(57)【特許請求の範囲】
【請求項１】
ドレイン領域とソース領域とを有する半導体基板と、
前記半導体基板上であって前記ソース領域上と前記ドレイン領域上との間に形成されたゲート電極と、
前記ゲート電極及び前記半導体基板の表面を覆って形成された第１の絶縁層と、
前記ソース領域と電気的に接続された第１のパッドと、
前記ドレイン領域と電気的に接続された第２のパッドと、
前記第１の絶縁層上に形成された窒化シリコンを主成分とする第１の保護膜と、
前記第１の保護膜上に形成され、カーボンを含有する第２の保護膜と、
を備え、
前記第１の保護膜は、前記第１のパッドと前記第２のパッドとの間に電圧が供給されて前記第１の保護膜の表面上に電気が流れたとき、前記第１の保護膜の表面に電荷を保持することを特徴とする半導体装置。
【請求項２】
前記第２の保護膜は、ＴＥＯＳ−ＰＳＧ膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の保護膜は、ＳｉＮ膜であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ソース領域と前記ドレイン領域との間の領域上であって前記ゲート電極の少なくとも一部と前記半導体基板との間に、前記ソース領域から前記ドレイン領域に向かって第１の部分と第２の部分とを有して形成された第２の絶縁層をさらに備え、
前記ゲート電極は、前記第１の部分と前記第２の部分とに跨って形成され、
前記第１の部分の前記半導体基板に垂直方向の膜厚は、前記第２の部分の前記半導体基板に垂直方向の膜厚よりも薄い
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ドレイン領域は、前記半導体基板内において前記ドレイン領域よりも不純物濃度が低く、且つ前記ゲート電極の下方にまで形成された第１の不純物拡散層によって覆われていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ソース領域に接続されて前記第１の絶縁層上に形成された第１のメタル層と、
前記ドレイン領域に接続されて前記第１の絶縁層上に形成された第２のメタル層と
をさらに有し、
前記第１の保護膜は、前記第１の絶縁層、前記第１のメタル層、及び前記第２のメタル層を覆うように形成されている
ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２の保護膜は、Ｏ３−ＴＥＯＳを用いたＣＶＤ法により形成されたＰＳＧ膜であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第２の保護膜は、カーボンを含有するＢＰＳＧ膜、又は、カーボンを含有するＵＳＧ膜のいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記ソース領域は、前記半導体基板内において前記ソース領域よりも不純物濃度が低く、且つ前記ゲート電極の下方にまで形成された第２の不純物拡散層によって覆われていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体基板内に、第１の領域と、該第１の領域に隣接する第２の領域とを有し、
前記ドレイン領域、前記ソース領域、及び第２の不純物拡散領域を、前記第１の領域内に形成し、
前記ドレイン領域及び前記ソース領域に電圧を印加する駆動制御回路を前記第２の領域に形成した
ことを特徴とする請求項５又は６に記載の半導体装置。
【請求項１１】
ドレイン領域とソース領域とを有し、前記ソース領域上と前記ドレイン領域上との間に形成されたゲート電極が形成された半導体基板を準備するステップと、
前記ゲート電極及び前記半導体基板の表面を覆って第１の絶縁層を形成するステップと、
前記ソース領域と電気的に接続された第１のパッドを形成するステップと、
前記ドレイン領域と電気的に接続された第２のパッドを形成するステップと、
前記第１の絶縁層上に、窒化シリコンを主成分とする第１の保護膜を形成するステップと、
前記第１の保護膜上に、カーボンを含有する第２の保護膜を形成するステップと、
を備え、
前記第１の保護膜は、前記第１のパッドと前記第２のパッドとの間に電圧が供給されて前記第１の保護膜の表面上に電気が流れたとき、前記第１の保護膜の表面に電荷を保持することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第２の保護膜は、Ｏ３及びＴＥＯＳを用いたＣＶＤ法により形成されたＰＳＧ膜であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
Ｏ３流量の低下、ＴＥＯＳ流量の増加、生成温度の低下、又は、これらの組合せにより、前記ＰＳＧ膜中のカーボン量を増大させることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２の保護膜は、カーボンを含有するＢＰＳＧ膜、又は、カーボンを含有するＵＳＧ膜のいずれかであることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記ソース領域と前記ドレイン領域との間の領域上であって前記ゲート電極の少なくとも一部と前記半導体基板との間に、前記ソース領域から前記ドレイン領域に向かって第１の部分と第2の部分とを有する第２の絶縁層を形成するステップをさらに備え、
前記ゲート電極は、前記第１の部分と前記第２の部分とに跨って形成され、
前記第１の部分の前記半導体基板に垂直方向の膜厚は、前記第２の部分の前記半導体基板に垂直方向の膜厚よりも薄い
ことを特徴とする請求項１１乃至１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記ドレイン領域は、前記半導体基板内において前記ドレイン領域よりも不純物濃度が低く、且つ前記ゲート電極の下方にまで形成された第１の不純物拡散層によって覆われていることを特徴とする請求項１１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第２の保護膜を形成するステップは、
ＴＥＯＳ流量を２６００ｓｃｃｍから３４００ｓｃｃｍまでの範囲とし、
Ｏ３流量を５０ｓｃｃｍから１３０ｓｃｃｍまでの範囲とし、
ＴＭＯＰ流量を５００ｓｃｃｍから８００ｓｃｃｍまでの範囲とし、
生成温度を３６５℃から４２５℃までの範囲とした条件で行われる
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１８】
ソース領域とドレイン領域とを有する半導体基板と、
前記半導体基板上であって前記ソース領域上と前記ドレイン領域上との間に形成されたゲート電極と、
前記ゲート電極及び前記半導体基板の表面を覆って形成された第１の絶縁層と、
前記ソース領域と電気的に接続された第１のパッドと、
前記ドレイン領域と電気的に接続された第２のパッドと、
前記第１の絶縁層上に形成された窒化シリコンを主成分とする第１の保護膜と、
前記第１の保護膜上に形成されたＰＳＧ膜を主要な構成とする第２の保護膜と、
を備え、
前記第１の保護膜は、前記第１のパッドと前記第２のパッドとの間に電圧が供給されて前記第１の保護膜の表面上に電気が流れたとき、前記第１の保護膜の表面に電荷を保持することを特徴とする半導体装置。
【請求項１９】
前記第２の保護膜はＴＥＯＳ−ＰＳＧ膜であることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第１の保護膜は、ＳｉＮ膜であることを特徴とする請求項１８又は１９に記載の半導体装置。
【請求項２１】
前記ソース領域と前記ドレイン領域との間の領域上であって前記ゲート電極の少なくとも一部と前記半導体基板との間に、前記ソース領域から前記ドレイン領域に向かって第１の部分と第２の部分とを有して形成された第２の絶縁層をさらに備え、
前記ゲート電極は、前記第１の部分と前記第２の部分とに跨って形成され、
前記第１の部分の前記半導体基板に垂直方向の膜厚は、前記第２の部分の前記半導体基板に垂直方向の膜厚よりも薄い
ことを特徴とする請求項１８乃至２０のいずれか１項に記載の半導体装置。
【請求項２２】
前記ドレイン領域は、前記半導体基板内において前記ドレイン領域よりも不純物濃度が低く、且つ前記ゲート電極の下方にまで形成された不純物拡散層によって覆われていることを特徴とする請求項１８乃至２１のいずれか１項に記載の半導体装置。
【請求項２３】
前記ソース領域は、前記半導体基板内において前記ソース領域よりも不純物濃度が低く、且つ前記ゲート電極の下方にまで形成された不純物拡散層によって覆われていることを特徴とする請求項１８乃至２２のいずれか１項に記載の半導体装置。
【請求項２４】
前記第２の保護膜は、Ｏ３−ＴＥＯＳを用いたＣＶＤ法により形成されたＰＳＧ膜であることを特徴とする請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン窒化膜（ＳｉＮ膜）を保護膜とする半導体装置及びその製造方法に関するものであり、特に、制御信号として高電圧信号が印加される半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＳｉＮ膜を最終保護膜とする半導体装置が、種々提案されている（例えば、特許文献１及び２参照）。図１に示されるように、ＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）構造の一般的な横型パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１は、Ｎ＋ドレイン領域１３、ドレインドリフト領域（Ｎ型ウエル領域）１２、Ｐ＋不純物領域１５、Ｐ型ボディ領域１４、及びＮ＋ソース領域１６を有するＰ型半導体基板１１と、フィールド酸化膜１７と、ゲート電極１８と、中間絶縁膜（ＩＬＤ：Ｉｎｔｅｒ  Ｌａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃｓ）２０と、メタル層２１，２２と、最終保護膜としてのＳｉＮ膜２３とを備えている。実使用時には、メタル層２１に接続されたパッド（図示せず）とメタル層２２に接続されたパッド（図示せず）との間に、高電圧が印加される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−２６３５４７号公報
【特許文献２】特開２０１０−１６１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の半導体装置においては、実使用時にパッド間に高電圧が印加されたときに、ＳｉＮ膜の表面にリーク電流が流れ、ＳｉＮ膜の表面に負の電荷がトラップされてしまう。これは、ＳｉＮ膜の表面にはダングリングボンド（未結合状態部分）が多く形成されてしまうことや、ＳｉＮ膜の裏面に比べてＳｉＮ膜表面の方が外部からの水分を吸収しやすいことからである。そしてＳｉＮ膜の表面にトラップされた負の電荷の影響により、フィールド酸化膜下（チャネル）に空乏層が形成されることがあり、この場合には、半導体装置の動作特性が変動するという問題があった。
【０００５】
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、保護膜としてＳｉＮ膜が使用されている場合であっても、素子動作特性の変動を軽減することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、ドレイン領域とソース領域とを有する半導体基板と、前記半導体基板上であって前記ソース領域上と前記ドレイン領域上との間に形成されたゲート電極と、前記ゲート電極及び前記半導体基板の表面を覆って形成された第１の絶縁層と、前記ソース領域と電気的に接続された第１のパッドと、前記ドレイン領域と電気的に接続された第２のパッドと、前記第１の絶縁層上に形成された窒化シリコンを主成分とする第１の保護膜と、前記第１の保護膜上に形成され、カーボンを含有する第２の保護膜と、を備え、前記第１の保護膜は、前記第１のパッドと前記第２のパッドとの間に電圧が供給されて前記第１の保護膜の表面上に電気が流れたとき、前記第１の保護膜の表面に電荷を保持することを特徴としている。
また、本発明の他の態様に係る半導体装置は、ソース領域とドレイン領域とを有する半導体基板と、前記半導体基板上であって前記ソース領域上と前記ドレイン領域上との間に形成されたゲート電極と、前記ゲート電極及び前記半導体基板の表面を覆って形成された第１の絶縁層と、前記ソース領域と電気的に接続された第１のパッドと、前記ドレイン領域と電気的に接続された第２のパッドと、前記第１の絶縁層上に形成された窒化シリコンを主成分とする第１の保護膜と、前記第１の保護膜上に形成されたＰＳＧ膜を主要な構成とする第２の保護膜と、を備え、前記第１の保護膜は、前記第１のパッドと前記第２のパッドとの間に電圧が供給されて前記第１の保護膜の表面上に電気が流れたとき、前記第１の保護膜の表面に電荷を保持することを特徴としている。
【０００７】
本発明の一態様に係る半導体装置の製造方法は、ドレイン領域とソース領域とを有し、前記ソース領域上と前記ドレイン領域上との間に形成されたゲート電極が形成された半導体基板を準備するステップと、前記ゲート電極及び前記半導体基板の表面を覆って第１の絶縁層を形成するステップと、前記ソース領域と電気的に接続された第１のパッドを形成するステップと、前記ドレイン領域と電気的に接続された第２のパッドを形成するステップと、前記第１の絶縁層上に、窒化シリコンを主成分とする第１の保護膜を形成するステップと、前記第１の保護膜上に、カーボンを含有する第２の保護膜を形成するステップと、を備え、前記第１の保護膜は、前記第１のパッドと前記第２のパッドとの間に電圧が供給されて前記第１の保護膜の表面上に電気が流れたとき、前記第１の保護膜の表面に電荷を保持することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、保護膜としてＳｉＮ膜が使用されている場合であっても、素子動作特性の変動を軽減することができるという効果がある。
【図面の簡単な説明】
【０００９】
【図１】従来の半導体装置の構造を概略的に示す縦断面図である。
【図２】実施の形態に係る半導体装置の最終保護膜形成前の構造を概略的に示す縦断面図である。
【図３】実施の形態に係る半導体装置の最終保護膜形成後の構造を概略的に示す縦断面図である。
【図４】ＴＥＯＳの分子構造を示す図である。
【図５】比較例の半導体装置の実使用時に空乏層が形成される原理を示す図である。
【図６】実施の形態に係る半導体装置の実使用時に空乏層が形成されない原理を示す図である。
【図７】横型パワーＭＯＳＦＥＴと他の素子とが混在する半導体装置の一例を示す平面図である。
【発明を実施するための形態】
【００１０】
図２は、実施の形態に係る半導体装置の最終保護膜形成前の構造２ａを概略的に示す縦断面図であり、図３は、実施の形態に係る半導体装置２の最終保護膜形成後の構造を概略的に示す縦断面図である。図２及び図３において、図１に示される構成と同一又は対応する構成には、同じ符号を付す。図２及び図３に示されるように、本実施の形態に係る半導体装置２は、ＳｉＮ膜２３上に最終保護膜としてのＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜２４を備えている点が、図１に示される半導体素子１と相違する。
【００１１】
図２及び図３に示されるように、本実施の形態に係る半導体装置２は、ＲＥＳＵＲＦ構造の横型パワーＭＯＳＦＥＴである。ただし、本発明は、ＳｉＮ膜を保護膜として備える半導体装置であれば、横型ＭＯＳＦＥＴ以外の半導体装置にも適用可能である。
【００１２】
図２及び図３に示されるように、本実施の形態に係る半導体装置２は、Ｎ＋ドレイン領域１３、ドレインドリフト領域（Ｎ型ウエル領域）１２、Ｐ＋不純物領域１５、Ｐ型ボディ領域１４、及びＮ＋ソース領域１６を有するＰ型半導体基板（例えば、Ｐ型Ｓｉ基板）１１を備えている。また、半導体装置２は、ドレインドリフト領域１２上のフィールド酸化膜（ＳｉＯ２膜）１７と、ポリシリコンなどから構成されるゲート電極１８と、中間絶縁膜（ＩＬＤ）２０と、Ｐ＋不純物領域１５に接続されたメタル層（ソース電極）２１と、Ｎ＋ドレイン領域１３に接続されたメタル層（ドレイン電極）２２と、パワーＭＯＳＦＥＴ全体を覆う保護膜（第１の保護膜）としてのＳｉＮ膜２３（ＳｉＮ膜を主成分とする保護膜、例えば、ＳｉＮ膜と他の膜の積層膜、であってもよい。）とを備えている。
【００１３】
Ｐ型半導体基板１１としては、例えば、８０〜１８０Ωｃｍの体積抵抗率を有する基板を用いることができる。ただし、Ｐ型半導体基板１１の体積抵抗率は、８０〜１８０Ωｃｍの範囲内に限定されない。ドレインドリフト領域（Ｎ型ウエル領域）１２は、フィールド酸化膜１７の下に形成された高抵抗の不純物拡散層である。ドレインドリフト領域１２は、数十μｍ幅を持ち、例えば、数百〜数キロΩ／ｓｑの表面抵抗率（より望ましくは、約０．５〜１．５ｋΩ／ｓｑの表面抵抗率）を持つ。ＳｉＮ膜２３は、例えば、プラズマＣＶＤ法による形成されるプラズマ窒化膜（ＰＥ−ＳｉＮ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ＣＶＤ  ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ）膜）である。
【００１４】
さらに、図３に示されるように、半導体装置２は、ＳｉＮ膜２３上に、カーボンを含有する最終保護膜（第２の保護膜）２４を備えている。最終保護膜２４は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜である。ＰＳＧ膜２４は、例えば、Ｏ３−ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）をベースとした材料を用いる常圧ＣＶＤ法により形成されるＯ３−ＴＥＯＳ−ＰＳＧ膜である。ただし、最終保護膜２４は、ＰＳＧ膜以外の保護膜、例えば、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜やＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜とすることも可能である。なお、ＰＳＧ膜のようにリンを含有する保護膜を用いる場合には、ゲッタリング効果を得ることができるという利点もある。
【００１５】
また、ＰＳＧ膜、ＢＰＳＧ膜、又はＵＳＧ膜などからなる第２の保護膜２４を設けることにより、素子全体を覆うパッケージからの外力が、硬度が高く且つ脆い材料であるＳｉＮ膜２３に直接伝わらず、ＳｉＮ膜２３に比べて硬度が低い第２の保護膜２４を介して（外力が緩和して）伝わるので、ＳｉＮ膜２３における局所的に高い応力が発生し難い構造としている。したがって、ＳｉＮ膜２３の破損を防止することができる。なお、第２の保護膜２４としては、ＰＳＧ膜を用いることが望ましい。この理由は、ＰＳＧ膜に含まれるリンが、第２の保護膜２４の硬度を低下させる（第２の保護膜２４に柔軟性を持たせる）ためである。
【００１６】
本実施の形態に係る半導体装置は、メタル層２１に接続されたパッド３０とメタル層２２に接続されたパッド３１とを備えている。半導体装置の実使用時には、これらのパッド間に電圧が印加される。
【００１７】
次に、本実施の形態に係る半導体装置２の製造方法を説明する。図２に示す構造の製造プロセスは、図１に示される半導体装置１の製造プロセスと同様のプロセスとすることができる。
【００１８】
先ず、Ｐ型半導体基板１１であるＳｉ基板に不純物を拡散させてＮ型ウエル領域（不純物拡散層）１２を形成し、次に、素子間分離用のＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）であるフィールド酸化膜１７を、熱酸化等などの手法によって形成する。次に、ポリシリコン膜を成膜し、これをパターニングしてゲート電極１８を形成する。次に、ゲート電極１８及びＬＯＣＯＳをマスクとして半導体基板１１に導電型不純物を導入し、ソース・ドレイン（Ｓ／Ｄ）拡散層（図２における符号１３〜１６の領域）を形成する。次に、ゲート電極１８及びフィールド酸化膜１７を覆う中間絶縁膜（ＩＬＤ）２０を形成し、その上に、メタル層２２，２３を形成する。その後、Ｈ２雰囲気でのシンター処理を行い、保護膜としてのＰＥ−ＳｉＮ膜２３を形成する。
【００１９】
ＰＥ−ＳｉＮ膜２３の形成後に、ＰＥ―ＳｉＮ膜２３上にＯ３−ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）をベースとした常圧ＣＶＤ法による、ＰＳＧ膜（Ｏ３−ＴＥＯＳ−ＰＳＧ膜）２４を積層し形成する。Ｏ３−ＴＥＯＳ−ＰＳＧ膜２４の生成条件は、例えば、以下の条件（１）〜（４）である。
（１）ＴＥＯＳ［化学式：Ｓｉ（ＯＣ２Ｈ５）４］流量：２６００〜３４００ｓｃｃｍ（Ｓｔａｎｄａｒｄ  Ｃｕｂｉｃ  Ｃｅｎｔｉｍｅｔｅｒｓ  ｐｅｒ  Ｍｉｎｕｔｅ）
（２）Ｏ３流量：５０〜１３０ｓｃｃｍ
（３）ＴＭＯＰ（Ｔｒｉｍｅｔｈｙｌ  ｐｈｏｓｐｈａｔｅ）［化学式：ＰＯ（ＯＣＨ３）３］流量：５００〜８００ｓｃｃｍ
（４）生成温度：３６５℃〜４２５℃
ただし、生成条件は、上記条件以外の条件とすることもできる。
【００２０】
ＴＥＯＳとしては、図４に示すような分子構造を有する材料を用いる。図４に示される分子構造から理解できるように、Ｏ３−ＴＥＯＳをベースとして生成したＰＳＧ膜２４は、生成条件によっては、ＰＳＧ膜２４中にカーボンが残留する。また、ＰＳＧ膜２４中のカーボンは、ＰＳＧ膜２４中で正電荷として働くこと、及び、Ｏ３−ＴＥＯＳ−ＰＳＧ膜２４の生成条件により、膜中のカーボンの残留量が変化することが知られている。例えば、Ｏ３−ＴＥＯＳ−ＰＳＧ膜２４の生成条件の中で、Ｏ３流量を低下させることにより、生成されたＯ３−ＴＥＯＳ−ＰＳＧ膜２４中の残留カーボン量が増大することが確認されている。
【００２１】
図５（比較例）に示されるように、半導体装置２の実使用時に、メタル層（ソース電極）２１に接続されたパッド３０とメタル層（ドレイン電極）２２に接続されたパッド３１との間に高電圧が印加された際に、ＰＥ−ＳｉＮ膜２３の表層に表面リーク電流が流れ、電子（図中、丸で囲われたマイナス記号で概念的に表す。）がＰＥ−ＳｉＮ膜２３表面にトラップされる。このとき、ＰＥ−ＳｉＮ膜２３の表面の負の電荷は、フィールド酸化膜１７の下に空乏層３１を形成することがあり、この場合には、半導体装置２の動作特性が変動する。トラップされる電子は、パッド間に印加される電圧が高電圧である場合に多くなり、特性変動も大きくなる。したがって、本発明の効果は、高電圧が印加される半導体装置２、特に、横型パワーＭＯＳＦＥＴにおいて特に、顕著になる。
【００２２】
本実施の形態においては、ＰＥ−ＳｉＮ膜２３上に残留カーボンを含むＰＳＧ膜２４を設けているので、ＰＥ−ＳｉＮ膜２３表面にトラップされた電子による負電荷は、ＰＳＧ膜２４中のカーボンに起因する正電荷（図中、丸で囲われたプラス記号で概念的に表す。）と相殺されて消滅し、フィールド酸化膜１７の下に空乏層３１は発生しない。このため、本実施の形態の半導体装置２である横型パワーＭＯＳＦＥＴにおいては、トランジスタ特性の経時変化を抑制することができる。
【００２３】
以上に説明したように、本実施の形態によれば、第１の保護膜であるＰＥ−ＳｉＮ膜２３上に積層するように、第２の保護膜であるＯ３−ＴＥＯＳ−ＰＳＧ膜２４を生成し、且つ、その生成条件として、Ｏ３流量を低下させることにより、ＰＳＧ膜２４中の残留カーボン量が増大させた条件を採用することにより、ＰＳＧ膜２４中のカーボンに起因する正電荷の働きにより、ＰＥ−ＳｉＮ膜２３表面にトラップされた電子による負電荷を相殺することができる。このため、横型パワーＭＯＳＦＥＴのトランジスタ特性の経時変化を抑制する働きをすることが可能となり、横型パワーＭＯＳＦＥＴのトランジスタの信頼性向上を図ることができる。
【００２４】
なお、本実施の形態では、ＰＳＧ膜２４中の残留カーボン量を増加させる条件として、Ｏ３流量を低下させる場合を説明したが、ＰＳＧ膜２４中に残留するカーボンの量を制御する方法としては、ＴＥＯＳ流量を増加させる方法、又は、生成温度を低下させる方法を採用することもできる。ＰＳＧ膜２４中に残留するカーボンの量を制御する方法としては、Ｏ３流量を低下させる方法、ＴＥＯＳ流量を増加させる方法、又は、生成温度を低下させる方法のいずれかを組合せる方法とすることもできる。
【００２５】
また、上記説明においては、半導体基板に１個の横型パワーＭＯＳＦＥＴが備えられている場合を説明したが、本発明は、半導体基板１１に複数の横型パワーＭＯＳＦＥＴが備えられている場合にも適用可能である。
【００２６】
さらに、本発明は、図７に概略的な平面図で示すように、１つの半導体基板上に、複数の横型パワーＭＯＳＦＥＴが形成される領域（第１の領域）４１と、この領域４１に並ぶように配置された、横型パワーＭＯＳＦＥＴを駆動させるための駆動制御回路を備えた領域（第２の領域）４２とが配置された半導体装置にも適用可能である。また、横型パワーＭＯＳＦＥＴが形成される領域４１以外の領域である領域４２には、横型パワーＭＯＳＦＥＴの駆動制御回路以外の半導体素子、例えば、一般的なＭＯＳＦＥＴやバイポーラトランジスタなどが形成されてもよい。例えば、パワーＭＯＳＦＥＴのドレイン領域、ソース領域、及び不純物拡散領域を、第１の領域４１内に形成し、ドレイン領域及びソース領域に電圧を印加する駆動制御回路を第２の領域４２に形成してもよい。本発明は、ＳｉＮ膜を保護膜として含む半導体装置に適用可能であり、特に、制御信号として高電圧信号が印加される半導体装置において、顕著な効果を発揮できる。
【００２７】
なお、以上で説明した数値又は数値範囲は、望ましい数値又は数値範囲を例示したに過ぎず、他の数値又は数値範囲を採用することもできる。
【符号の説明】
【００２８】
２  半導体装置、  １１  Ｐ型半導体基板、  １２  ドレインドリフト領域（Ｎ型ウエル領域）、  １３  Ｎ＋ドレイン領域、  １４  Ｐ型ボディ領域、  １５  Ｐ＋不純物領域、  １６  Ｎ＋ソース領域、  １７  フィールド酸化膜、  １８  ゲート電極、  ２０  中間絶縁膜（ＩＬＤ）、  ２１  メタル層（ソース電極）、  ２２  メタル層（ドレイン電極）、  ２３  ＰＥ−ＳｉＮ膜（第１の保護膜）、  ２４  ＰＳＧ膜（第２の保護膜）、  ３１  空乏層。
【図１】
0005674380.tif 000002
【図２】
0005674380.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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