(57)【特許請求の範囲】
【請求項１】
電力増幅回路および前記電力増幅回路に供給する電圧を制御するプリレギュレータを備えた電力増幅器であって、
入力信号を遅延した遅延入力信号を前記電力増幅回路に出力する信号遅延回路を設け、
前記入力信号をピークホールドする遅延前ピークホールド回路部と、
前記遅延入力信号をピークホールドする遅延後ピークホールド回路部と、
前記２つのピークホールド回路部の出力を比較し、高いほうを出力する比較回路とを備えたプリレギュレータ制御信号生成回路を設け、
前記比較回路の出力信号を電圧制御信号として前記プリレギュレータを制御して前記電力増幅回路に供給する電圧を制御することを特徴とする電力増幅器。
【請求項２】
前記信号遅延回路の信号遅延時間は、前記プリレギュレータの立ち上げ時間よりも長く、前記２つのピークホールド回路部のピークホールド時間よりも短い
ことを特徴とする請求項１記載の電力増幅器。
【請求項３】
前記遅延前ピークホールド回路部および前記遅延後ピークホールド回路部は、リセットタイミング発生回路により発生するリセットパルスにより各々異なるタイミングでリセットされる複数のピークホールド回路でそれぞれ構成される
ことを特徴とする請求項１または２記載の電力増幅器。
【請求項４】
前記信号遅延回路は、
アナログ形態の入力信号をＡ／Ｄ変換してデジタル信号出力するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器のデジタル信号出力を入力して、所定時間遅延された遅延デジタル信号として出力するＦＩＦＯメモリと、
前記遅延デジタル信号をＤ／Ａ変換してアナログ信号として出力するＤ／Ａ変換器
から構成されることを特徴とする請求項１〜３のいずれか１項に記載の電力増幅器。
【請求項５】
前記遅延前ピークホールド回路部を構成するピークホールド回路は、前記信号遅延回路の前記Ａ／Ｄ変換器のデジタル信号出力を入力してピークホールドするピーク検出レジスタからなり、
前記遅延後ピークホールド回路部を構成するピークホールド回路は、前記信号遅延回路の前記ＦＩＦＯメモリが出力する遅延デジタル信号を入力してピークホールドするピーク検出レジスタからなる
ことを特徴とする請求項３を引用する請求項４記載の電力増幅器。
【請求項６】
電力増幅回路および前記電力増幅回路に供給する電圧を制御するプリレギュレータを備えた電力増幅器の制御方法であって、
入力信号を遅延し、遅延入力信号として前記電力増幅回路に入力するステップと、
入力信号をピークホールドした遅延前ピークホールド信号と、遅延入力信号をピークホールドした遅延後ピークホールド信号を比較し、高いほうを比較出力として電圧制御信号を生成するステップと、
前記電圧制御信号によりプリレギュレータを制御して前記電力増幅回路に供給する電圧を制御するステップ
よりなる電力増幅器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力増幅器及びその制御方法に関する。
【背景技術】
【０００２】
入力信号を電力を伴った出力信号に増幅する電力増幅器は、電力消費が大きいだけに省電力性に優れることが求められ、更に小型かつ歪みの少ない増幅器であることが求められる。
【０００３】
一般に、電力増幅器は、歪性能を満足するため、飽和出力から十分にバックオフ（余裕度）を取った線形性の良好な出力レベルで使用されている。
【０００４】
しかし、これは電力増幅器を電力効率の悪い状態で使用することになり、消費電力を増
加させる原因となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】実公平６−７３７０号公報
【特許文献２】特開２０１４−１８３４６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電力増幅器は、従来例の図１に示すように、信号源１から入力される入力信号の電圧レベルを電圧増幅回路３で増幅し、後段の電力増幅回路４を駆動して、所定の電力を有する出力信号として負荷２に供給している。
【０００７】
電力増幅器の消費電力の大半を占める最終段の電力増幅回路４には通常、別途の直流安定化電源としていわゆるプリレギュレータ５が設けられており、このプリレギュレータ電圧と出力電圧との差に出力電流を掛けたものが電力増幅器の損失電力となる。このため、電力増幅器の高効率化を求める場合は、プリレギュレータ電圧と出力電圧との差は小さく保つ必要がある。
【０００８】
しかし、プリレギュレータ電圧と出力電圧との差が小さすぎると電力増幅器内部回路が
飽和状態となり出力波形が歪んでしまう。例えばＫＷレベルの出力を求められる高出力の電力増幅器ともなると、変化する出力電圧に追従して適度な、プリレギュレータ電圧と出力電圧との差を維持するよう制御することが難しく、省電力と波形歪み防止の両立が難しいとう課題がある。
【０００９】
制御が難しくなる要因として、このような高出力の電力増幅器のプリレギュレータには大電力を供給するために例えばスイッチング電源のような技術が用いられるため、プリレギュレータ電圧を制御するには大容量コンデンサをドライブする必要があり、立ち上がり・立ち下がりに時間がかかかり、プリレギュレータ電圧と出力電圧との差を保持するように追従させることを難しくしている。
【００１０】
例えば、特許文献１の従来技術では、波形歪みを防止するため、予めプリレギュレータの出力電圧を上昇させている（特許文献１の図３参照）が、これは、事前に所望する出力波形が既知であるため、プリレギュレータの立ち上がり・立ち下がりの時間を考慮して準備することにより実現している。これでは、任意の未知の入力波形に対して予めプリレギュレータを上昇させることはできない。
【００１１】
また、逆に未知の入力波形に対して予めプリレギュレータを常に高電圧を維持し電力増幅器を駆動すれば、効率の悪い電力増幅器となってしまう。
【００１２】
そこで、本発明は、任意の未知の入力波形に対しても波形歪みの無い高効率の電力増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記のような課題を解決するために本願発明においては、
（発明の構成１）
電力増幅回路および前記電力増幅回路に供給する電圧を制御するプリレギュレータを備えた電力増幅器であって、
入力信号を遅延した遅延入力信号を前記電力増幅回路に出力する信号遅延回路を設け、
前記入力信号をピークホールドする遅延前ピークホールド回路部と、
前記遅延入力信号をピークホールドする遅延後ピークホールド回路部と、
前記２つのピークホールド回路部の出力を比較し、高いほうを出力する比較回路とを備えたプリレギュレータ制御信号生成回路を設け、
前記比較回路の出力信号を電圧制御信号として前記プリレギュレータを制御して前記電力増幅回路に供給する電圧を制御することを特徴とする電力増幅器。
【００１４】
（発明の構成２）
前記信号遅延回路の信号遅延時間は、前記プリレギュレータの立ち上げ時間よりも長く、前記２つのピークホールド回路部のピークホールド時間よりも短い
ことを特徴とする発明の構成１記載の電力増幅器。
【００１５】
（発明の構成３）
前記遅延前ピークホールド回路部および前記遅延後ピークホールド回路部は、リセットタイミング発生回路により発生するリセットパルスにより各々異なるタイミングでリセットされる複数のピークホールド回路でそれぞれ構成される
ことを特徴とする発明の構成１または２記載の電力増幅器。
【００１６】
（発明の構成４）
前記信号遅延回路は、
アナログ形態の入力信号をＡ／Ｄ変換してデジタル信号出力するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器のデジタル信号出力を入力して、所定時間遅延された遅延デジタル信号として出力するＦＩＦＯメモリと、
前記遅延デジタル信号をＤ／Ａ変換してアナログ信号として出力するＤ／Ａ変換器
から構成されることを特徴とする発明の構成１〜３のいずれか１項に記載の電力増幅器。
【００１７】
（発明の構成５）
前記遅延前ピークホールド回路部を構成するピークホールド回路は、前記信号遅延回路の前記Ａ／Ｄ変換器のデジタル信号出力を入力してピークホールドするピーク検出レジスタからなり、
前記遅延後ピークホールド回路部を構成するピークホールド回路は、前記信号遅延回路の前記ＦＩＦＯメモリが出力する遅延デジタル信号を入力してピークホールドするピーク検出レジスタからなる
ことを特徴とする発明の構成３を引用する発明の構成４記載の電力増幅器。
【００１８】
（発明の構成６）
電力増幅回路および前記電力増幅回路に供給する電圧を制御するプリレギュレータを備えた電力増幅器の制御方法であって、
入力信号を遅延し、遅延入力信号として前記電力増幅回路に入力するステップと、
入力信号をピークホールドした遅延前ピークホールド信号と、遅延入力信号をピークホールドした遅延後ピークホールド信号を比較し、高いほうを比較出力として電圧制御信号を生成するステップと、
前記電圧制御信号によりプリレギュレータを制御して前記電力増幅回路に供給する電圧を制御するステップ
よりなる電力増幅器の制御方法。
を構成したものである。
【発明の効果】
【００１９】
本発明によれば、任意の未知の入力信号に対しても省電力かつ歪みの無い出力が得られる電力増幅器及びその制御方法の実現が可能となる。
【図面の簡単な説明】
【００２０】
【図１】従来の電力増幅器の基本構成を示す回路図である。
【図２】本発明の第１の実施形態の電力増幅器の構成を示すブロック図である。
【図３】本発明の第１の実施形態の電力増幅器の各部の信号波形の一例を示す説明図である。
【図４】本発明の第２の実施形態の電力増幅器の構成を示すブロック図である。
【図５】本発明の第２実施形態の電力増幅器の、信号遅延回路およびプリレギュレータ制御信号生成回路の詳細なブロック図である。
【発明を実施するための形態】
【００２１】
（発明の概要）
本発明による電力増幅器は、入力信号の振幅に応じプリレギュレータを制御し電力増幅
器の損失を抑えて、立ち上がり波形歪みを防止させるため、入力信号を遅延させて電力増幅回路部に供給する信号遅延回路と、ピークホールド回路および比較回路によりプリレギュレータ出力を制御して出力信号の波形歪みを防止させるプリレギュレータ制御信号生成回路とを備えることを特徴とする。
【００２２】
本発明では、入力信号を遅延回路により遅延させた遅延信号を作成し、電力増幅回路部に供給する。この時、プリレギュレータの制御信号は、遅延前の入力信号の立ち上がりに同期させ立ち上げる。
【００２３】
本発明では、これを遅延前の入力信号を検出する遅延前ピークホールド回路にて実現する。遅延回路の遅延時間はプリレギュレータの立ち上がり時間より長く取ってあるため、遅延された入力信号の立ち上がりが電力増幅回路に到達したタイミングでは、既にプリレギュレータの出力が立ち上がっているので、歪みのない電力増幅出力波形を得られる。
【００２４】
また、入力信号の立ち下がりでは、電力増幅回路に入力される遅延された入力信号はすぐには立ち下がらないので、一定時間、プリレギュレータ出力を高電圧に維持する必要がある。
【００２５】
本発明では、これを遅延された入力信号を検出する遅延後ピークホールド回路にて実現する。遅延前ピークホールド回路および遅延後ピークホールド回路両方の出力を比較器で比較し、高いほうの信号レベルを比較出力としてプリレギュレータの制御信号とすることによって、省電力かつ歪みの無い出力が得られる電力増幅器を実現することができる。
【００２６】
（実施形態１）
以下、本発明の第１の実施形態を図２を参照して詳細に説明する。
【００２７】
図２の本発明の第１実施形態の電力増幅器において、従来の図１と同じ構成要素には同じ符号を付する。
【００２８】
信号源１から入力された入力信号Ｂは、本発明において新たに設けられた信号遅延回路６によってプリレギュレータの立ち上がり時間より長い所定時間遅延された後、遅延された入力信号Ｂ’として、電圧増幅回路３に入力され、電力増幅回路４を駆動する。
【００２９】
入力信号のレベルが充分でない場合には、電圧増幅回路３で増幅後に信号遅延回路６に入力する構成としても良いことはもちろんである。
【００３０】
いずれにせよ、遅延前の入力信号Ｂは、信号遅延回路６に入力される一方、本発明において新たに設けられたプリレギュレータ制御信号生成回路７にある２つの遅延前ピークホールド回路８ａ、８ｂからなる遅延前ピークホールド回路部８ａｂにも入力され、遅延後の入力信号Ｂ’は、電力増幅回路４の駆動に用いられる一方、同様に２つの遅延後ピークホールド回路８ｃ、８ｄからなる遅延後ピークホールド回路部８ｃｄにも入力される。
【００３１】
遅延前ピークホールド回路部８ａｂおよび遅延後ピークホールド回路部８ｃｄ双方の出力は、比較器９で比較され、いずれか高いほうの信号レベルが比較器出力として電圧制御信号Ｃとされ、プリレギュレータ５ａ、５ｂを制御し、電力増幅回路４に供給する電圧を制御し、歪みの無い増幅を可能としつつ電力損失の低減も可能とする。
【００３２】
図３に図２の各部の信号波形の一例を示し、その動作を考察する。なお、図３においては、簡単のため入力信号は等振幅のバースト波形として動作を考察する。
【００３３】
（入力信号レベル変化時の動作-立ち上がり）
まず、入力信号Ｂの電圧レベルが急に上昇する場合、遅延前ピークホールド回路部８ａｂは即時に立ち上がるが、信号遅延回路６の出力Ｂ’はすぐには立ち上がらないので、遅延後ピークホールド回路部８ｃｄの出力は低いレベルのままであり、比較器９は高いほうの遅延前ピークホールド回路部８ａｂの出力のいずれかを電圧制御信号Ｃとしてプリレギュレータ５を制御し、プリレギュレータ出力Ｆの立ち上げを開始する。
【００３４】
プリレギュレータ５は電圧可変速度が低速のため、プリレギュレータ出力Ｆの立ち上げには所定の時間Ｔｐｒを要するが、信号遅延回路６の信号遅延時間Ｔｄがプリレギュレータ５の立ち上げ時間Ｔｐｒよりも長く取ってあるため、プリレギュレータ出力Ｆが充分立ち上がった後に遅延された入力信号Ｂ’が電力増幅回路４に到来する。このため、電力増幅回路４は上昇した入力信号を必要充分なだけの余裕を持った電圧で増幅することができ、出力信号Ａの波形歪みを押さえることができる。
【００３５】
（入力信号レベル変化時の動作-立ち下がり）
逆に、入力電圧が急に低下する場合、信号遅延回路６の出力はすぐには立ち下がらないので、遅延後ピークホールド回路８ｃｄの出力は高いレベルのままであり、比較器９は高いほうの遅延後ピークホールド回路８ｃｄの出力を電圧制御信号Ｃとしてプリレギュレータ５を制御し、プリレギュレータ出力Ｆの立ち下げを遅延する。
【００３６】
遅延された入力信号Ｂ’が立ち下がった時点で、２つのピークホールド回路部出力が共に低レベルとなり、比較器９の出力である電圧制御信号Ｃも低レベルとなり、プリレギュレータ出力Ｆを立ち下げるので、出力電圧Ａの波形歪みを押さえつつ電力損失を低減することができる。
【００３７】
なお、この場面でピークホールド回路を強制的にリセットする必要があるため、図２にリセットタイミング発生回路１０が設けられている。
【００３８】
（入力信号レベル変化時の動作-一時低下）
例えば、入力電圧が急に下がり、そして直後にまた急に上昇するように一時レベル低下する場合であっても、レベル低下の持続時間Ｔlowが信号遅延回路６の信号遅延時間Ｔdよりも短ければ、２つのピークホールド回路部のいずれか一方の出力が高レベルにあるので、比較器９の出力である電圧制御信号Ｃも途切れることなく高レベルを維持し、プリレギュレータ出力Ｆは高電圧を維持することができ、歪みを押さえることができる。
【００３９】
入力信号のレベル低下の持続時間Ｔlowが信号遅延回路６の信号遅延時間Ｔdよりも長い場合には、前述の立ち下がり動作と同様にピークホールド回路をリセットする必要があり、図２のリセットタイミング発生回路１０が発生するリセット信号Ｅ１、Ｅ２でリセット動作が行われる。
【００４０】
リセット信号の周期は遅延時間Ｔｄ以上とされており、リセット信号Ｅ１、Ｅ２は、位相が半周期ずれたタイミングで、図２にあるようにＥ１は遅延前ピークホールド回路８ａと遅延後ピークホールド回路８ｃを、Ｅ２は遅延前ピークホールド回路８ｂと遅延後ピークホールド回路８ｄを、というように各ピークホールド回路部の２つのピークホールド回路の一方を交互にリセットする。
【００４１】
（入力信号レベル変化時の動作-一時上昇）
また例えば、入力電圧が急に上昇し、その直後にまた急に低下する場合には、前述のように電圧制御信号Ｃは一旦立ち上がるものの、入力信号が高レベルの持続時間Ｔhighが信号遅延回路６の遅延時間Ｔdよりも短いと、遅延入力信号Ｂ’が立ち上がる前に入力信号Ｂが立ち下がってしまう。しかし、２つのピークホールド回路部の出力のホールド時間Ｔphが信号遅延回路６の遅延時間Ｔｄより長く、すなわちプリレギュレータ５の立ち上げ時間Ｔｐｒより長くとられているので、電圧制御信号Ｃは途切れることなく充分な長さで持続し、歪みと電力効率を改善することが可能である。
【００４２】
（ピークホールド回路のホールド時間の影響）
図３においては、簡単のためピークホールド回路のホールド時間の影響は考慮していないが、両ピークホールド回路部を構成する各ピークホールド回路のホールド時間Ｔphは、上記のようにリセットタイミング発生回路１０が発生するリセット信号のタイミングで個別に制御可能である。実際のホールド時間は信号の個別のピークの出現時刻に依存するので、以下では、リセット信号の周期をその最大値としてホールド時間Ｔphを考察する。
【００４３】
一般に、上記の入力信号レベルの一時変化のような場合であっても、２つのピークホールド回路が検出したピークレベルを維持出力する時間(ホールド時間、時定数）Ｔphを長く取れば、電圧制御信号Ｃの持続時間をより長くすることができ、歪みと電力効率を改善することができる。
【００４４】
特に、電圧制御信号Ｃの立上がりに関係する遅延前ピークホールド回路のホールド時間の影響は、入力信号の持続時間に埋もれてしまいがちであるが、遅延後ピークホールド回路のホールド時間の影響は電圧制御信号Ｃの持続時間（立下り）に直接関係するので、遅延後ピークホールド回路８ｂのホールド時間を、遅延前ピークホールド回路８ａのホールド時間よりも長く取ることもでき、歪みと電力効率の改善に有効である。
【００４５】
以上の各時間タイミングの関係を整理すると、信号遅延回路６の遅延時間Ｔｄ、プリレギュレータ５の立ち上げ時間Ｔｐｒ、ピークホールド回路の（典型的な）ホールド時間Ｔphの間の関係は一般的には、
Ｔｐｒ  ＜  Ｔｄ  ＜  Ｔph        （１）
とすることが望ましいといえる。
【００４６】
（実施形態２）
以下、本発明の第２の実施形態を図４を参照して説明する。
【００４７】
図４の本発明の第２実施形態の電力増幅器において、実施形態１の図２と同じ構成要素には同じ符号を付する。
【００４８】
図４記載の本実施形態２においては、プリレギュレータ制御信号生成回路７にある遅延前ピークホールド回路部および遅延後ピークホールド回路部のホールド時間をより細かく制御するために、それぞれ複数の、例えば３つのピークホールド回路８ａ１〜８ａ３、８ｂ１〜８ｂ３として、それぞれのピークホールド時間をピークホールド回路のリセットタイミングを制御することによって変える、リセットタイミング発生回路１０としたことを特徴とする。
【００４９】
各３つのピークホールド回路のホールド時間は、リセットタイミング発生回路１０より各個別に入力されるリセットパルスＥ１，Ｅ２，Ｅ３の周期と位相を変更することによっておのおの独立に制御可能であるが、例えば遅延回路６の遅延時間Ｔｄより長いリセット周期で、１／３づつ位相をずらしたタイミングのリセットパルスとすることが考えられる。
【００５０】
このように構成することによって、複数のピークホールド回路が検出したピークレベルを比較選択して、より適切な電圧制御信号Ｄを発生してプリレギュレータ制御信号とすることができ、更に歪みと電力効率を改善することができる。
【００５１】
（信号遅延回路およびプリレギュレータ制御信号生成回路の詳細）
図５は、図４にある本発明の第２実施形態の、信号遅延回路６およびプリレギュレータ制御信号生成回路７の詳細なブロック図である。
【００５２】
２つの回路をともに信号をデジタル形式で処理するデジタル信号処理回路として構成した場合を示しており、特にロジック回路を含むプリレギュレータ制御信号生成回路７はＦＰＧＡ（Field-Programmable Gate Array）で構成することができる。
【００５３】
図５において、アナログ信号として信号遅延回路６左端の入力端子ＩＮより入力された入力信号Ｂは、ＡＤＣ（アナログ／デジタル変換器）６１でデジタル信号に変換されて、遅延回路機能を提供するＦＩＦＯメモリ６２に入力されると共に、プリレギュレータ制御信号生成回路７の遅延前ピークホールド回路８ａ１〜３を構成する３つのピーク検出レジスタに入力され、リセットタイミング発生回路１０より各個別に入力されるリセットパルスにより規定されるタイミングでセット、リセットされピークホールド機能を実行する。
【００５４】
ＦＩＦＯメモリ６２は、クロック信号ＣＬＫ６３に同期した先入れ先出し（First In, First Out）の書き込み、読み出し制御によってデジタル信号の遅延機能を提供するメモリであって、そのデジタル遅延出力は、ＤＡＣ（デジタル／アナログ変換器）６４でアナログ信号に変換されて、遅延回路６の出力端子ＯＵＴよりアナログの遅延入力信号Ｂ’として出力されると共に、プリレギュレータ制御信号生成回路７の遅延後ピークホールド回路８ｂ１〜３を構成する３つのピーク検出レジスタに入力され、リセットタイミング発生回路１０より各個別に入力されるリセットパルスにより規定されるタイミングでピークホールド機能を実行する。
【００５５】
比較器にあたるピーク出力器９は６つのピークホールド回路８ａ１〜８ａ３、８ｂ１〜８ｂ３出力のうち、もっともレベルが高いものを選び、ＤＡＣ（デジタル／アナログ変換器）７１でアナログ信号に変換して、プリレギュレータ制御信号生成回路７の出力端子ＯＵＴよりプリレギュレータの電圧制御信号Ｄとして出力する。
【産業上の利用可能性】
【００５６】
以上のように本発明によれば、任意の入力信号に対しても省電力かつ歪みの無い出力が得られる電力増幅器及びその制御方法の実現が可能となる。
【符号の説明】
【００５７】
１  信号源
２  負荷
３  電圧増幅回路
４  電力増幅回路
５  プリレギュレータ
６  信号遅延回路
６１  ＡＤＣ
６２  ＦＩＦＯメモリ
６３  ＣＬＫ
６４，７１  ＤＡＣ
７  プリレギュレータ制御信号生成回路
８ａ、８ｂ 遅延前ピークホールド回路
８ｃ、８ｄ 遅延後ピークホールド回路
８ａ１〜８ａ３、８ｂ１〜８ｂ３  ピークホールド回路、ピーク検出レジスタ
９ 比較器、ピーク出力器
１０  リセットタイミング発生回路
【要約】
【課題】任意の未知の入力信号に対しても省電力かつ歪みの無い出力が得られる電力増幅器及びその制御方法を実現する。
【解決手段】入力信号を遅延する信号遅延回路と、プリレギュレータを備え、遅延入力信号を電力増幅する電力増幅回路を備えた電力増幅器であって、入力信号と遅延入力信号をピークホールドする２つのピークホールド回路の出力を比較し、高いほうを出力する比較回路とを備えたプリレギュレータ制御信号生成回路を有し、前記比較回路の出力信号をプリレギュレータ制御信号として電力増幅回路のプリレギュレータを制御する電力増幅器とした。
【選択図】図２【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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