(57)【特許請求の範囲】
【請求項１】
第１の導電体で形成され、空隙が設けられる電極部と、
前記電極部に略平行に設けられ、第２の導電体で形成されるパッチ部と、
前記電極部と前記パッチ部との間に設けられる絶縁層と、
前記絶縁層内の前記パッチ部と前記電極部との間に設けられ、前記パッチ部と前記電極部とに接続される第１のビアと、
前記絶縁層内の前記パッチ部と前記空隙との間に設けられ、前記パッチ部に接続され前記電極部とは接続されない第２のビアと、
を備えることを特徴とするＥＢＧ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｂａｎｄ  Ｇａｐ）構造体。
【請求項２】
前記第２のビアの空隙側端部が、前記空隙まで達していることを特徴とする請求項１記載のＥＢＧ構造体。
【請求項３】
前記電極部がグラウンド線または電源線であることを特徴とする請求項１または請求項２記載のＥＢＧ構造体。
【請求項４】
前記第１の導電体がアルミニウム（Ａｌ）または金（Ａｕ）であり、前記第２の導電体がアルミニウム（Ａｌ）または金（Ａｕ）であることを特徴とする請求項１ないし請求項３いずれか一項記載のＥＢＧ構造体。
【請求項５】
前記パッチ部のサイズが１０ｍｍ角以下であることを特徴とする請求項１ないし請求項４いずれか一項記載のＥＢＧ構造体。
【請求項６】
請求項１ないし請求項５いずれか一項記載のＥＢＧ構造体を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、ＥＢＧ構造体および半導体装置に関する。
【背景技術】
【０００２】
例えば、従来のデジタル・アナログ・ＲＦ混在回路を搭載する基板、ＳＯＣ（ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）、擬似ＳＯＣ等の半導体装置では、素子間の相互の電磁界干渉やＧＮＤ（グラウンド）線、電源線に伝播するノイズが誤作動を引き起こすという問題がある。この問題を回避するためには、素子間のスペースを大きく取る必要がある。このため、チップ面積や実装面積の縮小が困難であるという問題があった。
【０００３】
このスペースを削減させる手段として、例えば、ＧＮＤ線、または、電源線に伝播する、回路動作に有害な周波数領域のノイズを防ぐためのフィルターが使われる。この場合、ストップバンド領域という限られた周波数領域内のノイズレベルを落とすフィルターを利用する。フィルターは、例えば、インダクタチップとキャパシタチップを用いて形成される。このため、実装部品の増加を招くことは避けられない。
【０００４】
そこで、チップ部品でフィルターを形成するより、縮小効果が高いことから、誘電体の基板内にＥＢＧ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｂａｎｄ  Ｇａｐ）構造が考案されている。しかし、ＥＢＧ構造の場合、ストップバンド領域を低い周波数領域（６ＧＨｚ以下）に設定した場合、ＥＢＧ構造が大きくなり、小型化できないという問題が残っている。また、広いストッパバンド領域を確保することが困難であるという問題がある。
【０００５】
これに対して、ＥＢＧ構造の大きさを縮小するために、ＥＢＧ構造を改良する取り組みが行われている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２１８９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、簡易な構成で、小型かつ広いストップバンド領域を備えるＥＢＧ構造体およびこれを備える半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
実施の形態のＥＢＧ構造体は、第１の導電体で形成され、空隙が設けられる電極部と、前記電極部に略平行に設けられ、第２の導電体で形成されるパッチ部と、前記電極部と前記パッチ部との間に設けられる絶縁層と、前記絶縁層内の前記パッチ部と前記電極部との間に設けられ、前記パッチ部と前記電極部とに接続される第１のビアと、前記絶縁層内の前記パッチ部と前記空隙との間に設けられ、前記パッチ部に接続され前記電極部とは接続されない第２のビアと、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態の半導体装置の模式断面図である。
【図２】第１の実施の形態のＥＢＧ構造体の模式斜視図である。
【図３】シミュレーションを行ったＥＢＧ構造体の模式断面図である。
【図４】Ｓパラメータのシミュレーション結果を示す図である。
【図５】第２の実施の形態の半導体装置の模式断面図である。
【図６】第３の実施の形態の半導体装置の模式断面図である。
【図７】第４の実施の形態の半導体装置の模式断面図である。
【発明を実施するための形態】
【００１０】
本明細書中、半導体装置とは、半導体チップまたは１個の半導体チップが封止された半導体パッケージのみならず、例えば、複数の半導体チップを樹脂で接着し、相互のチップ間を配線層で接続する半導体製品、いわゆる疑似ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）や、複数の半導体チップをプリント基板上に実装した製品等も包含する概念である。
【００１１】
（第１の実施の形態）
本実施の形態のＥＢＧ構造体は、第１の導電体で形成され、空隙が設けられる電極部と、電極部に略平行に設けられ、第２の導電体で形成されるパッチ部と、電極部とパッチ部との間に設けられる絶縁層と、絶縁層内のパッチ部と電極部との間に設けられ、パッチ部と電極部とに接続される第１のビアと、絶縁層内のパッチ部と空隙との間に設けられ、パッチ部に接続され電極部とは接続されない第２のビアと、を備える。
【００１２】
また、本実施の形態の半導体装置は、上記ＥＢＧ構造体を備え、複数の半導体チップを樹脂で接着し、相互のチップ間を配線層で接続する半導体製品である。すなわち、いわゆる疑似ＳＯＣである。
【００１３】
図１は、本実施の形態の半導体装置の模式断面図である。疑似ＳＯＣ１００は、複数の半導体チップ１０ａ〜１０ｅを備えている。半導体チップ１０ａ〜１０ｅは樹脂１２で接着されている。半導体チップ１０ａ〜１０ｅ相互間は、例えば、多層配線層１４で電気的に接続されている。
【００１４】
疑似ＳＯＣ１００の半導体チップ１０ａ〜１０ｅ下部には、ＥＢＧ構造体１６が設けられる。図１中、点線で囲まれた領域が、ＥＢＧ構造体１６の１ユニットとなる。この１ユニットが規則的に配置される構成となっている。図２は、本実施の形態のＥＢＧ構造体の模式斜視図である。
【００１５】
ＥＢＧ構造体１６は、空隙１８が設けられる電極部２０と、電極部２０に略平行に設けられるパッチ部２２とを備える。また、電極部２０とパッチ部２２との間に設けられる絶縁層２４を備える。そして、第１のビア２６と第２のビア２８を備える。
【００１６】
電極部２０は、例えば、グラウンド線である。第１の導電体は、例えば、アルミニウム（Ａｌ）または金（Ａｕ）等の金属である。電極部２０がパターニングされることで、第１の導電体のない空隙１８が設けられている。空隙１８の形状は、特に限定されるものではなく、四角形、円形、その他の形状であってもかまわない。
【００１７】
パッチ部２２は、第２の導電体で形成される。第２の導電体は、例えば、アルミニウム（Ａｌ）または金（Ａｕ）等の金属である。パッチ部２２の形状は、特に限定されるものではなく、四角形、円形、その他の形状であってもかまわない。
【００１８】
パッチ部２２のサイズは、所望のストップバンド領域を得るために最適化される。パッチ部２２のサイズは、半導体装置のサイズを小さくする観点から、１０ｍｍ角以下であることが望ましい。
【００１９】
絶縁層２４は、例えば、有機樹脂である。
【００２０】
第１のビア２６、第２のビア部２８はそれぞれ導電体で形成される。用いられる導電体は特に限定されず、金属、半導体、または導電性の樹脂であってもかまわない。
【００２１】
第１のビア２６は、絶縁層２４内のパッチ部２２と電極部２０との間に設けられ、パッチ部２２と電極部２０とに接続されている。一方、第２のビア２８は、絶縁層２４内のパッチ部２２と空隙１８との間に設けられ、パッチ部２２に接続されるが電極部２０とは接続されない。第２のビア２８の直下の電極部２０に空隙１８が設けられている。
【００２２】
次に、本実施の形態のＥＢＧ構造体の作用および効果について説明する。本実施の形態の３次元構造の電磁解析をシミュレーションにより行った。
【００２３】
図３は、シミュレーションを行ったＥＢＧ構造体の模式断面図である。ＥＢＧ構造体１６は、パッチ部２２は１辺が１ｍｍ（１ｍｍ角）の正方形、第１および第２のビア２６、２８は、径２００μｍで高さ２００μｍ、空隙１８は５００μｍ角、絶縁層２４の誘電率は４．４７とした。
【００２４】
ＥＢＧ構造体１６の上部に、絶縁層２４を介して両端に、入力端子（ＩＮ）と出力端子（ＯＵＴ）を備える配線３０を設けた。この入力端子と出力端子間で伝搬する信号のＳパラメータＳ２１をシミュレーションした。
【００２５】
図４は、Ｓパラメータのシミュレーション結果を示す図である。比較のために、図３の構造で空隙１８がない場合、ＥＢＧ構造体がない場合についてもシミュレーションした。
【００２６】
空隙がないＥＢＧの場合、Ｓ２１が−１０ｄＢのアイソレーションを確保できるストップバンド領域は、図中、点線の矢印で示す３４ＧＨｚ〜４０ＧＨｚ帯となる。一方、空隙を設けた本実施の形態の場合、ストップバンド領域は、図中、実線の矢印で示す１８ＧＨｚ〜３２ＧＨｚ帯となる。このように、空隙を設けることで、ストップバンド領域を大幅に下げるとともに、広げることが可能となる。
【００２７】
一般に、ストップバンド領域の周波数帯を下げるためには、パッチ部の面積を大きくする必要がある。本実施の形態によれば、パッチ部の面積が同一の場合でも、電極部に空隙を設けることでストップバンド領域の周波数帯を大幅に下げることが可能となる。あるいは、同一のストップバンド領域の周波数帯を小さいパッチ部の面積で実現できる。したがって、このＥＢＧ構造体を備えることで、サイズが小さく、素子間の電磁界干渉やノイズによる誤動作が抑制された高性能な疑似ＳＯＣを実現することが可能となる。
【００２８】
また、高性能なＥＢＧ構造を簡易な構造で実現する。このため、プロセス数の大幅な増加や、厳しいプロセス精度が要求されず、製造コストが抑制された高歩留まりの疑似ＳＯＣを実現することが可能となる。
【００２９】
なお、第２のビア２８の空隙１８側の端部が、空隙１８まで達していることが、ストップバンド領域の周波数帯を低下させ、かつ、広げる観点から望ましい。
【００３０】
（第２の実施の形態）
本実施の形態の半導体装置は、ＥＢＧ構造体が、半導体チップ１０ａ〜１０ｅと下部電極との間に設けられる点で、第１の実施の形態と相違する。第１の実施の形態と重複する内容については記述を省略する。
【００３１】
図５は、本実施の形態の半導体装置の模式断面図である。疑似ＳＯＣ２００は、ＥＢＧ構造体１６の下部に絶縁層３４を介して下部電極３６が設けられている
【００３２】
疑似ＳＯＣ２００において、電極部２０は、例えば電源線であり、下部電極３６はグラウンド線である。電極部２０を電源線とした場合には、電源線に起因するノイズ等による誤動作を防止することが可能となる。
【００３３】
（第３の実施の形態）
本実施の形態の半導体装置は、例えば、ＳＯＣ等の半導体チップ内に、多層配線層を利用してＥＢＧ構造体が設けられる点において、第１の実施の形態と相違する。第１の実施の形態と重複する内容については記述を省略する。
【００３４】
図６は、本実施の形態の半導体装置の模式断面図である。半導体装置３００では、例えば、シリコン基板４０上にトランジスタやダイオード等の素子が形成される。それぞれの素子間は、多層配線層１４によって接続される。
【００３５】
本実施の形態においては、第１の実施の形態で説明したＥＢＧ構造体１６が、多層配線層１４の一部の配線とビアを利用することで形成されている。
【００３６】
本実施の形態によれば、半導体チップの製造プロセスにおいて、プロセスを追加することなくＥＢＧ構造体１６が形成可能である。したがって、製造コストを増加させることなく高性能かつ小型の半導体チップを実現することが可能となる。
【００３７】
（第４の実施の形態）
本実施の形態の半導体装置は、例えば、デジタル・アナログ・ＲＦ混在回路を搭載する基板のように、プリント基板上に複数の半導体チップ等が実装された製品である。このプリント基板中にＥＢＧ構造体が設けられる点において、第１の実施の形態と相違する。第１の実施の形態と重複する内容については記述を省略する。
【００３８】
図７は、本実施の形態の半導体装置の模式断面図である。半導体装置４００では、プリント基板５４上に、例えば、バンプ電極５２により複数の半導体チップ５０ａ〜５０ｅが実装されている。例えば、半導体チップ５０ａ〜５０ｅは、デジタルチップ、アナログチップ、ＲＦチップ、ダイオード等から選ばれる半導体チップである。
【００３９】
そして、プリント基板５４内に、第１の実施の形態で説明したＥＢＧ構造体１６が形成されている。
【００４０】
本実施の形態によれば、高性能かつ小型の半導体チップを実現することが可能となる。
【００４１】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、ＥＢＧ構造体、半導体装置等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされるＥＢＧ構造体、半導体装置等に関わる要素を適宜選択して用いることができる。
【００４２】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全てのＥＢＧ構造体、半導体装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【００４３】
１６      ＥＢＧ構造体
１８      空隙
２０      電極部
２２      パッチ部
２４      絶縁層
２６      第１のビア
２８      第２のビア
１００    半導体装置
【図１】
0005701806.tif 000002
【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図４】
0005701806.tif 000008