(57)【特許請求の範囲】
【請求項１】
ソースが電源電位ノードに接続され、ゲートが第２のノードに接続され、ドレインが第１のノードに接続される第１のｐチャネル電界効果トランジスタと、
ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続され、ソースが基準電位ノードに接続される第１のｎチャネル電界効果トランジスタと、
ソースが前記電源電位ノードに接続され、ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続される第２のｐチャネル電界効果トランジスタと、
ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続され、ソースが前記基準電位ノードに接続される第２のｎチャネル電界効果トランジスタと、
第１のバックゲート信号を基に第２のバックゲート信号を生成し、前記第１のノード及び前記第２のノードにデータを書き込む際に、前記第１のｐチャネル電界効果トランジスタ及び前記第２のｐチャネル電界効果トランジスタのバックゲートに前記第２のバックゲート信号を出力するバックゲート信号生成回路とを有し、
前記第２のバックゲート信号は、前記第１のノード及び前記第２のノードにデータの書き込みを開始する時には第１の電位であり、その後、前記第１の電位から前記第１の電位より低い第２の電位に立ち下がり、その後、前記第２の電位から前記第１の電位に立ち上がり、
前記バックゲート信号生成回路は、
前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第１の遅延回路と、
前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第２の遅延回路とを有し、
前記第１の遅延回路は、第３のｐチャネル電界効果トランジスタ及び第３のｎチャネル電界効果トランジスタを含む第１のインバータを有し、
前記第３のｐチャネル電界効果トランジスタのゲート幅は、前記第３のｎチャネル電界効果トランジスタのゲート幅より広く、
前記第２の遅延回路は、第４のｐチャネル電界効果トランジスタ及び第４のｎチャネル電界効果トランジスタを含む第２のインバータを有し、
前記第４のｐチャネル電界効果トランジスタのゲート幅は、前記第４のｎチャネル電界効果トランジスタのゲート幅より狭いことを特徴とするメモリ装置。
【請求項２】
さらに、第１のビット線と、
第２のビット線と、
ワード線と、
ゲートが前記ワード線に接続され、ドレイン及びソースが前記第１のビット線及び前記第１のノードに接続される第１の選択トランジスタと、
ゲートが前記ワード線に接続され、ドレイン及びソースが前記第２のビット線及び前記第２のノードに接続される第２の選択トランジスタとを有することを特徴とする請求項１記載のメモリ装置。
【請求項３】
ソースが電源電位ノードに接続され、ゲートが第２のノードに接続され、ドレインが第１のノードに接続される第１のｐチャネル電界効果トランジスタと、
ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続され、ソースが基準電位ノードに接続される第１のｎチャネル電界効果トランジスタと、
ソースが前記電源電位ノードに接続され、ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続される第２のｐチャネル電界効果トランジスタと、
ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続され、ソースが前記基準電位ノードに接続される第２のｎチャネル電界効果トランジスタと、
第１のバックゲート信号を基に第２のバックゲート信号を生成し、前記第１のノード及び前記第２のノードにデータを書き込む際に、前記第１のｐチャネル電界効果トランジスタ及び前記第２のｐチャネル電界効果トランジスタのバックゲートに前記第２のバックゲート信号を出力するバックゲート信号生成回路とを有し、
前記第２のバックゲート信号は、前記第１のノード及び前記第２のノードにデータの書き込みを開始する時には第１の電位であり、その後、前記第１の電位から前記第１の電位より低い第２の電位に立ち下がり、その後、前記第２の電位から前記第１の電位に立ち上がり、
前記バックゲート信号生成回路は、
前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第１の遅延回路と、
前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第２の遅延回路とを有し、
前記第１の遅延回路は、第３のｐチャネル電界効果トランジスタ及び第３のｎチャネル電界効果トランジスタを含む第１のインバータを有し、
前記第３のｐチャネル電界効果トランジスタのゲート長は、前記第３のｎチャネル電界効果トランジスタのゲート長より長く、
前記第２の遅延回路は、第４のｐチャネル電界効果トランジスタ及び第４のｎチャネル電界効果トランジスタを含む第２のインバータを有し、
前記第４のｐチャネル電界効果トランジスタのゲート長は、前記第４のｎチャネル電界効果トランジスタのゲート長より短いことを特徴とするメモリ装置。
【請求項４】
さらに、第１のビット線と、
第２のビット線と、
ワード線と、
ゲートが前記ワード線に接続され、ドレイン及びソースが前記第１のビット線及び前記第１のノードに接続される第１の選択トランジスタと、
ゲートが前記ワード線に接続され、ドレイン及びソースが前記第２のビット線及び前記第２のノードに接続される第２の選択トランジスタとを有することを特徴とする請求項３記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関する。
【背景技術】
【０００２】
ｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタで構成されるラッチ回路を含むメモリセルと、ｐチャネル電界効果トランジスタのバックゲート電位を変更する回路を有するメモリ装置が知られている（例えば、特許文献１及び２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３０３３４０号公報
【特許文献２】特開平１１−２１３６７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタの特性変動にかかわらず高速にデータを書き込むことができるメモリ装置を提供することである。
【課題を解決するための手段】
【０００５】
メモリ装置は、ソースが電源電位ノードに接続され、ゲートが第２のノードに接続され、ドレインが第１のノードに接続される第１のｐチャネル電界効果トランジスタと、ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続され、ソースが基準電位ノードに接続される第１のｎチャネル電界効果トランジスタと、ソースが前記電源電位ノードに接続され、ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続される第２のｐチャネル電界効果トランジスタと、ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続され、ソースが前記基準電位ノードに接続される第２のｎチャネル電界効果トランジスタと、第１のバックゲート信号を基に第２のバックゲート信号を生成し、前記第１のノード及び前記第２のノードにデータを書き込む際に、前記第１のｐチャネル電界効果トランジスタ及び前記第２のｐチャネル電界効果トランジスタのバックゲートに前記第２のバックゲート信号を出力するバックゲート信号生成回路とを有し、前記第２のバックゲート信号は、前記第１のノード及び前記第２のノードにデータの書き込みを開始する時には第１の電位であり、その後、前記第１の電位から前記第１の電位より低い第２の電位に立ち下がり、その後、前記第２の電位から前記第１の電位に立ち上がり、前記バックゲート信号生成回路は、前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第１の遅延回路と、前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第２の遅延回路とを有し、前記第１の遅延回路は、第３のｐチャネル電界効果トランジスタ及び第３のｎチャネル電界効果トランジスタを含む第１のインバータを有し、前記第３のｐチャネル電界効果トランジスタのゲート幅は、前記第３のｎチャネル電界効果トランジスタのゲート幅より広く、前記第２の遅延回路は、第４のｐチャネル電界効果トランジスタ及び第４のｎチャネル電界効果トランジスタを含む第２のインバータを有し、前記第４のｐチャネル電界効果トランジスタのゲート幅は、前記第４のｎチャネル電界効果トランジスタのゲート幅より狭い。
また、メモリ装置は、ソースが電源電位ノードに接続され、ゲートが第２のノードに接続され、ドレインが第１のノードに接続される第１のｐチャネル電界効果トランジスタと、ドレインが前記第１のノードに接続され、ゲートが前記第２のノードに接続され、ソースが基準電位ノードに接続される第１のｎチャネル電界効果トランジスタと、ソースが前記電源電位ノードに接続され、ゲートが前記第１のノードに接続され、ドレインが前記第２のノードに接続される第２のｐチャネル電界効果トランジスタと、ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続され、ソースが前記基準電位ノードに接続される第２のｎチャネル電界効果トランジスタと、第１のバックゲート信号を基に第２のバックゲート信号を生成し、前記第１のノード及び前記第２のノードにデータを書き込む際に、前記第１のｐチャネル電界効果トランジスタ及び前記第２のｐチャネル電界効果トランジスタのバックゲートに前記第２のバックゲート信号を出力するバックゲート信号生成回路とを有し、前記第２のバックゲート信号は、前記第１のノード及び前記第２のノードにデータの書き込みを開始する時には第１の電位であり、その後、前記第１の電位から前記第１の電位より低い第２の電位に立ち下がり、その後、前記第２の電位から前記第１の電位に立ち上がり、前記バックゲート信号生成回路は、前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち下がりエッジの遅延時間を設定するための第１の遅延回路と、前記第１のバックゲート信号に対する前記第２のバックゲート信号の立ち上がりエッジの遅延時間を設定するための第２の遅延回路とを有し、前記第１の遅延回路は、第３のｐチャネル電界効果トランジスタ及び第３のｎチャネル電界効果トランジスタを含む第１のインバータを有し、前記第３のｐチャネル電界効果トランジスタのゲート長は、前記第３のｎチャネル電界効果トランジスタのゲート長より長く、前記第２の遅延回路は、第４のｐチャネル電界効果トランジスタ及び第４のｎチャネル電界効果トランジスタを含む第２のインバータを有し、前記第４のｐチャネル電界効果トランジスタのゲート長は、前記第４のｎチャネル電界効果トランジスタのゲート長より短い。
【発明の効果】
【０００６】
第３のｐチャネル電界効果トランジスタのゲート幅を第３のｎチャネル電界効果トランジスタのゲート幅より広くし、第４のｐチャネル電界効果トランジスタのゲート幅を第４のｎチャネル電界効果トランジスタのゲート幅より狭くすることにより、第１〜第４のｐチャネル電界効果トランジスタ及び第１〜第４のｎチャネル電界効果トランジスタの特性変動にかかわらず高速にデータを書き込むことができる。
また、第３のｐチャネル電界効果トランジスタのゲート長を第３のｎチャネル電界効果トランジスタのゲート長より長くし、第４のｐチャネル電界効果トランジスタのゲート長を第４のｎチャネル電界効果トランジスタのゲート長より短くすることにより、第１〜第４のｐチャネル電界効果トランジスタ及び第１〜第４のｎチャネル電界効果トランジスタの特性変動にかかわらず高速にデータを書き込むことができる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態によるメモリ装置内のメモリセルの構成例を示す回路図である。
【図２】図１のメモリセルにデータを書き込む動作例を示すタイミングチャートである。
【図３】ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合のタイミングチャートである。
【図４】ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合のタイミングチャートである。
【図５】図５（Ａ）〜（Ｃ）は第２のバックゲート信号を生成するためのバックゲート信号生成回路の構成例を示す回路図である。
【図６】バックゲート信号生成回路の動作を説明するためのタイミングチャートである。
【図７】図５（Ａ）〜（Ｃ）のバックゲート信号生成回路により生成される第２のバックゲート信号を示すタイミングチャートである。
【図８】図５（Ａ）〜（Ｃ）のバックゲート信号生成回路により生成される第２のバックゲート信号を示すタイミングチャートである。
【図９】図９（Ａ）〜（Ｃ）は第２の実施形態によるバックゲート信号生成回路の構成例を示す回路図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
図１は、第１の実施形態によるメモリ装置内のメモリセル１００の構成例を示す回路図である。メモリ装置は、２次元行列状に配列された複数のメモリセル１００を有するＳＲＡＭである。電源電位ＶＤＤは、基準電位ＶＳＳより高いである。例えば、電源電位ＶＤＤは正電位であり、基準電位ＶＳＳは０Ｖである。
【０００９】
ｎチャネル電界効果トランジスタ１０３は、第１の選択トランジスタであり、ゲートがワード線ＷＬに接続され、ドレイン及びソースが第１のビット線ＢＬ及び第１のノードＮ１に接続される。ｎチャネル電界効果トランジスタ１０４は、第２の選択トランジスタであり、ゲートがワード線ＷＬに接続され、ドレイン及びソースが第２のビット線ＢＬｘ及び第２のノードＮ１ｘに接続される。
【００１０】
第１のｐチャネル電界効果トランジスタ１０１は、ソースが電源電位ＶＤＤのノードに接続され、ゲートが第２のノードＮ１ｘに接続され、ドレインが第１のノードＮ１に接続される。第１のｎチャネル電界効果トランジスタ１０５は、ドレインが第１のノードＮ１に接続され、ゲートが第２のノードＮ１ｘに接続され、ソースが基準電位ＶＳＳのノードに接続される。第２のｐチャネル電界効果トランジスタ１０２は、ソースが電源電位ＶＤＤのノードに接続され、ゲートが第１のノードＮ１に接続され、ドレインが第２のノードＮ１ｘに接続される。第２のｎチャネル電界効果トランジスタ１０６は、ドレインが第２のノードＮ１ｘに接続され、ゲートが第１のノードＮ１に接続され、ソースが基準電位ＶＳＳのノードに接続される。第１のｐチャネル電界効果トランジスタ１０１及び第２のｐチャネル電界効果トランジスタ１０２のバックゲート（基板）には、第２のバックゲート（基板バイアス）信号ＶＮＷが印加される。
【００１１】
図２は、図１のメモリセル１００にデータを書き込む動作例を示すタイミングチャートである。メモリセル１００にデータを書き込む前には、ワード線ＷＬが基準電位（ローレベル）ＶＳＳ、ライトイネーブル信号が電源電位（ハイレベル）ＶＤＤ、第２のバックゲート信号ＶＮＷは電源電位ＶＤＤになっている。第１のビット線ＢＬ及び第２のビット線ＢＬｘは、電源電位ＶＤＤにプリチャージされている。例えば、第１のノードＮ１が電源電位（ハイレベル）ＶＤＤを保持し、第２のノードＮ１ｘが基準電位（ローレベル）ＶＳＳを保持している場合を例に説明する。
【００１２】
メモリセル１００にデータを書き込む際には、まず、ライトイネーブル信号を電源電位ＶＤＤから基準電位ＶＳＳに変化させ、ビット線ＢＬに書き込みデータの電位を印加する。例えば、ビット線ＢＬに基準電位（ローレベル）ＶＳＳを印加する。次に、ワード線ＷＬに電源電位（ハイレベル）ＶＤＤを印加する。すると、ｎチャネル電界効果トランジスタ１０３及び１０４がオンし、第１のビット線ＢＬが第１のノードＮ１に接続され、第２のビット線ＢＬｘが第２のノードＮ１ｘに接続される。すると、第１のノードＮ１は電源電位ＶＤＤから基準電位ＶＳＳに向けて電位が下がり、第２のノードＮ１ｘは基準電位ＶＳＳから電源電位ＶＤＤに向けて電位が上がる。その後、時刻ｔ１において、第１のノードＮ１及び第２のノードＮ１ｘが同じ電位（閾値電圧）になる。この時刻ｔ１において、第２のバックゲート信号ＶＮＷを電源電位（第１の電位）ＶＤＤから基準電位（第２の電位）ＶＳＳに立ち下げる。第１のｐチャネル電界効果トランジスタ１０１及び第２のｐチャネル電界効果トランジスタ１０２のバックゲートに基準電位ＶＳＳが印加されると、基板バイアス効果により、第１のｐチャネル電界効果トランジスタ１０１及び第２のｐチャネル電界効果トランジスタ１０２の駆動力が強くなる。その結果、時刻ｔ１後の第１のノードＮ１及び第２のノードＮ１ｘの電位変動の傾き２０１は、時刻ｔ１前の第１のノードＮ１及び第２のノードＮ１ｘの電位変動の傾きより急峻になる。時刻ｔ１の後、第２のノードＮ１ｘは高速に電源電位（ハイレベル）ＶＤＤに到達し、第１のノードＮ１も高速に基準電位（ローレベル）ＶＳＳに到達する。これにより、書き込み動作を高速化することができる。
【００１３】
その後、ワード線ＷＬを電源電位ＶＤＤから基準電位ＶＳＳに立ち下げる。すると、ｎチャネル電界効果トランジスタ１０３及び１０４がオフし、第１のビット線ＢＬは第１のノードＮ１から切断され、第２のビット線ＢＬｘは第２のノードＮ１ｘから切断される。次に、ライトイネーブル信号が基準電位ＶＳＳから電源電位ＶＤＤに立ち上がり、ビット線ＢＬが書き込みデータの電位ＶＳＳから電源電位ＶＤＤに戻り、第２のバックゲート信号ＶＮＷが基準電位ＶＳＳから電源電位ＶＤＤに立ち上がる。ライトイネーブル信号のローレベル期間Ｔ１が書き込み動作期間である。
【００１４】
時刻ｔ１の前の期間Ｔ２では、第２のバックゲート信号ＶＮＷが電源電位ＶＤＤであるので、ｐチャネル電界効果トランジスタ１０１及び１０２の駆動力は普通であり、ノードＮ１及びＮ１ｘの電位変動の傾きも普通である。これに対し、時刻ｔ１の後の期間Ｔ３では、第２のバックゲート信号ＶＮＷが基準電位ＶＳＳであるので、ｐチャネル電界効果トランジスタ１０１及び１０２の駆動力が強くなり、ノードＮ１及びＮ１ｘの電位変動の傾き２０１が急峻になる。このように、第２のバックゲート信号ＶＮＷを制御することにより、書き込み動作を高速化することができる。
【００１５】
次に、課題を説明する。製造ばらつき等により、ｎチャネル電界効果トランジスタ及びｐチャネル電界効果トランジスタの特性は変動する。ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合のタイミングチャートを図３に示し、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合のタイミングチャートを図４に示す。
【００１６】
図３は、図２に対応し、ｎチャネル電界効果トランジスタ１０５，１０６がｐチャネル電界効果トランジスタ１０１，１０２より駆動力が強い場合のタイミングチャートである。ｎチャネル電界効果トランジスタ１０５，１０６の駆動力が強い場合、第１のノードＮ１は電源電位ＶＤＤから時刻ｔ２の閾値電圧に変動する傾き３０１が急峻になり、第２のノードＮ１ｘも基準電位ＶＳＳから時刻ｔ２の閾値電圧に変動する傾き３０１が急峻になる。その結果、第２のバックゲート信号ＶＮＷが電源電位ＶＤＤから基準電位ＶＳＳに立ち下がる時刻ｔ１の前の時刻ｔ２において、第１のノードＮ１及び第２のノードＮ１ｘが同じ電位（閾値電圧）になる。そのため、時刻ｔ１及びｔ２の間にタイミングずれＴ４が発生し、書き込み動作の高速化の効果が十分に得られない。時刻ｔ２において、第２のバックゲート信号ＶＮＷを電源電位ＶＤＤから基準電位ＶＳＳに立ち下げることが望ましい。
【００１７】
図４は、図２に対応し、ｐチャネル電界効果トランジスタ１０１，１０２がｎチャネル電界効果トランジスタ１０５，１０６より駆動力が強い場合のタイミングチャートである。ｐチャネル電界効果トランジスタ１０１，１０２の駆動力が強い場合、第２のノードＮ１ｘは時刻ｔ１の閾値電圧から電源電位ＶＤＤに変動する傾き４０１が急峻になり、第１のノードＮ１も時刻ｔ１の閾値電圧から基準電位ＶＳＳに変動する傾き４０１が急峻になる。その結果、時刻ｔ１の後、第１のノードＮ１及び第２のノードＮ１ｘがそれぞれ基準電位ＶＳＳ及び電源電位ＶＤＤに早期に到達しているにもかかわらず、第２のバックゲート信号ＶＮＷのローレベル期間Ｔ３が不必要に長くなる。第２のバックゲート信号ＶＮＷのローレベル期間Ｔ３が不必要に長くなると、次回の書き込み動作に悪影響を与える可能性がある。この場合、第２のバックゲート信号ＶＮＷのローレベル期間Ｔ３は短くすることが望ましい。
【００１８】
図５（Ａ）は第２のバックゲート信号ＶＮＷを生成するためのバックゲート信号生成回路５０１の構成例を示す回路図であり、図６はバックゲート信号生成回路５０１の動作を説明するためのタイミングチャートである。バックゲート信号生成回路５０１は、メモリ装置内に設けられ、第１のバックゲート信号ＣＴＬを基に第２のバックゲート信号ＶＮＷを生成し、第１のノードＮ１及び第２のノードＮ１ｘに第１のビット線ＢＬのデータを書き込む際に、第１のｐチャネル電界効果トランジスタ１０１及び第２のｐチャネル電界効果トランジスタ１０２のバックゲートに第２のバックゲート信号ＶＮＷを出力する。
【００１９】
第２のバックゲート信号ＶＮＷは、図２に示すように、第１のノードＮ１及び第２のノードＮ１ｘにデータの書き込みを開始する時には電源電位（第１の電位）ＶＤＤであり、その後、電源電位ＶＤＤから電源電位ＶＤＤより低い基準電位（第２の電位）ＶＳＳに立ち下がり、その後、基準電位ＶＳＳから電源電位ＶＤＤに立ち上がる。
【００２０】
バックゲート信号生成回路５０１は、第１の遅延回路ＤＬ１、第２の遅延回路ＤＬ２、否定論理積（ＮＡＮＤ）回路５０２及び奇数個のインバータ（バッファ）５０３を有する。第１の遅延回路ＤＬ１は、奇数個の第１のインバータ５０４の直列接続回路を有する。第１のインバータ５０４の各々は、入力信号の論理反転信号を出力する。第１の遅延回路ＤＬ１は、第１のバックゲート信号ＣＴＬに対して、論理反転し、かつ第１の時間時間ｄ１遅延した信号Ｓ１を出力する。
【００２１】
第２の遅延回路ＤＬ２は、偶数個の第２のインバータ５０５の直列接続回路を有する。第２のインバータ５０５の各々は、入力信号の論理反転信号を出力する。第２の遅延回路ＤＬ２は、信号Ｓ１に対して、第２の時間時間ｄ２遅延した信号Ｓ２を出力する。
【００２２】
否定論理積回路５０２は、信号Ｓ１及びＳ２の否定論理積信号を出力する。奇数個のインバータ５０３は、否定論理積回路５０２の出力信号の論理反転信号を第２のバックゲート信号ＶＮＷとして出力する。その結果、第２のバックゲート信号ＶＮＷは、信号Ｓ１及びＳ２の論理積（ＡＮＤ）信号となる。
【００２３】
第１の遅延回路ＤＬ１は、第１の遅延時間ｄ１を有し、第１のバックゲート信号ＣＴＬの立ち上がりエッジに対する第２のバックゲート信号ＶＮＷの立ち下がりエッジの遅延時間ｄ１を設定するための回路である。第２の遅延回路ＤＬ２は、第２の遅延時間ｄ２を有し、第１のバックゲート信号ＣＴＬの立ち下がりエッジに対する第２のバックゲート信号ＶＮＷの立ち上がりエッジの遅延時間ｄ１＋ｄ２を設定するための回路である。
【００２４】
図５（Ｂ）は、第１の遅延回路ＤＬ１内の第１のインバータ５０４の構成例を示す回路図である。第１のインバータ５０４は、入力端子ＩＮ１の信号の論理反転信号を出力端子ＯＵＴ１に出力する。第１のインバータ５０４は、第３のｐチャネル電界効果トランジスタ５１１及び第３のｎチャネル電界効果トランジスタ５１２を有する。第３のｐチャネル電界効果トランジスタ５１１は、ソースが電源電位ＶＤＤのノードに接続され、ゲートが入力端子ＩＮ１に接続され、ドレインが出力端子ＯＵＴ１に接続される。第３のｎチャネル電界効果トランジスタ５１２は、ソースが基準電位ＶＳＳのノードに接続され、ゲートが入力端子ＩＮ１に接続され、ドレインが出力端子ＯＵＴ１に接続される。第３のｐチャネル電界効果トランジスタ５１１のゲート幅Ｗｐ１は、第３のｎチャネル電界効果トランジスタ５１２のゲート幅Ｗｎ１より広い。
【００２５】
第１の遅延時間ｄ１は、ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合には短くなり、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合には長くなる。第３のｐチャネル電界効果トランジスタ５１１のゲート幅Ｗｐ１を第３のｎチャネル電界効果トランジスタ５１２のゲート幅Ｗｎ１より広くすることにより、トランジスタの駆動力の強弱に対する第１の遅延時間ｄ１の変動の感度を高くすることができる。
【００２６】
図５（Ｃ）は、第２の遅延回路ＤＬ２内の第２のインバータ５０５の構成例を示す回路図である。第２のインバータ５０５は、入力端子ＩＮ２の信号の論理反転信号を出力端子ＯＵＴ２に出力する。第２のインバータ５０５は、第４のｐチャネル電界効果トランジスタ５２１及び第４のｎチャネル電界効果トランジスタ５２２を有する。第４のｐチャネル電界効果トランジスタ５２１は、ソースが電源電位ＶＤＤのノードに接続され、ゲートが入力端子ＩＮ２に接続され、ドレインが出力端子ＯＵＴ２に接続される。第４のｎチャネル電界効果トランジスタ５２２は、ソースが基準電位ＶＳＳのノードに接続され、ゲートが入力端子ＩＮ２に接続され、ドレインが出力端子ＯＵＴ２に接続される。第４のｐチャネル電界効果トランジスタ５２１のゲート幅Ｗｐ２は、第４のｎチャネル電界効果トランジスタ５２２のゲート幅Ｗｎ２より狭い。
【００２７】
第２の遅延時間ｄ２は、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合には短くなり、ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合には長くなる。第４のｐチャネル電界効果トランジスタ５２１のゲート幅Ｗｐ２を第４のｎチャネル電界効果トランジスタ５２２のゲート幅Ｗｎ２より狭くすることにより、トランジスタの駆動力の強弱に対する第２の遅延時間ｄ２の変動の感度を高くすることができる。
【００２８】
図７は、図３に対応し、図５（Ａ）〜（Ｃ）のバックゲート信号生成回路５０１により生成される第２のバックゲート信号ＶＮＷを示すタイミングチャートであり、ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合を示す。ｎチャネル電界効果トランジスタの駆動力が強い場合、第１の遅延時間ｄ１が短くなるので、第２のバックゲート信号ＶＮＷの立ち下がりエッジは、時刻ｔ１から時刻ｔ２に移動する。第１のノードＮ１及び第２のノードＮ１ｘが同じ電位（閾値電圧）になる時刻ｔ２で、第２のバックゲート信号ＶＮＷは、電源電位ＶＤＤから基準電位ＶＳＳに立ち下がる。時刻ｔ２で第２のバックゲート信号ＶＮＷを基準電位ＶＳＳにすることにより、時刻ｔ２以降で第１のノードＮ１及び第２のノードＮ１ｘの電位変動を急峻にし、書き込み動作を高速にすることができる。したがって、図７に示すメモリ装置は、図３に示すメモリ装置よりも書き込み動作を高速化することができる。
【００２９】
図８は、図４に対応し、図５（Ａ）〜（Ｃ）のバックゲート信号生成回路５０１により生成される第２のバックゲート信号ＶＮＷを示すタイミングチャートであり、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合を示す。ｐチャネル電界効果トランジスタの駆動力が強い場合、第２の遅延時間ｄ２が短くなるので、第２のバックゲート信号ＶＮＷのローレベル期間Ｔ５が短くなり、適切な長さにすることができる。これにより、次回の書き込み動作に対する悪影響を防止することができる。
【００３０】
以上のように、本実施形態によれば、製造ばらつき等によりｐチャネル電界効果トランジスタ１０１，１０２，５１１，５２１及びｎチャネル電界効果トランジスタ１０５，１０６，５１２，５２２の特性が変動しても、特性変動に応じて、第２のバックゲート信号ＶＮＷのタイミング及び／又はパルス幅を変更することができるので、高速にデータを書き込み、次回の書き込み動作に対する悪影響を防止することができる。
【００３１】
（第２の実施形態）
図９（Ａ）は、第２の実施形態によるバックゲート信号生成回路５０１の構成例を示す回路図である。以下、本実施形態が第１の実施形態と異なる点を説明する。図９（Ａ）のバックゲート信号生成回路５０１は、図５（Ａ）のバックゲート信号生成回路５０１と同じ回路構成を有し、第１のバックゲート信号ＣＴＬを基に第２のバックゲート信号ＶＮＷを生成する。
【００３２】
図９（Ｂ）は、第１の遅延回路ＤＬ１内の第１のインバータ５０４の構成例を示す回路図である。図９（Ｂ）の第１のインバータ５０４は、図５（Ｂ）の第１のインバータ５０４と同じ回路構成を有する。ただし、第３のｐチャネル電界効果トランジスタ５１１のゲート長Ｌｐ１は、第３のｎチャネル電界効果トランジスタ５１２のゲート長Ｌｎ１より長い。
【００３３】
第１の遅延時間ｄ１は、第１の実施形態と同様に、ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合には短くなり、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合には長くなる。第３のｐチャネル電界効果トランジスタ５１１のゲート長Ｌｐ１を第３のｎチャネル電界効果トランジスタ５１２のゲート長Ｌｎ１より長くすることにより、トランジスタの駆動力の強弱に対する第１の遅延時間ｄ１の変動の感度を高くすることができる。
【００３４】
図９（Ｃ）は、第２の遅延回路ＤＬ２内の第２のインバータ５０５の構成例を示す回路図である。図９（Ｃ）の第２のインバータ５０５は、図５（Ｃ）の第２のインバータ５０５と同じ回路構成を有する。ただし、第４のｐチャネル電界効果トランジスタ５２１のゲート長Ｌｐ２は、第４のｎチャネル電界効果トランジスタ５２２のゲート長Ｌｎ２より短い。
【００３５】
第２の遅延時間ｄ２は、第１の実施形態と同様に、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合には短くなり、ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合には長くなる。第４のｐチャネル電界効果トランジスタ５２１のゲート長Ｌｐ２を第４のｎチャネル電界効果トランジスタ５２２のゲート長Ｌｎ２より短くすることにより、トランジスタの駆動力の強弱に対する第２の遅延時間ｄ２の変動の感度を高くすることができる。
【００３６】
図７と同様に、ｎチャネル電界効果トランジスタがｐチャネル電界効果トランジスタより駆動力が強い場合には、第１の遅延時間ｄ１が短くなり、第２のバックゲート信号ＶＮＷの立ち下がりエッジは、時刻ｔ１から時刻ｔ２に移動する。これにより、時刻ｔ２以降で第１のノードＮ１及び第２のノードＮ１ｘの電位変動が急峻になり、書き込み動作を高速にすることができる。
【００３７】
また、図８と同様に、ｐチャネル電界効果トランジスタがｎチャネル電界効果トランジスタより駆動力が強い場合には、第２の遅延時間ｄ２が短くなり、第２のバックゲート信号ＶＮＷのローレベル期間Ｔ５が短くなり、適切な長さにすることができる。これにより、次回の書き込み動作に対する悪影響を防止することができる。
【００３８】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００３９】
１０１  第１のｐチャネル電界効果トランジスタ
１０２  第２のｐチャネル電界効果トランジスタ
１０３  第１の選択トランジスタ
１０４  第２の選択トランジスタ
１０５  第１のｎチャネル電界効果トランジスタ
１０６  第２のｎチャネル電界効果トランジスタ
５０１  バックゲート信号生成回路
５０２  否定論理積回路
５０３  インバータ
５０４  第１のインバータ
５０５  第２のインバータ
５１１  第３のｐチャネル電界効果トランジスタ
５１２  第３のｎチャネル電界効果トランジスタ
５２１  第４のｐチャネル電界効果トランジスタ
５２２  第４のｎチャネル電界効果トランジスタ
【図１】
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【図２】
0005673450.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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