(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上方の第１の窒化物半導体層、前記第１の窒化物半導体層上のゲート絶縁膜、及び前記ゲート絶縁膜上のゲート電極を有するトランジスタと、
前記第１の窒化物半導体層から絶縁分離された前記基板上方の第２の窒化物半導体層、前記第２の窒化物半導体層上の絶縁膜、及び前記絶縁膜上の電極を有する保護ダイオードと、
を有し、
前記ゲート電極と前記電極とが互いに接続され、
前記絶縁膜は、所定値以上の電圧が前記ゲート電極に印加された場合にリーク電流を前記電極と前記第２の窒化物半導体層との間に流し、
前記所定値は、前記トランジスタがオン動作する電圧より高く、前記ゲート絶縁膜の耐圧よりも低く、
前記絶縁膜の材料が、前記ゲート絶縁膜の材料とは異なることを特徴とする半導体装置。
【請求項２】
前記第２の窒化物半導体層及び前記電極に対する前記絶縁膜のポテンシャル障壁の幅が、前記第１の窒化物半導体層及び前記ゲート電極に対する前記ゲート絶縁膜のポテンシャル障壁の幅よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜が、アルミニウム酸化膜であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記絶縁膜が、シリコン窒化膜又はアルミニウム窒化膜であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
基板上方に互いに絶縁分離された第１の窒化物半導体層及び第２の窒化物半導体層を形成する工程と、
前記第１の窒化物半導体層上のゲート絶縁膜、及び前記ゲート絶縁膜上のゲート電極を有するトランジスタを形成する工程と、
前記第２の窒化物半導体層上の絶縁膜、及び前記絶縁膜上の電極を有する保護ダイオードを形成する工程と、
前記ゲート電極と前記電極とを互いに接続する工程と、
を有し、
前記絶縁膜は、所定値以上の電圧が前記ゲート電極に印加された場合にリーク電流を前記電極と前記第２の窒化物半導体層との間に流し、
前記所定値は、前記トランジスタがオン動作する電圧より高く、前記ゲート絶縁膜の耐圧よりも低く、
前記絶縁膜の材料として、前記ゲート絶縁膜の材料とは異なるものを用いることを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の窒化物半導体層及び前記電極に対する前記絶縁膜のポテンシャル障壁の幅が、前記第１の窒化物半導体層及び前記ゲート電極に対する前記ゲート絶縁膜のポテンシャル障壁の幅よりも小さいことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜として、アルミニウム酸化膜を用いることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜として、シリコン窒化膜又はアルミニウム窒化膜を用いることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ系のＭＩＳ（metal-insulator-semiconductor）トランジスタにおいても、Ｓｉ系のＭＩＳトランジスタと同様に、ゲート絶縁膜にその耐圧を超える過電圧が印加されると、ゲート絶縁膜が破壊されてしまう。Ｓｉ系のＭＩＳトランジスタでは、保護素子として保護ダイオードを同一基板上に容易に形成することが可能である。
【０００３】
しかしながら、Ｓｉ系のＭＩＳトランジスタと同様の保護ダイオードをＧａＮ系のＭＩＳトランジスタに適用することは困難である。このため、ＧａＮ系のＭＩＳトランジスタとは異なる基板上に保護ダイオードを形成し、これらを並列接続することが余儀なくされている。従って、構造の簡便化が困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１４４９０４号公報
【特許文献２】特開２００２−９２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ＧａＮ系トランジスタを簡便な構造で適切に保護することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
半導体装置の一態様には、基板と、前記基板上方の第１の窒化物半導体層、前記第１の窒化物半導体層上のゲート絶縁膜、及び前記ゲート絶縁膜上のゲート電極を有するトランジスタと、前記第１の窒化物半導体層から絶縁分離された前記基板上方の第２の窒化物半導体層、前記第２の窒化物半導体層上の絶縁膜、及び前記絶縁膜上の電極を有する保護ダイオードと、が設けられている。前記ゲート電極と前記電極とが互いに接続されている。前記絶縁膜は、所定値以上の電圧が前記ゲート電極に印加された場合にリーク電流を前記電極と前記第２の窒化物半導体層との間に流し、前記所定値は、前記トランジスタがオン動作する電圧より高く、前記ゲート絶縁膜の耐圧よりも低い。
【０００７】
半導体装置の製造方法の一態様では、基板上方に互いに絶縁分離された第１の窒化物半導体層及び第２の窒化物半導体層を形成し、前記第１の窒化物半導体層上のゲート絶縁膜、及び前記ゲート絶縁膜上のゲート電極を有するトランジスタを形成する。また、前記第２の窒化物半導体層上の絶縁膜、及び前記絶縁膜上の電極を有する保護ダイオードを形成し、前記ゲート電極と前記電極とを互いに接続する。前記絶縁膜は、所定値以上の電圧が前記ゲート電極に印加された場合にリーク電流を前記電極と前記第２の窒化物半導体層との間に流し、前記所定値は、前記トランジスタがオン動作する電圧より高く、前記ゲート絶縁膜の耐圧よりも低い。
【発明の効果】
【０００８】
上記の半導体装置等によれば、窒化物半導体層を含むトランジスタと同一の基板上に、適切な絶縁膜を備えた保護ダイオードが形成されているため、トランジスタを簡便な構造で適切に保護することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の構造を示す図である。
【図２】ＧａＮ系のＭＩＳダイオードの一例のリーク特性を示す図である。
【図３】Ｓｉ系のＭＩＳキャパシタの一例の順方向リーク特性を示す図である。
【図４】半導体、シリコン窒化物及び金属電極の積層体のバンドモデルを示す図である。
【図５】シリコン窒化膜の厚さとリーク電流が１０ｍＡに到達するゲート電圧Ｖｇとの関係を示す図である。
【図６】ＧａＮ系のＭＩＳダイオードの他の例のリーク特性を示す図である。
【図７】アルミニウム窒化膜の厚さとリーク電流が１０ｍＡに到達するゲート電圧Ｖｇとの関係を示す図である。
【図８】アルミニウム酸化膜を絶縁膜に含むＭＯＳキャパシタにおけるリーク特性を示す図である。
【図９】アルミニウム酸化膜に絶縁破壊を生じた後のリーク特性を示す図である。
【図１０Ａ】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０Ｂ】図１０Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１０Ｃ】図１０Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１０Ｄ】図１０Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１０Ｅ】図１０Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１０Ｆ】図１０Ｅに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１０Ｇ】図１０Ｆに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１０Ｈ】図１０Ｇに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１１Ａ】第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１Ｂ】図１１Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１１Ｃ】図１１Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１１Ｄ】図１１Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１１Ｅ】図１１Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１２Ａ】第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２Ｂ】図１１Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１２Ｃ】図１２Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１２Ｄ】図１２Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１２Ｅ】図１２Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１３Ａ】第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３Ｂ】図１３Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１３Ｃ】図１３Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１３Ｄ】図１３Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１３Ｅ】図１３Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１３Ｆ】図１３Ｅに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１４Ａ】第６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４Ｂ】図１４Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１４Ｃ】図１４Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１４Ｄ】図１４Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１４Ｅ】図１４Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１４Ｆ】図１４Ｅに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１５】第６の実施形態の変形例を示す断面図である。
【図１６Ａ】第７の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６Ｂ】図１６Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１６Ｃ】図１６Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１６Ｄ】図１６Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１６Ｅ】図１６Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１７Ａ】第８の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７Ｂ】図１７Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１７Ｃ】図１７Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１７Ｄ】図１７Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１７Ｅ】図１７Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１７Ｆ】図１７Ｅに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１８Ａ】第９の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８Ｂ】図１８Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１８Ｃ】図１８Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１８Ｄ】図１８Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１８Ｅ】図１８Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１８Ｆ】図１８Ｅに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１９Ａ】第１０の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９Ｂ】図１９Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１９Ｃ】図１９Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１９Ｄ】図１９Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１９Ｅ】図１９Ｄに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置の構造を示す図である。
【００１１】
図１に示すように、第１の実施形態には、ゲート１ｇ、ソース１ｓ及びドレイン１ｄを備えた高電子移動度トランジした（ＨＥＭＴ：high electron mobility transistor）１がＧａＮ系のＭＩＳトランジスタとして設けられている。また、ゲート１ｇにアノードが接続された保護ダイオード２も設けられている。保護ダイオード２のカソードは接地され、ゲート１ｇ及び保護ダイオード２のアノードにゲート電圧Ｖｇが印加される。保護ダイオード２はＨＥＭＴ１と同一の基板上に形成されている。ＨＥＭＴ１の電子走行層及び電子供給層並びに保護ダイオード２のカソードとしては、窒化物半導体層が用いられるが、この窒化物半導体層は、ＨＥＭＴ１の部分と保護ダイオード２の部分との間で絶縁分離されている。窒化物半導体層の、ＨＥＭＴ１の部分が第１の窒化物半導体層の一例であり、保護ダイオード２の部分が第２の窒化物半導体層の一例である。
【００１２】
ここで、保護ダイオード２について説明する。保護ダイオード２には、半導体膜（第２の窒化物半導体層）、絶縁膜及び金属電極が含まれており、ＭＩＳダイオードとなっている。そして、絶縁膜として、所定値以上の電圧がゲート１ｇに印加された場合に、リーク電流をアノードの金属電極と半導体膜との間に流すものが用いられる。ここで、所定値は、ＨＥＭＴ１がオン動作する電圧より高く、ＨＥＭＴのゲート絶縁膜の耐圧よりも低い値である。保護ダイオード２の絶縁膜の材料は、例えばＨＥＭＴ１のゲート絶縁膜の材料とは異なり、ＨＥＭＴ１のゲート絶縁膜がアルミニウム酸化膜の場合、保護ダイオード２の絶縁膜はシリコン窒化膜又はアルミニウム窒化膜等である。つまり、例えば、保護ダイオード２の絶縁膜の誘電率は、ゲート絶縁膜の誘電率よりも小さい。
【００１３】
図２は、ＧａＮ系のＭＩＳダイオードの一例のリーク特性を示す図である。この例は、ＧａＮ系のＨＥＭＴを想定したものであり、半導体膜としてＧａＮ膜（電子走行層）及びその上のＡｌＧａＮ膜（電子供給層）が用いられている。また、絶縁膜として厚さが２０ｎｍのシリコン窒化膜が用いられ、金属膜の面積は１９７００μｍ2である。図２に示すように、約６Ｖのゲート電圧Ｖｇでリーク電流が増加し始め、１０Ｖ強のゲート電圧Ｖｇでリーク電流が１０ｍＡに達している。一般的なＧａＮ系のＨＥＭＴの保護では、約５Ｖ〜４０Ｖのゲート電圧で１０ｍＡのリーク電流が保護素子に流れることが好ましい。
【００１４】
比較のために、図３に、Ｓｉ系のＭＩＳキャパシタの一例の順方向リーク特性を示す。この例は、Ｓｉ系のＭＩＳトランジスタを想定したものであり、半導体膜としてＳｉ膜が用いられている。また、シリコン窒化膜の厚さは、図２に示す例と同様に２０ｎｍである。図３に示すように、Ｓｉ系のＭＩＳキャパシタでは、ほとんどリーク電流が流れず、約２６Ｖで絶縁破壊が生じている。
【００１５】
このように、同じシリコン窒化膜であっても、ＧａＮ系のＭＩＳダイオードとＳｉ系のＭＩＳキャパシタとの間で、リーク特性に大きな相違が存在する。これは、半導体と絶縁体とのバンドギャップの差等に起因する。図４は、半導体、シリコン窒化物及び金属電極の積層体のバンドモデルを示す図である。図４（ａ）は半導体としてＳｉ基板が用いられた場合のバンドモデルを示し、図４（ｂ）は半導体としてＧａＮ基板が用いられた場合のバンドモデルを示す。図４に示すように、ＧａＮのバンドギャップはＳｉのバンドギャップよりもシリコン窒化物のバンドギャップに近く、ＳｉのバリアハイトΦｂ（Ｓｉ）はＧａＮのバリアハイトΦｂ（ＧａＮ）より大きい。これらの傾向は、ＧａＮの代わりにＡｌＧａＮが用いられた場合も同様である。
【００１６】
絶縁膜中へのトンネル電流のモデルとして一般的なFowler-Nordheimのモデルによれば、トンネル電流ＪFNは、以下の式（数１）で与えられる。
【００１７】
【数１】
0005804802.tif 000002
【００１８】
この式（数１）からも明らかなように、バリアハイトΦｂが小さいほど、トンネル電流ＪFNは大きくなる。従って、半導体膜の材料と絶縁膜の材料との組み合わせによって、リーク特性は大きく異なり、バリアハイトΦｂが大きいほど、絶縁破壊を引き起こしやすくなるのである。つまり、Ｓｉ系半導体とＧａＮ系半導体との間では、トンネル電流及び絶縁破壊のメカニズムが互いに大きく相違しており、Ｓｉ系半導体に関する技術をＧａＮ系半導体に適用するだけで、同様の作用効果を得ることができるとはいえない。
【００１９】
図５は、ＧａＮ系のＭＩＳダイオードにおけるシリコン窒化膜の厚さとリーク電流が１０ｍＡに到達するゲート電圧Ｖｇとの関係を示す図である。図５から、所定値（例えば１０ｍＡ）のリーク電流が流れるゲート電圧Ｖｇは、シリコン窒化膜の厚さによって任意に制御できることが明らかである。また、一般的なＧａＮ系のＭＩＳトランジスタ（例えば、ＨＥＭＴ）の保護素子としては、約５Ｖ〜４０Ｖで１０ｍＡのリーク電流が流れる保護ダイオードが好ましい。従って、図５に示す関係を考慮すると、保護ダイオード２の絶縁膜としては、厚さが１０ｎｍ〜６２ｎｍのシリコン窒化膜が好ましい。
【００２０】
また、保護ダイオード２の絶縁膜としてアルミニウム窒化膜を用いることも可能である。図６は、ＧａＮ系のＭＩＳダイオードの他の例のリーク特性を示す図である。この例は、ＧａＮ系のＨＥＭＴを想定したものであり、半導体膜としてＧａＮ膜（電子走行層）及びその上のＡｌＧａＮ膜（電子供給層）が用いられている。また、絶縁膜として厚さが４０ｎｍのアルミニウム窒化膜が用いられ、金属膜の面積は１９７００μｍ2である。図６に示すように、約１２Ｖのゲート電圧Ｖｇでリーク電流が増加し始め、約１８Ｖのゲート電圧Ｖｇでリーク電流が１０ｍＡに達している。
【００２１】
図７は、ＧａＮ系のＭＩＳダイオードにおけるアルミニウム窒化膜の厚さとリーク電流が１０ｍＡに到達するゲート電圧Ｖｇとの関係を示す図である。図７から、所定値（例えば１０ｍＡ）のリーク電流が流れるゲート電圧Ｖｇは、アルミニウム窒化膜の厚さによって任意に制御できることが明らかである。また、上述のように、一般的なＧａＮ系のＭＩＳトランジスタ（例えば、ＨＥＭＴ）の保護素子としては、約５Ｖ〜４０Ｖで１０ｍＡのリーク電流が流れる保護ダイオードが好ましい。従って、図７に示す関係を考慮すると、保護ダイオード２の絶縁膜としては、厚さが１５ｎｍ〜７８ｎｍのアルミニウム窒化膜も好ましい。
【００２２】
このように、ＧａＮ系半導体と金属との間のシリコン窒化膜及びアルミニウム窒化膜は、ある一定電圧が印加されるとリーク電流を流す。これは、シリコン窒化物及びアルミニウム窒化物のバンドギャップがそれぞれ約５．３ｅＶ、約６．１ｅＶであり、ＧａＮのバンドギャップ（約３．４ｅＶ）、ＡｌＧａＮのバンドギャップ（約３．４ｅＶ〜４ｅＶ）と近いためである。そして、保護ダイオードの絶縁膜としては、バンドギャップが約４．０ｅＶ〜６．１ｅＶの材料で、かつ、厚さが１０ｎｍ〜８０ｎｍであるものが好ましい。このような材料としては、シリコン窒化物及びアルミニウム窒化物以外に、ガドリニウム酸化物、ハフニウム酸化物、ハフニウムアルミネート及びガリウム酸化物が挙げられる。ガドリニウム酸化物、ハフニウム酸化物、ハフニウムアルミネート及びガリウム酸化物のバンドギャップは、それぞれ、約５．４ｅＶ、約５．７ｅＶ、約５．７ｅＶ〜８．８ｅＶ、約４．８ｅＶである。
【００２３】
そして、絶縁膜としては、例えば、保護ダイオードの窒化物半導体層及び金属電極に対する当該絶縁膜のポテンシャル障壁の幅が、トランジスタの窒化物半導体層及びゲート電極に対するゲート絶縁膜のポテンシャル障壁の幅よりも小さいものを用いることができる。また、例えば、保護ダイオードの窒化物半導体層に対する金属電極のバリアハイトは、トランジスタの窒化物半導体層に対するゲート電極のバリアハイトよりも低い。
【００２４】
なお、ＧａＮ系のＨＥＭＴのゲート絶縁膜に主として用いられているアルミニウム酸化物のバンドギャップは約８．８ｅＶである。図８は、アルミニウム酸化膜を絶縁膜に含むＭＯＳ（metal-oxide-semiconductor）キャパシタにおけるリーク特性を示す図である。この例では、半導体膜としてＧａＮ膜が用いられ、その上に厚さが２０ｎｍのアルミニウム酸化膜が形成され、その上に厚さが２０ｎｍのシリコン窒化膜が形成され、その上に金属膜が形成されている。金属膜の面積は１９７００μｍ2である。図８に示すように、このキャパシタでは、ほとんどリーク電流が流れず、約２３Ｖの印加電圧でアルミニウム酸化膜に絶縁破壊が生じている。この傾向は、図３に示すＳｉ系のＭＩＳキャパシタの傾向と同様である。
【００２５】
但し、図８にリーク特性を示すキャパシタでは、アルミニウム酸化膜に絶縁破壊を生じさせた後に、再度リーク特性を測定すると、保護ダイオードとして機能し得る特性が発現する。図９は、アルミニウム酸化膜に絶縁破壊を生じた後のリーク特性を示す図である。図９に示すように、２回目の測定、即ち１回目の測定でアルミニウム酸化膜に絶縁破壊を生じさせた後の測定では、約５Ｖ以上の印加電圧でリーク電流が増加し始め、約１２Ｖの印加電圧でリーク電流が１０ｍＡに達している。これは、アルミニウム酸化膜に絶縁破壊を生じたものの、シリコン窒化膜が保護ダイオードの絶縁膜として機能するためである。従って、アルミニウム酸化膜が保護ダイオードの絶縁膜に含まれていても、その他に、シリコン窒化膜又はアルミニウム窒化膜等の保護ダイオードの絶縁膜に適した絶縁膜が含まれていれば、例えば、意図的に過電圧を印加してアルミニウム酸化膜を絶縁破壊させてＭＩＳダイオードを得ることも可能である。これは、アルミニウム酸化膜に代えて、バンドギャップが約８ｅＶ以上のシリコン酸化膜を用いる場合も同様である。
【００２６】
（第２の実施形態）
次に、第２の実施形態について説明する。ここでは、便宜上、半導体装置の断面構造をその製造方法と共に説明する。図１０Ａ〜図１０Ｈは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第２の実施形態では、ＭＩＳダイオードの電極を、ＨＥＭＴのゲート電極の形成後に、ＨＥＭＴのソース電極及びドレイン電極と並行して形成する。
【００２７】
先ず、図１０Ａ（ａ）に示すように、Ｓｉ基板等の基板１０１上にバッファ層１０２を形成する。バッファ層１０２としては、例えば厚さが２μｍ程度のＡｌＮ層を形成する。バッファ層１０２として、ＡｌＮ層及びＧａＮ層を交互に複数積層した積層体を形成してもよく、基板１０１との界面から離間するほどＡｌ組成が減少するＡｌＧａＮ層（基板１０１との界面ではＡｌＮ）を形成してもよい。その後、バッファ層１０２上に電子走行層１０３を形成する。電子走行層１０３としては、例えば厚さが１μｍ〜３μｍ程度のＧａＮ層を形成する。続いて、電子走行層１０３上に電子供給層１０４を形成する。電子供給層１０４としては、例えば厚さが５ｎｍ〜４０ｎｍ程度のＡｌＧａＮ層を形成する。電子走行層１０３のＧａＮのバンドギャップよりも電子供給層１０４のＡｌＧａＮのバンドギャップが大きいので、量子井戸が生じ、その量子井戸に電子が蓄積される。この結果、キャリアである２次元電子ガス（２ＤＥＧ）１０が電子走行層１０３の電子供給層１０４との界面近傍に発生する。次いで、電子供給層１０４上にキャップ層１０５を形成する。キャップ層１０５としては、例えば厚さが０．１ｎｍ〜５ｎｍ程度のＧａＮ層を形成する。
【００２８】
その後、図１０Ａ（ｂ）に示すように、ＨＥＭＴのゲート、ソース及びドレインのリセスを形成する予定の各領域に、それぞれ、開口部２０１ｇ、２０１ｓ及び２０１ｄを有するレジストパターン２０１をキャップ層１０５上に形成する。
【００２９】
続いて、図１０Ａ（ｃ）に示すように、レジストパターン２０１をマスクとして用いてキャップ層１０５をエッチングして、ゲート用のリセス１０６ｇ、ソース用のリセス１０６ｓ及びドレイン用のリセス１０６ｄを形成する。このエッチングでは、例えば、並行平板型エッチング装置を用いて、塩素ガス雰囲気にて、基板温度を２５℃〜１５０℃とし、圧力を１０ｍＴ〜２Ｔｏｒｒとし、ＲＦパワーを５０Ｗ〜４００Ｗとしてドライエッチングを行う。また、電子サイクロトロン共鳴（ＥＣＲ：electron cyclotron resonance）エッチング装置又は誘導結合型（ＩＣＰ：inductively coupled plasma）エッチング装置を用いて、圧力を１ｍＴ〜５０ｍＴｏｒｒとし、バイアスパワーを５Ｗ〜８０Ｗとしてドライエッチングを行ってもよい。なお、リセス１０６ｇの形成と、リセス１０６ｓ及び１０６ｄの形成とを別工程としてもよい。また、リセス１０６ｓ及び１０６ｄの形成を省略してもよい。そして、レジストパターン２０１を除去する。
【００３０】
その後、図１０Ｂ（ｄ）に示すように、素子分離領域を形成する予定の領域に開口部２０２ｉを有するレジストパターン２０２をキャップ層１０５上に形成する。
【００３１】
続いて、図１０Ｂ（ｅ）に示すように、レジストパターン２０２をマスクとして用いてイオン注入を行って、素子分離領域１０７を形成する。このイオン注入では、電子供給層１０４及び電子走行層１０３の結晶を破壊して２ＤＥＧ１０を消滅させ、素子分離領域１０７として絶縁領域を形成するのである。そして、レジストパターン２０２を除去する。
【００３２】
次いで、図１０Ｂ（ｆ）に示すように、全面に保護膜１０８を形成する。保護膜１０８としては、例えば厚さが２０ｎｍ〜５００ｎｍ程度のシリコン窒化膜をプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法にて形成する。保護膜１０８として、シリコン酸化膜、又はシリコン窒化膜及びシリコン酸化膜の積層体を形成してもよい。また、保護膜１０８を熱ＣＶＤ法又は原子層堆積（ＡＬＤ：atomic layer deposition）法にて形成してもよい。
【００３３】
その後、図１０Ｃ（ｇ）に示すように、保護膜１０８のゲート電極を形成する予定の領域に開口部１０８ｇを形成する。開口部１０８ｇの形成に当たっては、例えば、開口部１０８ｇを形成する予定の領域を露出し、その他の部分を覆うレジストパターンを保護膜１０８上に形成し、このレジストパターンをマスクとして、フッ素を含む薬液を用いたウェットエッチングを行い、このレジストパターンを除去する。
【００３４】
続いて、図１０Ｃ（ｈ）に示すように、全面に、ゲート絶縁膜となる絶縁膜１０９、及びゲート電極となる導電膜１１０を形成する。絶縁膜１０９としては、例えば厚さが２０ｎｍのアルミニウム酸化膜をＡＬＤ法にて形成する。絶縁膜１０９として、シリコン窒化膜、シリコン酸化膜、アルミニウム窒化膜、ハフニウム酸化膜、ハフニウムアルミネート膜、ジルコニウム酸化膜、ハフニウムシリケート膜、窒化ハフニウムシリケート膜又はガリウム酸化膜を形成してもよい。また、アルミニウム酸化膜、シリコン窒化膜、シリコン酸化膜、アルミニウム窒化膜、ハフニウム酸化膜、ハフニウムアルミネート膜、ジルコニウム酸化膜、ハフニウムシリケート膜、窒化ハフニウムシリケート膜及びガリウム酸化膜のうちの２種以上の積層体を形成してもよい。導電膜１１０としては、例えば厚さが５０ｎｍ程度の仕事関数が４．５以上の高仕事関数膜及びその上の厚さが４００ｎｍ程度のＡｌ膜の積層体を物理気相成長（ＰＶＤ：physical vapor deposition）法にて形成する。高仕事関数膜としては、Ａｕ、Ｎｉ、Ｃｏ、ＴｉＮ（窒素リッチ）、ＴａＮ（窒素リッチ）、ＴａＣ（カーボンリッチ）、Ｐｔ、Ｗ、Ｒｕ、Ｎｉ3Ｓｉ及びＰｄ等の仕事関数が４．５ｅＶ以上の材料の膜が挙げられる。なお、絶縁膜１０９の形成と導電膜１１０の形成との間にアニール処理（ＰＤＡ：post deposition anneal）を行うことが好ましい。このアニール処理の温度、時間は、例えば５５０℃、６０秒間とする。このアニール処理により、絶縁膜１０９に含まれるＣ及びＨを除去することができる。
【００３５】
次いで、図１０Ｃ（ｉ）に示すように、導電膜１１０及び絶縁膜１０９をパターニングしてゲート電極１１０ｇ及びゲート絶縁膜１０９ｇを形成する。導電膜１１０及び絶縁膜１０９のパターニングに当たっては、ゲート電極１１０ｇを形成する予定の領域を覆い、その他の部分を露出するレジストパターンを導電膜１１０上に形成し、このレジストパターンをマスクとしてドライエッチングを行い、このレジストパターンを除去する。このとき、オーバーエッチングにより保護膜１０８の上層部もエッチングして、保護膜１０８の露出している上面を平坦化する。
【００３６】
その後、図１０Ｄ（ｊ）に示すように、全面に保護膜１１１を形成する。保護膜１１１としては、例えば厚さが３００ｎｍ程度のシリコン酸化膜を形成する。保護膜１１１の上面は平坦にすることが好ましい。このためには、例えば、スピンコート法により保護膜１１１の原料を塗布し、その後に、キュアによる固形化処理を行えばよい。また、凹凸のある保護膜１１１を形成し、その後に、化学機械的研磨（ＣＭＰ：chemical mechanical polishing）を行ってもよい。
【００３７】
続いて、図１０Ｄ（ｋ）に示すように、保護膜１１１及び保護膜１０８の、ソース電極、ドレイン電極及び保護ダイオードを形成する予定の各領域に、それぞれ、開口部１１２ｓ、開口部１１２ｄ及び開口部１１２ｐを形成する。開口部１１２ｓ、開口部１１２ｄ及び開口部１１２ｐの形成に当たっては、例えば、開口部１１２ｓ、開口部１１２ｄ及び開口部１１２ｐを形成する予定の各領域を露出し、その他の部分を覆うレジストパターンを保護膜１１１に形成し、このレジストパターンをマスクとしてドライエッチングを行い、このレジストパターンを除去する。このドライエッチングでは、例えば、並行平板型エッチング装置を用いて、ＣＦ4、ＳＦ6、ＣＨＦ3又はフッ素を含むガス雰囲気にて、基板温度を２５℃〜２００℃とし、圧力を１０ｍＴ〜２Ｔｏｒｒとし、ＲＦパワーを１０Ｗ〜４００Ｗとする。
【００３８】
次いで、図１０Ｅ（ｌ）に示すように、全面に保護ダイオード（ＭＩＳダイオード）の絶縁膜１１３を形成する。絶縁膜１１３としては、例えば厚さが２０ｎｍ程度のシリコン窒化膜をＣＶＤ法にて形成する。絶縁膜１１３として、ゲート絶縁膜１０９ｇの耐圧に応じて、アルミニウム窒化膜、ガドリニウム酸化膜、ハフニウム酸化膜、ハフニウムアルミネート膜及びガリウム酸化膜を形成してもよい。また、シリコン窒化膜、アルミニウム窒化膜、ガドリニウム酸化膜、ハフニウム酸化膜、ハフニウムアルミネート膜及びガリウム酸化膜のうちの２種以上の積層体を形成してもよい。絶縁膜１１３の厚さは、例えば１０ｎｍ〜８０ｎｍとし、シリコン窒化膜のみを用いる場合、その厚さは１０ｎｍ〜６２ｎｍとすることが好ましく、アルミニウム窒化膜のみを用いる場合、その厚さは１５ｎｍ〜７８ｎｍとすることが好ましい。
【００３９】
その後、図１０Ｅ（ｍ）に示すように、保護ダイオードの電極を形成する予定の領域を覆い、その他の部分を露出するレジストパターン２０３を絶縁膜１１３上に形成する。
【００４０】
続いて、図１０Ｆ（ｎ）に示すように、レジストパターン２０３をマスクとして用いて絶縁膜１１３をエッチングし、レジストパターン２０３を除去する。このエッチングでは、例えばフッ素を含む薬液を用いたウェットエッチングを行う。
【００４１】
次いで、図１０Ｆ（ｏ）に示すように、全面に、ソース電極、ドレイン電極及び保護ダイオードの電極となる導電膜１１４及び導電膜１１５を形成する。導電膜１１４としては、例えば厚さが１ｎｍ〜１００ｎｍ程度のＴａ膜等の低仕事関数膜をＰＶＤ法にて形成する。低仕事関数膜としては、Ａｌ、Ｔｉ、ＴｉＮ（メタルリッチ）、Ｔａ、ＴａＮ（メタルリッチ）、Ｚｒ、ＴａＣ（メタルリッチ）、ＮｉＳｉ2及びＡｇ等の仕事関数が４．５ｅＶ未満の材料の膜が挙げられる。導電膜１１４として低仕事関数金属を用いるのは、ソース電極及びドレイン電極の直下の半導体とのバリア障壁を減じることによって、低コンタクト抵抗を得るためである。導電膜１１５としては、例えば厚さが２０ｎｍ〜５００ｎｍ程度のＡｌを主原料とする膜（例えばＡｌ膜）をＰＶＤ法にて形成する。
【００４２】
その後、図１０Ｇ（ｐ）に示すように、導電膜１１５及び導電膜１１４をパターニングしてソース電極１１５ｓ、ドレイン電極１１５ｄ及び保護ダイオード用電極１１５ｐを形成する。導電膜１１５及び導電膜１１４のパターニングに当たっては、ソース電極１１５ｓ、ドレイン電極１１５ｄ及び保護ダイオード用電極１１５ｐを形成する予定の各領域を覆い、その他の部分を露出するレジストパターンを導電膜１１５上に形成し、このレジストパターンをマスクとしてドライエッチングを行い、このレジストパターンを除去する。このとき、オーバーエッチングにより保護膜１１１の上層部をエッチングしてもよい。
【００４３】
続いて、図１０Ｇ（ｑ）に示すように、アニール処理を行って導電膜１１４を、よりコンタクト抵抗が低い導電膜１１４ａに変化させる。例えば、このアニール処理の雰囲気は、希ガス、窒素、酸素、アンモニア及び水素の１種又は２種以上の雰囲気とし、時間は１８０秒間以下とし、温度は５５０℃〜６５０℃とする。より具体的には、例えば、窒素雰囲気中で、６００℃の熱処理を６０秒間行う。このアニール処理によって、導電膜１１４と導電膜１１５中のＡｌとが反応し、半導体部分（キャップ層１０５及び電子供給層１０４）に対して微少なＡｌスパイクが生じる。この結果、コンタクト抵抗が低下する。このとき、Ａｌの低い仕事関数も低抵抗化に寄与する。
【００４４】
次いで、図１０Ｈ（ｒ）に示すように、全面に保護膜１１６を形成する。保護膜１１６としては、例えば厚さが１０００ｎｍ程度のシリコン酸化膜を形成する。保護膜１１６の上面は平坦にすることが好ましい。このためには、例えば、スピンコート法により保護膜１１６の原料を塗布し、その後に、キュアによる固形化処理を行えばよい。また、凹凸のある保護膜１１６を形成し、その後に、ＣＭＰを行ってもよい。
【００４５】
その後、図１０Ｈ（ｓ）に示すように、ゲート電極１１０ｇを露出する開口部を保護膜１１６及び保護膜１１１に形成し、保護ダイオード用電極１１５ｐを露出する開口部を保護膜１１６に形成する。そして、これの開口部を介してゲート電極１１０ｇ及び保護ダイオード用電極１１５ｐを互いに接続する配線１１７を形成する。なお、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１５ｐを露出する開口部を形成する際に、ソース電極１１５ｓを露出する開口部、及びドレイン電極１１５ｄを露出する開口部も形成し、配線１１７を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。これらの開口部は、例えばレジストパターンをマスクとして用いたエッチングにより形成することができる。また、配線１１７等は、金属膜の形成及びそのパターニング等により形成することができる。
【００４６】
第２の実施形態では、上述のように、例えば、ゲート絶縁膜１０９ｇとして厚さが２０ｎｍのアルミニウム酸化膜が用いられ、保護ダイオード（ＭＩＳダイオード）の絶縁膜１１３として厚さが２０ｎｍ程度のシリコン窒化膜が用いられる。厚さが２０ｎｍのアルミニウム酸化膜の耐圧は、図８に示すように、約２３Ｖである。また、厚さが２０ｎｍ程度のシリコン窒化膜には、約１２Ｖの電圧が印加されると１０ｍＡのリーク電流が流れる。従って、設計外のサージ電圧としてゲート絶縁膜１０９ｇの耐圧を超える電圧がゲート電極１１０ｇに印加されたとしても、ゲート絶縁膜１０９ｇが絶縁破壊する前にＭＩＳダイオードにリーク電流が流れる。例えば、ＨＥＭＴの通常動作のゲート電圧が７Ｖと設計されている場合に、約３０Ｖのサージ電圧が印加されたとしても、ゲート絶縁膜１０９ｇが絶縁破壊する前にＭＩＳダイオードにリーク電流が流れる。つまり、ゲート絶縁膜１０９ｇを絶縁破壊から保護することができる。
【００４７】
（第３の実施形態）
次に、第３の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第２の実施形態と同様の構成についての説明は、一部省略する。図１１Ａ〜図１１Ｅは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第３の実施形態では、ＭＩＳダイオードの電極をＨＥＭＴのゲート電極と並行して形成し、その後に、ＨＥＭＴのソース電極及びドレイン電極を形成する。
【００４８】
先ず、第２の実施形態と同様にして、保護膜１０８の形成までの処理を行う（図１０Ｂ（ｆ）参照）。次いで、図１１Ａ（ａ）に示すように、保護膜１０８のゲート電極及び保護ダイオードの電極を形成する予定の各領域に、それぞれ、開口部１０８ｇ及び開口部１０８ｐを形成する。その後、図１１Ａ（ｂ）に示すように、全面にゲート絶縁膜となる絶縁膜１０９を形成する。続いて、図１１Ａ（ｃ）に示すように、絶縁膜１０９をパターニングしてゲート絶縁膜１０９ｇを形成する。絶縁膜１０９の形成とパターニングとの間にアニール処理（ＰＤＡ：post deposition anneal）を行うことが好ましい。絶縁膜１０９のパターニングに当たっては、例えば、ゲート絶縁膜１０９ｇを形成する予定の領域を覆い、その他の部分を露出するレジストパターンを絶縁膜１０９上に形成し、このレジストパターンをマスクとして、フッ素を含む薬液を用いたウェットエッチングを行い、このレジストパターンを除去する。
【００４９】
次いで、図１１Ｂ（ｄ）に示すように、全面に保護ダイオード（ＭＩＳダイオード）の絶縁膜１１３を形成する。その後、図１１Ｂ（ｅ）に示すように、全面にゲート電極となる導電膜１１０を形成する。続いて、図１１Ｂ（ｆ）に示すように、導電膜１１０及び絶縁膜１１３をパターニングしてゲート電極１１０ｇ及び保護ダイオード用電極１１０ｐを形成する。導電膜１１０及び絶縁膜１１３のパターニングに当たっては、ゲート電極１１０ｇを形成する予定の領域、及び保護ダイオード用電極１１０ｐを形成する予定の領域を覆い、その他の部分を露出するレジストパターンを導電膜１１０上に形成し、このレジストパターンをマスクとしてドライエッチングを行い、このレジストパターンを除去する。このとき、オーバーエッチングにより保護膜１０８の上層部もエッチングして、保護膜１０８の露出している上面を平坦化する。なお、ゲート電極１１０ｇ下方の絶縁膜１１３をゲート絶縁膜の一部とみなすこともできる。
【００５０】
次いで、図１１Ｃ（ｇ）に示すように、全面に保護膜１１１を形成する。その後、図１１Ｃ（ｈ）に示すように、保護膜１１１及び保護膜１０８の、ソース電極及びドレイン電極を形成する予定の各領域に、それぞれ、開口部１１２ｓ及び開口部１１２ｄを形成する。
【００５１】
続いて、図１１Ｄ（ｉ）に示すように、全面に、ソース電極及びドレイン電極となる導電膜１１４及び導電膜１１５を形成する。次いで、図１１Ｄ（ｊ）に示すように、導電膜１１５及び導電膜１１４をパターニングしてソース電極１１５ｓ及びドレイン電極１１５ｄを形成する。このとき、オーバーエッチングにより保護膜１１１の上層部をエッチングしてもよい。
【００５２】
その後、図１１Ｅ（ｋ）に示すように、アニール処理を行って導電膜１１４を、よりコンタクト抵抗が低い導電膜１１４ａに変化させる。続いて、図１１Ｅ（ｌ）に示すように、全面に保護膜１１６を形成する。次いで、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１０ｐを露出する開口部を保護膜１１６及び保護膜１１１に形成する。そして、これの開口部を介してゲート電極１１０ｇ及び保護ダイオード用電極１１０ｐを互いに接続する配線１１７を形成する。なお、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１０ｐを露出する開口部を形成する際に、ソース電極１１５ｓを露出する開口部、及びドレイン電極１１５ｄを露出する開口部も形成し、配線１１７を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。
【００５３】
第３の実施形態においても、設計外のサージ電圧としてゲート絶縁膜１０９ｇの耐圧を超える電圧がゲート電極１１０ｇに印加されたとしても、ゲート絶縁膜１０９ｇが絶縁破壊する前にＭＩＳダイオードにリーク電流が流れる。つまり、ゲート絶縁膜１０９ｇを絶縁破壊から保護することができる。
【００５４】
（第４の実施形態）
次に、第４の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第２の実施形態と同様の構成についての説明は、一部省略する。図１２Ａ〜図１２Ｅは、第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第４の実施形態では、ＭＩＳダイオードの電極を、ＨＥＭＴのゲート電極の形成前に、ＨＥＭＴのソース電極及びドレイン電極と並行して形成する。
【００５５】
先ず、第２の実施形態と同様にして、保護膜１０８の形成までの処理を行う（図１０Ｂ（ｆ）参照）。次いで、図１２Ａ（ａ）に示すように、保護膜１０８のソース電極、ドレイン電極及び保護ダイオードの電極を形成する予定の各領域に、それぞれ、開口部１０８ｓ、開口部１０８ｄ及び開口部１０８ｐを形成する。次いで、図１２Ａ（ｂ）に示すように、全面に保護ダイオード（ＭＩＳダイオード）の絶縁膜１１３を形成する。その後、図１２Ａ（ｃ）に示すように、絶縁膜１１３をパターニングして保護ダイオードを形成する予定の領域のみに残存させる。絶縁膜１１３のパターニングに当たっては、例えば、絶縁膜１１３を残存させる領域を覆い、その他の部分を露出するレジストパターンを絶縁膜１１３上に形成し、このレジストパターンをマスクとして、フッ素を含む薬液を用いたウェットエッチングを行い、このレジストパターンを除去する。
【００５６】
その後、図１２Ｂ（ｄ）に示すように、全面に、ソース電極、ドレイン電極及び保護ダイオードの電極となる導電膜１１４及び導電膜１１５を形成する。続いて、図１２Ｂ（ｅ）に示すように、導電膜１１５及び導電膜１１４をパターニングしてソース電極１１５ｓ、ドレイン電極１１５ｄ及び保護ダイオード用電極１１５ｐを形成する。このとき、オーバーエッチングにより保護膜１０８の上層部もエッチングして、保護膜１０８の露出している上面を平坦化する。次いで、図１２Ｂ（ｆ）に示すように、アニール処理を行って導電膜１１４を、よりコンタクト抵抗が低い導電膜１１４ａに変化させる。
【００５７】
その後、図１２Ｃ（ｇ）に示すように、全面に保護膜１１１を形成する。続いて、図１２Ｃ（ｈ）に示すように、保護膜１１１及び保護膜１０８のゲート電極を形成する予定の領域に開口部１１２ｇを形成する。
【００５８】
続いて、図１２Ｄ（ｉ）に示すように、全面に、ゲート絶縁膜となる絶縁膜１０９、及びゲート電極となる導電膜１１０を形成する。絶縁膜１０９の形成と導電膜１１０の形成との間にアニール処理（ＰＤＡ：post deposition anneal）を行うことが好ましい。次いで、図１２Ｄ（ｊ）に示すように、導電膜１１０及び絶縁膜１０９をパターニングしてゲート電極１１０ｇ及びゲート絶縁膜１０９ｇを形成する。このとき、オーバーエッチングにより保護膜１１１の上層部をエッチングしてもよい。
【００５９】
その後、図１２Ｅ（ｋ）に示すように、全面に保護膜１１６を形成する。続いて、ゲート電極１１０ｇを露出する開口部を保護膜１１６に形成し、保護ダイオード用電極１１５ｐを露出する開口部を保護膜１１６及び保護膜１１１に形成する。そして、これの開口部を介してゲート電極１１０ｇ及び保護ダイオード用電極１１５ｐを互いに接続する配線１１７を形成する。なお、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１５ｐを露出する開口部を形成する際に、ソース電極１１５ｓを露出する開口部、及びドレイン電極１１５ｄを露出する開口部も形成し、配線１１７を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。
【００６０】
第４の実施形態においても、設計外のサージ電圧としてゲート絶縁膜１０９ｇの耐圧を超える電圧がゲート電極１１０ｇに印加されたとしても、ゲート絶縁膜１０９ｇが絶縁破壊する前にＭＩＳダイオードにリーク電流が流れる。つまり、ゲート絶縁膜１０９ｇを絶縁破壊から保護することができる。
【００６１】
（第５の実施形態）
次に、第５の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第２の実施形態と同様の構成についての説明は、一部省略する。図１３Ａ〜図１３Ｆは、第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第５の実施形態では、ＨＥＭＴのソース電極及びドレイン電極を形成した後に、ＭＩＳダイオードの電極を、ＨＥＭＴのゲート電極と並行して形成する。
【００６２】
先ず、第２の実施形態と同様にして、保護膜１０８の形成までの処理を行う（図１０Ｂ（ｆ）参照）。次いで、図１３Ａ（ａ）に示すように、保護膜１０８のソース電極及びドレイン電極を形成する予定の各領域に、それぞれ、開口部１０８ｓ及び開口部１０８ｄを形成する。その後、図１３Ａ（ｂ）に示すように、全面に、ソース電極及びドレイン電極となる導電膜１１４及び導電膜１１５を形成する。続いて、図１３Ａ（ｃ）に示すように、導電膜１１５及び導電膜１１４をパターニングしてソース電極１１５ｓ及びドレイン電極１１５ｄを形成する。このとき、オーバーエッチングにより保護膜１０８の上層部もエッチングして、保護膜１０８の露出している上面を平坦化する。
【００６３】
次いで、図１３Ｂ（ｄ）に示すように、アニール処理を行って導電膜１１４を、よりコンタクト抵抗が低い導電膜１１４ａに変化させる。その後、図１３Ｂ（ｅ）に示すように、全面に保護膜１１１を形成する。
【００６４】
続いて、図１３Ｃ（ｆ）に示すように、保護膜１１１及び保護膜１０８の、ゲート電極及び保護ダイオードを形成する予定の各領域に、それぞれ、開口部１１２ｇ及び開口部１１２ｐを形成する。次いで、図１３Ｃ（ｇ）に示すように、全面に、ゲート絶縁膜となる絶縁膜１０９を形成する。
【００６５】
続いて、図１３Ｄ（ｈ）に示すように、絶縁膜１０９をパターニングしてゲート絶縁膜１０９ｇを形成する。絶縁膜１０９の形成とパターニングとの間にアニール処理（ＰＤＡ：post deposition anneal）を行うことが好ましい。次いで、図１３Ｄ（ｉ）に示すように、全面に保護ダイオード（ＭＩＳダイオード）の絶縁膜１１３を形成する。
【００６６】
その後、図１３Ｅ（ｊ）に示すように、全面にゲート電極となる導電膜１１０を形成する。続いて、図１３Ｅ（ｋ）に示すように、導電膜１１０及び絶縁膜１１３をパターニングしてゲート電極１１０ｇ及び保護ダイオード用電極１１０ｐを形成する。このとき、オーバーエッチングにより保護膜１１１の上層部をエッチングしてもよい。
【００６７】
次いで、図１３Ｆ（ｌ）に示すように、全面に保護膜１１６を形成する。その後、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１０ｐを露出する開口部を保護膜１１６に形成する。そして、これの開口部を介してゲート電極１１０ｇ及び保護ダイオード用電極１１０ｐを互いに接続する配線１１７を形成する。なお、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１０ｐを露出する開口部を形成する際に、ソース電極１１５ｓを露出する開口部、及びドレイン電極１１５ｄを露出する開口部も形成し、配線１１７を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。
【００６８】
第５の実施形態においても、設計外のサージ電圧としてゲート絶縁膜１０９ｇの耐圧を超える電圧がゲート電極１１０ｇに印加されたとしても、ゲート絶縁膜１０９ｇが絶縁破壊する前にＭＩＳダイオードにリーク電流が流れる。つまり、ゲート絶縁膜１０９ｇを絶縁破壊から保護することができる。
【００６９】
（第６の実施形態）
次に、第６の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第２の実施形態と同様の構成についての説明は、一部省略する。図１４Ａ〜図１４Ｆは、第６の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第６の実施形態では、ＨＥＭＴのゲート電極を形成する前に、２次元電子ガス（２ＤＥＧ）を減少させる２ＤＥＧ抑制層を形成する。また、ＭＩＳダイオードの電極を、ＨＥＭＴのゲート電極の形成後に、ＨＥＭＴのソース電極及びドレイン電極と並行して形成する。
【００７０】
先ず、第２の実施形態と同様にして、電子供給層１０４の形成までの処理を行う（図１０Ａ（ａ）参照）。この結果、キャリアである２次元電子ガス（２ＤＥＧ）が電子走行層１０３の電子供給層１０４との界面近傍に発生する。次いで、図１４Ａ（ａ）に示すように、電子供給層１０４上に、２ＤＥＧを減少させる２ＤＥＧ抑制層１２１を形成する。この結果、電子走行層１０３の電子供給層１０４との界面近傍に発生していた２ＤＥＧが消失する。２ＤＥＧ抑制層１２１としては、例えば厚さが１０ｎｍ〜３００ｎｍ程度のｐ型ＧａＮ層を形成する。その後、図１４Ａ（ｂ）に示すように、素子分離領域を形成する予定の領域に開口部２０２ｉを有するレジストパターン２０２をキャップ層１０５上に形成する。レジストパターン２０２をマスクとして用いてイオン注入を行って、素子分離領域１０７を形成する。そして、レジストパターン２０２を除去する。続いて、図１４Ａ（ｃ）に示すように、全面に、ゲート絶縁膜となる絶縁膜１０９、及びゲート電極となる導電膜１１０を形成する。なお、絶縁膜１０９の形成と導電膜１１０の形成との間にアニール処理（ＰＤＡ：post deposition anneal）を行うことが好ましい。
【００７１】
次いで、図１４Ｂ（ｄ）に示すように、導電膜１１０、絶縁膜１０９及び２ＤＥＧ抑制層１２１をパターニングして、ゲート電極１１０ｇ及びゲート絶縁膜１０９ｇを形成する。この結果、素子分離領域１０７を除き、２ＤＥＧ抑制層１２１が除去された領域において、２ＤＥＧ１０が電子走行層１０３の電子供給層１０４との界面近傍に再度発生する。
【００７２】
その後、図１４Ｂ（ｅ）に示すように、全面に保護膜１０８を形成する。続いて、図１４Ｂ（ｆ）に示すように、保護膜１０８のソース電極、ドレイン電極及び保護ダイオードの電極を形成する予定の各領域に、それぞれ、開口部１０８ｓ、開口部１０８ｄ及び開口部１０８ｐを形成する。
【００７３】
次いで、図１４Ｃ（ｇ）に示すように、ＨＥＭＴのソース及びドレインの各リセスを形成する予定の領域に、それぞれ、開口部２０４ｓ及び２０４ｄを有するレジストパターン２０４を保護膜１０８上に形成する。その後、レジストパターン２０４をマスクとして用いて電子供給層１０４をエッチングして、ソース用のリセス１２２ｓ及びドレイン用のリセス１２２ｄを形成する。このエッチングでは、例えば、並行平板型エッチング装置を用いて、塩素ガス雰囲気にて、基板温度を２５℃〜１５０℃とし、圧力を１０ｍＴ〜２Ｔｏｒｒとし、ＲＦパワーを５０Ｗ〜４００Ｗとしてドライエッチングを行う。また、ＥＣＲエッチング装置又はＩＣＰエッチング装置を用いて、圧力を１ｍＴ〜５０ｍＴｏｒｒとし、バイアスパワーを５Ｗ〜８０Ｗとしてドライエッチングを行ってもよい。そして、図１４Ｃ（ｈ）に示すように、レジストパターン２０４を除去する。なお、リセス１２２ｓ及び１２２ｄの形成を含む、レジストパターン２０４の形成から除去までの処理を省略してもよい。続いて、図１４Ｃ（ｉ）に示すように、全面に保護ダイオード（ＭＩＳダイオード）の絶縁膜１１３を形成する。
【００７４】
次いで、図１４Ｄ（ｊ）に示すように、絶縁膜１１３をパターニングして保護ダイオードを形成する予定の領域のみに残存させる。その後、図１４Ｄ（ｋ）に示すように、全面に、ソース電極、ドレイン電極及び保護ダイオードの電極となる導電膜１１４及び導電膜１１５を形成する。続いて、図１４Ｄ（ｌ）に示すように、導電膜１１５及び導電膜１１４をパターニングしてソース電極１１５ｓ、ドレイン電極１１５ｄ及び保護ダイオード用電極１１５ｐを形成する。このとき、オーバーエッチングにより保護膜１０８の上層部もエッチングして、保護膜１０８の露出している上面を平坦化する。
【００７５】
次いで、図１４Ｅ（ｍ）に示すように、アニール処理を行って導電膜１１４を、よりコンタクト抵抗が低い導電膜１１４ａに変化させる。その後、図１４Ｅ（ｎ）に示すように、全面に保護膜１１１を形成する。
【００７６】
続いて、図１４Ｆ（ｏ）に示すように、ゲート電極１１０ｇを露出する開口部を保護膜１１１及び保護膜１０８に形成し、保護ダイオード用電極１１５ｐを露出する開口部を保護膜１１１に形成する。そして、これの開口部を介してゲート電極１１０ｇ及び保護ダイオード用電極１１５ｐを互いに接続する配線１１７を形成する。なお、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１５ｐを露出する開口部を形成する際に、ソース電極１１５ｓを露出する開口部、及びドレイン電極１１５ｄを露出する開口部も形成し、配線１１７を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。
【００７７】
第６の実施形態においても、設計外のサージ電圧としてゲート絶縁膜１０９ｇの耐圧を超える電圧がゲート電極１１０ｇに印加されたとしても、ゲート絶縁膜１０９ｇが絶縁破壊する前にＭＩＳダイオードにリーク電流が流れる。つまり、ゲート絶縁膜１０９ｇを絶縁破壊から保護することができる。また、第６の実施形態では、ゲート電極１１０ｇの下方に２ＤＥＧ１０が存在しないため、ノーマリーオフ動作を実現することができる。
【００７８】
なお、図１５に示すように、２ＤＥＧを再度発生させる際に、平面視でゲート電極１１０ｇを除く領域において、２ＤＥＧ抑制層１２１の全体を除去するのではなく、２ＤＥＧ抑制層１２１を薄くするだけでもよい。この場合、２ＤＥＧ抑制層１２１の残存している部分がキャップ層１０５と同様に作用する。
【００７９】
（第７の実施形態）
次に、第７の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第２の実施形態、第６の実施形態と同様の構成についての説明は、一部省略する。図１６Ａ〜図１６Ｅは、第７の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第７の実施形態では、ＨＥＭＴのゲート電極を形成する前に、２次元電子ガス（２ＤＥＧ）を減少させる２ＤＥＧ抑制層を形成する。また、ＭＩＳダイオードの電極を、ＨＥＭＴのゲート電極と並行して形成し、その後に、ＨＥＭＴのソース電極及びドレイン電極を形成する。
【００８０】
先ず、図１６Ａ（ａ）に示すように、第６の実施形態と同様にして、絶縁膜１０９の形成までの処理を行う（図１４Ａ（ｃ）参照）。次いで、図１６Ａ（ｂ）に示すように、絶縁膜１０９をパターニングしてゲート絶縁膜１０９ｇを形成する。絶縁膜１０９の形成とパターニングとの間にアニール処理（ＰＤＡ：post deposition anneal）を行うことが好ましい。その後、図１６Ａ（ｃ）に示すように、全面に保護ダイオード（ＭＩＳダイオード）の絶縁膜１１３を形成する。
【００８１】
続いて、図１６Ｂ（ｄ）に示すように、全面にゲート電極となる導電膜１１０を形成する。次いで、図１６Ｂ（ｅ）に示すように、導電膜１１０、絶縁膜１１３及び２ＤＥＧ抑制層１２１をパターニングしてゲート電極１１０ｇ及び保護ダイオード用電極１１０ｐを形成する。この結果、素子分離領域１０７を除き、２ＤＥＧ抑制層１２１が除去された領域において、２ＤＥＧ１０が電子走行層１０３の電子供給層１０４との界面近傍に発生する。その後、図１６Ｂ（ｆ）に示すように、全面に保護膜１０８を形成する。
【００８２】
続いて、図１６Ｃ（ｇ）に示すように、保護膜１０８のソース電極及びドレイン電極を形成する予定の各領域に、それぞれ、開口部１０８ｓ及び開口部１０８ｄを形成する。次いで、図１６Ｃ（ｈ）に示すように、ＨＥＭＴのソース及びドレインの各リセスを形成する予定の領域に、それぞれ、開口部２０４ｓ及び２０４ｄを有するレジストパターン２０４を保護膜１０８上に形成する。その後、レジストパターン２０４をマスクとして用いて電子供給層１０４をエッチングして、ソース用のリセス１２２ｓ及びドレイン用のリセス１２２ｄを形成する。そして、図１６Ｃ（ｉ）に示すように、レジストパターン２０４を除去する。なお、リセス１２２ｓ及び１２２ｄの形成を含む、レジストパターン２０４の形成から除去までの処理を省略してもよい。
【００８３】
続いて、図１６Ｄ（ｊ）に示すように、全面に、ソース電極及びドレイン電極となる導電膜１１４及び導電膜１１５を形成する。続いて、図１６Ｄ（ｋ）に示すように、導電膜１１５及び導電膜１１４をパターニングしてソース電極１１５ｓ及びドレイン電極１１５ｄを形成する。このとき、オーバーエッチングにより保護膜１０８の上層部もエッチングして、保護膜１０８の露出している表面を平坦化する。次いで、図１６Ｄ（ｌ）に示すように、アニール処理を行って導電膜１１４を、よりコンタクト抵抗が低い導電膜１１４ａに変化させる。
【００８４】
その後、図１６Ｅ（ｍ）に示すように、全面に保護膜１１１を形成する。続いて、図１６Ｅ（ｎ）に示すように、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１０ｐを露出する開口部を保護膜１１１及び保護膜１０８に形成する。そして、これの開口部を介してゲート電極１１０ｇ及び保護ダイオード用電極１１０ｐを互いに接続する配線１１７を形成する。なお、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１０ｐを露出する開口部を形成する際に、ソース電極１１５ｓを露出する開口部、及びドレイン電極１１５ｄを露出する開口部も形成し、配線１１７を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。
【００８５】
第７の実施形態においても、設計外のサージ電圧としてゲート絶縁膜１０９ｇの耐圧を超える電圧がゲート電極１１０ｇに印加されたとしても、ゲート絶縁膜１０９ｇが絶縁破壊する前にＭＩＳダイオードにリーク電流が流れる。つまり、ゲート絶縁膜１０９ｇを絶縁破壊から保護することができる。また、ゲート電極１１０ｇの下方に２ＤＥＧ１０が存在しないため、ノーマリーオフ動作を実現することができる。
【００８６】
（第８の実施形態）
次に、第８の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第８の実施形態と同様の構成についての説明は、一部省略する。図１７Ａ〜図１７Ｆは、第８の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第８の実施形態では、ＭＩＳダイオードの電極を、ＨＥＭＴのゲート電極と並行して形成し、その後に、ＨＥＭＴのソース電極及びドレイン電極を形成する。また、ゲート絶縁膜と同一の絶縁膜をＭＩＳダイオードの電極と窒化物半導体層との間にも位置させ、この絶縁膜を絶縁破壊させる。
【００８７】
先ず、第２の実施形態と同様にして、保護膜１０８の形成までの処理を行う（図１０Ｂ（ｆ）参照）。次いで、図１７Ａ（ａ）に示すように、保護膜１０８のゲート電極を形成する予定の領域に開口部１０８ｇを形成し、保護ダイオードの電極を形成する予定の領域に開口部１０８ｐを形成する。その後、図１７Ａ（ｂ）に示すように、全面に、ゲート絶縁膜となる絶縁膜１０９を形成し、その上に、保護ダイオード（ＭＩＳダイオード）の絶縁膜１１３を形成する。絶縁膜１０９の形成と絶縁膜１１３の形成との間にアニール処理（ＰＤＡ：post deposition anneal）を行うことが好ましい。続いて、図１７Ａ（ｃ）に示すように、絶縁膜１１３上にゲート電極となる導電膜１１０を形成する。
【００８８】
次いで、図１７Ｂ（ｄ）に示すように、導電膜１１０、絶縁膜１１３及び絶縁膜１０９をパターニングしてゲート電極１１０ｇ及びゲート絶縁膜１０９ｇを形成すると共に、保護ダイオード用電極１１０ｐを形成する。このとき、オーバーエッチングにより保護膜１０８の上層部もエッチングして、保護膜１０８の露出している上面を平坦化する。ゲート電極１１０ｇ下方の絶縁膜１１３をゲート絶縁膜の一部とみなすこともできる。その後、図１７Ｂ（ｅ）に示すように、全面に保護膜１１１を形成する。
【００８９】
続いて、図１７Ｃ（ｆ）に示すように、保護膜１１１及び保護膜１０８の、ソース電極及びドレイン電極を形成する予定の各領域に、それぞれ、開口部１１２ｓ及び開口部１１２ｄを形成する。次いで、図１７Ｃ（ｇ）に示すように、全面に、ソース電極及びドレイン電極となる導電膜１１４及び導電膜１１５を形成する。
【００９０】
その後、図１７Ｄ（ｈ）に示すように、導電膜１１５及び導電膜１１４をパターニングしてソース電極１１５ｓ及びドレイン電極１１５ｄを形成する。このとき、オーバーエッチングにより保護膜１１１の上層部をエッチングしてもよい。続いて、図１７Ｄ（ｉ）に示すように、アニール処理を行って導電膜１１４を、よりコンタクト抵抗が低い導電膜１１４ａに変化させる。
【００９１】
次いで、図１７Ｅ（ｊ）に示すように、全面に保護膜１１６を形成する。その後、図１７Ｅ（ｋ）に示すように、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１０ｐを露出する開口部を保護膜１１６及び保護膜１１１に形成する。そして、これの開口部を介してゲート電極１１０ｇ及び保護ダイオード用電極１１０ｐを互いに接続する配線１１７を形成する。なお、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１０ｐを露出する開口部を形成する際に、ソース電極１１５ｓを露出する開口部、及びドレイン電極１１５ｄを露出する開口部も形成し、配線１１７を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。
【００９２】
続いて、図１７Ｆ（ｌ）に示すように、ゲート電極１１０ｇ、ソース電極１１５ｓ及びドレイン電極１１５ｄを短絡した状態で、外部から保護ダイオード用電極１１０ｐに絶縁膜１０９の耐圧以上の電圧、例えば＋２５Ｖを印加する。この結果、保護ダイオード用電極１１０ｐ下方の絶縁膜１０９が絶縁破壊する。このとき、保護ダイオード用電極１１０ｐ下方の絶縁膜１１３は絶縁破壊せず、ＭＩＳダイオードの絶縁膜として機能する。
【００９３】
第８の実施形態においても、
設計外のサージ電圧としてゲート絶縁膜１０９ｇの耐圧を超える電圧がゲート電極１１０ｇに印加されたとしても、ゲート絶縁膜１０９ｇが絶縁破壊する前にＭＩＳダイオードにリーク電流が流れる。つまり、ゲート絶縁膜１０９ｇを絶縁破壊から保護することができる。
【００９４】
（第９の実施形態）
次に、第９の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第２の実施形態と同様の構成についての説明は、一部省略する。図１８Ａ〜図１８Ｆは、第９の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第９の実施形態では、ＨＥＭＴのソース電極及びドレイン電極を形成した後に、ＭＩＳダイオードの電極を、ＨＥＭＴのゲート電極と並行して形成する。また、ゲート絶縁膜と同一の絶縁膜をＭＩＳダイオードの電極と窒化物半導体層との間にも位置させ、この絶縁膜を絶縁破壊させる。
【００９５】
先ず、第２の実施形態と同様にして、保護膜１０８の形成までの処理を行う（図１０Ｂ（ｆ）参照）。次いで、図１８Ａ（ａ）に示すように、保護膜１０８のソース電極及びドレイン電極を形成する予定の各領域に、それぞれ、開口部１０８ｓ及び開口部１０８ｄを形成する。その後、図１８Ａ（ｂ）に示すように、全面に、ソース電極及びドレイン電極となる導電膜１１４及び導電膜１１５を形成する。続いて、図１８Ａ（ｃ）に示すように、導電膜１１５及び導電膜１１４をパターニングしてソース電極１１５ｓ及びドレイン電極１１５ｄを形成する。このとき、オーバーエッチングにより保護膜１０８の上層部もエッチングして、保護膜１０８の露出している上面を平坦化する。
【００９６】
次いで、図１８Ｂ（ｄ）に示すように、アニール処理を行って導電膜１１４を、よりコンタクト抵抗が低い導電膜１１４ａに変化させる。その後、図１８Ｂ（ｅ）に示すように、全面に保護膜１１１を形成する。
【００９７】
続いて、図１８Ｃ（ｆ）に示すように、保護膜１１１及び保護膜１０８のゲート電極及び保護ダイオードを形成する予定の領域に、それぞれ、開口部１１２ｇ及び開口部１１２ｐを形成する。次いで、図１８Ｃ（ｇ）に示すように、全面に、ゲート絶縁膜となる絶縁膜１０９を形成し、その上に、保護ダイオード（ＭＩＳダイオード）の絶縁膜１１３を形成する。絶縁膜１０９の形成と絶縁膜１１３の形成との間にアニール処理（ＰＤＡ：post deposition anneal）を行うことが好ましい。
【００９８】
続いて、図１８Ｄ（ｈ）に示すように、絶縁膜１１３上にゲート電極となる導電膜１１０を形成する。次いで、図１８Ｄ（ｉ）に示すように、導電膜１１０、絶縁膜１１３及び絶縁膜１０９をパターニングしてゲート電極１１０ｇ及びゲート絶縁膜１０９ｇを形成すると共に、保護ダイオード用電極１１０ｐを形成する。このとき、オーバーエッチングにより保護膜１１１の上層部をエッチングしてもよい。ゲート電極１１０ｇ下方の絶縁膜１１３をゲート絶縁膜の一部とみなすこともできる。
【００９９】
その後、図１８Ｅ（ｊ）に示すように、全面に保護膜１１１を形成する。続いて、図１８Ｅ（ｋ）に示すように、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１０ｐを露出する開口部を保護膜１１６に形成する。そして、これの開口部を介してゲート電極１１０ｇ及び保護ダイオード用電極１１０ｐを互いに接続する配線１１７を形成する。なお、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１０ｐを露出する開口部を形成する際に、ソース電極１１５ｓを露出する開口部、及びドレイン電極１１５ｄを露出する開口部も形成し、配線１１７を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。
【０１００】
続いて、図１８Ｆ（ｌ）に示すように、ゲート電極１１０ｇ、ソース電極１１５ｓ及びドレイン電極１１５ｄを短絡した状態で、外部から保護ダイオード用電極１１０ｐに絶縁膜１０９の耐圧以上の電圧、例えば＋２５Ｖを印加する。この結果、保護ダイオード用電極１１０ｐ下方の絶縁膜１０９が絶縁破壊する。このとき、保護ダイオード用電極１１０ｐ下方の絶縁膜１１３は絶縁破壊せず、ＭＩＳダイオードの絶縁膜として機能する。
【０１０１】
第９の実施形態においても、設計外のサージ電圧としてゲート絶縁膜１０９ｇの耐圧を超える電圧がゲート電極１１０ｇに印加されたとしても、ゲート絶縁膜１０９ｇが絶縁破壊する前にＭＩＳダイオードにリーク電流が流れる。つまり、ゲート絶縁膜１０９ｇを絶縁破壊から保護することができる。
【０１０２】
（第１０の実施形態）
次に、第１０の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第２の実施形態、第６の実施形態と同様の構成についての説明は、一部省略する。図１９Ａ〜図１９Ｅは、第１０の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第１０の実施形態では、ＨＥＭＴのゲート電極を形成する前に、２次元電子ガス（２ＤＥＧ）を減少させる２ＤＥＧ抑制層を形成する。また、ＭＩＳダイオードの電極を、ＨＥＭＴのゲート電極と並行して形成し、その後に、ＨＥＭＴのソース電極及びドレイン電極を形成する。更に、ゲート絶縁膜と同一の絶縁膜をＭＩＳダイオードの電極と窒化物半導体層との間にも位置させ、この絶縁膜を絶縁破壊させる。
【０１０３】
先ず、第６の実施形態と同様にして、絶縁膜１０９の形成までの処理を行う（図１４Ａ（ｃ）参照）。次いで、図１９Ａ（ａ）に示すように、絶縁膜１０９上に、保護ダイオード（ＭＩＳダイオード）の絶縁膜１１３を形成する。絶縁膜１０９の形成と絶縁膜１１３の形成との間にアニール処理（ＰＤＡ：post deposition anneal）を行うことが好ましい。その後、図１９Ａ（ｂ）に示すように、絶縁膜１１３上に、ゲート電極となる導電膜１１０を形成する。続いて、図１９Ａ（ｃ）に示すように、導電膜１１０、絶縁膜１１３、絶縁膜１０９及び２ＤＥＧ抑制層１２１をパターニングして、ゲート電極１１０ｇ及びゲート絶縁膜１０９ｇを形成すると共に、保護ダイオード用電極１１０ｐを形成する。ゲート電極１１０ｇ下方の絶縁膜１１３をゲート絶縁膜の一部とみなすこともできる。
【０１０４】
次いで、図１９Ｂ（ｄ）に示すように、全面に保護膜１０８を形成する。その後、図１９Ｂ（ｅ）に示すように、保護膜１０８のソース電極及びドレイン電極を形成する予定の各領域に、それぞれ開口部１０８ｓ及び開口部１０８ｄを形成する。続いて、図１９Ｂ（ｆ）に示すように、ＨＥＭＴのソース及びドレインの各リセスを形成する予定の領域に、それぞれ、開口部２０４ｓ及び２０４ｄを有するレジストパターン２０４を保護膜１０８上に形成する。続いて、レジストパターン２０４をマスクとして用いて電子供給層１０４をエッチングして、ソース用のリセス１２２ｓ及びドレイン用のリセス１２２ｄを形成する。
【０１０５】
そして、図１９Ｃ（ｇ）に示すように、レジストパターン２０４を除去する。なお、リセス１２２ｓ及び１２２ｄの形成を含む、レジストパターン２０４の形成から除去までの処理を省略してもよい。次いで、図１９Ｃ（ｈ）に示すように、全面に、ソース電極及びドレイン電極となる導電膜１１４及び導電膜１１５を形成する。その後、図１９Ｃ（ｉ）に示すように、導電膜１１５及び導電膜１１４をパターニングしてソース電極１１５ｓ及びドレイン電極１１５ｄを形成する。このとき、オーバーエッチングにより保護膜１０８の上層部をエッチングして、保護膜１０８の露出している上面を平坦化する。
【０１０６】
次いで、図１９Ｄ（ｊ）に示すように、アニール処理を行って導電膜１１４を、よりコンタクト抵抗が低い導電膜１１４ａに変化させる。その後、図１９Ｄ（ｋ）に示すように、全面に保護膜１１１を形成する。続いて、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１０ｐを露出する開口部を保護膜１１１及び保護膜１０８に形成する。そして、これの開口部を介してゲート電極１１０ｇ及び保護ダイオード用電極１１０ｐを互いに接続する配線１１７を形成する。なお、ゲート電極１１０ｇを露出する開口部、及び保護ダイオード用電極１１０ｐを露出する開口部を形成する際に、ソース電極１１５ｓを露出する開口部、及びドレイン電極１１５ｄを露出する開口部も形成し、配線１１７を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。
【０１０７】
続いて、図１９Ｅ（ｌ）に示すように、ゲート電極１１０ｇ、ソース電極１１５ｓ及びドレイン電極１１５ｄを短絡した状態で、外部から保護ダイオード用電極１１０ｐに絶縁膜１０９の耐圧以上の電圧、例えば＋２５Ｖを印加する。この結果、保護ダイオード用電極１１０ｐ下方の絶縁膜１０９が絶縁破壊する。このとき、保護ダイオード用電極１１０ｐ下方の絶縁膜１１３は絶縁破壊せず、ＭＩＳダイオードの絶縁膜として機能する。
【０１０８】
第１０の実施形態においても、設計外のサージ電圧としてゲート絶縁膜１０９ｇの耐圧を超える電圧がゲート電極１１０ｇに印加されたとしても、ゲート絶縁膜１０９ｇが絶縁破壊する前にＭＩＳダイオードにリーク電流が流れる。つまり、ゲート絶縁膜１０９ｇを絶縁破壊から保護することができる。また、ゲート電極１１０ｇの下方に２ＤＥＧ１０が存在しないため、ノーマリーオフ動作を実現することができる。
【０１０９】
なお、窒化物半導体層、例えばＨＥＭＴの電子走行層及び電子供給層の材料はＧａＮ系半導体に限定されず、ＡｌＮ系半導体が用いられてもよい。例えば、電子走行層としてＩｎＡｌＮ層が用いられ、電子供給層としてＡｌＮ層が用いられてもよい。
【０１１０】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１１１】
（付記１）
基板と、
前記基板上方の第１の窒化物半導体層、前記第１の窒化物半導体層上のゲート絶縁膜、及び前記ゲート絶縁膜上のゲート電極を有するトランジスタと、
前記第１の窒化物半導体層から絶縁分離された前記基板上方の第２の窒化物半導体層、前記第２の窒化物半導体層上の絶縁膜、及び前記絶縁膜上の電極を有する保護ダイオードと、
を有し、
前記ゲート電極と前記電極とが互いに接続され、
前記絶縁膜は、所定値以上の電圧が前記ゲート電極に印加された場合にリーク電流を前記電極と前記第２の窒化物半導体層との間に流し、
前記所定値は、前記トランジスタがオン動作する電圧より高く、前記ゲート絶縁膜の耐圧よりも低いことを特徴とする半導体装置。
【０１１２】
（付記２）
前記絶縁膜の材料が、前記ゲート絶縁膜の材料とは異なることを特徴とする付記１に記載の半導体装置。
【０１１３】
（付記３）
前記第２の窒化物半導体層及び前記電極に対する前記絶縁膜のポテンシャル障壁の幅が、前記第１の窒化物半導体層及び前記ゲート電極に対する前記ゲート絶縁膜のポテンシャル障壁の幅よりも小さいことを特徴とする付記１又は２に記載の半導体装置。
【０１１４】
（付記４）
前記ゲート絶縁膜が、アルミニウム酸化膜であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【０１１５】
（付記５）
前記絶縁膜が、シリコン窒化膜又はアルミニウム窒化膜であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【０１１６】
（付記６）
前記シリコン窒化膜の厚さが１０ｎｍ以上６２ｎｍ以下であることを特徴とする付記５に記載の半導体装置。
【０１１７】
（付記７）
前記アルミニウム窒化膜の厚さが１５ｎｍ以上７８ｎｍ以下であることを特徴とする付記５に記載の半導体装置。
【０１１８】
（付記８）
前記第２の窒化物半導体層に対する前記電極のバリアハイトは、前記第１の窒化物半導体層に対する前記ゲート電極のバリアハイトよりも低いことを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
【０１１９】
（付記９）
前記絶縁膜の誘電率は、前記ゲート絶縁膜の誘電率よりも小さいことを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
【０１２０】
（付記１０）
基板上方に互いに絶縁分離された第１の窒化物半導体層及び第２の窒化物半導体層を形成する工程と、
前記第１の窒化物半導体層上のゲート絶縁膜、及び前記ゲート絶縁膜上のゲート電極を有するトランジスタを形成する工程と、
前記第２の窒化物半導体層上の絶縁膜、及び前記絶縁膜上の電極を有する保護ダイオードを形成する工程と、
前記ゲート電極と前記電極とを互いに接続する工程と、
を有し、
前記絶縁膜は、所定値以上の電圧が前記ゲート電極に印加された場合にリーク電流を前記電極と前記第２の窒化物半導体層との間に流し、
前記所定値は、前記トランジスタがオン動作する電圧より高く、前記ゲート絶縁膜の耐圧よりも低いことを特徴とする半導体装置の製造方法。
【０１２１】
（付記１１）
前記絶縁膜の材料として、前記ゲート絶縁膜の材料とは異なるものを用いることを特徴とする付記１０に記載の半導体装置の製造方法。
【０１２２】
（付記１２）
前記第２の窒化物半導体層及び前記電極に対する前記絶縁膜のポテンシャル障壁の幅が、前記第１の窒化物半導体層及び前記ゲート電極に対する前記ゲート絶縁膜のポテンシャル障壁の幅よりも小さいことを特徴とする付記１０又は１１に記載の半導体装置の製造方法。
【０１２３】
（付記１３）
前記ゲート絶縁膜として、アルミニウム酸化膜を用いることを特徴とする付記１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
【０１２４】
（付記１４）
前記絶縁膜として、シリコン窒化膜又はアルミニウム窒化膜を用いることを特徴とする付記１０乃至１３のいずれか１項に記載の半導体装置の製造方法。
【０１２５】
（付記１５）
前記電極を、前記ゲート電極の形成後に、前記トランジスタのソース電極及びドレイン電極と並行して形成することを特徴とする付記１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
【０１２６】
（付記１６）
前記電極を、前記ゲート電極と並行して形成し、その後に、前記トランジスタのソース電極及びドレイン電極を形成することを特徴とする付記１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
【０１２７】
（付記１７）
前記電極を、前記ゲート電極の形成前に、前記トランジスタのソース電極及びドレイン電極と並行して形成することを特徴とする付記１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
【０１２８】
（付記１８）
前記トランジスタのソース電極及びドレイン電極を形成した後に、前記電極を、前記ゲート電極と並行して形成することを特徴とする付記１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
【０１２９】
（付記１９）
前記ゲート電極を形成する工程の前に、前記第１の窒化物半導体層中の前記ゲート電極下方の２次元電子ガスを減少させる２次元電子ガス抑制層を形成する工程を有することを特徴とする付記１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
【０１３０】
（付記２０）
前記ゲート絶縁膜と同一の第２の絶縁膜を前記電極と前記第２の窒化物半導体層との間にも位置させ、
前記第２の絶縁膜を絶縁破壊させる工程を有することを特徴とする付記１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
【０１３１】
（付記２１）
窒化ガリウム系化合物半導体基板と、
前記ガリウム系化合物半導体基板上の第１絶縁膜と、前記第１絶縁膜上のゲート電極とを有するトランジスタと、
前記ガリウム系化合物半導体基板上にあって前記第１絶縁膜とは異なる材料の第２絶縁膜と、前記第２絶縁膜上の導電膜とを有し、前記導電膜が前記ゲート電極に接続された素子と、
を有することを特徴とする半導体装置。
【符号の説明】
【０１３２】
１：ＨＥＭＴ
１ｇ：ゲート
１ｓ：ソース
１ｄ：ドレイン
２：ＨＥＭＴ
１０１：基板
１０３：電子走行層
１０４：電子供給層
１０９：絶縁膜
１０９ｇ：ゲート絶縁膜
１１０ｇ：ゲート電極
１１０ｐ、１１５ｐ：保護ダイオード用電極
１１７：配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１８Ｅ】
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【図１８Ｆ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図１９Ｅ】
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