(57)【特許請求の範囲】
【請求項１】
バルクボディ素子領域及びフローティングボディ素子領域を有する基板と、
前記バルクボディ素子領域の前記基板の活性領域を画定するとともに、前記フローティングボディ素子領域のうち第１素子領域の前記基板上に順に積層された第１埋込パターン及び第１活性パターンを画定する素子分離膜と、
前記第１埋込パターンと前記基板の間に介在されるとともに、前記第１埋込パターンと前記第１活性パターン間に介在された第１埋込誘電膜と、を含み、
前記第１埋込パターンを互いに連結する少なくとも一つの第１連結部をさらに含み、前記第１連結部は、前記第１埋込パターンと同一レベルに位置して前記第１埋込パターンと同一厚さを含み、前記第１埋込誘電膜は前記第１連結部と前記基板との間に位置する
ことを特徴とする半導体素子。
【請求項２】
前記第１活性パターンは、前記第１埋込パターン上に自己整列された
ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１連結部は、前記第１活性パターンの側壁を前記第１埋込誘電膜の厚さ分離隔されて覆う
ことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１埋込パターンは、ｎ型ドープ半導体物質膜、ｐ型ドープ半導体物質膜、アンドープ半導体物質膜または金属物質膜からなる
ことを特徴とする請求項１に記載の半導体素子。
【請求項５】
それぞれの前記第１埋込パターン上に、複数個の前記第１活性パターンが位置する
ことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記フローティングボディ素子領域のうち第２素子領域の前記基板上に順に積層されて前記素子分離膜により画定される第２埋込パターン及び第２活性パターンと、
前記第２埋込パターンと前記基板間に介在されるとともに、前記第２埋込パターンと前記第２活性パターン間に介在された第２埋込誘電膜と、
前記第２埋込パターンを互いに連結して前記第２埋込パターンと同一レベルに位置する少なくとも一つの第２連結部と、をさらに含む
ことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記第２活性パターンは、前記第１活性パターンと異なる厚さを有する
ことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記第２埋込パターンは、前記第１埋込パターンと異なる厚さを有する
ことを特徴とする請求項６に記載の半導体素子。
【請求項９】
前記第２埋込パターンは、前記第１埋込パターンと異なる特性の物質膜を含む
ことを特徴とする請求項６に記載の半導体素子。
【請求項１０】
前記第１埋込パターンに電気的に接続された第１下部ゲートコンタクト構造体と、
前記第２埋込パターンに電気的に接続された第２下部ゲートコンタクト構造体と、をさらに含む
ことを特徴とする請求項６に記載の半導体素子。
【請求項１１】
前記フローティングボディ素子領域のうち第３素子領域の前記基板上に、順に積層されて前記素子分離膜により画定される第３埋込パターン及び第３活性パターンと、
前記第３埋込パターンを互いに連結して前記第３活性パターンの側壁を覆う少なくとも一つの第３連結部と、
前記第３埋込パターンと前記基板との間、前記第３埋込パターンと前記第３活性パターンとの間、前記第３連結部と前記基板との間、及び前記第３連結部と前記第３活性パターンとの間に介在された第３埋込誘電膜と、をさらに含む
ことを特徴とする請求項１に記載の半導体素子。
【請求項１２】
前記基板上のパッシベーション膜と、
前記パッシベーション膜上の集積回路基板と、をさらに含む
ことを特徴とする請求項１に記載の半導体素子。
【請求項１３】
バルクボディ素子領域及びフローティングボディ素子領域を有する基板を準備する工程と、
前記バルクボディ素子領域の前記基板の活性領域を画定するとともに、前記フローティングボディ素子領域のうち第１素子領域の前記基板上に順に積層された第１犠牲パターン及び第１活性パターンを画定する素子分離膜を形成する工程と、
フォトリソグラフィ及びエッチング工程を用いて前記素子分離膜に前記第１犠牲パターンの一部分を露出させる第１リセス領域を形成する工程と、
前記第１犠牲パターンを除去して前記第１活性パターン下部に第１空間を形成する工程と、
前記第１空間の内壁及び前記第１リセス領域の内壁に第１埋込誘電膜を形成する工程と、
前記第１埋込誘電膜を有する基板上に少なくとも前記第１空間を埋め込む第１埋込パターンを形成する工程と、を含み、
前記第１埋込パターンを互いに連結する少なくとも一つの第１連結部をさらに含み、前記第１連結部は、前記第１埋込パターンと同一レベルに位置して前記第１埋込パターンと同一厚さを含み、前記第一埋込誘電膜は前記第１連結部と前記基板との間に位置する
ことを特徴とする半導体素子の製造方法。
【請求項１４】
前記素子分離膜を形成する間に、前記フローティングボディ領域のうち第２素子領域の前記基板上に順に積層された第２犠牲パターン及び第２活性パターンを画定し、前記第２活性パターンは前記第１活性パターンと異なる厚さを有していて、
前記素子分離膜に前記第２犠牲パターンの一部分を露出させる第２リセス領域を形成する工程と、
前記第２犠牲パターンを除去して前記第２活性パターン下部に第２空間を形成する工程と、
前記第２空間の内壁及び前記第２リセス領域の内壁に第２埋込誘電膜を形成する工程と、をさらに含む
ことを特徴とする請求項１３に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、フローティングボディ素子及びバルクボディ素子を有する半導体素子及びその製造方法(Semiconductor device having floating body element and bulk body element and methods of manufacturing the same)に関する。
【背景技術】
【０００２】
近来、ＳＯＩ構造を有するトランジスタが広く研究されている。ＳＯＩ構造は、下部半導体基板、上部シリコンパターン及び前記下部半導体基板と前記上部シリコンパターンとの間に介在されてこれらを絶縁させる埋込絶縁膜を含む。前記ＳＯＩ構造を有するトランジスタは高速動作が可能で消費電力が低減されるメリットがある。しかしながら、これらＳＯＩ構造のトランジスタは閾値電圧を制御することが困難である。
【０００３】
前記ＳＯＩ構造のトランジスタの閾値電圧を制御するためにバックゲートを採用するＳＯＩ  ＭＯＳＦＥＴについて特許文献１が「動的閾値電圧制御のためのポリシリコンバックゲートＳＯＩモスペッ｛Polysilicon  back−gated  SOI  MOSFET  for  dynamic  threshold  voltage  control｝」の名称でデナルドら（Dennard et al.）により公開されている。
【特許文献１】米国特許第６，６６４，５９８Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題はバルクボディ素子とフローティングボディ素子を有する半導体素子を提供することにある。
【０００５】
本発明が解決しようとする他の技術的課題はバルクボディ素子とフローティングボディ素子を有する半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一様態によれば、フローティングボディ素子及びバルクボディ素子を有する半導体素子を提供する。この半導体素子はバルクボディ素子領域及びフローティングボディ素子領域を有する基板を備える。前記バルクボディ素子領域の前記基板の活性領域を画定するとともに、前記フローティングボディ素子領域のうち第１素子領域の前記基板上に順に積層された第１埋込パターン及び第１活性パターンを画定する素子分離膜が提供される。前記第１埋込パターンと前記基板の間に介在されるとともに、前記第１埋込パターンと前記第１活性パターン間に介在された第１埋込誘電膜が提供される。
【０００７】
本発明のいくつかの実施形態において、前記第１活性パターンは前記第１埋込パターン上に自己整列される。
【０００８】
他の実施形態において、前記第１埋込パターンを互いに連結する少なくとも一つの第１連結部をさらに含むことができる。
【０００９】
前記第１連結部は前記第１埋込パターンと同一物質からなる。
【００１０】
前記第１連結部は前記第１埋込パターンと同一レベルに位置することができる。その一方、前記第１連結部は前記第１活性パターンの側壁を前記第１埋込誘電膜の厚さ分離隔させて覆うことができる。
【００１１】
さらに他の実施形態において、前記第１埋込パターンはｎ型ドープ半導体物質膜、ｐ型ドープ半導体物質膜、アンドープ（undoped）半導体物質膜または金属物質膜からなる。
【００１２】
さらに他の実施形態において、前記第１活性パターンと前記第１埋込パターン間に介在された前記第１埋込誘電膜は情報保存物質膜を含むことができる。
【００１３】
さらに他の実施形態において、それぞれの前記第１埋込パターン上に複数個の前記第１活性パターンが位置することができる。
【００１４】
さらに他の実施形態において、前記活性領域上のバルクトランジスタゲート構造体と、前記バルクトランジスタゲート構造体両側の前記活性領域に提供されたバルクボディソース／ドレイン領域と、前記第１活性パターン上に提供された島状の第１ゲート構造体と、前記各第１ゲート構造体両側の前記第１活性パターンに提供された第１ソース／ドレイン領域と、前記第１ソース／ドレイン領域と電気的に接続し、前記第１活性パターンを横切る第１下部導電性パターンと、前記第１ゲート構造体上に位置して前記第１ゲート構造体と電気的に接続し、前記第１下部導電性パターンと交差する方向性を有するライン状の第１上部導電性パターンとをさらに含むことができる。
【００１５】
前記第１ゲート構造体のそれぞれは順に積層された第１ゲート誘電膜及び第１ゲート電極を含み、前記第１ゲート誘電膜は情報保存物質膜を備えることができる。
【００１６】
前記第１埋込パターンのそれぞれに電気的に接続された第１下部ゲートコンタクト構造体及び前記第１下部ゲートコンタクト構造体とそれぞれ電気的に接続された第１下部ゲート配線をさらに含むことができる。
【００１７】
さらに他の実施形態において、前記フローティングボディ素子領域のうち第２素子領域の前記基板上に順に積層されて前記素子分離膜により画定される第２埋込パターン及び第２活性パターンと、前記第２埋込パターンと前記基板間に介在されるとともに、前記第２埋込パターンと前記第２活性パターン間に介在された第２埋込誘電膜と、前記第２埋込パターンを互いに連結して前記第２埋込パターンと同一レベルに位置する少なくとも一つの第２連結部をさらに含むことができる。
【００１８】
前記第２活性パターンは前記第１活性パターンと異なる厚さを有することができる。
【００１９】
前記第２埋込パターンは第１埋込パターンと異なる厚さを有することができる。
【００２０】
前記第２埋込パターンは前記第１埋込パターンと異なる特性の物質膜からなる。
【００２１】
さらに、前記第２活性パターンを横切るライン状の第２ゲート構造体と、前記第２ゲート構造体両側の前記第２活性パターンに提供された第２ソース／ドレイン領域と、前記第２ソース／ドレイン領域のうち一つに電気的に接続して前記第２活性パターンを横切る第２下部導電性パターンと、前記第２ゲート構造体を間に置いて前記第２下部導電性パターンの反対側に位置して前記第２ソース／ドレイン領域のうち他の一つに電気的に接続する第２下部コンタクト構造体と、前記第２下部コンタクト構造体上に提供されて前記第２ゲート構造体と交差する方向性を有する第２上部導電性パターンとをさらに含むことができる。
【００２２】
前記第２埋込パターンに電気的に接続された第２下部ゲートコンタクト構造体及び前記第２下部ゲートコンタクト構造体と電気的に接続された第２下部ゲート配線をさらに含むことができる。
【００２３】
さらに他の実施形態において、前記フローティングボディ素子領域のうち第３素子領域の前記基板上に順に積層されて前記素子分離膜により画定される第３埋込パターン及び第３活性パターンと、前記第３埋込パターンを互いに連結して前記第３活性パターンの側壁を覆う少なくとも一つの第３連結部と、前記第３埋込パターンと前記基板との間、前記第３埋込パターンと前記第３活性パターンとの間、前記第３連結部と前記基板との間、及び前記第３連結部と前記第３活性パターンとの間に介在された第３埋込誘電膜とをさらに含むことができる。
【００２４】
さらに、前記第３活性パターンを横切るライン状の少なくとも一つの第３ゲート構造体と、前記第３ゲート構造体両側の前記第３活性パターンに提供された第３ソース／ドレイン領域と、前記第３ソース／ドレイン領域のうち一つに電気的に接続して前記第３活性パターンを横切る第３下部導電性パターンと、前記第３ゲート構造体を間に置いて前記第３下部導電性パターンの反対側に位置して前記第３ソース／ドレイン領域のうち他の一つに電気的に接続する第３下部コンタクト構造体と、前記第３下部コンタクト構造体上に提供されて前記第３ゲート構造体と交差する方向性を有する第３上部導電性パターンと、前記第３埋込パターンに電気的に接続された第３下部ゲートコンタクト構造体と、前記第３下部ゲートコンタクト構造体と電気的に接続された第３下部ゲート配線とをさらに含むことができる。
【００２５】
前記第３ソース／ドレイン領域間の前記第３活性パターンはメモリ素子の情報保存領域とすることができる。
【００２６】
さらに他の実施形態において、前記基板上のパッシベーション膜及び前記パッシベーション膜上の集積回路基板をさらに含むことができる。
【００２７】
本発明の他の様態によれば、フローティングボディ素子を有する半導体素子を提供する。この半導体素子は基板上の埋込パターンを備える。前記埋込パターンから延長されて前記埋込パターンを互いに連結する少なくとも一つの連結部が提供される。前記埋込パターン上に活性パターンが提供される。前記埋込パターンと前記基板との間、前記埋込パターンと前記活性パターンとの間、前記連結部と前記基板との間、及び前記連結部と前記活性パターンとの間に介在された埋込誘電膜が提供される。前記活性パターン上に少なくとも一つのゲート構造体が提供される。
【００２８】
本発明のいくつかの実施形態において、前記連結部は前記埋込パターンと同一レベルに位置するように提供されるか、又は前記活性パターンの側壁を覆うように提供されることができる。
【００２９】
他の実施形態において、前記埋込パターンは前記活性パターンと自己整列されることができる。
【００３０】
さらに他の実施形態において、それぞれの前記埋込パターン上に前記活性パターンが複数個提供される。
【００３１】
さらに他の実施形態において、前記活性パターンは互いに異なる厚さを有することができる。
【００３２】
さらに他の実施形態において、前記埋込パターンは互いに異なる厚さを有することができる。
【００３３】
さらに他の実施形態において、前記ゲート構造体は前記活性パターンの側壁を覆うことができる。
【００３４】
さらに他の実施形態において、前記埋込パターンと電気的に接続された下部ゲートコンタクト構造体をさらに含むことができる。
【００３５】
本発明のさらに他の様態によれば、フローティングボディ素子及びバルクボディ素子を有する半導体素子の製造方法を提供する。この方法はバルクボディ素子領域及びフローティングボディ素子領域を有する基板を準備する工程を含む。前記バルクボディ素子領域の前記基板の活性領域を画定するとともに、前記フローティングボディ素子領域のうち第１素子領域の前記基板上に順に積層された第１犠牲パターン及び第１活性パターンを画定する素子分離膜を形成する。フォトリソグラフィ及びエッチング工程を用いて前記素子分離膜に前記第１犠牲パターンの一部分を露出させる第１リセス領域を形成する。前記第１犠牲パターンを除去して前記第１活性パターン下部に第１空間を形成する。前記第１空間の内壁及び前記第１リセス領域の内壁に第１埋込誘電膜を形成する。前記第１埋込誘電膜を有する基板上に少なくとも前記第１空間を埋め込む第１埋込パターンを形成する。
【００３６】
本発明のいくつかの実施形態において、前記基板を準備する工程は、半導体基板の所定領域に順に積層された犠牲膜及び活性膜を形成する工程と、フローティングボディ素子領域を形成する工程とを含むことができる。
【００３７】
他の実施形態において、前記第１埋込パターンを形成する間に、前記第１埋込パターンを連結する第１連結部を形成する工程をさらに含むことができる。
【００３８】
前記第１連結部及び前記第１埋込パターンを形成する工程は、前記第１埋込誘電膜を有する基板上に前記第１空間を埋め込むとともに、前記第１リセス領域を埋め込む第１埋込膜を形成する工程と、前記第１リセス領域の一部分に前記第１埋込膜が残存するように前記第１埋込膜をエッチングする工程とを含むことができる。
【００３９】
前記第１連結部は前記第１埋込パターンと同一レベルに位置するように前記第１リセス領域に残存することができる。その一方、前記第１連結部は前記第１活性パターンの側壁を覆うように前記第１リセス領域に残存することができる。
【００４０】
さらに他の実施形態において、前記第１埋込パターンは、ｎ型ドープ半導体物質膜、ｐ型ドープ半導体物質膜、アンドープ半導体物質膜または金属物質膜に形成することができる。
【００４１】
さらに他の実施形態において、前記第１埋込誘電膜は情報保存物質膜を含むように形成することができる。
【００４２】
さらに他の実施形態において、前記活性領域上にバルクトランジスタゲート構造体を形成する工程と、前記第１活性パターン上に第１ゲート構造体を形成する工程と、前記バルクトランジスタゲート構造体両側の前記活性領域にバルクボディソース／ドレイン領域を形成する工程と、前記各第１ゲート構造体両側の前記第１活性パターンに第１ソース／ドレイン領域を形成する工程とをさらに含むことができる。
【００４３】
さらに、前記バルクボディソース／ドレイン領域及び前記第１ソース／ドレイン領域を有する基板上に下部層間絶縁膜を形成する工程と、前記下部層間絶縁膜を貫通して前記第１活性パターンを横切って前記第１ソース／ドレイン領域と電気的に接続する第１下部導電性パターンを形成する工程と、前記第１下部導電性パターンを有する基板上に上部層間絶縁膜を形成する工程と、前記上部層間絶縁膜を貫通して前記第１ゲート構造体と電気的に接続するゲートコンタクト構造体を形成する工程と、前記上部層間絶縁膜上に前記ゲートコンタクト構造体を覆って前記第１下部導電性パターンと交差する方向性を有する第１上部導電性パターンを形成する工程とをさらに含むことができる。ここで、前記第１ゲート構造体は前記第１上部導電性パターンと前記第１活性パターン間に複数個形成されることができる。
【００４４】
前記第１ゲート誘電膜は情報保存物質膜を含むように形成することができる。
【００４５】
前記上部層間絶縁膜及び前記下部層間絶縁膜を貫通して前記第１埋込パターンのそれぞれに電気的に接続された第１下部ゲートコンタクト構造体を形成する工程と、前記上部層間絶縁膜上に前記第１下部ゲートコンタクト構造体をそれぞれ覆う第１下部ゲート配線を形成する工程とをさらに含むことができる。
【００４６】
さらに他の実施形態において、前記素子分離膜を形成する間に、前記フローティングボディ領域のうち第２素子領域の前記基板上に順に積層された第２犠牲パターン及び第２活性パターンを画定する工程と、前記素子分離膜に前記第２犠牲パターンの一部分を露出させる第２リセス領域を形成する工程と、前記第２犠牲パターンを除去して前記第２活性パターン下部に第２空間を形成する工程と、前記第２空間の内壁及び前記第２リセス領域の内壁に第２埋込誘電膜を形成する工程と、前記第２埋込誘電膜を有する基板上に前記第２空間を埋め込む第２埋込パターンを形成するとともに、前記第２リセス領域で前記第２埋込パターンを連結する第１連結部を形成する工程と、前記第２活性パターンを横切るライン状の少なくとも一つの第２ゲート構造体を形成する工程とをさらに含むことができる。
【００４７】
さらに、前記第２ゲート構造体両側の前記第２活性パターンに第２ソース／ドレイン領域を形成する工程と、前記第２ソース／ドレイン領域を有する基板上に下部層間絶縁膜を形成する工程と、前記下部層間絶縁膜に前記第２ソース／ドレイン領域のうち一つに電気的に接続して前記第２活性パターンを横切るライン状の第２下部導電性パターンを形成するとともに、前記下部層間絶縁膜に前記第２ゲート構造体を間に置いて前記第２下部導電性パターンの反対側に位置して、前記第２ソース／ドレイン領域のうち他の一つに電気的に接続する島状の第２下部コンタクト構造体を形成する工程と、前記第２下部導電性パターン及び前記第２下部コンタクト構造体を有する基板上に上部層間絶縁膜を形成する工程と、前記上部層間絶縁膜を貫通して前記第２下部コンタクト構造体と電気的に接続する第２上部コンタクト構造体を形成する工程と、前記上部層間絶縁膜上に前記第２上部コンタクト構造体を覆って前記第２ゲート構造体と交差する方向性を有するライン状の第２上部導電性パターンを形成する工程とをさらに含むことができる。
【００４８】
また、前記上部層間絶縁膜及び前記下部層間絶縁膜を貫通して前記第２埋込パターンと電気的に接続された第２下部ゲートコンタクト構造体を形成する工程と、前記上部層間絶縁膜上に前記第２下部ゲートコンタクト構造体を覆う第２下部ゲート配線を形成する工程とをさらに含むことができる。
【００４９】
さらに他の実施形態において、前記素子分離膜を形成する間に、前記フローティングボディ領域のうち第３素子領域の前記基板上に順に積層された第３犠牲パターン及び第３活性パターンを画定する工程と、前記素子分離膜に前記第３犠牲パターンの一部分を露出させる第３リセス領域を形成する工程と、前記第３犠牲パターンを除去して前記第３活性パターン下部に第３空間を形成する工程と、前記第３空間の内壁及び前記第３リセス領域の内壁に第３埋込誘電膜を形成する工程と、前記第３埋込誘電膜を有する基板上に前記第３空間を埋め込む第３埋込パターンを形成する工程と、前記第３リセス領域で前記第３埋込パターンを連結するとともに、前記第３活性パターンの側壁を覆う第２連結部を形成する工程と、前記第３活性パターンを横切るライン状の少なくとも一つの第３ゲート構造体を形成する工程とをさらに含むことができる。
【００５０】
さらに、前記第３ゲート構造体両側の前記第３活性パターンに第３ソース／ドレイン領域を形成する工程と、前記第３ソース／ドレイン領域を有する基板上に下部層間絶縁膜を形成する工程と、前記下部層間絶縁膜に前記第３ソース／ドレイン領域のうち一つに電気的に接続して前記第３活性パターンを横切るライン状の第３下部導電性パターンを形成する工程と、前記下部層間絶縁膜に前記第３ゲート構造体を間に置いて前記第３下部導電性パターンの反対側に位置し前記第３ソース／ドレイン領域のうち他の一つに電気的に接続する島状の第３下部コンタクト構造体を形成する工程と、前記第３下部導電性パターン及び前記第３下部コンタクト構造体を有する基板上に上部層間絶縁膜を形成する工程と、前記上部層間絶縁膜を貫通して前記第３下部コンタクト構造体と電気的に接続する第３上部コンタクト構造体を形成する工程と、前記上部層間絶縁膜上に前記第３上部コンタクト構造体を覆って前記第３ゲート構造体と交差する方向性を有するライン状の第３上部導電性パターンを形成する工程とをさらに含むことができる。
【００５１】
前記第３ソース／ドレイン領域間の前記第３活性パターンはメモリ素子の情報保存領域として定義することができる。
【００５２】
前記上部層間絶縁膜及び前記下部層間絶縁膜を貫通して前記第３埋込パターンと電気的に接続された第３下部ゲートコンタクト構造体を形成する工程と、前記上部層間絶縁膜上に前記第３下部ゲートコンタクト構造体を覆う第３下部ゲート配線を形成する工程とをさらに含むことができる。
【００５３】
本発明のさらに他の様態によれば、フローティングボディ素子を有する半導体素子の製造方法を提供する。この方法は基板上に順に積層された犠牲膜及び活性膜を形成する工程を含む。前記犠牲膜及び前記活性膜をパターニングして順に積層された犠牲パターン及び活性パターンを形成する。前記順に積層された前記犠牲パターン及び前記活性パターンを囲む素子分離膜を形成する。前記各犠牲パターンの側壁の一部分を露出させるように前記素子分離膜にリセス領域を形成する。前記犠牲パターンを選択的に除去して前記活性パターン下に空間を形成する。前記空間の内壁及び前記リセス領域の内壁に埋込誘電膜を形成する。前記埋込誘電膜を有する基板上に前記空間を埋め込むとともに、前記リセス領域を埋め込む埋込膜を形成する。前記埋込膜を部分エッチングして前記空間に残存する埋込パターンを形成するとともに、前記リセス領域に残って前記埋込パターンを互いに連結する連結部を形成する。前記活性パターン上に少なくとも一つのゲート構造体を形成する。
【００５４】
本発明のいくつかの実施形態において、前記連結部は前記埋込パターンと同一レベルに位置することができる。
【００５５】
他の実施形態において、前記連結部は前記埋込パターンの側壁を覆うように形成することができる。
【００５６】
さらに他の実施形態において、前記ゲート構造体は順に積層されたゲート誘電膜及びゲート電極で形成し、前記ゲート誘電膜は前記埋込誘電膜と同一物質を含むように形成することができる。
【００５７】
さらに他の実施形態において、前記ゲート構造体は前記各活性パターンの側壁を覆うように形成することができる。
【００５８】
さらに他の実施形態において、前記ゲート構造体はそれぞれの前記活性パターン上に複数個形成される。
【００５９】
本発明のさらに他の様態によれば、板状のバックゲートを有する半導体素子の製造方法を提供する。この方法は基板上に順に積層された犠牲膜及び活性膜を形成する工程を含む。前記犠牲膜及び前記活性膜をパターニングして順に積層された犠牲パターン及び予備活性パターンを形成する。前記順に積層された前記犠牲パターン及び前記予備活性パターンを囲む素子分離膜を形成する。前記各犠牲パターンの側壁の一部分を露出させるように前記素子分離膜にリセス領域を形成する。前記側壁が露出した前記犠牲パターンを選択的に除去して前記予備活性パターン下に空間を形成する。前記空間の内壁及び前記リセス領域の内壁に埋込誘電膜を形成する。前記埋込誘電膜を有する基板上に前記空間を埋め込む埋込パターンを形成する。前記予備活性パターンをパターニングして前記各埋込パターン上に複数個の活性パターンを形成する。前記活性パターン上に少なくとも一つのゲート構造体を形成する。
【００６０】
本発明のいくつかの実施形態において、前記埋込パターンを形成する間に、前記リセス領域に前記埋込パターンと連結された連結部を形成する工程をさらに含むことができる。
【００６１】
他の実施形態において、前記ゲート構造体は前記活性パターンの側壁を覆うように形成することができる。
【００６２】
さらに他の実施形態において、前記埋込パターンと電気的に接続された下部ゲート電極コンタクト構造体を形成する工程をさらに含むことができる。
【発明の効果】
【００６３】
本発明によれば、バルクボディ素子とともに、フローティングボディ素子を有するシステムオンチップ（System On Chip）を提供することができる。特に、フローティングボディ素子は多様な構造のバックゲート電極を有するように提供することができる。よって、一つのチップ上に多様な機能を有する回路、すなわち、システムを提供することができる。
【発明を実施するための最良の形態】
【００６４】
以下、添付した図面を参照して、本発明の好適な実施形態を詳細に説明する。しかしながら、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態で具体化することができる。したがって、ここに開示される実施形態は発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に伝えるために提供されるものである。
【００６５】
なお、説明の都合上、図面において、層及び領域の厚みは誇張されており、図示する形態が実際とは異なる場合がある。明細書の全体において同一の参照番号は、同一の構成要素を示す。
【００６６】
図１Ａないし図１Ｈは、本発明の一実施形態に係る半導体素子を示す平面図であり、図２Ａないし図２Ｃ、図３Ａないし図３Ｃ、図４Ａないし図４Ｃ、図５Ａないし図５Ｃ、図６Ａないし図６Ｃ、図７Ａないし図７Ｃ、図８Ａないし図８Ｃ、図９Ａないし図９Ｃ、及び図１０Ａないし図１０Ｃは、本発明の一実施形態に係る半導体素子を示す断面図である。図１１Ａないし図１１Ｅは、本発明の他の実施形態に係る半導体素子を示す平面図であり、図１２Ａないし図１２Ｅは本発明の他の実施形態に係る半導体素子を示す断面図であり、図１３は本発明のさらに他の実施形態に係る半導体素子を示す平面図であり、図１４は本発明の一実施形態に係る半導体素子の製造方法を示す概略的な工程フローチャートであり、図１５は本発明の他の実施形態に係る半導体素子の製造方法を示す概略的な工程フローチャートであり、図１６は本発明の実施形態により製造された半導体素子を示す平面図で、図１７は本発明のさらに他の実施形態により製造された半導体素子を示す断面図である。
【００６７】
図１Ａないし図１Ｈ、図２Ａないし図２Ｃ、図３Ａないし図３Ｃ、図４Ａないし図４Ｃ、図５Ａないし図５Ｃ、図６Ａないし図６Ｃ、図７Ａないし図７Ｃ、図８Ａないし図８Ｃ、図９Ａないし図９Ｃ、及び図１０Ａないし図１０Ｃにおいて、参照符号「Ａ」は第１素子領域であり、参照符号「Ｂ」は第２素子領域であり、参照符号「Ｃ」は第３素子領域である。図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ及び図１０Ａにおいて、参照符号「Ｄ」は図１Ａないし図１Ｈでの切断線Ｉ−Ｉ’による領域であり、参照符号「Ｅ」は図１Ａないし図１Ｈでの切断線ＩＩ−ＩＩ’による領域である。図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ及び図１０Ｂにおいて、参照符号「Ｆ」は図１Ａないし図１Ｈでの切断線ＩＩＩ−ＩＩＩ’による領域であり、参照符号「Ｇ」は図１Ａないし図１Ｈでの切断線ＩＶ−ＩＶ’による領域である。図２Ｃ、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ及び図１０Ｃにおいて、参照符号「Ｈ」は図１Ａないし図１Ｈでの切断線Ｖ−Ｖ’による領域であり、参照符号「Ｉ」は図１Ａないし図１Ｈでの切断線ＶＩ−ＶＩ’による領域である。
【００６８】
図１１Ａないし図１１Ｅ、及び図１２Ａないし図１２Ｅにおいて、参照符号「Ｊ」はフローティングボディ素子領域であり、参照符号「Ｋ」はバルク素子領域である。図１２Ａないし図１２Ｅにおいて、参照符号「Ｌ」は図１１Ａないし図１１Ｅの切断線ＶＩＩ−ＶＩＩ’による領域であり、参照符号「Ｍ」は図１１Ａないし図１１Ｅの切断線ＶＩＩＩ−ＶＩＩＩ’による領域である。そして、図１２Ａないし図１２Ｅにおいて、参照符号「Ｋ」は図１１Ａないし図１１Ｅの切断線ＶＩＩＩＩ−ＶＩＩＩＩ’によるバルク素子領域である。
【００６９】
まず、図１Ｈ、図１０Ａ、図１０Ｂ及び図１０Ｃを参照して本発明の一実施形態に係る半導体素子の構造について説明する。
【００７０】
図１Ｈ、図１０Ａ、図１０Ｂ及び図１０Ｃに示すように、複数個の素子領域を有する基板１００が提供される。前記基板１００はシリコン基板とすることができる。前記基板１００はバルクボディ素子領域とフローティングボディ素子領域を有することができる。前記基板１００は前記フローティングボディ素子領域中の第１素子領域Ａ、前記フローティングボディ素子領域中の第２素子領域Ｂ及び前記フローティングボディ素子領域中の第３素子領域Ｃを有することができる。前記第１素子領域Ａは第１メモリセルアレイ領域で、前記第２素子領域Ｂは第２メモリセルアレイ領域で、前記第３素子領域Ｃは第３メモリセルアレイ領域とすることができる。しかしながら、これに限定されない。例えば、前記第１ないし第３素子領域Ａ、Ｂ、Ｃのうちの一部は電界効果トランジスタ領域で構成された集積回路領域とすることができる。
【００７１】
前記第１素子領域Ａの前記基板上に順に積層された第１埋込パターン１２４ａ及び第１活性パターン１０６ａ、前記第２素子領域Ｂの前記基板上に順に積層された第２埋込パターン１２４ｂ及び第２活性パターン１０６ｂ、前記第３素子領域Ｃの前記基板上に順に積層された第３埋込パターン１２４ｃ及び第３活性パターン１０６ｃ、及び前記バルクボディ素子領域の活性領域を画定する素子分離膜１１２が提供される。前記素子分離膜１１２はシリコン酸化膜のような絶縁膜からなる。
【００７２】
前記第１埋込パターン１２４ａはｎ型ドープ半導体物質膜、ｐ型ドープ半導体物質膜、アンドープ(undoped)半導体物質膜または金属物質膜からなる。前記半導体物質膜はシリコン膜とすることができ、前記金属物質膜はチタン窒化膜（ＴｉＮ  ｌａｙｅｒ）またはタンタル窒化膜（ＴａＮ  ｌａｙｅｒ）とすることができる。前記第２埋込パターン１２４ｂはｎ型ドープシリコン膜、ｐ型ドープシリコン膜、アンドープシリコン膜または金属物質膜からなる。前記第３埋込パターン１２４ｃはｎ型ドープシリコン膜、ｐ型ドープシリコン膜、アンドープシリコン膜または金属物質膜からなる。
【００７３】
前記第１ないし第３埋込パターン１２４ａ、１２４ｂ、１２４ｃは、同じ厚さとすることができる。その一方、前記第１ないし第３埋込パターン１２４ａ、１２４ｂ、１２４ｃのうち少なくとも一つのパターンは異なる厚さを有することができる。
【００７４】
前記第１ないし第３埋込パターン１２４ａ、１２４ｂ、１２４ｃは同じ物質からなる。その一方、前記第１ないし第３埋込パターン１２４ａ、１２４ｂ、１２４ｃのうち少なくとも一つは他と異なる特性の物質からなる。
【００７５】
前記第１ないし第３活性パターン１０６ａ、１０６ｂ、１０６ｃは半導体物質膜からなる。例えば、前記第１ないし第３活性パターン１０６ａ、１０６ｂ、１０６ｃは単結晶シリコン膜からなる。前記第１ないし第３活性パターン１０６ａ、１０６ｂ、１０６ｃは同じ厚さを有することができる。その一方、前記第１ないし第３活性パターン１０６ａ、１０６ｂ、１０６ｃは互いに異なる厚さを有することができる。
【００７６】
前記第１素子領域Ａにおいて、前記第１活性パターン１０６ａは前記第１埋込パターン１２４ａ上に自己整列されることができる。そして、前記第１埋込パターン１２４ａは互いに離隔されて電気的に分離される。前記第１埋込パターン１２４ａは前記第１素子領域Ａに提供されるトランジスタのような素子のバックゲート電極とすることができる。よって、前記第１埋込パターン１２４ａのそれぞれに独立的な電気的信号を印加することができる。一方、前記第１埋込パターン１２４ａがアンドープシリコン膜からなる場合、前記第１埋込パターン１２４ａは誘電体のような役割をする。
【００７７】
前記第１埋込パターン１２４ａと前記基板１００間には第１下部埋込誘電膜１２１ａが提供される。前記第１活性パターン１０６ａと前記第１埋込パターン１２４ａ間には第１上部埋込誘電膜１２１ｂが提供される。ここで、前記第１下部埋込誘電膜１２１ａ及び前記第１上部埋込誘電膜１２１ｂは第１埋込誘電膜１２２ａを構成することができる。前記第１埋込誘電膜１２２ａはシリコン酸化膜またはシリコン酸化膜よりも高い誘電定数を有する高誘電膜(high−k dielectric layer)からなる。
【００７８】
他の実施形態において、前記第１埋込誘電膜１２２ａは情報保存物質膜を含むことができる。前記情報保存物質膜はフラッシュメモリ素子の電荷保存層(charge trap layer)とすることができる。例えば、前記第１埋込誘電膜１２２ａは第１酸化膜、電荷保存層としての窒化膜及び第２酸化膜からなるＯＮＯ膜とすることができる。一方、前記情報保存物質膜としてナノクリスタル(nano crystal)物質を用いることもできる。
【００７９】
前記第２素子領域Ｂにおいて、前記第２埋込パターン１２４ｂを電気的に接続させる少なくとも一つの第１連結部１２５ｂが提供される。よって、前記第２埋込パターン１２４ｂは前記第１連結部１２５ｂにより電気的に接続されて前記第２素子領域Ｂに提供される素子の共通バックゲート電極として用いることができる。前記第１連結部１２５ｂは前記第２埋込パターン１２４ｂから延長されて前記第２埋込パターン１２４ｂと同一物質からなる。そして、前記第１連結部１２５ｂは前記第２埋込パターン１２４ｂと実質的に同一レベルに位置することができる。一方、前記第２埋込パターン１２４ｂがアンドープシリコン膜からなる場合に、前記第２埋込パターン１２４ｂは誘電体のような役割をする。
【００８０】
前記第２埋込パターン１２４ｂと前記基板１００との間に介在されるとともに、前記第１連結部１２５ｂと前記基板２００との間に介在された第２下部埋込誘電膜１２１ｃが提供される。前記第２活性パターン１０６ｂと前記第２埋込パターン１２４ｂ間に介在された第２上部埋込誘電膜１２１ｄが提供される。前記第２下部埋込誘電膜１２１ｃ及び前記第２上部埋込誘電膜１２１ｄは第２埋込誘電膜１２２ｂを構成することができる。前記第２埋込誘電膜１２２ｂは、シリコン酸化膜またはシリコン酸化膜よりも高い誘電定数を有する高誘電膜からなる。
【００８１】
他の実施形態において、前記第２埋込誘電膜１２２ｂは情報保存物質膜を含むことができる。前記情報保存物質膜はフラッシュメモリ素子の電荷保存層とすることができる。
【００８２】
前記第３素子領域Ｃにおいて、前記第３埋込パターン１２４ｃを電気的に接続させる少なくとも一つの第２連結部１２５ｃが提供される。前記第２連結部１２５ｃは前記第３埋込パターン１２４ｃから延長されて前記第３埋込パターン１２４ｃと同一物質からなる。そして、前記第２連結部１２５ｃは前記第３活性パターン１０６ｃの側壁を覆うことができる。よって、前記第３埋込パターン１２４ｃは前記第２連結部１２５ｃにより電気的に接続されて前記第３素子領域Ｃに提供される素子の共通バックゲート電極として用いることができる。このとき、前記第３活性パターン１０６ｃの底面及び側壁が前記第３埋込パターン１２４ｃ及び前記第３連結部１２５ｃにより覆われるので、前記第３素子領域Ｃに形成されるトランジスタの閾値電圧は前記第３素子領域Ｃの前記共通バックゲート電極により容易に制御することができる。一方、前記第３埋込パターン１２４ｃがアンドープシリコン膜からなる場合に、前記第３埋込パターン１２４ｃは誘電体のような役割をする。
【００８３】
前記第３埋込パターン１２４ｃと前記基板１００との間に介在されるとともに、前記第２連結部１２５ｃと前記基板１００との間に介在された第３下部埋込誘電膜１２１ｅが提供される。前記第３活性パターン１０６ｃと前記第３埋込パターン１２４ｃ間に介在されるとともに、前記第３活性パターン１０６ｃと前記第２連結部１２５ｃ間に介在された第３上部埋込誘電膜１２１ｆが提供される。前記第３下部及び上部埋込誘電膜１２１ｅ、１２１ｆは第３埋込誘電膜１２２ｃを構成することができる。前記第３埋込誘電膜１２２ｃはシリコン酸化膜または高誘電膜からなる。
【００８４】
他の実施形態において、前記第３埋込誘電膜１２２ｃは情報保存物質膜を含むことができる。前記情報保存物質膜はフラッシュメモリ素子の電荷保存層とすることができる。
【００８５】
前記第１素子領域Ａにおいて、前記第１埋込パターン１２４ａは電気的に分離される。よって、前記第１埋込パターン１２４ａのそれぞれに独立的な電気的信号を印加することができる。その一方、前記第２素子領域Ｂでの前記第２埋込パターン１２４ｂは前記第１連結部１２５ｂによって互いに電気的に接続されることができる。これと同様に、前記第３素子領域Ｃの前記第３埋込パターン１２４ｃは互いに電気的に接続することができる。
【００８６】
上述のような前記第１ないし第３素子領域Ａ、Ｂ、Ｃにおける前記第１ないし第３埋込パターン１２４ａ、１２４ｂ、１２４ｃ、前記第１ないし第３活性パターン１０６ａ、１０６ｂ、１０６ｃ及び前記第１ないし第３埋込誘電膜１２２ａ、１２２ｂ、１２２ｃを有する基板上に多様な機能をする素子を形成することができる。すなわち、上述の前記第１ないし第３素子領域Ａ、Ｂ、Ｃに多様な構造の素子を提供することができる。また、バルク素子領域に形成される素子と組み合わせて一つの半導体チップ内に多様な素子を構成することができる。
【００８７】
以下において、第１素子領域Ａに不揮発性メモリセルアレイ領域を構成するゲート構造及び配線構造を説明し、前記第２素子領域Ｂに第１揮発性メモリセルアレイ領域を構成するゲート構造及び配線構造を説明し、前記第３素子領域Ｃに第２揮発性メモリセルアレイ領域を構成するゲート構造及び配線構造を説明する。
【００８８】
前記第１素子領域Ａにおいて、前記第１活性パターン１０６ａ上に第１ゲート構造体１３６ａが提供される。前記ゲート構造体１３６ａは前記各第１活性パターン１０６ａ上に複数個提供される。よって、前記ゲート構造体１３６ａは前記第１活性パターン１０６ａ上に互いに離隔された島状(island−type)に提供することができる。前記第１ゲート構造体１３６ａのそれぞれは順に積層された第１ゲート誘電膜１３０ａ及び第１ゲート電極１３３ａを含むことができる。前記第１ゲート誘電膜１３０ａは情報保存物質膜を含むことができる。前記情報保存物質膜はフラッシュメモリ素子の電荷保存層とすることができる。
【００８９】
一方、前記第１ゲート誘電膜１３０ａは前記第１埋込誘電膜１２２ａと同一物質からなる。例えば、前記第１埋込誘電膜１２２ａが情報保存物質膜を含み、前記第１ゲート誘電膜１３０ａが前記第１埋込誘電膜１２２ａと同一物質からなる場合に、前記第１素子領域Ａはマルチビット保存ノードを有するフラッシュメモリ素子のセル領域として用いることができる。さらに、前記第１ゲート誘電膜１３０ａと前記第１埋込誘電膜１２２ａが互いに同一物質からなるとともに、互いに同じ厚さの場合に、同一動作電圧によりフラッシュメモリセルのプログラミング／消去／読み出し動作が行われることができる。
【００９０】
一方、前記第１ゲート構造体１３６ａは、順に積層されたゲート誘電膜、フローティングゲート、ゲート間誘電膜及び制御ゲート電極からなるフラッシュメモリ素子のセルゲート構造体とすることができる。
【００９１】
前記第２素子領域Ｂにおいて、前記第２活性パターン１０６ｂ上に少なくとも一つの第２ゲート構造体１３６ｂが提供される。前記第２ゲート構造体１３６ｂは前記第２活性パターン１０６ｂの側壁を覆うことができる。前記第２ゲート構造体１３６ｂは順に積層された第２ゲート誘電膜１３０ｂ及び第２ゲート電極１３３ｂを含むことができる。前記第２ゲート電極１３３ｂは前記第２活性パターン１０６ｂと交差する方向性を有するライン状とすることができる。前記第２ゲート誘電膜１３０ｂはシリコン酸化膜または前記シリコン酸化膜よりも高い誘電定数を有する高誘電膜からなる。前記第２ゲート電極１３３ｂは導電性物質膜からなる。
【００９２】
前記第３素子領域Ｃにおいて、前記第３活性パターン１０６ｃ上に少なくとも一つの第３ゲート構造体１３６ｃが提供される。前記第３ゲート構造体１３６ｃは順に積層された第３ゲート誘電膜１３０ｃ及び第３ゲート電極１３３ｃを含むことができる。前記第３ゲート電極１３３ｃは前記第３活性パターン１０６ｃと交差する方向性を有するライン状とすることができる。前記第３ゲート電極１３３ｃはメモリ素子のワードラインとして定義することができる。前記第３ゲート誘電膜１３０ｃはシリコン酸化膜または前記シリコン酸化膜よりも高い誘電定数を有する高誘電膜からなる。前記第３ゲート電極１３３ｃは導電性物質膜からなる。
【００９３】
前記第１ゲート構造体１３６ａ両側の前記第１活性パターン１０６ａに第１ソース／ドレイン領域１４５ａが提供される。前記第２ゲート構造体１３６ｂ両側の前記第２活性パターン１０６ｂに第２ソース／ドレイン領域１４５ｂが提供される。前記第３ゲート構造体１３６ｃ両側の前記第３活性パターン１０６ｃに第３ソース／ドレイン領域１４５ｃが提供される。前記第１ないし第３ゲート構造体１３６ａ、１３６ｂ、１３６ｃを有する基板上に順に積層された下部層間絶縁膜１４７及び上部層間絶縁膜１５１が提供される。
【００９４】
前記第１素子領域Ａにおいて、前記下部層間絶縁膜１４７を貫通して前記第１活性パターン１０６ａを横切って前記第１ソース／ドレイン領域１４５ａと電気的に接続された第１下部導電性パターン１４８が提供される。前記第１下部導電性パターン１４８はメモリ素子のビットラインとして定義することができる。前記第１ゲート構造体１３６ａは前記第１活性パターン１０６ａ上に島状に複数個が提供される。よって、前記第１ゲート構造体１３６ａのそれぞれは前記第１下部導電性パターン１４８間に位置することができる。
【００９５】
前記上部層間絶縁膜１４７上に第１上部導電性パターン１５７ａが提供される。前記第１上部導電性パターン１５７ａのそれぞれは前記第１下部導電性パターン１４８と交差する方向性を有するライン状であり、前記第１ゲート構造体１３６ａと重畳することができる。前記第１上部導電性パターン１５７ａはメモリ素子のワードラインとして定義することができる。前記第１上部導電性パターン１５７ａと前記第１ゲート構造体１３６ａとの間に第１ゲートコンタクト構造体１５４ａが提供される。
【００９６】
前記上部層間絶縁膜１５１及び前記下部層間絶縁膜１４７を順に貫通してそれぞれの前記第１埋込パターン１２４ｂに電気的に接続された第１下部ゲートコンタクト構造体１５５ｂが提供される。前記上部層間絶縁膜１５１上に前記第１下部ゲートコンタクト構造体１５５ｂをそれぞれ覆う第１下部ゲート配線１５７ｂが提供される。よって、前記第１素子領域Ａにおいて、前記第１埋込パターン１２４ａ及び前記第１活性パターン１０６ａを有する基板上に上述のような不揮発性メモリ素子の配線構造が提供される。
【００９７】
前記第２素子領域Ｂにおいて、前記下部層間絶縁膜１４７を貫通して前記第２ソース／ドレイン領域１４５ｂのうちの一つに電気的に接続し、前記第２活性パターン１０６ｂを横切るライン状の第２下部導電性パターン１４９ａが提供される。そして、前記下部層間絶縁膜１４７を貫通して前記第２ソース／ドレイン領域１４５ｂのうちの他の一つに電気的に接続する島状の第２下部コンタクト構造体１４９ｂが提供される。前記第２下部導電性パターン１４９ａ及び前記第２下部コンタクト構造体１４９ｂは同一物質からなる。
【００９８】
前記上部層間絶縁膜１５１を貫通して前記第２下部コンタクト構造体１４９ｂと電気的に接続する第２上部コンタクト構造体１５４ｂが提供される。前記上部層間絶縁膜１５１上に前記第２上部コンタクト構造体１５４ｂを覆って前記第２ゲート電極１３３ｂと交差する方向性を有するライン状の第２上部導電性パターン１５８ａが提供される。
【００９９】
前記上部層間絶縁膜１５１及び前記下部層間絶縁膜１４７を順に貫通して前記第２埋込パターン１２４ｂと電気的に接続する第２下部ゲートコンタクト構造体１５５ｂが提供される。前記上部層間絶縁膜１５１上に前記第２下部ゲートコンタクト構造体１５５ｂを覆う第２下部ゲート配線１５８ｂが提供される。
【０１００】
前記第３素子領域において、前記下部層間絶縁膜１４７を貫通して前記第３ソース／ドレイン領域１４５ｃのうちの一つに電気的に接続し、前記第３活性パターン１０６ｃを横切るライン状の第３下部導電性パターン１５０ａが提供される。そして、前記下部層間絶縁膜１４７を貫通して前記第３ソース／ドレイン領域１４５ｃのうちの他の一つに電気的に接続する島状の第３下部コンタクト構造体１５０ｂが提供される。前記第３下部導電性パターン１５０ａ及び前記第３下部コンタクト構造体１５０ｂは同一物質からなる。前記第３下部導電性パターン１５０ａは共通ソースラインＣＳＬとして定義することができる。
【０１０１】
前記上部層間絶縁膜１５１を貫通して前記第３下部コンタクト構造体１５０ｂと電気的に接続する第３上部コンタクト構造体１５４ｃが提供される。前記上部層間絶縁膜１５１上に前記第３上部コンタクト構造体１５４ｃを覆って前記第３ゲート電極１３３ｃと交差する方向性を有するライン状の第３上部導電性パターン１５９ａが提供される。前記第３上部導電性パターン１０９ａはメモリ素子のビットラインとして定義することができる。
【０１０２】
一方、前記第３ソース／ドレイン領域１４５ｃ間に位置し、前記第３ゲート構造体１３６ｃ下部に位置する前記第３活性パターン１０６ｃはメモリ素子の情報保存領域として定義することができる。よって、フローティングボディＤＲＡＭのようなメモリ素子が提供される。また、前記第３活性パターン１０６ｃは側壁及び底面が前記第３埋込パターン１２４ｃ及び前記第３連結部１２５ｃによって覆われる。よって、前記第３連結部１２５ｃは前記第３埋込パターン１２４ｃを互いに電気的に接続するので、バックゲート電極として作用する前記第３埋込パターン１２４ｃによって前記第３素子領域Ｃに形成される素子の閾値電圧を容易に制御することができる。前記上部層間絶縁膜１５１及び前記下部層間絶縁膜１４７を順に貫通して前記第３埋込パターン１２４ｃと電気的に接続する第３下部ゲートコンタクト構造体１５５ｃが提供される。前記上部層間絶縁膜１５１上に前記第３下部ゲートコンタクト構造体１５５ｃを覆う第３下部ゲート配線１５９ｂが提供される。
【０１０３】
上述のように、前記第１活性パターン１０６ａ上に不揮発性メモリ素子のセルゲート及び配線構造が提供され、前記第２及び第３活性パターン１０６ｂ、１０６ｃ上に揮発性メモリ素子のセルゲート及び配線構造が提供される。しかし、これに限定されない。例えば、前記第１素子領域Ａにおいて、前記第１活性パターン１０６ａ上に前記第２及び第３素子領域Ｂ、Ｃでのセルゲート及び配線構造が提供されることもできる。同様に、前記第２及び第３活性パターン１０６ｂ、１０６ｃ上に前記第１素子領域Ａでのセルゲート及び配線構造が提供される。ここで、前記第１素子領域Ａでのセルゲート及び配線構造は前記第１ゲート構造体１３６ａ、前記第１下部導電性パターン１４８及び前記第１上部導電性パターン１５７ａを含むことができる。前記第２素子領域Ｂでのセルゲート及び配線構造は前記第２ゲート構造体１３６ｂ、前記第２下部導電性パターン１４９ａ、前記第２下部コンタクト構造体１４９ｂ及び前記第２上部導電性パターン１５８ａを含むことができる。前記第３素子領域Ｃでのセルゲート及び配線構造は前記第３ゲート構造体１３６ｃ、前記第３下部導電性パターン１５０ａ、前記第３下部コンタクト構造体１５０ｂ及び前記第３上部導電性パターン１５９ａを含むことができる。
【０１０４】
したがって、上述のような多様な構造の素子を有するシステムオンチップのような半導体素子を提供することができる。例えば、図１６に示すように、第１領域５００、第２領域５１０、第３領域５２０、第４領域５３０及び第５領域５４０を有する半導体素子５５０が提供される。前記第１ないし第３領域５００、５１０、５２０は前記第２埋込パターン１２４ｂ及び前記第２埋込パターン１２４ｂを連結する前記第２連結部１２５ｂを有する素子領域とすることができる。電気的に互いに接続した前記第２埋込パターン１２４ｂ、すなわち、第２バックゲート電極を有する基板上に形成された半導体素子が前記第１ないし第３領域５００、５１０、５２０に提供されることができる。例えば、前記第１領域５００に高性能トランジスタが提供され、前記第２領域５１０にＳＲＡＭのようなキャッシュメモリが提供される。そして、前記第３領域５２０に低電力トランジスタが提供される。前記第４領域５３０に前記第３埋込パターン１２４ｃ及び前記第３埋込パターン１２４ｃを電気的に連結して前記第３活性パターン１０６ｃの側壁を覆う第３連結部１２５ｃを有する基板上に形成された半導体素子が提供される。例えば、前記第４領域５３０にフローティングボディＤＲＡＭのようなメモリ素子が提供される。前記第５領域５４０に前記第１埋込パターン１２４ａのようなバックゲート電極を有する基板上に形成された素子が提供される。例えば、前記第５領域５４０にマルチビット保存ノードを有するフラッシュメモリ素子が提供される。
【０１０５】
このような半導体素子５５０上に、多様な集積回路装置を有する半導体素子が提供される。例えば、図１７に示すように、垂直に集積された半導体素子が提供される。図１７に示すように、上述の半導体素子５５０上に第１パッシベーション膜５６０が提供される。前記第１パッシベーション膜５６０は絶縁膜とすることができる。前記第１パッシベーション膜５６０上に半導体集積回路を備える他の半導体素子、すなわち集積回路基板６００が提供される。前記集積回路基板６００は全体半導体素子の平面大きさを減少させるために提供される。例えば、前記集積回路基板６００には前記半導体素子５５０の基板と同種及び／または異種の集積回路が提供される。前記集積回路基板６００と前記半導体素子５５０を電気的に連結する基板間配線６１０が提供される。前記他の集積回路基板６００及び前記基板間配線６１０を覆う第２パッシベーション膜６２０が提供される。前記第２パッシベーション膜６２０上に一つまたは複数個の積層されたさらに他の集積回路基板が提供されることもできる。このように、本発明の実施形態に係る半導体素子５５０と集積回路基板６００を垂直的に配置するによって多様な機能を有する半導体素子を提供することができる。
【０１０６】
次に、図１１Ｅ及び図１２Ｅを参照して本発明の他の実施形態に係る半導体素子の構造を説明する。
【０１０７】
図１１Ｅ及び図１２Ｅに示すように、複数個の素子領域を有する基板２００が提供される。例えば、前記基板２００はフローティングボディ素子領域Ｊとバルクボディ素子領域Ｋを有することができる。前記基板２００は半導体基板とすることができる。例えば、前記基板２００はシリコン基板とすることができる。
【０１０８】
前記フローティングボディ素子領域Ｊにおいて、前記基板２００上に埋込パターン２２４が提供される。そして、前記埋込パターン２２４間を連結する連結部２２４ａが提供される。図１１Ｅに示すように前記連結部２２４ａは互いに離隔されることができる。前記各埋込パターン２２４上に複数個の活性パターン２０６ｂが提供される。すなわち、一つの前記埋込パターン２２４上に複数個の前記活性パターン２０６ｂが提供される。前記埋込パターン２２４と前記基板２００との間及び前記連結部２２４ａと前記基板２００との間に介在された下部埋込誘電膜２２１ｂが提供される。前記埋込パターン２２４と前記活性パターン２０６ｂ間に上部埋込誘電膜２２１ａが提供される。前記上部及び下部埋込誘電膜２２１ａ、２２１ｂは埋込誘電膜２２２ａを構成することができる。
【０１０９】
前記フローティングボディ素子領域Ｊの前記埋込パターン２２４及び前記活性パターン２０６ｂを画定するとともに、前記バルクボディ素子領域Ｋの活性領域２１２ａを画定する第１及び第２素子分離膜２１２、２２７が提供される。より詳しくは、前記第１素子分離膜２１２は前記フローティングボディ素子領域Ｊの前記埋込パターン２２４を画定するとともに、前記バルクボディ素子領域Ｋの前記活性領域２１２ａを画定し、前記第２素子分離膜２２７は前記埋込パターン２２４上の前記活性パターン２０６ｂを画定することができる。
【０１１０】
前記活性パターン２０６ｂを横切る少なくとも一つの第１ゲート構造体２３６ａが提供される。前記第１ゲート構造体２３６ａは順に積層された第１ゲート誘電膜２３０ａ及び第１ゲート電極２３３ａを含むことができる。前記第１ゲート構造体２３６ａは前記活性パターン２３６ｂの側壁を覆うことができる。前記活性領域２１２ａを横切る第２ゲート構造体２３６ｂが提供される。前記第２ゲート構造体２３６ｂは順に積層された第２ゲート誘電膜２３０ｂ及び第２ゲート電極２３３ｂを含むことができる。前記第１ゲート構造体２３６ａ両側の前記活性パターン２０６ｂに第１ソース／ドレイン領域２４５が提供される。前記第２ゲート構造体２３６ｂ両側の前記活性領域２１２ａに第２ソース／ドレイン領域が提供される。
【０１１１】
他の実施形態において、図１３に示すように前記埋込パターン２２４間に位置する前記連結部２２４ａは省略することができる。よって、前記埋込パターン２２４のそれぞれは互いに電気的に分離される。すなわち、前記各埋込パターン２２４に独立的な電気的信号を印加することができる。また、前記埋込パターン２２４のうちの一つの埋込パターン上に提供される活性パターンは第１導電型を有することができ、前記埋込パターン２２４のうちの他の一つの埋込パターン上に提供される活性パターンは前記第１導電型と異なる第２導電型を有することができる。前記第１導電型はｐ型であり、前記第２導電型はｎ型とすることができる。よって、前記埋込パターン２２４のうちの一つの埋込パターン上に複数個のＮＭＯＳトランジスタが提供され、前記埋込パターン２２４のうちの他の一つの埋込パターン上に複数個のＰＭＯＳトランジスタが提供される。前記埋込パターン２２４はバックゲート電極として用いることができる。よって、前記埋込パターン２２４のそれぞれは電気的に分離されるので、ＮＭＯＳトランジスタの閾値電圧を制御するための第１共通バックゲート電極が提供され、ＮＭＯＳトランジスタの閾値電圧を制御するための第２共通バックゲート電極が提供される。
【０１１２】
したがって、バルクボディ素子とともに、フローティングボディ素子を有するシステムオンチップを提供することができる。例えば、本発明の一実施形態においての前記第１ないし第３素子領域Ａ、Ｂ、Ｃに提供される素子のうちの一つまたは二つ以上の素子、及び本発明の他の実施形態においての前記第１及び第２素子領域Ｊ、Ｋに提供される素子のうちの一つまたは二つの素子が一つのチップ上に実現されることができる。また、前述したすべての素子が一つのチップ上に実現されることもできる。
【０１１３】
以下、上述した本発明の実施形態に係る半導体素子に対する製造方法を説明する。
【０１１４】
まず、図１Ａないし図１Ｈ、図２Ａないし図２Ｃ、図３Ａないし図３Ｃ、図４Ａないし図４Ｃ、図５Ａないし図５Ｃ、図６Ａないし図６Ｃ、図７Ａないし図７Ｃ、図８Ａないし図８Ｃ、及び図１４を参照して本発明の実施形態に係る半導体素子の製造方法を説明する。
【０１１５】
図１Ａ、図２Ａ、図２Ｂ、図２Ｃ及び図１４に示すように、複数個の素子領域を有する基板１００を準備する（Ｓ１００）。前記基板１００は半導体基板とすることができる。例えば、前記基板１００はシリコン基板とすることができる。前記基板１００はバルクボディ素子領域とフローティングボディ素子領域を有することができる。前記基板１００は前記フローティングボディ素子領域中の第１素子領域Ａ、前記フローティングボディ素子領域中の第２素子領域Ｂ及び前記フローティングボディ素子領域中の第３素子領域Ｃを有することができる。前記第１素子領域Ａは第１メモリセルアレイ領域であり、前記第２素子領域Ｂは第２メモリセルアレイ領域であり、前記第３素子領域Ｃは第３メモリセルアレイ領域とすることができる。しかし、これに限定されない。例えば、前記第１ないし第３素子領域Ａ、Ｂ、Ｃのうちの一部は電界効果トランジスタ領域により構成された集積回路領域とすることができる。
【０１１６】
一方、前記基板１００のバルクボディ素子領域は断面図及び平面図に示してないが、図１５に開示された工程フローチャートを介してバルクボディ素子領域に形成される半導体素子を一緒に説明する。
【０１１７】
前記第１素子領域Ａの前記基板１００上に、順に積層された第１犠牲膜１０２ａ及び第１活性膜１０５ａを形成することができる。前記第１犠牲膜１０２ａ及び前記第１活性膜１０５ａは互いに異なる物質膜で形成することができる。前記第１犠牲膜１０２ａは前記第１活性膜１０５ａに対してエッチング選択比を有する物質膜で形成することができる。例えば、前記第１犠牲膜１０２ａはエピタキシャル成長技術を用いてシリコンゲルマニウム膜（ＳｉＧｅ layer）で形成し、前記第１活性膜１０５ａはエピタキシャル成長技術を用いてシリコン膜で形成することができる。よって、前記第１活性膜１０５ａは単結晶構造のシリコン膜で形成することができる。
【０１１８】
同様に、前記第２素子領域Ｂの前記基板１００上に順に積層された第２犠牲膜１０２ｂ及び第２活性膜１０５ｂを形成することができる。また、前記第３素子領域Ｃの前記基板１００上に、順に積層された第３犠牲膜１０２ｃ及び第３活性膜１０５ｃを形成することができる。前記第１犠牲膜１０２ａ、１０２ｂ、１０２ｃは同一工程で形成された同一厚さを有する物質で形成することができる。前記第２活性膜１０５ａ、１０５ｂ、１０５ｃは同一工程で形成された同一厚さを有する物質で形成することができる。
【０１１９】
他の実施形態において、前記第１犠牲膜１０２ａ、１０２ｂ、１０２ｃは互いに異なる厚さを有するように形成することができる。前記第１素子領域Ａの前記基板１００上に第１厚さｔ１の第１犠牲膜１０２ａを形成することができる。前記第２素子領域Ｂの前記基板１００上に前記第１厚さｔ１と異なる第２厚さｔ２の第２犠牲膜１０２ｂを形成することができる。前記第３素子領域Ｃの前記基板１００上に前記第２厚さｔ２と異なる第３厚さｔ３の第３犠牲膜１０２ｃを形成することができる。例えば、前記第１ないし第３素子領域Ａ、Ｂ、Ｃを有する前記基板１００上に犠牲膜を形成し、前記第１ないし第３素子領域Ａ、Ｂ、Ｃに形成する素子の特性を考慮して前記犠牲膜を適切にエッチングして前記第１犠牲膜１０２ａを前記第１厚さｔ１に形成し、前記第２犠牲膜１０２ｂを前記第２厚さｔ２に形成し、前記第３犠牲膜１０２ｃを前記第３厚さｔ３に形成することができる。
【０１２０】
さらに他の実施形態において、前記第１活性膜１０５ａ、１０５ｂ、１０５ｃは互いに異なる厚さを有するように形成することができる。前記第１犠牲膜１０２ａ上に第４厚さｔ４の第１活性膜１０５ａを形成することができる。前記第２犠牲膜１０２ｂ上に前記第４厚さｔ４と異なる第５厚さｔ５の第２活性膜１０５ｂを形成することができる。前記第３犠牲膜１０２ｃ上に前記第５厚さｔ５と異なる第６厚さｔ６の第３活性膜１０５ｃを形成することができる。例えば、前記第１ないし第３犠牲膜１０２ａ、１０２ｂ、１０２ｃを有する前記基板１００上に活性膜を形成した後、前記第１ないし第３素子領域Ａ、Ｂ、Ｃのうち少なくとも一つの領域上での前記活性膜の厚さを部分的に低くするエッチング工程を行って互いに異なる厚さを有する前記第１ないし第３活性膜１０５ａ、１０５ｂ、１０５ｃを形成することができる。
【０１２１】
さらに他の実施形態において、前記第１素子領域Ａの前記基板１００上に第１犠牲膜１０２ａ及び第１活性膜１０５ａを順に形成することができる。このとき、前記第１犠牲膜１０２ａ及び前記第１活性膜１０５ａを順に形成する間に、前記第２及び第３素子領域Ｂ、Ｃはハードマスクで覆われ、前記第１犠牲膜１０２ａ及び前記第１活性膜１０５ａを形成した後、前記第２及び第３素子領域Ｂ、Ｃを覆うハードマスクを除去することができる。これと同様に、前記第２素子領域Ｂに順に積層された第２犠牲膜１０２ｂ及び第２活性膜１０５ｂを形成し、前記第３素子領域Ｃに順に積層された第３犠牲膜１０２ｃ及び第３活性膜１０５ｃを形成することができる。このように、前記第１ないし第３犠牲膜１０２ａ、１０２ｂ、１０２ｃを互いに異なる工程により形成し、前記第１ないし第３活性膜１０５ａ、１０５ｂ、１０５ｃを互いに異なる工程より形成することができる。よって、前記第１ないし第３犠牲膜１０２ａ、１０２ｂ、１０２ｃは互いに異なる厚さを有するように形成することができ、前記第１ないし第３活性膜１０５ａ、１０５ｂ、１０５ｃも互いに異なる厚さを有するように形成することができる。また、前記第１ないし第３活性膜１０５ａ、１０５ｂ、１０５ｃを互いに異なる元素を含む半導体物質膜で形成することができる。
【０１２２】
前記第１ないし第３活性膜１０５ａ、１０５ｂ、１０５ｃをｎ型またはｐ型の同一導電型を有するように形成することができる。その一方、前記第１ないし第３活性膜１０５ａ、１０５ｂ、１０５ｃのうち少なくとも一つの活性膜は第１導電型であり、残り活性膜は前記第１導電型と異なる第２導電型とすることができる。ここで、前記第１導電型はｎ型とすることができる。
【０１２３】
一方、前記第１ないし第３素子領域Ａ、Ｂ、Ｃに前記第１ないし第３犠牲膜１０２ａ、１０２ｂ、１０２ｃ及び前記第１ないし第３活性膜１０５ａ、１０５ｂ、１０５ｃを形成する間に、前記基板１００のバルクボディ素子領域は犠牲マスクによって保護される。前記犠牲マスクは前記第１ないし第３活性膜１０５ａ、１０５ｂ、１０５ｃを形成した後、除去される。
【０１２４】
図１Ｂ、図３Ａ、図３Ｂ、図３Ｃ及び図１４に示すように、前記第１素子領域Ａの前記活性膜１０６上に第１ハードマスクパターン１０９ａを形成し、前記第２素子領域Ｂの前記活性膜１０６上に第２ハードマスクパターン１０９ｂを形成し、前記第３素子領域Ｃ上の前記活性膜１０６上に第３ハードマスクパターン１０９ｃを形成することができる。
【０１２５】
一方、前記バルク素子領域の前記基板１００上に第４ハードマスクパターンを形成することができる。
【０１２６】
前記第１ないし第３ハードマスクパターン１０９ａ、１０９ｂ、１０９ｃは同一工程によって形成される。前記第１ないし第３ハードマスクパターン１０９ａ、１０９ｂ、１０９ｃは前記第１ないし第３活性膜１０５ａ、１０５ｂ、１０５ｃに対してエッチング選択比を有する物質に形成することができる。例えば、前記第１ないし第３活性膜１０５ａ、１０５ｂ、１０５ｃをシリコン膜で形成する場合に、前記第１ないし第３ハードマスクパターン１０９ａ、１０９ｂ、１０９ｃはシリコン窒化膜を含む物質膜で形成することができる。
【０１２７】
前記第１ないし第３ハードマスクパターン１０９ａ、１０９ｂ、１０９ｃをエッチングマスクとして用いて前記第１ないし第３活性膜１０５ａ、１０５ｂ、１０５ｃ及び前記第１ないし第３犠牲膜１０２ａ、１０２ｂ、１０２ｃを順にエッチングしてトレンチを形成することができる。その結果、前記第１素子領域Ａの前記基板１００上に順に積層された第１犠牲パターン１０３ａ及び第１活性パターン１０６ａが一つまたは複数個形成され、前記第２素子領域Ｂの前記基板１００上に順に積層された第２犠牲パターン１０３ｂ及び第２活性パターン１０６ｂが一つまたは複数個形成され、前記第３素子領域Ｃの前記基板１００上に順に積層された第３犠牲パターン１０３ｃ及び第３活性パターン１０６ｃが一つまたは複数個形成される。
【０１２８】
一方、前記第１ないし第３ハードマスクパターン１０９ａ、１０９ｂ、１０９ｃをエッチングマスクとして用いて前記第１ないし第３活性膜１０５ａ、１０５ｂ、１０５ｃ及び前記第１ないし第３犠牲膜１０２ａ、１０２ｂ、１０２ｃを順にエッチングする間に、前記基板１００の一部分をエッチングすることもできる。
【０１２９】
一方、前記第１ないし第３ハードマスクパターン１０９ａ、１０９ｂ、１０９ｃをエッチングマスクとして用いて前記第１ないし第３活性膜１０５ａ、１０５ｂ、１０５ｃ及び前記第１ないし第３犠牲膜１０２ａ、１０２ｂ、１０２ｃを順にエッチングする間に、前記第４ハードマスクパターンを用いて前記バルクボディ素子領域の前記基板１００をエッチングして活性領域を画定するトレンチを形成することができる。
【０１３０】
前記トレンチを埋め込む第１素子分離膜１１２を形成することができる（Ｓ１１０）。より詳しくは、前記トレンチを形成した後、前記トレンチを有する前記基板１００上に絶縁膜を形成し、前記第１ないし第３ハードマスクパターン１０９ａ、１０９ｂ、１０９ｃの上部面が露出するまで前記絶縁膜を平坦化することができる。その結果、前記トレンチを埋め込む前記第１素子分離膜１１２が形成される。前記第１素子分離膜１１２は前記犠牲パターン１０３ａ、１０３ｂ、１０３ｃに対してエッチング選択比を有する絶縁性物質で形成することができる。例えば、前記犠牲パターン１０３ａ、１０３ｂ、１０３ｃをシリコンゲルマニウム膜で形成する場合、前記第１素子分離膜１１２はシリコン酸化膜に形成することができる。よって、前記第１素子分離膜１１２により前記第１ないし第３素子領域Ａ、Ｂ、Ｃ上の前記第１ないし第３犠牲パターン１０３ａ、１０３ｂ、１０３ｃ及び前記第１ないし第３活性パターン１０６ａ、１０６ｂ、１０６ｃが画定されるとともに、前記バルクボディ素子領域の前記活性領域が画定されることができる（Ｓ１１０）。
【０１３１】
図１Ｃ、図４Ａ、図４Ｂ、図４Ｃ及び図１４に示すように、前記第１素子領域Ａ上の前記第１活性パターン１０５ａを横切る少なくとも一つの開口部を有し前記第２及び第３素子領域Ｂ、Ｃ、及び前記バルクボディ素子領域を覆う第１フォトレジストパターン１１５ａを形成することができる。
【０１３２】
前記第１素子領域Ａにおいて、前記第１フォトレジストパターン１１５ａをエッチングマスクとして用いて前記第１素子分離膜１１２をエッチングして前記第１犠牲パターン１０３ａを部分的に露出させる第１リセス領域１１２ａを形成することができる（Ｓ１２０）。例えば、前記第１素子領域Ａの前記第１リセス領域１１２ａは前記順に積層された前記第１犠牲パターン１０３ａ及び前記活性パターン１０６ａそれぞれの側壁の一部分を露出させることができる。その結果、前記第１リセス領域１１２ａによって前記第１活性パターン１０６ａの露出しない側壁は前記素子分離膜１１２と接触することができる。続いて、前記第１活性パターン１０６ａ下部の前記第１犠牲パターン１０３ａを選択的に除去して前記第１活性パターン１０６ａと前記基板１００との間に空間１１８ａを形成することができる（Ｓ１３０）。前記第１犠牲パターン１０３ａの除去は、湿式エッチング工程を用いる。ここで、前記第１空間１１８ａにより前記基板１００から離隔された前記第１活性パターン１０６ａは前記素子分離膜１１２にリセスされない部分と接触することによって支持されることができる。
【０１３３】
図１Ｄ、図５Ａ、図５Ｂ、図５Ｃ及び図１４に示すように、前記第１フォトレジストパターン１１５ａを除去することができる。前記第１素子領域Ａにおいて、前記第１空間（図４Ａの１１８ａ）及び前記第１リセス領域（図４Ａの１１２ａ）によって露出した前記基板１００及び前記第１活性パターン１０６ａに前記第１埋込誘電膜１２２ａを形成することができる（Ｓ１４０）。前記第１埋込誘電膜１２２ａは前記第１空間（図４Ａの１１８ａ）及び前記第１リセス領域（図４Ａの１１２ａ）によって露出した前記基板１００に形成された第１下部埋込誘電膜１２１ａと、前記第１空間（図４Ａの１１８ａ）及び前記第１リセス領域（図４Ａの１１２ａ）によって露出した前記第１活性パターン１０６ａに形成された第１上部埋込誘電膜１２１ｂで構成される。前記第１埋込誘電膜１２２ａはシリコン酸化膜またはシリコン酸化膜よりも誘電定数が大きい高誘電膜で形成することができる。
【０１３４】
一方、前記第１埋込誘電膜１２２ａは情報保存物質膜を含むように形成することができる。前記情報保存物質膜はフラッシュメモリ素子の電荷保存層とすることができる。例えば、前記第１埋込誘電膜１２２ａは第１酸化膜、電荷保存層としての窒化膜及び第２酸化膜からなるＯＮＯ膜で形成することができる。一方、前記情報保存物質膜としてナノクリスタル(nano crystal)物質を用いることもできる。
【０１３５】
前記第１埋込誘電膜１２２ａを有する基板上に、前記第１空間（図４Ａの１１８ａ）を埋め込むとともに、少なくとも前記第１リセス領域（図４Ａの１１２ａ）の下部領域を埋め込む第１埋込膜１２３ａを形成することができる。好ましくは、前記第１埋込膜１２３ａは前記第１空間（図４Ａの１１８ａ）を埋め込むとともに、前記第１リセス領域（図４Ａの１１２ａ）を埋め込むように形成することができる。前記第１埋込膜１２３ａを形成する工程は、前記第１埋込誘電膜１２２ａを有する基板上に埋込特性が優れる物質膜を形成する工程と、前記第１ないし第３ハードマスクパターン１０９ａ、１０９ｂ、１０９ｃが露出されるまで前記物質膜を平坦化する工程とを含むことができる。
【０１３６】
前記第１埋込膜１２３ａは、ｎ型ドープ半導体物質膜、ｐ型ドープ半導体物質膜、アンドープ半導体物質膜または金属物質膜で形成することができる。前記半導体物質膜はシリコン膜とすることができ、前記金属物質膜はチタン窒化膜（ＴｉＮ layer）またはタンタル窒化膜(ＴａＮ layer)とすることができる。
【０１３７】
前記第２素子領域Ｂ上の前記第２活性パターン１０５ｂを横切る少なくとも一つの開口部を有し、前記第１及び第３素子領域Ａ、Ｃを覆う第２フォトレジストパターン１１５ａを形成することができる。前記第１素子領域Ａにおいて前記第１リセス領域（図４Ａの１１２ａ）と前記第１空間（図４Ａの１１８ａ）を形成することと実質的に同じ方法を用いて前記第２素子領域Ｂに第２リセス領域１１２ｂ及び第２空間１１８ｂを形成することができる（Ｓ１２０、Ｓ１３０）。すなわち、前記第２空間１１８ｂは前記第２犠牲膜（図４Ｂの１０３ｂ）が除去された空間とすることができる。
【０１３８】
図１Ｅ、図６Ａ、図６Ｂ、図６Ｃ及び図１４に示すように、前記第２フォトレジストパターン１１５ｂを除去することができる。前記第１埋込誘電膜１２２ａ及び前記第１埋込膜１２３ａを形成することと実質的に同じ方法を用いて第２埋込誘電膜１２２ｂ及び第２埋込膜１２３ｂを形成することができる。より詳しくは、前記第２素子領域Ｂの前記第２空間（図５Ｂの１１８ｂ）及び前記第２リセス領域（図５Ｂの１１２ｂ）によって露出した前記基板１００及び前記第２活性パターン１０６ｂに前記第２埋込誘電膜１２２ｂを形成することができる（Ｓ１４０）。前記第２埋込誘電膜１２２ｂは前記第２空間（図５Ｂの１１８ｂ）及び前記第２リセス領域（図５Ｂの１１２ｂ）によって露出した前記基板１００に形成された第２下部埋込誘電膜１２１ｃと前記第２空間（図５Ｂの１１８ｂ）及び前記第２リセス領域（図５Ｂの１１２ｂ）によって露出した前記第２活性パターン１０６ｂに形成された第２上部埋込誘電膜１２１ｄで構成することができる。前記第２埋込誘電膜１２２ｂは前記第１埋込誘電膜１２２ａと異なる厚さを有するように形成することができる。また、前記第２埋込誘電膜１２２ｂは前記第１埋込誘電膜１２２ａと異なる物質を含むように形成することができる。
【０１３９】
一方、前記第２埋込誘電膜１２２ｂは情報保存物質膜を含むように形成することができる。
【０１４０】
前記第２埋込誘電膜１２２ｂを有する基板上に前記第２空間（図５Ｂの１１８ｂ）を埋め込むとともに、前記第２リセス領域（図５Ｂの１１２ｂ）を埋め込む第２埋込膜１２３ｂを形成することができる。前記第２埋込膜１２３ｂは前記第１埋込膜１２３ａと同一物質で形成することができる。
【０１４１】
一方、前記第２埋込膜１２３ｂは前記第１埋込膜１２３ａと異なる特性を有するように形成することができる。例えば、前記第１埋込膜１２３ａを第１導電型のシリコン膜で形成する場合に、前記第２埋込膜１２３ｂはアンドープシリコン膜または前記第１導電型と異なる第２導電型のシリコン膜で形成することができる。前記第１導電型はｎ型またはｐ型とすることができる。その一方、前記第１埋込膜１２３ａをアンドープシリコン膜で形成する場合に、前記第２埋込膜１２３ｂをｎ型またはｐ型のドープシリコン膜で形成することもできる。
【０１４２】
前記第３素子領域Ｃ上の前記第３活性パターン１０５ｃを横切る少なくとも一つの開口部を有し、前記第１及び第２素子領域Ａ、Ｂを覆う第３フォトレジストパターン１１５ｃを形成することができる。前記第２素子領域Ｂにおいて前記第２リセス領域（図５Ｂの１１２ｂ）と前記第２空間（図５Ｂの１１８ｂ）を形成することと実質的に同じ方法を用いて前記第３素子領域Ｃに第３リセス領域１１２ｃ及び第３空間１１８ｃを形成することができる（Ｓ１２０、Ｓ１３０）。すなわち、前記第３空間１１８ｃは前記第３犠牲膜（図５Ｃの１０３ｃ）が除去された空間とすることができる。
【０１４３】
図１Ｆ、図７Ａ、図７Ｂ、図７Ｃ及び図１４に示すように、前記第３フォトレジストパターン１１５ｃを除去することができる。前記第２埋込誘電膜１２２ｂ及び前記第２埋込膜１２３ｂを形成することと実質的に同じ方法を用いて第３埋込誘電膜１２２ｃ及び第３埋込膜１２３ｃを形成することができる。より詳しくは、前記第３素子領域Ｃの前記第３空間（図６Ｃの１１８ｃ）及び前記第３リセス領域（図６Ｃの１１２ｃ）によって露出した前記基板１００及び前記第３活性パターン１０６ｃに前記第３埋込誘電膜１２２ｃを形成することができる（Ｓ１４０）。前記第３埋込誘電膜１２２ｃは前記第３空間（図６Ｃの１１８ｃ）及び前記第３リセス領域（図６Ｃの１１２ｃ）によって露出した前記基板１００に形成された第３下部埋込誘電膜１２１ｆと前記第３空間（図６Ｃの１１８ｃ）及び前記第３リセス領域（図６Ｃの１１２ｃ）によって露出した前記第３活性パターン１０６ｃに形成された第３上部埋込誘電膜１２１ｅで構成される。前記第３埋込誘電膜１２２ｃは前記第２埋込誘電膜１２２ｂと異なる物質膜を含むように形成することができる。一方、前記第３埋込誘電膜１２２ｃは情報保存物質膜を含むように形成することができる。
【０１４４】
前記第３埋込誘電膜１２２ｃを有する基板上に前記第３空間（図６Ｃの１１８ｃ）を埋め込むとともに、前記第３リセス領域（図６Ｃの１１２ｃ）を埋め込む第３埋込膜１２３ｃを形成することができる。前記第３埋込膜１２３ｃは前記第２埋込膜１２３ｂと異なる特性を有するように形成することができる。例えば、前記第２埋込膜１２３ａを第１導電型のシリコン膜で形成する場合に、前記第３埋込膜１２３ｃはアンドープシリコン膜または前記第１導電型と異なる第２導電型のシリコン膜で形成することができる。その一方、前記第２埋込膜１２３ｂをアンドープシリコン膜で形成する場合に、前記第３埋込膜１２３ａをｎ型またはｐ型のドープシリコン膜、または金属物質膜で形成することもできる。
【０１４５】
したがって、前記第１ないし第３埋込誘電膜１２２ａ、１２２ｂ、１２２ｃは、互いに異なる物質を含むように形成することができる。同様に、前記第１ないし第３埋込膜１２３ａ、１２３ｂ、１２３ｃは互いに異なる特性の物質を含むように形成することができる。
【０１４６】
他の実施形態において、前記第１ないし第３フォトレジストパターン１１５ａ、１１５ｂ、１１５ｃの代りにハードマスクパターンを用いることもできる。
【０１４７】
さらに他の実施形態において、図５Ａないし図５Ｃで説明した工程、図６Ａないし図６Ｃで説明した工程及び前記図７Ａないし図７Ｃで説明した工程は、同時に行うことができる。例えば、図５Ａないし図５Ｃで説明した前記第１フォトレジストパターン１１５ａの代りに、前記第１素子領域Ａの前記第１活性パターン１０６ａを横切る開口部、前記第２素子領域Ｂの前記第２活性パターン１０６ｂを横切る他の開口部及び前記第３素子領域Ｃの前記第３活性パターン１０６ｃを横切るさらに他の開口部を有するフォトレジストパターンを形成し、前記フォトレジストパターンをエッチングマスクとして用いて前記開口部によって露出した前記素子分離膜１１２を部分エッチングして前記第１ないし第３リセス領域（図４Ａの１１２ａ、図５Ｂの１１２ｂ、図６Ｃの１１２ｃ）を同時に形成し、前記フォトレジストパターンを除去することができる（Ｓ１２０）。また、前記第１ないし第３犠牲パターン１０３ａ、１０３ｂ、１０３ｃを同時に除去して前記第１ないし第３空間（図４Ａの１１８ａ、図５Ｂの１１８ｂ、図６Ｃの１１８ｃ）を同時に形成することができる（Ｓ１３０）。よって、前記第１ないし第３埋込誘電膜１２２ａ、１２２ｂ、１２２ｃを同時に形成することができ、前記第１ないし第３埋込膜１２３ａ、１２３ｂ、１２３ｃを同時に形成することができる。
【０１４８】
図１Ｇ、図８Ａ、図８Ｂ、図８Ｃ及び図１４に示すように、前記第１素子領域Ａにおいて、前記第１埋込膜（図７Ａの１２３ａ）をエッチングして前記第１活性パターン１０６ａ下部に自己整列された第１埋込パターン１２４ａを形成することができる（Ｓ１５０）。よって、前記第１埋込パターン１２４ａは互いに離隔されることができる。
【０１４９】
前記第２素子領域Ｂにおいて、前記第２埋込膜（図７Ｂの１２３ｂ）を部分エッチングして前記第２活性パターン１０６ｂ下部に自己整列された第２埋込パターン１２４ｂを形成するとともに、前記第２埋込パターン１２４ｂを連結する少なくとも一つの第１連結部１２５ｂを形成することができる（Ｓ１５０）。前記第１連結部１２５ｂは前記第２埋込パターン１２４ｂと実質的に同一レベルに位置することができる。前記第１連結部１２５ｂが複数個形成される場合に、平面図から見た場合、前記第１連結部１２５ｂは図１Ｇに示すように互いに離隔されて前記第２埋込パターン１２４ｂを連結することができる。
【０１５０】
前記第３素子領域Ｃにおいて、前記第３埋込膜（図７Ｃの１２３ｃ）を部分エッチングして前記第３活性パターン１０６ｃ下部に自己整列された第３埋込パターン１２４ｃを形成するとともに、前記第３埋込パターン１２４ｃを連結する少なくとも一つの第２連結部１２５ｃを形成することができる（Ｓ１５０）。ここで、前記第２連結部１２５ｃは前記第３埋込パターン１２４ｃを互いに連結して前記第３活性パターン１０６ｃの側壁を覆うように形成することができる。このとき、前記第３活性パターン１０６の側壁と前記第２連結部１２５ｃは前記第３埋込誘電膜１２２ｃの厚さ分離隔される。前記第２連結部１２５ｃが複数個形成される場合、平面図から見ると、前記第２連結部１２５ｃは図１Ｇに示すように互いに離隔されて前記第３埋込パターン１２４ｃに連結される。
【０１５１】
続いて、前記第１ないし第３埋込膜（図７Ａないし図７Ｃの１２３ａ、１２３ｂ、１２３ｃ）をエッチングすることによって、形成されたリセス領域を埋め込む第２素子分離膜１２７を形成することができる。前記第２素子分離膜１２７は絶縁性物質で形成することができる。例えば、前記第２素子分離膜１２７はシリコン酸化膜で形成することができる。
【０１５２】
次に、図１Ｈ、図９Ａないし図９Ｃ、図１０Ａないし図１０Ｃ及び図１４を参照して、上述した前記１ないし第３埋込パターン１２３ａ、１２３ｂ、１２３ｃを有する前記第１ないし第３素子領域Ａ、Ｂ、Ｃに多様なゲート構造及び配線構造の半導体素子を製造する方法を説明する。
【０１５３】
図１Ｈ、図９Ａ、図９Ｂ、図９Ｃ及び図１４に示すように、前記第１素子領域Ａにおいて、前記第１活性パターン１０６ａの所定領域を除去することができる。例えば、フォトリソグラフィ及びエッチング工程を用いて、後に形成される下部ゲートコンタクト構造体を形成するための領域と重畳する前記第１活性パターン１０６ａの所定領域を除去することができる。
【０１５４】
前記第１素子領域Ａにおいて、前記第１マスクパターン（図８Ａの１０９ａ）を除去して、前記第１活性パターン１０６ａ上に順に積層された第１ゲート構造体１３６ａ及び第１ゲートマスクパターン１３９ａを一つまたは複数個形成することができる（Ｓ１６０）。前記第１ゲート構造体１３６ａのそれぞれは順に積層された第１ゲート誘電膜１３０ａ及び第１ゲート電極１３３ａを含むことができる。
【０１５５】
一方、前記第１活性パターン１０６ａのそれぞれに複数個の第１ゲート構造体１３６ａが形成されることができる。すなわち、前記第１ゲート構造体１３６ａは前記第１活性パターン１０６ａ上に島状に形成することができる。
【０１５６】
前記第１ゲート誘電膜１３０ａはシリコン酸化膜または前記シリコン酸化膜より高い誘電定数を有する高誘電膜に形成することができる。前記第１ゲート電極１３３ａは導電性物質膜で形成することができる。
【０１５７】
一方、前記第１ゲート誘電膜１３０ａは前記第１埋込誘電膜１２２ａと同一物質に形成することができる。例えば、前記第１埋込誘電膜１２２ａを、情報保存物質膜を含む誘電体に形成し、前記第１ゲート誘電膜１３０ａを前記第１埋込誘電膜１２２ａと同一物質に形成した場合、前記第１素子領域Ａはマルチビット、例えば４ビット保存ノードを有するフラッシュメモリ素子のセル領域として用いることができる。また、前記第１ゲート誘電膜１３０ａと前記第１埋込誘電膜１２２ａを互いに同一物質に形成するとともに互いに同じ厚さに形成した場合、同一動作電圧によりプログラミング／消去／読み出し動作が行われる。
【０１５８】
前記第１ゲートマスクパターン１３９ａは絶縁性物質で形成することができる。例えば、前記第１ゲートマスクパターン１３９ａはシリコン酸化膜及びシリコン窒化膜のうち少なくとも一つを含むように形成することができる。
【０１５９】
前記第２素子領域Ｂにおいて、前記第２活性パターン１０６ｂの所定領域を除去することができる。例えば、フォトリソグラフィ及びエッチング工程を用いて、後に形成する下部ゲートコンタクト構造体を形成するための領域と重畳する前記第２活性パターン１０６ｂの所定領域を除去することができる。前記第２素子領域Ｂにおいて、前記第２マスクパターン（図８Ｂの１０９ｂ）を除去し、前記第２活性パターン１０６ｂ上に順に積層された第２ゲート構造体１３６ｂ及び第２ゲートマスクパターン１３９ｂを形成することができる（Ｓ１６０）。前記第２ゲート構造体１３６ｂのそれぞれは順に積層された第２ゲート誘電膜１３０ｂ及び第２ゲート電極１３３ｂを含むことができる。前記第２ゲート誘電膜１３０ｂは前記第１ゲート誘電膜１３０ａのような誘電膜で形成するか、又は他の誘電膜で形成することができる。
【０１６０】
一方、前記第２ゲート構造体１３６ｂは前記第２活性パターン１０６ｂの側壁のうち少なくとも一つの側壁を覆うように形成することができる。さらに、前記第２ゲート構造体１３６ｂは前記第２活性パターン１０６ｂの上部面を覆うように形成することができる。ここで、前記第２ゲート構造体１３６ｂが前記第２活性パターン１０６ｂの側壁のうち少なくとも一つの側壁を覆うようにするため、前記第２ゲート構造体１３６ｂを形成する前に、フォトリソグラフィ及びエッチング工程を用いて前記第２活性パターン１０６ｂに隣接した前記第２素子分離膜１１７をエッチングして前記第２活性パターン１０６ｂの側壁を露出させるリセス領域を形成することができる。
【０１６１】
前記第２ゲート誘電膜１３０ｂはシリコン酸化膜または前記シリコン酸化膜よりも高い誘電定数を有する高誘電膜で形成することができる。前記第２ゲート電極１３３ｂは導電性物質膜で形成することができる。一方、前記第２ゲート誘電膜１３０ｂは情報保存物質膜を含むように形成することができる。
【０１６２】
一方、前記第２ゲート誘電膜１３０ｂは前記第２埋込誘電膜１２２ｂと同一物質で形成することができる。
【０１６３】
前記第２ゲートマスクパターン１３９ｂは絶縁性物質で形成することができる。例えば、前記第２ゲートマスクパターン１３９ｂはシリコン酸化膜及びシリコン窒化膜のうち少なくとも一つを含むように形成することができる。
【０１６４】
前記第３素子領域Ｂにおいて、前記第３活性パターン１０６ｃの所定領域を除去することができる。例えば、フォトリソグラフィ及びエッチング工程を用いて、後に形成する下部ゲートコンタクト構造体を形成するための領域と重畳する前記第３活性パターン１０６ｃの所定領域を除去することができる。前記第３素子領域Ｃにおいて、前記第３マスクパターン（図８Ｃの１０９ｃ）を除去し、前記第３活性パターン１０６ｃ上に順に積層された第３ゲート構造体１３６ｃ及び第３ゲートマスクパターン１３９ｃを形成することができる（Ｓ１６０）。前記第３ゲート構造体１３６ｃのそれぞれは順に積層された第３ゲート誘電膜１３０ｃ及び第３ゲート電極１３３ｃを含むことができる。前記第３ゲート誘電膜１３０ｃは前記第１及び第２ゲート誘電膜１３０ａ、１３０ｂのような誘電膜で形成するか、又は他の誘電膜で形成することができる。
【０１６５】
前記第３ゲート誘電膜１３０ｃはシリコン酸化膜または該シリコン酸化膜よりも高い誘電定数を有する高誘電膜で形成することができる。前記第３ゲート電極１３３ｃは導電性物質膜で形成することができる。一方、前記第３ゲート誘電膜１３０ｃは情報保存物質膜を含むように形成することができる。前記第３ゲートマスクパターン１３９ｃは絶縁性物質で形成することができる。
【０１６６】
一方、前記第３ゲート誘電膜１３０ｃは前記第３埋込誘電膜１２２ｃと同一物質で形成することができる。
【０１６７】
他の実施形態において、前記第１ないし第３マスクパターン（図８Ａないし図８Ｃの１０９ａ、１０９ｂ、１０９ｃ）を同時に除去して前記第１ないし第３活性パターン１０６ａ、１０６ｂ、１０６ｃを露出させ、前記第１活性パターン１０６ａ上に第１ゲート誘電膜１３０ａを形成し、前記第２活性パターン１０６ｂ上に第２ゲート誘電膜１３０ｂを形成し、前記第３活性パターン１０６ｃ上に第３ゲート誘電膜１３０ｃを形成することができる。その後、前記第１ゲート誘電膜１３０ａ上に順に積層された第１ゲート電極１３３ａ及び第１ゲートマスクパターン１３９ａを形成し、前記第２ゲート誘電膜１３０ｂ上に順に積層された第２ゲート電極１３３ｂ及び第２ゲートマスクパターン１３９ｂを形成し、前記第３ゲート誘電膜１３０ｃ上に順に積層された第３ゲート電極１３３ｃ及び第３ゲートマスクパターン１３９ｃを形成することができる（Ｓ１６０）。
【０１６８】
一方、前記第１ないし第３ゲート構造体１３６ａ、１３６ｂ、１３６ｃを形成する間に、前記バルクボディ素子領域において、前記活性領域上の前記第４ハードマスクパターンを除去し、前記活性領域上に第４ゲート構造体を形成することができる（Ｓ１６０）。この場合の前記第４ゲート構造体は順に積層された第４ゲート誘電膜及び第４ゲート電極を含むことができる。
【０１６９】
本発明では、前記第１ないし第３活性パターン１０６ａ、１０６ｂ、１０６ｃの厚さを制御することができると説明している。したがって、前記第１ないし第３活性パターン１０６ａ、１０６ｂ、１０６ｃの厚さを調節して完全空乏(fully depleted)または部分空乏(partially depleted)トランジスタを形成することができる。すなわち、より多様な半導体回路を設計することができるように、多様な特性のトランジスタを提供することができる。
【０１７０】
前記順に積層された前記第１ゲート構造体１３６ａ及び前記第１ゲートマスクパターン１３９ａの側壁上に第１ゲートスペーサ１４２ａを形成することができる。前記順に積層された前記第２ゲート構造体１３６ｂ及び前記第２ゲートマスクパターン１３９ｂの側壁上に第２ゲートスペーサ１４２ｂを形成することができる。前記順に積層された前記第３ゲート構造体１３６ｃ及び前記第３ゲートマスクパターン１３９ｃの側壁上に第３ゲートスペーサ１４２ｃを形成することができる。前記第１ないし第３ゲートスペーサ１４２ａ、１４２ｂ、１４２ｃは同時に形成されることができる。前記第１ないし第３ゲートスペーサ１４２ａ、１４２ｂ、１４２ｃは絶縁性物質に形成することができる。例えば、前記第１ないし第３ゲートスペーサ１４２ａ、１４２ｂ、１４２ｃはシリコン酸化膜及びシリコン窒化膜のうち少なくとも一つを含むように形成することができる。
【０１７１】
前記第１ゲート構造体１３６ａ両側の前記第１活性パターン１０６ｂに第１ソース／ドレイン領域１４５ａを形成することができる。例えば、前記第１ゲート構造体１３６ａの両側の前記第１活性パターン１０６ａに前記第１活性パターン１０６ａと異なる導電型を有する不純物イオンを注入して前記第１ソース／ドレイン領域１４５ａを形成することができる。前記第１ソース／ドレイン領域１４５ａ間に位置する前記第１活性パターン１０６ａはトランジスタのチャネル領域として定義することができる。
【０１７２】
前記第２ゲート構造体１３６ｂ両側の前記第２活性パターン１０６ｂに第２ソース／ドレイン領域１４５ｂを形成することができる。例えば、前記第２ゲート構造体１３６ｂの両側の前記第２活性パターン１０６ｂに前記第２活性パターン１０６ｂと異なる導電型を有する不純物イオンを注入して前記第２ソース／ドレイン領域１４５ｂを形成することができる。
【０１７３】
前記第３ゲート構造体１３６ｃ両側の前記第３活性パターン１０６ｃに第３ソース／ドレイン領域１４５ｃを形成することができる。例えば、前記第３ゲート構造体１３６ｃ両側の前記第３活性パターン１０６ｃに前記第３活性パターン１０６ｃと異なる導電型を有する不純物イオンを注入して前記第３ソース／ドレイン領域１４５ｃを形成することができる。
【０１７４】
一方、前記第３素子領域ＣにフローティングボディＤＲＡＭセルアレイを形成した場合、前記第３ソース／ドレイン領域１４５ｃ間の前記第３活性パターン１０６ｃは情報保存領域として定義することができる。
【０１７５】
前記第１ないし第３ソース／ドレイン領域１４５ａ、１４５ｂ、１４５ｃを有する基板上に下部層間絶縁膜１４７を形成することができる。前記下部層間絶縁膜１４７はシリコン酸化膜または低誘電膜(low−k dielectric layer)で形成することができる。
【０１７６】
図１Ｈ、図１０Ａ、図１０Ｂ、図１０Ｃ及び図１５に示すように、前記第１素子領域Ａにおいて、前記下部層間絶縁膜１４７をパターニングして前記第１活性パターン１０６ａを横切って前記第１ソース／ドレイン領域１４５ａを露出させるライン状の第１トレンチを形成し、前記第１トレンチを埋め込むライン状の第１下部導電性パターン１４８を形成することができる。よって、前記第１下部導電性パターン１４８は前記下部層間絶縁膜１４７を貫通し、前記第１ソース／ドレイン領域１４５ａと電気的に接続することができる。前記第１下部導電性パターン１４８のそれぞれは前記第１ゲート電極１３３ａ間に位置し、前記第１ゲートマスクパターン１３９ａと前記第１ゲートスペーサ１４２ａにより前記第１ゲート電極１３３ａと離隔されることができる。前記第１素子領域Ａにメモリ素子のセルアレイを形成する場合、前記第１下部導電性パターン１４８はビットラインとして定義することができる。
【０１７７】
前記第２素子領域Ｂにおいて、前記下部層間絶縁膜１４７をパターニングして前記第２活性パターン１０６ｂを横切って前記第２ソース／ドレイン領域１４５ｂのうちの一つを露出させるライン状の第２トレンチを形成するとともに、前記第２ソース／ドレイン領域１４５ｂのうちの他の一つを露出させる第２コンタクトホールを形成し、前記第２トレンチを埋め込む第２下部導電性パターン１４９ａを形成するとともに、前記第２コンタクトホールを埋め込む第２下部コンタクト構造体１４９ｂを形成することができる。よって、前記第２下部導電性パターン１４９ａは前記第２ソース／ドレイン領域１４５ｂのうちの一つに電気的に接続し、前記第２下部コンタクト構造体１４９ｂは前記第２ソース／ドレイン領域１４５ｂのうちの他の一つに電気的に接続することができる。図１Ｈに示すように、前記第２下部導電性パターン１４９ａは複数個の前記第２活性パターン１０６ｂを横切るライン状に形成し、前記第２下部コンタクト構造体１４９ｂは島状に形成することができる。
【０１７８】
前記第３素子領域Ｃにおいて、前記下部層間絶縁膜１４７をパターニングして前記第３活性パターン１０６ｃを横切って前記第３ソース／ドレイン領域１４５ｃのうちの一つを露出させるライン状の第３トレンチを形成するとともに前記第３ソース／ドレイン領域１４５ｃのうちの他の一つを露出させる第３コンタクトホールを形成し、前記第３トレンチを埋め込む第３下部導電性パターン１５０ａを形成するとともに前記第３コンタクトホールを埋め込む第３下部コンタクト構造体１５０ｂを形成することができる。よって、前記第３下部導電性パターン１５０ａは前記第３ソース／ドレイン領域１４５ｃのうちの一つに電気的に接続し、前記第３下部コンタクト構造体１５０ｂは前記第３ソース／ドレイン領域１４５ｃのうちの他の一つに電気的に接続することができる。図１Ｈに示すように、前記第３下部導電性パターン１５０ａは複数個の前記第３活性パターン１０６ｃを横切るライン状に形成し、前記第３下部コンタクト構造体１５０ｂは島状に形成することができる。
【０１７９】
一方、前記第１ないし第３下部導電性パターン１４８、１４９ａ、１５０ａ、第２及び第３下部コンタクト構造体１４９ｂ、１５０ｂは同時に形成されることができる。
【０１８０】
続いて、前記第１ないし第３下部導電性パターン１４８、１４９ａ、１５０ａ、前記第２及び第３下部コンタクト構造体１４９ｂ、１５０ｂを有する基板上に上部層間絶縁膜１５１を形成することができる。前記上部層間絶縁膜１５１をシリコン酸化膜に形成することができる。
【０１８１】
前記第１素子領域Ａにおいて、前記上部層間絶縁膜１５１を貫通し、前記第１ゲート電極１３３ａに電気的に接続された第１ゲートコンタクト構造体１５４ａを形成することができる。続いて、前記上部層間絶縁膜１５１上に前記第１活性パターン１０６ａと交差する方向性を有し、前記第１ゲートコンタクト構造体１５４ａを覆うライン状の第１上部導電性ライン１５７ａを形成することができる。よって、前記第１上部導電性ライン１５７ａのそれぞれに複数個の前記第１ゲート電極１３３ａを電気的に接続することができる。よって、前記第１上部導電性ライン１５７ａと前記第１活性パターン１０６ａの交差領域にマルチビットフラッシュメモリセルを形成することができる。
【０１８２】
一方、前記上部層間絶縁膜１５１及び前記下部層間絶縁膜１４７を貫通し、前記第１埋込パターン１２４ａに電気的に接続された第１下部ゲートコンタクト構造体１５５ａを形成することができる（Ｓ１７０）。前記上部層間絶縁膜１５１上に前記第１下部ゲートコンタクト構造体１５５ａを覆う第１下部ゲート配線１５７ｂを形成することができる。よって、前記第１下部ゲート配線１５７ｂを介して前記第１埋込パターン１２４ａのそれぞれに独立的な電気的信号を印加することができる。
【０１８３】
一方、前記第１上部導電性パターン１５７ａ及び前記第１下部ゲート配線１５７ｂは同時に形成されることができる。
【０１８４】
前記第２素子領域Ｂにおいて、前記上部層間絶縁膜１５１を貫通し、前記第２下部コンタクト構造体１４９ｂに電気的に接続された第２上部コンタクト構造体１５４ｂを形成することができる。続いて、前記上部層間絶縁膜１５１上に前記第２ゲート電極１３３ｂと交差する方向性を有し、前記第２上部コンタクト構造体１５４ｂを覆う第２上部導電性パターン１５８ａを形成することができる。
【０１８５】
一方、前記上部層間絶縁膜１５１及び前記下部層間絶縁膜１４７を貫通し、前記第２埋込パターン１２４ｂと電気的に接続された第２下部ゲートコンタクト構造体１５５ｂを形成することができる（Ｓ１７０）。前記上部層間絶縁膜１５１上に前記第２下部ゲートコンタクト構造体１５５ｂを覆う第２下部ゲート配線１５８ｂを形成することができる。よって、前記第２埋込パターン１２４ｂは前記第２連結部１２５ｂにより電気的に接続されているため、前記第２下部ゲート配線１５８ｂを介して互いに電気的に接続している前記第２埋込パターン１２４ｂ全体に電気的信号を印加することができる。
【０１８６】
一方、前記第２上部導電性パターン１５８ａ及び前記第２下部ゲート配線１５８ｂは同時に形成されることができる。
【０１８７】
前記第３素子領域Ｃにおいて、前記上部層間絶縁膜１５１を貫通し、前記第３下部コンタクト構造体１５０ｂに電気的に接続された第３上部コンタクト構造体１５４ｃを形成することができる。続いて、前記上部層間絶縁膜１５１上に前記第３ゲート電極１３３ｃと交差する方向性を有し、前記第３上部コンタクト構造体１５４ｃを覆うライン状の第３上部導電性パターン１５９ａを形成することができる。
【０１８８】
一方、前記上部層間絶縁膜１５１及び前記下部層間絶縁膜１４７を貫通し、前記第３埋込パターン１２４ｃに電気的に接続された第３下部ゲートコンタクト構造体１５５ｃを形成することができる（Ｓ１７０）。前記上部層間絶縁膜１５１上に前記第３下部ゲートコンタクト構造体１５５ｃを覆う第３下部ゲート配線１５９ｂを形成することができる。
【０１８９】
一方、前記第３上部導電性パターン１５９ａ及び前記第３下部ゲート配線１５９ｂは同時に形成されることができる。
【０１９０】
一方、前記第１ないし第３上部導電性パターン１５７ａ、１５８ａ、１５９ａは同時に形成されることができる。
【０１９１】
上述のように、多様な構造の素子を有するシステムオンチップのような半導体素子を製造することができる。例えば、図１６に示すような、第１ないし第５領域５００、５１０、５２０、５３０、５４０と同様に、多様な素子領域を有する半導体素子５５０を製造することができる。前記半導体素子５５０上に多様な集積回路装置を有する半導体素子を形成することができる。例えば、図１７に示すように、前記半導体素子５００上に第１パッシベーション膜５６０を形成し、前記第１パッシベーション膜５６０上に集積回路基板６００を形成することができる。前記集積回路基板６００上に多様な集積回路を形成することができる。前記集積回路基板６００の集積回路と前記半導体素子５５０を電気的に接続する基板間配線６１０を形成することができる。続いて、前記集積回路基板６００と前記基板間配線６１０を覆う第２パッシベーション膜６２０を形成することができる。
【０１９２】
次に、図１１Ａないし図１１Ｅ、図１２Ａないし図１２Ｅ、及び図１５を参照して本発明の他の実施形態に係る半導体素子の製造方法を説明する。
【０１９３】
図１１Ａ、図１２Ａ及び図１５に示すように、複数個の素子領域を有する基板２００を準備する。例えば、前記基板２００はフローティングボディ素子領域Ｊとバルクボディ素子領域Ｋを有することができる（Ｓ２００）。前記基板２００は半導体基板とすることができる。例えば、前記基板２００はシリコン基板とすることができる。図２Ａないし図２Ｃと実質的に同じ方法を用いて、前記フローティングボディ素子領域Ｊの前記基板２００上に順に積層された犠牲膜及び活性膜を形成することができる。一方、前記犠牲膜及び前記活性膜を形成する前に、前記フローティングボディ素子領域Ｊの前記基板１００を部分エッチングしてリセスすることができる。その理由は、前記バルクボディ素子領域Ｋの前記基板２００の上部表面と前記フローティングボディ素子領域Ｊの前記活性膜の上部表面とを互いに同一レベルに位置するようにするためである。その反面、前記バルクボディ素子領域Ｋの前記基板２００の上部表面と前記フローティングボディ素子領域Ｊの上部表面とを互いに同一レベルに形成するために、前記バルクボディ素子領域Ｋの前記基板２００はエピタキシャル技術を用いて成長させることができる。
【０１９４】
前記フローティングボディ素子領域Ｌの前記基板上に第１ハードマスクパターン２０９ａを形成するとともに、前記バルクボディ素子領域Ｋの前記基板上に第２ハードマスクパターン２０９ｂを形成することができる。
【０１９５】
続いて、前記第１及び第２ハードマスクパターン２０９ａ、２０９ｂをエッチングマスクとして用いて前記フローティングボディ素子領域Ｌの前記順に積層された前記犠牲膜及び前記活性膜をエッチングして順に積層された犠牲パターン２０３ａ及び予備活性パターン２０６ａを画定するとともに、前記バルクボディ素子領域Ｋの前記基板２００をエッチングして活性領域２１２ａを画定するトレンチを形成することができる。続いて、前記トレンチを埋め込む第１素子分離膜２１２を形成することができる。よって、前記第１素子分離膜２１２によって前記フローティングボディ素子領域Ｌの前記基板に前記順に積層された前記犠牲パターン２０３ａ及び前記予備活性パターン２０６ａが画定されるとともに、前記バルクボディ素子領域Ｋの前記基板に前記活性領域２１２ａが画定されることができる（Ｓ２１０）。
【０１９６】
図１１Ｂ、図１２Ｂ及び図１５に示すように、前記第１素子分離膜２１２を有する基板上に前記フローティングボディ素子領域Ｊにおいて、前記予備活性パターン２０６ａ上を横切る開口部を有し、前記バルクボディ素子領域Ｋの前記基板を覆う第１フォトレジストパターン２１５を形成することができる。前記第１フォトレジストパターン２１５をエッチングマスクとして用いて第１素子分離膜２１２をエッチングして前記犠牲パターン２０３ａの側壁の一部分を露出させるリセス領域２１３を形成することができる（Ｓ２２０）。
【０１９７】
一方、前記第１フォトレジストパターン２１５を前記第１フォトレジストパターン２１５と実質的に同一開口部を有するハードマスクパターンで形成することもできる。
【０１９８】
図１１Ｃ、図１２Ｃ及び図１５に示すように、前記第１フォトレジストパターン（図１２Ｂの２１５）を除去することができる。続いて、図４Ａで説明したように、前記犠牲パターン（図１２Ｂの２０３ａ）を除去して空間を形成することができる（Ｓ２３０）。続いて、前記空間及び前記リセス領域により露出された基板の表面に埋込誘電膜２２２ａを形成し（Ｓ２４０）、前記空間及び前記リセス領域を埋め込む埋込膜を形成し、前記埋込膜をエッチングして前記空間に残存する埋込パターン２２４と前記埋込パターン２２４との間の前記リセス領域に残って前記埋込パターン２２４を連結する連結部２２４ａを形成することができる（Ｓ２５０）。前記埋込誘電膜２２２ａ及び前記埋込パターン２２４は、図８Ａで説明したように前記埋込誘電膜１２２ａ及び前記埋込パターン１２４ａとそれぞれ同一物質で形成することができる。
【０１９９】
他の実施形態において、前記埋込膜をエッチングして前記空間に残存する埋込パターン２２４と前記埋込パターン２２４間の前記リセス領域での前記埋込膜を完全に除去することができる。よって、前記埋込パターン２２４は電気的に分離される。
【０２００】
図１１Ｄ、図１２Ｄ及び図１５に示すように、前記埋込パターン２２４を有する基板上に前記第１ハードマスクパターン２０９ａを横切る開口部を有しながら前記第２ハードマスクパターン２０９ｂを覆う第２フォトレジストパターン２２６を形成することができる。前記第２フォトレジストパターン２２６をエッチングマスクとして用いて前記第１ハードマスクパターン２０９ａ及び前記予備活性パターン２０６ａを順にエッチングして順に積層された活性パターン２０６ｂ及び第１ハードマスクパターン２１０を形成することができる。よって、前記各埋込パターン２２４上に複数個の前記活性パターン２０６ｂを形成することができる（Ｓ２６０）。
【０２０１】
一方、前記第２フォトレジストパターン２２６を前記第２フォトレジストパターン２２６と実質的に同じ開口部を有するハードマスクパターンで形成することもできる。
【０２０２】
図１１Ｅ、図１２Ｅ及び図１５に示すように、前記第２フォトレジストパターン２２６を除去することができる。続いて、前記活性パターン２０６ｂ間の空間を埋め込む第２素子分離膜２２７を形成することができる。前記第１及び第２ハードマスクパターン２１０、２０９ｂを除去して前記活性パターン２０６ｂ及び前記活性領域２１２ａを露出させることができる。続いて、前記活性パターン２０６ｂの側壁を露出させるように前記第２素子分離膜２２７及び前記第１素子分離膜２１２の所定領域をエッチングしてリセス領域を形成することができる。ここでのリセス領域は、後で述べるゲート電極が形成された領域に形成することができる。
【０２０３】
一方、図示してないが、前記活性パターン２０６ｂの側壁を露出する間に、前記活性領域２１２の側壁を露出することもできる。
【０２０４】
続いて、前記活性パターン２０６ｂを横切る第１ゲート構造体２３６ａを形成するとともに前記活性領域２１２ａを横切る第２ゲート構造体２３６ｂを形成することができる（Ｓ２７０）。前記第１ゲート構造体２３６ａは順に積層された第１ゲート誘電膜２３０ａ及び第１ゲート電極２３３ａを含むことができ、前記第２ゲート構造体２３６ｂは順に積層された第２ゲート誘電膜２３０ｂ及び第２ゲート電極２３３ｂを含むことができる。
【０２０５】
前記第１ゲート構造体２３６ａ両側の前記活性パターン２０６ｂに第１ソース／ドレイン領域２４５を形成することができ、前記第２ゲート構造体２３６ｂ両側の前記活性領域２１２ａに第２ソース／ドレイン領域を形成することができる。一方、前記第１ゲート構造体２３６ａは前記活性パターン２０６ｂの側壁を覆うように形成することができる。
【図面の簡単な説明】
【０２０６】
【図１Ａ】本発明の一実施形態に係る半導体素子を示す平面図である。
【図１Ｂ】本発明の一実施形態に係る半導体素子を示す平面図である。
【図１Ｃ】本発明の一実施形態に係る半導体素子を示す平面図である。
【図１Ｄ】本発明の一実施形態に係る半導体素子を示す平面図である。
【図１Ｅ】本発明の一実施形態に係る半導体素子を示す平面図である。
【図１Ｆ】本発明の一実施形態に係る半導体素子を示す平面図である。
【図１Ｇ】本発明の一実施形態に係る半導体素子を示す平面図である。
【図１Ｈ】本発明の一実施形態に係る半導体素子を示す平面図である。
【図２Ａ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図２Ｂ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図２Ｃ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図３Ａ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図３Ｂ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図３Ｃ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図４Ａ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図４Ｂ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図４Ｃ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図５Ａ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図５Ｂ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図５Ｃ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図６Ａ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図６Ｂ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図６Ｃ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図７Ａ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図７Ｂ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図７Ｃ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図８Ａ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図８Ｂ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図８Ｃ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図９Ａ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図９Ｂ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図９Ｃ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図１０Ａ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図１０Ｂ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図１０Ｃ】本発明の一実施形態に係る半導体素子を示す断面図である。
【図１１Ａ】本発明の他の実施形態に係る半導体素子を示す平面図である。
【図１１Ｂ】本発明の他の実施形態に係る半導体素子を示す平面図である。
【図１１Ｃ】本発明の他の実施形態に係る半導体素子を示す平面図である。
【図１１Ｄ】本発明の他の実施形態に係る半導体素子を示す平面図である。
【図１１Ｅ】本発明の他の実施形態に係る半導体素子を示す平面図である。
【図１２Ａ】本発明の他の実施形態に係る半導体素子を示す断面図である。
【図１２Ｂ】本発明の他の実施形態に係る半導体素子を示す断面図である。
【図１２Ｃ】本発明の他の実施形態に係る半導体素子を示す断面図である。
【図１２Ｄ】本発明の他の実施形態に係る半導体素子を示す断面図である。
【図１２Ｅ】本発明の他の実施形態に係る半導体素子を示す断面図である。
【図１３】本発明のさらに他の実施形態に係る半導体素子を示す平面図である。
【図１４】本発明の一実施形態に係る半導体素子の製造方法を示す概略的な工程フローチャートである。
【図１５】本発明の他の実施形態に係る半導体素子の製造方法を示す概略的な工程フローチャートである。
【図１６】本発明の実施形態により製造された半導体素子を示す平面図である。
【図１７】本発明のさらに他の実施形態により製造された半導体素子を示す断面図である。
【符号の説明】
【０２０７】
１００、２００  基板
１０６ａ  第１活性パターン
１０６ｂ  第２活性パターン
１０６ｃ  第３活性パターン
１１２  素子分離膜
１２２ａ  第１埋込誘電膜
１２２ｂ  第２埋込誘電膜
１２２ｃ  第３埋込誘電膜
１２４ａ  第１埋込パターン
１２４ｂ  第２埋込パターン
１２４ｃ  第３埋込パターン
１２５ｂ  第１連結部
１２５ｃ  第２連結部
１３６ａ  第１ゲート構造体
１３６ｂ  第２ゲート構造体
１３６ｃ  第３ゲート構造体
１４７  下部層間絶縁膜
１４８  第１下部導電性パターン
１４９ａ  第２下部導電性パターン
１４９ｂ  第２下部コンタクト構造体
１５０ａ  第３下部導電性パターン
１５０ｂ  第３下部コンタクト構造体
１５１  上部層間絶縁膜
１５４ａ  第１ゲートコンタクト構造体
１５４ｂ  第２上部コンタクト構造体
１５４ｃ  第３上部コンタクト構造体
１５７ａ  第１上部導電性パターン
１５７ｂ  第１下部ゲート配線
１５８ａ  第２上部導電性パターン
１５８ｂ  第２下部ゲート配線
２０６ｂ  活性パターン
２１２  第１素子分離膜
２１２ａ  活性領域
２２４  埋込パターン
２２４ａ  連結部
２２７  第２素子分離膜
２３６ａ  第１ゲート構造体
２３６ｂ  第２ゲート構造体
５００  第１領域
５１０  第２領域
５２０  第３領域
５３０  第４領域
５４０  第５領域
５５０  半導体素子
５６０  第１パッシベーション膜
６００  集積回路基板
６１０  基板間配線
６２０  第２パッシベーション膜
Ａ  第１素子領域
Ｂ  第２素子領域
Ｃ  第３素子領域
Ｊ  フローティングボディ素子領域
Ｋ  バルクボディ素子領域
【図１Ａ】
0005707018.tif 000002
【図１Ｂ】
0005707018.tif 000003
【図１Ｃ】
0005707018.tif 000004
【図１Ｄ】
0005707018.tif 000005
【図１Ｅ】
0005707018.tif 000006
【図１Ｆ】
0005707018.tif 000007
【図１Ｇ】
0005707018.tif 000008
【図１Ｈ】
0005707018.tif 000009
【図２Ａ】
0005707018.tif 000010
【図２Ｂ】
0005707018.tif 000011
【図２Ｃ】
0005707018.tif 000012
【図３Ａ】
0005707018.tif 000013
【図３Ｂ】
0005707018.tif 000014
【図３Ｃ】
0005707018.tif 000015
【図４Ａ】
0005707018.tif 000016
【図４Ｂ】
0005707018.tif 000017
【図４Ｃ】
0005707018.tif 000018
【図５Ａ】
0005707018.tif 000019
【図５Ｂ】
0005707018.tif 000020
【図５Ｃ】
0005707018.tif 000021
【図６Ａ】
0005707018.tif 000022
【図６Ｂ】
0005707018.tif 000023
【図６Ｃ】
0005707018.tif 000024
【図７Ａ】
0005707018.tif 000025
【図７Ｂ】
0005707018.tif 000026
【図７Ｃ】
0005707018.tif 000027
【図８Ａ】
0005707018.tif 000028
【図８Ｂ】
0005707018.tif 000029
【図８Ｃ】
0005707018.tif 000030
【図９Ａ】
0005707018.tif 000031
【図９Ｂ】
0005707018.tif 000032
【図９Ｃ】
0005707018.tif 000033
【図１０Ａ】
0005707018.tif 000034
【図１０Ｂ】
0005707018.tif 000035
【図１０Ｃ】
0005707018.tif 000036
【図１１Ａ】
0005707018.tif 000037
【図１１Ｂ】
0005707018.tif 000038
【図１１Ｃ】
0005707018.tif 000039
【図１１Ｄ】
0005707018.tif 000040
【図１１Ｅ】
0005707018.tif 000041
【図１２Ａ】
0005707018.tif 000042
【図１２Ｂ】
0005707018.tif 000043
【図１２Ｃ】
0005707018.tif 000044
【図１２Ｄ】
0005707018.tif 000045
【図１２Ｅ】
0005707018.tif 000046
【図１３】
0005707018.tif 000047
【図１４】
0005707018.tif 000048
【図１５】
0005707018.tif 000049
【図１６】
0005707018.tif 000050
【図１７】
0005707018.tif 000051