(57)【特許請求の範囲】
【請求項１】
第１の電極と、
前記第１の電極に接する第１絶縁体と、
バンドギャップが２ｅＶ以上であるｎ型の第１半導体と、
第２絶縁体と、
前記第２絶縁体に接する第２半導体と、
がこの順で積層されており、
更に、前記第１半導体に接する第２の電極と、
前記第２半導体に接する複数の第３の電極と、
を備える半導体デバイスの駆動方法であって、
前記第１の電極に印加される電圧の範囲における最低値を、前記第２の電極に印加される電圧の範囲における最低値以下にして、前記第１の電極と前記第２の電極との間に電圧を印加することにより、前記第２半導体のチャネル領域の抵抗値を変化させることを特徴とする半導体デバイスの駆動方法。
【請求項２】
前記第２の電極に印加される電圧の最低値を、前記複数の第３の電極に印加される電圧の中の最低値以下にすることを特徴とする請求項１に記載の半導体デバイスの駆動方法。
【請求項３】
第１の電極と、
前記第１の電極に接する第１絶縁体と、
バンドギャップが２ｅＶ以上であるｐ型の第１半導体と、
第２絶縁体と、
前記第２絶縁体に接する第２半導体と、
がこの順で積層されており、
更に、前記第１半導体に接する第２の電極と、
前記第２半導体に接する複数の第３の電極と、
を備える半導体デバイスの駆動方法であって、
前記第１の電極に印加される電圧の範囲における最高値を、前記第２の電極に印加される電圧の範囲における最高値以上にして、前記第１の電極と前記第２の電極との間に電圧を印加することにより、前記第２半導体のチャネル領域の抵抗値を変化させることを特徴とする半導体デバイスの駆動方法。
【請求項４】
前記第２の電極に印加される電圧の最高値を、前記複数の第３の電極に印加される電圧の中の最高値以上にすることを特徴とする請求項３に記載の半導体デバイスの駆動方法。
【請求項５】
第１の電極と、
前記第１の電極に接する第１絶縁体と、
バンドギャップが２ｅＶ以上であるｎ型の第１半導体と、
第２絶縁体と、
前記第２絶縁体に接する第２半導体と、
がこの順で積層されており、
更に、前記第１半導体に接する第２の電極と、
前記第２半導体に接する複数の第３の電極と、
を備える半導体デバイスの駆動方法であって、
前記第２の電極に印加される電圧の最低値を、前記複数の第３の電極に印加される電圧の中の最高値以上にして、前記第１の電極と前記第２の電極との間に電圧を印加することにより、前記第２半導体のチャネル領域の抵抗値を変化させることを特徴とする半導体デバイスの駆動方法。
【請求項６】
第１の電極と、
前記第１の電極に接する第１絶縁体と、
バンドギャップが２ｅＶ以上であるｐ型の第１半導体と、
第２絶縁体と、
前記第２絶縁体に接する第２半導体と、
がこの順で積層されており、
更に、前記第１半導体に接する第２の電極と、
前記第２半導体に接する複数の第３の電極と、
を備える半導体デバイスの駆動方法であって、
前記第２の電極に印加される電圧の最高値を、前記複数の第３の電極に印加される電圧の中の最低値以下にして、前記第１の電極と前記第２の電極との間に電圧を印加することにより、前記第２半導体のチャネル領域の抵抗値を変化させることを特徴とする半導体デバイスの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及びその駆動方法に関する。より詳しくは、高性能化に必要なデバイスの面積を縮小することが可能な半導体デバイス及びその駆動方法に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイ装置等に、アモルファスシリコンやポリシリコンをチャネルに用いた薄膜トランジスタ（Ｔｈｉｎ−Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）を複数備えた基板が用いられている。この基板において、ＴＦＴはスイッチとしてだけではなく、論理回路、走査回路、アナログ回路等の機能回路の構成要素としても用いられる。例えば、液晶ディスプレイ装置の走査回路は同一基板上のＴＦＴを用いて構成することができる。これにより、従来、基板の外部から画素配線に接続していた走査回路用の結晶シリコンＩＣが不要となり、液晶ディスプレイ装置のコストを下げ、また堅牢性を上げることが可能となる。
【０００３】
しかし、通常のＴＦＴの製造プロセスにおけるデザインルールは数μｍ程度と大きく、機能回路を構成するには結晶シリコンＩＣと比べて大きな面積が必要となる。面積に制約があれば回路に実装できるＴＦＴ数が低下し、回路の機能や性能も制限される。また、回路が大面積となると、配線の負荷も増加するため消費電力が高くなる。
【０００４】
回路の面積を小さくする方法として、非特許文献１に開示されたスタックトＳＲＡＭと呼ばれるデバイス積層技術を応用することが考えられる。即ち、トップゲート構造のｎ型ＴＦＴとボトムゲート構造のｐ型ＴＦＴを積層し、ゲート電極を２つのＴＦＴで共通化することが考えられる。
【０００５】
一方、非特許文献２には、ｐ型有機半導体とｎ型半導体を積層した半導体をチャネルとすることで両極性トランジスタを実現する技術が開示されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｓｈｉｃｈｉｊｏ  ｅｔ．  ａｌ．，  Ｄｉｇｅｓｔ  ｏｆ  ＩＥＤＭ  ’８４，  ｐ．２２８
【非特許文献２】ｋｕｗａｈａｒａ  ｅｔ．  ａｌ．，  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，  ｐ．４７６５，  ｖｏｌ．８５，  ２００４
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献１の技術はインバータの面積を約半分にすることはできるが、ゲート電極が共通であるためインバータ以外の機能回路への適用は難しい。
【０００８】
また、非特許文献２の技術はｐ型ＴＦＴとｎ型ＴＦＴで半導体を区別して成膜及びパターニングする必要が無いためプロセス工程を省略できるが、デバイス面積の縮小を実現することは困難である。
【０００９】
そこで、本発明は、機能回路を従来よりも小面積で構成することが可能な、新たな構造を備える電界効果トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）を含む半導体デバイス及びその駆動方法を提供することを目的とする。即ち、ＦＥＴにより構成される機能回路の実装面積を縮小することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は、
第１の電極と、
前記第１の電極に接する第１絶縁体と、
バンドギャップが２ｅＶ以上であるｎ型の第１半導体と、
第２絶縁体と、
前記第２絶縁体に接する第２半導体と、
がこの順で積層されており、
更に、前記第１半導体に接する第２の電極と、
前記第２半導体に接する複数の第３の電極と、
を備える半導体デバイスの駆動方法であって、
前記第１の電極に印加される電圧の範囲における最低値を、前記第２の電極に印加される電圧の範囲における最低値以下にして、前記第１の電極と前記第２の電極との間に電圧を印加することにより、前記第２半導体のチャネル領域の抵抗値を変化させることを特徴とする半導体デバイスの駆動方法を提供するものである。
また、本発明は、
第１の電極と、
前記第１の電極に接する第１絶縁体と、
バンドギャップが２ｅＶ以上であるｐ型の第１半導体と、
第２絶縁体と、
前記第２絶縁体に接する第２半導体と、
がこの順で積層されており、
更に、前記第１半導体に接する第２の電極と、
前記第２半導体に接する複数の第３の電極と、
を備える半導体デバイスの駆動方法であって、
前記第１の電極に印加される電圧の範囲における最高値を、前記第２の電極に印加される電圧の範囲における最高値以上にして、前記第１の電極と前記第２の電極との間に電圧を印加することにより、前記第２半導体のチャネル領域の抵抗値を変化させることを特徴とする半導体デバイスの駆動方法を提供するものである。
【００１１】
また、本発明は、
第１の電極と、
前記第１の電極に接する第１絶縁体と、
バンドギャップが２ｅＶ以上であるｎ型の第１半導体と、
第２絶縁体と、
前記第２絶縁体に接する第２半導体と、
がこの順で積層されており、
更に、前記第１半導体に接する第２の電極と、
前記第２半導体に接する複数の第３の電極と、
を備える半導体デバイスの駆動方法であって、
前記第２の電極に印加される電圧の最低値を、前記複数の第３の電極に印加される電圧の中の最高値以上にして、前記第１の電極と前記第２の電極との間に電圧を印加することにより、前記第２半導体のチャネル領域の抵抗値を変化させることを特徴とする半導体デバイスの駆動方法を提供するものである。
また、本発明は、
第１の電極と、
前記第１の電極に接する第１絶縁体と、
バンドギャップが２ｅＶ以上であるｐ型の第１半導体と、
第２絶縁体と、
前記第２絶縁体に接する第２半導体と、
がこの順で積層されており、
更に、前記第１半導体に接する第２の電極と、
前記第２半導体に接する複数の第３の電極と、
を備える半導体デバイスの駆動方法であって、
前記第２の電極に印加される電圧の最高値を、前記複数の第３の電極に印加される電圧の中の最低値以下にして、前記第１の電極と前記第２の電極との間に電圧を印加することにより、前記第２半導体のチャネル領域の抵抗値を変化させることを特徴とする半導体デバイスの駆動方法を提供するものである。
【発明の効果】
【００１２】
本発明によれば、論理回路を含む機能回路の少なくとも一部を、従来のほぼ半分の面積で構成することが可能となる。これにより、半導体デバイス面積の縮小することができ、デバイスのコストや消費電力を低減することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】ａ−ＩＧＺＯ  ＴＦＴを示す図である。
【図２】図１のａ−ＩＧＺＯ  ＴＦＴの伝達特性と内部電極電圧を示す図である。
【図３】実施例１のチャネル抵抗可変回路の断面図である。
【図４】従来のチャネル抵抗可変回路の回路図である。
【図５】実施例２のＮＡＮＤ回路の断面図である。
【図６】従来のＮＡＮＤ回路の回路図である。
【図７】本発明のＮＯＲ回路の断面図である。
【図８】従来のＮＯＲ回路の回路図である。
【図９】実施例４の２値バッファ回路の断面図である。
【図１０】従来の２値バッファ回路の回路図である。
【図１１】実施例３のＮＡＮＤ回路の断面図である。
【図１２】実施例３のＮＡＮＤ回路の平面図である。
【発明を実施するための形態】
【００１４】
本発明の半導体デバイスは、電極と第１絶縁体とバンドギャップが２ｅＶ以上の第１半導体と第２絶縁体と第２半導体とが積層されており、前記電極は第１絶縁体に接し、第１半導体は第１絶縁体と第２絶縁体に挟まれ、第２半導体は第２絶縁体に接している。更に、第１半導体に接する１つ以上の電極と、第２半導体に接する２つ以上の電極とを少なくとも備える。以下、第１絶縁体に接する電極を「第１電極」といい、第１半導体に接する電極を「第２電極」という。
【００１５】
本発明の半導体デバイス及びその駆動方法は、第１電極と第２電極に印加される電圧によって生じる電界効果により、実質的に第１半導体を導通状態又は絶縁状態とすることができる現象を利用する。ここで本発明における「実質的に」とは、半導体デバイスを駆動する際に、電気特性の側面から、導通状態又は絶縁状態とみなせる状態をいう。そしてこの絶縁状態とは、第１絶縁体と絶縁状態である第１半導体の積層を電極で挟んだ場合、その電極間で電荷保存則が成り立つということである。即ち、物理的には完全空乏化し、反転層を形成しない状態である。本発明において、前記「完全空乏化し、反転層を形成しない状態」とは、完全に空乏化している状態だけでなく、デバイス特性上、「完全空乏化し、反転層を形成しない状態」と同視し得る状態を含む。具体的には、半導体層に電界を印加することによって膜厚方向全体にわたって実質的に空乏化している状態をいう。本発明において「実質的に空乏化している」とは、完全に空乏化している状態だけでなく、電気的特性上、絶縁化しているとみなせる状態も含む。
【００１６】
第１半導体が導通状態のときは、第１半導体がゲートとして機能し、第２絶縁体がゲート絶縁体として機能し、第２半導体の少なくとも一部は、その抵抗が第１半導体に接続する電極の電圧により制御されるチャネルとなる。一方、第１半導体が絶縁状態のときは、第１電極がゲートとして機能し、第１絶縁体、第１半導体及び第２絶縁体の三層が全てゲート絶縁体として機能し、第２半導体の少なくとも一部は、その抵抗が第１電極の電圧により制御されるチャネルとなる。第１半導体が反転層を形成した場合、第１電極からの電場は第２半導体に到達せず、第２半導体の抵抗を制御できない。
【００１７】
第１半導体が電界効果で絶縁状態となる場合、即ち第１半導体が完全空乏化する場合について、第１半導体をｎ型半導体として以下に説明する。
【００１８】
第１半導体を完全空乏化するためには、第１電極に印加する電圧Ｖ１と、第１半導体に接続する電極の電圧Ｖ２が次の関係を満たす必要がある。
−（Ｖ１−Ｖ２−ＶＦＢ）≧（ｑ・ＮＤ１／（２・εｓ１））・（ｔｓ１2＋２・ｔｓ１・εｓ１／Ｃ１）  式（１）
ｑは電気素量、ＶＦＢは第１電極−第１絶縁体−第１半導体構造におけるフラットバンド電圧である。ＮＤ１、ｔｓ１、εｓ１はそれぞれ第１半導体のドナー密度（又は電界が印加されていない場合のキャリア密度）、厚さ、誘電率である。Ｃ１は第１絶縁体の単位面積当たりの容量である。式（１）より、ＶＦＢ＝０Ｖの場合、第１半導体に接続する電極に印加した最低電圧に対し、第１電極に印加する電圧が同じか又はより低い場合に第１半導体を完全空乏化することができる。完全空乏化を実現する第１電極の電圧Ｖ１を高くするためには、ＮＤ１、ｔｓ１を小さく、εｓ１、Ｃ１を大きくすれば良い。ＶＦＢを０Ｖ、第１半導体の比誘電率を１０、Ｃ１を３．５×１０-8（Ｆ／ｃｍ2）（１００（ｎｍ）厚のＳｉＯ2相当）、ＮＤ１を１０18（ｃｍ-3）とすると、−（Ｖ１−Ｖ２）＝１（Ｖ）で完全空乏化するためにはｔｓが２（ｎｍ）以下となる。従って、ドナー密度は１０18（ｃｍ-3）以下が好ましい。但し、ドナー密度が１０18（ｃｍ-3）以上であっても、第１絶縁体として高誘電率絶縁体を用いれば、完全空乏化する電圧を高くすることができる。
【００１９】
第１電極に印加する電圧がさらに低くなると、第１半導体が反転層を形成し、導通状態となる。この時、本発明のデバイスは、想定した動作が実現できなくなる。安定な動作を実現するためには、広い電圧範囲で完全空乏状態が、長時間実現される材料が好ましい。第１半導体が反転層を形成する場合について、第１半導体をｎ型半導体として以下に説明する。
【００２０】
第１半導体には、第１半導体に接続する電極より注入されたホール、或いは第１半導体の空乏層中で電子−ホール対生成により形成されたホールにより反転層が形成される。反転層を形成するために必要な単位面積当たりのホール密度は第１電極の電圧を−５（Ｖ）、Ｃ１を３．５×１０-8（Ｆ／ｃｍ2）とすると、約１×１０12（ｃｍ-2）である。第１半導体の膜厚を１０（ｎｍ）とすると、約１×１０18（ｃｍ-3）のホールが必要となる。
【００２１】
ホールの注入は、第１半導体の価電子帯と、第１半導体に接続する電極の仕事関数との差をコントロールする事で抑制できる。また、電極と第１半導体の間に、より電子密度が高い領域を追加・挿入すると、電子−ホール対消滅を促し、第１半導体まで到達するホールが減少する。
【００２２】
一方、電子−ホール対生成は、ショックレー−リード−ホール（ＳＲＨ）統計に従う。ＳＲＨ統計によると、電子−ホール対生成割合Ｕは、次のように表される。
Ｕ≦ｎｉ・ｖｔｈ・σ・Ｎｔ／２      式（２）
ｎｉは第１半導体の真性キャリア密度、ｖｔｈは熱速度、σは捕獲断面積、Ｎｔは真性フェルミ準位におけるトラップ密度である。但し、ホールと電子の捕獲断面積σは同じとしている。真性キャリア密度はバンドギャップＥｇとの間に以下の関係がある。
ｌｏｇ（ｎｉ）＝−（Ｅｇ／（２・ｋ・Ｔ））・ｌｏｇ（ｅ）＋（１／２）ｌｏｇ（Ｎｃ・Ｎｖ）      式（３）
ｋはボルツマン定数、Ｔは絶対温度、ｅは自然対数の底、Ｎｃは伝導帯の有効状態密度、Ｎｖは価電子帯の有効状態密度である。式（３）より、ｌｏｇ（ｅ）／（２・ｋ・Ｔ）は約−８．４（ｅＶ-1）であり、Ｅｇが０．１（ｅＶ）増加すると、ｌｏｇ（ｎｉ）が約−１低下すること、つまりｎｉが一桁小さくなることを示している。
【００２３】
式（２）及び式（３）より、バンドギャップＥｇと反転層形成に必要な最小時間の関係を見積もることができる。例えば、代表的な半導体であるＳｉ（Ｅｇ＝１．１（ｅＶ））の場合、Ｎｃ＝Ｎｖ＝３×１０19（ｃｍ-3）とすると、式（３）より、ｎｉは約２×１０10（ｃｍ-3）となる。また、ｖｔｈを１０7（ｃｍ／ｓ）、σを１０-15（ｃｍ-2）、Ｎｔを１０17（ｃｍ-3）とすると、式（２）より、Ｕとして９×１０18（ｃｍ-3ｓ-1）が得られる。必要なホール密度は約１×１０18（ｃｍ-3）であるから、この場合、ホールの調達に少なくとも０．１（ｓ）を必要とすることが分かる。更に、上記の数値を用いると、反転層形成に必要な最小時間として、バンドギャップが２．０（ｅＶ）で約４８日、２．４（ｅＶ）で約３００年、２．７（ｅＶ）で約１０万年が得られる。従って、バンドギャップが２．０（ｅＶ）以上であれば、通常動作における電子−ホール対生成による反転層の形成を無視できると思われる。より好ましくは、バンドギャップは２．４（ｅＶ）以上、更に好ましくは２．７（ｅＶ）以上あればより良い。
【００２４】
ところで、本発明の半導体デバイスに含まれるＴＦＴがアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ（ａ−ＩＧＺＯ）をチャネルとするＴＦＴである場合には、絶縁状態の形成を実験的に確認することができる。ａ−ＩＧＺＯは非晶質金属酸化物半導体であり、ａ−ＩＧＺＯのバンドギャップは約３（ｅＶ）である。
【００２５】
ａ−ＩＧＺＯをチャネルとするＴＦＴの構造の断面図を図１に示す。図１のＴＦＴは基板上に、ゲート１２、ゲート絶縁体１３、半導体１４、ドレイン１５、ソース１６、第１内側電極１７、第２内側電極１８を有する。ソース１６とドレイン１５の間に第１内側電極１７と第２内側電極１８を備えており、Ｇａｔｅｄ−Ｆｏｕｒ−Ｐｒｏｂｅ  ＴＦＴと呼ばれる。第１内側電極１７と第２内側電極１８の電圧をそれぞれＶＰ１、ＶＰ２、ソース電圧を０（Ｖ）、ドレイン電圧を０．１（Ｖ）又は１２（Ｖ）とし、ゲート電圧を２０（Ｖ）から−２０（Ｖ）まで変化させた場合のドレイン電流の値を図２に示す。図２にはＶＰ１、ＶＰ２の電圧が重ねられている。ゲート電圧が０（Ｖ）以上ではドレイン電流が流れ、ＶＰ１、ＶＰ２はソース電圧とドレイン電圧と等分した中間の値を示す。一方、ゲート電圧が０（Ｖ）以下ではＶＰ１とＶＰ２の電圧はゲート電圧の減少と共に減少し、負の電圧を示す。これは、電荷保存則に従って、ゲート電圧の減少と共に、内部電極の電圧が減少し、ａ−ＩＧＺＯが絶縁状態となっていることを明示している。
【００２６】
以上、第１半導体をｎ型半導体として述べてきたが、ｐ型の半導体でも、同様に考えることができる。その場合、いくつかの記載が変更される。例えば、式（１）におけるドナー密度はアクセプタ密度となる。また、ＶＦＢ＝０Ｖの場合、第１半導体に接続する電極に印加する最高電圧に対し、第１電極に印加する電圧が同じか又はより高い場合に第１半導体を完全空乏化することができる。反転層を形成する電子の注入は、第１半導体の伝導帯と、第１半導体に接続する電極の仕事関数との差をコントロールする事により抑制することができる。また、電極と第１半導体の間によりホール密度が高い領域を追加・挿入すれば、電子−ホール対消滅を促し、第１半導体まで到達する電子が減少する。
【００２７】
次に、本発明の半導体デバイスに含まれる各部材の材料について説明する。
【００２８】
第１半導体の材料としては、ａ−ＩＧＺＯを含むワイドギャップ金属酸化物半導体が好適である。ｎ型半導体としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ（ＩＴＯ）、Ｉｎ−Ｏ、Ｚｎ−Ｏ、Ｇａ−Ｏ、Ｓｎ−Ｏ（ＳｎＯ2）等を用いることができる。これらはＥｇが大きく、ホールの移動度も低い。ホールの移動度が低いと、注入による反転層の形成を抑制することができるためより好ましい。ｐ型半導体としては、Ｚｎ−Ｒｈ−Ｏ、Ｃｕ−Ｏ、Ｓｒ−Ｃｕ−Ｏ、Ｎｉ−Ｏ、Ｌａ−Ｃｕ−Ｏ−（Ｓ、Ｓｅ、Ｔｅ）、Ｃｕ−Ａｌ−Ｏ、Ｓｎ−Ｏ（ＳｎＯ）等を用いることができる。酸化物以外のワイドギャップ半導体も用いることができ、この場合の例としては、Ｚｎ−Ｓｅ、Ｚｎ−Ｓ、Ｃｄ−Ｔｅ、Ｇａ−Ｎ、Ｓｉ−Ｃ、Ｃ（ダイヤモンド）等が挙げられる。これらの半導体は結晶、多結晶、微結晶、アモルファスいずれの構造であっても良い。
【００２９】
第２半導体の材料としては、電界効果トランジスタのチャネルに使われる半導体であれば特に制限はない。例えば、ワイドギャップ半導体のみならず、結晶Ｓｉ、多結晶Ｓｉ、微結晶Ｓｉ、アモルファスＳｉ等のＳｉ系の半導体、有機半導体を用いることができる。
【００３０】
第１絶縁体及び第２絶縁体の材料としては、従来の電界効果トランジスタに用いられている絶縁体材料を使用することが可能である。
【００３１】
以下、本発明の半導体デバイス及びその駆動方法の好適な実施形態について説明する。
【００３２】
［第１の実施形態］
本実施形態は本発明の半導体デバイスをチャネル抵抗可変回路に用いた例である。本実施形態のチャネル抵抗可変回路の断面図を図３に示す。
【００３３】
本実施形態のチャネル抵抗可変回路は基板上に、第１電極１、第１絶縁体２、バンドギャップが２ｅＶ以上のｎ型半導体である第１半導体３、第２絶縁体４、ｎ型半導体である第２半導体５を積層した構造を有する。更に、第１半導体３に接続する第２電極６と、第２半導体５に接続する第３電極７及び第４電極８を備える。ｎ型の第１半導体３は第１電極１に印加される電圧が第２電極６に印加される電圧以下の場合には完全空乏化して絶縁状態となる。一方、第１電極１に印加される電圧が第２電極６に印加される電圧以上の場合には蓄積化する。第１電極１に印加される電圧の範囲における最低値を、第２電極６に印加される電圧の範囲における最低値以下にすることでｎ型の第１半導体３の完全空乏化を実現する。また、第２電極６に印加される電圧の最低値を、第２半導体５に接続する複数の電極に印加される電圧の中の最高値以上としても本発明の効果が得られる。本実施形態では、第１電極１・第２電極６に印加される電圧の最大値をＶ１、最小値をＶ２、第３電極７に印加される電圧をＶＤ、第４電極８に印加される電圧をＶＳとする。但し、ＶＤはＶＳより高く、Ｖ２はＶＤより高い。第１電極１と第２電極６に電圧を印加することにより第２半導体５のチャネル領域の抵抗が変化する。正確には、電圧が印加された第１電極１からの電界効果により、又は第２電極６に印加された電圧によって第１の半導体の電気特性が変わり、第１半導体３から生じる電界効果により、第２半導体５のチャネル領域の抵抗が変化する。これにより第２半導体５のチャネル領域の抵抗を所望の値に制御することができる。なお、「第１電極１からの電界効果」とは、第１電極１が電界の始点（その点を基準に電位差を決定する（電界の大きさを決める）基準点）であることを意味する。
【００３４】
第１半導体３としては、金属酸化物半導体を用いるのが好ましく、Ｉｎ、Ｇａ、Ｚｎを主構成元素とする金属酸化物半導体を用いるのがより好ましい。
【００３５】
（１）第１電極１、第２電極６共にＶ１の場合、第１半導体３は完全空乏化し絶縁状態となる。この時、第２半導体５をチャネルとするトランジスタでは、第１電極１がゲートとして機能し、第１絶縁体２、第１半導体３及び第２絶縁体４の三層からなる積層膜がゲート絶縁体として機能する。第１絶縁体２、第１半導体３及び第２絶縁体４の単位面積当たりの容量をそれぞれＣ１、ＣＳ１及びＣ２とすると、積層ゲート絶縁体としての単位面積当たりの容量Ｃは次のように表される。
Ｃ＝（Ｃ１・ＣＳ１・Ｃ２）／（ＣＳ１・Ｃ２＋Ｃ１・Ｃ２＋Ｃ１・ＣＳ１）  式（４）
第３電極７と第４電極８の間に流れる電流ＩＤは、ＶＤ−ＶＳが小さい場合、次のように表される。
ＩＤ＝μ・（Ｗ／Ｌ）・Ｃ・（Ｖ１−ＶＳ−ＶＴＨ２）・（ＶＤ−ＶＳ）      式（５）
μは第２半導体５の移動度、Ｗ、Ｌは第２半導体５をチャネルとするトランジスタのチャネル幅とチャネル長、ＶＴＨ２はその閾値電圧である。この場合の第２半導体５のチャネル領域の抵抗ＲＣＨは次のように表される。
ＲＣＨ＝（ＶＤ−ＶＳ）／ＩＤ＝１／（μ・（Ｗ／Ｌ）・Ｃ・（Ｖ１−ＶＳ−ＶＴＨ２））      式（６ａ）
（２）第１電極１、第２電極６共にＶ２の場合、第１半導体３は完全空乏化し絶縁状態となる。この場合の第２半導体５のチャネル領域の抵抗ＲＣＨは次のように表される。
ＲＣＨ＝１／（μ・（Ｗ／Ｌ）・Ｃ・（Ｖ２−ＶＳ−ＶＴＨ２））      式（６ｂ）
（３）第１電極１がＶ２、第２電極６がＶ１の場合、第１半導体３は完全空乏化し絶縁状態となる。この場合の第２半導体５のチャネル領域の抵抗ＲＣＨは式（６ｂ）で表される。
（４）第１電極１がＶ１、第２電極６がＶ２の場合、第１半導体３の電圧はＶ２になる。この時、第２半導体５をチャネルとするトランジスタでは、第１半導体３がゲートとして機能し、第２絶縁体４がゲート絶縁体として機能する。この場合の第２半導体５のチャネル領域の抵抗ＲＣＨは次のように表される。
ＲＣＨ＝１／（μ・（Ｗ／Ｌ）・Ｃ２・（Ｖ２−ＶＳ−ＶＴＨ２））      式（６ｃ）
【００３６】
以上に示したように、第１電極１と第２電極６の電圧次第で、第２半導体５のチャネル抵抗を３通りに変更することができる。一般的なトランジスタにより本機能を実現するためには、図４の回路図に示すように並置された２つのトランジスタが必要である。一方、本実施形態のチャネル抵抗可変回路に必要な面積はトランジスタ１つ分である。よって、本実施形態のチャネル抵抗可変回路は従来に比べて回路面積をほぼ半減できる。
【００３７】
ここで、本発明のように半導体を積層した場合、考慮しなければならないバックゲート効果について述べる。ゲート電極、ゲート絶縁体、チャネル半導体、バックゲート絶縁体、バックゲート電極を積層したトランジスタにおいて、バックゲート電極に電圧を印加すると、閾値電圧が変化することが知られている。バックゲートの電圧ＶＢと閾値ＶＴＨの関係は近似的に次のように表される。
ＶＴＨ＝ＶＴＨ０−（ＣＧ２／ＣＧ１）・ＶＢ      式（７）
ＶＴＨ０はトランジスタのソースの電圧とバックゲートの電圧が０（Ｖ）の時の閾値電圧、ＣＧ１はゲート絶縁体の単位面積当たりの容量、ＣＧ２はバックゲート絶縁体の単位面積当たりの容量である。
【００３８】
このようなバックゲート効果により、本実施形態のチャネル抵抗可変回路において、第１半導体３を完全空乏化する電圧が変動する。バックゲートの電圧がソースの電圧より高いと、バックゲートの電圧とソースの電圧が同じ場合に比べ、完全空乏化に必要な電圧が低くなる。一方、バックゲート電圧がソース電圧より低いと、バックゲート電圧とソース電圧が同じ場合に比べ、完全空乏化に必要な電圧が高くなる。
【００３９】
本回路において、第１半導体３に対するバックゲート電極は第２半導体５が相当する。第２半導体５の電圧は第３電極７、第４電極８に印加される電圧ＶＤ、ＶＳの間の電圧となる。第１電極１、第２電極６の電圧がＶ２かつＶＤ≦Ｖ２の場合、バックゲート効果により、より高い電圧でも完全空乏化できる。従って、第１電極１の電圧がＶ２ならば、第１半導体３は完全空乏化でき絶縁状態となる。一方、ＶＤ＞Ｖ２の場合、完全空乏化するにはより低い電圧が必要となり、第１電極１の電圧がＶ２では第１半導体３が導通状態となる場合がある。この場合の第２半導体５のチャネル領域の抵抗ＲＣＨは式（６ｂ）ではなく、式（６ｃ）で表される。
【００４０】
また、第１半導体３が完全空乏化する電圧が、第１半導体３のキャリア密度が高い等の理由で下がった場合には、第１電極１、第２電極６の電圧が共にＶ１の場合も、第１半導体３を完全空乏化できないことがある。この場合の第２半導体５のチャネル領域の抵抗ＲＣＨは式（６ａ）から変更され、次のように表される。
１／ＲＣＨ＝μ・（Ｗ／Ｌ）・Ｃ２・（Ｖ１−ＶＳ−ＶＴＨ２）      式（６ａ’）
【００４１】
以上のように、本実施形態のチャネル抵抗可変回路は、完全空乏化する電圧を変更する或いはＶＤ、ＶＳの値を調整することで、更に自由度の高いチャネル抵抗を選択できるようになる。バックゲート効果を考慮すると、第２電極６に印加される電圧の最低値を、第２半導体５に接続する複数の電極に印加される電圧の中の最低値以下にすることでｎ型の第１半導体３の完全空乏化を実現する。
【００４２】
また、第１半導体３がバンドギャップ２（ｅＶ）以上のｐ型半導体でも、同様の回路を得ることができる。但し、電圧の高低の関係はｎ型半導体の場合と反対である。即ち、ｐ型の第１半導体３は第１電極１に印加される電圧が第２電極６に印加される電圧以上の場合には完全空乏化して絶縁状態となる。一方、第１電極１に印加される電圧が第２電極６に印加される電圧以下の場合には蓄積化する。第１電極１に印加される電圧の範囲における最高値を、第２電極６に印加される電圧の範囲における最高値以上にすることでｐ型の第１半導体３の完全空乏化を実現する。また、バックゲート効果を考慮すると、第２電極６に印加される電圧の最高値を、第２半導体５に接続する複数の電極に印加される電圧の中の最高値以上にすることでｐ型の第１半導体３の完全空乏化を実現する。また、第２電極６に印加される電圧の最高値を、第２半導体５に接続する複数の電極に印加される電圧の中の最低値以下としても本発明の効果が得られる。
【００４３】
［第２の実施形態］
本実施形態は本発明の半導体デバイスをＮＡＮＤ回路に用いた例である。本実施形態のＮＡＮＤ回路の断面図を図５に示す。
【００４４】
本実施形態のＮＡＮＤ回路は基板上に、第１電極１、第１絶縁体２、バンドギャップが２ｅＶ以上のｎ型半導体である第１半導体３、第２絶縁体４、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２を積層した構造を有する。更に、第１半導体３に接続する第２電極６と、第２半導体（ｐ型）５−１に接続する第３電極７と、第２半導体（ｎ型）５−２に接続する第４電極８を備える。加えて、第２半導体（ｐ型）５−１と第２半導体（ｎ型）５−２の双方に接続する第５電極９を備える。ｎ型の第１半導体３は第１電極１に印加される電圧が第２電極６に印加される電圧以下の場合には完全空乏化して絶縁状態となる。一方、第１電極１に印加される電圧が第２電極６に印加される電圧以上の場合には蓄積化する。第１電極１に印加される電圧の範囲における最低値を、第２電極６に印加される電圧の範囲における最低値以下にすることでｎ型の第１半導体３の完全空乏化を実現する。本実施形態では、第１電極１及び第２電極６に印加される電圧の最大値をＶ１、最小値をＶ２、第３電極７に印加される電圧をＶＤＤ、第４電極８に印加される電圧をＶＳＳとする。但し、ＶＤＤはＶＳＳより高く、Ｖ１はＶＤＤ以上であり、Ｖ２はＶＳＳ以下である。また、バックゲート効果を考慮すると、第２電極６に印加される電圧の最低値を、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２に接続する複数の電極に印加される電圧の中の最低値以下にすることでｎ型の第１半導体３の完全空乏化を実現する。
【００４５】
（１）第１電極１、第２電極６共にＶ１の場合、第１半導体３は完全空乏化し絶縁状態となる。この時、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２をチャネルとするトランジスタでは、第１電極１がゲートとして機能し、第１絶縁体２、第１半導体３及び第２絶縁体４の三層からなる積層膜がゲート絶縁体として機能する。第１絶縁体２、第１半導体３及び第２絶縁体４の単位面積当たりの容量をそれぞれＣ１、ＣＳ１及びＣ２とすると、積層ゲート絶縁体としての単位面積当たりの容量Ｃは式（４）で表される。第２半導体（ｐ型）５−１は第１電極１がＶ１、ソースに相当する第３電極７がＶＤＤのためオフ状態になり、第２半導体（ｎ型）５−２は第１電極１がＶ１、ソースに相当する第４電極８がＶＳＳのためオン状態になる。従って、第５電極９の電圧はＶＳＳとなる。
【００４６】
第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧はＶＤＤ以下であり、第２電極６の電圧と同じか又は第２電極６の電圧より低い。バックゲート効果により、第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より高くてもｎ型半導体である第１半導体３を完全空乏化することが可能となり、第１半導体３の絶縁状態は保たれる。
【００４７】
（２）第１電極１がＶ１、第２電極６がＶ２の場合、第１半導体３は導通状態となる。この時、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２をチャネルとするトランジスタでは、第１半導体３がゲートとして機能し、第２絶縁体４がゲート絶縁体として機能する。第２半導体（ｐ型）５−１は第１半導体３がＶ２、ソースに相当する第３電極７がＶＤＤのためオン状態になり、第２半導体（ｎ型）５−２は第１半導体３がＶ２、ソースに相当する第４電極８がＶＳＳのためオフ状態になる。従って、第５電極９の電圧はＶＤＤとなる。
【００４８】
第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧はＶＳＳ以上であり、第２電極６の電圧Ｖ２と同じか又は第２電極６の電圧Ｖ２より高い。バックゲート効果により、ｎ型半導体である第１半導体３を完全空乏化する第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より低くなり、第１半導体３の導通状態は保たれる。
【００４９】
（３）第１電極１がＶ２、第２電極６がＶ１の場合、第１半導体３は完全空乏化し絶縁状態となる。この時、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２をチャネルとするトランジスタでは、第１電極１がゲートとして機能し、第１絶縁体２、第１半導体３及び第２絶縁体４の三層の積層膜がゲート絶縁体として機能する。第２半導体（ｐ型）５−１は第１電極１がＶ２、ソースに相当する第３電極７がＶＤＤのためオン状態になり、第２半導体（ｎ型）５−２は第１電極１がＶ２、ソースに相当する第４電極８がＶＳＳのためオフ状態になる。従って、第５電極９の電圧はＶＤＤとなる。
【００５０】
第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧はＶＤＤ以下であり、第２電極６の電圧Ｖ１と同じか又は第２電極６の電圧Ｖ１より低い。バックゲート効果により、第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より高くてもｎ型半導体である第１半導体３を完全空乏化することが可能となり、第１半導体３の絶縁状態は保たれる。
【００５１】
（４）第１電極１がＶ２、第２電極６がＶ２の場合、第１半導体３は完全空乏化し絶縁状態となる。この時、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２をチャネルとするトランジスタでは、第１電極１がゲートとして機能し、第１絶縁体２、第１半導体３及び第２絶縁体４の三層の積層膜がゲート絶縁体として機能する。第２半導体（ｐ型）５−１は第１電極１がＶ２、ソースに相当する第３電極７がＶＤＤのためオン状態になり、第２半導体（ｎ型）５−２は第１電極１がＶ２、ソースに相当する第４電極８がＶＳＳのためオフ状態になる。従って、第５電極９の電圧はＶＤＤとなる。
【００５２】
第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧はＶＳＳ以上であり、第２電極６の電圧Ｖ２と同じか又は第２電極６の電圧Ｖ２より高い。バックゲート効果により、第１半導体３を完全空乏化するのに要する第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より低くなり、ｎ型半導体である第１半導体３の絶縁状態が破られる可能性がある。しかし、もし破られたとしても、第２電極６の電圧がＶ２であるため、第２半導体（ｐ型）５−１のオン、第２半導体（ｎ型）５−２のオフは保たれる。
【００５３】
これらの動作を表にまとめると表１のようになる。表１中のＶＳＣ２は第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧である。
【００５４】
【表１】
0005701015.tif 000002
【００５５】
上記（１）から（４）の動作により、本回路はＮＡＮＤ論理機能を実現する。一般的なトランジスタにより本機能を実現するためには、図６に示すように４つのトランジスタを必要とする。一方、本実施形態のＮＡＮＤ回路で必要な面積はトランジスタ２つ分である。よって、本実施形態のＮＡＮＤ回路は従来に比べて回路面積をほぼ半減できる。
【００５６】
［第３の実施形態］
本実施形態は本発明の半導体デバイスをＮＯＲ回路に用いた例である。本実施形態のＮＯＲ回路の断面図を図７に示す。
【００５７】
本実施形態のＮＯＲ回路は基板上に、第１電極１、第１絶縁体２、バンドギャップが２ｅＶ以上のｐ型半導体である第１半導体３、第２絶縁体４、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２を積層した構造を有する。更に、第１半導体３に接続する第２電極６と、第２半導体（ｐ型）５−１に接続する第３電極７、第２半導体（ｎ型）５−２に接続する第４電極８を備える。加えて、第２半導体（ｐ型）５−１と第２半導体（ｎ型）５−２の双方に接続する第５電極９を備える。ｐ型の第１半導体３は第１電極１に印加される電圧が第２電極６に印加される電圧以上の場合には完全空乏化して絶縁状態となる。一方、第１電極１に印加される電圧が第２電極６に印加される電圧以下の場合には蓄積化する。第１電極１に印加される電圧の範囲における最高値を、第２電極６に印加される電圧の範囲における最高値以上にすることでｐ型の第１半導体３の完全空乏化を実現する。本実施形態では、第１電極１及び第２電極６に印加される電圧の最大値をＶ１、最小値をＶ２、第３電極７に印加される電圧をＶＤＤ、第４電極８に印加される電圧をＶＳＳとする。但し、ＶＤＤはＶＳＳより高く、Ｖ１はＶＤＤ以上であり、Ｖ２はＶＳＳ以下である。また、バックゲート効果を考慮すると、第２電極６に印加される電圧の最高値を、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２に接続する複数の電極に印加される電圧の中の最高値以上にすることでｐ型の第１半導体３の完全空乏化を実現する。
【００５８】
（１）第１電極１、第２電極６共にＶ１の場合、第１半導体３は完全空乏化し絶縁状態となる。この時、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２をチャネルとするトランジスタでは、第１電極１がゲートとして機能し、第１絶縁体２、第１半導体３及び第２絶縁体４の三層からなる積層膜がゲート絶縁体として機能する。第１絶縁体２、第１半導体３及び第２絶縁体４の単位面積当たりの容量をそれぞれＣ１、ＣＳ１及びＣ２とすると、積層ゲート絶縁体としての単位面積当たりの容量Ｃは式（４）で表される。第２半導体（ｐ型）５−１は第１電極１がＶ１、ソースに相当する第３電極７がＶＤＤであるためオフ状態になり、第２半導体（ｎ型）５−２は第１電極１がＶ１、ソースに相当する第４電極８がＶＳＳであるためオン状態になる。従って、第５電極９の電圧はＶＳＳとなる。
【００５９】
第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧はＶＤＤ以下であり、第２電極６の電圧と同じか又は第２電極６の電圧より低い。バックゲート効果により、第１半導体３を完全空乏化するのに要する第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より高くなり、ｐ型半導体である第１半導体３の絶縁状態は破られる可能性がある。しかし、もし破られたとしても、第２電極６の電圧がＶ１であるため、第２半導体（ｐ型）５−１のオフ状態、第２半導体（ｎ型）５−２のオン状態は保たれる。
【００６０】
（２）第１電極１がＶ１、第２電極６がＶ２の場合、第１半導体３は完全空乏化し絶縁状態となる。この時、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２をチャネルとするトランジスタでは、第１電極１がゲートとして機能し、第１絶縁体２、第１半導体３及び第２絶縁体４の三層からなる積層膜がゲート絶縁体として機能する。第２半導体（ｐ型）５−１は第１電極１がＶ１、ソースに相当する第３電極７がＶＤＤのためオフ状態になり、第２半導体（ｎ型）５−２は第１電極１がＶ１、ソースに相当する第４電極８がＶＳＳのためオン状態になる。従って、第５電極９の電圧はＶＳＳとなる。
【００６１】
第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧はＶＳＳ以上であり、第２電極６の電圧Ｖ２と同じか又は第２電極６の電圧Ｖ２より高い。バックゲート効果により、第１電極１の電圧が第２電極６の電圧と同じか又は第２電極６の電圧より低くてもｐ型半導体である第１半導体３を完全空乏化し、第１半導体３の絶縁状態は保たれる。
【００６２】
（３）第１電極１がＶ２、第２電極６がＶ１の場合、第１半導体３は導通状態となる。この時、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２をチャネルとするトランジスタでは、第１半導体３がゲートとして機能し、第２絶縁体４がゲート絶縁体として機能する。第２半導体（ｐ型）５−１は第１半導体３がＶ１、ソースに相当する第３電極７がＶＤＤのためオフ状態になり、第２半導体（ｎ型）５−２は第１半導体３がＶ１、ソースに相当する第４電極７がＶＳＳのためオン状態になる。従って、第５電極９の電圧はＶＳＳとなる。
【００６３】
第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧はＶＤＤ以下であり、第２電極６の電圧Ｖ１と同じか又は第２電極６の電圧Ｖ１より低い。バックゲート効果により、ｐ型半導体である第１半導体３を完全空乏化するのに要する第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より高くなり、第１半導体３の導通状態は保たれる。
【００６４】
（４）第１電極１がＶ２、第２電極６がＶ２の場合、第１半導体３は完全空乏化し絶縁状態となる。この時、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２をチャネルとするトランジスタでは、第１電極１がゲートとして機能し、第１絶縁体２、第１半導体３及び第２絶縁体４の三層からなる積層膜がゲート絶縁体として機能する。第２半導体（ｐ型）５−１は第１電極１がＶ２、ソースに相当する第３電極７がＶＤＤのためオン状態になり、第２半導体（ｎ型）５−２は第１電極１がＶ２、ソースに相当する第４電極８がＶＳＳのためオフ状態になる。従って、第５電極９の電圧はＶＤＤとなる。
【００６５】
第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧はＶＳＳ以上であり、第２電極６の電圧Ｖ２と同じか又は第２電極６の電圧Ｖ２より高い。バックゲート効果により、第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より低くてもｐ型半導体である第１半導体３は完全空乏化し、第１半導体３の絶縁状態は保たれる。
【００６６】
これらの動作を表にまとめると表２のようになる。表２中のＶＳＣ２は第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧である。
【００６７】
【表２】
0005701015.tif 000003
【００６８】
上記（１）から（４）の動作により、本回路はＮＯＲ論理機能を実現する。一般的なトランジスタにより本機能を実現するためには、図８に示すように４つのトランジスタを必要とする。一方、本実施形態のＮＯＲ回路で必要な面積はトランジスタ２つ分である。よって、本実施形態のＮＯＲ回路は従来に比べて回路面積をほぼ半減できる。
【００６９】
［第４の実施形態］
本実施形態は本発明の半導体デバイスを２値バッファ回路に用いた例である。本実施形態の２値バッファ回路の断面図を図９に示す。
【００７０】
本実施形態の２値バッファ回路は基板上に、第１電極１、第１絶縁体２、バンドギャップが２ｅＶ以上のｎ型半導体である第１半導体３、第２絶縁体４、ｐ型半導体である第２半導体５を積層した構造を有する。更に、第１半導体３に接続する第２電極６と、第２半導体５に接続する第３電極７と、第１半導体３と第２半導体５の双方に接続する第４電極８を備える。ｎ型の第１半導体３は第１電極１に印加される電圧が第２電極６に印加される電圧以下の場合には完全空乏化して絶縁状態となる。一方、第１電極１に印加される電圧が第２電極６に印加される電圧以上の場合には蓄積化する。第１電極１に印加される電圧の範囲における最低値を、第２電極６に印加される電圧の範囲における最低値以下にすることでｎ型の第１半導体３の完全空乏化を実現する。本実施形態では、第１電極１に印加される電圧の最大値をＶ１、最小値をＶ２、第２電極６に印加される電圧をＶＤ１、第３電極７に印加される電圧をＶＤ２とする。但し、これらの電圧はＶ１、ＶＤ１、ＶＤ２、Ｖ２の順に高い。また、バックゲート効果を考慮すると、第２電極６に印加される電圧の最低値を、第２半導体５に接続する複数の電極に印加される電圧の中の最低値以下にすることでｎ型の第１半導体３の完全空乏化を実現する。
【００７１】
（１）第１電極１がＶ１の場合、第１半導体３は導通状態となる。この時、第２半導体５をチャネルとするトランジスタでは、第１半導体３がゲートとして機能し、第２絶縁体４がゲート絶縁体として機能する。第２半導体５は第１半導体３がＶＤ１、ソースに相当する第３電極７がＶＤ２であるためオフ状態になる。従って、第２電極６の電圧はＶＤ１となる。
【００７２】
第２半導体５の電圧は第２電極６の電圧ＶＤ１より低い。バックゲート効果により、ｎ型半導体である第１半導体３を完全空乏化するのに要する第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より高くなる。第１電極１の電圧をＶＤ１に比べ十分に高くすることで、第１半導体３の導通状態は保たれる。
【００７３】
（２）第１電極１がＶ２の場合、第１半導体３は完全空乏化し絶縁状態となる。この時、第２半導体５をチャネルとするトランジスタでは、第１電極１がゲートとして機能し、第１絶縁体２、第１半導体３及び第２絶縁体４の三層からなる積層膜がゲート絶縁体として機能する。第２半導体５は第１電極１がＶ２、ソースに相当する第３電極７がＶＤ２であるためオン状態になる。従って、第２電極６の電圧はＶＤ２となる。
【００７４】
第２半導体５の電圧は第２電極６の電圧ＶＤ２より低い。バックゲート効果により、ｎ型半導体である第１半導体３を完全空乏化するのに要する第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より高くなるため、第１半導体３の絶縁状態は保たれる。
【００７５】
上記（１）及び（２）の動作により、本回路は２値バッファ機能を実現する。一般的なトランジスタにより本回路を実現するためには、図１０に示すように２つのトランジスタを必要とする。一方、本実施形態の２値バッファ回路で必要な面積はトランジスタ１つ分である。よって、本実施形態の２値バッファ回路は従来に比べて回路面積をほぼ半減できる。
【００７６】
以上より、本発明が提供する機能回路は従来技術に比べて約半分の面積で実装することができる。また、実装面積の縮小に伴い、消費電力やコストを抑えることが可能となる。
【００７７】
これまで、チャネル抵抗可変回路、ＮＡＮＤ回路、ＮＯＲ回路、２値バッファ回路を機能回路の例として挙げたが、本発明の応用として、他の機能回路を実現することも可能である。例えば、アナログ回路にスイッチを加え、スイッチの導通・非導通状態により、アナログ回路の動作を切り替えるような場合、本発明の構造を取ることで、少なくともスイッチ分の面積を縮小することが可能である。
【００７８】
上記４つの実施形態は説明の便宜上、基板上に下から第１電極、第１絶縁体、第１半導体（ワイドギャップ（Ｅｇ≧２ｅＶ）半導体）、第２半導体、の順に積層された立体構造に統一して説明した。しかし、本発明の本質はこれら構成要素相互の相対的位置関係にのみあり、基板に対する積層の順は説明した例と逆であっても良い。また、本発明の実施において第２半導体に対する制約はないため、上述のように第２半導体にｐ型及びｎ型の双方を要する場合、その第２半導体に領域によって容易に伝導型を作り分けることができる結晶性Ｓｉ等の両極性材料を用いることができる。この場合、本発明の半導体デバイスの製造が容易になることもある。後述する実施例３では、そのように構成要素の積層順が倒置され、かつ第２半導体が両極性の単結晶Ｓｉである具体例について説明する。
【００７９】
以下、本発明の具体的な実施例を示す。但し、本発明は以下の実施例に限定されない。
【００８０】
［実施例１］
本実施例は図３を用いて説明したチャネル抵抗可変回路の具体例である。
【００８１】
本実施例のチャネル抵抗可変回路では、第１電極１に膜厚１００（ｎｍ）のＭｏ膜を、第１絶縁体２に膜厚１５０（ｎｍ）の二酸化Ｓｉ（ＳｉＯ2）膜を、第２絶縁体４に膜厚５０（ｎｍ）の二酸化Ｓｉ（ＳｉＯ2）膜を用いる。そして、ｎ型半導体である第１半導体３及びｎ型半導体である第２半導体５に膜厚４０（ｎｍ）のａ−ＩＧＺＯ膜を用いる。更に、第１半導体３に接続する第２電極６、第２半導体５に接続する第３電極７及び第４電極８に、膜厚１００（ｎｍ）のＭｏ膜を用いる。これら材料の膜は従来の半導体デバイスの製造工程で用いられる通常のスパッタ法やＣＶＤ法或いは塗布法で堆積・形成し、同じく通常のフォトリソグラフィー法とエッチング法或いは印刷法でパターニングする。
【００８２】
また、本実施例のチャネル抵抗可変回路の駆動では、第１電極１及び第２電極６に印加する電圧の最大値Ｖ１を２０（Ｖ）、最小値Ｖ２を１０（Ｖ）、第３電極７に印加する電圧ＶＤを８．１（Ｖ）、第４電極８に印加する電圧ＶＳを８（Ｖ）とする。第１電極と第２電極に印加された電圧によって生じる電界効果により第２半導体のチャネル領域の抵抗を制御する。
【００８３】
ａ−ＩＧＺＯはバンドギャップが約３（ｅＶ）であり、ホールの注入がない限り電子−ホール対生成割合が非常に低いため反転層を形成しない。また、第１電極１に印加される電圧が第２電極６に印加される電圧以下の場合に、ａ−ＩＧＺＯ膜の第１半導体３は完全空乏化し絶縁状態になる。従って、本実施例のチャネル抵抗可変回路の動作状態は第１電極１及び第２電極６への印加電圧によって以下の４通りの場合に区別される。
【００８４】
（１）第１電極１、第２電極６共にＶ１＝２０（Ｖ）である場合、第１半導体３は完全空乏化し絶縁状態となる。この時、第２半導体５をチャネルとするトランジスタでは、第１電極１がゲートとして機能し、第１絶縁体２、第１半導体３及び第２絶縁体４の三層からなる積層膜がゲート絶縁体として機能する。第１絶縁体２、第１半導体３及び第２絶縁体４の単位面積当たりの容量をそれぞれＣ１、ＣＳ１及びＣ２とすると、積層ゲート絶縁体としての単位面積当たりの容量Ｃは式（４）より次のようになる。
Ｃ＝（Ｃ１・ＣＳ１・Ｃ２）／（ＣＳ１・Ｃ２＋Ｃ１・Ｃ２＋Ｃ１・ＣＳ１）
＝１．６５・１０-8（Ｆｃｍ-2）      式（４’）
このＣを用いると、第２半導体のチャネル領域の抵抗ＲＣＨは式（６ａ）より次のようになる。
ＲＣＨ＝１／（μ・（Ｗ／Ｌ）・Ｃ・（Ｖ１−ＶＳ−ＶＴＨ２））
＝２７６（ｋΩ）      式（６ａ’）
μ＝１０（ｃｍ2Ｖ-1ｓｅｃ-1）は第２半導体５の移動度、Ｗ＝２０（μｍ）及びＬ＝１０（μｍ）は第２半導体５をチャネルとするトランジスタのチャネル幅とチャネル長、ＶＴＨ２＝１（Ｖ）はその閾値電圧である。
【００８５】
式（７）で表されるバックゲート効果より、第１半導体３の完全空乏化は第１電極１が第２電極６の電圧Ｖ１よりも１８（Ｖ）高い電圧でも実現する。従って、第１半導体３の絶縁状態は保たれる。
【００８６】
（２）第１電極１、第２電極６共にＶ２＝１０（Ｖ）である場合、第１半導体３は完全空乏化し絶縁状態となる。この場合の第２半導体のチャネル領域の抵抗ＲＣＨは式（６ｂ）より次のようになる。
ＲＣＨ＝１／（μ・（Ｗ／Ｌ）・Ｃ・（Ｖ２−ＶＳ−ＶＴＨ２））
＝３０３７（ｋΩ）      式（６ｂ’）
【００８７】
バックゲート効果より、第１半導体３の完全空乏化は第１電極１が第２電極６の電圧Ｖ２よりも８（Ｖ）高い電圧でも実現する。従って、第１半導体３の絶縁状態は保たれる。
【００８８】
（３）第１電極１がＶ２＝１０（Ｖ）、第２電極６がＶ１＝２０（Ｖ）である場合、第１半導体３は完全空乏化し絶縁状態となる。この場合も第２半導体のチャネル領域の抵抗ＲＣＨは式（６ｂ’）に等しい。
【００８９】
バックゲート効果より、第１電極１の電圧が、第２電極６の電圧＋８．１（Ｖ）以下の電圧ならば、第１半導体３は完全空乏化する。本動作において、Ｖ２はＶ１よりも１０（Ｖ）低いため、第１半導体３の絶縁状態は保たれる。
【００９０】
（４）第１電極１がＶ１＝２０（Ｖ）、第２電極６がＶ２＝１０（Ｖ）である場合、第１半導体３の電圧はＶ２となる。この時、第２半導体５をチャネルとするトランジスタでは、第１半導体３がゲートとして機能し、第２絶縁体４がゲート絶縁体として機能する。Ｃ２＝６．９１・１０-8（Ｆｃｍ-2）を用いると、この場合の第２半導体のチャネル領域の抵抗ＲＣＨは式（６ｃ）より次のようになる。
ＲＣＨ＝１／（μ・（Ｗ／Ｌ）・Ｃ２・（Ｖ２−ＶＳ−ＶＴＨ２））
＝７２４（ｋΩ）      式（６ｃ’）
【００９１】
バックゲート効果より、第１電極１の電圧が、第２電極６の電圧＋８．１（Ｖ）以下の電圧ならば、第１半導体３は完全空乏化する。Ｖ１はＶ２より１０（Ｖ）高いため、第１半導体３の導通状態は保たれる。
【００９２】
このように、本実施例は各電極への印加電圧に応じてチャネル抵抗を式（６ａ’）、（６ｂ’）、（６ｃ’）の３通りに変化させることができるチャネル抵抗可変回路である。
【００９３】
上記（１）から（４）の動作により、本実施例は面積を半減した本発明の実施形態の一つであるチャネル抵抗可変回路の機能を実現できる。
【００９４】
［実施例２］
本実施例は図５を用いて説明したＮＡＮＤ回路の具体例である。
【００９５】
本実施例のＮＡＮＤ回路では、第１電極１に膜厚１００（ｎｍ）のＭｏ膜を、第１絶縁体２及び第２絶縁体４に膜厚１００（ｎｍ）の二酸化Ｓｉ（ＳｉＯ2）膜を用いる。そして、ｎ型半導体である第１半導体３及び第２半導体（ｎ型）５−２に膜厚４０（ｎｍ）のａ−ＩＧＺＯ膜を用い、第２半導体（ｐ型）５−１に膜厚５０（ｎｍ）のペンタセン膜を用いる。更に、第１半導体３に接続する第２電極６及び第２半導体（ｎ型）５−２に接続する第４電極８に膜厚１００（ｎｍ）のＭｏ膜を用いる。また、第２半導体（ｐ型）５−１に接続する第３電極７、及び第２半導体（ｐ型）５−１と第２半導体（ｎ型）５−２に共に接続する第５電極９に膜厚８０（ｎｍ）のＡｇ膜を用いる。第２電極６〜第５電極９の各半導体への接続は、第１半導体３及び第２半導体（ｎ型）５−２に対しては図５に示すとおりトップコンタクトであるが、第２半導体（ｐ型）５−１に対しては図５と異なりボトムコンタクトとする。但し、電気的接続は図５と何ら変わらない。Ｍｏ、ＳｉＯ2及びａ−ＩＧＺＯ膜は従来の半導体デバイスの製造工程で用いられる通常のスパッタ法やＣＶＤ法或いは塗布法で堆積・形成し、同じく通常のフォトリソグラフィー法とエッチング法或いは印刷法でパターニングする。Ａｇ膜は塗布法或いは印刷法で形成／パターニングする。ペンタセン膜は蒸着法或いは塗布法で形成する。
【００９６】
また、本実施例のＮＡＮＤ回路の駆動では、第１電極１及び第２電極６に印加する電圧の最大値Ｖ１を２０（Ｖ）、最小値Ｖ２を０（Ｖ）、第３電極７に印加する電圧ＶＤＤを２０（Ｖ）、第４電極８に印加する電圧ＶＳＳを０（Ｖ）とする。
【００９７】
ａ−ＩＧＺＯはバンドギャップが約３（ｅＶ）であり、ホールの注入がない限り電子−ホール対生成割合が非常に低いため反転層を形成しない。また、第１電極１に印加される電圧が第２電極６に印加される電圧以下の場合に、ａ−ＩＧＺＯ膜の第１半導体３は完全空乏化し絶縁状態となる。従って、本実施例のＮＡＮＤ回路の動作状態は第１電極１及び第２電極６への印加電圧によって以下の４通りの場合に区別される。
【００９８】
（１）第１電極１、第２電極６共にＶ１＝２０（Ｖ）である場合、第１半導体３のａ−ＩＧＺＯは完全空乏化し絶縁状態となる。この時、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２をチャネルとするトランジスタでは、第１電極１がゲートとして機能し、第１絶縁体２、第１半導体３及び第２絶縁体４の三層からなる積層膜がゲート絶縁体として機能する。第１絶縁体２、第１半導体３及び第２絶縁体４の単位面積当たりの容量をそれぞれＣ１、ＣＳ１及びＣ２とすると、積層ゲート絶縁体としての単位面積当たりの容量Ｃは式（４）より１．６５・１０-8（Ｆｃｍ-2）である。第２半導体（ｐ型）５−１は第１電極１が２０（Ｖ）、ソースに相当する第３電極７がＶＤＤ＝２０（Ｖ）であるためオフ状態になる。第２半導体（ｎ型）５−２は第１電極１が２０（Ｖ）、ソースに相当する第４電極８がＶＳＳ＝０（Ｖ）であるためオン状態になる。従って、第５電極９の電圧は０（Ｖ）となる。
【００９９】
第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧は２０（Ｖ）以下であり、第２電極６の電圧Ｖ１＝２０（Ｖ）と同じか又は第２電極６の電圧Ｖ１より低い。バックゲート効果により、第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より高い電圧でも、第１半導体３のａ−ＩＧＺＯを完全空乏化することができるため、第１半導体３の絶縁状態は保たれる。
【０１００】
（２）第１電極１がＶ１＝２０（Ｖ）、第２電極６がＶ２＝０（Ｖ）の場合、第１半導体３は導通状態となる。この時、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２をチャネルとするトランジスタでは、第１半導体３がゲートとして機能し、第２絶縁体４がゲート絶縁体として機能する。第２半導体（ｐ型）５−１は第１半導体３がＶ２＝０（Ｖ）、ソースに相当する第３電極７がＶＤＤ＝２０（Ｖ）であるためオン状態になる。第２半導体（ｎ型）５−２は第１半導体３がＶ２＝０（Ｖ）、ソースに相当する第４電極８がＶＳＳ＝０（Ｖ）であるためオフ状態になる。従って、第５電極９の電圧は２０（Ｖ）となる。
【０１０１】
第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧は０（Ｖ）以上であり、第２電極６の電圧Ｖ２＝０（Ｖ）と同じか又は第２電極６の電圧Ｖ２より高い。バックゲート効果により、第１半導体３を完全空乏化する第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より低い電圧が必要であるため、第１電極の電圧Ｖ１＝２０（Ｖ）では第１半導体３の導通状態は保たれる。
【０１０２】
（３）第１電極１がＶ２＝０（Ｖ）、第２電極６がＶ１＝２０（Ｖ）である場合、第１半導体３は完全空乏化し絶縁状態となる。この時、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２をチャネルとするトランジスタでは、第１電極１がゲートとして機能し、第１絶縁体２、第１半導体３及び第２絶縁体４の三層からなる積層膜がゲート絶縁体として機能する。第２半導体（ｐ型）５−１は第１電極１がＶ２＝０（Ｖ）、ソースに相当する第３電極７がＶＤＤ＝２０（Ｖ）であるためオン状態になる。第２半導体（ｎ型）５−２は第１電極１がＶ２＝０（Ｖ）、ソースに相当する第４電極８がＶＳＳ＝０（Ｖ）であるためオフ状態になる。従って、第５電極９の電圧は２０（Ｖ）となる。
【０１０３】
第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧は２０（Ｖ）以下であり、第２電極６の電圧Ｖ１と同じか又は第２電極６の電圧Ｖ１より低い。バックゲート効果により、第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より高い電圧でも、第１半導体３のａ−ＩＧＺＯを完全空乏化することが可能であり、第１半導体３の絶縁状態は保たれる。
【０１０４】
（４）第１電極１、第２電極６共にＶ２＝０（Ｖ）である場合、第１半導体３は完全空乏化し絶縁状態となる。この時、第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２をチャネルとするトランジスタでは、第１電極１がゲートとして機能し、第１絶縁体２、第１半導体３及び第２絶縁体４の三層からなる積層膜がゲート絶縁体として機能する。第２半導体（ｐ型）５−１は第１電極１がＶ２＝０（Ｖ）、ソースに相当する第３電極７がＶＤＤ＝２０（Ｖ）であるためオン状態になる。第２電極（ｎ型）５−２は第１電極１がＶ＝０（Ｖ）、ソースに相当する第４電極８がＶＳＳ＝０（Ｖ）であるためオフ状態になる。従って、第５電極９の電圧は２０（Ｖ）となる。
【０１０５】
第２半導体（ｐ型）５−１、第２半導体（ｎ型）５−２の電圧は０（Ｖ）以上であり、第２電極６の電圧Ｖ２と同じか又は第２電極６の電圧Ｖ２より高い。バックゲート効果により、第１半導体３を完全空乏化する第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より低くなり、第１半導体３の絶縁状態が破られる可能性がある。しかし、もし破られたとしても、第２電極６の電圧がＶ２であるため、第２半導体（ｐ型）５−１のオン状態、第２半導体（ｎ型）５−２のオフ状態は保たれる。
【０１０６】
上記（１）から（４）の動作により、本実施例は面積を半減した本発明の実施形態の一つであるＮＡＮＤ回路の論理機能を実現できる。
【０１０７】
また、本実施例において第１半導体３を上述のｐ型のワイドギャップ（Ｅｇ≧２ｅＶ）半導体に置き換えれば、第３の実施形態で示したＮＯＲ回路の論理機能を実現できる。
【０１０８】
［実施例３］
本実施例はＮＡＮＤ回路のもう一つの具体例であり、ＮＡＮＤ回路の断面図を図１１に示す。本実施例は第２半導体として結晶Ｓｉを用い、第２の実施形態及び実施例２とは基板に対する各構成要素の積層順が倒置している。
【０１０９】
本実施例のＮＡＮＤ回路では、第２半導体（ｐ型）として機能する低アクセプタ密度のｐ型基板（Ｐ−ｓｕｂ領域）５−２の一部に、第２半導体（ｎ型）として機能するＮウェル領域５−１を備えた単結晶Ｓｉウェハを基板に用いる。このＳｉ基板は更に、Ｐ−ｓｕｂ領域５−２の表面に高ドナー密度のｎ型Ｓｉ領域１１を、Ｎウェル領域５−１の表面には高アクセプタ密度のｐ型Ｓｉ領域１０を、それぞれ少なくとも２つずつ備える。このＳｉ基板表面には、第２絶縁体４として機能する膜厚２０（ｎｍ）の二酸化Ｓｉ（ＳｉＯ2）膜を設ける。第２絶縁体４の上には、第１半導体３として機能する膜厚５（ｎｍ）のパターニングされたＩｎ2Ｏ3膜、第１絶縁体２として機能する膜厚２０（ｎｍ）の酸窒化Ｓｉ（ＳｉＯＮ）膜、第１電極１として機能するＣｕ膜を積層して設ける。また、ｐ型Ｓｉ領域１０及びｎ型Ｓｉ領域１１の各領域には、直上の第１絶縁体２及び第２絶縁体４に開口部を設け、Ｃｕ膜からなる第３電極７、第４電極８及び第５電極９を接続する。第３電極７はｎ型Ｓｉ領域１１の一つに、第４電極８はｐ型Ｓｉ領域１０の一つに、第５電極９は残るｎ型Ｓｉ領域１１及びｐ型Ｓｉ領域１０に同時に接続する。
【０１１０】
図１２は、本実施例のＮウェル領域５−１のｎ型Ｓｉ領域１１の平面図における各電極の平面配置を示す。Ｉｎ2Ｏ3膜からなる第１半導体３はゲートとして機能する第１電極１に隣接した第２電極６と接続し、第２電極６は更に隣接するＰ−ｓｕｂ領域５−２上にまで配線され第１半導体３に接続する。第２電極６には他の電極と同様にＣｕ膜を用いるが、第１半導体３であるＩｎ2Ｏ3膜の抵抗が十分低ければ、Ｉｎ2Ｏ3膜自身によって二つの領域の第１半導体３を接続しても構わない。図中では略したが、単結晶Ｓｉ基板中のＮウェル領域５−１とＰ−ｓｕｂ領域５−２は通常のＳｉ−ＬＳＩで一般的な素子分離法によって相互に絶縁処理されていても良い。
【０１１１】
本実施例のＮＡＮＤ回路は、従来の半導体デバイスの製造工程で用いられる通常の方法で形成する。単結晶Ｓｉ基板（Ｐ−ｓｕｂ領域）５−２中のＮウェル領域５−１、ｎ型Ｓｉ領域１１及びｐ型Ｓｉ領域１０はＳｉ−ＬＳＩ製造工程で一般的なドーパント不純物のイオン注入工程で形成する。ＳｉＯ2膜からなる第２絶縁体４は単結晶Ｓｉ基板の熱酸化工程により形成する。それら以外の部材は、スパッタ法やＣＶＤ法で堆積・形成し、同じく通常のフォトリソグラフィー法とエッチング法でパターニングする。
【０１１２】
本実施例は、第２の実施形態及び実施例２に示したＮＡＮＤ回路の第２半導体（ｐ型）５−１及び第２半導体（ｎ型）５−２を、単結晶ＳｉのＦＥＴを利用して実施した例である。即ち、Ｎウェル領域５−１のＳｉ−ＰＭＯＳ−ＦＥＴ及びＰ−ｓｕｂ領域５−２のＳｉ−ＮＭＯＳ−ＦＥＴが、それぞれ第２半導体（ｐ型）５−１及び第２半導体（ｎ型）５−２のＦＥＴを構成している。従って、動作は第２の実施形態及び実施例２のＮＡＮＤ回路と同じであり、面積半減の同じ効果が得られる。但し、絶縁体の膜厚が薄いため、使用する電圧値は低い。例えば、第１電極１及び第２電極６に印加する電圧の最大値Ｖ１は２（Ｖ）、最小値Ｖ２を０（Ｖ）、第３電極７に印加する電圧ＶＤＤは２（Ｖ）、第４電極８に印加する電圧ＶＳＳは０（Ｖ）とする。
【０１１３】
これらより、本実施例は、実施例２に比べて更に高速かつ低消費電力で動作する面積を半減したＮＡＮＤ回路の論理機能を実現できる。
【０１１４】
本実施例では、単結晶Ｓｉ基板を利用した例を示したが、絶縁性基板上の多結晶Ｓｉ膜やＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いても、全く同様のＮＡＮＤ回路を構成することが可能である。
【０１１５】
また、本実施例において第１半導体３を上述のｐ型のワイドギャップ（Ｅｇ≧２ｅＶ）半導体に置き換えれば、第３の実施形態で示したＮＯＲ回路の論理機能を実現できる。
【０１１６】
［実施例４］
本実施例は図９を用いて説明した２値バッファ回路の具体例である。
【０１１７】
本実施例の２値バッファ回路では、第１電極１に膜厚１００（ｎｍ）のＭｏ膜を、第１絶縁体２及び第２絶縁体４に膜厚１００（ｎｍ）の二酸化Ｓｉ（ＳｉＯ2）膜を用いる。そして、ｎ型半導体である第１半導体３に膜厚４０（ｎｍ）のａ−ＩＧＺＯ膜を、ｐ型半導体である第２半導体５に膜厚４０（ｎｍ）のペンタセン膜を用いる。更に、第１半導体３に接続する第２電極６、第２半導体５に接続する第３電極７、第１半導体３と第２半導体５に共通して接続する第４電極８に、膜厚１００（ｎｍ）のＭｏ膜を用いる。これらの構成部材の形成方法は実施例２で説明した方法と同じである。
【０１１８】
また、本実施例の２値バッファ回路の駆動では、第１電極１に印加する電圧の最大値Ｖ１を１５（Ｖ）、最小値Ｖ２を０（Ｖ）、第２電極６に印加する電圧ＶＤ１を１０（Ｖ）、第３電極７に印加する電圧ＶＤ２を５（Ｖ）とする。
【０１１９】
ａ−ＩＧＺＯはバンドギャップが約３（ｅＶ）であり、ホールの注入がない限り電子−ホール対生成割合が非常に低いため反転層を形成しない。また、第１電極１に印加される電圧が第２電極６に印加される電圧以下の場合に、ａ−ＩＧＺＯ膜の第１半導体３は完全空乏化し絶縁状態となる。従って、本実施例の２値バッファ回路の動作状態は第１電極１及び第２電極６への印加電圧によって以下の２通りの場合に区別される。
【０１２０】
（１）第１電極１がＶ１＝１５（Ｖ）の場合、第１半導体３は導通状態となる。この時、第２半導体５をチャネルとするトランジスタでは、第１半導体３がゲートとして機能し、第３絶縁体４がゲート絶縁体として機能する。第２半導体５は第１半導体３がＶＤ１、ソースに相当する第３電極７がＶＤ２のためオフ状態になる。従って、第５電極９の電圧は１０（Ｖ）となる。
【０１２１】
第２半導体５の電圧は５（Ｖ）以上１０（Ｖ）以下であり、第２電極６の電圧ＶＤ１と同じか又は第２電極６の電圧ＶＤ１より低い。バックゲート効果により、ｎ型半導体である第１半導体３を完全空乏化するのに要する第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より高くなる。第１電極１の電圧は１５（Ｖ）とＶＤ１に比べ十分高く、第１半導体３の導通状態は保たれる。
【０１２２】
（２）第１電極１がＶ２＝０（Ｖ）の場合、第１半導体３は完全空乏化し絶縁状態となる。この時、第２半導体５をチャネルとするトランジスタでは、第１電極１がゲートとして機能し、第１絶縁体２、第１半導体３及び第２絶縁体４の三層からなる積層膜がゲート絶縁体として機能する。ｐ型半導体である第２半導体５は第１電極１がＶ２、ソースに相当する第３電極７がＶＤ２であるためオン状態になる。従って、第５電極９の電圧は５（Ｖ）となる。
【０１２３】
第２半導体５の電圧は５（Ｖ）以上１０（Ｖ）以下であり、第２電極６の電圧ＶＤ１と同じか又は第２電極６の電圧ＶＤ１より低い。バックゲート効果により、ｎ型半導体である第１半導体３を完全空乏化するのに要する第１電極１の電圧は第２電極６の電圧と同じか又は第２電極６の電圧より高くなり、第１半導体３の絶縁状態は保たれる。
【０１２４】
上記（１）及び（２）の動作により、本実施例は面積の半減した本発明の実施形態の一つである２値バッファ回路の機能を実現できる。
【産業上の利用可能性】
【０１２５】
本発明の電子デバイスはＬＣＤや有機ＥＬディスプレイのバックプレーンの機能回路に利用することができる。また、結晶Ｓｉ基板を用いた高機能な半導体デバイスに含まれる機能回路に利用することができる。
【符号の説明】
【０１２６】
１：第１電極、２：第１絶縁体、３：第１半導体、４：第２絶縁体、５：第２半導体、５−１：第２半導体（ｐ型）、５−２：第２半導体（ｎ型）、６：第２電極、７：第３電極、８：第４電極、９：第５電極、１０：ｐ型Ｓｉ領域、１１：ｎ型Ｓｉ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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