(57)【特許請求の範囲】
【請求項１】
一次側電位系の入力信号を、該一次側電位系とは異なる二次側電位系に伝達する半導体装置であって、
直列に接続され、二次側電位系の制御信号で動作する高電位側スイッチング素子と一次側電位系の制御信号で動作する低電位側スイッチング素子、および前記高電位側スイッチング素子および前記低電位側スイッチング素子の接続点の電位を基準とする電源手段を有し、
前記入力信号をもとに前記高電位側スイッチング素子を導通状態にするためのパルス状のセット信号と前記高電位側スイッチング素子を非導通状態にするためのパルス状のリセット信号とを発生するパルス発生手段と、
二次側電位系の高電位側電源電位と一次側電位系の低電位側電源電位との間に第１の抵抗および第１のスイッチ素子とを直列接続し、前記第１のスイッチ素子のゲート信号として、前記セット信号を与え、前記第１の抵抗および第１のスイッチ素子の接続点である第１の接続点から、二次側電位系のレベルシフト済みセット信号を得る第１のレベルシフト手段と、
二次側電位系の高電位側電源電位と一次側電位系の低電位側電源電位との間に第２の抵抗および第２のスイッチ素子とを直列接続し、前記第２のスイッチ素子のゲート信号として、前記リセット信号を与え、前記第２の抵抗および第２のスイッチ素子の接続点である第２の接続点から、二次側電位系のレベルシフト済みリセット信号を得る第２のレベルシフト手段と、
前記レベルシフト済みセット信号および前記レベルシフト済みリセット信号に基づいて、前記高電位側スイッチング素子を導通状態または非道通状態に保つ制御信号を出力する制御信号出力手段と、
前記制御信号出力手段の前段に設けられ、前記レベルシフト済みセット信号および前記レベルシフト済みリセット信号が同時に与えられた場合には、直前の前記制御信号を出力し続けるように前記制御信号出力手段に所定の信号を与える保護手段とを有する半導体装置において、
前記第１の抵抗に並列接続された第３のスイッチ素子と、
前記第２の抵抗に並列接続された第４のスイッチ素子と、
二次側電位系で動作し、前記第１、第２の接続点の電位が入力される論理ゲート手段と、を備え、
前記論理ゲート手段は、前記第１、第２の接続点の電位が共に前記論理ゲート手段の入力閾値より低い場合に前記第３、第４のスイッチ素子を導通状態にすることを特徴とする半導体装置。
【請求項２】
前記高電位側スイッチング素子が導通状態のときは、前記第１の接続点をプルダウンすると共に、前記第２の接続点をプルアップし、前記高電位側スイッチング素子が非導通状態のときは、前記第１の接続点をプルアップすると共に、前記第２の接続点をプルダウンするフィードバック手段を備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記パルス発生手段は、前記高電位側スイッチング素子を導通状態または非導通状態にするための主パルス信号としてセット信号またはリセット信号の何れか一方がオンしている間、該主パルス信号の立ち上がりから一定時間後に他方の信号をオンにして、セット信号およびリセット信号の両方が共にオンになる状態を生成することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
入力された低電位系制御信号の立ち上がりエッジから主となる微分パルスであるセット信号を生成し、前記低電位系制御信号の立ち下がりエッジから主となる微分パルスであるリセット信号を生成するパルス発生回路と、
前記セット信号によってオン・オフするNチャネル型スイッチ素子と抵抗素子とを直列接続して構成される第１のレベルシフト回路と、
前記リセット信号によってオン・オフするNチャネル型スイッチ素子と抵抗素子とを直列接続して構成される第２のレベルシフト回路と、
前記第１のレベルシフト回路の出力値と前記第２のレベルシフト回路の出力値とからハイサイド回路出力の状態を保持するためのラッチ回路と、
該ラッチ回路の出力をもとに高電位側スイッチング素子を駆動する信号を生成するドライバ回路と、
前記第１および第２のレベルシフト回路の出力値の所定の状態をラッチ入力に伝達しないようにするラッチ誤動作保護回路と、
を備え、低電位系の入力信号を高電位系に伝達するハイサイド回路の駆動方法であって、
前記第１および第２のレベルシフト回路の出力値をそれぞれ入力とする論理和回路と、ソース端子をハイサイド回路の高電位側電源電位に接続し、ドレイン端子を第１のレベルシフト回路の出力に接統する第１のPチャネル型半導体素子と、ソース端子をハイサイド回路の高電位側電源電位に接続し、ドレイン端子を第２のレベルシフト回路の出力に接統する第２のPチャネル型半導体素子と、を設け、
前記第１および第２のPチャネル型半導体素子のゲート端子に前記論理和回路の出力端子を接続し、
前記パルス発生回路の一方の主となる微分パルス発生時に、他方の出力が副となる微分パルスを前記主となる微分パルス発生から一定時間後に出力することにより、一定期間該パルス発生回路のセット信号およびリセット信号が共にHレベルにすることを特徴とするハイサイド回路の駆動方法。
【請求項５】
請求項４記載のハイサイド回路の駆動方法であって、副となる微分パルスの出力時間を調整することにより、前記論理和回路の出力信号を利用して前記第１および第２のPチャネル型半導体素子のゲート電圧を制御して、前記パルス発生回路の微分パルス出力が共にHレベルとなるパルス出力時間を調整し、前記第１および第２のPチャネル型半導体素子の動作閾値を超えるように前記第１および第２のPチャネル型半導体素子のゲート電圧およびパルス印加時間を調整することを特徴とするハイサイド回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハーフブリッジ駆動回路等の半導体装置に係り、特に一次側の系（低電位系）の入力信号を一次側の動作電位とは異なる電位で動作する二次側の系（高電位系）に伝達するレベルシフト回路を有する半導体装置およびハイサイド回路の駆動方法に関する。
【背景技術】
【０００２】
従来、高電位系電源の電源電圧が印加されるハーフブリッジ駆動回路等においては、高電位側スイッチング素子を駆動するために低電位系の制御信号を高電位系に伝達するレベルシフト回路が用いられている。
【０００３】
以下、図１０を用いて従来のハーフブリッジ駆動回路９０について説明する。
図１０において、電源電位Eと接地電位GNDとの間に、IGBTなどのスイッチング素子XD1,XD2がトーテムポール接続され、ハーフブリッジ回路（出力回路１０）を構成している。また、スイッチング素子XD1,XD2には、ダイオードDH,DLが逆並列接続されている。そして、スイッチング素子XD1とスイッチング素子XD2との接続点P3には誘導性の負荷L1が接続される構成となっている。
【０００４】
図１０において、スイッチング素子XD1は、スイッチング素子XD2との接続点P3の電位を基準電位として、当該基準電位と電源PSが供給する電源電位Eとの間でスイッチング動作する素子であり、以降の説明において高電位側スイッチング素子という。
【０００５】
また、スイッチング素子XD2は、接地電位を基準電位として、当該基準電位と接続点P3の電位との間でスイッチング動作する素子であり、以降の説明において低電位側スイッチング素子という。
【０００６】
従来のハーフブリッジ駆動回路９０は、スイッチング素子XD1,XD2を有する出力回路１０と、高電位側スイッチング素子XD1を駆動するハイサイド回路９９と、低電位側スイッチング素子XD2を駆動するローサイド回路３０から構成されるが、本発明はハイサイド回路に関するものであるため、ローサイド回路の説明は省略する。
【０００７】
ハイサイド回路９９は、外部に設けられたマイクロコンピュータ（図示せず）などから与えられる低電位系の入力信号Hdrvに応じて、高電位側スイッチング素子XD1をオン・オフ制御するためのパルス状のセット信号（set）とリセット信号（reset）を発生させるパルス発生回路４０を備えている。ハイサイド回路９９は、また、パルス発生回路４０から出力されたセット信号，リセット信号を高電位系の信号レベルに変換するレベルシフト回路２４，２５と、レベルシフトされたセット信号，リセット信号をラッチするＲＳフリップフロップ等で構成されるラッチ回路２３と、ラッチされた信号によって高電位側スイッチング素子のゲート信号を生成するハイサイドドライバ２１とを備えている。
【０００８】
このラッチ回路２３は、入力信号を負論理、出力信号を正論理とした場合、入力したレベルシフト済みセット信号がLレベル（有効），レベルシフト済みリセット信号がHレベル（無効）のときに、Hレベルを出力し、ハイサイドドライバ２１を通して、高電位側スイッチング素子XD1をオンして導通状態にする。また、ラッチ回路２３は、入力したレベルシフト済みセット信号がHレベル（無効），レベルシフト済みリセット信号がLレベル（有効）のときに、Lレベルを出力して、ハイサイドドライバ２１を通して、高電位側スイッチング素子XD1をオフして非導通状態にする。
【０００９】
スイッチング素子XD1，XD2を駆動し、誘導性負荷L1に電力を供給すると、接続点P3の電位Vsが変動してdV/dtノイズを発生させる場合がある。
【００１０】
従来、このdV/dtノイズによる誤動作を対策する回路が提案されている。たとえば、特許文献１では、ラッチ回路の誤動作を防止するため、ラッチ回路の前段に誤動作防止回路（ラッチ誤動作保護２２）を設けている。
【００１１】
この誤動作防止回路は、図１１に示すような回路構成になっており、レベルシフト済みのセット信号，リセット信号が共にLレベル（有効）になったときは、ラッチ回路２３に対して、セット信号、リセット信号ともにHレベル（無効）を出力する。これにより、ラッチ回路２３は、前値保持されるので、dV/dtノイズによって、レベルシフトされたセット信号、リセット信号が過渡的に共にLレベル（有効）になったときの誤動作を防止することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許第３４２９９３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、接続点P3の電位Vsは、通常、スイッチング素子XD1をオフからオンに切り替えると共にスイッチング素子XD2をオンからオフに切り替えるときに上昇し、このときdV/dtノイズが発生する。しかし、この他にも、例えばスイッチング素子XD1,XD2が共にオフするデッドタイムにおいても電位Vsが上昇することがある。このデッドタイムは、貫通電流が流れるのを防ぐために設定されるものである。
【００１４】
すなわち、スイッチング素子XD2がオンして、負荷L1からコンバータの構成要素である出力回路１０に電流が流れ込んでいるとき、（スイッチング素子XD2が電流吸い込み素子となっている状態のとき）にスイッチング素子XD2をオフすると、デッドタイムにおいて負荷L1から流れ込む電流の行き場が無くなる。このため、電位Vsのライン（接続点P3に接続されたライン）の寄生容量がこの電流により充電されて急速に電位Vsが立ち上がることになる。電位Vsがスイッチング素子XD1に並列接続されているダイオードDHをオンさせる電圧（電源PSの出力電圧E＋ダイオードDHの順方向電圧）まで上昇すると、このダイオードDHがオンして、負荷L1からダイオードDHを介して電源PSに電流が流れ電力ロスを生じさせることになる。
【００１５】
図１２にデッドタイムとセット信号の出力タイミングとハイサイドドライバ２１からの出力信号HOの遅延時間との関係を示す。
【００１６】
図１２（ｄ）において、デッドタイム等による電位Vsの立ち上がりが終了した後にセット信号（set-3）がHレベルになる場合には、ラッチ誤動作保護回路２２のラッチ誤動作保護機能が働いていない状態でセット信号（set-3）がHレベルになる。このため、ハイサイドドライバ２１の出力信号HO-3は、前記した固有の遅延時間taだけ遅れて立ち上がり、同時にスイッチング素子XD1がオンする。図１２（ｂ）に示す電位Vsの立ち上がり前にセット信号（set-1）がHレベルになる場合も同様の遅延時間taを有する。
【００１７】
しかしながら、図１２（ｃ）に示すように、デッドタイム等に起因して電位Vsが立ち上がりつつあるときにセット信号（set-2）がHレベルになる場合、つまり、電位Vsの立ち上がり期間とセット信号（set-2）がHレベルになる時点とが重なっている場合は、固有の遅延時間taよりも長い空白期間tbが生じる。
【００１８】
図１２（ｃ）に示す電位Vsの立ち上がりに伴って発生するdV/dtノイズによって各レベルシフト済みセット信号（setdrn-2）とレベルシフト済みリセット信号（resdrn）が共にLレベルになっている状態、つまり、ラッチ誤動作保護回路２２の保護機能が働いている状態中は、セット信号（set-2）がHレベルになる。このためdV/dtノイズが発生している期間が終わる。すると、ラッチ誤動作保護回路２２の保護動作期間が終了するまで、セット信号（set-2）はラッチ回路２３に伝達されない。このため、ハイサイドドライバ２１の出力信号HO-2が長い空白期間（tb（>ta））をおいて立ち上がることになる。
【００１９】
上記のように、デッドタイム期間等において電位Vsが立ち上がる場合、上記空白期間tbのためにスイッチング素子XD1のオン動作が遅延するので、スイッチング素子XD1に並列接続されたダイオードDHによる電力ロスが問題となる。このため、一刻も早くスイッチング素子XD1をオンさせることができる技術が望まれている。
【００２０】
本発明は、上述のかかる事情に鑑みてなされたものであり、ハーフブリッジ等を構成する高電位側スイッチング素子のdV/dtノイズによる誤動作を防止する回路による信号伝達の遅延を低減することが可能な半導体装置およびハイサイド回路の駆動方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するため、本発明の半導体装置においては、一次側電位系の入力信号を、該一次側電位系とは異なる二次側電位系に伝達する半導体装置であって、直列に接続され、二次側電位系の制御信号で動作する高電位側スイッチング素子と一次側電位系の制御信号で動作する低電位側スイッチング素子、および前記高電位側スイッチング素子および前記低電位側スイッチング素子の接続点の電位を基準とする電源手段を有し、前記入力信号をもとに前記高電位側スイッチング素子を導通状態にするためのパルス状のセット信号と前記高電位側スイッチング素子を非導通状態にするためのパルス状のリセット信号とを発生するパルス発生手段と、二次側電位系の高電位側電源電位と一次側電位系の低電位側電源電位との間に第１の抵抗および第１のスイッチ素子とを直列接続し、前記第１のスイッチ素子のゲート信号として、前記セット信号を与え、前記第１の抵抗および第１のスイッチ素子の接続点である第１の接続点から、二次側電位系のレベルシフト済みセット信号を得る第１のレベルシフト手段と、二次側電位系の高電位側電源電位と一次側電位系の低電位側電源電位との間に第２の抵抗および第２のスイッチ素子とを直列接続し、前記第２のスイッチ素子のゲート信号として、前記リセット信号を与え、前記第２の抵抗および第２のスイッチ素子の接続点である第２の接続点から、二次側電位系のレベルシフト済みリセット信号を得る第２のレベルシフト手段と、前記レベルシフト済みセット信号および前記レベルシフト済みリセット信号に基づいて、前記高電位側スイッチング素子を導通状態または非道通状態に保つ制御信号を出力する制御信号出力手段と、前記制御信号出力手段の前段に設けられ、前記レベルシフト済みセット信号および前記レベルシフト済みリセット信号が同時に与えられた場合には、直前の前記制御信号を出力し続けるように前記制御信号出力手段に所定の信号を与える保護手段とを有する半導体装置において、前記第１の抵抗に並列接続された第３のスイッチ素子と、前記第２の抵抗に並列接続された第４のスイッチ素子と、二次側電位系で動作し、前記第１、第２の接続点の電位が入力される論理ゲート手段と、を備え、前記論理ゲート手段は、前記第１、第２の接続点の電位が共に前記論理ゲート手段の入力閾値より低い場合に前記第３、第４のスイッチ素子を導通状態にすることを特徴とする。
【００２２】
本発明では、論理ゲート手段によって、レベルシフト手段の出力を監視することによって、保護手段が機能している状態を検出する。そして、保護手段が機能しているときは、第３，第４のスイッチ素子をオンすることによって、保護機能の働いている時間を短縮して高速動作を可能にする。
【００２３】
また、本発明に係る半導体装置は、前記高電位側スイッチング素子が導通状態のときは、前記第１の接続点をプルダウンすると共に、前記第２の接続点をプルアップし、前記高電位側スイッチング素子が非導通状態のときは、前記第１の接続点をプルアップすると共に、前記第２の接続点をプルダウンするフィードバック手段を備えたことを特徴とする。
【００２４】
本発明によるフィードバック手段を設けることにより、dV/dtノイズ発生時の安定動作と高速動作が可能になる。
【００２５】
また、本発明に係る半導体装置のパルス発生手段は、前記高電位側スイッチング素子を導通状態または非導通状態にするための主パルスとしてセット信号またはリセット信号の何れか一方がオンしている間、該主パルスの立ち上がりから一定時間後に他方の信号をオンにして、セット信号およびリセット信号の両方が共にオンになる状態を生成することを特徴とする。
【００２６】
本発明によれば、dV/dtノイズ発生の有無に係らず、常に保護機能が働く状態にして、第３，第４のスイッチを動作させることにより半導体装置の高速動作を可能にする。
【００２７】
また、本発明に係るハイサイド回路の駆動方法は、入力された低電位系制御信号の立ち上がりエッジから主となる微分パルスであるセット信号を生成し、前記低電位系制御信号の立ち下がりエッジから主となる微分パルスであるリセット信号を生成するパルス発生回路と、前記セット信号によってオン・オフするNチャネル型スイッチ素子と抵抗素子とを直列接続して構成される第１のレベルシフト回路と、前記リセット信号によってオン・オフするNチャネル型スイッチ素子と抵抗素子とを直列接続して構成される第２のレベルシフト回路と、前記第１のレベルシフト回路の出力値と前記第２のレベルシフト回路の出力値とからハイサイド回路出力の状態を保持するためのラッチ回路と、該ラッチ回路の出力をもとに高電位側スイッチング素子を駆動する信号を生成するドライバ回路と、前記第１および第２のレベルシフト回路の出力値の所定の状態をラッチ入力に伝達しないようにするラッチ誤動作保護回路と、を備え、低電位系の入力信号を高電位系に伝達するハイサイド回路の駆動方法であって、前記第１および第２のレベルシフト回路の出力値をそれぞれ入力とする論理和回路と、ソース端子をハイサイド回路の高電位側電源電位に接続し、ドレイン端子を第１のレベルシフト回路の出力に接統する第１のPチャネル型半導体素子と、ソース端子をハイサイド回路の高電位側電源電位に接続し、ドレイン端子を第２のレベルシフト回路の出力に接統する第２のPチャネル型半導体素子と、を設け、前記第１および第２のPチャネル型半導体素子のゲート端子に前記論理和回路の出力端子を接続し、前記パルス発生回路の一方の主となる微分パルス発生時に、他方の出力が副となる微分パルスを前記主となる微分パルス発生から一定時間後に出力することにより、一定期間該パルス発生回路のセット信号およびリセット信号が共にHレベルにすることを特徴とする。
【００２８】
本発明では、高電位側スイッチング素子をオン・オフ制御するための制御信号の微分パルスを発生させるパルス発生回路において、当該高電位側スイッチング素子を駆動するための微分パルスを主パルスとする。この主となる微分パルスが一方の出力端子から出力されてから一定時間後に、他方の出力端子から副となる微分パルスを出力する。この副となる微分パルスは、高電位側スイッチング素子を直接オン・オフ制御するものではない。つまり、副となる微分パルスは、レベルシフトされたセット信号、リセット信号の復帰を早めるものである。これにより高電位側スイッチング素子の高速動作が可能になる。
【００２９】
この副となる微分パルスの出力時間を調整することにより、前記論理和回路の出力信号を利用して前記第１および第２のPチャネル型半導体素子のゲート電圧を制御して、前記パルス発生回路の微分パルス出力が共にHレベルとなるパルス出力時間を調整し、前記第１および第２のPチャネル型半導体素子の動作閾値を超えるように前記第１および第２のPチャネル型半導体素子のゲート電圧を調整する。
【発明の効果】
【００３０】
以上説明したように、本発明によれば、ハーフブリッジ等を構成する半導体装置の高電位側のスイッチング素子のデッドタイム時等におけるオン動作の遅延を抑制することができるので、上記スイッチング素子に並列接続されるダイオードによる電力ロスを低減することが可能である。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施の形態によるハイサイド回路を用いた半導体装置（ハーフブリッジ駆動回路）の回路構成図である。
【図２】図１のハイサイド回路の動作を説明するためのタイミングチャートである。
【図３】本発明の第２の実施の形態によるハイサイド回路を用いた半導体装置（ハーフブリッジ駆動回路）の回路構成図である。
【図４】本発明の第３の実施の形態によるパルス発生回路４０の回路構成図である。
【図５】図４のパルス発生回路の動作を説明するためのタイミングチャートである。
【図６】本発明の第３の実施の形態のパルス発生方法によるレベルシフト済みのセット信号とリセット信号の説明図（図６（ａ））と、従来のパルス発生方法によるレベルシフト済みのセット信号とリセット信号の説明図である（図６（ｂ））。
【図７】図４のパルス発生回路を動作させたときの各主要信号のシミュレーション結果を示す図である。（パルス間隔50nsの場合）
【図８】図４のパルス発生回路を動作させたときの各主要信号のシミュレーション結果を示す図である。（パルス間隔30nsの場合）
【図９】図４のパルス発生回路を動作させたときの各主要信号のシミュレーション結果を示す図である。（パルス間隔10nsの場合）
【図１０】従来のハーフブリッジ駆動回路９０の回路構成図である。
【図１１】従来の誤動作防止回路の回路図である。
【図１２】図１０のハイサイド回路の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００３２】
以下に本発明の実施の形態に係る半導体装置およびハイサイド回路の駆動方法について、図面を参照して説明する。尚、以下に示す実施例は本発明の半導体装置およびハイサイド回路の駆動方法における好適な具体例であり、技術的に好ましい種々の限定を付している場合もある。本発明の技術範囲は、特に本発明を限定する記載がない限り、これらの態様に限定されるものではない。また、以下に示す実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、かつ、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下に示す実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
（第１の実施の形態）
【００３３】
図１に本発明に係る半導体装置の一実施例として、ハーフブリッジ駆動回路の回路構成を示す。ハーフブリッジ駆動回路は、ハイサイド回路とローサイド回路で構成される。しかし、本発明はハイサイド回路に関するものであり、ローサイド回路との関係は薄いため、ローサイド回路の説明は省略する。
【００３４】
図１において、出力回路１０は、ハーフブリッジを構成するトーテムポール接続されたスイッチング素子XD1,XD2を備え、その両端に高電圧電源PSの出力電圧Eが印加されている。高電位側（ハイサイド）のスイッチング素子XD1には、例えばNチャネルまたはPチャネルのMOSトランジスタ、P型またはN型のIGBTなどが使用される。低電位側（ローサイド）のスイッチング素子XD2には、例えばNチャネルMOSトランジスタ、N型のIGBTなどが使用される。ここでは、スイッチング素子XD1,XD2として、NチャネルMOSトランジスタもしくはN型のIGBTを適用するものとする。各スイッチング素子XD1,XD2には、ダイオードDH,DL（寄生ダイオードまたは転流用ダイオード）がそれぞれ逆並列接続されている。
【００３５】
ハイサイド回路２０は、マイクロプロセッサ（図示せず）からの指令Hdrvをもとに高電位側スイッチング素子XD1をオンさせるセット信号（set），オフさせるリセット信号（reset）を出力するパルス発生回路４０、パルス発生回路４０から出力された低電位系の信号であるセット信号（set）、リセット信号（reset）のレベルを高電位系に伝達するレベルシフト回路２４，２５、該レベルシフト回路２４，２５の出力を受けてスイッチング素子XD1をオン・オフ制御するハイサイドドライバ２１および電源PS1を備えている。
【００３６】
レベルシフト回路２４は、抵抗LSR1aとNチャネルMOSトランジスタHVN1からなりパルス発生回路４０から出力されたセット信号（set）を高電位系の信号にレベル変換するオン信号側レベルシフト回路２４、抵抗LSR2aとNチャネルMOSトランジスタHVN2からなりパルス発生回路４０から出力されたリセット信号（reset）を高電位系の信号にレベル変換するオフ信号側レベルシフト回路２５より構成されている。
【００３７】
また、ラッチ誤動作保護回路２２は、一方の入力端子がオン信号側レベルシフト回路２４の直列接続点（第１の接続点）P1に接続され、他方の入力端子がオフ信号側レベルシフト回路の直列接続点（第２の接続点）P2に接続されている。
【００３８】
ハイサイド回路２０は、ラッチ回路２３の出力信号SHをレベルシフトされた信号としてハイサイドドライバ２１に入力する。ハイサイドドライバ２１の出力端子は、高電位側スイッチング素子XD1のゲート端子に接続されている。
【００３９】
また、ラッチ誤動作保護回路２２、ラッチ回路２３、ハイサイドドライバ２１および電源PS1の低電位側電源端子は、スイッチング素子XD1,XD2の直列接続点である第３接続点P3に接続されている。ラッチ誤動作保護回路２２、ラッチ回路２３およびハイサイドドライバ２１は制御信号出力手段２８を構成している。各回路２１〜２３には電源PS1の出力電圧E1が印加されている。
【００４０】
抵抗LSR1aとトランジスタHVN1からなるオン信号側レベルシフト回路２４および抵抗LSR2aとトランジスタHVN2からなるオフ信号側レベルシフト回路２５は、電源PS1の高電位側電源電位E1と接地（GND）電位間にそれぞれ接続されている。
【００４１】
NチャネルMOSトランジスタHVN1,HVN2のゲート端子には、レベルシフト回路２４，２５への入力信号であるセット信号（set）、リセット信号（reset）がそれぞれ入力される。このセット信号（set）およびリセット信号（reset）は、低電位系の信号である。
【００４２】
セット信号（set）は、高電位側スイッチング素子XD1のオン期間の開始（オフ期間の終了）タイミングを指示する信号である。また、リセット信号（reset）は、該スイッチング素子XD1のオフ期間の開始（オン期間の終了）タイミングを指示する信号である。
【００４３】
ダイオードD1,D2は、アノードが第３接続点P3に共通に接続され、カソードが第１の接続点P1、第２の接続点P2にそれぞれ接続されている。このダイオードD1,D2は、第１、第２の接続点P1,P2から出力されるレベルシフト済みセット信号（setdrn）、およびレベルシフト済みリセット信号（resdrn）が第３接続点P3の電位Vs以下にならないようクランプする目的、すなわち、ラッチ誤動作保護回路２２に過電圧が入力されることを回避する目的で設けたものである。
【００４４】
ローサイド回路３０は、低電位側のスイッチング素子XD2をオン・オフ制御するローサイドドライバ３１およびこのローサイドドライバ３１に電源電圧E2を印加する電源PS2を備えている。ローサイドドライバ３１は、入力信号を増幅してスイッチング素子XD2のゲート端子に入力する。スイッチング素子XD2は、ローサイドドライバ３１への入力信号がHレベルのときにオンし、Lレベルのときにオフする。
【００４５】
ラッチ誤動作保護回路２２の保護機能が働いていない状態では、レベルシフト済みセット信号（setdrn）がLレベルに変化した時点からレベルシフト済みリセット信号（resdrn）がLレベルに変化する時点に至る期間においてラッチ回路２３がHレベルをラッチ（保持）する。このラッチ期間にハイサイドドライバ２１から出力される信号HOによってスイッチング素子XD1はオンする。
【００４６】
スイッチング素子XD1,XD2は、両者が共にオフするデッドタイムを除いて相補的にオン・オフする（一方がオンのとき、他方がオフする）。そして、接続点P3の電位Vsは、スイッチング素子XD2がオンしているときにほぼ接地電位となる。したがって、電位Vsはスイッチング素子XD1がオンしているときにほぼ高電圧電源PSの出力電圧Eと等しくなる。
【００４７】
誘導性の負荷L1は、接続点P3と接地間に接続され、接続点P3から出力される電力によって駆動される。
【００４８】
ラッチ誤動作保護回路２２は従来技術が適用される。ここで、図１１を用いてラッチ誤動作保護回路２２の構成を説明する。
【００４９】
図１１のラッチ誤動作保護回路２２において、レベルシフト済みセット信号（setdrn）が入力される一方の入力端子は、ＮＯＲ回路G1の一方の入力端子に接続されるとともに、ＮＯＴ回路G2を介してＮＡＮＤ回路G3の一方の入力端子に接続されている。また、レベルシフト済みリセット信号（resdrn）が入力される他方の入力端子は、ＮＯＲ回路G1の他方の入力端子に接続されるとともに、ＮＯＴ回路G4を介してＮＡＮＤ回路G5の一方の入力端子に接続されている。そして、ＮＯＲ回路G1の出力端子は、ＮＯＴ回路G6を介してＮＡＮＤ回路G3の他方の入力端子およびＮＡＮＤ回路G5の他方の入力端子に接続されている。
【００５０】
再び図１に戻り、本実施形態に係るハイサイド回路２０は、図１０に示す従来例のハイサイド回路９９にPチャネルMOSトランジスタPM1a,PM2aと、論理ゲート回路である２入力論理和回路OR1とを追加した構成を有する。
【００５１】
トランジスタPM1a,PM2aは、それぞれ抵抗LSR1a,LSR2aに並列接続されている。論理和回路OR1は、一方の入力端子が前記第１の接続点P1に、他方の入力端子が前記第２の接続点P2に、また、出力端子がMOSトランジスタPM1a,PM2aのゲート端子にそれぞれ接続されている。そして、この論理和回路OR1の入力閾値はラッチ誤動作保護回路２２の閾値以下に設定されている。
【００５２】
以下、図１２に対応する図２を参照して本実施形態に係るハーフブリッジ駆動回路の動作について説明する。
【００５３】
図２に示すように、セット信号（set-1）がHレベルになると、NチャネルMOSトランジスタHVN1がオンするので、接続点P1からLレベルのレベルシフトされたセット信号（「レベルシフトセット信号」という。）（setdrn-1）が出力される。この場合、ラッチ誤動作保護回路２２のラッチ誤動作保護機能が働かないので、ラッチ回路２３がラッチ動作し、その結果、ハイサイドドライバ２１の出力信号HO-1が固有の遅延時間taだけ遅れて立ち上がって高電位側のスイッチング素子XD1がオンする。
【００５４】
スイッチング素子XD1がオンすると、電位Vsの上昇に伴って発生する前記dV/dtノイズによってレベルシフト済みリセット信号（resdrn）の電位が低下する。そして、レベルシフト済みリセット信号（resdrn）の電位が論理和回路OR1の閾値以下になると、論理和回路OR1に対するもう一つの入力であるレベルシフト済みセット信号（setdrn-1）は以前からLレベルとなっているため、該論理和回路OR1の出力信号OR_OUTがLレベルとなる。これによりMOSトランジスタPM1a,PM2aがオンし、これらのMOSトランジスタPM1a,PM2aのソース−ドレイン間のインピーダンスが低下する。このインピーダンスの低下は、レベルシフト済みセット信号（setdrn-1）およびレベルシフト済みリセット信号（resdrn）の電圧降下をキャンセルする方向に働くので、該レベルシフト済みセット信号（setdrn-1）およびレベルシフト済みリセット信号（resdrn）の電位が上がる方向に変化する。なお、図２は、NチャネルMOSトランジスタHVN1,HVN2のオン抵抗をMOSトランジスタPM1a,PM2aのオン抵抗より大幅に小さくなるよう設定して、セット信号（set-1）によりNチャネルMOSトランジスタHVN1がオンしているときのレベルシフト済みセット信号（setdrn-1）が振動せず、Lレベルのままとなる場合について示している。
【００５５】
レベルシフト済みセット信号（setdrn-1）とレベルシフト済みリセット信号（resdrn）の電位が上がり、論理和回路OR1の閾値を超える（跨ぐ）と、該論理和回路OR1の出力端子がHレベルとなる。その結果、MOSトランジスタPM1a,PM2aのゲートがオフして、これらのソース・ドレイン間のインピーダンスが大きくなるため、レベルシフト済みセット信号（setdrn-1）とレベルシフト済みリセット信号（resdrn）の電位が低下方向に変化する。
【００５６】
dV/dtが発生している間、これらの動作が繰り返し行われるため、論理和回路OR1の出力信号およびレベルシフト済みセット信号（setdrn-1）とレベルシフト済みリセット信号（resdrn）は振動した波形となる。なお、上述のように、NチャネルMOSトランジスタHVN1がオンするとレベルシフト済みセット信号（setdrn-1）の振動は停止する。
【００５７】
次に、前記デッドタイム等に起因して電位Vsが立ち上がりつつあるときにセット信号（set-2）がHレベルになる場合、つまり、電位Vsの立ち上がり期間とセット信号（set-2）がHレベルになる時点とが重なっている場合について説明する。ここで、セット信号（set-2）がHレベルになるまでは、２つのレベルシフト済み信号（setdrn-1,resdrn）は共にLレベルであるか、共にHレベルであるかのいずれかであるため、ラッチ回路２３に変化はない。すなわち、共にLレベルであればラッチ誤動作保護回路２２によりラッチ回路２３への入力がブロックされ、共にHレベルであればラッチ回路２３の入力が負論理であるため、ラッチ回路２３は変化しない。
【００５８】
この場合、上記電位Vsの立ち上がりに伴うdV/dtノイズが発生しているときに、つまり、論理和回路OR1の出力信号および２つのレベルシフト済み信号（setdrn-2,resdrn）が振動した波形を示している状態下でセット信号（set-2）がHレベルに変化する。セット信号（set-2）がHレベルになると、セット側のソース接地増幅回路を構成するNチャネルMOSトランジスタHVN1がオンするのでレベルシフト済みセット信号（setdrn-2）がLレベルになり、レベルシフト済みリセット信号（resdrn）が振動によりHレベルになるタイミングで、dV/dt変化が起きている場合でもラッチ誤動作保護回路２２によりラッチ回路２３への入力がブロックされることなく、セット信号（set-2）をラッチ回路２３に伝達することが可能となる。
【００５９】
なお、デッドタイム等による電位Vsの立ち上がりが終了した後にセット信号（set-3）がHレベルになる場合には、ラッチ誤動作保護回路２２のラッチ誤動作保護機能が働いていないので、ハイサイドドライバ２１の出力信号HO-3が前記した固有の遅延時間taだけ遅れて立ち上がり、同時にスイッチング素子XD1がオンする。
【００６０】
また、今までセット信号がHレベルになる場合について説明を行ってきたが、リセット信号（reset）がHレベルに変化されるときも同様に、ラッチ回路２３にこのリセット信号（reset）が伝達される。
【００６１】
以上、本実施形態によれば、図２に示す出力信号HO-2と図１２に示す出力信号HO-2の比較から明らかなように、電位Vsが立ち上がりつつあるときにセット信号（set-2）がHレベルとなる状態における出力信号HO-2の遅延を抑制することができる。従って、スイッチング素子XD1のオン動作の遅延を抑制して該スイッチング素子XD1に並列接続されたダイオードDHによる電力ロスを低減することが可能になる。
【００６２】
また、本実施形態においても、ラッチ誤動作保護回路２２として図１１に示した構成のものを使用し、これに組み合わせるラッチ回路２３としてセットリセット式のフリップフロップ回路を使用することができる。
【００６３】
また、論理和回路OR1は上述の動作を実現する回路（論理ゲート回路）であればよく、単純な論理和回路（ORゲート回路）に限定するものではない。以下の実施の形態においても同様である。
（第２の実施の形態）
【００６４】
次に、本発明の第２の実施の形態を説明する。
図３に本実施の形態によるハイサイド回路を含むハーフブリッジ駆動回路の回路構成を示す。図１との違いは、PチャネルMOSトランジスタPM1,PM2、抵抗LSR1b,LSR2bおよびＮＯＴ回路２６を追加した点である。その他は図１と同様であるので同一要素には同一符号を付して説明を省略する。
【００６５】
MOSトランジスタPM1,PM2は、それぞれ抵抗LSR1a，LSR2aに並列接続され、かつそれらのゲート端子が接続点P2,P1にそれぞれ接続されている。
【００６６】
抵抗LSR1bは、一端が接続点P1に接続され、他端がＮＯＴ回路２６の出力端子に接続されている。また、抵抗LSR2bは、一端が接続点P2に接続され、他端がラッチ回路２３の出力端子に接続されている。ラッチ回路２３の出力端子には、ＮＯＴ回路２６の入力端子も接続されている。
【００６７】
上記抵抗LSR1b,LSR2b、ＮＯＴ回路２６、トランジスタPM1,PM2は、フィードバック回路を構成している。なお、抵抗LSR1aと抵抗LSR2aは同じ抵抗値を有し、また、抵抗LSR1bと抵抗LSR2bは同じ抵抗値を有する。
【００６８】
次に、抵抗LSR1b,LSR2bについて説明する。
図３において、抵抗LSR1b,LSR2bのＮＯＴ回路２６側の端子の電位は、ラッチ回路２３の出力信号の論理レベルに応じて、一方がHレベルであれば他方はLレベルとなる。
【００６９】
ここで、ラッチ回路２３の出力がLレベルになっているとすると、ＮＯＴ回路２６の出力はHレベルとなり、第１の接続点P1から出力されるレベルシフト済みセット信号（setdrn）の電位は、電位Vsを基準とする電圧E1と等しくなるので、Hレベルである。一方、第２の接続点P2から出力されるレベルシフト済みリセット信号（resdrn）の電位は、電圧E1を抵抗LSR2a,LSR2bで分圧した値（=E1・LSR2b/（LSR2a＋LSR2b））となる。
【００７０】
このとき、この分圧値がラッチ誤動作保護回路２２にとってHレベルであるように、すなわち信号（resdrn）の電位に対するラッチ誤動作保護回路２２の閾値電圧より高くなるよう抵抗LSR2a, LSR2bの分圧比を定めておく。
【００７１】
ラッチ回路２３の出力がHレベル、ＮＯＴ回路２６の出力がLレベルとなっている場合についても、電圧E1の抵抗LSR1a,LSR1bによる分圧電圧がラッチ誤動作保護回路２２にとってHレベルであるよう抵抗LSR1a,LSR1bの分圧比を定めておく。
【００７２】
抵抗LSR1a,LSR1bの分圧比および抵抗LSR2a,LSR2bの分圧比をこのように定めておくことにより、ハイサイド回路２０のレベルシフト済みセット信号（setdrn）またはレベルシフト済みリセット信号（resdrn）の一方のみにLレベルの入力信号が入力されているときの耐dV/dtノイズ性能が向上し安定した動作が可能になる。
【００７３】
次に、抵抗LSR1b,LSR2b、ＮＯＴ回路２６およびPチャネルMOSトランジスタPM1,PM2からなるフィードバック回路について説明する。
【００７４】
抵抗LSR1a，LSR2aの抵抗値が等しく、抵抗LSR1b，LSR2bの抵抗値が等しいものとし、かつ、PチャネルMOSトランジスタPM1,PM2のオン抵抗は十分小さいものとすると、そのゲートが接続点P1,P2のうちのHレベルの接続点（以下、「Ｈ接続点」という。）に接続されているPチャネルMOSトランジスタのゲート・ソース間電圧はゼロであり、また、そのゲートが接続点P1,P2のうちのLレベルの接続点（以下、「Ｌ接続点」という。）に接続されているPチャネルMOSトランジスタのゲート・ソース間電圧は、E1・Ra/（Ra+Rb）となる。なお、抵抗Raは抵抗LSR1aまたは抵抗LSR2aのいずれかに相当し、抵抗Rbは抵抗LSR1bまたは抵抗LSR2bのいずれかに相当する。
【００７５】
上記ゲート・ソース間電圧E1・Ra/（Ra+Rb）の値は、PチャネルMOSトランジスタPM1,PM2の閾値電圧よりやや大きい値に設定される。これにより、ゲートがL接続点に接続されているMOSトランジスタは、有限のオン抵抗Ronを持ち、このオン抵抗Ronが抵抗LSR1aもしくは抵抗LSR2aに並列接続される構成となる。例えば、E1＝15Ｖ、PチャネルMOSトランジスタPM1,PM2の閾値電圧を2.5Ｖ、LSR1a= LSR2a=Ra=10kΩ、LSR1b=R5=Rb=45kΩとすると、上記ゲート・ソース間電圧が閾値電圧より0.2Vだけ大きいE1・Ra/（Ra+Rb）=2.7Vとなる。
【００７６】
このように、本実施形態では、上記オン抵抗Ronがゼロでない有限の値となるため、Ｈ接続点に接続されているNチャネルMOSトランジスタHVN1もしくはHVN2がオンしても、電位E1と接地電位の間に貫通電流が流れることが防止される。
【００７７】
また、NチャネルMOSトランジスタHVN1,HVN2のソース・ドレイン間には、寄生容量Cds1,Cds2が存在するので、上記オン抵抗RonはＨ接続点に対する時定数とＬ接続点に対する時定数とに相違をもたらし、前者の時定数を後者の時定数よりも小さくさせる。
【００７８】
この結果、dv/dtノイズによってＨ接続点とＬ接続点の電位が変化する場合、Ｈ接続点の電位がＬ接続点の電位よりも速く変化する。したがって、両者の電位が立ち上がるとき、Ｈ接続点の電位がラッチ誤動作保護回路２２の入力閾値電圧に到達する時間と、Ｌ接続点の電位が同閾値電圧に到達する時間とに差が生じる。ラッチ回路２３は、この時間差によって結果的に元の値を保つようにセットもしくはリセットされる。
【００７９】
それゆえ本実施形態によれば、dv/dtノイズに対する誤動作防止をより確実にすることができる。
【００８０】
以上のように、抵抗LSR1b,LSR2b、ＮＯＴ回路２６およびPチャネルMOSトランジスタPM1,PM2からなるフィードバック回路は、ラッチ回路２３の出力信号に応じて、第１の接続点P1と第２の接続点P2の一方を２次側電位系の高電位側電源電位にプルアップするとともに他方を２次側電位系の低電位側電源電位にプルダウンし、それによって、dv/dtノイズに対する誤動作防止をより確実にする。
【００８１】
なお、本実施形態のハイサイド回路においても、図１に示すハイサイド回路と同様に、高電位側スイッチング素子XD1のオン動作の遅延を抑制して電力ロスを低減するという効果が得られる。
（第３の実施の形態）
【００８２】
次に、本発明の第３の実施の形態を説明する。
本実施の形態によるハーフブリッジ駆動回路１は、図１および図３に示すハイサイド回路２０において、パルス発生回路４０から従来とは異なる出力波形の信号を出力するものである。
図４は、本実施の形態によるパルス発生回路４０の回路構成図である。図４において、外部からの入力信号Hdrvは、パルス発生回路４０のＤ型フリップフロップ５０のＤ入力端子に入力され、システムクロックＣＬＫはＤ型フリップフロップ５０のＣＬＫ端子に入力されている。
【００８３】
また、Ｄ型フリップフロップ５０のＱ出力端子は、ＡＮＤ回路５１の反転入力端子に接続されると共にＡＮＤ回路５２の非反転入力端子に接続されている。入力信号Hdrvは、ＡＮＤ回路５１の非反転入力端子と、ＡＮＤ回路５２の反転入力端子に接続される。なお、反転入力端子は、非反転入力端子の前段にＮＯＴ回路を挿入することにより実現することができる。
【００８４】
ＡＮＤ回路５１の出力端子は、ＲＳフリップフロップ５６のＳ入力端子に接続され、ＡＮＤ回路５２の出力端子は、ＲＳフリップフロップ５６のＲ入力端子に接続されている。
【００８５】
ＲＳフリップフロップ５６の出力Ｑは、マルチプレクサ回路（ＭＵＸ）５４，５５のセレクト端子Ｓに接続されている。このマルチプレクサ回路５４，５５は、セレクト信号（select）によって、入力端子０または入力端子１のいずれか一方の端子の入力信号を選択して出力するものである。
【００８６】
ＡＮＤ回路５１，ＡＮＤ回路５２の出力は、またＯＲ回路５３の入力端子に夫々接続されており、ＯＲ回路５３の出力端子は、カウンタ回路（ＣＮＴ）５７のクリア端子に接続されている。また、カウンタ回路５７のクロック入力端子には、システムクロックＣＬＫが接続されている。カウンタ回路５７の一方の出力端子（第１の出力端子）は、マルチプレクサ回路５４の入力端子０と、マルチプレクサ回路５５の入力端子１に接続され、カウンタ回路５７の他方の出力端子（第２の出力端子）は、マルチプレクサ回路５４の入力端子１と、マルチプレクサ回路５５の入力端子０に接続されている。
【００８７】
なお、本実施の形態では、カウンタ回路５７の第１の出力端子は、クリア信号後のクロック信号によって「１」から順にカウントアップされ「７」までオン状態を継続し、「８」以降はオフになる信号であり、カウンタ回路５７の第２の出力端子は、「１」から「５」まではオフ状態が継続し、「６」「７」の間オンになり、その後は再びオフになる信号を出力する。
【００８８】
すなわち、カウンタ回路５７の第２の出力端子は、第１の出力端子よりも５クロック分遅れてオンになり、第１の出力端子と同時にオフになる信号である。この遅れ時間は、その後、オン信号側レベルシフト回路２４，オフ信号側レベルシフト回路２５，ラッチ誤動作保護回路２２を通しても確実に第１の出力端子からの出力信号（以下、「第１の出力信号」という。）の方がラッチ回路２３に早く入力される時間となるように調整すれば良い。また、第２の出力端子からの出力信号（以下、「第２の出力信号」という。）がオンになっている時間は、PチャネルMOSトランジスタPM1a，PM2aが確実にオンする時間に調整される。
【００８９】
第２の出力信号がオフになるタイミングは、図４の回路図のようにクロックに同期した信号として第１の出力信号と同時にオフになれば問題がないが、PチャネルMOSトランジスタPM1a，PM2aのオン時間が十分確保できるようにパルス幅を取ることができれば、第１の出力信号よりも早くオフになっても良い。要は、レベルシフトされ、ラッチ誤動作保護回路を通して、ラッチ回路に入力される信号がどのようなタイミングでオン，オフされるかが重要になるので、上記カウンタ回路５７において、第１、第２の出力信号のタイミングを多少ずらして実現することも可能である。
【００９０】
システムリセット信号ZRSTは、各フリップフロップ５０，５６、およびカウンタ回路５７のリセット端子に接続されている。
【００９１】
上記の構成を有するパルス発生回路４０の動作波形を図５に示す。
Ｄ型フリップフロップ５０により、入力信号Hdrvから１クロック分遅れてPreHdrv信号が出力される。ＡＮＤ回路５１，５２によって入力信号Hdrvと信号PreHdrvとの差分が取られ、入力信号Hdrvの立ち上がり，立ち下がりのタイミングで１クロック分のrise信号，fall信号がそれぞれ出力され、カウンタ回路５７のクリア信号となる。
【００９２】
また、入力信号Hdrvの立ち上がり時は、rise信号によってＲＳフリップフロップ５６はセットされ、その出力ＱはHレベルになる。入力信号Hdrvの立ち下がり時は、rise信号によってＲＳフリップフロップ５６はリセットされ、その出力ＱはLレベルになる。
【００９３】
マルチプレクサ回路５４，５５には、入力信号Hdrvの立ち上がり、立ち下がりで選択される信号が異なるため、立ち上がりのときには、マルチプレクサ回路５４から第１の出力信号がset信号として出力され、マルチプレクサ回路５５から第２の出力信号がreset信号として出力される。他方、入力信号Hdrvの立ち下がり時は、マルチプレクサ回路５４から第２の出力信号がset信号として出力され、マルチプレクサ回路５５から第１の出力信号がreset信号として出力される。
【００９４】
次に、図６を用いて、本実施の形態の波形によるラッチ誤動作保護回路２２への入力信号と、前実施の形態の波形によるラッチ誤動作保護回路２２への入力信号とを比較して説明する。
【００９５】
パルス発生回路４０から出力された信号は、図６（ａ）のようになり、セット時は、set信号から所定時間遅れてreset信号が立ち上がり、略同時にオフになる。リセット時は、まずreset信号が立ち上がり、所定時間遅れてset信号が立ち上がり、略同時にオフになる。
【００９６】
より詳細に説明すると、セット時は、まずset信号が立ち上がり、このときはまだreset信号はオフ状態である。レベルシフト後の信号であるsetdrn信号、resdrn信号（負論理）は、それぞれLレベル、Hレベルになり、ラッチ回路２３はセット状態となり、その出力はオンになる。したがって、ハイサイドドライバ２１の出力もオンとなり、高電位側スイッチング素子XD1は導通状態となる。このとき、ラッチ誤動作保護回路２２は働いていない。
【００９７】
その後、所定時間（図４の例では５クロック）遅れてreset信号が立ち上がると、ラッチ誤動作保護回路２２には、レベルシフト後の信号であるsetdrn信号、resdrn信号（負論理）ともにLレベル（有効）が入力される。このため、保護機能が働き、ラッチ誤動作保護回路２２の出力は、セット側、リセット側ともにHレベルになる。これがラッチ回路２３に入力されると前値保持となり、前の出力が維持される。このため、ハイサイドドライバ２１の出力はHレベル、高電位側スイッチング素子XD1は導通状態を維持する。
【００９８】
このとき、論理和回路OR1の出力がLレベルになるため、Pチャネル型MOSトランジスタPM1a，PM2aがオン状態となる。これにより、両レベルシフト回路２４，２５の出力インピーダンスが低くなるため、寄生容量Cds1，Cds2のチャージ時間が短くなり、早く復帰することになる。
【００９９】
なお、ラッチ誤動作保護回路２２により、ハイサイドドライバ２１の出力信号HOの状態に応じて、レベルシフト回路のインピーダンスが異なり、出力信号HOがLレベルの状態ではsetdrn側のインピーダンスの方が低いためsetdrn信号の方が早くHレベルに回復する。これにより、安定した動作が可能になると共にその後set信号がオンになったときに、迅速に応答することができる。一方、出力信号HOがHレベルの状態ではresdrn側のインピーダンスの方が低いため、resdrn信号の方が早くHレベルに回復する。これにより、安定した動作が可能になると共にその後reset信号がオンになったときに迅速に応答することができ、高電位側スイッチング素子XD1を高速に駆動することができる。
【０１００】
一方、従来のパルス発生回路によれば、図６（ｂ）に示す如く、誤動作防止用のPチャネルMOSトランジスタ（PM1，PM2）の効果でresdrn信号がLレベルになると同時にsetdrn信号はHレベルに回復するが、遅延が生じる。この間は後段のラッチ誤動作保護回路２２が働き前値保持となるため、出力応答が遅延する。
【０１０１】
第２の実施の形態では、dV/dt発生時に、追加した論理和回路OR1が動作してPチャネルMOSトランジスタ（PM1，PM2）をオン状態にして、dV/dt発生時の遅延を緩和していたが、本実施の形態では、set信号，reset信号のHレベル期間を一定期間重ねることで、一時的にPチャネルMOSトランジスタ（PM1a，PM2a）の同時オン状態を作り、両レベルシフト回路の出力のインピーダンスを下げる。これにより、次の制御信号が入る前にレベルシフト回路の出力状態を定常状態に戻すことができるので、dV/dt発生の有無に関係なく、常に遅延を緩和することができる。
【０１０２】
図７〜図９にセット信号とリセット信号のパルス間隔を、それぞれ50ns、30ns、10nsとしたときの、主要な信号のシミュレーション結果を示す。
【０１０３】
主要な信号として、ハイサイドドライバ２１からの出力信号（out）、パルス発生回路４０の出力であるセット信号（set）とリセット信号（reset）、論理和回路OR1からの出力信号（dvdten）、シフト済みセット信号（setdrn）、シフト済みリセット信号（resdrn）を記載している。本実施の形態によるパルス発生回路を用いた場合の波形を実線で示し、従来のパルス発生回路を用いた場合の波形を点線で示している。
【０１０４】
たとえば、図７の例（パルス間隔50ns）では、本実施の形態によるパルス発生回路を用いることにより、従来のパルス発生回路を用いた場合に比べて、立ち上がりにおいて2ns、立ち下がりにおいて5.8nsの遅延緩和効果が生じている。パルス間隔が短くなるほどこの効果は大きくなり、図９の例（パルス間隔10ns）では、立ち上がりにおいて15ns、立ち下がりにおいて17nsの遅延緩和の効果がある。
【符号の説明】
【０１０５】
１・・・ハーフブリッジ駆動回路
１０・・・出力回路
２０・・・ハイサイド回路
２１・・・ハイサイドドライバ
２２・・・ラッチ誤動作保護回路（保護手段）
２３・・・ラッチ回路
２４・・・オン信号側レベルシフト回路（第１のレベルシフト手段）
２５・・・オフ信号側レベルシフト回路（第２のレベルシフト手段）
２６・・・ＮＯＴ回路
２８・・・制御信号出力手段
３０・・・ローサイド回路
３１・・・ローサイドドライバ
４０・・・パルス発生回路（パルス発生手段）
５０，５６・・・Ｄ型フリップフロップ
５１，５２，５３・・・論理回路
５４，５５・・・マルチプレクサ回路
５７・・・カウンタ回路
９０・・・従来のハーフブリッジ駆動回路
９９・・・従来のハイサイド回路
OR1・・・論理和回路（論理ゲート手段）
DH，DL・・・ダイオード
PS，PS1，PS2・・・電源（電源手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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