(57)【特許請求の範囲】
【請求項１】
In、GaおよびOを主たる構成元素とする酸化物半導体薄膜であって、In,Gaの組成比が3/4≦Ga/(In+Ga)≦9/10であり、かつ、抵抗率が1Ωcm以上、1×106Ωcm以下であることを特徴とする酸化物半導体薄膜。
【請求項２】
非晶質であることを特徴とする請求項１記載の酸化物半導体薄膜。
【請求項３】
基板上に、活性層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、
前記活性層が、請求項１または２記載の酸化物半導体薄膜からなるものであることを特徴とする薄膜トランジスタ。
【請求項４】
前記基板が可撓性を有するものであることを特徴とする請求項３記載の薄膜トランジスタ。
【請求項５】
請求項３または４記載の薄膜トランジスタを備えたことを特徴とする表示装置。
【請求項６】
請求項３または４記載の薄膜トランジスタを備えたことを特徴とするイメージセンサー。
【請求項７】
請求項３または４記載の薄膜トランジスタを備えたことを特徴とするＸ線センサー。
【請求項８】
In,Ga,Oを主たる構成元素とし、In,Gaの組成比が3/4≦Ga/(In+Ga)≦9/10である酸化物半導体薄膜をスパッタリング法により成膜する成膜工程と、
前記酸化物半導体薄膜に100℃以上、300℃以下の熱処理を施す熱処理工程とを含むことを特徴とする酸化物半導体薄膜の製造方法。
【請求項９】
前記熱処理の温度が100℃以上、200℃以下であることを特徴とする請求項８記載の酸化物半導体薄膜の製造方法。
【請求項１０】
前記熱処理を酸化性雰囲気中で行うことを特徴とする請求項８または９記載の酸化物半導体薄膜の製造方法。
【請求項１１】
前記熱処理工程後の前記酸化物半導体薄膜の抵抗率が1Ωcm以上、1×106Ωcm以下となるように、前記成膜工程における成膜条件を設定することを特徴とする請求項８から１０いずれか１項記載の酸化物半導体薄膜の製造方法。
【請求項１２】
前記熱処理工程前の前記酸化物半導体薄膜の抵抗率が、該熱処理工程後の抵抗率と同等であることを特徴とする請求項１１記載の酸化物半導体薄膜の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体薄膜およびその製造方法、並びに酸化物半導体薄膜を備えた薄膜トランジスタに関するものである。また、本発明は、薄膜トランジスタを用いた表示装置、イメージングセンサーおよびＸ線デジタル撮影装置等の装置に関するものである。
【背景技術】
【０００２】
近年、In−Ga−Zn−O系（IGZO系）の酸化物半導体薄膜をチャネル層に用いた薄膜トランジスタの開発が活発に行われている（特許文献１〜５等）。酸化物半導体薄膜は低温成膜が可能であり、且つアモルファスシリコンよりも高移動度を示し、更に可視光に透明であることからプラスチック板やフィルム等の基板上にフレキシブルな透明薄膜トランジスタを形成することが可能である。
【０００３】
しかしながら、IGZO系酸化物半導体薄膜は、構成元素数が多いため、生産コストが高く、組成比の制御が困難である。
一方、Znを含まないIn-Ga-O系薄膜は、特許文献６〜８等において、透明導電膜として用いられている例が挙げられている。具体的には、特許文献６では、比較的In組成比が高いIn-Ga-O系薄膜を透明導電膜として用いる例が挙げられおり、特許文献７、８では比較的In組成比が低い（Ga組成比が高い）In-Ga-O系薄膜を、金属膜と積層させたものを透明導電膜として用いる例が挙げられている。
【０００４】
酸化物薄膜を薄膜トランジスタの活性層として用いる際には350℃〜400℃程度のポストアニール処理を施して素子の安定性（閾値シフトなど）を改善する必要性があることが一般的に認識されているが、一般に、In組成比が高いと、ポストアニール時に薄膜の抵抗値が急激に低抵抗化し、半導体として用いることは困難となることが知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４１７０４５４号公報
【特許文献２】特開２００７−２８１４０９号公報
【特許文献３】特表２００９−５３３８８４号公報
【特許文献４】特開２００９−２５３２０４号公報
【特許文献５】特開２００８−２８３０４６号公報
【特許文献６】特開平９−２５９６４０号公報
【特許文献７】特開２００８−２２６５８１号公報
【特許文献８】国際公開第２００６／０３０７６２号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
既述の通り、IGZO系酸化物半導体薄膜は、構成元素数が多いため、生産コストが高く、組成比の制御が困難である。
また、現在、耐熱性の低い樹脂基板上に薄膜トランジスタ(TFT)を形成したフレキシブルTFTのニーズが高まっていることから、成膜後に電気特性改善のために行われるポストアニール処理としては、樹脂基板等が耐えうる300℃以下の比較的低いアニール温度で特性改善を達成することが求められている。また、デバイスの大面積化の要請もあり、大面積において特性の均一なTFTの形成が可能となるように、大面積に均一な電気特性を有する酸化物半導体膜が求められている。
【０００７】
本発明は、上記事情に鑑みてなされたものであって、生産性、組成均一性を向上させることができ、かつ低温アニール時に低抵抗化が起こらず、再現性が高く、大面積デバイス、特にフレキシブルデバイス作製に適した酸化物半導体薄膜を提供することを目的とするものである。また、本発明は、面内における特性バラツキの少ない薄膜トランジスタおよび薄膜トランジスタを備えた装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の酸化物半導体膜は、In、GaおよびOを主たる構成元素とする酸化物半導体薄膜であって、In,Gaの組成比が3/4≦Ga/(In+Ga)≦9/10であり、かつ、抵抗率が1Ωcm以上、1×106Ωcm以下であることを特徴とする。
【０００９】
ここで、「主たる構成元素」とは、全構成元素に対するIn、Ga、Oの合計割合が98％以上であることを意味する。また、前記抵抗率は室温（20℃）での抵抗率とする。
【００１０】
本発明の酸化物半導体膜は、非晶質であることが望ましい。
非晶質膜であれば大面積にわたって均一な膜を形成し易く、多結晶のような粒界が存在しないため素子特性のバラツキを抑えることが容易である。
前記酸化物半導体層が非晶質であるかどうかは、Ｘ線回折測定により確認することが出来る。即ちＸ線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、その酸化物半導体層は非晶質であると判断することが出来る。
【００１１】
本発明の薄膜トランジスタは、基板上に、活性層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、
前記活性層が、本発明の酸化物半導体薄膜からなるものであることを特徴とするものである。
【００１２】
前記基板が可撓性を有するものであることが望ましい。
【００１３】
本発明の表示装置は、本発明の薄膜トランジスタを備えたことを特徴とするものである。
【００１４】
本発明イメージセンサーは、本発明の薄膜トランジスタを備えたことを特徴とするものである。
【００１５】
本発明のＸ線センサーは、本発明の薄膜トランジスタを備えたことを特徴とするものである。
【００１６】
本発明の酸化物半導体膜の製造方法は、In,Ga,Oを主たる構成元素とし、In,Gaの組成比が3/4≦Ga/(In+Ga)≦9/10である酸化物半導体薄膜を成膜する成膜工程と、
前記酸化物半導体薄膜に100℃以上、300℃以下の熱処理を施す熱処理工程とを含むことを特徴とする。
【００１７】
前記熱処理の温度を100℃以上、200℃以下とすることが望ましい。
【００１８】
前記熱処理を酸化性雰囲気中で行うことが望ましい。
「酸化性雰囲気」とは、酸素、オゾン、酸素ラジカル等を含む雰囲気を意味する。
【００１９】
前記熱処理工程後の前記酸化物半導体薄膜の室温(20℃）での抵抗率が1Ωcm以上、1×106Ωcm以下となるように、前記成膜工程における成膜条件を設定することが望ましい。
なお、本明細書において、成膜工程とは、薄膜形成後に膜の抵抗率を制御するために必要に応じて膜に施す処理を含めるものとし、前記成膜条件とは膜形成時の条件と該必要に応じて膜に施す処理の条件を含むものとする。
【００２０】
前記熱処理工程前の前記酸化物半導体薄膜の抵抗率が、該熱処理工程後の抵抗率と同等であることが望ましい。
【００２１】
前記酸化物半導体薄膜がスパッタリングによって成膜されることが望ましい。
【発明の効果】
【００２２】
本発明の酸化物半導体薄膜は、一般的に用いられるIGZO材料に比べてZnを含まず構成元素数が少ないため、生産コストを抑制することができると共に、組成制御が容易となる。また、組成制御が容易であることから、大面積に均一組成の酸化物半導体薄膜を形成し易い。
また、本発明の組成範囲の酸化物半導体薄膜を用いることで、アニール時に起こる低抵抗化を抑えることができ、アニール後の電気特性を設計しやすい。アニール時の低抵抗化を抑制することができるので、アニール温度の面内バラツキに伴う電気特性の面内バラツキを抑えることができる。面内バラツキを抑制することができるので大面積デバイスに好適である。
低温アニールで面内バラツキの少ないデバイスを得ることができるので、製造コストを抑制することができると共に、耐熱性の低い樹脂基板等への形成も可能となり、フレキシブルデバイスへの応用が容易となる。
本発明の酸化物半導体薄膜を用いた薄膜トランジスタは大面積に均一な特性を有するものとすることができる。
【図面の簡単な説明】
【００２３】
【図１】（Ａ）トップゲート−トップコンタクト型、（Ｂ）トップゲート−ボトムコンタクト型、（Ｃ）ボトムゲート−トップコンタクト型、（Ｄ）ボトムゲート−ボトムコンタクト型の薄膜トランジスタの構成を模式的に示す断面図
【図２】実施形態の液晶表示装置の一部分を示す概略断面図
【図３】図２の液晶表示装置の電気配線の概略構成図
【図４】実施形態のＸ線センサーアレイの一部分を示す概略断面図
【図５】図４のＸ線センサーアレイの電気配線の概略構成図
【図６】電気抵抗測定用試料の作製工程を示す（Ａ）平面図、（Ｂ）断面図
【図７】電気抵抗測定用試料の概略構成を示す（Ａ）平面図、（Ｂ）断面図
【図８】実施例１、２および比較例１〜３の酸化物半導体薄膜の昇温・降温過程での温度と抵抗率の関係を示すグラフ
【図９】（Ａ）簡易型TFTの平面図、（Ｂ）断面図
【図１０】実施例TFT１のVg-Id特性を示すグラフ
【図１１】実施例TFT２のVg-Id特性を示すグラフ
【図１２】試験例TFT-Ａ，ＢのVg-Id特性を示すグラフ
【発明を実施するための形態】
【００２４】
以下、本発明の酸化物半導体薄膜、薄膜トランジスタおよび薄膜トランジスタを備えた装置の実施形態について説明する。
【００２５】
＜酸化物半導体薄膜＞
本発明の酸化物半導体薄膜は、In、GaおよびOを主たる構成元素とし、そのIn,Gaの組成比が3/4≦Ga/(In+Ga)≦9/10であり、かつ、室温（20℃）での抵抗率が1Ωcm以上、1×106Ωcm以下であることを特徴とするIGO膜である。すなわち、本発明は、抵抗率が低く導電膜として利用されるIGO膜を含まない。また、本発明の酸化物半導体薄膜を主たる構成元素としてZnを含まない点でIGZO膜とは異なる。
【００２６】
本発明の酸化物半導体薄膜は非晶質であることが好ましい。
【００２７】
なお、ここで、薄膜とは１nm以上、10μm以下程度をいうものとする。
【００２８】
本発明の酸化物半導体薄膜は、In,Ga,Oを主たる構成元素とするIn,Gaの組成比が3/4≦Ga/(In+Ga)≦9/10である酸化物半導体薄膜を成膜する成膜工程と、この成膜された酸化物半導体薄膜に100℃以上、300℃以下の熱処理を施す熱処理工程とを含む製造方法により製造することができる。
【００２９】
（成膜工程）
成膜工程において、In,Gaの組成比が3/4≦Ga/(In+Ga)≦9/10のIGO膜をスパッタを用いて成膜する方法としては、成膜した膜中のIn,Ga組成比が3/4≦Ga/(In+Ga)≦9/10となるような複合酸化物ターゲットの単独スパッタであってもよく、In、Gaまたはこれらの酸化物若しくはこれらの複合酸化物ターゲットを組み合わせて用いた共スパッタであってもよい。
【００３０】
また、得られる膜の抵抗率（導電率）を制御するために、成膜時の成膜室内の酸素分圧を任意に制御する。成膜室内の酸素分圧を制御する手法としては、成膜室内に導入するO2ガス量を変化させる方法であってもよく、酸素ラジカルやオゾンガスの導入量を変化させる方法であってもよい。酸素分圧を高くすれば、酸化物半導体薄膜の導電率を低下させることができ、酸素分圧を低くすれば、膜中の酸素欠陥を増加させて酸化物半導体薄膜の導電率を上昇させることができる。
【００３１】
なお、酸素ガス導入を停止させた場合でも抵抗が高い場合には、H2やN2等の還元性ガスを導入し、さらに膜中の酸素欠陥を増加させてもよい。
また、成膜中の基板温度は基板に応じて任意に選択してもよいが、フレキシブル基板を用いる場合には基板温度はより室温に近いことが好ましい。
【００３２】
（熱処理工程）
熱処理工程（ポストアニール処理工程）は、100℃以上、300℃以下で行う。薄膜を形成する基板として、樹脂基板等の耐熱性の低い可撓性基板を用いる場合には、100℃以上、200℃以下とすることが好ましい。熱処理時間に特に限定はないが、膜温度が均一になるのに要する時間等を考慮し、少なくとも10分以上保持することが好ましい。
アニール処理中の雰囲気は不活性雰囲気、または酸化性雰囲気とすることが好ましい。還元性雰囲気中でアニール処理を行うと、酸化物半導体中の酸素が抜け、余剰キャリアが発生し、電気特性バラツキが起こりやすい。またアニール処理雰囲気の湿度が極めて高い場合には膜中に水分が取り込まれ易く、電気特性バラツキが起こり易くなるため、湿度は50％以下で行うことが好ましい。
【００３３】
本発明の酸化物半導体薄膜は、薄膜トランジスタの活性層として一般的に用いられるIGZO材料に比べてZnを含まず、かつGa組成比が高い。本発明の酸化物半導体薄膜は、金属組成が２元となるためIGZOと比較して構成元素が少なく、生産コストを抑制することができる。また、構成元素が少ないために、組成制御が容易となるため、大面積に均一組成の酸化物半導体薄膜を形成しやすい。
【００３４】
また、本発明によれば、一般にZnを含む組成で生じていた低温アニール時の低抵抗化（加熱に伴い低抵抗化する共に、降温時にその低抵抗化した抵抗率が維持される状態）がほとんど起こらないため、アニール後の電気特性を設計しやすく、かつアニール温度の面内におけるバラツキに伴う電気特性の面内バラツキを抑えることができる。低温アニールでデバイスが形成可能であるために、製造コストを低減させることができると共に、耐熱性の低い樹脂基板等への形成も可能となるため、フレキシブルデバイスへの応用が容易となる。
さらに、Znは比較的低温でのアニール時に膜中から脱離してしまうことが知られている。すなわち、Znを含む組成の場合、アニール条件（温度、雰囲気、時間）の少しの違いによって生成される膜の組成比が異なってしまい、再現性が悪くなるが、本発明の組成ではその問題もなくなる。
【００３５】
なお、Znを含む組成で生じていたアニール時の低抵抗化は、成膜時に膜中に取り込まれた水分がアニールにより放出されることと関連があると考えられるが、本発明の酸化物半導体薄膜は、In,Gaの組成比が3/4≦Ga/(In+Ga)≦9/10であり、Znを含まない。このような、Znを含まず、Ga量が比較的大きい、本発明の組成範囲のIGO膜を用いることにより、成膜時に膜中に取り込まれる水分量を極めて低く抑えることができ、その結果、膜中水分量バラツキによる電気特性バラツキを極めて小さく抑えることが可能となる。膜中水分量を極めて低く抑えられるということは、成膜後のポストアニール処理時に放出される水の量も少なくなり、その結果、水脱離に伴うキャリアの発生が低減されると考えられる。
【００３６】
なお、酸化物半導体薄膜中の水分量バラツキを極めて小さくするための方法としては、酸化物半導体薄膜を成膜する際の成膜室内の水分圧を極めて低くする方法や、成膜後に高温で熱処理することで膜中水分を追い出すことが考えられる。
【００３７】
しかしながら、電気特性のバラツキが起こらない程度まで成膜室内の水分圧を低くすることは極めて困難であり、真空成膜装置コストも高くなり、生産性が低くなる。又、樹脂基板等の上に成膜する際には、基板から多量に水分が脱離するため、成膜室内の水分圧を低くすることはより困難となる。
さらに、成膜後に高温で熱処理する手法は、製造コストが向上するばかりではなく、基板や電極材料、絶縁膜材料の材料選択の幅を著しく低下させる。特に近年注目が集まっている樹脂基板上に酸化物TFTを形成したフレキシブルデバイスを得るには、樹脂基板の耐熱性が低いため、200℃以上の熱処理は困難となる。
【００３８】
本発明の酸化物半導体薄膜によれば、組成比を制御することによって、成膜室内の水分圧をそれほど低くしなくとも膜中水分量を極めて少なくすることができるため、成膜後に高温で熱処理することなく、耐熱性の低い樹脂基板上にも容易にデバイスを形成することができる。
また、これらの効果により必然的に歩留まりも向上し、生産コストの低減にも繋がる。
【００３９】
以上の通り、本発明のIGO系酸化物半導体薄膜は、作製コストを抑制することでき、膜中に水分を取り込みにくい組成であり、低温アニール後における電気的な特性の面内均一性が非常に高いため、大面積デバイスに適用される薄膜トランジスタの活性層として有用である。
【００４０】
＜薄膜トランジスタ＞
図１（Ａ）から（Ｄ）は、本発明の第１〜第４の実施形態の薄膜トランジスタ１〜４の構成を模式的に示す断面図である。図１（Ａ）〜（Ｄ）の各薄膜トランジスタにおいて、共通の要素には同一の符号を付している。
【００４１】
本発明の実施形態に係る薄膜トランジスタ１〜４は、基板１１上に、活性層１２と、ソース電極１３と、ドレイン電極１４と、ゲート絶縁膜１５と、ゲート電極１６とを有してなり、活性層１２として、上述の本発明の酸化物半導体薄膜を備えている。
【００４２】
図１（Ａ）に示す第１の実施形態の薄膜トランジスタ１は、トップゲート−トップコンタクト型のトランジスタであり、図１（Ｂ）に示す第２の実施形態の薄膜トランジスタ２は、トップゲート−ボトムコンタクト型のトランジスタであり、図１（Ｃ）に示す第３の実施形態の薄膜トランジスタ３は、ボトムゲート−トップコンタクト型のトランジスタであり、図１（Ｄ）に示す第４の実施形態の薄膜トランジスタ４は、ボトムゲート−ボトムコンタクト型のトランジスタである。
図１（Ａ）〜（Ｄ）に示す実施形態は、ゲート、ソース、ドレイン電極の、酸化物半導体層に対する配置が異なるが、同一符号を付与されている各要素の機能は同一であり、同様の材料を適応することができる。
【００４３】
以下、各構成要素について詳述する。
【００４４】
（基板）
薄膜トランジスタ１を形成するための基板１１の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することができる。基板の構造は単層構造であってもよいし、積層構造であってもよい。
【００４５】
基板１１としては、例えば、YSZ（イットリウム安定化ジルコニウム）やガラス等の無機材料、樹脂や樹脂複合材料等からなる基板を用いることができる。
中でも軽量である点、可撓性を有する点から樹脂あるいは樹脂複合材料からなる基板が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂からなる基板、既述の合成樹脂等と酸化珪素粒子との複合プラスチック材料からなる基板、既述の合成樹脂等と金属ナノ粒子、無機酸化物ナノ粒子もしくは無機窒化物ナノ粒子等との複合プラスチック材料からなる基板、既述の合成樹脂等とカーボン繊維もしくはカーボンナノチューブとの複合プラスチック材料からなる基板、既述の合成樹脂等とガラスフェレーク、ガラスファイバーもしくはガラスビーズとの複合プラスチック材料からなる基板、既述の合成樹脂等と粘土鉱物もしくは雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと既述のいずれかの合成樹脂との間に少なくとも１回の接合界面を有する積層プラスチック基板、無機層と有機層（既述の合成樹脂）を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板またはステンレスと異種金属とを積層した金属多層基板、アルミニウム基板または表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。
【００４６】
なお、樹脂基板としては、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、および低吸湿性等に優れていることが好ましい。
樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。
【００４７】
また、基板の厚みは50μｍ以上、500μｍ以下であることが好ましい。基板の厚みが50
μｍ以上であると、基板自体の平坦性がより向上する。基板の厚みが500μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。なお、基板を構成する材料によって、十分な平坦性および可撓性を有する厚みは異なるため、基板材料に応じてその厚みを設定する必要があるが、概ねその範囲は50μｍ−500μｍの範囲となる。
【００４８】
（活性層）
活性層１２として、本発明の酸化物半導体薄膜（以下、酸化物半導体層１２という。）を備える。すなわち、酸化物半導体層１２は、In,Gaの組成比が3/4≦Ga/(In+Ga)≦9/10、かつ室温（20℃）での抵抗率が、1Ωcm以上、1×106Ωcm以下であるIGO膜である。
【００４９】
酸化物半導体層１２の膜厚は薄膜の平坦性及び成膜時間の観点から5ｎｍ以上、150ｎｍ以下であることが好ましい。
酸化物半導体層１２の成膜は、既述の通りスパッタ等により行うことができる。
【００５０】
（ソース・ドレイン電極）
ソース電極１３およびドレイン電極１４はいずれも高い導電性を有するものであれば特に制限なく、例えばAl、Mo、Cr、Ta、Ti、Au、Ag等の金属、Al−Nd、Ag合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ITO）、酸化亜鉛インジウム（IZO）等の金属酸化物導電膜等を、単層または２層以上の積層構造として用いることができる。
【００５１】
ソース電極１３およびドレイン電極１４はいずれも、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜することができる。
【００５２】
ソース電極１３およびドレイン電極１４を、上記金属により構成する場合、成膜性、エッチングやリフトオフ法によるパターンニング性および導電性等を考慮すると、その厚みは、10ｎｍ以上、1000ｎｍ以下とすることが好ましく、50ｎｍ以上、100ｎｍ以下とすることがより好ましい。
【００５３】
（ゲート絶縁膜）
ゲート絶縁膜１５としては、高い絶縁性を有するものが好ましく、例えばSiO2、SiNx、SiON、Al2O3、Y2O3、Ta2O5、HfO2等の絶縁膜、またはこれらの化合物を少なくとも２つ以上含む絶縁膜等から構成することができる。
【００５４】
ゲート絶縁膜１５は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜することができる。
【００５５】
なお、ゲート絶縁膜１５はリーク電流の低下および電圧耐性の向上のために十分な厚みを有する必要がある一方、厚みが大きすぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜１５の厚みは、材質にもよるが、10ｎｍ〜10μｍが好ましく、50ｎｍ〜1000ｎｍがより好ましく、100ｎｍ〜400ｎｍが特に好ましい。
【００５６】
（ゲート電極）
ゲート電極１６としては、高い導電性を有するものであれば特に制限なく、例えばAl、Mo、Cr、Ta、Ti、Au、Ag等の金属、Al−Nd、Ag合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ITO）、酸化亜鉛インジウム（IZO）等の金属酸化物導電膜等を、単層または２層以上の積層構造として用いることができる。
【００５７】
ゲート電極１６は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜ることができる。
【００５８】
ゲート電極１６を、上記金属により構成する場合、成膜性、エッチングやリフトオフ法によるパターニング性および導電性等を考慮すると、その厚みは、10ｎｍ以上、1000ｎｍ以下とすることが好ましく、50ｎｍ以上、200ｎｍ以下とすることがより好ましい。
【００５９】
＜薄膜トランジスタの製造方法＞
図１（Ａ）に示すトップゲート−トップコンタクト型の薄膜トランジスタ１の製造方法について簡単に説明する。
【００６０】
基板１１を用意し、基板１１上に活性層である酸化物半導体薄膜１２を、既述のスパッタ法等の成膜手法により成膜する。
次いで酸化物半導体層１２をパターンニングする。パターンニングはフォトリソグラフィーおよびエッチングにより行うことができる。具体的には、残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、または燐酸、硝酸および酢酸の混合液等の酸溶液によりエッチングすることによりパターンを形成する。
なお、酸化物半導体層１２上には、ソース、ドレイン電極エッチング時に酸化物半導体層を保護するための保護膜を形成しておいてもよい。保護膜は酸化物半導体層と連続で成膜してもよいし、酸化物半導体層のパターニング後に形成してもよい。
【００６１】
次に、酸化物半導体層１２の上にソース・ドレイン電極１３、１４を形成するための金属膜を形成する。
次いで金属膜をエッチングまたはリフトオフ法により所定の形状にパターンニングし、ソース電極１３およびドレイン電極１４を形成する。この際、ソース・ドレイン電極１３、１４およびこれらの電極（図示せず）に接続する配線を同時にパターンニングすることが好ましい。
【００６２】
ソース・ドレイン電極１３、１４および配線を形成した後、ゲート絶縁膜１５を形成し、ゲート絶縁膜１５について、フォトリソグラフィーおよびエッチングによって所定の形状にパターンニングを行う。
【００６３】
ゲート絶縁膜１５を形成した後、ゲート電極１６を形成する。電極膜を成膜後、エッチングまたはリフトオフ法により所定の形状にパターンニングし、ゲート電極１６を形成する。この際、ゲート電極１６およびゲート配線を同時にパターンニングすることが好ましい。
【００６４】
（ポストアニール）
ゲート電極パターンニング後に熱処理（ポストアニール処理）を施す。ポストアニール処理は酸化物半導体層１２の成膜後であれば、特に手順は限定せず、酸化物半導体成膜直後に行ってもよいし、電極、絶縁膜の成膜、パターンニングが全て終わった後に行ってもよい。なお、このポストアニール工程は、既述の酸化物半導体膜の製造における熱処理工程に他ならない。
【００６５】
ポストアニール温度は半導体層１２の電気特性のバラツキを抑えるために100℃以上、300℃以下であることが好ましく、可撓性基板を用いる場合を考慮すると、100℃以上、200℃以下で行うことがより好ましい。100℃以上、300℃以下であれば、膜中の酸素欠損量を変化させることなく、薄膜トランジスタの特性を改善することができる。
【００６６】
また、ポストアニール中の雰囲気は不活性雰囲気、または酸化性雰囲気とすることが好ましい。還元性雰囲気中でポストアニールを施すと酸化物半導体層中の酸素が抜け、余剰キャリアが発生し、電気特性バラツキが起こり易い。また、ポストアニール雰囲気の湿度が極めて高い場合には膜中に水分が取り込まれ易く、電気特性バラツキが起こり易くなるため、湿度は50％以下で行うことが好ましい。
【００６７】
以上の手順により、図１（Ａ）に示す薄膜トランジスタ１を作製することができる。
【００６８】
本発明の薄膜トランジスタの用途は特に限定されるものではないが、例えば電気光学装置としての表示装置（例えば液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置等）における駆動素子として好適である。特に、特性の面内における均一性が高いため、大面積デバイスに好適である。
【００６９】
さらに、本発明の薄膜トランジスタは、樹脂基板を用いた低温プロセスで作製可能なフレキシブルディスプレイ等のデバイス、ＣＣＤ（Charge Coupled Device）、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のイメージセンサー、Ｘ線センサー等の各種センサー、ＭＥＭＳ（Micro Electro Mechanical System）等、種々の電子デバイスにおける駆動素子（駆動回路）として、好適に用いられるものである。
【００７０】
本発明の薄膜トランジスタを用いた本発明の表示装置およびセンサーは、いずれも特性の面内均一性が高い。なお、ここで言う「特性」とは、表示装置の場合には表示特性、センサーの場合には感度特性である。
【００７１】
＜液晶表示装置＞
図２に、本発明の表示装置の一実施形態である液晶表示装置について、その一部分の概略断面図を示し、図３にその電気配線の概略構成図を示す。
【００７２】
図２に示すように、本実施形態の液晶表示装置５は、図１（Ａ）に示したトップゲート型の薄膜トランジスタ１と、トランジスタ１のパッシベーション層５４で保護されたゲート電極１６上に画素下部電極５５およびその対向上部電極５６で挟まれた液晶層５７と、各画素に対応させて異なる色を発色させるためのＲＧＢカラーフィルタ５８とを備え、ＴＦＴ１０の基板１１側およびカラーフィルタ５８上にそれぞれ偏光板５９ａ、５９ｂを備えた構成である。
【００７３】
また、図３に示すように、本実施形態の液晶表示装置５は、互いに平行な複数のゲート配線５１と、該ゲート配線５１と交差する、互いに平行なデータ配線５２とを備えている。ここでゲート配線５１とデータ配線５２は電気的に絶縁されている。ゲート配線５１とデータ配線５２との交差部付近に、薄膜トランジスタ１が備えられている。
【００７４】
薄膜トランジスタ１のゲート電極１６は、ゲート配線５１に接続されており、薄膜トランジスタ１のソース電極１３はデータ配線５２に接続されている。また、薄膜トランジスタ１のドレイン電極１４はゲート絶縁膜１５に設けられたコンタクトホール１９を介して（コンタクトホール１９に導電体が埋め込まれて）画素下部電極５５に接続されている。この画素下部電極５５は、接地された対向電極５６とともにコンデンサ５３を構成している。
【００７５】
図２および図３に示した本実施形態の液晶装置においては、トップゲート型の薄膜トランジスタを備えるものとしたが、本発明の表示装置である液晶装置において用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。
【００７６】
本発明の薄膜トランジスタは面内均一性、安定性および信頼性が非常に高いことから、液晶表示装置における大画面化に適している。また、本発明の薄膜トランジスタは、低温でのアニール処理によって十分な特性を有するものを作製することができるため、基板としては樹脂基板（プラスチック基板）を用いることができ、大面積で均一、安定かつフレキシブルな液晶表示装置を提供することができる。
【００７７】
＜Ｘ線センサー＞
図４に、本発明のセンサーの一実施形態であるＸ線センサーについて、その一部分の概略断面図を示し、図５にその電気配線の概略構成図を示す。
【００７８】
図４は、より具体的にはＸ線センサーアレイの一部を拡大した概略断面図である。本実施形態のＸ線センサー７は基板上に形成された薄膜トランジスタ１およびキャパシタ７０と、キャパシタ７０上に形成された電荷収集用電極７１と、Ｘ線変換層７２と、上部電極７３とを備えて構成される。薄膜トランジスタ１上にはパッシベーション膜７５が設けられている。
【００７９】
キャパシタ７０はキャパシタ用下部電極７６とキャパシタ用上部電極７７とで絶縁膜７８を挟んだ構造となっている。キャパシタ用上部電極７７は絶縁膜７８に設けられたコンタクトホール７９を介し、薄膜トランジスタ１のソース電極１３およびドレイン電極１４のいずれか一方（図４においてはドレイン電極１４）と接続されている。
【００８０】
電荷収集用電極７１は、キャパシタ７０におけるキャパシタ用上部電極７７上に設けられており、キャパシタ用上部電極７７に接している。
Ｘ線変換層７２はアモルファスセレンからなる層であり、薄膜トランジスタ１およびキャパシタ７０を覆うように設けられている。
上部電極７３はＸ線変換層７２上に設けられており、Ｘ線変換層７２に接している。
【００８１】
図５に示すように、本実施形態のＸ線センサー７は、互いに平行な複数のゲート配線８１と、ゲート配線８１と交差する、互いに平行な複数のデータ配線８２とを備えている。ここでゲート配線８１とデータ配線８２は電気的に絶縁されている。ゲート配線８１とデータ配線８２との交差部付近に、薄膜トランジスタ１が備えられている。
【００８２】
薄膜トランジスタ１のゲート電極１６は、ゲート配線８１に接続されており、薄膜トランジスタ１のソース電極１３はデータ配線８２に接続されている。また、薄膜トランジスタ１のドレイン電極１４は電荷収集用電極７１に接続されており、さらにこの電荷収集用電極７１は、接地された対向電極７６とともにキャパシタ７０を構成している。
【００８３】
本構成のＸ線センサー７において、Ｘ線は図４中、上部（上部電極７３側）から照射され、Ｘ線変換層７２で電子-正孔対を生成する。このＸ線変換層７２に上部電極７３によって高電界を印加しておくことにより、生成した電荷はキャパシタ７０に蓄積され、薄膜トランジスタ１を順次走査することによって読み出される。
【００８４】
本発明のＸ線センサーは、面内均一性の高い、信頼性に優れた薄膜トランジスタ１を備えるため、均一性に優れた画像を得ることができる。
【００８５】
なお、図４に示した本実施形態のＸ線センサーにおいては、トップゲート型の薄膜トランジスタを備えるものとしたが、本発明のセンサーにおいて用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。
【実施例】
【００８６】
酸化物半導体薄膜について実施例、比較例の各試料を作成し電気特性の測定を行った。また、本発明の組成範囲の酸化物半導体薄膜を備えた薄膜トランジスタの実施例を作製し、TFT特性の評価を行った。
【００８７】
＜検証実験１：In-Ga比を変えたIGO膜のインサイチュウ（In-situ）電気測定＞
In、Ga組成比の異なる酸化物半導体薄膜（IGO膜もしくはIGZO膜）のアニール温度と電気特性の関係について、以下のような試料を作製し、評価を行った。
【００８８】
電気抵抗測定用試料として、基板上に所定の大きさの酸化物半導体薄膜を後記の各実施例、比較例の条件で成膜し、その上に電極を形成したものを作製した。
図６および図７を参照して、電気抵抗測定用試料の作製方法について説明する。図６、７においてそれぞれ（Ａ）は平面図であり、（Ｂ）は断面図である。
基板１００として、合成石英ガラス基板(コバレントマテリアル社製、品番T-4040、1inch□×1mmt)を用い、この基板１００上に酸化物半導体薄膜１０１を後記各実施例、比較例の条件でスパッタ成膜して作製した。成膜の際にメタルマスクを用い、1inch□基板１００上に3ｍｍ×9ｍｍのパターン状の酸化物半導体薄膜１０１を成膜した（図６参照）。
成膜はIn2O3ターゲット、Ga2O3ターゲット、ZnOターゲットを用いた共スパッタ(co-sputter)により行い、組成比の調整は各ターゲットに投入する電力比を変化させることで行った。IGO膜の成膜においては、ZnOターゲットに電力を投入せず、In2O3ターゲット、Ga2O3ターゲットにそれぞれ電力投入して行った。
得られた酸化物半導体薄膜１０１上に電極１０２をスパッタにより成膜した。電極１０２はTiとAuとの積層膜からなるものとした。酸化物半導体薄膜１０１上に、Tiを10nm成膜後、Auを40nm成膜して電極１０２とした。電極成膜においてもメタルマスクを用いてパターン成膜を行うことにより、4端子電極を形成した（図７参照）。
【００８９】
（実施例１）
実施例１として、以下のスパッタ成膜条件で酸化物半導体薄膜としてIGO膜を成膜した。
カチオン組成比  In:Ga:Zn＝0.2:1.8:0
膜厚  50nm
成膜室到達真空度  6×10-6Pa
成膜時圧力  4.4×10-1Pa
Ar流量  30sccm
O2流量  0sccm
【００９０】
実施例２、比較例１〜３として、実施例１とカチオン組成比が異なるIGO膜あるいはIGZO膜を作製した。なお、カチオン組成比が変化すると膜の初期抵抗率が変化してしまい、キャリア量比較が困難となるため、成膜時の酸素流量を調整し、膜の初期抵抗率が10+2〜10+6Ωcmの範囲内に収まるようにした。ここで、初期抵抗率（初期値）とは、熱処理前の室温（20℃）での抵抗率である。各実施例、比較例の成膜条件として、カチオン組成比および酸素流量（O2流量）を以下に示す。既述の通り、成膜はIn2O3ターゲット、Ga2O3ターゲット、ZnOターゲットを用いた共スパッタ(co-sputter)により行い、各組成比となるように、各ターゲットに投入する電力比を変化させて行った。他の条件は実施例１と同様とした。
【００９１】
（実施例２）
実施例２における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn＝0.5:1.5:0
O2流量  0sccm
【００９２】
（比較例１）
比較例１における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn＝1.0:1.0:0
O2流量  0.15sccm
【００９３】
（比較例２）
比較例２における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn=0.5:1.5:1.0
O2流量  0.05sccm
【００９４】
（比較例３）
比較例３における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn=0.75:1.25:0
O2流量  0.05sccm
【００９５】
なお、各例におけるカチオン組成比は成膜後の膜の組成比を示すものである。成膜後の膜の組成比は、蛍光Ｘ線分析装置（Panalytical製Axios）を用いて評価した。また、各例のいずれについても、Ｘ線回折測定の結果、結晶構造を示すピークが確認されず、いずれも非晶質であった。
【００９６】
＜抵抗率の温度変化測定＞
上記５種の試料（実施例１、２、比較例１〜３）について、雰囲気を制御でき、且つ熱処理をしながら電気抵抗測定が可能な装置にセットし、昇温・降温過程での抵抗率の変化を測定した。チャンバー内の雰囲気はAr 160sccm、O2 40sccmとし、10℃/minで200℃まで昇温、200℃で10分保持後、炉冷で室温まで冷却を行った。
【００９７】
実施例１、２および比較例１〜３の昇温・降温過程での温度と抵抗率の関係を図８に示す。
実施例１、２に関しては、昇温・降温過程後に膜の抵抗率は初期値近傍（熱処理工程前の抵抗率をρa、熱処理工程後の抵抗率をρbとしたとき、両抵抗率の関係が0.1ρa≦ρb≦10ρaである。）に戻ることが確認されたのに対して、比較例１、２、３については昇温過程時に急激な低抵抗化が起こり、その後、降温過程においても抵抗率は高くなることはなく、200℃での値を維持しながら戻ってくることが確認された。
【００９８】
大面積の半導体薄膜を製造する場合、面内で温度を均一に保つことは困難であり、一般にはアニールに際して面内に温度ムラが生じる。比較例１〜３のように、温度上昇に伴い抵抗率が変化し、温度下降させた後にも到達温度（ここでは200℃）での抵抗率をほぼ維持するものである場合、面内における温度ムラにより、面内に抵抗率のムラすなわち電気特性のムラが生じる。これに対して、実施例１および２のように、昇温・降温過程において抵抗率に履歴がほとんどない場合には、アニール時に面内に温度ムラが生じても、面内の電気特性のムラに繋がることはなく、電気特性の面内均一性の高い半導体薄膜を得ることができるといえる。なお、半導体薄膜の大きさに応じた大型のヒータを用いる等の特殊な装置を用意することにより面内で温度を均一に保つ方法も考えられるが、装置コストが非常に高くなる。一方、実施例１、２のように多少の温度ムラが生じても面内均一性の高い半導体薄膜を得ることができれば、特殊な装置を用意する必要ないためコスト増を抑制することができる。
【００９９】
＜検証実験２：TFT特性評価＞
本発明の組成範囲のIGO膜を用いたTFT（実施例TFT１,２）を作製し、その特性評価を行った。
【０１００】
基板として熱酸化膜付p型Si基板を用い、熱酸化膜をゲート絶縁膜として用いる簡易型のTFTを作製した。図９（Ａ）は簡易型TFTの平面図であり、同図（Ｂ）は断面図である。
【０１０１】
（実施例TFT１）
実施例TFT１の簡易型TFTは次のようにして作製した（図９参照）。
100nmの熱酸化膜１１１を表面に備えたp型Si 1inch□基板１１０上に実施例２の成膜条件にてIGO膜１１２を50nm、3mm×4mmのパターン成膜を行った。続いて雰囲気を制御可能な電気炉にて、ポストアニール処理を施した。ポストアニール雰囲気はAr 160sccm、O2 40sccmとし、10℃/minで200℃まで昇温、200℃で10分保持後、炉冷で室温まで冷却を行った。
その後、IGZO膜１１２上にソース・ドレイン電極１１３をスパッタにより成膜した。ソース・ドレイン電極成膜はメタルマスクを用いたパターン成膜にて作製した。Tiを10nm成膜後、Auを40nm成膜したものをソース・ドレイン電極１１３とした。ソース・ドレイン電極サイズは各々1mm□とし、電極間距離は0.2mmとした。
【０１０２】
（実施例TFT２）
IGZO膜を実施例１の成膜条件にて成膜した以外は実施例TFT１と同様にしてTFTを作製した。
【０１０３】
上記のようにして得られた簡易型TFT（実施例TFT１，２）について、半導体パラメータ・アナライザー4156C（アジレントテクノロジー社製）を用い、トランジスタ特性(Vg-Id特性)および移動度μの測定を行った。
なお、Vg-Id特性の測定は、ドレイン電圧(Vd)を5Vに固定し、ゲート電圧(Vg)を-15V〜+40Vの範囲内で変化させ、各ゲート電圧(Vg)におけるドレイン電流(Id)を測定することにより行った。
【０１０４】
図１０、１１は、それぞれ実施例TFT１、２のTFTのVg-Id特性を示すグラフである。
実施例TFT１は、Off電流は10-11Aオーダーであり、かつOn/Off比は〜106の値が得られ、ノーマリ・オフ型で駆動した。電界効果移動度は3.6cm2/Vsであり、低温形成でかつアモルファスシリコンに比べて十分高い移動度を有する良好なトランジスタ特性を示した。
なお、本実施例で作製したTFTにおいてIGO膜成膜時の酸素分圧を変化させることによって、任意に立ち上がりの位置を調整することが可能である。具体的には成膜時の酸素分圧を低くすることによって、立ち上がりの位置はマイナス方向にシフトし、Vg＝0付近で立ち上がるTFTを得ることができる。
また、同様に実施例TFT２に関してもVg=0付近で急峻な立ち上がりを示すTFTが得られた。
【０１０５】
＜検証実験３：ZnによるTFT特性への影響についての評価＞
Znを含む酸化物半導体膜（IGZO膜）において、Zn組成比が変化した際のTFT特性に与える影響を評価した。
試験例TFT-Ａ、試験例TFT-Ｂとして、上記検証実験２と同様に簡易TFTを作製した。
【０１０６】
（試験例TFT-Ａ）
酸化物半導体膜として、以下条件で膜を作製した以外は実施例TFT１と同様にして簡易TFTを作製した。
カチオン組成比  In:Ga:Zn=1.0:1.0:1.0
O2流量  0.15sccm
【０１０７】
（試験例TFT-Ｂ）
酸化物半導体膜として、以下条件で膜を作製した以外は実施例TFT１と同様にして簡易TFTを作製した。
カチオン組成比  In:Ga:Zn=1.0:1.0:1.3
O2流量  0.15sccm
【０１０８】
試験例TFT-Ａ，Ｂについて、検証実験２と同様に、半導体パラメータ・アナライザー4156C（アジレントテクノロジー社製）を用い、トランジスタ特性(Vg-Id特性)測定を行った。
なお、Vg-Id特性の測定は、ドレイン電圧(Vd)を5Vに固定し、ゲート電圧(Vg)を-15V〜+30Vの範囲内で変化させ、各ゲート電圧(Vg)におけるドレイン電流(Id)を測定することにより行った。
【０１０９】
図１２は、試験例TFT-Ａ、ＢのVg-Id特性を示すグラフである。Zn組成比が変化したことに伴い、Vg=0V付近でのId値が一桁程度変化した。またVthも1V程度シフトした。このようにIGZOにおいてZn組成比が変化することでそのTFT特性は変化する。IGZOにおけるZn組成比はスパッタチャンバーの構成（基板-ターゲット間距離、基板-ターゲットの向き合う角度等）、ターゲットへの投入電力、ターゲットの形状・サイズ、成膜時の成膜室内の圧力、アルゴン分圧、酸素分圧等によって様々に変化する。特にターゲットの形状は、成膜する毎にその表面形状が変化するため、同一の形状を維持して複数の成膜を行うことは極めて困難であり、即ちZn組成比を常に所定値で一定に維持することは非常に難しい。
本発明のようにZnを含まないIGOからなる酸化物半導体膜であれば、Zn組成比の変動に伴う電気特性の変動がないため、均一な電気特性の膜の形成がZnを含む場合と比較して容易になることが明らかである。
【符号の説明】
【０１１０】
１、２、３、４  薄膜トランジスタ
１１  基板
１２  活性層（酸化物半導体薄膜）
１３  ソース電極
１４  ドレイン電極
１５  ゲート絶縁膜
１６  ゲート電極
【図１】
0005701539.tif 000002
【図２】
0005701539.tif 000003
【図３】
0005701539.tif 000004
【図４】
0005701539.tif 000005
【図５】
0005701539.tif 000006
【図６】
0005701539.tif 000007
【図７】
0005701539.tif 000008
【図８】
0005701539.tif 000009
【図９】
0005701539.tif 000010
【図１０】
0005701539.tif 000011
【図１１】
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【図１２】
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