(57)【特許請求の範囲】
【請求項１】
電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたキャップ層と
を含み、
前記キャップ層は、前記電子走行層及び前記電子供給層と分極が同方向である第１の結晶の中に、前記電子走行層及び前記電子供給層と分極が逆方向である第２の結晶が混在してなることを特徴とする化合物半導体装置。
【請求項２】
前期電子走行層と電子供給層は結晶成長面が（０００１）面であり、
前記キャップ層は、結晶成長面が（０００１）の前記第１の結晶と、結晶成長面が（０００−１）の前記第２の結晶とが混在することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記キャップ層は、前記電子供給層の上方における所定部分に局在することを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記キャップ層上に形成された電極を更に含むことを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記キャップ層は、ｐ型ドーパントを含有することを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
【請求項６】
前記キャップ層は、５×１０19／ｃｍ3〜１×１０20／ｃｍ3の範囲内の濃度のｐ型ドーパントを含有していることを特徴とする請求項５に記載の化合物半導体装置。
【請求項７】
前記キャップ層は、前記電子供給層と直接的に接触していることを特徴とする請求項１〜６のいずれか１項に記載の化合物半導体装置。
【請求項８】
前記第１の結晶は、前記電子走行層及び前記電子供給層と自発分極が同方向であり、
前記第２の結晶は、前記電子走行層及び前記電子供給層と自発分極が逆方向であることを特徴とする請求項１〜７のいずれか１項に記載の化合物半導体装置。
【請求項９】
前記キャップ層は、前記電子走行層及び前記電子供給層と、全体的な分極が同方向であることを特徴とする請求項１〜８のいずれか１項に記載の化合物半導体装置。
【請求項１０】
電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方に、前記電子走行層及び前記電子供給層と分極が同方向である第１の結晶の中に、前記電子走行層及び前記電子供給層と分極が逆方向である第２の結晶が混在してなるキャップ層を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項１１】
前期電子走行層と電子供給層は結晶成長面が（０００１）面であり、
前記キャップ層は、結晶成長面が（０００１）の前記第１の結晶と、結晶成長面が（０００−１）の前記第２の結晶とが混在することを特徴とする請求項１０に記載の化合物半導体装置の製造方法。
【請求項１２】
前記キャップ層を、前記電子供給層の上方における所定部分に局在するように形成することを特徴とする請求項１０又は１１に記載の化合物半導体装置の製造方法。
【請求項１３】
前記キャップ層上に電極層を形成し、前記電極層及び前記キャップ層を同時加工し、前記キャップ層を前記電子供給層の上方における所定部分に局在させると共に、前記キャップ層上に電極を形成する工程を更に含むことを特徴とする請求項１２に記載の化合物半導体装置の製造方法。
【請求項１４】
前記キャップ層は、ｐ型ドーパントを含有することを特徴とする請求項１０〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１５】
前記キャップ層は、５×１０19／ｃｍ3〜１×１０20／ｃｍ3の範囲内の濃度のｐ型ドーパントを含有することを特徴とする請求項１４に記載の化合物半導体装置の製造方法。
【請求項１６】
前記キャップ層は、前記電子供給層と直接的に接触することを特徴とする請求項１０〜１５のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１７】
前記第１の結晶は、前記電子走行層及び前記電子供給層と自発分極が同方向であり、
前記第２の結晶は、前記電子走行層及び前記電子供給層と自発分極が逆方向であることを特徴とする請求項１０〜１６のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１８】
前記キャップ層は、前記電子走行層及び前記電子供給層と、全体的な分極が同方向であることを特徴とする請求項１０〜１７のいずれか１項に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体層を備えた化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体デバイスは、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Panasonic Technical Journal Vol.55, No.2, (2009)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源装置等に用いられるスイッチング素子では、いわゆるフェイルセーフの観点から、電圧のオフ時には電流が流れない、所謂ノーマリオフ動作が望まれる。ところが、高濃度の２ＤＥＧを利用したＧａＮ・ＨＥＭＴでは、トランジスタのチャネルに多数の電子が存在するため、ゲート電圧のオフ時にも電流が流れてしまう。電流を遮断するには、ゲート電極に負の電圧を印加する必要があり、ノーマリオン動作のデバイスとなる。
【０００５】
ノーマリオフ動作のＧａＮ・ＨＥＭＴを実現するための手法の一つとして、ｐ型ＧａＮ層或いはｐ型ＡｌＧａＮ層を電子供給層上に形成し、バンド変調効果により２ＤＥＧの濃度を制御する手法が提案されている。
ｐ型(Ａｌ)ＧａＮ層は、一般的にアクセプタ不純物としてＭｇをドーピングするが、活性化率が１％程度と低いため、高いホール濃度を有するｐ型ＧａＮ結晶を作製することが難しい。従って、電子供給層上にｐ型(Ａｌ)ＧａＮ層を形成し、ＡｌＧａＮ／ＧａＮヘテロ界面の伝導帯のエネルギー準位をフェルミ準位より上位に持ち上げるためには、ｐ型(Ａｌ)ＧａＮ層の膜厚を厚くする必要がある。
【０００６】
しかしながら、ｐ型ＧａＮ層を厚く形成した場合、ゲート電極からチャネルであるＡｌＧａＮ／ＧａＮへテロ界面までの距離が長くなる。そのため、応答速度が低下し、チャネルにおけるゲート電極からの電界が不十分になり、ピンチオフ不良等のデバイス特性の劣化が惹起されるという問題がある。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、薄いキャップ層を用いるも、応答速度が速く、ピンチオフ不良等のデバイス特性の劣化を抑止して安定なノーマリオフ動作を実現する信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様は、電子走行層と、前記電子走行層の上方に形成された電子供給層と、前記電子供給層の上方に形成されたキャップ層とを含み、前記キャップ層は、前記電子走行層及び前記電子供給層と分極が同方向である第１の結晶の中に、前記電子走行層及び前記電子供給層と分極が逆方向である第２の結晶が混在してなる。
【０００９】
化合物半導体装置の製造方法の一態様は、電子走行層を形成する工程と、前記電子走行層の上方に電子供給層を形成する工程と、前記電子供給層の上方に、前記電子走行層及び前記電子供給層と分極が同方向である第１の結晶の中に、前記電子走行層及び前記電子供給層と分極が逆方向である第２の結晶が混在してなるキャップ層を形成する工程とを含む。
【発明の効果】
【００１０】
上記の諸態様によれば、薄いキャップ層を用いるも、応答速度が速く、ピンチオフ不良等のデバイス特性の劣化を抑止して安定なノーマリオフ動作が得られる信頼性の高い高耐圧の化合物半導体装置が実現する。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】第１の実施形態の比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、化合物半導体積層構造の一部のみを示す概略断面図である。
【図４】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、化合物半導体積層構造の一部のみを示す概略断面図である。
【図５】第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図６】第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程に示す概略断面図である。
【図７】第３の実施形態による電源装置の概略構成を示す結線図である。
【図８】第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１２】
以下、化合物半導体装置の具体的な諸実施形態について、図面を用いて詳細に説明する。なお、図面の所定図においては、理解の容易を考慮して、その構成部材の膜厚等が実際の値と異なるように描画している。
【００１３】
（第１の実施形態）
本実施形態では、化合物半導体装置として、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１及び図２は、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１４】
本実施形態では、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、半絶縁性のＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、電子走行層２ａ、中間層（スペーサ層）２ｂ、電子供給層２ｃ、及びキャップ層２ｄを有して構成される。
【００１５】
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、電子走行層２ａ、中間層２ｂ、電子供給層２ｃ、及びキャップ層２ｄとなる各化合物半導体を順次成長する。電子走行層２ａは、Ｓｉ基板１上に、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度〜３μｍ程度の厚みに成長することで形成される。中間層２ｂは、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに成長することで形成される。電子供給層２ｄは、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに成長することで形成される。
【００１６】
キャップ層２ｄは、ｐ−ＧａＮを比較的薄く、例えば５０ｎｍ程度〜１００ｎｍ程度に成長することで形成される。５０ｎｍよりも薄いと、所期のノーマリオフ動作が得られなくなる。１００ｎｍよりも厚いと、ゲート電極からチャネルであるＡｌＧａＮ／ＧａＮへテロ界面までの距離が長くなって応答速度が低下し、チャネルにおけるゲート電極からの電界が不十分になり、ピンチオフ不良等の劣化が惹起される。従って、キャップ層２ｄを５０ｎｍ程度〜１００ｎｍ程度に形成することにより、十分なノーマリオフ動作を得るも、高速の応答速度を確保し、ピンチオフ不良等のデバイス特性の劣化を抑止することができる。本実施形態では、キャップ層２ｄのｐ−ＧａＮは５０ｎｍ程度の厚みに形成される。なお、ｐ−ＧａＮでキャップ層２ｄを形成する代わりに、例えばｐ−ＡｌＧａＮでキャップ層を形成しても良い。
【００１７】
ＧａＮの成長には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００１８】
ＡｌＧａＮをｎ型として成長する際、即ち電子供給層２ｃ（ｎ−ＡｌＧａＮ）の形成には、ｎ型不純物をＡｌＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば２×１０18／ｃｍ3程度とする。
【００１９】
ＧａＮをｐ型として成長する際、即ちキャップ層２ｄの形成には、ｐ型不純物、例えばＭｇをＧａＮの原料ガスに添加する。本実施形態では、ｐ型不純物としてＭｇを用いる。Ｍｇを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、例えば５×１０19／ｃｍ3程度〜１×１０20／ｃｍ3程度とする。ドーピング濃度が５×１０19／ｃｍ3程度よりも低いと、極性反転結晶の存在しないｐ型ＧａＮとなる。１×１０20／ｃｍ3程度よりも高いと、Ｍｇの偏析やＧａＮの結晶性の低下を引き起こすこととなる。従って、Ｍｇのドーピング濃度を５×１０19／ｃｍ3程度〜１×１０20／ｃｍ3程度とすることにより、ＧａＮ結晶中に極性反転結晶を含む良質なｐ型ＧａＮ結晶が得られる。
なお、ＡｌＧａＮをｐ型として成長してキャップ層を形成する場合にも、上記と同様に、例えばＭｇを上記のドーピング濃度でＡｌＧａＮの原料ガスに添加すれば良い。
【００２０】
本実施形態では、上記のようにｐ−ＧａＮを成長することにより、キャップ層２ｄは、第１のＧａＮ結晶と第２のＧａＮ結晶とが混在した状態に形成される。第１のＧａＮ結晶は、電子走行層２ａ及び電子供給層２ｃと分極が同方向のＧａＮ結晶である。第２のＧａＮ結晶は、電子走行層２ａ及び電子供給層２ｃと分極が逆方向のＧａＮ結晶（極性反転結晶）である。電子走行層２ａ及び電子供給層２ｃは結晶成長面が（０００１）面である。一方、図示のように、キャップ層２ｄは結晶成長面が（０００１）の第１の結晶２ｄ1（Ｇａ−faceとなる）と、結晶成長面が（０００−１）の第２の結晶２ｄ2（Ｎ−faceとなる）とが混在しており、本実施形態では、第２の結晶がキャップ層２ｄの上層部位に形成される。第２の結晶２ｄ2は、例えば逆三角形状に形成される。
【００２１】
続いて、図１（ｂ）に示すように、素子分離構造３を形成する。図１（ｃ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００２２】
続いて、図１（ｃ）に示すように、キャップ層２ｄをエッチング加工する。
詳細には、キャップ層２ｄをリソグラフィー及びドライエッチングにより加工し、キャップ層２ｄのゲート電極の形成予定位置以外の部分を除去する。これにより、ゲート電極の形成予定位置のみに局所的にキャップ層２ｄが残存する。
【００２３】
続いて、図２（ａ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電子供給層２ｃの表面におけるソース電極及びドレイン電極の形成予定位置を露出させる各開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２４】
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌ（Ｔａが下層でＡｌが上層）を、例えば蒸着法により、開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｃとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｃとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電子供給層２ｃ上にソース電極４及びドレイン電極５が形成される。
【００２５】
続いて、図２（ｂ）に示すように、ゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをキャップ層２ｄ上を含む電子供給層２ｃ上に塗布し、リソグラフィーによりキャップ層２ｄの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２６】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層でＡｕが上層）を、例えば蒸着法により、キャップ層２ｄの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、キャップ層２ｄ上にゲート電極６が形成される。
【００２７】
続いて、図２（ｃ）に示すように、化合物半導体積層構造２の表面を保護するパッシベーション膜７を形成する。
詳細には、ソース電極４、ドレイン電極５、及びゲート電極６を覆うように、化合物半導体積層構造２上に、絶縁膜、ここでは単層のシリコン窒化膜（ＳｉＮ膜）をプラズマＣＶＤ法により例えば１００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜７が形成される。パッシベーション膜７は、単層のＳｉＮ膜の代わりに、単層のシリコン酸化膜（ＳｉＯ膜）、単層のシリコン酸窒化膜（ＳｉＯＮ膜）、又は単層のアルミニウム酸化膜（ＡｌＮ膜）を形成しても良い。ＳｉＮ膜、ＳｉＯ膜、ＳｉＯＮ膜及びＡｌＮ膜から選ばれたいずれか２層以上の積層膜に形成しても好適である。
【００２８】
しかる後、パッシベーション膜７の開口、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成等の諸工程を経て、本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００２９】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する効果について、比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとの比較に基づいて説明する。
図３は、比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、化合物半導体積層構造の一部のみを示す概略断面図であり、（ａ）が比較例１を、（ｂ）が比較例２を示す。図４は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、化合物半導体積層構造の一部のみを示す概略断面図である。図３及び図４では、説明の便宜上、中間層を省略し、電子走行層をＧａＮ、電子供給層をＡｌＧａＮ、キャップ層をｐ−ＧａＮと表示する。また図中で、ＰSP(Ga-face)はＧａ−faceにおける自発分極を、ＰSP(N-face)はＮ−faceにおける自発分極を、ＰPEはピエゾ分極を、それぞれ表している。
【００３０】
ＧａＮは、ウルツ鉱構造の結晶構造を有し、結晶に反転対称性が無いため、自発分極を持つ。ＧａＮ／ＡｌＧａＮ／ｐ−ＧａＮへテロ界面には、ＧａＮの自発分極とＡｌＧａＮの自発分極との差に起因した分極電荷が発生する。更に、ＧａＮ／ＡｌＧａＮヘテロ界面には、ＧａＮの格子定数とＡｌＧａＮの格子定数との差に起因した歪みによるピエゾ分極が生じ、自発分極の効果と相俟って、ＧａＮ／ＡｌＧａＮ／ｐ−ＧａＮヘテロ接合のＧａＮ／ＡｌＧａＮ界面に高い電子濃度の２次元電子ガス（２ＤＥＧ）が発生する。
【００３１】
比較例１，２では、図３（ａ），（ｂ）に示すように、キャップ層が電子走行層及び電子供給層と同じ（０００１）結晶成長面の第１の結晶のみからなるｐ−ＧａＮで形成されている。この場合、比較例１のようにｐ−ＧａＮが比較的薄い（例えば５０ｎｍ程度）と、ｐ−ＧａＮの下方に２ＤＥＧが残存し、ノーマリオン動作となる。一方、比較例２のようにｐ−ＧａＮが比較的厚い（例えば１００ｎｍ程度）と、ｐ−ＧａＮの下方で２ＤＥＧが消失し、ノーマリオフ動作となる。ところがこの場合、ゲート電極からチャネルであるＡｌＧａＮ／ＧａＮへテロ界面までの距離が長くなって応答速度が低下し、チャネルにおけるゲート電極からの電界が不十分になり、ピンチオフ不良等が劣化が惹起されることになる。
【００３２】
比較例１，２に対して本実施形態では、図４に示すように、キャップ層のｐ−ＧａＮ中に自発分極が逆方向の極性反転結晶（（０００−１）結晶成長面）を導入し、ｐ−ＧａＮの自発分極を低減させる。これにより、ｐ−ＧａＮを薄く（例えば５０ｎｍ程度）しても、ＧａＮ／ＡｌＧａＮ界面に生じる２ＤＥＧ濃度を消失させることができる。キャップ層はゲート電極下のみに存するため、ゲート電圧のオフ時にはチャネルには２ＤＥＧがなくノーマリオフとなり、ゲート電圧のオン時にはチャネルに所期の２ＤＥＧが生成されて駆動する。このように本実施形態では、キャップ層のｐ−ＧａＮを薄く形成して十分なノーマリオフ動作を得るも、高速の応答速度を確保し、ピンチオフ不良等のデバイス特性の劣化を抑止することが可能となる。
【００３３】
以上説明したように、本実施形態によれば、ｐ−ＧａＮの薄いキャップ層２ｄを用いるも、応答速度が速く、ピンチオフ不良等のデバイス特性の劣化を抑止して安定なノーマリオフ動作が得られる信頼性の高い高耐圧のショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００３４】
（変形例）
以下、第１の実施形態の変形例について説明する。本例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製するが、ゲート電極の形成工程が異なる点で第１の実施形態と相違する。
図５は、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００３５】
本例では、先ず、第１の実施形態と同様に、図１（ａ），（ｂ）の諸工程を順次行う。
続いて、図５（ａ）に示すように、化合物半導体積層構造２上に電極膜１１を形成する。
詳細には、化合物半導体積層構造２のキャップ層２ｄ上に、例えばＮｉ／Ａｕを蒸着法等により堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。これにより、キャップ層２ｄ上の全面に電極膜１１が形成される。
【００３６】
続いて、図５（ｂ）に示すように、電極膜１１及びキャップ層２ｄを同時にエッチング加工する。
詳細には、電極膜１１及びキャップ層２ｄをリソグラフィー及びドライエッチングにより加工し、電極膜１１及びキャップ層２ｄのゲート電極の形成予定位置以外の部分を除去する。これにより、ゲート電極１２が形成されると共に、ゲート電極１２と自己整合して、ゲート電極１２下のみに局所的にキャップ層２ｄが残存する。
【００３７】
所期のノーマリオフ動作を得るには、キャップ層２ｄがゲート電極１２下のみにこれと位置整合して設けられることが望ましい。本実施形態では、キャップ層２ｄがゲート電極１２に自己整合してこれと略同一形状に正確に加工される。従って、容易且つ確実に所期のノーマリオフ動作を得ることができる。
【００３８】
続いて、第１の実施形態における図２（ａ）の工程と、図２（ｃ）の工程とを順次行う。以上により、図５（ｃ）に示す構造を得る。
しかる後、パッシベーション膜７の開口、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成等の諸工程を経て、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３９】
以上説明したように、本例によれば、ｐ−ＧａＮの薄いキャップ層２ｄを用いるも、応答速度が速く、ピンチオフ不良等のデバイス特性の劣化を抑止して安定なノーマリオフ動作が得られる信頼性の高い高耐圧のショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第２の実施形態）
本実施形態では、化合物半導体装置として、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図６は、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程に示す概略断面図である。
【００４０】
本実施形態では、先ず、第１の実施形態と同様に、図１（ａ）〜図２（ａ）の諸工程を順次行う。
続いて、図６（ａ）に示すように、ゲート絶縁膜２１を形成する。
詳細には、キャップ層２ｄを覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により、ＴＭＡガス及びＯ3を交互に供給して、膜厚２ｎｍ〜２００ｎｍ程度、ここでは例えば１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜２１が形成される。
【００４１】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００４２】
続いて、図６（ｂ）に示すように、ゲート電極２２を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜２１上に塗布し、リソグラフィーによりゲート絶縁膜２１のキャップ層２ｄ上に相当する部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００４３】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜２１のキャップ層２ｄ上に相当する部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜２１のキャップ層２ｄ上に相当する部分上にゲート電極２２が形成される。
【００４４】
続いて、図６（ｃ）に示すように、パッシベーション膜２３を形成する。
詳細には、ゲート電極２１を覆うように、ゲート絶縁膜２１上に、絶縁膜、ここでは単層のシリコン窒化膜（ＳｉＮ膜）をプラズマＣＶＤ法により例えば１００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜２３が形成される。パッシベーション膜２３は、単層のＳｉＮ膜の代わりに、単層のシリコン酸化膜（ＳｉＯ膜）、単層のシリコン酸窒化膜（ＳｉＯＮ膜）、又は単層のアルミニウム酸化膜（ＡｌＮ膜）を形成しても良い。ＳｉＮ膜、ＳｉＯ膜、ＳｉＯＮ膜及びＡｌＮ膜から選ばれたいずれか２層以上の積層膜に形成しても好適である。
【００４５】
しかる後、パッシベーション膜２３及びゲート絶縁膜２２の開口、ソース電極４、ドレイン電極５、ゲート電極２１と接続される配線の形成等の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００４６】
以上説明したように、本実施形態によれば、ｐ−ＧａＮの薄いキャップ層２ｄを用いるも、応答速度が速く、ピンチオフ不良等のデバイス特性の劣化を抑止して安定なノーマリオフ動作が得られる信頼性の高い高耐圧のＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００４７】
（第３の実施形態）
本実施形態では、第１の実施形態及びその変形例、第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図７は、第３の実施形態による電源装置の概略構成を示す結線図である。
【００４８】
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路２２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
【００４９】
本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、第１の実施形態及びその変形例、第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００５０】
本実施形態では、ｐ−ＧａＮの薄いキャップ層２ｄを用いるも、応答速度が速く、ピンチオフ不良等のデバイス特性の劣化を抑止して安定なノーマリオフ動作が得られる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【００５１】
（第４の実施形態）
本実施形態では、第１の実施形態及びその変形例、第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図８は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【００５２】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態及びその変形例、第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図８では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
【００５３】
本実施形態では、ｐ−ＧａＮの薄いキャップ層２ｄを用いるも、応答速度が速く、ピンチオフ不良等のデバイス特性の劣化を抑止して安定なノーマリオフ動作が得られる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００５４】
（他の実施形態）
第１〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【００５５】
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｐ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
【００５６】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、薄いキャップ層を用いるも、応答速度が速く、ピンチオフ不良等のデバイス特性の劣化を抑止して安定なノーマリオフ動作を実現する信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【００５７】
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｐ−ＧａＮで形成される。
【００５８】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、薄いキャップ層を用いるも、応答速度が速く、ピンチオフ不良等のデバイス特性の劣化を抑止して安定なノーマリオフ動作を実現する信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００５９】
化合物半導体装置としては、その他、窒化物半導体として、ＡｌＮ及びＩｎＮの一方又は双方、これらとＧａＮとの混晶からなるものを用いても良い。
【００６０】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【００６１】
（付記１）電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたキャップ層と
を含み、
前記キャップ層は、前記電子走行層及び前記電子供給層と分極が同方向である第１の結晶と、前記電子走行層及び前記電子供給層と分極が逆方向である第２の結晶とが混在することを特徴とする化合物半導体装置。
【００６２】
（付記２）前期電子走行層と電子供給層は結晶成長面が（０００１）面であり、
前記キャップ層は、結晶成長面が（０００１）の前記第１の結晶と、結晶成長面が（０００−１）の前記第２の結晶とが混在することを特徴とする付記１に記載の化合物半導体装置。
【００６３】
（付記３）前記キャップ層は、前記電子供給層の上方における所定部分に局在することを特徴とする付記１又は２に記載の化合物半導体装置。
【００６４】
（付記４）前記キャップ層上に形成された電極を更に含むことを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
【００６５】
（付記５）前記キャップ層は、ｐ型ドーパントを含有することを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【００６６】
（付記６）前記第２の結晶は、逆三角形状に形成されていることを特徴とする付記１〜５のいずれか１項に記載の化合物半導体装置。
【００６７】
（付記７）電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方に、前記電子走行層及び前記電子供給層と分極が同方向である第１の結晶と、前記電子走行層及び前記電子供給層と分極が逆方向である第２の結晶とが混在するキャップ層を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【００６８】
（付記８）前期電子走行層と電子供給層は結晶成長面が（０００１）面であり、
前記キャップ層は、結晶成長面が（０００１）の前記第１の結晶と、結晶成長面が（０００−１）の前記第２の結晶とが混在することを特徴とする付記７に記載の化合物半導体装置の製造方法。
【００６９】
（付記９）前記キャップ層を、前記電子供給層の上方における所定部分に局在するように形成することを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
【００７０】
（付記１０）前記キャップ層上に電極を形成する工程を更に含むことを特徴とする付記７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【００７１】
（付記１１）前記キャップ層上に電極層を形成し、前記電極層及び前記キャップ層を同時加工し、前記キャップ層を前記電子供給層の上方における所定部分に局在させると共に、前記キャップ層上に電極を形成する工程を更に含むことを特徴とする付記９に記載の化合物半導体装置の製造方法。
【００７２】
（付記１２）前記キャップ層は、ｐ型ドーパントを含有することを特徴とする付記７〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【００７３】
（付記１３）前記第２の結晶は、逆三角形状に形成されることを特徴とする付記７〜１２のいずれか１項に記載の化合物半導体装置の製造方法。
【００７４】
（付記１４）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたキャップ層と
を含み、
前記キャップ層は、前記電子走行層及び前記電子供給層と分極が同方向である第１の結晶と、前記電子走行層及び前記電子供給層と分極が逆方向である第２の結晶とが混在することを特徴とする電源回路。
【００７５】
（付記１５）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたキャップ層と
を含み、
前記キャップ層は、前記電子走行層及び前記電子供給層と分極が同方向である第１の結晶と、前記電子走行層及び前記電子供給層と分極が逆方向である第２の結晶とが混在することを特徴とする高周波増幅器。
【符号の説明】
【００７６】
１  Ｓｉ基板
２  化合物半導体積層構造
２ａ  電子走行層
２ｂ  中間層
２ｃ  電子供給層
２ｄ  キャップ層
２ｄ1  第１の結晶
２ｄ2  第２の結晶
３  素子分離構造
４  ソース電極
５  ドレイン電極
６，２３  パッシベーション膜
７，１２，２２  ゲート電極
１１  電極膜
２１  ゲート絶縁膜
３１  一次側回路
３２  二次側回路
３３  トランス
３４  交流電源
３５  ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ  スイッチング素子
４１  ディジタル・プレディストーション回路
４２ａ，４２ｂ  ミキサー
４３  パワーアンプ
【図１】
0005825017.tif 000002
【図２】
0005825017.tif 000003
【図３】
0005825017.tif 000004
【図４】
0005825017.tif 000005
【図５】
0005825017.tif 000006
【図６】
0005825017.tif 000007
【図７】
0005825017.tif 000008
【図８】
0005825017.tif 000009