(57)【特許請求の範囲】
【請求項１】
入力信号に対して非反転増幅可能に構成されてなる出力増幅回路と、
前記出力増幅回路の非反転入力端子に接続される第１の所定電圧発生回路と、
前記出力増幅回路の反転入力端子に接続される第２の所定電圧発生回路と、前記出力増幅回路の出力端子と反転入力端子間に接続された帰還抵抗器と、を具備してなり、
前記第１の所定電圧発生回路は、第１の所定電圧発生回路用第１及び第２のＮＭＯＳトランジスタと、第１の所定電圧発生回路用第１乃至第３のＰＭＯＳトランジスタと、第１の所定電圧発生回路用第１乃至第３のＰＮＰ型トランジスタとを有し、
前記第１の所定電圧発生回路用第１乃至第３のＰＭＯＳトランジスタのソースには高電位側電源電圧が印加され、前記第１の所定電圧発生回路用第１乃至第３のＰＭＯＳトランジスタの各々のゲートは相互に接続されると共に、前記第１の所定電圧発生回路用第１のＰＭＯＳトランジスタのドレイン及び前記第１の所定電圧発生回路用第１のＮＭＯＳトランジスタのドレインに接続され、前記第１の所定電圧発生回路用第２のＰＭＯＳトランジスタのドレインは、前記第１の所定電圧発生回路用第２のＮＭＯＳトランジスタのドレイン及びゲートに接続されると共に、前記第１の所定電圧発生回路用第１のＮＭＯＳトランジスタのゲートに接続されてなる第１の所定電圧発生回路用カレントミラー回路を有し、
前記第１の所定電圧発生回路用第１のＮＭＯＳトランジスタのソースは、第１の所定電圧発生回路用第１の抵抗器を介して第１の所定電圧発生回路用第１のＰＮＰ型トランジスタのエミッタに接続され、前記第１の所定電圧発生回路用第２のＮＭＯＳトランジスタのソースは、前記第１の所定電圧発生回路用第１のＰＮＰ型トランジスタのエミッタ面積に対して、Ｎを正の実数として１／Ｎのエミッタ面積を有する前記第１の所定電圧発生回路用第２のＰＮＰ型トランジスタのエミッタに接続され、前記第１の所定電圧発生回路用第３のＰＭＯＳトランジスタのドレインは、第１の所定電圧発生回路用第２の抵抗器を介して、前記第１の所定電圧発生回路用第１のＰＮＰ型トランジスタのエミッタ面積に対して、Ｎを正の実数として１／Ｎのエミッタ面積を有する前記第１の所定電圧発生回路用第３のＰＮＰ型トランジスタのエミッタに接続され、前記第１の所定電圧発生回路用第１乃至第３のＰＮＰ型トランジスタのベース及びコレクタには低電位側電源電圧が印加され、前記第１の所定電圧発生回路用第３のＰＭＯＳトランジスタにより流入せしめられた電流による前記第１の所定電圧発生回路用第２の抵抗器における電圧降下と、前記第１の所定電圧発生回路用第３のＰＮＰ型トランジスタのベース・エミッタ間電圧との和を、出力電圧として出力可能に構成されてなり、
前記第２の所定電圧発生回路は、第２の所定電圧発生回路用第１及び第２のＮＭＯＳトランジスタと、第２の所定電圧発生回路用第１乃至第３のＰＭＯＳトランジスタと、第２の所定電圧発生回路用第１及び第２のＰＮＰ型トランジスタとを有し、 
前記第２の所定電圧発生回路用第１乃至第３のＰＭＯＳトランジスタのソースには高電位側電源電圧が印加され、前記第２の所定電圧発生回路用第１乃至第３のＰＭＯＳトランジスタの各々のゲートは相互に接続されると共に、前記第２の所定電圧発生回路用第１のＰＭＯＳトランジスタのドレイン及び前記第２の所定電圧発生回路用第１のＮＭＯＳトランジスタのドレインに接続され、前記第２の所定電圧発生回路用第２のＰＭＯＳトランジスタのドレインは、前記第２の所定電圧発生回路用第２のＮＭＯＳトランジスタのドレイン及びゲートに接続されると共に、前記第２の所定電圧発生回路用第１のＮＭＯＳトランジスタのゲートに接続されてなる第２の所定電圧発生回路用カレントミラー回路を有し、
前記第２の所定電圧発生回路用第１のＮＭＯＳトランジスタのソースは、前記帰還抵抗器と同一抵抗値を有する第２の所定電圧発生回路用第１の抵抗器を介して低電位側電源電圧が印加され、前記第２の所定電圧発生回路用第２のＮＭＯＳトランジスタのソースは、前記第２の所定電圧発生回路用第１のＰＮＰ型トランジスタのエミッタに接続され、前記第２の所定電圧発生回路用第３のＰＭＯＳトランジスタのドレインは、第２の所定電圧発生回路用第２の抵抗器を介して前記第２の所定電圧発生回路用第２のＰＮＰ型トランジスタのエミッタに接続され、前記第２の所定電圧発生回路用第１及び第２のＰＮＰ型トランジスタのベース及びコレクタには低電位側電源電圧が印加され、前記第２の所定電圧発生回路用第３のＰＭＯＳトランジスタにより流入せしめられた電流及び前記出力増幅回路から流入せしめられた帰還電流との和による前記第２の所定電圧発生回路用第２の抵抗器における電圧降下と、前記第２の所定電圧発生回路用第２のＰＮＰ型トランジスタのベース・エミッタ間電圧との和を、出力電圧として出力可能に構成されてなることを特徴とする温度検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度検出回路に係り、特に、出力特性の改善等を図ったものに関する。
【背景技術】
【０００２】
この種の従来回路としては、例えば、図２に示されたような構成のもの等が知られている。
以下、同図を参照しつつ、この従来回路について説明する。
この従来の温度検出回路は、温度変化に伴うｐｎｐ型トランジスタのベース・エミッタ間電圧を、演算増幅器AmpAによる非反転増幅回路を介して温度検出電圧として出力可能に構成されてなるものである。
かかる構成において、絶対温度Ｔに対する出力電圧Ｖoutは、下記する式１により表されるものとなっている。
【０００３】
Ｖout＝Ｖx×（１＋ＲA2／ＲA1）＝（ＫＴ／ｑ）×ｌｎ（Ｉc1／Ｉｓ１）・（１＋ＲA2／ＲA1）・・・式１
【０００４】
ここで、ＲA1、ＲA2は、演算増幅器AmpAの出力端子とグランドとの間に直列接続された２つの抵抗器のそれぞれの抵抗値、Ｋは、ボルツマン定数（＝１．３８Ｅ＝１０−２３［Ｊ／Ｋ］）、Ｔは、絶対温度［Ｋ］、ｑは、クーロン力（＝１．６Ｅ１０−１９［ｃ］）、Ｉc1は、トランジスタＰＮＰに流れるコレクタ電流であって、図２においては、電流源の出力電流Ｉ1に等しくなっている。また、式１において、Ｉｓ１は、トランジスタＰＮＰのエミッタ飽和電流である。
【０００５】
かかる出力電圧Ｖoutの温度変化率は、下記する式２−１により表される。
【０００６】
ｄＶout／ｄＴ＝（１＋ＲA2／ＲA1）・｛（ＫＴ／ｑ）×ｌｎ（Ｉc1／ＩS1）−（ＫＴ／ｑ）×（１／ＩS1）×（ｄＩS1／ｄＴ）・・・式２−１
【０００７】
かかる式２−１により、出力電圧Ｖoutが温度変化に対して非線形な変化率を有することが理解できる。
なお、このような温度検出回路は、例えば、特許文献１等に開示されたものがある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平８−７５５６４号公報（第３−５頁、図１−図２）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように、従来回路にあっては、出力電圧Ｖoutが温度変化に対して非線形な変化率を有するため、この出力電圧から精度良く温度を算出するには、上述の非線形を考慮した複雑な計算を必要とし、実用性の点において十分満足できるものではないという問題があった。
【００１０】
本発明は、上記実状に鑑みてなされたもので、温度変化に対する出力電圧の変化が線形性を有する温度検出回路を提供するものである。
【課題を解決するための手段】
【００１１】
上記本発明の目的を達成するため、本発明に係る温度検出回路は、
入力信号に対して非反転増幅可能に構成されてなる出力増幅回路と、
前記出力増幅回路の非反転入力端子に接続される第１の所定電圧発生回路と、
前記出力増幅回路の反転入力端子に接続される第２の所定電圧発生回路と、前記出力増幅回路の出力端子と反転入力端子間に接続された帰還抵抗器と、を具備してなり、
前記第１の所定電圧発生回路は、第１の所定電圧発生回路用第１及び第２のＮＭＯＳトランジスタと、第１の所定電圧発生回路用第１乃至第３のＰＭＯＳトランジスタと、第１の所定電圧発生回路用第１乃至第３のＰＮＰ型トランジスタとを有し、
前記第１の所定電圧発生回路用第１乃至第３のＰＭＯＳトランジスタのソースには高電位側電源電圧が印加され、前記第１の所定電圧発生回路用第１乃至第３のＰＭＯＳトランジスタの各々のゲートは相互に接続されると共に、前記第１の所定電圧発生回路用第１のＰＭＯＳトランジスタのドレイン及び前記第１の所定電圧発生回路用第１のＮＭＯＳトランジスタのドレインに接続され、前記第１の所定電圧発生回路用第２のＰＭＯＳトランジスタのドレインは、前記第１の所定電圧発生回路用第２のＮＭＯＳトランジスタのドレイン及びゲートに接続されると共に、前記第１の所定電圧発生回路用第１のＮＭＯＳトランジスタのゲートに接続されてなる第１の所定電圧発生回路用カレントミラー回路を有し、
前記第１の所定電圧発生回路用第１のＮＭＯＳトランジスタのソースは、第１の所定電圧発生回路用第１の抵抗器を介して第１の所定電圧発生回路用第１のＰＮＰ型トランジスタのエミッタに接続され、前記第１の所定電圧発生回路用第２のＮＭＯＳトランジスタのソースは、前記第１の所定電圧発生回路用第１のＰＮＰ型トランジスタのエミッタ面積に対して、Ｎを正の実数として１／Ｎのエミッタ面積を有する前記第１の所定電圧発生回路用第２のＰＮＰ型トランジスタのエミッタに接続され、前記第１の所定電圧発生回路用第３のＰＭＯＳトランジスタのドレインは、第１の所定電圧発生回路用第２の抵抗器を介して、前記第１の所定電圧発生回路用第１のＰＮＰ型トランジスタのエミッタ面積に対して、Ｎを正の実数として１／Ｎのエミッタ面積を有する前記第１の所定電圧発生回路用第３のＰＮＰ型トランジスタのエミッタに接続され、前記第１の所定電圧発生回路用第１乃至第３のＰＮＰ型トランジスタのベース及びコレクタには低電位側電源電圧が印加され、前記第１の所定電圧発生回路用第３のＰＭＯＳトランジスタにより流入せしめられた電流による前記第１の所定電圧発生回路用第２の抵抗器における電圧降下と、前記第１の所定電圧発生回路用第３のＰＮＰ型トランジスタのベース・エミッタ間電圧との和を、出力電圧として出力可能に構成されてなり、
前記第２の所定電圧発生回路は、第２の所定電圧発生回路用第１及び第２のＮＭＯＳトランジスタと、第２の所定電圧発生回路用第１乃至第３のＰＭＯＳトランジスタと、第２の所定電圧発生回路用第１及び第２のＰＮＰ型トランジスタとを有し、 
前記第２の所定電圧発生回路用第１乃至第３のＰＭＯＳトランジスタのソースには高電位側電源電圧が印加され、前記第２の所定電圧発生回路用第１乃至第３のＰＭＯＳトランジスタの各々のゲートは相互に接続されると共に、前記第２の所定電圧発生回路用第１のＰＭＯＳトランジスタのドレイン及び前記第２の所定電圧発生回路用第１のＮＭＯＳトランジスタのドレインに接続され、前記第２の所定電圧発生回路用第２のＰＭＯＳトランジスタのドレインは、前記第２の所定電圧発生回路用第２のＮＭＯＳトランジスタのドレイン及びゲートに接続されると共に、前記第２の所定電圧発生回路用第１のＮＭＯＳトランジスタのゲートに接続されてなる第２の所定電圧発生回路用カレントミラー回路を有し、
前記第２の所定電圧発生回路用第１のＮＭＯＳトランジスタのソースは、前記帰還抵抗器と同一抵抗値を有する第２の所定電圧発生回路用第１の抵抗器を介して低電位側電源電圧が印加され、前記第２の所定電圧発生回路用第２のＮＭＯＳトランジスタのソースは、前記第２の所定電圧発生回路用第１のＰＮＰ型トランジスタのエミッタに接続され、前記第２の所定電圧発生回路用第３のＰＭＯＳトランジスタのドレインは、第２の所定電圧発生回路用第２の抵抗器を介して前記第２の所定電圧発生回路用第２のＰＮＰ型トランジスタのエミッタに接続され、前記第２の所定電圧発生回路用第１及び第２のＰＮＰ型トランジスタのベース及びコレクタには低電位側電源電圧が印加され、前記第２の所定電圧発生回路用第３のＰＭＯＳトランジスタにより流入せしめられた電流及び前記出力増幅回路から流入せしめられた帰還電流との和による前記第２の所定電圧発生回路用第２の抵抗器における電圧降下と、前記第２の所定電圧発生回路用第２のＰＮＰ型トランジスタのベース・エミッタ間電圧との和を、出力電圧として出力可能に構成されてなるものである。
【発明の効果】
【００１２】
本発明によれば、温度変化に対して出力電圧が線形的に変化するため、従来と異なり、複雑な式を用いた演算処理を経ることなく、出力電圧から検出温度を得ることができ、実用性の高い温度検出回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態における温度検出回路の回路構成を示す回路図である。
【図２】従来の温度検出回路の一回路構成例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図１を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における温度検出回路の回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における温度検出回路は、非反転増幅可能に構成されてなる出力増幅回路１０１と、温度変化に応じた第１の所定電圧を、出力増幅回路１０１の非反転入力端子に供給する第１の電圧発生回路１０２と、温度変化に応じた第２の所定電圧を、出力増幅回路１０１の反転入力端子に供給する第２の電圧発生回路１０３とに大別されて構成されたものとなっている。
【００１５】
出力増幅回路１０１は、演算増幅器（図１においては「ＡＭＰ」と表記）１を中心に非反転増幅回路が構成されたものとなっている。
演算増幅器１の反転入力端子と出力端子との間には、帰還抵抗器（図１においては「ＲＦ」と表記）３５が接続される一方、反転入力端子には、第２の所定電圧発生回路１０３の出力段が接続されたものとなっている。なお、演算増幅器１の出力端子には、外部出力端子５１が接続されている。
また、演算増幅回路１０１の非反転入力端子には、第１の所定電圧発生回路１０２の出力段が接続されている。
【００１６】
第１の所定電圧発生回路１０２は、ウィルソン・カレントミラー回路が構成されてなるもので、本発明の実施の形態においては、特に、多連出力形に構成されたものとなっている。
具体的には、第１の所定電圧発生回路用第１のＮＭＯＳトランジスタ（図１においては「ＴｘＸ１」と表記）１１と、第１の所定電圧発生回路用第２のＮＭＯＳトランジスタ（図１においては「ＴｘＸ２」と表記）１２と、第１の所定電圧発生回路用第１のＰＭＯＳトランジスタ（図１においては「ＴｘＸ３」と表記）１３と、第１の所定電圧発生回路用第２のＰＭＯＳトランジスタ（図１においては「ＴｘＸ４」と表記）１４と、第１の所定電圧発生回路用第３のＰＭＯＳトランジスタ（図１においては「ＴｘＸ５」と表記）１５によりウィルソン・カレントミラー回路が構成されると共に、その負荷として第１の所定電圧発生回路用第１のＰＮＰ型トランジスタ（図１においては「ＰＮＰｘＸ１」と表記）１６と、第１の所定電圧発生回路用第２のＰＮＰ型トランジスタ（図１においては「ＰＮＰｘＸ２」と表記）１７と、第１の所定電圧発生回路用第３のＰＮＰ型トランジスタ（図１においては「ＰＮＰｘＹ」と表記）１８と、第１の所定電圧発生回路用第１の抵抗器（図１においては「ＲＸ」と表記）３３と、第１の所定電圧発生回路用出力抵抗器としての第１の所定電圧発生回路用第２の抵抗器（図１においては「ＲＹ」と表記）３４とが、後述するように設けられたものとなっている。
なお、以下、説明の便宜上、「第１の所定電圧発生回路用」を「ＶＰ用」と略称することとし、同様に、「第２の所定電圧発生回路用」を「ＶＭ用」と略称することとする。
【００１７】
ＶＰ用第１のＰＭＯＳトランジスタ１３とＶＰ用第２のＰＭＯＳトランジスタ１４は、相互にゲートが接続されると共に、その接続点は、ＶＰ用第１のＰＭＯＳトランジスタ１３のドレイン及びＶＰ用第３のＰＭＯＳトランジスタ１５のゲートに接続される一方、ＶＰ用第１乃至第３のＰＭＯＳトランジスタ１３〜１５のソースには、共に高電位側電源電圧ＶＤＤが印加されるようになっている。
一方、ＶＰ用第１のＮＭＯＳトランジスタ１１とＶＰ用第２のＮＭＯＳトランジスタ１２は、相互にゲートが接続されると共に、その接続点は、ＶＰ用第２のＮＭＯＳトランジスタ１２のドレインに接続されている。
そして、ＶＰ用第２のＮＭＯＳトランジスタ１２のドレインは、ＶＰ用第２のＰＭＯＳトランジスタ１４のドレインと接続される一方、ＶＰ用第１のＮＭＯＳトランジスタ１１のドレインは、ＶＰ用第１のＰＭＯＳトランジスタ１３のドレインと接続されている。
【００１８】
また、ＶＰ用第１のＮＭＯＳトランジスタ１１のソースには、ＶＰ用第１の抵抗器３３の一端が接続されており、このＶＰ用第１の抵抗器３３の他端は、ダイオード接続されたＶＰ用第１のＰＮＰ型トランジスタ１６を介して、低電位側電源電圧ＶＳＳが印加されるようになっている。すなわち、ＶＰ用第１のＰＮＰ型トランジスタ１６は、そのエミッタにＶＰ用第１の抵抗器３３の他端が接続される一方、ベース及びコレクタに低電位側電源電圧ＶＳＳが印加されるようになっている。かかるＶＰ用第１のＰＮＰ型トランジスタ１６のエミッタ面積は、ＶＰ用第２及び第３のＰＮＰ型トランジスタ１７，１８のそれぞれのエミッタ面積に対してＮ倍のものとなっている。
【００１９】
また、ＶＰ用第２のＮＭＯＳトランジスタ１２のソースには、ダイオード接続されたＶＰ用第２のＰＮＰ型トランジスタ１７を介して低電位側電源電圧ＶＳＳが印加されるようになっている。すなわち、ＶＰ用第２のＰＮＰ型トランジスタ１７は、そのエミッタがＶＰ用第２のＮＭＯＳトランジスタ１２のソースに接続される一方、ベース及びエミッタに低電位側電源電圧ＶＳＳが印加されるようになっている。
【００２０】
さらに、ＶＰ用第３のＰＭＯＳトランジスタ１５のドレインには、ＶＰ用第２の抵抗器３４の一端が接続されている。そして、このＶＰ用第２の抵抗器３４の他端は、ダイオード接続されたＶＰ用第３のＰＮＰ型トランジスタ（第１の所定電圧発生回路用バイポーラトランジスタ）１８を介して、低電位側電源電圧ＶＳＳが印加されるようになっており、ＶＰ用第２の抵抗器３４とＶＰ用第３のＰＮＰ型トランジスタ１８とがカレントミラー回路の出力路に設けられた構成となっている。すなわち、ＶＰ用第３のＰＮＰ型トランジスタ１８は、そのエミッタにＶＰ用第２の抵抗器３４の他端が接続される一方、ベース及びコレクタに低電位側電源電圧ＶＳＳが印加されるようになっている。
また、ＶＰ用第３のＰＭＯＳトランジスタ１５のドレインは、演算増幅器１の非反転入力端子に接続されている。
【００２１】
第２の所定電圧発生回路１０３は、第１の所定電圧発生回路１０２同様、ウィルソン・カレントミラー回路が構成されてなるもので、本発明の実施の形態においては、特に、多連出力形に構成されたものとなっている。
具体的には、ＶＭ用第１のＮＭＯＳトランジスタ（図１においては「ＴｘＡ１」と表記）２１と、ＶＭ用第２のＮＭＯＳトランジスタ（図１においては「ＴｘＡ２」と表記）２２と、ＶＭ用第１のＰＭＯＳトランジスタ（図１においては「ＴｘＡ３」と表記）２３と、ＶＭ用第２のＰＭＯＳトランジスタ（図１においては「ＴｘＡ４」と表記）２４と、ＶＭ用第３のＰＭＯＳトランジスタ（図１においては「ＴｘＡ５」と表記）２５によりウィルソン・カレントミラー回路が構成されると共に、その負荷としてＶＭ用第１のＰＮＰ型トランジスタ（図１においては「ＰＮＰｘＡ」と表記）２６と、ＶＭ用第２のＰＮＰ型トランジスタ（図１においては「ＰＮＰｘＢ」と表記）２７と、ＶＭ用第１の抵抗器（図１においては「ＲＡ」と表記）３１と、第２の所定電圧発生回路用出力抵抗器としてのＶＭ用第２の抵抗器（図１においては「ＲＢ」と表記）３２とが、後述するように設けられたものとなっている。
【００２２】
ＶＭ用第１のＰＭＯＳトランジスタ２３とＶＭ用第２のＰＭＯＳトランジスタ２４は、相互にゲートが接続されると共に、その接続点は、ＶＭ用第１のＰＭＯＳトランジスタ２３のドレイン及びＶＭ用第３のＰＭＯＳトランジスタ２５のゲートに接続される一方、ＶＭ用第１乃至第３のＰＭＯＳトランジスタ２３〜２５のソースには、共に高電位側電源電圧ＶＤＤが印加されるようになっている。
一方、ＶＭ用第１のＮＭＯＳトランジスタ２１とＶＭ用第２のＮＭＯＳトランジスタ２２は、相互にゲートが接続されると共に、その接続点は、ＶＭ用第２のＮＭＯＳトランジスタ２２のドレインに接続されている。
そして、ＶＭ用第２のＮＭＯＳトランジスタ２２のドレインは、ＶＭ用第２のＰＭＯＳトランジスタ２４のドレインと接続される一方、ＶＭ用第１のＮＭＯＳトランジスタ１１のドレインは、ＶＭ用第１のＰＭＯＳトランジスタ２３のドレインと接続されている。
【００２３】
また、ＶＭ用第１のＮＭＯＳトランジスタ２１のソースは、ＶＭ用第１の抵抗器３１を介して低電位側電源電圧ＶＳＳが印加されるようになっている。
一方、ＶＭ用第２のＮＭＯＳトランジスタ２２のソースには、ダイオード接続されたＶＭ用第１のＰＮＰ型トランジスタ２６を介して低電位側電源電圧ＶＳＳが印加されるようになっている。すなわち、ＶＭ用第１のＰＮＰ型トランジスタ２６は、そのエミッタがＶＭ用第２のＮＭＯＳトランジスタ２２のソースに接続される一方、ベース及びエミッタに低電位側電源電圧ＶＳＳが印加されるようになっている。
【００２４】
さらに、ＶＭ用第３のＰＭＯＳトランジスタ２５のドレインには、ＶＭ用第２の抵抗器３２の一端が接続されている。そして、このＶＭ用第２の抵抗器３２の他端は、ダイオード接続されたＶＭ用第２のＰＮＰ型トランジスタ（第２の所定電圧発生回路用バイポーラトランジスタ）２７を介して、低電位側電源電圧ＶＳＳが印加されるようになっており、ＶＭ用第２の抵抗器３２とＶＭ用第２のＰＮＰ型トランジスタ２７とがカレントミラー回路の出力路に設けられた構成となっている。すなわち、ＶＭ用第２のＰＮＰ型トランジスタ２７は、そのエミッタにＶＭ用第２の抵抗器３２の他端が接続される一方、ベース及びコレクタに低電位側電源電圧ＶＳＳが印加されるようになっている。
また、ＶＭ用第３のＰＭＯＳトランジスタ２５のドレインは、演算増幅器１の反転入力端子に接続されている。
なお、ＶＭ用第１及び第２のＰＮＰ型トランジスタ２６，２７のエミッタ面積は、先のＶＰ用第２及び第３のＰＮＰ型トランジスタ１７，１８のエミッタ面積と等しいものとなっている。
【００２５】
次に、かかる構成における動作について説明する。
まず、第２の所定電圧発生回路１０３において、ＶＭ用第１乃至第３のＰＭＯＳトランジスタ２３〜２５は、カレントミラー構成であるので、それぞれに流れる電流は全て等しく、その電流をＩBとすれば、下記する式３−１が成立する。
【００２６】
ＲA・ＩB＝ＶBEA・・・式３−１
【００２７】
ここで、ＲAは、ＶＭ用第１の抵抗器３１の抵抗値、ＶBEAは、ＶＭ用第１のＰＮＰ型トランジスタ２６のベース・エミッタ間電圧である。
そして、この式３−１より、ＩBは、下記する式３−２で表される。
【００２８】
ＩB＝ＶBEA／ＲA・・・・式３−２
【００２９】
また、ＶＰ用第１乃至第３のＰＭＯＳトランジスタ１３〜１５も既に述べたようにカレントミラー構成であるので、ＶＰ用第１乃至第３のＰＮＰ型トランジスタ１６〜１８にそれぞれ流れる電流は等しく、その電流をＩYとすれば、下記する式２−２が成立する。
【００３０】
ＲX・ＩY＋ＶBEX1＝ＶBEX2・・・・式２−２
【００３１】
ここで、ＶBEX1、ＶBEX2は、それぞれＶＰ用第１のＰＮＰ型トランジスタ１６、ＶＰ用第２のＰＮＰ型トランジスタ１７のベース・エミッタ間電圧である。
【００３２】
式２−２は、さらに、下記する式３−３のように表される。
【００３３】
ＲX・ＩY＋（ＫＴ／ｑ）・ｌｎ｛ＩY／（Ｎ・ＩSX）｝＝（ＫＴ／ｑ）・ｌｎ（ＩY／ＩSX）・・・式３−３
【００３４】
ここで、ＩSXは、ＶＰ用第１及び第２のＰＮＰ型トランジスタ１６，１７のエミッタ飽和電流である。そして、かかる式３−３より、ＩYは、下記する式３−４により表される。
【００３５】
ＩY＝（１／ＲX）・（ＫＴ／ｑ）・ｌｎＮ・・・式３−４
【００３６】
なお、ここで、Ｎは、ＶＰ用第２及び第３のＰＮＰ型トランジスタ１７，１８のそれぞれのエミッタ面積に対するＶＰ用第１のＰＮＰ型トランジスタ１６のエミッタ面積の比である。
また、図１におけるＭ点、すなわち、演算増幅器１の反転入力端子と第２の所定電圧発生回路１０３との接続点の電位ＶＭは、下記する式３−５、式３−６により表される。
【００３７】
ＶM＝ＶBEB＋ＲB・（ＩB＋ＩNF）・・・式３−５
【００３８】
ＶM＝ＶBEB＋(ＲB／ＲA)・ＶBEB＋ＲB・ＩNF・・・式３−６
【００３９】
ここで、ＶBEBは、ＶＭ用第２のＰＮＰ型トランジスタ２７のベース・エミッタ間電圧、ＲBは、ＶＭ用第２の抵抗器３２の抵抗値、ＩNFは、演算増幅器１からＭ点に流入する帰還電流である。
一方、図１のＰ点、すなわち、演算増幅器１の非反転入力端子と第１の所定電圧発生回路１０２との接続点の電位ＶＰは、下記する式３−７、式３−８により表される。
【００４０】
ＶP＝ＶBEY＋ＲY・ＩY・・・式３−７
【００４１】
ＶP＝ＶBEY＋(ＲY／ＲX)・（ＫＴ／ｑ）・ｌｎＮ・・・・式３−８
【００４２】
ここで、ＶBEYは、ＶＰ用第３のＰＮＰ型トランジスタ１８のベース・エミッタ間電圧である。
また、帰還電流ＩNFは、下記する式３−９により表される。
【００４３】
ＩNF＝（ＶOUT−ＶM）／ＲF・・・式３−９
【００４４】
ここで、ＲFは、帰還抵抗器３５の抵抗値である。
また、演算増幅器１において帰還がかかっている場合には、反転入力端子と非反転入力端子間には、いわゆるバーチャルショートにより下記する式３−１０が成立する。
【００４５】
ＶP＝ＶM・・・式３−１０
【００４６】
そして、式３−６、及び、式３−８乃至式３−１０より、出力電圧ＶOUTについて、下記する式３−１１を導くことができる。
【００４７】
ＶOUT＝（１＋ＲF／ＲB）｛ＶBEY＋（ＲY／ＲX）・（ＫＴ／ｑ）・ｌｎＮ｝−｛（ＲF／ＲA）・ＶBEA＋（ＲF／ＲB）・ＶBEB｝・・・式３−１１
【００４８】
上述のＩB、ＩB＋ＩNF、ＩYを、任意のＰＮＰ型トランジスタのコレクタ電流ＩC1を用いて表せば、それぞれ下記する式３−１２、式３−１３，式３−１４の如くとなる。
【００４９】
ＩB＝Ａ・ＩC1・・・式３−１２
【００５０】
ＩB＋ＩNF＝Ｂ・ＩC1・・・式３−１３
【００５１】
ＩY＝Ｙ・ＩC1・・・式３−１４
【００５２】
ここで、Ａ、Ｂ、Ｙは、正の実数である。
したがって、式３−１１中の各ベース・エミッタ間電圧ＶBEは、それぞれ下記する式３−１５、式３−１６、式３−１７に示されたように表すことができる。
【００５３】
ＶBEA＝（ＫＴ／ｑ）・｛ｌｎＡ＋ｌｎ（ＩC1／ＩS1）｝・・・式３−１５
【００５４】
ＶBEB＝（ＫＴ／ｑ）・｛ｌｎＢ＋ｌｎ（ＩC1／ＩS1）｝・・・式３−１６
【００５５】
ＶBEY＝（ＫＴ／ｑ）・｛ｌｎＹ＋ｌｎ（ＩC1／ＩS1）｝・・・式３−１７
【００５６】
次に、上述の式３−１５、式３−１６、式３−１７を、温度について微分すれば、それぞれ下記する式３−１８、式３−１９、式３−２０となる。
【００５７】
ｄＶBEA／ｄＴ＝（Ｋ／ｑ）・ｌｎＡ＋ｄ｛（ＫＴ／ｑ）・ｌｎ（ＩC1／ＩS1）｝／ｄＴ・・・式３−１８
【００５８】
ｄＶBEB／ｄＴ＝（Ｋ／ｑ）・ｌｎＢ＋ｄ｛（ＫＴ／ｑ）・ｌｎ（ＩC1／ＩS1）｝／ｄＴ・・・式３−１９
【００５９】
ｄＶBEY／ｄＴ＝（Ｋ／ｑ）・ｌｎＹ＋ｄ｛（ＫＴ／ｑ）・ｌｎ（ＩC1／ＩS1）｝／ｄＴ・・・式３−２０
【００６０】
同様に、先の式３−１１を温度で微分すると、下記する式３−２１となる。
【００６１】
ｄＶout／ｄＴ＝（１＋ＲF／ＲB）・｛ｄＶBEY／ｄＴ＋（ＲY／ＲX）・（Ｋ／ｑ）・ｌｎＮ ｝−｛（ＲF／ＲB）・ｄＶBEA／ｄＴ＋（ＲF／ＲB）・ｄＶBEB／ｄＴ ｝・・・式３−２１
【００６２】
この式３−２１に、先の式３−１８、式３−１９、及び、式３−２０を代入すると、下記する式３−２２となる。
【００６３】
ｄＶout／ｄＴ＝（１＋ＲF／ＲB）・［（Ｋ／ｑ）・ｌｎＹ＋ｄ｛（Ｋ／ｑ）・ｌｎ（Ｉc1／ＩS1）｝／ｄＴ＋（ＲY／ＲX）・（Ｋ／ｑ）・ｌｎＮ］−〈（ＲF／ＲA）・［（Ｋ／ｑ）・ｌｎＡ＋ｄ｛（ＫＴ／ｑ）・ｌｎ（Ｉc1／ＩS1）｝／ｄＴ］＋（ＲF／ＲB）・［（Ｋ／ｑ）・ｌｎB＋ｄ｛（ＫＴ／ｑ）・ｌｎ（Ｉc1／ＩS1）｝／ｄＴ］〉・・・式３−２２
【００６４】
この式３−２２を整理すると、下記する式３−２３となる。
【００６５】
ｄＶout／ｄＴ＝（１＋ＲF／ＲB）・｛（Ｋ／ｑ）・ｌｎＹ＋（ＲY／ＲX）・（Ｋ／ｑ）・ｌｎＮ｝−（ＲF／ＲA）・（Ｋ／ｑ）・ｌｎＡ−（ＲF／ＲB）・（Ｋ／ｑ）・ｌｎＢ＋［｛（１＋ＲF／ＲB）−（ＲF／ＲA）−（ＲF／ＲB）｝・ｄ｛（ＫＴ／ｑ）・ｌｎ（Ｉc1／ＩS1）｝／ｄＴ］・・・式３−２３
【００６６】
かかる式３−２３において、帰還抵抗器３５とＶＭ用第１の抵抗器３１の抵抗値が同一、すなわち、ＲF＝ＲAとすれば、下記する式３−２４の如くとなる。
【００６７】
ｄＶout／ｄＴ＝（１＋ＲF／ＲB）・｛（Ｋ／ｑ）・ｌｎＹ＋（ＲY／ＲX）・（Ｋ／ｑ）・ｌｎＮ｝−（ＲF／ＲA）・（Ｋ／ｑ）・ｌｎＡ−（ＲF／ＲB）・（Ｋ／ｑ）・ｌｎＢ＝constant・・・式３−２４
【００６８】
すなわち、式３−２４は、出力電圧Ｖoutが温度変化に対して線形的に変化することを意味している。
なお、上述した実施の形態の回路構成は、あくまでも一例であり、それに限定される必要はなく、電源電圧の極性を反転した回路構成としても好適である。すなわち、その場合、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＮＰ型トランジスタをＮＰＮ型トランジスタに、それぞれ変えると共に、図１に示された電源電圧の極性を反転したものとすれば良い。
【産業上の利用可能性】
【００６９】
検出温度に対する出力電圧の良好な線形性が所望される温度検出回路に適用できる。
【符号の説明】
【００７０】
１…演算増幅器
１８…第１の所定電圧発生回路用第３のＰＮＰ型トランジスタ
２７…第２の所定電圧発生回路用第２のＰＮＰ型トランジスタ
３２…第２の所定電圧発生回路用出力抵抗器
３４…第１の所定電圧発生回路用出力抵抗器
１０１…出力増幅回路
１０２…第１の所定電圧発生回路
１０３…第２の所定電圧発生回路
【図１】
0005762096.tif 000002
【図２】
0005762096.tif 000003