(57)【特許請求の範囲】
【請求項１】
時間列に入力されるデータのうち複数のデータから補間係数を用い第１補間データを生成する第１回路と、
前記第１回路において前記時間列に入力されるデータの一部が欠落するタイミングにおいて、前記複数のデータから前記第１回路と異なる補間係数を用い第２補間データを生成する第２回路と、
前記第１補間データの前記一部が欠落した箇所に前記第２補間データを追加し補間データを生成する第３回路と、
前記第１回路に供給する前記補間係数を変更する制御回路と、
を具備し、
前記第１回路および第２回路は、前記補間係数に応じ容量値を変更可能な第１可変容量および第２可変容量に、前記第１可変容量が前記第２可変容量より早いタイミングで前記複数のデータに対応する電流を印加し、前記第１可変容量および第２可変容量の電荷を合成することにより前記第１補間データおよび前記第２補間データをそれぞれ生成するキャパシタ回路を備えることを特徴とする補間回路。
【請求項２】
前記第１回路は、前記複数のデータに対応し複数の前記キャパシタ回路を備え、前記時間列において隣接するデータに対応する２つのキャパシタ回路のうち時間列の早い一方の前記第２可変容量と、前記２つのキャパシタ回路のうち他方の前記第１可変容量と、に同じタイミングで前記電流を印加することを特徴とする請求項１記載の補間回路。
【請求項３】
前記第２回路は、前記キャパシタ回路を前記複数のデータの少なくとも一部に対応し複数備え、前記時間列において隣接するデータに対応する２つのキャパシタ回路のうち時間列の早い一方の前記第２可変容量と、前記２つのキャパシタ回路のうち他方の前記第１可変容量と、に同じタイミングで前記電流を印加し、
前記制御回路は、前記第２回路に供給する補間係数を前記第１回路とは異なるタイミングで変更することを特徴とする請求項２記載の補間回路。
【請求項４】
複数の前記キャパシタ回路は、前記複数のデータに対応した複数の第１キャパシタ回路と、前記第１回路に供給される前記補間係数が変更されるデータに対応する２つの第２キャパシタ回路と、を含み、
前記補間係数が変更されるデータに対応する２つの前記第１キャパシタ回路のうち時間列の早い一方の前記第２可変容量と、前記第２キャパシタ回路のうち時間列の遅い一方の前記第１可変容量と、に同じタイミングで前記電流が印加され、
前記２つの第１キャパシタ回路の他方の前記第１可変容量と、前記第２キャパシタ回路の他方の前記第２可変容量と、に同じタイミングで前記電流が印加されることを特徴とする請求項１記載の補間回路。
【請求項５】
前記制御回路は、前記２つの第１キャパシタ回路の前記一方に変更後の補間係数を供給し、前記２つの第１キャパシタ回路の前記他方に変更前の補間係数を供給することを特徴とする請求項４記載の補間回路。
【請求項６】
請求項１から５のいずれか一項記載の補間回路と、
前記第３回路の出力に基づき、前記補間係数を算出する算出回路と、
を具備することを特徴とする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、補間回路および受信回路に関し、例えば、時間列に入力されるデータのうち複数のデータから補間係数を用い補間データを生成する補間回路および受信回路に関する。
【背景技術】
【０００２】
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、これらの装置内外における信号の送受信のデータレートが高くなりつつある。このような送受信装置の受信回路においては、入力データの位相に同期してサンプリングする同期型と入力データの位相とは同期させないでサンプリングする非同期型がある。非同期型受信回路においては、サンプリングされたデータから補間により受信データを生成する。
【０００３】
双方向信号伝送用レシーバにおいて、レプリカドライバを備える技術が知られている（例えば特許文献１）。符号間干渉による歪が生じた信号から、正しいサンプリングタイミングでサンプリングされた受信信号系列を選択する技術が知られている（例えば特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１１１７４９号公報
【特許文献２】特開平６−１９７０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非同期型受信回路においては、入力データの周波数と、サンプリングの周波数が独立している。このため、入力データの周波数がサンプリング周波数より高い場合、入力データの一部を欠落した状態で受信データとしてしまう。
【０００６】
本補間回路および受信回路は、データの欠落を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
時間列に入力されるデータのうち複数のデータから補間係数を用い第１補間データを生成する第１回路と、前記第１回路において前記時間列に入力されるデータの一部が欠落するタイミングにおいて、前記複数のデータから前記第１回路と異なる補間係数を用い第２補間データを生成する第２回路と、前記第１補間データの前記一部が欠落した箇所に前記第２補間データを追加し補間データを生成する第３回路と、前記第１回路に供給する前記補間係数を変更する制御回路と、を具備し、前記第１回路および第２回路は、前記補間係数に応じ容量値を変更可能な第１可変容量および第２可変容量に、前記第１可変容量が前記第２可変容量より早いタイミングで前記複数のデータに対応する電流を印加し、前記第１可変容量および第２可変容量の電荷を合成することにより前記第１補間データおよび前記第２補間データをそれぞれ生成するキャパシタ回路を備えることを特徴とする補間回路を用いる。
【０００８】
上記補間回路と、前記第３回路の出力に基づき、前記補間係数を算出する算出回路と、を具備することを特徴とする受信回路を用いる。
【発明の効果】
【０００９】
本補間回路および受信回路によれば、データの欠落を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）は、比較例に係る受信回路のブロック図、図１（ｂ）は、サンプリング方法を説明する図である。
【図２】図２（ａ）および図２（ｂ）は、それぞれ補間係数がｋ＝０からｋ＝１に変更されるタイミング、およびｋ＝１からｋ＝０に変更されるタイミングにおける時間に対する信号を示す図である。
【図３】図３は、実施例１に係る受信回路のブロック図である。
【図４】図４は、実施例１の補間回路の動作を示す図である。
【図５】図５は、実施例２に係る受信回路のブロック図である。
【図６】図６は、スイッチドキャパシタ回路について説明する回路図である
【図７】図７は、スイッチドキャパシタ回路内の各スイッチの動作を示すタイミングチャートである。
【図８】図８は、キャパシタ回路が複数設けられた回路の回路図である。
【図９】図９は、スイッチＳＷ１からＳＷＮのタイミングチャートである。
【図１０】図１０は、図８の回路において補間係数が切り換わる場合を説明する図である。
【図１１】図１１は、図８の回路において、補間係数がｋ＝０からｋ＝１に変更される場合を説明する図である。
【図１２】図１２は、実施例２に係る補間回路の回路図である。
【図１３】図１３は、実施例２において、補間係数がｋ＝０からｋ＝１に変更される場合を説明する図である。
【図１４】図１４は、実施例２において、補間係数がｋ＝１からｋ＝０に変更される場合を説明する図である。
【図１５】図１５は、実施例３に係る補間回路の回路図である。
【図１６】図１６は、実施例３において、補間係数がｋ＝０からｋ＝１に変更される場合を説明する図である。
【図１７】図１７は、実施例３において、補間係数がｋ＝１からｋ＝０に変更される場合を説明する図である。
【図１８】図１８は、実施例３の変形例１に係る補間回路の回路図である。
【図１９】図１９は、実施例３の変形例２に係る補間回路の回路図である。
【図２０】図２０は、実施例３の変形例３の回路１３ａのブロック図である。
【図２１】図２１は、スイッチＳＷｎとスイッチＳＷｓｎのタイミングチャートである。
【図２２】図２２は、実施例３の変形例４の回路１３ａの回路図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照し実施例について説明する。
【実施例１】
【００１２】
まず、非同期型受信回路について説明する。図１（ａ）は、比較例に係る受信回路のブロック図、図１（ｂ）は、サンプリング方法を説明する図である。図１（ａ）に示すように、比較例１に係る受信回路１００ａは、補間回路１０、算出回路２０および比較器２２を備えている。補間回路１０は、入力データＳｉｎから補間係数ｋを用い補間データを生成する。比較器２２は、補間データを参照値と比較することにより、受信データを生成する。算出回路２０は、受信データから位相情報を検出し、位相コード（Interpolation Code）を補間係数ｋとして算出する。算出回路２０としては、例えばＣＤＲ（Clock Data Recovery）回路を用いることができる。
【００１３】
図１（ｂ）は、時間に対する信号を示している。比較例および以下の実施例においては、１ユニットにおいて２個のデータがサンプリングされる２ｘ方式を例に説明するが、他の方式にも適用できることは言うまでもない。Ｓｎは時系列に入力された入力データに対応する。補間回路１０は、２つの入力データＳｎ−１およびＳｎから１つの補間データＤｎを生成する。補間係数ｋを０≦ｋ≦１としたとき、補間データＤｎは、Ｄｎ＝（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎにより生成できる。これにより、入力データの位相と合った補間データを生成することができる。このように、補間係数ｋは、入力データを重み付けする係数である。
【００１４】
次に、非同期型受信回路の問題について説明する。非同期方受信回路においては、入力データの周波数ｆｄａｔａとサンプリング周波数ｆｓａｍｐｌｅとが異なることがある。周波数ｆｄａｔａ＞周波数ｆｓａｍｐｌｅの場合、補間係数がｋ＝０からｋ＝１に変更されるタイミングがある。周波数ｆｄａｔａ＜周波数ｆｓａｍｐｌｅの場合、ｋ＝１からｋ＝０に変更されるタイミングがある。
【００１５】
図２（ａ）および図２（ｂ）は、それぞれ補間係数がｋ＝０からｋ＝１に変更されるタイミング、およびｋ＝１からｋ＝０に変更されるタイミングにおける時間に対する信号を示す図である。図２（ａ）を参照し、入力データＳ１６を処理する際に補間係数ｋがｋ＝０からｋ＝１に変更されたとする。補間データと入力データとはほぼ重なっている。入力データＳ１６前までは、入力データＳｎ−１が補正データＤｎとしてサンプリングされる。入力データＳ１６のとき補正データは生成されない。入力データＳ１以降は、入力データＳｎが補正データＤｎとしてサンプリングされる。このように、入力データＳｎのうち、Ｓ１６以外は矢印５０のように補間データＤｎとして生成されるが、入力データＳ１６は、点線矢印５２のように、補間データとしてサンプリングされず、欠落してしまう。図２（ｂ）を参照し、入力データＳ１６を処理する際に補間係数がｋ＝１からｋ＝０に変更されたとする。補間データと入力データとはほぼ重なっている。入力データＳ１６前までは、入力データＳｎが補正データＤｎとしてサンプリングされる。入力データＳ１６のとき補正データＤ１６およびＤ２が生成される。入力データＳ１以降は、入力データＳｎが補正データＤｎ−１としてサンプリングされる。このように、入力データＳ１６以外は矢印５０のように補間データとして生成されるが、入力データＳ１６は、矢印５４のようにＤ１６およびＤ１として、重複して補間データとして生成される。
【００１６】
以上のように、比較例に係る受信回路においては、補間データが欠落してしまうサイクルスリップが生じる場合がある。データの欠落を抑制する方法として、サンプリング周波数を高くし、オーバサンプリングする方法が考えられる。例えば、サンプリング周波数を入力データの周波数の１０倍とする。これにより、１ユニットあたりのサンプル数は、求められるサンプル数（例えば２ｘ方式の場合２点）よりは多くなる。よって、データの欠落が生じても、適宜データを選択することにより、欠落したデータの追加が可能となる。しかしながら、オーバサンプリングを１Ｇｂｐｓ以上、さらに１０Ｇｂｐｓ以上の高速のデータ通信に用いようとしても高い周波数のサンプリング行なうことが難しい。また、高い周波数のサンプリングが行えた場合であっても、動作周波数が高くなるため消費電力が増加してしまう。
【００１７】
また、データの欠落を抑制する方法として、サンプリング周波数が入力データの周波数より常に高くなるようにサンプリング周波数を調整する方法が考えられる。しかしながら、この方法では、送信側と受信側にそれぞれ独立した発振器を設けることになる。よって、装置の大型化および消費電力の増大が生じてしまう。
【００１８】
以下に、上記方法を用いず、補間データの欠落を抑制する実施例１について説明する。
【００１９】
図３は、実施例１に係る受信回路のブロック図である。図３に示すように、受信回路１００は、補間回路１０、算出回路２０および比較器２２を備えている。補間回路１０は、第１回路１２、第２回路１４、第３回路１６および制御回路１８を備えている。第１回路１２は、時間列に入力されるデータのうち複数のデータから補間係数ｋ１を用い第１補間データを生成する。第２回路１４は、第１回路１２において入力データの一部が欠落するタイミングにおいて、複数のデータから第１回路１２と異なる補間係数ｋ２を用い第２補間データを生成する。第３回路１６は、第１補間データのうち入力データの一部が欠落した箇所に第２補間データを追加する。制御回路１８は、所定期間内は補間係数ｋ１を一定に保ち、所定期間毎に第１回路１２に供給する補間係数ｋ１を変更する。また、第２回路１４に第１回路１２とは異なる補間係数ｋ２を供給する。その他の構成は比較例の図１（ａ）と同じであり、説明を省略する。
【００２０】
図４は、実施例１の補間回路の動作を示す図であり、時間に対する信号を示す図である。図４を参照し、第１回路１２は、比較例の補間回路と同様に、補間係数ｋ１を用い補間データを生成する。第１回路１２において、入力データＳ１６を処理する際に、補間係数がｋ１＝０からｋ１＝１に変更されたとする。このとき、第１回路１２が生成する第１補間データは、入力データＳ１６をサンプリングせず、Ｓ１６が欠落する。第２回路１４は、例えばＳ１６を処理する際の補間係数をｋ２＝０またはｋ２＝１として、第２補間データＤ１６Ａを生成する。第３回路１６は、第１補間データＤ１６とＤ１との間に第２補間データＤ１６Ａを追加する。
【００２１】
実施例１によれば、第２回路１４が、第１回路１２において時間列に入力される入力データの一部が欠落するタイミングにおいて、複数のデータから第２補間データを生成する。第３回路１６は、第１補間データの入力データの一部が欠落した箇所に第２補間データを追加する。これにより、欠落のない受信データを得ることができる。
【００２２】
また、制御回路１８は、所定期間毎に第１回路１２に供給する補間係数を変更する。第１回路１２は、補間係数を用い第１補間データを生成する。第２回路１４は、第１回路１２と異なる補間係数を用い第２補間データを生成する。これにより、第１回路１２の補間係数が変更される際に、第２回路１４は、第１回路１２と異なる補間係数を用い第２補間データを生成する。よって、データが欠落した際に、より正確な補間データを生成できる。
【実施例２】
【００２３】
図５は、実施例２に係る受信回路のブロック図である。受信回路１００ｂにおいては、第１回路１２がＧｍ回路２４とキャパシタ回路４０とを備えている。第２回路１４がＧｍ回路２４とキャパシタ回路４０とを備えている。第１回路１２および第２回路１４には、サンプリングのためのクロック信号ＣＬＫが入力される。Ｇｍ回路２４は、電圧を電流に変換する回路である。その他の構成は、実施例１の図３と同じであり説明を省略する。
【００２４】
図６は、スイッチドキャパシタ回路について説明する回路図である。図６に示すように、第１回路１２は、Ｇｍ回路２４とキャパシタ回路４０とを備えている。キャパシタ回路４０は、スイッチ３１から３５、可変容量３６から３９を備えている。電圧信号である入力データＳｉｎは、ｇｍ回路２４に入力する。ｇｍ回路２４は電圧信号を電流信号に変換する。ｇｍ回路２４の出力は、それぞれ、スイッチ３１および３２を介し可変容量３６および３８の一端に入力する。可変容量３６および３８の他端は合成ノード３０において合成される。合成ノード３０は補間データＤを出力する。可変容量３６および３８の一端と電源Ｖｃｃとの間にはそれぞれスイッチ３３および３４が接続されている。合成ノード３０とグランドとの間にはスイッチ３５が接続されている。可変容量３６および３８にそれぞれ並列に可変容量３７および３９が接続されている。可変容量３６の容量値が（１−ｋ）Ｃ０のとき、可変容量３７の容量値はｋＣ０である。可変容量３８の容量値がｋＣ０のとき可変容量３９の容量値は（１−ｋ）Ｃ０である。このように、可変容量３６と３７との容量値の和はｋによらず一定である。可変容量３８と３９との容量値の和はｋによらず一定である。
【００２５】
図７は、スイッチドキャパシタ回路内の各スイッチの動作を示すタイミングチャートである。図７を参照し、時間ｔ０において、スイッチ３１、３２および３５はオフ、スイッチ３３および３４はオンである。時間ｔ１においてスイッチ３５がオンし、時間ｔ２においてスイッチ３３、３４がオフする。時間ｔ３から一定期間（例えば０．５ユニット）、スイッチ３１がオンする。可変容量３６には、電流値を一定期間積分した電荷が蓄積される。可変容量３６間には、容量値（１−ｋ）Ｃ０の逆数を乗じた電圧が発生する。時間ｔ４から一定期間（例えば０．５ユニット）、スイッチ３２がオンする。可変容量３８には、電流値を一定期間積分した電荷が蓄積される。可変容量３８間には、容量値ｋＣ０に逆数を乗じた電圧が発生する。なお、スイッチ３１および３２をオンにする期間は適宜設定可能である。時間ｔ５において、スイッチ３５がオフする。時間ｔ６において、スイッチ３３、３４がオンする。スイッチ３３および３４がオン、スイッチ３５がオフすることにより、可変容量３６および３８に蓄積された電荷が、電源Ｖｃｃ基準に切り換わり、合成ノード３０において合成される。スイッチ３１およびスイッチ３２が、それぞれ入力データＳｎ−１およびＳｎをサンプリングすべき時間にオンすると、時間ｔ６以降の期間（時間ｔ１からｔ２と等価な期間）には、合成ノード３０に、（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎに比例する電圧が生成される。これにより、合成ノードにＤｎに対応する補間データが生成できる。
【００２６】
以上のように、キャパシタ回路４０において、可変容量３６（第１可変容量）と可変容量３８（第２可変容量）とは、補間係数ｋに応じ容量値を変更可能である。スイッチ３１（第１スイッチ）およびスイッチ３２（第２スイッチ）は、それぞれ、第１可変容量３６が第２可変容量３８より早いタイミングで複数のデータＳｎ−１およびＳｎ対応する電流を印加する。合成ノード３０（合成部）は、可変容量３６および可変容量３８の電荷を合成することにより補間データＤｎを生成する。このようにして、補間係数ｋに応じた補間データを生成することができる。
【００２７】
ここで、可変容量３６および可変容量３８が、可変容量３６の容量値と可変容量３８の容量値との和が一定となるように、容量値が変化する。これにより、補間係数ｋに応じ、可変容量３６および３８の容量値を変更できる。
【００２８】
図６に示した回路においては、図７のように、１つ補間データしか生成できない。そこで、第１回路１２は、複数のキャパシタ回路４０を備える。これにより、各データＳ１からＳＮのサンプリングのタイミングと補間データの生成、可変容量３６および３８の充電を行なう時間が確保できる。
【００２９】
図８は、キャパシタ回路が複数設けられた回路の回路図である。図８を参照し、回路１３は、ｇｍ回路２４と複数のキャパシタ回路４０とを備えている。回路１３は、複数（例えばＮ個）のキャパシタ回路４０を備えている。キャパシタ回路４０は、複数（例えばＮｃ個）のスライス４５を備えている。各スライス４５は、スイッチ３３、４１および４２、キャパシタ４３を備えている。スイッチ４１はスイッチＳＷｎ−１（ｎは１からＮの自然数）とキャパシタ４３の一端との間に接続されている。スイッチ４２はスイッチＳＷｎとキャパシタ４３の一端との間に接続されている。キャパシタ４３の他端は合成ノード３０に接続されている。スイッチ３３は、図６のスイッチ３３と同じであり、キャパシタ４３の一端と電源Ｖｃｃとの間に接続されている。なお、スイッチ３３が各スライス４５に設けられているのは、全てのキャパシタ４３を充電することを可能とするためである。
【００３０】
Ｎｃ個のスライス４５は並列に接続されている。Ｎｃ個のスライス４５のキャパシタ４３の容量値は同じである。スイッチ４１と４２は、互いに相補的にオンオフする。すなわち、スイッチ４１がオンのときスイッチ４２はオフであり、スイッチ４１がオフときスイッチ４２はオンである。これにより、スイッチ４１がオンしたスライス４５のキャパシタ４３は並列にスイッチＳＷｎ−１に接続され、これらのスライス４５のキャパシタ４３は可変容量３６に対応する。スイッチ４２がオンしたスライス４５のキャパシタ４３は並列にスイッチＳＷｎに接続され、これらのスライス４５のキャパシタ４３は可変容量３８に対応する。よって、可変容量３６と可変容量３８との容量値の和は同じとなる。以下、ｋｎを０からＮｃとし、ｋ＝０のときｋｎ＝０、ｋ＝１のときｋｎ＝Ｎｃとする。すなわち、ｋｎ＝ｋ×Ｎｃである。Ｎｃ個のスライス４５のうち、（Ｎｃ−ｋｎ）個のスライス４５のスイッチ４１をオンし、ｋｎ個のスイッチ４２をオンする。これにより、合成ノード３０には、（Ｎｃ−ｋｎ）／Ｎｃ×Ｓｎ−１＋ｋｎ／Ｎｃ×Ｓｎに比例する補間データＤｎが出力される。図８においては、可変容量３６に含まれるスライス４５を実線で示し、可変容量３８に含まれるスライス４５を破線で示している。以降の図も同じである。
【００３１】
図９は、スイッチＳＷ１からＳＷＮのタイミングチャートである。図９のように、スイッチＳＷ１からＳＷｎが時間列のデータＳ１からＳｎに対応するタイミングでオンする。これにより、補間データＤ１からＤＮを時間列に対応し生成することができる。
【００３２】
以上のように、回路１３は、所定期間内の複数のデータＳ１からＳ１６に対応し複数のキャパシタ回路４０を備えている。ここで、時間列において隣接するデータＳ３およびＳ４に対応する２つのキャパシタ回路４０ａおよび４０ｂについて説明する。２つのキャパシタ回路４０ａおよび４０ｂのうち時間列の早い一方（キャパシタ回路４０ａ）の第２可変容量３８と、２つのキャパシタ回路のうち他方（キャパシタ回路４０ｂ）の第１可変容量３６と、はスイッチＳＷ４を共有している。これにより、キャパシタ回路４０ａの第２可変容量３８と、キャパシタ回路４０ｂの第１可変容量３６と、に同じタイミングで電流が印加される。このように、スイッチＳＷ４が共有されているため、スイッチＳＷ４はデータＳ４をキャパシタ回路４０ａと４０ｂに供給することができる。
【００３３】
また、全てのキャパシタ回路４０のキャパシタ４３の容量値が同じである場合、スイッチＳＷ４から電流が供給されるキャパシタ４３はキャパシタ回路４０ａのｋｎ個と、キャパシタ回路４０ｂの（Ｎｃ−ｋｎ）個である。スイッチＳＷ３についても同様である。このように、各スイッチＳＷ１からＳＷＮからみたキャパシタの容量値が同じである。これにより、各キャパシタ回路４０のキャパシタ４３には、同じ電流が流れれば同じ電圧が生じる。仮に、各スイッチＳＷ１からＳＷＮからみたキャパシタの容量値が異なる場合、各キャパシタ回路４０のキャパシタ４３には、同じ電流が流れても異なる電圧が生じる。よって、正しい補間データが生成されない。
【００３４】
次に、図８の回路において補間係数が変更される場合について説明する。図１０は、図８の回路において補間係数が切り換わる場合を説明する図である。図１０の構成は図８と同じである。制御回路１８が補間係数ｋを変更するタイミングは所定期間（例えば１６データ、１６データ以外でもよい）毎であり、例えば、キャパシタ回路４０ｃと４０ｄとの間において補間係数ｋからｋ´が変更されるとする。キャパシタ回路４０ｃにおいては、スイッチＳＷ１５に接続されるキャパシタ４３は（Ｎｃ−１）個であり、スイッチＳＷ１６に接続されるキャパシタ４３は１個である。キャパシタ回路４０ｄにおいては、スイッチＳＷ１６に接続されるキャパシタ４３は（Ｎｃ−２）個であり、スイッチＳＷ１に接続されるキャパシタ４３は２個である。これにより、スイッチＳＷ１６からみたキャパシタ４３の数は（Ｎｃ−１）個となってしまう。よって、データＤ１６を用いて生成された補間データＤ１６とＤ１は不正確になってしまう。
【００３５】
次に、図８の回路において、補間係数がｋ＝０からｋ＝１（すなわちｋｎ＝０からｋｎ＝Ｎｃ）に変更される場合について説明する。図１１は、図８の回路において、補間係数がｋ＝０からｋ＝１に変更される場合を説明する図である。図１１の構成は図８と同じである。例えば、キャパシタ回路４０ｃと４０ｄとの間において補間係数がｋ＝０からｋ＝１に変更されるとする。キャパシタ回路４０ｃにおいては、全てのキャパシタ４３がスイッチＳＷ１５に接続され、スイッチＳＷ１６にはキャパシタ４３は接続されない。キャパシタ回路４０ｄにおいては、スイッチＳＷ１６にはキャパシタ４３は接続されず、スイッチＳＷ１に全てのキャパシタ４３が接続される。これにより、キャパシタ回路４０ｃから出力される補間データＤ１６はデータＳ１５に対応し、キャパシタ回路４０ｄから出力される補間データＤ１はデータＳ１に対応する。よって、データＳ１６に対応する補間データが出力されない。
【００３６】
このように、複数のキャパシタ回路４０を設けた回路１３だけでは、データの欠落が生じてしまう。
【００３７】
図１２は、実施例２に係る補間回路の回路図である。図１２に示すように、図１０で示した回路１３が回路１３ａと１３ｂとして２つ設けられている。回路１３ａおよび１３ｂにおいて、同じスイッチＳＷｎは同じタイミングで動作する。回路１３ａにおいては、補間係数ｋは、スイッチＳＷ１６が接続される２つのキャパシタ回路４０ｃおよび４０ｄの間でｋからｋ´に変更される。一方回路１３ｂにおいては、補間係数ｋは、スイッチＳＷ１４が接続される２つのキャパシタ回路４０の間でｋからｋ´に変更される。このように、回路１３ａと１３ｂとで、補間係数を変更するタイミングを例えばキャパシタ回路４０の２個分以上異ならせる。回路１３ａにおいては、キャパシタ回路４０ｃおよび４０ｄの出力が正確ではない。一方、回路１３ｂにおいては、スイッチＳＷ１４に接続された２つのキャパシタ回路４０の出力が正確ではない。そこで、第３回路１６は、補間データＤ１４およびＤ１５としては回路１３ａのデータを選択し、補間データＤ１６およびＤ１としては回路１３ｂのデータを選択する。補間データＤ２としては回路１３ａのデータを選択する。これにより、正しい補間データを出力できる。
【００３８】
実施例２において、補間係数がｋ＝０からｋ＝１（すなわちｋｎ＝０からｋｎ＝Ｎｃ）に変更される場合について説明する。図１３は、実施例２において、補間係数がｋ＝０からｋ＝１に変更される場合を説明する図である。図１３に示すように、回路１３ａにおいて、キャパシタ回路４０ｃと４０ｄとの間において補間係数ｋがｋ＝０からｋ＝１に変更される。回路１３ｂにおいて、スイッチＳ１４に接続される２つのキャパシタ回路４０の間において補間係数ｋがｋ＝０からｋ＝１に変更される。第３回路１６は、補間データＤ１４、Ｄ１５およびＤ２としては回路１３ａのデータを選択し、補間データＤ１６およびＤ１としては回路１３ｂのデータを選択する。さらに、第３回路１６は、補間データＤ１５とＤ１６との間に、キャパシタ回路４０ｃの出力を補間データＤ１６Ａとして追加する。これにより、補間データＤ１４、Ｄ１５、Ｄ１６Ａ、Ｄ１６、Ｄ１およびＤ２は、それぞれ入力データＳ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ１およびＳ２となる。よって、図１１において説明したデータの欠落を抑制できる。第３回路１６は、補間データＤ１６とＤ１との間に、キャパシタ回路４０ｄの出力を補間データＤ１６Ａとして追加してもよい。これにより、補間データＤ１４、Ｄ１５、Ｄ１６、Ｄ１６Ａ、Ｄ１およびＤ２は、それぞれ入力データＳ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ１およびＳ２となる。なお、図１３の場合、キャパシタ回路４０ｃおよび４０ｄにおいては、スイッチＳＷ１６から接続されるキャパシタ４３がないため、それぞれスイッチＳＷ１５およびＳｗ１から電流の供給を受ける。スイッチＳＷ１５およびＳＷ１からそれぞれみたキャパシタ４３の個数はＮｃ個であるため、キャパシタ回路４０ｃおよび４０ｄの出力は正確なものとなる。
【００３９】
実施例２において、補間係数がｋ＝１からｋ＝０（すなわちｋｎ＝Ｎｃからｋｎ＝０）に変更される場合について説明する。図１４は、実施例２において、補間係数がｋ＝１からｋ＝０に変更される場合を説明する図である。図１４に示すように、回路１３ａにおいて、キャパシタ回路４０ｃと４０ｄとの間において補間係数ｋがｋ＝１からｋ＝０に変更される。回路１３ｂにおいて、スイッチＳ１４に接続される２つのキャパシタ回路４０の間において補間係数ｋがｋ＝１からｋ＝０に変更される。第３回路１６は、補間データＤ１４、Ｄ１５およびＤ２としては回路１３ａのデータを選択し、補間データＤ１６としては回路１３ｂのデータを選択する。このように、第３回路１６は、キャパシタ回路４０ｆのデータを選択しない。これにより、補間データＤ１４、Ｄ１５、Ｄ１６およびＤ２は、それぞれ入力データＳ１４、Ｓ１５、Ｓ１６、およびＳ１となる。よって、重複するデータを除去できる。
【００４０】
実施例２によれば、補間回路１０は、回路１３ａと回路１３ｂとを備えている。回路１３ａは、キャパシタ回路４０を所定期間内の複数のデータＳ１からＳ１６に対応し備えている。回路１３ｂは、キャパシタ回路４０を所定期間内の複数のデータＳ１からＳ１６の少なくとも一部に対応し備えている。制御回路１８は、回路１３ｂに供給する補間係数を回路１３ａとは異なるタイミングで変更する。例えば、制御回路１８は、回路１３ａにおいてはスイッチＳＷ１３がオンするタイミング、回路１３ｂにおいてはスイッチＳＷ１４がオンするタイミングで補間係数を変更する。これにより、図１３において説明したように、データの欠落を抑制できる。さらに、図１１において説明したように、より正確な補間データを生成できる。なお回路１３ａが図５の第１回路１２、回路１３ｂが図５の第２回路１４に対応する。また、回路１３ｂには、補間データを生成するキャパシタ回路４０ｅおよび４０ｆ以外のキャパシタ回路４０は設けなくともよい。
【実施例３】
【００４１】
実施例３に係る受信回路のブロック図は実施例２の図５と同じであり、説明を省略する。図１５は、実施例３に係る補間回路の回路図である。図１５に示すように、回路１３ａのスイッチＳＷ１６が回路１３ｂのキャパシタ回路４０ｆのスイッチ４１に接続されている。回路１３ｂのスイッチＳＷ１６が回路１３ａのキャパシタ回路４０ｄのスイッチ４１に接続されている。このように、補間係数が変更される箇所で、回路１３ａと回路１３ｂとでスイッチＳＷｎからスイッチ４１への接続が交差する。回路１３ａにおいては、キャパシタ回路４０ｃと４０ｄとの間において補間係数がｋからｋ´に変更される。回路１３ｂにおいては、キャパシタ回路４０ｅと４０ｆとで補間係数を反転させる。すなわち、キャパシタ回路４０ｅの補間係数はｋ´であり、キャパシタ回路４０ｆの補間係数はｋである。図１５においては、スイッチＳ１６に接続されるキャパシタ４３はＮｃ個となり、図１０のように補間係数が変更される箇所において補間データが不正確になることを抑制できる。
【００４２】
実施例３において、補間係数がｋ＝０からｋ＝１（すなわちｋｎ＝０からｋｎ＝Ｎｃ）に変更される場合について説明する。図１６は、実施例３において、補間係数がｋ＝０からｋ＝１に変更される場合を説明する図である。図１６に示すように、回路１３ａにおいて、キャパシタ回路４０ｃと４０ｄとの間において補間係数がｋ＝０からｋ＝１に変更される。回路１３ｂにおいて、キャパシタ回路４０ｅおよび４０ｆの補間係数はそれぞれｋ＝１およびｋ＝０である。第３回路１６は、補間データＤ１４、Ｄ１５，Ｄ１６，Ｄ１およびＤ２としては回路１３ａのデータを選択する。さらに、第３回路１６は、補間データＤ１６とＤ１との間に、キャパシタ回路４０ｅの出力を補間データＤ１６Ａとして追加する。これにより、補間データＤ１４、Ｄ１５、Ｄ１６、Ｄ１６Ａ、Ｄ１およびＤ２は、それぞれ入力データＳ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ１およびＳ２となる。よって、図１１において説明したデータの欠落を抑制できる。
【００４３】
実施例３において、補間係数がｋ＝１からｋ＝０（すなわちｋｎ＝Ｎｃからｋｎ＝０）に変更される場合について説明する。図１７は、実施例３において、補間係数がｋ＝１からｋ＝０に変更される場合を説明する図である。図１７に示すように、回路１３ａにおいて、キャパシタ回路４０ｃと４０ｄとの間において補間係数ｋがｋ＝１からｋ＝０に変更される。回路１３ｂにおいて、キャパシタ回路４０ｅおよび４０ｆの補間係数はそれぞれｋ＝０およびｋ＝１である。第３回路１６は、補間データＤ１４、Ｄ１５、Ｄ１６およびＤ２として回路１３ａのデータを選択する。このように、第３回路１６は、キャパシタ回路４０ｄのデータを選択しない。これにより、補間データＤ１４、Ｄ１５、Ｄ１６およびＤ２は、それぞれ入力データＳ１４、Ｓ１５、Ｓ１６、およびＳ１となる。よって、重複するデータを除去できる。
【００４４】
図１５から図１７を参照し、回路１３ａのキャパシタ回路４０を第１キャパシタ回路とする。第１キャパシタ回路４０ｃは、回路１３ａの補間係数が変更されるデータＳ１６に対応する２つのキャパシタ回路４０ｃおよび４０ｄのうち時間列の早い一方に対応する。第１キャパシタ４０ｄは、２つのキャパシタ回路４０ｃおよび４０ｄのうち他方に対応する。回路１３ｂのうち、回路１３ａの補間係数が変更されるデータＳ１６に対応する２つのキャパシタ回路４０ｅおよび４０ｆを第２キャパシタ回路とする。第２キャパシタ回路４０ｅは、２つのキャパシタ回路４０ｅおよび４０ｆのうち時間列の早い一方に対応する。第２キャパシタ４０ｆは、２つのキャパシタ回路４０ｅおよび４０ｆのうち他方に対応する。第１キャパシタ回路４０ｃの第２可変容量３８と、第２キャパシタ回路４０ｆの第１可変容量３６と、には回路１３ａのスイッチＳ１６により同じタイミングで電流が印加される。第１キャパシタ回路４０ｄの第１可変容量３６と、第２キャパシタ回路４０ｅの第１可変容量３６と、には回路１３ｂのスイッチＳＷ１６により同じタイミングで電流が印加される。これにより、図１６において説明したように、データの欠落を抑制できる。さらに、図１５において説明したように、より正確な補間データを生成できる。
【００４５】
実施例３において、図５の第１回路１２のキャパシタ回路４０は、複数の第１キパシタ回路のうち第１キャパシタ回路４０ｃおよび４０ｄ以外と、第２キャパシタ回路４０ｅおよび４０ｆを含む。第２回路１４のキャパシタ回路４０は、第１キャパシタ回路４０ｃおよび４０ｄを含む。
【００４６】
図１８は、実施例３の変形例１に係る補間回路の回路図である。図１８に示すように、図１２ｂは、キャパシタ回路４０ｆ、４０ｅ、スイッチＳＷ１６およびｇｍ回路２４以外は設けられていない。このように、回路１３ｂは、図１４から図１６において説明した動作において用いる回路素子以外を設けなくともよい。
【００４７】
図１９は、実施例３の変形例２に係る補間回路の回路図である。なお、Ｇｍ回路２４は図示を省略している。図１９に示すように、回路１３ａと回路１３ｂにおいて、スイッチＳＷｎとキャパシタ回路４０との接続を交差させる位置を増やしてもよい。実施例３においては、例えば回路１３ａは１６個のキャパシタ回路４０が設けられている。これは、各データＳ１からＳＮのサンプリングのタイミングと補間データの生成、可変容量の充電を行なう時間を確保するためである。補間係数の変更を１６個のキャパシタ回路４０につき１回とすると、補間係数を変更するタイミングを多くできない。一方、キャパシタ回路４０の数を減らすと、各データのサンプリングの時間を十分に確保できない。そこで、制御回路１８は、複数のキャパシタ回路４０の複数箇所において補間係数を変更する。これにより、補間係数を頻繁に変更できる。例えば、補間係数を変更する所定期間が長い場合、入力データの周波数とサンプリング周波数の差が大きいと、補間係数の追従性が悪化くなり、補間データの生成が追従できなる可能性がある。実施例３の変形性１によれば、補間係数を頻繁に変更できるため、より正確な補間データを得ることができる。
【００４８】
なお、実施例２においても同様に、制御回路１８は、複数のキャパシタ回路４０の複数箇所において補間係数を変更することができる。実施例２および３において、キャパシタ回路４０の個数、制御回路１８が補間係数を変更するタイミングは任意に設定できる。
【００４９】
図２０は、実施例３の変形例３の回路１３ａのブロック図である。図２０に示すように、スイッチＳＷｎとスイッチＳＷｓｎが直列に接続されている。図２１は、スイッチＳＷｎとスイッチＳＷｓｎのタイミングチャートである。パルス幅の短いクロック信号は、スイッチＳＷ１からＳＷ８に入力する。一方、スイッチＳＷｓ１からＳＷｓ１６にはパルス幅の長いクロック信号が入力する。例えばスイッチＳＷ４とスイッチＳＷｓ４とがともにオンしたとき（図２１中のハッチ領域）、ＳＷｓ４からキャパシタ回路４０に電流が供給される。また、スイッチＳＷ４とスイッチＳＷｓ１２とがともにオンしたとき（図２１中のハッチ領域）、ＳＷｓ１２からキャパシタ回路４０に電流が供給される。このように、クロック信号のＡＮＤによりＧｍ回路２４の電流をキャパシタ回路４０に供給する。これにより、スイッチＳＷｎに対応するクロック信号のデューティ比を小さくできる。よって、デューティ比の大きなクロック信号の生成が不要となる。図２０においては、２つのスイッチを組み合わせていたが、３以上のスイッチを組み合わせることもできる。また、図２０の回路１３ａは実施例２の回路１３ａにも適用可能である。
【００５０】
図２２は、実施例３の変形例４の回路１３ａの回路図である。図２２に示すように、キャパシタ回路４０はＡＮＤ回路４７および４８を備えている。ＡＮＤ回路４７には、補間係数に関する信号ｋ０の補信号とクロック信号ＳＷｓｎ−１とが入力する。ＡＮＤ回路４７の出力がハイレベルのときスイッチ４１はオン、ローレベルのときスイッチ４１はオフする。ＡＮＤ回路４８には、補間係数に関する信号ｋ０とクロック信号ＳＷｓｎとが入力する。ＡＮＤ回路４８の出力がハイレベルのときスイッチ４２はオン、ローレベルのときスイッチ４２はオフする。補間係数に関する信号ｋ０は、補間係数に応じスライス４５のキャパシタをスイッチＳＷ４およびＳＷ５のいずれに接続するかを定める信号である。このような構成としても、変形例３と同様に、デューティ比の大きなクロック信号の生成が不要となる。図２２の回路１３ａは実施例２の回路１３ａにも適用可能である。
【００５１】
実施例３の変形例３および４によれば、各キャパシタ回路４０の第１可変容量３６および第２可変容量３８に電流を印加するタイミングは、複数のクロック信号のＡＮＤにより生成される。これにより、デューティ比の大きなクロック信号の生成が不要となる。
【００５２】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５３】
実施例１を含む実施形態に関し、さらに以下の付記を開示する。
付記１：時間列に入力されるデータのうち複数のデータから第１補間データを生成する第１回路と、前記第１回路において前記時間列に入力されるデータの一部が欠落するタイミングにおいて、前記複数のデータから第２補間データを生成する第２回路と、前記第１補間データの前記一部が欠落した箇所に前記第２補間データを追加し補間データを生成する第３回路と、を具備することを特徴とする補間回路。
付記２：所定期間毎に前記第１回路に供給する補間係数を変更する制御回路を具備し、前記第１回路は、前記補間係数を用い前記第１補間データを生成し、前記第２回路は、前記第１回路と異なる補間係数を用い前記第２補間データを生成することを特徴とする付記１記載の補間回路。
付記３：前記第１回路および第２回路は、前記補間係数に応じ容量値を変更可能な第１可変容量および第２可変容量に、前記第１可変容量が前記第２可変容量より早いタイミングで前記複数のデータに対応する電流を印加し、前記第１可変容量および第２可変容量の電荷を合成することにより前記第１補間データおよび前記第２補間データをそれぞれ生成するキャパシタ回路を備えることを特徴とする付記２記載の補間回路。
付記４：前記第１回路は、前記所定期間内の前記複数のデータに対応し複数の前記キャパシタ回路を備え、前記時間列において隣接するデータに対応する２つのキャパシタ回路のうち時間列の早い一方の前記第２可変容量と、前記２つのキャパシタ回路のうち他方の前記第１可変容量と、に同じタイミングで前記電流を印加することを特徴とする付記３記載の補間回路。
付記５：前記第２回路は、前記キャパシタ回路を前記所定期間内の前記複数のデータの少なくとも一部に対応し複数備え、前記時間列において隣接するデータに対応する２つのキャパシタ回路のうち時間列の早い一方の前記第２可変容量と、前記２つのキャパシタ回路のうち他方の前記第１可変容量と、に同じタイミングで前記電流を印加し、前記制御回路は、前記第２回路に供給する補間係数を前記第１回路とは異なるタイミングで変更することを特徴とする付記４記載の補間回路。
付記６：複数の前記キャパシタ回路は、前記所定期間内の前記複数のデータに対応した複数の第１キャパシタ回路と、前記第１回路に供給される前記補間係数が変更されるデータに対応する２つの第２キャパシタ回路と、を含み、前記補間係数が変更されるデータに対応する２つの前記第１キャパシタ回路のうち時間列の早い一方の前記第２可変容量と、前記第２キャパシタ回路のうち時間列の遅い一方の前記第１可変容量と、に同じタイミングで前記電流が印加され、前記２つの第１キャパシタ回路の他方の前記第１可変容量と、前記第２キャパシタ回路の他方の前記第２可変容量と、に同じタイミングで前記電流が印加されることを特徴とする付記３記載の補間回路。
付記７：前記制御回路は、前記２つの第１キャパシタ回路の前記一方に変更後の補間係数を供給し、前記２つの第１キャパシタ回路の前記他方に変更前の補間係数を供給することを特徴とする付記６記載の補間回路。
付記８：前記複数の第１キャパシタ回路のうち前記２つの第１キャパシタ回路以外の第１キャパシタ回路において、前記時間列において隣接するデータに対応する２つの隣接する第１キャパシタ回路のうち時間列の早い一方の前記第２可変容量と、前記隣接する第１キャパシタ回路のうち他方の前記第１可変容量と、に同じタイミングで前記電流が印加されることを特徴とする付記６または７記載の補間回路。
付記９：前記制御回路は、前記複数のキャパシタ回路の複数箇所において、前記補間係数を変更することを特徴とする付記４または５記載の補間回路。
付記１０：前記制御回路は、前記複数の第１キャパシタ回路の複数箇所において、前記補間係数を変更することを特徴とする付記６から８のいずれか一項記載の補間回路。
付記１１：第１可変容量および第２可変容量は、前記第１可変容量の容量値と第２可変容量の容量値との和が一定となるように、容量値が変化することを特徴とする付記３から１０記載の補間回路。
付記１２：前記タイミングは、複数のクロック信号のＡＮＤにより生成されることを特徴とする付記４または８記載の補間回路。
付記１３：付記１から１２のいずれか一項記載の補間回路と、前記第３回路の出力に基づき、前記補間係数を算出する算出回路と、を具備することを特徴とする受信回路。
【符号の説明】
【００５４】
１０      補間回路
１２      第１回路
１３      回路
１４      第２回路
１６      第３回路
１８      制御回路
２０      算出回路
２２      比較器
３６      第１可変容量
３８      第２可変容量
４０      キャパシタ回路
【図１】
0005825158.tif 000002
【図２】
0005825158.tif 000003
【図３】
0005825158.tif 000004
【図４】
0005825158.tif 000005
【図５】
0005825158.tif 000006
【図６】
0005825158.tif 000007
【図７】
0005825158.tif 000008
【図８】
0005825158.tif 000009
【図９】
0005825158.tif 000010
【図１０】
0005825158.tif 000011
【図１１】
0005825158.tif 000012
【図１２】
0005825158.tif 000013
【図１３】
0005825158.tif 000014
【図１４】
0005825158.tif 000015
【図１５】
0005825158.tif 000016
【図１６】
0005825158.tif 000017
【図１７】
0005825158.tif 000018
【図１８】
0005825158.tif 000019
【図１９】
0005825158.tif 000020
【図２０】
0005825158.tif 000021
【図２１】
0005825158.tif 000022
【図２２】
0005825158.tif 000023