(57)【特許請求の範囲】
【請求項１】
高周波チップと、
前記高周波チップとの間に中空部分を形成しつつ前記高周波チップを覆う絶縁性のキャップ部と、
前記高周波チップ、前記キャップ部を埋め込む第１の絶縁層と、
前記キャップ部の前記高周波チップと対向する第１の面と前記キャップ部の第１の面と反対側の第２の面とを通る貫通電極と、
前記キャップ部上に設けられ、前記貫通電極と接続され、外部とのインピーダンス整合を取るように厚みと幅が設計された配線と、
前記第１の絶縁層上に設けられ、前記配線で上下に挟まれた受動部品を有し、前記配線の間を充填するとともに前記配線が外部とインピーダンス整合を取るように誘電率と厚みが結成された第２の絶縁層と、
を備える半導体モジュール。
【請求項２】
前記キャップ部の材質が、絶縁ガラス材料、あるいは高抵抗シリコン、のうちの少なくとも１種類以上により構成されている請求項１に記載の半導体モジュール。
【請求項３】
前記第１の絶縁層及び前記第２の絶縁層は、少なくとも一部が有機樹脂により構成されている請求項１に記載の半導体モジュール。
【請求項４】
前記配線は、ストリップライン、マイクロストリップライン、コプレーナーライン、同軸ライン、の少なくとも一種を有する請求項１に記載の半導体モジュール。
【請求項５】
前記受動部品はキャパシタ、インダクタ、またはレジスタである請求項１に記載の半導体モジュール。
【請求項６】
前記中空部分の高さが１０μｍ以上である請求項１に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体モジュール及びその製造方法に関する。
【背景技術】
【０００２】
従来、高周波信号を扱う高周波素子では、扱う信号強度が大きく（最大数Ｗ）、また周波数が高く（数百MHzから数百GHz）、電気的整合性や損失低減、等の必要性のため、簡便なパッケージやモジュール化が特に困難な分野であった。高周波素子は、個別の高周波信号処理用チップを、金属、セラミック、あるいはそれらの複合体のパッケージ材に封入した後、受動部品等、他の素子と同時に実装用基板に実装したモジュールとして構成する場合が多い。例えばＭＭＩＣ(Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏ  ｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）と呼ばれる高周波チップは、入出力部における電気的なインピーダンスの整合と、電気信号の挿入損失の低下とを両立するため、金属、セラミック、あるいはそれらの複合体材料により構成されたパッケージ材に、Ａｕ、Ａｕ(Ｓｎ)、等の材料によりダイボンディングされた後、Ａｕ線等によりワイヤボンディングされ、ハーメチックシールすることにより機密封止し、パッケージとして完成される。これらを、更にキャパシタ、インダクタ、抵抗、等と共に、ハンダ、ワイヤボンディング、等を用いて、実装用基板に実装し、相互に配線を施すことにより、全体として機能する高周波モジュールが完成することになる。高周波素子では、扱う周波数が数桁の範囲に広がっており、また通過するパワーも様々であるため、それぞれの使用状況に適したパッケージや実装方法を選択する必要がある。
【０００３】
近年、電子デバイスの高密度実装技術として、ＳＯＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）、及びＳＩＰ(Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ)が提案され、小型化、高集積化、多機能化、低コスト、等の観点から開発競争が活発化している。これらの技術においては、機能の異なる複数の半導体チップが一個のパッケージやモジュールとして構成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−６４９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、挿入損失を改善した半導体モジュールおよびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一実施態様による半導体モジュールは、高周波チップと、前記高周波チップとの間に中空部分を形成しつつ前記高周波チップを覆う絶縁性のキャップ部と、前記高周波チップ、前記キャップ部を埋め込む第１の絶縁層と、前記キャップ部の前記高周波チップと対向する第１の面と前記キャップ部の第１の面と反対側の第２の面とを通る貫通電極と、前記キャップ部上に設けられ、前記貫通電極と接続され、外部とのインピーダンス整合を取るように厚みと幅が設計された配線と、前記第１の絶縁層上に設けられ、前記配線で上下に挟まれた受動部品を有し、前記配線の間を充填するとともに前記配線が外部とインピーダンス整合を取るように誘電率と厚みが結成された第２の絶縁層と、を備える。
【図面の簡単な説明】
【０００８】
【図１】半導体モジュール製造プロセスの流れを示す断面図。
【図２】半導体モジュール製造プロセスの流れを示す断面図。
【図３】半導体モジュール製造プロセスの流れを示す断面図。
【図４】半導体モジュールの一断面を示す拡大図。
【図５】半導体モジュールを示す斜視図。
【図６】従来の半導体モジュールと実施例１による半導体モジュールを示す平面図。
【図７】１０ＧＨｚ信号の挿入損失の、キャップ層抵抗率への依存性を示す図。
【図８】配線幅および挿入損失の樹脂厚み依存性を示す図。
【図９】１０ＧＨｚ信号の挿入損失の、中空部分の高さへの依存性を示す図と、半導体モジュールの一部断面を示す図。
【図１０】１０ＧＨｚ信号の挿入損失の、樹脂比誘電率への依存性を示す図。
【図１１】１０ＧＨｚ信号の挿入損失の、第３の樹脂と第４の樹脂層の厚みの和への依存性を示す図。
【図１２】入出力配線の形状の平面図および断面図。
【図１３】受動部品を内蔵した入出力配線形成の例を示す斜視図。
【発明を実施するための形態】
【０００９】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【００１０】
なお、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１１】
図１は、半導体モジュール製造プロセスの流れを示す断面図である。図２は、半導体モジュール製造プロセスの流れを示す断面図である。図３は、半導体モジュール製造プロセスの流れを示す断面図である。図４は、半導体モジュールの一断面を示す拡大図である。図５は、半導体モジュールを示す斜視図である。半導体モジュールの構成について図４、図５を使って説明する。
【００１２】
半導体モジュール１００は、高周波チップ１０と、高周波チップ１０との間に中空部分３０を形成しつつ高周波チップ１０を覆う絶縁性のキャップ部２０と、キャップ部２０の高周波チップ１０と対向する第１の面２１とキャップ部２０の第１の面２１と反対側の第２の面２２とを通る貫通電極４０と、キャップ部２０上に設けられ貫通電極４０と接続された入出力配線７０と、キャップ部２０上に設けられ入出力配線７０の間を充填する第３の樹脂３（絶縁層）と、を備える。
【００１３】
高周波チップ１０およびキャップ部２０は、第１の樹脂１に埋め込まれている。また、第１の樹脂１およびキャップ部２０は第２の樹脂２に覆われている。第２の樹脂２の貫通電極４０上は開口が形成されており、開口に電極パッド６０が設けられている。第２の樹脂２上に第３の樹脂３が設けられている。第３の樹脂３の一部には開口が形成されており、開口には入出力配線７０が形成されている。入出力配線７０は、電極パッド６０と接続されている。第３の樹脂３および電極パッド６０上には更に第４の樹脂４（絶縁層）が形成されており、第４の樹脂４に形成された開口に入出力配線７１が形成されている。入出力配線７１は電極パッド６０と接続されている。入出力配線７１上には、リードパッド８０が設けられている。
【００１４】
本実施形態においては、入出力配線層７０、７１と樹脂層（第３の樹脂３、第４の樹脂４）が２層に形成されていることとしたが、１層以上であれば良い。
【００１５】
電極パッド６０上の一部には誘電膜９１が設けられている。上層の入出力配線７１とその上に設けられたリードパッド８０と、入出力配線７１の下に設けられた誘電膜９１および電極パッド６１は、ＭＩＭキャパシタ９０を形成している。
【００１６】
高周波チップ１０は、例えばＧａＡｓベース等の５００ＭＨｚ以上のＭＭＩＣチップで、高周波信号の経路切り替えを行うスイッチ素子として機能している。ＭＭＩＣチップは、例えば１００Ωｃｍ以上の高抵抗シリコンのキャップ部２０によりパッケージされている。
【００１７】
パッケージの小型化に関しては、今回は従来のセラミックパッケージ等に替って、キャップ部２０と貫通電極４０により実現する。キャップ部２０としては、ガラス基板、高抵抗シリコン基板、等が考えられる。この際、高周波チップ１０の表面に接するキャップ部１０の面積を極力小さくすることが、渦電流損による高周波信号の損失を抑制するために実効的と考えられるため、中空キャップ構造を採用することが有効である。
【００１８】
半導体モジュール１００の製造方法について説明する。
【００１９】
まず、パッケージプロセスについて説明する。高抵抗シリコンウエハにＤ−ＲＩＥ（Ｄｅｅｐ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を施して中空部分３０と貫通電極４０を形成する場合に関して述べる。貫通電極４０の形成に関しては、シリコンウエハをキャップ部２０の出発材料として用いる場合、Ｄ−ＲＩＥを用いた深堀りドライエッチングし、スパッタ、ＣＶＤ、メッキ等により金属層を作製することにより形成可能となる。また、ガラス系絶縁材料をキャップ部２０の出発材料として用いる場合には、シリコンウエハの場合と同様のＲＩＥによる加工か、あるいは機械加工が考えられるが、いずれも１００μm程度の深さまでのエッチング、及び穴あけ加工が可能である。
【００２０】
ここではシリコンウエハを用いることとする。図１（Ａ）に示すように、シリコンウエハは、中空部分３０のための溝３１と貫通電極４０のための貫通孔４１を有しており、共にＤ−ＲＩＥにて形成する。Ｄ−ＲＩＥは通常のリソグラフィーを用いてレジストをパタニングした後、ＳＦ６／Ｃ４Ｆ８系のガスを交互にマスフローコントローラからプロセスチェンバーに流しながらシリコンウエハをプラズマ処理する、いわゆるボッシュ法によって行う。シリコンウエハは低効率１０００Ωｃｍの高抵抗シリコンウエハを用い、厚みは１００μmとする。中空部分３０のための溝３１の高さ（エッチング深さ）は、５０μm、貫通電極４０のための貫通孔４１の高さはシリコンウエハの厚みと同様になるので、１００μmとする。エッチング後、シリコンウエハは、レジスト、及びフッ化物パシベーション膜を除去した後、更に貫通電極４０との間の絶縁性を高めるため、水蒸気酸化装置により1μmの熱酸化膜をシリコンウエハ全面に形成する。
【００２１】
次に、図１（Ｂ）に示すように、貫通電極４０をＣｕ電解メッキにより形成する。電解メッキには、メッキ層を形成するため、シリコンウエハの必要部分に金属層を形成する必要があり、シリコンウエハ表裏面全体に、１μmのＣｕ層をスパッタ法にて形成する。その後、Ｃｕ電解メッキにて約１００μmの厚みのＣｕが形成され、シリコンウエハ表裏面の余分なＣｕ層は、研削、及びリソグラフィーとエッチングプロセスを経て、パッド部分を残し除去される。また、電解メッキの付着性の向上や形状制御のため、Ｃｕのスパッタ層の上部に、ＣｕあるいはＮｉの無電解メッキを施す方法もある。これは、貫通電極３０の最上部の開口部では、電解メッキ層が開口部を閉鎖する様に形成されてしまい、更に内部へのメッキ充填が不可能になる場合に対応するための技術である。無電解メッキを用いる場合、貫通電極３０最上部の開口部での閉鎖が無くなり、貫通電極３０の深さが深い場合でも、貫通電極３０を形成することが可能となる。
【００２２】
上記のプロセスは、ガラス基板に関しても、ＲＩＥ、及び熱酸化の部分が異なるのみで、他に関しては同様のプロセス技術を用いて実施可能である。
【００２３】
次に、図１（Ｃ）に示すように、キャップ部２０のＣｕパッド表面の酸化防止のため、バンプ電極４２を形成する前にＮｉを電解、あるいは無電界メッキにて約１μm形成し、更にその上部にＡｕをフラッシュメッキにて約０．２μm形成する。その後、Ｃｕパッド部分にＳｎ−Ａｇ系低融点ハンダのバンプ電極４２を形成した後、リフロー炉によるプロセスを経る。
【００２４】
その後、図１（Ｄ）に示すように、フリップチップボンダーにてＭＭＩＣチップと１００℃〜２００℃の範囲の温度にて接合する。他に接合用として用いるメタル層の選択肢として、ＡｕとＡｕ−Ｓｎ共晶系合金、ＡｕとＡｇ−Ｓｎ−Ｃｕ系ハンダ、Ａｕ−Ａｕの直接接合、導電性高分子による接合、またＳｉとＳｉＯ２間の陽極接合、等により一般的に形成可能である。
【００２５】
上記のプロセスは、ガラスのキャップを用いた場合でも、同様のプロセス技術を用いて実施可能である。
【００２６】
次に、図１（Ｅ）に示すように、３インチシリコンウエハをダイシング装置に導入し、ダイアモンドブレード等を用いて所定のサイズへとダイシング加工し、パッケージを個片化する。このプロセスには、他にレーザーダイシング、超音波ダイシング、等も一般的に用いることが出来、いずれの装置でも、パッケージを所定のサイズへダイシング加工可能である。
【００２７】
上記のプロセスは、ガラスのキャップを用いた場合でも、同様のプロセス技術を用いて実施可能である。
【００２８】
続いて、大型ウェアへ再構築するプロセスを説明する。真空印刷法を用いてこれらのパッケージを樹脂に封入することにより１枚の樹脂ウエハの形状に再度形成し直し、半導体プロセスの前工程で一般的に用いられるプロセス技術や設備に対応可能にする。
【００２９】
パッケージされたＭＭＩＣチップは、他品種のチップと同時に、第１の樹脂１により３インチから６インチの範囲の樹脂ウエハ１２０へと再構築される。図２に示すように、樹脂ウエハ１２０は複数のモジュール部１０１を有しており、それぞれのモジュール部１０１は複数のパッケージ１１０からなっている。なお、図２においてはバンプ電極４２は省略して示している。一般的に、第１の樹脂１としては、エポキシ樹脂、ポリイミド樹脂、フッ素系樹脂、等の低誘電率樹脂を用いることが望ましい。パッケージ１００は位置合わせを経て樹脂１に埋め込み、上部にショートを防止するための第２の樹脂２を形成する。樹脂ウエハ１２０は、１００℃から２００℃の範囲の温度にて焼結する。その後、厚みを整えるために、研削機あるいはＣＭＰ装置により樹脂１を研削あるいは研磨し、以降のプロセスに相応しい厚みへと更に調整する。また、次のリソグラフィープロセスに備え、樹脂ウエハ１２０表面のエポキシ残渣、及び埋め込み配列時の貼り付け用基板由来の残渣等は、アセトン等による有機洗浄にて除去される。その後、第２の樹脂２にリソグラフィーを施し、キャップ部のパッド上に入出力配線７０用の孔をパタニングする。この孔に電極パッド６０を設け、貫通電極４０と接触させる。このようにして樹脂ウエハ１２０への再構築のプロセスが完了する。
【００３０】
このプロセスによると、特別な設備や実装プロセスを経ずに半導体モジュールまでを完成させることができる。当該プロセスは、キャップ部２０の材質に関わらず、同様のプロセス技術を用いて実施可能である。
【００３１】
続いて入出力配線を形成するプロセスについて説明する。
【００３２】
図３に示すように、再構築された樹脂ウエハ１２０上に、入出力配線７０を形成する。入出力配線７０は、外部とのインピーダンス整合を取ることが、高周波回路にとって重要である。入出力配線７０のインピーダンス整合を取るには、入出力配線７０間の絶縁層３の誘電率、その厚み、及び入出力配線７０自体の厚み、幅、がパラメータとなる。これらの構造設計を最適化した後、マスク設計、回路設計を行う。
【００３３】
図３（Ａ）、（Ｂ）に示すように、樹脂ウエハ１２０上の電極パッド６０側に第３の樹脂３を塗布し、リソグラフィーによりパタニングし、入出力配線７０用の孔を開口する。開口後の表面には、酸化物による絶縁性の高い層や有機物の残渣が付着しているため、次に形成される膜の付着率の低下、またコンタクト抵抗の増大を招くことになる。これを避けるため、フッ素系ドライエッチング装置による短時間のエッチング処理、及び酸処理により表面改質を施す。
【００３４】
その上に入出力配線７０をスパッタ等により成膜する。例えば、配線抵抗を低下させるため、Ｃｕ、Ａｕ等の金属材料を、Ｔｉアドヒージョン層（密着させるための層）を介して数μm程度の厚みで成膜する方法が一般的である。成膜後、これらの金属層は、リソグラフィーからエッチングを施し、入出力配線７０として所定の形状にパタニングする。
【００３５】
図３（Ｃ）に示すように、入出力配線および樹脂層を多層に形成する場合には、下層の入出力配線７０の上に電極パッド６０を形成した後、同様に第４の樹脂層４および入出力配線７１を形成する。最後に最上層の入出力配線７１の上に、実装用のパッドを兼ねたリードパッド８０を、スパッタ法、あるいはメッキにて約数μm程度形成し、同様の半導体プロセスにてパタニングする。
【００３６】
更に、入出力配線７０、７１を形成するプロセスを活用した技術として、受動部品の内蔵化が考えられる。受動部品は従来、主に電気特性上の品質確保のため、チップ型のキャパシタ、インダクタ、抵抗器、フィルタ、等の個別部品を、ハンダバンプ等を用いてプリント基板上に他の部品と併行して実装することにより形成されていた。この際の問題点は、実装部品点数が多くなること、位置精度の良い実装にはフリップチップボンダー等、高価な設備を必要とすること、各部品間の配線長が必然的に長くなり、抵抗値、容量値、インダクタンス値、がインピーダンス整合性に影響を与えるため設計マージが狭くなること、等が挙げられる。これを解決するためには、入出力配線７０、７１を活用して、受動部品を内蔵型の形で導入する方法が有効と考えられる。
【００３７】
実際には、キャパシタ（容量）、インダクタ（コイル）、レジスタ（抵抗器）を第３の樹脂３または第４の樹脂４上、あるいは第３の樹脂３と第４の樹脂４間の入出力配線７０、７１を用いて作製する方法が有効である。例えば、図４に示すように、第３の樹脂３上の電極パッド６１の上に絶縁性ペーストタイプ樹脂をキャパシタの誘電膜９１として設け、この上下を入出力配線７０、７１層で挟んだＭＩＭ（Ｍｅｔａｌ-Ｉｎｓｕｌａｔｉｏｎ-Ｍｅｔａｌ）キャパシタ９０を形成する。このように、受動部品は、一般的な半導体プロセスで形成できる。第３の樹脂３および第４の樹脂４中への埋め込み型のため、実装面積の増大は実質的に極めて小さく出来、且つ配線長さが短いため、配線抵抗による損失の影響を受けず、Ｑ値の高いキャパシタが作製可能である。同様に、スパイラルインダクタは、入出力配線７０、７１の引き回しと貫通電極２０の一部活用により形成が可能であり、こちらも高いＱ値が実現可能となる。また、レジスタは、Ｎｉ-Ｃｒ系合金、あるいはＮｉ−Ｃｒ−Ａｌ−Ｓｉ系合金等を樹脂上にスパッタ等により成膜し、パタニングすることにより、形成可能である。
【００３８】
更に上記受動部品には、レーザー照射によるトリミング技術を用いた高精度化が可能であるため、チップ部品の実装と比較して同様の精度の持つ素子値バラツキを達成することが可能である。これらの技術により、実装部品点数の大幅削減と同時に、電気特性的にもチップ部品と比較して大きく異ならない品質の確保が可能となるものである。
【００３９】
入出力配線７０、７１の形成後、ウエハ状態にて、入出力インピーダンと挿入損失を、インピーダンスアナライザにて評価し、適合製品を選別する。ウエハ状態であるため、全数検査が可能となる等、品質管理にも多大な効果が得られる。また本方法によるモジュールの場合、表面にリードパッド８０があるものの、第３の樹脂層３および第４の樹脂層４は透明であるため、表面からのアラインメンと精度の確認や、配線形成の状態の確認、等を随時行うことが可能であり、故障モードの発見につながる情報を収集し易いことが特長の一つとなる。
【００４０】
最後に、選別された３インチウエハを、ダイシング装置により所定の大きさのモジュールへとダイシングして、図５に示すような半導体モジュールを得る。
【００４１】
以上の方法は、３インチウエハプロセスという、一般的な半導体プロセス装置を用いて製造している点、受動部品の内蔵化によりフリップチップボンダー等のコストの高い設備の使用頻度が低減されている点、全体を樹脂埋め込みすることにより実装工程数やコストを低減している点、歩留まり評価をウエハ状態で実施している点、等の利点が挙げられる。
【００４２】
（実施例１）
実施例１では、様々な抵抗率を持つシリコン、およびガラス基板によりキャップを形成し、且つ低誘電率（比誘電率εr＝２．９）を持つポリイミド樹脂により入出力配線を形成したＸ帯周波数対応ＭＭＩＣチップ（ＧａＡｓ系ＦＥＴスイッチ）のモジュール作製例を示す。本実施例のプロセス工程は、上述の説明と同様である。図６に、出来上がった半導体モジュールの平面図（Ｂ）を、従来の半導体モジュール（Ａ）の平面図と比較して示す。
【００４３】
実施例１の半導体モジュールは、高周波チップ１０とＩＣ１１を有する。従来のモジュールは、セラミックパッケージ１３０の中に、配線で接続された高周波チップ１０とＩＣ１１を有する。実施例１による半導体モジュールの大きさは４．５ｍｍ×３．５ｍｍ×０．５ｍｍであった。一方、従来の半導体モジュールの大きさは、例えば１１ｍｍ×１０ｍｍ×２ｍｍであった。半導体モジュール全体の体積は、従来の約十分の一以下に低減出来ていることが分かる。
【００４４】
また、図７に、入出力端子間の１０ＧＨｚ信号挿入損失の、キャップ部抵率依存性を示す。図７（Ａ）は挿入損失３０ｄＢ以下について示す図であり、図３（Ｂ）は、図３（Ａ）の挿入損失が２ｄＢ以下の部分を拡大して示す図である。同図より、シリコンキャップの抵抗率が、１００Ωｃｍ以上で、挿入損失が０．５ｄＢ以下となり、良好な電気特性を示すことが分かる。
【００４５】
（実施例２）
図８に、配線部の特性インピーダンスを50Ωに設定した場合における、配線幅および挿入損失の樹脂厚み依存性を示す。樹脂厚み増大に伴い、配線幅も増大するが、いずれの場合も通常の成膜、リソグラフィー、エッチング技術を用いて形成可能な範囲の構造であることが分かる。また、挿入損失は、配線幅の増大に伴い減少する。この挿入損失減少は、配線幅の増大による配線抵抗の低下によるものと考えられる。
【００４６】
図９（Ａ）に０から１００μｍの範囲で中空部分の高さを変化させた場合の挿入損失の変化の様子を示す。図９（Ｂ）は、半導体モジュールの一部断面を示す拡大図であり、両矢印３２は中空部分の高さを示す。Ｓｉキャップ部の抵抗率は、実施例１で最も損失の低かった１０００Ωｃｍのものを用いている。配線厚みは１μｍとしている。同図より、中空部分が０μｍの場合、すなわち、キャップ部と高周波チップが接触している場合、挿入損失が０．６ｄＢと比較的増大しているが、中空部分の実質的な高さが１０μｍ以上では挿入損失が０．５ｄＢ以下となり、良好であることが分かる。
【００４７】
（実施例３）
実施例３では、実施例１と同様の構造において、様々な誘電率を持つ有機樹脂により、入出力配線を形成した例を示す。表１に樹脂の物性比較を示す。また、図１０には、実施例１同様の方法にて評価した挿入損失の、比誘電率への依存性を示す。同図より、比誘電率が変化しても、特に大きな挿入損失の低下は見られない。入出力配線の比誘電率が２から４の範囲では、半導体モジュールの製造に問題が無いことが分かる。
【００４８】
また、図１１には、入出力配線をインピーダンス整合させる場合の挿入損失の、第３の樹脂３と第４の樹脂４の厚みの和への依存性を示す。入出力配線は、誘電率２．９とし、厚み１μｍのＡｕを用いている。入出力インピーダンスを５０Ωに整合させるためには、第３の樹脂、第４の樹脂４と入出力配線７０、７１の厚み、幅、の相関関係を設計に取り入れる必要があることが分かる。また、第３の樹脂３、第４の樹脂４の厚みが減少すると、入出力配線幅が減少し抵抗が増大するため、挿入損失は増大していることが分かる。但し、第３の樹脂、第４の樹脂の厚みが一般的なリソグラフィー技術で形成可能なレベルである、５〜４０μｍの範囲では、挿入損失が０．２ｄＢ以下であり、いずれの厚み、幅の場合でも、入出力配線を形成可能なことが分かる。
【表１】
0005827476.tif 000002
【００４９】
（実施例４）
実施例４では、入出力配線の様々な形状にて実施した例を示す。樹脂層５中のそれぞれの入出力配線７２の形状の平面図および断面図を図１２に示す。図１２（Ａ）はストリップラインを示し、図１２（Ｂ）はマイクロストリップラインを示し、図１２（Ｃ）は同軸線を示し、図１２（Ｄ）はＧＳＧラインを示す。なお、樹脂層５の主面の法線方向を矢印１４０で表す。それぞれの形状についての実際の特性インピーダンス、挿入損失の値を表２に示す。いずれの配線形態においても、ほぼ５０Ωのインピーダンス整合を形成することが可能となっており、且つ実際の挿入損失も０．１ｄＢ程度と良好であることが分かる。
【表２】
0005827476.tif 000003
【００５０】
なお、表２における単位Ω／□は面抵抗を表す。また。１００ｕｍ□は、一片が100ミクロンの長さの正方形を表す。
【００５１】
（実施例５）
実施例５では、入出力配線の一部に、配線用メタルと樹脂の一部を活用する形で内蔵型受動部品を形成する場合の半導体モジュール１００の例を示す。図１３は、受動部品を内蔵した入出力配線形成の例を示す斜視図である。例では、内蔵型キャパシタ（容量）９２と、内蔵型インダクタ（コイル）９３、および内蔵型レジスタ（抵抗）９４を示している。キャパシタ９２は、第３の樹脂３の上に形成されたリードパッド８０の上に、絶縁性ペーストタイプの樹脂を塗布、パタニング後に低温焼結したものを誘電膜９１として設けて形成している。インダクタ９３は、第４の樹脂４上に更にリードパッド８０の材料を用いてコイル状のインダクタを形成し、第４の樹脂４の貫通孔を介してキャパシタ９２の電極とメタルコンタクトすることにより、マッチング回路を形成している。レジスタ９４は、第３の樹脂３上の電極パッド６１上にＮｉ系合金層、あるいは導電性有機樹脂層を設けて形成している。また第４の樹脂層４上には接地用のＧＮＤ９５も形成されている。表３に、それぞれの受動部品の設計値と評価値を示す。同表より、設計値と同等の値を持つ受動素子が形成されており、受動部品の点数削減と品質向上に効果を持つことが分かる。
【表３】
0005827476.tif 000004
【００５２】
上記実施例以外にも、絶縁性キャップ部、メッキ材料、封止用樹脂材料、入出力配線形成用樹脂材料、及び入出力配線用メタル材料、の選択は数多く、他の構成を持つ多層膜や、導電性有機樹脂材料、傾斜機能材料等においても、それぞれ設計上の用件を満足する半導体モジュールの形成が可能であると考えられる。また、材料選択によっては、各種導電性膜をダマシンプロセス等によっても形成可能であり、本発明の適用範囲の広範性により、高周波素子のみならず、ロジックデバイス、メモリーデバイス、パワーデバイス、光デバイス、ＭＥＭＳデバイス、センサデバイス等、各種半導体素子への幅広い応用が可能であるものと考えられる。
【００５３】
以上のように、本実施形態によれば半導体モジュールの挿入損失を低減することができる。また、本実施形態によれば、実施例記述の高周波デバイスのモジュールにおいて、電気特性を確保した上での、著しい小型化、低価格化、製品開発期間の短縮化、といった効果が得られている。それのみならず、外付けの整合回路が不要となるなど、実装部品点数の削減等の効果も得られ、更なる低価格化に対する効果が確認できた。また、一般的な半導体プロセス装置を用いて製造が可能であるのみならず、歩留まり評価をウエハ状態で行うことが出来、全数評価の短時間化も可能となるため、全体として不良品率を著しく低下させることが出来ることになる。これらの特長により、高周波素子に限らず、パワー系半導体モジュール、ＭＥＭＳモジュール、センサモジュール等への適用性が広がり、電子デバイス分野の更なる多機能化へ貢献するものと考えられる。
【００５４】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００５５】
その他、本発明の実施の形態として上述した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００５６】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【００５７】
１  第１の樹脂、２  第２の樹脂、３  第３の樹脂、４  第４の樹脂、１０  高周波チップ、１１  ＩＣ、２０  キャップ部、２１  キャップ部の第１の面、２２  キャップ部の第２の面、３０  中空部分、３１  溝、３２  中空部分の高さを示す両矢印、４０  貫通電極、４１  貫通孔、４２  バンプ電極、６０  電極パッド、６１  電極パッド、７０  入出力配線、７１  入出力配線、７２  入出力配線、８０  リードパッド、９０  ＭＩＭキャパシタ、９１  誘電膜、９２  キャパシタ、９３、インダクタ、９４  レジスタ、９５  ＧＭＤ、１００  半導体モジュール、１０１  モジュール部、１１０  パッケージ、１２０  樹脂ウエハ、１３０  セラミックパッケージ、１４０  樹脂層の主面の法線方向を示す矢印
【図１】
0005827476.tif 000005
【図２】
0005827476.tif 000006
【図３】
0005827476.tif 000007
【図４】
0005827476.tif 000008
【図５】
0005827476.tif 000009
【図６】
0005827476.tif 000010
【図７】
0005827476.tif 000011
【図８】
0005827476.tif 000012
【図９】
0005827476.tif 000013
【図１０】
0005827476.tif 000014
【図１１】
0005827476.tif 000015
【図１２】
0005827476.tif 000016
【図１３】
0005827476.tif 000017