(57)【特許請求の範囲】
【請求項１】
少なくとも１つの共通端子と、２つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられた単位スイッチにより選択的に導通状態とされるよう構成されてなる半導体スイッチ回路において、
前記共通端子とグランドとの間には、ＥＳＤ保護回路が設けられ、
前記ＥＳＤ保護回路は、前記共通端子側から順に、ＥＳＤ保護スイッチ素子としての直列接続された複数の電界効果トランジスタと、逆接続された一組のＥＳＤ保護素子としてのダイオードが直列接続されてなり、
前記直列接続された複数の電界効果トランジスタは、ゲートが相互に接続されてグランドに接続されてなることを特徴とする半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチ回路に係り、特に、耐ＥＳＤ (electro-static discharge)性の向上等を図ったものに関する。
【背景技術】
【０００２】
高周波信号を扱う携帯電話機や移動体無線通信装置などにおいては、高周波信号の入出力経路の切り替えを行うために、電界効果トランジスタ等の半導体素子を用いて構成された半導体スイッチ回路が用いられている。
この種の従来回路としては、例えば、図３に示された構成のＳＰＤＴ(Single Plole Dual Throw)スイッチ回路がある。
以下、図３を参照しつつ、従来の半導体スイッチ回路について説明する。
この半導体スイッチ回路は、第１の個別端子Ｐ１と第２の個別端子Ｐ２との間に第１及び第２の単位スイッチ２０１，２０２が直列接続され、これら第１及び第２の単位スイッチ２０１，２０２の相互の接続点に共通端子ＰＣが接続されて、ＳＰＤＴスイッチ回路が構成されたものとなっている。
【０００３】
第１及び第２の単位スイッチ２０１，２０２は、それぞれ４つの電界効果トランジスタの直列接続により構成されたものとなっている。
また、この従来回路にあっては、いわゆるシャントスイッチに代えて、ＥＳＤ保護を強化するために、ダイオードを互いに逆方向(Back-to-Back)に接続したものを最小単位として、それを１０個直列接続して構成されたＥＳＤ保護素子２０３が共通端子ＰＣとグランドとの間に設けられたものとなっている。
【０００４】
かかる構成における動作について概略的に説明すれば、まず、第２の単位スイッチ２０２のゲート制御電圧ＶＣＴＬ２を０Ｖ、第１の単位スイッチ２０１のゲート制御電圧ＶＣＴＬ１を２．７Ｖに、それぞれ設定すると、第２の単位スイッチ２０２はオフ（非導通状態）となる一方、第１の単位スイッチ２０１はオン（導通状態）となり、共通端子ＰＣと第１の個別端子Ｐ１間が信号通過経路となり、共通端子ＰＣと第２の個別端子Ｐ２間は非通過経路となる。
【０００５】
次に、ゲート制御電圧ＶＣＴＬ１，ＶＣＴＬ２の設定を上述の場合とは逆にすると、第１の単位スイッチ２０１がオフ、第２の単位スイッチ２０２がオンとなり、共通端子ＰＣと第２の個別端子Ｐ２間が信号通過経路となる一方、共通端子ＰＣと第１の個別端子Ｐ１間は非信号通過経路となる。
先に述べたように、この従来回路においては、ダイオードを用いたＥＳＤ保護素子２０３が設けられているが、ダイオードを用いているため、高いクランプ電圧と、高周波信号に対して小さい静電容量が得られるものとなっている。
【０００６】
一般に、ＥＳＤ保護素子の静電容量は、高周波信号に対して十分小さなリアクタンスを示すように設計されるべきであるが、半導体ＩＣに要求されるＥＳＤ耐量として適切な値であるためには、ある程度の大きなＥＳＤ素子が必要となり、必然的にＥＳＤ保護素子の静電容量も大きくなる傾向にある。
また、ＥＳＤ保護素子による高周波信号に対する影響は、静電容量によるリアクタンスの非線形性が無視できない場合もある。すなわち、ＥＳＤ保護素子が半導体素子を用いて構成されているため、あるクランプ電圧でオン状態に切り替わるという非線形性を有し、リアクタンスの非線形性は避けられない。さらに、高周波のスイッチ回路においては、１電源化のために高周波信号経路を正電圧にバイアスすることが従来から行われており、これによりＥＳＤ保護素子が高周波端子に接続されていると、直流的にバイアスが印加された状態になる。例えば、ＥＳＤ保護素子をダイオードで構成した場合、これに直流バイアスを与えると、静電容量が高周波信号に対して対称に変化しないため、これによるひずみが発生することとなる。
【０００７】
一方、図４には、シャントスイッチを設けたＳＰＤＴスイッチの従来回路例が示されており、以下、同図を参照しつつ、この従来回路について説明する。なお、図３に示された従来回路例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この図４に示された従来回路においては、第１の個別端子Ｐ１とグランドとの間に、シャントスイッチ２０４が設けられたものとなっている。
【０００８】
このシャントスイッチ２０４は、直列接続されたシャント用ＦＥＴ５１−１〜５１−４と、ＥＳＤ保護素子としてのBack-to-Back接続されたダイオード５２−１，５２−２が直列接続されると共に、ダイオード５２−１，５２−２と並列にシャントキャパシタ５３が並列接続されて構成されたものとなっている。
かかる構成においては、ＥＳＤ保護素子としてのダイオード５２−１，５２−２の静電容量は、シャントキャパシタ５３の静電容量に隠れるため、問題となることはない。また、ダイオード５２−１，５２−２が設けられている部位は、シャントキャパシタ５３で高周波的に接地されているため、高周波信号が通ることはない。そのため、この図４の従来回路では、ＥＳＤ保護素子であるダイオード５２−１，５２−２から発生するひずみが問題となることはない。
なお、この種の従来回路としては、例えば、特許文献１等に開示されたものがある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１２４６５３号公報（第５−１５頁、図１−図１０）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
とろこで、図３に示された従来回路においては、ＥＳＤ保護素子２０３の静電容量を極力小さくし、ひずみの発生を抑制するため、先に説明したように最小単位のダイオードを１０段直列接続したものとしているが、このように直列段数を極力抑えても、なおもＥＳＤ保護素子２０３に起因するひずみは若干発生する。
このように多数のＥＳＤ保護素子を用いた場合にはＥＳＤクランプ電圧が高くなってしまい、ＥＳＤ保護が却って難しくなるという問題も生ずる。例えば、１段のＥＳＤ保護素子のクランプ電圧が１０Ｖの場合には、１０段直列では１００Ｖのクランプ電圧となり、保護対象としているスイッチ素子を保護するにはやや高すぎるものとなってしまう。
【００１１】
さらに、ＥＳＤ保護素子を多数用いると、集積回路内の占有面積も当然に増大する。ＥＳＤ保護素子のサイズは、ＥＳＤ保護素子がチャネルをＥＳＤ放電経路として用いるものとすると、スイッチ素子１つとさほど差はない大きさが必要となる。すなわち、スイッチ素子と同程度以上の大きさのＥＳＤ保護素子を設けることとなってしまう。
【００１２】
一方、図４に示された従来回路の場合、先に述べたようにＥＳＤ保護素子から発生するひずみが問題となることはないが、シャントスイッチは全ての半導体スイッチ回路に必要とされる訳ではないため、図４に示された構成が適用できる半導体スイッチ回路が限られてしまうだけでなく、回路の簡素化によるコストダウンの要請という観点からは、十分に満足できるものではない。
【００１３】
ところが、シャントスイッチがない場合には、ＥＳＤ保護素子は、高周波信号経路に直列に設けることになり、結局、ＥＳＤ保護素子から発生するひずみが問題となる。
ＥＳＤ保護素子は、素子固有のクランプ電圧以上の電圧が印加されると、ＯＮ状態となり、そのクランプ電圧以下の場合にはＯＦＦ状態となり、主に小さな容量性リアクタンスを示す。
高周波信号に対するひずみ発生は、容量性リアクタンス、すなわちＯＦＦ時の静電容量の非線形性に起因する。
そのため、ひずみ低減のためには、ＯＦＦ容量を減らすことが最も効果的な方法であり、単純にＥＳＤ保護素子のサイズを小さくするか、あるいは、直列接続により、静電容量を小さくするのが最も簡単で一般的な方法である。
【００１４】
しかし、ＥＳＤ保護素子のサイズを小さくすることは、クランプ時のＥＳＤ保護素子自体の耐電流が減少し、ＥＳＤ保護耐圧が低下することになる。一方、ＥＳＤ保護素子を直列接続すると、クランプ電圧がそれに比例して高くなり、保護対象のクランプ電圧との大小関係が逆転すると、保護できなくなるという事態も起こり得る。
したがって、ＥＳＤ保護素子のサイズや、直列接続により容量の低減は、完全にトレードオフ関係にあり、双方を満足させられる場合もあるが、両立不可能ということも起こり得る。
特に、大電力に対して低ひずみを要求する場合は、ＥＳＤ保護素子のサイズを小さくすることと、直列接続により容量の低減は、両立不能なレベルとなることが想定できる。
【００１５】
本発明は、上記実状に鑑みてなされたもので、高いＥＳＤ保護耐圧を確保しつつ、ＥＳＤ保護素子の静電容量を極力小さくでき、しかも、集積化の際における占有サイズを小さくすることのできるＥＳＤ保護回路を有する半導体スイッチ回路を提供するものである。
【課題を解決するための手段】
【００１６】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
少なくとも１つの共通端子と、２つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられた単位スイッチにより選択的に導通状態とされるよう構成されてなる半導体スイッチ回路において、
前記共通端子とグランドとの間には、ＥＳＤ保護回路が設けられ、
前記ＥＳＤ保護回路は、前記共通端子側から順に、ＥＳＤ保護スイッチ素子としての直列接続された複数の電界効果トランジスタと、逆接続された一組のＥＳＤ保護素子としてのダイオードが直列接続されてなり、
前記直列接続された複数の電界効果トランジスタは、ゲートが相互に接続されてグランドに接続されてなるものである。
【発明の効果】
【００１７】
本発明によれば、従来に比して、ＥＳＤ保護ダイオードによる静電容量を低減しつつ、高いＥＳＤ保護耐圧を確保することができ、しかも、ＥＳＤ保護ダイオードによるひずみの発生を抑圧できるという効果を奏するものである。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態における半導体スイッチ回路の回路構成例を示す回路図である。
【図２】本発明の実施の形態における半導体スイッチ回路の入力周波数に対する挿入損失の変化例を従来回路の変化例と共に示す特性線図である。
【図３】シャントスイッチを有しない従来の半導体スイッチ回路の回路構成例を示す回路図である。
【図４】シャントスイッチを有する従来の半導体スイッチ回路の回路構成例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の回路構成について図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、２つの単位スイッチ１０１，１０２によりＳＰＤＴ(Single Plole Dual Throw)スイッチが構成されると共に、ＥＳＤ保護回路１０３が設けられてなるものである。
【００２０】
以下、具体的にその構成を説明すれば、まず、第１及び第２の単位スイッチ１０１，１０２は、いずれも基本的に同一の構成を有してなるもので、本発明の実施の形態においては、それぞれ４つのシングルゲート電界効果トランジスタ（以下「ＦＥＴ」と称する）が直列接続されて構成されたものとなっている。
すなわち、第１の単位スイッチ１０１はＦＥＴ１１〜１４が直列接続されて構成されており、第２の単位スイッチ１０２はＦＥＴ１５〜１９が直列接続されて構成されたものとなっている。
なお、電界効果トランジスタは、高周波特性に優れ、ＯＮ抵抗の小さい、ガリウムヒ素電界効果トランジスタ（ＧａＡｓ  ＦＥＴ）、又は、ガリウムヒ素ヘテロ接合型電界効果トランジスタを用いるのが好適である。また、単位スイッチにおけるＦＥＴの段数、すなわち、直列接続するＦＥＴの数は、上述の例に限定される必要はなく、任意に設定し得るものである。
【００２１】
第１の単位スイッチ１０１においては、ＦＥＴ１１のソース（又はドレイン）とＦＥＴ１２のドレイン（又はソース）が相互接続され、ＦＥＴ１２のソース（又はドレイン）とＦＥＴ１３のドレイン（又はソース）が相互に接続され、ＦＥＴ１３のソース（又はドレイン）とＦＥＴ１４のドレイン（又はソース）が相互に接続されたものとなっている。
そして、ＦＥＴ１１のドレイン（又はソース）は、後述する第２の単位スイッチ１０２のＦＥＴ１５のソース（又はドレイン）と接続されると共に、共通端子（図１においては「ＰＣ」と表記）４１と接続されたものとなっている。
【００２２】
一方、ＦＥＴ１４のソース（又はドレイン）は、第１の個別端子（図１においては「Ｐ１」と表記）４２に接続されている。
また、ＦＥＴ１１〜ＦＥＴ１４の各ゲートは、それぞれゲート抵抗器２１−１〜２１−４を介して相互に接続されて、外部から第１のゲート制御電圧ＶＣＴＬ１が印加可能とされている。
【００２３】
一方、第２の単位スイッチ１０２においては、ＦＥＴ１５のソース（又はドレイン）とＦＥＴ１６のドレイン（又はソース）が相互接続され、ＦＥＴ１６のソース（又はドレイン）とＦＥＴ１７のドレイン（又はソース）が相互に接続され、ＦＥＴ１７のソース（又はドレイン）とＦＥＴ１８のドレイン（又はソース）が相互に接続されたものとなっている。
そして、ＦＥＴ１５のドレイン（又はソース）は、先に述べたようにＦＥＴ１１のドレイン（又はソース）と接続されると共に、共通端子（図１においては「ＰＣ」と表記）４１と接続されたものとなっている。
【００２４】
一方、ＦＥＴ１８のソース（又はドレイン）は、第２の個別端子（図１においては「Ｐ２」と表記）４３に接続されている。
また、ＦＥＴ１５〜ＦＥＴ１８の各ゲートは、それぞれゲート抵抗器２２−１〜２２−４を介して相互に接続されて、外部から第２のゲート制御電圧ＶＣＴＬ２が印加可能とされている。
【００２５】
本発明の実施の形態におけるＥＳＤ保護回路１０３は、共通端子４１とグランドとの間に設けられたものとなっている。
かかるＥＳＤ保護回路１０３は、ＥＳＤ保護スイッチ素子としての４つのＥＳＤ用ＦＥＴ３１−１〜３１−４と、互いに逆方向(Back-to-Back)に接続されて一組をなすＥＳＤ保護素子としてのＥＳＤ保護ダイオード３２−１，３２−２とを主たる構成要素として構成されたものとなっている。
【００２６】
すなわち、ＥＳＤ用ＦＥＴ３１−１のソース（又はドレイン）はＥＳＤ用ＦＥＴ３１−２のドレイン（又はソース）と相互に接続され、ＥＳＤ用ＦＥＴ３１−２のソース（又はドレイン）はＥＳＤ用ＦＥＴ３１−３のドレイン（又はソース）と相互に接続され、ＥＳＤ用ＦＥＴ３１−３のソース（又はドレイン）はＥＳＤ用ＦＥＴ３１−４のドレイン（又はソース）と相互に接続されている。
【００２７】
そして、ＥＳＤ用ＦＥＴ３１−１のドレイン（又はソース）は共通端子４１に接続される一方、ＥＳＤ用ＦＥＴ３１−４のソース（又はドレイン）はＥＳＤ保護ダイオード３２−１のアノードに接続されている。
ＥＳＤ保護ダイオード３２−１とＥＳＤ保護ダイオード３２−２は、カソードが相互に接続され、ＥＳＤ保護ダイオード３２−２のアノードはグランドに接続されたものとなっている。
また、ＥＳＤ用ＦＥＴ３１−１〜３１−４のゲートは、それぞれゲート抵抗器３３−１〜３３−４を介してグランドに接続されている。
【００２８】
次に、かかる構成における回路動作について説明する。
まず、ＳＰＤＴスイッチとしての動作は従来同様であるので、概略的に説明することとする。すなわち、正常な動作電圧が外部より供給され、所望する信号通過経路に応じて、第１及び第２の制御電圧ＶＣＴＬ１，ＶＣＴＬ２を設定することにより、共通端子４１と第１及び第２の個別端子４２，４３のいずれかとが導通状態とされる。
かかる通常動作状態においては、ＥＳＤ保護回路１０３において、ＥＳＤ用ＦＥＴ３１−１〜３１−４のゲート制御電圧は接地電位であり、これに対して、共通端子４１、第１及び第２の個別端子４２，４３は、正電圧にバイアスされるので、ＥＳＤ保護回路１０３はＯＦＦ（オフ）状態となる。
【００２９】
ＥＳＤ保護回路１０３のグランド側には、ＥＳＤ保護ダイオード３２−１，３２−２が接続されているが、通常の動作電圧においてはＯＦＦ容量を示すだけである。このＥＳＤ保護ダイオード３２−１，３２−２には、ＯＦＦ状態のＥＳＤ用ＦＥＴ３１−１〜３１−４のために高周波信号は到達しないので、ひずみ特性に影響を与えることはない。
【００３０】
したがって、共通端子４１には、ＯＦＦ状態のＥＳＤ保護回路１０３が並列に接続されていると等価的に見ることができる。そのため、ＥＳＤ用ＦＥＴ３１−１，〜３１−４は、第１及び第２の個別スイッチ１０１，１０２を構成するスイッチ素子であるＦＥＴと同等のＦＥＴで構成するのであれば、ひずみ特性も特別に問題となることはない。
【００３１】
ＥＳＤ保護機能が作用するのは、電源が供給されていない状態である。その状態にあっては、共通端子４１、第１及び第２の個別端子４２，４３の初期電位は接地電位である。
ここで、例えば、共通端子４１からＥＳＤが印加されるとした場合についてＥＳＤ保護機能について説明すれば、次述する如くとなる。
まず、正のＥＳＤ電圧が印加される場合について説明する。
ＥＳＤ電圧印加開始後、共通端子４１の電位は次第に正の電圧領域で上昇する。
【００３２】
一方、ＥＳＤ保護ダイオード３２−１，３２−２の電位も同時に正の電圧領域で上昇するが、ＥＳＤ保護ダイオード３２−１，３２−２のクランプ電圧Ｖclampを越えると低抵抗状態に移行し、ＥＳＤ保護ダイオード３２−１，３２−２の両端の電位は上昇しなくなる。それによってＥＳＤ用ＦＥＴ３１−１〜３１−４の両端の電位が次第に上昇してゆく。この際、ＥＳＤ用ＦＥＴ３１−１〜３１−４のゲート制御電圧は接地電位であるため、ＥＳＤ用ＦＥＴ３１−１〜３１−４はＯＦＦ状態を維持する。ＥＳＤ電圧がさらに上昇し、その電圧が、ＥＳＤ用３１−１〜３１−４のゲート・ソース間、及び、ゲート・ドレイン間がブレークダウンする電圧に達すると、ブレークダウン効果により、ＥＳＤ用ＦＥＴ３１−１〜３１−４はＯＮ（オン）状態になる。すなわち、この動作状態では、２段階のブレークダイン状態を経て、ＥＳＤに対する放電が行われることとなる。
【００３３】
次に、負のＥＳＤ電圧が印加される場合について説明する。
ＥＳＤ電圧の印加開始後、共通端子４１の電位は、次第に負の電圧領域で低下してゆく。一方、ＥＳＤダイオード３２−１，３２−２の電位も同時に負の電圧領域で低下するが、その絶対値がＥＳＤダイオード３２−１，３２−２のクランプ電圧Ｖclampを越えると低抵抗状態に移行し、ＥＳＤダイオード３２−１，３２−２の両端の電位は上昇しなくなる。
【００３４】
すると、ＥＳＤ用ＦＥＴ３１−１〜３１−４の両端の電位差が増加してゆく。この際、ＥＳＤ用ＦＥＴ３１−１〜３１−４のゲート制御電圧は接地電位であるため、ＥＳＤ用ＦＥＴ３１−１〜３１−４のゲート電位は、ソース端、ドレイン端よりも高くなり、そのため、ＥＳＤ用ＦＥＴ３１−１〜３１−４はＯＮ状態となる。
したがって、ＥＳＤ用ＦＥＴ３１−１〜３１−４、ＥＳＤ保護ダイオード３２−１，３２−２の双方がＯＮ状態となるため、共通端子４１に対するＥＳＤ保護素子として放電が行われることとなる。
【００３５】
次に、本発明の実施の形態におけるＥＳＤに対するクランプ電圧ＶCLYを求める。
まず、ＥＳＤ用ＦＥＴ３１−１〜３１−４のゲート・ソース間、又は、ゲート・ドレイン間の２端子ブレーク電圧をＶBR、ＥＳＤ用ＦＥＴの段数をＮSW、ＥＳＤ保護ダイオード３２−１，３２−２の段数をＭDX1、ＥＳＤ保護ダイオード３２−１，３２−２のクランプ電圧をＶclampとすると、本発明の実施の形態におけるＥＳＤ保護回路１０３によるクランプ電圧ＶCLYは、下記する式の如くとなる。
【００３６】
ＶCLY＝ＮSW×ＶBR＋ＭDX1×Ｖclamp
【００３７】
一方、ＥＳＤ保護ダイオード３２−１，３２−２のみでＥＳＤ保護を行う場合のＥＳＤに対するクランプ電圧ＶCLYを求めると次述する如くとなる。
まず、ＥＳＤ保護ダイオードの段数をＭDX2とすると、ＥＳＤ保護ダイオードのみによるＥＳＤ保護を行う場合の従来のクランプ電圧ＶCLYは、下記する式の如くとなる。
【００３８】
ＶCLY＝ＭDX2×Ｖclamp
【００３９】
大小関係は、それぞれの値によるところが大であるが、例えば、ＮSW＝４、ＶBR＝１５Ｖ、ＭDX1＝１、ＭDX2＝１０、Ｖclamp＝１０Ｖとした場合、本発明の実施の形態におけるＥＳＤ保護回路１０３のクランプ電圧ＶCLYは、ＶCLY＝４×１５＋１×１０＝７０Ｖとなる一方、ＥＳＤ保護ダイオードのみの従来のクランプ電圧ＶCLYは、ＶCLY＝１０×１０＝１００Ｖとなり、本発明の実施の形態におけるＥＳＤ保護回路１０３においては従来に比してクランプ電圧を低くできることとなる。
【００４０】
一方、ＯＦＦ容量という観点では次述するような事が言える。
まず、スイッチ素子としてのＦＥＴの一般的なＯＦＦ容量値ＣSWoffは０．１ｐＦ／単位程度であり、例えば、４段スタック回路で、ＯＮ抵抗一定となるように設計すると、４単位分のサイズが必要となり、結局、ＯＦＦ容量はそのままで０．１ｐＦとなる。
ＥＳＤ保護ダイオードについては、ＥＳＤ放電電流密度に配慮する必要がある。ＨＢＭ（Human Body Model)に対する耐圧で４ｋＶは一般的には半導体素子として十分なＥＳＤ耐量の指標であり、この際のＥＳＤ電流ＩHBM4kは、下記する式の如くとなる。
【００４１】
ＩHBM4k＝ＶHBM4k／ＲHBM＝４０００／１．５ｋΩ＝２．６６Ａ
【００４２】
これを１単位とする場合のＥＳＤ保護ダイオードの一般的な静電容量ＣESDは、ＣESD＝１ｐＦ／単位となる、
一方、スイッチ素子としてのＦＥＴのＥＳＤ放電電流は、経験値として０．５単位程度で２．６６Ａである。
したがって、ＥＳＤ用ＦＥＴに必要なサイズは０．５単位、４段スタックとすると、結局、本発明の実施の形態のＥＳＤ保護回路１０３におけるＯＦＦ容量ＣOFFXは、ＥＳＤ用ＦＥＴのサイズをＵSWとすると、下記する式の如くとなる。
【００４３】
ＣOFFX＝１／｛１／（ＵSW×Ｃswoff／ＮSW）｝＋１／（ＣESD／２）｝＝１／｛１／（０．５×０．１／４）＋１／（１／２）｝＝１／｛（１／（０．１２５）＋１／（０．５）｝＝１／（８０＋２）＝０．０１２２ｐＦ
【００４４】
一方、ＥＳＤ保護ダイオードだけの場合のＯＦＦ静電容量ＣOFFは、下記する式の如くとなる。
【００４５】
ＣOFF＝ＣESD／１０＝１／１０＝０．１ｐＦ
【００４６】
すなわち、ＥＳＤ保護ダイオードだけによるＥＳＤ保護と比較して、本発明の実施の形態のＥＳＤ保護回路１０３におけるＯＦＦ静電容量は大幅に低減されたものとなる。
このように、ＯＦＦ容量の絶対値を小さくすることで、ひずみの低減を図ることができる。
【００４７】
本発明の実施の形態におけるＥＳＤ保護回路１０３においては、上述のようにＯＦＦ容量が低減されるため、ＯＦＦ容量に伴う不整合が軽減でき、従来に比して損失特性が改善される。
図２には、本発明の実施の形態における半導体スイッチ回路の損失特性の変化例が従来回路の同様な変化例と共に示されており、以下、同図について説明すれば、まず、横軸は入力高周波信号の周波数を、縦軸は挿入損失を、それぞれ示している。
【００４８】
また、同図において実線の特性線は、本発明の実施の形態における半導体スイッチ回路の挿入損失の変化を、点線の特性線は、従来回路の挿入損失の変化を、それぞれ表したものとなっている。
同図によれば、本発明の実施の形態における半導体スイッチ回路では、従来に比して、周波数が高くなるほど挿入損失が改善されることが確認できる。
【００４９】
なお、ここで、図４に示されたシャントスイッチを有する半導体スイッチ回路との対比における本発明の実施の形態における半導体スイッチ回路の特徴について説明する。
本発明の実施の形態における半導体スイッチ回路においては、ＥＳＤ用ＦＥＴ３１−１〜３１−４のゲートを接地し、ＥＳＤ用ＦＥＴ３１−１〜３１−４を常時ＯＦＦ状態としたものとなっている。
【００５０】
また、ＥＳＤ保護回路１０３が共通端子４１とグランドとの間に設けられているため、例えば、第１の個別端子４２や第２の個別端子４３に設けた場合に比して、確実にＥＳＤ保護機能を確保できるものとなっている。
すなわち、ＥＳＤ保護回路１０３を、第１の個別端子４２や第２の個別端子４３に設けた場合には、共通端子４１から見込んだクランプ電圧が高くなってしまい、保護機能が低下してしまうが、ＥＳＤ保護回路１０３を共通端子４１に接続することにより、そのような不都合が確実に回避され、安定性、信頼性の高いＥＳＤ保護機能が実現できる。
さらに、ＥＳＤ保護ダイオード３２−１，３２−２には、図４の従来回路におけるシャントキャパシタ５３が不要のため回路の簡素化ができるものとなっている。
【００５１】
なお、上述した本発明の実施の形態においては、１つの共通端子４１と２つの個別端子４２，４３が設けられた半導体スイッチ回路について説明したが、共通端子は１つに限定される必要はなく複数であっても良く、また、個別端子は２つに限定される必要はなく、任意の個数設定し得るものである。
【産業上の利用可能性】
【００５２】
ＥＳＤ保護素子のサイズの縮小化とＯＦＦ容量の低減との両立が所望される半導体スイッチ回路に適用できる。
【符号の説明】
【００５３】
３１−１〜３１−４…ＥＳＤ用ＦＥＴ
３２−１，３２−２…ＥＳＤ保護ダイオード
１０１…第１の単位スイッチ
１０２…第２の単位スイッチ
１０３…ＥＳＤ保護回路
【図１】
0005762196.tif 000002
【図２】
0005762196.tif 000003
【図３】
0005762196.tif 000004
【図４】
0005762196.tif 000005