(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に形成された、チャネルを有するＭＯＮＯＳ型メモリセルと、
前記主表面上に形成された、チャネルを有するｎチャネル型トランジスタと、
前記主表面上に形成された、チャネルを有するｐチャネル型トランジスタとを備える半導体装置であって、
前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタの上面に接するように窒化膜が形成されており、
前記窒化膜は前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタの各々の前記チャネルに応力を付加しており、
前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタは、それぞれゲート電極を有しており、
前記ＭＯＮＯＳ型メモリセルの前記ゲート電極の側壁には、第１側壁シリコン酸化膜および第１側壁シリコン窒化膜がこの順に積層されており、
前記ｎチャネル型トランジスタの前記ゲート電極の側壁には、第２側壁シリコン酸化膜および第２側壁シリコン窒化膜がこの順に積層されており、
前記ｐチャネル型トランジスタの前記ゲート電極の側壁には、第３側壁シリコン酸化膜が形成されており、
前記第３側壁シリコン酸化膜は、前記ｐチャネル型トランジスタの前記ゲート電極の高さ方向に延びる第１領域と、前記主表面に沿う方向に延びる第２領域とを含み、
前記第１領域と前記第２領域とは前記窒化膜に直接接している、半導体装置。
【請求項２】
主表面を有する半導体基板と、
前記主表面上に形成された、チャネルを有するＭＯＮＯＳ型メモリセルと、
前記主表面上に形成された、チャネルを有するｎチャネル型トランジスタと、
前記主表面上に形成された、チャネルを有するｐチャネル型トランジスタとを備える半導体装置であって、
前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタの上面に接するように窒化膜が形成されており、
前記窒化膜は前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタの各々の前記チャネルに応力を付加しており、
前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタは、それぞれゲート電極を有しており、
前記ＭＯＮＯＳ型メモリセルの前記ゲート電極の側壁には、第１側壁シリコン酸化膜および第１側壁シリコン窒化膜がこの順に積層されており、
前記ｎチャネル型トランジスタの前記ゲート電極の側壁には、第２側壁シリコン酸化膜および第２側壁シリコン窒化膜がこの順に積層されており、
前記ｐチャネル型トランジスタの前記ゲート電極の側壁には、第３側壁シリコン酸化膜が形成されており、
前記ｐチャネル型トランジスタを覆う前記窒化膜と前記第３側壁シリコン酸化膜との間には、前記第１および第２側壁シリコン窒化膜と同層の膜が形成されていない、半導体装置。
【請求項３】
前記窒化膜は前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタの前記チャネルに圧縮応力を付加する、請求項１または２に記載の半導体装置。
【請求項４】
前記窒化膜は前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタの前記チャネルに圧縮応力を付加し、前記ＭＯＮＯＳ型メモリセルおよび前記ｎチャネル型トランジスタにおける圧縮応力が、前記ｐチャネル型トランジスタにおける前記窒化膜の圧縮応力と比較して小さい、請求項１または２に記載の半導体装置。
【請求項５】
前記窒化膜は前記ＭＯＮＯＳ型メモリセルおよび前記ｎチャネル型トランジスタの前記チャネルに引張応力を付加する第１の窒化膜と、前記ｐチャネル型トランジスタの前記チャネルに圧縮応力を付加する第２の窒化膜とを有している、請求項１または２に記載の半導体装置。
【請求項６】
前記ｐチャネル型トランジスタにはゲート電極を有しており、
前記ｐチャネル型トランジスタにおける前記チャネルが形成される領域には、不純物領域が形成されており、前記ｐチャネル型トランジスタにおける前記ゲート電極にはｎ型の不純物が含まれる、請求項５に記載の半導体装置。
【請求項７】
前記ＭＯＮＯＳ型メモリセルの前記ゲート電極にはコントロールゲート電極およびメモリゲート電極が含まれており、
前記メモリゲート電極と前記半導体基板との間には前記ＭＯＮＯＳ型メモリセルに電荷を蓄積する窒化物絶縁体層が形成されており、
前記窒化物絶縁体層は、前記メモリゲート電極と前記半導体基板との間の領域から、前記コントロールゲート電極と前記メモリゲート電極とに挟まれた領域に連なるように延びている、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
主表面を有する半導体基板を準備する工程と、
前記主表面上に、ＭＯＮＯＳ型メモリセルと、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを形成する工程とを備える半導体装置の製造方法であって、
前記半導体装置の製造方法は、
（ａ）  前記ＭＯＮＯＳ型メモリセルに電荷を蓄積する窒化物絶縁体層を形成する工程と、
（ｂ）  前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタを構成するゲート電極をそれぞれ形成する工程と、
（ｃ） 各々の前記ゲート電極の側壁面上に側壁シリコン酸化膜および側壁シリコン窒化膜をこの順に形成する工程と、
（ｄ） 前記（ｃ）工程後に、前記ＭＯＮＯＳ型メモリセルが形成される領域および前記ｎチャネル型トランジスタが形成される領域に保護膜を形成する工程であって、前記ＭＯＮＯＳ型メモリセルが形成される領域における前記窒化物絶縁体層の上面に接するように保護膜を形成する工程と、
（ｅ） 前記（ｄ）工程後に、前記保護膜が形成された状態で前記ｐチャネル型トランジスタが形成される領域の前記側壁シリコン窒化膜を除去する工程と、
（ｆ） 前記（ｅ）工程後に、前記保護膜を除去する工程と、
（ｇ） 前記（ｆ）工程後に、前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタが形成される領域の上面に接するように、チャネルに応力を付加する窒化膜を形成する工程とを有する、半導体装置の製造方法。
【請求項９】
前記窒化膜は、前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタの前記チャネルに圧縮応力を付加する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ｐチャネル型トランジスタの前記チャネルに付加されている圧縮応力は、前記ＭＯＮＯＳ型メモリセルおよび前記ｎチャネル型トランジスタの前記チャネルに付加されている圧縮応力よりも大きい、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記保護膜はレジスト膜である、請求項８〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
半導体基板の主表面上に、ＭＯＮＯＳ型メモリセルと、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを備える半導体装置の製造方法であって、
（ａ） 前記ＭＯＮＯＳ型メモリセルに電荷を蓄積する窒化物絶縁体層を形成する工程と、
（ｂ） 前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタを構成するゲート電極をそれぞれ形成する工程と、
（ｃ） 各々の前記ゲート電極の側壁面上に側壁シリコン酸化膜および側壁シリコン窒化膜をこの順に形成する工程と、
（ｄ） 前記（ｃ）工程後に、前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタが形成される領域の上に、前記ＭＯＮＯＳ型メモリセルが形成される領域における前記窒化物絶縁体層の上面に接するように第１窒化膜を形成する工程と、
（ｅ） 前記（ｄ）工程後に、前記ＭＯＮＯＳ型メモリセルが形成される領域および前記ｎチャネル型トランジスタが形成される領域の前記第１窒化膜上に、第１保護膜を形成する工程と、
（ｆ） 前記（ｅ）工程後に、前記第１保護膜をマスクとして、前記ｐチャネル型トランジスタが形成される領域の前記第１窒化膜および前記側壁シリコン窒化膜を除去する工程と、
（ｇ） 前記（ｆ）工程後に、前記第１保護膜を除去する工程と、
（ｈ） 前記（ｇ）工程後に、前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタが形成される領域の上に、第２窒化膜を形成する工程と、
（ｉ） 前記（ｈ）工程後に、前記ｐチャネル型トランジスタが形成される領域の前記第２窒化膜上に第２保護膜を形成する工程と、
（ｊ） 前記（ｉ）工程後に、前記第２保護膜をマスクとして、前記ＭＯＮＯＳ型メモリセルおよび前記ｎチャネル型トランジスタが形成される領域の前記第２窒化膜を除去する工程とを備え、
前記第１窒化膜は、前記ＭＯＮＯＳ型メモリセルおよび前記ｎチャネル型トランジスタのチャネルに第１応力を付加し、
前記第２窒化膜は、前記ｐチャネル型トランジスタのチャネルに、前記第１応力とは反対の応力である第２応力を付加することを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１応力は引張応力であり、前記第２応力は圧縮応力である、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１保護膜および前記第２保護膜はレジスト膜である、請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記ｐチャネル型トランジスタにおける前記チャネルが形成される領域に、不純物領域を形成する工程をさらに有しており、
前記ＭＯＮＯＳ型メモリセル、前記ｎチャネル型トランジスタおよび前記ｐチャネル型トランジスタにおける前記ゲート電極はｎ型の不純物を含むように形成される、請求項１２〜１４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、電界効果トランジスタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリやＣＰＵ（Central Processing Unit）を内蔵する半導体装置として、たとえばマイクロコンピュータ（Microcomputer）が考えられる。このマイクロコンピュータは、一般に半導体基板上に、多数のＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成された構成を有している。
【０００３】
たとえばフラッシュメモリには、電源を切っても記録情報が残る素子である不揮発性メモリが用いられることが好ましい。またＣＰＵなどの論理回路には、いわゆるｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタとが組み合わせられたＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタが用いられることが好ましい。不揮発性メモリとしては、たとえば特開２００８−４１８３２号公報（特許文献１）に開示された、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）技術を備えるトランジスタが用いられる。たとえばフラッシュメモリに用いられる、ＭＯＮＯＳ技術を備えるメモリセルをここではＦＭＯＮＯＳ（Flash Metal Oxide Nitride Oxide Semiconductor）メモリセルと称する。すなわちＦＭＯＮＯＳメモリセルとＣＭＯＳトランジスタとを半導体基板上に形成することにより、高機能を有するマイクロコンピュータが形成され、当該マイクロコンピュータは、産業用機械、家電製品、自動車搭載装置などに広く用いられている。
【０００４】
ところで、ＣＭＯＳトランジスタを構成するｎチャネル型およびｐチャネル型のＭＯＳトランジスタのソース／ドレイン間に流れる駆動電流を増加する技術が、以下の非特許文献１に開示されている。非特許文献１においてはStress Proximity Technique（ＳＰＴ）と呼ばれる技術、すなわちｎチャネル型およびｐチャネル型ＭＯＳトランジスタを覆うように、当該ＭＯＳトランジスタのチャネル領域に応力を与える薄膜を形成する技術が開示されている。非特許文献１においては、ＳＰＴを用いたＭＯＳトランジスタにおいては、ゲート電極の側壁絶縁膜を除去することにより、当該応力薄膜がチャネル領域に与える応力をより大きくする旨について記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−４１８３２号公報
【非特許文献】
【０００６】
【非特許文献１】X.Chen,S.Fang他、"Stress Proximity Technique for Performance Improvement with Dual Stress Liner at 45nm Technology and Beyond"、2006 Symposium on VLSI Technology Digest of Technical Papers、米国、2006 IEEE、２００６年、1-4244-0005-8/06/$20.00
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のＳＰＴを適用するために、ＦＭＯＮＯＳメモリセルのゲート電極に形成される側壁絶縁膜を除去しようとすれば、同時にＦＭＯＮＯＳメモリセルを構成する窒化膜（窒化物絶縁体層）が除去されてしまう問題がある。具体的には、ＦＭＯＮＯＳメモリセルを駆動するために電荷を蓄積するシリコン窒化膜が、ＦＭＯＮＯＳメモリセルのゲート電極に形成されるシリコン窒化膜を除去する際に同時に除去される可能性がある。ＦＭＯＮＯＳメモリセルの電荷を蓄積するシリコン窒化膜は、通常ゲート電極の側方および下方の双方に配置される。このうち、ゲート電極の側方に配置される当該シリコン窒化膜が除去されても、ＦＭＯＮＯＳメモリセルの機能上の影響は少ないが、ゲート電極の下方に配置される当該シリコン窒化膜が除去されれば、ＦＭＯＮＯＳメモリセルとしての機能が得られなくなる可能性がある。
【０００８】
すなわち、たとえばウェットエッチングにおいてシリコン窒化膜は上方から順に除去されるため、先にゲート電極の側方の窒化膜が除去され、その後ゲート電極の下方の窒化膜が除去される。ここでウェットエッチングにおけるエッチングレートが速い場合には、側方および下方のすべての窒化膜が除去されてしまう。このためゲート電極の下方の窒化膜が除去されれば、ＦＭＯＮＯＳメモリセルとしての機能が損なわれる。
【０００９】
本発明は、以上の問題に鑑みなされたものである。その目的は、ＦＭＯＮＯＳメモリセルとＣＭＯＳトランジスタが共存する半導体装置において、トランジスタの駆動電流を高めるとともにＦＭＯＮＯＳメモリセルとしての機能を確保する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、主表面上に形成された、チャネルを有するＭＯＮＯＳ型メモリセルと、主表面上に形成された、チャネルを有するｎチャネル型トランジスタと、主表面上に形成された、チャネルを有するｐチャネル型トランジスタとを備える半導体装置である。上記ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタの上面に接するように窒化膜が形成されている。上記窒化膜はＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタの各々のチャネルに応力を付加する。上記ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタは、それぞれゲート電極を有している。上記ＭＯＮＯＳ型メモリセルのゲート電極の側壁には、第１側壁シリコン酸化膜および第１側壁シリコン窒化膜がこの順に積層されている。上記ｎチャネル型トランジスタのゲート電極の側壁には、第２側壁シリコン酸化膜および第２側壁シリコン窒化膜がこの順に積層されている。上記ｐチャネル型トランジスタのゲート電極の側壁には、第３側壁シリコン酸化膜が形成されている。上記第３側壁シリコン酸化膜は、ｐチャネル型トランジスタのゲート電極の高さ方向に延びる第１領域と、主表面に沿う方向に延びる第２領域とを含む。第１領域と第２領域とは窒化膜に直接接している。
上記半導体装置は、主表面を有する半導体基板と、主表面上に形成された、チャネルを有するＭＯＮＯＳ型メモリセルと、主表面上に形成された、チャネルを有するｎチャネル型トランジスタと、主表面上に形成された、チャネルを有するｐチャネル型トランジスタとを備える半導体装置である。上記ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタの上面に接するように窒化膜が形成されている。上記窒化膜はＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタの各々のチャネルに応力を付加している。上記ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタは、それぞれゲート電極を有している。上記ＭＯＮＯＳ型メモリセルのゲート電極の側壁には、第１側壁シリコン酸化膜および第１側壁シリコン窒化膜がこの順に積層されている。上記ｎチャネル型トランジスタのゲート電極の側壁には、第２側壁シリコン酸化膜および第２側壁シリコン窒化膜がこの順に積層されている。上記ｐチャネル型トランジスタのゲート電極の側壁には、第３側壁シリコン酸化膜が形成されている。上記ｐチャネル型トランジスタを覆う窒化膜と第３側壁シリコン酸化膜との間には、第１および第２側壁シリコン窒化膜と同層の膜が形成されていない。
【００１１】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
まず主表面を有する半導体基板が準備される。上記主表面上に、ＭＯＮＯＳ型メモリセルと、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとが形成される。上記半導体装置の製造方法においては、まずＭＯＮＯＳ型メモリセルに電荷を蓄積する窒化物絶縁体層が形成される。上記ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタを構成するゲート電極がそれぞれ形成される。各々の上記ゲート電極の側壁面上に側壁シリコン酸化膜および側壁シリコン窒化膜がこの順に形成される。上記側壁シリコン酸化膜および側壁シリコン窒化膜をこの順に形成する工程の後に、ＭＯＮＯＳ型メモリセルが形成される領域およびｎチャネル型トランジスタが形成される領域に保護膜を形成する工程であって、ＭＯＮＯＳ型メモリセルが形成される領域における窒化物半導体層の上面に接するように保護膜が形成される。上記保護膜を形成する工程の後に、保護膜が形成された状態でｐチャネル型トランジスタが形成される領域の側壁シリコン窒化膜が除去される。上記側壁シリコン窒化膜を除去する工程の後に、保護膜が除去される。上記保護膜を除去する工程の後に、ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタが形成される領域の上面に接するように、チャネルに応力を付加する窒化膜が形成される。
上記製造方法は、半導体基板の主表面上に、ＭＯＮＯＳ型メモリセルと、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを備える半導体装置の製造方法である。まずＭＯＮＯＳ型メモリセルに電荷を蓄積する窒化物絶縁体層が形成される。上記ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタを構成するゲート電極がそれぞれ形成される。各々のゲート電極の側壁面上に側壁シリコン酸化膜および側壁シリコン窒化膜がこの順に形成される。上記側壁シリコン酸化膜および側壁シリコン窒化膜をこの順に形成する工程の後に、ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタが形成される領域の上に、ＭＯＮＯＳ型メモリセルが形成される領域における窒化物絶縁体層の上面に接するように第１窒化膜が形成される。上記第１窒化膜を形成する工程の後に、ＭＯＮＯＳ型メモリセルが形成される領域およびｎチャネル型トランジスタが形成される領域の第１窒化膜上に、第１保護膜が形成される。上記第１保護膜を形成する工程の後に、第１保護膜をマスクとして、ｐチャネル型トランジスタが形成される領域の第１窒化膜および側壁シリコン窒化膜が除去される。上記第１窒化膜および側壁シリコン窒化膜を除去する工程の後に、第１保護膜が除去される。上記第１保護膜を除去する工程の後に、ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタが形成される領域の上に、第２窒化膜が形成される。上記第２窒化膜を形成する工程の後に、ｐチャネル型トランジスタが形成される領域の第２窒化膜上に第２保護膜が形成される。上記第２保護膜を形成する工程の後に、第２保護膜をマスクとして、ＭＯＮＯＳ型メモリセルおよびｎチャネル型トランジスタが形成される領域の第２窒化膜が除去される。上記第１窒化膜は、ＭＯＮＯＳ型メモリセルおよびｎチャネル型トランジスタのチャネルに第１応力を付加する。上記第２窒化膜は、ｐチャネル型トランジスタのチャネルに、第１応力とは反対の応力である第２応力を付加する。
【発明の効果】
【００１２】
本実施例によれば、ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタのすべての上面に、上記すべてのチャネルに応力を付加する窒化膜が形成される。このため、ＭＯＮＯＳ型メモリセルのオンオフ比を向上するとともに、ｎチャネル型およびｐチャネル型トランジスタの駆動電流を増加し、当該半導体装置全体の機能を向上することができる。
【００１３】
本実施例の製造方法によれば、ＭＯＮＯＳ型メモリセルを構成する窒化物半導体層の上面が保護膜で覆われた状態で、ｐチャネル型トランジスタの側壁シリコン窒化膜が除去される。このためｐチャネル型トランジスタの側壁シリコン窒化膜の除去時に併せて当該窒化物半導体層が除去される不具合の発生を抑制することができる。またＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタのすべての上面に、上記すべてのチャネルに応力を付加する窒化膜が形成される。このため上記すべてのメモリセルおよびトランジスタの機能を確保するとともに、ｎチャネル型およびｐチャネル型トランジスタの駆動電流を増加し、ＭＯＮＯＳ型メモリセルのオンオフ比を向上することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係る半導体装置の概略平面図である。
【図２】図１のＦｌａｓｈメモリおよびＣＰＵが形成される領域における、ＭＯＮＯＳ型メモリセルとｎチャネル型トランジスタと、ｐチャネル型トランジスタとの構成を示す概略断面図である。
【図３】図２に示す構成を有する半導体装置の製造方法の第１工程を示す概略断面図である。
【図４】図２に示す構成を有する半導体装置の製造方法の第２工程を示す概略断面図である。
【図５】図２に示す構成を有する半導体装置の製造方法の第３工程を示す概略断面図である。
【図６】図２に示す構成を有する半導体装置の製造方法の第４工程を示す概略断面図である。
【図７】図２に示す構成を有する半導体装置の製造方法の第５工程を示す概略断面図である。
【図８】図２に示す構成を有する半導体装置の製造方法の第６工程を示す概略断面図である。
【図９】図２に示す構成を有する半導体装置の製造方法の第７工程を示す概略断面図である。
【図１０】図２に示す構成を有する半導体装置の製造方法の第８工程を示す概略断面図である。
【図１１】図２に示す構成を有する半導体装置の製造方法の第９工程を示す概略断面図である。
【図１２】図２に示す構成を有する半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１３】図２に示す構成を有する半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１４】図２に示す構成を有する半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１５】図２に示す構成を有する半導体装置の製造方法の第１３工程を示す概略断面図である。
【図１６】図２に示す構成を有する半導体装置の製造方法の第１４工程を示す概略断面図である。
【図１７】本発明の比較例に係る半導体装置の製造方法における、図１２に続く工程を示す概略断面図である。
【図１８】本発明の比較例に係る半導体装置における、図２と同様のＭＯＮＯＳ型メモリセルとｎチャネル型トランジスタと、ｐチャネル型トランジスタとの構成を示す概略断面図である。
【図１９】本発明の実施の形態２に係る半導体装置における、図２と同様のＭＯＮＯＳ型メモリセルとｎチャネル型トランジスタと、ｐチャネル型トランジスタとの構成を示す概略断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造方法における、図１２に続く工程を示す概略断面図である。
【図２１】本発明の実施の形態３に係る半導体装置における、図２と同様のＭＯＮＯＳ型メモリセルとｎチャネル型トランジスタと、ｐチャネル型トランジスタとの構成を示す概略断面図である。
【図２２】本発明の実施の形態３に係る半導体装置の製造方法における、実施の形態１の図３に示す工程に相当する工程を示す概略断面図である。
【図２３】本発明の実施の形態３に係る半導体装置の製造方法における、実施の形態１の図７に示す工程に相当する工程を示す概略断面図である。
【図２４】本発明の実施の形態３に係る半導体装置の製造方法における、実施の形態１の図８に示す工程に相当する工程を示す概略断面図である。
【図２５】本発明の実施の形態３に係る半導体装置の製造方法における、実施の形態１の図９に示す工程に相当する工程を示す概略断面図である。
【図２６】本発明の実施の形態４に係る半導体装置における、図２と同様のＭＯＮＯＳ型メモリセルとｎチャネル型トランジスタと、ｐチャネル型トランジスタとの構成を示す概略断面図である。
【図２７】本発明の実施の形態４に係る半導体装置の製造方法における、図１２に続く工程を示す概略断面図である。
【図２８】本発明の実施の形態４に係る半導体装置の製造方法における、実施の形態１の図１４に示す工程に相当する工程を示す概略断面図である。
【図２９】本発明の実施の形態４に係る半導体装置の製造方法における、実施の形態１の図１６に示す工程に相当する工程を示す概略断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態の半導体装置ＤＶは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板ＳＵＢの主表面上に複数種類の回路が形成されている。一例として、半導体装置ＤＶを構成する回路として、信号入出力回路、ＤＡ−ＡＤコンバータ、電源回路、ＣＰＵ、Ｆｌａｓｈメモリ、およびＳＲＡＭ（Static Random Access Memory）が挙げられる。
【００１６】
半導体装置ＤＶを構成する各回路の役割は以下のとおりである。まず信号入出力回路では、当該半導体装置ＤＶの外部に配置される回路との電気信号の入出力などがなされる。ＤＡ−ＡＤコンバータでは、アナログ信号とデジタル信号との変換が行なわれる。電源回路では半導体装置ＤＶの駆動に必要な電力の供給や、当該電力の制御がなされる。ＣＰＵでは論理回路による論理演算が行なわれる。またＦｌａｓｈメモリやＳＲＡＭではデータの格納が行なわれる。
【００１７】
これらのうち、特にＦｌａｓｈメモリを構成する半導体素子としてはたとえばＦＭＯＮＯＳメモリセルが用いられ、ＣＰＵを構成する半導体素子としてはたとえばｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタ、またはこれらを組み合わせたＣＭＯＳトランジスタが用いられる。
【００１８】
図２を参照して、たとえば図１のＦｌａｓｈメモリが形成される領域において、ＭＯＮＯＳ（ＦＭＯＮＯＳ）型メモリセルが形成される領域をＦＭＯＮＯＳ領域と表わす。またたとえば図１のＣＰＵが形成される領域において、ｎチャネル型ＭＯＳトランジスタ（ｎチャネル型トランジスタ）が形成される領域をＮＭＯＳ領域、ｐチャネル型ＭＯＳトランジスタ（ｐチャネル型トランジスタ）が形成される領域をＰＭＯＳ領域と表わす。
【００１９】
図２を参照して、本実施の形態の半導体装置は、ＦＭＯＮＯＳ領域と、ＮＭＯＳ領域と、ＰＭＯＳ領域とを有している。これらの領域のそれぞれはたとえばｐ型不純物を有する半導体基板ＳＵＢに設けられており、たとえばトレンチ分離構造ＳＩよりなる素子分離構造により互いに分離されている。
【００２０】
図２を参照して、ＦＭＯＮＯＳ領域にはＦＭＯＮＯＳ（ＭＯＮＯＳ型メモリセル）が形成されており、ＮＭＯＳ領域にはＮＭＯＳ（ｎチャネル型トランジスタ）が形成されている。またＰＭＯＳ領域にはＰＭＯＳ（ｐチャネル型トランジスタ）が形成されている。ＰＭＯＳは、ｐ型の半導体基板ＳＵＢの表面に形成されるｎ型ウェル領域ＮＷＬ内の主表面に形成される。図２において図示されないが、ＦＭＯＮＯＳおよびＮＭＯＳは半導体基板ＳＵＢの表面に形成されるｐ型ウェル領域内の主表面に形成されることが好ましい。
【００２１】
ここでＦＭＯＮＯＳはｎチャネル型のメモリセルであり、ＮＭＯＳはｎチャネル型のトランジスタである。ＦＭＯＮＯＳは、１対のソース／ドレイン領域としてのｎ型不純物領域ＮＲおよび低濃度ｎ型不純物領域ＮＮＲと、ゲート絶縁膜ＧＩと、コントロールゲート電極ＣＧとを有している。ゲート絶縁膜ＧＩとコントロールゲート電極ＣＧとの積層構造は、ＦＭＯＮＯＳのメモリセルを選択するためのコントロールゲート部として用いられる。またコントロールゲート電極ＣＧに隣接するように、シリコン酸化膜Ｏ１、シリコン窒化膜Ｎ（窒化物絶縁体層）、シリコン酸化膜Ｏ２がこの順に積層された積層絶縁膜と、当該積層絶縁膜の上面に接するメモリゲート電極ＭＧとが形成されている。上記積層絶縁膜とメモリゲート電極ＭＧとの積層構造は、ＦＭＯＮＯＳにデータを記憶させるためのメモリゲート部として用いられる。積層絶縁膜のうち特にシリコン窒化膜Ｎが、ＦＭＯＮＯＳにデータとしての電荷を蓄積する機能を有している。
【００２２】
メモリゲート部の積層絶縁膜は、シリコン酸化膜Ｏ１が半導体基板ＳＵＢの主表面に接するように形成され、シリコン窒化膜Ｎ、シリコン酸化膜Ｏ２がシリコン酸化膜Ｏ１の上に積層されるように形成される。シリコン酸化膜Ｏ１、シリコン窒化膜Ｎおよびシリコン酸化膜Ｏ２は、いずれもメモリゲート電極ＭＧと半導体基板ＳＵＢとの間に挟まれ、半導体基板ＳＵＢの主表面に沿うように延びる領域から、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとに挟まれ、図の上下方向に延びる領域に連なるように延びている。
【００２３】
以上のようにＦＭＯＮＯＳにはコントロールゲート部とメモリゲート部とを有している。コントロールゲート部が当該ＦＭＯＮＯＳを選択するためのトランジスタとして機能し、メモリゲート部が当該ＦＭＯＮＯＳに情報を記憶するためのメモリとして機能する。したがってＦＭＯＮＯＳはＭＯＳトランジスタと不揮発性メモリとの両方の機能を有する。
【００２４】
ＦＭＯＮＯＳにおいては、コントロールゲート部とメモリゲート部とを合わせた全体の領域の外側の側壁に接するように、側壁シリコン酸化膜ＳＷＩおよび側壁シリコン窒化膜ＳＷＮがこの順に積層されている。側壁シリコン酸化膜ＳＷＩおよび側壁シリコン窒化膜ＳＷＮは、半導体基板ＳＵＢの主表面と、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの側面との双方を覆うように形成される。
【００２５】
ＮＭＯＳは、１対のソース／ドレイン領域としてのｎ型不純物領域ＮＲおよび低濃度ｎ型不純物領域ＮＮＲと、ゲート絶縁膜ＧＩと、ｎ型ゲート電極ＮＧとを有している。ｎ型ゲート電極ＮＧはたとえばｎ型の不純物を含む多結晶シリコンからなることが好ましい。
【００２６】
ＮＭＯＳにおいては、ゲート絶縁膜ＧＩとｎ型ゲート電極ＮＧとの積層構造の外側の側壁に接するように、側壁シリコン酸化膜ＳＷＩおよび側壁シリコン窒化膜ＳＷＮがこの順に積層されている。側壁シリコン酸化膜ＳＷＩおよび側壁シリコン窒化膜ＳＷＮは、半導体基板ＳＵＢの主表面と、ｎ型ゲート電極ＮＧの側面との双方を覆うように形成される。
【００２７】
ＰＭＯＳは、１対のソース／ドレイン領域としてのｐ型不純物領域ＰＲおよび低濃度ｐ型不純物領域ＰＰＲと、ゲート絶縁膜ＧＩと、ｐ型ゲート電極ＰＧとを有している。ｐ型ゲート電極ＰＧはたとえばｐ型の不純物を含む多結晶シリコンからなることが好ましい。
【００２８】
ＰＭＯＳにおいては、ゲート絶縁膜ＧＩとｐ型ゲート電極ＰＧとの積層構造の外側の側壁に接するように、側壁シリコン酸化膜ＳＷＩが形成されている。側壁シリコン酸化膜ＳＷＩは、半導体基板ＳＵＢの主表面と、ｐ型ゲート電極ＰＧの側面との双方を覆うように形成される。
【００２９】
ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳのいずれも、半導体基板ＳＵＢの主表面近傍であってゲート絶縁膜ＧＩの直下の領域は、電界効果によりチャネルが形成されるチャネル領域である。ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳの上面に接するように窒化膜（たとえばシリコン窒化膜）が形成されている。具体的には、ＦＭＯＮＯＳおよびＮＭＯＳの上面に接するように窒化膜ＣＳ１が形成されており、ＰＭＯＳの上面に接するように窒化膜ＣＳ２が形成されている。
【００３０】
具体的には、窒化膜ＣＳ１はＦＭＯＮＯＳとＮＭＯＳのゲート電極の上面、ｎ型不純物領域ＮＲの上面、側壁シリコン酸化膜ＳＷＩの上面、ならびに側壁シリコン窒化膜ＳＷＮの上面および側面に接するように形成されている。さらに窒化膜ＣＳ１はＦＭＯＮＯＳとＮＭＯＳに挟まれた領域における半導体基板ＳＵＢの上面を覆うように形成されている。窒化膜ＣＳ２はＰＭＯＳのゲート電極の上面、ｐ型不純物領域ＰＲの上面、側壁シリコン酸化膜ＳＷＩの上面、ならびに側壁シリコン窒化膜ＳＷＮの上面および側面に接するように形成されている。
【００３１】
窒化膜ＣＳ１および窒化膜ＣＳ２はいずれもＳＰＴにより、ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳのチャネル領域に応力を付加する、いわゆるコンタクトエッチストッパ膜である。具体的には、窒化膜ＣＳ１はＦＭＯＮＯＳおよびＮＭＯＳのチャネル領域に引張応力を付加し、窒化膜ＣＳ２はＰＭＯＳのチャネル領域に圧縮応力を付加する。ここで窒化膜ＣＳ１、ＣＳ２が付加する引張または圧縮応力は、１ＧＰａ以上であることが好ましい。窒化膜ＣＳ１、ＣＳ２に引張または圧縮応力が生じていること、およびその応力の大きさや方向については、顕微ラマン分光により計測することができる。また窒化膜ＣＳ１の上面に接するように、窒化膜ＣＳ１、ＣＳ２とのエッチング選択比が高い絶縁膜ＳＩＩが形成されている。
【００３２】
ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳはいずれも、ソース／ドレイン領域およびゲート電極の上面にシリサイドＳＣが形成されていることが好ましい。シリサイドＳＣは、ｎ型不純物領域ＮＲやゲート電極の表面など、シリコンが露出した領域から、当該表面に交差する方向に一定の深さ分の領域において、当該シリコンがたとえばコバルト（Ｃｏ）、ニッケル（Ｎｉ）と反応して形成されるものである。
【００３３】
次に、図２に示す本実施の形態の半導体装置の製造方法について、図３〜図１６を用いて説明する。
【００３４】
図３を参照して、まずたとえばｐ型不純物を含むシリコン単結晶からなる半導体基板ＳＵＢが準備される。次に半導体基板ＳＵＢの主表面をＦＭＯＮＯＳ領域、ＮＭＯＳ領域およびＰＭＯＳ領域のそれぞれに分けるためのトレンチ分離構造ＳＩが形成される。
【００３５】
具体的には図示されないが、まず半導体基板ＳＵＢの一方（上側）の主表面上に、たとえばシリコン酸化膜からなるパッド酸化膜と、シリコン窒化膜とが順に形成される。次に、通常の写真製版技術およびエッチング技術により、トレンチ分離構造ＳＩが形成される領域におけるパッド酸化膜、シリコン窒化膜、および半導体基板ＳＵＢの一部が除去される。この処理によりトレンチ分離構造ＳＩが形成される領域における半導体基板ＳＵＢの一部には溝が形成される。
【００３６】
次に半導体基板ＳＵＢの主表面および上記の溝を覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法により、シリコン酸化膜が堆積される。このシリコン酸化膜が上記の溝を充填することにより、トレンチ分離構造ＳＩが形成される。トレンチ分離構造ＳＩが形成された後、半導体基板ＳＵＢの主表面上のパッド酸化膜を残して、たとえばウェットエッチング技術により、シリコン窒化膜およびシリコン酸化膜が除去される。
【００３７】
次に、通常の写真製版技術を用いたパターニングがなされる。具体的には、不純物領域としてのウェルを形成したい領域に開口を有するレジスト膜のパターンが形成される。当該レジスト膜をマスクとして、通常の注入技術により、ｐ型ウェル領域ＰＷＬを形成する領域（ＦＭＯＮＯＳ領域およびＮＭＯＳ領域）における半導体基板ＳＵＢの内部に、ボロン（Ｂ）などのｐ型不純物のイオンが注入される。同様に、ｎ型ウェル領域ＮＷＬを形成する領域（ＰＭＯＳ領域）における半導体基板ＳＵＢの内部には、砒素（Ａｓ）やリン（Ｐ）などのｎ型不純物のイオンが注入される。
【００３８】
たとえば第１段階として、ボロンなどのｐ型不純物が数ｋｅｖ以上数百ｋｅＶ以下、具体的には１０ｋｅＶ以上５００ｋｅＶ以下のエネルギで、平面視において１×１０11ｃｍ-2以上５×１０13ｃｍ-2以下の照射密度で注入されることが好ましい。次に第２段階として、砒素やリンなどのｎ型不純物が、数ｋｅＶ以上数百ｋｅＶ以下、具体的には１０ｋｅＶ以上５００ｋｅＶ以下のエネルギで、平面視において１×１０11ｃｍ-2以上５×１０13ｃｍ-2以下の照射密度で注入されることが好ましい。
【００３９】
なお、特にＮＭＯＳ領域およびＰＭＯＳ領域においては、ｐ型ウェル領域ＰＷＬおよびｎ型ウェル領域ＮＷＬが形成された後にさらに追加の、上記と同様の注入技術（チャネル注入）により不純物のイオンが注入されてもよい。
【００４０】
図３においてはｐ型不純物の注入は点線の矢印で、ｎ型不純物の注入は実線の矢印で示している。また実際には上記のようにｐ型不純物の注入とｎ型不純物の注入とは別のタイミングで行なわれるが、図３においてはこれらをまとめて示している。なお図４以降においては、ｐ型ウェル領域ＰＷＬの図示は省略される。
【００４１】
図４を参照して、上記のパッド酸化膜が除去された後、たとえば熱酸化法を用いて、ゲート絶縁膜ＧＩが半導体基板ＳＵＢの主表面およびトレンチ分離構造ＳＩの上面を覆うように形成される。ゲート絶縁膜ＧＩの厚みは０．５ｎｍ以上１５ｎｍ以下であることが好ましい。ゲート絶縁膜ＧＩ上に、たとえばＣＶＤ法により、多結晶シリコンＧの薄膜が形成される。ここで形成される多結晶シリコンＧの厚みはたとえば１０ｎｍ以上３００ｎｍ以下であることが好ましい。
【００４２】
次に、ＦＭＯＮＯＳ領域に開口を有するレジストパターンＰＨＲが形成された後、通常の写真製版技術により、ＦＭＯＮＯＳ領域における多結晶シリコンＧの内部に、砒素やリンなどのｎ型不純物のイオンが注入される。
【００４３】
図５を参照して、通常の写真製版技術およびエッチング技術により、ＦＭＯＮＯＳ領域における多結晶シリコンＧおよびゲート絶縁膜ＧＩがパターニングされる。これにより、ＦＭＯＮＯＳのコントロールゲート電極ＣＧおよびその下面に接するゲート絶縁膜ＧＩが形成される。
【００４４】
図６を参照して、半導体基板ＳＵＢ、コントロールゲート電極ＣＧおよび多結晶シリコンＧを覆うように、ＦＭＯＮＯＳの積層絶縁膜を形成するためのシリコン酸化膜Ｏ１、シリコン窒化膜Ｎ、シリコン酸化膜Ｏ２がこの順に形成される。具体的には、厚みが１ｎｍ以上１０ｎｍ以下であるシリコン酸化膜Ｏ１がたとえば熱酸化法により形成された後、シリコン酸化膜Ｏ１の上面に接するように厚みが１ｎｍ以上１０ｎｍ以下であるシリコン窒化膜ＮがＣＶＤ法により形成される。その後、シリコン窒化膜Ｎの上面に接するように、厚みが１ｎｍ以上１０ｎｍ以下であるシリコン酸化膜Ｏ２がたとえばＣＶＤ法により形成される。さらにシリコン酸化膜Ｏ２の上面に接するように、たとえばＣＶＤ法により、厚みが１０ｎｍ以上１００ｎｍ以下である多結晶シリコンＧの薄膜が形成される。
【００４５】
図７を参照して、通常の写真製版技術およびエッチング技術により、ＦＭＯＮＯＳ領域における図６の工程において形成された各薄膜が、図７のように積層絶縁膜としてのシリコン酸化膜Ｏ１、シリコン窒化膜Ｎ、シリコン酸化膜Ｏ２、および多結晶シリコンＧがエッチングされたメモリゲート電極ＭＧのパターンとして形成される。以上によりＦＭＯＮＯＳのメモリゲート部が形成される。
【００４６】
次に、ＮＭＯＳおよびＰＮＯＳ領域に開口を有するレジストパターンＰＨＲが形成される。その後、通常の写真製版技術により、ＮＭＯＳ領域における多結晶シリコンＧの内部に、砒素やリンなどのｎ型不純物のイオンが注入され、ＰＭＯＳ領域における多結晶シリコンＧの内部に、ボロンなどのｐ型不純物のイオンが注入される。
【００４７】
図８を参照して、まず通常の写真製版技術およびエッチング技術により、ＮＭＯＳおよびＰＭＯＳ領域における多結晶シリコンＧおよびゲート絶縁膜ＧＩがパターニングされる。これにより、ＮＭＯＳを構成するｎ型ゲート電極ＮＧおよびゲート絶縁膜ＧＩ、ならびにＰＭＯＳを構成するＰＭＯＳのｐ型ゲート電極ＰＧおよびゲート絶縁膜ＧＩが形成される。
【００４８】
次に、通常の注入技術により、ＦＭＯＮＯＳ領域における半導体基板ＳＵＢの主表面にソース／ドレイン領域の一部を形成するための低濃度ｎ型不純物領域ＮＮＲが形成される。このとき、たとえば砒素などのｎ型不純物のイオンが数ｋｅＶ以上数十ｋｅＶ以下、すなわち１ｋｅＶ以上５０ｋｅＶ以下のエネルギで、平面視において１×１０13ｃｍ-2以上５×１０15ｃｍ-2以下の照射密度で注入されることが好ましい。
【００４９】
図９を参照して、通常の注入技術により、ＮＭＯＳ領域における半導体基板ＳＵＢの主表面にソース／ドレイン領域の一部を形成するための低濃度ｎ型不純物領域ＮＮＲが形成される。このとき、たとえば砒素などのｎ型不純物のイオンが数ｋｅＶ以上数十ｋｅＶ以下、すなわち１ｋｅＶ以上５０ｋｅＶ以下のエネルギで、平面視において１×１０14ｃｍ-2以上５×１０14ｃｍ-2以下の照射密度で注入されることが好ましい。同様にＰＭＯＳ領域における半導体基板ＳＵＢの主表面にソース／ドレイン領域を形成するための低濃度ｐ型不純物領域ＰＰＲが形成される。このとき、たとえばフッ化ボロン（ＢＦ2）などのｐ型不純物の分子が数ｋｅＶ以上数十ｋｅＶ以下、すなわち１ｋｅＶ以上５０ｋｅＶ以下のエネルギで、平面視において１×１０14ｃｍ-2以上５×１０14ｃｍ-2以下の照射密度で注入されることが好ましい。
【００５０】
図１０を参照して、ＦＭＯＮＯＳ領域、ＮＭＯＳ領域およびＰＭＯＳ領域に形成されたゲート電極の積層構造の側壁面および上面を覆うように、半導体基板ＳＵＢの主表面上には側壁シリコン酸化膜ＳＷＩを形成するためのシリコン酸化膜、および側壁シリコン窒化膜ＳＷＮを形成するためのシリコン窒化膜ＳＷＮがこの順に積層される。具体的には側壁シリコン酸化膜ＳＷＩを形成するためのシリコン酸化膜が、たとえばＣＶＤ法または熱酸化法により、厚みが１ｎｍ以上１０ｎｍ以下となるように形成された後、側壁シリコン窒化膜ＳＷＮを形成するためのシリコン窒化膜が、たとえばＣＶＤ法により、厚みが５ｎｍ以上５０ｎｍ以下となるように形成される。
【００５１】
図１１を参照して、通常の写真製版技術およびエッチング技術により、図１０の工程において形成されたシリコン酸化膜およびシリコン窒化膜がパターニングされ、側壁シリコン酸化膜ＳＷＩおよび側壁シリコン窒化膜ＳＷＮが形成される。
【００５２】
図１２を参照して、通常の注入技術により、ＦＭＯＮＯＳ領域およびＮＭＯＳ領域における半導体基板ＳＵＢの主表面にソース／ドレイン領域の一部を形成するためのｎ型不純物領域ＮＲが形成される。このとき、たとえば砒素などのｎ型不純物のイオンが数十ｋｅＶ、すなわち１０ｋｅＶ以上５０ｋｅＶ以下のエネルギで、平面視において１×１０15ｃｍ-2以上５×１０15ｃｍ-2以下の照射密度で注入されることが好ましい。また通常の注入技術により、ＰＭＯＳ領域における半導体基板ＳＵＢの主表面にソース／ドレイン領域の一部を形成するためのｐ型不純物領域ＰＲが形成される。このとき、たとえばフッ化ボロンなどのｎ型不純物の分子が数十ｋｅＶ、すなわち１０ｋｅＶ以上５０ｋｅＶ以下のエネルギで、平面視において１×１０15ｃｍ-2以上５×１０15ｃｍ-2以下の照射密度で注入されることが好ましい。
【００５３】
次にゲート電極ＣＧ、ＭＧ、ＮＧ、ＰＧの上面、ならびにｎ型不純物領域ＮＲおよびｐ型不純物領域ＰＲの上面上にシリサイドＳＣが形成される。具体的には、まず図１２に示す各領域の上面を覆うように、図示しない金属膜が形成される。この金属膜は、たとえばコバルト（Ｃｏ）が数ｎｍ以上数十ｎｍ以下で堆積されることにより形成される。また上記コバルトの代わりに、たとえばニッケル（Ｎｉ）が形成されてもよい。このような金属膜の積層構造が、たとえばスパッタリング法などの一般的な金属薄膜形成方法により形成されることが好ましい。
【００５４】
次に、当該半導体基板ＳＵＢが数百℃の温度で数十秒から数分間加熱される、いわゆるアニール処理がなされる。するとｎ型不純物領域ＮＲなどを構成するシリコンの原子と、その上に形成されたコバルトやニッケルの原子とが反応してシリサイドＳＣが形成される。その後、シリサイド化がなされなかった金属膜が、たとえばウェットエッチングなどの処理により除去される。
【００５５】
図１３を参照して、ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳを形成する領域を覆うように、半導体基板ＳＵＢの主表面上にシリコン窒化膜ＣＳ１が形成される。このシリコン窒化膜ＣＳ１は、ＣＶＤ法により、ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳを形成する領域の上面に接するように形成される。シリコン窒化膜ＣＳ１は引張応力を有しており、形成されるＦＭＯＮＯＳおよびＮＭＯＳのチャネル領域に引張応力を付加するように形成される。シリコン窒化膜ＣＳ１の厚みは１０ｎｍ以上１００ｎｍ以下であることが好ましい。
【００５６】
次にシリコン窒化膜ＣＳ１を覆うように、シリコン窒化膜ＣＳ１、ＣＳ２とのエッチング選択比が高い材料からなる絶縁膜ＳＩＩが形成される。絶縁膜ＳＩＩとしてはたとえば厚みが２ｎｍ以上１０ｎｍ以下のＴＥＯＳ（テトラエトキシシラン）の薄膜が、たとえばＣＶＤ法により形成される。なお絶縁膜ＳＩＩとしてはＴＥＯＳの薄膜の代わりに、たとえば上記と同様の厚みを有するシリコン酸化膜が、ＣＶＤ法により形成されてもよい。
【００５７】
図１４を参照して、まず通常の写真製版技術を用いたパターニングがなされる。具体的には、ＰＭＯＳ領域に開口を有する（ＦＭＯＮＯＳおよびＮＭＯＳ領域の上面を覆う）レジスト膜のパターンＰＨＲ（保護膜）が形成される。当該レジストパターンＰＨＲをマスクとして、通常のエッチング技術により、ＰＭＯＳを形成する領域における絶縁膜ＳＩＩ、シリコン窒化膜ＣＳ１および側壁シリコン窒化膜ＳＷＮが除去される。すなわちここでは、シリコン窒化膜ＣＳ１、絶縁膜ＳＩＩおよび保護膜としてのレジストパターンＰＨＲがＦＭＯＮＯＳ領域のシリコン窒化膜Ｎの上面を覆った状態で、ＰＭＯＳ領域における側壁シリコン窒化膜ＳＷＮが除去される。したがってＦＭＯＮＯＳ領域およびＮＭＯＳ領域における側壁シリコン窒化膜ＳＷＮは維持される。
【００５８】
ＰＭＯＳを形成する領域における側壁シリコン窒化膜ＳＷＮを除去することにより、後に形成される、ＰＭＯＳのチャネル領域に圧縮応力を付加するシリコン窒化膜ＣＳ２とチャネル領域との距離をより短くすることができる。このため、シリコン窒化膜ＣＳ２がＰＭＯＳのチャネル領域に圧縮応力をより効率的に付加することができる。
【００５９】
図１５を参照して、図１４の工程におけるレジストパターンＰＨＲが除去された後、ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳを形成する領域を覆うように、半導体基板ＳＵＢの主表面上にシリコン窒化膜ＣＳ２が形成される。このシリコン窒化膜ＣＳ２は、ＣＶＤ法により、ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳを形成する領域の上面に接するように形成される。シリコン窒化膜ＣＳ２は圧縮応力を有しており、形成されるＰＭＯＳのチャネル領域に圧縮応力を付加するように形成される。シリコン窒化膜ＣＳ２の厚みは１０ｎｍ以上１００ｎｍ以下であることが好ましい。
【００６０】
図１６を参照して、まず通常の写真製版技術を用いたパターニングがなされる。具体的には、ＦＭＯＮＯＳおよびＮＭＯＳ領域に開口を有するレジストパターンＰＨＲが形成される。当該レジストパターンＰＨＲをマスクとして、通常のエッチング技術により、ＦＭＯＮＯＳおよびＮＭＯＳを形成する領域におけるシリコン窒化膜ＣＳ２が除去される。したがってＰＭＯＳを形成する領域においては、シリコン窒化膜ＣＳ２が残存する。
【００６１】
この処理において絶縁膜ＳＩＩはシリコン窒化膜とのエッチング選択比が高いため、ＦＭＯＮＯＳおよびＮＭＯＳを形成する領域において、その下面に接するシリコン窒化膜ＣＳ１がエッチングされることを抑制するためのストッパとして機能する。したがってＦＭＯＮＯＳおよびＮＭＯＳを形成する領域においては、シリコン窒化膜ＣＳ１および絶縁膜ＳＩＩが残存する。
【００６２】
この後、レジストパターンＰＨＲを除去することにより、図２に示すように、ＦＭＯＮＯＳおよびＮＭＯＳの上面に接するようにそれぞれのチャネルに引張応力を付加するシリコン窒化膜ＣＳ１が、ＰＭＯＳの上面に接するようにはチャネルに圧縮応力を付加するシリコン窒化膜ＣＳ２が、それぞれ形成された半導体装置が形成される。
【００６３】
次に、本実施の形態の比較例としての製造方法である図１７〜図１８を参照しながら、本実施の形態の作用効果について説明する。
【００６４】
図１７を参照して、本実施の形態の比較例においては、図２と同様にＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳを有する半導体装置の製造方法として、図３〜図１２の各工程の後に、ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳ領域のすべての側壁シリコン窒化膜ＳＷＮがたとえば通常のウェットエッチング技術により除去される。このとき側壁シリコン窒化膜ＳＷＮと同時に、ＦＭＯＮＯＳのメモリゲート部を構成し、電荷を蓄積するためのシリコン窒化膜Ｎが上方から除去されることがある。これは側壁シリコン窒化膜ＳＷＮとシリコン窒化膜Ｎとのエッチング選択比が低いためである。すなわちメモリゲート部の積層絶縁膜を構成するシリコン酸化膜Ｏ１およびシリコン酸化膜Ｏ２に挟まれたシリコン窒化膜Ｎが欠落した状態となる。この状態で後工程として本実施の形態と同様にシリコン窒化膜ＣＳ１、ＣＳ２を形成することにより、図１８に示す態様の半導体装置が形成される。
【００６５】
コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に挟まれた領域におけるシリコン窒化膜Ｎが除去されても、ＦＭＯＮＯＳの機能上の影響は小さい。しかし当該シリコン窒化膜Ｎはコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に挟まれた領域から、メモリゲート電極ＭＧと半導体基板ＳＵＢとの間の領域に連なる形状を有している。このため特にシリコン窒化膜Ｎがエッチングされる速度が速い場合には、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に挟まれた領域におけるシリコン窒化膜Ｎのみならず、メモリゲート電極ＭＧと半導体基板ＳＵＢとの間の領域におけるシリコン窒化膜Ｎも除去される。このような状態になればＦＭＯＮＯＳとして電荷を蓄積する機能が損なわれる。
【００６６】
そこで本実施の形態においては、ＦＭＯＮＯＳ領域の特に積層絶縁膜を構成するシリコン窒化膜Ｎの上面に接するシリコン窒化膜ＣＳ１などの上に、保護膜としてのレジストパターンＰＨＲが形成された状態で、ＰＭＯＳ領域に形成される側壁シリコン窒化膜ＳＷＮが除去される。このようにすれば、ＰＭＯＳ領域の側壁シリコン窒化膜ＳＷＮと併せてシリコン窒化膜Ｎが除去される不具合の発生を抑制することができ、形成されるＦＭＯＮＯＳの情報を記憶する機能を確保することができる。
【００６７】
また本実施の形態においては、ｎチャネル型のトランジスタであるＮＭＯＳにはチャネルに引張応力を付加するシリコン窒化膜ＣＳ１を、ｐチャネル型のトランジスタであるＰＭＯＳにはチャネルに圧縮応力を付加するシリコン窒化膜ＣＳ２を、それぞれ形成することにより、当該半導体装置の電流駆動能力をさらに高めることができる。またＭＯＮＯＳ型メモリセルであるＦＭＯＮＯＳにチャネルに引張応力を付加するシリコン窒化膜ＣＳ１を形成することにより、当該メモリセルのオンオフ比をより高めることができる。
【００６８】
なお本実施の形態においては、ＰＭＯＳについては側壁シリコン窒化膜ＳＷＮを除去することにより、シリコン窒化膜ＣＳ２とチャネル領域との距離をより短くしているのに対し、ＮＭＯＳについては側壁シリコン窒化膜ＳＷＮを維持している。もともとＮＭＯＳにおいて、ＳＰＴによる電流駆動能力の改善効果は１０％以内と小さいため、このようにＮＭＯＳには側壁シリコン窒化膜ＳＷＮが残っていても、問題はない。
【００６９】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、コンタクトエッチストッパ膜の構成および当該部分の製造方法において異なっている。以下、本実施の形態の構成について図１９を用いて説明する。
【００７０】
図１９を参照して、本実施の形態の半導体装置は、図２に示す実施の形態１の半導体装置と比較して、ＰＭＯＳ領域のみならず、ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳ領域のすべてにおいて、チャネル領域に圧縮応力を付加するシリコン窒化膜ＣＳ２が形成されている点において異なっている。具体的にはＦＭＯＮＯＳおよびＮＭＯＳ領域においては図２の半導体装置におけるシリコン窒化膜ＣＳ１および絶縁膜ＳＩＩは形成されておらず、これらの代わりにシリコン窒化膜ＣＳ２が形成されている。
【００７１】
なお本実施の形態においては、ＦＭＯＮＯＳおよびＮＭＯＳ領域におけるシリコン窒化膜ＣＳ２にはゲルマニウム（Ｇｅ）やシリコンなどのイオンが注入されることが好ましい。このようにすれば、ｎチャネル型であるＦＭＯＮＯＳおよびＮＭＯＳ領域におけるシリコン窒化膜ＣＳ２が、チャネル領域に付加する圧縮応力を緩和することができる。すなわち本実施の形態においては、ＦＭＯＮＯＳおよびＮＭＯＳ領域におけるシリコン窒化膜ＣＳ２がチャネル領域に付加する圧縮応力が、ＰＭＯＳ領域におけるシリコン窒化膜ＣＳ２がチャネル領域に付加する圧縮応力と比較して小さいことが好ましい。
【００７２】
図１９の半導体装置は以上の点においてのみ図２の半導体装置と異なっており、他の点については図２の半導体装置と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００７３】
次に、図１９に示す本実施の形態の半導体装置の製造方法について、図２０を用いて説明する。
【００７４】
図２０を参照して、本実施の形態における半導体装置の製造方法は、図３〜図１２と同様の工程の後に、図１４の工程と同様に、ＰＭＯＳ領域に開口を有する（ＦＭＯＮＯＳおよびＮＭＯＳ領域の上面を覆う）レジスト膜のパターンＰＨＲ（保護膜）が形成される。当該レジストパターンＰＨＲをマスクとして、通常のエッチング技術により、ＰＭＯＳを形成する領域における側壁シリコン窒化膜ＳＷＮが除去される。すなわちここでは、保護膜としてのレジストパターンＰＨＲがＦＭＯＮＯＳ領域のシリコン窒化膜Ｎの上面を覆った状態で、ＰＭＯＳ領域における側壁シリコン窒化膜ＳＷＮが除去される。したがってＦＭＯＮＯＳ領域およびＮＭＯＳ領域における側壁シリコン窒化膜ＳＷＮは維持される。
【００７５】
図２０の工程におけるレジストパターンＰＨＲが除去された後、ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳを形成する領域を覆うように、図１５の工程と同様に半導体基板ＳＵＢの主表面上にシリコン窒化膜ＣＳ２が形成される。このようにして図１９に示す半導体装置が形成される。
【００７６】
なお図示しないが、たとえば通常の注入技術を用いて、ＦＭＯＮＯＳおよびＮＭＯＳ領域に形成されるシリコン窒化膜ＣＳ２に、ゲルマニウムやシリコンなどのイオンを注入してもよい。
【００７７】
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、実施の形態１と同様に、ＰＭＯＳ領域には圧縮応力を付加することが可能なシリコン窒化膜ＣＳ２が形成される。このためＰＭＯＳの電流駆動能力をさらに高めることができる。またＰＭＯＳに側壁シリコン窒化膜ＳＷＮが形成されないため、圧縮応力を付加するシリコン窒化膜ＣＳ２とチャネル領域との距離をより短くすることができる。このため、シリコン窒化膜ＣＳ２がＰＭＯＳのチャネル領域に圧縮応力をより効率的に付加することができる。
【００７８】
本実施の形態において、図２０に示す工程において形成される保護膜としてのレジストパターンＰＨＲは、シリコン窒化膜Ｎに加えて、ＦＭＯＮＯＳおよびＮＭＯＳ領域の側壁シリコン窒化膜ＳＷＮがエッチングされることを抑制する効果を有する。このため側壁シリコン窒化膜ＳＷＮにより、ＦＭＯＮＯＳおよびＮＭＯＳにおけるシリコン窒化膜ＣＳ２とチャネル領域との距離を、より長くすることができる。ＦＭＯＮＯＳおよびＮＭＯＳはｎチャネル型のメモリセル（トランジスタ）であるため、チャネル領域に引張応力を加えることにより電流駆動能力が高められる。したがって側壁シリコン窒化膜ＳＷＮによりＦＭＯＮＯＳおよびＮＭＯＳにおけるシリコン窒化膜ＣＳ２とチャネル領域との距離が長くなれば、シリコン窒化膜ＣＳ２がチャネル領域に付加する圧縮応力をより小さくし、電流駆動能力の低下を抑制することができる。
【００７９】
なお本実施の形態のようにＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳ領域のすべての領域においてシリコン窒化膜ＣＳ２を形成することにより、実施の形態１のようにシリコン窒化膜ＣＳ１およびＣＳ２が別工程で形成される場合に比べて工程を簡素にすることができる。
【００８０】
本実施の形態は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００８１】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、ＰＭＯＳの構成および当該部分の製造方法において異なっている。以下、本実施の形態の構成について図２１を用いて説明する。
【００８２】
図２１を参照して、本実施の形態においては、ＰＭＯＳにおけるソース領域とドレイン領域とに挟まれたチャネル領域に、ｐ型の不純物領域としてのいわゆる埋め込みチャネルＥＣが形成されている。また本実施の形態においては、ＰＭＯＳを構成するゲート電極がｎ型の不純物を含む多結晶シリコンからなるｎ型ゲート電極ＮＧとなっている。
【００８３】
図２１の半導体装置は以上の点においてのみ図２の半導体装置と異なっており、他の点については図２の半導体装置と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００８４】
次に、図２１に示す本実施の形態の半導体装置の製造方法について、図２２〜図２５を用いて説明する。
【００８５】
図２２を参照して、本実施の形態における半導体装置の製造方法は、図３と同様の工程の後に、通常の注入技術により、ｎ型ウェル領域ＮＷＬ内の半導体基板ＳＵＢの表面の一部に、ボロンなどのｐ型不純物のイオンが注入され、ｐ型の不純物領域が形成される。具体的には、ｎ型ウェル領域ＮＷＬ内の半導体基板ＳＵＢの表面のうち、後に形成されるソースとドレインとに挟まれた領域（チャネル領域が形成される領域）において、ｐ型不純物を含む埋め込みチャネルＥＣが形成される。
【００８６】
図２３を参照して、図２２の工程の後、図４〜図６と同様の工程がなされ、図７の工程と同様にコントロール部およびメモリゲート部が形成される。その後に、ＮＭＯＳおよびＰＮＯＳ領域に開口を有するレジストパターンＰＨＲが形成され、その後、通常の写真製版技術により、ＮＭＯＳおよびＰＭＯＳ領域における多結晶シリコンＧの内部に、砒素やリンなどのｎ型不純物のイオンが注入される。
【００８７】
図２４を参照して、図２３の工程の後、図８の工程と同様に、ＮＭＯＳおよびＰＭＯＳ領域における多結晶シリコンＧおよびゲート絶縁膜ＧＩがパターニングされる。これにより、ＮＭＯＳを構成するｎ型ゲート電極ＮＧおよびゲート絶縁膜ＧＩ、ならびにＰＭＯＳを構成するＰＭＯＳのｎ型ゲート電極ＮＧおよびゲート絶縁膜ＧＩが形成される。
【００８８】
図２５を参照して、図２４の工程の後、図９の工程と同様の処理がなされる。これにより、ＰＭＯＳ領域に形成される１対の低濃度ｐ型不純物領域ＰＰＲに挟まれた領域には埋め込みチャネルＥＣが配置された態様となる。以後、図１０〜図１６の工程と同様の処理がなされることにより、図２１に示す半導体装置が形成される。
【００８９】
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、実施の形態１における作用効果に加えて、ＰＭＯＳをｎ型ゲート電極ＮＧにすることにより、ｐ型ゲート電極を形成する（ｐ型の不純物を注入する）ために用いるマスクが不要となる。したがってマスクの製造コストを削減することができる。
【００９０】
また本実施の形態における埋め込みチャネルＥＣを有する構成を、本明細書中の他の各実施の形態に適用してもよい。
【００９１】
本実施の形態は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００９２】
（実施の形態４）
本実施の形態は、実施の形態１と比較して、ＦＭＯＮＯＳおよびＮＭＯＳの構成および当該部分の製造方法において異なっている。以下、本実施の形態の構成について図２６を用いて説明する。
【００９３】
図２６を参照して、本実施の形態においては、ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳともに、ゲート絶縁膜ＧＩとゲート電極ＣＧ、ＭＧ、ＮＧ、ＰＧとの積層構造の外側の側壁に接するように、側壁シリコン酸化膜ＳＷＩが形成されている。側壁シリコン酸化膜ＳＷＩは、半導体基板ＳＵＢの主表面と、ゲート電極ＣＧ、ＭＧ、ＮＧ、ＰＧの側面との双方を覆うように形成されており、その厚みは１０ｎｍ以下であることが好ましい。しかし本実施の形態においては、ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳともに、側壁シリコン窒化膜ＳＷＮ（図２参照）が形成されていない。
【００９４】
また本実施の形態においては、ＦＭＯＮＯＳのメモリゲート部を構成するシリコン窒化膜Ｎのうち、特にコントロールゲート電極ＣＧとメモリゲート電極ＭＧとに挟まれた領域が、シリコン酸化膜Ｏ１、Ｏ２を含む積層絶縁膜の最上部からの一部の領域において、エッチングにより除去されている。
【００９５】
コントロールゲート電極ＣＧとメモリゲート電極ＭＧとに挟まれた領域におけるシリコン窒化膜Ｎの最上部は、メモリゲート電極ＭＧの最上面よりも低く、メモリゲート電極ＭＧの最下面よりも高い位置にある。なおメモリゲート電極ＭＧの上面に接するようにシリサイドＳＣが形成される場合には、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとに挟まれた領域におけるシリコン窒化膜Ｎの最上部は、当該シリサイドＳＣの最上面よりも低く、メモリゲート電極ＭＧの最下面よりも高い位置にあることが好ましい。上記のいずれの場合においても、シリコン窒化膜Ｎのうち特にメモリゲート電極ＭＧと半導体基板ＳＵＢとの間の領域については、他の実施の形態と同様にシリコン窒化膜Ｎが配置されている。
【００９６】
図２６の半導体装置は以上の点においてのみ図２の半導体装置と異なっており、他の点については図２の半導体装置と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００９７】
次に、図２６に示す本実施の形態の半導体装置の製造方法について、図２７〜図２９を用いて説明する。
【００９８】
図２７を参照して、本実施の形態における半導体装置の製造方法は、図３〜図１２と同様の工程の後に、たとえばウェットエッチング技術により、ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳ領域のすべての側壁シリコン窒化膜ＳＷＮが除去される。このとき同時に、ＦＭＯＮＯＳのメモリゲート部を構成するシリコン窒化膜Ｎが、その最上面から一部の領域において除去される。
【００９９】
ここではメモリゲート電極ＭＧの上面にシリサイドＳＣが形成されている。このため、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の領域におけるシリコン窒化膜Ｎの一部が除去されることにより、残存するシリコン窒化膜Ｎの最上部の高さが、シリサイドＳＣの最上面よりも低く、メモリゲート電極ＭＧの最下面よりも高い位置になる程度に、シリコン窒化膜Ｎがエッチングされることが好ましい。またコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の領域におけるシリコン窒化膜Ｎの、上側の一部のみが除去されることが好ましく、たとえばメモリゲート電極ＭＧと半導体基板ＳＵＢとの間のシリコン窒化膜Ｎは除去されず残存することが好ましい。
【０１００】
以上のように、シリコン窒化膜Ｎの一部の領域のみエッチングするためには、シリコン窒化膜Ｎと同時にエッチングされる側壁シリコン窒化膜ＳＷＮのエッチングを等方性にすることが好ましい。具体的には、図２７における上下方向のエッチング速度よりも図２７における左右方向のエッチング速度を大きくすることにより、側壁シリコン窒化膜ＳＷＮは左右方向から速いエッチング速度で除去される。これに対して上方から削られるシリコン窒化膜Ｎはエッチング速度が遅い。このためコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間のシリコン窒化膜Ｎは、上側の一部のみが除去されることになる。側壁シリコン窒化膜ＳＷＮが左右方向からすべて削り取られた時点で、エッチングを中止することにより、メモリゲート電極ＭＧと半導体基板ＳＵＢとの間に形成されるシリコン窒化膜Ｎは除去されることなく維持される。
【０１０１】
図２８を参照して、図２７の工程の後、図１３〜図１４の各工程と同様の処理がなされる。図２９を参照して、図２８の工程の後、図１５〜図１６の各工程と同様の処理がなされる。図２９のレジストパターンＰＨＲを除去することにより、図２６に示す半導体装置が形成される。
【０１０２】
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、ＰＭＯＳに加え、ＦＭＯＮＯＳおよびＮＭＯＳについても、側壁シリコン窒化膜ＳＷＮが除去される。この状態で、ＦＭＯＮＯＳおよびＮＭＯＳの上面には引張応力を有するシリコン窒化膜ＣＳ１が、ＰＭＯＳの上面には圧縮応力を有するシリコン窒化膜ＣＳ２が形成される。このため、ＦＭＯＮＯＳおよびＮＭＯＳについても、ＰＭＯＳと同様に、シリコン窒化膜ＣＳ１とチャネル領域との距離が短くなる。したがって、シリコン窒化膜ＣＳ１がＰＭＯＳのチャネル領域に圧縮応力をより効率的に付加することができ、ＦＭＯＮＯＳのメモリセルとしてのオンオフ比をより向上することができるとともに、ＮＭＯＳの電流駆動能力をより高めることができる。
【０１０３】
またＦＭＯＮＯＳおよびＮＭＯＳ（ＰＭＯＳ）における側壁シリコン酸化膜ＳＷＩの厚みを１０ｎｍ以下とすることにより、ＦＭＯＮＯＳおよびＮＭＯＳにおけるシリコン窒化膜ＣＳ１とチャネル領域との距離を、シリコン窒化膜ＣＳ１の引張応力を十分にチャネル領域に付加することが可能な距離とすることができる。
【０１０４】
シリコン窒化膜Ｎはコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の領域の一部のみがエッチングされ、他の領域においては維持される。このようにシリコン窒化膜Ｎがコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の領域の上方のみにおいて除去されることは、ＦＭＯＮＯＳの機能を確保する上では許容される。このためＦＭＯＮＯＳとしての機能を損なうことなく、ＦＭＯＮＯＳのメモリセルとしてのオンオフ比を向上することができる。
【０１０５】
本実施の形態は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１０６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また以上に述べた各実施の形態の構成を適宜組合せてもよい。
【産業上の利用可能性】
【０１０７】
本発明は、ＦＭＯＮＯＳおよびＣＭＯＳを有する半導体装置およびその製造方法に、特に有利に適用され得る。
【符号の説明】
【０１０８】
ＣＧ  コントロールゲート電極、ＣＳ１，ＣＳ２  シリコン窒化膜、ＤＶ  半導体装置、ＥＣ  埋め込みチャネル、Ｇ  多結晶シリコン、ＧＩ  ゲート絶縁膜、ＭＧ  メモリゲート電極、Ｎ  シリコン窒化膜、ＮＧ  ｎ型ゲート電極、ＮＮＲ  低濃度ｎ型不純物領域、ＮＲ  ｎ型不純物領域、Ｏ１，Ｏ２  シリコン酸化膜、ＰＨＲ  レジストパターン、ＰＰＲ  低濃度ｐ型不純物領域、ＰＲ  ｐ型不純物領域、ＳＣ  シリサイド、ＳＩ  トレンチ分離構造、ＳＩＩ  絶縁膜、ＳＵＢ  半導体基板、ＳＷＩ  側壁シリコン酸化膜、ＳＷＮ  側壁シリコン窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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