(57)【特許請求の範囲】
【請求項１】
メモリセルと、読み出し回路と、を有し、
前記メモリセルは、第１のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのゲートは、ワード線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、ビット線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記容量素子と電気的に接続され、
前記第１のトランジスタがオンになる期間において、前記ビット線の電位のハイレベル又はロウレベルが切り替わり、
前記容量素子に保持される電荷量は、前記第１のトランジスタがオンになる前記期間において前記ビット線の電位がハイレベル又はロウレベルである時間によって制御され、
前記読み出し回路は、第１乃至第３のコンパレータと、第２のトランジスタと、を有し、
前記第１のコンパレータの第１の入力端子は、前記ビット線と電気的に接続され、
前記第２のコンパレータの第１の入力端子は、前記ビット線と電気的に接続され、
前記第３のコンパレータの第１の入力端子は、前記ビット線と電気的に接続され、
前記第１のコンパレータの第２の入力端子は、第１の配線と電気的に接続され、
前記第２のコンパレータの第２の入力端子は、第２の配線と電気的に接続され、
前記第３のコンパレータの第２の入力端子は、第３の配線と電気的に接続され、
前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記ビット線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第５の配線と電気的に接続され、
前記第１の配線は、第１の電圧を供給する機能を有し、
前記第２の配線は、第２の電圧を供給する機能を有し、
前記第３の配線は、第３の電圧を供給する機能を有し、
前記第１乃至第３の電圧は、互いに異なる値であることを特徴とする記憶装置。
【請求項２】
メモリセルと、読み出し回路と、を有し、
前記メモリセルは、第１のトランジスタと、容量素子と、を有し、
前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第１のトランジスタのゲートは、ワード線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、ビット線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記容量素子と電気的に接続され、
前記第１のトランジスタがオンになる期間において、前記ビット線の電位のハイレベル又はロウレベルが切り替わり、
前記容量素子に保持される電荷量は、前記第１のトランジスタがオンになる前記期間において前記ビット線の電位がハイレベル又はロウレベルである時間によって制御され、
前記読み出し回路は、第１乃至第３のコンパレータと、第２のトランジスタと、を有し、
前記第１のコンパレータの第１の入力端子は、前記ビット線と電気的に接続され、
前記第２のコンパレータの第１の入力端子は、前記ビット線と電気的に接続され、
前記第３のコンパレータの第１の入力端子は、前記ビット線と電気的に接続され、
前記第１のコンパレータの第２の入力端子は、第１の配線と電気的に接続され、
前記第２のコンパレータの第２の入力端子は、第２の配線と電気的に接続され、
前記第３のコンパレータの第２の入力端子は、第３の配線と電気的に接続され、
前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記ビット線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第５の配線と電気的に接続され、
前記第１の配線は、第１の電圧を供給する機能を有し、
前記第２の配線は、第２の電圧を供給する機能を有し、
前記第３の配線は、第３の電圧を供給する機能を有し、
前記第１乃至第３の電圧は、互いに異なる値であることを特徴とする記憶装置。
【請求項３】
請求項１又は請求項２において、
前記第５の配線は、第４の電圧を供給する機能を有し、
前記第１の電圧は、前記第４の電圧よりも低電圧であり、
前記第２の電圧は、前記第４の電圧と同電圧であり、
前記第３の電圧は、前記第４の電圧よりも高電圧であることを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶素子の駆動方法に関する。特に、多値情報の保持が可能な記憶素子の駆動方法に関する。また、当該記憶素子を有する半導体装置の駆動方法に関する。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＳＲＡＭはフリップフロップなどの回路を用いて記憶内容を保持するため、記憶素子毎の素子の数が多くなり（例えば、記憶素子毎にトランジスタが６個）、記憶容量あたりの単価が高くなるという問題がある。
【０００４】
揮発性記憶装置の別の例としてはＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭはメモリセルを構成するトランジスタを選択して容量素子に電荷を蓄積することで情報を記憶する。なお、ＤＲＡＭは、１ビット（２値）の情報を記憶する素子として利用されることが一般的であるが、ＤＲＡＭが有する容量素子に蓄積される電荷量を４段階以上設定することで２ビット（４値）以上の情報を記憶する素子として利用することも可能である（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−３２０２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１で開示される半導体記憶装置は、メモリセルに多値化された情報を書き込む又は読み出すためにビット線を階層化するなど半導体記憶装置の構造が複雑化するという問題がある。上述した問題に鑑み、本発明の一態様は、記憶素子の保持情報の多値化を簡便に行うことを目的の一とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、記憶素子が有するトランジスタがオン状態の期間において、当該記憶素子に対して情報の書き込みを行う配線（ビット線）の電位を変動させることで、当該記憶素子が有する容量素子に蓄積される電荷量を制御することを要旨とする。
【０００８】
具体的には、本発明の一態様は、ワード線と、ビット線と、ゲートが前記ワード線に電気的に接続され、ソース及びドレインの一方が前記ビット線に電気的に接続されたトランジスタと、一方の電極が前記トランジスタのソース及びドレインの他方に電気的に接続され、他方の電極が固定電位を供給する配線に電気的に接続された容量素子と、を有する記憶素子の駆動方法であって、前記トランジスタをオン状態とする電位が前記ワード線に供給される期間内において前記ビット線の電位を変動させることで、前記トランジスタのソース及びドレインの他方並びに前記容量素子の一方の電極が電気的に接続されるノードにおいて保持される電荷量を制御することを特徴とする記憶素子の駆動方法である。
【発明の効果】
【０００９】
本発明の一態様に係る記憶素子の駆動方法は、ビット線に与えられる電位を変動させることで当該記憶素子において保持される情報の多値化を行う。そのため、当該記憶素子を有する半導体装置の構造を複雑化せずとも記憶素子の保持情報を多値化することが可能である。
【図面の簡単な説明】
【００１０】
【図１】（Ａ）記憶素子の構成例を示す図、（Ｂ）〜（Ｅ）駆動方法の例を示す図。
【図２】（Ａ）読み出し回路の構成例を示す図、（Ｂ）〜（Ｅ）駆動方法の例を示す図。
【図３】（Ａ）〜（Ｈ）トランジスタの作製方法の一例を示す図。
【図４】（Ａ）〜（Ｃ）トランジスタのオフ電流の測定方法を説明するための図。
【図５】（Ａ）、（Ｂ）トランジスタの特性を示す図。
【図６】トランジスタの特性を示す図。
【図７】トランジスタの特性を示す図。
【図８】トランジスタの特性を示す図。
【図９】トランジスタの特性を示す図。
【図１０】実施例１で行った測定に係る回路図。
【図１１】（Ａ）実施例１で行った書き込み動作を示す図、（Ｂ）読み出し動作を示す図。
【図１２】実施例１で行って測定結果を示す図。
【図１３】（Ａ）、（Ｂ）実施例１で行った測定結果を示す図。
【図１４】（Ａ）〜（Ｆ）半導体装置の具体例を示す図。
【図１５】酸化物半導体の結晶構造を説明する図。
【図１６】酸化物半導体の結晶構造を説明する図。
【図１７】酸化物半導体の結晶構造を説明する図。
【図１８】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１９】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２０】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２１】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２２】計算に用いたトランジスタの断面構造を説明する図。
【図２３】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２４】試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図２５】試料２であるトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図２６】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２７】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２８】Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。
【図２９】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図３０】半導体装置の上面図及び断面図。
【図３１】半導体装置の上面図及び断面図。
【図３２】酸化物半導体の結晶構造を説明する図。
【発明を実施するための形態】
【００１１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１２】
＜記憶素子の駆動方法例＞
まず、記憶素子１０における情報の書き込み動作について図１（Ａ）〜（Ｅ）を参照して説明する。図１（Ａ）は、本発明の一態様の記憶素子の構成例を示す図である。
【００１３】
図１（Ａ）に示す記憶素子１０は、ゲートがワード線１１に電気的に接続され、ソース及びドレインの一方がビット線１２に電気的に接続されたトランジスタ１０１と、一方の電極がトランジスタ１０１のソース及びドレインの他方に電気的に接続され、他方の電極が固定電位を供給する配線１３に電気的に接続された容量素子１０２とを有する。
【００１４】
なお、当該固定電位としては、任意の電位を適用することが可能である。例えば、当該固定電位として接地電位又は０Ｖなどを適用することが可能である。また、ここでは、トランジスタ１０１は、Ｎチャネル型トランジスタである。また、トランジスタ１０１のソース及びドレインの他方並びに容量素子１０２の一方の電極に電気的に接続されたノードをノードＡと呼び、記憶素子１０の駆動方法について以下に説明する。
【００１５】
図１（Ｂ）〜（Ｅ）は、記憶素子１０に対して情報の書き込みが行われる際のワード線１１の電位、ビット線１２の電位、及びノードＡの電位の変化を示す図である。なお、図１（Ｂ）〜（Ｅ）のそれぞれは、記憶素子１０に対して異なる情報を書き込む（ノードＡに異なる電位を書き込む）際の駆動方法の例を示す図である。
【００１６】
図１（Ｂ）に示す駆動方法においては、ビット線１２の電位がハイレベルとなる期間ｔ２がワード線１１の電位がハイレベルとなる期間ｔ１を含む。そのため、図１（Ｂ）に示す駆動方法においては、期間ｔ１に渡ってノードＡに正電荷が供給される。これにより、期間ｔ１後のノードＡの電位は、後述する図１（Ｃ）〜（Ｅ）に示すノードＡの電位と比較して最も高くなる。
【００１７】
図１（Ｃ）に示す駆動方法においては、ビット線１２の電位がハイレベルとなる期間ｔ４がワード線１１の電位がハイレベルとなる期間ｔ３の後半部と重畳する。そのため、図１（Ｃ）に示す駆動方法においては、期間ｔ３の後半部においてのみノードＡに正電荷が供給される。これにより、期間ｔ３後のノードＡの電位は、前述した図１（Ｂ）に示すノードＡの電位よりも低く、且つ後述する図１（Ｄ）、（Ｅ）に示すノードＡの電位よりも高くなる。
【００１８】
図１（Ｄ）に示す駆動方法においては、ビット線１２の電位がハイレベルとなる期間ｔ６がワード線１１の電位がハイレベルとなる期間ｔ５の前半部と重畳する。そのため、図１（Ｄ）に示す駆動方法においては、期間ｔ５の前半部においてノードＡに正電荷が供給され、且つ後半部において当該正電荷が放出される。これにより、期間ｔ５後のノードＡの電位は、前述した図１（Ｂ）、（Ｃ）に示すノードＡの電位よりも低く、且つ後述する図１（Ｅ）に示すノードＡの電位よりも高くなる。
【００１９】
図１（Ｅ）に示す駆動方法においては、ワード線１１の電位がハイレベルとなる期間ｔ７に渡ってビット線１２の電位がロウレベルと維持する。これにより、期間ｔ７後のノードＡの電位は、前述した図１（Ｂ）〜（Ｄ）に示すノードＡの電位と比較して最も低くなる。
【００２０】
以上のように、本明細書で開示される記憶素子１０の駆動方法においては、当該記憶素子のノードＡの電位を、ワード線１１の電位がハイレベルとなる期間（トランジスタ１０１がオン状態となる期間）に渡ってビット線１２の電位を特定の電位（ハイレベルの電位又はロウレベルの電位）に維持すること、又は当該期間においてビット線１２の電位を変動することによって所望の値へと設定する。これにより、当該ノードＡの電位（ノードＡに保持される電荷量）を簡便に複数レベルに設定することが可能である。すなわち、当該記憶素子の保持情報の多値化を簡便に行うことが可能である。
【００２１】
なお、図１（Ｂ）〜（Ｅ）においては、当該ノードＡの電位を４段階に設定する（記憶素子１０が２ビットの情報を保持する）例について示したが、ビット線１２の電位を適宜制御することによりノードＡの電位を５段階以上に設定することも可能である。
【００２２】
次いで、記憶素子１０における情報の読み出し動作について図２（Ａ）〜（Ｅ）を参照して説明する。図２（Ａ）は、図１（Ａ）に示した記憶素子１０から情報を読み出す読み出し回路２０の構成例を示す図である。
【００２３】
図２（Ａ）に示す読み出し回路２０は、ゲートがプリチャージ信号（ＰＣＥ）を供給する配線に電気的に接続され、ソース及びドレインの一方がプリチャージ電圧（Ｖｐｃ）を供給する配線に電気的に接続され、ソース及びドレインの他方がビット線１２に電気的に接続されたトランジスタ２００と、第１の入力端子が第１の参照電圧（Ｖｒｅｆ１）を供給する配線に電気的に接続され、第２の入力端子がビット線１２に電気的に接続されたコンパレータ２０１と、第１の入力端子が第２の参照電圧（Ｖｒｅｆ２）を供給する配線に電気的に接続され、第２の入力端子がビット線１２に電気的に接続されたコンパレータ２０２と、第１の入力端子が第３の参照電圧（Ｖｒｅｆ３）を供給する配線に電気的に接続され、第２の入力端子がビット線１２に電気的に接続されたコンパレータ２０３とを有する。
【００２４】
なお、ここでは、当該プリチャージ電圧（Ｖｐｃ）は、ビット線１２に与えられるハイレベルの電位とロウレベルの電位の中間電位（当該ハイレベルの電位を３Ｖ、当該ロウレベルの電位を０Ｖとした場合は１．５Ｖ）であるとする。また、ここでは、第１の参照電圧（Ｖｒｅｆ１）は、プリチャージ電圧（Ｖｐｃ）よりも低電圧であり、第２の参照電圧（Ｖｒｅｆ２）は、プリチャージ電圧（Ｖｐｃ）と同電圧であり、第３の参照電圧（Ｖｒｅｆ３）は、プリチャージ電圧（Ｖｐｃ）よりも高電圧であるとする。したがって、読み出し回路２０においては、コンパレータ２０１の出力信号（Ｏｕｔ１）、コンパレータ２０２の出力信号（Ｏｕｔ２）、及びコンパレータ２０３の出力信号（Ｏｕｔ３）を判別することによって記憶素子１０に保持された情報の読み出しを行うことが可能である。具体的な読み出し動作の例について以下に説明する。
【００２５】
図２（Ｂ）〜（Ｅ）は、記憶素子１０から情報の読み出しが行われる際のプリチャージ信号（ＰＣＥ）、ノードＡの電位、ワード線１１の電位、及びビット線１２の電位を示す図である。なお、図２（Ｂ）〜（Ｅ）のそれぞれは、図１（Ｂ）〜（Ｅ）に示す動作のそれぞれによって記憶素子１０に書き込まれた情報（ノードＡの電位）を読み出す際の駆動方法の例を示す図である。図２（Ｂ）〜（Ｅ）のそれぞれにおいては、プリチャージ信号（ＰＣＥ）がハイレベルの電位を示す期間（Ｔ１、Ｔ３、Ｔ５、Ｔ７）においてビット線１２の電位をプリチャージ電圧（Ｖｐｃ）に設定する。その後、ワード線１１の電位がハイレベルとなる期間（Ｔ２、Ｔ４、Ｔ６、Ｔ８）において、ビット線１２とノードＡの間で電荷の授受が生じる。これにより、ビット線１２の電位を記憶素子１０に保持された情報（ノードＡの電位）に応じて変動させることができ、当該ビット線１２の電位をコンパレータ２０１〜２０３によって判別することで記憶素子１０において保持された情報の読み出しを行う。
【００２６】
なお、図２（Ｂ）は、図１（Ｂ）に示す駆動方法によって記憶素子１０に保持された情報を読み出す際の動作を示す図であり、図２（Ｃ）は、図１（Ｃ）に示す駆動方法によって記憶素子１０に保持された情報を読み出す際の動作を示す図であり、図２（Ｄ）は、図１（Ｄ）に示す駆動方法によって記憶素子１０に保持された情報を読み出す際の動作を示す図であり、図２（Ｅ）は、図１（Ｅ）に示す駆動方法によって記憶素子１０に保持された情報を読み出す際の動作を示す図である。
【００２７】
＜半導体装置の具体例＞
本明細書で開示される記憶素子１０を有する半導体装置は、記憶素子１０を構成するトランジスタ１０１、及び読み出し回路２０を含む記憶素子１０を駆動するための駆動回路を構成するトランジスタなど多数のトランジスタを有する。ただし、これらのトランジスタに求められる特性は異なる。具体的には、本明細書で開示される記憶素子１０においては、ノードＡに保持された電荷量を制御することによって情報の多値化を行う。そのため、当該情報の保持期間における当該電荷量の変動が抑制されることが好ましい。端的に述べると、記憶素子１０を構成するトランジスタ１０１として、オフ電流の値が低いトランジスタを適用することが好ましい。これにより、当該記憶素子１０における保持情報の正確性を向上させること及びリフレッシュ間隔を長期化することなどが可能となる。他方、読み出し回路２０を含む記憶素子１０を駆動するための駆動回路を構成するトランジスタとして高速動作性に優れたトランジスタを適用することが好ましい。端的に述べると、当該駆動回路を構成するトランジスタとして移動度の高いトランジスタを適用することが好ましい。
【００２８】
例えば、前者のトランジスタとして酸化物半導体によってチャネル領域が形成されるトランジスタを適用し、後者のトランジスタとして多結晶シリコン又は単結晶シリコンによってチャネル領域が形成されるトランジスタを適用することが好ましい。これにより、上記の要求を満たすことが可能となる。具体的には、単結晶シリコン基板を用いて作製されたトランジスタを駆動回路用のトランジスタとして適用し、且つ当該単結晶シリコン基板上にフォトリソグラフィ法などを用いて作製されたチャネル領域が酸化物半導体によって形成されるトランジスタを記憶素子１０用のトランジスタとして適用すること、又は絶縁表面を有する基板（例えば、ガラス基板）上に酸化物半導体によってチャネル領域が形成されるトランジスタと、多結晶シリコン又は単結晶シリコンによってチャネル領域が形成されるトランジスタとを設け、前者を記憶素子１０用のトランジスタとして適用し、且つ後者を駆動回路用のトランジスタとして適用することなどによって当該半導体装置を実現することが可能である。
【００２９】
ただし、当該駆動回路を構成するトランジスタの全てを多結晶シリコン又は単結晶シリコンなどの移動度の高いトランジスタとする必要はない。例えば、図２（Ａ）に示すトランジスタ２００として酸化物半導体によってチャネル領域が形成されるトランジスタを適用することも可能である。
【００３０】
なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低いことを特徴とする。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。
【００３１】
加えて、当該酸化物半導体は、電子供与体（ドナー）となり得る水分または水素などの不純物濃度が低減されたｉ型（真性半導体）又はｉ型に限りなく近い酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）であることが好ましい。これにより、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流（リーク電流）をさらに低減することが可能である。具体的には、当該酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素濃度の測定値が、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、より好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下である。また、ホール効果測定により測定できる当該酸化物半導体のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【００３２】
なお、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行う水素濃度の分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００３３】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００３４】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００３５】
例えば、酸化物半導体として、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、及び酸化インジウム、酸化スズ、酸化亜鉛などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。例えば、上記酸化物半導体は、シリコンを含んでいてもよい。
【００３６】
また、酸化物半導体として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、Ｆｅ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を指す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００３７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００３８】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００３９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００４０】
なお、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、組成比が、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いることで作製できる。
【００４１】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００４２】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００４３】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００４４】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００４５】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００４６】
【数１】
0005827540.tif 000002
【００４７】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００４８】
また、当該酸化物半導体の結晶構造は、特定の構造に限定されない。すなわち、当該酸化物半導体は、非晶質構造の酸化物半導体、結晶性酸化物半導体、又は非晶質構造と結晶とが混在する酸化物半導体であってもよい。例えば、六方晶構造の結晶を有し、且つ当該酸化物半導体が形成された面に対して概略垂直なｃ軸を有している結晶（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ；  ＣＡＡＣとも呼ぶ）を有する酸化物半導体とすることができる。
【００４９】
＜酸化物半導体の結晶構造＞
以下では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう）を含む酸化物について説明する。
【００５０】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【００５１】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００５２】
ＣＡＡＣに酸化が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【００５３】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【００５４】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【００５５】
ＣＡＡＣに含まれる結晶構造の一例について図１５乃至図１７及び図３２を用いて詳細に説明する。なお、特に断りがない限り、図１５乃至図１７及び図３２は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
【００５６】
図１５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１５（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１５（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１５（Ａ）に示す小グループは電荷が０である。
【００５７】
図１５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１５（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１５（Ｂ）に示す構造をとりうる。図１５（Ｂ）に示す小グループは電荷が０である。
【００５８】
図１５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１５（Ｃ）に示す小グループは電荷が０である。
【００５９】
図１５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１５（Ｄ）に示す小グループは電荷が＋１となる。
【００６０】
図１５（Ｅ）に、２個のＺｎを含む小グループを示す。図１５（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１５（Ｅ）に示す小グループは電荷が−１となる。
【００６１】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう）と呼ぶ。
【００６２】
ここで、これらの小グループ同士が結合する規則について説明する。Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【００６３】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【００６４】
図１６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【００６５】
図１６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１６（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１６（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【００６６】
図１６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【００６７】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【００６８】
具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【００６９】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
【００７０】
例えば、図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【００７１】
図１７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【００７２】
図１７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【００７３】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【００７４】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１７（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【００７５】
具体的には、図１７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【００７６】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図３２（Ａ）に示す結晶構造を取りうる。なお、図３２（Ａ）に示す結晶構造において、図１５（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【００７７】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図３２（Ｂ）に示す結晶構造を取りうる。なお、図３２（Ｂ）に示す結晶構造において、図１５（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【００７８】
＜酸化物半導体によってチャネル領域が形成されるトランジスタの移動度＞
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【００７９】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【００８０】
【数２】
0005827540.tif 000003
【００８１】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【００８２】
【数３】
0005827540.tif 000004
【００８３】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【００８４】
【数４】
0005827540.tif 000005
【００８５】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【００８６】
【数５】
0005827540.tif 000006
【００８７】
式（Ａ５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【００８８】
このようにして求めた欠陥密度等をもとに式（Ａ２）および式（Ａ３）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【００８９】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
【００９０】
【数６】
0005827540.tif 000007
【００９１】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（Ａ６）の第２項が増加するため、移動度μ１は低下することがわかる。
【００９２】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１８に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【００９３】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【００９４】
図１８で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【００９５】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１９乃至図２１に示す。なお、計算に用いたトランジスタの断面構造を図２２に示す。図２２に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域３０３ａおよび半導体領域３０３ｃを有する。半導体領域３０３ａおよび半導体領域３０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【００９６】
図２２（Ａ）に示すトランジスタは、下地絶縁層３０１と、下地絶縁層３０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物３０２の上に形成される。トランジスタは半導体領域３０３ａ、半導体領域３０３ｃと、それらに挟まれ、チャネル領域となる真性の半導体領域３０３ｂと、ゲート３０５を有する。ゲート３０５の幅を３３ｎｍとする。
【００９７】
ゲート３０５と半導体領域３０３ｂの間には、ゲート絶縁層３０４を有し、また、ゲート３０５の両側面には側壁絶縁物３０６ａおよび側壁絶縁物３０６ｂ、ゲート３０５の上部には、ゲート３０５と他の配線との短絡を防止するための絶縁物３０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域３０３ａおよび半導体領域３０３ｃに接して、ソース３０８ａおよびドレイン３０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【００９８】
図２２（Ｂ）に示すトランジスタは、下地絶縁層３０１と、酸化アルミニウムよりなる埋め込み絶縁物３０２の上に形成され、半導体領域３０３ａ、半導体領域３０３ｃと、それらに挟まれた真性の半導体領域３０３ｂと、幅３３ｎｍのゲート３０５とゲート絶縁層３０４と側壁絶縁物３０６ａおよび側壁絶縁物３０６ｂと絶縁物３０７とソース３０８ａおよびドレイン３０８ｂを有する点で図２２（Ａ）に示すトランジスタと同じである。
【００９９】
図２２（Ａ）に示すトランジスタと図２２（Ｂ）に示すトランジスタの相違点は、側壁絶縁物３０６ａおよび側壁絶縁物３０６ｂの下の半導体領域の導電型である。図２２（Ａ）に示すトランジスタでは、側壁絶縁物３０６ａおよび側壁絶縁物３０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域３０３ａおよび半導体領域３０３ｃであるが、図２２（Ｂ）に示すトランジスタでは、真性の半導体領域３０３ｂである。すなわち、半導体領域３０３ａ（半導体領域３０３ｃ）とゲート３０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物３０６ａ（側壁絶縁物３０６ｂ）の幅と同じである。
【０１００】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１９は、図２２（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１０１】
図１９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０１０２】
図２０は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２０（Ｂ）は１０ｎｍとしたものであり、図２０（Ｃ）は５ｎｍとしたものである。
【０１０３】
また、図２１は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍとしたものである。
【０１０４】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０１０５】
なお、移動度μのピークは、図１９では８０ｃｍ２／Ｖｓ程度であるが、図２０では６０ｃｍ２／Ｖｓ程度、図２１では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０１０６】
＜酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流＞
ここで、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流（リーク電流）を測定した結果について示す。
【０１０７】
まず、上記測定に用いたトランジスタの作製方法について図３を参照して説明する。
【０１０８】
始めに、ガラス基板５０上に膜厚１００ｎｍの窒化シリコン層及び膜厚１５０ｎｍの酸化窒化シリコン層の積層からなる下地層５１をＣＶＤ法により形成した（図３（Ａ）参照）。
【０１０９】
次いで、当該下地層５１上に膜厚１００ｎｍのタングステン層をスパッタリング法により形成した。さらに、当該タングステン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層５２を形成した（図３（Ｂ）参照）。
【０１１０】
次いで、下地層５１上及びゲート層５２上に膜厚１００ｎｍの酸化窒化シリコン層からなるゲート絶縁層５３をＣＶＤ法により形成した（図３（Ｃ）参照）。
【０１１１】
次いで、ゲート絶縁層５３上に膜厚２５ｎｍの酸化物半導体層をスパッタリング法により形成した。なお、当該酸化物半導体層の形成には、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ］の金属酸化物ターゲットを用いた。また、当該酸化物半導体層の形成は、基板温度を２００℃、チャンバー内圧を０．６Ｐａ、直流電源を５ｋＷ、酸素及びアルゴンの混合雰囲気（酸素流量５０ｓｃｃｍ、アルゴン流量５０ｓｃｃｍ）という条件において行っている。さらに、当該酸化物半導体層をフォトリソグラフィ法を用いて選択的にエッチングすることで酸化物半導体層５４を形成した（図３（Ｄ）参照）。
【０１１２】
次いで、窒素及び酸素の混合雰囲気（窒素８０％、酸素２０％）下で４５０℃、１時間の熱処理を行った。
【０１１３】
次いで、フォトリソグラフィ法を用いてゲート絶縁層５３を選択的にエッチングした（図示しない）。なお、当該エッチング工程は、ゲート層５２と、後に形成される導電層とのコンタクトホールを形成するための工程である。
【０１１４】
次いで、ゲート絶縁層５３及び酸化物半導体層５４上に膜厚１００ｎｍのチタン層、膜厚２００ｎｍのアルミニウム層、及び膜厚１００ｎｍのチタン層の積層をスパッタリング法により形成した。さらに、当該積層をフォトリソグラフィ法を用いて選択的にエッチングすることでソース層５５ａ及びドレイン層５５ｂを形成した（図３（Ｅ）参照）。
【０１１５】
次いで、窒素雰囲気下で３００℃、１時間の熱処理を行った。
【０１１６】
次いで、ゲート絶縁層５３、酸化物半導体層５４、ソース層５５ａ、及びドレイン層５５ｂ上に膜厚３００ｎｍの酸化シリコン層からなる保護絶縁層５６を形成した。さらに、保護絶縁層５６をフォトリソグラフィ法を用いて選択的にエッチングした（図３（Ｆ）参照）。なお、当該エッチング工程は、ゲート層、ソース層、及びドレイン層と、後に形成される導電層とのコンタクトホールを形成するための工程である。
【０１１７】
次いで、保護絶縁層５６上に膜厚１．５μｍのアクリル層を塗布し、該アクリル層を選択的に露光することによって平坦化絶縁層５７を形成した（図３（Ｇ）参照）。さらに、窒素雰囲気下で２５０℃、１時間の熱処理を行うことで、アクリル層からなる平坦化絶縁層５７を焼き固めた。
【０１１８】
次いで、平坦化絶縁層５７上に膜厚２００ｎｍのチタン層をスパッタリング法により形成した。さらに、当該チタン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層５２に接続する導電層（図示しない）、ソース層５５ａに接続する導電層５８ａ、及びドレイン層５５ｂに接続する導電層５８ｂを形成した（図３（Ｈ）参照）。
【０１１９】
次いで、窒素雰囲気下で２５０℃、１時間の熱処理を行った。
【０１２０】
以上の工程によって、上記測定に用いたトランジスタを作製した。
【０１２１】
さらに、上記測定に用いた特性評価用回路によるオフ電流の値の算出方法について以下に説明する。
【０１２２】
特性評価用回路による電流測定について、図４を用いて説明する。図４は、特性評価用回路を説明するための図である。
【０１２３】
まず、特性評価用回路の回路構成について図４（Ａ）を用いて説明する。図４（Ａ）は、特性評価用回路の回路構成を示す回路図である。
【０１２４】
図４（Ａ）に示す特性評価用回路は、複数の測定系８０１を備える。複数の測定系８０１は、互いに並列に接続される。ここでは、８個の測定系８０１が並列に接続される構成とする。複数の測定系８０１を用いることにより、同時に複数の測定を行うことができる。
【０１２５】
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５と、を含む。
【０１２６】
トランジスタ８１１、トランジスタ８１２、トランジスタ８１４、及びトランジスタ８１５は、Ｎチャネル型の電界効果トランジスタである。
【０１２７】
トランジスタ８１１のソース及びドレインの一方には、電圧Ｖ１が入力され、トランジスタ８１１のゲートには、電圧Ｖｅｘｔ＿ａが入力される。トランジスタ８１１は、電荷注入用のトランジスタである。
【０１２８】
トランジスタ８１２のソース及びドレインの一方は、トランジスタ８１１のソース及びドレインの他方に接続され、トランジスタ８１２のソース及びドレインの他方には、電圧Ｖ２が入力され、トランジスタ８１２のゲートには、電圧Ｖｅｘｔ＿ｂが入力される。トランジスタ８１２は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。
【０１２９】
容量素子８１３の一方の電極は、トランジスタ８１１のソース及びドレインの他方に接続され、容量素子８１３の他方の電極には、電圧Ｖ２が入力される。なお、ここでは、電圧Ｖ２は、０Ｖである。
【０１３０】
トランジスタ８１４のソース及びドレインの一方には、電圧Ｖ３が入力され、トランジスタ８１４のゲートは、トランジスタ８１１のソース及びドレインの他方に接続される。なお、トランジスタ８１４のゲートと、トランジスタ８１１のソース及びドレインの他方、トランジスタ８１２のソース及びドレインの一方、並びに容量素子８１３の一方の電極との接続箇所をノードＡともいう。なお、ここでは、電圧Ｖ３は、５Ｖである。
【０１３１】
トランジスタ８１５のソース及びドレインの一方は、トランジスタ８１４のソース及びドレインの他方に接続され、トランジスタ８１５のソース及びドレインの他方には、電圧Ｖ４が入力され、トランジスタ８１５のゲートには、電圧Ｖｅｘｔ＿ｃが入力される。なお、ここでは、電圧Ｖｅｘｔ＿ｃは、０．５Ｖである。
【０１３２】
さらに、測定系８０１は、トランジスタ８１４のソース及びドレインの他方と、トランジスタ８１５のソース及びドレインの一方との接続箇所の電圧を出力電圧Ｖｏｕｔとして出力する。
【０１３３】
ここでは、トランジスタ８１１として、図３を用いて説明した作製方法によって形成される、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍのトランジスタを用いる。
【０１３４】
また、トランジスタ８１４及びトランジスタ８１５として、図３を用いて説明した作製方法によって形成される、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍのトランジスタを用いる。
【０１３５】
なお、少なくともトランジスタ８１２は、図４（Ｂ）に示すようにゲート層５２及びソース層５５ａと、ゲート層５２及びドレイン層５５ｂとが重畳せず、幅１μｍのオフセット領域を有する。当該オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ８１２としては、チャネル長Ｌ及びチャネル幅Ｗの異なる６つのトランジスタのサンプル（ＳＭＰともいう）を用いる（表１参照）。
【０１３６】
【表１】
0005827540.tif 000008
【０１３７】
図４（Ａ）に示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。
【０１３８】
また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Ｗを、電荷注入用のトランジスタのチャネル幅Ｗよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、チャネル領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響もない。
【０１３９】
次に、図４（Ａ）に示す特性評価回路のリーク電流測定方法について、図４（Ｃ）を用いて説明する。図４（Ｃ）は、図４（Ａ）に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。
【０１４０】
図４（Ａ）に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。
【０１４１】
書き込み期間では、電圧Ｖｅｘｔ＿ｂとして、トランジスタ８１２がオフ状態となるような電圧ＶＬ（−３Ｖ）を入力する。また、電圧Ｖ１として、書き込み電圧Ｖｗを入力した後、電圧Ｖｅｘｔ＿ａとして、一定期間トランジスタ８１１がオン状態となるような電圧ＶＨ（５Ｖ）を入力する。これによって、ノードＡに電荷が蓄積され、ノードＡの電圧は、書き込み電圧Ｖｗと同等の値になる。その後、電圧Ｖｅｘｔ＿ａとして、トランジスタ８１１がオフ状態となるような電圧ＶＬを入力する。その後、電圧Ｖ１として、電圧ＶＳＳ（０Ｖ）を入力する。
【０１４２】
また、保持期間では、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ８１２のソースとドレインとの間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電圧の変化量の測定とを行うことができる。
【０１４３】
このとき、ノードＡの電荷の蓄積及びノードＡの電圧の変化量の測定（蓄積及び測定動作ともいう）を繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行う。第１の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして５Ｖの電圧を入力し、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして３．５Ｖの電圧を入力し、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして４．５Ｖの電圧を入力し、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。
【０１４４】
一般に、ノードＡの電圧ＶＡは、出力電圧Ｖｏｕｔの関数として式（１）のように表される。
【０１４５】
【数７】
0005827540.tif 000009
【０１４６】
また、ノードＡの電荷ＱＡは、ノードＡの電圧ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、式（２）のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８１３の容量と容量素子８１３以外の容量成分の和である。
【０１４７】
【数８】
0005827540.tif 000010
【０１４８】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは、式（３）のように表される。
【０１４９】
【数９】
0005827540.tif 000011
【０１５０】
なお、ここでは、Δｔを約５４０００ｓｅｃとする。このように、ノードＡに接続される容量ＣＡと、出力電圧Ｖｏｕｔから、リーク電流であるノードＡの電流ＩＡを求めることができるため、特性評価回路のリーク電流を求めることができる。
【０１５１】
次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図５を用いて説明する。
【０１５２】
図５（Ａ）に、ＳＭＰ４、ＳＭＰ５、及びＳＭＰ６におけるトランジスタの上記測定（第１の蓄積及び測定動作）に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔとの関係を示し、図５（Ｂ）に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出された電流ＩＡとの関係を示す。測定開始後から出力電圧Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上必要であることがわかる。
【０１５３】
また、図６に、上記測定により得られた値から見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図６では、例えばＳＭＰ４において、ノードＡの電圧が３．０Ｖの場合、リーク電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみなすことができる。
【０１５４】
また、図７乃至図９に、８５℃、１２５℃、及び１５０℃における上記測定により見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図７乃至図９に示すように、１５０℃の場合であっても、リーク電流は、１００ｚＡ／μｍ以下であることがわかる。
【０１５５】
以上のように、酸化物半導体によってチャネル領域が形成されるトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。
【０１５６】
＜酸化物半導体によってチャネル領域が形成されるトランジスタの特性＞
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０１５７】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０１５８】
例えば、図２３（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０１５９】
図２３（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２３（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０１６０】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０１６１】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０１６２】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０１６３】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２３（Ａ）と図２３（Ｂ）の対比からも確認することができる。
【０１６４】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０１６５】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０１６６】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０１６７】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０１６８】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０１６９】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０１７０】
試料１のプラスＢＴ試験の結果を図２４（Ａ）に、マイナスＢＴ試験の結果を図２４（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２５（Ａ）に、マイナスＢＴ試験の結果を図２５（Ｂ）に示す。
【０１７１】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０１７２】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０１７３】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０１７４】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０１７５】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０１７６】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０１７７】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０１７８】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０１７９】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０１８０】
図２６に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０１８１】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０１８２】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０１８３】
図２７に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０１８４】
具体的には、図２７に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０１８５】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０１８６】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０１８７】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０１８８】
図２８に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２９（Ａ）に基板温度としきい値電圧の関係を、図２９（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０１８９】
図２９（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０１９０】
また、図２９（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０１９１】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０１９２】
（作製例１）
本作製例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３０などを用いて説明する。
【０１９３】
図３０は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３０（Ａ）にトランジスタの上面図を示す。また、図３０（Ｂ）は図３０（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。
【０１９４】
図３０（Ｂ）に示すトランジスタは、基板５００と、基板５００上に設けられた下地絶縁層５０２と、下地絶縁層５０２の周辺に設けられた保護絶縁層５０４と、下地絶縁層５０２および保護絶縁層５０４上に設けられた高抵抗領域５０６ａおよび低抵抗領域５０６ｂを有する酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁層５０８と、ゲート絶縁層５０８を介して酸化物半導体膜５０６と重畳して設けられたゲート電極５１０と、ゲート電極５１０の側面と接して設けられた側壁絶縁膜５１２と、少なくとも低抵抗領域５０６ｂと接して設けられた一対の電極５１４と、少なくとも酸化物半導体膜５０６、ゲート電極５１０および一対の電極５１４を覆って設けられた層間絶縁膜５１６と、層間絶縁膜５１６に設けられた開口部を介して少なくとも一対の電極５１４の一方と接続して設けられた配線５１８と、を有する。
【０１９５】
なお、図示しないが、層間絶縁膜５１６および配線５１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜５１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０１９６】
（作製例２）
本作製例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０１９７】
図３１は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３１（Ａ）はトランジスタの上面図である。また、図３１（Ｂ）は図３１（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。
【０１９８】
図３１（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁層６０２と、下地絶縁層６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁層６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
【０１９９】
基板６００としてはガラス基板を、下地絶縁層６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁層６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
【０２００】
なお、図３１（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【実施例１】
【０２０１】
本実施例においては、酸化物半導体によってチャネル領域が形成されるトランジスタを用いて構成される記憶素子における情報の保持特性の評価結果について示す。なお、当該評価にあたって図１０に示す回路を作製した。
【０２０２】
具体的には、図１０に示す回路は、図１（Ａ）に示す記憶素子１０と同じ構成を有し且つ４行４列に配設された記憶素子１０１１〜１０１４、１０２１〜１０２４、１０３１〜１０３４、１０４１〜１０４４と、いずれかの行に配設された４つの記憶素子が有するトランジスタのゲートに電気的に接続されたワード線１１０１〜１１０４と、いずれかの列に配設された記憶素子が有するトランジスタのソース及びドレインの一方に電気的に接続されたビット線１２０１〜１２０４と、４行４列に配設された記憶素子が有する容量素子の他方の電極に電気的に接続される固定電位（Ｃｎｔ）を供給する配線１３００と、ゲートがライトイネーブル信号（ＷＥ）を供給する配線に電気的に接続され、ソース及びドレインの一方がデータ信号（Ｄａｔａ１）を供給する配線に電気的に接続され、ソース及びドレインの他方がビット線１２０１に電気的に接続されたトランジスタ１５０１、乃至、ゲートがライトイネーブル信号（ＷＥ）を供給する配線に電気的に接続され、ソース及びドレインの一方がデータ信号（Ｄａｔａ４）を供給する配線に電気的に接続され、ソース及びドレインの他方がビット線１２０４に電気的に接続されたトランジスタ１５０４と、ゲートがプリチャージ信号（ＰＣＥ）を供給する配線に電気的に接続され、ソース及びドレインの一方がプリチャージ電圧（Ｖｐｃ）を供給する配線に電気的に接続され、ソース及びドレインの他方がビット線１２０１に電気的に接続されたトランジスタ２００１、乃至、ゲートがプリチャージ信号（ＰＣＥ）を供給する配線に電気的に接続され、ソース及びドレインの一方がプリチャージ電圧（Ｖｐｃ）を供給する配線に電気的に接続され、ソース及びドレインの他方がビット線１２０４に電気的に接続されたトランジスタ２００４と、第１の入力端子が第１の参照電圧（Ｖｒｅｆ１）を供給する配線に電気的に接続され、第２の入力端子がビット線１２０１に電気的に接続されたコンパレータ２０１１、乃至、第１の入力端子が第１の参照電圧（Ｖｒｅｆ１）を供給する配線に電気的に接続され、第２の入力端子がビット線１２０４に電気的に接続されたコンパレータ２０１４と、第１の入力端子が第２の参照電圧（Ｖｒｅｆ２）を供給する配線に電気的に接続され、第２の入力端子がビット線１２０１に電気的に接続されたコンパレータ２０２１、乃至、第１の入力端子が第２の参照電圧（Ｖｒｅｆ２）を供給する配線に電気的に接続され、第２の入力端子がビット線１２０４に電気的に接続されたコンパレータ２０２４と、第１の入力端子が第３の参照電圧（Ｖｒｅｆ３）を供給する配線に電気的に接続され、第２の入力端子がビット線１２０１に電気的に接続されたコンパレータ２０３１、乃至、第１の入力端子が第３の参照電圧（Ｖｒｅｆ３）を供給する配線に電気的に接続され、第２の入力端子がビット線１２０４に電気的に接続されたコンパレータ２０３４と、を有する。
【０２０３】
図１１（Ａ）は、図１０に示す回路に対して行った情報の書き込み動作を示す図である。なお、図１１中においては、データ信号（Ｄａｔａ１〜Ｄａｔａ４）の電位並びにワード線１１０１の電位（ＷＬ１）及びワード線１１０２の電位（ＷＬ２）の変化を示している。端的に述べると、本実施例においては、記憶素子１０１１、１０２４に対して図１（Ｂ）に示した情報の書き込み動作を行い、且つ記憶素子１０１２、１０２３に対して図１（Ｃ）に示した情報の書き込み動作を行い、且つ記憶素子１０１３、１０２２に対して図１（Ｄ）に示した情報の書き込み動作を行い、且つ記憶素子１０１４、１０２１に対して図１（Ｅ）に示した情報の書き込み動作を行っている。また、図１１（Ｂ）は、当該書き込み動作後に行った読み出し動作時におけるワード線１１０１の電位（ＷＬ１）及びワード線１１０２の電位（ＷＬ２）の変化を示している。なお、図１１（Ｂ）においてワード線１１０１の電位（ＷＬ１）がハイレベルになる期間が記憶素子１０１１〜１０１４に保持された情報の読み出し期間であり、ワード線１１０２の電位（ＷＬ２）がハイレベルになる期間が記憶素子１０２１〜１０２４に保持された情報の読み出し期間である。
【０２０４】
図１２は、図１１（Ｂ）に示す読み出し動作時におけるビット線１２０１〜１２０４の電位を測定した結果を示す図である。なお、各記憶素子１０１１〜１０１４、１０２１〜１０２４から情報を読み出す前にビット線１２０１〜１２０４に対してプリチャージを行っている。
【０２０５】
具体的には、図１２に示すワード線１１０１の電位がハイレベルになる期間（Ｒｅａｄ（ＷＬ１））において、ビット線１２０１の電位が記憶素子１０１１に保持された情報を示し、ビット線１２０２の電位が記憶素子１０１２に保持された情報を示し、ビット線１２０３の電位が記憶素子１０１３に保持された情報を示し、ビット線１２０４の電位が記憶素子１０１４に保持された情報を示している。同様に、図１２に示すワード線１１０２の電位がハイレベルになる期間（Ｒｅａｄ（ＷＬ２））における、ビット線１２０１の電位が記憶素子１０２１に保持された情報を示し、ビット線１２０２の電位が記憶素子１０２２に保持された情報を示し、ビット線１２０３の電位が記憶素子１０２３に保持された情報を示し、ビット線１２０４の電位が記憶素子１０２４に保持された情報を示している。
【０２０６】
図１２から、図１１（Ａ）に示す書き込み動作によって記憶素子に保持される電荷量を複数段階に制御することができることが分かった。すなわち、図１１（Ａ）に示す書き込み動作によって記憶素子の保持情報の多値化が可能であることが分かった。
【０２０７】
図１３（Ａ）、（Ｂ）は、ワード線１１０１に電気的に接続された記憶素子に対して図１（Ｃ）に示す情報の書き込み動作を行い、且つワード線１１０２に電気的に接続された記憶素子に対して図１（Ｅ）に示す情報の書き込み動作を行った後の読み出し動作時におけるビット線の電位を測定した結果を示す図である。なお、前者の記憶素子及び後者の記憶素子は共に同じビット線に電気的に接続される記憶素子である。また、図１３（Ａ）は、書き込み動作を行ってから１２０ｍｓｅｃ経過後に読み出し動作時におけるビット線の電位を測定した結果を示す図であり、図１３（Ｂ）は、書き込み動作を行ってから１２０ｍｉｎ（２ｈ）経過後に読み出し動作時におけるビット線の電位を測定した結果を示す図である。
【０２０８】
図１３（Ａ）、（Ｂ）に示すように本実施例で作製された記憶素子は、保持期間が長期化した場合であっても読み出し動作時におけるビット線の電位がほとんど変動しないことが分かった。すなわち、当該記憶素子は、保持期間が長期化した場合であっても正確な情報の保持が可能であることが分かった。
【実施例２】
【０２０９】
本実施例においては、上記記憶素子を用いて構成される半導体装置の具体例について説明する。
【０２１０】
図１４（Ａ）は、ノート型のパーソナルコンピュータを示す図であり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４などによって構成されている。なお、本体２２０１は、本明細書で開示される記憶素子を備えた記憶装置を有する。
【０２１１】
図１４（Ｂ）は、携帯情報端末（ＰＤＡ）を示す図であり、本体２２１１には表示部２２１３と、外部インターフェイス２２１５と、操作ボタン２２１４等が設けられている。また、操作用の付属品としてスタイラス２２１２がある。なお、本体２２１１は、本明細書で開示される記憶素子を備えた記憶装置を有する。
【０２１２】
図１４（Ｃ）は、電子書籍２２２０を示す図である。電子書籍２２２０は、筐体２２２１および筐体２２２３の２つの筐体で構成されている。筐体２２２１および筐体２２２３は、軸部２２３７により一体とされており、該軸部２２３７を軸として開閉動作を行うことができる。このような構成により、電子書籍２２２０は、紙の書籍のように用いることが可能である。なお、筐体２２２１の内部及び筐体２２２３の内部並びに軸部２２３７内の少なくとも一には、本明細書で開示される記憶素子を備えた記憶装置が設けられる。
【０２１３】
筐体２２２１には表示部２２２５が組み込まれ、筐体２２２３には表示部２２２７が組み込まれている。表示部２２２５および表示部２２２７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１４（Ｃ）では表示部２２２５）に文章を表示し、左側の表示部（図１４（Ｃ）では表示部２２２７）に画像を表示することができる。
【０２１４】
また、図１４（Ｃ）では、筐体２２２１に操作部などを備えた例を示している。例えば、筐体２２２１は、電源ボタン２２３１、操作キー２２３３、スピーカー２２３５などを備えている。操作キー２２３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２２２０は、電子辞書としての機能を持たせた構成としてもよい。
【０２１５】
また、電子書籍２２２０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２１６】
図１４（Ｄ）は、携帯電話機を示す図である。当該携帯電話機は、筐体２２４０および筐体２２４１の二つの筐体で構成されている。筐体２２４１は、表示パネル２２４２、スピーカー２２４３、マイクロフォン２２４４、ポインティングデバイス２２４６、カメラ用レンズ２２４７、外部接続端子２２４８などを備えている。また、筐体２２４０は、当該携帯電話機の充電を行う太陽電池セル２２４９、外部メモリスロット２２５０などを備えている。また、アンテナは筐体２２４１内部に内蔵されている。なお、筐体２２４０の内部及び筐体２２４１の内部の少なくとも一方には、本明細書で開示される記憶素子を備えた記憶装置が設けられる。
【０２１７】
表示パネル２２４２はタッチパネル機能を備えており、図１４（Ｄ）には映像表示されている複数の操作キー２２４５を点線で示している。なお、当該携帯電話は、太陽電池セル２２４９から出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすることもできる。
【０２１８】
表示パネル２２４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２２４２と同一面上にカメラ用レンズ２２４７を備えているため、テレビ電話が可能である。スピーカー２２４３およびマイクロフォン２２４４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２２４０と筐体２２４１はスライドし、図１４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
【０２１９】
外部接続端子２２４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電やデータ通信が可能になっている。また、外部メモリスロット２２５０に記録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０２２０】
図１４（Ｅ）は、デジタルカメラを示す図である。当該デジタルカメラは、本体２２６１、表示部（Ａ）２２６７、接眼部２２６３、操作スイッチ２２６４、表示部（Ｂ）２２６５、バッテリー２２６６などによって構成されている。なお、本体２２６１は、本明細書で開示される記憶素子を備えた記憶装置を有する。
【０２２１】
図１４（Ｆ）は、テレビジョン装置を示す図である。テレビジョン装置２２７０では、筐体２２７１に表示部２２７３が組み込まれている。表示部２２７３により、映像を表示することが可能である。なお、ここでは、スタンド２２７５により筐体２２７１を支持した構成を示している。また、筐体２２７１の内部には、本明細書で開示される記憶素子を備えた記憶装置が設けられている。
【０２２２】
テレビジョン装置２２７０の操作は、筐体２２７１が備える操作スイッチや、別体のリモコン操作機２２８０により行うことができる。リモコン操作機２２８０が備える操作キー２２７９により、チャンネルや音量の操作を行うことができ、表示部２２７３に表示される映像を操作することができる。また、リモコン操作機２２８０に、当該リモコン操作機２２８０から出力する情報を表示する表示部２２７７を設ける構成としてもよい。
【０２２３】
なお、テレビジョン装置２２７０は、受信機やモデムなどを備えた構成とするのが好適である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことが可能である。
【符号の説明】
【０２２４】
１０                      記憶素子
１１                      ワード線
１２                      ビット線
１３                      配線
２０                      読み出し回路
５０                      基板
５１                      下地層
５２                      ゲート層
５３                      ゲート絶縁層
５４                      酸化物半導体層
５５ａ                    ソース層
５５ｂ                    ドレイン層
５６                      保護絶縁層
５７                      平坦化絶縁層
５８ａ                    導電層
５８ｂ                    導電層
１０１                    トランジスタ
１０２                    容量素子
２００                    トランジスタ
２０１〜２０３            コンパレータ
３０１                    下地絶縁層
３０２                    埋め込み絶縁物
３０３ａ                  半導体領域
３０３ｂ                  半導体領域
３０３ｃ                  半導体領域
３０４                    ゲート絶縁層
３０５                    ゲート
３０６ａ                  側壁絶縁物
３０６ｂ                  側壁絶縁物
３０７                    絶縁物
３０８ａ                  ソース
３０８ｂ                  ドレイン
５００                    基板
５０２                    下地絶縁層
５０４                    保護絶縁層
５０６                    酸化物半導体膜
５０６ａ                  高抵抗領域
５０６ｂ                  低抵抗領域
５０８                    ゲート絶縁層
５１０                    ゲート電極
５１２                    側壁絶縁膜
５１４                    電極
５１６                    層間絶縁膜
５１８                    配線
６００                    基板
６０２                    下地絶縁層
６０６                    酸化物半導体膜
６０８                    ゲート絶縁層
６１０                    ゲート電極
６１４                    電極
６１６                    層間絶縁膜
６１８                    配線
６２０                    保護膜
８０１                    測定系
８１１                    トランジスタ
８１２                    トランジスタ
８１３                    容量素子
８１４                    トランジスタ
８１５                    トランジスタ
１０１１〜１０１４        記憶素子
１０２１〜１０２４        記憶素子
１０３１〜１０３４        記憶素子
１０４１〜１０４４        記憶素子
１１０１〜１１０４        ワード線
１２０１〜１２０４        ビット線
１３００                  配線
１５０１〜１５０４        トランジスタ
２００１〜２００４        トランジスタ
２０１１〜２０１４        コンパレータ
２０２１〜２０２４        コンパレータ
２０３１〜２０３４        コンパレータ
２２０１                  本体
２２０２                  筐体
２２０３                  表示部
２２０４                  キーボード
２２１１                  本体
２２１２                  スタイラス
２２１３                  表示部
２２１４                  操作ボタン
２２１５                  外部インターフェイス
２２２０                  電子書籍
２２２１                  筐体
２２２３                  筐体
２２２５                  表示部
２２２７                  表示部
２２３１                  電源ボタン
２２３３                  操作キー
２２３５                  スピーカー
２２３７                  軸部
２２４０                  筐体
２２４１                  筐体
２２４２                  表示パネル
２２４３                  スピーカー
２２４４                  マイクロフォン
２２４５                  操作キー
２２４６                  ポインティングデバイス
２２４７                  カメラ用レンズ
２２４８                  外部接続端子
２２４９                  太陽電池セル
２２５０                  外部メモリスロット
２２６１                  本体
２２６３                  接眼部
２２６４                  操作スイッチ
２２６５                  表示部（Ｂ）
２２６６                  バッテリー
２２６７                  表示部（Ａ）
２２７０                  テレビジョン装置
２２７１                  筐体
２２７３                  表示部
２２７５                  スタンド
２２７７                  表示部
２２７９                  操作キー
２２８０                  リモコン操作機
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図１６】
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【図１７】
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【図３２】
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