(57)【特許請求の範囲】
【請求項１】
第１の回路と第２の回路とを有し、
前記第１の回路は、第１のトランジスタと第２のトランジスタとを有し、
前記第２の回路は、第３のトランジスタと第４のトランジスタとを有し、
第１の信号に対応する信号電位を、オン状態とした前記第１のトランジスタを介して前記第２のトランジスタのゲートに入力し、
第２の信号に対応する信号電位を、オン状態とした前記第３のトランジスタを介して前記第４のトランジスタのゲートに入力し、
前記第１のトランジスタをオフ状態とすることによって、前記第１の回路は前記第１の信号に対応する信号電位を保持し、
前記第３のトランジスタをオフ状態とすることによって、前記第２の回路は前記第２の信号に対応する信号電位を保持し、
前記第２のトランジスタの状態と前記第４のトランジスタの状態の両方を用いて、前記第１の信号または前記第２の信号を読み出し、
前記第１のトランジスタのチャネル形成領域、及び、前記第３のトランジスタのチャネル形成領域は、酸化物半導体層に設けられ、
前記第２のトランジスタのチャネル形成領域、及び、前記第４のトランジスタのチャネル形成領域は、シリコンに設けられ、
前記酸化物半導体層は、非単結晶であって、前記酸化物半導体層の表面に垂直な方向に沿うようにｃ軸が配向した複数の結晶を有し、
前記複数の結晶間において、ａ軸及びｂ軸の向きが異なることを特徴とする信号処理回路。
【請求項２】
請求項１において、
揮発性の記憶回路を有し、
前記揮発性の記憶回路に保持されたデータに対応する信号を、前記第１の信号または前記第２の信号とすることを特徴とする信号処理回路。
【請求項３】
第１の回路と、第２の回路と、センスアンプと、プリチャージ回路とを有し、
前記第１の回路は、第１のトランジスタと第２のトランジスタとを有し、
前記第２の回路は、第３のトランジスタと第４のトランジスタとを有し、
前記プリチャージ回路は、第１のスイッチと、第２のスイッチと、プリチャージ電位が与えられる配線とを有し、
第１の信号に対応する信号電位を、オン状態とした前記第１のトランジスタを介して前記第２のトランジスタのゲートに入力し、
第２の信号に対応する信号電位を、オン状態とした前記第３のトランジスタを介して前記第４のトランジスタのゲートに入力し、
前記第１のトランジスタをオフ状態とすることによって、前記第１の回路は前記第１の信号に対応する信号電位を保持し、
前記第３のトランジスタをオフ状態とすることによって、前記第２の回路は前記第２の信号に対応する信号電位を保持し、
前記第２のトランジスタのソース及びドレインの一方、並びに前記第４のトランジスタのソース及びドレインの一方は、互いに電気的に接続されて、前記第１のスイッチを介して前記センスアンプの入力端子に電気的に接続され、
前記センスアンプの前記入力端子は、前記第２のスイッチを介して前記配線と電気的に接続され、
前記センスアンプは、前記センスアンプの前記入力端子に入力された電位を増幅して出力し、
前記第１のトランジスタのチャネル形成領域、及び、前記第３のトランジスタのチャネル形成領域は、酸化物半導体層に設けられ、
前記第２のトランジスタのチャネル形成領域、及び、前記第４のトランジスタのチャネル形成領域は、シリコンに設けられ、
前記酸化物半導体層は、非単結晶であって、前記酸化物半導体層の表面に垂直な方向に沿うようにｃ軸が配向した複数の結晶を有し、
前記複数の結晶間において、ａ軸及びｂ軸の向きが異なることを特徴とする信号処理回路。
【請求項４】
請求項３において、
揮発性の記憶回路を有し、
前記揮発性の記憶回路に保持されたデータに対応する信号を、前記第１の信号または前記第２の信号とし、
前記センスアンプの出力またはその反転信号が、前記揮発性の記憶回路に入力されることを特徴とする信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
記憶素子、並びに、それを用いた記憶装置及び信号処理回路に関する。更に当該信号処理回路を用いた電子機器に関する。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、演算回路とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
【０００３】
レジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速にデータの書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電圧の供給が途絶えるとデータを消失してしまう揮発性の記憶装置が用いられている。
【０００４】
消費電力を抑えるため、データの入出力が行われない期間において信号処理回路への電源電圧の供給を一時的に停止するという方法が提案されている。その方法では、レジスタ、キャッシュメモリ等の揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し、上記データをその不揮発性の記憶装置に一時的に記憶させる。こうして、信号処理回路において電源電位の供給を停止する間も、レジスタ、キャッシュメモリ等はデータを保持する（例えば、特許文献１参照）。
【０００５】
また、信号処理回路において長時間の電源電圧の供給停止を行う際には、電源電圧の供給停止の前に、揮発性の記憶装置内のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−０７８８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示されたような信号処理回路では、不揮発性の記憶装置を構成する記憶素子として強誘電体が用いられている。強誘電体を用いた記憶素子では、データの書き込みを繰り返すことによって、強誘電体材料が疲労し、書き込み不良となる等の問題があり、書き換え回数が制限される。
【０００８】
また、不揮発性の記憶装置としてフラッシュメモリを用いた場合、高電圧を印加してトンネル電流により電子を注入または放出する動作を行うため、データの書き換えを繰り返すことによる各記憶素子の劣化が激しい等の問題があり、書き換え回数が制限される。
【０００９】
また、信号処理回路において電源電圧の供給を停止する間、外部記憶装置に揮発性の記憶装置のデータを記憶させる信号処理回路では、外部記憶装置から揮発性の記憶装置にデータを戻すための時間を要する。よって、このような信号処理回路は、消費電力の低減を目的とした短時間の電源停止には適さない。
【００１０】
上述の課題に鑑み、本発明は、新たな構成の記憶素子を提供することを目的の一つとする。当該記憶素子を用いた信号処理回路を提供することを目的の一つとする。
【課題を解決するための手段】
【００１１】
本発明の記憶素子の一態様は、第１の回路と第２の回路とを有し、第１の回路は第１のトランジスタと第２のトランジスタとを有し、第２の回路は第３のトランジスタと第４のトランジスタとを有する。第１の信号に対応する信号電位を、オン状態とした第１のトランジスタを介して第２のトランジスタのゲートに入力する。第２の信号に対応する信号電位を、オン状態とした第３のトランジスタを介して第４のトランジスタのゲートに入力する。その後、第１のトランジスタをオフ状態とすることによって、第１の回路は第１の信号に対応する信号電位を第２のトランジスタのゲートに保持し、第３のトランジスタをオフ状態とすることによって、第２の回路は第２の信号に対応する信号電位を第４のトランジスタのゲートに保持する（以下、記憶素子へのデータの書き込みと呼ぶ）。そして、第２のトランジスタの状態と第４のトランジスタの状態との両方を用いて、第１の信号または第２の信号を読み出す（以下、記憶素子からのデータの読み出しと呼ぶ）。ここで、トランジスタの状態とは、当該トランジスタがオン状態であるかオフ状態であるかを示すものとする。なお、第２の信号は、第１の信号の反転信号としてもよいし、第１の信号と同じ信号としてもよい。また、第２のトランジスタと第４のトランジスタは極性が互いに異なってもよいし、同じ極性であってもよい。ここで、トランジスタの極性とは、ｎチャネル型またはｐチャネル型を示すものとする。２つのトランジスタの極性が同じとは、当該２つのトランジスタが共にｎチャネル型トランジスタであるか、または共にｐチャネル型トランジスタであるかを示すものであり、２つのトランジスタの極性が互いに異なるとは、２つのトランジスタのうち一方のトランジスタがｎチャネル型トランジスタであり、他方のトランジスタがｐチャネル型トランジスタであることを示すものとする。
【００１２】
そして、第１のトランジスタ及び第３のトランジスタとしてオフ電流が極めて小さいトランジスタを用いることによって、第２のトランジスタ及び第４のトランジスタのゲートの電位（信号電位）を長期間に渡って保持することが可能となる。そのため、記憶素子は、第１の信号及び第２の信号を長期間に渡って保持することが可能となる。こうして、当該記憶素子において、定期的なデータの再書き込み動作（以下、リフレッシュ動作とも呼ぶ）が不要、若しくはリフレッシュ動作を行う頻度を非常に低くすることが可能となり、実質的に不揮発性の記憶素子として機能させることが可能となる。オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる層や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、第１のトランジスタ及び第３のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタを用いることができる。
【００１３】
（センスアンプを用いた構成）
第２のトランジスタの状態と第４のトランジスタの状態の両方を用いた、第１の信号または第２の信号の読み出しは、センスアンプを用いて行うことができる。この読み出しの構成は、第２のトランジスタの極性と第４のトランジスタの極性の関係、第１の信号と第２の信号の関係、並びに、第２のトランジスタのソース及びドレインの一方に与えられる電位と第４のトランジスタのソース及びドレインの一方に与えられる電位の関係によって、様々な構成とすることができる。以下、その具体例を示す。
【００１４】
（具体例１）
第２の信号を第１の信号の反転信号とし、第２のトランジスタと第４のトランジスタは極性が互いに異なり、第２のトランジスタのソース及びドレインの一方に与えられる電位と第４のトランジスタのソース及びドレインの一方に与えられる電位とが同じ場合の読み出しの構成の一例を示す。
【００１５】
ここで、第２のトランジスタのソース及びドレインの一方に与えられる電位と第４のトランジスタのソース及びドレインの他方に与えられる一方とが同じとは、例えば、第２のトランジスタのソース及びドレインの一方に低電源電位を与え、第４のトランジスタのソース及びドレインの一方に低電源電位を与える、または、第２のトランジスタのソース及びドレインの一方に高電源電位を与え、第４のトランジスタのソース及びドレインの一方に高電源電位を与えることを示す。ここで、低電源電位は接地電位とすることができる。
【００１６】
記憶素子は更にセンスアンプとプリチャージ回路とを有する構成とすることができる。プリチャージ回路は、第１のスイッチと、第２のスイッチと、プリチャージ電位が与えられる配線（または端子）とを有する構成とすることができる。第２のトランジスタのソース及びドレインの他方、並びに第４のトランジスタのソース及びドレインの他方は、互いに電気的に接続されて、第１のスイッチを介してセンスアンプの入力端子に電気的に接続される。また、プリチャージ電位が与えられる配線は第２のスイッチを介してセンスアンプの入力端子に電気的に接続される。そして、センスアンプは、入力端子に入力された電位を増幅して出力する。なお、センスアンプは、入力端子に入力された電位と、参照電位とを比較した結果を出力してもよい。センスアンプの出力によって、第１の信号または第２の信号を読み出すことができる。センスアンプとしては、例えば、インバータ、クロックドインバータ、バッファ、ラッチ回路、オペアンプ等を用いることができる。プリチャージ回路を設けることによって、第１のスイッチをオフ状態とし第２のスイッチをオン状態としてセンスアンプの入力端子をプリチャージ電位とした後、第１のスイッチをオン状態とし第２のスイッチをオフ状態として、センスアンプの入力端子の電位が、記憶されたデータに対応する所定の電位となるようにすることができる。こうして、センスアンプの入力端子の電位が、記憶されたデータに対応する所定の電位となるまでの時間を短くすることができる。こうして、記憶素子に記憶されたデータを速く読み出すことが可能となる。
【００１７】
（具体例２）
第２の信号を第１の信号と同じ信号とし、第２のトランジスタと第４のトランジスタは極性が互いに異なり、第２のトランジスタのソース及びドレインの一方に与えられる電位と第４のトランジスタのソース及びドレインの一方に与えられる電位とが同じ場合の読み出しの構成の一例を示す。
【００１８】
記憶素子は更にセンスアンプと第１のプリチャージ回路と第２のプリチャージ回路とを有する構成とすることができる。第１のプリチャージ回路は、第１のスイッチと、第２のスイッチと、プリチャージ電位が与えられる第１の配線（または端子）とを有し、第２のプリチャージ回路は、第３のスイッチと、第４のスイッチと、プリチャージ電位が与えられる第２の配線（または端子）とを有する構成とすることができる。第２のトランジスタのソース及びドレインの他方は、第１のスイッチを介してセンスアンプの第１の入力端子に電気的に接続され、第４のトランジスタのソース及びドレインの他方は、第３のスイッチを介してセンスアンプの第２の入力端子に電気的に接続される。プリチャージ電位が与えられる第１の配線は第２のスイッチを介してセンスアンプの第１の入力端子に電気的に接続され、プリチャージ電位が与えられる第２の配線は第４のスイッチを介してセンスアンプの第２の入力端子に電気的に接続される。そして、センスアンプは、第１の入力端子に入力された電位と第２の入力端子に入力された電位とを比較した結果を出力する。この出力によって、第１の信号または第２の信号を読み出すことができる。センスアンプとしては、例えば、ラッチ回路、オペアンプ等を用いることができる。第１のプリチャージ回路を設けることによって、第１のスイッチをオフ状態とし第２のスイッチをオン状態としてセンスアンプの第１の入力端子をプリチャージ電位とした後、第１のスイッチをオン状態とし第２のスイッチをオフ状態として、センスアンプの第１の入力端子の電位が、記憶されたデータに対応する所定の電位となるようにすることができる。また、第２のプリチャージ回路を設けることによって、第３のスイッチをオフ状態とし第４のスイッチをオン状態としてセンスアンプの第２の入力端子をプリチャージ電位とした後、第３のスイッチをオン状態とし第４のスイッチをオフ状態として、センスアンプの第２の入力端子の電位が、記憶されたデータに対応する所定の電位となるようにすることができる。こうして、センスアンプの第１の入力端子及び第２の入力端子の電位が、記憶されたデータに対応する所定の電位となるまでの時間を短くすることができる。こうして、記憶素子に記憶されたデータを速く読み出すことが可能となる。
【００１９】
（具体例３）
第２の信号を第１の信号の反転信号とし、第２のトランジスタと第４のトランジスタは極性が同じであり、第２のトランジスタのソース及びドレインの一方に与えられる電位と第４のトランジスタのソース及びドレインの一方に与えられる電位とが同じ場合の読み出しの構成の一例を示す。
【００２０】
記憶素子は更にセンスアンプと第１のプリチャージ回路と第２のプリチャージ回路とを有する構成とすることができる。第１のプリチャージ回路は、第１のスイッチと、第２のスイッチと、プリチャージ電位が与えられる第１の配線（または端子）とを有し、第２のプリチャージ回路は、第３のスイッチと、第４のスイッチと、プリチャージ電位が与えられる第２の配線（または端子）とを有する構成とすることができる。第２のトランジスタのソース及びドレインの他方は、第１のスイッチを介してセンスアンプの第１の入力端子に電気的に接続され、第４のトランジスタのソース及びドレインの他方は、第３のスイッチを介してセンスアンプの第２の入力端子に電気的に接続される。プリチャージ電位が与えられる第１の配線は第２のスイッチを介してセンスアンプの第１の入力端子に電気的に接続され、プリチャージ電位が与えられる第２の配線は第４のスイッチを介してセンスアンプの第２の入力端子に電気的に接続される。そして、センスアンプは、第１の入力端子に入力された電位と第２の入力端子に入力された電位とを比較した結果を出力する。この出力によって、第１の信号または第２の信号を読み出すことができる。センスアンプとしては、例えば、ラッチ回路、オペアンプ等を用いることができる。第１のプリチャージ回路を設けることによって、第１のスイッチをオフ状態とし第２のスイッチをオン状態としてセンスアンプの第１の入力端子をプリチャージ電位とした後、第１のスイッチをオン状態とし第２のスイッチをオフ状態として、センスアンプの第１の入力端子の電位が、記憶されたデータに対応する所定の電位となるようにすることができる。また、第２のプリチャージ回路を設けることによって、第３のスイッチをオフ状態とし第４のスイッチをオン状態としてセンスアンプの第２の入力端子をプリチャージ電位とした後、第３のスイッチをオン状態とし第４のスイッチをオフ状態として、センスアンプの第２の入力端子の電位が、記憶されたデータに対応する所定の電位となるようにすることができる。こうして、センスアンプの第１の入力端子及び第２の入力端子の電位が、記憶されたデータに対応する所定の電位となるまでの時間を短くすることができる。こうして、記憶素子に記憶されたデータを速く読み出すことが可能となる。
【００２１】
（具体例４）
第２の信号を第１の信号と同じ信号とし、第２のトランジスタと第４のトランジスタは極性が同じであり、第２のトランジスタのソース及びドレインの一方に与えられる電位と第４のトランジスタのソース及びドレインの一方に与えられる電位とが同じ場合の読み出しの構成の一例を示す。
【００２２】
記憶素子は更にセンスアンプとプリチャージ回路とを有する構成とすることができる。プリチャージ回路は、第１のスイッチと、第２のスイッチと、プリチャージ電位が与えられる配線（または端子）とを有する構成とすることができる。第２のトランジスタのソース及びドレインの他方、並びに第４のトランジスタのソース及びドレインの他方は、互いに電気的に接続されて、第１のスイッチを介してセンスアンプの入力端子に電気的に接続される。また、プリチャージ電位が与えられる配線は第２のスイッチを介してセンスアンプの入力端子に電気的に接続される。そして、センスアンプは、入力端子に入力された電位を増幅して出力する。なお、センスアンプは、入力端子に入力された電位と、参照電位とを比較した結果を出力してもよい。センスアンプの出力によって、第１の信号または第２の信号を読み出すことができる。センスアンプとしては、例えば、インバータ、クロックドインバータ、バッファ、ラッチ回路、オペアンプ等を用いることができる。プリチャージ回路を設けることによって、第１のスイッチをオフ状態とし第２のスイッチをオン状態としてセンスアンプの入力端子をプリチャージ電位とした後、第１のスイッチをオン状態とし第２のスイッチをオフ状態として、センスアンプの入力端子の電位が、記憶されたデータに対応する所定の電位となるようにすることができる。こうして、センスアンプの入力端子の電位が、記憶されたデータに対応する所定の電位となるまでの時間を短くすることができる。こうして、記憶素子に記憶されたデータを速く読み出すことが可能となる。
【００２３】
（具体例５）
第２の信号を第１の信号の反転信号とし、第２のトランジスタと第４のトランジスタは極性が互いに異なり、第２のトランジスタのソース及びドレインの一方に与えられる電位と第４のトランジスタのソース及びドレインの一方に与えられる電位とが異なる場合の読み出しの構成の一例を示す。
【００２４】
ここで、第２のトランジスタのソース及びドレインの一方に与えられる電位と第４のトランジスタのソース及びドレインの一方に与えられる電位とが異なるとは、例えば、第２のトランジスタのソース及びドレインの一方に低電源電位を与え、第４のトランジスタのソース及びドレインの一方に高電源電位を与える、または、第２のトランジスタのソース及びドレインの一方に高電源電位を与え、第４のトランジスタのソース及びドレインの一方に低電源電位を与えることを示す。
【００２５】
記憶素子は更にセンスアンプと第１のプリチャージ回路と第２のプリチャージ回路とを有する構成とすることができる。第１のプリチャージ回路は、第１のスイッチと、第２のスイッチと、プリチャージ電位が与えられる第１の配線（または端子）とを有し、第２のプリチャージ回路は、第３のスイッチと、第４のスイッチと、プリチャージ電位が与えられる第２の配線（または端子）とを有する構成とすることができる。第２のトランジスタのソース及びドレインの他方は、第１のスイッチを介してセンスアンプの第１の入力端子に電気的に接続され、第４のトランジスタのソース及びドレインの他方は、第３のスイッチを介してセンスアンプの第２の入力端子に電気的に接続される。プリチャージ電位が与えられる第１の配線は第２のスイッチを介してセンスアンプの第１の入力端子に電気的に接続され、プリチャージ電位が与えられる第２の配線は第４のスイッチを介してセンスアンプの第２の入力端子に電気的に接続される。そして、センスアンプは、第１の入力端子に入力された電位と第２の入力端子に入力された電位とを比較した結果を出力する。この出力によって、第１の信号または第２の信号を読み出すことができる。センスアンプとしては、例えば、ラッチ回路、オペアンプ等を用いることができる。第１のプリチャージ回路を設けることによって、第１のスイッチをオフ状態とし第２のスイッチをオン状態としてセンスアンプの第１の入力端子をプリチャージ電位とした後、第１のスイッチをオン状態とし第２のスイッチをオフ状態として、センスアンプの第１の入力端子の電位が、記憶されたデータに対応する所定の電位となるようにすることができる。また、第２のプリチャージ回路を設けることによって、第３のスイッチをオフ状態とし第４のスイッチをオン状態としてセンスアンプの第２の入力端子をプリチャージ電位とした後、第３のスイッチをオン状態とし第４のスイッチをオフ状態として、センスアンプの第２の入力端子の電位が、記憶されたデータに対応する所定の電位となるようにすることができる。こうして、センスアンプの第１の入力端子及び第２の入力端子の電位が、記憶されたデータに対応する所定の電位となるまでの時間を短くすることができる。こうして、記憶素子に記憶されたデータを速く読み出すことが可能となる。
【００２６】
（具体例６）
第２の信号を第１の信号と同じ信号とし、第２のトランジスタと第４のトランジスタは極性が互いに異なり、第２のトランジスタのソース及びドレインの一方に与えられる電位と第４のトランジスタのソース及びドレインの一方に与えられる電位とが異なる場合の読み出しの構成の一例を示す。
【００２７】
記憶素子は更にセンスアンプとプリチャージ回路とを有する構成とすることができる。プリチャージ回路は、第１のスイッチと、第２のスイッチと、プリチャージ電位が与えられる配線（または端子）とを有する構成とすることができる。第２のトランジスタのソース及びドレインの他方、並びに第４のトランジスタのソース及びドレインの他方は、互いに電気的に接続されて、第１のスイッチを介してセンスアンプの入力端子に電気的に接続される。また、プリチャージ電位が与えられる配線は第２のスイッチを介してセンスアンプの入力端子に電気的に接続される。そして、センスアンプは、入力端子に入力された電位を増幅して出力する。なお、センスアンプは、入力端子に入力された電位と、参照電位とを比較した結果を出力してもよい。センスアンプの出力によって、第１の信号または第２の信号を読み出すことができる。センスアンプとしては、例えば、インバータ、クロックドインバータ、バッファ、ラッチ回路、オペアンプ等を用いることができる。プリチャージ回路を設けることによって、第１のスイッチをオフ状態とし第２のスイッチをオン状態としてセンスアンプの入力端子をプリチャージ電位とした後、第１のスイッチをオン状態とし第２のスイッチをオフ状態として、センスアンプの入力端子の電位が、記憶されたデータに対応する所定の電位となるようにすることができる。こうして、センスアンプの入力端子の電位が、記憶されたデータに対応する所定の電位となるまでの時間を短くすることができる。こうして、記憶素子に記憶されたデータを速く読み出すことが可能となる。
【００２８】
（具体例７）
第２の信号を第１の信号の反転信号とし、第２のトランジスタと第４のトランジスタは極性が同じであり、第２のトランジスタのソース及びドレインの一方に与えられる電位と第４のトランジスタのソース及びドレインの一方に与えられる電位とが異なる場合の読み出しの構成の一例を示す。
【００２９】
記憶素子は更にセンスアンプとプリチャージ回路とを有する構成とすることができる。プリチャージ回路は、第１のスイッチと、第２のスイッチと、プリチャージ電位が与えられる配線（または端子）とを有する構成とすることができる。第２のトランジスタのソース及びドレインの他方、並びに第４のトランジスタのソース及びドレインの他方は、互いに電気的に接続されて、第１のスイッチを介してセンスアンプの入力端子に電気的に接続される。また、プリチャージ電位が与えられる配線は第２のスイッチを介してセンスアンプの入力端子に電気的に接続される。そして、センスアンプは、入力端子に入力された電位を増幅して出力する。なお、センスアンプは、入力端子に入力された電位と、参照電位とを比較した結果を出力してもよい。センスアンプの出力によって、第１の信号または第２の信号を読み出すことができる。センスアンプとしては、例えば、インバータ、クロックドインバータ、バッファ、ラッチ回路、オペアンプ等を用いることができる。プリチャージ回路を設けることによって、第１のスイッチをオフ状態とし第２のスイッチをオン状態としてセンスアンプの入力端子をプリチャージ電位とした後、第１のスイッチをオン状態とし第２のスイッチをオフ状態として、センスアンプの入力端子の電位が、記憶されたデータに対応する所定の電位となるようにすることができる。こうして、センスアンプの入力端子の電位が、記憶されたデータに対応する所定の電位となるまでの時間を短くすることができる。こうして、記憶素子に記憶されたデータを速く読み出すことが可能となる。
【００３０】
（具体例８）
第２の信号を第１の信号と同じ信号とし、第２のトランジスタと第４のトランジスタは極性が同じであり、第２のトランジスタのソース及びドレインの一方に与えられる電位と第４のトランジスタのソース及びドレインの一方に与えられる電位とが異なる場合の読み出しの構成の一例を示す。
【００３１】
記憶素子は更にセンスアンプと第１のプリチャージ回路と第２のプリチャージ回路とを有する構成とすることができる。第１のプリチャージ回路は、第１のスイッチと、第２のスイッチと、プリチャージ電位が与えられる第１の配線（または端子）とを有し、第２のプリチャージ回路は、第３のスイッチと、第４のスイッチと、プリチャージ電位が与えられる第２の配線（または端子）とを有する構成とすることができる。第２のトランジスタのソース及びドレインの他方は、第１のスイッチを介してセンスアンプの第１の入力端子に電気的に接続され、第４のトランジスタのソース及びドレインの他方は、第３のスイッチを介してセンスアンプの第２の入力端子に電気的に接続される。プリチャージ電位が与えられる第１の配線は第２のスイッチを介してセンスアンプの第１の入力端子に電気的に接続され、プリチャージ電位が与えられる第２の配線は第４のスイッチを介してセンスアンプの第２の入力端子に電気的に接続される。そして、センスアンプは、第１の入力端子に入力された電位と第２の入力端子に入力された電位とを比較した結果を出力する。この出力によって、第１の信号または第２の信号を読み出すことができる。センスアンプとしては、例えば、ラッチ回路、オペアンプ等を用いることができる。第１のプリチャージ回路を設けることによって、第１のスイッチをオフ状態とし第２のスイッチをオン状態としてセンスアンプの第１の入力端子をプリチャージ電位とした後、第１のスイッチをオン状態とし第２のスイッチをオフ状態として、センスアンプの第１の入力端子の電位が、記憶されたデータに対応する所定の電位となるようにすることができる。また、第２のプリチャージ回路を設けることによって、第３のスイッチをオフ状態とし第４のスイッチをオン状態としてセンスアンプの第２の入力端子をプリチャージ電位とした後、第３のスイッチをオン状態とし第４のスイッチをオフ状態として、センスアンプの第２の入力端子の電位が、記憶されたデータに対応する所定の電位となるようにすることができる。こうして、センスアンプの第１の入力端子及び第２の入力端子の電位が、記憶されたデータに対応する所定の電位となるまでの時間を短くすることができる。こうして、記憶素子に記憶されたデータを速く読み出すことが可能となる。
【００３２】
以上が、第２のトランジスタの状態と第４のトランジスタの状態の両方を用いて第１の信号または第２の信号の読み出す構成の具体例の説明である。
【００３３】
（プリチャージ回路のバリエーション）
プリチャージ電位は、高電源電位、低電源電位、または高電源電位と低電源電位の間の電位とすることができる。なお、（具体例２）、（具体例３）、（具体例５）、（具体例８）において、第１の配線に与えられるプリチャージ電位と、第２の配線に与えられるプリチャージ電位とは同じであってもよいし異なっていてもよい。第１の配線に与えられるプリチャージ電位と第２の配線に与えられるプリチャージ電位が同じ場合には、第１の配線と第２の配線を共有することができる。また、第２のスイッチと第４のスイッチを共有することができる。
【００３４】
また、（具体例１）、（具体例４）、（具体例６）、（具体例７）において、プリチャージ回路の第２のスイッチを設ける代わりに、センスアンプの入力端子はプリチャージ電位が与えられる配線と負荷を介して電気的に接続されていてもよい。こうして、第１の信号に対応する信号電位、及び第２の信号に対応する信号電位によって、第２のトランジスタ及び第４のトランジスタが共にオフ状態である場合に、プリチャージ電位をセンスアンプの入力端子に入力することができる。また、（具体例２）、（具体例３）、（具体例５）、（具体例８）において、第１のプリチャージ回路の第２のスイッチを設ける代わりに、センスアンプの第１の入力端子はプリチャージ電位が与えられる第１の配線と負荷を介して電気的に接続され、第２のプリチャージ回路の第４のスイッチを設ける代わりに、センスアンプの第２の入力端子はプリチャージ電位が与えられる第２の配線と負荷を介して電気的に接続されていてもよい。こうして、第１の信号に対応する信号電位、及び第２の信号に対応する信号電位によって、第２のトランジスタ及び第４のトランジスタが共にオフ状態である場合に、プリチャージ電位をセンスアンプの第１の入力端子及び第２の入力端子に入力することができる。なお、上述のように、プリチャージ回路の第２のスイッチ（または、第２のスイッチ及び第４のスイッチ）の代わりに、プリチャージ電位が与えられる配線（または、第１の配線及び第２の配線）が負荷を介してセンスアンプの入力端子に電気的に接続された構成の場合には、第１のスイッチ（または、第１のスイッチ及び第３のスイッチ）を省略することも可能である。
【００３５】
（記憶素子のバリエーション）
本発明の記憶素子の一態様は、一対の電極のうちの一方がセンスアンプの入力端子と電気的に接続される容量素子を更に有していてもよい。また、センスアンプが第１の入力端子と第２の入力端子とを有する場合は、一対の電極のうちの一方がセンスアンプの第１の入力端子と電気的に接続される容量素子と、一対の電極のうちの一方がセンスアンプの第２の入力端子と電気的に接続される別の容量素子と、を有していてもよい。つまり、センスアンプの入力端子（または、センスアンプの第１の入力端子、及びセンスアンプの第２の入力端子）の電位を保持する保持容量を更に有していてもよい。なお、配線やセンスアンプを構成する素子等の寄生容量を積極的に利用することによって、当該保持容量の代わりとすることもできる。本発明の記憶素子の一態様は、一対の電極のうちの一方が第２のトランジスタのゲートと電気的に接続される容量素子と、一対の電極のうちの一方が第４のトランジスタのゲートと電気的に接続される容量素子と、を更に有していてもよい。つまり、第２のトランジスタのゲートの電位を保持する保持容量と、第４のトランジスタのゲートの電位を保持する保持容量とを更に有していてもよい。なお、トランジスタや配線等の寄生容量を積極的に利用することによって、これら保持容量の代わりとすることもできる。
【００３６】
第１のトランジスタ及び第３のトランジスタは、酸化物半導体層を挟んで２つのゲート電極を有するトランジスタであってもよい。このようなトランジスタでは、２つのゲート電極のうちの一方に入力される信号を用いてトランジスタのしきい値電圧等を制御することが可能であり、トランジスタのオフ電流を更に低減することも可能である。また、トランジスタのオン電流を増加させることも可能である。第１のトランジスタ及び第３のトランジスタのオン電流を増加させることによって、記憶素子へのデータの書き込みをより速くすることが可能である。
【００３７】
本発明の記憶素子の一態様は、揮発性の記憶回路を更に有し、揮発性の記憶回路に保持されたデータに対応する信号を、上記第１の信号または第２の信号とし、センスアンプの出力信号またはその反転信号が、揮発性の記憶回路に入力される構成であってもよい。この構成によって、記憶素子への電源電圧の供給が停止する前に、揮発性の記憶回路に保持されたデータを、上記第１の回路及び第２の回路を用いて構成される記憶素子に保持させることができる。その後、電源電圧の供給が停止すると揮発性の記憶回路に保持されたデータは消失するが、上記第１の回路及び第２の回路を用いて構成される記憶素子に保持されたデータは消えない。こうして、電源電圧の供給が停止した間もデータを保持することができる。そして、電源電圧の供給が再開した後、上記第１の回路及び第２の回路を用いて構成される記憶素子に保持されたデータを揮発性の記憶回路に戻す。このように、揮発性の記憶回路に保持されたデータのバックアップを行うことができる。
【００３８】
本発明は、上記記憶素子を用いた信号処理回路であってもよい。
【発明の効果】
【００３９】
定期的なデータの再書き込み動作（以下、リフレッシュ動作とも呼ぶ）が不要、またはリフレッシュ動作を行う頻度を非常に低くすることが可能な記憶素子を提供することができる。ここで、当該記憶素子は、所定のノード（第２のトランジスタのゲート、第４のトランジスタのゲート）に信号電位を入力し、オフ電流が非常に小さなトランジスタ（第１のトランジスタ、第３のトランジスタ）をオフ状態として、当該ノードをフローティング状態とすることにより、データを記憶する構成の記憶素子である。そのため、データの書き換えを繰り返すことによる素子の疲労は少なく、データの書き換え可能な回数を多くすることができる。
【００４０】
また、１つのデータを、第１の信号及び第２の信号の２つの信号として記憶素子に書き込む。即ち、記憶素子において、第１の回路の第２のトランジスタのゲートに第１の信号に対応する信号電位を入力して保持し、第２の回路の第４のトランジスタのゲートに第２の信号に対応する信号電位を入力して保持する。そして、第１の信号によって定まる第２のトランジスタの状態と、第２の信号によって定まる第４のトランジスタの状態との両方を用いて、記憶素子から１つのデータを読み出す。そのため、仮に第２のトランジスタ及び第４のトランジスタの一方のゲートの電位が所定の信号電位とならなくても、他方のトランジスタのゲートの電位が所定の信号電位となれば、所定のデータを書き込み、保持し、読み出すことが可能となる。こうして、データの書き込み不良や読み出し不良を低減することができる。また、記憶素子へのデータの書き込みに必要な期間を短く設定することが可能となり、書き込み速度の速い記憶素子を提供することができる。
【００４１】
当該記憶素子を信号処理回路に用いることによって、電源電圧の供給を停止した後も信号処理回路はデータを長期間にわたって保持し続けることができる。よって、電源電圧の供給を再開した際、信号処理回路は直ぐに保持されたデータを用いて所定の処理を開始することができる。そのため、信号処理回路において短時間の電源停止を頻繁に行うことが可能となり、消費電力をより低減することができる。また、上述のとおり、データの書き換え可能な回数を多くすることができ、且つデータの書き込み不良や読み出し不良が少ない記憶素子を信号処理回路に用いることによって、信号処理回路の信頼性を向上させることができる。更に、上述のとおり、書き込み速度の速い記憶素子を信号処理回路に用いることによって、信号処理回路の動作速度も向上させることができる。
【図面の簡単な説明】
【００４２】
【図１】記憶素子の構成を示す図。
【図２】センスアンプの構成を示す図。
【図３】センスアンプ、プリチャージ回路の構成を示す図。
【図４】記憶素子の構成を示す図。
【図５】記憶素子の駆動方法を示すタイミングチャート。
【図６】記憶素子の構成を示す図。
【図７】記憶素子の駆動方法を示すタイミングチャート。
【図８】記憶素子の構成を示す図。
【図９】センスアンプの構成を示す図。
【図１０】センスアンプ、プリチャージ回路の構成を示す図。
【図１１】記憶素子の構成を示す図。
【図１２】記憶素子の駆動方法を示すタイミングチャート。
【図１３】記憶素子の構成を示す図。
【図１４】記憶素子の構成を示す図。
【図１５】記憶素子の構成を示す図。
【図１６】記憶素子の構成を示す図。
【図１７】記憶素子の構成を示す図。
【図１８】記憶素子の構成を示す図。
【図１９】記憶素子の作製工程を示す図。
【図２０】記憶素子の作製工程を示す図。
【図２１】記憶素子の作製工程を示す図。
【図２２】記憶素子の構成を示す断面図。
【図２３】酸化物半導体層にチャネルが形成されるトランジスタの構成を示す断面図。
【図２４】携帯用の電子機器のブロック図。
【図２５】電子書籍のブロック図。
【図２６】酸化物材料の結晶構造を説明する図。
【図２７】酸化物材料の結晶構造を説明する図。
【図２８】酸化物材料の結晶構造を説明する図。
【図２９】移動度算出のための式。
【図３０】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図３１】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図３２】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図３３】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図３４】トランジスタの特性を示す図。
【図３５】トランジスタの特性を示す図。
【図３６】トランジスタの特性を示す図。
【図３７】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【発明を実施するための形態】
【００４３】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００４４】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【００４５】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が端子や電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００４６】
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００４７】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００４８】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
【００４９】
（実施の形態１）
（記憶素子の構成１）
本発明の記憶素子の一態様を図１に示す。図１において記憶素子１００は、回路１０００ａと、回路１０００ｂと、反転回路４００と、センスアンプ１４５１と、スイッチ１４５０ａと、スイッチ１４５０ｂと、容量素子１０４とを有する。そして、端子Ｄにデータが入力され、当該データに対応する信号を保持し、端子ＯＵＴから対応する信号を出力する。回路１０００ａはトランジスタ１０１ａとトランジスタ１０２ａと容量素子１０３ａとを有し、回路１０００ｂはトランジスタ１０１ｂとトランジスタ１０２ｂと容量素子１０３ｂとを有する。なお、容量素子１０３ａ、容量素子１０３ｂ、及び容量素子１０４のいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
【００５０】
回路１０００ａにおいて、トランジスタ１０１ａのゲートは端子Ｗ１に電気的に接続され、ソース及びドレインの一方は端子Ｄ１に電気的に接続され、他方はトランジスタ１０２ａのゲートに電気的に接続される。トランジスタ１０２ａのソース及びドレインの一方は、端子Ｂ１に電気的に接続され、他方は端子Ｓ１に電気的に接続される。容量素子１０３ａの一対の電極のうちの一方はトランジスタ１０２ａのゲートに電気的に接続され、他方は端子Ｃ１に電気的に接続される。回路１０００ｂにおいて、トランジスタ１０１ｂのゲートは端子Ｗ２に電気的に接続され、ソース及びドレインの一方は端子Ｄ２に電気的に接続され、他方はトランジスタ１０２ｂのゲートに電気的に接続される。トランジスタ１０２ｂのソース及びドレインの一方は、端子Ｂ２に電気的に接続され、他方は端子Ｓ２に電気的に接続される。容量素子１０３ｂの一対の電極のうちの一方はトランジスタ１０２ｂのゲートに電気的に接続され、他方は端子Ｃ２に電気的に接続される。
【００５１】
そして、トランジスタ１０１ａ及びトランジスタ１０１ｂとしてオフ電流が極めて小さいトランジスタを用いる。オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる層や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタを用いることができる。図１では、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタであることを示すため、ＯＳの符号を付している。
【００５２】
図１に示した記憶素子１００では、回路１０００ｂの端子Ｄ２に入力される信号は、反転回路４００によって、回路１０００ａの端子Ｄ１に入力される信号を反転させた信号である。反転回路４００として例えばインバータ４４０を用いることができる。また、回路１０００ａの有するトランジスタ１０２ａと回路１０００ｂの有するトランジスタ１０２ｂの極性は互いに異なっている。図１では、トランジスタ１０２ａがｎチャネル型トランジスタであり、トランジスタ１０２ｂがｐチャネル型トランジスタである例を示したがこれに限定されない。トランジスタ１０２ａがｐチャネル型トランジスタであり、トランジスタ１０２ｂがｎチャネル型トランジスタであってもよい。また、端子Ｓ１に与えられる電位と端子Ｓ２に与えられる電位とは同じ電位Ｖ１である。
【００５３】
端子Ｂ１及び端子Ｂ２は、互いに電気的に接続されて、スイッチ１４５０ｂを介してセンスアンプ１４５１の入力端子ｉｎに電気的に接続される。つまり、スイッチ１４５０ｂは、センスアンプ１４５１の入力端子ｉｎと端子Ｂ１及び端子Ｂ２とを選択的に電気的に接続する。ここで、端子Ｂ１及び端子Ｂ２は端子Ｂに電気的に接続され、スイッチ１４５０ｂは、センスアンプ１４５１の入力端子ｉｎと端子Ｂとを選択的に電気的に接続するとみなすこともできる。容量素子１０４の一対の電極のうちの一方はセンスアンプ１４５１の入力端子ｉｎに電気的に接続され、他方は端子Ｃ３に電気的に接続されている。また、端子ＶＲはスイッチ１４５０ａを介してセンスアンプ１４５１の入力端子ｉｎに電気的に接続される。つまり、スイッチ１４５０ａは、センスアンプ１４５１の入力端子ｉｎと端子ＶＲとを選択的に電気的に接続する。ここで、スイッチ１４５０ａ、スイッチ１４５０ｂ、及び端子ＶＲをプリチャージ回路と呼ぶことができる。端子ＶＲ（または端子ＶＲに電気的に接続された配線）には、プリチャージ電位が与えられる構成とすることができる。プリチャージ電位は、高電源電位、低電源電位、または高電源電位と低電源電位との間の電位とすることができる。そして、センスアンプ１４５１は、入力端子ｉｎに入力された電位を増幅して出力端子ｏｕｔから出力する。
【００５４】
ここで、端子Ｃ１、端子Ｃ２、端子Ｃ３は同じ電位が入力されていても良いし、異なる電位が入力されていてもよい。例えば、端子Ｃ１、端子Ｃ２、端子Ｃ３に電位Ｖ１が入力されていてもよい。
【００５５】
センスアンプ１４５１としては、例えば、インバータ、クロックドインバータ、バッファ、ラッチ回路、オペアンプ等を用いることができる。図２（Ａ）は、センスアンプ１４５１としてバッファ１４４１を用いた例である。なお図２（Ｂ）の様に、センスアンプ１４５１は、入力端子ｉｎに入力された電位と参照電位ｒｅｆとを比較した結果を出力する構成であってもよい。このような構成のセンスアンプ１４５１は比較器１４４２と呼ぶこともできる。比較器１４４２は、例えば、オペアンプやラッチ回路によって実現することができる。また、図２（Ｃ）や図２（Ｄ）に示すようなラッチ回路１４４３をセンスアンプ１４５１として用いてもよい。ラッチ回路１４４３は、例えばインバータ１４４４及びインバータ１４４５によって構成することができる。なお、当該ラッチ回路を構成する素子（例えば、インバータ１４４４及びインバータ１４４５）は、選択的に電源電圧が与えられる構成であってもよい。例えば、インバータ１４４４及びインバータ１４４５の一方または両方を、クロックドインバータとしてもよい。
【００５６】
また、スイッチ１４５０ａ及びスイッチ１４５０ｂは、トランジスタ等を用いて形成することができる。例えば、図３（Ａ）に示すように、スイッチ１４５０ａとしてゲートに制御信号ＰＳＷが入力されるトランジスタを用いることができる。また、図３（Ｂ）に示すように、スイッチ１４５０ａとして用いるトランジスタと、スイッチ１４５０ｂとして用いるトランジスタとの極性を異ならせ、これらトランジスタのゲートに同じ制御信号ＰＳＷＢを入力する構成としてもよい。こうして、１つの制御信号ＰＳＷＢによって、スイッチ１４５０ａ及びスイッチ１４５０ｂの一方がオン状態の場合に他方をオフ状態とすることができる。また、スイッチ１４５０ａの代わりに負荷１４５０ｃを用いてもよい。負荷１４５０ｃとしては、図３（Ｃ）に示すような抵抗１４５３や、図３（Ｄ）に示すようなダイオード接続されたトランジスタ等を用いることができる。スイッチ１４５０ａの代わりに負荷１４５０ｃを用いる構成の場合、トランジスタ１０２ａ及びトランジスタ１０２ｂの両方がオフ状態であるとき、端子ＶＲの電位をセンスアンプ１４５１の入力端子ｉｎに入力することができる。なお、スイッチ１４５０ａの代わりに負荷１４５０ｃを用いる構成の場合には、スイッチ１４５０ｂを省略することも可能である。つまり、端子Ｂがスイッチを介することなくセンスアンプ１４５１の入力端子ｉｎに接続される構成としてもよい。
【００５７】
（記憶素子のバリエーション）
上述した（記憶素子の構成１）において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ１４５１の出力端子ｏｕｔの電位を記憶素子１００から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ１４５１を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子ｏｕｔから出力するセンスアンプ１４５１であってもよい。このようなセンスアンプ１４５１としては、例えばクロックドインバータを用いることができる。
【００５８】
（記憶素子１００の駆動方法）
図４の構成の記憶素子１００の駆動方法について説明する。図４は、図１におけるスイッチ１４５０ａ及びスイッチ１４５０ｂとして図３（Ｂ）に示した構成を用い、端子ＶＲに与えられるプリチャージ電位を電位Ｖ２とし、センスアンプ１４５１としてクロック信号ＣＬＫに同期して信号を出力するクロックドインバータを用い、端子Ｓ１、端子Ｓ２、端子Ｃ１、端子Ｃ２、端子Ｃ３は電気的に接続され、電位Ｖ１が与えられる例である。ここで、トランジスタ１０１ａ及びトランジスタ１０１ｂのゲートには制御信号ＳＧ１が入力される。端子Ｄにはデータ（Ｄａｔａ）が入力される。スイッチ１４５０ａを構成するｐチャネル型トランジスタのゲート及びスイッチ１４５０ｂを構成するｎチャネル型トランジスタのゲートには制御信号ＳＧ２が入力される。トランジスタ１０２ａのゲートをノードＭ１とし、トランジスタ１０２ｂのゲートをノードＭ２とする。また、センスアンプ１４５１の入力端子ｉｎをノードＭとする。図４の構成の記憶素子１００の駆動方法について、図５のタイミングチャートを用いて説明する。なお、図５のタイミングチャートの斜線部分においては、データや、制御信号や、クロック信号や、ノードの電位や、出力信号は任意の値とすることができる。
【００５９】
図５のタイミングチャートでは、トランジスタ１０１ａ及びトランジスタ１０１ｂは、ｎチャネル型トランジスタであって、制御信号ＳＧ１がハイレベルの場合にオン状態となり、ローレベルの場合にオフ状態となる駆動方法の例を示す。また、制御信号ＳＧ２がハイレベルの場合にスイッチ１４５０ｂがオン状態となり且つスイッチ１４５０ａがオフ状態となり、制御信号ＳＧ２がローレベルの場合にスイッチ１４５０ｂがオフ状態となり且つスイッチ１４５０ａがオン状態となる駆動方法の例を示す。なお、各トランジスタ（トランジスタ１０１ａ、トランジスタ１０１ｂ、スイッチ１４５０ａ及びスイッチ１４５０ｂを構成するトランジスタ）の極性を変えて実施することも可能である。この場合、制御信号（ＳＧ１、ＳＧ２）のレベルは、各トランジスタの状態（オン状態またはオフ状態）が下記説明と同様になるように変更することができる。
【００６０】
図５のタイミングチャートでは、プリチャージ電位を電位Ｖ２とする例を示す。なお、プリチャージ電位は電位Ｖ１であってもよいし、電位Ｖ１と電位Ｖ２の間の電位であってもよい。
【００６１】
ここで、電位Ｖ１と電位Ｖ２の差に対応する電圧が電源電圧として記憶素子１００に供給される構成とすることができる。このとき、電源電圧の供給を停止した場合とは、電位Ｖ１と電位Ｖ２の差が実質的になくなった場合に相当する。または、一方の電位が供給されなくなった場合に相当する。図５のタイミングチャートでは、電位Ｖ１を低電源電位として、電位Ｖ２が高電源電位から低電源電位に変化することによって電源電圧の供給が停止する例を示したがこれに限定されない。例えば電位Ｖ２を低電源電位として、電位Ｖ１が高電源電位から低電源電位に変化することによって電源電圧の供給が停止してもよい。
【００６２】
以下、図５のタイミングチャートの期間１乃至期間６の各動作について説明する。
【００６３】
期間１において、ＤａｔａとしてｄａｔａＸが入力される。ここで、電位Ｖ１は低電源電位ＶＳＳであり、電位Ｖ２は高電源電位ＶＤＤである。期間１では、制御信号ＳＧ１がローレベルであるため、トランジスタ１０１ａ及びトランジスタ１０１ｂはオフ状態であり、ノードＭ１及びノードＭ２の電位はｄａｔａＸに対応する信号電位とは無関係である。
【００６４】
期間２において、ＤａｔａとしてｄａｔａＸが入力された状態で、制御信号ＳＧ１がハイレベルに変化すると、トランジスタ１０１ａ及びトランジスタ１０１ｂがオン状態となる。こうして、ノードＭ１の電位はｄａｔａＸに対応する信号の信号電位ＶＸ′となり、ノードＭ２の電位は当該信号の反転信号に対応する信号電位ＶＸ′ｂとなる。なお実際には、トランジスタ１０１ａ及びトランジスタ１０１ｂがオン状態となった後、ノードＭ１の電位が信号電位ＶＸ′となりノードＭ２の電位が信号電位ＶＸ′ｂとなるまでには時間がかかる。その後、制御信号ＳＧ１がローレベルとなって、トランジスタ１０１ａ及びトランジスタ１０１ｂはオフ状態となる。こうして、記憶素子１００にｄａｔａＸが書き込まれる。
【００６５】
期間３において、電位Ｖ２が低電源電位ＶＳＳとなる。こうして、電位Ｖ１と電位Ｖ２の電位差がなくなり、記憶素子１００への電源電圧の供給が停止する。ここで、制御信号ＳＧ１はローレベルのままである。トランジスタ１０１ａ及びトランジスタ１０１ｂはオフ電流が非常に小さいトランジスタであるため、電源電圧の供給が停止した後もノードＭ１及びノードＭ２の電位は長期間にわたって保持される。こうして、記憶素子１００は電源電圧の供給が停止した後もデータを保持し続けることができる。
【００６６】
期間４において、電位Ｖ２が高電源電位ＶＤＤとなり記憶素子１００への電源電圧の供給が再開され、制御信号ＳＧ２がローレベルであると、スイッチ１４５０ａがオン状態且つスイッチ１４５０ｂがオフ状態となる。こうして、ノードＭの電位は電位Ｖ２にプリチャージされる。なお、図５のタイミングチャートでは、ノードＭの電位が低電源電位ＶＳＳから徐々に高くなり、高電源電位ＶＤＤ（またはそれに近い電位）となる例を示したがこれに限定されない。ノードＭの電位は、期間４の前の期間において低電源電位ＶＳＳよりも高い電位であり、期間４において当該電位から徐々に高くなり高電源電位ＶＤＤ（またはそれに近い電位）となってもよい。
【００６７】
期間５において、制御信号ＳＧ２がハイレベルに変化し、スイッチ１４５０ｂがオン状態となりスイッチ１４５０ａがオフ状態となる。ここで、ノードＭの電位は、トランジスタ１０２ａ及びトランジスタ１０２ｂの状態を反映した電位ＶＸ”ｂとなる。
【００６８】
例えば、ｄａｔａＸが「１」に対応する信号であり、ハイレベルの信号電位に対応する場合には、ノードＭ１の電位ＶＸ′はハイレベルの電位となってトランジスタ１０２ａはオン状態となる。またこのとき、ノードＭ２の電位ＶＸ′ｂはローレベルの電位となってトランジスタ１０２ｂはオン状態となる。こうして、電位ＶＸ”ｂは電位Ｖ１、つまり低電源電位ＶＳＳ（またはそれに近い電位）となりローレベルの電位となる。つまり、電位ＶＸ”ｂは、ｄａｔａＸに対応する信号の反転信号に対応する信号電位とすることができる。なお実際には、スイッチ１４５０ｂがオン状態となった後、ノードＭの電位が低下して電位ＶＸ”ｂとなるまでには時間がかかる。
【００６９】
また例えば、ｄａｔａＸが「０」に対応する信号であり、ローレベルの信号電位に対応する場合には、ノードＭ１の電位ＶＸ′はローレベルの電位となってトランジスタ１０２ａはオフ状態となる。またこのとき、ノードＭ２の電位ＶＸ′ｂはハイレベルの電位となってトランジスタ１０２ｂはオフ状態となる。こうして、電位ＶＸ”ｂは、期間４におけるプリチャージ後のノードＭの電位から変化せず、高電源電位ＶＤＤ（またはそれに近い電位）となりハイレベルの電位となる。つまり、電位ＶＸ”ｂは、ｄａｔａＸに対応する信号の反転信号に対応する信号電位とすることができる。
【００７０】
ここで、期間４においてプリチャージを行うことによって、期間５においてノードＭの電位が、記憶されたデータに対応する所定の電位（電位ＶＸ”ｂ）となるまでの時間を短くすることができる。こうして、記憶素子１００に記憶されたデータを速く読み出すことが可能となる。
【００７１】
期間５においては、センスアンプ１４５１として機能するクロックドインバータに入力されるクロック信号がローレベルであるため、センスアンプ１４５１は信号を出力しないが、期間６においてクロック信号がハイレベルに変化すると、センスアンプ１４５１は、ノードＭの電位ＶＸ”ｂを増幅し、当該電位に対応する信号の反転信号を出力する。こうして、期間６において端子ＯＵＴはｄａｔａＸに対応する信号の信号電位ＶＸとなり、記憶素子１００から入力されたデータを読み出すことができる。
【００７２】
なお、図４及び図５を用いて説明した記憶素子１００の構成及び駆動方法では、クロック信号に同期してデータを読み出す例を示したがこれに限定されない。例えば、センスアンプ１４５１としてインバータを用いた場合には、ノードＭの電位が電位ＶＸ”ｂとなるとともに、センスアンプ１４５１はノードＭの電位ＶＸ”ｂを増幅し、当該電位に対応する信号の反転信号を出力する。こうして、端子ＯＵＴはｄａｔａＸに対応する信号の信号電位ＶＸとなり、記憶素子１００から入力されたデータを読み出すことができる。
【００７３】
以上が、図４の構成の記憶素子１００の駆動方法の説明である。
【００７４】
図１や図４に示した記憶素子１００では、回路１０００ａのトランジスタ１０２ａのゲートに信号電位ＶＸ′を入力して保持し、回路１０００ｂのトランジスタ１０２ｂのゲートに信号電位ＶＸ′ｂを入力して保持する。そして、信号電位ＶＸ′によって定まるトランジスタ１０２ａの状態と、信号電位ＶＸ′ｂによって定まるトランジスタ１０２ｂの状態との両方を用いて、記憶素子１００から１つのデータを読み出す。そのため、仮にトランジスタ１０２ａ及びトランジスタ１０２ｂの一方のゲートの電位が所定の信号電位とならなくても、他方のトランジスタのゲートの電位が所定の信号電位となれば、所定のデータを書き込み、保持し、読み出すことが可能となる。こうして、データの書き込み不良や読み出し不良を低減することができる。また、記憶素子１００へのデータの書き込みに必要な期間を短く設定することが可能となり、書き込み速度の速い記憶素子を提供することができる。
【００７５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００７６】
（実施の形態２）
（記憶素子の構成２）
本発明の記憶素子の別一態様を図８に示す。図８において記憶素子１００は、回路１０００ａと、回路１０００ｂと、センスアンプ１４５１と、スイッチ８４５０ａと、スイッチ８４５０ｂと、容量素子１０４ａと、スイッチ９４５０ａと、スイッチ９４５０ｂと、容量素子１０４ｂとを有する。そして、端子Ｄにデータが入力され、当該データに対応する信号を保持し、端子ＯＵＴから対応する信号を出力する。回路１０００ａはトランジスタ１０１ａとトランジスタ１０２ａと容量素子１０３ａとを有し、回路１０００ｂはトランジスタ１０１ｂとトランジスタ１０２ｂと容量素子１０３ｂとを有する。なお、容量素子１０３ａ、容量素子１０３ｂ、容量素子１０４ａ及び容量素子１０４ｂのいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
【００７７】
回路１０００ａにおいて、トランジスタ１０１ａのゲートは端子Ｗ１に電気的に接続され、ソース及びドレインの一方は端子Ｄ１に電気的に接続され、他方はトランジスタ１０２ａのゲートに電気的に接続される。トランジスタ１０２ａのソース及びドレインの一方は、端子Ｂ１に電気的に接続され、他方は端子Ｓ１に電気的に接続される。容量素子１０３ａの一対の電極のうちの一方はトランジスタ１０２ａのゲートに電気的に接続され、他方は端子Ｃ１に電気的に接続される。回路１０００ｂにおいて、トランジスタ１０１ｂのゲートは端子Ｗ２に電気的に接続され、ソース及びドレインの一方は端子Ｄ２に電気的に接続され、他方はトランジスタ１０２ｂのゲートに電気的に接続される。トランジスタ１０２ｂのソース及びドレインの一方は、端子Ｂ２に電気的に接続され、他方は端子Ｓ２に電気的に接続される。容量素子１０３ｂの一対の電極のうちの一方はトランジスタ１０２ｂのゲートに電気的に接続され、他方は端子Ｃ２に電気的に接続される。
【００７８】
そして、トランジスタ１０１ａ及びトランジスタ１０１ｂとしてオフ電流が極めて小さいトランジスタを用いる。オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる層や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタを用いることができる。図８では、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタであることを示すため、ＯＳの符号を付している。
【００７９】
図８に示した記憶素子１００では、回路１０００ａの端子Ｄ１に入力される信号と回路１０００ｂの端子Ｄ２に入力される信号は、同じ信号である。また、回路１０００ａの有するトランジスタ１０２ａと回路１０００ｂの有するトランジスタ１０２ｂの極性は互いに異なっている。図８では、トランジスタ１０２ａがｎチャネル型トランジスタであり、トランジスタ１０２ｂがｐチャネル型トランジスタである例を示したがこれに限定されない。トランジスタ１０２ａがｐチャネル型トランジスタであり、トランジスタ１０２ｂがｎチャネル型トランジスタであってもよい。また、端子Ｓ１に与えられる電位と端子Ｓ２に与えられる電位とは同じ電位Ｖ１である。
【００８０】
端子Ｂ１は、スイッチ８４５０ｂを介してセンスアンプ１４５１の入力端子ｉｎ１に電気的に接続される。つまり、スイッチ８４５０ｂは、センスアンプ１４５１の入力端子ｉｎ１と端子Ｂ１とを選択的に電気的に接続する。端子Ｂ２は、スイッチ９４５０ｂを介してセンスアンプ１４５１の入力端子ｉｎ２に電気的に接続される。つまり、スイッチ９４５０ｂは、センスアンプ１４５１の入力端子ｉｎ２と端子Ｂ２とを選択的に電気的に接続する。容量素子１０４ａの一対の電極のうちの一方はセンスアンプ１４５１の入力端子ｉｎ１に電気的に接続され、他方は端子Ｃ３に電気的に接続されている。容量素子１０４ｂの一対の電極のうちの一方はセンスアンプ１４５１の入力端子ｉｎ２に電気的に接続され、他方は端子Ｃ４に電気的に接続されている。また、端子ＶＲ１はスイッチ８４５０ａを介してセンスアンプ１４５１の入力端子ｉｎ１に電気的に接続される。つまり、スイッチ８４５０ａは、センスアンプ１４５１の入力端子ｉｎ１と端子ＶＲ１とを選択的に電気的に接続する。端子ＶＲ２はスイッチ９４５０ａを介してセンスアンプ１４５１の入力端子ｉｎ２に電気的に接続される。つまり、スイッチ９４５０ａは、センスアンプ１４５１の入力端子ｉｎ２と端子ＶＲ２とを選択的に電気的に接続する。ここで、スイッチ８４５０ａ、スイッチ８４５０ｂ、及び端子ＶＲ１を第１のプリチャージ回路と呼び、スイッチ９４５０ａ、スイッチ９４５０ｂ、及び端子ＶＲ２を第２のプリチャージ回路と呼ぶことができる。端子ＶＲ１及び端子ＶＲ２（または端子ＶＲ１に電気的に接続された配線、及び端子ＶＲ２に電気的に接続された配線）には、プリチャージ電位が与えられる構成とすることができる。プリチャージ電位は、高電源電位、低電源電位、または高電源電位と低電源電位との間の電位とすることができる。端子ＶＲ１と端子ＶＲ２に異なるプリチャージ電位が与えられていてもよい。そして、センスアンプ１４５１は、入力端子ｉｎ１と入力端子ｉｎ２に入力された電位を比較して出力端子ｏｕｔから出力する。
【００８１】
ここで、端子Ｃ１、端子Ｃ２、端子Ｃ３、端子Ｃ４は同じ電位が入力されていても良いし、異なる電位が入力されていてもよい。例えば、端子Ｃ１、端子Ｃ２、端子Ｃ３、端子Ｃ４に電位Ｖ１が入力されていてもよい。
【００８２】
センスアンプ１４５１としては、例えば、ラッチ回路、オペアンプ等を用いることができる。図９（Ａ）は、センスアンプ１４５１として比較器１４４２を用い、比較器１４４２としてオペアンプを用いた例である。なお図９（Ｂ）及び図９（Ｃ）は、センスアンプ１４５１としてラッチ回路１４４３を用いた例である。ラッチ回路１４４３は、例えばインバータ１４４４及びインバータ１４４５によって構成することができる。なお、ラッチ回路１４４３を構成する素子（例えば、インバータ１４４４及びインバータ１４４５）は、選択的に電源電圧が与えられる構成であってもよい。例えば、インバータ１４４４及びインバータ１４４５の一方または両方を、クロックドインバータとしてもよい。
【００８３】
また、スイッチ８４５０ａ及びスイッチ８４５０ｂ、並びにスイッチ９４５０ａ及びスイッチ９４５０ｂは、トランジスタ等を用いて形成することができる。スイッチ８４５０ａ及びスイッチ８４５０ｂ、またはスイッチ９４５０ａ及びスイッチ９４５０ｂの構成は、図３に示したスイッチ１４５０ａ及びスイッチ１４５０ｂと同様の構成とすることができる。例えば、スイッチ８４５０ａをして用いるトランジスタと、スイッチ８４５０ｂとして用いるトランジスタとの極性を異ならせ、これらトランジスタのゲートに同じ制御信号ＰＳＷＢを入力する構成としてもよい。こうして、１つの制御信号ＰＳＷＢによって、スイッチ８４５０ａ及びスイッチ８４５０ｂの一方がオン状態の場合に他方をオフ状態とすることができる。スイッチ９４５０ａをして用いるトランジスタと、スイッチ９４５０ｂとして用いるトランジスタとの極性を異ならせ、これらトランジスタのゲートに同じ制御信号ＰＳＷＢを入力する構成としてもよい。こうして、１つの制御信号ＰＳＷＢによって、スイッチ９４５０ａ及びスイッチ９４５０ｂの一方がオン状態の場合に他方をオフ状態とすることができる。また、スイッチ８４５０ａの代わり及びスイッチ９４５０ａの代わりに負荷を用いてもよく、その場合にスイッチ８４５０ｂ及び９４５０ｂを省略することも可能である。また、図８に示した記憶素子１００におけるセンスアンプ１４５１と、スイッチ８４５０ａ及びスイッチ８４５０ｂ、並びにスイッチ９４５０ａ及びスイッチ９４５０ｂは、図１０（Ａ）に示すような構成であるが、図１０（Ｂ）の様な構成とすることもできる。図１０（Ｂ）では、図１０（Ａ）において端子ＶＲ１及び端子ＶＲ２を共有して端子ＶＲとし、スイッチ８４５０ａ及び９４５０ａを共有してスイッチ７４５０ａとした例である。
【００８４】
（記憶素子のバリエーション）
上述した（記憶素子の構成２）において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ１４５１の出力端子ｏｕｔの電位を記憶素子１００から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ１４５１を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子ｏｕｔから出力するセンスアンプ１４５１であってもよい。
【００８５】
（記憶素子１００の駆動方法）
図１１の構成の記憶素子１００の駆動方法について説明する。図１１は、図８におけるスイッチ８４５０ａとしてｐチャネル型トランジスタを用い、スイッチ８４５０ｂとしてｎチャネル型トランジスタを用い、スイッチ９４５０ａとしてｐチャネル型トランジスタを用い、スイッチ９４５０ｂとしてｎチャネル型トランジスタを用い、端子ＶＲ１及び端子ＶＲ２に与えられるプリチャージ電位を電位Ｖ２とし、センスアンプ１４５１としてラッチ回路１４４３を用い、端子Ｓ１、端子Ｓ２、端子Ｃ１、端子Ｃ２、端子Ｃ３、端子Ｃ４は電気的に接続され、電位Ｖ１が与えられる例である。ここで、トランジスタ１０１ａ及びトランジスタ１０１ｂのゲートには制御信号ＳＧ１が入力される。端子Ｄにはデータ（Ｄａｔａ）が入力される。スイッチ８４５０ａを構成するｐチャネル型トランジスタのゲート、スイッチ８４５０ｂを構成するｎチャネル型トランジスタのゲート、スイッチ９４５０ａを構成するｐチャネル型トランジスタのゲート、及びスイッチ９４５０ｂを構成するｎチャネル型トランジスタのゲートには制御信号ＳＧ２が入力される。トランジスタ１０２ａのゲートをノードＭ１とし、トランジスタ１０２ｂのゲートをノードＭ２とする。また、センスアンプ１４５１の入力端子ｉｎ１をノードＭａとし、センスアンプ１４５１の入力端子ｉｎ２をノードＭｂとする。図１１の構成の記憶素子１００の駆動方法について、図１２のタイミングチャートを用いて説明する。なお、図１２のタイミングチャートの斜線部分においては、データや、制御信号や、クロック信号や、ノードの電位や、出力信号は任意の値とすることができる。
【００８６】
図１２のタイミングチャートでは、トランジスタ１０１ａ及びトランジスタ１０１ｂは、ｎチャネル型トランジスタであって、制御信号ＳＧ１がハイレベルの場合にオン状態となり、ローレベルの場合にオフ状態となる駆動方法の例を示す。また、制御信号ＳＧ２がハイレベルの場合にスイッチ８４５０ｂ及びスイッチ９４５０ｂがオン状態となり且つスイッチ８４５０ａ及びスイッチ９４５０ａがオフ状態となり、制御信号ＳＧ２がローレベルの場合にスイッチ８４５０ｂ及びスイッチ９４５０ｂがオフ状態となり且つスイッチ８４５０ａ及びスイッチ９４５０ａがオン状態となる駆動方法の例を示す。なお、各トランジスタ（トランジスタ１０１ａ、トランジスタ１０１ｂ、並びに、スイッチ８４５０ａ、スイッチ８４５０ｂ、スイッチ９４５０ａ、及びスイッチ９４５０ｂを構成するトランジスタ）の極性を変えて実施することも可能である。この場合、制御信号（ＳＧ１、ＳＧ２）のレベルは、各トランジスタの状態（オン状態またはオフ状態）が下記説明と同様になるように変更することができる。
【００８７】
図１２のタイミングチャートでは、プリチャージ電位を電位Ｖ２とする例を示す。なお、プリチャージ電位は電位Ｖ１であってもよいし、電位Ｖ１と電位Ｖ２の間の電位であってもよい。
【００８８】
ここで、電位Ｖ１と電位Ｖ２の差に対応する電圧が電源電圧として記憶素子１００に供給される構成とすることができる。このとき、電源電圧の供給を停止した場合とは、電位Ｖ１と電位Ｖ２の差が実質的になくなった場合に相当する。または、一方の電位が供給されなくなった場合に相当する。図１２のタイミングチャートでは、電位Ｖ１を低電源電位として、電位Ｖ２が高電源電位から低電源電位に変化することによって電源電圧の供給が停止する例を示したがこれに限定されない。例えば電位Ｖ２を低電源電位として、電位Ｖ１が高電源電位から低電源電位に変化することによって電源電圧の供給が停止してもよい。
【００８９】
以下、図１２のタイミングチャートの期間１乃至期間５の各動作について説明する。
【００９０】
期間１において、ＤａｔａとしてｄａｔａＸが入力される。ここで、電位Ｖ１は低電源電位ＶＳＳであり、電位Ｖ２は高電源電位ＶＤＤである。期間１では、制御信号ＳＧ１がローレベルであるため、トランジスタ１０１ａ及びトランジスタ１０１ｂはオフ状態であり、ノードＭ１及びノードＭ２の電位はｄａｔａＸに対応する信号電位とは無関係である。
【００９１】
期間２において、ＤａｔａとしてｄａｔａＸが入力された状態で、制御信号ＳＧ１がハイレベルに変化すると、トランジスタ１０１ａ及びトランジスタ１０１ｂがオン状態となる。こうして、ノードＭ１の電位及びノードＭ２の電位はｄａｔａＸに対応する信号の信号電位ＶＸ′となる。なお実際には、トランジスタ１０１ａ及びトランジスタ１０１ｂがオン状態となった後、ノードＭ１の電位及びノードＭ２の電位が信号電位ＶＸ′となるまでには時間がかかる。その後、制御信号ＳＧ１がローレベルとなって、トランジスタ１０１ａ及びトランジスタ１０１ｂはオフ状態となる。こうして、記憶素子１００にｄａｔａＸが書き込まれる。
【００９２】
期間３において、電位Ｖ２が低電源電位ＶＳＳとなる。こうして、電位Ｖ１と電位Ｖ２の電位差がなくなり、記憶素子１００への電源電圧の供給が停止する。ここで、制御信号ＳＧ１はローレベルのままである。トランジスタ１０１ａ及びトランジスタ１０１ｂはオフ電流が非常に小さいトランジスタであるため、電源電圧の供給が停止した後もノードＭ１及びノードＭ２の電位は長期間にわたって保持される。こうして、記憶素子１００は電源電圧の供給が停止した後もデータを保持し続けることができる。
【００９３】
期間４において、電位Ｖ２が高電源電位ＶＤＤとなり記憶素子１００への電源電圧の供給が再開され、制御信号ＳＧ２がローレベルであると、スイッチ８４５０ａがオン状態且つスイッチ８４５０ｂがオフ状態、スイッチ９４５０ａがオン状態且つスイッチ９４５０ｂがオフ状態となる。こうして、ノードＭａの電位及びノードＭｂの電位は電位Ｖ２にプリチャージされる。なお、図１２のタイミングチャートでは、ノードＭａの電位及びノードＭｂの電位が低電源電位ＶＳＳから徐々に高くなり、高電源電位ＶＤＤ（またはそれに近い電位）となる例を示したがこれに限定されない。ノードＭの電位は、期間４の前の期間において低電源電位ＶＳＳよりも高い電位であり、期間４において当該電位から徐々に高くなり高電源電位ＶＤＤ（またはそれに近い電位）となってもよい。
【００９４】
期間５において、制御信号ＳＧ２がハイレベルに変化し、スイッチ８４５０ｂ及びスイッチ９４５０ｂがオン状態となり、スイッチ８４５０ａ及びスイッチ９４５０ａがオフ状態となる。ここで、ノードＭａの電位は、トランジスタ１０２ａの状態を反映した電位ＶＸ”ｂとなり、ノードＭｂの電位は、トランジスタ１０２ｂの状態を反映した電位ＶＸ”となる。
【００９５】
例えば、ｄａｔａＸが「１」に対応する信号であり、ハイレベルの信号電位に対応する場合には、ノードＭ１の電位ＶＸ′はハイレベルの電位となってトランジスタ１０２ａはオン状態となる。またこのとき、ノードＭ２の電位ＶＸ′もハイレベルの電位でありトランジスタ１０２ｂはオフ状態となる。こうして、ノードＭａの電位ＶＸ”ｂは、電位Ｖ１、つまり低電源電位ＶＳＳ（またはそれに近い電位）となりローレベルの電位となる。つまり、電位ＶＸ”ｂは、ｄａｔａＸに対応する信号の反転信号に対応する信号電位とすることができる。なお実際には、スイッチ８４５０ｂがオン状態となった後、ノードＭａの電位が低下して電位ＶＸ”ｂとなるまでには時間がかかる。また、ノードＭｂの電位ＶＸ”は、期間４におけるプリチャージ後のノードＭｂの電位から変化せず、高電源電位ＶＤＤ（またはそれに近い電位）となりハイレベルの電位となる。つまり、電位ＶＸ”は、ｄａｔａＸに対応する信号に対応する信号電位とすることができる。
【００９６】
また例えば、ｄａｔａＸが「０」に対応する信号であり、ローレベルの信号電位に対応する場合には、ノードＭ１の電位ＶＸ′はローレベルの電位となってトランジスタ１０２ａはオフ状態となる。またこのとき、ノードＭ２の電位ＶＸ′もローレベルの電位でありトランジスタ１０２ｂはオン状態となる。こうして、ノードＭａの電位ＶＸ”ｂは、期間４におけるプリチャージ後のノードＭ１の電位から変化せず、高電源電位ＶＤＤ（またはそれに近い電位）となりハイレベルの電位となる。つまり、電位ＶＸ”ｂは、ｄａｔａＸに対応する信号の反転信号に対応する信号電位とすることができる。また、ノードＭｂの電位ＶＸ”は、電位Ｖ１、つまり低電源電位ＶＳＳ（またはそれに近い電位）となりローレベルの電位となる。つまり、電位ＶＸ”は、ｄａｔａＸに対応する信号に対応する信号電位とすることができる。なお実際には、スイッチ９４５０ｂがオン状態となった後、ノードＭｂの電位が低下して電位ＶＸ”となるまでには時間がかかる。
【００９７】
ここで、期間４においてプリチャージを行うことによって、期間５において、ノードＭａの電位が記憶されたデータに対応する所定の電位（電位ＶＸ”ｂ）となるまでの時間、及び、ノードＭｂの電位が記憶されたデータに対応する所定の電位（電位ＶＸ”）となるまでの時間を短くすることができる。こうして、記憶素子１００に記憶されたデータを速く読み出すことが可能となる。
【００９８】
また、期間５において、センスアンプ１４５１の入力端子ｉｎ１にノードＭａの電位が入力され、センスアンプ１４５１の入力端子ｉｎ２にノードＭｂの電位が入力されるとともに、センスアンプ１４５１は、ノードＭａの電位ＶＸ”ｂとノードＭｂの電位ＶＸ”を比較し、ノードＭａの電位ＶＸ”ｂに対応する信号の反転信号を出力する。こうして、期間５において端子ＯＵＴはｄａｔａＸに対応する信号の信号電位ＶＸとなり、記憶素子１００から入力されたデータを読み出すことができる。なお実際には、センスアンプ１４５１の入力端子ｉｎ１にノードＭａの電位が入力され、センスアンプ１４５１の入力端子ｉｎ２にノードＭｂの電位が入力された後、センスアンプ１４５１の出力端子ｏｕｔの電位が信号電位ＶＸとなるまでには時間がかかる。
【００９９】
以上が、図１１の構成の記憶素子１００の駆動方法の説明である。
【０１００】
図８や図１１に示した記憶素子１００では、回路１０００ａのトランジスタ１０２ａのゲートに信号電位ＶＸ′を入力して保持し、回路１０００ｂのトランジスタ１０２ｂのゲートに信号電位ＶＸ′を入力して保持する。そして、信号電位ＶＸ′によって定まるトランジスタ１０２ａの状態と、信号電位ＶＸ′によって定まるトランジスタ１０２ｂの状態との両方を用いて、記憶素子１００から１つのデータを読み出す。そのため、仮にトランジスタ１０２ａ及びトランジスタ１０２ｂの一方のゲートの電位が所定の信号電位とならなくても、他方のトランジスタのゲートの電位が所定の信号電位となれば、所定のデータを書き込み、保持し、読み出すことが可能となる。こうして、データの書き込み不良や読み出し不良を低減することができる。また、記憶素子１００へのデータの書き込みに必要な期間を短く設定することが可能となり、書き込み速度の速い記憶素子を提供することができる。
【０１０１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１０２】
（実施の形態３）
（記憶素子の構成３）
本発明の記憶素子の別一態様を図１３に示す。図１３において記憶素子１００は、回路１０００ａと、回路１０００ｂと、反転回路４００と、センスアンプ１４５１と、スイッチ８４５０ａと、スイッチ８４５０ｂと、容量素子１０４ａと、スイッチ９４５０ａと、スイッチ９４５０ｂと、容量素子１０４ｂとを有する。そして、端子Ｄにデータが入力され、当該データに対応する信号を保持し、端子ＯＵＴから対応する信号を出力する。回路１０００ａはトランジスタ１０１ａとトランジスタ１０２ａと容量素子１０３ａとを有し、回路１０００ｂはトランジスタ１０１ｂとトランジスタ１０２ｂと容量素子１０３ｂとを有する。なお、容量素子１０３ａ、容量素子１０３ｂ、容量素子１０４ａ及び容量素子１０４ｂのいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
【０１０３】
回路１０００ａにおいて、トランジスタ１０１ａのゲートは端子Ｗ１に電気的に接続され、ソース及びドレインの一方は端子Ｄ１に電気的に接続され、他方はトランジスタ１０２ａのゲートに電気的に接続される。トランジスタ１０２ａのソース及びドレインの一方は、端子Ｂ１に電気的に接続され、他方は端子Ｓ１に電気的に接続される。容量素子１０３ａの一対の電極のうちの一方はトランジスタ１０２ａのゲートに電気的に接続され、他方は端子Ｃ１に電気的に接続される。回路１０００ｂにおいて、トランジスタ１０１ｂのゲートは端子Ｗ２に電気的に接続され、ソース及びドレインの一方は端子Ｄ２に電気的に接続され、他方はトランジスタ１０２ｂのゲートに電気的に接続される。トランジスタ１０２ｂのソース及びドレインの一方は、端子Ｂ２に電気的に接続され、他方は端子Ｓ２に電気的に接続される。容量素子１０３ｂの一対の電極のうちの一方はトランジスタ１０２ｂのゲートに電気的に接続され、他方は端子Ｃ２に電気的に接続される。
【０１０４】
そして、トランジスタ１０１ａ及びトランジスタ１０１ｂとしてオフ電流が極めて小さいトランジスタを用いる。オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる層や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタを用いることができる。図１３では、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタであることを示すため、ＯＳの符号を付している。
【０１０５】
図１３に示した記憶素子１００では、回路１０００ｂの端子Ｄ２に入力される信号は、反転回路４００によって、回路１０００ａの端子Ｄ１に入力される信号を反転させた信号である。反転回路４００として例えばインバータ４４０を用いることができる。また、回路１０００ａの有するトランジスタ１０２ａと回路１０００ｂの有するトランジスタ１０２ｂの極性は同じである。図１３では、トランジスタ１０２ａ及びトランジスタ１０２ｂがｎチャネル型トランジスタである例を示したがこれに限定されない。トランジスタ１０２ａ及びトランジスタ１０２ｂがｐチャネル型トランジスタであってもよい。また、端子Ｓ１に与えられる電位と端子Ｓ２に与えられる電位とは同じ電位Ｖ１である。
【０１０６】
端子Ｂ１は、スイッチ８４５０ｂを介してセンスアンプ１４５１の入力端子ｉｎ１に電気的に接続される。つまり、スイッチ８４５０ｂは、センスアンプ１４５１の入力端子ｉｎ１と端子Ｂ１とを選択的に電気的に接続する。端子Ｂ２は、スイッチ９４５０ｂを介してセンスアンプ１４５１の入力端子ｉｎ２に電気的に接続される。つまり、スイッチ９４５０ｂは、センスアンプ１４５１の入力端子ｉｎ２と端子Ｂ２とを選択的に電気的に接続する。容量素子１０４ａの一対の電極のうちの一方はセンスアンプ１４５１の入力端子ｉｎ１に電気的に接続され、他方は端子Ｃ３に電気的に接続されている。容量素子１０４ｂの一対の電極のうちの一方はセンスアンプ１４５１の入力端子ｉｎ２に電気的に接続され、他方は端子Ｃ４に電気的に接続されている。また、端子ＶＲ１はスイッチ８４５０ａを介してセンスアンプ１４５１の入力端子ｉｎ１に電気的に接続される。つまり、スイッチ８４５０ａは、センスアンプ１４５１の入力端子ｉｎ１と端子ＶＲ１とを選択的に電気的に接続する。端子ＶＲ２はスイッチ９４５０ａを介してセンスアンプ１４５１の入力端子ｉｎ２に電気的に接続される。つまり、スイッチ９４５０ａは、センスアンプ１４５１の入力端子ｉｎ２と端子ＶＲ２とを選択的に電気的に接続する。ここで、スイッチ８４５０ａ、スイッチ８４５０ｂ、及び端子ＶＲ１を第１のプリチャージ回路と呼び、スイッチ９４５０ａ、スイッチ９４５０ｂ、及び端子ＶＲ２を第２のプリチャージ回路と呼ぶことができる。端子ＶＲ１及び端子ＶＲ２（または端子ＶＲ１に電気的に接続された配線、及び端子ＶＲ２に電気的に接続された配線）には、プリチャージ電位が与えられる構成とすることができる。プリチャージ電位は、高電源電位、低電源電位、または高電源電位と低電源電位との間の電位とすることができる。端子ＶＲ１と端子ＶＲ２に異なるプリチャージ電位が与えられていてもよい。そして、センスアンプ１４５１は、入力端子ｉｎ１と入力端子ｉｎ２に入力された電位を比較して出力端子ｏｕｔから出力する。
【０１０７】
ここで、端子Ｃ１、端子Ｃ２、端子Ｃ３、端子Ｃ４は同じ電位が入力されていても良いし、異なる電位が入力されていてもよい。例えば、端子Ｃ１、端子Ｃ２、端子Ｃ３、端子Ｃ４に電位Ｖ１が入力されていてもよい。
【０１０８】
センスアンプ１４５１としては、例えば、ラッチ回路、オペアンプ等を用いることができる。センスアンプ１４５１の構成は、実施の形態２において図９を用いて説明した構成と同様の構成とすることができる。
【０１０９】
また、スイッチ８４５０ａ及びスイッチ８４５０ｂ、並びにスイッチ９４５０ａ及びスイッチ９４５０ｂは、トランジスタ等を用いて形成することができる。スイッチ８４５０ａ及びスイッチ８４５０ｂ、並びにスイッチ９４５０ａ及びスイッチ９４５０ｂの構成は、実施の形態２において図１０を用いて説明した構成と同様の構成とすることができる。
【０１１０】
（記憶素子のバリエーション）
上述した（記憶素子の構成３）において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ１４５１の出力端子ｏｕｔの電位を記憶素子１００から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ１４５１を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子ｏｕｔから出力するセンスアンプ１４５１であってもよい。
【０１１１】
ここで、（記憶素子の構成３）の駆動方法については詳述しないが、実施の形態２において説明した駆動方法と同様にすることができる。例えば、制御信号ＳＧ１によるトランジスタ１０１ａ及びトランジスタ１０１ｂのスイッチングのタイミングや、スイッチ８４５０ａ、スイッチ８４５０ｂ、スイッチ９４５０ａ、スイッチ９４５０ｂのスイッチングのタイミング、端子ＶＲ１及び端子ＶＲ２に与えられる電位等を、実施の形態２において説明した駆動方法と同様にすることができる。
【０１１２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１１３】
（実施の形態４）
（記憶素子の構成４）
本発明の記憶素子の別一態様を図１４に示す。図１４において記憶素子１００は、回路１０００ａと、回路１０００ｂと、センスアンプ１４５１と、スイッチ１４５０ａと、スイッチ１４５０ｂと、容量素子１０４とを有する。そして、端子Ｄにデータが入力され、当該データに対応する信号を保持し、端子ＯＵＴから対応する信号を出力する。回路１０００ａはトランジスタ１０１ａとトランジスタ１０２ａと容量素子１０３ａとを有し、回路１０００ｂはトランジスタ１０１ｂとトランジスタ１０２ｂと容量素子１０３ｂとを有する。なお、容量素子１０３ａ、容量素子１０３ｂ、及び容量素子１０４のいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
【０１１４】
回路１０００ａにおいて、トランジスタ１０１ａのゲートは端子Ｗ１に電気的に接続され、ソース及びドレインの一方は端子Ｄ１に電気的に接続され、他方はトランジスタ１０２ａのゲートに電気的に接続される。トランジスタ１０２ａのソース及びドレインの一方は、端子Ｂ１に電気的に接続され、他方は端子Ｓ１に電気的に接続される。容量素子１０３ａの一対の電極のうちの一方はトランジスタ１０２ａのゲートに電気的に接続され、他方は端子Ｃ１に電気的に接続される。回路１０００ｂにおいて、トランジスタ１０１ｂのゲートは端子Ｗ２に電気的に接続され、ソース及びドレインの一方は端子Ｄ２に電気的に接続され、他方はトランジスタ１０２ｂのゲートに電気的に接続される。トランジスタ１０２ｂのソース及びドレインの一方は、端子Ｂ２に電気的に接続され、他方は端子Ｓ２に電気的に接続される。容量素子１０３ｂの一対の電極のうちの一方はトランジスタ１０２ｂのゲートに電気的に接続され、他方は端子Ｃ２に電気的に接続される。
【０１１５】
そして、トランジスタ１０１ａ及びトランジスタ１０１ｂとしてオフ電流が極めて小さいトランジスタを用いる。オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる層や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタを用いることができる。図１４では、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタであることを示すため、ＯＳの符号を付している。
【０１１６】
図１４に示した記憶素子１００では、回路１０００ａの端子Ｄ１に入力される信号と回路１０００ｂの端子Ｄ２に入力される信号は、同じ信号である。また、回路１０００ａの有するトランジスタ１０２ａと回路１０００ｂの有するトランジスタ１０２ｂの極性は同じである。図１４では、トランジスタ１０２ａ及びトランジスタ１０２ｂがｎチャネル型トランジスタである例を示したがこれに限定されない。トランジスタ１０２ａ及びトランジスタ１０２ｂがｐチャネル型トランジスタであってもよい。また、端子Ｓ１に与えられる電位と端子Ｓ２に与えられる電位とは同じ電位Ｖ１である。
【０１１７】
端子Ｂ１及び端子Ｂ２は、互いに電気的に接続されて、スイッチ１４５０ｂを介してセンスアンプ１４５１の入力端子ｉｎに電気的に接続される。つまり、スイッチ１４５０ｂは、センスアンプ１４５１の入力端子ｉｎと端子Ｂ１及び端子Ｂ２とを選択的に電気的に接続する。ここで、端子Ｂ１及び端子Ｂ２は端子Ｂに電気的に接続され、スイッチ１４５０ｂは、センスアンプ１４５１の入力端子ｉｎと端子Ｂとを選択的に電気的に接続するとみなすこともできる。容量素子１０４の一対の電極のうちの一方はセンスアンプ１４５１の入力端子ｉｎに電気的に接続され、他方は端子Ｃ３に電気的に接続されている。また、端子ＶＲはスイッチ１４５０ａを介してセンスアンプ１４５１の入力端子ｉｎに電気的に接続される。つまり、スイッチ１４５０ａは、センスアンプ１４５１の入力端子ｉｎと端子ＶＲとを選択的に電気的に接続する。ここで、スイッチ１４５０ａ、スイッチ１４５０ｂ、及び端子ＶＲをプリチャージ回路と呼ぶことができる。端子ＶＲ（または端子ＶＲに電気的に接続された配線）には、プリチャージ電位が与えられる構成とすることができる。プリチャージ電位は、高電源電位、低電源電位、または高電源電位と低電源電位との間の電位とすることができる。そして、センスアンプ１４５１は、入力端子ｉｎに入力された電位を増幅して出力端子ｏｕｔから出力する。
【０１１８】
ここで、端子Ｃ１、端子Ｃ２、端子Ｃ３は同じ電位が入力されていても良いし、異なる電位が入力されていてもよい。例えば、端子Ｃ１、端子Ｃ２、端子Ｃ３に電位Ｖ１が入力されていてもよい。
【０１１９】
センスアンプ１４５１としては、例えば、インバータ、クロックドインバータ、バッファ、ラッチ回路、オペアンプ等を用いることができる。センスアンプ１４５１の構成は、実施の形態１において図２を用いて説明した構成と同様の構成とすることができる。
【０１２０】
また、スイッチ１４５０ａ及びスイッチ１４５０ｂは、トランジスタ等を用いて形成することができる。スイッチ１４５０ａ及びスイッチ１４５０ｂは、実施の形態１において図３を用いて説明した構成と同様の構成とすることができる。
【０１２１】
（記憶素子のバリエーション）
上述した（記憶素子の構成４）において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ１４５１の出力端子ｏｕｔの電位を記憶素子１００から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ１４５１を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子ｏｕｔから出力するセンスアンプ１４５１であってもよい。このようなセンスアンプ１４５１としては、例えばクロックドインバータを用いることができる。
【０１２２】
ここで、（記憶素子の構成４）の駆動方法については詳述しないが、実施の形態１において説明した駆動方法と同様にすることができる。例えば、制御信号ＳＧ１によるトランジスタ１０１ａ及びトランジスタ１０１ｂのスイッチングのタイミングや、スイッチ１４５０ａ及びスイッチ１４５０ｂのスイッチングのタイミング、端子ＶＲに与えられる電位等を、実施の形態１において説明した駆動方法と同様にすることができる。
【０１２３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１２４】
（実施の形態５）
（記憶素子の構成５）
本発明の記憶素子の別一態様を図１５に示す。図１５において記憶素子１００は、回路１０００ａと、回路１０００ｂと、反転回路４００と、センスアンプ１４５１と、スイッチ８４５０ａと、スイッチ８４５０ｂと、容量素子１０４ａと、スイッチ９４５０ａと、スイッチ９４５０ｂと、容量素子１０４ｂとを有する。そして、端子Ｄにデータが入力され、当該データに対応する信号を保持し、端子ＯＵＴから対応する信号を出力する。回路１０００ａはトランジスタ１０１ａとトランジスタ１０２ａと容量素子１０３ａとを有し、回路１０００ｂはトランジスタ１０１ｂとトランジスタ１０２ｂと容量素子１０３ｂとを有する。なお、容量素子１０３ａ、容量素子１０３ｂ、容量素子１０４ａ及び容量素子１０４ｂのいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
【０１２５】
回路１０００ａにおいて、トランジスタ１０１ａのゲートは端子Ｗ１に電気的に接続され、ソース及びドレインの一方は端子Ｄ１に電気的に接続され、他方はトランジスタ１０２ａのゲートに電気的に接続される。トランジスタ１０２ａのソース及びドレインの一方は、端子Ｂ１に電気的に接続され、他方は端子Ｓ１に電気的に接続される。容量素子１０３ａの一対の電極のうちの一方はトランジスタ１０２ａのゲートに電気的に接続され、他方は端子Ｃ１に電気的に接続される。回路１０００ｂにおいて、トランジスタ１０１ｂのゲートは端子Ｗ２に電気的に接続され、ソース及びドレインの一方は端子Ｄ２に電気的に接続され、他方はトランジスタ１０２ｂのゲートに電気的に接続される。トランジスタ１０２ｂのソース及びドレインの一方は、端子Ｂ２に電気的に接続され、他方は端子Ｓ２に電気的に接続される。容量素子１０３ｂの一対の電極のうちの一方はトランジスタ１０２ｂのゲートに電気的に接続され、他方は端子Ｃ２に電気的に接続される。
【０１２６】
そして、トランジスタ１０１ａ及びトランジスタ１０１ｂとしてオフ電流が極めて小さいトランジスタを用いる。オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる層や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタを用いることができる。図１５では、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタであることを示すため、ＯＳの符号を付している。
【０１２７】
図１５に示した記憶素子１００では、回路１０００ｂの端子Ｄ２に入力される信号は、反転回路４００によって、回路１０００ａの端子Ｄ１に入力される信号を反転させた信号である。反転回路４００として例えばインバータ４４０を用いることができる。また、回路１０００ａの有するトランジスタ１０２ａと回路１０００ｂの有するトランジスタ１０２ｂの極性は互いに異なっている。図１５では、トランジスタ１０２ａがｎチャネル型トランジスタであり、トランジスタ１０２ｂがｐチャネル型トランジスタである例を示したがこれに限定されない。トランジスタ１０２ａがｐチャネル型トランジスタであり、トランジスタ１０２ｂがｎチャネル型トランジスタであってもよい。また、端子Ｓ１に与えられる電位は電位Ｖ１であり、端子Ｓ２に与えられる電位は電位Ｖ２であり、互いに異なっている。
【０１２８】
端子Ｂ１は、スイッチ８４５０ｂを介してセンスアンプ１４５１の入力端子ｉｎ１に電気的に接続される。つまり、スイッチ８４５０ｂは、センスアンプ１４５１の入力端子ｉｎ１と端子Ｂ１とを選択的に電気的に接続する。端子Ｂ２は、スイッチ９４５０ｂを介してセンスアンプ１４５１の入力端子ｉｎ２に電気的に接続される。つまり、スイッチ９４５０ｂは、センスアンプ１４５１の入力端子ｉｎ２と端子Ｂ２とを選択的に電気的に接続する。容量素子１０４ａの一対の電極のうちの一方はセンスアンプ１４５１の入力端子ｉｎ１に電気的に接続され、他方は端子Ｃ３に電気的に接続されている。容量素子１０４ｂの一対の電極のうちの一方はセンスアンプ１４５１の入力端子ｉｎ２に電気的に接続され、他方は端子Ｃ４に電気的に接続されている。また、端子ＶＲ１はスイッチ８４５０ａを介してセンスアンプ１４５１の入力端子ｉｎ１に電気的に接続される。つまり、スイッチ８４５０ａは、センスアンプ１４５１の入力端子ｉｎ１と端子ＶＲ１とを選択的に電気的に接続する。端子ＶＲ２はスイッチ９４５０ａを介してセンスアンプ１４５１の入力端子ｉｎ２に電気的に接続される。つまり、スイッチ９４５０ａは、センスアンプ１４５１の入力端子ｉｎ２と端子ＶＲ２とを選択的に電気的に接続する。ここで、スイッチ８４５０ａ、スイッチ８４５０ｂ、及び端子ＶＲ１を第１のプリチャージ回路と呼び、スイッチ９４５０ａ、スイッチ９４５０ｂ、及び端子ＶＲ２を第２のプリチャージ回路と呼ぶことができる。端子ＶＲ１及び端子ＶＲ２（または端子ＶＲ１に電気的に接続された配線、及び端子ＶＲ２に電気的に接続された配線）には、プリチャージ電位が与えられる構成とすることができる。プリチャージ電位は、高電源電位、低電源電位、または高電源電位と低電源電位との間の電位とすることができる。端子ＶＲ１と端子ＶＲ２に異なるプリチャージ電位が与えられていてもよい。そして、センスアンプ１４５１は、入力端子ｉｎ１及び入力端子ｉｎ２に入力された電位を比較して出力端子ｏｕｔから出力する。
【０１２９】
ここで、端子Ｃ１、端子Ｃ２、端子Ｃ３、端子Ｃ４は同じ電位が入力されていても良いし、異なる電位が入力されていてもよい。例えば、端子Ｃ１、端子Ｃ２、端子Ｃ３、端子Ｃ４に電位Ｖ１が入力されていてもよい。
【０１３０】
センスアンプ１４５１としては、例えば、ラッチ回路、オペアンプ等を用いることができる。センスアンプ１４５１の構成は、実施の形態２において図９を用いて説明した構成と同様の構成とすることができる。
【０１３１】
また、スイッチ８４５０ａ及びスイッチ８４５０ｂ、並びにスイッチ９４５０ａ及びスイッチ９４５０ｂは、トランジスタ等を用いて形成することができる。スイッチ８４５０ａ及びスイッチ８４５０ｂ、並びにスイッチ９４５０ａ及びスイッチ９４５０ｂの構成は、実施の形態２において図１０を用いて説明した構成と同様の構成とすることができる。
【０１３２】
（記憶素子のバリエーション）
上述した（記憶素子の構成５）において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ１４５１の出力端子ｏｕｔの電位を記憶素子１００から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ１４５１を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子ｏｕｔから出力するセンスアンプ１４５１であってもよい。
【０１３３】
ここで、（記憶素子の構成５）の駆動方法については詳述しないが、実施の形態２において説明した駆動方法と同様にすることができる。例えば、制御信号ＳＧ１によるトランジスタ１０１ａ及びトランジスタ１０１ｂのスイッチングのタイミングや、スイッチ８４５０ａ及びスイッチ８４５０ｂ、並びにスイッチ９４５０ａ及びスイッチ９４５０ｂのスイッチングのタイミング、端子ＶＲ１に与えられる電位及び端子ＶＲ２に与えられる電位、電位Ｖ１及び電位Ｖ２等を、実施の形態２において説明した駆動方法と同様にすることができる。例えば、（記憶素子の構成５）では、端子ＶＲ１に与えられる電位を電位Ｖ２とし、端子ＶＲ２に与えられる電位を電位Ｖ１とすることができる。
【０１３４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１３５】
（実施の形態６）
（記憶素子の構成６）
本発明の記憶素子の別一態様を図１６に示す。図１６において記憶素子１００は、回路１０００ａと、回路１０００ｂと、センスアンプ１４５１と、スイッチ１４５０ａと、スイッチ１４５０ｂと、容量素子１０４とを有する。そして、端子Ｄにデータが入力され、当該データに対応する信号を保持し、端子ＯＵＴから対応する信号を出力する。回路１０００ａはトランジスタ１０１ａとトランジスタ１０２ａと容量素子１０３ａとを有し、回路１０００ｂはトランジスタ１０１ｂとトランジスタ１０２ｂと容量素子１０３ｂとを有する。なお、容量素子１０３ａ、容量素子１０３ｂ、及び容量素子１０４のいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
【０１３６】
回路１０００ａにおいて、トランジスタ１０１ａのゲートは端子Ｗ１に電気的に接続され、ソース及びドレインの一方は端子Ｄ１に電気的に接続され、他方はトランジスタ１０２ａのゲートに電気的に接続される。トランジスタ１０２ａのソース及びドレインの一方は、端子Ｂ１に電気的に接続され、他方は端子Ｓ１に電気的に接続される。容量素子１０３ａの一対の電極のうちの一方はトランジスタ１０２ａのゲートに電気的に接続され、他方は端子Ｃ１に電気的に接続される。回路１０００ｂにおいて、トランジスタ１０１ｂのゲートは端子Ｗ２に電気的に接続され、ソース及びドレインの一方は端子Ｄ２に電気的に接続され、他方はトランジスタ１０２ｂのゲートに電気的に接続される。トランジスタ１０２ｂのソース及びドレインの一方は、端子Ｂ２に電気的に接続され、他方は端子Ｓ２に電気的に接続される。容量素子１０３ｂの一対の電極のうちの一方はトランジスタ１０２ｂのゲートに電気的に接続され、他方は端子Ｃ２に電気的に接続される。
【０１３７】
そして、トランジスタ１０１ａ及びトランジスタ１０１ｂとしてオフ電流が極めて小さいトランジスタを用いる。オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる層や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタを用いることができる。図１６では、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタであることを示すため、ＯＳの符号を付している。
【０１３８】
図１６に示した記憶素子１００では、回路１０００ａの端子Ｄ１に入力される信号と回路１０００ｂの端子Ｄ２に入力される信号は、同じ信号である。また、回路１０００ａの有するトランジスタ１０２ａと回路１０００ｂの有するトランジスタ１０２ｂの極性は互いに異なる。図１６では、トランジスタ１０２ａがｎチャネル型トランジスタであり、トランジスタ１０２ｂがｐチャネル型トランジスタである例を示したがこれに限定されない。トランジスタ１０２ａがｐチャネル型トランジスタであり、トランジスタ１０２ｂがｎチャネル型トランジスタであってもよい。また、端子Ｓ１に与えられる電位は電位Ｖ１であり、端子Ｓ２に与えられる電位は電位Ｖ２であり、互いに異なっている。
【０１３９】
端子Ｂ１及び端子Ｂ２は、互いに電気的に接続されて、スイッチ１４５０ｂを介してセンスアンプ１４５１の入力端子ｉｎに電気的に接続される。つまり、スイッチ１４５０ｂは、センスアンプ１４５１の入力端子ｉｎと端子Ｂ１及び端子Ｂ２とを選択的に電気的に接続する。ここで、端子Ｂ１及び端子Ｂ２は端子Ｂに電気的に接続され、スイッチ１４５０ｂは、センスアンプ１４５１の入力端子ｉｎと端子Ｂとを選択的に電気的に接続するとみなすこともできる。容量素子１０４の一対の電極のうちの一方はセンスアンプ１４５１の入力端子ｉｎに電気的に接続され、他方は端子Ｃ３に電気的に接続されている。また、端子ＶＲはスイッチ１４５０ａを介してセンスアンプ１４５１の入力端子ｉｎに電気的に接続される。つまり、スイッチ１４５０ａは、センスアンプ１４５１の入力端子ｉｎと端子ＶＲとを選択的に電気的に接続する。ここで、スイッチ１４５０ａ、スイッチ１４５０ｂ、及び端子ＶＲをプリチャージ回路と呼ぶことができる。端子ＶＲ（または端子ＶＲに電気的に接続された配線）には、プリチャージ電位が与えられる構成とすることができる。プリチャージ電位は、高電源電位、低電源電位、または高電源電位と低電源電位との間の電位とすることができる。そして、センスアンプ１４５１は、入力端子ｉｎに入力された電位を増幅して出力端子ｏｕｔから出力する。
【０１４０】
ここで、端子Ｃ１、端子Ｃ２、端子Ｃ３は同じ電位が入力されていても良いし、異なる電位が入力されていてもよい。例えば、端子Ｃ１、端子Ｃ２、端子Ｃ３に電位Ｖ１が入力されていてもよい。
【０１４１】
センスアンプ１４５１としては、例えば、インバータ、クロックドインバータ、バッファ、ラッチ回路、オペアンプ等を用いることができる。センスアンプ１４５１の構成は、実施の形態１において図２を用いて説明した構成と同様の構成とすることができる。
【０１４２】
また、スイッチ１４５０ａ及びスイッチ１４５０ｂは、トランジスタ等を用いて形成することができる。スイッチ１４５０ａ及びスイッチ１４５０ｂは、実施の形態１において図３を用いて説明した構成と同様の構成とすることができる。
【０１４３】
（記憶素子のバリエーション）
上述した（記憶素子の構成６）において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ１４５１の出力端子ｏｕｔの電位を記憶素子１００から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ１４５１を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子ｏｕｔから出力するセンスアンプ１４５１であってもよい。このようなセンスアンプ１４５１としては、例えばクロックドインバータを用いることができる。
【０１４４】
ここで、（記憶素子の構成６）の駆動方法については詳述しないが、実施の形態１において説明した駆動方法と同様にすることができる。例えば、制御信号ＳＧ１によるトランジスタ１０１ａ及びトランジスタ１０１ｂのスイッチングのタイミングや、スイッチ１４５０ａ及びスイッチ１４５０ｂのスイッチングのタイミング、端子ＶＲに与えられる電位等を、実施の形態１において説明した駆動方法と同様にすることができる。
【０１４５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１４６】
（実施の形態７）
（記憶素子の構成７）
本発明の記憶素子の別一態様を図１７に示す。図１７において記憶素子１００は、回路１０００ａと、回路１０００ｂと、反転回路４００と、センスアンプ１４５１と、スイッチ１４５０ａと、スイッチ１４５０ｂと、容量素子１０４とを有する。そして、端子Ｄにデータが入力され、当該データに対応する信号を保持し、端子ＯＵＴから対応する信号を出力する。回路１０００ａはトランジスタ１０１ａとトランジスタ１０２ａと容量素子１０３ａとを有し、回路１０００ｂはトランジスタ１０１ｂとトランジスタ１０２ｂと容量素子１０３ｂとを有する。なお、容量素子１０３ａ、容量素子１０３ｂ、及び容量素子１０４のいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
【０１４７】
回路１０００ａにおいて、トランジスタ１０１ａのゲートは端子Ｗ１に電気的に接続され、ソース及びドレインの一方は端子Ｄ１に電気的に接続され、他方はトランジスタ１０２ａのゲートに電気的に接続される。トランジスタ１０２ａのソース及びドレインの一方は、端子Ｂ１に電気的に接続され、他方は端子Ｓ１に電気的に接続される。容量素子１０３ａの一対の電極のうちの一方はトランジスタ１０２ａのゲートに電気的に接続され、他方は端子Ｃ１に電気的に接続される。回路１０００ｂにおいて、トランジスタ１０１ｂのゲートは端子Ｗ２に電気的に接続され、ソース及びドレインの一方は端子Ｄ２に電気的に接続され、他方はトランジスタ１０２ｂのゲートに電気的に接続される。トランジスタ１０２ｂのソース及びドレインの一方は、端子Ｂ２に電気的に接続され、他方は端子Ｓ２に電気的に接続される。容量素子１０３ｂの一対の電極のうちの一方はトランジスタ１０２ｂのゲートに電気的に接続され、他方は端子Ｃ２に電気的に接続される。
【０１４８】
そして、トランジスタ１０１ａ及びトランジスタ１０１ｂとしてオフ電流が極めて小さいトランジスタを用いる。オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる層や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタを用いることができる。図１７では、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタであることを示すため、ＯＳの符号を付している。
【０１４９】
図１７に示した記憶素子１００では、回路１０００ｂの端子Ｄ２に入力される信号は、反転回路４００によって、回路１０００ａの端子Ｄ１に入力される信号を反転させた信号である。反転回路４００は例えばインバータ４４０を用いることができる。また、回路１０００ａの有するトランジスタ１０２ａと回路１０００ｂの有するトランジスタ１０２ｂの極性は同じである。図１７では、トランジスタ１０２ａ及びトランジスタ１０２ｂがｎチャネル型トランジスタである例を示したがこれに限定されない。トランジスタ１０２ａ及びトランジスタ１０２ｂがｐチャネル型トランジスタであってもよい。また、端子Ｓ１に与えられる電位は電位Ｖ１であり、端子Ｓ２に与えられる電位は電位Ｖ２であり、互いに異なっている。
【０１５０】
端子Ｂ１及び端子Ｂ２は、互いに電気的に接続されて、スイッチ１４５０ｂを介してセンスアンプ１４５１の入力端子ｉｎに電気的に接続される。つまり、スイッチ１４５０ｂは、センスアンプ１４５１の入力端子ｉｎと端子Ｂ１及び端子Ｂ２とを選択的に電気的に接続する。ここで、端子Ｂ１及び端子Ｂ２は端子Ｂに電気的に接続され、スイッチ１４５０ｂは、センスアンプ１４５１の入力端子ｉｎと端子Ｂとを選択的に電気的に接続するとみなすこともできる。容量素子１０４の一対の電極のうちの一方はセンスアンプ１４５１の入力端子ｉｎに電気的に接続され、他方は端子Ｃ３に電気的に接続されている。また、端子ＶＲはスイッチ１４５０ａを介してセンスアンプ１４５１の入力端子ｉｎに電気的に接続される。つまり、スイッチ１４５０ａは、センスアンプ１４５１の入力端子ｉｎと端子ＶＲとを選択的に電気的に接続する。ここで、スイッチ１４５０ａ、スイッチ１４５０ｂ、及び端子ＶＲをプリチャージ回路と呼ぶことができる。端子ＶＲ（または端子ＶＲに電気的に接続された配線）には、プリチャージ電位が与えられる構成とすることができる。プリチャージ電位は、高電源電位、低電源電位、または高電源電位と低電源電位との間の電位とすることができる。そして、センスアンプ１４５１は、入力端子ｉｎに入力された電位を増幅して出力端子ｏｕｔから出力する。
【０１５１】
ここで、端子Ｃ１、端子Ｃ２、端子Ｃ３は同じ電位が入力されていても良いし、異なる電位が入力されていてもよい。例えば、端子Ｃ１、端子Ｃ２、端子Ｃ３に電位Ｖ１が入力されていてもよい。
【０１５２】
センスアンプ１４５１としては、例えば、インバータ、クロックドインバータ、バッファ、ラッチ回路、オペアンプ等を用いることができる。センスアンプ１４５１の構成は、実施の形態１において図２を用いて説明した構成と同様の構成とすることができる。
【０１５３】
また、スイッチ１４５０ａ及びスイッチ１４５０ｂは、トランジスタ等を用いて形成することができる。スイッチ１４５０ａ及びスイッチ１４５０ｂは、実施の形態１において図３を用いて説明した構成と同様の構成とすることができる。
【０１５４】
（記憶素子のバリエーション）
上述した（記憶素子の構成７）において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ１４５１の出力端子ｏｕｔの電位を記憶素子１００から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ１４５１を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子ｏｕｔから出力するセンスアンプ１４５１であってもよい。このようなセンスアンプ１４５１としては、例えばクロックドインバータを用いることができる。
【０１５５】
ここで、（記憶素子の構成７）の駆動方法については詳述しないが、実施の形態１において説明した駆動方法と同様にすることができる。例えば、制御信号ＳＧ１によるトランジスタ１０１ａ及びトランジスタ１０１ｂのスイッチングのタイミングや、スイッチ１４５０ａ及びスイッチ１４５０ｂのスイッチングのタイミング、端子ＶＲに与えられる電位等を、実施の形態１において説明した駆動方法と同様にすることができる。
【０１５６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１５７】
（実施の形態８）
（記憶素子の構成８）
本発明の記憶素子の別一態様を図１８に示す。図１８において記憶素子１００は、回路１０００ａと、回路１０００ｂと、センスアンプ１４５１と、スイッチ８４５０ａと、スイッチ８４５０ｂと、容量素子１０４ａと、スイッチ９４５０ａと、スイッチ９４５０ｂと、容量素子１０４ｂとを有する。そして、端子Ｄにデータが入力され、当該データに対応する信号を保持し、端子ＯＵＴから対応する信号を出力する。回路１０００ａはトランジスタ１０１ａとトランジスタ１０２ａと容量素子１０３ａとを有し、回路１０００ｂはトランジスタ１０１ｂとトランジスタ１０２ｂと容量素子１０３ｂとを有する。なお、容量素子１０３ａ、容量素子１０３ｂ、容量素子１０４ａ及び容量素子１０４ｂのいずれかまたは全ては、寄生容量等を積極的に利用することによって省略することも可能である。
【０１５８】
回路１０００ａにおいて、トランジスタ１０１ａのゲートは端子Ｗ１に電気的に接続され、ソース及びドレインの一方は端子Ｄ１に電気的に接続され、他方はトランジスタ１０２ａのゲートに電気的に接続される。トランジスタ１０２ａのソース及びドレインの一方は、端子Ｂ１に電気的に接続され、他方は端子Ｓ１に電気的に接続される。容量素子１０３ａの一対の電極のうちの一方はトランジスタ１０２ａのゲートに電気的に接続され、他方は端子Ｃ１に電気的に接続される。回路１０００ｂにおいて、トランジスタ１０１ｂのゲートは端子Ｗ２に電気的に接続され、ソース及びドレインの一方は端子Ｄ２に電気的に接続され、他方はトランジスタ１０２ｂのゲートに電気的に接続される。トランジスタ１０２ｂのソース及びドレインの一方は、端子Ｂ２に電気的に接続され、他方は端子Ｓ２に電気的に接続される。容量素子１０３ｂの一対の電極のうちの一方はトランジスタ１０２ｂのゲートに電気的に接続され、他方は端子Ｃ２に電気的に接続される。
【０１５９】
そして、トランジスタ１０１ａ及びトランジスタ１０１ｂとしてオフ電流が極めて小さいトランジスタを用いる。オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる層や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタを用いることができる。図１８では、トランジスタ１０１ａ及びトランジスタ１０１ｂは、チャネルが酸化物半導体層に形成されるトランジスタであることを示すため、ＯＳの符号を付している。
【０１６０】
図１８に示した記憶素子１００では、回路１０００ａの端子Ｄ１に入力される信号と回路１０００ｂの端子Ｄ２に入力される信号とは、同じ信号である。また、回路１０００ａの有するトランジスタ１０２ａと回路１０００ｂの有するトランジスタ１０２ｂの極性は同じである。図１８では、トランジスタ１０２ａ及びトランジスタ１０２ｂがｎチャネル型トランジスタである例を示したがこれに限定されない。トランジスタ１０２ａ及びトランジスタ１０２ｂがｐチャネル型トランジスタであってもよい。また、端子Ｓ１に与えられる電位は電位Ｖ１であり、端子Ｓ２に与えられる電位は電位Ｖ２であり、互いに異なっている。
【０１６１】
端子Ｂ１は、スイッチ８４５０ｂを介してセンスアンプ１４５１の入力端子ｉｎ１に電気的に接続される。つまり、スイッチ８４５０ｂは、センスアンプ１４５１の入力端子ｉｎ１と端子Ｂ１とを選択的に電気的に接続する。端子Ｂ２は、スイッチ９４５０ｂを介してセンスアンプ１４５１の入力端子ｉｎ２に電気的に接続される。つまり、スイッチ９４５０ｂは、センスアンプ１４５１の入力端子ｉｎ２と端子Ｂ２とを選択的に電気的に接続する。容量素子１０４ａの一対の電極のうちの一方はセンスアンプ１４５１の入力端子ｉｎ１に電気的に接続され、他方は端子Ｃ３に電気的に接続されている。容量素子１０４ｂの一対の電極のうちの一方はセンスアンプ１４５１の入力端子ｉｎ２に電気的に接続され、他方は端子Ｃ４に電気的に接続されている。また、端子ＶＲ１はスイッチ８４５０ａを介してセンスアンプ１４５１の入力端子ｉｎ１に電気的に接続される。つまり、スイッチ８４５０ａは、センスアンプ１４５１の入力端子ｉｎ１と端子ＶＲ１とを選択的に電気的に接続する。端子ＶＲ２はスイッチ９４５０ａを介してセンスアンプ１４５１の入力端子ｉｎ２に電気的に接続される。つまり、スイッチ９４５０ａは、センスアンプ１４５１の入力端子ｉｎ２と端子ＶＲ２とを選択的に電気的に接続する。ここで、スイッチ８４５０ａ、スイッチ８４５０ｂ、及び端子ＶＲ１を第１のプリチャージ回路と呼び、スイッチ９４５０ａ、スイッチ９４５０ｂ、及び端子ＶＲ２を第２のプリチャージ回路と呼ぶことができる。端子ＶＲ１及び端子ＶＲ２（または端子ＶＲ１に電気的に接続された配線、及び端子ＶＲ２に電気的に接続された配線）には、プリチャージ電位が与えられる構成とすることができる。プリチャージ電位は、高電源電位、低電源電位、または高電源電位と低電源電位との間の電位とすることができる。端子ＶＲ１と端子ＶＲ２に異なるプリチャージ電位が与えられていてもよい。そして、センスアンプ１４５１は、入力端子ｉｎ１及び入力端子ｉｎ２に入力された電位を比較して出力端子ｏｕｔから出力する。
【０１６２】
ここで、端子Ｃ１、端子Ｃ２、端子Ｃ３、端子Ｃ４は同じ電位が入力されていても良いし、異なる電位が入力されていてもよい。例えば、端子Ｃ１、端子Ｃ２、端子Ｃ３、端子Ｃ４に電位Ｖ１が入力されていてもよい。
【０１６３】
センスアンプ１４５１としては、例えば、ラッチ回路、オペアンプ等を用いることができる。センスアンプ１４５１の構成は、実施の形態２において図９を用いて説明した構成と同様の構成とすることができる。
【０１６４】
また、スイッチ８４５０ａ及びスイッチ８４５０ｂ、並びにスイッチ９４５０ａ及びスイッチ９４５０ｂは、トランジスタ等を用いて形成することができる。スイッチ８４５０ａ及びスイッチ８４５０ｂ、並びにスイッチ９４５０ａ及びスイッチ９４５０ｂの構成は、実施の形態２において図１０を用いて説明した構成と同様の構成とすることができる。
【０１６５】
（記憶素子のバリエーション）
上述した（記憶素子の構成８）において、記憶素子は更に、ダイオードや、抵抗素子や、インバータや、バッファや、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、センスアンプ１４５１の出力端子ｏｕｔの電位を記憶素子１００から出力するか否かを選択するスイッチを有していてもよい。なお、当該スイッチの機能を併せ持ったセンスアンプ１４５１を用いてもよい。つまり、クロック信号等の制御信号に同期して増幅された信号を出力端子ｏｕｔから出力するセンスアンプ１４５１であってもよい。
【０１６６】
ここで、（記憶素子の構成８）の駆動方法については詳述しないが、実施の形態２において説明した駆動方法と同様にすることができる。例えば、制御信号ＳＧ１によるトランジスタ１０１ａ及びトランジスタ１０１ｂのスイッチングのタイミングや、スイッチ８４５０ａ及びスイッチ８４５０ｂ、並びにスイッチ９４５０ａ及びスイッチ９４５０ｂのスイッチングのタイミング、端子ＶＲ１に与えられる電位及び端子ＶＲ２に与えられる電位、電位Ｖ１及び電位Ｖ２等を、実施の形態２において説明した駆動方法と同様にすることができる。例えば、（記憶素子の構成８）では、端子ＶＲ１に与えられる電位を電位Ｖ２とし、端子ＶＲ２に与えられる電気を電位Ｖ１とすることができる。
【０１６７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１６８】
（実施の形態９）
本発明の記憶素子の別一態様を図６（Ａ）に示す。図６（Ａ）において、記憶素子６００は、上記実施の形態で示した記憶素子１００の他に、揮発性の記憶回路１１１１を更に有する。揮発性の記憶回路１１１１としては、例えば、フリップフロップ回路等を用いることができる。
【０１６９】
図６（Ａ）に示す記憶素子６００では、揮発性の記憶回路１１１１にデータ（Ｄａｔａ０）が入力され、揮発性の記憶回路１１１１は当該データを保持する。また、揮発性の記憶回路１１１１に保持されたデータに対応する信号を、記憶素子１００の端子Ｄに入力する。なお、揮発性の記憶回路１１１１に保持されたデータに対応する信号の反転信号を記憶素子１００の端子Ｄに入力してもよい。そして、記憶素子１００の出力端子ＯＵＴから出力された信号を、スイッチ１０１０を介して揮発性の記憶回路１１１１に入力する。なお、記憶素子１００の出力端子ＯＵＴから出力された信号の反転信号を、スイッチ１０１０を介して揮発性の記憶回路１１１１に入力してもよい。また、記憶素子１００の出力端子ＯＵＴから出力された信号（またはその反転信号）は、揮発性の記憶回路１１１１の入力端子ｉｎに入力される構成に限定されず、揮発性の記憶回路１１１１内部のノードに入力される構成であってもよい。
【０１７０】
スイッチ１０１０は、制御信号ＳＧ３によって、入力端子ｉｎに入力された信号（またはそれに対応する信号）を出力端子ｏｕｔから選択的に出力する。スイッチ１０１０としては、トランジスタやアナログスイッチ、インバータやＮＡＮＤ回路等を用いることができる。
【０１７１】
この構成によって、記憶素子６００への電源電圧の供給を停止する前に、揮発性の記憶回路１１１１に保持されたデータを、記憶素子１００に保持させることができる。その後、電源電圧の供給が停止すると揮発性の記憶回路１１１１に保持されたデータは消失するが、記憶素子１００に保持されたデータは消えない。こうして、電源電圧の供給が停止した間もデータを保持することができる。そして、電源電圧の供給が再開した後、記憶素子１００に保持されたデータを揮発性の記憶回路１１１１に戻す。このように、揮発性の記憶回路１１１１に保持されたデータのバックアップを記憶素子１００において行うことができる。
【０１７２】
図６（Ｂ）は、図６（Ａ）の構成において、記憶素子１００として、実施の形態１において説明した図１の構成の記憶素子１００を適用した例である。図６（Ｂ）に示した構成において、スイッチ１４５０ａ及びスイッチ１４５０ｂ、センスアンプ１４５１、端子ＶＲに与えられる電位は、図４に示した具体例と同様であるとし、スイッチ１０１０は、制御信号ＳＧ３がハイレベルのときに入力端子ｉｎに入力された信号を出力端子ｏｕｔから出力する構成であるとして、その駆動方法と説明する。説明には、図７のタイミングチャートを用いる。
【０１７３】
図７において、図４と同じ部分は説明を省略する。図７において、「Ｄ」は記憶素子１００の端子Ｄに入力されるデータを示している。期間１乃至期間６において、制御信号ＳＧ３はローレベルであるため、スイッチ１０１０はオフ状態である。揮発性の記憶回路１１１１は、期間３において電源電圧の供給が停止するまでは、入力されたデータ（ｄａｔａＸ）を保持している。そして、電源電圧の供給が停止し、揮発性の記憶回路１１１１に保持されたデータは失われる。しかし、記憶素子１００は当該データに対応する信号を保持している。そのため、記憶素子１００の出力端子ＯＵＴから信号電位ＶＸが出力された後の期間７において、制御信号ＳＧ３をハイレベルとすることにより、オン状態となったスイッチ１０１０を介して、記憶素子１００の出力端子ＯＵＴから出力された信号電位ＶＸを、揮発性の記憶回路１１１１に入力することができる。こうして、期間７において、揮発性の記憶回路１１１１は、元のデータ（ｄａｔａＸ）を再び保持することができる。
【０１７４】
図６（Ｂ）では、図６（Ａ）の構成の記憶素子１００として、実施の形態１において説明した（記憶素子の構成１）を適用した例を示したがこれに限定されない。図６（Ａ）の構成の記憶素子１００として、実施の形態２乃至実施の形態８において説明した（記憶素子の構成２）乃至（記憶素子の構成８）を適用することもできる。この場合の駆動方法も図７のタイミングチャートと同様に行うことが可能である。
【０１７５】
また、図６に示した構成では、スイッチ１０１０を設ける例を示したがこれに限定されない。例えば、センスアンプ１４５１として、制御信号に応じて選択的に出力を行う構成を用いる場合には、スイッチ１０１０を省略することも可能である。また、図６に示した構成では、揮発性の記憶回路１１１１の出力を記憶素子１００に入力する構成を示したがこれに限定されない。揮発性の記憶回路１１１１へ入力されるデータ（Ｄａｔａ０）を、記憶素子１００の端子Ｄにも入力する構成であってもよい。
【０１７６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１７７】
（実施の形態１０）
記憶素子１００の作製方法について説明する。トランジスタ１０２ａ及びトランジスタ１０２ｂは、チャネルがシリコンに形成されるトランジスタである場合を例に挙げる。以下、トランジスタ１０２ａまたはトランジスタ１０２ｂをトランジスタ１０２と呼ぶ。また、トランジスタ１０１ａまたはトランジスタ１０１ｂをトランジスタ１０１と呼ぶ。容量素子１０３ａまたは容量素子１０３ｂを容量素子１０３と呼ぶ。本実施の形態では、トランジスタ１０２と、チャネルが酸化物半導体層に形成されるトランジスタ１０１と、容量素子１０３とを例に挙げて、記憶素子１００の作製方法について説明する。
【０１７８】
なお、その他のトランジスタや容量素子も同様に作製することができる。
【０１７９】
まず、図１９（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
【０１８０】
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【０１８１】
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ１０２の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
【０１８２】
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、所定の形状にエッチング加工する前の半導体膜に対して行っても良いし、所定の形状にエッチング加工した後の半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、所定の形状にエッチング加工する前の半導体膜に対して、又は所定の形状にエッチング加工した後の半導体膜７０２に対しても行っても良い。
【０１８３】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。
【０１８４】
次に、図１９（Ｂ）に示すように、半導体膜７０２を所定の形状に加工し、半導体層７０４を形成する。そして、半導体層７０４上にゲート絶縁膜７０３を形成する。
【０１８５】
ゲート絶縁膜７０３は、例えば、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む膜を、単層で、又は積層させることで、形成することができる。
【０１８６】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
【０１８７】
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
【０１８８】
次いで、図１９（Ｃ）に示すように、ゲート電極７０７を形成する。
【０１８９】
ゲート電極７０７は、導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０１９０】
なお、本実施の形態ではゲート電極７０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７は積層された複数の導電膜で形成されていても良い。
【０１９１】
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
【０１９２】
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１９３】
また、ゲート電極７０７に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
【０１９４】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１９５】
また、ゲート電極７０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
【０１９６】
次に、図１９（Ｄ）に示すように、ゲート電極７０７をマスクとして一導電性を付与する不純物元素を半導体層７０４に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９とが、半導体層７０４に形成される。
【０１９７】
本実施の形態では、半導体層７０４にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。
【０１９８】
次いで、図２０（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
【０１９９】
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
【０２００】
次いで、図２０（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７の表面を露出させる。なお、後に形成されるトランジスタ１０１の特性を向上させるために、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
【０２０１】
以上の工程により、トランジスタ１０２を形成することができる。
【０２０２】
次いで、トランジスタ１０１の作製方法について説明する。まず、図２０（Ｃ）に示すように、絶縁膜７１２又は絶縁膜７１３上に酸化物半導体層７１６を形成する。
【０２０３】
酸化物半導体層７１６は、絶縁膜７１２及び絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
【０２０４】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０２０５】
酸化物半導体層としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０２０６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０２０７】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【０２０８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０２０９】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０２１０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０２１１】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０２１２】
酸化物半導体は単結晶でも、非単結晶でもよい。
【０２１３】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０２１４】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１：２〜１０：１）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０２１５】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０２１６】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０２１７】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０２１８】
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【０２１９】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０２２０】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで形成した基板７００にも同様に行ってもよい。
【０２２１】
なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０２２２】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０２２３】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０２２４】
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２２５】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
【０２２６】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層７１６に加熱処理を施す。
【０２２７】
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０２２８】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０２２９】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０２３０】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２３１】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０２３２】
以上の工程により、酸化物半導体層７１６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体層を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。
【０２３３】
なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【０２３４】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０２３５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０２３６】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０２３７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線方向または表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０２３８】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０２３９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図２６乃至図２８を用いて詳細に説明する。なお、特に断りがない限り、図２６乃至図２８は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
【０２４０】
図２６（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図２６（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図２６（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図２６（Ａ）に示す小グループは電荷が０である。
【０２４１】
図２６（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図２６（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図２６（Ｂ）に示す構造をとりうる。図２６（Ｂ）に示す小グループは電荷が０である。
【０２４２】
図２６（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図２６（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２６（Ｃ）に示す小グループは電荷が０である。
【０２４３】
図２６（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図２６（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２６（Ｄ）に示す小グループは電荷が＋１となる。
【０２４４】
図２６（Ｅ）に、２個のＺｎを含む小グループを示す。図２６（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図２６（Ｅ）に示す小グループは電荷が−１となる。
【０２４５】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２４６】
ここで、これらの小グループ同士が結合する規則について説明する。Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０２４７】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２４８】
図２７（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図２７（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２７（Ｃ）は、図２７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２４９】
図２７（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図２７（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２７（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２５０】
図２７（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２５１】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図２６（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２５２】
具体的には、図２７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０２５３】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｐｍ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
【０２５４】
例えば、図２８（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０２５５】
図２８（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２５６】
図２８（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２８（Ｃ）は、図２８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２５７】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２５８】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２８（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２５９】
ＣＡＡＣ−ＯＳ膜は、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって金属原子に配位している酸素原子の数が異なることも有り得るが、ＣＡＡＣ−ＯＳ膜では金属原子に配位している酸素原子の数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
【０２６０】
従って、ＣＡＡＣ−ＯＳ膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。
【０２６１】
次いで、図２１（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体層７１６とも接する導電膜７１９と、酸化物半導体層７１６と接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極又はドレイン電極として機能する。
【０２６２】
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。
【０２６３】
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０２６４】
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。
【０２６５】
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０２６６】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０２６７】
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０２６８】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
【０２６９】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０２７０】
また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０２７１】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工と、導電膜７１９及び導電膜７２０を形成するためのエッチング加工とを一括で行うようにしても良い。
【０２７２】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０２７３】
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０２７４】
なお、プラズマ処理を行った後、図２１（Ｂ）に示すように、導電膜７１９及び導電膜７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
【０２７５】
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接、酸化物半導体層７１６に接するのを防ぐことができる。
【０２７６】
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
【０２７７】
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。
【０２７８】
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２７９】
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。
【０２８０】
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をエッチング加工することで形成することができる。ゲート電極７２２及び導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。
【０２８１】
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工することで、ゲート電極７２２及び導電膜７２３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２８２】
以上の工程により、トランジスタ１０１が形成される。
【０２８３】
なお、トランジスタ１０１として、チャネルが酸化物半導体層に形成されるトランジスタに限定されず、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むトランジスタを用いることもできる。このような半導体材料としては、酸化物半導体の他に、例えば、炭化シリコン、窒化ガリウムなどが挙げられる。このような半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。
【０２８４】
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、容量素子１０３に相当する。
【０２８５】
また、トランジスタ１０１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
【０２８６】
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０２８７】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２８８】
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０２８９】
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
【０２９０】
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２９１】
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２９２】
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２９３】
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。
【０２９４】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。
【０２９５】
また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０２９６】
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
【０２９７】
次に、図２１（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２９８】
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接する配線７２６を形成する。
【０２９９】
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッチング加工することによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
【０３００】
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０３０１】
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、記憶素子１００を作製することができる。
【０３０２】
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図２１（Ｂ）に示すように、上記作製方法によって得られるトランジスタ１０１は、導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、トランジスタ１０１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられていても良い。
【０３０３】
図２２に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、トランジスタ１０１の断面図を示す。図２２に示すトランジスタ１０１は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６の形成を行うことで、得ることができる。
【０３０４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３０５】
（実施の形態１１）
本実施の形態では、実施の形態１０とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。
【０３０６】
図２３（Ａ）に示すトランジスタ９０１は、絶縁膜９０２上に形成された、活性層として機能する酸化物半導体層９０３と、酸化物半導体層９０３上に形成されたソース電極９０４及びドレイン電極９０５と、酸化物半導体層９０３、ソース電極９０４及びドレイン電極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体層９０３と重なる位置に設けられたゲート電極９０７とを有する。
【０３０７】
図２３（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そして、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
【０３０８】
また、酸化物半導体層９０３は、ゲート電極９０７が形成された後に酸化物半導体層９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁膜９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体層９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。
【０３０９】
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０３１０】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
【０３１１】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０３１２】
また、酸化物半導体層９０３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体層９０３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体層９０３の導電率を高めることができるので、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
【０３１３】
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９０１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０３１４】
図２３（Ｂ）に示すトランジスタ９１１は、絶縁膜９１２上に形成されたソース電極９１４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成された活性層として機能する酸化物半導体層９１３と、酸化物半導体層９１３、ソース電極９１４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７とを有する。
【０３１５】
図２３（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０３１６】
また、酸化物半導体層９１３は、ゲート電極９１７が形成された後に酸化物半導体層９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁膜９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体層９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
【０３１７】
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０３１８】
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０３１９】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体層９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体層９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０３２０】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０３２１】
また、酸化物半導体層９１３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体層９１３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体層９１３の導電率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０３２２】
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９１１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０３２３】
図２３（Ｃ）に示すトランジスタ９２１は、絶縁膜９２２上に形成された、活性層として機能する酸化物半導体層９２３と、酸化物半導体層９２３上に形成されたソース電極９２４及びドレイン電極９２５と、酸化物半導体層９２３、ソース電極９２４及びドレイン電極９２５上のゲート絶縁膜９２６と、ゲート絶縁膜９２６上において酸化物半導体層９２３と重なる位置に設けられたゲート電極９２７とを有する。さらに、トランジスタ９２１は、ゲート電極９２７の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を有する。
【０３２４】
図２３（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体層９２３の上に形成されているトップゲート型であり、なおかつ、ソース電極９２４及びドレイン電極９２５が酸化物半導体層９２３の上に形成されているトップコンタクト型である。そして、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレイン電極９２５と、ゲート電極９２７とが重なっていないので、ソース電極９２４及びドレイン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０３２５】
また、酸化物半導体層９２３は、ゲート電極９２７が形成された後に酸化物半導体層９２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層９２３のうち、ゲート絶縁膜９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１である。酸化物半導体層９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層９２３中の、ゲート絶縁膜９２６を間に挟んでサイドウォール９３０と重なる領域に設けられている。
【０３２６】
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０３２７】
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０３２８】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体層９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物半導体層９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０３２９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０３３０】
また、酸化物半導体層９２３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体層９２３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体層９２３の導電率を高めることができるので、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。
【０３３１】
そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジスタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９２１の微細化により、当該トランジスタを用いたメモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
【０３３２】
図２３（Ｄ）に示すトランジスタ９４１は、絶縁膜９４２上に形成されたソース電極９４４及びドレイン電極９４５と、ソース電極９４４及びドレイン電極９４５上に形成された活性層として機能する酸化物半導体層９４３と、酸化物半導体層９４３、ソース電極９４４及びドレイン電極９４５上のゲート絶縁膜９４６と、ゲート絶縁膜９４６上において酸化物半導体層９４３と重なる位置に設けられたゲート電極９４７とを有する。さらに、トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁膜で形成されたサイドウォール９５０を有する。
【０３３３】
図２３（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体層９４３の上に形成されているトップゲート型であり、なおかつ、ソース電極９４４及びドレイン電極９４５が酸化物半導体層９４３の下に形成されているボトムコンタクト型である。そして、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレイン電極９４５と、ゲート電極９４７とが重なっていないので、ソース電極９４４及びドレイン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０３３４】
また、酸化物半導体層９４３は、ゲート電極９４７が形成された後に酸化物半導体層９４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層９４３のうち、ゲート絶縁膜９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１である。酸化物半導体層９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層９４３中の、ゲート絶縁膜９４６を間に挟んでサイドウォール９５０と重なる領域に設けられている。
【０３３５】
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０３３６】
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０３３７】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体層９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物半導体層９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０３３８】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０３３９】
また、酸化物半導体層９４３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体層９４３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体層９４３の導電率を高めることができるので、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。
【０３４０】
そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジスタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９４１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０３４１】
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ．  Ｊｅｏｎ  ｅｔ  ａｌ．  ”１８０ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ａｍｏｒｐｈｏｕｓ  ＩｎＧａＺｎＯ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  ｆｏｒ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ａｐｐｌｉｃａｔｉｏｎｓ”，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ｐ．５０４−５０７，  ２０１０．）。
【０３４２】
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０３４３】
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０３４４】
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０３４５】
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０３４６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３４７】
（実施の形態１２）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
【０３４８】
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０３４９】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、図２９（Ａ）の式Ａで表される。
【０３５０】
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０３５１】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、図２９（Ｂ）の式Ｂで表される。
【０３５２】
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
【０３５３】
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０３５４】
線形領域におけるドレイン電流Ｉｄは、図２９（Ｃ）の式Ｃで表される。
【０３５５】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
【０３５６】
また、Ｖｄはドレイン電圧である。
【０３５７】
式Ｃの両辺をＶｇで割り、更に両辺の対数を取ると、図２９（Ｄ）の式Ｄで表される。
【０３５８】
式Ｃの右辺はＶｇの関数である。
【０３５９】
上式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。
【０３６０】
すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。
【０３６１】
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３６２】
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。
【０３６３】
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。
【０３６４】
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３６５】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、図２９（Ｅ）の式Ｅで表される。
【０３６６】
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
【０３６７】
Ｄが増加する（すなわち、ゲート電圧が高くなる）と式Ｅの第２項が増加するため、移動度μ１は低下することがわかる。
【０３６８】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μの計算結果Ｅを図３０に示す。
【０３６９】
なお、計算にはシノプシス社製のソフトであるＳｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。
【０３７０】
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
【０３７１】
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３７２】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
【０３７３】
また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０３７４】
計算結果Ｅで示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
【０３７５】
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０３７６】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
【０３７７】
なお、計算に用いたトランジスタは酸化物半導体層に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
【０３７８】
一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。
【０３７９】
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
【０３８０】
また、ゲート電極の側壁にサイドウォールを有する。
【０３８１】
サイドウォールと重なる半導体領域をオフセット領域として計算した。
【０３８２】
計算にはシノプシス社製のソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。
【０３８３】
図３１は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
【０３８４】
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３８５】
図３１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３８６】
図３１（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０３８７】
図３１（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０３８８】
ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
【０３８９】
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０３９０】
図３２は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
【０３９１】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３９２】
図３２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３９３】
図３２（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０３９４】
図３２（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０３９５】
図３３は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
【０３９６】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３９７】
図３３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３９８】
図３３（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０３９９】
図３３（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０４００】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０４０１】
なお、移動度μのピークは、図３１では８０ｃｍ２／Ｖｓ程度であるが、図３２では６０ｃｍ２／Ｖｓ程度、図３３では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。
【０４０２】
また、オフ電流も同様な傾向がある。
【０４０３】
一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０４０４】
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０４０５】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することが可能である。
【実施例１】
【０４０６】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０４０７】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０４０８】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０４０９】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０４１０】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０４１１】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０４１２】
以下、Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
【０４１３】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０４１４】
次に、酸化物半導体層を島状になるようにエッチング加工した。
【０４１５】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
【０４１６】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁層とした。
【０４１７】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０４１８】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０４１９】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
【０４２０】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０４２１】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０４２２】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０４２３】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０４２４】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０４２５】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０４２６】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０４２７】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０４２８】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０４２９】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０４３０】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０４３１】
（サンプルＡ〜Ｃのトランジスタの特性）
図３４（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０４３２】
図３４（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０４３３】
図３４（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０４３４】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０４３５】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０４３６】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０４３７】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０４３８】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０４３９】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０４４０】
また、図３４（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０４４１】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０４４２】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０４４３】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０４４４】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０４４５】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）とに対してゲートＢＴストレス試験を行った。
【０４４６】
まず、基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０４４７】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０４４８】
次に、ゲート絶縁膜に印加されるＶｇに２０Ｖを印加し、そのまま１時間保持した。
【０４４９】
次に、Ｖｇを０Ｖとした。
【０４５０】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０４５１】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０４５２】
一方、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０４５３】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０４５４】
次に、ゲート絶縁膜にＶｇに−２０Ｖを印加し、そのまま１時間保持した。
【０４５５】
次に、Ｖｇを０Ｖとした。
【０４５６】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０４５７】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０４５８】
図３５（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図３５（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０４５９】
図３６（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図３６（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０４６０】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図３５（Ａ）及び図３６（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０４６１】
特に、図３５（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０４６２】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０４６３】
図３７はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０４６４】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０４６５】
なお、図３７ではチャネル幅１μｍの場合における電流量を図示している。
【０４６６】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０４６７】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
【０４６８】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０４６９】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【０４７０】
本実施例の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することが可能である。
【実施例２】
【０４７１】
本発明の一態様に係る記憶素子は、信号処理回路に用いることができる。例えば、信号処理回路のレジスタに用いることができる。また例えば、信号処理回路が有する記憶装置に用いることができる。当該記憶素子を信号処理回路に用いることによって、電源電圧の供給を停止した後も信号処理回路はデータを長期間にわたって保持し続けることができる。よって、電源電圧の供給を再開した際、信号処理回路は直ぐに保持されたデータを用いて所定の処理を開始することができる。そのため、信号処理回路において短時間の電源停止を頻繁に行うことが可能となり、消費電力をより低減することができる。また、データの書き換え可能な回数を多くすることができ、且つデータの書き込み不良や読み出し不良が少ない記憶素子を信号処理回路に用いることによって、信号処理回路の信頼性を向上させることができる。更に、書き込み速度の速い記憶素子を信号処理回路に用いることによって、信号処理回路の動作速度も向上させることができる。
【０４７２】
本発明の一態様に係る信号処理回路を用いた電子機器は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【０４７３】
本発明の一態様に係る信号処理回路を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
【０４７４】
図２４は、携帯用の電子機器のブロック図である。図２４に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）４２８、インターフェース４２９を有している。ＣＰＵ４２７やＤＳＰ４２８に上記実施の形態で示した信号処理回路を採用することによって、消費電力を低減することができる。
【０４７５】
図２５は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。マイクロプロセッサ４５３はＣＰＵ４６１、ＤＳＰ４６２、インターフェース４６３を有している。ＣＰＵ４６１やＤＳＰ４６２に上記実施の形態で示した信号処理回路を採用することによって、消費電力を低減することができる。
【０４７６】
本実施例は、上記実施の形態又は実施例と適宜組み合わせて実施することが可能である。
【符号の説明】
【０４７７】
１００    記憶素子
１０１    トランジスタ
１０２    トランジスタ
１０３    容量素子
１０４    容量素子
４００    反転回路
４２１    ＲＦ回路
４２２    アナログベースバンド回路
４２３    デジタルベースバンド回路
４２４    バッテリー
４２５    電源回路
４２６    アプリケーションプロセッサ
４２７    ＣＰＵ
４２８    ＤＳＰ
４２９    インターフェース
４３０    フラッシュメモリ
４３１    ディスプレイコントローラ
４３２    メモリ回路
４３３    ディスプレイ
４３４    表示部
４３５    ソースドライバ
４３６    ゲートドライバ
４３７    音声回路
４３８    キーボード
４３９    タッチセンサ
４４０    インバータ
４５１    バッテリー
４５２    電源回路
４５３    マイクロプロセッサ
４５４    フラッシュメモリ
４５５    音声回路
４５６    キーボード
４５７    メモリ回路
４５８    タッチパネル
４５９    ディスプレイ
４６０    ディスプレイコントローラ
４６１    ＣＰＵ
４６２    ＤＳＰ
４６３    インターフェース
６００    記憶素子
７００    基板
７０１    絶縁膜
７０２    半導体膜
７０３    ゲート絶縁膜
７０４    半導体層
７０７    ゲート電極
７０９    不純物領域
７１０    チャネル形成領域
７１２    絶縁膜
７１３    絶縁膜
７１６    酸化物半導体層
７１９    導電膜
７２０    導電膜
７２１    ゲート絶縁膜
７２２    ゲート電極
７２３    導電膜
７２４    絶縁膜
７２５    開口部
７２６    配線
７２７    絶縁膜
９０１    トランジスタ
９０２    絶縁膜
９０３    酸化物半導体層
９０４    ソース電極
９０５    ドレイン電極
９０６    ゲート絶縁膜
９０７    ゲート電極
９０８    高濃度領域
９０９    チャネル形成領域
９１１    トランジスタ
９１２    絶縁膜
９１３    酸化物半導体層
９１４    ソース電極
９１５    ドレイン電極
９１６    ゲート絶縁膜
９１７    ゲート電極
９１８    高濃度領域
９１９    チャネル形成領域
９２１    トランジスタ
９２２    絶縁膜
９２３    酸化物半導体層
９２４    ソース電極
９２５    ドレイン電極
９２６    ゲート絶縁膜
９２７    ゲート電極
９２８    高濃度領域
９２９    低濃度領域
９３０    サイドウォール
９３１    チャネル形成領域
９４１    トランジスタ
９４２    絶縁膜
９４３    酸化物半導体層
９４４    ソース電極
９４５    ドレイン電極
９４６    ゲート絶縁膜
９４７    ゲート電極
９４８    高濃度領域
９４９    低濃度領域
９５０    サイドウォール
９５１    チャネル形成領域
１０１０    スイッチ
１０１ａ    トランジスタ
１０１ｂ    トランジスタ
１０２ａ    トランジスタ
１０２ｂ    トランジスタ
１０３ａ    容量素子
１０３ｂ    容量素子
１０４ａ    容量素子
１０４ｂ    容量素子
１１１１    記憶回路
１４４１    バッファ
１４４２    比較器
１４４３    ラッチ回路
１４４４    インバータ
１４４５    インバータ
１４５１    センスアンプ
１４５３    抵抗
１０００ａ    回路
１０００ｂ    回路
１４５０ａ    スイッチ
１４５０ｂ    スイッチ
１４５０ｃ    負荷
７４５０ａ    スイッチ
８４５０ａ    スイッチ
８４５０ｂ    スイッチ
９４５０ａ    スイッチ
９４５０ｂ    スイッチ
【図１】
0005827145.tif 000002
【図２】
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【図３】
0005827145.tif 000004
【図４】
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【図５】
0005827145.tif 000006
【図６】
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【図７】
0005827145.tif 000008
【図８】
0005827145.tif 000009
【図９】
0005827145.tif 000010
【図１０】
0005827145.tif 000011
【図１１】
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【図１２】
0005827145.tif 000013
【図１３】
0005827145.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0005827145.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図２７】
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【図２８】
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