(57)【特許請求の範囲】
【請求項１】
光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像部と、
前記複数の垂直読出線にそれぞれ対応して設けられた複数の変換部とを備え、
前記複数の変換部の各々は、対応の垂直読出線を介して出力された各画素の信号を保持するための保持ノードを有し、前記保持ノードに保持した信号を第１〜第Ｎ（Ｎは３以上の整数）の変換ステージを順に実行することによってデジタル値に変換し、
第１の変換ステージでは、前記複数の変換部の各々は、前記保持ノードの電圧を所定の電圧ステップずつ変化させながら参照電圧と比較することによって、前記デジタル値の最上位ビットを含む上位の１または複数のビットの値を決定し、
第ｉ（２≦ｉ≦Ｎ−１）の変換ステージでは、前記複数の変換部の各々は、第ｉ−１の変換ステージにおける電圧ステップよりも小さな電圧ステップで前記保持ノードの電圧を変化させながら前記参照電圧と比較することによって、第ｉ−１の変換ステージで決定したビットに続く１または複数のビットの値を決定し、
第Ｎの変換ステージでは、前記複数の変換部の各々は、第Ｎ−１の変換ステージにおける電圧ステップの範囲またはその範囲にオーバーレンジを加えた範囲で、前記保持ノードの電圧を連続的に変化させながら前記参照電圧と比較することによって、第Ｎ−１の変換ステージで決定したビットに続く最下位ビットまでの値を決定し、
各前記変換部は、
各第１の電極が前記保持ノードに接続され、各々が、前記第１〜第Ｎ−１の変換ステージのいずれか１つに対応する複数の容量素子と、
前記保持ノードの電圧と前記参照電圧とを比較する比較器と、
前記保持ノードに接続された複数の容量素子の各第２の電極に可変の電圧を印加する電圧印加部とを含み、
前記電圧印加部は、前記第１〜第Ｎ−２の変換ステージのうち第ｊ（１≦ｊ≦Ｎ−２）の変換ステージの実行中には、第ｊの変換ステージに対応する容量素子に印加する電圧を１素子ずつ切替える単独切替、または第ｊ＋１〜第Ｎ−１の変換ステージに対応する容量素子に印加する電圧を複数素子ずつ切替える複数切替、もしくは単独切替および複数切替の両方を、前記比較器の出力信号の論理レベルが反転するまで行なうことによって、前記保持ノードの電圧を所定の電圧ステップで変化させ、
前記電圧印加部は、第Ｎ−１の変換ステージでは、第Ｎ−１の変換ステージに対応する容量素子に印加する電圧を１素子ずつ切替える単独切替を、前記比較器の出力信号の論理レベルが反転するまで行なうことによって、前記保持ノードの電圧を所定の電圧ステップで変化させ、
前記電圧印加部は、前記第Ｎの変換ステージでは、前記第Ｎ−１の変換ステージの最後に印加電圧の切替を行なった容量素子の第２の電極に対して、連続的に変化するスロープ電圧を印加することによって、前記保持ノードの電圧を連続的に変化させる、固体撮像装置。
【請求項２】
前記保持ノードに接続された複数の容量素子は、前記第Ｎ−１の変換ステージに対応する第１〜第Ｍ（Ｍは２以上の整数）の容量素子を含み、
前記電圧印加部は、
第１の電圧が与えられる第１の電源ノードと、
第２の電圧が与えられる第２の電源ノードと、
前記第１〜第Ｎ−１の変換ステージでは前記第２の電圧が与えられ、前記第Ｎの変換ステージでは前記第１の電圧から前記第２の電圧までの範囲またはそれを超えた範囲で連続的に変化するスロープ電圧が与えられる第３の電源ノードと、
前記第１〜第Ｍ（Ｍは２以上の整数）の容量素子にそれぞれ対応して設けられた第１〜第Ｍの中間ノードと、
前記第１〜第Ｍの容量素子にそれぞれ対応するとともに前記第１〜第Ｍの中間ノードにそれぞれ対応し、各々が、対応の容量素子の第２の電極の接続先を、前記第１の電源ノードから対応の中間ノードに切替えるための第１〜第Ｍの切替スイッチと、
前記第２〜第Ｍの切替スイッチにそれぞれ対応するとともに前記第１〜第Ｍ−１の中間ノードにそれぞれ対応し、各々が、対応の切替スイッチの切替わりに連動して、対応の中間ノードの接続先を前記第３の電源ノードから前記第２の電源ノードに切替える第１〜第Ｍ−１の連動スイッチとを含み、
前記第Ｎ−１の変換ステージでは、前記第１〜第Ｍの切替スイッチの少なくとも一部が、第１から第Ｍの番号順で、前記比較器の出力信号の論理レベルが反転するまで順次切替わり、
前記第Ｎの変換ステージでは、前記第３の電源ノードの電圧がスロープ状に変化することによって、前記第Ｎ−１の変換ステージの最後に接続先が切替わった切替えスイッチに接続されている容量素子の第２の電極に前記スロープ電圧が印加される、請求項１に記載の固体撮像装置。
【請求項３】
前記電圧印加部は、
前記第１〜第Ｍ−１の中間ノードにそれぞれ近接した位置に配置される第１〜第Ｍ−１のダミーノードと、
前記第２〜第Ｍの切替スイッチにそれぞれ対応するとともに前記第１〜第Ｍ−１のダミーノードにそれぞれ対応し、各々が、対応の切替スイッチの切替わりに連動して、対応のダミーノードの接続先を第２の電源ノードから前記第３の電源ノードに切替える第１〜第Ｍ−１のダミースイッチとをさらに含む、請求項２に記載の固体撮像装置。
【請求項４】
前記保持ノードは、前記比較器の第１の入力端子に接続され、
各前記変換部は、前記比較器の第２の入力端子と接地ノードとの間に接続された容量素子をさらに含み、
前記比較器の第２の入力端子に接続された容量素子は、前記各画素に光が照射されていない状態で前記保持ノードに取り込まれた非照射時の信号を前記参照電圧として保持する、請求項１〜３のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アナログ／デジタル変換器（ＡＤＣ：Analog/Digital  Converter）を内蔵した固体撮像装置に関する。
【背景技術】
【０００２】
近年、ＡＤＣ内蔵のＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサが盛んに開発されている。ＣＭＯＳイメージセンサにおける最も大きな問題は、画素の情報をすべてデジタル値に変換するため、データ処理量が非常に多いことである。１つのＡＤＣでデータ処理するのは非現実的であるので、通常、各列の垂直読出線にそれぞれ対応してカラムＡＤＣ（column  ADC）が設けられ、選択された行の画素の信号を各カラムＡＤＣによってＡＤ変換する構成がとられている。
【０００３】
このようなカラムＡＤＣ回路に求められる性能は、高精度化と高速動作化である。たとえば、特開２０１１−１１４７８５号公報（特許文献１）は、低精度・高速なＡＤ変換（ｃｏａｒｓｅ変換）と高精度・低速なＡＤ変換（ｆｉｎｅ変換）との組み合わせにより、精度と変換速度を両立させる方式を開示している。さらに、ｃｏａｒｓｅ変換の判定境界（サブレンジ境界）となる入力電圧範囲における入出力特性の連続性を確保するために、ｆｉｎｅ変換において冗長ｂｉｔを設けることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１１４７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の従来技術では、２種類のＡＤ変換の組み合わせにより、精度と変換速度を両立させる方式が用いられている。しかしながら、この方式では、高精度・低速なＡＤ変換（ｆｉｎｅ変換）の１ｂｉｔの判定に必要な時間を短縮できない場合には、分解能が１ｂｉｔ増える毎に低精度・高速なＡＤ変換（ｃｏａｒｓｅ変換）の判定回数が２倍に増える。このため、高精度化と高速動作の両立には限界がある。
【０００６】
したがって、この発明の主たる目的は、従来よりも高精度かつ高速の変換が可能なカラムＡＤＣを内蔵した固体撮像装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明の実施の一形態による固体撮像装置は、撮像部と複数の変換部とを備える。撮像部は、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する。複数の変換部は、複数の垂直読出線にそれぞれ対応して設けられる。各変換部は、対応の垂直読出線を介して出力された各画素の信号を保持するための保持ノードを有し、保持ノードに保持した信号を第１〜第Ｎ（Ｎは３以上の整数）の変換ステージを順に実行することによってデジタル値に変換する。第１の変換ステージでは、各変換部は、保持ノードの電圧を所定の電圧ステップずつ変化させながら参照電圧と比較することによって、デジタル値の最上位ビットを含む上位の１または複数のビットの値を決定する。第ｉ（２≦ｉ≦Ｎ−１）の変換ステージでは、各変換部は、第ｉ−１の変換ステージにおける電圧ステップよりも小さな電圧ステップで保持ノードの電圧を変化させながら参照電圧と比較することによって、第ｉ−１の変換ステージで決定したビットに続く１または複数のビットの値を決定する。第Ｎの変換ステージでは、各変換部は、第Ｎ−１の変換ステージにおける電圧ステップの範囲またはその範囲にオーバーレンジを加えた範囲で、保持ノードの電圧を連続的に変化させながら参照電圧と比較することによって、第Ｎ−１の変換ステージで決定したビットに続く最下位ビットまでの値を決定する。
【発明の効果】
【０００８】
上記の実施の形態によれば、従来の低精度・高速な変換（ｃｏａｒｓｅ変換）に重み付けをしてＮ−１段階（Ｎ≧３）の高速変換ステージを設けることにより、従来よりも高精度かつ高速のＡＤ変換が可能になる。
【図面の簡単な説明】
【０００９】
【図１】ＣＭＯＳイメージセンサの概略的な構成例を示す図である。
【図２】ＣＭＯＳイメージセンサの主要部の配置例を示す図である。
【図３】図２に示す画素ＰＸの電気的等価回路を示す図である。
【図４】図３に示す画素ＰＸの信号読出時の動作を説明するためのタイミングチャートである。
【図５】図２の画素アレイの要部の構成を示す図である。
【図６】図２および図５に示す画素アレイのデータ読出時の動作を示すタイミングチャートである。
【図７】本発明の実施形態のカメラシステムの構成を表わす図である。
【図８】この発明の実施の一形態によるＣＭＯＳイメージセンサの構成例を示す図である。
【図９】この発明の実施の一形態におけるカラムＡＤＣ回路およびＰＧＡの構成例を概略的に示す図である。
【図１０】この実施の形態に対する比較例としてのカラムＡＤＣ回路９１２の構成を示す図である。
【図１１】図９のカラムＡＤＣ回路１２のＡＤ変換動作と図１０のカラムＡＤＣ回路９１２のＡＤ変換動作とを比較して示す図である。
【図１２】サブレンジ接続部での線形性の改善について説明するための図である。
【図１３】図９のスイッチＳＴ１の具体的構成を説明するための図である。
【図１４】図９のスイッチ群２４の具体的構成例を示す図である。
【図１５】図９のスイッチ群２４の他の具体的構成例を示す図である。
【図１６】図９のサンプリングスイッチ２０、容量素子群２１、スイッチ群２３、およびスイッチ群２３を制御するための制御回路４１〜４６の具体的構成を示す回路図である。
【図１７】図９の制御論理回路３３の一部の具体的構成を説明する回路図である。
【図１８】図９の容量素子群２２、スイッチ群２４、および制御回路５１〜５８，１１０の具体的構成を示す回路図である。
【図１９】図８の制御回路９４内の３つのカウンタを表わす図である。
【図２０】比較演算結果であるＣＭＰＯＵＴ信号に基づいてデジタル値を生成する回路１２０の構成を示す図である。
【図２１】図１６〜図２０で説明したカラムＡＤＣ回路の具体的構成例の動作を示すタイミング図（その１）である。
【図２２】図１６〜図２０で説明したカラムＡＤＣ回路の具体的構成例の動作を示すタイミング図（その２）である。
【図２３】図１６〜図２０で説明したカラムＡＤＣ回路の具体的構成例の動作を示すタイミング図（その３）である。
【図２４】図１６〜図２０で説明したカラムＡＤＣ回路の具体的構成例の動作を示すタイミング図（その４）である。
【図２５】この実施の形態のイメージセンサ２００を搭載したカメラシステム１０００による撮像手順を示すフローチャートである。
【発明を実施するための形態】
【００１０】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１１】
［この発明の前提となる技術についての説明］
まず、本発明の実施の形態における固体撮像装置の詳細を説明する前に、その前提となる技術について説明する。
【００１２】
（ＣＭＯＳイメージセンサ）
図１は、ＣＭＯＳイメージセンサの概略的な構成例を示す図である。
【００１３】
図１を参照して、ＣＭＯＳイメージセンサ２００は、デジタルイメージセンサであって、画素アレイ２１０と、垂直方向に画素の走査を行なうＶ−Ｓｃａｎｎｅｒ（垂直走査回路）２２０と、列（カラム）ごとに配置されるカラムアンプ（カラムＡｍｐ．）２３０と、カラムアンプ２３０から出力されるアナログ信号をデジタル信号に変換するカラムＡＤＣ２４０とを含む。
【００１４】
カラムアンプ２３０は、Ｖ−Ｓｃａｎｎｅｒ２２０による走査によって順次送られてくる画素の信号を増幅してカラムＡＤＣ２４０に出力する。カラムＡＤＣ２４０は、カラムアンプ２３０から出力されたアナログ信号をデジタル信号に変換してチップ外部に出力する。
【００１５】
このようなデジタルイメージセンサは、デジタル転送のため高速化が可能であるとともに、既存のＬＶＤＳ（Low  Voltage  Differential  Signaling）などのデータ出力Ｉ／Ｆ（Interface）を流用可能であるといった利点がある。さらに、カラムＡＤＣ２４０がカラムアンプ２３０に直結されるため低ノイズ、かつ高精度設計が可能であるといった利点もある。たとえば、アナログイメージセンサであれば１２ビット精度（２５０μＶ）のところをこのデジタルイメージセンサによれば、１４ビット精度（６０μＶ）にすることができる。一方、カラムＡＤＣごとの特性ばらつきが発生するといった欠点がある。
【００１６】
（ＣＭＯＳイメージセンサの配置例）
図２は、ＣＭＯＳイメージセンサの主要部の配置例を示す図である。
【００１７】
図２を参照して、ＣＭＯＳイメージセンサは、画素アレイ１１と、画素の列ごとに配置されたカラムＡＤＣ１２およびＰＧＡ（Programmable  Gain  Amplifier）１６と、データラッチ／転送回路１７とを含む。
【００１８】
ＰＧＡ１６（図１のカラムアンプ２３０に対応する）は、列方向の画素ＰＸから順次送られてくる画素出力を増幅してＡＤＣ１２に出力する。
【００１９】
ＡＤＣ１２（図１のカラムＡＤＣ２４０に対応する）は、ＰＧＡ１６から受けたアナログ信号をデジタル信号に変換してデータラッチ／転送回路１７に出力する。
【００２０】
データラッチ／転送回路１７（図１では図示省略）は、行方向の画素出力のデジタル値を順次シフトし、１行分の画素のデジタル信号を外部に出力する。
【００２１】
ＰＧＡ１６およびカラムＡＤＣ１２は、画素アレイ１１の上下に配置されており、２列の画素の幅に１つのＰＧＡ１６およびカラムＡＤＣ１２が配置される構成となっている。このように、カラムＡＤＣ１２およびＰＧＡ１６の横幅は画素ピッチの２倍であるため、非常に細長い形状となってしまう。この制約のもとでカラムＡＤＣ１２を設計しなければならないため、小面積で簡単な回路構成であり、省電力化が可能であることが必須となる。
【００２２】
（ＣＭＯＳイメージセンサの画素）
図３は、図２に示す画素ＰＸの電気的等価回路を示す図である。
【００２３】
画素ＰＸは、光信号を電気信号に変換するフォトダイオード３と、転送制御線上の転送制御信号ＴＸに従ってフォトダイオード３によって生成された電気信号を伝達する転送トランジスタ２と、リセット制御線上のリセット制御信号ＲＸに従ってフローティングディフュージョン７を所定の電圧レベルにリセットするリセットトランジスタ１とを含む。
【００２４】
さらに、画素ＰＸは、フローティングディフュージョン７上の信号電位に従って電源ノード上の電源電圧ＶＤＤをソースフォロアモードで伝達するソースフォロアトランジスタ４と、行選択制御線上の行選択信号ＳＬに従ってソースフォロアトランジスタ４により伝達された信号を垂直読出線９上に伝達する行選択トランジスタ５とを含む。トランジスタ１，２，４および５は、一例として、ＮチャネルＭＯＳ（Metal  Oxide  Semiconductor）トランジスタで構成される。したがって、この画素ＰＸはＣＭＯＳ（Complementary  MOS）イメージセンサの画素である。
【００２５】
（画素の読出し動作）
図４は、図３に示す画素ＰＸの信号読出時の動作を説明するためのタイミングチャートである。以下、図４を参照して、図３に示す画素ＰＸの信号読出動作について説明する。
【００２６】
期間ＰＴ１において、リセット制御信号ＲＸがハイレベル（以下、Ｈレベルと略す。）の状態で、転送制御信号ＴＸがＨレベルに設定される。リセットトランジスタ１および転送トランジスタ２がともにオン状態となり、フォトダイオード３により変換された電気信号が初期化される。すなわち、フォトダイオード３において、先のサイクルにおいて光電変換により蓄積された電荷が放出される。
【００２７】
次に、転送制御信号ＴＸがロウレベル（以下、Ｌレベルと略す。）となり、転送トランジスタ２がオフ状態となると、フォトダイオード３における光電変換動作が再び行なわれ、信号電荷が蓄積される。この状態において、リセット制御信号ＲＸはＨレベルを維持し、リセットトランジスタ１はオン状態を維持する。リセット制御信号ＲＸが電源電圧ＶＤＤレベルのとき、フローティングディフュージョン７は、電源電圧ＶＤＤから、このリセットトランジスタ１のしきい値電圧分低い電圧レベルに維持される。
【００２８】
次に、まず行選択信号ＳＬがＨレベルとなり、行選択トランジスタ５が導通し、ソースフォロアトランジスタ４によるソースフォロア動作により、このフローティングディフュージョン７上の電位に応じた電位の信号が垂直読出線９上に伝達される。この後、画素読出期間ＰＴ５が開始される。
【００２９】
画素読出期間ＰＴ５においては、まず、期間ＰＴ２において、リセット制御信号ＲＸがＬレベルとなり、リセットトランジスタ１がオフ状態となる。フローティングディフュージョン７上の信号電位に応じた信号が、垂直読出線９上に伝達され、図示しない読出回路に含まれる参照用の容量素子が充電される。この期間ＰＴ２において、画素ＰＸの信号の参照電位の設定が行なわれる。これは、後述する画素の暗状態の情報（「ｄａｒｋ電圧」とも称する。）のサンプリングに相当する。
【００３０】
次に、期間ＰＴ３において、転送制御信号ＴＸがＨレベルとなり、転送トランジスタ２が導通し、フォトダイオード３により光電変換されて蓄積された電荷が、フローティングディフュージョン７へ伝達される。これに応じて、垂直読出線９の電位が画素からの電荷に応じた電位に変化する。転送制御信号ＴＸがＬレベルとなると、垂直読出線９上の電位に従って、図示しない読出回路に含まれる信号電荷蓄積容量素子が期間ＰＴ４において充電される。これは、後述する画素の明状態の情報（「ｓｉｇｎａｌ電圧」とも称する。）のサンプリングに相当する。
【００３１】
次に、期間ＰＴ２およびＰＴ４においてそれぞれ読出された参照電位および信号電位が差動増幅されて、画素ＰＸの信号（画素信号）が読出される。
【００３２】
１つの画素に対して２回サンプリングを行ない、初期電位および信号電位を比較することにより、いわゆる相関二重サンプリング動作を行なって、画素ＰＸにおけるノイズの影響を相殺し、フォトダイオード３により生成された電気信号を読出す。
【００３３】
画素ＰＸの信号の読出が完了すると、次に行選択信号ＳＬがＬレベルとなり、行選択トランジスタ５がオフ状態となる。
【００３４】
画素ＰＸは行列状に配列されており、１行の画素について、並列に、画素信号の読出が行なわれる。画素ＰＸにおいては、リセット期間ＰＴ１の完了後、この読出期間ＰＴ５が完了するまでの期間ＰＴ６の間、フォトダイオード３においては、光信号を電気信号に変換して、信号電荷を生成する。
【００３５】
図３に示すように、画素ＰＸは、フォトダイオード３と、ＮチャネルＭＯＳトランジスタで構成されており、垂直読出線９上には、行選択トランジスタ５を介して画素信号が読出される。したがって、ＣＣＤイメージセンサと異なり、この行選択トランジスタ５および垂直読出線９の選択順序はランダムに設定することができる。
【００３６】
（画素アレイの構成）
図５は、図２の画素アレイの要部の構成を示す図である。図５においては、第Ｎ行から第（Ｎ＋３）行および第Ｍ列から第（Ｍ＋３）列の４行４列に配列される画素ＰＸを代表的に示す。画素ＰＸは、図３に示す画素ＰＸと同一の構成を有する。
【００３７】
画素ＰＸが行列状に配列されており、各行それぞれごとに、リセット制御信号ＲＸ［ｉ］、転送制御信号ＴＸ［ｉ］および行選択制御信号ＳＬ［ｉ］の組が与えられる。ここで、ｉはＮからＮ＋３のいずれかである。画素列それぞれに対応して、垂直読出線９が配置される。
【００３８】
（画素アレイのデータ読出し動作）
図６は、図２および図５に示す画素アレイのデータ読出時の動作を示すタイミングチャートである。以下、図６を参照して、図２および図５に示す画素アレイの画素信号読出動作について説明する。
【００３９】
時刻Ｔ１において、第Ｎ行および第（Ｎ＋１）行に対する転送制御信号ＴＸ［Ｎ］およびＴＸ［Ｎ＋１］がＨレベルへ駆動される。リセット制御信号ＲＸ［Ｎ］およびＲＸ［Ｎ＋１］はＨレベルであり、リセットトランジスタ１はオン状態にある。時刻Ｔ１から始まる期間Ａ１およびＡ４において、第Ｎ行および第（Ｎ＋１）行において、フォトダイオード３の蓄積電荷の放出が行なわれ、これに応じて、これらの第Ｎ行および第（Ｎ＋１）行において、図３に示すフローティングディフュージョン７が、所定の初期電圧レベルにリセットされる。
【００４０】
所定時間が経過すると、時刻Ｔ２において、第Ｎ行に対する行選択信号ＳＬ［Ｎ］がＨレベルに立上がる。これにより、第Ｎ行において、画素ＰＸ内の行選択トランジスタ５がオン状態となり、対応の垂直読出線９にソースフォロアトランジスタ４が結合される。
【００４１】
次に、リセット制御信号ＲＸ［Ｎ］がＬレベルに立下がり、第Ｎ行において各画素内においてリセットトランジスタ１がオフ状態となり、フローティングディフュージョン７がリセット電位レベルに維持される。
【００４２】
時刻Ｔ４において、転送制御信号ＴＸ［Ｎ］がＨレベルとなり、第Ｎ行の画素において転送トランジスタ２がオン状態となり、フォトダイオード３により生成された信号電荷が、フローティングディフュージョン７に伝達される。このとき、行選択信号ＳＬ［Ｎ］がＨレベルであり、各垂直読出線９に、このフローティングディフュージョン７の電位に従って画素信号が読出される。
【００４３】
この第Ｎ行の画素の読出動作完了後、リセット制御信号ＲＸ［Ｎ］がＨレベルとなり、再びフローティングディフュージョン７が、初期電圧レベルにリセットトランジスタ１を介して充電される。
【００４４】
時刻Ｔ６において、行選択信号ＳＬ［Ｎ］がＬレベルとなり、行選択トランジスタ５がオフ状態となり、その第Ｎ行の画素の信号電荷の読出が完了する。
【００４５】
次に、第（Ｎ＋１）行の画素の信号の読出が行なわれる。すなわち、時刻Ｔ７において、行選択信号ＳＬ［Ｎ＋１］がＨレベルに立上がり、この第（Ｎ＋１）行の画素ＰＸのソースフォロアトランジスタが、対応の垂直読出線９に結合される。
【００４６】
次に時刻Ｔ８において、リセット制御信号ＲＸ［Ｎ＋１］がＬレベルとなり、フローティングディフュージョン７に対する追加動作が完了する。
【００４７】
時刻Ｔ９において、転送制御信号ＴＸ［Ｎ＋１］がＨレベルとなり、フォトダイオード３の生成した信号電荷に従ってフローティングディフュージョン７の電位が変化し、この電位に従って画素信号が垂直読出線９上に読出される。
【００４８】
時刻Ｔ１１において、行選択信号ＳＬ［Ｎ＋１］がＬレベルに立下がり、第Ｎ行および第（Ｎ＋１）行の画素に対する読出が完了する。以上の動作を繰り返すことにより、列方向の画素の情報が順次ＰＧＡ１６に出力される。
【００４９】
（カメラシステムの構成）
図７は、本発明の実施形態のカメラシステムの構成を表わす図である。
【００５０】
図７を参照して、カメラシステム１０００は、電源チップ６１と、ラインバッファ６２と、ＣＰＵ（Central  Processing  Unit）７６３と、フラッシュメモリ７６４と、ＴＧ（Timing  Generator）７６５と、ＣＭＯＳイメージセンサ２００と、ＤＦＥ（Digital  Front  End）７６７と、画像処理エンジン６９と、ＬＣＤ（Liquid  Crystal  Display）７２と、フレームバッファ７３と、メモリカードＩ／Ｆ７４と、レジスタ７６６とを備える。
【００５１】
電源チップ６１は、電源を制御する。ラインバッファ６２は、１行の画像データを一時的に記憶する。ＣＰＵ７６３は、カメラシステム１０００の全体を制御する。フラッシュメモリ７６４は、欠陥位置を表わすデータなどを記憶する。ＴＧ７６５は、イメージセンサを制御するための制御信号を生成し、イメージセンサに供給する。ＣＭＯＳイメージセンサ２００は、以下の実施形態において詳説する。レジスタ７６６は、各種の設定データを記憶する。ＤＦＥ７６７は、つなぎ補正などを実行する。
【００５２】
画像処理エンジン６９は、補正部７０と、符号化部７１とを含む。補正部７０は、欠陥補正およびホワイトバランスを実行して、符号化前のデータ（ＲＡＷデータ）を出力する。符号化部７１は、ベイヤ補間、ガンマ補正、およびＪＰＥＧ（Joint  Photographic  Experts  Group）エンコードを実行して、ＪＰＥＧデータを出力する。
【００５３】
ＬＣＤ７２は、画像データなどを表示する。フレームバッファ７３は、ＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate  Synchronous  Dynamic  Random  Access  Memory）によって構成される。フレームバッファ７３は、ＡＤ変換して生成されたデジタル画像データを一時的に記憶する。メモリカードＩ／Ｆ７４は、メモリカードとの間でデータの授受を行なう。
【００５４】
［この発明の実施の一形態によるＣＭＯＳイメージセンサの概要］
（ＣＭＯＳイメージセンサの構成）
図８は、この発明の実施の一形態によるＣＭＯＳイメージセンサの構成例を示す図である。
【００５５】
図８を参照して、このＣＭＯＳイメージセンサ２００は、入力バッファ９１と、制御回路９４と、ロウデコーダ９５と、画素アレイ１１と、ＤＡＣ（Digital  Analog  Converter）９６と、ＰＧＡ１６と、カラムＡＤＣ１２と、Ｈ−Ｓｃａｎｎｅｒ（水平走査回路）１４と、パラレル／シリアル変換器９３と、出力バッファ９２とを備える。
【００５６】
ＰＧＡ１６およびカラムＡＤＣ１２は、画素アレイ１１の列ごとに設けられる。画素アレイ１１の偶数列（０，２，４，…）に対応するＰＧＡ１６およびカラムＡＤＣ１２は、画素アレイの上側に配置され、画素アレイ１１の奇数列（１，３，５，…）に対応するＰＧＡ１６およびカラムＡＤＣ１２は、画素アレイの下側に配置される。
【００５７】
Ｈ−Ｓｃａｎｎｅｒ１４およびＤＡＣ９６は、画素アレイの奇数列と偶数列に対して、それぞれ１個設けられている。Ｈ−ｓｃａｎｎｅｒ１４は、カラムＡＤＣ回路１２から出力されたデジタル信号を水平方向に転送する。
【００５８】
入力バッファ９１は、外部からのコマンド（Ｃｏｍｍａｎｄ）および入力データ（Ｉｎｐｕｔ）を受付ける。
【００５９】
制御回路９４は、ＣＭＯＳイメージセンサ全体の動作を制御する。ロウデコーダ９５は、画素アレイ１１内の行を選択する。なお、制御回路９４およびロウデコーダ９５が、図１のＶ−Ｓｃａｎｎｅｒ（垂直走査回路）２２に相当する。
【００６０】
画素アレイ１１は、図２で説明したように撮像部として機能する。画素アレイ１１は、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置される。画素アレイ１１は、ロウデコーダ９５によって各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する。
【００６１】
ＰＧＡ１６は、垂直読出線を介して出力された各画素の信号をサンプリングする。
カラムＡＤＣ１２は、ＰＧＡ１６でサンプリングされた各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する。
【００６２】
この実施の形態の場合、カラムＡＤＣは、３段階でＡＤ変換を実行する。カラムＡＤＣは、ｃｏａｒｓｅ変換ステージにおいて、保持される画素の信号に応じて、デジタル値が複数個のサブレンジのうちのいずれに属するかを特定し、特定したサブレンジを表わす上位ビット（最上位ビットを含む１または複数ビット）を生成する。カラムＡＤＣは、ｍｉｄｄｌｅ変換ステージにおいて、ｃｏａｒｓｅ変換ステージで特定されたサブレンジをさらに複数のサブレンジに細分した場合に、いずれのサブレンジに属するかを特定する。カラムＡＤＣは、特定したサブレンジを表わす中位ビット（ｃｏａｒｓｅ変換ステージで特定したビットに続く１または複数ビット）を生成する。カラムＡＤＣは、ｆｉｎｅ変換ステージにおいて、保持される画素の信号に応じて、ｍｉｄｄｌｅ変換ステージにおいてデジタル値が特定されたサブレンジの全領域および隣接するサブレンジの所定のオーバーレンジ領域のいずれの位置にあるかを特定し、特定した位置を表わす下位ビット（最下位ビットまでの１または複数ビット）を生成する。カラムＡＤＣは、ｃｏａｒｓｅ変換ステージによって生成された上位ビットと、ｍｉｄｄｌｅ変換ステージによって生成された中位ビットと、ｆｉｎｅ変換ステージによって生成された下位ビットとに基づいて、デジタル値を出力する。
【００６３】
Ｈ−Ｓｃａｎｎｅｒ１４は、画素アレイ１１の各列に対応するカラムＡＤＣ１２から出力されるデジタル信号を水平方向にパラレルに転送する。
【００６４】
パラレル／シリアル変換器９３は、Ｈ−Ｓｃａｎｎｅｒ１４によって転送されるパラレルデータをシリアルデータに変換して、出力バッファへ出力する。
【００６５】
出力バッファ９２は、外部へ出力データ（Ｏｕｔｐｕｔ）を出力する。
ＤＡＣ９６は、ｃｏａｒｓｅ変換ステージおよびｍｉｄｄｌｅ変換ステージにおいて、高電圧ＶＲＴおよび低電圧ＶＢＴを発生する。ＤＡＣ９６は、ｆｉｎｅ変換ステージにおいて、ＣＬＫ２に同期してスロープ状に変化するランプ電圧ＶＲＡＭＰを発生する。
【００６６】
（ＡＤＣおよびＰＧＡの概略的な構成）
図９は、この発明の実施の一形態におけるカラムＡＤＣ回路およびＰＧＡの構成例を概略的に示す図である。
【００６７】
図９を参照して、ＰＧＡ１６は、差動増幅器１６Ａと、コンデンサ１６Ｂと、可変コンデンサ１６Ｃとを含む。差動増幅器１６Ａの正入力端子にはリファレンス電圧ｐｇａｒｅｆが印加され、負入力端子にはコンデンサ１６Ｂを介して対応の垂直読出線９から画素信号が入力される。可変コンデンサ１６Ｃは、ＰＧＡ１６のゲインを変更するためのもので、差動増幅器１６Ａの出力端子と負入力端子との間に接続される。
【００６８】
カラムＡＤＣ回路１２は、サンプリングスイッチ２０、オートゼロ（ＡＺ：Automatic  Zero）スイッチ３２、ｄａｒｋ電圧保持用の容量素子３１、ｓｉｇｎａｌ電圧をサンプリングするための容量素子群２１，２２、比較器３０、および容量素子群２１，２２のボトム電極に可変の電圧を印加する電圧印加部３００とを含む。
【００６９】
容量素子群２１，２２は、ｃｏａｒｓｅ容量素子群２１とｍｉｄｄｌｅ容量素子群２２とに区分されている。これらの容量素子群は、ｂｉｔの重み付けを伴った容量値を持つことが特徴である。具体的にこの実施の形態の場合には、ＡＤＣの全容量を先ず３２分割し、単位容量をＣと定義する。ｃｏａｒｓｅ容量を４Ｃとし、６つの容量素子ＣＣ１〜ＣＣ６を用意する。ｍｉｄｄｌｅ容量はＣとし、８つの容量素子ＣＭ１〜ＣＭ８を用意する。したがって、合計して３２Ｃの容量値となる。ｍｉｄｄｌｅ変換の容量素子ＣＭ１〜ＣＭ８は、ｆｉｎｅ変換でも用いられる。容量単位で分割されたＡＤ変換の領域をサブレンジと呼ぶ。
【００７０】
容量素子ＣＣ１〜ＣＣ６，ＣＭ１〜ＣＭ８の各第１の電極（「トップ電極」または「上部電極」とも称する。）は、ｓｉｇｎａｌ電圧を保持するためのノード（「保持ノード」と称する。）ＮＤ１に接続される。保持ノードＮＤ１は、サンプリングスイッチ２０を介してＰＧＡ１６に接続されるとともに比較器３０の正入力端子に接続される。比較器３０の負入力端子と参照電圧ノードＶＲＥＦＡＤＣ（例えばＶＲＴノードのような既存の低インピーダンスノードを用いる）との間には容量素子３１が設けられる。ＡＺスイッチ３２は、比較器３０の負入力端子と出力端子との間に接続される。
【００７１】
この実施の形態の場合、電圧印加部３００は、制御電圧ＶＲＴ，ＶＲＢ，ＶＲＡＭＰを供給する電圧線３４，３５，３６と、スイッチ群２３，２４と、スイッチ群２３，２４の切替えを制御する制御論理回路３３とを含む。制御電圧ＶＲＴはたとえば２．０Ｖの固定電圧であり、制御電圧ＶＲＢはたとえば１．０Ｖの固定電圧である。制御電圧ＶＲＡＭＰは、高電圧ＶＲＴと低電圧ＶＲＢとの間、またはその電圧範囲にオーバーレンジ分を含んだ範囲でスロープ状に連続変化する。また、制御論理回路３３には、制御回路９４から制御信号が入力される。詳細は後述する図１６以降にて説明する。
【００７２】
スイッチ群２３は、容量素子ＣＣ１〜ＣＣ６にそれぞれ対応するスイッチＳＷ１〜ＳＷ６を含み、スイッチ群２４は、容量素子ＣＭ１〜ＣＭ８にそれぞれ対応するスイッチＳＴ１〜ＳＴ８を含む。スイッチＳＷ１〜ＳＷ６の各々は、対応する容量素子ＣＣ１〜ＣＣ６の第２の電極（「ボトム電極」または「下部電極」とも称する。）をＶＲＴ電圧供給用の電圧線３４に接続するか、ＶＲＢ電圧供給用の電圧線３５に接続するかを切替える。スイッチＳＴ１〜ＳＴ８の各々は、対応する容量素子ＣＭ１〜ＣＭ８の第２の電極（ボトム電極）をＶＲＴ電圧供給用の電圧線３４に接続するか、ＶＲＢ電圧供給用の電圧線３５に接続するか、それともＶＲＡＭ電圧供給用の電圧線３６に接続するかを切替える。
【００７３】
次に、上記の構成のカラムＡＤＣ回路１２によるＡＤ変換動作について説明する。
（ＡＤ変換の基本概念）
まず、図９のカラムＡＤＣ回路１２が行うＡＤ変換の基本概念について述べる。比較器３０は、負入力端子に入力されているｄａｒｋ電圧と正入力端子に入力されているｓｉｇｎａｌ電圧の大小判定を行い、判定結果（ＨレベルまたはＬレベル）を出力する。ここで、初期状態では、スイッチ群２３，２４によって容量素子ＣＣ１〜ＣＣ６，ＣＭ１〜ＣＭ８のボトム電極は電圧線３４（ＶＲＴ電圧）に接続されている。ＡＤ変換の過程でスイッチ群２３，２４が切替えられることにより保持ノードＮＤ１の電位が変化する。これによって、比較器３０の出力がＨレベルからＬレベルに反転する。この比較器３０の出力の反転に要する時間は、入力電圧レベルに応じて変化する。したがって、比較器３０が反転するための時間をカウンタ回路によって測定し、そのカウント値から出力コードを算出することができる。以下、ステップごとに説明する。
【００７４】
（ステップ１：ｄａｒｋ−ｓｉｇｎａｌサンプリング）
カラムＡＤＣ回路１２に入力される信号は、ｄａｒｋレベル、ｓｉｇｎａｌレベルから構成されている。まず、ｄａｒｋサンプリング期間において、カラムＡＤＣ回路１２は、ｄａｒｋ電圧をサンプリングする。この際、サンプリングスイッチ２０がオンするともに比較器３０に接続されたＡＺスイッチ３２がオンする。これにより、容量素子３１にｄａｒｋレベルがサンプリングされる。そして、サンプリングスイッチ２０およびＡＺスイッチ３２がオフすることによって容量素子３１に保持されるｄａｒｋ電圧レベルが確定する。
【００７５】
次に、ｓｉｇｎａｌサンプリング期間において、カラムＡＤＣ回路１２は、ｓｉｇｎａｌ電圧のサンプリングを行なう。具体的には、サンプリングスイッチ２０がオンすることによって、ＡＤＣ１２に入力されたｓｉｇｎａｌ電圧が容量素子群２１，２２にサンプリングされる。そしてサンプリングスイッチ２０がオフすることによって、容量素子群２１，２２のトップ電極の電位（すなわち、保持ノードＮＤ１の電位）が確定する。
【００７６】
（ステップ２〜４：ＡＤ変換動作の概要）
図９のカラムＡＤＣ回路１２によるＡＤ変換は、低精度・高速なＡＤ変換（ｃｏａｒｓｅ変換）、中精度・高速なＡＤ変換（ｍｉｄｄｌｅ変換）および高精度・低速なＡＤ変換（ｆｉｎｅ変換）から構成される。
【００７７】
ｃｏａｒｓｅ変換およびｍｉｄｄｌｅ変換では、容量素子群の下部電極に印加する電圧を、高い基準電圧（ＶＲＴ）から、低い基準電圧（ＶＲＢ）へと順次切替える動作を行なう。これによって、保持ノードＮＤ１の電圧（比較器３０の正入力端子の電圧）が離散的（段階的）に低下し、とある時点で比較器３０の出力信号の論理レベルが反転する。比較器３０の出力信号の論理レベルが反転した時点で容量素子群の下部電極に印加する電圧の切替えは終了する。
【００７８】
ｆｉｎｅ変換時には、ＶＲＴからＶＲＢへ向けて徐々に電圧が下がる制御電圧（ＶＲＡＭＰ）を用いて、保持ノードＮＤ１の電圧（比較器３０の正入力端子の電圧）を連続的に低下させる。
【００７９】
なお、ｃｏａｒｓｅ変換、ｍｉｄｄｌｅ変換、ｆｉｎｅ変換のそれぞれの間にリセット動作が入る。リセット動作では、ｍｉｄｄｌｅ容量素子群２２を構成する一部の容量素子の下部電極の電圧をＶＲＢからＶＲＴへ切り替えることにより、保持ノードＮＤ１の電圧（比較器３０の正入力端子の電圧）が上昇する。
【００８０】
（ステップ２：ｃｏａｒｓｅＡＤ変換）
まず、ｃｏａｒｓｅ変換期間では、制御論理回路３３は、容量素子群２１，２２のうち、ｃｏａｒｓｅ変換用に用意された容量素子ＣＣ１〜ＣＣ６の各ボトム電極へ印加する電圧をＶＲＴからＶＲＢに順次切替える単独切替、もしくはｍｉｄｄｌｅ変換用に用意された容量素子（ＣＭ１〜ＣＭ８）４つを一まとめとしたもの（ＣＭ１〜ＣＭ４とＣＭ５〜ＣＭ８）に印加する電圧をＶＲＴからＶＲＢに順次切替える複数切替を行なう。
【００８１】
より具体的には、制御論理回路３３は、まず容量素子ＣＭ１〜ＣＭ４のボトム電極電位を一括して切替える。次に、制御論理回路３３は、容量素子ＣＭ５〜ＣＭ８のボトム電極電位を一括して切替える。次に、制御論理回路３３は、容量素子ＣＣ１〜ＣＣ６のボトム電極電位を１つずつ順次切替える。これらの切替え動作に伴い、保持ノードＮＤ１の電位は（ＶＲＴ−ＶＲＢ）／８の刻みで低下する。比較器３０の出力信号の論理レベルが反転した以後は、制御論理回路３３は、容量素子のボトム電極電位の切替えを停止する。
【００８２】
ｃｏａｒｓｅＡＤ変換終了後には、制御論理回路３３は、ｍｉｄｄｌｅ変換用に用意された容量素子のうち、ＣＭ２〜ＣＭ４またはＣＭ６〜ＣＭ８のボトム電極の電位をＶＲＢからＶＲＴへと戻す動作を行なう。この動作をｃｏａｒｓｅリセット動作と称する。たとえばこの実施の形態の場合には、ｃｏａｒｓｅ変換において容量素子ＣＭ１〜ＣＭ４のボトム電極電位を一括してＶＲＴからＶＲＢへ切替えた後に比較器３０の出力信号が反転した場合には、ｃｏａｒｓｅリセット動作では、容量素子ＣＭ２〜ＣＭ４のボトム電極電位を元に戻す。ｃｏａｒｓｅ変換において容量素子ＣＭ５〜ＣＭ８のボトム電極電位を一括してＶＲＴからＶＲＢへ切替えた後、もしくは、さらにその後の容量素子ＣＣ１〜ＣＣ６のいずれかのボトム電極電位の切替後に比較器３０の出力信号が反転した場合には、ｃｏａｒｓｅリセット動作では、容量素子ＣＭ６〜ＣＭ８のボトム電極電位を元に戻す。
【００８３】
（ステップ３：ｍｉｄｄｌｅＡＤ変換）
ｍｉｄｄｌｅ変換期間では、制御論理回路３３は、ｍｉｄｄｌｅ変換およびｆｉｎｅ変換用に用意された容量素子群２２のうち、ｃｏａｒｓｅリセット動作でリセットされた容量素子（ＣＭ２〜ＣＭ４またはＣＭ６〜ＣＭ８）のボトム電極電位をＶＲＴからＶＲＢに一つずつ順次切替える。これに伴い、保持ノードＮＤ１の電位は（ＶＲＴ−ＶＲＢ）／３２の刻みで電位が低下する。制御論理回路３３は、比較器３０の出力が反転した以後は、ボトム電極電位の切替えを停止する。
【００８４】
ｍｉｄｄｌｅＡＤ変換終了後には、制御論理回路３３は、最後にＶＲＢに切り替えた容量素子のボトム電極電位をＶＲＴへと戻す動作を行なう。なお、ｍｉｄｄｌｅ変換にてＣＭ２〜ＣＭ４またはＣＭ６〜ＣＭ８の何れもＶＲＴからＶＲＢへ接続変更を行なっていない場合は、容量素子のボトム電極電位をＶＲＴへと戻す動作を行なわない。この動作をｍｉｄｄｌｅリセット動作と称する。
【００８５】
（ステップ４：ｆｉｎｅＡＤ変換）
ｆｉｎｅ変換期間では、制御論理回路３３は、ｍｉｄｄｌｅ変換およびｆｉｎｅ変換用に用意された容量素子ＣＭ１〜ＣＭ８のうち１つの容量素子のボトム電極電位を切り替える。ここで、ボトム電極電位を切替える容量素子は、ｍｉｄｄｌｅリセット動作にてリセットされた容量素子を用いる。なお、ｍｉｄｄｌｅ変換にてＣＭ２〜ＣＭ４またはＣＭ６〜ＣＭ８の何れもＶＲＴからＶＲＢへ接続変更を行っていない場合は、ＣＭ１またはＣＭ５を用いる。この容量素子の選択は、各カラムＡＤＣ１２内の制御信号によって自動的に選択される回路構成としてある（具体的な回路構成については後述する）。
【００８６】
ｆｉｎｅ期間で電圧切替の対象となる容量素子のボトム電極はＶＲＡＭＰ電位を供給する電圧線３６に接続される。ＶＲＡＭＰ電位は、ＶＲＴからＶＲＢまでの電圧範囲またはＶＲＴからＶＲＢまでの電圧を越えた範囲で電位を変化させる。前者は最低限必要な電圧範囲であり、後者は諸々の判定誤差に対するマージンを含んだ範囲である。ｆｉｎｅＡＤ変換中は、ｃｏａｒｓｅ変換およびｍｉｄｄｌｅ変換とは異なり、保持ノードＮＤ１の電位が連続的に低下する。制御論理回路３３は、比較器３０の出力信号の論理レベルが反転した以後も、保持ノードＮＤ１の電位の低下を停止させない構成となっている。
【００８７】
［カラムＡＤＣ回路の作用効果（その１）］
次に、上記の構成のＡＤＣ回路の効果について説明する。まず、上記のカラムＡＤＣ回路１２では、従来のｃｏａｒｓｅ変換動作に重み付けすることによって、低精度・高速なＡＤ変換（ｃｏａｒｓｅ変換）と中精度・高速なＡＤ変換（ｍｉｄｄｌｅ変換）とが実行される。具体的に、ｃｏａｒｓｅ変換用の容量素子ＣＣ１〜ＣＣ６の容量値とｍｉｄｄｌｅ変換用の容量素子ＣＭ１〜ＣＭ８の容量値を異ならせることによって重み付けが行われる。この結果、ＡＤ変換のさらなる高速化が実現する。以下、比較例と対比して説明する。
【００８８】
図１０は、この実施の形態に対する比較例としてのカラムＡＤＣ回路９１２の構成を示す図である。図１０のカラムＡＤＣ回路９１２は、ｍｉｄｄｌｅ変換用の容量素子群２２を設けずにｃｏａｒｓｅ変換用の容量素子群９２１のみが設けられている点で、図９に示す本実施の形態のカラムＡＤＣ回路１２と異なる。さらに、図１０のカラムＡＤＣ回路９１２は、ｆｉｎｅ変換用の容量素子ＣＦが単独で設けられている点で、図９に示す本実施の形態のカラムＡＤＣ回路１２と異なる。
【００８９】
図１０に示すように、ｃｏａｒｓｅ変換のみで、本実施の形態の場合と同じサブレンジとするために、容量素子群９２１には３２個の容量素子ＣＣ１〜ＣＣ３２（容量値は単位容量Ｃ）が設ける必要がある。容量素子ＣＣ１〜ＣＣ３２にそれぞれ対応してスイッチＳＷ１〜ＳＷ３２が設けられる。ｃｏａｒｓｅ変換では、各容量素子ＣＣ１〜ＣＣ３２のボトム電極の接続先が、対応のスイッチＳＷ１〜ＳＷ３２によって電圧線３４（ＶＲＴ電位）から電圧線３５（ＶＲＢ電位）に順次切替えられる。
【００９０】
図１１は、図９のカラムＡＤＣ回路１２のＡＤ変換動作と図１０のカラムＡＤＣ回路９１２のＡＤ変換動作とを比較して示す図である。図１１（Ａ）は、図１０に示す比較例の場合のカラムＡＤＣ回路９１２の回路動作を示し、図１１（Ｂ）は、図９に示す本実施の形態の場合のカラムＡＤＣ回路１２の回路動作を示す。図１１（Ａ）、図１１（Ｂ）において、縦軸は保持ノードＮＤ１の電位を示し、横軸は時間を示す。
【００９１】
図１１（Ａ）を参照して、全変換範囲（フルスケール）を３２分割したサブレンジ（５ビット精度）としたために、図１０の比較例の構成では、比較器３０による比較動作が３１回必要となる。このｃｏａｒｓｅ変換動作の後、保持ノードＮＤ１の電圧が連続的に変化する９ビット精度のｆｉｎｅ変換が実行される。
【００９２】
図１１（Ｂ）を参照して、図９の本実施の形態の構成では、最初に３ビット精度のｃｏａｒｓｅ変換動作において比較器３０による比較動作が７回必要になり、次の２ビット精度のｍｉｄｄｌｅ変換動作において比較器３０による比較動作が３回必要になる。したがって、合計１０回の比較動作必要となる。このｃｏａｒｓｅ変換およびｍｉｄｄｌｅ変換動作の後、保持ノードＮＤ１の電圧が連続的に変化する９ビット精度のｆｉｎｅ変換が実行される。
【００９３】
以上のように、図１０に示す比較例の場合に比べると、本実施の形態の場合には、判定回数を３１回から１０回に削減することができ、ＡＤ変換の高速化が実現できる。
【００９４】
［カラムＡＤＣ回路の作用効果（その２）］
図９に示すカラムＡＤＣ回路１２の場合には、ｍｉｄｄｌｅ変換で最後にボトム電極電位をＶＲＴからＶＲＢに切替えた容量素子（ｍｉｄｄｌｅリセット動作を行った容量素子）に、次のｆｉｎｅ変換においてスロープ電圧ＶＲＡＭＰが印加される。この結果、サブレンジ接続部での線形性を改善することができる。以下、図１２を参照して具体的に説明する。
【００９５】
図１２は、サブレンジ接続部での線形性の改善について説明するための図である。図１２（Ａ）は、図９の一部を抜き出して示した図であり、図１２（Ｂ）は、ＡＤＣ１２の入力電圧と出力コードとの関係を示す図である。
【００９６】
図１２（Ａ）、１２（Ｂ）を参照して、ｍｉｄｄｌｅ変換において容量素子ＣＭ１，ＣＭ２，ＣＭ３，…の順でボトム電極電位の切替が行なわれるものと仮定する。容量素子ＣＭ１，ＣＭ２，ＣＭ３の接続先は、ＶＲＴ電圧が供給されるノード（以下「ＶＲＴノード」とも称する。）、ＶＲＴ電圧が供給されるノード（以下、「ＶＲＢノード」とも称する。）、およびＶＲＡＭＰ電圧が供給されるノード（以下「ＶＲＡＭＰノード」とも称する。）のいずれかに切替え可能に構成される。
【００９７】
入力電圧範囲（サブレンジ）が最も低いＶｉｎ１の場合には、容量素子ＣＭ１のボトム電極電位がｍｉｄｄｌｅリセット動作の対象となるとする。この場合、ｆｉｎｅ変換ではスロープ電圧ＶＲＡＭＰがその容量素子ＣＭ１のボトム電極に印加される。入力電圧範囲（サブレンジ）が次に低いＶｉｎ２の場合には、容量素子ＣＭ２がｍｉｄｄｌｅリセット動作の対象になるとする。この場合、ｆｉｎｅ変換ではスロープ電圧ＶＲＡＭＰがその容量素子ＣＭ２のボトム電極に印加される。このように、ｍｉｄｄｌｅ変換による電圧切替とｆｉｎｅ変換によるスロープ電圧の印加とが同じ容量素子に対して行われるので、サブレンジＶｉｎ１，Ｖｉｎ２の境界において出力コードに跳びが生じない構成となっている。
【００９８】
一方、図１０に示す比較例のカラムＡＤＣ回路９１２では、ｆｉｎｅ変換用に専用の容量素子ＣＦが設けられている。このため、たとえば入力電圧範囲が図１２（Ｂ）のＶｉｎ１の場合、容量素子ＣＭ１の容量値と容量素子ＣＦの容量値とが異なれば、保持ノードＮＤ１の電圧変化量が異なってくる。この結果、サブレンジＶｉｎ１，Ｖｉｎ２の境界で出力コードに跳びが生じることになる。
【００９９】
以上をまとめると、図１０に示す比較例のようにｍｉｄｄｌｅ変換とは別の容量素子ＣＦをｆｉｎｅ変換で使用すると、容量素子の製造ばらつき影響を受けることになる。これに対して、本実施の形態の場合には、ｍｉｄｄｌｅ変換とｆｉｎｅ変換とで同一の容量を使用しているために素子ばらつきの影響を除去することができる。
【０１００】
［カラムＡＤＣ回路の作用効果（その３）］
上記のようにカラムＡＤＣ回路１２では、ｍｉｄｄｌｅ変換ステージで最後にボトム電極電位がＶＲＴからＶＲＢに切替えられた容量素子が、ｍｉｄｄｌｅリセット動作でリセットされ、さらに次のｆｉｎｅ変換用の容量素子として用いられる。この動作を自動的に行なうための回路構成について説明する。
【０１０１】
図１３は、図９のスイッチＳＴ１の具体的構成を説明するための図である。スイッチＳＴ２〜ＳＴ８の構成も同様であるので、以下ではスイッチＳＴ１を代表として説明する。既に説明したようにスイッチＳＴ１は、容量素子ＣＭ１のボトム電極の接続先を、ＶＲＴノード、ＶＴＢノード、およびＶＲＡＭノードのいずれかに切替えるためのものである。これを、２つのスイッチＳＸ１とＳＹ２とを組合わせたものと考えることができる。
【０１０２】
図１３を参照して、スイッチＳＴ１は、容量素子ＣＭ１のボトム電極の接続先をＶＲＴノードまたは中間ノードＶＲＸ１に切替えるためのスイッチＳＸ１と、中間ノードＶＲＸ１の接続先をＶＲＡＭＰノードまたはＶＲＢノードに切替えるためのスイッチＳＹ２とによって構成される。以下に詳しく説明するように、スイッチＳＹ２は、容量素子ＣＭ２のボトム電極の接続先を切替えるためのスイッチＳＸ２に連動して切替えられる。
【０１０３】
図１４は、図９のスイッチ群２４の具体的構成例を示す図である。
図１４を参照して、スイッチ群２４は、容量素子ＣＭ１のボトム電極に接続された一対のスイッチ素子ＳＸ１（ＳＸ１ａ，ＳＸ１ｂ）と、容量素子ＣＭ２のボトム電極に接続された一対のスイッチ素子ＳＸ２（ＳＸ２ａ，ＳＸ２ｂ）と、容量素子ＣＭ３のボトム電極に接続された一対のスイッチ素子ＳＸ３（ＳＸ３ａ，ＳＸ３ｂ）とを含む。図１４では、図示を省略しているが、容量素子ＣＭ４〜ＣＭ８の各ボトム電極にも一対のスイッチ素子ＳＸ４〜ＳＸ８がそれぞれ接続されている。一対のスイッチ素子（ＳＸ１〜ＳＸ８）のうちの一方がオン状態のとき他方はオフ状態になる。スイッチ素子ＳＸ１ａ，ＳＸ２ａ，ＳＸ３ａ，…，ＳＸ８ａはＶＲＴノード（図９の電圧線３４）と対応の容量素子ＣＭ１〜ＣＭ８のボトム電極との間をオン・オフするために用いられる。スイッチ素子ＳＸ１ｂ，ＳＸ２ｂ，ＳＸ３ｂ，…，ＳＸ８ｂは対応の中間ノードＶＲＸ１，ＶＲＸ２，…，ＶＲＸ８と対応の容量素子ＣＭ１〜ＣＭ８のボトム電極との間をオン・オフするために用いられる。ただし、中間ノードＶＲＸ８は、ＶＲＡＭＰを供給する電圧線３６と共通である。
【０１０４】
スイッチ群２４は、さらに、一対のスイッチ素子ＳＸ１（ＳＸ１ａ，ＳＸ１ｂ）〜ＳＸ８（ＳＸ８ａ，ＳＸ８ｂ）にそれぞれ連動して切替わる一対のスイッチ素子ＳＹ１（ＳＹ１ａ，ＳＹ１ｂ）〜ＳＹ８（ＳＹ８ａ，ＳＹ８ｂ）を含む。たとえば、ＳＸ２ａがオン状態であり、ＳＸ２ｂがオフ状態のとき、ＳＹ２ａがオン状態になり、ＳＹ２ｂがオフ状態になる。
【０１０５】
このスイッチ素子ＳＹ２〜ＳＹ８は、中間ノードＶＲＸ１〜ＶＲＸ７にそれぞれ対応する（１つ前の番号の中間ノードに対応する）。各スイッチ素子ＳＹ２〜ＳＹ８は、対応のスイッチ素子ＳＸ２〜ＳＸ８の切替わり（ＶＲＴノードから中間ノードへの切替わり）に連動して、対応の中間ノードＶＲＸの接続先をＶＲＡＭＰノードからＶＲＢノードに切替える。
【０１０６】
制御論理回路３３Ａには、スイッチ素子ＳＸ１，ＳＹ１を連動して切替えるための制御回路５１Ａと、スイッチ素子ＳＸ２，ＳＹ２を連動して切替えるための制御回路５２Ａと、スイッチ素子ＳＸ３，ＳＹ３を連動して切替えるための制御回路５３Ａとが設けられる。図１４では図示を省略しているが、他のスイッチ素子ＳＸ４〜ＳＸ８（ＳＹ４〜ＳＹ８）についても、それぞれ対応する制御回路５４Ａ〜５８Ａが設けられる。
【０１０７】
上記の構成のスイッチ素子群の動作について次に説明する。まず、ｃｏａｒｓｅ変換およびｍｉｄｄｌｅ変換期間では、ＶＲＡＭＰノードにはＶＲＢ電圧が与えられるようにする。そして、ｃｏａｒｓｅリセット動作によって、スイッチ素子ＳＸ２ａ，ＳＸ３ａがオン状態になり、これに連動してスイッチ素子ＳＹ２ａ，ＳＹ３ａがオン状態になるように設定されるものとする。すなわち、容量素子ＣＭ２，ＣＭ３のボトム電極はＶＲＴノードに接続されている。スイッチ素子ＳＸ１ａおよびＳＹ１ａはオフ状態のままである（ｃｏａｒｓｅ変換動作で切替わったままである）。
【０１０８】
まず、最初のスイッチ素子ＳＸ１ａがオフであり、スイッチ素子ＳＸ１ｂがオンの状態では、容量素子ＣＭ１のボトム電極が中間ノードＶＲＸ１およびスイッチ素子ＳＹ２ａを介してＶＲＡＭＰノードに接続される。この状態で比較器３０の出力信号の論理レベルが反転していなければ次に進む。
【０１０９】
次に、スイッチ素子ＳＸ２ａがオフになり、スイッチ素子ＳＸ２ｂがオンになる。これによって、容量素子ＣＭ２のボトム電極が中間ノードＶＲＸ２およびスイッチ素子ＳＹ３ａを介してＶＲＡＭＰノードに接続される。このとき、スイッチ素子ＳＸ２の切替わりに連動して、スイッチ素子ＳＹ２ａがオフになり、スイッチ素子ＳＹ２ｂがオンになる。これによって、容量素子ＣＭ１のボトム電極が中間ノードＶＲＸ１およびスイッチ素子ＳＹ２ｂを介してＶＲＢノードに接続される。したがって、この時点でＶＲＡＭＰノードに接続されているのは、容量素子ＣＭ２のボトム電極になる。このように、ＶＲＡＭＰノードに接続されるのは、必ず１つの容量素子のボトム電極のみになる。
【０１１０】
この状態で比較器３０の論理レベルが反転していたとすると、以降のスイッチ素子ＳＸ３，ＳＸ４の切替わりは行なわれない。次のｍｉｄｄｌｅリセット動作では、ＶＲＡＭＰノードに供給される電圧がＶＲＢからＶＲＴに戻る。これによって、この時点でＶＲＡＭＰノードに接続されている容量素子ＣＭ２のボトム電極電位がリセットされる。
【０１１１】
次のｆｉｎｅ変換において、ＶＲＡＭＰノードにＶＲＴからＶＲＢまで連続的に変化するスロープ状の電圧が印加される。これによって、現時点でＶＲＡＭＰノードに接続されている容量素子ＣＭ２のボトム電極電位にスロープ状の電圧が印加される。
【０１１２】
［カラムＡＤＣ回路の作用効果（その４）］
図１４に示す回路では、容量素子ＣＭ１，ＣＭ２，…のボトム電極電位の制御のために、ＶＲＸ１，ＶＲＸ２，…の各ノード（以下、「ＶＲＸノード」と総称する。）が使用されている。実際に基板上に製造されたデバイスにおいては配線間の寄生容量が存在するので、ＶＲＸノードは、比較器３０の正入力端子に接続される保持ノードＮＤ１を始めとする各ノード間とこの寄生容量を介して容量結合する。この寄生容量を介した容量結合によって、ＶＲＸノードの電圧変化が伝播するので、ＡＤＣの線形性が劣化する虞がある。特に、ｍｉｄｄｌｅリセット動作においてこの電圧変化が問題となる。そこで、次に示す図１５では、寄生容量の影響をキャンセルするための構成を提供する。
【０１１３】
図１５は、図９のスイッチ群２４の他の具体的構成例を示す図である。図１５では、ＶＲＸノードに対して差動で動作するＶＲＹノード（ＶＲＹ１，ＶＲＹ２，…）が設けられる。
【０１１４】
制御論理回路３３Ｂには、スイッチ素子ＳＸ１，ＳＹ１，ＳＺ１（ＳＺ１ａ，ＳＺ１ｂ）を連動して切替えるための制御回路５１Ｂと、スイッチ素子ＳＸ２，ＳＹ２，ＳＺ２（ＳＺ２ａ，ＳＺ２ｂ）を連動して切替えるための制御回路５２Ｂと、スイッチ素子ＳＸ３，ＳＹ３，ＳＺ３（ＳＺ３ａ，ＳＺ３ｂ）を連動して切替えるための制御回路５３Ｂとが設けられる。図１５では図示を省略しているが、他のスイッチ素子（ＳＸ４，ＳＹ４，ＳＺ４）〜（ＳＸ８，ＳＹ８，ＳＺ８）についても、それぞれ対応する制御回路５４Ｂ〜５８Ｂが設けられる。
【０１１５】
ＶＲＹノードの電位変化をＶＲＸノードに対して差動で動作させるために、一対のスイッチ素子ＳＺ１（ＳＺ１ａ，ＳＺ１ｂ），ＳＺ２（ＳＺ２ａ，ＳＺ２ｂ），…が設けられる。スイッチ素子ＳＺ１，ＳＺ２，ＳＺ３，…は、スイッチ素子ＳＸ１，ＳＸ２、ＳＸ３，…の切替わりにそれぞれ連動して切替わる。たとえば、ＳＸ２ａがオフし、ＳＸ２ｂがオンしたとき、ＳＺ２ａはオフになり、ＳＺ２ｂはオンになる。スイッチ素子ＳＺ１ａ，ＳＺ２ａ，ＳＺ３ａ，…の各々は、対応のＶＲＹノードとＶＲＢノードとの間に位置する。スイッチ素子ＳＺ１ｂ，ＳＺ２ｂ，ＳＺ３ｂ，…の各々は、対応のＶＲＹノードとＶＲＡＭＰノードとの間に位置する。ノード間の接続関係は、スイッチ素子ＳＹ１，ＳＹ２，…の場合とは逆になっている点がポイントである。
【０１１６】
実際の回路レイアウトでは、スイッチ素子ＳＹ２とノードＶＲＸ１とを接続する配線３０１に近接して、スイッチ素子ＳＺ２とノードＶＲＹ２とを接続するダミーの配線３１１が設けられる。同様に、配線３０２に近接してダミーの配線３１２が設けられる。これによって、対ＶＲＸノードの寄生容量と対ＶＲＹノードの寄生容量とが揃うので、ｍｉｄｄｌｅリセット動作における保持ノードＮＤ１の電位変化をキャンセルすることができる。
【０１１７】
また、ＶＲＹノードが存在しない場合、ｆｉｎｅ変換期間におけるＶＲＡＭＰノードから保持ノードＮＤ１（ＶＣＭ）への伝達関数は、ＶＲＡＭＰノードに接続されるＶＲＸノードの数によって変化するため、サブレンジ毎に異なる値を取る。この影響を打ち消すために、ＶＲＹノードとＶＲＡＭＰノードとの接続をＶＲＸノードとＶＲＡＭＰノードとの接続状態と相補になる様に制御し、ＶＲＡＭＰノードに接続されるＶＲＸノード数とＶＲＹノード数の総和を一定にする。
【０１１８】
図１４および図１５にて、図９のスイッチ群２４の他の具体的構成例を説明したが、後述する制御論理回路３３では制御論理回路３３Ｂについて詳細に説明している。
【０１１９】
［カラムＡＤＣ回路の具体的構成例］
（サンプリングスイッチ２０、容量素子群２１、スイッチ群２３など）
図１６は、図９のサンプリングスイッチ２０、容量素子群２１、スイッチ群２３、およびスイッチ群２３を制御するための制御回路４１〜４６の具体的構成を示す回路図である。
【０１２０】
図１６を参照して、サンプリングスイッチ２０は、スイッチ素子２０Ａ，２０Ｂ，２０Ｃを含む。
【０１２１】
スイッチ素子２０Ａ，２０Ｂは、図９のＰＧＡ回路１６の出力ノード（ＡＤＣ＿ＩＮ）と保持ノードＮＤ１との間に直列に接続される。スイッチ素子２０Ａ，２０Ｂのオン・オフは、それぞれＳＰＬＡ信号、ＳＰＬＰ信号によって制御される。ＳＰＬＡ信号およびＳＰＬＰ信号は、図８の制御回路９４から供給される。
【０１２２】
スイッチ素子２０Ｃは、スイッチ素子２０Ａ，２０Ｂの接続ノードと接地ノードとの間に設けられる。スイッチ素子２０Ｃのオン・オフは、ＳＰＬＴＳＷ信号によって制御される。ＳＰＬＴＳＷ信号は、図８の制御回路９４から供給される。
【０１２３】
スイッチＳＷ１〜ＳＷ６は、それぞれ一対のスイッチ素子によって構成される（参照符号の末尾に「＿１」，「＿２」を付す）。スイッチ素子ＳＷ１＿１〜ＳＷ６＿１は、対応の容量素子ＣＣ１〜ＣＣ６のボトム電極と、ＶＲＴ電圧を供給する電圧線３４（ＶＲＴノード）との間の接続をオン・オフするために設けられる。スイッチ素子ＳＷ１＿２〜ＳＷ６＿２は、対応の容量素子ＣＣ１〜ＣＣ６のボトム電極と、ＶＲＢ電圧を供給する電圧線３５（ＶＲＢノード）との間の接続をオン・オフするために設けられる。
【０１２４】
制御回路４１〜４６は、それぞれスイッチＳＷ１〜ＳＷ６の切替を制御するための回路であり、図９の制御論理回路３３に含まれる。制御回路４１〜４６の各々は、互いに同様の構成であり、ノードＮＡ１，ＮＡ２と、ＮチャネルＭＯＳトランジスタＴＲ１，ＴＲ２，ＴＲ３と、２個のインバータからなるラッチ回路ＬＴ１とを含む。ＭＯＳトランジスタＴＲ２，ＴＲ１は、ノードＮＡ１と接地ノードとの間にこの順で直列に接続され、ＭＯＳトランジスタＴＲ３は、ノードＮＡ２と接地ノードとの間に接続される。
【０１２５】
ノードＮＡ１，ＮＡ２の論理レベルは、ラッチ回路ＬＴ１の状態に依存する。ラッチ回路ＬＴ１がリセット状態のときノードＮＡ１がＨレベルになり、ノードＮＡ２がＬレベルになる。このとき、対応の容量素子ＣＣ１〜ＣＣ６のボトム電極にはＶＲＴ電圧が与えられる。ラッチ回路ＬＴ１がセット状態のときノードＮＡ１がＬレベルになり、ノードＮＡ２がＨレベルになる。このとき、対応の容量素子ＣＣ１〜ＣＣ６のボトム電極にはＶＲＢ電圧が与えられる。
【０１２６】
ＭＯＳトランジスタのオン・オフ制御のために、制御回路４１，４２のＭＯＳトランジスタＴＲ３のゲートには、ＣＲＳＲＳＴ信号が与えられる。ＣＲＳＲＳＴ信号がアサートされる（Ｈレベルになる）ことによりＭＯＳトランジスタＴＲ３が導通し、制御回路４１，４２のラッチ回路ＬＴ１がリセット状態になる。
【０１２７】
制御回路４３〜４６のＭＯＳトランジスタＴＲ３のゲートには、ＣＲＳＲＳＴ２信号が与えられる。ＣＲＳＲＳＴ２信号がアサートされる（Ｈレベルになる）ことによりＭＯＳトランジスタＴＲ３が導通し、制御回路４３〜４６のラッチ回路ＬＴ１がリセット状態になる。
【０１２８】
制御回路４１〜４６のＭＯＳトランジスタＴＲ１のゲートには、図９の比較器３０の出力に応じたＣＲＳＬＡＴＣ信号が与えられる。比較器３０の出力がＨレベルのときは、ＣＲＳＬＡＴＣ信号はＨレベルになり、各トランジスタＴＲ１はオン状態になる。比較器３０の出力がＬレベルになると、ＣＲＳＬＡＴＣ信号はＬレベルになり、各トランジスタＴＲ１はオフ状態になる。
【０１２９】
制御回路４１〜４６のＭＯＳトランジスタＴＲ２のゲートにはそれぞれＳＲＣＮＴ＜２＞〜ＳＲＣＮＴ＜７＞信号が与えられる。ＣＲＳＬＡＴＣ信号がＨレベルの状態で、各ＳＲＣＮＴ信号がアサートされる（Ｈレベルになる）ことによって、対応のラッチ回路ＬＴ１をセット状態に切替えることができる。
【０１３０】
図１６にはさらに、電圧線３６の電圧を制御するためのインバータ８１，８２と、スイッチ８３，８４が示されている。スイッチ８３には制御信号としてＲＡＭＰＲ信号がインバータ８１を介して与えられ、スイッチ８４には制御信号としてＲＡＭＰＲ信号がインバータ８１，８２を介して与えられる。ＲＡＭＰＲ信号がアサートされる（Ｈレベルになる）と、スイッチ８３がオフし、スイッチ８４がオンするので、電圧線３６にはＶＲＡＭＰ電圧が供給される。ＲＡＭＰＲ信号がネゲートされる（Ｌレベルになる）と、スイッチ８３がオンし、スイッチ８４がオフするので、電圧線３６にはＶＲＢ電圧が供給される。
【０１３１】
なお、上記の各制御信号ＣＲＳＲＳＴ，ＣＲＳＲＳＴ２，ＳＲＣＮＴ、ＲＡＭＰＲは図８の制御回路９４から供給される。
【０１３２】
（ＣＭＰＯＵＴ信号およびＣＲＳＬＡＴＣ信号を生成するための回路）
図１７は、図９の制御論理回路３３の一部の具体的構成を説明する回路図である。図１７に示す回路３３０によって、比較演算結果であるＣＭＰＯＵＴ信号と、ＣＲＳＬＡＴＣ信号とが生成される。
【０１３３】
図１７を参照して、図９の制御論理回路３３の一部の具体的構成である制御論理回路部３３０は、ＰチャネルＭＯＳトランジスタＴＲ１１，ＴＲ１２と、ＮチャネルＭＯＳトランジスタＴＲ１３と、インバータ１０１〜１０６と、ＮＯＲゲート１０７，１０８とを含む。ＭＯＳトランジスタＴＲ１１，ＴＲ１２，ＴＲ１３は、この順で電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続される。
【０１３４】
ＭＯＳトランジスタＴＲ１１のゲートには比較器３０の出力信号が与えられる。なお、比較器３０用のＡＺスイッチ３２を制御するために、図８の制御回路９４から供給されたＡＺ信号が用いられる。
【０１３５】
ＭＯＳトランジスタＴＲ１２のゲートには、図８の制御回路９４から供給されたＣＭＰＬＡＴＧ信号がインバータ１０１を介して与えられる。ＭＯＳトランジスタＴＲ１３のゲートには図８の制御回路９４から供給されたＣＭＰＲＳＴ信号が与えられる。
【０１３６】
比較器３０の出力論理は、インバータ１０２，１０３からなるラッチ回路と、インバータ１０４，１０５とを順に介して、ＣＭＰＯＵＴ信号として出力される。
【０１３７】
ＮＯＲゲート１０７は、ＣＭＰＯＵＴ信号と、図８の制御回路９４から供給されるＣＯＡＲＳＥＥ信号とのＮＯＲ演算を行なう。ＮＯＲゲート１０８は、ＮＯＲゲート１０７の出力信号と、図８の制御回路９４から供給されたＣＲＳＬＡＴＥＧ信号をインバータ１０６で反転した信号とのＮＯＲ演算を行なう。ＮＯＲゲート１０８の出力信号がＣＲＳＬＡＴＣ信号として用いられる。
【０１３８】
（容量素子群２２、スイッチ群２４など）
図１８は、図９の容量素子群２２、スイッチ群２４、および制御回路５１〜５８，１１０の具体的構成を示す回路図である。制御回路５１〜５８は、それぞれスイッチ素子ＳＸ１〜ＳＸ８に対応して設けられ、各々が対応のスイッチ素子を制御する。
【０１３９】
図１４、図１５で説明したように、図１８に示すスイッチ群２４は、容量素子ＣＭ１〜ＣＭ８にそれぞれ対応するスイッチ素子ＳＸ１〜ＳＸ８と、容量素子ＣＭ１〜ＣＭ８にそれぞれ対応するスイッチ素子ＳＹ１〜ＳＹ８と、容量素子ＣＭ１〜ＣＭ８にそれぞれ対応するスイッチ素子ＳＺ１〜ＸＺ８とを含む。スイッチ素子ＳＹ１〜ＳＹ８はスイッチ素子ＳＸ１〜ＳＸ８にそれぞれ連動して切替わり、スイッチ素子ＳＺ１〜ＸＺ８はスイッチ素子ＳＸ１〜ＳＸ８にそれぞれ連動して切替わる。
【０１４０】
スイッチ素子ＳＸ１〜ＳＸ８はそれぞれ対応する容量素子ＣＭ１〜ＣＭ８のボトム電極電位を切替えるために用いられる。スイッチ素子ＳＹ２〜ＳＹ８は、それぞれ対応するノードＶＲＸ１〜ＶＲＸ７の電位をＶＲＢまたはＶＲＡＭＰに切替えるために用いられる。スイッチ素子ＳＺ２〜ＳＺ８は、それぞれ対応するノードＶＲＹ１〜ＶＲＹ７の電位をＶＲＡＭＰまたはＶＲＢに切替えるために用いられる。なお、実際の回路レイアウトでは、ノードＶＲＹ１〜ＶＲＹ７及びノードＶＲＸ１〜ＶＲＸ７はそれぞれ、ＶＣＭノード（保持ノードＮＤ１）の様なＡＤＣの性能に影響を及ぼすアナログノードに対して寄生容量値が等しくなるように配置される。
【０１４１】
制御回路５１，５５の各々は、互いに同様の構成を有し、ノードＮＡ１，ＮＡ２と、ＮチャネルＭＯＳトランジスタＴＲ１，ＴＲ２，ＴＲ３と、２個のインバータからなるラッチ回路ＬＴ１とを含む。ＭＯＳトランジスタＴＲ２，ＴＲ１は、ノードＮＡ１と接地ノードとの間にこの順で直列に接続され、ＭＯＳトランジスタＴＲ３は、ノードＮＡ２と接地ノードとの間に接続される。
【０１４２】
ノードＮＡ１，ＮＡ２の論理レベルは、ラッチ回路ＬＴ１の状態に対応する。ラッチ回路ＬＴ１がリセット状態のときノードＮＡ１がＨレベルになり、ノードＮＡ２がＬレベルになる。このとき、対応の容量素子ＣＭ１，ＣＭ５のボトム電極にはＶＲＴ電圧が与えられる。ラッチ回路ＬＴ１がセット状態のときノードＮＡ１がＬレベルになり、ノードＮＡ２がＨレベルになる。このとき、対応の容量素子ＣＭ１，ＣＭ５のボトム電極にはＶＲＸ１ノードの電圧およびＶＲＸ５ノードの電圧がそれぞれ与えられる。
【０１４３】
制御回路１１０は、ＮチャネルＭＯＳトランジスタ１１１〜１１４と、インバータ１１５とを含む。ＭＯＳトランジスタ１１１，１１２はノードＮＡ３と接地ノードとの間に互いに並列に設けられる。ＭＯＳトランジスタ１１３，１１４はノードＮＡ４と接地ノードとの間に互いに並列に設けられる。ＭＯＳトランジスタ１１１のゲートは制御回路５５のノードＮＡ１と接続され、ＭＯＳトランジスタ１１３のゲートは制御回路５５のノードＮＡ２と接続される。ＭＯＳトランジスタ１１２，１１４のゲートには、図８の制御回路９４から供給されたＣＯＡＲＳＥ信号がインバータ１１５を介して与えられる。
【０１４４】
制御回路５２，５３，５４の各々は、互いに同様の構成を有し、ノードＮＡ１，ＮＡ２と、ＮチャネルＭＯＳトランジスタＴＲ１，ＴＲ２，ＴＲ３と、２個のインバータからなるラッチ回路ＬＴ１とを含む。ＭＯＳトランジスタＴＲ２，ＴＲ１は、ノードＮＡ１とノードＮＡ３との間にこの順で直列に接続される。ＭＯＳトランジスタＴＲ３は、ノードＮＡ２とＭＯＳトランジスタＴＲ２，ＴＲ１の接続ノードとの間に接続される。
【０１４５】
ノードＮＡ１，ＮＡ２の論理レベルは、ラッチ回路ＬＴ１の状態に対応する。ラッチ回路ＬＴ１がリセット状態のときノードＮＡ１がＨレベルになり、ノードＮＡ２がＬレベルになる。このとき、対応の容量素子ＣＭ２，ＣＭ３，ＣＭ４のボトム電極にはＶＲＴ電圧が与えられる。ラッチ回路ＬＴ１がセット状態のときノードＮＡ１がＬレベルになり、ノードＮＡ２がＨレベルになる。このとき、対応の容量素子ＣＭ２，ＣＭ３，ＣＭ４のボトム電極にはＶＲＸ２、ＶＲＸ３，ＶＲＸ４ノードの電圧がそれぞれ与えられる。
【０１４６】
制御回路５６，５７，５８の各々は、互いに同様の構成を有し、ノードＮＡ１，ＮＡ２と、ＮチャネルＭＯＳトランジスタＴＲ１，ＴＲ２，ＴＲ３と、２個のインバータからなるラッチ回路ＬＴ１とを含む。ＭＯＳトランジスタＴＲ２，ＴＲ１は、ノードＮＡ１とノードＮＡ４との間にこの順で直列に接続される。ＭＯＳトランジスタＴＲ３は、ノードＮＡ２とＭＯＳトランジスタＴＲ２，ＴＲ１の接続ノードとの間に接続される。
【０１４７】
ノードＮＡ１，ＮＡ２の論理レベルは、ラッチ回路ＬＴ１の状態に対応する。ラッチ回路ＬＴ１がリセット状態のときノードＮＡ１がＨレベルになり、ノードＮＡ２がＬレベルになる。このとき、対応の容量素子ＣＭ６，ＣＭ７，ＣＭ８のボトム電極にはＶＲＴ電圧が与えられる。ラッチ回路ＬＴ１がセット状態のときノードＮＡ１がＬレベルになり、ノードＮＡ２がＨレベルになる。このとき、対応の容量素子ＣＭ６，ＣＭ７のボトム電極にはＶＲＸ６、ＶＲＸ７の電圧がそれぞれ与えられ、容量素子ＣＭ８のボトム電極には電圧線３６の電圧が与えられる。
【０１４８】
制御回路５１〜５８のＭＯＳトランジスタＴＲ１のゲートには、図９の比較器３０の出力に応じたＣＲＳＬＡＴＣ信号が与えられる。ＣＲＳＬＡＴＣ信号は、比較器３０の出力がＨレベルかつＣＲＳＬＡＴＥＧ信号がＨレベルとなっている期間にＨレベルになり、各トランジスタＴＲ２１オン状態になる。比較器３０の出力がＬレベルになると、ＣＲＳＬＡＴＣ信号はＬレベルになり、各トランジスタＴＲ１はオフ状態になる。
【０１４９】
制御回路５１〜５４のトランジスタＴＲ３のゲートには、図８の制御回路９４から供給されたＣＲＳＲＳＴＭＡ＜０＞〜ＣＲＳＲＳＴＭＡ＜３＞信号がそれぞれ与えられる。ＣＲＳＲＳＴＭＡ＜０＞信号がアサートされる（Ｈレベルになる）ことにより制御回路５１のトランジスタＴＲ３が導通し、制御回路５１のラッチ回路ＬＴ１がリセット状態になる。対応のＣＲＳＲＳＴＭＡ＜１＞〜ＣＲＳＲＳＴＭＡ＜３＞信号がアサートされる（Ｈレベルになる）とともにトランジスタ１１１または１１２がオン状態になっていれば、制御回路５２〜５４の各ラッチ回路ＬＴ１がリセットされる。
【０１５０】
制御回路５５のＭＯＳトランジスタＴＲ３のゲートには、図８の制御回路９４から供給されたＣＲＳＲＳＴ信号が与えられる。ＣＲＳＲＳＴ信号がアサートされる（Ｈレベルになる）ことにより制御回路５５のトランジスタＴＲ３が導通し、制御回路５５のラッチ回路ＬＴ１がリセット状態になる。
【０１５１】
制御回路５６〜５８のトランジスタＴＲ３のゲートには、図８の制御回路９４から供給されたＣＲＳＲＳＴＭ信号がそれぞれ与えられる。ＣＲＳＲＳＴＭ信号がアサートされる（Ｈレベルになる）とともにトランジスタ１１３または１１４がオン状態になっていれば、制御回路５６〜５８の各ラッチ回路ＬＴ１がリセットされる。
【０１５２】
制御回路５１〜５８のＭＯＳトランジスタＴＲ２のゲートにはそれぞれＳＲＣＮＴＭ＜０＞〜ＳＲＣＮＴＭ＜７＞信号が与えられる。ＣＲＳＬＡＴＣ信号がＨレベルの状態で、対応のＳＲＣＮＴＭ＜０＞，ＳＲＣＮＴＭ＜４＞信号がアサートされる（Ｈレベルになる）ことによって、対応の制御回路５１，５５のラッチ回路ＬＴ１をセット状態に切替えることができる。ＣＲＳＬＡＴＣ信号がＨレベルの状態で、対応のＳＲＣＮＴＭ＜１＞〜ＳＲＣＮＴＭ＜３＞信号がアサートされる（Ｈレベルになる）とともにトランジスタ１１１または１１２がオン状態になっていれば、対応の制御回路５２〜５４のラッチ回路ＬＴ１をセット状態に切替えることができる。ＣＲＳＬＡＴＣ信号がＨレベルの状態で、対応のＳＲＣＮＴＭ＜５＞〜ＳＲＣＮＴＭ＜７＞信号がアサートされる（Ｈレベルになる）とともにトランジスタ１１３または１１４がオン状態になっていれば、対応の制御回路５６〜５８のラッチ回路ＬＴ１をセット状態に切替えることができる。
【０１５３】
（制御回路内のカウンタ）
図１９は、図８の制御回路９４内の３つのカウンタを表わす図である。図１９を参照して、制御回路９４は、上位カウンタ１３１と、中位カウンタ１３２と、下位カウンタ１３３とを含む。
【０１５４】
上位カウンタ１３１は、３ビットのカウンタ値ＣＮＴ＜１４：１２＞を出力する。上位カウンタ１３１は、クロックＣＬＫ１に同期してカウンタ値を更新する。
【０１５５】
中位カウンタ１３２は、２ビットのカウンタ値ＣＮＴ＜１１：１０＞を出力する。中位カウンタ１３２は、クロックＣＬＫ１に同期してカウンタ値を更新する。
【０１５６】
下位カウンタ１３３は、１０ビットのカウンタ値ＣＮＴ＜９：０＞を出力する。下位カウンタ１３３は、クロックＣＬＫ２に同期してカウンタ値を更新する。
【０１５７】
（デジタル値生成回路）
図２０は、比較演算結果であるＣＭＰＯＵＴ信号に基づいてデジタル値を生成する回路１２０の構成を示す図である。図２０の回路１２０から出力される１４ビットのデジタル値ＤＯＵＴ＜１３：０＞は、図８のＨ−Ｓｃａｎｎｅｒ１４に与えられる。
【０１５８】
図２０を参照して、デジタル値生成回路１２０は、ＡＮＤゲート１２１，１２２，１２３と、フリップフロップ１２４〜１２６と、グレイ／バイナリ変換器１２７と、加算器１２８とを含む。
【０１５９】
ＡＮＤゲート１２１は、ＣＭＰＯＵＴ信号と図８の制御回路９４が出力するＲＡＭＰ信号とのＡＮＤ演算を行なう。ＡＮＤゲート１２２は、ＡＮＤゲート１２１の出力信号と図８の制御回路９４が出力するＣＯＡＲＳＭＥ信号とのＡＮＤ演算を行なう。ＡＮＤゲート１２３は、ＡＮＤゲート１２１の出力信号と図８の制御回路９４が出力するＣＯＡＲＳＣＥ信号とのＡＮＤ演算を行なう。ＡＮＤゲート１２１，１２２，１２３の出力信号は、それぞれフリップフロップ１２４，１２５，１２６のイネーブル端子Ｅに入力される。
【０１６０】
フリップフロップ１２６は、ＣＯＡＲＳＣＥ信号がアサートされる（Ｈレベルになる）ｃｏａｒｓｅ変換期間において、ＣＭＰＯＵＴ信号がＨレベルからＬレベルに切替わったとき、図８の制御回路９４内の上位カウンタ１３１が出力する３ビットのカウント値を保持するものである。上位カウンタ１３１の３ビットのカウンタ値は、ＡＤ変換後のデジタル値の上位３ビットに相当し、バイナリコードである。
【０１６１】
フリップフロップ１２５は、ＣＯＡＲＳＭＥ信号がアサートされる（Ｈレベルになる）ｍｉｄｄｌｅ変換期間において、ＣＭＰＯＵＴ信号がＨレベルからＬレベルに切替わったとき、図８の制御回路９４内の中位カウンタ１３２が出力する２ビットのカウント値を保持するものである。中位カウンタ１３２の２ビットのカウンタ値は、ＡＤ変換後のデジタル値の中位２ビットに相当し、バイナリコードである。
【０１６２】
フリップフロップ１２４は、ＲＡＭＰ信号がアサートされる（Ｈレベルになる）ｆｉｎｅ変換期間において、ＣＭＰＯＵＴ信号がＨレベルからＬレベルに切替わったとき、制御回路９４内の下位カウンタ１３３が出力する１０ビットのカウンタ値を保持するものである。下位カウンタ１３３の１０ビットのカウンタ値は、１ビットのオーバーレンジを含んでおり、ＡＤ変換後のデジタル値の下位９ビットに相当し、グレイコードである。フリップフロップ１２４の出力は、グレイ／バイナリ変換器１２７によってバイナリコードに変換される。
【０１６３】
加算器１２８は、フリップフロップ１２６から出力される上位３ビットのバイナリコードと、フリップフロップ１２５から出力される中位２ビットのバイナリコードと、グレイ／バイナリ変換器１２７から出力される下位１０ビットのバイナリコードとを加算し、図８のＨ−ｓｃａｎｎｅｒ１４に出力する。
【０１６４】
（タイミング図）
図２１〜図２４は、図１６〜図２０で説明したカラムＡＤＣ回路の具体的構成例の動作を示すタイミング図である。図２１および図２２は、サンプリング期間およびｃｏａｒｓｅ変換期間のタイミング図を示し、図２３および図２４は、ｃｏａｒｓｅリセット期間、ｍｉｄｄｌｅ変換期間、ｍｉｄｄｌｅリセット期間、およびｆｉｎｅ変換期間の動作を示す。
【０１６５】
図２１、図２２を参照して、時刻ｔ０〜ｔ４０の期間がサンプリング期間に相当し、時刻ｔ４０〜ｔ５０の期間がｃｏａｒｓｅ変換期間に相当する。
【０１６６】
まず、時刻ｔ１０〜ｔ２０のｄａｒｋサンプリング期間において、ＳＰＬＡ信号およびＳＰＬＰ信号がアサートされる（Ｈレベルになる）ことによって、図１６のサンプリングスイッチ２０がオンする。このとき、ＡＺ信号がアサートされている（Ｈレベル）ので、図１７の比較器３０のＡＺスイッチ３２がオンする。これにより、図１７の容量素子３１にｄａｒｋレベルが保持される。そして、ＳＰＬＡ信号がネゲートし、続いてＡＺ信号がネゲートすることにより容量素子３１の電位（比較器３０の負入力端子の電位）が確定する。
【０１６７】
次の時刻ｔ２０〜ｔ３０の期間において、ＣＲＳＲＳＴ信号、ＣＲＳＲＳＴ２信号がＨレベルになることによって、図１６の制御回路４１〜４６の各ラッチ回路ＬＴ１がリセットされる。
【０１６８】
さらに、この期間において、ＣＭＰＲＳＴ信号をＨレベルにすることで、図１７のトランジスタＴＲ１３がオン状態になるので、ＣＭＰＯＵＴ信号がＨレベルになる。この状態で、ＣＲＳＬＡＴＥＧ信号がＨレベルになると、ＣＲＳＬＡＴＣ信号がＨレベルになる。さらに、ＣＯＡＲＳＥ信号がＬレベルになるとともに、ＣＲＳＲＳＴＭＡ＜０＞〜ＣＲＳＲＳＴＭＡ＜３＞信号、ＣＲＳＲＳＴＭ信号、およびＣＲＳＲＳＴ信号がＨレベルになることによって、図１８の制御回路５１〜５８の各ラッチ回路ＬＴ１がリセットされる。
【０１６９】
次の時刻ｔ３０〜ｔ４０のｓｉｇｎａｌサンプリング期間において、ＳＰＬＡ信号およびＳＰＬＰ信号がアサートされることによって、図１６のサンプリングスイッチ２０がオンする。これ結果、この期間に入力されたｓｉｇｎａｌ電圧が、図１６、図１８の容量素子群２１，２２に保持される。そして、ＳＰＬＡ信号がネゲートすることで容量素子群２１，２２の電位が確定する。
【０１７０】
次のｃｏａｒｓｅ変換期間では、まず時刻ｔ４０〜ｔ４１の期間でＳＲＣＮＴＭ＜０＞〜ＳＲＣＮＴＭ＜３＞信号がアサートされる（Ｈレベルになる）。この状態でＣＲＳＬＡＴＥＧがアサートされる（Ｈレベルになる）ことによって、図１８の制御回路５１〜５４のラッチ回路ＬＴ１がセット状態になり、容量素子ＣＭ１〜ＣＭ４のボトム電極電位がＶＲＢに切替わる。これによって保持ノードＮＤ１の電位ＶＣＭが低下する。
【０１７１】
次の時刻ｔ４１〜ｔ４２の期間でＳＲＣＮＴＭ＜４＞〜ＳＲＣＮＴＭ＜７＞信号がアサートされる（Ｈレベルになる）。まず、ＣＭＰＬＡＴＧ信号がアサートされる（Ｈレベルになる）ことによって現時点での比較器３０の比較結果がＣＭＰＯＵＴ信号（この時点ではＨレベル）として出力される。続いて、ＣＲＳＬＡＴＥＧがアサートされる（Ｈレベルになる）ことによって、図１８の制御回路５５〜５８のラッチ回路ＬＴ１がセット状態になり、容量素子ＣＭ５〜ＣＭ８のボトム電極電位がＶＲＢに切替わる。これによって保持ノードＮＤ１の電位ＶＣＭがさらに低下する。図２２の例では、この時点で保持ノードＮＤ１の電位ＶＣＭがｄａｒｋレベルよりも低くなる。
【０１７２】
次の時刻ｔ４２〜ｔ４３の期間でＳＲＣＮＴ＜２＞信号がアサートされる（Ｈレベルになる）。この状態で、ＣＭＰＬＡＴＧ信号がアサートされる（Ｈレベルになる）ことによって現時点での比較器３０の比較結果がＣＭＰＯＵＴ信号（この時点ではＬレベル）として出力される。これに応じて、図２０のフリップフロップ１２６によって上位レベルに相当するカウント値が保持される。続いて、ＣＲＳＬＡＴＥＧがアサートされる（Ｈレベルになる）けれども、ＣＭＰＯＵＴ信号がＬレベルであるので、制御回路４１のラッチ回路はリセット状態のままである。このため、保持ノードＮＤ１の電位ＶＣＭは変化しない。
【０１７３】
以下同様に、時刻ｔ４３〜ｔ４４の期間でＳＲＣＮＴ＜３＞信号がアサートされ、時刻ｔ４４〜ｔ４５の期間でＳＲＣＮＴ＜４＞信号がアサートされ、時刻ｔ４５〜ｔ４６の期間でＳＲＣＮＴ＜５＞信号がアサートされ、時刻ｔ４６〜ｔ４７の期間でＳＲＣＮＴ＜６＞信号がアサートされ、時刻ｔ４７〜ｔ４８の期間でＳＲＣＮＴ＜７＞信号がアサートされる。しかしながら、いずれの場合も、ＣＭＰＯＵＴ信号がＬレベルであるので、制御回路４２〜４６の各ラッチ回路ＬＴ１はリセット状態のままであり、保持ノードＮＤ１の電位ＶＣＭは変化しない。
【０１７４】
図２３、図２４を参照して、時刻ｔ５０〜ｔ６０のｃｏａｒｓｅリセット期間では、ＣＭＰＲＳＴ信号がアサートされる（Ｈレベルになる）。これによって、図１７のインバータ１０２，１０３で構成されるラッチ回路がリセットされので、ＣＭＰＯＵＴ信号がＨレベルに戻る。
【０１７５】
さらに、この期間で、ＣＲＳＲＳＴＭ信号およびＣＲＳＲＳＴＭＡ＜１＞〜ＣＲＳＲＳＴＭＡ＜３＞がアサートされる（Ｈレベル）になる。この例の場合には、図１８の制御回路５５のラッチ回路ＬＴ１がセット状態であり、ノードＮＡ２がＨレベルになっている。したがって、ＭＯＳトランジスタ１１１がオフ状態になり、ＭＯＳトランジスタ１１３がオン状態になるので、図１８の制御回路５６〜５８のラッチ回路ＬＴ１がリセットされる。これによって、保持ノードＮＤ１の電位ＶＣＭが上昇する。
【０１７６】
次の時刻ｔ６０〜ｔ７０の期間でｍｉｄｄｌｅ変換が実行される。
まず、ＳＣＲＣＮＴＭ＜１＞信号およびＳＣＲＣＮＴＭ＜５＞信号がアサートされる（Ｈレベルになる）。この状態で、時刻ｔ６１にＣＭＰＬＡＴＧ信号がアサートされる（Ｈレベルになる）ことによって現時点での比較器３０の比較結果がＣＭＰＯＵＴ信号（この時点ではＨレベル）として出力される。続いて、時刻ｔ６２にＣＲＳＬＡＴＥＧがアサートされる（Ｈレベルになる）ことによって、図１８の制御回路５６のラッチ回路ＬＴ１がセット状態になり、容量素子ＣＭ６のボトム電極電位がＶＲＢに切替わる。これによって保持ノードＮＤ１の電位ＶＣＭが低下する。
【０１７７】
次に、ＳＣＲＣＮＴＭ＜２＞信号およびＳＣＲＣＮＴＭ＜６＞信号がアサートされる（Ｈレベルになる）。この状態で、時刻ｔ６３にＣＭＰＬＡＴＧ信号がアサートされる（Ｈレベルになる）ことによって現時点での比較器３０の比較結果がＣＭＰＯＵＴ信号（この時点ではＨレベル）として出力される。続いて、時刻ｔ６４にＣＲＳＬＡＴＥＧがアサートされる（Ｈレベルになる）ことによって、図１８の制御回路５７のラッチ回路ＬＴ１がセット状態になり、容量素子ＣＭ７のボトム電極電位がＶＲＢに切替わる。これによって保持ノードＮＤ１の電位ＶＣＭがさらに低下する。
【０１７８】
次に、ＳＣＲＣＮＴＭ＜３＞信号およびＳＣＲＣＮＴＭ＜７＞信号がアサートされる（Ｈレベルになる）。この状態で、時刻ｔ６５にＣＭＰＬＡＴＧ信号がアサートされる（Ｈレベルになる）ことによって現時点での比較器３０の比較結果がＣＭＰＯＵＴ信号（この時点ではＨレベル）として出力される。続いて、時刻ｔ６６にＣＲＳＬＡＴＥＧがアサートされる（Ｈレベルになる）ことによって、図１８の制御回路５８のラッチ回路ＬＴ１がセット状態になり、容量素子ＣＭ８のボトム電極電位がＶＲＢに切替わる。これによって保持ノードＮＤ１の電位ＶＣＭがさらに低下し、ｄａｒｋ電圧レベルを下回る。この結果、図２０のフリップフロップ１２５によって、中位レベルに相当するカウント値が保持される。
【０１７９】
次の時刻ｔ７０〜ｔ８０のｍｉｄｄｌｅリセット期間では、ＲＡＭＰＲ信号がＨレベルになることによって、図１６のスイッチ８３がオフ状態になり、スイッチ８４がオン状態になる。これによって、電圧線３６にはＶＲＡＭＰ電圧が供給される。このＶＲＡＭＰ電圧は、図１８のスイッチ素子ＳＸ８を介して容量素子ＣＭ８のボトム電極に供給される。ＶＲＡＭＰ電圧の初期状態の値はＶＲＴにほぼ等しいので、保持ノードＮＤ１の電位ＶＣＭが上昇する。
【０１８０】
さらにこの期間には、ＣＭＲＲＳＴ信号がアサートされる（Ｈレベルになる）ことによって、図１７のインバータ１０２，１０３で構成されるラッチ回路がリセットされ、この結果、ＣＭＰＯＵＴ信号がＨレベルに戻る。
【０１８１】
次の時刻ｔ８０〜ｔ９０のｆｉｎｅ変換期間では、ＶＲＡＭＰ電圧がスロープ状に低下することによって、保持ノードＮＤ１の電位ＶＣＭが徐々に減少する。やがて、電位ＶＣＭがｄａｒｋレベルよりも低下すると、ＣＭＰＯＵＴ信号がＬレベルに変化する。そして、この時点のカウント値が図２０のフリップフロップ１２４によって保持される。
【０１８２】
［カメラシステムによる撮像手順］
図２５は、この実施の形態のイメージセンサ２００を搭載したカメラシステム１０００による撮像手順を示すフローチャートである。
【０１８３】
図７、図２５を参照して、まず、電源がオンにされる（ステップＳ１０１）。次に、レジスタ７６６に初期値が設定される（ステップＳ１０２）。次に、ユーザがカメラのシャッターを押し下げる（ステップＳ１０３）。
【０１８４】
シャッターの半押し状態で、カメラ使用環境に依存する以下のステップＳ１０４、Ｓ１０５が実行される。すなわち、ステップＳ１０４で、レジスタ７６６に撮像時の値が設定される。ステップＳ１０５で、画素がリセットされる。
【０１８５】
次に、画素アレイ（撮像部）１１が露光される（ステップＳ１０６）。次に、サンプル＆ホールドが実行される（ステップＳ１０７）。次に、ｃｏａｒｓｅ変換が実行される（ステップＳ１０８）。次に、ｍｉｄｄｌｅ変換が実行される（ステップＳ１０９）。次に、ｆｉｎｅ変換が実行される（ステップＳ１１０）。次に、上位ビットと中位ビットと下位ビットが加算される（ステップＳ１１１）。
【０１８６】
以後、カメラシステムの電源がオンの間、ユーザがカメラのシャッターを押下げるごとに処理が繰返される（ステップＳ１０３〜Ｓ１１１）。
【０１８７】
［変形例］
上記の実施の形態では、ｃｏａｒｓｅ変換用として容量値４Ｃの容量素子を６個設け、ｍｉｄｄｌｅ変換用として容量値Ｃの容量素子を８個設けたが、容量素子の個数の配分を変更してもよい。たとえば、ｃｏａｒｓｅ変換用として容量値４Ｃの容量素子を７個設け、ｍｉｄｄｌｅ変換用として容量値Ｃの容量素子を４個設けることもできる。
【０１８８】
上記の実施の形態では、ｃｏａｒｓｅ変換、ｍｉｄｄｌｅ変換、およびｆｉｎｅ変換に分けたが、ｃｏａｒｓｅ変換およびｍｉｄｄｌｅ変換についてはさらに多段階に構成することもできる。
【０１８９】
たとえば、４段階の変換ステージの場合には、一例として、第１の変換ステージ用の容量素子として容量値１６Ｃのものを７個設け、第２の変換ステージ用の容量素子として容量値４Ｃのものを２個設け、第３の変換ステージ用の容量素子として容量値Ｃのものを８個設けることができる。この場合、第１の変換ステージで最上位ビットを含む３ビットの値が決定し、第２の変換ステージで続く２ビットの値が決定し、第３の変換ステージで続く２ビットの値が決定し、第４の変換ステージ（ｆｉｎｅ変換）で最下位ビットまでの残りのビットの値が決定する。
【０１９０】
より一般的には、各カラムＡＤＣ回路１２は、保持ノードＮＤ１に保持したｓｉｇｎａｌ電圧を第１〜第Ｎ（Ｎは３以上の整数）の変換ステージを順に実行することによってデジタル値に変換する。第１の変換ステージでは、各カラムＡＤＣ回路１２は、保持ノードＮＤ１の電圧を所定の電圧ステップずつ変化させながら参照電圧と比較することによって、デジタル値の最上位ビットを含む上位の１または複数のビットの値を決定する。第ｉ（２≦ｉ≦Ｎ−１）の変換ステージでは、各カラムＡＤＣ回路１２は、第ｉ−１の変換ステージにおける電圧ステップよりも小さな電圧ステップで保持ノードＮＤ１の電圧を変化させながら参照電圧と比較することによって、第ｉ−１の変換ステージで決定したビットに続く１または複数のビットの値を決定する。第Ｎの変換ステージ（ｆｉｎｅ変換）では、各カラムＡＤＣ回路１２は、第Ｎ−１の変換ステージにおける電圧ステップの範囲またはその範囲にオーバーレンジを加えた範囲で、保持ノードの電圧を連続的に変化させながら参照電圧と比較することによって、第Ｎ−１の変換ステージで決定したビットに続く最下位ビットまでの値を決定する。
【０１９１】
より具体的には、各カラムＡＤＣ回路１２は、各トップ電極が保持ノードＮＤ１に接続され、各々が、第１〜第Ｎ−１の変換ステージのいずれか１つに対応する複数の容量素子を含む。ここで、図９の電圧印加部３００は、第１〜第Ｎ−２の変換ステージのうち第ｊ（１≦ｊ≦Ｎ−２）の変換ステージの実行中には、第ｊの変換ステージに対応する容量素子のボトム電極に印加する電圧を１素子ずつ切替える単独切替、または第ｊ＋１〜第Ｎ−１の変換ステージに対応する容量素子のボトム電極に印加する電圧を複数素子ずつ切替える複数切替、もしくは単独切替および複数切替の両方を、比較器３０の出力信号の論理レベルが反転するまで行なうことによって、保持ノードＮＤ１の電圧を所定の電圧ステップで変化させる。
【０１９２】
電圧印加部３００は、第Ｎ−１の変換ステージでは、第Ｎ−１の変換ステージに対応する容量素子に印加する電圧を１素子ずつ切替える単独切替を、比較器３０の出力信号の論理レベルが反転するまで行なうことによって、保持ノードＮＤ１の電圧を所定の電圧ステップで変化させる。
【０１９３】
電圧印加部３００は、第Ｎの変換ステージ（ｆｉｎｅ変換）では、第Ｎ−１の変換ステージの最後に印加電圧の切替を行なった容量素子のボトム電極に対して、連続的に変化するスロープ電圧を印加することによって、保持ノードの電圧を連続的に変化させる。
【０１９４】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１９５】
９  垂直読出線、１１，２１０  画素アレイ、１２  カラムＡＤＣ回路、１６  ＰＧＡ、２０  サンプリングスイッチ、ＳＸ１〜ＳＸ８，ＳＹ１〜ＳＹ８，ＳＺ１〜ＸＺ８  スイッチ素子、２１，２２  容量素子群、２３，２４  スイッチ群、３０  比較器、３１，ＣＣ１〜ＣＣ６，ＣＭ１〜ＣＭ８  容量素子、ＳＴ１〜ＳＴ８，ＳＷ１〜ＳＷ６  スイッチ、３３  制御論理回路、３４，３５，３６  電圧線、４１〜４６，５１〜５８，１１０  制御回路、２００  イメージセンサ、３００  電圧印加部、１０００  カメラシステム、ＬＴ１  ラッチ回路、ＮＡ１〜ＮＡ４，ＶＲＸ１〜ＶＲＸ７，ＶＲＹ１〜ＶＲＹ７  ノード、ＮＤ１  保持ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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