(57)【特許請求の範囲】
【請求項１】
ソース、ドレイン、及びチャネル領域を含む基板と；
非導電材料と；
前記チャネル領域上の下部バリアと；
前記下部バリア上のフローティングゲートであって、前記チャネル領域を覆い、当該フローティングゲートの少なくとも２つの側で前記非導電材料を少なくとも部分的に覆い、前記ソース及び前記ドレインを少なくとも部分的に覆うフローティングゲートと；
前記フローティングゲート上の上部バリアと；
前記上部バリアの誘電率より高い誘電率を有する材料で構成される誘電体層であって、前記上部バリアに直接接触する誘電体層と；
前記フローティングゲートの少なくとも４つの側壁の少なくとも一部分及び前記フローティングゲートの上面を越えて延びて、前記フローティングゲートの少なくとも４つの側壁の少なくとも一部分及び前記フローティングゲートの上面を覆うコントロールゲートであって、前記誘電体層に直接接触するコントロールゲートと、
前記基板上に前記誘電体層に隣接して配置されたスペーサとを具え、
前記ソース及び前記ドレインが、前記コントロールゲートに自己整合した第１の電荷キャリア注入物領域を具え、
前記ソース及び前記ドレインが、前記スペーサに自己整合した第２の電荷キャリア注入物領域を具えていることを特徴とする不揮発性メモリビットセル。
【請求項２】
前記ソース及び前記ドレインが第１導電型で構成され、前記チャネル領域が第２導電型で構成されることを特徴とする請求項１に記載の不揮発性メモリビットセル。
【請求項３】
前記上部バリアと前記下部バリアとが接続されて、前記フローティングゲートが、前記上部バリアと前記下部バリアとの組合せによって包囲されることを特徴とする請求項１に記載の不揮発性メモリビットセル。
【請求項４】
前記第１の電荷キャリア注入物領域が、軽度にドーピングしたドレイン（ＬＤＤ）注入物領域であることを特徴とする請求項１に記載の不揮発性メモリビットセル。
【請求項５】
前記基板がシリコン・オン・インシュレータ（ＳＯＩ）構造を具え、前記ソース及び前記ドレインの各々が、前記チャネル領域とは逆の極性のボディ領域で構成されることを特徴とする請求項１に記載の不揮発性メモリビットセル。
【請求項６】
前記ボディ領域が、前記フローティングゲートの一部分の真下に延びて、前記チャネル領域に隣接することを特徴とする請求項５に記載の不揮発性メモリビットセル。
【請求項７】
前記基板がバルクシリコン構造を具え、前記ソース及び前記ドレインの各々が、前記チャネル領域とは逆の極性のウェル領域で構成されることを特徴とする請求項１に記載の不揮発性メモリビットセル。
【請求項８】
前記ウェル領域が、前記フローティングゲートの一部分の真下に延びて、前記チャネル領域に隣接することを特徴とする請求項７に記載の不揮発性メモリビットセル。
【請求項９】
前記フローティングゲートが前記コントロールゲートに容量結合され、前記フローティングゲートの、浅いトレンチ絶縁体上にある部分の表面積が、前記フローティングゲート上の電圧が前記コントロールゲート上の電圧の６０％〜９０％になるか、前記コントロールゲート上の電圧が前記フローティングゲート上の電圧の６０％〜９０％になるような表面積であることを特徴とする請求項１に記載の不揮発性メモリビットセル。
【請求項１０】
前記コントロールゲートが金属ゲートであることを特徴とする請求項１に記載の不揮発性メモリビットセル。
【請求項１１】
前記コントロールゲートが前記フローティングゲートより厚いことを特徴とする請求項１に記載の不揮発性メモリビットセル。
【請求項１２】
前記不揮発性メモリビットセル内の前記誘電体層が、１．５Ｖ未満の最大動作電圧で、ＭＯＳＦＥＴ内でも使用されることを特徴とする請求項１に記載の不揮発性メモリビットセル。
【請求項１３】
前記チャネル領域内の電荷キャリアの大部分が、前記フローティングゲートを通した注入によって前記チャネル領域内に配置されることを特徴とする請求項１に記載の不揮発性メモリビットセル。
【請求項１４】
ソース、ドレイン、及びチャネル領域を含む基板と；
前記チャネル領域上の下部バリアと；
前記下部バリア上のフローティングゲートであって、当該フローティングゲートが前記チャネル領域を覆い、当該フローティングゲートの上面が平坦であり、前記ソース及び前記ドレインを少なくとも部分的に覆う２つの側面を具えたフローティングゲートと；
前記フローティングゲート上の上部バリアであって、前記下部バリアに接触し、前記ソース及び前記ドレインを少なくとも部分的に覆う前記フローティングゲートの前記側面を包囲する上部バリアと；
前記上部バリアに直接接触する誘電体層であって、前記上部バリアの誘電率より高い誘電率を有する材料で構成される誘電体層と；
前記誘電体層の少なくとも一部分に直接接触し、前記ソース、前記ドレイン、及び前記チャネル領域を通過する軸線方向の幅が、前記上部バリアの幅より狭いコントロールゲートであって、前記誘電体層によって少なくとも部分的に包囲されるコントロールゲートと、
前記基板上に前記上部バリアの側面に隣接して配置されたスペーサとを具え、
前記ソース及び前記ドレインが、前記上部バリアに自己整合した第１の電荷キャリア注入物領域を具え、
前記ソース及び前記ドレインが、前記スペーサに自己整合した第２の電荷キャリア注入物領域を具えていることを特徴とする不揮発性メモリビットセル。
【請求項１５】
前記フローティングゲートが、非導電材料で構成される浅いトレンチ絶縁体の一部分上に延びることを特徴とする請求項１４に記載の不揮発性メモリビットセル。
【請求項１６】
前記フローティングゲートが前記コントロールゲートに容量結合され、前記フローティングゲートの前記浅いトレンチ絶縁体上にある部分の表面積が、前記フローティングゲート上の電圧が前記コントロールゲート上の電圧の少なくとも６０％になるか、前記コントロールゲート上の電圧が前記フローティングゲート上の電圧の少なくとも６０％になるような表面積であることを特徴とする請求項１５に記載の不揮発性メモリビットセル。
【請求項１７】
ソース、ドレイン、及びチャネル領域を具えた基板と；
非導電材料と；
前記チャネル領域上の下部バリアと；
前記下部バリア上のフローティングゲートであって、前記チャネル領域を覆い、当該フローティングゲートの少なくとも２つの側で前記非導電材料を少なくとも部分的に覆い、前記ソース及び前記ドレインを少なくとも部分的に覆うフローティングゲートと；
前記フローティングゲート上の上部バリアと；
前記上部バリアの誘電率より高い誘電率を有する材料で構成される誘電体層であって、前記上部バリアに直接接触する誘電体層と；
前記フローティングゲートの少なくとも４つの側壁の少なくとも一部分及び前記フローティングゲートの上面を越えて延びて、前記フローティングゲートの少なくとも４つの側壁の少なくとも一部分及び前記フローティングゲートの上面を覆うコントロールゲートであって、前記誘電体層に直接接触するコントロールゲートと、
前記基板上に前記誘電体層に隣接して配置されたスペーサとを具え、
前記ソース及び前記ドレインが、前記コントロールゲートに自己整合した第１の電荷キャリア注入物領域を具え、
前記ソース及び前記ドレインが、前記スペーサに自己整合した第２の電荷キャリア注入物領域を具え、
前記下部バリア、前記上部バリア、及び前記誘電体層から成るグループ内の少なくとも１つが、前記コントロールゲートの一部分と前記ソース及び前記ドレインとの間に配置されていることを特徴とする不揮発性メモリビットセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に不揮発性メモリの分野に関するものであり、特に不揮発性メモリビットセルのレイアウトに関するものである。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ：NonVolatile Memory）は、非給電時に情報ビットを持続的に記憶するメモリを称する。不揮発性メモリビットセル（ＮＶＭビットセル）は、単一ビットのデータを記憶する。ある種のＮＶＭビットセルは、フローティングゲートを有するトランジスタを用いて実現される。フローティングゲート上に存在する電荷の量が、このビットセルが論理値「１」を記憶しているか論理値「０」を記憶しているかを決定する。このフローティングゲートは、酸化物または誘電体によって周囲から絶縁されているので「フローティング（浮遊）」と称する。一部のＮＶＭは、そのビットセルに２つ以上の状態を記憶することができる。
【０００３】
メモリデバイスの用途を拡大し、コストを低減するためには、ＮＶＭビットセルに要求される電力及びサイズを減少させることが望まれる。ＮＶＭビットセルに要求される電力及びサイズを低減する１つの方法は、ビットセルのフローティングゲートと、このフローティングゲートに電荷を加え電荷を除去するビットセルのチャネルとの間のバリア（障壁）の厚さを低減することである。より薄いバリアは、より小さいデバイス全体を可能にし、フローティングゲートの論理状態を変化させるために必要な電力の量を低下させる。従来から、ＮＶＭビットセルは、ゲート酸化物とも称するSiO2のバリア上のポリシリコンまたはSi3N4フローティングゲートで構成されてきた。より少ない電力を取り出すより小さいデバイスを作製するために、ビットセル製造業者は、従来のSiO2ゲート酸化物をより高誘電率（ハイＫ）の材料に置き換えることによってゲート酸化物の実効的厚さを減少させてきた。状態を持続的に記憶する必要のない論理デバイスの製造業者は、ＮＶＭの製造業者よりも、ゲート酸化物の厚さをより積極的にスケーリング（増減）し、材料をより容易に変更することができる。
【０００４】
ゲート酸化物として使用されるハイＫ材料は、トラップを含む。トラップはバリア内の欠陥であり、そこに電子が出入りすることができる。トラップどうしが非常に近接していれば、電子が１つのトラップから他のトラップへ移動することができる。このトラップ跳躍は、トラップ助長の漏洩と称される。トラップ助長の漏洩は、ＮＶＭビットセルにおける長期のデータ記憶を妨げる。電子が他のノードへ漏洩することを防止するバリアが存在しても、フローティングゲートに近いトラップは、ハイＫバリアを含むビットセルにメモリ効果を生じさせ得る。電荷がフローティングゲートに加えられるかフローティングゲートから除去される際に、トラップがバリアを通して伝送される電荷キャリアで満たされると、こうしたメモリ効果が生じる。フローティングゲートが逆の状態にプログラムされると、トラップ内に蓄積された電荷は、時間と共にフローティングゲートへ移動して戻る。このことは、フローティングゲートを、前の状態に戻すか、部分的に前の状態に戻す。十分に満たされたトラップが存在すれば、メモリ効果は、２つの異なる論理状態（例えば０及び１）をビットセル上に維持するのを困難にするほど十分深刻になり得る。メモリ効果は、オーバー（過度の）プログラミングによって補償することができる。しかし、オーバープログラミングは、例えばバリア誘電体を損耗させるか、将来の書込み動作を実行不能にするような他の問題を生じさせ得る。
【０００５】
従来のゲート酸化物型バリアでは、SiO2のようなゲート酸化物は非常に少数のトラップしか有しないので、メモリ効果は深刻ではない。しかし、ハイＫ材料はトラップが豊富であり、このためメモリ効果は深刻な問題である。メモリ効果の問題に加えて、トラップは、ランダムテレグラフノイズ（即ち、しきい値電圧変動）のような他の問題を生じさせ得る。
【発明の概要】
【課題を解決するための手段】
【０００６】
好適例は、２つの酸化物バリアを有する不揮発性（「ＮＶＭ」）ビットセルを含み、第１の酸化物バリアは論理フローティングゲートをハイＫバリア及び置換（リプレースメント）金属コントロールゲートから分離する。第２のバリアは、論理フローティングゲートを基板から分離する。このビットセルは、電力及びサイズの要求が低減され、置換金属ゲート及びハイＫバリアを使用する既存の平面（プレーナ）ビットセルに特徴的な深刻なメモリ効果が生じない。このビットセルは、２２ナノメートル以下の相補型金属酸化物半導体（ＣＭＯＳ：Complementary Metal-Oxide-Semiconductor）ロジック（論理素子）プロセスを用いて構成することができる。このビットセルの設計は、メモリ効果の問題、並びにビットセルの作製中に熱によって生じる問題を防止する。追加的なプロセスステップにより、このビットセルを用いて、埋込みフラッシュメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：MagnetoResistive Random Access Memory）、または強誘電体ランダムアクセスメモリを作製することができる。
【０００７】
１つの好適例では、このビットセルが、ソース、ドレイン、及びチャネル領域から成る基板を含む。下部バリア、例えば二酸化シリコンバリアが、チャネル領域上に位置する。フローティングゲートが下部バリア上に位置して、チャネル領域を覆う。上部バリアがフローティングゲート上に位置する。誘電体層が上部バリア上に位置する。誘電体層は、上部バリアの誘電率より高い誘電率を有する材料で構成される。誘電体層は、SiO2よりもずっと多数のトラップを含有する誘電材料を含む。誘電体層は、上部バリアを覆って、フローティングゲートを越えて延び、これにより、少なくとも部分的に上部バリア、下部バリア、及びフローティングゲートを包囲する。コントロールゲートは、誘電体層の少なくとも一部分上に位置する。コントロールゲートも、少なくとも部分的に、上部バリア、下部バリア、及びフローティングゲートを包囲する。
【図面の簡単な説明】
【０００８】
【図１ａ】従来のＮＶＭビットセルの簡略化した断面図である。
【図１ｂ】従来のＮＶＭビットセルの簡略化した断面図である。
【図２ａ】一実施形態によるシリコン・オン・インシュレータ（ＳＯＩ）型ＮＶＭビットセルの垂直断面図である。
【図２ｂ】一実施形態によるシリコン・オン・インシュレータ（ＳＯＩ）型ＮＶＭビットセルの垂直断面図である。
【図３】他の実施形態によるシリコン・オン・インシュレータ（ＳＯＩ）型ＮＶＭビットセルの断面図である。
【図４】一実施形態によるバルクシリコン型ＮＶＭビットセルの断面図である。
【図５】他の実施形態によるバルクシリコン型ＮＶＭビットセルの断面図である。
【図６】一実施形態による、図２ａ及び２ｂのＮＶＭビットセルを製造するためのＣＭＯＳプロセスのフローチャートである。
【図７ａ】一実施形態による、図２ａ及び２ｂのＮＶＭビットセルの作製を例示する図である。
【図７ｂ】一実施形態による、図２ａ及び２ｂのＮＶＭビットセルの作製を例示する図である。
【図７ｃ】一実施形態による、図２ａ及び２ｂのＮＶＭビットセルの作製を例示する図である。
【図７ｄ】一実施形態による、図２ａ及び２ｂのＮＶＭビットセルの作製を例示する図である。
【図７ｅ】一実施形態による、図２ａ及び２ｂのＮＶＭビットセルの作製を例示する図である。
【図７ｆ】一実施形態による、図２ａ及び２ｂのＮＶＭビットセルの作製を例示する図である。
【図７ｇ】一実施形態による、図２ａ及び２ｂのＮＶＭビットセルの作製を例示する図である。
【図７ｈ】一実施形態による、図２ａ及び２ｂのＮＶＭビットセルの作製を例示する図である。
【図８ａ】従来のフラッシュメモリデバイスを例示する図である。
【図８ｂ】一実施形態によるメモリデバイスを例示する図である。
【発明を実施するための形態】
【０００９】
実施形態は、置換金属コントロールゲート及び追加的フローティングゲートを有する不揮発性メモリ（「ＮＶＭ」）ビットセルに関するものである。このビットセルは、標準的な相補型金属酸化物半導体製造プロセス（ＣＭＯＳプロセス）を用いて作製することができ、このプロセスでは、論理デバイスを作製する前にすべての高熱ステップを実行して、追加的加熱が論理デバイスに悪影響しないようにする。
【００１０】
本明細書に記載する「ＮＶＭビットセル」、「ビットセル」または「ビット」は、ＣＭＯＳ型（即ち、トランジスタベースの）不揮発性メモリを参照する。ＣＭＯＳ型ＮＶＭビットセルは、フロッピー（登録商標）ディスクに見られるような磁気メモリ、あるいはＣＤ（Compact Disc）またはＤＶＤ（Digital Versatile Disc）に見られるような光メモリのような他の種類のＮＶＭメモリと区別される。ＮＶＭビットセルは、製造設備（fab）における多数のプロセスステップを含むＣＭＯＳプロセスを用いて製造される。
【００１１】
図１ａは、従来のＣＭＯＳ論理デバイスの一例の簡略化した断面図である。電荷を保持するのに十分なゲート酸化物の厚さを有するＣＭＯＳ論理デバイスは、フローティングゲートＮＶＭビットセルに用いることができる。図１の論理デバイス１００ａは、導電ゲート材料から成るゲートスタック（ゲート積層）を含み、この導電ゲート材料は、バリア１１２ａを通して伝送される電荷を蓄積するフローティングゲート１１０として用いることができる。フローティングゲート１１０は一般にシリコン製であり、バリア１１２ａは一般にSiO2製であり、「ゲート酸化物」と称することがある。
【００１２】
図１ｂは、ゲート置換プロセスを用いて形成したハイＫ誘電体スタック及び金属ゲートを有する従来のＣＭＯＳ論理デバイスの他の例の簡略化した断面図である。図１ｂのデバイス１００ｂは、金属ゲート１０２及びハイＫ誘電体バリア１０４から成るゲートスタックを含む。一部の場合には、追加的なペデスタル酸化物１１２ｂが存在して、表面散乱によるチャネル領域内の移動度損失を防止して、デバイスのより容易な作製を促進する。ビットセル１１０ｂは、ゲートファースト（ゲートが最初）プロセスを用いても、ゲートラスト（ゲートが最後）プロセスを用いても構成することができる。図１ｂに例示するフローティングゲートＮＶＭビットセルを作製することは挑戦的である。ハイＫ誘電体はフローティングゲートに直接接触する。このことは大きなメモリ効果を生じさせる。SiO2層１１２ｂが十分に厚くなければ、トラップに助長される基板への漏洩も存在する。
【００１３】
図２ａ及び２ｂは、一実施形態によるシリコン・オン・インシュレータ（ＳＯＩ：Silicon on Insulator）型ＮＶＭビットセル２００の垂直断面図である。ビットセル２００は、Ｎ型フローティングゲートＭＯＳＦＥＴとして具体化される。ビットセル２００は、Ｐ型フローティングゲートＭＯＳＦＥＴとして構成することもできる。図２ａに、ＮＶＭビットセル２００のチャネルを通る電流の流れに平行な方向の、ＮＶＭビットセル２００の断面を例示する。ビットセル２００のフローティングゲートスタックはコントロールゲート２０２を含み、コントロールゲート２０２は、ポリシリコン・フローティングゲート２１０を少なくとも三方から包囲し、これにより、コントロールゲート２０２及びフローティングゲート２１０は、チャネル領域２３４とほぼ中心が合う。一部の場合には、コントロールゲート２０２がフローティングゲート２１０より厚い。フローティングゲートスタックの外側は、酸化物または他の非導電性材料製のスペーサ２０６とすることができる。
【００１４】
コントロールゲート２０２とフローティングゲート２１０との間は、高い誘電率（ハイＫ）を有する材料の層、及びSiO2のような非導電材料の上部バリア２０８とすることができる。これらの層は、ハイＫ層２０４がコントロールゲート２０２と上部酸化物層２０８との間に位置し、上部酸化物層２０８がハイＫ層２０４とフローティングゲート２１０との間に位置するように配置される。下部バリア２１２は、フローティングゲート２１０と、ビットセル２００の残り部分を形成するシリコンの基板との間に位置する。下部バリア２１２はSiO2製とすることもでき、下部酸化物層と称することもできる。上部及び下部酸化物層内には共に、当該材料が比較的少数の電荷キャリアトラップを有する限り、SiO2以外の材料を使用することもできる。バリア２０８及び２１２は、ハイＫ層２０４内に存在するトラップの数に比べて少数のトラップを有する。バリア２０８及び２１０は一般に、ハイＫ層２０４に比べて低い誘電率を有する。バリア２０８及び２１２の各々は、少なくとも厚さ４３オングストロームであり、厚さ２００オングストロームにまですることができる。６０オングストロームが、バリア２０８及び２１２の一般的な厚さである。
【００１５】
下部酸化物層２１２の真下には、シリコン基板がインシュレータ（図示せず）上に配置されている。ビットセル２００は、シリコン・オン・インシュレータ（ＳＯＩ）型構成である。インシュレータは、例えば埋込み酸化物層（図示せず）とすることができる。この基板は、フローティングゲート２１０の真下にＰ型ボディ領域２１４を含む。フローティングゲート２１０及び下部バリア２１２は、Ｐ型ボディ領域２１４の長さを越えて延びる。デバイスが活性化されると、チャネル領域２３４が、ソース領域２３０とドレイン領域２３２との間のＰ型領域内の、下部バリア２１２の直下の部分に形成される。チャネル領域２３４のサイズは、ソース領域２３０とドレイン領域２３２との間のキャリアの流れによって特徴付けられ、この流れは、ソース２３０、ドレイン２３２の電圧、フローティングゲート２１０上の電荷、コントロールゲート２０２上の電荷、及びソース２３０とドレイン２３２のドーピング／注入物に依存する。
【００１６】
上記基板は、ソース２３０及びドレイン２３２を包含するＮ型ボディ領域２２０も含む。Ｎ型ボディ領域２２０は、フローティングゲート２１０及び下部バリア２１２の一部分の真下に延びる。Ｎ型ボディ領域２２０は、コントロールゲート２０２、及びフローティングゲート２１０を包囲するハイＫ層の一部分の真下にも延びる。Ｎ型ボディ領域２２０は、スペーサ２０６のエッジ（端）を越えて延びる。Ｎ型ボディ領域２２０は、Ｐ型ボディ領域にドーピング／注入された互いに逆の極性（または導電型）の基礎量の電荷キャリアを有して、ソース２３０またはドレイン２３２とチャネル領域２３４との間の抵抗を低減する。フローティングゲート２１０とソース／ドレイン領域２３０、２３２との間にギャップが存在するプロセスでは、このプロセスが、フローティングゲート２１０の下でソース／ドレイン領域２３０、２３２とチャネル領域２３４とを電気接続する注入ステップを含む。１つの場合には、Ｎ型ボディ領域２２０を用いることができる。Ｐ型ボディ領域及びＮ型ボディ領域２２０は共に、１立方センチメートル当たり１０17〜１０18原子の範囲にドーピングすることができる。
【００１７】
Ｎ型ボディ領域は、ソース２３０及びドレイン２３２を形成する電子の追加的注入物を含むこともできる。ソース及びドレインは共に、軽度にドーピングしたドレイン（ＬＤＤ：Lightly Doped Drain）領域２１８を含む。ＬＤＤ領域２１８は、Ｎ型ボディ領域の表面またはその非常に近くで最高のドーパント濃度を有し、ウェル内へ遠ざかるにつれて低下する。ＬＤＤドーピング２１８の量は、１立方センチメートル当たり１０19電荷キャリアのオーダーである。ＬＤＤ領域２１８は、コントロールゲート２０２及びハイＫ材料２０４を縁取るスペーサ２０６の一部分の真下のまで延びる。
【００１８】
追加的ＬＤＤ領域２１６も、Ｎ型領域内のソース及びドレインの両者の所に、電荷キャリア（このバージョンでは電子）の追加的注入によって形成される。ＬＤＤドーピング２１６の量は、１立方センチメートル当たり約1019〜1020電荷キャリアのオーダーである。ＬＤＤ領域２１６は、他のＬＤＤ領域２１８に隣接して位置する。ＬＤＤ領域２１６は、コントロールゲート２０２の一部分、及びフローティングゲート２１０を包囲するハイＫ層２０４の一部分の真下に延びる。ビットセル２００内では、ＬＤＤ領域２１６はフローティングゲート２１０の真下には延びず、Ｎ型ボディ領域２２０とＰ型ボディ領域２１４との境界までは延びない。
【００１９】
プロセスが、ＬＤＤ領域がＮ型ボディ領域２２０に接触することを防止するハロー注入を、ＬＤＤの一部分に行う場合に、このハロー注入を遮断する。
【００２０】
図２ｂに、ビットセル２００のチャネル内の電流に直交する方向の、ＮＶＭビットセル２００の断面を例示する。直交方向では、Ｐ型ボディ領域２１４が、その両側を、浅いトレンチ絶縁体（ＳＴＩ：Shallow Trench Isolation）２２２によって縁取られる。ＳＴＩ２２２は、多数のビットセル２００が互いに近接して配置されてマルチビット・メモリデバイスを形成する場合に、ビットセル２００間の電流の漏洩を防止する。
【００２１】
ビットセル２００の、コントロールゲート２０２がＳＴＩ２２２上でフローティングゲート２１０に結合される領域では、フローティングゲート２１０−基板（例えば、Ｐ型領域２１４、ソース２３０、及びドレイン２３２）間の容量（キャパシタンス）を増加させることなしに、コントロールゲート２０２−フローティングゲート２１０間の容量が増加する。従って、ＳＴＩ２２２上でのコントロールゲート２０２とフローティングゲート２１０とのオーバラップ（重複）の表面積を増加させることによって、フローティングゲート２１０−コントロールゲート２０２間の容量が増加する。同様に、コントロールゲート２０２とフローティングゲート２１０とのオーバラップの表面積を減少させることによって、フローティングゲート２１０−コントロールゲート２０２間の容量が減少する。この容量はどこでも、０から１００％に非常に近い値までとすることができる。
【００２２】
ＮＶＭデバイスでは、メモリブロックがメモリの多数のビットセルを包含する。メモリブロックは、どのビットを書き込み、読み出し、あるいは消去すべきかを制御して、各ビットをブロック内の他のビットセルと区別するメカニズムを含むことが多い。一部の場合には、この制御メカニズムがメモリの各ビット内に実装される。ビット毎に制御メカニズムを実装することは、各個別のビットに対する読出し、書込み、及び消去の制御を可能にする。ビットセル２００は、制御メカニズムをコントロールゲート２０２の形態で内蔵する。
【００２３】
コントロールゲート２０２を用いて、電荷をフローティングゲート２０２に出入りさせることによって、フローティングゲート２１０の書込みまたは消去を行うことができる。フローティングゲート２１０とコントロールゲート２０２との間の容量が大きいほど、コントロールゲート２０２とフローティングゲート２１０とが密に結合されて、フローティングゲート２１０上の電圧が、コントロールゲート２０２上の電圧に、より密接に追従する。フローティングゲートが０ボルト（Ｖ）から始まれば、コントロールゲート２０２は高い電圧、例えば９Ｖにもっていかれ、ビットセル２００のソース２３０及びドレイン２３２は０Ｖに保持され、フローティングゲートからコントロールゲートへの結合比を８０％と仮定すれば、フローティングゲートは７．２Ｖまでに結合される。フローティングゲートと基板との間の７．２Ｖの差により、１つ以上の移送メカニズムによって、電子がゲート酸化物を通って移動することができ、これにより、フローティングゲートの電圧を低下させる。移送メカニズムは、例えばファウラー−ノルドハイム（ＦＮ：Fowler-Nordheim）トンネル効果、チャネルホット注入（ＣＨＩ：Channel Hot Injection）、衝突電離ホット電子注入（ＩＨＥＩ：Impact Ionized Hot Electron Injection）、またはバンド間トンネル効果（ＢＴＢＴ：Band to Band Tunneling）である。
【００２４】
コントロールゲート２０２を用いて、フローティングゲート２１０上の電荷を読み出すことができる。コントロールゲート２０２は、読出し電圧、例えば０Ｖまたは１Ｖに設定される。ソース２３０及びドレイン２３２に電圧が印加されて、ソースとドレインとの間に電圧降下が生じ、フローティングゲートがビットセル２００のＶTより少し高い電圧を持てば、ソースからドレインへのチャネル２３４が形成される。フローティングゲート電圧がＶTより低ければ、チャネル２３４は形成されない。フローティングゲート２１０が第１論理状態（例えば１または論理値ハイ）であれば、チャネル２３４はソース２３０とドレイン２３２との間に電流を通し、第２論理状態（例えば０または論理値ロー）であれば、電流を通さない。
【００２５】
図３は、他の実施形態によるシリコン・オン・インシュレータ（ＳＯＩ）型ＮＶＭビットセルの断面図である。ビットセル２００と同様に、ビットセル３００は、ＳＯＩ構成を用いたＮ型フローティングゲートＭＯＳＦＥＴとして具体化される。ビットセル３００は、Ｐ型フローティングゲートＭＯＳＦＥＴとして構成することもできる。図３は、ＮＶＭビットセル３００の、ビットセル３００のチャネル内の電流に平行な方向の断面を例示する。この場合に、ビットセル３００は、ビットセル２００と大半は同じ要素を有する。しかし、ビットセル３００は、これらの要素のサイズ及び形状が少し異なる。
【００２６】
ビットセル３００のフローティングゲートスタックは、ポリシリコン・フローティングゲート３１０上に位置する金属コントロールゲート３０２を含む。ビットセル２００のコントロールゲート２０２とは対照的に、ビットセル３００のコントロールゲート３０２は、フローティングゲート３１０を包囲しない。コントロールゲート３０２は、フローティングゲート３１０と同様の長さか、チャンル領域３３４の方向にフローティングゲート３１０より狭いかのいずれかである。コントロールゲート３０２及びフローティングゲート３１０は、チャネル領域３４４とほぼ中心が合う。フローティングゲートスタックの外側に、スペーサ３０６がある。
【００２７】
ビットセル２００と同様に、ビットセル３００では、ハイＫ３０４、非導電材料の上部バリア３０８、及び下部バリア３１２が存在する。これらの層は一般に、チャネル領域３３４上に位置する層の部分に関しては、ビットセル２００と同様に縦方向に配置される。しかし、ビットセル２００とは対照的に、ビットセル３００では、コントロールゲート３０２がフローティングゲート３１０を包囲しないことにより、これらの層の長さ及び形状が異なる。ビットセル３００では、ハイＫ層３０４がフローティングゲート３１０を包囲しない。ハイＫ層３０４はコントロールゲート３０２の内側を覆う。上部バリア３０８及び下部バリア３１２は、フローティングゲート３１０の長さに延び、コントロールゲート３０２及びハイＫ層３０４を包囲するスペーサ３０６の上部の真下に延びることができる。スペーサ３０６及びバリア３０８、３１２は共に非導電材料で形成されるので、スペーサの精密な配置及び構成は変化し得る。フローティングゲート３１０及びバリア３０８、３１２と同一面上に位置するスペーサ３０６の下部は、Ｐ型ボディ領域３１４上で、スペーサ３０６の上部よりも長く延びることができる。
【００２８】
ビットセル３００はＰ型ボディ領域３１４を有する。デバイスが活性化されると、チャネル領域３３４が、ソース領域３３０とドレイン領域３３２との間のＰ型領域３１４内の、下部バリア３１２の直下に形成される。ビットセル３００は、ソース及びドレインの所に位置するＮ型ボディ領域を有しない。その代わりに、ソース３３０及びドレイン３３２は、Ｐ型ボディ領域３１４を、Ｐ型ボディ領域３１４とは逆の極性（または導電型）の電荷キャリアでドーピングすることによって形成される。ソース及びドレインは共に、電子でドーピングした軽度のドーピング領域（ＬＤＤ）３１８を含む。ＬＤＤドーピングの量は、１立方センチメートル当たり１０19電荷キャリアのオーダーである。ＬＤＤ領域３１８は、フローティングゲート３１０を縁取るスペーサ３０６の真下に限られた距離だけ延びる。ＬＤＤ領域３１８は、フローティングゲート３１０に対して対称である。
【００２９】
追加的ＬＤＤ領域３１６が、ＬＤＤ領域３１８に隣接して配置されている。ＬＤＤ注入物３１８とは対照的に、ＬＤＤ領域３１６はコントロールゲート３０２に対して対称である。ＬＤＤ領域３１６は、スペーサ３０６の真下に延び、かつ、フローティングゲート３１０の一部分の真下に延びる。その結果、ソース３３０及びドレイン３３２は概ねフローティングゲート３１０の真下に延びる。
【００３０】
Ｐ型ドーパントの追加的ドーピングによって、ソース３３０及びドレイン３３２の両者におけるＬＤＤ注入物の隣に、ハロー領域（図示せず）を形成することができる。
【００３１】
図４は、一実施形態によるバルクシリコン型ＮＶＭビットセルの断面図である。ビットセル４００は、Ｎ型フローティングゲートＭＯＳＦＥＴとして具体化される。ビットセル４００は、Ｐ型フローティングゲートＭＯＳＦＥＴとして構成することもできる。図４は、ＮＶＭビットセル４００の、ビットセル４００のチャネル４３４に平行な向きの断面図である。図４の例のビットセル４００は、図２のビットセル２００と同様の構造を有する。
【００３２】
ビットセル４００は、ＳＯＩの代わりにバルクシリコンを用いて構成されている。従って、ビットセル４００のチャネル領域４３４は、バルクＰ型シリコン基板４１４内に位置する。ソース４３０及びドレイン４３２は、Ｎ型ボディ領域内に形成されるのではなく、Ｐ型ウェル基板４１４を追加的なＮ型ドーパントでドーピングすることによって作製したＮ型ウェル４２０内に形成される。Ｎ型ウェルは一般に、１立方センチメートル当たり１０17ドーパント原子の濃度を有する。ＬＤＤ注入物４１８は、コントロールゲート４０２に整列される。１つ以上のウェル注入物、例えばハロー注入物またはＶT調整注入物（図示せず）を用いて、デバイスのＶTを調整する。
【００３３】
図５は、他の実施形態によるバルクシリコン型ＮＶＭビットセルの断面図の例である。図５の例のビットセル５００は、図４のビットセル４００と同様のゲートスタック構成要素のレイアウトを有し、同様に、ＳＯＩではなくバルクシリコン上に構築されている。しかし、図５のビットセルは、ソース５３０及びドレイン５３２をチャネル５３４に結合するドーピングの違いにより、図４のビットセル４００よりも小さいサイズを有する。
【００３４】
ビットセル５００は、追加的なドーピングしきい値電圧調整注入物５２４（ＶT調整注入物）を含み、このドーピングしきい値電圧調整注入物５２４は、コントロールゲート５０２またはスペーサ５０６を付加する前にＰ型ウェル基板５１４内に注入される。ＶT調整注入物５２４は、追加的なＰ型ドーパント原子のドーピングを含み、その電荷濃度は１立方センチメートル当たり１０17電荷キャリアのオーダーである。ＶT調整注入物５２４は、コントロールゲート５０２、及びフローティングゲート５１０を包囲するハイＫ層５０４の一部分の真下に延びる。また、ＶT調整注入物５２４は、フローティングゲート５１０のエッジを越えて延びる。ＶT調整注入物５２４は、ソース５３０及びドレイン５３２がフローティングゲートの真下に達するまで延びることを促進する。
【００３５】
ビットセルを構成するプロセスは変化させることができる。ビットセルは、ゲートファースト（ゲートが最初）プロセスを用いても、ゲートラスト（ゲートが最後）プロセスを用いても製造することができる。プロセスステップが発生する順序も、所望のイオン注入物の熱に対する感度に応じて変化させることができ、この熱は、プロセス中にフローティングゲートをビットセルに付加する際に悪影響する。図６は、一実施形態による、図２ａ及び２ｂのＮＶＭビットセルを製造するＣＭＯＳプロセスのフローチャートである。図７ａ〜７ｈは、一実施形態による、図２ａ及び２ｂのＮＶＭビットセルの作製を例示する。図６に関して説明するプロセスを、図７に例示する。出発ウェハーがＳＯＩであるかバルクであるかによって、最終デバイスがＳＯＩデバイスであるかバルクデバイスであるかが決まる。ＳＯＩの場合のステップは、バルクシリコンの場合のステップと類似している。
【００３６】
浅いトレンチ絶縁体をシリコンウェハー内に形成して、活性面領域を、隣接する他の活性領域から絶縁する（ステップ６０２）。浅いトレンチ絶縁体は、酸化物層及び窒化物層を堆積させ、フォトレジストを展開し、酸化物層、窒化物層、及びシリコンウェハーをエッチングすることによって形成することができる（ステップ６０２）。
【００３７】
下部バリア２１２を、シリコンウェハー上に、部分的に浅いトレンチ絶縁体上に形成して、シリコン基板を覆う（ステップ６０４）。下部バリア２１２は、二酸化シリコン（SiO2）のような比較的少数のトラップを有する非導電材料で形成される。下部バリア２１２は、通常、ハイＫ層２０４及び金属置換ゲート２０２を付加する前に除去されることにより、犠牲酸化物層またはSac-Ox層と称することがある。通常、このSac-Ox層は、イオン注入中、及びビットセル製造プロセスの他の有害なステップ中に、金属イオンのような不純物が基板に進入することを防止するために付加する。しかし、ビットセル２００内では、下部バリア２１２は除去されず、その代わりに、フローティングゲート２１０と基板２１４との間のバリアとして機能して、フローティングゲート２１０を基板２１４から絶縁する。
【００３８】
フローティングゲート２１０を、下部バリア２１２上に堆積させる（ステップ６０６）。フローティングゲート２１０は、ポリシリコン製、Si3N4製、あるいは他の同様の半導体材料または導電材料製とすることができる。次に、フローティングゲート２１０を所望形状（例えば、長さ、幅、または任意の追加的形状特性）にエッチングする（ステップ６０８）。図７ａに、形成されるフローティングゲート２１０及び下部バリア２１２の例を示す。図７ａには、ＳＴＩ２２２は示していない。
【００３９】
次に、上部バリア２０８をフローティングゲート２１０上に形成する（ステップ６１０）。上部バリア２０８は、フローティングゲート２１０を作製する材料に応じて異なる方法で形成することができる（ステップ６１０）。例えば、フローティングゲートがポリシリコン製であれば、上部バリア２０８は酸化によって形成することができ、フローティングゲートがSi3N4製であれば、堆積させる（ステップ６１０）。図７ｂに、形成後の上部バリア２０８を例示する。
【００４０】
Ｐ型ボディ領域２１４及びＮ型ボディ領域２２０は、イオン注入によってシリコン基板内に形成する（ステップ６１２）。バルクプロセスを用いる場合には、ボディ領域の代わりに、Ｐ型ウェル領域４１４及びＮ型ウェル領域４２０を形成する。図７ｃに、ＳＯＩプロセス用に形成後の、Ｎ型ボディ領域２２０及びＰ型ボディ領域２１４の例を示す。Ｐ型ボディ領域２１４及びＮ型ボディ領域２２０は、上部バリア２０８、下部バリア２１２、またはフローティングゲート２１０の作製の前か後に、基板内に形成することができる。Ｐ型領域の作製によって、ビットセルのトランジスタが「オン」状態である際にチャネル２３４が生成される領域が形成されて、電流がソース２３０からドレイン２３２へ流れる。Ｎ型領域２２０は、ソース２３０及びドレイン２３２の位置である。
【００４１】
一部の場合には、Ｐ型領域２１４及びＮ型領域２２０を注入する前に、バリア２０８と２１２、及びフローティングゲート２１０を形成することが有利である。このことは、Ｐ型及びＮ型領域を形成するイオン注入が熱に敏感である場合に好ましい。イオン注入が高熱に晒されると、不所望なイオン拡散が発生し得る。フローティングゲート２１０の作製は、基板を大量の熱に晒し得る。Ｐ型領域及びＮ型領域を形成するイオン注入の前にフローティングゲート２１０を形成する場合には、Ｐ型領域及びＮ型領域の注入は、フローティングゲートの作製による熱に晒されない。
【００４２】
一部の場合には、フローティングゲート２１０またはバリア２０８及び２１２をビットセルに付加する前に、Ｎ型領域２２０及びＰ型領域２１４を形成することが有利である。このことは、Ｐ型及びＮ型領域を形成するイオン注入が熱に比較的敏感である場合に好ましい。イオン注入は、バリア層２０８と２１２、及びフローティングゲート２１０を貫通して基板内に注入することができるが、一部のイオンは通常、プロセス中に取り残される。バリア２０８と２１２、及びフローティングゲート２１０を形成する前にＮ型及びＰ型領域を形成することによって、取り残されたイオンがバリア２０８と２１２、及びフローティングゲート２１０内に注入されない。従って、注入を最初にすることが、バリアまたはフローティングゲートの無用な汚染を防止する。
【００４３】
犠牲ゲート２４０を上部バリア２０８上に付加する（ステップ６１４）。犠牲ゲートは一般に、容易に付加及び除去される材料製、例えばゲルマニウム製である。犠牲ゲート２４０は上部バリア２０８を包囲し、その外縁は下部バリア２１２上に位置する。図７ｄに、形成後の犠牲ゲート２４０の例を示す。
【００４４】
ＬＤＤ領域２１６を、イオン注入によりＮ型領域２２０内に注入する（ステップ６１６）。図７ｅに、ＬＤＤ領域２１６をＮ型領域２２０内に注入した後の、ビットセル２００の例を示す。スペーサ２０６を、犠牲ゲート２０４の側面に付加する。スペーサの付加はエッチングを含むことがあり、このエッチングは、下部バリア２１２の一部を除去し得る。一部の場合には、スペーサ２０６を下部バリア２１２上に置くことができる。他の場合には、スペーサ２０６を基板上に置くことができる。ＬＤＤ領域２１８を、イオン注入によりＮ型領域２２０内に注入する（ステップ６１６）。スペーサ２０６の幅は、注入される電荷キャリアがシリコン基板内に貫入する距離に影響する。図７ｆに、追加的ＬＤＤ領域２１８をＮ型領域２２０内に注入した後のビットセル２００を例示する。
【００４５】
酸化物２２６を付加して、犠牲ゲート２４０を包囲する。図７ｇに、酸化物２２６を付加した後のビットセル２００を例示する。
【００４６】
犠牲ゲート２４０を除去する（ステップ６１８）。犠牲ゲート２４０を除去する前にフォトリソグラフィーステップを加えて、犠牲ゲート２４０を除去する際に上部バリア２０８が除去されることを防止する。ペデスタル酸化物（または上部バリア）を形成する。プロセスが、異なる複数電圧で動作する論理デバイスを有する場合には、より高電圧のデバイス用に、より厚い上部バリアを形成する。犠牲ゲート２４０を除去したのと同じ面上に、ハイＫ層２０４を付加する（ステップ６２０）。以前に犠牲ゲートが占めていた空間のうち、ハイＫ層２０４上の残りの空間内に、金属ゲート２０２を付加する（ステップ６２２）。金属ゲートが犠牲ゲートを置換すると言われる。図７ｈに、コントロールゲート２０２及びハイＫ層を付加した後のビットセル２００を例示し、ハイＫ層２０４を除いた犠牲ゲートの大部分を置換している。
【００４７】
ビットセルを生産するプロセスの他のバージョン（図示せず）では、フローティングゲート２１０、上部バリア２０８、及び下部バリア２１２の付加を、すべてのイオン注入を完了した後まで遅らせることができる。浅いトレンチ絶縁体を基板内に形成する。マスクを用いて、ボディ領域２１４及び２２０を注入すると共に、ハロー領域２１６、ＬＤＤ領域２１８、及びＶT調整注入物を注入する。マスク処理と併せて、犠牲ゲート２４０及びスペーサ２６０を付加した後に１つ以上の注入物を加えて、この注入物が電荷キャリアを追加する基板内の領域を規定することを促進することができる。
【００４８】
一旦、すべての注入を完了すると、犠牲ゲート２４０を除去する。図６に関して上述したように、下部バリア２１２、フローティングゲート２１０、及び上部バリア２０８を付加する。次に、ハイＫ層２０４及び置換金属ゲート２０２を付加する。
【００４９】
図８ａに、従来のフラッシュメモリデバイスを例示する。従来のフラッシュメモリデバイス８００ａでは、ビットセル８６０ａを用いて、１つのデータ、例えば論理値１または０を記憶する。ビットセル８６０を、他の多数の同様のビットセル８６０と共に用いる場合には、論理デバイス８５０ａと称する第２のデバイスを用いて、読み出す行を選択する。この論理デバイスは選択デバイスとも称され、１行のビットセル８６０を他の行から電気絶縁することによって動作する。ワード線制御ゲート８０２ａは、フラッシュ・フローティングゲート８１０ａ上の電荷を読み出す際に、電圧を印加される。ビットセル８６０ａのチャネルは、制御ゲート８０２ａに電圧が印加された際に、フローティングゲート８１０ａ上の電荷の量に応じて活性または不活性となる。フラッシュメモリ・ビットセルでは、コントロールゲート８０２ａがフローティングゲート８１０ａと自己整合（セルフアライン）している。
【００５０】
フラッシュは、ハイＫ誘電体層８０４ａを用いて、コントロールゲート８０２ａをフローティングゲート８１０ａから絶線するが、フラッシュは、論理デバイス８５０ａの選択（セレクト）ゲート８５２ａを基板から絶縁するためにハイＫ誘電体層を用いない。その代わりに、論理デバイス８５０ａは、従来のSiO2ゲート酸化物８５４ａで構成される。
【００５１】
ビットセルのサイズを最小化するために、フラッシュ・ビットセルは、ゲートスタック８６０ａを比較的高背にして、側壁−フローティングゲート間の容量結合を最大にする。これとは対照的に、ビットセル２００では、ゲートスタックの高さを最小にして、スタックの高さを論理デバイスとおよそ同じに保つ。フラッシュ型ビットセルに比べて短いゲートスタックの高さを有することによって、ゲートスタックの高さを増加させることにより生じるトポロジー的問題のためにプロセスを修正する必要性が回避される。
【００５２】
図８ｂに、一実施形態によるメモリデバイスを例示する。メモリデバイス８００ｂでは、ビットセル２００を用いて、１つのデータ、例えば論理値１または０を記憶する。論理デバイス８５０ｂは選択デバイスとして機能する。論理デバイス８５０は選択ゲート８５２ａを含む。選択ゲート８５２ａは、ハイＫ層８５６ｂ及びバリア８５４ｂによって基板及びチャネル領域（図示せず）から絶縁され、このチャネル領域は、ビットセル２００のチャネル領域２３４とは異なる。ハイＫ層８５６ｂは、選択ゲート８５２ｂとバリア８５４ｂとの間に配置されている。この論理デバイスは、ビットセル２００と共に、ＣＭＯＳロジックプロセスにおいて追加的プロセスステップを用いずに作製することができる。
【００５３】
追加的考察
開示した実施形態は、電力及びサイズの要求を低減したＮＶＭビットセルを可能にすることが有益である。このビットセルは、２２nm及びより小さいＣＭＯＳロジックプロセスを作製に用いて製造することができるので、電力及びサイズの要求が低減される。さらに、このビットセルは、置換金属ゲート及びハイＫ誘電体バリアを含むゲートラストプロセスの有害な影響をなくす。新たなフローティングゲートを覆う特別な論理フローティングの追加的酸化物層の追加は、既存の技術における、論理デバイスに悪影響するプロセスステップの熱により生じるビットセルの問題を防止する。この特別な酸化物層は、プロセス中のある時点で、プロセス中に熱が他のデバイスの性能に悪影響しないように形成される。
【００５４】
さらに、このビットセルは、ハイＫバリアによってトランジスタチャネルから分離された置換金属ゲートを用いる既存のビットセルが抱えるメモリ効果の問題を回避する。このビットセルでは、置換金属ゲートが、論理ゲートそのものとして機能するのではなく、別個の論理フローティングゲート上の電圧を制御するためのコントロールゲートとして機能する。コントロールゲートが常にある電圧に保たれ、従って、メモリ効果がコントロールゲートに悪影響しないので、メモリ効果は現れない。さらに、論理値を有するフローティングゲートが、酸化物のバリアによってハイＫ層から絶縁されて、電荷がフローティングゲートの論理状態を反転させることを防止する。
【００５５】
このビットセルは広い応用性を有する。例えば、このビットセルは、高価なフラッシュメモリの代替品として用いることができる。フラッシュメモリは、製造するために、標準的なＣＭＯＳロジックプロセスの一部分ではない多数の追加的プロセスステップを必要とし、かつ、大量の熱を加えるので、高価である。これとは対照的に、このビットセルは、既存のＣＭＯＳロジックプロセスを少数の追加的ステップと共に用いて構成することができる。さらに、ビットセルの違いにより、同じ基板上でフラッシュ的メモリを実現するために使用する関連の論理デバイスも、例えばハイＫ層を当該論理デバイス内に含むような、より有利な構成を有することができる。
【００５６】
フラッシュメモリは、ゲート容量（例えば、７０％容量）を制御するための大量のゲートによって特徴付けられる。この容量の大半はフローティングゲートの側壁上に存在し、このことは、高性能のハイＫ金属ゲートトランジスタと共に容易に内蔵することのできない高背のゲートスタックを生じさせる。これとは対照的に、本発明のビットセルは、浅いトレンチ絶縁体上に配置されたフローティングゲート及びコントロールゲートの表面積を増加させることによって、コントロールゲート−フローティングゲート間の大容量（例えば、７０％程度）を生成することができる。従って、本発明のビットセルは、高背のゲートスタックを作製することなしに、フラッシュ的な容量を達成することができる。
【００５７】
本明細書の開示を読めば、本明細書に開示された原理による、さらなる追加的代案の構造設計及び機能設計は、当業者にとって明らかである。従って、特定の実施形態及び応用を図示して説明してきたが、開示した実施形態は、本明細書に開示する構成及び構成要素そのものに限定されないことは明らかである。特許請求の範囲に規定する範囲を逸脱することなしに、本明細書に開示する方法及び装置の構成、動作、及び細部において、当業者にとって明らかである種々の修正、変更及び変形を加えることができる。
【図１ａ】
0005740051.tif 000002
【図１ｂ】
0005740051.tif 000003
【図２ａ】
0005740051.tif 000004
【図２ｂ】
0005740051.tif 000005
【図３】
0005740051.tif 000006
【図４】
0005740051.tif 000007
【図５】
0005740051.tif 000008
【図６】
0005740051.tif 000009
【図７ａ】
0005740051.tif 000010
【図７ｂ】
0005740051.tif 000011
【図７ｃ】
0005740051.tif 000012
【図７ｄ】
0005740051.tif 000013
【図７ｅ】
0005740051.tif 000014
【図７ｆ】
0005740051.tif 000015
【図７ｇ】
0005740051.tif 000016
【図７ｈ】
0005740051.tif 000017
【図８ａ】
0005740051.tif 000018
【図８ｂ】
0005740051.tif 000019