(57)【特許請求の範囲】
【請求項１】
チャネル領域を有する基板と、
前記チャネル領域の上方に設けられたゲート電極と、
前記ゲート電極と前記チャネル領域との間に設けられたゲート誘電体層と、
前記チャネル領域に隣接して前記基板に設けられたｐ型ソース／ドレイン領域及びｎ型ソース／ドレイン領域と、
前記ｐ型ソース／ドレイン領域の少なくとも一部分上に、原子百分率で９０％を超える濃度のゲルマニウムと１Ｅ２０ｃｍ−３を超える濃度のボロンを含有するボロンドープゲルマニウム層と、
前記ボロンドープゲルマニウム層上に設けられた金属−ゲルマニウム化物ソース／ドレインコンタクトと、
前記ｐ型ソース／ドレイン領域と前記ボロンドープゲルマニウム層との間に設けられた段階的に濃度が変化するバッファとを備え、
前記バッファは、前記ｐ型ソース／ドレイン領域に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有する
トランジスタデバイス。
【請求項２】
前記トランジスタデバイスは、平面型トランジスタ及びＦｉｎＦＥＴトランジスタのうちの一つである請求項１に記載のトランジスタデバイス。
【請求項３】
前記ボロンドープゲルマニウム層は、前記トランジスタデバイスのｐ型ソース／ドレイン領域の上にのみ設けられる請求項１又は２に記載のトランジスタデバイス。
【請求項４】
層間誘電体を更に備える請求項１から３の何れか一項に記載のトランジスタデバイス。
【請求項５】
前記基板と前記ｐ型ソース／ドレイン領域との間に設けられた段階的に濃度が変化するバッファを備える請求項１から４の何れか一項に記載のトランジスタデバイス。
【請求項６】
前記ｐ型ソース／ドレイン領域と前記ボロンドープゲルマニウム層との間に設けられた前記バッファは、前記ｐ型ソース／ドレイン領域に適合するベースレベル濃度から原子百分率で９５％を超える高濃度まで段階的に変化するゲルマニウム濃度を有する請求項１から５の何れか一項に記載のトランジスタデバイス。
【請求項７】
前記高濃度は、純粋なゲルマニウムを表す濃度である請求項６に記載のトランジスタデバイス。
【請求項８】
前記ボロンドープゲルマニウム層は、ゲルマニウム及びボロンのうち少なくとも一つが段階的に変化する濃度を有する請求項１から７の何れか一項に記載のトランジスタデバイス。
【請求項９】
前記ｐ型ソース／ドレイン領域及び前記ｎ型ソース／ドレイン領域は、前記基板に適合するベースレベル濃度から原子百分率で５０％を超える高濃度まで段階的に変化するゲルマニウム濃度を有するシリコンゲルマニウムを有し、
前記ボロンドープゲルマニウム層は、原子百分率で９５％を超えるゲルマニウム濃度を有する請求項１から８の何れか一項に記載のトランジスタデバイス。
【請求項１０】
前記ｐ型ソース／ドレイン領域は、前記基板に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有するボロンドープシリコンゲルマニウムを有する請求項１から９の何れか一項に記載のトランジスタデバイス。
【請求項１１】
前記ｐ型ソース／ドレイン領域及び前記ｎ型ソース／ドレイン領域は、シリコン又はシリコンゲルマニウムを有し、
前記バッファは、前記ｐ型ソース／ドレイン領域に適合するベースレベル濃度から原子百分率で５０％を超える高濃度まで段階的に変化するゲルマニウム濃度、及び、前記ｐ型ソース／ドレイン領域に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有する請求項１から４の何れか一項に記載のトランジスタデバイス。
【請求項１２】
前記ボロンドープゲルマニウム層は、原子百分率で９８％を超えるゲルマニウム濃度、及び、２Ｅ２０ｃｍ−３を超えるボロン濃度を有する請求項１から１１の何れか一項に記載のトランジスタデバイス。
【請求項１３】
１以上の集積回路を有するプリント回路基板を備え、
前記１以上の集積回路のうちの少なくとも１つは、請求項１から１２の何れか一項に記載のトランジスタデバイスを１以上含む電子デバイス。
【請求項１４】
前記１以上の集積回路は、
通信チップ及びプロセッサの少なくとも一つを含み、
前記通信チップ及びプロセッサの少なくとも一つは、前記トランジスタデバイスを１以上有する請求項１３に記載の電子デバイス。
【請求項１５】
前記電子デバイスは、コンピュータデバイスである請求項１３又は１４に記載の電子デバイス。
【請求項１６】
チャネル領域を有する基板と、
前記チャネル領域の上方に設けられたゲート電極と、
前記ゲート電極と前記チャネル領域との間に設けられたゲート誘電体層と、
前記ゲート電極の両側に設けられたスペーサと、
前記チャネル領域に隣接して前記基板に設けられ、前記ゲート誘電体層及び／又は対応する前記スペーサの下に延在する先端領域をそれぞれ有するｐ型ソース／ドレイン領域及びｎ型ソース／ドレイン領域と、
前記ｐ型ソース／ドレイン領域の少なくとも一部分上に設けられ、原子百分率で９５％を超える濃度のゲルマニウムと２Ｅ２０ｃｍ−３を超える濃度のボロンを含有するボロンドープゲルマニウム層と、
前記ボロンドープゲルマニウム層上に設けられた金属−ゲルマニウム化物ソース／ドレインコンタクトと、
前記ｐ型ソース／ドレイン領域と前記ボロンドープゲルマニウム層との間に設けられた段階的に濃度が変化するバッファとを備え、
前記バッファは、前記ｐ型ソース／ドレイン領域に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有し、
平面型トランジスタ及びＦｉｎＦＥＴトランジスタのうちの１つであるトランジスタデバイス。
【請求項１７】
前記バッファは、前記ｐ型ソース／ドレイン領域に適合するベースレベル濃度から原子百分率で９５％を超える高濃度まで段階的に変化するゲルマニウム濃度、及び、前記ｐ型ソース／ドレイン領域に適合するベースレベル濃度から２Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有する請求項１６に記載のトランジスタデバイス。
【請求項１８】
前記ボロンドープゲルマニウム層は、ゲルマニウム及びボロンのうち少なくとも一つが段階的に変化する濃度を有する請求項１６に記載のトランジスタデバイス。
【請求項１９】
前記ｐ型ソース／ドレイン領域及び前記ｎ型ソース／ドレイン領域は、前記基板に適合するベースレベル濃度から原子百分率で５０％を超える高濃度まで段階的に変化するゲルマニウム濃度を有するシリコンゲルマニウムを有し、
前記ボロンドープゲルマニウム層は、原子百分率で９８％を超えるゲルマニウム濃度を有する請求項１６に記載のトランジスタデバイス。
【請求項２０】
前記ｐ型ソース／ドレイン領域は、前記基板に適合するベースレベル濃度から２Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有する請求項１９に記載のトランジスタデバイス。
【請求項２１】
前記ｐ型ソース／ドレイン領域及び前記ｎ型ソース／ドレイン領域は、一定のゲルマニウム濃度を有するシリコンゲルマニウムを有し、
前記バッファは、前記ｐ型ソース／ドレイン領域に適合するベースレベル濃度から原子百分率で５０％を超える高濃度まで段階的に変化するゲルマニウム濃度、及び、前記ｐ型ソース／ドレイン領域に適合するベースレベル濃度から２Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有し、
前記バッファは１００オングストローム未満の厚みを有する請求項１６に記載のトランジスタデバイス。
【請求項２２】
トランジスタデバイスを形成する方法であって、
チャネル領域を有する基板を設ける段階と、
前記チャネル領域の上方にゲート電極を設ける段階と、
前記チャネル領域に隣接してｐ型ソース／ドレイン領域及びｎ型ソース／ドレイン領域を前記基板に設ける段階と、
前記ｐ型ソース／ドレイン領域の少なくとも一部分上にボロンドープゲルマニウム層を設ける段階と、
前記ボロンドープゲルマニウム層上に、金属−ゲルマニウム化物ソース／ドレインコンタクトを設ける段階と、
前記ｐ型ソース／ドレイン領域と前記ボロンドープゲルマニウム層との間に、段階的に濃度が変化するバッファを設ける段階とを備え、
前記バッファは、前記ｐ型ソース／ドレイン領域に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有し、
前記ゲート電極と前記チャネル領域との間にゲート誘電体層が設けられ、
前記ボロンドープゲルマニウム層は、原子百分率で９０％を超える濃度のゲルマニウムと１Ｅ２０ｃｍ−３を超える濃度のボロンを含有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願］
本願は、２０１０年１２月２１日に出願された米国出願第12/975,278号の一部継続出願である。
【背景技術】
【０００２】
半導体基板上に形成されるトランジスタ、ダイオード、抵抗、キャパシタを含む回路デバイス、及び、その他のパッシブ及びアクティブ電子デバイスの性能向上を図ることが、これらデバイスの設計、製造及びオペレーションにおいて主要な因子と考えられている。例えば、相補型金属酸化膜半導体（ＣＭＯＳ）で使用されているようなＭＯＳトランジスタ半導体デバイスの設計、製造又は形成では、外部抵抗Ｒｅｘｔとも称されるコンタクト部に起因する寄生抵抗を最小化することが望まれる。Ｒｅｘｔを低下させることにより、同等のトランジスタ設計よりも高い電流を流すことが可能になる。
【図面の簡単な説明】
【０００３】
【図１Ａ】本発明の一実施形態に係る、ソース／ドレイン層とコンタクト金属との間にボロンドープゲルマニウム層を有するＭＯＳデバイスを示した図である。
【図１Ｂ】本発明の別の実施形態に係る、ソース／ドレイン層とコンタクト金属との間にボロンドープゲルマニウム層を有するＭＯＳデバイスを示した図である。
【図１Ｃ】本発明の別の実施形態に係る、ソース／ドレイン層とコンタクト金属間のボロンドープゲルマニウム層を有するＭＯＳデバイスを示した図である。
【図２】本発明の一実施形態に係る、低接触抵抗を有するトランジスタ構造を形成する方法を示した図である。
【図３Ａ】本発明の様々な実施形態に係る、図２の方法を実行して形成される構造を示した図である。
【図３Ｂ】本発明の様々な実施形態に係る、図２の方法を実行して形成される構造を示した図である。
【図３Ｃ】本発明の様々な実施形態に係る、図２の方法を実行して形成される構造を示した図である。
【図３Ｄ】本発明の様々な実施形態に係る、図２の方法を実行して形成される構造を示した図である。
【図３Ｅ】本発明の様々な実施形態に係る、図２の方法を実行して形成される構造を示した図である。
【図３Ｆ】本発明の様々な実施形態に係る、図２の方法を実行して形成される構造を示した図である。
【図３Ｇ】本発明の様々な実施形態に係る、図２の方法を実行して形成される構造を示した図である。
【図３Ｈ】本発明の様々な実施形態に係る、図２の方法を実行して形成される構造を示した図である。
【図３Ｉ】本発明の様々な実施形態に係る、図２の方法を実行して形成される構造を示した図である。
【図４】本発明の別の実施形態に係る低接触抵抗を有するトランジスタを形成する方法を示した図である。
【図５Ａ】本発明の様々な実施形態に係る、図４の方法を実行して形成される構造を示した図である。
【図５Ｂ】本発明の様々な実施形態に係る、図４の方法を実行して形成される構造を示した図である。
【図５Ｃ】本発明の様々な実施形態に係る、図４の方法を実行して形成される構造を示した図である。
【図５Ｄ】本発明の様々な実施形態に係る、図４の方法を実行して形成される構造を示した図である。
【図５Ｅ】本発明の様々な実施形態に係る、図４の方法を実行して形成される構造を示した図である。
【図５Ｆ】本発明の様々な実施形態に係る、図４の方法を実行して形成される構造を示した図である。
【図６】本発明の一実施形態に係るＦｉｎＦＥＴトランジスタ構造の斜視図である。
【図７】本発明の実施形態に係るトランジスタ構造の接触抵抗と、キャップを使用しないで構成された標準的なトランジスタの接触抵抗とを比較したプロットである。
【図８】本発明の実施形態に係る１以上のトランジスタ構造を使用して実装されるコンピュータシステムを示した図である。
【発明を実施するための形態】
【０００４】
明らかなように、図面は必ずしも同一の縮尺で描かれておらず、また、本発明を図示した特定の構成に限定することを意図していない。例えば、図面において、直線、直角及び滑らかな表面として描かれている構成であっても、現実には使用される処理装置及び技術に限界があることから、トランジスタ構造の実際の実装では、完全に直線及び直角ではない場合があり、また、構造によっては、表面形状又は平坦でない表面を有する場合がある。すなわち、図面は、単純に構造の例を示しているに過ぎない。
【０００５】
従来のデバイスと比較して、寄生接触抵抗が低減されたトランジスタデバイスを形成する技術が開示される。この技術は、例えば、シリコン又はシリコンゲルマニウム（ＳｉＧｅ）ソースドレイン領域上に形成される一連の金属のような標準的なコンタクト積層構造に適用できる。このような実施形態の一例によれば、ボロンがドープされた中間に位置するゲルマニウム層が、ソース／ドレイン金属とコンタクト金属との間に設けられて、接触抵抗が大幅に低減される。本開示によれば、平面型及び非平面型トランジスタ構造（例えば、ＦｉｎＦＥＴ）の両方並びに歪み及び歪みなしチャネル構造を含む、数多くのトランジスタ構造及び好適な製造プロセスが明らかとなる。本技術は特に、Ｐ型デバイスの実装に好適であるが、必要に応じてＮ型デバイスにも適用可能である。
【０００６】
［概略］
上記したように、トランジスタの駆動電流の増加は、デバイス抵抗を低減することにより実現可能である。接触抵抗は、デバイス全体の抵抗の一部である。標準的なトランジスタのコンタクト積層体は、例えば、シリコン又はＳｉＧｅのソース／ドレイン層、ニッケルシリサイド層、窒化チタン接着層、及び、タングステンのコンタクト／パッドを含む。このような構成において、シリコン又はＳｉＧｅの価電子帯を金属のピニングレベルにすることによって、接触抵抗を有効に制限できる。一般的に、ニッケル（又は、チタン、コバルト又はプラチナのようなその他の好適なシリサイド）のような当産業で標準的に使用されるシリサイドを用いると、価電子帯のずれは約０．５ｅＶとなる。そこで、本発明の一実施形態では、価電子帯のずれの値及び接触抵抗を大幅に低減させるべく、中間ボロンドープゲルマニウム層が、ソース／ドレイン金属とコンタクト金属との間に設けられる。
【０００７】
一実施形態では、中間ボロンドープゲルマニウム層を有するコンタクト構造は、価電子帯のずれ値が０．２ｅＶ未満に減少し、対応する接触抵抗は（中間ボロンドープゲルマニウム層がソース／ドレイン領域とコンタクト金属との間に設けられない、従来の同様に構成されるコンタクト積層体と比較して）約３倍減少する。透過電子顕微鏡法（ＴＥＭ）断面、又は、二次イオン質量分析法（ＳＩＭＳ）プロファイルを使用して、膜構造の垂直方向の積層体に渡るゲルマニウム濃度を示すことができ、これは、シリコン及びＳｉＧｅのエピタキシャル合金のプロファイルは、ゲルマニウム濃度プロファイルと容易に区別できるからである。
【０００８】
このように、本発明の実施形態に係るトランジスタ構造は、接触抵抗を低減できるという、従来の構造と比較して改善を提供する。このような実施形態の一部では、ゲルマニウムの優れた接触特性と、Ｓｉ及びＳｉＧｅの優れた半導体トランジスタ特性とを組み合わせて、次世代の低抵抗コンタクトを提供する。選択性は、様々な方法で達成可能である。一実施形態において、例えば、ｎ型ＭＯＳ（ＮＭＯＳ）ソース／ドレインロケーションに対する選択性は、Ｐ型ＭＯＳデバイス（ＰＭＯＳ）堆積の間にＮＭＯＳ領域をマスクすることによって提供可能である。別の実施形態では、ＮＭＯＳ領域及びＰＭＯＳ領域の両方を同時にオープンにして、トレンチを使用してＰＭＯＳ領域にのみ堆積を行うことができる。この場合、ＭＯＳフローの初期段階では通常、相対的に高いサーマルバジェットの工程が存在するが、その間に、融点の低いゲルマニウムを使用しなくてよいという利点がある。トレンチ処理及びゲルマニウム堆積の後、上記のような実施形態では、構造は、５００℃を超える温度に晒されることがないので、上層のゲルマニウムが溶解することもなく、又、性能が低下することもない。本開示で更に明らかになるように、選択性には、自然の選択性も含まれる。例えば、ｐ型ＳｉＧｅ（又はシリコン）ソースドレイン領域上にボロンドープゲルマニウムを成長させるが、二酸化シリコン（ＳｉＯ２）又は窒化シリコン（ＳｉＮ）のような誘電体表面、並びに、例えば、ｎ型領域の高濃度リンドープシリコンが露出した面には成長させない。
【０００９】
本開示に沿って、平面型及び非平面型トランジスタ構造（例えば、ダブルゲート及びトリゲートトランジスタ構造のような）並びに歪み及び歪みなしチャネル構造を含む数多くのトランジスタ構成及び好適な製造プロセスが明らかとなる。このような構造的特徴及び材料系統の数多くを、以下に記載するゲルマニウム被覆層と組み合わせて使用可能である。トランジスタ構造は、ｐ型ソース／ドレイン領域、ｎ型ソース／ドレイン領域、又は、ｎ型ソース／ドレイン領域及びｐ型ソース／ドレイン領域の両方を含む。ある実施形態では、トランジスタ構造は、ドーパントが注入されたソース／ドレイン領域、又は、シリコンのエピタキシャル（又はポリ）置換されたソース／ドレイン領域、ＳｉＧｅ合金、又は、ＭＯＳ構造において、公称的に純粋とされるゲルマニウム膜（例えば、１０％未満のシリコン含有率のゲルマニウム）を含む。このような実装形態において、本発明の一実施形態によれば、ソース／ドレイン領域上に直接、ボロンドープゲルマニウム被覆層又はキャップを形成することができる。コンタクト金属（又は、一連の金属層）を堆積した後に、次の反応（アニール）を実行して、金属ゲルマニウム化物ソースドレインコンタクトを形成することができる。コンタクトは、シリサイド層、接着層及び／又は金属パッド層のうちの１以上を含む積層体として実装されてもよい。ボロンドープゲルマニウム被覆層を、必要に応じて、例えば、ポリゲート及び／又は接地タップ領域のようなトランジスタ構造の別の領域上に直接形成することもできる。
【００１０】
よく知られるように、ＭＯＳトランジスタは、トランジスタ全体の抵抗を低減し、短チャネル効果（ＳＣＥ）を改善するように設計されたソースドレイン先端（ｔｉｐ）領域を含んでもよい。従来、この先端領域は、基板のボロン又はカーボンのようなドーパントの注入及び拡散技術を使用して注入された部分である。ソース先端領域は、ソース領域とチャネル領域との間のエリアに形成される。同様に、ドレイン先端領域は、ドレイン領域とチャネル領域との間のエリアに形成される。本発明の一部の実施形態では、このような典型的に形成された先端領域が含まれる。別の実施形態では、製造技術を適用して、自己整合エピタキシャルティップ（self-aligned epitaxial tip：ＳＥＴ）トランジスタを一軸性歪みの理論的限界に非常に近い状態に拡張できる。これは、例えば、ソース領域及びドレイン領域並びにこれらの先端領域に選択的にエピタキシャル堆積を行い、ボロンドープシリコン又はＳｉＧｅ（ソース／ドレイン領域の場合）が、ソース／ドレイン及びそれぞれの先端領域においてボロンドープゲルマニウム層の被覆層で覆われる二層構造を形成することにより実現できる。ゲルマニウム及びボロンの濃度は可変であるが、ある実施形態では、ゲルマニウム濃度は、原子百分率で２０％から１００％の範囲であり、ボロン濃度は、１Ｅ２０ｃｍ−３から２Ｅ２１ｃｍ−３の範囲である（例えば、ゲルマニウム濃度が原子百分率で５０％を超え、ボロン濃度が２Ｅ２０ｃｍ−３を超える）。ボロンドープゲルマニウム層が先端領域に設けられるが、別の実施形態では、ソース／ドレイン領域の上にのみ設けられてもよい（先端領域には設けられない）。
【００１１】
別の実施形態では、段階的に変化させたゲルマニウム濃度及び／又はボロン濃度を有する薄いバッファを必要に応じて、基板とソース／ドレイン層（例えば、シリコン又はＳｉＧｅ）の間の境界層として使用することができる。同様に、段階的に変化させたゲルマニウム濃度及び／又はボロン濃度を有する薄いバッファを、ソース／ドレイン層とボロンドープゲルマニウム被覆層との間の境界層として使用することができる。更なる別の実施形態では、ボロンドープゲルマニウム被覆層又はソース／ドレイン層自身が、上記のバッファと同様に、段階的に変化させたゲルマニウム濃度及び／又はボロン濃度を有してもよい。この場合、ゲルマニウム内でボロンの拡散が抑制される（濃度が高いほど、相対的に抑制効果が大きくなる）ことから、高濃度のボロンをゲルマニウムにドープすると、先端領域の切形を劣化させることなく、低い寄生抵抗を実現できる。加えて、ショットキー障壁の高さが下がることから、接触抵抗を低減させることができる。
【００１２】
［構造及び方法］
図１Ａには、本発明の一実施形態に係る基板１０２上に形成されたＭＯＳデバイス１００Ａが示されており、ソース／ドレイン層とコンタクト金属との間にボロンドープゲルマニウム層が形成されている。より詳細には、ボロンドープゲルマニウム層１１７がソース層１１０とコンタクト金属１２５との間に設けられており、ボロンドープゲルマニウム層１１９が、ドレイン層１１２とコンタクト金属１２７との間に設けられている。ソース領域１１０及びドレイン領域１１２は、様々な周知の技術を使用して形成することができる。この実施形態では、例えば、基板をエッチングした後に、シリコン又はシリコンゲルマニウム材料を（例えば、原子百分率で１０％から７０％の範囲のゲルマニウム濃度で）エピタキシャル堆積させることにより、ソース領域１１０及びドレイン領域１１２を形成する。
【００１３】
ゲート積層体１２２が、トランジスタ１００Ａのチャネル領域１２０上に形成される。図に示すように、ゲート積層体１２２は、ゲート絶縁層１０６及びゲート電極１０４を含み、スペーサ１０８がゲート積層体１２２に隣接して形成される。ある実施形態では、技術ノードに応じて、スペーサ１０８は、ゲート絶縁層１０６の縁と、ソース／ドレイン領域１１０／１１２それぞれの縁との間に、約１０から２０ナノメータ（ｎｍ）の距離を形成する。この空間に、ソース先端領域１１０Ａ及びドレイン先端領域１１２Ａを形成することができる。この実施形態では、先端領域１１０Ａ／１１２Ａが、典型的な注入−拡散ベースのプロセスによって形成され、先端領域とスペーサ１０８が重なり、また、ゲート誘電体層１０６とも、例えば、１０ｎｍ未満の距離で重なる又はその下に拡散する。典型的な注入−拡散ベースのプロセスによる先端領域１１０Ａ／１１２Ａの形成において、ボロン又はカーボンのようなドーパントが、ソース領域１１０及びドレイン領域１１２に注入される。トランジスタ１００Ａは次にアニールされて、ドーパントをチャネル領域１２０に向かって拡散する。傾斜イオン注入技術を使用して、ゲート絶縁層１０６とソース／ドレイン領域１１０／１１２との間の領域に、ドーパントを更に注入してもよい。このような注入−拡散ベースの先端領域形成プロセスは、通常、チャネル領域に歪みを生じさせない。
【００１４】
何れの場合であっても、本開示の趣旨から分かるように、トランジスタ構造が歪みチャネル又は非歪みチャネルを有する、ソースドレイン先端領域を有する又は有さないかは、本発明の様々な実施形態に特に関係せず、実施形態は、特別な構造的特徴に限定されることを意図していない。数多くのトランジスタ構造及び種類が、本明細書に記載するボロンドープゲルマニウム被覆層を採用することにより、良好な効果を得ることができる。本明細書に記載する技術は、例えば、従来のドーパント注入シリコン、隆起ソース／ドレイン、歪み（ＳｉＧｅ）（又は、その他の好適な材料）、及び、ゲート電極誘電体の下に延在する又はゲート電極誘電体の縦方向の線から離間して設けられる任意のエピタキシャル堆積された先端領域（ｔｉｐ）（ソース−ドレイン延長部と呼ばれる場合もある）と共に利用可能である。
【００１５】
ゲルマニウム被覆層１１７／１１９は通常、ソース／ドレイン領域１１０／１１２を形成した後であってコンタクト１２５／１２７を形成する前に、形成される。この被覆層１１７／１１９の厚みは、一実施形態と別の実施形態とで異なってもよく、一実施形態では、５０から２５０オングストローム（Å）の範囲である。被覆層１１７／１１９のボロン濃度も変化してもよく、一実施形態では、１Ｅ２０ｃｍ−３から２Ｅ２１ｃｍ−３の範囲である（例えば、２Ｅ２０ｃｍ−３を超える濃度）。被覆層１１７／１１９は、ソース／ドレイン１１０／１１２領域上に（及び／又は、必要に応じて、ポリゲート又は接地タップ領域のようなその他の領域上に）選択的に堆積することができる。好適な堆積技術を使用して、被覆層１１７／１１９を設けることができる（例えば、化学蒸着法、分子線エピタキシー等）。一実施形態によれば、コンタクト金属１２５、１２７はそれぞれ、ニッケルシリサイド層、窒化チタン接着層及びタングステンコンタクト／パッドの積層体を含むが、別の実施形態では、本開示に沿って様々なコンタクト金属構造を使用可能であることが明らかである。コンタクト金属１２５／１２７を設けるのに、標準的な堆積技術を使用することができる。
【００１６】
図１Ｂには、本発明の別の実施形態に係る基板１０２上に形成されたＭＯＳデバイス１００Ｂが示されており、ソース／ドレイン層１１０／１１２とコンタクト金属１２５／１２７との間にボロンドープゲルマニウム層１１７／１１９が形成されている。この例では、ソース及びドレインエピタキシャル先端領域（以下、エピ先端領域と称される）が含まれる。より詳細には、ソース領域１１０及びドレイン領域１１２がスペーサ１０８の下に延在する、別の場合には、ゲート絶縁層１０６の下に延在することを可能にするべく、ＭＯＳトランジスタ１００Ｂは、アンダーカットエッチを利用する。ソース／ドレイン領域１１０／１１２のスペーサ１０８（及び、場合によっては、ゲート絶縁層１０６）の下に延在する部分は概して、それぞれソースエピ先端領域１１０Ｂ及びドレインエピ先端領域１１２Ｂと称される。ソース及びドレインエピ先端領域１１０Ｂ／１１２Ｂは、図１Ａで説明した注入／拡散ベース先端領域１１０Ａ／１１２Ａに対応する。一実施形態では、ソース／ドレイン領域１１０／１１２及びソース／ドレインエピ先端領域１１０Ｂ／１１２Ｂは、例えば、基板１０２をエッチングしてスペーサ１０８（及び、場合によっては、絶縁層１０６）をアンダーカットし、次に、例えば、選択的エピタキシャル堆積によりインサイチュドープシリコン、ゲルマニウム又はＳｉＧｅを設けて、図１Ｂに示すような、ソース／ドレイン領域１１０／１１２及びソース／ドレインエピ先端領域１１０Ｂ／１１２Ｂを形成する。エピタキシャル堆積により、図１Ｂに示すように、基板１０２の表面に対して隆起した構造となるが、隆起しないような構造も採用可能である。ゲルマニウム被覆層１１７／１１９及びコンタクト金属１２５／１２７を、例えば、図１Ａを参照して上記で説明した態様で実装可能である。
【００１７】
図１Ｃには、本発明の別の実施形態に係る基板１０２上に形成されたＭＯＳデバイス１００Ｃが示されており、ソース／ドレイン層１１０／１１２とコンタクト金属１２５／１２７との間にそれぞれボロンドープゲルマニウム層１１７／１１９が形成されている。この実施形態では、ソース領域１１０及びドレイン領域１１２は、ボロンのようなドーパントを基板に注入することにより形成されている。ゲート積層体１２２が、トランジスタ１００Ｃのチャネル領域１２０上に形成され、この例では、側壁１０８が含まれない。この例では、トランジスタ構造は、図１Ａ及び図１Ｂを参照して説明した実施形態のように、アンダーカットされた領域又は先端領域を含まない。ゲルマニウム被覆層１１７／１１９及びコンタクト金属１２５／１２７を、例えば、図１Ａを参照して上記で説明した態様で実装可能である。
【００１８】
本発明の一実施形態に係るトランジスタ構造には、数多くの変形及び特徴を実装可能である。例えば、段階的に濃度が異なるバッファを、構造の１以上の場所に使用してもよい。例えば、基板１０２は、シリコン基板、又は、ＳＯＩ（silicon on insulator）基板のシリコン膜、又は、シリコン、シリコンゲルマニウム、ゲルマニウム及び／又はＩＩＩ−Ｖ族化合物半導体を含むマルチレイヤ基板であってもよい。一例として、シリコン又はシリコンゲルマニウム基板１０２を使用し、ソース／ドレイン領域１１０／１１２及びソース／ドレインエピ先端領域１１０Ｂ／１１２ＢにインサイチュボロンドープＳｉＧｅを使用する一実施形態では、基板１０２とソース／ドレイン材料との間にバッファを設けることができる。このような実施形態では、バッファは、段階的にボロン濃度を変させた（又は元々の）ドープシリコンゲルマニウム層であってもよく、そのゲルマニウム濃度は、下に位置する基板に適合するベースレベルから段階的に原子百分率で１００％まで濃度が変化する（又は、１００原子％に近い濃度、例えば、９０原子％、９５原子％又は９８原子％を超える濃度）。バッファ内のボロン濃度は、（例えば、高レベルで）一定であってもよいし、例えば、ベース濃度又は基板に適合する濃度から、所望の高濃度（例えば、２Ｅ２０ｃｍ−３）まで段階的に変化させてもよい。ここで、本明細書で使用されている"適合する"という言葉は、濃度レベルが必ず重複していることを指しているのではない（例えば、下の基板のゲルマニウム濃度が原子百分率で０％から２０％であり、バッファの初期ゲルマニウム濃度が原子百分率で３０％から４０％であってもよい）。更に、本明細書で使用されている、濃度レベルが"固定されている"という言葉は、濃度レベルが相対的に一定となることを指している（例えば、層における最も低い濃度レベルが、当該層における最も高い濃度レベルの１０％以内であることを指す）。より一般的な意味では、固定された濃度レベルとは、意図的に変化させた濃度レベルが存在しないことを指す。バッファの厚みは、バッファされる濃度の範囲のような因子に応じて可変であり、ある実施形態では、３０〜１２０Å、５０〜１００Å（例えば、６０Å又は６５Å）といった範囲である。本開示で更に明らかとなるように、このような段階的なバッファは、ショットキー障壁の高さを下げることができる。
【００１９】
これに替えて、基板１０２とソース／ドレイン領域１１０／１１２及びソース／ドレインエピ先端領域１１０Ｂ／１１２Ｂとの間に薄いバッファを使用するのではなく、ソース／ドレイン材料自体を上記と同様な態様で段階的に濃度を変化させてもよい。例えば、一実施形態では、ボロンがドープされたＳｉＧｅソース／ドレイン領域１１０／１１２及びソース／ドレイン先端領域１１０Ｂ／１１２Ｂは、基板に適合するベースレベル濃度（例えば、原子百分率で３０％から７０％の範囲）から段階的にゲルマニウム濃度を１００原子％まで変化させて形成することができる。このような実施形態の一部では、ボロンドープゲルマニウム層内のボロン濃度は、例えば、ベース濃度又は下に位置する基板に適合する濃度から、所望の高濃度（例えば、２Ｅ２０ｃｍ−３を超える濃度）まで変化してもよい。
【００２０】
別の実施形態では、バッファが、ソース／ドレイン領域とボロンドープゲルマニウム被覆層１１７／１１９との間に設けられてもよい。このような一実施形態では、ソース／ドレイン領域は、一定のゲルマニウム濃度（例えば、原子百分率で３０％から７０％の範囲）を有するボロンドープＳｉＧｅ層であり、バッファは、下に位置するボロンドープＳｉＧｅ層に適合するベースレベル濃度から１００原子％（又は、１００原子％に近い濃度、例えば、９０原子％、９５原子％又は９８原子％を超える濃度）まで段階的に変化するゲルマニウムノードを有する薄い（例えば、３０〜１２０Å、５０〜１００Å）ＳｉＧｅ層であってもよい。このような場合、バッファ内のボロン濃度は、一定の所望の高いレベルであってもよいし、例えば、ベース濃度又は下に位置するＳｉＧｅ層に適合する濃度から所望の高濃度（例えば、１Ｅ２０ｃｍ−３、２Ｅ２０ｃｍ−３、３Ｅ２０ｃｍ−３を超える濃度）まで変化してもよい。これに替えて、ソース／ドレイン領域とボロンドープゲルマニウム被覆層１１７／１１９との間のバッファを使用するのではなく、被覆層１１７／１１９自身の濃度を同様な態様で変化させてもよい。例えば、一実施形態では、ボロンがドープされた被覆層１１７／１１９は、基板及び／又はソース／ドレイン領域に適合するベースレベル濃度（例えば、原子百分率で３０％から７０％の範囲）から段階的にゲルマニウム濃度を１００原子％（又は、１００原子％付近）まで変化させて形成することができる。被覆層１１７／１１９層内のボロン濃度は、一定の所望の高レベルであってもよいし、例えば、ベース濃度又は下に位置する基板及び／又はソース／ドレイン領域に適合する濃度から、所望の高濃度（例えば、２Ｅ２０ｃｍ−３を超える濃度）まで変化させてもよい。
【００２１】
このように、数多くのトランジスタデバイスに低接触抵抗の構造が提供できる。デバイスは一部、任意の従来のプロセスを使用して形成されてもよく、例えば、ゲート酸化、ポリゲート電極、薄いスペーサ、ソース／ドレイン領域の等方性アンダーカットエッチ（又は、単結晶基板にファセット面を有するフィン凹部を形成するべくアンモニアでエッチングする、又は、フィン凹部を形成するその他の好適なエッチング技術を使用してもよい。ある実施形態では、先端領域を有する又は有さないソース／ドレイン領域を形成するべく、インサイチュドープシリコン、又は、完全な歪みシリコンゲルマニウム層を設けるのに、選択的エピタキシャル堆積を使用することができる。上記で説明したように、必要に応じてバッファを使用してもよい。好適な高誘電率を有するリプレースメントメタルゲート（ＲＭＧ）を形成するフローを使用することもでき、この場合、従来のゲート酸化物に替えて高誘電体が使用される。例えば、ニッケル、ニッケルプラチナのケイ素化、ゲルマニウム予備アモルファス化注入物を有する又は有さないチタンを使用して、低抵抗ゲルマニウム化物を形成することができる。本明細書に記載される技術は、例えば、任意の技術ノード（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２２ｎｍ、１４ｎｍ及び１０ｎｍのトランジスタ又はこれより小さいトランジスタ）に利点をもたらし、特許請求される発明は、特定のノード又は特定の範囲のデバイス配列に限定されることを意図していない。その他の本発明の利点については、本開示中で明らかとなる。
【００２２】
図２には、本発明の一実施形態に係る低接触抵抗を有するトランジスタ構造を形成する方法が示されている。図３Ａから図３Ｉには、ある実施形態に係る上記方法を実行して形成された構造の例が示されている。
【００２３】
図２に示すように、方法は、ゲート積層体を半導体基板上に形成する段階２０２から開始し、半導体基板上には、ＰＭＯＳトランジスのようなＭＯＳデバイスが形成されてもよい。半導体基板は、例えば、バルクシリコン又はシリコンオンインシュレータ構成を有してもよい。別の実装形態では、半導体基板は、別の材料を使用して形成されていてもよく、例えば、シリコンと組み合わせられても組み合わせられなくてもよい、ゲルマニウム、シリコンゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ゲルマニウム、又は、アンチモン化ガリウムを使用して形成されてもよい。本発明の一実施形態では、一般的には、半導体デバイスをその上に形成できる土台の役割を担える任意の材料を使用することができる。ゲート積層体は、従来と同様な方法又は任意の好適に調整された技術を使用して形成することができる。本発明のある実施形態では、ゲート積層体は、ゲート誘電体層及びゲート電極層を堆積及びパターニングすることによって形成されてもよい。例えば、一実施形態では、化学気相堆積法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、スピンオン堆積（ＳＯＤ）又は物理気相堆積法（ＰＶＤ）等の従来の堆積プロセスを使用して、半導体基板の全体にゲート絶縁層を堆積してもよい。例えば、ゲート絶縁層を熱的に成長させるといったように、別の堆積技術を使用してもよい。ゲート誘電体材料は、例えば、二酸化シリコン又は高誘電率材料のような材料から形成されてもよい。高誘電率材料の例としては、酸化ハフニウム、ハフニウムケイ素酸化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムケイ素酸化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、及び、ニオブ酸鉛亜鉛が挙げられる。特定の実施形態では、高誘電率のゲート絶縁層が、約５Åから約２００Å（例えば、２０Åから５０Å）の厚さに形成されてもよい。一般的に、ゲート絶縁層は、隣接するソース／ドレインコンタクトとゲート電極とを電気的に絶縁するのに十分な厚みを有する。更なる実施形態では、高誘電率材料の品質を向上させるべくアニール工程のような更なる処理が高誘電率ゲート絶縁層に施されてもよい。次に、ＡＬＤ、ＣＶＤ又はＰＶＤのような同様な堆積技術を使用して、ゲート絶縁層の上にゲート電極材料を堆積してもよい。このような実施形態の場合、ゲート電極材料は、ポリシリコン又は金属層であるが、その他の好適なゲート電極材料を使用することもできる。リプレースメントメタルゲート（ＲＭＧ）プロセスのために後で取り除かれる犠牲層であってもよいゲート電極材料は、ある実施形態では、５０Åから５００Åの間の厚み（例えば、１００Å）を有する。従来のパターニング工程を実行して、ゲート電極層及びゲート絶縁層の一部をエッチングで除去して、図３Ａに示すようなゲート積層体が形成される。図３Ａに示すように、基板３００上にゲート積層体が形成されている。この実施形態では、ゲート積層体は、ゲート絶縁層３０２（高誘電率ゲート誘電体であってもよい）及び犠牲ゲート電極３０４を含む。一実施形態では、ゲート積層体は、二酸化シリコンゲート絶縁層３０２及びポリシリコンゲート電極３０４を含む。ゲート積層体はまた、ゲート電極３０４を次に行うイオン注入プロセスから保護するといったような効果を有する又は処理の間に使用されるゲートハードマスク層３０６を含んでもよい。ハードマスク層３０６は、二酸化シリコン、窒化シリコン及び／又はその他の典型的な誘電体のような典型的なハードマスク材料を使用して形成してもよい。図３Ａには、積層体の両側に形成されたスペーサ３１０が示されている。スペーサ３１０は、例えば、酸化シリコン、窒化シリコン又はその他の好適なスペーサ材料のような典型的な材料を使用して形成されてもよい。スペーサ３１０の幅は、通常、トランジスタの設計要件に基づいて選択される。ある実施形態では、本明細書で説明されたように、ソース／ドレイン先端領域に十分に高い濃度でボロン（ボロンはチャネルには拡散しない）がドープされたゲルマニウムが存在しさえすれば、スペーサ３１０の幅は、ソース／ドレイン先端領域形成の設計制約に制限されない。
【００２４】
図２に戻り、ゲート積層体が形成された後に、段階２０４に示すように、トランジスタ構造のソース／ドレイン領域が形成される。上記で説明したように、ソース／ドレイン領域は、任意の好適なプロセス及び構成を使用して実装することができる。例えば、ソース／ドレイン領域は、シリコン又はＳｉＧｅ合金を注入、エッチング及びエピタキシャル堆積、隆起させ、平坦又はフィン形の形状を有したｐ型及び／又ｎ型の拡散領域であってもよい。図３Ａに示す実施形態では、基板３００をエッチングして、キャビティ３１２／３１４、及び、ゲート誘電体３０２をアンダーカットした先端領域３１２Ａ／３１４Ａを設ける。図３Ｂには、キャビティ３１２／３１４及び先端領域３１２Ａ／３１４Ａが形成された後に、これら領域が材料で満たされて、ソース／ドレイン領域３１８／３２０及び先端領域３１８Ａ／３２０Ａを設けた基板３００が示されている。ある実施形態では、それぞれ先端領域３１２Ａ／３１４Ａを伴うソース／ドレイン領域のキャビティ３１２／３１４は、インサイチュドープシリコン又はＳｉＧｅで満たされて、ソース領域３１８（及びエピ先端領域３１８Ａ）とドレイン領域３２０（及びドレインエピ先端領域３２０Ａ）が形成される。材料（例えば、シリコン、ＳｉＧｅ、ＩＩＩ−Ｖ材料）、ドーパント（例えば、２Ｅ２１ｃｍ−３を超えるボロン又はその他の好適なドーパント／濃度）、及び、寸法（例えば、ソース／ドレイン層の厚みは、例えば、５０ｎｍから５００ｎｍであり、平坦な又は隆起したソース／ドレイン領域を提供する）に関して、任意のソース／ドレイン層構成を使用することができる。
【００２５】
上記したように、ある実施形態では、ソース／ドレイン層と基板との間、又は、ソース／ドレイン層とボロンドープゲルマニウム被覆層との間に、薄いバッファを設けてもよい。例えば、図３Ｂに示すように、ソース／ドレイン材料を堆積する前に、ソースバッファ３１３及びドレインバッファ３１５が堆積される。ある実施形態では、バッファ３１３及び３１５は、下に位置する基板３００の材料と適合するベースレベル濃度から原子百分率で１００％（又は上記したように、１００原子％付近）まで段階的にゲルマニウム成分が変化するボロンドープシリコンゲルマニウム層であってもよい。ボロン濃度についても、好適に段階的に変化させてもよい。本開示に沿った数多くのバッファ構成が明らかである。
【００２６】
図２に戻り、ソース／ドレイン領域が画定されると、方法は、段階２０６において、トランジスタ構造のソース／ドレイン領域上にボロンドープゲルマニウムを堆積する。図３Ｃには、ボロンドープゲルマニウム層３１７／３１９が示されている。ある実施形態例では、１以上の層にエピタキシャル堆積されてもよいボロンドープゲルマニウム層３１７／３１９は、原子百分率で９０％を超えるゲルマニウム濃度を有するが、本開示に沿って、その他の好適な濃度レベルを使用することもできる（例えば、原子百分率で、９１％、９２％、…、９８％又は９９％又は真に純粋なゲルマニウム）。上記で説明したように、このゲルマニウム濃度は一定でもよいし、ベースレベル（基板３００に近い濃度）から高レベル（例えば、９０原子％を超える濃度）へと段階的に増加させてもよい。このような実施形態のボロン濃度は、例えば、２Ｅ２０ｃｍ−３又は２Ｅ２１ｃｍ−３を超える濃度のように１Ｅ２０ｃｍ−３を超えてもよく、また、基板３００に近いベースレベルから高レベル（例えば、１Ｅ２０ｃｍ−３、２Ｅ２０ｃｍ−３、３Ｅ２０ｃｍ−３、…、２Ｅ２１ｃｍ−３）へと段階的に増加してもよい。下に位置するソース／ドレイン領域３１８／３２０のゲルマニウム濃度が一定である又は相対的に低い実施形態では、上記で説明したように、濃度を段階的に変化させたバッファを使用して、ソース／ドレイン領域３１８／３２０を、ボロンドープゲルマニウム層３１７／３１９と良好に接触させることができる。ボロンドープゲルマニウムキャップ３１７、３１９の厚さは、例えば、ある特定の実施形態では、５０Åから２５０Åの範囲であってもよく、別の実施形態では、本開示に沿って明らかであるような別の膜厚であってもよい。
【００２７】
ある実施形態では、ＣＶＤプロセス又はその他の好適な堆積技術を段階２０６の堆積又はボロンドープゲルマニウム層３１７／３１９の形成に使用してもよい。例えば、ゲルマン（ＧｅＨ４）、又はジゲルマン（Ｇｅ２Ｈ６）、及び、ジボラン（Ｂ２Ｈ６）又は二フッ化ボロン（ＢＦ２）のような前駆体を含有するゲルマニウム及びボロンを使用するＣＶＤ、急速熱ＣＶＤ（ＲＴ−ＣＶＤ）、低圧ＣＶＤ（ＬＰ−ＣＶＤ）、超真空ＣＶＤ（ＵＨＶ−ＣＶＤ）、又は、ガスソース分子線エピタキシー（ＧＳ−ＭＢＥ）ツールで堆積２０６を実行してもよい。ある実施形態では、例えば、水素、窒素又は希ガスのようなキャリアガス（例えば、前駆体は、１％〜５％濃度のキャリアガスで希釈される）が存在してもよい。また、例えば、塩化水素（ＨＣｌ）、塩素（Ｃｌ）又は臭化水素（ＨＢｒ）のようなハロゲンベースのガスのようなエッチャントガスが存在してもよい。ゲルマニウム及びボロンドープゲルマニウムの基本的な堆積が可能であり、例えば、３００℃から８００℃（例えば、３００℃から５００℃）の範囲の堆積温度、及び、例えば、１Ｔｏｒｒから７６０Ｔｏｒｒの範囲の反応圧力を使用した広い範囲の条件下での堆積が可能である。ゲルマニウムは自然の選択性を有し、シリコン又はシリコンゲルマニウム合金の上には堆積するが、二酸化シリコン及び窒化シリコンのようなその他の材料上には堆積されない。このような自然の選択性は完全ではないことから、エッチャントの小さな流れを使用して、上記したように、堆積の選択性を向上させることができる。キャリア及びエッチャントはそれぞれ、１０〜３００ＳＣＣＭの範囲の流量を有することができる（典型的には、１００ＳＣＣＭを超えないフローであるが、ある実施形態では、これを超える高い流量であってもよい）。ある一実施形態では、堆積工程２０６は、水素で１％の濃度に希釈されたＧｅＨ４を使用して、１００〜１０００ＳＣＣＭの範囲の流量で実行される。ボロンのインサイチュドーピングの場合、希釈されたＢ２Ｈ６を使用してもよい（例えば、Ｂ２Ｈ６をＨ２で３％の濃度に希釈して、流量を１００〜６００ＳＣＣＭの範囲としてもよい）。このような特定の実施形態では、ＨＣｌ又はＣｌ２エッチングエージェントを、例えば、１０〜１００ＳＣＣＭの範囲の流量で添加して、堆積の選択性を向上させてもよい。
【００２８】
本開示に沿って理解されるように、ボロンドープゲルマニウム層３１７／３１９が堆積される場合の選択性は、所望に変化させることができる。例えば、ある場合には、ボロンドープゲルマニウム層３１７／３１９を、ソース／ドレイン領域３１８／３２０上に又はソース／ドレイン領域３１８／３２０の一部分の上にのみ堆積させる（構造全体に堆積させない）。任意のマスク／パターニング技術を使用して、層３１７／３１９を選択的に堆積させることができる。更に、別の実施形態では、例えば、層３１７／３１９を、ポリゲート領域又は接地タップ領域に変換してもよい。本開示で明らかなように、幾つかの実施形態では、高濃度ゲルマニウム（例えば、９０原子％を超え、最大で純粋なゲルマニウムとなる濃度）及び高濃度ボロン（例えば、２Ｅ２０ｃｍ−３を超える濃度）を組み合わせることにより、ソースドレイン領域（及び、接地タップ領域のように、低い接触抵抗が望ましいその他の領域）において大幅に低い接触抵抗を実現することができる。更に、上記したように、純粋なゲルマニウムによってボロンの拡散が大幅に抑制されることから、チャネル付近に高濃度ボロンが存在するにも関わらず（適用可能な場合）、次に続く熱アニール工程においてＳＣＥ劣化が発生しない。また、接触面における高濃度ゲルマニウムにより、障壁の高さを下げることができる。ある実施形態では、このような利点を得るべく、９５原子％を超える最高で純粋なゲルマニウムになる（１００原子％）範囲の濃度を使用することができる。
【００２９】
図２に戻り、ボロンドープゲルマニウム層３１７／３１９が設けられた後、方法は、層３１７／３１９上に堆積を行う工程２０８に移る。図３Ｄには、必要に応じて、ゲート積層体のハードマスク３０６と同一平面に形成される誘電体３２２が示されている。誘電体は、数多くの方法で形成可能である。ある実施形態では、誘電体３２２は、ＳｉＯ２又はその他の低誘電率材料で実装される。別の実施形態では、誘電体３２２は、１以上のＳｉＯ２層、又は、窒化物、酸化物、酸窒化物、炭化物、酸炭化物、又は、その他の好適な誘電体材料の組み合わせが上に形成されるＳｉＮライナで実装される。層間誘電体（ＩＬＤ）とも称される誘電体３２２は、通常行われるように、平坦化されてもよい。別の誘電体材料の例として、炭素ドープ酸化物（ＣＤＯ）、ペルフルオロシクロブタン又はポリテトラフルオロエチレンのような有機ポリマー、フルオロシリケートガラス（ＦＳＧ）、及び、シルセスオキサン、シロキサン又は有機ケイ酸ガラスが挙げられる。ある実装形態では、ＩＬＤ層は、誘電率を更に下げるべく、孔又は空洞を有してもよい。
【００３０】
次に、図３Ｅに示すようなリプレース面とメタルゲート（ＲＭＧ）プロセスが使用される本発明の実施形態では、方法は更に、従来のようなエッチング工程を使用して、ゲート積層体（高誘電率ゲート絶縁層３０２、犠牲ゲート電極３０４及びハードマスク層３０６を含む）を取り除く工程を備える。別の実装形態では、犠牲ゲート３０４及びハードマスク層３０６が除去される。図３Ｅには、一実施形態において、ゲート積層体がエッチングで除去される時に形成されるトレンチ開口が示されている。ゲート絶縁層が除去される場合、方法は、トレンチ開口（図３Ｆでは３２４で示されている）内に新たなゲート絶縁層を堆積する工程に進む。例えば、酸化ハフニウムのような、上記したような好適な高誘電率材料を使用することができる。同様な堆積工程を使用してもよい。ゲート誘電体層の置換は、例えば、ドライ及びウェットエッチング工程の間に元のゲート誘電体層にダメージが生じた場合、及び／又は、低い誘電率の材料又は犠牲誘電体を高誘電率の又は所望のゲート誘電材料で置き換える場合等に、行ってもよい。更に図３Ｆに示すように、方法は、トレンチ内及びゲート誘電体層３２４上に、メタルゲート電極層３２６を堆積する工程に進む。ＣＶＤ、ＡＬＤ、ＰＶＤ、無電解めっき又は電気めっき等の従来の金属堆積工程を使用して、メタルゲート電極をを形成してもよい。メタルゲート電極層は、例えば、ルテニウム、パラジウム、プラチナ、コバルト、ニッケルのようなＰ型の仕事関数金属、及び、酸化ルテニウムのような導電金属酸化物を含む。ある実装形態では、２つ以上のメタルゲート金属層を堆積してもよい。例えば、仕事関数金属をゲートとトレンチ内に堆積させた後に、アルミニウム又は銀のような好適なメタルゲート電極を堆積させてもよい。
【００３１】
図２に戻り、誘電体層３２２が層３１７／３１９上に設けられた後（及び、所望のＲＭＧ工程の後）、方法は、ソース／ドレインコンタクトトレンチを形成するエッチング工程２１０に進む。任意の好適なドライ及び／又はウェットプロセスを使用することができる。図３Ｇには、一実施形態に係る、エッチングが完了した後の、ソース／ドレインコンタクトトレンチが示されている。方法は、ケイ化物／ゲルマニウム化物を形成する接触抵抗低減金属堆積及びアニール工程２１２に移り、ソース／ドレインコンタクトプラグを堆積する工程２１４に進む。図３Ｈには、コンタクト金属３２５／３２７が示されており、ある実施形態では、コンタクト金属はケイ化物／ゲルマニウム化物を含むが、別の実施形態では、更なる層（例えば、接着層）を含んでもよい。図３Ｉには、ある実施形態では、アルミニウムを含むコンタクトプラグ金属３２９／３３１が示されいるが、コンタクトプラグ金属３２９／３３１には任意の好適な導電性コンタクト金属又は合金を使用することができ、例えば、銀、ニッケル−プラチナ又はニッケル−アルミニウム、又は、その他のニッケル及びアルミニウムの合金、又は、チタンを、従来の堆積工程で堆積させてもよい。ソースコンタクト及びドレインコンタクトのソースドレインコンタクトのゲルマニウム化物及び金属を設ける工程２１２は、例えば、ニッケル、アルミニウム、ニッケル−プラチナ、ニッケル−アルミニウム、ニッケル及びアルミニウムのその他の合金、低抵抗ゲルマニウム化物を形成するためのゲルマニウム予備アモルファス化注入物を有する又は有さないチタン、のケイ素化によって実行することができる。ボロンドープゲルマニウム層３１７／３１９により、金属−ゲルマニウム化物の形成（例えば、ニッケル−ゲルマニウム）が可能となる。ゲルマニウム化物により、ショットキー障壁の高さを大幅に下げることができ、従来の金属−シリサイドシステムにおける接触抵抗と比較して、大幅に接触抵抗（Ｒｅｘｔを含む）を改善させることができる。例えば、従来の典型的なトランジスタでは、原子百分率で３０％から４０％の濃度でゲルマニウムを有するソース／ドレインＳｉＧｅエピ工程を使用している。このような従来の装置では、Ｒｅｘｔ値が約１４０Ω＊μｍであり、エピ／ケイ化物の界面での高い抵抗によって制限されており、ゲートピッチの大きさにも制限されていた。本発明のある実施形態では、ＰＭＯＳデバイスにおけるＲｅｘｔを大幅に改善することができ（例えば、Ｒｅｘｔを約７０Ω＊μｍにするといったように、２倍以上の改善）、ＰＭＯＳデバイスの小型化を促進することが可能となる。したがって、本発明の一実施形態に係る、１Ｅ２０ｃｍ−３を超えるボロン濃度、及び、９０原子％を超え純粋なゲルマニウム（１００原子％）に近いゲルマニウム濃度を、ソース／ドレイン領域３１８／３２０とコンタクト金属３２５／３２７との間の界面に有するボロンドープゲルマニウムキャップ３１７／３１９を有するソース／ドレインを備えるトランジスタは、１００Ω＊μｍ未満、場合によっては９０Ω＊μｍ未満、更に場合によっては８０Ω＊μｍ未満、更に場合によっては７５Ω＊μｍ未満のＲｅｘｔ値となる。
【００３２】
図４には、本発明の別の実施形態に係る低接触抵抗を有するトランジスタ構造を形成する方法が示されている。図５Ａから図５Ｆには、ある実施形態にかかる、上記の方法を実行して形成された構造の例が示されている。図に示すように、この例のトランジスタ構造は、ｐ型及びｎ型ソースドレイン領域（それぞれ、ｐ−Ｓ／Ｄ及びｎ−Ｓ／Ｄと示されている）を備え、ボロンドープゲルマニウムはＰ型領域にのみ選択的に堆積される。この方法は、誘電体３２２を堆積させてコンタクトトレンチを形成するべくエッチングされた後に、ボロンドープゲルマニウム層３１７／３１９のソース／ドレイン領域上への堆積が行われる点を除いて、図２及び図３Ａ〜図３Ｈを参照して説明した方法と同様である。
【００３３】
方法は、図５Ａに示すように、標準的な処理を使用して、ゲート積層体を形成する工程４０２と様々なｐ−Ｓ／Ｄ及びｎ−Ｓ／Ｄ領域を画定する段階４０４とを備える。ある実施形態では、ｐ−Ｓ／Ｄ及びｎ−Ｓ／Ｄ領域をドープして、ボロンドープゲルマニウムに対して所望の選択性の度合いを提供することができる。方法は更に、図５Ｂに示すように、誘電体３２２を直接ｐ−Ｓ／Ｄ及びｎ−Ｓ／Ｄ領域上に堆積させる工程４０６を備える。方法は、ｐ−Ｓ／Ｄ及びｎ−Ｓ／Ｄ領域コンタクトトレンチを形成するべくエッチングする工程４０８に続き、その後、ボロンドープゲルマニウム層３１７／３１９をトレンチ内及びｐ−Ｓ／Ｄ領域（トランジスタ構造の所望の機能及び用途に応じて、１以上の領域が存在する場合もある）に堆積させる工程４１０を備え、図５Ｃ及び図５Ｄに示されている。堆積させる工程４１０は、選択的エピタキシのような任意の好適な堆積工程によって実行することができる。層３１７／３１９が設けられると、方法は、図５Ｅ及び図５Ｆに示すように、層３１７／３１９の上及び露出されたｎ−Ｓ／Ｄ領域の上にコンタクト金属３２５／３２７を堆積させる工程４１２に移り、次に、ソース／ドレインコンタクトプラグ３２９／３３１を堆積させる工程４１４に移る。このような別の方法であっても、接触抵抗を低減できるという利点は同じであり、ボロンドープゲルマニウムの堆積という点においてより選択性が向上される。このような選択的堆積工程は本開示の趣旨から明らかなように、マスク／パターニングと選択的堆積技術との任意の好適な組み合わせを使用することができる。更に明らかなように、先に説明した方法の同様な部分を、本例に適用可能である。
【００３４】
［ＦｉｎＦＥＴ構造］
周知のように、ＦｉｎＦＥＴは、半導体材料の薄いストリップ（通常、フィンと称される）の周囲に形成されるトランジスタである。トランジスタは、ゲート、ゲート絶縁体、ソース領域及びドレイン領域を含む標準的な電界効果トランジスタ（ＦＥＴ）ノードを含む。デバイスの導電チャネルは、ゲート絶縁体の下でフィンの外側に設けられる。具体的には、電流が、フィンの両側の側壁（基板表面に垂直な面）及びフィンの上面（基板表面と平行な面）に沿って電流が流れる。このような構造の導電チャネルは基本的に、フィンの３つの異なる外側の平面的な領域に沿って存在することから、このようなＦｉｎＦＥＴ設計は、トライゲート（tri-gate）ＦｉｎＦＥＴとも称される。その他の種類のＦｉｎＦＥＴ構成も利用可能であり、例えば、導電チャネルが主に、フィンの２つの側壁に沿ってのみ存在する（フィンの上面には存在しない）いわゆるダブルゲートＦｉｎＦＥＴが利用可能である。
【００３５】
図６には、本発明の一実施形態に係る、トライゲート構造の斜視図が示されている。図に示されるように、トライゲートデバイスは、半導体で構成される基板６００又は基板から６００からアイソレーション領域６１０、６２０を通過して延在するフィン６６０（点線で示されている）を有する基板」６００を含む。ゲート電極６４０がフィン６６０の３つの面上に形成されて、３ゲートが形成される。ハードマスク６９０が、ゲート電極６４０の上に形成される。ゲートスペーサ６７０、６８０は、ゲート電極６４０の対向する２つの側壁に形成される。
【００３６】
ソース領域は凹部ソース界面６５０に及びフィン６６０の１つの側壁に形成されたエピタキシャル領域６３１領域、ドレイン領域は、凹部ソース界面６５０に及びフィン６６０の反対側の側壁（図示せず）に形成されたエピタキシャル領域６３１領域とを有する。キャップ層６４１は、エピタキシャル領域６３１上に堆積される。ボロンキャップ層６４１を凹部（先端）領域に形成してもよいし、別の実施形態では、ソース／ドレイン領域上にのみ設けてもよい（凹部領域には設けられない）。一実施形態では、アイソレーション領域６１０、６２０は、従来の技術を使用して形成される浅型溝分離（shallow trench isolation：ＳＴＩ）領域であり、例えば、基板６００をエッチングしてトレンチを形成し、酸化物をトレンチ内に堆積してＳＴＩ領域が形成される。アイソレーション領域６１０、６２０は、任意の好適な誘電体／絶縁性材料、例えば、ＳｉＯ２により形成することができる。基板１０２に関する上記の説明を本例に等しく適用可能である（例えば、基板６００はシリコン基板、ＳＯＩ基板又はマルチレイヤ基板であってもよい）。
【００３７】
本開示の趣旨から分かるように、従来のプロセス及び形成技術使用して、ＦｉｎＦＥＴトランジスタ構造を形成することができる。しかしながら、本発明の一実施形態例によれば、例えば、ボロンドープゲルマニウム（６４１）で被覆したインサイチュドープシリコン又はＳｉＧｅ（６３１）と、必要に応じて、二層の間に設けられるゲルマニウム及び／又はボロン濃度を段階的に変化させたバッファを使用して、エピタキシャル領域６３１の二層構造及びキャップ層６４１を実装することができる。上記で説明したように、エピタキシャル領域６３１に適合するベースレベルのゲルマニウム／ボロン濃度から、ボロンドープゲルマニウムキャップ６４１への遷移に、このようなバッファを使用することができる。これに替えて、段階的に変化するゲルマニウム及び／又はボロン濃度を、上記のようなバッファを介在させることなく、直接、エピタキシャル領域６３１及び／又はキャップ６４１に実装してもよい。以下で更に明らかになるように、トライゲート構造に替えて、誘電体／絶縁体層をフィン６６０の上に備えるダブルゲート構造を採用してもよい。
【００３８】
図７には、本発明の一実施形態に係るトランジスタ構造の接触抵抗と、キャップを有さない標準的なトランジスタ構造の接触抵抗とを示したプロットである。０．１８を超える高抵抗値を有するトランジスタ構造全てに、コンタクト金属が直接堆積された標準的なＳｉＧｅ合金隆起ＰＭＯＳソース／ドレイン領域を実装することができる。０．１０７以下の高抵抗値を有するトランジスタ構造についても、本発明の様々な実施形態に係るソース／ドレイン領域とコンタクト金属との間に設けられるボロンドープゲルマニウムキャップを加えたうえで、同様に実装可能である。表１には、上記のボロンドープゲルマニウムキャップを有する構造の例と有さない構造の例を試験した結果を示した生データの変位値が示されている。
【表１】
0005732142.tif 000002
表１に示すように、例では、従来のトランジスタ構造と比較して約３倍から６倍（×３〜６）接触抵抗の改善（低減）が見られる。単位は、任意面積あたりのオームである。
【００３９】
本発明の一実施形態に係るボロンドープゲルマニウムキャップを使用することに得られるその他の改善についても、本開示の趣旨から明らかとなるであろう。具体的には、本発明のある実施形態によれば、得られるゲルマニウム材料及びショットキー障壁の高さの低減により、従来のＳｉＧｅソース／ドレインＰＭＯＳデバイスと比較して２倍のＲｅｘｔ改善が可能となる。周知のように、ショットキー障壁の高さは、半導体−金属接合にわたる電気電導の障壁である。ショットキー障壁高さの大きさは、金属のフェルミレベルのエネルギー位置と、半導体−金属界面における半導体の多数キャリアバンドエッジのエネルギー位置との間の不一致を反映している。ｐ型半導体−金属界面の場合、ショットキー障壁の高さは、金属フェルミレベルと半導体の最大価電子帯との間の差分である。
【００４０】
［システム例］
図８には、本発明の一実施形態に係るコンピュータシステム１０００が示されている。図に示すように、コンピュータデバイス１０００は、マザーボード１００２を備える。マザーボード１００２は、これに限定されないが、物理的に及び電気的にマザーボード１００２に接続される又は組み込まれるプロセッサ１００４及び少なくとも１つの通信チップ１００６を含む複数の構成要素を備えてもよい。マザーボード１００２は、例えば、任意のプリント回路基板であってもよく、例えば、メインボード又はメインボードに搭載されるドータボード又はデバイス１０００の唯一のボードであってもよい。用途に応じて、コンピュータデバイス１０００は、物理的に及び電気的にマザーボード１００２に接続されていても接続されていなくてもよい１以上の構成要素を含む。その他の構成要素としては、これに限定されないが、例えば、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電源アンプ、全地球測位システム（ＧＰＳ）、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、大容量記憶装置（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）が含まれる。コンピュータデバイス１０００に含まれる任意の構成要素が、上記した１以上のトランジスタ構造を含んでもよい。ある実施形態では、複数の機能を１以上のチップに組み込むことができる（例えば、通信チップ１００６は、プロセッサ１００４の一部分であってもよいし、プロセッサに組み込まれてもよい）。
【００４１】
通信チップ１００６は、コンピュータデバイス１０００への又はコンピュータデバイス１０００からのデータの転送を行う無線通信を可能にする。"無線（ｗｉｒｅｌｅｓｓ）"という言葉は、非固体媒体を介して変調電磁放射を利用することによりデータ通信を行う回路、デバイス、システム、方法、手法、通信チャンネル等を表現するのに使用されている場合がある。この"無線"という言葉は、関連するデバイスが、電線を含んでいないということを暗に意味しているわけではない。無論、ある実施形態では、有していない場合もある。通信チップ１００６は、様々な無線規格又はプロトコルを実装してもよく、これに限定されないが、例えば、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生規格、及び、３Ｇ、４Ｇ、５Ｇ及び５Ｇを超える世代として設計されたその他の無線プロトコルを実装してもよい。コンピュータデバイス１０００は、複数の通信チップ１００６を含んでもよい。例えば、第１通信チップ１００６は、Ｗｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈ（登録商標）のような短距離無線通信専用とし、第２通信チップ１００６を、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ等の長距離無線通信専用としてもよい。
【００４２】
コンピュータデバイス１０００のプロセッサ１００４は、プロセッサ１００４内にパッケージされた集積回路を備える。本発明のある実施形態では、プロセッサの集積回路ダイは、オンボード不揮発性メモリ又はキャッシュを備える、及び／又は、本明細書に記載した１以上のトランジスタ構造を実装するオフチップメモリに通信可能に接続される。ここで、"プロセッサ"という言葉は、例えば、レジスタ及び／又はメモリからの電子データを処理して、レジスタ及び／又はメモリに格納されてもよい別の電子データへと変換する処理を行うデバイス又はデバイスの一部分を指す。
【００４３】
通信チップ１００６は、通信チップ１００６内にパッケージされる集積回路ダイを備えてもよい。このような実施形態では、通信チップの集積回路ダイは、本明細書に記載された１以上のトランジスタ構造を実装する１以上のデバイスを備える。本開示から理解できるように、マルチ規格無線能力を、直接プロセッサ１００４に組み込んでもよい（例えば、複数の通信チップを備えるのではなく、チップ１００６の機能をプロセッサ１００４に組み込む）。プロセッサ１００４は、このような無線機能を有するチップセットであってもよい。また、任意の数のプロセッサ１００４及び／又は通信チップ１００６を使用することができる。同様に、１つのチップ又は１つのチップセットに、複数の機能が組み込まれてもよい。
【００４４】
様々な実装形態において、コンピュータデバイス１０００は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテーメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、又は、デジタルビデオレコーダであってもよい。更なる実装形態では、デバイス１０００は、データを処理する又はトランジスタを採用する別の電子デバイスであってもよい。
【００４５】
本開示及び本明細書に記載される特徴から、数多くの実施形態が明らかであり、様々な構成と組み合わせ可能である。本発明の一実施形態は、トランジスタデバイスを提供する。デバイスは、チャネル領域を有する基板と、チャネル領域の上方に設けられたゲート電極とを備える。ゲート誘電体層が、ゲート電極とチャネル領域との間に設けられ、ｐ型及びｎ型ソース／ドレイン領域が、チャネル領域に隣接して基板に設けられる。デバイスは更に、ｐ型ソース／ドレイン領域の少なくとも一部分の上にボロンドープゲルマニウム層を備える。ボロンドープゲルマニウム層は、９０原子％を超える濃度のゲルマニウムと、１Ｅ２０ｃｍ−３を超える濃度のボロンを含む。デバイスは更に、ボロンドープゲルマニウム層の上に金属−ゲルマニウム化物ソース／ドレインコンタクトを備える。このような例では、ボロンドープゲルマニウム層は、デバイスのｐ型ソース／ドレイン領域上にのみ形成される。別の実施形態例では、デバイスは更に、誘電体を備える。別の例では、デバイスは更に、基板とｐ型及びｎ型ソース／ドレイン領域のうちの少なくとも１つとの間に段階的に濃度が変化するバッファ、及び／又は、ｐ型及びｎ型ソース／ドレイン領域のうちの少なくとも１つとボロンドープゲルマニウム層との間に段階的に濃度が変化するバッファを備える。このような場合、ｐ型ソース／ドレイン領域及びｎ型ソース／ドレイン領域のうちの少なくとも１つとボロンドープゲルマニウム層との間に設けられるバッファは、ｐ型ソース／ドレイン領域及びｎ型ソース／ドレイン領域のうちの少なくとも１つに適合するベースレベル濃度から原子百分率で９５％を超える高濃度まで段階的に変化するゲルマニウム濃度を有する。このよう一例では、高濃度は、純粋なゲルマニウムを表す濃度である。別の例では、ｐ型ソース／ドレイン領域及びｎ型ソース／ドレイン領域のうちの少なくとも１つとボロンドープゲルマニウム層との間に設けられるバッファは、ｐ型ソース／ドレイン領域及びｎ型ソース／ドレイン領域のうちの少なくとも１つに適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有する。別の例では、ボロンドープゲルマニウム層は、ゲルマニウム及びボロンのうち少なくとも一つが段階的に変化する濃度を有する。別の例では、ｐ型ソース／ドレイン領域及びｎ型ソース／ドレイン領域は、基板に適合するベースレベル濃度から原子百分率で５０％を超える高濃度まで段階的に変化するゲルマニウム濃度を有するシリコンゲルマニウム、及び、原子百分率で９５％を超える高濃度ゲルマニウム濃度を有するボロンドープゲルマニウム層を有する。ｐ型ソース／ドレイン領域及びｎ型ソース／ドレイン領域は、基板に適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有するボロンドープシリコンゲルマニウムを有する。別の例では、ｐ型ソース／ドレイン領域及びｎ型ソース／ドレイン領域は、シリコン又はシリコンゲルマニウムを有する。デバイスは更に、ｐ型ソース／ドレイン領域及びｎ型ソース／ドレイン領域のうちの少なくとも１つとボロンドープゲルマニウム層との間にバッファを備え、バッファは、ｐ型ソース／ドレイン領域及びｎ型ソース／ドレイン領域のうちの少なくとも１つに適合するベースレベル濃度から原子百分率で５０％を超える高濃度まで段階的に変化するゲルマニウム濃度、及び、ｐ型ソース／ドレイン領域及びｎ型ソース／ドレイン領域のうちの少なくとも１つに適合するベースレベル濃度から１Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有する。別の例では、ボロンドープゲルマニウム層は、原子百分率で９８％を超えるゲルマニウム濃度、及び、２Ｅ２０ｃｍ−３を超えるボロン濃度を有する。別の実施形態は、１以上の集積回路を有するプリント回路基板を備え、１以上の集積回路のうちの少なくとも１つは、上記に記載されたトランジスタデバイスを１以上含む電子デバイスを提供する。このような一例において、１以上の集積回路は、通信チップ及びプロセッサの少なくとも一つを含み、通信チップ及びプロセッサの少なくとも一つは、トランジスタデバイスを有する。このような一例において、電子デバイスは、コンピュータデバイスである。
【００４６】
本発明の別の実施形態では、トランジスタデバイスを提供する。この実施形態では、デバイスは、チャネル領域を有する基板、チャネル領域上方のゲート電極、及び、ゲート電極とチャネル領域との間に設けられたゲート誘電体層、及び、ゲート電極の両側に設けられたスペーサを備える。デバイスは更に、基板及びチャネル領域に隣接してｐ型及びｎ型ソース／ドレイン領域を備え、ｐ型及びｎ型ソース／ドレイン領域はそれぞれ、ゲート誘電体層及び／又は対応するスペーサの下に延在する先端領域を有する。デバイスは更に、少なくともｐ型ソース／ドレイン領域の一部分上に、原子百分率で９５％を超える濃度のゲルマニウムと２Ｅ２０ｃｍ−３を超える濃度のボロンを含有するボロンドープゲルマニウム層を備える。デバイスは更に、ボロンドープゲルマニウム層の上に、金属−ゲルマニウム化物ソース／ドレインコンタクトを備える。デバイスは、平面型トランジスタ又はＦｉｎＦＥＴトランジスタのうちの一つである。このような場合、デバイスは更に、ｐ型及びｎ型ソース／ドレイン領域のうちの少なくとも１つとボロンドープゲルマニウム層との間にバッファを備え、バッファは、ｐ型及びｎ型ソース／ドレイン領域のうちの少なくとも１つに適合するベースレベル濃度から原子百分率で９５％を超える高濃度まで段階的に変化するゲルマニウム濃度、及び、ｐ型及びｎ型ソース／ドレイン領域のうちの少なくとも１つに適合するベースレベル濃度から２Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有する。別の例では、ボロンドープゲルマニウム層は、ゲルマニウム及びボロンのうち少なくとも一つが段階的な濃度を有する。別の例では、ｐ型及びｎ型ソース／ドレイン領域は、基板に適合するベースレベル濃度から原子百分率で５０％を超える高濃度まで段階的に変化するゲルマニウム濃度を有するシリコンゲルマニウム、及び、原子百分率で９８％を超える高濃度ゲルマニウム濃度を有するボロンドープゲルマニウム層を有する。別の例では、ｐ型及びｎ型ソース／ドレイン領域は、基板に適合するベースレベル濃度から２Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有する。別の例では、ｐ型及びｎ型ソース／ドレイン領域は、一定のゲルマニウム濃度を有するシリコンゲルマニウムを有し、デバイスは更に、ｐ型及びｎ型ソース／ドレイン領域とボロンドープゲルマニウム層との間にバッファを備え、バッファは、ｐ型及びｎ型ソース／ドレイン領域に適合するベースレベル濃度から原子百分率で５０％を超える高濃度まで段階的に変化するゲルマニウム濃度、及び、ｐ型及びｎ型ソース／ドレイン領域に適合するベースレベル濃度から２Ｅ２０ｃｍ−３を超える高濃度まで段階的に変化するボロン濃度を有し、バッファは１００オングストローム未満の厚みを有する。別の実施形態では、通信チップ及び／又はプロセッサを有する回路基板を備えるコンピュータデバイス（例えば、デスクトップ又はっポータブルコンピュータ等）を提供し、通信チップ及び／又はプロセッサのうちの少なくとも一つは、本章で様々に規定されるような１以上のトランジスタデバイスを有する。
【００４７】
本発明の別の実施形態では、トランジスタデバイスを形成する方法を提供する。方法は、チャネル領域を有する基板を設ける段階と、チャネル領域の上方にゲート電極を設ける段階とを備え、ゲート電極とチャネル領域との間にゲート誘電体層が設けられる。方法は更に、基板に及びチャネル領域に隣接してｐ型及びｎ型ソース／ドレイン領域を設ける段階と、ｐ型ソース／ドレイン領域の少なくとも一部分上にボロンドープゲルマニウム層を設ける段階とを備える。ボロンドープゲルマニウム層は、原子百分率で９０％を超える濃度のゲルマニウムと１Ｅ２０ｃｍ−３を超える濃度のボロンを有する。方法は更に、ボロンドープゲルマニウム層上に、金属−ゲルマニウム化物ソース／ドレインコンタクトを設ける段階を備える。このような実施形態の場合、方法は更に、基板とｐ型及びｎ型ソース／ドレイン領域のうちの少なくとも１つとの間に段階的に濃度が変化するバッファを設ける段階、及び／又は、ｐ型及びｎ型ソース／ドレイン領域のうちの少なくとも１つとボロンドープゲルマニウム層との間に段階的に濃度が変化するバッファを設ける段階を備える。別の例では、ボロンドープゲルマニウム層では、ゲルマニウム及びボロンのうちの少なくとも一つの濃度が段階的に変化する（段階的に濃度が変化するバッファと共に又はバッファなしで使用される）。方法は、例えば、コンピュータデバイスのような任意の電子デバイスの製造で採用されてもよい。
【００４８】
上記の本発明の実施形態例は、本発明を例示及び説明する目的で示されたものである。本発明を、開示された形態に厳密に限定することを意図していない。数多くの変形及び改良が本開示に沿って可能である。本発明の範囲を詳細に説明に限定することは意図しておらず、本発明の範囲は添付の特許請求の範囲によって限定される。
【図１Ａ】
0005732142.tif 000003
【図１Ｂ】
0005732142.tif 000004
【図１Ｃ】
0005732142.tif 000005
【図２】
0005732142.tif 000006
【図３Ａ】
0005732142.tif 000007
【図３Ｂ】
0005732142.tif 000008
【図３Ｃ】
0005732142.tif 000009
【図３Ｄ】
0005732142.tif 000010
【図３Ｅ】
0005732142.tif 000011
【図３Ｆ】
0005732142.tif 000012
【図３Ｇ】
0005732142.tif 000013
【図３Ｈ】
0005732142.tif 000014
【図３Ｉ】
0005732142.tif 000015
【図４】
0005732142.tif 000016
【図５Ａ】
0005732142.tif 000017
【図５Ｂ】
0005732142.tif 000018
【図５Ｃ】
0005732142.tif 000019
【図５Ｄ】
0005732142.tif 000020
【図５Ｅ】
0005732142.tif 000021
【図５Ｆ】
0005732142.tif 000022
【図６】
0005732142.tif 000023
【図７】
0005732142.tif 000024
【図８】
0005732142.tif 000025