(57)【特許請求の範囲】
【請求項１】
所定周期でトランジスタをスイッチング制御して、出力電圧を制御する電源コントローラであって、
前記出力電圧に対応する第１のフィードバック電圧と第１基準電圧との差電圧に基づいて差動出力信号を出力する増幅回路と、
前記差動出力信号に応じて第１バイアス電流を分流する第１差動回路と、
前記第１差動回路により分流される前記第１バイアス電流に応じて充電が行なわれる容量素子と、
前記容量素子の端子電圧と所定電圧とを比較する比較器と、
前記所定周期の長さを有するクロック信号と前記比較器から出力される出力信号とに応じて前記トランジスタをスイッチング制御する制御部と、
を備え、
前記増幅回路は、
前記第１基準電圧より電圧値が低い第２基準電圧と前記第１のフィードバック電圧とを比較する比較回路と、
前記クロック信号の第１クロックサイクルに応じて前記第１のフィードバック電圧を保持し、前記第１クロックサイクルの次のクロックサイクルである前記クロック信号の第２クロックサイクルに応じて保持された前記第１のフィードバック電圧を第２のフィードバック電圧として出力するサンプルホールド回路と、
前記比較回路の比較結果に応じて第２バイアス電流に基づく第１電流が供給され、前記第１のフィードバック電圧と前記第２のフィードバック電圧とに基づいて差動出力電流を出力する差動対と、
前記差電圧に基づいて、前記第２バイアス電流に基づく第２電流に前記差動出力電流を加算して、前記差動出力信号を出力する第２差動回路とを備えることを特徴とする電源コントローラ。
【請求項２】
前記差動対は、前記第１のフィードバック電圧が前記第２基準電圧より高い場合は、前記差動出力電流の出力を停止することを特徴とする請求項１に記載の電源コントローラ。
【請求項３】
所定周期でトランジスタをスイッチング制御して、出力電圧を制御する電源コントローラと、
前記電源コントローラにより給電される負荷回路とを備え、
前記電源コントローラは、
前記出力電圧に対応する第１のフィードバック電圧と第１基準電圧との差電圧に基づいて差動出力信号を出力する増幅回路と、
前記差動出力信号に応じて第１バイアス電流を分流する第１差動回路と、
前記第１差動回路により分流される前記第１バイアス電流に応じて充電が行なわれる容量素子と、
前記容量素子の端子電圧と所定電圧とを比較する比較器と、
前記所定周期の長さを有するクロック信号と前記比較器から出力される出力信号とに応じて前記トランジスタをスイッチング制御する制御部と、
を備え、
前記増幅回路は、
前記第１基準電圧より電圧値が低い第２基準電圧と前記第１のフィードバック電圧とを比較する比較回路と、
前記クロック信号の第１クロックサイクルに応じて前記第１のフィードバック電圧を保持し、前記第１クロックサイクルの次のクロックサイクルである前記クロック信号の第２クロックサイクルに応じて保持された前記第１のフィードバック電圧を第２のフィードバック電圧として出力するサンプルホールド回路と、
前記比較回路の比較結果に応じて第２バイアス電流に基づく第１電流が供給され、前記第１のフィードバック電圧と前記第２のフィードバック電圧とに基づいて差動出力電流を出力する差動対と、
前記差電圧に基づいて、前記第２バイアス電流に基づく第２電流に前記差動出力電流を加算して、前記差動出力信号を出力する第２差動回路とを備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本願に開示の技術は、スイッチング電源の出力電圧を制御する電源コントローラ、および該電源を使用する電子機器に関するものである。
【背景技術】
【０００２】
スイッチング制御によるＤＣ−ＤＣコンバータ電源について、各種の制御方式が提案されている。こうした制御方式の一例として、差動対と容量素子とを備え、差動対をバイアスするバイアス電流が分流されて出力される差動出力電流により容量素子を充電してスイッチングのタイミングを制御するものがある。差動対により、基準電圧と出力電圧とが比較され基準電圧に対する出力電圧の誤差電圧に応じて分流電流が差動出力電流として出力され、容量素子が充電される。容量素子は、スイッチング周期ごとに初期化のために放電された上で充電が開始される。スイッチングの１周期内で容量素子の端子間電圧が充電により所定の電圧に達することに応じて、スイッチング動作が行なわれる（非特許文献１など）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Massimiliano Belloni、他２名、”High Efficiency DC-DC Buck Converter with 60/120-MHz Switching Frequency and 1-A Output Current”、Proceedings of ESSCIRC 2009、14-18 Sept, 2009、p.452-455
【発明の概要】
【発明が解決しようとする課題】
【０００４】
背景技術に開示される制御方式において、出力電圧が基準電圧に一致する平衡状態に制御されている場合、差動対ではバイアス電流が２つの電流経路の各々に同量に分流される。容量素子はバイアス電流の半分の分流電流で充電される。負荷変動等により過渡的に出力電圧が変動すると、バイアス電流は差動対の何れか一方に偏在して分流されることとなる。容量素子を充電する分流電流は最大でバイアス電流とはなるものの、分流量の変化は素子の相互コンダクタンス（ｇｍ）で制限される。出力電圧の過渡的な変動は、一般に１０ｍＶ前後のオーダーであり、スイッチング動作におけるデューティ変動に寄与する分流電流の増分が制限されており、十分に高速な過渡応答性能を実現できない場合があり問題である。
【０００５】
また、入力電圧や出力電圧によってスイッチング動作のデューティは変化する。デューティの変化により、差動対のバイアス電流の分流比が２経路で同量となるバランス状態とは異なる分流比になることが考えられる。分流比のずれは差動対に入力される出力電圧の基準電圧からのずれを招来する。背景技術では、差動回路のｇｍに従い、分流電流／ｇｍの出力電圧変化が生じる。つまり、入力電圧などの変化に応じて一定の出力電圧変化を生じてしまうため問題である。
【０００６】
本願に開示される技術は、上記の課題に鑑み提案されたものであって、差動対と容量素子とを備え、差動対をバイアスするバイアス電流が分流されて出力される分流電流により容量素子を充電してスイッチングのタイミングを制御する制御方式において、出力電圧の変化に対するスイッチング動作のデューティ変動のゲインを大きくすることにより、出力電圧変動に伴う過渡応答特性の改善と出力電圧精度の改善を図ることが可能な電源コントローラ、および電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願に開示される技術に係る電源コントローラは、所定周期でトランジスタをスイッチング制御して、出力電圧を制御する電源コントローラである。出力電圧に対応する第１のフィードバック電圧と第１基準電圧との差電圧に基づいて差動出力信号を出力する増幅回路と、差動出力信号に応じて第１バイアス電流を分流する第１差動回路と、第１差動回路により分流される第１バイアス電流に応じて充電が行なわれる容量素子と、容量素子の端子電圧と所定電圧とを比較する比較器と、所定周期の長さを有するクロック信号と比較器から出力される出力信号とに応じてトランジスタをスイッチング制御する制御部と、を備え、増幅回路は、第１基準電圧より電圧値が低い第２基準電圧と第１のフィードバック電圧とを比較する比較回路と、クロック信号の第１クロックサイクルに応じて第１のフィードバック電圧を保持し、第１クロックサイクルの次のクロックサイクルであるクロック信号の第２クロックサイクルに応じて保持された第１のフィードバック電圧を第２のフィードバック電圧として出力するサンプルホールド回路と、比較回路の比較結果に応じて第２バイアス電流に基づく第１電流が供給され、第１のフィードバック電圧と第２のフィードバック電圧とに基づいて差動出力電流を出力する差動対と、差電圧に基づいて、第２バイアス電流に基づく第２電流に差動出力電流を加算して、差動出力信号を出力する第２差動回路とを備えて電源コントローラが提供される。
また、本願に開示される技術に係る電源機器は、上記した電源コントローラと、電源コントローラにより給電される負荷回路とを備えている。
【発明の効果】
【０００８】
本願に開示される技術に係る電源コントローラ、および電子機器によれば、出力電圧の微少変動に対してデューティを大きく変化させることができ、出力電圧の目標値からのズレを小さな電圧値に抑えることができ、入力電圧と出力電圧とに応じて異なるデューティで制御される際も出力電圧の精度が改善される。また、出力電圧の変動に対してデューティを大きく変化させることができ、出力電圧の過渡的な変動に対する応答特性が改善される。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係るスイッチング電源の回路図である。
【図２】実施形態に係るスイッチング電源の動作波形図である。
【図３】差動増幅回路１０Ｂを備える変形例である。
【図４】差動増幅回路１０Ｃを備える変形例である。
【図５】サンプルホールド回路の動作波形である。
【図６】差動回路の別例である差動回路１１Ｂの回路図である。
【図７】スイッチング電源装置を搭載した電子機器を示すブロック図である。
【発明を実施するための形態】
【００１０】
図１は、実施形態に係るスイッチング電源１の回路図である。
スイッチング電源１は、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と、増幅回路１０Ａと、差動回路１１Ａと、ミラー回路１２と、充電回路１３と、コンパレータ回路１４と、インバータ回路１５と、クロック生成回路１６と、ＲＳフリップフロップ回路１７と、ｐＭＯＳトランジスタＭ７と、整流用ダイオードＤと、インダクタＬと、キャパシタＣＯとを備える。
【００１１】
抵抗Ｒ１と抵抗Ｒ２とは出力線Ｖ＿ＯＵＴＬと接地電圧との間で直列に接続される。抵抗Ｒ１と抵抗Ｒ２とを接続する結線がフィードバック線Ｖ＿ＦＢＬである。抵抗Ｒ１は出力線Ｖ＿ＯＵＴＬとフィードバック線Ｖ＿ＦＢＬとの間に接続され、抵抗Ｒ２はフィードバック線Ｖ＿ＦＢＬと接地電圧との間に接続される。フィードバック線Ｖ＿ＦＢＬより出力電圧Ｖ＿ＯＵＴを分圧したフィードバック電圧Ｖ＿ＦＢが供給される。
【００１２】
増幅回路１０Ａは、反転入力端子には増幅回路１０Ａの出力端子に接続される増幅線Ｖ＿ＡＭＰＬと基準電圧Ｖ＿Ｒとの間を抵抗Ｒ３、Ｒ４で直列接続した接続点が入力される。抵抗Ｒ３は増幅線Ｖ＿ＡＭＰＬと接続点との間に接続され、抵抗Ｒ４は接続点と基準電圧Ｖ＿Ｒとの間に接続される。非反転入力端子にはフィードバック線Ｖ＿ＦＢＬが接続されフィードバック電圧Ｖ＿ＦＢが入力される。出力端子には増幅線Ｖ＿ＡＭＰＬが接続され増幅電圧Ｖ＿ＡＭＰが出力される。増幅回路１０Ａは抵抗Ｒ３、Ｒ４と共に非反転増幅回路１０に結線されているため、電圧増幅率Ａ＿Ｖ１は、抵抗Ｒ３とＲ４とによって設定される（Ａ＿Ｖ１＝１＋Ｒ３／Ｒ４）。このとき、基準電圧Ｖ＿Ｒを基準とする。従って、増幅電圧Ｖ＿ＡＭＰは、フィードバック電圧Ｖ＿ＦＢを電圧増幅率Ａ＿Ｖ１で増幅した電圧から（Ｒ３／Ｒ４）×Ｖ＿Ｒを減算した値になる（Ｖ＿ＡＭＰ＝Ａ＿Ｖ１×Ｖ＿ＦＢ−（Ｒ３／Ｒ４）×Ｖ＿Ｒ）。フィードバック電圧Ｖ＿ＦＢと基準電圧Ｖ＿Ｒとが等しいとき、増幅電圧Ｖ＿ＡＭＰはフィードバック電圧Ｖ＿ＦＢ、したがって基準電圧Ｖ＿Ｒと等しくなり、差動回路１１Ａはバランス状態となる。フィードバック電圧Ｖ＿ＦＢが基準電圧Ｖ＿Ｒと比較し低いほど増幅電圧Ｖ＿ＡＭＰは低くなり、フィードバック電圧Ｖ＿ＦＢが基準電圧Ｖ＿Ｒと比較し高いほど増幅電圧Ｖ＿ＡＭＰは高くなる。
【００１３】
差動回路１１Ａは、電流Ｉ１を供給する定電流源Ｉ１Ｓと、ｐＭＯＳトランジスタＭ１と、ｐＭＯＳトランジスタＭ２とを備える。ｐＭＯＳトランジスタＭ１と、Ｍ２とは同じ電流能力を持つ。定電流源Ｉ１Ｓは、ｐＭＯＳトランジスタＭ１のソース端子およびｐＭＯＳトランジスタＭ２のソース端子に一端が接続される。他端は入力電圧Ｖ＿ＩＮに接続される。ｐＭＯＳトランジスタＭ１は、ゲート端子に基準電圧Ｖ＿Ｒが入力され、ドレイン端子は接地電圧に接続される。ｐＭＯＳトランジスタＭ２は、ゲート端子に増幅線Ｖ＿ＡＭＰＬが接続され増幅電圧Ｖ＿ＡＭＰが入力され、ドレイン端子は後述するミラー回路１２のｎＭＯＳトランジスタＭ３のドレイン端子に接続される。
【００１４】
差動回路１１Ａは、基準電圧Ｖ＿Ｒと増幅電圧Ｖ＿ＡＭＰとが等しいバランス状態では、ｐＭＯＳトランジスタＭ１とＭ２とに分流される電流は等しく、ｐＭＯＳトランジスタＭ１とＭ２とが流す分流電流は共に電流Ｉ１の１／２である。
【００１５】
増幅電圧Ｖ＿ＡＭＰが基準電圧Ｖ＿Ｒと比較し高い場合、ｐＭＯＳトランジスタＭ２に流れる分流電流Ｉ（Ｍ２）はバランス状態と比べ減少する。増幅電圧Ｖ＿ＡＭＰが高いほど分流電流Ｉ（Ｍ２）は減少し最小は０Ａとなる。つまり、バランス状態から増幅電圧Ｖ＿ＡＭＰが増加するとき、差動回路１１Ａによって分流される分流電流Ｉ（Ｍ２）は、電流Ｉ１の１／２から０Ａまで減少する。増幅電圧Ｖ＿ＡＭＰは、フィードバック電圧Ｖ＿ＦＢに電圧増幅率Ａ＿Ｖ１を乗じて増幅されるため、増幅回路１０Ａのある場合は、増幅回路１０Ａのない場合と比較し、出力電圧Ｖ＿ＯＵＴの増加に対する分流電流Ｉ（Ｍ２）の減少量を大きくすることができる。
【００１６】
一方、増幅電圧Ｖ＿ＡＭＰが基準電圧Ｖ＿Ｒと比較し低い場合、分流電流Ｉ（Ｍ２）はバランス状態と比べ増加する。増幅電圧Ｖ＿ＡＭＰが低いほど分流電流Ｉ（Ｍ２）は増加し最大は電流Ｉ１となる。つまり、バランス状態から増幅電圧Ｖ＿ＡＭＰが減少するとき、差動回路１１Ａによって分流される分流電流Ｉ（Ｍ２）は、電流Ｉ１の１／２から電流Ｉ１まで増加する。増幅電圧Ｖ＿ＡＭＰは、フィードバック電圧Ｖ＿ＦＢに電圧増幅率Ａ＿Ｖ１を乗じて増幅されるため、増幅回路１０Ａのある場合は、増幅回路１０Ａのない場合と比較し、出力電圧Ｖ＿ＯＵＴの減少に対する分流電流Ｉ（Ｍ２）の増加量を大きくすることができる。
【００１７】
ミラー回路１２は、ｎＭＯＳトランジスタＭ３と、ｎＭＯＳトランジスタＭ４とを備える。ここで、ｎＭＯＳトランジスタＭ３と、Ｍ４の電流能力とは同じ電流能力を持つものとする。ｎＭＯＳトランジスタＭ３のドレイン端子とゲート端子とは差動回路１１ＡのｐＭＯＳトランジスタＭ２のドレイン端子に接続される。ｎＭＯＳトランジスタＭ３のゲート端子とｎＭＯＳトランジスタＭ４のゲート端子とは接続されている。よって、ｎＭＯＳトランジスタＭ４に流れる電流はｐＭＯＳトランジスタＭ２、Ｍ３の流れる分流電流Ｉ（Ｍ２）と等しい。
【００１８】
充電回路１３は、キャパシタＣＰと、スイッチＳ１とを備える。キャパシタＣＰは、入力電圧Ｖ＿ＩＮとミラー回路１２のｎＭＯＳトランジスタＭ４のドレイン端子に接続される接続線Ｖ＿ＣＰＬとの間に接続される。キャパシタＣＰを充電する充電電流Ｉ＿ＣＰは、ｎＭＯＳトランジスタＭ４のソース・ドレイン間に流れる電流と等しい。従って、ミラー回路１２から出力される分流電流Ｉ（Ｍ２）と等しい。接続線Ｖ＿ＣＰＬの電圧を端子電圧Ｖ＿ＣＰとする。スイッチＳ１はキャパシタＣＰの端子間に接続され、後述するクロック生成回路１６から出力されるクロック信号ＣＫによって制御される。
【００１９】
コンパレータ回路１４の非反転入力端子には接続線Ｖ＿ＣＰＬが接続され端子電圧Ｖ＿ＣＰが入力される。反転入力端子には基準電源が接続される。出力端子はインバータ回路１５の入力端子に接続される。反転入力端子には、入力電圧Ｖ＿ＩＮから基準電源の電圧値Ｖ＿Ｔを減じた電圧（Ｖ＿ＩＮ−Ｖ＿Ｔ）が入力される。インバータ回路１５はコンパレータ回路１４の出力信号の位相を反転させる。端子電圧Ｖ＿ＣＰが電圧（Ｖ＿ＩＮ−Ｖ＿Ｔ）より高電圧である場合にはコンパレータ回路１４の出力端子はハイレベルを出力する。このとき、インバータ回路１５の出力信号はローレベルである。端子電圧Ｖ＿ＣＰが電圧（Ｖ＿ＩＮ−Ｖ＿Ｔ）を下回るとコンパレータ回路１４の出力端子はローレベルに反転する。これにより、インバータ回路１５の出力信号はローレベルからハイレベルに遷移する。
【００２０】
クロック生成回路１６の出力端子にはクロック線ＣＫＬが接続されクロック信号ＣＫが出力される。ここで、クロック信号ＣＫはクロックサイクルの開始に伴いハイレベルのパルスを出力するものとする。
【００２１】
ＲＳフリップフロップ回路１７は、セット端子（Ｓ）にインバータ回路１５の出力端子が接続されインバータ回路１５の出力信号が入力される。リセット端子（Ｒ）にクロック線ＣＫＬが接続されクロック信号ＣＫが入力される。出力端子（ＸＱ）は、制御線Ｖ＿ＸＱＬが接続され制御信号Ｖ＿ＸＱが出力される。制御線Ｖ＿ＸＱＬはｐＭＯＳトランジスタＭ７のゲート端子に接続される。
【００２２】
セット端子（Ｓ）の入力信号がハイレベルに遷移すると制御信号Ｖ＿ＸＱはローレベルに遷移する。ｐＭＯＳトランジスタＭ７はオン状態になり、ｐＭＯＳトランジスタＭ７のソース端子に入力された入力電圧Ｖ＿ＩＮを後述するインダクタＬに供給する。
【００２３】
一方、リセット端子（Ｒ）の入力信号がハイレベル遷移するとｐＭＯＳトランジスタＭ７のゲート端子はハイレベルに遷移し、ｐＭＯＳトランジスタＭ７はオフ状態になり、インダクタＬへの入力電圧Ｖ＿ＩＮの供給を停止する。
【００２４】
インダクタＬは、ｐＭＯＳトランジスタＭ７のドレイン端子とキャパシタＣＯの一端との間に接続される。キャパシタＣＯの他端子は接地電圧に接続される。整流用ダイオードＤは、カソードがｐＭＯＳトランジスタＭ７とインダクタＬとの接点に接続される。アノードは接地電位に接続される。出力線Ｖ＿ＯＵＴＬには、インダクタＬおよびキャパシタＣＯが接続される。出力線Ｖ＿ＯＵＴＬより出力電圧Ｖ＿ＯＵＴが給電される。
【００２５】
実施形態に係るスイッチング電源１は、降圧型のスイッチング電源である。クロック信号ＣＫによる一定のクロックサイクルでスイッチング動作が行なわれる。充電回路１３におけるキャパシタＣＰの充電時間によりオフ期間の制御がされデューティを制御することができる。降圧型のＤＣ−ＤＣコンバータの場合、デューティは出力電圧Ｖ＿ＯＵＴ／入力電圧Ｖ＿ＩＮであることが知られている。
【００２６】
図２は実施形態に係るスイッチング電源１の動作波形図である。図２の領域（Ｉ）を用いスイッチング電源１のスイッチング動作について説明する。クロック生成回路１６からクロック信号ＣＫがハイレベルのパルス信号で出力されるとＲＳフリップフロップ回路１７はリセットされ、制御信号Ｖ＿ＸＱがローレベルからハイレベルに遷移する。ｐＭＯＳトランジスタＭ７のゲート端子にはハイレベルが入力される。ｐＭＯＳトランジスタＭ７はオフ状態になる。このとき、オフ期間Ｔ＿ＯＦＦが開始し、インダクタＬに蓄積されている電磁エネルギーが接地電圧から整流用ダイオードＤおよびインダクタＬを介して流れる回生電流によりキャパシタＣＯに向かって放出される。いわゆる回生状態である。クロック信号ＣＫのハイレベルのパルス信号は、充電回路１３が備えるスイッチＳ１を導通する。これにより、キャパシタＣＰは放電され端子電圧Ｖ＿ＣＰは入力電圧Ｖ＿ＩＮとなり、キャパシタＣＰが初期化される。クロック信号ＣＫがローレベルになるとスイッチＳ１は開放状態となり、充電電流Ｉ＿ＣＰによってキャパシタＣＰは充電される。キャパシタＣＰの充電に伴い端子電圧Ｖ＿ＣＰの低下が開始される。
【００２７】
キャパシタＣＰの充電が継続され端子電圧Ｖ＿ＣＰが電圧（Ｖ＿ＩＮ−Ｖ＿Ｔ）を下回るとコンパレータ回路１４の出力端子はハイレベルからローレベルに遷移する。これにより、インバータ回路１５を介してＲＳフリップフロップ回路１７のセット端子（Ｓ）はハイレベルに遷移する。制御信号Ｖ＿ＸＱはハイレベルからローレベルに遷移する。ｐＭＯＳトランジスタＭ７はオン状態になり、オン期間Ｔ＿ＯＮが開始する。オン期間Ｔ＿ＯＮは次のオフ期間Ｔ＿ＯＦＦの開始まで継続する。すなわち、クロック信号ＣＫがハイレベルのパルス信号で出力されてからキャパシタＣＰが充電されて端子電圧Ｖ＿ＣＰが電圧（Ｖ＿ＩＮ−Ｖ＿Ｔ）を下回るまでの間、ｐＭＯＳトランジスタＭ７がオフ状態を継続する。この期間がオフ期間Ｔ＿ＯＦＦである。
【００２８】
ｐＭＯＳトランジスタＭ７のオンにより入力電圧Ｖ＿ＩＮがインダクタＬに供給される。クロックサイクルＴ＿Ｃ経過後、再びクロック信号ＣＫがハイレベルのパルスで出力されると、ｐＭＯＳトランジスタＭ７はオフ状態になりキャパシタＣＰは初期化される。以下、クロックサイクルＴ＿Ｃごとにスイッチング電源のスイッチング動作が繰り返される。
【００２９】
充電回路１３は、増幅電圧Ｖ＿ＡＭＰに従い、充電電流Ｉ＿ＣＰが変化することにより、端子電圧Ｖ＿ＣＰの電圧値の時間当たりの低下速度を制御する。これにより、ｐＭＯＳトランジスタＭ７のオフ状態の期間であるオフ期間Ｔ＿ＯＦＦが制御される。クロック生成回路１６では一定周期のクロック信号ＣＫを出力し、クロック信号ＣＫによりスイッチング動作の周期が決定されるため、オフ期間Ｔ＿ＯＦＦの制御によりスイッチング動作のデューティが決定される。
【００３０】
充電電流Ｉ＿ＣＰは、差動回路１１Ａによって分流される分流電流Ｉ（Ｍ２）と等しい。分流電流Ｉ（Ｍ２）は差動回路１１Ａに入力される増幅電圧Ｖ＿ＡＭＰと基準電圧Ｖ＿Ｒとの電圧差により制御される。従って、充電電流Ｉ＿ＣＰは差動回路１１Ａに入力される増幅電圧Ｖ＿ＡＭＰと基準電圧Ｖ＿Ｒとの電圧差により制御される。
【００３１】
図２の領域（ＩＩ）は負荷電流が急減した過渡的な状態である。このとき、出力電圧Ｖ＿ＯＵＴが過渡的に上昇し、フィードバック電圧Ｖ＿ＦＢが上昇する。フィードバック電圧Ｖ＿ＦＢが増幅された増幅電圧Ｖ＿ＡＭＰも上昇するので、領域（Ｉ）の場合に比して、キャパシタＣＰの充電電流Ｉ＿ＣＰは小さく端子電圧Ｖ＿ＣＰの傾きは緩くなる。領域（ＩＩ）の波形において、端子電圧Ｖ＿ＣＰはクロックサイクルＴ＿Ｃの１周期内では電圧（Ｖ＿ＩＮ−Ｖ＿Ｔ）を下回ることがない。そのため、ＲＳフリップフロップ１７がセットされず、ｐＭＯＳトランジスタＭ７はオフ状態のままであり、デューティは０％となる。
【００３２】
負荷電流が急減して出力電圧Ｖ＿ＯＵＴが動的に変動し、フィードバック電圧Ｖ＿ＦＢが過渡的に上昇するとき、増幅回路１０Ａのある場合には、フィードバック電圧Ｖ＿ＦＢが増幅されて増幅電圧Ｖ＿ＡＭＰが出力され、差動回路１１Ａに入力されるため、分流電流Ｉ（Ｍ２）の減少幅が大きくなり、オフ期間Ｔ＿ＯＦＦの増加量を大きく変動させることができる。つまり、より小さい出力電圧Ｖ＿ＯＵＴの増加量でデューティを大幅に低減することができる。したがって、負荷の急減等における出力電圧Ｖ＿ＯＵＴの過渡的な増加に対して、出力電圧Ｖ＿ＯＵＴの増大幅の小さな段階でデューティを０％とすることができる。これにより、負荷への電力供給を停止して出力電圧Ｖ＿ＯＵＴの更なる増加を停止することができる。負荷の急激な変動に伴う出力電圧Ｖ＿ＯＵＴの過渡的な増加といった動的な変動に対する応答特性を改善することができる。
【００３３】
図２の領域（ＩＩＩ）は負荷電流が急増した過渡的な状態である。このとき、出力電圧Ｖ＿ＯＵＴが過渡的に減少し、フィードバック電圧Ｖ＿ＦＢが減少する。領域（Ｉ）の場合に比して、キャパシタＣＰの充電電流Ｉ＿ＣＰは大きく端子電圧Ｖ＿ＣＰの傾きは急になる。領域（ＩＩＩ）の波形において、端子電圧Ｖ＿ＣＰが電圧（Ｖ＿ＩＮ−Ｖ＿Ｔ）を下回るタイミングは領域（Ｉ）の場合に比して早く、オフ期間Ｔ＿ＯＦＦは短くなる。端子電圧Ｖ＿ＣＰが電圧（Ｖ＿ＩＮ−Ｖ＿Ｔ）を下回ってから、クロック信号ＣＫがハイレベルのパルス信号で出力される次の周期の開始までのオン期間Ｔ＿ＯＮは領域（Ｉ）に比して長くなり、大きなデューティで動作する。
【００３４】
負荷電流の急激な増大により出力電圧Ｖ＿ＯＵＴが動的に変動し、フィードバック電圧Ｖ＿ＦＢが過渡的に上昇するとき、増幅回路１０Ａのある場合には、オフ期間Ｔ＿ＯＦＦの減少量を大きく変動させることができる。つまり、より小さい出力電圧Ｖ＿ＯＵＴの減少量でデューティを大幅に増大させることができる。したがって、負荷の急増等による出力電圧Ｖ＿ＯＵＴの過渡的な低下に対して、出力電圧Ｖ＿ＯＵＴの減少量の小さな段階でデューティを大幅に増大させることができ、負荷への電力供給の期間を長くし、過渡的に低下した出力電圧Ｖ＿ＯＵＴを迅速に増加させることができる。負荷の急激な変動に伴う出力電圧Ｖ＿ＯＵＴの過渡的な低下といった動的な変動に対する応答特性を改善することができる。
【００３５】
従って、スイッチング電源１は増幅回路１０Ａを備えることにより、出力電圧Ｖ＿ＯＵＴの変化に対するスイッチング動作のデューティ変動のゲインを大きくすることができる。負荷電流が急変して出力電圧Ｖ＿ＯＵＴが動的に変動するとき、出力電圧Ｖ＿ＯＵＴ変動に伴う過渡応答特性の改善を図ることができる。
【００３６】
ここで、スイッチング電源１では、入力電圧Ｖ＿ＩＮと出力電圧Ｖ＿ＯＵＴとの比から求められるデューティと、充電電流Ｉ＿ＣＰによって制御されるオフ期間Ｔ＿ＯＦＦにより導かれるデューティとが一致するように、充電電流Ｉ＿ＣＰが制御される。この場合、差動回路１１Ａでは、必ずしも増幅電圧Ｖ＿ＡＭＰと基準電圧Ｖ＿Ｒとが同電圧であるバランス状態になるとは限らず、所定の電圧差が生じることが一般的である。そのため、出力電圧Ｖ＿ＯＵＴは、バランス状態の時と比較して基準電圧Ｖ＿Ｒに応じた目標電圧からずれた電圧値に制御される。
【００３７】
一般的な技術においては、差動回路の入力はフィードバック電圧Ｖ＿ＦＢと基準電圧Ｖ＿Ｒとである。フィードバック電圧Ｖ＿ＦＢと基準電圧Ｖ＿Ｒとの間に電圧差が生じた状態で出力電圧Ｖ＿ＯＵＴが制御される。例えば、入力電圧Ｖ＿ＩＮが２倍となった場合、デューティは半減し、元のオフ期間Ｔ＿ＯＦＦがクロックサイクルＴ＿Ｃの１／２であった場合、オフ期間Ｔ＿ＯＦＦがクロックサイクルＴ＿Ｃの３／４となり、充電電流Ｉ＿ＣＰは２／３となる必要がある。この時、差動回路１１Ａの入力素子がＭＯＳトランジスタの場合、ＭＯＳトランジスタの相互コンダクタンスｇｍの特性により、フィードバック電圧Ｖ＿ＦＢと基準電圧Ｖ＿Ｒとの間に電圧差は、元の状態で０Ｖであったものが、２０ｍＶ程度に変化する。つまり、本願の増幅回路１０Ａを持たない場合、２０ｍＶ程度の誤差電圧が生じることとなる。
【００３８】
本願では増幅回路１０Ａを備えることにより、差動回路１１Ａはフィードバック電圧Ｖ＿ＦＢを増幅した増幅電圧Ｖ＿ＡＭＰが入力される。このため、差動回路１１Ａの電圧電流利得に増幅回路１０Ａの電圧増幅率Ａ＿Ｖ１が加わるため、フィードバック電圧Ｖ＿ＦＢと基準電圧Ｖ＿Ｒとの電圧差に応じた充電電流Ｉ＿ＣＰの変化量は増加する。充電電流Ｉ＿ＣＰの変化量増加に伴いオフ期間の変化が大きくなる。つまり、増幅回路１０Ａが追加されたことにより、デューティ変化に対応するオフ期間の変化を実現するのに必要な出力電圧Ｖ＿ＯＵＴの変動幅は、一般的な技術の場合と比較し、ほぼ電圧増幅率Ａ＿Ｖ１の逆数（１／Ａ＿Ｖ１）と小さくなる。
【００３９】
したがって、素子バラツキや電流Ｉ１、電圧（Ｖ＿ＩＮ−Ｖ＿Ｔ）の設定精度不足、また、デューティが異なる設定条件などにより、バランス状態と異なる状態でデューティが調節される場合において、増幅回路１０Ａがない一般的な技術と比較してフィードバック電圧Ｖ＿ＦＢと基準電圧Ｖ＿Ｒとの電圧差は、電圧増幅率Ａ＿Ｖ１に応じて減少し、出力電圧Ｖ＿ＯＵＴの精度が改善される。いわゆる静特性が改善される。
【００４０】
図３は、非反転増幅回路１０（図１）に代えて差動増幅回路１０Ｂを備える変形例である。図１と同じ回路部分については図示を省略している。
【００４１】
差動増幅回路１０Ｂは、電流Ｉ２を供給する電流源Ｉ２Ｓと、ｐＭＯＳトランジスタＭ８と、ｐＭＯＳトランジスタＭ９と、抵抗Ｒ５、Ｒ６とを備える。ｐＭＯＳトランジスタＭ８と、Ｍ９とは同じ電流能力を持つ。抵抗Ｒ５とＲ６との抵抗値は等しい。電流源Ｉ２Ｓは、ｐＭＯＳトランジスタＭ８のソース端子およびｐＭＯＳトランジスタＭ９のソース端子に一端が接続される。他端は入力電圧Ｖ＿ＩＮに接続される。ｐＭＯＳトランジスタＭ８は、ゲート端子にはフィードバック線Ｖ＿ＦＢＬが接続され、ドレイン端子は抵抗Ｒ５を介し接地電圧に接続される。ｐＭＯＳトランジスタＭ９は、ゲート端子には基準電圧Ｖ＿Ｒが入力され、ドレイン端子は抵抗Ｒ６を介し接地電圧に接続される。
【００４２】
ｐＭＯＳトランジスタＭ８に流れる電流を分流電流Ｉ（Ｍ８）とし、ドレイン端子と抵抗Ｒ５の一端に接続される増幅線Ｖ＿ＡＭＰ１Ｌに発生する電圧を増幅電圧Ｖ＿ＡＭＰ１とする。同様に、ｐＭＯＳトランジスタＭ９に流れる電流を分流電流Ｉ（Ｍ９）とし、ドレイン端子と抵抗Ｒ６の一端に接続される増幅線Ｖ＿ＡＭＰ２Ｌに発生する電圧を増幅電圧Ｖ＿ＡＭＰ２とする。フィードバック電圧Ｖ＿ＦＢと基準電圧Ｖ＿Ｒとが等しいバランス状態の時、ｐＭＯＳトランジスタＭ８に流れる分流電流Ｉ（Ｍ８）とｐＭＯＳトランジスタＭ９に流れる分流電流Ｉ（Ｍ９）とは等しいため、増幅電圧Ｖ＿ＡＭＰ１と増幅電圧Ｖ＿ＡＭＰ２とは等しい電圧値となる。差動増幅回路１０Ｂは、電圧増幅率Ａ＿Ｖ２は、フィードバック電圧Ｖ＿ＦＢと基準電圧Ｖ＿Ｒとの電圧差の差分に対する、電圧Ｖ＿ＡＭＰ１と増幅電圧Ｖ＿ＡＭＰ２との電圧差の差分である（Ａ＿Ｖ２＝Δ（Ｖ＿ＡＭＰ１−Ｖ＿ＡＭＰ２）／Δ（Ｖ＿ＦＢ−Ｖ＿Ｒ）＝ｇｍ（Ｍ８）×Ｒ５｛あるいは、ｇｍ（Ｍ９）×Ｒ６｝）。
【００４３】
差動回路１１Ａの備えるｐＭＯＳトランジスタＭ１のゲート端子には増幅線Ｖ＿ＡＭＰ１Ｌが接続される。ｐＭＯＳトランジスタＭ２のゲート端子には増幅線Ｖ＿ＡＭＰ２Ｌが接続される。
【００４４】
分流電流Ｉ（Ｍ２）は差動回路１１Ａに入力される増幅電圧Ｖ＿ＡＭＰ１と増幅電圧Ｖ＿ＡＭＰ２との電圧差により制御される。充電電流Ｉ＿ＣＰは、ミラー回路１２により、差動回路１１Ａに入力される増幅電圧Ｖ＿ＡＭＰ１と増幅電圧Ｖ＿ＡＭＰ２との電圧差により制御される。
【００４５】
フィードバック電圧Ｖ＿ＦＢが基準電圧Ｖ＿Ｒと比較し高い場合、分流電流Ｉ（Ｍ８）の電流値は減少し、分流電流Ｉ（Ｍ９）の電流値は増加する。フィードバック電圧Ｖ＿ＦＢが高いほど、電圧増幅率Ａ＿Ｖ２に応じて増幅電圧Ｖ＿ＡＭＰ１の電圧値は減少し、増幅電圧Ｖ＿ＡＭＰ２の電圧値は増加する。
【００４６】
増幅電圧Ｖ＿ＡＭＰ１と増幅電圧Ｖ＿ＡＭＰ２との差電圧に応じて、分流電流Ｉ（Ｍ２）および充電電流Ｉ＿ＣＰの電流値は減少する。つまり、フィードバック電圧Ｖ＿ＦＢが高いほど、分流電流Ｉ（Ｍ２）および充電電流Ｉ＿ＣＰは減少する。増幅電圧Ｖ＿ＡＭＰ１と増幅電圧Ｖ＿ＡＭＰ２との電圧差は、フィードバック電圧Ｖ＿ＦＢと基準電圧Ｖ＿Ｒとの電圧差に電圧増幅率Ａ＿Ｖ２を乗じて得られる電圧値に応じて増加するため、非反転増幅回路１０を備えるときと同様に、出力電圧Ｖ＿ＯＵＴの増加に対する分流電流Ｉ（Ｍ２）の減少量を大きくすることができる。
【００４７】
一方、フィードバック電圧Ｖ＿ＦＢが基準電圧Ｖ＿Ｒと比較し低い場合、分流電流Ｉ（Ｍ８）の電流値は増加し、分流電流Ｉ（Ｍ９）の電流値は減少する。フィードバック電圧Ｖ＿ＦＢが低いほど、電圧増幅率Ａ＿Ｖ２に応じて増幅電圧Ｖ＿ＡＭＰ１の電圧値は増加し、増幅電圧Ｖ＿ＡＭＰ２の電圧値は減少する。
【００４８】
増幅電圧Ｖ＿ＡＭＰ１と増幅電圧Ｖ＿ＡＭＰ２との差電圧に応じて、分流電流Ｉ（Ｍ２）および充電電流Ｉ＿ＣＰの電流値は増加する。つまり、フィードバック電圧Ｖ＿ＦＢが低いほど、分流電流Ｉ（Ｍ２）および充電電流Ｉ＿ＣＰは増加する。増幅電圧Ｖ＿ＡＭＰ１と増幅電圧Ｖ＿ＡＭＰ２との電圧差は、フィードバック電圧Ｖ＿ＦＢと基準電圧Ｖ＿Ｒとの電圧差に電圧増幅率Ａ＿Ｖ２を乗じて得られる電圧値に応じて増加するため、非反転増幅回路１０を備えるときと同様に、出力電圧Ｖ＿ＯＵＴの減少に対する分流電流Ｉ（Ｍ２）の増加量を大きくすることができる。
【００４９】
差動増幅回路１０Ｂは、差動回路１１Ａに対し、フィードバック電圧Ｖ＿ＦＢと基準電圧Ｖ＿Ｒとの電圧差に応じた増幅電圧Ｖ＿ＡＭＰ１と増幅電圧Ｖ＿ＡＭＰ２とを出力する。これにより、出力電圧Ｖ＿ＯＵＴの変化に対する分流電流Ｉ（Ｍ２）の変化量を大きくすることができる。また、差動増幅回路１０Ｂは、帰還のない回路であるため、入力に対する出力の応答周波数帯域は広い。従って、スイッチング周波数が高周波である場合においても動作させることができる。
【００５０】
図４は、差動増幅回路１０Ｂ（図３）に代えて差動増幅回路１０Ｃを備える変形例である。
【００５１】
差動増幅回路１０Ｃは、差動増幅回路１０Ｂ１と併置増幅回路２０とを備える。差動増幅回路１０Ｂ１は、バイアス電流源２１と、ｐＭＯＳトランジスタＭ８と、ｐＭＯＳトランジスタＭ９と、抵抗Ｒ５、Ｒ６とを備える。ｐＭＯＳトランジスタＭ８、Ｍ９のゲート端子およびドレイン端子の接続は差動増幅回路１０Ｂの場合と同様である。差動増幅回路１０Ｂ１は差動増幅回路１０Ｂの電流源Ｉ２Ｓに代えて、バイアス電流源２１を備える。
【００５２】
バイアス電流源２１は、電流Ｉ３を供給する電流源Ｉ３Ｓと、ｐＭＯＳトランジスタＭ１２と、ｐＭＯＳトランジスタＭ１３とを備える。電流源Ｉ３Ｓの一端は、ｐＭＯＳトランジスタＭ１２のソース端子、ｐＭＯＳトランジスタＭ１３のソース端子、および後述するｐＭＯＳトランジスタＭ１１のソース端子に接続される。他端は入力電圧Ｖ＿ＩＮに接続される。ｐＭＯＳトランジスタＭ１２のドレイン端子およびｐＭＯＳトランジスタＭ１３のドレイン端子は共にｐＭＯＳトランジスタＭ８のソース端子およびｐＭＯＳトランジスタＭ９のソース端子に接続される。ｐＭＯＳトランジスタＭ１２のゲート端子には後述する制御線ＣＡＬが接続され制御信号ＣＡが入力される。ｐＭＯＳトランジスタＭ１３のゲート端子には基準電圧Ｖ＿Ｂが入力される。基準電圧Ｖ＿Ｂは、制御信号ＣＡのローレベルの電圧値より高い電圧とされている。
【００５３】
フィードバック電圧Ｖ＿ＦＢが基準電圧Ｖ＿Ａと比較し高いとき、制御信号ＣＡはハイレベルとなり（後述）、ｐＭＯＳトランジスタＭ１１、およびＭ１２はオフ状態となる。このとき、ｐＭＯＳトランジスタＭ１３を介し、電流Ｉ３はｐＭＯＳトランジスタＭ８、Ｍ９のソース端子に供給される。
【００５４】
フィードバック電圧Ｖ＿ＦＢが基準電圧Ｖ＿Ａと比較し低いとき、制御信号ＣＡはローレベルとなり、ｐＭＯＳトランジスタＭ１１、およびＭ１２はオン状態となる。電流Ｉ３はｐＭＯＳトランジスタＭ１１とｐＭＯＳトランジスタＭ１２とに分流される。尚、このとき、制御信号ＣＡは基準電圧Ｖ＿Ｂと比較し電圧が低いため、ｐＭＯＳトランジスタＭ１３はオフ状態となり電流は流れない。ｐＭＯＳトランジスタＭ１１、Ｍ１２の電流能力に従って電流Ｉ３は分流される。バイアス電流源２１はｐＭＯＳトランジスタＭ１２に流れる電流Ｉ（Ｍ１２）をｐＭＯＳトランジスタＭ８、Ｍ９のソース端子に供給する。
【００５５】
併置増幅回路２０は、差動対部３１と、サンプルホールド回路３２と、コンパレータ回路４０とを備える。
【００５６】
コンパレータ回路４０の反転入力端子には基準電圧Ｖ＿Ｒと比較し電圧の低い基準電圧Ｖ＿Ａが入力され、非反転入力端子にはフィードバック線Ｖ＿ＦＢＬが接続されフィードバック電圧Ｖ＿ＦＢが入力される。出力端子には制御線ＣＡＬが接続され制御信号ＣＡが出力される。フィードバック電圧Ｖ＿ＦＢが基準電圧Ｖ＿Ａと比較し高いとき、制御信号ＣＡはハイレベルとなる。フィードバック電圧Ｖ＿ＦＢが基準電圧Ｖ＿Ａと比較し低いとき、制御信号ＣＡはローレベルとなる。
【００５７】
差動対部３１は、ｐＭＯＳトランジスタＭ１１と、ｐＭＯＳトランジスタＭ１４と、ｐＭＯＳトランジスタＭ１５とを備える。ｐＭＯＳトランジスタＭ１１のゲート端子には制御線ＣＡＬが接続され制御信号ＣＡが入力される。ｐＭＯＳトランジスタＭ１４のソース端子およびｐＭＯＳトランジスタＭ１５のソース端子には、ｐＭＯＳトランジスタＭ１１のドレイン端子が接続される。ｐＭＯＳトランジスタＭ１４のゲート端子には電圧線Ｖ＿ＣＳ２Ｌが接続され電圧Ｖ＿ＣＳ２が入力される。ドレイン端子にはｐＭＯＳトランジスタＭ８のドレイン端子が接続され、抵抗Ｒ５に分流電流Ｉ（Ｍ１４）が供給される。ｐＭＯＳトランジスタＭ１５のゲート端子には電圧線Ｖ＿ＣＳ３Ｌが接続され電圧Ｖ＿ＣＳ３が入力される。ドレイン端子にはｐＭＯＳトランジスタＭ９のドレイン端子が接続され、抵抗Ｒ６に分流電流Ｉ（Ｍ１５）が供給される。
【００５８】
サンプルホールド回路３２は、キャパシタＣＳ１、ＣＳ２、ＣＳ３と、スイッチＳ２、Ｓ３、Ｓ４と、バッファ回路４１とを備える。バッファ回路４１の入力端子にはフィードバック線Ｖ＿ＦＢＬが接続されフィードバック電圧Ｖ＿ＦＢが入力される。出力端子には増幅線Ｖ＿ＡＭＰ３Ｌが接続され増幅電圧Ｖ＿ＡＭＰ３が出力される。増幅電圧Ｖ＿ＡＭＰ３はフィードバック電圧Ｖ＿ＦＢを所定の電圧増幅率に基づいて非反転増幅したものである。電圧線Ｖ＿ＣＳ１Ｌと接地電圧との間にはキャパシタＣＳ１が接続され、電圧線Ｖ＿ＣＳ１Ｌには端子電圧Ｖ＿ＣＳ１が発生する。電圧線Ｖ＿ＣＳ２Ｌと接地電圧との間にはキャパシタＣＳ２が接続され、電圧線Ｖ＿ＣＳ２Ｌには端子電圧Ｖ＿ＣＳ２が発生する。電圧線Ｖ＿ＣＳ３Ｌと接地電圧との間にはキャパシタＣＳ３が接続され、電圧線Ｖ＿ＣＳ３Ｌには端子電圧Ｖ＿ＣＳ３が発生する。増幅線Ｖ＿ＡＭＰ３Ｌと電圧線Ｖ＿ＣＳ２Ｌとの間には、スイッチＳ２が接続され制御信号ＳＨ１によって制御される。増幅線Ｖ＿ＡＭＰ３Ｌと電圧線Ｖ＿ＣＳ１Ｌとの間には、スイッチＳ３が接続され制御信号ＳＨ２によって制御される。電圧線Ｖ＿ＣＳ１Ｌと電圧線Ｖ＿ＣＳ３Ｌとの間には、スイッチＳ４が接続され制御信号ＳＨ１によって制御される。
【００５９】
ここで、制御信号ＳＨ１、ＳＨ２は、スイッチング動作の１周期において出力されるパルス信号である。スイッチＳ２ないしＳ４は制御信号ＳＨ１、ＳＨ２のパルス信号に応じて導通する。スイッチング動作の１周期において、制御信号ＳＨ１のパルス信号が先行して出力される。制御信号ＳＨ２のパルス信号は制御信号ＳＨ１のパルス信号が終了した後に出力される。
【００６０】
フィードバック電圧Ｖ＿ＦＢが基準電圧Ｖ＿Ａと比較し低いとき、制御信号ＣＡはローレベルである。差動対部３１のｐＭＯＳトランジスタＭ１１およびバイアス電流源２１のｐＭＯＳトランジスタＭ１２がオンし、電流Ｉ３はｐＭＯＳトランジスタＭ１１とｐＭＯＳトランジスタＭ１２とに分流される。ｐＭＯＳトランジスタＭ１１に流れる電流Ｉ（Ｍ１１）を差動対部３１の備えるｐＭＯＳトランジスタＭ１４のソース端子およびｐＭＯＳトランジスタＭ１５のソース端子に供給する。従って、フィードバック電圧Ｖ＿ＦＢが基準電圧Ｖ＿Ａと比較し低いとき、差動対部３１にバイアス電流が供給されることにより、併置増幅回路２０は動作する。
【００６１】
サンプルホールド回路３２の動作について、図５のサンプルホールド回路３２の動作波形を用いて説明する。スイッチング動作におけるクロックサイクルに応じ、制御信号ＳＨ１がハイレベルのパルス信号で出力される。これによりスイッチＳ２が導通し、増幅線Ｖ＿ＡＭＰ３Ｌと電圧線Ｖ＿ＣＳ２Ｌとが接続される。端子電圧Ｖ＿ＣＳ２は、制御信号ＳＨ１のローレベル遷移時の増幅電圧Ｖ＿ＡＭＰ３をホールドする。また、スイッチＳ４も同様に導通し、電圧線Ｖ＿ＣＳ１Ｌと電圧線Ｖ＿ＣＳ３Ｌとが接続される。ここで、キャパシタＣＳ３およびｐＭＯＳトランジスタＭ１５のゲートの容量は、キャパシタＣＳ１の容量と比較して十分に小さい容量値であるとする。この場合、端子電圧Ｖ＿ＣＳ３は端子電圧Ｖ＿ＣＳ１に略等しい電圧になる。端子電圧Ｖ＿ＣＳ３は、制御信号ＳＨ１のローレベル遷移時の端子電圧Ｖ＿ＣＳ１をホールドする。制御信号ＳＨ１がローレベルに遷移することによりスイッチＳ２、Ｓ４はオフする。次のクロックサイクルにおいて、制御信号ＳＨ１がハイレベルのパルス信号を出力するまでの間、端子電圧Ｖ＿ＣＳ２、Ｖ＿ＣＳ３の電圧値は保持される。
【００６２】
また、制御信号ＳＨ１のハイレベルのパルス信号が出力された後、制御信号ＳＨ２のハイレベルのパルス信号が出力される。これによりスイッチＳ３が導通し、増幅線Ｖ＿ＡＭＰ３Ｌと電圧線Ｖ＿ＣＳ１Ｌとが接続される。端子電圧Ｖ＿ＣＳ１は、制御信号ＳＨ２のローレベル遷移時の増幅電圧Ｖ＿ＡＭＰ３をホールドする。制御信号ＳＨ２がローレベルに遷移することによりスイッチＳ３はオフする。次のクロックサイクルにおいて、制御信号ＳＨ２がハイレベルのパルス信号を出力するまでの間、端子電圧Ｖ＿ＣＳ１の電圧値は保持されるスイッチング動作の周期ごとに、バッファ回路４１によりフィードバック電圧Ｖ＿ＦＢを所定の電圧増幅率に基づいて非反転増幅して得られる増幅電圧Ｖ＿ＡＭＰ３がサンプルホールドされる。
【００６３】
電圧線Ｖ＿ＣＳ３Ｌにホールドされる端子電圧Ｖ＿ＣＳ３は、前クロックサイクルにおける増幅電圧Ｖ＿ＡＭＰ３の電圧である。これに対して、電圧線Ｖ＿ＣＳ２Ｌにホールドされる端子電圧Ｖ＿ＣＳ２は現クロックサイクルにおける増幅電圧Ｖ＿ＡＭＰ３である。差動対部３１は、現クロックサイクルの増幅電圧Ｖ＿ＡＭＰ３と前クロックサイクルの増幅電圧Ｖ＿ＡＭＰ３とを比較する。
【００６４】
増幅電圧Ｖ＿ＡＭＰ３はフィードバック電圧Ｖ＿ＦＢの非反転増幅信号であり、フィードバック電圧Ｖ＿ＦＢは出力電圧Ｖ＿ＯＵＴが分圧された電圧である。したがって、端子電圧Ｖ＿ＣＳ３に対して端子電圧Ｖ＿ＣＳ２を比較することは、間接的に、前クロックサイクルでの出力電圧Ｖ＿ＯＵＴに対する現クロックサイクルでの出力電圧Ｖ＿ＯＵＴの比較を行なっていることとなる。現クロックサイクルでの出力電圧Ｖ＿ＯＵＴが前クロックサイクルでの出力電圧Ｖ＿ＯＵＴと比較して高い場合は、端子電圧Ｖ＿ＣＳ３に対して端子電圧Ｖ＿ＣＳ２が高くなる。端子電圧Ｖ＿ＣＳ２が端子電圧Ｖ＿ＣＳ３と比較し電圧が高いほど、クロックサイクルの時間間隔での出力電圧Ｖ＿ＯＵＴの増加幅が大きいことを示す。
【００６５】
フィードバック電圧Ｖ＿ＦＢが基準電圧Ｖ＿Ａと比較し低いとき、差動対部３１には電流Ｉ（Ｍ１１）が供給される。電流Ｉ（Ｍ１１）が供給されることにより、差動対部３１は端子電圧Ｖ＿ＣＳ２と端子電圧Ｖ＿ＣＳ３との電圧差に応じた分流電流Ｉ（Ｍ１４）と分流電流Ｉ（Ｍ１５）とを出力する。ここで、基準電圧Ｖ＿Ａは基準電圧Ｖ＿Ｒに比して低い電圧である。したがって、出力電圧Ｖ＿ＯＵＴは基準電圧Ｖ＿Ｒで定められる目標電圧に至らない低い電圧値である。起動時に出力電圧Ｖ＿ＯＵＴの電圧値が上昇している場合、あるいは負荷に放電された容量が接続されるなどの過負荷により出力電圧Ｖ＿ＯＵＴの電圧値が低下した場合が考えられる。
【００６６】
差動対部３１には電流Ｉ（Ｍ１１）の分流により、差動増幅回路１０Ｂ１には差動増幅回路１０Ｂ１による電流Ｉ（Ｍ１２）の分流に電流が加算される。すなわち、差動増幅回路１０Ｂ１の備える抵抗Ｒ５には、ｐＭＯＳトランジスタＭ１２により流れる電流Ｉ（Ｍ１２）が分流された分流電流Ｉ（Ｍ８）に分流電流Ｉ（Ｍ１４）が加算される。また、抵抗Ｒ６には、ｐＭＯＳトランジスタＭ１２により流れる電流Ｉ（Ｍ１２）が分流された分流電流Ｉ（Ｍ９）に分流電流Ｉ（Ｍ１５）が加算される。
【００６７】
通常の動作状態では、差動増幅回路１０Ｂ１において、バイアス電流源２１から供給される電流Ｉ３の全てが、ｐＭＯＳトランジスタＭ８、Ｍ９で分流されて、増幅電圧Ｖ＿ＡＭＰ１および増幅電圧Ｖ＿ＡＭＰ２が出力される。これに対して、フィードバック電圧Ｖ＿ＦＢが基準電圧Ｖ＿Ａと比較し低く出力電圧Ｖ＿ＯＵＴが基準電圧Ｖ＿Ｒに応じた目標電圧に比して低電圧である場合には、差動増幅回路１０Ｂ１において、バイアス電流源２１から供給される電流Ｉ３の一部が、ｐＭＯＳトランジスタＭ８、Ｍ９で分流される。電流Ｉ３の残りは、差動対部３１を介して分流され、差動増幅回路１０Ｂ１による分流電流に加算されて、増幅電圧Ｖ＿ＡＭＰ１および増幅電圧Ｖ＿ＡＭＰ２が出力される。
【００６８】
この場合、端子電圧Ｖ＿ＣＳ２が端子電圧Ｖ＿ＣＳ３に比して高電圧であり、出力電圧Ｖ＿ＯＵＴが上昇していることが検出される場合には、差動対部３１により分流電流のうち、電流Ｉ（Ｍ１５）が電流Ｉ（Ｍ１４）に比して大きくなり、増幅電圧Ｖ＿ＡＭＰ１に対しては電圧低下、増幅電圧Ｖ＿ＡＭＰ２に対しては電圧増加に寄与する。これにより、分流電流Ｉ（Ｍ２）および充電電流Ｉ＿ＣＰの電流値は抑制される。キャパシタＣＰへの充電時間が長くなりオフ期間が長くなる。電力供給が制限され出力電圧Ｖ＿ＯＵＴの上昇する時間傾きが抑制される。起動時において、出力電圧Ｖ＿ＯＵＴが上昇している場合、電圧値の上昇の時間傾きを抑制され、出力電圧Ｖ＿ＯＵＴの目標電圧より低いときの過大な電流が防止されるため、目標電圧を越えてのオーバーシュートを抑制することができる。
【００６９】
また、端子電圧Ｖ＿ＣＳ２が端子電圧Ｖ＿ＣＳ３に比して低電圧であり、出力電圧Ｖ＿ＯＵＴが下降していることが検出される場合には、差動対部３１により分流電流のうち、電流Ｉ（Ｍ１５）が電流Ｉ（Ｍ１４）に比して小さくなり、増幅電圧Ｖ＿ＡＭＰ１に対しては電圧増加、増幅電圧Ｖ＿ＡＭＰ２に対しては電圧低下に寄与する。これにより、分流電流Ｉ（Ｍ２）および充電電流Ｉ＿ＣＰの電流値は増大する。キャパシタＣＰへの充電時間が短くなりオフ期間が短縮される。電力供給が促進され出力電圧Ｖ＿ＯＵＴの下降する時間傾きが抑制される。過負荷により出力電圧Ｖ＿ＯＵＴが下降している場合、電圧値の下降の時間傾きに応じてオンデューティを拡げることにより、出力電圧Ｖ＿ＯＵＴの低下を抑制することができる。
【００７０】
一般的な技術において出力電圧Ｖ＿ＯＵＴは、直接差動回路に入力されているため、補正信号の注入が困難であった。差動増幅回路１０Ｃを備える変形例では、併置増幅回路２０から出力される補正信号をスイッチング動作に反映してスイッチングデューティを制御することができる。すなわち、出力電圧Ｖ＿ＯＵＴのスルーレートを制御するスルーレート制限特性を付与することができる。なお、バッファ回路４１はスルーレート変動の検出を目的としており、オフセット電圧が問題とならないほか、動作点上可能な範囲で利得を与えても良いことは当然である。
【００７１】
図６は、差動回路の別例である差動回路１１Ｂの回路図である。
差動回路１１Ｂは、電流Ｉ４を供給する電流源Ｉ４Ｓと、ｎｐｎバイポーラトランジスタＱ１と、ｎｐｎバイポーラトランジスタＱ２とを備える。電流源Ｉ４ＳはｎｐｎバイポーラトランジスタＱ１のエミッタ端子およびｎｐｎバイポーラトランジスタＱ２のエミッタ端子に一端が接続される。他端は接地電圧に接続される。ｎｐｎバイポーラトランジスタＱ１のベース端子には増幅線Ｖ＿ＡＭＰ１Ｌが接続され増幅電圧Ｖ＿ＡＭＰ１が供給される。コレクタ端子には充電回路１３が接続される。ｎｐｎバイポーラトランジスタＱ２のベース端子には増幅線Ｖ＿ＡＭＰ２Ｌが接続され増幅電圧Ｖ＿ＡＭＰ２が供給される。コレクタ端子には入力電圧Ｖ＿ＩＮが供給される。一般的な技術により、差動増幅回路１０Ｂの増幅回路が無い場合、バイポーラトランジスタのベース端子にフィードバック電圧Ｖ＿ＦＢが直接入力されるため、ベース端子に流れるベース電流が出力電圧Ｖ＿ＯＵＴを分圧してフィードバック電圧Ｖ＿ＦＢを出力する分圧抵抗に流れる。これにより、フィードバック電圧Ｖ＿ＦＢに電圧降下が生じて電圧精度が悪化する恐れがある。図６の例では、差動回路１１Ｂの前段に差動増幅回路１０Ｂを備えているため、差動回路１１ＢをｎｐｎバイポーラトランジスタＱ１、Ｑ２の差動対としても、そのベース電流がフィードバック電圧Ｖ＿ＦＢの誤差を招来することがなく好都合である。
【００７２】
ｎｐｎバイポーラトランジスタＱ１のコレクタ端子と充電回路１３とは接続線Ｖ＿ＣＰＬで接続される。差動回路１１Ｂでは、ｎｐｎバイポーラトランジスタＱ１のコレクタ電流が充電電流Ｉ＿ＣＰとなり、接続線Ｖ＿ＣＰＬは充電回路１３の備えるキャパシタＣＰの一端に接続される。キャパシタＣＰを直接充電することができる。
【００７３】
バイポーラトランジスタは、ＭＯＳトランジスタと比較し、同一回路電流での相互コンダクタンス（ｇｍ）が一般的に２倍程度大きいため、フィードバック電圧Ｖ＿ＦＢに対する充電電流Ｉ＿ＣＰの電圧電流変換利得を大きくすることができ、フィードバック電圧Ｖ＿ＦＢの変動に対して充電電流Ｉ＿ＣＰの変動を大きくすることができる。つまり、図６により、ＭＯＳトランジスタを使用する場合に比して高い利得の応答特性を得ることができるバイポーラトランジスタの利用が可能となる。
【００７４】
図７は、スイッチング電源１を搭載した電子機器２を示すブロック図である。電子機器２は、例えばポータブル機器システム、パソコン、携帯電話、デジタルカメラが挙げられる。電子機器２は、バッテリ２００、スイッチング電源１、負荷回路１００を備える。バッテリ２００は、スイッチング電源１に入力電圧Ｖ＿ＩＮを供給するものである。たとえばリチウムイオン電池であり、もしくは、複数のリチウムイオン電池ユニットを直列接続したものである。負荷回路１００は、たとえば、アナログ回路、デジタル回路、マイクロプロセッサ、発光素子、表示素子、センサなどである。スイッチング電源装置１は、バッテリ２００から出力される入力電圧Ｖ＿ＩＮが入力され所定の電圧に変換して、負荷回路１００に対して出力電圧Ｖ＿ＯＵＴを供給する。
【００７５】
以上、詳細に説明したように、本願の実施形態によれば、スイッチング電源１は、差動回路１１Ａの前段に非反転増幅回路１０を備える。出力電圧Ｖ＿ＯＵＴが分圧されたフィードバック電圧Ｖ＿ＦＢは増幅されて差動回路１１Ａに入力される。フィードバック電圧Ｖ＿ＦＢの変化が増幅されるので、充電電流Ｉ＿ＣＰの変化を大きく調整することができ、オフ時間を大きく調整することができる。
【００７６】
出力電圧Ｖ＿ＯＵＴの基準電圧Ｖ＿Ｒからのズレが小さくとも、オフ期間を大きく変化させ制御されるデューティの幅を大きくすることができる。出力電圧Ｖ＿ＯＵＴの精度が改善される。
【００７７】
また、負荷の急激な変動により出力電圧Ｖ＿ＯＵＴが動的に変動する場合、出力電圧Ｖ＿ＯＵＴの変化に対してデューティを大きく変化させることができる。これにより、負荷変動などに伴う出力電圧Ｖ＿ＯＵＴの過渡的な変動に対する応答特性を改善することができる。
【００７８】
また、非反転増幅回路１０に代えて差動増幅回路１０Ｂを備える場合も、非反転増幅回路１０を備える場合と同様の作用効果を奏することができる。
【００７９】
更に、非反転増幅回路１０に代えて差動増幅回路１０Ｃを備えることも可能である。差動増幅回路１０Ｃは、差動増幅回路１０Ｂ１とその前段に併置増幅回路２０を備える。この場合、非反転増幅回路１０を備える場合と同様の作用効果を奏する。
【００８０】
さらに、フィードバック電圧Ｖ＿ＦＢが基準電圧Ｖ＿Ａを下回り、出力電圧Ｖ＿ＯＵＴが基準電圧Ｖ＿Ｒで設定される目標電圧より低電圧であると判断される場合、出力電圧Ｖ＿ＯＵＴの時間傾きを抑えることが可能となる。起動時に出力電圧Ｖ＿ＯＵＴの上昇に伴うオーバーシュートを抑制することができる。また、停止時に出力電圧Ｖ＿ＯＵＴの下降を緩やかに制御することができる。
【００８１】
ここで、スイッチング電源１は電源コントローラの一例である。非反転増幅回路１０、差動増幅回路１０Ｂ、１０Ｂ１は増幅器の一例である。ここで、非反転増幅回路１０は直流増幅器の一例であり、差動増幅回路１０Ｂ、１０Ｂ１は第２差動回路の一例である。また、差動回路１１Ａ、１１Ｂは第１差動回路の一例である。キャパシタＣＰは容量素子の一例である。コンパレータ回路１４は比較器の一例である。ＲＳフリップフロップ回路１７は制御部の一例である。サンプルホールド回路３２はサンプルホールド回路の一例である。差動対部３１は差動対の一例である。また、電子機器２は電子機器の一例であり、負荷回路１００は負荷回路の一例である。
【００８２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００８３】
例えば、図１では非反転増幅回路１０を備える場合を例示して示したが、非反転増幅でなく反転増幅を備えるものとしてもよい。このとき、反転入力端子には増幅回路の反転入力端子には、増幅回路の出力端子に接続される増幅線Ｖ＿ＡＭＰＬとフィードバック電圧Ｖ＿ＦＢとの間を抵抗分圧した接続点が入力される。非反転入力端子には基準電圧Ｖ＿Ｒが入力される。一般的には、反転増幅回路は反転入力点（この場合出力電圧の分圧点）に帰還回路からの電流が流れる問題があるが、本案では、基本的に出力電圧と入力電圧が等しく制御されるため問題とならない。
【００８４】
以下、本発明の諸態様を付記としてまとめる。
（付記１）
所定周期でスイッチング制御を行なう電源コントローラであって、
出力電圧に対応するフィードバック電圧の基準電圧に対する差電圧を増幅する増幅器と、
前記増幅器の出力電圧を入力し前記差電圧に応じてバイアス電流を分流する第１差動回路と、
前記第１差動回路の一方に分流する分流電流に応じて充電が行なわれる容量素子と、
前記容量素子の端子電圧と所定電圧との比較を行なう比較器と、
前記所定周期を規定するクロック信号と前記比較器から出力される出力信号とに応じてスイッチング状態を反転する制御部とを備えることを特徴とする電源コントローラ。
（付記２）
前記増幅器は、前記フィードバック電圧を所定利得で増幅する直流増幅器を備え、
前記第１差動回路は、前記直流増幅器の出力電圧と前記基準電圧とが入力されることを特徴とする付記１に記載の電源コントローラ。
（付記３）
前記直流増幅器は、反転増幅回路であることを特徴とする付記２に記載の電源コントローラ。
（付記４）
前記直流増幅器は、非反転増幅回路であることを特徴とする付記２に記載の電源コントローラ。
（付記５）
前記増幅器は、前記フィードバック電圧と前記基準電圧とが入力され差動出力信号が出力される第２差動回路を備え、
前記第１差動回路は、前記第２差動回路の差動出力電圧が入力されることを特徴とする付記１に記載の電源コントローラ。
（付記６）
過去のフィードバック電圧を保持するサンプルホールド回路と、
現在のフィードバック電圧と前記サンプルホールド回路に保持されている前記過去のフィードバック電圧とが入力され差動出力電流が出力される差動対とを備え、
前記差動対の差動出力電流は前記第２差動回路における分流電流に加算され、前記第２差動回路の差動出力信号を変調することを特徴とする付記５に記載の電源コントローラ。
（付記７）
前記差動対は、前記出力電圧が少なくとも前記基準電圧に対応する目標電圧より低い場合に動作し、
前記差動対による前記第２差動回路の変調により、前記出力電圧の時間変化が抑制されることを特徴とする付記６に記載の電源コントローラ。
（付記８）
前記過去とは、前記所定周期における１周期前であることを特徴とする付記６または７に記載の電源コントローラ。
（付記９）
前記第１差動回路は、バイポーラトランジスタにより差動対が形成されることを特徴とする付記４乃至８の何れか１項に記載の電源コントローラ。
（付記１０）
所定周期でスイッチング制御を行なう電源コントローラと、
前記電源コントローラにより給電される負荷回路とを備え、
前記電源コントローラは、
出力電圧に対応するフィードバック電圧の基準電圧に対する差電圧を増幅する増幅器と、
前記増幅器の出力電圧を入力し前記差電圧に応じてバイアス電流を分流する第１差動回路と、
前記第１差動回路の一方に分流する分流電流に応じて充電が行なわれる容量素子と、
前記容量素子の端子電圧と所定電圧との比較を行なう比較器と、
前記所定周期を規定するクロック信号と前記比較器から出力される出力信号とに応じてスイッチング状態を反転する制御部とを備えることを特徴とする電子機器。
【符号の説明】
【００８５】
１    スイッチング電源
２    電子機器
１０    非反転増幅回路
１０Ａ    増幅回路
１０Ｂ、１０Ｂ１、１０Ｃ    差動増幅回路
１１Ａ、１１Ｂ    差動回路
１２    ミラー回路
１３    充電回路
１４    コンパレータ回路
１６    クロック生成回路
１７    ＲＳフリップフロップ
２０    併置増幅回路
３０    バイアス電流制御部
３１    差動対部
３２    サンプルホールド回路サンプルホールド回路
１００    負荷回路
２００    バッテリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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