(57)【特許請求の範囲】
【請求項１】
データ書き込みコマンドとデータ消去コマンドとを含む複数種類の入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受ける抵抗性メモリセルと、
前記抵抗性メモリセルの一端と他端との間に接続されて前記抵抗性メモリセルを通過する電流量が目標レベルに到達されたのかを検出し、その検出結果によって前記抵抗性メモリセルが通過させる電流量を制限するためのプルダウン電流経路を選択的に形成するとともに、前記複数種類のコマンド電圧パルスによって前記目標レベルを調節するフィードバック部と、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記抵抗性メモリセルは単極性スイッチング特性を有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記抵抗性メモリセルは、下部電極と上部電極との間に単極性スイッチング特性を有するポリマー物質が挿入されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記ポリマー物質は、ＰＩ−ＤＰＣまたはＰＩ−ｃａｒｂａｚｏｌまたはＰＥＤＯＴ：ＰＳＳの中のいずれか一つで構成されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記入力コマンドとしてデータ書き込みコマンドが入力されると第１電圧レベルを有する書き込み電圧パルスを出力し、前記入力コマンドとしてデータ消去コマンドが入力されると第２電圧レベルを有する消去電圧パルスを出力し、前記入力コマンドとしてデータ読み取りコマンドが入力されると第３電圧レベルを有する読み取り電圧パルスを出力する電圧パルス生成部と、をさらに備え、
前記第１電圧レベルは前記第３電圧レベルより高く、前記第２電圧レベルは前記第３電圧レベルより低いことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
データ読み取りコマンドの入力に応答して前記抵抗性メモリセルを通過する電流量を感知して出力データとして出力するデータ感知部と、をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記フィードバック部は、データ書き込みコマンド及びデータ読み取りコマンドが順次的に入力される第１動作サイクルで前記抵抗性メモリセルが通過させることができる最大の電流量を第１許容電流に制限し、データ消去コマンド及び前記データ読み取りコマンドが順次的に入力される第２動作サイクルで前記抵抗性メモリセルが通過させることができる最大の電流量を前記第１許容電流より高いレベルを有する第２許容電流に制限することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受ける抵抗性メモリセルと、
前記コマンド電圧パルスの電圧レベルを検出し、その検出結果を電流制御信号として出力する電流制御信号生成部と、
前記抵抗性メモリセルの一端と他端との間に接続されて前記抵抗性メモリセルを通過する電流量が目標レベルに到達されたのかを検出し、その検出結果によって前記抵抗性メモリセルが通過させる電流量を制限するためのプルダウン電流経路を選択的に形成するとともに、前記電流制御信号の制御によって前記目標レベルを調節するフィードバック部と、を備えることを特徴とする半導体メモリ装置。
【請求項９】
前記抵抗性メモリセルは単極性スイッチング特性を有することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記抵抗性メモリセルは、下部電極と上部電極との間に単極性スイッチング特性を有するポリマー物質が挿入されていることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記ポリマー物質はＰＩ−ＤＰＣまたはＰＩ−ｃａｒｂａｚｏｌまたはＰＥＤＯＴ：ＰＳＳの中のいずれかの一つで構成されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記入力コマンドとしてデータ書き込みコマンドが入力されると第１電圧レベルを有する書き込み電圧パルスを出力し、前記入力コマンドとしてデータ消去コマンドが入力されると第２電圧レベルを有する消去電圧パルスを出力し、前記入力コマンドとしてデータ読み取りコマンドが入力されると第３電圧レベルを有する読み取り電圧パルスを出力する電圧パルス生成部と、をさらに備え、
前記第１電圧レベルは前記第３電圧レベルより高く、前記第２電圧レベルは前記第３電圧レベルより低いことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１３】
データ読み取りコマンドの入力に応答して前記抵抗性メモリセルを通過する電流量を感知して出力データとして出力するデータ感知部と、をさらに備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１４】
前記フィードバック部は、データ書き込みコマンド及びデータ読み取りコマンドが順次的に入力される第１動作サイクルで前記抵抗性メモリセルが通過させることができる最大の電流量を第１許容電流に制限し、データ消去コマンド及び前記データ読み取りコマンドが順次的に入力される第２動作サイクルで前記抵抗性メモリセルが通過させることができる最大の電流量を前記第１許容電流より高いレベルを有する第２許容電流に制限することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１５】
前記フィードバック部は、前記電流制御信号のレベルに応じて、前記抵抗性メモリセルを通過する電流量が第１目標レベルに到達したことに応じて前記プルダウン電流経路を形成するか、前記第１目標レベルよりさらに高い第２目標レベルに到達したことに応じて前記プルダウン電流経路を形成するかを切り替えることを特徴とする、請求項８に記載の半導体メモリ装置。
【請求項１６】
前記フィードバック部は、
第１基準電圧及び前記第１基準電圧より低い電圧レベルを有する第２基準電圧を基準にして前記抵抗性メモリセルが通過させる電流により形成された形成電圧を検出し、その検出結果によって前記プルダウン電流経路を選択的に形成して前記抵抗性メモリセルが通過させる電流量を制限する許容電流調節部と、
前記電流制御信号に応答して前記第２基準電圧の電圧レベルを前記第１基準電圧の電圧レベルより上昇させる基準電圧調節部と、を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１７】
前記許容電流調節部は、
前記第１基準電圧及び前記第２基準電圧と、前記形成電圧を比較する比較部と、
前記比較部の比較結果によってプルアップ／プルダウン電流経路を選択的に形成するプルアップ／プルダウン駆動部と、を備えることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記基準電圧調節部は、
アノードが前記電流制御信号を入力を受け、カソードが前記第２基準電圧の入力ノードに接続されるダイオードを含むことを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１９】
前記電流制御信号生成部は、
第１基準電圧及び前記第１基準電圧より低い電圧レベルを有する第２基準電圧と前記コマンド電圧パルスの電圧レベルを比較して、その比較結果を第１比較結果信号及び第２比較結果信号として出力する比較部と、
前記第１比較結果信号及び第２比較結果信号の制御によって前記電流制御信号を出力するＲＳラッチ部と、を含むことを特徴とする請求項８に記載の半導体メモリ装置。
【請求項２０】
入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受ける抵抗性メモリセルと、
前記コマンド電圧パルスの電圧レベルを検出し、その検出結果を電流制御信号として出力する電流制御信号生成部と、
第１基準電圧及び前記第１基準電圧より低い電圧レベルを有する第２基準電圧を基準にして前記抵抗性メモリセルが通過させる電流により形成された形成電圧を検出し、その検出結果によってプルダウン電流経路を選択的に形成するとともに、前記抵抗性メモリセルが通過させる電流量を制限する許容電流調節部と、
前記電流制御信号に応答して前記第２基準電圧の電圧レベルを前記第１基準電圧の電圧レベルより上昇させる基準電圧調節部と、を備えることを特徴とする半導体メモリ装置。
【請求項２１】
前記抵抗性メモリセルは単極性スイッチング特性を有することを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記抵抗性メモリセルは、
下部電極と上部電極との間に単極性スイッチング特性を有するポリマー物質が挿入されていることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２３】
前記ポリマー物質はＰＩ−ＤＰＣまたはＰＩ−ｃａｒｂａｚｏｌまたはＰＥＤＯＴ：ＰＳＳの中のいずれかの一つで構成されることを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記入力コマンドとしてデータ書き込みコマンドが入力されると第１電圧レベルを有する書き込み電圧パルスを出力し、前記入力コマンドとしてデータ消去コマンドが入力されると第２電圧レベルを有する消去電圧パルスを出力して、前記入力コマンドとしてデータ読み取りコマンドが入力されると第３電圧レベルを有する読み取り電圧パルスを出力する電圧パルス生成部と、をさらに備え、
前記第１電圧レベルは前記第３電圧レベルより高く、前記第２電圧レベルは前記第３電圧レベルより低いことを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２５】
データ読み取りコマンドの入力に応答して前記抵抗性メモリセルを通過する電流量を感知して出力データとして出力するデータ感知部と、をさらに備えることを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２６】
前記許容電流調節部は、データ書き込みコマンド及びデータ読み取りコマンドが順次的に入力される第１動作サイクルで前記抵抗性メモリセルが通過させることができる最大の電流量を第１許容電流に制限し、データ消去コマンド及び前記データ読み取りコマンドが順次的に入力される第２動作サイクルで前記抵抗性メモリセルが通過させることができる最大の電流量を前記第１許容電流より高いレベルを有する第２許容電流に制限することを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２７】
前記許容電流調節部は、前記電流制御信号の制御によって、前記抵抗性メモリセルを通過する電流量が第１目標レベルに到達した時前記プルダウン電流経路を形成したり前記第１目標レベルよりさらに高い第２目標レベルに到達した時前記プルダウン電流経路を形成するのを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２８】
前記許容電流調節部は、
前記第１基準電圧及び前記第２基準電圧と、前記形成電圧を比較する比較部と、
前記比較部の比較結果によってプルアップ／プルダウン電流経路を選択的に形成するプルアップ／プルダウン駆動部と、を含むことを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項２９】
前記基準電圧調節部は、アノードが前記電流制御信号の入力を受け、カソードが前記第２基準電圧の入力ノードに接続されるダイオードを含むことを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項３０】
前記電流制御信号生成部は、
第３基準電圧及び第４基準電圧と前記コマンド電圧パルスの電圧レベルを比較して、その比較結果を第１比較結果信号及び第２比較結果信号として出力する比較部と、
前記第１比較結果信号及び第２比較結果信号の制御によって前記電流制御信号を出力するＲＳラッチ部と、を含むことを特徴とする請求項２０に記載の半導体メモリ装置。
【請求項３１】
入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受けて単極性スイッチング動作を遂行する抵抗性メモリセルを含む半導体メモリ装置の駆動方法において、
前記抵抗性メモリセルが通過させることができる最大の電流量を第１許容電流に設定する工程と、
前記第１許容電流が設定された状態で前記抵抗性メモリセルに書き込み電圧パルスを印加してデータ書き込み動作を実行する工程と、
前記第１許容電流が設定された状態で前記抵抗性メモリセルに読み取り電圧パルスを印加して、前記抵抗性メモリセルの電気的な状態を感知することによって、第１データ検証動作を実行する工程と、
前記抵抗性メモリセルが通過させることができる最大の電流量を前記第１許容電流より高いレベルを有する第２許容電流で設定する工程と、
前記第２許容電流が設定された状態で前記抵抗性メモリセルに消去電圧パルスを印加してデータ消去動作を実行する工程と、
前記第２許容電流が設定された状態で前記抵抗性メモリセルに読み取り電圧パルスを印加して、前記抵抗性メモリセルの電気的な状態を感知することによって、第２データ検証動作を実行する工程と、を含むことを特徴とする半導体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関するもので、単極性スイッチング特性を有する抵抗性メモリ装置を駆動する技術に関するものである。
【背景技術】
【０００２】
現在、開発されている次世代メモリは、すべてＤＲＡＭの高集積性及び低い消費電力、ＦＬＡＳＨメモリの不揮発性、ＳＲＡＭの高速動作を結合する試みがなされている。特に、下部電極と上部電極との間に保存性物質、すなわち抵抗性のスイッチング（ｒｅｓｉｓｔｉｖｅ  ｓｗｉｔｃｈｉｎｇ）を可能にする物質が挿入された構造であるＲＲＡＭは、不導体物質に十分に高い電圧を加えると電流経路が形成されて抵抗が低くなる現象を利用したものである。ＲＲＡＭは、一旦電流経路が形成されると、適当な電圧を印加することにより、電流経路をなくしたり再び生成したりすることができる性質も持っている。現在ぺロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）や転移金属酸化物、カルコゲナイドなどの多様な物質を利用したＲＲＡＭが開発されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】キム  ミジュン（Mijung Kim）、パク  ブンギク（Boongik Park）、キム  オヒュン（Ohyun Kim）、“コンプライアンス電流制御装置を用いた抵抗ランダムアクセスメモリのユニポーラメモリ動作（Unipolar Memory Operation of Resistance Random-Access Memory UsingCompliance Current Controller）”、Japanese Journal ofApplied Physics、応用物理学会、２００９年、第４８巻、４Ｃ１６１
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は単極性スイッチング特性を有する抵抗性メモリセルを含む半導体メモリ装置及びその駆動方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の第１の態様によれば、データ書き込みコマンドとデータ消去コマンドとを含む複数種類の入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受ける抵抗性メモリセルと、前記抵抗性メモリセルの一端と他端との間に接続されて前記抵抗性メモリセルを通過する電流量が目標レベルに到達されたのかを検出し、その検出結果によって前記抵抗性メモリセルが通過させる電流量を制限するためのプルダウン電流経路を選択的に形成するとともに、前記複数種類のコマンド電圧パルスによって前記目標レベルを調節するフィードバック部と、を含む半導体メモリ装置が提供される。
【０００６】
また、本発明の第２の態様によれば、入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受ける抵抗性メモリセルと、前記コマンド電圧パルスの電圧レベルを検出し、その検出結果を電流制御信号として出力する電流制御信号生成部と、前記抵抗性メモリセルの一端と他端との間に接続されて前記抵抗性メモリセルを通過する電流量が目標レベルに到達されたのかを検出し、その検出結果によって前記抵抗性メモリセルが通過させる電流量を制限するためのプルダウン電流経路を選択的に形成するとともに、前記電流制御信号の制御によって前記目標レベルを調節するフィードバック部と、を備える半導体メモリ装置が提供される。
【０００７】
また、本発明の第３の態様によれば、入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受ける抵抗性メモリセルと、前記コマンド電圧パルスの電圧レベルを検出し、その検出結果を電流制御信号として出力する電流制御信号生成部と、第１基準電圧及び前記第１基準電圧より低い電圧レベルを有する第２基準電圧を基準にして前記抵抗性メモリセルが通過させる電流により形成された形成電圧を検出し、その検出結果によってプルダウン電流経路を選択的に形成するとともに、前記抵抗性メモリセルが通過させる電流量を制限する許容電流調節部と、前記電流制御信号に応答して前記第２基準電圧の電圧レベルを前記第１基準電圧の電圧レベルより上昇させる基準電圧調節部と、を備える半導体メモリ装置が提供される。
【０００８】
また、本発明の第４の態様によれば、入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受けて単極性スイッチング動作を遂行する抵抗性メモリセルを含む半導体メモリ装置の駆動方法において、前記抵抗性メモリセルが通過させることができる最大の電流量を第１許容電流で設定する工程と、前記第１許容電流が設定された状態で前記抵抗性メモリセルに書き込み電圧パルスを印加してデータ書き込み動作を実行する工程と、前記第１許容電流が設定された状態で前記抵抗性メモリセルに読み取り電圧パルスを印加して、前記抵抗性メモリセルの電気的な状態を感知することによって、第１データ検証動作を実行する工程と、前記抵抗性メモリセルが通過させることができる最大の電流量を前記第１許容電流より高いレベルを有する第２許容電流で設定する工程と、前記第２許容電流が設定された状態で前記抵抗性メモリセルに消去電圧パルスを印加してデータ消去動作を実行する工程と、前記第２許容電流が設定された状態で前記抵抗性メモリセルに読み取り電圧パルスを印加して、前記抵抗性メモリセルの電気的な状態を感知することによって、第２データ検証動作を実行する工程と、を含む半導体メモリ装置の駆動方法が提供される。
【発明の効果】
【０００９】
本発明に係る半導体メモリ装置及び半導体メモリ装置の駆動方法によれば、単極性スイッチング特性を有する抵抗性メモリセルを效率的に駆動することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る抵抗性メモリセルの単極性スイッチング特性を表した図である。
【図２】本発明の一実施形態に係る抵抗性メモリセルの構造を表した図である。
【図３】本発明の一実施形態に係る半導体メモリ装置の構成図である。
【図４】図３の半導体メモリ装置のさらに詳しい実施形態を表した図である。
【図５】図３の電流制御信号生成部の内部動作を表した真理表である。
【図６】本発明の一実施形態に係る半導体メモリ装置を制御するそれぞれのコマンド電圧パルス及び許容電流を表した図である。
【図７】データ書き込み、データ読み取り及びデータ消去動作によるメモリセルのスイッチング動作を表した図である。
【図８】本発明の一実施形態による半導体メモリ装置の各動作状態に対する結果を表した図である。
【発明を実施するための形態】
【００１１】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施形態を貼付した図面を参照して説明する。図面及び詳細な説明で素子、ブロックなどを指し示す場合に使用する用語、記号、符号などは必要によって細部単位別に表記することもできる。従って、同じ用語、記号、符号が全体の回路で同じ素子などを指し示せないこともある。
【００１２】
一般的に回路の論理信号及び２進化（ｂｉｎａｒｙ）データ値は電圧レベルに対応してハイレベル（Ｈ）またはローレベル（Ｌ）で区分して、各々‘１’と‘０’などで表現することもできる。また、必要によって追加的にハイインピーダンス（Ｈｉ−Ｚ）状態などを有することができるものとする。
【００１３】
抵抗性メモリセルは両極性スイッチング（ｂｉｐｏｌａｒ  ｓｗｉｔｃｈｉｎｇ）または単極性スイッチング（ｕｎｉｐｏｌａｒ  ｓｗｉｔｃｈｉｎｇ）の２種類タイプのスイッチング特性を有するように製造できる。
【００１４】
まず、両極性スイッチング動作は、単にポジティブ電圧及びネガティブ電圧の中いずれか一つの電圧が印加されることによって抵抗性メモリセルがターンオンまたはターンオフ状態に変化する動作である。ここで抵抗性メモリセルがターンオン状態になるということは、ターンオフ状態に比べて相対的にとても低い抵抗値を有することと定義することができる。また、抵抗性メモリセルのターンオン状態はセット状態と記述することができ、ターンオフ状態をリセット状態と記述することができる。
【００１５】
次に、単極性スイッチング動作は両極性スイッチングとは異なり、抵抗性メモリセルをターンオフ状態からターンオン状態に変化させるために、書き込み電圧パルスを印加する前に抵抗性メモリセルが通過させることができる最大の電流量をあらかじめ設定しなければならない。これを第１許容電流またはセット許容電流（ＳＣＣ：Ｓｅｔ  Ｃｏｍｐｌｉａｎｃｅ  Ｃｕｒｒｅｎｔ）と定義することができる。すなわち、ターンオン状態の抵抗性メモリセルは最大のセット許容電流だけの電流量のみを通過させることができるように制御されなければならない。
【００１６】
セット許容電流ＳＣＣが設定された以後に、書き込み電圧パルスが接地電圧（ＶＳＳ）からポジティブ電圧レベルに上昇してセット電圧に到達すると、抵抗性メモリセルがターンオン状態になる。この時、抵抗性メモリセルを通過する電流はセット許容電流ＳＣＣまでに制限される。
【００１７】
また、抵抗性メモリセルをターンオン状態からターンオフ状態に変化させるために、消去電圧パルスを印加する前に抵抗性メモリセルが通過させることができる最大の電流量をまた設定しなければならない。これを第２許容電流またはリセット許容電流（ＲＣＣ：Ｒｅｓｅｔ  Ｃｏｍｐｌｉａｎｃｅ  Ｃｕｒｒｅｎｔ）と定義することができる。すなわち、ターンオフ状態の抵抗性メモリセルは最大のリセット許容電流ＲＣＣだけの電流量のみを通過させることができるように制御されなければならない。
【００１８】
リセット許容電流ＲＣＣが設定された以後に、消去電圧パルスが接地電圧ＶＳＳからポジティブ電圧レベルに上昇してリセット電圧に到達すると、抵抗性メモリセルを通過する電流が瞬間的にセット許容電流ＳＣＣよりさらに高く流れ、それから急激に低くなって、抵抗性メモリセルがターンオフ状態となる。
【００１９】
この時、抵抗性メモリセルを通過する電流は最大のリセット許容電流ＲＣＣまでに制限される。このような抵抗性メモリセルの単極性スイッチング特性はポジティブ電圧方向だけでなくネガティブ電圧方向でも対称的であり、このようなターンオフ状態及びターンオン状態の間の可逆的な特性変化は伝導性フィラメント（ｃｏｎｄｕｃｔｉｎｇ  ｆｉｌａｍｅｎｔ）理論で説明することができる。
【００２０】
要約すると、セット許容電流ＳＣＣまたはリセット許容電流ＲＣＣをあらかじめ設定した状態で書き込み電圧パルスまたは消去電圧パルスを抵抗性メモリセルに印加する動作を通してスイッチング動作を発生させる。セット状態及びリセット状態による抵抗性メモリセルの抵抗値は電源がオフになっても、引続き維持される不揮発性特性を有する。
【００２１】
図１は本発明の一実施形態に係る抵抗性メモリセルの単極性スイッチング特性を表した図である。
【００２２】
図１を参照すれば、初期に抵抗性メモリセルはターンオフ状態であり高い抵抗値を有する。抵抗性メモリセルに印加される電圧を接地電圧ＶＳＳから３Ｖまで上昇させると、電流は２．２Ｖ程度で急激に増加して抵抗性メモリセルはターンオン状態に変更される。ターンオン状態の抵抗性メモリセルはターンオフ状態に比べて相対的にとても低い抵抗値を有する。
【００２３】
一方、ターンオフ状態からターンオン状態に転換される時、抵抗性メモリセルが通過させることができる最大の電流はセット許容電流ＳＣＣのみに制限される。また、ターンオン状態からターンオフ状態に転換される時、抵抗性メモリセルが通過させることができる最大の電流はリセット許容電流ＲＣＣのみに制限される。
【００２４】
ターンオン状態からターンオフ状態に転換される時、要求される電流をリセット電流（ＲＣ：Ｒｅｓｅｔ  Ｃｕｒｒｅｎｔ）と称することにする。
【００２５】
リセット許容電流ＲＣＣが設定された以後に、ターンオン状態の抵抗性メモリセルに印加される電圧を接地電圧ＶＳＳから１．０Ｖまで上昇させる場合、流れる電流がリセット電流ＲＣまで到達した以後に０．３Ｖで急激に減少する。これは抵抗値が大きくなって抵抗性メモリセルがターンオフ状態に転換されたことを意味する。
【００２６】
図２は本発明の一実施形態に係る抵抗性メモリセルの構造を表した図である。
図２を参照すれば、抵抗性メモリセルは下部電極（Ｂｏｔｔｏｍ  Ｅｌｅｃｔｒｏｄｅ）１００と上部電極（Ｔｏｐ  Ｅｌｅｃｔｒｏｄｅ）２００との間に単極性スイッチング特性を有するポリマー物質３００が挿入されている。ここでポリマー物質３００はＰＩ−ＤＰＣまたはＰＩ−ｃａｒｂａｚｏｌまたはＰＥＤＯＴ：ＰＳＳの中のいずれか一つで構成されることができる。
【００２７】
図３は本発明の一実施形態に係る半導体メモリ装置の構成図である。
本実施形態に係る半導体メモリ装置は提案しようとする技術的な思想を明確に説明するための簡略な構成だけを含んでいる。
図３を参照すれば、半導体メモリ装置は、電圧パルス生成部１０と、抵抗性メモリセル２０と、電流制御信号生成部３０と、フィードバック部４０と、データ感知部５０を具備する。
【００２８】
前記のように構成される半導体メモリ装置の細部構成と主要動作を注意深くみると次の通りである。
【００２９】
電圧パルス生成部１０は入力コマンドＣＭＤの入力を受けてコマンド電圧パルスＶ＿ＰＵＬＳＥを生成する。すなわち、データ書き込みコマンドが入力されると第１電圧レベルを有する書き込み電圧パルスＷ＿ＰＵＬＳＥを出力し、データ消去コマンドが入力されると第２電圧レベルを有する消去電圧パルスＥ＿ＰＵＬＳＥを出力し、データ読み取りコマンドが入力されると第３電圧レベルを有する読み取り電圧パルスＲ＿ＰＵＬＳＥを出力する。ここで第１電圧レベルは第３電圧レベルより高く、第２電圧レベルは第３電圧レベルより低いものとする。
【００３０】
抵抗性メモリセル２０は、入力コマンドＣＭＤにより互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスＶ＿ＰＵＬＳＥの印加を受ける。ここで抵抗性メモリセル２０は単極性スイッチング特性を有する素子とする。
【００３１】
フィードバック部４０は抵抗性メモリセル２０の一端Ｎ０と他端Ｎ１との間に接続されている。フィードバック部４０は、抵抗性メモリセル２０を通過する電流量が目標レベルに到達したのかを検出し、その検出結果によって抵抗性メモリセル２０が通過させる電流量を制限するためのプルダウン電流経路（ＰＵＬＬ  ＤＯＷＮ  ＣＵＲＲＥＮＴ  ＰＡＴＨ）を選択的に形成する。
【００３２】
一方、本実施形態では電流制御信号生成部３０がコマンド電圧パルスＶ＿ＰＵＬＳＥの電圧レベルを検出し、その検出結果を電流制御信号ＣＴＲＬ＿Ｉとして出力する。したがって、フィードバック部４０は電流制御信号ＣＴＲＬ＿Ｉの制御によって目標レベルを調節するので、どのコマンド電圧パルスＶ＿ＰＵＬＳＥが入力されるのかによって目標レベルが調節される。ここで目標レベルが調節されるということは抵抗性メモリセル２０が通過させる電流量の制限レベルを調節することができるということを意味する。
【００３３】
また、フィードバック部４０は、データ書き込みコマンド及びデータ読み取りコマンドが順次的に入力される第１動作サイクルで抵抗性メモリセル２０が通過させることができる最大の電流量を第１許容電流に制限する。また、フィードバック部４０は、データ消去コマンド及びデータ読み取りコマンドが順次的に入力される第２動作サイクルで抵抗性メモリセル２０が通過させることができる最大の電流量を第１許容電流より高いレベルを有する第２許容電流に制限する。
【００３４】
したがって、第１動作サイクルの間、データ書き込みコマンド及びデータ読み取りコマンドによる書き込み電圧パルスＷ＿ＰＵＬＳＥ及び読み取り電圧パルスＲ＿ＰＵＬＳＥが順次的に印加されると、ターンオフ状態の抵抗性メモリセル２０がターンオン状態に転換されて抵抗値が非常に低くなるようになる。
【００３５】
また、第２動作サイクルの間、データ消去コマンド及びデータ読み取りコマンドによる消去電圧パルスＥ＿ＰＵＬＳＥ及び読み取り電圧パルスＲ＿ＰＵＬＳＥが順次的に印加されると、ターンオン状態の抵抗性メモリセル２０がターンオフ状態に再び転換されて抵抗値が非常に高くようになる。
【００３６】
本実施形態において電流制御信号生成部３０は、比較部３１、比較部３２、ＲＳラッチ部３３で構成される。
【００３７】
比較部３１及び比較部３２は、第３基準電圧ＶＲＥＦ３及び第４基準電圧ＶＲＥＦ４とコマンド電圧パルスＶ＿ＰＵＬＳＥの電圧レベルを比較し、その比較結果を第１比較結果信号Ｓ及び第２比較結果信号Ｒとして出力する。ＲＳラッチ部３３は第１比較結果信号Ｓ及び第２比較結果信号Ｒの制御によって電流制御信号ＣＴＲＬ＿Ｉを選択的に活性化して出力する。
【００３８】
データ感知部５０は、データ読み取りコマンドの入力の時に抵抗性メモリセル２０を通過する電流量を感知して出力データＤ＿ＯＵＴとして出力する。すなわち、抵抗性メモリセル２０がターンオン状態、すなわちセット状態であると抵抗値が非常に低いので大きい電流が流れる。また、抵抗性メモリセル２０がターンオフ状態、すなわちリセット状態であると抵抗値が非常に高いので電流がほとんど流れない。データ感知部５０はこのような抵抗値の変化による電流量の変化を感知して、その感知結果によって出力データＤ＿ＯＵＴを出力する。
【００３９】
図４は図３の半導体メモリ装置のさらに具体的な実施形態を表した図である。
本実施形態に係る半導体メモリ装置は提案しようとする技術的な思想を明確に説明するための簡略な構成だけを含んでいる。
図４を参照すれば、半導体メモリ装置は電圧パルス生成部１０と、抵抗性メモリセル２０と、電流制御信号生成部３０と、フィードバック部４０と、データ感知部５０を具備する。
【００４０】
前記のように構成される半導体メモリ装置の細部構成と主要動作を注意深くみると次の通りである。
【００４１】
電圧パルス生成部１０は、入力コマンドＣＭＤの入力を受けてコマンド電圧パルスＶ＿ＰＵＬＳＥを生成する。すなわち、データ書き込みコマンドが入力されると第１電圧レベルを有する書き込み電圧パルスＷ＿ＰＵＬＳＥを出力し、データ消去コマンドが入力されると第２電圧レベルを有する消去電圧パルスＥ＿ＰＵＬＳＥを出力し、データ読み取りコマンドが入力されると第３電圧レベルを有する読み取り電圧パルスＲ＿ＰＵＬＳＥを出力する。ここで第１電圧レベルは第３電圧レベルより高く、第２電圧レベルは第３電圧レベルより低いものとする。
【００４２】
抵抗性メモリセル２０は入力コマンドＣＭＤによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスＶ＿ＰＵＬＳＥの印加を受ける。ここで抵抗性メモリセル２０は単極性スイッチング特性を有する素子とする。
【００４３】
電流制御信号生成部３０はコマンド電圧パルスＶ＿ＰＵＬＳＥの電圧レベルを検出し、その検出結果を電流制御信号ＣＴＲＬ＿Ｉとして出力する。本実施形態では電流制御信号生成部３０が比較部３１と、比較部３２と、ＲＳラッチ部３３で構成される。比較部３１及び比較部３２は、第３基準電圧ＶＲＥＦ３及び第４基準電圧ＶＲＥＦ４とコマンド電圧パルスＶ＿ＰＵＬＳＥの電圧レベルを比較し、その比較結果を第１比較結果信号Ｓ及び第２比較結果信号Ｒとして出力する。ＲＳラッチ部３３は第１比較結果信号Ｓ及び第２比較結果信号Ｒの制御によって電流制御信号ＣＴＲＬ＿Ｉを選択的に活性化して出力する。
【００４４】
フィードバック部４０は、抵抗性メモリセル２０の一端Ｎ０と他端Ｎ１との間に接続されている。フィードバック部４０は、抵抗性メモリセル２０を通過する電流量が目標レベルに到達したのかを検出し、その検出結果によって抵抗性メモリセル２０が通過させる電流量を制限するためのプルダウン電流経路（ＰＵＬＬ  ＤＯＷＮ  ＣＵＲＲＥＮＴ  ＰＡＴＨ）を選択的に形成する。一方、フィードバック部４０は、電流制御信号ＣＴＲＬ＿Ｉの制御によって目標レベルを調節するので、目標レベルが調節されるということは抵抗性メモリセル２０が通過させる電流量の制限レベルを調節することができるということを意味する。
【００４５】
本実施形態でフィードバック部４０は、許容電流調節部４１と、基準電圧調節部４２で構成される。
【００４６】
本実施形態で許容電流調節部４１は、第１基準電圧ＶＲＥＦ１及び第２基準電圧ＶＲＥＦ２と、形成電圧Ｖ＿Ｎを比較する比較部４１＿１と、比較部４１＿１の比較結果によってプルアップ／プルダウン電流経路を選択的に形成するプルアップ／プルダウン駆動部４１＿２で構成される。
【００４７】
許容電流調節部４１は、第１基準電圧ＶＲＥＦ１及び第１基準電圧ＶＲＥＦ１より低い電圧レベルを有する第２基準電圧ＶＲＥＦ２を基準として抵抗性メモリセル２０が通過させる電流により形成された形成電圧Ｖ＿Ｎを検出し、その検出結果によって抵抗性メモリセル２０の一端Ｎ０にプルダウン電流経路（ＰＵＬＬ  ＤＯＷＮ  ＣＵＲＲＥＮＴ  ＰＡＴＨ）を選択的に形成する。
【００４８】
この時、プルダウン電流経路が形成されると抵抗性メモリセルが通過させる電流量が制限される。本実施形態では形成電圧Ｖ＿Ｎが第２基準電圧ＶＲＥＦ２より高くなる時からプルダウン電流経路が形成される。
【００４９】
また、本実施形態で基準電圧調節部４２は、アノードが電流制御信号ＣＴＲＬ＿Ｉの入力を受け、カソードが第２基準電圧ＶＲＥＦ２の入力ノードに接続されるダイオードＤ１で構成されることができる。したがって、電流制御信号ＣＴＲＬ＿Ｉがローレベルの場合はダイオードＤ１がターンオフされるので第２基準電圧ＶＲＥＦ２は既存のレベルを維持し、電流制御信号ＣＴＲＬ＿Ｉがハイレベルの場合はダイオードＤ１がターンオンされるので第２基準電圧ＶＲＥＦ２は既存のレベルより上昇して第１基準電圧ＶＲＥＦ１以上となる。
【００５０】
許容電流調節部４１は、データ書き込みコマンド及びデータ読み取りコマンドが順次的に入力される第１動作サイクルで抵抗性メモリセル２０が通過させることができる最大の電流量を第１許容電流に制限する。また、許容電流調節部４１は、データ消去コマンド及びデータ読み取りコマンドが順次的に入力される第２動作サイクルで抵抗性メモリセル２０が通過させることができる最大の電流量を第１許容電流より高いレベルを有する第２許容電流に制限する。
【００５１】
したがって、第１動作サイクルの間、データ書き込みコマンド及びデータ読み取りコマンドによる書き込み電圧パルスＷ＿ＰＵＬＳＥ及び読み取り電圧パルスＲ＿ＰＵＬＳＥが順次的に印加されると、ターンオフ状態の抵抗性メモリセル２０がターンオン状態に転換されて抵抗値が非常に低くなる。
【００５２】
また、第２動作サイクルの間、データ消去コマンド及びデータ読み取りコマンドによる消去電圧パルスＥ＿ＰＵＬＳＥ及び読み取り電圧パルスＲ＿ＰＵＬＳＥが順次的に印加されると、ターンオン状態の抵抗性メモリセル２０がターンオフ状態に再び転換されて抵抗値が非常に高くなる。
【００５３】
基準電圧調節部４２は、電流制御信号ＣＴＲＬ＿Ｉに応答して第２基準電圧ＶＲＥＦ２の電圧レベルを第１基準電圧ＶＲＥＦ１の電圧レベルより上昇させる。第２基準電圧ＶＲＥＦ２の電圧レベルが第１基準電圧ＶＲＥＦ１より高くなると、形成電圧Ｖ＿Ｎが第１基準電圧ＶＲＥＦより高くなる時からプルダウン電流経路が形成される。形成電圧Ｖ＿Ｎの電圧レベルは抵抗性メモリセル２０を通過する電流量に比例して高まるので、許容電流の大きさがさらに大きくなるということで理解することができる。
【００５４】
したがって、フィードバック部４０の許容電流調節部４１は、電流制御信号ＣＴＲＬ＿Ｉがローレベルであると抵抗性メモリセル２０を通過する電流量が第１目標レベルに到達した時にプルダウン電流経路を形成し、電流制御信号ＣＴＲＬ＿Ｉがハイレベルであると、第１目標レベルよりさらに高い第２目標レベルに到達した時にプルダウン電流経路を形成する。
【００５５】
データ感知部５０は、データ読み取りコマンドの入力の時に抵抗性メモリセル２０を通過する電流量を感知して出力データＤ＿ＯＵＴとして出力する。すなわち、抵抗性メモリセル２０がターンオン状態、すなわちセット状態であると抵抗値が非常に低いので大きい電流が流れる。また、抵抗性メモリセル２０がターンオフ状態、すなわちリセット状態であると抵抗値が非常に高いので電流がほとんど流れない。データ感知部５０はこのような抵抗値の変化による電流量の変化を感知して、その感知結果によって出力データＤ＿ＯＵＴを出力する。
【００５６】
図５は図３の電流制御信号生成部の内部動作を表した真理表である。
図５の真理表は書き込み電圧パルスＷ＿ＰＵＬＳＥ、読み取り電圧パルスＲ＿ＰＵＬＳＥ、消去電圧パルスＥ＿ＰＵＬＳＥ及び読み取り電圧パルスＲ＿ＰＵＬＳＥが順次的に印加されて、書き込み−読み取り−消去−読み取りのサイクルが連続的に発生する場合である。
【００５７】
まず、書き込み電圧パルスＷ＿ＰＵＬＳＥ及び読み取り電圧パルスＲ＿ＰＵＬＳＥが順次的に入力される第１動作サイクルで電流制御信号ＣＴＲＬ＿Ｉはローレベルを維持するので、セット許容電流ＳＣＣが設定される。
【００５８】
次に、消去電圧パルスＥ＿ＰＵＬＳＥ及び読み取り電圧パルスＲ＿ＰＵＬＳＥが順次的に入力される第２動作サイクルで電流制御信号ＣＴＲＬ＿Ｉはハイレベルを維持するので、セット許容電流ＳＣＣより高いレベルのリセット許容電流ＲＣＣが設定される。
【００５９】
図６は本発明の一実施形態に係る半導体メモリ装置を制御するそれぞれのコマンド電圧パルス及び許容電流を表した図面であり、図７はデータ書き込み、データ読み取り及びデータ消去動作によるメモリセルのスイッチング動作を表した図である。
【００６０】
図６及び図７を同時に参照して、データ書き込みコマンド、データ読み取りコマンド、データ消去コマンド及びデータ読み取りコマンドが順次的に印加されて、書き込み−読み取り−消去−読み取りのサイクルが連続的に発生する場合の動作を説明する。
【００６１】
まず、セット許容電流ＳＣＣが設定された状態で書き込み電圧パルスＷ＿ＰＵＬＳＥと読み取り電圧パルスＲ＿ＰＵＬＳＥが順次的に印加される。これは、抵抗性メモリセルにセットデータＳＥＴＤＡＴＡを保存して、保存されたデータを検証する動作と見なすことができる。
【００６２】
次に、リセット許容電流ＲＣＣが設定された状態で消去電圧パルスＥ＿ＰＵＬＳＥと読み取り電圧パルスＲ＿ＰＵＬＳＥが順次的に印加される。これは抵抗性メモリセルにリセットデータＲＥＳＥＴＤＡＴＡを保存して、保存されたデータを検証する動作と見なすことができる。
【００６３】
図８は本発明の一実施形態に係る半導体メモリ装置の各動作状態に対する結果を表した図である。
【００６４】
図８を参照すれば、書き込み−読み取り−消去−読み取りのサイクルが連続的に発生する場合、順次的に印加される書き込み電圧パルスＷ＿ＰＵＬＳＥ−読み取り電圧パルスＲ＿ＰＵＬＳＥ−消去電圧パルスＥ＿ＰＵＬＳＥ−読み取り電圧パルスＲ＿ＰＵＬＳＥのパルス形態と、各パルスが印加された時の単極性スイッチング動作による電流流れの変化が図示されている。書き込み電圧パルスＷ＿ＰＵＬＳＥが印加され抵抗性メモリセルがセット状態となると抵抗値が低くなるので、読み取り電圧パルスＲ＿ＰＵＬＳＥが印加された時に特定の大きさの電流が流れるようになる。反面に、消去電圧パルスＥ＿ＰＵＬＳＥが印加され抵抗性メモリセルがリセット状態となると抵抗値が非常に高くなるので、読み取り電圧パルスＲ＿ＰＵＬＳＥが印加された時に電流がほとんど流れない。
【００６５】
前述したように、入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受けて単極性スイッチング動作を遂行する抵抗性メモリセルを含む半導体メモリ装置の駆動方法は、抵抗性メモリセルが通過させることができる最大の電流量を第１許容電流で設定する工程と、抵抗性メモリセルに書き込み電圧パルスを印加してデータ書き込み動作を実行する工程と、抵抗性メモリセルに読み取り電圧パルスを印加して、抵抗性メモリセルの電気的な状態を感知することによって、第１データ検証動作を実行する工程と、抵抗性メモリセルが通過させることができる最大の電流量を第１許容電流より高いレベルを有する第２許容電流で設定する工程と、抵抗性メモリセルに消去電圧パルスを印加してデータ消去動作を実行する工程と、抵抗性メモリセルに読み取り電圧パルスを印加して、抵抗性メモリセルの電気的な状態を感知することによって、第２データ検証動作を実行する工程を含む。
【００６６】
このように、本発明の一実施形態に係る半導体メモリ装置及び半導体メモリ装置の駆動方法によれば、単極性スイッチング特性を有する抵抗性メモリセルを效率的に駆動することができる。
【００６７】
以上、本発明の実施形態によって具体的な説明をした。参考的に、本発明の技術的の思想とは直接関連がない部分であるが、本発明をより詳細に説明するために追加的な構成を含んだ実施形態を例示することができる。また、信号及び回路の活性化の状態を表すためのアクティブハイまたはアクティブローの構成は実施形態によって異ならせることができる。また、同じ機能を具現するために必要によってトランジスターの構成を変更することができる。すなわち、ＰＭＯＳトランジスターとＮＭＯＳトランジスターの構成は互いに代替でき、必要によって多様なトランジスターを利用して具現される。また、同じ機能を具現するために必要によってロジックゲートの構成を変更できる。すなわち不正論理積手段、不正論理合手段などはナンドゲート（ＮＡＮＤ  ＧＡＴＥ）、ノアゲート（ＮＯＲ  ＧＡＴＥ）、インバータ（ＩＮＶＥＲＴＥＲ）などの多様な組み合わせを通して構成されることができる。このような回路の変更は非常に変形例が多く、これらの変形例は当業者ならば誰でも容易に類推できるのでそれに対する列挙は省略する。
【００６８】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと理解されるべきである。
【符号の説明】
【００６９】
１０  電圧パルス生成部
２０  抵抗性メモリセル
３０  電流制御信号生成部
４０  フィードバック部
５０  データ感知部
３１，３２  比較部
３３  ＲＳラッチ部
４１  許容電流調節部
４２  基準電圧調節部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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