(57)【特許請求の範囲】
【請求項１】
ソース電極とソース電極が接する半導体の伝導帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子をゲート電圧により調整できる構成を有し、
ソース部分において、ソース電極と、電子伝導を担うチャンネルとの間に、ショットキ障壁の高さを調整するコンタクト領域を有し、
ゲート電圧５Ｖを印加した場合にゲート幅５０μｍあたりのドレイン電流量が３０μＡ以下に制御されるように、該ショットキ障壁が低く調整されたものであることを特徴とするｎチャンネルの電界効果トランジスタ。
【請求項２】
ソース電極に接触するコンタクト領域と電子伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする請求項１記載のｎチャンネルの電界効果トランジスタ。
【請求項３】
ソース電極に接触するコンタクト領域がＩｎＡｌＧａＮ層であり、電子伝導を担うチャンネルがＧａＮ層であることを特徴とする請求項１記載のｎチャンネルの電界効果トランジスタ。
【請求項４】
ゲート部の半導体表面と電子伝導を担うチャンネルの間にバリアー層を有することを特徴とする請求項１記載のｎチャンネルの電界効果トランジスタ。
【請求項５】
ゲート部のバリアー層が電子伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする請求項４記載のｎチャンネルの電界効果トランジスタ。
【請求項６】
ゲート部のバリアー層がＩｎＡｌＧａＮ層であり、バリアー層とＧａＮ層のヘテロ接合界面に形成される二次元電子ガスがチャンネルであることを特徴とする請求項４記載のｎチャンネルの電界効果トランジスタ。
【請求項７】
ソース電極とソース電極が接する半導体の価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込むホールをゲート電圧により調整できる構成を有し、
ソース部分において、ソース電極と、ホール伝導を担うチャンネルとの間に、ショットキ障壁の高さを調整するコンタクト領域を有し、
ゲート電圧−５Ｖを印加した場合にゲート幅５０μｍあたりのドレイン電流量が３０μＡ以下に制御されるように、該ショットキ障壁が低く調整されたものであることを特徴とするｐチャンネルの電界効果トランジスタ。
【請求項８】
ソース電極に接触するコンタクト領域とホール伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする請求項７記載のｐチャンネルの電界効果トランジスタ。
【請求項９】
ゲート部の半導体表面とホール伝導を担うチャンネルの間にバリアー層を有することを特徴とする請求項７記載のｐチャンネルの電界効果トランジスタ。
【請求項１０】
ゲート部のバリアー層がホール伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする請求項９記載のｐチャンネルの電界効果トランジスタ。
【請求項１１】
窒化物半導体で構成されており、ピエゾ効果によりヘテロ接合に生じた負電荷によりｐチャンネルが形成されていることを特徴とする請求項７記載のｐチャンネルの電界効果トランジスタ。
【請求項１２】
ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮダブルヘテロ接合のＧａＮ層をｐチャンネルとして有していることを特徴とする請求項７記載のｐチャンネルの電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、特に動作電流が小さく、低消費電力で動作する電界効果トランジスタに関するものである。
【背景技術】
【０００２】
シリコンのＬＳＩでは、微細化が進み集積度が上がるにつれ消費電力が増加している。この大きな要因の一つとして、リーク電流の増加があげられる。増加するリーク電流は二つある。一つ目のリーク電流は、ＭＯＳＦＥＴがオフ時におけるドレインからソースへの拡散電流である。シリコンのＭＯＳＦＥＴのソース、ゲート、ドレインが形成するｎｐｎ構造では、微細化するとｐ領域が短くなり、オフ時におけるドレインからソースへの拡散電流が増加する。
【０００３】
またもう一つのリーク電流は、GIDL(Gate-Induced-Drain-Leakage  current)と呼ばれるものである。ゲート長を短くする場合には、同時にゲートとドレイン間にあるｐｎ接合の空乏層の長さを短くする必要がある。しかし空乏層が短いと、ドレインに電圧が加わった場合に、空乏層における電界強度が大きくなる。そのため、ドレインからゲートへリークが発生する。いずれのリーク電流も低減するには、バンドギャップの小さいシリコン材料を用いていること、及びｐｎ接合を用いていることからくる限界がある。
またゲート長を短くすると、リーク電流どころか、短チャンネル効果なども発生する。またスケーリング則に従って、ドーピング濃度を上げると、ＭＯＳ界面の移動度が下がったり、しきい値電圧がばらつくなどの問題がある。
【０００４】
そのため、基板側をバックゲートとして用いてしきい値電圧を制御することにより、リーク電流を抑制する方法があるが制御が複雑になる。また、ＦＩＮ形のゲート構造を用いる、ＳＯＩ基板を用いる、等の方法により、リーク電流と短チャンネル効果を抑えることができる。さらにＦＩＮ形のゲート構造においては、ドーピング濃度を下げられるため、ＧＩＤＬを少なくできる。しかしながら、ＦＩＮ型のゲート構造や、ＳＯＩ基板を用いても、限界がある。
また、他の低消費電力化の方法としては、サブスレショールドで動作させる方法がある。この方法では、しきい値電圧以下で動作させるため、動作時の電流量が少なくてすみ、低消費電力化が可能である。しかしながら、バンドギャップの小さいシリコンを用いている限り、やはり電流量を小さくするには限界がある。
【０００５】
また、他の方法としては、TBJ(tunneling  barrier  junction)MOSFETと呼ばれる構造も提案されている。これは、チャンネルの両端に酸化膜などの薄い誘電体膜を持つ構造である。ソースとゲート間、及びゲートとドレイン間に薄いバリアー層が形成される。短チャンネル効果による特性の劣化を防ぐために提案されたものである。（非特許文献１参照）
この方法では、薄い酸化ケイ素膜を用いてバリアーを形成し、それをトンネルする電流をゲートにより制御する方法である。しかし現実的には、トンネル電流は酸化ケイ素膜の膜厚や膜質に依存するため、トンネル電流を制御するのは困難である。
【０００６】
また、ソース電極部にショットキバリアーを用いて、このバリアーのトンネル電流を制御する素子も提案されている。しかしながら、ソース電極から半導体の伝導帯へのトンネル電流を制御するため、ドレイン電圧を加えてバリアーが薄くなった時に電流が流れ始める。そのためドレイン電圧がゼロ近辺では電流が流れず、ダイオードのような立ち上がり電圧が必要である。（非特許文献２参照）
【０００７】
また、ツェナーダイオードの動作にも見られるような価電子帯から伝導帯へのトンネル電流をゲート電極により制御し、トランジスタ動作をさせる方法も提案されている。そして、さらにＳｉＧｅ膜をｐｎ接合部に用いてバリアーを形成し、より低電流で動作させる方法も提案されている。（非特許文献３、４参照）
しかしながら、これは物性上の問題点とプロセス上の問題点がある。シリコンはバンドギャップが狭いため、熱的な電子によるリーク電流が存在する。また、ドーピングによりバンドの構造を決めているが、微細化するとドーピングのバラつきが問題となり、ドレイン電圧にバラつきが出る可能性がある。
【０００８】
一方で、近年、ＧａＮやＳｉＣ、ダイヤモンド等のワイドギャップ半導体を用いたパワースイッチング素子の研究開発が行われている。シリコンのパワースイッチング素子と比較し、同じ耐圧を有しながら低抵抗化が可能である。また化学的に安定で、高温で安定なため、高温で動作する素子の製作に用いることが可能である。
しかしながら、論理回路を低消費電力化させる技術に関しては、あまり行われていなかった。以下、ＧａＮ、ＳｉＣ、ダイヤモンドなどについて、各々説明する。
【０００９】
ＧａＮやＡｌＧａＮ、ＩｎＡｌＮなどの窒化物半導体は六方晶系に属するウルツ鉱型の結晶であり、絶縁破壊電界が高い、飽和ドリフト速度が大きい、などの特徴がある。また、アルミニウムやガリウム、インジウムなどの組成を変化させることにより、バンドギャップを変化させることが可能であり、ヘテロ接合を形成できる。
ＡｌＧａＮ／ＧａＮヘテロ接合には二次元電子ガスが形成される。ヘテロ接合にピエゾ効果により正の電荷が誘起され、電子を閉じ込める量子井戸が形成される。この二次元電子ガスを用いたｎチャンネルのＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタが開発されている。また、ゲート部にＭＯＳ構造を用いるFETの開発も行われている。
しかし、窒化物半導体材料を用いた論理回路の開発はほとんど行われていない。これは、ドーピングによりｐ形層を形成しようとしても、ＭｇやＺｎなどの活性化率が低く、さらにホールの移動度が低いためである。よって電子デバイスに用いることが可能なｐ形層を作製するのが困難なためである。
【００１０】
ピエゾ効果を用いてヘテロ接合にｐ形層を形成し、ｎチャンネルＦＥＴの高耐圧化を行うという例がある。（特許文献１参照）
しかしながら、窒化物半導体は窒素抜けなどによりｎ形になりやすい事と、ヘテロ接合界面には格子定数の違いなどから発生する欠陥が存在し電子を供給する事から、ｐ形層が形成されにくい。
また、この方法は、ｐ形層は電界をマネージメントするための層であり、チャンネルとして用いているわけではない。
そのため、Ｓｉのトランジスタを併用した集積回路の提案がある。この例は、ＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタと、Ｓｉのｐｎｐのトランジスタなどを用いて構成されるものである。（非特許文献５参照）
【００１１】
以上のように窒化物半導体材料においては、きちんとしたホールのチャンネルを形成し、トランジスタ動作を得たものについては、報告例が少ない。そのため、低消費電力動作が可能なトランジスタの例はない。
【００１２】
ＳｉＣは、六方晶系の４Ｈや６Ｈ，立方晶の３Ｃなどの結晶構造を有し、絶縁破壊電界が高い、飽和ドリフト速度が大きい、などの特徴を有する。パワートランジスタの製作に用いられる。また、現在n形チャンネルやp形チャンネルのMOSFETの開発が行われている。
ＳｉＣ材料を用いた論理回路に関して、ＣＭＯＳの開発が行われている。これは、ｎｐｎトランジスタと、ｐｎｐトランジスタから構成されるインバータを用いている。材料が異なる点以外は、ほぼ従来のシリコンで行われていた技術と同様である。（非特許文献６参照）
【００１３】
またダイヤモンドも大きなバンドギャップを有し、絶縁破壊電界が高い。ダイオードの開発や、FETの開発が行われている。ｐチャンネルやｎチャンネルのＦＥＴの報告がある。
しかし、ＳｉＣやダイヤモンドを用いた低消費電力動作用の素子についての例はない。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００７−１３４６０８号公報
【非特許文献】
【００１５】
【非特許文献１】J.Appl.Phys.,Vol.42,pp.1206-1211,2003.
【非特許文献２】Jpn.J.Appl.Phys.,Vol.33,pp.612-618,1994.
【非特許文献３】Jpn.J.Appl.Phys.,Vol.31,pp.L455-L457,1992.
【非特許文献４】IEEE  Transactions  on  Electron  Devices,VOL.56,NO.11,pp.2752-2761,2009.
【非特許文献５】Phys.Status  Solidi  C  6,No.6,pp.1361-1364,2009.
【非特許文献６】IEEE  Transactions  on  Electron  Devices,vol.45,No.1,pp.45-53,1998.
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は上記のような従来技術の問題点を考えて、低消費電力で動作する論理回路に応用できる電界効果トランジスタを提供することを目的とするものである。
【課題を解決するための手段】
【００１７】
上記の課題は、以下の電界効果トランジスタによって解決される。
（１）  ソース電極とソース電極が接する半導体の伝導帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子をゲート電圧により調整できる構成を有し、
ソース部分において、ソース電極と、電子伝導を担うチャンネルとの間に、ショットキ障壁の高さを調整するコンタクト領域を有し、
ゲート電圧５Ｖを印加した場合にゲート幅５０μｍあたりのドレイン電流量が３０μＡ以下に制御されるように、該ショットキ障壁が低く調整されたものであることを特徴とするｎチャンネルの電界効果トランジスタ。
（２）
ソース電極に接触するコンタクト領域と電子伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする（１）記載のｎチャンネルの電界効果トランジスタ。
（３）
ソース電極に接触するコンタクト領域がＩｎＡｌＧａＮ層であり、電子伝導を担うチャンネルがＧａＮ層であることを特徴とする（１）記載のｎチャンネルの電界効果トランジスタ。
（４）
ゲート部の半導体表面と電子伝導を担うチャンネルの間にバリアー層を有することを特徴とする（１）記載のｎチャンネルの電界効果トランジスタ。
（５）
ゲート部のバリアー層が電子伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする（４）記載のｎチャンネルの電界効果トランジスタ。
（６）
ゲート部のバリアー層がＩｎＡｌＧａＮ層であり、バリアー層とＧａＮ層のヘテロ接合界面に形成される二次元電子ガスがチャンネルであることを特徴とする（４）記載のｎチャンネルの電界効果トランジスタ。
（７）
ソース電極とソース電極が接する半導体の価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込むホールをゲート電圧により調整できる構成を有し、
ソース部分において、ソース電極と、ホール伝導を担うチャンネルとの間に、ショットキ障壁の高さを調整するコンタクト領域を有し、
ゲート電圧５Ｖを印加した場合にゲート幅５０μｍあたりのドレイン電流量が３０μＡ以下に制御されるように、該ショットキ障壁が低く調整されたものであることを特徴とするｐチャンネルの電界効果トランジスタ。
（８）
ソース電極に接触するコンタクト領域とホール伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする（７）記載のｐチャンネルの電界効果トランジスタ。
（９）
ゲート部の半導体表面とホール伝導を担うチャンネルの間にバリアー層を有することを特徴とする（７）記載のｐチャンネルの電界効果トランジスタ。
（１０）
ゲート部のバリアー層がホール伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする（９）記載のｐチャンネルの電界効果トランジスタ。
（１１）
窒化物半導体で構成されており、ピエゾ効果によりヘテロ接合に生じた負電荷によりｐチャンネルが形成されていることを特徴とする（７）記載のｐチャンネルの電界効果トランジスタ。
（１２）
ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮダブルヘテロ接合のＧａＮ層をｐチャンネルとして有していることを特徴とする（７）記載のｐチャンネルの電界効果トランジスタ。
【発明の効果】
【００１８】
本発明によれば、バリアーがあるソース電極を用い、熱電子放出により流れる動作電流をゲート電圧により制御することにより、トランジスタの動作電流を低減し、より低消費電力で動作可能な電界効果トランジスタが得られる。
【図面の簡単な説明】
【００１９】
【図１】ソース電極部分にショットキバリアーを有する電界効果トランジスタ
【図２】ソース電極とチャンネルの間にコンタクト層を有する電界効果トランジスタ
【図３】ゲート部にバリアー層を有する電界効果トランジスタ
【図４】ソース電極部分にショットキバリアーを有するＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ
【図５】数値解析を用いて得たドレイン電圧とドレイン電流の関係
【図６】数値解析を用いて得たチャンネル内の電子分布
【図７】製作した電界効果トランジスタ構造
【図８】ノーマリオフ動作する素子のドレイン電圧−電流特性
【図９】ノーマリオン動作する素子のドレイン電圧−電流特性
【図１０】ノーマリオン動作素子において、ソースとドレインを入れ替えて測定したドレイン電圧−電流特性
【図１１】相互コンダクタンスの特性
【図１２】ゲート電流の特性
【図１３】ｐチャンネルの電界効果トランジスタの構造
【図１４】ｐチャンネルの電界効果トランジスタのドレイン電圧−電流特性
【発明を実施するための形態】
【００２０】
（実施例１）
図１は、ソース電極１がチャンネル層７との間にショットキバリアーを有するｎチャンネルのトランジスタである。ゲート電極２とチャンネル層７との間には、絶縁膜４を有しており、ＭＩＳ（Metal  Insulator  Semiconductor）構造となっている。ＭＯＳ（Metal  Oxide  Semiconductor）構造であってもよい。ドレイン電極３は通常のオーミック電極である。
【００２１】
トランジスタは、基板５上に構築されているが、チャンネル層７と基板５の間には、トランジスタの集積方法や製造方法などにより必要となる層構造が用いられる。必要に応じてバッファ層６を入れて結晶性を向上させたり、あるいは、ｐ形層や高抵抗層をバッファ層６として入れて、電気的に素子分離をする。
【００２２】
ショットキダイオードにおいて順方向に電流が流れる場合には、ショットキバリアーを半導体側から電極側に電子が流れる。一方で図１におけるソース電極１のショットキバリアー部分では、電極側から半導体側へ電子が流れることになる。そしてこの電流量をゲート電圧で制御する。
【００２３】
ソース電極１側からの電子の供給は、主に熱電子放出による。バリアーが薄い場合にはトンネル電流もある。ソース電極１とチャンネル層７の間のバリアーが高い場合には、電流量が小さくなる。チャンネル層７がｎ型にドーピングされている場合には、ソース電極１のショットキバリアー部分に三角形のバリアーが形成される。ゲート電圧を加えることにより、この三角形のバリアーが薄くなり、電流が流れる。そしてゲート電圧が高い場合には、トンネル電流による成分も発生する。このように、ショットキバリアーが存在するため、ソース電極１側からの電流量を抑制し、低電力動作が可能となる。
【００２４】
また、ソース電極１側からの電子の供給が熱電子放出によるため、ドレイン電圧がゼロから、動作電流が立ち上がる特性を示す。そのため線形領域と飽和領域を示す通常のトランジスタと同様の動作特性を持たせることが可能である。
【００２５】
通常の電界効果型トランジスタにおいては、飽和電流はゲート電圧によって制御される。しかしながら、本発明の素子においては、ソース電極部のショットキバリアーも素子の飽和電流を決める要因になる。
このソース電極１におけるショットキバリアーの高さは、電極材料の物性値、つまり仕事関数で決まる。よって、素子ごとの電流量のバラつきを抑えることが可能であることが特徴である。
【００２６】
また、ソースにショットキバリアーが存在するため、チャンネル層７のゲート直下の部分がｎ型の半導体層であっても、エンハンスメント動作が可能となる。ゲート電圧がプラスの場合にソース側から電子が供給可能であり、ゲート電圧がゼロの場合においてソース側から供給される電子が小さくなるように、ソース電極１部分のショットキバリアーの高さを調整すればよい。
【００２７】
これも重要な特徴であり、微細化した場合におけるドーピングの分布や不均一性の影響を受けなくて済む。ただし、当然のことながら、チャンネル層７のドーピングの分布を通常のトランジスタのようにｎｐｎ構造にすることも可能である。
【００２８】
（実施例２）
一方で、ソース電極１部のショットキバリアーの高さは、金属や半導体材料の仕事関数や電子親和力によって決まるため、使用できる材料によって選択の範囲が狭まってしまう。その場合には、図２に示すように、ソース電極１と、電子伝導を担うチャンネル７との間に、コンタクト領域８を設ける。このコンタクト領域８は、図１の場合、層状に形成されている。このコンタクト層８のドーピング濃度を調整することによって、このショットキバリアーの高さを調整することが可能である。
【００２９】
ソース電極部のショットキバリアーが高く電流量が小さすぎる場合には、コンタクト層８としては、ｎ形に高濃度にドーピングした層を用いればよい。逆に電流量が多すぎる場合には、低濃度にドーピングしたｎ形層か、ノンドープ層を用いる。場合によっては、薄いｐ形層をコンタクト層として用いてもよい。
【００３０】
また、ＡｌＧａＡｓやＡｌＧａＮなどの化合物半導体の場合には、組成を変化させることによってバンドギャップを変えることが可能である。そのため、ソースの電極金属の仕事関数に応じて、組成を変化させて、ショットキバリアーの高さを変え、所望の電流量のトランジスタを形成できる。
【００３１】
たとえば、ＩｎＧａＡｓをチャンネル層７として用い、ＩｎＡｌＡｓをソース部分のコンタクト層８として用いることが可能である。この場合には、チャンネル層７とコンタクト層８のヘテロ接合が形成され、ヘテロ接合界面に二次元電子ガスを形成すれば、チャンネルの移動度を高くすることが可能である。
【００３２】
窒化物半導体の場合には、ＧａＮ層をチャンネル層７として用いて、コンタクト層８をＩｎＡｌＧａＮ層にすればよい。コンタクト層８の方のバンドギャップを高くする場合には、ＡｌＧａＮ層などをコンタクト層８として用いる。格子定数をＧａＮ層チャンネル層７に合わせたまま、バンドギャップを大きくするにはＩｎＡｌＮ層をコンタクト層８として用いればよい。この場合には、やはりヘテロ接合が形成され、ヘテロ接合界面に形成された二次元電子ガスを用いれば、移動度を高くすることが可能である。
【００３３】
逆に、ＧａＮチャンネル層７よりも、コンタクト層８のバンドギャップを小さくしたい場合には、ＩｎＧａＮ層をコンタクト層８として用いればよい。コンタクト層８とチャンネル層７の間を連続的にバンドギャップを変化させる方法も可能である。
【００３４】
コンタクト領域８は、二つの層から形成してもよい。例えば、ソース電極１側にＩｎＧａＮ層のようなバンドギャップの小さい層を用いてソース電極１とのバリアーの高さを調整し、チャンネル側にＡｌＧａＮ層を用いてＡｌＧａＮ層とチャンネル層７の接合部にヘテロ接合を形成し、そのヘテロ接合界面に二次元電子ガスを形成し、チャンネルとして用いる方法も可能である。
【００３５】
このような構造を有する素子は、４つの重要な特性を持つ。
第一の特性は、本発明の素子では、ソース電極部に低いショットキバリアーがあり、電流量を小さくしていることである。そのため、飽和領域でのドレイン飽和電流を決める要因が通常のトランジスタと異なる。
【００３６】
通常のトランジスタでは、ゲート部のチャンネルはゲート電極に近いため、ドレイン電圧の影響を直接受けない。さて、ゲート電圧がしきい値電圧以上において、線形領域では、ドレイン電圧を高くしていくと、ドレイン電流が大きくなる。その時に、ゲート部のチャンネルでは、ドレイン電流の増加に対応して、ゲート部のソース端のチャンネルのキャリア密度と、ゲート部のドレイン端のチャンネルのキャリア密度に差が生じて、拡散電流が発生して、ゲート部分で電流が流れる。さらにドレイン電圧を高くすると、ゲート部のドレイン端のチャンネルのキャリア密度が減少し、ドレイン電流の増加に対応する。
【００３７】
しかし、ドレイン電圧を高くしていった時に、ゲート部のドレイン端のチャンネルのキャリア密度がほぼゼロになると、ゲート部のソース端のチャンネルのキャリア密度と、ゲート部のドレイン端のチャンネルのキャリア密度の差をこれ以上大きく出来ない限界に達する。その結果、この時の電圧以上にドレイン電圧を大きくしても、ゲート部のドレイン端からドレイン方向に空乏層が発生するだけで、ドレイン電流が大きくならなくなる。これが通常のトランジスタの飽和領域での動作である。飽和領域でのドレイン電流の値はゲート電圧のみに依存する。
【００３８】
一方で、本発明のトランジスタにおいては、ソース電極部にバリアーがあり、それもドレイン電流を決める大きな要因である。そのため、ドレイン電圧が加わると、ソース電極部のバリアーの部分でも電圧降下が発生する。
【００３９】
そこで、本発明のトランジスタの動作が、ゲート電圧がしきい値以上である場合を考える。ドレイン電圧を大きくすると、ソース電極部分のバリアーにより電圧降下が起こる。つまりゲートとソース間のチャンネルのソース電極近傍で電圧降下が起こる。
【００４０】
その結果、ゲート部のチャンネル内の電子密度は、ゲート電極とソース電極間の電圧で決まるわけではなくなる。ソース電極近辺のチャンネルの電圧降下を起こしている部分よりもゲート側にあり、電位が平坦になったチャンネルの電位と、ゲート電極の電位との電位差によって、ゲート部の電子密度が決まる。
【００４１】
この電位が平坦になったチャンネルの電位は、ソース部分のバリアーにより電圧降下した分と等しく、ドレイン電圧に依存し、ドレイン電圧を上げると、高くなる。そのため、ドレイン電圧を高くすると、ゲート部のチャンネルの電子密度は低くなる。
【００４２】
よって、ドレイン電圧が大きくなった場合に、ゲート部のチャンネル内の電子密度は下がり、ドレイン電流を抑制する方向に作用する。その結果、ドレイン電流の飽和が起きやすくなる。そのため、ソース電極部分にショットキバリアーがあり、それにより電流量が小さくても、通常のトランジスタのように飽和特性を有するドレイン電圧・電流特性を示すトランジスタが製作可能である。
【００４３】
第二の特性は、ゲート部のチャンネル内の電子密度が小さくてもよいことである。ソース電極部のバリアーにより電流量が小さいため、ゲート部においても拡散電流が小さくなる。つまり、ゲート部のチャンネル内のキャリア分布は、ソース電極部にバリアーがない場合よりも平坦な分布になる。つまりキャリア密度の差が小さくて済むため、相対的にゲート部のチャンネルの電子密度を低くすることが可能である。
【００４４】
第三の特性は、短チャンネル効果がおきにくくなることである。ソース電極部でも電圧降下が発生するため、実質的にゲート部分のソース側とドレイン側の電位差が小さくなるからである。よって、ゲート部において、短チャンネル効果が起きにくくなる。よってゲート長をより短くすることが可能となる。
【００４５】
第四の特性は、チャンネルをゲート部のＭＯＳ界面に形成する必要がないことである。これは、第二の特性であるゲート部のチャンネルのキャリア密度をあまり上げる必要がない事、及び、第三の特性である短チャンネル効果がおきにくい事から、明らかである。よって、ゲート部の半導体表面と、チャンネルの間に、ドーピング濃度などがチャンネル層と異なるバリアー層を配置させて、ＭＯＳ界面を電子が流れなくても動作する素子の製作が可能である。
そのため、ＭＯＳ界面のキャリアの移動度の低いＳｉＣ材料などに適用した場合に、ＭＯＳ界面のキャリアの移動度が低いことの影響を受けずに済む。
【００４６】
（実施例３）
図３に、ゲート部のチャンネルが界面から離れているトランジスタを示す。この構造においては、ゲート電極２とチャンネル層７の間にｉ層もしくはｐ形層をバリアー層９として用いて、トランジスタがオンの場合にも、電子がゲート部の半導体表面を流れないようにする。これにより、移動度の低いＭＯＳ界面をチャンネルとして用いる必要がなくなる。また、ノーマリオフでありながら、高速動作も可能となる。
【００４７】
特にＳｉＣなどの材料の場合には、原理的に高移動度のＭＯＳ界面を形成するのが困難であり、その場合に有効な方法である。ワイドギャップ半導体材料としては、ＧａＮやＳｉＣ、ダイヤモンド、ＧａＡｓなどが用いることが可能である。
また、ＡｌＧａＡｓやＩｎＡｌＧａＮ、ＩｎＧａＡｓなどのＩＩＩ／Ｖ族化合物半導体材料の場合には、ゲート部にバリアーとして、チャンネルとバンドギャップの異なる材料を用いることが可能である。
【００４８】
例えば、チャンネル層７としてＧａＮ層を用い、バリアー層９としてＡｌＧａＮ層を用いることが可能である。あるいは、チャンネル層７としてＩｎＧａＡｓ層を用い、バリアー層９としてＩｎＡｌＡｓ層を用いればよい。
この場合においても、チャンネル層７とバリアー層９で、ヘテロ接合を形成して、二次元電子ガスチャンネルを形成し、キャリアの移動度をあげることが可能である。
【００４９】
（実施例４）
次に、半導体デバイスシミュレーションを用いて計算した、ソース電極部にバリアーを有するＡｌＧａＮ／ＧａＮヘテロ接合電界効果型トランジスタの動作特性を示す。
図４にその構造を示す。絶縁基板１５上にノンドープＧａＮ層１６、ｐ形ＧａＮ層１７、ＧａＮチャンネル層１８、ＡｌＧａＮのバリアー層１９が形成されている。ＡｌＧａＮのバリアー層１９は、ソース電極に対してのコンタクト層としても、ゲート部のチャンネルと半導体表面層の間にあるバリアーとしても、機能する。
【００５０】
この構造において、ショットキ的な障壁を持つソース電極を用いたＡｌＧａＮ／ＧａＮヘテロ接合電界効果型トランジスタのシミュレーションを行った。シノプシス（synopsys）のT−CADセンタウラス（T-CAD  Sentaurus  Device）を用いた。この計算では、ソース電極１１、ゲート電極１２、ドレイン電極１３のチャンネル方向の長さは、各々１μｍとした。表面は窒化シリコンにより被われているとした。ソース電極とゲート電極の間隔、及びゲート電極とドレイン電極の間隔も各々１μｍとした。
【００５１】
計算に用いたトランジスタの半導体の層構造は、ノンドープＧａＮ層１６は厚さが０．７μｍ、ｐ形ＧａＮ層１７は厚さが０．３μｍ、ＧａＮチャンネル層１８は厚さが１０ｎｍとした。ＡｌＧａＮのバリアー層１９の厚さは、３０ｎｍとした。
【００５２】
実際のＡｌＧａＮ／ＧａＮヘテロ接合界面にはピエゾ効果によりプラスの空間電荷が形成され、電子が引き寄せられて、量子井戸が形成される。その結果、ヘテロ界面のＧａＮ層側に二次元電子ガスチャンネルが形成される。しかしながら、シミュレーションに量子井戸を含めるのは、計算時間の問題などから困難である。そこで、シミュレーションでは、厚さが１０ｎｍのチャンネル層を仮定した。このチャンネル層における電子の移動度は１５００ｃｍ２／Ｖｓとした。ピエゾ効果により形成される正の空間電荷として、ＧａＮチャンネル層１８とＡｌＧａＮバリアー層１９の界面に、電子数の密度にして３．５×１０１２ｃｍ−２の電荷量を設定した。
【００５３】
また、ＡｌＧａＮのバリアー層１９から絶縁基板に向かって、チャンネル層１８、ｐ型層１７、ノンドープ層１６の三層構造になっている。これは、チャンネル層１８に近接するＧａＮ層がノンドープだと、リーク電流が発生するためであり、１０ｎｍ厚のチャンネル層１８の下側（絶縁基板側）に、厚さが０．３μｍのｐ形層１７があるとした。ｐ形層１７のドーピング濃度は、３．７５×１０１４ｃｍ−３とした。さらにその下にノンドープ層１６があるとした。基板１５は１μｍの厚さのサファイア基板とした。
ドレイン電極１３は、ＡｌＧａＮ層１９に対してオーミック接触するとした。また、ソース電極１１とＡｌＧａＮ層１９の伝導帯との間のギャップは、約０．２５ｅＶとした。また、ゲート電極１２とＡｌＧａＮ層１９の伝導帯との間のギャップは、約１．９５ｅＶとした。
【００５４】
図５にドレイン電流対ドレイン・ソース間電圧の計算結果を示す。横軸はドレイン電圧で、縦軸はゲート幅１ｍｍ当たりのドレイン電流である。ゲート電圧は、０Ｖ〜−４Ｖである。しきい値電圧は、約−２Ｖ程度である。ドレイン電流が、ドレイン電圧が０Ｖから流れ始めている。このようにトランジスタ動作することが分かる。電流量は、ゲート電圧が０Ｖの時に、約４００μＡ／ｍｍである。
通常のデバイスでは、３００〜５００ｍＡ／ｍｍ以上であるため、電流量を１／１０００程度に制限していることが分かる。
【００５５】
また、図５に示すように、ドレイン電流対ドレイン・ソース間電圧において、ドレイン電流が飽和していることが分かる。そこで、ソース部分からドレイン部分に向かって、チャンネル内の電子の分布がどのようになっているかを調べた結果が、図６である。
【００５６】
これは、ゲート電圧が０Ｖの時に、ドレイン・ソース間電圧を０Ｖ、２Ｖ、４Ｖと変化させた時の、ＧａＮチャンネル層とＡｌＧａＮバリアー層の界面でのキャリア密度を示している。キャリア密度は体積当たりの値で示している。横軸はチャンネルに沿った距離を表しており、−１μｍから０μｍまでがソース電極のある部分、１μｍから２μｍまでがゲート電極のある部分、３μｍから４μｍまでがドレイン電極がある部分になっている。
【００５７】
この図から、ソース電極部分でも、ドレイン電圧を大きくすると、キャリア密度が減少することが分かる。ドレイン電圧が０Ｖの時に対してドレイン電圧が４Ｖになると、ソース電極部のキャリア密度は２５％程度に減少している。よって、ドレイン電圧を上げると、ソースの部分においても電界強度が大きくなり電圧降下を起こしていることが分かる。
【００５８】
同じくこの図から、ソース電極部分におけるキャリア密度が均一に減少していることも分かる。このことから、ドレイン電圧を上げると、ソースの部分のバリアーに対して均一に電界が加わっていることが分かる。このようにソース部分にヘテロ接合を用いてチャンネルを形成し、チャンネルとソース電極間の距離を均一にして、チャンネルとソース電極間のバリアーに均一に電界が加わるようにすれば、素子設計において電流量の制御が容易となり、実用上重要な特徴である。
【００５９】
また、図６を見て分かるように、ゲート電極部分においても、ドレイン電圧を大きくすると、キャリア密度が減少することが分かる。ゲート電極に沿ってほぼ均一に減少している。これは通常のトランジスタでゲートのドレイン端だけのキャリア密度が減少するのと大きく異なっている。また、ゲート電極に沿ってほぼキャリア密度が均一であるため、短チャンネル効果がおきにくいこともわかる。この点も通常のトランジスタと異なる点である。
【００６０】
ソースとゲートの間の領域においては、キャリア密度は変化していない。そのため、この領域では、電圧はフラットになっている。そしてこの部分の電圧は、ソース電極部分での電圧降下に相当する値である。そしてゲート部分のチャンネルに加わっている電界は、ゲート電極の電圧と、このソースとゲート間の電圧がフラットになっている領域の電位との差で、決まることになる。
【００６１】
このことから、ドレイン電圧が高くなると、ゲート部分のチャンネル全体のキャリア密度が減少し抵抗が高くなると考えられる。そのため、この計算結果から考えても、本発明のトランジスタにおいては、ドレイン電圧が増加した時に、ゲートがドレイン電流を抑制するように機能していることが分かる。つまり飽和領域を持つ動作特性になるように、機能している。
【００６２】
（実施例５）
図７には、実際に作製したＡｌＧａＮ／ＧａＮヘテロ接合に形成される二次元電子ガスをチャンネルとして用いたトランジスタの素子構造を示す。Ｓｉ基板上２５に有機金属化学気相成長法（ＭＯＣＶＤ法）を用いて成長する。Ｓｉ基板とＧａＮ層は熱膨張係数に大きな違いがある。ＧａＮ層の熱膨張係数の方が大きい。そのためＭＯＣＶＤ法により高温でＧａＮ結晶の成長を行った後に室温に冷却すると大きな歪みが発生する。そこでＡｌＮ層とＧａＮ層の超格子バッファなど、熱膨張係数の違いから発生する歪みを緩和するためのバッファ層２６を、Ｓｉ基板２５上にまず成長した後に、ＧａＮ層２７とＡｌＧａＮバリアー層２８、ＧａＮキャップ層２９を形成する。
【００６３】
ＧａＮやＡｌＧａＮの成長条件は、ＭＯＣＶＤ法で通常用いられる条件でよい。ＧａとＡｌ及び窒素のソースとしては、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、及びアンモニア（ＮＨ３）などを用いる。通常は減圧成長を用いる。成長圧力は３０ｋＰａ程度である。成長温度は１１００℃程度でよい。基板１０には（１１１）シリコン基板を用いる。成長直前にはフッ化水素酸を用いた酸化膜の除去や、硫酸＋過酸化水素水を用いた基板表面のエッチング処理を行う。その後シリコン基板上に超格子バッファ層や所望とするＡｌＧａＮ／ＧａＮヘテロ接合構造を形成する。
【００６４】
ゲート部については、ゲート電圧が効率よくチャンネルに作用するように、ＧａＮキャップ層２９と、ＡｌＧａＮバリアー層２８の一部をエッチングにより除去してある。リセスゲートである。
またゲート電極２２は、プラスの電圧を加えて素子をオンにする必要があるため、ゲート電極２２とＡｌＧａＮバリアー層２８との間に、数ｎｍから２０ｎｍ程度の厚さのＳｉＯ２膜２４などを配置する。これは、ＭＩＳ（Metal  Insulator  Semiconductor）構造とすればよい。
【００６５】
ＧａＮキャップ層２９は、ソース電極２１に対してはコンタクト層として機能する。ショットキバリアーの高さはＧａＮキャップ層２９とソース電極２１の金属の物性によって基本的に決まる。また、ＧａＮ層キャップ層２９とＡｌＧａＮバリアー層２８の間にもバンドギャップの差に応じたバリアーが存在する。そのため、ソース電極２１とＧａＮキャップ層２９の間にあるショットキバリアーと、ＧａＮ層キャップ層２９とＡｌＧａＮバリアー層２８の間にあるバリアーの両方を考慮して、設計する必要がある。
【００６６】
ソース電極２１の金属としては、ゲート等に用いられるショットキ金属ではバリアーの高さが大きすぎてしまう。そこで、半導体側からＴｉ／Ａｌ／Ｎｉ／Ａｕなどを用いる。この金属は、通常はオーミック電極に用いるものであるが、バリアー層が厚いため低いショットキバリアーを形成する。
【００６７】
また、ＡｌＧａＮバリアー層２８とＧａＮキャップ層２９には貫通転移などの欠陥が存在し、その欠陥を通して二次元電子ガスの存在するヘテロ接合にソース電極の金属が接触してしまう場合がある。そこで、ＡｌＧａＮ層２８の厚さを３０〜５０ｎｍ程度と厚くするとよい。ＧａＮキャップ層２９は、表面の保護のためであるので、２ｎｍ程度でよい。
またＡｌＧａＮ層２８とＧａＮ層２７の格子定数が違うため、このようにＡｌＧａＮバリアー層２８を厚くする場合には、Ａｌ組成を２０％程度に下げるとよい。
【００６８】
比較のため、通常のトランジスタにおけるオーミックコンタクトの形成方法について述べる。通常のトランジスタにおいて、Ｔｉ／Ａｌ／Ｎｉ／Ａｕできちんとしたオーミック接触を得る場合には、ＡｌＧａＮバリアー層を除去しＡｌＧａＮ／ＧａＮヘテロ接合界面に直接コンタクトするようにする。あるいは、他の方法としては、ＡｌＧａＮ層に存在する貫通転移を通してソース電極の金属が拡散しそれによりオーミックが得られるようにする。
そのため、厚いＡｌＧａＮ層２８とＧａＮキャップ層２９の表面側に、半導体側からＴｉ／Ａｌ／Ｎｉ／Ａｕの構造の電極を形成してもオーミックは得られず、障壁の低いショットキバリアーを形成する。
【００６９】
ドレイン電極２３は、通常のオーミック電極でよい。しかしながら、今回は、ソース電極２１と同様にして作製した。この場合に、ドレイン側にもショットキバリアーが存在するが、順方向に電流が流れるためと、及びバリアーの高さが低いため、動作に支障はない。
【００７０】
図８に実際に作成した素子のドレイン電流−電圧特性を示す。ゲート幅は５０μｍ、ゲート長は２μｍである。ゲート−ソース間は２μｍ、ゲート−ドレイン間は５μｍ程度である。線形領域と飽和領域を持つ動作特性を示している。
しきい値電圧が０Ｖの時、ドレイン電流は流れておらず、エンハンスメント動作していることが分かる。これは、この素子においては、ゲート部にリセス構造を有しており、ゲート直下のチャンネル内のキャリア密度が枯渇しているためである。
【００７１】
電流量は通常の素子と比較すると、１０００分の１程度になっていることが分かる。ＡｌＧａＮ／ＧａＮヘテロ接合構造を形成すると、通常シート抵抗は３００〜５００Ω程度であり、ゲート幅が５０μｍ程度の素子だと１０〜２０ｍＡ程度流れる。しかし図８に示すようにこの素子では、８μＡ程度しか流れていない。
【００７２】
また飽和領域の電流量は、ゲート電圧で制御されており、電流量が小さいこと以外はほぼ、通常のトランジスタと同様であることが分かる。飽和領域と線形領域がきちんとあり、通常のトランジスタと同様の動作をしている。飽和領域において、ドレイン電流がゲート電圧に応じて制御されているのは、ドレイン電圧が増加した時にゲート部のキャリア密度が減少し、ゲート部がドレイン電流を抑制するように機能したためである。このようにソース電極に、低いショットキバリアーがあると電流量を大幅に抑えることが可能であることが分かる。
【００７３】
図９と、図１０には、同じ素子をソースとゲートを入れ替えて測定した結果を示す。ノーマリオン動作をしている。この素子はほぼソースとゲート間隔と、ゲートとドレイン間隔が等しい素子である。重要な点は、この素子において、ソース電極とドレイン電極を入れ替えてもほぼ等しい特性を示している点である。
【００７４】
これは、ドレイン電極とソース電極に用いられる電極は、どちらもきちんとショットキ形のバリアーとして作用しており、電圧の高い側の電極として用いられる場合つまりドレイン電極として用いられる場合には、順方向に流れるため、素子の電流を下げる抵抗成分になっていない、ということである。
【００７５】
図１１にこの素子の相互コンダクタンスの特性を示す。通常の素子と同様の特性を示していることが分かる。
【００７６】
図１２にゲートのリーク電流の特性を調べる。ゲートのリークは、５０ｐＡ以下であり、ＭＩＳ構造を用いることにより、ゲートリーク電流が低減できている。そのため、図８〜図１１のドレイン電流電圧特性には、ほぼゲートからのリークの影響はないことが分かる。
【００７７】
この素子の電流量は、ＡｌＧａＮバリアー層の組成を変化させることにより容易に可変であることも特徴である。ソース電極で、小さなショットキバリアーが形成するようできる電極材料は数が限られているため、そもそも選択肢に限度がある。しかしながら、バリアー層がＡｌＧａＮやＡｌＧａＡｓなどの化合物半導体の場合には、組成を変えることにより、ショットキバリアーの障壁の高さを制御することが出来る。
【００７８】
また、ヘテロ接合のチャンネルを用いているため、移動度が高く高速な動作が期待できる。ヘテロ接合に形成される二次元電子ガスを用いた通常の構造のＨＥＭＴは、常にオン状態にあるため、消費電力が大きいのが問題であった。しかしながら、本発明の素子構造においては、ソース電極部にバリアーがあるため、ゲート部にも常に二次元電子ガスが存在する構造でありながら、エンハンスメント動作が可能である。そのため、低電力で、高速な動作が可能な論理回路の形成が可能である。
【００７９】
以上、ソース電極部にコンタクト層を、ゲート電極部にバリアー層を有する場合について述べたが、チャンネル層の半導体との間に低いバリアーを形成できるソース電極材料がある場合には、チャンネル層に直接ソース電極を形成してもよい。
またこの場合にも、ドレインとソースを同じ電極構造にしても、ドレイン側がショットキの順方向となるため、動作する。
【００８０】
（実施例６）
またｐ形チャンネルの場合についても、ｎ形チャンネルと同様に素子設計が可能である。ソース電極部において、ソース電極が接触する半導体層の価電子帯と、ソース電極の仕事関数の間に障壁があれば、ｎチャンネルと同様に動作する。
【００８１】
また、ｎチャンネルのトランジスタと同様に、ソース電極がコンタクトする部分に、バリアーの高さを調整するためのコンタクト領域を設ければ、電流量を調整できる。ドーピング濃度を調整したり、化合物半導体の場合には組成を調整しバンドギャップを調整することにより、ソース電極部分のバリアーの高さを調整可能である。
【００８２】
また、ｎチャンネルのトランジスタと同様に、ゲート部分において、バリアー層を用いることにより、チャンネルを半導体表面から離すことが可能である。これによりキャリアであるホールの移動度を高くすることが可能である。また半導体の表面準位の影響を抑制することが可能である。
【００８３】
（実施例７）
次にＡｌＧａＮ／ＧａＮ／ＡｌＧａＮダブルヘテロ構造を用いたｐ形チャンネルのトランジスタについて説明する。
ＧａＮやＡｌＧａＮは、ｃ面サファイア基板や、（１１１）シリコン基板などに成長した場合、ＩＩＩ族面になる。つまり周期律表のＩＩＩ族原子が表面にくるＧａ面が表になる。このような方向に成長する場合、ＧａＮ層上にＡｌＧａＮ層を成長すると、ヘテロ接合界面にピエゾ効果によりプラスの空間電荷が発生し、二次元電子ガスが形成される。これを用いているのが、一般的に見られるＡｌＧａＮ／ＧａＮヘテロ接合電界効果形トランジスタである。
【００８４】
一方で、ＡｌＧａＮ層上にＧａＮ層を成長すると、ピエゾ効果により今度は、ヘテロ界面にマイナスの空間電荷が発生する。そのため、これを用いれば、ｐ形チャンネルが形成可能である。しかしながら、ＡｌＧａＮ層上にＧａＮ層を成長しても、これだけでは、ゲート部分において、バリアー層が存在しない。やはりバリアー層として、ＡｌＧａＮ層をさらに表面に配置するのがよい。
【００８５】
そのため、基板側から、Ａｌ組成ｘのＡｌｘＧａ１−ｘＮ層と、ＧａＮ層と、Ａｌ組成ｙのＡｌｙＧａ１−ｙＮ層を積層して、ダブルヘテロ構造を形成すると、ＧａＮ層の下側の界面と上側の界面に、マイナスの電荷と、プラスの電荷が発生する。つまり、ＡｌｘＧａ１−ｘＮ／ＧａＮヘテロ界面にはマイナスの空間電荷が発生し、ＧａＮ／ＡｌｙＧａ１−ｙＮヘテロ界面にはプラスの空間電荷が発生する。そのためＧａＮ層における空間電荷は、これらのマイナスの電荷とプラスの電荷の和になる。
【００８６】
マイナスの空間電荷の量と、プラスの空間電荷の量は、組成ｘとｙに依存するため、ｘとｙを調整すれば、ｎ形にもｐ形にもあるいはインシュレータにもできる。ｘ＜ｙならばｎ形層に、ｘ＞ｙならばｐ形層になる。ｘ＝ｙならば原理的にインシュレータになる。ただし、ＧａＮは窒素原子が抜けるなどして、ｎ形になりやすいため、それを補償する分も考慮する必要がある。
【００８７】
そこで、ｐ形にするため、下側のバリアーであるＡｌｘＧａ１−ｘＮの組成を２７〜３０％（ｘ＝０．２７〜０．３）程度とし、上側のバリアーであるＡｌｙＧａ１−ｙＮ層の組成を２５％（ｙ＝０．２５）として、ダブルヘテロ構造を形成した。
【００８８】
図１３にその構造を示す。基板３５上にＧａＮ層３６をまず成長し結晶性を良くしてから、素子構造を形成する。基板側から、Ａｌ組成２７％のＡｌＧａＮ層３８と、ＧａＮ層３９と、Ａｌ組成２５％のＡｌＧａＮ層４０を積層して、ダブルヘテロ構造を形成した。Ａｌ組成２７％のＡｌＧａＮ層３８を直接ＧａＮ層３６に成長すると二次元電子ガスが形成されてしまうため、組成変化層３７を用いた。組成変化層３７は、徐々に組成をＧａＮからＡｌＧａＮに変化させてある。このように組成を変化させるとｎ形になるので、ｐ形半導体を成長する時に用いるＭｇなどをドーピングし、インシュレータにしてある。これにより、ＡｌＧａＮ層３８の下が電気的に高抵抗になる。
【００８９】
このダブルヘテロ構造を用いて、ｐチャンネルの素子を作成した。ソース電極３１とドレイン電極３３がダブルヘテロ構造のＧａＮに直接接触するように、リセス電極構造を形成し、そこに電極を形成した。電極材料は、半導体側からＮｉ／Ａｕとした。実際にこの条件では、ソースとドレインの電極は、きちんとしたオーミック電極を形成せずに、障壁を有する。理由はＧａＮ層がホール濃度が低いｐ形層であること、及び、窒化物半導体の場合、そもそもオーミック電極の形成は困難であること、などである。
【００９０】
また、この構造では、ソース電極はほぼ点でチャンネルに接する。そのため、チャンネルとソース電極の間にあるバリアーに不均一に電界が加わることが起きないため動作電流量を制御する上で、設計上利点がある。
【００９１】
また、ゲート金属３２としては、やはりＮｉ／Ａｕを用いた。ただしゲート金属と表面のＡｌｙＧａ１−ｙＮ層の間には、絶縁膜３４として、１００ｎｍのＨｆＯ２をインシュレータとして用いた。
【００９２】
図１４に実際に作成した素子のドレイン電流対ソース・ドレイン電圧を示す。ゲート電圧をマイナス側に下げると、ドレイン電流のマイナス側への増加が見られ、ｐ形チャンネルの特性が得られた。
【００９３】
以上で、ｎ形チャンネルとｐ形チャンネルの実施例を述べたが、ワイドギャップ半導体材料を用いれば、ソース電極部のショットキ障壁を高くできるため非常に電流量の小さい素子が可能となる。また、ワイドギャップ半導体材料は絶縁破壊電界が高いため、Ｓｉデバイスで見られたようなＧＩＤＬなどの問題は発生しにくく、Ｓｉデバイスよりも微細化が可能となる。
また、ワイドギャップ半導体材料を用いれば、高温で動作する論理回路が形成可能となる。
また、このようにｎ形チャンネルとｐ形チャンネルの素子が形成可能なため、相補的に配置することによりインバータなどの論理回路が形成できる。
【産業上の利用可能性】
【００９４】
動作電流量の小さい論理回路が形成可能となるため、小型電子機器の集積回路の消費電力を下げることが可能となる。またワイドギャップ半導体材料を用いれば、高温で動作可能な消費電力の小さな論理回路が形成できる。
【符号の説明】
【００９５】
１：ソース電極
２：ゲート電極
３：ドレイン電極
４：絶縁体
５：基板
６：バッファ層
７：チャンネル
８：コンタクト層
９：バリアー層
１１：ソース電極
１２：ゲート電極
１３：ドレイン電極
１５：基板
１６：ｉ−ＧａＮ層
１７：ｐ−ＧａＮ層
１８：ＧａＮチャンネル層
１９：ＡｌＧａＮバリアー層
２１：ソース電極
２２：ゲート電極
２３：ドレイン電極
２４：絶縁体
２５：基板
２６：バッファ層
２７：ＧａＮチャンネル層
２８：ＡｌＧａＮバリアー層
２９：ＧａＮ層キャップ層
３１：ソース電極
３２：ゲート電極
３３：ドレイン電極
３４：絶縁体
３５：基板
３６：ＧａＮ層
３７：組成変化層
３８：ＡｌＧａＮ層
３９：ＧａＮチャンネル層
４０：ＡｌＧａＮ層
【図１】
0005740643.tif 000002
【図２】
0005740643.tif 000003
【図３】
0005740643.tif 000004
【図４】
0005740643.tif 000005
【図５】
0005740643.tif 000006
【図６】
0005740643.tif 000007
【図７】
0005740643.tif 000008
【図８】
0005740643.tif 000009
【図９】
0005740643.tif 000010
【図１０】
0005740643.tif 000011
【図１１】
0005740643.tif 000012
【図１２】
0005740643.tif 000013
【図１３】
0005740643.tif 000014
【図１４】
0005740643.tif 000015