(57)【特許請求の範囲】
【請求項１】
メモリセルのグループを制御する方法であって、
基板上に構築された第１の本体を共有するＮＡＮＤメモリセルの第１のスタック及び前記基板上に構築された第２の本体を共有するＮＡＮＤメモリセルの第２のスタックを含む前記メモリセルのグループを、
前記ＮＡＮＤメモリセルの第１のスタックの第１の制御ゲート及び前記ＮＡＮＤメモリセルの第２のスタックの第２の制御ゲートにアイドル電圧を印加することと、
前記基板に消去電圧を印加することと、
前記消去電圧が前記第１の本体及び前記第２の本体まで伝搬することを可能にするように、前記基板と、前記ＮＡＮＤメモリセルの第１の[o1]スタック及び前記ＮＡＮＤメモリセルの第２のスタックとの間に配置される１つ又は複数のミドストリングデバイスを制御することと、
によって消去することを含み、
前記１つ又は複数のミドストリングデバイスは、
前記基板と前記ＮＡＮＤメモリセルの第１のスタックとの間に配置される第１の電界効果トランジスタ（ＦＥＴ）であって、該第１のＦＥＴは前記第１の本体の一部分をチャネルとして使用する、第１のＦＥＴと、
前記基板と前記ＮＡＮＤメモリセルの第２のスタックとの間に配置される第２のＦＥＴであって、該第２のＦＥＴは前記第２の本体の一部分をチャネルとして使用する、第２のＦＥＴと、
前記第１のＦＥＴと前記第２のＦＥＴとの間に配置され、前記基板の一部分をチャネルとして使用する第３のＦＥＴと、
を備え、
前記方法は更に、
前記メモリセルのグループのメモリセルを、
前記基板及び前記１つ又は複数のミドストリングデバイスを制御することによって前記第１の本体を前記第２の本体に結合させることと、
前記第２の本体の、前記基板と反対側の端部にプログラムドレイン電圧を印加することと、
前記メモリセルのグループ内でプログラムされないメモリセルの制御ゲートに禁止電圧を印加することと、
プログラムされるメモリセルの制御ゲートにプログラム電圧を印加することと、
によってプログラミングすることを含む、
メモリセルのグループを制御する方法。
【請求項２】
前記第１の本体及び前記第２の本体はｐドープシリコンを含むか、前記基板はｐドープシリコンを含むか、若しくは前記消去電圧は前記アイドル電圧より大きいか、又はそれらの組合せである、請求項１に記載の方法。
【請求項３】
前記アイドル電圧は約０ボルトであり、前記消去電圧は約１０ボルトより大きく、
前記１つ又は複数のミドストリングデバイスの前記制御は、前記１つ又は複数のミドストリングデバイスのゲートが浮遊することを可能にすることを含む、請求項２に記載の方法。
【請求項４】
ソースラインと、前記第１の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスを、該ソースセレクトデバイスの前記ゲート及び前記ソースラインを浮遊させることによって制御することと、
ビットラインと、前記第２の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスを、該ドレインセレクトデバイスの前記ゲート及び前記ビットラインを浮遊させることによって制御することと、
を更に含む、請求項１から３の何れか１項に記載の方法。
【請求項５】
前記メモリセルのグループのメモリセルを、
前記第１の本体の、前記基板と反対側の端部に読出しソース電圧を印加することと、
前記基板及び前記１つ又は複数のミドストリングデバイスを制御することによって前記第１の本体を前記第２の本体に結合させることと、
読出されるメモリセルの制御ゲートに読出し電圧を印加することと、
前記メモリセルのグループの読出されないメモリセルの制御ゲートにパス電圧を印加することと、
前記第２の本体の、前記基板と反対側の端部に読出しセンス電圧を印加することと、
前記第２の本体に入る電流を決定することと、
によって読出すことを更に含む、請求項１から３の何れか１項に記載の方法。
【請求項６】
前記メモリセルのグループはメモリセルのアレイに含まれ、該方法は、
メモリセルの前記グループを、
ソースラインと、前記第１の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスをイネーブルすることと、
ビットラインと、前記第２の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスをイネーブルすることと、
によって選択することを更に含み、
前記ソースラインは前記読出しソース電圧に駆動され、前記ビットラインは前記読出しセンス電圧に駆動される、請求項５に記載の方法。
【請求項７】
前記第１の本体及び前記第２の本体はｐドープシリコンを含むか、前記基板はｐドープシリコンを含むか、前記読出しソース電圧は約０ボルトであるか、前記読出し電圧は約０ボルトであるか、前記パス電圧は約６ボルトであるか、若しくは前記読出しセンス電圧は約１ボルトであるか、又はそれらの組合せであり、
前記ソースセレクトデバイスは、該ソースセレクトデバイスのゲートに約４ボルトを印加することによってイネーブルされ、
前記ドレインセレクトデバイスは、該ドレインセレクトデバイスのゲートに約４ボルトを印加することによってイネーブルされ、
前記第１の本体は、前記基板に約０ボルトの電圧を印加し、前記１つ又は複数のミドストリングデバイスの前記ゲートに約６ボルトの電圧を印加することによって前記第２の本体に結合される、請求項６に記載の方法。
【請求項８】
前記メモリセルのグループはメモリセルのアレイに含まれ、該方法は、
前記メモリセルのグループを、
ソースラインと、前記第１の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスをオフにすることと、
ビットラインと、前記第２の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスをイネーブルすることと、
によって選択することを更に含み、
前記ビットラインは前記プログラムドレイン電圧に駆動される、請求項１に記載の方法。
【請求項９】
前記第１の本体及び前記第２の本体はｐドープシリコンを含むか、前記基板はｐドープシリコンを含むか、前記プログラム電圧は約２０ボルトであるか、前記禁止電圧は約１０ボルトであるか、又は前記プログラムドレイン電圧は約０ボルトであるか、又はそれらの組合せであり、
前記ソースセレクトデバイスは、該ソースセレクトデバイスのゲートに約０ボルトを印加し、該ソースセレクトデバイスの該ゲートに印加される電圧より大きい電圧を前記ソースラインに印加することによってオフにされ、
前記ドレインセレクトデバイスは、該ドレインセレクトデバイスのゲートに約４ボルトを印加することによってイネーブルされ、
前記第１の本体は、前記基板に約０ボルトの電圧を印加し、前記１つ又は複数のミドストリングデバイスの前記ゲートに約１０ボルトの電圧を印加することによって前記第２の本体に結合される、請求項８に記載の方法。
【請求項１０】
前記ＮＡＮＤメモリセルの第１のスタックの前記第１の制御ゲート及び前記ＮＡＮＤメモリセルの第２のスタックの前記第２の制御ゲートを浮遊させることと、
ソースラインと、前記第１の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスを、該ソースセレクトデバイスの前記ゲートを約０ボルトに駆動することによってディセーブルすることと、
ビットラインと、前記第２の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスを、該ドレインセレクトデバイスのゲートを約０ボルトに駆動することによってディセーブルすることと、
によって、前記メモリセルのグループを消去しないことを更に含む、請求項１から３の何れか１項に記載の方法。
【請求項１１】
メモリデバイスであって、
第１の本体を共有するＮＡＮＤメモリセルの第１のスタックであって、該第１のスタックの前記ＮＡＮＤメモリセルは、制御ゲートの第１のセット、及び、該制御ゲートの第１のセットと前記第１の本体との間に位置する電荷格納領域の第１のセットを含む、ＮＡＮＤメモリセルの第１のスタックと、
第２の本体を共有するＮＡＮＤメモリセルの第２のスタックであって、該第２のスタックの前記ＮＡＮＤメモリセルは、制御ゲートの第２のセット、及び、該制御ゲートの第２のセットと前記第２の本体との間に位置する電荷格納領域の第２のセットを含む、ＮＡＮＤメモリセルの第２のスタックと、
基板と、前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックとの間に配置される１つ又は複数のミドストリングデバイスであって、該１つ又は複数のミドストリングデバイスは、第１の動作モードにおいて前記基板を前記第１の本体及び前記第２の本体に結合することが可能であり、また、第２の動作モードにおいて、前記基板から絶縁して、前記第１の本体を前記第２の本体に結合することが可能である、１つ又は複数のミドストリングデバイスと、
を備え、
前記１つ又は複数のミドストリングデバイスは、
前記基板と前記ＮＡＮＤメモリセルの第１のスタックとの間に配置される第１の電界効果トランジスタ（ＦＥＴ）であって、該第１のＦＥＴは前記第１の本体の一部分をチャネルとして使用する、第１のＦＥＴと、
前記基板と前記ＮＡＮＤメモリセルの第２のスタックとの間に配置される第２のＦＥＴであって、該第２のＦＥＴは前記第２の本体の一部分をチャネルとして使用する、第２のＦＥＴと、
前記第１のＦＥＴと前記第２のＦＥＴとの間に配置され、前記基板の一部分をチャネルとして使用する第３のＦＥＴと、
を備える
メモリデバイス。
【請求項１２】
前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックは、
前記制御ゲートの第１のセット及び前記制御ゲートの第２のセットに印加されるアイドル電圧と、
前記基板に印加される消去電圧と、
前記消去電圧が前記第１の本体及び前記第２の本体に伝搬することを可能にするよう前記第１の動作モードで機能させるように前記１つ又は複数のミドストリングデバイスを制御する制御と、
によって消去されることが可能である、請求項１１に記載のメモリデバイス。
【請求項１３】
前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックの前記電荷格納領域のそれぞれは浮遊ゲートを備える、請求項１１または１２に記載のメモリデバイス。
【請求項１４】
情報の２つ以上のバイナリビットが、前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックの各々の電荷格納領域に、該各々の電荷格納領域に格納される電荷量を制御することによって格納され得る、請求項１１から１３の何れか１項に記載のメモリデバイス。
【請求項１５】
ソースラインと、前記第１の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスと、
ビットラインと、前記第２の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスと、
を更に備える、請求項１１から１４の何れか１項に記載のメモリデバイス。
【請求項１６】
前記第１のＦＥＴ、前記第２のＦＥＴ、及び前記第３のＦＥＴの制御ゲートはともに結合される、請求項１１から１５の何れか１項に記載のメモリデバイス。
【請求項１７】
前記基板はｐドープシリコンを含み、前記第１の本体及び前記第２の本体はｐドープシリコンを含み、前記制御ゲートの第１のセット及び前記制御ゲートの第２のセットはポリシリコンを含み、前記ＮＡＮＤメモリセルの第１のスタックは少なくとも８つのメモリセルを備え、前記ＮＡＮＤメモリセルの第２のスタックは前記ＮＡＮＤメモリセルの第１のスタックと同じ数のメモリセルを備える、請求項１１から１６の何れか１項に記載のメモリデバイス。
【請求項１８】
前記ＮＡＮＤメモリセルの第２のスタックに隣接するＮＡＮＤメモリセルの第３のスタックと、
前記ＮＡＮＤメモリセルの第３のスタックから前記ＮＡＮＤメモリセルの第２のスタックを分離する前記基板内のトレンチと、
を更に備える、請求項１１から１７の何れか１項に記載のメモリデバイス。
【請求項１９】
シリコンのピラーであって、一端が前記基板に接触した状態で、実質的に垂直な方向に前記基板から外に延在し、実質的に円形の断面を有し、前記第１の本体として使用するのに適する、シリコンのピラーと、
前記電荷格納領域の第１のセットに適する、前記シリコンのピラーを囲む電荷トラップ材料層と、
前記制御ゲートの第１のセットに適する、前記シリコンのピラーを囲む２つ以上の制御ゲートであって、金属で構成され、非導電性層によって絶縁される、２つ以上の制御ゲートと、
を更に備える、請求項１１から１８の何れか１項に記載のメモリデバイス。
【請求項２０】
電子システムであって、
メモリ制御コマンドを生成することが可能なプロセッサと、
前記プロセッサに結合され、前記メモリ制御コマンドに応答して動作する少なくとも１つのメモリデバイスと、
を備え、前記少なくとも１つのメモリデバイスは、
第１の本体を共有するＮＡＮＤメモリセルの第１のスタックであって、該第１のスタックの前記ＮＡＮＤメモリセルは、制御ゲートの第１のセット、及び、該制御ゲートの第１のセットと前記第１の本体との間に位置する電荷格納領域の第１のセットを含む、ＮＡＮＤメモリセルの第１のスタックと、
第２の本体を共有するＮＡＮＤメモリセルの第２のスタックであって、該第２のスタックの前記ＮＡＮＤメモリセルは、制御ゲートの第２のセット、及び、該制御ゲートの第２のセットと前記第２の本体との間に位置する電荷格納領域の第２のセットを含む、ＮＡＮＤメモリセルの第２のスタックと、
基板と、前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックとの間に配置される１つ又は複数のミドストリングデバイスであって、該１つ又は複数のミドストリングデバイスは、第１の動作モードにおいて前記基板を前記第１の本体及び前記第２の本体に結合することが可能であり、また、第２の動作モードにおいて、前記基板から絶縁して、前記第１の本体を前記第２の本体に結合することが可能である、前記１つ又は複数のミドストリングデバイスと、
を備え、
前記１つ又は複数のミドストリングデバイスは、
前記基板と前記ＮＡＮＤメモリセルの第１のスタックとの間に配置される第１の電界効果トランジスタ（ＦＥＴ）であって、該第１のＦＥＴは前記第１の本体の一部分をチャネルとして使用する、第１のＦＥＴと、
前記基板と前記ＮＡＮＤメモリセルの第２のスタックとの間に配置される第２のＦＥＴであって、該第２のＦＥＴは前記第２の本体の一部分をチャネルとして使用する、第２のＦＥＴと、
前記第１のＦＥＴと前記第２のＦＥＴとの間に配置され、前記基板の一部分をチャネルとして使用する第３のＦＥＴと、
を備える
電子システム。
【請求項２１】
前記プロセッサに結合される外部接続部を更に備え、
前記プロセッサは、前記外部接続部を通して書込みコマンド及び書込みデータを受信し、前記書込みデータを前記少なくとも１つのメモリデバイスに格納することが可能であり、
前記プロセッサは、前記外部接続部から読出しコマンドを受信し、前記少なくとも１つのメモリデバイスを通して読出しデータを取出し、該読出しデータを前記外部接続部を通して送出することが可能である、請求項２０に記載の電子システム。
【請求項２２】
前記外部接続部は、コンピューター通信プロトコルを提供する、請求項２１に記載の電子システム。
【請求項２３】
前記外部接続部に結合されるホストデバイスを更に備え、
前記ホストデバイスは、少なくとも前記読出しコマンドを前記プロセッサに送出することが可能である、請求項２１または２２に記載の電子システム。
【請求項２４】
前記ホストデバイスはモバイルデバイスである、請求項２３に記載の電子システム。
【請求項２５】
情報の２つ以上のバイナリビットが、前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックの各々の電荷格納領域に、該各々の電荷格納領域に格納される電荷量を制御することによって格納され得る、請求項２０から２４の何れか１項に記載の電子システム。
【請求項２６】
前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックは、
前記制御ゲートの第１のセット及び前記制御ゲートの第２のセットに印加されるアイドル電圧と、
前記基板に印加される消去電圧と、
前記消去電圧が前記第１の本体及び前記第２の本体に伝搬することを可能にするよう前記第１の動作モードで機能させるように、前記１つ又は複数のミドストリングデバイスを制御する制御と、
によって消去されることが可能である、請求項２０から２５の何れか１項に記載の電子システム。
【請求項２７】
前記少なくとも１つのメモリデバイスは、
ソースラインと、前記第１の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスと、
ビットラインと、前記第２の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスと、
を更に備える、請求項２０から２６の何れか１項に記載の電子システム。
【請求項２８】
前記１つ又は複数のミドストリングデバイスは、
前記基板と前記ＮＡＮＤメモリセルの第１のスタックとの間に配置される第１の電界効果トランジスタ（ＦＥＴ）であって、該第１のＦＥＴは前記第１の本体の一部分をチャネルとして使用する、第１のＦＥＴと、
前記基板と前記ＮＡＮＤメモリセルの第２のスタックとの間に配置される第２のＦＥＴであって、該第２のＦＥＴは前記第２の本体の一部分をチャネルとして使用する、第２のＦＥＴと、
前記第１のＦＥＴと前記第２のＦＥＴとの間に配置され、前記基板の一部分をチャネルとして使用する第３のＦＥＴと、
を備え、
前記第１のＦＥＴ、前記第２のＦＥＴ、及び前記第３のＦＥＴの制御ゲートはともに結合される、請求項２０から２７の何れか１項に記載の電子システム。
【請求項２９】
前記基板はｐドープシリコンを含み、前記第１の本体及び前記第２の本体はｐドープシリコンを含み、前記制御ゲートの第１のセット及び前記制御ゲートの第２のセットはポリシリコンを含み、前記ＮＡＮＤメモリセルの第１のスタックは少なくとも８つのメモリセルを備え、前記ＮＡＮＤメモリセルの第２のスタックは前記ＮＡＮＤメモリセルの第１のスタックと同じ数のメモリセルを備える、請求項２０から２８の何れか１項に記載の電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本主題は、包括的には、半導体メモリデバイスに関する。より具体的には、本主題は、ＮＡＮＤアーキテクチャの垂直積層メモリセルを使用する不揮発性メモリデバイスに関する。
【背景技術】
【０００２】
半導体メモリデバイスは、大規模集積回路又は独立型集積回路内にメモリセルのブロックを含み得る。従来のフラッシュメモリデバイスはセルを２次元アレイで構築するが、一部のデバイスは、セルの３次元アレイを構築し得る。一部の３次元フラッシュメモリでは、ＮＡＮＤストリングは、ストリングの個々のＦＥＴを互いの上に積層して、垂直に構築され、ストリングが基板から外に延在するようにし得る。こうしたアーキテクチャは、フラッシュメモリデバイスにおいて非常に高いビット密度を実現し得る。しかし、セルが垂直に積層されるため、セルの、全てでないにしてもほとんどは、基板から絶縁され、セルを消去するために異なるアプローチを必要とする。
【０００３】
本明細書に組み込まれ、また、本明細書の一部を構成する添付図面は、本発明の種々の実施形態を示す。一般的な説明とともに、図面は種々の原理を説明するのに役立つ。しかし、これらは本発明を特定の記載の実施形態（複数の場合もある）に制限すると考えられるべきでなく、単に説明及び理解のためのものである。
【図面の簡単な説明】
【０００４】
【図１】垂直ＮＡＮＤメモリの一実施形態の等角図である。
【図２】垂直ＮＡＮＤメモリの一実施形態の略図である。
【図３Ａ】垂直ＮＡＮＤメモリの代替の実施形態の側面断面図である。
【図３Ｂ】図３Ａの断面図の詳細部分断面図である。
【図３Ｃ】図３Ａの垂直ＮＡＮＤメモリの断面図の平面断面図である。
【図４Ａ】消去動作中に図３Ａの垂直ＮＡＮＤメモリに印加される電圧を示す図である。
【図４Ｂ】読出し動作中に図３Ａの垂直ＮＡＮＤメモリに印加される電圧を示す図である。
【図４Ｃ】プログラム動作中に図３Ａの垂直ＮＡＮＤメモリに印加される電圧を示す図である。
【図５】電子システムの一実施形態のブロック図である。
【図６】垂直ＮＡＮＤメモリを消去する方法の一実施形態を述べるフローチャートである。
【図７】垂直ＮＡＮＤメモリを読出す方法の一実施形態を述べるフローチャートである。
【図８】垂直ＮＡＮＤメモリをプログラムする方法の一実施形態を述べるフローチャートである。
【発明を実施するための形態】
【０００５】
以下の詳細な説明では、幾つかの特定の詳細が、関連する教示の完全な理解を可能にするために例として述べられる。しかし、本教示を、こうした詳細なしで実施し得ることが当業者に明らかであるべきである。他の事例では、よく知られている方法、手順、及び構成要素は、本発明の概念の態様を不必要に曖昧にすることを回避するために、詳細なしで比較的高いレベルで述べられている。多数の記述的な用語及びフレーズが、本発明の種々の実施形態を述べるときに使用される。これらの記述的な用語及びフレーズは、本明細書で異なる定義が与えられない限り、一般的に合意された意味を当業者に伝えるために使用される。ここで、添付図面に示し、以下で論じられる例に対して参照が詳細に行われる。
【０００６】
図１は、垂直ＮＡＮＤメモリ１９９の一実施形態の等角図を示す。垂直ＮＡＮＤメモリ１９９の小さな部分、４メモリセルの４×６スタックが示される。種々の実施形態は、メモリセルの任意の数のスタックを有することができ、多くの実施形態は、メモリセルの数百万スタック又は更に数十億スタックを含む。スタックは、２つ以上のメモリセルを有することができ、一部の実施形態は、スタック内に４、８、１６、又は３２のメモリセルを有するが、２の累乗でない数を含む任意の数のメモリセルをスタック内に含み得る。一部の実施形態では、単一ビットを個々のメモリセルに格納し得るが、他の実施形態は、個々のメモリセル内の電荷格納領域内に格納される電荷量を制御することによって、単一メモリセル内に複数ビットの情報を格納し得る。明確にするために、絶縁材料を充填し得る垂直ＮＡＮＤメモリ１９９の領域は、図１では透明であり、構造的細部が露出されることを可能にする。
【０００７】
垂直ＮＡＮＤメモリ１９９は、Ｚ次元において厚さを有する基板ＳＵＢ０上に構築され、この基板ＳＵＢ０は、そのＺ次元と比べてＸ次元及びＹ次元においてはるかに遠くまで延在する。メモリセルのスタックは基板ＳＵＢ０上に構築される。２つのメモリセルの電荷格納領域がＺ次元において異なっているが、Ｘ次元及びＹ次元においてそれらのセルが重なり合っている場合、それらの２つのメモリセルは積層しているとみなすことができる。メモリセル１１０〜１１３のスタックは、本体１０１を共有し、本体１０１は、シリコンのピラーとして構築されることができ、ポリシリコンとすることができ、実質的に円形の断面を有することができ、本体１０１の一端が基板ＳＵＢ０に接触した状態で、実質的に垂直方向に基板ＳＵＢ０から外に延在するが、幾つかの実施形態は、本体１０１について異なる幾何形状を使用し得る。本明細書でまた特許請求の範囲で使用される、「実施的に垂直な」とは、本体１０１の中心線と基板ＳＵＢ０との間の角度が９０度±約３０度であることを意味する。本明細書でまた特許請求の範囲で使用される、「実質的に円形な」とは、断面の重心から断面のエッジまでの距離が約５０％以下だけ変動し得ることを意味する。幾つかの実施形態では、基板ＳＵＢ０及び本体１０１はともに、ｐドープシリコンで作られることができるが、他の実施形態は、他の半導体材料及び／又は異なるドーピングを使用し得る。他の実施形態の例は、基板ＳＵＢ０及び本体１０１がともにｎドープシリコンで作られること、基板ＳＵＢ０がｐドープシリコンで作られ本体１０１がｎドープシリコンで作られること、及び、基板ＳＵＢ０及び／又は本体１０１が異なる半導体材料で作られる別の実施形態を含み得る。
【０００８】
メモリセル１１０〜１１３のスタックは、示す実施形態では４つのメモリセルを含む。第１のメモリセル１１０は、ワードライン０、すなわちＷＬ０であるポリシリコン制御ゲートを有し得る。第２のメモリセル１１１は、ワードライン１、すなわちＷＬ１であるポリシリコン制御ゲートを有し得る。第３のメモリセル１１２は、ワードライン２、すなわちＷＬ２であるポリシリコン制御ゲートを有することができ、第４のメモリセル１１３は、ワードライン３、ＷＬ３であるポリシリコン制御ゲートを有し得る。図示する実施形態では、メモリセル１１０〜１１３を、「ゲートファースト（gate first）」プロセスを使用して構築し得る。メモリセル１１０〜１１３は、各々の電荷格納領域を有し、電荷格納領域は、この実施形態では、制御ゲートＷＬ３と本体１０１との間に位置するメモリセル１１３の浮遊ゲート１１３Ｓ等の浮遊ゲートであり得る。共通本体を共有する制御ゲートは、制御ゲートのセットと呼ぶことができる。
【０００９】
メモリセル１１４〜１１７の第２のスタックは本体１０２を共有する。多くの実施形態では、メモリセルの第２のスタックは、メモリセルの第１のスタックと同じ数のメモリセルを有するが、他の実施形態では、メモリセルの数は２つのスタックの間で異なり得る。メモリセルの第２のスタックの第１のメモリセル１１４は、ワードライン４、すなわちＷＬ４であるポリシリコン制御ゲートを有し得る。第２のメモリセル１１５は、ワードライン５ＷＬ５であるポリシリコン制御ゲートを有し得る。第３のメモリセル１１６は、ワードライン６、すなわちＷＬ６であるポリシリコン制御ゲートを有することができ、第４のメモリセル１１７は、ワードライン７、すなわちＷＬ７であるポリシリコン制御ゲートを有し得る。メモリセルの第３のスタックは本体１２１を共有し、メモリセルの制御ゲートのためにワードライン０〜３、すなわちＷＬ０〜３を使用する。メモリセルの第４のスタックは本体１２２を共有し、その制御ゲートのためにワードライン４〜７、すなわちＷＬ４〜７を使用する。メモリセルの第３及び第４のスタックは、第１及び第２のスタックと同じＹ座標でＸ次元に沿って構築される。メモリセルの第５及び第６のスタック１４０並びにメモリセルの第７及び第８のスタック１６０等のメモリセルの更なるスタックは、図示するようにＹ次元に沿って構築され得る。ワードラインＷＬ０〜７は、Ｙ次元に進む基板上で種々のＺレベルで構築され得る。メモリセルの第１及び第３のスタック用の制御ゲートとして使用されるワードラインＷＬ０〜３は、図示するように、共有式幅広ポリシリコン構造又は別個の導体であり得る。ワードラインＷＬ４〜７は、他の実施形態において、同様に幅広であり、Ｘ次元に構築されるメモリセルの更なるスタック用の共有式制御ゲートとして使用されるか、又は図示するように単一スタック幅であり得る。
【００１０】
１つ又は複数のミドストリングデバイス１０５〜１０７は、基板ＳＵＢ０とＮＡＮＤメモリセルの第１及び第２のスタックとの間に配置される。示す実施形態では、１つ又は複数のミドストリングデバイスは、第１のＦＥＴ１０５及び第２のＦＥＴ１０６を含み、第１のＦＥＴ１０５は、基板ＳＵＢ０とＮＡＮＤメモリセル１１０〜１１３の第１のスタックとの間に配置され、ＦＥＴ１０５のチャネルのために本体１０１を使用し、第２のＦＥＴ１０６は、基板ＳＵＢ０とＮＡＮＤメモリセル１１４〜１１７の第２のスタックとの間に配置され、ＦＥＴ１０６のチャネルのために本体１０２を使用する。１つ又は複数のミドストリングデバイスは第３のＦＥＴ１０７も含み、第３のＦＥＴ１０７は、ＮＡＮＤメモリセル１１０〜１１３の第１のスタックとＮＡＮＤメモリセル１１４〜１１７の第２のスタックとの間に配置され、ＦＥＴ１０７のチャネルのために基板ＳＵＢ０を使用する。制御ラインＭＳＧ０は、示す実施形態では１つ又は複数のミドストリングデバイスを構成する３つのＦＥＴ１０５〜１０７の制御ゲートとして使用される。本体１０１及び１０２の回りの、酸化物層等の薄い絶縁層は、本体１０１及び１０２から制御ラインＭＳＧ０を分離し得る。基板ＳＵＢ０上の酸化物層等の薄い絶縁層は、基板ＳＵＢ０から制御ラインＭＳＧ０を分離し得る。示す実施形態では、ポリシリコン、金属、又は何らかの他の導体で作られ得る単一制御ラインは、３つのＦＥＴ１０５〜１０７の制御ゲートのために使用され、制御ゲートをともに結合する。他の実施形態では、複数のミドストリングデバイスの制御ゲートは独立に制御され得る。なお更なる実施形態では、それ自身で１つ又は複数のミドストリングデバイスとして機能する、より大きなチャネルを基板ＳＵＢ０内に有する単一ＦＥＴが生成され得る。
【００１１】
第１の動作モードは、消去電圧が第１の本体及び第２の本体まで伝搬することを可能にするために、基板とＮＡＮＤメモリセルの第１及び第２のスタックとの間に配置される１つ又は複数のミドストリングデバイスを制御することである。第１の動作モードで、制御ラインＭＳＧ０は浮遊することを許容され得、これは制御ラインＭＳＧ０が電圧源又は電流源から切離されることを意味し、基板ＳＵＢ０は消去電圧で駆動され得る。第１の動作モードにおいて、基板ＳＵＢ０は、本体１０１及び１０２に結合され、消去電圧が本体１０１及び１０２に伝搬することを可能にする。第２の動作モードで、制御ラインＭＳＧ０は、基板ＳＵＢ０と十分に異なる、接地状態であり得る電圧レベルに駆動されて、３つのＦＥＴ１０５〜１０７をオンし得る。第２の動作モードにおいて、第１の本体１０１は第２の本体１０２に結合され、両者は基板ＳＵＢ０から絶縁され、ＮＡＮＤメモリの第１及び第２のスタックを、ＮＡＮＤメモリストリング１００のセルを読出し及びプログラムするための単一ＮＡＮＤメモリストリング１００に変換する。
【００１２】
幾つかの実施形態では、ソースセレクトデバイス１０３は、ソースライン０  ＳＬ０と、基板ＳＵＢ０に対向する第１の本体１０１の端部との間に配置され得る。ビアは、ソースライン０  ＳＬ０をソースセレクトデバイス１０３に接続するために使用され得る。ドレインセレクトデバイス１０４は、ビットライン０  ＢＬ０と、基板ＳＵＢ０に対向する第２の本体１０２の端部との間に配置され得、ビアは、ビットライン０  ＢＬ０をドレインセレクトデバイス１０４に接続するために使用され得る。ソースセレクトデバイス１０３は制御ラインＳＧＳ０をその制御ゲートとして有し、ドレインセレクトデバイス１０４は制御ラインＳＧＤ０をその制御ゲートとして有する。ＮＡＮＤストリング１００は、ソースセレクトデバイス１０３を制御ラインＳＧＳ０を使用して及び／又はドレインセレクトデバイス１０４を制御ラインＳＧＤ０を使用して選択的にイネーブルすることによって読出しアクセス又はプログラムアクセスのためにイネーブルされ得る。本体１２１を有するＮＡＮＤメモリの第３のスタック及び本体１２２を有するＮＡＮＤメモリの第４のスタックを含むＮＡＮＤストリング１２０は、本体１２１をソースライン０  ＳＬ０に結合する制御ラインＳＧＳ１及び／又は本体１２２をビットライン０  ＢＬ０に結合する制御ラインＳＧＤ１を使用してイネーブルされ得る。
【００１３】
ＮＡＮＤストリングの更なるグループは異なる制御ライン及び／又はビットラインに結合され得る。ＮＡＮＤストリング１４０及びＮＡＮＤストリング１６０は、制御ラインＭＳＧ１を利用して、その１つ又は複数のミドストリングデバイスを制御し、それぞれ制御ラインＳＧＤ０及び制御ラインＳＧＤ１によって制御されるドレインセレクトデバイスによってビットライン１  ＢＬ１に結合される。ＮＡＮＤストリング１４０及びＮＡＮＤストリング１６０は、それぞれ制御ラインＳＧＳ０及び制御ラインＳＧＳ１によって制御されるソースセレクトデバイスによってソースライン０  ＳＬ０に結合される。より多くのＮＡＮＤストリングが、制御ラインＭＳＧ２、ＭＳＧ３、ＭＳＧ４、又はＭＳＧ５によって制御されるそのミドストリングデバイスを有し、ビットライン２  ＢＬ２、ビットライン３  ＢＬ３、ビットライン４  ＢＬ４、又はビットライン５  ＢＬ５に結合され得る。種々の実施形態は、任意の数のソースライン、ビットライン、ソース制御ライン、ドレイン制御ライン、ワードライン、及び／又はミドストリングデバイス制御ラインを有し得る。幾つかの実施形態は、Ｙ軸に平行でかつ少なくともメモリセルの２つのスタックと同程度の幅であり得るミドストリングデバイス用の制御ラインを含み得るが、幾つかは、メモリセルの複数対のスタックのミドストリングデバイスを制御するためにＸ方向に十分に幅広であり得る。
【００１４】
本体１２１を使用し、本体１０１を使用するＮＡＮＤメモリセルの第１のスタックに隣接して位置するＮＡＮＤメモリセルの第３のスタックは、幾つかの実施形態では、基板ＳＵＢ０内のトレンチ１０９によって分離され得る。トレンチ１０９は、制御ラインＭＳＧ０を共有し得るＮＡＮＤストリング１００及びＮＡＮＤストリング１２０等の隣接するＮＡＮＤストリングのミドストリングデバイスのチャネルを分離するときに有用であり得る。他の実施形態は、図１に示すトレンチ１０９の代わりに又はそれに加えて、ＮＡＮＤストリング１００及びＮＡＮＤストリング１４０等の、ミドストリングデバイスをイネーブルする制御ラインを共有しないＮＡＮＤストリング間で同様なトレンチを利用し得る。
【００１５】
図２は、垂直ＮＡＮＤメモリ１９９の一実施形態の略図を示す。図２の略図は、簡潔にするために、図１に示す構造の前の１／３を含むが、当業者は、図１の全体構造を含む略図又は何百万若しくは何十億のメモリセルの実施態様の略図を容易に想定し得る。垂直ＮＡＮＤメモリは、第１のＮＡＮＤストリング１００、第２のＡＮＤストリング１２０、第３のＮＡＮＤストリング１４０、及び第４のＮＡＮＤストリング１６０を含むＮＡＮＤストリングに編成された不揮発性メモリセルの３次元アレイを含む。メモリセル１１０〜１１７等のメモリセルは、制御ゲート、ソースとドレインとの間のチャネル、制御ゲートとチャネルとの間に位置する電気絶縁された浮遊ゲートを含み得る。他の実施形態は、浮遊ゲートの代わりに、電荷トラップフラッシュ技術を使用し得る。図１に示すように、本体１０１を使用するメモリセル１１０〜１１３の第１のスタックは、ミドストリングデバイス１０５〜１０７によって、本体１０２を使用するメモリセル１１４〜１１７の第２のスタックに結合されて、第１のＮＡＮＤストリング１００を形成する。本体１２１を使用するメモリセルの第３のスタックは、ミドストリングデバイスによって、本体１２２を使用するメモリセルの第４のスタックに結合されて、第２のＮＡＮＤストリング１２０を形成する。第３のＮＡＮＤストリング１４０及び第４のＮＡＮＤストリング１６０は、第１のＮＡＮＤストリング１００及び第２のＮＡＮＤストリング１２０と異なるＹ次元に位置するメモリセルのスタックを使用して同様に形成される。
【００１６】
ＮＡＮＤストリング内のメモリセルは、個々のワードラインＷＬ０〜ＷＬ７にそれぞれ接続された制御ゲートを有するが、ワードラインＷＬ０〜ＷＬ７は、図示するようにＮＡＮＤストリング間で共有され得るため、ワードライン０  ＷＬ０等の単一のワードラインが、多くの異なるメモリセルに結合され得る。制御ラインＳＧＳ０によって制御されるソースセレクトゲート１０３は、第１のＮＡＮＤストリング１００の一端をソースライン０  ＳＬ０に結合することができ、制御ラインＳＧＤ０によって制御されるドレインセレクトゲート１０４は、第１のＮＡＮＤストリング１００の他端をビットライン０  ＢＬ０に結合し得る。他のＮＡＮＤストリングは、それらのＮＡＮＤストリングを各々のソースライン及び／又はビットラインに結合する同様なゲートを有し得る。
【００１７】
ミドストリングデバイスすなわちＦＥＴ１０５〜１０７は、制御ラインＭＳＧ０上の電圧が、３つのＦＥＴ１０５〜１０７をオンにする基板ＳＵＢ０上の電圧と十分に異なる場合、制御ラインＭＳＧ０によって、メモリセルの２つのスタックを結合して第１のＮＡＮＤストリング１００にするよう制御され得る。異なる動作モードにおいて、基板ＳＵＢ０からの電圧は、第１のＦＥＴ１０５を通過して第１の本体１０１に到り、第２のＦＥＴ１０６を通過して第２の本体１０２に到ることを許容され得る。これは、基板ＳＵＢ０と本体１０１、１０２、１２１、１２２が電気接続されるように、ＦＥＴ１０５〜１０７のゲートに結合される制御ラインＭＳＧ０を浮遊させることによって達成され得る。
【００１８】
図３Ａは、垂直ＮＡＮＤメモリ２９９の代替の実施形態の側面断面図を示す。断面図は、Ｘ−Ｚ平面であり、Ｘは水平に延在し、Ｚは垂直に延在し、Ｙはページ内に延在する。図３Ａに示す代替の実施形態は、図１に示す実施形態と同様である。ただし、浮遊ゲートフラッシュ技術の代わりに電荷トラップフラッシュ技術が使用され、ゲートラスト作製プロセスが金属制御ゲート及びワードライン相互接続を提供するために使用され、メモリセルのスタックが４メモリセルの代わりに８メモリセルを含むことを除く。他の実施形態は、本開示の範囲から逸脱することなく、広範にわたる他の技術、作製プロセス、及び／又はアーキテクチャを使用し得る。
【００１９】
図３Ａに示す垂直ＮＡＮＤメモリ２９９の断面は、第１のＮＡＮＤストリング２００及び３つの他のＮＡＮＤストリング２３０〜２３２を含む。更なるＮＡＮＤストリングは、Ｙ次元で示すＮＡＮＤストリング２００、２３０〜２３２の上及び／又は下に、及び／又は、Ｘ次元で示すＮＡＮＤストリング２００、２３０〜２３２の左及び／又は右に位置し得る。ＮＡＮＤストリング２００、２３０〜２３２は、ｐドープシリコンで作られ得る基板２０１に構築される。第１のＮＡＮＤストリング２００は、以下で更に詳細に論じられるが、その説明は、一般に、他のＮＡＮＤストリング２３０〜２３２に適用され得る。
【００２０】
共通本体２０２を共有するメモリセルの第１のスタックが基板２０１上に構築される。共通本体２０３を共有するメモリセルの第２のスタックが同様に基板２０１上に構築される。一端で基板に接触し、Ｚ次元で基板２０１から離れる方向に延在する第１の本体２０２及び第２の本体２０３は、ｐドープシリコンで作られ得る。第１の電荷トラップ層２０８は第１の本体２０２を覆い得、第２の電荷トラップ層２０９は第２の本体２０３を覆い得る。個々のメモリセル用の制御ゲートは、アルミニウム、ニッケル、銅、又は半導体プロセスにおける堆積に適する他の金属等の金属で作られ得、ゲートラストプロセスで形成され得る。ゲートラストプロセスでは、窒化物等の材料の犠牲層は、本体が形成される前に堆積され、その後、作製プロセスの後半で金属によって置換される。ＮＡＮＤストリング２００の個々のメモリセル用の制御ゲートは、Ｙ軸に平行な方向に延び得る各々のワードライン０〜１５（ＷＬ０〜ＷＬ１５）に接続される。ミドストリングゲート制御ライン２２８は、Ｘ軸に平行な方向に延び、１つ又は複数のミドストリングデバイス２２９用の制御ゲートとして使用され得る。ミドストリングデバイス２２９は、基板２０１を第１の本体２０２及び第２の本体２０３に結合させる第１の動作モード、並びに基板２０１から絶縁して、第１の本体２０２を第２の本体２０３に結合させる第２の動作モードを有する。
【００２１】
ソースセレクトデバイス２０４は、ソースライン２０５と、第１の本体２０２の、基板２０１と反対側の端部との間に配置され得る。ドレインセレクトデバイス２０６は、ビットライン２０７と、第２の本体２０３の、基板２０１と反対側の端部との間に配置され得る。ビア２３３は、ビットライン２０７をドレインセレクトデバイス２０６に、及び／又はソースライン２０５をソースセレクトデバイス２０４に接続するために使用され得る。ソースセレクトデバイス２０４及び／又はドレインセレクトデバイス２０６は、読出し動作又はプログラム動作のために特定のＮＡＮＤストリングを選択又は絶縁するために使用され得る。
【００２２】
図３Ｂは、図３Ａの断面図の詳細部分断面２８０を示す。メモリセル２８６の一部分が図３Ｂに示される。メモリセル２８６は、電荷トラップフラッシュ（ＣＴＦ：charge trap flash）技術を利用し、電荷を、浮遊ゲート上の代わりに、全体的に非導電性の材料の領域内に格納し得る。メモリセル２８６の共通本体２８９は、シリコンで作られ得、幾つかの実施形態ではｐドープされ得る。本体は、ピラーの形状を有し、ピラーは、その形成方法に起因してテーパーが付くか又はそうでなければ形状が不均一であり得る。形成方法は、幾つかの実施形態では、反応性イオンエッチによって形成された穴をシリコンで充填することである。メモリセル２８６は、幾つかの実施形態では、図示するように、金属／酸化物／窒化物／酸化物／シリコン（ＭＯＮＯＳ）構造を有し得る。共通本体２８９は、酸化物／窒化物／酸化物（ＯＮＯ）膜２８１によって囲まれ得る。本明細書でまた特許請求の範囲で使用される、「囲まれる」とは、メモリセル２８６の断面において、周囲の５０％よりも多くが覆われることを意味する。
【００２３】
ＯＮＯ膜２８１は、幾つかの実施形態では窒化物材料で作られ得る電荷格納層２８３が、内側トンネル酸化物層２８２と外側阻止酸化物層２８４との間に位置する構造を有し得る。トンネル酸化物層２８２は、電荷格納層２８３から本体２８９を絶縁し、プログラム中にトンネル絶縁膜として機能するとともに、電荷格納層２８３に格納された電荷の本体２８９内へ戻る漏洩を阻止し得る。トンネル酸化物層２８２は、浮遊ゲートセルの同等の層より薄い場合があり、幾つかの実施形態では、それ自体が多層スタックであり得る。阻止酸化物層２８４は、制御ゲート２１８から電荷格納層２８３を絶縁して、電荷格納層２８３から制御ゲート２１８内への格納電荷の漏洩を防止する。幾つかの実施形態では、阻止酸化物層２８４は、幾つかの実施形態では、結合比を高めるためにＡｌＯ又はＨｆＯ等の高Ｋ材料で作られ得、多層膜であり得る。他の実施形態は、阻止酸化物層２８４を含まず、メモリセルに金属／窒化物／酸化物／シリコン（ＭＮＯＳ）構造を与え得る。制御ゲート２１８は、上述したように金属で作られ得るが、他の実施形態はポリシリコンを利用し得る。示す実施形態ではワードライン８である制御ゲート２１８は、ＯＮＯ層を囲み、メモリセル２８６として使用されるＦＥＴ用の小さな空間内に大量のゲートエリアを提供し得る。酸化物等の絶縁材料２８５は、他の要素間の体積を充填するために使用され得る。
【００２４】
メモリセル２８６は、電荷格納領域２８７に電荷を格納することによって動作し、電荷格納領域２８７は、本体２８９の回りの環状リングであり、制御ゲート２１８によって囲まれ得る。制御ゲート２１８と本体２８９との間に電位が印加される場合、電荷は、電荷格納領域２８７内に又はそこから移動され得る。制御ゲート２１８と本体２８９との間の電位が小さい場合、電荷は、電荷格納領域２８７内に局在化されたままになる。電荷格納材料２８３が全体的に非導電性であるため、メモリセル間の電荷格納材料２８３内に別個の絶縁バリアが必要とされない場合がある。
【００２５】
ミドストリングデバイス２８８の１つのミドストリングデバイスの一部分が、同様に部分断面２８０に含まれる。ミドストリングデバイス２８８の制御ゲート２２８は、ポリシリコン、金属、又は他の導体で作られ、本体２８９を囲むＯＮＯ層２８１を囲み得る。幾つかの実施形態では、電荷格納層２８３及び／又は酸化物層２８２、２８４の一方は、ミドストリングデバイス２８８について省略され得るが、それ以外の点では、ミドストリングデバイス２８８は、メモリセル２８６と同様の構造を有し得る。
【００２６】
図３Ｃは、基板に平行である図３Ａの垂直ＮＡＮＤメモリ２９９の平面断面図を示す。種々の構造を囲み得る絶縁材料２８５は、種々の構造が見られることを可能にするために透明である。示す図の断面平面は、ワードライン７  ２１７及びワードライン８  ２１８に交差する。単一ＮＡＮＤストリングがメモリセルの２つのスタックで作られることによって、基板に平行な平面は、図示するように交互に存在し得るワードラインの２つのセットに交差し得る。断面図において白円で示す、第１の本体２０２及び第２の本体２０３を含むシリコンのピラーは、シリコンのピラーの回りで灰色リングとして示す、第１の電荷トラップ層２０８及び第２の電荷トラップ層２０９を含む電荷トラップ層によって囲まれる。制御ライン２２８及び他の制御ライン２２８Ｘを含むミドストリングデバイス用の種々の制御ラインも部分的に見られ得、基板２０１のわずかな部分も見られ得る。
【００２７】
幾つかの実施形態では、メモリセルのスタックのための本体として使用されるシリコンのピラーがテーパー付きであり得ることが留意されるべきである。こうした実施形態では、ピラーの断面のサイズは、メモリセルのスタックの異なるレベルで異なり得る。電荷トラップ層の厚さも、層が作製中に堆積され得る方法によるメモリセルのスタックのレベルに応じて変動し得る。メモリセルのスタックの同じレベルであっても、作製プロセスの変動によって、種々のピラーの断面積及び／又は電荷トラップ層の厚さが変動する。
【００２８】
図４Ａ、図４Ｂ、及び図４Ｃは、消去動作、読出し動作、及びプログラム動作中に図３Ａの垂直ＮＡＮＤメモリ２９９に印加される電圧をそれぞれ示す。本開示では、消去はセルを１にセットすることを指し、プログラミングはセルをクリアすること又はセルをゼロにセットすることを指すが、これは、慣例に過ぎず、反転され得る。述べる電圧は、１つの特定の実施形態について適切であり得るが、他の実施形態について、特定の実施形態のアーキテクチャの詳細、材料の詳細、幾何形状の詳細、及び他の詳細に応じて大幅に変動し得る。示す実施形態では、基板２０１並びに第１の本体２０２及び第２の本体２０３は、ｐドープシリコンである。他の実施形態では、以下で述べる種々の電圧は異なり得る。例えば、基板２０１並びに第１の本体２０２及び第２の本体２０３がｎドープシリコンである場合、種々の電圧は負電圧であり得る。
【００２９】
消去動作が図４Ａに示される。凡例２９８Ｅは、図４Ａにおいて種々のクロスハッチパターンで示す電圧レベルを示す。消去動作は、第１の本体２０２Ｅを共有するメモリセルの第１のスタック及び第２の本体２０３Ｅを共有するメモリセルの第２のスタックを含む、断面図において示す８メモリセルの８スタックを消去する。多くの実施形態では、消去動作は多数のメモリセルを消去し得る。ビットライン２０７Ｅ及びソースライン２０５Ｅは、浮遊状態のままにされ得る。ソースセレクトデバイス２０４Ｅ及びドレインセレクトデバイス２０６Ｅを含む、ソースセレクトデバイス及びドレインセレクトデバイスの制御ゲートは、浮遊状態のままにされ得る。ワードライン２  ２１２Ｅを含むメモリセルの制御ゲート、すなわちメモリセル２４３Ｅの制御ゲートは、約０ボルトのアイドル電圧に保持され得る。約２０ボルト等、１０ボルトより大きくあり得る消去電圧が基板２０１Ｅに印加され得る。１つ又は複数のミドストリングデバイス２２９Ｅは、制御ライン２２８Ｅを浮遊させることによって制御され得る。ミドストリングデバイス２２９Ｅの制御ゲート２２８Ｅが浮遊状態であるため、基板２０１Ｅ上の消去電圧は、第１の本体２０２Ｅ及び第２の本体２０３Ｅに伝搬する。メモリセル２４３Ｅを含むメモリセルの本体が約２０ボルトの消去電圧であり、ワードライン２  ２１２Ｅを含むメモリセルの制御ゲートが約０ボルトのアイドル電圧にある状態で、電荷格納領域にわたる電界は、メモリセルの電荷格納領域に格納される電荷量を変化させ、セルに格納される値を１に戻るようセットする。このことは、セルの消去とも呼ばれ得る。消去動作による、電荷格納領域に格納される電荷量に対する変化は、メモリセルの閾値電圧（Ｖｔ）をより低い値に、幾つかの実施形態では約０ボルト未満に変化させる。
【００３０】
図４Ｂは読出し動作を示す。凡例２９８Ｒは、図４Ｂにおいて種々のクロスハッチパターンで示す電圧レベルを示す。読出し動作を実施するために、ソースライン２０５Ｒは、約０ボルトの読出しソース電圧に駆動され、ビットライン２０７Ｒは、約１ボルトの読出しセンス電圧に駆動され得る。第１のＮＡＮＤストリングは、ソースセレクトデバイス２０４Ｒ及びドレインセレクトデバイス２０６Ｒの制御ゲートを約４ボルトに駆動し、一方、未選択のソースセレクトデバイス及びドレインセレクトデバイスの制御ゲートを約０ボルトに駆動することによって選択され得る。これは、第１の本体２０２Ｒをセレクトライン２０５Ｒに結合し、読出しソース電圧を、第１の本体２０２Ｒの、基板２０１Ｒと反対側の端部に印加する。これは、同様に、第２の本体２０３Ｒをビットライン２０７Ｒに結合し、読出しセンス電圧を、第２の本体２０３Ｒの、基板２０１Ｒと反対側の端部に印加する。制御ライン２２８Ｒが約６ボルトに駆動され、基板２０１Ｒが約０ボルトに駆動されて、１つ又は複数のミドストリングデバイスが、２つの本体２０２Ｒと２０３Ｒとの間で基板２０１Ｒ内にアクティブチャネルを生成することによって、第１の本体２０２Ｒを第２の本体２０３Ｒに結合することを可能にする。約０ボルトの読出し電圧は、読出されるメモリセル２４３Ｒの制御ゲート２１２Ｒに印加され得る。約６ボルトのパス電圧は、ＮＡＮＤストリング内で読出されない他のメモリセルの制御ゲートに印加され得る。第２の本体２０３Ｒに入る電流を決定することによって、メモリセル２４３Ｒに格納される値が決定され得る。
【００３１】
プログラム動作が図４Ｃに示される。凡例２９８Ｐは、図４Ｃにおいて種々のクロスハッチパターンで示す電圧レベルを示す。プログラム動作を実施するために、ソースライン２０５Ｐは、約０．５ボルトのプログラムソース電圧に駆動され、ビットライン２０７Ｐは、約０ボルトのプログラムドレイン電圧に駆動され得る。第１のＮＡＮＤストリングは、ドレインセレクトデバイス２０６Ｐの制御ゲートを約４ボルトに駆動し、一方、ソースセレクトデバイス２０４Ｐ並びに未選択のソースセレクトデバイス及びドレインセレクトデバイスの制御ゲートを約０ボルトに駆動することによって選択され得る。これは、第２の本体２０３Ｐをビットライン２０７Ｐに結合し、０ボルト等のプログラムドレイン電圧を、第２の本体２０３Ｐの、基板２０１Ｐと反対側の端部に印加する。制御ライン２２８Ｐが約１０ボルトに駆動され、基板２０１Ｐが約０ボルトに駆動されて、１つ又は複数のミドストリングデバイス２２９Ｐが、２つの本体２０２Ｐと２０３Ｐとの間で基板２０１Ｐ内にアクティブチャネルを生成することによって、第１の本体２０２Ｐを第２の本体２０３Ｐに結合することを可能にする。これは、約０ボルト等のプログラムドレイン電圧が、ミドストリングデバイス２２９Ｐを通って第１の本体２０２Ｐに伝搬することを可能にする。約２０ボルトのプログラム電圧は、プログラムされるメモリセル２４３Ｐの制御ゲート２１２Ｐに印加され得る。約１０ボルトの禁止電圧は、ＮＡＮＤストリング内でプログラムされない他のメモリセルの制御ゲートに印加され得る。これは、メモリセル２４３Ｐの電荷格納領域にわたる電界を生成し、電荷格納領域に格納される電荷量を変化させ、メモリセル２４３Ｐをクリアする。
【００３２】
プログラム動作中、多くのメモリセルは、プログラムされることを禁止され、それらの現在の状態を保持することを許容される。プログラムされないメモリセルの１つのグループは、メモリセル２４６Ｐ等の、少なくとも１つのメモリセルがプログラムされるＮＡＮＤストリング内の他のメモリセルを含む。プログラムされるメモリセル２４３Ｐは制御ゲート２１２Ｐを有し、制御ゲート２１２Ｐは、ＮＡＮＤストリングの他の制御ゲートに印加される電圧（約１０ボルト等）より高い電圧（約２０ボルト等）に駆動される。これは、メモリセル２４６Ｐ等の他のメモリセルの電荷格納領域の両端で、その状態を変化させるのに十分でない電圧差、約１０ボルトを提供する。
【００３３】
プログラムされないメモリセルの別のグループは、メモリセル２５３Ｐ等の、プログラム電圧に駆動される制御ゲート２１２Ｐに接続される制御ゲートを有する他のＮＡＮＤストリングのセルを含む。メモリセル２５３Ｐは、その制御ゲートに約２０ボルトを印加されているが、その本体は、ソースライン及びビットラインから絶縁されるため、約１０ボルトであり得る他の制御ゲートに容量的に結合される。そのためやはり、電圧差は、メモリセル２５３Ｐ等のメモリセルの状態を変化させるのに十分でない。
【００３４】
プログラムされないメモリセルの更に別のグループは、プログラムされるＮＡＮＤストリングと共通のドレイン及びソース制御ゲートを共有するが、異なるビットラインに結合される他のＮＡＮＤストリング内のセルを含む。このグループは、示す断面図の後ろか又は前にメモリセルを含み得る。これらのメモリセルのうちの幾つかは、約０ボルトのプログラムドレイン電圧をその各々のビットラインに印加することによって、メモリセル２４３Ｐをプログラムすることと連携してプログラムされ得る。プログラムされないＮＡＮＤストリングの場合、その各々のビットラインは約４ボルトに駆動されることができ、ドレインセレクトデバイスをオフにし、ＮＡＮＤストリングの本体をビットラインから絶縁し、約１０ボルトであり得るその制御ゲートに本体が容量的に結合することを可能にし、メモリ状態を変化させるのに不十分な電圧差を電荷格納領域の両端にもたらす。プログラム動作による、電荷格納領域に格納される電荷量に対する変化は、メモリセルの閾値電圧（Ｖｔ）をより高い値に、幾つかの実施形態では約０ボルトよりも高い値に変化させる。
【００３５】
図５は、電子システム５００の一実施形態のブロック図である。示す実施形態以外の電子システム５００の多くの異なる実施形態が可能であり、それらの実施形態は、より多くの格納空間を提供するため複数のメモリデバイス５１０を制御する単一プロセッサ５０１、メモリデバイス５１０に接続される複数のプロセッサ５０１、及び種々の他の機能を含むシステムを使用することを含む。
【００３６】
プロセッサ５０１は、制御ライン５０３及びデータライン５０４によってメモリデバイス５１０に結合され得る。幾つかの実施形態では、データ及び制御は同じラインを利用し得る。プロセッサ５０１は、外部マイクロプロセッサ、外部マイクロコントローラ、又は何らかの他のタイプの外部制御回路要素であり得る。幾つかの実施形態では、プロセッサ５０１は、メモリデバイス５１０と同じパッケージ内に又は更には同じダイ上に一体化され得る。幾つかの実施形態では、プロセッサ５０１は、制御回路要素５１１と一体化され、制御回路要素５１１の一部が両方の機能のために使用されることを可能にし得る。プロセッサ５０１は、プログラム及び中間データの格納のために使用される、ＲＡＭ及びＲＯＭ等の外部メモリを有し得るか、又は、プロセッサ５０１は、内部ＲＡＭ又はＲＯＭを有し得る。幾つかの実施形態では、プロセッサは、プログラム及びデータ格納のためにメモリデバイス５１０を使用し得る。プロセッサ５０１上で実行されるプログラムは、限定はしないが、標準的なファイルシステム、フラッシュファイルシステム、書込みレベリング、バッドセル又はブロックマッピング、及びエラー管理を含む多くの異なる機能を実装し得る。格納システム５００は、本開示を理解するときに役立つメモリの特徴に的を絞るために簡略化された。
【００３７】
幾つかの実施形態では、外部接続部５０２が設けられる。外部接続部５０２は、プロセッサ５０１に結合され、電子システム５００の外部のデバイスとプロセッサ５０１が通信することを可能にし、電子システム５００は、外部デバイスに不揮発性格納部を提供し得る。プロセッサ５０１は、書込みコマンド及び書込みデータを外部接続部を通して受信し、書込みデータをメモリデバイスに格納し得る。プロセッサ５０１は、同様に、読出しコマンドを外部接続部から受信し、読出しデータを、少なくとも１つの不揮発性メモリデバイスを通して取り出し、読出しデータを外部接続部を通して送出し得る。
【００３８】
外部接続部は、標準的な又は独占的な通信プロトコルを使用して、コンピューター又は携帯電話若しくはデジタルカメラ等のインテリジェントデバイスに接続するために使用され得る。外部接続部が適合し得るコンピューター通信プロトコルの例は、以下のプロトコルの任意のバージョンを含むが、それに限定されない。以下のプロトコルとは、ユニバーサルシリアルバス（ＵＳＢ）、シリアルアドバンストテクノロジアッタッチメント（ＳＡＴＡ）、スモールコンピューターシステムインターコネクト（ＳＣＳＩ）、ファイバチャネル、パラレルアドバンストテクノロジアッタッチメント（ＰＡＴＡ）、集積化ドライブエレクトロニクス（ＩＤＥ）、イーサネット（登録商標）、ＩＥＥＥ−１３９４、セキュアデジタルカードインタフェース（ＳＤ  Ｃａｒｄ）、コンパクトフラッシュ（登録商標）インタフェース、メモリスティックインタフェース、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）、又はＰＣＩエクスプレス（ＰＣＩｅ）である。
【００３９】
コンピューター、セットトップボックス（ＳＴＢ）、サーバー、又は、限定はしないが、スマートフォン、ハンドセット、タブレット、ノートブックコンピューター、携帯情報端末（ＰＤＡ）、又は同様なものを含むモバイルデバイス等のホストデバイスは、電子システム５００の外部接続部５０２に接続し得る。幾つかの実施形態では、電子システム５００はホストデバイス内に組込まれ得るか、又は、電子システム５００は、ホストデバイス内のソケットにプラグインされ得る。他の実施形態は、ホストデバイスと電子システム５００の外部接続部５０２との間で接続するためにケーブルを使用し得る。ホストデバイスは、読出しコマンド及び／又は書込みコマンドを、外部接続部５０２を通じて電子システム５００に送出することが可能であり、また、デジタル音楽、デジタル写真、デジタルビデオ、文書、プログラム、又は他のデジタルデータ等のデジタルデータを格納するために電子システム５００を使用し得る。
【００４０】
メモリデバイス５１０は、図１から図３Ａ−Ｃで先に示したようなＮＡＮＤメモリセルのスタックのアレイ５１７を含む。メモリアレイ５１７は、ワードライン行及びビットライン列を有するバンクで配列され得る。１つの実施形態では、メモリアレイ５１７のビットラインは、垂直ＮＡＮＤメモリセルの複数のＮＡＮＤストリングに結合される。
【００４１】
アドレスバッファ回路要素５１２は、Ｉ／Ｏ回路要素５１３を通して提供されるアドレス信号をラッチするために設けられ得る。アドレス信号は、メモリアレイ５１７にアクセスするために、ワードラインドライバー５１４及びビットラインドライバー５１５によって受信され復号化される。アドレス入力接続部の数がメモリアレイ５１７の密度及びアーキテクチャに依存することが本発明の利益を受ける当業者によって認識され得る。すなわち、アドレスの数は、メモリセル計数の増加とバンク及びブロック計数の増加の両方とともに増加する。
【００４２】
メモリデバイス５１０は、センス増幅器回路要素５１６を使用してメモリアレイ列内の電圧又は電流変化を検知することによってメモリアレイ５１７内のデータを読出し得る。センス増幅器回路要素５１６は、１つの実施形態では、メモリアレイ５１７からデータの行を読出してラッチするために結合される。書込みバッファ５１８は、幾つかの実施形態では、書込みが実施され得るまでデータを蓄積するために使用され、読出しバッファ５１９は、メモリアレイ５１７から読出されたデータを、そのデータがデータライン５０４を通して送出され得るまで保持し得る。Ｉ／Ｏ回路要素５１３は、メモリデバイス５１０のＩ／Ｏピンを通してデータをルーティングする。
【００４３】
メモリ制御回路要素５１１は、プロセッサ５０１から制御ライン５０３上に提供されるコマンドを復号化し得る。これらのコマンドは、データ読出し動作、データ書込み（プログラム）動作、及び消去動作を含む、メモリアレイ５１７上での動作を制御するために使用される。メモリ制御回路要素５１１は、メモリアレイ５１７を制御するのに必要な電圧波形を生成するための、ステートマシン、シーケンサ、プロセッサ、又は何らかの他のタイプのコントローラであり得る。制御回路要素５１１はメモリデバイス内の他のブロックと通信するが、これらの接続部は、ブロックダイアグラム５００を過剰に複雑にすることになるため図示されず、また、制御回路要素５１１が、その機能を制御するために他のブロックと多数の相互接続部を有することを当業者は理解し得る。１つの実施形態では、メモリ制御回路要素５１１は、本開示の消去方法及び／又は他の方法を実行するように構成され得る。
【００４４】
図６は、垂直ＮＡＮＤメモリを消去する方法の、実施形態を述べるフローチャート６００である。フローチャート６００は、ＮＡＮＤメモリセルの第１及び第２のスタックを含むメモリセルのグループを消去するブロック６０１で開始する。多くの実施形態では、ＮＡＮＤメモリの多くのスタックを含み得るメモリセルの大きなグループが消去され得る。ＮＡＮＤメモリセルの第１のスタックは、基板上に構築される第１の本体を共有し、ＮＡＮＤメモリセルの第２のスタックは、基板上に構築される第２の本体を共有する。ブロック６０２において、アイドル電圧が、ＮＡＮＤメモリセルの第１及び第２のスタックの１つ又は複数の制御ゲートに印加される。幾つかの実施形態では、ＮＡＮＤメモリセルの第１及び第２のスタックのメモリセルの制御ゲートはアイドル電圧にセットされ得る。アイドル電圧の値は、実施形態の間で変動し得る。
【００４５】
幾つかの実施形態では、第１の本体は、ソースセレクトデバイスを通してソースラインに結合され、第２の本体は、ドレインセレクトデバイスを通してビットラインに結合され得る。ブロック６０３において、ソースセレクトデバイスは、ソースセレクトデバイスの制御ゲートを浮遊させるか又は電圧源若しくは電流源から切離されることによって制御されることができ、ブロック６０４において、ドレインセレクトデバイスは、ドレインセレクトデバイスの制御ゲートを浮遊させることによって制御されることができる。これは、ソースライン及びビットラインが第１及び第２の本体にそれぞれ結合することを可能にし得る。ブロック６０５において、基板と、ＮＡＮＤメモリセルの第１及び第２のスタックの制御ゲートとの間に配置された１つ又は複数のミドストリングデバイスは、基板が、ＮＡＮＤメモリセルの第１及び第２の本体に結合することを可能にするように制御される。１つの実施形態では、ミドストリングデバイスを制御することは、１つ又は複数のミドストリングデバイスの制御ゲートが浮遊することを可能にすることを伴い得る。ミドストリングデバイスの構成は、実施形態の間で変動し得るが、１つの実施形態では、共通制御ゲートを有する３つのＦＥＴを含み得る。ブロック６０６において、消去電圧が基板に印加される。消去電圧は、メモリセルの電荷格納領域に格納される電荷量を変化させるためにアイドル電圧と十分に異なり得る。ブロック６０７において、消去電圧は、その後、１つ又は複数のミドストリングデバイスを通してＮＡＮＤメモリセルの第１及び第２のスタックの第１及び第２の本体に伝搬し得る。消去電圧は、同様に、ソースライン及び／又はビットラインに伝搬し得る。電荷格納領域に格納される電荷量を変化させるために十分な時間が経過した後、ブロック６０８において、消去が終了する。時間量は、使用される技術に応じて実施形態の間で変動し得る。
【００４６】
図７は、ブロック７０１で開始する、垂直ＮＡＮＤメモリ内のメモリセルのグループから１つのセルを読出す方法の一実施形態を述べるフローチャート７００である。メモリセルのグループは、ＮＡＮＤメモリセルの第１及び第２のスタックを含む。ブロック７０２において、読出しソース電圧が、メモリセルの第１のスタックの本体すなわち第１の本体に印加される。読出しソース電圧は、第１の本体の、基板と反対側の端部で第１の本体に印加され得る。読出しソース電圧は、ソースラインと第１の本体との間に配置されるソースセレクトデバイスを通して、ソースセレクトデバイスをイネーブルすることによって印加され得る。ソースラインは、読出しソース電圧に駆動され得るため、ソースセレクトデバイスをイネーブルすることによって、読出しソース電圧は、ソースラインから第１の本体に伝搬し得る。
【００４７】
ブロック７０３において、第１の本体は、メモリセルの第２のスタックの本体すなわち第２の本体に結合され得る。結合は、基板及び１つ又は複数のミドストリングデバイスを制御することによって達成され得る。一実施形態では、ミドストリングデバイスは、ミドストリングデバイスの制御ゲートを基板と異なる電圧に駆動することによって、基板から本体を絶縁しながら、第１の本体を第２の本体に結合するためにオンにされる。電圧差は、実施形態に応じて変動し得る。ブロック７０４において、読出し電圧が、読出されるメモリセルの制御ゲートに印加され、ブロック７０５において、パス電圧が、読出されないメモリセルのグループのメモリセルの制御ゲートに印加され得る。
【００４８】
ブロック７０６において、読出しセンス電圧がメモリセルの第２のスタックの本体に印加される。読出しセンス電圧は、第２の本体の、基板と反対側の端部で第２の本体に印加され得る。読出しセンス電圧は、ビットラインと第２の本体との間に配置されるドレインセレクトデバイスを通して、ドレインセレクトデバイスをイネーブルすることによって印加され得る。ソースセレクトデバイスとともにドレインセレクトデバイスをイネーブルすることは、メモリセルのグループを選択することとみなされ得る。ビットラインは、読出しセンス電圧に駆動され得るため、ドレインセレクトデバイスをイネーブルすることによって、電流が第２の本体内に流れ得る。読出されるメモリセルに格納される電荷が十分であるため、セルが、その制御ゲートが読出し電圧にある状態で導電状態になる場合、電流が第２の本体内に流れ得る。読出されるメモリセルに格納される電荷が十分でないため、セルが、その制御ゲートが読出し電圧にある状態で導電状態にならない場合、電流が第２の本体内に流れ得ない。ブロック７０７において、第２の本体内に流れる電流量が決定されて、読出されるメモリセルの状態が確認されることが可能になる。ブロック７０８において、読出し動作が終了する。
【００４９】
図８は、ブロック８０１で開始する、垂直ＮＡＮＤメモリ内のメモリセルのグループから１つのセルをプログラムする方法の一実施形態を述べるフローチャート８００である。メモリセルのグループは、ＮＡＮＤメモリセルの第１及び第２のスタックを含む。ブロック８０２において、第１の本体は、メモリセルの第２のスタックの本体又は第２の本体に結合され得る。結合は、基板及び１つ又は複数のミドストリングデバイスを制御することによって達成され得る。１つの実施形態では、ミドストリングデバイスは、ミドストリングデバイスの制御ゲートを基板と異なる電圧に駆動することによって、基板から本体を絶縁しながら、第１の本体を第２の本体に結合するためにオンにされる。電圧差は、実施形態に応じて変動し得る。
【００５０】
ブロック８０３において、プログラムドレイン電圧は、メモリセルの第２のスタックの本体に印加される。プログラムドレイン電圧は、第２の本体の、基板と反対側の対向する端部で第２の本体に印加され得る。プログラムドレイン電圧は、ビットラインと第２の本体との間に配置され得るドレインセレクトデバイスを通して、ドレインセレクトデバイスをイネーブルすることによって印加され得る。ソースラインと第１の本体との間に配置され得るソースセレクトデバイスがオフにされ得るため、第１の本体はソースラインから絶縁される。ソースセレクトデバイスは、プログラムソース電圧をソースラインに印加し、約０ボルトをソースセレクトデバイスの制御ゲートに印加することによってオフにされ得る。ソースセレクトデバイスをオフにすることとともにドレインセレクトデバイスをイネーブルすることは、プログラムするためにメモリセルのグループを選択することとみなされ得る。プログラムドレイン電圧は、ミドストリングデバイスを通り、第１の本体と第２の本体の両方を通って伝搬し得る。
【００５１】
ブロック８０４において、禁止電圧が、ＮＡＮＤメモリセルの第１及び第２のスタックを含むメモリセルのグループの制御ゲートに印加され得る。その後、ブロック８０５において、プログラム電圧が、プログラムされるメモリセルのグループのメモリセルの制御ゲートに印加され得る。電荷格納領域に格納される電荷量を変化させるために十分な時間が経過した後、ブロック８０６において、プログラム動作が終了する。時間の量は、使用される技術に応じて実施形態の間で変動し得る。
【００５２】
図のフローチャート及び／又はブロック図は、種々の実施形態のデバイス、システム、及び方法の考えられる実施態様のアーキテクチャ、機能、及び動作を示すのに役立つ。この点に関して、フローチャート又はブロック図の各ブロックは、指定された論理機能（複数の場合もある）を実装するための１つ又は複数の命令を含む、コードのモジュール、セグメント、又は部分を示し得る。幾つかの代替の実施態様では、ブロックにおいて述べる機能が、図で述べる順序から外れて起こり得ることも留意されるべきである。例えば、連続して示す２つのブロックは、実際には、実質的に同時に実行され得るか、又は、ブロックは、関係する機能に応じて時として逆順で実行され得る。ブロック図及び／又はフローチャートのブロック並びにブロック図及び／又はフローチャートのブロックの組合せが、指定された機能又は行為を実施する専用ハードウェアベースシステム又は専用ハードウェアとコンピューター命令との組合せによって実施され得ることも留意されるであろう。
【００５３】
特許請求される主題が、例示的な実施形態を参照して説明されていること、及び、特許請求される主題が、先に示された特定の詳細に限定されないことが認識される。他の実施形態に対して本明細書で行われる参照は、特許請求される本主題の範囲内に入る。
【００５４】
デバイスに対するいずれの参照も、デバイスに先行する修飾子によって示される目的又は記述をデバイスがそこで達成し得る、コンポーネント、回路、モジュール、又は任意のこうしたメカニズムを含み得る。しかし、コンポーネント、回路、モジュール、又は任意のこうしたメカニズムは、必ずしもデバイスに対する特定の制限であるわけではない。
【００５５】
「一実施形態（an embodiment）」、「１つの実施形態（one embodiment）」、「幾つかの実施形態（some embodiments）」、又は「他の実施形態（other embodiments）」に対する本明細書における参照は、それらの実施形態に関連して述べられる特定の特徴、構造、又は特性が、特許請求される主題の少なくとも幾つかの実施形態に含まれるが、必ずしも全ての実施形態に含まれるわけではないことを意味する。「一実施形態」、「１つの実施形態」、又は「幾つかの実施形態」の種々の出現は、必ずしも同じ実施形態を参照しているわけではない。
【００５６】
構成要素、特徴、構造、又は特性が、含まれ「得（may、might又はcould）」と本明細書が述べる場合、その構成要素、特徴、構造、又は特性は、含まれることを必要とされない。本明細書又は請求項が「一（a又はan）」要素を参照する場合、それは、その要素が１つしか存在しないことを意味しない。本明細書又は請求項が「更なる（an additional）」要素を参照する場合、それは、２つ以上のその更なる要素が存在することを排除（preclude）しない。本明細書で使用されるように、用語「結合した（coupled）」は、直接的な接続及び間接的な接続を含む。さらに、第１のデバイスと第２のデバイスが結合される場合、アクティブなデバイスを含む介在するデバイスが、それらの間に位置し得る。
【００５７】
上記の説明及び図面からの多くの他の変形が、特許請求される本主題の範囲内で行われ得ることを本開示の利益を受ける当業者は認識するであろう。実際には、特許請求される主題は上述した詳細に限定されず、また、種々の変更が、特許請求される主題の範囲及び／又は趣旨から逸脱することなく、又は、その重要な利点の全てを犠牲にすることなく、なお本明細書で上記で述べた形態が主題の説明的な実施形態に過ぎないとすると、及び／又は、更に、実質的な変更を提供することなく、主題の構成要素の形態、構造、及び／又は配置構成において行われ得ることが認識されるであろう。こうした変更を包含する及び／又は含むことが特許請求の範囲の意図である。
なお、本願明細書に記載の実施形態によれば、以下の構成もまた開示される。
［項目１］
メモリセルのグループを制御する方法であって、
基板上に構築された第１の本体を共有するＮＡＮＤメモリセルの第１のスタック及び前記基板上に構築された第２の本体を共有するＮＡＮＤメモリセルの第２のスタックを含む前記メモリセルのグループを、
前記ＮＡＮＤメモリセルの第１のスタックの第１の制御ゲート及び前記ＮＡＮＤメモリセルの第２のスタックの第２の制御ゲートにアイドル電圧を印加することと、
前記基板に消去電圧を印加することと、
前記消去電圧が前記第１の本体及び前記第２の本体まで伝搬することを可能にするように、前記基板と、前記ＮＡＮＤメモリセルの第１スタック及び前記ＮＡＮＤメモリセルの第２のスタックとの間に配置される１つ又は複数のミドストリングデバイスを制御することと、
によって消去することを含む、メモリセルのグループを制御する方法。
［項目２］
前記第１の本体及び前記第２の本体はｐドープシリコンを含むか、前記基板はｐドープシリコンを含むか、若しくは前記消去電圧は前記アイドル電圧より大きいか、又はそれらの組合せである、項目１に記載の方法。
［項目３］
前記アイドル電圧は約０ボルトであり、前記消去電圧は約１０ボルトより大きく、
前記１つ又は複数のミドストリングデバイスの前記制御は、前記１つ又は複数のミドストリングデバイスのゲートが浮遊することを可能にすることを含む、項目２に記載の方法。
［項目４］
ソースラインと、前記第１の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスを、該ソースセレクトデバイスの前記ゲート及び前記ソースラインを浮遊させることによって制御することと、
ビットラインと、前記第２の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスを、該ドレインセレクトデバイスの前記ゲート及び前記ビットラインを浮遊させることによって制御することと、
を更に含む、項目１から３の何れか１項に記載の方法。
［項目５］
前記メモリセルのグループのメモリセルを、
前記第１の本体の、前記基板と反対側の端部に読出しソース電圧を印加することと、
前記基板及び前記１つ又は複数のミドストリングデバイスを制御することによって前記第１の本体を前記第２の本体に結合させることと、
読出されるメモリセルの制御ゲートに読出し電圧を印加することと、
前記メモリセルのグループの読出されないメモリセルの制御ゲートにパス電圧を印加することと、
前記第２の本体の、前記基板と反対側の端部に読出しセンス電圧を印加することと、    前記第２の本体に入る電流を決定することと、
によって読出すことを更に含む、項目１から３の何れか１項に記載の方法。
［項目６］
前記メモリセルのグループはメモリセルのアレイに含まれ、該方法は、
メモリセルの前記グループを、
ソースラインと、前記第１の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスをイネーブルすることと、
ビットラインと、前記第２の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスをイネーブルすることと、
によって選択することを更に含み、
前記ソースラインは前記読出しソース電圧に駆動され、前記ビットラインは前記読出しセンス電圧に駆動される、項目５に記載の方法。
［項目７］
前記第１の本体及び前記第２の本体はｐドープシリコンを含むか、前記基板はｐドープシリコンを含むか、前記読出しソース電圧は約０ボルトであるか、前記読出し電圧は約０ボルトであるか、前記パス電圧は約６ボルトであるか、若しくは前記読出しセンス電圧は約１ボルトであるか、又はそれらの組合せであり、
前記ソースセレクトデバイスは、該ソースセレクトデバイスのゲートに約４ボルトを印加することによってイネーブルされ、
前記ドレインセレクトデバイスは、該ドレインセレクトデバイスのゲートに約４ボルトを印加することによってイネーブルされ、
前記第１の本体は、前記基板に約０ボルトの電圧を印加し、前記１つ又は複数のミドストリングデバイスの前記ゲートに約６ボルトの電圧を印加することによって前記第２の本体に結合される、項目６に記載の方法。
［項目８］
前記メモリセルのグループのメモリセルを、
前記基板及び前記１つ又は複数のミドストリングデバイスを制御することによって前記第１の本体を前記第２の本体に結合させることと、
前記第２の本体の、前記基板と反対側の端部にプログラムドレイン電圧を印加することと、
前記メモリセルのグループ内でプログラムされないメモリセルの制御ゲートに禁止電圧を印加することと、
プログラムされるメモリセルの制御ゲートにプログラム電圧を印加することと、
によってプログラミングすることを更に含む、項目１から３の何れか１項に記載の方法。
［項目９］
前記メモリセルのグループはメモリセルのアレイに含まれ、該方法は、
前記メモリセルのグループを、
ソースラインと、前記第１の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスをオフにすることと、
ビットラインと、前記第２の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスをイネーブルすることと、
によって選択することを更に含み、
前記ビットラインは前記プログラムドレイン電圧に駆動される、項目８に記載の方法。
［項目１０］
前記第１の本体及び前記第２の本体はｐドープシリコンを含むか、前記基板はｐドープシリコンを含むか、前記プログラム電圧は約２０ボルトであるか、前記禁止電圧は約１０ボルトであるか、又は前記プログラムドレイン電圧は約０ボルトであるか、又はそれらの組合せであり、
前記ソースセレクトデバイスは、該ソースセレクトデバイスのゲートに約０ボルトを印加し、該ソースセレクトデバイスの該ゲートに印加される電圧より大きい電圧を前記ソースラインに印加することによってオフにされ、
前記ドレインセレクトデバイスは、該ドレインセレクトデバイスのゲートに約４ボルトを印加することによってイネーブルされ、
前記第１の本体は、前記基板に約０ボルトの電圧を印加し、前記１つ又は複数のミドストリングデバイスの前記ゲートに約１０ボルトの電圧を印加することによって前記第２の本体に結合される、項目９に記載の方法。
［項目１１］
前記ＮＡＮＤメモリセルの第１のスタックの前記第１の制御ゲート及び前記ＮＡＮＤメモリセルの第２のスタックの前記第２の制御ゲートを浮遊させることと、
ソースラインと、前記第１の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスを、該ソースセレクトデバイスの前記ゲートを約０ボルトに駆動することによってディセーブルすることと、
ビットラインと、前記第２の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスを、該ドレインセレクトデバイスのゲートを約０ボルトに駆動することによってディセーブルすることと、
によって、前記メモリセルのグループを消去しないことを更に含む、項目１から３の何れか１項に記載の方法。
［項目１２］
メモリデバイスであって、
第１の本体を共有するＮＡＮＤメモリセルの第１のスタックであって、該第１のスタックの前記ＮＡＮＤメモリセルは、制御ゲートの第１のセット、及び、該制御ゲートの第１のセットと前記第１の本体との間に位置する電荷格納領域の第１のセットを含む、ＮＡＮＤメモリセルの第１のスタックと、
第２の本体を共有するＮＡＮＤメモリセルの第２のスタックであって、該第２のスタックの前記ＮＡＮＤメモリセルは、制御ゲートの第２のセット、及び、該制御ゲートの第２のセットと前記第２の本体との間に位置する電荷格納領域の第２のセットを含む、ＮＡＮＤメモリセルの第２のスタックと、
基板と、前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックとの間に配置される１つ又は複数のミドストリングデバイスであって、該１つ又は複数のミドストリングデバイスは、第１の動作モードにおいて前記基板を前記第１の本体及び前記第２の本体に結合することが可能であり、また、第２の動作モードにおいて、前記基板から絶縁して、前記第１の本体を前記第２の本体に結合することが可能である、１つ又は複数のミドストリングデバイスと、
を備える、メモリデバイス。
［項目１３］
前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックは、
前記制御ゲートの第１のセット及び前記制御ゲートの第２のセットに印加されるアイドル電圧と、
前記基板に印加される消去電圧と、
前記消去電圧が前記第１の本体及び前記第２の本体に伝搬することを可能にするよう前記第１の動作モードで機能させるように前記１つ又は複数のミドストリングデバイスを制御する制御と、
によって消去されることが可能である、項目１２に記載のメモリデバイス。
［項目１４］
前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックの前記電荷格納領域のそれぞれは浮遊ゲートを備える、項目１２または１３に記載のメモリデバイス。
［項目１５］
情報の２つ以上のバイナリビットが、前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックの各々の電荷格納領域に、該各々の電荷格納領域に格納される電荷量を制御することによって格納され得る、項目１２から１４の何れか１項に記載のメモリデバイス。
［項目１６］
ソースラインと、前記第１の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスと、
ビットラインと、前記第２の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスと、
を更に備える、項目１２から１５の何れか１項に記載のメモリデバイス。
［項目１７］
前記１つ又は複数のミドストリングデバイスは、
前記基板と前記ＮＡＮＤメモリセルの第１のスタックとの間に配置される第１の電界効果トランジスタ（ＦＥＴ）であって、該第１のＦＥＴは前記第１の本体の一部分をチャネルとして使用する、第１のＦＥＴと、
前記基板と前記ＮＡＮＤメモリセルの第２のスタックとの間に配置される第２のＦＥＴであって、該第２のＦＥＴは前記第２の本体の一部分をチャネルとして使用する、第２のＦＥＴと、
前記第１のＦＥＴと前記第２のＦＥＴとの間に配置され、前記基板の一部分をチャネルとして使用する第３のＦＥＴと、
を備え、
前記第１のＦＥＴ、前記第２のＦＥＴ、及び前記第３のＦＥＴの制御ゲートはともに結合される、項目１２から１６の何れか１項に記載のメモリデバイス。
［項目１８］
前記基板はｐドープシリコンを含み、前記第１の本体及び前記第２の本体はｐドープシリコンを含み、前記制御ゲートの第１のセット及び前記制御ゲートの第２のセットはポリシリコンを含み、前記ＮＡＮＤメモリセルの第１のスタックは少なくとも８つのメモリセルを備え、前記ＮＡＮＤメモリセルの第２のスタックは前記ＮＡＮＤメモリセルの第１のスタックと同じ数のメモリセルを備える、項目１２から１７の何れか１項に記載のメモリデバイス。
［項目１９］
前記ＮＡＮＤメモリセルの第２のスタックに隣接するＮＡＮＤメモリセルの第３のスタックと、
前記ＮＡＮＤメモリセルの第３のスタックから前記ＮＡＮＤメモリセルの第２のスタックを分離する前記基板内のトレンチと、
を更に備える、項目１２から１８の何れか１項に記載のメモリデバイス。
［項目２０］
シリコンのピラーであって、一端が前記基板に接触した状態で、実質的に垂直な方向に前記基板から外に延在し、実質的に円形の断面を有し、前記第１の本体として使用するのに適する、シリコンのピラーと、
前記電荷格納領域の第１のセットに適する、前記シリコンのピラーを囲む電荷トラップ材料層と、
前記制御ゲートの第１のセットに適する、前記シリコンのピラーを囲む２つ以上の制御ゲートであって、金属で構成され、非導電性層によって絶縁される、２つ以上の制御ゲートと、
を更に備える、項目１２から１９の何れか１項に記載のメモリデバイス。
［項目２１］
電子システムであって、
メモリ制御コマンドを生成することが可能なプロセッサと、
前記プロセッサに結合され、前記メモリ制御コマンドに応答して動作する少なくとも１つのメモリデバイスと、
を備え、前記少なくとも１つのメモリデバイスは、
第１の本体を共有するＮＡＮＤメモリセルの第１のスタックであって、該第１のスタックの前記ＮＡＮＤメモリセルは、制御ゲートの第１のセット、及び、該制御ゲートの第１のセットと前記第１の本体との間に位置する電荷格納領域の第１のセットを含む、ＮＡＮＤメモリセルの第１のスタックと、
第２の本体を共有するＮＡＮＤメモリセルの第２のスタックであって、該第２のスタックの前記ＮＡＮＤメモリセルは、制御ゲートの第２のセット、及び、該制御ゲートの第２のセットと前記第２の本体との間に位置する電荷格納領域の第２のセットを含む、ＮＡＮＤメモリセルの第２のスタックと、
基板と、前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックとの間に配置される１つ又は複数のミドストリングデバイスであって、該１つ又は複数のミドストリングデバイスは、第１の動作モードにおいて前記基板を前記第１の本体及び前記第２の本体に結合することが可能であり、また、第２の動作モードにおいて、前記基板から絶縁して、前記第１の本体を前記第２の本体に結合することが可能である、前記１つ又は複数のミドストリングデバイスと、
を備える、電子システム。
［項目２２］
前記プロセッサに結合される外部接続部を更に備え、
前記プロセッサは、前記外部接続部を通して書込みコマンド及び書込みデータを受信し、前記書込みデータを前記少なくとも１つのメモリデバイスに格納することが可能であり、
前記プロセッサは、前記外部接続部から読出しコマンドを受信し、前記少なくとも１つのメモリデバイスを通して読出しデータを取出し、該読出しデータを前記外部接続部を通して送出することが可能である、項目２１に記載の電子システム。
［項目２３］
前記外部接続部は、コンピューター通信プロトコルを提供する、項目２２に記載の電子システム。
［項目２４］
前記外部接続部に結合されるホストデバイスを更に備え、
前記ホストデバイスは、少なくとも前記読出しコマンドを前記プロセッサに送出することが可能である、項目２２または２３に記載の電子システム。
［項目２５］
前記ホストデバイスはモバイルデバイスである、項目２４に記載の電子システム。
［項目２６］
情報の２つ以上のバイナリビットが、前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックの各々の電荷格納領域に、該各々の電荷格納領域に格納される電荷量を制御することによって格納され得る、項目２１から２５の何れか１項に記載の電子システム。
［項目２７］
前記ＮＡＮＤメモリセルの第１のスタック及び前記ＮＡＮＤメモリセルの第２のスタックは、
前記制御ゲートの第１のセット及び前記制御ゲートの第２のセットに印加されるアイドル電圧と、
前記基板に印加される消去電圧と、
前記消去電圧が前記第１の本体及び前記第２の本体に伝搬することを可能にするよう前記第１の動作モードで機能させるように、前記１つ又は複数のミドストリングデバイスを制御する制御と、
によって消去されることが可能である、項目２１から２６の何れか１項に記載の電子システム。
［項目２８］
前記少なくとも１つのメモリデバイスは、
ソースラインと、前記第１の本体の、前記基板と反対側の端部との間に配置されるソースセレクトデバイスと、
ビットラインと、前記第２の本体の、前記基板と反対側の端部との間に配置されるドレインセレクトデバイスと、
を更に備える、項目２１から２７の何れか１項に記載の電子システム。
［項目２９］
前記１つ又は複数のミドストリングデバイスは、
前記基板と前記ＮＡＮＤメモリセルの第１のスタックとの間に配置される第１の電界効果トランジスタ（ＦＥＴ）であって、該第１のＦＥＴは前記第１の本体の一部分をチャネルとして使用する、第１のＦＥＴと、
前記基板と前記ＮＡＮＤメモリセルの第２のスタックとの間に配置される第２のＦＥＴであって、該第２のＦＥＴは前記第２の本体の一部分をチャネルとして使用する、第２のＦＥＴと、
前記第１のＦＥＴと前記第２のＦＥＴとの間に配置され、前記基板の一部分をチャネルとして使用する第３のＦＥＴと、
を備え、
前記第１のＦＥＴ、前記第２のＦＥＴ、及び前記第３のＦＥＴの制御ゲートはともに結合される、項目２１から２８の何れか１項に記載の電子システム。
［項目３０］
前記基板はｐドープシリコンを含み、前記第１の本体及び前記第２の本体はｐドープシリコンを含み、前記制御ゲートの第１のセット及び前記制御ゲートの第２のセットはポリシリコンを含み、前記ＮＡＮＤメモリセルの第１のスタックは少なくとも８つのメモリセルを備え、前記ＮＡＮＤメモリセルの第２のスタックは前記ＮＡＮＤメモリセルの第１のスタックと同じ数のメモリセルを備える、項目２１から２９の何れか１項に記載の電子システム。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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