(57)【特許請求の範囲】
【請求項１】
下部電極の上に形成され、磁化容易方向が厚さ方向を向く垂直磁気異方性膜と、
前記垂直磁気異方性膜の上に配置され、非磁性材料で形成されたスペーサ層と、
前記スペーサ層の上に配置されたアモルファスの導電材料からなる下地層と、
前記下地層の上に配置され、磁化容易方向が面内方向を向く磁化自由層と、
前記磁化自由層の上に配置されたトンネルバリア層と、
前記トンネルバリア層の上に配置され、磁化方向が面内方向に固定された磁化固定層と
を有し、
前記スペーサ層は、前記垂直磁気異方性膜と前記磁化自由層との間に交換相互作用が働かない厚さであり、かつスピン緩和長よりも薄い磁気トンネル接合素子。
【請求項２】
前記磁化自由層は、ＣｏＦｅ、ＮｉＦｅ、ＣｏＮｉＦｅ、ＣｏＦｅＢ、ＮｉＦｅＢ、ＣｏＮｉＦｅＢ、またはＦｅＢで形成されており、前記下地層はＴａを含む請求項１に記載の磁気トンネル接合素子。
【請求項３】
前記垂直磁気異方性膜は、ＣｏＰｔ、ＦｅＰｔ、ＣｏＰｄ、またはＦｅＰｄで形成されているか、Ｆｅ層とＰｔ層との交互積層構造、Ｆｅ層とＰｄ層との交互積層構造、Ｃｏ層とＰｔ層との交互積層構造、Ｃｏ層とＰｄ層との交互積層構造、またはＣｏ層とＮｉ層との交互積層構造を有し、前記垂直磁気異方性膜の厚さは４ｎｍ〜１０ｎｍの範囲内である請求項１または２に記載の磁気トンネル接合素子。
【請求項４】
前記スペーサ層は、厚さ０．３ｎｍ〜１．５ｎｍの範囲内のＡｌ層、厚さ０．３ｎｍ〜２ｎｍの範囲内のＣｕ層、または厚さ０．８ｎｍ〜１．１ｎｍの範囲内のＲｕ層である請求項１乃至３のいずれか１項に記載の磁気トンネル接合素子。
【請求項５】
さらに、前記垂直磁気異方性膜と前記スペーサ層との間に配置され、前記垂直磁気異方性膜よりもスピン分極率の大きな材料で形成されたスピン分極増強膜を有する請求項１乃至４のいずれか１項に記載の磁気トンネル接合素子。
【請求項６】
前記スピン分極増強膜は、磁化容易方向が面内方向の強磁性材料で形成され、前記垂直磁気異方性膜と交換結合することによって、磁化方向が垂直方向を向いている請求項５に記載の磁気トンネル接合素子。
【請求項７】
基板上に形成され、一方向に延在する複数のワード線と、
前記ワード線と交差する方向に延在する複数のビット線と、
前記ワード線と前記ビット線との交差箇所に対応して配置されたメモリセルと
を有し、
前記メモリセルは、
請求項１乃至６のいずれか１項に記載の磁気トンネル接合素子とスイッチング素子との直列接続を含み、該直列接続の一方の端子は、対応する前記ビット線に接続され、他方の端子は接地され、前記スイッチング素子は、対応する前記ワード線に印加される電気信号によってオンオフ制御される磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トンネルバリア層を磁化自由層と磁化固定層とで挟んだ磁気トンネル接合素子及び磁気ランダムアクセスメモリに関する。
【背景技術】
【０００２】
トンネルバリア層を磁化自由層と磁化固定層とで挟んだ磁気トンネル接合（ＭＴＪ）素子をメモリセルに用いたスピントランスファートルク型磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）が注目されている。面内磁化膜を用いたＭＴＪ素子において、磁化自由層における垂直方向の反磁界Ｈｄが、磁化方向を反転させる反転電流増大の１つの要因になっている。
【０００３】
磁化自由層に垂直磁化膜を組み合わせることにより、巨大磁気抵抗効果（ＧＭＲ）素子のスイッチング速度を高速化することが可能であるとの報告がなされている。この素子では、垂直磁化膜から磁化自由層に、垂直方向にスピン偏極した電子が注入されることにより、磁化自由層の磁化にスピントランスファートルクが作用する。これにより、磁化自由層の磁化反転が生じやすくなる。このため、スイッチング速度の高速化、反転電流の低減を図ることが可能になる。
【０００４】
垂直磁化膜と面内磁化自由層とを用いることにより、スピンバルブ構造を持つスピントルクオシレータの高効率発振を可能にする技術が報告されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−８１２８０号公報
【非特許文献】
【０００６】
【非特許文献１】J. C. Slonczewski, Currents, torques, and polarization factors in magnetic tunnel junctions, Physical review B 71, 024411 (2005)
【非特許文献２】O. J. Lee et al., “Ultrafast switching of a nanomagnet by a combined out-of-plane and in-plane polarized spin current pulse”, Applied Physics Letters 95, 012506 (2009)
【非特許文献３】D. Houssameddine et al.,“Spin-torque oscillator using a perpendicular polariser and a plamar free layer”, Nature Materials Vol.6, pp.447-453 (2007)
【非特許文献４】T. Seki et al., “Magnetization reversal by spin-transfer torque in 90° configuration with a perpendicular spin polarizer”, Applied Physics Letters 89, 172504 (2006)
【非特許文献５】C. Papusoi et al., “100 ps precessional spin-transfer switching of a planar magnetic random access memory cell with perpendicular spin polarizer”, Applied Physics Letters 95, 072506 (2009)
【非特許文献６】J. Z. Sun, “Spin-current interaction with a monodomain magnetic body: A model study”, Physical Review B 62, 570 (2000)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＧＭＲ素子では、十分大きなＭＲ比を得ることが困難である。大きなＭＲ比を実現することが可能なＭＴＪ素子において、反転電流を低減させることが望まれている。
【課題を解決するための手段】
【０００８】
本発明の一観点によると、
下部電極の上に形成され、磁化容易方向が厚さ方向を向く垂直磁気異方性膜と、
前記垂直磁気異方性膜の上に配置され、非磁性材料で形成されたスペーサ層と、
前記スペーサ層の上に配置されたアモルファスの導電材料からなる下地層と、
前記下地層の上に配置され、磁化容易方向が面内方向を向く磁化自由層と、
前記磁化自由層の上に配置されたトンネルバリア層と、
前記トンネルバリア層の上に配置され、磁化方向が面内方向に固定された磁化固定層と
を有し、
前記スペーサ層は、前記垂直磁気異方性膜と前記磁化自由層との間に交換相互作用が働かない厚さであり、かつスピン緩和長よりも薄い磁気トンネル接合素子が提供される。
【０００９】
本発明の他の観点によると、上述の磁気トンネル接合素子を用いた磁気ランダムアクセスメモリが提供される。
【発明の効果】
【００１０】
垂直磁気異方性膜を配置することにより、書込み電流の低減を図ることができる。また、下地層を配置することにより、スペーサ層の上に直接磁化自由層を形成した場合に比べて、高いＭＲ比を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】実施例１による磁気トンネル接合素子の断面図、及び平行状態から反平行状態に磁化を反転させるときの動作を説明する線図である。
【図２】実施例１による磁気トンネル接合素子の断面図、及び反平行状態から平行状態に磁化を反転させるときの動作を説明する線図である。
【図３】（３Ａ）は、Ａｌのスペーサ層の厚さと素子抵抗ＲＡとの関係を示すグラフであり、（３Ｂ）は、Ａｌのスペーサ層の厚さとＭＲ比との関係を示すグラフである。
【図４】（４Ａ）は、ＣｏＦｅＢの磁化自由層の厚さと素子抵抗ＲＡとの関係を示すグラフであり、（４Ｂ）は、ＣｏＦｅＢの磁化自由層の厚さとＭＲ比との関係を示すグラフである。
【図５】（５Ａ）は、Ｔａの下地層の厚さと素子抵抗ＲＡとの関係を示すグラフであり、（５Ｂ）は、Ｔａの下地層の厚さとＭＲ比との関係を示すグラフである。
【図６】（６Ａ）は、ＣｏＦｅＢの磁化自由層の厚さと素子抵抗ＲＡとの関係を示すグラフであり、（６Ｂ）は、ＣｏＦｅＢの磁化自由層の厚さとＭＲ比との関係を示すグラフである。
【図７】（７Ａ）は、Ｒｕのスペーサ層の厚さと素子抵抗ＲＡとの関係を示すグラフであり、（７Ｂ）は、Ｒｕのスペーサ層の厚さとＭＲ比との関係を示すグラフである。
【図８】磁化自由層の厚さとＭＲ比との関係を示すグラフである。
【図９−１】実施例１による磁気トンネル接合素子の製造途中段階における断面図である。
【図９−２】実施例１による磁気トンネル接合素子の製造途中段階における断面図である。
【図９−３】実施例１による磁気トンネル接合素子の製造途中段階における断面図である。
【図１０】実施例２によるＳＴＴ−ＭＲＡＭの等価回路図である。
【図１１】実施例２によるＳＴＴ−ＭＲＡＭの製造途中段階における断面図である。
【発明を実施するための形態】
【００１２】
図１に、実施例１によるＭＴＪ素子の概略図を示す。基板１０の上に、下部電極１１が形成されている。下部電極１１には、例えばＴａが用いられる。下部電極１１の一部の領域上に、バッファ層１２、垂直磁気異方性膜１３、スピン分極増強膜１４、スペーサ層１５、下地層１６、磁化自由層（磁化フリー層）１７、トンネルバリア層１８、磁化固定層（磁化ピンド層）１９、反強磁性層（磁化ピニング層）２０、上部電極２１、及び接続層２２が、この順番に積層されている。
【００１３】
バッファ層１２は、その上に配置される垂直磁気異方性膜１３の結晶品質を高め、垂直磁気異方性を発現させる機能を持つ。バッファ層１２には、例えばＲｕ、Ｐｔ、Ｒｈ、Ｐｄ、Ｃｕ等が用いられ、その厚さは、例えば２ｎｍ〜１０ｎｍである。
【００１４】
垂直磁気異方性膜１３には、磁化容易方向が膜面に対して垂直である強磁性材料が用いられる。垂直磁気異方性膜１３は、伝導電子のスピン方向を、膜面に対して垂直な方向に向ける。本明細書において、膜面に対して垂直な方向を、単に「垂直方向」という。垂直磁気異方性膜１３には、例えば、ＣｏＰｔ、ＦｅＰｔ、ＣｏＰｄ、ＦｅＰｄ等が用いられる。また、垂直磁気異方性膜１３を多層膜構造としてもよい。多層膜構造の例として、Ｆｅ層とＰｔ層との交互積層構造、Ｆｅ層とＰｄ層との交互積層構造、Ｃｏ層とＰｔ層との交互積層構造、Ｃｏ層とＰｄ層との交互積層構造、及びＣｏ層とＮｉ層との交互積層構造が挙げられる。垂直磁気異方性膜１３の厚さは、十分な垂直磁気異方性を発現させるために、４ｎｍ以上とすることが好ましい。また、加工容易性の観点から、１０ｎｍ以下とすることが好ましい。
【００１５】
スピン分極増強膜１４は、伝導電子のスピン分極率を高める。スピン分極増強膜１４には、垂直磁気異方性膜１３よりもスピン分極率の高い磁性材料、例えばＣｏＦｅ、ＣｏＦｅＢ等が用いられる。これらの強磁性材料を用いたスピン分極増強膜１４の磁化容易方向は、面内方向を向く。ただし、スピン分極増強膜１４と垂直磁気異方性膜１３とが交換結合することにより、スピン分極増強膜１４の磁化方向は垂直方向になる。
【００１６】
スピン分極増強膜１４を厚くしすぎると、垂直磁気異方性膜１３との交換相互作用よりも、スピン分極増強膜１４自体の磁気異方性が支配的になり、面内方向の磁化を持つようになる。スピン分極増強膜１４の磁化を垂直方向に向けるために、その厚さを１ｎｍ以下にすることが好ましい。
【００１７】
逆に、スピン分極増強膜１４が薄すぎると、伝導電子のスピン分極率を高める効果が低下してしまう。高いスピン分極率を確保するために、スピン分極増強膜１４の厚さを０．４ｎｍ以上にすることが好ましい。
【００１８】
スペーサ層１５は、垂直磁気異方性膜１３とスピン分極増強膜１４とを含む磁性膜と、磁化自由層１７との間に交換相互作用が働かないようにするために、または両者の間に働く交換相互作用を弱くするために配置される。スピン分極増強膜１４でスピン分極された電子を、そのスピン状態を保ったまま磁化自由層１７に到達させるために、スペーサ層１５には、スピン緩和長の長い非磁性導電材料を用いることが好ましい。スペーサ層１５の厚さは、その材料のスピン緩和長よりも短くすることが好ましい。さらに、スペーサ層１５には、磁化自由層１７の結晶性を乱さない材料を選択することが好ましい。
【００１９】
上述の条件を満たす材料として、Ａｌ及びＣｕが挙げられる。Ａｌ及びＣｕのスピン緩和長は、数μｍ程度である。スペーサ層１５にＣｕを用いる場合、膜厚が３ｎｍ以下の範囲では、膜厚によってスピン分極増強膜１４と磁化自由層１７とが交換結合する場合がある。従って、スペーサ層１５にＣｕを用い、その膜厚を３ｎｍ以下にする場合には、スピン分極増強膜１４と磁化自由層１７とが交換結合しないように、スペーサ層１５の膜厚を設定するする必要がある。スペーサ層１５にＡｌを用いる場合には、その厚さを０．３ｎｍ〜１．５ｎｍの範囲内にすることが好ましい。スペーサ層１５にＣｕを用いる場合には、その厚さを０．３ｎｍ〜２．０ｎｍの範囲内にすることが好ましい。
【００２０】
Ｒｕのスピン緩和長は数ｎｍであり、ＡｌやＣｕのスピン緩和長に比べて短いが、スペーサ層１５にＲｕを用いることも可能である。スペーサ層１５にＲｕを用いる場合、スペーサ層１５をスピン緩和長より薄くし、かつスピン分極増強膜１４と磁化自由層１７との交換相互作用が弱くなる膜厚にすることが好ましい。具体的には、スペーサ層１５の厚さを０．８ｎｍ〜１．１ｎｍの範囲内にすることが好ましい。
【００２１】
スペーサ層１５の上に、直接ＣｏＦｅＢ等の磁化自由層１７を形成すると、磁化自由層１７が（１１０）配向した体心立方格子構造になる。磁化自由層１７が（１１０）配向すると、大きなＭＲ比が確保できなくなってしまう。
【００２２】
下地層１６は、ＣｏＦｅＢ等の磁化自由層１７を（００１）配向した体心立方格子構造にする役割を有する。磁化自由層１７を（００１）配向させることにより、ＭＲ比を大きくすることができる。下地層１６には、アモルファスの導電材料が用いられる。例えば、Ｔａ、ＣｏＦｅＢＴａ等を用いることができる。磁化自由層１７の配向性を高めるために、下地層１７の厚さを０．１ｎｍ以上にすることが好ましい。下地層１６を厚くし過ぎると、下地層１６によるスピン散乱が顕在化するため、下地層１６は０．４ｎｍ以下にすることが好ましい。
【００２３】
磁化自由層１７には、磁化容易方向が面内方向を向く強磁性材料が用いられる。このような磁性材料として、ＣｏＦｅ、ＮｉＦｅ、ＣｏＮｉＦｅ、ＣｏＦｅＢ、ＮｉＦｅＢ、ＣｏＮｉＦｅＢ、ＦｅＢ等が挙げられる。ＭＴＪ素子をＳＴＴ−ＭＲＡＭに適用したときの反転電流（書込み電流）及び情報保持能力（リテンション）は、磁化自由層１７の膜厚に依存する。磁化自由層１７にＣｏ４２Ｆｅ４２Ｂ１６を用いる場合、その厚さを０．９ｎｍ〜１．８ｎｍの範囲内とすることが好ましい。
【００２４】
トンネルバリア層１８は、磁化自由層１７と磁化固定層１９との間で、量子トンネル効果によって電子が移動する厚さに設定される。トンネルバリア層１８の材料及び厚さは、素子抵抗ＲＡを決める一因になる。一例として、トンネルバリア層１８にＭｇＯを用いる場合、その厚さは１ｎｍに設定される。ＭｇＯ以外に、ＡｌＯ、ＺｎＯ、ＨｆＯ等の酸化物を用いてもよい。
【００２５】
磁化固定層１９は、例えば、トンネルバリア層１８側から順番に、厚さ２．５ｎｍのＣｏＦｅＢ層、厚さ０．５ｎｍのＣｏＦｅ層、厚さ０．７ｎｍのＲｕ層、及び厚さ３ｎｍのＣｏＦｅ層が積層された積層フェリ構造を有する。
【００２６】
反強磁性層２０には、反強磁性材料、例えばＰｔＭｎ、ＩｒＭｎ等が用いられる。一例として、厚さ１５ｎｍのＰｔＭｎ層が用いられる。反強磁性層２０は、磁化固定層１９と交換結合することにより、磁化固定層１９の磁化方向を、面内の一方向に固定する。
【００２７】
上部電極２１には、例えば厚さ５ｎｍのＲｕ層が用いられる。接続層２２には、例えば厚さ１００ｎｍのＴａ層が用いられる。接続層２２は、上部電極２１からバッファ層１２までの各層をパターニングするときのハードマスクとして用いられる。
【００２８】
磁化自由層１７の磁化方向が、磁化固定層１９の磁化方向と平行になっている状態（平行状態）が、ＭＴＪ素子の低抵抗状態に対応し、反平行になっている状態（反平行状態）が、高抵抗状態に対応する。
【００２９】
磁化自由層１７の磁化方向を、平行状態から反平行状態に反転させる動作について説明する。
【００３０】
平行状態から反平行状態に移行させる際には、上部電極２１から下部電極１１に向かって書込み電流Ｉ１を流す。伝導電子ｅは、下部電極１１から上部電極２１に向かって移動する。伝導電子ｅが垂直磁気異方性膜１３に注入されると、伝導電子ｅのスピンが、垂直磁気異方性膜１３内の局在スピンの向き、すなわち垂直方向を向く。スピン分極増強膜１４によって、伝導電子ｅのスピン分極率が高められる。伝導電子ｅが磁化自由層１７を通過するときに、磁化自由層１７の磁化Ｍ１に、伝導電子ｅからスピントランスファートルクが作用し、磁化Ｍ１の方向が膜面に対して傾斜する。さらに、伝導電子ｅのスピンが面内方向を向く。
【００３１】
磁化固定層１９の磁化Ｍ２と反平行のスピンを持つ伝導電子ｅが、トンネルバリア層１８と磁化固定層１９との界面で反射されて、磁化自由層１７に再注入される。再注入された伝導電子ｅからのスピントランスファートルクの作用により、磁化自由層１７の磁化Ｍ１の向きが反転する。
【００３２】
磁化固定層１９で反射された伝導電子ｅが磁化自由層１７に再注入される時点で、磁化自由層１７の磁化Ｍ１が膜面に対して傾斜している。このため、磁化自由層１７の磁化Ｍ１が反転しやすい。従って、より少ない電流で、かつ高速に、磁化自由層１７の磁化Ｍ１を反転させることができる。
【００３３】
図２を参照して、反平行状態から平行状態に反転させるときの動作について説明する。この場合には、下部電極１１から上部電極２１に向かう書込み電流Ｉ２を流す。伝導電子ｅが、磁化固定層１９から磁化自由層１７に注入される。伝導電子ｅのスピンは、磁化固定層１９の磁化Ｍ２の向きを向いている。磁化自由層１７の磁化Ｍ１に作用するスピントランスファートルクにより、磁化自由層１７の磁化Ｍ１が、反平行状態から平行状態に反転する。
【００３４】
図３Ａ及び図３Ｂを参照して、Ａｌのスペーサ層１５の厚さと、素子特性との関係について説明する。作製した評価用試料は、図１に示した実施例１のＭＴＪ素子と同一の積層構造を有する。Ａｌのスペーサ層１５の厚さが異なる複数の評価用試料を作製した。各層の材料及び厚さは、下記の通りである。
・バッファ層１２：厚さ２ｎｍのＲｕ膜
・垂直磁気異方性膜１３：厚さ６ｎｍのＣｏＰｔ膜
・スピン分極増強膜１４：厚さ０．６ｎｍのＣｏＦｅ膜
・スペーサ層１５：厚さ０．４ｎｍ〜１．２ｎｍのＡｌ膜
・下地層１６：厚さ０．２ｎｍのＴａ膜
・磁化自由層１７：厚さ１．４ｎｍのＣｏＦｅＢ膜
・トンネルバリア層１８：厚さ１．０ｎｍのＭｇＯ膜
・磁化固定層１９：厚さ２．０ｎｍのＣｏＦｅＢ層、厚さ０．５ｎｍのＣｏＦｅ層、厚さ０．７５ｎｍのＲｕ層、及び厚さ３．０ｎｍのＣｏＦｅ層
・反強磁性層２０：厚さ１５ｎｍのＰｔＭｎ膜
・上部電極２１：厚さ５ｎｍのＲｕ層
・接続層２２：厚さ１００ｎｍのＴａ層
図３Ａに、素子抵抗ＲＡと、スペーサ層１５の厚さとの関係を示し、図３Ｂに、ＭＲ比と、スペーサ層１５の厚さとの関係を示す。図３Ａ及び図３Ｂの横軸は、スペーサ層１５の厚さを単位「ｎｍ」で表し、図３Ａの縦軸は、素子抵抗ＲＡを単位「Ωμｍ２」で表し、図３Ｂの縦軸はＭＲ比を単位「％」で表す。
【００３５】
スペーサ層１５が厚くなるに従って、素子抵抗ＲＡが高くなり、ＭＲ比が小さくなっている。この原因は、スペーサ層１５が厚くなると、スペーサ層１５のＡｌがトンネルバリア層１８内まで拡散するためと考えられる。Ａｌの拡散を抑制するという観点から、Ａｌのスペーサ層１５の厚さを１．２ｎｍ以下にすることが好ましい。
【００３６】
図４Ａ及び図４Ｂを参照して、ＣｏＦｅＢの磁化自由層１７の厚さと、素子特性との関係について説明する。作製した評価用試料は、図１に示した実施例１のＭＴＪ素子と同一の積層構造を有する。スペーサ層１５、下地層１６、及び磁化自由層１７の材料及び厚さは、下記の通りである。その他の層の材料及び厚さは、図３Ａ及び図３Ｂの測定を行った評価用試料のものと同一である。
・スペーサ層１５：厚さ１．０ｎｍのＡｌ膜
・下地層１６：厚さ０．１ｎｍ〜０．２ｎｍのＴａ膜
・磁化自由層１７：厚さ１．２ｎｍ〜１．５ｎｍのＣｏＦｅＢ膜
図４Ａに、素子抵抗ＲＡと、磁化自由層１７の厚さとの関係を示し、図４Ｂに、ＭＲ比と、磁化自由層１７の厚さとの関係を示す。図４Ａ及び図４Ｂの横軸は、磁化自由層１７の厚さを単位「ｎｍ」で表し、図４Ａの縦軸は、素子抵抗ＲＡを単位「Ωμｍ２」で表し、図４Ｂの縦軸はＭＲ比を単位「％」で表す。図４Ａ及び図４Ｂ中の丸記号及び四角記号は、それぞれ下地層１６の厚さが０．１ｎｍ及び０．２ｎｍの試料の測定結果を示す。
【００３７】
磁化自由層１７の厚さが、１．２ｎｍ〜１．５ｎｍの範囲内で厚くなるに従って、素子抵抗ＲＡが減少し、ＭＲ比が大きくなっている。
【００３８】
図５Ａ及び図５Ｂを参照して、Ｔａの下地層１６の厚さと、素子特性との関係について説明する。作製した評価用試料は、図１に示した実施例１のＭＴＪ素子と同一の積層構造を有する。スペーサ層１５及び下地層１６の材料及び厚さは、下記の通りである。その他の層の材料及び厚さは、図３Ａ及び図３Ｂの測定を行った評価用試料のものと同一である。
・スペーサ層１５：厚さ０．４ｎｍ、１．０ｎｍのＡｌ膜
・下地層１６：厚さ０〜０．４ｎｍのＴａ膜
図５Ａに、素子抵抗ＲＡと、下地層１６の厚さとの関係を示し、図５Ｂに、ＭＲ比と、下地層１６の厚さとの関係を示す。図５Ａ及び図５Ｂの横軸は、下地層１６の厚さを単位「ｎｍ」で表し、図５Ａの縦軸は、素子抵抗ＲＡを単位「Ωμｍ２」で表し、図５Ｂの縦軸はＭＲ比を単位「％」で表す。図５Ａ及び図５Ｂ中の丸記号及び四角記号は、それぞれスペーサ１５の厚さが０．４ｎｍ及び１．０ｎｍの試料の測定結果を示す。
【００３９】
下地層１６の厚さが０、すなわち下地層１６を配置しない試料は、下地層１６を配置した試料に比べて、ＭＲ比が著しく低いことがわかる。下地層１６を配置することにより、ＭＲ比を高めることができる。これは、下地層１６が、磁化自由層１７を（００１）配向させるためである。
【００４０】
スペーサ層１５にＣｕまたはＲｕが用いられている場合にも、下地層１６を配置することにより、同様の効果が得られる。
【００４１】
図６Ａ及び図６Ｂを参照して、磁化自由層１７の厚さと、素子特性との関係について説明する。作製した評価用試料は、図１に示した実施例１のＭＴＪ素子と同一の積層構造を有する。スペーサ層１５、下地層１６、及び磁化自由層１７の材料及び厚さは、下記の通りである。その他の層の材料及び厚さは、図３Ａ及び図３Ｂの測定を行った評価用試料のものと同一である。
・スペーサ層１５：厚さ１．５ｎｍのＣｕ膜
・下地層１６：厚さ０．１ｎｍ〜０．２ｎｍのＴａ膜
・磁化自由層１７：厚さ１．１ｎｍ〜１．４ｎｍのＣｏＦｅＢ膜
図６Ａに、素子抵抗ＲＡと、磁化自由層１７の厚さとの関係を示し、図６Ｂに、ＭＲ比と、磁化自由層１７の厚さとの関係を示す。図６Ａ及び図６Ｂの横軸は、磁化自由層１７の厚さを単位「ｎｍ」で表し、図６Ａの縦軸は、素子抵抗ＲＡを単位「Ωμｍ２」で表し、図６Ｂの縦軸はＭＲ比を単位「％」で表す。図６Ａ及び図６Ｂ中の丸記号及び四角記号は、それぞれ下地層１６の厚さが０．１ｎｍ及び０．２ｎｍの試料の測定結果を示す。
【００４２】
図４Ａ及び図４Ｂでは、スペーサ層１５にＡｌを用いた試料の評価結果を示したが、スペーサ層１５にＣｕを用いても、図４Ａ及び図４Ｂと同様の評価結果が得られている。
【００４３】
図７Ａ及び図７Ｂを参照して、Ｒｕのスペーサ層１５の厚さと、素子特性との関係について説明する。作製した評価用試料は、図１に示した実施例１のＭＴＪ素子と同一の積層構造を有する。スペーサ層１５、下地層１６、及び磁化自由層１７の材料及び厚さは、下記の通りである。その他の層の材料及び厚さは、図３Ａ及び図３Ｂの測定を行った評価用試料のものと同一である。
・スペーサ層１５：厚さ０．４ｎｍ〜１．２ｎｍのＲｕ膜
・下地層１６：厚さ０．１ｎｍのＴａ膜
・磁化自由層１７：厚さ１．１ｎｍ〜１．４ｎｍのＣｏＦｅＢ膜
図７Ａに、素子抵抗ＲＡと、スペーサ層１５の厚さとの関係を示し、図７Ｂに、ＭＲ比と、スペーサ層１５の厚さとの関係を示す。図７Ａ及び図７Ｂの横軸は、スペーサ層１５の厚さを単位「ｎｍ」で表し、図７Ａの縦軸は、素子抵抗ＲＡを単位「Ωμｍ２」で表し、図７Ｂの縦軸はＭＲ比を単位「％」で表す。図７Ａ及び図７Ｂ中の丸記号、三角記号、四角記号、及び六角形記号は、それぞれ磁化自由層１７の厚さが１．１ｎｍ、１．２ｎｍ、１．３ｎｍ、及び１．４ｎｍの試料の測定結果を示す。
【００４４】
スペーサ層１５の厚さが０．７ｎｍより薄い領域では、０．８ｎｍ〜１．１ｎｍの領域に比べて、ＭＲ比が著しく低い。これは、磁化方向が垂直になっているスピン分極増強膜１４と、磁化自由層１７との間に交換相互作用が働くためである。なお、スペーサ層１５の厚さが１．２ｎｍ以上になっても、スピン分極増強膜１４と磁化自由層１７との間に交換相互作用が働くため、ＭＲ比は低下する。従って、スペーサ層１５にＲｕを用いる場合には、その厚さを０．８ｎｍ〜１．１ｎｍの範囲内にすることが好ましい。
【００４５】
図８を参照して、下地層１６を配置することの効果について説明する。図８に、種々のＭＴＪ素子のＭＲ比の測定結果を示す。作製したＭＴＪ素子は、下部電極１１、磁化自由層１７、トンネルバリア層１８、及び磁化固定層１９を含む。磁化自由層１７には、ＣｏＦｅＢを用い、トンネルバリア層１９には、ＭｇＯを用いた。磁化固定層２０は、図１に示した実施例１の磁化固定層２０の構造と同一の積層フェリ構造を有する。下部電極１１の材料として、Ｔａ、Ｒｕ、Ｃｒ、Ｐｔ、及びＴｉを用いた５種類の試料を作製した。
【００４６】
図８の横軸は、磁化自由層１７の膜厚を、単位「ｎｍ」で表し、縦軸はＭＲ比を単位「％」で表す。図８の曲線に付した元素記号は、下部電極１１の材料を示す。下部電極１１にＴａを用いると、他の材料を用いた場合に比べて大きなＭＲ比が得られている。
【００４７】
下部電極１１にＴａを用いた場合には、成膜後の結晶化熱処理時に、磁化自由層１７内において、トンネルバリア層１８から下方に結晶化が進む。下部電極１１を形成しているＴａはアモルファス状態であるため、下部電極１１のＴａは、結晶の成長核にならない。このため、下部電極１１からは、ほとんど結晶化が進まない。従って、磁化自由層１７とトンネルバリア層１８との界面の品質を高めることができる。
【００４８】
これに対し、下部電極１１にＴａ以外の材料を用いた場合には、下部電極１１から磁化自由層１７に向かって進む結晶化が優勢になる。このため、磁化自由層１７とトンネルバリア層１８との界面の品質が低下してしまう。この界面の品質の低下に起因して、ＭＲ比の低下が引き起こされる。
【００４９】
実施例１によるＭＴＪ素子では、磁化自由層１７の下に下地層１６が配置されている。この下地層１６が、図８に示したＴａからなる下部電極１１と同じ機能を持つ。下地層１６を配置することにより、スペーサ層１５から磁化自由層１７内に向かう結晶化を抑制し、ＭＲ比の低下を回避することができる。
【００５０】
図９Ａ〜図９Ｆを参照して、実施例１によるＭＴＪ素子の製造方法について説明する。
【００５１】
図９Ａに示すように、基板１０の上に、下部電極１１から接続層２２までの各層を、スパッタリングにより形成する。基板１０内に、下地電極１１に接続される導電プラグ１０Ａが埋め込まれている。接続層２２を形成した後、磁場中で熱処理を行うことにより、反強磁性層２７に反強磁性を出現させる。この熱処理時に、磁化自由層１７が結晶化する。
【００５２】
図９Ｂに示すように、ＭＴＪ積層構造を配置すべき領域に接続層２２が残るように、接続層２２をパターニングする。接続層２２のパターニングには、例えばエッチングマスクとして酸化シリコン膜を用い、エッチングガスとしてＣｌ２ガスを用いる。接続層２２をパターニングした後、エッチングマスクとして使用した酸化シリコン膜は除去する。パターニングされた接続層２２の平面形状は、例えば長方形または楕円形である。平面視において、パターニングされた接続層２２は、導電プラグ１０Ａと重ならない。
【００５３】
図９Ｃに示すように、パターニングされた接続層２２をエッチングマスクとして用い、上部電極２１からバッファ層１２までの各層をエッチングする。このエッチングには、ＣＯとＮＨ３との混合ガスを用いた反応性イオンエッチングが適用される。ＣＯとＮＨ３との流量比は、例えば１：１０とし、エッチングチャンバ内の圧力は、例えば１０Ｐａとする。なお、エッチングガスとしてメタノールガスを用いることもできる。
【００５４】
Ｔａからなる下部電極１１が露出すると、下部電極１１の表面が酸化され、タンタル酸化物層が形成される。タンタル酸化物層がエッチングストッパとして作用するため、下部電極１１はエッチングされない。ここまでの工程で、バッファ層１２から接続層２２まで各層を含む積層構造体３０が形成される。
【００５５】
図９Ｄに示すように、積層構造体３０及び下部電極１１の上にフォトレジスト膜を形成し、このフォトレジスト膜をパターニングすることにより、レジストパターン３３を形成する。レジストパターン３３は、積層構造体３０、及びその周囲の下部電極１１を覆う。平面視において、レジストパターン３３は導電プラグ１０Ａを内包する。レジストパターン３３をエッチングマスクとして、下部電極１１をエッチングする。このエッチングには、例えばエッチングガスとしてＣｌ２を用いた反応性イオンエッチングが適用される。エッチング後、レジストパターン３３を除去する。ここまでの工程で、図１に示したＭＴＪ素子が形成される。パターニングされた下部電極１１は、導電プラグ１０Ａに電気的に接続されている。
【００５６】
図９Ｅに示すように、基板１０、下部電極１１、及び積層構造体３０の上に、層間絶縁膜３５を形成する。層間絶縁膜３５には、例えば窒化シリコン、酸化シリコン等の絶縁材料が用いられる。層間絶縁膜３５の形成には、例えば化学気相成長（ＣＶＤ）が適用される。
【００５７】
図９Ｆに示すように、層間絶縁膜３５に、接続層２２の上面を露出させるビアホールを形成し、その中に導電プラグ３７を充填する。導電プラグ３７は、接続層２２を介して、ＭＴＪ素子の上部電極２１に電気的に接続される。
【００５８】
図１０に、実施例２によるスピントルク注入型ＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）の等価回路図を示す。複数のワード線５３が、図１０の縦方向に延在し、複数のビット線６５が図１０の横方向に延在する。ワード線５３とビット線６５との交差箇所に対応して、メモリセルが配置される。メモリセルは、スイッチング素子５２とＭＴＪ素子６０とを含む。スイッチング素子５２には、例えばＭＯＳトランジスタが用いられる。スイッチング素子５２の制御端子（ＭＯＳトランジスタのゲート電極）が、対応するワード線５３に接続される。ワード線５３に印加される電気信号によって、スイッチング素子５２のオンオフ制御が行われる。スイッチング素子５２の一方の電流端子が接地され、他方の電流端子が、ＭＴＪ素子６０を介して、対応するビット線６５に接続される。
【００５９】
図１１Ａ〜図１１Ｃを参照して、実施例２によるＳＴＴ−ＭＲＡＭの製造方法について説明する。図１１Ａ〜図１１Ｃにおいては、１つのメモリセルに対応する部分の断面図を示している。
【００６０】
図１１Ａに示すように、シリコン等の半導体基板５０の表層部に素子分離絶縁膜５１を形成し、活性領域を画定する。この活性領域に、ＭＯＳトランジスタ５２を形成する。ＭＯＳトランジスタ５２のゲート電極がワード線５３（図１０）を兼ねる。半導体基板５０及びＭＯＳトランジスタ５２の上に、酸化シリコン等からなる層間絶縁膜５５を、例えば化学気相成長（ＣＶＤ）により堆積させる。堆積後、化学機械研磨（ＣＭＰ）により、層間絶縁膜５５の表面を平坦化する。
【００６１】
層間絶縁膜５５にビアホールを形成し、このビアホール内をタングステン等の導電プラグ５６で埋め込む。なお、バリアメタルとして、例えばＴｉＮが用いられる。導電プラグ５６は、ＭＯＳトランジスタ５２の一方の不純物拡散領域に接続される。
【００６２】
層間絶縁膜５５の上に、導電プラグ５６に接続されたグランド配線５７を形成する。層間絶縁膜５５及びグランド配線５７の上に、酸化シリコン等からなる層間絶縁膜５８を、例えばＣＶＤにより堆積させる。堆積後、ＣＭＰにより、層間絶縁膜５８の表面を平坦化する。
【００６３】
図１１Ｂに示すように、層間絶縁膜５５、５８にビアホールを形成し、このビアホール内を、タングステン等の導電プラグ５９で埋め込む。なお、バリアメタルとして、例えばＴｉＮが用いられる。導電プラグ５９は、ＭＯＳトランジスタ５２のもう一方の不純物拡散領域に接続される。
【００６４】
層間絶縁膜５８の上に、ＭＴＪ素子６０を形成する。ＭＴＪ素子６０は、図１に示した実施例１の下部電極１１から接続層２２までの積層構造と同一の積層構造を有する。ＭＴＪ素子６０は、実施例１と同じ方法で作製される。下部電極１１は、導電プラグ５９に接続される。
【００６５】
図１１Ｃに示すように、ＭＴＪ素子６０及び層間絶縁膜５８の上に、酸化シリコン等からなる層間絶縁膜６３を、例えばＣＶＤにより堆積させる。その後、ＣＭＰにより、層間絶縁膜６３の表面を平坦化する。ＭＴＪ素子６０と重なる位置にビアホールを形成し、このビアホール内を、導電プラグ６４で埋め込む。導電プラグ６４には、例えばＡｌ／ＴｉＮの積層膜が用いられる。
【００６６】
層間絶縁膜６３の上に、ビット線６５を形成する。ビット線６５は、例えば、厚さ１０ｎｍのＴｉ層、厚さ３０ｎｍのＮｉＦｅ層、及び厚さ６００ｎｍのＡｌ層がこの順番に堆積した３層構造を有する。ビット線６５は、導電プラグ６４に接続される。
【００６７】
ビット線６５及び層間絶縁膜６３の上に、必要に応じて上層の配線層及び電極パッドを形成する。
【００６８】
実施例２によるＳＴＴ−ＭＲＡＭにおいては、実施例１によるＭＴＪ素子が用いられている。このため、書き込み電流を低減させ、かつ磁化反転の高速化を図ることができる。
【００６９】
実施例１によるＭＴＪ素子は、ＳＴＴ−ＭＲＡＭの他に、例えばスピントルクオシレータ等に適用することができる。
【００７０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００７１】
１０  基板
１０Ａ  導電プラグ
１１  下部電極
１２  バッファ層
１３  垂直磁気異方性膜
１４  スピン分極増強膜
１５  スペーサ層
１６  下地層
１７  磁化自由層
１８  トンネルバリア層
１９  磁化固定層
２０  反強磁性層
２１  上部電極
２２  接続層
３０  積層構造
３３  レジストパターン
３５  層間絶縁膜
３７  導電プラグ
５０  半導体基板
５１  素子分離絶縁膜
５２  スイッチング素子（ＭＯＳトランジスタ）
５３  ワード線
５５  層間絶縁膜
５６  導電プラグ
５７  グランド配線
５８  層間絶縁膜
５９  導電プラグ
６０  ＭＴＪ素子
６３  層間絶縁膜
６４  導電プラグ
６５  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９−１】
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【図９−２】
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【図９−３】
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【図１０】
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【図１１】
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