(57)【特許請求の範囲】
【請求項１】
増幅機能を有する光電変換素子と、
第1電界効果トランジスタと、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1電界効果トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に
流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1出力部第2出力部間に流れる電流または該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧で制御され、
該第2電気信号出力部は該第2出力部と接続され、該第1出力部を第1セル出力部とし、
該第3制御部を第1セル選択部とし、
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動すること
により光電変換セルの電気信号を該第1セル出力部から読み出し、その逆方向へ駆動する
ことにより光電変換セルの電気信号を該第1セル出力部から遮断し、
該増幅機能を有する光電変換素子は、フォトトランジスタ、フォト電界効果トランジスタ、フォトトランジスタのエミッタをバイポーラトランジスタのベースに接続した素子、フォトレジスタをバイポーラトランジスタのベースに接続した素子、該フォトトランジスタのエミッタまたは該フォトレジスタを接続した該バイポーラトランジスタのエミッタをさらに別のバイポーラトランジスタのベースに接続した素子のいずれか１つであり、該第2電気信号出力部と該第2出力部とは互いに逆導電形の半導体である
ことを特徴とする光電変換セル。
【請求項２】
増幅機能を有する光電変換素子と、
第1電界効果トランジスタと、
第2トランジスタと、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1電界効果トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に
流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該第2トランジスタは第4出力部と、第5出力部と、該第4出力部第5出力部間に流れる電
流ないし該第4出力部第5出力部間の抵抗を制御する第6制御部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1電界効果トランジスタの該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧で制御され、
該第2電気信号出力部は該第1電界効果トランジスタの該第2出力部と接続され、
該第2トランジスタの該第5出力部は該第1電界効果トランジスタの該第1出力部へ接続され、
該第2トランジスタの該第4出力部を第2セル出力部とし、
該第1電界効果トランジスタの該第3制御部を第1セル選択部とし、
該第2トランジスタの該第6制御部を第2セル選択部とし、
該第2セル選択部を該第2トランジスタが導通する方向の電位方向へ駆動し、かつ、該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動することにより
該第2セル出力部から光電変換セルの電気信号を読み出し、その逆方向へ駆動することに
より光電変換セルの電気信号を該第2セル出力部から遮断する、または、該第2セル選択部を該第2トランジスタが遮断する電位方向へ駆動することにより該第1セル選択部の電位によらず光電変換セルの電気信号を該第2セル出力部から遮断し、
該増幅機能を有する光電変換素子は、フォトトランジスタ、フォト電界効果トランジスタ、フォトトランジスタのエミッタをバイポーラトランジスタのベースに接続した素子、フォトレジスタをバイポーラトランジスタのベースに接続した素子、該フォトトランジスタのエミッタまたは該フォトレジスタを接続した該バイポーラトランジスタのエミッタをさらに別のバイポーラトランジスタのベースに接続した素子のいずれか１つであり、該第2電気信号出力部と該第2出力部とは互いに逆導電形の半導体である
ことを特徴とする光電変換セル。
【請求項３】
増幅機能を有する光電変換素子と、
第1電界効果トランジスタと、
第2トランジスタと、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1電界効果トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に
流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該第2トランジスタは第4出力部と、第5出力部と、該第4出力部第5出力部間に流れる電流
ないし該第4出力部第5出力部間の抵抗を制御する第6制御部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1電界効果トランジスタの該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧で制御され、
該第2電気信号出力部は該第2トランジスタの該第4出力部と接続され、
該第1電界効果トランジスタの該第2出力部は該第2トランジスタの該第5出力部へ接続され、
該第1電界効果トランジスタの該第1出力部を第2セル出力部とし、
該第1電界効果トランジスタの該第3制御部を第1セル選択部とし、
該第2トランジスタの該第6制御部を第2セル選択部とし、
該第2セル選択部を該第2トランジスタが導通する方向の電位方向へ駆動し、かつ、
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動することに
より該第2セル出力部から光電変換セルの電気信号を読み出し、その逆方向へ駆動するこ
とにより光電変換セルの電気信号を該第2セル出力部から遮断する、または、該第2セル選択部を該第2トランジスタが遮断する方向の電位方向へ駆動することにより該第1セル選択
部の電位によらず光電変換セルの電気信号を第2セル出力部から遮断し、
該増幅機能を有する光電変換素子は、フォトトランジスタ、フォト電界効果トランジスタ、フォトトランジスタのエミッタをバイポーラトランジスタのベースに接続した素子、フォトレジスタをバイポーラトランジスタのベースに接続した素子、該フォトトランジスタのエミッタまたは該フォトレジスタを接続した該バイポーラトランジスタのエミッタをさらに別のバイポーラトランジスタのベースに接続した素子のいずれか１つであり、該第2電気信号出力部と該第2出力部とは互いに逆導電形の半導体である
ことを特徴とする光電変換セル。
【請求項４】
増幅機能を有する光電変換素子と、
第1電界効果トランジスタと、
第3素子と、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1電界効果トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に
流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該第3素子は少なくとも第7入力部と、第8出力部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1電界効果トランジスタの該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧で制御され、
該第2電気信号出力部は該第1電界効果トランジスタの該第2出力部と接続され、
該第1電界効果トランジスタの該第1出力部は該第3素子の該第7入力部へ接続され、
該第3素子の該第8出力部を第3セル出力部とし、
該第1電界効果トランジスタの該第3制御部を第1セル選択部とし、
該第3セル出力部を該第3素子が導通する方向の電位へ駆動し、かつ、
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動すること
により該第3セル出力部から光電変換セルの電気信号を読み出し、その逆方向へ駆動する
ことにより光電変換セルの電気信号を該第3セル出力部から遮断する、または、該第3セル出力部を該第3素子が遮断される方向の電位へ駆動することにより該第1セル選択部の電位によらず光電変換セルの電気信号を該第3セル出力部から遮断し、
該増幅機能を有する光電変換素子は、フォトトランジスタ、フォト電界効果トランジスタ、フォトトランジスタのエミッタをバイポーラトランジスタのベースに接続した素子、フォトレジスタをバイポーラトランジスタのベースに接続した素子、該フォトトランジスタのエミッタまたは該フォトレジスタを接続した該バイポーラトランジスタのエミッタをさらに別のバイポーラトランジスタのベースに接続した素子のいずれか１つであり、該第2電気信号出力部と該第2出力部とは互いに逆導電形の半導体である
ことを特徴とする光電変換セル。
【請求項５】
前記増幅機能を有する光電変換素子が、
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそ
れぞれ設けられた1つないしは複数の第3半導体領域と、
から少なくとも構成され、
該第2半導体領域が複数の場合は、該第2半導体領域は少なくとも1つを除いてそれ自身
に設けられていない該第3半導体領域に電気接続され、
該第3半導体領域が複数の場合は、該第3半導体領域は少なくとも1つを除いてそれ自身
が設けられていない該第2半導体領域に電気接続され、
該第1半導体領域は前記第1電気信号出力部であり、該1つの第3半導体領域は前記第２電気信号出力部となっていること
を特徴とする請求項1、2、3、4のうち1項記載の光電変換セル。
【請求項６】
前記増幅機能を有する光電変換素子が、
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上に設
けられた第3半導体領域と、
該第2半導体領域内に該第1半導体領域と該第3半導体領域間を橋渡すように設けられた
チャネル形成領域と、
から少なくとも構成され、
該第1半導体領域は前記第1電気信号出力部であり、該第3半導体領域は前記第2電気信号出力部である
ことを特徴とする請求項1、2、3、4のうち1項記載の光電変換セル。
【請求項７】
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそ
れぞれ設けられた1つないしは複数の第3半導体領域と、
第7表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2
、第7半導体領域と離間してかつ該第7半導体領域と該第1表面方向に対向して設けられた
第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面内または該第1表面上に少なくともその一部が設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域
と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
から少なくとも構成され、
該第3半導体領域は1つを除いてそれ自身が設けられていない該第2半導体領域に電気接
続され、
該第3半導体領域と電気的に接続されていない該第2半導体領域は該第1半導体領域と主
たる光電変換接合を形成し、
該第2半導体領域と接続されていない該1つの第3半導体領域は該第7半導体領域と電気接続され、
該第8半導体領域は光電変換セルの前記第1セル出力部を構成し、
該第1ゲートは前記第1セル選択部を構成する
ことを特徴とする請求項1記載の光電変換セル。
【請求項８】
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそ
れぞれ設けられた1つないしは複数の第3半導体領域と、
第7表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2
、第7半導体領域と離間してかつ該第7半導体領域と対向して設けられた第8半導体領域と
、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面内または該第1表面上に少なくともその一部が設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域
と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
第9表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第7、第8半導体領域と離間して設けられた第9半導体領域と、
第10表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第8、第9半導体領域と離間してかつ該第9半導体領域と対向して設けられた第10半導体
領域と、
該第9半導体領域と該第10半導体領域にはさまれた該第1表面内または該第1表面上に少
なくともその一部が設けられた第2ゲート絶縁膜と該第2ゲート絶縁膜上に該第9半導体領
域と該第10半導体領域を橋渡すごとく設けられた第2ゲートと、
から少なくとも構成され
該第3半導体領域は1つを除いてそれ自身が設けられていない該第2半導体領域に電気接
続され、
該第3半導体領域と電気的に接続されていない該第2半導体領域は該第1半導体領域と主
たる光電変換接合を形成し、
該第2半導体領域と接続されていない該1つの第3半導体領域は該第8半導体領域と電気接続され、
該第7半導体領域と該第10半導体領域とが電気接続され、
該第9半導体領域は光電変換セルの前記第2セル出力部を構成し、
該第1ゲートは前記第1セル選択部を構成し、該第2ゲートは前記第2セル選択部を構成する
ことを特徴とする請求項2記載の光電変換セル。
【請求項９】
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそ
れぞれ設けられた1つないしは複数の第3半導体領域と、
第4表面と逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該1つ
ないしは複数の第2半導体領域と離間して設けられた第4半導体領域と、
該第4半導体領域の該第4表面へ互いに離間して設けた第1導電形の第5、第6半導体領域と
、
該第5半導体領域と該第6半導体領域にはさまれた該第4半導体領域の該第4表面内または該第4表面上に少なくともその一部が設けられた第4ゲート絶縁膜と該第4ゲート絶縁膜上
に該第5半導体領域と該第6半導体領域を橋渡すごとく設けられた第4ゲートと、
第7表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第4半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2
、第4、第7半導体領域と離間してかつ該第7半導体領域と該第1表面方向に対向して設けられた第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面内または該第1表面上に少なくともその一部が設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域
と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
から少なくとも構成され、
該第3半導体領域は1つを除いてそれ自身が設けられていない該第2半導体領域に電気接
続され、
該第3半導体領域と電気的に接続されていない該第2半導体領域は該第1半導体領域と主
たる光電変換接合を形成し、
該第2半導体領域と接続されていない該1つの第3半導体領域は該第5半導体領域と電気接続され、
該第6半導体領域と該第8半導体領域とが電気接続され、
該第7半導体領域は光電変換セルの前記第2セル出力部を構成し、
該第1ゲートは前記第1セル選択部を構成し、該第4ゲートは前記第2セル選択部を構成する
ことを特徴とする請求項3記載の光電変換セル。
【請求項１０】
前記第4半導体領域と前記第8半導体領域とは連続して形成されていることを特徴とする請求項9記載の光電変換セル。
【請求項１１】
前記第8半導体領域と前記第6半導体領域は2E19原子/cc以上の不純物濃度部分で接触し
ていることを特徴とする請求項9記載の光電変換セル。
【請求項１２】
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそ
れぞれ設けられた1つないしは複数の第3半導体領域と、
第11表面と逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該1つないしは複数の第2半導体領域と離間して設けられた第11半導体領域と、
第12表面と第1導電形を有し、該第11半導体領域の該第11表面内または該第11表面上に
設けられた第12半導体領域と、
第7表面と逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該1
つないしは複数の第2半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該1つ
ないしは複数の第2半導体領域、該第7半導体領域、該第11半導体領域とそれぞれ離間してかつ該第7半導体領域と該第1表面方向に対向して設けられた第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面内または該第1表面上に少なくともその一部が設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域
と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
から少なくとも構成され、
該第2半導体領域は少なくとも1つを除いてそれ自身に設けられていない該第3半導体領
域に電気接続され、
該第3半導体領域は少なくとも1つを除いてそれ自身が設けられていない該第2半導体領
域に電気接続され、
該1つの第3半導体領域は該第8半導体領域に電気接続され、
該第7半導体領域は該第11半導体領域と電気接続され、
該第1ゲートは前記第セル1選択部を構成し、
該第12半導体領域は前記第3セル出力部を構成する
ことを特徴とする請求項4記載の光電変換セル。
【請求項１３】
前記第7半導体領域と前記第11半導体領域とは接していることを特徴とする請求項12記
載の光電変換セル。
【請求項１４】
第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第1出力線と、
複数の請求項1記載の光電変換セルからすくなくとも構成され、
該光電変換セルは前記第1セル選択部と前記第1セル出力部を有し、
該複数の光電変換セルは該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルの第1セル選択部は該複数の
第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルの第1セル出力部は該複数の
第1出力線の1つにそれぞれ接続された
ことを特徴とする光電変換アレイ。
【請求項１５】
第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第2選択線と、
少なくとも1つの第2出力線と、
複数の請求項2記載の光電変換セルからすくなくとも構成され、
該光電変換セルは前記第1セル選択部と、前記第2セル選択部と、前記第2セル出力部を
有し、
該複数の光電変換セルは該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルの第1セル選択部は該複数の第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルの第2セル選択部は該複数の
第2選択線の1つにそれぞれ接続され、
該光電変換セルの該第2出力部は少なくとも該第2出力線の1つへそれぞれ接続された
ことを特徴とする光電変換アレイ。
【請求項１６】
第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第2選択線と、
少なくとも1つの第2出力線と、
複数の請求項3記載の光電変換セルからすくなくとも構成され、
該光電変換セルは前記第1セル選択部と、前記第2セル選択部と、前記第2セル出力部を
有し、
該複数の光電変換セルは該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルの第1セル選択部は該複数の
第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルの第2セル選択部は該複数の
第2選択線の1つにそれぞれ接続され、
該光電変換セルの該第2出力部は少なくとも該第2出力線の1つへそれぞれ接続された
ことを特徴とする光電変換アレイ。
【請求項１７】
第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第3出力線と、
複数の請求項4記載の光電変換セルからすくなくとも構成され、
該光電変換セルは前記第1セル選択部と前記第3セル出力部を有し、
該複数の光電変換セルは該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルの第1セル選択部は該複数の
第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルの第3セル出力部は該複数の
第3出力線の1つにそれぞれ接続された
ことを特徴とする光電変換アレイ。
【請求項１８】
複数の第6トランジスタからなり、
該第6トランジスタは電界効果トランジスタであり、2つの出力（ソース、ドレイン）とゲートを備え、
その出力の一方は各々請求項14記載の光電変換アレイの前記複数の第1出力線へ接続さ
れ、その他方はリセット電位が供給され、
少なくとも前記第1選択線が第1選択電位から第2選択電位へ遷移する時点では該第6トランジスタをオフとする制御電位が第6トランジスタのゲートへ与えられ、
該第1選択電位は前記光電変換セルの電気信号を該第1セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位である
ことを特徴とするリセット回路。
【請求項１９】
複数の第4トランジスタと1つの第6トランジスタからなり、
該第4トランジスタは電界効果トランジスタであり、2つの出力（ソース、ドレイン）とゲートを備え、該第6トランジスタは電界効果トランジスタであり、2つの出力（ソース、ドレイン）とゲートを備え、
該複数の第4トランジスタの出力の一方はそれぞれ請求項14記載の光電変換アレイの前
記複数の第1出力線へ接続され、該複数の第4トランジスタの出力の他方はセンスアンプの入力に接続され、
該第6トランジスタの一方の出力は該複数の第4トランジスタの該他方に接続され、
該第6トランジスタの他方の出力はリセット電位が供給され、
該複数の第4トランジスタを順次オフ、オン、オフとする制御電圧パルスが該複数の第
４トランジスタのゲートへ順次与えられ、
少なくとも該第4トランジスタがオフからオンへ遷移する時点では該第6トランジスタをオフとする制御電位が該第6トランジスタのゲートへ与えられることを特徴とする
リセット回路。
【請求項２０】
2つの出力（ソース、ドレイン）とゲートを有する電界効果トランジスタである少なく
とも一つの第6トランジスタから構成され、
該少なくとも一つの第6トランジスタの出力の一方は請求項15または請求項16記載の光
電変換アレイの前記複数の第2出力線の少なくとも一つへ接続され、該出力の他方はリセ
ット電位が与えられ、
該光電変換アレイの、すくなくとも前記第2選択線が第4選択電位にあり前記第1選択線
が第1選択電位から第2選択電位に遷移する時点、または前記第1選択線が該第2選択電位にあり前記第2選択線が第3選択電位から該第4選択電位に遷移する時点で、該第6トランジスタのゲートに該第6トランジスタがオフになる制御電位が与えられ、
該第1選択電位は前記光電変換セルの電気信号を該第2セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位であり、
該第3選択電位は該第2トランジスタを遮断する電位であり、該第4選択電位は該第2トランジスタを導通させる方向の電位である
ことを特徴とするリセット回路。
【請求項２１】
接続回路と、
出力非選択電位設定回路と、
出力選択電位設定回路と、
からなり、
該接続回路は、請求項17記載の光電変換アレイの前記複数の第3出力線とセンスアンプ
の入力の間に設けられ、
該接続回路は前記複数の第3出力線から選択された1つの第3出力線と該センスアンプの
入力の間で低抵抗となり、そのほかの第3出力線と該センスアンプの入力の間では高抵抗
となり、
該出力非選択電位設定回路は前記複数の第3出力線と第5電位供給手段の間に設けられ、
該出力非選択電位設定回路は前記複数の第3出力線から該選択された1つの第3出力線と
該第5電位供給手段間では高抵抗となり、選択されない第3出力線へ第5電位を供給し、
該出力選択電位設定回路は該接続回路のセンスアンプ側と第6電位供給手段の間に設け
られ、
該出力選択電位設定回路はすくなくとも、該光電変換アレイの前記複数の第1選択線の
うち1つが第１選択電位から第2選択電位に遷移する時点で高抵抗となり、
該第1選択電位は前記光電変換セルの電気信号を前記第3セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位である、
ことを特徴とする電気信号センス制御回路。
【請求項２２】
接続回路と、
出力非選択電位設定回路と、
出力選択電位設定回路と、
からなり、
該接続回路は、請求項14記載の光電変換アレイの前記複数の第1出力線とセンスアンプ
の入力の間に設けられ、
該接続回路は前記複数の第1出力線から選択された1つの第1出力線と該センスアンプの
入力の間で低抵抗となり、そのほかの第1出力線と該センスアンプの入力の間では高抵抗
となり、
該出力非選択電位設定回路は前記複数の第1出力線と第5電位供給手段の間に設けられ、
該出力非選択電位設定回路は前記複数の第1出力線から該選択された1つの第1出力線と
該第5電位供給手段間では高抵抗となり、選択されない第1出力線へ第5電位を供給し、
該出力選択電位設定回路は該接続回路のセンスアンプ側と第6電位供給手段の間に設け
られ、
該出力選択電位設定回路はすくなくとも、該光電変換アレイの前記複数の第1選択線の
うち1つが第１選択電位から第2選択電位に遷移する時点で高抵抗となり、
該第1選択電位は前記光電変換セルの電気信号を前記第1セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位である
ことを特徴とする電気信号センス制御回路。
【請求項２３】
前記接続回路は複数の第4トランジスタから構成され、
該複数の第4トランジスタは電界効果トランジスタであり、2つの出力部（ソース、ドレイン）を有し、その出力部の一方は前記複数の第3出力線または第1出力線にそれぞれ接続され、その出力部の他方はセンスアンプの入力に接続され、
前記出力非選択電位設定回路は複数の第5トランジスタから構成され、
該複数の第5トランジスタは2つの出力部を有し、その出力部の一方は前記複数の第3出
力線にそれぞれ接続され、その出力部の他方は第5電位供給手段に接続され、
前記出力選択電位設定回路は第6トランジスタから構成され、
該第6トランジスタは電界効果トランジスタであり、2つの出力部（ソース、ドレイン）を有し、その出力部の一方は第6電位供給手段に接続され、その出力部の他方は該複数の
第4トランジスタの該他方の出力部に接続された、
ことを特徴とする請求項21または22記載の電気信号センス制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光を電気信号へ変換する光電変換セルおよびそれを用いたアレイに関する。またそれらの読み出し技術に関する。
【背景技術】
【０００２】
従来フォトトランジスタの2次元アレイから画素情報を読み出す場合には、図1に示すように画素としてのフォトトランジスタのエミッタをワード線に接続し、コレクタをビット線に接続して、コレクタに負荷抵抗を接続して負荷抵抗を接続されたコレクタの電位変化から画素情報を読み出していた（図１は非特許文献1のFig.5を引用）。コレクタ・ベース間容量と負荷抵抗で計算される読み出し時間の遅れが、コレクタ電位が出力信号により変化するためのミラー効果により増加する問題があった。さらに、コレクタと分離領域および基板との間の浮遊容量のためにも読み出し時間の遅れが生じた。コレクタと分離領域および基板との間に流れるリーク電流のために等価的にフォトトランジスタの暗電流が増加した。また1つのビット線に接続されている非選択フォトトランジスタのコレクタは選択
フォトトランジスタの読み出し時電圧変化がそのまま加わり、そのビット線に接続されている他のフォトトランジスタが読み出されるたびに擾乱を受けていた。このため、画素同士の情報相互干渉のない精度のよい検出、または低照度の情報検出には限界があった。
【０００３】
更にこのようにコレクタを基板から分離する必要のある構造は、コレクタの深さ方向の厚さを充分大きく出来ないので、コレクタを形成する半導体のバンドギャップエネルギーに近い波長感度まで感度よく光電変換する事が、シリコンのように赤外領域の光吸収係数の小さい半導体では困難であった。
【０００４】
一方、図2に示すようにフォトトランジスタ1次元アレイ49の画素としてのフォトトランジスタの個々のコレクタをオン／オフするバイポーラトランジスタスイッチ1次元アレイ48の個々のコレクタに接続して1次元アレイ内で共通接続したフォトトランジスタのエミッタから光電流を読み出す1次元リニアセンサーアレイ技術は開示されていた（特許文献1の第5図を引用。なお、説明に不要な番号は削除した。）。この公知例ではフォトトランジスタのコレクタがオフ状態のスイッチに接続されているときはコレクタがフローティング電位状態となっており、これに他のフォトトランジスタのコレクタを接続するとフローティング電位が該他のフォトトランジスタの光情報の蓄積状態と相互作用して擾乱が発生するので、2次元アレイまで視野に入れていないこのアレイをあえて2次元アレイ化するためにこの1次元アレイの複数のコレクタを単に2次元に接続しただけでは画素の情報の相互作用のすくない2次元アレイは実現が難しい。
【０００５】
また、特許文献1には図3（特許文献1の第6図を引用。なお、説明に不要な番号は削除した。）に示すようにフォトトランジスタ1次元アレイ53の画素としてのフォトトランジスタの個々のエミッタをオン／オフするバイポーラトランジスタスイッチ1次元アレイの個々のコレクタに接続して1次元アレイ内で共通接続されたフォトトランジスタのコレクタから光電流を読み出す1次元リニアセンサーアレイ技術も開示されていた。この公知例ではもともと2次元アレイは視野に置かれていないが、フォトトランジスタのエミッタがオフ状態のスイッチに接続されているときはエミッタがフローティング電位状態となっており、2次元アレイを実現するためにあえてこれに他のフォトトランジスタのエミッタを接続するとフローティング電位が該他のフォトトランジスタの光情報の蓄積状態と相互作用して擾乱が発生するため、この1次元アレイの複数のエミッタを接続しただけでは画素の情報の相互作用のすくない2次元アレイは実現が難しい。
このように特許文献1の技術では2次元アレイを組んだとしても、画素情報同士の相互干渉
のために精度の高い、または低照度の画素情報検出には限度がある。
【０００６】
更にコレクタに負荷を接続したり、コレクタを個別に駆動したり、行ないしは列毎に駆動したりするためにはコレクタを少なくとも行ないしは列毎に基板と分離する必要があり、このために、埋め込み層拡散、エピタキシアル成長、分離工程とMOSLSI製造工程と異質の工程が多く、番地選択など周辺回路をMOSLSIで製造する場合には製造工程の質、数ともに不利である。
【０００７】
これにたいして、図4に示すように、個々のフォトトランジスタのベースと結合した電気容量を設けて画素とし、この電気容量を介してベースに印加されたパルスとエミッタ電位変化で番地選択を行い、フォトトランジスタのコレクタは共通電位としたアレイ構成が開示されていた（図4は非特許文献2のFig.1(a)を引用。）。しかし、この方法も1つの番地選択線へ上記電気容量が接続されている非選択画素すべてに擾乱が入ってしまう。したがって低照度画像信号の検出には限界がある。
このベースと結合した電気容量を設ける番地選択法は特許文献2の図1、図2、図3、図12、図17、図20、図21、図33にも開示されている。
【０００８】
図5は特許文献3の第1図（説明に不要な番号等は削除した。）に開示されたフォトトランジスタ1次元アレイで、1次元アレイのフォトトランジスタ1a、1b、---、1fの各エミッタが読み出し用スイッチFET2a、2b、---、2fおよび充電用スイッチFET3a、3ｂ、---、3fのドレインに接続されている。充電用スイッチFETのソースはまとめて再充電電圧VBBに接続されている。明細書2ページ左下欄の3〜5行では「再充電スイッチは読み出し終了後、1クロック時間またはそれ以上経過させる」と記載しているようにリニアセンサーでも1画素に2選択配線が必要になっている。
この公知例では画像信号出力端子4へFET2、FET3のゲートへ加える番地選択用パルス雑音がFETのゲート・ソース間キャパシタンスを通して画像信号と同符号で加わり、低照度画像信号は雑音に隠れてしまう。またこれを2次元アレイとするための接続ないしはFETの組み合わせ、配線は1画素あたり何本になるのか、再充電スイッチ動作フェーズ等開示されていない。この公知例でたとえ2次元アレイを組んだとしても番地選択雑音により低照度画像信号を検出する限界がある。
【０００９】
図6は特許文献4の第1図（説明に不要な番号は削除した。）に開示されたフォトトランジスタ1次元アレイで、各画素の選択にアナログスイッチを用いている。アナログスイッチはそのゲートに正方向へ遷移するパルスと負方向へ遷移するパルスの両方を印加する必要があり、読み出し信号と必ず同符号のパルス雑音がゲート・ソース間のキャパシタンスを通して画像信号と同符号で加わり、低照度信号は雑音に隠れてしまう。更に、信号出力線の電位が変化すると、画素内部の電位まで変化して、信号出力線に接続される回路の動作に制限を与えるだけでなく、信号出力線の雑音が画素に読み込まれてしまう。また、セルの選択に信号読み出し線のほかに画素ごとに2本の配線が必要となり、2次元アレイを組むことを視野には置いていない画素構成であるため2次元アレイのための画素構成としては不適切である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭60-198959号公報「イメージセンサ」
【特許文献２】特開平8-191143号公報「光電変換装置」
【特許文献３】特開平2-155363号公報「イメージセンサ」
【特許文献４】特開平1-288181号公報「半導体イメージセンサ装置」
【非特許文献】
【００１１】
【非特許文献１】J.S.Brugler、他、”Integrated Electronics for a Reading Aid for the Blind”, IEEE Journal of Solid-State Circuits, Vol. SC-4, No.6, p.304~312, December,  1969.
【非特許文献２】P.K.Weimer,他、著“Phototransistor Array of Simplified Design”, p.135, IEEE Journal of Solid-State Circuits, June 1971
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、上記従来技術の、
A）コレクタ・ベース間容量さらにそのミラー効果による読み出し遅れの増加防止、
B）コレクタと分離領域および基板間の浮遊容量に起因する読み出し遅れの改善、
C）コレクタと分離領域および基板間のリーク電流による等価暗電流の増加の削減、
D）製造工程数の削減ないしは時間の短縮、
特にMOSLSI工程で画素またはその2次元アレイを製造するときの、埋め込み層、コレクタ領域分離などMOSLSI製造工程と異質の製造工程数の削減、
E）コレクタを形成する半導体のバンドギャップエネルギーに近い波長感度の改善、
F）低照度でも高感度な画素またはその2次元アレイ、
G）2次元アレイにおける当該画素ないしは他の画素選択パルス雑音の影響改善、
H）読み出し時の信号出力線の雑音、電圧変動が読み出し画素内部または他の画素内部に与える電圧変動等の擾乱を抑制、
I）他の画素の読み出し前歴による当該画素の読み出し情報の擾乱防止、
J）読み出し信号のダイナミックレンジの改善された2次元アレイ、
のうち少なくともいずれか1つを課題とする。
【課題を解決するための手段】
【００１３】
本発明では上記の課題を解決するために、光電変換素子と選択素子を外部雑音が入り込み難い組み合わせで光電変換セルを構成し、アレイ読み出し時に番地選択パルス雑音に影響され難い上記組み合わせの各種の解決手段を提供している。少なくとも下記1）〜8）のいずれか1つを満たす手段を提供する。
【００１４】
1）A）〜E）の少なくともどれか一つを解決するために、第1電気信号出力部と第2電気信号出力部を有する光電変換素子の該第1電気信号出力部を共通領域に設け、該第2電気信号出力部側で番地選択を行い、かつ同じ出力部側で電気信号を取り出す光電変換セル構成とする。
【００１５】
例えば光電変換素子がフォトトランジスタの場合、エミッタ（第2電気信号出力部）側で番地選択を行い、かつ該エミッタ側から電気信号をとり出す光電変換セル構成とする。この結果個々の光電変換素子のコレクタ（第1電気信号出力部）を分離する必要がなくなるので、光電変換素子がフォトトランジスタの場合はコレクタを列単位または行単位の共通領域に形成するかアレイ構成によっては周辺回路を除くアレイ部分全体を共通領域に形成するか基板そのものとすることが出来、この共通領域または基板の厚さは厚く出来るので長波長光までの検出が可能となる。また、アレイの大部分の光電変換素子のコレクタを分離しなければ、アレイの密度を改善することが出来る。
なお、上記共通流域が基板からpn接合分離、または誘電体分離されて形成される場合は、画素間のブルーミングを軽減することができる。
【００１６】
2）F）を実現するために増幅機能を有する光電変換素子を用いる。例えば、フォトトランジスタ、または、さらにその電気出力を増幅するトランジスタ等の増幅素子を組み合わせた光電変換素子を用いる。
【００１７】
3）F）〜H）の少なくともどれか一つを解決するために、前記第2電気信号出力部の電位を読み出し時に制御するセル選択素子を光電変換素子の第2電気信号出力部へ接続し、光電変換セルを構成する。この「接続」は他の素子がセル選択素子と光電変換素子の第2電気信号出力部の間に介在する場合も含む。以後本発明では光電変換セルをセルと略称することがある。
例えば、セル選択素子としてバイポーラトランジスタを用いるときはそのエミッタと光電変換素子がフォトトランジスタである場合はそのフォトトランジスタのエミッタ、セル選択素子が電界効果トランジスタの場合はそのソースとフォトトランジスタのエミッタを接続する。
【００１８】
このセル構成によりセル選択パルスがベース・コレクタまたはゲート・ドレイン間のフィードスルー雑音として読み出し電気信号へ重畳する符号が逆になる。このため、駆動雑音と読み出し電気信号との分離が容易となる。
【００１９】
4）本発明では光電変換素子（例えばフォトトランジスタ）とセル選択素子とでセルを構成する。該セルは上記画素に相当する。
【００２０】
本発明のセルを2次元配列することによって本発明の2次元アレイを形成する。2次元アレイの電気信号読み出し線へは各セルの選択素子のコレクタまたはドレインが接続され、電気信号読み出し線の電圧変化がセル内電位へ及ぼす影響を少なくすることが出来る。
【００２１】
5）セルからの光強度に対応する電気信号読み出しは電流で読み出す。その結果、読み出す電気信号のダイナミックレンジはCMOSセンサのような電圧読み出しより大きくなる（6〜7桁は可能）。電気信号読み出し線の電位が変化しても読み出した電流値は大きな影響を受けない。
6）要すれば、I）を実現するために、電気信号読み出し線が非選択のときまたは読み出し後半で該電気信号読み出し線の電位を制御するリセット回路または電気信号センス制御回路を電気信号読み出し線へ接続する。
【００２２】
7）低照度でも読み出し速度を確保する（J））ために複数の電気信号読み出し線から同時に信号を読み出す制御方式のアレイを提供する。
8）低照度感度を確保する｛F）｝ために、本発明のアレイに暗電流補正セルを設けて、他のセルから読み出した電気信号の補正をする。
【００２３】
更に具体的には、次に述べる各手段を提供する。
【００２４】
本発明の1つの光電変換セルとして、
増幅機能を有する光電変換素子と、
第1トランジスタと、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1出力部第2出力部間に流れる電流または該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧または電流で制御され、
該第2電気信号出力部は該第2出力部と接続され、該第1出力部を第1セル出力部とし、該第3制御部を第1セル選択部とし、
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動することに
より光電変換セルの電気信号を該第1セル出力部から読み出し、その逆方向へ駆動することにより光電変換セルの電気信号を該第1セル出力部から遮断する、
ことを特徴とする光電変換セルA1が提供される。
【００２５】
本発明では「光電変換セルの電気信号を該第1セル出力部から遮断する」とは第1トランジスタを高抵抗状態として第1セル出力部から光電変換セルの電気信号を読み出さない状態とすることを意味する。後述のアレイ動作に大きな影響を与えない程度のリーク電流が第1トランジスタを介して流れる状態は許容される。
前記第1トランジスタは上記セル選択素子の役割を果たす。
該第1出力部はアレイを構成する場合、前記電気信号読み出し線に接続される。
【００２６】
本発明では、光電変換素子は低照度でも高感度を実現するために光電流を増幅または光電流により充放電した電荷（蓄積電荷）を電流として読み出し可能な光電変換素子を用い、これを「増幅機能を有する光電変換素子」と呼ぶ。例えば、フォトトランジスタまたは更にこれにバイポーラトランジスタを接続して電流増幅機能を更に付与したものを用いる。この他、光照射で抵抗の変わるフォトレジスタとダイオードまたはバイポーラトランジスタを組み合わせたもの、光照射でゲート閾値電圧またはドレイン・ソース間電流が変化するフォト電界効果トランジスタ、または光照射によりゲートの電位が基準電位からみて変化する電界効果トランジスタと要すればダイオードを組み合わせたもの、などを用いることが出来る。
【００２７】
本発明で「電気信号電流が流れやすい電位差極性の電位方向」とは、例えば、セルを構成する光電変換素子がフォトトランジスタである場合、その第2電気信号出力部はフォトトランジスタのエミッタとなる。本発明ではこのエミッタ・ベース接合が順方向になる方向の電位変化を「電気信号電流が流れやすい電位差極性の電位方向」という。また、セルを構成する光電変換素子の第2電気信号出力部がダイオードである場合は、ダイオードが順方向になる方向の電位変化を、セルを構成する光電変換素子の第2電気信号出力部が電界効果トランジスタのソースである場合は、ソースまたはチャネルの導電形と同じ方向（n形ならば負方向）へ変化する電位変化を言う。電位の絶対値ではなく変化方向に意味がある。
【００２８】
図7は前記セルA1の接続模式図を示す。
該光電変換素子100の該第2電気信号出力部102は該第1トランジスタ10の該第2出力部12に接続され、該第1トランジスタ10の第1出力部11は第1セル出力部となる。このセルにより2次元アレイを構成する場合は、該第1トランジスタの第3制御部13はセルの第1セル選択部として第1選択線14へ接続され、第1セル出力部は前記電気信号読み出し線に相当する第1出力線15に接続される。
【００２９】
該光電変換素子100の該第2電気信号出力部102は該第1電気信号出力部101に対して光電流またはそれを増幅した電流（以後総合して「電気信号電流」と呼ぶ）が流れやすい電位差極性の電位方向と流れにくい電位差極性の電位方向を有し、セル選択時に、該第1セル選択部（＝該第1トランジスタ10の第3制御部13）を第1選択電位から該電気信号電流が流れやすい電位差極性の電位方向の第2選択電位へ駆動することによりセルA1を読み出し、その逆方向の第1選択電位へ駆動することにより該光電変換素子100を第1出力線15（第1出力線15、後出の第2出力線17、第3出力線18は前出の「電気信号読み出し線」の一つである）から電気的に遮断する（後述のアレイ動作に大きな影響を与えない程度のリーク電流は流れる状態も含む）。該第1電気信号出力部101は第1セルバイアス電位に接続される。該第1電気信号出力部101はほかのセルと共通に設けられることが多い。
【００３０】
該第1トランジスタ10の第3制御部13が該第2選択電位へ駆動されたとき、光電変換素子1
00の該第2電気信号出力部電位は該第2選択電位で決まる第2セル電位で読み出される。読み出し時の該第2セル電位と第2選択電位の差は、第1トランジスタ10がバイポーラトランジスタである場合はベース・エミッタ間電圧Vbe1であり、該第1トランジスタ10が電界効果トランジスタ（FET）である場合はゲート・ソース間電圧Vgs1であり、この値は読み出し電流により多少変化するが、該第1セル出力部が接続される該第1出力線15の電位変化の影響を受けにくい。特に第1トランジスタ10が電界効果トランジスタの場合はそれを飽和領域（定電流出力特性を示す領域）近傍で、第1トランジスタ10がバイポーラトランジスタの場合はそれを活性領域（定電流出力特性を示す領域）近傍で動作させている場合はこの効果は大きい。
【００３１】
このため、本発明の構成のセルA1ないしは読み出し方法は該第2セル電位が制御できることから読み出し精度がよく、該第1出力線15の電位変化の影響を受けにくいことから、第1出力線15へ重畳する雑音、第1出力線15へ接続されるセンス回路等の電圧変化等第1出力線15からの擾乱を読み出し時に受け難い。また、読み出し時に光電変換素子100の電気信号電流の該第1出力線15へ流れる方向と、該第2選択電位へ該第1選択線14を駆動するときに第1出力線15へ流れるfeed through電流（選択パルス雑音の1つ。第3制御部13から第1出力部15へ、その間に存在する寄生電気容量を通して、第3制御部13へ加えられたパルスが原因の過渡電流が流れる。）の方向が逆方向であるため、選択時雑音と信号との分離がしやすい。
【００３２】
該電気信号の読み出し電流が小さくなると光電変換素子100の第2電気信号出力端子102から見た該第1トランジスタ10の抵抗は大きくなり、読み出し時間が短いと第2電気信号出力端子102の電位は一定値へ収束する前に読み出しが終了するため、初期値への充分なresetがされない。このため、動特性が悪くなる。
【００３３】
これを解決するためには、少なくとも各セルA1の読み出し終了後または読み出し後半で第1トランジスタ10が電界効果トランジスタである場合は、第1出力線15の電位Vout１（＝第1セル出力部電位）を「Vselect2−Vth1より第1選択電位側の電位」に設定することでより充分なresetが各読み出し後ごとに実現される。ここで、Vselect2は第1選択線14の第2選択電位（＝第1セル選択部の第2選択電位）であり、Vth1は第1トランジスタのゲート閾値電圧でありpチャネルの場合は負、nチャネルの場合は正である。
【００３４】
なお、第1出力線15へ電流読み出し形のセンスアンプが接続され、そのセンスアンプが信号入力と参照電位入力を有し、その参照電位入力に上記「（Vselect2-Vth1）より第1選択電位側の電位」を接続する。この電位設定では第1トランジスタ10が電界効果トランジスタの場合、トランジスタの動作点が飽和領域から3極管領域（非飽和領域）へと移ってゆくが、電気信号を読み出し中に第1出力線15の電位変動が光電変換セルA1内部の電位変化に及ぼす影響はその場合でも小さい。
【００３５】
上記の光電変換セルA1から2次元アレイを構成するときは第1選択線14へ複数の光電変換セルA1の第1セル選択部を第1方向へX個接続し、その複数のセルA1をX個接続した第1選択線14を該第1方向と交差する第2方向へ複数Y本配置する。その第２方向へ隣接するセルA1の第1セル出力部同士を第2方向へ第1出力線15で接続する。2次元アレイの読み出しをするためには、第1方向へ延在し該第2方向へ配置された複数の第1選択線14の中から1本の第1選択線14を選び、かつ複数の該第1出力線15の中から1本の第1出力線15をさらに選択して、番地（x,y）を特定する。
このとき、第1選択線14を1本選び、第1選択電位から第2選択電位へ駆動すると、その第1選択線14に接続されたすべての光電変換セルA1から電気信号がその光電変換セルA1が接続された複数の第1出力線15すべてから読み出される。この場合は望ましくはその第1出力線15すべてへ複数のセンスアンプを接続して（並列読み出し）、それらの出力をスキャンす
る。センスアンプが電流検出形でなく電荷または電圧を検出するタイプであれば、順次第1出力線15を1つまたは少数のセンスアンプにつなぎ変えて、1つまたは少数のセンスアンプからスキャン出力を得ることができる。
【００３６】
これに代わる光電変換セルとして、本発明では少なくとも1本要すれば複数本の第2出力線17を2次元配置光電変換セルに順次接続して該2次元配置光電変換セルを読み出す光電変換セルB1、B2（2つを総称して光電変換セルBとする）が提供される。
【００３７】
B1セルでは上記セルA1においてさらに第2トランジスタを設ける。
すなわち、
増幅機能を有する光電変換素子と、
第1トランジスタと、
第２トランジスタと、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該第2トランジスタは第4出力部と、第5出力部と、該第4出力部第5出力部間に流れる電流ないし該第4出力部第5出力部間の抵抗を制御する第6制御部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1トランジスタの該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧または電流で制御され、
該第2電気信号出力部は該第1トランジスタの該第2出力部と接続され、
該第2トランジスタの該第5出力部は該第1トランジスタの該第1出力部へ接続され、
該第2トランジスタの該第4出力部を第2セル出力部とし、
該第1トランジスタの該第3制御部を第1セル選択部とし、
該第2トランジスタの該第6制御部を第2セル選択部とし、
該第2セル選択部を該第2トランジスタが導通する方向の電位方向へ駆動し、かつ
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動することにより該第2セル出力部から光電変換セルの電気信号を読み出し、その逆方向へ駆動することにより光電変換セルの電気信号を該第2セル出力部から遮断する、
または、該第2セル選択部を該第2トランジスタが遮断する電位方向へ駆動することにより該第1セル選択部の電位によらず光電変換セルの電気信号を該第2セル出力部から遮断する、
ことを特徴とする光電変換セルB1が提供される。
【００３８】
光電変換セルB1において第1トランジスタと第2トランジスタの位置を交換した光電変換セルB2でも本発明の目的は達成される。すなわち、
増幅機能を有する光電変換素子と、
第1トランジスタと、
第2トランジスタと、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該第2トランジスタは第4出力部と、第5出力部と、該第4出力部第5出力部間に流れる電流ないし該第4出力部第5出力部間の抵抗を制御する第6制御部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1トランジスタの該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧または電流で制御され、
該第2電気信号出力部は該第2トランジスタの該第4出力部と接続され、
該第1トランジスタの該第2出力部は該第2トランジスタの該第5出力部へ接続され、
該第1トランジスタの該第1出力部を第2セル出力部とし、
該第1トランジスタの該第3制御部を第1セル選択部とし、
該第2トランジスタの該第6制御部を第2セル選択部とし、
該第2セル選択部を該第2トランジスタが導通する方向の電位方向へ駆動しかつ
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向へ駆動することにより該第2セル出力部から光電変換セルの電気信号を読み出し、
その逆方向へ駆動することにより光電変換セルの電気信号を該第2セル出力部から遮断する、または、該第2セル選択部を該第2トランジスタが遮断する方向の電位方向へ駆動することにより該第1セル選択部の電位によらず光電変換セルの電気信号を該第2セル出力部から遮断する、
ことを特徴とする光電変換セルB2が提供される。
【００３９】
本発明では「光電変換セルの電気信号を該第2セル出力部から遮断する」とは第1トランジスタまたは第2トランジスタを高抵抗状態として第2セル出力部から光電変換セルの電気信号を読み出さない状態とすることを意味する。後述のアレイ動作に大きな影響を与えない程度のリーク電流が第1、第2トランジスタを介して流れる状態は許容される。
【００４０】
図8は上記光電変換セルB1の接続模式図を示す。
該光電変換素子100の該第2電気信号出力部102は該第1トランジスタ10の該第2出力部12に
接続され、該第2トランジスタ20の第5出力部25は該第1トランジスタ10の第1出力部11に接続され、第4出力部24は光電変換セルB1の第2セル出力部となる。なお、該光電変換素子100の該第1電気信号出力部101は第1セルバイアス電位2010が与えられる。この光電変換セルB1により2次元アレイを構成する場合は、該第1トランジスタ10の第3制御部13は光電変換
セルB1の第1セル選択部として第1選択線14へ接続され、該第2トランジスタ20の第6制御部26は光電変換セルB1の第2セル選択部としてアレイの第2選択線16に接続され、第4セル出
力部24はアレイの第2出力線17に接続される。第2出力線17はアレイ内の必要な光電変換セルB1の第２セル出力部すべてを1本で接続するアレイ構成もとることができるが、第2出力線17はある光電変換セルB1グループごとの第２セル出力部に（たとえば一列おきなど）接続される複数本を設けても良い。
【００４１】
該光電変換素子100の該第2電気信号出力部102は該第1電気信号出力部101に対して電気信号電流が流れやすい電位差極性の電位方向と流れにくい電位差極性の電位方向を有し、光電変換セルB1が選択されると、該第1トランジスタ10の第3制御部13を第1選択電位から該電気信号電流が流れやすい電位差極性の電位方向の第2選択電位へ駆動し、これに前後して、該第2トランジスタ20の第6制御部26を第3選択電位から該第２トランジスタ20が導通する方向の第4選択電位へ駆動することにより光電変換セルB1を読み出す。該第1トランジスタ10の第3制御部13をその逆方向の第1選択電位へ駆動するかまたは該第2トランジスタ20の第6制御部26を該第2トランジスタ20が遮断される第3選択電位へ駆動することにより該光電変換素子100を第2セル出力部から電気的にほぼ遮断する。該第1電気信号出力部101は第1セルバイアス電位2010が供給されることが多い。
【００４２】
光電変換セルB1が選択されると、該第1トランジスタ10の第3制御部13が該第1選択電位から該第2選択電位へ駆動され、光電変換素子100の該第2電気信号出力部電位は該第2選択電位で決まる第2セル電位で読み出される。該第2セル電位と第2選択電位の差は第1トラン
ジスタ10がバイポーラトランジスタである場合はベース・エミッタ間電圧Vbe1であり、該第1トランジスタ10が電界効果トランジスタ（FET）である場合はゲート・ソース間電圧Vgs1であり、この値は読み出し電流により多少変化するが、該第1トランジスタ10の第1出力部11の電位変化の影響を受けにくい。特に第1トランジスタ10が電界効果トランジスタである場合は飽和領域近傍で、第1トランジスタ10がバイポーラトランジスタである場合は活性領域（定電流出力領域）近傍で動作させている場合はこの効果は大きい。
【００４３】
なお、該電気信号の読み出し電流が小さくなると光電変換素子100の第2電気信号出力端子102から見た該第1トランジスタ10の抵抗は大きくなり読み出し時間が短いと第2電気信号出力端子102の電位は一定値へ収束する前に読み出しが終了するため、初期値への完全なresetがされない。このため、動特性が悪くなる。
【００４４】
これを解決するためには、少なくとも各光電変換セルB1の読み出し終了後または読み出し後半で第1トランジスタ10が電界効果トランジスタである場合は、第2出力線17の電位Vout2（＝第2セル出力部電位）を「Vselect2−Vth1より第1選択電位側の電位」に設定することでより充分なresetが各読み出し後ごとに実現される。ここで、Vselect2は第1選択線14の第2選択電位（＝第1セル選択部の第2選択電位）であり、Vth1は第1トランジスタ10のゲート閾値電圧でありpチャネルの場合は負、nチャネルの場合は正である。
【００４５】
なお、第2出力線17へ電流読み出し形のセンスアンプが接続され、そのセンスアンプが信号入力と参照電位入力を有し、その参照電位入力に上記「（Vselect2-Vth1）より第1選択電位側の電位」を接続する参照電位設定が可能である。この電位設定では第1トランジスタ10が電界効果トランジスタの場合トランジスタの動作点が飽和領域から3極管領域（非飽和領域）へと移ってゆくが、電気信号を読み出し中に第2出力線17の電位変動が光電変換セルB1内部の電位変化に及ぼす影響は依然と緩和されている。
【００４６】
光電変換セルB1、またはB2によればアレイを構成するセンスアンプの数は削減できるが、セル選択線が2本とセル出力線が1本、合計3本の配線が必要となる。
【００４７】
この配線数削減が可能な新規の光電変換セルとして本発明では下記の光電変換セルC1を提供する。
また光電変換セルC1は下記第３出力線18の選択に伴う雑音を信号と異なる時系列に設定することができるのでその雑音の影響をほぼ除去できる。
【００４８】
すなわち、
光電変換セルA1の第1トランジスタ10の第1出力部11へ第3素子の第7入力部を接続し、該第3素子の第8出力部を光電変換セルの第3セル出力部とすることにより光電変換セルC1を構成する。該第3素子は整流素子またはバイポーラトランジスタで実施され、該第3素子が整流素子の場合には該第7入力部は整流素子の一端、第8出力部は整流素子の他端、該第3素子がバイポーラトランジスタの場合は、第7入力部はバイポーラトランジスタのベースであり、第8出力部は該バイポーラトランジスタのエミッタである。この第3セル出力部の電位と第3制御部の電位により光電変換セルの選択を行う。該第3素子がバイポーラトランジスタの場合、そのコレクタ（第9出力部）は第3セルバイアス電位（図9の2030）が供給されるか、ベースと接続されてダイオード動作をさせる。なお、第3セルバイアス電位は第1セルバイアス電位と共通とすることもできる。整流素子はpn接合、ヘテロ接合、ショットキ接合から構成可能である。
【００４９】
光電変換セルC1の構成を記載すると、
増幅機能を有する光電変換素子と、
第1トランジスタと、
第3素子と、
からすくなくとも構成され、
該光電変換素子は第1電気信号出力部と、第2電気信号出力部と、を有し、
該第1トランジスタは第1出力部と、第2出力部と、該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗を制御する第3制御部と、を有し、
該第3素子は少なくとも第7入力部と、第8出力部と、を有し、
該光電変換素子の該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性と流れにくい電位差極性を有し、
該第1トランジスタの該第1出力部第2出力部間に流れる電流ないし該第1出力部第2出力部間抵抗は主として該第3制御部と該第2出力部との間の電圧または電流で制御され、
該第2電気信号出力部は該第1トランジスタの該第2出力部と接続され、
該第1トランジスタの該第1出力部は該第3素子の該第7入力部へ接続され、
該第3素子の該第8出力部を第3セル出力部とし、
該第1トランジスタの該第3制御部を第1セル選択部とし、
該第3セル出力部を該第3素子が導通する方向の電位（第6電位）へ駆動し、かつ
該第1セル選択部を該電気信号電流が流れやすい電位差極性の電位方向（該第2選択電位）へ駆動することにより該第3セル出力部から光電変換セルの電気信号を読み出し、その逆方向（該第1選択電位）へ駆動することにより光電変換セルの電気信号を該第3セル出力部から遮断する、
または該第3セル出力部を該第3素子が遮断される方向の電位（第5電位）へ駆動することにより該第1セル選択部の電位によらず光電変換セルの電気信号を該第3セル出力部から遮断する、
ことを特徴とする光電変換セルC1が提供される。
【００５０】
ここで、
「該第3素子が導通する方向の電位」とは、該第3セル出力部を第5電位から第6電位への変化させることにより該第3素子が整流素子である場合はその接合が順方向にバイアスされる、該第3素子がトランジスタである場合はそのエミッタ接合が順バイアスされる方向の電位（第6電位）であり、該第3素子が遮断される方向の電位とは、該第3セル出力部を第6電位から第5電位への変化させることにより該第3素子が整流素子である場合はその接合が逆バイアスされる方向、該第3素子がのトランジスタである場合はそのエミッタ接合が、逆バイアスされる方向の電位（第5電位）である。ここでは電位の変化分が重要である。
【００５１】
本発明では「光電変換セルの電気出力を該第3セル出力部から遮断する」とは第1トランジスタまたは第3素子を高抵抗状態として該第3セル出力部から光電変換セルの電気信号を読み出さない状態とすることを意味する。後述のアレイ動作に大きな影響を与えない程度のリーク電流が第1トランジスタ、第3素子を介して流れる状態は許容される。
【００５２】
図9は上記光電変換セルC1の接続模式図を示す。
該光電変換素子100の該第2電気信号出力部102は該第1トランジスタ10の該第2出力部12に接続され、
該第3素子30の第7入力部37は該第1トランジスタ10の第1出力部11に接続され、第8出力部38は光電変換セルC1の第3セル出力部となる。
なおこの例では、該光電変換素子100の該第1電気信号出力部101は第1セルバイアス電位2010が与えられている。該第3素子30がバイポーラトランジスタの場合、第9出力部39（コレクタ）へは第3セルバイアス2030が与えられる。第3セルバイアスは第1セルバイアス2010と共通とすることができる。
【００５３】
この光電変換セルC1により2次元アレイを構成する場合は、該第1トランジスタ10の第3制御部13は光電変換セルC1の第1セル選択部として第1選択線14へ接続され、該第3素子30
の第8出力部38は第3セル出力部としアレイの第3出力線18に接続される。
アレイの第3出力線18はアレイの第1方向へ設けられた光電変換セルの数に近い数並列に配置される。リソグラフィの周辺パターン効果対策として設けられているダミー光電変換セルは必ずしも第3出力線18へ接続される必要はない。これは他のアレイに対しても同様である。
【００５４】
該光電変換素子100の該第2電気信号出力部102は該第1電気信号出力部101に対して該光電変換素子100の電気信号電流（光電流またはそれを増幅した電流）が流れやすい電位差極性と流れにくい電位差極性を有し、光電変換セルC1が選択されると、
その光電変換セルC1が接続されている第3出力線18をとおして該光電変換セルC1の第3セル出力部を第5出力電位から第6出力電位へ駆動する。第5出力電位から第6出力電位への変化は該第3素子30の第7入力部37と第8出力部38との間が導通する方向の変化である。センスアンプへの電位変化雑音がほぼ収束したタイミングで、第3出力線18をフローティング状態とし、
第1選択線14をとおして該第1トランジスタ10の第3制御部13である光電変換セルC1の第1セル選択部を第1選択電位から該光電変換素子100の電気信号電流（光電流またはそれを増幅した電流）が流れやすい電位差極性の電位方向の第2選択電位へ駆動することにより光電変換セルC1を読み出す。
【００５５】
光電変換セルC1が選択されると、該第1トランジスタ10の第3制御部13が該第1選択電位から該第2選択電位へ駆動され、光電変換素子100の該第2電気信号出力部電位は該第2選択電位で決まる第2セル電位で読みだされる。該第2セル電位と第2選択電位の差は第1トランジスタ10がバイポーラトランジスタである場合はベース・エミッタ間電圧Vbe1であり、該第1トランジスタ10が電界効果トランジスタ（FET）である場合はゲート・ソース間電圧Vgs1であり、この値は読み出し電流により多少変化するが、該第1トランジスタ10の第1出力部11の電位変化の影響を受けにくい。特に第1トランジスタ10が電界効果トランジスタである場合は飽和領域近傍で、第1トランジスタ10がバイポーラトランジスタである場合は活性領域（定電流出力領域）近傍で動作させている場合はこの効果は大きい。
【００５６】
光電変換セルA1の場合と同様に、該電気信号の読み出し電流が小さくなると光電変換素子100の第2電気信号出力端子102から見た該第1トランジスタ10の抵抗は大きくなり読み出し時間が短いと第2電気信号出力端子102の電位は一定値へ収束する前に読み出しが終了するため、初期値への完全なresetがされない。このため、動特性が悪くなる。
【００５７】
これを解決するためには、少なくとも各セルC1の読み出し終了後または読み出し後半で第1トランジスタ10が電界効果トランジスタである場合は、第3出力線18の電位Vout3（＝第3セル出力部電位）をVselect2−Vth1−Vbe3（またはVd）より第1選択電位側の電位に設定することでより充分なresetが各読み出し後ごとに実現される。ここで、Vselect2は第1選択線14の第2選択電位（＝第1セル選択部の第2選択電位）であり、Vth1は第1トランジスタ10のゲート閾値電圧でありpチャネルの場合は負、nチャネルの場合は正、Vbe3は第3素子30がバイポーラトランジスタであるときのベース・エミッタ間電圧であり、Vdは第3素子30が整流素子である場合の順方向電圧である。
【００５８】
なお、第3出力線18へ電流読み出し形のセンスアンプが接続され、そのセンスアンプが信号入力と参照電位入力を有し、その参照電位入力に上記「（Vselect2-Vth1-Vbe(またはVd)）より第1選択側の電位」を接続することが可能である。この電位設定では第1トランジスタ10が電界効果トランジスタの場合トランジスタの動作点が飽和領域から3極管領域（非飽和領域）へと移ってゆくが、電気信号を読み出し中に第3出力線18の電位変動が光電変換セルC1内部の電位変化に及ぼす影響はそれでも少ない。
【００５９】
上記光電変換セルA1からは下記アレイが構成される。すなわち、
第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第1出力線と、
複数の光電変換セルA1からすくなくとも構成され、
該光電変換セルA1は第1セル選択部と第1セル出力部を有し、
該複数の光電変換セルA1は該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルA1の第1セル選択部は該複数の第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルの第1セル出力部は該複数の第1出力線の1つにそれぞれ接続された
ことを特徴とする光電変換アレイR1A。
【００６０】
上記光電変換セルB1またはB2からは下記アレイが構成される。すなわち、
第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第2選択線と、
少なくとも1つの第2出力線と
複数の光電変換セルB1または複数の光電変換セルB2からすくなくとも構成され、
該光電変換セルB1またはB2は第1セル選択部と、第2セル選択部と、第2セル出力部を有し、
該複数の光電変換セルB1またはB2は該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルB1またはB2の第1セル選択部は該複数の第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルB1またはB2の第2セル選択部は該複数の第2選択線の1つにそれぞれ接続され、
該光電変換セルB1またはB2の該第2出力部は該少なくとも1つの第2出力線の1つへそれぞれ接続された
ことを特徴とする光電変換アレイR1B。
このアレイにおいて光電変換セルの種類によって区別する必要のある場合、光電変換セルがB1のときは光電変換アレイR1B1、光電変換セルがB2のときは光電変換アレイR1B2と本発明では呼ぶ。
【００６１】
上記光電変換セルC1からは下記アレイが構成される。すなわち、
第1方向へ延在する複数の第1選択線と、
該第1方向と交差する第2方向へ延在する複数の第3出力線と、
複数の光電変換セルC1からすくなくとも構成され、
該光電変換セルC1は第1セル選択部と第3セル出力部を有し、
該複数の光電変換セルC1は該第1方向と該第2方向へ配列され、
該第1方向へ配列され1つの行をなす該複数の光電変換セルC1の第1セル選択部は該複数の第1選択線の1つにそれぞれ接続され、
該第2方向へ配列され1つの列をなす該複数の光電変換セルの第3セル出力部は該複数の第3出力線の1つにそれぞれ接続された
ことを特徴とする光電変換アレイR1C。
【００６２】
図10は第1方向へm個の光電変換セル（A1またはC1）、第2方向へn個の光電変換セル（A1またはC1）を配列した本発明のアレイの例を示す。アレイ内の光電変換セル数はm × nとした。図10では、光電変換アレイを1000で表記し、その位置にしたがって、1000-1-1、1000-2-1、1000-3-1、1000-4-1、---、1000-m-1、1000-1-2、1000-2-2、1000-3-2、---、1000-m-2、1000-1-3、1000-2-3、1000-3-3、---、1000-m-3、---、1000-i-j（図示せず）、---、1000-m-nと末尾にハイフンで数字を付加している。
14-1、14-2、14-3、---、14-nは第1選択線を示し、第2方向へ配置される光電変換セル数n
だけ用意される場合が多い。各第1選択線14-1、14-2、14-3、---、14-nは同一の行に配置された光電変換セルの第1セル選択部と電気接続される。
15-1、15-2、15-3、---、15-mは第1出力線を示し、第1方向へ配置される光電変換セル数mだけ用意される場合が多い。各第1出力線15-1、15-2、15-3、---、15-mは同一の列に配置された光電変換セルの第1セル出力部と接続される。15-1、15-2、15-3、---、15-mの第1出力線は光電変換セルA1が光電変換セルC1に変わった場合は18-1、18-2、18-3、---、18-mの第3出力線となる（図10のカッコ内に図示）。
ダミーセル等として配置された光電変換セルには第1選択線14-1、14-2、14-3、---、14-nないしは第1出力線15-1、15-2、15-3、---、15-mが電気接続されない場合があるので必ずしも第2方向ないしは第1方向へ配置される光電変換セル数と第1選択線の数ないしは第1出力線の数とは一致しない。
【００６３】
この光電変換アレイ1000の番地（i,j）選択は該複数の第1選択線14-1、14-2、14-3、---、14-nから選ばれた1つの第1選択線14-jと上記複数の第１出力線15-1、15-2、15-3、---、15-mから選ばれた1つの第１出力線15-iとの交点で行われる。このアレイの出力を順次
読み出すためには非選択の複数の第1選択線14-1、14-2、14-3、---、14-nへ該第1選択電
位を供給している状態で、該選ばれた第１選択線14-jを該第1選択電位から該第2選択電位（通常パルス状）を印加することにより個々の光電変換セルの電気信号を順次取り出す。
【００６４】
図11は第1方向へm個の光電変換セル（B1またはB2）、第2方向へn個の光電変換セル（B1またはB2）を配列した本発明のアレイの例を示す。アレイ内の光電変換セル数はm × nとした。図11では、光電変換アレイを1002で表記し、その位置にしたがって、1002-1-1、1002-2-1、1002-3-1、1002-4-1、---、1002-m-1、1002-1-2、1002-2-2、1002-3-2、---、1002-m-2、1002-1-3、1002-2-3、1002-3-3、---、1002-m-3、---、1002-i-j（図示せず）、---、1002-m-nと末尾にハイフンで数字を付加している。
14-1、14-2、14-3、---、14-nは第1選択線を示し、第2方向へ配置される光電変換セル数nだけ用意される場合が多い。各第1選択線14-1、14-2、14-3、---、14-nは同一の行に配置された光電変換セルの第1セル選択部と電気接続される。
16-1、16-2、16-3、---、16-mは第2選択線を示し、第1方向へ配置される光電変換セル数mだけ用意される場合が多い。各第2選択線16-1、16-2、16-3、---、16-mは同一の列に配置された光電変換セルの第2セル選択部と接続される。
【００６５】
17-1、17-2は第2出力線が2つの場合の例で、この2つの第2出力線17-1、17-2から同時に2つの光電変換セルの電気信号出力を得ることができる。たとえばとなり合う光電変換セルに接続された選択線を同時に選択すれば、この2つの第2出力線17-1、17-2からの隣接する光電変換セルの電気信号の差分をリアルタイムで演算することも可能である。第2出力線が1つの場合は光電変換セルからの電気信号出力を順次serial出力として得ることができる。
ダミーセル等として配置された光電変換セルには第1選択線14-1、14-2、14-3、---、14-n、第２選択線16-1、16-2、16-3、---、16-mまたは第2出力線17-1、17-2が電気接続されない場合があるので必ずしも第2方向ないしは第1方向へ配置される光電変換セル数と第1選択線ないしは第2選択線の数とは一致しない。
【００６６】
この光電変換アレイ1002の番地（i,j）選択は該複数の第1選択線14-1、14-2、14-3、---、14-nから選ばれた1つの第1選択線14-jと上記複数の第2選択線16-1、16-2、16-3、---
、16-mから選ばれた1つの第2選択線16-iとの交点で行われる。このアレイの出力を順次読み出すためには非選択の複数の第1選択線14-1、14-2、14-3、---、14-n、非選択の第２選択線16-1、16-2、16-3、---、16-mへそれぞれ該第1選択電位、第3選択電位を供給してい
る状態で、該選ばれた第１選択線14-jと該選ばれた第２選択線16-iをそれぞれ該第1選択
電位、第3選択電位から該第2選択電位（通常パルス状）、第４選択電位（通常パルス状）を印加することにより個々の光電変換セルの電気信号を順次取り出す。
【発明の効果】
【００６７】
本発明では、光電変換素子がフォトトランジスタの場合はコレクタから信号を取り出さず、エミッタから信号を取り出すことにより、コレクタと分離領域および基板間の浮遊容量起因の読み出し遅れが回避され、ミラー効果による遅れの増加をなくす。さらに光電変換セルC1の場合はエミッタで番地選択を行うことにより、電流増幅とともに番地選択も可能となる。本発明により暗電流限界に近い感度で画素情報を読み出すことができる。
【００６８】
読み出し時の信号出力線の雑音、電圧変動が読み出し画素内部または他の画素内部に与える電圧変動等の擾乱を選択素子と光電変換素子の接続の仕方により抑制することができる。
【００６９】
本発明の第1トランジスタ接続方法により番地選択パルス（第1選択線、または第2選択線、または第3出力線へ印加するパルス）の立ちあがり雑音が読み出し信号と逆符号であるので、雑音と信号の分離がしやすい。番地選択パルスの立ち上がり雑音（過渡電流状）が低下後読み出し信号をストローブ処理等により切り出して雑音の影響を避けることが出来る。
【００７０】
増幅形光電変換素子と上記の構成により、高感度でダイナミックレンジの大きい光電変換セルおよび2次元アレイが可能となる。
【００７１】
光電変換素子の設けられる半導体領域（下記実施例では第1半導体領域）の分離構造が少なくとも個々の光電変換セル間では不要であるので、その半導体の光電変換可能な長波長限界にちかい波長を有する光まで光電変換を行うことができる。
【００７２】
光電変換素子の設けられる半導体領域（下記実施例では第1半導体領域）の分離構造が少なくとも個々の光電変換セル間では不要、光電変換セルを構成するトランジスタも分離構造不要のトランジスタが使えるので、MOSLSI製造工程に大きな変化を加えることなく、本発明の光電変換セルおよびアレイの製造が可能である。このためMOSLSIファウンダリでの製造も可能となる。
【図面の簡単な説明】
【００７３】
【図１】フォトトランジスタのコレクタに共通負荷抵抗を接続した2次元アレイ回路図
【図２】フォトトランジスタの1次元アレイ
【図３】フォトトランジスタの他の1次元アレイ
【図４】ベースに容量結合によるX駆動配線を設け、エミッタをY駆動としてコレクタから読み出すフォトトランジスタセル
【図５】フォトトランジスタの他の1次元アレイ
【図６】ダーリントン接続フォトトランジスタの1次元アレイ
【図７】本発明の光電変換セルA1の構成素子接続図
【図８】本発明の光電変換セルB1の構成素子接続図
【図９】本発明の光電変換セルC1の構成素子接続図
【図１０】本発明の光電変換アレイR1A、R1Cの配置、接続図
【図１１】本発明の光電変換アレイR1B1、R1B2の配置、接続図
【図１２】本発明の光電変換セルに用いる増幅形光電変換素子の形態の1つの断面図
【図１３】本発明の光電変換セルに用いる増幅形光電変換素子の形態の他の1つの断面図
【図１４】本発明の光電変換アレイR1Aの電気信号読み出しとセンスアンプとの接続の1様態
【図１５】本発明の光電変換アレイR1Aの電気信号読み出しとセンスアンプとの接続の他の様態
【図１６】本発明の光電変換アレイR1Aのリセット回路の第1様態
【図１７】図16の第1様態リセット回路の動作波形例図
【図１８】本発明の光電変換アレイR1Aのリセット回路の第2様態
【図１９】図18の第2様態リセット回路の動作波形例図
【図２０】本発明の光電変換アレイR1Bのリセット回路の1様態
【図２１】本発明の光電変換アレイR1CまたはR1Aの電気信号センス制御回路の1様態
【図２２】図21の電気信号センス制御回路の動作波形例図
【図２３】本発明の光電変換セルA1の断面図例
【図２４】本発明の光電変換セルA1の平面図例
【図２５】本発明の光電変換セルA1の試作品の電気特性（横軸：第1選択部電圧、縦軸：第1出力部から得られる電気信号電流）
【図２６】本発明の光電変換セルB2の断面図例
【図２７】本発明の光電変換セルB2の他の断面図例
【図２８】本発明の光電変換セルB1の断面図例
【図２９】本発明の光電変換セルC1の断面図例
【発明を実施するための形態】
【００７４】
本発明が適用される光電変換素子の形態の1つが、バイポーラ形フォトトランジスタである。この素子の望ましい形態例は、
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそれぞれ設けられた1つないしは複数の第3半導体領域と、
から少なくとも構成され、
該第2半導体領域が複数の場合は、該第2半導体領域は少なくとも1つを除いてそれ自身に設けられていない該第3半導体領域に電気接続され、
該第3半導体領域が複数の場合は、該第3半導体領域は少なくとも1つを除いてそれ自身が設けられていない該第2半導体領域に電気接続され、
該第1半導体領域は第1電気信号出力部であり、該1つの第3半導体領域は第2電気信号出力部となっていること
を特徴とする光電変換素子BP。
【００７５】
図12にこの光電変換素子BPの構造例および電気接続例の断面図を示す。
図12において、110は第1半導体領域、120-1、120-2、---、120-nは第2半導体領域、130-1、130-2、---、130-nは第3半導体領域である。
それぞれの半導体領域間の相互接続は概念的に点線で示され、図の例では、第2半導体領域120-2はそれに設けられている第3半導体領域130-2以外の第3半導体領域130-1に接続されている。第3半導体領域130-2はそれが設けられている第2半導体領域120-2以外の第2半導体領域（図示せず）に接続されている。第2半導体領域120-nはそれに設けられている第3半導体領域130-n以外の第3半導体領域（図示せず）に接続されている。第3半導体領域130-nは光電変換素子BPの第2電気信号出力としても機能する。この例では半導体領域110が光電変換を司ると同時に第1電気信号出力部としても機能する。
【００７６】
光情報が変換された電気信号は第2半導体領域120-1、120-2、---、120-nと第3半導体領域130-1、130-2、---、130-nで構成される接合が順方向となる方向の電流出力で得られる。本発明では、この方向を「該第2電気信号出力部は該第1電気信号出力部に対して電気信号電流が流れやすい電位差極性」と記述している。
なお、114は第1半導体領域110と同一導電形でより高不純物濃度の領域で表面リークを防
止するために設けることがある。
【００７７】
上記光電変換素子BPでは、該第3半導体領域と電気接続されていない該第2半導体領域と該第1半導体領域110とで主たる光電変換が行われ、その接合がキャリア収集接合となり、第1半導体領域110はバイポーラ形フォトトランジスタおよびバイポーラトランジスタのコレクタ、該第3半導体領域と電気的に接続されていない第2半導体領域はバイポーラ形フォトトランジスタのベース、該第3半導体領域と電気的に接続されている第2半導体領域はバイポーラトランジスタのベース、第3半導体領域はバイポーラ形フォトトランジスタないしバイポーラトランジスタのエミッタとして機能するが、第1、第2、第3半導体領域で構成されるデバイスが増幅作用を発現しない場合でも、第3半導体領域と第2半導体領域とで構成される接合は、非選択時のバイアス関係によってはblockingダイオードとしても作用する。
【００７８】
第2、第3半導体領域の数が2、3と複数の場合は、上記光電変換素子の電流利得と第2電気信号出力部の耐圧は数の分だけ大きくなり有利であるが、セル面積は大きくなる。第2、第3半導体領域の数がそれぞれ1つの場合は、トランジスタの電流利得と第2、第3半導体領域間の接合耐圧を大きく設定することが望ましい。このために第2半導体領域の第2表面の不純物濃度を低濃度ではあるが通常の清浄度では表面空乏が生じない程度の濃度に（例えば5E17〜1E19原子/cc程度に）設定することが望ましい。
【００７９】
第3半導体領域の第3表面の不純物濃度は2E19原子/cc以上とすることが望ましい。第2、第3半導体領域が複数の場合は複合トランジスタの増幅率は1つのトランジスタの複数乗、耐圧は複数倍となるので、第2半導体領域の第2表面の不純物濃度は1E19原子/cc程度まで
増加できる。なお、電流利得が小さい場合でも第2半導体領域と第1半導体領域110との接
合容量に非選択の間にその光電変換セルに照射された光量の積分値に対応する電荷が蓄積されるのでその情報を読み出すことはできる。
【００８０】
第1半導体領域110の表面部分の不純物濃度は低不純物濃度（1E14〜1E17原子/cc程度）とするが光発生したキャリアの裏面方向ないしは横方向拡散を抑えるために大きな不純物濃度（1E18原子/cc以上）を有する領域を裏面（第1表面と対向する面）に設けることが望ましい。第1半導体領域110の低不純物濃度表面部分の厚さ（第1表面から大きな不純物濃度までの距離）は横方向拡散を抑制するためには光電変換セルの一辺の長さ以下とすることが望ましく、光電変換を期待する光の長波長上限光の吸収係数の逆数以上とすることが望ましい。この第1半導体領域110の構造では光発生したキャリアが不純物濃度の大きい下部から表面へ加速される電界が形成されるため光発生したキャリアの収集効率が改善される。また光発生したキャリアが下部へ潜って隣接する光電変換セルへ到達する動きを阻止する。また不純物濃度の大きい下部のキャリア寿命は高不純物濃度のため表面部分より小さくなり、キャリアの拡散長を減少させて、下部へ潜ったキャリアの横方向拡散距離を小さくする働きをもつ。この構成・対策は以後述べる光電変換素子にも適用できる。
【００８１】
本発明が適用される光電変換素子の形態の他の1つが、電界効果形フォトトランジスタである。この素子の望ましい形態例は、
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上に設けられた第3半導体領域と、
該第2半導体領域内に該第1半導体領域と該第3半導体領域間を橋渡すように設けられたチャネル形成領域と、
から少なくとも構成され、
該第1半導体領域は第1電気信号出力部であり、と該第3半導体領域は第2電気信号出力部である
ことを特徴とする光電変換素子FE。
【００８２】
図13にこの光電変換素子FEの構造例の断面図を示す。
図において、110は第1半導体領域、120は第2半導体領域、130は第3半導体領域である。114は第1半導体領域110と同一導電形でより高不純物濃度の領域で表面リークを防止するために設けることがある。140はチャネル領域140である。
第3半導体領域130は光電変換素子FEの第2電気信号出力としても機能する。この例では第1半導体領域110が光電変換を司ると同時に第1電気信号出力部としても機能する。
【００８３】
第2半導体領域120は電界効果トランジスタのゲートとして機能する。第1半導体領域110、第3半導体領域130は電界効果トランジスタのドレインないしはソースとして機能する。第1半導体領域110と第3半導体領域130間にチャネル領域140を経由して流れる電流は第2半導体領域120の電位によって制御される。
光電変換は主として、第1半導体領域110と第2半導体領域120とで行われ、光発生したキャリアの収集は第1半導体領域110と第2半導体領域120との間の接合で行われる。非選択時に該第2半導体領域120へ光発生キャリア電荷の蓄積が行われる。該第2半導体領域120へ第3半導体領域130に対して逆バイアスを供給した後、第2半導体領域120を浮遊状態とすると、光発生キャリアにより充電されて該第2半導体領域120の電位は第3半導体領域130にたいして上記供給された逆バイアスより順バイアスの方向へ変化する（方向が重要で順バイアスになる必要は必ずしもない）。
選択・読み出し時の第2半導体領域120の電位により第1電気信号出力・第2電気信号出力間の電流が変化する。すなわち光量の積分値を電流として読み出すことが出来る。
【００８４】
この光電変換素子FEを本発明の光電変換セルに適用するときは、読み出し時に第3半導体領域130と第2半導体領域120の接合が順方向になる電位差極性のパルスを第3半導体領域130へ印加した後さらにそれと逆方向のパルスを印加するか第3半導体領域130をfloating状態（光電変換セルの該第1トランジスタ10をオフ）とすると、第2半導体領域120が第3半導体領域130に対して逆バイアスに設定され、非選択時の光発生キャリアの蓄積を再開する。
【００８５】
光電変換アレイR1Aの場合、該複数の第1出力線15-1、15-2、15-3、---、15-mから読み出す電気信号が電流の場合は、該複数の第1出力線15-1、15-2、15-3、---、15-mへそれぞれセンスアンプを接続して、電気信号を並列に読み出す。図14にはこの例が示されており、この複数のセンスアンプ2000-1、2000-2、2000-3、---、2000-mの出力電圧をスイッチ回路3000で順次serial信号出力へスイッチして電気信号を取り出すことができる。
【００８６】
たとえば、該複数の第1出力線15-1、15-2、15-3、---、15-mのうち任意の1つの第1出力線15-iへ接続されている光電変換セルへ遮光膜を設けておき、該任意の1つの第1出力線15-iから接続されたセンスアンプの出力を他のセンスアンプの出力から引いた値を電気信号として使用することにより、暗電流成分、選択パルス雑音成分を差し引いた電気信号が得られるので、光電変換アレイR1Aの微弱光感度が改善される。この方法は、第1出力線15-1、15-2、15-3、---、15-mを、第2出力線17-1、17-2、17-3、---、17-m、第3出力線18-1、18-2、18-3、---、18-mと読み替えた他のアレイ構成でも同様な効果が得られる。すなわち、複数の第2出力線17-1、17-2、17-3、---、17-mまたは第3出力線18-1、18-2、18-3、---、18-mのうち任意の1つの第2出力線17-iまたは第3出力線18-iへ接続されている光電変換セルへ遮光膜を設けておき、該任意の1つの第2出力線17-iまたは第3出力線18-iから接続されたセンスアンプの出力を他のセンスアンプの出力から引いた値を電気信号として使
用する。
【００８７】
該複数の第1出力線15-1、15-2、15-3、---、15-mから読み出す電気信号が電圧または電荷の場合は、図15のような並列読み出しはもちろん可能であるが、図15のように1個（または第1出力線数より少数であるが複数個（図示なし））の電圧センスアンプ2001を第1方向に配列された複数の第1出力線15-1、15-2、15-3、---、15-mに順次切り替えて読み出すことができる。この場合は第1出力線15-1、15-2、15-3、---、15-mをスイッチ回路3001で順次センスアンプ2001へ接続してセンスアンプの出力からserial信号として電気信号を取り出すことができる。
【００８８】
本発明のアレイの第1、または第2、または第3出力線から読み出す電気信号をセンスする場合、第1、または第2、または第3出力線から電気信号を読み出す前あるいは読み出した後で、リセット電位に第1、または第2、または第3出力線をリセットしておくことが高精度読み出しには望ましい。この場合センスアンプに参照入力機能があるセンスアンプを用い、その参照入力に参照電位を供給することにより各光電変換セルからの電気信号出力を0電位または一定電位からの差分でセンスアンプ出力を得ることができる。光電変換セルの第1、または第2、または第3出力部からの出力電気信号がその出力部の電位に依存することが多く、その場合は読み出す電気信号が前歴（前に読み出した電気信号）から擾乱を受けないためにも、このリセットが必要である。
【００８９】
さらに、第1、または第2、または第3出力線から電気信号を読み出す読み出し時間後半で第1、または第2、または第3出力線の電位をリセットすることにより、光電変換セルの内部電位をリセットすることができる。これを限られた時間内に行うためにはリセット電位を、第1、第2出力線に対してはすでに述べたように(第2選択電位)−Vth1より第1選択電位側、第3出力線に対しては(第2選択電位)−Vth1−Vbe（またはVd）より第1選択電位側の値に設定することが望ましい。
【００９０】
このリセットのために、図14のアレイ構成（光電変換アレイR1Aの第1様態）へ付加するリセット回路（第1様態）として、
複数の第6トランジスタからなり、
該第6トランジスタは電界効果トランジスタであり、2つの出力（ソース、ドレイン）とゲートを備え、
その出力の一方は各々該複数の第1出力線へ接続され、その他方はリセット電位が供給され、
該第1選択線が第1選択電位にあるとき、または第2選択電位にあって該第1選択電位へ戻る前に該第6トランジスタをオンとする制御電圧パルスが該ゲートへ与えられ、少なくとも該第1選択線が該第1選択電位から該第2選択電位へ遷移する時点では該第6トランジスタをオフとする制御電位がゲートへ与えられる、すなわち、
少なくとも該第1選択線が該第1選択電位から該第2選択電位へ遷移してセンスが開始される時点では該第6トランジスタをオフとする制御電位が該第6トランジスタのゲートへ与えられ、
該第1選択電位は前記光電変換セルの電気信号を該第1セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位である
ることを特徴とするリセット回路RSA1が提供される。
この場合使用されるセンスアンプは電気信号入力のほかに参照入力を有するセンスアンプが望ましい。該参照入力には該リセット電位が供給される。
また、セル内部電位のリセットだけのためであれば、読み出し後、該第1選択線が第2電位にある間だけ該第6トランジスタをオンにすればよい。
上記の制御電圧パルスは第6トランジスタをオフからオン、オンからオフへ駆動する電位
変化をもち、それぞれ上記の必要なタイミングで、たとえば公知のシフトレジスタ等のパルス発生回路からなる制御パルス供給部から供給される。
【００９１】
このリセット回路RSA1の、トランジスタ記号を用いた回路図の具体例を図16に示す。
図において、4010はリセット回路を示す。該リセット回路4010は複数の第6トランジスタ4006-1、4006-2、4006-3、---、4006-j（jは図示せず）、---、4006-mから構成される。該第6トランジスタ4006-1、4006-2、4006-3、---、4006-j（jは図示せず）、---、4006-mは同じ末尾数字の第1出力線15-1、15-2、15-3、---、15-j（jは図示せず）、---、15-mに対応する。該第6トランジスタ4006-1、4006-2、4006-3、---、4006-mは電界効果トランジスタであり、第6トランジスタ4006-j（j=1,2,3,---,m）の2つの出力（ソースまたはドレイン）のうちその一方の出力が第1出力線15-j（j=1,2,3,---,m）へ接続され、他方が（該リセット回路の端子4010-6を介して）リセット電位6001へ接続されている。
センスアンプ2002-1、2002-2、2002-3、---、2002-mの入力2002-1-1、2002-2-1、2002-3-1、---、2002-m-1はそれぞれ対応する該第1出力線15-j（j=1,2,3,---,m）、該第6トランジスタ4006-j（j=1,2,3,---,m）の出力の一方が接続されている。該センスアンプの参照入力2002-1-2、2002-2-2、2002-2-2、---、2002-m-2にはリセット電位6001が接続されている。
【００９２】
第6トランジスタ4006-j（j=1,2,3,---,m）のゲートには（該リセット回路端子4010-3を介して）該第6トランジスタ4006-j（j=1,2,3,---,m）をオフにする電位からオンにする制御電圧パルスが与えられる。オンのための制御電圧パルスは第1選択線電位が第1選択電位である時間の少なくとも1部、または、第1選択線電位が第2選択電位にあり第1選択電位に変化する前段階に第6トランジスタ4006-j（j=1,2,3,---,m）のゲートへ加えられる。後者は光電変換セル内のセル電位リセットのために有効であり、光電変換セルの信号が読み出された後ならば第1選択線電位が第2選択電位にあるときの一部でもよい。言い換えれば、少なくとも該第1選択線14が該第1選択電位から該第2選択電位へ遷移するセンスが開始さ
れる時点では該第6トランジスタ4006-j（j=1,2,3,---,m）をオフとする制御電位が第6ト
ランジスタ4006-j（j=1,2,3,---,m）のゲートへ与えられていればよい。この場合のリセ
ット電位は(第2選択電位)−Vth1より第1選択電位側の電位に設定するとリセットの収束が速い。上記の制御電圧パルスは第6トランジスタをオフからオン、オンからオフへ駆動す
る電位変化をもち、それぞれ上記の必要なタイミングで、たとえば公知のシフトレジスタ等のパルス発生回路からなる制御パルス供給部から供給される。
【００９３】
図17はこのリセット回路RSA1の動作を示す電圧波形例である。波形（5）、（6）、（7）、（8）で示されるように第1選択線14-j（j=1、2、3、---、m）（jは図示されず）が順次第1選択電位→第2選択電位→第1選択電位と変化する電圧パルスで駆動され、該第1選択線14-jに接続されている光電変換セルの電気信号が読み出される。このときリセット回路4010の第6トランジスタ4006-j（j=1、2、3、---、m）（図示されず）のゲートが（9）に示される電圧波形の制御パルスで駆動される。この波形は第6トランジスタがnチャネルの場合の極性で示している。第1選択線14-j（j=1、2、3、---、m）が第1選択電位に駆動されているフェーズで第6トランジスタ4006-j（j=1、2、3、---、m）がオンとなる制御パルスがゲートへ与えられている。図では、第1選択線が第2選択電位に駆動された後半以後からも第6トランジスタ4006-j（j=1、2、3、---、m）がオンとなる制御パルスがゲートへ与えられる場合が示されている。
【００９４】
電圧波形（12）は第1出力線15-1およびセンスアンプ2002入力2002-1-1の電圧波形を示している。点線の丸印の部分でセンスが行われる。第1出力線15-j（j=1,2,3,---,m）およびセンスアンプ2002入力2002-1-j（j=1,2,3,---,m）の場合も同様である。
図の電圧波形の極性は第6トランジスタがnチャネルとして示されている。
【００９５】
図15のアレイ構成（光電変換アレイR1Aの第２様態）へ付加するリセット回路（第2様態）として、
複数の第4トランジスタと1つの第6トランジスタからなり、
該第4トランジスタは電界効果トランジスタであり、2つの出力（ソース、ドレイン）とゲートを備え、該第6トランジスタは電界効果トランジスタであり、2つの出力（ソース、ドレイン）とゲートを備え、
該複数の第４トランジスタの出力の一方はそれぞれ該複数の第1出力線へ接続され、該複数の第4トランジスタの出力の他方はセンスアンプ入力に接続され、
該第6トランジスタの一方の出力は該複数の第4トランジスタの該他方に接続され、
該第6トランジスタの他方の出力はリセット電位が供給され、
該複数の第4トランジスタを順次オフ、オン、オフとする制御電圧パルスが該複数の第４トランジスタのゲートへ順次与えられ、
該第4トランジスタがオフのとき、またはオンからオフへ遷移する前に該第6トランジスタをオンとする制御電圧パルスが該第6トランジスタのゲートへ与えられる、言い換えれば、少なくとも該複数の第4トランジスタの一つがオフからオンへ遷移するセンスが開始される時点では該第6トランジスタをオフとする制御電位が第6トランジスタのゲートへ与えられる、
ことを特徴とする
リセット回路RSA2が提供される。
なお、セル内部電位のリセットだけのためであれば、読み出し後、該第4トランジスタがオンである間だけ該第6トランジスタをオンにすればよい。
上記の制御電圧パルスは第４トランジスタまたは第6トランジスタをオフからオン、オンからオフへ駆動する電位変化をもち、それぞれ上記の必要なタイミングで、たとえば公知のシフトレジスタ等のパルス発生回路からなる制御パルス供給部から供給される。
【００９６】
このリセット回路RSA2のトランジスタ記号を用いた回路図の具体例を図18に示す。4011はリセット回路RSA2全体を示す。該リセット回路4011は第4トランジスタ4004-1、4004-2
、4004-3、---、4004-mと第6トランジスタ4006-0で構成される。第4トランジスタ4004-1
、4004-2、4004-3、---、4004-mは電界効果トランジスタであり、2つの出力（ソース、ドレイン）の一方4004-1-1、4004-2-1、4004-3-1、---、4004-m-1はそれぞれ第1出力線15-1、15-2、15-3、---、15-mに接続されている。該第4トランジスタ4004-1、4004-2、4004-3、---、4004-mの出力の他方はセンスアンプ2003の入力2003-1に接続されている。第6トランジスタ4006-0は電界効果トランジスタであり、2つの出力（ソース、ドレイン）の一方
は該複数の第4トランジスタ4004-1、4004-2、4004-3、---、4004-mの出力の他方に接続され、2つの出力の他方4006-0-2はリセット電位供給手段6001に接続されている。なお、セ
ンスアンプ2003は参照入力を有し、該リセット電位と接続されている。
【００９７】
図19はこのリセット回路RSA2の動作を示す電圧波形例である。光電変換セルから電気信号を読み出すためにまず、ひとつの第1選択線14-i（i=1,2,3,---,n）を第1選択電位から
第２選択電位へ駆動する。図の電圧波形（5）、（6）では１つの第1選択線14-1と続いて
次ぎの第１選択線14-2が駆動される場合が示されている。ひとつの第1選択線14-iが第2電位に駆動されているとき、波形（1）、（2）、（3）、（4）で示すように第4トランジス
タ4004-j（j=1,2,3,---,m）のゲート4004-j-3に第４トランジスタ4004-jがオフ→オン→
オフとなる電圧パルスを順次印加する。これにより第1出力線15-j（j=1,2,3,---,m）とセンスアンプ2003の入力2003-1が順次接続され該ひとつの第1選択線14-iと第1出力線15-jとの交点にある光電変換セルの電気信号が読み出される。第4トランジスタ4004-jがオフ状
態のとき第6トランジスタがオンとなるゲート電位を与えておけばセンスアンプの入力へ
はリセット電位を基点として光電変換セルの電気信号が伝えられる。電圧波形（9）は更
に第4トランジスタ4004-jがオンとなった後半に第6トランジスタがオンとなる動作波形が示されている。この場合は電気信号読み出し後に該光電変換セルのセル内電位をリセットすることができる。図の電圧波形の極性は第4トランジスタ4004-jがpチャネルトランジスタ、第6トランジスタ4006-0がnチャネルとして示されている。
【００９８】
光電変換アレイR1B1、R1B2のためのリセット回路は、
次の接続の第6トランジスタで構成される。
2つの出力（ソース、ドレイン）とゲートを有する電界効果トランジスタである第6トランジスタから構成され、
該出力の一方は光電変換アレイR1Bの第2出力線へ接続され、該出力の他方はリセット電位が与えられ、
光電変換アレイR1Bの第1選択線が第1選択電位でありかつ第2選択線が第3電位であるとき、または該第1選択線が第2選択電位に遷移した後半または該第2選択線が第4電位に遷移した後半に、該ゲートに該第6トランジスタがオンなる電圧パルスが与えられる、言い換えれば、すくなくとも該第2選択線が第4選択電位にあり該第1選択線が第1選択電位から該第2選択電位に遷移する時点、または該第1選択線が該第2選択電位にあり該第2選択線が第3選択電位から第4選択電位に遷移する時点で、該第6トランジスタのゲートに該第6トランジスタがオフになる制御電位が与えられ、
該第1選択電位は前記光電変換セルの電気信号を該第2セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位であり、
該第3選択電位は該第2トランジスタを遮断する電位であり、該第4選択電位は該第2トランジスタを導通させる方向の電位である
ることを特徴とするリセット回路RSB1。
なお、セル内部電位のリセットだけのためであれば、読み出し後、該第1選択線が該第2選択電位でかつ該第2選択線が該第4電位にある間だけ該第6トランジスタをオンにすればよい。
【００９９】
このリセット回路RSB1のトランジスタ記号を用いた回路図の具体例を図20に示す。図において、4020はリセット回路RSB1を示す。該リセット回路4020は第6トランジスタ4006-0
から構成される。該第6トランジスタ4006-0は電界効果トランジスタであり、第6トランジスタ4006-0の2つの出力（ソースまたはドレイン）のうちその一方の出力4006-0-1が第2出力線17へ接続され、他方4006-0-2がリセット電位6001へ接続されている。センスアンプ2002の入力2002-0-1は該第2出力線17、該第6トランジスタの出力の一方4006-0-1が接続されている。該センスアンプ2002の参照入力2002-0-2にはリセット電位供給手段6001が接続されている。
【０１００】
第6トランジスタのゲート4006-0-3には該第6トランジスタをオン、オフする制御電圧パルスが与えられる。
オンのための制御電圧パルスは第1選択線電位が第1選択電位でありかつ第2選択線電位が第3選択電位である時間の少なくとも1部、または、第1選択線電位が第2選択電位にあり第1選択電位に遷移する前段階あるいは第2選択線電位が第4選択電位にあり第3第3選択電位に遷移する前段階に第6トランジスタのゲートへ加えられる。後者は光電変換セル内のセル電位リセットのために有効である。
上記の制御電圧パルスは第6トランジスタをオフからオン、オンからオフへ駆動する電位変化をもち、それぞれ上記の必要なタイミングで、たとえば公知のシフトレジスタ等のパルス発生回路からなる制御パルス供給部から供給される。
【０１０１】
アレイが該光電変換セルC1から構成されている場合（光電変換アレイR1C）は、図14のような並列読み出しの必要はない。非選択光電変換セルの該第3出力部へ非選択電位を供
給するために、該第3出力線18へ第5出力電位を供給し、選択光電変換セルが接続されている第3出力線18へ第6電位を供給することによりアレイ中の1光電変換セルが選択できる。
【０１０２】
図21に示すように、選択光電変換セルが接続されている該第3出力線18-j(j=1,2,3,---,m、図示せず)は、
1）センスアンプ2002に電気信号センス制御回路4030により接続され、
2）第6電位へ該電気信号センス制御回路4030により駆動された後、
3）浮遊状態に該電気信号センス制御回路4030により切り替えられ、
4）複数の第1選択線14-i（i=1,2,3,---,n）のうち該選択光電変換セルが接続されている第1選択線14-iの電位を第1選択電位から第2選択電位へ駆動し、
選択された光電変換セルからの電気信号を該センスアンプ2002でセンスする。
【０１０３】
該電気信号は、電流、電荷、電圧のいずれでもよい。該センスアンプ2002は上記電気信号入力端子のほかに参照入力端子を有するものが望ましく、該参照入力端子へは該第6電位を供給して、電流センスの場合は、その電位近傍で電流センスを行うように設定する。該第6電位はここでは上記リセット電位として兼用できる。電圧センスの場合はその電位からの差として信号電圧をセンスする。電荷センスの場合は、センスアンプ入力に蓄積された電荷が、センスアンプ2002の入力キャパシタンスおよび第3出力線18-jの浮遊キャパシタンスおよび該電気信号センス制御回路4030の信号パスの浮遊キャパシタンスによって電荷-電圧変換された電圧が該第6電位からの変化分としてセンスされる。
【０１０４】
選択された第3出力線18-jへ接続された光電変換セルC1は、複数の第1選択線14-i（i=1,2,3,---,n）を第1選択線スキャン回路で順次第２選択電位へ駆動することによりその電気信号が読み出される。どの第1選択線14-i（i=1,2,3,---,n）も第1選択電位にある時間の少
なくとも1部において、該電気信号センス制御回路4030で該第3出力線18-jを第５電位に駆動することにより隣接する光電変換セルC1からの電気信号の相互重畳を防ぐことができる。また、第1選択線電位が第2選択電位にあり第1選択電位に遷移する前段階に該電気信号
センス制御回路4030で該第3出力線18-jを第6電位に駆動することで光電変換セルC1内のセル電位リセットが可能である。なお、上記手順のうち、1）と2）は入れ替わってもよい。
【０１０５】
なお、この電気信号センス制御回路4030は光電変換セルA1から構成されたアレイR1Aに対しても適用可能である。上記説明で、第3出力線18-jを第1出力線15-jと読み代えることにより同様な動作の説明が可能である。
【０１０６】
上記の該電気信号センス制御回路は下記の構成をとる。
接続回路と、
出力非選択電位設定回路と、
出力選択電位設定回路と、
からなり、
該接続回路は光電変換アレイR1Cの複数の第3出力線とセンスアンプの入力の間に設けられ、
該接続回路は該複数の第3出力線から選択された1つの第3出力線と該センスアンプの入力の間で低抵抗となり、そのほかの第3出力線と該センスアンプの入力の間では高抵抗となり、
該出力非選択電位設定回路は該複数の第3出力線と第5電位供給手段の間に設けられ、
該出力非選択電位設定回路は該複数の第3出力線から選択された第3出力線と該第5電位供給手段間では高抵抗となり、選択されない第3出力線へ第5電位を供給し、
該出力選択電位設定回路は該接続回路のセンスアンプ側（該センスアンプの入力）と第6
電位供給手段の間に設けられ、
該出力選択電位設定回路は該光電変換アレイR1Cの複数の第1選択線がすべて第1選択電位にあるときの少なくとも一部、または、該複数の第1選択線のうちの1つが第2選択電位にあり、該第1選択電位に遷移する前に該接続回路のセンスアンプ側（該センスアンプの入力）に該第6電位を供給し、その他の時点では高抵抗となる、すなわち、該出力選択電位設定回路はすくなくとも、該光電変換アレイR1Cの該複数の第1選択線のうち1つが該第１選択電位から該第2選択電位に遷移する時点で高抵抗となり、
該第1選択電位は前記光電変換セルの電気信号を該第3セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位である
こと特徴とする電気信号センス制御回路。
この場合、センスアンプは入力と出力のほかに参照入力も有し、参照入力には該第6電位が供給されることが望ましい。
【０１０７】
なお、この電気信号センス制御回路は上記第3出力線を第1出力線と読み代え、光電変換アレイR1Aに適用して、光電変換セルA1の並列読み出しの必要性を回避できる。すなわち、
接続回路と、
出力非選択電位設定回路と、
出力選択電位設定回路と、
からなり、
該接続回路は、上記光電変換アレイR1Aの複数の第1出力線とセンスアンプの入力の間に設けられ、
該接続回路は該複数の第1出力線から選択された1つの第1出力線と該センスアンプの入力の間で低抵抗となり、そのほかの第1出力線と該センスアンプの入力の間では高抵抗となり、
該出力非選択電位設定回路は該複数の第1出力線と第5電位供給手段の間に設けられ、
該出力非選択電位設定回路は該複数の第1出力線から選択された第3出力線と該第5電位供給手段間では高抵抗となり、選択されない第1出力線へ第5電位を供給し、
該出力選択電位設定回路は該センスアンプの入力（該接続回路のセンスアンプ側）と第6電位供給手段の間に設けられ、
該出力選択電位設定回路はアレイR1Aの複数の第1選択線がすべて第1選択電位にあるときの少なくとも一部、または、該複数の第1選択線のうちの1つが第2選択電位にあり、該第1選択電位に遷移する前に該センスアンプの入力（該接続回路のセンスアンプ側）に第6電位を供給し、その他の時点では高抵抗となる、すなわち、該出力選択電位設定回路はすくなくとも、該光電変換アレイの該複数の第1選択線のうち1つが該第１選択電位から該第2選択電位に遷移する時点で高抵抗となり、
該第1選択電位は前記光電変換セルの電気信号を該第1セル出力部から遮断する電位であり、該第2選択電位は該第1選択電位に比べて前記光電変換素子の電気信号電流が流れやすい電位差極性の方向の電位である
こと特徴とする電気信号センス制御回路。
【０１０８】
前記電気信号センス制御回路をトランジスタレベルで記述した一例を下記に記す。すなわち、
前記接続回路は複数の第4トランジスタから構成され、
該複数の第4トランジスタは電界効果トランジスタであり、2つの出力部（ソース、ドレイン）を有し、その出力部の一方は前記複数の第3出力線または前記複数の第1出力線にそれぞれ接続され、その出力部の他方はセンスアンプの入力に接続され、
前記出力非選択電位設定回路は複数の第5トランジスタから構成され、
該複数の第5トランジスタは2つの出力部を有し、その出力部の一方は前記複数の第3出力
線にそれぞれ接続され、その出力部の他方は第5電位供給手段に接続され、
前記出力選択電位設定回路は第6トランジスタから構成され、
該第6トランジスタは電界効果トランジスタであり、2つの出力部（ソース、ドレイン）を有し、その出力部の一方は第6電位供給手段に接続され、その出力部の他方は該複数の第4トランジスタの該他方の出力部に接続された、
ことを特徴とする前記電気信号センス制御回路。
【０１０９】
図21はこの電気信号センス制御回路の1様態を示す。
図21において、4030は電気信号センス制御回路の全体を示す。4004-1、4004-2、4004-3、---、4004-mは光電変換アレイR1Cの複数の第3出力線18-1、18-2、18-3、---18,mとセンンスアンプ2002とを時系列的に接続・遮断をするための複数の第４トランジスタ4004-1、4004-2、4004-3、---、4004-mで、接続回路4034を構成する。該複数の第４トランジスタ4004-1、4004-2、4004-3、---、4004-m は電界効果トランジスタでありその2つの出力部（ソース、ドレイン）の一方はアレイの複数の第3出力線（18-1、18-2、18-3、---18-m）へ電気信号センス制御回路4030の端子4030-1、4030-2、4030-3、---、4030-mを介して各々接続され、該複数の第４トランジスタ4004-1、4004-2、4004-3、---、4004-mの出力部の他方は一括して電気信号センス制御回路4030の出力端子4032-0に接続されさらに出力端子4032-0を介してセンスアンプ2002の入力端子2002-1に接続される。
【０１１０】
4005-1、4005-2、4005-3、---、4005-mは光電変換アレイR1Cの複数の第3出力線18-1、18-2、18-3、---18-mと第5電位供給手段5003との間を時系列的に接続・遮断するための複数の第5トランジスタ4005-1、4005-2、4005-3、---、4005-mで電界効果トランジスタまたはバイポーラトランジスタが用いられ、出力非選択電位設定回路4035を構成する。この複数の第5トランジスタ4005-1、4005-2、4005-3、---、4005-mの2つの出力部（ソース、ドレインまたはエミッタ、コレクタ）の一方が光電変換アレイR1Cの複数の第3出力線18-1、18-2、18-3、---18-mへ電気信号センス制御回路4030の端子4030-1、4030-2、4030-3、---、4030-mを介して各々接続され、該複数の第5トランジスタ4005-1、4005-2、4005-3、---、4005-mの出力部の他方は一括して電気信号センス制御回路4030の端子4032-5を介して第5電位供給手段5003に接続される。
【０１１１】
シフトレジスタ回路3003からは、第４トランジスタ4004-1、4004-2、4004-3、---、4004-m、および第5トランジスタ4005-1、4005-2、4005-3、---、4005-mを時系列的にオン、オフ制御するパルスが第４トランジスタ4004-1、4004-2、4004-3、---、4004-mのそれぞれのゲートへ端子4033-1、4033-2、4033-3、---、4033-mを介してまたは第5トランジスタ4005-1、4005-2、4005-3、---、4005-mのそれぞれのゲートまたはベースへ端子4033-01、4033-02、4033-03、---、4033-0mを介して与えられる。
第4トランジスタ4004-1、4004-2、4004-3、---、4004-mと第5トランジスタ4005-1、4005-2、4005-3、---、4005-mの組4004-1および4005-1、4004-2および4005-2、4004-3および4005-3、---、4004-mおよび4005-mがそれぞれ相補形のトランジスタである場合はそれぞれの組のトランジスタのゲートあるいはベースへ与えられる制御パルスは2つから1つへ縮減されて好都合である。
【０１１２】
第6トランジスタ4006-0は出力選択電位設定回路4036を構成し、電界効果トランジスタでありその2つの出力（ソース、ドレイン）の一方が電気信号センス制御回路4030の端子4032-6を介して第6電位供給手段6003に接続され、他方が該複数の第4トランジスタ4004-1、4004-2、4004-3、---、4004-mの該他方の出力部に接続され、電気信号センス制御回路4030の端子4032-0を介してセンスアンプ2002の入力2002-1に接続されている。
第6トランジスタ4006-0はそのゲートに端子4033-63を介して与える制御パルスにより、光電変換セルC1が選択されていないフェーズの少なくとも一部でオンとなるように制御される。
光電変換セルC1が選択されていないフェーズとは光電変換アレイR1Cのすべての第1選択線14-1、14-2、14-3、---、14-nが第1電位となっているフェーズであり、光電変換セルC1が選択されているフェーズとは光電変換アレイR1Cの第1選択線14-1、14-2、14-3、---、14-nのどれかが第2電位となっているフェーズである。
【０１１３】
センスアンプ2002は信号入力2002-1のほかに参照電位入力2002-2を有することが望ましい。参照電位入力2002-2は第6電位供給手段6003から第6電位を供給され、電流センスの場合は信号入力が第6電位近傍でセンスされる。電圧入力の場合はこの第6電位との差分がセンス増幅されて出力する。したがって信号入力のないフェーズでセンスアンプの入力を第6電位にresetする機能をこの電気信号センス制御回路4030が有することは望ましい。
また、光電変換セルC1が選択されているフェーズではオフからオンとすることで、読み出しに続いて光電変換セルC1内部電位のresetが可能となる。この場合resetをより高速に収束させるためには、すでに述べたように、第6電位供給手段6003を(第2選択電位)−Vth1−Vbe（またはVd）より第1選択電位側の値に設定することが望ましい。
【０１１４】
なお、上記電気信号センス制御回路4030の各端子、センスアンプ2002の端子、第5電位供給手段5003の端子、第6電位供給手段6003の端子は、光電変換アレイR1C等と同一チップ上に集積されるときは端子としての形状があるわけでなく、各部、各ブロック間を連続した導電薄膜で接続された形態で提供される。ここで記載されている端子は機能ブロックごとの区切りを表すための便宜的な呼称であり、実態がない場合が多い。回路図上の接続点である。
集積回路上では第5電位供給手段5003または第6電位供給手段6003は外部パッドから第5電位または第6電位を供給する配線であってもよいし、第5電位または第6電位を供給する電源回路であってもよい。
【０１１５】
図22は図21に回路図例が示された電気信号センス制御回路4030関係の電圧波形の一例を示す。
電圧波形の極性は第4トランジスタ4004-1、4004-2、4004-3、---、4004-mがpチャネル電界効果トランジスタ、第5トランジスタ4005-1、4005-2、4005-3、---、4005-mもpチャネル電界効果トランジスタ、第6トランジスタ4006-0がnチャネル電界効果トランジスタの場合を示している。また光電変換セルC1の第1トランジスタ10はpチャネル電界効果トランジスタの場合を示している。
【０１１６】
波形(1)、(2)、(3)、(4)は複数の第5トランジスタ第4トランジスタの対（4005-1,4004-1）、（4005-2,4004-2）、---をオンオフ制御するためにそれらのゲートへ与えられる電圧パルスを示す。
波形(1)は第4トランジスタ4004-1をオフからオンへ駆動するためにそのゲートへ（端子4033-1を介して）与える電圧波形であり、
波形(2)は第5トランジスタ4005-1をオンからオフへ駆動するためにそのゲートへ（端子4033-01）を介して与える電圧波形である。
これらは光電変換アレイR1Cの第3出力線18-1、18-2、18-3、---18-mの電位を制御するために与えられる。
波形（1）（2）は第4、第5のどちらかのトランジスタがオンになる前に、両方のトランジスタがオフとなっているフェーズを確保する時系列で与えられる。この具体例では波形（2）で第5トランジスタ4005-1がオフになった後、波形(1)で第4トランジスタ4004-1をオンとし、次に第4トランジスタ4004-1をオフとした後に第5トランジスタ4005-1をオンとしている。
【０１１７】
第4トランジスタ4004-1がオンとなったとき第3出力線18-1へ第6電位が供給されるように、第6電位供給手段6003にその出力の一方が接続されている第6トランジスタ4006-0がオ
ンとされている。このために波形(9)で示す電圧パルスが（端子4033-63を介して）第6トランジスタ4006-0のゲートへ供給される。
【０１１８】
第4トランジスタ4004-1がオンになっているフェーズで、第1選択線14-1、14-2、14-3、---、14-nが波形(5)、（6）、（7）、（8）に示すように各々第1選択電位→第2選択電位
→第1選択電位と順次駆動される。これにより、第3出力線18-1→端子4030-1→第4トラン
ジスタ4004-1の一方の出力→他方の出力→端子4032を通して第3出力線18-1と各第1選択線14-1、14-2、14-3、---14-nとの交点に位置する光電変換セルC1の電気信号が順次読み出
され、センスアンプ入力端子2002-1を介してセンスアンプへ順次入力される。波形(10)はこのときの第3出力線18-1（これと接続されている端子4030-1）の電圧波形であり、波形(12)はこのときのセンスアンプ入力2002-1の波形である（端子4032-0の波形でもある）。
図中の破線丸印は電気信号がセンスされる時間フェーズを示している。波形(10)すなわち第3出力線18-1の波形の第5電位は第4トランジスタ4005-1がオフ状態であるためにセンス
アンプ入力へは伝わらない。
【０１１９】
上記は第4トランジスタ4004-1がオンとなるフェーズの各回路上の結節点の波形の説明であったが、波形(3)、(4)で表される次の列の第4トランジスタ4004-2がオンとなるフェーズでは、各第1選択線14-1、14-2、14-3、---14-nが第1選択電位から第2選択電位さらに第1選択電位へと順次駆動されることにより、第3出力線18-2と各第1選択線14-1、14-2、14-3、---14-nとの交点に位置する光電変換セルC1の電気信号が順次読み出される。このときの第3出力線18-2の電位変化を表す波形が(11)に示されている。
同様に第j列目の第4トランジスタ4004-j（図示されず）がオンとなるフェーズでは、各第1選択線14-1、14-2、14-3、---14-nが第1選択電位から第2選択電位さらに第1選択電位へと順次駆動されることにより、第3出力線18-j（図示されず）と各第1選択線14-1、14-2、14-3、---14-nとの交点に位置する光電変換セルC1の電気信号が順次読み出される。
【０１２０】
なお、該電気信号が読み出されていないとき（すべての第1選択線14-1、14-2、14-3、---14-nの電位が第1選択電位のとき）第6トランジスタ4006-0をオンとすることにより、電気信号を読み出す間の時間にセンス回路入力を第6電位にリセットできるので、参照電位入力2002-2に第6電位を供給されたセンスアンプ2002の出力は、電気信号入力のない時間において、ゼロまたは一定電位で動作する。
第1選択線14-1、14-2、14-3、---14-nのうち、どれかの電位が第2選択電位となっていて、該電気信号が読み出された後のフェーズで第6トランジスタ4006-0をオンとすることにより、そのとき選択されている光電変換セルC1のセル内部電位リセットが可能となる。その場合の第6電位を(第2選択電位)−Vth1−Vbe（またはVd）より第1選択電位側の値に設定することで、セル内部電位のより高速な収束が可能となる。
【実施例】
【０１２１】
本発明の光電変換セルA1の構造例A1strは下記。すなわち、
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそれぞれ設けられた1つないしは複数の第3半導体領域と、
第7表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第7半導体領域と離間してかつ該第7半導体領域と該第1表面方向に対向して設けられた第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面の少なくとも1部に設けられた
第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
から少なくとも構成され、
該第3半導体領域は1つを除いてそれ自身が設けられていない該第2半導体領域に電気接続され、
該第3半導体領域と電気的に接続されていない該第2半導体領域は該第1半導体領域と主たる光電変換接合を形成し、
該第2半導体領域と接続されていない該1つの第3半導体領域は該第7半導体領域と電気接続され、
該第8半導体領域は光電変換セルの第1セル出力部を構成し、
該第1ゲートは第1セル選択部を構成する
ことを特徴とする光電変換セルA1str。
【０１２２】
図23にこの光電変換セルA1strの構造例および電気接続例の断面図を示す。
図において、110は第1半導体領域、120-1、120-2、120-3は第2半導体領域、130-1、130-2、130-3は第3半導体領域である。該第1半導体領域110、第2半導体領域120-1、120-2、120-3、第3半導体領域130-1、130-2、130-3で光電変換セルの光電変換素子100を構成する。
それぞれの半導体領域間の相互接続は概念的に点線で示され、図の例では、第2半導体領域120-2はそれに設けられている第3半導体領域130-2以外の第3半導体領域130-1に接続されている。第2半導体領域120-3はそれに設けられている第3半導体領域130-3以外の第3半導体領域130-2に接続されている。第3半導体領域130-3は第8半導体領域280に接続されている。第7半導体領域270は光電変換セルA1の第1セル出力部を構成する。61は光電変換アレイR1Aを構成する場合の第1出力線15への接続を模式的に示している。第1ゲート112は第1半導体領域110の第1表面の第7、第8半導体領域270、280に挟まれた部分およびその隣接する第7、第8半導体領域270、280の表面の上に形成された第1絶縁膜111を介して、その電位変化により第7、8半導体領域間の第1半導体領域110の第1表面内または第1表面上にチャネルを誘起・消滅させる。該第7、第8半導体領域270、280、第7、第8半導体領域270、280で挟まれた第1半導体領域110の第1表面、第1絶縁膜111、第1ゲート112で第1トランジスタ10を構成する。該第1ゲート112はこの光電変換セルA1の第1セル選択部を構成する。31は光電変換アレイR1Aを構成する場合の第1選択線14への接続を模式的に示している。
【０１２３】
図23の構造の第1半導体領域110はn形でもp形でも可能であるが、1実施例として図24の構造をシリコン半導体で実現するときは下記の組み合わせ例が可能である。
第1半導体領域110は1〜10Ωcm n形シリコン基板である。なお、長波長光感度向上、隣接セル間光情報ミキシング防止、雑音防止効果を狙って低抵抗n形Si基板上の高抵抗n形エピタキシアル層（10〜20μm厚）としても実施することができる。
第２半導体領域120-1、120-2、120-3は表面不純物濃度が1E18〜1E19（原子/cm3）のp形シリコン、
第3半導体領域130-1、130-2、130-3はその深さがそれぞれ収容されている第2半導体領域120-1、120-2、120-3の深さより浅く、表面不純物濃度がそれぞれ収容されている第2半導体領域120-1、120-2、120-3より大きい1E19〜1E21（原子/cm3）のn形シリコン、
第7、第8半導体領域270、280は表面不純物濃度が1E19〜1E20（原子/cm3）のｐ形シリコンで形成される。
第1絶縁膜111は30〜40nm厚のシリコン酸化膜、第1ゲート112はp形多結晶シリコンである。
【０１２４】
図24にこの光電変換セルA1strの平面図例を示す。図23と同じ数字記号は同じ断面構造
を有し、同じ機能を果たす。なお、図で示す第1半導体領域110の表面は表面漏洩電流を防止するために半導体領域114で覆われている。図23に示されていないコンタクトホールも
図24では示されており、123-2、123-3はそれぞれ第２半導体領域120-2、120-3上に設けられた絶縁膜に穿孔された配線用コンタクトホールであり、133-1、133-2、133-3はそれぞ
れ第3半導体領域130-1、130-2、130-3上に設けられた絶縁膜へ穿孔された配線用コンタクトホールである。273、283はそれぞれ第7、第8半導体領域270、280上に設けられた絶縁膜へ穿孔された配線用のコンタクトホール、313は第1ゲート延在部分上の絶縁膜へ穿孔されたコンタクトホールである。図24には図23において模式的に点線で記載されている相互接続が平面図形で示されているが番号付けは省く。なお、第7、8半導体領域270、280の第1
ゲート112の長手方向に沿った寸法（チャネル幅）はセルの電気信号読み出し速度、また
はリセット速度を速めるために図24の例より大きく設定することができる。図24で14-kはアレイを構成するときの第1選択線14であり、15-jはアレイを構成するときの第1出力線15である。
【０１２５】
図25は図24の光電変換セルA1strをCMOSベースの製造プロセスに、第2半導体領域120-1、120-2、120-3作成のためにイオン注入、拡散工程の1工程のドーズとドライブイン温度、時間に変更を加えて作成した光電変換セルA1strの微弱光照射時の第1セル出力部の電圧電流特性を示す。第1セル出力部からは第2半導体領域120-1と第1半導体領域110で形成される
ホトダイオードの光電流の約38万倍の電流が得られていることが確かめられている。この光電変換セルA1strでは第1選択電位はVcc（5V）、第2選択電位はVss（0V）に設定されて
いる。この場合、第1セル選択部電位Vselectp1が第２選択電位から1V強増加するまで第1
出力線15（０Ｖに設定された）から読み出される信号電流Iout1に大きな変化はない。ま
た、第1セル選択部の電位が第1選択電位から約0.5V少ない状態までは光電変換セルA1str
からの電流は遮断されている。この光電変換セルA1strの暗電流は1E-11Aのレベルである
。この実験に使われた照明は室内照明レベルより桁違いに暗いので、出力電流は図25の値が上限ではなく照度を増加すれば一桁は増加する。従って、本発明の光電変換セルA1str
では7桁のダイナミックレンジが可能である。なお出力電流上限は、第1トランジスタ10のチャネル幅で決まっている。
【０１２６】
第1選択部14へ第1選択電位から第2選択電位へ変化する電圧パルスを与えた動作では、第2半導体領域120-1と第1半導体領域110で形成される接合容量に蓄積された電荷の放電電流の約40万倍の過渡電流が得られている。該接合に蓄積される電荷が小さくても、雑音から識別できる信号電流で読み出すことができる。
なお、図で、Vout1は第1セル出力部電圧、縦軸Iout1は第1セル出力部電圧Vout1を0Vとしたときの第1セル出力部からの読み出し直流電流、横軸1st select port voltage, Vselectp1 は第1セル選択部電圧。これらの電圧は光電変換セルの一方の電源電位Vss（測定では0Vに固定）を基準にしてそれぞれ第1セル出力部、第1セル選択部の電位を電圧で表した。この測定に用いた他方の電源電位VccはVss+5Vとしている。
【０１２７】
本発明の光電変換セルB2の構造例B2strは下記。すなわち、
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそれぞれ設けられた1つないしは複数の第3半導体領域と、
第4表面と逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該1つないしは複数の第2半導体領域と離間して設けられた第4半導体領域と、
該第4半導体領域の該第4表面へ互いに離間して設けた第1導電形の第5、第6半導体領域と
該第5半導体領域と該第6半導体領域にはさまれた該第4半導体領域の該第4表面内または該第4表面上にすくなくとも一部が設けられた第4ゲート絶縁膜と該第4ゲート絶縁膜上に該第5半導体領域と該第6半導体領域を橋渡すごとく設けられた第4ゲートと、
第7表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第4半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、
第4、第7半導体領域と離間してかつ該第7半導体領域と該第1表面方向に対向して設けられた第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面内または該第1表面上にその少なくとも一部が設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
から少なくとも構成され、
該第3半導体領域は1つを除いてそれ自身が設けられていない該第2半導体領域に電気接続され、
該第3半導体領域と電気接続されていない該第2半導体領域は該第1半導体領域と主たる光電変換接合を形成し、
該第2半導体領域と接続されていない該1つの第3半導体領域は該第5半導体領域と電気接続され、
該第6半導体領域と該第8半導体領域とが電気接続され、
該第7半導体領域は光電変換セルの第2セル出力部を構成し、
該第1ゲートは第1セル選択部を構成し、該第4ゲートは第２セル選択部を構成する
ことを特徴とする光電変換セルB2str。
【０１２８】
上記光電変換セルB2strでは第4半導体領域と該第8半導体領域とは連続して形成するこ
とができる。
【０１２９】
上記光電変換セルB2strでは該第8半導体領域と該第6半導体領域は2E19原子/cc以上の不純物濃度部分で接触させて相互の電気接続を行うことができる。
【０１３０】
本発明で2つの領域が「電気接続されている」状態は、動作に支障のない程度の抵抗値で2つの領域が接続されることを指す。通常は該2つの領域上に設けられたパッシベーションを兼ねた絶縁膜上に導電膜を設け、該2つの領域上の該絶縁膜に設けた2つのコンタクトホールを経由して、該2つの領域表面内または表面上に該導電膜を接触させて実現するが、コンタクトホールがなく、該導電膜が絶縁膜を介して2つの領域を容量結合する場合も交流的に電気接続されたことになる。
【０１３１】
更に、第8半導体領域と第6半導体領域とが2E19原子/cc以上の高不純物濃度部分で互い
に接している場合はこれらの領域を電気接続するための導電膜を設ける必要がない低抵抗接合が形成される場合がある。
【０１３２】
図26にこの光電変換セルの構造例および電気接続例B2strの断面図を示す。
図において、図23同様、110は第1半導体領域、120-1、120-2は第2半導体領域、130-1、130-2は第3半導体領域である。該第1半導体領域110、第2半導体領域120-1、120-2、第3半導体領域130-1、130-2で光電変換セルB2の光電変換素子100を構成する。270、280は第7、第8半導体領域、111、112は第1絶縁膜、該第1絶縁膜上に設けられた第1ゲートである。第1ゲート112は第1半導体領域110の第1表面の第7、第8半導体領域270、280に挟まれた部分およびその隣接する第7、第8半導体領域270、280の表面の上に形成された第1絶縁膜111を介して、その電位変化により第7,8半導体領域270、280間の第1半導体領域110の第1表面内または第1表面上にチャネルを誘起・消滅させる。第7、第8半導体領域270、280、第7、第8半導体領域270、280で挟まれた第1半導体領域110の第1表面、第1絶縁膜111、第1ゲート112で第1トランジスタ10を構成する。140、150、160はそれぞれ第4、第5、第6半導体領域、141は該第4半導体領域の第4表面上に設けられた第4絶縁膜、142は該第4絶縁膜上に設けられた第4ゲートである。第4ゲート142は第4半導体領域140の第4表面の第5、第6半導体領域150、160に挟まれた部分およびその隣接する第5、第6半導体領域150、160の表面の上に形成された第4絶縁膜141を介して、その電位変化により第5,6半導体領域150、160間の第4半
導体領域140の第４表面内または第４表面上にチャネルを誘起・消滅させる。第5、第6半導体領域150、160、第5、第6半導体領域150、160で挟まれた第4半導体領域の第4表面、第4絶縁膜141、第4ゲート142で第2トランジスタ20を構成する。
【０１３３】
それぞれの半導体領域間の相互接続は概念的に点線で示され、図の例では、第2半導体領域120-2はそれに設けられている第3半導体領域130-2以外の第3半導体領域130-1に接続されている。第3半導体領域130-2は第5半導体領域150に接続されている。第6半導体領域160は第8半導体領域280に接続されている。第7半導体領域270は光電変換セルB2の第2セル出力を構成する。62は光電変換アレイR1B2を構成する場合の第2出力線17への接続を模式的に示している。該第1ゲート112はこの光電変換セルB2の第1セル選択部を構成する。31は光電変換アレイR1B2を構成する場合の第1選択線14への接続を模式的に示している。第４ゲート142はこの光電変換セルB2の第2セル選択部を構成する。41は光電変換アレイR1B2を構成する場合の第2選択線16への接続を模式的に示している。42は第4半導体領域140の第４バイアス電位への接続を模式的に示している。
【０１３４】
図27は図26の光電変換セルB2strの構造例および電気接続例の断面図において、第4半導体領域140と第8半導体領域280とを接触させた場合の断面図を示す。このような構成とすることにより、第4半導体領域140への第4バイアス電位配線が不要となりかつ第4半導体領域140と第8半導体領域280間に要していた面積が削減でき、光電変換セルB2strの面積の縮小が可能となる。
更に図に示すように第6半導体領域160と第8半導体領域280とを接触させることができ、一層の面積縮小が可能となる。このとき第6半導体領域160と第8半導体領域280の接触部分で不純物濃度が2E19原子/cc以上であれば接触抵抗が小さくなり金属薄膜による相互接続（図において点線で模式的に示されている）は不要となる。
【０１３５】
本発明の光電変換セルB1の構造例B1strは下記。すなわち、
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそれぞれ設けられた1つないしは複数の第3半導体領域と、
第7表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第7半導体領域と離間してかつ該第7半導体領域と対向して設けられた第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面の少なくとも1部に設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
第9表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第7、第8半導体領域と離間して設けられた第9半導体領域と、
第10表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該第2、第8、第9半導体領域と離間してかつ該第9半導体領域と対向して設けられた第10半導体領域と、
該第9半導体領域と該第10半導体領域にはさまれた該第1表面の少なくとも1部に設けられた第2ゲート絶縁膜と該第2ゲート絶縁膜上に該第9半導体領域と該第10半導体領域を橋渡すごとく設けられた第2ゲートと、
から少なくとも構成され
該第3半導体領域は1つを除いてそれ自身が設けられていない該第2半導体領域に電気接続され、
該第3半導体領域と電気的に接続されていない該第2半導体領域は該第1半導体領域と主た
る光電変換接合を形成し、
該第2半導体領域と接続されていない該1つの第3半導体領域は該第8半導体領域と電気接続され、
該第7半導体領域と該第10半導体領域とが電気接続され、
該第9半導体領域は光電変換セルの第2セル出力部を構成し、
該第1ゲートは第1セル選択部を構成し、該第2ゲートは第2セル選択部を構成する
ことを特徴とする光電変換セルB1str。
【０１３６】
図28にこの光電変換セルB1strの構造例および電気接続例の断面図を示す。
図において、図23同様、110は第1半導体領域、120-1、120-2は第2半導体領域、130-1、130-2は第3半導体領域である。該第1半導体領域110、第2半導体領域120-1、120-2、第3半導体領域130-1、130-2で光電変換セルB1の光電変換素子100を構成する。270、280は第7、第8半導体領域、111、112は第1絶縁膜、該第1絶縁膜上に設けられた第1ゲートである。第1ゲート112は第1半導体領域110の第1表面の第7、第8半導体領域270、280に挟まれた部分およびその隣接する第7、第8半導体領域270、280の表面の上に形成された第1絶縁膜111を介して、その電位変化により第7,8半導体領域270、280間の第1半導体領域110の第1表面内または第1表面上にチャネルを誘起・消滅させる。第7、第8半導体領域270、280、第7、第8半導体領域270、280で挟まれた第1半導体領域110の第1表面、第1絶縁膜111、第1ゲート112で第1トランジスタ10を構成する。290、300はそれぞれ第9、第10半導体領域、121は該第1半導体領域の第1表面上に設けられた第2絶縁膜、122は該第2絶縁膜上に設けられた第2ゲートである。第2ゲート122は第1半導体領域110の第1表面の第9、第10半導体領域290、300に挟まれた部分およびその隣接する第9、第10半導体領域290、300の表面の上に形成された第2絶縁膜121を介して、その電位変化により第9,10半導体領域290、300間の第1半導体領域110の第1表面内または第1表面上にチャネルを誘起・消滅させる。第9、第10半導体領域290、300、第9、第10半導体領域290、300で挟まれた第1半導体領域110の第1表面、第2絶縁膜121、第2ゲート122で第2トランジスタ20を構成する。
【０１３７】
それぞれの半導体領域間の相互接続は概念的に点線で示され、図の例では、第2半導体領域120-2はそれに設けられている第3半導体領域130-2以外の第3半導体領域130-1に接続されている。第3半導体領域130-2は第8半導体領域280に接続されている。第7半導体領域270は第10半導体領域300に接続されている。第9半導体領域290は光電変換セルB1の第2セル出力部を構成する。62は光電変換アレイR1B1を構成する場合の第2出力線17への接続を模式的に示している。該第1ゲート112はこの光電変換セルB1の第1セル選択部を構成する。31は光電変換アレイR1B1を構成する場合の第1選択線14への接続を模式的に示している。第2ゲート122はこの光電変換セルB1の第2セル選択部を構成する。41は光電変換アレイR1B1を構成する場合の第2選択線16への接続を模式的に示している。
なお、第7半導体領域270と第10半導体領域300は離間することなく接触して光電変換セルB1面積の縮小を図ることができる。
【０１３８】
本発明の光電変換セルC1の構造例C1strは下記。すなわち、
第1表面と第1導電形とを有する第1半導体領域と、
第2表面と該第1導電形の逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に設けられた1つないしは複数の第2半導体領域と、
第3表面と第1導電形とを有し、該第2半導体領域の該第2表面内または該第2表面上にそれぞれ設けられた1つないしは複数の第3半導体領域と、
第11表面と逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該1つないしは複数の第2半導体領域と離間して設けられた第11半導体領域と、
第12表面と第1導電形を有し、該第11半導体領域の該第11表面内または該第11表面上に設けられた第12半導体領域と、
第7表面と逆導電形とを有し、該第1半導体領域の該第1表面内または該第1表面上に該1つ
ないしは複数の第2半導体領域と離間して設けられた第7半導体領域と、
第8表面と逆導電形を有し、該第1半導体領域の該第1表面内または該第1表面上に該1つないしは複数の第2半導体領域、該第7半導体領域、該第11半導体領域とそれぞれ離間してかつ該第7半導体領域と該第1表面方向に対抗して設けられた第8半導体領域と、
該第7半導体領域と該第8半導体領域にはさまれた該第1表面内または該第1表面上に少なくともその一部が設けられた第1ゲート絶縁膜と該第1ゲート絶縁膜上に該第7半導体領域と該第8半導体領域を橋渡すごとく設けられた第1ゲートと、
から少なくとも構成され、
該第2半導体領域は少なくとも1つを除いてそれ自身に設けられていない該第3半導体領域に電気接続され、
該第3半導体領域は少なくとも1つを除いてそれ自身が設けられていない該第2半導体領域に電気接続され、
該1つの第3半導体領域は該第8半導体領域に電気接続され、
該第7半導体領域は該第11半導体領域と電気接続され、
該第1ゲートは第セル1選択部を構成し、
該第12半導体領域は第3セル出力部を構成する
ことを特徴とする光電変換セルC1str。
【０１３９】
該第7半導体領域と該第11半導体領域とは接して配置してセル面積の縮小を図ることができる。
【０１４０】
図29にこの光電変換セルC1strの構造例および電気接続例の断面図を示す。
図において、図23同様、110は第1半導体領域、120-1、120-2は第2半導体領域、130-1、130-2は第3半導体領域である。該第1半導体領域110、第2半導体領域120-1、120-2、第3半導体領域130-1、130-2で光電変換セルC1の光電変換素子100を構成する。270、280は第7、第8半導体領域、111、112は第1絶縁膜、該第1絶縁膜上に設けられた第1ゲートである。第1ゲート112は第1半導体領域110の第1表面の第7、第8半導体領域270、280に挟まれた部分およびその隣接する第7、第8半導体領域270、280の表面の上に形成された第1絶縁膜111を介して、その電位変化により第7,8半導体領域270、280間の第1半導体領域110の第1表面内または第1表面上にチャネルを誘起・消滅させる。第7、第8半導体領域270、280、第7、第8半導体領域270、280で挟まれた第1半導体領域110の第1表面、第1絶縁膜111、第1ゲート112で第1トランジスタ10を構成する。310、320はそれぞれ第11、第12半導体領域310、320である。この第11,12半導体領域310、320と第1半導体領域110で第3素子30を構成する。
【０１４１】
それぞれの半導体領域間の相互接続は概念的に点線で示され、図の例では、第2半導体
領域120-2はそれに設けられている第3半導体領域130-2以外の第3半導体領域130-1に接続
されている。第3半導体領域130-2は第8半導体領域280に接続されている。第7半導体領域270は第11半導体領域310に接続されている。該第1ゲート112はこの光電変換セルC1の第1セル選択部を構成する。31は光電変換アレイR1Cを構成する場合の第1選択線14への接続を模式的に示している。第12半導体領域320は光電変換セルC1の第3セル出力を構成する。光電変換セルC1の選択には第12半導体領域320と第11半導体領域310間に形成される接合の整流特性を利用する。第3セル出力部が第5出力電位のときは該接合が逆バイアスされ光電変換セルC1の信号電流は読み出されない。第3セル出力部が第6出力電位の場合は該接合が順バイアスされ光電変換セルC1の信号電流は読み出される。このとき読み出される電流は第1
半導体領域110をコレクタ、第11半導体領域310をベース、第12半導体領域320をエミッタ
としたバイポーラトランジスタ動作で増幅される様に各半導体領域の不純物濃度を設定することができる。63は光電変換アレイR1Cを構成する場合の第3出力線18への接続を模式的に示している。
【０１４２】
なお、第7半導体領域270と第11半導体領域310は離間することなく接触して光電変換セ
ル面積の縮小を図ることができる。
【産業上の利用可能性】
【０１４３】
本発明により、高感度、高ダイナミックレンジの光電変換セルとアレイが標準MOSLSI工程に近い工程で実現できる。シリコンで作成しても（近）赤外感度を有するアレイが得られるので、低価格で安心安全のための監視カメラを実現できる。
【符号の説明】
【０１４４】
10：第1トランジスタ
11：第1トランジスタの第1出力部
12：第1トランジスタの第2出力部
13：第1トランジスタの第3制御部
14、14-ｋ：第1選択線
15、15-ｊ：第1出力線
16：第2選択線
17：第2出力線
18：第3出力線
20：第2トランジスタ
24：第2トランジスタの第4出力部
25：第2トランジスタの第5出力部
26：第2トランジスタの第6制御部
30：第3素子
31：アレイ接続する場合の第1選択線への接続（模式的表示）
41：アレイ接続する場合の第2選択線への接続（模式的表示）
42：第4バイアス電位への接続（模式的表示）
36：第3素子の第6出力部
37：第3素子の第7入力部
38：第3素子の第8出力部
61：アレイを構成する場合の第1出力線への接続（模式的表示）
62：アレイを構成する場合の第2出力線への接続（模式的表示）
63：アレイを構成する場合の第3出力線への接続（模式的表示）
100：光電変換素子
101：光電変換素子の第1電気信号出力部
102：光電変換素子の第2電気信号出力部
110：第1半導体領域
111：第1絶縁膜
112：第1ゲート
114：より高不純物濃度の領域
120：第2半導体領域
123：コンタクトホール
130：第3半導体領域
133：コンタクトホール
140：第4半導体領域
141：第4絶縁膜
142：第4ゲート
150：第5半導体領域
160：第6半導体領域
270：第7半導体領域
273：コンタクトホール
280：第8半導体領域
283：コンタクトホール
310：第11半導体領域
320：第12半導体領域
313：コンタクトホール
1000：光電変換セル
1002：光電変換セル
2000：センスアンプ
2001：センスアンプ
2002：参照入力付センスアンプ
2010：第1セルバイアス
2030：第3セルバイアス
3000：スイッチ回路
3001：スイッチ回路
3003：シフトレジスタ回路
4004：第4トランジスタ
4005：第5トランジスタ
4006：第6トランジスタ
4010：リセット回路
4011：リセット回路
4020：リセット回路
4030：電気信号センス制御回路
4034：接続回路
4035：出力非選択電位設定回路
4036：出力選択電位設定回路
5003：第5電位供給手段
6001：リセット電位供給手段
6003：第6電位供給手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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