(57)【特許請求の範囲】
【請求項１】
電子部品が実装され、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｌｉｃｏｎ  Ｖｉａ）構造を持つシリコンインターポーザであって、
前記電子部品の実装面に給電用ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）を積層し、
前記給電用ＦＰＣから前記電子部品へ電流を供給し、
前記電子部品を表面に実装し、そのパッケージを少なくともビルドアップ基板及びセラミック基板のいずれかからなるインターポーザに実装し、
前記インターポーザとの接続部のパッド数において前記ＦＰＣから供給される電流分のパッド数を削除することを特徴とするシリコンインターポーザ。
【請求項２】
前記給電用ＦＰＣの層数を２層以上とし、かつその層間において電源層とグランド層とを対向させることを特徴とする請求項１に記載のシリコンインターポーザ。
【請求項３】
前記パッド数の削除により前記接続部のパッドピッチを拡げることを特徴とする請求項１または２に記載のシリコンインターポーザ。
【請求項４】
上記の請求項１から請求項３のいずれかに記載のシリコンインターポーザを用いることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリコンインターポーザ及びそれを用いる半導体装置に関し、特にＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｌｉｃｏｎ  Ｖｉａ：シリコン貫通電極）構造を持つシリコンインターポーザに関する。
【背景技術】
【０００２】
ＣＰＵ（中央処理装置）等の電子部品は、ＬＳＩ（大規模集積回路）間の配線を担うインターポーザに実装される。電子部品が実装されたインターポーザパッケージは、図９に示すように、マザーボード等のプリント配線板４に実装される。
【０００３】
電子部品３の主成分はシリコンであり、その電子部品３が実装されるインターポーザ５の材料は、有機もしくはセラミック材料である。シリコンの熱膨張係数は２．６ｐｐｍ程度、有機を材料とするインターポーザ５の熱膨張係数は１２〜１７ｐｐｍであることから、加熱実装時の反り量に違いが生じ、実装完了後に電子部品３とインターポーザ５との間で応力が内在するという問題がある。
【０００４】
シリコンインターポーザを使って応力を緩和する技術としては、インターポーザ両面に電子部品及びシリコンインターポーザを実装して応力を緩和する方法がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−０８２２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した電子部品が実装されるインターポーザパッケージでは、電子部品の主成分がシリコンであり、その電子部品が実装されるインターポーザの材料が有機もしくはセラミック材料であり、シリコンの熱膨張係数が２．６ｐｐｍ程度、有機を材料とするインターポーザの熱膨張係数が１２〜１７ｐｐｍであることから、加熱実装時の反り量に違いが生じ、実装完了後に電子部品とインターポーザとの間で応力が内在するという問題がある。
【０００７】
また、熱膨張係数の差から電子部品のＯＮ／ＯＦＦによっても応力が発生するという問題がある。
【０００８】
さらに、マザーボート等のプリント配線板に実装された電源部品から電子部品への電流経路は、電源部品→プリント配線板→インターポーザ→電子部品というルートをたどり、ＣＰＵ等の大電流消費電子部品では、その給電経路の抵抗やインダクタンスが大きいという問題がある。
【０００９】
一般的に、インターポーザパッケージの信号ピンは外周に配置され、コア電源は中央にアサインされる。よって、プリント配線板において、インターポーザパッケージ下の給電プレーンのイメージは図１０に示すようになり、ここで抵抗及びインダクタンスが上昇する。
【００１０】
そこで、本発明の目的は上記の問題点を解消し、給電経路のインダクタンス及び抵抗を下げることができるシリコンインターポーザ及びそれを用いる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明によるシリコンインターポーザは、電子部品が実装され、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｌｉｃｏｎ  Ｖｉａ）構造を持つシリコンインターポーザであって、
前記電子部品の実装面に給電用ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）を積層し、
前記給電用ＦＰＣから前記電子部品へ電流を供給することを特徴とする。
【００１２】
本発明による半導体装置は、上記のシリコンインタポーザを用いることを特徴とする。
【発明の効果】
【００１３】
本発明は、上記のような構成及び動作とすることで、給電経路のインダクタンス及び抵抗を下げることができるという効果が得られる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態によるＦＰＣ付きシリコンインターポーザの構成例を示す図である。
【図２】本発明の実施の形態によるＦＰＣ付きシリコンインターポーザのプリント配線板への実装例を示す図である。
【図３】図２のＦＰＣ付きシリコンインターポーザを表面側から見た状態を示す図である。
【図４】本発明の実施の形態によるＦＰＣの断面を示す図である。
【図５】本発明の実施の形態によるＦＰＣ付きシリコンインターポーザの製造工程を示す図である。
【図６】本発明の実施の形態によるＦＰＣ付きシリコンインターポーザの製造工程を示す図である。
【図７】本発明の他の実施の形態によるＦＰＣ付きシリコンインターポーザの構成例を示す図である。
【図８】本発明の他の実施の形態によるＦＰＣの構成例を示す図である。
【図９】本発明に関連するインターポーザパッケージのプリント配線板への実装を示す図である。
【図１０】本発明に関連するプリント配線板におけるインターポーザパッケージ下の給電プレーンのイメージを示す図である。
【発明を実施するための形態】
【００１５】
次に、本発明の実施の形態について図面を参照して説明する。まず、本発明によるシリコンインターポーザの概要について説明する。
【００１６】
本発明は、電子部品が実装され、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｌｉｃｏｎ  Ｖｉａ：シリコン貫通電極）構造を持つシリコンインターポーザに関する。本発明では、このシリコンインターポーザにおいて、電子部品実装面にＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ；フレキシブルプリント配線板）が積層されている。
【００１７】
このシリコンインターポーザにおいては、そのＦＰＣから電子部品へ電流を供給することで、給電経路の抵抗値及びインダクタンスを減少させ、電子部品の電源ノイズ耐性を高めることができる。この時、ＦＰＣの層構成は、電源層とグランド層とを対向させてキャパシタンスを形成することが望ましい。
【００１８】
また、本発明では、ＦＰＣで十分給電可能であれば、シリコンインターポーザと有機もしくはセラミックを材料とするインターポーザとの接続部におけるパッド数を、給電する必要がない分だけ削除することが可能となる。これによって、本発明では、パッドピッチを大きくして半田バンプを大きくすることができ、実装信頼性を高めることができる。
【００１９】
さらに、本発明では、シリコンインターポーザと有機もしくはセラミックを材料とするインターポーザとの接続部のパッドピッチが大きくなることで、シリコンインターポーザを実装するインターポーザの銅箔に対するＬ／Ｓ（Ｌｉｎｅ／Ｓｐａｃｅ；線幅及びスペース）を大きくすることが可能になり、その結果、インターポーザの製造性を容易にし、製造歩留まりを上げることができる。
【００２０】
さらにまた、本発明では、パッドピッチが大きくなることで、アンダーフィルの充填が容易になり、実装信頼性を高めることができる。
【００２１】
本発明によるシリコンインターポーザでは、表側（電子部品実装面）にＦＰＣ積層する。この積層には、ＡＬＩＶＨ（Ａｎｙ  Ｌａｙｅｒ  Ｉｎｔｅｒｓｔｉｔｉａｌ  Ｖｉａ  Ｈｏｌｅ）やＢ２ＩＴ（Ｂｕｒｉｅｄ  Ｂｕｍｐ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ）等に代表される導電性ペーストを使った工法を使うことができる。
【００２２】
本発明では、ＦＰＣ付きのシリコンインターポーザを、有機もしくはセラミックを材料とするインターポーザに実装し、インターポーザパッケージを作製する。
【００２３】
本発明において、ＦＰＣからの給電で事足りる時は、ＦＰＣ付きのシリコンインターポーザと、有機もしくはセラミックを材料とするインターポーザとの接続部側のピンにおいて、ＦＰＣから供給される電流分だけ削除してパッド数を減らし、パッドピッチを大きくしておく。
【００２４】
最後に、本発明では、マザーボード等のプリント配線板にインターポーザパッケージを実装する。すなわち、本発明では、低抵抗、低インダクタンスな給電経路を持ち、実装信頼性を高めたインターポーザパッケージを製造することができる。
【００２５】
上記のように、本発明は、電子部品が搭載され、ＴＳＶ構造を有するシリコンインターポーザにおいて、積層された給電用ＦＰＣから電流を供給できる構造をとっているため、給電経路のインダクタンス及び抵抗を下げるという効果を奏する。
【００２６】
図１は本発明の実施の形態によるＦＰＣ付きシリコンインターポーザの構成例を示す図であり、図２は本発明の実施の形態によるＦＰＣ付きシリコンインターポーザのプリント配線板への実装例を示す図であり、図３は図２のＦＰＣ付きシリコンインターポーザを表面側から見た状態を示す図であり、図４は本発明の実施の形態によるＦＰＣの断面を示す図である。
【００２７】
図１において、ＦＰＣ付きシリコンインターポーザ１は、ＴＳＶ１１を有し、表面（ＴＯＰ面）にＦＰＣ１２を貼り合わせた構造を有している。このＦＰＣ付きシリコンインターポーザ１の表面に電子部品３を実装してから、有機材料、もしくはセラミック材料のインターポーザ２に実装してインターポーザパッケージ１０を構成している（図２及び図３参照）。
【００２８】
本実施の形態では、図１に示すように、ＴＳＶ構造を持つシリコンインターポーザ１の表面にＦＰＣ１２を積層する。ＦＰＣ１２は、後の実装を考えて、ハーネス１３が付いたものが望ましいが、半田バンプ工法、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）工法等を使って直接接続してもよい。
【００２９】
ＦＰＣ１２の積層には、ＡＬＩＶＨやＢ２ＩＴ等に代表される導電性ペーストを使った工法が考えられる。ＦＰＣ１２は何層でもよいが、電源層１６とグランド層１７とを対向させることができる２層以上が望ましい。
【００３０】
２層基板の場合を考えると、電源層１６とグランド層１７とをそれぞれ対向させてアサインにすることで（図４参照）、給電経路のインダクタンスの低減及び電子部品数十ｕｍ配下にＦＰＣ１２上で容量を持たせることができる。すなわち、給電経路が低インピーダンスになって、電子部品３の電源ノイズ耐性を高めることができる。
【００３１】
また、近年のＦＰＣは、２００ｕｍ以上の銅箔厚を持つ厚銅タイプのものまででてきており、それらを組み合わせることで抵抗値も大きく減少させることができる。
【００３２】
さらに、ＦＰＣ１２からの給電で十分な場合、ＦＰＣ付きシリコンインターポーザ１とインターポーザ２との接続部Ｌ１ｂ側のピンは、ＦＰＣ１２から供給される電流分を削除してパッド１４の数を減らしておくことが可能である。これによって、パッドピッチの拡大化が可能となり、バンプ１５を大きくすることで、接続信頼性を高めることができる。
【００３３】
また、インターポーザ２側のＬ／Ｓも大きくとることが可能となり、インターポーザ２の製造性が容易になり、歩留まりを向上させることができる。さらに、パッドピッチが大きくなることで、アンダーフィルの充填も容易になり、実装信頼性が向上する。
【００３４】
図５及び図６は本発明の実施の形態によるＦＰＣ付きシリコンインターポーザ１の製造工程を示す図である。この図５及び図６を参照してＦＰＣ付きシリコンインターポーザ１の製造工程について説明する。
【００３５】
この製造工程では、まず、シリコンを所望の厚さに研磨する［図５（ａ）］。例えば、インターポーザでは、ある程度強度が必要と考えられるので、２００ｕｍ程度の厚さが考えられる。
【００３６】
次に、イオンエッチングで深堀エッチングを行い［図５（ｂ）］、裏面を研磨する［図５（ｃ）］。この時、厚さがあるのでサポートなしで研磨できる。
【００３７】
続いて、絶縁を確保するための酸化膜を作り、銅の原子が酸化膜及びシリコンへ拡散するのを防ぐバリヤ層、銅メッキの電極となるシード層を付けて［図５（ｄ）］、銅の充填もしくはコンフォーマルめっきを行う［図５（ｅ）］。
【００３８】
この（ｅ）の工程では、銅充填の場合を示してある。酸化膜については、このシリコンインターポーザは、通常の半導体部品と違い、回路が存在しないので、熱酸化膜を使って緻密な膜を得ることができる。バリヤ層やシード層は、一般的に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学的気相成長法）やスパッタリングによって行われる。
【００３９】
次に、両面にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）をかけて平滑してから、パターニングを行う［図５（ｆ）］。
【００４０】
さらに、ＦＰＣ１２を積層する。説明の簡略化のため、ＦＰＣ１２のＶｉａは蓋めっきを行い、Ｖｉａ上にビルドアップＶｉａやバンプ形成が可能なものとしている。
【００４１】
ＦＰＣ１２の積層には、さまざまなテクノロジーが考えられるが、ここではＢ２ＩＴを用いたプロセスを例示している。土台となるシリコンインターポーザにバンプ１５を形成し、その間に絶縁層となるプリプレグを挟みこんで積層する［図５（ｇ）］。
【００４２】
さらにまた、電子部品３の実装のためにＴＯＰ層を形成する。ここでは、導電ペーストを用いたものでも、通常のビルドアップ積層法のどちらでもかまわないが、先ほどと同様に、Ｂ２ＩＴで例示する。銅箔側にバンプを立てて、プリプレグ、銅箔を積層する［図５（ｈ）］。
【００４３】
この後に、パターニングを行い、ＳＲ（Ｓｏｌｄｅｒ  ）塗布を行って完成である［図６（ａ），（ｂ）］。必要であればさらにＮｉ（ニッケル）塗布や金フラッシュ処理等の表面処理を行う。尚、ピッチ変換を行うためには、裏面の回路形成も必要だが、ここでは説明の簡略化のために省いてある。
【００４４】
ＴＯＰ層をビルドアップ工法で行うのであれば、同時に、Ｂｏｔｔｏｍ層も形成できるし、導電ペーストを使った積層であれば、それぞれ裏面（Ｂｏｔｔｏｍ面）に対しても積層を行えばよい。
【００４５】
このように、本実施の形態では、ＦＰＣ１２を２層以上の多層にすることで電源層１６とグランド層１７とを対向させ、そのＦＰＣ１２から電流を供給することで、電源給電経路のインダクタンスを低減、すなわちインピーダンスを低減することができるため、高周波電源ノイズ耐性を高めることができる。
【００４６】
また、本実施の形態では、ＦＰＣ１２から電流を供給することができ、電流値に応じてＦＰＣ１２の多層化もしくは銅箔厚化を行うことができるため、給電経路の抵抗値を減少させることができる。
【００４７】
さらに、本実施の形態では、ＦＰＣ１２から電流を供給することで、ＦＰＣ付きシリコンインターポーザ１とインターポーザ２との接続部Ｌ１ｂのパッド数を削減及びパッドピッチの拡大化を行うことで、バンプ１５の拡大化が可能となり、応力耐性を高めることができ、またアンダーフィルの充填も容易になるため、実装信頼性を高めることができる。
【００４８】
さらにまた、本実施の形態では、ＦＰＣ付きシリコンインターポーザ１とインターポーザ２との接続部Ｌ１ｂのパッドピッチを拡大することで、インターポーザ２の銅箔パターンのＬ／Ｓの拡大化が可能となるため、インターポーザ２の歩留まりを上げることができる。
【００４９】
ＦＰＣ１２を使って給電を強化したい場合、ＦＰＣ付きシリコンインターポーザ１とインターポーザ２との接続部Ｌ１ｂのパッド数を削減せずに、そのまま接続することも考えられる。この場合の給電経路は、ＦＰＣ１２とプリント配線板４とからの二つの経路を持つこととなる。パッド数を削減しなかった場合のＦＰＣ付きシリコンインターポーザ１ａを図７に示す。
【００５０】
図７においては、ＦＰＣ１２を、ＦＰＣ付きシリコンインターポーザ１ａの両側からストレートに飛び出す形状で記載しているが、図８（ａ）に示すようにＦＰＣ１２を曲げて使用してもいいし、図８（ｂ）に示すように片側から給電することも考えられる。
【符号の説明】
【００５１】
１  ＦＰＣ付きシリコンインターポーザ
２  インターポーザ
３  電子部品
４  プリント配線板
１０  インターポーザパッケージ
１１  ＴＳＶ
１２  ＦＰＣ
１３  ハーネス
１４  パッド
１５  バンプ
１６  電源層
１７  グランド層
Ｌ１ａ，Ｌ１ｂ，Ｌ２  接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005825111.tif 000009
【図９】
0005825111.tif 000010
【図１０】
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