(57)【特許請求の範囲】
【請求項１】
第１端子と第２端子との間に位置する第１キャパシタと、前記第１キャパシタの連結をオン／オフさせるスイッチングトランジスタとを含む可変キャパシタ部と、
前記第１端子と前記第２端子のバイパス連結をオン／オフ制御するバイパススイッチと
を含み、
前記可変キャパシタ部及び前記バイパススイッチは、一つの半導体ダイ（Ｄｉｅ）又は一つのモジュール（Ｍｏｄｕｌｅ）上に集積され、
前記可変キャパシタ部は、さらに、前記スイッチングトランジスタのドレイン端Ｄ及びソース端Ｓに印加される制御信号を生成するための変換部を含み、
前記スイッチングトランジスタがオン（ｏｎ）時は、ゲート端Ｇにハイ（ｈｉｇｈ，Ｈ）信号が印加され、ボディ端Ｂにロー（ｌｏｗ，Ｌ）信号が印加されるとともに、ドレイン端Ｄ及びソース端Ｓに前記変換部において前記ゲート端に入力される前記ハイ信号を変換して生成されたロー信号が印加され、オフ（ｏｆｆ）時は、前記ゲート端Ｇ及び前記ボディ端Ｂにロー信号が印加されるとともに、前記ドレイン端Ｄ及び前記ソース端Ｓに前記変換部において前記ゲート端に入力される前記ロー信号を変換して生成されたハイ信号が印加される、チューナブルキャパシタ。
【請求項２】
第１端子と第２端子との間に位置する第１キャパシタと、前記第１キャパシタの連結をオン／オフさせるスイッチングトランジスタとを含む可変キャパシタ部と、
前記可変キャパシタ部と前記可変キャパシタ部両端の少なくとも一つと並列に連結されるインピーダンスチューニング部の連結をオン／オフ制御するチューニングスイッチと
を含み、
前記可変キャパシタ部及び前記チューニングスイッチは、一つの半導体ダイ又は一つのモジュール上に集積され、
前記可変キャパシタ部は、さらに、前記スイッチングトランジスタのドレイン端Ｄ及びソース端Ｓに印加される制御信号を生成するための変換部を含み、
前記スイッチングトランジスタがオン（ｏｎ）時は、ゲート端Ｇにハイ（ｈｉｇｈ，Ｈ）信号が印加され、ボディ端Ｂにロー（ｌｏｗ，Ｌ）信号が印加されるとともに、ドレイン端Ｄ及びソース端Ｓに前記変換部において前記ゲート端に入力される前記ハイ信号を変換して生成されたロー信号が印加され、オフ（ｏｆｆ）時は、前記ゲート端Ｇ及び前記ボディ端Ｂにロー信号が印加されるとともに、前記ドレイン端Ｄ及び前記ソース端Ｓに前記変換部において前記ゲート端に入力される前記ロー信号を変換して生成されたハイ信号が印加される、チューナブルキャパシタ。
【請求項３】
前記可変キャパシタと前記可変キャパシタ部両端の少なくとも一つと並列に連結されるインピーダンスチューニング部の連結をオン／オフ制御するチューニングスイッチを含み、
前記可変キャパシタ部、前記バイパススイッチ、及び前記チューニングスイッチは、一つの半導体ダイ又は一つのモジュール上に集積される、請求項１に記載のチューナブルキャパシタ。
【請求項４】
前記可変キャパシタ部は、
電圧又は電流によりキャパシタンスが制御される可変キャパシタ又はメムス（ＭＥＭＳ）キャパシタの少なくとも一つを含む、請求項１ないし３のいずれか一項に記載のチューナブルキャパシタ。
【請求項５】
前記スイッチングトランジスタは、複数のトランジスタが直列に連結された積層トランジスタである、請求項１ないし４のいずれか一項に記載のチューナブルキャパシタ。
【請求項６】
前記スイッチングトランジスタのゲート端Ｇとボディ端Ｂは、それぞれ抵抗と直列に連結された、請求項１ないし５のいずれか一項に記載のチューナブルキャパシタ。
【請求項７】
前記第１キャパシタは、複数のキャパシタが直列又は並列に連結されたキャパシタである、請求項１ないし６のいずれか一項に記載のチューナブルキャパシタ。
【請求項８】
前記可変キャパシタ部を複数含み、前記複数の可変キャパシタ部は互いに並列に連結され、
前記複数の可変キャパシタ部は、
第１キャパシタと、第１端子と第２端子との間における前記第１キャパシタ連結をオン／オフさせるスイッチングトランジスタと、前記スイッチングトランジスタのドレイン端Ｄ及びソース端Ｓに印加される制御信号を生成するための変換部とをそれぞれ含む、請求項１ないし７のいずれか一項に記載のチューナブルキャパシタ。
【請求項９】
前記複数の可変キャパシタ部の等価キャパシタンスは、２ｍ−１×Ｃ１（ただし、ｍはｎ以下の自然数）であり、
前記複数の可変キャパシタ部のスイッチングトランジスタのチャネル幅／長さの比率（Ｗ／Ｌ）は、それぞれ２ｍ−１×Ｗ１（ただし、ｍはｎ以下の自然数）であり、
前記ｎは可変キャパシタ部の個数、前記Ｃ１及びＷ１はそれぞれ特定可変キャパシタ部の等価キャパシタンス及びスイッチングトランジスタのチャネル幅／長さの比率（Ｗ／Ｌ）である、請求項８に記載のチューナブルキャパシタ。
【請求項１０】
前記複数のチューナブルキャパシタと並列に連結される固定キャパシタをさらに含む、請求項８に記載のチューナブルキャパシタ。
【請求項１１】
デジタル制御信号の入力を受けて前記スイッチングトランジスタのオン／オフを制御する制御部をさらに含む、請求項８に記載のチューナブルキャパシタ。
【請求項１２】
前記スイッチングトランジスタのオン／オフは、ハイ（Ｈ）信号とロー（Ｌ）信号によって成される、請求項８に記載のチューナブルキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタンスチューニングが可能なチューナブルキャパシタに関する。具体的に、本発明は、一つの半導体ダイ（Ｄｉｅ）又は一つのモジュール（Ｍｏｄｕｌｅ）上に集積されるチューナブルキャパシタに関する。
【背景技術】
【０００２】
一般的に、無線周波数集積回路（ＲＦＩＣ）は、ＲＦＩＣネットワーク内の互いに異なるセクションをインターフェーシングするために、インピーダンスマッチング回路を使用することができる。
【０００３】
インピーダンスマッチング回路は、セクション間の電力伝達を改善したり各セクション間に発生する信号反射を緩和させる。このようなインピーダンスマッチング性能を改善させるためにチューニングマッチングネットワークが用いられ、これは回路設計において重要な課題である。
【０００４】
多様な回路素子（例えば、インダクタ、キャパシタなど）のパラメータは多くの因子に依存するため、インピーダンスマッチング回路性能の正確な予測が困難である。したがって、細密なインピーダンスマッチングのためにオンチップ（ｏｎ−ｃｈｉｐ）回路素子で最初に推測した後、結果を測定して回路の有効性を判断する方法が用いられた。しかし、このような方法は回路の測定結果が満足でない場合、新しい回路素子に代替しなければならないので、煩わしくて工程時間が多くかかるという短所があった。また、ダイ上に位置した集積回路の回路素子を物理的に交換することが困難であるという問題点もあった。
【０００５】
これに伴い、集積回路のダイ上において、交換なしに直接キャリブレーション（calibration）又はインピーダンスマッチングが可能なチューニング回路が必要であった。一方、ノイズ面や空間側面から、インダクタよりはキャパシタで具現されるキャリブレーション又はインピーダンスマッチングが可能なチューナブルキャパシタに対する開発が至急である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国公開特許ＵＳ２０１１／０００２０８０（２０１１．１．６公開）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、サイズを小さくして電力消費を減らすことができるチューナブルキャパシタを提供することにある。
【０００８】
本発明の目的は、バイパスモードにおいて動作が可能なチューナブルキャパシタを提供することにある。
【０００９】
本発明の他の目的は、インピーダンスチューニングが可能なチューナブルキャパシタを提供することにある。
【００１０】
本発明のさらに他の目的は、負電圧を使用しない可変キャパシタを含むチューナブルキャパシタを提供することにある。
【課題を解決するための手段】
【００１１】
本発明のチューナブルキャパシタは、第１端子と第２端子との間に位置する可変キャパシタ部と、前記第１端子と前記第２端子のバイパス連結をオン／オフ制御するバイパススイッチとを含み、前記可変キャパシタ部及び前記バイパススイッチは、一つの半導体ダイ又は一つのモジュール上に集積される。
【００１２】
本発明のチューナブルキャパシタは、前記可変キャパシタ部と前記可変キャパシタ部両端の少なくとも一つと並列に連結されるインピーダンスチューニング部の連結をオン／オフ制御するチューニングスイッチとを含み、前記可変キャパシタ部及び前記チューニングスイッチは、一つの半導体ダイ又は一つのモジュール上に集積される。
【００１３】
本発明の実施形態によれば、前記可変キャパシタと前記可変キャパシタ部両端の少なくとも一つと並列に連結されるインピーダンスチューニング部の連結をオン／オフ制御するチューニングスイッチを含み、前記可変キャパシタ部、前記バイパススイッチ及び前記チューニングスイッチは、一つの半導体ダイ又は一つのモジュール上に集積することができる。
【００１４】
本発明の実施形態によれば、前記可変キャパシタ部は、電圧又は電流によりキャパシタンスが制御される可変キャパシタ又はメムス（ＭＥＭＳ）キャパシタの少なくとも一つを含んでもよい。
【００１５】
本発明の実施形態によれば、前記可変キャパシタ部は、第１キャパシタと、第１端子及び第２端子との間における前記第１キャパシタ連結をオン／オフさせるスイッチングトランジスタとを含んでもよい。
【００１６】
本発明の実施形態によれば、前記スイッチングトランジスタがオン（ＯＮ）時に、前記ゲート端Ｇにハイ（ｈｉｇｈ，Ｈ）信号が印加され、ボディ端Ｂ及び前記ドレイン端Ｄ並びにソース端Ｓにロー（ｌｏｗ，Ｌ）信号が印加されて、オフ（ｏｆｆ）時は、前記ゲート端Ｇ及びボディ端Ｂにロー（Ｌ）信号が印加され、前記ドレイン端Ｄ及びソース端Ｓにハイ（Ｈ）信号が印加され得る。
【００１７】
本発明の実施形態によれば、前記スイッチングトランジスタは、複数のトランジスタが直列に連結された積層トランジスタでもよい。
【００１８】
本発明の実施形態によれば、前記スイッチングトランジスタのゲート端Ｇとボディ端Ｂは、それぞれ抵抗と直列に連結することができる。
【００１９】
本発明の実施形態によれば、前記第１キャパシタは、複数のキャパシタが直列又は並列に連結されたキャパシタでもよい。
【００２０】
本発明の実施形態によれば、前記スイッチングトランジスタのオン／オフは、ハイ（Ｈ）信号とロー（Ｌ）信号によって成されてもよい。
【００２１】
本発明の実施形態によれば、前記可変キャパシタ部を複数含み、前記複数の可変キャパシタ部は互いに並列に連結され、前記複数の可変キャパシタ部は、第１キャパシタと、第１端子及び第２端子との間における前記第１キャパシタ連結をオン／オフさせるスイッチングトランジスタとをそれぞれ含んでもよい。
【００２２】
本発明の実施形態によれば、前記複数の可変キャパシタ部の等価キャパシタンスは、２ｍ−１Ｃ１（ただし、ｍはｎ以下の自然数）であり、前記複数の可変キャパシタ部のスイッチングトランジスタのチャンネル幅／長さの比率（Ｗ／Ｌ）は、それぞれ２ｍ−１Ｗ１（ただし、ｍはｎ以下の自然数）であり、前記ｎは可変キャパシタ部の個数、前記Ｃ１及びＷ１はそれぞれ特定可変キャパシタ部の等価キャパシタンス及びスイッチングトランジスタのチャンネル幅／長さの比率（Ｗ／Ｌ）でもよい。
【００２３】
本発明の実施形態によれば、前記複数のチューナブルキャパシタと並列に連結される固定キャパシタをさらに含んでもよい。
【００２４】
本発明の実施形態によれば、デジタル制御信号の入力を受けて前記スイッチングトランジスタのオン／オフを制御する制御部をさらに含んでもよい。
【００２５】
本発明の実施形態によれば、前記スイッチングトランジスタのオン／オフは、ハイ（Ｈ）信号とロー（Ｌ）信号によって成されてもよい。
【発明の効果】
【００２６】
本発明の一実施形態によると、一つのダイ又はモジュール上にチューナブルキャパシタを提供してサイズを減らし、電力消費を減らすことができる。
【００２７】
また、本発明の一実施形態によると、バイパスモードにおいて動作が可能なチューナブルキャパシタを提供して、周囲の連結装置又は回路のキャリブレーションを容易に行なうことができる。
【００２８】
また、本発明の一実施形態によると、インピーダンスチューニングが可能なチューナブルキャパシタを提供してインピーダンスマッチングを行なうことができる。
【００２９】
また、本発明の一実施形態によると、負電圧を用いない可変キャパシタを含むチューナブルキャパシタを提供し、負電圧発生器による感度低下、電力消費、空間活用などの問題点を解決することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態によるバイパススイッチを含むチューナブルキャパシタの構造を示す簡略図である。
【図２ａ】本発明の第２の実施形態によるインピーダンスチューニング部を含むチューナブルキャパシタの構造を示す簡略図である。
【図２ｂ】本発明の第２の実施形態によるインピーダンスチューニング部を含むチューナブルキャパシタの構造を示す簡略図である。
【図３ａ】本発明の第３の実施形態によるバイパススイッチとインピーダンスチューニング部を全て含むチューナブルキャパシタの構造を示すブロック図である。
【図３ｂ】本発明の第３の実施形態によるバイパススイッチとインピーダンスチューニング部を全て含むチューナブルキャパシタの構造を示すブロック図である。
【図４】本発明の一実施形態によるチューナブルキャパシタを示す回路図である。
【図５ａ】負電圧を用いる可変キャパシタ部を示す簡略図である。
【図５ｂ】負電圧を用いない可変キャパシタ部を示す簡略図である。
【図６】本発明の一実施形態による可変キャパシタ部を示す回路図である。
【図７】本発明の一実施形態による可変キャパシタ部を示す回路図である。
【図８】本発明の一実施形態による可変キャパシタ部を示す回路図である。
【図９】本発明の一実施形態による可変キャパシタ部を示す回路図である。
【図１０ａ】本発明の一実施形態による可変キャパシタ部を示す回路図である。
【図１０ｂ】図１０ａを具現化した回路図である。
【図１１】本発明の実施形態による可変キャパシタ部を示す回路図である。
【図１２】本発明の他の実施形態による可変キャパシタ部を示す回路図である。
【発明を実施するための形態】
【００３１】
後述する本発明に対する詳細な説明は、本発明を実施することができる特定の実施形態を例示として図示する添付の図面を参照する。これらの実施形態は、当業者が本発明を実施するのに十分なように詳しく説明する。本発明の多様な実施形態は互いに異なるが、相互に排他的である必要はないことが理解されなければならない。例えば、ここに記載されている特定形状、構造及び特性は、一実施形態に関連して、本発明の精神及び範囲を外れないながらも、他の実施形態で具現することができる。また、それぞれの開示された実施形態内の個別の構成要素の位置又は配置は、本発明の精神及び範囲を外れないながらも変更できることが理解されなければならない。したがって、後述する詳細な説明は、限定的な意味として取ろうとするのではなく、本発明の範囲は、適切に説明されるならば、その請求項が主張するのと均等なすべての範囲とともに添付された請求項によってのみ限定される。図面において類似の参照符号は様々な側面にわたって同一もしくは類似の機能を指し示す。
【００３２】
本発明の実施形態によるチューナブルキャパシタを説明するのに先立ち、トランジスタに印加される電圧信号と関連し、トランジスタがオン（ｏｎ）である時に印加される量の電圧をＶＤＤだとすると、ハイ（ｈｉｇｈ，Ｈ）信号は、約ＶＤＤ／２以上ＶＤＤ以下の信号を意味し、ロー（ｌｏｗ，Ｌ）信号は、接地信号である０Ｖ以上約ＶＤＤ／２以下の信号を意味する。前記トランジスタに印加される電圧信号をハイ（Ｈ）信号とロー（Ｌ）信号に分ける基準は必ずしも固定される必要はなく、印加される量の電圧ＶＤＤの大きさ又はトランジスタの特性など、本発明の実施形態によるチューナブルキャパシタの具現環境に応じて変わり得る。
【００３３】
以下、添付される図面を参照して、本発明の第１の実施形態によるチューナブルキャパシタを説明する。
【００３４】
第１の実施形態
図１は、本発明の第1の実施形態によるチューナブルキャパシタ１を示す。
【００３５】
図１を参照すると、本発明の実施形態によるチューナブルキャパシタ１は、第１端子１０と第２端子２０との間に位置する可変キャパシタ部３０、第１端子１０と第２端子２０との間をバイパス（ｂｙｐａｓｓ）させるバイパススイッチＢＳが含まれる。
【００３６】
具体的に、本発明の実施形態によるチューナブルキャパシタ１の可変キャパシタ部３０は、一端が第１端子１０と連結され、他端は第２端子２０と連結される。バイパススイッチＢＳは、第１端子１０と第２端子２０との間で可変キャパシタ部３０と並列に連結される。
【００３７】
第１端子１０は負荷と連結される負荷端になり得、第２端子２０はグラウンドと連結されて接地端になり得る。他の実施形態で、第１端子１０はＲＦ入力ポートに連結されるＲＦ＋端子になり、第２端子２０はＲＦ出力ポートに連結されるＲＦ−端子にもなり得る。これ以外にも、通常の知識を有する者により他の形態の端子として用いることができる。
【００３８】
本発明の実施形態によるチューナブルキャパシタ１は、正常モードとバイパスモードを有する。バイパススイッチＢＳは、制御信号の入力を受けて第１端子１０と第２端子２０との間のバイパス連結をオン／オフ制御する。すなわち、前記バイパススイッチＢＳがオン状態になると、チューナブルキャパシタ１はバイパスモードで動作する。第１端子１０と第２端子２０はバイパス連結され、第１端子１０と第２端子２０との間の信号はバイパス経路に沿って流れることになる。反対に、前記バイパススイッチＢＳがオフ状態になると、チューナブルキャパシタ１は正常モードで動作する。すなわち、第１端子１０と第２端子２０との間のバイパス経路は遮断され、第１端子１０と第２端子２０との間の信号は前記可変キャパシタ部３０を流れることになる。
【００３９】
本発明の第１の実施形態によるチューナブルキャパシタ１は、第１端子１０と第２端子２０との間にバイパススイッチＢＳを含むことによって、チューナブルキャパシタ１の両端子１０，２０に連結することができる回路や装置などに対するキャリブレーションを行なうのが容易である。すなわち、チューナブルキャパシタ１が半導体ダイ等に集積された後にも、バイパスモードで可変キャパシタ部３０を除いた残りの回路や装置などに対してキャリブレーションのための試験や測定等が容易であるという長所がある。
【００４０】
可変キャパシタ部３０は、外部制御信号によりキャパシタンスを調節することができる。例えば、本発明の実施形態による可変キャパシタ部３０は、少なくとも一つのキャパシタが並列又は直列に連結されて外部制御信号により該当するキャパシタを選択することができる構造として成されてもよい。しかし、本発明の実施形態による可変キャパシタ部３０は、必ずしもこれに限定されず、キャパシタンスが調節可能な如何なる構成でも本発明の可変キャパシタ部３０に含まれる。前記可変キャパシタ部３０の具体的な具現例は、後に詳しく説明することにする。
【００４１】
一方、本発明の実施形態によると、前記キャパシタ部３０と前記バイパススイッチＢＳは、一つの半導体ダイ上に集積される。具体的に、キャパシタ部３０とバイパススイッチＢＳを一つの半導体ダイ上に集積し、チューナブルキャパシタ１を一つのチップ又は一つのモジュールで具現することができる。これで、チューナブルキャパシタ１を具現するためのチップ又はモジュールの数が減ることになる。したがって、チューナブルキャパシタ１の全体サイズを減らすことができ、一つのモジュールで具現することができ、動作速度も速く、信頼性が高まる。すなわち、空間活用面で有利であり、チューナブルキャパシタ１の生産工程が短縮され、製造時間及び製造単価を減らすことができる。また、配線が少なく、小型化によって電力消費も減らすことができるという効果ある。
【００４２】
次に、本発明の第２の実施形態によるチューナブルキャパシタを説明することにする。
【００４３】
第２の実施形態
図２ａ及び図２ｂは、本発明の第２の実施形態によるチューナブルキャパシタ２ａ，２ｂ）を示す。
【００４４】
図２ａ及び図２ｂを参照すると、本発明の実施形態によるチューナブルキャパシタ２ａ，２ｂは、第１端子１０と第２端子２０との間に位置する可変キャパシタ部３０、前記可変キャパシタ部３０と前記可変キャパシタ部３０両端の少なくとも一つと並列に連結されるインピーダンスチューニング部４０の連結をオン／オフ制御するチューニングスイッチＴＳが含まれる。
【００４５】
可変キャパシタ部３０は、図１に示された第１の実施形態による可変キャパシタ部３０と同じなので、詳しい説明は省略する。
【００４６】
図２ａ及び図２ｂに示されるように、インピーダンスチューニング部４０は、チューニングスイッチＴＳにより前記可変キャパシタ部３０との連結がオン／オフ制御される。インピーダンスチューニング部４０は、前記可変キャパシタ部３０で定まるキャパシタンスとインピーダンスマッチングするように、インピーダンスをチューニングすることができる。したがって、インピーダンスチューニング部４０は、容量性素子であるキャパシタとインピーダンスマッチングされる誘導性素子であるインダクタが含まれる。
【００４７】
したがって、本発明の実施形態によるチューナブルキャパシタ２ａ，２ｂは、チューニングスイッチＴＳによりインピーダンスチューニング部４０との連結がオン／オフ制御されることによって、第１端子１０と第２端子２０との間でインピーダンスマッチングを具現することができる。
【００４８】
一方、本発明の実施形態によると、前記キャパシタ部３０及びチューニングスイッチＴＳは、一つの半導体ダイ又は一つのモジュール上に集積される。具体的に、キャパシタ部３０及びチューニングスイッチＴＳを一つの半導体ダイ上に集積し、チューナブルキャパシタ２ａ，２ｂを一つのチップ又は一つのモジュールで具現することができる。一つの半導体ダイ又は一つのモジュール上に集積されるチューナブルキャパシタの効果は、図１に示された第１の実施形態と同じなので、詳しい説明は省略する。
【００４９】
図２ａ及び図２ｂにおいては、インピーダンスチューニング部４０が、第１端子１０と接地端との間に連結されるように示されているが、必ずしもこれに限定される必要はなく、インピーダンスチューニング部４０が第２端子１０と接地端との間に連結されてもよいことは勿論である。
【００５０】
次に、本発明の第３の実施形態によるチューナブルキャパシタについて説明する。
【００５１】
第３実施形態
図３ａ及び図３ｂは、本発明の第３の実施形態によるチューナブルキャパシタを示す。
【００５２】
図３ａ及び図３ｂを参照すると、第３の実施形態によるチューナブルキャパシタ３ａ，３ｂは、前述した第１の実施形態のバイパススイッチＢＳ及び第２の実施形態のチューニングスイッチＴＳが含まれる。
【００５３】
図３ａ及び図３ｂに示されるように、実施形態による各構成は第１の実施形態と第２の実施形態で全て説明したので、詳しい説明は省略する。
【００５４】
本発明の実施形態によれば、バイパススイッチＢＳがオン状態であるバイパスモードにおいて、第１端子１０と第２端子２０のバイパス連結を介して第１端子１０又は第２端子２０と連結された回路や装置などに対するキャリブレーションが可能である。また、バイパススイッチＢＳがオフ状態である正常モードでは、チューニングスイッチＴＳのオン／オフ制御により可変キャパシタ部３０とインピーダンスチューニング部４０の連結を制御することができる。
【００５５】
一方、図３ａ及び図３ｂでは、インピーダンスチューニング部４０が第１端子１０と接地端との間に連結されるように示されたが、必ずしもこれに限定される必要はなく、インピーダンスチューニング部４０が第２端子１０と接地端との間に連結されてもよいことは勿論である。
【００５６】
また、第３の実施形態によるチューナブルキャパシタ３ａ，３ｂは一つの半導体ダイ上に集積され、これによる効果は、前述の第１の実施形態及び第２の実施形態で説明したことと同じなので、詳しい説明は省略する。
【００５７】
以下では、可変キャパシタ部３０の具体的な具現例を説明することにする。
【００５８】
図４は、本発明の一実施形態による可変キャパシタ部を示す。
【００５９】
図４を参照すると、本発明の一実施形態による可変キャパシタ部３０は、第１端子１０と第２端子２０との間に位置する第１キャパシタ１００、第１端子１０と第２端子２０との間における前記第１キャパシタ１００の連結をオン／オフさせるスイッチングトランジスタ３００を含む。
【００６０】
具体的に、本発明の実施形態による可変キャパシタ部３０の第１キャパシタ１００は一端が第１端子１０と連結され、他端はスイッチングトランジスタ３００と連結されて、スイッチングトランジスタ３００は一端が前記第１キャパシタ１００と連結され、他端は第２端子２０と連結される。
【００６１】
スイッチングトランジスタ３００は、制御信号の入力を受けて該当可変キャパシタ部３０をオン／オフする。すなわち、第１端子１０と第２端子２０との間で該当可変キャパシタ部３０が選択されたり選択されなくなる。スイッチングトランジスタ３００には様々な半導体素子を使用することができる。
【００６２】
一方、図４は、スイッチング制御による可変キャパシタ部を示しているが、本発明の実施形態による可変キャパシタ部は必ずしもこれに限定される訳ではない。例えば、可変キャパシタ部は、電圧又は電流によってキャパシタンスが制御される可変キャパシタ又はメムス（ＭＥＭＳ、Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）方式で製造されたメムス可変キャパシタを含んでもよく、これらの組み合わせを含んでもよい。
【００６３】
図５ａは、負電圧を用いる可変キャパシタ部３０の動作を示す。
【００６４】
図５ａに示されるように、スイッチングトランジスタのオン／オフ動作のために、オン時にはゲート−ソース電圧（ＶＧＳ）、ゲート−ドレイン電圧（ＶＧＤ）は正電圧（ＶＤＤ）であり、ボディ−ソース電圧（ＶＢＳ）、ボディ−ドレイン電圧（ＶＢＤ）は０Ｖである。反面、オフ時にはゲート−ソース電圧（ＶＧＳ）、ゲート−ドレイン電圧（ＶＧＤ）が負電圧（−ＶＤＤ）であり、ボディ−ソース電圧（ＶＢＳ）、ボディ−ドレイン電圧（ＶＢＤ）も負電圧（−ＶＤＤ）である。これは、可変キャパシタ部３０の高いパワーハンドリング能力と線形性を向上させるためである。
【００６５】
具体的に、オン時にスイッチングトランジスタのドレイン端Ｄ、ソース端Ｓ、ボディ端Ｂは０Ｖ（ＧＮＤ）信号が印加され、ゲート端Ｇには正電圧（ＶＤＤ）信号が印加される。反対に、オフ時にはドレイン端Ｄ及びソース端Ｓには０Ｖ（ＧＮＤ）信号が印加され、ゲート端Ｇとボディ端Ｂには負電圧（−ＶＤＤ）信号が印加される。すなわち、ゲート−ソース電圧（ＶＧＳ）及びゲート−ドレイン電圧（ＶＧＤ）が負の値となる。したがって、スイッチングトランジスタ３００のオン／オフ動作のために負電圧（−ＶＤＤ）信号が伝達される。
【００６６】
以下では、本発明の一実施形態による可変キャパシタ部３０のスイッチングトランジスタ３００の動作について詳しく説明する。
【００６７】
図５ｂは、負電圧を用いない可変キャパシタ部のスイッチングトランジスタのオン／オフ状態を示す。
【００６８】
図５ｂを参照すると、本発明の一実施形態による可変キャパシタ部３０のスイッチングトランジスタ３００は、ドレイン端Ｄが第１キャパシタ１００と連結され、ソース端Ｓは第２端子２０と連結することができる。スイッチングトランジスタ３００は、第１キャパシタ１００をオン／オフさせるスイッチングの役割をする。トランジスタの特性上、第１端子１０と第２端子２０との間でスイッチングトランジスタ３００の連結は反対にすることができる。すなわち、スイッチングトランジスタ３００のソース端Ｓが第１キャパシタ１００と連結され、ドレイン端Ｄは第２端子２０と連結することができる。本発明の一実施形態では説明の便宜のため、スイッチングトランジスタ３００のドレイン端Ｄが第１キャパシタ１００と連結される場合を例に挙げて説明する。
【００６９】
まず、スイッチングトランジスタ３００がオンの場合には、スイッチングトランジスタ３００のゲート端Ｇはハイ（Ｈ）信号が印加され、ドレイン端Ｄ、ソース端Ｓ及びボディ端Ｂはロー（Ｌ）信号が印加される。しかし、スイッチングトランジスタ３００がオフの場合には、スイッチングトランジスタ３００のゲート端Ｇ及びボディ端Ｂはロー（Ｌ）信号が印加され、ドレイン端Ｄ及びソース端Ｓにはハイ（Ｈ）信号が印加される。
【００７０】
本発明の一実施形態によるスイッチングトランジスタ３００の動作は、ゲート端Ｇとドレイン端Ｄ間の電位差であるゲート−ドレイン電圧（ＶＧＤ）、ゲート端Ｇとソース端Ｓ間の電位差であるゲート−ソース電圧（ＶＧＳ）、ボディ端Ｂとドレイン端Ｄ間の電位差であるボディ−ドレイン電圧（ＶＢＤ）、ボディ端Ｂとソース端Ｓ間の電位差であるボディ−ソース電圧（ＶＢＳ）によって定まる。
【００７１】
図４ないし図５ｂを参照すると、負電圧を用いるスイッチングトランジスタと負電圧を用いないスイッチングトランジスタ３００は、オンの場合には、各端に印加される電圧が同一なので動作も同一である。反面、オフの場合には、各端に印加される電圧が異なる。しかし、オフである時のゲート−ドレイン電圧（ＶＧＤ）とゲート−ソース電圧（ＶＧＳ）は負の値である−ＶＤＤと同一であり、ボディ−ドレイン電圧（ＶＢＤ）及びボディ−ソース電圧（ＶＢＳ）も負の値である−ＶＤＤと同一である。結局、二つのスイッチングトランジスタの動作は同一である。
【００７２】
すなわち、負電圧を用いないチューナブルキャパシタ１の可変キャパシタ部３０は、スイッチングトランジスタ３００の各端に印加される電圧が負電圧を用いるスイッチングトランジスタの各端に印加される電圧と異なるにも関わらず、各端子間の電位差が同じなので、同じ動作をすることになる。したがって、図５ｂに示される本発明の一実施形態によるチューナブルキャパシタ１は負電圧を用いないのに、負電圧を用いるチューナブルキャパシタと同じパワーハンドリング能力と線形性を保持することができる。
【００７３】
したがって、本発明の実施形態によるチューナブルキャパシタ部１は、負電圧を用いる可変キャパシタ部を含んでもよいが、パワーハンドリング能力と線形性に優れた負電圧を用いない可変キャパシタ部３０を含むのが望ましい。
【００７４】
図６は、本発明の他の実施形態による可変キャパシタ部を示す。
【００７５】
図６を参照すると、可変キャパシタ部３０ａのスイッチングトランジスタ３００’は、複数のトランジスタが直列に連結された構造で形成することができる。一つのトランジスタよりは複数のトランジスタが直列に連結された積層トランジスタを用いることが、チューナブルキャパシタの高いパワーハンドリング能力と線形性を向上させるのに有利である。各トランジスタに印加される制御信号は同一であり、各トランジスタのオン／オフは同一に成される。積層トランジスタは公知の技術であるため、詳しい説明は省略する。
【００７６】
図７は、本発明のさらに他の実施形態による可変キャパシタ部を示す。
【００７７】
図７を参照すると、スイッチングトランジスタ３００のゲート端Ｇとボディ端Ｂは、第１抵抗４０１及び第２抵抗４０２と連結することができる。
【００７８】
図７に示されるように、可変キャパシタ部３０ｂのスイッチングトランジスタ３００のゲート端Ｇは第１抵抗Ｒ１，４０１と連結され、ボディ端Ｂは第２抵抗Ｒ２，４０２と連結することができる。ゲート端Ｇと連結される第１抵抗Ｒ１，４０１と第２抵抗Ｒ２，４０２は、スイッチングトランジスタ３００がオンになった時にドレインないしソース端で大きい振幅を有する信号が印加された時も常にスイッチングトランジスタが消えず、オンさせるためである。すなわち、オン信号が入力される時、信号がスイングする過程でスイッチングトランジスタ３００がオフとなる現象を防止することができるという効果がある。同様に、オフ信号が入力される時、スイッチングトランジスタ３００がオンとなるのを防止することができる。
【００７９】
図８は、本発明のさらに他の実施形態による可変キャパシタ部を示す。
【００８０】
図８を参照すると、第１キャパシタ１００ａは、複数のキャパシタが直列に連結された積層構造を成している。
【００８１】
図８に示されるように、可変キャパシタ部３０ｃの第１キャパシタ１００ａは、キャパシタが直列に連結した積層キャパシタでもよい。これは、キャパシタの有効破壊電圧を向上させるためである。本発明の実施形態による可変キャパシタ部３０ｃは小型軽量化された電子装置などに用いることができる。また、高周波信号の処理にも有利な効果がある。
【００８２】
図９は、本発明のさらに他の実施形態による可変キャパシタ部を示す。
【００８３】
図９を参照すると、可変キャパシタ部３０ｄの第１キャパシタ１００ｂは、複数のキャパシタが並列に連結された構造を成している。
【００８４】
図９に示されるように、第１キャパシタ１００ｂは、複数のキャパシタが並列に連結されて具現することができる。第１キャパシタ１００ｂは、キャパシタが並列に連結されてキャパシタンスが増加するので、大容量のキャパシタンスを有するチューナブルキャパシタを具現することができる。
【００８５】
このように、本発明の実施形態による可変キャパシタ部３０は、第１キャパシタ１００とスイッチングトランジスタ３００を含む。前記可変キャパシタ部３０において、スイッチングトランジスタ３００として積層トランジスタを用いるか、ゲート端Ｇとボディ端Ｂに抵抗を連結し、可変キャパシタ部３０ａ，３０ｂを具現することができる。また、第１キャパシタ１００を積層キャパシタ又は並列に複数連結した可変キャパシタ部３０ｃ，３０ｄを具現することができる。
【００８６】
図１０ａ及び図１０ｂは、本発明の実施形態による可変キャパシタ部３０の簡略図及び具体的に具現した回路図である。
【００８７】
図１０ａを参照すると、本発明の実施形態による可変キャパシタ部３０は、第１端子１０と第２端子２０との間に位置する第１キャパシタ１００、第１端子１０と第２端子２０との間における前記第１キャパシタ１００の連結をオン／オフさせるスイッチングトランジスタ３００を含む。
【００８８】
本発明の実施形態による可変キャパシタ部３０のスイッチングトランジスタ３００のオン／オフは負電圧を用いず、ロー（Ｌ）信号とハイ（Ｈ）信号によって成される。スイッチングトランジスタ３００のゲート端Ｇに印加される信号を変換し、変換された信号をスイッチングトランジスタ３００のドレイン端Ｄとソース端Ｓに印加する。
【００８９】
具体的に、本発明の実施形態による可変キャパシタ部３０の第１キャパシタ１００は、一端が第１端子１０と連結され、他端はスイッチングトランジスタ３００と連結されて、スイッチングトランジスタ３００は一端が前記第１キャパシタ１００と連結され、他端は第２端子２０と連結される。
【００９０】
本発明の実施形態による可変キャパシタ部３０のスイッチングトランジスタ３００のオン／オフは負電圧を用いず、接地信号と正の電圧信号によって成される。このために、前記可変キャパシタ部３０は、前記スイッチングトランジスタ３００のドレイン端Ｄ及びソース端Ｓに印加される制御信号生成のための変換部５００がさらに含まれる。前記変換部５００は、スイッチングトランジスタ３００のゲート端Ｇに印加される入力を変換し、変換された信号をスイッチングトランジスタ３００のドレイン端Ｄとソース端Ｓに印加する。スイッチングトランジスタ３００のボディ端Ｂとゲート端Ｇは、抵抗を直列に連結することができ、ドレイン端Ｄとソース端Ｓは、変換部５００との間に第３抵抗Ｒ３，４０３と第４抵抗Ｒ４，４０４を挿入することができる。第３抵抗Ｒ３，４０３と第４抵抗Ｒ４，４０４は変換部での信号損失を防ぐことができる。
【００９１】
図１０ａに示されるように、変換部５００は、前記スイッチングトランジスタ３００それぞれのドレイン端Ｄ及びソース端Ｓに印加される電圧をゲート端Ｇに印加される電圧と相反するように変換させる。前記変換部５００は、入力される制御信号を変換できるインバータなどが用いられる。
【００９２】
ここから、チューナブルキャパシタ１の可変キャパシタ部３０において、変換部５００によってスイッチングトランジスタ３００に印加される電圧により、第１キャパシタ１００のオン／オフ制御する方法について説明する。
【００９３】
まず、オン状態における動作を説明する。外部の制御信号は、スイッチングトランジスタ３００それぞれのゲート端Ｇに印加される。また、前記制御信号は、変換部５００によって変換され、スイッチングトランジスタ３００のドレイン端Ｄとソース端Ｓに印加することができる。すなわち、制御信号がオン信号だとすると、スイッチングトランジスタ３００のゲート端Ｇにはハイ（Ｈ）信号が印加され、ドレイン端Ｄとソース端Ｓにはロー（Ｌ）信号が印加される。したがって、ゲート−ソース電圧（ＶＧＳ）及びゲート−ドレイン電圧（ＶＧＤ）は正の値になり、スイッチングトランジスタ３００がオンとなる。したがって、第１端子１０と第２端子２０との間で第１キャパシタ１００が選択される。
【００９４】
次に、オフ状態における動作を説明する。外部から制御信号としてオフ信号が印加されると、スイッチングトランジスタ３００のゲート端Ｇにはロー（Ｌ）信号が印加され、ドレイン端Ｄとソース端Ｓにはハイ（Ｈ）信号が印加される。この時、ゲート−ソース電圧（ＶＧＳ）及びゲート−ドレイン電圧（ＶＧＤ）は負の値になるので、スイッチングトランジスタ３００はオフ状態になり、第１端子１０と第２端子２０との間で開放（ｏｐｅｎ）動作するため、該当可変キャパシタ部は選択されなくなる。
【００９５】
本発明の実施形態によると、オン／オフのスイッチングトランジスタ３００のボディ端Ｂは、オン／オフ状態でロー（Ｌ）信号が印加される。
【００９６】
図１０ｂは、図１０ａの可変キャパシタ部を実際に具現した回路図であり、スイッチングトランジスタ３００は積層トランジスタで具現した例である。
【００９７】
このように、本発明の実施形態によると、正電圧信号（ＶＤＤ）のみでスイッチングトランジスタ３００のオン／オフ制御が可能であり、負電圧信号が必要でないので、費用と効率面で不利な負電圧の発生回路を具現しなくてもよいという効果がある。
【００９８】
次に、可変キャパシタが、複数が並列に連結された可変キャパシタ部について説明する。
【００９９】
図１１は、本発明の一実施形態による可変キャパシタ部３０の全体回路図を示す。
【０１００】
図１１を参照すると、本発明の一実施形態による可変キャパシタ部３０は、第１端子１０及び第２端子２０との間に位置し、互いに並列に連結された複数の可変キャパシタ３１，３２，３３，３４，３５が含まれる。また、前記可変キャパシタ部３０を制御するための制御部５０がさらに含まれる。
【０１０１】
本発明の実施形態では、説明の便宜のために可変キャパシタが５つである可変キャパシタ部について説明するが、具現しようとする可変範囲に応じて並列に連結される可変キャパシタの個数は変わり得る。本実施形態では、第１端子１０はＲＦ＋端子、第２端子２０はＲＦ−端子として機能し得る。
【０１０２】
可変キャパシタ３１，３２，３３，３４，３５はそれぞれ第１キャパシタ１１０，１２０，１３０，１４０，１５０、スイッチングトランジスタ３１０，３２０，３３０，３４０，３５０を含む。
【０１０３】
図１１に示されるように、各可変キャパシタ３１，３２，３３，３４，３５の第１キャパシタ１１０，１２０，１３０，１４０，１５０のキャパシタンスとスイッチングトランジスタ３１０，３２０，３３０，３４０，３５０のチャネル幅／長さの比率（Ｗ／Ｌ）及びゲート抵抗並びにボディ抵抗は、互いに異なる値に設定することができる。
【０１０４】
このために、第１キャパシタ１１０，１２０，１３０，１４０，１５０ のキャパシタンスとスイッチングトランジスタ３１０，３２０，３３０，３４０，３５０のチャネル幅／長さの比率（Ｗ／Ｌ）及びゲート抵抗並びにボディ抵抗に加重値を適用することができる。
【０１０５】
例えば、図１１に示された一番目の可変キャパシタ３１が、加重値が最小である最小可変キャパシタ（ＬＳＣ、ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｃａｐａｃｉｔｏｒ）とすれば、その次の可変キャパシタ３２の加重値は最小可変キャパシタ３１の２倍と設定することができる。加重値が２倍になれば、第１キャパシタ１２０のキャパシタンス、スイッチングトランジスタ３２０のチャネル幅／長さの比率（Ｗ／Ｌ）は、最小可変キャパシタ３１の第１キャパシタ１１０のキャパシタンス、スイッチングトランジスタ３１０のチャネル幅／長さの比率（Ｗ／Ｌ）の２倍となる。
【０１０６】
同様に、その次の可変キャパシタ３３の加重値は、最小可変キャパシタ３１の４倍に設定することができる。このような方式で最後の可変キャパシタである五番目の可変キャパシタ３５は、加重値が最大である最大可変キャパシタ（ＭＳＣ、ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｃａｐａｃｉｔｏｒ）となり、加重値は２（５−１）＝１６倍となる。したがって、可変キャパシタの数がｎ個とすると、それぞれの可変キャパシタ３１，３２，３３，３４，３５の加重値は２（ｍ−１）（ただし、ｍはｎ以下の自然数）となり得る。
【０１０７】
例えば、制御部５０の出力信号のうちで、最小可変キャパシタ３１に入力される制御信号だけハイ（Ｈ）信号であり、残りの可変キャパシタ３２，３３，３４，３５に伝達される制御信号がロー（Ｌ）信号ならば、最小可変キャパシタ３１のスイッチングトランジスタ３１０のゲート端Ｇはハイ（Ｈ）信号が印加され、ドレイン端Ｄとソース端Ｓは制御部５０のハイ（Ｈ）信号が変換部４１０により変換されてロー（Ｌ）信号が印加される。したがって、最小可変キャパシタ３１のスイッチングトランジスタ３１０はオン状態となる。しかし、残りの可変キャパシタ３２，３３，３４，３５のスイッチングトランジスタ３２０，３３０，３４０，３５０はオフ状態となる。したがって、第１端子１０と第２端子２０との間のキャパシタンスは、第１キャパシタ１１０のキャパシタンスに可変される。
【０１０８】
したがって、最小可変キャパシタ３１のキャパシタンスが１ｐＦだとすると、前記可変キャパシタ部３０のキャパシタンスは、最小１ｐＦから最大３１ｐＦまで可変可能である。
【０１０９】
一方、前記可変キャパシタ部３０が制御部５０により制御される時、前記制御部５０にデジタル制御信号ｂ０，ｂ１，ｂ２，ｂ３，ｂ４が印加され、前記制御部５０はこれに対応する制御信号を出力することができる。この時、前記可変キャパシタ部３０は５ビット（ｂｉｔ）デジタル制御が可能になる。すなわち、デジタル制御信号ｂ０，ｂ１，ｂ２，ｂ３，ｂ４がローあるいはハイに変わるにつれ、それぞれのスイッチングトランジスタ３１０，３２０，３３０，３４０，３５０がオン／オフになることで、デジタルチューナブルが可能となり得る。したがって、可変キャパシタの個数がｎ個になると、前記可変キャパシタ部３０は、ｎビットのデジタルチューナブルが可能なキャパシタになり得る。
【０１１０】
図１２は、本発明の他の実施形態による可変キャパシタ部３０’を示す。
【０１１１】
図１２を参照すると、本発明の一実施形態によるチューナブルキャパシタ部３０’は、互いに並列に連結されたチューナブルキャパシタ３１，３２，３３，３４，３５に固定キャパシタ（Ｃｆｉｘｅｄ）１６０を並列に追加することができる。
【０１１２】
図１２に示されるように、固定キャパシタ３６は、並列に連結された可変キャパシタ３１，３２，３３，３４，３５が全て選択されない場合、すなわち、各スイッチングトランジスタ３１０，３２０，３３０，３４０，３５０がモードオフになっても、第１端子１０と第２端子２０との間のキャパシタは固定キャパシタ１６０になり得る。
【０１１３】
以上で説明したように、本発明の一実施形態によると、バイパスモードで動作可能もしくはインピーダンスチューニングが可能なチューナブルキャパシタを容易に具現することができる。すなわち、第１端子と第２端子との間でキャパシタンスのチューニングが可能な可変キャパシタ部と、第１端子と第２端子との間をバイパス連結するバイパススイッチとを含んで、第１端子又は第２端子に連結される回路や装置に対するキャリブレーションを容易にしてくれる。また、第１端子と第２端子との間でキャパシタンスのチューニングが可能な可変キャパシタ部と、第１端子又は第２端子と接地端との間に位置するインピーダンスチューニング部を可変キャパシタ部とカップリング制御するチューニングスイッチとを含んで、第１端子と第２端子との間のインピーダンスマッチングを効率的に具現することができる。
【０１１４】
一方、前記のようにスイッチングトランジスタのゲート端Ｇに印加される電圧を変換してソース端Ｓ及びドレイン端Ｄに印加することにより、別途の負電圧を生成ずに前記スイッチングトランジスタをオン／オフ制御可能である。すなわち、速くて正確な応答ができ、負電圧を用いず、負電圧発生器を必要としなくなる。したがって、負電圧発生器による感度低下、電力消費、空間活用などの問題点を解決することができる。
【０１１５】
以上において、本発明の実施形態に説明された特徴、構造、効果などは、本発明の少なくとも一つの実施形態に含まれ、必ずしも一つの実施形態にのみ限定される訳ではない。さらに、各実施形態において例示された特徴、構造、効果などは、実施形態が属する分野における通常の知識を持つ者によって、他の実施形態についても組み合わせ又は変形されて実施可能である。したがって、このような組み合わせと変形に関係した内容は、本発明の範囲に含まれるものと解釈されるべきである。
【０１１６】
また、以上において実施形態を中心に説明したが、これは単に例示であるだけであって、本発明を限定する訳ではなく、本発明が属する分野における通常の知識を有する者であれば、本実施形態の本質的な特性を外れない範囲で、以上において例示されない様々な変形と応用が可能であることが分かるはずである。例えば、実施形態に具体的に示された各構成要素は、変形して実施することができる。そして、このような変形と応用に係る相違点は、添付の特許請求の範囲において規定する本発明の技術的範囲に含まれるものと解釈されるべきである。
【符号の説明】
【０１１７】
１，２ａ，２ｂ，３ａ，３ｂ                      チューナブルキャパシタ
１０                                            第１端子
２０                                            第２端子
３０，３０’，３０ａ，３０ｂ，３０ｃ，３０ｄ    可変キャパシタ部
３１，３２，３３，３４，３５                    可変キャパシタ
４０                                            インピーダンスチューニング部
５０                                            制御部
１００，１００ａ，１００ｂ                      第１キャパシタ
１１０，１２０，１３０，１４０，１５０          第１キャパシタ
１６０                                          固定キャパシタ
３００，３００’，３１０，３２０，３３０、３４０、３５０    スイッチングトランジスタ
４０１                                          第１抵抗
４０２                                          第２抵抗
４０３                                          第３抵抗
４０４                                          第４抵抗
５００，５１０，５２０，５３０，５４０，５５０  変換部
【図１】
0005674842.tif 000002
【図２ａ】
0005674842.tif 000003
【図２ｂ】
0005674842.tif 000004
【図３ａ】
0005674842.tif 000005
【図３ｂ】
0005674842.tif 000006
【図４】
0005674842.tif 000007
【図５ａ】
0005674842.tif 000008
【図５ｂ】
0005674842.tif 000009
【図６】
0005674842.tif 000010
【図７】
0005674842.tif 000011
【図８】
0005674842.tif 000012
【図９】
0005674842.tif 000013
【図１０ａ】
0005674842.tif 000014
【図１０ｂ】
0005674842.tif 000015
【図１１】
0005674842.tif 000016
【図１２】
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