(57)【特許請求の範囲】
【請求項１】
エンコーダから出力され、位相の異なる第１および第２の２つのパルス出力信号の状態変化に基づいてパルス抜けを検出するエレベータのエンコーダ監視装置であって、
第２のパルス出力信号の立上りエッジをＤラッチ用のトリガ信号として使用し、第１のパルス出力信号の状態をラッチする第１のＤラッチ回路部と、
前記第１のパルス出力信号の立上りエッジをＤラッチ用のトリガ信号として使用し、前記第２のパルス出力信号の状態をラッチする第２のＤラッチ回路部と、
前記第１のＤラッチ回路部および前記第２のＤラッチ回路部のそれぞれのラッチ信号の排他的論理和を出力する排他的論理和ロジック部と、
前記排他的論理和ロジック部からの出力信号がＨｉｇｈ状態からＬｏ状態に切り替わったことで、前記パルス抜けを検出し、異常信号として外部に出力する出力処理部と
を備えたことを特徴とするエレベータのエンコーダ監視装置。
【請求項２】
請求項１に記載のエレベータのエンコーダ監視装置において、
前記出力処理部は、前記排他的論理和ロジック部からの出力信号がＨｉｇｈ状態からＬｏ状態に切り替わった回数を異常カウントとしてカウントし、前記異常カウントが所定回数を超過したことで前記パルス抜けを検出し、前記異常信号として外部に出力する
ことを特徴とするエレベータのエンコーダ監視装置。
【請求項３】
請求項１または２に記載のエレベータのエンコーダ監視装置において、
前記出力処理部は、
前記排他的論理和ロジック部からの出力信号がＨｉｇｈ状態からＬｏ状態に切り替わったことに基づいて前記パルス抜けを検出し、エンコーダ異常検出信号としてラッチ出力するラッチ回路部と、
前記ラッチ回路部から前記エンコーダ異常検出信号を読み込んだ場合には、外部に対する出力信号を遮断することで前記異常信号を出力する出力部と
を備えることを特徴とするエレベータのエンコーダ監視装置。
【請求項４】
請求項１または２に記載のエレベータのエンコーダ監視装置において、
前記出力処理部は、
前記排他的論理和ロジック部からの出力信号がＨｉｇｈ状態からＬｏ状態に切り替わったことに基づいて前記パルス抜けを検出し、エンコーダ異常検出信号としてラッチ出力するラッチ回路部と、
前記ラッチ回路部からの出力信号を読み込み、前記エンコーダ異常検出信号を読み込んだ場合には、外部への信号出力を遮断するための出力遮断指令を出力する制御部と、
前記制御部から前記出力遮断指令を読み込んだ場合には、外部に対する出力信号を遮断することで前記異常信号を出力する出力部と
を備えることを特徴とするエレベータのエンコーダ監視装置。
【請求項５】
エンコーダから出力され、位相の異なる第１および第２の２つのパルス出力信号の状態変化に基づいてパルス抜けを検出するエレベータのエンコーダ監視方法であって、
第２のパルス出力信号の立上りエッジをＤラッチ用のトリガ信号として使用し、第１のパルス出力信号の状態をラッチする第１のパルス出力信号ラッチステップと、
前記第１のパルス出力信号の立上りエッジをＤラッチ用のトリガ信号として使用し、前記第２のパルス出力信号の状態をラッチする第２のパルス出力信号ラッチステップと、
前記第１のパルス出力信号ラッチステップおよび前記第２のパルス出力信号ラッチステップのそれぞれのラッチ信号の排他的論理和を出力する排他的論理和ステップと、
前記排他的論理和ステップによる出力信号がＨｉｇｈ状態からＬｏ状態に切り替わったことで、前記パルス抜けを検出し、異常信号として外部に出力する出力処理ステップと
を備えたことを特徴とするエレベータのエンコーダ監視方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エレベータの位置制御、速度制御等に用いられるエンコーダのパルス抜けを検出するエレベータのエンコーダ監視装置およびエレベータのエンコーダ監視方法に関する。
【背景技術】
【０００２】
この分野の従来技術として、かごが所定距離移動するごとにパルス信号を発する複数のパルスエンコーダと、かごの運転方向に応じてパルスエンコーダからのパルス信号をそれぞれ加減算カウントする複数のカウンタと、これらのカウンタのカウント値相互の差値を求める差値検出手段と、差値が所定値を越えたときに作動する比較手段と、この比較手段の作動信号によって上記かごの運転を阻止する運転阻止手段とからなるエレベータの位置制御装置がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６１−９４９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来技術には、以下のような課題がある。
この従来技術では、エンコーダパルスカウンタを二重系で構成し、両方のカウンタ値を比較する構成となっている。従って、このような従来の方法では、複雑な比較処理やそれらの判断用マイコン、ＲＡＭ等のメモリが必要となり、回路や処理が複雑化するだけでなく、コストもかかるという課題があった。
【０００５】
本発明は、前記のような課題を解決するためになされたものであり、ハードウェアの簡素化、および低コスト化を実現したエレベータのエンコーダ監視装置およびエレベータのエンコーダ監視方法を得ることを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るエレベータのエンコーダ監視装置は、エンコーダから出力され、位相の異なる第１および第２の２つのパルス出力信号の状態変化に基づいてパルス抜けを検出するエレベータのエンコーダ監視装置であって、第２のパルス出力信号の立上りエッジをＤラッチ用のトリガ信号として使用し、第１のパルス出力信号の状態をラッチする第１のＤラッチ回路部と、第１のパルス出力信号の立上りエッジをＤラッチ用のトリガ信号として使用し、第２のパルス出力信号の状態をラッチする第２のＤラッチ回路部と、第１のＤラッチ回路部および第２のＤラッチ回路部のそれぞれのラッチ信号の排他的論理和を出力する排他的論理和ロジック部と、排他的論理和ロジック部からの出力信号がＨｉｇｈ状態からＬｏ状態に切り替わったことで、パルス抜けを検出し、異常信号として外部に出力する出力処理部とを備えたものである。
【０００７】
また、本発明に係るエレベータのエンコーダ監視方法は、エンコーダから出力され、位相の異なる第１および第２の２つのパルス出力信号の状態変化に基づいてパルス抜けを検出するエレベータのエンコーダ監視方法であって、第２のパルス出力信号の立上りエッジをＤラッチ用のトリガ信号として使用し、第１のパルス出力信号の状態をラッチする第１のパルス出力信号ラッチステップと、第１のパルス出力信号の立上りエッジをＤラッチ用のトリガ信号として使用し、第２のパルス出力信号の状態をラッチする第２のパルス出力信号ラッチステップと、第１のパルス出力信号ラッチステップおよび第２のパルス出力信号ラッチステップのそれぞれのラッチ信号の排他的論理和を出力する排他的論理和ステップと、排他的論理和ステップによる出力信号がＨｉｇｈ状態からＬｏ状態に切り替わったことで、パルス抜けを検出し、異常信号として外部に出力する出力処理ステップとを備えたものである。
【発明の効果】
【０００８】
本発明に係るエレベータのエンコーダ監視装置およびエレベータのエンコーダ監視方法によれば、２つのパルス出力信号の変化状態を２つのラッチ部と１つの排他的論理和ロジック部の組合せを備えた簡易な構成の回路に基づいて監視することで容易にパルス抜け状態を検知することができ、ハードウェアの簡素化、および低コスト化を実現したエレベータのエンコーダ監視装置およびエレベータのエンコーダ監視方法を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１におけるエレベータのエンコーダ監視装置の基本構成図である。
【図２】本発明の実施の形態１におけるエレベータのエンコーダ監視装置内の各部の信号状態を説明するための図である。
【図３】本発明の実施の形態１におけるエレベータのエンコーダ監視装置の、先の図１とは異なる基本構成図である。
【図４】本発明の実施の形態２におけるエレベータのエンコーダ監視装置の基本構成図である。
【図５】本発明の実施の形態２におけるエレベータのエンコーダ監視装置の、先の図４とは異なる基本構成図である。
【発明を実施するための形態】
【００１０】
以下、本発明のエレベータのエンコーダ監視装置およびエレベータのエンコーダ監視方法の好適な実施の形態につき図面を用いて説明する。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１におけるエレベータのエンコーダ監視装置の基本構成図である。図１に示した本実施の形態１におけるエレベータのエンコーダ監視装置１０は、第１のＤラッチ回路部１１、第２のＤラッチ回路部１２、排他的論理和ロジック部１３、ラッチ回路部１４、制御ＣＰＵ１５、ＮＯＴ回路部１６、および出力部１７を備えて構成されている。
【００１２】
このような構成を有するエレベータのエンコーダ監視装置１０は、図示していないエンコーダからの出力パルスとして、位相が９０度ずれているＡ相出力パルスとＢ相出力パルスを入力として取り込む。そして、エンコーダ監視装置１０は、Ａ相出力パルスあるいはＢ相出力パルスでパルス抜けがあったことを検出した場合には、出力部１７から駆動部または安全回路部２１に対して、パルス抜けがあったことを知らせる信号を出力することとなる。
【００１３】
なお、この図１では、出力部１７が、ラッチ回路部１４の出力を、ＮＯＴ回路部１６を介して読み込み、駆動部または安全回路部２１への出力を遮断できる構成（すなわち、制御ＣＰＵ１５を介さずに、駆動部または安全回路部２１への出力をハードウェア的に遮断できる構成）を備えている。しかしながら、本実施の形態１における構成は、これに限定されるものではなく、図３を用いて後述するように、制御ＣＰＵ１５を介して駆動部または安全回路部２１への出力を遮断する構成とすることも可能である。
【００１４】
また、図１におけるラッチ回路部１４、ＮＯＴ回路部１６、および出力部１７は、排他的論理和ロジック部１３の出力信号に基づいてパルス抜けの有無を検出し、検出結果を出力する出力処理部に相当する。
【００１５】
次に、エンコーダ監視装置１０に含まれる各構成要件の機能について説明する。
エンコーダ監視装置１０は、エンコーダから出力され、位相の異なるＡ相パルス出力信号１およびＢ相パルス出力信号２の状態変化に基づいてパルス抜けを検出する。このために、第１のＤラッチ回路部１１は、Ｂ相パルス出力信号２の立上りエッジをＤラッチ用のトリガ信号として使用し、Ａ相パルス出力信号１の状態をラッチする。同様に、第２のＤラッチ回路部１２は、Ａ相パルス出力信号１の立上りエッジをＤラッチ用のトリガ信号として使用し、Ｂ相パルス出力信号２の状態をラッチする。
【００１６】
排他的論理和ロジック部１３は、第１のＤラッチ回路部１１および第２のＤラッチ回路部１２のそれぞれから出力されるラッチ信号の排他的論理和を出力する。ラッチ回路部１４は、排他的論理和ロジック部１３の出力信号をラッチする。
【００１７】
制御ＣＰＵ１５は、エレベータの制御系処理を実行する制御ＣＰＵまたは安全系処理を実行する制御ＣＰＵである。そして、この制御ＣＰＵ１５は、ラッチ回路部１４からの出力信号を読み込み、読み込んだ信号がＨｉｇｈ状態からＬｏ状態に切り替わったことで、パルス抜けを検出する。さらに、制御ＣＰＵ１５は、パルス抜けを検出した際には、出力部１７に指令信号を出力するとともに、ラッチ回路部１４に対してラッチ状態をリセットするためのリセット信号を出力する。
【００１８】
ＮＯＴ回路部１６は、ラッチ回路部１４からの出力信号を反転して、出力部１７のイネーブル信号として出力する。そして、出力部１７は、制御ＣＰＵ１５からの指令信号をバッファリングし、駆動部または安全回路部２１に対して出力する。
【００１９】
このようにして、出力処理部は、排他的論理和ロジック部１３からの出力信号がＨｉｇｈ状態からＬｏ状態に切り替わったことで、パルス抜けを検出し、異常信号として外部に出力することができる。
【００２０】
次に、本実施の形態１におけるエレベータのエンコーダ監視装置１０における一連の信号処理について、図２を用いて具体的に説明する。図２は、本発明の実施の形態１におけるエレベータのエンコーダ監視装置１０内の各部の信号状態を説明するための図である。
【００２１】
エンコーダ監視装置１０は、エンコーダパルス信号の欠落（欠相）やコネクタピン抜け等による信号線の断線、コネクタの接触不良によるパルス信号異常等を検知して、速やかにエレベータを安全状態へ移行、維持できる安価で信頼性の高いシンプルなエンコーダ信号監視を実現している。
【００２２】
先の図１の構成では、エンコーダ（図示しない）から出力されたＡ相パルス出力信号１が、第１のＤラッチ回路部１１では、データ信号ピンに入力され、第２のＤラッチ回路部１２では、トリガ信号ピンに入力される。これに対して、同じエンコーダから出力されたＢ相パルス出力信号２が、第１のＤラッチ回路部１１では、トリガ信号ピンに入力され、第２のＤラッチ回路部１２では、データ信号ピンに入力される。
【００２３】
通常、エンコーダのＡ相とＢ相の出力パルスは、位相が９０度ずれているため、エンコーダが回転する度に、Ａ相、Ｂ相が互いの立上りエッジパルスにより、互いの信号のＨｉｇｈ状態または、Ｌｏｗ状態を第１のＤラッチ回路部１１および第２のＤラッチ回路部１２でラッチすることとなる（図２参照）。
【００２４】
ラッチされた各相の状態信号は、第１のＤラッチ回路部１１および第２のＤラッチ回路部１２のＱピンから出力される。ここで、Ａ相とＢ相の出力パルスは、前述のように、位相が９０度ずれている。このため、エンコーダに異常がなければ、第１のＤラッチ回路部１１と第２のＤラッチ回路部１２のＱピン信号が一致することはない。すなわち、エンコーダに異常がなければ、図２に示したように、第１のＤラッチ回路部１１のＱピン信号は、常にＨｉｇｈ状態、第２のＤラッチ回路部１２のＱピン信号は、常にＬｏｗ状態となる。
【００２５】
この特性を利用するため、第１のＤラッチ回路部１１および第２のＤラッチ回路部１２のＱピンから出力された信号を排他的論理和ロジック部１３に入力させ、その結果出力をラッチ回路部１４でラッチする。図２に示すように、エンコーダの正常時には、排他的論理和ロジック部１３の出力は、Ｈｉｇｈであるが、異常時にはＬｏｗになる。
【００２６】
そこで、ラッチ回路部１４は、このＨｉｇｈ→Ｌｏｗの変化をラッチし、Ｌｏｗ状態となった信号を出力する。そして、制御ＣＰＵ１５は、ラッチ回路部１４からのラッチ信号を、ポート信号として入力し、このポートの信号状態を監視することで、エンコーダ信号の異常を検出できる。
【００２７】
そして、制御ＣＰＵ１５は、異常時には速やかにエレベータを安全状態へと移行させるように駆動停止指令や安全回路遮断指令のための指令信号を出力部１７へ送信する。そして、この指令信号は、一旦出力部１７でバッファされた後、駆動部または安全回路部２１に出力される。また、制御ＣＰＵ１５はラッチ回路部１４でラッチされた信号を解除するためのリセット信号を出力可能で、いつでもラッチ信号をクリアすることができるようになっている。
【００２８】
さらに、エンコーダ信号の異常検出時に、可及的速やかにエレベータを安全状態へと移行させるために、ラッチ回路部１４からの出力信号をＮＯＴ回路部１６を介して出力部１７のイネーブル信号として入力させることで、制御ＣＰＵ１５の処理を介さずに、出力部１７からの出力信号を遮断し、速やかにエレベータを安全状態へと移行させることができる。
【００２９】
本発明では、システムリアクションタイムと呼ばれる、「故障を検知してから、駆動部または安全回路部２１を制御（主に遮断）するための信号を出力するまでの時間」が重要となる。そして、このシステムリアクションタイムは、装置のハードウェア構成、あるいはソフトウェアによる処理時間に依存する。
【００３０】
そこで、図１のような構成を有することで、エンコーダ信号異常時に、制御ＣＰＵ１５の処理から独立して、出力部１７からの出力信号を遮断することで、駆動部または安全回路部２１を制御することができる。この結果、システムリアクションタイムを早くすることが可能となる。
【００３１】
本発明の異常検出対象であるエンコーダは、位置や速度を検出するセンサとして使用されるため、システム上、非常に重要なキーパーツとなる。それ故に、このエンコーダの故障は、システムに対して致命的な影響を与えかねない。従って、システムリアクションタイムが短いということは、非常に重要なメリットとなる。
【００３２】
さらに、制御ＣＰＵ１５に依存せずに駆動部または安全回路部２１を制御できる構成とすることで、ＣＰＵクロックが遅いシステムに対しても適用可能となる。この結果、ＣＰＵのコスト低減が可能になるとともに、構成がシンプルになるというメリットも得られる。
【００３３】
なお、図１の構成においては、ラッチ回路部１４の出力が制御ＣＰＵ１５にも入力されており、この点について補足説明する。制御ＣＰＵ１５は、ラッチ回路部１４からの出力信号を読み込むことで、エンコーダ信号異常が発生したことを認識することが可能となる。ただし、この場合には、出力部１７のイネーブル信号が非イネーブル状態となるため、制御ＣＰＵ１５の判断（処理）を待たずに、出力部１７からの出力信号を遮断することとなり、フェールセーフ設計を実現できる。
【００３４】
一方、エンコーダ信号が正常な場合には、出力部１７のイネーブル信号がアクティブであるため、制御ＣＰＵ１５は、出力部１７に対して出力する指令信号に応じて、駆動部または安全回路部２１を制御することができる。すなわち、エンコーダ信号に異常がない場合には、エンコーダによって正しい位置、速度等がセンシングできるため、エンコーダ信号に基づく演算処理結果に応じて、制御ＣＰＵ１５自身が、駆動部または安全回路部２１を適切に制御することが可能となる。
【００３５】
これに対して、制御ＣＰＵ１５を介して駆動部または安全回路部２１を制御する構成について、図３を用いて説明する。図３は、本発明の実施の形態１におけるエレベータのエンコーダ監視装置の、先の図１とは異なる基本構成図である。先の図１の構成と比較すると、この図３の構成では、ＮＯＴ回路部１６がなく、制御ＣＰＵ１５からの出力信号を、出力部１７のイネーブル信号として用いる点が異なっている。
【００３６】
ＣＰＵのクロックが比較的早く、制御ＣＰＵ１５による１周期のソフトウェア処理時間が、システムリアクションタイムとして許容される程度に短い場合には、先の図１の代わりに図３の構成を採用することも可能である。
【００３７】
このような構成を採用することで、ラッチ回路部１４の出力信号が、エンコーダ信号に異常が発生したことを示す場合にも、制御ＣＰＵ１５でこの出力信号を複数回読み取る時間的余裕があれば、ノイズ等による誤信号の読み込みを回避することができる。従って、ノイズによる誤信号が発生した場合にも、いたずらにかごを停止させることでエレベータサービスの低下を招いてしまうことを防止できるメリットがある。
【００３８】
以上のように、実施の形態１によれば、エレベータ走行中や停止中におけるエンコーダパルス信号の欠落（欠相）や信号線の断線、コネクタのピン抜け、接触不良等のエンコーダ信号の異常に関する速やかな検知、およびそれに基づくエレベータの安全状態への速やかな移行が可能になる。さらに、処理回路部は、図１に示したように非常にシンプルな構成であるため、安価で信頼性の高いエンコーダ信号監視が実現可能となる。
【００３９】
さらに、従来では、Ａ相やＢ相のパルス抜けを検出するために利用されていたエンコーダ１回転につき１パルスの信号を出力するＺ相信号も不要となる。このため、パルス抜け検出のためにエンコーダを１回転させる必要が無いというメリットもある。すなわち、それだけ異常の検出が早くなり、エレベータの安全状態への移行も早くなる。さらに、Ｚ相が不要となることで、Ｚ相処理回路が不要になるとともに、Ｚ相のない、より安価なエンコーダを選択できるというコストメリットもある。
【００４０】
実施の形態２．
図４は、本発明の実施の形態２におけるエレベータのエンコーダ監視装置の基本構成図である。図４に示した本実施の形態２におけるエレベータのエンコーダ監視装置１０は、第１のＤラッチ回路部１１、第２のＤラッチ回路部１２、排他的論理和ロジック部１３、カウンタ付ラッチ回路部１４ａ、制御ＣＰＵ１５、ＮＯＴ回路部１６、および出力部１７を備えて構成されている。
【００４１】
本実施の形態２における図４に示したエンコーダ監視装置の構成は、先の実施の形態１における図１の構成と比較すると、ラッチ回路部１４の代わりにカウンタ付ラッチ回路部１４ａが用いられている点が異なっている。そこで、この相違点を中心に、以下に説明する。
【００４２】
カウンタ付ラッチ回路部１４ａは、排他的論理和ロジック部１３の出力信号をラッチする際、異常時にＨｉｇｈ→Ｌｏｗに変化する排他的論理和ロジック部１３の最初の出力変化だけでラッチしてしまうのではなく、変化する出力信号のエッジ回数や異常状態の長さを、内蔵のカウンタ回路でカウントし、あらかじめ設定された規定値を超過した場合にリップルキャリーアウト信号を異常信号としてラッチ出力させることができる。
【００４３】
カウンタ付ラッチ回路部１４ａのラッチ出力は、エレベータの制御系処理を実行する制御ＣＰＵまたは安全系処理を実行する制御ＣＰＵ１５のポート信号として入力され、以降は、先の実施の形態１と同様の処理となる。
【００４４】
このように、カウンタ付ラッチ回路部１４ａは、カウンタ機能を備えており、外部からのノイズなどによる誤った異常検出を抑えることができ、不要なエレベータの停止を抑制し、エレベータサービスの低下を防ぐことが可能となる。
【００４５】
なお、先の実施の形態１における図１の構成と同様に、本実施の形態２においては、図４の構成を採用することで、カウンタ付ラッチ回路部１４ａからの出力信号を、ＮＯＴ回路部１６を介して出力部１７のイネーブル信号として入力させることができる。この結果、制御ＣＰＵ１５の処理を介さずに、出力部１７からの出力信号を遮断し、速やかにエレベータを安全状態へと移行させることができ、先の実施の形態１における図１の構成と同様の効果が得られることは言うまでもない。
【００４６】
これに対して、先の実施の形態１における図３の構成と同様に、制御ＣＰＵ１５を介して駆動部または安全回路部２１への出力を遮断する構成とすることも可能である。図５は、本発明の実施の形態２におけるエレベータのエンコーダ監視装置の、先の図４とは異なる基本構成図である。先の図４の構成と比較すると、この図５の構成では、ＮＯＴ回路部１６がなく、制御ＣＰＵ１５からの出力信号を、出力部１７のイネーブル信号として用いる点が異なっている。このような構成とすることで、先の実施の形態１における図３の構成と同様の効果が得られる。
【００４７】
以上のように、実施の形態２によれば、先の実施の形態１の効果に加え、カウンタ付ラッチ回路部を用いることで、ノイズによる誤検出を抑えることができ、エレベータのサービス低下抑制というメリットも得られる。
【００４８】
なお、上述した実施の形態１、２の説明においては、シングルエンドタイプのエンコーダ信号について述べた。しかしながら、本発明に適用できるエンコーダはこれに限定されず、差動入力タイプのエンコーダ信号でも適用できるのは明白である。この場合には、入力信号の「ＡとＢ」、「Ａの反転信号とＢの反転信号」をそれぞれセットで使用すればよい。
【００４９】
また、上述した実施の形態１、２の説明においては、Ａ相出力パルスとＢ相出力パルスの位相が９０度ずれている場合を例示したが、このずれ量は９０度に限定されるものではない。
【符号の説明】
【００５０】
１１  第１のＤラッチ回路部、１２  第２のＤラッチ回路部、１３  排他的論理和ロジック部、１４  ラッチ回路部、１４ａ  カウンタ付ラッチ回路部、１５  制御ＣＰＵ（制御部）、１６  ＮＯＴ回路部、１７  出力部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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