(57)【特許請求の範囲】
【請求項１】
少なくとも１つ以上のヒューズを有し、かつ前記ヒューズの切断状態に応じて予め定められた第１の値が格納されるとともに、データ信号を暗号化または復号化するための鍵の一部を実装する鍵実装ヒューズを備えた格納手段と、
予め定められた第２の値が記憶された記憶手段と、
前記格納手段に格納されている前記第１の値及び前記記憶手段に記憶されている前記第２の値を用いて予め定められた演算を実行することにより得られた鍵と、前記鍵実装ヒューズに実装されている鍵と、を組み合わせて、前記データ信号を暗号化または復号化するための鍵を生成する鍵生成回路と、
を備えた鍵格納回路。
【請求項２】
前記格納手段に格納されている前記第１の値のビット長は、前記鍵生成回路により生成される鍵のビット長から前記鍵実装ヒューズに実装された鍵の一部のビット長を減じたビット長よりも短い、請求項１に記載の鍵格納回路。
【請求項３】
前記記憶手段は、複数の記憶部を備え、前記格納手段は、前記複数の記憶部のうち、何れの記憶部を演算に用いるかを指定する指定手段を備える、請求項１または請求項２に記載の鍵格納回路。
【請求項４】
前記指定手段は、何れの記憶部を演算に用いるかを指定する情報を実装するヒューズを備える、請求項３に記載の鍵格納回路。
【請求項５】
前記格納手段は、一端が電源電圧に接続され、かつ他端が出力端子に接続されたヒューズ及び一端がグランド電圧に接続され、かつ他端が前記出力端子に接続されたヒューズの一対のヒューズから成るヒューズセルを備え、前記ヒューズセルは、前記一対のヒューズのいずれかが切断されている、
請求項１から請求項４のいずれか１項に記載の鍵格納回路。
【請求項６】
電源電圧とグランド電圧とを相補的に切り替えて出力する第１の出力と第２の出力とを有する切替手段をさらに備え、
前記格納手段は、一端が前記第１の出力に接続され、かつ他端が出力端子に接続されたヒューズ及び一端が前記第２の出力に接続され、かつ他端が前記出力端子に接続されたヒューズの一対のヒューズから成るヒューズセルを備え、前記ヒューズセルは、前記一対のヒューズのいずれかが切断されている、
請求項１から請求項４のいずれか１項に記載の鍵格納回路。
【請求項７】
前記切替手段は、予め定められたタイミングで接続先を繰り返し切り替える、請求項６に記載の鍵格納回路。
【請求項８】
前記記憶手段は、論理回路により構成される、請求項１から請求項７のいずれか１項に記載の鍵格納回路。
【請求項９】
前記記憶手段は、レジスタである、請求項１から請求項８のいずれか１項に記載の鍵格納回路。
【請求項１０】
基板と、
前記基板上に実装された、請求項１から請求項９のいずれか１項に記載の鍵格納回路と、
を備えた半導体集積回路。
【請求項１１】
前記鍵格納回路に格納された鍵に基づいて、データ信号に対して暗号化及び復号化の少なくとも一方を行う信号生成回路を備えた、
請求項１０に記載の半導体集積回路。
【請求項１２】
前記鍵格納回路に格納された鍵に基づいて、データ信号を暗号化した暗号化信号を生成する暗号化信号生成回路を備えた請求項１０に記載の半導体集積回路と、
前記鍵格納回路に格納された鍵に基づいて、前記暗号化信号を復号化して前記データ信号を生成する復号化信号生成回路を備えた請求項１０に記載の半導体集積回路と、
を備えたシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、鍵格納回路、半導体集積回路、及びシステム、特に暗号化や復号化に用いられる鍵を格納する鍵格納回路、半導体集積回路、及びシステムに関するものである。
【背景技術】
【０００２】
一般に、不揮発性メモリに、データ信号の暗号化や復号化に使用する鍵（以下、単に鍵という）を実装するＬＳＩ（半導体集積回路）が知られている。鍵の実装に、不揮発性メモリとして代表的なＥＰＲＯＭやＦＬＡＳＨメモリを使用するためには、メモリ混載プロセスを使用するか、または１つのパッケージに複数のチップを封入するマルチチップモジュール化を行う必要があり、何れもコスト、技術面等で問題があることから、鍵を実装するためだけに上記メモリを使用することは非現実的とされている。
【０００３】
そのため、通常プロセスで使用可能なヒューズを上述の不揮発性メモリの代わりに使用し、ヒューズに鍵を実装する技術が知られている。例えば、特許文献１には、処理装置に含まれるヒューズにセキュアキー値を格納する技術が記載されている。
【０００４】
ヒューズに鍵を実装する場合の例を図９に示す。図９に示したチップ（基板）１１２上に実装されたＬＳＩ（半導体集積回路）１００は、鍵を格納するための鍵格納ブロック１２０を備えている。鍵格納ブロック１２０は、ヒューズメモリセル１３０を、実装する鍵のビット長に応じた個数、搭載している。図９に示した鍵格納ブロック１２０の場合では、鍵のビット長ｎに応じて、ｎ個のヒューズメモリセル１３０（１３０ｎ−１〜１３００）を搭載している。ヒューズメモリセル１３０は、ＬＳＩ１００の電源電圧ＶＤＤ側に接続されたヒューズ１３２と、ＧＮＤ（ＬＳＩ１００のＧＮＤ）側に接続されたヒューズ１３４とを備えている。ヒューズ１３２及びヒューズ１３４のいずれかを電気的に切断することにより、ヒューズメモリセル１３０の出力の値がＶＤＤか、ＧＮＤかの何れかに確定する。
【０００５】
鍵の実装は、ＬＳＩ１００のウエハレベルのテスト工程等で、各ヒューズメモリセル１３０のヒューズ１３２及びヒューズ１３４のいずれか一方を切断することにより行われる。ＶＤＤ側に接続されたヒューズ１３２を切断した場合は、ヒューズメモリセル１３０の出力は「０」に固定される。一方、ＧＮＤ側に接続されたヒューズ１３４を切断した場合は、ヒューズメモリセル１３０の出力は「１」に固定される。そのため、ヒューズメモリセル１３０のいずれかのヒューズ（１３２、１３４）を切断することにより鍵格納ブロック１２０の出力の値である鍵ｋｅｙ［ｎ−１：０］が確定する。ＬＳＩ１００を使用するユーザや用途によって、ヒューズを切断する組み合わせを変えることにより、個々に特有のユニークな値の鍵の実装が可能になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１３５９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のようにヒューズに鍵を実装する場合、１個のヒューズメモリセル１３０が鍵の１ビットに対応しているため、鍵のビット長に合わせた個数（ビット長と等しい個数）のヒューズメモリセル１３０を搭載する必要がある。
【０００８】
ヒューズに鍵を実装する方法では、上述した不揮発性メモリに鍵を実装する場合に比べて、安価な通常プロセスで実現できるというメリットがあるものの、ヒューズ（ヒューズ１３２またはヒューズ１３４）１個が１０μｍ角程度の大きさを有するため、実装する鍵のビット長が長い場合、搭載するヒューズメモリセル１３０（ヒューズ１３２、１３４）の個数が多くなり、その結果、チップサイズ（面積）が大きくなってしまい、コストが高くなる場合がある。
【０００９】
また、上述のようにヒューズメモリセル１３０と鍵の値が１対１で対応しており、ヒューズを切断した跡は、目視、または顕微鏡等で容易に確認できるため、鍵情報を推測されやすいというセキュリティ上の問題があった。
【００１０】
本発明は、上述した問題を解決するために提案されたものであり、格納された鍵の値の推測を困難にすることができる、鍵格納回路、半導体集積回路、及びシステムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１に記載の鍵格納回路は、少なくとも１つ以上のヒューズを有し、かつ前記ヒューズの切断状態に応じて予め定められた第１の値が格納されるとともに、データ信号を暗号化または復号化するための鍵の一部を実装する鍵実装ヒューズを備えた格納手段と、予め定められた第２の値が記憶された記憶手段と、前記格納手段に格納されている前記第１の値及び前記記憶手段に記憶されている前記第２の値を用いて予め定められた演算を実行することにより得られた鍵と、前記鍵実装ヒューズに実装されている鍵と、を組み合わせて、前記データ信号を暗号化または復号化するための鍵を生成する鍵生成回路と、を備える。
【００１２】
請求項１０に記載の半導体集積回路は、基板と、前記基板上に実装された、請求項１から請求項９のいずれか１項に記載の鍵格納回路と、を備える。
【００１３】
請求項１２に記載のシステムは、前記鍵格納回路に格納された鍵に基づいて、データ信号を暗号化した暗号化信号を生成する暗号化信号生成回路を備えた請求項１０に記載の半導体集積回路と、前記鍵格納回路に格納された鍵に基づいて、前記暗号化信号を復号化して前記データ信号を生成する復号化信号生成回路を備えた請求項１０に記載の半導体集積回路と、を備える。
【発明の効果】
【００１４】
本発明によれば、格納された鍵の値の推測を困難にすることができる、という効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態に係るＬＳＩ（半導体集積回路）の概略構成の一例を示す概略構成図である。
【図２】第１の実施の形態に係る鍵格納ブロックの概略構成の一例を示す回路図である。
【図３】第１の実施の形態に係る鍵生成回路の概略構成の一例を示す概略構成図である。
【図４】第２の実施の形態に係る鍵格納ブロックの概略構成の一例を示す回路図である。
【図５】第２の実施の形態に係る鍵生成回路の概略構成の一例を示す概略構成図である。
【図６】第３の実施の形態に係る鍵格納ブロックの概略構成の一例を示す回路図である。
【図７】第４の実施の形態に係る鍵格納ブロックの概略構成の一例を示す回路図である。
【図８】データ信号を暗号化するためのＬＳＩ（半導体集積回路）の概略構成の一例を示す概略構成図である。
【図９】従来の鍵格納ブロックの概略構成の一例を示す回路図である。
【発明を実施するための形態】
【００１６】
［第１の実施の形態］
【００１７】
以下、図面を参照して第１の実施の形態の鍵格納ブロック（鍵格納回路）及び当該鍵格納ブロックを備えたＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ：半導体集積回路、以下単にＬＳＩという）について詳細に説明する。なお、本実施の形態では、予め鍵により暗号化されたデータ信号（暗号化データ信号）を当該鍵を用いて復号化する場合について説明する。
【００１８】
まず、本実施の形態のＬＳＩの構成について説明する。本実施の形態のＬＳＩの概略構成の一例を図１に示す。図１に示した本実施の形態のＬＳＩ１０は、チップ（基板、以下、単にチップという）１２上に、データ信号復号化回路１４及び鍵格納ブロック２０が搭載されている。
【００１９】
本実施の形態のＬＳＩ１０では、データ信号が鍵により暗号化された暗号化データ信号が外部から入力される。データ信号復号化回路１４は、入力された暗号化データ信号を鍵格納ブロック２０に格納されている鍵を用いて、予め定められた復号化方法により復号した復号化データ信号（元のデータ信号）を出力する機能を有している。なお、本実施の形態のデータ信号は、例えば、映像信号や個人情報を含む信号等、特に限定されるものではない。また、データ信号復号化回路１４で行われる復号化の方法は、一般に用いられる方法等でよく、特に限定されるものではない。また、データ信号復号化回路１４から出力された復号化データ信号を使用する処理回路等は、ＬＳＩ１０内に搭載されていてもよいし、ＬＳＩ１０の外部に設けられていてもよく、特に限定されるものではない。
【００２０】
本実施の形態の鍵格納ブロック２０は、データ信号の復号化（暗号化）に使用される鍵を格納する機能を有しており、ヒューズブロック２２と、鍵生成回路２４と、により構成されている。本実施の形態の鍵格納ブロック２０の概略構成の一例の回路図を図２に示す。
【００２１】
本実施の形態の鍵格納ブロック２０は、複数（本実施の形態ではｋ個）のヒューズメモリセル３０（３０ｋ−１〜３００）を有するヒューズブロック２２及び鍵生成回路２４を備えて構成されている。ヒューズメモリセル３０は、ＬＳＩ１０の電源電圧ＶＤＤ側に接続されたヒューズ３２と、ＧＮＤ（ＬＳＩ１０のＧＮＤ）側に接続されたヒューズ３４と、を備えている。なお、本実施の形態では、具体的一例として、鍵格納ブロック２０は、ｎビットの鍵を格納する。
【００２２】
本実施の形態では、ＬＳＩ１０のウエハレベルのテスト工程で、ヒューズブロック２２のヒューズメモリセル３０が有するヒューズ３２及びヒューズ３４のいずれか一方を切断することにより、ヒューズメモリセル３０の出力の値は、ＶＤＤか、ＧＮＤかの何れかに確定される。なお、本実施の形態でヒューズ（３２、３４）の「切断」とは、少なくとも電気的な切断であればよく、物理的に切断されていなくてもよい。
【００２３】
本実施の形態では、具体的一例として、ＶＤＤ側に接続されたヒューズ３２を切断した場合は、ヒューズメモリセル３０の出力は「０」に固定される。一方、ＧＮＤ側に接続されたヒューズ３４を切断した場合は、ヒューズメモリセル３０の出力は「１」に固定される。このようにヒューズ（３２、３４）を切断することにより、ヒューズブロック２２からは、ビット長ｋの固定出力値ｆｏｕｔ［ｋ−１：０］が鍵生成回路２４に出力される。本実施の形態では、固定出力値ｆｏｕｔ［ｋ−１：０］と、復号器４２により生成される鍵（ｋｅｙ［ｎ−１：０］）とは、１対１の対応関係にある（詳細後述）。
【００２４】
なお、本実施の形態のヒューズブロック２２は、鍵を復号するための情報が実装されているものであり、鍵情報（鍵の値）そのものを実装するものではない。そのため、本実施の形態のヒューズブロック２２に備えられるヒューズメモリセル３０の数は、鍵のビット長ｎに依存しない。従って、ヒューズメモリセル３０の個数を鍵のビット長ｎよりも少ない個数とすることができる。そのため、本実施の形態では、ｋ＜ｎとしている。
【００２５】
なお、本実施の形態では、搭載するヒューズメモリセル３０の個数は、ヒューズブロック２２により格納可能な、ユニークな鍵の数に依存している。具体的一例として、ユニークな鍵の数を１６個に設定した場合、搭載するヒューズメモリセル３０の数は１６＝２４であるため、４個となる。従ってこのような場合は、鍵格納ブロック２０に格納する鍵のビット長ｎが１９２ビットであっても、２５６ビットであっても、鍵格納ブロック２０が搭載するヒューズメモリセル３０の個数は４個でよい。従って、ＬＳＩ１０（鍵格納ブロック２０）では、４個のヒューズメモリセル３０のヒューズ（３２、３４）の切断の仕方を変更するのみで、鍵のビット長ｎに係らず、１６個のユニークな鍵に対応することができる。
【００２６】
本実施の形態の鍵生成回路２４の概略構成の一例を図３に示す。図１に示した本実施の形態の鍵生成回路２４は、レジスタ４０及び復号器４２を含んで構成されている。本実施の形態のレジスタ４０は、予め格納されている固定値が出力される。なお、レジスタ４０は、予め固定値を格納しておくことができる論理回路であればよく、例えばフリップフロップ等の回路素子により構成されるものを用いることができ、その種類等は特に限定されるものではない。また、鍵生成回路２４以外の別のプロセッサ等で用いられるレジスタをレジスタ４０として併用してもよい。レジスタ４０の容量等は、特に限定されないが、本実施の形態（鍵を生成するための固定値の格納）専用のレジスタとして構成する場合は、固定値に応じた容量にすればよいが、容量をなるべく小さくすることにより、チップサイズの増加やコストの増加を抑制することができる。
【００２７】
なお、レジスタ４０の代わりに、ＥＰＲＯＭやフラッシュメモリ等を用いるようにしてもよいが、レジスタ４０を用いる場合、実装後の工程で設定する自由度を増すことができると共に、より高速に処理が行えるため好ましい。
【００２８】
本実施の形態の復号器４２は、ヒューズブロック２２の固定出力値ｆｏｕｔ［ｋ−１：０］と、レジスタ４０の出力値と、を用いて所定の演算処理を行う演算処理回路（本実施の形態では論理回路）であり、当該演算処理を実行することにより、ＬＳＩ１０の個々に特有のユニークなビット長ｎの鍵（ｋｅｙ［ｎ−１：０］）を生成して出力する機能を有している。
【００２９】
復号器４２で行われる演算処理は、ヒューズブロック２２の固定出力値ｆｏｕｔ［ｋ−１：０］とレジスタ４０の出力値とによりビット長ｎの鍵（ｋｅｙ［ｎ−１：０］）が生成できる演算処理であればよく、加減乗除等予め定められた処理を行うものであればよく、特に限定されるものではない。なお、本実施の形態の演算処理では、復号器４２に入力される固定出力値ｆｏｕｔ［ｋ−１：０］のビット長ｋよりも鍵ｋｅｙ［ｎ−１：０］のビット長ｎが長くなる。
【００３０】
なお、例えば、ヒューズブロック２２に実装されている固定値は、目視や顕微鏡等で確認できるため、鍵の値そのものではなくとも、数が少ない方がよい場合がある。一方、ヒューズブロック２２の個数が多い方が、ウエハレベルのテスト等、実装後の工程で設定する自由度を増すことができる。また、レジスタ４０に格納されている値のビット数を多くすると、レジスタ４０の回路全体が大きくなるため、鍵格納ブロック２０（ＬＳＩ１０）の面積増加や、コスト増加を招く場合がある。
【００３１】
従って、ヒューズブロック２２に実装されている固定出力値ｆｏｕｔ［ｋ−１：０］、レジスタ４０に格納されている固定値、及び演算処理の方法は、ヒューズブロック２２から出力される固定出力値ｆｏｕｔ［ｋ−１：０］のビット長ｋ、鍵ｋｅｙ［ｎ−１：０］のビット長ｎ、ＬＳＩ１０の仕様、ユーザ所望のセキュリティ、及びコスト等の観点により定めればよい。
【００３２】
以上説明したように本実施の形態のＬＳＩ１０に搭載された鍵格納ブロック２０は、ｋ個のヒューズメモリセル３０を有するヒューズブロック２２と、鍵生成回路２４と、を備えており、ヒューズブロック２２からは予め実装されているビット長ｋの固定出力値ｆｏｕｔ［ｋ−１：０］が出力される。鍵生成回路２４は、レジスタ４０及び復号器４２を含んで構成されており、復号器４２は、演算処理により、固定出力値ｆｏｕｔ［ｋ−１：０］と、レジスタ４０の出力値と、からビット長ｎ（ｎ＞ｋ）の鍵ｋｅｙ［ｎ−１：０］を生成して出力する。
【００３３】
このように本実施の形態の鍵格納ブロック２０では、ヒューズブロック２２に鍵そのものを格納するのではなく、ヒューズブロック２２に格納された固定出力値ｆｏｕｔに基づいて、ＬＳＩ１０(鍵格納ブロック２０）内部で鍵を生成するため、ヒューズブロック２２を目視または、顕微鏡等で確認した場合であっても、鍵の値を推測することが困難になり、高いセキュリティを確保することができる。
【００３４】
また、本実施の形態では、ヒューズメモリセル３０の個数は、鍵のビット長ｋに依存せず、１対１で対応していないため、格納する鍵のビット長ｋよりも少ない数とすることができる。従って、実装する鍵のビット長ｋが大きくなっても鍵格納ブロック２０（ＬＳＩ１０）に搭載するヒューズメモリセル３０の個数は変わらず、チップサイズの増加やコストの増加を抑制することができる。特に、セキュリティの観点から鍵のビット長ｋを大きくすることが好まれているが、演算処理の仕方や、レジスタ４０に格納されている値を変化させればよく、ヒューズメモリセル３０の個数を増加しなくてもよいため、チップサイズの増加やコストの増加を抑制することができる。
【００３５】
また、ヒューズメモリセル３０のヒューズ（３２、３４）を切断する組み合わせを変えることにより、ヒューズメモリセル３０の個数に依存したユニークな値の鍵の実装が可能になる。
【００３６】
［第２の実施の形態］
【００３７】
以下、図面を参照して本発明の第２の実施の形態について説明する。なお、第１の実施の形態と略同様の構成、動作については、その旨を記載し、詳細な説明を省略する。なお、本実施の形態では、鍵生成回路のレジスタが複数の固定値を格納しており、復号器が複数の固定値のいずれかを演算処理に使用する。
【００３８】
本実施の形態の鍵格納ブロックを搭載したＬＳＩ（チップ）の概略構成の一例を図４に示す。本実施の形態の鍵格納ブロック５３は、チップ１２上にヒューズブロック２２と、レジスタ選択ブロック５６と、鍵生成回路５８と、が搭載されている。本実施の形態の鍵生成回路５８の概略構成の一例を図５に示す。本実施の形態の鍵生成回路５８は、ｘ個のメモリ４５（４５１〜４５ｘ）を含むレジスタ４１及び復号器４３を有して構成されている。なお、本実施の形態では、メモリ４５を「メモリ」と称しているが、論理回路により構成されるメモリ（いわゆるレジスタと同様）である。
【００３９】
レジスタ選択ブロック５６は、レジスタ４１に含まれるｘ個のメモリ４５のいずれかを選択するためのビット長ｌの選択信号となる固定出力値（ｆｏｕｔ［ｋ＋１：ｋ］）を出力する機能を有している。そのため、選択信号のビット長ｌと同じ個数のヒューズメモリセル３０（３０ｋ＋１〜３０ｋ）を備えており、選択信号情報が実装されている。なお、ヒューズメモリセル３０の選択信号情報の実装の仕方は、ヒューズブロック２２に固定出力値を実装する方法と同様であり、ヒューズメモリセル３０のヒューズ３２及びヒューズ３４のいずれか一方を切断することにより、出力を確定させる。また、実装するタイミングは、ヒューズブロック２２に固定出力値を実装するタイミングと一緒であってもよいし、別であってもよい。
【００４０】
復号器４３は、選択回路４６及び鍵復号化回路４７を備えて構成されている。選択回路４６は、レジスタ選択ブロック５６から出力された選択信号ｆｏｕｔ［ｋ＋１：ｋ］に基づいて、レジスタ４１のメモリ４５の出力値のいずれかを選択して、鍵復号化回路４７に出力する機能を有している。
【００４１】
鍵復号化回路４７は、選択回路４６から出力された出力値と、固定出力値ｆｏｕｔ［ｋ−１：０］と、から演算処理によりビット長ｋの鍵ｋｅｙ［ｎ−１：０］を生成して出力する。なお、鍵復号化回路４７の演算処理は、第１の実施の形態の復号器４２と略同様の処理であるためここでは詳細な説明を省略する。
【００４２】
このように本実施の形態では、鍵生成回路５８がｘ個のメモリ４５を含んでおり、レジスタ選択ブロック５６のヒューズメモリセル３０に何れのメモリ４５を選択するかを示す情報が格納されている。従って、第１の実施の形態と同様の効果に加えて、さらに、鍵の値を推測しづらくすることができる。
【００４３】
また、レジスタ４１に含まれるメモリ４５の個数に応じた個数のユニークな鍵を生成することができる。これにより、レジスタ選択ブロック５６に実装される選択信号情報を変えるのみで複数のユーザやユーザ仕様に対応できるため、より自由度を増すことができる。
【００４４】
なお、本実施の形態では、選択信号情報をレジスタ選択ブロック５６に実装する構成について説明したがこれに限らず、ヒューズを用いずに他のメモリ等の記憶可能な媒体に格納（実装）するようにしてもよい。
【００４５】
［第３の実施の形態］
【００４６】
以下、図面を参照して本発明の第３の実施の形態について説明する。なお、第１の実施の形態と略同様の構成、動作については、その旨を記載し、詳細な説明を省略する。なお、本実施の形態では、鍵生成回路が、鍵格納ブロックに格納されている鍵の一部を生成する。
【００４７】
本実施の形態の鍵格納ブロックを搭載したＬＳＩの概略構成の一例を図６に示す。本実施の形態の鍵格納ブロック６３は、ヒューズブロック６４と、鍵格納サブブロック６６と、鍵生成回路６８と、が搭載されている。
【００４８】
本実施の形態のヒューズブロック６４は、ビット長ｋの鍵のうち、ビット長ｍ分の鍵を生成するための情報が実装されている。そのため、ヒューズブロック６４は、ｉ個のヒューズメモリセル３０（３０ｉ−１〜３００）を搭載している。なお、第１の実施の形態と同様に、搭載するヒューズメモリセル３０の個数ｉは、鍵生成回路６８により生成される鍵のビット長ｍよりも小さいため、ｉ＜ｍである。
【００４９】
本実施の形態の鍵生成回路６８は、第１の実施の形態の鍵生成回路２４と略同様の構成、動作を有しており、演算処理により、ヒューズブロック６４から出力された固定出力値ｆｏｕｔ［ｉ−１：０］と、レジスタ４０の出力値と、からビット長ｍ（ｍ＞ｉ）の鍵ｋｅｙ［ｍ−１：０］を生成して出力する。
【００５０】
また、本実施の形態では、鍵格納サブブロック６６のヒューズメモリセル３０（３０ｎ−１〜３０ｍ）に、鍵の一部（本実施の形態では、ｎ−ｍビット分の鍵）が実装されている。なお、鍵格納サブブロック６６のヒューズメモリセル３０の鍵の実装の仕方は、ヒューズブロック２２に固定出力値を実装する方法と同様であり、ヒューズメモリセル３０のヒューズ３２及びヒューズ３４のいずれか一方を切断することにより、出力を確定させる。また、実装するタイミングは、ヒューズブロック２２に固定出力値を実装するタイミングと一緒であってもよいし、別であってもよい。
【００５１】
鍵格納ブロック６３は、鍵格納サブブロック６６のヒューズメモリセル３０に実装されているビット長ｎ−ｍの鍵と、鍵生成回路６８により生成されたビット長ｍの鍵とを組み合わせてビット長ｎの鍵としてデータ信号復号化回路１４に出力する。なお、本実施の形態の鍵格納ブロック６３では、鍵生成回路６８により生成されたビット長ｍの鍵にそのまま鍵格納サブブロック６６に実装されているビット長ｎ−ｍの鍵を付加することにより組み合わせているが組み合わせ方はこれに限らない。なお組み合わせ方を異ならせることにより、同一のヒューズブロック６４と鍵格納サブブロック６６とが搭載された鍵格納ブロック６３であっても、格納（出力）する鍵の値を異ならせることができる。また、鍵格納ブロック６３内に両者を組見合わせるための組合回路を設けて、当該回路により組み合わせるようにしてもよい。
【００５２】
このように本実施の形態では、一部（本実施の形態ではビット長ｎ−ｍ）の鍵を鍵格納サブブロック６６のヒューズメモリセル３０に実装し、残り（本実施の形態ではビット長ｍ）の鍵を第１の実施の形態と同様に、鍵生成回路６８が演算処理によりヒューズブロック６４から出力されるビット長ｉの固定出力値ｆｏｕｔ［ｉ−１：０］とレジスタ４０の出力値とから生成して出力する。鍵格納ブロック６３は、鍵格納サブブロック６６から出力された鍵と、鍵生成回路６８から出力された鍵とを組み合わせて最終的な鍵（ビット長ｋの鍵ｋｅｙ［ｋ−１：０］）を出力する。
【００５３】
従って、第１の実施の形態と同様に、鍵格納ブロック６３に搭載するヒューズメモリセル３０の全個数を、最終低な鍵のビット長ｋ以下の個数とすることができるため、チップサイズの増加やコストの増加を抑制することができる。
【００５４】
また、最終的な鍵の一部のみがヒューズメモリセル３０に実装されているため、第１の実施の形態と同様に、鍵の値を推測しづらくすることができる。
【００５５】
さらに、本実施の形態では、鍵の一部を鍵格納サブブロック６６のヒューズメモリセル３０に実装するため、ウエハプロセス後に、ユーザの所望等に応じて、鍵（最終的な鍵）の値を変更したり、鍵の種類を増加させたりすることができる。また、ウエハプロセス中に実装させるのではなく、ウエハプロセス後に変更可能であるため、鍵の値を設定し易くなり、自由度が増す。
【００５６】
［第４の実施の形態］
【００５７】
以下、図面を参照して本発明の第４の実施の形態について説明する。なお、第１の実施の形態と略同様の構成、動作については、その旨を記載し、詳細な説明を省略する。なお、本実施の形態では、ヒューズブロックから出力される固定出力値ｆｏｕｔ［ｉ−１：０］がタイマによって切り替えられる。
【００５８】
本実施の形態の鍵格納ブロックを搭載したＬＳＩの概略構成の一例を図７に示す。本実施の形態のＬＳＩ７０のチップ７２上には、鍵格納ブロック７３と、原稿サイズ推定部７６と、が搭載されている。また、本実施の形態の鍵格納ブロック７３には、ヒューズブロック７４と、鍵生成回路２４と、が搭載されている。
【００５９】
ヒューズブロック２２には、第１の実施の形態のヒューズブロック２２の構成に加えて、ヒューズメモリセル３０の接続先を切り替えるための、一対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなる回路７７、同様の回路７８、及び反転回路７９を備えている。タイマ７６から「Ｈ」レベルの信号が出力されると、回路７７により、ヒューズメモリセル３０のヒューズ３４がＧＮＤに接続される。一方、回路７８により、ヒューズメモリセル３０のヒューズ３２が電源電圧ＶＤＤに接続される。また、タイマ７６から「Ｌ」レベルの信号が出力されると、回路７７により、ヒューズメモリセル３０のヒューズ３４が電源電圧ＶＤＤに接続される。一方、回路７８により、ヒューズメモリセル３０のヒューズ３２がＧＮＤに接続される。従って、タイマ７６から出力される信号のレベルにより、ヒューズメモリセル３０の出力値「１」または「０」が切り替えられる。
【００６０】
このように本実施の形態では、タイマ７６から出力される信号のレベルにより、ヒューズブロック７４のヒューズメモリセル３０のヒューズ３２及びヒューズ３４の接続先である電源電圧ＶＤＤと、ＧＮＤとを切り替えることができる。これにより、タイマ７６から出力される信号のレベルに応じて、ヒューズブロック７４の固定出力値ｆｏｕｔ［ｉ−１：０］を切り替えることができる。具体的には、固定出力値ｆｏｕｔ［ｉ−１：０］の各ビットの「１」、「０」を反転させることができる。従って、鍵生成回路２４で生成、出力される鍵の値ｋｅｙ［ｋ−１：０］をタイマ７６から出力される信号のレベルに応じて変更することができる。
【００６１】
従って、第１の実施の形態と同様の効果が得られると共に、より鍵の値を推測することが困難となり、より高いセキュリティを確保することができる。
【００６２】
タイマ７６の動作（出力される信号のレベルを変化させる動作）については、特に限定されない。なお、暗号化データ信号の送信側のＬＳＩ１０と、受信側のＬＳＩ１０とで、鍵の変更されるタイミングを把握している場合、例えば、同一周期で動作するタイマ７６が搭載されている場合、送信側のＬＳＩ１０から把握されているタイミングで鍵を変更して暗号化した暗号化データ信号を受信側のＬＳＩ１０に送信するようにシステムを構成することが好ましい。このようにすることにより、さらに高いセキュリティを確保することができる。
【００６３】
なお、上述した各実施の形態では、ヒューズ３２とヒューズ３４とを備えることによりヒューズメモリセル３０に「１」または「０」を実装していたがこれに限らず、例えば１つのヒューズのみを備え、当該ヒューズが切断されているか否かにより実装するようにしてもよい。
【００６４】
また、上述した各実施の形態では、暗号化データ信号を、鍵格納ブロック２０に格納されている鍵に基づいて、データ信号復号化回路１４により復号した復号化データ信号（元のデータ信号）を出力する構成（図１参照）について説明したがこれに限らず、図８に示すように、ＬＳＩ１１（チップ１３）上に鍵格納ブロック２０と、データ信号暗号化回路１６とを搭載し、ＬＳＩ１１内で、データ信号を鍵格納ブロック２０に格納された鍵を用いてデータ信号暗号化回路１６で暗号化し、暗号化したデータ信号暗号化回路１６を（例えば、ＬＳＩ１１の外部に）送信するように構成してもよい。この場合においても、データ信号暗号化回路１６による鍵を用いた暗号化の方法は、一般に用いられる方法等でよく、特に限定されるものではない。また、図８に示したデータ信号を鍵格納ブロック２０に格納された鍵により暗号化して暗号化データ信号を送信するＬＳＩ１０と、図１に示した暗号化データ信号を鍵格納ブロック２０に格納された鍵により復号化するＬＳＩ１０と、を組み合わせたシステムを構成することが好ましいことは言うまでもない。
【００６５】
なお、上述した各実施の形態で説明した、ＬＳＩや鍵格納ブロック、ヒューズブロック、鍵生成回路の構成等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更されることは言うまでもない。また、上述した各実施の形態を組み合わせて用いてもよい。
【符号の説明】
【００６６】
１０  ＬＳＩ（半導体集積回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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