(57)【特許請求の範囲】
【請求項１】
電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）の製造方法であって、
（ａ）半導体インクをプリントすることによって複数の半導体アイランドを基板の実質的に水平な最上面上にプリントする工程と、
（ｂ）ゲート誘電体層を、前記複数の半導体アイランドのうちの第１の半導体アイランドの少なくとも一部の上に形成し、トンネリング誘電体層を、前記複数の半導体アイランドのうちの第２の半導体アイランドの少なくとも一部の上に形成する工程と、
（ｃ）フローティングゲートを前記ゲート誘電体層と前記トンネリング誘電体層の少なくとも一部の上であって、前記複数の半導体アイランドの横に隣接する部分の間に形成する工程と、
（ｄ）誘電体膜を前記第１及び第２の半導体アイランドと前記フローティングゲートの上に形成する工程と、
（ｅ）前記第１及び第２の半導体アイランドと電気的に接触する金属層を形成する工程と、
を含む、ＥＥＰＲＯＭの製造方法。
【請求項２】
前記複数の半導体アイランドを形成する工程は、半導体インクをプリントすることを含む、請求項１に記載の方法。
【請求項３】
前記フローティングゲートを形成する工程は、前駆体インクを前記ゲート誘電体層と前記トンネル誘電体層との上であって、前記複数の半導体アイランドの横に隣接する部分の間にプリントすることを含む、請求項１に記載の方法。
【請求項４】
前記誘電体膜を形成する工程は、前記誘電体膜を前記複数の半導体アイランドの上又は上方にプリントすることを含み、前記誘電体膜は拡散性のドーパントを含む、請求項１に記載の方法。
【請求項５】
前記ドーパントを前記複数の半導体アイランド内に十分に拡散させるよう前記誘電体膜と前記複数の半導体アイランドをアニールする工程を更に含む、請求項４に記載の方法。
【請求項６】
前記金属層を形成する工程は、金属インクを前記誘電体膜と前記第１及び第２の半導体アイランドの露出面との上にプリントすることを含む、請求項１に記載の方法。
【請求項７】
前記フローティングゲートの形成と同時に、ＭＯＳトランジスタ内にゲートを形成する工程を更に含む、請求項３に記載の方法。
【請求項８】
前記複数の半導体アイランドの形成と同時に、ＭＯＳトランジスタチャネルを形成する工程を更に含む、請求項７に記載の方法。
【請求項９】
前記第１及び第２の半導体アイランド、並びに／若しくは前記フローティングゲートを、逐次的横方向結晶化（ＳＬＳ）及び／又はレーザ結晶化により、（再）結晶化することを更に含む、請求項１に記載の方法。
【発明の詳細な説明】
【関連出願】
【０００１】
[0001]本出願は、２００６年８月２４日に出願された米国仮出願第６０／８４０，１０３号の利益を主張するものである。
【技術分野】
【０００２】
[0002]本発明は、不揮発性メモリと、当該不揮発性メモリの製造方法及び使用方法とに関するものである。不揮発性メモリは、低コストのプリント技術を使用して製造することができる。この技術においては、ドープ誘電体膜を（プリント)半導体膜上にプリントし、ドープ誘電体膜からドーパントを半導体膜に拡散することで、ＭＯＳ又は薄膜フローティングゲートトランジスタが作製される。本発明は、例えば、米国特許仮出願第６０／８３８，１２５号（２００６年８月１５日に出願）、並びに、それぞれ２００７年６月１２日、２００７年８月３日、及び２００７年８月３日に出願された米国特許出願第１１／８１８，０７８号、第１１／８８８，９４９号、及び第１１／８８８，９４２号で説明されているような、プリント薄膜トランジスタ（ＴＦＴ）製造工程を効果的に採用するものである。
【背景技術】
【０００３】
[0003]不揮発性メモリにおけるフローティングゲートトランジスタは、電気的に消去可能でプログラム可能なリードオンリメモリ、又はＥＥＰＲＯＭの公知の形態である。ＥＥＰＲＯＭデバイスは、一般的に、トランジスタのグリッド又はアレイを備えており、当該トランジスタは、高品質な絶縁体により保護した一以上のフローティングゲートを有している。正常より高い電位をＥＥＰＲＯＭトランジスタの端子に印加することで、電子はフローティングゲートで捕捉されるようになり、それによってトランジスタをオンにする電圧が変化する。ＥＥＰＲＯＭトランジスタは、基本状態（設計によって全て「１」か「０」である）へと、電気的に又は光学的に（例えば、紫外線「ＵＶ］光を照射することによる）、リセット又は消去することができる。パッケーングされると、ＥＥＰＲＯＭデバイスは一般的に、ＵＶ光でリセット又は消去することはできない。しかしながら、電気的消去プロセスは、デバイスの電荷蓄積能力を劣化させるという不利な点を有しており、従って、フローティングゲートトランジスタに基づくメモリシステムは一般的に、約１０５のオーダーでの書き込み動作という有限の寿命を有している。
【０００４】
[0004]フラッシュメモリは、ＥＥＰＲＯＭと略同一であり、主に内部レイアウト及び／又は処理論理が異なる。フラッシュメモリは一般的に、ブロック、行、又は列で書き込み及び消去され、それにより内部書き込みが大幅に簡略化され、より高密度化が可能である。面密度（すなわち、単位面積あたりのメモリ記憶ビット）は、大部分のメモリシステムのコストを決定する主要因であり、このため、フラッシュメモリは利用可能な最低コストの固体メモリデバイスの一つに発展している。
【発明の概要】
【０００５】
[0005]本発明は、不揮発性メモリ、並びに薄膜トランジスタ及びそれらを含む回路を、様々な基板上に作製する方法に関するものである。基板としては、以下のものに限定されないが、ガラス（例えば、石英）の板、ウエハ、又はスリップ、プラスチック及び／又は金属の箔、若しくは板、Ｓｉウエハ等があり、これらの全ては、一以上の追加層（例えば、バッファ、機械的サポート等）を有することがある。応用例としては、以下のものに限定されないが、ディスプレイ（例えば、フラットパネルディスプレイ、プラズマディスプレイ、ＬＣＤ／ＬＥＤディスプレイ、電気泳動ディスプレイ、等）、ＲＦデバイス、センサ、等がある。
【０００６】
[0006]本発明の一態様は、不揮発性メモリセルに関するものであり、同一水平レベルにおいて所定距離だけ離間した第１及び第２のプリント半導体アイランドであって、第１のプリント半導体アイランドが不揮発性メモリセルの制御ゲートを有し、第２のプリント半導体アイランドが不揮発性メモリセルのソース端子及びドレイン端子を有する、当該第１及び第２のプリント半導体アイランドと、第１の半導体アイランドの少なくとも一部の上にあるゲート誘電体層と、第２の半導体アイランドの少なくとも一部の上にあるトンネリング誘電体層と、ゲート誘電体層及びトンネリング誘電体層の少なくとも一部の上にあるフローティングゲートと、制御ゲートとソース端子及びゲート端子とに電気的に接触する金属層と、を備える。
【０００７】
[0007]本発明の別態様は、集積回路に関するものであり、当該集積回路は、第３のプリント半導体アイランドを有する不揮発性メモリセル及びＭＯＳトランジスタを備え、第３プリント半導体アイランドは、第１及び第２のプリント半導体アイランドと同一水平レベルにある。この集積回路は更に、第３のプリント半導体アイランドの少なくとも一部の上にあるＭＯＳゲート誘電体と、ＭＯＳゲート誘電体の少なくとも一部の上にあるゲート電極と、を備える。
【０００８】
[0008]本発明の別態様は、ＭＯＳトランジスタ及び／又は不揮発性メモリセルの製造方法に関するものであり、当該方法は、複数の半導体アイランドを基板上にプリントする工程と、ゲート誘電体層を複数の半導体アイランドのうち第１の半導体アイランドの少なくとも一部の上に形成し、トンネリング誘電体層を複数の半導体アイランドのうち第２の半導体アイランドの少なくとも一部の上に形成する工程と、フローティングゲートをゲート誘電体層及びトンネリング誘電体層の少なくとも一部の上に形成する工程と、誘電体膜を第１及び第２の半導体アイランド及びフローティングゲートの上に形成する工程と、第１及び第２の半導体アイランドと電気的に接触する金属層を形成する工程と、含む。
【０００９】
[0009]本発明は、相対的にコストが高く時間のかかるマスキング工程を、パターン化半導体アイランド、フローティングゲート、並びに、ｎ型及びｐ型ドーパントソース膜のような機能材料を用いた相対的に安価で高スループットなプリンティングで置き換える。オプションとして、ドーパント誘電体膜を層間誘電体として適切な位置に残し、更なる誘電体の堆積、パターニング及び／又は除去工程を排除することができる。
【図面の簡単な説明】
【００１０】
【図１Ａ】本デバイスの例示の実施形態を製造するための製造工程例における初期構造のレイアウト（例えば、トップダウン）を示す図である。
【図１Ｂ】本デバイスの例示の実施形態を製造するための製造工程例における初期構造の断面図である。
【図１Ｃ】本デバイスの例示の実施形態を製造するための製造工程例における初期構造の断面図である。
【図２Ａ】製造工程例における中間構造の断面図である。
【図２Ｂ】製造工程例における中間構造の断面図である。
【図３Ａ】本デバイスの例示の実施形態の作製工程例における一連の中間構造のレイアウトを示す図である。
【図３Ｂ】本デバイスの例示の実施形態の作製工程例における一連の中間構造の断面図である。
【図３Ｃ】本デバイスの例示の実施形態の作製工程例における一連の中間構造の断面図である。
【図４Ａ】製造工程例における一連の中間構造の断面図である。
【図４Ｂ】製造工程例における一連の中間構造の断面図である。
【図５Ａ】本発明による不揮発性メモリデバイスの例示の実施形態のトップダウン図である。
【図５Ｂ】本発明による不揮発性メモリデバイスの例示の実施形態の図５ＡのＡ−Ａ’に沿った断面図である。
【図６Ａ】本発明により不揮発性メモリデバイスを製造するための代替的工程例における一連の中間構造の断面図である。
【図６Ｂ】本発明により不揮発性メモリデバイスを製造するための代替的工程例における一連の中間構造の断面図である。
【図６Ｃ】本発明により不揮発性メモリデバイスを製造するための代替的工程例における一連の中間構造の断面図である。
【図７】チャネルアイランド／制御ゲート層がスピンコートシリコン含有インクから形成されたＥＥＰＲＯＭセルの保持データを示すグラフである。
【好適な実施の形態の詳細な説明】
【００１１】
[0018]本発明による不揮発性メモリセルは、単一のフローティングゲート、及び、一つ又は二つのゲート酸化物を有するプリントＴＦＴ製造工程を用いて作製することができる。二つの別個のシリコンアイランドを使用することができ、その一方は制御ゲートのとして機能し、他方は読み出しトランジスタのソース、ドレイン及びチャネルとして機能する。シリコンアイランドのフローティングゲート（及び互い）に対する面積比を、所望の容量結合比を達成するように選択することができる。このデバイスは、ファウラ・ノルドハイムトンネリング、又はトンネルゲート酸化物を越えてキャリアをフローティングゲートにホット注入する処理を用いて、プログラムすることができる。或いは、参照セル（例えば、「非プログラム」トランジスタ、又は「０」の２値論理状態を記憶するもの）を、プログラムセルからの逆バイアスを使用してプログラムすることができ、その結果、プログラム−非プログラムセル対（例えば、「０」及び「１」の２値論理状態）の間で非常に大きなデルタ電圧Ｖｔが生じ、セルが機能するマージンを拡張し、それにより、保持時間を増加させ、及び／又は緩やかな（例えば、サブスレッショルドスイング）条件下での動作を可能にする。電荷はフローティングゲートで保持され、結果としてプログラムトランジスタのスレッショルド電圧が参照（非プログラム）トランジスタからシフトする。フローティングゲート上の電荷が実質的に乱れないように、トランジスタはプログラム動作中よりも大幅に低い電圧で読み出される。米国特許仮出願第６０／８３８，１２５号（２００６年８月１５日出願）、及び／又は米国特許出願第１１／０８４，４４８号、第１１／２０３，５６３号、第１１／４５２，１０８号、第１１／８０５，６２０号、第１１／８１８，０７８号、第１１／８８８，９４９号、及び第１１／８８８，９４２号（それぞれ、２００５年３月１８日、２００５年８月１１日、２００６年６月１２日、２００７年５月２３日、２００７年６月１２日、２００７年８月３日、及び２００７年８月３日に出願）のいずれかに説明されているようなプリントＴＦＴ論理工程を、追加の処理工程なしに使用して、本発明の不揮発性メモリトランジスタを製造することができる。
【００１２】
[0019]本発明のメモリセルは、シリコンインクをプリントしてアクティブトランジスタ層を形成することにより、部分的に作製することができる。拡張として、逐次的横方向レーザ結晶化及び／又はシリコンプリントアイランドの結晶化により、キャリア移動度及びゲート酸化物の界面品質を改善することができる。これは次いで、ＴＦＴサブスレッショルド係数（スロープ）を大幅に改善し（より急勾配なターンオン特性）、それによってゼロ状態及び１状態の間をより良く分離できる。デバイスの実現可能性は、スパンオンシリコンインク及びプリント／従来ＴＦＴ製造工程（例えば、上記引用特許出願のうち一以上に記載されるように）から作製した膜を使用して、追加の処理工程なしに優れた保持力を有することにより実証された。
【００１３】
[0020]ここで、本発明の好適な実施形態を詳細に説明する。好適な実施形態の例を添付の図面に示す。本発明を好適な実施形態に関連させて説明するが、当然のことながら、好適な実施形態は、本発明をそれらの実施形態に限定することを意図するものではない。むしろ、本発明は、添付の請求項により定義される本発明の精神及び範囲内に含まれ得る代替物、変更物及び均等物を包含することを意図している。さらに、以下の開示においては、多数の特定の詳細を提供して、本発明を完全に理解可能とする。しかしながら、本発明がこれらの特定の詳細なしに実施できることは、当業者には明らかであろう。他の例においては、公知の方法、手順、構成要素、及び回路は、不必要に本発明の態様を曖昧にすることを避けるため、詳細には説明していない。
【００１４】
[0021]便宜上且つ簡略化のために、用語「〜に結合される」、「〜に接続される」、及び「〜と連通している」（並びにその変形）は、その文脈において明らかに他の意味を示しているのでなければ、直接的又は間接的な結合、接続、及び連通を意味する。これらの用語は、その文脈において明らかに他の意味を示しているのでなければ、本明細書では一般的に入れ替えて用いることができ、一つのそのような用語が用いられるいかなる場合においても、その用語は他の用語を含む。本開示では、用語「堆積させる」（及びその文法的な変形）は、ブランケット堆積、コーティング及びプリンティングを含む全ての形態の堆積を含むことを意図している。さらに、ある特定の材料に関して、「本質的に〜から成る」という言い回しは、意図的に添加されるドーパントを除外しない。このドーパントは、当該ドーパントが添加される材料（又はそのような材料から形成される素子又は構造）に、ある特定の所望の（及び潜在的に全く異なる）物理的及び／又は電気的特性を与えることができるものである。「（ポリ）シラン」との用語は、本質的に（１）シリコン及び／又はゲルマニウム、並びに（２）水素から成り、少なくとも１５個のシリコン及び／若しくはゲルマニウム原子を有する化学種を主に含む化合物又は化合物の混合物を指す。かかる化学種は、一以上の周期環を含み得る。好適な実施形態において、（ポリ）シランは化学式ＳｉｘＨｙを有する。ここでｘは３から約２００であり、ｙはｘから（２ｘ＋２）であって、ｘはシランの平均分子量から導出することができる。「（シクロ）シラン」との用語は、本質的に（１）シリコン及び／又はゲルマニウム、並びに（２）水素から成り、一以上の周期環と１４個以下のシリコン及び／又はゲルマニウム原子を含むことができる化合物又は化合物の混合物を指す。「ヘテロ（シクロ）シラン」との用語は、本質的に（１）シリコン及び／又はゲルマニウム、（２）水素、並びに（３）従来の炭化水素、シラン又はゲルマン置換基で置換し得るＢ、Ｐ、Ａｓ、又はＳｂのようなドーパント原子から成り、一以上の周期環を含むことができる化合物又は化合物の混合物を指す。「液相」は一般的に、単体で又は化合物として、大気温度（例えば、約１５℃から約２５℃）で液相である一以上の材料を指す。また、構造又は特徴の「主面」とは、構造又は特徴の最大軸によって、少なくとも部分的に定義される面である（例えば、構造が円形でその厚さより大きな半径を有する場合、一以上のラジアル面が構造の主面であるが、構造が正方形、長方形又は楕円形の場合、構造の主面は一般的に二つの最大軸により定義される面であり、その二つの最大軸は一般的に長さと幅である）。
【００１５】
[0022]本発明は、「全プリント」製造工程におけるプリントシリコン、金属シリサイド又は耐火性金属構造に特に応用可能である。ポリシリコン、金属シリサイド（例えば、Ｎｉ−、Ｐｔ−、Ｐｄ、Ｃｏ−、Ｔｉ、Ｗ、Ｍｏ−シリサイド他）、及び／又は、Ｐｄ、Ｗ、Ｍｏ等のような耐火性金属は、上記構造に対して好適である。「全プリント」態様により、プリント（例えば、インクジェット）ドープ誘電体を自己整合フロー内のドーパント源として使用することもできる。本発明によってデバイスを作製するための好適な製造工程を、以下に例を挙げて説明する。
【００１６】
＜部分的又は全体的にプリントされた不揮発性メモリセルの工程例＞
[0023]図１Ａ―５Ｂは、プリント不揮発性メモリ（例えば、「全プリント」ＥＥＰＲＯＭトランジスタ）の製造工程例を示している。図１Ａ−１Ｃは、制御ゲート２及びトランジスタアイランド３をその上に有する基板１（図１Ａには示さず）を示している。図１Ｂは、軸Ａ−Ａ’に沿った図１Ａの構造の断面図であり、図１Ｃは、軸Ｂ−Ｂ’に沿った図１Ａの構造の断面図である。
【００１７】
[0024]基板１は一般的に、従来の機械的支持構造を構成している。基板１は、電気的に不活性又は活性であってもよく、一以上の有利な及び／又は所望の電気的及び／又は光学特性を更に有していてもよい。好適な電気的に不活性又は非活性の基板は、ガラス、セラミック、誘電体、及び／又はプラスチックのプレート、ディスク、及び／又はシートで構成されてもよい。或いは、好適な導電基板は、半導体（例えば、シリコン）及び／又は金属のウエハ、ディスク、シート及び／又は箔で構成されてもよい。基板が金属シート及び／又は金属箔で構成される場合、本デバイスは、インダクタ及び／又はキャパシタを更に備えることがあり、本方法は、インダクタ及び／又はキャパシタを金属基板から形成する工程を更に含むことがある。しかしながら、このような導電基板は、それ自体とその上の任意の電気的活性層又は電気的活性構造との間に絶縁層を有しなければならない。ただし、絶縁体上の構造及び／又はデバイスから金属基板内に形成される構造に至るまで、電気的接触が行われるべき位置は除く（例えば、インターポーザ、インダクタ及び／又はキャパシタの一以上の金属パッド。例えば、それぞれ２００４年６月６日、２００５年４月１１日、及び２００５年１０月３日に出願の米国特許出願第１０／８８５，２８３号、第１１／１０４，３７５号、及び第１１／２４３，４６０号を参照のこと）。
【００１８】
[0025]基板１は、シリコンウエハ、ガラスプレート、セラミック製のプレート又はディスク、プラスチック製のシート又はディスク、金属箔、金属製のシート又はディスク、及び、これらの積層化又は層化した組合せから構成されるグループから選択される部材で構成されていることが望ましい。例えば、プラスチック基板は、その上に平坦化層を更に含んで、基板の表面粗さを低減することができ、ガラス、鋼、及びプラスチック製の基板は、その上に材料の表面エネルギー変更層を更に含み、それにより、接着性を改善すること、及び／又はその上にプリント又は堆積した材料（例えば、インク）の拡散を制御することができる（２００７年３月２０日出願の米国仮出願第６０／９１９，２９０号を参照のこと）。さらに、導電基板（例えば、金属を有するか、又は本質的に金属から成るもの）は、一般的に、絶縁層（例えば、対応する金属酸化物層）及び／又は実質的に非結晶（アモルファス）の導電層（例えば、窒化チタン、窒化タンタル、又は窒化タングステンのような遷移金属窒化物）をその上に有する。
【００１９】
[0026]一実施形態では、半導体アイランド２及び半導体アイランド３は、分子及び／又はナノ粒子ベースの半導体インクをプリント又はコーティングすることによって形成され、プリンティングの場合には、同一又は異なるインクを使用して（例えば、加熱及び／又は硬化により）それらを薄膜に変換することができる。分子ベースの半導体インクが（ポリ）シラン及び／又は（シクロ）シランを含む場合、及びナノ粒子ベースの半導体インクがシリコンナノ粒子を含む場合、半導体薄膜は（ポリ）シリコン膜を含む。当然ながら、（i）（ポリ）シラン及び／又は（シクロ）シラン、並びに（ii）シリコンナノ粒子の双方を含むインクが最適である。一般に、プリンティングは、半導体インクを基板１上に所定のパターンで、インクジェットプリンティング（「インクジェッティング」）、スクリーンプリンティング、グラビアプリンティング、オフセットプリンティング、フレキソグラフィー（フレキソグラフィックプリンティング）、スプレーコーティング、スリットコーティング、押し出しコーティング、メニスカスコーティング、マイクロスポッティング、ペンコーティング、ステンシリング、スタンピング、シリンジディスペンシング及び／又はポンプディスペンシングすることを含む。ある特定の好適な実施形態では、プリンティングは、インクジェッティング、グラビアプリンティング、オフセットプリンティング、又はフレキソグラフィーを含む。
【００２０】
[0027]従って、半導体薄膜層２及び半導体薄膜層３を形成することは、半導体前駆体インクを（一般的に、堆積面上に誘電材料を有する）基板１上にプリントしてパターンを形成し、インクを乾燥させ、インクを硬化させ（シランを架橋、オリゴマー化及び／又はポリマー化し、並びに／若しくは平均分子量を増加させ、粘性を増加及び／又は組成の不安定性を軽減させるのに十分な時間だけ、乾燥インクを一般的に加熱及び／又はアニールすることによる）、部分的又は略完全に半導体フィルムパターンを結晶化して、多結晶（例えば、ポリシリコン）膜を形成することを含む。液体半導体前駆体インクを、直接基板（又はその表面膜）上に局所プリントして、制御ゲート２及び／又はアイランド３のような半導体層を形成する技術は、米国特許第７，１５２，８０４号、及び、それぞれ２００３年７月８日、２００４年９月２４日、２００５年３月１８日、２００５年８月１１日に出願の同時係属の米国特許出願第１０／６１６，１４７号、第１０／９４９，０１３号、第１１／０８４，４４８号、及び第１１／２０３，５６３号に説明されている。ＭＯＳＴＦＴ構造を形成する後者のアプローチは、（i）半導体前駆体材料の効率的使用、及び（ii）半導体堆積とパターニングを組み合わせた一つのプリント工程により、コスト効率に優れたものとなり得る。一部の実施形態では、半導体インクのプリンティング（又は堆積）に引き続いて、略同時に又は即時に光（一実施形態においてはＵＶ光）を照射することができる。この光の波長及び／又は量は一般的に、インクのシリコン含有成分を架橋し、膜の基板に対する粘着度を改善し、及び／又は膜形態を改善させる（例えば、所望の断面形状を与える）のに十分である必要がある。本プロセスの重要な利点は、プリント半導体アイランドがテーパー状でドーム状の断面形状を有し、堆積又は熱酸化を通してゲート誘電体を一様に形成できることである。従って、酸化物の成長を阻害するか、又は後続材料の一様な堆積に不都合な問題を引き起こしうる厳しい問題点が回避され、漏電及び／又は絶縁破壊の増大によりゲート誘電体全域で局所的に増大した場を通してデータ保持が失われるある特定の故障モードが、実質的に排除される。このデータ保持損失は、（フローティング）ゲートが半導体アイランドの端の上方を横切る点で生じる傾向がある。
【００２１】
[0028]複数の半導体アイランドを形成することは、液相半導体インクをプリントすることによって成されてもよい。好適には、液相半導体インクは、オプションとしてＡｕ、Ｎｉ、Ａｌ等の結晶化促進剤の存在下で、インクの１〜５０重量％量の液相（ポリ）シラン及び／又は（シクロ）シランと、シランを溶解可能な溶媒とを含むインクである。通常、必ずしも必要ではないが、液相半導体インクは、溶媒、好ましくはシクロアルカンを更に含む。従って、ＩＶＡ族元素源（例えば、Ｓｉ又はドープＳｉに対するシランベースの前駆体）を含むか、又は本質的にそれらから成るインクを使用する場合、（例えば図１Ａ−１Ｃの２−３の）半導体層を形成することは、液相前駆体インクを堆積後に乾燥させることを更に含む。それぞれ２００３年７月８日、２００４年２月２７日、及び２００４年２月２７日に出願の同時係属の米国出願第１０／６１６，１４７号、第１０／７８９，３１７号、及び第１０／７８９，２７４号を参照されたい。一実施形態において、シランは化学式ＳｉｘＨｙを有する。ここでｘは３から１０００であり、ｙはｘから（２ｘ＋２）であって、ｘはシランの平均分子量から導出することができる。半導体インクは、シリコンナノ結晶を更に含んでいてもよい。このシリコンナノ結晶は、アルキル基、アラルキル基、アルコール、アルコラート、チオール、チオラート、水素及び／又はカルボン酸塩から構成される群から選択される一以上の配位子で不動態化することができる（例えば２００３年７月８日出願の米国特許出願第１０／６１６，１４７号を参照のこと。当該出願の関連部分を参照することによって本明細書に援用する。）。
【００２２】
[0029]化学式が（ＡＨｚ）ｋであり、ＡがＳｉでｚが１又は２（２が好ましい）でｋが３から１２（４から８が好ましい）である代表的なシクロシラン化合物、及びそれらを準備する方法の例は、２００４年２月２７日に出願された同時係属の出願第１０／７８９，３１７号に、より詳細に説明されている。或いは、一以上のＡ原子はＧｅであってもよい。代表的なヘテロ（シクロ）シラン化合物、ドープシラン中間物資、ドープシラン組成、それらの準備方法の例、並びに、前駆体インク及び活性膜内のドーパントレベルの決定及び／又は制御の技術は、（それぞれ２００４年９月２４日、２００４年９月２４日、２００４年１０月１日、及び２００５年１０月１１日に出願の）同時係属の米国特許出願第１０／９５０，３７３号、第１０／９４９，０１３号、第１０／９５６，７１４号、及び第１１／２４９，１６７号に、より詳細に説明されている。代表的なオリゴシラン及びポリシラン化合物は、米国出願第１１／２４６，０１４号（２００５年１０月６日出願）、及びそれぞれ２００６年１０月６日、２００７年３月５日に出願の米国仮出願第６０／８５０，０９４号、及び第６０／９０５，４０３号で開示されている。
【００２３】
[0030]堆積（及び一般的に、少なくとも何らかの乾燥）の後、半導体層は一般的に、同時係属の米国特許出願第１０／７８９，２７４号及び第１０／９４９，０１３号（２００４年２月２７日及び２００４年９月２４日出願）において説明されているように、加熱によって硬化され、アモルファス、水素化（ドープ）半導体（例えば、ａ−Ｓｉ：Ｈ）層を形成する。半導体層が（シクロ）シラン、（ポリ）シラン、ヘテロ（シクロ）シラン、及び／又は（ポリ）シランから生成又は形成される場合、硬化／加熱工程は、不要な前駆体／インク成分又は揮発性炭素含有化学種のような副産物を除去することができるか、又はアモルファス、水素化半導体（例えば、ａ−Ｓｉ：Ｈ）層の水素含有量を低減することができる（これは、半導体膜形成後にレーザ結晶化を使用する場合に、特に有利である）。半導体層がヘテロ（シクロ）シラン及び／又はヘテロ（ポリ）シランから生成又は形成される場合、硬化／加熱工程は、ヘテロ（シクロ）シラン内のドーパントの一部を活性化することもできるが、多くの実施形態においては、ドーパント活性化が後続のレーザ結晶化工程中に発生する可能性が高い。
【００２４】
[0031]或いは、従来のように半導体膜を（例えば、必要に応じてＡｕ、Ｎｉ、Ａｌ等の結晶化促進剤の存在下での蒸発、物理蒸着、元素ターゲットのスパッタリング、又は化学蒸着（例えば、ＰＥＣＶＤ、ＬＰＣＶＤ、等）により）堆積させ、半導体膜の一部又は全体を（ＵＶ）レーザ露光、炉アニール又はＲＴＡアニールにより（例えば、半導体膜がＩＶＡ族の元素を含むか、又は本質的にＩＶＡ族の元素から成る場合に）結晶化し、次いで多結晶膜を（低解像度）フォトリソグラフィーによりパターン化することができる。或いは、（シクロ）シラン及び／又は（不動態化した）半導体ナノ粒子、並びに溶媒を含むインクをスピンコーティングし、インクを硬化させることで半導体膜を「ブランケット堆積」することができる（例えば、それぞれ２００３年７月８日及び２００３年１２月３１日出願の米国特許出願第１０／６１６，１４７号及び１０／７４９，８７６号を参照）。一般的に、「低解像度フォトリソグラフィー」とは、サブミクロンフォトリソグラフィーとは異なり、ミクロンのオーダー（例えば１μｍ、２μｍ、５μｍ又はそれ以上）の最小線幅を有するフォトリソグラフィーを指す。半導体膜がレーザアニーリングにより結晶化される場合、未照射の蒸着膜のアモルファス部分を公知の技術によって選択的にエッチングすることで単純に除去することができる。
【００２５】
[0032]様々な実施形態において、半導体層２及び半導体層３は、一以上のＩＶＡ族元素（例えば、シリコン及び／又はゲルマニウム）、いわゆる「ＩＩＩ−Ｖ」材料（例えば、ＧａＡｓ）、ＩＩ−ＶＩ（又はカルコゲナイド）半導体等のような低濃度ドープ無機半導体材料を含むか、又は本質的にそれから成り、更に、（Ｂ、Ｐ、Ａｓ又はＳｂのような）ドーパントを〜１０１６から〜５×１０１８原子／ｃｍ３の濃度で含み得る。好適な実施形態においては、半導体薄膜層２及び半導体薄膜層３は、一般的に、一以上のＩＶＡ族元素、好ましくはシリコン又はシリコン−ゲルマニウムを含むか、又は本質的に当該ＩＶＡ族元素から成る。
【００２６】
[0033]一実施形態では、半導体チャネルアイランド３は、低濃度にドープされていてもよい（例えば、１０１６から約１０１８原子／ｃｍ３のドーパント濃度を有する）。低濃度ドープ半導体膜及びその形成方法の例は、それぞれ２００４年９月２４日、２００４年９月２４日、及び２００４年１０月１日に出願の同時係属の米国出願第１０／９５０，３７３号、第１０／９４９，０１３号、及び第１０／９５６，７１４号に開示されている。シランベースのインクから形成される場合に、低濃度ドープ半導体膜は、アモルファス状態において、半導体層の厚さの略全体に渡ってほぼ均一な濃度プロファイル（例えば、半導体層の厚さの関数としてのドーパント濃度）を有することができる。
【００２７】
[0034]半導体層２及び半導体層３の一般的な厚さは、約１０、２５、５０、又は１００ｎｍから約２００、５００又は１０００ｎｍ、若しくは、それらの間の任意の範囲の値をとり得る。膜厚は、不揮発性メモリトランジスタの電気特性を最適化するように選択することができる。さらに、半導体層２及び半導体層３は、少なくとも５、８、又は１０μｍ、最大で５０、１００、又は２００μｍ、若しくは、それ以上、或いは、それらの間の任意の範囲の値の幅（例えば、図１Ａ−１Ｂの断面Ａ−Ａ’に示す最長の次元）を有することができる。チャネルアイランド３は、少なくとも１、２、５、１０、又は２０μｍ、最大で２０、５０、又は１００μｍ、若しくはそれ以上、或いは、それらの間の任意の範囲の値の長さ（例えば、図１Ｃに示す水平寸法）を有することができる。
【００２８】
[0035]第１の半導体アイランド２及び第２の半導体アイランド３の各々は、幅と長さで定義される面積を有する。第１半導体アイランド（例えば、制御ゲート２）の幅及び／又は長さは、図１Ａに示すように、第２半導体アイランド（例えば、チャネルアイランド３）の幅及び／又は長さの少なくとも一つに略等しいことが好ましい。アイランド間の所定距離は１から５０μｍで、２又は５μｍから２０又は２５μｍ（又はそれらの間の任意の範囲の値）であることが好ましい。
【００２９】
[0036]（少なくとも部分的に）上述したように、プリント（又は堆積）及び硬化した半導体アイランド２及び半導体アイランド３を、逐次的横方向結晶化（ＳＬＳ）及び／又はレーザ結晶化により更に（再）結晶化して、キャリア移動度及びゲート酸化物の界面品質を改善することができる。この（再）結晶化は、ＴＦＴサブスレッショルド係数（スロープ）を大幅に改善させる（例えば、より急勾配なターンオン特性を与える）ことができ、メモリセル内に記憶した０及び１状態の間をより良く分離することができる。
【００３０】
[0037]図２Ａ−２Ｂは、制御ゲート２及びトランジスタアイランド３上での誘電体層４及び誘電体層５の形成を示している。図２Ａは、図１Ａに示す構造の軸Ａ−Ａ’に沿った断面図（例えば、図１Ｂを参照）であり、図２Ｂは、図１Ａに示す構造の軸Ｂ−Ｂ’に沿った断面図である（例えば、図１Ｃを参照）。
【００３１】
[0038]ここで、図２Ｂを参照する。誘電体層４及び誘電体層５は同一であっても、又は、異なっていてもよい。制御ゲート２及びチャネルアイランド３を別にドープすることによって、当該技術で公知なように、異なる（ドープ）酸化物及び／又は異なる酸化物厚をそれらの上に成長させることができる。誘電体層４及び誘電体層５は、プラズマ強化化学蒸着（ＰＥ−ＣＶＤ）、低圧、大気圧、又は高圧の化学蒸着（それぞれ、ＬＰＣＶＤ、ＡＰＣＶＤ、及びＨＰＣＶＤ）、酸化剤及び／又は窒化剤（例えば、二酸素、オゾン、水蒸気、二窒素、亜酸化窒素、酸化窒素、ＮＯ、アンモニア、それらの組合せ、等）を含む雰囲気中での熱酸化、金属酸化物の化学（浴）堆積（例えば、含水ヒドロケイ酸、Ｈ２ＳｉＦ６からのＳｉＯ２）、誘電体膜前駆体の液相堆積及び引き続く誘電体膜原子層堆積への変換、若しくは、それらの組合せにより、形成することができる。従って、様々な実施形態において、ゲート誘電体層４及びトンネル誘電体層５の形成は、誘電体層のプラズマ又は低圧化学蒸着、制御ゲート２及び半導体アイランド３の表面の熱酸化、若しくは、ゲート及びトンネル誘電前駆体の、制御ゲート２及びトランジスタアイランド３上への液相又は化学浴堆積を含むことができる。
【００３２】
[0039]従って、本発明の方法の様々な実施形態において、ゲート誘電体層４及びゲート誘電体層５は、複数の層を備えてもよく、及び／又は、複数の半導体アイランド２及び半導体アイランド３全ての上に形成してもよい。しかしながら、代替的に、本発明の好適な実施形態は、ゲート誘電体層（例えば、４及び／又は５）を、複数の半導体アイランド２又は半導体アイランド３の少なくともサブセットの上又は上方に形成することを含む。誘電体層がその上に形成されていない半導体アイランドは、ダイオード（例えば、ショットキーダイオード）、抵抗器等のようなデバイスに使用することができる。
【００３３】
[0040]或いは、半導体アイランド２又は半導体アイランド３がＩＶＡ族元素（特にシリコン）を含み、且つ、基板１が十分に熱的に安定であるか又は耐性がある場合には、適切な雰囲気（空気、Ｏ２、オゾン、Ｎ２Ｏ、又は蒸気、若しくは、それらの組合せ）中で、約６００℃以上、好ましくは少なくとも約８００℃、より好ましくは約８５０℃まで膜を加熱することで、シリコン含有膜を酸化することができる。基板及び／又は膜、若しくはそれらの上の構造に対する（もしあれば）熱損傷を軽減、禁止又は防止するために、最高温度は約１０００−１１００℃、より好ましくは約９００℃とすることができる。このような実施形態において、ステンレス鋼の膜、シート、又は箔は、基板１に対して特に有利な選択となり得る。ゲート誘電体膜４又はゲート誘電体膜５は、２０Åから４００Å、又はそれらの間の任意の範囲の値（例えば、３０から３００Å、又は５０から２００Å、等）の厚さを有することができる。ステンレス鋼箔により可能となる高温工程は、通常、低欠陥率、少数／低密度の界面状態、及び低リークを含む大幅に強化したゲート誘電特性を可能とし、即ち、優れたサブスレッショルドスイング、キャリア移動度及びデータ保持を可能とする。
【００３４】
[0041]図３Ａ−３Ｃに示すように、本方法は、フローティングゲート７を、ゲート誘電体層４及びゲート誘電体層５の上、並びに、複数の半導体アイランド２及び半導体アイランド３の一部又は全ての上又はその上方に形成することを更に含んでいてもよい。図３Ａは、フローティングゲート７を上に有する制御ゲート２及びトランジスタ３のトップダウン（レイアウト）図を示している。図３Ｂは、図１Ａの構造の軸Ａ−Ａ’に沿った断面図であり、図３Ｃは、図３Ａの構造の軸Ｂ−Ｂ’に沿った断面図である。
【００３５】
[0042]フローティングゲート７は、好適な前駆体（例えば、金属ナノ粒子又は一以上の有機金属化合物、ドープ分子の及び／又はナノ粒子ベースの一以上のシリコンインク、一以上のシリサイド前駆体インク、等）をプリントし、それを電荷の蓄積に好適なフローティングゲート導体に変換することにより、形成することができる。ドープシリコンインクの使用は、更に、多結晶シリコンを形成及び／又はドーパントを活性化して十分な電気特性（例えば、導電性）を達成するために、高温アニーリング及び／又はレーザ照射を必要とし、及び／又はその恩恵を受けてもよい。或いは、シード層前駆体をゲート誘電体層４及びゲート誘電体層５上にプリントすることができ、フローティングゲート金属(例えば、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｐｔ等）を電解的又は無電解的にシード層上にめっきすることができる。一部の実施形態では、シード層はめっき工程の前に、活性化及び／又はアニーリング工程を必要とし、及び／又はその恩恵を受けてもよい。従って、フローティングゲート７を形成することは、シード層をゲート誘電体層４及びゲート誘電体層５の上にプリントし、次いで電解的又は無電解的にフローティングゲート材料をシード層上にめっきすることを含んでもよい。
【００３６】
[0043]様々な実施形態において、フローティングゲート７は、一般的に、ドープポリシリコン製、金属シリサイド製、又は耐熱金属製のプリント材料で構成し得る。一実施形態では、フローティングゲート７はドープＩＶＡ族元素を含む。一実施例では、ドープＩＶＡ族元素は、Ｎ型ドーパントを含むポリシリコンを含む。Ｎ型ドーパントは、リンを含むことが好ましい。他の実施形態では、フローティングゲート７は、ニッケルシリサイド、コバルトシリサイド、パラジウムシリサイド、白金シリサイド、チタンシリサイド、タングステンシリサイド、及びモリブデンシリサイドから構成されるグループから選択される金属シリサイドを含む。更に別の実施形態では、フローティングゲート７は、パラジウム、タングステン、及びモリブデンから構成されるグループから選択される耐熱金属を含む。更に別の実施形態では、フローティングゲート７はアルミニウムを含む。
【００３７】
[0044]フローティングゲート前駆体７及び／又はシード層をプリントすることは、半導体アイランド２及び半導体アイランド３の形成に関して上述したプリント技術（例えば、インクジェット、グラビアプリンティング、オフセットリソグラフィー等）の任意のものを含むことができる。或いは、フローティングゲート７のパターニングは、フローティングゲート前駆体をコーティング又はプリントすること、及び照射部分が露出領域内の溶解特性を変化させるようにフローティングゲート前駆体をレーザ照射に対して局所的に露出することを含むことができる。オプションとして硬化又はアニーリング工程を必要に応じて行った後に、（前駆体がポジティブなパターン化可能材料か又はネガティブなパターン化可能材料かによって）露出又は非露出領域を洗浄すると、フローティングゲート材料（又はその前駆体）が残留してフローティングゲート７が形成される。この実施形態は、直接プリント法（例えば、２００５年８月１１日出願の同時係属の米国特許出願第１１／２０３，５６３号を参照）では直接に達成不可能な、高分解能金属ゲートのパターニングに有利である。
【００３８】
[0045]ポリシリコンの場合、シリコン前駆体インクは、（ポリ）シラン、（シクロ）シラン及び／又はシリコンナノ結晶（それらの各々は、例えば、インクの１から５０重量％量、又はそれらの間の任意の範囲の値、例えば５から２０重量パーセント量で存在可能）並びにシラン及び／又はシリコンナノ結晶を溶解可能な溶液を含み得る。シリコンナノ結晶を不動態化及び／又は官能化して、光ベースの処理を可能としてもよい（例えば、レーザ書き込み。例えば、それぞれ２００３年７月８日、２００３年１２月３１日、２００４年２月２７日、２００４年３月１８日、及び２００５年８月１１日に出願の米国特許出願第１０／６１６，１４７号、第１０／７４９，８７６号、第１０／７８９，３１７号、第１１／０８４，４４８号、及び第１１／２０３，５６３号を参照）。シランインク化合物（オプションとしてＧｅ原子を含む）は、必要に応じて、それぞれ２００４年９月２４日、２００４年９月２４日、２００４年１０月１日、及び２００５年１０月１１日に出願の米国特許出願第１０／９４９，０１３号、第１０／９５０，３７３号、第１０／９５６，７１４号、及び第１１／２４９，１６７号に開示されるように、ドープすることができることが好ましい。プリンティングの後、プリントシランインクを硬化して（必要に応じてドープした）アモルファスシリコン膜を形成する。このような膜を、従来の方法（例えば、レーザ、炉又は金属誘導の結晶化）を用いて更に結晶化して、（必要に応じてドープした）多結晶シリコンを形成することができる。非ドープポリＳｉゲートパターンの場合、転移により、又は、より好ましくはプリントドープ酸化物（本明細書の説明を参照）からのドーピングにより、ドーピングを行って、プリントフローティングゲート７を形成することができる。逐次的横方向結晶化（ＳＬＳ）及び／又はレーザ結晶化技術をプリントフローティングゲート７の（再）結晶化に使用できるので、前述のシランインク並びにその作製及び使用のプロセスを使用して半導体アイランド２及び半導体アイランド３を形成することもできるが、キャリア移動度、酸化物界面品質、及びサブスレッショルド係数への効果は、半導体アイランド２及び半導体アイランド３ほど顕著ではない。
【００３９】
[0046]金属シリサイドフローティングゲート７の場合、前駆体インクは、ナノ粒子及び／又は分子、シリコン及びシリサイド形成金属（例えば、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｔｉ、Ｗ、Ｍｏ等）のオリゴマー及び／又はポリマー化合物を、上述のシラン／シリコンインクと同充填率（例えば、重量％）で含むことができる。シリサイド前駆体インク内の金属原子／Ｓｉ原子比は、１０／１から１／１０の範囲とし得る。インクは、上述の（ポリ）シラン及び／又は（シクロ）シラン化合物、並びにナノ粒子（次段落を参照）及び／又はシリサイド形成金属の有機金属化合物（例えば、低抵抗接触の形成を容易にするＮｉ（ＰＰＨ３）４、Ｎｉ（ＣＯＤ）２、Ｎｉ（ＰＦ３）４等）を含むことが好ましい。従って、一実施形態では、フローティングゲート前駆体インクは、（i）（ポリ）シラン、（ii）金属ナノ粒子及び／又は有機金属化合物、並びに（iii）（ポリ）シラン及び金属ナノ粒子及び／又は有機金属化合物を溶解可能な溶媒を含むことができる。シリサイド前駆体インクのプリント後、目的の金属シリサイド（及び／又はその相）の形成を容易にする条件（雰囲気、温度及び時間）下で、プリント膜が硬化及びアニールされる。
【００４０】
[0047]金属含有フローティングゲート７の場合、金属含有インクは、金属前駆体材料及び金属前駆体材料を溶解可能な溶液を含むか、又は本質的にそれらから成っていてもよい。一般的にプリンティング又は（選択的な）めっきと互換性のある金属前駆体は、チタン、銅、銀、クロム、モリブデン、タングステン、コバルト、ニッケル、金、パラジウム、白金、亜鉛、鉄等、又はそれらの金属合金といった金属の化合物又はナノ粒子（例えば、ナノ結晶）を含み得る。従って、金属前駆体インクは、ナノ粒子及び／又は分子、若しくは耐熱金属（例えば、Ｐｄ、Ｍｏ、Ｗ等）の有機金属化合物を、上述のシラン／シリコンと同充填率（例えば、重量パーセント）で含むことができる。分子又はオリゴマー金属化合物の例としては、カルボン酸塩、アセチルアセトネート、アリル、ホスフィン、カルボニル、及び／又はこのような金属の他の配位子複合体がある。Ｐｄの場合、可溶化ハロゲン化パラジウム（乾燥させて水の一部又は全てを除去可能な、含水ＨＣｌ及び極性又は水溶性有機溶媒中のＰｄＣｌ２）を含むインクを、使用することができる。２００７年５月３０日出願の米国特許仮出願第６０／９３２，３９２号を参照されたい。金属ナノ粒子又はナノ結晶は、（例えば、本明細書で説明した一以上の界面活性剤、配位子又は置換基により）従来方式で、不動態化又は非不動態化することができる。金属フローティングゲート７を、複数の金属の混合物、又は（半導体及び金属シリサイドフローティングゲートのように）積層として形成することができ、後続の層の形成中又はその形成後に更に加熱又は熱処理することができる。耐熱金属前駆体インクのプリント後に、目的の耐熱金属（及び／又はその相）の形成を容易にする条件（例えば、雰囲気、温度及び時間）下でプリント膜が硬化及びアニールされる。
【００４１】
[0048]金属含有及び／又はシリコン含有インクは、従来及び／又は公知の工程により乾燥させることができる。例えば、プリント前駆体インクは、当該前駆体インクをその上に含む基板を、溶媒及び／又は結合剤の除去に効果的な温度及び時間で加熱することにより、乾燥させることができる。プリントインクからの溶媒除去に好適な温度は、約８０℃から約１５０℃の範囲、又はそれらの間の任意の範囲の温度（例えば、約１００℃から約１２０℃）であることができる。この温度でのプリントインクからの溶媒除去に好適な時間は、約１０秒から約１０分の範囲、又はそれらの間の任意の範囲の時間（例えば、約３０秒から約５分、又は約１分から３分、等）であることができる。前述の加熱は、必要に応じて（上述のような）不活性雰囲気中で、従来のホットプレート上で、又は従来の炉若しくはオーブン内で行うことができる。
【００４２】
[0049]インクを乾燥させた前駆体材料は、その電気的及び／又は物理的特性（例えば、導電性、形態、エレクトロマイグレーション耐性、及び／又はエッチング耐性、応力及び／又は表面ひずみ、等）、並びに／若しくは、その下のゲート酸化物４及び／又はトンネル酸化物５に対する接着性を改善させるのに十分な温度及び時間で、更にアニールすることができる。金属含有インクが全体的に（ブランケット）堆積又はプリントされる場合、アニーリングを一般的に行って、後続のレーザパターニング用にその上にレジストが堆積される金属膜を形成する。また、金属前駆体インクをレーザ直接描画してパターン金属及び／又は金属前駆体を得る場合には、一般的にアニーリングを行って、改善した特性（例えば、導電性、接着性、等）を有する金属層を形成する。このようなアニーリングは、既に融解した金属ナノ粒子をアニールすること、又はパターン化金属前駆体層をパターン化金属へ変換することのいずれかを含むことができる。好適な温度は一般的に、約１００℃から約３００℃の範囲、又はそれらの間の任意の範囲の温度（例えば、約１５０℃から約２５０℃）にある。好適なアニーリング時間は、約１分から約２時間、好ましくは約１０分から約１時間、又はそれらの間の任意の範囲の時間（例えば、約１０から約３０分）である。アニーリングは、必要に応じて（上述のような）不活性又は還元性雰囲気中で、従来の炉又はオーブン内で行うことができる。従って、本発明の方法は、更にレーザパターン化金属ゲートをアニールして、その電気的、物理的及び／又は粘着特性を十分に改善させる工程を含むことができる。
【００４３】
[0050]スピンコーティング又はプリンティングにより堆積し得る金属インクは、アルミニウム、チタン、バナジウム、クロム、モリブデン、タングステン、鉄、ニッケル、パラジウム、白金、銅、亜鉛、銀、金、等のような元素金属、アルミニウム−銅合金、アルミニウム−シリコン合金、アルミニウム−銅−シリコン合金、チタン−タングステン合金、Ｍｏ−Ｗ合金、アルミニウム−チタン合金等のような上記元素の従来の合金、及び元素金属の窒化物及びシリサイド（例えば、窒化チタン、チタンシリサイド、窒化タンタル、コバルトシリサイド、モリブデンシリサイド、タングステンシリサイド、白金シリサイド、等）のような導電性金属化合物の前駆体を含む。例えば、元素金属の好適な前駆体は、アルミニウムナノ粒子及び水素化アルミニウムを含む。一部の実施形態では、金属は、金属含有材料を含むインクをスピンコーティングすること、そして、金属、一以上の有機金属前駆体及び／又は金属ナノ粒子を（必要に応じてレーザパターニングの工程の前に）硬化又はアニールすることで、ブランケット堆積させることができる。
【００４４】
[0051]めっきは、一例では、金属（例えば、Ｐｄ）のシード層をナノ粒子ベースの金属インク及び／又は化合物ベースの金属インク（例えば、上述のＰｄＣｌ２含有インク）を用いてプリント又はレーザ描画し、次いで選択的に（例えば、無電解又は電解めっきにより）バルク導体（例えば、Ｃｏ、Ｎｉ、Ｃｕ、Ｐｄ等）を金属シード層に堆積させることを含むことができる。ＰｄＣｌ２含有インクに加えて、コバルト、ニッケル、白金、パラジウム、チタン、タングステン、又はモリブデン（特にパラジウム）を含む金属ナノ粒子がシード層に対して好適である。
【００４５】
[0052]ある特定の実施形態では、レーザ描画又はレーザパターニングは、ブランケット堆積した金属含有層上にレジスト材料を堆積させる副工程、レジスト材料の一部を、（i）所定幅を有するレーザ、及び／又は（ii）レジストにより（又はレジスト内の吸収染料により）吸収される所定の波長若しくは波長帯域を有するレーザからの光線で選択的に照射する副工程、選択的に照射したレジストを現像剤で現像し、形成する構造（この場合、ゲート金属２０である。これらの工程は、ポジティブレジスト及びネガティブレジストの双方に適用することに注意されたい）に対応するパターンを残す副工程、所望又は所定のパターンに対応しないブランケット堆積材料の部分を（一般的に、ドライ又はウェットエッチングにより）除去する副工程、そして、残りのレジスト材料を除去する副工程を含むことができる。前述の光は、赤外線（ＩＲ）帯域内の波長を有し（紫外線（ＵＶ）及び／又は可視スペクトル帯域内の波長又は波長帯域を含むこともできる）、レジスト（又は染料）は、その光波長又は光帯域を吸収し、及び／又はそれらに対して高感度であり、光線は、レジストの所望又は所定の部分に集中又は向けられることが好ましい。
【００４６】
[0053]レーザ描画の一つの代替方法として、熱レジストを効果的に使用してフローティングゲート金属をマスクすることができる。レーザからの比較的細い光線で（例えば、２−５μｍ幅の光線で、又はより多くの拡散光を、その幅の構造を画成するように構成したマスクを通過させることで）熱レジストを照射すると、レジストが加熱され、従来の現像剤内での溶解特性が変化する。この従来の現像剤は、レジストがポジティブであるかネガティブであるかにより、それぞれレジストの照射（書き込み）部分又は非照射（非書き込み）部分を除去するために使用される。このようなレジストは、一般的に、カナダのブリティッシュコロンビア州バーナビーのＣｒｅｏ社から市販されている。好適な熱レジストは、Ｇｒａｖｉｔｉ  Ｔｈｅｒｍａｌ  Ｒｅｇｉｓｔ（Ｃｒｅｏ）及びＡｍｅｒｉｃａｎ  Ｄｙｅ  Ｓｏｕｒｃｅｓ  Ｔｈｅｒｍｏｌａｋシリーズを含む。レジストは、赤外線（ＩＲ）光吸収染料をその中に有する従来の（光）レジスト材料も含むことができる。好適な（光）レジストには、ＡＺ１５１８（ＡＺ電子材料）及びＳＰＲ２２０（Ｓｈｉｐｌｅｙ）があり、好適な赤外線（ＩＲ）光吸収染料には、Ａｍｅｒｉｃａｎ  Ｄｙｅ  Ｓｏｕｒｃｅの８１５ＥＩ、８３０ＡＴ、８３０ＷＳ、及び８３２ＷＳ、Ａｖｅｃｉａ  Ｐｒｏｊｅｃｔの８３０ＮＰ及び８３０ＬＤＩ、Ｅｐｏｌｉｎ  Ｅｐｏｌｉｇｈｔの４１４８、２１８４、４１２１、４１１３、３０６３、及び４１４９、ＨＷ  ＳａｎｄｓのＳＤＡ５３０３及びＳＤＡ４５５４がある。現像後、（所定の）ゲートパターン外部の金属（又は金属前駆体）材料を、ウェット又はドライエッチングにより除去することができる。ウェットエッチングは、レジストを好適にアンダーカットし、ドライエッチングで可能なものよりも更に細いゲート及び／又はトランジスタチャネル幅を提供することもできる。
【００４７】
[0054]様々な実施形態では、フローティングゲート７は、少なくとも０．１ミクロン、０．５ミクロン、１ミクロン、又は２ミクロンの幅を有する。一実施例では、最小ゲート幅は約５ミクロンである。フローティングゲート７は、約１μｍから約１０００μｍ、又はそれらの間の任意の範囲の値（例えば、約２μｍから約２００μｍ、又は約５μｍから約１００μｍ、等）の長さを有することができ、約５０ｎｍから約１０，０００ｎｍ、又はそれらの間の任意の範囲の値（例えば、約１００から約５０００ｎｍ、又は約２００から約２０００ｎｍ、等）の厚さを有することができる。フローティングゲート７は、１０から１０００ｎｍ、又はそれらの間の任意の範囲の値（例えば、１００、２００、又は２５０Åから１０，０００、１０００、又は５００Å）の厚さを有することもできる。フローティングゲートの形成後、ゲート誘電体層４及びトンネル誘電体層５の露出部分を、従来のように（例えば、ウェット又はドライエッチングによる。以下で説明する図６Ａを参照）除去することができる。
【００４８】
[0055]次に、図４Ａ−Ｂを参照する。一実施形態では、第１のドープ誘電体層（１ＬＤ）８を、フローティングゲート７上、半導体アイランド２及び半導体アイランド３上方のゲート誘電体４及びトンネル誘電体５の露出部分上、並びに基板１の表面上に、プリント又は堆積することができる。図４Ａは、図３Ａに示す構造の軸Ａ−Ａ’に沿った断面図であり、図４Ｂは、図３Ａに示す構造の軸Ｂ−Ｂ’に沿った断面図であって、ドープ誘電体層８がそれらの上にプリント又は堆積されている。
【００４９】
[0056]一般的に、誘電体膜８は拡散性ドーパントを含む。一実施形態では、ドーパントは、好ましくはリンを含むＮ型ドーパントである。或いは、拡散性ドーパントは、好ましくはホウ素を含むＰ型ドーパントであってもよい。従って、本発明のデバイスの様々な実施形態では、制御ゲート２、（その中にソース端子とドレイン端子を含む）トランジスタアイランド３、及び（必要に応じて）フローティングゲート７は、（i）ＩＶＡ族元素、ＧａＡｓのようなＩＩＩ−Ｖ化合物半導体、若しくはＺｎＯ又はＺｎＳのようなＩＩ−ＶＩ（又はカルコゲニド化合物）半導体、及び（ii）ドーパント元素を含むことができる。半導体は、ＩＶ族元素（例えば、Ｓｉ及び／又はＧｅ）、並びに、Ｂ、Ｐ、Ａｓ及びＳｂから構成されるグループから選択されるドーパントを含むことが好ましい。
【００５０】
[0057]図４Ａに示すように、ドープ誘電体膜８をプリントして、コンタクトホール１１及びコンタクトホール１２を誘電体膜８内に形成し、フローティングゲート７の反対側にある制御ゲート２上方のゲート誘電体４の上面を露出することができる。図４Ａ−４Ｂには示していないが、同様のコンタクトホールが誘電体膜８内に形成されて、フローティングゲート７の反対側にある半導体アイランド３上方のトンネル誘電体５の上面が露出される（例えば、図５Ａを参照）。即ち、ドープ誘電体層８がプリントされるパターンは、このような位置にあるコンタクトホールを含む。しかしながら、図４Ｂに示すように、ドープ誘電体膜８は、一般的に、フローティングゲート７の全面にプリントされる。露出したゲート誘電体４及びトンネル誘電体５を次いで（以下で説明するように、従来のウェット又はドライエッチングのいずれかにより、及びドーパントを拡散させるアニーリングの前後いずれかに）エッチングして、制御ゲート２の表面を露出することができる。さらに、ゲート誘電体４及びトンネル誘電体５のエッチング中及び／又はその後に、ドープ誘電体層８を十分にエッチングして、好ましくはドープ誘電体層８の誘電的に有効な厚さがエッチング後に残るように、コンタクトホール１１及びコンタクトホール１２を広げることもできる。
【００５１】
[0058]或いは、制御ゲート２、トランジスタアイランド３、及びフローティングゲート７の全体を覆うパターンで、ドープ誘電体８をプリントすることができる。様々な実施形態では、ドープ誘電体層８を、メモリセル全体（例えば、少なくとも図５Ａのレイアウト）、又は複数の隣接メモリセルを含む更に大きな領域上で、プリントすることができる。（以下で説明するように）プリント及びアニーリングを行ってドーパントを拡散した後、
コンタクトホール（例えば、図４Ａの１１及び１２）をドープ誘電体層８内に形成して、制御ゲート２の上面領域と半導体アイランド３におけるソース／ドレイン端子を（例えば、図５Ａの金属接続／コンタクト１４及び１５と電気的に接触して）露出させる。一般的に、この代替的な実施形態では、コンタクトホール（例えば、図４Ａの１１及び１２）は、フォトリソグラフィー及びエッチングにより形成される（例えば、次段落の説明を参照）。従って、コンタクトホール１１及びコンタクトホール１２の形成は、第１及び第２のタイプの誘電体層８の一部を、特にドープ誘電体８用にプリントしたパターンがコンタクトホールを全く含まない場合に、除去することを含むことがある。
【００５２】
[0059]ドープガラスパターン及びゲート誘電体のエッチングは、一以上の好適なエッチング液に晒すことで達成される。このエッチング液には、以下のものに限られないが、ＨＦベースのウェットエッチング液（例えば、緩衝化酸化物エッチング溶液（ＢＯＥ）、自然酸化物エッチング溶液（ＮＯＥ）、ピリジン水溶液：ＨＦ、等）、ＨＦベース又はＨＦ生成蒸気又はガス、プラズマエッチング、等がある。エッチング液は、ドープ誘電体層８、ゲート誘電体４、及びトンネル誘電体５のエッチング速度がトランジスタアイランド３（例えば、シリコン）及び制御ゲート２のエッチング速度より十分に大きく、ドープ誘電体層８、ゲート誘電体４、並びにトンネル誘電体５の所望及び／又は所定の量を、トランジスタアイランド３及び制御ゲート２を実質的に又は大幅に除去することなく、略完全に除去可能とするように、選択される。
【００５３】
[0060]ドープ誘電体層８をプリントするための好適なインクは、リン及び酸素（シリコン、炭素、水素及び／又は窒素を更に含むことができる）、ホウ素（シリコン、炭素、水素、酸素及び／又は窒素を更に含むことができる）、ヒ素及び／又はアンチモン（それらの各々は、シリコン、炭素、水素及び／又は酸素を更に含むことができる）等のような、ドーパント及び／又は誘電前駆体原子を含有する化合物及び／又はポリマーを含み、必要に応じて好適な溶媒内にそれらを含む（例えば、２００６年８月１５日出願の米国特許仮出願第６０／８３８，１２５号、並びに、それぞれ２００７年６月１２日、２００７年８月３日、及び２００７年８月３日に出願の米国特許出願第１１／８１８，０７８号、第１１／８８８，９４９号、及び第１１／８８８，９４２号を参照）。リン含有誘電体の例として、以下のものがある。
・無機オキソリン化合物及び無機オキソリン酸（例えば、Ｐ２Ｏ３、Ｐ２Ｏ５、ＰＯＣｌ３、等）
・リンケイ酸塩
・リン酸単量体、リン酸二量体及び／又はリン酸オリゴマー（例えば、メタリン酸塩及び／又はポリリン酸塩）
・ホスホン酸塩、ホスフィン酸塩、及びホスフィン
・有機オキソリン化合物及び有機オキソリン酸（例えば、アルキル（アリール）リン酸塩、ホスホン酸塩、ホスフィン酸塩、及びそれらの縮合生成物）
・アルキル及び／又はアリールホスホン酸及び／又はホスフィン酸
【００５４】
[0061]ホウ素含有誘電体の例としては以下のものがある。
・無機ホウ素化合物及び無機ホウ素酸（例えば、ホウ酸、Ｂ２Ｏ３）
・ホウケイ酸塩、ボラゾール及びそれらのポリマー
・ハロゲン化ホウ素（例えば、ＢＢｒ３）
・ボラン（例えば、Ｂ１０Ｈ１０）、及びシラボラン及び／又はアザボラン
・有機ホウ素化合物及び有機ホウ素酸（例えば、アルキル／アリールボロン酸、ホウ酸塩、ボロキシン及びボラゾール、ボラン付加複合体、等）
【００５５】
[0062]ヒ素及び／又はアンチモン含有誘電体の例としては以下のものがある。
・Ａｓ２Ｏ３、及びＳｂ２Ｏ３のような上記化合物のオキソ類似体及び／又はアザ類似体
・シクロＡｓ５（ＳｉＨ３）５のようなアルシノシラン
【００５６】
[0063]ドープガラスの前駆体の例としては、（例えば、従来の化合物（formulation)内の溶媒を高粘性の類似又は互換性溶媒で置換又は希釈することで）粘性を増した従来のスピンオンドーパント（ＳＯＤ）化合物、及びその異形物、堆積後に低温（例えば、４００℃以下）で酸化可能なドープ分子シリコンインク化合物（例えば、環式、直鎖、及び分岐状のシランオリゴマー又はポリマーであって、シクロＳｉ５Ｈ９ＰＲ２等の一以上のドーパント置換物を含むことができるもの。ここで、Ｒは低級（Ｃ１−Ｃ４）アルキル、フェニル、又はＣ１−Ｃ４アルキル置換フェニル、若しくは化合物中のドーパント前駆体（例えば、ｔ−ブチルホスフィン）である。それぞれ２００４年９月２４日、２００５年１０月６日、及び２００５年１０月１１日に出願の米国特許出願第１０／９４９，０１３号、第１１／２４６，０１４号、及び第１１／２４９，１６７号を参照のこと）、酸化ドープ分子シリコンインク化合物（例えば、化合物中にドーパント前駆体（例えば、環式、直鎖、又は分岐状のシランオリゴマー若しくはポリマー（例えば、シクロＳｉ５Ｏ５Ｈ１０）の酸化異形物であって、モノ、ジ、又はトリ−ｔ−ブチルホスフィン又はその酸化類似体）を含むか又はその上にドーパント置換物を含むもの）、リン又はホウ素化合物（例えば、ジ−ｎ−ブチルリン酸塩のような有機リン酸塩、又はトリ−ｔ−ブチルホウ酸塩のような有機ホウ酸塩）を含むガラス形成処方物（例えば、いわゆるゾルゲル処方物）がある。
【００５７】
[0064]或いは、単一基板上の全てのデバイスを単一のドーパント型（すなわち、一以上のｎ型又はｐ型のドーパント）を用いて作製可能な場合には、ドープ誘電体８を、略基板全体上に（例えば、一以上の従来のスピンオンガラス（ＳＯＧ）成分、そのための一以上の従来の溶媒、並びに必要に応じて一以上の従来の界面活性剤、応力減少剤、結合剤及び／又は増粘剤を含むＳＯＧインク組成物を、従来のスピンコーティング、ブレードコーティング、浸漬コーティング、メニスカスコーティング、スロットコーティング、又はスプレーコーティングすることといったような、コーティング又は他のブランケット堆積技術により）ブランケット堆積させることができ、ドープＳｉＯ２前駆体（例えば、一以上の上記のドーパント／誘電源を含むテトラアルキルシロキサン又はテトラアルコキシシラン等）の液相堆積、化学蒸着（ＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、等）、若しくは、適切な及び／又は互換可能なドーパント源の存在下での他の金属酸化物（例えば、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、等）のスパッタ堆積等を行うことができる。
【００５８】
[0065]上述のように、ドープ誘電体を（上で引用した米国特許出願に開示されているように）ドープシランインクから形成し、プリント後に酸化雰囲気中で硬化させることができる。２００７年４月２４日出願の米国仮出願第６０／９２６，１２５号に開示されているように、前述のドープシランインクを直接、基板、アイランド及びフローティングゲート上にインクジェットすることができる。
【００５９】
[0066]ドープ誘電体８を（コンタクトホール有りで又は無しのいずれかで）プリントした後に、構造を十分にアニールして、ドーパントをドープ誘電体膜８からフローティングゲート７、並びに半導体アイランド２及び半導体アイランド３へ十分に拡散（「ドライブイン」）させる（ただし、ドーパントはフローティングゲート７の下の半導体アイランド２及び半導体アイランド３の領域に完全には拡散しない可能性がある）。アニーリングは、フローティングゲート７の厚さ全体、並びにフローティングゲート７により覆われない半導体アイランド２及び半導体アイランド３の領域に渡って、ドーパントが十分に拡散する（従って、ソース端子及びドレイン端子をトランジスタアイランド３内に形成する）ような温度及び時間で行うことが好ましい。別の実施形態では、この温度と時間は、拡散したドーパントの少なくとも一部を活性化するために十分なものである。一般的に、アニーリングは７５０−１１００℃で行われ、様々な実装例では、アニーリングの最高温度は９００℃以下、８５０℃以下、又は８００℃以下である。アニーリングは一般的に、炉アニーリング又は高速熱アニーリングを含む。
【００６０】
[0067]上記実装例では、ゲート材料及び基板は、この温度範囲に耐えられるように選択される。好適な実施形態では、ポリシリコンゲート２、トランジスタアイランド３及びフローティングゲート７を、ドーパントを誘電体層８からシリコンアイランド２及びシリコンアイランド３、並びにフローティングゲート７に熱ドライブイン／活性化させる際に、自動的にドープして、ｎ＋ポリｎＭＯＳ又はｐ＋ポリｐＭＯＳデバイスを作製することができる。或いは、ドーパントを誘電体から半導体へ拡散及び／又は半導体内でドーパントを一度活性化させるのに十分な光の波長及び／又は光パワーを用いて、ＵＶランプフラッシュアニーリング又はレーザ照射により、半導体アイランド２−３及びフローティングゲート７内で、ドーパントをドライブイン及び／又は活性化させることができる。
【００６１】
[0068]ゲート誘電体層４及びトンネル誘電体層５が半導体アイランド２及び半導体アイランド３のほぼ全面にある図４Ａ−４Ｂの実施形態においては、ドーパントを誘電体層４及び誘電体層５を通って下方の半導体アイランド２及び半導体アイランド３に十分に拡散させて、ソース／ドレイン端子をトランジスタアイランド３内に含むドープ半導体層（例えば、図５Ｂの２’）を形成することができる。この実施形態では、誘電体層４及び誘電体層５は、低濃度及び／又は低密度のドーパントをフローティングゲート７の縁部の下で（場合によっては、より浅い深さまで）拡散させ、低濃度にドープしたソース／ドレイン拡張部（例えば、ＬＤＤ。「グレーデッドゲートフィールド」と題して２００７年５月２３日に出願された米国特許出願第１１／８０５，６２０号を参照）と同様な効果を得ることができる。
【００６２】
[0069]ある特定の実施形態では、ＭＯＳトランジスタを、本発明の不揮発性メモリセルと同時に形成することができる。例えば、ＭＯＳトランジスタチャネルは、複数の半導体アイランド２−３と同時に形成（例えば、プリント、硬化、及び結晶化）することができる。ＭＯＳゲート酸化物は、ゲート酸化物４及び／又はトンネル酸化物５の形成と同時に形成することができる。フローティングゲート７の形成によって、ＭＯＳトランジスタ内のゲートも形成することができる。
【００６３】
[0070]一実施形態では、ＣＭＯＳトランジスタは、例えばインクジェットを用いてＮドーパント及びＰドーパントを（誘電体層８の形成に用いるようなドープ誘電インクの形態で）プリントすることで、本不揮発性メモリトランジスタと同時に形成することができる。Ｎドーパント及びＰドーパントは、同一プリンタに搭載されており、且つ、各組が一以上のＮドーパント又はＰドーパントを充填した２セットのインクジェットヘッド（例えば、各種ドーパント用の各セット内に一以上のインクジェットヘッド）から、それぞれ回路／基板１の異なる領域に、同時にインクジェットされることが最も好ましい。或いは、Ｎドーパント及びＰドーパントを、二つの代替的又は別個のプロセス及び／又は機械でプリントすることができる。この後者の実施形態では、インクジェット以外の他のプリント又は堆積技術、例えばフレキソグラフィックプリンティング、オフセットリソグラフィックプリンティング、グラビアプリンティング、スクリーンプリンティング、及びステンシルプリンティング、スリット及び／又は押し出しコーティング、等を利用することができる。補完ドーパント材料を同時に又は逐次的にプリントすると（必要に応じて、ゲートレイアウトに対する配列型アーキテクチャと組み合わせて）、インクジェット又は他のプリントプロセスに関連する分解能と液滴配置の正確性の問題とを克服することができ、比較的高価なマスク層をプリンティングで置き換えることができ、フォトリソグラフィーに関連する他の処理工程を削除することができる。
【００６４】
[0071]ドープ誘電体８がプリントされる一以上の材料の表面を変更して、濡れを改善し、粘性、流量等を最適化することができる。さらに、ドープ誘電インク化合物を最適化して、フローティングゲート７及び／又は半導体アイランド２−３上の一様性を改善することができる。一般的に、半導体層２−３及びフローティングゲート７上にプリントしたドープ誘電体膜８は、層間誘電体（ＩＬＤ）として適切な位置に残すことができる（一般的にはそのようにする）。本発明は、複数のツール及び複数の処理工程を削除し、欠陥及びサイクル時間（例えば、処理に使用されるエンジニアの時間及び／又は技術者の時間）を減少させ、在庫を削除又は減少させることができる。
【００６５】
[0072]エッチング及びオプションの洗浄工程の後、図５Ａ−５Ｂに示すように、（例えば、コンタクト１３、１４及び１５、並びに金属接続部１３’、１４’及び１５’を備える）金属層は、トランジスタアイランド３の各露出したソース／ドレイン端子と接触し、ドープ制御ゲート２’の露出した上面と接触して形成される。金属層１３−１５’の形成は、半導体アイランド３のソース／ドレイン端子の露出面、制御ゲート２’の露出面、及び適用可能な場合には、誘電体層８及び（必要に応じて）第２タイプの誘電体層８の上に、金属インクをプリントすることを含むことが好ましい。金属層１３−１５’は、アルミニウム、銀、金、銅、パラジウム又は白金を含むことが好ましい。金属層１３−１５’は、電解めっき又は無電解めっきをプリント金属／導電シード層上に行うことで形成することができる（例えば、「コンタクト及び局所接続金属のプリンティング」と題して２００７年７月１７日に出願された米国特許仮出願第６０／９５９，９７７号を参照）。
【００６６】
[0073]コンタクト／接続金属１３−１５’のプリンティング及び／又は形成は、適切な金属前駆体（例えば、上述の金属ナノ粒子、及び／又は、一以上の有機金属化合物）をプリントすること、それに対応する金属へと変換することを含み得る。或いは、シード層用の前駆体を、上述のコンタクト及び／又は接続領域にプリントすることができ、接続金属（例えば、Ａｇ、Ａｕ、Ｃｕ、Ｐｄ、Ｐｔ、Ａｌ、等）をシード層上に電解的又は無電解的にめっきすることができる。或いは、接続金属のパターニングは、その溶解特性が露出領域内で変化するように金属前駆体をコーティング又はプリントして、それをレーザ照射に局所的に露出すること（例えば、「レーザ描画」）を含むことができる。溶解可能領域（例えば、露出又は非露出領域。前駆体の溶解性が上記照射によりポジティブ又はネガティブのどちらに影響されるかによる）を洗浄する際、必要に応じて更なる硬化又はアニーリング工程の後に、適切な金属前駆体を残留させて、コンタクト／接続金属を形成する。このレーザ描画の実施形態は、直接プリント法では達成できない可能性がある高分解能金属接続のパターニングに対して、利点を提供することができる。
【００６７】
[0074]良好な電気的接触を保証するため、構造を更にアニールして、シリコン含有界面にシリサイドを形成するか、又は金属１３−１５とその下のシリコンとの間のコンタクト領域の膜厚全体に渡ってシリサイドを形成することができる。好適なシリサイド形成金属には、以下のものに限られないが、Ａｌ、Ｎｉ、Ｐｄ、Ｐｔ、Ｍｏ、Ｗ、Ｔｉ及びＣｏがある。コンタクト／接続金属は、このようなシリサイド形成金属から選択することができる。或いは、金属前駆体インクは、シリサイドを形成するか、又はシリコンアイランド２及びシリコンアイランド３に対する他の低抵抗コンタクトを形成する添加物を含むことができる。例えば、Ｎｉ有機金属化合物でドープした銀インクは、銀配線とドープシリコン（例えば、ソース／ドレイン）コンタクトとの間の接触抵抗を低下させることが分かっている。分析によると、上記インク内のＮｉがシリコン界面に乖離し、シリサイドを形成する可能性があることも示されている。
【００６８】
[0075]接続金属のプリント後、金属間誘電体（ＩＭＤ。図示せず）をプリント又はブランケット堆積して、必要に応じてビアホールを適切な領域内に残して（例えば、金属コンタクト／接続１３の少なくとも一部を露出して）、デバイスを覆うことができる。ＩＭＤ前駆体は、ガラス形成化合物（例えば、（有機）ケイ酸塩又は（有機）シロキサンのようなスピンオンガラス化合物）、有機誘電体（例えば、ポリイミド、ＢＣＢ、等）、酸化ケイ素前駆体（例えば、Ｓｉ５Ｏ５Ｈ１０、等のような酸化シラン）、若しくは、（プリント後に酸化可能な上述の（ポリ）及び／又は（シクロ）シランのような）分子ベース及び／又はナノ粒子ベースのシリコン処化合物を含み得る。
【００６９】
[0076]本明細書で説明した技術は、ＲＦＩＤタグ（例えば、補完ドーパント含有誘電体がプリントされており、多数の不揮発性メモリビットが識別データ、及び／又は、一以上のセキュリティコードのようなある特定のデータを記憶するのに非常に有用なもの）、及びディスプレイデバイス（例えば、ディスプレイの一部を１種類のみのドープ誘電体でプリントでき、多数の不揮発性メモリビットが構成情報のようなある特定のデータを記憶するのに非常に有用なフラットパネルディスプレイ及び／又はプラズマディスプレイ）を含む様々な製品の製造に有用である。さらに、本発明の不揮発性メモリセルを現場でプログラム可能なデバイスとして使用することができる。ＲＦ又はＲＦＩＤ回路と必要に応じて結合したセンサは、本プログラム可能なデバイスを使用して、恒久的又は一時的に、感知情報、識別情報、及び／又は較正データを記憶及び／又は数値化することができる。
【００７０】
[0077]図６Ａ−６Ｃは上述の代替の実施形態を示しており、ゲート酸化物４（及び図６Ａ−６Ｃには示していないトンネル酸化物５）の一部が、ドープ誘電体８のプリンティング又は堆積の前に除去される。図６Ａ−６Ｃは、図３Ａの不揮発性メモリセルの軸Ａ−Ａ’に沿った断面図を示している。
【００７１】
[0078]図６Ａに示すように、露出したゲート誘電体４（図３Ｂを参照）の制御ゲート２上方でのエッチングによって、フローティングゲート７の下にのみ位置するエッチゲート誘電体１０’を形成する。図６Ｂに示すように、ドープ誘電体８は、コンタクトホール１１及びコンタクトホール１２のいずれかを形成するパターンとして、フローティングゲート７と制御ゲート２の露出部分の上、又はフローティングゲート７及び制御ゲート２全体上に（ドーパントをドープ誘電体８からドライブインした後に、内部でコンタクトホール１１及びコンタクトホール１２がエッチングされて）プリントされる。ドーパントは、ドープ誘電体８からフローティングゲート７及び制御ゲート２（及び、図示していないが、トランジスタアイランド３）に上述と同じ方法で拡散されるが、消費熱量がより少ない（例えば、より短時間及び／又はより低温で）ので有利である。次いで、図６Ｃに示すように、金属コンタクト／接続１３が、上述のようにコンタクトホール１１及びコンタクトホール１２内に形成される。
【００７２】
＜本発明の不揮発性メモリの動作例＞
[0079]ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリの技術は、不揮発性メモリセルに基づくものであり、当該不揮発性メモリセルは、ソース、チャネル、チャネル上方にフローティングゲートを有するドレイン、及びフローティングゲートから隔離されているがフローティングゲートに容量結合された制御ゲートを備える。セルを（消去状態以外の）所定の状態にプログラムする動作は、フローティングゲートを電子で充電し、メモリセルのターンオン閾値を増加させることを含む。従って、プログラムの際に、セルはターンオンしない（或いは、非常に又は区別可能な程の高い閾値でターンオンする）。すなわち、制御ゲートに印加した読み出し電位でアドレス指定するときに、セルは一般的に非導電状態（或いは、検出可能なほどの低導電状態）のままである。セルの消去動作は、フローティングゲートから電子を除去して閾値をベース（例えば、２値「０」）状態に下げることを含む。より低い閾値で、制御ゲートに対する読み出し電位でアドレス指定するときに、セルは完全導電状態にターンオンすることができる。
【００７３】
[0080]フラッシュ、ＥＰＲＯＭ、又はＥＥＰＲＯＭセルをプログラムすることは、ゲートとソースの間に正の高電圧をかけ、ドレインとソースの間に正の電圧をかけることによるファウラ・ノルドハイム（Ｆ−Ｎ）トンネリングのホットエレクトロン注入を通して、（行単位又はバイト毎に）達成される。フローティングゲートを放電する動作は、消去工程として知られている。これは一般的に、フローティングゲートとソースとの間のファウラ・ノルドハイムトンネリング（ソース消去）、又はフローティングゲートと基板との間のファウラ・ノルドハイムトンネリング（チャネル消去）により達成される。ソースの消去は、ゲートをアースするか又はゲートに負のバイアスを印加しつつ、正のバイアスをソースに印加することで、行うことができる。チャネルの消去（例えば、ブロックバイアス上の）は、ゲートに負のバイアスを印加し、及び／又は正のバイアスを基板に印加することで、行うことができる。
【００７４】
[0081]データを本発明の不揮発性メモリにプログラムするために、トランジスタアイランド３のソース及びドレインの双方が接地電位に保持され、正の電圧が制御ゲート２に印加される。様々な実施形態では、正の電圧（Ｖｐｐ）は少なくとも１２Ｖ（例えば、正の読み出し又は動作電圧Ｖｄｄの場合は、約５Ｖである）であってもよく、好ましくは少なくとも１２Ｖであり、ある特定の実施形態では、２０Ｖから２５Ｖであってもよい。接地電位は一般的に、仮想的な接地電位又は約０Ｖの電圧レベルを指す。プログラミングは、従来のエレクトロン注入により影響を受けると信じられている。或いは、負の電圧（例えば、−Ｖｐｐ）を制御ゲート２に印加することで、ホールをフローティングゲート７上に蓄えることができる。更なる代替の実施形態では、参照セル、「非プログラム」トランジスタ、又は「０」の２値論理状態を記憶するトランジスタを、一以上のプログラムセルのバイアスと反対のバイアスを使用して、補完２値論理状態へとプログラムすることで、プログラム−非プログラムセル対（例えば、補完２値論理状態）の間のより大きなデルタ電圧Ｖｔをもたらすことができる。より大きなスレッショルド電圧の差分は、セルが機能するマージンを拡張し、データ保持時間を増加させ、及び／又は緩やかな（例えば、サブスレッショルドスイング）条件下での読み出し動作を可能とする。
【００７５】
[0082]データを本不揮発性メモリセルから読み出すために、第１の正電圧が制御ゲート２に印加され、第２の正電圧がドレインに印加され、ソースが接地電位に保持される。一つの好適な実施形態では、第１及び第２の正電圧は、Ｖｐｐ未満の従来の読み出し電圧（例えば、Ｖｄｄ）であり、一般的に約１．５から９Ｖ、又はそれらの間の任意の範囲の値（例えば、約３から約５Ｖ）である。
【００７６】
[0083]本発明の不揮発性メモリセルからデータを消去するため、プログラム動作の逆の動作が行われる。即ち、正電圧を制御ゲート２に印加することで不揮発性メモリセルがプログラムされる場合には、消去操作は、トランジスタアイランド３のソース及びドレインを接地電位に保持しつつ、制御ゲート２に対して略同一の大きさの負電圧を印加する。或いは、負電圧を制御ゲート２に印加することで不揮発性メモリセルがプログラムされる場合には、消去操作は、トランジスタアイランド３のソース及びドレインを接地電位に保持しつつ、制御ゲート２に対してほぼ同一の大きさの正電圧を印加する。
【００７７】
[0084]図７は、上述の実施形態による実施に限定した不揮発性メモリセルに対する保持データを示す。逐次的横方向レーザ固相化及び／又は結晶化をシリコンのプリントアイランド上で使用すると、キャリア移動度、及びゲート／トンネル酸化物の界面品質が好適に改善される。次いで、この改善は、ＴＦＴサブスレッショルド係数（より急勾配なターンオン特性。図７を参照）を大幅に改善し、それにより２値不揮発性メモリセル内のゼロ状態と１状態との間、及び非２値不揮発性メモリセル内の隣接状態間をより良く分離できる。（半導体アイランド２−３に対応する半導体層を形成するための）スパンオンシリコンインク、並びに、従来の及び／又は（例えば、一以上の上で引用した特許出願に記載されるような）標準のＴＦＴ工程を用いて、追加の処理工程を必要とせずに、優れた保持能力を有することで、デバイスの実現可能性が実証された。
【００７８】
＜結論／概要＞
[0085]本発明は、プリント技術を使用して、ドープ誘電体膜を含めることによって、ＭＯＳ内の不揮発性メモリセル又は薄膜デバイス集積回路を製造する低コストの方法を効果的に提供する。本発明の不揮発性メモリセルは、信頼性があり、商業的に受け入れ可能な電気特性（例えば、オン／オフの速度及び比、キャリア移動度、Ｖｔ、等）を有する。プリント半導体構造、及び／又は放射線で画成された半導体構造（及び、必要に応じて、プリント導体構造及び／又は放射線で画成された導体構造）は、より従来のアプローチで形成した構造と同様な結果を提供することができるが、従来の半導体加工技術より非常に低コスト及び非常に高スループット（週から月ではなく、時間から日のオーダーで）ある。
【００７９】
[0086]前述の本発明による具体的な実施形態の説明は、例示及び説明のために提示したものである。それらは排他的であることを意図したものではなく、又は本発明を、開示した形態に正確に限定することを意図したものでもなく、明らかに多数の変更及び変形が、上述の教示の観点から可能である。本発明の原理とその実用的応用を最も良く説明し、それにより当業者が、本発明と様々な変更を加えた様々な実施形態とを考えうる特定の使用に適する形で利用できるように、実施形態を選択して説明した。本発明の範囲は、添付の特許請求の範囲とその均等物によって規定されることを意図している。
【符号の説明】
【００８０】
１…基板、２…制御ゲート、３…トランジスタアイランド、７…フローティングゲート、８…第１のドープ誘電体層。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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