(57)【特許請求の範囲】
【請求項１】
電力用半導体素子が設けられた素子部、および前記素子部の周囲に設けられた終端部、
からなる電力用半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板の上面のうち、前記素子部の一部に設けられた第２導電型の第１の不純物層と、
前記第１の不純物層にゲート絶縁膜を介して接するように設けられたゲート電極と、
前記第１の不純物層の上面の一部に設けられた第１導電型の第２の不純物層と、
前記半導体基板の下面に設けられた第１の電極と、
前記半導体基板の前記上面に、少なくとも前記第２の不純物層に接するように設けられた第２の電極と、
それぞれが、前記半導体基板の上面から露出する帯状の上面または前記第１の不純物層の下面に接する帯状の上面、前記上面を構成する短辺の一方を含み、前記上面に対して垂直な平面である一端面、前記上面を構成する短辺の他方を含み、前記上面に対して垂直な平面である他端面、および前記上面を構成する長辺のいずれか一方を含み、前記上面に対して垂直な平面である側面、を有し、前記上面から前記半導体基板の深さ方向に埋め込まれるように設けられた平面状であって、前記第２の電極の下および前記第２の電極から露出する前記終端部において、前記上面が所定の間隔でストライプ状に配列されるように設けられた複数の第２導電型のピラー層と、
前記終端部の前記半導体基板の上面に、前記複数の第２導電型のピラー層の前記上面を囲うように設けられた、前記半導体基板より高濃度である第１導電型の第３の不純物層と、
前記第３の不純物層上に設けられた、ポリシリコンからなるＥＱＰＲ電極と、
前記第２の電極から露出する前記終端部の前記半導体基板であって、前記ピラー層の前記一端面を含む一端部の間の前記半導体基板、および前記ピラー層の前記他端面を含む他端部の間の前記半導体基板、にそれぞれ設けられた複数の第１のトレンチと、
それぞれの前記第１のトレンチの側面および底面に設けられた第１の絶縁膜と、
それぞれの前記第１のトレンチの内部に設けられ、前記ＥＱＰＲ電極に電気的に接続された第１のポリシリコンと、
前記第２の電極から露出する前記終端部の前記半導体基板に、前記ピラー層の側面に沿って設けられた第２のトレンチと、
前記第２のトレンチの側面および底面に設けられた第２の絶縁膜と、
前記第２のトレンチの内部に設けられ、前記ＥＱＰＲ電極に電気的に接続された第２のポリシリコンと、
を具備することを特徴とする電力用半導体装置。
【請求項２】
素子部、および前記素子部の周囲に設けられた終端部、
からなる電力用半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板の上面のうち、前記素子部の一部に設けられた第２導電型の第１の不純物層と、
前記第１の不純物層の上面の一部に設けられた第１導電型の第２の不純物層と、
前記第１の不純物層にゲート絶縁膜を介して接するように設けられたゲート電極と、
前記半導体基板の下面に設けられた第１の電極と、
前記半導体基板の前記上面に、前記第１の不純物層に接するように設けられた第２の電極と、
少なくとも前記素子部の前記半導体基板内に設けられた複数の第２導電型のピラー層と、
前記終端部の前記半導体基板内であり、かつ互いに隣接する前記ピラー層の間に設けられた第１の絶縁膜と、
前記半導体基板の上面に、前記複数の第２導電型のピラー層を囲うように設けられた、前記半導体基板より高濃度である第１導電型の第３の不純物層と、
前記第３の不純物層上に設けられたＥＱＰＲ電極と、
前記第１の絶縁膜の内部に設けられ、前記ＥＱＰＲ電極に電気的に接続された第１のフローティング電極と、
を具備することを特徴とする電力用半導体装置。
【請求項３】
前記ＥＱＰＲ電極および前記第１のフローティング電極はそれぞれ、ポリシリコンからなることを特徴とする請求項２に記載の電力用半導体装置。
【請求項４】
前記終端部の前記半導体基板内に、前記ピラー層に沿って設けられた第２の絶縁膜をさらに具備することを特徴とする請求項２または３に記載の電力用半導体装置。
【請求項５】
前記第２の絶縁膜は、最も外側の前記ピラー層のさらに外側の前記半導体基板内に設けられたことを特徴とする請求項４に記載の電力用半導体装置。
【請求項６】
前記第２の絶縁膜の内部に設けられ、前記ＥＱＰＲ電極に電気的に接続された第２のフローティング電極、
をさらに具備することを特徴とする請求項４または５に記載の電力用半導体装置。
【請求項７】
前記ＥＱＰＲ電極および前記第２のフローティング電極はそれぞれ、ポリシリコンからなることを特徴とする請求項６に記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電力用半導体装置に関する。
【背景技術】
【０００２】
電力用半導体装置として広く知られているＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦｉｅｌｄＥｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）は、高速スイッチング特性、数十〜数百Ｖの逆方向阻止電圧（耐圧）を有しており、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御に広く用いられている。
【０００３】
これらの分野において使用される電力用半導体装置の小型化、高効率化、低消費電力化を達成するために、装置の高耐圧化と低オン抵抗とを同時に実現することが求められる。そこで、高耐圧化と低オン抵抗とを同時に実現する構成として、電力用半導体装置のドリフト層に、ｐ型およびｎ型の半導体層（ｐピラー層およびｎピラー層）を交互に配置したスーパージャンクション構造（以下、ＳＪ構造と称する）を設けた構成が知られている。
【０００４】
一般に、ＳＪ構造は、イオン注入とエピタキシャル成長工程とを複数回実施するマルチエピタキシャル方式を採用することにより製造される。これに対して、電力用半導体装置のドリフト層となるエピタキシャル層に、略等しい間隔で平行に複数本のトレンチを選択的に形成し、これらのトレンチの内部をｐ型のエピタキシャル層で埋め戻すことによってＳＪ構造を形成する方法が検討されている。この方法によれば、マルチエピタキシャル方式より工程数を低減することができるため、装置の低コスト化が実現される。
【０００５】
しかし、この方法の課題は、高品質のエピタキシャル層を短時間でトレンチ内部に充填することが困難なことである。エピ成長速度を上げると、トレンチ肩部でのエピタキシャル成長速度がトレンチ内部よりも速く、トレンチ内部が埋まる前にトレンチの開口部が閉じてしまう。その結果として、トレンチ内部には、ｐ型のエピタキシャル層で埋まりきらない部分（ボイド）が形成され、ｐピラー層の不純物濃度とｎピラー層の不純物濃度とが不均一になる。さらに、ｐピラー層を形成する際の製造ばらつきによっても、ｐピラー層の不純物濃度とｎピラー層の不純物濃度とが不均一になる。
【０００６】
特に、ｐピラー層の上面における両端部、および装置の最も外周部分に配置されたｐピラー層において上記の問題が生じ、周囲のｎピラー層より不純物濃度が高くなる（ｐリッチ状態になる）と、空乏層が装置の側面方向に伸びすぎてしまい、終端部において等電位線の密度が密になる（電界集中が生じる）。この結果、ｐピラー層の上面における両端部、および装置の最も外周部分に配置されたｐピラー層と、その周囲のｎピラー層との境界部分に高電界がかかり、装置の信頼性が低下する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−２９２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
実施形態は、信頼性を向上させることができる電力用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
実施形態に係る電力用半導体装置は、素子部、および前記素子部の周囲に設けられた終端部、からなる電力用半導体装置であって、第１導電型の半導体基板、第２導電型の第１の不純物層、第１導電型の第２の不純物層、ゲート電極、第１の電極、第２の電極、複数の第２導電型のピラー層、第１の絶縁膜、第１導電型の第３の不純物層、ＥＱＰＲ電極、および第１のフローティング電極、を具備する。前記第１の不純物層は、前記半導体基板の上面のうち、前記素子部の一部に設けられている。前記第１導電型の第２の不純物層は、前記第１の不純物層の上面の一部に設けられている。前記ゲート電極は、前記第１の不純物層にゲート絶縁膜を介して接するように設けられている。前記第１の電極は、前記半導体基板の下面に設けられている。前記第２の電極は、前記半導体基板の前記上面に、前記第１の不純物層に接するように設けられている。前記複数の第２導電型のピラー層は、少なくとも前記素子部の前記半導体基板内に設けられている。前記第１の絶縁膜は、前記終端部の前記半導体基板内であり、かつ互いに隣接する前記ピラー層の間に設けられている。前記第３の不純物層は、前記半導体基板より高濃度の不純物層であって、前記半導体基板の上面に、前記複数の第２導電型のピラー層を囲うように設けられている。前記ＥＱＰＲ電極は、前記第３の不純物層上に設けられている。前記第１のフローティング電極は、前記第１の絶縁膜の内部に設けられ、前記ＥＱＰＲ電極に電気的に接続されている。
【図面の簡単な説明】
【００１０】
【図１】実施形態に係る電力用半導体装置を模式的に示す上面図である。
【図２】ｐピラー層を示す斜視図である。
【図３】実施形態に係る電力用半導体装置の断面図である。
【図４】電界緩和層およびＥＱＰＲ電極を示す上面図である。
【図５】実施形態に係る電力用半導体装置の製造方法を説明するための断面図である。
【図６】実施形態に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７】実施形態に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８】実施形態に係る電力用半導体装置の製造方法を説明するための断面図である。
【図９】実施形態に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１０】従来の電力用半導体装置の内部に形成される等電位線を装置上面において示す図である。
【図１１】従来の電力用半導体装置の内部に形成される等電位線を装置断面において示す図である。
【図１２】実施形態に係る電力用半導体装置の内部に形成される等電位線を装置上面において示す図である。
【図１３】実施形態に係る電力用半導体装置の内部に形成される等電位線を装置断面において示す図である。
【図１４】実施形態の第１の変形例に係る電力用半導体装置を簡略化して示す上面図である。
【図１５】実施形態の第２の変形例に係る電力用半導体装置を簡略化して示す上面図である。
【発明を実施するための形態】
【００１１】
以下に、実施形態に係る電力用半導体装置について、図面を参照しながら説明する。なお、以下の説明において、実施形態に係る電力用半導体装置として、パワーＭＯＳＦＥＴを例に挙げる。
【００１２】
図１は、実施形態に係る電力用半導体装置１０を模式的に示す上面図である。図１に示すように、半導体基板１１上の中心部には、平面視で略四角形状のソース電極１２が設けられている。このソース電極１２の下に、複数のＭＯＳＦＥＴ素子１３（図２）が並列に配置されている。なお、半導体基板１１は、例えばシリコン基板上に、シリコン層をエピタキシャル成長させたものである。
【００１３】
ソース電極１２の一部には、略四角形状に開口した領域が設けられており、この領域内には、ソース電極１２と離間するように、ゲートパッド１４が設けられている。このゲートパッド１４は、ソース電極１２の下に配置されるそれぞれのＭＯＳＦＥＴ素子１３のゲート電極１５（図２）に、電気的に接続されている。
【００１４】
半導体基板１１上において、ソース電極１２の周囲には、ソース電極１２を囲うリング状のフィールドプレート電極パッド１６が設けられている。このリング状のフィールドプレート電極パッド１６は、この内周が、ソース電極１２の外周から僅かに離間するように設けられている。
【００１５】
半導体基板１１上において、フィールドプレート電極パッド１６の周囲には、フィールドプレート電極パッド１６を囲うリング状のＥＱＰＲ（Ｅｑｕｉｖａｌｅｎｔ  Ｐｏｔｅｎｔｉａｌ  Ｒｉｎｇ）電極パッド１７が設けられている。このリング状のＥＱＰＲ電極パッド１７は、この内周が、フィールドプレート電極パッド１６の外周から離間し、装置の外周部分に沿うように設けられている。
【００１６】
また、ソース電極１２の下、フィールドプレート電極パッド１６の下の半導体基板１１、およびフィールドプレート電極パッド１６から露出する半導体基板１１には、ｐピラー層１８とｎピラー層１９とが、基板表面に沿って交互に配置されている。
【００１７】
複数のｐピラー層１８はそれぞれ帯状の上面１８ａを有する平面状の層であり、複数の上面１８ａが互いに略等しい間隔で配列されるように、半導体基板１１に設けられている。これらのｐピラー層１８間の半導体基板１１（後述するｎ型の半導体層１１ａ）である複数のｎピラー層１９も、複数の上面がｐピラー層１８間の間隔と略同一の略等しい間隔で配列されるように設けられている。
【００１８】
なお、以下の説明において、図２に示すように、平面状のｐピラー層１８の上面１８ａを構成する短辺の一方を一端、短辺の他方を他端と称するとともに、一端を含み、上面１８ａに対して垂直な平面をｐピラー層１８の一端面１８ｂ、他端を含み、上面１８ａに対して垂直な平面をｐピラー層１８の他端面１８ｃ、と称する。また、ｐピラー層１８の一端面１８ｂを含む端部を一端部、ｐピラー層１８の他端面１８ｃを含む端部を他端部、と称する。さらに、ｐピラー層１８の上面１８ａを構成する長辺のいずれか一方を含み、上面１８ａに対して垂直な平面をｐピラー層１８の側面１８ｄと称する。
【００１９】
再び図１を参照する。フィールドプレート電極パッド１６から外側に露出する半導体基板１１において、ｐピラー層１８の一端面１８ｂを含む一端部の間のｎピラー層１９、およびｐピラー層１８の他端面１８ｃを含む他端部の間のｎピラー層１９には、それぞれ第１のトレンチ４１が設けられている。各第１のトレンチ４１は、この少なくとも一部が、第１のトンレンチ４１を挟むｐピラー層１９の一端面１８ｂを通る平面よりも内側に配置されるように設けられている。
【００２０】
また、フィールドプレート電極パッド１６から外側に露出する半導体基板１１において、装置の最も外側に配置されるｐピラー層１８のさらに外側には、第２のトレンチ４２が設けられている。第２のトレンチ４２は、置の最も外側に配置されるｐピラー層１８の側面に沿うように設けられている。
【００２１】
第１のトレンチ４１の内部には、第１のフローティング電極としての電界緩和層２２および電界緩和層２２を覆う第１の絶縁膜２３、が設けられている。同様に、第２のトレンチ４２の内部には、第２のフローティング電極としての電界緩和層２４および電界緩和層２４を覆う第２の絶縁膜２５、が設けられている。
【００２２】
なお、第１のトレンチ４１の内部は、第１の絶縁膜２３で埋められていてもよいし、第２のトレンチ４２の内部は、第２の絶縁膜２５で埋められていてもよい。
【００２３】
図３は、図１に示す電力用半導体装置１０の断面図であって、同図（ａ）は、図１の一点鎖線Ａ−Ａ´に沿った断面図、同図（ｂ）は、図１の一点鎖線Ｂ−Ｂ´に沿った断面図、同図（ｃ）は、図１の一点鎖線Ｃ−Ｃ´に沿った断面図である。
【００２４】
図３（ａ）、（ｂ）および（ｃ）に示すように、この電力用半導体装置１０は、電力用半導体素子として、複数のＭＯＳＦＥＴ素子１３が並列に配列された素子部２６、および素子部２６の周囲を囲う終端部２７、によって構成される。
【００２５】
図３（ａ）、（ｂ）、（ｃ）に示すように、半導体基板１１は、例えばシリコンからなり、ｎ＋型の高濃度半導体基板３３上に、ｎ型の半導体層１１ａをエピタキシャル成長させたエピタキシャル基板である。
【００２６】
図３（ａ）に示すように、素子部２６の半導体基板１１の上面には、第１の不純物層として、複数のｐ型のベース層２８が設けられている。また、各ベース層２８の上面には、ｐ＋型のコンタクト層２９が帯状に設けられている。
【００２７】
また、終端部２７のうち、素子部２６に近接する半導体基板１１の上面にも、ベース層３０およびコンタクト層３１が設けられている。
【００２８】
図３（ｂ）、（ｃ）に示すように、素子部２６の各ベース層２８および各コンタクト層２９は、帯状に設けられている。また、終端部２７のベース層３０およびコンタクト層は、素子部２６を囲うリング状に設けられている。そして、素子部２６の帯状の各ベース層２８の一端および他端は、終端部２７のベース層３０に接合しており、素子部２６の帯状の各コンタクト層３１の一端および他端は、終端部２７のコンタクト層３１に接合している。
【００２９】
再び図３（ａ）を参照する。素子部２６の各ベース層２８の上面において、ベース層２８とコンタクト層２９との境界部分には、これらの各層に沿うようにｎ＋型の第２の不純物層であるソース層３２が帯状に設けられている。
【００３０】
半導体基板１１上のうち、素子部２６のベース層２８間、および素子部２６のベース層２８と終端部２７のベース層３０との間には、周囲がゲート絶縁膜１５ａで覆われた帯状のゲート電極１５が設けられている。素子部２６において、ゲート電極１５は、ソース層３２およびコンタクト層２９、３１が露出するように、互いに所定の間隔を有して設けられている。
【００３１】
このような半導体基板１１の下面全面には、高濃度半導体基板３３に接するように、第１の電極であるドレイン電極３４が設けられている。
【００３２】
また、複数のゲート電極１５を含む半導体基板１１上において、第２の電極であるソース電極１２は、コンタクト層２９、３１に接するとともに、素子部２６のソース層３２に接するように設けられている。
【００３３】
このような複数のＭＯＳＦＥＴ素子１３を有する素子部２６の半導体基板１１、およびベース層３０およびコンタクト層３１が設けられた終端部２７の半導体基板１１には、図３（ａ）に示すように、ｐピラー層１８およびｎピラー層１９が、交互に配列されている。各ｐピラー層１８は、ベース層２８、３０の下面に接する帯状の上面１８ａを有し、各上面１８ａから半導体基板１１の深さ方向に設けられた、平面状である。
【００３４】
ｐピラー層１８およびｎピラー層１９は、素子部２６、および終端部２７のうち、ベース層３０およびコンタクト層３１よりもさらに外側に至る領域まで形成されているが、この領域に設けられた各ｐピラー層１８は、半導体基板１１の半導体層１１ａの上面から露出する帯状の上面１８ａを有し、各上面から半導体基板１１の深さ方向に設けられた、平面状である。
【００３５】
このようなｐピラー層１８およびｎピラー層１９を半導体基板１１に設けると、オフ時（ゲート電極１５に電圧が印加されていない場合）には、ｐピラー層１８およびｎピラー層１９が互いに空乏化するため、空乏層を装置の外周方向に伸びやすくさせることができる。本実施形態のように、ｐピラー層１８およびｎピラー層１９を素子部２６から終端部２７の略中間位置に至る領域に設けると、空乏層を装置の外周方向にさらに伸びやすくさせることができる。従って、装置を高耐圧にすることができる。さらに、オン時（ゲート電極１５にピンチオフ電圧以上の電圧が印加されている場合）に流れる電流はｎピラー層１９を流れるが、この層１９の不純物濃度を高濃度にする（これに伴ってｐピラー層１８も高濃度にする）ことによって、オン抵抗を低下させることができる。
【００３６】
図３（ａ）、（ｂ）、（ｃ）に示すように、終端部２７における半導体基板１１上において、ソース電極１２の周囲には、フィールド酸化膜３５がリング状に設けられている。
【００３７】
フィールド酸化膜３５上において、この酸化膜３５の内周部分には、例えばポリシリコンからなるフィールドプレート電極３６が設けられている。このフィールドプレート電極３６は、ゲート電極１５と電気的に接続されており、ドレイン電極３４−ソース電極１２間に電圧を印加したときに、ｐピラー層１８およびｎピラー層１９によって形成される空乏層を装置の外周方向に伸ばす。すなわち、フィールドプレート電極３６は、装置の耐圧を向上させるために設けられている。
【００３８】
また、終端部２７における半導体基板１１の上面において、半導体基板１１の外周部分には、第３の不純物層として、全てのｐピラー層１８の上面を囲うリング状のチャネルストップ層３７が設けられている。チャネルストップ層３７は、ｐ型のチャネルストップ層３７−１、およびｐ型のチャネルストップ層３７−１の上面の一部に設けられたｎ＋型のチャネルストップ層３７−２、からなる。
【００３９】
上述のフィールド酸化膜３５上において、この酸化膜３５の外周部分には、例えばポリシリコンからなるＥＱＰＲ電極３８が形成されている。このＥＱＰＲ電極３８は、リング状のものである。
【００４０】
ＥＱＰＲ電極３８は、ＥＱＰＲ電極パッド１７を介してチャネルストップ層３７に接続されており、ドレイン電極３４とほぼ同電位となるものである。
【００４１】
チャネルストップ層３７およびＥＱＰＲ電極３８によって、空乏層が装置断面に達することを抑制することができ、空乏層が装置断面に達することにより発生するリーク電流を抑制することができる。
【００４２】
フィールドプレート電極３６およびＥＱＰＲ電極３８を含むフィールド酸化膜３５上およびチャネルストップ層３７上の一部には、フィールドプレート電極３６の一部、ＥＱＰＲ電極３８の一部、およびチャネルストップ層３７の一部がそれぞれ露出するように第３の絶縁膜３９が設けられている。図１に示すフィールドプレート電極パッド１６は、第３の絶縁膜３９上に、フィールドプレート電極３６に接するように設けられている。そして、図１に示すＥＱＰＲ電極パッド１７は、第３の絶縁膜３９上に、ＥＱＰＲ電極３８およびチャネルストップ層３７に接するように設けられている。
【００４３】
このような電力用半導体装置１０において、図１に示す第１のトレンチ４１はそれぞれ、図３（ｃ）に示すように、半導体基板１１の半導体層１１ａの上面から半導体基板１１の深さ方向に向かって所望の深さまで設けられている。同様に、図１に示す第２のトレンチ４２はそれぞれ、図３（ａ）に示すように、半導体基板１１の半導体層１１ａの上面から半導体基板１１の深さ方向に向かって所望の深さまで設けられている。
【００４４】
そして、第１のトレンチ４１内部において、第１のトレンチ４１の側面および底面には第１の絶縁膜２３が設けられており、電界緩和層２２は、第１の絶縁膜２３が設けられた第１のトレンチ４１の内部を満たすように設けられている。
【００４５】
同様に、第２のトレンチ４２の内部において、第２のトレンチ４２の側面および底面には第２の絶縁膜２５が設けられており、電界緩和層２４は、第２の絶縁膜２５が設けられた第２のトレンチ４２の内部を満たすように設けられている。
【００４６】
電界緩和層２２、２４について、図４を参照してさらに説明する。図４は、電界緩和層２２、２４およびＥＱＰＲ電極３８を示す上面図である。図４に示すように、ＥＱＰＲ電極３８は、リング状のものである。電界緩和層２２はそれぞれ、リング状のＥＱＰＲ電極３８の対向する２辺のいずれかに接するように設けられている。また、電界緩和層２４は、この両端がリング状のＥＱＰＲ電極３８の対向する２辺に接するように設けられている。
【００４７】
このような電界緩和層２２、２４およびＥＱＰＲ電極３８は、図３（ａ）、（ｃ）に示すように、電界緩和層２２、２４が半導体基板１１に設けられたトンレンチ４１、４２内に配置され、ＥＱＰＲ電極３８がフィールド酸化膜３５上に配置されるように設けられている。
【００４８】
これらの電界緩和層２２、２４は、各ｐピラー層１８の一端面１８ｂおよび他端面１８ｃから装置の外周方向に伸びようとする空乏層を装置内部方向に押し戻す、あるいは、装置の最も外側に配置されたｐピラー層１８の側面１８ｄから装置の外周方向に伸びようとする空乏層を装置内部方向に押し戻すことによって、装置の信頼性を向上させるために設けられている。具体的には後述する。
【００４９】
次に、本実施形態に係る電力用半導体装置１０の製造方法を、図５乃至図９を参照して説明する。なお、図５乃至図９はそれぞれ、実施形態に係る電力用半導体装置１０の製造方法を説明するための断面図であって、各図（ａ）は、図３（ａ）に相当する断面図、各図（ｂ）は、図３（ｃ）に相当する断面図である。
【００５０】
まず、図５（ａ）、（ｂ）に示すように、例えばシリコンからなり、ｎ＋型の高濃度半導体基板３３上に、ｎ型の半導体層１１ａをエピタキシャル成長させたエピタキシャル基板である半導体基板１１の下面にドレイン電極３４を形成し、続いて、半導体層１１ａの上面から、深さ方向に向かって互いに平行な複数のトレンチ４０を形成する。各トレンチ４０は、半導体基板１１の半導体層１１ａの上面から所定の深さ領域までを、例えばエッチングによって除去することによって形成される。
【００５１】
次に、図６（ａ）、（ｂ）に示すように、半導体基板１１に設けられたトレンチ４０の内部に、ｐ型の半導体層をエピタキシャル成長させる。これにより、半導体基板１１に複数のｐピラー層１８を形成する。また、ｐピラー層１８の間は、ｎピラー層１９となる。
【００５２】
次に、図７（ａ）、（ｂ）に示すように、ｐピラー層１８およびｎピラー層１９が設けられた半導体基板１１のうち、素子部２６となる領域に、複数のＭＯＳＦＥＴ素子１３を形成する。ただし、ソース電極１２は、この時点では形成されない。
【００５３】
また、半導体基板１１のうち、終端部２７となる領域の一部の上面に、ベース層３０およびコンタクト層３１を形成し、さらに、チャネルストップ層３７を形成する。そして、終端部２７の半導体基板１１上には、フィールド酸化膜３５を形成し、このフィールド酸化膜３５上の所定領域を、例えばエッチングにより除去する。この後、フィールド酸化膜３５が除去されることによって露出した半導体基板１１の上面をエッチングし、第１、第２のトレンチ４１、４２を形成する。
【００５４】
この後、フィールド酸化膜３５上に、例えばポリシリコンからなるフィールドプレート電極３６およびＥＱＰＲ電極３８を形成するとともに、第１のトレンチ４１内に第１の絶縁膜２３で覆われた電界緩和層２２を形成し、第２のトレンチ４２内に第２の絶縁膜２５で覆われた電界緩和層２４を形成する。
【００５５】
次に、図８（ａ）、（ｂ）に示すように、半導体基板１１上の全面に、第３の絶縁膜３９を形成する。
【００５６】
最後に、図９（ａ）、（ｂ）に示すように、ソース電極１２が形成される領域の第３の絶縁膜３９を除去するとともに、フィールドプレート電極３６、ＥＱＰＲ電極３８の一部、およびチャネルストップ層３７の一部が露出するように第３の絶縁膜３９を除去し、ソース電極１２、フィールドプレート電極パッド１６、およびＥＱＰＲ電極パッド１７、をそれぞれ形成する。これにより、図１乃至図３に示される電力用半導体装置１０が製造される。
【００５７】
ここで、本実施形態に係る電力用半導体装置１０において、第１のトレンチ４１内に第１の絶縁膜２３で覆われた電界緩和層２２を設け、第２のトレンチ４２内に第２の絶縁膜２５で覆われた電界緩和層２４を設ける理由について、図１０乃至図１３を参照して説明する。
【００５８】
図１０および図１１は、第１、第２のトレンチ、およびこれらのトレンチ内部に、第１、第２の絶縁膜でそれぞれ覆われた電界緩和層が設けられていない電力用半導体装置であって、製造ばらつき等によってｐピラー層１８´の不純物濃度が周囲のｎ型半導体基板１１´より高濃度に設けられた（ｐピラー層１８´がｐリッチ状態になるように設けられた）電力用半導体装置において、ドレイン電極３４´に５００Ｖの電圧が印加されており、ソース電極１２´が接地されている場合を想定し、このときの電力用半導体装置の内部に形成される等電位線を示す図である。図１０は、１００Ｖ、２００Ｖ、３００Ｖ、４００Ｖの等電位線を装置上面において示す図であり、図１１は、１００Ｖ、２００Ｖ、３００Ｖ、４００Ｖの等電位線を装置断面において示す図である。なお、図１１（ａ）は、図３（ａ）に対応する断面、図１１（ｂ）は、図３（ｂ）に対応する断面、図１１（ｃ）は、図３（ｃ）に対応する断面、における等電位線の様子を示している。
【００５９】
図１０および図１１（ａ）、（ｂ）、（ｃ）に点線で示すように、１００Ｖ、２００Ｖ、３００Ｖ、および４００Ｖの等電位線は、フィールドプレート電極３６´とＥＱＰＲ電極３８´とに間に、フィールドプレート電極３６´を囲うように存在する。特に４００Ｖの等電位線は、各ｐピラー層１８´の一端面１８ｂ´、他端面１８ｃ´（図１０および図１１（ｂ））、および装置の最も外側に配置されたｐピラー層１８´の側面１８ｄ´（図１０および図１１（ａ））に沿うように存在する。そして、この４００Ｖの等電位線のわずかに外周部分は、ほぼドレイン電圧である５００Ｖとなっている。従って、ｐピラー層１８´の一端面１８ｂ´（他端面１８ｃ´）と半導体基板１１´との境界付近の領域Ｘ（図１１（ｂ））、および装置の最も外側に配置されたｐピラー層１８´の側面１８ｄ´と半導体基板１１´との境界付近の領域Ｙ（図１１（ａ））には、およそ１００Ｖ程度の電位差があり、高電界がかかっている。従って、ｐピラー層１８´の一端面１８ｂ´、他端面１８ｃ´と周辺のｎ型半導体基板１１´との境界部分Ｘ、および装置の最も外側に配置されたｐピラー層１８´の側面１８ｄ´と周辺のｎ型半導体基板１１´との境界部分Ｙでは、それぞれアバランシェ降伏によっていわゆるホットキャリアが生じ、このキャリアがドレイン電極３４´−ソース電極１２´間の電位差に従って移動するため、リーク電流が発生し、装置の信頼性を低下させる。
【００６０】
図１２および図１３は、本実施形態に係る電力用半導体装置１０であって、製造ばらつき等によってｐピラー層１８の不純物濃度が周囲のｎ型半導体基板１１（ｎ型の半導体層１１ａ）より高濃度に設けられた（ｐピラー層１８がｐリッチ状態になるように設けられた）電力用半導体装置１０において、ドレイン電極３４に５００Ｖの電圧が印加されており、ソース電極１２が接地されている場合を想定し、このときの電力用半導体装置１０の内部に形成される等電位線を示す図である。図１２は、１００Ｖ、２００Ｖ、３００Ｖ、４００Ｖの等電位線を装置上面において示す図であり、図１３は、１００Ｖ、２００Ｖ、３００Ｖ、４００Ｖの等電位線を装置断面において示す図である。なお、図１３（ａ）は、図３（ａ）に対応する断面、図１３（ｂ）は、図３（ｂ）に対応する断面、図１３（ｃ）は、図３（ｃ）に対応する断面、における等電位線の様子を示している。
【００６１】
図１２および図１３（ａ）、（ｂ）、（ｃ）に点線で示すように、１００Ｖ、２００Ｖ、３００Ｖ、および４００Ｖの等電位線は、従来と同様にフィールドプレート電極３６とＥＱＰＲ電極３８とに間に、フィールドプレート電極３６を囲うように存在する。ｐピラー層１８の一端部および他端部間にそれぞれ配置された電界緩和層２２は、ＥＱＰＲ電極３８と同電位である５００Ｖとなっているため、ｐピラー層１８間における４００Ｖの等電位線は、従来より装置の内側に押し込まれている（図１２および図１３（ｃ））。そして、これに追従して、ｐピラー層１８における４００Ｖの等電位線も、従来より装置の内側に押し込まれている（図１２および図１３（ｂ））。
【００６２】
また、装置の最も外側に配置されたｐピラー層１８の側面１８ｃに沿って配置された電界緩和層２４も、ＥＱＰＲ電極３８と同電位である５００Ｖとなっているため、装置の最も外側に配置されたｐピラー層１８の側面１８ｃ付近における４００Ｖの等電位線も、従来より装置の内側に押し込まれている（図１２および図１３（ａ））。
【００６３】
この結果、ｐピラー層１８の一端面１８ｂ、他端面１８ｃと周辺のｎ型半導体基板１１との境界部分、および装置の最も外側に配置されたｐピラー層１８の側面１８ｄと周辺のｎ型半導体基板１１との境界部分、にかかる電界強度はそれぞれ、従来より緩和される。従って、これらの境界部分でアバランシェ降伏が生じることが抑制される。その結果、リーク電流の低減が達成され、装置の信頼性が向上する。
【００６４】
なお、図１２、図１３に示すように、４００Ｖの等電位線は、第１の絶縁膜２３および第２の絶縁膜２５を通っている。これに対して、電界緩和層２２、２４はそれぞれ、およそ５００Ｖである。従って、第１の絶縁膜２３および第２の絶縁膜２５には、１００Ｖ程度の電位差がかかっている。しかし、第１、第２の絶縁膜２３、２５は、例えばシリコンと比較して１０倍以上の高耐圧材料であるため、このような高い電圧が印加されても、破壊されることはない。
【００６５】
以上に説明したように、本実施形態に係る電力用半導体装置１０によれば、ｐピラー層１８の一端部の間、および他端部の間にそれぞれ第１のトレンチ４１が設けられているとともに、装置の最も外側に配置されたｐピラー層１８の側面１８ｄに沿って第２のトレンチ４２が設けられている。そして、第１のトレンチ４１内には、第１の絶縁膜２３で覆われた電界緩和層２２が設けられており、第２のトレンチ４２内には、第２の絶縁膜２５で覆われた電界緩和層２４が設けられている。従って、ｐピラー層１８と半導体基板１１との境界部分における電界強度を緩和することができ、信頼性が向上した電力用半導体装置を提供することができる。
【００６６】
図１４は、第１の変形例に係る電力用半導体装置を簡略化して示す上面図である。図１４に示すように、第１の変形例に係る電力用半導体装置は、第１の絶縁膜２３で覆われた電界緩和層２２を内部に有する第１のトレンチ４１のみをｐピラー層１８の一端部の間および他端部の間に設け、装置の最も外側に配置されるｐピラー層１８のさらに外側に配置される、第２の絶縁膜２５で覆われた電界緩和層２４を内部に有する第２のトレンチ４２を省略したものである。第２のトレンチ４２等を省略した理由は、以下の通りである。なお、以下の説明において、ｐピラー層の長手方向に対して水平な方向を図示のようにＸ方向、このＸ方向に対して垂直な方向を図示のようにＹ方向と称する。
【００６７】
素子部２６に設けられたｐピラー層１８は、ベース層２８に接している。従って、素子部２６のｐピラー層１８は、ソース電極１２の電位に略等しくなる。従って、ドレイン電極３４−ソース電極１２間の電位差である例えば５００Ｖは、素子部２６のｐピラー層１８の一端面１８ｂおよび他端面１８ｃと、ドレイン電極３４の電位に略等しいＥＱＰＲ電極３８と、の僅かな隙間に印加されることになる。
【００６８】
これに対して、終端部２７に形成される、装置の最も外側に配置されたｐピラー層１８は、ベース層２８、３０に接していないため、フローティングの状態である。従って、ドレイン電極３４−ソース電極１２間の電位差である例えば５００Ｖは、フィールドプレート電極３６と、ドレイン電極３４の電位に略等しいＥＱＰＲ電極３８と、の隙間に印加されることになる。
【００６９】
すなわち、ドレイン電極３４−ソース電極１２間の電位差である例えば５００Ｖが印加される領域は、装置のＹ方向における領域に比べて、装置のＸ方向における領域の方が広い。従って、装置の最も外側に配置されたｐピラー層１８とＥＱＰＲ電極３８との間にかかる電界強度は、素子部２６に設けられたｐピラー層１８とＥＱＰＲ電極３８との間にかかる電界強度より弱い。従って、電界強度が比較的に弱い領域に設けられる第２のトレンチ４２等は、必ずしも設ける必要はない。
【００７０】
図１５は、第２の変形例に係る電力用半導体装置を簡略化して示す上面図である。図１５に示すように、第２の変形例に係る電力用半導体装置は、装置の最も外側に配置されたｐピラー層１８のさらに外側に、ｐピラー層１８の側面１８ｃに沿って設けられる、第２の絶縁膜２５で覆われた電界緩和層２４を内部に有する第２のトレンチ４２と同様の構成を、フィールドプレート電極３６の外側の終端部２７のｐピラー層１８の間に、ｐピラー層１８の側面１８ｃに沿って設けたものである。すなわち、第２の絶縁膜２５で覆われた電界緩和層２４を内部に有する第２のトレンチ４２は、フィールドプレート電極３６の外側の終端部２７のｐピラー層１８の間に、ｐピラー層１８の側面１８ｃに沿って設けてもよい。
【００７１】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７２】
例えば、本実施形態では、終端部２７に、フィールドプレート電極３６、チャネルストップ層３７、およびＥＱＰＲ電極３８が設けられているが、さらにリサーフ構造など他の終端構造が設けられていてもよい。
【００７３】
また、本実施形態では、素子部にＭＯＳＦＥＴ素子１３が設けられているが、素子部には、例えばＩＧＢＴ素子が形成されていてもよい。さらに、ＭＯＳＦＥＴ素子およびＩＧＢＴ素子は、本実施形態のようにプレーナ型であってもよいし、トレンチゲート型であってもよい。
【符号の説明】
【００７４】
１０・・・電力用半導体装置
１１、１１´・・・半導体基板
１１ａ・・・半導体層
１２・・・ソース電極
１３・・・ＭＯＳＦＥＴ素子
１４・・・ゲートパッド
１５・・・ゲート電極
１５ａ・・・ゲート絶縁膜
１６・・・フィールドプレート電極パッド
１７・・・ＥＱＰＲ電極パッド
１８、１８´・・・ｐピラー層
１８ａ、１８ａ´・・・ｐピラー層の上面
１８ｂ、１８ｂ´・・・ｐピラー層の一端面
１８ｃ、１８ｃ´・・・ｐピラー層の他端面
１８ｄ、１８ｄ´・・・ｐピラー層の側面
１９・・・ｎピラー層
２２・・・電界緩和層
２３・・・第１の絶縁膜
２４・・・電界緩和層
２５・・・第２の絶縁膜
２６・・・素子部
２７・・・終端部
２８・・・ベース層
２９・・・コンタクト層
３０・・・ベース層
３１・・・コンタクト層
３２・・・ソース層
３３・・・高濃度半導体基板
３４、３４´・・・ドレイン電極
３５・・・フィールド酸化膜
３６、３６´・・・フィールドプレート電極
３７・・・チャネルストップ層
３７−１・・・ｐ型のチャネルストップ層
３７−２・・・ｎ型のチャネルストップ層
３８、３８´・・・ＥＱＰＲ電極
３９・・・第３の絶縁膜
４０・・・トレンチ
４１・・・第１のトレンチ
４２・・・第２のトレンチ
【図１】
0005701802.tif 000002
【図２】
0005701802.tif 000003
【図３】
0005701802.tif 000004
【図４】
0005701802.tif 000005
【図５】
0005701802.tif 000006
【図６】
0005701802.tif 000007
【図７】
0005701802.tif 000008
【図８】
0005701802.tif 000009
【図９】
0005701802.tif 000010
【図１０】
0005701802.tif 000011
【図１１】
0005701802.tif 000012
【図１２】
0005701802.tif 000013
【図１３】
0005701802.tif 000014
【図１４】
0005701802.tif 000015
【図１５】
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