(57)【特許請求の範囲】
【請求項１】
複数の磁気メモリセルを有するメモリセルアレイと、
一対のリファレンス磁気メモリセルを有するリファレンスセルアレイと、
前記メモリセルアレイ及び前記リファレンスセルアレイにデータをプログラムするためのライトドライバと、
前記ライトドライバに接続されるビットラインから前記一対のリファレンス磁気メモリセルを有するリファレンスセルアレイを経由して前記ライトドライバに接続されるソースラインで電流経路を形成したり、前記ライトドライバに接続されるソースラインから前記一対のリファレンス磁気メモリセルを有するリファレンスセルアレイを経由して前記ライトドライバに接続されるビットラインで電流経路を形成したりする第１スイッチング部とを備え、
前記第１スイッチング部が、
前記ライトドライバに接続されるソースラインと前記リファレンスセルアレイの第１リファレンスビットラインとの間に接続される第１スイッチング素子と、
前記ライトドライバに接続されるビットラインと前記リファレンスセルアレイの第２リファレンスビットラインとの間に接続される第２スイッチング素子と、
前記リファレンスセルアレイの第１リファレンスソースラインと第２リファレンスソースラインとの間に接続される第３スイッチング素子とを備える磁気メモリ装置。
【請求項２】
前記メモリセルアレイと前記ライトドライバとの間に電流経路を生成したり、遮断したりする第２スイッチング部をさらに備えることを特徴とする請求項１に記載の磁気メモリ装置。
【請求項３】
前記リファレンスセルアレイに対するプログラムモードの時、前記第１スイッチング部がオンされ、前記第２スイッチング部がオフになることを特徴とする請求項２に記載の磁気メモリ装置。
【請求項４】
既に設定された外部電圧と、前記リファレンスセルアレイに流れる電流量によって決定される基準電圧とを比較するセンスアンプをさらに備えることを特徴とする請求項１に記載の磁気メモリ装置。
【請求項５】
前記センスアンプが、ノーマルモードの時、前記メモリセルアレイに流れる電流量に対応する電圧を供給し、前記リファレンスセルアレイに対するプログラム検証モードの時、前記既に設定された外部電圧を供給するマルチプレクサを備えることを特徴とする請求項４に記載の磁気メモリ装置。
【請求項６】
既に設定された外部バイアス信号が印加されることによって、前記リファレンスセルアレイのビットラインに流れる電流量に対応する前記基準電圧を出力する基準電圧発生部をさらに備えることを特徴とする請求項４に記載の磁気メモリ装置。
【請求項７】
前記ライトドライバが、前記リファレンスセルアレイに対するプログラムモードの時、第１プログラム電流によって前記一対のリファレンス磁気メモリセルをプログラムして、前記センスアンプの出力信号に応答して前記第１プログラム電流より大きい第２プログラム電流によって前記一対のリファレンス磁気メモリセルを再プログラムすることを特徴とする請求項４に記載の磁気メモリ装置。
【請求項８】
前記一対のリファレンス磁気メモリセルが同時にプログラムされ、いずれか一つのリファレンス磁気メモリセルには論理ハイレベルのデータがプログラムされ、残り一つのリファレンス磁気メモリセルには論理ローレベルのデータがプログラムされることを特徴とする請求項１に記載の磁気メモリ装置。
【請求項９】
一対のリファレンス磁気メモリセルを有するリファレンスセルアレイと、
前記リファレンスセルアレイにデータをプログラムするライトドライバと、
前記ライトドライバに接続されるビットラインまたはソースラインから電流が供給されることによって、前記一対のリファレンス磁気メモリセルに各々論理ハイ状態及び論理ロー状態のデータが保存されるように電流経路を形成する第１スイッチング部と、
を備え、
前記リファレンスセルアレイが、第１リファレンスビットラインと第１リファレンスソースラインとの間に接続される第１リファレンス磁気メモリセル、及び第２リファレンスビットラインと第２リファレンスソースラインとの間に接続される第２リファレンス磁気メモリセルを備え、
前記第１スイッチング部が、前記ライトドライバに接続されるソースラインと前記第１リファレンスビットラインとの間に接続される第１スイッチング素子と、
前記ライトドライバに接続されるビットラインと前記第２リファレンスビットラインとの間に接続される第２スイッチング素子と、
前記第１リファレンスソースラインと前記第２リファレンスソースラインとの間に接続される第３スイッチング素子とを備えることを特徴とする磁気メモリ装置。
【請求項１０】
複数の磁気メモリセルを有するメモリセルアレイと、
前記メモリセルアレイと前記ライトドライバとの間に電流経路を形成したり、遮断したりする第２スイッチング部をさらに備えることを特徴とする請求項９に記載の磁気メモリ装置。
【請求項１１】
前記リファレンスセルアレイに対するプログラムモードの時、前記第１スイッチング部がオンされ、前記第２スイッチング部がオフになることを特徴とする請求項１０に記載の磁気メモリ装置。
【請求項１２】
既に設定された外部電圧と前記リファレンスセルアレイに流れる電流量によって決定される基準電圧とを比較するセンスアンプをさらに備えることを特徴とする、請求項９に記載の磁気メモリ装置。
【請求項１３】
前記センスアンプが、ノーマルモードの時、前記メモリセルアレイに流れる電流量に対応する電圧を供給して、前記リファレンスセルアレイに対するプログラム検証モードの時、前記既に設定された外部電圧を供給するマルチプレクサを備えることを特徴とする請求項１２に記載の磁気メモリ装置。
【請求項１４】
外部バイアス電圧が印加されることによって、前記リファレンスセルアレイのビットラインに流れる電流量に対応する前記基準電圧を出力する基準電圧発生部をさらに備えることを特徴とする請求項１２に記載の磁気メモリ装置。
【請求項１５】
前記ライトドライバが、前記リファレンスセルアレイに対するプログラムモードの時、第１プログラム電流によって前記一対のリファレンス磁気メモリセルをプログラムして、前記センスアンプの出力信号に応答して前記第１プログラム電流より大きい第２プログラム電流によって前記一対のリファレンス磁気メモリセルを再プログラムすることを特徴とする請求項１２に記載の磁気メモリ装置。
【請求項１６】
複数の磁気メモリセルを有するメモリセルアレイとライトドライバとの間に接続される第１スイッチング部と、一対のリファレンス磁気メモリセルを有するリファレンスセルアレイと前記ライトドライバとの間に接続されて、前記リファレンスセルアレイと前記ライトドライバとの間の電流経路を形成したり、遮断したりする第２スイッチング部とを備え、前記第１スイッチング部が、前記ライトドライバに接続されるソースラインと前記リファレンスセルアレイの第１レファレンスビットラインとの間に接続される第１スイッチング素子と、前記ライトドライバに接続されるビットラインと前記リファレンスセルアレイの第２リファレンスビットラインとの間に接続される第２スイッチング素子と、前記リファレンスセルアレイの第１リファレンスソースラインと第２リファレンスソースラインとの間に接続される第３スイッチング素子と、を備える磁気メモリ装置のための前記リファレンスセルアレイのプログラム方法であって、
前記第１スイッチング部に備えられる前記第１スイッチング素子、前記第２スイッチング素子、および前記第３スイッチング素子をオフして、前記第２スイッチング部をオンさせる段階と、
前記ライトドライバから前記一対のリファレンス磁気メモリセルを経由して前記ライトドライバに電流が流れるようにする電流供給段階と、
前記第２スイッチング部をオフする段階とを含む磁気メモリ装置のためのリファレンスセルのプログラム方法。
【請求項１７】
前記電流供給段階が、
前記ライトドライバに接続されるビットラインまたはソースラインから、前記一対のリファレンス磁気メモリセルを経由して、前記ライトドライバに接続されるソースラインまたはビットラインに電流が流れるようにして、前記一対のリファレンス磁気メモリセルに論理ハイデータ及び論理ローデータを各々記録することを特徴とする請求項１６に記載の磁気メモリ装置のためのリファレンスセルのプログラム方法。
【請求項１８】
いずれか一つの前記リファレンス磁気メモリセルには論理ハイレベルがプログラムされ、異なる一つの前記リファレンス磁気メモリセルには論理ローレベルがプログラムされることを特徴とする請求項１７に記載の磁気メモリ装置のためのリファレンスセルのプログラム方法。
【請求項１９】
前記一対のリファレンス磁気メモリセルが、第１リファレンスビットラインと第１リファレンスソースラインとの間に接続される第１リファレンス磁気メモリセルと、第２リファレンスビットラインと第２リファレンスソースラインとの間に接続される第２リファレンス磁気メモリセルとを備え、
前記電流供給段階は、前記ライトドライバの前記ビットラインから供給される電流が、前記第２リファレンスビットライン及び前記第２リファレンス磁気メモリセルを経由して前記第２リファレンスソースラインへ供給されるようにして、前記第２リファレンスソースラインの電流が前記第１リファレンスソースラインを通して前記第１リファレンス磁気メモリセル及び前記第１リファレンスビットラインに供給された後、前記ライトドライバの前記ソースラインへ供給されるようにする段階であることを特徴とする請求項１７に記載の磁気メモリ装置のためのリファレンスセルのプログラム方法。
【請求項２０】
前記一対のリファレンス磁気メモリセルが、第１リファレンスビットラインと第１リファレンスソースラインとの間に接続される第１リファレンス磁気メモリセルと、第２リファレンスビットラインと第２リファレンスソースラインとの間に接続される第２リファレンス磁気メモリセルとを備え、
前記電流供給段階は、前記ライトドライバの前記ソースラインから供給される電流が、前記第１リファレンスビットライン及び前記第１リファレンス磁気メモリセルを経由して前記第１リファレンスソースラインへ供給されるようにして、前記第１リファレンスソースラインの電流が、前記第２リファレンスソースラインを通して前記第２リファレンス磁気メモリセル及び前記第２リファレンスビットラインで供給された後、前記ライトドライバの前記ビットラインへ供給されるようにする段階であることを特徴とする請求項１７に記載の磁気メモリ装置のためのリファレンスセルのプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より具体的には、磁気メモリ装置（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  Ａｐｐａｒａｔｕｓ）、このためのリファレンスセルのプログラム方法及び検証方法に関することである。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、動作速度が速くて電力消耗量が低いという長所があるが、揮発性であるという短所がある。そして、フラッシュ（Ｆｌａｓｈ）メモリは、電源がオフとされても保存された情報が失われないという不揮発性特性を有し、通常のハードディスクに比べて小型化が可能であり、物理的な衝撃に強く、アクセス速度が速いという長所があるが、ＤＲＡＭに比べて動作速度が遅くて動作電圧が高いという短所がある。
【０００３】
最近、このようなＤＲＡＭ及びフラッシュメモリの長所を有する多様なメモリ装置が開発されている。その中で、代表的な例として、磁気メモリ装置を挙げることができる。ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、磁性体の極性変化による抵抗変化をデジタル信号として用いたもので、磁性を利用するために安全性が優れているという長所がある。
【０００４】
一般的に、ＭＲＡＭはビットライン、ワードライン及びワードラインと平行したディジットラインを具備して、ビットラインおよびディジットラインに同時に電流が流れる時、発生する磁場のベクター合計を利用してデータを記録する。このようなＭＲＡＭは、追加的にディジットラインが必要なので、セルの大きさを小型化することに限界がある。また、一つのセルを選択してデータを記録する時、選択されないセルが磁場に露出される。このため、非選択セルのデータ保存状態が反転される問題が生じる。
【０００５】
このようなＭＲＡＭの問題点を解決するために、スピン伝達を利用した磁気メモリ装置（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＴＴ−ＭＲＡＮ）が開発された。
【０００６】
ＳＴＴ−ＭＲＡＭは、整列されたスピン方向を有する高密度電流が強磁性体に入射される場合、強磁性体の磁化方向が電流のスピン方向と一致しないと電流のスピン方向に整列する現象、すなわち、ＳＴＴ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ）現象を用いたものである。ＳＴＴ−ＭＲＡＭは、ビットラインとソースラインとの間に連結する一つの選択トランジスタ及び一つの磁気トンネル接合（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ：ＭＴＪ）素子を有する。
【０００７】
図１は、一般的なＳＴＴ−ＭＲＡＭに適用される磁気トンネル接合素子の例示図である。
【０００８】
図１に示すように、磁気トンネル接合素子１は、上部電極としての第１電極層と下部電極としての第２電極層、一対の磁性層である第１磁性層と第２磁性層及び一対の磁性層の間に形成されるトンネル障壁層とを有する。
【０００９】
ここで、第１磁性層は、ＭＴＪ素子に印加される電流の方向によって磁化方向が可変される自由磁性層（Ｆｒｅｅ  ｆｅｒｒｏｍａｇｎｅｔｉｃｌａｙｅｒ）であり、第２磁性層は磁化方向が固定される固定磁性層（Ｐｉｎｎｅｄ  ｆｅｒｒｏｍａｇｎｅｔｉｃｌａｙｅｒ）になる。
【００１０】
このようなＭＴＪ素子は、電流の方向によってその抵抗値が変化されてデータ“０”または“１”を記録する。
【００１１】
図２Ａ及び図２Ｂは、ＭＴＪ素子に対するデータ記録の原理を説明するための図である。
【００１２】
まず、図２Ａは、ＭＴＪ素子に論理レベルがロー（０）状態のデータを記録する原理を説明するための図である。データを記録しようとする時、該当ワードラインがイネーブルされて選択トランジスタＳＴがターンオンになる。そして、ビットラインＢＬからソースラインＳＬ方向、すなわち、ＭＴＪ素子の上部電極である第１電極層から下部電極である第２電極層に電流が流れるようになると（矢印方向）、自由磁性層である第１磁性層の方向と固定磁性層である第２磁性層の磁化方向とが平行（Ｐａｒａｌｌｅｌ）になりながら低抵抗状態となって、この時のデータを論理レベルロー（０）と定義することができる。
【００１３】
一方、図２Ｂは、ＭＴＪ素子に論理レベルがハイ（１）状態のデータを記録する原理を説明するための図である。同じように、該当ワードラインがイネーブルされて選択トランジスタＳＴがターンオンになる。そして、ソースラインＳＬからビットラインＢＬ方向、すなわち、第２電極層から第１電極層に電流が流れるようになると（矢印方向）、第１磁性層の方向と第２磁性層の磁化方向とが互いに逆平行（ａｎｔｉ−ｐａｒａｌｌｅｌ）状態になりながらＭＴＪ素子が高低抗状態となって、この時のデータを論理レベルハイ（１）と定義することができる。
【００１４】
一般的に、ＳＴＴ−ＭＲＡＭでは、メモリセルに保存されたデータを読み出すためにリファレンスセルを利用する。すなわち、読み出し対象メモリセルに流れる電流量とリファレンスセルに流れる電流量との差を利用して、メモリセルに保存されたデータが論理レベルロー状態なのか論理レベルハイ状態なのかを判別するものである。
【００１５】
したがって、リファレンスセルにはデータの読み出しの基準になることができる正確なデータが記録されていなければならない。また、メモリセルに保存されたデータが論理レベルローなのか、または論理レベルハイなのかを判別するためにはリファレンスセルにも各々論理レベルロー状態及び論理レベルハイ状態を記録しておかなければならない。
【００１６】
リファレンスセルにデータの読み出しのための基準になる正確なデータを記録することは、ＳＴＴ−ＭＲＭＡの動作信頼性を決定する重要な要素である。したがって、リファレンスセルに対するデータ記録及び記録されたデータを検証できる、より信頼性の高い方案が要求されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００５−０２０９２４５号公報
【特許文献２】米国特許第７２０３０９０号明細書
【特許文献３】米国特許第７２２４６０１号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明の課題は、リファレンスセルを高速でプログラムできる磁気メモリ装置及びこのためのリファレンスセルのプログラム方法を提供することにある。
【００１９】
本発明の異なる課題は、リファレンスセルに目的とするデータを正確に記録できる磁気メモリ装置及びこのためのリファレンスセルのプログラム検証方法を提供することにある。
【００２０】
本発明の他のもう一つの課題は、リファレンスセルにデータを記録してこれを再び読み出し、リファレンスセルに正確なデータが記録されるようにすることができる磁気メモリ装置、このためのリファレンスセルのプログラム方法及び検証方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、本発明は以下の手段を採用する。
本発明の一実施形態による磁気メモリ装置は、複数の磁気メモリセルを有するメモリセルアレイと、一対のリファレンス磁気メモリセルを有するリファレンスセルアレイと、前記メモリセルアレイ及び前記リファレンスセルアレイにデータをプログラムするためのライトドライバと、前記ライトドライバに接続されるビットラインから前記一対のリファレンス磁気メモリセルを有するリファレンスセルアレイを経由して前記ライトドライバに接続されるソースラインで電流経路を形成したり、前記ライトドライバに接続されるソースラインから前記一対のリファレンス磁気メモリセルを含むリファレンスセルアレイを経由して前記ライトドライバに接続されるビットラインで電流経路を形成したりする第１スイッチング部とを備え、前記第１スイッチング部が、前記ライトドライバに接続されるソースラインと前記リファレンスセルアレイの第１リファレンスビットラインとの間に接続される第１スイッチング素子と、前記ライトドライバに接続されるビットラインと前記リファレンスセルアレイの第２リファレンスビットラインとの間に接続される第２スイッチング素子と、前記リファレンスセルアレイの第１リファレンスソースラインと第２リファレンスソースラインとの間に接続される第３スイッチング素子とを備える。
【００２２】
本発明の異なる実施形態による磁気メモリ装置は、一対のリファレンス磁気メモリセルを有するリファレンスセルアレイと、前記リファレンスセルアレイにデータをプログラムするライトドライバと、前記ライトドライバに接続されるビットラインまたはソースラインから電流が供給されることによって、前記一対のリファレンス磁気メモリセルに各々論理ハイ及び論理ロー状態のデータが保存されるように電流経路を形成する第１スイッチング部と、を備え、前記リファレンスセルアレイが、第１リファレンスビットラインと第１リファレンスソースラインとの間に接続される第１リファレンス磁気メモリセル、及び第２リファレンスビットラインと第２リファレンスソースラインとの間に接続される第２リファレンス磁気メモリセルを備え、前記第１スイッチング部が、前記ライトドライバに接続されるソースラインと前記第１リファレンスビットラインとの間に接続される第１スイッチング素子と、前記ライトドライバに接続されるビットラインと前記第２リファレンスビットラインとの間に接続される第２スイッチング素子と、前記第１リファレンスソースラインと前記第２リファレンスソースラインとの間に接続される第３スイッチング素子と、を備える。
【００２３】
本発明の一実施形態による磁気メモリ装置のためのリファレンスセルのプログラム方法は、複数の磁気メモリセルを有するメモリセルアレイとライトドライバとの間に接続される第１スイッチング部と、一対のリファレンス磁気メモリセルを有するリファレンスセルアレイと前記ライトドライバとの間に接続されて、前記リファレンスセルアレイと前記ライトドライバとの間の電流経路を形成したり、遮断したりする第２スイッチング部とを備え、前記第１スイッチング部が、前記ライトドライバに接続されるソースラインと前記リファレンスセルアレイの第１レファレンスビットラインとの間に接続される第１スイッチング素子と、前記ライトドライバに接続されるビットラインと前記リファレンスセルアレイの第２リファレンスビットラインとの間に接続される第２スイッチング素子と、前記リファレンスセルアレイの第１リファレンスソースラインと第２リファレンスソースラインとの間に接続される第３スイッチング素子と、を備える磁気メモリ装置のための前記リファレンスセルアレイのプログラム方法であって、前記第１スイッチング部に備えられる前記第１スイッチング素子、前記第２スイッチング素子、および前記第３スイッチング素子をオフして前記第２スイッチング部をオンさせる段階と、前記ライトドライバから前記一対のリファレンス磁気メモリセルを経由して前記ライトドライバに電流が流れるようにする電流供給段階と、前記第２スイッチング部をオフする段階とを含む。
【００２４】
本発明の参考例による磁気メモリ装置のためのリファレンスセルのプログラム検証方法は、複数の磁気メモリセルを有するメモリセルアレイとライトドライバとの間に接続される第１スイッチング部と、一対のリファレンス磁気メモリセルを有するリファレンスセルアレイと前記ライトドライバとの間に接続され、前記リファレンスセルアレイと前記ライトドライバとの間の電流経路を形成したり、遮断したりする第２スイッチング部とを備える磁気メモリ装置のための前記リファレンスセルアレイのプログラム検証方法であって、第１プログラム電流を印加して前記一対のリファレンス磁気メモリセルをプログラムする段階と、既に設定された外部電圧と前記一対のリファレンス磁気メモリセルに流れる電流量によって決定される基準電圧とを比較してセンシング信号を出力する段階と、前記センシング信号に応答して前記一対のリファレンス磁気メモリセルに対する再プログラムの可否を決定する段階とを含む。
【発明の効果】
【００２５】
本発明は、ライトドライバから一対のリファレンスセルを経由して、再びライトドライバでなされる電流経路を形成する。したがって、一対のリファレンスセルに同時にデータを記録することができる。
【００２６】
リファレンスセルに対するプログラムが完了すると、既に設定された外部電圧とリファレンスセルに記録されたデータによって生成される基準電圧とを比較してリファレンスセルに対するプログラム検証を行う。
【００２７】
そして、リファレンスセルに正確なデータが記録されない場合は、再プログラムを行うことによって、メモリセルアレイのデータ読み出しの時基準になるリファレンス電圧を正確に生成することができる。
【００２８】
結果的に、磁気抵抗メモリ装置の動作速度を改善できることはもちろん、正確なリファレンス電圧の生成によって磁気メモリ装置の動作信頼性を向上させることができる。
【図面の簡単な説明】
【００２９】
【図１】一般的なＳＴＴ−ＭＲＡＭに適用される磁気トンネル接合素子の例示図である。
【図２Ａ】ＭＴＪ素子に対するデータ記録の原理を説明するための図である。
【図２Ｂ】ＭＴＪ素子に対するデータ記録の原理を説明するための図である。
【図３】本発明の一実施形態による磁気メモリ装置の構成図である。
【図４】本発明の一実施形態による磁気メモリ装置でリファレンスセルに対するプログラムの原理を説明するための図である。
【図５】図３に示すライトドライバの例示図である。
【図６】図３に示すセンスアンプの例示図である。
【図７】図３に示す基準電圧発生部の例示図である。
【図８】図６に示す第２増幅部の異なる例示図である。
【図９】図３に示す基準電圧発生部の異なる例示図である。
【図１０】図５に示すライト制御部の異なる例示図である。
【図１１】リファレンスセルのプログラム検証のため基準電圧ウィンドウである。
【図１２】本発明の一実施形態によるリファレンスセルのプログラム方法を説明するためのフローチャートである。
【図１３】本発明の一実施形態によるリファレンスセルのプログラム検証方法を説明するためのフローチャートである。
【発明を実施するための形態】
【００３０】
以下、図面を参照して本発明の実施形態をより具体的に説明する。
【００３１】
図３は、本発明の一実施形態による磁気メモリ装置の構成図である。
【００３２】
図３に示すように、磁気メモリ装置１０は、メモリセルアレイ１１０及びリファレンスセルアレイ１２０を有する。メモリセルアレイ１１０は、ワードラインＷＬ０〜ＷＬｎ、及び各々がワードラインＷＬ０〜ＷＬｎに対して垂直となるローカルビットラインＬＢＬ０〜ＬＢＬｍ（以下、ＬＢＬという）とローカルソースラインＬＳＬ０〜ＬＳＬｍ（以下、ＬＳＬという）との間に接続される複数の磁気メモリセルを有する。そして、リファレンスセルアレイ１２０は、一対のリファレンス磁気メモリセルを具備する。より具体的には、リファレンスワードラインＲＷＬ、各々がリファレンスワードラインＲＷＬに対して垂直となる第１リファレンスビットラインＲＢＬ０と第１リファレンスソースラインＲＳＬ０との間に接続される第１リファレンス磁気メモリセル、及びリファレンスワードラインＲＷＬと各々がリファレンスワードラインＲＷＬに対して垂直となる第２リファレンスビットラインＲＢＬ１と第２リファレンスソースラインＲＳＬ１との間に接続される第２リファレンス磁気メモリセルを具備する。
【００３３】
ここで、各々の磁気メモリセルは、磁気トンネル接合素子ＭＴＪ及び選択トランジスタＳＴを有し、選択トランジスタＳＴのゲート端子はワードラインに接続される。
【００３４】
磁気メモリ装置１０は、ライトイネーブル信号ＷＲＥＮによって駆動される。そして、メモリセルアレイ１１０に記録するデータＤＡＴＡを受信して、グローバルビットラインＧＢＬ０〜ＧＢＬｍ（以下、ＧＢＬという）及びグローバルソースラインＧＳＬ０〜ＧＳＬｍ（以下、ＧＳＬという）によってメモリセルアレイ１１０と接続されてデータＤＡＴＡを記録するライトドライバ１３０を有する。
【００３５】
また、磁気メモリ装置１０は、センスアンプイネーブル信号ＳＡＥＮによって駆動され、リファレンスセルアレイ１２０に流れる電流量により決定される基準電圧ＶＲＥＦをセンスアンプ１４０へ供給する基準電圧発生部１５０を具備する。
【００３６】
センスアンプ１４０は、センスアンプイネーブル信号ＳＡＥＮにより駆動され、グローバルビットラインＧＢＬ及びグローバルソースラインＧＳＬを通してメモリセルアレイ１１０と接続される。そして、選択されたメモリセルのビットラインからソースライン、またはソースラインからビットラインに流れる電流量による電圧と、基準電圧発生部１５０から供給される基準電圧ＶＲＥＦとを比較してデータＤＡＴＡを読み出し、出力する。
【００３７】
これに加えて、磁気メモリ装置１０は、メモリセルアレイ１１０とライトドライバ１３０との間に接続される第１スイッチング部１６０、ライトドライバ１３０を通してグローバルビットラインＧＢＬまたはグローバルソースラインＧＳＬに電流が供給されることによって、リファレンスセルアレイ１２０を構成する一対のリファレンスセルに各々論理レベルハイ状態及び論理レベルロー状態のデータを同時に記録するように電流経路を提供する第２ないし第４スイッチング部１７０、１８０、１９０を有する。
【００３８】
さらに具体的には、第２スイッチング部１７０は、グローバルソースラインＧＳＬと第１リファレンスビットラインＲＢＬ０との間に接続され、第３スイッチング部１８０は、グローバルビットラインＧＢＬと第２リファレンスビットラインＲＢＬ１との間に接続され、第４スイッチング部１９０は、第１リファレンスソースラインＲＳＬ０と第２リファレンスソースラインＲＳＬ１との間に接続される。
【００３９】
リファレンスセルアレイ１２０を構成する一対のリファレンスセルに、各々論理レベルハイ状態及び論理レベルロー状態のデータを記録するためのリファレンスセルのプログラムモードで、第１スイッチング部１６０はオフ（ｏｆｆ）させて、第２ないし第４スイッチング部１７０、１８０、１９０はオン（ｏｎ）させる。
【００４０】
図４は、本発明の一実施形態による磁気メモリ装置でリファレンスセルに対するプログラムの原理を説明するための図であり、矢印は電流が流れる方向を示す。
【００４１】
まず、リファレンスセルに対するプログラムのためにリファレンスワードラインＲＷＬをイネーブルしてリファレンスセルの選択トランジスタをターンオンさせる。そして、第１スイッチング部１６０をオフさせる一方、第２ないし第４スイッチング部１７０、１８０、１９０をオンさせてライトドライバ１３０を制御して、例えばグローバルビットラインＧＢＬからグローバルソースラインＧＳＬに電流が流れるようにする。
【００４２】
そうすると、グローバルビットラインＧＢＬから第２スイッチング素子１７０を通して第２リファレンスビットラインＲＢＬ１へ電流が流れるようになる。次いで、第２リファレンスビットラインＲＢＬ１から第２リファレンスソースラインＲＳＬ１に電流が流れるようになる。結局、第２リファレンスセル１２４の第２磁気トンネル接合素子ＭＴＪ１には論理レベルロー状態のデータが記録される。
【００４３】
引続き、電流が第２リファレンスソースラインＲＳＬ１から第４スイッチング部１９０を通して流れるようになる。第４スイッチング部１９０は、第２リファレンスソースラインＲＳＬ１と第１リファレンスソースラインＲＳＬ０との間に接続されている。したがって、電流は第１リファレンスソースラインＲＳＬ０から第１リファレンスビットラインＲＢＬ０に流れるようになって、第１リファレンスセル１２２の第１磁気トンネル接合素子ＭＴＪ０には論理レベルハイ状態のデータが記録されるようになる。
【００４４】
そして、電流が、第１リファレンスビットラインＲＢＬ０及び第３スイッチング部１８０を経由してグローバルソースラインＧＳＬを通して再びライトドライバ１３０へ流れるようになる。
【００４５】
このようにして、リファレンスセルアレイ１２０を構成する一対のリファレンスセル１２２、１２４に論理レベルハイ状態及び論理レベルロー状態のデータを同時に記録することができるようになる。
【００４６】
リファレンスセルアレイ１２０に論理レベルハイ状態及び論理ロー状態のデータを同時に記録するためのライトドライバ１３０は、例えば図５のように構成することができる。
【００４７】
図５は、図３に示すライトドライバの例示図である。
【００４８】
図５に示すように、ライトドライバ１３０は、データ駆動部１３２及びライト制御部１３４を具備している。
【００４９】
まず、データ駆動部１３２は、ライトイネーブル信号ＷＲＥＮとデータ信号ＤＡＴＡとを受信して、入力信号がすべてハイレベルである場合に、ハイレベルの第１データ駆動信号ＤＨを出力する第１論理素子ＮＤ１１、ＩＶ１１と、ライトイネーブル信号ＷＲＥＮとデータ信号ＤＡＴＡの反転信号とを受信して入力信号がすべてハイレベルである場合に、ハイレベルの第２データ駆動信号ＤＬを出力する第２論理素子ＮＤ１２、ＩＶ１２とを有する。ここで、第１論理素子ＮＤ１１、ＩＶ１１は、第１ナンドゲートＮＤ１１と第１インバータＩＶ１１とを直列に連結して構成することができる。そして、第２論理素子ＮＤ１２、ＩＶ１２は、第２ナンドゲートＮＤ１２と第２インバータＩＶ１２とを直列に連結して構成することができる。
【００５０】
次に、ライト制御部１３４は、電源電圧の供給端子ＶＤＤとグローバルソースラインＧＳＬとの間に接続されて、第１データ駆動信号の反転信号ＤＨｂによって駆動される第１スイッチング素子Ｐ１１と、グローバルソースラインＧＳＬと接地端子ＶＳＳとの間に接続されて、第２データ駆動信号ＤＬによって駆動される第２スイッチング素子Ｎ１２と、電源電圧の供給端子ＶＤＤとグローバルビットラインＧＢＬとの間に接続されて、第２データ駆動信号の反転信号ＤＬｂによって駆動される第３スイッチング素子Ｐ１２と、グローバルビットラインＧＢＬと接地端子ＶＳＳとの間に接続されて第１データ駆動信号ＤＨによって駆動される第４スイッチング素子Ｎ１１とを有する。
【００５１】
このような構成を有するライトドライバ１３０の動作をみると、次の通りである。
【００５２】
ライトイネーブル信号ＷＲＥＮがハイレベルにイネーブルされ、ローレベルのデータ信号ＤＡＴＡが入力される。そうすると、第１データ駆動信号ＤＨはローレベルで出力されて、第２データ駆動信号ＤＬはハイレベルで出力される。
【００５３】
これにより、第１スイッチング素子Ｐ１１及び第４スイッチング素子Ｎ１１はターンオフされるが、第２スイッチング素子Ｎ１２及び第３スイッチング素子Ｐ１２はターンオンされる。
【００５４】
結局、第３スイッチング素子Ｐ１２を通してグローバルビットラインＧＢＬへ電流が流れるようになる。そして、図４に示すように、第２リファレンスセル１２４の第１磁気トンネル接合素子ＭＴＪ１にハイレベルのデータが、第１リファレンスセル１２２の第２磁気トンネル接合素子ＭＴＪ０にローレベルのデータが記録されるようになる。
【００５５】
同様に、ライトイネーブル信号ＷＲＥＮがハイレベルにイネーブルされる時、ハイレベルのデータが入力される。そうすると、第１及び第４スイッチング素子Ｐ１１、Ｎ１１はターンオンになり、第２及び第３スイッチング素子Ｎ１２、Ｐ１２はターンオフされる。したがって、第１スイッチング素子Ｐ１１からグローバルソースラインＧＳＬに電流が流れるようになる。この場合には、図４に示す第１リファレンスセル１２２の第１磁気トンネル接合素子ＭＴＪ０にハイレベルのデータが記録されて、第２リファレンスセル１２４の第２磁気トンネル接合素子ＭＴＪ１にはローレベルのデータが記録される。
【００５６】
このように、一回のリファレンスセルのプログラム動作を通して一対のリファレンスセルにハイレベル及びローレベルのデータが各々記録される。そして、リファレンスセルに流れる電流量により生成される基準電圧ＶＲＥＦを用いて、メモリセルアレイ１１０の選択されたセルに保存されたデータを読み出すことができる。
【００５７】
図６は、図３に示すセンスアンプの例示図である。
【００５８】
センスアンプ１４０は、フリー増幅部１４２及びメイン増幅部１４４を具備する。フリー増幅部１４２は、グローバルビットラインＧＢＬ及びグローバルソースラインＧＳＬに接続されて、メモリセルアレイ１１０の選択されたメモリセルに流れる電流量を電圧値で変換する。メイン増幅部１４４は、フリー増幅部１４２から出力される電圧値と基準電圧ＶＲＥＦとを比較して選択されたメモリセルのデータを読み出して出力する。
【００５９】
フリー増幅部１４２は、例えば、図６に示すように、電源電圧の供給端子ＶＤＤとグローバルビットラインＧＢＬとの間に直列に接続される第１スイッチング素子Ｐ２１、第２スイッチング素子Ｎ２１、第３スイッチング素子Ｎ２２と、グローバルソースラインＧＳＬと接地端子ＶＳＳとの間に接続される第４スイッチング素子Ｎ２３とを有する。
【００６０】
第１スイッチング素子Ｐ２１は、バイアス信号ＰＢＩＡＳにより駆動され、フリー増幅部１４２の電流源を動作する。
【００６１】
第２スイッチング素子Ｎ２１は、クランプ信号ＶＣＬＡＭＰにより駆動され、グローバルビットラインＧＢＬに一定のレベル以上の電圧が供給されないようにする電圧クランプの役割をする。第２スイッチング素子Ｎ２１によって、リード動作の時、過度な電流が流れて磁気トンネル接合素子がスイッチングされる現象を防止することができる。
【００６２】
第３スイッチング素子Ｎ２２は、リードイネーブル信号ＲＤＥＮにより駆動され、グローバルビットラインＧＢＬに印加された電流がフリーセンシング信号ＶＰＲＥＯＵＴとして出力できるようにする。
【００６３】
第４スイッチング素子Ｎ２３は、グローバルソースラインＧＳＬに流れる電流を接地端子でシンクさせる役割をする。
【００６４】
第１スイッチング素子Ｐ２１の出力信号、すなわち、フリーセンシング信号ＶＰＲＥＯＵＴはメイン増幅部１４４に供給されて基準電圧ＶＲＥＦと比較できるようになる。
【００６５】
メイン増幅部１４４は、例えば、クロス−カップル差動増幅器（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ  ｄｉｆｆｅｒｅｎｔｉａ  ｌａｍｐｌｉｆｉｅｒ）で構成できる。図６を参照すると、メイン増幅部１４４は、電源電圧の供給端子ＶＤＤと第１ノードＫ１との間に接続されて出力ノードＤＯＵＴに印加される信号によって駆動される第５スイッチング素子Ｐ２２、第１ノードＫ１に接続されて出力ノードＤＯＵＴに印加される信号によって駆動される第６スイッチング素子Ｎ２４、第６スイッチング素子Ｎ２４と第２ノードＫ２との間に接続されてフリーセンシング信号ＶＰＲＥＯＵＴによって駆動される第７スイッチング素子Ｎ２６、電源電圧の供給端子ＶＤＤと出力ノードＤＯＵＴとの間に接続されて第１ノードＫ１に印加される信号によって駆動される第８スイッチング素子Ｐ２３、出力ノードＤＯＵＴに接続されて第１ノードＫ１に印加される信号によって駆動される第９スイッチング素子Ｎ２５、第９スイッチング素子Ｎ２５と第２ノードＫ２との間に接続されて基準電圧ＶＲＥＦによって駆動される第１０スイッチング素子Ｎ２７、及び第２ノードＫ２と接地端子ＶＳＳとの間に接続されてセンスアンプイネーブル信号ＳＡＥＮによって駆動される第１１スイッチング素子Ｎ２８を有する。
【００６６】
メモリセルの抵抗状態がハイ状態であれば、第２スイッチング素子Ｎ２１に流れる電流は第１スイッチング素子Ｐ２１に流れる電流より小さくなり、フリーセンシング信号ＶＰＲＥＯＵＴの電圧レベルは基準電圧ＶＲＥＦレベルより高くなる。フリーセンシング信号ＶＰＲＥＯＵＴ及び基準電圧ＶＲＥＦのレベルが安定化された後、センスアンプイネーブル信号ＳＡＥＮがイネーブルされると、メイン増幅部１４４が動作して、第８スイッチング素子Ｐ２３と第６スイッチング素子Ｎ２４とがターンオンされ、出力ノードＤＯＵＴではハイレベルの信号が出力される。
【００６７】
反面、メモリセルの抵抗状態がロー状態であれば、フリーセンシング信号ＶＰＲＥＯＵＴの電圧レベルは基準電圧ＶＲＥＦのレベルより低くなり、第５スイッチング素子Ｐ２２及び第９スイッチング素子Ｎ２５がターンオンされ、出力ノードＤＯＵＴではローレベルの信号が出力される。
【００６８】
図７は、図３に示す基準電圧発生部の例示図である。
【００６９】
基準電圧発生部１５０は、一対のリファレンスセルに流れる電流量によって基準電圧ＶＲＥＦを生成する。すなわち、一対のリファレンスセルには各々ハイレベル及びローレベルのデータが記録されており、各リファレンスセルに流れる電流量の半分に該当する電流量によって基準電圧ＶＲＥＦが決定される。
【００７０】
図７を参照すれば、基準電圧発生部１５０は、電源電圧の供給端子ＶＤＤと第１リファレンスビットラインＲＢＬ０との間に直列に接続される第１スイッチング素子Ｐ３１、第２スイッチング素子Ｎ３１及び第３スイッチング素子Ｎ３３と、電源電圧の供給端子ＶＤＤと第２リファレンスビットラインＲＢＬ１との間に直列に接続される第４スイッチング素子Ｐ３２、第５スイッチング素子Ｎ３２及び第６スイッチング素子Ｎ３４と、第１リファレンスソースラインＲＳＬ０と接地端子ＶＳＳとの間に接続される第７スイッチング素子Ｎ３５と、第２リファレンスソースラインＲＳＬ１と接地端子ＶＳＳとの間に接続される第８スイッチング素子Ｎ３６とを有する。
【００７１】
第１スイッチング素子Ｐ３１はダイオード接続されており、第２スイッチング素子Ｎ３１及び第５スイッチング素子Ｎ３２はそれぞれのゲート端子にクランプ信号ＶＣＬＡＭＰが印加され、ソース端子は共有されている。
【００７２】
第３スイッチング素子Ｎ３３、第６スイッチング素子Ｎ３４、第７スイッチング素子Ｎ３５及び第８スイッチング素子Ｎ３６は、リードイネーブル信号ＲＤＥＮによって駆動され、第３スイッチング素子Ｎ３３及び第６スイッチング素子Ｎ３４は、各々第１リファレンスビットラインＲＢＬ０及び第２リファレンスビットラインＲＢＬ１に流れる電流の供給を受けて第２スイッチング素子Ｎ３１及び第５スイッチング素子Ｎ３２により基準電流が生成されるようにする。そして、第７スイッチング素子Ｎ３５及び第８スイッチング素子Ｎ３６は、第１リファレンスソースラインＲＳＬ０及び第２リファレンスソースラインＲＳＬ１に流れる電流を接地端子にシンクさせる。
【００７３】
例えば、第１リファレンスビットラインＲＢＬ０に接続されるリファレンスセルに低抵抗状態のデータが記録されており、第２リファレンスビットラインＲＢＬ１に接続されるリファレンスセルに高低抗状態のデータが記録されてある状態を仮定する。この場合、第１リファレンスビットラインＲＢＬ０と接続される第３スイッチング素子Ｎ３３を通しては高電流Ｉ＿ｈｉｇｈが流れるようになり、第２リファレンスビットラインＲＢＬ１と接続される第６スイッチング素子Ｎ３４には低電流Ｉ＿ｌｏｗが流れるようになる。第２スイッチング素子Ｎ３１及び第５スイッチング素子Ｎ３２はソース端子が共有されているので、第２スイッチング素子Ｎ３１及び第５スイッチング素子Ｎ３２には（Ｉ＿ｈｉｇｈ＋Ｉ＿ｌｏｗ）／２の電流が流れるようになり、この時の電流が基準電流ＩＲＥＦとなる。結局、第１スイッチング素子Ｐ３１及び第４スイッチング素子Ｐ３２にも基準電流ＩＲＥＦが流れるようになって基準電流ＩＲＥＦに対応する基準電圧ＶＲＥＦが出力される。
【００７４】
結局、基準電圧ＶＲＥＦのレベルはクランプ信号ＶＣＬＡＭＰの電圧値により決定され、第１スイッチング素子Ｐ３１及び第４スイッチング素子Ｐ３２に電流が流れることによって生成されるバイアス信号ＰＢＩＡＳは、センスアンプのフリー増幅部１４２にも供給されてフリー増幅部１４２の第１スイッチング素子Ｐ２１にも基準電流ＩＲＥＦが流れるように電流ミラーリングがなされる。
【００７５】
一方、リファレンスセルにデータを記録した後、正確なデータが記録されているのか検証する必要がある。ＳＴＴ−ＭＲＡＭでのデータ検証はデータ読出過程と似ており、以下ではリファレンスセルのプログラム検証のための構成を説明する。リファレンスセルに対するプログラム検証の動作の時、第２ないし第４スイッチング部１７０、１８０、１９０はオフされることはもちろんである。
【００７６】
図８は、図６に示す第２増幅部の異なる例示図である。
【００７７】
一対のリファレンスセルに各々論理ハイレベル及び論理ローレベルのデータを記録した後、リファレンスセルのデータを読んで目的とするデータが記録されたのか確認するために、センスアンプのメイン増幅部１４４−１は図８のように構成することができる。
【００７８】
図８に示すメイン増幅部１４４−１は、図６に示すメイン増幅部１４４とは異なり、第７スイッチング素子Ｎ２６の駆動信号としてフリーセンシング信号ＶＰＲＥＯＵＴまたは外部電圧ＶＥＸＴが選択的に入力される。
【００７９】
このために、メイン増幅部１４４−１は、図６に示すメイン増幅部１４４の構成に加え、第１マルチプレクサ１４６１を具備する。第１マルチプレクサ１４６１は、ノーマルモードではフリーセンシング信号ＶＰＲＥＯＵＴを第７スイッチング素子Ｎ２６へ供給して、リファレンスセルのプログラム検証モードでは外部電圧ＶＥＸＴを第７スイッチング素子Ｎ２６へ供給する。
【００８０】
したがって、リファレンスセルに記録されたデータ値によって決定される基準電圧ＶＲＥＦと基準電圧ＶＲＥＦのレベルを判定するために供給される外部電圧ＶＥＸＴとの比較によって、リファレンスセルに目的とするデータが記録されたのかを確認することができる。
【００８１】
一方、リファレンスセルのプログラム検証のために基準電圧発生部は図９のように構成することができる。
【００８２】
図９は、図３に示す基準電圧発生部の異なる例示図である。
【００８３】
本実施形態による基準電圧発生部１５０−１は、図７に示す基準電圧発生部１５０の構成に加え、第２マルチプレクサ１５０１及び第５スイッチング部１５０３を具備する。
【００８４】
第２マルチプレクサ１５０１は、ノーマルモードの時、第１スイッチング素子Ｐ３１からバイアス信号ＰＢＩＡＳが出力されるようにする。一方、リファレンスセルのプログラム検証モードの時、外部バイアス信号ＥＸＴＰＢＩＡＳを第１スイッチング素子Ｐ３１へ供給する。
【００８５】
第５スイッチング部１５０３は、第１スイッチング素子Ｐ３１のゲート端子とドレイン端子との間に接続され、ノーマルモードの時、第１スイッチング素子Ｐ３１がダイオード接続されるようにして、リファレンスセルのプログラム検証モードの時には第１スイッチング素子Ｐ３１のゲート端子とドレイン端子とが分離されるようにする。
【００８６】
したがって、外部バイアス信号ＥＸＴＰＢＩＡＳ及びクランプ信号ＶＣＬＡＭＰと、リファレンスセルの第１リファレンスビットラインＲＢＬ０及び第２リファレンスビットラインＲＢＬ１に流れる電流量によりリファレンスセルの検証のための基準電圧ＶＲＥＦが生成される。
【００８７】
すなわち、センスアンプ１４０は、図９に示す基準電圧発生部１５０−１によって生成された基準電圧ＶＲＥＦを外部電圧ＶＥＸＴと比較してリファレンスセルに記録されたデータを読み出す。
【００８８】
センスアンプ１４０のメイン増幅部１４４−１の出力ノードＤＯＵＴに印加される電圧レベルは、リファレンスセルに記録されたデータのレベルを表わす。そして、出力ノードＤＯＵＴの電位が既に設定された最低基準電圧ＶＲＥＦＭＩＮと最大基準電圧ＶＲＥＦＭＡＸとの間に存在する場合リファレンスセルに目的とするデータが記録されたことに判断することができる。
【００８９】
したがって、リファレンスセルに対するプログラムの検証の時、外部電圧ＶＥＸＴレベルを最低基準電圧ＶＲＥＦＭＩＮに設定して基準電圧ＶＲＥＦと比較して、また外部電圧ＶＥＸＴレベルを最大基準電圧ＶＲＥＦＭＡＸに設定して基準電圧ＶＲＥＦと比較する過程を行うことによって、リファレンスセルのデータが基準電圧ウィンドウ内に含まれているのかを確認することができる。
【００９０】
すなわち、外部電圧ＶＥＸＴのレベルを最大基準電圧ＶＲＥＦＭＡＸに設定した後、センスアンプイネーブル信号ＳＡＥＮをイネーブルさせてセンスアンプ１４０のメイン増幅部１４４−１から出力されるデータを確認する。その結果、ハイレベルのデータが出力されると基準電圧発生部１５０−１から生成された基準電圧ＶＲＥＦが最大基準電圧ＶＲＥＦＭＡＸより低いことに判断することができる。
【００９１】
この場合には、新たに外部電圧ＶＥＸＴのレベルを最低基準電圧ＶＲＥＦＭＩＮに設定して、センスアンプイネーブル信号ＳＡＥＮをイネーブルしてメイン増幅部１４４−１の出力データを確認する。その結果、ローレベルのデータが出力されると基準電圧発生部１５０−１から生成された基準電圧ＶＲＥＦが最低基準電圧ＶＲＥＦＭＩＮより高いことを判断することができて、結局、リファレンスセルに目的とするデータが正確に記録されたことに確認することができる。
【００９２】
図１１は、リファレンスセルのプログラム検証のための基準電圧ウィンドウである。
【００９３】
図１１を参照すると、センスアンプ１４０の出力ノードＤＯＵＴの電位が最低基準電圧ＶＲＥＦＭＩＮと最大基準電圧ＶＲＥＦＭＡＸとの間に存在する場合、リファレンスセルに目的とするデータが記録されたことを判断することができる。すなわち、一対のリファレンスセルが各々高低抗状態ＲＨと低抵抗状態ＲＬを有することを判断することである。
【００９４】
反面、センスアンプ１４０の出力ノードＤＯＵＴ電位が最低基準電圧ＶＲＥＦＭＩＮ未満である場合には、一対のリファレンスセルにすべて論理ローレベルのデータが記録されたことを判断することができる（ＲＬ、ＲＬ）。この場合には、スイッチング電流を増加させてリファレンスセルに対するプログラム過程を再遂行する。また、センスアンプ１４０の出力ノードＤＯＵＴの電位が最大基準電圧ＶＲＥＦＭＡＸを超過する場合には、一対のリファレンスセルにすべて論理ハイレベルのデータが記録されたことを意味する（ＲＨ、ＲＨ）ので、同じようにスイッチング電流を増加させてプログラム過程を再遂行する。
【００９５】
リファレンスセルに対する再プログラムのために、本発明では図１０に示すように、同じライト制御部１３４−１を採用する。
【００９６】
図１０は、図５に示すライト制御部の異なる例示図である。
【００９７】
本実施形態によるライト制御部１３４−１は、図５に示すライト制御部１３４の構成に加え、第３マルチプレクサ１３４１をさらに具備する。
【００９８】
第３マルチプレクサ１３４１は、ノーマルモードの時、第３スイッチング素子Ｐ１２へ電源電圧を供給するが、リファレンスセルに対する再プログラムモードの時、第３スイッチング素子Ｐ１２へ再プログラムの駆動電圧ＶＷＲＤＲＶを供給する。
【００９９】
再プログラムの駆動電圧ＶＷＤＤＲＶは、電源電圧ＶＤＤより高いレベルであるため、リファレンスセルに対する再プログラム過程の時、グローバルビットラインＧＢＬに印加されるスイッチング電流量が増加するようになる。
【０１００】
再プログラム動作の時にはプログラム動作時と同じように、第１スイッチング部１６０をオフさせるが、第２ないし第４スイッチング部１７０、１８０、１９０はオンさせて図１０に示すライト制御部１３４−１のグローバルビットラインＧＢＬを通しスイッチング電流が増大されたプログラム電流がリファレンスセルに供給されるようになる。
【０１０１】
図１２は、本発明の一実施形態によるリファレンスセルのプログラム方法を説明するためのフローチャートである。
【０１０２】
リファレンスセルに論理ハイ状態及び論理ロー状態のデータを各々同時に保存するために、メモリセルアレイ１１０とライトドライバ１３０との間の電流流れを防いで、ライトドライバ１３０とリファレンスセルアレイ１３０との間の電流流れを形成するために、第１スイッチング部１６０はオフするが、第２ないし第４スイッチング部１７０、１８０、１９０はオンさせる（Ｓ１０１）。
【０１０３】
以後、ライトイネーブル信号ＷＲＥＮをイネーブルしてデータ信号ＤＡＴＡが入力されることによって（Ｓ１０３）、第２スイッチング部１７０、第１リファレンスセル、第４スイッチング部１９０、第２リファレンスセル、第３スイッチング部１８０及びライトドライバ１３０に電流経路が形成されて、一対のリファレンスセルの各々に同時にデータが記録される（Ｓ１０５）。
【０１０４】
リファレンスセルに対するプログラムが完了すれば、第２ないし第３スイッチング部１７０、１８０、１９０をオフする（Ｓ１０７）。
【０１０５】
このようにして、リファレンスセルに対するプログラムが完了すると、リファレンスセルに目的とするデータが記録されたのかを確認するプログラムの検証過程が遂行される。
【０１０６】
図１３は本発明の一実施形態によるリファレンスセルのプログラム検証方法を説明するためのフローチャートである。
【０１０７】
まず、センスアンプ１４０のメイン増幅部１４４−１に供給される外部電源ＶＥＸＴを最大基準電圧ＶＲＥＦＭＡＸに設定する（Ｓ２０１）。
【０１０８】
センスアンプイネーブル信号ＳＡＥＮがイネーブルされることによって（Ｓ２０３）、最大基準電圧ＶＲＥＦＭＡＸと基準電圧発生部１５０−１から生成された基準電圧ＶＲＥＦとを比較する過程を通してデータを読み出す（Ｓ２０５）。この時、基準電圧発生部１５０−１は外部バイアス信号ＥＸＴＰＢＩＡＳを供給することによって、リファレンスセルに流れる電流量に対応する基準電圧ＶＲＥＦを生成する。
【０１０９】
メイン増幅部１４４−１の出力ノードＤＯＵＴに印加される電位がハイレベルである場合には（Ｓ２０７）、外部電圧ＶＥＸＴを最低基準電圧ＶＲＥＦＭＩＮに設定して（Ｓ２０９）、基準電圧ＶＲＥＦとの比較によってデータを読み出す（Ｓ２１１）。
【０１１０】
段階Ｓ２１１で読み出されたデータがローレベルである場合には、リファレンスセルに目的とするデータが記録されたことを判断してプログラムの検証過程を終了する。
【０１１１】
一方、段階Ｓ２０７の確認した結果、メイン増幅部１４４−１の出力ノードＤＯＵＴにローレベルの電位が印加された場合、すなわち、リファレンスセルに流れる電流量が最大基準電圧ＶＲＥＦＭＡＸより大きい場合には、一対のリファレンスセルがすべて高低抗状態にあることになるため、スイッチング電流を上昇させて再プログラムを行う（Ｓ２１５）。
【０１１２】
同様に、段階Ｓ２１３の確認した結果、メイン増幅部１４４−１の出力ノードＤＯＵＴにハイレベルの電位が印加されると、リファレンスセルに流れる電流量が最低基準電圧ＶＲＥＦＭＩＮより小さいことを意味し、これは一対のリファレンスセルがすべて高低抗状態を有することになるため、スイッチング電流を増加させて再プログラムする過程を行う（Ｓ２１５）。
【０１１３】
再プログラム過程（Ｓ２１５）は、図１２で説明したことと類似の方式で進行することができることはもちろんである。
【０１１４】
このように、本発明では一対のリファレンスセルに各々論理ハイレベル及び論理ローレベルのデータを同時に記録する。そして、プログラムが完了すると既に設定された外部電圧とリファレンスセルに流れる電流量によって決定される基準電圧とを比較、及びリファレンスセルに目的とするデータが記録されたのかを検証する。その結果、リファレンスセルに正確なデータが記録されてない場合には、スイッチング電流を増加させてリファレンスセルに対するプログラム過程を再遂行することによって、リファレンスセルに正確なデータを記録する。
【０１１５】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できる。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解されるべきである。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。
【符号の説明】
【０１１６】
１０  磁気メモリ装置
１１０  メモリセルアレイ
１２０  リファレンスセル
１３０  ライトドライバ
１４０  センスアンプ
１５０  基準電圧発生部
１６０  第１スイッチング部
１７０  第２スイッチング部
１８０  第３スイッチング部
１９０  第４スイッチング部
【図１】
0005701722.tif 000002
【図２Ａ】
0005701722.tif 000003
【図２Ｂ】
0005701722.tif 000004
【図３】
0005701722.tif 000005
【図４】
0005701722.tif 000006
【図５】
0005701722.tif 000007
【図６】
0005701722.tif 000008
【図７】
0005701722.tif 000009
【図８】
0005701722.tif 000010
【図９】
0005701722.tif 000011
【図１０】
0005701722.tif 000012
【図１１】
0005701722.tif 000013
【図１２】
0005701722.tif 000014
【図１３】
0005701722.tif 000015