(57)【特許請求の範囲】
【請求項１】
超電導単一磁束量子集積回路チップの外部から前記超電導単一磁束量子集積回路チップ内の超電導単一磁束量子集積回路に直流バイアス電流を供給するバイアス電源線と、
前記超電導単一磁束量子集積回路チップの外部に前記直流バイアス電流を回収するためのバイアス引き抜き電源線とを設け、
前記バイアス引き抜き電源線の終端は前記超電導単一磁束量子集積回路チップ内にレイアウトされた超電導単一磁束量子集積回路周辺で複数の０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体を介して前記超電導単一磁束量子集積回路チップのグランド面に接続し、前記グランド面との接続点から前記直流バイアス電流を引き抜くことを特徴とする超電導単一磁束量子集積回路装置。
【請求項２】
前記超電導単一磁束量子集積回路を複数の機能回路ブロックに分割し、前記各機能回路ブロック毎に前記直流バイアス電源線と前記バイアス引き抜き電源線を設け、
前記バイアス引き抜き電源線は前記機能回路ブロックの周辺で複数の０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体を介して前記超電導単一磁束量子集積回路チップのグランド面に接続することを特徴とする請求項１に記載の超電導単一磁束量子集積回路装置。
【請求項３】
前記直流バイアス電源線と前記バイアス引き抜き電源線とを、前記超電導単一磁束量子集積回路或いは前記機能回路ブロックの周辺のグランド面に実質的に電流が流れないようにレイアウトしたことを特徴とした請求項２に記載の超電導単一磁束量子集積回路装置。
【請求項４】
前記薄膜抵抗からなる複数の抵抗体を前記機能回路ブロックの周囲に並列接続状態で配置し、前記並列接続された抵抗体の抵抗値の比によって前記グランド面からのバイアス電流の引き抜きの経路と割合を制御することを特徴とする請求項２または請求項３に記載の超電導単一磁束量子集積回路装置。
【請求項５】
前記薄膜抵抗からなる複数の抵抗体を、前記機能回路ブロックの安定動作に応じて前記機能回路ブロックの周辺の１辺乃至４辺のいずれかに配置したことを特徴とする請求項２乃至請求項４のいずれか１項に記載の超電導単一磁束量子集積回路装置。
【請求項６】
前記超電導単一磁束量子集積回路チップの外部回路との接続のためのパッドから前記機能回路ブロックまでのメインの直流バイアス電源線を複数の０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体を前記機能回路ブロックに並列接続することにより分岐して接続し、前記並列接続された抵抗体の抵抗値の比によって各直流バイアス電流供給箇所からのバイアス電流の供給の割合を制御することを特徴とする請求項２乃至請求項５のいずれか１項に記載の超電導単一磁束量子集積回路装置。
【請求項７】
前記０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体が、Ｍｏ、Ｔｉ、Ａｕ或いは金合金のいずれかからなることを特徴とする請求項１乃至請求項６のいずれか１項に記載の超電導単一磁束量子集積回路装置。
【請求項８】
前記０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体が、前記超電導単一磁束量子集積回路の動作温度において０．１ミリオーム乃至１オームの抵抗値を有することを特徴とする請求項１乃至請求項６のいずれか１項に記載の超電導単一磁束量子集積回路装置。
【請求項９】
前記超電導単一磁束量子集積回路チップの外部回路との接続用のパッドから前記超電導単一磁束量子集積回路或いは機能回路ブロックへの前記直流バイアス電源線と前記バイアス引き抜き電源線を互いに上下或いは隣接して設けたことを特徴とする請求項２乃至請求項８のいずれか１項に記載の超電導単一磁束量子集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超電導単一磁束量子集積回路装置に関し、例えば、単一磁束量子（ＳＦＱ）回路を用いた超電導Ａ／Ｄコンバータや超電導Ｄ／Ａコンバータ、超電導ディジタル回路等の超電導単一磁束量子集積回路におけるバイアス電流引き抜き構造に関する。
【背景技術】
【０００２】
超電導単一磁束量子（ＳＦＱ）回路ではＳＦＱを情報担体として、ＳＦＱパルスを用いた論理演算・信号処理が高速に行われる（例えば、非特許文献１参照）。その集積回路チップはグランド面と呼ばれる超電導グランドを用いており、論理ゲートを構成するほとんどのジョセフソン接合の一端はグランド面に接続されている。  
【０００３】
この超電導グランド面を通してＳＦＱの超電導ループが形成されている。また、チップ内で距離の離れた論理ゲート間の信号伝達にはこの超電導グランド面を用いてマイクロストリップラインやストリップラインなどの伝送線路を形成している。
【０００４】
通常、この超電導グランド面は集積回路チップ全面に渡って回路全体の下面あるいは上面に配置している。また、直流バイアス電流はＳＦＱ論理ゲートへ供給後、この共通の超電導グランドに流れる。
【０００５】
超電導Ａ／Ｄコンバータや超電導ＳＦＱディジタル回路などの集積回路は、コンパレータやＯＲ、ＡＮＤ、ＮＯＴ、ＸＯＲ、ＤＦＦ、ＴＦＦなどさまざまなアナログ回路や論理ゲートを組み合わせて構成される。また、チップ内で数１００μｍ以上と比較的離れたゲート間でのＳＦＱパルス信号の伝達には、高速伝送が可能なマイクロストリップ線路やストリップ線路などの受動的な伝送線路（ＰＴＬ）が用いられる。
【０００６】
このＳＦＱ集積回路は超電導材料と絶縁材料からなる多層薄膜技術で作製される。ＳＦＱ集積回路は、通常、インダクタンスを低減化するためと高速のＳＦＱパルスを伝搬させるために超電導グランド面上に作製する。この超電導グランド面は、ＳＦＱ集積回路におけるスイッチング素子としてジョセフソン接合を用い、超電導配線と組み合わせた超電導ループを構成する。
【０００７】
図１１は従来のＳＦＱ集積回路のバイアス電流供給方式の説明図であり、ＳＦＱ集積回路では、その一端をこの超電導グランド面に接続し、このグランドを通して超電導ループが形成されている。この超電導グランド面はＳＦＱ集積回路チップ全面に渡って回路全体の下面または上面あるいは上下両面に配置している。なお、通常は、回路の下面すなわち集積回路チップの基板側に設けられる。
【０００８】
ＳＦＱ集積回路では、これらの構成要素であるＳＦＱ論理ゲート９１やアナログ回路には、ＳＦＱ論理ゲート９１内の超電導配線からなる直流バイアス電源線９２からバイアス抵抗９３を介してバイアス電流が供給される。直流バイアス電源線９２の直流電圧は超電導配線を用いることで抵抗損失なしに一定電圧に保たれるのでその電源電圧とバイアス抵抗９３で決まるバイアス電流が各ＳＦＱ論理ゲート９１に供給される。また、通常は集積回路チップ周辺に直流バイアス電源線９２に接続された外部回路との接続用のパッド（ボンディングパッド）や入出力信号のためのパッド、チップ内のグランドとチップ外のグランドとの接続のためのパッドを配置している。
【０００９】
この直流バイアス電源線の電圧は例えば２．５ｍＶに設定しており、各ＳＦＱ論理ゲート９１にはバイアス抵抗９３を通して適切なバイアス電流が供給され、最終的にはグランド面に流れる。直流バイアス電源線９２は供給バイアス電流が大きい場合には、必要に応じて複数のパッドに接続し、必要な電流を分散して供給する。
【００１０】
この超電導グランド面は、通常は集積回路チップ全面に渡って回路の下面全体に配置しているので、供給した直流バイアス電流はこの共通の超電導グランド面を流れた後、グランドパッドを介してチップの外のグランドに流れる。
【００１１】
ＳＦＱ集積回路のゲート設計とチップ上でのレイアウトは自由に設計可能、即ち、カストマイズ設計可能であるが、通常の論理ゲートで可能な機能回路設計には、設計の容易さと再現性の良いセルベース設計の手法が開発されている。
【００１２】
図１２はセルベース設計のＳＦＱ回路のセル（ＣＯＮＮＥＣＴセルと呼ばれているセル）の一例の平面図である。図１２（ａ）に示すように、ＳＦＱ論理ゲートを同一寸法のセルと呼ばれる単位で設計し、入出力やバイアス電源線の配線を規格化してレイアウトされている（例えば、非特許文献２参照）。
【００１３】
ＣＯＮＮＥＣＴセルにおいては、いろいろな機能を有する多数の論理セルが設計されており、セル内部にはバイアス電源線も配線してあり、隣接するセルともバイアス線が共通に接続されるようになっている。即ち、セルを配置したブロック内では網目状にバイアス電源線が形成される。
【００１４】
また、図１２（ｂ）に示すように、これらの論理ゲートセルに加えてバイアス電源用および不要な磁場をトラップして回路誤動作を避けるためのモートセルが用意されている。これらを適宜配置することで必要な機能の集積回路を自在に設計している。
【００１５】
図１３は、従来のレイアウトの概念図であり、通常はバイアス電源用のモートセルを周辺に配置し、これにチップパッドからのバイアス電源線が接続される。この際、バイアス電流が集中して流れることを避けるために、必要に応じてモートセルを多段に重ねることによりバイアス電流の供給経路を広げることが必要に応じて行われる。
【００１６】
また、図中に左側からのバイアス電源線として示したようにバイアス電源線を複数点で接続してこれらの接続点からバイアス電流を供給することも行われる。これにより、ブロック状に配置した論理セル内を流れるバイアス電流が特定の論理セルに集中することを避けることができる。
【００１７】
一方、供給された直流バイアス電流は、グランド面を通してチップ外に戻ることになるが、チップ内のグランド面を流れる電流経路は制御されていない。小規模回路ではこの電流は小さいため、これが作る磁場も小さいためＳＦＱ回路に与える影響は無視できる。一方、回路規模が大きくなるとともにグランド電流が作る磁場がＳＦＱ回路に鎖交し、誤動作などの問題を引き起こす。
【００１８】
このような直流バイアス電流の戻り電流の影響を低減するために、チップの周辺に設けた直流バイアス電源線用のパッドに隣接したグランドパッドからバイアス電流を引き抜く方式が提案されている（例えば、非特許文献３参照）。
【００１９】
図１４は、従来の直流バイアス電流引き抜きレイアウトの一例の概念図であり、図１４（ａ）は、ＳＦＱ回路を一つの大規模な回路とした場合の概念図であり、図１４（ｂ）は小規模な機能ブロックに分割した場合の概念図である。いずれの場合にも、これらのパッド付近では、バイアス電源の供給パッドとバイアス電流の引き抜きパッドを隣接して設け、両者の電流を等量にすることでこれらが作る磁場を相殺している。
【先行技術文献】
【非特許文献】
【００２０】
【非特許文献１】Ｋ．Ｋ．Ｌｉｋｈａｒｅｖ ａｎｄ Ｖ．Ｋ．Ｓｅｍｅｎｏｖ， “ＲＳＦＱ Ｌｏｇｉｃ／Ｍｅｍｏｒｙ Ｆａｍｉｌｙ：Ａ ｎｅｗ Ｊｏｓｅｐｈｓｏｎ−ＪｕｎｃｔｉｏｎＴｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｄｉｇｉｔａｌ Ｓｙｓｔｅｍｓ，“ ＩＥＥＥＴｒａｍｓ．Ａｐｐｌ．Ｓｕｐｅｒｃｏｎｄ，Ｖｏｌ．１，ＭＡＲＣＨ １９９１
【非特許文献２】Ｓ．Ｙｏｒｏｚｕ，ｅｔ．ａｌ．，“Ａ ｓｉｎｇｌｅ ｆｌｕｘ ｑｕａｎｔｕｍｓｔａｎｄａｒｄｌｏｇｉｃ ｃｅｌｌｌｉｂｒａｒｙ”，Ｐｈｙｓｉｃａ Ｃ：Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，ｖｏｌ．３７８−３８１，ｐａｒｔ２， ｐｐ．１４７１−１４７４，Ｏｃｔｏｂｅｒ２００２
【非特許文献３】Ｈｉｒｏｔａｋａ Ｔｅｒａｉ，ｅｔ．ａｌ．， “Ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ ｉｎ ｌａｒｇｅ−ｓｃａｌｅｓｉｎｇｌｅ−ｆｌｕｘ−ｑｕａｎｔｕｍ ｃｉｒｃｕｉｔ”， Ｐｈｙｓｉｃａ Ｃ：Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ， ｖｏｌ．４４５−４４８，ｐａｒｔ ２，ｐｐ．１００３−１００７，２００６
【非特許文献４】Ｓ． Ｎａｇａｓａｗａ，ｅｔ．ａｌ．，“Ａ ３８０ｐｓ ９．５ｍＷ Ｊｏｓｅｐｈｓｏｎ ４−ＫｂｉｔＲＡＭ Ｏｐｅｒａｔｅｄ ａｔ ａ ｈｉｇｈ Ｂｉｔ Ｙｉｅｌｄ”，ＩＥＥＥ Ｔｒａｎｓ．Ｏｎ Ａｐｐｌ．Ｓｕｐｅｒｃｏｎｄ．，Ｖｏｌ．５， ｐｐ．２４４７−２４５２，１９９５
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかし、従来のレイアウトでは、たとえばセルベース設計された論理セルにバイアス電源線から供給したバイアス電流が流れる経路と、グランドに流れたバイアス電流がチップ周辺に設けられたバイアス電流引き抜き用のグランドパッドに向かって流れる経路が異なる。したがって、回路内部ではこれらの相殺は困難となるとともに、グランド面を流れる電流経路の制御ができずにＳＦＱ回路に悪影響を与えるという問題がある。
【００２２】
図１５は、従来のレイアウトにおけるグランド面を流れる直流バイアス電流の戻り電流の経路の説明図であり、図１５（ａ），（ｂ）はそれぞれ、図１４（ａ），（ｂ）に対応しており、グランドに流れるバイアス電流の戻り電流の経路がさまざまに異なっている。
【００２３】
したがって、本発明は、バイアス電流の戻り電流およびバイアス電流自身がチップ内のＳＦＱ論理回路に与える影響をなくすことを目的とする。
【課題を解決するための手段】
【００２４】
開示する一観点からは、超電導単一磁束量子集積回路チップの外部から前記超電導単一磁束量子集積回路チップ内の超電導単一磁束量子集積回路に直流バイアス電流を供給するバイアス電源線と、前記超電導単一磁束量子集積回路チップの外部に前記直流バイアス電流を回収するためのバイアス引き抜き電源線とを設け、前記バイアス引き抜き電源線の終端は前記超電導単一磁束量子集積回路チップ内にレイアウトされた超電導単一磁束量子集積回路周辺で複数の０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体を介して前記超電導単一磁束量子集積回路チップのグランド面に接続し、前記グランド面との接続点から前記直流バイアス電流を引き抜くことを特徴とする超電導単一磁束量子集積回路装置が提供される。
【発明の効果】
【００２５】
開示の超電導単一磁束量子集積回路装置によれば、バイアス電流の戻り電流およびバイアス電流自身がチップ内のＳＦＱ論理回路に与える影響をなくすことが可能になる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態の超電導単一磁束量子集積回路装置の構成説明図である。
【図２】本発明の実施の形態の超電導単一磁束量子集積回路装置の他の構成説明図である。
【図３】本発明の実施例１の超電導単一磁束量子集積回路装置の概念的構成図である。
【図４】本発明の実施例２の超電導単一磁束量子集積回路装置の概念的構成図である。
【図５】本発明の実施例３の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図である。
【図６】本発明の実施例４の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図である。
【図７】本発明の実施例５の超電導単一磁束量子集積回路装置の断面図である。
【図８】本発明の実施例５の超電導単一磁束量子集積回路装置を構成する薄膜抵抗の構成説明図である。
【図９】本発明の実施例６の超電導単一磁束量子集積回路装置のレイアウトの全体構成図である。
【図１０】本発明の実施例６の超電導単一磁束量子集積回路装置の各機能回路ブロックのレイアウトの構成図である。
【図１１】従来のＳＦＱ集積回路のバイアス電流供給方式の説明図である。
【図１２】セルベース設計のＳＦＱ回路のセルの一例の平面図である。
【図１３】従来のレイアウトの概念図である。
【図１４】従来の直流バイアス電流引き抜きレイアウトの一例の概念図である。
【図１５】従来のレイアウトにおけるグランド面を流れる直流バイアス電流の戻り電流の経路の説明図である。
【発明を実施するための形態】
【００２７】
ここで、図１及び図２を参照して、本発明の実施の形態の超電導単一磁束量子集積回路装置を説明する。図１は、本発明の実施の形態の超電導単一磁束量子集積回路装置の構成説明図であり、図１（ａ）は要部等価回路図であり、図１（ｂ）はレイアウト図である。
【００２８】
図１（ａ）に示すように、ＳＦＱ論理ゲート１１やアナログ回路には、従来と同様に、ＳＦＱ論理ゲート１１内の超電導配線からなる直流バイアス電源線１２からバイアス抵抗１３を介してバイアス電流が供給される。本発明の実施の形態においては、さらに、複数のＳＦＱ論理ゲート１１のグランド１４に０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体１６を介してバイアス引き抜き電源線１５を接続して、供給したバイアス電流を全て引き抜く。
【００２９】
それぞれの引き抜き箇所での電流の割合は等価回路に示したように並列接続された抵抗体１６の抵抗値の比率によって制御できる。即ち、周辺のどの部分からどれだけの割合量のバイアス電流を引き抜くかを制御して誤動作や動作マージンの低下などの悪影響を避けた安定に動作する機能回路ブロック２０を設計することができる。
【００３０】
また、図１（ｂ）に示すように、論理ゲートセル２１に加えてバイアス電源用および不要な磁場をトラップして回路誤動作を避けるためのモートセル２２が用意されている。図においては、２箇所のモートセル２２に直流バイアス電源線１７が接続されるとともに、バイアス引き抜き電源線１５が抵抗体１６を介して接続されている。
【００３１】
このような安定動作する機能回路ブロック２０では、直流バイアス電流の供給と引き抜きの収支がゼロあるいはほぼゼロにバランスさせている。なお、図においては、引き抜き箇所は２箇所であるが必要に応じて複数設けてこの機能回路ブック２０が誤動作なく安定に動作するように設計することができる。
【００３２】
これらの機能回路ブロック２０間のＳＦＱパルス信号伝達には、マイクロストリップ線路あるいはストリップ線路といった受動的な伝送線路（ＰＴＬ）を用いるので、ＳＦＱパルス信号伝達の際には直流バイアス電流の供給はなくグランド面には電流は流れない。
【００３３】
したがって、設計した多数の機能回路ブロック２０を一つの超電導単一磁束量子集積回路チップ内の任意の位置に配置することが可能であり、所望の機能の超電導単一磁束量子集積回路チップを容易に設計することができる。なお、各機能回路ブロック２０への直流バイアス電流の供給および引き抜きは、それぞれ独立した直流電源を介した閉回路を形成することで供給と引き抜きが容易に実現できる。
【００３４】
図２は、本発明の実施の形態の超電導単一磁束量子集積回路装置の他の構成説明図であり、図２（ａ）は要部等価回路図であり、図２（ｂ）は、レイアウト図である。ここでは、図１に示した抵抗体の抵抗値の比率によって複数個所からのバイアス電流の引き抜き電流の割合を制御する概念を直流バイアス電流の供給側であるバイアス電源線１７にも適用した場合の概念図である。
【００３５】
即ち、ボンディングパッドからメインのバイアス電源線１７から機能回路ブロック２０のバイアス電源線１２に接続する際、０．１ミリオーム乃至１オームの抵抗値を有する薄膜抵抗からなる抵抗体１８を介して複数個所からバイアス電流を供給する。また、それぞれの供給箇所からのバイアス電流の割合は、バイアス引き抜き電源線１５の場合と同様に並列接続された抵抗体１８の抵抗値の比率によって制御できる。
【００３６】
このように、本発明の実施の形態においては、超電導単一磁束量子集積回路チップ内の機能回路ブロックに供給されたバイアス電流がグランドに流れたのち、その周辺から全て引き抜くことができる。その際に、グランド電流の引き抜き箇所とそれぞれの箇所からの引き抜き電流の割合を抵抗体の配置とその抵抗値で制御することにより、機能回路ブロック自身および他の機能回路ブロックへのグランド電流の影響をなくすあるいは低減することができる。また、それによって、単一磁束量子集積回路チップ全体の回路動作の安定化をはかることができる。
【００３７】
なお、抵抗体１６，１８は、ＳＦＱ集積回路の動作温度において０．１ミリオーム乃至１オームの抵抗値を有するものであれば良く、ＳＦＱ回路チップの形成に用いているＭｏ、Ｔｉ、Ａｕ或いは金合金を用いれば良い。
【実施例１】
【００３８】
次に、図３を参照して、本発明の実施例１の超電導単一磁束量子集積回路装置を説明する。図３は実施例１の超電導単一磁束量子集積回路装置の概念的構成図である。ここでは、単一磁束量子集積回路を一つの機能回路ブロックで構成した場合として示しており、比較的小規模な回路、或いは、中規模回路で適切にバイアス電流の集中を避けるように設計した場合にはこのような構成となる。
【００３９】
図に示すように、複数の直流バイアス電源線１７１，１７２を外部との接続用のボンディングパッド３１１，３１２に接続しており、これらから機能回路ブロック２０の周辺の複数個所へ接続している。具体的には、２個のボンディングパッド３１１，３１２を２本のメインとなる直流バイアス電源線１７１，１７２に接続し、さらに直流バイアス電源線１７１，１７２を２分岐して夫々が機能回路ブロック２０の２辺の計４個所に接続してバイアス電流供給の均等化をはかっている。
【００４０】
一方、バイアス引き抜き電源線１５１，１５２も直流バイアス電源線１７１，１７２と同様に複数のボンディングパッド３２１，３２２から配線している。図では２個のボンディングパッド３２１，３２２から２本のメインとなるバイアス引き抜き電源線１５１，１５２を配線し、さらに、夫々を２分岐して機能回路ブロック２０の４辺に０．１ミリオーム乃至１オームの抵抗値の薄膜抵抗３３を介してその他端をチップ内のグランド面に接続している。
【００４１】
このようにバイアス引き抜き電源線１５１，１５２の配置により、グランド面に接続した箇所からの引き抜き電流の割合は並列接続された薄膜抵抗３３の抵抗値の比率で制御することが可能である。
【００４２】
また、図３では、バイアス引き抜き電源線１５１，１５２にのみ薄膜抵抗３３を設けた場合を示したが、図２に概念図を示したようにバイアス電源線１７１，１７２側にも０．１ミリオーム乃至１オームの抵抗値の薄膜抵抗を設けて機能回路ブロック２０の周辺のバイアス供給点からのバイアス電流の供給割合も制御可能である。なお、機能回路ブロック２０の内部のバイアス電源線は超電導配線により薄膜抵抗の比率とは無関係に同電位になる。
【００４３】
外部からのバイアス電流の供給は、直流バイアス電源線１７１とバイアス引き抜き電源線１５１のボンディングパッド３１１，３２１、直流バイアス電源線１７２とバイアス引き抜き電源線１５２のボンディングパッド３１２，３２２を夫々ペアーとして直流電源から供給できる。
【００４４】
なお、図３に示したセルベース設計によれば、周辺に設けたモートセルを多段にすることによってもバイアス電流の供給の均等化を図ることができる。
【実施例２】
【００４５】
次に、図４を参照して、本発明の実施例２の超電導単一磁束量子集積回路装置を説明するが、ここでは、比較的小規模な複数の機能回路ブロックに分けて回路設計およびレイアウトした例として示している。
【００４６】
図４は、本発明の実施例２の超電導単一磁束量子集積回路装置の概念的構成図であり、二つの機能回路ブロック２０１，２０２からなる集積回路を示している。各機能回路フロック２０１，２０２の周囲には、実施例１と同様に一端が引き抜き用のグランド接続された薄膜抵抗３３を介してバイアス引き抜き電源線１５１，１５２を通してチップ外に引き抜く。
【００４７】
このように小規模な機能回路ブロック２０１，２０２とすることでこのブロック内でのバイアス電流やグランド電流による磁場の影響をなくすあるいは軽減することができる。また、バイアス電流供給箇所や引き抜き電流箇所、及びその電流量の制御した設計が容易であり、機能回路ブロック２０１，２０２の安定な動作を確保しやすい。
【００４８】
また、機能回路ブロック２０１，２０２間でのＳＦＱパルスの伝搬にはマイクロストリップラインやストリップラインなどの受動的な伝送線路（パッシブトランスミッションライン：ＰＴＬ）３４で接続する。マイクロストリップラインの場合には超電導グランド面を使用するがここには直流バイアス電流は流れない。
【００４９】
この構造により、原理的には供給したバイアス電流は夫々の機能回路ブロック２０１，２０２毎に全て引き抜かれその周辺の超電導グランド面には直流電流は漏れ流れ出ない。したがって、機能回路ブロック２０１，２０２間での直流バイアス電流の相互の影響を避けることができる。
【００５０】
なお、図４では、バイアス引き抜き電源線１５１，１５２に薄膜抵抗３４を設けた場合を示したが、図２の概念図を示したようにバイアス電源線１７１，１７２側にも同様の薄膜抵抗を設けても良い。それによって、機能回路ブロック２０１，２０２の周辺の複数個所からのバイアス電流の供給割合も制御可能となる。
【実施例３】
【００５１】
次に、図５を参照して、本発明の実施例３の超電導単一磁束量子集積回路装置を説明するが、ここでは、比較的小規模な機能回路ブロックとバイアス引き抜き電源線との接続方法として説明する。
【００５２】
図５は、本発明の実施例３の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図であり、正方形に配置された機能回路ブロック２０の４辺全てから直流バイアス電源線１７により直流バイアス電流を供給する。また、それぞれの辺から供給したバイアス電流をチップ内グランドに薄膜抵抗３５を介して接続するバイアス引き出し電源線１５によりグランドを流れるバイアス電流を引き抜く構成としている。
【００５３】
この構成によりバイアス電流の供給と引き抜きによる相殺がより実現されやすい。なお、図においては、バイアス引き抜き電源線１５にのみ低い抵抗値の薄膜抵抗３５を設けているが、直流バイアス電源線１７側にも同様の薄膜抵抗を設けて機能回路ブロック２０の周辺の複数個所からのバイアス電流の供給割合を制御することも可能である。
【実施例４】
【００５４】
次に、図６を参照して、本発明の実施例４の超電導単一磁束量子集積回路装置を説明するが、ここでは、比較的小規模な機能回路ブロックとバイアス引き抜き電源線との接続方法として説明する。
【００５５】
図６は、本発明の実施例４の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図であり、長方形に配置された機能回路ブロック４０の４辺全てから直流バイアス電源線１７により直流バイアス電流を供給する。また、それぞれの辺から供給したバイアス電流をチップ内グランドに薄膜抵抗３５を介して一対の長辺に接続するバイアス引き出し電源線１５によりグランドを流れるバイアス電流を引き抜く構成としている。
【００５６】
基本的にはこの構成により、バイアス電流の供給と引き抜きによる相殺が実現されるが、機能回路ブロック４０内の構成内容によっては上下の一対の長辺のみからのバイアス供給も併用することも可能である。このように各機能ブロックの直流バイアス電源線１７とバイアス引き抜き電源線１５および機能回路ブロック４０との接続に関しては任意に設計することが可能である。
【００５７】
したがって、小規模な機能回路ブロックで最適な設計をし、これらを組み合わせることで安定に動作する中規模あるいは大規模な単一磁束量子集積回路装置を実現することが可能になる。図においては、バイアス引き抜き電源線１５にのみ低い抵抗値の薄膜抵抗３４を設けているが、直流バイアス電源線１７側にも同様の薄膜抵抗を設けて機能回路ブロック４０の周辺の複数個所からのバイアス電流の供給割合を制御することも可能である。
【実施例５】
【００５８】
次に、図７及び図８を参照して、本発明の実施例５の超電導単一磁束量子集積回路装置を説明するが、ここでは、具体的な素子構造及び配線構造を説明する。図７は、Ｎｂ／ＡｌＯｘ／Ａｌ／Ｎｂジョセフソン接合を用いたＮｂ多層薄膜プロセスによる超電導単一磁束量子集積回路装置の断面図である（例えば、上記の非特許文献４参照）。
【００５９】
図に示すように、シリコン基板５１上に、Ｎｂ超電導体を用いてグランド５２１，５２２を形成する。次いで、層間絶縁膜となるＳｉＯ２膜５３を形成後、Ｍｏにより抵抗５６を形成する。また、Ｎｂ超電導体５４からなる下部電極と上部電極との間にＡｌＯｘ／Ａｌを設けてＮｂ／ＡｌＯｘ／Ａｌ／Ｎｂ構造のジョセフソン接合５５を形成する。さらに、図に示すようなＮｂ超電導体と層間絶縁膜を形成後、Ｎｂ超電導体に接続するＡｕ層５７を設ける。
【００６０】
図８は、超電導ＳＦＱ回路に用いる薄膜抵抗の構成図であり、図８（ａ）はＭｏにより形成する場合であり、図８（ｂ）及び図８（ｃ）はＭｏとＡｕ層５７を形成する際に堆積したＡｕ膜５８の一部を利用して並列接続したものである。ここで、図８（ｂ）は最上層のＮｂ超電導体（ＣＴＬ層）とＡｕ層を接続したものであり、図８（ｃ）はジョセフソン接合の上の配線層（ＣＯＵ層）とＡｕ層を接続した場合である。なお、各図における上図は一部透視平面図であり、下図は要部断面図である。
【００６１】
本発明の実施例５においては、このような構造を利用してバイアス引き抜き用の薄膜抵抗を形成する。図８（ａ）に示す構造の場合には、Ｍｏが用いられており、その長さに比べて幅を広くすることでバイアス引き抜き用の低い抵抗値の抵抗が実現可能である。なお、このプロセスでは外部接続用のパッドの表面には金のスパッタ膜や金メッキ膜を使用している。
【００６２】
また、図８（ｂ）或いは図８（ｃ）に示した構造の場合には、Ａｕ膜５８を薄膜抵抗として使用することにより、さらに抵抗値を低くすることが可能である。なお、この場合、Ｍｏ抵抗も並列接続されて併用した構造としているが、Ａｕ膜５８だけでも十分低い抵抗体として使用できるので必ずしも併用する必要はない。
【００６３】
また、これらの薄膜抵抗は、直流バイアス電源線に設けたバイアス電流分配用の薄膜抵抗としても使用できる。ここでは、Ｎｂプロセスの実施例を示したが、ＮｂＮや多層薄膜を用いた集積回路技術が使用可能であればＹＢＣＯなどの高温超電導材料、鉄系の超電導材料の集積回路プロセスを用いることも可能である。
【実施例６】
【００６４】
次に、図９及び図１０を参照して、本発明の実施例６の超電導単一磁束量子集積回路装置を説明するが、図９は、本発明の実施例６の超電導単一磁束量子集積回路装置のレイアウトの全体構成図であり、Ｎｂプロセスを想定してセルベース設計によりレイアウト設計したアナログ／ディジタル変換回路の例である。
【００６５】
図に示すように、小規模な機能回路ブロック毎に設計し、機能回路ブロック間はマイクロストリップラインを用いてＳＦＱパルスの信号伝達を行っている。論理ゲートセルの周辺には多くのモートセルを設けており、これと直流バイアス電源線とを接続してバイアス電流を供給する。また、グランド面に接続されているモートセルの別の配線層とバイアス引き抜き用の抵抗を介してバイアス引き抜き電源線からバイアス電流を引き抜いている。
【００６６】
図１０は、本発明の実施例６の超電導単一磁束量子集積回路装置の各機能回路ブロックのレイアウトの構成図である。図１０（ａ）は機能回路ブロックの対向する２面からバイアス電流の供給と引き抜きを行った例であり、図１０（ｂ）は機能回路ブロックの４面からバイアス電流の供給と引き抜きを行った例である。また、図１０（ｃ）は機能回路ブロックの４面からバイアス電流の供給と引き抜きを行うとともに、機能回路ブロックの周辺にグランド掘り込みを設けた例である。
【００６７】
図１０（ａ）乃至図１０（ｃ）に示すように、直流バイアス電源線とバイアス引き抜き線は上下２層構造になっており、これらを流れる電流が作る磁場は相殺される。本発明においては、原理的には直流バイアス電源線から供給されたバイアス電流は、全てバイアス引き抜き電源線から引き抜かれその周辺には電流を流さない。
【００６８】
また、図１０（ｃ）に示したように、機能回路ブロックの外周を囲むようなグランド面の堀（細い溝）を設けることで、グランド面を流れる電流の経路を制御し、外部への或いは外部からの影響を二重に防御することができる。
【符号の説明】
【００６９】
１１  ＳＦＱ論理ゲート
１２  直流バイアス電源線
１３  バイアス抵抗
１４  グランド
１５，１５１，１５２  バイアス引き抜き電源線
１６  抵抗体
１７，１７１，１７２  直流バイアス電源線
１８  抵抗体
２０，２０１，２０２  機能回路ブロック
２１  論理ゲートセル
２２  モートセル
３１１，３１２  ボンディングパッド
３２１，３２２  ボンディングパッド
３３，３５  薄膜抵抗
３４  伝送線路
４０  機能回路ブロック
５１  シリコン基板
５２１，５２２  グランド
５３  ＳｉＯ２膜
５４  Ｎｂ超電導体
５５  ジョセフソン接合
５６  抵抗
５７  Ａｕ層
５８  Ａｕ膜
９１  ＳＦＱ論理ゲート
９２  直流バイアス電源線
９３  バイアス抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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