(57)【特許請求の範囲】
【請求項１】
半導体基板の表層部における同一の層内に、ドナー不純物を含む第１の不純物領域及びアクセプタ不純物を含む第２の不純物領域のいずれか一方又は両方を形成する第一の不純物領域形成工程と、
前記半導体基板の上方に第１の半導体層を形成する第１の半導体層形成工程と、
前記第１の半導体層の表層部における同一の層内に、ドナー不純物を含む第３の不純物領域とアクセプタ不純物を含む第４の不純物領域のいずれか一方又は両方を形成する第二の不純物領域形成工程と、
前記第１の半導体層の上方に、第２の半導体層を形成する第２の半導体層形成工程と、
前記第２の半導体層の上面から、前記第２の半導体層と、前記第１の半導体層と、前記半導体基板とをエッチングすることで、前記半導体基板と、前記第１の半導体層と、前記第２の半導体層とからなり、かつ、前記第１の不純物領域と前記第２の不純物領域とが、前記第３の不純物領域と前記第４の不純物領域とのいずれかと、前記半導体基板の表面に対して垂直方向に重なり合う複数の第１の島状半導体を形成する島状半導体形成工程と、
前記第１の不純物領域を有する前記第１の島状半導体の底部にドナー不純物を含む第５の不純物領域を形成し、前記第２の不純物領域を有する前記第１の島状半導体の底部にアクセプタ不純物を含む第６の不純物領域を形成する第三の不純物領域形成工程と、
前記第１の島状半導体を囲むようにゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層を囲むようにゲート導体層を形成するゲート導体層形成工程と、
前記ゲート絶縁層、前記ゲート導体層よりも上方に位置し、前記第３の不純物領域を有する前記第１の島状半導体の頂部に、ドナー不純物を含む第７の不純物領域を形成し、前記第４の不純物領域を有する前記第１の島状半導体にはアクセプタ不純物を含む第８の不純物領域を形成する第四の不純物領域形成工程と、を有し、
前記第１の不純物領域と前記第５の不純物領域との一方をソース、他方をドレインとし、前記第１の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第１のＳＧＴ（Surrounding Gate MOS Transistor）と、前記第２の不純物領域と前記第６の不純物領域との一方をソース、他方をドレインとし、前記第１の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第２のＳＧＴとのいずれか一方、又は両方を前記第１の島状半導体の下部側に形成し、
前記第３の不純物領域及び前記第７の不純物領域の内の一方をソース、他方をドレインとし、前記第１の島状半導体の前記第２の半導体層をチャネルとし、前記ゲート導体層をゲートとする第３のＳＧＴと、前記第４の不純物領域と前記第８の不純物領域との一方をソース、他方をドレインとし、前記第１の島状半導体の前記第２の半導体層をチャネルとし、前記ゲート導体層をゲートとする第４のＳＧＴのいずれか一方、又は両方を前記第１の島状半導体の上部側に形成する、
ことを特徴とする、ＳＧＴを有する半導体装置の製造方法。
【請求項２】
半導体基板の深さ方向に対して内部に、ドナー不純物を含む第５の不純物領域及びアクセプタ不純物を含む第６の不純物領域のいずれか一方又は両方を形成する第零の不純物領域形成工程と、
前記半導体基板の表層部の同一の層内に、前記第５の不純物領域の上方にはドナー不純物を含む第１の不純物領域を、前記第６の不純物領域の上方にはアクセプタ不純物を含む第２の不純物領域を形成する第一の不純物領域形成工程と、
前記半導体基板の上方に第１の半導体層を形成する第１の半導体層形成工程と、
前記第１の半導体層の表層部における同一の層内に、ドナー不純物を含む第３の不純物領域とアクセプタ不純物を含む第４の不純物領域のいずれか一方又は両方を形成する第二の不純物領域形成工程と、
前記第１の半導体層の上方に、第２の半導体層を形成する第２の半導体層形成工程と、
前記第２の半導体層の上面から、前記第２の半導体層と、前記第１の半導体層と、前記半導体基板とをエッチングすることで、前記半導体基板と、前記第１の半導体層と、前記第２の半導体層とからなり、かつ、前記第１の不純物領域と前記第２の不純物領域とが、前記第３の不純物領域と前記第４の不純物領域とのいずれかと、前記半導体基板の表面に対して垂直方向に重なり合う複数の第１の島状半導体を形成する島状半導体形成工程と、
前記第１の島状半導体を囲むようにゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層を囲むようにゲート導体層を形成するゲート導体層形成工程と、
前記ゲート絶縁層、前記ゲート導体層よりも上方に位置し、前記第３の不純物領域を有する前記第１の島状半導体の頂部に、ドナー不純物を含む第７の不純物領域を形成し、前記第４の不純物領域を有する前記第１の島状半導体にはアクセプタ不純物を含む第８の不純物領域を形成する第三の不純物領域形成工程と、を有し、
前記第１の不純物領域と前記第５の不純物領域との一方をソース、他方をドレインとし、前記第１の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第１のＳＧＴ（Surrounding Gate MOS Transistor）と、前記第２の不純物領域と前記第６の不純物領域との一方をソース、他方をドレインとし、前記第１の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第２のＳＧＴとのいずれか一方、又は両方を前記第１の島状半導体の下部側に形成し、
前記第３の不純物領域及び前記第７の不純物領域の内の一方をソース、他方をドレインとし、前記第１の島状半導体の前記第２の半導体層をチャネルとし、前記ゲート導体層をゲートとする第３のＳＧＴと、前記第４の不純物領域と前記第８の不純物領域との一方をソース、他方をドレインとし、前記第１の島状半導体の前記第２の半導体層をチャネルとし、前記ゲート導体層をゲートとする第４のＳＧＴのいずれか一方、又は両方を前記第１の島状半導体の上部側に形成する、
ことを特徴とする、ＳＧＴを有する半導体装置の製造方法。
【請求項３】
前記第３の不純物領域、前記第４の不純物領域、前記第７の不純物領域、前記第８の不純物領域の垂直方向の長さを、前記第１の島状半導体の水平断面の直径より大きく形成する、
ことを特徴とする、請求項１又は２に記載のＳＧＴを有する半導体装置の製造方法。
【請求項４】
前記第３の不純物領域の垂直方向の長さを、前記第７の不純物領域の垂直方向の長さより大きく形成し、同じく前記第４の不純物領域の垂直方向の長さを、前記第８の不純物領域の垂直方向の長さより大きく形成する、
ことを特徴とする、請求項１から３のいずれか１項に記載のＳＧＴを有する半導体装置の製造方法。
【請求項５】
回路設計値から定められた前記第１の島状半導体の水平断面の直径を縮小して前記第３のＳＧＴと前記第４のＳＧＴを形成する工程において、
前記第３の不純物領域、前記第４の不純物領域の垂直方向の長さの増加率を、前記第１の島状半導体の水平断面の直径の縮小率のマイナス２乗となる値以上に形成する、
ことを特徴とする、請求項１から４のいずれか１項に記載のＳＧＴを有する半導体装置の製造方法。
【請求項６】
前記第７の不純物領域と、前記第８の不純物領域との、水平断面径の、一方または両方を、前記第１の島状半導体の水平断面径より大きく形成する、
ことを特徴とする、請求項１から５のいずれか１項に記載のＳＧＴを有する半導体装置の製造方法。
【請求項７】
前記島状半導体形成工程の直後において、
前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、及び前記第４の不純物領域のいずれもが、前記第１の島状半導体の側面から露出していない、
ことを特徴とする、請求項１から６のいずれか１項に記載のＳＧＴを有する半導体装置の製造方法。
【請求項８】
前記ゲート絶縁層形成工程の直前において、
前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、及び前記第４の不純物領域のいずれもが、前記第１の島状半導体の側面から露出していない、
ことを特徴とする、請求項１から７のいずれか１項に記載のＳＧＴを有する半導体装置の製造方法。
【請求項９】
前記第二の不純物領域形成工程において、
前記第３の不純物領域と前記第４の不純物領域とが、前記第１の不純物領域と前記第２の不純物領域とに接していない、
ことを特徴とする、請求項１から８のいずれか１項に記載のＳＧＴを有する半導体装置の製造方法。
【請求項１０】
前記第１の不純物領域と前記第２の不純物領域とを前記半導体基板において当該半導体基板の表面よりも内部に形成し、続いて、前記第１の半導体層を形成する、
ことを特徴とする、請求項１から９のいずれか１項に記載のＳＧＴを有する半導体装置の製造方法。
【請求項１１】
前記第３の不純物領域と前記第４の不純物領域とを前記第１の半導体層において当該第１の半導体層の表面よりも内部に形成し、続いて、前記第２の半導体層を形成する、
ことを特徴とする、請求項１から１０のいずれか１項に記載のＳＧＴを有する半導体装置の製造方法。
【請求項１２】
前記第１の不純物領域と前記第５の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第１のＳＧＴと、前記第２の不純物領域と前記第６の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第２のＳＧＴとの、前記第１のＳＧＴと前記第２のＳＧＴとの第１のチャネル長と、
前記第３の不純物領域と前記第７の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第３のＳＧＴと、前記第４の不純物領域と前記第８の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第４のＳＧＴとの、前記第１のＳＧＴと前記第２のＳＧＴの第２のチャネル長とが、互いに異なるように形成する、
ことを特徴とする、請求項１から１１のいずれか１項に記載のＳＧＴを有する半導体装置の製造方法。
【請求項１３】
前記第１の島状半導体、又は、前記第１の島状半導体とは別に第２の島状半導体を形成し、前記第２の島状半導体に、前記第１のＳＧＴ又は前記第２のＳＧＴを形成し、前記第１のＳＧＴ、前記第２のＳＧＴのいずれかの前記ゲート導体層を、電気的に浮遊させるか、又は、グランド電位になるように形成し、前記第１のＳＧＴ又は前記第２のＳＧＴのいずれかが回路上に存在しないように形成する、
ことを特徴とする、請求項１から１２のいずれか１項に記載のＳＧＴを有する半導体装置の製造方法。
【請求項１４】
前記第２の島状半導体に形成された、電気的に浮遊する前記ゲート導体層を有する、いずれかの前記第１のＳＧＴ又は前記第２のＳＧＴの、前記第２の島状半導体の底部又は頂部に、ソース又はドレインとなる不純物領域を形成しない、
ことを特徴とする、請求項１３に記載のＳＧＴを有する半導体装置の製造方法。
【請求項１５】
前記第１の不純物領域、前記第３の不純物領域、前記第５の不純物領域、及び前記第７の不純物領域からなる前記第１のＳＧＴ及び前記第２のＳＧＴで構成された前記第１の島状半導体、又は、前記第２の不純物領域、前記第４の不純物領域、前記第６の不純物領域、及び前記第８の不純物領域からなる前記第１のＳＧＴ及び前記第２のＳＧＴで構成された前記第１の島状半導体の内のいずれか又は両方を形成し、
前記第１のＳＧＴと前記第２のＳＧＴとの前記ゲート導体層を接続して形成する、
ことを特徴とする、請求項１から１４のいずれか１項に記載のＳＧＴを有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＧＴ（Surrounding Gate MOS Transistor）を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＳＧＴは、高集積半導体装置を提供する半導体素子としてますますその用途が拡大しつつある。これに伴い、ＳＧＴを有する半導体装置の更なる高集積化が求められている。
【０００３】
図１３に、代表的なＭＯＳトランジスタを有するＣＭＯＳインバータ回路を示す。図１３に示すように、この回路はＮチャネル型ＭＯＳトランジスタ１００ａとＰチャネル型ＭＯＳトランジスタ１００ｂとから構成される。Ｎチャネル型ＭＯＳトランジスタ１００ａのゲート１０１ａとＰチャネル型ＭＯＳトランジスタ１００ｂのゲート１０１ｂが入力端子Ｖｉに接続される。Ｎチャネル型ＭＯＳトランジスタ１００ａのソース１０２ａとＰチャネル型ＭＯＳトランジスタ１００ｂのソース１０２ｂが出力端子Ｖｏに接続される。Ｐチャネル型ＭＯＳトランジスタ１００ｂのドレイン１０３ｂは電源端子Ｖｄｄに接続され、Ｎチャネル型ＭＯＳトランジスタ１００ａのドレイン１０３ａはグランド端子Ｖｓｓに接続される。この回路では、入力端子Ｖｉに“１”又は“０”に相当する入力電圧が印加されると、反転する“０”又は“１”に相当する出力電圧が出力端子Ｖｏから取り出される。
このようなＣＭＯＳインバータ回路はマイクロプロセッサなどの多くの回路チップに用いられており、ＣＭＯＳインバータ回路の高集積化は直接的にマイクロプロセッサなどの回路チップの縮小化に繋がる。そして、この回路チップの縮小化は、この回路チップの低コスト化に繋がる。
【０００４】
図１４に、従来例のプレナー（Planer）型ＣＭＯＳインバータ回路の断面構造図を示す。図１４に示すように、Ｐ型半導体基板１０４（以下、アクセプタ不純物を含む半導体基板を「Ｐ型半導体基板」と称する。）にＮウエル領域１０５（以下、ドナー不純物を含むＰチャネルＭＯＳトランジスタを形成する半導体領域を「Ｎウエル領域」とする。）が形成される。Ｎウエル領域１０５の表層部とＰ型半導体基板１０４の表層部との間に、素子分離用絶縁層１０６ａ、１０６ｂが形成される。さらに、Ｐ型半導体基板１０４の表面上、及びＮウエル領域１０５の表面上にＰチャネルＭＯＳトランジスタ用ゲート酸化膜１０７ａとＮチャネルＭＯＳトランジスタ用ゲート酸化膜１０７ｂとが形成される。これらゲート酸化膜１０７ａ、１０７ｂ上にＰチャネルＭＯＳトランジスタ用ゲート導体層１０８ａとＮチャネルＭＯＳトランジスタ用ゲート導体層１０８ｂとが形成される。ＰチャネルＭＯＳトランジスタ用ゲート導体層１０８ａの左右両側において、Ｎウエル領域１０５の表面上にドレインＰ＋領域１０９ａ（以下、アクセプタ不純物を多く含む半導体領域を「Ｐ＋領域」とする。）とソースＰ＋領域１０９ｂとが形成される。同様にして、ＮチャネルＭＯＳトランジスタ用ゲート導体層１０８ｂの両側において、Ｐ型半導体基板１０４の表面上にドレインＮ＋領域１１０ｂ（以下、ドナー不純物を多く含む半導体領域を「Ｎ＋領域」とする。）とソースＮ＋領域１１０ａとが形成される。さらに第１の層間絶縁層１１１が形成され、この第１の層間絶縁層１１１であって、Ｐ＋領域１０９ａ、１０９ｂ及びＮ＋領域１１０ａ、１１０ｂの上にコンタクトホール１１２ａ、１１２ｂ、１１２ｃ、１１２ｄが形成される。これらコンタクトホール１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを介して、第１の層間絶縁層１１１上に形成された電源配線金属層ＶｄｄとＰ型ＭＯＳトランジスタ・ドレインＰ＋領域１０９ａとが接続され、第１の層間絶縁層１１１上に形成された出力配線金属層ＶｏとＰチャネルＭＯＳトランジスタのソースＰ＋領域１０９ｂ、及びＮチャネルＭＯＳトランジスタのソースＮ＋領域１１０ａとが接続され、グランド配線金属層ＶｓｓとＮチャネルＭＯＳトランジスタのドレインＮ＋領域１１０ｂとが接続される。さらに、第２の層間絶縁層１１３が形成され、この第２の層間絶縁層１１３に、ＰチャネルＭＯＳトランジスタ用ゲート導体層１０８ａとＮチャネルＭＯＳトランジスタ用ゲート導体層１０８ｂとの上にコンタクトホール１１４ａ、１１４ｂが形成される。さらに、コンタクトホール１１４ａ、１１４ｂを介して、第２の層間絶縁層１１３上に形成された入力配線金属層ＶｉとＰチャネルＭＯＳトランジスタ用ゲート導体層１０８ａとＮチャネルＭＯＳトランジスタ用ゲート導体層１０８ｂとが接続される。
【０００５】
本実施形態において、プレナー型ＣＭＯＳインバータ回路の表面占有面積を縮小するには、Ｐ、ＮチャネルＭＯＳトランジスタのゲート導体層１０８ａ、１０８ｂ、ソース、ドレインＮ＋領域１１０ａ、１１０ｂ、Ｐ＋領域１０９ａ、１０９ｂ、コンタクトホール１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、１１４ａ、１１４ｂ、配線金属層Ｖｉ、Ｖｄｄ、Ｖｏ、ＶｓｓのＰ型半導体基板１０４の表面を上方から見た場合の２次元寸法を小さくすることが必要である。これには、更に加工寸法を小サイズ化するためのリソグラフィ技術やエッチング技術などの高精細な加工技術が必要である。
【０００６】
プレナー型ＭＯＳトランジスタでは、Ｐ、ＮチャネルＭＯＳトランジスタのチャネルはソース、ドレイン間のＰ型半導体基板１０４及びＮウエル領域１０５の表面に沿った水平方向にある。これに対し、ＳＧＴのチャネルは半導体基板表面に対して垂直方向にある（例えば、特許文献１、特許文献２、非特許文献１を参照）。
【０００７】
図１５Ａに、ＮチャネルＳＧＴの構造模式図を示す。
図１５Ａに示すように、Ｐ型又はｉ型（真性型）のＳｉ柱１１５（以下、シリコン半導体柱を「Ｓｉ柱」という。）の上下の位置に、一方がソースの場合に、他方がドレインとなり、一方がドレインの場合に、他方がソースとなるＮ＋領域１１６ａ、１１６ｂが形成されている。ソース、ドレインＮ＋領域１１６ａ、１１６ｂ間のＳｉ柱１１５がチャネル領域１１７となる。このチャネル領域１１７を囲むようにゲート絶縁層１１８が形成され、このゲート絶縁層１１８を囲むようにゲート導体層１１９が形成されている。ＳＧＴではソース、ドレインＮ＋領域１１６ａ、１１６ｂ、チャネル領域１１７、ゲート絶縁層１１８、ゲート導体層１１９が、単一のＳｉ柱１１５に形成される。このため、ＳＧＴの表面占有面積は、見かけ上、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋領域面積に相当するようになる。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有するものと比較して、更なるチップサイズの縮小化が実現可能である。
【０００８】
図１５Ｂに、ＳＧＴを用いたインバータ回路の断面図を示す（例えば、特許文献２を参照）。
図１５Ｂに示すように、絶縁層基板１２０上にｉ層１２１（「ｉ層」は真性型Ｓｉ層を示す。以下、「ｉ層」と呼ぶ。）が形成され、このｉ層１２１上にＰチャネルＳＧＴ用Ｓｉ柱ＳＰ１とＮチャネルＳＧＴ用Ｓｉ柱ＳＰ２とが形成される。
ＰチャネルＳＧＴ用Ｓｉ柱ＳＰ１の下部に繋がるｉ層１２１に、ＰチャネルＳＧＴのソースＰ＋領域１２２が、ｉ層１２１と同層に、かつＳｉ柱ＳＰ１の下部を囲むように形成され、ＮチャネルＳＧＴのソースＮ＋領域１２３が、ｉ層１２１であって、かつＳｉ柱ＳＰ２下部を囲むように形成される。
さらに、ＰチャネルＳＧＴ用Ｓｉ柱ＳＰ１の上部にＰチャネルＳＧＴのドレインＰ＋領域１２４が形成され、ＮチャネルＳＧＴ用Ｓｉ柱ＳＰ２の上部にＮチャネルＳＧＴのドレインＮ＋領域１２５が形成される。
Ｓｉ柱ＳＰ１、ＳＰ２を囲むようにゲート絶縁層１２６ａ、１２６ｂが形成され、ゲート絶縁層１２６ａ、１２６ｂを囲むようにＰチャネルＳＧＴのゲート導体層１２７ａとＮチャネルＳＧＴのゲート導体層１２７ｂが形成されている。
これらゲート導体層１２７ａ、１２７ｂを囲むように絶縁層１２８ａ、１２８ｂが形成されている。
ＰチャネルＳＧＴのソースＰ＋領域１２２とＮチャネルＳＧＴのソースＮ＋領域１２３とはシリサイド層１２９ｂを介して接続される。ＰチャネルＳＧＴのドレインＰ＋領域１２４上にシリサイド層１２９ａが形成され、ＮチャネルＳＧＴのドレインＮ＋領域１２５上にもシリサイド層１２９ｃが形成される。Ｓｉ柱ＳＰ１の上下の位置にあるＰ＋領域１２２、１２４間のｉ層１３０ａがＰチャネルＳＧＴのチャネルとなり、Ｓｉ柱ＳＰ２の上下の位置にあるＮ＋領域１２３、１２５間のｉ層１３０ｂがＮチャネルＳＧＴのチャネルとなる。
【０００９】
続いて、ＣＶＤ（Chemical Vapor deposition）法を用いて、絶縁層基板１２０、ｉ層１２１、Ｓｉ柱ＳＰ１、ＳＰ２を覆うようにＳｉＯ２層１３１を形成し、このＳｉＯ２層１３１にコンタクトホール１３２ａ、１３２ｂ、１３２ｃをＳｉ柱ＳＰ１、ＳＰ２及びＰチャネル及びＮチャネルＳＧＴのソースＰ＋領域１２２、Ｎ＋領域１２３上に形成する。
コンタクトホール１３２ａ、１３２ｂ、１３２ｃを介して、ＳｉＯ２層１３１上に形成された電源配線金属層ＶｄｄとＰチャネルＳＧＴのドレインＰ＋領域１２４、シリサイド層１２９ａとが接続され、コンタクトホール１３２ｂを介してＳｉＯ２層１３１上に形成された出力配線金属層ＶｏとＰチャネルＳＧＴのソースＰ＋領域１２２、ＮチャネルＳＧＴのソースＮ＋領域１２３、シリサイド層１２９ｂとが接続される。さらに、コンタクトホール１３２ｃを介して、ＳｉＯ２層１３１上に形成されたグランド配線金属層ＶｓｓとＮチャネルＳＧＴのドレインＮ＋領域１２５、シリサイド層１２９ｃとが接続される。
さらに、ＰチャネルＳＧＴのゲート導体層１２７ａとＮチャネルＳＧＴのゲート導体層１２７ｂは、互いに接続され、入力配線金属層（図示せず）に繋がっている。このＳＧＴを有するインバータ回路ではＰチャネルＳＧＴとＮチャネルＳＧＴとが、それぞれＳｉ柱ＳＰ１、ＳＰ２内に形成されるため、垂直方向からみた場合の回路面積が縮小される結果、従来例のプレナー型ＭＯＳトランジスタを有するインバータ回路と比較してさらに回路の縮小化が可能となる。
【００１０】
更なるＳＧＴを有する回路チップサイズの縮小化が求められる。これに対し、図１６の構造模式図に示すような単一のＳｉ柱ＳＰａに２個のＳＧＴを形成することによって、垂直方向からみた場合の回路面積が縮小できることが推定されている（例えば、非特許文献２を参照）。
図１６に示すように、Ｓｉ柱ＳＰａの下方にＮチャネルＳＧＴ１３３ａが形成され、このＮチャネルＳＧＴ１３３ａ上にＰチャネルＳＧＴ１３３ｂが形成されたＣＭＯＳインバータ回路が形成されている。Ｓｉ柱ＳＰａの下部にＮチャネルＳＧＴ１３３ａのドレインＮ＋領域１３４ａが形成されており、グランド端子Ｖｓｓに接続される。このドレインＮ＋領域１３４ａ上に、チャネルｉ層１３６ａが形成される。このチャネルｉ層１３６ａの外周部にゲート絶縁層１３７ａが形成され、このゲート絶縁層１３７ａの外周部にＮチャネルＳＧＴ用ゲート導体層１３８ａが形成される。
さらに、チャネルｉ層１３６ａ上にソースＮ＋領域１３４ｂが形成されている。このソースＮ＋領域１３４ｂに接する状態で、ソースＮ＋領域１３４ｂ上にＰチャネルＳＧＴ１３３ｂのソースＰ＋領域１３５ａが形成される。ソースＰ＋領域１３５ａ上に、チャネルｉ層１３６ｂが形成される。チャネルｉ層１３６ｂの外周部にゲート絶縁層１３７ｂが形成され、このゲート絶縁層１３７ｂの外周部にＰチャネルＳＧＴ１３３ｂに使用されるゲート導体層１３８ｂが形成される。
さらに、チャネルｉ層１３６ｂ上のＳｉ柱ＳＰａの頂部にドレインＰ＋領域１３５ｂが形成される。このドレインＰ＋領域１３５ｂは電源端子Ｖｄｄに接続される。Ｎ、ＰチャネルＳＧＴ１３３ａ、１３３ｂのゲート導体層１３８ａ、１３８ｂは入力端子Ｖｉに接続される。そして、ＮチャネルＳＧＴ１３３ａのソースＮ＋領域１３４ｂとＰチャネルＳＧＴ１３３ｂのソースＰ＋領域１３５ａとは出力端子Ｖｉに接続される。
【００１１】
図１６を参照して、ＳＧＴインバータ回路を単一のＳｉ柱ＳＰａ内に形成する場合には、製造上の困難さが問題となる。ＰチャネルＳＧＴ１３３ｂのソースＰ＋領域１３５ａとＮチャネルＳＧＴ１３３ａのソースＮ＋領域１３４ｂとは、Ｓｉ柱ＳＰａの中間にあって、かつＰ＋領域１３５ａとＮ＋領域１３４ｂとが接して形成されることが必要となる。図１４に示す従来例のプレナー型ＭＯＳトランジスタ回路を製造する場合では、従来例のホトリソグラフィ技術を用いて形成されたホトレジスト層をマスクとして用い、Ｐ型半導体基板１０４の上部表面から加速されたドナー及びアクセプタ不純物イオンを注入するイオン注入方法を用いてＮ＋領域１１０ａ、１１０ｂ、Ｐ＋領域１０９ａ、１０９ｂを形成することができる。また、図１５Ｂに示すＳＧＴを有するインバータ回路を形成する場合でも、ホトリソグラフィ技術により形成されたホトレジスト層をマスクとして用い、絶縁基板１２０の上部表面から加速されたドナー及びアクセプタ不純物イオンを注入するイオン注入方法により、Ｎ＋領域１２３、Ｐ＋領域１２２を形成することができる。これに対して、図１６を参照して、単一のＳｉ柱ＳＰａにインバータ回路を形成する場合では、従来例のイオン注入方法によってはＮ＋領域１３４ｂ、Ｐ＋領域１３５ａを形成することができない。これの原因は、従来例のイオン注入法ではＳｉ柱の側面に水平方向からイオンを注入できないことにある。これに代えて、ドナー又はアクセプタ不純物を含む、例えばポリＳｉ又はＳｉＯ２膜からＳｉ柱ＳＰａの中間付近に位置する側面に、ドナー又はアクセプタ不純物をＳｉ柱ＳＰａ内に拡散する方法が考えられる。そのため、Ｓｉ柱ＳＰａ全体を拡散ストッパ膜で覆い、続いて拡散する部分の拡散ストッパ膜を除去し、その後に不純物拡散膜を堆積させて、熱処理を行って、Ｎ＋領域１３４ｂとＰ＋領域１３５ａを形成する。この場合、Ｎ＋領域１３４ｂとＰ＋領域１３５ａとを同時に形成することができないことから、このＮ＋領域１３４ｂ、Ｐ＋領域１３５ａを別々に形成することが必要となる。このため、このＮ＋領域１３４ｂ、Ｐ＋領域１３５ａを垂直方向に精度良く形成することが困難となる。
【００１２】
さらに、例えば図１７Ａに示すような単一のＳｉ柱ＳＰｂに、下方にＰチャネルＳＧＴ１３９ａを形成し、その上にＮチャネルＳＧＴ１３９ｂを形成された構造、又は図１７Ｂに示すような単一のＳｉ柱ＳＰｃに下方にＮチャネルＳＧＴ１４０ａを形成し、さらにその上に同じ構造のＮチャネルＳＧＴ１４０ｂを形成する場合のような、下方にＮ、ＰチャネルＳＧＴが混在し、上方にさらにＮ、ＰチャネルＳＧＴが混在する構造を有するＳＧＴ回路を製造することは、製造上の困難性を増加させる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平２−１８８９６６号公報
【特許文献２】米国特許第８１８８５３７号明細書
【非特許文献】
【００１４】
【非特許文献１】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguch, and Fujio Masuoka : IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
【非特許文献２】Hyoungiun Na and Tetsuo Endoh :"A New Compact SRAM cell by Vertical MOSFET for Low-power and Stable Operation", Memory Workshop (IMW)-2011 3rd IEEE International Digest P1-P4 2011
【非特許文献３】Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka : "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol. 18、 pp.263-267 (1979)
【発明の概要】
【発明が解決しようとする課題】
【００１５】
以上、図１６、図１７Ａ、図１７Ｂを参照して説明したように、単一のＳｉ柱に、ＳＧＴを縦方向に重なり合うように形成し、垂直方向の上下の位置にあるＮチャネル、ＰチャネルＳＧＴの組み合わせが異なるＳｉ柱を複数個形成するＳＧＴを有する半導体装置の製造方法においては、Ｓｉ柱の中間の位置に、ドナー又はアクセプタ不純物を含むＮ＋領域、Ｐ＋領域を所定の位置に精度良く形成することが困難となる。
【課題を解決するための手段】
【００１６】
本発明の第１の観点に係る半導体装置の製造方法は、
半導体基板の表層部における同一の層内に、ドナー不純物を含む第１の不純物領域及びアクセプタ不純物を含む第２の不純物領域のいずれか一方又は両方を形成する第一の不純物領域形成工程と、
前記半導体基板の上方に第１の半導体層を形成する第１の半導体層形成工程と、
前記第１の半導体層の表層部における同一の層内に、ドナー不純物を含む第３の不純物領域とアクセプタ不純物を含む第４の不純物領域のいずれか一方又は両方を形成する第二の不純物領域形成工程と、
前記第１の半導体層の上方に、第２の半導体層を形成する第２の半導体層形成工程と、
前記第２の半導体層の上面から、前記第２の半導体層と、前記第１の半導体層と、前記半導体基板とをエッチングすることで、前記半導体基板と、前記第１の半導体層と、前記第２の半導体層とからなり、かつ、前記第１の不純物領域と前記第２の不純物領域とが、前記第３の不純物領域と前記第４の不純物領域とのいずれかと、前記半導体基板の表面に対して垂直方向に重なり合う複数の第１の島状半導体を形成する島状半導体形成工程と、
前記第１の不純物領域を有する前記第１の島状半導体の底部にドナー不純物を含む第５の不純物領域を形成し、前記第２の不純物領域を有する前記第１の島状半導体の底部にアクセプタ不純物を含む第６の不純物領域を形成する第三の不純物領域形成工程と、
前記第１の島状半導体を囲むようにゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層を囲むようにゲート導体層を形成するゲート導体層形成工程と、
前記ゲート絶縁層、前記ゲート導体層よりも上方に位置し、前記第３の不純物領域を有する前記第１の島状半導体の頂部に、ドナー不純物を含む第７の不純物領域を形成し、前記第４の不純物領域を有する前記第１の島状半導体にはアクセプタ不純物を含む第８の不純物領域を形成する第四の不純物領域形成工程と、を有し、
前記第１の不純物領域と前記第５の不純物領域との一方をソース、他方をドレインとし、前記第１の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第１のＳＧＴ（Surrounding Gate MOS Transistor）と、前記第２の不純物領域と前記第６の不純物領域との一方をソース、他方をドレインとし、前記第１の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第２のＳＧＴとのいずれか一方、又は両方を前記第１の島状半導体の下部側に形成し、
前記第３の不純物領域及び前記第７の不純物領域の内の一方をソース、他方をドレインとし、前記第１の島状半導体の前記第２の半導体層をチャネルとし、前記ゲート導体層をゲートとする第３のＳＧＴと、前記第４の不純物領域と前記第８の不純物領域との一方をソース、他方をドレインとし、前記第１の島状半導体の前記第２の半導体層をチャネルとし、前記ゲート導体層をゲートとする第４のＳＧＴのいずれか一方、又は両方を前記第１の島状半導体の上部側に形成する、
ことを特徴とする。
本発明の第２の観点に係る半導体装置の製造方法は、
半導体基板の深さ方向に対して内部に、ドナー不純物を含む第５の不純物領域及びアクセプタ不純物を含む第６の不純物領域のいずれか一方又は両方を形成する第零の不純物領域形成工程と、
前記半導体基板の表層部の同一の層内に、前記第５の不純物領域の上方にはドナー不純物を含む第１の不純物領域を、前記第６の不純物領域の上方にはアクセプタ不純物を含む第２の不純物領域を形成する第一の不純物領域形成工程と、
前記半導体基板の上方に第１の半導体層を形成する第１の半導体層形成工程と、
前記第１の半導体層の表層部における同一の層内に、ドナー不純物を含む第３の不純物領域とアクセプタ不純物を含む第４の不純物領域のいずれか一方又は両方を形成する第二の不純物領域形成工程と、
前記第１の半導体層の上方に、第２の半導体層を形成する第２の半導体層形成工程と、
前記第２の半導体層の上面から、前記第２の半導体層と、前記第１の半導体層と、前記半導体基板とをエッチングすることで、前記半導体基板と、前記第１の半導体層と、前記第２の半導体層とからなり、かつ、前記第１の不純物領域と前記第２の不純物領域とが、前記第３の不純物領域と前記第４の不純物領域とのいずれかと、前記半導体基板の表面に対して垂直方向に重なり合う複数の第１の島状半導体を形成する島状半導体形成工程と、
前記第１の島状半導体を囲むようにゲート絶縁層を形成するゲート絶縁層形成工程と、
前記ゲート絶縁層を囲むようにゲート導体層を形成するゲート導体層形成工程と、
前記ゲート絶縁層、前記ゲート導体層よりも上方に位置し、前記第３の不純物領域を有する前記第１の島状半導体の頂部に、ドナー不純物を含む第７の不純物領域を形成し、前記第４の不純物領域を有する前記第１の島状半導体にはアクセプタ不純物を含む第８の不純物領域を形成する第三の不純物領域形成工程と、を有し、
前記第１の不純物領域と前記第５の不純物領域との一方をソース、他方をドレインとし、前記第１の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第１のＳＧＴ（Surrounding Gate MOS Transistor）と、前記第２の不純物領域と前記第６の不純物領域との一方をソース、他方をドレインとし、前記第１の島状半導体の前記半導体基板をチャネルとし、前記ゲート導体層をゲートとする第２のＳＧＴとのいずれか一方、又は両方を前記第１の島状半導体の下部側に形成し、
前記第３の不純物領域及び前記第７の不純物領域の内の一方をソース、他方をドレインとし、前記第１の島状半導体の前記第２の半導体層をチャネルとし、前記ゲート導体層をゲートとする第３のＳＧＴと、前記第４の不純物領域と前記第８の不純物領域との一方をソース、他方をドレインとし、前記第１の島状半導体の前記第２の半導体層をチャネルとし、前記ゲート導体層をゲートとする第４のＳＧＴのいずれか一方、又は両方を前記第１の島状半導体の上部側に形成する、
ことを特徴とする。
【００１７】
前記第３の不純物領域、前記第４の不純物領域、前記第７の不純物領域、前記第８の不純物領域の垂直方向の長さを、前記第１の島状半導体の水平断面の直径より大きく形成する、ことが好ましい。
【００１８】
前記第３の不純物領域の垂直方向の長さを、前記第７の不純物領域の垂直方向の長さより大きく形成し、同じく前記第４の不純物領域の垂直方向の長さを、前記第８の不純物領域の垂直方向の長さより大きく形成する、ことが好ましい。
【００１９】
回路設計値から定められた前記第１の島状半導体の水平断面の直径を縮小して前記第３のＳＧＴと前記第４のＳＧＴを形成する工程において、
前記第３の不純物領域、前記第４の不純物領域の垂直方向の長さの増加率を、前記第１の島状半導体の水平断面の直径の縮小率のマイナス２乗となる値以上に形成する、ことが好ましい。
【００２０】
前記第７の不純物領域と、前記第８の不純物領域との、水平断面径の、一方または両方を、前記第１の島状半導体の水平断面径より大きく形成する、ことが好ましい。
【００２１】
前記島状半導体形成工程の直後において、
前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、及び前記第４の不純物領域のいずれもが、前記第１の島状半導体の側面から露出していない、ことが好ましい。
【００２２】
前記ゲート絶縁層形成工程の直前において、
前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、及び前記第４の不純物領域のいずれもが、前記第１の島状半導体の側面から露出していない、ことが好ましい。
【００２３】
前記第二の不純物領域形成工程において、
前記第３の不純物領域と前記第４の不純物領域とが、前記第１の不純物領域と前記第２の不純物領域とに接していない、ことが好ましい。
【００２４】
前記第１の不純物領域と前記第２の不純物領域とを前記半導体基板において当該半導体基板の表面よりも内部に形成し、続いて、前記第１の半導体層を形成する、ことが好ましい。
【００２５】
前記第３の不純物領域と前記第４の不純物領域とを前記第１の半導体層において当該第１の半導体層の表面よりも内部に形成し、続いて、前記第２の半導体層を形成する、ことが好ましい。
【００２７】
前記第１の不純物領域と前記第５の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第１のＳＧＴと、前記第２の不純物領域と前記第６の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第２のＳＧＴとの、前記第１のＳＧＴと前記第２のＳＧＴとの第１のチャネル長と、
前記第３の不純物領域と前記第７の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第３のＳＧＴと、前記第４の不純物領域と前記第８の不純物領域のソース、ドレイン間の前記半導体基板をチャネルとする前記第４のＳＧＴとの、前記第１のＳＧＴと前記第２のＳＧＴの第２のチャネル長とが、互いに異なるように形成する、ことが好ましい。
【００２８】
前記第１の島状半導体、又は、前記第１の島状半導体とは別に第２の島状半導体を形成し、前記第２の島状半導体に、前記第１のＳＧＴ又は前記第２のＳＧＴを形成し、前記第１のＳＧＴ、前記第２のＳＧＴのいずれかの前記ゲート導体層を、電気的に浮遊させるか、又は、グランド電位になるように形成し、前記第１のＳＧＴ又は前記第２のＳＧＴのいずれかが回路上に存在しないように形成する、ことが好ましい。
【００２９】
前記第２の島状半導体に形成された、電気的に浮遊する前記ゲート導体層を有する、いずれかの前記第１のＳＧＴ又は前記第２のＳＧＴの、前記第２の島状半導体の底部又は頂部に、ソース又はドレインとなる不純物領域を形成しない、ことが好ましい。
【００３０】
前記第１の不純物領域、前記第３の不純物領域、前記第５の不純物領域、及び前記第７の不純物領域からなる前記第１のＳＧＴ及び前記第２のＳＧＴで構成された前記第１の島状半導体、又は、前記第２の不純物領域、前記第４の不純物領域、前記第６の不純物領域、及び前記第８の不純物領域からなる前記第１のＳＧＴ及び前記第２のＳＧＴで構成された前記第１の島状半導体の内のいずれか又は両方を形成し、
前記第１のＳＧＴと前記第２のＳＧＴとの前記ゲート導体層を接続して形成する、
ことが好ましい。
【発明の効果】
【００３１】
本発明によれば、単一の半導体柱に縦方向に複数のＳＧＴを形成する回路を製造するにあたり、ＳＧＴのソース又はドレインを構成する、ドナー又はアクセプタ不純物を含むＮ＋領域又はＰ＋領域を、ＳＧＴ間における所定の位置に高精度に形成することが可能となる。
【図面の簡単な説明】
【００３２】
【図１Ａ】本発明の第１実施形態に係るＳＲＡＭセル回路図である。
【図１Ｂ】第１実施形態に係るＳＲＡＭセル回路が４個のＳｉ柱で形成された場合の構造模式図である。
【図１Ｃ】第１実施形態に係るＳＲＡＭセル回路のＳｉ柱の配置を示す平面図である。
【図２Ａ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｂ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｃ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｄ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｅ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｆ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｇ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｈ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｉ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｊ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｋ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｌ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｍ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｎ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｏ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｐ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｑ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｒ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｓ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｔ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｕ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｖ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図２Ｗ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＳＲＡＭセルの平面図と断面構造図である。
【図３Ａ】本発明の第２実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図３Ｂ】第２実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図３Ｃ】第２実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図３Ｄ】第２実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図４】第２実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図５】本発明の第３実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図６Ａ】本発明の第４実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図６Ｂ】第４実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図７Ａ】本発明の第５実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図７Ｂ】第５実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図８Ａ】本発明の第６実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図８Ｂ】第６実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図９Ａ】本発明の第７実施形態に係るＳＲＡＭセル回路図である。
【図９Ｂ】第７実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図９Ｃ】第７実施形態に係るＳＲＡＭセルの平面図と断面構造図である。
【図１０Ａ】本発明の第８実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するための断面構造図である。
【図１０Ｂ】第８実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するための断面構造図である。
【図１１】本発明の第９実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するための断面構造図である。
【図１２】本発明の第１０実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するための断面構造図である。
【図１３】従来例のＣＭＯＳインバータ回路図である。
【図１４】従来例のプレナー型ＣＭＯＳインバータ回路の断面図である。
【図１５Ａ】従来例のＳＧＴを示す模式構造図である。
【図１５Ｂ】従来例のＳＧＴを有するＣＭＯＳインバータ回路の断面構造図である。
【図１６】従来例の単一のＳｉ柱に、下方にＮチャネルＳＧＴを、上方にＰチャネルＳＧＴが形成された構造を示す模式構造図である。
【図１７Ａ】従来例の単一のＳｉ柱に、下方にＰチャネルＳＧＴを、上方にＮチャネルＳＧＴが形成された構造を示す模式構造図である。
【図１７Ｂ】従来例の単一のＳｉ柱に、上方及び下方共にＮチャネルＳＧＴが形成された構造を示す模式構造図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施形態に係るＳＧＴを有する半導体装置の製造方法について、図面を参照しながら説明する。
【００３４】
（第１実施形態）
図１Ａ〜図１Ｃ、図２Ａ〜図２Ｗに本発明の第１実施形態に係るＳＧＴを有する半導体装置の製造方法を示す。
【００３５】
図１Ａに本実施形態のＳＲＡＭ（Static Random Access Memory）セルの回路図を示す。
図１Ａに示すように、本ＳＲＡＭセルは２個のインバータ回路ＩＶ１、ＩＶ２を含む。インバータ回路ＩＶ１は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐ１と、駆動トランジスタとしての並列に接続された２個のＮチャネルＳＧＴ_Ｎ１１、Ｎ１２と、から構成されている。インバータ回路ＩＶ２は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐ２と、駆動トランジスタとしての、並列に接続された２個のＮチャネルＳＧＴ_Ｎ２１、Ｎ２２と、から構成されている。インバータ回路ＩＶ１のＰチャネルＳＧＴ_Ｐ１が、ＮチャネルＳＧＴ_Ｎ１１、Ｎ１２のゲートに繋がっており、インバータ回路ＩＶ２のＰチャネルＳＧＴ_Ｐ２のソースがＮチャネルＳＧＴ_Ｎ２１、Ｎ２２のソースに接続されている。これと同様にして、ＰチャネルＳＧＴ_Ｐ２がＮチャネルＳＧＴ_Ｎ２１、Ｎ２２のゲートに繋がっており、インバータ回路ＩＶ１のＰチャネルＳＧＴ_Ｐ１のソースがＮチャネルＳＧＴ_Ｎ１１、Ｎ１２のソースに接続されている。
【００３６】
ＰチャネルＳＧＴ_Ｐ１、Ｐ２のドレインは電源電圧配線Ｖｄｄに接続されている。そして、ＮチャネルＳＧＴ_Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２のドレインはグランド配線Ｖｓｓに接続されている。インバータ回路ＩＶ１、ＩＶ２の両側に選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２がある。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線配線金属層ＷＬに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のソース、ドレインはＮチャネルＳＧＴ_Ｎ１１、Ｎ１２、ＰチャネルＳＧＴ_Ｐ１のソースと反転ビット線配線金属層ＢＬＢに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のソース、ドレインはＮチャネルＳＧＴ_Ｎ２１、Ｎ２２、ＰチャネルＳＧＴ_Ｐ２のソースとビット線配線金属層ＢＬに接続されている。このように、本実施形態のＳＲＡＭ回路は、２個のＰチャネルＳＧＴ_Ｐ１、Ｐ２と、６個のＮチャネルＳＧＴ_Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２、ＳＮ１、ＳＮ２との合計８個のＳＧＴとから構成されている。
【００３７】
図１Ｂに、図１Ａに示すＳＲＡＭセル回路が、４個のＳｉ柱Ｈ１、Ｈ２、Ｈ３、Ｈ４に形成されている場合の構造模式図を示す。
図１Ｂに示すように、Ｓｉ柱Ｈ１の下部にインバータ回路ＩＶ１の駆動ＮチャネルＳＧＴ_Ｎ１１が形成され、Ｓｉ柱Ｈ１の上部に選択ＮチャネルＳＧＴ_ＳＮ１が形成されている。Ｓｉ柱Ｈ２の下部にインバータ回路ＩＶ１の駆動ＮチャネルＳＧＴ_Ｎ１２が形成され、Ｓｉ柱Ｈ２の上部に負荷ＰチャネルＳＧＴ_Ｐ１が形成されている。Ｓｉ柱Ｈ３の下部にインバータ回路ＩＶ２の駆動ＮチャネルＳＧＴ_Ｎ２２が形成され、Ｓｉ柱Ｈ３の上部に負荷ＰチャネルＳＧＴ_Ｐ２が形成されている。Ｓｉ柱Ｈ４の下部に駆動ＮチャネルＳＧＴ_Ｎ２１が形成され、Ｓｉ柱Ｈ４の上部に選択ＮチャネルＳＧＴ_ＳＮ２が形成されている。
【００３８】
Ｓｉ柱Ｈ１の下部に形成された駆動ＮチャネルＳＧＴ_Ｎ１１では、Ｓｉ柱Ｈ１の下方から上方に亘ってドレインＮ＋領域１ａ、チャネルｉ層２ａ、ソースＮ＋領域３ａがこの順で繋がるように形成され、チャネルｉ層２ａを囲むようにゲート絶縁層４ａが形成されている。さらに、ゲート絶縁層４ａを囲むようにゲート導体層５ａが形成されている。Ｓｉ柱Ｈ１の上部に形成された選択ＮチャネルＳＧＴ_ＳＮ１では、下方から上方に亘ってドレインＮ＋領域６ａ、チャネルｉ層７ａ、ソースＮ＋領域８ａがこの順で繋がるように形成され、チャネルｉ層７ａを囲むようにゲート絶縁層９ａが形成されている。さらに、ゲート絶縁層９ａを囲むようにゲート導体層１０ａが形成されている。Ｓｉ柱Ｈ２の下部に形成された駆動ＮチャネルＳＧＴ_Ｎ１２では、Ｓｉ柱Ｈ２の下方から上方に亘ってドレインＮ＋領域１ｂ、チャネルｉ層２ｂ、ソースＮ＋領域３ｂがこの順で繋がるように形成され、チャネルｉ層２ｂを囲むようにゲート絶縁層４ｂが形成されている。さらに、ゲート絶縁層４ｂを囲むようにゲート導体層５ｂが形成されている。Ｓｉ柱Ｈ２の上部に形成された負荷ＰチャネルＳＧＴ_Ｐ１では、下方から上方に亘ってソースＰ＋領域６ｂ、チャネルｉ層７ｂ、ドレインＰ＋領域８ｂが繋がるように形成され、チャネルｉ層７ｂを囲むようにゲート絶縁層９ｂが形成されている。さらに、ゲート絶縁層９ｂを囲むようにゲート導体層１０ｂが形成されている。
【００３９】
図１Ｂに示すように、Ｓｉ柱Ｈ３の下部に形成された駆動ＮチャネルＳＧＴ_Ｎ２２では、Ｓｉ柱Ｈ３の下方から上方に亘ってドレインＮ＋領域１ｃ、チャネルｉ層２ｃ、ソースＮ＋領域３ｃがこの順で繋がるように形成されている。さらに、チャネルｉ層２ｃを囲むようにゲート絶縁層４ｃが形成され、ゲート絶縁層４ｃを囲むようにゲート導体層５ｃが形成されている。Ｓｉ柱Ｈ３の上部に形成された負荷ＰチャネルＳＧＴ_Ｐ２では、下方から上方に亘ってソースＰ＋領域６ｃ、チャネルｉ層７ｃ、ドレインＰ＋領域８ｃがこの順で繋がるように形成され、チャネルｉ層７ｃを囲むようにゲート絶縁層９ｃが形成されている。さらに、ゲート絶縁層９ｃを囲むようにゲート導体層１０ｃが形成されている。Ｓｉ柱Ｈ４の下部に形成された駆動ＮチャネルＳＧＴ_Ｎ２１では、Ｓｉ柱Ｈ４の下方から上方に亘ってドレインＮ＋領域１ｄ、チャネルｉ層２ｄ、ソースＮ＋領域３ｄが繋がって形成され、チャネルｉ層２ｄを囲むようにゲート絶縁層４ｄが形成されている。さらに、ゲート絶縁層４ｄを囲むようにゲート導体層５ｄが形成されている。Ｓｉ柱Ｈ４の上部に形成された選択ＮチャネルＳＧＴ_ＳＮ２は、下方から上方に亘ってソースＮ＋領域６ｄ、チャネルｉ層７ｄ、ドレインＮ＋領域８ｄがこの順で繋がるように形成されている。さらに、チャネルｉ層７ｄを囲むようにゲート絶縁層９ｄが形成され、ゲート絶縁層９ｄを囲むようにゲート導体層１０ｄが形成されている。
【００４０】
インバータ回路ＩＶ１の負荷ＰチャネルＳＧＴ_Ｐ１は、ＮチャネルＳＧＴ_Ｎ１１、Ｎ１２のゲート導体層１０ｂ、５ｂ、５ａに繋がっており、ゲート導体層１０ｂ、５ｂ、５ａは、負荷ＰチャネルＳＧＴ_Ｐ２のソースＰ＋領域６ｃと駆動ＮチャネルＳＧＴ_Ｎ２１、Ｎ２２のソースＮ＋領域３ｃ、３ｄとに接続されている。同様にして、負荷ＰチャネルＳＧＴ_Ｐ２は駆動ＮチャネルＳＧＴ_Ｎ２１、Ｎ２２のゲート導体層１０ｃ、５ｃ、５ｄに繋がっており、負荷ＰチャネルＳＧＴ_Ｐ１のソースＰ＋領域６ｂと駆動ＮチャネルＳＧＴ_Ｎ１１、Ｎ１２のソースＮ＋領域３ａ、３ｂとに接続されている。
【００４１】
負荷ＰチャネルＳＧＴ_Ｐ１、Ｐ２のドレインＰ＋領域８ｂ、８ｃは電源電圧配線Ｖｄｄに接続されている。さらに、駆動ＮチャネルＳＧＴ_Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２のドレインＮ＋領域１ａ、１ｂ、１ｃ、１ｄはグランド配線Ｖｓｓに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲート導体層１０ａ、１０ｄはワード線配線金属層ＷＬに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のＮ＋領域６ａはＮチャネルＳＧＴ_Ｎ１１、Ｎ１２のソースＮ＋領域３ａ、３ｂ及び負荷ＰチャネルＳＧＴ_Ｐ１のソースＰ＋領域６ｂに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のＮ＋領域６ｄは駆動ＮチャネルＳＧＴ_Ｎ２１、Ｎ２２のソースＮ＋領域３ｃ、３ｄ及び負荷ＰチャネルＳＧＴ_Ｐ２のソースＰ＋領域６ｃに接続されている。さらに、選択ＮチャネルＳＧＴ_ＳＮ１のＮ＋領域８ａは反転ビット線配線金属層ＢＬＢに接続され、選択ＮチャネルＳＧＴ_ＳＮ２のＮ＋領域８ｄはビット線配線金属層ＢＬに接続されている。本実施形態では、以上のようにして、ＳＲＡＭセルを構成する８個のＳＧＴが４つのＳｉ柱Ｈ１、Ｈ２、Ｈ３、Ｈ４に形成されている。
【００４２】
図１Ｃは、図１Ｂに示すＳＲＡＭセル回路の構造模式図に示されるＳｉ柱Ｈ１、Ｈ２、Ｈ３、Ｈ４の平面配置図である。図１Ｃに示すように、Ｓｉ柱Ｈ１、Ｈ２、Ｈ３、Ｈ４を含む破線領域１１内に単一のＳＲＡＭセルが形成されている。Ｓｉ柱Ｈ１、Ｈ２を含む２点鎖線領域１２ａ内にインバータ回路ＩＶ１と選択ＮチャネルＳＧＴ_ＳＮ１が形成され、Ｓｉ柱Ｈ３、Ｈ４を含む２点鎖線領域１２ｂ内にインバータ回路ＩＶ２と選択ＮチャネルＳＧＴ_ＳＮ２とが形成されている。Ｓｉ柱Ｈ５、Ｈ６は、垂直方向に隣接するＳＲＡＭセルの駆動ＮチャネルＳＧＴと選択ＮチャネルＳＧＴとからなるＳｉ柱である。Ｓｉ柱Ｈ１、Ｈ２、Ｈ６とＳｉ柱Ｈ５、Ｈ３、Ｈ４とはそれぞれ水平方向の直線上に配置されている。さらに、Ｓｉ柱Ｈ１、Ｈ５とＳｉ柱Ｈ２、Ｈ３とＳｉ柱Ｈ６、Ｈ４とがそれぞれ垂直方向の直線上に配置されている。そして、このようなＳＲＡＭ装置においては、点線領域１１のＳＲＡＭセルが基板上に２次元状に配置されている。
【００４３】
図２Ａに、ＳＲＡＭセル回路の製造方法の最初の製造工程を説明するために、図１Ｃに示すＳｉ柱Ｈ１〜Ｈ６が配置された領域の平面図と断面構造図とを示す。図２Ａにおいて、（ａ）は平面図であり、（ｂ）はＸ−Ｘ’線（図１ＣにおけるＸ−Ｘ’線と対応している。）に沿った断面構造図を示し、（ｃ）はＹ−Ｙ’線（図１ＣにおけるＹ−Ｙ’線と対応している。）に沿った断面構造図を示す。以下の説明で用いる各図面においても、（ａ）、（ｂ）、（ｃ）の関係は同じである。
【００４４】
以下、図２Ａ〜図２Ｗを参照しながら、図１Ａ、図１Ｂ、図１Ｃに示すＳＲＡＭセル回路の製造方法について説明する。
まず、図２Ａに示すように、ｉ層基板１３上にＳｉＯ２層１４を例えば熱酸化法で形成する。このＳｉＯ２層１４上から砒素イオン（Ａｓ＋）をイオン注入し、ｉ層基板１３の表層部にＮ＋領域１５を形成する。
【００４５】
続いて、図２Ｂに示すように、レジスト層２０とＳｉＯ２層１４を除去し、Ｎ＋領域１５上に、例えば低温エピタキシャル成長法を用いてｉ層１６を形成する。さらに、ｉ層１６上に、例えばＣＶＤ法を用いてＳｉＯ２層１７を形成する。続いて、ＳｉＯ２層１７上において、Ｓｉ柱Ｈ５、Ｈ１、Ｈ４、Ｈ６が形成される領域を覆うようにレジスト層１８ａ、１８ｂを形成する。さらに、ｉ層基板１３の上面からアクセプタ不純物イオンであるボロンイオン（Ｂ＋）をイオン注入し、レジスト層１８ａ、１８ｂが覆われていないｉ層１６中にＰ＋領域１９を形成する。
【００４６】
続いて、図２Ｃに示すように、レジスト層１８ａ、１８ｂを除去し、ＳｉＯ２層１７上のＳｉ柱Ｈ２、Ｈ３が存在する領域を覆うようにレジスト層２０を形成する。そして、ｉ層基板１３上面からドナー不純物である砒素イオン（Ａｓ＋）をイオン注入し、ｉ層１６にＮ＋領域２１ａ、２１ｂを形成する。
【００４７】
続いて、図２Ｄに示すように、ＳｉＯ２層１７を除去し、それにより露出するＮ＋領域２１ａ、２１ｂとＰ＋領域１９上に、例えば低温Ｓｉエピタキシャル成長法を用いてｉ層２２を形成する。
【００４８】
続いて、図２Ｅに示すように、ＳｉＯ２層２３ａ、２３ｂ、２３ｃをエッチングマスクとして、例えばＲＩＥ（Reactive Ion Etching）法によって、ｉ層２２、Ｎ＋領域２１ａ、２１ｂ、Ｐ＋領域１９、Ｎ＋領域１５、ｉ層基板１３をそれぞれエッチングすることでＳｉ柱Ｈ１〜Ｈ６を形成する。これによって、Ｓｉ柱Ｈ５において、ｉ層基板１３ａよりも上方にｉ層２４ａ、Ｎ＋領域２５ａ、Ｎ＋領域２６ａ、ｉ層２７ａ、ＳｉＯ２層２３ａが形成される。Ｓｉ柱Ｈ３においては、ｉ層基板１３ａよりも上方にｉ層２４ｂ、Ｎ＋領域２５ｂ、Ｐ＋領域２６ｂ、ｉ層２７ｂ、ＳｉＯ２層２３ｂが形成される。Ｓｉ柱Ｈ４においては、ｉ層基板１３ａよりも上方にｉ層２４ｃ、Ｎ＋領域２５ｃ、Ｎ＋領域２６ｃ、ｉ層２７ｃ、ＳｉＯ２層２３ｃが形成される。Ｓｉ柱Ｈ１、Ｈ２、Ｈ６についても同様である。
【００４９】
続いて、図２Ｆに示すように、ｉ層基板１３ａ、Ｓｉ柱Ｈ１〜Ｈ６上にＣＶＤ法を用いてＳｉＯ２層を堆積し、続いて、このＳｉＯ２層全体を等方性プラズマエッチ法を用いてエッチングし、これによって、Ｓｉ柱Ｈ１〜Ｈ６の側面のＳｉＯ２層を除去し、ｉ層基板１３ａ上にＳｉＯ２層２８ａ、２８ｂ、２８ｃ、２８ｄを残存させる。ここでは、ＳｉＯ２層２８ａ、２８ｂ、２８ｃ、２８ｄは、ＣＶＤ法で堆積すると、Ｓｉ柱Ｈ１〜Ｈ６の側面に薄く堆積され、ｉ層基板１３ａ上には厚く堆積される現象を利用している。さらに、熱酸化法によって、Ｓｉ柱Ｈ１〜Ｈ６の外周部にＳｉＯ２層２９ａ、２９ｂ、２９ｃ、２９ｄ、２９ｅ、２９ｆを形成する。
【００５０】
続いて、図２Ｇに示すように、ｉ層基板１３ａの上面に垂直方向からドナー不純物砒素イオン（Ａｓ＋）をイオン注入し、Ｓｉ柱Ｈ１〜Ｈ６間のｉ層基板１３ａの表層部にＮ＋領域３０ａ、３０ｂ、３０ｃ、３０ｄを形成する。これらＮ＋領域３０ａ、３０ｂ、３０ｃ、３０ｄはＳｉ柱Ｈ１〜Ｈ６の外側に位置するｉ層基板１３ａの表層部によって互いに繋がっている。
【００５１】
続いて、図２Ｈに示すように、Ｓｉ柱Ｈ１〜Ｈ６の外周部のＳｉＯ２層２９ａ、２９ｂ、２９ｃ、２９ｄ、２９ｅ、２９ｆを除去した後、新たにＳｉ柱Ｈ１〜Ｈ６の外周部に熱酸化法を用いてゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃを形成し、続いて、全体に例えばＡＬＤ（Atomic Layer Deposition）法によるゲート金属層である窒化チタン（ＴｉＮ）層３２と、ＣＶＤ法によるＳｉＯ２層３５とを形成する。
【００５２】
続いて、図２Ｉに示すように、リソグラフィ法とＲＩＥエッチング法を用いて、Ｓｉ柱Ｈ３、Ｈ４を覆うとともに、互いに繋がるＴｉＮ層３２ｂ、ＳｉＯ２層３５ｂを形成する。また、それと同時に、Ｓｉ柱Ｈ５を覆うようにＴｉＮ層３２ａ、ＳｉＯ２層３５ａが形成される。（ａ）の平面におけるＳｉ柱Ｈ１、Ｈ２、Ｈ６においても、それと同様にＴｉＮ層３２ｃ、３２ｄ、ＳｉＯ２層３５ｃ、３５ｄが形成される。
【００５３】
続いて、図２Ｊに示すように、Ｓｉ柱Ｈ１〜Ｈ６の下部のｉ層基板１３ａ上に、例えば窒化Ｓｉ（ＳｉＮ）層３６を形成する。ここで、ＳｉＮ層３６の表面はＳｉ柱Ｈ１〜Ｈ６のＮ＋領域２５ａ、２５ｂ、２５ｃが形成されている垂直方向の幅内に位置させる。
【００５４】
続いて、図２Ｋに示すように、ＳｉＮ層３６上に、レジスト層３７を形成する。次に、例えば約２００℃の熱処理を行うことでレジスト層３７の平坦化を行う。ここで、レジスト層３７の表面はＮ＋領域２６ａ、２６ｃ、Ｐ＋領域２６ｂが形成されている垂直方向の幅内に位置させる。その後、弗酸（ＨＦ）ガスを全体に供給する。このＨＦガスはレジスト層３７内に拡散され、レジスト層３７内にある水分と反応して液体ＨＦが形成される。この液体ＨＦはレジスト層３７に接しているＳｉＯ２層３５ａ、３５ｂをエッチングする。そして、レジスト層３７を除去する（エッチングのメカニズムについては非特許文献３を参照）。
【００５５】
続いて、図２Ｌに示すように、レジスト層３７と接しているＳｉＯ２層３５ａ、３５ｂがエッチングされ、ＴｉＮ層３２ａ、３２ｂの露出領域３８ａ、３８ｂ、３８ｃがＳｉ柱Ｈ５、Ｈ３、Ｈ４の外周部に出現するようになる。それと同時に、Ｓｉ柱Ｈ１、Ｈ２、Ｈ６の外周部においても、レジスト層３７と接する位置のＴｉＮ層３２ｃ、３２ｄが露出するようになる。これにより、Ｓｉ柱Ｈ５においては、ＳｉＯ２層３５ａの下部が分離されてＳｉＯ２層３５ｅが形成され、Ｈ３においては、ＳｉＯ２層３５ｂの下部が分離されてＳｉＯ２層３５ｆが形成され、Ｓｉ柱Ｈ４においては、ＳｉＯ２層３５ｂの上部が分離されてＳｉＯ２層３５ｉが形成される。それと同様に、Ｓｉ柱Ｈ１、Ｈ２の下部にＳｉＯ２層３５ｇが形成され、Ｓｉ柱Ｈ６の下部にＳｉＯ２層３５ｈが形成される。
【００５６】
続いて、図２Ｍに示すように、ＳｉＯ２層３５ａ、３５ｂ、３５ｉ、３５ｅ、３５ｆをエッチングマスクとして用い、ＴｉＮ層３２ａ、３２ｂ、３２ｃ、３２ｄをエッチングする。このエッチングによって、Ｓｉ柱Ｈ５においては、ＴｉＮ層３２ａの下部が分離されてＴｉＮ層３２ｅが形成され、Ｓｉ柱Ｈ３においては、ＴｉＮ層３２ｂの下部が分離されＴｉＮ層３２ｆが形成される。さらに、Ｓｉ柱Ｈ４においては、ＴｉＮ層３２ｂの上部が分離されＴｉＮ層３２ｉが形成される。それと同様に、Ｓｉ柱Ｈ１、Ｈ２の下部にＴｉＮ層３２ｇが形成され、Ｓｉ柱Ｈ６の下部にＴｉＮ層３２ｈが形成される。以上の処理によって、（ａ）に示すように、上面から観察すると、Ｓｉ柱Ｈ１〜Ｈ６において、ＴｉＮ層３２ｅ、３２ｆ、３２ｇ、３２ｈが配置された状態となる。さらに（ｂ）に示すようにＴｉＮ層３２ａ、３２ｂ、３２ｉ、３２ｅ、３２ｆをエッチングマスクにしてゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃをエッチングする。ここで、ＳｉＯ２層３５ａ、３５ｂの膜厚をゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃの膜厚よりも厚くしておくことで、ゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃのエッチング後において、ＳｉＯ２層３５ａ、３５ｂ、３５ｉを残存させる。ゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃはＳｉ柱Ｈ５、Ｈ３、Ｈ４の上下に分離され、下部がゲートＳｉＯ２層３４ｄ、３４ｅ、３４ｆとなる。
【００５７】
続いて、図２Ｎ（ｂ）に示すように、ＴｉＮ層３２ａ、３２ｂ、３２ｉ、３２ｅ、３２ｆの露出部分を酸化させ、酸化Ｔｉ（ＴｉＯ）層４０ａ、４０ｂ、４０ｃ、４１ａ、４１ｂ、４１ｃを形成する。さらにその後、全体にＣＶＤ法によってＳｉＯ２層４２を形成する。ここでは、ＳｉＯ２層４２はＳｉ柱Ｈ１〜Ｈ６の側面では薄く、Ｓｉ柱Ｈ１〜Ｈ６の頂部及びＳｉＮ層３６の表面上では厚く堆積される。
【００５８】
続いて、図２Ｏに示すように、前述したレジスト層３７を形成する方法と同じ形成方法を用いて、レジスト層４３を形成する。レジスト層４３の上面位置は、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４のＮ＋層２６ａ、２６ｃ、Ｐ＋領域２６ｂの垂直方向の幅内に位置させる。そして、ＨＦガスをＳｉ柱Ｈ１〜Ｈ６の上面から供給する。このようにして、図２Ｋと同様に、レジスト層４３にＨＦガスが拡散され、レジスト層４３内の水分と反応して液体ＨＦが形成され、この液体ＨＦによってレジスト層４３に接しているＳｉＯ２層４２がエッチングされる。
【００５９】
続いて、図２Ｐに示すように、レジスト層４３を除去すると、レジスト層４３に接していたＳｉＯ２層４２がエッチングされ、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４のＮ＋領域２５ａ、２５ｂ、２５ｃ、２６ａ、２６ｃとＰ＋領域２６ｂの側面の露出領域４４ａ、４４ｂ、４４ｃとが得られる。ここで、ＳｉＯ２層４２の内、ＳｉＮ層３６上に堆積されたＳｉＯ２層４２ｄはレジスト層４３に接しているが、Ｓｉ柱Ｈ１〜Ｈ６の側面のＳｉＯ２層４２ａ、４２ｂ、４２ｃよりも膜厚が厚いため、ＳｉＮ層３６上に残存するようになる。
【００６０】
続いて、図２Ｑに示すように、例えばポリＳｉ層をシリサイド化させた導体層４５ａ、４５ｂ、４５ｃ、４５ｄをＮ＋領域２５ａ、２５ｂ、２５ｃ、２６ａ、２６ｃとＰ＋領域２６ｂとに接続して形成する。導体層４５ｂは、Ｓｉ柱Ｈ３のＮ＋領域２５ｂ、Ｐ＋領域２６ｂと、Ｓｉ柱Ｈ４のＮ＋領域２５ｃ、２６ｃとを繋ぐことで形成される。隣のＳＲＡＭセルのＳｉ柱Ｈ５のＮ＋領域２５ａ、２６ａは導体層４５ａに接続されている。また、導体層４５ｃは、Ｓｉ柱Ｈ１、Ｈ２において接続されている。そして、導体層４５ｄは、隣のＳＲＡＭセルのＳｉ柱Ｈ６において接続されている。
【００６１】
続いて、図２Ｒに示すように、例えばＳｉＮ層４６を、その表面位置がＳｉ柱Ｈ１〜Ｈ６の上部ｉ領域２７ａ、２７ｂ、２７ｃの中央部近傍に位置するように形成する。
【００６２】
続いて、図２Ｓに示すように、図２Ｋ、図２Ｏで説明した方法と同じくレジスト層を形成し、その後ＨＦガスをそのレジスト層の上面から供給し、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４の側面のＳｉＯ２層３５ａ、３５ｂ、３５ｃ、４２ａ、４２ｂ、４２ｃをエッチングし、さらに図２Ｑで説明した方法で導体層４７ａ、４７ｂ、４７ｃ、４７ｄを形成する。導体層４７ａはＳｉ柱Ｈ５の上部ＴｉＮ層３２ａと接続され、導体層４７ｂはＳｉ柱Ｈ３の上部ＴｉＮ層３２ｂと接続され、導体層４７ｄはＳｉ柱Ｈ４の上部ＴｉＮ層３２ｉと接続される。さらに、図２Ｓ（ａ）に示すように、導体層４７ａはＳｉ柱Ｈ５、Ｈ１に繋げて形成され、導体層４７ｄはＳｉ柱Ｈ４、Ｈ６に繋げて形成される。
【００６３】
続いて、図２Ｔに示すように、レジスト層４８を、その表面位置がＳｉ柱Ｈ１〜Ｈ６頂部よりも低い位置になるように形成する。
【００６４】
続いて、図２Ｕに示すように、レジスト層４８をエッチングマスクとして用い、ＳｉＯ２層４２ａ、４２ｂ、４２ｃ、３５ａ、３５ｂ、３５ｃ、ＴｉＮ層３２ａ、３２ｂ、３２ｉ、ゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃをエッチングし、さらに、レジスト層４８を除去する。続いて、ＳｉＯ２層４２ａ、４２ｂ、４２ｃ、３５ａ、３５ｂ、３５ｃ、ＴｉＮ層３２ａ、３２ｂ、３２ｉ、ゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃをイオン注入ストッパ層とするイオン注入法によってＳｉ柱Ｈ１、Ｈ４、Ｈ５、Ｈ６の頂部にＮ＋領域４９ａ、４９ｃ、４９ｄ、４９ｆを形成し、Ｓｉ柱Ｈ３、Ｈ２の頂部にＰ＋領域４９ｂ、４９ｅを形成する。
【００６５】
続いて、図２Ｖに示すように、ＣＶＤ法を用いて全体にＳｉＯ２層５０を形成し、Ｓｉ柱Ｈ５の頂部にあるＮ＋領域４９ａ上にコンタクトホール５１ａを形成し、Ｓｉ柱Ｈ３の外周部に繋がる下部ＴｉＮ層３２ｆ（下部ＴｉＮ層３２ｆの上方に導体層４７ｂが形成されている。）上にコンタクトホール５１ｂを形成する。続いて、Ｓｉ柱Ｈ３の頂部にあるＰ＋領域４９ｂ上にコンタクトホール５１ｃを形成し、導体層４５ｂ上にコンタクトホール５１ｄを形成し、Ｓｉ柱Ｈ４の頂部のＮ＋領域４９ｃ上にコンタクトホール５１ｅを形成する。続いて、Ｓｉ柱Ｈ１の頂部のＮ＋領域４９ｄ上にコンタクトホール５１ｆを形成し、導体層４５ｃ上にコンタクトホール５１ｇを形成し、Ｓｉ柱Ｈ２の頂部のＰ＋領域４９ｅ上にコンタクトホール５１ｈを形成する。続いて、下部ＴｉＮ層３２ｇ（上方に導体層４７ｃが形成される。）上にコンタクトホール５１ｉを形成し、Ｓｉ柱Ｈ６の頂部のＮ＋領域４９ｆ上にコンタクトホール５１ｊを形成する。
【００６６】
その後、コンタクトホール５１ａを介してＳｉ柱Ｈ５の頂部のＮ＋領域４９ａと繋がったビット線配線金属層ＢＬａを形成し、コンタクトホール５１ｆを介してＳｉ柱Ｈ１の頂部のＮ＋領域４９ｄと繋がった反転ビット線配線金属層ＢＬＢａを形成する。続いて、コンタクトホール５１ｂ、５１ｇを介してＳｉ柱Ｈ３の下部ＴｉＮ層３２ｆ、導体層４７ｂと導体層４５ｃを繋げた金属配線層５２ａを形成し、コンタクトホール５１ｃ、５１ｈを介してＳｉ柱Ｈ３、Ｈ２の頂部のＰ＋領域４９ｂ、４９ｅを接続した電源線金属配線層Ｖｄｄを形成し、コンタクトホール５１ｄ、５１ｉを介してＳｉ柱Ｈ２の下部ＴｉＮ層３２ｇ、導体層４７ｃと導体層４５ｂを繋げた金属配線層５２ｂを形成する。続いて、コンタクトホール５１ｅを介してＳｉ柱Ｈ４の頂部のＮ＋領域４９ｃと繋がるビット線配線金属層ＢＬｂを形成し、コンタクトホール５１ｊを介してＳｉ柱Ｈ６の頂部のＮ＋領域４９ｆと繋がった反転ビット線配線金属層ＢＬＢｂを形成する。
【００６７】
続いて、図２Ｗに示すように、ＣＶＤ法を用いてＳｉＯ２層５３を形成し、導体層４７ａ、４７ｄ上にコンタクトホール５４ａ、５４ｂを形成し、コンタクトホール５４ａ、５４ｂを介して導体層４７ａ、４７ｄを繋げたワード線配線金属層ＷＬを形成する。
【００６８】
なお、図２Ｗ（ｂ）に示すように、チャネルｉ層２７ａ、２７ｂ、２７ｃの下方に形成されたＮ＋領域２６ａ、Ｐ＋領域２６ｂ、Ｎ＋領域２６ｃの厚さをＬｂ、上方に形成されたＮ＋領域４９ａ、Ｐ＋領域４９ｂ、Ｎ＋流域４９ｃの厚さをＬｔ、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４の水平断面における直径をＤｐとしたとき、Ｌｂ、ＬｔはＤｐより大きいことが好ましい。なぜなら、ＳＧＴの水平方向の微細化はリソグラフィ技術やその他の加工技術により困難であるものの、ＳＧＴの垂直方向の加工は水平方向の加工よりも容易に行えるからである。上記構成は、Ｓｉ柱Ｈ１、Ｈ２、Ｈ６に形成されるＳＧＴにも適用できる。
【００６９】
また、回路集積度を上げるために、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４の上部に形成されたＳＧＴを微細化し、ＤｐをΔＤｐだけ減少させる場合、下方の不純物領域２６ａ、２６ｂ、２６ｃに含まれるドナー又はアクセプタ不純物原子数を維持するためには、次式を満たすようにＬｂをΔＬｂだけ増やせばよい。
π（Ｄｐ／２）２Ｌｂ＝π（（（Ｄｐ−ΔＤｐ）／２）２（Ｌｂ＋ΔＬｂ）・・（１）
この式は次式に書き換えられる。
（Ｌｂ＋ΔＬｂ）／Ｌｂ＝（（Ｄｐ−ΔＤｐ）／Ｄｐ）−２  ・・・・・・・・（２）
即ち、Ｄｐを減少させる場合、Ｌｂの増加率（Ｌｂ＋ΔＬｂ）／Ｌｂは、Ｄｐの縮小率（Ｄｐ−ΔＤｐ）／Ｄｐのマイナス２乗以上になるように設定すればよい。
Ｄｐの縮小にともない必要とされるＬｂの増加率は急激に増加するものの、上述のように、ＳＧＴの垂直方向の加工は、リソグラフィ技術など加工技術により制限を受ける水平方向の加工よりも容易に行えるため、こうした急激な増加も問題とはならない。
なお、上記の設定は、上方の不純物領域４６ａ、４６ｂ、４６ｃの厚さＬｔにも適用できるし、Ｓｉ柱Ｈ１、Ｈ２、Ｈ６に形成されるＳＧＴの上下の不純物領域にも適用できる。
【００７０】
以上のとおり、図２Ａ〜図２Ｗに示す製造方法によって、図１Ａの回路図、図１Ｂの模式構造図、図１ＣのＳｉ柱配置図に示すＳＲＡＭセル回路が形成される。
【００７１】
上述した第１実施形態に係る半導体装置の製造方法によれば、図１ＢにおけるＳＧＴのソース又はドレインとなるＮ＋領域３ａ、３ｂ、３ｃ、３ｄ、６ａ、６ｂ、６ｃ、６ｄは、図２Ａ〜図２Ｄに示すように、Ｓｉ柱Ｈ１〜Ｈ６を形成する前に、ｉ層基板１３とｉ層２２に挟まれて積層に形成される。これによって、例えば図２Ｊ〜図２Ｍに示すＳＧＴのソース又はドレイン不純物層になる領域を、ＳｉＯ２層３２、ＴｉＮ層３２ａ、３２ｂ、ゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃをエッチングした後で、ドナー又はアクセプタ不純物を拡散させて形成することが不要となる。
【００７２】
図２Ｅに示す、Ｓｉ柱Ｈ１〜Ｈ６の下部のＮ＋領域２５ａ、２５ｂ、２５ｃは、図２Ａに示すように、砒素イオンを注入することにより、同じ深さに同じ不純物濃度分布を持ったＮ＋領域１５により、均一な状態に形成される。同様に、上部Ｎ＋領域２６ａ、２６ｃ、Ｐ＋領域２６ｂは、図２Ｂ及び図２Ｃに示すように、砒素イオンの注入、続くボロンイオンの注入によって、同じ深さ位置に同じ不純物濃度分布を有するＮ＋領域２１ａ、２１ｂ、Ｐ＋領域１９によって、均一な状態に形成される。これにより、Ｓｉ柱Ｈ１〜Ｈ６のＮ＋領域２５ａ、２５ｂ、２５ｃ、２６ａ、２６ｃ、Ｐ＋領域２６ｂが、Ｓｉ柱Ｈ１〜Ｈ６の柱構造の内部に垂直方向に、高精度に、かつ容易に形成される。
【００７３】
（第２実施形態）
以下、図３Ａ〜図３Ｄ、図４を用いて、第２実施形態に係るＳＧＴを有する半導体装置の製造方法について説明する。
【００７４】
第１実施形態の図２Ｅにおいては、ＳｉＯ２層２３ａ、２３ｂ、２３ｃをエッチングマスクとして、例えばＲＩＥ（Reactive Ion Etching）法を用い、ｉ層２２、Ｎ＋領域２１ａ、２１ｂ、Ｐ＋領域１９、Ｎ＋領域１５、ｉ層基板１３をエッチングすることでＳｉ柱Ｈ１〜Ｈ６を形成する。そしてこれにより、Ｓｉ柱Ｈ１〜Ｈ６の側面からドナー及びアクセプタ不純物を多く含むＮ＋領域２５ａ、２５ｂ、２５ｃ、２６ａ、２６ｃとＰ＋領域２６ｂとの表面を露出させる。第１実施形態では、続いて、図２Ｆに示すように、熱酸化法にてＳｉＯ２層２９ａ、２９ｂ、２９ｃを形成する際に、表面が外部に露出しているＮ＋領域２５ａ、２５ｂ、２５ｃ、２６ａ、２６ｃとＰ＋領域２６ｂとからドナー及びアクセプタ不純物が外部に侵出して、ＳＧＴのチャネルになるｉ領域２４ａ、２４ｂ、２４ｃ、２７ａ、２７ｂ、２７ｃに再拡散する。このような構成では、ＳＧＴの特性が不十分になったり、ＳＧＴの特性にバラツキが生じることがあった。本実施形態に示す製造方法によればこのような問題が解消されるようになる。
【００７５】
図３Ａに示すように、ｉ層基板１３上にＳｉＯ２層１４を例えば熱酸化法で形成する。このＳｉＯ２層１４上に形成されたレジスト層６０をマスクとして用い、ｉ層基板１３の上方から砒素イオン（Ａｓ＋）のイオン注入を行い、ｉ層基板１３の表層部にＮ＋領域６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆを形成する。
【００７６】
続いて、図３Ｂに示すように、ＳｉＯ２層１４を除去し、Ｎ＋領域６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆ及びｉ層基板１３上に、例えば低温エピタキシャル成長法を用いてｉ層１６を形成する。そして、ｉ層１６上に、例えばＣＶＤ法を用いてＳｉＯ２層１７を形成する。その後、Ｎ＋領域６１ａ、６１ｃ、６１ｄ、６１ｆと垂直方向に重なり合うように、ｉ層１６内にＮ＋領域６３ａ、６３ｂ、６３ｃ、６３ｄを、レジスト層６２をマスクとして用いた砒素イオン注入によって形成する。
【００７７】
続いて、図３Ｃに示すように、レジスト層６２を除去し、新たなレジスト層６４を形成し、このレジスト層６４をマスクとして用い、ボロンイオン注入を行い、Ｎ＋領域６１ｂ、６１ｅと垂直方向に重なり合うｉ層１６内にＰ＋領域６５ａ、６５ｂを形成する。
【００７８】
続いて、図３Ｄに示すように、図２Ｄ、図２Ｅに示す製造方法を用いて、Ｓｉ柱Ｈ１〜Ｈ６を形成する。ここでは、Ｎ＋領域６１ａ、６１ｂ、６１ｃ、６３ａ、６３ｂ、６３ｃ、６３ｄとＰ＋領域６５ａ、６５ｂとの側面がＳｉ柱Ｈ１〜Ｈ６の内部に位置するように形成される。その後、図２Ｆ〜図２Ｗに示す製造方法によって製造する。図２Ｗの工程に至るまでに途中で行う熱工程によって、ドナー及びアクセプタ不純物の熱拡散が行われ、Ｎ＋領域６１ａ、６１ｂ、６１ｃ、６３ａ、６３ｂとＰ＋領域６５ａ、６５ｂとが導体層４５ａ、４５ｂ、４５ｃ、４５ｄ（図２Ｑ参照）に接続される。
【００７９】
本実施形態の製造方法によれば、図３Ｄに示す状態から、Ｓｉ柱Ｈ１〜Ｈ６の表面及びｉ層基板１３ａの表面を酸化させる工程では、Ｎ＋領域６１ａ、６１ｂ、６１ｃ、６３ａ、６３ｂとＰ＋領域６５ａ、６５ｂがＳｉ柱Ｈ１〜Ｈ６の側面から露出していないので、Ｎ＋領域６１ａ、６１ｂ、６１ｃ、６３ａ、６３ｂとＰ＋領域６５ａ、６５ｂからドナー及びアクセプタ不純物が外部に侵出するようになり、ＳＧＴのチャネルになるｉ領域２４ａ、２４ｂ、２４ｃ、２７ａ、２７ｂ、２７ｃに再拡散されることはない。これによってＳＧＴの特性低下や、バラツキが生じる問題が解消される。
【００８０】
また、図４に示すように、第１実施形態の図２Ｈに至る工程において、即ち、Ｓｉ柱Ｈ１〜Ｈ６の外周部にゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃ、ＴｉＮ層３２、ＳｉＯ２層３５を形成した後において、Ｎ＋領域６１ａ、６１ｂ、６１ｃ、６３ａ、６３ｂとＰ＋領域６５ａ、６５ｂとがＳｉ柱Ｈ１〜Ｈ６の内側に位置するように形成する。これにより、少なくともゲートＳｉＯ２層３４ａ、３４ｂ、３４ｃを形成する以前では、Ｓｉ柱Ｈ１〜Ｈ６の表面が露出することがあっても、Ｎ＋領域６１ａ、６１ｂ、６１ｃ、６３ａ、６３ｂとＰ＋領域６５ａ、６５ｂがＳｉ柱Ｈ１〜Ｈ６の側面から露出していないので、ドナー及びアクセプタ不純物が外部に出ることが防止される。
【００８１】
（第３実施形態）
以下、図５を参照しながら、第３実施形態に係る半導体装置の製造方法を説明する。
【００８２】
図５に示すように、ｉ層基板１３の表層部に砒素イオン注入によってＮ＋領域６７を形成し、このＮ＋領域６７上に例えば低温Ｓｉエピタキシャル成長によってｉ層６８を形成し、このｉ層６８上にＳｉＯ２層６９を形成する。そして、図２Ｂ、図２Ｃに示す方法によって、ｉ層６８の表層部にＮ＋領域７０ａ、７０ｃ、Ｐ＋領域７０ｂを砒素及びボロンのイオン注入によって形成する。これにより、ｉ層６８の下部に砒素、ボロンがイオン注入されていないｉ層７１を形成する。第１実施形態における断面構造（図２Ｃ参照）との相違点は、レジスト層２０を除去した段階で、図５ではｉ層７１が存在するのに対して、図２Ｃではｉ層７１に対応する層が存在しないことにある。
【００８３】
図２Ｃに示すＮ＋領域１５、２１ａ、２１ｂとＰ＋領域１９とには、ＳＧＴの低い抵抗値のソース又はドレインが求められる。このため、砒素及びボロン原子がＳｉの固溶限界に近い高濃度になるようにイオン注入される。そして、その後の熱工程において、Ｎ＋領域１５及びＮ＋領域１５に接するＮ＋領域２１ａ、２１ｂとＰ＋領域１９との境界において、急速に砒素及びボロンが高濃度の状態で混合するようになる。この場合では、この境界部分において結晶欠陥が発生し易くなる。このように結晶欠陥が発生すると、この結晶欠陥が、ＳＧＴのチャネルになるｉ領域２４ａ、２４ｂ、２４ｃ、２７ａ、２７ｂ、２７ｃまで伸びることで、ＳＧＴの特性を劣化させる可能性が生じる。これに対して、本実施形態の製造方法によれば、Ｎ＋領域６７と上部のＮ＋領域７０ａ、７０ｃ、Ｐ＋領域７０ｂの間にｉ層７１が存在するため、これ以後の熱工程では、最初の段階では低濃度の砒素とボロンの相互拡散が生じるようになるので、上記のような結晶欠陥の発生が抑制される。
【００８４】
（第４実施形態）
以下、図６Ａ、図６Ｂを参照しながら、第４実施形態に係るＳＧＴを有する半導体装置の製造方法について説明する。
【００８５】
図６Ａに示すように、ｉ層基板１３の表層近傍の領域に砒素イオン注入によってＮ＋領域６７ａを形成し、ｉ層１３表層部にｉ層７１ａを形成する。ｉ層７１ａの形成は砒素イオン注入によるｉ層基板１３の深さ方向での砒素不純物分布がＮ＋領域６７ａ中に存在するように加速電圧を調整することで行う。ｉ層７１ａ上に例えば低温Ｓｉエピタキシャル成長によってｉ層６８ａを形成し、ｉ層６８ａ上にＳｉＯ２層６９ａを形成する。そして、ｉ層６８ａに、図２Ｂ、図２Ｃで示すものと同様なＮ＋領域７０ａ、７０ｃ、Ｐ＋領域７０ｂを砒素及びボロンのイオン注入によって形成する。
【００８６】
図６Ａに示す半導体装置の断面構造は図５に示すものと同じであるが、図５におけるｉ層７１はＮ＋層６７上に直接、低温Ｓｉエピタキシャル成長を用いて形成しているため、ｉ層７１内に結晶欠陥が発生しやすい。これに対し、図６Ａに示す製造方法においては、砒素不純物を高濃度に含んでいないｉ層７１ａ上にｉ層６８ａを低温Ｓｉエピタキシャル成長によって形成するので、ｉ層６８ａ内での結晶欠陥の発生が抑制される。
【００８７】
また、図６Ｂに示すように、ｉ層７１ａ上に低温Ｓｉエピタキシャル成長によって形成させたｉ層６８ｃにおいて、その表層部にｉ層７２を残存させ、下部に図６Ａと同じようにイオン注入によってＮ＋領域７０ａ、７０ｃ、Ｐ＋領域７０ｂを形成させる。そして、ＳｉＯ２層６９ａを除去した後、図２Ｄで示すように、ｉ層２２を低温Ｓｉエピタキシャル成長を用いて形成させる。このようにして、ドナー又はアクセプタ不純物を高濃度に含まないｉ層７２上にｉ層２２を低温Ｓｉエピタキシャル成長を用いて形成するので、ｉ層７２との境界付近でのｉ層２２ａにおける結晶欠陥の発生が抑制される。
【００８８】
（第５実施形態）
以下、図７Ａ、図７Ｂを参照しながら、第５実施形態に係るＳＧＴを有する半導体装置の製造方法について説明する。
【００８９】
図７Ａに示すように、ｉ層基板１３ｂ上に、例えば低温Ｓｉエピタキシャル成長を用いてＮ＋領域７３とｉ層１３ｃを連続して形成し、続いてｉ層１３ｃ表層にＮ＋領域１５を形成する。続いて、図２Ｄに示すように、Ｎ＋領域１５上にＮ＋領域２１ａ、２１ｂ、Ｐ＋領域１９を形成し、この上にｉ層２２を形成する。それ以後は、図２Ｇに示すＮ＋領域３０ａ、３０ｂ、３０ｃ、３０ｄを形成する工程を行うことなく、図２Ｅ〜図２Ｗに示す工程と同じ工程を行う。
【００９０】
これによって、図７Ｂに示すように、ｉ層基板１３ｂ上にあって、かつＳｉ柱Ｈ１〜Ｈ６の下部に繋がってＮ＋領域７３ａが形成される。図２Ｇの製造方法においては、加速された砒素イオンをｉ層基板１３ａ上方からイオン注入してＮ＋領域３０ａ、３０ｂ、３０ｃ、３０ｄを形成する。この場合、ｉ層基板１３ａの表面で反射された砒素イオンがＳｉ柱Ｈ１〜Ｈ６のＳＧＴのチャネルになるｉ領域２４ａ、２４ｂ、２４ｃ、２７ａ、２７ｂ、２７ｃに注入される可能性が生じる。これによって、Ｓｉ柱Ｈ１〜Ｈ６に形成されたＳＧＴの特性が劣化する。これに対して、本実施形態の製造方法では、Ｓｉ柱Ｈ１〜Ｈ６を形成する以前から、Ｎ＋領域７３が形成されているため、このような特性低下を防ぐことができる。
【００９１】
（第６実施形態）
以下、図８Ａ、図８Ｂを参照しながら、第６実施形態に係るＳＧＴを有する半導体装置の製造方法について説明する。
【００９２】
従来例の、１個のＳｉ柱に１個のＳＧＴを形成するＳＧＴを有する半導体装置の製造方法では、同じ高さの複数のＳｉ柱を基板上に形成し、これらＳｉ柱の上下の位置にチャネル領域を挟んでソース又はドレインとなるドナー又はアクセプタ不純物層を形成した。このため、従来例の１個のＳｉ柱に１個のＳＧＴを形成するＳＧＴを有する半導体装置では、別の工程を追加しない限り、基板上に作られたＮチャネル及びＰチャネルＳＧＴのチャネル長は等しくなってしまう。このため、回路設計においてＮチャネル、ＰチャネルＳＧＴのチャネル長を変更することができない。これに対し、本実施形態では１個のＳｉ柱の上下の位置にそれぞれＳＧＴを形成するので、この１個のＳｉ柱の上下の位置にある各々のＳＧＴのチャネル長が設計要求に基づいて容易に変更可能となる。
【００９３】
本実施形態では、図８Ａに示すように、Ｓｉ柱Ｈ１〜Ｈ６の中央部にあるＮ＋領域２５ａ、２５ｂ、２５ｃは同じ高さ位置に、かつ同時に形成され、これらＮ＋領域２５ａ、２５ｂ、２５ｃ上のＮ＋領域２６ａ、２６ｃ及びＰ＋領域２６ｂも同じ高さ位置に形成される。Ｓｉ柱Ｈ１〜Ｈ６の高さはいずれもＬ１となるが、ｉ層基板１３ａの表面からＮ＋領域２５ａ、２５ｂ、２５ｃとＮ＋領域２６ａ、２６ｃ、Ｐ＋領域２６ｂとの境界までの垂直方向の長さＬ２と、Ｎ＋領域２５ａ、２５ｂ、２５ｃの垂直方向の長さＬ３と、Ｎ＋領域２６ａ、２６ｃ、Ｐ＋領域２６ｂの垂直方向の長さＬ４と、図２Ｕに示すＳｉ柱Ｈ１〜Ｈ６の頂部に形成されるＮ＋領域４９ａ、４９ｃ、Ｐ＋領域４９ｂが形成される予定の部分の垂直方向の長さＬ５と、を設定することにより、Ｓｉ柱Ｈ１〜Ｈ６の上下の位置に形成するＳＧＴのチャネル長を変更することができる。
【００９４】
図８Ｂに示すように、上記した製造方法によって、Ｓｉ柱Ｈ１〜Ｈ６の下部にあるＮ＋領域７３ａとＮ＋領域２５ａ、２５ｂ、２５ｃとの間に位置するｉ領域２４ａ、２４ｂ、２４ｃの垂直方向の長さで決定されるチャネル長Ｌｄと、Ｓｉ柱Ｈ１〜Ｈ６の上部にあるＮ＋領域４９ａ、４９ｃ、Ｐ＋領域４９ｂとＮ＋領域２６ａ、２６ｃ、Ｐ＋領域２６ｂとの間に位置するｉ領域２７ａ、２７ｂ、２７ｃの垂直方向の長さで決定されるチャネル長Ｌｕを設計要求に基づく所定の長さとすることができる。そして、本実施形態の製造方法では、従来のプレナー型ＭＯＳトランジスタのようにチャネル幅を広げることによる回路面積の増大はなく、Ｓｉ柱Ｈ１〜Ｈ６の上下の位置に形成されたＳＧＴのチャネル長Ｌｄ、Ｌｕを変更することで、ＣＭＯＳトランジスタに設計要求に基づく所要の駆動能力を設定可能となる。
【００９５】
また、図１５Ｂに示す、従来例の単一のＳｉ柱に１個のＳＧＴを形成する製造方法では、全てのＮチャネル、ＰチャネルＳＧＴのチャネル長が同じになるため、Ｎチャネル、ＰチャネルＳＧＴのチャネル長を設計要求に基づいて変更することができないが、本実施形態ではチャネル長Ｌｄ、Ｌｕを設計要求に基づいて所定の長さに設定することが容易である。
【００９６】
（第７実施形態）
以下、図９Ａ〜図９Ｃを参照しながら、第７実施形態に係るＳＧＴを有する半導体装置の製造方法について説明する。
【００９７】
図９Ａに示すＳＲＡＭセル回路図は、図１Ａに示すＳＲＡＭセル回路図において駆動用ＮチャネルＳＧＴ_Ｎ１１、Ｎ２１が存在しないＳＲＡＭセルである。
【００９８】
本実施形態では、図９Ｂに示すように、Ｓｉ柱Ｈ３の底部に、ｉ層基板１３ａにＮ＋領域７５を形成し、Ｓｉ柱Ｈ５、Ｈ４の底部にはＮ＋領域を形成しない。同様に、Ｓｉ柱Ｈ２の底部のｉ層基板１３ａ上にＮ＋領域を形成し、Ｓｉ柱Ｈ１、Ｈ６の底部にはＮ＋領域を形成しない。そして、図２ＷではＳｉ柱Ｈ３、Ｈ４の底部で繋がっていたゲート導電層であるＴｉＮ層３２ｆを分離し、Ｓｉ柱Ｈ４の下部に電気的に浮遊するＴｉＮ層３２ｊを形成する。同様にＳｉ柱Ｈ５でも分離されたＴｉＮ層３２ｋを形成する。Ｓｉ柱Ｈ１、Ｈ２、Ｈ６においても同様にＴｉＮ層の分離が行われる。これによって、Ｓｉ柱Ｈ５、Ｈ４、Ｈ１、Ｈ６の下部のＳＧＴは電流が流れることがなく、電気的に浮遊するＳＧＴになるため、図９Ｂに示すＳＲＡＭセル回路が実現される。
【００９９】
また、図９Ｃに示すように、図９Ｂで用いたｉ層基板１３ｂの代わりに、ＳｉＯ２基板７６上にｉ層７７ａ、７７ｂ、７７ｃを形成し、これらｉ層７７ａ、７７ｂ、７７ｃ上にＳｉ柱Ｈ５、Ｈ３、Ｈ４を形成し、Ｓｉ柱Ｈ５、Ｈ４の底部にはＮ＋領域を形成せず、Ｓｉ柱Ｈ３、Ｈ４の底部で繋がるゲート導電層であるＴｉＮ層３２ｆを分離して、Ｓｉ柱Ｈ４の下部に電気的に浮遊するＴｉＮ層３２ｊを形成する。Ｓｉ柱Ｈ１、Ｈ２、Ｈ６においても、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４と同様に形成する。これによっても、図９Ｂに示すＳＲＡＭセル回路が実現される。
【０１００】
また、図９Ｂにおいて、Ｓｉ柱Ｈ５、Ｈ４、Ｈ１、Ｈ６の底部にＮ＋領域を形成する場合、ＳＧＴをエンファンス型にして、Ｓｉ柱Ｈ５、Ｈ４、Ｈ１、Ｈ６の下部のＳＧＴのＴｉＮ層３２ｋ、３２ｊを電気的に浮遊させるか、ＴｉＮ層３２ｋ、３２ｊをグランド金属配線に接続し、Ｓｉ柱Ｈ１、Ｈ２、Ｈ６においても、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４と同様に形成すればよい。これによっても上記構成と同様な効果が得られる。
【０１０１】
図９Ｂ（ｂ）に示すように、Ｓｉ柱Ｈ５、Ｈ４の下部にはＮ＋領域が形成されていないが、ｉ層基板１３ａによって繋がったＳｉ柱Ｈ３の底部にあるＮ＋領域７５が、ソース又はドレインの不純物領域になる。この場合、高い抵抗のｉ層基板１３ａによって、チャネルであるｉ領域２４ａ、２４ｃに流れる電流が抑制される。また、図９Ｃ（ｂ）に示すようにＳｉＯ２基板７６を有する場合は、このような電流は発生しないので、更に効率的にＳｉ柱Ｈ５、Ｈ４の下部ＳＧＴが回路上に存在しない状態を実現することができる。この図９Ｃにおいては、Ｓｉ柱Ｈ５、Ｈ４の底部にＮ＋領域を形成した場合でも、このＮ＋領域を電気的に浮遊させることで、上記構成と同様の効果が得られる。
【０１０２】
以上のように、本実施形態によれば、半導体装置の設計要求に従って、Ｓｉ柱に形成されたＳＧＴが回路上に存在しないように形成することができる。
【０１０３】
（第８実施形態）
以下、図１０Ａ、図１０Ｂを参照しながら、第８実施形態に係るＳＧＴを有する半導体装置の製造方法について説明する。
【０１０４】
図１０Ａは、本実施形態において、第１実施形態の図２Ｄに対応する工程を行った後の半導体装置の断面構造図である。図２Ｄでは、ｉ層基板１３の表層部に単一のＮ＋領域１５を形成するのに対して、本実施形態においては、このＮ＋領域１５と同層にＰ＋領域８０、Ｎ＋領域８１ａ、８１ｂを形成する。このＰ＋領域８０、Ｎ＋領域８１ａ、８１ｂは、図２Ｂ、２Ｃと同じく、砒素（Ａｓ）、ボロン（Ｂ）のイオン注入により形成する。そして、図２Ｄと同じく、ｉ層１６内にあって、Ｐ＋領域８０上にＮ＋領域２１ａ、Ｎ＋領域８１ａ上にＰ＋領域１９、Ｎ＋領域８１ｂ上にＮ＋領域２１ｂを形成する。そして、Ｎ＋領域２１ａ、Ｐ＋領域１９、Ｎ＋領域２１ｂ上に、例えば低温Ｓｉエピタキシャル成長を用いて、ｉ層２２を形成する。
【０１０５】
図１０Ｂは、本実施形態において、第１実施形態の図２Ｅ〜図２Ｖに対応する工程を行った後の断面構造図である。図２Ｇでは、ｉ層基板１３ａの上面に、砒素（Ａｓ）イオン注入によりＮ＋領域３０ａ、３０ｂ、３０ｃ、３０ｄを形成するのに対し、本実施形態においては、Ｓｉ柱Ｈ５の下部のｉ層基板１３ａの上面にＰ＋領域８２ａ、Ｓｉ柱Ｈ３、Ｈ４下部のｉ層基板１３ａの上部にＮ＋領域８２ｂを形成し、Ｐ＋領域８２ａとＮ＋領域８２ｂ間のｉ層基板１３ａ上部にアイソレーション用絶縁層８５を形成する。これによって、Ｓｉ柱Ｈ５の下部にＰ＋領域８２ａ、８３ａをソース及びドレインとするＰチャネルＳＧＴが形成され、Ｓｉ柱Ｈ３の下部にＮ＋領域８２ｂ、８３ｂをソース及びドレインとするＮチャネルＳＧＴが形成され、Ｓｉ柱Ｈ４の下部にＮ＋領域８２ｂ、８３ｃをソース及びドレインとするＮチャネルＳＧＴが形成される。
【０１０６】
このように、本実施形態に係る半導体装置の製造方法によれば、１つのＳｉ柱の上下のＳＧＴを、ＳＲＡＭセル回路の存在の有無に依らず、設計要求に応じて、ＮチャネルＳＧＴとＰチャネルＳＧＴを形成することができる。
【０１０７】
（第９実施形態）
以下、図面を参照しながら、第９実施形態に係るＳＧＴを有する半導体装置の製造方法について説明する。
【０１０８】
第８実施形態の図１０Ｂでは、導体層４５ｂがＳｉ柱Ｈ３、Ｈ４に繋がって形成されているのに対して、本実施形態では、導体層が、図１１に示すように、Ｓｉ柱Ｈ３のＮ＋領域８３ｂ、Ｐ＋領域２６ｂに接続された導体層８４ａと、Ｓｉ柱Ｈ１０（図１０ＢにおけるＳｉ柱Ｈ４に対応する。）のＮ＋領域８３ｃ、２６ｃに接続された導体層８４ｂと、に分かれて形成されている。そして、Ｓｉ柱Ｈ１０の上下の位置に形成されたＳＧＴのゲート導体層であるＴｉＮ層３２ｆ、３２ｉを接続し、Ｓｉ柱Ｈ３の中間に位置するＮ＋領域８３ｃ、２６ｃに接続された導体層８４ｂを電気的に浮遊させることで、Ｓｉ柱の上下の位置にある２個のＳＧＴを、単一のＳＧＴとすることができる。
【０１０９】
（第１０実施形態）
以下、図１２を参照しながら、第１０実施形態に係るＳＧＴを有する半導体装置の製造方法について説明する。
【０１１０】
第１実施形態では、ＳＧＴを構成する不純物領域について、あるチャネル層の下方に形成された不純物領域の厚さはその上方に形成された不純物領域の厚さと等しく、また、これら不純物領域の直径も等しいとした。しかし、この構成を維持したままＳＧＴを微細化すると、十分なＰＮ接合電位差が得られない虞がある。例えば、図２Ｗ（ｂ）に示すように、チャネル層であるｉ領域２７ａ、２７ｂ、２７ｃの下方に形成されたＮ＋領域２６ａ、Ｐ＋領域２６ｂ、Ｎ＋領域２６ｃの厚さをＬｂ、上方に形成されたＮ＋領域４９ａ、Ｐ＋領域４９ｂ、Ｎ＋領域４９ｃの厚さをＬｔ、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４の水平断面における直径をＤｐとしたとき、Ｄｐを１０ｎｍ以下に微細化すると、Ｌｂ及びＬｔを２０ｎｍ、ドナー又はアクセプタ不純物体積密度をＳｉへの固溶限界に近い１×１０２０／ｃｍ３としても、上述の不純物領域に含まれるドナー又はアクセプタ不純物原子の数は１０個以下になる。従って、この場合、これら不純物領域が、対応するＳＧＴのチャネル層であるｉ領域に対して、従来のバンド理論から得られるようなＰＮ接合電位差を得ることは難しくなる。そのため、第１実施形態では、ＳＧＴを微細化するためにＳｉ柱の直径を細くする場合、上下の不純物領域の厚さ、ひいては、Ｓｉ柱の高さを大きくする必要がある。
【０１１１】
これに対し、第１０実施形態では、図１２に示すように、チャネル層であるｉ領域２７ａ、２７ｂ、２７ｃの上方に形成されたＮ＋領域４９ａ、Ｐ＋領域４９ｂ、Ｎ＋領域４９ｃの厚さＬｔを下方に形成されたＮ＋領域２６ａ、Ｐ＋領域２６ｂ、Ｎ＋領域２６ｃの厚さＬｂより薄く設け、Ｎ＋領域４９ａ、Ｐ＋領域４９ｂ、Ｎ＋領域４９ｃの直径ＤをＳｉ柱Ｈ５、Ｈ３、Ｈ４の直径Ｄｐよりも大きく設ける。直径Ｄは、例えば、図２Ｕに示すエッチング工程の後に、Ｎ＋領域４９ａ、Ｐ＋領域４９ｂ、Ｎ＋領域４９ｃの外周部にドナー又はアクセプタ不純物を含んだエピタキシャルＳｉ膜を形成することで、大きくできる。以上の構成により、チャネル層の上下に設けられた不純物領域間のドナー不純物及びアクセプタ不純物の濃度を釣り合わせることができる。従って、ＳＧＴの微細化のために、Ｓｉ柱の直径を細くし、これに合わせ、下方の不純物領域を厚くした場合にも、上方の不純物領域の厚さを抑制できるため、Ｓｉの高さを大きくする必要はない。なお、以上では、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４の上部に形成されるＳＧＴについて述べたが、上記の不純物領域の構成は、Ｓｉ柱Ｈ１、Ｈ２、Ｈ６に形成されるＳＧＴにも適用できる。
【０１１２】
以上のように、本実施形態によれば、ＳＧＴを微細化しても、Ｓｉ柱の高さを維持できる。
【０１１３】
また、上記第１〜８実施形態に係る本発明の技術思想は、ＳＲＡＭセル回路の存在の有無に依らず、Ｓｉ柱の中間に不純物領域を有する他の回路の製造方法にも適用可能なことは言うまでもない。
【０１１４】
図２Ｃにおいて、Ｎ＋領域２１ａ、２１ｂ、Ｐ＋領域１９をｉ層１６全体に形成しているが、イオン注入された砒素又はボロンイオンがｉ層基板１３の表層部に形成されたＮ＋領域１５に到達している、いないに依らず、図１ＷのＳＧＴ回路製造の最終段階において、Ｓｉ柱Ｈ１〜Ｈ６の中間位置に形成されるＳＧＴのソース又はドレインの機能を損なうものでない限り許容される。このことは、本発明に係るその他の実施形態においても同様である。
【０１１５】
また、図２Ｃにおいては、Ｎ＋領域２１ａ、２１ｂ、Ｐ＋領域１９をイオン注入で形成しているが、例えば、ＳｉＯ２層１７の所定の場所に孔を空け、ボロン又は砒素原子をｉ層１６上に吸着させて、その後に熱処理を行うことによってＮ＋領域２１ａ、２１ｂ、Ｐ＋領域１９を形成することもできる。これによって、ボロン又は砒素不純物原子を高濃度に含むＮ＋領域２１ａ、２１ｂ、Ｐ＋領域１９を安定して形成することがきる。また、このボロン又は砒素原子の吸着と、例えばＡＬＤ法によるＳｉ層とによる多層積層膜を使用してＮ＋領域２１ａ、２１ｂ、Ｐ＋領域１９を形成してもよい。これによって、より一層安定して高濃度不純物原子を含むＮ＋領域２１ａ、２１ｂ、Ｐ＋領域１９を形成することができる。この方法は、Ｎ＋領域１５を形成する場合や、本発明に係るその他の実施形態においても同様である。
【０１１６】
上記実施形態において、ＳＧＴを構成する不純物領域に含まれるドナー及びアクセプタ不純物原子数は、設計上のソース抵抗、ドレイン抵抗、リーク電流などの設定値によって決めることができる。
【０１１７】
第１の実施形態では、図２Ｗ（ｂ）に示すように、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４の上部に形成されるＳＧＴについて、チャネル層であるｉ領域２７ａ、２７ｂ、２７ｃの上方に形成されたＮ＋領域４９ａ、Ｐ＋領域４９ｂ、Ｎ＋流域４９ｃの厚さは一定の値Ｌｔであり、下方に形成されたＮ＋領域２６ａ、Ｐ＋領域２６ｂ、Ｎ＋領域２６ｃの厚さは一定の値Ｌｂである場合について説明したが、これらの厚さを、不純物領域に用いたドナー又はアクセプタ不純物の熱拡散係数の違いに基づき、それぞれ異なるものとしてもよい。この構成は、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４の下部に形成されるＳＧＴやＳｉ柱Ｈ１、Ｈ２、Ｈ６に形成されるＳＧＴにも適用できるし、本発明に係るその他の実施形態にも適用できる。
【０１１８】
図５におけるｉ層７１、図６Ａにおけるｉ層７１ａ、図６Ｂにおけるｉ層７２は、ドナー又はアクセプタ不純物が含まれない真性型の半導体層としているが、本発明が提供する効果が得られる限りにおいて、ドナー又はアクセプタ不純物を含む層であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
【０１１９】
図２ＡにおけるＮ＋領域１５はｉ層基板１３上にドナー不純物を含むＳｉエピタキシャル成長を用いて形成することもできる。
【０１２０】
図２Ｃ、図２Ｄにおいて、ｉ層１６、２２を例えば低温Ｓｉエピタキシャル成長を用いて形成しているが、例えばＡＬＤ（Atomic Layer Deposition）法などの他の方法で形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
【０１２１】
なお、図２ＡにおいてＮ＋領域１５はイオン注入で形成したが、全面に同じＮ＋領域１５を形成する場合は、このＮ＋領域１５をエピタキシャル成長、ＡＬＤなどの同じ導電型を有するＳｉ層堆積によって形成しても良い。それと同様に図２Ｃに示す工程においても、Ｎ＋領域２１ａ、２１ｂ、Ｐ＋領域１９が同じ導電型で構成される場合に、エピタキシャル成長、ＡＬＤ法などを用いて、同じ導電型を有するＳｉ層堆積によって形成することもできる。
【０１２２】
図２Ｇにおいて、ｉ層基板１３ａの上面から砒素イオン注入によってＳｉ柱Ｈ１〜Ｈ６間のｉ層基板１３ａの表層部にＮ＋領域３０ａ、３０ｂ、３０ｃ、３０ｄを形成しているが、例えば図２Ｋの工程を終えた後に、ｉ層基板１３ａの表層部にＮ＋領域３０ａ、３０ｂ、３０ｃ、３０ｄを形成しても、Ｓｉ柱底部にＳＧＴのソース、又はドレインになるＮ＋領域３０ａ、３０ｂ、３０ｃ、３０ｄを形成することができる。
【０１２３】
また、Ｎ＋領域１５、２１ａ、２１ｂ、Ｐ＋領域１９にＧｅなどの不純物原子を取り込むことによって、Ｎ＋領域１５、２１ａ、２１ｂ、Ｐ＋領域１９の内部応力制御を行い、Ｓｉ柱Ｈ１〜Ｈ６に形成するＳＧＴの移動度が向上する。
【０１２４】
図２Ｈでは、ゲート導電層としてＴｉＮ層を例として説明したが、他の金属層であってもよい。また、この金属層と例えばポリＳｉ層などの多層構造とによってゲート導体層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
【０１２５】
本実施形態では、ｉ層基板１３、１３ａ、１３ｂの代わりにＳＯＩ基板を用いることができることは言うまでもない。
【０１２６】
図９Ｂ、図９Ｃにおいては、回路上に存在しないＳＧＴをＳｉ柱Ｈ５、Ｈ４、Ｈ１、Ｈ６の下部に設けた例について説明したが、他の回路において、上部のＳＧＴのゲート導体層を電気的に浮遊させ、Ｓｉ柱の頂部のソース又はドレイン不純物領域を電気的に浮遊させることでも、設計要求に基づき、回路上にＳＧＴが存在しないように形成することができる。
【０１２７】
Ｎ＋領域２６ａ、Ｐ＋領域２６ｂ、Ｎ＋領域２６ｃの厚さをＬｂ、Ｎ＋領域４９ａ、Ｐ＋領域４９ｂ、Ｎ＋領域４９ｃの厚さをＬｔ、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４の水平断面における直径をＤｐとしたとき、第１の実施形態で図２Ｗ（ｂ）を参照しつつ説明した、Ｌｂ、ＬｔをＤｐより大きくする第１の関係、ＬｂをＬｔより大きくする第２の関係、Ｄｐを縮小する場合、Ｌｂの増加率を、Ｄｐの縮小率のマイナス２乗以上になるように設定する第３の関係、第１０の実施形態で図１２を参照しつつ説明した、Ｎ＋領域４９ａ、Ｐ＋領域４９ｂ、Ｎ＋領域４９ｃの水平断面における直径ＤをＤｐより大きくする第４の関係、の内の２つ、または３つ、または４つを同時に満足させて形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用できる。
【０１２８】
図３Ａ〜図３Ｄ、図４を用いて説明した第２の実施形態は、本発明に係るその他の実施形態においても同様に適用できることは言うまでもない。
【０１２９】
上記実施形態では、単一のＳｉ柱に２個のＳＧＴを形成したが、２個を超えるＳＧＴを形成する場合にも、同様の製造方法を追加すればよいので、本発明の技術的思想が適用可能であることは言うまでもない。この場合には、Ｓｉ柱Ｈ１〜Ｈ６の頂部に、さらにＳＧＴが形成されることになる。
【０１３０】
本発明の技術思想は、Ｓｉ柱において、下層、及び上層の不純物領域が、同一の導電性を有する不純物領域である場合にも適用可能である。
【０１３１】
図２Ａ〜図２Ｗにおいては、ｉ層基板１３、及びその他の層をＳｉ層から形成したが、その他の半導体材料層を有する場合にも本発明は適用可能である。このことは、本発明のその他の実施形態においても同様である。
【０１３２】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成の一部を除いても本発明の技術的思想の範囲内となる。
【産業上の利用可能性】
【０１３３】
本発明に係る半導体装置の製造方法によれば、ＳＧＴを有する、高集積度な半導体装置が実現できる。
【符号の説明】
【０１３４】
ＩＶ１、ＩＶ２  インバータ回路
Ｐ１、Ｐ２  ＰチャネルＳＧＴ
Ｎ１、Ｎ２、Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２  ＮチャネルＳＧＴ
ＳＮ１、ＳＮ２  選択ＮチャネルＳＧＴ
１ａ、１ｂ、１ｃ、１ｄ、３ａ、３ｂ、３ｃ、３ｄ、６ａ、６ｄ、８ａ、８ｂ、８ｃ、８ｄ、１５、２１ａ、２１ｂ、２５ａ、２５ｂ、２５ｃ、２６ａ、２６ｃ、３０ａ、３０ｂ、３０ｃ、３０ｄ、４９ａ、４９ｃ、６１ａ、６１ｃ、６３ａ、６３ｂ、７３、７３ａ  Ｎ＋領域
６ｂ、６ｃ、８ｂ、８ｃ、１９、２６ｂ、４９ｂ、６５、６７ｂ  Ｐ＋領域
Ｈ１、Ｈ２、Ｈ３、Ｈ４、Ｈ５、Ｈ６  Ｓｉ柱
１３、１３ａ、１３ｂ  ｉ層基板
２ａ、２ｂ、２ｃ、２ｄ、７ａ、７ｂ、７ｃ、７ｄ  ｉ層
４ａ、４ｂ、４ｃ、４ｄ、９ａ、９ｂ、９ｃ、９ｄ、３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ  ゲートＳｉＯ２層
１４、１７、２３ａ、２３ｂ、２３ｃ、２８ａ、２８ｂ、２８ｃ、２８ｄ、２９ａ、２９ｂ、２９ｃ、３５ａ、３５ｂ、３５ｃ、３５ｄ、５０、５３  ＳｉＯ２層
３２、３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇ  ＴｉＮ層
３６、４６  ＳｉＮ層
４０ａ、４０ｂ、４０ｃ、４１ａ、４１ｂ、４１ｃ  ＴｉＯ層
１８ａ、１８ｂ、２０、３７、４３、４８、６０、６２、６４  レジスト層
４５ａ、４５ｂ、４５ｃ、４５ｄ、４７ａ、４７ｂ、４７ｃ、４７ｄ  導体層
５１ａ、５１ｂ、５１ｃ、５１ｄ、５４ａ、５４ｂ  コンタクトホール
ＷＬ  ワード線配線金属層
ＢＬ、ＢＬａ、ＢＬｂ  ビット線配線金属層
ＢＬＢ、ＢＬＢａ、ＢＬＢｂ  反転ビット線配線金属層
【要約】
【課題】単一の半導体柱に縦方向に複数のＳＧＴを形成する回路を製造するにあたり、ＳＧＴのソース又はドレインを構成する、ドナー又はアクセプタ不純物を含むＮ＋領域又はＰ＋領域を、ＳＧＴ間における所定の位置に高精度に形成する。
【解決手段】半導体装置の製造方法において、ＳｉＯ２層２３ａ、２３ｂ、２３ｃをエッチングマスクとして用い、ｉ層基板１３ａ上に順に積層されたｉ層２４ａ、２４ｂ、２４ｃ、下部不純物領域であるＮ＋領域２５ａ、２５ｂ、２５ｃ、上部不純物領域であるＮ＋領域２６ａ、Ｐ＋領域２６ｂ、Ｎ＋領域２６ｃ、ｉ層２７ａ、２７ｂ、２７ｃの各層をそれぞれ備えるＳｉ柱Ｈ５、Ｈ３、Ｈ４を形成し、上部不純物領域及び下部不純物領域を、それぞれ、Ｓｉ柱Ｈ５、Ｈ３、Ｈ４の上部及び下部に形成されるＳＧＴのソース又はドレインを構成する不純物層として用いＳＧＴを製造する。
【選択図】図２Ｅ【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図２Ｎ】
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【図２Ｏ】
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【図２Ｐ】
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【図２Ｑ】
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【図２Ｒ】
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【図２Ｓ】
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【図２Ｔ】
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【図２Ｕ】
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【図２Ｖ】
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【図２Ｗ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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