(57)【特許請求の範囲】
【請求項１】
絶縁層と、
第１の導電層と、
第２の導電層と、
前記第１の導電層と電気的に接続された、第３の導電層と、
前記第２の導電層と電気的に接続された、第４の導電層と、
前記第３の導電層と電気的に接続された、第５の導電層と、
前記第４の導電層と電気的に接続された、第６の導電層と、
前記絶縁層上の、酸化物半導体層と、
前記酸化物半導体層上の、ゲート絶縁層と、
前記ゲート絶縁層上の、ゲート電極と、を有し、
前記絶縁層の上面は、前記第１の導電層の上面の位置と同じ位置を有し、
前記絶縁層の上面は、前記第２の導電層の上面の位置と同じ位置を有し、
前記酸化物半導体層は、チャネル形成領域を有し、
前記第３の導電層は、前記チャネル形成領域側に、前記ゲート電極と重なる領域を有し、
前記第４の導電層は、前記チャネル形成領域側に、前記ゲート電極と重なる領域を有し、
前記第５の導電層は、前記第３の導電層のチャネル形成領域側とは反対側の端を越えた領域を有し、
前記第６の導電層は、前記第４の導電層のチャネル形成領域側とは反対側の端を越えた領域を有することを特徴とする半導体装置。
【請求項２】
絶縁層と、
第１の導電層と、
第２の導電層と、
前記第１の導電層と電気的に接続された、第３の導電層と、
前記第２の導電層と電気的に接続された、第４の導電層と、
前記第３の導電層と電気的に接続された、第５の導電層と、
前記第４の導電層と電気的に接続された、第６の導電層と、
前記絶縁層上の、酸化物半導体層と、
前記酸化物半導体層上の、ゲート絶縁層と、
前記ゲート絶縁層上の、ゲート電極と、を有し、
前記絶縁層の上面は、前記第１の導電層の上面の位置と同じ位置を有し、
前記絶縁層の上面は、前記第２の導電層の上面の位置と同じ位置を有し、
前記酸化物半導体層は、チャネル形成領域を有し、
前記第３の導電層は、前記チャネル形成領域側に、前記ゲート電極と重なる領域を有し、
前記第４の導電層は、前記チャネル形成領域側に、前記ゲート電極と重なる領域を有し、
前記第３の導電層は、第１の開口部を有し、
前記第４の導電層は、第２の開口部を有し、
前記第５の導電層は、前記第１の開口部と重なる領域を有し、
前記第６の導電層は、前記第２の開口部と重なる領域を有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記酸化物半導体層は、ｃ軸配向した結晶を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、トランジスタの半導体層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトップゲート型でコプレナー型（Ｃｏｐｌａｎｅｒ  Ｔｙｐｅ）のトランジスタが開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現するためには、半導体層のチャネル形成領域となる領域に対して、ゲート電極を確実に重畳させる構造が好適である。該構造により、ゲート電圧をソース電極、ドレイン電極間にあるチャネル形成領域に確実に印加することができ、ソース電極、ドレイン電極間の抵抗を低減することができる。
【０００７】
コプレナー型のトランジスタで、トランジスタのゲート電極の両側に離間してソース電極及びドレイン電極を設ける場合、上面または断面を見た際、ゲート電極と、ソース電極及びドレイン電極との間で間隙が形成されることとなる。該間隙は、トランジスタを動作させる際に抵抗になる。
【０００８】
そのためシリコン系半導体材料では、前述の間隙となる半導体領域に不純物を注入し、該間隙の領域の低抵抗化を図ることで、半導体層のチャネル形成領域となる領域に対して、ゲート電極を確実に重畳させ、オン特性の向上を図る構成がとられている。一方、酸化物半導体を半導体材料に用いる場合は、該領域の低抵抗化を図るために、半導体層のチャネル形成領域となる領域に対して、ソース電極及びドレイン電極の端部と、ゲート電極の端部とを一致または重畳して設ける構造が好適である。
【０００９】
しかしながら、トランジスタのソース電極及びドレイン電極の端部と、ゲート電極の端部とを一致又は重畳する構成では、該電極間の短絡が問題となる。この電極間の短絡は、ゲート絶縁層のカバレッジ不良に起因する。特にトランジスタの微細化に伴うゲート絶縁層の薄膜化時においては、カバレッジ不良が問題となる。
【００１０】
ソース電極及びドレイン電極上、及び酸化物半導体層上に形成されるゲート絶縁層は、特にチャネル形成領域となる酸化物半導体層と接する領域において、カバレッジ不良などにより短絡を生じやすくなってしまう。ソース電極及びドレイン電極は、オン特性の向上を図るために、ゲート絶縁層と比べて厚膜化して設けることが多い。そのため、ゲート絶縁層を薄膜化して形成する場合には、ソース電極及びドレイン電極に伴い、カバレッジ不良をさらに増加させてしまう。その結果、電極間の短絡を生じやすくなり、信頼性の低下に繋がることとなる。
【００１１】
そこで本発明の一態様では、トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する際に、信頼性の高い構成を提供することを課題の一つとする。
【課題を解決するための手段】
【００１２】
ソース電極及びドレイン電極の端部と、ゲート電極とを重畳させ、更に半導体層のチャネル形成領域となる領域に対して、ゲート電極を確実に重畳させる。また、埋め込み導電層を、絶縁層中に設け、且つソース電極及びドレイン電極として機能する導電層に対して、埋め込み導電層を接する位置に設けることで、埋め込み導電層とトランジスタとの接触面積を増やす。該構成により、トランジスタのコンタクト抵抗を低減させ、オン特性を向上させる。
【００１３】
本発明の一態様は、絶縁層と、絶縁層に埋め込まれ上面が該絶縁層から露出した第１の埋め込み導電層及び第２の埋め込み導電層と、第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第１の埋め込み導電層の露出した上面と接して設けられた第１の導電層と、第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第２の埋め込み導電層の露出した上面と接して設けられた第２の導電層と、第１の導電層の一部、及び第１の埋め込み導電層の露出した上面の一部と接して設けられた第３の導電層と、第２の導電層の一部、及び第２の埋め込み導電層の露出した上面の一部と接して設けられた第４の導電層と、第１の導電層上、第２の導電層上、第３の導電層上、及び第４の導電層上に設けられ、第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と接して設けられた酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層の上面の一部と接して設けられたゲート電極層と、を有し、ゲート電極層は、第１の導電層の一部と酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第２の導電層の一部と酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と、酸化物半導体層及びゲート絶縁層を介して重畳する半導体装置である。
【００１４】
上記において、ゲート電極層は、第３の導電層と酸化物半導体層及びゲート絶縁層を介して重畳せず、且つ第４の導電層と酸化物半導体層及びゲート絶縁層を介して重畳しない半導体装置である。
【００１５】
また、本発明の一態様は、絶縁層と、絶縁層に埋め込まれ上面が該絶縁層から露出した第１の埋め込み導電層及び第２の埋め込み導電層と、第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第１の埋め込み導電層の露出した上面の一部と接して設けられた第１の導電層と、第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第２の埋め込み導電層の露出した上面の一部と接して設けられた第２の導電層と、第１の埋め込み導電層の露出した上面の一部と接して設けられた第３の導電層と、第２の埋め込み導電層の露出した上面の一部と接して設けられた第４の導電層と、第１の導電層の一部及び第３の導電層の一部と接して設けられ、第１の導電層と第３の導電層との間に形成される第１の開口部において、第１の埋め込み導電層の露出した上面の一部と接して設けられた第５の導電層と、第２の導電層の一部及び第４の導電層の一部と接して設けられ、第２の導電層と第４の導電層との間に形成される第２の開口部において、第２の埋め込み導電層の露出した上面の一部と接して設けられた第６の導電層と、第１の導電層上、第２の導電層上、第３の導電層上、第４の導電層上、第５の導電層上、及び第６の導電層上に設けられ、第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と接して設けられた酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層の上面の一部と接して設けられたゲート電極層と、を有し、ゲート電極層は、第１の導電層の一部と酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第２の導電層の一部と酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と、酸化物半導体層及びゲート絶縁層を介して重畳する半導体装置である。
【００１６】
上記において、ゲート電極層は、第５の導電層と酸化物半導体層及びゲート絶縁層を介して重畳せず、且つ第６の導電層と酸化物半導体層及びゲート絶縁層を介して重畳しない半導体装置である。
【００１７】
本発明の一態様は、絶縁層と、絶縁層に埋め込まれ上面が該絶縁層から露出した第１の埋め込み導電層及び第２の埋め込み導電層と、第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第１の埋め込み導電層の露出した上面と接して設けられた第１の導電層と、第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第２の埋め込み導電層の露出した上面と接して設けられた第２の導電層と、第１の導電層の一部、及び第１の埋め込み導電層の露出した上面の一部と接して設けられた第１の酸化物半導体層と、第２の導電層の一部、及び第２の埋め込み導電層の露出した上面の一部と接して設けられた第２の酸化物半導体層と、第１の導電層上、第２の導電層上、第１の酸化物半導体層上、及び第２の酸化物半導体層上に設けられ、第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と接して設けられた第３の酸化物半導体層と、第３の酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層の上面の一部と接して設けられたゲート電極層と、を有し、ゲート電極層は、第１の導電層の一部と第３の酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第２の導電層の一部と第３の酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と、第３の酸化物半導体層及びゲート絶縁層を介して重畳する半導体装置である。
【００１８】
また、本発明の一態様は、絶縁層と、絶縁層に埋め込まれ上面が該絶縁層から露出した第１の埋め込み導電層及び第２の埋め込み導電層と、第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第１の埋め込み導電層の露出した上面の一部と接して設けられた第１の導電層と、第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第２の埋め込み導電層の露出した上面の一部と接して設けられた第２の導電層と、第１の埋め込み導電層の露出した上面の一部と接して設けられた第３の導電層と、第２の埋め込み導電層の露出した上面の一部と接して設けられた第４の導電層と、第１の導電層の一部及び第３の導電層の一部と接して設けられ、第１の導電層と第３の導電層との間に形成される第１の開口部において、第１の埋め込み導電層の露出した上面の一部と接して設けられた第１の酸化物半導体層と、第２の導電層の一部及び第４の導電層の一部と接して設けられ、第２の導電層と第４の導電層との間に形成される第２の開口部において、第２の埋め込み導電層の露出した上面の一部と接して設けられた第２の酸化物半導体層と、第１の導電層上、第２の導電層上、第３の導電層上、第４の導電層上、第１の酸化物半導体層上、及び第２の酸化物半導体層上に設けられ、第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と接して設けられた第３の酸化物半導体層と、第３の酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層の上面の一部と接して設けられたゲート電極層と、を有し、ゲート電極層は、第１の導電層の一部と第３の酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第２の導電層の一部と第３の酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第１の埋め込み導電層と第２の埋め込み導電層との間の絶縁層の上面の一部と、第３の酸化物半導体層及びゲート絶縁層を介して重畳する半導体装置である。
【００１９】
上記において、第１の導電層及び第２の導電層の膜厚は、５ｎｍ以上２０ｎｍ以下でもよい。
【００２０】
本発明の一態様において、ゲート絶縁層の膜厚は、１０ｎｍ以上２０ｎｍ以下である半導体装置が好ましい。
【００２１】
本発明の一態様において、酸化物半導体層の膜厚は、５ｎｍ以上２０ｎｍ以下である半導体装置が好ましい。
【００２２】
本発明の一態様において、酸化物半導体層は、ｃ軸配向した結晶を含むことを特徴とする半導体装置が好ましい。
【発明の効果】
【００２３】
より高性能な半導体装置を実現するため、ソース電極及びドレイン電極の端部と、ゲート電極とを重畳させ、更に半導体層のチャネル形成領域となる領域に対して、ゲート電極を確実に重畳させることで、トランジスタのオン特性を向上させる。また、埋め込み導電層を、絶縁層中に設け、且つソース電極及びドレイン電極と埋め込み導電層とを接する位置に設けることで、埋め込み導電層とトランジスタとの接触面積を増やし、トランジスタのコンタクト抵抗を低減させる。
【図面の簡単な説明】
【００２４】
【図１】半導体装置一形態を説明する図。
【図２】半導体装置の作製方法の一形態を説明する図。
【図３】半導体装置の一形態を説明する図。
【図４】半導体装置の一形態を説明する図。
【図５】半導体装置の一形態を説明する図。
【図６】半導体装置の一形態を示す断面図、平面図。
【図７】半導体装置の一形態を示す回路図及び斜視図。
【図８】半導体装置の一形態を示す回路図。
【図９】半導体装置の一形態を示すブロック図。
【図１０】半導体装置の一形態を示すブロック図。
【図１１】半導体装置の一形態を示すブロック図。
【図１２】電子機器の一形態を示す図。
【発明を実施するための形態】
【００２５】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２６】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２７】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２８】
（実施の形態１）
本実施の形態では、開示する発明の一態様にかかる半導体装置及び半導体装置の作製方法について、図１乃至図３を用いて説明する。
【００２９】
図１は、半導体装置の構成の一例であるトランジスタ４２０の断面図である。なおトランジスタ４２０はチャネル形成領域が１つ形成されるシングルゲート構造を示すが、チャネル形成領域が２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。
【００３０】
トランジスタ４２０は、絶縁表面を有する基板４００上に、第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂが設けられた絶縁層４９１と、酸化物半導体層４０３と、第１の導電層４０５ａ、４０５ｂと、第２の導電層４６５ａ、４６５ｂと、ゲート絶縁層４０２と、ゲート電極層４０１と、層間絶縁層４０８と、を有する（図１参照）。
【００３１】
本実施の形態で開示する図１の構造において、ゲート電極層４０１は、酸化物半導体層４０３及びゲート絶縁層４０２を介して、第１の導電層４０５ａ及び第１の導電層４０５ｂのそれぞれの一部と、重畳して設けられる。更に、ゲート電極層４０１は、酸化物半導体層４０３及びゲート絶縁層４０２を介して、第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂとの間の絶縁層４９１の表面の一部と、重畳して設けられる。従って、酸化物半導体層４０３のチャネル形成領域となる領域に対して、ゲート電極層４０１は、重畳して設けられる。
【００３２】
なお、ゲート電極層４０１と、第２の導電層４６５ａ及び第２の導電層４６５ｂとは、酸化物半導体層４０３及びゲート絶縁層４０２を介して、重畳しない位置に設けられている。
【００３３】
また、第１の埋め込み導電層４８１ａは、第１の導電層４０５ａの一部及び第２の導電層４６５ａの一部と接して設けられている。同様に、第２の埋め込み導電層４８１ｂは、第１の導電層４０５ｂの一部及び第２の導電層４６５ｂの一部と接して設けられている。
【００３４】
本実施の形態で開示する図１の構造において、トランジスタ４２０の下部に第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂを設ける構成とすることで、ゲート絶縁層４０２及び層間絶縁層４０８にコンタクトを設ける必要がない。トランジスタ４４０と第１の埋め込み導電層４８１ａとの接触面積、及びトランジスタ４４０と埋め込み導電層４８１ｂとの接触面積を大きくとることができるため、コンタクト抵抗を低減することができる。また、接触面積を大きくとることで、ゲート電極層４０１の端部と、コンタクトの距離を短くすることができる。
【００３５】
トランジスタ４２０のソース電極及びドレイン電極として機能する第１の導電層４０５ａ、４０５ｂの端部と、ゲート電極となるゲート電極層４０１の端部とを重畳させ、更に酸化物半導体層４０３のチャネル形成領域となる領域に対して、ゲート電極層４０１を確実に重畳させることで、トランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させ、半導体装置の高速応答、高速駆動を実現することができる。
【００３６】
また本実施の形態で開示する図１の構造は、トランジスタのソース電極及びドレイン電極として機能する第１の導電層４０５ａ、４０５ｂを薄膜化し、特に酸化物半導体層４０３のチャネル形成領域周辺での、ゲート絶縁層４０２を形成する際の表面の段差を小さくすることができる。従って、ゲート絶縁層４０２のカバレッジを良好にして形成することができる。
【００３７】
また、第１の導電層４０５ａ、４０５ｂを薄膜化することで、エッチング等の工程により第１の導電層４０５ａ、４０５ｂを加工する際の所要期間を短くすることができる。
【００３８】
また、本実施の形態で開示する図１の構造は、ゲート絶縁層４０２及び酸化物半導体層４０３を薄膜化することができる。従って、オン特性の向上が図れるとともに、トランジスタを完全空乏型で動作させることで、高集積化、高速駆動化、低消費電力化を図ることができる。
【００３９】
加えて、本実施の形態で開示する図１の構造は、トランジスタのソース電極及びドレイン電極として機能する第２の導電層４６５ａ、４６５ｂの端部と、ゲート電極となるゲート電極層４０１の端部とを重畳させないで設けているため、第１の導電層４０５ａ、４０５ｂに比べて第２の導電層４６５ａ、４６５ｂを厚膜化しても、電極間の短絡がない。したがって、第２の導電層４６５ａ、４６５ｂを厚膜化することで、電極間での短絡を引き起こすことなく、ソース電極及びドレイン電極を流れる電流を大きくすることができる。
【００４０】
以上説明したように、本実施の形態で開示する図１の構成では、第１の導電層４０５ａ、４０５ｂの端部と、ゲート電極層４０１とを重畳させ、更に酸化物半導体層４０３のチャネル形成領域となる領域に対して、ゲート電極層４０１を確実に重畳させることで、トランジスタのオン特性を向上させることができる。また、第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂとトランジスタ４２０との接触面積を増やし、コンタクト抵抗を低減させることができる。
【００４１】
また、本実施の形態で開示する図１の構成では、ゲート絶縁層４０２のカバレッジ不良を低減することで、ゲート絶縁層４０２及び酸化物半導体層４０３を薄膜化することができる。該構成によれば、トランジスタ４２０をより微細化して形成することが可能である。
【００４２】
次いで、図２（Ａ）乃至（Ｅ）に、図１で示したトランジスタ４２０の作製方法の一例を示す。
【００４３】
まず、絶縁表面を有する基板４００上に絶縁層４９１を形成する。
【００４４】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
【００４５】
絶縁層４９１は、ＣＶＤ法やスパッタリング法等を用いて成膜することができる。なお、絶縁層４９１は、単層構造としても良いし、積層構造としても良い。また、絶縁層４９１は、酸化物半導体層４０３と接する層であるため、酸化物半導体層４０３と同種の成分でなる酸化物を用いるのが好ましい。具体的には、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）等の酸化物半導体層４０３の構成元素、または、アルミニウム、ガリウム等と同族の元素である希土類元素、から選択された一以上の元素の酸化物を含む層とするのが好ましい。また、これらの元素のうち、ＩＩＩ族元素であるアルミニウム、ガリウム、または希土類元素の酸化物を用いるのがより好ましい。また、希土類元素としてはスカンジウム（Ｓｃ）、イットリウム（Ｙ）、セリウム（Ｃｅ）、サマリウム（Ｓｍ）またはガドリニウム（Ｇｄ）を用いるのが好ましい。このような材料は、酸化物半導体層４０３と相性がよく、これを絶縁層４９１に用いることで、酸化物半導体層４０３との界面の状態を良好にすることができる。また、酸化物半導体層４０３の結晶性を向上させることができる。
【００４６】
なお、酸化物半導体層４０３をトランジスタ４２０の半導体層として用いるため、絶縁層４９１のエネルギーギャップは酸化物半導体層４０３よりも大きいことが好ましい。
【００４７】
次に、絶縁層４９１を形成した後に開口部を設け、該開口部を埋めるように第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂを形成する。その後、第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂを含む絶縁層４９１表面にＣＭＰ法による研磨を行う。
【００４８】
第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂとしては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。
【００４９】
なお、Ａｌ、Ｃｕなどの金属膜を第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂとして用いる場合には、該金属膜の下側又は上側の一方又は双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成とすることが好ましい。
【００５０】
また、第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂとしては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【００５１】
次に、第１の埋め込み導電層４８１ａ上、第２の埋め込み導電層４８１ｂ上、及び絶縁層４９１上に第１の導電層（これと同じ層で形成される配線を含む）を形成する。
【００５２】
第１の導電層は後の加熱処理に耐えられる材料を用いる。ソース電極及びドレイン電極として機能する第１の導電層４０５に用いられる材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等が挙げられる。
【００５３】
なお、Ａｌ、Ｃｕなどの金属膜を第１の導電層４０５として用いる場合には、該金属膜の下側又は上側の一方又は双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成とすることが好ましい。
【００５４】
また、第１の導電層としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）又はこれらの金属酸化物材料に酸化シリコンを含ませた材料を用いることができる。
【００５５】
上述した第１の導電層は、後に形成する第２の導電層４６５よりも薄膜化しておくことが好ましい。具体的には、後に形成するゲート絶縁層４０２がカバレッジ不良を起こさない程度に薄膜化しておくことが好ましく、１ｎｍ以上３０ｎｍ以下（好ましくは１０ｎｍ以上２０ｎｍ以下）として形成すればよい。
【００５６】
次いで、フォトリソグラフィ工程により第１の導電層上にレジストマスクを形成し、部分的にエッチング処理を行って第１の導電層４０５ａ、４０５ｂを形成した後、レジストマスクを除去する。該エッチング処理により、第１の導電層４０５が分離される。分離された第１の導電層４０５ａ、４０５ｂは、トランジスタ４２０のソース電極及びドレイン電極として機能する。
【００５７】
次いで、第１の導電層４０５ａ、４０５ｂ上に、第２の導電層４６５を形成する。
【００５８】
該第２の導電層４６５は後の加熱処理に耐えられる材料を用いる。第２の導電層４６５としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。
【００５９】
また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方又は双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
【００６０】
また、第２の導電層４６５としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【００６１】
なお第２の導電層４６５にＡｌ、Ｃｕなどの金属膜を単層で用いる場合には、特に、第１の導電層４０５には、Ｔｉ、Ｍｏ、Ｗなどの高融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を用いる構成が好ましい。該構成により、第２の導電層４６５にＡｌ、Ｃｕを用いることで配線抵抗を低減することができるとともに、酸化物半導体層４０３とＡｌ、Ｃｕとが直接接触することでＡｌ、Ｃｕが酸化してしまい抵抗が増加するといった不具合を低減することができる。酸化物半導体層４０３と第１の導電層４０５は、後の工程でエッチングを行う際、第２の導電層４６５より選択比が高い条件となる材料を選択しておくことが好ましい。
【００６２】
上述した第２の導電層４６５は、第１の導電層４６５よりも厚膜化しておくことが好ましい。具体的には第２の導電層４０５は、ソース電極またはドレイン電極と機能する際、配線抵抗が大きくならない程度として形成すればよく、厚さは特に限定されない。
【００６３】
以上が図２（Ａ）までの工程の説明である。
【００６４】
次いで、フォトリソグラフィ工程により第２の導電層４６５上にレジストマスクを形成し、部分的にエッチング処理を行って第２の導電層４６５ａ、４６５ｂを形成した後、レジストマスクを除去する。該エッチング処理により、第２の導電層が分離される。
【００６５】
次に、第１の導電層４０５ａ、４０５ｂ上、第２の導電層４６５ａ、４６５ｂ上、及び絶縁層４９１上に酸化物半導体層４０３を形成する。
【００６６】
酸化物半導体層４０３を形成する際、できる限り酸化物半導体層４０３に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。
【００６７】
また、酸化物半導体層４０３、後に形成するゲート絶縁層４０２を大気に解放せずに連続的に形成することが好ましい。酸化物半導体層４０３、ゲート絶縁層４０２を大気に曝露せずに連続して形成すると、これらの界面に水素や水分などの不純物が吸着することを防止することができる。
【００６８】
また、基板４００を高温に保持した状態で酸化物半導体層４０３を形成することも、酸化物半導体層４０３中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、酸化物半導体層４０３の形成時に基板４００を高温で加熱することで、結晶性を有する酸化物半導体層を形成することができる。
【００６９】
酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００７０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００７１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物（ＩＴＺＯとも表記する）、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００７２】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００７３】
なお、酸化物半導体層４０３は、形成時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法で形成するなど）で形成し、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている）ことが好ましい。
【００７４】
また酸化物半導体層４０３の形成時に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００７５】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体層を用いることにより、トランジスタのオフ電流を下げることができる。
【００７６】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲートよりも高い電位とした状態において、ソース端子の電位を基準としたときのゲートの電位が０以下であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。
【００７７】
なお酸化物半導体は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態を採ることができる。特に酸化物半導体層４０３として用いる酸化物半導体は、結晶領域及びアモルファス領域を含む混合層であり、結晶性を有する酸化物半導体とすることが好ましい。
【００７８】
結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればより高い移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００７９】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００８０】
【数１】
0005806905.tif 000002
【００８１】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００８２】
結晶性を有する酸化物半導体は、好ましくは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とする。
【００８３】
ＣＡＡＣ−ＯＳは、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、非晶質相に数ｎｍから数十ｎｍの結晶部を有する結晶−非晶質混相構造の酸化物半導体である。なお、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によるＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界は明確ではない。また、ＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともいう。）は確認できない。ＣＡＡＣ−ＯＳが粒界を有さないため、粒界に起因する電子移動度の低下が起こりにくい。
【００８４】
ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面または表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、結晶部同士は、それぞれａ軸およびｂ軸の向きが異なっていてもよい。
【００８５】
なお、ＣＡＡＣ−ＯＳ中の、非晶質部および結晶部の占める割合が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳの表面側から結晶成長させる場合、ＣＡＡＣ−ＯＳの表面の近傍は結晶部の占める割合が高くなり、被形成面の近傍は非晶質部の占める割合が高くなることがある。
【００８６】
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または表面に垂直な方向に揃うため、ＣＡＡＣ−ＯＳ形状（被形成面の断面形状または表面の断面形状）によって、結晶部同士のｃ軸の方向が異なることがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳが形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜後または成膜後に加熱処理などの結晶化処理を行うことで形成される。
【００８７】
ＣＡＡＣ−ＯＳを用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
【００８８】
上述した酸化物半導体層４０３の一例としては、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタリング法で形成したＩｎ−Ｇａ−Ｚｎ系酸化物があげられる。酸化物半導体層４０３は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上２０ｎｍ以下）として形成することができる。
【００８９】
Ｉｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で形成する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体層を形成することで、多結晶またはＣＡＡＣが形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、形成した酸化物半導体層は緻密な層となる。
【００９０】
そして酸化物半導体層は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて形成すればよい。形成時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら形成することにより、形成した酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて形成室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
【００９１】
なお、スパッタリング法等で形成された酸化物半導体層中には、不純物としての水分または水素（水酸基を含む）が多量に含まれていることがある。そのため酸化物半導体層中の水分または水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を施す。
【００９２】
酸化物半導体層に加熱処理を施すことで、酸化物半導体層中の水分または水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【００９３】
なお、酸化物半導体層中の水分または水素を脱離させるための熱処理は、酸化物半導体層４０３の形成後であって後に形成する層間絶縁層４０８の形成前であれば、トランジスタ４２０の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【００９４】
また、上記加熱処理により、酸化物半導体層から酸素が脱離し、酸化物半導体層内に酸素欠損が形成される場合がある。よって、後の工程で酸化物半導体層と接するゲート絶縁層として、酸素を含むゲート絶縁層を用いることが好ましい。そして、酸素を含むゲート絶縁層を形成した後、加熱処理を施すことで、上記ゲート絶縁層から酸化物半導体層に酸素が供与されるようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体層に含まれる酸化物半導体の、化学量論的組成比を満たすことができる。その結果、酸化物半導体層をｉ型に近づけることができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気的特性の向上を実現することができる。
【００９５】
なお、酸素を酸化物半導体層に供与するための加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
【００９６】
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して層内に酸素を供給してもよい。
【００９７】
脱水化又は脱水素化処理を行った酸化物半導体層４０３に、酸素を導入して層内に酸素を導入することによって、酸化物半導体層４０３を高純度化、及び電気的にｉ型化することができる。高純度化し、電気的にｉ型化した酸化物半導体層４０３を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【００９８】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【００９９】
酸化物半導体層４０３は、層状の酸化物半導体層をフォトリソグラフィ工程により島状の酸化物半導体層４０３に加工して形成することができる。
【０１００】
なお、酸化物半導体層４０３のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層４０３のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１０１】
次いで、酸化物半導体層４０３上に、ゲート絶縁層４０２を形成する。
【０１０２】
ゲート絶縁層４０２は、１ｎｍ以上２０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下の厚さとし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁層４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置を用いて形成してもよい。
【０１０３】
ゲート絶縁層４０２は、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は窒化酸化シリコン膜を用いて形成することができる。
【０１０４】
ゲート絶縁層４０２は、酸化物半導体層４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層４０２は、層内（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層４０２として、酸化シリコンを用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。
【０１０５】
本実施の形態では、ゲート絶縁層４０２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコンを用いる。この酸化シリコンをゲート絶縁層４０２として用いることで、酸化物半導体層４０３に酸素を供給することができ、特性を良好にすることができる。
【０１０６】
また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としても良いし、積層構造としても良い。
【０１０７】
以上が図２（Ｂ）までの工程の説明である。
【０１０８】
そして、ゲート電極層をプラズマＣＶＤ法又はスパッタリング法等により、ゲート絶縁層４０２上に形成する。次いで、フォトリソグラフィ工程によりゲート電極層上にレジストマスクを形成し、部分的にエッチング処理を行ってゲート電極層４０１を形成した後、レジストマスクを除去する。
【０１０９】
ゲート電極層４０１は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
【０１１０】
また、ゲート電極層４０１の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１１１】
また、ゲート絶縁層４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１１２】
以上が図２（Ｃ）までの工程の説明である。
【０１１３】
次いで、ゲート絶縁層４０２、ゲート電極層４０１上に層間絶縁層４０８を形成する（図２（Ｄ）参照）。
【０１１４】
層間絶縁層４０８は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により形成することができる。層間絶縁層４０８は、代表的には酸化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は酸化ガリウムなどの無機絶縁層などを用いることができる。
【０１１５】
また、層間絶縁層４０８に用いられる材料として、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ジルコニウム、酸化ランタン、酸化バリウム）、又は金属窒化物（例えば、窒化アルミニウム膜）等が挙げられる。
【０１１６】
層間絶縁層４０８は、単層でも積層でもよく、例えば酸化シリコン膜及び酸化アルミニウム膜の積層を用いることができる。
【０１１７】
層間絶縁層４０８は、スパッタリング法など、層間絶縁層４０８に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。また、層間絶縁層４０８において、酸化物半導体層４０３に接する絶縁膜は、酸素を過剰に含む膜とすると、酸化物半導体層４０３への酸素の供給源となるために好ましい。
【０１１８】
本実施の形態では、層間絶縁層４０８として膜厚１００ｎｍの酸化シリコン膜を、スパッタリング法を用いて成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下において行うことができる。
【０１１９】
酸化物半導体層の成膜時と同様に、層間絶縁層４０８の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した層間絶縁層４０８に含まれる不純物の濃度を低減できる。また、層間絶縁層４０８の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１２０】
層間絶縁層４０８を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１２１】
酸化物半導体層４０３上に設けられる層間絶縁層４０８として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
【０１２２】
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能する。
【０１２３】
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０１２４】
以上の工程で、本実施の形態のトランジスタ４２０が作製される。インジウム、亜鉛、及び酸素を少なくとも含む酸化物半導体層４０３を用い、ソース電極及びドレイン電極として機能する導電層の端部と、ゲート電極層４０１とを重畳させ、更に酸化物半導体層４０３のチャネル形成領域となる領域に対して、ゲート電極層４０１を確実に重畳させることで、トランジスタのオン特性を向上させることができる。また、コンタクト抵抗を低減することで、半導体装置の高速応答、高速駆動を実現し、信頼性の高い構成を提供することができる。
【０１２５】
図６（Ａ）は、図１によるトランジスタ４２０の平面図であり、図６（Ｂ）は、図６（Ａ）のＸ−Ｙにおける断面図である。
【０１２６】
図６（Ａ）及び（Ｂ）の構造は、トランジスタ４２０のソース電極及びドレイン電極として機能する第１の導電層４０５ａ、４０５ｂの端部と、ゲート電極となるゲート電極層４０１の端部とを重畳させ、更に酸化物半導体層４０３のチャネル形成領域となる領域に対して、ゲート電極層４０１を確実に重畳させることで、トランジスタのオン特性を向上させることができる。そのため、半導体装置の高速応答、高速駆動を実現することができる。
【０１２７】
また本実施の形態で開示する図６の構造は、第１の導電層４０５ａ、４０５ｂを薄膜化することができる。第１の導電層４０５ａ、４０５ｂの厚さを薄くすることで、特に酸化物半導体層４０３のチャネル形成領域周辺での、ゲート絶縁層４０２を形成する際の表面の段差を小さくすることができる。従って、ゲート絶縁層４０２のカバレッジ不良を低減することで、電極間の短絡を低減し、信頼性の向上を図ることができる。
【０１２８】
また本実施の形態で開示する図６の構造は、ゲート絶縁層４０２を薄膜化するとともに、酸化物半導体層４０３を薄膜化することができる。ゲート絶縁層４０２及び酸化物半導体層４０３を薄膜化することで、オン特性の向上が図れるとともに、トランジスタを完全空乏型で動作させることも可能である。トランジスタを完全空乏型で動作させることで、高集積化、高速駆動化、低消費電力化を図ることができる。
【０１２９】
加えて、本実施の形態で開示する図６の構造は、トランジスタ４２０の下部に第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂを設ける構成とすることで、ゲート絶縁層４０２及び層間絶縁層４０８にコンタクトを設ける必要がない。トランジスタ４４０と第１の埋め込み導電層４８１ａとの接触面積、及びトランジスタ４４０と埋め込み導電層４８１ｂとの接触面積を大きくとることができるため、コンタクト抵抗を低減することができる。また、接触面積を大きくとることで、ゲート電極層４０１の端部と、コンタクトの距離を短くすることができる。
【０１３０】
以上説明したように、トランジスタ４２０の構成では、トランジスタのソース電極及びドレイン電極を流れる電流を低減させることなく、オン特性を向上させることができる。さらにゲート絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶縁層を薄膜化することで、酸化物半導体層４０３をチャネル形成領域に設けるトランジスタ４２０を微細化して形成することができ好適である。
【０１３１】
ここで、図１に示したトランジスタ４２０の変形例について、図３を用いて説明する。図３の説明において、図１と同一部分又は同様な機能を有する部分については、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
【０１３２】
トランジスタ４３０は、絶縁表面を有する基板４００上に、第１の埋め込み導電層４８１ａ、第２の埋め込み導電層４８１ｂが設けられた絶縁層４９１と、酸化物半導体層４０３と、第１の導電層４０５ａ、４０５ｂ、４０５ｃ、４０５ｄと、第２の導電層４６５ａ、４６５ｂ、ゲート絶縁層４０２と、ゲート電極層４０１と、層間絶縁層４０８と、を有する（図３参照）。
【０１３３】
図３に示すトランジスタ４３０の構造は、第１の導電層に開口部を設けていない図１のトランジスタ４２０の構造と異なり、第１の導電層に開口部を設ける構造である。
【０１３４】
本実施の形態で開示する図３の構造において、第１の導電層に開口部４８５ａを設け、第１の導電層４０５ａ及び第１の導電層４０５ｃを形成する。また、第１の導電層４０５に開口部４８５ｂを設け、第１の導電層４０５ｂ及び第１の導電層４０５ｄを形成する。従って図１のトランジスタ４２０の構造と比べて、図３のトランジスタ４３０の構造では、第１の埋め込み導電層４８１ａと、第１の導電層４０５との接触面積、及び第２の埋め込み導電層４８１ｂと、第１の導電層４０５との接触面積が大きくなる。
【０１３５】
トランジスタ４３０の下部に第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂを設ける構成とすることで、ゲート絶縁層４０２及び層間絶縁層４０８にコンタクトを設ける必要がない。従って第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂは、トランジスタ４３０との接触面積を大きくとることができ、コンタクト抵抗を低減することができる。
【０１３６】
また本実施の形態で開示する図３の構造は、第１の導電層４０５に開口部４８５ａを設け、第１の導電層４０５ａ、第１の導電層４０５ｃ、及び第２の導電層４６５ａと、第１の埋め込み導電層４８１ａとを直接接続し、更に、第１の導電層４０５に開口部４８５ｂを設け、第１の導電層４０５ｂ、第１の導電層４０５ｄ、及び第２の導電層４６５ｂと、第２の埋め込み導電層４８１ｂとを直接接続する構造としている。該構造とすることにより、第１の導電層、第２の導電層、埋め込み導電層を流れる電流を大きくすることができる。
【０１３７】
以上説明したように、上記図１に示したトランジスタ４２０、上記図３に示したトランジスタ４３０の構成では、トランジスタのソース電極及びドレイン電極を流れる電流を低減させることなく、オン特性を向上させることができる。さらに、ゲート絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶縁層を薄膜化し、酸化物半導体をチャネル形成領域に設けるトランジスタを微細化して形成することができる。また、埋め込み導電層を設け、トランジスタとのコンタクト抵抗を低減することができる。
【０１３８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１３９】
（実施の形態２）
本実施の形態では、半導体装置の他の一形態を、図４及び図５を用いて説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
【０１４０】
図４は、実施の形態１で示した半導体装置とは異なる構成を有するトランジスタ４４０の断面図である。
【０１４１】
トランジスタ４４０は、絶縁表面を有する基板４００上に、第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂが設けられた絶縁層４９１と、第１の酸化物半導体層４６６ａ、４６６ｂと、第２の酸化物半導体層４１３と、第１の導電層４０５ａ、４０５ｂと、ゲート絶縁層４０２と、ゲート電極層４０１と、層間絶縁層４０８と、を有する（図４参照）。
【０１４２】
本実施の形態で開示する図４の構造において、ゲート電極層４０１は、第２の酸化物半導体層４１３及びゲート絶縁層４０２を介して、第１の導電層４０５ａ及び第１の導電層４０５ｂと、重畳して設けられる。更に、ゲート電極層４０１は、第２の酸化物半導体層４１３及びゲート絶縁層４０２を介して、第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂとの間の絶縁層４９１の表面の一部と、重畳して設けられる。従って、第２の酸化物半導体層４１３のチャネル形成領域となる領域に対して、ゲート電極層４０１は、重畳して設けられる。
【０１４３】
なお、ゲート電極層４０１と、第１の酸化物半導体層４６６ａ及び、第１の酸化物半導体層４６６ｂとは、第２の酸化物半導体層４１３及びゲート絶縁層４０２を介して、重畳しない位置に設けられている。
【０１４４】
また、第１の埋め込み導電層４８１ａは、第１の導電層４０５ａの一部及び第１の酸化物半導体層４６６ａの一部と接して設けられている。同様に、第２の埋め込み導電層４８１ｂは、第１の導電層４０５ｂの一部及び第１の酸化物半導体層４６６ｂの一部と接して設けられている。
【０１４５】
本実施の形態で開示する図４の構造において、トランジスタ４４０の下部に第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂを設ける構成とすることで、ゲート絶縁層４０２及び層間絶縁層４０８にコンタクトを設ける必要がない。従って、トランジスタ４４０と第１の埋め込み導電層４８１ａとの接触面積、及びトランジスタ４４０と第２の埋め込み導電層４８１ｂとの接触面積を大きくとることができるため、コンタクト抵抗を低減することができる。また、接触面積を大きくとることで、ゲート電極層４０１の端部と、コンタクトの距離を短くすることができる。
【０１４６】
トランジスタ４４０のソース電極及びドレイン電極として機能する第１の導電層４０５ａ、４０５ｂの端部と、ゲート電極層４０１の端部とを重畳させ、更に第２の酸化物半導体層４１３のチャネル形成領域となる領域に対して、ゲート電極層４０１を確実に重畳させることで、トランジスタのオン特性を向上させ、半導体装置の高速応答、高速駆動を実現することができる。
【０１４７】
また本実施の形態で開示する図４の構造は、トランジスタのソース電極及びドレイン電極として機能する第１の導電層４０５ａ、４０５ｂを薄膜化し、特に酸化物半導体層４０３のチャネル形成領域周辺での、ゲート絶縁層４０２を形成する際の表面の段差を小さくすることができる。従って、ゲート絶縁層４０２のカバレッジを良好にして形成することができる。
【０１４８】
また、第１の導電層４０５ａ、４０５ｂを薄膜化することで、エッチング等の工程により第１の導電層４０５ａ、４０５ｂを加工する際の所要期間を短くすることができる。そのため第１の導電層４０５ａ、４０５ｂをエッチング等の工程で加工する際に生じる、第２の酸化物半導体層４１３へのダメージを低減することができる。そのため、信頼性の向上を図ることができる。
【０１４９】
また本実施の形態で開示する図４の構造は、ゲート絶縁層４０２を薄膜化するとともに、第２の酸化物半導体層４１３を薄膜化することができる。従って、オン特性の向上が図れるとともに、トランジスタを完全空乏型で動作させることで、高集積化、高速駆動化、低消費電力化を図ることができる。
【０１５０】
以上説明したように、本実施の形態で開示する図４の構成では、第１の導電層４０５ａ、４０５ｂの端部と、ゲート電極層４０１とを重畳させ、更に第２の酸化物半導体層４１３のチャネル形成領域となる領域に対して、ゲート電極層４０１を確実に重畳させることで、トランジスタのオン特性を向上させることができる。また、第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂとトランジスタ４２０との接触面積を増やし、コンタクト抵抗を低減させることができる。
【０１５１】
ここで、図４に示したトランジスタ４４０の変形例について、図５を用いて説明する。図５の説明において、図４と同一部分又は同様な機能を有する部分については、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
【０１５２】
トランジスタ４５０は、絶縁表面を有する基板４００上に、第１の埋め込み導電層４８１ａ、第２の埋め込み導電層４８１ｂが設けられた絶縁層４９１と、第１の酸化物半導体層４６６ａ、４６６ｂと、第２の酸化物半導体層４１３と、第１の導電層４０５ａ、４０５ｂ、４０５ｃ、４０５ｄと、ゲート絶縁層４０２と、ゲート電極層４０１と、層間絶縁層４０８と、を有する（図５参照）。
【０１５３】
図５に示すトランジスタ４５０の構造は、第１の導電層４０５に開口部を設けていない図４のトランジスタ４４０の構造と異なり、第１の導電層に開口部を設ける構造である。
【０１５４】
本実施の形態で開示する図５の構造において、第１の導電層４０５に開口部４８６ａを設け、第１の導電層４０５ａ及び第１の導電層４０５ｃを形成する。また、第１の導電層４０５に開口部４８６ｂを設け、第１の導電層４０５ｂ及び第１の導電層４０５ｄを形成する。従って図４のトランジスタ４４０の構造と比べて、図５のトランジスタ４５０の構造では、第１の埋め込み導電層４８１ａと、第１の導電層４０５との接触面積、及び第２の埋め込み導電層４８１ｂと、第１の導電層４０５との接触面積が大きくなる。
【０１５５】
トランジスタ４５０の下部に第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂを設ける構成とすることで、ゲート絶縁層４０２及び層間絶縁層４０８にコンタクトを設ける必要がない。従って第１の埋め込み導電層４８１ａ及び第２の埋め込み導電層４８１ｂは、トランジスタ４５０との接触面積を大きくとることができ、コンタクト抵抗を低減することができる。
【０１５６】
また本実施の形態で開示する図５の構造は、第１の導電層４０５に開口部４８６ａを設け、第１の導電層４０５ａ、第１の導電層４０５ｃ、及び第１の酸化物半導体層４６６ａと、第１の埋め込み導電層４８１ａとを直接接続し、更に、第１の導電層４０５に開口部４８６ｂを設け、第１の導電層４０５ｂ、第１の導電層４０５ｄ、及び第１の酸化物半導体層４６６ｂと、第２の埋め込み導電層４８１ｂとを直接接続する構造としている。該構造とすることにより、第１の導電層、第２の導電層、埋め込み導電層を流れる電流を大きくすることができる。
【０１５７】
以上説明したように、上記図４に示したトランジスタ４４０、上記図５に示したトランジスタ４５０の構成では、トランジスタのソース電極及びドレイン電極を流れる電流を低減させることなく、オン特性を向上させることができる。さらに、ゲート絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶縁層を薄膜化し、酸化物半導体をチャネル形成領域に設けるトランジスタを微細化して形成することができる。また、埋め込み導電層を設け、トランジスタとのコンタクト抵抗を低減することができる。
【０１５８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１５９】
（実施の形態３）
本実施の形態においては、実施の形態１及び実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、図７を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１及び実施の形態２に記載のトランジスタを適用して構成される。
【０１６０】
図７（Ａ）は、半導体装置の回路構成の一例を示し、図７（Ｂ）は半導体装置の一例を示す概念図である。まず、図７（Ａ）に示す半導体装置について説明を行い、続けて図７（Ｂ）に示す半導体装置について、以下説明を行う。
【０１６１】
図７（Ａ）に示す半導体装置において、ビット線ＢＬは、トランジスタ１６２のソース電極又はドレイン電極となる一方の電極に接続される。ワード線ＷＬは、トランジスタ１６２のゲート電極に接続される。トランジスタ１６２のソース電極又はドレイン電極となる他方の電極は、容量素子２５４の一方の電極に接続される。
【０１６２】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の一方の電極の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０１６３】
次に、図７（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０１６４】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の一方の電極に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の一方の電極の電位が保持される（保持）。
【０１６５】
トランジスタ１６２のオフ電流は極めて小さいため、容量素子２５４の一方の電極の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
【０１６６】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４の一方の電極とが導通し、ビット線ＢＬと容量素子２５４の一方の電極の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の一方の電極の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０１６７】
例えば、容量素子２５４の一方の電極の電位をＶ、容量素子２５４の静電容量をＣ、ビット線ＢＬが有する静電容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル２５０の状態として、容量素子２５４の一方の電極の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１６８】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０１６９】
このように、図７（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１７０】
次に、図７（Ｂ）に示す半導体装置について、説明を行う。
【０１７１】
図７（Ｂ）に示す半導体装置は、上部に記憶回路として図７（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１に接続されている。
【０１７２】
図７（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０１７３】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、又はガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１７４】
なお、図７（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
【０１７５】
以上のように、メモリセル２５０に搭載されるトランジスタ１６２に、上記実施の形態１及び実施の形態２で示したトランジスタを適用させることで、トランジスタ１６２のソース電極及びドレイン電極を流れる電流を低減させることなく、オン特性を向上させることができる。また、トランジスタ１６２には、埋め込み導電層が設けられているため、コンタクト抵抗を低減することができる。さらに、ゲート絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶縁層を薄膜化し、トランジスタ１６２を微細化して形成することができる。従って、メモリセルアレイ２５１ａ、２５１ｂ及び周辺回路２５３を、一体に備えた半導体装置の高集積化、高速駆動化を図ることができる。
【０１７６】
また、インジウム、第３族元素、亜鉛、及び酸素を少なくとも含む非単結晶の酸化物半導体を用いたトランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、半導体装置の消費電力を十分に低減することができる。
【０１７７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１７８】
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図８乃至図１１を用いて説明する。
【０１７９】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭ又はＤＲＡＭが使用されている。ＳＲＡＭ又はＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭ又はＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０１８０】
通常のＳＲＡＭは、図８（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０１８１】
それに対して、ＤＲＡＭはメモリセルが図８（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０１８２】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０１８３】
図９に携帯機器のブロック図を示す。図９に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭ又はＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１８４】
図１０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０１８５】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０１８６】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０１８７】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０１８８】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１８９】
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０１９０】
ここでは、図１１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１９１】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０１９２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１９３】
（実施の形態５）
本実施の形態においては、上記実施の形態で説明したトランジスタを、タッチ入力機能を有する表示部（タッチパネル）に適用し、該表示部を具備する電子機器の一例について説明する。
【０１９４】
図１２（Ａ）及び図１２（Ｂ）は２つ折り可能なタブレット型端末である。図１２（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、切り替えスイッチ９０３４、電源スイッチ９０３５、キーボード表示スイッチ９０３６、タッチパネルの領域９６３２ａ、タッチパネルの領域９６３２ｂ、操作キー９６４０、フック９０３３、スイッチ９０３８、タッチパネルのキーボード用操作キー９６３９、を有する。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。表示部９６３１ｂにおいても同様である。
【０１９５】
図１２（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１２（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
【０１９６】
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にする事ができる。従って表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも優れたタブレット型端末を提供できる。
【０１９７】
また、この他にも図１２（Ａ）及び図１２（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
【０１９８】
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の表面及び裏面に効率的なバッテリー９６３５の充電を行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
【０１９９】
また、図１２（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１２（Ｃ）にブロック図を示し説明する。図１２（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１２（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
【０２００】
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
【０２０１】
なお太陽電池９６３３については、充電手段の一例として示したが、他の手段によるバッテリー９６３５の充電を行う構成であってもよい。また他の充電手段を組み合わせて行う構成としてもよい。
【０２０２】
上記実施の形態で説明したように、オン特性を向上させ、コンタクト抵抗を低減させたトランジスタを、タッチ入力機能を有する表示部（タッチパネル）に適用することで、図１２に示した電子機器の高速駆動化、低消費電力化を図ることができる。なお、上記実施の形態で説明したトランジスタを表示部（タッチパネル）に具備していれば、図１２に示した電子機器に特に限定されないことは言うまでもない。
【０２０３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２０４】
１６２    トランジスタ
２５０    メモリセル
２５１    メモリセルアレイ
２５１ａ    メモリセルアレイ
２５１ｂ    メモリセルアレイ
２５３    周辺回路
２５４    容量素子
４００    基板
４０１    ゲート電極層
４０２    ゲート絶縁層
４０３    酸化物半導体層
４０５    導電層
４０５ａ    導電層
４０５ｂ    導電層
４０５ｃ    導電層
４０５ｄ    導電層
４０８    層間絶縁層
４１３    酸化物半導体層
４２０    トランジスタ
４３０    トランジスタ
４４０    トランジスタ
４５０    トランジスタ
４６５    導電層
４６５ａ    導電層
４６５ｂ    導電層
４６６ａ    酸化物半導体層
４６６ｂ    酸化物半導体層
４８１ａ    導電層
４８１ｂ    導電層
４８５ａ    開口部
４８５ｂ    開口部
４９１    絶縁層
８０１    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０７    Ｘデコーダー
８０８    Ｙデコーダー
８１１    トランジスタ
８１２    保持容量
８１３    Ｘデコーダー
８１４    Ｙデコーダー
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９０９    ＩＦ
９０９    インターフェイス
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ回路
９５１    メモリコントローラ
９５２    メモリ
９５３    メモリ
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
９０３３    フック
９０３４    スイッチ
９０３５    電源スイッチ
９０３６    キーボード表示スイッチ
９０３８    スイッチ
９６３０    筐体
９６３１    表示部
９６３１ａ    表示部
９６３１ｂ    表示部
９６３２ａ    領域
９６３２ｂ    領域
９６３３    太陽電池
９６３４    充放電制御回路
９６３５    バッテリー
９６３６    ＤＣＤＣコンバータ
９６３７    コンバータ
９０３８    スイッチ
９６３９    キーボード用操作キー
９６４０    操作キー
【図１】
0005806905.tif 000003
【図２】
0005806905.tif 000004
【図３】
0005806905.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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