(57)【特許請求の範囲】
【請求項１】
ｐ型の半導体層の表面にｎ型の不純物を選択的に注入し、アニール処理して当該ｎ型不純物を活性化させることにより、前記半導体層の前記表面の一部を形成するｎ型のチャネル領域を、前記半導体層の表面部に形成する工程と、
前記半導体層の前記表面にｐ型の不純物を選択的に注入し、アニール処理して当該ｐ型不純物を活性化させることにより、前記半導体層の前記表面の一部を形成するｐ型のソース領域を、前記チャネル領域の表面部に形成する工程と、
前記半導体層の前記表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極を形成する工程と、
前記ゲート電極の形成後、前記半導体層の前記表面に沿う方向に互いに間隔を空けた複数の部分にＨ＋を選択的に照射し、アニール処理して前記半導体層のＨ＋が照射された部分の導電型を反転させることにより、ｎ型特性を示す柱状のサーマルドナーからなるｎ型コラム領域を形成し、同時に、互いに隣り合う前記ｎ型コラム領域の間に挟まれた部分に、前記半導体層の導電型が維持されたｐ型コラム領域を形成する工程とを含む、半導体装置の製造方法。
【請求項２】
前記チャネル領域を形成するときのアニール処理の温度は、１０００℃〜１１５０℃である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ソース領域を形成するときのアニール処理の温度は、８００℃〜９５０℃である、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ｎ型コラム領域を形成する工程は、
前記ｎ型コラム領域を形成すべき部分を除く前記半導体層の部分を選択的に覆うように、厚さ５μｍ〜２０μｍのマスクを前記半導体層の表面に形成する工程と、
前記マスクから露出する前記半導体層の表面へ向けてＨ＋粒子を加速させ、当該表面にＨ＋を照射する工程とを含む、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記Ｈ＋を照射する工程は、前記Ｈ＋粒子の加速エネルギを段階的に変化させながら多段に照射する工程を含む、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記Ｈ＋を照射する工程は、前記Ｈ＋粒子の加速エネルギを、５ＭｅＶ〜１０ＭｅＶの間で、大きいエネルギから小さいエネルギへと段階的に減少させながら照射する工程を含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
ｐ型の半導体層の表面にｎ型の不純物を選択的に注入し、アニール処理して当該ｎ型不純物を活性化させることにより、前記半導体層の前記表面の一部を形成するｎ型のソース領域を、前記半導体層の表面部に形成する工程と、
前記半導体層の前記表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の形成後、前記半導体層の前記表面に沿う方向に互いに間隔を空けた複数の部分にＨ＋を選択的に照射し、アニール処理して前記半導体層のＨ＋が照射された部分の導電型を反転させることにより、ｎ型特性を示す柱状のサーマルドナーからなるｎ型コラム領域を形成し、同時に、互いに隣り合う前記ｎ型コラム領域の間に挟まれた部分に、その一部が前記ゲート絶縁膜を挟んで前記ゲート電極に対向するように、前記半導体層の前記表面の一部を形成するｐ型のチャネル領域を形成し、当該チャネル領域の下方部にｐ型コラム領域を形成する工程とを含む、半導体装置の製造方法。
【請求項８】
前記ソース領域を形成するときのアニール処理の温度は、８００℃〜９００℃である、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ｎ型コラム領域を形成する工程は、
前記ｎ型コラム領域を形成すべき部分を除く前記半導体層の部分を選択的に覆うように、厚さ５μｍ〜２０μｍのマスクを前記半導体層の裏面に形成する工程と、
前記マスクから露出する前記半導体層の裏面へ向けてＨ＋粒子を加速させ、当該裏面にＨ＋を照射する工程とを含む、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記Ｈ＋を照射する工程は、前記Ｈ＋粒子の加速エネルギを段階的に変化させながら多段に照射する工程を含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記Ｈ＋を照射する工程は、前記Ｈ＋粒子の加速エネルギを、５ＭｅＶ〜１０ＭｅＶの間で、大きいエネルギから小さいエネルギへと段階的に減少させながら照射する工程を含む、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記サーマルドナーを形成するための前記アニール処理は、４００℃〜４５０℃で行われる、請求項１〜１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記半導体層は、シリコンからなる半導体層を含む、請求項１〜１２のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スーパージャンクション構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の耐圧を犠牲にすることなくオン抵抗を下げるための構造として、スーパージャンクション構造が知られている。
特許文献１は、ｎ型シリコン単結晶基板をドライエッチングすることにより、一定間隔に配列された縞状のトレンチを基板に形成し、次に、トレンチの内部をｐ型シリコン単結晶からなる充填エピタキシャル層で満たすことにより形成されたスーパージャンクション構造を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３１３０８号公報
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の課題を解決するための半導体装置は、ｐ型の半導体層と、前記半導体層の表面に沿う方向に互いに間隔を空けて配列されたｎ型特性を示す複数の柱状のサーマルドナーからなり、互いに隣り合う前記柱状のサーマルドナーの間に挟まれた前記半導体層のｐ型コラム領域と協働して、前記半導体層にスーパージャンクション構造を形成するｎ型コラム領域と、前記半導体層の表面部に選択的に形成され、前記半導体層の前記表面の一部を形成するｎ型またはｐ型のチャネル領域と、前記チャネル領域の表面部に選択的に形成され、前記半導体層の前記表面の一部を形成する、前記チャネル領域とは反対導電型のソース領域と、前記半導体層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極とを含む。
【０００５】
この構成によれば、半導体層の厚さ方向にそれぞれ延びる柱状のｎ型コラム領域およびｐ型コラム領域を、半導体層の表面に沿う方向に配列することによってスーパージャンクション構造が形成されている。このスーパージャンクション構造により、ｎ型コラム領域とｐ型コラム領域との界面に沿う方向（つまり、半導体層の厚さ方向）に当該界面全体に空乏層を広げることができる。その結果、半導体層における局所的な電界集中を防止することができるので、半導体装置の低オン抵抗化および高耐圧化を図ることができる。
【０００６】
そして、この半導体装置では、ｎ型コラム領域がサーマルドナーにより形成されている。サーマルドナーは、半導体層の当該サーマルドナーを形成したい部分にＨ＋を選択的に照射し、その後、アニール処理することにより、ｐ型の半導体層のＨ＋が照射された部分に簡単に形成することができる。そのため、従来に比べて短時間かつ低コストで、スーパージャンクション構造を形成することができる。
【０００７】
また、サーマルドナーが形成される領域は、注入されたＨ＋粒子が停止した位置によって定められ、その後アニール処理をしても、Ｈ＋の照射エネルギを制御して定めた粒子の停止位置よりも広がることがない。その結果、Ｈ＋の照射エネルギを制御することにより、ｎ型コラム領域の範囲を一定に定めることができる。
これにより、ｎ型コラム領域を設計通りに形成することができるので、ＭＯＳ構造の基本構造を変更しなくても、当該ＭＯＳ構造に影響を与えることなく、基本構造のＭＯＳＦＥＴに対して、スーパージャンクション構造を簡単に組み入れることができる。また、ｎ型コラム領域を設計通りに形成できる結果、複数のｎ型コラム領域間での比抵抗のばらつきを防止することができ、さらに、ｎ型コラム領域を簡単に微細化することもできるので、半導体装置の微細化にも良好に適応することができる。
【０００８】
これに対し、従来のスーパージャンクション構造の形成方法では、種々の問題がある。
たとえば、ｎ型の基板にトレンチを形成し、そのトレンチ内部にｐ型のエピタキシャル層を形成することによりスーパージャンクション構造を形成する方法では、トレンチの深さをエッチングで一定に制御することが難しい。そのため、トレンチに充填されたｐ型エピタキシャル層の比抵抗がばらつくという問題がある。
【０００９】
また、ｎ型の基板（エピタキシャル層）の表面にｐ型不純物を注入する工程と、当該注入後にｎ型のエピタキシャル層を成長させる工程とを交互に複数回行うことにより、ｎ型のエピタキシャル層の厚さ方向にｐ型部分を複数段形成し、最後にアニール処理して当該複数段のｐ型部分を活性化させることにより、すべてのｐ型部分を一体化させてスーパージャンクション構造を形成する方法がある。この方法では、不純物の注入工程およびエピタキシャル成長工程を交互に何度も行う必要があるので、リードタイムが長くなり、その結果コストアップを招くという問題がある。さらに、一体化した後のｐ型領域を、注入した各ｐ型不純物の停止位置によって定めることができない。つまり、アニール処理より活性化したｐ型不純物は、規則性を持たずに等方的に拡散するので、この拡散により最終的に形成されるｐ型領域の形状を制御することが難しいという問題がある。
【００１０】
さらに、これら両方の方法に共通する問題として、ＭＯＳ構造を形成する前の段階でスーパージャンクション構造を形成しなければならないという問題がある。そのため、トレンチの深さやｐ型不純物の拡散範囲が設計通りにいかないと、その後に形成するＭＯＳ構造を、予め設計した構造から変更しなければならなくなる。
そこで、上記半導体装置によれば、上記した種々の問題を解決する手段として、ｎ型コラム領域をサーマルドナーで形成することにより、従来に比べて短時間かつ低コストで、設計通りのスーパージャンクション構造を、簡単に形成することができる。
【００１１】
また、上記半導体装置では、ｎ型コラム領域の比抵抗は、たとえば、１．０Ω・ｃｍ〜１０．０Ω・ｃｍである。
また、上記半導体装置は、ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのいずれの形態にも好適に適用することができる。
すなわち、上記半導体装置は、前記チャネル領域がｎ型であり、前記ソース領域がｐ型であって、前記ゲート電極に電圧を印加することによって、ｐ型の前記ソース領域と前記ｐ型コラム領域との間にチャネル誘起させるｐチャネルＭＯＳＦＥＴを含んでいてもよい。
【００１２】
この場合、前記半導体層は、前記ｎ型コラム領域および前記ｐ型コラム領域に対して前記半導体層の裏面側に、前記ｎ型コラム領域および前記ｐ型コラム領域に跨るように、前記半導体層の前記表面に沿う方向に広がって形成されたｐ型のベース領域を含むことが好ましい。これにより、ｐ型のベース領域（ドレイン領域）を接地した状態（つまり、ｐ型ベース領域が０Ｖ）で、ソース領域とベース領域との間（ソース−ドレイン間）にソース電圧を印加し、ゲート電極に所定の電圧を印加することにより、ソース領域からベース領域へ向かって、ｐ型コラム領域を通って半導体層の厚さ方向（縦方向）に電流を流すことができる。
【００１３】
このようなｐチャネルＭＯＳＦＥＴは、たとえば、ｐ型の半導体層の表面にｎ型の不純物を選択的に注入し、アニール処理して当該ｎ型不純物を活性化させることにより、前記半導体層の前記表面の一部を形成するｎ型のチャネル領域を、前記半導体層の表面部に形成する工程と、前記半導体層の前記表面にｐ型の不純物を選択的に注入し、アニール処理して当該ｐ型不純物を活性化させることにより、前記半導体層の前記表面の一部を形成するｐ型のソース領域を、前記チャネル領域の表面部に形成する工程と、前記半導体層の前記表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極を形成する工程と、前記ゲート電極の形成後、前記半導体層の前記表面に沿う方向に互いに間隔を空けた複数の部分にＨ＋を選択的に照射し、アニール処理して前記半導体層のＨ＋が照射された部分の導電型を反転させることにより、ｎ型特性を示す柱状のサーマルドナーからなるｎ型コラム領域を形成し、同時に、互いに隣り合う前記ｎ型コラム領域の間に挟まれた部分に、前記半導体層の導電型が維持されたｐ型コラム領域を形成する工程とを含む、本発明の半導体装置の製造方法により製造することができる。
【００１４】
一方、上記半導体装置は、前記チャネル領域がｐ型であり、前記ソース領域がｎ型であって、前記ゲート電極に電圧を印加することによって、ｎ型の前記ソース領域と前記ｎ型コラム領域との間にチャネル誘起させるｎチャネルＭＯＳＦＥＴを含んでいてもよい。
この場合、前記半導体層は、前記ｎ型コラム領域および前記ｐ型コラム領域に対して前記半導体層の裏面側に、前記ｎ型コラム領域および前記ｐ型コラム領域に跨るように、前記半導体層の前記表面に沿う方向に広がって形成されたｎ型のベース領域を含んでいてもよい。これにより、ｎ型のソース領域を接地した状態（つまり、ｎ型ソース領域が０Ｖ）で、ソース領域とｎ型ベース領域（ドレイン領域）との間（ソース−ドレイン間）にドレイン電圧を印加し、ゲート電極に所定の電圧を印加することにより、ベース領域からソース領域へ向かって、ｎ型コラム領域を通って半導体層の厚さ方向（縦方向）に電流を流すことができる。
【００１５】
このようなｎチャネルＭＯＳＦＥＴは、たとえば、ｐ型の半導体層の表面にｎ型の不純物を選択的に注入し、アニール処理して当該ｎ型不純物を活性化させることにより、前記半導体層の前記表面の一部を形成するｎ型のソース領域を、前記半導体層の表面部に形成する工程と、前記半導体層の前記表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の形成後、前記半導体層の前記表面に沿う方向に互いに間隔を空けた複数の部分にＨ＋を選択的に照射し、アニール処理して前記半導体層のＨ＋が照射された部分の導電型を反転させることにより、ｎ型特性を示す柱状のサーマルドナーからなるｎ型コラム領域を形成し、同時に、互いに隣り合う前記ｎ型コラム領域の間に挟まれた部分に、その一部が前記ゲート絶縁膜を挟んで前記ゲート電極に対向するように、前記半導体層の前記表面の一部を形成するｐ型のチャネル領域を形成し、当該チャネル領域の下方部にｐ型コラム領域を形成する工程とを含む、本発明の半導体装置の製造方法により製造することができる。
【００１６】
また、上記半導体装置では、前記ｎ型コラム領域は、前記チャネル領域に対して前記半導体層の裏面側に前記チャネル領域に接するように形成された領域であってもよいし、前記チャネル領域に対して前記半導体層の裏面側に前記チャネル領域と間隔を隔てて形成された領域であってもよい。
また、本発明の半導体装置の製造方法では、前記サーマルドナーを形成するための前記アニール処理は、４００℃〜４５０℃で行われることが好ましい。
【００１７】
サーマルドナーからなるｎ型コラム領域の比抵抗は、アニール温度が４５０℃付近に達するまでは、高温になればなるほど小さくなり、４５０℃付近で最小となる。その後、温度が４５０℃を超えると、高温になればなるほど大きくなり、最終的にはＨ＋を照射する前の半導体層の比抵抗に近づく。そのため、本発明においてアニール処理を４００℃〜４５０℃で行うことにより、ｎ型コラム領域の比抵抗を小さくすることができ、オン抵抗を一層小さくすることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の第１実施形態に係る半導体装置（ｐチャネルＭＯＳＦＥＴ）の模式的な断面図である。
【図２】図２（ａ）（ｂ）（ｃ）は、図１のｎ型チャネル領域のレイアウト図であって、図２（ａ）はストライプ状、図２（ｂ）はマトリクス状、図２（ｃ）は千鳥状をそれぞれ示している。
【図３Ａ】図３Ａは、図１の半導体装置の製造工程の一部を示す図である。
【図３Ｂ】図３Ｂは、図３Ａの次の工程を示す図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の工程を示す図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の工程を示す図である。
【図３Ｅ】図３Ｅは、図３Ｄの次の工程を示す図である。
【図４】図４は、サーマルドナー化したシリコンの比抵抗とアニール温度との関係を示すグラフである。
【図５】図５は、本発明の第２実施形態に係る半導体装置（ｎチャネルＭＯＳＦＥＴ）の模式的な断面図である。
【図６】図６（ａ）（ｂ）（ｃ）は、図５のｐ−型チャネル領域のレイアウト図であって、図６（ａ）はストライプ状、図６（ｂ）はマトリクス状、図６（ｃ）は千鳥状をそれぞれ示している。
【図７Ａ】図７Ａは、図５の半導体装置の製造工程の一部を示す図である。
【図７Ｂ】図７Ｂは、図７Ａの次の工程を示す図である。
【図７Ｃ】図７Ｃは、図７Ｂの次の工程を示す図である。
【図７Ｄ】図７Ｄは、図７Ｃの次の工程を示す図である。
【図８】図８は、図１の半導体装置のｎ型コラム領域の変形例を示す図である。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜ｐチャネルＭＯＳＦＥＴの実施形態（第１実施形態）＞
図１は、本発明の第１実施形態に係る半導体装置１（ｐチャネルＭＯＳＦＥＴ）の模式的な断面図である。図２（ａ）（ｂ）（ｃ）は、図１のｎ型チャネル領域７のレイアウト図であって、図２（ａ）はストライプ状、図２（ｂ）はマトリクス状、図２（ｃ）は千鳥状をそれぞれ示している。
【００２０】
半導体装置１は、ｐ＋型（たとえば、アクセプタ濃度が１０１７〜１０１９ａｔｏｍｓ・ｃｍ−３）のシリコン基板２（たとえば、厚さ１００μｍ〜７００μｍ）を備えている。
シリコン基板２の表面３には、シリコン基板２よりも低濃度のｐ−型（たとえば、アクセプタ濃度が１０１５〜１０１６ａｔｏｍｓ・ｃｍ−３）のシリコンからなるエピタキシャル層５（半導体層）が形成されている。エピタキシャル層５の厚さは、たとえば、１０μｍ〜８０μｍである。また、シリコン基板２の裏面４には、ドレイン電極６が形成されている。ドレイン電極６は、たとえば、Ａｕ（金）等の金属材料からなる。
【００２１】
エピタキシャル層５の表面部には、ｎ型（たとえば、ドナー濃度が１０１５〜１０１６ａｔｏｍｓ・ｃｍ−３）チャネル領域７が複数形成されており、それぞれがエピタキシャル層５の表面８の一部を形成している（つまり、エピタキシャル層５の表面８に露出している）。
複数のｎ型チャネル領域７は、図２（ａ）に示すように、一定のピッチで配列されたストライプ状（図１では、紙面手前から奥行き方向に延びるストライプ）に形成されている。なお、複数のｎ型チャネル領域７のレイアウトは、ストライプ状に限らず、たとえば、図２（ｂ）に示すように、行方向および列方向に一定のピッチで配列されたマトリクス状（行列状）であってもよいし、図２（ｃ）に示すように、列方向に互い違いに配列された千鳥状などであってもよい。
【００２２】
各ｎ型チャネル領域７の長手方向（ストライプの方向）に直交する幅方向両端部には、ｎ型チャネル領域７を区画する周縁に対して間隔を空けて、ｐ型ソース領域９が形成されており、それぞれがエピタキシャル層５の表面８の一部を形成している。ｐ型ソース領域９は、長手方向に互いに平行な直線状に形成されている。なお、ｐ型ソース領域９は、たとえば、図２（ｂ）のマトリクス状、図２（ｃ）の千鳥状の例のように、ｎ型チャネル領域７の周縁に対して間隔を空け、当該周縁に沿う環状に形成されていてもよい。
【００２３】
エピタキシャル層５のｎ型チャネル領域７の下方部には、ｎ型コラム領域１０が形成されている。ｎ型コラム領域１０は、エピタキシャル層５のｐ型ソース領域９の直下の領域を避けるように形成されている。たとえば、ｎ型チャネル領域７が図２（ａ）のストライプ状の場合には、ｎ型コラム領域１０は、直線状のｐ型ソース領域９で挟まれたｎ型チャネル領域７の中央部の直下の領域において、エピタキシャル層５を表面８から裏面１１へ向かって横切る方向に仕切る層状（断面視では柱状）に形成されている。また、ｎ型チャネル領域７の幅方向に沿うｎ型コラム領域１０の幅Ｗ１は、たとえば、２μｍ〜８μｍである。また、この実施形態では、ｎ型コラム領域１０は、ｎ型チャネル領域７に対してシリコン基板２側（エピタキシャル層５の裏面１１側）にｎ型チャネル領域７に接するように（一体的に）形成されている。
【００２４】
そして、この半導体装置１では、ｎ型コラム領域１０は、サーマルドナーにより形成されている。サーマルドナーは、酸素を含んだエピタキシャル層５（Ｓｉ結晶）を４５０℃程度でアニール処理したときに、当該Ｓｉ結晶中の酸素や空孔がドナー化し、ｐ型シリコンにおいてｎ型特性を示すに至った部分である。このようなサーマルドナーの存在は、たとえば、ＥＳＲ（Electron Paramagnetic Resonance：電子スピン共鳴）等により観測することができる。たとえば、サーマルドナーからなるｎ型コラム領域１０の比抵抗は、たとえば、２Ω・ｃｍ〜８Ω・ｃｍである。
【００２５】
層状のｎ型コラム領域１０を形成することによって、エピタキシャル層５には、適当なピッチで配列された層状のｎ型コラム領域１０と、互いに隣り合うｎ型コラム領域１０の間に挟まれ、エピタキシャル層５の導電型が維持された層状のｐ−型コラム領域１２とがエピタキシャル層５の表面８に沿う方向に交互に配列されてスーパージャンクション構造が形成されている。
【００２６】
また、エピタキシャル層５において、ｎ型コラム領域１０およびｐ−型コラム領域１２に対してシリコン基板２側のシリコン基板２の表面３に接する領域は、ｎ型コラム領域１０およびｐ−型コラム領域１２に跨るように、エピタキシャル層５の表面８に沿う方向に広がって形成されたｐ−型ベース領域１３である。このｐ−型ベース領域１３がｎ型コラム領域１０とｐ＋型のシリコン基板２との間に介在することにより、ｎ型コラム領域１０とｐ＋型のシリコン基板２との接触が防止されている。たとえば、ｎ型コラム領域１０の深さＤ１（エピタキシャル層５の表面８から最深部までの距離）は、たとえば、２５μｍ〜７０μｍであり、ｎ型コラム領域１０の最深部はシリコン基板２の表面３に対してエピタキシャル層５の表面８側に位置している。
【００２７】
なお、ｎ型チャネル領域７が図２（ｂ）（ｃ）のマトリクス状や千鳥状の場合には、ｎ型コラム領域１０は、環状のｐ型ソース領域９で取り囲まれたｎ型チャネル領域７の中央部の直下の領域において、ｎ型チャネル領域７からシリコン基板２へ向かって延びる柱状に形成されていてもよい。
エピタキシャル層５の表面８には、たとえばＳｉＯ２（酸化シリコン）からなるゲート絶縁膜１４が形成されており、このゲート絶縁膜１４上に、ゲート電極１５が形成されている。
【００２８】
ゲート電極１５は、ストライプ状のｎ型チャネル領域７に沿ってストライプ状に形成されていて、ゲート絶縁膜１４を挟んで、各ｎ型チャネル領域７の周縁とｐ型ソース領域９との間に露出するｎ型チャネル領域７に対向している。ゲート電極１５は、たとえば、不純物が高濃度に含まれたポリシリコンからなる。なお、ｎ型チャネル領域７が図２（ｂ）のマトリクス状の場合には、ゲート電極１５は各ｎ型チャネル領域７を取り囲むように格子状に形成すればよい。
【００２９】
エピタキシャル層５上には、ゲート電極１５を被覆するように、たとえばＳｉＯ２からなる層間絶縁膜１６が積層されている。層間絶縁膜１６およびゲート絶縁膜１４には、コンタクトホール１７が形成されており、コンタクトホール１７には、ｐ型ソース領域９およびｎ型チャネル領域７の一部が露出している。
層間絶縁膜１６上には、ソース電極１８が形成されている。ソース電極１８は、各コンタクトホール１７を介して、すべてのｐ型ソース領域９およびｎ型チャネル領域７に一括して接触している。つまり、ソース電極１８は、すべての単位セルに対して共通の配線となっている。ソース電極１８は、たとえば、Ａｌ（アルミニウム）等の金属材料からなる。
【００３０】
図３Ａ〜図３Ｅは、図１の半導体装置１の製造工程の一部を工程順に示す図である。
半導体装置１を製造するには、まず、図３Ａに示すように、ＣＶＤ(Chemical Vapor Deposition：化学気相成長)法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、シリコン基板２の表面３に、たとえば、Ｂ（ホウ素）等のｐ型不純物を注入しながらＳｉ結晶を成長させる。これにより、シリコン基板２上に、ｐ−型のエピタキシャル層５が形成される。
【００３１】
次に、ｎ型チャネル領域７を形成すべき部分を除くエピタキシャル層５の部分を選択的に覆うように、ハードマスク１９を形成する。そして、当該ハードマスク１９から露出するエピタキシャル層５の表面８へ向けて、たとえば、Ｐ（リン）等のｎ型不純物を加速させ、当該表面８にｎ型不純物を注入する（イオン注入）。次に、エピタキシャル層５を１０００℃〜１１５０℃でアニール処理する。これにより、エピタキシャル層５の表面８に注入されたｎ型不純物が活性化され、ｎ型チャネル領域７が形成される。
【００３２】
次に、図３Ｂに示すように、ｐ型ソース領域９を形成すべき部分を除くエピタキシャル層５の部分を選択的に覆うように、ハードマスク２０を形成する。そして、当該ハードマスク２０から露出するエピタキシャル層５の表面８へ向けて、ｐ型不純物を加速させ、当該表面８にｐ型不純物を注入する（イオン注入）。次に、エピタキシャル層５を８００℃〜９５０℃でアニール処理する。これにより、エピタキシャル層５の表面８に注入されたｐ型不純物が活性化され、ｐ型ソース領域９が形成される。
【００３３】
次に、図３Ｃに示すように、エピタキシャル層５の表面８を８００℃〜１０８０℃で熱酸化する。これにより、エピタキシャル層５の表面８全体を覆うゲート絶縁膜１４が形成される。次に、たとえばＣＶＤ法により、不純物（ｎ型およびｐ型のどちらでもよい。）を注入しながらポリシリコンをエピタキシャル層５上に堆積する。その後、堆積したポリシリコンの不要部分（ゲート電極１５以外の部分）をドライエッチングにより除去する。これにより、ゲート電極１５が形成される。
【００３４】
次に、たとえばＣＶＤ法により、エピタキシャル層５上にＳｉＯ２からなる層間絶縁膜１６を積層し、層間絶縁膜１６およびゲート絶縁膜１４を一度にパターニングすることにより、コンタクトホール１７を形成する。
次に、図３Ｄに示すように、ｎ型コラム領域１０を形成すべき部分を除くエピタキシャル層５の部分を選択的に覆うように、フォトレジストからなる厚膜（たとえば、５μｍ〜２０μｍ）のレジストマスク２１を形成する。そして、当該レジストマスク２１から露出するエピタキシャル層５の表面８へ向けて、Ｈ＋粒子を加速させ、当該表面８にＨ＋を照射する（Ｈ＋照射）。Ｈ＋の照射は、Ｈ＋粒子の加速エネルギを段階的に変化させながら多段に照射する。たとえば、５ＭｅＶ〜１０ＭｅＶの間で、大きいエネルギから小さいエネルギへと段階的（たとえば、２〜５段階）に減少させながら照射する。これにより、エピタキシャル層５の底部から表面部に至るまで、Ｈ＋を照射することができる。Ｈ＋の照射後、厚膜のレジストマスク２１を剥離する。
【００３５】
次に、図３Ｅに示すように、エピタキシャル層５を４００℃〜４５０℃でアニール処理する。これにより、Ｈ＋照射によりエピタキシャル層５に含まれたＨ＋粒子が促進源となって、エピタキシャル層５（Ｓｉ結晶）中の酸素や空孔がドナー化し、Ｈ＋が照射された部分がｎ型特性を示すサーマルドナーとなる。その結果、このサーマルドナーからなるｎ型コラム領域１０が形成され、同時に、エピタキシャル層５の導電型（ｐ−型）が維持されたｐ−型コラム領域１２およびｐ−型ベース領域１３が形成される。
【００３６】
その後は、たとえば、スパッタ温度５００℃〜６００℃でＡｌ（金属材料）を堆積してソース電極１８を形成し、スパッタ温度３８０℃〜４２０℃でＡｕ（金属材料）を堆積してドレイン電極６を形成する。以上の工程等を経て、図１に示す半導体装置１が得られる。
半導体装置１（ｐチャネルＭＯＳＦＥＴ）は、ドレイン電極６を接地した状態（つまり、ｐ−型ベース領域１３が０Ｖ）で、ソース電極１８とドレイン電極６との間（ソース−ドレイン間）にソース電圧を印加し、ゲート電極１５に所定の電圧を印加することにより、ｐ型ソース領域９からｐ−型ベース領域１３へ向かって、ｐ−型コラム領域１２を通ってエピタキシャル層５の厚さ方向（縦方向）に電流を流すことができる。
【００３７】
そして、この半導体装置１によれば、エピタキシャル層５の厚さ方向にそれぞれ延びる柱状のｎ型コラム領域１０およびｐ−型コラム領域１２を、エピタキシャル層５の表面８に沿う方向に配列することによってスーパージャンクション構造が形成されている。
このスーパージャンクション構造により、ｎ型コラム領域１０とｐ−型コラム領域１２との界面に沿う方向（つまり、エピタキシャル層５の厚さ方向）に当該界面全体に空乏層を広げることができる。その結果、エピタキシャル層５における局所的な電界集中を防止することができるので、半導体装置１の低オン抵抗化および高耐圧化を図ることができる。
【００３８】
さらに半導体装置１では、ｎ型コラム領域１０がサーマルドナーにより形成されている。サーマルドナーは、前述のように、エピタキシャル層５の当該サーマルドナーを形成したい部分にＨ＋を選択的に照射し（図３Ｄの工程）、その後、アニール処理することにより（図３Ｅの工程）、ｐ−型のエピタキシャル層５のＨ＋が照射された部分に簡単に形成することができる。そのため、従来に比べて短時間かつ低コストで、スーパージャンクション構造を形成することができる。
【００３９】
また、サーマルドナーが形成される領域（ｎ型コラム領域１０）は、注入されたＨ＋粒子が停止した位置によって定められ、その後アニール処理をしても、Ｈ＋の照射エネルギを制御して定めた粒子の停止位置よりも広がることがない。その結果、Ｈ＋の照射エネルギを制御することにより、ｎ型コラム領域１０の範囲を一定に定めることができる。
これにより、ｎ型コラム領域１０を設計通りに形成することができるので、ＭＯＳ構造の基本構造を変更しなくても、当該ＭＯＳ構造に影響を与えることなく、基本構造のＭＯＳＦＥＴに対して、スーパージャンクション構造を簡単に組み入れることができる。また、ｎ型コラム領域１０を設計通りに形成できる結果、複数のｎ型コラム領域１０間での比抵抗のばらつきを防止することができ、さらに、ｎ型コラム領域１０を簡単に微細化することもできるので、半導体装置１の微細化にも良好に適応することができる。
【００４０】
これに対し、従来のスーパージャンクション構造の形成方法では、種々の問題がある。
たとえば、ｎ型の基板にトレンチを形成し、そのトレンチ内部にｐ型のエピタキシャル層を形成することによりスーパージャンクション構造を形成する方法では、トレンチの深さをエッチングで一定に制御することが難しい。そのため、トレンチに充填されたｐ型エピタキシャル層の比抵抗がばらつくという問題がある。
【００４１】
また、ｎ型の基板（エピタキシャル層）の表面にｐ型不純物を注入する工程と、当該注入後にｎ型のエピタキシャル層を成長させる工程とを交互に複数回行うことにより、ｎ型のエピタキシャル層の厚さ方向にｐ型部分を複数段形成し、最後にアニール処理して当該複数段のｐ型部分を活性化させることにより、すべてのｐ型部分を一体化させてスーパージャンクション構造を形成する方法がある。この方法では、不純物の注入工程およびエピタキシャル成長工程を交互に何度も行う必要があるので、リードタイムが長くなり、その結果コストアップを招くという問題がある。さらに、一体化した後のｐ型領域を、注入した各ｐ型不純物の停止位置によって定めることができない。つまり、アニール処理より活性化したｐ型不純物は、規則性を持たずに等方的に拡散するので、この拡散により最終的に形成されるｐ型領域の形状を制御することが難しいという問題がある。
【００４２】
さらに、これら両方の方法に共通する問題として、ＭＯＳ構造を形成する前の段階でスーパージャンクション構造を形成しなければならないという問題がある。そのため、トレンチの深さやｐ型不純物の拡散範囲が設計通りにいかないと、その後に形成するＭＯＳ構造を、予め設計した構造から変更しなければならなくなる。
そこで、この半導体装置１によれば、上記した種々の問題を解決する手段として、ｎ型コラム領域１０をサーマルドナーで形成することにより、従来に比べて短時間かつ低コストで、設計通りのスーパージャンクション構造を、簡単に形成することができる。
【００４３】
また、サーマルドナーからなるｎ型コラム領域１０の比抵抗は、図４に示すように、アニール温度が４５０℃付近に達するまでは、高温になればなるほど小さくなり、４５０℃付近で最小となる。その後、温度が４５０℃を超えると、高温になればなるほど大きくなり、最終的にはＨ＋を照射する前のエピタキシャル層５の比抵抗に近づく。そのため、図３Ｅの工程においてアニール処理を４００℃〜４５０℃で行うことにより、ｎ型コラム領域１０の比抵抗を小さくすることができ、オン抵抗を一層小さくすることができる。
＜ｎチャネルＭＯＳＦＥＴの実施形態（第２実施形態）＞
図５は、本発明の第２実施形態に係る半導体装置３１（ｎチャネルＭＯＳＦＥＴ）の模式的な断面図である。図６（ａ）（ｂ）（ｃ）は、図５のチャネル領域３９のレイアウト図であって、図６（ａ）はストライプ状、図６（ｂ）はマトリクス状、図６（ｃ）は千鳥状をそれぞれ示している。
【００４４】
半導体装置３１は、ｎ＋型のシリコン基板３２（たとえば、厚さ５００μｍ〜６５０μｍ）を備えている。
シリコン基板３２の表面３３には、シリコンからなるエピタキシャル層３５（半導体層）が形成されている。また、シリコン基板３２の裏面３４には、ドレイン電極３６が形成されている。ドレイン電極３６は、たとえば、Ａｕ（金）等の金属材料からなる。
【００４５】
エピタキシャル層３５は、シリコン基板３２の表面３３に接するように形成され、シリコン基板３２よりも低濃度のｎ−型ベース層３７（ベース領域）と、当該ｎ−型ベース層３７上に形成され、シリコン基板３２よりも低濃度のｐ−型ドリフト層３８とを含んでいる。エピタキシャル層３５全体の厚さは、たとえば、１０μｍ〜８０μｍであり、ｎ−型ベース層３７の厚さは、ｐ−型ドリフト層３８の厚さよりも薄い。
【００４６】
エピタキシャル層３５（ｐ−型ドリフト層３８）の表面部には、ｐ−型チャネル領域３９が複数形成されており、それぞれがエピタキシャル層３５の表面４０の一部を形成している（つまり、エピタキシャル層３５の表面４０に露出している）。
複数のｐ−型チャネル領域３９は、図６（ａ）に示すように、一定のピッチで配列されたストライプ状（図５では、紙面手前から奥行き方向に延びるストライプ）に形成されている。なお、複数のｐ−型チャネル領域３９のレイアウトは、ストライプ状に限らず、たとえば、図６（ｂ）に示すように、行方向および列方向に一定のピッチで配列されたマトリクス状（行列状）であってもよいし、図６（ｃ）に示すように、列方向に互い違いに配列された千鳥状などであってもよい。
【００４７】
各ｐ−型チャネル領域３９の長手方向（ストライプの方向）に直交する幅方向両端部には、ｐ−型チャネル領域３９を区画する周縁に対して間隔を空けて、ｎ型ソース領域４１が形成されており、それぞれがエピタキシャル層３５の表面４０の一部を形成している。ｎ型ソース領域４１は、長手方向に互いに平行な直線状に形成されている。なお、ｎ型ソース領域４１は、たとえば、図６（ｂ）のマトリクス状、図６（ｃ）の千鳥状の例のように、ｐ−型チャネル領域３９の周縁に対して間隔を空け、当該周縁に沿う環状に形成されていてもよい。
【００４８】
エピタキシャル層３５のｐ−型チャネル領域３９の下方部には、エピタキシャル層３５の導電型が維持されたｐ−型コラム領域４２が形成されている。ｐ−型コラム領域４２は、エピタキシャル層３５のｎ型ソース領域４１の直下の領域に重なるように形成されている。たとえば、ｐ−型チャネル領域３９が図２（ａ）のストライプ状の場合には、ｐ−型コラム領域４２は、直線状のｎ型ソース領域４１の直下の領域、および当該ｎ型ソース領域４１で挟まれたｐ−型チャネル領域３９の中央部の直下の領域において、エピタキシャル層３５を表面４０から裏面４３へ向かって横切る方向に仕切る層状（断面視では柱状）に形成されている。また、ｐ−型チャネル領域３９の幅方向に沿うｐ−型コラム領域４２の幅Ｗ２は、たとえば、２μｍ〜８μｍである。また、この実施形態では、ｐ−型コラム領域４２は、ｐ−型チャネル領域３９に対してシリコン基板３２側（エピタキシャル層３５の裏面４３側）にｐ−型チャネル領域３９と接するように（一体的に）形成されている。
【００４９】
また、エピタキシャル層３５には、適当なピッチで配列された層状のｐ−型コラム領域４２の間に、ｎ型コラム領域４４が形成されている。このｎ型コラム領域４４は、平面視でｐ−型チャネル領域３９の周縁部に重なっていて、ｐ−型コラム領域４２を取り囲むように形成されている。
ｎ型コラム領域４４は、サーマルドナーにより形成されている。サーマルドナーは、酸素を含んだエピタキシャル層３５（Ｓｉ結晶）を４５０℃程度でアニール処理したときに、当該Ｓｉ結晶中の酸素や空孔がドナー化し、ｐ型シリコンにおいてｎ型特性を示すに至った部分である。このようなサーマルドナーの存在は、たとえば、ＥＳＲ等により観測することができる。たとえば、サーマルドナーからなるｎ型コラム領域４４の比抵抗は、たとえば、２Ω・ｃｍ〜８Ω・ｃｍである。
【００５０】
そして、この半導体装置３１では、エピタキシャル層３５の導電型が維持された層状のｐ−型コラム領域４２と、互いに隣り合うｐ−型コラム領域４２の間に挟まれたｎ型コラム領域４４とがエピタキシャル層３５の表面４０に沿う方向に交互に配列されてスーパージャンクション構造が形成されている。
また、エピタキシャル層３５において、ｎ型コラム領域４４およびｐ−型コラム領域４２に対してシリコン基板３２側のシリコン基板３２の表面３３に接する領域が、ｎ型コラム領域４４およびｐ−型コラム領域４２に跨るｎ−型ベース層３７である。このｎ−型ベース層３７がｎ型コラム領域４４とｐ＋型のシリコン基板３２との間に介在することにより、ｐ−型コラム領域４２とｎ＋型のシリコン基板３２との接触が防止されている。
【００５１】
なお、ｐ−型チャネル領域３９が図６（ｂ）（ｃ）のマトリクス状や千鳥状の場合には、ｐ−型コラム領域４２は、環状のｎ型ソース領域４１で取り囲まれたｐ−型チャネル領域３９の中央部の下方において、ｐ−型チャネル領域３９からシリコン基板３２へ向かって延びる柱状に形成されていてもよい。
エピタキシャル層３５の表面４０には、たとえばＳｉＯ２（酸化シリコン）からなるゲート絶縁膜４５が形成されており、このゲート絶縁膜４５上に、ゲート電極４６が形成されている。
【００５２】
ゲート電極４６は、ストライプ状のｐ−型チャネル領域３９に沿ってストライプ状に形成されていて、ゲート絶縁膜４５を挟んで、各ｐ−型チャネル領域３９の周縁とｎ型ソース領域４１との間に露出するｐ−型チャネル領域３９に対向している。ゲート電極４６は、たとえば、不純物が高濃度に含まれたポリシリコンからなる。なお、ｐ−型チャネル領域３９が図６（ｂ）のマトリクス状の場合には、ゲート電極４６は各ｐ−型チャネル領域３９を取り囲むように格子状に形成すればよい。
【００５３】
エピタキシャル層３５上には、ゲート電極４６を被覆するように、たとえばＳｉＯ２からなる層間絶縁膜４７が積層されている。層間絶縁膜４７およびゲート絶縁膜４５には、コンタクトホール４８が形成されており、コンタクトホール４８には、ｎ型ソース領域４１およびｐ−型チャネル領域３９の一部が露出している。
層間絶縁膜４７上には、ソース電極４９が形成されている。ソース電極４９は、各コンタクトホール４８を介して、すべてのｎ型ソース領域４１およびｐ−型チャネル領域３９に一括して接触している。つまり、ソース電極４９は、すべての単位セルに対して共通の配線となっている。ソース電極４９は、たとえば、Ａｌ（アルミニウム）等の金属材料からなる。
【００５４】
図７Ａ〜図７Ｄは、図５の半導体装置３１の製造工程の一部を工程順に示す図である。
半導体装置３１を製造するには、まず、図７Ａに示すように、ＣＶＤ法、ＬＰＥ法、ＭＢＥ法などのエピタキシャル成長法により、シリコン基板３２の表面３３に、たとえば、Ｐ（リン）等のｎ型不純物を注入しながらＳｉ結晶を成長させ、次に、Ｂ（ホウ素）等のｐ型不純物を注入しながらＳｉ結晶を成長させる。これにより、シリコン基板３２上に、ｎ−型ベース層３７およびｐ−型ドリフト層３８からなるエピタキシャル層３５が形成される。
【００５５】
次に、ｎ型ソース領域４１を形成すべき部分を除くエピタキシャル層３５の部分を選択的に覆うように、ハードマスク５０を形成する。そして、当該ハードマスク５０から露出するエピタキシャル層３５の表面４０へ向けて、ｎ型不純物を加速させ、当該表面４０にｎ型不純物を注入する（イオン注入）。次に、エピタキシャル層３５を８００℃〜９００℃でアニール処理する。これにより、エピタキシャル層３５の表面４０に注入されたｎ型不純物が活性化され、ｎ型ソース領域４１が形成される。
【００５６】
次に、図７Ｂに示すように、エピタキシャル層３５の表面４０を熱酸化する。これにより、エピタキシャル層３５の表面４０全体を覆うゲート絶縁膜４５が形成される。次に、たとえばＣＶＤ法により、不純物（ｎ型およびｐ型のどちらでもよい。）を注入しながらポリシリコンをエピタキシャル層３５上に堆積する。その後、堆積したポリシリコンの不要部分（ゲート電極４６以外の部分）をドライエッチングにより除去する。これにより、ゲート電極４６が形成される。
【００５７】
次に、たとえばＣＶＤ法により、エピタキシャル層３５上にＳｉＯ２からなる層間絶縁膜４７を積層し、層間絶縁膜４７およびゲート絶縁膜４５を一度にパターニングすることにより、コンタクトホール４８を形成する。
次に、図７Ｃに示すように、ｎ型コラム領域４４を形成すべき部分を除くエピタキシャル層３５の部分を選択的に覆うように、フォトレジストからなる厚膜（たとえば、５μｍ〜２０μｍ）のレジストマスク５１を、シリコン基板３２の裏面３４に形成する。そして、当該レジストマスク５１から露出するシリコン基板３２の裏面３４へ向けて、Ｈ＋粒子を加速させ、当該裏面３４にＨ＋を照射する（Ｈ＋照射）。Ｈ＋の照射は、Ｈ＋粒子の加速エネルギを段階的に変化させながら多段に照射する。たとえば、５ＭｅＶ〜１０ＭｅＶの間で、大きいエネルギから小さいエネルギへと段階的（たとえば、２〜５段階）に減少させながら照射する。これにより、エピタキシャル層３５の底部から表面部に至るまで、Ｈ＋を照射することができる。Ｈ＋の照射後、厚膜のレジストマスク５１を剥離する。
【００５８】
次に、図７Ｄに示すように、エピタキシャル層３５を４００℃〜４５０℃でアニール処理する。これにより、Ｈ＋照射によりエピタキシャル層３５に含まれたＨ＋粒子が促進源となって、エピタキシャル層３５（Ｓｉ結晶）中の酸素や空孔がドナー化し、Ｈ＋が照射された部分がｎ型特性を示すサーマルドナーとなる。その結果、このサーマルドナーからなるｎ型コラム領域４４が形成され、同時に、エピタキシャル層３５の導電型（ｐ−型）が維持されたｐ−型コラム領域４２およびｐ−型チャネル領域３９が形成される。
【００５９】
その後は、たとえば、スパッタ温度５００℃〜６００℃でＡｌ（金属材料）を堆積してソース電極４９を形成し、スパッタ温度３８０℃〜４５０℃でＡｕ（金属材料）を堆積してドレイン電極３６を形成する。以上の工程等を経て、図５に示す半導体装置３１が得られる。
半導体装置３１（ｎチャネルＭＯＳＦＥＴ）は、ソース電極４９を接地した状態（つまり、ｎ型ソース領域４１が０Ｖ）で、ソース電極４９とドレイン電極３６との間（ソース−ドレイン間）にドレイン電圧を印加し、ゲート電極４６に所定の電圧を印加することにより、ｎ−型ベース層３７からｎ型ソース領域４１へ向かって、ｎ型コラム領域４４を通ってエピタキシャル層３５の厚さ方向（縦方向）に電流を流すことができる。
【００６０】
そして、この半導体装置３１によっても、第１の実施形態の半導体装置３１と同様に、ｎ型コラム領域４４およびｐ−型コラム領域４２からなるスーパージャンクション構造が形成されているため、エピタキシャル層３５における局所的な電界集中を防止することができるので、半導体装置３１の低オン抵抗化および高耐圧化を図ることができる。
また、ｎ型コラム領域４４がサーマルドナーにより形成されているため、従来に比べて短時間かつ低コストで、スーパージャンクション構造を形成することができる。また、ＭＯＳ構造に影響を与えることなく、基本構造のＭＯＳＦＥＴに対して、スーパージャンクション構造を簡単に組み入れることができ、複数のｎ型コラム領域４４間での比抵抗のばらつきを防止することができる。さらに、ｎ型コラム領域４４を簡単に微細化することもできるので、半導体装置３１の微細化にも良好に適応することができる。
【００６１】
また、サーマルドナーを形成するためのアニール処理を４００℃〜４５０℃で行うので（図７Ｄの工程）、ｎ型コラム領域４４の比抵抗を小さくすることができ、オン抵抗を一層小さくすることができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、第１の実施形態の半導体装置１のｎ型コラム領域１０は、図８に示すように、ｎ型チャネル領域７に対してシリコン基板２側（エピタキシャル層５の裏面１１側）にｎ型チャネル領域７と間隔を隔てて形成されていてもよい。
【００６２】
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６３】
１    半導体装置
２    シリコン基板
３    （シリコン基板の）表面
４    （シリコン基板の）裏面
５    エピタキシャル層
６    ドレイン電極
７    ｎ型チャネル領域
８    （エピタキシャル層の）表面
９    ｐ型ソース領域
１０  ｎ型コラム領域
１１  （エピタキシャル層の）裏面
１２  ｐ−型コラム領域
１３  ｐ−型ベース領域
１４  ゲート絶縁膜
１５  ゲート電極
１６  層間絶縁膜
１７  コンタクトホール
１８  ソース電極
１９  ハードマスク
２０  ハードマスク
２１  レジストマスク
３１  半導体装置
３２  シリコン基板
３３  （シリコン基板の）表面
３４  （シリコン基板の）裏面
３５  エピタキシャル層
３６  ドレイン電極
３７  ｎ−型ベース層
３８  ｐ−型ドリフト層
３９  ｐ−型チャネル領域
４０  （エピタキシャル層の）表面
４１  ｎ型ソース領域
４２  ｐ−型コラム領域
４３  （エピタキシャル層の）裏面
４４  ｎ型コラム領域
４５  ゲート絶縁膜
４６  ゲート電極
４７  層間絶縁膜
４８  コンタクトホール
４９  ソース電極
５０  ハードマスク
５１  レジストマスク
【図１】
0005827063.tif 000002
【図２】
0005827063.tif 000003
【図３Ａ】
0005827063.tif 000004
【図３Ｂ】
0005827063.tif 000005
【図３Ｃ】
0005827063.tif 000006
【図３Ｄ】
0005827063.tif 000007
【図３Ｅ】
0005827063.tif 000008
【図４】
0005827063.tif 000009
【図５】
0005827063.tif 000010
【図６】
0005827063.tif 000011
【図７Ａ】
0005827063.tif 000012
【図７Ｂ】
0005827063.tif 000013
【図７Ｃ】
0005827063.tif 000014
【図７Ｄ】
0005827063.tif 000015
【図８】
0005827063.tif 000016