(57)【特許請求の範囲】
【請求項１】
酸化物半導体をチャネル材料として用いる薄膜トランジスタを含む回路部を備え、
前記回路部は、前記薄膜トランジスタのゲート電極と同じプロセスにて形成される下部配線と、当該下部配線と交差して設けられる上部配線と、前記下部配線と前記上部配線との間に設けられる層間絶縁膜とを有し、
前記層間絶縁膜は、前記薄膜トランジスタのチャネル層及びチャネル保護層と同じプロセスにて、前記下部配線の上にゲート絶縁膜を介して積層される酸化物半導体層及びチャネル保護層を含み、
前記酸化物半導体層の前記下部配線の厚みに対応する立ち上げ部の外周面と前記上部配線との間に前記チャネル保護層が介在しており、
前記酸化物半導体層は、その周縁端が前記上部配線に対して電気的に短絡された状態にあり、かつ、その周縁端が前記チャネル保護層の周縁端と同じ外周位置になるように形成されている
酸化物半導体を用いる装置。
【請求項２】
酸化物半導体をチャネル材料として用いる薄膜トランジスタを含む回路部を備え、
前記回路部は、前記薄膜トランジスタのゲート電極と同じプロセスにて形成される下部配線と、当該下部配線と交差して設けられる上部配線と、前記下部配線と前記上部配線との間に設けられる層間絶縁膜とを有し、
前記層間絶縁膜は、前記薄膜トランジスタのチャネル層及びチャネル保護層と同じプロセスにて、前記下部配線の上にゲート絶縁膜を介して積層される酸化物半導体層及びチャネル保護層を含み、
前記酸化物半導体層の前記下部配線の厚みに対応する立ち上げ部の外周面と前記上部配線との間に前記チャネル保護層が介在しており、
前記酸化物半導体層は、その周縁端が前記上部配線に対して電気的に絶縁された状態にある
酸化物半導体を用いる装置。
【請求項３】
電気光学素子を含む画素が配置されてなる画素アレイ部と、
酸化物半導体をチャネル材料として用いる薄膜トランジスタを含む回路部とを備え、
前記回路部は、前記薄膜トランジスタのゲート電極と同じプロセスにて形成される下部配線と、当該下部配線と交差して設けられる上部配線と、前記下部配線と前記上部配線との間に設けられる層間絶縁膜とを有し、
前記層間絶縁膜は、前記薄膜トランジスタのチャネル層及びチャネル保護層と同じプロセスにて、前記下部配線の上にゲート絶縁膜を介して積層される酸化物半導体層及びチャネル保護層を含み、
前記酸化物半導体層の前記下部配線の厚みに対応する立ち上げ部の外周面と前記上部配線との間に前記チャネル保護層が介在している
表示装置。
【請求項４】
前記回路部は、前記画素アレイ部と同じ基板に実装されている
請求項３に記載の表示装置。
【請求項５】
電気光学素子を含む画素が配置されてなる画素アレイ部と、
酸化物半導体をチャネル材料として用いる薄膜トランジスタを含む回路部とを備え、
前記回路部は、前記薄膜トランジスタのゲート電極と同じプロセスにて形成される下部配線と、当該下部配線と交差して設けられる上部配線と、前記下部配線と前記上部配線との間に設けられる層間絶縁膜とを有し、
前記層間絶縁膜は、前記薄膜トランジスタのチャネル層及びチャネル保護層と同じプロセスにて、前記下部配線の上にゲート絶縁膜を介して積層される酸化物半導体層及びチャネル保護層を含み、
前記酸化物半導体層の前記下部配線の厚みに対応する立ち上げ部の外周面と前記上部配線との間に前記チャネル保護層が介在している
表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を用いる装置、表示装置、及び、電子機器に関し、特に、酸化物半導体をチャネル材料とする薄膜トランジスタを用いる装置、当該薄膜トランジスタを用いる表示装置、及び、当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
近年、酸化物を主成分とした半導体（以下、「酸化物半導体」と記述する）をチャネル材料として用いた薄膜トランジスタ(Thin Film Transistor;ＴＦＴ）が注目されている。酸化物半導体をチャネル材料とする薄膜トランジスタは、従来、液晶表示装置等で用いられているアモルファスシリコンをチャネル材料とする薄膜トランジスタと比較して、キャリア移動度が大きく、優れた半導体特性を示すことが知られている。
【０００３】
一方、アモルファスシリコンは、キャリア移動度が小さいものの、表示パネルの大画面化が容易である。酸化物半導体は、アモルファスシリコンと同じプロセスで作成できる。従って、酸化物半導体もアモルファスシリコンと同様に表示パネルの大画面化が容易である。しかも、酸化物半導体のキャリア移動度が比較的大きいことで、酸化物半導体をチャネル材料とする薄膜トランジスタを用いる回路部については表示パネルへの実装が可能である。
【０００４】
そのような理由から、表示装置の画素回路や画素アレイ部周辺の回路部（駆動回路部）を構成する薄膜トランジスタとして、酸化物半導体をチャネル材料とする薄膜トランジスタを用いた表示装置の開発が進められ、種々の提案が為されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１１４４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、表示装置において、画素アレイ部周辺の回路部内では、配線同士が交差する状況が生ずるのは避けられない。そのため、下部配線を上部配線が跨ぐ箇所が必然的に生じる。その際、下部配線と上部配線とが交差する箇所において、層間ショートを防ぐために、配線同士が交差する部位（以下、「配線交差部」と記述する）については層間絶縁膜の膜厚を厚くするのが一般的である。
【０００７】
そして、酸化物半導体をチャネル材料とする薄膜トランジスタを用いて回路部を構成する場合にあっては、薄膜トランジスタのチャネル層である酸化物半導体層やチャネル保護膜を、配線交差部にも層間絶縁膜として同一のプロセスにて形成することになる。
【０００８】
しかし、酸化物半導体は経時的に酸素が抜けると電気的特性が劣化する、具体的には、導電率が高くなる方向に電気的特性が変化する（即ち、導体に近づく）。そして、酸化物半導体が導体に近づくと、酸化物半導体層と上部配線とが電気的に短絡した状態になる。すると、酸化物半導体層自体、及び、酸化物半導体層と上部配線との間のチャネル保護膜が層間絶縁膜として機能しなくなり、酸化物半導体層と下部配線との間の絶縁膜だけが層間絶縁膜として機能することになる。その結果、配線交差部における下部配線と上部配線との間の耐圧が低下する。
【０００９】
ここでは、表示装置を例に挙げて従来の問題点について述べたが、この問題点については、表示装置に限らず、酸化物半導体を用いる装置全般に対して言えることである。
【００１０】
本発明は、酸化物半導体をチャネル材料とする薄膜トランジスタを用いるに当り、配線交差部において酸化物半導体の経時的な特性の変化に伴って耐圧低下が生じないようにした酸化物半導体を用いる装置、表示装置、及び、電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、
酸化物半導体をチャネル材料として用いる薄膜トランジスタを含む回路部を備える、酸化物半導体を用いる装置において、
前記回路部は、前記薄膜トランジスタのゲート電極と同じプロセスにて形成される下部配線と、当該下部配線と交差して設けられる上部配線と、前記下部配線と前記上部配線との間に設けられる層間絶縁膜とを有し、
前記層間絶縁膜は、前記薄膜トランジスタのチャネル層及びチャネル保護層と同じプロセスにて、前記下部配線の上にゲート絶縁膜を介して積層される酸化物半導体層及びチャネル保護層を含み、
前記酸化物半導体層の前記下部配線の厚みに対応する立ち上げ部の外周面と前記上部配線との間に前記チャネル保護層が介在した
構成を採る。
【００１２】
上記構成の、酸化物半導体を用いる装置において、下部配線と上部配線とが交差する箇所、即ち、配線交差部に、膜厚の層間絶縁膜を形成するに当たり、薄膜トランジスタのチャネル層及びチャネル保護層と同じプロセスにて酸化物半導体層及びチャネル保護層を積層する。このとき、酸化物半導体層の下部配線の厚みに対応する立ち上げ部の外周面と上部配線との間にチャネル保護層を介在させる。これにより、酸化物半導体の経時的な特性の変化、具体的には、経時的に酸素が抜けることに起因する電気的特性の劣化により、酸化物半導体が導体に近づいたとしても、酸化物半導体層がその外周面にて上部配線に対して電気的に短絡された状態にはならない。すなわち、配線交差部の層間絶縁膜において、酸化物半導体の経時的な特性の変化に起因する電気的特性の劣化の問題は生じない。
【発明の効果】
【００１３】
本発明によれば、酸化物半導体をチャネル材料とする薄膜トランジスタを用いる装置において、配線交差部の層間絶縁膜では酸化物半導体の経時的な特性の変化の問題は生じないために、配線交差部において上部、下部の各配線間で耐圧が低下することはない。
【図面の簡単な説明】
【００１４】
【図１】本発明が適用される有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２】本発明が適用される有機ＥＬ表示装置の画素の回路構成の一例を示す回路図である。
【図３】本発明が適用される有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。
【図４】本発明が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その１）である。
【図５】本発明が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その２）である。
【図６】駆動トランジスタの閾値電圧Ｖthのばらつきに起因する課題の説明（Ａ）、及び、駆動トランジスタの移動度μのばらつきに起因する課題の説明（Ｂ）に供する特性図である。
【図７】書込み走査回路についての説明図であり、（Ａ）は書込み走査回路の構成の一例を示し、（Ｂ）は書込み走査回路を構成するシフトレジスタの回路例を示している。
【図８】片チャネルのトランジスタと容量素子との組み合わせからなるインバータ回路についての説明図であり、（Ａ）は回路構成の一例を示し、（Ｂ）は入力パルス信号ＩＮＶin及び出力ＩＮＶoutの各波形を示している。
【図９】信号出力回路の構成の一例を示す回路図である。
【図１０】従来例に係る配線交差部における不具合についての説明図であり、（Ａ）は配線交差部を有する回路部の配線構造を、（Ｂ）は配線交差部の拡大平面パターンを、（Ｃ）は同図（Ｂ）のＸ−Ｘ´線に沿った矢視断面をそれぞれ示している。
【図１１】従来例に係る配線交差部における配線間の層間絶縁膜についての説明図であり、（Ａ）は酸素が抜ける前の電気的な状態を、（Ｂ）は酸素が抜けた後の電気的な状態をそれぞれ示している。
【図１２】第１実施形態の実施例１に係る配線交差部における配線間の層間絶縁膜についての説明図であり、（Ａ）は配線交差部の拡大平面パターンを、（Ｂ）は同図（Ａ）のＡ−Ａ´線に沿った矢視断面をそれぞれ示している。
【図１３】第１実施形態の実施例２に係る配線交差部における配線間の層間絶縁膜についての説明図であり、（Ａ）は配線交差部の拡大平面パターンを、（Ｂ）は同図（Ａ）のＢ−Ｂ´線に沿った矢視断面をそれぞれ示している。
【図１４】第２実施形態の実施例１に係る配線交差部における配線間の層間絶縁膜についての説明図であり、（Ａ）は配線交差部の拡大平面パターンを、（Ｂ）は同図（Ａ）のＣ−Ｃ´線に沿った矢視断面をそれぞれ示している。
【図１５】第１実施形態の実施例１に係る層間絶縁膜の製造プロセスについての工程フローを示す工程図である。
【図１６】第２実施形態に係る層間絶縁膜の製造プロセスについての工程フローを示す工程図である。
【図１７】本発明が適用されるテレビジョンセットの外観を示す斜視図である。
【図１８】本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図１９】本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図２０】本発明が適用されるビデオカメラの外観を示す斜視図である。
【図２１】本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１５】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される有機ＥＬ表示装置
１−１．システム構成
１−２．基本的な回路動作
１−３．駆動回路部の構成例
２．第１実施形態（層間絶縁膜中に酸化物半導体層を含む場合）
２−１．実施例１
２−２．実施例２
３．第２実施形態（層間絶縁膜中に酸化物半導体層を含まない場合）
４．製造プロセス
４−１．製造プロセス１
４−２．製造プロセス２
５．変形例
６．電子機器
【００１６】
＜１．本発明が適用される有機ＥＬ表示装置＞
［１−１．システム構成］
図１は、本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。
【００１７】
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタにより制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、一般には、ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）が用いられる。
【００１８】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を、画素（画素回路）の発光素子として用いるアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００１９】
図１に示すように、本適用例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０が行列状に２次元配列されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置された駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路４０、電源供給走査回路５０及び信号出力回路６０等からなり、画素アレイ部３０の各画素２０を駆動する。
【００２０】
ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素の各々が図１の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色光（Ｒ）を発光する副画素、緑色光（Ｇ）を発光する副画素、青色光（Ｂ）を発光する副画素の３つの副画素から構成される。
【００２１】
但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色光（Ｗ）を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００２２】
画素アレイ部３０は、走査線３１1〜３１m、電源供給線３２1〜３２m、及び、信号線３３1〜３３nを含む。走査線３１1〜３１mと電源供給線３２1〜３２mとは、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って画素行毎に配線されている。信号線３３1〜３３nは、列方向（画素列の画素の配列方向）に沿って画素列毎に配線されている。
【００２３】
走査線３１1〜３１mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２1〜３２mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３1〜３３nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００２４】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、後述するように、酸化物半導体をチャネル材料とする薄膜トランジスタ（酸化物半導体ＴＦＴ）を用いて形成することができる。そして、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０についても、酸化物半導体ＴＦＴを用いて形成することで、図１に示すように、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００２５】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている（書込み走査回路４０の具体的な構成の詳細については後述する）。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の書込みに際し、走査線３１（３１1〜３１m）に対して書込み走査信号ＷＳ（ＷＳ1〜ＷＳm）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【００２６】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖccpと当該第１電源電位Ｖccpよりも低い第２電源電位Ｖiniとで切り替わることが可能な電源電位ＤＳ（ＤＳ1〜ＤＳm）を電源供給線３２（３２1〜３２m）に供給する。後述するように、電源電位ＤＳのＶccp／Ｖiniの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００２７】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電位Ｖofsとを選択的に出力する。ここで、基準電位Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電位（例えば、映像信号の黒レベルに相当する電位）であり、後述する閾値補正処理の際に用いられる。
【００２８】
信号出力回路６０から出力される信号電圧Ｖsig／基準電位Ｖofsは、信号線３３（３３1〜３３n）を介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖsigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
【００２９】
（画素回路）
図２は、画素（画素回路）２０の具体的な回路構成の一例を示す回路図である。画素２０の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１から成る。
【００３０】
図２に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（所謂、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。
【００３１】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４、及び、補助容量２５を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００３２】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ドレイン／ソース電極）が電源供給線３２（３２1〜３２m）に接続されている。
【００３３】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３1〜３３n）に接続され、他方の電極（ドレイン／ソース電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１1〜３１m）に接続されている。
【００３４】
駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００３５】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の一方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。
【００３６】
補助容量２５は、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が共通電源供給線３４にそれぞれ接続されている。この補助容量２５は、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるために、必要に応じて設けられるものである。すなわち、補助容量２５は必須の構成要素ではなく、有機ＥＬ素子２１の等価容量が十分に大きい場合は省略可能である。
【００３７】
ここでは、補助容量２５の他方の電極を共通電源供給線３４に接続するとしているが、他方の電極の接続先としては、共通電源供給線３４に限られるものではなく、固定電位のノードであればよい。補助容量２５の他方の電極を固定電位のノードに接続することで、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。
【００３８】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖsigまたは基準電位Ｖofsをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖsigまたは基準電位Ｖofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【００３９】
駆動トランジスタ２２は、電源供給線３２（３２1〜３２m）の電源電位ＤＳが第１電源電位Ｖccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖsigの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００４０】
駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖccpから第２電源電位Ｖiniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。そして、駆動トランジスタ２２は、非導通状態になることで、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００４１】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００４２】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖccp，Ｖiniのうち、第１電源電位Ｖccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖiniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖiniは、基準電位Ｖofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶthとするときＶofs−Ｖthよりも低い電位、好ましくは、Ｖofs−Ｖthよりも十分に低い電位に設定される。
【００４３】
［１−２．基本的な回路動作］
続いて、上記構成の有機ＥＬ表示装置１０の基本的な回路動作について、図３のタイミング波形図を基に図４及び図５の動作説明図を用いて説明する。尚、図４及び図５の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。
【００４４】
図３のタイミング波形図には、走査線３１の電位（書込み走査信号）ＷＳ、電源供給線３２の電位（電源電位）ＤＳ、信号線３３の電位（Ｖsig／Ｖofs）、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsのそれぞれの変化を示している。また、駆動トランジスタ２２のゲート電位Ｖgの波形を一点鎖線で示し、ソース電位Ｖsの波形を点線で示すことで、両者を識別できるようにしている。
【００４５】
（前表示フレームの発光期間）
図３のタイミング波形図において、時刻ｔ11以前は、前の表示フレームにおける有機ＥＬ素子２１の発光期間となる。この前表示フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖccpにあり、また、書込みトランジスタ２３が非導通状態にある。
【００４６】
このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図４（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに応じた駆動電流（ドレイン−ソース間電流）Ｉdsが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。これにより、有機ＥＬ素子２１が駆動電流Ｉdsの電流値に応じた輝度で発光する。
【００４７】
（閾値補正準備期間）
時刻ｔ11になると、線順次走査の新しい表示フレーム（現表示フレーム）に入る。そして、図４（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖccpから、信号線３３の基準電位Ｖofsに対してＶofs−Ｖthよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖiniに切り替わる。
【００４８】
ここで、有機ＥＬ素子２１の閾値電圧をＶthel、共通電源供給線３４の電位（カソード電位）をＶcathとする。このとき、低電位ＶiniをＶini＜Ｖthel＋Ｖcathとすると、駆動トランジスタ２２のソース電位Ｖsが低電位Ｖiniにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００４９】
次に、時刻ｔ12で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、図４（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき、信号出力回路６０から信号線３３に対して基準電位Ｖofsが供給された状態にあるために、駆動トランジスタ２２のゲート電位Ｖgが基準電位Ｖofsになる。また、駆動トランジスタ２２のソース電位Ｖsは、基準電位Ｖofsよりも十分に低い電位Ｖiniにある。
【００５０】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶofs−Ｖiniとなる。ここで、Ｖofs−Ｖiniが駆動トランジスタ２２の閾値電圧Ｖthよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖofs−Ｖini＞Ｖthなる電位関係に設定することが必要となる。
【００５１】
このように、駆動トランジスタ２２のゲート電位Ｖgを基準電位Ｖofsに固定し、かつ、ソース電位Ｖsを低電位Ｖiniに固定して（確定させて）初期化する処理が、後述する閾値補正処理（閾値補正動作）を行う前の準備（閾値補正準備）の処理である。従って、基準電位Ｖofs及び低電位Ｖiniが、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsの各初期化電位となる。
【００５２】
（閾値補正期間）
次に、時刻ｔ13で、図４（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖiniから高電位Ｖccpに切り替わると、駆動トランジスタ２２のゲート電位Ｖgが基準電位Ｖofsに保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖgから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖsが上昇を開始する。
【００５３】
ここでは、便宜上、駆動トランジスタ２２のゲート電位Ｖgの初期化電位Ｖofsを基準とし、当該初期化電位Ｖofsから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けてソース電位Ｖsを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに収束する。この閾値電圧Ｖthに相当する電圧は保持容量２４に保持される。
【００５４】
尚、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖcathを設定しておくこととする。
【００５５】
次に、時刻ｔ14で走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。従って、駆動トランジスタ２２にドレイン−ソース間電流Ｉdsは流れない。
【００５６】
（信号書込み＆移動度補正期間）
次に、時刻ｔ15で、図５（Ｂ）に示すように、信号線３３の電位が基準電位Ｖofsから映像信号の信号電圧Ｖsigに切り替わる。続いて、時刻ｔ16で、走査線３１の電位ＷＳが高電位側に遷移することで、図５（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖsigをサンプリングして画素２０内に書き込む。
【００５７】
この書込みトランジスタ２３による信号電圧Ｖsigの書込みにより、駆動トランジスタ２２のゲート電位Ｖgが信号電圧Ｖsigになる。そして、映像信号の信号電圧Ｖsigによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖthが保持容量２４に保持された閾値電圧Ｖthに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【００５８】
このとき、有機ＥＬ素子２１はカットオフ状態（ハイインピーダンス状態）にある。従って、映像信号の信号電圧Ｖsigに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）は、有機ＥＬ素子２１の等価容量及び補助容量２５に流れ込み、これらの容量の充電が開始される。
【００５９】
有機ＥＬ素子２１の等価容量及び補助容量２５が充電されることにより、駆動トランジスタ２２のソース電位Ｖsが時間の経過とともに上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsは当該駆動トランジスタ２２の移動度μに依存したものとなる。尚、駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。
【００６０】
ここで、映像信号の信号電圧Ｖsigに対する保持容量２４の保持電圧Ｖgsの比率、即ち、書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶsがＶofs−Ｖth＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶとなる。
【００６１】
すなわち、駆動トランジスタ２２のソース電位Ｖsの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖsig−Ｖofs＋Ｖth）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用し、当該保持容量２４に対して負帰還がかけられることになる。従って、ソース電位Ｖsの上昇分ΔＶは負帰還の帰還量となる。
【００６２】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖgsに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正処理である。
【００６３】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖin（＝Ｖsig−Ｖofs）が高い程ドレイン−ソース間電流Ｉdsが大きくなるため、負帰還の帰還量ΔＶの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。
【００６４】
また、映像信号の信号振幅Ｖinを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔＶは、移動度補正処理の補正量とも言える。移動度補正の原理の詳細については後述する。
【００６５】
（発光期間）
次に、時刻ｔ17で走査線３１の電位ＷＳが低電位側に遷移することで、図５（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【００６６】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖsの変動に連動してゲート電位Ｖgも変動する。このように、駆動トランジスタ２２のゲート電位Ｖgがソース電位Ｖsの変動に連動して変動する動作が、保持容量２４によるブートストラップ動作である。
【００６７】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉdsに応じて有機ＥＬ素子２１のアノード電位が上昇する。
【００６８】
そして、有機ＥＬ素子２１のアノード電位がＶthel＋Ｖcathを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち、駆動トランジスタ２２のソース電位Ｖsの上昇に他ならない。そして、駆動トランジスタ２２のソース電位Ｖsが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖgも連動して上昇する。
【００６９】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖgの上昇量はソース電位Ｖsの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ２２のゲート‐ソース間電圧Ｖgsは、Ｖsig−Ｖofs＋Ｖth−ΔＶで一定に保持される。そして、時刻ｔ18で信号線３３の電位が映像信号の信号電圧Ｖsigから基準電位Ｖofsに切り替わる。
【００７０】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖsigの書込み（信号書込み）、及び、移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込み及び移動度補正の各処理動作は、時刻ｔ16−ｔ17の期間において並行して実行される。
【００７１】
〔分割閾値補正〕
尚、ここでは、閾値補正処理を１回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平走査期間に亘って分割して複数回閾値補正処理を実行する、所謂分割閾値補正を行う駆動法を採ることも可能である。
【００７２】
この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって１水平走査期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができる。従って、１水平走査期間として割り当てられる時間が短くなっても、閾値補正処理を確実に実行できることになる。
【００７３】
〔閾値キャンセルの原理〕
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉdsが供給される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖgs−Ｖth）2          ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃoxは単位面積当たりのゲート容量である。
【００７４】
図６（Ａ）に、駆動トランジスタ２２のドレイン−ソース間電流Ｉds対ゲート−ソース間電圧Ｖgsの特性を示す。図６（Ａ）の特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきに対するキャンセル処理（補正処理）を行わないと、閾値電圧ＶthがＶth1のときに、ゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds1になる。
【００７５】
これに対して、閾値電圧ＶthがＶth2（Ｖth2＞Ｖth1）のとき、同じゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds2（Ｉds2＜Ｉds1）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖthが変動すると、ゲート−ソース間電圧Ｖgsが一定であってもドレイン−ソース間電流Ｉdsが変動する。
【００７６】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶである。従って、これを式（１）に代入すると、ドレイン−ソース間電流Ｉdsは、次式（２）で表される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖsig−Ｖofs−ΔＶ）2     ……（２）
【００７７】
すなわち、駆動トランジスタ２２の閾値電圧Ｖthの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉdsは、駆動トランジスタ２２の閾値電圧Ｖthに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化等により、駆動トランジスタ２２の閾値電圧Ｖthが画素毎に変動したとしても、ドレイン−ソース間電流Ｉdsが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【００７８】
〔移動度補正の原理〕
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図６（Ｂ）に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【００７９】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖin（＝Ｖsig−Ｖofs）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉds1′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉds2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン−ソース間電流Ｉdsに画素間で大きな差が生じると、画面のユニフォーミティ（一様性）が損なわれる。
【００８０】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉdsが大きくなる。従って、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図６（Ｂ）に示すように、移動度μの大きな画素Ａの帰還量ΔＶ1は、移動度の小さな画素Ｂの帰還量ΔＶ2に比べて大きい。
【００８１】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート−ソース間電圧Ｖgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。
【００８２】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ1の補正をかけると、ドレイン−ソース間電流ＩdsはＩds1′からＩds1まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ2は小さいために、ドレイン−ソース間電流ＩdsはＩds2′からＩds2までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉds1と画素Ｂのドレイン−ソース間電流Ｉds2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。
【００８３】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ1は移動度μの小さい画素Ｂの帰還量ΔＶ2に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉdsの減少量が大きくなる。
【００８４】
従って、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖgsに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉdsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）に応じた帰還量（補正量）ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに対して、即ち、保持容量２４に対して負帰還をかける処理が移動度補正処理となる。
【００８５】
［１−３．駆動回路部の構成例］
ここで、画素アレイ部３０の周辺に配置される回路部、即ち、画素アレイ部３０の各画素２０を駆動する駆動回路部の構成例について説明する。
【００８６】
（Ａ．書込み走査回路）
先ず、駆動回路部として、画素アレイ部３０の各画素２０への信号電圧Ｖsig／基準電位Ｖofsの書込みに際し、各画素２０を行単位で順次選択走査する書込み走査回路４０を例に挙げて説明する。
【００８７】
図７は、書込み走査回路４０の構成例についての説明図である。図７において、（Ａ）は書込み走査回路４０の構成の一例を示し、（Ｂ）は書込み走査回路４０を構成するシフトレジスタの回路例を示している。
【００８８】
図７（Ａ）において、書込み走査回路４０は、基本的に、図示せぬクロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路４１を主要部として構成されている。また、書込み走査回路４０は、画素アレイ部３０の各行に対応して、シフトレジスタ回路４１の各転送段（単位回路）…，４１i，４１i+1，…毎にバッファ回路…，４２i，４２i+1，…を備えている。
【００８９】
ここでは、シフトレジスタ回路４１として、ｉ行目、ｉ＋１行目の２段分の転送段４１i，４１i+1が縦続接続された構成を図示しているが、実際には、画素アレイ部３０の行数分の転送段４１1〜４１mが縦続接続されることになる。シフトレジスタ回路４１の各転送段、例えばｉ行目の転送段４１iは、シフトレジスタ（ＳＲ）４１１、インバータ（ＩＮＶ）４１２、シフトレジスタ４１３、及び、インバータ４１４が縦続接続されて単位回路を構成している。
【００９０】
インバータ４１２，４１４の具体的な回路例については後述する。シフトレジスタ４１３は、図７（Ｂ）に示すように、クロックパルスｃｋで動作するトランジスタＱ1、クロックパルスｘｃｋで動作するトランジスタＱ2、及び、容量Ｃ1により構成されている。尚、シフトレジスタ４１３の出力端とインバータ４１４の入力端との間には寄生容量Ｃ2が介在する。
【００９１】
再び図７（Ａ）において。バッファ回路４２iは、インバータ４２１、論理回路４２２、及び、インバータ４２３が縦続接続された構成となっている。このように、シフトレジスタ回路４１の各転送段４１i，４１i+1や、バッファ回路４２（４２i，４２i+1）は、インバータ回路を用いて構成されている。
【００９２】
（Ｂ．片チャネルトランジスタのインバータ回路）
ところで、書込み走査回路４０等の駆動回路部の作製に当っては、当該駆動回路部を片チャネル（Ｎチャネルのみ、または、Ｐチャネルのみ）のトランジスタを用いて構成すれば、両チャネルのトランジスタを用いて構成する場合に比べて製造コストを低減できる。従って、有機ＥＬ表示装置１０の低コスト化を図るには、例えば書込み走査回路４０において、シフトレジスタ回路４１やバッファ回路４２を構成するインバータ回路を、片チャネルのトランジスタを用いて構成するのが好ましい。
【００９３】
そして、インバータ回路を片チャネルのトランジスタを用いて構成する場合、インバータ回路の回路動作を確実なものにするために、片チャネルのトランジスタと容量素子との組み合わせによる回路構成が採られる。以下に、例えばシフトレジスタ回路４１を構成するインバータ４１２，４１４として用いる、片チャネルのトランジスタと容量素子との組み合わせからなるインバータ回路について説明する。
【００９４】
《回路構成》
図８は、片チャネルのトランジスタと容量素子との組み合わせからなるインバータ回路についての説明図であり、（Ａ）は回路構成の一例を示し、（Ｂ）は入力パルス信号ＩＮＶin及び出力パルス信号ＩＮＶoutの各波形を示している。
【００９５】
本回路例に係るインバータ回路８０は、入力端子８１を介して入力されるパルス信号ＩＮＶinをほぼ反転させ、パルス信号ＩＮＶinと逆相のパルス信号ＩＮＶoutとして出力端子８２から出力する。このインバータ回路８０においては、電源電圧として、正側については、例えば４つの電源電圧Ｖcc1，Ｖcc2，Ｖcc3，Ｖcc4を用い、負側については、例えば４つの電源電圧Ｖss1，Ｖss2，Ｖss3，Ｖss4を用いている。但し、ここで示した電源電圧は一例であって、これに限られるものではなく、もっと少ない数の電源電圧であっても良いし、正側、負側それぞれ１種類の電源電圧とすることも可能である。
【００９６】
インバータ回路８０は、例えば、７つのトランジスタＴｒ1〜Ｔｒ7、５つの容量素子Ｃ1〜Ｃ5、及び、遅延回路８３を有する回路構成となっている。７つのトランジスタＴｒ1〜Ｔｒ7は、互いに同一チャネル（片チャネル）、例えばＮチャネルのＭＯＳ（Metal Oxide Semiconductor：金属酸化膜半導体）型の薄膜トランジスタ（ＴＦＴ）である。ここでは、トランジスタＴｒ1〜Ｔｒ7として、Ｎチャネルのみのトランジスタを用いるとしたが、Ｐチャネルのみのトランジスタを用いることも可能である。
【００９７】
トランジスタＴｒ1は、ドレイン電極が正側電源電圧Ｖcc2の電源線Ｌ12に接続され、ソース電極がノードＮ1に接続され、入力端子８１を介して入力される入力電圧（パルス信号ＩＮＶin）に応じた電圧をゲート入力とする。トランジスタＴｒ2は、ドレイン電極が正側電源電圧Ｖcc3の電源線Ｌ13に接続され、ソース電極がノードＮ2に接続され、ゲート電極がノードＮ1に接続されている。トランジスタＴｒ3は、ドレイン電極が正側電源電圧Ｖcc4の電源線Ｌ14に接続され、ソース電極が出力端子８２に接続され、ゲート電極がノードＮ2に接続されている。
【００９８】
遅延回路８３は、例えば、互いに並列に接続された２つのトランジスタＴｒ91，Ｔｒ92によって構成されている。２つのトランジスタＴｒ91，Ｔｒ92は、当然のことながら、トランジスタＴｒ1〜Ｔｒ7と同じ、ＮチャネルのＭＯＳトランジスタである。トランジスタＴｒ91，Ｔｒ92の共通接続された一方の電極（ソース電極／ドレイン電極）は遅延回路８３の回路入力端となり、他方の電極（ドレイン電極／ソース電極）は遅延回路８３の回路出力端となる。
【００９９】
この遅延回路８３において、回路入力端は入力端子８１に接続されている。トランジスタＴｒ91のゲート電極も入力端子８１に接続されている。トランジスタＴｒ92のゲート電極は、正側電源電圧Ｖcc1の電源線Ｌ11に接続されている。
【０１００】
トランジスタＴｒ4は、ドレイン電極がトランジスタＴｒ1のゲート電極に接続され、ソース電極が負側電源電圧Ｖss1の電源線Ｌ21に接続され、ゲート電極が遅延回路８３の回路出力端に接続されている。トランジスタＴｒ5は、ドレイン電極がノードＮ1に接続され、ソース電極が負側電源電圧Ｖss2の電源線Ｌ22に接続されている。すなわち、トランジスタＴｒ5は、トランジスタＴｒ1に対して直列に接続され、ゲート電極が入力端子８１に接続されている。
【０１０１】
トランジスタＴｒ6は、ドレイン電極がノードＮ2に接続され、ソース電極が負側電源電圧Ｖss3の電源線Ｌ23に接続されている。すなわち、トランジスタＴｒ6は、トランジスタＴｒ2に対して直列に接続され、ゲート電極が入力端子８１に接続されている。トランジスタＴｒ7は、ドレイン電極が出力端子８２に接続され、ソース電極が負側電源電圧Ｖss4の電源線Ｌ24に接続され、ゲート電極が入力端子８１に接続されている。
【０１０２】
容量素子Ｃ1は、一方の電極がトランジスタＴｒ1のゲート電極に接続され、他方の電極がノードＮ1に接続されている。すなわち、容量素子Ｃ1はトランジスタＴｒ1のゲート−ソース間に接続されている。容量素子Ｃ2は、一方の電極がノードＮ1に接続され、他方の電極が入力端子８１に接続されている。ノードＮ1は、トランジスタＴｒ1及びトランジスタＴｒ5の共通接続ノードでもある。
【０１０３】
容量素子Ｃ3は、一方の電極がトランジスタＴｒ2のゲート電極に接続され、他方の電極がノードＮ2に接続されている。容量素子Ｃ4は、一方の電極がトランジスタＴｒ3のゲート電極に接続され、他方の電極が出力端子８２に接続されている。容量素子Ｃ5は、一方の電極がトランジスタＴｒ4のゲート電極に接続され、他方の電極が負側電源電圧Ｖss1の電源線Ｌ21に接続されている。
【０１０４】
ここで、トランジスタＴｒ91，Ｔｒ92によって構成された遅延回路８３は、入力端子８１とトランジスタＴｒ4のゲート電極とをつなぐ高抵抗素子の役割を持っている。これにより、入力端子８１を介して入力されるパルス信号ＩＮＶinが遅延回路８３を通過することで、パルス信号ＩＮＶinの電位の変化が時間的に遅れてトランジスタＴｒ4のゲート電極に伝わる。遅延回路８３の遅延量については、正側電源電圧Ｖcc1の電圧値及び容量素子Ｃ5の容量値を変えることによってコントロールすることができる。
【０１０５】
トランジスタＴｒ1は、容量素子Ｃ1の端子間電圧に応じて、正側電源電圧Ｖcc2の電源線Ｌ12とノードＮ1との間を電気的に接続したり、切断したりする。トランジスタＴｒ2は、ノードＮ1の電位とノードＮ2の電位との電位差、即ち、容量素子Ｃ3の両端間電圧に応じて、正側電源電圧Ｖcc3の電源線Ｌ13とノードＮ2との間を電気的に接続したり、切断したりする。トランジスタＴｒ3は、ノードＮ2の電位と出力端子８２の電位との電位差、即ち、容量素子Ｃ4の両端間電圧に応じて、正側電源電圧Ｖcc4の電源線Ｌ14と出力端子８２との間を電気的に接続したり、切断したりする。
【０１０６】
トランジスタＴｒ4は、遅延回路８３の出力端の電位と負側電源電圧Ｖss1との電位差、即ち、容量素子Ｃ5の端子間電圧に応じて、トランジスタＴｒ1のゲート電極と負側電源電圧Ｖss1の電源線Ｌ21との間を電気的に接続したり、切断したりする。トランジスタＴｒ5は、入力端子８１の電位と負側電源電圧Ｖss2との電位差に応じて、ノードＮ1と負側電源電圧Ｖss2の電源線Ｌ22との間を電気的に接続したり、切断したりする。トランジスタＴｒ6は、入力端子８１の電位と負側電源電圧Ｖss3との電位差に応じて、ノードＮ2と負側電源電圧Ｖss3の電源線Ｌ23との間を電気的に接続したり、切断したりする。トランジスタＴｒ7は、入力端子８１の電位と負側電源電圧Ｖss4との電位差に応じて、出力端子８２と負側電源電圧Ｖss4の電源線Ｌ24との間を電気的に接続したり、切断したりする。
【０１０７】
《回路動作》
次に、上記構成のインバータ回路８０において、入力端子８１を介して入力されるパルス信号ＩＮＶinがアクティブ状態（高電位状態）になったとき、及び、非アクティブ状態（低電位状態）になったときの回路動作について説明する。
【０１０８】
・パルス信号ＩＮＶinがアクティブ状態になったとき
パルス信号ＩＮＶinがアクティブ状態になると、トランジスタＴｒ7のゲート電位が高電位状態になり、トランジスタＴｒ7が導通状態になるために、出力端子８２からは負側電源電圧Ｖss4がパルス信号ＩＮＶoutの低電位として導出される。このとき同時に、トランジスタＴｒ5，Ｔｒ6も導通状態になるために、ノードＮ1，Ｎ2の電位はそれぞれ負側電源電位Ｖss2,Ｖss3に固定される。
【０１０９】
これにより、トランジスタＴｒ2，Ｔｒ3が共に非導通状態になる。また、トランジスタＴｒ4が遅延回路８３の遅延出力に応答して導通状態になるため、トランジスタＴｒ1のゲート電位が負側電源電圧Ｖss1に固定される。これにより、トランジスタＴｒ1も非導通状態になる。すなわち、パルス信号ＩＮＶinがアクティブ状態になったときは、正側のトランジスタＴｒ1，Ｔｒ2，Ｔｒ3が全て非導通状態になる。
【０１１０】
・パルス信号ＩＮＶinが非アクティブ状態になったとき
パルス信号ＩＮＶinが非アクティブ状態になると、これと同時に、負電位側のトランジスタＴｒ5，Ｔｒ6，Ｔｒ7が全て非導通状態になる。加えて、パルス信号ＩＮＶinが高電位から低電位に遷移するときの変動量に応じた、容量素子Ｃ2の容量カップリングによってノードＮ1の電位、即ち、トランジスタＴｒ2のゲート電位が降下する。
【０１１１】
この容量カップリングによる電位降下の瞬間には、遅延回路８３による遅延によってトランジスタＴｒ4のゲート電位は高電位の状態を保っているために、トランジスタＴｒ1のゲート電位が負側電源電圧Ｖss1の状態にある。従って、トランジスタＴｒ1のゲート−ソース間電圧ＶgsがノードＮ1の電位降下に伴って大きくなり、閾値電圧を超えることによってトランジスタＴｒ1が導通状態になる。これにより、ノードＮ1の電位が正側電源電圧Ｖcc2へと上昇する。
【０１１２】
すると、トランジスタＴｒ2のゲート−ソース間電圧Ｖgsも大きくなるためトランジスタＴｒ2も導通状態になる。これにより、ノードＮ2の電位が正側電源電圧Ｖcc3へと上昇し、トランジスタＴｒ3のゲート−ソース間電圧Ｖgsも大きくなるため、トランジスタＴｒ2に続いてトランジスタＴｒ3も導通状態になる。そして、トランジスタＴｒ3が導通状態になることで、出力端子８２からは正側電源電圧Ｖcc4がパルス信号ＩＮＶoutの正電位して導出される。
【０１１３】
ここで、容量素子Ｃ2の容量カップリングによるトランジスタＴｒ2のゲート電位の降下によってトランジスタＴｒ1をより迅速に導通状態に移行させるには、容量素子Ｃ2の容量値をある程度大きく設定すると良い。そして、トランジスタＴｒ1が迅速に導通状態に移行することで、パルス信号ＩＮＶoutの遷移タイミング（立ち上がり／立ち下がりのタイミング）をより正確に確定できる。
【０１１４】
パルス信号ＩＮＶoutの遷移タイミングは、当該パルス信号ＩＮＶoutのパルス幅を決める。そして、駆動回路部が書込み走査回路４０の場合には、パルス信号ＩＮＶoutは書込み走査信号ＷＳを生成する基準の信号として用いられる。従って、パルス信号ＩＮＶoutのパルス幅は、書込み走査信号ＷＳのパルス幅を決める基準となり、先述した移動度補正処理の動作時間、即ち、移動度補正時間を決める基準となる。
【０１１５】
ここで、最適な移動度補正時間が長いときと短いときで書込み走査信号ＷＳのパルス幅に同じ量（時間）のばらつきがあっても、最適な移動度補正時間が短いときの書込み走査信号ＷＳのパルス幅のばらつきは相対的に大きくなってしまう。そして、書込み走査信号ＷＳのパルス幅のばらつきが輝度ばらつきとなって画質を悪化させる一因となる。このような観点からも、容量素子Ｃ2の容量値を大きく設定し、トランジスタＴｒ1をより迅速に導通状態に移行させることによって、移動度補正時間を決める基準となるパルス信号ＩＮＶoutの遷移タイミングをより正確に確定することが重要になる。
【０１１６】
上述した回路動作の説明から明らかなように、片チャネルのトランジスタによって構成されるインバータ回路８０においては、回路動作を確実なものにするためには、特に、容量カップリングによってノードＮ1の電位を降下させる容量素子Ｃ2が不可欠となる。また、容量素子Ｃ2以外にも、トランジスタＴｒ1，Ｔｒ2，Ｔｒ3のゲート−ソース間電圧Ｖgsを保持するための容量素子Ｃ1、容量素子Ｃ3及び容量素子Ｃ4も必要である。これらの容量素子Ｃ1〜Ｃ4は、両チャネルのトランジスタによって構成されるインバータ回路では不要なものである。
【０１１７】
以上説明した、片チャネルのトランジスタと容量素子との組合せからなるインバータ回路８０は、図７（Ａ）に示す書込み走査回路４０のシフトレジスタ回路４１を構成するインバータ４１２，４１４の他に、バッファ回路４２を構成するインバータ４２１，４２３等として用いることができる。電源供給走査回路５０も基本的に書込み走査回路４０と同様の構成となることから、インバータ回路８０は、電源供給走査回路５０を構成するインバータとしても用いることができる。
【０１１８】
（Ｃ．信号出力回路）
次に、駆動回路部として、書込み走査回路４０によって選択走査された画素行の各画素２０に対して、輝度情報に応じた信号電圧Ｖsig／基準電位Ｖofsを選択的に出力する信号出力回路６０を例に挙げて説明する。
【０１１９】
図９は、信号出力回路６０の構成の一例を示す回路図である。本例に係る信号出力回路６０は、１本のデータ線を通して時系列に供給される、例えばＲＧＢの映像信号ＤＡＴＡをＲＧＢに対応した３本の信号線を単位として時分割で供給する時分割駆動方式（セレクタ方式）を採用している。
【０１２０】
図９において、Ｒの信号線３３i-1の一端には２個の選択スイッチ６１R，６２Rの各出力端が共通に接続されている。Ｇの信号線３３iの一端には２個の選択スイッチ６１G，６２Gの各出力端が共通に接続されている。Ｂの信号線３３i+1の一端には２個の選択スイッチ６１B，６２Bの各出力端が共通に接続されている。
【０１２１】
選択スイッチ６１R，６１G，６１B及び選択スイッチ６２R，６２G，６２Bは、例えば、ＮｃｈＭＯＳトランジスタによって構成されている。但し、選択スイッチ６１R，６１G，６１B及び選択スイッチ６２R，６２G，６２Bについては、ＰｃｈＭＯＳトランジスタからなる構成や、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタとが並列接続されてなる構成とすることも可能である。
【０１２２】
映像信号ＤＡＴＡは、ＲＧＢの各信号電圧が例えばＲＧＢの順に供給される時系列の信号であり、図示せぬドライバＩＣ（信号生成部）からデータ線６３を通して選択スイッチ６１R，６１G，６１Bの各入力端に共通に与えられる。基準電位Ｖofsは、図示せぬ基準電位生成部から信号線６４5を通して選択スイッチ６２R，６２G，６２Bの各入力端に共通に与えられる。
【０１２３】
選択スイッチ６１R，６１G，６１Bの各ゲートは、制御線６４1，６４2，６４3にそれぞれ接続されている。選択スイッチ６２R，６２G，６２Bの各ゲートは、制御線６４4に共通に接続されている。制御線６４1，６４2，６４3，６４4には、図示せぬタイミング発生部からスイッチ制御信号ＳＥＬR，ＳＥＬG，ＳＥＬB，ＧＡＴＥofsが与えられる。
【０１２４】
スイッチ制御信号ＳＥＬRは、時系列の信号のうちＲの信号電圧に同期してアクティブ（本例では、高レベル）となる。スイッチ制御信号ＳＥＬGは、時系列の信号のうちＧの信号電圧に同期してアクティブとなる。スイッチ制御信号ＳＥＬBは、時系列の信号のうちＢの信号電圧に同期してアクティブとなる。スイッチ制御信号ＧＡＴＥofsは、先述した基準電位Ｖofsの書込みタイミングでアクティブとなる。
【０１２５】
上記の構成において、選択スイッチ６１Rは、スイッチ制御信号ＳＥＬRに応答して導通状態になることで、Ｒの信号電圧を選択して信号線３３i-1に出力する。選択スイッチ６１Gは、スイッチ制御信号ＳＥＬGに応答して導通状態になることで、Ｇの信号電圧を選択して信号線３３iに出力する。選択スイッチ６１Bは、スイッチ制御信号ＳＥＬBに応答して導通状態になることで、Ｂの信号電圧を選択して信号線３３i+1に出力する。選択スイッチ６２R，６２G，６２Bは、スイッチ制御信号ＧＡＴＥofsに応答して導通状態になることで、基準電位Ｖofsを選択して信号線３３i-1，３３i，３３i+1に出力する。
【０１２６】
（Ｄ．酸化物半導体をチャネル材料とする薄膜トランジスタについて）
以上説明した駆動回路部、即ち、書込み走査回路４０や信号出力回路６０の構成例において、これら回路部を構成するトランジスタとして、酸化物半導体をチャネル材料とする薄膜トランジスタ（以下、「酸化物半導体ＴＦＴ」と記述する）を用いることができる。
【０１２７】
酸化物半導体としては、代表的には、ＩＧＺＯ（In-Ga-Zn-O；酸化インジウムガリウム亜鉛）、ＺｎＯ（酸化亜鉛）、ＮｉＯ（酸化ニッケル）、ＳｎＯ2（酸化スズ）、ＴｉＯ2（酸化チタン）、ＶＯ2（酸化バナジウム）、Ｉｎ2Ｏ3（酸化インジウム）等を挙げることができる。
【０１２８】
前にも述べたように、酸化物半導体ＴＦＴは、アモルファスシリコンをチャネル材料とする薄膜トランジスタ（アモルファスシリコンＴＦＴ）と比較して、キャリア移動度が大きく、優れた半導体特性を示す。従って、酸化物半導体ＴＦＴを用いる回路部について、画素アレイ部３０と同じ基板、即ち、表示パネル７０への実装が可能となる。
【０１２９】
（Ｅ．配線同士が交差する箇所における不具合について）
ところで、有機ＥＬ表示装置１０において、画素アレイ部３０の周辺の回路部内に、配線同士が交差する箇所が発生するのは避けられないため、下部配線を上部配線が跨ぐ箇所が必然的に生じる。一例として、先述した書込み走査回路４０を構成するシフトレジスタ回路４１（図７参照）の場合を例に挙げると、図１０（Ａ）に示すように、シフトレジスタ４１３とインバータ４１４との間の信号線４３１を下部配線とするとき、当該信号線４３１を上部配線である例えば電源線４３２が跨ぐことになる。
【０１３０】
この配線同士が交差する箇所、即ち、配線交差部Ｐについては、下部配線である信号線４３１と上部配線である電源線４３２との間の層間ショートを防ぐために、層間絶縁膜の膜厚を厚く形成するのが一般的である。このことについて、図１０（Ｂ），（Ｃ）を用いてより具体的に説明する。図１０（Ｂ）には従来構造における配線交差部Ｐの拡大平面パターンを、同図（Ｃ）には同図（Ｂ）のＸ−Ｘ´線に沿った矢視断面をそれぞれ示している。
【０１３１】
図１０（Ｂ），（Ｃ）において、下部配線である信号線４３１は、回路部を構成する酸化物半導体ＴＦＴのゲート電極と同じプロセスにて、モリブデン（Ｍｏ）等の金属配線により基板４３３上に形成されている。この信号線４３１の上には酸化物半導体ＴＦＴと同じプロセスにてゲート絶縁膜４３４が形成され、当該ゲート絶縁膜４３４の上にはチャネル層として酸化物半導体層４３５が形成され、当該酸化物半導体層４３５の上にはチャネル保護膜４３６が形成されている。そして、チャネル保護膜４３６の上には、アルミニウム（Ａｌ）等の金属配線により、上部配線として電源線４３２が形成されている。
【０１３２】
このようにして、下部配線（信号線）４３１と上部配線（電源線）４３２との間に、ゲート絶縁膜４３４、酸化物半導体層４３５、及び、チャネル保護膜４３６を積層することで、層間絶縁膜の膜厚を厚くし、下部配線４３１と上部配線４３２との間の層間ショートを防ぐようにしている。ここで、層間ショートとは、下部配線４３１と上部配線４３２とが、層間絶縁膜の部分を介して電気的に短絡される状態を言う。
【０１３３】
ところが、前にも述べたように、酸化物半導体ＴＦＴのチャネル材料である酸化物半導体は経時的に酸素が抜けると電気的特性が劣化する、具体的には、酸化物半導体ＴＦＴの電気的特性が、導電率が高くなる方向に変化する。すなわち、酸化物半導体は、酸素が抜けると導体に近づく。そして、酸化物半導体が導体に近づくと、配線交差部Ｐにおいて、酸化物半導体層４３５と上部配線（電源線）４３２とが電気的に短絡した状態になる。このことについて、以下に具体的に説明する。
【０１３４】
下部配線４３１上に酸化物半導体ＴＦＴのチャネル層として、ゲート絶縁膜４３４を介して酸化物半導体層４３５を積層することにより、図１０（Ｃ）に示すように、酸化物半導体層４３５の周縁部には下部配線４３１の厚みに対応した立ち上げ部４３５Aが形成される。そして、酸化物半導体層４３５の上にチャネル保護膜４３６を介して上部配線４３２を形成することで、酸化物半導体層４３５はその立ち上げ部４３５Aの外周面にて上部配線４３２と接触した状態となる。
【０１３５】
この状態において、酸化物半導体層４３５の酸化物半導体が、経時的に酸素が抜け、導体に近づくと、酸化物半導体層４３５はその立ち上げ部４３５Aの外周面にて上部配線４３２と電気的に短絡した状態となる。すると、酸化物半導体層４３５自体、及び、酸化物半導体層４３５と上部配線４３２との間のチャネル保護膜４３６が層間絶縁膜として機能しなくなり、酸化物半導体層４３５と下部配線４３１との間のゲート絶縁膜４３４だけが層間絶縁膜として機能することになる。
【０１３６】
具体的には、図１１に示すように、酸化物半導体層４３５の酸素が抜ける前の電気的な状態（Ａ）では、ゲート絶縁膜４３４、酸化物半導体層４３５、及び、チャネル保護膜４３６が層間絶縁膜として機能する。すなわち、ゲート絶縁膜４３４、酸化物半導体層４３５、及び、チャネル保護膜４３６が誘電体となって下部配線４３１と上部配線４３２との間に容量が形成されることになる。
【０１３７】
これに対して、酸化物半導体層４３５の酸素が抜けた後の電気的な状態（Ｂ）では、ゲート絶縁膜４３４のみが層間絶縁膜として機能する。すなわち、ゲート絶縁膜４３４のみが誘電体となり、下部配線４３１と酸化物半導体層４３５との間に容量が形成されることになる。
【０１３８】
このように、酸化物半導体層４３５及びチャネル保護膜４３６が層間絶縁膜として機能しなくなることで、配線交差部Ｐにおける下部配線４３１と上部配線４３２との間の耐圧が低下する。そして、下部配線４３１と上部配線４３２との間の耐圧低下は、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０等の駆動回路部の誤動作を招く一因となる。
【０１３９】
本発明は、酸化物半導体をチャネル材料とする薄膜トランジスタを用いるに当り、配線交差部Ｐにおいて酸化物半導体の経時的な特性の変化に伴って耐圧低下が生じないようにするために為されたものである。これを実現するための具体的な実施形態について以下に説明する。
【０１４０】
＜２．第１実施形態＞
第１実施形態に係る有機ＥＬ表示装置は、図１に示す有機ＥＬ表示装置１０と同じシステム構成を採り、酸化物半導体をチャネル材料として用いる薄膜トランジスタ（酸化物半導体ＴＦＴ）を含む回路部を備えている。この回路部として具体的には、画素アレイ部３０の各画素２０を駆動する駆動回路部、即ち、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０等が挙げられる。
【０１４１】
そして、これらの回路部を構成するトランジスタとして、酸化物半導体をチャネル材料とする薄膜トランジスタ（酸化物半導体ＴＦＴ）を用いることができる。これにより、酸化物半導体ＴＦＴを用いる回路部、即ち、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０について、画素アレイ部３０と同じ基板、即ち、表示パネル７０への実装が可能となる。
【０１４２】
これらの回路部は、図１０（Ａ）に示す構造の場合と同様に、酸化物半導体ＴＦＴのゲート電極と同じプロセスにて形成される下部配線４３１と、当該下部配線４３１と交差して設けられる上部配線４３２とを有する。そして、下部配線４３１と上部配線４３２との間には層間絶縁膜が介在することで、下部配線４３１と上部配線４３２との電気的な絶縁が図られている。
【０１４３】
第１実施形態に係る有機ＥＬ表示装置において、配線交差部Ｐの層間絶縁膜は、酸化物半導体ＴＦＴのチャネル層及びチャネル保護層と同じプロセスにて、下部配線４３１の上にゲート絶縁膜４３４を介して積層される酸化物半導体層４３５及びチャネル保護層４３６を含んでいる。本実施形態では、配線交差部Ｐの層間絶縁膜において、酸化物半導体層４３５の下部配線４３１の厚みに対応する立ち上げ部４３５A（図１０（Ｃ）参照）の外周面と上部配線４３２との間にチャネル保護層４３６を介在させるようにしている。
【０１４４】
このように、酸化物半導体層４３５の立ち上げ部４３５Aの外周面と上部配線４３２との間にチャネル保護層４３６が介在することで、酸化物半導体の電気的特性が劣化したとしても、酸化物半導体層４３５が上部配線４３２に対して電気的に短絡された状態にはならない。すなわち、配線交差部Ｐの層間絶縁膜において、酸化物半導体層４３５の経時的な特性の変化に起因する電気的特性の劣化の問題は生じない。従って、配線交差部Ｐにおいて、上部、下部の各配線４３１，４３２間での耐圧の低下を抑えることができる。
【０１４５】
以下に、層間絶縁膜の中に酸化物半導体層４３５を含む場合の第１実施形態に係る配線交差部Ｐの構造の具体的な実施例について説明する。
【０１４６】
［２−１．実施例１］
図１２は、第１実施形態の実施例１に係る配線交差部における配線間の層間絶縁膜についての説明図であり、（Ａ）は配線交差部の拡大平面パターンを、（Ｂ）は同図（Ａ）のＡ−Ａ´線に沿った矢視断面をそれぞれ示している。図１２において、図１０と同等部位には同一符号を付して示している。
【０１４７】
図１２において、下部配線（例えば、信号線）４３１は、回路部を構成する酸化物半導体ＴＦＴのゲート電極と同じプロセスにて、モリブデン（Ｍｏ）等の金属配線により基板４３３上に形成されている。下部配線４３１の上には酸化物半導体ＴＦＴと同じプロセスにてゲート絶縁膜４３４が形成され、当該ゲート絶縁膜４３４の上にはチャネル層として酸化物半導体層４３５が形成され、当該酸化物半導体層４３５の上にはチャネル保護膜４３６が形成されている。
【０１４８】
すなわち、下部配線４３１の上には、酸化物半導体ＴＦＴと同じプロセスにて、ゲート絶縁膜４３４を介して酸化物半導体層４３５及びチャネル保護膜４３６が順に積層されている。そして、絶縁膜４３４、酸化物半導体層４３５、及び、チャネル保護膜４３６が層間絶縁膜を形成している。ここで、ゲート絶縁膜４３４を介して酸化物半導体層４３５を積層することにより、酸化物半導体層４３５の周縁部には下部配線４３１の厚みに対応した立ち上げ部４３５Aが形成される。
【０１４９】
チャネル保護膜４３６の上には、アルミニウム（Ａｌ）等の金属配線により、上部配線（例えば、電源線）４３２が形成されている。ここで、酸化物半導体層４３５の立ち上げ部４３５Aの外周面と上部配線４３２の内周面との間にはチャネル保護膜４３６が介在している。また、酸化物半導体層４３５は、その周縁端Ｑが上部配線４３２に対して電気的に絶縁された状態にある。すなわち、酸化物半導体層４３５の周縁端Ｑと上部配線４３２の内周面との間にもチャネル保護膜４３６が介在している。
【０１５０】
上述したように、下部配線４３１と上部配線４３２との間に、ゲート絶縁膜４３４、酸化物半導体層４３５、及び、チャネル保護膜４３６を積層することにより、層間絶縁膜の膜厚を厚くして、下部配線４３１と上部配線４３２との間の層間ショートを防ぐようにしている。加えて、本実施例１に係る配線交差部では、酸化物半導体層４３５の立ち上げ部４３５Aの外周面及び周縁端Ｑと上部配線４３２の内周面との間にチャネル保護膜４３６が介在する構造を採っている。
【０１５１】
かかる構造を採ることにより、経時的に酸素が抜けることに起因する電気的特性の劣化によって、酸化物半導体層４３５の酸化物半導体が導体に近づいたとしても、酸化物半導体層４３５がその外周面にて上部配線４３２に対して電気的に短絡された状態にはならない。すなわち、配線交差部Ｐの層間絶縁膜において、酸化物半導体の経時的な特性の変化に起因する電気的特性の劣化の問題は生じない。従って、配線交差部Ｐにおいて上部、下部の各配線４３１，４３２間で耐圧が低下することはない。
【０１５２】
［２−２．実施例２］
図１３は、第１実施形態の実施例２に係る配線交差部における配線間の層間絶縁膜についての説明図であり、（Ａ）は配線交差部の拡大平面パターンを、（Ｂ）は同図（Ａ）のＢ−Ｂ´線に沿った矢視断面をそれぞれ示している。図１３において、図１０と同等部位には同一符号を付して示している。
【０１５３】
実施例２に係る配線交差部の構造は、図１２と図１３との対比から明らかなように、基本的に、実施例１に係る配線交差部の構造と類似している。すなわち、下部配線４３１と上部配線４３２との間に、ゲート絶縁膜４３４、酸化物半導体層４３５、及び、チャネル保護膜４３６を積層することにより、層間絶縁膜の膜厚を厚くし、下部配線４３１と上部配線４３２との間の層間ショートを防ぐようにしている。
【０１５４】
また、酸化物半導体層４３５の立ち上げ部４３５Aの外周面と上部配線４３２の内周面との間にチャネル保護膜４３６が介在する構造の点についても、実施例１に係る配線交差部の構造と同じである。そして、実施例２に係る配線交差部は、酸化物半導体層４３５の周縁端Ｑが上部配線４３２に対して電気的に短絡された状態にある点で、電気的に絶縁された状態にある実施例１に係る配線交差部と構造を異にしている。
【０１５５】
ここで、酸化物半導体層４３５の周縁端Ｑの膜厚（酸化物半導体層４３５の膜厚でもある）は、下部配線４３１の厚み（配線厚）、即ち、酸化物半導体層４３５の立ち上げ部４３５Aの高さの１／１０程度である。具体的には、下部配線４３１の厚みが２００〜３００ｎｍ程度であるのに対して、酸化物半導体層４３５の周縁端Ｑの膜厚が２０〜３０ｎｍ程度である。これは、上部配線４３２の内周面に対する酸化物半導体層４３５の周縁端Ｑの接触面積が、立ち上げ部４３５Aの外周面の接触面積の１／１０程度であることを意味する。
【０１５６】
このように、上部配線４３２の内周面に対する酸化物半導体層４３５の周縁端Ｑの接触面積が非常に小さいため、当該周縁端Ｑが上部配線４３２の内周面に電気的に短絡されていても、実施例１に係る配線交差部の構造に近い作用、効果が得られることが確認されている。すなわち、酸化物半導体層４３５の周縁端Ｑが上部配線４３２に電気的に短絡された状態にあってもその接触面積が非常に小さいために、酸化物半導体の経時的な特性の変化に起因する電気的特性の劣化の影響は小さい。従って、配線交差部Ｐにおいて、上部、下部の各配線４３１，４３２間での耐圧の低下を抑えることができる。
【０１５７】
ここで、実施例２の場合、酸化物半導体の経時的な特性の変化に起因する電気的特性の劣化の影響は小さいものの、実施例１の場合に比べると、当該電気的特性の劣化の点では若干劣る。しかし、実施例１の場合には、上部配線４３２に対して酸化物半導体層４３５の周縁端Ｑを電気的に絶縁する必要があることから、酸化物半導体層４３５を積層した後その周縁端Ｑを除去する工程が必要となる。
【０１５８】
このように、酸化物半導体層４３５を積層した後その周縁端Ｑを除去するには、除去する必要が無い場合に比べて製造プロセスが複雑になる。従って、製造プロセスが複雑になることを考慮すると、実施例１の場合に比べて電気的特性の劣化の点で若干劣るものの、製造プロセスが従来構造とほぼ同じである実施例２の方が、実施例１よりも好ましいと言うことができる。
【０１５９】
＜３．第２実施形態＞
第２実施形態に係る有機ＥＬ表示装置も、図１に示す有機ＥＬ表示装置１０と同じシステム構成を採り、また、酸化物半導体をチャネル材料として用いる薄膜トランジスタを含む回路部の構成についても、基本的に、第１実施形態に係る有機ＥＬ表示装置と同じである。
【０１６０】
図１４は、第２実施形態に係る配線交差部における配線間の層間絶縁膜についての説明図であり、（Ａ）は配線交差部の拡大平面パターンを、（Ｂ）は同図（Ａ）のＣ−Ｃ´線に沿った矢視断面をそれぞれ示している。図１４において、図１０と同等部位には同一符号を付して示している。
【０１６１】
第２実施形態に係る有機ＥＬ表示装置において、配線交差部Ｐの層間絶縁膜は、酸化物半導体層４３５を含まない構造となっている。すなわち、第２実施形態に係る配線交差部Ｐの層間絶縁膜は、酸化物半導体ＴＦＴのチャネル層と同じプロセスにて、下部配線４３１の上にゲート絶縁膜４３４を介して積層された酸化物半導体層４３５を、その積層後に除去した構造となっている。因みに、除去する必要がある酸化物半導体層４３５を敢えて積層するのは、酸化物半導体ＴＦＴのチャネル層と同じプロセスにて配線交差部Ｐの層間絶縁膜を形成するからである。
【０１６２】
このように、配線交差部Ｐの層間絶縁膜が酸化物半導体層４３５を含まないことで、下部配線４３１と上部配線４３２との間にはゲート絶縁膜４３４及びチャネル保護膜４３６が層間絶縁膜として介在することになる。従って、配線交差部Ｐの層間絶縁膜において、酸化物半導体層４３５の経時的な特性の変化に起因する電気的特性の劣化の問題は全く生じないため、配線交差部Ｐにおいて上部、下部の各配線４３１，４３２間で耐圧が低下することはない。
【０１６３】
ここで、第１実施形態の実施例１，２と比較すると、第２実施形態では、層間絶縁膜の中に酸化物半導体層４３５が含まれていないことで、酸化物半導体層４３５の膜厚の分だけ層間絶縁膜の膜厚が薄くなる。従って、酸化物半導体層４３５の経時的な特性の変化に起因する電気的特性の劣化の問題は全く生じないものの、上部、下部の各配線４３１，４３２間の耐圧の点で第１実施形態の実施例１，２よりも若干劣る。
【０１６４】
しかも、第２実施形態に係る層間絶縁膜のレイアウト構成にする、即ち、酸化物半導体層４３５を形成した後にそれを除去するには、酸化物半導体層４３５の形成後にフォトリソグラフィエッチングを行わなければならない（その詳細については後述する製造プロセスで述べる）。酸化物半導体ＴＦＴと同じプロセスにて酸化物半導体層を形成した後にフォトリソグラフィエッチングを行うと、酸化物半導体層の表面にダメージが残る場合がある。
【０１６５】
そして、酸化物半導体層の表面にダメージが残ると、配線交差部Ｐと同じプロセスにて形成される酸化物半導体ＴＦＴについても同様のことが言えるため、当該酸化物半導体ＴＦＴに関して十分なトランジスタ特性が得られなくなる。すなわち、第２実施形態の場合には、第１実施形態の場合に比べて、酸化物半導体層４３５の経時的な特性の変化に起因する電気的特性の劣化の問題は全く生じないものの、製造プロセスの過程で、酸化物半導体ＴＦＴのトランジスタ特性に対して悪影響を及ぼす懸念がある。
【０１６６】
＜４．製造プロセス＞
続いて、第１、第２実施形態に係る配線交差部Ｐの層間絶縁膜についての製造プロセスについて説明する。ここでは、第１実施形態の実施例２に係る層間絶縁膜の製造プロセスについて製造プロセス１として、第２実施形態に係る層間絶縁膜の製造プロセスについて製造プロセス２としてそれぞれ説明する。
【０１６７】
［４−１．製造プロセス１］
図１５は、第１実施形態の実施例２に係る層間絶縁膜の製造プロセスについての工程フローを示す工程図であり、図中、図１０と同等部位には同一符号を付して示している。
【０１６８】
先ず、基板４３３上に、回路部を構成する酸化物半導体ＴＦＴのゲート電極及びゲート絶縁膜と同じプロセスにて、配線交差部Ｐの下部配線４３１及びゲート絶縁膜（層間絶縁膜）４３４を形成する（工程１）。次に、酸化物半導体層４３５をＰＶＤ(Physical Vapor Deposition)で形成し（工程２）、次いで、例えばＣＶＤ(Chemical Vapor Deposition)法によってチャネル保護膜４３６を形成する（工程３）。
【０１６９】
次に、フォトレジスト５１１をスピンコートし（工程４）、次いで、フォトレジスト５１１を露光＆現像して、図１３（Ｂ）に示す酸化物半導体層４３５の外周端Ｑに対応した形状にパターン形成し（工程５）、しかる後、フォトレジスト５１１をマスクとしてチャネル保護膜４３６をエッチングする（工程６）。続いて、フォトレジスト５１１を除去し（工程７）、次いで、フォトレジスト５１２をスピンコートする（工程８）。
【０１７０】
次に、フォトレジスト５１２を露光＆現像し、チャネル保護膜４３６の外形に対応した形状にパターン形成し（工程９）、次いで、フォトレジスト５１２をマスクとしてフォトリソグラフィエッチング、例えばウェットエッチングにて酸化物半導体層４３５の不要な部分を化学的に取り除く（工程１０）。次に、フォトレジスト５１２を除去し（工程１１）、しかる後、上部配線４３２や酸化物半導体ＴＦＴのコンタクト部などを形成する（工程１２）。
【０１７１】
以上説明した製造プロセスによれば、チャネル保護膜４３６の外形に対応した形状のフォトレジスト５１２をマスクとして酸化物半導体層４３５の不要な部分が取り除かれるため、酸化物半導体層４３５はその外周端Ｑがチャネル保護膜４３６の外周端と同じ外周位置となる。これにより、酸化物半導体層４３５がその外周端Ｑにて上部配線４３２に接触するものの、前にも述べたように、酸化物半導体層４３５の膜厚が２０〜３０ｎｍ程度と薄いため、その接触による影響は立ち上げ部４３５Aにて接触する従来構造の場合に比べて非常に小さい。
【０１７２】
尚、上部配線４３２に対して酸化物半導体層４３５の立ち上げ部４３５Aにて接触する従来構造の製造プロセスの場合、工程５において、フォトレジスト５１１をチャネル保護膜４３６の凸部上面の範囲内の形状にパターン形成すれば良いことになる。従って、第１実施形態の実施例２に係る層間絶縁膜の製造プロセスは、従来構造の製造プロセスとほぼ同じであると言える。これに対して、第１実施形態の実施例１に係る層間絶縁膜の製造プロセスは、酸化物半導体層４３５の外周端Ｑを除去する工程が増える分だけ、第１実施形態の実施例２に係る層間絶縁膜の製造プロセスに比べて複雑になる。
【０１７３】
［４−２．製造プロセス２］
図１６は、第２実施形態に係る層間絶縁膜の製造プロセスについての工程フローを示す工程図であり、図中、図１５と同等部位には同一符号を付して示している。
【０１７４】
先ず、基板４３３上に、回路部を構成する酸化物半導体ＴＦＴのゲート電極及びゲート絶縁膜と同じプロセスにて、配線交差部Ｐの下部配線４３１及びゲート絶縁膜（層間絶縁膜）４３４を形成する（工程１）。次に、酸化物半導体層４３５をＰＶＤ(Physical Vapor Deposition)で形成する（工程２）。
【０１７５】
次に、フォトレジスト５１１をスピンコートし（工程３）、次いで、フォトレジスト５１１を露光＆現像する（工程４）。この露光＆現像の工程は、酸化物半導体ＴＦＴを形成するための工程である。次に、フォトリソグラフィエッチング、例えばウェットエッチングにて酸化物半導体層４３５を化学的に取り除き（工程５）、次いで、酸化物半導体ＴＦＴにおけるフォトレジスト５１１を除去する（工程６）。
【０１７６】
次に、ゲート絶縁膜４３４の上に例えばＣＶＤ法によってチャネル保護膜４３６を形成し（工程７）、次いで、フォトレジスト５１２をスピンコートする（工程８）。次に、フォトレジスト５１２を露光＆現像してパターン形成し（工程９）、しかる後、フォトレジスト５１２をマスクとしてチャネル保護膜４３６をエッチングする（工程１０）。次に、フォトレジスト５１２を除去し（工程１１）、しかる後、上部配線４３２や酸化物半導体ＴＦＴのコンタクト部などを形成する（工程１２）。
【０１７７】
以上説明した製造プロセスによれば、層間絶縁膜中に酸化物半導体層４３５を含まない第２実施形態に係る配線交差部Ｐを形成することができる。前にも述べたように、第２実施形態に係る配線交差部Ｐの場合、酸化物半導体層４３５の経時的な特性の変化に起因する電気的特性の劣化の問題が存在しないため、当該電気的特性の劣化の観点からすると第１実施形態の実施例１，２に係る配線交差部Ｐの場合に比べて優れている。
【０１７８】
しかしながら、上述した製造プロセスから明らかなように、酸化物半導体層４３５を形成した後にそれを除去するために、工程５において、フォトリソグラフィエッチングが行われる。このように、酸化物半導体ＴＦＴと同じプロセスにて酸化物半導体層を形成した後にフォトリソグラフィエッチングを行うと、酸化物半導体層４３５の表面にダメージが残る場合がある。その結果、酸化物半導体ＴＦＴに関して十分なトランジスタ特性が得られなくなる。
【０１７９】
＜５．変形例＞
以上では、酸化物半導体の経時的な特性の変化に伴う上部、下部の各配線間の耐圧低下の問題を解決するための技術的思想を表示装置に適用した場合を例に挙げて説明したが、表示装置への適用に限られるものではなく、酸化物半導体を用いる装置全般に対して適用可能である。
【０１８０】
また、本発明が適用される表示装置として、酸化物半導体ＴＦＴを用いる有機ＥＬ表示装置を例に挙げたが、本発明はこの適用例に限られるものではない。具体的には、本発明は、有機ＥＬ表示装置以外にも、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子等を電気光学素子として用いる表示装置全般、特に、酸化物半導体ＴＦＴを用いる表示装置全般に対して適用可能である。
【０１８１】
＜６．電子機器＞
以上説明した本発明による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）に適用できる。一例として、図１７〜図２１に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示部に適用することが可能である。
【０１８２】
このように、あらゆる分野の電子機器の表示部として本発明による表示装置を用いることにより、各種の電子機器の信頼性の向上を図ることができる。すなわち、先述した各実施形態の説明から明らかなように、本発明による表示装置は、酸化物半導体の経時的な特性の変化に伴う、配線交差部における上部、下部の各配線間の耐圧低下を抑えることができるため、回路部の誤動作を抑えることができる。従って、各種の電子機器において、表示装置の駆動回路部の動作を確実なものにすることができるため、電子機器の信頼性の向上に寄与できる。
【０１８３】
本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等が設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１８４】
以下に、本発明が適用される電子機器の具体例について説明する。
【０１８５】
図１７は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作製される。
【０１８６】
図１８は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。
【０１８７】
図１９は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。
【０１８８】
図２０は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。
【０１８９】
図２１は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより、本適用例に係る携帯電話機が作製される。
【符号の説明】
【０１９０】
１０…有機ＥＬ表示装置、２０…画素（画素回路）、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書込みトランジスタ、２４…保持容量、２５…補助容量、３０…画素アレイ部、３１（３１1〜３１m）…走査線、３２（３２1〜３２m）…電源供給線、３３（３３1〜３３n）…信号線、３４…共通電源供給線、４０…書込み走査回路、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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