(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された不揮発性メモリのメモリセルと容量素子とを有する半導体装置であって、
前記メモリセルは、
前記半導体基板の上部に形成された、シリコンからなる第１ゲート電極と、
前記半導体基板の上部に形成され、前記第１ゲート電極と隣合う、シリコンからなる第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜と、
前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する前記第２絶縁膜と、
を有し、
前記容量素子は、
前記半導体基板の上部に形成された、シリコンからなる第１電極と、
前記第１電極上に容量絶縁膜を介して形成された、シリコンからなる第２電極と、
を有し、
前記第２電極の不純物濃度は、前記第２ゲート電極の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ゲート電極と前記第１電極とは、同層の第１シリコン膜により形成され、
前記第２ゲート電極と前記第２電極とは、同層の第２シリコン膜により形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２電極の抵抗率は、前記第２ゲート電極の抵抗率よりも低いことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２絶縁膜と前記容量絶縁膜とは、同層の絶縁膜により形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１ゲート電極および前記第１電極は、不純物が導入された前記第１シリコン膜により形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２電極を構成する前記第２シリコン膜は、不純物が導入されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２ゲート電極を構成する前記第２シリコン膜は、ノンドープであることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記半導体基板に形成された素子分離領域を更に有し、
前記第１電極は、前記素子分離領域上に形成されていることを特徴とする半導体装置。
【請求項９】
請求項５記載の半導体装置において、
前記第２ゲート電極の上部と前記第２電極の上部に金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第２ゲート電極は、前記第１ゲート電極とともに前記半導体基板上に延在しており、
前記第２ゲート電極は、前記第１ゲート電極の側壁に隣接する位置から前記第１ゲート電極から離れる方向に延在するコンタクト部を含み、
前記コンタクト部上の層間絶縁膜にコンタクトホールが形成され、前記コンタクトホールに埋め込まれたプラグと前記コンタクト部とが電気的に接続されており、
前記コンタクト部の不純物濃度は、前記メモリセルを構成する前記第２ゲート電極の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記コンタクト部の抵抗率は、前記メモリセルを構成する前記第２ゲート電極の抵抗率よりも低いことを特徴とする半導体装置。
【請求項１２】
半導体基板の第１領域に形成された不揮発性メモリのメモリセルと、前記半導体基板の第２領域に形成された容量素子とを備え、
前記メモリセルは、前記半導体基板の上部に形成されて互いに隣合う第１ゲート電極および第２ゲート電極と、前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、前記第２ゲート電極と前記半導体基板との間に形成されて内部に電荷蓄積部を有する第２ゲート絶縁膜とを有し、
前記容量素子は、前記半導体基板の上部に形成された第１電極と、前記第１電極上に容量絶縁膜を介して形成された第２電極とを有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板の主面上に、前記第１ゲート電極用と前記第１電極用とを兼ねた第１シリコン膜を形成する工程、
（ｃ）前記第１シリコン膜をパターニングして、前記第１領域に前記第１ゲート電極を、前記第２領域に前記第１電極を形成する工程、
（ｄ）前記半導体基板の主面と前記第１ゲート電極の表面と前記第１電極の表面とに、前記第２ゲート絶縁膜用と前記容量絶縁膜用とを兼ねた第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜上に、前記第２ゲート電極用と前記第２電極用とを兼ねた第２シリコン膜を形成する工程、
（ｆ）前記第２電極となるべき部分の前記第２シリコン膜上に、第１マスク層を形成する工程、
（ｇ）前記第１マスク層をエッチングマスクとして前記第２シリコン膜をエッチバックすることにより、前記第１ゲート電極の側壁上に前記第２絶縁膜を介して前記第２シリコン膜を残して前記第２ゲート電極を形成し、前記第１マスク層の下に前記第２シリコン膜を残して前記第２電極を形成する工程、
（ｈ）前記第１マスク層を除去する工程、
（ｉ）前記半導体基板上に、前記第２ゲート電極を覆い、かつ前記第２電極を露出する第２マスク層を形成する工程、
（ｊ）前記第２マスク層をイオン注入阻止マスクとして用いて、前記第２電極に不純物をイオン注入する工程、
（ｋ）前記第２マスク層を除去する工程、
を有し、
前記（ｊ）工程では、前記第２ゲート電極には、不純物がイオン注入されないことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｋ）工程の後、
（ｌ）第１熱処理を行って、前記（ｌ）工程で前記第２電極に導入された不純物を拡散させる工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｇ）工程で形成された前記第２ゲート電極と前記半導体基板との間および前記第２ゲート電極と前記第１ゲート電極との間には、前記第２絶縁膜が介在することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｅ）工程で形成された前記第２シリコン膜は、ノンドープのシリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｌ）工程後に、
（ｍ）イオン注入により前記第１領域の前記半導体基板にソースまたはドレイン用の半導体領域を形成する工程、
（ｎ）前記（ｍ）工程後、前記ソースまたはドレイン用の半導体領域に導入された不純物を活性化させる第２熱処理を行う工程、
を更に有し、
前記（ｎ）工程後、前記第２電極の不純物濃度は、前記第２ゲート電極の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｍ）工程は、前記第２電極に不純物がイオン注入されないように行われることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｊ）工程のイオン注入のドーズ量は、前記（ｍ）工程のイオン注入のドーズ量よりも大きいことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ａ）工程の後で、前記（ｂ）工程の前に、
（ａ１）前記第２領域の前記半導体基板に素子分離領域を形成する工程、
（ａ２）前記第１領域の前記半導体基板上に、前記第１ゲート絶縁膜用の第１絶縁膜を形成する工程、
を更に有し、
前記（ｂ）工程では、前記第１領域の前記第１絶縁膜上と、前記第２領域の前記素子分離領域上とに、前記第１シリコン膜が形成されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板の第３領域に形成されたＭＩＳＦＥＴを更に備え、
前記（ａ２）工程では、前記第３領域の前記半導体基板上にも前記第１絶縁膜が形成され、
前記（ｂ）工程では、前記第３領域の前記第１絶縁膜上にも前記第１シリコン膜が形成され、
前記（ｃ）工程では、前記第３領域に前記第１シリコン膜が残され、
前記（ｉ）工程では、前記第３領域の前記第１シリコン膜が前記第２マスク層で覆われないように、前記第２マスク層を形成し、
前記（ｊ）工程では、前記第３領域の前記第１シリコン膜にも不純物がイオン注入され、
前記（ｋ）工程の後、
（ｏ）前記第３領域の前記第１シリコン膜をパターニングして、前記第３領域に前記ＭＩＳＦＥＴ用の第３ゲート電極を形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記（ｂ）工程の後、
（ｂ１）前記第３領域の前記第１シリコン膜を覆い、かつ前記第１領域および第２領域の前記第１シリコン膜を露出する第３マスク層を前記第１シリコン膜上に形成する工程、
（ｂ２）前記第３マスク層をイオン注入阻止マスクとして用いて、前記第１領域および第２領域の前記第１シリコン膜に不純物をイオン注入する工程、
を更に有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２０１０−１８３０２２号公報（特許文献１）には、メモリ領域と給電領域とキャパシタ領域とを有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１８３０２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のスプリットゲート型の不揮発性メモリのメモリゲート電極は、例えば、不純物を導入して低抵抗率とされたドープトポリシリコン膜で形成されていた。また、同一の半導体基板上に不揮発性メモリとＰＩＰ型の容量素子とを混載させた半導体装置がある。このような半導体装置においては、不揮発性メモリと容量素子の両者の特性を向上させて、半導体装置の性能向上を図ることが望まれている。
【０００６】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
代表的な実施の形態による半導体装置は、不揮発性メモリのメモリセルと容量素子とが混載され、容量素子の上部電極の不純物濃度が、メモリセルのメモリゲート電極の不純物濃度よりも高いものである。
【００１０】
また、代表的な実施の形態による半導体装置の製造方法は、不揮発性メモリのメモリセルと容量素子とが混載された半導体装置の製造方法である。まず、半導体基板の主面上にメモリセルの制御ゲート電極用と容量素子の下部電極用とを兼ねた第１シリコン膜を形成し、この第１シリコン膜をパターニングして、制御ゲート電極と下部電極を形成する。それから、半導体基板の主面と制御ゲート電極の表面と下部電極の表面とに、メモリセルの電荷蓄積用の絶縁膜用と容量素子の容量絶縁膜用とを兼ねた絶縁膜を形成し、この絶縁膜上に、メモリセルのメモリゲート電極用と容量素子の上部電極用とを兼ねた第２シリコン膜を形成する。それから、上部電極となるべき部分の第２シリコン膜上に第１マスク層を形成してから、第２シリコン膜をエッチバックして、制御ゲート電極の側壁上に第２シリコン膜を残してメモリゲート電極を形成するとともに、第１マスク層の下に第２シリコン膜を残して上部電極を形成する。その後、半導体基板上に、メモリゲート電極を覆いかつ上部電極を露出する第２マスク層を形成し、この第２マスク層をイオン注入阻止マスクとして用いて、上部電極に不純物をイオン注入するが、この際、メモリゲート電極には、不純物がイオン注入されないようにする。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施の形態である半導体装置の要部断面図（メモリセル領域）である。
【図２】本発明の一実施の形態である半導体装置の要部断面図（メモリゲートシャント領域）である。
【図３】本発明の一実施の形態である半導体装置の要部断面図（キャパシタ形成領域）である。
【図４】図１の一部を拡大した部分拡大断面図である。
【図５】図３の一部を拡大した部分拡大断面図である。
【図６】本発明の一実施の形態である半導体装置の要部平面図である。
【図７】メモリセルの等価回路図である。
【図８】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図９】本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図１０】本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図１１】本発明の一実施の形態の半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図１２】図１１と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図１３】図１１と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図１４】図１１と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図１５】図１１に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図１６】図１５と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図１７】図１５と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図１８】図１５と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図１９】図１５に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図２０】図１９と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図２１】図１９と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図２２】図１９と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図２３】図１９に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図２４】図２３と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図２５】図２３と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図２６】図２３と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図２７】図２３の部分拡大断面図である。
【図２８】図２５の部分拡大断面図である。
【図２９】図２３に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図３０】図２９と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図３１】図２９と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図３２】図２９と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図３３】図２９に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図３４】図３３と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図３５】図３３と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図３６】図３３と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図３７】図３３に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図３８】図３７と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図３９】図３７と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図４０】図３７と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図４１】図３７に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図４２】図４１と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図４３】図４１と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図４４】図４１と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図４５】図４１に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図４６】図４５と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図４７】図４５と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図４８】図４５と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図４９】図４５に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図５０】図４９と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図５１】図４９と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図５２】図４９と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図５３】図４９に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図５４】図５３と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図５５】図５３と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図５６】図５３と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図５７】図５３に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図５８】図５７と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図５９】図５７と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図６０】図５７と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図６１】図５７に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図６２】図６１と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図６３】図６１と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図６４】図６１と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図６５】図６１に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図６６】図６５と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図６７】図６５と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図６８】図６５と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図６９】図６５に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図７０】図６９と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図７１】図６９と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図７２】図６９と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図７３】図６９に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図７４】図７３と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図７５】図７３と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図７６】図７３と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図７７】図７３に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図７８】図７７と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図７９】図７７と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図８０】図７７と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図８１】図７７に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図８２】図８１と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図８３】図８１と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図８４】図８１と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図８５】図８１に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図８６】図８５と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図８７】図８５と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図８８】図８５と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図８９】図８５に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図９０】図８９と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図９１】図８９と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図９２】図８９と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図９３】図８９に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図９４】図９３と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図９５】図９３と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図９６】図９３と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図９７】図９６に続く半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図９８】変形例の半導体装置の要部断面図（メモリゲートシャント領域）である。
【図９９】本発明の他の実施の形態である半導体装置の要部断面図（メモリセル領域）である。
【図１００】本発明の他の実施の形態である半導体装置の要部断面図（メモリゲートシャント領域）である。
【図１０１】本発明の他の実施の形態である半導体装置の要部断面図（メモリゲートシャント領域）である。
【図１０２】本発明の一実施の形態である半導体装置の要部断面図（キャパシタ形成領域）である。
【図１０３】本発明の一実施の形態の半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図１０４】図１０３と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図１０５】図１０３と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図１０６】図１０３と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図１０７】図１０３に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図１０８】図１０７と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図１０９】図１０７と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図１１０】図１０７と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【図１１１】図１０７に続く半導体装置の製造工程中の要部断面図（メモリセル領域）である。
【図１１２】図１１１と同じ半導体装置の製造工程中の要部断面図（メモリゲートシャント領域）である。
【図１１３】図１１１と同じ半導体装置の製造工程中の要部断面図（キャパシタ形成領域）である。
【図１１４】図１１１と同じ半導体装置の製造工程中の要部断面図（周辺ｎＭＩＳ領域、周辺ｐＭＩＳ領域）である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
（実施の形態１）
本発明は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１８】
本実施の形態の半導体装置を図面を参照して説明する。
【００１９】
図１〜図３は、本実施の形態の半導体装置の要部断面図であり、図１には、不揮発性メモリのメモリセル領域１Ａの要部断面図が示され、図２には、メモリゲートシャント領域１Ｂの要部断面図が示され、図３には、キャパシタ形成領域１Ｃの要部断面図が示されている。図４は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部（メモリセル領域１Ａの一部）が拡大して示してある。なお、図４は、理解を簡単にするために、図１の構造のうち、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび絶縁膜３，５と、それらの直下の基板領域（ｐ型ウエルＰＷ１を構成する半導体基板１の一部）のみが図示されている。図５は、図３の一部を拡大した部分拡大断面図である。
【００２０】
本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図１〜図３には、不揮発性メモリのメモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃの要部断面図がそれぞれ示されている。メモリセル領域１Ａは不揮発性メモリのメモリセルＭＣが形成された領域である。メモリゲートシャント領域（給電領域）１Ｂは、メモリゲート電極ＭＧを配線Ｍ１に引き上げるために用いる領域、すなわち、プラグＰＧを介してメモリゲート電極ＭＧ（のコンタクト部ＭＧａ）を配線Ｍ１と接続した領域である。キャパシタ形成領域１Ｃは、ＰＩＰ型の容量素子ＣＰが形成された領域である。メモリセル領域１Ａとメモリゲートシャント領域１Ｂとキャパシタ形成領域１Ｃとは、同一の半導体基板１の主面における互いに異なる領域に対応する。また、図１および図２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向（図１および図２の紙面に垂直な方向）に垂直な断面が示されており、図１に示された制御ゲート電極ＣＧと図２に示された制御ゲート電極ＣＧとは一体的に形成されており、また、図１に示されたメモリゲート電極ＭＧと図２に示されたコンタクト部ＭＧａ（メモリゲート電極ＭＧのコンタクト部ＭＧａ）とは一体的に形成されている。また、図１〜図３では、メモリセル領域１Ａとメモリゲートシャント領域１Ｂとキャパシタ形成領域１Ｃとを互いに異なる断面図で示しているが、これらは同一の半導体基板１に形成されている。キャパシタ形成領域１Ｃに形成された容量素子ＣＰは、周辺回路などで用いられる。ここで、周辺回路とは、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
【００２１】
図１〜図５に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域２が形成されており、この素子分離領域２で分離（規定）された活性領域に、ｐ型ウエルＰＷ１が形成されている。ｐ型ウエルＰＷ１は、主としてメモリセル領域１Ａに形成されており、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃには、素子分離領域２が形成されているため、ｐ型ウエルＰＷ１は形成されていない。
【００２２】
メモリセル領域１Ａのｐ型ウエルＰＷ１には、図１に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。メモリセル領域１Ａには、実際には複数のメモリセルＭＣがアレイ状に形成されているが、図１のメモリセル領域１Ａには、そのうちの１つのメモリセルＭＣの断面が示されている。メモリセル領域１Ａは、素子分離領域２によって他の領域から電気的に分離されている。
【００２３】
図１および図４に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００２４】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
【００２５】
以下に、メモリセルＭＣの構成を具体的に説明する。
【００２６】
図１および図４に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成された制御ゲート電極ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）３と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜５とを有している。
【００２７】
制御ゲート電極（第１ゲート電極）ＣＧおよびメモリゲート電極（第２ゲート電極）ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１および図４の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３，５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。
【００２８】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁（側面）上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【００２９】
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
【００３０】
絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３は、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
【００３１】
絶縁膜５は、酸化シリコン膜（酸化膜）５ａと、酸化シリコン膜５ａ上の窒化シリコン膜（窒化膜、電荷蓄積層）５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜（酸化膜）５ｃとを有する積層膜からなる。
【００３２】
なお、図１〜図３では、図面を見やすくするために、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜を、単に絶縁膜５として図示しているが、実際には、図４に示されるように、絶縁膜５は、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとの積層膜からなる。
【００３３】
絶縁膜５は、酸化シリコン膜５ａと窒化シリコン膜５ｂと酸化シリコン膜５ｃとの積層構造を有しているため、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間の領域とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間の領域とに延在している絶縁膜５を、積層ゲート絶縁膜（積層構造のゲート絶縁膜）とみなすこともできる。但し、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の絶縁膜５は、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【００３４】
絶縁膜５のうち、窒化シリコン膜５ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜５ｂは、絶縁膜５中に形成されたトラップ性絶縁膜である。このため、絶縁膜５は、その内部に電荷蓄積部（電荷蓄積層、ここでは窒化シリコン膜５ｂ）を有する絶縁膜とみなすことができる。
【００３５】
窒化シリコン膜５ｂの上下に位置する酸化シリコン膜５ｃおよび酸化シリコン膜５ａは、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能することができる。窒化シリコン膜５ｂを酸化シリコン膜５ｃおよび酸化シリコン膜５ａで挟んだ構造とすることで、窒化シリコン膜５ｂへの電荷の蓄積が可能となる。酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃは、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
【００３６】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域７ａと、ｎ−型半導体領域７ａよりも高い不純物濃度を有するｎ＋型半導体領域８ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域７ｂと、ｎ−型半導体領域７ｂよりも高い不純物濃度を有するｎ＋型半導体領域８ｂとを有している。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも接合深さが深くかつ不純物濃度が高い。
【００３７】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁（互いに隣接していない側の側壁）上には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）上と、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）上とに、側壁絶縁膜ＳＷが形成されている。
【００３８】
ソース部のｎ−型半導体領域７ａはメモリゲート電極ＭＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域８ａはメモリゲート電極ＭＧの側壁上の側壁絶縁膜ＳＷの側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ａはメモリゲート電極ＭＧの側壁上の側壁絶縁膜ＳＷの下（下方）に形成され、高濃度のｎ＋型半導体領域８ａは低濃度のｎ−型半導体領域７ａの外側に形成されている。従って、低濃度のｎ−型半導体領域７ａはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ａは低濃度のｎ−型半導体領域７ａに接し（隣接し）、メモリトランジスタのチャネル領域からｎ−型半導体領域７ａの分だけ離間するように形成されている。
【００３９】
ドレイン部のｎ−型半導体領域７ｂは制御ゲート電極ＣＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域８ｂは制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷの側面（制御ゲート電極ＣＧと接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ｂは制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷの下（下方）に形成され、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂの外側に形成されている。従って、低濃度のｎ−型半導体領域７ｂは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂに接し（隣接し）、制御トランジスタのチャネル領域からｎ−型半導体領域７ｂの分だけ離間するように形成されている。
【００４０】
メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成され、メモリゲート電極ＭＧ下の絶縁膜５の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００４１】
制御ゲート電極ＣＧは導電体（導電体膜）からなるが、好ましくはｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４からなる。制御ゲート電極ＣＧを構成するシリコン膜４は、ｎ型のシリコン膜であり、ｎ型不純物が導入されて低抵抗率とされている。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜４からなる。
【００４２】
メモリゲート電極ＭＧは、シリコン膜６からなる。メモリゲート電極ＭＧを構成するシリコン膜６は、低不純物濃度のシリコン膜か、あるいは、ノンドープ（アンドープ）のシリコン膜となっていることが好ましい。シリコン膜６の不純物濃度は、より好ましくは１×１０１９／ｃｍ３以下である。
【００４３】
ここで、ノンドープ（アンドープ）のシリコン膜とは、不純物を意図的には導入（添加、ドープ）していないシリコン膜を意味する。このため、ノンドープ（アンドープ）のシリコン膜と言うときには、意図しない極微量の不純物が含まれる場合を除外するものではない。一方、不純物が導入（ドープ）されたシリコン膜とは、不純物を意図的に導入（添加、ドープ）したシリコン膜を意味する。
【００４４】
シリコン膜６は、好ましくはポリシリコン（多結晶シリコン）膜であるため、メモリゲート電極ＭＧを構成するシリコン膜６は、好ましくは、低不純物濃度のポリシリコン（多結晶シリコン）膜か、あるいは、ノンドープのポリシリコン（多結晶シリコン）膜からなる。メモリゲート電極ＭＧを構成するシリコン膜６に不純物が導入される場合、導入する不純物は、ｎ型の不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）が好ましい。従って、メモリゲート電極ＭＧを構成するシリコン膜６が低不純物濃度のポリシリコン（多結晶シリコン）膜からなる場合は、より好ましくはｎ型ポリシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ｎ型のドープトポリシリコン膜）である。
【００４５】
本実施の形態は、メモリセルＭＣのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度が、後述する下部電極ＬＥ（を構成するシリコン膜６）およびコンタクト部ＭＧａ（を構成するシリコン膜６）の不純物濃度よりも低いことを、主要な特徴の一つとしているが、これについては、後で述べる。
【００４６】
メモリゲート電極ＭＧ（を構成するシリコン膜６）の上部（上面）と制御ゲート電極ＣＧ（を構成するシリコン膜４）の上部（上面）とｎ＋型半導体領域８ａ，８ｂの上部（上面、表面）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層（金属シリサイド膜）１１が形成されている。金属シリサイド層１１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。制御ゲート電極ＣＧを構成するシリコン膜４と、その上部の金属シリサイド層１１とを合わせたものを、制御ゲート電極ＣＧとみなすこともでき、また、メモリゲート電極ＭＧを構成するシリコン膜６と、その上部の金属シリサイド層１１とを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層１１を形成しない場合もあり得る。
【００４７】
また、図２に示されるように、コンタクトホールＣＮＴおよびそれを埋めるプラグＰＧのうち、メモリゲート電極ＭＧに接続するためのコンタクトホールＣＮＴ１およびそれを埋めるプラグＰＧ１は、メモリゲートシャント領域１Ｂにおいて、メモリゲート電極ＭＧのコンタクト部ＭＧａの上部に形成されている。コンタクト部ＭＧａは、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されたメモリゲート電極ＭＧと一体的に形成されている。すなわち、メモリゲート電極ＭＧのうち、コンタクト部ＭＧａ以外の部分は、制御ゲート電極ＣＧの一方の側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されており、このサイドウォールスペーサ状に形成されている部分とコンタクト部ＭＧａとは一体的に形成されている。このため、コンタクト部ＭＧａは、メモリゲート電極ＭＧの一部とみなすことができるが、コンタクト部ＭＧａは、不揮発性メモリのメモリセルＭＣのメモリトランジスタのゲート電極としては機能しない部分である。このため、コンタクト部ＭＧａは、複数のメモリセルＭＣがアレイ状に配列したメモリセル領域１Ａ以外の領域（例えばメモリセル領域１Ａの近傍に配置されたメモリゲートシャント領域１Ｂ）に設けることが好ましく、素子分離領域２上に配置することが好ましい。
【００４８】
コンタクト部ＭＧａの下に素子分離領域２があれば、コンタクトホールＣＮＴ１の目外れ時に半導体基板１が露出するのを防止できたり、寄生容量が形成されるのを防止できるなど、より好適であるが、コンタクト部ＭＧａの下に素子分離領域２が無い場合でも、半導体基板１とコンタクト部ＭＧａとの間に絶縁膜５が介在するため、半導体基板１とコンタクト部ＭＧａとの間の絶縁を確保できる。
【００４９】
コンタクト部ＭＧａは、絶縁膜５を介して制御ゲート電極ＣＧの一方の側壁（メモリゲート電極ＭＧが形成されている側の側壁）に隣接する位置から、その隣接する制御ゲート電極ＣＧから離れる方向に延在している。コンタクト部ＭＧａの一部は制御ゲート電極ＣＧ上に乗り上げているため、コンタクト部ＭＧａは、制御ゲート電極ＣＧ上に位置する部分を有している。すなわち、コンタクト部ＭＧａは、制御ゲート電極ＣＧ上から制御ゲート電極ＣＧの側壁を介して素子分離領域２上にかけて延在している。但し、メモリゲート電極ＭＧのコンタクト部ＭＧａと制御ゲート電極ＣＧの側壁との間には絶縁膜５が介在している。側壁絶縁膜ＳＷは、コンタクト部ＭＧａの側面（側壁）上にも形成されている。また、金属シリサイド層１１は、側壁絶縁膜ＳＷで覆われていない領域のコンタクト部ＭＧａの上部（上面）にも形成されている。
【００５０】
コンタクト部ＭＧａは、メモリゲート電極ＭＧに所定の電圧（電位）を供給（給電）するためのプラグＰＧ１を接続する部分である。配線Ｍ１ｂからプラグＰＧ１を介してコンタクト部ＭＧａに所定の動作電圧（電位）が印加（供給）され、このコンタクト部ＭＧａに印加された電圧（電位）がメモリセルのメモリゲート電極ＭＧに伝わってメモリゲート電極ＭＧをこの所定の動作電圧（電位）とし、メモリセルが所定の動作を行うことができる。コンタクト部ＭＧａに印加する動作電圧が、後述の図８のＶｍｇに対応している。
【００５１】
メモリゲート電極ＭＧは、後述するように、半導体基板１上に制御ゲート電極ＣＧを覆うように形成したシリコン膜６をエッチバック（異方性エッチング）し、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してこのシリコン膜６をサイドウォールスペーサ状に残存させることにより、形成されている。このため、コンタクト部ＭＧａ以外の部分のメモリゲート電極ＭＧは、サイドウォールスペーサ状に残ったシリコン膜６により形成されている。詳細は後述するが、このシリコン膜６のエッチバック工程において、シリコン膜６上にレジストパターン（後述のフォトレジストパターンＲＰ２ａに対応）を形成しておき、このレジストパターンの下にこのシリコン膜６を残存させることで、メモリゲート電極ＭＧのコンタクト部ＭＧａが形成されている。
【００５２】
サイドウォールスペーサ状のメモリゲート電極ＭＧと同様、コンタクト部ＭＧａも、シリコン膜６により形成されている。
【００５３】
本実施の形態では、コンタクト部ＭＧａ（を構成するシリコン膜６）の不純物濃度がメモリセルＭＣのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高くなっている。この不純物濃度の差により、コンタクト部ＭＧａ（を構成するシリコン膜６）の抵抗率は、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の抵抗率よりも低くなっている。
【００５４】
また、図３に示されるように、不揮発性メモリのメモリセルＭＣが形成されている半導体基板１と同一の半導体基板１上に、容量素子（キャパシタ）ＣＰが形成されている。キャパシタ形成領域１Ｃの容量素子ＣＰについて具体的に説明する。
【００５５】
図３に示されるように、キャパシタ形成領域１Ｃ全体で、半導体基板１に素子分離領域２が形成されている。図３に示されるように、キャパシタ形成領域１Ｃの半導体基板１の上部、すなわち素子分離領域２上には、容量素子ＣＰの下部電極（第１電極）ＬＥが形成されている。キャパシタ形成領域１Ｃの下部電極ＬＥは、メモリセル領域１Ａおよびメモリゲートシャント領域１Ｂの制御ゲート電極ＣＧと同層の導電体膜（ここではシリコン膜４）によって形成されている。すなわち、制御ゲート電極ＣＧと下部電極ＬＥとは、いずれもシリコン膜４（パターニングされたシリコン膜４）によって形成されている。制御ゲート電極ＣＧおよび下部電極ＬＥを構成するシリコン膜４は、ｎ型の不純物が導入されて低抵抗率とされている。
【００５６】
詳細は後述するが、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃを含む半導体基板１の主面上にシリコン膜４を形成してから、このシリコン膜４にｎ型不純物をイオン注入し、そのシリコン膜４をフォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、制御ゲート電極ＣＧおよび下部電極ＬＥが形成されている。
【００５７】
下部電極ＬＥ上には、容量絶縁膜ＤＥを介して上部電極（第２電極）ＵＥが形成されている。この容量絶縁膜ＤＥは、メモリセル領域１Ａおよびメモリゲートシャント領域１Ｂの絶縁膜５と同層の絶縁膜によって形成されている。すなわち、容量素子ＣＰの容量絶縁膜ＤＥは、メモリセルＭＣのメモリトランジスタのゲート絶縁膜（メモリゲート絶縁膜、ここでは絶縁膜５）と同層の絶縁膜５によって形成されている。換言すれば、容量素子ＣＰの容量絶縁膜ＤＥと、メモリセルＭＣのメモリトランジスタのゲート絶縁膜（メモリゲート絶縁膜）とは、いずれも絶縁膜５によって形成されている。このため、容量素子ＣＰの容量絶縁膜ＤＥは、図５に示されるように、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとを有する積層膜（すなわち絶縁膜５）からなるが、図３では、図面を見やすくするために、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜を、単に容量絶縁膜ＤＥとして図示している。
【００５８】
容量絶縁膜ＤＥおよび上部電極ＵＥは積層パターンとしてパターン化されており、下部電極ＬＥの少なくとも一部を覆うように形成されている。
【００５９】
また、キャパシタ形成領域１Ｃの上部電極ＵＥは、メモリセル領域１Ａおよびメモリゲートシャント領域１Ｂのメモリゲート電極ＭＧと同層の導電体膜によって形成されている。すなわち、キャパシタ形成領域１Ｃの上部電極ＵＥは、メモリゲート電極ＭＧを構成するシリコン膜６と同層のシリコン膜６により形成されている。つまり、メモリゲート電極ＭＧと上部電極ＵＥとは、いずれもシリコン膜６によって形成されている。但し、メモリゲート電極ＭＧと上部電極ＵＥとは、互いに分離されている。
【００６０】
メモリセル領域１Ａのメモリゲート電極ＭＧとキャパシタ形成領域１Ｃの上部電極ＵＥとは、同層のシリコン膜６により形成されているが、不純物濃度が相違している。すなわち、本実施の形態の主要な特徴の一つは、キャパシタ形成領域１Ｃの上部電極ＵＥ（を構成するシリコン膜６）の不純物濃度が、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高くなっていることである。つまり、キャパシタ形成領域１Ｃの上部電極ＵＥとメモリセル領域１Ａのメモリゲート電極ＭＧとは、同層のシリコン膜６により形成されているが、キャパシタ形成領域１Ｃの上部電極ＵＥを構成するシリコン膜６における不純物濃度（より特定的にはｎ型不純物濃度）は、メモリセル領域１Ａのメモリゲート電極ＭＧを構成するシリコン膜６における不純物濃度（より特定的にはｎ型不純物濃度）よりも高く（高濃度に）なっているのである。この不純物濃度の差により、キャパシタ形成領域１Ｃの上部電極ＵＥ（を構成するシリコン膜６）の抵抗率は、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の抵抗率よりも低くなっている。
【００６１】
メモリゲート電極ＭＧおよび上部電極ＵＥは、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃを含む半導体基板１の主面上に制御ゲート電極ＣＧおよび下部電極ＬＥを覆うようにシリコン膜６を形成してから、このシリコン膜６を異方性エッチングすることによって、形成されている。この際、上部電極ＵＥは、この異方性エッチングの前に、シリコン膜６上にレジストパターン（後述のフォトレジストパターンＲＰ２ｂに対応）を形成しておき、このレジストパターンの下にシリコン膜６を残すことで、形成されている。このため、上部電極ＵＥは、パターニングされたシリコン膜６によって形成されている。その後で、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）に不純物が導入されないようにしながら、キャパシタ形成領域１Ｃの上部電極ＵＥ（を構成するシリコン膜６）に不純物を導入することにより、キャパシタ形成領域１Ｃの上部電極ＵＥ（を構成するシリコン膜６）の不純物濃度を、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高くすることができる。製造工程については後で詳述する。
【００６２】
下部電極ＬＥ、容量絶縁膜ＤＥおよび上部電極ＵＥにより、容量素子（ＰＩＰ型容量素子）ＣＰが形成される。下部電極ＬＥが容量素子ＣＰの一方の電極として機能し、上部電極ＵＥが容量素子ＣＰの他方の電極として機能し、容量絶縁膜ＤＥが容量素子ＣＰの誘電体膜として機能する。側壁絶縁膜ＳＷは、上部電極ＵＥの側面上や、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない領域における下部電極ＬＥの側面上にも、形成されている。また、金属シリサイド層１１は、側壁絶縁膜ＳＷで覆われていない領域の上部電極ＵＥの上部（上面）と、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない領域の下部電極ＬＥの上部（上面）とにも形成されている。
【００６３】
なお、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンは、下部電極ＬＥの全面を覆っているのではなく、図３とは異なる断面において、下部電極ＬＥの一部は、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない状態となっている。これは、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない領域の下部電極ＬＥにプラグＰＧを接続できるようにするためである。
【００６４】
また、図３に示されるように、上部電極ＵＥは、下部電極ＬＥ上に位置しない部分を有し、この上部電極ＵＥの下部電極ＬＥ上に位置しない部分上の絶縁膜１２にコンタクトホールＣＮＴ（このコンタクトホールＣＮＴをコンタクトホールＣＮＴ２と称す）が形成され、このコンタクトホールＣＮＴ２に埋め込まれたプラグＰＧ（このプラグをプラグＰＧ２と称す）と上部電極ＵＥとが電気的に接続されている。このプラグＰＧ２は、配線Ｍ１ｃに接続されているため、配線Ｍ１ｃはプラグＰＧ２を介して上部電極ＵＥに電気的に接続された状態となっている。
【００６５】
容量素子ＣＰは、いわゆるＰＩＰ（Polysilicon Insulator Polysilicon）型容量素子である。ここでＰＩＰ型容量素子とは、２層のポリシリコン層（ここでは下部電極ＬＥおよび上部電極ＵＥ）と、それらの間に挟まれた絶縁膜（ここでは容量絶縁膜ＤＥ）とからなる容量素子（ポリシリコン容量素子）である。
【００６６】
また、容量素子ＣＰは、素子分離領域２上に配置することが好ましく、容量素子ＣＰの下に素子分離領域２があれば、半導体基板１と容量素子ＣＰとの間の絶縁を確実にし、不要な規制容量などが形成されるのも防止できる。しかしながら、容量素子ＣＰの下に素子分離領域２が無い場合でも、下部電極ＬＥと半導体基板１との間に絶縁膜３と同層の絶縁膜が形成され（この構造は、後述のステップＳ４でメモリセル領域１Ａとともにキャパシタ形成領域１Ｃにも絶縁膜３を形成すれば得られる）、下部電極ＬＥ上に位置しない部分の上部電極ＵＥと半導体基板１との間に絶縁膜５が介在すれば、半導体基板１と下部電極や上部電極ＵＥとの間の絶縁を確保できる。
【００６７】
半導体基板１上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、下部電極ＬＥ、上部電極ＵＥおよび側壁絶縁膜ＳＷを覆うように、層間絶縁膜として絶縁膜１２が形成されている。絶縁膜１２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。絶縁膜１２の上面は平坦化されている。
【００６８】
絶縁膜１２にはコンタクトホール（開口部、貫通孔）ＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として導電性のプラグＰＧが埋め込まれている。
【００６９】
プラグＰＧは、コンタクトホールＣＮＴの底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図１および図３では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン膜とすることができる。
【００７０】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域８ａ，８ｂ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、下部電極ＬＥおよび上部電極ＵＥの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域８ａ，８ｂ（の表面上の金属シリサイド層１１）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層１１）の一部、メモリゲート電極ＭＧのコンタクト部ＭＧａ（の表面上の金属シリサイド層１１）の一部、下部電極ＬＥ（の表面上の金属シリサイド層１１）の一部、上部電極ＵＥ（の表面上の金属シリサイド層１１）の一部などが露出される。そして、その露出部（コンタクトホールＣＮＴの底部の露出部）にプラグＰＧが接続される。
【００７１】
なお、図１においては、ｎ＋型半導体領域８ｂ（の表面上の金属シリサイド層１１）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。また、図２においては、メモリゲート電極ＭＧのコンタクト部ＭＧａ（の表面上の金属シリサイド層１１）が、コンタクトホールＣＮＴ（このコンタクトホールＣＮＴをコンタクトホールＣＮＴ１と称する）の底部で露出して、そのコンタクトホールＣＮＴ１を埋めるプラグＰＧ（このプラグＰＧをプラグＰＧ１と称する）と電気的に接続された断面が示されている。また、図３においては、上部電極ＵＥ（の表面上の金属シリサイド層１１）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【００７２】
図２に示されるように、コンタクト部ＭＧａにおいて素子分離領域２上に位置して平坦となっている部分の上部にコンタクトホールＣＮＴのうちのコンタクトホールＣＮＴ１が形成され、このコンタクトホールＣＮＴ１に埋め込まれたプラグＰＧ１が、コンタクト部ＭＧａと電気的に接続されている。プラグＰＧ１は、コンタクトホールＣＮＴ１の底部でメモリゲート電極ＭＧのコンタクト部ＭＧａに接して電気的に接続される。メモリゲート電極ＭＧの上部に金属シリサイド層１１を形成した場合には、図２に示されるように、コンタクトホールＣＮＴ１に埋め込まれたプラグＰＧ１は、コンタクトホールＣＮＴ１の底部で、コンタクト部ＭＧａ上の金属シリサイド層１１に接して電気的に接続され、それによってメモリゲート電極ＭＧ（のコンタクト部ＭＧａ）に電気的に接続されることになる。
【００７３】
プラグＰＧが埋め込まれた絶縁膜１２上には配線（配線層）Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、絶縁膜１２上に形成された絶縁膜１４に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥあるいは下部電極ＬＥなどと電気的に接続される。なお、図１においては、配線Ｍ１の例として、制御トランジスタのドレイン領域（半導体領域ＭＤ）にプラグＰＧを介して電気的に接続された配線Ｍ１ａが示され、図２においては、メモリゲート電極ＭＧ（のコンタクト部ＭＧａ）にプラグＰＧ１を介して電気的に接続された配線Ｍ１ｂが示され、図３においては、上部電極ＵＥにプラグＰＧを介して電気的に接続された配線Ｍ１ｃが示されている。更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００７４】
図６は、本実施の形態の半導体装置の要部平面図であり、メモリセル領域１Ａ、ソースダミー領域１Ｆおよびメモリゲートシャント領域１Ｂの平面図が示されている。図６のＡ−Ａ線の断面が上記図１に対応し、図６のＢ−Ｂ線の断面が上記図２に対応している。なお、理解を簡単にするために、図６の平面図には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ間の絶縁膜５、ソース用の半導体領域ＭＳ、ドレイン用の半導体領域ＭＤ、素子分離領域２およびコンタクトホールＣＮＴなどの平面レイアウトを図示し、他の構成要素については図示を省略している。また、上記キャパシタ形成領域１Ｃは、図６には示されていない。
【００７５】
図６にも示されるように、不揮発性メモリのメモリセルＭＣは半導体基板１の主面に（より特定的にはメモリセル領域１Ａに）複数アレイ状に配置されている。図６のＸ方向およびＹ方向にアレイ状（行列状）に配置された複数のメモリセルＭＣのうち、図６のＸ方向に並ぶメモリセルＭＣの制御ゲート電極ＣＧ同士は、Ｘ方向に繋がって一体的に形成されている。すなわち、図６のＸ方向に延在する１本の制御ゲート電極ＣＧが、図６のＸ方向に並ぶ複数のメモリセルＭＣの制御ゲート電極（選択ゲート電極）を形成しており、このＸ方向に延在する制御ゲート電極ＣＧが図６のＹ方向に複数本並んで配置されている。従って、各制御ゲート電極ＣＧは、図６のＸ方向に延在しており、図６のＸ方向に並ぶ複数のメモリセルＭＣの制御ゲート電極（選択ゲート電極）と、図１のＸ方向に並ぶ複数のメモリセルＭＣの制御ゲート電極同士を電気的に接続する制御ゲート線（選択ゲート線）とを兼ねている。
【００７６】
また、図６のＸ方向およびＹ方向にアレイ状（行列状）に配置された複数のメモリセルＭＣのうち、図６のＸ方向に並ぶメモリセルＭＣのメモリゲート電極ＭＧ同士は、Ｘ方向に繋がって一体的に形成されている。すなわち、図６のＸ方向に延在する１本のメモリゲート電極ＭＧが、図６のＸ方向に並ぶ複数のメモリセルＭＣのメモリゲート電極を形成しており、このＸ方向に延在するメモリゲート電極ＭＧが図６のＹ方向に複数本並んで配置されている。従って、各メモリゲート電極ＭＧは、図６のＸ方向に延在しており、図６のＸ方向に並ぶ複数のメモリセルＭＣのメモリゲート電極と、図１のＸ方向に並ぶ複数のメモリセルＭＣのメモリゲート電極同士を電気的に接続するメモリゲート線とを兼ねている。メモリゲート電極ＭＧは絶縁膜５を介して制御ゲート電極ＣＧに隣接している。なお、図６のＸ方向およびＹ方向は、半導体基板１の主面に平行な方向であり、Ｙ方向はＸ方向に交差する方向であり、好ましくはＹ方向はＸ方向に直交する方向である。
【００７７】
図６のＸ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣのうち、ドレイン領域である半導体領域ＭＤを介して図６のＹ方向に隣り合う（隣接する）メモリセルＭＣ同士は、ドレイン領域である半導体領域ＭＤを共有しており、また、ソース領域である半導体領域ＭＳを介して図６のＹ方向に隣り合う（隣接する）メモリセルＭＣ同士は、ソース領域である半導体領域ＭＳを共有している。
【００７８】
コンタクトホールＣＮＴおよびそれを埋めるプラグＰＧのうち、ソース用の半導体領域ＭＳに接続するためのコンタクトホールＣＮＴおよびそれを埋めるプラグＰＧは、メモリセル領域１Ａの端部（外周部）のソースダミー領域１Ｆの半導体領域ＭＳの上部に形成されている。ソース用の半導体領域ＭＳに接続するためのコンタクトホールＣＮＴおよびそれを埋めるプラグＰＧは、メモリセル領域１Ａの端部（外周部）のソースダミー領域１Ｆに配置しているので、このソースダミー領域１Ｆがメモリセルダミー領域となり、結晶欠陥対策となる。このため、ソースダミー領域１Ｆには、メモリセルＭＣを配置しない（メモリセルＭＣとして用いない）ことが好ましい。
【００７９】
また、コンタクトホールＣＮＴおよびそれを埋めるプラグＰＧのうち、ドレイン用の半導体領域ＭＤに接続するためのコンタクトホールＣＮＴおよびそれを埋めるＰＧは、メモリセル領域１Ａの各メモリセルＭＣのドレイン用の半導体領域ＭＤ（の上記ｎ＋型半導体領域８ｂ）の上部に形成されている。
【００８０】
図６に示されるように、絶縁膜５を介して隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、メモリセル領域１Ａに延在するだけでなく、更にメモリゲートシャント領域１Ｂにまで延在している。メモリゲートシャント領域１Ｂは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを配線Ｍ１に引き上げるために用いる領域であり、メモリゲートシャント領域１Ｂ全体に素子分離領域２が形成されている。従って、メモリゲートシャント領域１Ｂにおいては、上記図２にも示されるように、絶縁膜５を介して隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが、素子分離領域２上に延在した状態となっている。
【００８１】
メモリセル領域１Ａにおける制御ゲート電極ＣＧは、メモリセルＭＣを構成する制御トランジスタのゲート電極として機能するが、メモリゲートシャント領域１Ｂにおける制御ゲート電極ＣＧは、素子分離領域２上に位置しており、メモリセルＭＣの制御トランジスタのゲート電極として機能するのではなく、図６のＸ方向に並ぶ複数のメモリセルＭＣの制御ゲート電極同士を電気的に接続する制御ゲート線（選択ゲート線）として機能する。また、メモリセル領域１Ａにおけるメモリゲート電極ＭＧは、メモリセルＭＣを構成するメモリトランジスタのゲート電極として機能するが、メモリゲートシャント領域１Ｂにおけるメモリゲート電極ＭＧは、素子分離領域２上に位置しており、メモリセルＭＣのメモリトランジスタのゲート電極として機能するのではなく、図６のＸ方向に並ぶ複数のメモリセルＭＣのメモリゲート電極同士を電気的に接続するメモリゲート線として機能する。
【００８２】
コンタクトホールＣＮＴおよびそれを埋めるプラグＰＧのうち、制御ゲート電極ＣＧに接続するためのコンタクトホールＣＮＴおよびそれを埋めるプラグＰＧは、メモリゲートシャント領域１Ｂにおいて、制御ゲート電極ＣＧのコンタクト部ＣＧａの上部に形成されている。制御ゲート電極ＣＧのコンタクト部ＣＧａは、コンタクトホールＣＮＴの下部において幅（Ｙ方向の幅）が相対的に広くなっている部分（幅広部）であり、制御ゲート電極ＣＧと一体的に形成されている。制御ゲート電極ＣＧにおいて相対的に幅が広くなっているコンタクト部ＣＧａ上にコンタクトホールＣＮＴを形成し、コンタクトホールＣＮＴに埋め込んだプラグＰＧをコンタクト部ＣＧａに接続することで、コンタクトホールＣＮＴの目外れを防止し、コンタクトホールＣＮＴの底部で制御ゲート電極ＣＧを確実に露出させ、プラグＰＧを制御ゲート電極ＣＧに確実に接続（電気的に接続）することができる。
【００８３】
コンタクトホールＣＮＴおよびそれを埋めるプラグＰＧのうち、メモリゲート電極ＭＧに接続するためのコンタクトホールＣＮＴ１およびそれを埋めるプラグＰＧ１は、メモリゲートシャント領域１Ｂにおいて、メモリゲート電極ＭＧのコンタクト部ＭＧａの上部に形成されている。上述のように、メモリゲート電極ＭＧのコンタクト部ＭＧａは、制御ゲート電極ＣＧ上から制御ゲート電極ＣＧの側壁上を経て素子分離領域２上にかけて延在（図６のＹ方向に延在）しており、メモリゲート電極ＭＧと一体的に形成されている。
【００８４】
本実施の形態とは異なり、コンタクト部ＭＧａが無く、サイドウォールスペーサ状のメモリゲート電極ＭＧ上にコンタクトホールＣＮＴ１およびそれを埋めるプラグＰＧ１を形成した場合には、制御ゲート電極ＣＧに重なることなく、サイドウォール状のメモリゲート電極ＭＧ上に確実にコンタクトホールＣＮＴ１を形成するのは容易ではない。例えば、コンタクトホールの位置ずれに対するマージンが少ないため、コンタクトホールＣＮＴ１を埋めるプラグＰＧ１とメモリゲート電極ＭＧとの電気的接続の信頼性が低下し、半導体装置の製造歩留まりの低下を招く可能性がある。
【００８５】
それに対して、本実施の形態では、コンタクトホールＣＮＴ１およびそれを埋めるプラグＰＧ１を、メモリゲート電極ＭＧのコンタクト部ＭＧａ上に形成したことで、コンタクトホールＣＮＴ１の底部でメモリゲート電極ＭＧの一部であるコンタクト部ＭＧａを確実に露出させることができ、プラグＰＧ１をメモリゲート電極ＭＧ（のコンタクト部ＭＧａ）に確実に接続（電気的に接続）することができる。また、コンタクトホールＣＮＴ１の底部で制御ゲート電極ＣＧが露出してしまうのを的確に防止することができ、制御ゲート電極ＣＧとメモリゲート電極ＭＧとがプラグＰＧ１によってショートするのを防止することができる。
【００８６】
図７は、メモリセルＭＣの等価回路図である。図８は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図８の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１および図４に示されるようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加される電圧Ｖｂが記載されている。なお、図８の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜５ｂへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００８７】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図８の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の窒化シリコン膜５ｂ中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜５ｂにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の窒化シリコン膜５ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
【００８８】
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜５中の窒化シリコン膜５ｂ）に注入することにより消去を行う。例えば図８の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜５中の窒化シリコン膜５ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。
【００８９】
読出し時には、例えば図８の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００９０】
次に、本実施の形態の半導体装置の製造方法について説明する。
【００９１】
図９および図１０は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図１１〜図９７は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図１１、図１５、図１９、図２３、図２９、図３３、図３７、図４１、図４５、図４９、図５３、図５７、図６１、図６５、図６９、図７３、図７７、図８１、図８５、図８９および図９３には、メモリセル領域１Ａの要部断面図が示されている。また、図１２、図１６、図２０、図２４、図３０、図３４、図３８、図４２、図４６、図５０、図５４、図５８、図６２、図６６、図７０、図７４、図７８、図８２、図８６、図９０および図９４には、メモリゲートシャント領域１Ｂの要部断面図が示されている。また、図１３、図１７、図２１、図２５、図３１、図３５、図３９、図４３、図４７、図５１、図５５、図５９、図６３、図６７、図７１、図７５、図７９、図８３、図８７、図９１および図９５には、キャパシタ形成領域１Ｃの要部断面図が示されている。また、図１４、図１８、図２２、図２６、図３２、図３６、図４０、図４４、図４８、図５２、図５６、図６０、図６４、図６８、図７２、図７６、図８０、図８４、図８８、図９２、図９６および図９７には、周辺ｎＭＩＳ領域１Ｄと周辺ｐＭＩＳ領域１Ｅの要部断面図が示されている。また、図２７は、図２３の部分拡大断面図であり、図２３の一部（メモリセル領域１Ａの一部）が拡大して示してある。図２８は、図２４の部分拡大断面図であり、図２４の一部（キャパシタ形成領域１Ｃ）が拡大して示してある。なお、周辺ｎＭＩＳ領域１Ｄは、周辺回路のｎチャネル型ＭＩＳＦＥＴが形成される領域であり、周辺ｐＭＩＳ領域１Ｅは、周辺回路のｐチャネル型ＭＩＳＦＥＴが形成される領域である。ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。メモリセル領域１Ａとメモリゲートシャント領域１Ｂとキャパシタ形成領域１Ｃと周辺ｎＭＩＳ領域１Ｄと周辺ｐＭＩＳ領域１Ｅとは、同じ半導体基板１に形成されている。周辺ｎＭＩＳ領域１Ｄと周辺ｐＭＩＳ領域１Ｅとは隣り合っていなくともよいが、理解を簡単にするために、図１４等の断面図においては、周辺ｎＭＩＳ領域１Ｄの隣に周辺ｐＭＩＳ領域１Ｅを図示している。
【００９２】
図１１〜図１４に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を用意（準備）する（図９のステップＳ１）。それから、半導体基板１の主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）２を形成する（図９のステップＳ２）。素子分離領域２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板１の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンなどからなる絶縁膜を埋め込むことで、素子分離領域２を形成することができる。メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃでは、半導体基板１の主面全体に素子分離領域２が形成される。
【００９３】
次に、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺ｎＭＩＳ領域１Ｄにｐ型ウエルＰＷ２を、周辺ｐＭＩＳ領域１Ｅにｎ型ウエルＮＷを、それぞれ形成する（図９のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができ、ｎ型ウエルＮＷは、例えばリン（Ｐ）またヒ素（Ａｓ）などのｎ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷは、半導体基板１の主面から所定の深さにわたって形成される。
【００９４】
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺ｎＭＩＳ領域１Ｄに後で形成されるｎチャネル型ＭＩＳＦＥＴのしきい電圧を調整するために、必要に応じて、周辺ｎＭＩＳ領域１Ｄのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺ｐＭＩＳ領域１Ｅに後で形成されるｐチャネル型ＭＩＳＦＥＴのしきい電圧を調整するために、必要に応じて、周辺ｐＭＩＳ領域１Ｄのｎ型ウエルＮＷの表面部（表層部）に対してチャネルドープイオン注入を行う。
【００９５】
次に、図１５〜図１８に示されるように、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷ）の表面を清浄化した後、半導体基板１の主面（ｐ型ウエルＰＷ１，ＰＷ２およびｎ型ウエルＮＷの表面）に、ゲート絶縁膜用の絶縁膜３を形成する（図９のステップＳ４）。絶縁膜３は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜３の膜厚（形成膜厚）は、例えば２〜３ｎｍ程度とすることができる。絶縁膜３を熱酸化法により形成した場合には、素子分離領域２上には絶縁膜３は形成されない。
【００９６】
次に、半導体基板１の主面（主面全面）上に、すなわちメモリセル領域１Ａ、周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１Ｅの絶縁膜３上とメモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃの素子分離領域２上とに、制御ゲート電極ＣＧ形成用と下部電極ＬＥ形成用とを兼ねる導電体膜としてシリコン膜４を形成（堆積）する（図９のステップＳ５）。
【００９７】
シリコン膜４は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜４の膜厚（堆積膜厚）は、例えば５０〜２５０ｎｍ程度とすることができる。成膜時はシリコン膜４をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。また、シリコン膜４は、成膜時の段階では、ノンドープのシリコン膜とすることができる。
【００９８】
次に、半導体基板１の主面上に、すなわちシリコン膜４上に、フォトリソグラフィ法を用いて、マスク層（マスク用のレジストパターン）としてフォトレジストパターンＲＰ１を形成する。フォトレジストパターンＲＰ１は、周辺ｎＭＩＳ領域１Ｄ全体と周辺ｐＭＩＳ領域１Ｅ全体とを覆い、かつメモリセル領域１Ａ全体とメモリゲートシャント領域１Ｂ全体とキャパシタ形成領域１Ｃ全体とを露出するように形成される。
【００９９】
次に、フォトレジストパターンＲＰ１をイオン注入阻止マスクとして用いて、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃのシリコン膜４にｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）をイオン注入法などによって導入（注入）する（図９のステップＳ６）。これにより、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃのシリコン膜４が、ｎ型不純物が導入されたｎ型のシリコン膜４となる。ステップＳ６のイオン注入におけるドーズ量は、例えば５×１０１５／ｃｍ２程度とすることができる。ステップＳ６のイオン注入におけるドーズ量は、ソースまたはドレイン用の半導体領域を形成するためのイオン注入におけるドーズ量よりも大きく、具体的には、後述のステップＳ１９，Ｓ２０，Ｓ２１，Ｓ２２，Ｓ２４の各イオン注入におけるドーズ量よりも大きい。一方、ステップＳ６のイオン注入において、周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１Ｅのシリコン膜４は、フォトレジストパターンＲＰ１で覆われていることにより、不純物が導入（注入）されない。このため、シリコン膜４は、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃでは、ｎ型不純物が導入されたｎ型のシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）となり、周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１Ｅでは、ノンドープのシリコン膜（ノンドープポリシリコン膜）となる。その後、フォトレジストパターンＲＰ１は除去される。
【０１００】
次に、図１９〜図２２に示されるように、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃのシリコン膜４をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、制御ゲート電極ＣＧおよび下部電極ＬＥを形成する（図９のステップＳ７）。このステップＳ７のパターニング工程は、例えば次のようにして行うことができる。
【０１０１】
すなわち、シリコン領域４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、制御ゲート電極ＣＧ形成予定領域と下部電極ＬＥ形成予定領域と周辺ｎＭＩＳ領域１Ｄ全体と周辺ｐＭＩＳ領域１Ｅ全体とにこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜４をエッチング（ドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去する。
【０１０２】
このようにして、ステップＳ７でシリコン膜４がパターニングされ、図１９および図２０に示されるように、メモリセル領域１Ａおよびメモリゲートシャント領域１Ｂに、パターニングされたシリコン膜４からなる制御ゲート電極ＣＧが形成され、図２１に示されるように、キャパシタ形成領域１Ｃに、パターニングされたシリコン膜４からなる下部電極ＬＥが形成される。制御ゲート電極ＣＧと下部電極ＬＥとは、同層のシリコン膜４からなるが、互いに分離されている。この際、周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１Ｅでは、上述したようにフォトレジストパターンを形成していたため、シリコン膜４のパターニングは行われていない。このため、図２２に示されるように、周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１Ｅ全体に、シリコン膜４が残存している。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。従って、シリコン膜４からなる制御ゲート電極ＣＧは、半導体基板１（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜３を介して形成された状態となる。なお、メモリゲートシャント領域１Ｂにおいては、制御ゲート電極ＣＧは素子分離領域２上に形成される。
【０１０３】
上述のように、ステップＳ６のイオン注入によってメモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃのシリコン膜４にｎ型不純物が導入されていたため、ステップＳ７のパターニング工程によって形成された制御ゲート電極ＣＧおよび下部電極ＬＥは、ｎ型不純物が導入されたｎ型のシリコン膜４（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）からなる。
【０１０４】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３（すなわちゲート絶縁膜となる部分以外の絶縁膜３）は、ステップＳ７のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【０１０５】
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
【０１０６】
次に、洗浄処理を行って、半導体基板１の主面を清浄化処理した後、図２３〜図２８に示されるように、半導体基板１の主面全面に、すなわち、半導体基板１の主面（表面）と制御ゲート電極ＣＧの表面（上面および側面）と下部電極ＬＥの表面（上面および側面）上に、メモリトランジスタのゲート絶縁膜用と容量素子の容量絶縁膜用とを兼ねる絶縁膜５を形成する（図９のステップＳ８）。
【０１０７】
絶縁膜５は、上記のように、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなるが、図面を見やすくするために、図２３〜図２６および後述の図２９〜図９７では、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜を、単に絶縁膜５として図示している。従って、実際には、図２７および図２８に示されるように、絶縁膜５は、酸化シリコン膜（酸化膜）５ａと、酸化シリコン膜５ａ上の窒化シリコン膜（窒化膜）５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜（酸化膜）５ｃとの積層膜からなる。ステップＳ８において、図２３〜図２８に示されるように、絶縁膜５は、半導体基板１（ｐ型ウエルＰＷ１および素子分離領域２を含む）の主面（表面）と制御ゲート電極ＣＧの表面（側面および上面）と下部電極ＬＥの表面（側面および上面）とシリコン膜４の表面（側面および上面）とに形成される（但し制御ゲート電極ＣＧの下部と下部電極ＬＥの下部とシリコン膜４の下部とには絶縁膜５は形成されない）。また、成膜工程上、素子分離領域２上にも絶縁膜５が形成されることが一般的であるが、素子分離領域２上には絶縁膜５が形成されなくともよい。
【０１０８】
絶縁膜５のうち、酸化シリコン膜５ａ，５ｃは、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜５のうち、窒化シリコン膜５ｂは、例えばＣＶＤ法により形成することができる。
【０１０９】
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜５ｂを形成しているが、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層（電荷蓄積部）として使用することもできる。また、シリコンナノドットで電荷蓄積層（電荷蓄積部）を形成することもできる。
【０１１０】
絶縁膜５を形成するには、例えば、まず、半導体基板１（ｐ型ウエルＰＷ１）の表面上と制御ゲート電極ＣＧの表面（側面および上面）上と下部電極ＬＥの表面（側面および上面）上とシリコン膜４の表面（側面および上面）上とに酸化シリコン膜５ａを熱酸化法（好ましくはＩＳＳＧ酸化）により形成する。それから、酸化シリコン膜５ａ上に窒化シリコン膜５ｂをＣＶＤ法で堆積し、更に窒化シリコン膜５ｂ上に酸化シリコン膜５ｃをＣＶＤ法または熱酸化あるいはその両方で形成する。これにより、酸化シリコン膜５ａ、窒化シリコン膜５ｂおよび酸化シリコン膜５ｃの積層膜からなる絶縁膜５を形成することができる。
【０１１１】
酸化シリコン膜５ａの厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜５ｂの厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜５ｃの厚みは、例えば２〜１０ｎｍ程度とすることができる。最後の酸化膜（絶縁膜５のうちの最上層の酸化シリコン膜５ｃ）は、例えば窒化膜（絶縁膜５のうちの中間層の窒化シリコン膜５ｂ）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
【０１１２】
メモリセル領域１Ａに形成された絶縁膜５は、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有し、また、キャパシタ形成領域１Ｃに形成された絶縁膜５は、容量素子ＣＰの容量絶縁膜（誘電体膜）として機能する。
【０１１３】
従って、絶縁膜５は、メモリトランジスタの電荷保持（電荷蓄積）機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜５ａ，５ｃ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜５ｂ）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜５を、酸化シリコン膜５ａと、酸化シリコン膜５ａ上の窒化シリコン膜５ｂと、窒化シリコン膜５ｂ上の酸化シリコン膜５ｃとを有する積層膜とすることで達成できる。
【０１１４】
次に、図２９〜図３２に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜５上に、メモリセル領域１Ａおよびメモリゲートシャント領域１Ｂにおいては制御ゲート電極ＣＧを覆うように、キャパシタ形成領域１Ｃにおいては下部電極ＬＥを覆うように、周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１Ｅにおいてはシリコン膜４を覆うように、シリコン膜６を形成（堆積）する（図９のステップＳ９）。
【０１１５】
シリコン膜６は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜６の膜厚（堆積膜厚）は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜６をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン膜６は、メモリゲート電極ＭＧ形成用と上部電極ＵＥ形成用とを兼ねたシリコン膜である。
【０１１６】
ステップＳ９で形成されたシリコン膜６は、好ましくは、ノンドープ（アンドープ）のシリコン膜である。ステップＳ９で形成されたシリコン膜６をノンドープのシリコン膜とする場合には、シリコン膜６の成膜時に、シリコン膜６には、不純物は意図的には導入（添加、ドープ）しない。このため、ステップＳ９のシリコン膜６の形成（堆積）工程では、好ましくは、シリコン膜６の成膜用のガスがドーピングガス（不純物添加用のガス）を含まないようにする。
【０１１７】
次に、フォトリソグラフィ法を用いて、メモリゲートシャント領域１Ｂにおけるメモリゲート電極ＭＧのコンタクト部ＭＧａ形成予定領域のシリコン膜６上と、キャパシタ形成領域１Ｃにおける上部電極ＵＥ形成予定領域のシリコン膜６上とに、マスク層（マスク用のレジストパターン）としてフォトレジストパターンＲＰ２をフォトリソグラフィ法を用いて形成する。ここで、図３０に示されるように、メモリゲートシャント領域１Ｂにおいてメモリゲート電極ＭＧのコンタクト部ＭＧａ形成予定領域（すなわちコンタクト部ＭＧａとなるべき部分のシリコン膜６上）に形成されたフォトレジストパターンＲＰ２を、符号ＲＰ２ａを付してフォトレジストパターンＲＰ２ａと称することとする。また、図３１に示されるように、キャパシタ形成領域１Ｃにおいて上部電極ＵＥ形成予定領域（すなわち上部電極ＵＥとなるべき部分のシリコン膜６上）に形成されたフォトレジストパターンＲＰ２を、符号ＲＰ２ｂを付してフォトレジストパターンＲＰ２ｂと称することとする。従って、フォトレジストパターンＲＰ２ａとフォトレジストパターンＲＰ２ｂとは、同工程（すなわち同じフォトリソグラフィ工程）で形成された同層のフォトレジストパターンＲＰ２で構成されているが、互いに分離されている。
【０１１８】
次に、図３３〜図３６に示されるように、異方性エッチング技術によりシリコン膜６をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図９のステップＳ１０）。このステップＳ１０のエッチバック工程では、フォトレジストパターンＲＰ２はエッチングマスクとして機能する。その後、フォトレジストパターンＲＰ２（すなわちフォトレジストパターンＲＰ２ａ，ＲＰ２ｂ）は除去される。
【０１１９】
ステップＳ１０のエッチバック工程では、シリコン膜６の堆積膜厚の分だけシリコン膜６を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧの両方の側壁上に（絶縁膜５を介して）シリコン膜６をサイドウォールスペーサ状に残し、フォトレジストパターンＲＰ２の下にシリコン膜６を残し、他の領域のシリコン膜６を除去する。これにより、図３３に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜５を介してサイドウォールスペーサ状に残存したシリコン膜６により、メモリゲート電極ＭＧが形成され、また、他方の側壁上に絶縁膜５を介してサイドウォールスペーサ状に残存したシリコン膜６により、シリコンスペーサＳＰ１が形成される。メモリゲート電極ＭＧは、絶縁膜５上に、制御ゲート電極ＣＧと絶縁膜５を介して隣り合うように形成され、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には絶縁膜５が介在している。
【０１２０】
シリコンスペーサＳＰ１は、シリコンからなるサイドウォールスペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。また、図示はしないけれども、周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１Ｅに残存させているシリコン膜４の側壁上にも、絶縁膜５を介してシリコンスペーサＳＰ１が形成され得る。
【０１２１】
また、ステップＳ１０のエッチバック工程では、フォトレジストパターンＲＰ２（すなわちフォトレジストパターンＲＰ２ａ，ＲＰ２ｂ）がエッチングマスクとして機能するため、図３５に示されるように、キャパシタ形成領域１Ｃにおいて、フォトレジストパターンＲＰ２ｂの下にシリコン膜６がエッチングされずに残存する。フォトレジストパターンＲＰ２ｂの下でエッチングされずに残存したシリコン膜６により、上部電極ＵＥが形成される。また、図３４に示されるように、メモリゲートシャント領域１Ｂにおいて、フォトレジストパターンＲＰ２ａの下にシリコン膜６がエッチングされずに残存する。フォトレジストパターンＲＰ２ａの下でエッチングされずに残存したシリコン膜６により、コンタクト部ＭＧａが形成される。ステップＳ１０のエッチバック工程は異方性エッチングであるため、形成されたコンタクト部ＭＧａは、フォトレジストパターンＲＰ２ａと同様のパターン形状（平面形状）を有し、また、形成された上部電極ＵＥは、フォトレジストパターンＲＰ２ｂと同様のパターン形状（平面形状）を有している。
【０１２２】
ステップＳ１０のエッチバック工程を行った段階で、メモリゲート電極ＭＧ（コンタクト部ＭＧａを含む）とシリコンスペーサＳＰ１と上部電極ＵＥとで覆われていない領域の絶縁膜５が露出される。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。シリコン膜６の堆積膜厚によってメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まるので、上記ステップＳ９で堆積するシリコン膜６の堆積膜厚を調整することで、メモリゲート長を調整することができる。
【０１２３】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧ（コンタクト部ＭＧａを含む）および上部電極ＵＥが覆われかつシリコンスペーサＳＰ１が露出されるようなフォトレジストパターン（図示せず）を半導体基板１上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰ１を除去する（図９のステップＳ１１）。その後、このフォトレジストパターンを除去する。図３７〜図４０には、この段階が示されている。
【０１２４】
ステップＳ１１のエッチング工程により、図３７および図３８に示されるように、シリコンスペーサＳＰ１が除去されるが、メモリゲート電極ＭＧ（コンタクト部ＭＧａを含む）および上部電極ＵＥは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
【０１２５】
次に、図４１〜図４４に示されるように、絶縁膜５のうち、メモリゲート電極ＭＧ（コンタクト部ＭＧａを含む）および上部電極ＵＥで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図９のステップＳ１２）。この際、メモリセル領域１Ａおよびメモリゲートシャント領域１Ｂにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する絶縁膜５は、除去されずに残存し、キャパシタ形成領域１Ｃにおいて、上部電極ＵＥの下に位置する絶縁膜５は、除去されずに残存し、他の領域の絶縁膜５は除去される。キャパシタ形成領域１Ｃにおいて、上部電極ＵＥの下に残存した絶縁膜５が、容量素子ＣＰの容量絶縁膜ＤＥとなる。
【０１２６】
次に、図４５〜図４８に示されるように、半導体基板１の主面上に、フォトリソグラフィ法を用いて、マスク層（マスク用のレジストパターン）としてフォトレジストパターンＲＰ３を形成する（図９のステップＳ１３）。
【０１２７】
フォトレジストパターンＲＰ３は、メモリセル領域１Ａ全体と周辺ｐＭＩＳ領域１Ｅ全体とを覆い、キャパシタ形成領域１Ｃ全体と周辺ｎＭＩＳ領域１Ｄ全体とを露出するように、形成される。また、フォトレジストパターンＲＰ３は、メモリゲートシャント領域１Ｂのコンタクト部ＭＧａを露出するように、形成される。このため、メモリセル領域１Ａのメモリゲート電極ＭＧおよび制御ゲート電極ＣＧはフォトレジストパターンＲＰ３で覆われ、メモリゲートシャント領域１Ｂのコンタクト部ＭＧａはフォトレジストパターンＲＰ３で覆われずに露出し、キャパシタ形成領域１Ｃの上部電極ＵＥはフォトレジストパターンＲＰ３で覆われずに露出した状態となる。また、周辺ｎＭＩＳ領域１Ｄのシリコン膜４は、フォトレジストパターンＲＰ３で覆われずに露出し、周辺ｐＭＩＳ領域１Ｅのシリコン膜４は、フォトレジストパターンＲＰ３で覆われた状態となる。
【０１２８】
次に、フォトレジストパターンＲＰ３をマスク（イオン注入阻止マスク）として用いて、イオン注入を行う（図１０のステップＳ１４）。ステップＳ１４のイオン注入は、ｎ型の不純物を注入し、そのドーズ量は、例えば５×１０１５／ｃｍ２程度とすることができる。
【０１２９】
ステップＳ１４のイオン注入では、周辺ｎＭＩＳ領域１Ｄのシリコン膜４と、キャパシタ形成領域１Ｃの上部電極ＵＥ（を構成するシリコン膜６）と、メモリゲートシャント領域１Ｂのコンタクト部ＭＧａ（を構成するシリコン膜６）とに、ｎ型不純物がイオン注入によって導入（注入）される。なお、ステップＳ１４のイオン注入においては、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）および制御ゲート電極ＣＧ（を構成するシリコン膜４）と、周辺ｐＭＩＳ領域１Ｅのシリコン膜４とは、フォトレジストパターンＲＰ３で覆われているため、ｎ型不純物はイオン注入（導入）されない。このため、ステップＳ１４の前は同じ不純物濃度であったものが、ステップＳ１４のイオン注入の後は、キャパシタ形成領域１Ｃの上部電極ＵＥ（を構成するシリコン膜６）の不純物濃度と、メモリゲートシャント領域１Ｂのコンタクト部ＭＧａ（を構成するシリコン膜６）とが、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高くなる。その後、フォトレジストパターンＲＰ３は除去される。
【０１３０】
次に、図４９〜図５２に示されるように、半導体基板１の主面上に、フォトリソグラフィ法を用いて、マスク層（マスク用のレジストパターン）としてフォトレジストパターンＲＰ４を形成する（図１０のステップＳ１５）。フォトレジストパターンＲＰ４は、メモリセル領域１Ａ全体と、メモリゲートシャント領域１Ｂ全体と、キャパシタ形成領域１Ｃ全体と、周辺ｎＭＩＳ領域１Ｄ全体とを覆い、かつ、周辺ｐＭＩＳ領域１Ｅを露出するように形成される。
【０１３１】
次に、フォトレジストパターンＲＰ４をマスク（イオン注入阻止マスク）として用いて、周辺ｐＭＩＳ領域１Ｅのシリコン膜４にｐ型不純物（例えばホウ素（Ｂ））をイオン注入によって導入（注入）する（図１０のステップＳ１６）。その後、フォトレジストパターンＲＰ４は除去される。なお、ステップＳ１６のイオン注入においては、周辺ｎＭＩＳ領域１Ｄのシリコン膜４と、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、メモリゲートシャント領域１Ｂの制御ゲート電極ＣＧおよびコンタクト部ＭＧａと、キャパシタ形成領域１Ｃの下部電極ＬＥおよび上部電極ＵＥとは、フォトレジストパターンで覆われていたため、ｐ型不純物はイオン注入されない。
【０１３２】
次に、熱処理を行って、ステップＳ１４，Ｓ１６のイオン注入で導入された不純物を拡散させる（図１０のステップＳ１７）。ステップＳ１７の熱処理は、例えば、７００℃〜１０００℃の熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。
【０１３３】
ステップＳ１４，Ｓ１６のイオン注入でメモリゲートシャント領域１Ｂのコンタクト部ＭＧａ（を構成するシリコン膜６）と、キャパシタ形成領域１Ｃの上部電極ＵＥ（を構成するシリコン膜６）と、周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１Ｅのシリコン膜４とに導入（注入）された不純物は、ステップＳ１７の熱処理により活性化されるとともに拡散する。この際、ステップＳ１７の熱処理で、シリコン膜４，６の厚み全体に不純物が拡散するようにすることが好ましい。
【０１３４】
すなわち、ステップＳ１４のイオン注入では、イオン注入エネルギーを調整することで不純物イオンの注入深さを制御し、メモリゲートシャント領域１Ｂのコンタクト部ＭＧａを構成するシリコン膜６と、キャパシタ形成領域１Ｃの上部電極ＵＥを構成するシリコン膜６と、周辺ｎＭＩＳ領域１Ｄのシリコン膜４とにおいて、それらシリコン膜４，６の上層部分にｎ型不純物を注入（導入）する。また、ステップＳ１６のイオン注入では、イオン注入エネルギーを調整することで不純物イオンの注入深さを制御し、周辺ｐＭＩＳ領域１Ｅのシリコン膜４において、そのシリコン膜４の上層部分にｐ型不純物を注入（導入）する。そして、ステップＳ１４，１６のイオン注入でシリコン膜４，６の上層部分に注入（導入）された不純物をステップＳ１７の熱処理で拡散させることで、シリコン膜４，６の厚み方向全体に不純物が拡散された状態を得ることができる。
【０１３５】
ステップＳ１４でイオン注入するｎ型不純物としては、リン（Ｐ）またはヒ素（Ａｓ）などを用いることができるが、リン（Ｐ）を用いることが、より好ましい。これは、ヒ素（Ａｓ）よりもリン（Ｐ）の方が拡散しやすいため、ステップＳ１４でリン（Ｐ）をイオン注入した方が、ステップＳ１７の熱処理でシリコン膜４，６の厚み方向全体に不純物（ここではリン）を拡散させやすいからである。
【０１３６】
但し、ステップＳ１７の熱処理を行っても、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）には、ステップＳ１４，Ｓ１６で注入した不純物は拡散しない。これは、メモリゲートシャント領域１Ｂのコンタクト部ＭＧａはメモリセル領域１Ａのメモリゲート電極ＭＧと一体的に繋がってはいるが、ある程度の距離離れているため、ステップＳ１４でメモリゲートシャント領域１Ｂのコンタクト部ＭＧに注入された不純物は、ステップＳ１７の熱処理を行っても、メモリセル領域１Ａのメモリゲート電極ＭＧまでは拡散できないためである。すなわち、ステップＳ１４でメモリゲートシャント領域１Ｂのコンタクト部ＭＧに注入された不純物が、メモリセル領域１Ａのメモリゲート電極ＭＧまでは拡散できないが、メモリゲートシャント領域１Ｂ、キャパシタ形成領域１Ｃ、周辺ｎＭＩＳ領域１Ｄ及び周辺ｐＭＩＳ領域１Ｅでシリコン膜４，６に注入された不純物がシリコン膜４，６の厚み方向全体に拡散できるような熱処理条件で、ステップＳ１７の熱処理を行うことが好ましい。
【０１３７】
ステップＳ１４のイオン注入およびステップＳ１７の熱処理により、メモリゲートシャント領域１Ｂのコンタクト部ＭＧａを構成するシリコン膜６と、キャパシタ形成領域１Ｃの上部電極ＵＥを構成するシリコン膜６と、周辺ｎＭＩＳ領域１Ｄのシリコン膜４とは、ｎ型のシリコン膜（ｎ型不純物が導入された多結晶シリコン膜、ｎ型のドープトポリシリコン膜）となる。また、ステップＳ１６のイオン注入およびステップＳ１７の熱処理により、周辺ｐＭＩＳ領域１Ｅのシリコン膜４は、ｐ型のシリコン膜（ｐ型不純物が導入された多結晶シリコン膜、ｐ型のドープトポリシリコン膜）となる。
【０１３８】
また、ステップＳ１３，Ｓ１４を行った後にステップＳ１５，Ｓ１６を行う場合について説明したが、他の形態として、先にステップＳ１５，Ｓ１６を行ってから、ステップＳ１３，Ｓ１４を行うこともできる。
【０１３９】
次に、図５３〜図５６に示されるように、半導体基板１の主面上に、フォトリソグラフィ法を用いて、マスク層（マスク用のレジストパターン）としてフォトレジストパターンＲＰ５を形成する。フォトレジストパターンＲＰ５は、メモリセル領域１Ａ全体と、メモリゲートシャント領域１Ｂ全体と、キャパシタ形成領域１Ｃ全体と、周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１Ｅのゲート電極ＧＥ１，ＧＥ２形成予定領域とを覆うように、形成される。周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１Ｅにおいて、ゲート電極ＧＥ１，ＧＥ２形成予定領域以外のシリコン膜４は、フォトレジストパターンＲＰ５で覆われずに露出される。
【０１４０】
次に、フォトレジストパターンＲＰ５をエッチングマスクとして用いて、周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１Ｅのシリコン膜４をエッチング（ドライエッチング）してパターニングすることにより、図５６に示されるように、ゲート電極ＧＥ１，ＧＥ２を形成する（図１０のステップＳ１８）。その後、フォトレジストパターンＲＰ５を除去する。
【０１４１】
ゲート電極ＧＥ１は、パターニングされたシリコン膜４からなり、周辺ｎＭＩＳ領域１Ｄに形成され、ゲート電極ＧＥ２は、パターニングされたシリコン膜４からなり、周辺ｐＭＩＳ領域１Ｅに形成される。ゲート電極ＧＥ１は、ｎチャネル型ＭＩＳＦＥＴ用のゲート電極であり、ゲート電極ＧＥ２は、ｐチャネル型ＭＩＳＦＥＴ用のゲート電極である。上述のように、周辺ｎＭＩＳ領域１Ｄのシリコン膜４は、ｎ型のシリコン膜となっていたため、周辺ｎＭＩＳ領域１Ｄに形成されたゲート電極ＧＥ１（ｎチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ１）は、ｎ型のシリコン膜（すなわちｎ型不純物が導入された部分のシリコン膜４）で形成されたものとなる。また、上述のように、周辺ｐＭＩＳ領域１Ｅのシリコン膜４は、ｐ型のシリコン膜となっていたため、周辺ｐＭＩＳ領域１Ｅに形成されたゲート電極ＧＥ２（ｐチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ２）は、ｐ型のシリコン膜（すなわちｐ型不純物が導入された部分のシリコン膜４）で形成されたものとなる。なお、ゲート電極ＧＥ１，ＧＥ２を形成するために周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１Ｅのシリコン膜４をエッチングする際には、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂおよびキャパシタ形成領域１Ｃは、フォトレジストパターンＲＰ５で覆われているため、エッチングされない。
【０１４２】
次に、図５７〜図６０に示されるように、導体基板１の主面上に、フォトリソグラフィ法を用いて、マスク層（マスク用のレジストパターン）としてフォトレジストパターンＲＰ６を形成する。フォトレジストパターンＲＰ６は、メモリゲートシャント領域１Ｂ全体と、キャパシタ形成領域１Ｃ全体と、周辺ｎＭＩＳ領域１Ｄ全体と、周辺ｐＭＩＳ領域１Ｅ全体とを覆い、かつ、メモリセル領域１Ａのソース部を露出し、メモリセル領域１Ａのドレイン部を覆うように、形成される。ここで、メモリセル領域１Ａのソース部とは、後でメモリトランジスタのソース領域（半導体領域ＭＳ）が形成される領域に対応し、メモリセル領域１Ａのドレイン部とは、後でメモリトランジスタのドレイン領域（半導体領域ＭＤ）が形成される領域に対応する。
【０１４３】
次に、フォトレジストパターンＲＰ６をマスク（イオン注入阻止マスク）として用いて、イオン注入を行う（図１０のステップＳ１９）。ステップＳ１９のイオン注入では、メモリセル領域１Ａのソース部の半導体基板１（ｐ型ウエルＰＷ１）にｎ型不純物がイオン注入によって導入（注入）されることにより、図５７に示されるように、ｎ−型半導体領域７ａが形成される。この際、メモリセル領域１Ａの半導体基板１（ｐ型ウエルＰＷ１）において、ｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成されるが、これは、メモリゲート電極ＭＧがイオン注入阻止マスクとして機能できるためである。ｎ−型半導体領域７ａは、メモリセル領域１Ａに形成されるメモリセルのソース領域（半導体領域ＭＳ）の一部として機能することができる。ステップＳ１９のイオン注入は、ｎ型の不純物を注入するが、そのドーズ量は、例えば５×１０１４／ｃｍ２程度とすることができる。
【０１４４】
なお、ステップＳ１９のイオン注入の際には、メモリゲートシャント領域１Ｂ、キャパシタ形成領域１Ｃ、周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１ＥはフォトレジストパターンＲＰ６で覆われているため、それらの領域の半導体基板１やゲート電極ＧＥ１，ＧＥ２、下部電極ＬＥ、上部電極ＵＥ、およびコンタクト部ＭＧａには、不純物はイオン注入されない。また、ステップＳ１９のイオン注入の際には、メモリセル領域１Ａのドレイン部もフォトレジストパターンＲＰ６で覆われているため、メモリセル領域１Ａのドレイン部の半導体基板１（ｐ型ウエルＰＷ１）には不純物はイオン注入されない。ステップＳ１９のイオン注入工程の後、フォトレジストパターンＲＰ６は除去される。
【０１４５】
フォトレジストパターンＲＰ６は、メモリセル領域１Ａのソース部を露出する必要があり、このソース部はメモリゲート電極ＭＧに隣接しているため、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の一部または全部がフォトレジストパターンＲＰ６で覆われずに露出する場合もあり得る。そのような場合には、ステップＳ１９のイオン注入で、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）に不純物（ｎ型不純物）が導入（注入）されることになる。
【０１４６】
次に、図６１〜図６４に示されるように、半導体基板１の主面上に、フォトリソグラフィ法を用いて、マスク層（マスク用のレジストパターン）としてフォトレジストパターンＲＰ７を形成する。フォトレジストパターンＲＰ７は、メモリゲートシャント領域１Ｂ全体と、キャパシタ形成領域１Ｃ全体と、周辺ｎＭＩＳ領域１Ｄ全体と、周辺ｐＭＩＳ領域１Ｅ全体とを覆い、かつ、メモリセル領域１Ａのドレイン部を露出し、メモリセル領域１Ａのソース部を覆うように、形成される。
【０１４７】
次に、フォトレジストパターンＲＰ７をマスク（イオン注入阻止マスク）として用いて、イオン注入を行う（図１０のステップＳ２０）。ステップＳ２０のイオン注入では、メモリセル領域１Ａのドレイン部の半導体基板１（ｐ型ウエルＰＷ１）にｎ型不純物がイオン注入によって導入（注入）されることにより、図６１に示されるように、ｎ−型半導体領域７ｂが形成される。この際、メモリセル領域１Ａの半導体基板１（ｐ型ウエルＰＷ１）において、ｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側壁）に自己整合して形成されるが、これは、制御ゲート電極ＣＧがイオン注入阻止マスクとして機能できるためである。ｎ−型半導体領域７ｂは、メモリセル領域１Ａに形成されるメモリセルのドレイン領域（半導体領域ＭＤ）の一部として機能することができる。ステップＳ２０のイオン注入は、ｎ型の不純物を注入するが、そのドーズ量は、例えば５×１０１４／ｃｍ２程度とすることができる。
【０１４８】
なお、ステップＳ２０のイオン注入の際には、メモリゲートシャント領域１Ｂ、キャパシタ形成領域１Ｃ、周辺ｎＭＩＳ領域１Ｄおよび周辺ｐＭＩＳ領域１ＥはフォトレジストパターンＲＰ７で覆われているため、それらの領域の半導体基板１やゲート電極ＧＥ１，ＧＥ２、下部電極ＬＥ、上部電極ＵＥ、およびコンタクト部ＭＧａには、不純物はイオン注入されない。また、ステップＳ２０のイオン注入の際には、メモリセル領域１Ａのソース部もフォトレジストパターンＲＰ７で覆われているため、メモリセル領域１Ａのソース部の半導体基板１（ｐ型ウエルＰＷ１）には不純物はイオン注入されない。ステップＳ２０のイオン注入工程の後、フォトレジストパターンＲＰ７は除去される。
【０１４９】
フォトレジストパターンＲＰ６は、メモリセル領域１Ａのドレイン部を露出する必要があり、このドレイン部は制御ゲート電極ＣＧに隣接しているため、メモリセル領域１Ａの制御ゲート電極ＣＧ（を構成するシリコン膜４）の一部または全部がフォトレジストパターンＲＰ７で覆われずに露出する場合もあり得る。しかしながら、そのような場合でも、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）がフォトレジストパターンＲＰ６で覆われた状態とする（すなわちフォトレジストパターンＲＰ６の開口部端部がメモリゲート電極ＭＧの直上ではなく制御ゲート電極ＣＧの直上に位置するようにする）ことが好ましい。そうすることで、ステップＳ１９イオン注入で、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）に不純物（ｎ型不純物）が導入（注入）されることを防止することができる。
【０１５０】
また、ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとを異なるイオン注入工程（ステップＳ１９のイオン注入工程およびステップＳ２０のイオン注入工程）で形成する場合について説明したが、他の形態として、ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとを、同じイオン注入工程で形成することもできる。ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとを、同じイオン注入工程で形成する場合には、フォトレジストパターンＲＰ６がメモリセル領域１Ａにおいてソース部だけでなくドレイン部も露出する（より具体的にはメモリセル領域１Ａ全体を露出する）ようにし、ステップＳ１９のイオン注入で、ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとを形成すればよい。この場合、フォトレジストパターンＲＰ７の形成工程とステップＳ２０のイオン注入工程とを省略できるため、製造工程数を低減できるという効果を得ることができる。
【０１５１】
一方、上述した工程のようにｎ−型半導体領域７ａとｎ−型半導体領域７ｂとを異なるイオン注入工程（ステップＳ１９のイオン注入工程およびステップＳ２０のイオン注入工程）で形成した場合には、ｎ−型半導体領域７ａを形成するためのイオン注入（ステップＳ１９のイオン注入）の条件と、ｎ−型半導体領域７ｂを形成するためのイオン注入（ステップＳ２０のイオン注入）の条件とを、異ならせることができる。このため、ｎ−型半導体領域７ａに相応しいイオン注入条件で、ｎ−型半導体領域７ａを形成することができ、ｎ−型半導体領域７ｂに相応しいイオン注入条件で、ｎ−型半導体領域７ｂを形成することができる。例えば、パンチスルーストッパ（ｐ型ハロー領域）を設けることが望ましいドレイン部のｎ−型半導体領域７ｂを形成する際のイオン注入（ステップＳ２０のイオン注入）では、ｎ型不純物とともにｐ型不純物（例えばホウ素（Ｂ））もイオン注入することができる。一方、パンチスルーストッパ（ｐ型ハロー領域）を設けなくともよいソース部のｎ−型半導体領域７ａを形成する際のイオン注入（ステップＳ２０のイオン注入）では、ｎ型不純物のみ（ｐ型不純物はイオン注入しない）をイオン注入することができる。また、ドレイン部のｎ−型半導体領域７ｂの深さ（接合深さ）を、ソース部のｎ−型半導体領域７ａの深さ（接合深さ）よりも深くすることができる。また、ドレイン部のｎ−型半導体領域７ｂの不純物濃度（ｎ型不純物濃度）を、ソース部のｎ−型半導体領域７ａの不純物濃度（ｎ型不純物濃度）よりも低く（小さく）することも可能となる。
【０１５２】
次に、図６５〜図６８に示されるように、半導体基板１の主面上に、フォトリソグラフィ法を用いて、マスク層（マスク用のレジストパターン）としてフォトレジストパターンＲＰ８を形成する。フォトレジストパターンＲＰ８は、メモリセル領域１Ａ全体と、メモリゲートシャント領域１Ｂ全体と、キャパシタ形成領域１Ｃ全体と、周辺ｐＭＩＳ領域１Ｅとを覆い、周辺ｎＭＩＳ領域１Ｄを露出するように、形成される。
【０１５３】
次に、フォトレジストパターンＲＰ８をマスク（イオン注入阻止マスク）として用いて、イオン注入を行う（図１０のステップＳ２１）。ステップＳ２１のイオン注入では、周辺ｎＭＩＳ領域１Ｄの半導体基板１（ｐ型ウエルＰＷ２）にｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））がイオン注入によって導入（注入）されることにより、図６８に示されるように、ｎ−型半導体領域７ｃが形成される。この際、周辺ｎＭＩＳ領域１Ｄの半導体基板１（ｐ型ウエルＰＷ２）において、ｎ−型半導体領域７ｃは、ゲート電極ＧＥ１の側壁に自己整合して形成されるが、これは、ゲート電極ＧＥ１がイオン注入阻止マスクとして機能できるためである。ｎ−型半導体領域７ｃは、周辺ｎＭＩＳ領域１Ｄに形成されるｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域の一部として機能することができる。
【０１５４】
なお、ステップＳ２１のイオン注入の際には、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂ、キャパシタ形成領域１Ｃおよび周辺ｐＭＩＳ領域１ＥはフォトレジストパターンＲＰ８で覆われているため、それらの領域の半導体基板１や制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、コンタクト部ＭＧａ、下部電極ＬＥ、上部電極ＵＥおよびゲート電極ＧＥ２には、不純物はイオン注入されない。ステップＳ２１のイオン注入工程の後、フォトレジストパターンＲＰ８は除去される。
【０１５５】
次に、図６９〜図７２に示されるように、半導体基板１の主面上に、フォトリソグラフィ法を用いて、マスク層（マスク用のレジストパターン）としてフォトレジストパターンＲＰ９を形成する。フォトレジストパターンＲＰ９は、メモリセル領域１Ａ全体と、メモリゲートシャント領域１Ｂ全体と、キャパシタ形成領域１Ｃ全体と、周辺ｎＭＩＳ領域１Ｄとを覆い、周辺ｐＭＩＳ領域１Ｅを露出するように、形成される。
【０１５６】
次に、フォトレジストパターンＲＰ９をマスク（イオン注入阻止マスク）として用いて、イオン注入を行う（図１０のステップＳ２２）。ステップＳ２２のイオン注入では、周辺ｐＭＩＳ領域１Ｅの半導体基板１（ｎ型ウエルＮＷ）にｐ型不純物（例えばホウ素（Ｂ））がイオン注入によって導入（注入）されることにより、図７２に示されるように、ｐ−型半導体領域７ｄが形成される。この際、周辺ｐＭＩＳ領域１Ｅの半導体基板１（ｎ型ウエルＮＷ）において、ｐ−型半導体領域７ｄは、ゲート電極ＧＥ２の側壁に自己整合して形成されるが、これは、ゲート電極ＧＥ２がイオン注入阻止マスクとして機能できるためである。ｐ−型半導体領域７ｄは、周辺ｐＭＩＳ領域１Ｅに形成されるｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域の一部として機能することができる。
【０１５７】
なお、ステップＳ２２のイオン注入の際には、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂ、キャパシタ形成領域１Ｃおよび周辺ｎＭＩＳ領域１ＤはフォトレジストパターンＲＰ９で覆われているため、それらの領域の半導体基板１や制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、コンタクト部ＭＧａ、下部電極ＬＥ、上部電極ＵＥおよびゲート電極ＧＥ１には、不純物はイオン注入されない。ステップＳ２２のイオン注入工程の後、フォトレジストパターンＲＰ９は除去される。
【０１５８】
次に、図７３〜図７６に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜５を介して互いに隣合う側とは反対側の側壁）上と、ゲート電極ＧＥ１，ＧＥ２の側壁上とに、例えば酸化シリコンなどの絶縁体からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷを形成する（図１０のステップＳ２３）。例えば、半導体基板１の主面全面上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜を異方性エッチング（エッチバック）することによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜５を介して互いに隣合う側とは反対側の側壁）上とゲート電極ＧＥ１，ＧＥ２の側壁上とに選択的にこの絶縁膜を残して、側壁絶縁膜ＳＷを形成することができる。図７５に示されるように、側壁絶縁膜ＳＷは、上部電極ＵＥの側壁（側面）上にも形成され得る。また、図示はしないけれども、下部電極ＬＥにおいて、上部電極ＵＥで覆われていない側壁があれば、その側壁上にも側壁絶縁膜ＳＷが形成され得る。
【０１５９】
次に、図７７〜図８０に示されるように、半導体基板１の主面上に、フォトリソグラフィ法を用いて、マスク層（マスク用のレジストパターン）としてフォトレジストパターンＲＰ１０を形成する。フォトレジストパターンＲＰ１０は、メモリゲートシャント領域１Ｂ全体と、キャパシタ形成領域１Ｃ全体と、周辺ｐＭＩＳ領域１Ｅとを覆い、メモリセル領域１Ａと周辺ｎＭＩＳ領域１Ｄとを露出するように、形成される。
【０１６０】
次に、フォトレジストパターンＲＰ１０をマスク（イオン注入阻止マスク）として用いて、イオン注入を行う（図１０のステップＳ２４）。ステップＳ２４では、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））をイオン注入する。ステップＳ２４のイオン注入におけるドーズ量は、例えば１×１０１５／ｃｍ２程度とすることができる。
【０１６１】
ステップＳ２４のイオン注入では、メモリセル領域１Ａのソース部およびドレイン部の半導体基板1（ｐ型ウエルＰＷ１）にｎ型不純物がイオン注入によって導入（注入）されることにより、高不純物濃度のｎ＋型半導体領域（不純物拡散層）８ａ，８ｂが形成される。また、ステップＳ２４のイオン注入では、周辺ｎＭＩＳ領域１Ｄの半導体基板１（ｐ型ウエルＰＷ２）にｎ型不純物がイオン注入によって導入（注入）されることにより、高不純物濃度のｎ＋型半導体領域（不純物拡散層）８ｃが形成される。なお、ｎ＋型半導体領域８ａは、メモリセル領域１Ａのソース部の半導体基板1（ｐ型ウエルＰＷ１）に形成され、ｎ＋型半導体領域８ｂは、メモリセル領域１Ａのドレイン部の半導体基板1（ｐ型ウエルＰＷ１）に形成される。この際、メモリセル領域１Ａの半導体基板１（ｐ型ウエルＰＷ１）において、ｎ＋型半導体領域８ａは、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）上の側壁絶縁膜ＳＷに自己整合して形成され、ｎ＋型半導体領域８ｂは、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側壁）上の側壁絶縁膜ＳＷに自己整合して形成される。これは、ステップＳ２４のイオン注入において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとその側壁上の側壁絶縁膜ＳＷとが、イオン注入阻止マスクとして機能できるためである。また、周辺ｎＭＩＳ領域１Ｄの半導体基板１（ｐ型ウエルＰＷ２）において、ｎ＋型半導体領域８ｃは、ゲート電極ＧＥ１の側壁上の側壁絶縁膜ＳＷに自己整合して形成されるが、これは、ゲート電極ＧＥ１とその側壁上の側壁絶縁膜ＳＷとがイオン注入阻止マスクとして機能できるためである。
【０１６２】
なお、ステップＳ２４のイオン注入の際には、メモリゲートシャント領域１Ｂ、キャパシタ形成領域１Ｃおよび周辺ｐＭＩＳ領域１ＥはフォトレジストパターンＲＰ１０で覆われているため、それらの領域の半導体基板１やゲート電極ＧＥ２、下部電極ＬＥ、上部電極ＵＥ、およびコンタクト部ＭＧａには、不純物はイオン注入されない。ステップＳ２４のイオン注入工程の後、フォトレジストパターンＲＰ１０は除去される。
【０１６３】
次に、図８１〜図８４に示されるように、半導体基板１の主面上に、フォトリソグラフィ法を用いて、マスク層（マスク用のレジストパターン）としてフォトレジストパターンＲＰ１１を形成する。フォトレジストパターンＲＰ１１は、メモリセル領域１Ａ全体と、メモリゲートシャント領域１Ｂ全体と、キャパシタ形成領域１Ｃ全体と、周辺ｎＭＩＳ領域１Ｄ全体とを覆い、周辺ｐＭＩＳ領域１Ｅを露出するように、形成される。
【０１６４】
次に、フォトレジストパターンＲＰ１１をマスク（イオン注入阻止マスク）として用いて、イオン注入を行う（図１０のステップＳ２５）。ステップＳ２５では、ｐ型不純物（例えばホウ素（Ｂ））をイオン注入する。ステップＳ２５のイオン注入では、周辺ｐＭＩＳ領域１Ｅの半導体基板１（ｎ型ウエルＮＷ）にｐ型不純物がイオン注入によって導入（注入）されることにより、高不純物濃度のｐ＋型半導体領域（不純物拡散層）８ｄが形成される。この際、周辺ｐＭＩＳ領域１Ｅの半導体基板１（ｎ型ウエルＮＷ）において、ｐ＋型半導体領域８ｄは、ゲート電極ＧＥ２の側壁上の側壁絶縁膜ＳＷに自己整合して形成されるが、これは、ゲート電極ＧＥ２とその側壁上の側壁絶縁膜ＳＷとがイオン注入阻止マスクとして機能できるためである。
【０１６５】
なお、ステップＳ２５のイオン注入の際には、メモリセル領域１Ａ、メモリゲートシャント領域１Ｂ、キャパシタ形成領域１Ｃおよび周辺ｎＭＩＳ領域１ＤはフォトレジストパターンＲＰ１１で覆われているため、それらの領域の半導体基板１や制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１、下部電極ＬＥ、上部電極ＵＥ、およびコンタクト部ＭＧａには、不純物はイオン注入されない。ステップＳ２５のイオン注入工程の後、フォトレジストパターンＲＰ１１は除去される。
【０１６６】
また、ｎ＋型半導体領域８ａとｎ＋型半導体領域８ｂとｎ＋型半導体領域８ｃとを同じイオン注入工程（ステップＳ２４のイオン注入工程）で形成する場合について説明したが、他の形態として、ｎ＋型半導体領域８ａとｎ＋型半導体領域８ｂとｎ＋型半導体領域８ｃとを異なるイオン注入工程で形成することもできる。
【０１６７】
メモリセル領域１Ａにおいて、ｎ−型半導体領域７ａとそれよりも高不純物濃度のｎ＋型半導体領域８ａとにより、メモリトランジスタのソース領域として機能する（ＬＤＤ構造の）ｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域７ｂとそれよりも高不純物濃度のｎ＋型半導体領域８ｂとにより、制御トランジスタ（選択トランジスタ）のドレイン領域として機能する（ＬＤＤ構造の）ｎ型の半導体領域ＭＤが形成される。また、周辺ｎＭＩＳ領域１Ｄにおいて、ｎ−型半導体領域７ｃとそれよりも高不純物濃度のｎ＋型半導体領域８ｃとにより、ｎチャネル型ＭＩＳＦＥＴのＬＤＤ構造のソース・ドレイン領域が形成され、周辺ｐＭＩＳ領域１Ｅにおいて、ｐ−型半導体領域７ｄとそれよりも高不純物濃度のｐ＋型半導体領域８ｄとにより、ｐチャネル型ＭＩＳＦＥＴのＬＤＤ構造のソース・ドレイン領域が形成される。
【０１６８】
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域７ａ，７ｂ，７ｃ、ｐ−型半導体領域７ｄ、ｎ＋型半導体領域８ａ，８ｂ，８ｃおよびｐ＋型半導体領域８ｄ）に導入された不純物を活性化するための熱処理である活性化アニールを行う（図１０のステップＳ２６）。
【０１６９】
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが形成され、キャパシタ形成領域１Ｃに容量素子ＣＰが形成され、周辺ｎＭＩＳ領域１Ｄにｎチャネル型ＭＩＳＦＥＴＱｎが形成され、周辺ｐＭＩＳ領域１Ｅにｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１７０】
この段階で、キャパシタ形成領域１Ｃの上部電極ＵＥ（を構成するシリコン膜６）の不純物濃度と、メモリゲートシャント領域１Ｂのコンタクト部ＭＧａ（を構成するシリコン膜６）とは、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高くなっており、この不純物濃度の大小関係は、製造された半導体装置においても維持される。
【０１７１】
次に、金属シリサイド層１１を形成するサリサイド（Salicide：Self Aligned Silicide）プロセスを行う。まず、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行う。これにより、ｎ＋型半導体領域８ａ，８ｂ，８ｃおよびｐ＋型半導体領域８ｄの上面（表面）と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面（側壁絶縁膜ＳＷで覆われていない部分）と上部電極ＵＥの上面（側壁絶縁膜ＳＷで覆われていない部分）と下部電極ＬＥの上面（容量絶縁膜ＤＥおよび上部電極ＵＥで覆われていない部分）とを清浄化（露出）させる。このときのエッチングは、自然酸化膜を除去する程度の軽いエッチングとすることができる。
【０１７２】
それから、図８５〜図８８に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１，ＧＥ２、上部電極ＵＥ、ｎ＋型半導体領域８ａ，８ｂ，８ｃおよびｐ＋型半導体領域８ｄの上面（表面）上を含む半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１，ＧＥ２、上部電極ＵＥおよび側壁絶縁膜ＳＷを覆うように、金属膜１０を形成（堆積）する。この金属膜１０は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。
【０１７３】
それから、半導体基板１に対して熱処理を施すことによって、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１，ＧＥ２、上部電極ＵＥ、ｎ＋型半導体領域８ａ，８ｂ，８ｃおよびｐ＋型半導体領域８ｄの上層部分（表層部分）を金属膜１０と反応させる。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１，ＧＥ２、上部電極ＵＥ、ｎ＋型半導体領域８ａ，８ｂ，８ｃおよびｐ＋型半導体領域８ｄの上部（上面、表面、上層部）に、シリコンと金属の反応層である金属シリサイド層１１がそれぞれ形成される。金属シリサイド層１１は、例えばコバルトシリサイド層（金属膜１０がコバルト膜の場合）またはニッケルシリサイド層（金属膜１０がニッケル膜の場合）とすることができる。その後、未反応の金属膜１０を除去する。図８９〜図９２にはこの段階の断面図が示されている。また、図９１の断面図では示されないが、下部電極ＬＥの上面のうち、上部電極ＵＥおよび容量絶縁膜ＤＥの積層パターンで覆われていない領域には、金属シリサイド層１１が形成され得る。
【０１７４】
このようにして、図８９〜図９２に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域８ａ，８ｂ，８ｃ、ｐ＋型半導体領域８ｄ、および上部電極ＵＥの上部（上面、表面、上層部）に、それぞれ金属シリサイド層（金属シリサイド膜）１１が形成される。金属シリサイド層１１を形成したことにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【０１７５】
次に、図９３〜図９６に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１，ＧＥ２、下部電極ＬＥ、上部電極ＵＥおよび側壁絶縁膜ＳＷを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）１２を形成（堆積）する。絶縁膜１２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜１２の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜１２の上面を平坦化する。
【０１７６】
次に、フォトリソグラフィ法を用いて絶縁膜１２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜１２をドライエッチングすることにより、絶縁膜１２にコンタクトホール（開口部、貫通孔）ＣＮＴを形成する。
【０１７７】
次に、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１７８】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜１２上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、絶縁膜１２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図９３〜図９６では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０１７９】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域８ａ，８ｂ，８ｃ、ｐ＋型半導体領域８ｄ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、下部電極ＬＥおよび上部電極ＵＥの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部が露出される。例えば、ｎ＋型半導体領域８ａ，８ｂ，８ｃやｐ＋型半導体領域８ｄ（の表面上の金属シリサイド層１１）の一部、制御ゲート電極ＣＧやメモリゲート電極ＭＧ（の表面上の金属シリサイド層１１）の一部、ゲート電極ＧＥ１，ＧＥ２（の表面上の金属シリサイド層１１）の一部、下部電極ＬＥや上部電極ＵＥ（の表面上の金属シリサイド層１１）の一部などが露出される。
【０１８０】
なお、図９３においては、ｎ＋型半導体領域８ｂ（の表面上の金属シリサイド層１１）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。また、図９４においては、メモリゲート電極ＭＧのコンタクト部ＭＧａ（の表面上の金属シリサイド層１１）が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴ１を埋めるプラグＰＧと電気的に接続された断面が示されている。また、図９５においては、上部電極ＵＥ（の表面上の金属シリサイド層１１）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。また、図９６においては、ｎ＋型半導体領域８ｃ（の表面上の金属シリサイド層１１）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続され、また、ｐ＋型半導体領域８ｄ（の表面上の金属シリサイド層１１）の一部が、コンタクトホールＣＮＴの底部で露出して、そのコンタクトホールＣＮＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１８１】
次に、上記図１〜図３および図９７に示されるように、プラグＰＧが埋め込まれた絶縁膜１２上に配線（配線層）Ｍ１を形成する。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
【０１８２】
まず、プラグＰＧが埋め込まれた絶縁膜１２上に絶縁膜（層間絶縁膜）１４を形成してから、この絶縁膜１４に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝（絶縁膜１４において配線Ｍ１が埋め込まれる溝）を形成する。それから、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜１４上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成し、続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。配線Ｍ１は、絶縁膜１４の配線溝に埋め込まれた状態となっている。なお、図面の簡略化のために、上記図１〜図３および図９７では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
【０１８３】
配線Ｍ１は、プラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ（のコンタクト部ＭＧａ）、上部電極ＵＥ、下部電極ＬＥ、ゲート電極ＧＥ１，ＧＥ２、ｎチャネル型ＭＩＳＦＥＴＱｎやｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域などと電気的に接続される。
【０１８４】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１８５】
次に、本実施の形態の主要な特徴と効果について、より詳細に説明する。
【０１８６】
本実施の形態では、同じ半導体基板１に不揮発性メモリ（のメモリセルＭＣ）と容量素子ＣＰとが形成（混載）されている。この容量素子ＣＰの下部電極ＬＥは、制御ゲート電極ＣＧと同層のシリコン膜４により形成され、容量素子ＣＰの容量絶縁膜ＤＥは、メモリトランジスタのメモリゲート絶縁膜（メモリセル領域１Ａの絶縁膜５）と同層の絶縁膜５により形成され、容量素子ＣＰの上部電極ＵＥは、メモリゲート電極ＭＧと同層のシリコン膜６により形成されている。これにより、不揮発性メモリ（のメモリセルＭＣ）と容量素子ＣＰとが混載された半導体装置を、容易かつ的確に製造することができ、製造工程の簡略化や製造工程数の低減を図ることができる。
【０１８７】
このように、本実施の形態では、メモリゲート電極ＭＧとコンタクト部ＭＧａと上部電極ＵＥとは、同層のシリコン膜６により形成されているが、不純物濃度は同じではない。具体的には、キャパシタ形成領域１Ｃの上部電極ＵＥ（を構成するシリコン膜６）の不純物濃度が、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高くなっている。また、コンタクト部ＭＧａ（を構成するシリコン膜６）の不純物濃度が、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高くなっている。これを別の表現で言うと、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度は、キャパシタ形成領域１Ｃの上部電極ＵＥ（を構成するシリコン膜６）の不純物濃度よりも低くなっており、また、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度は、コンタクト部ＭＧａ（を構成するシリコン膜６）の不純物濃度よりも低くなっている。このような不純物濃度の差を反映して、キャパシタ形成領域１Ｃの上部電極ＵＥ（を構成するシリコン膜６）の抵抗率は、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の抵抗率よりも低くなっており、また、コンタクト部ＭＧａ（を構成するシリコン膜６）の抵抗率は、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の抵抗率よりも低くなっている。
【０１８８】
つまり、メモリゲート電極ＭＧを構成するシリコン膜６は、低不純物濃度またはノンドープのシリコン膜とすることが好ましく、上部電極ＵＥを構成するシリコン膜６とコンタクト部ＭＧａを構成するシリコン膜６とは、高不純物濃度のシリコン膜とすることが好ましいのである。
【０１８９】
このようにする理由について以下に説明する。
【０１９０】
メモリセル領域１Ａにおいては、メモリ素子の特性の観点から、メモリゲート電極ＭＧを構成するシリコン膜６の不純物濃度は、低くすることが望ましい。これは、メモリゲート電極ＭＧの不純物濃度が少ない方が、絶縁膜５に隣接するメモリゲート電極ＭＧの空乏化により、電荷保持時の絶縁膜５近傍のメモリゲート電極ＭＧにおける電界が緩和され、それによって、電荷蓄積層（窒化シリコン膜５ｂに対応）からメモリゲート電極ＭＧに電荷が移動しにくくなり、データが反転する現象を抑制できるため、データ保持（データリテンション）特性の面で有利だからである。
【０１９１】
このため、メモリセルＭＣのメモリゲート電極ＭＧを構成するシリコン膜６を、ノンドープまたは低不純物濃度のシリコン膜とすることで、不揮発性メモリのデータ保持特性を向上することができる。
【０１９２】
一方、キャパシタ形成領域１Ｃにおいては、容量素子の電極は低抵抗であることが好ましいため、容量素子ＣＰの上部電極ＵＥを構成するシリコン膜６は、不純物濃度を高くして低抵抗率にすることが望ましい。また、容量素子ＣＰの上部電極ＵＥが低不純物濃度またはノンドープであると、上部電極ＵＥの容量絶縁膜ＤＥに隣接する領域が空乏化してしまい、この空乏化により容量素子ＣＰの容量が低下する（容量値の電圧依存性が大きくなる）虞があるため、この観点でも、容量素子ＣＰの上部電極ＵＥを構成するシリコン膜６は、不純物濃度を高くすることが望ましい。
【０１９３】
このため、容量素子ＣＰの上部電極ＵＥを構成するシリコン膜６を、高不純物濃度のシリコン膜とすることで、容量値が不安定になるのを抑制または防止でき、容量素子ＣＰのＣ−Ｖ特性をフラットにする（容量値の電圧依存性を小さくする）ことができ、また、上部電極ＵＥを低抵抗にすることができる。このため、容量素子ＣＰの特性を向上させることができ、容量素子ＣＰを有する半導体装置の性能を向上させることができる。
【０１９４】
つまり、上部電極ＵＥの不純物濃度は高くし、メモリセルＭＣを構成するメモリゲート電極ＭＧの不純物濃度は低くすることが、不揮発性メモリ（のメモリセルＭＣ）と容量素子ＣＰとが混載された半導体装置の総合的な性能を向上させる上で、重要である。本実施の形態とは異なり、上部電極ＵＥの不純物濃度とメモリゲート電極ＭＧの不純物濃度が同じ場合には、両者を低不純物濃度とすると、容量素子ＣＰの特性が低下し、一方、両者を高不純物濃度とすると、不揮発性メモリのデータ保持特性を向上させることが難しくなるため、不揮発性メモリと容量素子ＣＰとが混載された半導体装置の性能向上には限界がある。
【０１９５】
それに対して、本実施の形態では、キャパシタ形成領域１Ｃの上部電極ＵＥ（を構成するシリコン膜６）の不純物濃度が、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高いことにより、不揮発性メモリのデータ保持特性の向上と、容量素子ＣＰの特性向上とを両立させることができる。このため、不揮発性メモリと容量素子とを有する半導体装置の性能（特性）を向上させることができる。つまり、キャパシタ形成領域１Ｃの上部電極ＵＥの不純物濃度とメモリセル領域１Ａのメモリゲート電極ＭＧの不純物濃度とが同じ場合に比べて、前者が後者よりも大きな（換言すれば後者が前者よりも小さな）本実施の形態では、メモリセル領域１Ａのメモリゲート電極ＭＧの不純物濃度が低いことで不揮発性メモリのデータ保持特性を向上でき、上部電極ＵＥの不純物濃度が高いことで容量素子ＣＰの特性向上を図ることができる。
【０１９６】
また、不揮発性メモリのデータ保持特性を向上させる観点からは、メモリゲート電極ＭＧ（を構成するシリコン膜６）をノンドープまたは低不純物濃度にすることが望ましいが、メモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度が１×１０１９／ｃｍ３以下であれば、より好ましく、これにより、不揮発性メモリのデータ保持特性をより的確に向上させることができる。
【０１９７】
また、容量素子ＣＰの特性（Ｃ−Ｖ特性）向上や上部電極ＵＥの低抵抗化の観点からは、上部電極ＵＥ（を構成するシリコン膜６）を高不純物濃度にすることが望ましいが、上部電極ＵＥ（を構成するシリコン膜６）の不純物濃度が１×１０２０／ｃｍ３以上であれば、より好ましく、これにより、容量素子ＣＰの特性（Ｃ−Ｖ特性）をより的確に向上でき、また、上部電極ＵＥをより的確に低抵抗化することができる。
【０１９８】
また、メモリゲート電極ＭＧは、メモリセルアレイ（アレイ状に配列した複数のメモリセルＭＣ）を形成する際に、長い配線（複数のメモリセルのメモリゲート電極同士を接続する配線）を兼ねるため、メモリゲート電極ＭＧの上部に金属シリサイド層１１を形成することが好ましい。これにより、不揮発性メモリのデータ保持特性を向上させるためにメモリゲート電極ＭＧ（を構成するシリコン膜６）を低不純物濃度またはノンドープにした場合（この場合メモリゲート電極ＭＧを構成するシリコン膜６の抵抗率が高くなる）にも、メモリゲート電極ＭＧ上の金属シリサイド層１１が配線として機能できるため、メモリゲート電極ＭＧの抵抗を低減して、不揮発性メモリの動作速度を向上させることができる。
【０１９９】
しかしながら、上記図７４からも分かるように、コンタクト部ＭＧａには段差があるため、コンタクト部ＭＧａの段差の側壁（側面）２１上に側壁絶縁膜ＳＷ（この側壁絶縁膜ＳＷを側壁絶縁膜ＳＷａと称する）が形成される。このため、上記図８６や上記図９０からも分かるように、メモリゲート電極ＭＧの上部に金属シリサイド層１１をサリサイド技術で形成したとしても、コンタクト部ＭＧａ上に形成された金属シリサイド層１１は、側壁絶縁膜ＳＷａで分断され、コンタクト部ＭＧａの段差の側壁２１上と側壁絶縁膜ＳＷａの下部とには金属層１１は形成されない。このため、メモリゲート電極ＭＧ（を構成するシリコン膜６）を低不純物濃度またはノンドープのシリコン膜としたときに、コンタクト部ＭＧａ（を構成するシリコン膜６）もメモリゲート電極ＭＧと同じ不純物濃度にした場合には、サリサイド技術で金属シリサイド層１１を形成したとしても、金属シリサイド層１１が形成されずに低抵抗化の効果を得にくい高抵抗領域がコンタクト部ＭＧａに発生してしまう。コンタクト部ＭＧａにおいて、この高抵抗領域は、絶縁膜５を介して制御ゲート電極ＣＧに隣接する領域に発生し得る。コンタクト部ＭＧａ以外の領域のメモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜５を介してサイドウォールスペーサ状に形成されているが、このサイドウォールスペーサ状のメモリゲート電極ＭＧは、コンタクト部ＭＧａのこの高抵抗領域に一体的に連結されるため、コンタクト部ＭＧａに高抵抗領域が存在すると、メモリゲート電極ＭＧの抵抗を高めてしまう。これは、不揮発性メモリを有する半導体装置の性能（例えば不揮発性メモリの動作速度）を低下させる可能性がある。
【０２００】
それに対して、本実施の形態では、コンタクト部ＭＧａ（を構成するシリコン膜６）の不純物濃度が、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高くなっている。この不純物濃度の差を反映して、コンタクト部ＭＧａ（を構成するシリコン膜６）の抵抗率は、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の抵抗率よりも低くなっている。すなわち、不揮発性メモリのデータ保持特性を向上させるためにメモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度を低くしたとしても、コンタクト部ＭＧａ（を構成するシリコン膜６）の不純物濃度を高くして、コンタクト部ＭＧａの低抵抗率化を図ることができる。このため、本実施の形態では、たとえコンタクト部ＭＧａの段差の側壁２１上と側壁絶縁膜ＳＷａの下部とに金属シリサイド層１１が形成されなくとも、コンタクト部ＭＧａ（を構成するシリコン膜６）自体を低抵抗率とすることができるため、コンタクト部ＭＧａに高抵抗領域が発生するのを抑制または防止することができる。従って、メモリゲート電極ＭＧに高抵抗部分が生じるのを抑制または防止でき、不揮発性メモリの動作速度を向上して不揮発性メモリを有する半導体装置の性能を向上させることができる。
【０２０１】
コンタクト部ＭＧａに高抵抗領域が発生するのを抑制または防止する観点からは、コンタクト部ＭＧａ（を構成するシリコン膜６）を高不純物濃度にすることが望ましいが、コンタクト部ＭＧａ（を構成するシリコン膜６）の不純物濃度が１×１０２０／ｃｍ３以上であれば、より好ましく、これにより、コンタクト部ＭＧａに高抵抗領域が発生するのをより的確に抑制または防止することができる。
【０２０２】
また、上部電極ＵＥの上部にサリサイド技術を用いて金属シリサイド層１１を形成することで、上部電極ＵＥの抵抗を低下させることができるため、容量素子ＣＰを有する半導体装置の性能（特性）を向上させることができる。しかしながら、上記図７５からも分かるように、上部電極ＵＥが下部電極ＬＥ上に乗り上げた構造を有しているため、下地の下部電極ＬＥを反映して上部電極ＵＥには段差があり、上部電極ＵＥの段差の側壁（側面）２２上に側壁絶縁膜ＳＷ（この側壁絶縁膜ＳＷを側壁絶縁膜ＳＷｂと称する）が形成される。このため、上記図８７や図９１からも分かるように、上部電極ＵＥの上部に金属シリサイド層１１をサリサイド技術で形成したとしても、上部電極ＵＥ上に形成された金属シリサイド層１１は、側壁絶縁膜ＳＷｂで分断され、上部電極ＵＥの段差の側壁２２上と側壁絶縁膜ＳＷｂの下部とには金属シリサイド層１１は形成されない。
【０２０３】
それに対して、本実施の形態では、上部電極ＵＥ（を構成するシリコン膜６）の不純物濃度が、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高くなっている。この不純物濃度の差を反映して、上部電極ＵＥ（を構成するシリコン膜６）の抵抗率は、メモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の抵抗率よりも低くなっている。すなわち、不揮発性メモリのデータ保持特性を向上させるためにメモリセル領域１Ａのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度を低くしたとしても、上部電極ＵＥ（を構成するシリコン膜６）の不純物濃度を高くして、上部電極ＵＥの低抵抗率化を図ることができる。このため、本実施の形態では、たとえ上部電極ＵＥの段差の側壁２２上と側壁絶縁膜ＳＷｂの下部とに金属シリサイド層１１が形成されなくとも、上部電極ＵＥ（を構成するシリコン膜６）自体を低抵抗率化することができるため、上部電極ＵＥに高抵抗領域が発生するのを抑制または防止することができる。このため、不揮発性メモリとともに容量素子ＣＰを有する半導体装置の性能を向上させることができる。
【０２０４】
このように、本実施の形態では、容量素子ＣＰの上部電極ＵＥ（を構成するシリコン膜６）の不純物濃度を、メモリセルＭＣのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高くしたことにより、不揮発性メモリと容量素子ＣＰを有する半導体装置の性能を向上させることができる。また、コンタクト部ＭＧａ（を構成するシリコン膜６）の不純物濃度を、メモリセルＭＣのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高くしたことにより、不揮発性メモリを有する半導体装置の性能を向上させることができる。
【０２０５】
また、本実施の形態では、容量素子ＣＰの上部電極ＵＥ（を構成するシリコン膜６）とメモリゲートシャント領域１Ｂのコンタクト部ＭＧａ（を構成するシリコン膜６）との不純物濃度を、メモリセルＭＣのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高くするために、上記ステップＳ１４のイオン注入を用いている。すなわち、ステップＳ１４のイオン注入では、メモリセル領域１Ａのメモリゲート電極ＭＧについては、フォトレジストパターンＲＰ３で覆っておくことで不純物が注入（イオン注入）されるのを防止し、キャパシタ形成領域１Ｃの上部電極ＵＥとメモリゲートシャント領域１Ｂのコンタクト部ＭＧａとについては、フォトレジストパターンＲＰ３で覆わずにｎ型不純物を注入（イオン注入）する。これにより、容量素子ＣＰの上部電極ＵＥ（を構成するシリコン膜６）とメモリゲートシャント領域１Ｂのコンタクト部ＭＧａ（を構成するシリコン膜６）との不純物濃度を、メモリセルＭＣのメモリゲート電極ＭＧ（を構成するシリコン膜６）の不純物濃度よりも高くすることができる。
【０２０６】
このステップＳ１４のイオン注入は、周辺ｎＭＩＳ領域１Ｄのシリコン膜４に対してイオン注入を行う工程でもある。周辺ｎＭＩＳ領域１Ｄのシリコン膜４に対してイオン注入を行うのは、周辺ｎＭＩＳ領域１Ｄに形成されるｎチャネル型ＭＩＳＦＥＴＱｎ用のゲート電極ＧＥ１がｎ型のシリコン膜（ここではステップＳ１４のイオン注入によってｎ型不純物が導入されたシリコン膜４）で形成されるようにするためである。このため、周辺ｎＭＩＳ領域１Ｄのシリコン膜４にｎ型不純物をイオン注入する工程と、容量素子ＣＰの上部電極ＵＥにｎ型不純物をイオン注入する工程と、メモリゲートシャント領域１Ｂのコンタクト部ＭＧａにｎ型不純物をイオン注入する工程とを、同じイオン注入（ステップＳ１４のイオン注入）工程として行うことで、半導体装置の製造工程数を低減することができる。
【０２０７】
また、ステップＳ１４で上部電極ＵＥに不純物をイオン注入するが、このときのイオン注入エネルギーを調整することで不純物イオンの注入深さを制御し、キャパシタ形成領域１Ｃの上部電極ＵＥを構成するシリコン膜６の上層部分にｎ型不純物が注入されるが、上部電極ＵＥの下の容量絶縁膜ＤＥには、打ち込まれた不純物イオンが到達しない（すなわち容量絶縁膜ＤＥにはイオン注入されない）ようにすることが好ましい。これにより、ステップＳ１４のイオン注入で、上部電極ＵＥの下に位置する容量絶縁膜ＤＥがダメージを受けるのを防止することができる。そして、ステップＳ１４のイオン注入で上部電極ＵＥの上層部分に注入された不純物を、ステップＳ１７の熱処理で上部電極ＵＥの厚み方向全体にわたって拡散させる。これにより、上部電極ＵＥの下に位置する容量絶縁膜ＤＥがダメージを受けるのを防止しながら、上部電極ＵＥ全体に不純物を拡散させて、上部電極ＵＥ全体を低抵抗率とすることができ、上部電極ＵＥの低抵抗化を図ることができる。
【０２０８】
また、ステップＳ１４で上部電極ＵＥに不純物を注入（イオン注入）した後は、キャパシタ形成領域１Ｃ（特に上部電極ＵＥ）については、イオン注入されないようにすることが好ましい。具体的には、上記ステップＳ１６，Ｓ１９，Ｓ２０，Ｓ２１，Ｓ２２，Ｓ２４，Ｓ２５の各イオン注入の際には、キャパシタ形成領域１Ｃ（特に上部電極ＵＥ）がフォトレジストパターン（上記フォトレジストパターンＲＰ４，ＲＰ６，ＲＰ７，ＲＰ８，ＲＰ９，ＲＰ１０に対応）で覆われるようにし、それによって、キャパシタ形成領域１Ｃ（特に上部電極ＵＥ）については、イオン注入されないようにすることが好ましい。特に、ｎ＋型半導体領域８ａ，８ｂ，８ｃ形成用のイオン注入（上記ステップＳ２４のイオン注入に対応）は、ｎ型不純物をイオン注入するが、注入深さが比較的深い（ｎ−型半導体領域７ａ，７ｂ，７ｃ形成用のイオン注入よりも深い）ため、このイオン注入（上記ステップＳ２４のイオン注入に対応）の際に、上部電極ＵＥにはイオン注入されないようにすることが好ましい。これにより、これらのイオン注入工程で、上部電極ＵＥの下に位置する容量絶縁膜ＤＥがダメージを受けるのを的確に防止することができる。
【０２０９】
また、ｎ−型半導体領域７ａ形成用のイオン注入（上記ステップＳ１９のイオン注入に対応）におけるドーズ量は、ｎ−型半導体領域７ａとして相応しいドーズ量に設定し、ｎ−型半導体領域７ｂ形成用のイオン注入（上記ステップＳ２０のイオン注入に対応）におけるドーズ量は、ｎ−型半導体領域７ｂとして相応しいドーズ量に設定することが好ましい。また、ｎ＋型半導体領域８ａ，８ｂ形成用のイオン注入（上記ステップＳ２４のイオン注入に対応）におけるドーズ量は、ｎ＋型半導体領域８ａ，８ｂに相応しいドーズ量に設定することが好ましい。このため、これらソースまたはドレイン領域形成用のイオン注入（ステップＳ１９，Ｓ２０，Ｓ２４）でコンタクト部ＭＧａや上部電極ＵＥに不純物を注入（イオン注入）した場合でも、コンタクト部ＭＧａや上部電極ＵＥの低抵抗化に望まれる不純物量には不足する虞がある。それに対して、本実施の形態のように、これらソースまたはドレイン領域形成用のイオン注入（ステップＳ１９，Ｓ２０，Ｓ２４）とは別のイオン注入工程（ここではステップＳ１４）で、より高いドーズ量でコンタクト部ＭＧａや上部電極ＵＥにイオン注入を行うことで、コンタクト部ＭＧａや上部電極ＵＥの不純物濃度を、好適な値まで的確に高めることができる。
【０２１０】
また、ｎチャネル型ＭＩＳＦＥＴに相応しいｎ型シリコンのゲート電極ＧＥ１を形成するために、周辺ｎＭＩＳ領域１Ｄのシリコン膜４に対してイオン注入を行う工程は、ソースまたはドレイン領域形成用のイオン注入工程に比べて、高ドーズ量で行われる。このため、この高ドーズ量で行われるべき周辺ｎＭＩＳ領域１Ｄのシリコン膜４に対してイオン注入を行う工程（ここではステップＳ１４のイオン注入工程）で、コンタクト部ＭＧａや上部電極ＵＥにもイオン注入を行うことで、各領域に相応しい不純物濃度でソース・ドレイン領域やゲート電極を形成しながら、コンタクト部ＭＧａや上部電極ＵＥを的確に高不純物濃度とすることができる。
【０２１１】
また、上述のように、ステップＳ１４のイオン注入は、ソースまたはドレイン領域形成用のイオン注入（ステップＳ１９，Ｓ２０，Ｓ２４）よりも、ドーズ量が大きい。すなわち、ステップＳ１４のイオン注入におけるドーズ量は、ｎ−型半導体領域７ａ形成用のイオン注入（上記ステップＳ１９のイオン注入に対応）におけるドーズ量と、ｎ−型半導体領域７ｂ形成用のイオン注入（上記ステップＳ２０のイオン注入に対応）におけるドーズ量と、ｎ＋型半導体領域８ａ，８ｂ形成用のイオン注入（上記ステップＳ２４のイオン注入に対応）におけるドーズ量とのそれぞれよりも大きい。このとき、ステップＳ１４のイオン注入におけるドーズ量が、ｎ−型半導体領域７ａ形成用のイオン注入（上記ステップＳ１９のイオン注入に対応）におけるドーズ量と、ｎ−型半導体領域７ｂ形成用のイオン注入（上記ステップＳ２０のイオン注入に対応）におけるドーズ量と、ｎ＋型半導体領域８ａ，８ｂ形成用のイオン注入（上記ステップＳ２４のイオン注入に対応）におけるドーズ量との合計よりも大きければ、より好ましい。このようにすることで、たとえｎ−型半導体領域７ａ形成用のイオン注入（ステップＳ１９のイオン注入）やｎ−型半導体領域７ｂ形成用のイオン注入（ステップＳ２０のイオン注入）やｎ＋型半導体領域８ａ，８ｂ形成用のイオン注入（ステップＳ２４のイオン注入）でメモリゲート電極ＭＧに不純物が注入されたとしても、メモリゲート電極ＭＧを、上部電極ＵＥおよびコンタクト部ＭＧａよりも、低不純物濃度とすることができる。
【０２１２】
また、不揮発性メモリのデータ保持特性を高める効果は、製造された半導体装置において、メモリゲート電極ＭＧがノンドープのシリコン膜となっている場合が最も大きく、不純物が導入されている場合でも、不純物濃度が低い方がより効果が大きい。このため、ステップＳ９でシリコン膜６を形成する際に、ノンドープのシリコン膜としてシリコン膜６を形成すれば、製造された半導体装置におけるメモリゲート電極ＭＧの不純物濃度を低くしやすいため、より好ましい。その後の工程では、メモリゲート電極ＭＧ（を構成するシリコン膜６）にはできるだけ不純物が導入されないようにすれば、製造された半導体装置におけるメモリゲート電極ＭＧの不純物濃度を低くできるため、不揮発性メモリのデータ保持特性を高める上では有利である。ステップＳ９でシリコン膜６をノンドープのシリコン膜として形成し、その後の各工程で、メモリゲート電極ＭＧ（を構成するシリコン膜６）に不純物が導入（イオン注入）されないようにすれば、製造された半導体装置のメモリゲート電極ＭＧをノンドープとすることができる。しかしながら、ｎ−型半導体領域７ａ形成用のイオン注入（上記ステップＳ１９のイオン注入に対応）やｎ＋型半導体領域８ａ形成用のイオン注入（上記ステップＳ２４のイオン注入に対応）でメモリゲート電極ＭＧの一部または全部に不純物が注入（イオン注入）された場合でも、メモリゲート電極ＭＧは比較的低不純物濃度にできるため、不揮発性メモリのデータ保持特性を高める効果を得ることができる。
【０２１３】
また、ステップＳ１４でイオン注入するｎ型不純物としては、リン（Ｐ）またはヒ素（Ａｓ）などを用いることができるが、リン（Ｐ）を用いることが、より好ましい。これは、ヒ素（Ａｓ）よりもリン（Ｐ）の方が拡散しやすい（すなわちＳｉ領域中の拡散係数が大きい）ため、ステップＳ１４でリン（Ｐ）をイオン注入した方が、ステップＳ１７の熱処理でシリコン膜４，６の厚み方向全体に不純物（ここではリン）を拡散させやすいからである。
【０２１４】
また、ｎ−型半導体領域７ａ，７ｂを形成するためのイオン注入（ステップＳ１９，Ｓ２０のイオン注入に対応）で注入するｎ型不純物としては、リン（Ｐ）またはヒ素（Ａｓ）などを用いることができるが、ヒ素（Ａｓ）を用いることが、より好ましい。これは、ｎ−型半導体領域７ａは、深さ（接合深さ）が浅いため、シリコン領域中の拡散係数が小さい（リンよりも小さい）ヒ素をイオン注入した方が、浅いｎ−型半導体領域７ａ，７ｂを形成しやすいからである。
【０２１５】
また、ｎ−型半導体領域７ｂを形成するためのイオン注入（ステップＳ２０のイオン注入に対応）では、ｎ型不純物とともにｐ型不純物（例えばホウ素（Ｂ））をイオン注入することもでき、これにより、ｎ−型半導体領域７ｂを包み込むように、パンチスルーストッパ用のｐ型ハロー領域を形成することができる。
【０２１６】
また、ｎ＋型半導体領域８ａ，８ｂを形成するためのイオン注入（ステップＳ２４のイオン注入に対応）で注入するｎ型不純物としては、リン（Ｐ）またはヒ素（Ａｓ）などを用いることができるが、ヒ素（Ａｓ）とリン（Ｐ）の両方を用いることが、より好ましい。これは、ｎ＋型半導体領域８ａ，８ｂの低抵抗化とｎ+接合の低電界化を両立できるからである。
【０２１７】
図９８は、本実施の形態の変形例におけるメモリゲートシャント領域１Ｂの要部断面図であり、上記図２に対応するものである。
【０２１８】
上記図１〜図５の半導体装置では、上記図２からも分かるように、コンタクト部ＭＧａが制御ゲート電極ＣＧ上に乗り上げていた（すなわちコンタクト部ＭＧａの一部が制御ゲート電極ＣＧ上に位置していた）のに対して、図９８に示される変形例の半導体装置では、コンタクト部ＭＧａが制御ゲート電極ＣＧ上に乗り上げていない（すなわちコンタクト部ＭＧａは制御ゲート電極ＣＧ上に位置する部分を有していない）。それ以外の構造は、図９８に示される変形例の半導体装置は、上記図１〜図５の半導体装置と基本的には同じである。
【０２１９】
図９８の変形例の半導体装置のように、コンタクト部ＭＧａが制御ゲート電極ＣＧ上に乗り上げていない場合であっても、上記図１〜図５の半導体装置と同様にコンタクト部ＭＧａの不純物濃度を高めることは有効である。すなわち、コンタクト部ＭＧａが制御ゲート電極ＣＧ上に乗り上げていない場合であっても、図９８のようにコンタクト部ＭＧａの段差の側壁（側面）２１上に側壁絶縁膜ＳＷａが形成され得る。このため、メモリゲート電極ＭＧの上部に金属シリサイド層１１をサリサイド技術で形成したとしても、コンタクト部ＭＧａ上に形成された金属シリサイド層１１は、側壁絶縁膜ＳＷａで分断され、コンタクト部ＭＧａの段差の側壁２１上と側壁絶縁膜ＳＷａの下部とには金属層１は形成されない状態となり得る。このため、図９８に示されるコンタクト部ＭＧａにも、上記図２のコンタクト部ＭＧａと同様の不純物濃度を適用することで、上記図１〜図５の半導体装置と同様の効果を得ることができる。すなわち、上記図１〜図５の半導体装置と同様に図９８の変形例の半導体装置でも、たとえコンタクト部ＭＧａの段差の側壁２１上と側壁絶縁膜ＳＷａの下部とに金属シリサイド層１１が形成されなくとも、コンタクト部ＭＧａ（を構成するシリコン膜６）自体を低抵抗率とすることができるため、コンタクト部ＭＧａに高抵抗領域が発生するのを抑制または防止することができる効果を得られる。これにより、メモリゲート電極ＭＧに高抵抗部分が生じるのを抑制または防止でき、不揮発性メモリの動作速度を向上して不揮発性メモリを有する半導体装置の性能を向上させることができる。また、後述の実施の形態２においても、図９８のようなコンタクト部ＭＧａを適用することもできる。
【０２２０】
（実施の形態２）
本実施の形態においては、上記実施の形態１の不揮発性メモリの制御ゲート電極ＣＧを絶縁膜とシリコン膜４との積層膜で形成する場合について説明する。
【０２２１】
図９９〜図１０２は、本実施の形態の半導体装置の要部断面図であり、図９９には、不揮発性メモリのメモリセル領域１Ａの要部断面図が示され、図１００および図１０１には、メモリゲートシャント領域１Ｂの要部断面図が示され、図１０２には、キャパシタ形成領域１Ｃの要部断面図が示されている。
【０２２２】
図９９に示されるように、本実施の形態における不揮発性メモリのメモリセルは、制御ゲート電極ＣＧがシリコン膜４と絶縁膜３１との積層膜（積層パターン、積層構造）で構成されている。より具体的には、制御ゲート電極ＣＧが、シリコン膜４とシリコン膜４上の絶縁膜３１ａと絶縁膜３１ａ上の絶縁膜３１ｂとの積層膜（積層膜パターン）で構成されている。絶縁膜３１は、シリコン膜４上の絶縁膜３１ａと絶縁膜３１ａ上の絶縁膜３１ｂとで構成されており、絶縁膜３１ａは、絶縁膜３１ｂより薄く形成されている。絶縁膜３１ａは、好ましくは酸化シリコン膜からなり、絶縁膜３１ｂは、好ましくは窒化シリコン膜からなる。
【０２２３】
本実施の形態においては、メモリセルの制御ゲート電極ＣＧの上部に絶縁膜３１（ここでは絶縁膜３１ａ，３１ｂ）が形成されているため、メモリセルの制御ゲート電極ＣＧ上には、金属シリサイド層１１は形成されていない。すなわち、上記実施の形態１においてシリコン膜４とその上部の金属シリサイド層１１によって形成されていた制御ゲート電極ＣＧを、シリコン膜４と絶縁膜３１との積層膜によって形成された制御ゲート電極ＣＧに置き換えたものが、本実施の形態の半導体装置に相当している。
【０２２４】
本実施の形態の半導体装置のメモリセルの他の構成は、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０２２５】
図１００に示されるように、本実施の形態におけるメモリゲートシャント領域１Ｂにおいては、制御ゲート電極ＣＧがシリコン膜４と絶縁膜３１との積層膜で構成されている構成が考えられる。
【０２２６】
一方、図１０１に示されるように、メモリゲートシャント領域１Ｂにおいては、本実施の形態で形成される絶縁膜３１を除去することにより、上記実施の形態１と同じ構成（制御ゲート電極ＣＧを構成するシリコン膜４上に絶縁膜３１が無い構成）となる場合も考えられる。
【０２２７】
但し、図１０１のようにメモリゲートシャント領域１Ｂを形成した場合は、シリコン膜４（制御ゲート電極ＣＧ）上の絶縁膜３１が除去された分、メモリセル領域１Ａに形成された制御ゲート電極ＣＧ（絶縁膜３１を含む）よりも、メモリゲートシャント領域１Ｂに形成された制御ゲート電極ＣＧ（絶縁膜３１を含まず）の高さが低くなる。このため、制御ゲート電極ＣＧに乗り上げる状態でコンタクト部ＭＧａを形成しても、図１０１の場合には、絶縁膜３１が除去された分、メモリゲートシャント領域１Ｂに形成される素子の高さが低くなるので、図１００の場合に比べて、絶縁膜１２の形成膜厚を薄くすることができる。このため、コンタクトホールＣＮＴを形成する際に、形状異常を発生させることなく、所望のコンタクトホールＣＮＴを形成することができ、半導体装置の信頼性を向上させることが可能となる。ここで、図１０１の場合は、メモリゲートシャント領域１Ｂで絶縁膜３１が除去されている場合に対応し、図１００の場合は、メモリセル領域１Ａだけでなくメモリゲートシャント領域１Ｂでも制御ゲート電極ＣＧの上部に絶縁膜３１が存在する場合に対応する。
【０２２８】
図１００、図１０１どちらの場合においても、図面では、制御ゲート電極ＣＧが延在する方向に垂直な方向にコンタクト部ＭＧａが延在しているが、レイアウトによっては、制御ゲート電極ＣＧが延在する方向と同じ方向にコンタクト部ＭＧａが延在するように形成してもよい。これは、上記実施の形態１についても同様である。メモリゲートシャント領域１Ｂにおけるその他の構成は、上記実施の形態１と同様であるので、その説明を省略する。
【０２２９】
図１０２に示されるキャパシタ形成領域１Ｃに形成される容量素子ＣＰの構成は、上記実施の形態１と同じ構成となる。これは、図１０１の場合と同様に、キャパシタ形成領域１Ｃでは下部電極ＬＥの上部に形成された絶縁膜３１を除去するからである。そうすることにより、下部電極ＬＥと上部電極ＵＥとの間に形成される絶縁膜の膜厚が薄くなり、上記実施の形態１〜３と同様に、下部電極ＬＥと上部電極ＵＥとの間の絶縁膜は、絶縁膜５と同層の容量絶縁膜ＤＥのみとなるため、絶縁膜３１を形成することによる容量素子ＣＰの容量の減少を回避することが可能となり、半導体装置の性能を向上させることができる。
【０２３０】
次に、本実施の形態の半導体装置の製造工程について説明する。図１０３〜図１１４は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図１０３、図１０７および図１１１には、メモリセル領域１Ａの要部断面図が示され、図１０４、図１０８および図１１２には、メモリゲートシャント領域１Ｂの要部断面図が示され、図１０５、図１０９および図１１３には、キャパシタ形成領域１Ｃの要部断面図が示され、図１０６、図１１０および図１１４には、周辺ｎＭＩＳ領域１Ｄと周辺ｐＭＩＳ領域１Ｅの要部断面図が示されている。
【０２３１】
本実施の形態の半導体装置の製造工程は、上記実施の形態１の半導体装置の製造工程と基本的には同じであるため、以下では、主として上記実施の形態１の製造工程との相違点について説明する。
【０２３２】
上記実施の形態１と同様にして上記ステップＳ６までを行った後、本実施の形態では、上記ステップＳ６と上記ステップＳ７との間に、図１０３〜図１０６に示されるように、シリコン膜４上に絶縁膜３１を形成する工程が追加される。絶縁膜３１形成工程は、シリコン膜４上に絶縁膜３１ａを形成する工程と、絶縁膜３１ａ上に絶縁膜３１ｂを形成する工程とを有している。
【０２３３】
それから、上記ステップＳ７において、上記実施の形態１ではシリコン膜４をパターニングして制御ゲート電極ＣＧおよび下部電極ＬＥを形成したが、本実施の形態では、シリコン膜４と絶縁膜３１との積層膜をパターニングすることで、図１０７〜図１１０に示されるように、シリコン膜４と絶縁膜３１との積層膜パターンからなる制御ゲート電極ＣＧおよび下部電極ＬＥを形成する。
【０２３４】
それから、ステップＳ７とステップＳ８との間に、図１１１〜図１１４に示されるように、絶縁膜３１を除去すべき領域において、適宜絶縁膜３１の除去を行う。この際、メモリセル領域１Ａでは絶縁膜３１を除去せずに残存させ、キャパシタ形成領域１Ｃと上記周辺ｎＭＩＳ領域１Ｄと周辺ｐＭＩＳ領域１Ｅとでは絶縁膜３１を除去する。メモリゲートシャント領域１Ｂについては、絶縁膜３１を除去せずに残せば上記図１００の構造が得られ、絶縁膜３１を除去すれば上記図１０１の構造が得られる。図１１２では、絶縁膜３１を除去した場合（上記図１０１の構造が得られる場合）が示されている。
【０２３５】
以降の工程（ステップＳ８およびそれ以降の工程）は、上記実施の形態１と基本的には同様であるため、ここではその説明は省略する。
【０２３６】
本実施の形態においても、上記実施の形態１と同様の効果を得ることができる。
【０２３７】
また、それに加えて、本実施の形態では、制御ゲート電極ＣＧをシリコン膜４と絶縁膜３１（より特定的には絶縁膜３１ａ，３１ｂ）との積層膜で形成するため、シリコン膜４を上記実施の形態１よりも薄く形成した場合においても、制御ゲート電極ＣＧの側壁にサイドウォールスペーサ状に形成されるメモリゲート電極ＭＧの高さを確保することができる。
【０２３８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２３９】
本発明は、半導体装置およびその製造方法に適用して有効である。
【符号の説明】
【０２４０】
１  半導体基板
１Ａ  メモリセル領域
１Ｂ  メモリゲートシャント領域
１Ｃ  キャパシタ形成領域
１Ｄ  周辺ｎＭＩＳ領域
１Ｅ  周辺ｐＭＩＳ領域
１Ｆ  ソースダミー領域
２  素子分離領域
３  絶縁膜
４  シリコン膜
５  絶縁膜
５ａ，５ｃ  酸化シリコン膜
５ｂ  窒化シリコン膜
６  シリコン膜
７ａ，７ｂ，７ｃ  ｎ−型半導体領域
７ｄ  ｐ−型半導体領域
８ａ，８ｂ，８ｃ  ｎ＋型半導体領域
８ｄ  ｐ＋型半導体領域
１０  金属膜
１１  金属シリサイド層
１２  絶縁膜
１４  絶縁膜
２１  側壁
３１，３１ａ，３１ｂ  絶縁膜
ＣＰ  容量素子
ＣＧ  制御ゲート電極
ＣＮＴ，ＣＮＴ１  コンタクトホール
ＤＥ  容量絶縁膜
ＧＥ１，ＧＥ２  ゲート電極
ＬＥ  下部電極
Ｍ１，Ｍ１ａ，Ｍ１ｂ，Ｍ１ｃ  配線
ＭＣ  メモリセル
ＭＤ，ＭＳ  半導体領域
ＭＧ  メモリゲート電極
ＮＷ  ｎ型ウエル
ＰＧ，ＰＧ１  プラグ
ＰＷ１，ＰＷ２  ｐ型ウエル
ＳＰ１  シリコンスペーサ
ＳＷ，ＳＷａ  側壁絶縁膜
ＵＥ  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005707224.tif 000011
【図１１】
0005707224.tif 000012
【図１２】
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【図１３】
0005707224.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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