(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）の表層部に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
前記ソース領域（４）の表面から前記ベース領域（３）よりも深くまで形成され、一方向を長手方向として形成されたトレンチ（６）と、
前記トレンチ（６）の内壁面に形成されたゲート絶縁膜（７）と、
前記トレンチ（６）内において、前記ゲート絶縁膜（７）の上に形成されたゲート電極（８）と、
前記ゲート電極（８）を覆い、かつ、前記ソース領域（４）および前記ベース領域（３）のコンタクト層（５）を部分的に露出させるコンタクトホールが形成された層間絶縁膜（１０）と、
前記コンタクトホールを介して、前記ソース領域（４）および前記ベース領域（３）のコンタクト層（５）に電気的に接続されたソース電極（９）と、
前記基板（１）の裏面側に形成されたドレイン電極（１１）とを備えてなる炭化珪素半導体装置であって、
前記ゲート絶縁膜（７）は、前記トレンチ（６）内より前記ソース領域（４）の上まで形成されていると共に、前記ソース領域（４）に接して形成されており、
前記ソース領域（４）は、第１領域（４ａ）と、該第１領域（４ａ）よりも浅く、かつ、高不純物濃度とされた部分を有する第２領域（４ｂ）とを有して構成され、前記第２領域（４ｂ）のうち前記ゲート絶縁膜（７）および前記層間絶縁膜（１０）にて覆われた部分では、該第２領域（４ｂ）のうち前記ソース領域（４）の最表面における第１導電型不純物の不純物濃度が前記最表面よりも深い位置と比べて比較的低不純物濃度とされていると共に前記ソース領域（４）の最表面から前記トレンチ（６）の入口における角部において前記ゲート絶縁膜（７）に接しており、前記第２領域（４ｂ）のうち前記コンタクトホールに位置する部分では、前記比較的低不純物濃度とされた部分よりも深い位置まで前記ソース電極（９）もしくは該ソース電極（９）を構成する金属がシリサイド化した金属シリサイド膜（３０）が形成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記ソース領域（４）における前記第２領域（４ｂ）のうち、前記比較的低不純物濃度とされた部分の第１導電型不純物の不純物濃度が１．０×１０19／ｃｍ3未満とされ、前記ソース領域（４）のうち第２領域（４ｂ）のうち前記比較的低不純物濃度とされた部分よりも深い部分の第１導電型不純物の不純物濃度が１．０×１０20／ｃｍ3以上とされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ソース領域（４）における前記第２領域（４ｂ）のうち、前記比較的低不純物濃度とされた部分の第１導電型不純物の不純物濃度が１．０×１０18／ｃｍ3未満とされ、前記ソース領域（４）のうち第２領域（４ｂ）のうち前記比較的低不純物濃度とされた部分よりも深い部分の第１導電型不純物の不純物濃度が１．０×１０20／ｃｍ3以上とされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項４】
前記コンタクトホールと対応する位置において、前記ソース領域（４）および前記ベース領域（３）のコンタクト層（５）が部分的に除去された凹部（４０）が形成され、該凹部（４０）に前記ソース電極（９）が入り込むことにより、前記比較的低不純物濃度とされた部分よりも深い位置まで前記ソース電極（９）もしくは該ソース電極（９）を構成する金属がシリサイド化した金属シリサイド膜（３０）が形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）の上に第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
前記ソース領域（４）の表面から前記ベース領域（３）を貫通して前記ドリフト層（２）に達するトレンチ（６）を形成する工程と、
前記トレンチ（６）の形成後に、前記トレンチ（６）内を含むダメージ層を除去するダメージ除去工程と、
前記ダメージ除去工程後に、前記トレンチ（６）の表面および前記ソース領域（４）の上にゲート絶縁膜（７）を形成する工程と、
前記トレンチ（６）内において、前記ゲート絶縁膜（７）の上にゲート電極（８）を形成する工程と、
前記ゲート電極（８）および前記ソース領域（４）の上の前記ゲート絶縁膜（７）を覆う層間絶縁膜（１０）を形成する工程と、
前記層間絶縁膜（１０）に対して、前記ソース領域（４）および前記ベース領域（３）のコンタクト層（５）を部分的に露出させるコンタクトホールを形成する工程と、
前記層間絶縁膜（１０）の上に、前記コンタクトホールを通じて前記ソース領域（４）および前記ベース領域（３）のコンタクト層（５）に電気的に接続されるソース電極（９）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１１）を形成する工程と、を含み、
前記ソース領域（４）を形成する工程では、前記ソース領域（４）を、第１領域（４ａ）と、該第１領域（４ａ）よりも浅く、かつ、高不純物濃度とされる部分を有する第２領域（４ｂ）とを有した構成として形成し、前記第２領域（４ｂ）のうち前記ソース領域（４）の最表面における第１導電型不純物の不純物濃度が前記最表面よりも深い位置と比べて比較的低不純物濃度とされるようにし、
前記ゲート絶縁膜（７）を形成する工程では、前記ソース領域（４）の最表面から前記トレンチ（６）の入口における角部に接するように前記ゲート絶縁膜（７）を形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
前記ソース電極（９）を形成する工程では、前記第２領域（４ｂ）のうち前記コンタクトホールから露出させられた部分に残った前記比較的低不純物濃度とされた部分と前記ソース電極（９）を構成する金属とをシリサイド化反応させ、金属シリサイド膜（３０）を形成することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記コンタクトホールを形成する工程に続けて、前記層間絶縁膜（１０）をマスクとして前記コンタクトホールにて露出させられた前記ソース領域（４）および前記ベース領域（３）の前記コンタクト層（５）に凹部（４０）を形成する工程を行い、前記凹部（４０）を形成することにより、前記第２領域（４ｂ）のうち前記コンタクトホールから露出させられた部分に残った前記比較的低不純物濃度とされた部分を除去することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では電界破壊強度が強いため、大電流の制御を行うことができる。そのため、様々な分野での適用が可能であり、例えば自動車分野であればＨＶ（ハイブリットカー）、ＥＶ（電気自動車）、ＦＣ（燃料電池自動車）用のモーターの制御への活用等が期待されている。
【０００３】
ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されているが、このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であり、例えば特許文献１において、トレンチゲート構造のＳｉＣ半導体装置が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２３１５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のようなトレンチゲート構造のＭＯＳＦＥＴをＳｉＣ基板上に作成する場合には次のような問題が発生する。
【０００６】
ゲート酸化膜を形成するに際して、ＳｉＣ表面にはそれまでのプロセスによるダメージや不純物などが残留している。特に、トレンチエッチングにより形成したトレンチ側壁にはエッチング時のダメージが残留していることが懸念される。このようなダメージが残留していると、それを起点としてリークが発生することから、ダメージを除去するために、水素エッチングや犠牲酸化等を行うことが必要になる。
【０００７】
ところが、高不純物濃度領域の酸化レートが早い（増速酸化）ことから、そのダメージ除去の際に、ダメージ除去を確実に行う程度まで犠牲酸化等を行うと、トレンチの肩部（トレンチの入口側の角部）に形成される高不純物濃度のソース領域の表面濃度、つまりソース電極とのコンタクト部の濃度を高濃度に確保できず、コンタクト抵抗が増大するという問題が発生する。
【０００８】
例えば、ソース領域については、コンタクト部の濃度をより高濃度にするために、深い位置を窒素（Ｎ）のイオン注入によって形成しつつ、浅い位置にリン（Ｐ）のイオン注入を行って深い位置よりもより高濃度（１×１０20／ｃｍ3程度）となるようにしている。このような製造工程により、ソース領域のうち、浅い位置に構成されるコンタクト部が深い位置よりも高不純物濃度となるようにし、コンタクト抵抗の低減を図っている。しかし、このソース領域のうちの浅い位置が増速酸化によって酸化され、その後、犠牲酸化膜を除去する際に除去されてしまい、コンタクト部のための高不純物濃度とされた部分が消失してしまうのである。このため、ソース領域のうちソース電極とのコンタクト部が高不純物濃度とならなくなることでコンタクト抵抗が増大してしまうし、ソース領域の厚みが薄くなって電流経路の断面積が減少することでも抵抗を増大させることになる。
【０００９】
このような問題は、ソース領域を窒素とリンの２種類のイオン種で形成する場合に限らず、同じイオン種であっても、浅い領域が深い領域よりもより高不純物濃度とされるようにイオン注入されているような場合に、同様に発生する。また、トレンチゲート構造のＭＯＳＦＥＴに限らず、トレンチゲート構造のＩＧＢＴについても、同様のことが言える。また、ここでは犠牲酸化によってダメージ除去を行う場合について説明したが、犠牲酸化に限らず、水素エッチングなどでも高不純物層の増速エッチングが生じるため、同様のことが言える。
【００１０】
本発明は上記点に鑑みて、トレンチ内のダメージ除去を行う際に、ソース領域とソース電極とのコンタクト抵抗が増大することを抑制できるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、ゲート絶縁膜（７）は、トレンチ（６）内よりソース領域（４）の上まで形成されていると共に、ソース領域（４）に接して形成されており、ソース領域（４）は、第１領域（４ａ）と、該第１領域（４ａ）よりも浅く、かつ、高不純物濃度とされた部分を有する第２領域（４ｂ）とを有して構成され、第２領域（４ｂ）のうちゲート絶縁膜（７）および層間絶縁膜（１０）にて覆われた部分では、該第２領域（４ｂ）のうちソース領域（４）の最表面における第１導電型不純物の不純物濃度が最表面よりも深い位置と比べて比較的低不純物濃度とされていると共に前記ソース領域（４）の最表面から前記トレンチ（６）の入口における角部において前記ゲート絶縁膜（７）に接しており、第２領域（４ｂ）のうちコンタクトホールに位置する部分では、前記比較的低不純物濃度とされた部分よりも深い位置までソース電極（９）もしくは該ソース電極（９）を構成する金属がシリサイド化した金属シリサイド膜（３０）が形成されていることを特徴としている。
【００１２】
このように、ソース領域（４）の第２領域（４ｂ）について、最表面からある程度の深さの場所については、高不純物濃度とせず、比較的低不純物濃度となるようにしている。このため、ダメージ除去工程を行ったときに、比較的低不純物濃度とされる部分の酸化に時間が掛かるため、増速酸化される領域が少なくなるようにできる。そして、低不純物濃度の部分が残ったとしても、上記したように、比較的低不純物濃度とされた部分よりも深い位置までソース電極（９）もしくは該ソース電極（９）を構成する金属がシリサイド化した金属シリサイド膜（３０）が形成されるようにすることで、ソース領域（４）とソース電極（９）とのコンタクト抵抗の増大を抑制することが可能となる。
【００１３】
例えば、請求項２に記載したように、ソース領域（４）における第２領域（４ｂ）のうち、比較的低不純物濃度とされた部分の第１導電型不純物の不純物濃度が１．０×１０19／ｃｍ3未満とされ、ソース領域（４）における第２領域（４ｂ）のうち比較的低不純物濃度とされた部分よりも深い部分の第１導電型不純物の不純物濃度が１．０×１０20／ｃｍ3以上とされるようにすることができる。
【００１４】
さらに、請求項３に記載したように、ソース領域（４）における第２領域（４ｂ）のうち、比較的低不純物濃度とされた部分の第１導電型不純物の不純物濃度が１．０×１０18／ｃｍ3未満とされ、ソース領域（４）のうち第２領域（４ｂ）のうち比較的低不純物濃度とされた部分よりも深い部分の第１導電型不純物の不純物濃度が１．０×１０20／ｃｍ3以上とされるようにすると好ましい。                          
【００１５】
このように、第２領域（４ｂ）のうち、比較的低不純物濃度とされた部分の第１導電型不純物の不純物濃度をより低濃度とすれば、より確実にソース領域（４）の第２領域（４ｂ）のうち高不純物濃度が増速酸化されることを防止することが可能となり、さらにソース領域（４）とソース電極（９）とのコンタクト抵抗の増大を抑制することが可能となる。
【００１６】
請求項４に記載の発明では、コンタクトホールと対応する位置において、ソース領域（４）およびベース領域（３）のコンタクト層（５）が部分的に除去された凹部（４０）が形成され、該凹部（４０）にソース電極（９）が入り込むことにより、第２領域（４ｂ）のうち比較的低不純物濃度とされた部分よりも深い位置までソース電極（９）もしくは該ソース電極（９）を構成する金属がシリサイド化した金属シリサイド膜（３０）が形成されていることを特徴としている。
【００１７】
このように、凹部（４０）を形成し、凹部（４０）にソース電極（９）が入り込むようにすれば、第２領域（４ｂ）のうち比較的低不純物濃度とされた部分よりも深い位置までソース電極（９）もしくは該ソース電極（９）を構成する金属がシリサイド化した金属シリサイド膜（３０）を形成できる。これにより、より確実に請求項１に記載の効果を得ることができる。
【００１８】
請求項５に記載の発明では、ソース領域（４）を形成する工程では、第１領域（４ａ）と、該第１領域（４ａ）よりも浅く、かつ、高不純物濃度とされる部分を有する第２領域（４ｂ）とを有して構成としてソース領域（４）を形成し、第２領域（４ｂ）のうちソース領域（４）の最表面における第１導電型不純物の不純物濃度が最表面よりも深い位置と比べて比較的低不純物濃度とされるようにし、ゲート絶縁膜（７）を形成する工程では、ソース領域（４）の最表面からトレンチ（６）の入口における角部に接するようにゲート絶縁膜（７）を形成することを特徴としている。
【００１９】
このように、ソース領域（４）の第２領域（４ｂ）について、最表面からある程度の深さの場所については、高不純物濃度とせず、比較的低不純物濃度となるようにしている。このため、ダメージ除去工程を行ったときに、ソース領域（４）の領域（４ｂ）のうち比較的低不純物濃度とされる部分が若干残るようにできる。もしくは、この部分が消失して第２領域（４ｂ）のうちの高不純物濃度の部分が増速酸化されても、比較的低不純物濃度とされる部分の酸化に時間が掛かるため、増速酸化される領域が少なくなるようにできる。これにより、ソース領域（４）の第２領域（４ｂ）のうちのソース電極（９）とのコンタクト部が消失することを防止することができる。したがって、ソース領域（４）とソース電極（９）とのコンタクト抵抗の増大を抑制することが可能となる。
【００２０】
請求項６に記載の発明では、ソース電極（９）を形成する工程では、第２領域（４ｂ）のうちコンタクトホールから露出させられた部分に残った比較的低不純物濃度とされた部分とソース電極（９）を構成する金属とをシリサイド化反応させ、金属シリサイド膜（３０）を形成することを特徴としている。
【００２１】
このように、ソース電極（９）を構成する金属とＳｉＣ中のＳｉとをシリサイド化反応させれば、比較的低不純物濃度とされた領域をすべて低抵抗な金属シリサイドとすることができる。したがって、ソース領域（４）とソース電極（９）とのコンタクト抵抗が増大しないようにできる。
【００２２】
請求項７に記載の発明では、コンタクトホールを形成する工程に続けて、層間絶縁膜（１０）をマスクとしてコンタクトホールにて露出させられたソース領域（４）およびベース領域（３）のコンタクト層（５）に凹部（４０）を形成する工程を行い、凹部（４０）を形成することにより、第２領域（４ｂ）のうちコンタクトホールから露出させられた部分に残った比較的低不純物濃度とされた部分を除去することを特徴としている。
【００２３】
このように、コンタクトホールと対応する位置に凹部（４０）を形成し、ソース領域（４）の第２領域（４ｂ）の最表面での比較的低不純物濃度とされた部分が除去されるようにしている。これにより、より確実にソース領域（４）の第２領域（４ｂ）のうち高不純物濃度が増速酸化されることを防止することが可能となり、さらにソース領域（４）とソース電極（９）とのコンタクト抵抗の増大を抑制することが可能となる。
【００２４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴの断面図である。
【図２】図１に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造工程を示した断面図である。
【図３】図２に続くトレンチゲート型の縦型ＭＯＳＦＥＴの製造工程を示した断面図である。
【図４】図３に続くトレンチゲート型の縦型ＭＯＳＦＥＴの製造工程を示した断面図である。
【図５】従来と本実施形態のｎ+型ソース領域４のうちの領域４ｂの不純物濃度プロファイルである。
【図６】コンタクト部近傍の拡大図である。
【図７】本発明の第２実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴの断面図である。
【図８】図７に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造工程を示した断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２７】
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴについて説明する。
【００２８】
図１は、本実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴの断面図である。この図は、縦型ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示す縦型ＭＯＳＦＥＴと同様の構造の縦型ＭＯＳＦＥＴが複数列隣り合うように配置されている。
【００２９】
図１に示す縦型ＭＯＳＦＥＴは、半導体基板としてＳｉＣからなるｎ+型基板１を用いて形成されている。ｎ+型基板１は、窒素、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。このｎ+型基板１の表面には、窒素、リン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
【００３０】
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。
【００３１】
ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、例えば厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４を構成するｎ型不純物としては、基本的には窒素（Ｎ）が用いられているが、表層部にはリン（Ｐ）が用いられている。窒素はリンよりも質量が大きく、より深い位置まで注入し易いことから、ｎ+型ソース領域４の深い位置まで高不純物濃度とするために用いている。但し、窒素のみでは、コンタクト抵抗を一定以上に低下させることができないため、ｎ+型ソース領域４のうちの浅い位置では窒素よりもコンタクト抵抗を十分低下させることが可能なリンを用いている。例えば、ｎ+型ソース領域４のうち窒素のみが注入されている領域は、ｎ型不純物濃度が例えば１．０×１０20／ｃｍ3程度、リンが注入されている領域は、ｎ型不純物濃度が１．０×１０20／ｃｍ3以上、例えば５．０×１０20〜１．０×１０21／ｃｍ3程度とされている。以下、ｎ+型ソース領域４のうちｎ型不純物濃度が比較的低濃度とされている部分（本実施形態の場合、窒素のみが注入されている領域）を第１領域４ａといい、ｎ型不純物濃度が比較的高濃度とされている部分（本実施形態の場合、リンが注入されている領域）を第２領域４ｂという。
【００３２】
ｐ+型コンタクト層５は、ｐ型ベース領域３を部分的に高不純物濃度としたもので、ｐ型ベース領域３の一部に相当し、ｐ型ベース領域３と後述するソース電極９とのコンタクトのために用いられる。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０20／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
【００３３】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が１．４〜２．０μｍ、深さが２．０μｍ程度（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
【００３４】
さらに、トレンチ６の内壁面はゲート絶縁膜７にて覆われており、ゲート絶縁膜７の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されるゲート電極８により、トレンチ６内が埋め尽くされている。ゲート絶縁膜７は、例えば、酸化膜によって構成されており、ゲート絶縁膜７の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。
【００３５】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１の紙面左右方向において平行に並べられることで複数セルが構成されている。
【００３６】
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極８の表面には、ソース電極９やゲート配線（図示せず）が形成されている。ソース電極９およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極８）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極８）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９およびゲート配線は、層間絶縁膜１０上に形成されることで電気的に絶縁されており、層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極９はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極８と電気的に接触させられている。
【００３７】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。
【００３８】
次に、図１に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造方法について説明する。図２〜図４は、図１に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造工程を示した断面図である。以下、これらの図を参照して説明する。
【００３９】
〔図２（ａ）に示す工程〕
まず、窒素、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の表面に窒素、リン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。続いて、ｎ-型ドリフト層２の表面に、ｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるボロンもしくはアルミニウム等のｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。
【００４０】
〔図２（ｂ）に示す工程〕
ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク２０を成膜する。そして、マスク２０の上にレジスト２１を配置し、露光・現像などのフォトリソグラフィ工程を経てレジスト２１のうちｐ+型コンタクト層５の形成予定領域を開口させる。
【００４１】
〔図２（ｃ）に示す工程〕
レジスト２１を用いてマスク２０をＣＨＦ3などのＳｉＣに対する選択比の高いエッチングガスを用いてパターニングして、ｐ+型コンタクト層５の形成予定領域上においてマスク２０を開口させたのち、レジスト２１を除去する。そして、マスク２０にてｐ型ベース領域３のうちのｐ+型コンタクト層５の形成予定領域以外を覆った状態で、ｐ型不純物（例えばボロンもしくはアルミニウム等）をイオン注入する。そして、注入されたイオンを活性化することで、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０20／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５を形成する。その後、マスク２０をＨＦなどのエッチング液を用いて除去する。
【００４２】
〔図２（ｄ）に示す工程〕
ｐ型ベース領域３およびｐ+型コンタクト層５の上に、例えばＬＴＯ等で構成されるマスク２２を成膜する。そして、マスク２２の上にレジスト２３を配置し、露光・現像などのフォトリソグラフィ工程を経てレジスト２３のうちｎ+型ソース領域４の形成予定領域を開口させる。
【００４３】
〔図３（ａ）に示す工程〕
レジスト２３を用い、マスク２２をＣＨＦ3などのＳｉＣに対する選択比の高いエッチングガスを用いてパターニングし、ｎ+型ソース領域４の形成予定領域上においてマスク２２を開口させる。そして、マスク２２にてｐ型ベース領域３のうちのｎ+型ソース領域４の形成予定領域以外を覆った状態で、ｎ型不純物をイオン注入する。このとき、ｎ+型ソース領域４の深い位置から浅い位置に至るまでボックスプロファイルによってｎ型不純物として窒素をイオン注入することで、例えば１×１０20／ｃｍ3程度で第１領域４ａが形成されるようにする。次いで、ｎ+型ソース領域４の浅い位置にｎ型不純物としてリンをイオン注入する。これにより、ソース電極９とのコンタクト部となる第２領域４ｂを窒素のみが導入される第１領域４ａよりも基本的には高不純物濃度、具体的には１．０×１０20／ｃｍ3以上、例えば５．０×１０20〜１．０×１０21／ｃｍ3程度で形成されるようにする。
【００４４】
このとき、ｎ+型ソース領域４のうちの第２領域４ｂについては、最表面まで高不純物濃度とするのではなく、最表面から所定距離離れた位置から高不純物濃度となるようにする。図５（ａ）、（ｂ）に、従来と本実施形態のｎ+型ソース領域４のうちの第２領域４ｂの不純物濃度プロファイルを示し、この図を参照して従来と本実施形態のｎ+型ソース領域４のうちの第２領域４ｂの不純物濃度の違いについて説明する。なお、図５（ａ）、（ｂ）では、第２領域４ｂの不純物濃度しか示していないが、第１領域４ａについては１．０×１０20／ｃｍ3程度の濃度で窒素が注入されている。
【００４５】
図５（ａ）に示すように、従来では、ｎ+型ソース領域４の第２領域４ｂについて、最表面から僅かな深さ（０．０１μｍ程度）の場所、つまりほぼ最表面まで高不純物濃度（図中では１．０×１０21／ｃｍ3程度の不純物濃度）としている。このように、ｎ+型ソース領域４の第２領域４ｂがほぼ最表面まで高不純物濃度とされる場合、ｎ+型ソース領域４の最表面近傍において高不純物濃度とされる第２領域４ｂ中でも比較的低不純物濃度とされる部分の厚みが少なくなる。
【００４６】
犠牲酸化等のダメージ除去工程を行う場合、十分なダメージ除去が行えるように、ある程度の温度で長時間加熱することになる。このため、従来のようにｎ+型ソース領域４の第２領域４ｂがほぼ最表面まで高不純物濃度とされる場合、ダメージ除去工程の比較的早い時点から、ｎ+型ソース領域４の最表面近傍において第２領域４ｂのうち比較的低不純物濃度とされる部分が酸化されつくしてしまう。これにより、ｎ+型ソース領域４の第２領域４ｂのうち、より高不純物濃度とされた部分まで増速酸化され、増速酸化される時間が長時間に至るため、ソース電極９とのコンタクト部が消失してしまうのである。
【００４７】
一方、図５（ｂ）に示すように、本実施形態では、ｎ+型ソース領域４の第２領域４ｂについて、最表面からある程度の深さ（例えば０．０５μｍ以上）の場所については、高不純物濃度（図中では１．０×１０21／ｃｍ3程度の不純物濃度）とせず、比較的低不純物濃度となるようにしている。例えば、最表面では、第２領域４ｂの不純物濃度が１×１０19／ｃｍ3未満となるようにしている。これにより、従来と比較して、ｎ+型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分の厚みが厚くなる。
【００４８】
したがって、この後の犠牲酸化等のダメージ除去工程を行ったときに、ｎ+型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分が若干残るか、もしくは、この部分が消失して第２領域４ｂのうちの高不純物濃度の部分が増速酸化されても、比較的低不純物濃度とされる部分の酸化に時間が掛かるため、増速酸化される領域が少なくなるようにできる。これにより、ｎ+型ソース領域４の第２領域４ｂのうちのソース電極９とのコンタクト部が消失することを防止することができる。
【００４９】
〔図３（ｂ）に示す工程〕
マスク２２を除去した後、改めてｐ型ベース領域３やｎ+型ソース領域４等の上に、ＬＴＯ等で構成されるエッチングマスク２４を成膜する。 そして、マスク２４の上にレジスト２５を配置し、露光・現像などのフォトリソグラフィ工程を経てレジスト２５のうちトレンチ６の形成予定領域をＣＨＦ3などのＳｉＣに対する選択比の高いエッチングガスを用いて開口させる。
【００５０】
〔図３（ｃ）に示す工程〕
レジスト２５を除去した後、エッチングマスク２４で覆った状態で、例えばＳＦ6やＣｌ2などのエッチングガスを用いた異方性エッチングを行うことによりトレンチ６を形成する。
【００５１】
〔図３（ｄ）に示す工程〕
この後、エッチングマスク２４を除去する。例えば、エッチングマスク２４がＬＴＯ等のようなＳｉＯ2で構成されている場合には、ＨＦなどのエッチング液を用いて、エッチングマスク２４を除去することができる。
【００５２】
〔図４（ａ）に示す工程〕
犠牲酸化等によるダメージ除去を行う。例えば、１０８０℃、６０分間の熱酸化処理を行ったのち、形成された酸化膜をフッ酸などで除去するという工程を行う。これにより、トレンチ６内やｎ+型ソース領域４の最表面を含む、ＳｉＣの露出表面が犠牲酸化され、これまでのプロセス、特にトレンチ形成工程において形成されたダメージを除去することが可能となる。
【００５３】
このとき、上述したように、ｎ+型ソース領域４の第２領域４ｂについて、最表面からある程度の深さの場所については、高不純物濃度とせず、比較的低不純物濃度となるようにしている。つまり、従来と比較して、ｎ+型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分の厚みが厚くなるようにしている。このため、ダメージ除去工程を行ったときに、ｎ+型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分が若干残るか、もしくは、この部分が消失して第２領域４ｂのうちの高不純物濃度の部分が増速酸化されても、比較的低不純物濃度とされる部分の酸化に時間が掛かるため、増速酸化される領域が少なくなるようにできる。これにより、ｎ+型ソース領域４の第２領域４ｂのうちのソース電極９とのコンタクト部が消失することを防止することができる。
【００５４】
なお、ここでは犠牲酸化を例に挙げたが、水素エッチング、ＣＤＥ（Chemical Dry Etching）等によってダメージ除去を行う場合であっても、同様の効果を得ることができる。
【００５５】
〔図４（ｂ）に示す工程〕
ゲート絶縁膜７を例えばＣＶＤ法によって酸化膜を成膜することにより形成する。ゲート絶縁膜７の形成工程をゲート酸化によって行っても良いが、ＣＶＤ法などに行うことで、更にｎ+型ソース領域４の第２領域４ｂの表面が増速酸化されることを抑制することが可能となる。
【００５６】
続いて、ゲート絶縁膜７の表面にｎ型不純物（もしくはｐ型不純物）をドーピングしたポリシリコン層を例えば６００℃の温度下で１２０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、ポリシリコンを平坦化した後、露光・現像などのフォトリソグラフィ工程を経てレジストをパターニングした後ゲート電極８をＣＦ4などのエッチングガスを使ってエッチングにより形成する。さらに、ＣＶＤ法などによって酸化膜などによって構成される層間絶縁膜１０を成膜したのち、層間絶縁膜１０をパターニングしてｎ＋型ソース領域４やｐ＋型コンタクト層５に繋がるコンタクトホールを形成する。
【００５７】
〔図４（ｃ）に示す工程〕
続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極９のうちｐ型ＳｉＣとオーミック接触が図れる金属部分を形成する。さらに、ｎ+型基板１の裏面側にドレイン電極１１を形成する。そして、層間絶縁膜１０のうちゲート電極８に繋がるコンタクトホールを別断面に形成したのち、コンタクトホール内を埋め込むようにｎ型ＳｉＣとオーミック接触が図れる金属材料を成膜してからパターニングし、さらにシンター処理を行うことでソース電極９および図示しないゲート配線を形成する。これにより、図１に示したトレンチゲート構造の縦型ＭＯＳＦＥＴが完成する。
【００５８】
このように、本実施形態によれば、ｎ+型ソース領域４の第２領域４ｂについて、最表面からある程度の深さの場所については、高不純物濃度とせず、比較的低不純物濃度となるようにしている。このため、ダメージ除去工程を行ったときに、ｎ+型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分が若干残るか、もしくは、この部分が消失して第２領域４ｂのうちの高不純物濃度の部分が増速酸化されても、比較的低不純物濃度とされる部分の酸化に時間が掛かるため、増速酸化される領域が少なくなるようにできる。これにより、ｎ+型ソース領域４の第２領域４ｂのうちのソース電極９とのコンタクト部が消失することを防止することができる。したがって、ｎ+型ソース領域４とソース電極９とのコンタクト抵抗の増大を抑制することが可能となる。
【００５９】
なお、ｎ+型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされた領域がダメージ除去工程後にも残る場合、ソース電極９とのコンタクト抵抗を増大させることになり兼ねない。しかしながら、ソース電極９を形成する際のシンター処理によって、ソース電極９を構成する金属とＳｉＣ中のＳｉとがシリサイド化反応し、比較的低不純物濃度とされた領域がすべて低抵抗な金属シリサイドとなる。この場合、図６に示すコンタクト部近傍の拡大図に示されるように、ｎ+型ソース領域４の第２領域４ｂのうち層間絶縁膜１０およびゲート絶縁膜７の下方に位置する部分では、比較的低不純物濃度が残り、ソース電極９の下方では比較的低不純物濃度とされた部分の厚み以上の厚さの金属シリサイド膜３０が形成された状態となる。したがって、金属シリサイド膜３０が領域４ｂのうち比較的高不純物濃度の部分に接続されるため、ｎ+型ソース領域４とソース電極９とのコンタクト抵抗が増大することはない。
【００６０】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してコンタクト部の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６１】
図７は、本実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴの断面図である。本実施形態では、ｎ+型ソース領域４の第２領域４ｂの最表面での不純物濃度を第１実施形態よりも更に低く、例えば１×１０18／ｃｍ3未満とし、かつ、図７に示すように、ソース電極９とのコンタクト部においてｎ+型ソース領域４およびｐ+型コンタクト部５の表層部を除去した凹部４０を形成している。そして、この凹部４０内において、ｎ+型ソース領域４およびｐ+型コンタクト部５がソース電極９と電気的に接続されるようにしている。
【００６２】
このように、凹部４０を形成し、凹部４０内において、ｎ+型ソース領域４およびｐ+型コンタクト部５がソース電極９と電気的に接続されるようにすれば、ソース電極９とのコンタクト部にｎ+型ソース領域４の第２領域４ｂの最表面での比較的低不純物濃度とされた部分が残ることを確実に防止できる。これにより、ｎ+型ソース領域４の第２領域４ｂの最表面での比較的低不純物濃度の部分の濃度をより低くしても良くなるため、ダメージ除去工程の際に、更にその領域の酸化速度を遅くすることができる。したがって、より確実にｎ+型ソース領域４の第２領域４ｂのうち高不純物濃度が増速酸化されることを防止することが可能となり、さらにｎ+型ソース領域４とソース電極９とのコンタクト抵抗の増大を抑制することが可能となる。
【００６３】
次に、本実施形態のトレンチゲート型の縦型ＭＯＳＦＥＴの製造方法について説明する。なお、本実施形態のトレンチゲート型の縦型ＭＯＳＦＥＴの製造工程は、基本的には第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６４】
図８は、図７に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造工程を示した断面図であり、第１実施形態と異なる部分についてのみ図示してある。
【００６５】
まず、第１実施形態で説明した図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）および図４（ａ）、（ｂ）に示す工程まで行う。そして、図８（ａ）に示すように、層間絶縁膜１０にコンタクトホールを形成したときに、さらに層間絶縁膜１０をマスクとして用いて、コンタクトホールから露出しているｎ+型ソース領域４およびｐ+型コンタクト部５の表面まで除去する。層間絶縁膜１０およびゲート絶縁膜７の除去については、ＣＨＦ3などのエッチングガスを用いて行うが、その後、エッチングガスを切り替え、例えばＳｉＯ2に対してＳｉＣを高い選択比でエッチングできるＳＦ6、Ｃｌ2などのエッチングガスを用いて凹部４０を形成する。このときのＳｉＣの除去量については、あらかじめ算出したエッチングレートを用いて、エッチング時間によって制御しており、ダメージ除去工程を経た後に残っていると想定されるｎ+型ソース領域４の第２領域４ｂの最表面での比較的低不純物濃度とされた部分の厚み以上となるようにしている。
【００６６】
この後、図８（ｂ）に示す工程において、第１実施形態で説明した図４（ｃ）の工程を行うことにより、本実施形態に掛かるトレンチゲート構造の縦型ＭＯＳＦＥＴが完成する。
【００６７】
以上説明したように、本実施形態では、コンタクトホールと対応する位置に凹部４０を形成し、ｎ+型ソース領域４の第２領域４ｂの最表面での比較的低不純物濃度とされた部分が除去されるようにしている。これにより、より確実にｎ+型ソース領域４の第２領域４ｂのうち高不純物濃度が増速酸化されることを防止することが可能となり、さらにｎ+型ソース領域４とソース電極９とのコンタクト抵抗の増大を抑制することが可能となる。
【００６８】
なお、ここではソース電極９が凹部４０内に入り込むような構造として説明したが、勿論ソース電極９を構成する金属が凹部４０にて露出させられたｎ+型ソース領域４の表面でシリサイド化され、金属シリサイド膜３０とされていても構わない。
【００６９】
（他の実施形態）
上記各実施形態では、ｎ+型ソース領域４の第１領域４ａを窒素、第２領域４ｂをリンという２種類のイオン種で形成する場合について説明したが、これら各第１領域４ａ、４ｂを同じイオン種で形成しても良い。つまり、浅い第２領域４ｂが深い第１領域４ａよりもより高不純物濃度とされるようにイオン注入を行えば良い。
【００７０】
また、上記第１実施形態では、第２領域４ｂのうち比較的低不純物濃度の部分のｎ型不純物濃度を１．０×１０19／ｃｍ3以下とする場合について説明したが、第２実施形態で説明したような１．０×１０18／ｃｍ3以下とされていても構わない。逆に、上記第２実施形態では、第２領域４ｂのうち比較的低不純物濃度の部分のｎ型不純物濃度を１．０×１０18／ｃｍ3以下とする場合について説明したが、第１実施形態で説明したような１．０×１０19／ｃｍ3以下とされていても構わない。
【００７１】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【符号の説明】
【００７２】
１                ｎ+型基板
２                ｎ-型ドリフト層
３                ｐ型ベース領域
４                ｎ+型ソース領域
５                ｐ+型コンタクト層
６                トレンチ
７                ゲート絶縁膜
８                ゲート電極
９                ソース電極
１０              層間絶縁膜
１１              ドレイン電極
２０、２２、２４  マスク
３０              金属シリサイド膜
４０              凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005732790.tif 000007
【図７】
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【図８】
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