(57)【特許請求の範囲】
【請求項１】
ビット線と、
電圧供給層と、
前記ビット線と前記電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子と、
前記ビット線に第１電流を流し、その後、前記第１電流より小さい第２電流を前記ビット線に流し、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化を前記第２電流で制御する駆動制御回路と、を有し、
前記駆動制御回路は、
基準電圧の供給線と前記ビット線との間に接続される第１トランジスタを有し、前記第１電流を流す初期電流駆動部と、
前記基準電圧の供給線と前記ビット線との間に接続される第２トランジスタを有し、前記ビット線に対し前記初期電流駆動部と並列に接続されて前記第２電流を制御する素子電流制御部と、を含み、前記第１トランジスタの駆動能力が、前記第２トランジスタの駆動能力より大きく、
前記電圧供給層と同じ電位に前記ビット線を初期設定し、
前記初期電流駆動部および前記素子電流制御部を、前記初期設定の間は前記ビット線から切り離し、前記初期設定後に前記ビット線に接続し、
前記初期電流駆動部と前記素子電流制御部を制御し、前記ビット線に流す電流を前記第１電流から前記第２電流に切り替える
抵抗変化型メモリデバイス。
【請求項２】
ビット線と、
電圧供給層と、
前記ビット線と前記電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子と、
前記ビット線に第１電流を流し、その後、前記第１電流より小さい第２電流を前記ビット線に流し、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化を前記第２電流で制御する駆動制御回路と、を有し、
前記駆動制御回路は、
基準電圧の供給線と前記ビット線との間に接続される第１トランジスタを有し、前記第１電流を流す初期電流駆動部と、
前記基準電圧の供給線と前記ビット線との間に接続される第２トランジスタを有し、前記ビット線に対し前記初期電流駆動部と並列に接続されて前記第２電流を制御する素子電流制御部と、を含み、前記第１トランジスタは、前記第２トランジスタに入力されて素子電流を制御するときの制御パルスの波高値より大きな波高値の電圧で駆動され、
前記電圧供給層と同じ電位に前記ビット線を初期設定し、
前記初期電流駆動部および前記素子電流制御部を、前記初期設定の間は前記ビット線から切り離し、前記初期設定後に前記ビット線に接続し、
前記初期電流駆動部と前記素子電流制御部を制御し、前記ビット線に流す電流を前記第１電流から前記第２電流に切り替える
抵抗変化型メモリデバイス。
【請求項３】
前記駆動制御回路は、
前記電圧供給層と同じ電位に前記ビット線を初期設定する第３トランジスタと、
前記第３トランジスタと反転駆動されて、前記第１および第２トランジスタを、前記初期設定の間は前記ビット線から切り離し、前記初期設定後に前記ビット線に接続する第４トランジスタと、
前記第１，第２，第３および第４トランジスタの導通と非導通を制御する制御回路と、
を含む請求項１または２記載の抵抗変化型メモリデバイス。
【請求項４】
前記第１および第２トランジスタは、基準電圧の供給線と前記第４トランジスタとの間に並列に接続されたＮ型のトランジスタであり、
前記ビット線の初期設定の電圧が、前記基準電圧より高い正電圧であり、
前記第３トランジスタがＰ型のトランジスタであり、
前記第４トランジスタが、前記第３トランジスタと同一の信号で制御されるＮ型のトランジスタである
請求項３に記載の抵抗変化型メモリデバイス。
【請求項５】
前記第１および第２トランジスタは、基準電圧より高い正電圧の供給線と前記第４トランジスタとの間に並列に接続されたＰ型のトランジスタであり、
前記ビット線の初期設定の電圧が、前記基準電圧であり、
前記第３トランジスタがＮ型のトランジスタであり、
前記第４トランジスタが、前記第３トランジスタと同一の信号で制御されるＰ型のトランジスタである
請求項３に記載の抵抗変化型メモリデバイス。
【請求項６】
ビット線と、電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化に際し、
前記電圧供給層と同じ電位に前記ビット線を初期設定し、
基準電圧の供給線と前記ビット線との間に接続され、駆動能力が第２トランジスタより大きい第１トランジスタにより第１電流を流す初期電流駆動部および前記基準電圧の供給線と前記ビット線との間に接続される前記第２トランジスタにより第２電流を制御する素子電流制御部を、前記初期設定の間は前記ビット線から切り離し、前記初期設定後に前記ビット線に接続し、
前記初期電流駆動部と前記素子電流制御部を制御し、前記ビット線に第１電流を流し、  前記ビット線に流す電流を前記第１電流から前記第１電流より小さい前記第２電流に切り替え、前記第２電流を前記ビット線に流して、前記記憶素子の低抵抗化を制御する
抵抗変化型メモリデバイスの動作方法。
【請求項７】
ビット線と、電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化に際し、
前記電圧供給層と同じ電位に前記ビット線を初期設定し、
基準電圧の供給線と前記ビット線との間に接続される第１トランジスタにより第１電流を流す初期電流駆動部および前記基準電圧の供給線と前記ビット線との間に接続される第２トランジスタにより第２電流を制御する素子電流制御部を、前記初期設定の間は前記ビット線から切り離し、前記初期設定後に前記ビット線に接続し、
前記初期電流駆動部と前記素子電流制御部を制御し、前記ビット線に第１電流を流し、  前記ビット線に流す電流を前記第１電流から前記第１電流より小さい前記第２電流に切り替え、前記第２電流を前記ビット線に流して、前記記憶素子の低抵抗化を制御し、
前記第１トランジスタは、前記第２トランジスタに入力されて素子電流を制御するときの制御パルスの波高値より大きな波高値の電圧で駆動する
抵抗変化型メモリデバイスの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示技術は、印加電圧に応じて抵抗値が変化する記憶素子をビット線と、ソース線またはプレートと呼ばれる電圧供給層との間に接続させている抵抗変化型メモリデバイス、および、その動作方法に関する。
【背景技術】
【０００２】
導電性イオンを絶縁膜に注入し、または、絶縁膜から導電性イオンを引く抜くことによって抵抗値が変化する記憶素子をメモリセルごとに有する抵抗変化型メモリデバイスが知られている（例えば、非特許文献１参照）。
記憶素子は、２つの電極間に上記導電性イオンの供給層と絶縁膜で形成した積層構造を有する。メモリセルは、記憶素子とアクセストランジスタとをアクティブマトリクス駆動可能にビット線とプレート間に直列接続させて構成されている。
このようなメモリセルは、１つのトランジスタ（Ｔ）と１つの（可変）抵抗（Ｒ）を持つことから１Ｔ１Ｒ型の電流駆動方式メモリの一種である。この導電性イオンを用いたメモリは、絶縁層の酸化、還元を用いたメモリと共に、一般に、ＲｅＲＡＭと広く呼ばれている。
【０００３】
ＲｅＲＡＭでは、抵抗値の大小をデータの書き込みと消去に対応させ、ナノ秒オーダの短い持続時間のパルスで書き込みや消去の動作が可能である。そのため、ＲｅＲＡＭは、ランダムアクセスメモリ（ＲＡＭ）並みに高速動作が可能な不揮発性メモリ（ＮＶＭ）として注目を浴びている。
【０００４】
図１に、導電性イオンを用いたメモリＲｅＲＡＭの低抵抗状態におけるコンダクタンスと電流との相関図を示す。
図１の横軸は、低抵抗状態（ＬＲＳ）の抵抗値ＲＬＲＳの逆数（コンダクタンス）を表している。また、図１の縦軸は、低抵抗化動作（ここではセット動作と呼ぶ）におけるセット電流（Ｉｓｅｔ）の値を表している。
【０００５】
図１から明らかなように、記憶素子の抵抗値は、セット電流に応じてほぼリニアに変化する。このような特性は、他のＲｅＲＡＭ等の抵抗変化型のメモリでも同様に実現可能である。
【０００６】
以上より、ＲｅＲＡＭは、電流制御を精密に行うことで抵抗値分布を狭くし、あるいは多値メモリの実現が可能という利点を有する。
しかし、その一方で、電流制御の精度が低いと、所望の抵抗値が得にくく、特に過剰な電流印加によって、高抵抗化（リセット）動作がしにくくなり、あるいは、繰り返し特性が低下するという不利益も併せて有している。
【０００７】
素子電流の制御を行う方式としては、アクセストランジスタのゲート電位制御（ワード線制御）で素子電流を規制する方式と、ビット線の電流を制御する方式が知られる。
このうち、ワード線はゲートメタルで形成され、大きなゲート容量を多数、寄生容量として含むことから配線容量が大きく制御しにくいことから、高速駆動が困難である。また、高速動作させようとするとワード線の制御回路の駆動力を大きくする必要から、回路面積が増大しコスト増を招く懸念がある。
【０００８】
これに対し、ビット線は上層配線層で形成され、比較的配線容量が小さいので、制御が容易であるため、ビット線を用いた電流制御方式では高速動作が可能である。また、ビット線の電流制御は回路面積を抑制でき、この点でコスト化が可能である。よって、ビット線の電流制御方式の採用により低コストと高速性を両立することが可能である。
【０００９】
ビット線の電流制御で素子電流を規制する方式は、ビット線、ワード線以外にソース線も行方向に分離して電位駆動可能とする必要がある。その意味で当該電流制御法が適用される方式（あるいはアクセス方式）を、３線式と言う。
３線式でビット線の電流制御に関して、本願発明者は、既に幾つかの提案を行っている（例えば、特許文献１参照）。また、この電流制御方式をスピン注入方式の抵抗変化型メモリへ適用された例が、下記特許文献２に開示されている。
【００１０】
なお、下記非特許文献１は、加工容易性のため上部電極をプレート状に加工し、アクセストランジスタのドレインを記憶ノードとし、ソースをライン状に加工したビット線に接続しているアレイ構成を有する。ビット線とワード線の２線によって、１つのメモリセルが選択される方式（２線式）である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１０−１７０６１７号公報
【特許文献２】再公表特許第ＷＯ２００７／０１５３５８号公報
【非特許文献】
【００１２】
【非特許文献１】“A Novel Resistance Memory with High Scalability and Nanosecond Switching” K. Aratani, K. Ohba, T. Mizuguchi, S. Yasuda, T. Shiimoto, T. Tsushima, T. Sone, K. Endo, A. Kouchiyama, S. Sasaki, A. Maesaka, N. Yamada, and H. Narisawa , Technical Digest IEDM 2007, pp.783-786.
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上記特許文献１に記載された電流制御を行う方式では、例えば、電流制御トランジスタ（ＮＭＯＳトランジスタ）のドレインがビット線に接続され、そのゲート電圧が制御回路によって制御される。この制御では、記憶素子の低抵抗化状態への反転以後、制御回路が電流制御トランジスタを制御し、これによって、アクセストランジスタを飽和領域で動作させ、かつ素子電流が一定となるようにビット線電位が制御される。このため、記憶素子の抵抗値が変化しても、あるいは記憶素子のばらつきが存在しても、セット電流（反転以後の素子電流）が一定となり、過剰電流が流れないため素子特性の低下が有効に防止または抑止される。
【００１４】
しかしながら、上記非特許文献１のように加工性容易性を重視した２線式のメモリは、プレートの電流制御は不可能であるため、ビット線に対し上記電流制御方式の適用が必須となる。また、プレートに代えてメモリセル列ごとに分離されたソース線を有する３線式においても、何らかの理由でビット線に対して電流制御方式を適用する場合がある。
この電流制御方式によって、抵抗変化後の抵抗分布のばらつきを抑制することができる。また、この方式は、ワード線制御方式に比べて駆動能力が低くても済むため制御回路の専有面積が小さく、このため低コストという利点がある。
【００１５】
より詳細には、記憶素子の低抵抗化動作においては、プレートまたはソース線を一定の電位に固定した状態で、ビット線の電位を当該一定の電位から変化させて、記憶素子に素子電流を流すべく電圧印加を行う。
【００１６】
しかしながら、ビット線の電流は記憶素子への過剰な電流印加を防止するため規制されるため、急激なビット線電位変化ができない。そのため、ビット線の配線容量がワード線に比べて小さいことにより本来、高速にできるはずの動作速度を、十分高くできない。
【００１７】
本開示技術は、ビット線の電位を変化させて低抵抗化動作を開始し、ビット線の電流制御を行う抵抗変化型メモリデバイスと、その動作方法において、さらに高速性を向上させる技術を開示するものである。
【課題を解決するための手段】
【００１８】
本開示技術に関わる抵抗変化型メモリデバイスは、ビット線と、電圧供給層と、記憶素子と、駆動制御回路とを有する。
前記記憶素子は、前記ビット線と前記電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する。
前記駆動制御回路は、前記ビット線に第１電流を流し、その後、前記第１電流より小さい第２電流を前記ビット線に流し、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化を前記第２電流で制御する。
【００１９】
本開示技術に関わる抵抗変化型メモリデバイスの動作方法は、ビット線と、電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化に際し、前記ビット線に第１電流を流し、前記第１電流より小さい第２電流を前記ビット線に流して、前記記憶素子の低抵抗化を制御する。
【００２０】
上記構成によれば、低抵抗化動作の初期ではビット線を、より大きな第１電流で駆動する。このまま第１電流を流し続けると、上記した記憶素子への過剰な電流印加となる。このため、本技術では、ビット線に流す電流を第１電流から、より小さな第２電流に切り替える。そして、記憶素子に流れる素子電流の制御を、ビット線に流す第２電流によって行う。したがって、例えば、記憶素子にばらつきがあっても所望の電流が流れるようにビット線の電位が制御される。
【００２１】
本開示技術が非適用な場合は、電流の切り替えを行うことなくビット線の電流制御を行うため、ある程度抑制された電流値となり、ビット線の電位変化に時間がかかる。
これに対し、本技術では、動作初期に第１電流により急速なビット線電位変化を達成し、より小さい第２電流で最終的な電流制御を行う。記憶素子への電流ストレスは、例えば、第１電流と第２電流の各電流値と、それらを流す時間に依存する。しかしながら、電流制御は素子ばらつきを吸収して所望の抵抗値を得るために行うものであり、この目的は最終的な第２電流の制御で十分に達成できる。本技術では、この高い制御性は維持されることに加え、動作初期でビット線電位変化を急速に行うため、トータルな電流印加時間が短縮される。
【発明の効果】
【００２２】
本開示技術によれば、ビット線の電位を変化させて低抵抗化動作を開始し、ビット線の電流制御を行う抵抗変化型メモリデバイスと、その動作方法において、さらに高速性が向上する。
【図面の簡単な説明】
【００２３】
【図１】導電性イオンを用いたメモリＲｅＲＡＭの低抵抗状態におけるコンダクタンスと電流との相関図である。
【図２】メモリセルの等価回路図である。
【図３】隣接する２つのメモリセルのデバイス構造である。
【図４】可変抵抗素子を負荷とするアクセストランジスタの負荷曲線を示すグラフである。
【図５】カラム回路構成図である（第１の実施形態）。
【図６】カラム回路構成の動作波形図である（第１の実施形態）。
【図７】セット動作の説明図である。
【図８】メモリデバイスの回路ブロック図である。
【図９】カラム回路構成図である（第２の実施形態）。
【図１０】カラム回路構成図である（第３の実施形態）。
【図１１】カラム回路構成の動作波形図である（第３の実施形態）。
【図１２】カラム回路構成図である（第４の実施形態）。
【発明を実施するための形態】
【００２４】
本開示技術の実施形態を、導電性イオンの移動により抵抗変化するメモリデバイスを例として、図面を参照して説明する。
以下、次の順で説明を行う。
１．第１の実施の形態：低抵抗化動作において、その開始を、ビット線電位を下げて、ビット線から電流を抜いて行う例。低抵抗化動作の開始時にビット線に流す電流を、並列な２つのトランジスタで第１電流から第２電流に切り替える構成を開示する。
２．第２の実施の形態：第１と同じようにビット線電流を引き抜く場合に、１つのトランジスタで電流の切り替えを行う例。
３．第３の実施の形態：低抵抗化動作において、その開始を、ビット線電位を上げて、ビット線へ電流を供給することで行う例。
４．第４の実施の形態：アクセストランジスタをＰ型とする例。
【００２５】
＜１．第１の実施の形態＞
［メモリセル構成］
図２（Ａ）と図２（Ｂ）に、本実施形態に共通なメモリセルの等価回路図を示す。なお、図２（Ａ）は書き込み電流、図２（Ｂ）は消去電流について、その向きを示すが、メモリセル構成自体は両図で共通する。
図２（Ａ）、（Ｂ）に図解するメモリセルＭＣは、「記憶素子」としての１つの可変抵抗素子Ｒｅと、１つのアクセストランジスタＡＴとを有する。
可変抵抗素子Ｒｅの一端がプレートＰＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートがワード線ＷＬに、それぞれ接続されている。ここで、プレートＰＬは「電圧供給層」の一例である。ここでプレートＰＬは、メモリセルアレイに共通の１つの板状の導電層でもよい。あるいは、プレートＰＬは、２次元的（メモリセルアレイのセル配置における行および列方向）に配置し、メモリアレイを構成する複数のメモリセルを共通に接続する格子状の配線であってもよい。
なお、「電圧供給層」が配線の場合もあり得る。この場合の「配線」は、メモリセルアレイのセル配置における一つの行または列を構成する複数のメモリセルに共通に接続される配線をいう。
【００２６】
本実施形態では、このようにメモリセルがビット線ＢＬと、ワード線ＷＬとの２つの線に接続された２線方式でより好適である。ここでワード線ＷＬは、アクセストランジスタＡＴを制御するが、制御対象はトランジスタに限らずメモリセルを選択する手段であれば他の素子でもよい。
【００２７】
図３に、隣接する２つのメモリセルＭＣに対応する部分のデバイス構造を示す。図３は模式断面図であり、斜線を付していない。また、特に言及しない図３の空白部分は絶縁膜で充填され、あるいは他の構成部分の一部を構成する。
図３に図解されているメモリセルＭＣにおいて、そのアクセストランジスタＡＴが半導体基板１００に形成されている。
【００２８】
より詳細には、アクセストランジスタＡＴ（ＡＴ１またはＡＴ２）のソース（Ｓ）とドレイン（Ｄ）となる２つの不純物領域が半導体基板１００に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここでは、ゲート電極が行方向（図３の紙面に垂直な方向）に配線されたワード線ＷＬ１，ＷＬ２を構成し、ワード線ＷＬ１，ＷＬ２の間にドレイン（Ｄ）となる不純物領域が配置されている。また、各ワード線のドレイン（Ｄ）と反対の側にソース（Ｓ）となる不純物領域が配置されている。
ドレイン（Ｄ）はビット線コンタクトを介して、第１配線層（１Ｍ）により形成されたビット線ＢＬに接続されている。なお、図３に現れていないが、ビット線ＢＬは、実際には、列方向（図３の横方向）に長く配線される。
【００２９】
ソース（Ｓ）上に、プラグ１０５Ｐとランディングパッド１０５（配線層から形成）が繰り返し積み上げられることでプレートコンタクトが形成されている。プレートコンタクトの上に、可変抵抗素子Ｒｅが形成されている。
可変抵抗素子Ｒｅを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ４〜５層目に可変抵抗素子Ｒｅが形成されている。
【００３０】
可変抵抗素子Ｒｅは、例えば、下部電極１０１と、プレートＰＬとなる上部電極との間に、絶縁体膜１０２と導体膜１０３を持つ膜構成（積層体）になっている。
絶縁体膜１０２の材料としては、例えば、ＳｉＮ，ＳｉＯ２，Ｇｄ２Ｏ３等が挙げられる。
導体膜１０３の材料としては、例えば、Ｃｕ，Ａｇ，Ｚｒ、Ａｌから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ｚｒ，Ａｌ以外の金属元素を用いてもよい。また、Ｃｕ，Ａｇ，Ｚｒ，Ａｌの少なくとも一つと組み合わされる元素は、Ｓ，Ｓｅ，Ｔｅのうちの少なくとも一つの元素であることが望ましい。導体膜１０３は、「導電性イオンの供給層」として形成されている。
【００３１】
図３には、１つのプレートＰＬに接続された２つの可変抵抗素子Ｒｅを図示している。ここで、図示した２つの可変抵抗素子Ｒｅの記憶層（絶縁体膜１０２）、イオン供給層（導体膜１０３）、および、プレートＰＬは、それぞれが同じ層で形成されている。
なお、本実施形態においてプレートＰＬは、ビット線ＢＬより上層の導電層で形成されている。ここでは、ビット線ＢＬが第１層目の配線層（１Ｍ）で形成され、プレートＰＬが４〜５層目の配線層（導電層）で形成されている。ただし、ビット線ＢＬとプレートＰＬが利用する配線層の上限関係は逆でもよいし、それぞれが何層目であるかも任意である。
【００３２】
図４は、可変抵抗素子Ｒｅの拡大図に、電流の向きおよび印加電圧値の例を添えて示す図である。
図４は、一例として、窒化膜（ＳｉＮ膜）１０４の開口部で下部電極１０１との接触面積が規制された絶縁体膜１０２がＳｉＯ２から形成され、導体膜１０３がＣｕＴｅ合金ベースの合金化合物（Ｃｕ−Ｔｅ  ｂａｓｅｄ）から形成されている場合を示している。
【００３３】
図４（Ａ）では、絶縁体膜１０２側を負極側、導体膜１０３側を正極側とする電圧を下部電極１０１と上部電極（プレートＰＬ）とに印加する。例えば、ビット線ＢＬを０Ｖで接地し、プレートＰＬに、例えば＋３Ｖを印加する。
すると、導体膜１０３に含まれるＣｕ，Ａｇ，Ｚｒ，Ａｌが、イオン化して負極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜１０２に注入される。そのため、絶縁体膜１０２の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図４（Ａ）に示す向きの書き込み電流Ｉｗが流れる。この動作を書き込み（動作）またはセット（動作）という。
【００３４】
これとは逆に図４（Ｂ）では、絶縁体膜１０２側を正極側、導体膜１０３側を負極側とする電圧を下部電極１０１と上部電極（プレートＰＬ）とに印加する。例えば、プレートＰＬを０Ｖで接地し、ビット線ＢＬに、例えば＋１．７Ｖを印加する。
すると、絶縁体膜１０２に注入されていた導電性イオンが導体膜１０３に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去（動作）またはリセット（動作）という。リセットでは、図４（Ｂ）に示す向きの消去電流Ｉｅが流れる。
【００３５】
なお、セットは「導電性イオンを絶縁体膜に十分注入すること」を言い、リセットは「導電性イオンを絶縁体膜から十分に引き抜くこと」をいう。
これに対し、どの状態（セットまたはリセット）をデータの書き込み状態とし、消去状態とするかは、任意に定義される。
また、別の定義では、可変抵抗素子Ｒｅを高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに遷移させることをセット、その逆をリセットと呼ぶ。
【００３６】
以下の説明では、絶縁体膜１０２の絶縁性が低下して可変抵抗素子Ｒｅ全体の抵抗値が十分なレベルまで下がった場合（低抵抗状態ＬＲＳへの遷移）をデータの「書き込み（セット）」に対応させる。逆に、絶縁体膜１０２の絶縁性が本来の初期状態に戻され可変抵抗素子Ｒｅ全体の抵抗値が十分なレベルまで上がった場合（高抵抗状態ＨＲＳにへの復帰）をデータの「消去（リセット）」に対応させる。
ここで、図２に示す可変抵抗素子Ｒｅの回路シンボルの矢印は、通常、セット時（ここでは書き込み時）の電流と同じ向きとなっている。
【００３７】
上述したセットとリセットを繰り返すことにより、可変抵抗素子Ｒｅの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる２値メモリが実現される。しかも、可変抵抗素子Ｒｅは、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。
但し、２値メモリ以外の３値以上の多値メモリに本開示技術を適用しても構わない。
なお、セット時に実際には、絶縁体膜１０２中の金属イオンの量によって、絶縁体膜１０２の抵抗値が変化していることから、絶縁体膜１０２を、データが記憶され保持される「記憶層」とみなすことができる。
【００３８】
この可変抵抗素子Ｒｅを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動制御回路（周辺回路）とを有して構成される。
［カラム回路構成と動作］
次に、カラム回路構成と動作を、図５と図６を用いて説明する。
【００３９】
図５に、メモリセルアレイの列（カラム）方向の回路構成（カラム回路構成）を示す。
図５において、列方向に隣接する２つのメモリセルＭＣ１，ＭＣ２を示す。メモリセルＭＣ１，ＭＣ２の各々は、図２と同様に、プレートＰＬに接続された可変抵抗素子Ｒｅと、可変抵抗素子Ｒｅとビット線ＢＬとの間に接続されたアクセストランジスタＡＴとを有する。
メモリセルＭＣ１は、そのワード線ＷＬにワード線駆動パルス（同一符号のＷＬで示す）が印加されて選択される。一方、メモリセルＭＣ２のワード線は非選択ワード線（Ｕｎｓｅｌ  ＷＬ）であり、この場合、接地されている。
【００４０】
なお、ビット線ＢＬとプレートＰＬ間に、この他にも多数のメモリセルが接続される。図５では、他のメモリセルは図示を省略しているが、この場合、図示を省略したメモリセルは、メモリセルＭＣ２と同様に、ワード線が接地された非選択状態である。
【００４１】
同様な構成の複数のメモリカラム構成が、図５に示す構成を基本単位として行方向に繰り返し配置されて、メモリセルアレイが構成されている。
本カラム回路構成は、電圧ドライバ５１（電圧駆動部）と、ビット線の素子電流制御部５２と、初期電流駆動部５３を有するセットドライバ５（駆動制御回路）を、複数の共通線対で共有する構造を開示する。
そのために、共有された共通線対の何れか１対を選択して、駆動制御回路に接続させる構成が必要となる。
【００４２】
より詳細には、ビット線ＢＬの選択トランジスタ６１をメモリカラムごとに設けている。この選択トランジスタ６１は、同じ駆動制御回路を共有するメモリカラム数だけ設けられている。図５では、選択トランジスタ６１を４つ示している。
図５に示す選択トランジスタ６１は、ＮＭＯＳ構成であるため、そのゲートに正のカラム選択パルスＹＳＷが印加される。
一方、非選択の他の選択トランジスタ６１は、各ゲートが接地されている。
【００４３】
選択トランジスタ６１によってビット線ＢＬと接続される共通配線は「共通ビット線ＣＢＬ」と呼ばれる。
【００４４】
セットドライバ５（駆動制御回路）は、共通ビット線ＣＢＬに接続された回路または素子として、電圧ドライバ５１（電圧駆動部）と、素子電流制御部５２と、リセット部５３と、初期電流駆動部５５を有する。
なお、リセット部５３の「リセット」は、前述した消去あるいは高抵抗化動作ではなく、単に、非動作状態（いわゆるスタンバイ）の意味である。以後、「リセット」という言葉は、スタンバイの意味で用いることがある。
【００４５】
電圧ドライバ５１は、２つのＰＭＯＳトランジスタＰ１，Ｐ２と、２つのＮＭＯＳトランジスタＮ１，Ｎ２を有する。
ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ１の共通ドレインが共通ビット線ＣＢＬに接続されている。ＰＭＯＳトランジスタＰ２のソースと、正のセット電圧Ｖｓｅｔの供給線との間に、ＰＭＯＳトランジスタＰ１が接続されている。ＮＭＯＳトランジスタＮ１のソースと接地電位の供給線との間に、ＮＭＯＳトランジスタＮ２が接続されている。
【００４６】
ＮＭＯＳトランジスタＮ１のゲートにセットイネーブル信号ＳｅｔＥｎが印加され、ＰＭＯＳトランジスタＰ２のゲートにセットイネーブルの反転信号（／ＳｅｔＥｎ）が印加される。
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２の各ゲートに、セットパルスイネーブル信号ＳｅｔＰｌｓＥｎが印加される。
【００４７】
素子電流制御部５２は、共通ビット線ＣＢＬと基準電圧（例えば接地電位）の供給線との間に、２つのＮＭＯＳトランジスタＮ１，Ｎ２を介して直列接続された単一のＮＭＯＳトランジスタＮ３を有する。
ＮＭＯＳトランジスタＮ３のゲートに電流制御のためのセットゲート電圧Ｖｇｓｅｔが供給される。
【００４８】
本実施形態において特徴的な構成は、この素子電流制御部５２を構成するＮＭＯＳトランジスタＮ３と並列に、初期電流駆動部５５を構成するＮＭＯＳトランジスタＮ４を設けたことである。ＮＭＯＳトランジスタＮ４は、ビット線駆動信号ＢＬＤＲＶで駆動される。
ここで、ＮＭＯＳトランジスタＮ３が「第２トランジスタ（ＴＲ）」の例に該当し、ＮＭＯＳトランジスタＮ４が「第１トランジスタ（ＴＲ）」の例に該当する。
この２つのトランジスタを切り替えることによるビット電流の制御性の確保と高速動作への寄与については、後述の動作の中で述べる。
【００４９】
リセット部５３は、ソースがセット電圧Ｖｓｅｔの供給線に接続され、ドレインが共通ビット線ＣＢＬに接続されたＰＭＯＳトランジスタＰ５を有する。ＰＭＯＳトランジスタＰ５のゲートは、リセット信号／ＢＬＲＥＳにより制御される。
【００５０】
図６を用いて上記図５の動作を説明する前に、セット動作の基本を、図７を用いて説明する。
セット動作（低抵抗化動作）は、ビット線ＢＬとプレートＰＬに正のセット電圧Ｖｓｅｔを印加した状態から、ビット線ＢＬの電位（ＢＬ電位）を下げることで開始する。この時、ワード線ＷＬに電源電圧Ｖｄｄが印加されている。このため、図７（Ａ）に示す矢印の向きに素子電流（ここでは書き込み電流Ｉｗ）が流れる。なお、以下、書き込み電流Ｉｗを「セット（Ｓｅｔ）電流」とも言う。
【００５１】
図７（Ｂ）は、ワード線に電源電圧が印加されてチャネルが開いた状態のアクセストランジスタＡＴのドレイン電圧−ドレイン電流特性（飽和特性）に、可変抵抗素子Ｒｅによる負荷直線を重ねた図である。
図７（Ａ）に示すように、可変抵抗素子ＲｅとアクセストランジスタＡＴの間のノードを記憶ノードＳＮとする。図７（Ｂ）の横軸は、接地状態のビット線電位を基準とするＳＮ電圧（アクセストランジスタＡＴのドレイン電圧）を表す。また、図７（Ｂ）の縦軸は、Ｓｅｔ電流（アクセストランジスタＡＴのドレイン電流）を表す。
【００５２】
セット動作の前では、ワード線ＷＬの印加電圧は、例えば電源電圧Ｖｄｄであるため、記憶ノードＳＮとビット線ＢＬは短絡され、ＳＮ電位とビット線ＢＬの電位（以下、ＢＬ電位）とはほぼ同電位になっている。また、このときビット線ＢＬがセット電圧Ｖｓｅｔで保持されているため、可変抵抗素子Ｒｅに非常に小さい電圧しか印加されず、可変抵抗素子Ｒｅは、ほぼストレスフリーの状態である。また、アクセストランジスタＡＴは、そのソースとドレイン間の電圧も非常に小さく、非飽和領域で動作するか、電流を流していない。
【００５３】
この状態でセット動作が開始され、ビット線ＢＬの電位が基準電位、例えばＧＮＤに落とされる。セット開始時は、可変抵抗素子Ｒｅが高抵抗状態ＨＲＳであるため、負荷直線の傾きが小さい。このセット動作の開始からしばらくの間は、動作点の電圧（第１の記憶ノード電圧Ｖｓｎ１）は非常に小さい。したがって、可変抵抗素子Ｒｅは、（Ｖｓｅｔ−Ｖｓｎ１）の大きな電圧が印加されて電圧ストレスに晒される。ここでＢＬ電位は（Ｖｓｅｔ−Ｉｓｅｔ×Ｒｃｅｌｌ）であり、セル抵抗Ｒｃｅｌｌが非常に大きいため、ＢＬ電位は基準電圧Ｖｓｓ（ここではＧＮＤ＝０Ｖ）に近い値をとる。よって、可変抵抗素子Ｒｅの印加電圧は、セット電圧Ｖｓｅｔに近い大きな電圧である。
【００５４】
この大きなストレスがある程度の時間かかると、可変抵抗素子Ｒｅが高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに遷移する（ＬＲＳ反転）。ＬＲＳ反転が起こると、負荷直線の傾きが急激に大きくなり、動作点が飽和領域に入る。動作点の電圧は、小さい第１の記憶ノード電圧Ｖｓｎ１から、第２の記憶ノード電圧Ｖｓｎ２に遷移する。ＬＲＳ反転後は、ＳＮ電位が、Ｓｅｔ電流Ｉｓｅｔ（反転後の素子電流）とＬＲＳ時の素子抵抗値（ＲＬＲＳ）の積で決まる電圧Ｖｓｎ２＝（Ｉｓｅｔ×ＲＬＲＳ）となり、電圧（Ｖｓｅｔ−Ｖｓｎ２）が可変抵抗素子Ｒｅに印加された状態となる。
【００５５】
ビット線の電流駆動方式では、図７（Ａ）に示すように、セットゲート電圧Ｖｇｓｅｔが印加されたＮＭＯＳトランジスタＮ３（素子電流制御部５２）が、実効的に、ビット線ＢＬと接地電位との間に介在する（図５参照）。
【００５６】
いま仮に、このＮＭＯＳトランジスタＮ３がない場合を想定すると、ビット線ＢＬは接地電位に、直接接続されて電位固定された状態となる。この場合に、記憶素子（可変抵抗素子Ｒｅ）の特性ばらつきがあると、動作点も変動し、その結果、Ｓｅｔ電流値もばらついてしまう。
これに対し、ビット線の電流駆動方式では、ＮＭＯＳトランジスタＮ３が、ビット線に流す電流（つまり、書き込み電流ＩｗまたはＳｅｔ電流）を一定とするように、そのドレイン電位（ビット線電位）を変動させる。このため、素子特性のばらつきがあっても、飽和領域でＳｅｔ電流が一定となる。
ＬＲＳ反転後は、ビット線ＢＬの電位を元のセット電圧Ｖｓｅｔに戻して、当該セット動作が終了する。
【００５７】
以上のセット動作において、電流切り替えでＢＬ電位を下げる例を、図６に示すタイミングチャートを用いて回路動作の面から説明する。なお、この動作説明では図５で用いた回路素子の参照符号を適宜引用する。
図６に示す時間ｔ０まではスタンバイ状態であり、このとき図６（Ａ）〜図６（Ｅ１）に示すように、図５で用いられた各種の（パルス）信号が、それぞれハイ（Ｈ）またはロー（Ｌ）の決められた値をとる。
【００５８】
具体的には、ＷＬ＝ＬでアクセストランジスタＡＴがオフ、ＹＳＷ＝Ｌで選択トランジスタ６１がオフし、ビット線ＢＬは共通ビット線ＣＢＬから切り離されている。（／ＢＬＲＥＳ）＝Ｌであり、共通ビット線ＣＢＬは、オン状態のＰＭＯＳトランジスタＰ５よってセット電圧Ｖｓｅｔに接続されている。さらにＳｅｔＥｎ＝Ｌであるため、電圧ドライバ５１による電圧駆動は非活性となっている。さらに、ビット線駆動信号ＢＬＤＲＶは活性レベルのＬであるが、ＳｅｔＥｎ＝ＬなのでＮＭＯＳトランジスタＮ１がオフし、そのため、初期電流駆動部５５を構成するＮＭＯＳトランジスタＮ４は動作しない。
【００５９】
このとき図６（Ｆ）に示すセットゲート電圧Ｖｇｓｅｔは、図５では示していない制御回路によってある電圧に設定されている。ただし、ＳｅｔＥｎ＝ＬなのでＮＭＯＳトランジスタＮ４がオフし、ＮＭＯＳトランジスタＮ３によるビット線電流制御は働かない（無効である）。
図６（Ｇ）および図６（Ｈ）のように、スタンバイ時には、ビット線ＢＬおよび共通ビット線ＣＢＬ等がＳｅｔＥｎ＝Ｌなのでセット電圧Ｖｓｅｔをとり、素子電流は流れていない。
【００６０】
時間ｔ０で、図６（Ａ）〜図６（Ｄ）に示す各種信号が反転する。
これによりスタンバイ状態が解除され、カラムスイッチが導通してビット線ＢＬが共通ビット線ＣＢＬと接続される。
アクセストランジスタＡＴが導通可能となる。
また、電圧ドライバ５１において、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ２がオン可能となる。但し、図６（Ｅ）に示すようにＳｅｔＰｌｓＥｎ＝Ｌが維持されているため、電圧ドライバ５１によるプレートの電圧駆動はまだ行われない。
さらに、素子電流制御部５２においては、ＮＭＯＳトランジスタＮ３によりビット線電流制御が可能な有効（ｖａｌｉｄ）期間になる。
以上のように、時間ｔ０における信号反転によって、セット動作の事前準備が整う。
【００６１】
セット動作（低抵抗化動作）は、時間ｔ０に続く時間ｔ１で開始される。このときビット線ＢＬと共通ビット線ＣＢＬが接地電位へと電位降下を始め、セット動作が開始される。
【００６２】
本実施形態で特徴的なことは、セット動作の開始を、より大きな駆動力をもち大きな第１電流Ｉ１を流すＮＭＯＳトランジスタＮ４で駆動し、途中で第１電流Ｉ１を、より小さい第２電流Ｉ２に切り替えることである。
具体的には、時間ｔ１でセットパルスイネーブル信号ＳｅｔＰｌｓＥｎが立ち上がると、ＮＭＯＳトランジスタＮ１，Ｎ２の両方がオンする状態となるため、ＮＭＯＳトランジスタＮ４（初期電流駆動部５５）もオンする。それにより、図６に示すように急速に共通ビット線ＣＢＬおよびビット線ＢＬの電位が低下する。
【００６３】
十分に電位が低下する時間ｔ３にて、流す電流をＩ１からＩ２に切り替えるべく、オンするトランジスタがＮＭＯＳトランジスタＮ４からＮＭＯＳトランジスタＮ３に切り替わる。この切り替えは、ビット線駆動信号ＢＬＤＲＶが立ち下がることで行われる。
【００６４】
この２段階の電流駆動によって、セット動作の高速化が、以下のように図れる。
図６（Ｇ）には破線により、２段階の電流駆動を行わない、つまり初期電流駆動部５５を設けない場合を示す。その場合、電流制御のためにゲートバイアスされて電流を急速に流せないＮＭＯＳトランジスタＮ３のみの駆動となるため、ゆるやかな電位低下しか得られない。
これに対し、本実施形態では、２段階のＩ１→Ｉ２の切り替えによって急速な電位低下が得られ、その分、ＬＲＳ遷移も早まり、結果、セット動作時間の短縮化が図られている。
【００６５】
このようなセット動作が開始されても、図７の負荷曲線で示した通り、メモリセルは高抵抗状態ＨＲＳであるためセットドライバ５は線形領域で動作し、ＢＬ電位は「（Ｖｓｅｔ−Ｉｓｅｔ×ＲＨＲＳ）≒Ｖｓｓ（ＧＮＤ）」である。よって、可変抵抗素子ＲｅがＶｓｅｔに近い大きな電圧ストレスに晒され、しばらくしてＬＲＳ反転する。このことは、図７を用いて既に説明した通りである。
【００６６】
図６（Ｇ）において、時間ｔ１からｔ３までの期間は、ＬＲＳ反転を起こすまでのストレス印加時間（実行的な書き込み時間）を表している。このように抵抗変化型メモリ素子、例えば図４の構成のメモリ素子では、ある程度大きな電圧の印加によって金属イオンの移動が起き始め、抵抗状態の遷移が生じる。
【００６７】
時間ｔ３でＬＲＳ反転が起きると、素子電流制御部５２が有するＮＭＯＳトランジスタＮ３のビット線電流制御によって、ビット線電流、すなわち素子電流（Ｓｅｔ電流）が一定となるようにＢＬ電位が制御される。この制御後のＢＬ電位は、図６（Ｇ）に示すように、接地電位（ＧＮＤ）より大きく、セット電圧Ｖｓｅｔより小さい値をとる。この値は、可変抵抗素子Ｒｅに特性ばらつきがあってもＳｅｔ電流Ｉｓｅｔが一定となるように、メモリセルごとに適応的に変化する。また、ＮＭＯＳトランジスタＮ３に与えるセットゲート電圧ＶｇｓｅｔでＳｅｔ電流Ｉｓｅｔを所望の値に制御できる。
【００６８】
ここで、可変抵抗素子Ｒｅには、図６（Ｇ）に示すように、（Ｉｓｅｔ×ＲＬＲＳ）の電圧が印加される。このとき図４に示すように、Ｓｅｔ電流Ｉｓｅｔの値によってＬＲＳの抵抗値ＲＬＲＳを制御できる。この制御は、本開示技術においてはビット線電流制御であり、図５に示すＮＭＯＳトランジスタＮ３に与えられるセットゲート電圧Ｖｇｓｅｔを如何なる値とするかによって所望のＬＲＳの抵抗値ＲＬＲＳが得られる。
したがって、多数のメモリセルにおいて狭いＬＲＳ抵抗分布の実現が可能であり、また、２ビットより多いビットの多値化メモリの実現が容易となる。
【００６９】
その後の時間ｔ４で、セットパルスイネーブル信号ＳｅｔＰｌｓＥｎがＬに戻される。ＢＬ電位がプレートＰＬの電位（Ｖｓｅｔ）まで持ち上げられ、これによりセット動作（低抵抗化動作）が終了する。
【００７０】
時間ｔ６で、全ての信号を初期論理に戻すと、再びスタンバイ状態になる。
【００７１】
［メモリ全体のブロック構成］
図８に、抵抗変化型メモリデバイスの全体のブロック構成を例示する。図８は、１Ｔ−１Ｒ型のメモリセルＭＣを行列状に多数配置したメモリセルアレイ１と、その周辺回路の要部を示す回路ブロック図である。
【００７２】
図解したメモリは、４つのメモリセル列ごとに、１つのセットドライバ５と、当該セットドライバ５が接続された共通線対（ＣＢＬ，ＣＳＬ）とが共有された方式が採用されている。４つのメモリセル列と、１つの共通線対（ＣＢＬ，ＣＳＬ）との接続制御は、選択トランジスタ６１，６２を４対有するＹＳＷ部６０で行われる。この接続制御は、１／４ＭＵＸ切り替えであり、共通線対（ＣＢＬ，ＣＳＬ）に接続する（ＢＬ，ＳＬ）対が４対から１対だけ選択される。
【００７３】
ＹＳＷ部６０ごとに４対設けられた選択トランジスタ６１，６２の選択信号ＹＳＷ＜０＞〜ＹＳＷ＜３＞を発生するＹＳＷドライバ６が設けられている。
また、メモリセルアレイ１に（Ｎ＋１）本設けられたワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞の何れかを選択して、例えば電源電圧Ｖｄｄに駆動するＷＬドライバ４が設けられている。
【００７４】
１／４ＭＵＸ切り替え方式を採用する本例では、セットドライバ５が、メモリカラム数の１／４の数だけ設けられ、その分、セットドライバ５の配置スペースに余裕があり、効率的な配置となっていることから面積縮小が図られている。
各セットドライバ５は、図５に示す回路構成となっており、必要な４種類の信号が、メモリ内のセット制御回路１１から与えられる。４種類の信号とは、セットパルスイネーブル信号ＳｅｔＰｌｓＥｎ、セットイネーブル信号ＳｅｔＥｎ、ビット線駆動信号ＢＬＤＲＶ、リセット信号ＢＬＲＥＳであるが、前から２つの反転信号を含めると、合計６種類の信号がセット制御回路１１で生成される。
【００７５】
セット電圧Ｖｓｅｔとセットゲート電圧Ｖｇｓｅｔを発生する電源回路（Ｐｏｗｅｒ  Ｃｉｒｃｕｉｔ）８が設けられている。
【００７６】
ここでセット制御回路１１は、メモリデバイスの各ブロック全てを統括制御する不図示の統括制御回路の機能の一部として実現してもよいし、統括制御回路に制御される個別制御回路として配置されてもよい。
また、電源回路８は、統括制御回路（不図示）またはセット制御回路１１の制御を受けて、セットゲート電圧Ｖｇｓｅｔの値を可変制御する。これにより、所望のＬＳＲ抵抗値が得られるようにＳｅｔ電流が変更可能なメモリが実現されている。
【００７７】
＜２．第２の実施の形態＞
図９に、カラム回路構成図を示す。
図９の構成を図５と比較すると、初期電流駆動部５５（Ｎ３）が省略され、代わりに、制御回路５２Ａが追加されていることである。制御回路５２Ａは、素子電流制御部５２の一部を構成する。但し、配置としては、図８に示すように電源回路８内に設けられる。
【００７８】
この第２の実施形態では、素子電流制御部５２のゲートバイアスを、セット電流初期は、より大きい第１電流Ｉ１が流れるように制御し、続いて、第１電流Ｉ１より小さい第２電流が流れるように、当該ゲートバイアスを切り替える構成を開示する。
具体的に、制御回路５２Ａは、ＮＭＯＳトランジスタＮ３のゲートに対し並列に接続されたＮＭＯＳトランジスタＮ６とＰＭＯＳトランジスタＰ６とを有する。ＮＭＯＳトランジスタのドレインは、セット電圧Ｖｓｅｔの供給線に接続されている。ＰＭＯＳトランジスタＰ６は、セットゲート電圧Ｖｇｓｅｔの入力端子を有する。セットゲート電圧Ｖｇｓｅｔは、図８のセット制御回路１１または不図示の統括制御回路で発生し、ＰＭＯＳトランジスタＰ６に与えられる。
【００７９】
ＮＭＯＳトランジスタＮ６とＰＭＯＳトランジスタＰ６は、ビット線駆動信号ＢＬＤＲＶにより差動制御される。以下、この差動制御によるＢＬ電位の引き下げを説明するが、動作波形図は図６と同様で、図６がそのまま適用される。
【００８０】
セット動作開始の初期はＮＭＯＳトランジスタＮ６がオン、ＰＭＯＳトランジスタＰ６がオフするため、より大きなセット電圧Ｖｓｅｔで、素子電流制御部５２を構成するＮＭＯＳトランジスタＮ３がドライブされる。よって、大きな電流駆動力でＢＬ電位の急速な引き下げが行われる。十分な電位低下が得られると、ビット線駆動信号ＢＬＤＲＶの反転によって、ＮＭＯＳトランジスタＮ６がターンオフ、ＰＭＯＳトランジスタＰ６がターンオンする。これにより、以後、より小さい電圧値のセットゲート電圧Ｖｇｓｅｔによってビット線電流制御が行われる。
【００８１】
＜３．第３の実施の形態＞
第３の実施形態に関わるカラム回路構成図を図１０に、動作波形図（タイミングチャート）を図１１に、それぞれ示す。
前記した第１の実施形態では、ＢＬ電位を高い電位から低い電位に下げることでセット動作を行った。これに対し、本第３の実施形態では、ＢＬ電位を低い電位から高い電位に上げることでセット動作を行う。
【００８２】
以上のような変更に伴って、図１０に示すように、素子電流制御部５２を構成するトランジスタが電源側（セット電圧Ｖｓｅｔ側）に配置され、これと並列に初期電流駆動部５５を構成するトランジスタも設けられている。これらのトランジスタ（Ｐ３，Ｐ４）はＮ型からＰ型に変更されている。また、制御信号の活性論理も反転している。
さらに、プレートＰＬが接地電位で保持されている。
【００８３】
この場合、図１１に示す動作波形となる。なお、図１１（Ａ）と図１１（Ｅ）は図６（Ａ）と図６（Ｅ）の波形から反転している。
それ以外で図１１が図６と異なるのは、図１１（Ｇ）の電圧波形図である。本例では、ＢＬ電位がＬからＨに上がることでセット動作が開始される。また、最後にスタンバイ状態に戻す動作は電位をＬに戻すことによって行う。
【００８４】
セット動作初期の２段階の電流制御は、第１の実施形態で述べた通りである。これにより、高い電流制御性を維持したまま高速動作が可能となる。
【００８５】
なお、このようなセット動作を、ＢＬ電位を上げることで行うことは、第３の実施形態においても同様に適用可能である。また、図８のブロック図は、本実施形態においてそのまま適用可能である。
【００８６】
＜４．第４の実施の形態＞
図１２に、第４の実施形態に関わるカラム回路構成を示す。
図１２に示す構成においては、各メモリセルＭＣのアクセストランジスタＡＴが、第１〜第３の実施形態のＮＭＯＳトランジスタから、ＰＭＯＳトランジスタに変更されていることである。これに伴い、ワード線ＷＬの制御信号の活性論理が、図６，図１１の各図（Ａ）の場合と反転する必要がある。図８のブロック図はそのまま適用される。
その他の回路構成と動作波形図は、第１〜第３の実施形態と共通する。
【００８７】
以上のように、本開示技術は、低抵抗化動作（ｓｅｔ動作）をビット線の電位変化で開始し、低抵抗化動作中は記憶素子（Ｒｅ）に流れる素子電流（Iｓｅｔ）をビット線の側で制御する。そして、ｓｅｔ動作の開始初期は、第１電流で高速なＢＬ電位の変化を達成し、より小さい第２電流に切り替えて、この第２電流でビット線電流制御を行う。この制御は、セットドライバ５を少なくとも含む駆動制御回路で実行される。駆動制御回路には、セット制御回路１１（または統括制御回路）、電源回路８等を概念として含んでもよい。
【００８８】
駆動制御回路の具体的構成として、ビット線ＢＬに接続されて第１電流Ｉ１を流す初期電流駆動部５５（第１トランジスタ（Ｎ４））と、これに並列接続されて第２電流Ｉ２を流すとともにビット線電流駆動を行う素子電流制御部５２（第２トランジスタ（Ｎ３））を含むとよい。この場合、第１，第２トランジスタ（Ｎ４，Ｎ３）を差動で制御し、第１および第２電流の切り替えを行うとよい。
【００８９】
第１トランジスタ（Ｎ４）の駆動能力が、第２トランジスタ（Ｎ３）の駆動能力より大きい。
あるいは、第１トランジスタ（Ｎ４）は、第２トランジスタ（Ｎ３）に入力されて素子電流を制御するときの制御パルスの波高値（例えばＶｇｓｅｔ）より大きな波高値（例えばＶｓｅｔ）の電圧で駆動される。
【００９０】
ＢＬ電位を下げることでセット動作を行う構成、ＢＬ電位を上げることでセット動作を行う構成のいずれでもよい。
【００９１】
あるいは、初期電流駆動部５５（Ｎ４）は省略して、素子電流制御部５２のＮＭＯＳトランジスタＮ３のゲートを電圧変化さえ、最初は大きい電流駆動力で駆動し、その後、ＢＬ電流制御に適した、より小さい駆動力へと切り替える制御も可能である。この制御は、セット制御回路１１、あるいは統括制御回路の機能の一部として実現されるとよい。
【００９２】
＜５．変形例＞
以上の実施形態は、ビット線とともに記憶素子に電圧を印加する「電圧供給部材」がプレートＰＬで主に説明した。但し、この電圧供給部材は、例えばソース線などのようにメモリカラムごとに分離されている３線式の実施例を含む。図８のブロック図は、ソース線ＳＬを分離して設け、個別制御も可能であるし、またプレートのように一括しで電圧駆動することもできる構成となっている。
【００９３】
一般に、３線式では、低抵抗化動作の開始時の電圧変化を分離された配線（ソース線ＳＬ）で行えば足りる。しかしながら、このことによって、動作開始と電流制御を同じビット線ＢＬの側で行う本開示技術を、３式においてビット線で電圧制御と電流制御を同時に行うことを排除する理由にならない。よって、本開示技術を３線式に適用することは可能である。
【００９４】
本開示技術に関わる抵抗変化型メモリデバイスは、例えば図４に構造を示す、導電性イオンの移動で抵抗値を変化させるタイプが好適である。但し、本開示技術は、絶縁層の酸化、還元を用いたタイプなど、他の抵抗変化型メモリにも広く適用できる。
【符号の説明】
【００９５】
１…メモリセルアレイ、５…セットドライバ（駆動制御回路）、５１…電圧ドライバ（電圧駆動部）、５２…電流制御部、５３…リセット部、５５…初期電流駆動部、６０…ＹＳＷ部、８…電源回路、１１…セット制御回路、ＭＣ…メモリセル、Ｒｅ…可変抵抗素子（記憶素子）、ＡＴ…アクセストランジスタ、ＢＬ…ビット線、ＳＬ…プレート、ＷＬ…ワード線、Ｉｗ…書き込み電流（Ｉｓｅｔ：Ｓｅｔ電流、素子電流）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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