(57)【特許請求の範囲】
【請求項１】
半導体チップ上に設けられた第１の高電位電源電極および前記第１の高電位電源電極に接続された第１の高電位電源線と、
前記半導体チップ上に設けられた第２の高電位電源電極および前記第２の高電位電源電極に接続された第２の高電位電源線と、
前記半導体チップ上に設けられた第１の低電位電源電極および前記第１の低電位電源電極に接続された第１の低電位電源線と、
前記半導体チップ上に設けられた第２の低電位電源電極および前記第２の低電位電源電極に接続された第２の低電位電源線と、
前記半導体チップ上に設けられた第１のモニタ電極および前記第１のモニタ電極に接続された第１のモニタ信号線と、
前記半導体チップ上に設けられた第２のモニタ電極および前記第２のモニタ電極に接続された第２のモニタ信号線と、
前記半導体チップ上に形成され、多段接続された複数の論理ゲートからなり、各論理ゲートが前記半導体チップの各辺の延在方向の１つであるＸ方向およびこのＸ方向と直交するＹ方向に離散して配置されたゲートチェーンであって、互いに前後した２個の論理ゲートのうちの一方が第１のグループに他方が第２のグループに属するように各論理ゲートがグループ分けされており、第１のグループに属する各論理ゲートが前記第１の高電位電源線および第１の低電位電源線を介して電源電圧の供給を受け、第２のグループに属する各論理ゲートが前記第２の高電位電源線および第２の低電位電源線を介して電源電圧の供給を受けるゲートチェーンと、
前記第１のグループに属する各論理ゲートの出力ノードの各々と前記第１のモニタ信号線との間に各々介挿された複数の第１のスイッチと、
前記第２のグループに属する各論理ゲートの出力ノードの各々と前記第２のモニタ信号線との間に各々介挿された複数の第２のスイッチと、
各々前記第１のスイッチに対応した第１Ｘアドレス一致線および前記第２のスイッチに対応した第２Ｘアドレス一致線からなる組であり、前記Ｘ方向に配列された複数のＸアドレス一致線ペアと、
各々前記第１のスイッチに対応した第１Ｙアドレス一致線および前記第２のスイッチに対応した第２Ｙアドレス一致線からなる組であり、前記Ｙ方向に配列された複数のＹアドレス一致線ペアと、
前記第１のグループに属する各論理ゲートの出力ノードに各々対応付けて設けられており、前記複数の第１Ｘアドレス一致線のうちの１本および複数の第１Ｙアドレス一致線の１本に各々接続されており、当該第１Ｘアドレス一致線および当該第１Ｙアドレス一致線の両方がアクティブレベルとされることにより当該出力ノードに接続された前記第１のスイッチをＯＮとする複数の第１アドレス一致検出部と、
前記第２のグループに属する各論理ゲートの出力ノードに各々対応付けて設けられており、前記複数の第２Ｘアドレス一致線のうちの１本および複数の第２Ｙアドレス一致線の１本に各々接続されており、当該第２Ｘアドレス一致線および当該第２Ｙアドレス一致線の両方がアクティブレベルとされることにより当該出力ノードに接続された前記第２のスイッチをＯＮとする複数の第２アドレス一致検出部と、
モニタ対象とする１個または２個の論理ゲートの出力ノードのＸアドレスおよびＹアドレスを発生するモニタアドレス発生手段と、
モニタ対象である論理ゲートが前記第１のグループに属する場合には、前記複数の第１Ｘアドレス一致線のうちＸアドレスにより指定された第１Ｘアドレス一致線をアクティブレベルとし、モニタ対象である論理ゲートが前記第２のグループに属する場合には、前記複数の第２Ｘアドレス一致線のうちＸアドレスにより指定された第２Ｘアドレス一致線をアクティブレベルとするＸアドレスデコード手段と、
モニタ対象である論理ゲートが前記第１のグループに属する場合には、前記複数の第１Ｙアドレス一致線のうちＹアドレスにより指定された第１Ｙアドレス一致線をアクティブレベルとし、モニタ対象である論理ゲートが前記第２のグループに属する場合には、前記複数の第２Ｙアドレス一致線のうちＹアドレスにより指定された第２Ｙアドレス一致線をアクティブレベルとするＹアドレスデコード手段と
を具備することを特徴とする素子評価用半導体集積回路。
【請求項２】
ｐ型の半導体基板にｎ型の第１のウェルが形成され、前記第１のウェル内に前記第１のウェルよりも浅いｐ型の第２のウェルが形成され、前記半導体基板における前記第１のウェルが形成されていない領域にｎ型の第３のウェルが形成され、
前記ゲートチェーンを構成するＰチャネルＭＯＳ電界効果トランジスタは、前記第１のウェル内の前記第２のウェルが形成されていない領域に形成され、前記ゲートチェーンを構成するＮチャネルＭＯＳ電界効果トランジスタは前記第２のウェル内に形成され、
前記ゲートチェーン以外の回路を構成するＰチャネルＭＯＳ電界効果トランジスタは、前記第３のウェル内に形成され、前記ゲートチェーン以外の回路を構成するＮチャネルＭＯＳ電界効果トランジスタは前記半導体基板において前記第１のウェルおよび前記第３のウェルのいずれも形成されていない領域内に形成されていることを特徴とする請求項１に記載の素子評価用半導体集積回路。
【請求項３】
ｎ型の半導体基板にｐ型の第１のウェルが形成され、前記第１のウェル内に前記第１のウェルよりも浅いｎ型の第２のウェルが形成され、前記半導体基板における前記第１のウェルが形成されていない領域にｐ型の第３のウェルが形成され、
前記ゲートチェーン以外の回路を構成するＮチャネルＭＯＳ電界効果トランジスタは、前記第１のウェル内の前記第２のウェルが形成されていない領域に形成され、前記ゲートチェーン以外の回路を構成するＰチャネルＭＯＳ電界効果トランジスタは前記第２のウェル内に形成され、
前記ゲートチェーンを構成するＮチャネルＭＯＳ電界効果トランジスタは、前記第３のウェル内に形成され、前記ゲートチェーンを構成するＰチャネルＭＯＳ電界効果トランジスタは前記半導体基板において前記第１のウェルおよび前記第３のウェルのいずれも形成されていない領域内に形成されていることを特徴とする請求項１に記載の素子評価用半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、微細化プロセスにより製造される大規模な半導体集積回路の素子の特性ばらつきを高精度に評価するための素子評価用ＴＥＧ（Test Element Group）として好適な素子評価用半導体集積回路に関する。
【背景技術】
【０００２】
半導体の微細プロセス化が進み、半導体チップに搭載する回路の大規模化、低電圧化および省電力化の要求が強くなってきている。特に省電力化に関しては、電力換算で現状の１０分の１の目標が提示されている。しかしながら、微細化によりトランジスタの特性ばらつきの程度が大きくなり、さらに低電圧化により、トランジスタの特性ばらつきの回路動作への影響が大きくなったことから、安定して動作する大規模な半導体集積回路を高歩留まりで製造することが困難になってきている。そこで、半導体プロセスの最適化制御に用いる情報を取得するための手段として、大規模な数の素子を備えた素子評価用半導体集積回路を製造し、その評価を行うという手段が用いられる。この種の素子評価用半導体集積回路の一例として、大規模なインバータチェーンを備えたもの、具体的には図１２に例示するように大規模な数のインバータを多段接続したリングオシレータを備えたものや、図１３に例示するように半導体チップの全面に亙って多数のインバータを行列状に配置したものがある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】２００９年８月２５日に開催されたＳＴＡＲＣフォーラム／シンポジウムの講演資料“グリーン化の切り札：極低電力回路・システム技術”、講演者：東京大学・桜井貴康、株式会社半導体理工学研究センター・篠原尋史
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述した従来の素子評価用半導体集積回路によれば、電源電圧等の動作条件を各種変えてインバータチェーンを動作させ、その動作確認を行うことにより、インバータチェーンを構成する大規模な数のトランジスタの電気的特性が全体的に適切なものになっているか否かといった観点でのグローバルな評価をすることができる。しかしながら、例えば非特許文献１においても報告されているように、比較的動作マージンの広いロジック回路においても、極低電圧の条件下では、局所的なトランジスタ特性のばらつき等に起因して、極一部の回路（インバータ等）が動作不能になり、これによりチップ全体が不良となる。従って、チップ全体の不良の原因を究明するためには、動作不能になっているインバータ等の回路を特定し、その回路の電気的特性を詳細に評価する必要がある。しかしながら、上述した従来の素子評価用半導体集積回路では、例えば図１２のリングオシレータの電源電圧を低下させていった場合において、左から４番目のインバータが動作不能となり、リングオシレータの発振が止まった場合に、発振が止まったという事実を確認することはできても、動作不能になっているのが４番目のインバータであることを判定することはできない。図１３の素子評価用半導体集積回路に関しても同様である。このように従来の素子評価用半導体集積回路は、大規模なインバータチェーンによる動作解析は可能であるが、膨大な数のインバータが存在するので、不良の原因となっているインバータを特定することができず、そのインバータにおけるトランジスタの特性を調べることができなかった。
【０００５】
この発明は、以上説明した事情に鑑みてなされたものであり、インバータ等の論理ゲートからなる大規模なゲートチェーンを有し、そのゲートチェーンにおいて不良の原因となっている論理ゲートを特定することが容易な素子評価用半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は、多段接続された複数の論理ゲートからなるゲートチェーンと、モニタ信号線と、前記ゲートチェーンにおける各論理ゲートの出力ノードと前記モニタ信号線との間に各々介挿され、当該モニタユニットを指示する制御信号が与えられることにより、前記モニタ信号線に当該出力ノードの電圧に依存した信号を発生させる複数のモニタユニットと、前記ゲートチェーンにおける複数の論理ゲートの出力ノードを順次モニタ対象とし、モニタ対象とする論理ゲートの出力ノードに接続されたモニタユニットを指示する制御信号を発生するモニタユニット選択手段とを具備することを特徴とする素子評価用半導体集積回路を提供する。
【０００７】
かかる発明によれば、各論理ゲートの出力ノードに接続された各モニタユニットが順次選択され、各モニタユニットにより、各論理ゲートの出力ノードの電圧に依存した信号がモニタ信号線に発生される。従って、モニタ信号線に発生する信号を監視することにより、ゲートチェーンを構成する複数の論理ゲートのうちのどの論理ゲートが動作不能になっているのかを判定することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の第１実施形態である素子評価用半導体集積回路の一部の構成を示す回路図である。
【図２】同実施形態におけるインバータチェーンの回路構成例を示す回路図である。
【図３】この発明の第２実施形態である素子評価用半導体集積回路の構成を示す回路図である。
【図４】この発明の第３実施形態である素子評価用半導体集積回路のモニタユニットの構成を示す回路図である。
【図５】この発明の第４実施形態である素子評価用半導体集積回路のモニタユニットの構成を示す回路図である。
【図６】同実施形態によるモニタユニットを利用したインバータの出力電圧のモニタ方法の具体例を説明する図である。
【図７】この発明の第５実施形態である素子評価用半導体集積回路の構成を示す回路図である。
【図８】同素子評価用半導体集積回路の一部の構成を詳細に示す回路図である。
【図９】同実施形態において、リングオシレータにおける所望のインバータの入出力伝達特性を測定する方法およびそのインバータにおけるＮチャネルトランジスタ、Ｐチャネルトランジスタの電気的特性を測定する方法を示す図である。
【図１０】この発明による素子評価用半導体集積回路に適したダブルＷＥＬＬ構造の半導体チップの構成例を示す断面図である。
【図１１】この発明による素子評価用半導体集積回路に適したダブルＷＥＬＬ構造の半導体チップの他の構成例を示す断面図である。
【図１２】素子評価用半導体集積回路に用いられるリングオシレータの構成例を示す回路図である。
【図１３】素子評価用半導体集積回路に用いられるインバータチェーンの構成例を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、この発明の実施形態について説明する。
【００１０】
＜第１実施形態＞
図１は、この発明の第１実施形態である素子評価用半導体集積回路の一部の構成を示す回路図である。この素子評価用半導体集積回路は、ゲートチェーンの一形態であるインバータチェーンを有するとともに、このインバータチェーンを構成する各インバータの出力ノードの電圧を個別的に検出するモニタ手段を有している。
【００１１】
図１において、モニタ信号線ＭＯＮは、半導体チップ上においてインバータチェーンを構成する各インバータの近傍を通過するように配線されている。このモニタ信号線ＭＯＮは、半導体チップ上に設けられたボンディングパッドに接続されている（図１では図示略）。従って、半導体集積回路の外部からモニタ信号線ＭＯＮの電圧を確認することが可能である。
【００１２】
また、図１には、インバータチェーンの一部として、相前後した２個のインバータＩＮＶ１およびＩＮＶ２が図示されている。そして、図１に示す例では、インバータＩＮＶ１の出力ノードとモニタ信号線ＭＯＮとの間にモニタユニットＭＵａが介挿されている。このモニタユニットＭＵａは、当該モニタユニットＭＵａを指示する信号が与えられることにより、モニタ信号線ＭＯＮに当該出力ノード（この例ではインバータＩＮＶ１の出力ノード）の電圧に依存した信号を発生させる回路である。図示は省略したが、インバータチェーンを構成する他のインバータの各出力ノードにも同様なモニタユニットＭＵａが接続されている。
【００１３】
図１に示すように、モニタユニットＭＵａは、スイッチＳＷとアドレス一致検出部ＡＤＥＴとを有する。ここで、スイッチＳＷは、ＰチャネルＭＯＳ電界効果トランジスタ（以下、単にＰチャネルトランジスタという）とＮチャネルＭＯＳ電界効果トランジスタ（以下、単にＮチャネルトランジスタという）とからなるＣＭＯＳアナログスイッチであり、インバータＩＮＶ１の出力ノードとモニタ信号線ＭＯＮとの間に介挿されている。
【００１４】
アドレス一致検出部ＡＤＥＴには、アドレス一致信号ＡＸおよびＡＹが与えられる。ここで、アドレス一致信号ＡＸおよびＡＹについて説明する。本実施形態においてインバータチェーンを構成する各インバータは、半導体チップの一辺に沿った方向であるＸ方向およびこれと直交するＹ方向に沿って行列状に配置されている。そして、本実施形態では、各インバータの出力ノードは、当該出力ノードがＸ方向に沿って何番目に位置しているかを示すＸアドレスと、Ｙ方向に沿って何番目に位置しているかを示すＹアドレスとを有しており、モニタ対象とするインバータの出力ノードがこのＸアドレスとＹアドレスにより特定されるようになっている。図１に示す例において、アドレス一致信号ＡＸは、モニタ対象であるインバータの出力ノードのＸアドレスがインバータＩＮＶ１の出力ノードのＸアドレスと一致しているときにアクティブレベルとなり、アドレス一致信号ＡＹは、モニタ対象であるインバータの出力ノードのＹアドレスがインバータＩＮＶ１の出力ノードのＹアドレスと一致しているときにアクティブレベルとなる。そして、アドレス一致検出部ＡＤＥＴは、図示の例ではＮＡＮＤゲートとインバータにより構成されており、当該モニタユニットＭＵａを指示するアドレス一致信号が与えられること、より具体的にはアドレス一致信号ＡＸおよびＡＹの両方がアクティブレベルになることにより、スイッチＳＷをＯＮとする信号を出力する。
【００１５】
本実施形態では、インバータチェーンに対して電源電圧を供給する給電系統と、インバータチェーン以外の回路（モニタユニットＭＵａを含む）に対して電源電圧を供給する給電系統は別になっている。そして、本実施形態では、インバータチェーンに対して与える高電位電源電圧ＶＤＤＣおよび低電位電源電圧ＶＳＳＣをインバータチェーン以外の回路に対する電源電圧に対して独立に変化させることが可能である。従って、本実施形態によれば、インバータチェーンに関して次のような特性評価を行うことが可能である。
【００１６】
すなわち、インバータチェーン以外の回路に対する電源電圧を十分に高く維持した状態で、インバータチェーンに対する電源電圧ＶＤＤＣ−ＶＳＳＣを低下させ、インバータチェーンが動作しなくなった電源電圧において、複数のモニタユニットＭＵａにより、インバータチェーンを構成する各インバータの出力ノードを順次選択してモニタ信号線ＭＯＮに接続し、半導体集積回路の外部からモニタ信号線ＭＯＮを介して各インバータの出力ノードの電圧を確認するのである。
【００１７】
この確認を行うことにより、インバータチェーンの動作を停止させている原因となっているインバータが判明する。具体的には、入力信号がＬレベルであるのにＨレベルを出力していないインバータ、入力信号がＨレベルであるのにＬレベルを出力していないインバータ、あるいはＬレベルでもなく、Ｈレベルでもない中間レベルを出力しているインバータである。この動作停止の原因となっているインバータが判明すれば、後はそのインバータの電気的特性を詳細に調べることにより、動作不良を生じさせるプロセス上の原因を調べることができる。
【００１８】
半導体集積回路の外部において、モニタ信号線ＭＯＮに与えられるインバータの出力ノードの電圧を精度良く測定するためには、モニタユニットＭＵａのスイッチＳＷのＯＮ抵抗が十分に小さいことが望ましい。そのためには、モニタユニットＭＵａ等のインバータチェーン以外の回路を高耐圧のトランジスタにより構成し、かつ、インバータチェーン以外の回路を十分に高い電源電圧で動作させることにより、スイッチＳＷを構成するＰチャネルトランジスタおよびＮチャネルトランジスタに十分に大きなゲート電圧を与えることが好ましい。
【００１９】
インバータチェーンの回路構成に関しては、各種の態様が考えられる。図２（ａ）〜（ｅ）は、各々その例を示すものである。図２（ａ）に示す例では、インバータチェーンは多数のインバータを閉ループ状に接続したリングオシレータとなっている。この例では、リングオシレータの途中のノードから半導体集積回路の外部に信号を取り出す出力バッファやボンディングパッドが設けられていない。従って、いずれかのモニタユニットＭＵａのスイッチＳＷをＯＮにして、リングオシレータの途中のノードの信号をモニタ信号線ＭＯＮに出力させ、半導体集積回路の外部からモニタ信号線ＭＯＮの信号波形を観測し、リングオシレータが発振しているか否かを確認することとなる。
【００２０】
図２（ｂ）に示す例では、リングオシレータの途中のノードの信号を半導体集積回路の外部に取り出すための出力バッファＯＢおよびボンディングパッドが設けられている。この場合、リングオシレータの動作限界を求めるために、リングオシレータ以外の回路（出力バッファＯＢを含む）の電源電圧を高く維持した状態でリングオシレータの電源電圧を低下させてゆくので、出力バッファＯＢとしてはレベルシフト機能を持ったものが用いられる。
【００２１】
図２（ｃ）に示す例では、半導体集積回路の外部からの入力信号ＩＮがボンディングパッドおよび入力バッファＩＢを介してインバータチェーンに入力され、インバータチェーンの出力信号が出力バッファＯＢおよびボンディングパッドを介して半導体集積回路外部に出力されるようになっている。この構成は、外部からの入力信号ＩＮを変化させることによりインバータチェーンを構成する各インバータの出力ノードの電圧の期待値を変えることができる。従って、インバータチェーンの動作限界に関して、より詳細な調査を行うことができるという利点がある。図２（ｂ）の場合と同様、この図２（ｃ）の構成でも、出力バッファＯＢはレベルシフト機能を持ったものが用いられる。
【００２２】
図２（ｄ）の例では、リングオシレータの途中にＮＡＮＤゲートが介挿されており、外部から与えるイネーブル信号ＥＮにより、リングオシレータを発振させたり、停止させることができる。この場合、ＮＡＮＤゲートは、出力ノードおよび低電位電源線間に直列接続された２個のＮチャネルトランジスタを含んでいる。従って、このＮＡＮＤゲートがリングオシレータの動作を停止させる原因とならないように、ＮＡＮＤゲートの２個のＮチャネルトランジスタを十分にトランジスタサイズの大きなものにしておくことが好ましい。
【００２３】
図２（ｅ）に示す例では、インバータを多段接続したインバータチェーンの先頭部分に、先頭のインバータに対する入力信号を最後尾のインバータの出力信号とするか、半導体集積回路の外部から与えられる入力信号ＩＮとするかを、外部から与えられる選択信号ＳＥＬに基づいて切り換えるスイッチが設けられている。このスイッチは、例えばＣＭＯＳアナログスイッチにより構成されている。選択信号ＳＥＬに基づいてスイッチを駆動する入力バッファＩＢは、インバータチェーンの電源電圧とは独立した十分に高い電源電圧が与えられる。この構成によれば、インバータチェーンをリングオシレータとして動作させるか、入力信号ＩＮに応答させるかを切り換えることができる。従って、インバータチェーンの動作限界に関して、より詳細な調査を行うことができるという利点がある。また、この構成では、スイッチを構成するＰチャネルトランジスタおよびＮチャネルトランジスタに対して十分に大きなゲート電圧が与えられるので、スイッチがインバータチェーンの動作停止の原因となるのを回避することができる。なお、図２（ｂ）、図２（ｃ）の出力バッファＯＢは、この例ではレベルシフトにより構成しているが、このレベルシフトにより動作マージンを決めないような設定が必要である。高精度の評価装置を用いる場合には、一般的な出力バッファに置き換えても良い。
【００２４】
＜第２実施形態＞
図３はこの発明の第２実施形態である素子評価用半導体集積回路の構成を示す回路図である。図３において、インバータチェーン１００は、半導体チップのＸ方向（図３では上から下へ向かう方向）およびＹ方向（図３では左から右へ向かう方向）に沿って行列状に配列されたＬ個（Ｌは奇数）のインバータにより構成されている。ここで、インバータチェーン１００における各インバータは、全体として１つの閉ループをなすように、互いに隣り合ったインバータの出力端子と入力端子が接続され、リングオシレータを構成している。このインバータチェーン１００の全インバータには、専用の電極（ボンディングパッド）および電源線を介して高電位電源電圧ＶＤＤＣおよび低電位電源電圧ＶＳＳＣが供給される。
【００２５】
モニタ信号線ＭＯＮは、インバータチェーン１００を構成する各インバータに沿って半導体チップ上に配線され、モニタ電極としてのボンディングパッドに接続されている。インバータチェーン１００の各インバータの出力ノードとこのモニタ信号線ＭＯＮとの間にはモニタユニットＭＵが各々介挿されている。このモニタユニットＭＵは、モニタ対象となるインバータの出力ノードの電圧に依存した信号をモニタ信号線ＭＯＮに発生させる回路であり、上述した第１実施形態のモニタユニットＭＵａでもよく、後述する第３実施形態のモニタユニットＭＵｂあるいは第４実施形態のモニタユニットＭＵｃであってもよい。
【００２６】
インバータチェーン１００が占める領域内において、Ｘ方向およびＹ方向に並んだ各インバータの出力ノードは、当該出力ノードがＸ方向に沿って何番目の出力ノードであるかを示すＸアドレスと、当該出力ノードがＹ方向に沿って何番目の出力ノードであるかを示すＹアドレスを有している。そして、インバータチェーン１００が占める領域内には、Ｙ方向に互いに離間して並び、Ｘ方向に延在するｎ本のＹアドレス一致線ＡＹ（ｊ）（ｊ＝０〜ｎ−１）と、Ｘ方向に互いに離間して並び、Ｙ方向に延在するｍ本のＸアドレス一致線ＡＸ（ｉ）（ｉ＝０〜ｍ−１）とが配線されている。ここで、各Ｙアドレス一致線ＡＹ（ｊ）（ｊ＝０〜ｎ−１）は、Ｙアドレスがｊである最大ｍ個のインバータの各出力ノードに接続された各モニタユニットＭＵに各々接続されており、前掲図１のＹアドレス一致線ＡＹとしての役割を果たす。また、各Ｘアドレス一致線ＡＸ（ｉ）（ｉ＝０〜ｍ−１）は、Ｘアドレスがｉである最大ｎ個のインバータの各出力ノードに接続された各モニタユニットＭＵに各々接続されてり、前掲図１のＸアドレス一致線ＡＸとしての役割を果たす。
【００２７】
モニタアドレス発生部ＭＡＧＡは、インバータチェーン１００の各インバータのうちモニタ対象とするインバータの出力ノードのＸアドレスおよびＹアドレスを発生する回路である。このモニタアドレス発生部ＭＡＧＡは、モード電極であるボンディングパッドと、クロック電極であるボンディングパッドに接続されている。モニタアドレス発生部ＭＡＧＡには、モード電極を介してモード指定信号が与えられ、クロック電極を介してクロックが与えられる。
【００２８】
モード指定信号が“０”であるとき、モニタアドレス発生部ＭＡＧＡは、クロックのカウントを行わず、ＸアドレスおよびＹアドレスの両方を０とする。一方、モード指定信号が“１”であるとき、モニタアドレス発生部ＭＡＧＡは、クロックのカウントを行い、カウント値に基づいてＸアドレスおよびＹアドレスを更新する。
【００２９】
ＹデコーダＹＤＥＣｊ（ｊ＝０〜ｎ−１）は、Ｙ方向に沿って配置され、Ｙアドレス一致線ＡＹ（ｊ）（ｊ＝０〜ｎ−１）に各々接続されており、全体としてＹアドレスデコード回路を構成している。各ＹデコーダＹＤＥＣｊ（ｊ＝０〜ｎ−１）には、モニタアドレス発生部ＭＡＧＡからＹアドレスが供給される。ＹデコーダＹＤＥＣｊ（ｊ＝０〜ｎ−１）の各々は、ＹアドレスがｊであるときにＹアドレス一致線ＡＹ（ｊ）をアクティブレベルとする。ＸデコーダＸＤＥＣｉ（ｉ＝０〜ｍ−１）は、Ｘ方向に沿って配置され、Ｘアドレス一致線ＡＸ（ｉ）（ｉ＝０〜ｍ−１）に各々接続されており、全体としてＸアドレスデコード回路を構成している。各ＸデコーダＸＤＥＣｉ（ｉ＝０〜ｍ−１）には、モニタアドレス発生部ＭＡＧＡからＸアドレスが供給される。ＸデコーダＸＤＥＣｉ（ｉ＝０〜ｍ−１）の各々は、ＸアドレスがｉであるときにＸアドレス一致線ＡＸ（ｉ）をアクティブレベルとする。
【００３０】
モニタアドレス発生部ＭＡＧＡの構成に関しては各種の態様が考えられる。ある好ましい態様において、モニタアドレス発生部ＭＡＧＡは、クロックに同期して０〜ｎ−１までのカウントを繰り返し行うｎ進カウンタと、このｎ進カウンタのカウント値がｎ−１から０に戻るときのクロックに同期して０〜ｍ−１までのカウントを繰り返し行うｍ進カウンタを有する。ここで、ｎ進カウンタおよびｍ進カウンタは、モード指定信号が“０”であるときはリセット状態となり、モード指定信号が“１”であるときにクロックのカウントを行う。そして、ｎ進カウンタのカウント値がそのままＹアドレスとして出力され、ｍ進カウンタのカウント値がそのままＸアドレスとして出力されるのである。
【００３１】
インバータチェーン１００において、リングオシレータの一部をなす連続したｎ個のインバータが最上の一行に左から右に順次並び、次の連続したｎ個のインバータが２番目の一行に左から右に順次並び、…という具合に、各インバータがいわばラスタスキャン順に並んでいる場合には、このようなモニタアドレス発生部ＭＡＧＡが好都合である。この場合において、モニタアドレス発生部ＭＡＧＡが順次出力するＸアドレスおよびＹアドレスを利用すると、リングオシレータにおける１番目のインバータの出力ノード、２番目のインバータの出力ノード、３番目のインバータの出力ノード、…という具合に、リングオシレータにおける信号の伝搬順に従って各インバータの出力ノードがモニタ信号線ＭＯＮに順次接続される。従って、リングオシレータにおける信号の伝搬順序に従って各インバータの出力ノードの電圧を半導体集積回路の外部において確認し、各インバータの出力信号がＨレベル、Ｌレベル、Ｈレベル、…という具合に規則的にレベル反転しているか、そのような規則性から外れる動作異常が起こっているかを容易に確認することができる。
【００３２】
しかしながら、図３に示すように、リングオシレータを構成する各インバータがラスタスキャン順に並んでいない場合には、上記のようなモニタアドレス発生部ＭＡＧＡを用いると、リングオシレータ内における信号の伝搬順序とは異なった順序で、各インバータの出力ノードが選択され、モニタ信号線ＭＯＮに接続されることとなる。例えば図３の例において、リングオシレータでは、最上行の右端のインバータの次段のインバータは、その下の行の右端のインバータである。しかし、上記のモニタアドレス発生部ＭＡＧＡが発生するＸアドレス、Ｙアドレスに従って、インバータの出力ノードのモニタ信号線ＭＯＮへの接続制御を行うと、最上行の右端のインバータの出力ノードがモニタ信号線ＭＯＮへ接続された後、その下の行の左端のインバータの出力ノードがモニタ信号線ＭＯＮへ接続されることとなる。
【００３３】
従って、リングオシレータ内における信号の伝搬順序に従って各インバータの出力ノードの電圧を確認する必要がある場合には、モニタ信号線ＭＯＮを介して半導体集積回路の外部に出力される各インバータの出力ノードの電圧をリングオシレータでの信号の伝搬順序となるように並び替える操作が必要になる。
【００３４】
他の好ましい態様において、モニタアドレス発生部ＭＡＧＡは、クロックに同期して０〜Ｌ−１までのカウントを行うＬ進カウンタとアドレス変換回路とを有する。ここで、Ｌ進カウンタのカウント値は、リングオシレータ内の所定のインバータを０番目のイバータとした場合に、モニタ対象であるインバータがリングオシレータ内での信号の伝搬方向に沿って何番目のインバータに当たるかを示す。そして、アドレス変換回路は、モニタ対象であるインバータの順位を示すカウント値を、当該インバータの出力ノードのＸアドレスおよびＹアドレスの組に変換するのである。このようなアドレス変換回路は、例えばＲＯＭにより構成することが可能である。
【００３５】
この態様によれば、リングオシレータを構成する各インバータがラスタスキャン順に並んでいない場合においても、リングオシレータ内における信号の伝搬順序に従って各インバータの出力ノードの電圧を半導体集積回路の外部に出力させることができる。
【００３６】
以上の構成において、モニタアドレス発生部ＭＡＧＡ、ＹデコーダＹＤＥＣｊ（ｊ＝０〜ｎ−１）、ＸデコーダＸＤＥＣｉ（ｉ＝０〜ｍ−１）は、モニタ対象とする論理ゲートの出力ノードに接続されたモニタユニットＭＵを指示する制御信号を発生するモニタユニット選択手段を構成している。そして、インバータチェーン１００以外の制御回路、具体的にはモニタユニット選択手段をなす各回路とｍ×ｎ個のモニタユニットＭＵには、インバータチェーン１００用のものとは別のボンディングパッドおよび電源線を介して高電位電源電圧ＶＤＤおよび低電位電源電圧ＶＳＳが供給される。従って、本実施形態によれば、インバータチェーン１００に関して次のような特性評価を行うことが可能である。
【００３７】
まず、モード指定信号を“０”とする。そして、インバータチェーン１００以外の回路に対する電源電圧ＶＤＤ−ＶＳＳを十分に高く維持した状態で、インバータチェーン１００に対する電源電圧ＶＤＤＣ−ＶＳＳＣを徐々に低下させる。この間、リングオシレータであるインバータチェーン１００の発振動作を確認する。具体的にはモニタ信号線ＭＯＮを介して半導体集積回路外部に出力されるリングオシレータの１番目のインバータの出力ノードの電圧を観測する。
【００３８】
モニタ電極の出力信号波形からリングオシレータの発振が止まったことを確認すると、リングオシレータに対する電源電圧ＶＤＤＣ−ＶＳＳＣを固定し、モード指定信号を“１”にする。これにより、リングオシレータを構成する各インバータの出力ノードが順次選択されてモニタ信号線ＭＯＮに接続され、半導体集積回路の外部に各インバータの出力ノードの電圧が出力される。この各出力ノードの電圧を確認することにより、リングオシレータを停止させている原因となっているインバータを求める。このインバータの電気的特性を詳細に調べることにより、動作不良を生じさせるプロセス上の原因を調べるのである。
【００３９】
＜第３実施形態＞
本実施形態では、上記第２実施形態（図３）におけるモニタユニットＭＵとして、図４に示すモニタユニットＭＵｂを用いる。図示のように、モニタユニットＭＵｂは、インバータチェーンを構成する各インバータの出力ノードとモニタ信号線ＭＯＮとの間に直列に介挿された２個のＮチャネルトランジスタＮＴＹおよびＮＴＸにより構成されている。
【００４０】
ここで、ＮチャネルトランジスタＮＴＹのゲートは図３におけるアドレス一致線ＡＹｊ（ｊ＝０〜ｎ−１）のいずれかであるアドレス一致線ＡＹに接続され、ＮチャネルトランジスタＮＴＸのゲートは図３におけるアドレス一致線ＡＸｉ（ｉ＝０〜ｍ−１）のいずれかであるアドレス一致線ＡＸに接続されている。
【００４１】
そして、モニタユニットＭＵｂでは、アドレス一致線ＡＹおよびＡＸの両方がアクティブレベルとなるとき、ＮチャネルトランジスタＮＴＹおよびＮＴＸの両方がＯＮとなり、インバータ（図４の例ではインバータＩＮＶ１）の出力ノードがＮチャネルトランジスタＮＴＹおよびＮＴＸを直列に介してモニタ信号線ＭＯＮに接続される。従って、ＸアドレスおよびＹアドレスにより指定されたインバータの出力ノードの電圧を図３におけるモニタ電極から確認することが可能である。
【００４２】
ここで、アドレス一致線ＡＹおよびＡＸにアクティブレベルである電圧ＶＤＤが出力され、ＮチャネルトランジスタＮＴＹおよびＮＴＸがＯＮになっている状態において、モード信号線ＭＯＮのレベルの上限は、電圧ＶＤＤからＮチャネルトランジスタの閾値電圧Ｖｔｈｎを差し引いた電圧ＶＤＤ−Ｖｔｈｎとなる。何故ならばモード信号線ＭＯＮの電圧がこの電圧ＶＤＤ−Ｖｔｈｎ以上になると、ＮチャネルトランジスタＮＴＹおよびＮＴＸのゲート−ソース間電圧がＶｔｈｎ以下となり、ＮチャネルトランジスタＮＴＹおよびＮＴＸがＯＦＦとなるからである。従って、インバータの出力ノードが取りうる電圧の範囲が０Ｖ〜ＶＤＤＣである場合には、この全範囲においてインバータの出力ノードの電圧を正確に測定できるようにするため、ＮチャネルトランジスタＮＴＹおよびＮＴＸのゲート電圧となる電源電圧ＶＤＤをインバータチェーン用電源電圧ＶＤＤＣよりも閾値Ｖｔｈｎ以上高くすることが求められる。
【００４３】
また、ＮチャネルトランジスタＮＴＹ、ＮＴＸおよびこれらに対するゲート電圧を制御する周辺回路は高い電圧が印加されるので、０．５Ｖ系の低電圧トランジスタよりは、例えば１．８Ｖ系の高電圧トランジスタを用いるのが好ましい。
【００４４】
＜第４実施形態＞
前掲図１のモニタユニットＭＵａおよび前掲図４のモニタユニットＭＵｂは、モニタ対象であるインバータの出力ノードをモニタ信号線ＭＯＮに接続し、インバータの出力電圧をモニタ信号線ＭＯＮに直接出力させるものであった。これらのモニタユニットＭＵａおよびＭＵｂを用いたモニタ方法は、インバータの出力電圧をモニタ電極に出力するものであるので、モニタ対象であるインバータの出力電圧を高精度で測定することができる。しかし、その反面、モニタユニットＭＵａまたはＭＵｂがインバータの出力ノードにモニタ信号線ＭＯＮを接続したとき、モニタ信号線ＭＯＮの配線寄生容量がインバータの負荷となり、リングオシレータの測定に影響を与える可能性がある。例えばリングオシレータの１つのインバータの出力ノードをモニタユニットＭＵａまたはＭＵｂによりモニタ信号線ＭＯＮに接続し、リングオシレータの発振時におけるインバータの出力波形をモニタ信号線を介して観測している場合において、モニタ信号線ＭＯＮに介在する配線寄生容量がリングオシレータの発振動作に影響を与える場合もある。また、電源電圧ＶＤＤＣの低下によりリングオシレータの発振が停止した状態において、リングオシレータの各インバータの出力ノードを順次切り換えてモニタリングする際、切り換えの都度、あるインバータの出力ノードからモニタ信号線ＭＯＮが切り離され、別のインバータの出力ノードにモニタ信号線ＭＯＮが接続される、ということが起こる。その際、インバータの出力ノードに雑音が与えられ、各インバータの出力ノードの電圧が変わる可能性もある。本実施形態はこの問題に対処するものである。
【００４５】
本実施形態では、上記第２実施形態（図３）におけるモニタユニットＭＵとして、図５に示すモニタユニットＭＵｃを用いる。図５に示すように、本実施形態におけるモニタユニットＭＵｃは、ＮチャネルトランジスタＭＯＮＴと、デコードスイッチＤＳＷとにより構成されている。
【００４６】
ここで、ＮチャネルトランジスタＭＯＮＴは、モニタ対象であるインバータ（図５の例ではインバータＩＮＶ１）の出力ノードにゲートが接続され、電源線ＶＳＮにソースが接続されている。この電源線ＶＳＮは、例えばインバータチェーン以外の回路に低電位電源電圧ＶＳＳを供給するためのボンディングパッドに接続されている。
【００４７】
そして、デコードスイッチＤＳＷは、ＮチャネルトランジスタＭＯＮＴのドレインとモニタ信号線ＭＯＮとの間に介挿されている。このデコードスイッチＤＳＷは、例えば前掲図１のアドレス一致検出部ＡＤＥＴとスイッチＳＷとからなる回路により構成されている。さらに詳述すると、モニタユニットＭＵｃのデコードスイッチＤＳＷは、ＮチャネルトランジスタＭＯＮＴのドレインとモニタ信号線ＭＯＮとの間に介挿されたスイッチＳＷと、アドレス一致検出部ＡＤＥＴを有している。ここで、アドレス一致検出部ＡＤＥＴは、アドレス一致信号ＡＹおよびＡＸの両方がアクティブレベルになることにより、スイッチＳＷをＯＮとし、ＮチャネルトランジスタＭＯＮＴのドレインをモニタ信号線ＭＯＮに接続するのである。
【００４８】
このモニタ信号線ＭＯＮがＮチャネルトランジスタＭＯＮＴのドレインに接続された状態では、モニタ電極からモニタ信号線ＭＯＮを介してＮチャネルトランジスタＭＯＮＴにドレイン電流を流し込むことができる。その際、ＮチャネルトランジスタＭＯＮＴのコンダクタンスは、モニタ対象であるインバータの出力ノードの電圧に依存して大きくなる。従って、例えばリングオシレータにおける１つのインバータの出力ノードをモニタ対象とし、リングオシレータを動作させる場合において、モニタ電極に所定の電圧を与えてモニタ電極から流れ込む電流の変化を監視することにより、リングオシレータが正常に発振しているか否かを半導体集積回路外部から監視することができる。この状態において、モニタ対象であるインバータの出力ノードには後段のインバータの他にＮチャネルトランジスタＭＯＮＴが接続されているのみなので、インバータの負荷は軽く、リングオシレータの動作への影響は僅かである。従って、リングオシレータの動作に大きな影響を与えることなく、リングオシレータの発振限界となる電源電圧ＶＤＤＣの下限値を求めることができる。
【００４９】
また、電源電圧ＶＤＤＣが低下し、リングオシレータの発振が止まった状態では、モニタ対象とするインバータを切り換えつつ、インバータ毎に、モニタ電極に与える電圧（≒ＮチャネルトランジスタＭＯＮＴのドレイン電圧）とモニタ電極に流れ込む電流（＝ＮチャネルトランジスタＭＯＮＴのドレイン電流）とを測定すればよい。ここで、別に用意された、トランジスタＭＯＮＴと同一サイズのトランジスタの特性（例えばＶＧ−ＩＤ特性）を測定しておけば、その測定結果からモニタ対象であるインバータの出力ノードの電圧を推定することができる。ここで、モニタ対象とするインバータの出力ノードを切り換えたとしても、リングオシレータの各インバータの負荷の状態は変化しない。従って、モニタ対象の切り換えがリングオシレータの状態に悪影響を与えることはない。
【００５０】
次に図６を参照し、本実施形態によるモニタユニットＭＵｃを利用したインバータの出力電圧のモニタ方法の具体例について説明する。図６（ａ）は、ＮチャネルトランジスタＭＯＮＴにおいて、バックゲートバイアスが０Ｖの状態におけるゲート電圧ＶＣＧとドレイン電流Ｉｄとの関係を例示する図である。そして、図６（ｂ）に示すモニタ方法では、モニタ電極およびデコードスイッチＤＳＷを介してＮチャネルトランジスタＭＯＮＴのドレインに電圧ＶＤ＝０．０５Ｖを与え、電源線ＶＳＮを介して同ＮチャネルトランジスタＭＯＮＴのソースに電圧ＶＳ＝０Ｖを与えている。ここで、モニタ電極を介して与える電圧ＶＤを０．０５Ｖという低い電圧にしているのは、デコードスイッチＤＳＷのＯＮ／ＯＦＦが切り換わるときにＮチャネルトランジスタＭＯＮＴのドレインおよびゲート間のカップリング容量を介してインバータチェーンのインバータの出力ノードに伝搬するスイッチングノイズを極力小さくするためである。
【００５１】
この図６（ａ）および（ｂ）に示す例において図６（ａ）に示すＶＣＧ−Ｉｄ特性が既知である場合、図６（ａ）に例示すように、モニタ電極を介して流れ込む電流Ｉｄ１を測定すれば、この電流Ｉｄ１からモニタ対象のインバータの出力電圧ＶＣＧが０．３Ｖであることを推定することができる。
【００５２】
ところで、モニタ対象であるインバータの出力電圧ＶＣＧがＮチャネルトランジスタＭＯＮＴの閾値電圧Ｖｔｈｎ以下である領域では、図６（ａ）に示すように、ＮチャネルトランジスタＭＯＮＴのドレイン電流Ｉｄは０となる。従って、この領域では、モニタ電極から流れ込む電流に基づいてインバータの出力電圧ＶＣＧを推定することはできない。
【００５３】
そこで、モニタ対象であるインバータの出力電圧を広い範囲において精度良く測定するために、ＮチャネルトランジスタＭＯＮＴの実効的な閾値電圧が０Ｖ以下となるように、ＮチャネルトランジスタＭＯＮＴに負のバックゲートバイアスを与える。図６（ｄ）に示す例では、基板電圧ＶＢが０Ｖであるのに対して、ＮチャネルトランジスタＭＯＮＴのソース電圧ＶＳＮを−０．２Ｖとし、−０．２Ｖのバックゲート電圧ＶＳＢを発生させ、ＮチャネルトランジスタＭＯＮＴの実効的な閾値電圧を０Ｖ以下まで低下させている。また、ＮチャネルトランジスタＭＯＮＴのソース電圧ＶＳＮを−０．２Ｖとしたことに伴い、モニタ電極から与えるドレイン電圧ＶＤを−０．１５Ｖとしている。このようにすることで、図６（ｃ）に例示するように、インバータの出力電圧ＶＣＧが０Ｖであるときにもドレイン電流ＩｄがＮチャネルトランジスタＭＯＮＴに流れ、インバータの出力電圧ＶＣＧが０Ｖ以上の広い範囲の領域において、ドレイン電流Ｉｄが出力電圧ＶＣＧの増加に応じて直線的に増加する。従って、広い範囲において、ドレイン電流Ｉｄからインバータの出力電圧ＶＣＧを精度良く推定することができる。図６（ｃ）に示す例では、モニタ電極を介して流れ込む微弱なドレイン電流Ｉｄ２が測定され、このドレイン電流Ｉｄ２からモニタ対象であるインバータの出力電圧ＶＣＧが０．０５Ｖと推定されている。
【００５４】
なお、ＮチャネルトランジスタＭＯＮＴのソースを形成するｎ＋拡散層と基板との間の順方向電圧ＶＦは約０．６Ｖであるので、ＮチャネルトランジスタＭＯＮＴに与えるバックゲート電圧はこの順方向電圧以下とすることが好ましい。
【００５５】
＜第５実施形態＞
図７はこの発明の第５実施形態である素子評価用半導体集積回路の構成を示す回路図、図８は同素子評価用半導体集積回路の一部の構成を詳細に示す回路図である。本実施形態は、インバータチェーン１００を構成する各インバータの入出力伝達特性および個々のインバータを構成するＮチャネルトランジスタおよびＰチャネルトランジスタの電気的特性を個別的に測定することができるように上記第２実施形態に改良を加えたものである。
【００５６】
本実施形態では、インバータチェーン１００に電源電圧を供給するための給電系統として、高電位電源電圧ＶＤ１および低電位電源電圧ＶＳ１を供給するための各電極（ボンディングパッド）およびこれらに接続された電源線からなる第１の電源給電系統と、高電位電源電圧ＶＤ２および低電位電源電圧ＶＳ２を供給するための各電極（ボンディングパッド）およびこれらに接続された電源線からなる第２の電源給電系統とが設けられている。そして、インバータチェーン１００を構成するインバータの各行に沿って、電源電圧ＶＤ１、ＶＤ２、ＶＳ１およびＶＳ２を各々供給するための各電源線が各々配線されている。また、本実施形態では、モニタ電極が２個設けられ、これらのモニタ電極に各々接続されたモニタ信号線ＭＯＮ１およびＭＯＮ２が、インバータチェーン１００を構成するインバータの各行に沿って配線されている。
【００５７】
上記第２実施形態と同様、インバータチェーン１００における各インバータはリングオシレータを構成している。リングオシレータを構成する各インバータは、同リングオシレータにおける信号の伝搬方向に沿った通し番号を有している。図７に示す例では、左上のインバータがリングオシレータにおける１番目のインバータとなっている。そして、リングオシレータの信号の伝搬方向に沿って、１番目のインバータから順に各インバータを数えていった場合において、奇数番のインバータでは、そのインバータの出力ノードとモード信号線ＭＯＮ１との間にモニタユニットＭＵが介挿され、偶数番のインバータでは、そのインバータの出力ノードとモード信号線ＭＯＮ２との間にモニタユニットＭＵが介挿されている。ここで、モニタユニットＭＵは、例えば前掲図１のモニタユニットＭＵａまたは前掲図４のモニタユニットＭＵｂである。また、奇数番のインバータには上記第１の電源給電系統を介して高電位電源電圧ＶＤ１および低電位電源電圧ＶＳ１が与えられ、偶数番のインバータには上記第２の電源給電系統を介して高電位電源電圧ＶＤ２および低電位電源電圧ＶＳ２が与えられる。
【００５８】
インバータチェーン１００が占める領域内には、Ｙ方向に沿って互いに離間して、ｎ組のＹアドレス一致線ペアＡＹｏ（ｊ）（ｊ＝０〜ｎ−１）およびＡＹｅ（ｊ）（ｊ＝０〜ｎ−１）が配線されている。また、インバータチェーン１００が占める領域内には、Ｘ方向に沿って互いに離間して、ｍ組のＸアドレス一致線ペアＡＸｏ（ｉ）（ｉ＝０〜ｍ−１）およびＡＸｅ（ｉ）（ｉ＝０〜ｍ−１）が配線されている。ここで、各組のＹアドレス一致線ペアＡＹｏ（ｊ）およびＡＹｅ（ｊ）は、Ｙアドレスがｊである各インバータの各出力ノードの近傍を縫うように配線されている。これらのＹアドレスがｊである各インバータのうちリングオシレータにおいて奇数番のインバータとなっているものの出力ノードに接続されたモニタユニットＭＵにはＹアドレス一致線ＡＹｏ（ｊ）が接続され、偶数番のインバータとなっているものの出力ノードに接続されたモニタユニットＭＵにはＹアドレス一致線ＡＹｅ（ｊ）が接続されている。また、各組のＸアドレス一致線ペアＡＸｏ（ｉ）およびＡＸｅ（ｉ）は、Ｘアドレスがｉである各インバータの各出力ノードの近傍を縫うように配線されている。これらのＸアドレスがｉである各インバータのうちリングオシレータにおいて奇数番のインバータとなっているものの出力ノードに接続されたモニタユニットＭＵにはＸアドレス一致線ＡＸｏ（ｉ）が接続され、偶数番のインバータとなっているものの出力ノードに接続されたモニタユニットＭＵにはＸアドレス一致線ＡＸｅ（ｉ）が接続されている。
【００５９】
本実施形態において、１種類のＹアドレスｊについて、２本のＹアドレス一致線ＡＹｏ（ｊ）およびＡＹｅ（ｊ）を設けているのは、例えば図７のインバータチェーンの最上行の左端のインバータの出力ノードとその下の行の左端のインバータの出力ノードの組等、Ｙアドレスを同じくする２個の出力ノードを同時にモニタ対象にすることを可能にするためである。また、１種類のＸアドレスｉについて、２本のＸアドレス一致線ＡＸｏ（ｉ）およびＡＸｅ（ｉ）を設けているのは、例えば図７のインバータチェーンの最上行の左端のインバータの出力ノードとその右隣のインバータの出力ノードの組等、Ｘアドレスを同じくする２個の出力ノードを同時にモニタ対象にすることを可能にするためである。モニタ対象を選択するための回路については後述する。
【００６０】
図８には、インバータチェーン１００における個々のインバータとモニタユニットＭＵとモニタ信号線ＭＯＮ１およびＭＯＮ２との接続状態、各インバータとそれらに供給される電源電圧ＶＤ１、ＶＤ２、ＶＳ１およびＶＳ２との関係、各モニタユニットＭＵと、アドレス一致線ＡＹｏ（ｊ）、ＡＹｅ（ｊ）、ＡＸｏ（ｉ）、ＡＸｅ（ｉ）との接続状態が詳細に例示されている。この図８において、ＩＮＶ１〜ＩＮＶ４は、図７における最上行の左端から並んだ４個のインバータである。これらのインバータＩＮＶ１〜ＩＮＶ４の各出力ノードのＸアドレスｉはいずれも「０」である。また、インバータＩＮＶ１〜ＩＮＶ４の各出力ノードのＹアドレスｊは、各々「０」〜「３」となっている。
【００６１】
ここで、インバータＩＮＶ１およびＩＮＶ３は、リングオシレータにおいて奇数番のインバータである。従って、インバータＩＮＶ１の出力ノードとモニタ信号線ＭＯＮ１との間にモニタユニットＭＵ１が介挿され、インバータＩＮＶ３の出力ノードとモニタ信号線ＭＯＮ１との間にモニタユニットＭＵ３が介挿されている。そして、モニタユニットＭＵ１にはアドレス一致線ＡＹｏ（０）およびＡＸｏ（０）が接続され、モニタユニットＭＵ３にはアドレス一致線ＡＹｏ（２）およびＡＸｏ（０）が接続されている。また、インバータＩＮＶ１およびＩＮＶ３には高電位電源電圧ＶＤ１および低電位電源電圧ＶＳ１が与えられるようになっている。
【００６２】
一方、インバータＩＮＶ２およびＩＮＶ４は、リングオシレータにおいて偶数番のインバータである。従って、インバータＩＮＶ２の出力ノードとモニタ信号線ＭＯＮ２との間にモニタユニットＭＵ２が介挿され、インバータＩＮＶ４の出力ノードとモニタ信号線ＭＯＮ２との間にモニタユニットＭＵ４が介挿されている。そして、モニタユニットＭＵ２にはアドレス一致線ＡＹｅ（１）およびＡＸｅ（０）が接続され、モニタユニットＭＵ４にはアドレス一致線ＡＹｅ（３）およびＡＸｅ（０）が接続されている。また、インバータＩＮＶ２およびＩＮＶ４には高電位電源電圧ＶＤ２および低電位電源電圧ＶＳ２が与えられるようになっている。
【００６３】
図７において、モニタアドレス発生部ＭＡＧＢは、インバータチェーン１００の各インバータのうちモニタ対象とするインバータの出力ノードのＸアドレスおよびＹアドレスを１組または２組発生する回路である。このモニタアドレス発生部ＭＡＧＢには、２個のモード電極と、クロック電極と、プリセット電極が接続されている。モニタアドレス発生部ＭＡＧＢには、モード電極を介してモード指定信号が与えられ、クロック電極を介してクロックが与えられる。
【００６４】
モード指定信号が“００”であるとき、モニタアドレス発生部ＭＡＧＢは、クロックのカウントを行わず、カウンタのカウント値を「０」とし、リングオシレータにおいてこのカウント値＝「０」に対応した順位（１番）を持ったインバータの出力ノードのＸアドレスおよびＹアドレスを生成し、奇数番アドレスデータとして出力する。モード指定信号が“０１”であるとき、モニタアドレス発生部ＭＡＧＢは、クロックのカウントを行い、リングオシレータ内においてカウント値が示す順位を持ったインバータの出力ノードのＸアドレスおよびＹアドレスを生成する。そして、カウント値が示す順位が奇数番であるときは、生成したＸアドレスおよびＹアドレスを奇数番アドレスデータとして出力し、順位が偶数番であるときは、生成したＸアドレスおよびＹアドレスを偶数番アドレスデータとして出力する。すなわち、カウント値が「０」のときはリングオシレータにおいて１番目のインバータの出力ノードのＸアドレスおよびＹアドレスを奇数番アドレスデータとして出力し、カウント値が「１」のときは２番目のインバータの出力ノードのＸアドレスおよびＹアドレスを偶数番アドレスデータとして出力し、…という具合に、リングオシレータにおける各インバータの出力ノードのＸアドレスおよびＹアドレスをクロックに同期して奇数番アドレスデータまたは偶数番アドレスデータとして順次出力するのである。
【００６５】
モード指定信号が“１０”であるとき、モニタアドレス発生部ＭＡＧＢは、プリセットデータをプリセット電極から受け取って、クロックのカウントを行うカウンタにカウント値としてプリセットし、このカウント値が示す順位を持ったインバータの出力ノードのＸアドレスおよびＹアドレスを生成する。そして、カウント値が示す順位が奇数番であるときは、生成したＸアドレスおよびＹアドレスを奇数番アドレスデータとして出力し、順位が偶数番であるときは、生成したＸアドレスおよびＹアドレスを偶数番アドレスデータとして出力する。
【００６６】
モード指定信号が“１１”であるとき、モニタアドレス発生部ＭＡＧＢは、プリセットデータをプリセット電極から受け取って、クロックのカウントを行うカウンタにカウント値としてプリセットし、このカウント値が示す順位のインバータの出力ノードのＸアドレスおよびＹアドレスを生成するとともに、順位が１つ前のインバータの出力ノードのＸアドレスおよびＹアドレスを生成する。そして、生成した二組のＸアドレスおよびＹアドレスの組の各々を奇数番アドレスデータまたは偶数番アドレスデータとして出力する。
【００６７】
ＹデコーダＹＤＥＣｊ（ｊ＝０〜ｎ−１）は、Ｙ方向に沿って配置され、Ｙアドレス一致線ＡＹｏ（ｊ）（ｊ＝０〜ｎ−１）およびＡＹｅ（ｊ）（ｊ＝０〜ｎ−１）に各々接続されており、全体としてＹアドレスデコード回路を構成している。ＹデコーダＹＤＥＣｊ（ｊ＝０〜ｎ−１）の各々は、モニタアドレス発生部ＭＡＧＢから奇数番アドレスデータが出力されており、かつ、その奇数番アドレスデータにおけるＹアドレスがｊであるときにＹアドレス一致線ＡＹｏ（ｊ）をアクティブレベルとする。また、ＹデコーダＹＤＥＣｊ（ｊ＝０〜ｎ−１）の各々は、モニタアドレス発生部ＭＡＧＢから偶数番アドレスデータが出力されており、かつ、その偶数番アドレスデータにおけるＹアドレスがｊであるときにＹアドレス一致線ＡＹｅ（ｊ）をアクティブレベルとする。
【００６８】
ＸデコーダＸＤＥＣｉ（ｉ＝０〜ｍ−１）は、Ｘ方向に沿って配置され、Ｘアドレス一致線ペアＡＸｏ（ｉ）（ｉ＝０〜ｍ−１）およびＡＸｅ（ｉ）（ｉ＝０〜ｍ−１）に各々接続されており、全体としてＸアドレスデコード回路を構成している。ＸデコーダＸＤＥＣｉ（ｉ＝０〜ｍ−１）の各々は、モニタアドレス発生部ＭＡＧＢから奇数番アドレスデータが出力されており、かつ、その奇数番アドレスデータにおけるＸアドレスがｉであるときにＸアドレス一致線ＡＸｏ（ｉ）をアクティブレベルとする。また、ＸデコーダＸＤＥＣｉ（ｉ＝０〜ｍ−１）の各々は、モニタアドレス発生部ＭＡＧＢから偶数番アドレスデータが出力されており、かつ、その偶数番アドレスデータにおけるＸアドレスがｉであるときにＸアドレス一致線ＡＸｅ（ｉ）をアクティブレベルとする。
【００６９】
本実施形態の特徴は、モード指定信号が“１１”である場合におけるモニタユニットの選択動作にある。ここで、具体例を挙げ、このモニタユニットの選択動作を説明する。まず、モード指定信号“１１”が与えられた状態において、プリセットデータ「０」がモニタアドレス発生部ＭＡＧＢに与えられたとする。この場合、モニタ対象は、図７のインバータチェーンの最上行の左端のインバータの出力ノードとその下の行の左端のインバータの出力ノードとなる。そこで、モニタアドレス発生部ＭＡＧＢは、次の奇数番アドレスデータと偶数番アドレスデータの両方を出力する。
奇数番アドレスデータ：Ｘアドレスｉ＝０、Ｙアドレスｊ＝０
偶数番アドレスデータ：Ｘアドレスｉ＝１、Ｙアドレスｊ＝０
この結果、ＹデコーダＹＤＥＣ０により、Ｙアドレス一致線ＡＹｏ（０）がアクティブレベルとされ、ＸデコーダＸＤＥＣ０によりＸアドレス一致線ＡＸｏ（０）がアクティブレベルとされ、最上行左端のインバータの出力ノードがモニタ信号線ＭＯＮ１に接続される。また、ＹデコーダＹＤＥＣ０により、Ｙアドレス一致線ＡＹｅ（０）がアクティブレベルとされ、ＸデコーダＸＤＥＣ１によりＸアドレス一致線ＡＸｅ（１）がアクティブレベルとされ、第２行左端のインバータの出力ノードがモニタ信号線ＭＯＮ２に接続される。
【００７０】
次に、モード指定信号“１１”が与えられた状態において、プリセットデータ「１」がモニタアドレス発生部ＭＡＧＢに与えられたとする。この場合、モニタ対象は、図７のインバータチェーンの最上行の左端のインバータの出力ノードとその右隣のインバータの出力ノードとなる。そこで、モニタアドレス発生部ＭＡＧＢは、次の奇数番アドレスデータと偶数番アドレスデータの両方を出力する。
奇数番アドレスデータ：Ｘアドレスｉ＝０、Ｙアドレスｊ＝０
偶数番アドレスデータ：Ｘアドレスｉ＝０、Ｙアドレスｊ＝１
この結果、ＹデコーダＹＤＥＣ０により、Ｙアドレス一致線ＡＹｏ（０）がアクティブレベルとされ、ＸデコーダＸＤＥＣ０によりＸアドレス一致線ＡＸｏ（０）がアクティブレベルとされ、最上行左端のインバータの出力ノードがモニタ信号線ＭＯＮ１に接続される。また、ＹデコーダＹＤＥＣ１により、Ｙアドレス一致線ＡＹｅ（１）がアクティブレベルとされ、ＸデコーダＸＤＥＣ０によりＸアドレス一致線ＡＸｅ（０）がアクティブレベルとされ、最上行左から２番目のインバータの出力ノードがモニタ信号線ＭＯＮ２に接続される。
【００７１】
以上の構成において、インバータチェーン１００以外の制御回路には、インバータチェーン１００用のものとは別のボンディングパッドおよび電源線を介して高電位電源電圧ＶＤＤおよび低電位電源電圧ＶＳＳが供給される。
【００７２】
次に本実施形態による素子評価用半導体集積回路の評価方法の例を説明する。まず、モード指定信号を“００”とする。そして、インバータチェーン１００以外の回路に対する電源電圧ＶＤＤ−ＶＳＳを十分に高く維持した状態で、インバータチェーン１００に対する電源電圧ＶＤ１−ＶＳ１およびＶＤ２−ＶＳ２を徐々に低下させる。この間、リングオシレータであるインバータチェーン１００の発振動作を確認する。具体的にはモニタ信号線ＭＯＮ１を介して半導体集積回路外部に出力されるリングオシレータの１番目のインバータの出力ノードの電圧を観測する。
【００７３】
モニタ電極の出力信号波形からリングオシレータの発振が止まったことを確認すると、リングオシレータに対する電源電圧ＶＤ１−ＶＳ１およびＶＤ２−ＶＳ２を固定し、モード指定信号を“０１”にする。これにより、リングオシレータを構成する各インバータの出力ノードが順次選択され、奇数番のインバータの出力ノードはモニタ信号線ＭＯＮ１に、偶数番のインバータの出力ノードはモニタ信号線ＭＯＮ２に接続され、半導体集積回路の外部に各インバータの出力ノードの電圧が出力される。この各出力ノードの電圧を確認することにより、動作不能の状態にあり、リングオシレータを停止させている原因となっているインバータの順位を求める。
【００７４】
リングオシレータにおいて動作不能となっているインバータの順位が判明した場合において、念のため、そのインバータの出力電圧を確認したい場合には、モード指定信号を“１０”とし、そのインバータの順位を示すカウント値（順位から１を差し引いたデータ）をプリセットデータとしてプリセット電極からモニタアドレス発生部ＭＡＧＢに与える。これにより当該インバータの出力ノードがモニタ信号線ＭＯＮ１またはＭＯＮ２に接続される。従って、当該インバータの出力電圧を確認することができる。
【００７５】
次に、図９を参照し、リングオシレータにおける所望のインバータの入出力伝達特性を測定する方法およびそのインバータにおけるＮチャネルトランジスタ、Ｐチャネルトランジスタの電気的特性を測定する方法について説明する。
【００７６】
測定対象であるインバータが例えば図８におけるインバータＩＮＶ２である場合、このインバータＩＮＶ２は、偶数番のインバータであるので、電源電圧ＶＤ２およびＶＳ２が与えられており、その前後のインバータには電源電圧ＶＤ１およびＶＳ１が与えられている。そこで、電源電圧ＶＤ１およびＶＳ１をＯＦＦにして、電源電圧ＶＤ１およびＶＳ１を供給するための各電源線を開放状態とする。そして、モード指定信号を“１１”とし、インバータＩＮＶ２の順位に対応したカウント値「１」をプリセットデータとしてモニタアドレス発生部ＭＡＧＢに与える。これによりモニタアドレス発生部ＭＡＧＢからインバータＩＮＶ１の出力ノードのＸアドレスおよびＹアドレスが奇数番アドレスデータとして出力され、インバータＩＮＶ２の出力ノードのＸアドレスおよびＹアドレスが偶数番アドレスデータとして出力される。この結果、インバータＩＮＶ１の出力ノード（すなわち、測定対象であるインバータＩＮＶ２の入力ノード）がモニタユニットＭＵ１を介してモニタ信号線ＭＯＮ１に接続され、測定対象であるインバータＩＮＶ２の出力ノードがモニタユニットＭＵ２を介してモニタ信号線ＭＯＮ２に接続される。この状態において、外部からモニタ信号線ＭＯＮ１に与える入力電圧ＶＩＮ（すなわち、インバータＩＮＶ２の入力電圧）を変化させつつ、モニタ出力線ＭＯＮ２に出力される出力電圧ＶＯＵＴ（すなわち、インバータＩＮＶ２の出力電圧）を外部から観測すれば、インバータＩＮＶ２の入出力伝達特性を得ることができる。
【００７７】
測定対象であるインバータが例えば図８におけるインバータＩＮＶ３である場合、このインバータＩＮＶ３は、奇数番のインバータであるので、電源電圧ＶＤ１およびＶＳ１が与えられており、その前後のインバータには電源電圧ＶＤ２およびＶＳ２が与えられている。そこで、電源電圧ＶＤ２およびＶＳ２をＯＦＦにして、電源電圧ＶＤ２およびＶＳ２を供給するための各電源線を開放状態とする。そして、モード指定信号を“１１”とし、インバータＩＮＶ３の順位に対応したカウント値「２」をプリセットデータとしてモニタアドレス発生部ＭＡＧＢに与える。これによりモニタアドレス発生部ＭＡＧＢからインバータＩＮＶ３の出力ノードのＸアドレスおよびＹアドレスが奇数番アドレスデータとして出力され、インバータＩＮＶ２の出力ノードのＸアドレスおよびＹアドレスが偶数番アドレスデータとして出力される。この結果、インバータＩＮＶ２の出力ノード（すなわち、測定対象であるインバータＩＮＶ３の入力ノード）がモニタユニットＭＵ２を介してモニタ信号線ＭＯＮ２に接続され、測定対象であるインバータＩＮＶ３の出力ノードがモニタユニットＭＵ３を介してモニタ信号線ＭＯＮ１に接続される。この状態において、外部からモニタ信号線ＭＯＮ２に与える入力電圧ＶＩＮ（すなわち、インバータＩＮＶ３の入力電圧）を変化させつつ、モニタ出力線ＭＯＮ１に出力される出力電圧ＶＯＵＴ（すなわち、インバータＩＮＶ３の出力電圧）を外部から観測すれば、インバータＩＮＶ３の入出力伝達特性を得ることができる。
【００７８】
次にトランジスタの電気的特性の測定方法を説明する。測定対象がインバータＩＮＶ２のＰチャネルトランジスタＴＰ２である場合、インバータＩＮＶ２の入出力伝達特性の測定の場合と同様に、電源電圧ＶＤ１およびＶＳ１をＯＦＦとし、インバータＩＮＶ１の出力ノードをモニタユニットＭＵ１を介してモニタ信号線ＭＯＮ１に接続し、インバータＩＮＶ２の出力ノードをモニタユニットＭＵ２を介してモニタ信号線ＭＯＮ２に接続する。さらに電源電圧ＶＳ２をＯＦＦにして、ＮチャネルトランジスタＴＮ２のドレイン電流の流路を開放する。この状態において、外部からモニタ信号線ＭＯＮ１を介してＰチャネルトランジスタＴＰ２にゲート電圧Ｖｇを与え、モニタ信号線ＭＯＮ２を介してＰチャネルトランジスタＴＰ２にドレイン電圧Ｖｄを与える。そして、外部からモニタ信号線ＭＯＮ２を介してＰチャネルトランジスタＴＰ２に流れるドレイン電流を測定する。
【００７９】
一方、測定対象がインバータＩＮＶ２のＮチャネルトランジスタＴＮ２である場合には、ＰチャネルトランジスタＴＰ２の場合と同様、電源電圧ＶＤ１およびＶＳ１をＯＦＦとし、インバータＩＮＶ１の出力ノードをモニタユニットＭＵ１を介してモニタ信号線ＭＯＮ１に接続し、インバータＩＮＶ２の出力ノードをモニタユニットＭＵ２を介してモニタ信号線ＭＯＮ２に接続する。さらに電源電圧ＶＤ２をＯＦＦにして、ＰチャネルトランジスタＴＰ２のドレイン電流の流路を開放する。この状態において、外部からモニタ信号線ＭＯＮ１を介してＮチャネルトランジスタＴＮ２にゲート電圧Ｖｇを与え、モニタ信号線ＭＯＮ２を介してＮチャネルトランジスタＴＮ２にドレイン電圧Ｖｄを与える。そして、外部からモニタ信号線ＭＯＮ２を介してＮチャネルトランジスタＴＮ２に流れるドレイン電流を測定する。
【００８０】
以上のように、本実施形態によれば、リングオシレータに対する電源電圧を低下させた結果、リングオシレータの発振が停止した場合に、リングオシレータにおいて動作不能となっているインバータを容易に判定することができるとともに、そのインバータに入出力伝達特性、そのインバータを構成するＰチャネルトランジスタおよびＮチャネルトランジスタの電気的特性を容易に測定することができる。
【００８１】
＜第６実施形態＞
図１０は、この発明による素子評価用半導体集積回路に適したダブルＷＥＬＬ構造の半導体チップの構成例を示す断面図である。
【００８２】
この例では、ｐ型の半導体基板Ｐ−Ｓｕｂにｎ型の第１のウェルＤＥＥＰ−ＮＷＥＬＬが形成される。この第１のウェルＤＥＥＰ−ＮＷＥＬＬの内側の領域が０．５Ｖ系のトランジスタが構成される０．５Ｖ系ＭＯＳ領域となっている。また、第１のウェルＤＥＥＰ−ＮＷＥＬＬの外側の領域が１．８Ｖ系のトランジスタが構成される１．８Ｖ系ＭＯＳ領域となっている。そして、第１のウェルＤＥＥＰ−ＮＷＥＬＬ内には、第１のウェルＤＥＥＰ−ＮＷＥＬＬよりも浅いｐ型の第２のウェルＰＷＥＬＬが形成されている。一方、半導体基板Ｐ−Ｓｕｂにおける第１のウェルＤＥＥＰ−ＮＷＥＬＬが形成されていない領域には、ｎ型の第３のウェルＮＷＥＬＬが形成されている。
【００８３】
そして、上記第１〜第５実施形態におけるインバータチェーンを構成する各トランジスタは、図１０の右半分に示す０．５Ｖ系ＭＯＳ領域に形成される。さらに詳述すると、同インバータチェーンにおけるＰチャネルトランジスタは、第１のウェルＤＥＥＰ−ＮＷＥＬＬ内の第２のウェルＰＷＥＬＬが形成されていない領域に形成され、インバータチェーンを構成するＮチャネルトランジスタは第２のウェル内ＰＷＥＬＬに形成される。
【００８４】
また、上記第１〜第５実施形態においてインバータチェーン以外の制御回路を構成する各トランジスタは、図１０の左半分に示す１．８Ｖ系ＭＯＳ領域に形成される。さらに詳述すると、同制御回路を構成するＰチャネルトランジスタは、第３のウェルＮＷＥＬＬ内に形成され、同制御回路を構成するＮチャネルトランジスタは半導体基板Ｐ−Ｓｕｂにおいて第１のウェルＤＥＥＰ−ＮＷＥＬＬおよび第３のウェルＮＷＥＬＬのいずれも形成されていない領域内に形成される。
【００８５】
このような構造によれば、１．８Ｖ系ＭＯＳ領域のトランジスタと０．５Ｖ系ＭＯＳ領域のトランジスタとを電気的に分離することができるので、良好にインバータチェーンの測定を行うことができる。この構造を例えば上記第４実施形態（図５）の素子評価用半導体集積回路に採用した場合、ＶＳｕｂ＝ＶＳＳ＝ＶＳＮ＝−０．３Ｖ、ＶＤＤ＝１．８Ｖ、ＶＤ＝−０．２５Ｖ、ＶＳＳＣ＝０Ｖ、ＶＤＤＣ＝０．５Ｖとすることにより、良好な測定を行うことができる。
【００８６】
なお、この例では、１．８Ｖ系ＭＯＳ領域のＮチャネルトランジスタを半導体基板Ｐ−Ｓｕｂに直接形成したが、濃度調整のために、図１０に破線で示すように、別のｐ型のウェルＰＷＥＬＬを形成し、このｐ型のウェル内にＮチャネルトランジスタを形成しても良い。また、この例では、０．５Ｖ系のＰチャネルトランジスタを第１のウェルＤＥＥＰ−ＮＷＥＬＬ内に直接形成したが、濃度調整のために、図１０に破線で示すように、第１のウェルＤＥＥＰ−ＮＷＥＬＬ内に別のｎ型のウェルＮＷＥＬＬを形成し、このウェル内に０．５Ｖ系のＰチャネルトランジスタを形成しても良い。
【００８７】
＜第７実施形態＞
図１１は、この発明による素子評価用半導体集積回路に適したダブルＷＥＬＬ構造の半導体チップの他の構成例を示す断面図である。上記第６実施形態では、半導体基板としてｐ型の基板Ｐ−Ｓｕｂを用いた。これに対し、本実施形態では、ｎ型の半導体基板Ｎ−Ｓｕｂを用いる。
【００８８】
この例では、ｎ型の半導体基板Ｎ−Ｓｕｂにｐ型の第１のウェルＤＥＥＰ−ＰＷＥＬＬが形成される。この第１のウェルＤＥＥＰ−ＰＷＥＬＬの内側の領域が１．８Ｖ系のトランジスタが構成される１．８Ｖ系ＭＯＳ領域となっている。また、第１のウェルＤＥＥＰ−ＰＷＥＬＬの外側の領域が０．５Ｖ系のトランジスタが構成される０．５Ｖ系ＭＯＳ領域となっている。そして、第１のウェルＤＥＥＰ−ＰＷＥＬＬ内には、第１のウェルＤＥＥＰ−ＰＷＥＬＬよりも浅いｎ型の第２のウェルＮＷＥＬＬが形成されている。一方、半導体基板Ｎ−Ｓｕｂにおける第１のウェルＤＥＥＰ−ＰＷＥＬＬが形成されていない領域には、ｐ型の第３のウェルＰＷＥＬＬが形成されている。
【００８９】
そして、上記第１〜第５実施形態において、インバータチェーン以外の制御回路を構成する１．８Ｖ系のＮチャネルトランジスタは、第１のウェルＤＥＥＰ−ＰＷＥＬＬ内の第２のウェルＮＷＥＬＬが形成されていない領域に形成され、インバータチェーン以外の制御回路を構成する１．８Ｖ系のＰチャネルトランジスタは第２のウェルＮＷＥＬＬ内に形成される。また、インバータチェーンを構成する０．５Ｖ系のＮチャネルトランジスタは、第３のウェルＰＷＥＬＬ内に形成され、インバータチェーンを構成する０．５Ｖ系のＰチャネルトランジスタは半導体基板Ｎ−Ｓｕｂにおいて第１のウェルＤＥＥＰ−ＰＷＥＬＬおよび第３のウェルＰＷＥＬＬのいずれも形成されていない領域内に形成される。
本実施形態においても上記第６実施形態と同様な効果が得られる。
【００９０】
なお、この例では、０．５Ｖ系ＭＯＳ領域のＰチャネルトランジスタを半導体基板Ｎ−Ｓｕｂに直接形成したが、濃度調整のために、図１１に破線で示すように、別のｎ型のウェルＮＷＥＬＬを形成し、このｎ型のウェル内にＰチャネルトランジスタを形成しても良い。また、この例では、１．８Ｖ系のＮチャネルトランジスタを第１のウェルＤＥＥＰ−ＰＷＥＬＬ内に直接形成したが、濃度調整のために、図１１に破線で示すように、第１のウェルＤＥＥＰ−ＰＷＥＬＬ内に別のｐ型のウェルＰＷＥＬＬを形成し、このウェル内に１．８Ｖ系のＮチャネルトランジスタを形成しても良い。
【００９１】
以上、この発明の第１〜第７実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
（１）モニタユニットを選択するための手段として、インバータチェーンのインバータ段数と同じステージ数のシフトレジスタを設けてもよい。この態様では、シフトレジスタの各ステージの出力信号をインバータチェーンの各インバータの出力ノードに設けられた各モニタユニットに供給し、シフトレジスタの各ステージの出力信号により各モニタユニットのスイッチのＯＮ／ＯＦＦを制御する。具体的には、シフトレジスタの全ステージをリセット後、ビット“１”をシフトレジスタに順次シフトさせ、各インバータの出力ノードのうちモニタ信号線に接続する出力ノードを順次切り換える。
（２）ＸアドレスとＹアドレスの組み合わせの種類数と、インバータチェーンを構成するインバータの段数は一致してなくてもよい。
（３）上記各実施形態では、ゲートチェーンの一例としてインバータチェーンを用いたが、ＮＡＮＤゲート、ＮＯＲゲート等、インバータ以外の論理ゲートを複数段接続したゲートチェーンを用いて素子評価用半導体集積回路を構成してもよい。
【符号の説明】
【００９２】
ＭＵａ，ＭＵｂ，ＭＵｃ，ＭＵ，ＭＵ１〜ＭＵ４……モニタユニット、ＭＯＮ，ＭＯＮ１，ＭＯＮ２……モニタ信号線、ＳＷ……スイッチ、ＡＤＥＴ……アドレス一致検出部、ＩＢ……入力バッファ、ＯＢ……出力バッファ、１００……インバータチェーン、ＭＡＧＡ，ＭＡＧＢ……モニタアドレス発生部、ＹＤＥＣｊ（ｊ＝０〜ｎ−１）……Ｙデコーダ、ＸＤＥＣｉ（ｉ＝０〜ｍ−１）……Ｘデコーダ、ＡＹ（ｊ）（ｊ＝０〜ｎ−１）……Ｙアドレス一致線、ＡＸ（ｉ）（ｉ＝０〜ｍ−１）……Ｘアドレス一致線、ＮＴＸ，ＮＴＹ，ＭＯＮＴ……Ｎチャネルトランジスタ、ＤＳＷ……デコードスイッチ。
【図１】
0005707813.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005707813.tif 000008
【図８】
0005707813.tif 000009
【図９】
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【図１０】
0005707813.tif 000011
【図１１】
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【図１２】
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【図１３】
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