(57)【特許請求の範囲】
【請求項１】
導電性を有する第１チップ搭載部と、
複数のパッドが配置された第１主面と、前記第１主面とは反対側の第１裏面と、を有し、前記第１裏面が前記第１チップ搭載部に接合された第１半導体チップと、
第２チップ搭載部と、
複数のパッドが配置された第２主面と、前記第２主面とは反対側の第２裏面と、を有し、前記第２裏面が前記第２チップ搭載部に接合された第２半導体チップと、
第１リード部と、
前記第１および第２半導体チップと、前記第１および第２チップ搭載部の少なくとも一部と、前記第１リード部の少なくとも一部と、を封止する封止部と、
を有する半導体装置であって、
前記第１半導体チップには、ドレイン同士が電気的に接続され、かつゲート同士が電気的に接続された第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴが形成され、
前記第２半導体チップには、前記第１および第２ＭＯＳＦＥＴを制御する制御回路が形成され、
前記第１半導体チップの前記第１ＭＯＳＦＥＴは、前記第１主面の第１領域に形成され、
前記第１半導体チップの前記第２ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴに流れる電流検出用の素子であり、かつ、前記第１主面の前記第１領域よりも面積が小さい第２領域に形成され、
前記第１半導体チップの前記第１主面には、前記第１および第２ＭＯＳＦＥＴのゲートに電気的に接続された第１ゲートパッドと、前記第１ＭＯＳＦＥＴのソースに電気的に接続された第１ソースパッドと、前記第２ＭＯＳＦＥＴのソースに電気的に接続された第２ソースパッドと、が形成され、
前記第１半導体チップの前記第１裏面には、前記第１および第２ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が形成され、
平面視において、前記第１半導体チップは、前記第１リード部と前記第２半導体チップとの間に配置され、
前記第１半導体チップの前記第１ソースパッドと前記第１リード部とが、導体板を介して電気的に接続され、
平面視において、前記第１半導体チップの前記第１主面は、前記第２半導体チップ側の第１のチップ辺と、前記第１のチップ辺に対向する第２のチップ辺とを有し、
前記第１半導体チップの前記第１主面において、前記第２領域は、前記第２のチップ辺よりも前記第１のチップ辺に近くなるように配置され、さらに、前記第２ソースパッドが、前記第２領域よりも前記第１のチップ辺の近くになるように配置され、
平面視において、前記第２領域に前記導体板が重ならず、前記第２領域の三辺が前記導体板に囲まれるように、前記導体板が前記第１半導体チップの前記第１ソースパッドに接合され、
前記第２ソースパッドは、ワイヤを介して前記第２半導体チップの前記複数のパッドの内の一部のパッドに電気的に接続されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２領域に形成された前記第２ＭＯＳＦＥＴのソース領域と前記第２ソースパッドとは、前記第１半導体チップに形成されたソース用配線を介して電気的に接続されている、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１半導体チップの前記第１主面上には絶縁性の保護膜が形成され、
前記第２領域は前記保護膜で覆われ、前記第２ソースパッドは前記保護膜の一部に開口部が形成され、前記ソース用配線の一部が露出して形成されたものである、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１半導体チップの前記第１ゲートパッドおよび前記第２ソースパッドは、前記第１のチップ辺に沿って配置され、
前記第１ゲートパッドは、ワイヤを介して前記第２半導体チップの前記第１ソースパッドが電気的に接続されたパッドとは異なるパッドに電気的に接続されている、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
平面視において、前記導体板の前記第２半導体チップに対向する側の先端辺と前記第１のチップ辺との間の第１の距離は、前記第２領域と前記第１のチップ辺との間の第２の距離以下である、半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
平面視において、前記第２領域の前記三辺以外の一辺と前記第１のチップ辺との間に前記導体板は位置していない、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
平面視において、前記導体板は、前記第２半導体チップに対向する側において、前記第２半導体チップから遠ざかる方向に局所的に後退した後退部を有し、前記第２領域は、前記後退部内に配置されている、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
平面視において、前記第２領域の前記三辺が前記第１ソースパッドに囲まれている、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
平面視において、前記第２領域の前記三辺が、前記第１ソースパッドと前記導体板との接合部に囲まれている、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第１半導体チップは、導電性の第１接合材を介して前記第１チップ搭載部に接合されている、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１接合材は半田からなる、半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記導体板と前記第１チップ搭載部とは、同じ材料により形成されている、半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記導体板と前記第１チップ搭載部とは、銅または銅合金により形成されている、半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
前記導体板は、半田を介して前記第１半導体チップの前記第１ソースパッドと電気的に接合されている、半導体装置。
【請求項１５】
請求項７に記載の半導体装置において、
前記第１半導体チップの前記第１主面の第３領域には、第１ＭＯＳＦＥＴの発熱を検知するためのダイオードが形成され、
平面視において、前記第２領域および前記第３領域は、前記導体板の前記後退部内に配置されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、スイッチング用トランジスタと電流検出用トランジスタとを内蔵した半導体チップを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
リードフレームのチップ搭載部上に半導体チップを搭載し、リードフレームの複数のリードと半導体チップの複数の電極とをボンディングワイヤなどで接続し、チップ搭載部、半導体チップ、ボンディングワイヤおよび複数のリードのインナリード部を封止する封止樹脂部を形成し、リードをリードフレームから切断して、リードのアウタリード部を折り曲げ加工することで、半導体パッケージ形態の半導体装置が製造される。
【０００３】
特開平１０−３２６８９７号公報（特許文献１）には、トレンチゲートを有し、主電流を通電させる主セルと、トレンチゲートを有し、検出電流を通電させる電流検出セルとが同一の半導体基板上に形成された半導体装置に関する技術が記載されている。
【０００４】
特開２００８−１７６２０号公報（特許文献２）には、１つの半導体チップに、ハイサイドＭＯＳＦＥＴと、それに流れる電流の１／Ｎの電流を流すセンスＭＯＳＦＥＴとを設ける技術が記載されている。
【０００５】
特開２００８−６０２５６号公報（特許文献３）には、パワートランジスタを有する半導体チップとパワートランジスタを駆動する駆動回路を有する半導体チップを一つのパッケージ内に含む半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−３２６８９７号公報
【特許文献２】特開２００８−１７６２０号公報
【特許文献３】特開２００８−６０２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
スイッチ素子として、大電力を扱うことができるパワーＭＯＳＦＥＴが利用されており、このパワーＭＯＳＦＥＴが形成された半導体チップをパッケージ化することで、スイッチ用の半導体パッケージが得られる。例えば、このスイッチ素子としてのパワーＭＯＳＦＥＴを電源と負荷との間に接続し、このパワーＭＯＳＦＥＴのオンとオフとを切り換えることで、電源の出力（電圧）が負荷へ供給される状態と供給されない状態とを切り換えることができる。
【０００９】
このスイッチ素子としてのパワーＭＯＳＦＥＴが形成された半導体チップ内に、そのパワーＭＯＳＦＥＴよりも小面積でかつそのパワーＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴを形成しておき、この半導体チップをチップ搭載部上に導電性の接合材を介して搭載し、封止することにより製造された半導体装置について検討を行った。この半導体装置は、パワーＭＯＳＦＥＴに流れる電流をセンスＭＯＳＦＥＴにより検知し、センスＭＯＳＦＥＴを流れる電流に応じて、パワーＭＯＳＦＥＴを制御する。例えば、センスＭＯＳＦＥＴを流れる電流により、パワーＭＯＳＦＥＴに過剰な電流が流れていると判断したときには、パワーＭＯＳＦＥＴを強制的にオフして、半導体装置やそれを用いた電子装置を保護する。
【００１０】
しかしながら、この半導体装置に対して熱ストレス（例えば使用中の熱負荷や温度サイクル試験など）が加わると、半導体チップとチップ搭載部との間に介在する導電性の接合材にクラックまたは剥離が発生する可能性がある。導電性の接合材において、クラックまたは剥離が発生した領域は、電流が通りにくく、電流の経路としてはほとんど機能できなくなる。パワーＭＯＳＦＥＴに流れる電流とセンスＭＯＳＦＥＴに流れる電流とは、所定の比率を有しているが、半導体チップとチップ搭載部との間に介在する導電性の接合材にクラックまたは剥離が発生すると、この比率が変動してしまい、パワーＭＯＳＦＥＴに流れる電流をセンスＭＯＳＦＥＴで検知する際の精度が低下する虞がある。これは、半導体装置の信頼性を低下させる。
【００１１】
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１２】
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態における半導体装置は、導電性を有するチップ搭載部上に半導体チップが接合され、樹脂封止された半導体装置である。半導体チップには、メインＭＯＳＦＥＴと、メインＭＯＳＦＥＴよりも小面積でかつメインＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが形成されている。半導体チップの主面において、メインＭＯＳＦＥＴのソース用パッドに導体板が接合されており、センスＭＯＳＦＥＴが形成された領域は、平面視で、前記導体板が重なっておらず、前記センスＭＯＳＦＥＴが形成された領域の三辺が前記導体板に囲まれるように、前記導体板が前記ソース用パッドに接合されている。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態である半導体装置の上面図である。
【図２】本発明の一実施の形態である半導体装置の下面図である。
【図３】本発明の一実施の形態である半導体装置の断面図である。
【図４】本発明の一実施の形態である半導体装置の断面図である。
【図５】本発明の一実施の形態である半導体装置の断面図である。
【図６】本発明の一実施の形態である半導体装置の断面図である。
【図７】本発明の一実施の形態である半導体装置の平面透視図である。
【図８】本発明の一実施の形態である半導体装置の平面透視図である。
【図９】本発明の一実施の形態である半導体装置の平面透視図である。
【図１０】本発明の一実施の形態である半導体装置の変形例を示す平面透視図である。
【図１１】本発明の一実施の形態である半導体装置の実装例を示す断面図である。
【図１２】本発明の一実施の形態である半導体装置の使用例を示す回路ブロック図である。
【図１３】本発明の一実施の形態である半導体装置に使用される半導体チップのチップレイアウトを示す平面図である。
【図１４】本発明の一実施の形態である半導体装置に使用される半導体チップのチップレイアウトを示す平面図である。
【図１５】本発明の一実施の形態である半導体装置に使用される半導体チップのチップレイアウトを示す平面図である。
【図１６】本発明の一実施の形態である半導体装置に使用される半導体チップの要部平面図である。
【図１７】本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。
【図１８】本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。
【図１９】本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。
【図２０】課題の説明図である。
【図２１】課題の説明図である。
【図２２】本発明の一実施の形態である半導体装置の説明図である。
【図２３】図２２の部分拡大平面図である。
【図２４】本発明の一実施の形態である半導体装置の説明図である。
【図２５】本発明の一実施の形態である半導体装置の説明図である。
【図２６】本発明の一実施の形態である半導体装置の模式的な断面図である。
【図２７】図２０の構造の平面図である。
【図２８】図２７の部分拡大平面図である。
【図２９】第１変形例の半導体チップのチップレイアウトを示す平面図である。
【図３０】第１変形例の半導体チップのチップレイアウトを示す平面図である。
【図３１】第１変形例の半導体チップのチップレイアウトを示す平面図である。
【図３２】第１変形例の半導体チップの要部平面図である。
【図３３】第１変形例の半導体チップに金属板が接合された状態を示す平面図である。
【図３４】図３３の部分拡大平面図である。
【図３５】第１変形例の半導体チップの要部断面図である。
【図３６】第１変形例の半導体チップの更なる変形例を示す平面図である。
【図３７】図３６の部分拡大平面図である。
【図３８】第２変形例の半導体装置の平面透視図である。
【図３９】第２変形例の半導体装置の断面図である。
【図４０】第２変形例の半導体装置の断面図である。
【図４１】第２変形例の半導体装置の断面図である。
【図４２】第２変形例の半導体チップに金属板が接合された状態を示す平面図である。
【図４３】図４２の部分拡大平面図である。
【図４４】第２変形例の半導体チップの要部平面図である。
【図４５】第２変形例半導体装置の使用例を示す回路ブロック図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。上述のＭＯＳＦＥＴは、ゲート絶縁膜を酸化膜から形成する場合に限定するものではなく、ゲート絶縁膜を広く絶縁膜から形成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)をも含むものと想定している。つまり、本明細書では、便宜上ＭＯＳＦＥＴという用語を使用しているが、このＭＯＳＦＥＴは、ＭＩＳＦＥＴをも含む意図の用語として本明細書では使用している。このため、以下の説明において、ＭＯＳＦＥＴをＭＩＳＦＥＴと置き換えることもできる。
【００２３】
（実施の形態１）
本発明の一実施の形態の半導体装置を図面を参照して説明する。
【００２４】
＜半導体装置（半導体パッケージ）の構造について＞
図１は、本発明の一実施の形態である半導体装置ＰＫＧの上面図（平面図）であり、図２は、半導体装置ＰＫＧの下面図（平面図）であり、図３〜図６は、半導体装置ＰＫＧの断面図であり、図７〜図９は、半導体装置ＰＫＧの平面透視図（上面図）である。図７のＡ１−Ａ１線の位置での半導体装置ＰＫＧの断面が図３にほぼ対応し、図７のＡ２−Ａ２線の位置での半導体装置ＰＫＧの断面が図４にほぼ対応し、図７のＡ３−Ａ３線の位置での半導体装置ＰＫＧの断面が図５にほぼ対応し、図７のＡ４−Ａ４線の位置での半導体装置ＰＫＧの断面が図６にほぼ対応する。また、図７には、封止部ＭＲを透視したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図８は、図７において、更に金属板ＭＰＬおよびボンディングワイヤＢＷを透視（省略）したときの半導体装置ＰＫＧの平面透視図（上面図）である。また、図９は、図８において、更に半導体チップＣＰ１，ＣＰ２を透視（省略）したときの半導体装置ＰＫＧの平面透視図（上面図）である。なお、図４および図６は、後述のセンスＭＯＳ領域ＲＧ２を通る断面であるため、半導体チップＣＰ１におけるセンスＭＯＳ領域ＲＧ２も図４および図６に示されている。
【００２５】
本実施の形態の半導体装置ＰＫＧは、スイッチ用の電界効果トランジスタであるパワーＭＯＳＦＥＴ（後述のパワーＭＯＳＦＥＴＱＨに対応）が形成された半導体チップＣＰ１と、制御用の半導体チップＣＰ２とを１つの半導体パッケージに集約（パッケージング）して、１つの半導体装置（半導体パッケージ）ＰＫＧとしている。
【００２６】
図１〜図９に示される本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰ１，ＣＰ２と、半導体チップＣＰ１，ＣＰ２をそれぞれ搭載するダイパッド（チップ搭載部、タブ）ＤＰ１，ＤＰ２と、導電体によって形成された複数のリードＬＤと、これらを封止する封止部ＭＲとを有している。
【００２７】
封止部（封止樹脂部）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。
【００２８】
封止部ＭＲは、一方の主面である上面（表面）ＭＲａと、上面ＭＲａの反対側の主面である下面（裏面、底面）ＭＲｂと、上面ＭＲａおよび下面ＭＲｂに交差する側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４と、を有している。すなわち、封止部ＭＲの外観は、上面ＭＲａ、下面ＭＲｂおよび側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４で囲まれた薄板状とされている。封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状は、例えば矩形状に形成されており、この矩形（平面矩形）の角に丸みを帯びさせることもできる。封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状を矩形とした場合には、封止部ＭＲは、その厚さと交差する平面形状（外形形状）が矩形（四角形）となる。封止部ＭＲの側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４のうち、側面ＭＲｃ１と側面ＭＲｃ３とが互いに対向し、側面ＭＲｃ２と側面ＭＲｃ４とが互いに対向し、側面ＭＲｃ１と側面ＭＲｃ２，ＭＲｃ４とが互いに交差し、側面ＭＲｃ３と側面ＭＲｃ２，ＭＲｃ４とが互いに交差している。
【００２９】
複数のリード（リード部）ＬＤは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。複数のリードＬＤのそれぞれは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、リードＬＤのうちの封止部ＭＲ内に位置する部分をインナリード部と呼び、リードＬＤのうちの封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。
【００３０】
なお、本実施の形態の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではなく、例えば、封止部ＭＲの側面から各リードＬＤがほとんど突出せず、かつ封止部ＭＲの下面ＭＲｂで各リードＬＤの一部が露出した構成（ＱＦＮ型の構成）などを採用することもできる。
【００３１】
複数のリードＬＤは、複数のリードＬＤ１と複数のリードＬＤ２とで構成されている。複数のリードＬＤのうちの複数のリードＬＤ１は、封止部ＭＲの側面ＭＲｃ１側に配置されており、複数のリードＬＤ１の各アウタリード部は、封止部ＭＲの側面ＭＲｃ１から封止部ＭＲ外に突出している。一方、複数のリードＬＤのうちの複数のリードＬＤ２は、封止部ＭＲの側面ＭＲｃ３側に配置されており、複数のリードＬＤ２の各アウタリード部は、封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出している。各リードＬＤ（ＬＤ１，ＬＤ２）のアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲの下面ＭＲｂとほぼ同一平面上に位置するように折り曲げ加工されている。リードＬＤ（ＬＤ１，ＬＤ２）のアウタリード部は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能する。また、図７〜図９に示されるように、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤ１（のインナリード部）は、封止部ＭＲ内において、互いに連結されて一体化されている。
【００３２】
図３、図４および図７〜図９からも分かるように、ダイパッドＤＰ１とダイパッドＤＰ２とは、ダイパッドＤＰ１の一辺とダイパッドＤＰ２の一辺とが沿うように、互いに所定の間隔を持って分離された状態で隣接して配置されており、封止部ＭＲの側面ＭＲｃ１に近い側にダイパッドＤＰ１が配置され、封止部ＭＲの側面ＭＲｃ３に近い側にダイパッドＤＰ２が配置されている。ダイパッドＤＰ１は、半導体チップＣＰ１を搭載するチップ搭載部であり、ダイパッドＤＰ２は、半導体チップＣＰ２を搭載するチップ搭載部である。半導体チップＣＰ１と半導体チップＣＰ２とでは、半導体チップＣＰ１の方が大きい（平面寸法（面積）が大きい）ことを反映して、ダイパッドＤＰ１とダイパッドＤＰ２とでは、半導体チップＣＰ１を搭載するダイパッドＤＰ１の方が大きい（平面寸法（面積）が大きい）。
【００３３】
ダイパッドＤＰ１およびダイパッドＤＰ２間は、封止部ＭＲを構成する樹脂材料で満たされており、ダイパッドＤＰ１，ＤＰ２同士は電気的に絶縁されている。ダイパッドＤＰ１，ＤＰ２の間にはリードＬＤは配置されておらず、ダイパッドＤＰ１における封止部ＭＲの側面ＭＲｃ１側の辺（ダイパッドＤＰ２と対向する側とは反対側の辺）に沿って複数のリードＬＤ１が配置（配列）され、ダイパッドＤＰ２における封止部ＭＲの側面ＭＲｃ３側の辺（ダイパッドＤＰ１と対向する側とは反対側の辺）に沿って複数のリードＬＤ２が配置（配列）されている。すなわち、ダイパッドＤＰ１と封止部ＭＲの側面ＭＲｃ１との間に、封止部ＭＲの側面ＭＲｃ１に沿って、複数のリードＬＤ１が配置（配列）され、ダイパッドＤＰ２と封止部ＭＲの側面ＭＲｃ３との間に、封止部ＭＲの側面ＭＲｃ３に沿って、複数のリードＬＤ２が配置（配列）されている。
【００３４】
封止部ＭＲの下面ＭＲｂでは、ダイパッドＤＰ１，ＤＰ２の各下面（裏面）が露出されている。封止部ＭＲの上面ＭＲａでは、ダイパッドＤＰ１，ＤＰ２は露出されていない。また、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰ１，ＤＰ２をリードフレーム（のフレーム枠）などに連結していたことに起因して、封止部ＭＲの側面ＭＲｃ２と側面ＭＲｃ４とにおいて、ダイパッドＤＰ１，ＤＰ２の一部が露出されている。
【００３５】
ダイパッドＤＰ１，ＤＰ２は導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。半導体装置ＰＫＧを構成するダイパッドＤＰ１，ＤＰ２および複数のリードＬＤが同じ材料（同じ金属材料）で形成されていれば、より好ましい。これにより、ダイパッドＤＰ１，ＤＰ２および複数のリードＬＤが連結されたリードフレームを作製しやすくなり、リードフレームを用いた半導体装置ＰＫＧの製造が容易になる。
【００３６】
ダイパッドＤＰ１の上面（主面）上には、半導体チップＣＰ１が、その表面（主面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ１に向けた状態で搭載されている。ダイパッドＤＰ２の上面（主面）上には、半導体チップＣＰ２が、その表面（主面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ２に向けた状態で搭載されている。半導体チップＣＰ１（の裏面）は、接着層（接合材）ＢＤ１を介してダイパッドＤＰ１（の上面）に接着されて固定され、半導体チップＣＰ２（の裏面）は、接着層（接合材）ＢＤ２を介してダイパッドＤＰ２（の上面）に接着されて固定されている。半導体チップＣＰ１，ＣＰ２は、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。
【００３７】
半導体チップＣＰ１は、その裏面（ダイパッドＤＰ１に接着される側の主面）に裏面電極ＢＥが形成されている。このため、半導体チップＣＰ１を接着するための接着層ＢＤ１は導電性を有しており、この導電性の接着層ＢＤ１を介して、半導体チップＣＰ１の裏面電極ＢＥがダイパッドＤＰ１に接合されて固定されるとともに、電気的に接続されている。半導体チップＣＰ１の裏面電極ＢＥは、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴ（後述のパワーＭＯＳＦＥＴＱＨに対応）のドレインに電気的に接続されている。接着層ＢＤ１は、例えば銀（Ａｇ）ペーストなどの導電性ペースト型の接着材、あるいは半田などからなる。
【００３８】
一方、半導体チップＣＰ２の裏面には裏面電極は形成されていない。このため、半導体チップＣＰ２を接着するための接着層ＢＤ２は、導電性であっても絶縁性であってもよいが、接着層ＢＤ２を接着層ＢＤ１と同じ材料で形成すれば、半導体装置ＰＫＧの組立工程を簡略化することができる。
【００３９】
半導体チップＣＰ１，ＣＰ２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）の主面に種々の半導体素子または半導体集積回路を形成した後、ダイシングなどにより半導体基板を各半導体チップに分離して製造したものである。半導体チップＣＰ１，ＣＰ２は、その厚さと交差する平面形状が矩形（四角形）である。半導体チップＣＰ１は半導体チップＣＰ２よりも平面積が大きいが、この平面積の違いは、以下の理由からである。すなわち、半導体チップＣＰ２は、半導体チップＣＰ１のゲートを制御する制御回路などが形成されているが、半導体装置ＰＫＧ全体の寸法を考慮して、できるだけ外形サイズを小さくしたい。これに対し、半導体チップＣＰ１はパワーＭＯＳＦＥＴ（後述のパワーＭＯＳＦＥＴＱＨに対応）が形成されているが、このパワーＭＯＳＦＥＴでは、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗を低減するためには、単位トランジスタセル面積あたりのチャネル幅を広げることで実現できる。このため、半導体チップＣＰ１の外形サイズは、半導体チップＣＰ２の外形サイズよりも大きく形成されている。
【００４０】
半導体チップＣＰ１の表面（主面、上面）には、複数のパッド電極（パッド、ボンディングパッド、端子）ＰＤが形成されている。なお、以下では、「パッド電極」を単に「パッド」と称する場合もある。半導体チップＣＰ１のパッド電極ＰＤの種類については、後で説明する。また、半導体チップＣＰ２の表面（主面、上面）には、複数のパッド電極（パッド、ボンディングパッド、端子）ＰＤ２が形成されている。ここで、半導体チップＣＰ１において、互いに反対側に位置する２つの主面のうち、複数のパッド電極ＰＤが形成されている側の主面を半導体チップＣＰ１の表面と呼び、この表面とは反対側でかつダイパッドＤＰ１に対向する側の主面を半導体チップＣＰ１の裏面と呼ぶものとする。同様に、半導体チップＣＰ２において、互いに反対側に位置する２つの主面のうち、複数のパッド電極ＰＤ２が形成されている側の主面を半導体チップＣＰ２の表面と呼び、この表面とは反対側でかつダイパッドＤＰ２に対向する側の主面を半導体チップＣＰ２の裏面と呼ぶものとする。
【００４１】
半導体チップＣＰ２の表面は、２つの長辺と、それよりも短い２つの短辺とを有する矩形状の平面形状を有しており、複数のパッド電極ＰＤ２は、半導体チップＣＰ２の表面において、２つの長辺に沿って配列されている。半導体チップＣＰ２のこの２つの長辺のうち、一方の長辺は半導体チップＣＰ１と対向しており、他方の長辺は、複数のリードＬＤ２と対向している。
【００４２】
半導体チップＣＰ１の複数のパッド電極ＰＤは、大面積のパッド電極（ボンディングパッド）ＰＤＳ１を含んでおり、パッド電極ＰＤＳ１以外のパッド電極ＰＤは、パッド電極ＰＤＳ１よりも小面積とされている。パッド電極ＰＤＳ１は、ソース用のパッド電極（ボンディングパッド）であり、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴ（後述のパワーＭＯＳＦＥＴＱＨに対応）のソース（後述のソースＳ１）に電気的に接続されている。
【００４３】
半導体チップＣＰ１の表面は、辺（チップ辺）ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４を有する矩形状の平面形状を有しており、半導体チップＣＰ１の表面において、半導体チップＣＰ２と対向する側の辺ＳＤ１に沿って、パッド電極ＰＤＳ１以外のパッド電極ＰＤが配置されており、半導体チップＣＰ１の辺ＳＤ３（ここで、半導体チップＣＰ１において辺ＳＤ３は上記辺ＳＤ１に対向する辺である）は、複数のリードＬＤ１と対向している。なお、半導体チップＣＰ１の表面において、辺ＳＤ１と辺ＳＤ３とは互いに対向し、辺ＳＤ２と辺ＳＤ４とは互いに対向し、辺ＳＤ１と辺ＳＤ３とは互いに平行で、辺ＳＤ２と辺ＳＤ４とは互いに平行で、辺ＳＤ１は辺ＳＤ２，ＳＤ４と直交し、辺ＳＤ３は辺ＳＤ２，ＳＤ４と直交している。
【００４４】
半導体チップＣＰ１のパッド電極ＰＤＳ１以外の複数のパッド電極ＰＤと半導体チップＣＰ２の複数のパッド電極ＰＤ２との間、および複数のリードＬＤ２（のインナリード部）と半導体チップＣＰ２の複数のパッド電極ＰＤ２との間が、導電性接続部材である複数のボンディングワイヤＢＷを介して電気的に接続されている。ボンディングワイヤＢＷは、導電性の接続部材であるが、より特定的には導電性のワイヤであり、好ましくは金（Ａｕ）線または銅（Ｃｕ）線またはアルミニウム（Ａｌ）線などの金属細線からなる。ボンディングワイヤＢＷは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。
【００４５】
より具体的に説明すると、半導体チップＣＰ２の複数のパッド電極ＰＤ２のうち、半導体チップＣＰ２の表面において半導体チップＣＰ１と対向する側の辺ＳＤ５に沿って配置された複数のパッド電極ＰＤ２が、半導体チップＣＰ１の複数のパッド電極ＰＤのうちの、パッド電極ＰＤＳ１以外の複数のパッド電極ＰＤとボンディングワイヤＢＷを介して電気的に接続されている。また、半導体チップＣＰ２の複数のパッド電極ＰＤ２のうち、半導体チップＣＰ２の表面において複数のリードＬＤ２と対向する側の辺ＳＤ６に沿って配置された複数のパッド電極ＰＤ２が、複数のリードＬＤ２（のインナリード部）とボンディングワイヤＢＷを介して電気的に接続されている。すなわち、各ボンディングワイヤＢＷの両端のうち、一方の端部は半導体チップＣＰ２のパッド電極ＰＤ２に接続され、他方の端部は、半導体チップＣＰ１のパッド電極ＰＤまたはリードＬＤ２のインナリード部に接続されている。なお、隣り合うリードＬＤ２のインナリード部間と、リードＬＤ２のインナリード部およびダイパッドＤＰ２間とは、封止部ＭＲを構成する材料により満たされている。
【００４６】
半導体チップＣＰ１のパッド電極ＰＤＳ１は、金属板ＭＰＬを介してリードＬＤ１と電気的に接続されている。すなわち、半導体チップＣＰ１，ＣＰ２のパッド電極ＰＤ，ＰＤ２のうち、パッド電極ＰＤＳ１には、ボンディングワイヤＢＷは接続されずに金属板ＭＰＬが接続され、パッド電極ＰＤＳ１以外のパッド電極ＰＤ，ＰＤ２にボンディングワイヤＢＷが接続されている。金属板ＭＰＬは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。
【００４７】
より具体的に説明すると図３〜図６にも示されるように、金属板ＭＰＬの一方の端部は、半導体チップＣＰ１のパッド電極ＰＤＳ１に導電性の接着層（接合材）ＢＤ３を介して接合されて電気的に接続され、金属板ＭＰＬの他方の端部は、リードＬＤ１（のインナリード部）に導電性の接着層（接合材）ＢＤ４を介して接合されて電気的に接続されている。
【００４８】
金属板ＭＰＬを接合するのに用いた接着層（接合材）ＢＤ３，ＢＤ４は、導電性を有していることが必要であり、例えば銀ペーストのような導電性ペースト型接着材あるいは半田などを用いることができる。また、接着層（接合材）ＢＤ３，ＢＤ４を互いに同じ材料で形成すれば、半導体装置ＰＫＧの組立工程を簡略化することができる。
【００４９】
金属板ＭＰＬは、例えば銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金のような導電性および熱伝導性の高い金属（金属材料）によって形成されている。加工しやすい、熱伝導性が高い、および比較的安価であるという点で、金属板ＭＰＬが銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていれば、より好ましい。金属板ＭＰＬの幅は、ボンディングワイヤＢＷの幅（直径）よりも大きい（広い）。半導体チップＣＰ１のソース用のパッド電極ＰＤＳ１を、金属板ＭＰＬを通じて、リードＬＤ１と電気的に接続しているため、半導体チップＣＰ１のソース用のパッド電極ＰＤＳ１とリードＬＤ１とをワイヤによって接続する場合に比べて、半導体チップＣＰ１に形成されているパワーＭＯＳＦＥＴ（後述のパワーＭＯＳＦＥＴＱＨに対応）のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。また、金（Ａｕ）で形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板ＭＰＬを用いることにより、半導体装置ＰＫＧのコストを低減できる。
【００５０】
また、図７に示されるように、各金属板ＭＰＬに開口部ＯＰを設けることもできる。この開口部ＯＰは、半導体装置ＰＫＧの製造工程（組立工程）中に、金属板ＭＰＬと半導体チップＣＰ１のパッド電極ＰＤＳ１との間を接合する接着層ＢＤ３の状態や量を開口部ＯＰから観察したり、あるいは、各金属板ＭＰＬに生じる応力を緩和するために、設けられている。
【００５１】
封止部ＭＲの側面ＭＲｃ１に複数のリードＬＤ１が配置されているが、これら複数のリードＬＤ１のインナリード部同士は封止部ＭＲ内で一体的に連結されて、そこに金属板ＭＰＬが上記接着層ＢＤ４を介して接続（接合）されている。図７〜図９の場合は、封止部ＭＲの側面ＭＲｃ１に５つのリードＬＤ１が配置されているが、それら５つのリードＬＤ１のインナリード部同士が封止部ＭＲ内で一体的に連結されて、そこに金属板ＭＰＬが上記接着層ＢＤ４を介して接続（接合）されている。複数のリードＬＤ１のインナリード部同士を連結したのは、これら複数のリードＬＤ１が、いずれも半導体チップＣＰ１のソース用のパッド電極ＰＤＳ１に電気的に接続された端子、すなわち、半導体チップＣＰ１内に形成された後述のパワーＭＯＳＦＥＴＱＨのソースに電気的に接続された端子、として使用されるためである。複数のリードＬＤ１のインナリード部同士を連結させたことにより、複数のリードＬＤ１同士が分割されている場合よりも体積を増加させることができるので、パッケージ抵抗を低減でき、導通損失を低減できる。なお、リードＬＤ１のインナリード部とダイパッドＤＰ１との間は、封止部ＭＲを構成する材料により満たされており、互いに電気的に絶縁されている。また、他の形態として、複数のリードＬＤ１のインナリード部同士を、互いに連結させずに分離させることもでき、この場合、互いに分離された複数のインナリード部（リードＬＤ１のインナリード部）に対して、金属板ＭＰＬを上記接着層ＢＤ４を介して接続（接合）すればよい。
【００５２】
ダイパッドＤＰ１，ＤＰ２の各下面（裏面）は封止部ＭＲの下面ＭＲｂから露出されており、半導体チップＣＰ１，ＣＰ２の動作時に発生した熱は、主に半導体チップＣＰ１，ＣＰ２の裏面からダイパッドＤＰ１，ＤＰ２を通じて外部に放熱される。このため、各ダイパッドＤＰ１，ＤＰ２は、そこに搭載される各半導体チップＣＰ１，ＣＰ２の面積よりも大きく形成されており、これにより、放熱性を向上させることができる。また、半導体チップＣＰ１，ＣＰ２のうち、発熱量が大きいのは半導体チップＣＰ１であるため、半導体チップＣＰ２を搭載するダイパッドＤＰ２の平面積よりも半導体チップＣＰ１を搭載するダイパッドＤＰ１の平面積を大きくしておくことで、半導体チップＣＰ１の発熱を効率的に放熱することができるため、放熱特性を更に向上させることができる。
【００５３】
図１０は、本実施の形態の半導体装置ＰＫＧの変形例を示す平面透視図（上面図）であり、上記図９に対応するものである。上記図９と同様、図１０においても、封止部ＭＲ、金属板ＭＰＬ、ボンディングワイヤＢＷおよび半導体チップＣＰ１，ＣＰ２を透視したときの、半導体装置ＰＫＧの上面側の平面透視図が示されている。
【００５４】
図１０に示される変形例の半導体装置ＰＫＧと上記図１〜図９の半導体装置ＰＫＧとの相違点は、以下の点である。図１０に示される変形例の半導体装置ＰＫＧでは、ダイパッドＤＰ１，ＤＰ２、複数のリードＬＤ１（のインナリード部）および複数のリードＬＤ２（のインナリード部）に開口部ＯＰ１を形成している。この開口部ＯＰ１内は封止部ＭＲを構成する材料により満たされている。開口部ＯＰ１を設けたことで、ダイパッドＤＰ１，ＤＰ２およびリードＬＤ１，ＬＤ２が封止部ＭＲから抜け難くすることができる。また、半導体装置ＰＫＧを製造する際には、ダイパッドＤＰ１，ＤＰ２および複数のリードＬＤが連結されたリードフレームを使用することができるが、この場合、ダイパッドＤＰ１，ＤＰ２をリードフレームのフレーム枠に安定して連結するために、吊リードＴＬを追加することもできる。この吊リードＴＬは、封止部ＭＲ形成後に、封止部ＭＲから突出する部分は切断されて除去されるが、封止部ＭＲ内の吊リードＴＬは残存する。図１０には、封止部ＭＲ内に残存する吊リードＴＬが示されている。図１０に示される変形例の半導体装置ＰＫＧの他の構成は、上記図１〜図９の半導体装置ＰＫＧと同様であるので、ここではその説明は省略する。
【００５５】
＜半導体装置の実装例について＞
次に、図１１は半導体装置ＰＫＧの実装例を示す断面図である。図１１には、上記図３に対応する断面が示されている。
【００５６】
半導体装置ＰＫＧを実装するための実装基板（配線基板）ＰＷＢの上面には、複数の端子ＴＭＬが形成されている。半導体装置ＰＫＧを実装基板ＰＷＢに実装するには、図１１に示されるように、半導体装置ＰＫＧの各リードＬＤのアウタリード部と実装基板ＰＷＢの上面の各端子ＴＭＬとが、半田ＳＬなどの導電性の接合材を介して接合されて電気的に接続される。この際、半導体装置ＰＫＧの封止部ＭＲの下面ＭＲｂで露出するダイパッドＤＰ１，ＤＰ２の各下面も実装基板ＰＷＢの上面の端子ＴＭＬと半田ＳＬなどの導電性の接合材を介して接合されて電気的に接続される。半導体チップＣＰ２が搭載されたダイパッドＤＰ２の下面は、実装基板ＰＷＢの端子ＴＭＬに接続しなくともよいが、実装基板ＰＷＢの端子ＴＭＬに接続した場合には、半導体チップＣＰ２から発生した熱をダイパッドＤＰ２を経由して実装基板ＰＷＢに放熱することができる。一方、上述のように、半導体チップＣＰ１の裏面電極ＢＥが導電性の上記接着層ＢＤ１を介してダイパッドＤＰ１に電気的に接続されているため、実装基板ＰＷＢの複数の端子ＴＭＬのうち、半導体チップＣＰ１の裏面電極ＢＥに接続すべき端子ＴＭＬ１を、半田ＳＬなどの導電性の接合材を介して、封止部ＭＲの下面ＭＲｂで露出するダイパッドＤＰ１（の下面）に接続する。これにより、実装基板ＰＷＢの複数の端子ＴＭＬ１を、ダイパッドＤＰ１を経由して半導体チップＣＰ１の裏面電極ＢＥに電気的に接続することができる。また、これに伴い、半導体チップＣＰ１から発生した熱をダイパッドＤＰ１を経由して実装基板ＰＷＢに放熱することも可能になる。
【００５７】
このように、半導体装置ＰＫＧにおいて、各リードＬＤ（ＬＤ１，ＬＤ２）のアウタリード部と、封止部ＭＲの下面ＭＲｂで露出するダイパッドＤＰ１とが、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能することができる。
【００５８】
また、本実施の形態の半導体装置ＰＫＧを製造するには、例えば以下のような手法を用いることができる。すなわち、上記ダイパッドＤＰ１，ＤＰ２および複数のリードＬＤが一体的に連結されたリードフレームを用意してから、ダイボンディング工程を行って、このリードフレームの上記ダイパッドＤＰ１，ＤＰ２上に半導体チップＣＰ１，ＣＰ２を接合材（この接合材が上記接着層ＢＤ１，ＢＤ２となる）を介して搭載して接合する。それから、ワイヤボンディング工程を行って、半導体チップＣＰ１のパッド電極ＰＤと半導体チップＣＰ２のパッド電極ＰＤ２との間や半導体チップＣＰ２のパッド電極ＰＤ２と上記リードＬＤ２との間を上記ボンディングワイヤＢＷを介して接続する。そして、半導体チップＣＰ１のソース用のパッド電極ＰＤＳ１と上記リードＬＤ１との間を上記金属板ＭＰＬを介して接続する。その後、モールド工程を行って、上記封止部ＭＲを形成してから、上記ダイパッドＤＰ１，ＤＰ２およびリードＬＤをリードフレームから切り離し（切断し）、リードＬＤのアウタリード部を折り曲げ加工することで、半導体装置ＰＫＧを製造することができる。
【００５９】
＜半導体装置の回路構成について＞
次に、半導体装置ＰＫＧの回路構成について説明する。図１２は、半導体装置ＰＫＧの回路図（回路ブロック図）である。図１２において、点線で囲まれた部分が半導体チップＣＰ１で構成された部分であり、一点鎖線で囲まれた部分が半導体チップＣＰ２で構成された部分であり、二点鎖線で囲まれた部分が半導体装置ＰＫＧで構成された部分である。
【００６０】
図１２に示されるように、半導体装置ＰＫＧは、スイッチ用の１つのパワーＭＯＳＦＥＴ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）ＱＨと、パワーＭＯＳＦＥＴＱＨに流れる電流を検知するためのセンスＭＯＳＦＥＴＱＳと、制御回路ＣＬＣとを有している。制御回路ＣＬＣは、上記半導体チップＣＰ２内に形成され、パワーＭＯＳＦＥＴＱＨおよびセンスＭＯＳＦＥＴＱＳは、半導体チップＣＰ１内に形成されている。
【００６１】
制御回路ＣＬＣは、駆動回路であるドライバ回路（駆動回路）ＤＲを有している。ドライバ回路ＤＲは、半導体装置ＰＫＧの外部（の制御回路）から制御回路ＣＬＣに供給されたパルス幅変調（Pulse Width Modulation：ＰＷＭ）信号などに応じて、パワーＭＯＳＦＥＴＱＨのゲート端子の電位を制御し、パワーＭＯＳＦＥＴＱＨの動作を制御する回路である。また、他の形態として、パルス幅変調（ＰＷＭ）信号を生成する回路を制御回路ＣＬＣ内に設けることもできる。
【００６２】
ドライバ回路ＤＲの出力は、パワーＭＯＳＦＥＴＱＨのゲート端子に電気的に接続されており、ドライバ回路ＤＲは、パワーＭＯＳＦＥＴＱＨのドライバ回路（駆動回路）とみなすことができる。
【００６３】
パワーＭＯＳＦＥＴＱＨのゲートは、ドライバ回路ＤＲに接続されており、このドライバ回路ＤＲからパワーＭＯＳＦＥＴＱＨのゲートにオン信号（パワーＭＯＳＦＥＴＱＨをオン状態とするゲート電圧）を供給することでパワーＭＯＳＦＥＴＱＨをオン状態とすることができるようになっている。
【００６４】
ドライバ回路ＤＲからパワーＭＯＳＦＥＴＱＨのゲートにオン信号を供給することでパワーＭＯＳＦＥＴＱＨがオン状態になると、電源ＢＴの電圧がパワーＭＯＳＦＥＴＱＨから出力されて負荷ＬＡに供給される。ドライバ回路ＤＲからパワーＭＯＳＦＥＴＱＨのゲートにオフ信号を供給する（あるいはオン信号の供給を停止する）ことでパワーＭＯＳＦＥＴＱＨがオフ状態になると、電源ＢＴから負荷ＬＡへの電圧の供給が停止される。このような半導体チップＣＰ１のパワーＭＯＳＦＥＴＱＨのオン／オフの制御は、半導体チップＣＰ２の制御回路ＣＬＣ（ドライバ回路ＤＲ）によって行われる。
【００６５】
このように、半導体装置ＰＫＧは、電源ＢＴから負荷ＬＡへの電圧の印加のオン・オフの切換を行う、スイッチ用の半導体装置として機能することができる。また、半導体チップＣＰ１のパワーＭＯＳＦＥＴＱＨはスイッチ素子（スイッチング素子）として機能することができる。また、パワーＭＯＳＦＥＴＱＨの出力が負荷ＬＡに供給されるため、パワーＭＯＳＦＥＴＱＨは出力回路とみなすこともできる。また、負荷ＬＡとしては、スイッチ用の半導体装置ＰＫＧを介して電源ＢＴに接続することが望まれる任意の電子装置（または電子部品）を適用することができる。
【００６６】
また、半導体装置ＰＫＧの半導体チップＣＰ１内には、電流検知用のセンスＭＯＳＦＥＴＱＳが設けられている。パワーＭＯＳＦＥＴＱＨに流れる電流はセンスＭＯＳＦＥＴＱＳにより検知され、センスＭＯＳＦＥＴＱＳを流れる電流に応じて、パワーＭＯＳＦＥＴＱＨが制御される。例えば、センスＭＯＳＦＥＴＱＳを流れる電流により、パワーＭＯＳＦＥＴＱＨに過剰な電流が流れている（規定値以上の電流が流れている）と判断（検知）したときには、パワーＭＯＳＦＥＴＱＨのゲート電圧を制御して、パワーＭＯＳＦＥＴＱＨの電流を所定値以下に制限したり、あるいは、パワーＭＯＳＦＥＴＱＨを強制的にオフしたりすることにより、半導体装置ＰＫＧやそれを用いた電子装置を保護することができる。
【００６７】
センスＭＯＳＦＥＴＱＳは、ドレインおよびゲートがパワーＭＯＳＦＥＴＱＨと共通とされている。すなわち、パワーＭＯＳＦＥＴＱＨのドレインとセンスＭＯＳＦＥＴＱＳのドレインとは、半導体チップＣＰ１の上記裏面電極ＢＥに電気的に接続されているため、互いに電気的に接続されている。このため、半導体チップＣＰ１の上記裏面電極ＢＥは、パワーＭＯＳＦＥＴＱＨおよびセンスＭＯＳＦＥＴＱＳのドレイン用の裏面電極である。パワーＭＯＳＦＥＴＱＨおよびセンスＭＯＳＦＥＴＱＳのドレイン（共通のドレイン）は、端子ＴＥ１（上記ダイパッドＤＰ１がこの端子ＴＥ１に対応している）に接続されて、センスＭＯＳＦＥＴＱＳのドレインおよびパワーＭＯＳＦＥＴＱＨのドレインに同じ電位が供給されるようになっている。端子ＴＥ１は、半導体装置ＰＫＧの外部に配置された電源（バッテリ）ＢＴと接続されている。
【００６８】
また、センスＭＯＳＦＥＴＱＳとパワーＭＯＳＦＥＴＱＨとは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートがドライバ回路ＤＲに接続されて、ドライバ回路ＤＲからセンスＭＯＳＦＥＴＱＳのゲートおよびパワーＭＯＳＦＥＴＱＨのゲートに同じゲート信号（ゲート電圧）が入力されるようになっている。
【００６９】
一方、センスＭＯＳＦＥＴＱＳのソースはパワーＭＯＳＦＥＴＱＨのソースと共通ではなく、パワーＭＯＳＦＥＴＱＨのソースとセンスＭＯＳＦＥＴＱＳのソースとの間は短絡されていない。
【００７０】
パワーＭＯＳＦＥＴＱＨのソースは、端子ＴＥ２（上記リードＬＤ１がこの端子ＴＥ２に対応している）に接続され、この端子ＴＥ２には、半導体装置ＰＫＧの外部に配置された負荷ＬＡに接続されている。すなわち、パワーＭＯＳＦＥＴＱＨのソースは負荷ＬＡに接続されている。一方、センスＭＯＳＦＥＴＱＳのソースは、制御回路ＣＬＣに接続されている。具体的には、センスＭＯＳＦＥＴＱＳのソースは、制御回路ＣＬＣに形成されているトランジスタ（ｐチャネル型ＭＯＳＦＥＴ）ＴＲのソースに接続され、このトランジスタＴＲのドレインがコンパレータ回路ＣＭＰおよび抵抗（基準抵抗）ＲＳＴに接続されている。なお、図１２において、符合のＤ１はパワーＭＯＳＦＥＴＱＨのドレインを示し、符号のＳ１はパワーＭＯＳＦＥＴＱＨのソースを示し、符合のＤ２はセンスＭＯＳＦＥＴＱＳのドレインを示し、符号のＳ２はセンスＭＯＳＦＥＴＱＳのソースを示している。
【００７１】
センスＭＯＳＦＥＴＱＳは、パワーＭＯＳＦＥＴＱＨとともに、半導体チップＣＰ１に形成されており、このセンスＭＯＳＦＥＴＱＳは、半導体チップＣＰ１内でパワーＭＯＳＦＥＴＱＨとカレントミラー回路を構成するように形成され、例えば、パワーＭＯＳＦＥＴＱＨの１／２００００のサイズを備えている。このサイズ比は必要に応じて変更可能であるが、このサイズ比を１／２００００として以下説明する。
【００７２】
制御回路ＣＬＣはアンプ回路ＡＭＰおよびトランジスタＴＲを有しており、アンプ回路ＡＭＰの２個の入力ノードにそれぞれパワーＭＯＳＦＥＴＱＨのソースとセンスＭＯＳＦＥＴＱＳのソースが接続され、アンプ回路ＡＭＰの出力ノードによってトランジスタＴＲのゲートが駆動される。センスＭＯＳＦＥＴＱＳは、パワーＭＯＳＦＥＴＱＨに流れる電流Ｉｄｈを検出するための素子であり、センスＭＯＳＦＥＴＱＳには、センスＭＯＳＦＥＴＱＳとパワーＭＯＳＦＥＴＱＨのソース電圧が等しい場合に、前述したカレントミラー構成によって、電流Ｉｄｈの所定の比率（ここでは１／２００００）の電流が流れる。すなわち、パワーＭＯＳＦＥＴＱＨに電流Ｉｄｈが流れるとき、センスＭＯＳＦＥＴＱＳに流れる電流Ｉｓｅが電流Ｉｄｈの１／２００００となる（すなわちＩｓｅ＝Ｉｄｈ／２００００となる）ように、パワーＭＯＳＦＥＴＱＨとセンスＭＯＳＦＥＴＱＳとのサイズ比が設定されている。このセンスＭＯＳＦＥＴＱＳとパワーＭＯＳＦＥＴＱＨのソース電圧を等しくし、パワーＭＯＳＦＥＴＱＨの電流Ｉｄｈを高精度に検出するため、アンプ回路ＡＭＰおよびトランジスタＴＲが設けられている。
【００７３】
トランジスタＴＲのドレインは、抵抗ＲＳＴに接続されており、この抵抗ＲＳＴは、電流・電圧変換用の抵抗素子である。具体的には、抵抗ＲＳＴの一端にトランジスタＴＲのドレインが接続され、抵抗ＲＳＴの他端がグランド電位（接地電位、０Ｖ）に接続されている。センスＭＯＳＦＥＴＱＳのソースをトランジスタＴＲのソースに接続し、トランジスタＴＲのドレインに抵抗ＲＳＴを接続したことで、センスＭＯＳＦＥＴＱＳを流れる電流値を、端子ＴＥ３の電圧値に変換することができる（センスＭＯＳＦＥＴＱＳを流れる電流Ｉｓｅが大きくなるほど端子ＴＥ３の電圧値が大きくなる、具体的には端子ＴＥ３の電圧値はセンスＭＯＳＦＥＴＱＳを流れる電流Ｉｓｅの値にほぼ比例する）。ここで、端子ＴＥ３は、トランジスタＴＲのドレインと抵抗ＲＳＴとの間に位置しており、トランジスタＴＲのドレインが端子ＴＥ３に接続され、端子ＴＥ３が抵抗ＲＳＴの一端に接続されている（抵抗ＲＳＴの他端はグランド電位に接続されている）。抵抗ＲＳＴは、制御回路ＣＬＣ内（すなわち半導体チップＣＰ２内）に形成することができるが、他の形態として、抵抗ＲＳＴを半導体チップＣＰ２の外部（すなわち半導体装置ＰＫＧの外部）に設ける（すなわち抵抗ＲＳＴを外付け抵抗とする）ことも可能である。
【００７４】
端子ＴＥ３の電圧は、制御回路ＣＬＣ内のコンパレータ回路ＣＭＰによって所定の比較電圧Ｖ１と比較される。端子ＴＥ３の電圧値が比較電圧Ｖ１よりも大きいことがコンパレータ回路ＣＭＰによって検出されると、制御回路ＣＬＣ内の過電流保護回路ＯＣＰが作動し、ドライバ回路ＤＲを制御して、パワーＭＯＳＦＥＴＱＨをオフ状態にする（すなわちパワーＭＯＳＦＥＴＱＨのゲートに入力するゲート信号をオフする）。あるいは、パワーＭＯＳＦＥＴＱＨの電流を所定値以下に低下させる（すなわちパワーＭＯＳＦＥＴＱＨのゲートに入力するゲート電圧を低下させる）。
【００７５】
つまり、パワーＭＯＳＦＥＴＱＨに流れる電流ＩｄｈをセンスＭＯＳＦＥＴＱＳによって（センスＭＯＳＦＥＴＱＳに流れる電流Ｉｓｅとして）検知する。そして、端子ＴＥ３の電圧値が比較電圧Ｖ１よりも大きいと判別（検出）したとき（すなわちセンスＭＯＳＦＥＴＱＳを流れる電流Ｉｓｅが過大だと判別（検出）したとき）に、制御回路ＣＬＣは、パワーＭＯＳＦＥＴＱＨをオフ（オフ状態、非道通状態）にするか、あるいは、パワーＭＯＳＦＥＴＱＨの電流を低下させる。これにより、パワーＭＯＳＦＥＴＱＨに過大な電流が流れたときに、パワーＭＯＳＦＥＴＱＨを強制的にオフするか、あるいは、パワーＭＯＳＦＥＴＱＨの電流を低下させることができる。
【００７６】
具体的には、パワーＭＯＳＦＥＴＱＨの電流Ｉｄｈの許容上限値Ｉｌｍの１／２００００の電流がセンスＭＯＳＦＥＴＱＳに流れたとき（すなわちＩｓｅ＝Ｉｌｍ／２００００となったとき）に、端子ＴＥ３の電圧が上記比較電圧Ｖ１となるように抵抗ＲＳＴの抵抗値を設定しておく。これにより、パワーＭＯＳＦＥＴＱＨに許容上限値Ｉｌｍ以上の電流が流れたときには、センスＭＯＳＦＥＴＱＳにＩｌｍ／２００００以上の電流が流れ、端子ＴＥ３の電圧が上記比較電圧Ｖ１以上となるため、制御回路ＣＬＣがパワーＭＯＳＦＥＴＱＨを強制的にオフするか、あるいは、パワーＭＯＳＦＥＴＱＨの電流を低下させる。これにより、パワーＭＯＳＦＥＴＱＨに許容上限値Ｉｌｍ以上の電流が流れるのを防止することができ、半導体装置ＰＫＧおよびそれを用いた電子装置の信頼性を向上させることができる。
【００７７】
＜半導体チップの構成について＞
次に、上記パワーＭＯＳＦＥＴＱＨおよびセンスＭＯＳＦＥＴＱＳが形成された半導体チップＣＰ１の構成について説明する。
【００７８】
図１３〜図１５は、半導体チップＣＰ１のチップレイアウトを示す平面図であり、図１６は、半導体チップＣＰ１の部分拡大平面図（要部平面図）であり、図１７〜図１９は、半導体チップＣＰ１の要部断面図である。このうち、図１３は、半導体チップＣＰ１の上面図に対応しており、半導体チップＣＰ１の表面側（すなわちパッド電極ＰＤが形成された側の主面）が示されている。なお、図１３は平面図であるが、理解を簡単にするために、ボンディングパッド（パッド電極ＰＤＧ，ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４を含むパッド電極ＰＤ）にハッチングを付してある。なお、理解を簡単にするために、図１３にセンスＭＯＳ領域ＲＧ２も示してあるが、実際には、センスＭＯＳ領域ＲＧ２は半導体チップＣＰ１の最上層保護膜（上記保護膜１２に対応）に覆われている。図１４は、平面図であるが、半導体チップＣＰ１におけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（パッド電極ＰＤＧ，ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４を含むパッド電極ＰＤ）の位置を点線で示してある。図１５は、平面図であるが、半導体チップＣＰ１におけるソース配線１０Ｓ１，１０Ｓ２のレイアウトをハッチングを付した領域で示し、また、ボンディングパッド（パッド電極ＰＤＧ，ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４を含むパッド電極ＰＤ）の位置を点線で示してある。なお、図１４および図１５において点線で示したボンディングパッド（パッド電極ＰＤＧ，ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４を含むパッド電極ＰＤ）の位置は、図１３においてハッチングを付して示した領域に対応している。図１６は、図１３において二点鎖線で囲まれた領域２０を拡大した部分拡大平面図であり、メインＭＯＳ領域ＲＧ１、センスＭＯＳ領域ＲＧ２、パッド電極ＰＤＳ１，ＰＤＳ４、ソース配線１０Ｓ１，１０Ｓ２のレイアウトが示されている。また、図１７において、符号ＲＧ１で示された部分（範囲）がメインＭＯＳ領域ＲＧ１の要部断面図に対応し、図１８において、符号ＲＧ２で示された部分（範囲）がセンスＭＯＳ領域ＲＧ２の要部断面図に対応している。また、図１９は、図１６のＢ１−Ｂ１線の断面図にほぼ対応している。
【００７９】
上記パワーＭＯＳＦＥＴＱＨは、半導体チップＣＰ１を構成する半導体基板（以下、単に基板という）１の主面に形成されている。図１７〜図１９に示されるように、基板１は、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）１ａと、基板本体１ａの主面上に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層（半導体層）１ｂと、を有している。このため、基板１は、いわゆるエピタキシャルウエハである。このエピタキシャル層１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２が形成されている。フィールド絶縁膜２は、酸化シリコンなどの絶縁体で形成れており、活性領域を規定（画定）するための素子分離領域として機能することができる。
【００８０】
メインＭＯＳ領域ＲＧ１において、フィールド絶縁膜２とその下層のｐ型ウエルＰＷＬとに囲まれた活性領域に、パワーＭＯＳＦＥＴＱＨを構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴＱＨは、メインＭＯＳ領域ＲＧ１に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。また、センスＭＯＳ領域ＲＧ２において、フィールド絶縁膜２とその下層のｐ型ウエルＰＷＬとに囲まれた活性領域に、センスＭＯＳＦＥＴＱＳを構成する複数の単位トランジスタセルが形成されており、センスＭＯＳＦＥＴＱＳは、センスＭＯＳ領域ＲＧ２に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。メインＭＯＳ領域ＲＧ１に形成される個々の単位トランジスタセルと、センスＭＯＳ領域ＲＧ２に形成される個々の単位トランジスタセルとは、基本的には同じ構造（構成）を有しているが、メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とは、その面積が相違しており、メインＭＯＳ領域ＲＧ１はセンスＭＯＳ領域ＲＧ２よりも面積が大きい。換言すれば、センスＭＯＳ領域ＲＧ２はメインＭＯＳ領域ＲＧ１よりも面積が小さい。このため、単位トランジスタセルの接続数は、パワーＭＯＳＦＥＴＱＨとセンスＭＯＳＦＥＴＱＳとで異なり、センスＭＯＳＦＥＴＱＳを構成する並列接続された単位トランジスタセルの数は、パワーＭＯＳＦＥＴＱＨを構成する並列接続された単位トランジスタセルの数よりも少ない。このため、センスＭＯＳＦＥＴＱＳとパワーＭＯＳＦＥＴＱＨとでソース電位が同じであれば、センスＭＯＳＦＥＴＱＳには、パワーＭＯＳＦＥＴＱＨに流れる電流よりも小さな電流が流れるようになっている。メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２の各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のＭＯＳＦＥＴで形成されている。
【００８１】
上記基板本体１ａおよびエピタキシャル層１ｂは、上記単位トランジスタセルのドレイン領域としての機能を有している。基板１（半導体チップＣＰ１）の裏面（裏面全体）には、ドレイン用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥが形成されている。この裏面電極ＢＥは、例えば基板１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。上記半導体装置ＰＫＧにおいては、半導体チップＣＰ１のこの裏面電極ＢＥは、上記接着層ＢＤ１を介して上記ダイパッドＤＰ１に接合されて電気的に接続される。
【００８２】
また、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２において、エピタキシャル層１ｂ中に形成されたｐ型の半導体領域３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域３の上部に形成されたｎ＋型の半導体領域４は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域４はソース用の半導体領域である。
【００８３】
また、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２において、基板１には、その主面から基板１の厚さ方向に延びる溝５が形成されている。溝５は、ｎ＋型の半導体領域４の上面からｎ＋型の半導体領域４およびｐ型の半導体領域３を貫通し、その下層のエピタキシャル層１ｂ中で終端するように形成されている。この溝５の底面および側面には、酸化シリコンなどからなるゲート絶縁膜６が形成されている。また、溝５内には、上記ゲート絶縁膜６を介してゲート電極７が埋め込まれている。ゲート電極７は、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜からなる。ゲート電極７は、上記単位トランジスタセルのゲート電極としての機能を有している。
【００８４】
フィールド絶縁膜２上の一部にも、ゲート電極７と同一層の導電性膜からなるゲート引き出し用の配線部７ａが形成されており、ゲート電極７とゲート引き出し用の配線部７ａとは、一体的に形成されて互いに電気的に接続されている。ゲート引き出し用の配線部７ａは、それを覆う絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ａを通じてゲート配線１０Ｇと電気的に接続されている。
【００８５】
ゲート配線１０Ｇは、メインＭＯＳ領域ＲＧ１に形成されている複数のゲート電極７にゲート引き出し用の配線部７ａを通じて電気的に接続されるとともに、センスＭＯＳ領域ＲＧ２に形成されている複数のゲート電極７にゲート引き出し用の配線部７ａを通じて電気的に接続されている。このため、ゲート配線１０Ｇは、メインＭＯＳ領域ＲＧ１のゲート電極７（すなわち上記パワーＭＯＳＦＥＴＱＨ用のゲート電極７）とセンスＭＯＳ領域ＲＧ２のゲート電極７（すなわち上記センスＭＯＳＦＥＴＱＳ用のゲート電極７）とに、電気的に接続されている。
【００８６】
一方、ソース配線１０Ｓ１は、メインＭＯＳ領域ＲＧ１の絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｂを通じて、メインＭＯＳ領域ＲＧ１に形成されているソース用のｎ＋型の半導体領域４と電気的に接続されている。また、このソース配線１０Ｓ１は、メインＭＯＳ領域ＲＧ１において、ｐ型の半導体領域３の上部であってｎ＋型の半導体領域４の隣接間に形成されたｐ＋型の半導体領域１１に電気的に接続され、これを通じてメインＭＯＳ領域ＲＧ１におけるチャネル形成用のｐ型の半導体領域３と電気的に接続されている。
【００８７】
また、ソース配線１０Ｓ２は、センスＭＯＳ領域ＲＧ２の絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｂを通じて、センスＭＯＳ領域ＲＧ２に形成されているソース用のｎ＋型の半導体領域４と電気的に接続されている。また、このソース配線１０Ｓ２は、センスＭＯＳ領域ＲＧ２において、ｐ型の半導体領域３の上部であってｎ＋型の半導体領域４の隣接間に形成されたｐ＋型の半導体領域１１に電気的に接続され、これを通じてセンスＭＯＳ領域ＲＧ２におけるチャネル形成用のｐ型の半導体領域３と電気的に接続されている。
【００８８】
ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２は、コンタクトホール９ａ，９ｂが形成された絶縁膜８上にコンタクトホール９ａ，９ｂを埋めるように導電体膜１０を形成し、この導電体膜１０をパターニングすることにより形成されている。すなわち、ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２は、パターニングされた導電体膜１０により形成されている。また、パターニングされた導電体膜１０を配線とみなすこともできる。導電体膜１０は、金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。このため、ゲート配線１０Ｇ、ソース配線１０Ｓ１およびソース配線１０Ｓ２は、同層の導電体膜１０からなるが、互いに分離されている。
【００８９】
導電体膜１０（ゲート配線１０Ｇおよびソース配線１０Ｓ，１０Ｓ２を含む）は、ポリイミド樹脂などからなる絶縁性の保護膜（絶縁膜）１２により覆われている。すなわち、絶縁膜８上に、導電体膜１０（ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２を含む）を覆うように、保護膜１２が形成されている。この保護膜１２は、半導体チップＣＰ１の最上層の膜（絶縁膜）である。保護膜１２には複数の開口部１３が形成されており、各開口部１３からは、導電体膜１０の一部が露出されている。開口部１３から露出する導電体膜１０が、パッド電極（ボンディングパッド）となっており、上記パッド電極ＰＤＧ，ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４は、それぞれ開口部１３から露出する導電体膜１０により形成されている。
【００９０】
すなわち、開口部１３から露出するゲート配線１０Ｇによって、上記パワーＭＯＳＦＥＴＱＨおよびセンスＭＯＳＦＥＴＱＳのゲート用のパッド（パッド電極、ボンディングパッド）ＰＤＧが形成されている。また、開口部１３から露出するソース配線１０Ｓ１によって、上記パワーＭＯＳＦＥＴＱＨのソース用のパッド（パッド電極、ボンディングパッド）ＰＤＳ１，ＰＤＳ２，ＰＤＳ３が形成されている。また、開口部１３から露出するソース配線１０Ｓ２によって、上記センスＭＯＳＦＥＴＱＳのソース用のパッド（パッド電極、ボンディングパッド）ＰＤＳ４が形成されている。上述のように上記パワーＭＯＳＦＥＴＱＨのソース用のパッド電極ＰＤＳ１，ＰＤＳ２，ＰＤＳ３は、最上層の保護膜１２によって分離されているが、ソース配線１０Ｓ１を通じて互いに電気的に接続されている。一方、ソース配線１０Ｓ２は、ソース配線１０Ｓ１とは分離されているため、センスＭＯＳＦＥＴＱＳのソース用のパッド電極ＰＤＳ４は、パワーＭＯＳＦＥＴＱＨのソース用のパッド電極ＰＤＳ１，ＰＤＳ２，ＰＤＳ３とは、短絡せずに電気的に分離されている。
【００９１】
パッド電極ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４，ＰＤＧの表面には（すなわち開口部１３の底部で露出する部分の導電体膜１０上には）、メッキ法などで金属層１４を形成する場合もある。この金属層１４は、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。金属層１４を形成したことにより、導電体膜１０のアルミニウムの表面の酸化を抑制または防止することができる。
【００９２】
半導体装置ＰＫＧにおいては、上記図３〜図７からも分かるように、半導体チップＣＰ１の複数のパッド電極ＰＤのうち、パッド電極ＰＤＳ１に金属板ＭＰＬが接合され、それ以外のパッド電極ＰＤ（パッド電極ＰＤＧ，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４を含む）には、ボンディングワイヤＢＷが接続される。すなわち、半導体チップＣＰ１のパッド電極ＰＤＳ１は、金属板ＭＰＬを介してリードＬＤ１と電気的に接続されている。また、半導体チップＣＰ１のパッド電極ＰＤＧは、ボンディングワイヤＢＷを介して半導体チップＣＰ２のパッド電極ＰＤ２と電気的に接続されている。また、半導体チップＣＰ１のパッド電極ＰＤＳ２は、ボンディングワイヤＢＷを介して半導体チップＣＰ２のパッド電極ＰＤ２と電気的に接続されている。また、半導体チップＣＰ１のパッド電極ＰＤＳ３は、ボンディングワイヤＢＷを介して半導体チップＣＰ２のパッド電極ＰＤ２と電気的に接続されている。また、半導体チップＣＰ１のパッド電極ＰＤＳ４は、ボンディングワイヤＢＷを介して半導体チップＣＰ２のパッド電極ＰＤ２と電気的に接続されている。
【００９３】
このような構成の半導体チップＣＰ１においては、上記パワーＭＯＳＦＥＴＱＨおよびセンスＭＯＳＦＥＴＱＳの単位トランジスタの動作電流は、ドレイン用のエピタキシャル層１ｂとソース用のｎ＋型の半導体領域４との間をゲート電極７の側面（すなわち、溝５の側面）に沿って基板１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＣＰ１の厚さ方向に沿って形成される。
【００９４】
このように、半導体チップＣＰ１は、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、上記パワーＭＯＳＦＥＴＱＨおよびセンスＭＯＳＦＥＴＱＳは、それぞれ、トレンチゲート型ＭＩＳＦＥＴによって形成されている。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（基板１）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。
【００９５】
＜課題について＞
半導体チップＣＰ１には、パワーＭＯＳＦＥＴＱＨだけでなく、パワーＭＯＳＦＥＴＱＨに流れる電流を検知するためのセンスＭＯＳＦＥＴＱＳも形成されている。この半導体チップＣＰ１をチップ搭載部である導電性のダイパッドＤＰ１上に導電性の接合材（接着層ＢＤ１）を介して接合してから、ボンディングワイヤＢＷの接続と金属板ＭＰＬの接続とを行い、これを樹脂封止して、半導体装置ＰＫＧが形成されている。半導体チップＣＰ１の裏面全体に裏面電極ＢＥが形成されており、この半導体チップＣＰ１の裏面電極ＢＥとダイパッドＤＰ１との間に、導電性の接合材（接着層ＢＤ１）を介して電流が流れる構成となっている。
【００９６】
しかしながら、このような半導体装置に熱ストレス（例えば使用中の熱負荷や温度サイクル試験など）が加わると、半導体チップＣＰ１とダイパッドＤＰ１とを接合する接合材にクラックまたは剥離が発生し、このクラックまたは剥離により、センスＭＯＳＦＥＴＱＳによるパワーＭＯＳＦＥＴＱＨに流れる電流の検知精度が低下する虞があることを、本発明者は見出した。これについて、図２０および図２１を参照して以下に説明する。
【００９７】
図２０および図２１は、課題の説明図であり、ダイパッドＤＰ１上に、半導体チップＣＰ１に相当する半導体チップＣＰ１０１が、半田１１１を介して搭載されて接合され、更に半導体チップＣＰ１０１に対するボンディングワイヤＢＷの接続と金属板ＭＰＬ１０１の接続とが行われた状態が示されている。実際には、樹脂封止が行われて上記半導体装置ＰＫＧのような半導体装置（半導体パッケージ）が形成されているが、図２０および図２１では、上記封止部ＭＲについては図示を省略している。なお、図２０および図２１は、断面図であるが、図面を見やすくするために、メインＭＯＳ領域ＲＧ１０１およびセンスＭＯＳ領域ＲＧ１０２以外についてはハッチングを省略してある。
【００９８】
図２０において、半導体チップＣＰ１０１の裏面全体に裏面電極ＢＥ１０１が形成されており、半導体チップＣＰ１０１の裏面電極ＢＥ１０１とダイパッドＤＰ１との間が半田１１１を介して接合されている。また、半導体チップＣＰ１０１の表面には、上記パワーＭＯＳＦＥＴＱＨのソース用のパッド電極ＰＤＳ１０１と上記センスＭＯＳＦＥＴＱＳのソース用のパッド電極ＰＤＳ１０４とが形成されており、パッド電極ＰＤＳ１０１には金属板ＭＰＬ１０１が半田１１２を介して接合され、パッド電極ＰＤＳ１０４にはボンディングワイヤＢＷが接続されている。また、半導体チップＣＰ１０１には、上記パワーＭＯＳＦＥＴＱＨが形成されたメインＭＯＳ領域ＲＧ１０１（上記メインＭＯＳ領域ＲＧ１に対応するもの）と、上記センスＭＯＳＦＥＴＱＳが形成されたセンスＭＯＳ領域ＲＧ１０２とが設けられている。ここで、裏面電極ＢＥ１０１は上記裏面電極ＢＥに相当するものであり、パッド電極ＰＤＳ１０１は上記パッド電極ＰＤＳ１に相当するものであり、パッド電極ＰＤＳ１０４は上記パッド電極ＰＤＳ４に相当するものであり、金属板ＭＰＬ１０１は上記金属板ＭＰＬに相当するものである。また、メインＭＯＳ領域ＲＧ１０１は上記メインＭＯＳ領域ＲＧ１に相当するものであり、センスＭＯＳ領域ＲＧ１０２は上記センスＭＯＳ領域ＲＧ２に相当するものであり、半田１１１は、上記接着層ＢＤ１に相当するものであり、半田１１２は、上記接着層ＢＤ３に相当するものである。また、半導体チップＣＰ１０１においては、センスＭＯＳ領域ＲＧ１０２は、パッド電極ＰＤＳ１０４と平面的に重なる位置（すなわち半導体チップＣＰ１０１の主面に平行な平面で見たときに重なる位置）に形成されている。なお、図２０および図２１の半導体チップＣＰ１０１と上記半導体チップＣＰ１とでは、センスＭＯＳ領域ＲＧ２，ＲＧ１０２の位置が相違している。
【００９９】
図２０の場合、上記パワーＭＯＳＦＥＴＱＨに流れる電流は、ダイパッドＤＰ１から、半田１１１、裏面電極ＢＥ１０１、半導体チップＣＰ１０１のメインＭＯＳ領域ＲＧ１０１（に形成された上記パワーＭＯＳＦＥＴＱＨ）、パッド電極ＰＤＳ１０１、および半田１１２を介して金属板ＭＰＬ１０１に流れる構成となっている。また、図２０の場合、上記センスＭＯＳＦＥＴＱＳに流れる電流は、ダイパッドＤＰ１から、半田１１１、裏面電極ＢＥ１０１、半導体チップＣＰ１０１のセンスＭＯＳ領域ＲＧ１０２（に形成された上記センスＭＯＳＦＥＴＱＳ）、およびパッド電極ＰＤＳ１０４を介してボンディングワイヤＢＷに流れる構成となっている。
【０１００】
しかしながら、熱ストレス（例えば使用中の熱負荷や温度サイクル試験など）が加わると、半田１１１にクラック（以下、このクラックには符号１１３を付してクラック１１３と称する）が発生する可能性がある。なお、剥離が発生する場合もあるが、本実施の形態では、剥離もクラックに含めて説明する。
【０１０１】
図２１は、図２０において、熱ストレスによって半田１１１にクラック１１３が発生した状態が示されている。半田１１１は、半導体チップＣＰ１０１の裏面全体とダイパッドＤＰ１の上面との間に介在し、クラック１１３は、半田１１１の周辺部（外周部）から発生して、内側方向（内部方向）に向かって進行する。クラック１１３が発生した領域は、電流が通りにくく、電流の経路としては機能できなくなる。
【０１０２】
このため、半田１１１にクラック１１３が発生し、このクラック１１３がセンスＭＯＳ領域ＲＧ１０２の下方にまで達すると、上記センスＭＯＳＦＥＴＱＳに流れる電流の経路に、クラック１１３に起因した抵抗成分が加わってしまい、パワーＭＯＳＦＥＴＱＨに流れる電流をセンスＭＯＳＦＥＴＱＳで検知する際の精度が低下する虞がある。以下、これについて説明する。
【０１０３】
上記半導体チップＣＰ１と図２０および図２１に示される半導体チップＣＰ１０１とには、パワーＭＯＳＦＥＴＱＨを構成するＭＯＳＦＥＴが形成された領域であるメインＭＯＳ領域（ＲＧ１，ＲＧ１０１）と、センスＭＯＳＦＥＴＱＳを構成するＭＯＳＦＥＴが形成された領域であるセンスＭＯＳ領域（ＲＧ２，ＲＧ１０２）とが存在している。メインＭＯＳ領域（ＲＧ１，ＲＧ１０１）とセンスＭＯＳ領域（ＲＧ２，ＲＧ１０２）とは、面積が相違している（メインＭＯＳ領域の方がセンスＭＯＳ領域よりも面積が大きい）。そして、パワーＭＯＳＦＥＴＱＨに流れる電流とセンスＭＯＳＦＥＴＱＳに流れる電流とが、所定の比率、例えば２００００：１の比率となるように、半導体チップＣＰ１，ＣＰ１０１におけるメインＭＯＳ領域（ＲＧ１，ＲＧ１０１）とセンスＭＯＳ領域（ＲＧ２，ＲＧ１０２）との面積比が設定されているものと仮定する。
【０１０４】
半田１１１にクラック１１３が発生し、このクラック１１３を避けて電流が流れる場合、メインＭＯＳ領域ＲＧ１０１はセンスＭＯＳ領域ＲＧ１０２よりも面積が大きく、半導体チップＣＰ１０１のうちのかなりの面積を占めているため、電流がダイパッドＤＰ１から半田１１１を経由してメインＭＯＳ領域ＲＧ１０１（のトランジスタ）を流れる経路の抵抗は、クラック１１３の有無でそれほど影響を受けない。しかしながら、センスＭＯＳ領域ＲＧ１０２は、メインＭＯＳ領域ＲＧ１０１よりも面積がかなり小さく、図２１に示されるようにセンスＭＯＳ領域ＲＧ１０２の下方にクラック１１３が延在していると、電流がダイパッドＤＰ１から半田１１１を経由してセンスＭＯＳ領域ＲＧ１０２（のトランジスタ）を流れる経路の抵抗は、クラック１１３を迂回して電流が流れる分、遠回りの経路となるため、抵抗値がかなり大きくなる。
【０１０５】
このため、図２０のようにクラック１１３が発生していない場合には、センスＭＯＳＦＥＴＱＳに流れる電流は、パワーＭＯＳＦＥＴＱＨに流れる電流の１／２００００であったものが、図２１のようにセンスＭＯＳ領域ＲＧ１０２の下方にクラック１１３が延在していると、この電流比が崩れ、センスＭＯＳＦＥＴＱＳに流れる電流は、パワーＭＯＳＦＥＴＱＨに流れる電流の１／２００００よりも小さくなってしまう。
【０１０６】
このため、本来は、センスＭＯＳＦＥＴＱＳを流れる電流が、パワーＭＯＳＦＥＴＱＨを流れる電流の１／２００００であるように半導体チップＣＰ１０１を設計しても、半田１１１に生じたクラック１１３が図２１のようにセンスＭＯＳ領域ＲＧ１０２の下方にまで延在すると、センスＭＯＳＦＥＴＱＳを流れる電流は、パワーＭＯＳＦＥＴＱＨを流れる電流の１／２００００よりも更に小さくなってしまう。このため、パワーＭＯＳＦＥＴＱＨに流れる電流をセンスＭＯＳＦＥＴＱＳで検知しようとしても、その精度が低下し、実際に流れている電流よりも低い電流として検知してしまう。
【０１０７】
従って、パワーＭＯＳＦＥＴＱＨを流れる電流がある制限値を越えたか否かをセンスＭＯＳＦＥＴＱＳで検知しようとする場合、クラック１１３が発生していなければセンスＭＯＳＦＥＴＱＳで精度よく検知できるが、センスＭＯＳ領域ＲＧ２の下方にまで延在するようにクラック１１３が発生していると、センスＭＯＳＦＥＴＱＳでうまく検知できず、パワーＭＯＳＦＥＴＱＨを流れる電流がある制限値を越えた瞬間を見逃す虞がある。例えば、センスＭＯＳＦＥＴＱＳを流れる電流が、クラック１１３無しのときにはパワーＭＯＳＦＥＴＱＨを流れる電流の１／２００００であったものが、クラック１１３の発生に起因して、パワーＭＯＳＦＥＴＱＨを流れる電流の１／２２０００となった場合には、パワーＭＯＳＦＥＴＱＨの電流が、制限値ではなく制限値の１．１倍を越えたときに、制限値越えをセンスＭＯＳＦＥＴＱＳが検知することになる。
【０１０８】
このようなクラック１１３に起因してセンスＭＯＳＦＥＴＱＳによるパワーＭＯＳＦＥＴＱＨに流れる電流の検知精度が低下する現象は、センスＭＯＳ領域ＲＧ２の下方にクラック１１３が発生することで、促進される。これを防止するために、本実施の形態では、センスＭＯＳ領域ＲＧ２の下方にクラック１１３が発生しないように、後述のようにセンスＭＯＳ領域ＲＧ２と金属板ＭＰＬとの位置関係などを工夫している。
【０１０９】
なお、上記図２０および図２１を参照して説明したクラック１１３に起因した課題は、半導体チップＣＰ１０１をダイパッドＤＰ１にダイボンディングするための接合材（ダイボンディング材）が半田の場合に、特に顕著に発生するが、半田以外の導電性の接合材（ダイボンディング材）の場合にも生じ得る課題である。このため、本実施の形態は、半導体チップＣＰ１をダイパッドＤＰ１にダイボンディングするための接合材（すなわち上記接着層ＢＤ１）が、半田の場合に特に効果が大きいが、半田以外の導電性の接合材、例えば銀ペーストなどのペースト型導電性接合材の場合にも有効である。
【０１１０】
＜半導体チップのレイアウトについて＞
次に、半導体チップＣＰ１のチップレイアウトについて、図２２〜図２５および上記図１３〜図１６を参照しながら説明する。
【０１１１】
図２２は、本実施の形態の半導体装置ＰＫＧの説明図であり、半導体チップＣＰ１に金属板ＭＰＬが接合された状態を示す平面図（上面図）が示されている。図２２において金属板ＭＰＬを透視（除去）すると、上記図１３と同じ図になる。図２２は、上記図７において半導体チップＣＰ１および金属板ＭＰＬのみを拡大して示した図と言うこともでき、上記図１３は、上記図８において半導体チップＣＰ１のみを拡大して示した図と言うこともできる。なお、図２２にセンスＭＯＳ領域ＲＧ２も示してあるが、実際には、センスＭＯＳ領域ＲＧ２は半導体チップＣＰ１の最上層保護膜（上記保護膜１２に対応）に覆われている。図２３は、図２２において二点鎖線で囲まれた領域２０を拡大した部分拡大平面図であり、金属板ＭＰＬ、センスＭＯＳ領域ＲＧ２、パッド電極ＰＤＳ１およびパッド電極ＰＤＳ４のレイアウトが示されている。図２４および図２５は、本実施の形態の半導体装置ＰＫＧの説明図であり、ダイパッドＤＰ１上に、半導体チップＣＰ１が接着層ＢＤ１を介して搭載されて接合され、更に半導体チップＣＰ１に対するボンディングワイヤＢＷの接続と金属板ＭＰＬの接続とが行われた状態が示されている。実際には、樹脂封止が行われて（封止部ＭＲが形成されて）上記図１〜図９のような半導体装置ＰＫＧが形成されているが、図２４および図２５では、上記封止部ＭＲについては図示を省略している。なお、図２４および図２５は、断面図であるが、図面を見やすくするために、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２以外についてはハッチングを省略してある。また、図２４は、上記図７および図２２におけるＡ１−Ａ１線の位置での断面図に対応し、図２５は、上記図７および図２２におけるＡ２−Ａ２線の位置での断面図に対応しているため、図２４は上記図３に相当し、図２５は上記図４に相当している。また、図２２において、上記図７におけるＡ３−Ａ３線とＡ４−Ａ４線と同じ位置に、Ａ３−Ａ３線とＡ４−Ａ４線とを示している。このため、上記図５は、上記図７および図２２におけるＡ３−Ａ３線の位置での断面図に対応し、上記図６は、上記図７および図２２におけるＡ４−Ａ４線の位置での断面図に対応していると言うこともできる。なお、上記図７および図２２におけるＡ２−Ａ２線およびＡ４−Ａ４線は、センスＭＯＳ領域ＲＧ２を通過しており（横切っており）、上記図７および図２２におけるＡ１−Ａ１線およびＡ３−Ａ３線は、センスＭＯＳ領域ＲＧ２を通過していない（横切っていない）。
【０１１２】
本実施の形態の半導体チップＣＰ１は、パワーＭＯＳＦＥＴＱＨだけでなく、パワーＭＯＳＦＥＴＱＨに流れる電流を検知するためのセンスＭＯＳＦＥＴＱＳも形成されている。すなわち、本実施の形態の半導体チップＣＰ１は、パワーＭＯＳＦＥＴＱＨおよびセンスＭＯＳＦＥＴＱＳが形成された半導体チップであり、上記図１４などに示されるように、パワーＭＯＳＦＥＴＱＨに対応する縦型のパワーＭＯＳＦＥＴが形成されたメインＭＯＳ領域ＲＧ１と、センスＭＯＳＦＥＴＱＳに対応する縦型のパワーＭＯＳＦＥＴが形成されたセンスＭＯＳ領域ＲＧ２とを有している。
【０１１３】
半導体チップＣＰ１の主面（表面）には、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４およびゲート用のパッド電極ＰＤＧを含む複数のパッド電極ＰＤが形成されているが、このうち、パッド電極ＰＤＳ１には金属板ＭＰＬが接合（接続）され、パッド電極ＰＤＳ１以外のパッド電極ＰＤ（パッド電極ＰＤＳ２，ＰＤＳ３，ＰＤＳ４，ＰＤＧを含む）にはボンディングワイヤＢＷが接続される。
【０１１４】
金属板ＭＰＬとセンスＭＯＳ領域ＲＧ２との平面的な位置関係を見ると、図２２および図２３などにも示されるように、平面視において、金属板ＭＰＬとセンスＭＯＳ領域ＲＧ２とは重なっておらず、センスＭＯＳ領域ＲＧ２の三辺を金属板ＭＰＬが囲んでいる。すなわち、平面視において、センスＭＯＳ領域ＲＧ２は略矩形状の平面形状を有しており、矩形の四辺のうちの三辺（センスＭＯＳ領域ＲＧ２の三辺）が、金属板ＭＰＬに対向している。
【０１１５】
また、パッド電極ＰＤＳ１とセンスＭＯＳ領域ＲＧ２との平面的な位置関係を見ると、図１３、図１６、図２２および図２３などにも示されるように、平面視において、パッド電極ＰＤＳ１とセンスＭＯＳ領域ＲＧ２とは重なっておらず、パッド電極ＰＤＳ１が、センスＭＯＳ領域ＲＧ２の三辺を囲んでおり、別の言い方をすると、センスＭＯＳ領域ＲＧ２の三辺が、パッド電極ＰＤＳ１に対向している。
【０１１６】
金属板ＭＰＬは、半導体チップＣＰ１のパッド電極ＰＤＳ１に接合されており、具体的には、金属板ＭＰＬのうち、半導体チップＣＰ１のパッド電極ＰＤＳ１に平面的に（平面視で）重なっている部分が、そのパッド電極ＰＤＳ１に導電性の接着層（接合材）ＢＤを介して接合（接続、接着）されている。このため、平面視において、金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分（接合領域）とセンスＭＯＳ領域ＲＧ２とは重なっておらず、金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分（接合領域）が、センスＭＯＳ領域ＲＧ２の三辺を囲んでおり、別の言い方をすると、センスＭＯＳ領域ＲＧ２の三辺が、金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分（接着層ＢＤで接合された部分）に対向している。なお、図２３は平面図であるが、図２３において、金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分（接合領域）ＭＰＬａを、ハッチングを付して示してある。
【０１１７】
なお、「平面視」と言うときは、半導体チップＣＰ１の主面（表面）に平行な平面で見たときを意味するものとする。「平面的に見て」という場合も、「平面視」と同義である。
【０１１８】
このような位置関係を得るために、具体的に次のように半導体チップＣＰ１および金属板ＭＰＬを設計する。
【０１１９】
まず、半導体チップＣＰ１については、半導体チップＣＰ１の辺ＳＤ１に対向するパッド電極ＰＤＳ１の辺ＳＤ７（より特定的には辺ＳＤ７のほぼ中央付近）において、半導体チップＣＰ１の辺ＳＤ１から遠ざかる方向に局所的（部分的）にパッド電極ＰＤＳ１が後退した（平面視で後退した）領域である後退部（パッド後退部、凹部、平面的な凹部）２１を設けておく。そして、この後退部２１内にセンスＭＯＳ領域ＲＧ２を配置しておく（図１３、図２２、図２３など参照）。一方、金属板ＭＰＬについては、半導体チップＣＰ２側となる金属板ＭＰＬの先端辺（辺）ＳＤ８において、半導体チップＣＰ２から遠ざかる方向に局所的（部分的）に後退した（平面視で後退した）領域である後退部（金属板後退部、凹部、平面的な凹部）２２を設けておく。そして、この後退部２２内にセンスＭＯＳ領域ＲＧ２が位置する（配置される）ように、金属板ＭＰＬをソース用のパッド電極ＰＤＳ１に接合する。これにより、センスＭＯＳ領域ＲＧ２の三辺が、金属板ＭＰＬで囲まれ、また、パッド電極ＰＤＳ１で囲まれ、また、金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分で囲まれた状態（別の言い方をすると、センスＭＯＳ領域ＲＧ２の三辺が、金属板ＭＰＬに対向し、また、パッド電極ＰＤＳ１に対向し、また、金属板ＭＰＬとパッド電極ＰＤＳ１との接合部に対抗した状態）を得ることができる。ここで、センスＭＯＳ領域ＲＧ２の前記三辺は、図２３に符号２３ａ，２３ｂ，２３ｃを付して示された３つの辺２３ａ，２３ｂ，２３ｃである。
【０１２０】
このような状態とする理由は、ダイパッドＤＰ１と半導体チップＣＰ１とを接合する接着層ＢＤ１に上記クラック１１３に相当するクラックが発生したとしても、接着層ＢＤ１においてセンスＭＯＳ領域ＲＧ２の下方の位置に、そのクラックができるだけ延在しないようにするためである。これについて、図２６を参照して説明する。
【０１２１】
図２６は、半導体装置ＰＫＧの模式的な断面図であり、ダイパッドＤＰ１上に接着層ＢＤ１を介して半導体チップＣＰ１が搭載（接合）され、その半導体チップＣＰ１（のパッド電極ＰＤＳ１）に金属板ＭＰＬが接着層ＢＤ３で接合された状態が模式的に示されているが、封止部ＭＲの図示は省略してある。なお、図２６は断面図であるが、図面を見やすくするために、ハッチングは省略してある。
【０１２２】
図２６において、金属板ＭＰＬとダイパッドＤＰ１とで半導体チップＣＰ１の上下を挟んでいる領域（すなわち半導体チップＣＰ１の上方に金属板ＭＰＬが存在する領域）を、符号ＲＧ１１を付して示し、金属板ＭＰＬとダイパッドＤＰ１とで半導体チップＣＰ１の上下を挟んでいない領域（すなわち半導体チップＣＰ１の上方に金属板ＭＰＬが存在しない領域）を、符号ＲＧ１２を付して示している。
【０１２３】
半導体チップＣＰ１は、金属板ＭＰＬとダイパッドＤＰ１とで上下に挟まれている。平面視で半導体チップＣＰ１はダイパッドＤＰ１の上面に内包されているため、半導体チップＣＰ１全体の下方にはダイパッドＤＰ１が存在している。しかしながら、半導体チップＣＰ１の表面には、平面視で金属板ＭＰＬに重なる領域（部分）と重ならない領域（部分）とがあるため、半導体チップＣＰ１の表面は、上方に金属板ＭＰＬが存在する領域（すなわち金属板ＭＰＬが接合された領域）と、上方に金属板ＭＰＬが存在しない領域（すなわち金属板ＭＰＬが接合されていない領域）とを有している。このため、平面視で、半導体チップＣＰ１全体に相当する平面領域は、金属板ＭＰＬとダイパッドＤＰ１とで半導体チップＣＰ１の上下を挟んでいる領域ＲＧ１１と、金属板ＭＰＬとダイパッドＤＰ１とで半導体チップＣＰ１の上下を挟んでいない領域ＲＧ１２とを足したものとなる。
【０１２４】
半導体装置ＰＫＧに熱ストレス（例えば使用中の熱負荷や温度サイクル試験など）が加わると、半導体チップＣＰ１とダイパッドＤＰ１とを接合する接着層ＢＤ１にクラック（上記クラック１１３に相当するクラック）が発生する虞がある。接着層ＢＤ１にクラックが発生する主原因の一つは、熱ストレスが加わったときに、ダイパッドＤＰ１の熱膨張率（熱膨張係数）と半導体チップＣＰ１の熱膨張率との差に起因して、ダイパッドＤＰ１の熱膨張量（熱膨張距離）と半導体チップＣＰ１の熱膨張量（熱膨張距離）とが相違してしまい、半導体チップＣＰ１とダイパッドＤＰ１との間に介在する接着層ＢＤ１に応力が生じて接着層ＢＤ１にクラックが発生することである。具体的には、半導体チップ（主としてＳｉからなる）の熱膨張率よりも金属からなるダイパッドＤＰ１の熱膨張率が大きいため、熱ストレスが加わった際に、ダイパッドＤＰ１の熱膨張量は大きく、それに比べて半導体チップＣＰ１の熱膨張量は小さいため、熱膨張量が相対的に大きなダイパッドＤＰ１と熱膨張量が相対的に小さな半導体チップＣＰ１との間に介在する接着層ＢＤ１に、大きな応力が発生してクラックが生じてしまう。
【０１２５】
しかしながら、金属板ＭＰＬとダイパッドＤＰ１とで半導体チップＣＰ１が上下に挟まれていない領域ＲＧ１２（すなわち半導体チップＣＰ１の上方に金属板ＭＰＬが存在しない領域）に比べて、金属板ＭＰＬとダイパッドＤＰ１とで半導体チップＣＰ１が上下に挟まれている領域ＲＧ１１（すなわち上方に金属板ＭＰＬが存在する領域）では、接着層ＢＤ１におけるクラックが発生しにくいことが、本発明者の実験により確認された。これは、以下の理由によるものと考えられる。
【０１２６】
すなわち、半導体チップＣＰ１のうち、金属板ＭＰＬとダイパッドＤＰ１とで半導体チップＣＰ１が上下に挟まれた領域ＲＧ１１では、熱ストレスが加わると、半導体チップＣＰ１は下側のダイパッドＤＰ１によって熱膨張方向に引っ張られるだけでなく、上側の金属板ＭＰＬによっても熱膨張方向に引っ張られるため、領域ＲＧ１２よりも領域ＲＧ１１の方が、半導体チップＣＰ１は熱膨張しやすくなる（すなわち熱膨張量が大きくなる）。このため、ダイパッドＤＰ１と半導体チップＣＰ１との熱膨張量の差は、領域ＲＧ１２に比べて、領域ＲＧ１１の方が、小さくなる。つまり、ＲＧ１２に比べて、ＲＧ１１の方が、ダイパッドＤＰ１と半導体チップＣＰ１との熱膨張量の差が小さくなり、それによって、接着層ＢＤ１に発生する応力も、ＲＧ１２に比べてＲＧ１１の方が小さくなる。すなわち、半導体チップＣＰ１よりも金属板ＭＰＬおよびダイパッドＤＰ１の方が熱膨張率が大きいため、熱ストレスが加わったときに、領域ＲＧ１１では、上側の金属板ＭＰＬと下側のダイパッドＤＰ１との両方が半導体チップＣＰ１を熱膨張方向に引っ張るように作用するため、領域ＲＧ１２よりも領域ＲＧ１１の方が、半導体チップＣＰ１とダイパッドＤＰ１との熱膨張量の差は小さくなり、接着層ＢＤ１に生じる応力も小さくなる。接着層ＢＤ１におけるクラックは、接着層ＢＤ１に生じる応力が大きい所で発生しやく、応力が小さいところでは発生しにくいため、領域ＲＧ１２に比べて、領域ＲＧ１１では、接着層ＢＤ１におけるクラックが発生しにくくなる。
【０１２７】
そこで、本実施の形態では、金属板ＭＰＬとダイパッドＤＰ１とで半導体チップＣＰ１の上下を挟んだ領域ＲＧ１１（すなわち上方に金属板ＭＰＬが存在する領域）に準じる場所にセンスＭＯＳ領域ＲＧ２を配置し、それによって、センスＭＯＳ領域ＲＧ２の直下の接着層ＢＤ１にクラックが発生するのを抑制している。つまり、半導体チップＣＰ１において、半導体チップＣＰ１とダイパッドＤＰ１との熱膨張量の差を小さくできる位置にセンスＭＯＳ領域ＲＧ２を配置し、それによって、センスＭＯＳ領域ＲＧ２の直下の接着層ＢＤ１にクラックが発生するのを抑制するのである。
【０１２８】
すなわち、上述したように、金属板ＭＰＬとセンスＭＯＳ領域ＲＧ２との平面的な位置関係を見ると、平面視において、センスＭＯＳ領域ＲＧ２の三辺（２３ａ，２３ｂ，２３ｃ）を金属板ＭＰＬが囲んでいる（別の言い方をすると、センスＭＯＳ領域ＲＧ２の三辺が金属板ＭＰＬに対向している）。また、パッド電極ＰＤＳ１とセンスＭＯＳ領域ＲＧ２との平面的な位置関係を見ると、平面視において、パッド電極ＰＤＳ１が、センスＭＯＳ領域ＲＧ２の三辺（２３ａ，２３ｂ，２３ｃ）を囲んでいる（別の言い方をすると、センスＭＯＳ領域ＲＧ２の三辺がパッド電極ＰＤＳ１に対向している）。つまり、平面視において、金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分（ＭＰＬａ）が、センスＭＯＳ領域ＲＧ２の三辺（２３ａ，２３ｂ，２３ｃ）を囲んでいる（別の言い方をすると、センスＭＯＳ領域ＲＧ２の三辺が、金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分に対向している）。
【０１２９】
別の見方をすると、平面視において、センスＭＯＳ領域ＲＧ２から辺ＳＤ２に近づく方向（この方向は辺ＳＤ１に平行）と、センスＭＯＳ領域ＲＧ２から辺ＳＤ３に近づく方向（この方向は辺ＳＤ１に垂直）と、センスＭＯＳ領域ＲＧ２から辺ＳＤ４に近づく方向（この方向は辺ＳＤ１に平行）とには、パッド電極ＰＤＳ１、金属板ＭＰＬ、および金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分ＭＰＬａが存在している。
【０１３０】
また、センスＭＯＳ領域ＲＧ２の上方には、ソース配線１０Ｓ１（パワーＭＯＳＦＥＴＱＨ用のソース配線１０Ｓ１）ではなくソース配線１０Ｓ２（センスＭＯＳＦＥＴＱＳ用のソース配線１０Ｓ２）を配置する必要があるため、パワーＭＯＳＦＥＴＱＨのソース用のパッド電極ＰＤＳ１をセンスＭＯＳ領域ＲＧ２の直上領域にまで延在させることは困難である。このため、パワーＭＯＳＦＥＴＱＨのソース用のパッド電極ＰＤＳ１は、センスＭＯＳ領域ＲＧ２と平面視で重なっていない。このため、金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分ＭＰＬａは、センスＭＯＳ領域ＲＧ２と平面視で重なっておらず、また、金属板ＭＰＬも、センスＭＯＳ領域ＲＧ２と平面視で重なっていない。
【０１３１】
このようなセンスＭＯＳ領域ＲＧ２の配置位置は、上述した金属板ＭＰＬとダイパッドＤＰ１とで半導体チップＣＰ１の上下を挟んだ領域ＲＧ１１に準じる場所であり、その下方の接着層ＢＤ１においてクラックが発生しにくい場所である。このため、このような位置にセンスＭＯＳ領域ＲＧ２を配置することにより、センスＭＯＳ領域ＲＧ２の直下の接着層ＢＤ１にクラックが発生するのを抑制または防止することができる（つまり、接着層ＢＤ１におけるセンスＭＯＳ領域ＲＧ２の下方の位置に、上記クラック１１３に相当するクラックが形成されるのを抑制または防止することができる）。これにより、上記クラック１１３に起因してセンスＭＯＳＦＥＴＱＳによるパワーＭＯＳＦＥＴＱＨに流れる電流の検知精度が低下するのを、抑制または防止できるようになるため、センスＭＯＳＦＥＴＱＳによるパワーＭＯＳＦＥＴＱＨに流れる電流の検知精度を向上させることができる。従って、半導体装置の信頼性を向上させることができる。
【０１３２】
また、センスＭＯＳＦＥＴＱＳのソース用のパッド電極ＰＤＳ４は、半導体チップＣＰ１の主面において、内側よりも外周部（辺ＳＤ１）に近い位置に配置していた方が、ボンディングワイヤＢＷのような導電性部材を接続しやすくなる。このため、本実施の形態では、半導体チップＣＰ１の主面（表面）において、センスＭＯＳ領域ＲＧ２とセンスＭＯＳＦＥＴＱＳのソース用のパッド電極ＰＤＳ４とを同じ平面位置（上下で重なる位置）に配置するのではなく、センスＭＯＳ領域ＲＧ２よりも、センスＭＯＳＦＥＴＱＳのソース用のパッド電極ＰＤＳ４を、外側（辺ＳＤ１に近い側）に配置している。換言すれば、半導体チップＣＰ１の主面において、センスＭＯＳ領域ＲＧ２よりもパッド電極ＰＤＳ４の方が、半導体チップＣＰ１の主面の外周部（辺ＳＤ１）に近くなるように、センスＭＯＳ領域ＲＧ２およびパッド電極ＰＤＳ４を配置している。つまり、半導体チップＣＰ１の主面において、半導体チップＣＰ１の主面の外周（辺ＳＤ１）からセンスＭＯＳ領域ＲＧ２までの距離（間隔）Ｌ１よりも、半導体チップＣＰ１の主面の外周（辺ＳＤ１）からパッド電極ＰＤＳ４までの距離（間隔）Ｌ２が小さく（短く）なるようにしている（すなわちＬ１＞Ｌ２、図２３参照）。つまり、本実施の形態では、半導体チップＣＰ１の主面において、センスＭＯＳ領域ＲＧ２よりも、センスＭＯＳＦＥＴＱＳのソース用のパッド電極ＰＤＳ４の方が、半導体チップＣＰ１の主面の辺ＳＤ１の近くに配置されているのである。
【０１３３】
なお、半導体チップＣＰ１の主面において、２つの位置のどちらが外側に位置しているかを判別するには、半導体チップＣＰ１の主面の外周からの距離（間隔）がより小さい方を、外側とみなすものとする。換言すれば、半導体チップＣＰ１の主面において、２つの位置のどちらが内側に位置しているかを判別するには、半導体チップＣＰ１の主面の外周からの距離（間隔）がより大きい方を、内側とみなすものとする。
【０１３４】
センスＭＯＳ領域ＲＧ２の配置位置を上述のようにしたことにより、接着層ＢＤ１におけるセンスＭＯＳ領域ＲＧ２の下方の位置にクラックが形成されるのを抑制または防止して、センスＭＯＳＦＥＴＱＳによるパワーＭＯＳＦＥＴＱＨに流れる電流の検知精度を向上させる。その上で、センスＭＯＳ領域ＲＧ２よりもパッド電極ＰＤＳ４を外側に配置する（すなわちセンスＭＯＳ領域ＲＧ２よりもパッド電極ＰＤＳ４の方が辺ＳＤ１の近くに配置される）ことにより、センスＭＯＳＦＥＴＱＳのソース用のパッド電極ＰＤＳ４にボンディングワイヤＢＷのような導電性部材を接続しやすくすることができる。なお、センスＭＯＳ領域ＲＧ２に形成されたセンスＭＯＳＦＥＴＱＳのソース領域（センスＭＯＳ領域ＲＧ２の上記半導体領域４に対応）と、センスＭＯＳＦＥＴＱＳのソース用のパッド電極ＰＤＳ４とは、半導体チップＣＰ１内に形成された上記ソース配線（ソース用配線）１０Ｓ２を介して（通じて）電気的に接続されている。
【０１３５】
また、平面視で、センスＭＯＳ領域ＲＧ２の前記三辺（２３ａ，２３ｂ，２３ｃ）以外の一辺（図２３に示される辺２３ｄ）と、半導体チップＣＰ１の辺ＳＤ１との間には、パッド電極ＰＤＳ１、金属板ＭＰＬ、および金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分ＭＰＬａは位置して（存在して）いない。別の見方をすると、平面視において、センスＭＯＳ領域ＲＧ２から辺ＳＤ１に近づく方向（この方向は辺ＳＤ１に垂直）には、パッド電極ＰＤＳ１、金属板ＭＰＬ、および金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分ＭＰＬａは存在していない。これにより、半導体チップＣＰ１の主面において、センスＭＯＳ領域ＲＧ２から辺ＳＤ１に近づく方向にソース配線１０Ｓ２を延在させることができるため、センスＭＯＳ領域ＲＧ２よりも、センスＭＯＳＦＥＴＱＳのソース用のパッド電極ＰＤＳ４を、辺ＳＤ１に近い側に、容易に配置することができる。
【０１３６】
また、半導体チップＣＰ１は、リードＬＤ１と半導体チップＣＰ２との間に配置され、半導体チップＣＰ１の主面（表面）は、半導体チップＣＰ２側の辺（チップ辺）ＳＤ１と、この辺（チップ辺）ＳＤ１に対向する辺（チップ辺）ＳＤ３とを有している（上記図７、図８参照）。半導体チップＣＰ１の主面（表面）において、センスＭＯＳ領域ＲＧ２は、辺ＳＤ３よりも辺ＳＤ１に近くなるように配置されているが、平面視で、金属板ＭＰＬの半導体チップＣＰ２に対向する側の先端辺（辺）ＳＤ８と辺（チップ辺）ＳＤ１との間の距離（間隔）Ｌ３は、センスＭＯＳ領域ＲＧ２と辺（チップ辺）ＳＤ１との間の距離（間隔）Ｌ１以下となっている（すなわちＬ１≧Ｌ３、図２３参照）。ここで、距離Ｌ１，Ｌ２，Ｌ３および後述の距離Ｌ４，Ｌ５は、辺ＳＤ１に垂直な方向に沿った距離に対応している。
【０１３７】
図２７は、上記図２０の構造の平面図であり、上記図２２に相当する平面図が示されている。また、図２８は、図２７において二点鎖線で囲まれた領域１２０を拡大した部分拡大平面図であり、センスＭＯＳ領域ＲＧ１０２の位置を点線で示してある。
【０１３８】
図２７および図２８の場合、本実施の形態とは異なり、センスＭＯＳ領域ＲＧ１０２と半導体チップＣＰ１０１の辺（チップ辺）ＳＤ１０１との間の距離Ｌ１０１が、金属板ＭＰＬ１０１の先端辺ＳＤ１０８と半導体チップＣＰ１０１の辺（チップ辺）ＳＤ１０１との間の距離Ｌ１０３よりも小さく（短く）なっている（すなわちＬ１０１＜Ｌ１０３）。ここで、辺ＳＤ１０１は上記辺ＳＤ１に対応するものであり、先端辺ＳＤ１０８は上記先端辺ＳＤ８に対応するものである。
【０１３９】
半導体チップＣＰ１０１の主面（表面）において、金属板ＭＰＬ１０１の先端辺ＳＤ１０８よりも辺ＳＤ１０１側の領域は、金属板ＭＰＬ１０１とダイパッドＤＰ１とで半導体チップＣＰ１０１が上下に挟まれた上記領域ＲＧ１１から外れるため、この領域ＲＧ１１に比べて、下方の上記半田１１１にクラックが発生しやすくなる。このため、図２７および図２８の場合（センスＭＯＳ領域ＲＧ１０２と辺（チップ辺）ＳＤ１０１との間の距離Ｌ１０１が金属板ＭＰＬ１０１の先端辺ＳＤ１０８と辺（チップ辺）ＳＤ１０１との間の距離Ｌ１０１よりも小さい場合）には、センスＭＯＳ領域ＲＧ１０２の直下の上記半田１１１にクラックが発生しやすくなる。
【０１４０】
それに対して、本実施の形態では、平面視で、金属板ＭＰＬの先端辺ＳＤ８と半導体チップＣＰ１の辺（チップ辺）ＳＤ１との間の距離Ｌ３が、センスＭＯＳ領域ＲＧ２と辺（チップ辺）ＳＤ１との間の距離Ｌ１以下となっている（すなわちＬ３≦Ｌ１）。つまり、本実施の形態では、半導体チップＣＰ１の主面（表面）において、金属板ＭＰＬの先端辺ＳＤ８よりも内側の位置にセンスＭＯＳ領域ＲＧ２を配置している。これにより、センスＭＯＳ領域ＲＧ２が形成されている位置での半導体チップＣＰ１とダイパッドＤＰ１との熱膨張量の差を小さくすることができるため、センスＭＯＳ領域ＲＧ２の直下の接着層ＢＤ１にクラックが発生するのを、より的確に抑制または防止することができる。このため、センスＭＯＳＦＥＴＱＳによるパワーＭＯＳＦＥＴＱＨに流れる電流の検知精度をより的確に向上させることができ、半導体装置の信頼性をより的確に向上させることができる。
【０１４１】
また、本実施の形態は、半導体チップＣＰ１を挟む金属板ＭＰＬとダイパッドＤＰ１とが同じ材料により形成されていることが好ましい。これは、金属板ＭＰＬとダイパッドＤＰ１とが同じ材料により形成されていれば、金属板ＭＰＬの熱膨張率（熱膨張係数）とダイパッドＤＰ１の熱膨張率（熱膨張係数）とが同じになり、熱ストレスが加わったときに、上側の金属板ＭＰＬと下側のダイパッドＤＰ１とが半導体チップＣＰ１を熱膨張方向に同程度に引っ張るように作用するためである。これにより、センスＭＯＳ領域ＲＧ２の直下の接着層ＢＤ１にクラックが発生するのを抑制または防止する効果を、より的確に得ることができるようになる。
【０１４２】
このため、金属板ＭＰＬをアルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金により形成する場合は、ダイパッドＤＰ１も、金属板ＭＰＬと同じ材料であるアルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金により形成することが好ましい。また、金属板ＭＰＬを銅（Ｃｕ）または銅（Ｃｕ）合金により形成する場合は、ダイパッドＤＰ１も、金属板ＭＰＬと同じ材料である銅（Ｃｕ）または銅（Ｃｕ）合金により形成することが好ましい。加工しやすい、熱伝導性が高い、および比較的安価であるという点で、金属板ＭＰＬおよびダイパッドＤＰ１の材料として、銅（Ｃｕ）または銅（Ｃｕ）合金は、特に好ましい。また、ダイパッドＤＰ２およびリードＬＤもダイパッドＤＰ１および金属板ＭＰＬと同じ材料により形成すれば、ダイパッドＤＰ１、ダイパッドＤＰ２およびリードＬＤをリードフレームを用いて形成できるため、半導体装置ＰＫＧの製造が容易になるので、更に好ましい。
【０１４３】
また、金属板ＭＰＬとダイパッドＤＰ１とを同じ材料により形成するだけでなく、金属板ＭＰＬを半導体チップＣＰ１のパッド電極ＰＤＳ１に接合する接着層ＢＤ３を、半導体チップＣＰ１をダイパッドＤＰ１に接合する接着層ＢＤ１と同じ材料により形成すれば、更に好ましい。すなわち、半導体チップＣＰ１をダイパッドＤＰ１に接合する接着層ＢＤ１を半田にする場合は、金属板ＭＰＬを半導体チップＣＰ１のパッド電極ＰＤＳ１に接合する接着層ＢＤ３も半田にすることが好ましい。これにより、熱ストレスが加わったときに、上側の金属板ＭＰＬが半導体チップＣＰ１を熱膨張方向に引っ張る作用と、下側のダイパッドＤＰ１が半導体チップＣＰ１を熱膨張方向に引っ張る作用とを、更に均等化することができるため、センスＭＯＳ領域ＲＧ２の直下の接着層ＢＤ１にクラックが発生するのを抑制または防止する効果を、更に的確に得ることができるようになる。
【０１４４】
次に、本実施の形態の種々の変形例について説明する。
【０１４５】
＜半導体チップＣＰ１の第１変形例について＞
第１変形例の半導体チップＣＰ１を、以下、符号ＣＰ１ａを付して半導体チップＣＰ１ａと称することとする。
【０１４６】
図２９〜図３１は、半導体チップＣＰ１ａのチップレイアウトを示す平面図であり、それぞれ上記図１３〜図１５に対応するものである。このうち、図２９は、半導体チップＣＰ１ａの上面図に対応しており、半導体チップＣＰ１ａの表面側（すなわちパッド電極ＰＤが形成された側の主面）が示されている。なお、図２９は平面図であるが、理解を簡単にするために、ボンディングパッド（パッド電極ＰＤＧ，ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４，ＰＤＡ，ＰＤＣを含むパッド電極ＰＤ）にハッチングを付してある。なお、理解を簡単にするために、図２９にセンスＭＯＳ領域ＲＧ２およびダイオード領域（ダイオード形成領域）ＲＧ３も示してあるが、実際には、センスＭＯＳ領域ＲＧ２およびダイオード領域ＲＧ３は半導体チップＣＰ１の最上層保護膜（上記保護膜１２に対応）に覆われている。図３０は、平面図であるが、半導体チップＣＰ１ａにおけるメインＭＯＳ領域ＲＧ１、センスＭＯＳ領域ＲＧ２およびダイオード領域ＲＧ３をハッチングを付して示し、また、ボンディングパッド（パッド電極ＰＤＧ，ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４，ＰＤＡ，ＰＤＣ）の位置を点線で示してある。図３１は、平面図であるが、半導体チップＣＰ１ａにおけるソース配線１０Ｓ１，１０Ｓ２、アノード配線１０Ａおよびカソード配線１０Ｃのレイアウトをハッチングを付した領域で示し、また、ボンディングパッド（パッド電極ＰＤＧ，ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４，ＰＤＡ，ＰＤＣ）の位置を点線で示してある。なお、図３０および図３１において点線で示したボンディングパッド（パッド電極ＰＤＧ，ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４，ＰＤＡ，ＰＤＣ）の位置は、図２９においてハッチングを付して示した領域に対応している。また、図３２は、半導体チップＣＰ１ａの部分拡大平面図（要部平面図）であり、図２９において二点鎖線で囲まれた領域２０ａを拡大した部分拡大平面図であり、メインＭＯＳ領域ＲＧ１、センスＭＯＳ領域ＲＧ２、ダイオード領域ＲＧ３、パッド電極ＰＤＳ１，ＰＤＳ４，ＰＤＡ，ＰＤＣ、ソース配線１０Ｓ１，１０Ｓ２、アノード配線１０Ａおよびカソード配線１０Ｃのレイアウトが示されている。図３３は、半導体チップＣＰ１ａに金属板ＭＰＬが接合された状態を示す平面図（上面図）であり、上記図２２に対応するものである。なお、図３３にセンスＭＯＳ領域ＲＧ２およびダイオード領域ＲＧ３も示してあるが、実際には、センスＭＯＳ領域ＲＧ２およびダイオード領域ＲＧ３は半導体チップＣＰ１ａの最上層保護膜（上記保護膜１２に対応）に覆われている。図３４は、図３３において二点鎖線で囲まれた領域２０ａを拡大した部分拡大平面図であり、上記図２３に対応するものであり、金属板ＭＰＬ、センスＭＯＳ領域ＲＧ２、ダイオード領域ＲＧ３およびパッド電極ＰＤＳ１，ＰＤＳ４，ＰＤＡ，ＰＤＣのレイアウトが示されている。なお、図３４は平面図であるが、図３４において、金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分（接合領域）ＭＰＬａを、ハッチングを付して示してある。図３５は、半導体チップＣＰ１ａの要部断面図であり、ダイオード領域ＲＧをおよびパッド電極ＰＤＡを通る（横切る）断面が図示されている。
【０１４７】
半導体チップＣＰ１ａには、上記パワーＭＯＳＦＥＴＱＨ（メインＭＯＳ領域ＲＧ１）およびセンスＭＯＳＦＥＴＱＳ（センスＭＯＳ領域ＲＧ２）だけでなく、温度検知用のダイオード（ダイオード素子）も形成されており、このダイオードが形成された領域が、ダイオード領域ＲＧ３である。従って、半導体チップＣＰ１ａは、図３０からも分かるように、上記パワーＭＯＳＦＥＴＱＨが形成されたメインＭＯＳ領域ＲＧ１と、上記センスＭＯＳＦＥＴＱＳが形成されたセンスＭＯＳ領域ＲＧ２と、温度検知用のダイオード（ダイオード素子）が形成されたダイオード領域ＲＧ３とを有している。
【０１４８】
ダイオード領域ＲＧ３に形成されたダイオードは、パワーＭＯＳＦＥＴＱＨの温度を検知するためのダイオード（回路）であり、パワーＭＯＳＦＥＴＱＨの発熱を検知するためのダイオード（回路）とみなすこともでき、パワーＭＯＳＦＥＴＱＨの温度（発熱）を検知可能とするために、半導体チップＣＰ１においてパワーＭＯＳＦＥＴＱＨの近傍に配置されている。ダイオード領域ＲＧ３に形成されたダイオードを、温度検知回路とみなすこともできる。
【０１４９】
ダイオード領域ＲＧ３に形成されたダイオードのアノードは、アノード配線１０Ａを介して、アノード用のパッド電極ＰＤＡと電気的に接続されており、ダイオード領域ＲＧ３に形成されたダイオードのカソードは、カソード配線１０Ｃを介して、カソード用のパッド電極ＰＤＣと電気的に接続されている。アノード配線１０Ａおよびカソード配線１０Ｃは、パターニングされた上記導電体膜１０により形成されている。このため、アノード配線１０Ａおよびカソード配線１０Ｃは、上記ソース配線１０Ｓ１、上記ソース配線および上記ゲート配線１０Ｇと同層の配線である。半導体チップＣＰ１は、パッド電極として、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４およびゲート用のパッド電極ＰＤＧに加えて、ダイオード領域ＲＧ３に形成されたダイオードのアノード用のパッド電極ＰＤＡと、ダイオード領域ＲＧ３に形成されたダイオードのカソード用のパッド電極ＰＤＣとを有している。アノード用のパッド電極ＰＤＡおよびカソード用のパッド電極ＰＤＣには、上記ボンディングワイヤＢＷが接続され、そのボンディングワイヤＢＷ（パッド電極ＰＤＡまたはパッド電極ＰＤＣに一端が接続された上記ボンディングワイヤＢＷの他端は半導体チップＣＰ２のパッド電極ＰＤ２に接続される）を介して、上記半導体チップＣＰ２に形成された制御回路ＣＬＣに電気的に接続される。
【０１５０】
ダイオードは、温度によって電圧−電流特性が変化するため、ダイオード領域ＲＧ３に形成されているダイオードの電圧−電流特性を検知（モニタ）することで、半導体チップＣＰ１ａにおけるこのダイオードの温度を検知することができる。このため、半導体チップＣＰ１ａにおいて、パワーＭＯＳＦＥＴＱＨの近傍にダイオード領域ＲＧ３（ダイオード）を配置することで、パワーＭＯＳＦＥＴＱＨの温度（発熱）をダイオードで検知することができる。
【０１５１】
例えば、ダイオード領域ＲＧ３に形成されているダイオードに一定電流を流した状態でそのダイオードの電圧（アノードおよびカソード間の電圧）を検知（モニタ）し、この電圧値からそのダイオードの温度を知ることができる。つまり、ダイオードにおいて、一定電流を流したときの電圧は、温度が高くなるほど低くなるため、この電圧を利用してダイオードの温度を検知することができる。ダイオード領域ＲＧ３に形成されているダイオードへの定電流の供給およびそのダイオードの電圧（アノードおよびカソード間の電圧）の検知は、上記半導体チップＣＰ２の制御回路ＣＬＣによって行うことができる。また、ダイオード領域ＲＧ３に形成されているダイオードに一定電圧を印加した状態でそのダイオードの電流（アノードおよびカソード間の電流）を検知（モニタ）し、この電流値からそのダイオードの温度を知ることも可能である。
【０１５２】
このため、パワーＭＯＳＦＥＴＱＨが過剰に発熱してダイオード領域ＲＧ３に形成されているダイオードの温度が所定の上限温度よりも高くなったときには、上記制御回路ＣＬＣの上記ドライバ回路ＤＲがパワーＭＯＳＦＥＴＱＨのゲートにオフ信号を供給する（あるいはオン信号の供給を停止する）ことでパワーＭＯＳＦＥＴＱＨをオフ状態に切り換える。これにより、パワーＭＯＳＦＥＴＱＨの過剰な発熱時には、これをダイオード領域ＲＧ３のダイオードによって検知して、パワーＭＯＳＦＥＴＱＨを速やかにオフ状態に切り換えることができる。
【０１５３】
例えば、パワーＭＯＳＦＥＴＱＨをオンにして上記電源ＢＴから上記負荷ＬＡに電圧を印加している状態でもしも上記負荷ＬＡが短絡すると、パワーＭＯＳＦＥＴＱＨに大電流（通常動作時よりも大きな電流）が流れてしまい、パワーＭＯＳＦＥＴＱＨが過剰に発熱する。このパワーＭＯＳＦＥＴＱＨの過剰な発熱による温度上昇を、ダイオード形成領域ＲＧ３に形成されているダイオードで検知することで、上記負荷ＬＡが短絡したときには、パワーＭＯＳＦＥＴＱＨを速やかにオフ状態に切り換えることができる。
【０１５４】
このように、半導体チップＣＰ１ａは、温度検知用のダイオード（ダイオード素子）が形成されたダイオード領域ＲＧ３を有している。このダイオード（ダイオード領域ＲＧ３に形成されたダイオード）は、図３５に示されるようなＰＮ接合を利用したダイオードＤＤ１とすることができる。
【０１５５】
すなわち、図３５に示されるように、ダイオード領域ＲＧ３において、フィールド絶縁膜（素子分離領域）２上にダイオード形成用の多結晶シリコン膜３１が形成されている。この多結晶シリコン膜３１は、ｎ型不純物（例えばリン）が導入されたｎ型シリコン部分（ｎ型シリコン領域）３１ａと、ｐ型不純物（例えばホウ素）が導入されたｐ型シリコン部分（ｐ型シリコン領域）３１ｂとを有しており、ｎ型シリコン部分３１ａとｐ型シリコン部分３１ｂとは互いに隣接しており、ｐ型シリコン部分３１ｂとｎ型シリコン部分３１ａとの界面にＰＮ接合が形成されている。多結晶シリコン膜３１はゲート電極７やゲート引き出し用の配線部７ａと同一層の導電性膜により形成することもできるが、多結晶シリコン膜３１とゲート電極７（およびゲート引き出し用の配線部７ａ）とは互いに分離されており、電気的に接続されていない。ｐ型シリコン部分３１ｂとｎ型シリコン部分３１ａとの間（界面）にＰＮ接合が形成されることにより、ダイオードＤＤ１が形成されている。すなわち、ダイオード領域ＲＧ３に形成された多結晶シリコン膜３１のｐ型シリコン部分３１ｂがダイオードＤＤ１のアノードとなり、ダイオード領域ＲＧ３に形成されたこの多結晶シリコン膜３１のｎ型シリコン部分３１ａがダイオードＤＤ１のカソードとなっている。アノード配線１０Ａは、絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｃを通じて多結晶シリコン膜３１のｐ型シリコン部分３１ｂと電気的に接続され、カソード配線１０Ｃは、絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｄを通じて多結晶シリコン膜３１のｎ型シリコン部分３１ａと電気的に接続されている。このアノード配線１０Ａおよびカソード配線１０Ｃは、上記ゲート配線１０Ｇ、ソース配線１０Ｓ１，１０Ｓ２と同層に形成されている（すなわちパターニングされた上記導電体膜１０により形成されている）。そして、また、保護膜１２の開口部１３から露出するアノード配線１０Ａによって、上記ダイオードＤＤ１のアノード用のパッド電極ＰＤＡが形成され、保護膜１２の開口部１３から露出するカソード配線１０Ｃによって、上記ダイオードＤＤ１のカソード用のパッド電極ＰＤＣが形成されている。
【０１５６】
上記半導体チップＣＰ１においては、半導体チップＣＰ１の辺ＳＤ１から遠ざかる方向に局所的（部分的）にパッド電極ＰＤＳ１が後退した後退部２１内にセンスＭＯＳ領域ＲＧ２を配置していたが、半導体チップＣＰ１ａでは、図２９〜図３４からも分かるように、この後退部２１内にセンスＭＯＳ領域ＲＧ２とダイオード領域ＲＧ３とを配置している。そして、金属板ＭＰＬの先端辺ＳＤ８の後退部２２内にセンスＭＯＳ領域ＲＧ２およびダイオード領域ＲＧ３が位置する（配置される）ように、金属板ＭＰＬをソース用のパッド電極ＰＤＳ１に接合する。
【０１５７】
このため、半導体チップＣＰ１の代わりに半導体チップＣＰ１ａを用いた場合は、金属板ＭＰＬとセンスＭＯＳ領域ＲＧ２およびダイオード領域ＲＧ３との平面的な位置関係を見ると、平面視において、センスＭＯＳ領域ＲＧ２の三辺とダイオード領域ＲＧ３の三辺とを金属板ＭＰＬが囲んでいる（別の言い方をすると、センスＭＯＳ領域ＲＧ２の三辺とダイオード領域ＲＧ３の三辺とが金属板ＭＰＬに対向している）。また、パッド電極ＰＤＳ１とセンスＭＯＳ領域ＲＧ２およびダイオード領域ＲＧ３との平面的な位置関係を見ると、平面視において、パッド電極ＰＤＳ１が、センスＭＯＳ領域ＲＧ２の三辺とダイオード領域ＲＧ３の三辺とを囲んでいる（別の言い方をすると、センスＭＯＳ領域ＲＧ２の三辺とダイオード領域ＲＧ３の三辺とがパッド電極ＰＤＳ１に対向している）。つまり、平面視において、金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分（ＭＰＬａ）が、センスＭＯＳ領域ＲＧ２の三辺とダイオード領域ＲＧ３の三辺とを囲んでいる（別の言い方をすると、センスＭＯＳ領域ＲＧ２の三辺とダイオード領域ＲＧ３の三辺とが、金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分に対向している）。
【０１５８】
別の見方をすると、平面視において、センスＭＯＳ領域ＲＧ２から辺ＳＤ２に近づく方向（この方向は辺ＳＤ１に平行）と、センスＭＯＳ領域ＲＧ２から辺ＳＤ３に近づく方向（この方向は辺ＳＤ１に垂直）と、センスＭＯＳ領域ＲＧ２から辺ＳＤ４に近づく方向（この方向は辺ＳＤ１に平行）とには、パッド電極ＰＤＳ１、金属板ＭＰＬ、および金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分ＭＰＬａが存在している。また、平面視において、ダイオード領域ＲＧ３から辺ＳＤ２に近づく方向（この方向は辺ＳＤ１に平行）と、ダイオード領域ＲＧ３から辺ＳＤ３に近づく方向（この方向は辺ＳＤ１に垂直）と、ダイオード領域ＲＧ３から辺ＳＤ４に近づく方向（この方向は辺ＳＤ１に平行）とには、パッド電極ＰＤＳ１、金属板ＭＰＬ、および金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分ＭＰＬａが存在している。一方、平面視において、センスＭＯＳ領域ＲＧ２から辺ＳＤ１に近づく方向（この方向は辺ＳＤ１に垂直）には、パッド電極ＰＤＳ１、金属板ＭＰＬ、および金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分ＭＰＬａは存在していない。また、平面視において、ダイオード領域ＲＧ３から辺ＳＤ１に近づく方向（この方向は辺ＳＤ１に垂直）には、パッド電極ＰＤＳ１、金属板ＭＰＬ、および金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分ＭＰＬａは存在していない。
【０１５９】
また、半導体チップＣＰ１の主面（表面）において、センスＭＯＳ領域ＲＧ２およびダイオード領域ＲＧ３は、辺ＳＤ３よりも辺ＳＤ１に近くなるように配置されている。そして、平面視で、金属板ＭＰＬの先端辺ＳＤ８と辺ＳＤ１との間の距離（間隔）Ｌ３は、センスＭＯＳ領域ＲＧ２と辺ＳＤ１との間の距離（間隔）Ｌ１以下で、かつ、ダイオード領域ＲＧ３と辺ＳＤ１との間の距離（間隔）Ｌ４以下となっている（すなわちＬ１≧Ｌ３かつＬ４≧Ｌ３、図３４参照）。
【０１６０】
このようにすることで、上記半導体チップＣＰ１を使用した場合と同様に、半導体チップＣＰ１ａを使用した場合でも、センスＭＯＳ領域ＲＧ２の直下の接着層ＢＤ１にクラックが発生するのを抑制または防止することができる。これにより、上記クラック１１３に起因してセンスＭＯＳＦＥＴＱＳによるパワーＭＯＳＦＥＴＱＨに流れる電流の検知精度が低下するのを、抑制または防止できるようになるため、センスＭＯＳＦＥＴＱＳによるパワーＭＯＳＦＥＴＱＨに流れる電流の検知精度を向上させることができる。従って、半導体装置の信頼性を向上させることができる。
【０１６１】
半導体チップＣＰ１ａを使用した場合には、更に、ダイオード領域ＲＧ３の直下の接着層ＢＤ１にクラックが発生するのを抑制または防止することができる（つまり、接着層ＢＤ１におけるダイオード領域ＲＧ３の下方の位置に、上記クラック１１３に相当するクラックが形成されるのを抑制または防止することができる）。これにより、接着層ＢＤ１の劣化に伴う抵抗増加を抑制できるという効果を得ることができる。
【０１６２】
また、半導体チップＣＰ１ａにおいては、ダイオード領域ＲＧ３よりも、アノード用のパッド電極ＰＤＡおよびカソード用のパッド電極ＰＤＣを、外側（辺ＳＤ１に近い側）に配置している。換言すれば、半導体チップＣＰ１ａの主面において、ダイオード領域ＲＧ３よりも、アノード用のパッド電極ＰＤＡおよびカソード用のパッド電極ＰＤＣの方が、半導体チップＣＰ１ａの主面の辺ＳＤ１の近くに配置されている。つまり、半導体チップＣＰ１ａの主面において、半導体チップＣＰ１ａの辺ＳＤ１からダイオード領域ＲＧ３までの距離（間隔）Ｌ４よりも、半導体チップＣＰ１ａの辺ＳＤ１からパッド電極ＰＤＡまでの距離（間隔）Ｌ５および半導体チップＣＰ１ａの辺ＳＤ１からパッド電極ＰＤＣまでの距離（間隔）Ｌ６が小さく（短く）なるようにしている（すなわちＬ４＞Ｌ５かつＬ４＞Ｌ６、図３４参照）。これにより、アノード用のパッド電極ＰＤＡおよびカソード用のパッド電極ＰＤＣを、半導体チップＣＰ１ａの主面において、辺ＳＤ１に近い位置に配置できるため、ボンディングワイヤＢＷのような導電性部材をパッド電極ＰＤＡ，ＰＤＣに接続しやすくなる。
【０１６３】
半導体チップＣＰ１ａの他の構成は、上記半導体チップＣＰ１と基本的には同じであり、半導体チップＣＰ１ａを用いた半導体装置ＰＫＧの他の構成は、上記図１〜図９の半導体装置ＰＫＧと基本的には同じであるので、ここではその説明は省略する。
【０１６４】
次に、第１変形例の半導体チップＣＰ１ａの更なる変形例について、図３６および図３７を参照して説明する。
【０１６５】
図３６は、第１変形例の半導体チップＣＰ１ａの更なる変形例を示す平面図であり、上記図３３に対応するものであり、半導体チップＣＰ１ａに金属板ＭＰＬが接合された状態が示されている。なお、図３６にセンスＭＯＳ領域ＲＧ２およびダイオード領域ＲＧ３も示してあるが、実際には、センスＭＯＳ領域ＲＧ２およびダイオード領域ＲＧ３は半導体チップＣＰ１ａの最上層保護膜（上記保護膜１２に対応）に覆われている。図３７は、図３６において二点鎖線で囲まれた領域２０ｂを拡大した部分拡大平面図であり、上記図３４に対応するものであり、金属板ＭＰＬ、センスＭＯＳ領域ＲＧ２、ダイオード領域ＲＧ３およびパッド電極ＰＤＳ１，ＰＤＳ４，ＰＤＡ，ＰＤＣのレイアウトが示されている。なお、図３７は平面図であるが、図３７において、金属板ＭＰＬとパッド電極ＰＤＳ１との接合部分（接合領域）ＭＰＬａを、ハッチングを付して示してある。
【０１６６】
図３３および図３４の半導体チップＣＰ１ａと図３６および図３７の半導体チップＣＰ１ａとの相違点は、図３３および図３４の場合は、平面視で、センスＭＯＳ領域ＲＧ２とダイオード領域ＲＧ３との間にパッド電極ＰＤＳ１および金属板ＭＰＬが延在していない（配置されていない）のに対して、図３６および図３７の場合は、平面視で、センスＭＯＳ領域ＲＧ２とダイオード領域ＲＧ３との間にパッド電極ＰＤＳ１および金属板ＭＰＬが延在している（配置されている）ことである。つまり、図３３および図３４の場合は、平面視で、センスＭＯＳ領域ＲＧ２とダイオード領域ＲＧ３との間に、パッド電極ＰＤＳ１と金属板ＭＰＬとの接合部ＭＰＬａは延在していない（配置されていない）のに対して、図３６および図３７の場合は、平面視で、センスＭＯＳ領域ＲＧ２とダイオード領域ＲＧ３との間に、パッド電極ＰＤＳ１と金属板ＭＰＬとの接合部ＭＰＬａが延在している（配置されている）。
【０１６７】
すなわち、図３３および図３４の場合は、パッド電極ＰＤＳ１の辺ＳＤ７において、半導体チップＣＰ１の辺ＳＤ１から遠ざかる方向に局所的にパッド電極ＰＤＳ１が後退した１つの後退部２１を設け、この同じ後退部２１内にセンスＭＯＳ領域ＲＧ２とダイオード領域ＲＧ３とを配置していた。そして、金属板ＭＰＬについては、金属板ＭＰＬの先端辺ＳＤ８において、半導体チップＣＰ２から遠ざかる方向に局所的に後退した１つの後退部２２を設けておき、この後退部２２内にセンスＭＯＳ領域ＲＧ２およびダイオード領域ＲＧ３が位置するように、金属板ＭＰＬをソース用のパッド電極ＰＤＳ１に接合していた。
【０１６８】
一方、図３６および図３７の場合は、パッド電極ＰＤＳ１の辺ＳＤ７において、半導体チップＣＰ１の辺ＳＤ１から遠ざかる方向に局所的にパッド電極ＰＤＳ１が後退した２つの後退部２１，２１ａを設け、一方の後退部２１内にセンスＭＯＳ領域ＲＧ２を配置し、他方の後退部２１ａ内にダイオード領域ＲＧ３を配置している。そして、金属板ＭＰＬについては、金属板ＭＰＬの先端辺ＳＤ８において、半導体チップＣＰ２から遠ざかる方向に局所的に後退した２つの後退部２２，２２ａを設けておき、一方の後退部２２内にセンスＭＯＳ領域ＲＧ２が位置し、他方の後退部２２ａ内にダイオード領域ＲＧ３が位置するように、金属板ＭＰＬをソース用のパッド電極ＰＤＳ１に接合している。
【０１６９】
図３６および図３７の場合も、他の構成については、上記図２９〜図３４の場合と基本的には同じであるので、ここではその説明は省略する。
【０１７０】
図３６および図３７の場合は、平面視で、センスＭＯＳ領域ＲＧ２とダイオード領域ＲＧ３との間に、パッド電極ＰＤＳ１および金属板ＭＰＬが延在している（従ってパッド電極ＰＤＳ１と金属板ＭＰＬとの接合部ＭＰＬａが延在している）ため、センスＭＯＳ領域ＲＧ２の近くとダイオード領域ＲＧ３の近くとに、パッド電極ＰＤＳ１と金属板ＭＰＬとの接合部ＭＰＬａを配置することができる。このため、図３６および図３７の場合は、図３３および図３４の場合よりも、センスＭＯＳ領域ＲＧ２およびダイオード領域ＲＧ３の直下の接着層ＢＤ１にクラックが発生するのを抑制または防止できる効果を、より高めることができる。
【０１７１】
一方、図３３および図３４の場合は、平面視で、センスＭＯＳ領域ＲＧ２とダイオード領域ＲＧ３との間に、パッド電極ＰＤＳ１および金属板ＭＰＬが延在していないため、金属板の加工性という点で有利である。
【０１７２】
＜半導体チップＣＰ１の第２変形例について＞
第２変形例の半導体チップＣＰ１を、以下、符号ＣＰ１ｂを付して半導体チップＣＰ１ｂと称することとする。また、半導体チップＣＰ１の代わりに半導体チップＣＰ１ｂを用いた半導体装置ＰＫＧを、符号ＰＫＧｂを付して半導体装置ＰＫＧｂと称することとする。
【０１７３】
図３８は、半導体装置ＰＫＧｂの平面透視図（上面図）であり、封止部ＭＲを透視したときの半導体装置ＰＫＧｂの上面側の平面透視図が示されている。図３９〜図４１は、半導体装置ＰＫＧｂの断面図であり、図３８のＣ１−Ｃ１線の位置での半導体装置ＰＫＧｂの断面が図３９にほぼ対応し、図３８のＣ２−Ｃ２線の位置での半導体装置ＰＫＧｂの断面が図４０にほぼ対応し、図３８のＣ３−Ｃ３線の位置での半導体装置ＰＫＧｂの断面が図４１にほぼ対応する。図４２は、半導体チップＣＰ１ｂに金属板ＭＰＬ１，ＭＰＬ２が接合された状態を示す平面図（上面図）であり、上記図２２に相当している。図４２は、図３８において半導体チップＣＰ１ｂおよび金属板ＭＰＬ１，ＭＰＬ２のみを拡大して示した図と言うこともできる。なお、図４２にセンスＭＯＳ領域ＲＧ２ａ，ＲＧ２ｂも示してあるが、実際には、センスＭＯＳ領域ＲＧ２ａ，ＲＧ２ｂは半導体チップＣＰ１ｂの最上層保護膜（上記保護膜１２に対応）に覆われている。図４３は、図４２において二点鎖線で囲まれた領域２０ｃを拡大した部分拡大平面図であり、上記図２３に相当している。図４３は平面図であるが、図４３において、金属板ＭＰＬ１とパッド電極ＰＤＳ１との接合部分（接合領域）ＭＰＬａを、ハッチングを付して示してある。なお、図４２において二点鎖線で囲まれた領域２０ｄを拡大した部分拡大平面図も、図４３と同じになる。図４４は、半導体チップＣＰ１ｂの部分拡大平面図（要部平面図）であり、上記図１６に相当している。図４４は、図４３と同じ平面領域が示されているが、図４４には、センスＭＯＳ領域ＲＧ２ａ、パッド電極ＰＤＳ１ａ，ＰＤＳ４ａ、ソース配線１０Ｓ１，１０Ｓ２のレイアウトが示されている。図４５は、半導体装置ＰＫＧｂの回路図（回路ブロック図）である。図４５において、二点鎖線で囲まれた部分が半導体装置ＰＫＧｂで構成された部分であり、符号ＲＧ２１を付した点線で囲まれた部分が半導体チップＣＰ１の第１ＭＯＳＦＥＴ領域ＲＧ２１で構成された部分であり、符号ＲＧ２２を付した点線で囲まれた部分が半導体チップＣＰ１の第２ＭＯＳＦＥＴ領域ＲＧ２２で構成された部分である。
【０１７４】
半導体装置ＰＫＧｂは、２チャンネルの出力を有する半導体装置であり、半導体チップＣＰ１ｂは、第１ＭＯＳＦＥＴ領域ＲＧ２１と第２ＭＯＳＦＥＴ領域ＲＧ２２とで構成されている。第１ＭＯＳＦＥＴ領域ＲＧ２１と第２ＭＯＳＦＥＴ領域ＲＧ２２とは、半導体チップＣＰ１ｂの両側（辺ＳＤ１に平行な方向の両側）に並んで配置されており、素子分離用の絶縁膜（上記フィールド絶縁膜２に対応）などにより互いに電気的に分離されている。すなわち、平面的に見て、半導体チップＣＰ１ｂの約半分が第１ＭＯＳＦＥＴ領域ＲＧ２１となり、残りの約半分が第２ＭＯＳＦＥＴ領域ＲＧ２２となっている。より具体的に説明すると、平面的に見て、半導体チップＣＰ１ｂを半導体チップＣＰ１ｂの対向する二辺ＳＤ２，ＳＤ４間で均等に２つの区画（領域）に分けたときに、一方が第１ＭＯＳＦＥＴ領域ＲＧ２１となり、他方が第２ＭＯＳＦＥＴ領域ＲＧ２２となっている。
【０１７５】
第１ＭＯＳＦＥＴ領域ＲＧ２１は、上記半導体チップＣＰ１と基本的には同じ構造を有しており、また、第２ＭＯＳＦＥＴ領域ＲＧ２２も、上記半導体チップＣＰ１と基本的には同じ構造を有している。つまり、半導体チップＣＰ１ｂは、２つの上記半導体チップＣＰ１を、辺ＳＤ２と辺ＳＤ４とで繋げて一体化したような構成を有している。第１ＭＯＳＦＥＴ領域ＲＧ２１と第２ＭＯＳＦＥＴ領域ＲＧ２２とは、基本的には同じ構成を有しているが、鏡面対称（第１ＭＯＳＦＥＴ領域ＲＧ２１と第２ＭＯＳＦＥＴ領域ＲＧ２２との間の仮想的な境界線を挟んで鏡面対称）の構成とすることもできる。
【０１７６】
半導体装置ＰＫＧｂの回路構成は、図４５からも分かるように、上記図１２の回路構成を２系統有した回路構成となっている。
【０１７７】
半導体チップＣＰ１ｂの第１ＭＯＳＦＥＴ領域ＲＧ２１には、スイッチ用の１つのパワーＭＯＳＦＥＴＱＨ（以下これをパワーＭＯＳＦＥＴＱＨ１と称する）と、このパワーＭＯＳＦＥＴＱＨ１に流れる電流を検知するためのセンスＭＯＳＦＥＴＱＳ（以下これをセンスＭＯＳＦＥＴＱＳ１と称する）とが形成されている。また、半導体チップＣＰ１ｂの第２ＭＯＳＦＥＴ領域ＲＧ２２には、スイッチ用の１つのパワーＭＯＳＦＥＴＱＨ（以下これをパワーＭＯＳＦＥＴＱＨ２と称する）と、このパワーＭＯＳＦＥＴＱＨ２に流れる電流を検知するためのセンスＭＯＳＦＥＴＱＳ（以下これをセンスＭＯＳＦＥＴＱＳ２と称する）とが形成されている。半導体チップＣＰ２には、半導体チップＣＰ１ｂの第１ＭＯＳＦＥＴ領域ＲＧ２１に形成されたパワーＭＯＳＦＥＴＱＨ１およびセンスＭＯＳＦＥＴＱＳ１を制御する制御回路ＣＬＣ１と、半導体チップＣＰ１ｂの第２ＭＯＳＦＥＴ領域ＲＧ２２に形成されたパワーＭＯＳＦＥＴＱＨ２およびセンスＭＯＳＦＥＴＱＳ２を制御する制御回路ＣＬＣ２とを有している。
【０１７８】
図４５のパワーＭＯＳＦＥＴＱＨ１、センスＭＯＳＦＥＴＱＳ１および制御回路ＣＬＣ１の回路構成は、上記図１２のパワーＭＯＳＦＥＴＱＨ、センスＭＯＳＦＥＴＱＳおよび制御回路ＣＬＣの回路構成と基本的には同じである。また、図４５のパワーＭＯＳＦＥＴＱＨ２、センスＭＯＳＦＥＴＱＳ２および制御回路ＣＬＣ２の回路構成は、上記図１２のパワーＭＯＳＦＥＴＱＨ、センスＭＯＳＦＥＴＱＳおよび制御回路ＣＬＣの回路構成と基本的には同じである。
【０１７９】
パワーＭＯＳＦＥＴＱＨ１のドレインとパワーＭＯＳＦＥＴＱＨ２のドレインとは、半導体チップＣＰ１ｂの上記裏面電極ＢＥに電気的に接続されているため、互いに電気的に接続されている。このため、半導体チップＣＰ１ｂの上記裏面電極ＢＥは、パワーＭＯＳＦＥＴＱＨ１，ＱＨ２のドレイン用の裏面電極である。パワーＭＯＳＦＥＴＱＨ１，ＱＨ２のドレイン（共通のドレイン）は、半導体装置ＰＫＧｂの外部に配置された電源（バッテリなど）ＢＴと接続されている。一方、パワーＭＯＳＦＥＴＱＨ１のソースとパワーＭＯＳＦＥＴＱＨ２のソースとの間は短絡されておらず、パワーＭＯＳＦＥＴＱＨ１のソースは、半導体装置ＰＫＧｂの外部に配置された負荷ＬＡ１に接続され、パワーＭＯＳＦＥＴＱＨ２のソースは、半導体装置ＰＫＧｂの外部に配置された負荷ＬＡ２に接続されている。パワーＭＯＳＦＥＴＱＨ１のゲートは、制御回路ＣＬＣ１のドライバ回路ＤＲに接続され、パワーＭＯＳＦＥＴＱＨ２のゲートは、制御回路ＣＬＣ２のドライバ回路ＤＲに接続されている。
【０１８０】
制御回路ＣＬＣ１のドライバ回路ＤＲからパワーＭＯＳＦＥＴＱＨ１のゲートにオン信号を供給することでパワーＭＯＳＦＥＴＱＨ１がオン状態になると、電源ＢＴの電圧がパワーＭＯＳＦＥＴＱＨ１から出力されて負荷ＬＡ１に供給される。制御回路ＣＬＣ１のドライバ回路ＤＲからパワーＭＯＳＦＥＴＱＨ１のゲートにオフ信号を供給する（あるいはオン信号の供給を停止する）ことでパワーＭＯＳＦＥＴＱＨ１がオフ状態になると、電源ＢＴから負荷ＬＡ１への電圧の供給が停止される。また、制御回路ＣＬＣ２のドライバ回路ＤＲからパワーＭＯＳＦＥＴＱＨ２のゲートにオン信号を供給することでパワーＭＯＳＦＥＴＱＨ２がオン状態になると、電源ＢＴの電圧がパワーＭＯＳＦＥＴＱＨ２から出力されて負荷ＬＡ２に供給される。制御回路ＣＬＣ２のドライバ回路ＤＲからパワーＭＯＳＦＥＴＱＨ２のゲートにオフ信号を供給する（あるいはオン信号の供給を停止する）ことでパワーＭＯＳＦＥＴＱＨ２がオフ状態になると、電源ＢＴから負荷ＬＡ２への電圧の供給が停止される。パワーＭＯＳＦＥＴＱＨ１とパワーＭＯＳＦＥＴＱＨ２とは、制御回路ＣＬＣ１，ＣＬＣ２によって独立に制御されるため、パワーＭＯＳＦＥＴＱＨ１のオン／オフの切換と、パワーＭＯＳＦＥＴＱＨ２のオン／オフの切換とは、独立に制御することができる。
【０１８１】
このように、半導体装置ＰＫＧｂは、電源ＢＴから負荷ＬＡ１への電圧の印加のオン・オフの切換と、電源ＢＴから負荷ＬＡ２への電圧の印加のオン・オフの切換とを行う、スイッチ用の半導体装置として機能することができる。また、半導体チップＣＰ１は、２系統の出力回路（すなわちパワーＭＯＳＦＥＴＱＨ１とパワーＭＯＳＦＥＴＱＨ２）を有する半導体装置とみなすこともできる。
【０１８２】
負荷ＬＡ１，ＬＡ２としては、スイッチ用の半導体装置ＰＫＧｂを介して電源ＢＴに接続することが望まれる任意の電子装置（または電子部品）を適用することができる。この際、同じ電源ＢＴに接続することが望まれる一対の電子装置（または電子部品）を負荷ＬＡ１，ＬＡ２として用いれば、半導体装置ＰＫＧｂは特に有用である。また、構成がほぼ同じでかつ独立に制御することが望まれる一対の電子装置（または電子部品）を負荷ＬＡ１，ＬＡ２として用いれば、半導体装置ＰＫＧｂは特に有用である。
【０１８３】
また、半導体装置ＰＫＧｂの半導体チップＣＰ１ｂ内には、パワーＭＯＳＦＥＴＱＨ１の電流検知用のセンスＭＯＳＦＥＴＱＳ１とパワーＭＯＳＦＥＴＱＨ２の電流検知用のセンスＭＯＳＦＥＴＱＳ２とが設けられている。パワーＭＯＳＦＥＴＱＨ１およびセンスＭＯＳＦＥＴＱＳ１は、半導体チップＣＰ１ｂの第１ＭＯＳＦＥＴ領域ＲＧ２１に形成され、パワーＭＯＳＦＥＴＱＨ２およびセンスＭＯＳＦＥＴＱＳ２は、半導体チップＣＰ１ｂの第２ＭＯＳＦＥＴ領域ＲＧ２２に形成されている。具体的には、パワーＭＯＳＦＥＴＱＨ１は、半導体チップＣＰ１ｂの第１ＭＯＳＦＥＴ領域ＲＧ２１の上記メインＭＯＳ領域ＲＧ１に形成され、センスＭＯＳＦＥＴＱＳ１は、半導体チップＣＰ１ｂの第１ＭＯＳＦＥＴ領域ＲＧ２１の上記センスＭＯＳ領域ＲＧ２（以下センスＭＯＳ領域ＲＧ２ａと称する）に形成されている。また、パワーＭＯＳＦＥＴＱＨ２は、半導体チップＣＰ１ｂの第２ＭＯＳＦＥＴ領域ＲＧ２２の上記メインＭＯＳ領域ＲＧ１に形成され、センスＭＯＳＦＥＴＱＳ２は、半導体チップＣＰ１ｂの第２ＭＯＳＦＥＴ領域ＲＧ２２の上記センスＭＯＳ領域ＲＧ２（以下センスＭＯＳ領域ＲＧ２ｂと称する）に形成されている。
【０１８４】
半導体チップＣＰ１ｂの第１ＭＯＳＦＥＴ領域ＲＧ２１には、パワーＭＯＳＦＥＴＱＨ１のソース用のパッド電極ＰＤＳ１（以下パッド電極ＰＤＳ１ａと称する）と、センスＭＯＳＦＥＴＱＳ１のソース用のパッド電極ＰＤＳ４（以下パッド電極ＰＤＳ４ａと称する）が形成されている。また、半導体チップＣＰ１ｂの第２ＭＯＳＦＥＴ領域ＲＧ２２には、パワーＭＯＳＦＥＴＱＨ２のソース用のパッド電極ＰＤＳ１（以下パッド電極ＰＤＳ１ｂと称する）と、センスＭＯＳＦＥＴＱＳ２のソース用のパッド電極ＰＤＳ４（以下パッド電極ＰＤＳ４ｂと称する）が形成されている。そして、図３８〜図４２からも分かるように、パッド電極ＰＤＳ１ａには上記金属板ＭＰＬと同様の金属板ＭＰＬ１が接続され、パッド電極ＰＤＳ４ａにはボンディングワイヤＢＷが接続され、パッド電極ＰＤＳ１ｂには上記金属板ＭＰＬと同様の金属板ＭＰＬ２が接続され、パッド電極ＰＤＳ４ｂにはボンディングワイヤＢＷが接続されている。なお、図４２では、上記パッド電極ＰＤＳ２，ＰＤＳ３は図示を省略しているが、第１ＭＯＳＦＥＴ領域ＲＧ２１と第２ＭＯＳＦＥＴ領域ＲＧ２２のそれぞれに、上記パッド電極ＰＤＳ２，ＰＤＳ３も形成されている。
【０１８５】
図３８〜図４０に示されるように、金属板ＭＰＬ１を介してリードＬＤ１と半導体チップＣＰ１ｂのパッド電極ＰＤＳ１ａとが電気的に接続され、金属板ＭＰＬ２を介して他のリードＬＤ１と半導体チップＣＰ１ｂのパッド電極ＰＤＳ１ｂとが電気的に接続されている。図３８〜図４１の場合は、封止部ＭＲの側面ＭＲｃ１に５つのリードＬＤ１が配置されているが、そのうち２つのリードＬＤ１のインナリード部同士が封止部ＭＲ内で一体的に連結されて、そこに金属板ＭＰＬ１が上記接着層ＢＤ４を介して接続され、他の２つのリードＬＤ１のインナリード部同士が封止部ＭＲ内で一体的に連結されて、そこに金属板ＭＰＬ２が上記接着層ＢＤ４を介して接続されている。但し、金属板ＭＰＬ１が接続されたリードＬＤ１（すなわち金属板ＭＰＬ１を通じて半導体チップＣＰ１のパッド電極ＰＤＳ１ａに電気的に接続されたリードＬＤ１）と金属板ＭＰＬ２が接続されたリードＬＤ１（すなわち金属板ＭＰＬ２を通じて半導体チップＣＰ１のパッド電極ＰＤＳ１ｂに電気的に接続されたリードＬＤ１）とは連結されておらず、封止部ＭＲを構成する樹脂材料によって分離されて電気的に絶縁されている。また、封止部ＭＲの側面ＭＲｃ１に複数のリードＬＤ１が配置されているが、複数のリードＬＤ１が、図３８に示されるように、半導体チップＣＰ１，ＣＰ２のいずれのパッド電極とも電気的に接続されていないダミーのリードＬＤ１Ｄを含んでいてもよい。
【０１８６】
図４４と図１６を比較し、図４３と図２３を比較すると分かるように、半導体チップＣＰ１ｂのセンスＭＯＳ領域ＲＧ２ａとソース用のパッド電極ＰＤＳ１ａとの平面的な位置関係、センスＭＯＳ領域ＲＧ２ａと金属板ＭＰＬ１との平面的な位置関係、およびセンスＭＯＳ領域ＲＧ２ａと金属板ＭＰＬ１およびパッド電極ＰＤＳ１ａの接合部分との平面的な位置関係は、上記半導体チップＣＰ１の場合（図１６および図２３）と同様である。また、センスＭＯＳ領域ＲＧ２ａとソース用のパッド電極ＰＤＳ４ａとの平面的な位置関係も、上記半導体チップＣＰ１の場合（図１６および図２３）と同様である。また、半導体チップＣＰ１ｂのセンスＭＯＳ領域ＲＧ２ｂとソース用のパッド電極ＰＤＳ１ｂとの平面的な位置関係、センスＭＯＳ領域ＲＧ２ｂと金属板ＭＰＬ２との平面的な位置関係、およびセンスＭＯＳ領域ＲＧ２ｂと金属板ＭＰＬ２およびパッド電極ＰＤＳ１ｂの接合部分との平面的な位置関係は、上記半導体チップＣＰ１の場合（図１６および図２３）と同様である。また、センスＭＯＳ領域ＲＧ２ｂとソース用のパッド電極ＰＤＳ４ｂとの平面的な位置関係も、上記半導体チップＣＰ１の場合（図１６および図２３）と同様である。一部を簡単に説明すれば、以下のようになる。
【０１８７】
すなわち、金属板ＭＰＬ１とセンスＭＯＳ領域ＲＧ２ａとの平面的な位置関係を見ると、平面視において、センスＭＯＳ領域ＲＧ２ａの三辺を金属板ＭＰＬ１が囲んでいる（別の言い方をすると、センスＭＯＳ領域ＲＧ２ａの三辺が金属板ＭＰＬ１に対向している）。また、パッド電極ＰＤＳ１ａとセンスＭＯＳ領域ＲＧ２ａとの平面的な位置関係を見ると、平面視において、パッド電極ＰＤＳ１ａが、センスＭＯＳ領域ＲＧ２ａの三辺を囲んでいる（別の言い方をすると、センスＭＯＳ領域ＲＧ２ａの三辺がパッド電極ＰＤＳ１ａに対向している）。つまり、平面視において、金属板ＭＰＬ１とパッド電極ＰＤＳ１ａとの接合部分が、センスＭＯＳ領域ＲＧ２ａの三辺を囲んでいる（別の言い方をすると、センスＭＯＳ領域ＲＧ２ａの三辺が、金属板ＭＰＬ１とパッド電極ＰＤＳ１ａとの接合部分に対向している）。
【０１８８】
第２ＭＯＳＦＥＴ領域ＲＧ２２についても同様であり、金属板ＭＰＬ２とセンスＭＯＳ領域ＲＧ２ｂとの平面的な位置関係を見ると、平面視において、センスＭＯＳ領域ＲＧ２ｂの三辺を金属板ＭＰＬ２が囲んでいる（別の言い方をすると、センスＭＯＳ領域ＲＧ２ｂの三辺が金属板ＭＰＬ２に対向している）。また、パッド電極ＰＤＳ１ｂとセンスＭＯＳ領域ＲＧ２ｂとの平面的な位置関係を見ると、平面視において、パッド電極ＰＤＳ１ｂが、センスＭＯＳ領域ＲＧ２ｂの三辺を囲んでいる（別の言い方をすると、センスＭＯＳ領域ＲＧ２ｂの三辺がパッド電極ＰＤＳ１ｂに対向している）。つまり、平面視において、金属板ＭＰＬ２とパッド電極ＰＤＳ１ｂとの接合部分が、センスＭＯＳ領域ＲＧ２ｂの三辺を囲んでいる（別の言い方をすると、センスＭＯＳ領域ＲＧ２ｂの三辺が、金属板ＭＰＬ２とパッド電極ＰＤＳ１ｂとの接合部分に対向している）。
【０１８９】
このようにすることで、上記半導体チップＣＰ１を使用した場合と同様に、半導体チップＣＰ１ｂを使用した場合でも、センスＭＯＳ領域ＲＧ２ａ，ＲＧ２ｂの直下の接着層ＢＤ１にクラックが発生するのを抑制または防止することができる。これにより、上記クラック１１３に起因してセンスＭＯＳＦＥＴＱＳ１によるパワーＭＯＳＦＥＴＱＨ１に流れる電流の検知精度およびセンスＭＯＳＦＥＴＱＳ２によるパワーＭＯＳＦＥＴＱＨ２に流れる電流の検知精度が低下するのを、抑制または防止できるようになる。このため、センスＭＯＳＦＥＴＱＳ１によるパワーＭＯＳＦＥＴＱＨ１に流れる電流の検知精度を向上させることができ、また、センスＭＯＳＦＥＴＱＳ２によるパワーＭＯＳＦＥＴＱＨ２に流れる電流の検知精度を向上させることができる。従って、半導体装置の信頼性を向上させることができる。
【０１９０】
また、半導体チップＣＰ１ｂの第１ＭＯＳＦＥＴ領域ＲＧ２１および第２ＭＯＳＦＥＴ領域ＲＧ２２のそれぞれにおいて、上記半導体チップＣＰ１ａと同様に、ダイオード領域ＲＧ３、アノード用のパッド電極ＰＤＡおよびカソード用のパッド電極ＰＤＣを設けることもできる。
【０１９１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１９２】
本発明は、半導体装置に適用して好適なものである。
【符号の説明】
【０１９３】
１  半導体基板（基板）
１ａ  基板本体
１ｂ  エピタキシャル層
２  フィールド絶縁膜
３  半導体領域
４  半導体領域
５  溝
６  ゲート絶縁膜
７  ゲート電極
７ａ  ゲート引き出し用の配線部
８  絶縁膜
９ａ，９ｂ，９ｃ，９ｄ  コンタクトホール
１０Ａ  アノード配線
１０Ｃ  カソード配線
１０Ｇ  ゲート配線
１０Ｓ１，１０Ｓ２  ソース配線
１１  半導体領域
１２  保護膜
１３  開口部
２０，２０ａ，２０ｂ，２０ｃ，２０ｄ  領域
２１，２２  後退部
２３ａ，２３ｂ，２３ｃ，２３ｄ  辺
３１  多結晶シリコン膜
３１ａ  ｎ型シリコン部分
３１ｂ  ｐ型シリコン部分
１１１，１１２  半田
ＡＭＰ  アンプ回路
ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４  接着層
ＢＥ，ＢＥ１０１  裏面電極
ＢＴ  電源
ＢＷ  ボンディングワイヤ
ＣＬＣ，ＣＬＣ１，ＣＬＣ２  制御回路
ＣＭＰ  コンパレータ回路
ＣＰ１，ＣＰ２，ＣＰ１ａ，ＣＰ１ｂ，ＣＰ１０１  半導体チップ
ＤＰ１，ＤＰ２  ダイパッド
ＤＲ  ドライバ回路
Ｉｄｈ，Ｉｓｅ  電流
ＬＡ，ＬＡ１，ＬＡ２  負荷
ＬＤ，ＬＤ１，ＬＤ２，ＬＤ１Ｄ  リード
ＭＰＬ，ＭＰＬ１，ＭＰＬ２，ＭＰＬ１０１  金属板
ＭＲ  封止部
ＭＲａ  上面
ＭＲｂ  下面
ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４  側面
ＯＣＰ  過電流保護回路
ＯＰ，ＯＰ１  開口部
ＰＤ，ＰＤ２，ＰＤＡ，ＰＤＣ，ＰＤＧ  パッド電極
ＰＤＳ１，ＰＤＳ１ａ，ＰＤＳ１ｂ，ＰＤＳ２，ＰＤＳ３，ＰＤＳ１０１  パッド電極
ＰＤＳ４，ＰＤＳ４ａ，ＰＤＳ４ｂ，ＰＤＳ１０４  パッド電極
ＰＫＧ，ＰＫＧｂ  半導体装置
ＰＷＢ  実装基板
ＰＷＬ  ｐ型ウエル
ＱＨ，ＱＨ１，ＱＨ２  パワーＭＯＳＦＥＴ
ＱＳ，ＱＳ１，ＱＳ２  センスＭＯＳＦＥＴ
ＲＧ１，ＲＧ１０１  メインＭＯＳ領域
ＲＧ２，ＲＧ２ａ，ＲＧ２ｂ，ＲＧ１０２  センスＭＯＳ領域
ＲＧ３  ダイオード領域
ＲＧ１１，ＲＧ１２  領域
ＲＧ２１  第１ＭＯＳＦＥＴ領域
ＲＧ２２  第２ＭＯＳＦＥＴ領域
ＲＳＴ  抵抗
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５，ＳＤ６，ＳＤ７  辺
ＳＤ８  先端辺
ＳＬ  半田
ＴＥ１，ＴＥ２，ＴＥ３  端子
ＴＭＬ，ＴＭＬ１  端子
ＴＬ  吊リード
ＴＲ  トランジスタ
【図１】
0005823798.tif 000002
【図２】
0005823798.tif 000003
【図３】
0005823798.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0005823798.tif 000008
【図８】
0005823798.tif 000009
【図９】
0005823798.tif 000010
【図１０】
0005823798.tif 000011
【図１１】
0005823798.tif 000012
【図１２】
0005823798.tif 000013
【図１３】
0005823798.tif 000014
【図１４】
0005823798.tif 000015
【図１５】
0005823798.tif 000016
【図１６】
0005823798.tif 000017
【図１７】
0005823798.tif 000018
【図１８】
0005823798.tif 000019
【図１９】
0005823798.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0005823798.tif 000029
【図２９】
0005823798.tif 000030
【図３０】
0005823798.tif 000031
【図３１】
0005823798.tif 000032
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
0005823798.tif 000038
【図３８】
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【図３９】
0005823798.tif 000040
【図４０】
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【図４１】
0005823798.tif 000042
【図４２】
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【図４３】
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【図４４】
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【図４５】
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