(57)【特許請求の範囲】
【請求項１】
高電位側電源線と低電位側電源線により電源電圧が与えられ、第１制御信号とその反転信号である第２制御信号に応じて第１端子と第２端子との間の通電経路を開閉するアナログスイッチにおいて、
ソースおよびドレインがそれぞれ前記第１端子および前記第２端子に接続され、前記第２制御信号をゲート信号とするＰチャネル型の第１ＭＯＳトランジスタ（Ｐ１）と、
前記第１ＭＯＳトランジスタがオン駆動されているときにそのバックゲートの電位をソース電位に等しく制御し、前記第１ＭＯＳトランジスタがオフ駆動されているときにそのバックゲートの電位を電源電圧に等しく制御する第１バイアス回路（１２）と、
ソースとドレインが共通に接続され、その共通接続されたソースとドレインおよびゲートの一方が前記第１ＭＯＳトランジスタのドレインに接続され、他方に定電圧が印加される第２ＭＯＳトランジスタ（Ｎ２）と、
前記第１ＭＯＳトランジスタがオン駆動されているときに前記第２ＭＯＳトランジスタのバックゲートの電位を電源電圧に等しく制御し、前記第１ＭＯＳトランジスタがオフ駆動されているときに前記第２ＭＯＳトランジスタのバックゲートの電位を前記電源電圧よりも低い定電圧に等しく制御する第２バイアス回路（１１）とを備えていることを特徴とするアナログスイッチ。
【請求項２】
前記第２バイアス回路（１１）は、
前記高電位側電源線と前記第２ＭＯＳトランジスタのバックゲートとの間に接続され、前記第２制御信号をゲート信号とするＰチャネル型の第３ＭＯＳトランジスタ（Ｐ３）と、
前記第２ＭＯＳトランジスタのバックゲートと前記低電位側電源線との間に接続され、前記第２制御信号をゲート信号とするＮチャネル型の第４ＭＯＳトランジスタ（Ｎ４）とから構成されていることを特徴とする請求項１記載のアナログスイッチ。
【請求項３】
前記第１バイアス回路（１２）は、
前記第１ＭＯＳトランジスタのソースとバックゲートとの間に接続され、前記第２制御信号をゲート信号とするＰチャネル型の第５ＭＯＳトランジスタ（Ｐ５）と、
前記高電位側電源線と前記第１ＭＯＳトランジスタのバックゲートとの間に接続され、前記第１制御信号をゲート信号とするＰチャネル型の第６ＭＯＳトランジスタ（Ｐ６）とから構成されていることを特徴とする請求項１または２記載のアナログスイッチ。
【請求項４】
ソースとドレインが共通に接続され、その共通に接続されたソースとドレインおよびゲートの一方が前記第１ＭＯＳトランジスタのドレインに接続され、他方に前記第１制御信号が与えられるＰチャネル型の第７ＭＯＳトランジスタ（Ｐ７）を備えていることを特徴とする請求項１ないし３の何れかに記載のアナログスイッチ。
【請求項５】
高電位側電源線と低電位側電源線により電源電圧が与えられ、第１制御信号とその反転信号である第２制御信号に応じて第１端子と第２端子との間の通電経路を開閉するアナログスイッチにおいて、
ソースおよびドレインがそれぞれ前記第１端子および前記第２端子に接続され、前記第１制御信号をゲート信号とするＮチャネル型の第１ＭＯＳトランジスタ（Ｎ１）と、
前記第１ＭＯＳトランジスタがオン駆動されているときにそのバックゲートの電位をソース電位に等しく制御し、前記第１ＭＯＳトランジスタがオフ駆動されているときにそのバックゲートの電位をグランド電位に等しく制御する第１バイアス回路（２３）と、
ソースとドレインが共通に接続され、その共通接続されたソースとドレインおよびゲートの一方が前記第１ＭＯＳトランジスタのドレインに接続され、他方に定電圧が印加される第２ＭＯＳトランジスタ（Ｐ２）と、
前記第１ＭＯＳトランジスタがオン駆動されているときに前記第２ＭＯＳトランジスタのバックゲートの電位をグランド電位に等しく制御し、前記第１ＭＯＳトランジスタがオフ駆動されているときに前記第２ＭＯＳトランジスタのバックゲートの電位をグランド電位よりも高い定電圧に等しく制御する第２バイアス回路（２２）とを備えていることを特徴とするアナログスイッチ。
【請求項６】
前記第２バイアス回路（２２）は、
前記第２ＭＯＳトランジスタのバックゲートと前記低電位側電源線との間に接続され、前記第１制御信号をゲート信号とするＮチャネル型の第３ＭＯＳトランジスタ（Ｎ３）と、
前記高電位側電源線と前記第２ＭＯＳトランジスタのバックゲートとの間に接続され、前記第１制御信号をゲート信号とするＰチャネル型の第４ＭＯＳトランジスタ（Ｐ４）とから構成されていることを特徴とする請求項５記載のアナログスイッチ。
【請求項７】
前記第１バイアス回路（２３）は、
前記第１ＭＯＳトランジスタのソースとバックゲートとの間に接続され、前記第１制御信号をゲート信号とするＮチャネル型の第５ＭＯＳトランジスタ（Ｎ５）と、
前記第１ＭＯＳトランジスタのバックゲートと前記低電位側電源線との間に接続され、前記第２制御信号をゲート信号とするＮチャネル型の第６ＭＯＳトランジスタ（Ｎ６）とから構成されていることを特徴とする請求項５または６記載のアナログスイッチ。
【請求項８】
ソースとドレインが共通に接続され、その共通に接続されたソースとドレインおよびゲートの一方が前記第１ＭＯＳトランジスタのドレインに接続され、他方に前記第２制御信号が与えられるＮチャネル型の第７ＭＯＳトランジスタ（Ｎ７）を備えていることを特徴とする請求項５ないし７の何れかに記載のアナログスイッチ。
【請求項９】
前記第２ＭＯＳトランジスタのソースとバックゲートとの間の容量およびドレインとバックゲートとの間の容量が、それぞれ前記第１ＭＯＳトランジスタのドレインとバックゲートとの間の容量の１／２であることを特徴とする請求項１ないし８の何れかに記載のアナログスイッチ。
【請求項１０】
チョッパコンパレータの入力部に設けられたショートスイッチ、Ａ／Ｄ変換器が備える切替スイッチ、マルチプレクサが備える切替スイッチまたはスイッチドキャパシタフィルタが備える切替スイッチに適用されることを特徴とする請求項１ないし９の何れかに記載のアナログスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを用いたアナログスイッチに関する。
【背景技術】
【０００２】
一般に、アナログスイッチの一方の端子（第１端子）には低インピーダンスの信号源が接続され、他方の端子（第２端子）にはコンパレータやオペアンプなどの入力端子またはホールドコンデンサなどが接続されている。コンパレータやオペアンプなどの入力端子には入力容量が存在している。アナログスイッチには、導通時の内部抵抗が低く、遮断時のリーク電流が小さいこと、およびオフ動作時の第２端子への電荷の注入による電位変動が小さいことが必要とされている。
【０００３】
特許文献１には、主スイッチとして動作するＭＯＳトランジスタに対して基板バイアス制御を行うアナログスイッチが開示されている。このアナログスイッチは、ＭＯＳトランジスタの導通時に、第１端子または第２端子の電圧をバックゲートに与えて基板バイアスをゼロにすることにより内部抵抗を下げている。また、ＭＯＳトランジスタの遮断時に、電源電圧またはグランド電位をバックゲートに与えることによりリーク電流を低減している。
【０００４】
また、主スイッチとして動作するＭＯＳトランジスタがオンからオフに転じると、チャージインジェクションまたはクロックフィードスルーにより第２端子に電位変動が生じることが知られている。チャージインジェクションは、ＭＯＳトランジスタがオンしている時のチャネルの電荷が、オフに伴いソースまたはドレインに抜ける現象である。クロックフィードスルーは、ゲート・ドレイン間またはゲート・ソース間の容量を通して、ゲートに与えられるクロック信号の変化がソースまたはドレインにすり抜ける現象である。以下の説明において、この電荷移動により生じる電位変動をノイズと称す。
【０００５】
これらチャージインジェクションとクロックフィードスルーの影響を除くため、ソースとドレインがアナログスイッチの第２端子に共通に接続され、ゲートに上記クロック信号の反転信号が与えられるダミートランジスタを用いる手段が知られている。また、特許文献２には、ゲートがアナログスイッチの第２端子に接続され、共通に接続されたソースとドレインに上記クロック信号の反転信号が与えられるダミートランジスタを用いる手段が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−１６９２４７号公報
【特許文献２】特開昭６４−４２９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したダミートランジスタは、ＭＯＳトランジスタのチャージインジェクションと、そのゲート・ドレイン間またはゲート・ソース間を介したクロックフィードスルーには有効である。しかし、基板バイアス制御を行うと、バックゲートの電位を変化させるため、新たにＭＯＳトランジスタのドレインとバックゲートとの間の容量を介したクロックフィードスルーが発生し、ノイズを発生させる。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、ＭＯＳトランジスタの基板バイアス制御により生じるノイズを低減可能なアナログスイッチを提供することにある。
【課題を解決するための手段】
【０００９】
請求項１に記載したアナログスイッチは、高電位側電源線と低電位側電源線により電源電圧が与えられ、第１制御信号とその反転信号である第２制御信号に応じて第１端子と第２端子との間の通電経路を開閉する。Ｐチャネル型の第１ＭＯＳトランジスタ（Ｐ１）は、ソースおよびドレインがそれぞれ第１端子および第２端子に接続されており、第２制御信号をゲート信号として第１端子と第２端子との間の通電経路を開閉する。
【００１０】
第１バイアス回路（１２）は、第１ＭＯＳトランジスタの基板バイアス制御を行う。すなわち、第１ＭＯＳトランジスタがオン駆動されているときにそのバックゲート（基板）の電位をソース電位に等しく制御し、第１ＭＯＳトランジスタがオフ駆動されているときにそのバックゲートの電位を電源電圧に等しく制御する。これにより、アナログスイッチの導通時の内部抵抗を下げ、遮断時のリーク電流を低減できる。
【００１１】
しかしながら、第１ＭＯＳトランジスタの基板バイアス制御を行うと、第１バイアス回路により与えられるバックゲートの電位変化が、第１ＭＯＳトランジスタのドレインとバックゲートとの間の容量ＣDBを通して漏れ出すクロックフィードスルーが生じる。そこで、第２ＭＯＳトランジスタ（Ｎ２）と第２バイアス回路（１１）を設けて、このクロックフィードスルーによる影響をキャンセルする。
【００１２】
第２ＭＯＳトランジスタ（Ｎ２）は、ソースとドレインが共通に接続されており、その共通接続されたソースとドレインおよびゲートの一方が第１ＭＯＳトランジスタのドレインに接続され、他方に定電圧が印加される。第２バイアス回路（１１）は、第１ＭＯＳトランジスタがオン駆動されているときに第２ＭＯＳトランジスタのバックゲートの電位を電源電圧に等しく制御し、第１ＭＯＳトランジスタがオフ駆動されているときに第２ＭＯＳトランジスタのバックゲートの電位を電源電圧よりも低い定電圧に等しく制御する。
【００１３】
この構成によれば、第１ＭＯＳトランジスタがオフした時、基板バイアス制御により第１ＭＯＳトランジスタのバックゲートの電位が上昇することによりドレインに生じるノイズ（電位変動）と、第２ＭＯＳトランジスタのバックゲートの電位が低下することによりドレインに生じるノイズ（電位変動）とが逆向きになり相殺するように作用する。その結果、第１ＭＯＳトランジスタの基板バイアス制御により生じるノイズを低減することができる。
【００１４】
請求項２に記載した手段によれば、第２バイアス回路（１１）は、高電位側電源線と第２ＭＯＳトランジスタのバックゲートとの間に接続され、第２制御信号をゲート信号とするＰチャネル型の第３ＭＯＳトランジスタ（Ｐ３）と、第２ＭＯＳトランジスタのバックゲートと低電位側電源線との間に接続され、第２制御信号をゲート信号とするＮチャネル型の第４ＭＯＳトランジスタ（Ｎ４）とから構成されている。
【００１５】
この構成によれば、第１ＭＯＳトランジスタがオフした時、基板バイアス制御により第１ＭＯＳトランジスタのバックゲートの電位は入力電圧Ｖinから電源電圧ＶDDに（ＶDD−Ｖin）だけ変化する。これに対し、第２ＭＯＳトランジスタのバックゲートの電位は、電源電圧ＶDDからグランド電位に−ＶDDだけ変化する。このように両電圧は逆向きに変化するので、第１ＭＯＳトランジスタの容量ＣDBを通したクロックフィードスルーによるノイズを低減することができる。
【００１６】
請求項３に記載した手段によれば、第１バイアス回路（１２）は、第１ＭＯＳトランジスタのソースとバックゲートとの間に接続され、第２制御信号をゲート信号とするＰチャネル型の第５ＭＯＳトランジスタ（Ｐ５）と、高電位側電源線と第１ＭＯＳトランジスタのバックゲートとの間に接続され、第１制御信号をゲート信号とするＰチャネル型の第６ＭＯＳトランジスタ（Ｐ６）とから構成されている。第５ＭＯＳトランジスタは第１ＭＯＳトランジスタのソースに接続されているので、チャージインジェクションは生じない。
【００１７】
請求項４に記載した手段によれば、ソースとドレインが共通に接続され、その共通に接続されたソースとドレインおよびゲートの一方が第１ＭＯＳトランジスタのドレインに接続され、他方に第１制御信号が与えられるＰチャネル型の第７ＭＯＳトランジスタ（Ｐ７）を備えている。第７ＭＯＳトランジスタは、上述したダミートランジスタに相当し、第１ＭＯＳトランジスタのチャージインジェクションと、そのゲート・ドレイン間を介したクロックフィードスルーによるノイズを低減できる。
【００１８】
請求項５ないし８に記載したアナログスイッチは、第１端子と第２端子との間の通電経路にＮチャネル型の第１ＭＯＳトランジスタを備えており、上述した請求項１ないし４に記載したアナログスイッチと実質的に同じ作用、効果が得られる。
【００１９】
請求項９に記載した手段によれば、第２ＭＯＳトランジスタのソースとバックゲートとの間の容量およびドレインとバックゲートとの間の容量は、それぞれ第１ＭＯＳトランジスタのドレインとバックゲートとの間の容量の１／２である。この構成によれば、第１ＭＯＳトランジスタのドレインとバックゲートとの間の容量と、第２ＭＯＳトランジスタの共通に接続されたソースおよびドレインとバックゲートとの間の容量が等しくなる。その結果、容量ＣDBを介したクロックフィードスルーによるノイズの相殺効果を一層高められる。
【００２０】
請求項１０に記載した手段によれば、本アナログスイッチは、チョッパコンパレータの入力部に設けられたショートスイッチ、Ａ／Ｄ変換器が備える切替スイッチ、マルチプレクサが備える切替スイッチまたはスイッチドキャパシタフィルタが備える切替スイッチに適用される。これにより、アナログ信号の比較、Ａ／Ｄ変換、アナログ信号の切り替えを高精度に行うことができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態を示すアナログスイッチの構成図
【図２】本発明の第２の実施形態を示す図１相当図
【図３】本発明の第３の実施形態であってアナログスイッチのＡ／Ｄ変換器への適用例を示す図
【発明を実施するための形態】
【００２２】
（第１の実施形態）
以下、第１の実施形態について図１を参照しながら説明する。図１に示すアナログスイッチ１は、電源線２（高電位側電源線）とグランド線３（低電位側電源線）を通して供給される電源電圧ＶDDにより動作する。端子４（第１端子）と端子５（第２端子）はアナログ信号の入出力端子であり、端子６は、スイッチの開閉を制御する制御信号Ｓｃが入力される制御端子である。半導体集積回路装置として形成される場合には、端子４〜６はノード４〜６となる。
【００２３】
端子４には図示しない低インピーダンスの信号源が接続されており、端子５とグランド線３との間には、コンパレータやオペアンプの入力容量やホールドコンデンサの容量などの負荷容量ＣＬが接続されている。ただし、この接続形態は一例であって、端子４と端子５にはアナログ信号を入出力する任意の素子、端子、ノード等を接続できる。
【００２４】
端子６に入力された制御信号Ｓｃは、バッファ７、インバータ８を介してそれぞれ制御信号Ｓ１、Ｓ２になり、以下で説明するＭＯＳトランジスタのゲートに与えられる。端子４と端子５との間の通電経路９、１０には、それぞれ主スイッチとして動作するＰチャネル型の第１ＭＯＳトランジスタＰ１、Ｎチャネル型の第１ＭＯＳトランジスタＮ１が設けられている。ここでは、端子４側をソース、端子５側をドレインとしている。ＭＯＳトランジスタＰ１、Ｎ１のゲート信号は、それぞれ制御信号Ｓ２、Ｓ１である。
【００２５】
第２ＭＯＳトランジスタＮ２と第２バイアス回路１１は、ＭＯＳトランジスタＰ１のドレインとバックゲートとの間の容量ＣDBを介したクロックフィードスルーの影響をキャンセルするために設けられている。ＭＯＳトランジスタＮ２のソースとドレインは、ともにＭＯＳトランジスタＰ１のドレインに接続されており、ゲートはグランド線３に接続されている。
【００２６】
バイアス回路１１は、Ｐチャネル型の第３ＭＯＳトランジスタＰ３と、Ｎチャネル型の第４ＭＯＳトランジスタＮ４とから構成されている。ＭＯＳトランジスタＰ３は、電源線２とＭＯＳトランジスタＮ２のバックゲートとの間に接続されており、制御信号Ｓ２をゲート信号とする。ＭＯＳトランジスタＮ４は、ＭＯＳトランジスタＮ２のバックゲートとグランド線３との間に接続されており、制御信号Ｓ２をゲート信号とする。
【００２７】
第１バイアス回路１２は、ＭＯＳトランジスタＰ１の基板バイアス制御を行うために設けられている。バイアス回路１２は、Ｐチャネル型の第５ＭＯＳトランジスタＰ５と、Ｐチャネル型の第６ＭＯＳトランジスタＰ６とから構成されている。ＭＯＳトランジスタＰ５は、ＭＯＳトランジスタＰ１のソースとバックゲートとの間に接続されており、制御信号Ｓ２をゲート信号とする。ＭＯＳトランジスタＰ６は、電源線２とＭＯＳトランジスタＰ１のバックゲートとの間に接続されており、制御信号Ｓ１をゲート信号とする。
【００２８】
第７ＭＯＳトランジスタＰ７は、ＭＯＳトランジスタＰ１のチャージインジェクションと、そのゲート・ドレイン間を介したクロックフィードスルーの影響をキャンセルするために設けられている。ＭＯＳトランジスタＰ７のソースとドレインは、ともにＭＯＳトランジスタＰ１のドレインに接続されており、ゲートには制御信号Ｓ１が与えられている。
【００２９】
第７ＭＯＳトランジスタＮ７は、ＭＯＳトランジスタＮ１のチャージインジェクションと、そのゲート・ドレイン間を介したクロックフィードスルーの影響をキャンセルするために設けられている。ＭＯＳトランジスタＮ７のソースとドレインは、ともにＭＯＳトランジスタＮ１のドレインに接続されており、ゲートには制御信号Ｓ２が与えられている。
【００３０】
なお、本実施形態では、ＭＯＳトランジスタＮ１を備えた通電経路１０については簡易的な構成が採用されている。そのため、ＭＯＳトランジスタＰ１を備えた通電経路９に対して設けられた第２ＭＯＳトランジスタＮ２、第１バイアス回路１２および第２バイアス回路１１に対応する構成は備えていない。
【００３１】
次に、本実施形態の作用を説明する。制御信号ＳｃがＨレベル（ＶDD）のとき、ＭＯＳトランジスタＰ１、Ｎ１がともにオンし、アナログスイッチ１は導通状態となる。制御信号ＳｃがＬレベル（０Ｖ）のとき、ＭＯＳトランジスタＰ１、Ｎ１がともにオフし、アナログスイッチ１は遮断状態となる。バイアス回路１２は、ＭＯＳトランジスタＰ１のバックゲート（基板）の電位を切り替えることにより基板バイアス制御を行う。
【００３２】
すなわち、ＭＯＳトランジスタＰ１がオンのときには、ＭＯＳトランジスタＰ５がオンして、バックゲートの電位（基板電位）をソース電位に等しくする。これにより、トランジスタＰ１のしきい値電圧Ｖthが低下し、導通時の内部抵抗を下げることができる。一方、ＭＯＳトランジスタＰ１がオフのときには、ＭＯＳトランジスタＰ６がオンして、バックゲートの電位（基板電位）を電源電圧ＶDDに等しくする。これにより、トランジスタＰ１のしきい値電圧Ｖthが高くなり、遮断時のリーク電流を低減することができる。
【００３３】
ＭＯＳトランジスタＰ１、Ｎ１がオンからオフに転じると、以下の（１）、（２）の理由によりＭＯＳトランジスタＰ１、Ｎ１のドレイン側（端子５側）に電荷が注入され、電位変動すなわちノイズが発生して信号の精度を低下させる。ＭＯＳトランジスタＰ５のチャージインジェクションは、ドレイン(ソース)が端子４側に接続されているため後段（端子５側）に影響を及ぼさない。
【００３４】
（１）ＭＯＳトランジスタＰ１、Ｎ１のチャネル電荷によるチャージインジェクションとゲート・ドレイン間の容量ＣGDを介したクロックフィードスルー
（２）ＭＯＳトランジスタＰ１、Ｎ１のドレインとバックゲートとの間の容量ＣDBを介したクロックフィードスルー
本実施形態では、（１）によるノイズについてはＭＯＳトランジスタＰ７、Ｎ７により低減し、（２）のＭＯＳトランジスタＰ１によるノイズについてはＭＯＳトランジスタＮ２とバイアス回路１１により低減する。（２）のＭＯＳトランジスタＮ１によるノイズについては、キャンセルする回路を備えていない。
【００３５】
（１）について、ＭＯＳトランジスタＰ１、Ｎ１に対しそれぞれ逆相で動作するＭＯＳトランジスタＰ７、Ｎ７は、従来から用いられているダミートランジスタである。すなわち、ＭＯＳトランジスタＰ１がオフする時にＭＯＳトランジスタＰ７がオンすることにより、ＭＯＳトランジスタＰ１からドレイン側の通電経路９に注入されるチャネル電荷をＭＯＳトランジスタＰ７が自らのチャネル電荷として吸収する。これによりチャージインジェクションによるノイズを低減することができる。また、ＭＯＳトランジスタＰ７のチャネル幅をＭＯＳトランジスタＰ１のチャネル幅の１／２（チャネル長は等しい）とすれば、クロックフィードスルーによるノイズを低減することができる。ＭＯＳトランジスタＮ７の作用も同様である。
【００３６】
（２）について、ＭＯＳトランジスタＰ１がオフする時、ＭＯＳトランジスタＮ２のバックゲートに、ＭＯＳトランジスタＰ１のバックゲートの電圧変化と逆相の電圧変化を与える。すなわち、オンしているＭＯＳトランジスタＰ１のバックゲートにＭＯＳトランジスタＰ５を介して端子４の電圧Ｖinが与えられている時、ＭＯＳトランジスタＮ２のバックゲートにＭＯＳトランジスタＰ３を介して電源電圧ＶDDが与えられる。逆に、オフしているＭＯＳトランジスタＰ１のバックゲートにＭＯＳトランジスタＰ６を介して電源電圧ＶDDが与えられている時、ＭＯＳトランジスタＮ２のバックゲートにＭＯＳトランジスタＮ４を介してグランド電位（０Ｖ）が与えられる。
【００３７】
その結果、ＭＯＳトランジスタＰ１がオフする時、ＭＯＳトランジスタＰ１のバックゲートの電位は、入力電圧Ｖinから電源電圧ＶDDに（ＶDD−Ｖin）だけ変化する。これに対し、ＭＯＳトランジスタＮ２のバックゲートの電位は、電源電圧ＶDDからグランド電位０Ｖに−ＶDDだけ変化する。両電圧は逆向きに変化するので、ＭＯＳトランジスタＰ１の容量ＣDBを通して通電経路９の電位を引き上げる作用と、ＭＯＳトランジスタＮ２の容量Ｃ(SD)Bを通して通電経路９の電位を引き下げる作用とが相殺し、クロックフィードスルーによるノイズを低減することができる。
【００３８】
ここで、ＭＯＳトランジスタＮ２のソース・バックゲート間の容量ＣSBおよびドレイン・バックゲート間の容量ＣDBが、それぞれＭＯＳトランジスタＰ１のドレイン・バックゲート間の容量ＣDBの１／２になっていることが好ましい。この構成によれば、ＭＯＳトランジスタＰ１のドレイン・バックゲート間の容量ＣDBと、ＭＯＳトランジスタＮ２の共通に接続されたソース・ドレインとバックゲートとの間の容量Ｃ(SD)Bが等しくなる。その結果、入力電圧Ｖinにも依存するが、ＭＯＳトランジスタＰ１の容量ＣDBを介したクロックフィードスルーによる電位変動（ノイズ）の相殺効果を高められる。
【００３９】
以上説明したように、本実施形態のアナログスイッチ１は、バイアス回路１２によりＭＯＳトランジスタＰ１のバックゲートの電位を切り替えて基板バイアス制御を行うので、アナログスイッチ１の導通時の内部抵抗が下がるとともに、遮断時のリーク電流が低減する。また、ＭＯＳトランジスタＰ１が設けられた通電経路９にＭＯＳトランジスタＮ２を接続し、バイアス回路１１によりＭＯＳトランジスタＮ２のバックゲートの電位をＭＯＳトランジスタＰ１のバックゲートの電位と逆相に制御している。これにより、基板バイアス制御に伴い発生するクロックフィードスルーによるノイズを低減することができる。さらに、ＭＯＳトランジスタＰ７、Ｎ７を設けたので、ＭＯＳトランジスタＰ１、Ｎ１のチャージインジェクションとクロックフィードスルーによるノイズも低減することができる。
【００４０】
（第２の実施形態）
以下、第２の実施形態について図２を参照しながら説明する。この図２において、図１と同一部分には同一の符号を付している。アナログスイッチ２１は、図１に示したアナログスイッチ１とは逆に、ＭＯＳトランジスタＰ１を備えた通電経路９について簡易的な構成を採用している。従って、ＭＯＳトランジスタＮ２、Ｐ３、Ｎ４、Ｐ５、Ｐ６は備えておらず、これに替えてＭＯＳトランジスタＰ２、Ｎ３、Ｐ４、Ｎ５、Ｎ６を備えている。
【００４１】
第２ＭＯＳトランジスタＰ２と第２バイアス回路２２は、ＭＯＳトランジスタＮ１のドレインとバックゲートとの間の容量ＣDBを介したクロックフィードスルーによる影響をキャンセルするために設けられている。ＭＯＳトランジスタＰ２のソースとドレインは、ともにＭＯＳトランジスタＮ１のドレインに接続されており、ゲートは電源線２に接続されている。
【００４２】
バイアス回路２２は、Ｎチャネル型の第３ＭＯＳトランジスタＮ３と、Ｐチャネル型の第４ＭＯＳトランジスタＰ４とから構成されている。ＭＯＳトランジスタＮ３は、ＭＯＳトランジスタＰ２のバックゲートとグランド線３との間に接続されており、制御信号Ｓ１をゲート信号とする。ＭＯＳトランジスタＰ４は、電源線２とＭＯＳトランジスタＰ２のバックゲートとの間に接続されており、制御信号Ｓ１をゲート信号とする。
【００４３】
第１バイアス回路２３は、ＭＯＳトランジスタＮ１の基板バイアス制御を行うために設けられている。バイアス回路２３は、Ｎチャネル型の第５ＭＯＳトランジスタＮ５と、Ｎチャネル型の第６ＭＯＳトランジスタＮ６とから構成されている。ＭＯＳトランジスタＮ５は、ＭＯＳトランジスタＮ１のソースとバックゲートとの間に接続されており、制御信号Ｓ１をゲート信号とする。ＭＯＳトランジスタＮ６は、ＭＯＳトランジスタＮ１のバックゲートとグランド線３との間に接続されており、制御信号Ｓ２をゲート信号とする。
【００４４】
本実施形態の作用は、第１の実施形態と実質的に同じである。そこで、以下では要点のみを説明する。バイアス回路２３は、ＭＯＳトランジスタＮ１のバックゲートの電位を切り替えることにより基板バイアス制御を行う。ＭＯＳトランジスタＮ１がオンのときには、ＭＯＳトランジスタＮ５を介してバックゲートの電位をソース電位に等しく制御し、オフのときには、ＭＯＳトランジスタＮ６を介してバックゲートの電位をグランド電位に等しく制御する。これにより、導通時の内部抵抗が下がるとともに、遮断時のリーク電流が低減する。
【００４５】
ＭＯＳトランジスタＰ２とバイアス回路２２は、ＭＯＳトランジスタＮ１のバックゲート・ドレイン間の容量ＣDBを介したクロックフィードスルーによるノイズを低減する。ＭＯＳトランジスタＮ１がオフする時、ＭＯＳトランジスタＰ２のバックゲートに、ＭＯＳトランジスタＮ１のバックゲートの電圧変化と逆相の電圧変化が与えられる。すなわち、オンしているＭＯＳトランジスタＮ１のバックゲートに電圧Ｖinが与えられている時、ＭＯＳトランジスタＰ２のバックゲートにＭＯＳトランジスタＮ３を介してグランド電位が与えられる。逆に、オフしているＭＯＳトランジスタＮ１のバックゲートにグランド電位が与えられている時、ＭＯＳトランジスタＰ２のバックゲートにＭＯＳトランジスタＰ４を介して電源電圧ＶDDが与えられる。
【００４６】
その結果、ＭＯＳトランジスタＮ１がオフする時、ＭＯＳトランジスタＮ１の容量ＣDBを通して通電経路１０の電位を引き下げる作用と、ＭＯＳトランジスタＰ２の容量ＣDBを通して通電経路１０の電位を引き上げる作用とが相殺し、クロックフィードスルーによるノイズを低減することができる。本実施形態においても、ＭＯＳトランジスタＰ２の容量ＣSB、ＣDBが、それぞれＭＯＳトランジスタＮ１の容量ＣDBの１／２になっていることが好ましい。
【００４７】
本実施形態によれば、ＭＯＳトランジスタＮ１の基板バイアス制御により、アナログスイッチ２１の導通時の内部抵抗が下がるとともに、遮断時のリーク電流が低減する。また、ＭＯＳトランジスタＮ１が設けられた通電経路１０にＭＯＳトランジスタＰ２を接続し、そのバックゲートの電位をＭＯＳトランジスタＰ１のバックゲートの電位と逆相に制御している。これにより、基板バイアス制御に伴い発生するクロックフィードスルーによるノイズを低減することができる。
【００４８】
（第３の実施形態）
図３は、アナログスイッチ３１をＡ／Ｄ変換器３２に適用した部分的な回路構成を示している。ここで用いるアナログスイッチ３１は、第１の実施形態で説明したアナログスイッチ１から通電経路１０側の回路（ＭＯＳトランジスタＮ１、Ｎ７）を除いた構成を備えている。基準電圧生成回路３３は、抵抗Ｒ１、Ｒ２により電源電圧ＶDDを分圧し、その得られた基準電圧Ｖrefをボルテージフォロアの形態に接続されたオペアンプ３４を通して出力する。
【００４９】
チョッパコンパレータ３５は、コモンライン３６の電圧と基準電圧Ｖrefとを比較するもので、その比較結果に基づいてＡ／Ｄ変換コードが決定される。チョッパコンパレータ３５は、複数の差動増幅回路３７、３８、…がキャパシタＣ１、Ｃ２等を介して縦続に接続された構成を備えている。２段目の差動増幅回路３８の入力端子間にはスイッチ３９が接続されている。コモンライン３６には、キャパシタアレイを構成するキャパシタＣＡ１、ＣＡ２、…の各端子が接続されている。
【００５０】
アナログスイッチ３１は、基準電圧生成回路３３の出力ノードとコモンライン３６との間に、キャリブレーションのためのショートスイッチとして設けられている。スイッチ３９をオンした状態でアナログスイッチ３１をオンすると、差動増幅回路３７の差動出力端子に現れるオフセット電圧に応じてキャパシタＣ１、Ｃ２に電荷が蓄積される。続いてスイッチ３９をオフした状態でアナログスイッチ３１をオフすると、その後の比較動作において、チョッパコンパレータ３５が有するオフセット電圧による比較誤差を低減できる。アナログスイッチ３１を用いれば、オンからオフになる時にコモンライン３６への電荷の注入（ノイズ）を低減できるので、精度のよいＡ／Ｄ変換コードを得ることができる。
【００５１】
（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
【００５２】
第１の実施形態のアナログスイッチ１が備えるＭＯＳトランジスタと第２の実施形態のアナログスイッチ２１が備えるＭＯＳトランジスタを何れも備えた構成としてもよい。
第２の実施形態のアナログスイッチ２１から通電経路９側の回路（ＭＯＳトランジスタＰ１、Ｐ７）を除いた構成としてもよい。
【００５３】
ＭＯＳトランジスタＮ２をＰチャネル型で構成し、そのゲートに定電圧例えば電源電圧ＶDDを与えてもよい。また、Ｎチャネル型またはＰチャネル型のＭＯＳトランジスタＮ２のゲートをＭＯＳトランジスタＰ１のドレインに接続し、共通接続されたソースとドレインに定電圧を与えてもよい。
【００５４】
ＭＯＳトランジスタＰ２をＮチャネル型で構成し、そのゲートに定電圧例えばグランド電位を与えてもよい。また、Ｐチャネル型またはＮチャネル型のＭＯＳトランジスタＰ２のゲートをＭＯＳトランジスタＮ１のドレインに接続し、共通接続されたソースとドレインに定電圧を与えてもよい。
【００５５】
第１の実施形態において、電源電圧ＶDDよりも低い定電圧を持つ定電圧線を準備し、ＭＯＳトランジスタＮ４をＭＯＳトランジスタＮ２のバックゲートと上記定電圧線との間に接続してもよい。この場合でも、ＭＯＳトランジスタＰ１がオフする時、ＭＯＳトランジスタＮ２のバックゲートの電位は、ＭＯＳトランジスタＰ１のバックゲートの電位と逆向きに変化する。従って、ＭＯＳトランジスタＰ１の容量ＣDBを介したクロックフィードスルーによるノイズを低減することができる。
【００５６】
第２の実施形態において、グランド電位よりも高い定電圧を持つ定電圧線を準備し、ＭＯＳトランジスタＰ４を上記定電圧線とＭＯＳトランジスタＰ２のバックゲートとの間に接続してもよい。この場合でも、ＭＯＳトランジスタＮ１がオフする時、ＭＯＳトランジスタＰ２のバックゲートの電位は、ＭＯＳトランジスタＮ１のバックゲートの電位と逆向きに変化する。従って、ＭＯＳトランジスタＮ１の容量ＣDBを介したクロックフィードスルーによるノイズを低減することができる。
【００５７】
ＭＯＳトランジスタＰ７のゲートをＭＯＳトランジスタＰ１のドレインに接続し、共通接続されたソースとドレインに制御信号Ｓ１を与えてもよい。ＭＯＳトランジスタＮ７のゲートをＭＯＳトランジスタＮ１のドレインに接続し、共通接続されたソースとドレインに制御信号Ｓ２を与えてもよい。
【００５８】
第３の実施形態で用いるアナログスイッチには、上述した種々のアナログスイッチを用いることができる。
上述した種々のアナログスイッチは、Ａ／Ｄ変換器が備える切替スイッチ、マルチプレクサが備える切替スイッチまたはスイッチドキャパシタフィルタが備える切替スイッチに適用することができる。これにより、Ａ／Ｄ変換、アナログ信号の切り替えを高精度に行うことができる。
【符号の説明】
【００５９】
図面中、１、２１、３１はアナログスイッチ、２は電源線（高電位側電源線）、３はグランド線（低電位側電源線）、４は端子（第１端子）、５は端子（第２端子）、９、１０は通電経路、１１、２２は第２バイアス回路、１２、２３は第１バイアス回路、３２はＡ／Ｄ変換器、３５はチョッパコンパレータ、Ｐ１、Ｎ１は第１ＭＯＳトランジスタ、Ｐ２、Ｎ２は第２ＭＯＳトランジスタ、Ｐ３、Ｎ３は第３ＭＯＳトランジスタ、Ｐ４、Ｎ４は第４ＭＯＳトランジスタ、Ｐ５、Ｎ５は第５ＭＯＳトランジスタ、Ｐ６、Ｎ６は第６ＭＯＳトランジスタ、Ｐ７、Ｎ７は第７ＭＯＳトランジスタ、Ｓ１、Ｓ２は第１、第２制御信号である。
【図１】
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【図２】
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【図３】
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