(57)【特許請求の範囲】
【請求項１】
炭化珪素単結晶基板上にＣＶＤ法で炭化珪素をエピタキシャル成長させてエピタキシャル炭化珪素ウエハを製造する方法であって、
材料ガス中に含まれる炭素と珪素の原子数比であるＣ／Ｓｉ比を０．５以上１．０以下にして、膜厚０．５μｍ以上１μｍ以下のバッファ層を炭化珪素単結晶基板上に成膜した後、前記Ｃ／Ｓｉ比をバッファ層に比べて大きくし、かつ、０．７以上１．２以下にして、第１のデバイス動作層を膜厚５μｍ以上１０μｍ以下で成膜し、次いで、第１のデバイス動作層に比べてＣ／Ｓｉ比を０．１以上０．３以下の範囲で小さくして、膜厚０．０５μｍ以上０．１μｍ以下の欠陥低減層を成膜した上で、前記Ｃ／Ｓｉ比を欠陥低減層に比べて大きくし、かつ、０．７以上１．２以下にして、第２のデバイス動作層を成膜して、
最表面のデバイス動作層である第２のデバイス動作層の膜厚を１．０μｍ以上にすることを特徴とするエピタキシャル炭化珪素ウエハの製造方法。
【請求項２】
ＣＶＤ法によるエピタキシャル成長の圧力条件及び温度条件は、少なくともバッファ層の成膜から第２のデバイス動作層の成膜まで一定にして行なう請求項１に記載のエピタキシャル炭化珪素ウエハの製造方法。
【請求項３】
炭化珪素単結晶基板上にＣＶＤ法で炭化珪素をエピタキシャル成長させてエピタキシャル炭化珪素ウエハを製造する方法であって、
材料ガス中に含まれる炭素と珪素の原子数比であるＣ／Ｓｉ比を０．５以上１．０以下にして、膜厚０．５μｍ以上１μｍ以下のバッファ層を炭化珪素単結晶基板上に成膜した後、前記Ｃ／Ｓｉ比をバッファ層に比べて大きくし、かつ、０．７以上１．２以下にして、第１のデバイス動作層を膜厚５μｍ以上１０μｍ以下で成膜し、次いで、第１のデバイス動作層に比べてＣ／Ｓｉ比を０．１以上０．３以下の範囲で小さくして、膜厚０．０５μｍ以上０．１μｍ以下の欠陥低減層を成膜した上で、前記Ｃ／Ｓｉ比を欠陥低減層に比べて大きくし、かつ、０．７以上１．２以下にして、第２のデバイス動作層を膜厚５μｍ以上１０μｍ以下で成膜した後、再び欠陥低減層を介して第３のデバイス動作層を成膜するようにして、欠陥低減層を複数導入しながらデバイス動作層の数を増やしていき、
最表面のデバイス動作層の膜厚を１．０μｍ以上にすることを特徴とするエピタキシャル炭化珪素ウエハの製造方法。
【請求項４】
ＣＶＤ法によるエピタキシャル成長の圧力条件及び温度条件は、少なくともバッファ層の成膜から最表面のデバイス動作層の成膜まで一定にして行なう請求項３に記載のエピタキシャル炭化珪素ウエハの製造方法。
【請求項５】
前記炭化珪素単結晶基板のオフ角度が４°以下である請求項１〜４のいずれかに記載のエピタキシャル炭化珪素ウエハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャル炭化珪素(SiC)ウエハの製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素(以下、SiCと表記する)は、耐熱性及び機械的強度に優れ、物理的、化学的に安定なことから、耐環境性半導体材料として注目されている。また、近年、高周波高耐圧電子デバイス等の基板としてエピタキシャルＳｉＣウエハの需要が高まっている。
【０００３】
ＳｉＣ単結晶基板（以下、単にSiC基板という場合がある）を用いて、電力デバイス、高周波デバイス等を作製する場合には、通常、ＳｉＣ基板上に熱ＣＶＤ法(熱化学蒸着法；以下、CVD法と表記する)と呼ばれる方法を用いてＳｉＣ薄膜をエピタキシャル成長させたり、イオン注入法により直接ドーパントを打ち込んだりするのが一般的であるが、後者の場合には、注入後に高温でのアニールが必要となるため、エピタキシャル成長による薄膜形成が多用されている。
【０００４】
現在、ＳｉＣ単結晶基板の口径は、３および４インチが主流であるため、エピタキシャル成長もそのようなＳｉＣ基板上に行なわれることになるが、基底面転位等の欠陥密度を下げ、またＳｉＣインゴットからのＳｉＣ基板の収率を上げる等の観点から、ＳｉＣ基板のオフ角度は従来の８°から約４°乃至それ以下が用いられている。このような小さいオフ角度を持つＳｉＣ基板上のエピタキシャル成長の場合、成長時に流す材料ガス中の珪素原子数に対する炭素原子数の比(C/Si比)は、従来よりも低くすることが一般的である。これは、オフ角度が小さくなるに従って表面のステップ数が減少し、ステップフロー成長が起こりにくくなって、ステップバンチングやエピタキシャル欠陥が増加しやすくなることを抑えるためである。
【０００５】
ところで、エピタキシャル欠陥が最も発生しやすいのは、エピタキシャル成長が開始される時、すなわちＳｉＣ基板とエピタキシャル層との界面であるため、この部分にＣ／Ｓｉ比を更に小さくした層（特許文献１参照）や、成長速度と成長温度を下げた層（特許文献２参照）をバッファ層として導入し、成長を安定させてエピタキシャル欠陥の発生を抑えることが試みられている。このようなバッファ層の採用とエピタキシャル成長条件の最適化等により、界面から発生するエピタキシャル欠陥数は減少してきているが、そのために界面から離れた位置で発生するエピタキシャル欠陥の割合が目立つようになっている。
【０００６】
すなわち、ＳｉＣ基板とエピタキシャル層との界面からのエピタキシャル欠陥は、バッファ層により防ぐことができるが、バッファ層は通常デバイスとして動作させる層（デバイス動作層）とはキャリア密度や残留不純物密度等が大きく異なっているため、厚くすることができず、０．５μｍ程度が一般的である。したがってバッファ層からデバイス動作層に切り替えることが必要になるが、デバイス動作層のエピタキシャル成長条件は、バッファ層に比べてＣ／Ｓｉ比を上げたり、成長速度や成長温度を上げることが通常であり、バッファ層では安定していたエピタキシャル成長が、次第に不安定になり、かえって欠陥が出やすい状況が生じてくる。そのため、デバイス動作層の途中で再びエピタキシャル欠陥が発生し、それが表面に現れてくることになる。
【０００７】
したがって、今後デバイスへの応用が期待されるエピタキシャルＳｉＣウエハであるが、バッファ層等を用いた従来の技術では、界面から発生するエピタキシャル欠陥は低減できるものの、デバイス動作層の途中から再び発生するエピタキシャル欠陥を低減することは困難であった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２５６１３８号公報
【特許文献２】特開２００７−２８４２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、好適にはオフ角度が約４°乃至それ以下のＳｉＣ基板を用いたエピタキシャル成長においても、エピタキシャル欠陥を低減した高品質エピタキシャル膜を有するエピタキシャルＳｉＣウエハを製造することができる方法を提供するものである。
【課題を解決するための手段】
【００１０】
本発明者は、エピタキシャル成長によって成長されたデバイス動作層の膜厚が５μｍ以上になると、エピタキシャル欠陥が再び発生する可能性があるという知見を得た。そこでデバイス動作層の膜厚が５μｍ以上１０μｍ以下になった時点で、材料ガス中に含まれる炭素と珪素の原子数比(C/Si比)を所定の範囲で下げて欠陥低減層を成膜することで、このエピタキシャル欠陥の発生を抑制することができ、上記課題を解決できることを見出し、本発明に至ったものである。
【００１１】
即ち、本発明は、
（１）炭化珪素単結晶基板上にＣＶＤ法で炭化珪素をエピタキシャル成長させてエピタキシャル炭化珪素ウエハを製造する方法であって、
材料ガス中に含まれる炭素と珪素の原子数比であるＣ／Ｓｉ比を０．５以上１．０以下にして、膜厚０．５μｍ以上１μｍ以下のバッファ層を炭化珪素単結晶基板上に成膜した後、前記Ｃ／Ｓｉ比をバッファ層に比べて大きくし、かつ、０．７以上１．２以下にして、第１のデバイス動作層を膜厚５μｍ以上１０μｍ以下で成膜し、次いで、第１のデバイス動作層に比べてＣ／Ｓｉ比を０．１以上０．３以下の範囲で小さくして、膜厚０．０５μｍ以上０．１μｍ以下の欠陥低減層を成膜した上で、前記Ｃ／Ｓｉ比を欠陥低減層に比べて大きくし、かつ、０．７以上１．２以下にして、第２のデバイス動作層を成膜して、
最表面のデバイス動作層である第２のデバイス動作層の膜厚を１．０μｍ以上にすることを特徴とするエピタキシャル炭化珪素ウエハの製造方法、
（２）ＣＶＤ法によるエピタキシャル成長の圧力条件及び温度条件は、少なくともバッファ層の成膜から第２のデバイス動作層の成膜まで一定にして行なう（１）に記載のエピタキシャル炭化珪素ウエハの製造方法、
（３）炭化珪素単結晶基板上にＣＶＤ法で炭化珪素をエピタキシャル成長させてエピタキシャル炭化珪素ウエハを製造する方法であって、
材料ガス中に含まれる炭素と珪素の原子数比であるＣ／Ｓｉ比を０．５以上１．０以下にして、膜厚０．５μｍ以上１μｍ以下のバッファ層を炭化珪素単結晶基板上に成膜した後、前記Ｃ／Ｓｉ比をバッファ層に比べて大きくし、かつ、０．７以上１．２以下にして、第１のデバイス動作層を膜厚５μｍ以上１０μｍ以下で成膜し、次いで、第１のデバイス動作層に比べてＣ／Ｓｉ比を０．１以上０．３以下の範囲で小さくして、膜厚０．０５μｍ以上０．１μｍ以下の欠陥低減層を成膜した上で、前記Ｃ／Ｓｉ比を欠陥低減層に比べて大きくし、かつ、０．７以上１．２以下にして、第２のデバイス動作層を膜厚５μｍ以上１０μｍ以下で成膜した後、再び欠陥低減層を介して第３のデバイス動作層を成膜するようにして、欠陥低減層を複数導入しながらデバイス動作層の数を増やしていき、
最表面のデバイス動作層の膜厚を１．０μｍ以上にすることを特徴とするエピタキシャル炭化珪素ウエハの製造方法、
（４）ＣＶＤ法によるエピタキシャル成長の圧力条件及び温度条件は、少なくともバッファ層の成膜から最表面のデバイス動作層の成膜まで一定にして行なう（３）に記載のエピタキシャル炭化珪素ウエハの製造方法、
（５）前記炭化珪素単結晶基板のオフ角度が４°以下である（１）〜（４）のいずれかに記載のエピタキシャル炭化珪素ウエハの製造方法、
である。
【発明の効果】
【００１２】
本発明によれば、成長開始時のエピタキシャル欠陥を低減させることができると共に、成膜途中で発生する可能性のある欠陥を抑制することができることから、デバイス動作層に含まれるようなエピタキシャル欠陥を低減して、高品質エピタキシャル膜を備えた実用性に優れたエピタキシャルＳｉＣウエハを提供することが可能になる。
【００１３】
また、本発明の製造方法はＣＶＤ法を採用するため、装置構成が容易で制御性にも優れ、均一性、再現性の高いエピタキシャル膜が得られる。
【００１４】
さらに、本発明によって得られたエピタキシャルＳｉＣウエハを用いたデバイスは、エピタキシャル欠陥を低減した高品質エピタキシャル膜上に形成されるため、その特性及び歩留りが向上する。
【図面の簡単な説明】
【００１５】
【図１】従来方法によりエピタキシャル成長を行った膜の断面模式図
【図２】本発明の一方法によりエピタキシャル成長を行った膜の断面模式図
【図３】本発明の一方法によりエピタキシャル成長を行った膜の光学顕微鏡写真
【図４】従来方法によりエピタキシャル成長を行った膜の光学顕微鏡写真
【発明を実施するための形態】
【００１６】
本発明の具体的な内容について述べる。
まず、ＳｉＣ基板上へのエピタキシャル成長について述べる。
本発明で好適にエピタキシャル成長に用いる装置は、横型のＣＶＤ装置である。ＣＶＤ法は、装置構成が簡単であり、ガスのon/offでエピタキシャル成長の膜厚を制御できるため、エピタキシャル膜の制御性、再現性に優れた成長方法である。
【００１７】
図１に、従来のエピタキシャル膜成長を行なったエピタキシャルＳｉＣウエハの例を示す。１がＳｉＣ基板であり、このＳｉＣ基板１を成長炉にセットし、成長炉内を真空排気した後、水素ガスを導入して圧力を１×１０4〜３×１０4Ｐａに調整する。その後、圧力を一定に保ちながら成長炉の温度を上げ、成長温度である１５５０〜１６５０℃に達した後、材料ガスであるＳｉＨ4及びＣ2Ｈ4と、ドーピングガスであるＮ2とを導入して成長を開始する。成長開始後、エピタキシャル膜厚が０．５〜１μｍ程度になるまで、バッファ層２を成長する。このバッファ層２は、エピタキシャル成長の安定化のため、Ｃ／Ｓｉ比を低くし、あるいは成長温度や成長速度を下げて成長することが一般的である。
【００１８】
その後、デバイス動作層３を所望膜厚まで成長するが、デバイス動作層３を成長する場合、ＳｉＨ4流量は毎分４０〜５０ｃｍ3、Ｃ2Ｈ4流量は毎分２０〜４０ｃｍ3であり(C/Si比は1〜1.5程度)、成長速度は毎時６〜７μｍである。この成長速度は、通常利用されるエピタキシャル層の膜厚が１０μｍ程度であるため、生産性を考慮して決定されたものである。所望膜厚が得られた時点でＳｉＨ4、Ｃ2Ｈ4およびＮ2の導入を止め、水素ガスのみ流した状態で温度を下げる。温度が常温まで下がった後、水素ガスの導入を止め、成長室内を真空排気し、不活性ガスを成長室に導入して、成長室を大気圧に戻してから、基板を取り出す。
【００１９】
次に、本発明の内容によってエピタキシャル膜成長を行なったエピタキシャルＳｉＣウエハの例を図２に示す。ＳｉＣ基板１をセットして成長を開始し、界面のバッファ層２を成長するまでは、従来プロセスと同様であるが、本発明では、Ｃ／Ｓｉ比を０．５以上１．０以下にし、好ましくは０．６以上０．８以下にして、膜厚０．５μｍ以上１μｍ以下、好ましくは０．５μｍ以上０．８μｍ以下のバッファ層をＳｉＣ基板１上に成膜する。成長温度や成長速度の調整ではなく、Ｃ／Ｓｉ比を制御するのは、エピタキシャル成長の初期に発生する欠陥を抑制する効果が大きいためであり、Ｃ／Ｓｉ比が上記範囲であれば安定してエピタキシャル欠陥を抑制することができる。また、バッファ層の膜厚が０．５μｍ未満であると欠陥抑制効果が小さく、反対に１μｍより厚くなると、バッファ層は残留不純物密度が高いため、それによるリーク電流の増加が問題になってくる。しかし用途によってはバッファ層にドーピングを行ってもよい。
【００２０】
上記のようにバッファ層２を成長後、第１のデバイス動作層３を成長する。その際、Ｃ／Ｓｉ比をバッファ層に比べて大きくし、かつ、０．７以上１．２以下の範囲にし、好ましくは０．７以上１．０以下の範囲にして第１のデバイス動作層３を成膜し、その膜厚は５μｍ以上１０μｍ以下、好ましくは５μｍ以上８μｍ以下となるようにする。Ｃ／Ｓｉ比が上記範囲であれば、デバイス動作層に必要な低い残留不純物密度を得ることができ、その上限を１．２にすることで、エピタキシャル欠陥の発生を防ぐことができる。また、上述したように、バッファ層２に比べてＣ／Ｓｉ比を上げることでエピタキシャル成長が不安定になり、膜厚が５μｍ以上になるとエピタキシャル欠陥が発生しはじめてしまうことから、この第１のデバイス動作層３は上記範囲の膜厚で成膜する。さらに用途によってこの第１のデバイス動作層３にドーピングを行ってもよい。
【００２１】
次いで、第１のデバイス動作層３のエピタキシャル膜厚が５μｍ以上１０μｍ以下になった時点で、欠陥低減層４を成長させる。この欠陥低減層４は、第１のデバイス動作層３よりもＣ／Ｓｉ比を小さくして一定時間成長させる。すなわち、第１のデバイス動作層３の場合に比べてＣ／Ｓｉ比を０．１以上０．３以下の範囲で小さくし、好ましくは０．２以上０．３以下の範囲で小さくして、膜厚０．０５μｍ以上０．１μｍ以下、好ましくは０．０７μｍ以上０．１μｍ以下の欠陥低減層４を成膜し、その後Ｃ／Ｓｉ比をデバイス動作層での値に戻して第２のデバイス動作層５の成長を行なう。このように、第１のデバイス動作層３のエピタキシャル膜厚が５μｍ以上１０μｍ以下になった時点で欠陥低減層４を挟み、再度第２のデバイス動作層５を成長することで、成長が完了したエピタキシャル膜表面における欠陥を低減することができる。これは、ＳｉＣ基板との界面のバッファ層では安定していたエピタキシャル成長が、デバイス動作層中で次第に不安定になり、欠陥が出やすい状況が生じてくるのを考慮し、デバイス動作層が上記の膜厚になった時に、Ｃ／Ｓｉ比を下げて成長した欠陥低減層を形成することにより、ステップフロー成長を促進して、欠陥の発生を抑えるようにするためである。また用途によってこの欠陥低減層４と第２のデバイス動作層５にドーピングを行ってもよい。
【００２２】
この欠陥低減層としては、成長温度や成長速度を下げて成長した層よりも、上記範囲でＣ／Ｓｉ比を小さくして成長した層を用いるほうが効果的と考えられる。Ｃ／Ｓｉ比を小さくしたり、成長温度や成長速度を下げて成長させると、デバイス動作層とは成長条件が異なるため、一般的に不純物密度の高い層が形成されるが、得られたエピタキシャルＳｉＣウエハでのデバイスへの影響を避けるには、この層は最表面からの距離が離れている方が好ましい。しかし、デバイス動作層の厚さが５μｍ以上１０μｍ以下になった時点でエピタキシャル欠陥を抑制する必要があることから、この欠陥低減層は比較的表面近くに存在することになる。従って、欠陥低減層の厚さを小さくすることが重要になってくるが、成長温度や成長速度を下げて欠陥低減層を形成した場合には、安定した層が形成されるためにはある程度の時間、すなわち比較的大きな膜厚が必要になり、再びデバイス動作層の成長条件に戻す時に必要な時間も考慮すると、膜厚の小さい欠陥低減層を形成することが困難である。それに対して、Ｃ／Ｓｉ比を変化させる場合には、切り替え時間が早く、その際に成長温度や成長速度の変動もないため、膜厚が小さい欠陥低減層の形成にも対応できる。なお、この欠陥低減層は、結果的にＣ／Ｓｉ比がバッファ層とほぼ等しくなる場合も含むが、バッファ層と異なる点は上述したようにその厚さである。
【００２３】
本発明により、好適には約４°乃至それ以下のオフ角を持ったＳｉＣ基板上のエピタキシャル膜において、表面欠陥の少ないエピタキシャル膜が得られるようになるが、上述の通り、欠陥低減層を厚くすることはできず、また薄すぎても効果が現れない。本発明者らが検討した結果、この欠陥低減層の厚さは０．０５μｍ以上０．１μｍ以下、好ましくは０．０７μｍ以上０．１μｍ以下である。また、欠陥低減層を形成する際のＣ／Ｓｉ比の値は、第１のデバイス動作層の時の値より０．１以上小さくしないとその効果が現れないが、小さくしすぎるとＳｉ系の材料ガスが過剰になって、Ｓｉドロップレット等が生じやすくなるため、０．１以上０．３以下の範囲でＣ／Ｓｉ比の値を下げるようにする。
【００２４】
上記欠陥低減層の上に成長させる第２のデバイス動作層は、Ｃ／Ｓｉ比を欠陥低減層に比べて大きくし、かつ、０．７以上１．２以下の範囲、好ましくは０．７以上１．０以下の範囲にして、所望の膜厚で成膜する。このようにして成長されたエピタキシャルＳｉＣウエハは各種デバイスの作製に利用することができ、好適に形成されるデバイスは、ショットキーバリアダイオード、ＰＩＮダイオード、ＭＯＳダイオード、ＭＯＳトランジスタ等であり、なかでもより好適には電力制御用に用いられるデバイスである。本発明によって得られたエピタキシャルＳｉＣウエハは、第２のデバイス動作層のみを利用してデバイスを作製してもよいが、欠陥低減層を含めて第１及び第２のデバイス動作層をデバイス作製に利用することもできる。
【００２５】
また、本発明においては、第２のデバイス動作層を膜厚５μｍ以上１０μｍ以下で成膜した後、再び欠陥低減層を介して第３のデバイス動作層を成膜するようにして、第３、第４等のデバイス動作層を成膜しながら欠陥低減層を複数導入するようにしてもよい。欠陥低減層の数は多いほどその効果が高いと考えられるが、多すぎると表面近くにまで欠陥低減層が存在することになる。前述したように、欠陥低減層は一般的に不純物密度の高い層が形成されるため、表面近傍に欠陥低減層が存在すると、表面に形成したデバイスにおいて、隣接したデバイスの横方向でのリーク電流が問題となる。従って、最表面のデバイス動作層は、少なくとも膜厚が１．０μｍ以上とするのが好ましい。勿論、欠陥低減層を導入する際には、直前のデバイス動作層でのＣ／Ｓｉ比より０．１以上０．３以下の範囲で小さくして成膜すればよい。なお、本発明においては、ＣＶＤ法によるエピタキシャル成長の圧力条件及び温度条件は、バッファ層の成膜から第２のデバイス動作層の成膜まで（第３、第４等のデバイス動作層を設ける場合はその最後のデバイス動作層の成膜まで）一定にして行なうのが望ましい。
【実施例】
【００２６】
以下、実施例及び比較例に基づき本発明をより詳細に説明する。なお、本発明は以下の内容に制限されるものではない。
【００２７】
(実施例１)
３インチ(76mm)ウエハ用ＳｉＣ単結晶インゴットから、約４００μｍの厚さでスライスし、粗削りとダイヤモンド砥粒による通常研磨を実施した、４Ｈ型のポリタイプを有するＳｉＣ単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は４°である。成長の手順としては、成長炉に基板をセットし、成長炉内を真空排気した後、水素ガスを毎分１５０Ｌ導入しながら圧力を１．０×１０4Ｐａに調整した。その後、圧力を一定に保ちながら成長炉の温度を１６００℃まで上げ、ＳｉＨ4流量を毎分２０ｃｍ3、Ｃ2Ｈ4流量を毎分８ｃｍ3にしてバッファ層を０．５μｍ成長した。この時のＣ／Ｓｉ比は０．８、成長速度は３μｍ／時であり、通常よりも成長速度を下げている。次にＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3にして第１のデバイス動作層を５μｍ成長し、その後ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１６ｃｍ3にして欠陥低減層を０．１μｍ成長した。欠陥低減層を成長後、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3に戻して第２のデバイス動作層を５μｍ成長した。第１及び第２のデバイス動作層を成長する時のＣ／Ｓｉ比は１．０であり、欠陥低減層を成長する時のＣ／Ｓｉ比は０．８であった。また、バッファ層の成長から第２のデバイス動作層の成長まで圧力条件及び温度条件は一定にて行なった（特に断りのない限り下記実施例についても同様である）。
【００２８】
このようにしてエピタキシャル成長を行なって得られたエピタキシャルＳｉＣウエハの表面の膜の光学顕微鏡写真を図３に示す。図３より、表面荒れや欠陥の少ない良好な膜が得られていることが分かる。三角形欠陥や、キャロット／コメット等のエピタキシャル欠陥の密度は、３ヶ／ｃｍ2であった。また、このエピタキシャル膜表面をＡＦＭで評価したところ、表面粗さのＲａ値は０．２２ｎｍと平坦性に優れていた。
【００２９】
また、上記で得られたエピタキシャルＳｉＣウエハのエピタキシャル膜に対して、蒸着によって表面に幅１００μｍ、厚さ０．１μｍのＮｉ電極を１０μｍ離して２個形成し、約１０００℃の熱処理を行ってオーミック電極とした後、両電極間のリーク電流を測定した。電極間に１０Ｖ印加した際の電流を測定したところ、１×１０-6Ａであり、リーク電流は小さく欠陥低減層の影響は見られなかった。本実施例では、欠陥低減層のリーク電流への影響を評価するために、デバイス動作層へのドーピングは行っていない。しかし、欠陥低減層がリーク電流へ影響していないことから、作成するデバイスの用途に合わせ、デバイス動作層に適宜ドーピングが行えることは明らかである（特に断りのない限り下記実施例および比較例についても同様である）。
【００３０】
(実施例２)
実施例１と同様にスライス、粗削り、通常研磨を行った、４Ｈ型のポリタイプを有する３インチ(76mm)のＳｉＣ単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は４°である。バッファ層成長までの手順、温度等は、実施例１と同様であり、バッファ層成長後、ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3にして第１のデバイス動作層を５μｍ成長し、その後ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１６ｃｍ3にして欠陥低減層を０．０５μｍ成長した。欠陥低減層を成長後、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3に戻して第２のデバイス動作層を５μｍ成長した。第１及び第２のデバイス動作層を成長する時のＣ／Ｓｉ比は１．０であり、欠陥低減層を成長する時のＣ／Ｓｉ比は０．８であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度が４ヶ／ｃｍ2であり、また、Ｒａ値も０．２５ｎｍであり、表面荒れや欠陥の少ない良好な膜であった。実施例１と同様にして測定したリーク電流は０．８×１０-6Ａであり、リーク電流は小さかった。
【００３１】
(実施例３)
実施例１と同様にスライス、粗削り、通常研磨を行った、４Ｈ型のポリタイプを有する３インチ(76mm)のＳｉＣ単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は４°である。バッファ層成長までの手順、温度等は、実施例１と同様であり、バッファ層成長後、ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3にして第１のデバイス動作層を５μｍ成長し、その後ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１４ｃｍ3にして欠陥低減層を０．１μｍ成長した。欠陥低減層を成長後、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3に戻して第２のデバイス動作層を５μｍ成長した。第１及び第２のデバイス動作層を成長する時のＣ／Ｓｉ比は１．０であり、欠陥低減層を成長する時のＣ／Ｓｉ比は０．７であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度が２ヶ／ｃｍ2であり、また、Ｒａ値も０．２ｎｍであり、表面荒れや欠陥の少ない良好な膜であった。実施例１と同様にして測定したリーク電流は１．２×１０-6Ａであり、リーク電流は小さかった。
【００３２】
(実施例４)
実施例１と同様にスライス、粗削り、通常研磨を行った、４Ｈ型のポリタイプを有する３インチ(76mm)のＳｉＣ単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は４°である。バッファ層成長までの手順、温度等は、実施例１と同様であり、バッファ層成長後、ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２４ｃｍ3にして第１のデバイス動作層を５μｍ成長し、その後ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１８ｃｍ3にして欠陥低減層を０．１μｍ成長した。欠陥低減層を成長後、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２４ｃｍ3に戻して第２のデバイス動作層を５μｍ成長した。第１及び第２のデバイス動作層を成長する時のＣ／Ｓｉ比は１．２であり、欠陥低減層を成長する時のＣ／Ｓｉ比は０．９であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度が５ヶ／ｃｍ2であり、また、Ｒａ値も０．３０ｎｍであり、表面荒れや欠陥の少ない良好な膜であった。実施例１と同様にして測定したリーク電流は１．８×１０-6Ａであり、リーク電流は小さかった。
【００３３】
(実施例５)
実施例１と同様にスライス、粗削り、通常研磨を行った、４Ｈ型のポリタイプを有する３インチ(76mm)のＳｉＣ単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は４°である。バッファ層成長までの手順、温度等は、実施例１と同様であり、バッファ層成長後、ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3にして第１のデバイス動作層を５μｍ成長し、その後ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１６ｃｍ3にして欠陥低減層を０．１μｍ成長した。欠陥低減層を成長後、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3に戻して第２のデバイス動作層を１μｍ成長した。第１及び第２のデバイス動作層を成長する時のＣ／Ｓｉ比は１．０であり、欠陥低減層を成長する時のＣ／Ｓｉ比は０．８であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度が４ヶ／ｃｍ2であり、また、Ｒａ値も０．２７ｎｍであり、表面荒れや欠陥の少ない良好な膜であった。実施例１と同様にして測定したリーク電流は２．５×１０-6Ａであり、リーク電流は小さかった。
【００３４】
(実施例６)
実施例１と同様にスライス、粗削り、通常研磨を行った、４Ｈ型のポリタイプを有する３インチ(76mm)のＳｉＣ単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は４°である。バッファ層成長までの手順、温度等は、実施例１と同様であり、バッファ層成長後、ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3にして第１のデバイス動作層を７μｍ成長し、その後ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１６ｃｍ3にして欠陥低減層を０．１μｍ成長した。欠陥低減層を成長後、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3に戻して第２のデバイス動作層を３μｍ成長した。第１及び第２のデバイス動作層を成長する時のＣ／Ｓｉ比は１．０であり、欠陥低減層を成長する時のＣ／Ｓｉ比は０．８であった。このようにしてエピタキシャル成長を行った膜は、１回目のデバイス動作層の厚さが７μｍと比較的厚かったが、エピタキシャル欠陥密度が５ヶ／ｃｍ2であり、また、Ｒａ値も０．２６ｎｍであり、表面荒れや欠陥の少ない良好な膜であった。実施例１と同様にして測定したリーク電流は２．０×１０-6Ａであり、リーク電流は小さかった。
【００３５】
(実施例７)
実施例１と同様にスライス、粗削り、通常研磨を行った、４Ｈ型のポリタイプを有する３インチ(76mm)のSiC単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は４°である。バッファ層成長までの手順、温度等は、実施例１と同様であり、バッファ層成長後、ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3にして第１のデバイス動作層を５μｍ成長し、その後ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１６ｃｍ3にして欠陥低減層を０．１μｍ成長した。欠陥低減層を成長後、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3に戻して第２のデバイス動作層を５μｍ成長した。さらに、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１６ｃｍ3にして欠陥低減層を０．１μｍ成長し、その上にＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3にして第３のデバイス動作層を５μｍ成長した。第１〜３のデバイス動作層を成長する時のＣ／Ｓｉ比は１．０であり、欠陥低減層を成長する時のＣ／Ｓｉ比は０．８であった。このようにしてエピタキシャル成長を行った膜は、全体膜厚が１５μｍ程度と厚くなっているにも関わらず、エピタキシャル欠陥密度が３ヶ／ｃｍ2であり、また、Ｒａ値も０．２４ｎｍであり、表面荒れや欠陥の少ない良好な膜であった。実施例１と同様にして測定したリーク電流は１．９×１０-6Ａであり、リーク電流は小さかった。
【００３６】
(実施例８)
実施例１と同様にスライス、粗削り、通常研磨を行った、４Ｈ型のポリタイプを有する３インチ(76mm)のＳｉＣ単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は２°である。バッファ層成長までの手順、温度等は、実施例１と同様であり、バッファ層成長後、ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１６ｃｍ3にして第１のデバイス動作層を５μｍ成長し、その後ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１２ｃｍ3にして欠陥低減層を０．１μｍ成長した。欠陥低減層を成長後、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１６ｃｍ3に戻して第２のデバイス動作層を５μｍ成長した。第１及び第２のデバイス動作層を成長する時のＣ／Ｓｉ比は０．８であり、欠陥低減層を成長する時のＣ／Ｓｉ比は０．６であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度が５ヶ／ｃｍ2であり、また、Ｒａ値も０．３１ｎｍであり、表面荒れや欠陥の少ない良好な膜であった。実施例１と同様にして測定したリーク電流は１．３×１０-6Ａであり、リーク電流は小さかった。
【００３７】
(実施例９)
実施例１と同様にスライス、粗削り、通常研磨を行った、４Ｈ型のポリタイプを有する３インチ(76mm)のＳｉＣ単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は０．５°である。バッファ層成長までの手順、温度等は、実施例１と同様であり、バッファ層成長後、ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１４ｃｍ3にして第１のデバイス動作層を５μｍ成長し、その後ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１０ｃｍ3にして欠陥低減層を０．１μｍ成長した。欠陥低減層を成長後、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１４ｃｍ3に戻して第２のデバイス動作層を５μｍ成長した。第１及び第２のデバイス動作層を成長する時のＣ／Ｓｉ比は０．７であり、欠陥低減層を成長する時のＣ／Ｓｉ比は０．５であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度が６ヶ／ｃｍ2であり、また、Ｒａ値も０．３５ｎｍであり、表面荒れや欠陥の少ない良好な膜であった。実施例１と同様にして測定したリーク電流は２．１×１０-6Ａであり、リーク電流は小さかった。
【００３８】
(実施例１０)
実施例１と同様にスライス、粗削り、通常研磨を行った、４Ｈ型のポリタイプを有する３インチ(76mm)のＳｉＣ単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は４°である。バッファ層成長までの手順、温度等は、実施例１と同様であり、バッファ層成長後、ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3にして第１のデバイス動作層を１０μｍ成長し、その後ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１６ｃｍ3にして欠陥低減層を０．１μｍ成長した。欠陥低減層を成長後、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3に戻して第２のデバイス動作層を１０μｍ成長した。第１及び第２のデバイス動作層を成長する時のＣ／Ｓｉ比は１．０であり、欠陥低減層を成長する時のＣ／Ｓｉ比は０．８であった。このようにしてエピタキシャル成長を行った膜は、各デバイス動作層の厚さが１０μｍと比較的厚かったが、エピタキシャル欠陥密度が６ヶ／ｃｍ2であり、また、Ｒａ値も０．３３ｎｍと表面荒れや欠陥の少ない良好な膜であった。実施例１と同様にして測定したリーク電流は０．５×１０-6Ａであり、リーク電流は小さかった。
【００３９】
(比較例１)
実施例１と同様にスライス、粗削り、通常研磨を行った、４Ｈ型のポリタイプを有する３インチ(76mm)のＳｉＣ単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は４°である。バッファ層成長までの手順、温度等は、実施例１と同様であるが、バッファ層成長後、ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3にして、デバイス動作層のみを１０μｍ成長させて欠陥低減層は成長させなかった。このようにしてエピタキシャル成長を行った膜の光学顕微鏡写真を図４に示す。図４より、三角形欠陥等の欠陥や表面粗さの大きい膜であることが分かり、エピタキシャル欠陥密度は５０ヶ／ｃｍ2であり、また、表面粗さのＲａ値も１．５ｎｍと大きい値を示していた。リーク電流に関しては、デバイス動作層が１０ミクロンと厚いため、実施例１と同様にして測定したリーク電流は１．１×１０-6Ａであり、リーク電流は小さかった。
【００４０】
(比較例２)
実施例１と同様にスライス、粗削り、通常研磨を行った、４Ｈ型のポリタイプを有する３インチ(76mm)のＳｉＣ単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は４°である。バッファ層成長までの手順、温度等は、実施例１と同様であり、バッファ層成長後、ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3にして第１のデバイス動作層を５μｍ成長し、その後ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１９ｃｍ3にして欠陥低減層を０．１μｍ成長した。欠陥低減層を成長後、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3に戻して第２のデバイス動作層を５μｍ成長した。第１及び第２のデバイス動作層を成長する時のＣ／Ｓｉ比は１．０、欠陥低減層を成長する時のＣ／Ｓｉ比は０．９５であり、両者の差は０．０５であった。このようにしてエピタキシャル成長を行った膜は、図４と同様に三角形欠陥等の欠陥や表面粗さの大きい膜であり、エピタキシャル欠陥密度３５ヶ／ｃｍ2、表面粗さのＲａ値も１．２ｎｍと大きい値を示していた。リーク電流に関しては、実施例１と同様にして測定したリーク電流は１．８×１０-6Ａであり、リーク電流は小さかった。
【００４１】
(比較例３)
実施例１と同様にスライス、粗削り、通常研磨を行った、４Ｈ型のポリタイプを有する３インチ(76mm)のＳｉＣ単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は４°である。バッファ層成長までの手順、温度等は、実施例１と同様であり、バッファ層成長後、ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3にして第１のデバイス動作層を１２μｍ成長し、その後ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１６ｃｍ3にして欠陥低減層を０．１μｍ成長した。欠陥低減層を成長後、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3に戻して第２のデバイス動作層を５μｍ成長した。第１及び第２のデバイス動作層を成長する時のＣ／Ｓｉ比は１．０、欠陥低減層を成長する時のＣ／Ｓｉ比は０．８であった。このようにしてエピタキシャル成長を行った膜は、図４と同様三角形欠陥等の欠陥や表面粗さの大きい膜であり、エピタキシャル欠陥密度４０ヶ／ｃｍ2、表面粗さのＲａ値も１．５ｎｍと大きい値を示していた。リーク電流に関しては、実施例１と同様にして測定したリーク電流は１．４×１０-6Ａであり、リーク電流は小さかった。
【００４２】
(参考例１)
実施例１と同様にスライス、粗削り、通常研磨を行った、４Ｈ型のポリタイプを有する３インチ(76mm)のＳｉＣ単結晶基板のＳｉ面に、エピタキシャル成長を実施した。基板のオフ角は４°である。バッファ層成長までの手順、温度等は、実施例１と同様であり、バッファ層成長後、ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3にして第１のデバイス動作層を５μｍ成長し、その後ＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分１６ｃｍ3にして欠陥低減層を０．１μｍ成長した。欠陥低減層を成長後、再びＳｉＨ4流量を毎分４０ｃｍ3、Ｃ2Ｈ4流量を毎分２０ｃｍ3に戻して第２のデバイス動作層を０．５μｍ成長した。第１及び第２のデバイス動作層を成長する時のＣ／Ｓｉ比は１．０、欠陥低減層を成長する時のＣ／Ｓｉ比は０．８であった。このようにしてエピタキシャル成長を行った膜は、エピタキシャル欠陥密度４ヶ／ｃｍ2、表面粗さのＲａ値が０．２６ｎｍと良好であったが、実施例１と同様にして測定したリーク電流は１．４×１０-4Ａと大きく、表面と欠陥低減層との距離が小さいことによる影響が表れた。
【産業上の利用可能性】
【００４３】
この発明によれば、ＳｉＣ単結晶基板上へのエピタキシャル成長において、エピタキシャル欠陥を低減した高品質エピタキシャル膜を有するエピタキシャルＳｉＣウエハを作製することが可能である。そのため、このようなエピタキシャルＳｉＣウエハ上に電子デバイスを形成すれば、デバイスの特性及び歩留まりが向上することが期待できる。
【符号の説明】
【００４４】
１：ＳｉＣ単結晶基板、２：バッファ層、３：デバイス動作層（第１）、４：欠陥低減層、５：デバイス動作層（第２）。
【図１】
0005664534.tif 000002
【図２】
0005664534.tif 000003
【図３】
0005664534.tif 000004
【図４】
0005664534.tif 000005