(57)【特許請求の範囲】
【請求項１】
比較器と、
前記比較器の応答速度を判定する判定器と、
前記判定器の判定結果に従って、前記比較器の応答速度の遅延を低減するように、前記比較器の複数の入力における同相電圧を制御する電圧制御器と、
を有することを特徴とする電圧比較回路。
【請求項２】
前記判定器は、
前記比較器の応答を検出する応答検出器と、
第１制御信号の遅延を制御する遅延器と、
前記遅延された第１制御信号と前記検出された前記比較器の応答の時間差を低減するように前記遅延器を制御し、前記電圧制御器を介して前記同相電圧を最適値に収束させるループ処理を行うループ処理回路と、
を有することを特徴とする請求項１に記載の電圧比較回路。
【請求項３】
請求項１または請求項２に記載の電圧比較回路を有するＡ／Ｄ変換器であって、
前記Ａ／Ｄ変換器により、アナログ信号をサンプリングしている間に、前記比較器を動作させて前記同相電圧の制御を行う、
ことを特徴とするＡ／Ｄ変換器。
【請求項４】
請求項１または請求項２に記載の電圧比較回路を有するＡ／Ｄ変換器であって、
前記Ａ／Ｄ変換器により、サンプリングが終了した後から前記比較器によりＡ／Ｄ変換を行うための比較動作を開始するまでの間に、前記比較器を動作させて前記同相電圧の制御を行う、
ことを特徴とするＡ／Ｄ変換器。
【請求項５】
アナログ信号を処理するアナログ信号処理部と、
前記アナログ信号処理部からのアナログ信号をデジタル信号へ変換する、請求項３または請求項４に記載のＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器からのデジタル信号を処理するデジタル信号処理部と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、電圧比較回路，Ａ／Ｄ変換器および半導体装置に関する。
【背景技術】
【０００２】
電圧比較回路は、入力端子に印加されたアナログ信号の高低を判定する機能を持った回路で、Ａ／Ｄ（Analog to Digital）変換器を始めとするアナログ回路の重要な構成要素の１つである。
【０００３】
電圧比較回路の基本的な動作は、印加された信号の直流電位の高低を判定するもので、例えば、全並列型のＤＣ結合によって、各電圧比較回路で比較基準電圧とアナログ入力信号の電圧の高低を直接比較する。
【０００４】
しかしながら、この場合、電圧比較回路の動作範囲の関係で変換可能なアナログ入力信号の電圧範囲が制約を受ける。さらに、各電圧比較回路が異なる判定電圧で動作するため、それぞれの電圧比較回路内部の動作点が異なり、その結果、各電圧比較回路の応答時間に差が生じて、速度的な制約となる。
【０００５】
そのため、ＡＣ結合を介して動作させる手法が提案されている。すなわち、アナログ信号を入力する時に、容量と電圧比較器（比較器）の入出力端子間を短絡する（一般的に、オートゼロと呼ばれる）手法が知られている。
【０００６】
ところで、従来、電圧比較回路，Ａ／Ｄ変換器および半導体装置としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１２４４０５号公報
【特許文献２】特開２０１０−２５２２８７号公報
【非特許文献】
【０００８】
【非特許文献１】S. Park et al., "A 3.5 GS/s 5-b Flash ADC in 90 nm CMOS," 2006 IEEE Custom Integrated Circuits Conference, pp. 489 - 492, September 2006
【非特許文献２】K. Nagaraj et al., "A 700M Sample/s 6b Read Channel A/D Converter with 7b Servo Mode," IEEE International Solid-State Circuits Conference, vol. XLIII, pp. 426 - 427, February 2000
【非特許文献３】D. Draxelmayr, "A 6b 600MHz 10mW ADC Array in Digital 90nm CMOS," IEEE International Solid-State Circuits Conference, vol. XLVII, pp. 264 - 265, February 2004
【非特許文献４】Y. Chen et al., "A 9b 100MS/s 1.46mW SAR ADC in 65nm CMOS," 2009 IEEE Asian Solid-State Circuits Conference, pp. 145 - 148, Nov. 2009
【非特許文献５】M. Kijima et al., "A 6b 3GS/s Flash ADC with Background Calibration," 2009 IEEE Custom Integrated Circuits Conference (CICC), pp. 283 - 286, 2009
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述したように、アナログ信号を入力する時に、容量と比較器の入出力端子間を短絡するオートゼロ手法が知られている。
【００１０】
しかしながら、オートゼロ手法は、比較器の出力インピーダンスとスイッチのオン抵抗が加算されて容量を充電するため、時定数が大きくなって時間がかかる。また、比較器には、オートゼロを行っている間も電流が流れるため、消費電力の面から好ましくない。
【００１１】
また、近年、ラッチ型電圧比較器を使用して電源電圧の約半分（Ｖdd／２）のレベルをコモン電圧（同相電圧）にバイアスする手法が主流となっている。この場合、比較器のオフセットはキャンセルされないため、例えば、オフセットキャンセル機能が比較器に組み込まれる。
【００１２】
ところで、比較器を並列に配置して動作させる並列型（フラッシュ型）Ａ／Ｄ変換器では、比較器のオフセットは線形性に直接影響し、最悪の場合は隣接する比較器の判定点が逆転して単調性を保つことができない虞がある。
【００１３】
一般的な逐次比較型Ａ／Ｄ変換器、例えば、多チャンネルをタイムインターリーブせずに単一チャネルで使用する場合、比較器自体のオフセットは全ての判定を同一の比較器で行うため、単純にＡ／Ｄ変換結果のオフセットとして現れ、線形性に影響を与えない。
【００１４】
しかしながら、同相電圧（コモン電圧Ｖcm）の設定が適切でないと、例えば、製造ばらつき等によってｐＭＯＳとｎＭＯＳトランジスタの特性に大きなアンバランスが発生した場合には、電源電圧の半分（Ｖdd／２）に設定されたＶcmは必ずしも最適点ではない。
【００１５】
すなわち、比較器の差動入力信号の電位差が１ｍＶであっても同相電圧が異なると、例えば、差動入力信号（Ｖip，Ｖim）が（０，１），（１００，１０１），（２００，２０１），（３００，３０１），（４００，４０１）ｍＶでは、比較器の動作速度は異なる。
【００１６】
さらに、同相電圧の設定によっては、比較器の応答速度の低下だけでなく、場合によっては比較器の誤判定を招く虞もある。
【課題を解決するための手段】
【００１７】
一実施形態によれば、比較器と、前記比較器の応答速度を判定する判定器と、電圧制御器と、を有することを特徴とする電圧比較回路が提供される。
【００１８】
前記電圧制御器は、前記判定器の判定結果に従って、前記比較器の応答速度の遅延を低減するように、前記比較器の複数の入力における同相電圧を制御する。
【発明の効果】
【００１９】
開示の電圧比較回路，Ａ／Ｄ変換器および半導体装置は、比較器に対して最適な同相電圧を与えることによって、動作速度を向上することができるという効果を奏する。
【図面の簡単な説明】
【００２０】
【図１】図１は、本実施例に係る電圧比較回路の全体構成を概略的に示すブロック図である。
【図２】図２は、図１に示す電圧比較回路における比較器の一例を示す回路図である。
【図３】図３は、電圧比較回路の第１実施例を示すブロック図である。
【図４】図４は、図３に示す判定器の動作を説明するためのタイミング図である。
【図５】図５は、図３に示す判定器における判定処理の一例を説明するためのフローチャートである。
【図６】図６は、図５に示す判定処理を説明するための図である。
【図７】図７は、図３に示す判定器における判定処理の他の例を説明するためのフローチャートである。
【図８】図８は、図７に示す判定処理を説明するための図である。
【図９】図９は、本実施例に係る電圧比較回路を適用した逐次比較型Ａ／Ｄ変換器の一例を示すブロック図である。
【図１０】図１０は、図９に示す逐次比較型Ａ／Ｄ変換器の動作の一例を説明するためのタイミング図である。
【図１１】図１１は、図９に示す逐次比較型Ａ／Ｄ変換器の動作の他の例を説明するためのタイミング図である。
【図１２】図１２は、本実施例に係る電圧比較回路を適用したフラッシュ型Ａ／Ｄ変換器の一例を示すブロック図である。
【図１３】図１３は、図１２に示すフラッシュ型Ａ／Ｄ変換器における１つの電圧比較回路を示すブロック図である。
【図１４】図１４は、電圧比較回路の第２実施例を示すブロック図である。
【図１５】図１５は、本実施例に係る電圧比較回路を用いたＡ／Ｄ変換器を適用した半導体装置の一例を示すブロック図である。
【発明を実施するための形態】
【００２１】
以下、電圧比較回路，Ａ／Ｄ変換器および半導体装置の実施例を、添付図面を参照して詳述する。図１は、本実施例に係る電圧比較回路の全体構成を概略的に示すブロック図である。図１において、参照符号１００は電圧比較回路を示し、２００はクロック発生器を示す。
【００２２】
図１に示されるように、電圧比較回路１００は、電圧比較器（比較器）１，判定器２および電圧制御器３を有する。比較器１は、差動の入力信号Ｖip，Ｖimの高低を比較し、判定器２は、比較器１の動作の遅速を判定して電圧制御器３を制御する。
【００２３】
電圧制御器３は、判定器２の出力に従って、入力信号Ｖip，Ｖimの同相電圧（コモン電圧）を制御する。なお、クロック発生器２００は、電圧比較回路１００における比較器１および判定器２に対するクロック（φＣ）を発生する。
【００２４】
このように、本実施例の電圧比較回路１００は、同相電圧制御対象の比較器１、比較器１の出力の遅延時間を判定する判定器２、判定器２の判定結果に基づいてその判定結果を比較器１の入力信号Ｖip，Ｖimの同相電圧に帰還して反映させる電圧制御器３を有する。
【００２５】
ここで、比較器１は、例えば、ストロングアーム型比較器等の比較器を適用することができ、この比較器１に対して判定器２および電圧制御器３を追加して最速の応答時間が得られる同相電圧を自動的に与えるループを形成する。
【００２６】
これにより、差動の入力信号Ｖip，Ｖimには、電圧制御器３からの同相電圧が加えられて、比較器１へ入力される。
【００２７】
比較器１は、この同相電圧が加えられた入力信号Ｖip，Ｖimに対して、クロック発生器２００からのクロックに同期した比較（判定）を行う。なお、電圧制御器３の初期値としては、例えば、最低の同相電圧を与える。また、差動電圧（ＶipとＶimの差電圧）は、一定電圧とする。
【００２８】
判定器２は、比較器１の遅延時間をｔｄ０として保持（記憶）し、さらに、同相電圧を少しだけ上昇させた後、比較器１に判定させる。そして、同相電圧を上昇させる前に記憶した遅延時間ｔｄ０と、同相電圧を上昇させた後の遅延時間ｔｄｘの遅速を判定する。
【００２９】
ここで、ｔｄ０＞ｔｄｘのとき、ｔｄ０＝ｔｄｘとし、電圧制御器３の出力を変更せずに、比較器１が次の判定を行う。また、判定器２は、更新されたｔｄ０と遅延時間ｔｄｘを比較する。
【００３０】
一方、Ｔｄ０＜ｔｄｘのとき（前よりも遅くなった場合）、ｔｄ０は更新せず、電圧制御器３によって同相電圧を上昇させる。そして、Ｔｄ０＜ｔｄｘを複数回観測したときは、ループを終了させる。このループによって、最終的には、最速遅延時間となる（遅延時間が最も短くなる）同相電圧を得ることができる。
【００３１】
図２は、図１に示す電圧比較回路における比較器の一例を示す回路図であり、ストロングアーム型の比較器を示すものである。図２に示されるように、比較器１は、複数のｐＭＯＳ（ｐチャネル型ＭＯＳ）トランジスタＴp11〜Ｔp16および複数のｎＭＯＳ（ｎチャネル型ＭＯＳ）トランジスタＴn11〜Ｔn15を有する。
【００３２】
ここで、トランジスタＴp11，Ｔp12，Ｔp15，Ｔp16は、プルアップ用トランジスタを示し、リセット時にクロックφＣが低レベル『Ｌ』となってオン（ｏｎ）し、各トランジスタのドレインのノードを高電位電源線Ｖddの電圧にプルアップする。
【００３３】
また、比較動作を実行する場合、トランジスタＴp11，Ｔp12，Ｔp15，Ｔp16は、クロックφＣが高レベル『Ｈ』となってオフ（ｏｆｆ）し、差動の入力信号Ｖip，Ｖimを比較および判定して、差動の出力信号Ｖop，Ｖomを出力する。
【００３４】
ここで、入力信号ＶipおよびＶimは、差動対トランジスタＴn13およびＴn14のゲートに入力される。また、出力信号Ｖop並びにＶomは、Ｔp13のドレインおよびＴn11のドレインの共通接続ノード、並びに、Ｔp14のドレインおよびＴn12のドレインの共通接続ノードから出力される。
【００３５】
なお、トランジスタＴn15は、そのゲートに入力されるクロックφＣに従って、φＣが『Ｈ』のときにオンして接地（ＧＮＤ）へ電流を流し、φＣが『Ｌ』のときにオフしてリセットする。
【００３６】
なお、図２に示す比較器１は、単なる例であり、例えば、ｐチャネル型およびｎチャネル型トランジスタを逆にした相補の回路を始めとする様々な回路でもよいのはもちろんである。
【００３７】
図３は、電圧比較回路の第１実施例を示すブロック図であり、図４は、図３に示す判定器の動作を説明するためのタイミング図である。
【００３８】
図３において、参照符号２１はエクスクルーシブノア（ＥＸＮＯＲ）ゲート、２２はフリップフロップ（ＦＦ）、２３は制御回路（ＣＮＴＬ：アップダウンカウンタ）、２４はデマルチプレクサ（Ｄ−ＭＰＸ）、そして、２５は遅延器を示す。
【００３９】
ここで、ＥＸＮＯＲゲート２１は、比較器１の応答を検出する応答検出器として機能する。また、ＦＦ２２、制御回路２３，Ｄ−ＭＰＸ２４，および，Ｄ−ＭＰＸ２４から遅延器２５への制御経路（並びに、Ｄ／Ａ変換器３への制御経路）は、ループ処理回路を構成する。
【００４０】
図４に示されるように、比較器１の出力信号Ｖop，Ｖomは、φＣ＝『Ｌ』のリセット状態時は、トランジスタＴp12，Ｔp15によりプルアップされて『Ｈ』となっている。そして、クロックφＣが『Ｌ』から『Ｈ』に立ち上がると、比較器１は比較（判定）動作を開始する。
【００４１】
比較器１の出力信号Ｖop，Ｖomは、最初は『Ｈ』であるが、Ｖop，Ｖomの差分に正帰還が作用して、一方が『Ｈ』で他方が『Ｌ』に振り分けられる。このＶop，Ｖomが後段のＥＸＮＯＲゲート２１によって、ＶＯ＝『Ｌ』として出力される。
【００４２】
すなわち、ＥＸＮＯＲゲート２１は、異なるレベルのＶop，Ｖomにより比較器１の判定が完了したことを検出し、低レベル『Ｌ』の出力信号ＶＯを出力する。この低レベル『Ｌ』の信号ＶＯは、ＦＦ２２のＤ端子に入力される。
【００４３】
一方、クロックφＣは、判定器２の遅延器２５にも入力される。遅延器２５は、ＶddとＧＮＤ間に直列接続された可変抵抗Ｒd，ｐＭＯＳトランジスタＴp25およびｎＭＯＳトランジスタＴn25を有する。ここで、可変抵抗Ｒdの抵抗値は、Ｄ−ＭＰＸ２４を介した制御回路２３の出力により制御される。
【００４４】
すなわち、図４に示されるように、遅延器２５の出力信号Ｖ１は、クロックφＣの『Ｈ』への立ち上がりを受けて『Ｌ』に変化し、これがＦＦ２２の入力クロック（ＣＫ）として使われる。ここで、ＦＦ２２は、クロック端子ＣＫに入力された信号Ｖ１の『Ｈ』から『Ｌ』への立ち下がりで、データ入力Ｄに入力された信号ＶＯを取り込む。
【００４５】
遅延器２５の出力信号Ｖ１の立ち下がりに対して、比較器１の信号ＶＯの遅延が遅い（遅延時間が長い）場合には、ＶＯ＝『Ｈ』を取り込むことになり、ＦＦ２２は、『Ｈ』の信号Ｏｄを出力する。
【００４６】
すなわち、遅延器２５の遅延時間Ｔｄ（Ｖ１）よりも比較器１側の遅延時間ｔｄ（Ｖ０）の方が大きい（Ｔｄ（Ｖ１）＞ｔｄ（Ｖ０））場合、信号Ｏｄは『Ｈ』になる。
【００４７】
一方、遅延器２５の出力信号Ｖ１の立ち下がりに対して、比較器１の信号ＶＯの遅延が速い（遅延時間が短い）場合には、ＶＯ＝『Ｌ』を取り込むことになり、ＦＦ２２は、『Ｌ』の信号Ｏｄを出力する。
【００４８】
すなわち、遅延器２５の遅延時間Ｔｄ（Ｖ１）よりも比較器１側の遅延時間ｔｄ（Ｖ０）の方が小さい（Ｔｄ（Ｖ１）＜ｔｄ（Ｖ０））場合、信号Ｏｄは『Ｌ』になる。
【００４９】
このＦＦ２２の出力信号Ｏｄは、後段の制御回路２３に取り込まれる。ここで、制御回路２３は、例えば、アップダウンカウンタで構成され、信号ＯｄのＨ／Ｌをカウントする。
【００５０】
従って、例えば、Ｏｄ＝『Ｈ』（すなわち、比較器１の方が遅延器２５よりも速い、或いは、遅延器２５の方が比較器１よりも遅い）によってカウントアップされると、可変抵抗Ｒｄの抵抗値を小さくなるように制御する。これによって、遅延器２５の遅延時間が短くなる。
【００５１】
これを繰り返すことによって、遅延器２５の遅延時間は徐々に短縮され、比較器１の遅延時間より短くなって、Ｏｄ＝『Ｌ』を出力する。制御回路２３は、Ｏｄ＝『Ｌ』を受けて電圧制御器（同相電圧制御用のＤ／Ａ（Digital to Analog）変換器）３を制御する。
【００５２】
ここで、Ｄ／Ａ変換器３は、最初は最低電圧を出力した状態からスタートする。なお、制御回路２３は、カウントダウンすることによってＤ／Ａ変換器（負論理）３の入力コード（Ｄin）を下げる。その結果、Ｄ／Ａ変換器３の出力電圧Ｖoutは、上昇する。
【００５３】
そして、Ｄ／Ａ変換器３の出力電圧Ｖoutが同相電圧として比較器１に与えられ、再度、クロックφＣによって判定を行うループが実行される。このループを繰り返し、２回連続でＯｄ＝『Ｌ』（すなわち、比較器１の方が遅延器２５よりも速い）が得られたところで、Ｄ／Ａ変換器３の入力コードを『１』だけ戻してループを終了させる。これによって、比較器１の同相電圧は、比較器１の遅延時間が最小となる電圧へ収束する。
【００５４】
図５は、図３に示す判定器における判定処理の一例を説明するためのフローチャートであり、図６は、図５に示す判定処理を説明するための図である。すなわち、図５に示すフローチャートは、上述した判定器の処理をまとめたものである。
【００５５】
図５に示されるように、判定器２の判定処理が開始すると、ステップＳＴ１１において、Ｄ−ＭＰＸ２４の出力信号Ｄin＝０，Ｒｄ＝Ｍａｘとする。すなわち、ステップＳＴ１１では、信号Ｄin＝０として、Ｄ／Ａ変換器３からの同相電圧を最低電圧とし、さらに、遅延器２５の可変抵抗Ｒｄの抵抗値を最大にして遅延器２５による遅延を最大にする。
【００５６】
次に、ステップＳＴ１２へ進んで、遅延時間の比較、すなわち、ＦＦ２２による比較器１による遅延時間（信号ＶＯ）と遅延器２５による遅延時間（信号Ｖ１）の比較を行う。さらに、ステップＳＴ１３へ進んで、ＦＦ２２の出力信号Ｏｄ＝『Ｌ』かどうかを判定する。
【００５７】
ステップＳＴ１３において、Ｏｄ＝『Ｌ』であると判定すると、すなわち、比較器１の方が遅延器２５よりも速いと判定すると、ステップＳＴ１５へ進んで、遅延器２５の可変抵抗Ｒｄの抵抗値を１段階下げる。
【００５８】
すなわち、ステップＳＴ１５では、遅延器２５による遅延時間を小さく（速度アップ）してステップＳＴ１２へ戻り、同様の処理を繰り返す。これを繰り返すことによって、遅延器２５の遅延時間は徐々に短縮され、比較器１の遅延時間より短くなって、Ｏｄ＝『Ｈ』を出力する。
【００５９】
そして、ステップＳＴ１３において、Ｏｄ＝『Ｌ』ではない（Ｏｄ＝『Ｈ』である）と判定すると、ステップＳＴ１４へ進んで、Ｏｄ（ｎ−１）＝『Ｌ』かどうかを判定する。ここで、Ｏｄ（ｎ−１）は前回の判定結果を示す。
【００６０】
ステップＳＴ１４において、Ｏｄ（ｎ−１）＝『Ｌ』であると判定すると、ステップＳＴ１６へ進んで、信号Ｄinを１段階下げる。すなわち、Ｄ／Ａ変換器３の入力コード（Ｄin）を１段階下げて、Ｄ／Ａ変換器３の出力電圧Ｖoutを上昇（比較器１の入力Ｖip，Ｖimにおける同相電圧を上昇）させ、ステップＳＴ１２へ戻り、同様の処理を繰り返す。
【００６１】
そして、ステップＳＴ１４において、Ｏｄ（ｎ−１）＝『Ｌ』ではない（Ｏｄ（ｎ−１）＝『Ｈ』である）と判定すると、すなわち、２回連続してＯｄ＝『Ｌ』（比較器１の方が遅延器２５よりも速い）と判定すると、ステップＳＴ１７へ進む。
【００６２】
ステップＳＴ１７では、Ｄ−ＭＰＸ２４の出力信号Ｄinを１段階上げて、すなわち、Ｄ／Ａ変換器３の出力電圧Ｖoutを１段階分戻し、比較器１の入力Ｖip，Ｖimにおける同相電圧を制御して処理を終了する。
【００６３】
以上により、図６に示されるように、同相電圧（Ｖcm）を、遅延Ｔｄが最小となる最適な電圧へ収束させることが可能になる。なお、図５のフローチャートにおいて、ステップＳＴ１３およびＳＴ１４でＯｄ＝『Ｌ』を２回検出し、その後、ステップＳＴ１７でＤ／Ａ変換器３による同相電圧を１段階分戻しているが、これは適宜変更することができる。
【００６４】
すなわち、同相電圧を、最下点からスタートして遅延時間ｔｄが最小となる電圧まで上昇した時点で終了させてもよく、また、例えば、Ｏｄ＝『Ｌ』を３回検出した後に、Ｄ／Ａ変換器３による同相電圧を２段階分戻す等の変更も可能である。
【００６５】
このように、図５および図６を参照して説明した処理は、前述したループ処理回路により、同相電圧が最適値になったときに、そのループ処理（判定処理）を終了させるようになっている。次に、図７および図８を参照して説明する処理は、ループ処理回路により、同相電圧が最適値になった後も、ループ処理を継続させるものである。
【００６６】
図７は、図３に示す判定器における判定処理の他の例を説明するためのフローチャートであり、図８は、図７に示す判定処理を説明するための図である。ここで、図７と前述した図５との比較から明らかなように、ステップＳＴ１１〜ＳＴ１７は共通である。
【００６７】
図７に示されるように、ステップＳＴ１４において、Ｏｄ（ｎ−１）＝『Ｌ』であると判定すると、前述したように、ステップＳＴ１７へ進んで、Ｄ−ＭＰＸ２４の出力信号Ｄinを１段階上げて、ステップＳＴ１８へ進む。
【００６８】
すなわち、ステップＳＴ１４において、２回連続してＯｄ＝『Ｌ』（比較器１の方が遅延器２５よりも速い）と判定すると、ステップＳＴ１７へ進んで、Ｄ／Ａ変換器３の入力コードＤinを１段階下げて、Ｄ／Ａ変換器３により同相電圧を１段階分下げる（戻す）。
【００６９】
さらに、ステップＳＴ１８へ進んで、遅延時間の比較、すなわち、ＦＦ２２による比較器１による遅延時間（信号ＶＯ）と遅延器２５による遅延時間（信号Ｖ１）の比較を行う。そして、ステップＳＴ１９へ進んで、ＦＦ２２の出力信号Ｏｄ＝『Ｌ』かどうかを判定する。
【００７０】
ステップＳＴ１９において、Ｏｄ＝『Ｌ』ではない（Ｏｄ＝『Ｈ』である）と判定すると、すなわち、比較器１の方が遅延器２５よりも遅いと判定すると、ステップＳＴ２０へ進んで、遅延器２５の可変抵抗Ｒｄの抵抗値を１段階上昇させる。
【００７１】
すなわち、ステップＳＴ２０では、遅延器２５による遅延時間を大きく（速度ダウン）してステップＳＴ１８へ戻り、同様の処理を繰り返す。これを繰り返すことによって、遅延器２５の遅延時間は徐々に延長され、比較器１の遅延時間より長くなって、Ｏｄ＝『Ｌ』を出力する。
【００７２】
そして、ステップＳＴ１９において、Ｏｄ＝『Ｌ』であると判定すると、ステップＳＴ２１へ進んで、遅延時間を比較する。さらに、ステップＳＴ２２へ進んで、Ｏｄ＝『Ｌ』かどうかを判定する。
【００７３】
ステップＳＴ２２において、Ｏｄ＝『Ｌ』ではない（Ｏｄ＝『Ｈ』である）と判定すると、すなわち、比較器１の方が遅延器２５よりも遅いと判定すると、ステップＳＴ２３へ進む。ステップＳＴ２３では、Ｄ／Ａ変換器３の入力コードＤinを１段階上げて、Ｄ／Ａ変換器３による同相電圧を１段階低下させて、ステップＳＴ２３へ戻り、同様の処理を繰り返す。
【００７４】
そして、ステップＳＴ２２において、Ｏｄ＝『Ｌ』であると判定すると、すなわち、比較器１の方が遅延器２５よりも速いと判定すると、前述したステップＳＴ１６を介してステップＳＴ１２へ戻り、同様の処理を繰り返す。
【００７５】
以上により、図８に示されるように、遅延器２５の可変抵抗Ｒｄの抵抗値を最大側から順に小さくした後、小さくなり過ぎた可変抵抗Ｒｄの抵抗値を戻すことで、比較器１の同相電圧を、比較器１の遅延時間ｔｄが最小となる電圧へ収束させることができる。
【００７６】
このように、図７および図８を参照して説明した処理は、前述したループ処理回路により、同相電圧が最適値になった後も、ループ処理を継続させるようになっている。これにより、例えば、本実施例の電圧比較回路が適用される装置の電源電圧の変動、或いは、周囲の温度変化等により同相電圧の最適値が変化しても対応することが可能になる。
【００７７】
以上のように、比較器に対して最適な同相電圧を与えることができ、製造ばらつき、並びに、実動作中における電圧や温度の変動に対する耐性を改善し、精度および動作速度を向上することが可能になる。なお、上述した図５および図７のフローチャートは、単なる例であり、様々な変更が可能なのはいうまでもない。
【００７８】
図９は、本実施例に係る電圧比較回路を適用した逐次比較型Ａ／Ｄ変換器の一例を示すブロック図であり、図１０は、図９に示す逐次比較型Ａ／Ｄ変換器の動作を説明するためのタイミング図である。
【００７９】
図９において、参照符号３０ｐは正論理側の容量回路、３０ｍは負論理側の容量回路、および、３００はＳＡＲ（Successive Approximation Register）論理回路を示す。
【００８０】
図９に示されるように、逐次比較型Ａ／Ｄ変換器において、前述した第１実施例の電圧比較回路を構成する比較器１，判定器２およびＤ／Ａ変換器（電圧制御器）３が適用されている。なお、Ｄ／Ａ変換器３は、正および負論理側の容量回路３０ｐおよび３０ｍに対して、それぞれ設けられている。
【００８１】
図９および図１０に示されるように、逐次比較型Ａ／Ｄ変換器において、例えば、制御信号φＡが『Ｈ』となる期間（サンプリング期間）、アナログ信号Ｖin（Vip，Ｖim）は、容量１Ｃ，２Ｃ，３Ｃ，８Ｃ，１６Ｃ，３２Ｃの一端に与えられる。
【００８２】
この時、差動型の比較器１の両入力端子は、Ｄ／Ａ変換器３によって所定の同一の電圧が同相電圧として与えられる。これによって、各容量１Ｃ，２Ｃ，３Ｃ，８Ｃ，１６Ｃ，３２Ｃには、アナログ信号Ｖinの電圧とＤ／Ａ変換器３からの同相電圧に対応した電荷が充電される。
【００８３】
ここで、信号φＡが『Ｈ』の期間はサンプリング期間であるため、比較器１は、本来、動作する必要はない。そこで、このサンプリング期間において、タイミングＴａでクロックφＣを『Ｈ』に立ち上げて比較器１に判定動作を行わせる。
【００８４】
なお、信号φＡが『Ｌ』の期間（判定期間）におけるタイミングＴ５〜Ｔ０は、それぞれ制御信号φ０〜φ５によりスイッチＳＷ０〜ＳＷ５の接続を制御した状態で行う比較器１の判定動作を行わせるものである。
【００８５】
すなわち、逐次比較型Ａ／Ｄ変換器の判定期間（信号φＡが『Ｌ』の期間）における制御信号φ０〜φ５によるスイッチＳＷ０〜ＳＷ５の制御は、通常の逐次比較型Ａ／Ｄ変換器と同様であり、その説明は省略する。
【００８６】
また、図９は、１Ｃ，２Ｃ，３Ｃ，８Ｃ，１６Ｃ，３２Ｃの容量を６つのスイッチＳＷ０〜ＳＷ５で接続制御する例を示しているが、最小の容量値のものを２つ設け、１Ｃ，１Ｃ，２Ｃ，３Ｃ，８Ｃ，１６Ｃ，３２Ｃの容量を７つのスイッチで制御してもよい。
【００８７】
図１１は、図９に示す逐次比較型Ａ／Ｄ変換器の動作の他の例を説明するためのタイミング図である。図１１と上述した図１０との比較から明らかなように、図１１では、同相電圧を制御するために行う比較器１による判定動作を、信号φＡが『Ｈ』のサンプリング期間ではなく、その直後に行うようになっている。
【００８８】
すなわち、同相電圧を制御するための比較器１の判定動作を、信号φＡが『Ｌ』になるサンプリング終了後から比較器１によるＡ／Ｄ変換を行うための比較動作を開始するタイミングＴ０までの間、すなわち、タイミングＴｂで行うようになっている。
【００８９】
このように、同相電圧を制御するための比較器１の判定動作をタイミングＴｂで行うと、容量１Ｃ，２Ｃ，３Ｃ，８Ｃ，１６Ｃ，３２Ｃに蓄えられた後の入力信号Vip，Ｖimの同相電圧を制御することが可能になる。
【００９０】
以上において、比較器１の入力信号Ｖip，Ｖimに与える同相電圧は、上述した図５〜図８を参照して説明した判定処理（ループ処理）によって、比較器１により最速の応答時間が得られる電圧へ収束する。
【００９１】
なお、時間ごとに異なるアナログ信号が印加された場合でも、各タイミングＴａ，Ｔｂで比較器１に入力される電圧は、常に、Ｄ／Ａ変換器３によって決まるため、上述のループを動作させることができる。
【００９２】
また、上述の設定では、通常の逐次比較型Ａ／Ｄ変換器のサンプリング期間中に同相電圧の制御を行うため、実際に行うＡ／Ｄ変換動作に余分な期間を必要としないため、性能を犠牲にすることなく、常時、バックグラウンドでこのループを回すことが可能である。
【００９３】
なお、図９において、例えば、アナログ信号Ｖinを固定し、信号φ０〜φ５で制御されるスイッチをＶinの導通状態で固定すれば、通常動作時では６回比較動作を行う比較器１の判定処理を、全て同相電圧を制御するためのループに使用することが可能となる。
【００９４】
この場合、同相電圧の制御を行うための期間は、逐次比較型Ａ／Ｄ変換器による本来のＡ／Ｄ変換動作は行えないため、フォアグラウンド処理に限定されることになる。
【００９５】
図１２は、本実施例に係る電圧比較回路を適用したフラッシュ型Ａ／Ｄ変換器の一例を示すブロック図であり、図１３は、図１２に示すフラッシュ型Ａ／Ｄ変換器における１つの電圧比較回路を示すブロック図である。
【００９６】
図１２において、参照符号４００は抵抗ラダーを示し、５００はエンコーダを示す。ここで、本実施例の電圧比較回路１００は、抵抗ラダー４００とエンコーダ５００との間に複数個設けられている。なお、同相電圧の制御は、フォアグラウンドで行うようになっている。
【００９７】
各電圧比較回路１００は、高電位の基準電圧Ｖrefpと低電位の基準電圧Ｖrefmとの間に直列接続された複数の抵抗における隣接する抵抗の接続ノード（タップ）からの基準電圧と、入力アナログ信号Ｖinを受け取り、その出力信号をエンコーダ５００へ出力する。
【００９８】
すなわち、図１２に示されるように、フラッシュ型Ａ／Ｄ変換器は、抵抗ラダー４００により基準電圧Ｖrefp〜Ｖrefmを分圧して各電圧比較回路１００の比較基準電圧として印加する。
【００９９】
各電圧比較回路１００は、抵抗ラダー４００からの比較基準電圧とアナログ信号Ｖinを比較し、その比較結果（出力信号）は、エンコーダ５００に入力される。そして、エンコーダ５００は、アナログ信号Ｖinをデジタル変換した出力Ｄoutを出力する。
【０１００】
図１３に示されるように、各電圧比較回路１００は、比較器１、判定器２、Ｄ／Ａ変換器（電圧制御器）３、容量Ｃp，Ｃm、および、スイッチＳＷ11，ＳＷ12，ＳＷ21，ＳＷ22，ＳＷ31，ＳＷ32を有する。
【０１０１】
なお、図１３において、比較器１は、前述した図２におけるトランジスタＴp12，Ｔp15に相当するスイッチを有していないが、図２の比較器をそのまま適用することができるのはいうまでもない。
【０１０２】
ここで、同相電圧の制御処理（判定処理）は、例えば、図７を参照して説明した処理をそのまま適用することができる。すなわち、図１３において、まず、Ｄ／Ａ変換器３にＤin＝０、ｘＣＬＫ’＝『Ｈ』を与えて処理を開始する。なお、Ｄ／Ａ変換器３は、正論理を想定する。
【０１０３】
ｘＣＬＫ’＝『Ｈ』とすることにより、スイッチＳＷ31，ＳＷ32がオンし、アナログ信号Ｖinに依存することなく、比較器１の双方の入力Ｖip，Ｖimには、Ｄ／Ａ変換器３の出力が与えられる。
【０１０４】
次に、クロックＣＬＫ（クロックφＣに対応）を通常モードと同様に与えて、比較器１が判定を実行する。ここで、図７を参照して説明したのと同様に、判定器２によって遅延時間を比較する。なお、判定器２の構成は、前述した図３と同様である。
【０１０５】
そして、判定器２の結果をＤ／Ａ変換器３または判定器２における遅延器２５に与え、図７の処理を実施することによって、最終的に最適な同相電圧に収束する。なお、各電圧比較回路１００に対して判定器２を個別に待たせれば、全ての電圧比較回路１００が同時並行して処理することができるが、回路規模が大きくなる。
【０１０６】
そこで、例えば、１つの判定器２の接続を切り替えて、１つの電圧比較回路１００（比較器１）ごとに処理すれば、処理時間は長くなるが回路規模を抑えることができる。いずれの構成にしても各比較器の同相電圧は最適点が与えられ、これによって高速動作が可能となる。なお、キャリブレーションが完了した後、ｘＣＬＫ’はＣＬＫの反転レベルの信号（ｘＣＬＫ）として与えることができる。
【０１０７】
図１４は、電圧比較回路の第２実施例を示すブロック図である。図１４と前述した図３との比較から明らかなように、本第２実施例の電圧比較回路１００では、Ｄ−ＭＰＸ２４の出力信号により抵抗値が制御される可変抵抗Ｒｄの代わりに、可変容量Ｃｄが設けられている。
【０１０８】
すなわち、クロックφＣを受け取るインバータＴp25，Ｔn25は、ＶddとＧＮＤとの間に直接設けられ、ＦＦ２２のクロック端子ＣＫに入力されるインバータの出力信号Ｖ１のノードとＧＮＤとの間に、負荷として可変容量Ｃｄが設けられている。この可変容量Ｃｄは、Ｄ−ＭＰＸ２４の出力信号により、その容量値が制御されるようになっている。
【０１０９】
ここで、図３に示す電圧比較回路の第１実施例では、遅延時間を低下させるために可変抵抗Ｒｄの抵抗値を小さくしていたが、本第２実施例の電圧比較回路では、遅延時間を低下させるために可変容量Ｃｄの容量値を小さくすることになる。
【０１１０】
なお、本第２実施例の電圧比較回路では、前述した図５および図７に示す処理における可変抵抗Ｒｄの抵抗値の段階的な上昇および低下を、可変容量Ｃｄの容量値の段階的な上昇および低下に置き換えれば、そのまま適用することができる。また、図３および図４に示す電圧比較回路は、単なる例であり、様々な変形が可能なのはいうまでもない。
【０１１１】
このように、本実施例の電圧比較回路、或いは、Ａ／Ｄ変換器を使用することにより、比較器の同相電圧を自動的に最適点に設定できるため、製造時の素子ばらつきや、電源電圧および温度等の動作時の環境変化を補償することができる。その結果、安定した動作を実現することが可能になる。また、同相電圧に起因する要求性能を満たさない半導体装置を低減することになるため、歩留まりの向上にも貢献することができる。
【０１１２】
図１５は、本実施例に係る電圧比較回路を用いたＡ／Ｄ変換器を適用した半導体装置の一例を示すブロック図であり、デジタルＴＶチューナ（通信システム）５０を示すものである。
【０１１３】
図１５において、参照符号５１はアンテナ、５２は高周波増幅器、５３ａ，５３ｂはミキサ、５４は周波数シンセサイザ、５５ａ，５５ｂは低域通過フィルタ、および、５６ａ，５６ｂは低周波増幅器を示す。さらに、参照符号５７ａ，５７ｂはＡ／Ｄ変換器を示し、５８はデジタルブロックを示す。
【０１１４】
図１５に示されるように、デジタルＴＶチューナ５０は、アンテナ５１により電波を受信し、高周波増幅器５２により信号処理に適するレベルまで信号振幅を増幅する。高周波増幅器５２の出力信号は、ミキサ５３ａ，５３ｂにおいて、周波数シンセサイザ５４からの９０度位相をずらした信号と合成され、Ｉｃｈ，Ｑｃｈ信号が生成される。
【０１１５】
さらに、ミキサ５３ａ，５３ｂで生成されたＩｃｈ，Ｑｃｈ信号は、低域通過フィルタ５５ａ，５５ｂおよび低周波増幅器５６ａ，５６ｂにより変換域（信号振幅）と信号帯域が調整され、Ａ／Ｄ変換器５７ａ，５７ｂに与えられる。
【０１１６】
そして、Ａ／Ｄ変換器５７ａ，５７ｂにおいて、入力されたアナログ信号がデジタル信号へ変換され、そのデジタル信号がデジタルブロック５８へ出力される。このデジタルブロック５８において、所定の処理が行われ、例えば、映像および音声が表示装置およびスピーカ等から出力される。
【０１１７】
ここで、図１５で使用するＡ／Ｄ変換器５７ａ，５７ｂとしては、前述した図９に示す逐次比較型Ａ／Ｄ変換器、或いは、図１２に示すフラッシュ型Ａ／Ｄ変換器等の本実施例の電圧比較回路を適用した様々なＡ／Ｄ変換器である。
【０１１８】
なお、Ａ／Ｄ変換器５７ａ，５７ｂの前段がアナログ信号を処理するアナログ信号処理部となり、Ａ／Ｄ変換器５７ａ，５７ｂの後段が、デジタル信号処理部（デジタルブロック５８）となる。
【０１１９】
また、図１５に示すデジタルＴＶチューナは、本実施例の電圧比較回路、或いは、Ａ／Ｄ変換器を適用した半導体装置（システム）の単なる一例であり、本実施例は、様々な半導体装置に対して幅広く適用することができる。
【０１２０】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
比較器と、
前記比較器の応答速度を判定する判定器と、
前記判定器の判定結果に従って、前記比較器の応答速度の遅延を低減するように、前記比較器の複数の入力における同相電圧を制御する電圧制御器と、
を有することを特徴とする電圧比較回路。
【０１２１】
（付記２）
前記判定器は、前記比較器の応答速度の判定を複数回行う、
ことを特徴とする付記１に記載の電圧比較回路。
【０１２２】
（付記３）
前記判定器は、
前記比較器の応答を検出する応答検出器と、
第１制御信号の遅延を制御する遅延器と、
前記遅延された第１制御信号と前記検出された前記比較器の応答の時間差を低減するように前記遅延器を制御して、前記同相電圧を最適値に収束させるループ処理を行うループ処理回路と、
を有することを特徴とする付記１または付記２に記載の電圧比較回路。
【０１２３】
（付記４）
前記ループ処理回路は、前記同相電圧が前記最適値になったとき、前記ループ処理を終了させる、
ことを特徴とする付記３に記載の電圧比較回路。
【０１２４】
（付記５）
前記ループ処理回路は、前記同相電圧が前記最適値になった後も、前記ループ処理を継続させる、
ことを特徴とする付記３に記載の電圧比較回路。
【０１２５】
（付記６）
前記遅延器は、増幅器と、前記ループ処理回路の出力に応じて、前記増幅器に流れる電流を制御する可変抵抗と、を有し、
前記ループ処理回路は、前記可変抵抗の抵抗値を制御して前記同相電圧を最適値に収束させる、
ことを特徴とする付記３乃至付記５のいずれか１項に記載の電圧比較回路。
【０１２６】
（付記７）
前記遅延器は、増幅器と、前記ループ処理回路の出力に応じて、前記増幅器の負荷を制御する可変容量と、を有し、
前記ループ処理回路は、前記可変容量の容量値を制御して前記同相電圧を最適値に収束させる、
ことを特徴とする付記３乃至付記５のいずれか１項に記載の電圧比較回路。
【０１２７】
（付記８）
前記電圧制御器は、前記判定器の判定結果に従って前記比較器の入力に与える前記同相電圧を制御するＤ／Ａ変換器である、
ことを特徴とする付記１乃至付記７のいずれか１項に記載の電圧比較回路。
【０１２８】
（付記９）
前記電圧制御器は、前記比較器の差動入力における同相電圧を制御する、
ことを特徴とする付記１乃至付記８のいずれか１項に記載の電圧比較回路。
【０１２９】
（付記１０）
付記１乃至付記９のいずれか１項に記載の電圧比較回路を有するＡ／Ｄ変換器であって、
前記Ａ／Ｄ変換器により、アナログ信号をサンプリングしている間に、前記比較器を動作させて前記同相電圧の制御を行う、
ことを特徴とするＡ／Ｄ変換器。
【０１３０】
（付記１１）
付記１乃至付記９のいずれか１項に記載の電圧比較回路を有するＡ／Ｄ変換器であって、
前記Ａ／Ｄ変換器により、サンプリングが終了した後から前記比較器によりＡ／Ｄ変換を行うための比較動作を開始するまでの間に、前記比較器を動作させて前記同相電圧の制御を行う、
ことを特徴とするＡ／Ｄ変換器。
【０１３１】
（付記１２）
前記Ａ／Ｄ変換器は、逐次比較型Ａ／Ｄ変換器であり、
前記比較器は、ストロングアーム型比較器である、
ことを特徴とする付記１０または付記１１に記載のＡ／Ｄ変換器。
【０１３２】
（付記１３）
アナログ信号を処理するアナログ信号処理部と、
前記アナログ信号処理部からのアナログ信号をデジタル信号へ変換する、付記１０乃至付記１２のいずれか１項に記載のＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器からのデジタル信号を処理するデジタル信号処理部と、
を有することを特徴とする半導体装置。
【符号の説明】
【０１３３】
１    比較器（電圧比較器）
２    判定器
３    電圧制御器（Ｄ／Ａ変換器）
２１    エクスクルーシブノア（ＥＸＮＯＲ）ゲート
２２    フリップフロップ（ＦＦ）
２３    制御回路（ＣＮＴＬ：アップダウンカウンタ）
２４    デマルチプレクサ（Ｄ−ＭＰＸ）
２５    遅延器
３０ｐ，３０ｍ    容量回路
５０    デジタルＴＶチューナ（通信システム）
５１    アンテナ
５２    高周波増幅器
５３ａ，５３ｂ    ミキサ
５４    周波数シンセサイザ
５５ａ，５５ｂ    低域通過フィルタ
５６ａ，５６ｂ    低周波増幅器
５７ａ，５７ｂ    Ａ／Ｄ変換器
５８    デジタルブロック
１００    電圧比較回路
２００    クロック発生器
３００    ＳＡＲ論理回路
４００    抵抗ラダー
５００    エンコーダ
【図１】
0005765155.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005765155.tif 000011
【図１１】
0005765155.tif 000012
【図１２】
0005765155.tif 000013
【図１３】
0005765155.tif 000014
【図１４】
0005765155.tif 000015
【図１５】
0005765155.tif 000016