(57)【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層内に配設された第１チップ、第２チップ及び第３チップと、
前記絶縁層上に配設された第１配線層と
を含み、
前記第１チップは、貫通ビアとして第１径の第１貫通ビアのみを少なくとも１つ有し、
前記第２チップは、貫通ビアとして前記第１径よりも大きい第２径の第２貫通ビアのみを少なくとも１つ有し、
前記第１配線層は、前記第１貫通ビア及び前記第２貫通ビアと、前記第３チップとを電気的に接続する第１配線部を有する
ことを特徴とする半導体装置。
【請求項２】
前記絶縁層内に配設された第４チップを含み、
前記第１チップは、前記第１貫通ビアを複数有し、
前記第１配線層は、前記第１配線部と電気的に接続された一の前記第１貫通ビアとは異なる他の前記第１貫通ビアと、前記第４チップとを電気的に接続する第２配線部を有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
電子素子を含み、
前記絶縁層は、前記電子素子の上方に配設される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記絶縁層内に配設されたダミーチップを含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記絶縁層内に、前記第３チップと積層されて配設された第５チップを含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
支持体上に、貫通ビアとして第１径の第１貫通ビアのみを少なくとも１つ有する第１チップを配設する工程と、
前記支持体上に、貫通ビアとして前記第１径よりも大きい第２径の第２貫通ビアのみを少なくとも１つ有する第２チップを配設する工程と、
前記支持体上に第３チップを配設する工程と、
前記支持体上に絶縁層を形成し、前記第１チップ、前記第２チップ及び前記第３チップを前記絶縁層に埋め込む工程と、
前記絶縁層から前記支持体を除去する工程と、
前記支持体が除去された前記絶縁層上に、前記第１貫通ビア及び前記第２貫通ビアと、前記第３チップとを電気的に接続する配線部を有する配線層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
支持体上に第１チップを配設する工程と、
前記支持体上に第２チップを配設する工程と、
前記支持体上に第３チップを配設する工程と、
前記支持体上に絶縁層を形成し、前記第１チップ、前記第２チップ及び前記第３チップを前記絶縁層に埋め込む工程と、
前記絶縁層から前記支持体を除去する工程と、
前記支持体が除去された前記絶縁層上に、前記第３チップに電気的に接続される配線部を有する配線層を形成する工程と、
前記配線層及び前記第１チップを貫通し、前記配線部に電気的に接続される第１径の第１貫通ビアを少なくとも１つ形成する工程と、
前記配線層及び前記第２チップを貫通し、前記配線部に電気的に接続され、前記第１径よりも大きい第２径の第２貫通ビアを少なくとも１つ形成する工程と
を含み、
前記第１チップは、貫通ビアとして前記第１径の前記第１貫通ビアのみを有し、前記第２チップは、貫通ビアとして前記第２径の前記第２貫通ビアのみを有することを特徴とする半導体装置の製造方法。
【請求項８】
絶縁層と、前記絶縁層内に配設された第１チップ、第２チップ及び第３チップと、前記絶縁層上に配設された配線層とを含み、前記第１チップが、貫通ビアとして第１径の第１貫通ビアのみを少なくとも１つ有し、前記第２チップが、貫通ビアとして前記第１径よりも大きい第２径の第２貫通ビアのみを少なくとも１つ有し、前記配線層が、前記第１貫通ビア及び前記第２貫通ビアと、前記第３チップとを電気的に接続する配線部を有する半導体装置と、
前記半導体装置の前記配線層側に配設され、前記配線層を用いて前記第３チップと電気的に接続された電子素子と
を含むことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法、並びに半導体装置を用いた電子装置に関する。
【背景技術】
【０００２】
半導体装置に関し、半導体チップを基板に実装する技術、半導体チップを含む部品を基板に実装する技術、半導体チップを含む部品同士を積層して実装する技術等、様々な実装技術が知られている。半導体チップや、半導体チップを含む部品、或いは基板に貫通ビアを設け、貫通ビアを用いて上下方向の電気的な接続を図る技術も知られている。
【０００３】
また、複数の半導体チップを１つのパッケージ内に収容したマルチチップパッケージ（Multi-Chip Package；ＭＣＰ）、或いはマルチチップモジュール（Multi-Chip Module；ＭＣＭ）といった形態を有する半導体装置が知られている。ＭＣＰの一形態として、例えば、樹脂やセラミックス等の絶縁層内に複数の半導体チップを設け、その絶縁層の上に、複数の半導体チップに電気的に接続される配線層を設けたものが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２０１２５４号公報
【特許文献２】特開平７−３０７４３４号公報
【特許文献３】特開２００４−６４０４３号公報
【特許文献４】特開２００８−１８２２２５号公報
【特許文献５】特開平８−１８６１５５号公報
【特許文献６】特開２０００−２２３１１号公報
【特許文献７】特開平７−７１３４号公報
【特許文献８】特開２０１０−１４１１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のようなＭＣＰを、半導体チップ、半導体チップを内蔵する部品、基板といった電子素子上に積層する場合には、例えば、そのＭＣＰの半導体チップが設けられる絶縁層の部分にそれを貫通する貫通ビアが形成される。絶縁層上には、絶縁層内の半導体チップと貫通ビアを電気的に接続する配線層が設けられ、積層されるＭＣＰと電子素子が貫通ビアを用いて電気的に接続される。
【０００６】
しかし、このようなＭＣＰの絶縁層の部分に対する貫通ビアの形成は、絶縁層に用いられている材料や絶縁層の厚み等によって所望の径や配置の貫通ビアを精度良く形成することができない等、必ずしも容易でない場合があった。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、絶縁層と、前記絶縁層内に配設された第１チップ、第２チップ及び第３チップと、前記絶縁層上に配設された配線層とを含み、前記第１チップは、貫通ビアとして第１径の第１貫通ビアのみを少なくとも１つ有し、前記第２チップは、貫通ビアとして前記第１径よりも大きい第２径の第２貫通ビアのみを少なくとも１つ有し、前記配線層は、前記第１貫通ビア及び前記第２貫通ビアと、前記第３チップとを電気的に接続する配線部を有する半導体装置が提供される。更に、このような半導体装置を電子素子に実装した電子装置が提供される。
【０００８】
また、本発明の一観点によれば、支持体上に、貫通ビアとして第１径の第１貫通ビアのみを少なくとも１つ有する第１チップを配設する工程と、前記支持体上に、貫通ビアとして前記第１径よりも大きい第２径の第２貫通ビアのみを少なくとも１つ有する第２チップを配設する工程と、前記支持体上に第３チップを配設する工程と、前記支持体上に絶縁層を形成し、前記第１チップ、前記第２チップ及び前記第３チップを前記絶縁層に埋め込む工程と、前記絶縁層から前記支持体を除去する工程と、前記支持体が除去された前記絶縁層上に、前記第１貫通ビア及び前記第２貫通ビアと、前記第３チップとを電気的に接続する配線部を有する配線層を形成する工程とを含む半導体装置の製造方法が提供される。
【０００９】
更に、本発明の一観点によれば、支持体上に第１チップを配設する工程と、前記支持体上に第２チップを配設する工程と、前記支持体上に第３チップを配設する工程と、前記支持体上に絶縁層を形成し、前記第１チップ、前記第２チップ及び前記第３チップを前記絶縁層に埋め込む工程と、前記絶縁層から前記支持体を除去する工程と、前記支持体が除去された前記絶縁層上に、前記第３チップに電気的に接続される配線部を有する配線層を形成する工程と、前記配線層及び前記第１チップを貫通し、前記配線部に電気的に接続される第１径の第１貫通ビアを少なくとも１つ形成する工程と、前記配線層及び前記第２チップを貫通し、前記配線部に電気的に接続され、前記第１径よりも大きい第２径の第２貫通ビアを少なくとも１つ形成する工程とを含み、前記第１チップは、貫通ビアとして前記第１径の前記第１貫通ビアのみを有し、前記第２チップは、貫通ビアとして前記第２径の前記第２貫通ビアのみを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
開示の技術によれば、絶縁層内に設けられるチップの１つに貫通ビアが設けられる。貫通ビアを設けたチップを用いることで、絶縁層の部分に形成される貫通ビアに比べて高精度に形成された貫通ビアを備える高性能な半導体装置が実現可能になる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態に係る半導体装置の一例を示す図（その１）である。
【図２】第１の実施の形態に係る半導体装置の一例を示す図（その２）である。
【図３】第１の実施の形態に係る半導体装置の一例を示す図（その３）である。
【図４】別形態の半導体装置の一例を示す図である。
【図５】貫通ビアの形成方法の一例を説明する図（その１）である。
【図６】貫通ビアの形成方法の一例を説明する図（その２）である。
【図７】第２の実施の形態に係る半導体装置の一例を示す図（その１）である。
【図８】第２の実施の形態に係る半導体装置の一例を示す図（その２）である。
【図９】第３の実施の形態に係るビアターミナルチップの形成方法の一例を説明する図である。
【図１０】第３の実施の形態に係るＭＣＰ及びＭＣＰを用いた半導体装置の形成方法の一例を説明する図（その１）である。
【図１１】第３の実施の形態に係るＭＣＰ及びＭＣＰを用いた半導体装置の形成方法の一例を説明する図（その２）である。
【図１２】第３の実施の形態に係るＭＣＰ及びＭＣＰを用いた半導体装置の形成方法の一例を説明する図（その３）である。
【図１３】第４の実施の形態に係るビアターミナルチップの形成方法の一例を説明する図である。
【図１４】第４の実施の形態に係るＭＣＰ及びＭＣＰを用いた半導体装置の形成方法の一例を説明する図（その１）である。
【図１５】第４の実施の形態に係るＭＣＰ及びＭＣＰを用いた半導体装置の形成方法の一例を説明する図（その２）である。
【図１６】第４の実施の形態に係るＭＣＰ及びＭＣＰを用いた半導体装置の形成方法の一例を説明する図（その３）である。
【図１７】第５の実施の形態に係る半導体装置の平面レイアウトを説明する図である。
【図１８】第６の実施の形態に係る半導体装置の一例を示す図である。
【図１９】電子装置の一例を示す図である。
【発明を実施するための形態】
【００１２】
まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る半導体装置の一例を示す図である。図１には、第１の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
【００１３】
図１に示す半導体装置（ＭＣＰ）１０は、半導体チップ１１及び半導体チップ１２、並びにビアターミナルチップ１３を備えている。ビアターミナルチップ１３は、複数の貫通ビア１３ａを有している。
【００１４】
半導体チップ１１、半導体チップ１２及びビアターミナルチップ１３は、樹脂層（絶縁層）１４内に設けられている。樹脂層１４には、例えば、エポキシ樹脂が用いられる。尚、樹脂層１４には、エポキシ樹脂のほか、フェノール樹脂、メラミン樹脂、尿素樹脂、不飽和ポリエステル樹脂、アルキド樹脂、ポリウレタン樹脂、ポリイミド樹脂等の材料が用いられてもよい。また、樹脂層１４には、シリカ等の非導電性のフィラーが含まれてもよい。
【００１５】
半導体チップ１１及び半導体チップ１２は、各々の回路面（電極パッド配設面）１１ａ及び回路面（電極パッド配設面）１２ａの向きを揃えて、ビアターミナルチップ１３と共に、樹脂層１４内に設けられている。半導体チップ１１、半導体チップ１２及びビアターミナルチップ１３は、回路面１１ａ及び回路面１２ａ、並びに貫通ビア１３ａの一端が樹脂層１４の一方の面（表面）１４ａから露出するように、樹脂層１４内に設けられている。
【００１６】
樹脂層１４の表面１４ａには、配線層１５が設けられている。配線層１５は、半導体チップ１１（回路面１１ａ）と、ビアターミナルチップ１３の貫通ビア１３ａのうち少なくとも１つを電気的に接続する配線部１５ａを含む。更に、配線層１５は、半導体チップ１２（回路面１２ａ）と、ビアターミナルチップ１３の貫通ビア１３ａのうち少なくとも１つを電気的に接続する配線部１５ｂを含む。配線部１５ａ及び配線部１５ｂは、酸化シリコンやポリイミド等を用いた絶縁部１５ｃで覆われている。配線部１５ａ及び配線部１５ｂは、各々の一部が絶縁部１５ｃから露出し、その露出部分には、半導体装置１０の外部接続端子として、配線部１５ａ及び配線部１５ｂに電気的に接続されたバンプ１６が設けられている。尚、バンプ１６には、ボール若しくはポスト又はそれらを組み合わせたもの等、様々な形態を採用し得る。
【００１７】
ＭＣＰ１０において、ビアターミナルチップ１３は、例えば、その本体部１３ｂにシリコン（Ｓｉ）を用い、Ｓｉ貫通ビア（Through Silicon Via；ＴＳＶ）形成技術によって貫通ビア１３ａを形成したものを用いることができる。貫通ビア１３ａには、銅（Ｃｕ）等の金属材料を用いることができる。尚、本体部１３ｂには、Ｓｉに限らず、他の半導体、化合物半導体、酸化物、化合物、樹脂等、様々な材料を用いることが可能である。また、貫通ビア１３ａは、ＴＳＶ形成技術に限らず、例えば、貫通ビアを含むインターポーザ（中継基板）の形成に用いられるような様々な形成技術を用いることが可能である。
【００１８】
ＭＣＰ１０は、ビアターミナルチップ１３の貫通ビア１３ａを利用して電子素子上に積層して実装することができる。
図２は第１の実施の形態に係る半導体装置の一例を示す図である。図２（Ａ）は第１の実施の形態に係る半導体装置の第１構成例の要部断面模式図、図２（Ｂ）は第１の実施の形態に係る半導体装置の第２構成例の要部断面模式図である。
【００１９】
図２（Ａ）には、ＭＣＰ１０を半導体チップ（電子素子）２１上に実装した半導体装置２０ａを例示している。半導体チップ２１の回路面（電極パッド配設面）２１ａ上には、半導体チップ２１に電気的に接続された配線部２２ｄを含む配線層２２が設けられている。配線部２２ｄは、酸化シリコンやポリイミド等を用いた絶縁部２２ｃで覆われている。この配線層２２の配線部２２ｄに、バンプ２３を介して、ＭＣＰ１０の貫通ビア１３ａが電気的に接続されている。半導体チップ２１上の配線層２２と、ＭＣＰ１０との間には、アンダーフィル樹脂等の接着層２４が充填されている。また、図２（Ｂ）には、貫通ビア１３ａが、バンプを介さずに配線層２２に電気的に接続された半導体装置２０ｂを例示している。
【００２０】
このように、半導体装置２０ａ及び半導体装置２０ｂでは、半導体チップ２１とＭＣＰ１０とが積層される。そして、半導体チップ２１と、ＭＣＰ１０の半導体チップ１１及び半導体チップ１２とが、ビアターミナルチップ１３の貫通ビア１３ａを用いて電気的に接続される。
【００２１】
尚、図１及び図２には、ＭＣＰ１０内に２つの半導体チップ１１及び半導体チップ１２、並びに１つのビアターミナルチップ１３を設けた例を示したが、ＭＣＰ１０には、３つ以上の半導体チップ、２つ以上のビアターミナルチップが含まれていてもよい。
【００２２】
図３は第１の実施の形態に係る半導体装置の一例を示す図である。図３には、第１の実施の形態に係る半導体装置の別例の要部斜視図を模式的に図示している。
図３には、半導体チップ１１及び半導体チップ１２のほか、半導体チップ１７及び半導体チップ１８、更に、複数のビアターミナルチップ１３を含むＭＣＰ１０を例示している。このようなＭＣＰ１０が半導体チップ２１上に実装され、例えば半導体装置２０ａが構成されている。尚、図３では、便宜上、上記の樹脂層１４、配線層１５の絶縁部１５ｃ及び配線部１５ａ，１５ｂの一部、バンプ１６、接着層２４の図示を省略している。
【００２３】
このように、図３に示す半導体装置２０ａでは、樹脂層１４内に半導体チップ１１、半導体チップ１２、半導体チップ１７及び半導体チップ１８の４つの半導体チップが設けられ、それらの各間隙又は周囲に、複数のビアターミナルチップ１３が設けられている。ビアターミナルチップ１３には、信号用ビアターミナルチップ１３Ａのほか、信号用ビアターミナルチップ１３Ａの貫通ビア１３Ａａよりも大きな径の貫通ビア１３Ｂａを有する電源用ビアターミナルチップ１３Ｂを設けることができる。
【００２４】
尚、この図３には、ＭＣＰ１０の貫通ビア１３ａが半導体チップ２１上の配線層２２にバンプ２３を介して電気的に接続される半導体装置２０ａ（図２（Ａ））の構成例を示した。このほか、貫通ビア１３ａがバンプ２３を介さずに配線層２２に電気的に接続される半導体装置２０ｂ（図２（Ｂ））も、同様の構成とすることができる。
【００２５】
また、ここでは、半導体チップ２１上にＭＣＰ１０が実装された半導体装置２０ａ及び半導体装置２０ｂについて述べた。このほか、ＭＣＰ１０は、上記のような半導体チップ２１に限らず、半導体チップを内蔵するパッケージ部品や基板部品、他のＭＣＰ等の電子素子にも同様に実装可能である。また、上記のような半導体装置２０ａ及び半導体装置２０ｂを、更に別の電子素子上に積層して実装することも可能である。
【００２６】
以上述べたように、ＭＣＰ１０では、樹脂層１４内に、貫通ビア１３ａ（１３Ａａ，１３Ｂａ）を有するビアターミナルチップ１３を設ける。ＭＣＰ１０では、樹脂層１４自体に貫通ビアを形成したり、半導体チップ１１や半導体チップ１２自体に貫通ビア（ＴＳＶ）を形成したりすることを要しない。
【００２７】
ここで、比較のため、上記のようなビアターミナルチップ１３を用いない、別形態の半導体装置について述べる。
図４は別形態の半導体装置の一例を示す図である。図４（Ａ）は別形態の半導体装置の要部断面模式図、図４（Ｂ）は別形態の半導体装置の斜視模式図である。
【００２８】
図４（Ａ），（Ｂ）に示す半導体装置１２０は、エポキシ樹脂等を用いた樹脂層１１４内に、複数の半導体チップ、ここでは一例として２つの半導体チップ１１１及び半導体チップ１１２が設けられたＭＣＰ１１０を有している。このＭＣＰ１１０には、その樹脂層１１４に、樹脂層１１４を貫通する複数の貫通ビア（樹脂貫通ビア）１１３ａが設けられている。樹脂貫通ビア１１３ａは、樹脂層１１４上に設けられる配線層１１５の、絶縁部１１５ｃ内の配線部１１５ｄによって、半導体チップ１１１及び半導体チップ１１２に電気的に接続されている。配線部１１５ｄには、バンプ１１６が設けられている。このようなＭＣＰ１１０が、電子素子１２１上に接着層１２４を介して積層され、例えばバンプ１２３によって電子素子１２１に電気的に接続されて、半導体装置１２０が構成されている。尚、図４（Ｂ）では、便宜上、図４（Ａ）に示した樹脂層１１４、配線層１１５の絶縁部１１５ｃ及び配線部１１５ｄの一部、バンプ１１６、接着層１２４の図示を省略している。
【００２９】
半導体装置１２０では、上記のビアターミナルチップ１３は用いられず、樹脂層１１４内に樹脂貫通ビア１１３ａが形成される。樹脂貫通ビア１１３ａの形成方法としては、例えば、次のような方法がある。ここで、樹脂貫通ビア１１３ａの形成方法の一例を、図５を参照して説明する。
【００３０】
まず、支持体２００上の所定領域に半導体チップ１１１及び半導体チップ１１２を配置し（図５（Ａ））、その支持体２００上に樹脂層１１４を形成して、半導体チップ１１１及び半導体チップ１１２を樹脂層１１４内に埋め込む（図５（Ｂ））。樹脂層１１４は、加熱や光の照射によって硬化される。このように樹脂層１１４内に半導体チップ１１１及び半導体チップ１１２が埋め込まれた状態で、その樹脂層１１４に対し、樹脂貫通ビア１１３ａの形成が行われる（図５（Ｃ））。樹脂貫通ビア１１３ａは、樹脂層１１４の孔開け加工後、その孔に導電材料を充填することで形成される。尚、樹脂貫通ビア１１３ａの形成は、樹脂層１１４から支持体２００を分離する前又は分離した後に行うことが可能であり、また、樹脂層１１４から支持体２００を分離して更に配線層１１５を形成した後に行うことも可能である。
【００３１】
樹脂層１１４の孔開け加工には、レーザ加工技術やエッチング技術が用いられ得る。しかし、これらの技術では、樹脂層１１４の孔開け加工が困難な場合がある。
例えば、レーザを用いる方法では、樹脂層１１４の材料が比較的熱に弱い場合、レーザ照射時に発生する熱により、樹脂層１１４の劣化や変形が起こり得る。それにより、樹脂層１１４の所定の位置に所定の径の孔を形成することができず、高精度に所望の配置密度で樹脂貫通ビア１１３ａを形成することができない恐れがある。また、樹脂層１１４に対しては反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）を行うことが難しく、特に樹脂層１１４にフィラーが含まれているような場合にはＲＩＥが難しくなる。エッチング技術でも、樹脂層１１４に対しては、所定の位置に所定の径の孔を形成することができず、高精度に所望の配置密度で樹脂貫通ビア１１３ａを形成することができない恐れがある。
【００３２】
このほか、樹脂層１１４が比較的厚い場合には、形成する樹脂貫通ビア１１３ａのアスペクト比が高くなるため、高精度な樹脂貫通ビア１１３ａの形成が難しかったり、信頼性の高い樹脂貫通ビア１１３ａの形成が難しかったりする場合がある。また、孔開け加工に用いる手法や、樹脂層１１４に用いる材料によっては、小さな径の孔や樹脂貫通ビア１１３ａの形成が難しかったり、１層の樹脂層１１４に異なる径の孔や樹脂貫通ビア１１３ａの形成が難しかったりする場合がある。更に、１層の樹脂層１１４に異なる径の孔を形成しても、それら径の異なる孔への導電材料の充填を良好に行うことができない場合がある。或いは、このような点を回避して高精度な孔開けや樹脂貫通ビア１１３ａの形成を行うために、プロセスの工数やコストが増加してしまう場合がある。
【００３３】
形成される複数の樹脂貫通ビア１１３ａの精度低下は、図４のような半導体装置１２０を形成するうえで、電子素子１２１との接続不良を招く等の問題を生じさせる可能性がある。
【００３４】
これに対し、上記のＭＣＰ１０では、半導体チップ１１，１２，１７，１８と共に樹脂層１４内に設けられるビアターミナルチップ１３に貫通ビア１３ａ（１３Ａａ，１３Ｂａ）が設けられる。即ち、詳細は後述するが、貫通ビア１３ａが形成された、又は形成されるビアターミナルチップ１３を、半導体チップ１１，１２，１７，１８と共に支持体上に配置し、それらを樹脂層１４内に埋め込み、その後、支持体を分離する等してＭＣＰ１０を得る。このように、ＭＣＰ１０では、樹脂層１４に樹脂貫通ビアを形成せず、貫通ビア１３ａが設けられるビアターミナルチップ１３を樹脂層１４内に設けることで、上記のような樹脂層１１４の孔開け加工時等に生じ得る事態を回避することが可能になる。
【００３５】
例えば、ビアターミナルチップ１３の本体部１３ｂにＳｉを用い、ＴＳＶ形成技術を用いて貫通ビア１３ａを形成する場合には、良好な形状の孔及び貫通ビア１３ａを、所定の位置に所定の径で高精度に形成することができる。更に、上記の図５のようにして樹脂貫通ビア１１３ａを形成する場合に比べて、より低コストで貫通ビア１３ａを形成することができる。
【００３６】
また、ＭＣＰ１０では、貫通ビア１３ａが設けられるビアターミナルチップ１３が、半導体チップ１１，１２，１７，１８とは別のプロセスで用意され、半導体チップ１１，１２，１７，１８と共に樹脂層１４内に埋め込まれる。そのため、ビアターミナルチップ１３は、所定の半導体チップ間や所定の半導体チップの周囲等、樹脂層１４内の適切な任意の位置に配置することができる。貫通ビア１３ａと半導体チップ１１，１２，１７，１８との電気的接続は、配線層１５により行う。
【００３７】
上下方向の電気的接続を行うためには、半導体チップの内部にＴＳＶを設ける方法も考えられる。しかし、ＴＳＶを内部に設けることで半導体チップの電気的特性が損なわれる恐れが生じたり、ＴＳＶを設けるために半導体チップ自体を新たに設計する必要性が生じたりする。これに対し、ビアターミナルチップ１３を設ける手法では、用いる半導体チップをＭＣＰ１０用に別途設計することを要せず、用いる半導体チップの電気的特性への影響も抑えられる。ビアターミナルチップ１３を用いることで、市場や顧客のニーズに応じたシステム（ＭＣＰ１０）を、ＳＯＣ（System On Chip）のような形態に比べ、短期間に且つ低コストで、迅速に実現することが可能になる。
【００３８】
また、ビアターミナルチップ１３を複数設ける場合には、各ビアターミナルチップ１３に設ける貫通ビア１３ａの径を、それぞれ設定することができる。そのため、ビアターミナルチップ１３として、上記の信号用ビアターミナルチップ１３Ａと電源用ビアターミナルチップ１３Ｂのように、貫通ビア１３ａ（１３Ａａ，１３Ｂａ）の径が異なるものを、１層の樹脂層１４内に設けることができる。このように、ビアターミナルチップ１３を用いることで、樹脂貫通ビア１１３ａを形成する際には困難であった、異なる径の貫通ビア１３ａを、１層の樹脂層１４内に容易に設けることができる。
【００３９】
また、ＭＣＰ１０のように、樹脂層１４内にビアターミナルチップ１３を設ける場合には、その分、ＭＣＰ１０に含まれる樹脂の量を減少させることが可能になる。
ここで、例えば、上記の図５（Ａ），（Ｂ）のように、支持体２００上に半導体チップ１１１及び半導体チップ１１２を配置し、それらを樹脂層１１４に埋め込み、樹脂層１１４を硬化した場合を想定する。
【００４０】
この場合、樹脂層１１４には、樹脂の硬化収縮に伴う応力が発生し、樹脂層１１４から支持体２００を分離した時に、図６のように、半導体チップ１１１及び半導体チップ１１２が埋め込まれた樹脂層１１４（樹脂基板）に反り等の変形が生じ得る。樹脂基板の片面側に半導体チップ１１１及び半導体チップ１１２が埋め込まれている場合は、その厚み方向に非対称の配置であるために、硬化後室温に戻して上記支持体２００を分離したときに、反り等の変形が生じ易くなる。例えば、熱硬化樹脂は、硬化により０．数％〜数％の熱収縮を生じるが、樹脂基板の熱収縮は、基板サイズが小さくなる、基板厚さが変化する、チップ間距離が狭まる等の事態を招き得る。樹脂基板にこのような事態が生じると、その後、樹脂層１１４上に配線層１１５を形成する際、高精度に配線部１１５ｄを形成したり電気的に接続したりすることができないことが起こり得る。樹脂基板の変形は、この配線層１１５の形成時や、更にその後のＭＣＰ１１０の実装（リフロー）時に加えられる熱によっても起こり得る。
【００４１】
尚、このような樹脂基板の変形を抑えるために、樹脂層１１４のガラス転位点（Ｔｇ）を上げる、高温弾性率を上げる等の方法も考えられるが、これらの方法だけでは高精度な配線層を形成するうえで必ずしも充分ではない。また、半導体チップの側面にヤング率の大きく異なる樹脂材料を用いることで、上記のような反り等の変形を抑える方法も考えられている。しかし、ヤング率が大きく異なる樹脂材料は、熱膨張係数（ＣＴＥ）も大きく異なってくる。例えば、ヤング率が１００ＭＰａと１４ＧＰａという１４０倍異なる樹脂材料では、熱膨張係数が１０ｐｐｍ／℃と１２５ｐｐｍ／℃と１２倍以上も異なってくる。仮に、樹脂基板の厚さが８００μｍで、２００℃の温度変化が生じた場合には、両樹脂材料の厚さには１８．４μｍもの差が生じることになる。製造工程における２００℃程度の温度変化は充分生じる可能性があるため、樹脂基板内にこのようにヤング率の大きく異なる樹脂材料を含めることは得策とは言えない。
【００４２】
一方、上記のＭＣＰ１０では、樹脂層１４内にビアターミナルチップ１３を設けることで、それを設けない場合に比べて、また、樹脂層１４自体に貫通ビアを形成する場合に比べて、ＭＣＰ１０内の樹脂量を減らすことができる。そのため、ＭＣＰ１０或いはＭＣＰ１０を用いた半導体装置の製造過程で樹脂層１４の硬化収縮による反り等の変形が生じるのを抑えることができる。
【００４３】
次に、第２の実施の形態について説明する。
図７は第２の実施の形態に係る半導体装置の一例を示す図である。図７には、第２の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
【００４４】
図７に示す半導体装置（ＭＣＰ）３０は、樹脂層１４内に設けられた半導体チップ１１及び半導体チップ３１を有している。この第２の実施の形態に係るＭＣＰ３０では、一方の半導体チップ３１に複数の貫通ビア３１ａ（ここでは２つの貫通ビア３１ａを図示）が設けられ、上記のようなビアターミナルチップ１３を設けていない点で、第１の実施の形態に係るＭＣＰ１０と相違する。
【００４５】
貫通ビア３１ａは、ＴＳＶ形成技術により、半導体チップ３１に形成することができる。半導体チップ３１は、それに並設される半導体チップ１１側の端部に、貫通ビア３１ａの形成用の領域（ビアターミナル領域）３０ａを有している。半導体チップ３１は、上記第１の実施の形態で述べた半導体チップ１２に相当する機能を有している。半導体チップ３１は、ビアターミナル領域３０ａと共に、上記の半導体チップ１２に相当する機能を有する領域（チップ機能領域）３０ｂを有している。
【００４６】
半導体チップ１１及び半導体チップ３１は、各々の回路面１１ａ及び回路面３１ｂの向きを揃えて樹脂層１４内に設けられている。半導体チップ１１及び半導体チップ３１は、回路面１１ａ及び回路面３１ｂが樹脂層１４の表面１４ａから露出するように、樹脂層１４内に設けられている。
【００４７】
樹脂層１４上には、配線部１５ａ及び配線部１５ｂ、並びにそれらを覆う絶縁部１５ｃを含む配線層１５が設けられている。配線部１５ａは、半導体チップ１１と、半導体チップ３１のビアターミナル領域３０ａに設けられた貫通ビア３１ａのうち少なくとも１つを電気的に接続する。配線部１５ｂは、半導体チップ３１のチップ機能領域３０ｂと、ビアターミナル領域３０ａに設けられた貫通ビア３１ａのうち少なくとも１つを電気的に接続する。配線部１５ａ及び配線部１５ｂには、バンプ１６が設けられている。
【００４８】
このようにＭＣＰ３０では、樹脂層１４内に設けられる半導体チップ３１にビアターミナル領域３０ａが設けられ、そのビアターミナル領域３０ａに複数の貫通ビア３１ａが設けられる。そして、半導体チップ１１は、配線部１５ａを介して、ビアターミナル領域３０ａの貫通ビア３１ａに電気的に接続され、半導体チップ３１は、そのチップ機能領域３０ｂが、配線部１５ｂを介して、ビアターミナル領域３０ａの貫通ビア３１ａに電気的に接続される。
【００４９】
このようなＭＣＰ３０によっても、上記図５で述べたような樹脂層１１４の孔開け加工時等に生じ得る事態を回避し、良好な形状の貫通ビア３１ａを、所定の位置に所定の径で高精度に形成することができる。
【００５０】
また、ここでは、半導体チップ１１と、貫通ビア３１ａを有する半導体チップ３１の、２つを例示したが、この半導体チップ３１の貫通ビア３１ａとは異なる径の貫通ビアをビアターミナル領域に設けた半導体チップを、樹脂層１４内に設けることもできる。例えば、電源用のように、より大きな径の貫通ビアをそのビアターミナル領域に設けた半導体チップを、半導体チップ１１及び半導体チップ３１と共に樹脂層１４内に設けたＭＣＰとすることも可能である。
【００５１】
また、ＭＣＰ３０では、半導体チップ３１に、貫通ビア３１ａが形成されるビアターミナル領域３０ａを設けることで、それを設けない場合に比べて、また、樹脂層１４自体に貫通ビアを形成する場合に比べて、ＭＣＰ３０内の樹脂量を減らすことができる。そのため、ＭＣＰ３０或いはＭＣＰ３０を用いた半導体装置の製造過程で樹脂層１４の硬化収縮による反り等の変形を抑えることができる。
【００５２】
ＭＣＰ３０は、ビアターミナル領域３０ａの貫通ビア３１ａを利用して電子素子上に積層して実装することができる。
図８は第２の実施の形態に係る半導体装置の一例を示す図である。図８（Ａ）は第２の実施の形態に係る半導体装置の第１構成例の要部断面模式図、図８（Ｂ）は第２の実施の形態に係る半導体装置の第２構成例の要部断面模式図である。
【００５３】
図８（Ａ）には、ＭＣＰ３０を半導体チップ２１上に実装した半導体装置２０ｃを例示している。半導体チップ２１の回路面２１ａ上には、半導体チップ２１に電気的に接続された配線部２２ｄを含む配線層２２が設けられている。この配線層２２の配線部２２ｄに、バンプ２３を介して、ＭＣＰ３０の半導体チップ３１のビアターミナル領域３０ａに設けられた貫通ビア３１ａが、電気的に接続されている。半導体チップ２１上の配線層２２と、ＭＣＰ３０との間には、接着層２４が充填されている。また、図８（Ｂ）には、貫通ビア３１ａが、バンプを介さずに配線層２２に電気的に接続された半導体装置２０ｄを例示している。
【００５４】
このように、半導体装置２０ｃ及び半導体装置２０ｄでは、半導体チップ２１とＭＣＰ３０とが積層される。そして、半導体チップ２１と、ＭＣＰ３０の半導体チップ１１及び半導体チップ３１のチップ機能領域３０ｂとが、ビアターミナル領域３０ａの貫通ビア３１ａを用いて電気的に接続される。
【００５５】
尚、ＭＣＰ３０には、３つ以上の半導体チップが含まれていてもよい。また、ＭＣＰ３０は、上記のような半導体チップ２１のほか、半導体チップを内蔵するパッケージ部品や基板部品、他のＭＣＰ等の電子素子にも同様に実装可能である。また、上記のような半導体装置２０ｃ及び半導体装置２０ｄを、更に別の電子素子上に積層して実装することも可能である。
【００５６】
以上、ＭＣＰ１０及びそれを用いた半導体装置２０ａ及び半導体装置２０ｂ（第１の実施の形態）、並びに、ＭＣＰ３０及びそれを用いた半導体装置２０ｃ及び半導体装置２０ｄ（第２の実施の形態）について説明した。
【００５７】
続いて、上記のようなＭＣＰ及びそれを用いた半導体装置の形成方法の例を、第３の実施の形態及び第４の実施の形態として、詳細に説明する。
まず、第３の実施の形態について説明する。
【００５８】
はじめに、第３の実施の形態に係るビアターミナルチップの形成方法について述べる。
図９は第３の実施の形態に係るビアターミナルチップの形成方法の一例を説明する図である。図９（Ａ）〜（Ｅ）は第３の実施の形態に係るビアターミナルチップの各形成工程の要部断面模式図である。
【００５９】
図９（Ａ）に示すように、Ｓｉのウエハ４０の表面に、貫通ビアを形成する領域に開口部４１ａを有するレジストパターン４１を形成する。レジストパターン４１の膜厚は、例えば１０μｍとされる。開口部４１ａの径（開口径）は、例えば２０μｍとされる。
【００６０】
次いで、図９（Ｂ）に示すように、レジストパターン４１をマスクにしてウエハ４０のエッチングを行い、貫通ビアを形成するビアホール４２を形成する。ビアホール４２は、その径を２０μｍとし、深さを２００μｍとすることができる。ビアホール４２は、ドライエッチングにより形成することができる。ウエハ４０のドライエッチングには、六フッ化硫黄（ＳＦ6）と八フッ化ブテン（Ｃ4Ｆ8）の混合ガスを用いることができる。その場合、ドライエッチングは、ガス圧０．１Ｔｏｒｒ、投入電力５００Ｗの条件で行うことができる。ウエハ４０のエッチングレートは、例えば２０μｍ／ｍｉｎに設定される。エッチングの終点は、エッチング時間でコントロールすることができる。ビアホール４２の形成後、レジストパターン４１は除去される。
【００６１】
次いで、ウエハ４０の表面にライナー層及びシード層を形成する。ライナー層にはチタン（Ｔｉ）を用いることができ、シード層にはＣｕを用いることができる。ライナー層及びシード層は、物理スパッタ法を用いて形成することができる。例えば、ライナー層を膜厚２０ｎｍで形成し、シード層を膜厚１００ｎｍで形成する。ライナー層及びシード層の形成に続き、めっき層を形成する。めっき層は、Ｃｕを電解めっき法により堆積して形成することができる。電解めっきには、所望のレジストパターンを形成してその開口部にめっきを行うセミアディティブ法を用いることができる。電解めっきは、例えば膜厚１０μｍで行うことができ、このとき、径２０μｍ、深さ２００μｍのビアホール４２は、充分めっき層で満たされるようになる。その後、ＣＭＰ（Chemical Mechanical Polishing）等でウエハ４０上面の余分なライナー層、シード層及びめっき層を除去する。その後、ＴＥＯＳ（Tetra Ethoxy Silane）等を用いて膜厚２μｍの絶縁膜を形成し、バンプホールの開口パターニングを行い、バンプを形成するようにしてもよい。このようにして、図９（Ｃ）に示すような、ビア４３が形成されたウエハ４０を得る。
【００６２】
次いで、図９（Ｄ）に示すように、ウエハ４０のバックグラインディングを行う。このバックグラインディングにより、ウエハ４０を例えば厚さ２００μｍ程度まで薄くし、ウエハ４０の裏面からビア４３を露出させる。これにより、ウエハ４０を貫通するビア（貫通ビア）４３が形成される。Ｓｉのウエハ４０への貫通ビア４３（ＴＳＶ）の形成は、所定の位置に所定の径で、高精度に行うことができる。
【００６３】
次いで、図９（Ｅ）に示すように、ウエハ４０のダイシングを行い、貫通ビア４３を含むビアターミナルチップ４４に個片化し、個々のビアターミナルチップ４４を得る。
尚、ビアターミナルチップ４４の形成方法は、上記の例に限定されるものではない。上記のビアホール４２（貫通ビア４３）の径、深さの値は、上記の例に限定されるものではない。上記の例では、Ｓｉのウエハ４０を用いてビアターミナルチップ４４を形成するようにしたが、他の半導体ウエハや化合物半導体ウエハ、酸化物、化合物、樹脂等の基板を用いることもできる。上記の例では、Ｃｕを主体とする貫通ビア４３を例示したが、ビアホール４２を埋め込む材料はＣｕには限定されない。埋め込み方法もめっき法には限定されない。
【００６４】
続いて、第３の実施の形態に係るＭＣＰ及びＭＣＰを用いた半導体装置の形成方法について述べる。
図１０〜図１２は第３の実施の形態に係るＭＣＰ及びＭＣＰを用いた半導体装置の形成方法の一例を説明する図である。図１０（Ａ）〜（Ｃ）は第３の実施の形態に係る疑似ウエハ形成工程の要部断面模式図、図１１（Ａ）〜（Ｃ）は第３の実施の形態に係る疑似ウエハ積層工程の要部断面模式図、図１２（Ａ），（Ｂ）は第３の実施の形態に係る再配線工程の要部断面模式図である。尚、図１０〜図１２では、１つのビアターミナルチップ４４と、それを挟む一対の半導体チップ５１及び半導体チップ５２（いずれも一部を図示）とが配置される領域に着目して、半導体装置の形成方法の一例を説明する。
【００６５】
上記のようなビアターミナルチップ４４とは別のプロセスで、半導体チップ５１及び半導体チップ５２が用意される。半導体チップ５１及び半導体チップ５２は、バックグラインディングにより、ビアターミナルチップ４４と同等の厚さ、上記の例では２００μｍ程度まで、薄くされる。半導体チップ５１及び半導体チップ５２には、例えば、平面サイズが３ｍｍ×５ｍｍのものを用いることができる。
【００６６】
予め用意された半導体チップ５１及び半導体チップ５２を、図１０（Ａ）に示したように、支持基板７０ａ上に接着層７０ｂが設けられた支持体７０上の、所定の位置に、それぞれ配置（仮接着）する。支持基板７０ａには、ガラス基板を用いることができる。接着層７０ｂには、熱可塑性の樹脂を用いることができる。そして、配置した半導体チップ５１と半導体チップ５２の間に、それぞれから１ｍｍの間隙を設けてビアターミナルチップ４４を配置（仮接着）する。ビアターミナルチップ４４には、例えば、平面サイズが３ｍｍ×１ｍｍのものを用いることができる。半導体チップ５１及び半導体チップ５２、ビアターミナルチップ４４の配置には、ダイボンダーを用いることができる。
【００６７】
支持体７０上に半導体チップ５１及び半導体チップ５２並びにビアターミナルチップ４４を配置した後は、図１０（Ｂ）に示すように、これらを樹脂層５３で埋め込み、封止する。樹脂層５３は、例えば、支持体７０の周りに型枠を設け、その型枠内に、エポキシ樹脂等の樹脂を流し込むことにより形成される。流し込んだ樹脂は、例えば、スキージ等で余分な樹脂が除去され、平坦化される。そして、流し込んだ樹脂を、その硬化温度に加熱し、硬化させる。
【００６８】
尚、樹脂層５３は、スピンコート法やスプレー法を用いて形成してもよい。樹脂層５３の材料には、エポキシ樹脂のほか、フェノール樹脂、メラミン樹脂、尿素樹脂、不飽和ポリエステル樹脂、アルキド樹脂、ポリウレタン樹脂、ポリイミド樹脂等の熱硬化型樹脂を主成分とする樹脂を用いることができる。樹脂層５３には、シリカ等の非導電性フィラーが含まれていてもよい。型枠の、樹脂を流し込む空間は、型枠内に樹脂の未充填領域が形成されるのを抑えるために、断面台形状としてもよい。
【００６９】
硬化後に得られる樹脂層５３には、その硬化収縮により、約２μｍのリセスが生じ得る。樹脂層５３の形成後は、バックグラインディングを行ってリセス部分を取り除き、図１０（Ｃ）に示すように、樹脂層５３の表面を平坦化する。更に、この樹脂層５３のバックグラインディングにより、図１０（Ｃ）に示したように、ビアターミナルチップ４４の貫通ビア４３を樹脂層５３から露出させる。バックグラインディング量は、例えば５μｍとされる。これにより、支持体７０上で樹脂層５３に埋め込まれた半導体チップ５１及び半導体チップ５２並びにビアターミナルチップ４４を含む疑似ウエハ（樹脂モールド基板、チップ内蔵基板）５４を得る。
【００７０】
また、このような疑似ウエハ５４とは別のプロセスにより、図１１（Ａ）に示すような、半導体チップ６１が搭載され配線層（再配線層）６２が形成されたウエハ（デバイスウエハ）６０が用意される。半導体チップ６１上の配線層６２は、絶縁部６２ｃ内に配線部６２ｄを含み、配線部６２ｄは、半導体チップ６１に電気的に接続される。
【００７１】
このようなデバイスウエハ６０上に、上記のようにして得た疑似ウエハ５４を積層する。疑似ウエハ５４には、樹脂層５３の平坦化後、その樹脂層５３から露出するビアターミナルチップ４４の貫通ビア４３上にバンプ６３が形成される。疑似ウエハ５４は、デバイスウエハ６０上に積層され、その後リフローが施され、それにより、疑似ウエハ５４の貫通ビア４３と、デバイスウエハ６０の配線部６２ｄとが、バンプ６３を介して、電気的に接続される。積層後の疑似ウエハ５４とデバイスウエハ６０の間には、図１１（Ｂ）に示すように、アンダーフィル樹脂等の接着層６４が充填される。
【００７２】
尚、接着層６４は、疑似ウエハ５４とデバイスウエハ６０の、バンプ６３を介した電気的接続の後に、両ウエハ間の間隙に充填することができる。このほか、予めバンプ６３を形成した疑似ウエハ５４を、予め接着層６４を設けたデバイスウエハ６０上に積層してもよい。その際は、疑似ウエハ５４側のバンプ６３を、半導体チップ６１側の接着層６４を貫通させて配線部６２ｄに接触させ、両者を電気的に接続させる。
【００７３】
上記のようにして疑似ウエハ５４をデバイスウエハ６０上に積層して実装した後は、図１１（Ｃ）に示すように、疑似ウエハ５４とデバイスウエハ６０の積層体から支持体７０を分離する（デボンド）。このデボンドは、接着層７０ｂに熱可塑性樹脂を用いている場合であれば、その軟化温度以上に加熱してスライドオフすることで、疑似ウエハ５４とデバイスウエハ６０の積層体と、支持体７０とを分離する（スライドオフ法）。
【００７４】
スライドオフ後の疑似ウエハ５４の反りは、例えば、直径２００ｍｍサイズの疑似ウエハ５４の場合で１０μｍ程度であり、以後のウエハプロセス（例えば後述の再配線層形成プロセス）を精度良く実施するのに足る値に抑えられる。疑似ウエハ５４では、樹脂層５３内に、半導体チップ５１及び半導体チップ５２に加え、ビアターミナルチップ４４が内蔵されていることで、疑似ウエハ５４内の樹脂量が抑えられ、このような反りの抑制効果が得られる。
【００７５】
支持体７０の分離後は、図１２（Ａ）に示すように、絶縁膜及び導電膜の形成、フォトリソグラフィ技術を用いたパターニングにより、絶縁部５５ｃ内に配線部５５ａ及び配線部５５ｂを設けた配線層（再配線層）５５を形成する。配線層５５は、ウエハレベルのプロセスにより形成される。配線部５５ａは、半導体チップ５１と、ビアターミナルチップ４４の所定の貫通ビア４３とを電気的に接続するパターンとして形成される。配線部５５ｂは、半導体チップ５２と、ビアターミナルチップ４４の所定の貫通ビア４３とを電気的に接続するパターンとして形成される。
【００７６】
次いで、図１２（Ｂ）に示すように、配線層５５の配線部５５ａ及び配線部５５ｂの一部が絶縁部５５ｃから露出するようにバンプホールが形成され、そこにバンプ５６が設けられる。これにより、半導体チップ５１及び半導体チップ５２並びにビアターミナルチップ４４を内蔵する樹脂層５３とその上に設けられた配線層５５及びバンプ５６を有するＭＣＰ５０ａが、デバイスウエハ６０上に積層された構造体が得られる。
【００７７】
このようにして配線層５５及びバンプ５６の形成まで行ったウエハレベルの構造体は、所定の位置でダイシングされ、個々の半導体装置に個片化される。以上のようにして形成される半導体装置について、配線層５５内の配線部５５ａ及び配線部５５ｂの変形、断線等は認められず、良好な電気的接続が実現されることを確認した。
【００７８】
尚、この第３の実施の形態では、疑似ウエハ５４を、搬送時やデバイスウエハ６０への実装時といった形成プロセスの間の破損等を抑えて取り扱うために、支持体７０（支持基板７０ａ）にガラス基板を用いることを例示した。このほか、形成プロセスの間、疑似ウエハ５４を一定の強度に保つことができるものであれば、樹脂製基板等、支持体７０に用いる材料は特に限定されない。
【００７９】
また、疑似ウエハ５４自体に、形成プロセスで取り扱ううえで一定の強度が確保されている場合には、疑似ウエハ５４の形成後、デバイスウエハ６０への実装前に、スライドオフ法等で支持体７０を疑似ウエハ５４から分離しても構わない。
【００８０】
また、ここでは疑似ウエハ５４とデバイスウエハ６０を積層し実装する形態（所謂Wafer to Waferの実装形態）を例示した。このほか、疑似ウエハ５４（図１０（Ｃ））のデバイスウエハ６０への実装前に、まず疑似ウエハ５４上に配線層５５及びバンプ５６を形成し、それをダイシングによりチップに個片化する。そして、個片化したチップをデバイスウエハ６０上の所定の位置に積層し実装する。このような形態（所謂Chip to Waferの実装形態）を採用することもできる。
【００８１】
また、ＭＣＰ５０ａの樹脂層５３内には、半導体チップ５１及び半導体チップ５２以外の半導体チップ、或いは、ビアターミナルチップ４４以外のビアターミナルチップを配置してもよい。ビアターミナルチップ４４以外のビアターミナルチップには、例えば、ビアターミナルチップ４４の貫通ビア４３とは異なる径の貫通ビアを有するものを用いてもよい。このような異径の貫通ビアも、上記図９のような方法を用いて形成することができる。
【００８２】
次に、第４の実施の形態について説明する。
はじめに、第４の実施の形態に係るビアターミナルチップの形成方法について述べる。
図１３は第４の実施の形態に係るビアターミナルチップの形成方法の一例を説明する図である。図１３（Ａ）〜（Ｅ）は第４の実施の形態に係るビアターミナルチップの各形成工程の要部断面模式図である。
【００８３】
図１３（Ａ）に示すように、Ｓｉのウエハ４０の表面に、開口部４１ａを有するレジストパターン４１を形成する。レジストパターン４１の膜厚は、例えば１０μｍとされ、開口部４１ａの径は、例えば２０μｍとされる。
【００８４】
次いで、図１３（Ｂ）に示すように、レジストパターン４１をマスクにしてウエハ４０のエッチングを行い、例えば径が２０μｍ、深さ２００μｍのビアホール４２を形成する。ビアホール４２は、ドライエッチングにより形成することができる。ウエハ４０のドライエッチングは、例えば、ＳＦ6とＣ4Ｆ8の混合ガスを用い、ガス圧０．１Ｔｏｒｒ、投入電力５００Ｗの条件で行うことができる。ウエハ４０のエッチングレートは、例えば２０μｍ／ｍｉｎに設定され、エッチングの終点は、例えばエッチング時間でコントロールされる。ビアホール４２の形成後、レジストパターン４１は除去される。
【００８５】
次いで、図１３（Ｃ）に示すように、ビアホール４２内に樹脂４５を充填する。樹脂４５には、エポキシ樹脂、フェノール樹脂等、後の工程で除去可能なものを用いる。
次いで、図１３（Ｄ）に示すように、ウエハ４０のバックグラインディングを行い、ウエハ４０を例えば厚さ２００μｍ程度まで薄くし、ウエハ４０の裏面からビアホール４２の樹脂４５を露出させる。
【００８６】
次いで、図１３（Ｅ）に示すように、ウエハ４０のダイシングを行い、樹脂４５を含むビアターミナルチップ４６に個片化し、個々のビアターミナルチップ４６を得る。
続いて、第４の実施の形態に係るＭＣＰ及びＭＣＰを用いた半導体装置の形成方法について述べる。
【００８７】
図１４〜図１６は第４の実施の形態に係るＭＣＰ及びＭＣＰを用いた半導体装置の形成方法の一例を説明する図である。図１４（Ａ）〜（Ｃ）は第４の実施の形態に係る疑似ウエハ形成工程の要部断面模式図、図１５（Ａ），（Ｂ）は第４の実施の形態に係る疑似ウエハ積層工程の要部断面模式図、図１６（Ａ），（Ｂ）は第４の実施の形態に係る再配線工程の要部断面模式図である。尚、図１４〜図１６では、１つのビアターミナルチップ４６と、それを挟む一対の半導体チップ５１及び半導体チップ５２（いずれも一部を図示）とが配置される領域に着目して、半導体装置の形成方法の一例を説明する。
【００８８】
上記のようなビアターミナルチップ４６とは別のプロセスで、半導体チップ５１及び半導体チップ５２が用意される。半導体チップ５１及び半導体チップ５２は、バックグラインディングにより、ビアターミナルチップ４６と同等の厚さに薄くされる。半導体チップ５１及び半導体チップ５２には、例えば、平面サイズが３ｍｍ×５ｍｍのものを用いることができる。
【００８９】
予め用意された半導体チップ５１及び半導体チップ５２を、図１４（Ａ）に示したように、ガラス基板等の支持基板７０ａ上に熱可塑性樹脂等の接着層７０ｂが設けられた支持体７０上の、所定の位置に、それぞれ配置（仮接着）する。そして、配置した半導体チップ５１と半導体チップ５２の間に、それぞれから１ｍｍの間隙を設けてビアターミナルチップ４６を配置（仮接着）する。ビアターミナルチップ４６には、例えば、平面サイズが３ｍｍ×１ｍｍのものを用いることができる。半導体チップ５１及び半導体チップ５２、ビアターミナルチップ４６の配置には、ダイボンダーを用いることができる。
【００９０】
支持体７０上に半導体チップ５１及び半導体チップ５２並びにビアターミナルチップ４６を配置した後は、図１４（Ｂ）に示すように、これらをエポキシ樹脂等の樹脂層５３に埋め込む。樹脂層５３は、例えば、支持体７０の周りに型枠を設け、その型枠内に、樹脂を流し込むことにより形成することができる。流し込んだ樹脂は、例えば、スキージ等で平坦化される。そして、流し込んだ樹脂を加熱により硬化させる。
【００９１】
樹脂層５３の形成後は、バックグラインディングを行い、図１４（Ｃ）に示すように、樹脂層５３の表面を平坦化すると共に、ビアターミナルチップ４６の樹脂４５を露出させる。バックグラインディング量は、例えば、５μｍとされる。これにより、支持体７０上で樹脂層５３に埋め込まれた半導体チップ５１及び半導体チップ５２並びにビアターミナルチップ４６を含む疑似ウエハ（樹脂モールド基板、チップ内蔵基板）５７を得る。
【００９２】
また、上記のような疑似ウエハ５７とは別のプロセスにより、図１５（Ａ）に示すような、半導体チップ６１が搭載され配線層（再配線層）６２が形成されたデバイスウエハ６０が用意される。半導体チップ６１上の配線層６２は、絶縁部６２ｃ内に配線部６２ｄを含み、配線部６２ｄは、半導体チップ６１に電気的に接続される。このようなデバイスウエハ６０上に予め接着層６４を設けておき、その接着層６４に、上記のようにして得た疑似ウエハ５７を積層（接着）する。
【００９３】
疑似ウエハ５７をデバイスウエハ６０上に積層した後は、図１５（Ｂ）に示すように、疑似ウエハ５７とデバイスウエハ６０の積層体から、支持体７０をスライドオフ法により分離する。スライドオフ後の疑似ウエハ５７の反りは、例えば、直径２００ｍｍサイズの疑似ウエハ５７の場合で１０μｍ程度であり、以後のウエハプロセス（例えば後述の再配線層形成プロセス）を精度良く実施するのに足る値に抑えられる。
【００９４】
支持体７０の分離後は、図１６（Ａ）に示すように、絶縁膜及び導電膜の形成、フォトリソグラフィ技術を用いたパターニングにより、絶縁部５５ｃ内に配線部５５ａ及び配線部５５ｂを設けた配線層（再配線層）５５を形成する。配線部５５ａは、半導体チップ５１と電気的に接続されたパターンを含み、配線部５５ｂは、半導体チップ５２と電気的に接続されたパターンを含む。尚、配線部５５ａ及び配線部５５ｂは、この時点で完成するように形成してもよいが、後述する貫通ビア４３が形成される時点で貫通ビア４３と共に完成されるように、途中まで形成しておくようにすることもできる。図１６（Ａ）には、配線部５５ａ及び配線部５５ｂの形成を途中で止めている場合を例示している。
【００９５】
図１６（Ａ）のようにして配線層５５（一部）を形成した後、絶縁部５５ｃの一部、ビアターミナルチップ４６のビアホール４２内の樹脂４５、及びその下の接着層６４等の一部を、ドライエッチングにより除去する。例えば、ビアホール４２に対応する部分の絶縁部５５ｃをＲＩＥにより除去し、ビアホール４２内の樹脂４５を酸素（Ｏ2）プラズマアッシングにより除去する。この樹脂４５の除去に続き、ビアホール４２の底部に露出する接着層６４等を、半導体チップ６１上の配線層６２の配線部６２ｄ表面までエッチングし、開口する。接着層６４の開口は、酸素系プラズマを用いたＲＩＥで行うことができる。
【００９６】
次いで、開口後の表面に、例えば、膜厚２０ｎｍのＴｉのライナー層、及び膜厚１００ｎｍのＣｕのシード層を形成する。ライナー層及びシード層は、物理スパッタ法を用いて形成することができる。ライナー層及びシード層の形成に続き、例えば、セミアディティブ法による電解めっきにより膜厚１０μｍでＣｕを堆積し、めっき層を形成する。これにより、図１６（Ｂ）に示すような、半導体チップ６１の配線部６２ｄに達する貫通ビア４３が設けられたビアターミナルチップ４６が形成される。このＣｕの電解めっき時には、レジストマスクを用い、配線層５５の配線部５５ａ及び配線部５５ｂの残りの部分にも同時にＣｕを堆積する。これにより、貫通ビア４３と共に、配線層５５の配線部５５ａ及び配線部５５ｂが完成する。不要なライナー層及びシード層は除去される。
【００９７】
次いで、図１６（Ｂ）に示したように、配線層５５の配線部５５ａ及び配線部５５ｂの一部が絶縁部５５ｃから露出するようにバンプホールが形成され、そこにバンプ５６が設けられる。これにより、半導体チップ５１及び半導体チップ５２並びにビアターミナルチップ４６を内蔵する樹脂層５３とその上に設けられた配線層５５及びバンプ５６を有するＭＣＰ５０ｂが、デバイスウエハ６０上に積層された構造体が得られる。
【００９８】
このようにして貫通ビア４３、配線層５５及びバンプ５６の形成まで行ったウエハレベルの構造体は、所定の位置でダイシングされ、個々の半導体装置に個片化される。以上のようにして形成される半導体装置について、配線層５５内の配線部５５ａ及び配線部５５ｂの変形、断線等は認められず、良好な電気的接続が実現されることを確認した。
【００９９】
尚、図１６（Ａ）のように配線層５５（一部）を形成する前に、ビアターミナルチップ４６の樹脂４５の除去及びその下の接着層６４の開口を行い、貫通ビア４３を形成してもよい。そして、このようにして貫通ビア４３を設けたビアターミナルチップ４６の形成後、配線層５５を形成し、バンプ５６を形成する。このような手順を採用する場合には、樹脂４５を除去する際、樹脂４５と共に樹脂層５３も露出する状態で酸素プラズマアッシングを行うと樹脂層５３もエッチングされ得るため、樹脂層５３をマスキングしておくことが望ましい。
【０１００】
また、上記第３の実施の形態同様、この第４の実施の形態においても、支持体７０（支持基板７０ａ）には、ガラス基板に限らず、形成プロセスの間、疑似ウエハ５７を一定の強度に保つことができるものであれば、様々な材料のものを用いることができる。また、疑似ウエハ５７自体に、一定の強度が確保されている場合には、疑似ウエハ５７の形成後、デバイスウエハ６０への積層前に、支持体７０を疑似ウエハ５７から分離しても構わない。
【０１０１】
また、ここでは疑似ウエハ５７とデバイスウエハ６０を積層する形態（Wafer to Wafer）を例示した。このほか、疑似ウエハ５７（図１４（Ｃ））のデバイスウエハ６０への積層前に、まずその疑似ウエハ５７に対して貫通ビア４３、配線層５５及びバンプ５６の形成を行い、それをダイシングによりチップに個片化する。そして、個片化したチップをデバイスウエハ６０上の所定の位置に実装する。このような形態（Chip to Wafer）を採用することもできる。
【０１０２】
また、ＭＣＰ５０ｂの樹脂層５３内には、半導体チップ５１及び半導体チップ５２以外の半導体チップ、或いは、ビアターミナルチップ４６以外のビアターミナルチップを配置してもよい。ビアターミナルチップ４６以外のビアターミナルチップには、例えば、ビアターミナルチップ４６の貫通ビア４３とは異なる径の貫通ビアを有するものを用いてもよい。このような異径の貫通ビア（ビアホール）も、上記図１３のような方法を用いて形成することができる。
【０１０３】
以下、更に別の形態のＭＣＰを、第５の実施の形態及び第６の実施の形態として説明する。
まず、第５の実施の形態について説明する。
【０１０４】
図１７は第５の実施の形態に係る半導体装置の平面レイアウトを説明する図である。
図１７（Ａ）には、複数の半導体装置（ＭＣＰ）が形成される疑似ウエハ８０の一例を図示している。疑似ウエハ８０は、貫通ビアを有するビアターミナルチップ８３とそれに電気的に接続された一対の半導体チップ８１及び半導体チップ８２と２組含むレイアウト領域８８（図中点線枠）が、縦横に複数整列配置された平面レイアウトを有している。レイアウト領域８８の各ビアターミナルチップ８３は、一対の半導体チップ８１と半導体チップ８２の間に配置されている。半導体チップ８１及び半導体チップ８２並びにビアターミナルチップ８３は、樹脂層８４内に設けられている。樹脂層８４上には、配線部８５ａ及び配線部８５ｂを含む配線層（再配線層）が設けられ、半導体チップ８１は配線部８５ａで、半導体チップ８２は配線部８５ｂで、それぞれビアターミナルチップ８３の貫通ビアと電気的に接続されている。
【０１０５】
図１７（Ａ）のような平面レイアウトでは、あるレイアウト領域８８の半導体チップ８１と、そのレイアウト領域８８に隣接する別のレイアウト領域８８の半導体チップ８１や半導体チップ８２との間には、ビアターミナルチップ８３が配置されない領域ができる。同様に、あるレイアウト領域８８の半導体チップ８２と、そのレイアウト領域８８に隣接する別のレイアウト領域８８の半導体チップ８２や半導体チップ８１との間には、ビアターミナルチップ８３が配置されない領域ができる。そのため、所定の半導体チップ間の、ビアターミナルチップ８３が配置された領域と、配置されない領域とでは、樹脂層８４の樹脂の量が異なってくる。この場合、疑似ウエハ８０には、その形成時に、所定の半導体チップ間で樹脂の応力差、硬化収縮差が生じて疑似ウエハ８０に歪みが生じ、反り等の変形が発生する可能性がある。
【０１０６】
一方、図１７（Ｂ）の平面レイアウトでは、所定の半導体チップ間の、ビアターミナルチップ８３が配置されない領域に、それぞれダミーチップ８６を配置する。ダミーチップ８６には、例えば、ビアターミナルチップ８３と同サイズのものが用いられる。この図１７（Ｂ）のようにビアターミナルチップ８３と共にダミーチップ８６を配置することで、所定の半導体チップ間に存在する樹脂量の均一化が図られるようになる。それにより、所定の半導体チップ間における樹脂の硬化収縮差を抑え、疑似ウエハ８０の形成時の歪み、反り等の変形を抑えることが可能になる。
【０１０７】
例えば、疑似ウエハ８０において、隣接する半導体チップ８１と半導体チップ８２、隣接する半導体チップ８１同士、隣接する半導体チップ８２同士が、それぞれ間隔５ｍｍで配置されるものとする。そして、各レイアウト領域８８の一対の半導体チップ８１と半導体チップ８２の間に、幅３ｍｍのビアターミナルチップ８３が配置されるものとする。このとき、図１７（Ａ）のようにダミーチップ８６を配置しない場合には、樹脂の硬化収縮率を５％とすると、隣接レイアウト領域８８における半導体チップ間の５ｍｍの領域には、平面方向に２５０μｍの硬化収縮が生じることになる。一方、図１７（Ｂ）のようにダミーチップ８６を配置した場合には、隣接レイアウト領域８８における半導体チップ間の平面方向の硬化収縮は１００μｍとなる。ダミーチップ８６を配置しない場合と配置する場合とでは、硬化収縮量に２．５倍の差が生じる。ダミーチップ８６を配置しない場合、所定の半導体チップ間に硬化収縮量１５０μｍ分の歪みが生じることで、疑似ウエハ８０は変形し、クラックが生じることも起こり得る。図１７（Ｂ）のようにダミーチップ８６を配置することで、疑似ウエハ８０面内の硬化収縮の均一化が図られ、その歪み、変形が効果的に抑えられるようになる。
【０１０８】
尚、ダミーチップ８６は、例えば、疑似ウエハ８０から複数のＭＣＰをダイシングにより切り出す際のダイシング領域上に配置することができる。また、切り出される個々のＭＣＰ内の半導体チップ間にダミーチップ８６を配置することも可能である。ダミーチップ８６は、上記第１及び第２の実施の形態に係るＭＣＰ１０及びＭＣＰ３０を形成する疑似ウエハ、並びに上記第３及び第４の実施の形態に係る疑似ウエハ５４及び疑似ウエハ５７に適用可能である。
【０１０９】
次に、第６の実施の形態について説明する。
図１８は第６の実施の形態に係る半導体装置の一例を示す図である。図１８には、第６の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
【０１１０】
図１８に示す半導体装置（ＭＣＰ）９０は、貫通ビア１３ａを設けたビアターミナルチップ１３を挟んで、半導体チップ積層体９１及び半導体チップ積層体９２が配置され、これらが樹脂層１４で埋め込まれた構造を有している。ＭＣＰ９０は、このような点で、上記第１の実施の形態に係るＭＣＰ１０と相違する。その他の構成は、上記ＭＣＰ１０と同様とされる。
【０１１１】
半導体チップ積層体９１は、複数の半導体チップ、ここでは一例として２つの半導体チップ９１ａ及び半導体チップ９１ｂを積層した構造を有している。半導体チップ９１ａと半導体チップ９１ｂは、バンプ９３及び上側の半導体チップ９１ｂに設けられたＴＳＶ９１ｂａによって電気的に接続されている。ＴＳＶ９１ｂａは、配線層１５の配線部１５ａを介して、ビアターミナルチップ１３の貫通ビア１３ａに電気的に接続されている。
【０１１２】
半導体チップ積層体９２も同様に、複数の半導体チップ、ここでは一例として２つの半導体チップ９２ａ及び半導体チップ９２ｂを積層した構造を有している。半導体チップ９２ａと半導体チップ９２ｂは、バンプ９３及び上側の半導体チップ９２ｂに設けられたＴＳＶ９２ｂａによって電気的に接続されている。ＴＳＶ９２ｂａは、配線層１５の配線部１５ｂを介して、ビアターミナルチップ１３の貫通ビア１３ａに電気的に接続されている。
【０１１３】
ＭＣＰ９０は、上記図２及び図３の例に従い、半導体チップ等の電子素子上に積層して実装することが可能である。また、上記第３の実施の形態及び第４の実施の形態で述べたような方法の例に従い、ＭＣＰ９０を用いた半導体装置を形成することが可能である。また、ＭＣＰ９０を形成する疑似ウエハに上記第４の実施の形態で述べたようなダミーチップ８６を適用することもできる。
【０１１４】
上記のように半導体チップ積層体９１及び半導体チップ積層体９２を用いることで、一層高集積化されたＭＣＰ９０が実現可能になる。
尚、以上の説明において、樹脂層内に設けるビアターミナルチップと半導体チップ又は半導体チップ積層体とは、必ずしも同じ又は同程度の厚さとなっていることを要しない。樹脂層からビアターミナルチップが露出し、半導体チップ又は半導体チップ積層体がその樹脂層に露出せずに埋め込まれている形態とすることも可能である。
【０１１５】
また、以上述べたようなＭＣＰを含む半導体装置は、回路基板等の電子素子上に実装し、電子装置を形成することも可能である。
図１９は電子装置の一例を示す図である。図１９には、電子装置の一例の要部断面を模式的に図示している。
【０１１６】
図１９に示す電子装置３００は、電子素子３１０、及び電子素子３１０上に実装された半導体装置、ここでは一例として上記第１の実施の形態で述べた半導体装置２０ａを備える。電子素子３１０としては、回路基板のほか、半導体チップを内蔵するパッケージ部品や基板部品、他のＭＣＰ等が適用可能である。半導体装置２０ａは、外部接続端子として設けたバンプ１６を介して、電子素子３１０に設けた所定の接続パッド３２０に電気的に接続される。
【０１１７】
高精度に形成された貫通ビア１３ａを設けたビアターミナルチップ１３を備え、反り等の変形が抑えられた高性能、高品質のＭＣＰ１０を含む半導体装置２０ａが、電子素子３１０上に実装されて、高性能、高品質な電子装置３００が実現されるようになる。
【０１１８】
尚、ここでは半導体装置２０ａを用いた電子装置３００を例示したが、上記第１〜第６の実施の形態で述べたようなＭＣＰやそれらのＭＣＰを用いた半導体装置でも同様に、電子素子３１０上に実装し、電子装置を実現することが可能である。
【０１１９】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）  絶縁層と、
前記絶縁層内に並設された第１チップ及び第２チップと、
前記絶縁層上に配設された第１配線層と
を含み、
前記第１チップは、第１貫通ビアを有し、
前記第１配線層は、前記第１貫通ビアと前記第２チップとを電気的に接続する第１配線部を有する
ことを特徴とする半導体装置。
【０１２０】
（付記２）  前記絶縁層内に、前記第１チップ及び前記第２チップに並設された第３チップを含み、
前記第１チップは、第２貫通ビアを有し、
前記第１配線層は、前記第２貫通ビアと前記第３チップとを電気的に接続する第２配線部を有する
ことを特徴とする付記１に記載の半導体装置。
【０１２１】
（付記３）  前記絶縁層内に、前記第１チップ及び前記第２チップに並設された第４チップを含み、
前記第４チップは、前記第１貫通ビアと異なる径の第４貫通ビアを有する
ことを特徴とする付記１又は２に記載の半導体装置。
【０１２２】
（付記４）  電子素子を含み、
前記絶縁層は、前記電子素子の上方に配設される
ことを特徴とする付記１乃至３のいずれかに記載の半導体装置。
【０１２３】
（付記５）  前記電子素子と前記絶縁層との間に配設された第２配線層を含み、
前記第２配線層は、前記第１貫通ビアと前記電子素子とを電気的に接続する第３配線部を有する
ことを特徴とする付記４に記載の半導体装置。
【０１２４】
（付記６）  前記絶縁層内に配設されたダミーチップを含むことを特徴とする付記１乃至５のいずれかに記載の半導体装置。
（付記７）  前記絶縁層内に、前記第１チップに並設された第５チップを含み、
前記第５チップは、前記第２チップの上方に配設される
ことを特徴とする付記１乃至６のいずれかに記載の半導体装置。
【０１２５】
（付記８）  前記第５チップは、第５貫通ビアを有し、
前記第２チップと前記第５チップとは、前記第５貫通ビアを用いて電気的に接続されている
ことを特徴とする付記７に記載の半導体装置。
【０１２６】
（付記９）  前記第１チップは、前記第１配線層に電気的に接続される導電部として、前記第１貫通ビアのみ、又は前記第１貫通ビアを含む貫通ビア群のみを有することを特徴とする付記１乃至８のいずれかに記載の半導体装置。
【０１２７】
（付記１０）  支持体上に、貫通ビアを有する第１チップを配設する工程と、
前記支持体上に、前記第１チップに並べて第２チップを配設する工程と、
前記支持体上に絶縁層を形成し、前記第１チップ及び前記第２チップを前記絶縁層に埋め込む工程と、
前記絶縁層から前記支持体を除去する工程と、
前記支持体が除去された前記絶縁層上に、前記貫通ビアと前記第２チップとを電気的に接続する配線部を有する配線層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【０１２８】
（付記１１）  前記支持体を除去する工程前に、
前記第１チップ及び前記第２チップを含む前記絶縁層を、電子素子の上方に配設する工程と、
前記貫通ビアと前記電子素子を電気的に接続する工程と
を含むことを特徴とする付記１０に記載の半導体装置の製造方法。
【０１２９】
（付記１２）  支持体上に第１チップ及び第２チップを並設する工程と、
前記支持体上に絶縁層を形成し、前記第１チップ及び前記第２チップを前記絶縁層に埋め込む工程と、
前記絶縁層から前記支持体を除去する工程と、
前記支持体が除去された前記絶縁層上に、前記第２チップに電気的に接続される配線部を有する配線層を形成する工程と、
前記配線層及び前記第１チップを貫通し、前記配線部に電気的に接続される貫通ビアを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【０１３０】
（付記１３）  前記支持体を除去する工程前に、前記第１チップ及び前記第２チップを含む前記絶縁層を、電子素子の上方に配設する工程を含み、
前記貫通ビアを形成する工程では、前記貫通ビアとして、前記電子素子に電気的に接続される貫通ビアを形成する
ことを特徴とする付記１２に記載の半導体装置の製造方法。
【０１３１】
（付記１４）  絶縁層と、前記絶縁層内に並設された第１チップ及び第２チップと、前記絶縁層上に配設された配線層とを含み、前記第１チップが、貫通ビアを有し、前記配線層が、前記貫通ビアと前記第２チップとを電気的に接続する配線部を有する半導体装置と、
前記半導体装置の前記配線層側に配設され、前記第２チップと前記配線層を用いて電気的に接続された電子素子と
を含むことを特徴とする電子装置。
【符号の説明】
【０１３２】
１０，３０，５０ａ，５０ｂ，９０，１１０  ＭＣＰ
１１，１２，１７，１８，２１，３１，５１，５２，６１，８１，８２，９１ａ，９１ｂ，９２ａ，９２ｂ，１１１，１１２  半導体チップ
１１ａ，１２ａ，２１ａ，３１ｂ  回路面
１３，４４，４６，８３  ビアターミナルチップ
１３Ａ  信号用ビアターミナルチップ
１３Ｂ  電源用ビアターミナルチップ
１３ａ，１３Ａａ，１３Ｂａ，３１ａ  貫通ビア
１３ｂ  本体部
１４，５３，８４，１１４  樹脂層
１４ａ  表面
１５，２２，５５，６２，１１５  配線層
１５ａ，１５ｂ，２２ｄ，５５ａ，５５ｂ，６２ｄ，８５ａ，８５ｂ，１１５ｄ  配線部
１５ｃ，２２ｃ，５５ｃ，６２ｃ，１１５ｃ  絶縁部
１６，２３，５６，６３，９３，１１６，１２３  バンプ
２０ａ，２０ｂ，２０ｃ，２０ｄ，１２０  半導体装置
２４，６４，７０ｂ，１２４  接着層
３０ａ  ビアターミナル領域
３０ｂ  チップ機能領域
４０  ウエハ
４１  レジストパターン
４１ａ  開口部
４２  ビアホール
４３  ビア（貫通ビア）
４５  樹脂
５４，５７，８０  疑似ウエハ
６０  デバイスウエハ
７０，２００  支持体
７０ａ  支持基板
８６  ダミーチップ
８８  レイアウト領域
９１，９２  半導体チップ積層体
９１ｂａ，９２ｂａ  ＴＳＶ
１１３ａ  樹脂貫通ビア
１２１，３１０  電子素子
３００  電子装置
３２０  接続パッド
【図１】
0005834907.tif 000002
【図２】
0005834907.tif 000003
【図３】
0005834907.tif 000004
【図４】
0005834907.tif 000005
【図５】
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【図６】
0005834907.tif 000007
【図７】
0005834907.tif 000008
【図８】
0005834907.tif 000009
【図９】
0005834907.tif 000010
【図１０】
0005834907.tif 000011
【図１１】
0005834907.tif 000012
【図１２】
0005834907.tif 000013
【図１３】
0005834907.tif 000014
【図１４】
0005834907.tif 000015
【図１５】
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【図１６】
0005834907.tif 000017
【図１７】
0005834907.tif 000018
【図１８】
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【図１９】
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