(57)【特許請求の範囲】
【請求項１】
複数セットの画素セルからなる画素アレイを含み、各セットの画素セルは、４つの画素を配列してなる２×２画素アレイ構造を含み、第１の列および第２の列のうちの２つの画素が、それぞれ列内で選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタおよびフローティングアクティブ領域を共有し、第１の列内の２つの画素と、第２の列内の２つの画素が、互いに列方向にずらされて配置されており、
前記複数セットの画素セルを垂直および水平方向に二次元画素アレイになるように配列し、
前記二次元画素アレイにおける同行の画素は、第２の層の金属線により素子の接続を実現し、同列の画素は、第１の層の金属線により素子の接続を実現することを特徴とするＣＭＯＳイメージセンサ画素。
【請求項２】
前記第１の列における２つの画素の素子の配置方式は、
選択トランジスタ（ＳＸ１）、ソースフォロアトランジスタ（ＳＦ１）およびリセットトランジスタ（ＲＸ１）が画素（０１）のフォトダイオード（ＰＤ０１）と画素（１１）のフォトダイオード（ＰＤ１１）との間に位置し、
前記第２の列における２つの画素の素子の配置方式は、
選択トランジスタ（ＳＸ２）、ソースフォロアトランジスタ（ＳＦ２）およびリセットトランジスタ（ＲＸ２）が画素（１２）のフォトダイオード（ＰＤ１２）と画素（２２）のフォトダイオード（ＰＤ２２）との間に位置することを特徴とする請求項１に記載のＣＭＯＳイメージセンサ画素。
【請求項３】
前記第１の列における２つの画素の素子の配置方式において、選択トランジスタ（ＳＸ１）がフォトダイオード（ＰＤ０１）の左上側およびフォトダイオード（ＰＤ１１）の左下側に位置し、かつソースフォロアトランジスタ（ＳＦ１）の左側に位置し、
前記第２の列における２つの画素の素子の配置方式において、選択トランジスタ（ＳＸ２）がフォトダイオード（ＰＤ１２）の右上側およびフォトダイオード（ＰＤ２２）の右下側に位置し、かつソースフォロアトランジスタ（ＳＦ２）の右側に位置することを特徴とする請求項２に記載のＣＭＯＳイメージセンサ画素。
【請求項４】
前記第１の列における２つの画素の素子の配置方式において、ソースフォロアトランジスタ（ＳＦ１）がフォトダイオード（ＰＤ０１）の直上およびフォトダイオード（ＰＤ１１）の直下に位置し、
前記第２の列における２つの画素の素子の配置方式において、ソースフォロアトランジスタ（ＳＦ２）がフォトダイオード（ＰＤ１１）の直上およびフォトダイオード（ＰＤ２２）の直下に位置することを特徴とする請求項３に記載のＣＭＯＳイメージセンサ画素。
【請求項５】
前記第１の列における２つの画素の素子の配置方式において、フローティングアクティブ領域（ＦＤ１）が画素（０１）のフォトダイオード（ＰＤ０１）と画素（１１）のフォトダイオード（ＰＤ１１）との間に位置し、かつリセットトランジスタ（ＲＸ１）の左側に位置し、
前記第２の列における２つの画素の素子の配置方式において、フローティングアクティブ領域（ＦＤ２）が画素（１２）のフォトダイオード（ＰＤ１２）と画素（２２）のフォトダイオード（ＰＤ２２）との間に位置し、かつリセットトランジスタ（ＲＸ２）の右側に位置することを特徴とする請求項４に記載のＣＭＯＳイメージセンサ画素。
【請求項６】
前記第１の列における２つの画素の素子の配置方式において、フローティングアクティブ領域（ＦＤ１）はソースフォロアトランジスタ（ＳＦ１）のゲートと第１の層の金属線で接続され、
前記第２の列における２つの画素の素子の配置方式において、フローティングアクティブ領域（ＦＤ２）はソースフォロアトランジスタ（ＳＦ２）のゲートと第１の層の金属線で接続されることを特徴とする請求項５に記載のＣＭＯＳイメージセンサ画素。
【請求項７】
制御シーケンスは、ＣＭＯＳイメージセンサ画素アレイ行デコーダシーケンスおよび列コントローラシーケンスを含むことを特徴とする請求項１〜６のいずれか一項に記載のＣＭＯＳイメージセンサ画素の制御シーケンス。
【請求項８】
前記第１の層の金属線は、列電源制御線および列信号出力線であり、列コントローラシーケンス制御線でもあり、
前記第２の層の金属線は、行デコーダシーケンス出力制御線であることを特徴とする請求項７に記載のＣＭＯＳイメージセンサ画素の制御シーケンス。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１２年２月２７日に中国特許局に提出された、出願番号２０１２１００４７５０３．５、発明の名称を「ＣＭＯＳイメージセンサ画素読み出し回路構造およびその制御シーケンス」とする中国特許出願の優先権を要求し、そのすべての内容は、引用によって本願に結合される。
【０００２】
技術分野
本発明は、ＣＭＯＳイメージセンサに関し、特にＣＭＯＳイメージセンサ画素およびその制御シーケンスに関する。
【背景技術】
【０００３】
現在、イメージセンサは、デジタルカメラ、携帯電話、医療機器、自動車およびその他の用途に広範に用いられている。特に、ＣＭＯＳ（相補型金属酸化膜半導体）イメージセンサの急速な発展により、低出力、小型、高解像度のイメージセンサに対する要求が高まっている。
【０００４】
従来技術におけるＣＭＯＳイメージセンサ画素構造の配置方式は、４Ｔ２Ｓを例とすると、画素自体の構造特徴に依存し、そのアレイは、一般に、第１の層の金属、第２の層の金属および第３の層の金属を素子として相互接続する必要があり、隣接する行の画素間で複数の行の第１の層の金属または第２の層の金属を接続する必要があり、隣接する行の画素間または隣接する列の画素の間でそれぞれ複数行または複数列の第１の層の金属、第２の層の金属または第３の層の金属を接続する必要がある。
【０００５】
上述した従来技術は、少なくとも次の欠点を含む。
【０００６】
小型画素センサの感光面積は小さく、感度は低いため、暗い光の下での情報転送が充分に明晰でない。特に、第１の層の金属、第２の層の金属および第３の層の金属を素子として相互接続する場合、フォトダイオードＳｉ（ケイ素）表面上の媒体の高さが比較的高く、隣接する行および隣接する列の画素間の複数の金属線により、金属ウィンドウ開口率が低くなり、一部の光線のフォトダイオード中への入射を阻害する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、比較的大きな金属ウィンドウ開口率を有し、感度が高い小型ＣＭＯＳイメージセンサ画素およびその制御シーケンスを提供することである。
【課題を解決するための手段】
【０００８】
本発明の目的は、次の技術手法により実現される。
【０００９】
本発明のＣＭＯＳイメージセンサ画素は、画素セル複数セットからなる画素アレイを含み、各セットの画素セルは、４つの画素を配列してなる２×２画素アレイ構造を含み、第１の列および第２の列のうちの２つの画素が、それぞれ列内で選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタおよびフローティングアクティブ領域を共有し、第１の列４および第２の列は、互い違いな配列構造を形成する。
【００１０】
前記複数セットの画素セルを垂直および水平方向に二次元画素アレイになるように配列し、前記二次元画素アレイ中の同行の画素は、第２の層の金属線により素子の接続を実現し、同列の画素は、第１の層の金属線により素子の接続を実現する。
【００１１】
前記第１の列における２つの画素の素子の配置方式は次のとおりである。
【００１２】
選択トランジスタＳＸ１、ソースフォロアトランジスタＳＦ１およびリセットトランジスタＲＸ１が画素０１のフォトダイオードＰＤ０１と画素１１のフォトダイオードＰＤ１１との間に位置する。
【００１３】
前記第２の列における２つの画素の素子の配置方式は次のとおりである。
【００１４】
選択トランジスタＳＸ２、ソースフォロアトランジスタＳＦ２およびリセットトランジスタＲＸ２が画素１２のフォトダイオードＰＤ１２と画素２２のフォトダイオードＰＤ２２との間に位置する。
【００１５】
前記第１の列における２つの画素の素子の配置方式において、選択トランジスタＳＸ１がフォトダイオードＰＤ０１の左上側およびフォトダイオードＰＤ１１の左下側に位置し、かつソースフォロアトランジスタＳＦ１の左側に位置する。
【００１６】
前記第２の列における２つの画素の素子の配置方式において、選択トランジスタＳＸ２がフォトダイオードＰＤ１２の右上側およびフォトダイオードＰＤ２２の右下側に位置し、かつソースフォロアトランジスタＳＦ２の右側に位置する。
【００１７】
前記第１の列における２つの画素の素子の配置方式において、ソースフォロアトランジスタＳＦ１がフォトダイオードＰＤ０１の直上およびフォトダイオードＰＤ１１の直下に位置する。
【００１８】
前記第２の列における２つの画素の素子の配置方式において、ソースフォロアトランジスタＳＦ２がフォトダイオードＰＤ１１の直上およびフォトダイオードＰＤ２２の直下に位置する。
【００１９】
前記第１の列における２つの画素の素子の配置方式において、フローティングアクティブ領域ＦＤ１が画素０１のフォトダイオードＰＤ０１と画素１１のフォトダイオードＰＤ１１との間に位置し、かつリセットトランジスタＲＸ１の左側に位置する。
【００２０】
前記第２の列における２つの画素の素子の配置方式において、フローティングアクティブ領域ＦＤ２が画素１２のフォトダイオードＰＤ１２と画素２２のフォトダイオードＰＤ２２との間に位置し、かつリセットトランジスタＲＸ２の右側に位置する。
【００２１】
前記第１の列における２つの画素の素子の配置方式において、フローティングアクティブ領域ＦＤ１はソースフォロアトランジスタＳＦ１のゲートと第１の層の金属線で接続される。
【００２２】
前記第２の列における２つの画素の素子の配置方式において、フローティングアクティブ領域ＦＤ２はソースフォロアトランジスタＳＦ２のゲートと第１の層の金属線で接続される。
【００２３】
本発明の上述したＣＭＯＳイメージセンサ画素の制御シーケンスは、ＣＭＯＳイメージセンサ画素アレイ行デコーダシーケンスおよび列コントローラシーケンスを含む。
【００２４】
前記第１の層の金属線は、列電源制御線および列信号出力線であり、列コントローラシーケンス制御線でもある。
【００２５】
前記第２の層の金属線は、行デコーダシーケンス出力制御線である。
【００２６】
上述した内容から分かるように、本発明におけるＣＭＯＳイメージセンサ画素は、４Ｔ２Ｓ（４つのトランジスタ，２つの画素が選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタおよびフローティングアクティブ領域を共有する）構造を採用する。４つの画素を２Ｘ２画素アレイに配列して１セットとする。第１の列および第２の列における２つの画素が、それぞれ列内で選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタおよびフローティングアクティブ領域を共有し、第１の列および第２の列は互い違いに配列される。かつ、第１の層の金属および第２の層の金属のみを用いて素子の相互接続とする。第３の層の金属を素子の相互接続として用いず、フォトダイオードＳｉ（ケイ素）表面上の媒体の高さを下げ、さらに多くの光をフォトダイオードに入射させることができる。本発明のＣＭＯＳイメージセンサ画素構造および各トランジスタの配置方式によって、隣接する行画素間に２行の第２の層の金属線のみを配置し、隣接する列画素間に最大で２列の第１の層の金属線を配置して、機能を実現することができる。この金属線構造は、金属ウィンドウ開口率を有効に高める。また、本発明の画素構造に基づき、ＣＭＯＳイメージセンサ画素アレイ行デコーダシーケンスおよび列コントローラシーケンスの２種類の制御シーケンスを用いることができる。
【００２７】
本発明のＣＭＯＳイメージセンサ画素構造は、小面積画素センサの光利用効率を高めることにより、感度を向上させることができるため、小面積画素イメージセンサの画質を有効に高めることができる。
【図面の簡単な説明】
【００２８】
【図１】図１は、本発明で提供するＣＭＯＳイメージセンサ画素の具体的な実施例における４つの画素からなる４Ｔ２Ｓの交差式構造のレイアウト概略図である。
【図２】図２は、本発明で提供するＣＭＯＳイメージセンサ画素の具体的な実施例における４つの画素からなる４Ｔ２Ｓの交差式構造の回路概略図である。
【図３】図３は、本発明で提供するＣＭＯＳイメージセンサ画素の具体的な実施例における６×４画素アレイレイアウト概略図である。
【図４】図４は、本発明で提供するＣＭＯＳイメージセンサ画素の具体的な実施例における６×４画素アレイ回路概略図である。
【図５】図５は、本発明で提供するＣＭＯＳイメージセンサ画素の具体的な実施例における行デコーダおよび列コントローラ付の画素アレイ概略図である。
【図６】図６は、本発明で提供するＣＭＯＳイメージセンサ画素の具体的な実施例における画素アレイの行デコーダシーケンスおよび列コントローラシーケンス概略図である。
【発明を実施するための形態】
【００２９】
次に、本発明の実施例における図面と合わせ、本発明の実施例における技術手法について、明晰かつ完全に記述する。
【００３０】
本発明のＣＭＯＳイメージセンサ画素およびその制御シーケンスの好ましい具体的な実施形態は、図１〜図６に示すとおりである。
【００３１】
フォトダイオードと、電荷転送トランジスタと、選択トランジスタと、ソースフォロアトランジスタと、リセットトランジスタと、フローティングアクティブ領域と、第１の層の金属線と、第２の層の金属線とを含む。画素アレイ列１に位置する画素０１および画素１１は、選択トランジスタＳＸ１、ソースフォロアトランジスタＳＦ１、リセットトランジスタＲＸ１およびフローティングアクティブ領域ＦＤ１を共用する。画素アレイ列２に位置する画素１２および画素２２は、選択トランジスタＳＸ２、ソースフォロアトランジスタＳＦ２、リセットトランジスタＲＸ２およびフローティングアクティブ領域ＦＤ２を共用する。選択トランジスタＳＸ１、ソースフォロアトランジスタＳＦ１およびリセットトランジスタＲＸ１は画素０１のフォトダイオードＰＤ０１と画素１１のフォトダイオードＰＤ１１との間に位置する。選択トランジスタＳＸ２、ソースフォロアトランジスタＳＦ２およびリセットトランジスタＲＸ２は画素１２のフォトダイオードＰＤ１２と画素２２のフォトダイオードＰＤ２２との間に位置する。画素０１および画素１１は、画素１２および画素２２は、水平方向で交差式構造を形成する。
【００３２】
前記選択トランジスタＳＸ１はフォトダイオードＰＤ０１の左上側およびフォトダイオードＰＤ１１の左下側に位置し、かつソースフォロアトランジスタＳＦ１の左側に位置する。
【００３３】
前記選択トランジスタＳＸ２はフォトダイオードＰＤ１２の右上側およびフォトダイオードＰＤ２２の右下側に位置し、かつソースフォロアトランジスタＳＦ２の右側に位置する。
【００３４】
前記ソースフォロアトランジスタＳＦ１はフォトダイオードＰＤ０１の直上およびフォトダイオードＰＤ１１の直下に位置する。
【００３５】
前記ソースフォロアトランジスタＳＦ２はフォトダイオードＰＤ１１の直上およびフォトダイオードＰＤ２２の直下に位置する。
【００３６】
前記フローティングアクティブ領域ＦＤ１は画素０１のフォトダイオードＰＤ０１と画素１１のフォトダイオードＰＤ１１との間に位置し、かつリセットトランジスタＲＸ１の左側に位置する。
【００３７】
前記フローティングアクティブ領域ＦＤ２は画素１２のフォトダイオードＰＤ１２と画素２２のフォトダイオードＰＤ２２との間に位置し、かつリセットトランジスタＲＸ２の右側に位置する。
【００３８】
前記フローティングアクティブ領域ＦＤ１はソースフォロアトランジスタＳＦ１のゲートと第１の層の金属線で接続される。
【００３９】
前記フローティングアクティブ領域ＦＤ２はソースフォロアトランジスタＳＦ２のゲートと第１の層の金属線で接続される。
【００４０】
前記電源の第１の層の金属線Ｖｄｄは、ＳＸ１、ＳＸ２、ＲＸ１およびＲＸ２のドレインに接続される。
【００４１】
前記第１の層の金属線ＳＣ１は、ソースフォロアトランジスタＳＦ１のソースおよびリセットトランジスタＲＸ２のゲートに接続され、前記第１の層の金属線ＳＣ２は、ソースフォロアトランジスタＳＦ２のソースおよびリセットトランジスタＲＸ１のゲートに接続される。
【００４２】
前記第１の層の金属線ＳＣ１および第１の層の金属線ＳＣ２は、信号出力線および列コントローラシーケンス制御線である。
【００４３】
前記第２の層の金属線Ｓ１は、選択トランジスタＳＸ１のゲートに接続される。前記第２の層の金属線Ｓ２は、選択トランジスタＳＸ２のゲートに接続される。
【００４４】
前記第２の層の金属線Ｔ１は、電荷転送トランジスタＴＸ１１および電荷転送トランジスタＴＸ１２のゲートに接続される。前記第２の層の金属線Ｔ２は、電荷転送トランジスタＴＸ２２のゲートに接続される。
【００４５】
前記第２の層の金属線Ｓ１および第２の層の金属線Ｓ２、第２の層の金属線Ｔ１および第２の層の金属線Ｔ２は、行デコーダシーケンス出力制御線である。
【００４６】
本発明は、従来のイメージセンサは、小面積の画素の感度が低いという課題を解決する。
【実施例１】
【００４７】
図１に示すように、ＣＭＯＳイメージセンサ画素は４Ｔ２Ｓ構造を採用し、４つの画素を含み、画素０１、画素１１、画素１２および画素２２のフォトダイオードは、それぞれＰＤ０１、ＰＤ１１、ＰＤ１２、ＰＤ２２である。ＴＸ０１およびＴＸ１１は、それぞれ画素０１および画素１１の電荷転送トランジスタであり、ＴＸ１２およびＴＸ２２は、それぞれ画素１２および画素２２の電荷転送トランジスタである。ＳＸ１、ＳＦ１およびＲＸ１は、それぞれ画素０１および画素１１の選択トランジスタ、ソースフォロアトランジスタおよびリセットトランジスタである。ＳＸ２、ＳＦ２およびＲＸ２は、それぞれ画素１２および画素２２の選択トランジスタ、ソースフォロアトランジスタおよびリセットトランジスタである。画素０１および画素１１は、トランジスタＳＸ１、ＳＦ１、ＲＸ１およびフローティングアクティブ領域ＦＤ１（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ）を共同で用い、画素１２および画素２２は、トランジスタＳＸ２、ＳＦ２、ＲＸ２およびフローティングアクティブ領域ＦＤ２を共同で用いる。共有する画素０１および画素１１ならびに共有する画素１２および画素２２は、水平方向上に交差式構造を形成する。
【００４８】
ＣＭＯＳイメージセンサ画素で使用する金属の相互接続は、次のとおりである。フローティングアクティブ領域ＦＤ１は、トランジスタＳＦ１のゲートと、第１の層の金属線で接続される。フローティングアクティブ領域ＦＤ２は、トランジスタＳＦ２のゲートと、第１の層の金属線で接続される。電源の第１の層の金属線Ｖｄｄは、ＳＸ１、ＳＸ２、ＲＸ１およびＲＸ２のドレインに接続される。ＳＣ１線は第１の層の金属線であり、ＳＦ１のソースに接続され、ＲＸ２のゲートに接続され、ＳＣ１第１の層の金属線は信号出力線であり、列コントローラシーケンス制御線でもある。ＳＣ２線は第１の層の金属線であり、ＳＦ２のソースに接続され、ＲＸ１のゲートに接続され、ＳＣ２第１の層の金属線は信号出力線であり、列コントローラシーケンス制御線でもある。Ｓ１線は第２の層の金属線であり、ＳＸ１のゲートに接続される。Ｓ２線は第２の層の金属線であり、ＳＸ２のゲートに接続される。Ｔ１線は第２の層の金属線であり、ＴＸ１１およびＴＸ１２のゲートに接続される。Ｔ２線は第２の層の金属線であり、ＴＸ２２のゲートに接続される。Ｓ１第２の層の金属線、Ｓ２第２の層の金属線、Ｔ１第２の層の金属線およびＴ２第２の層の金属線は、いずれも行デコーダシーケンス出力制御線である。
【００４９】
図２に示すものは、上述した４つの画素からなる交差式回路構造の概略図である。図３および図４に示すように、上述した４つの画素を１セットとし、複数セットの交差式の画素が、垂直および水平方向に、二次元画素アレイになるように配列する。
【実施例２】
【００５０】
図３に示すものは、６×４画素アレイレイアウト概略図である。図３に示す画素アレイレイアウト概略図が対応する回路概略図は、図４に示すとおりである。
【００５１】
図３および図４に示す画素アレイにおいて、各画素のＦＤ領域は、それぞれ対応するソースフォロアトランジスタゲートと、第１の層の金属線で接続され、電源Ｖｄｄ線は、第１の層の金属線を用いる。ＳＣ０〜ＳＣ５線は、第１の層の金属線であり、信号出力線および列コントローラシーケンス制御線として、それぞれ対応する列画素のソースフォロアトランジスタのソースおよびリセットトランジスタのゲートに接続される。第２の層の金属線Ｓ１〜Ｓ４は、それぞれ対応する行画素の選択トランジスタのゲートに接続され、第２の層の金属線Ｔ１〜Ｔ４は、それぞれ対応する行画素の転送トランジスタのゲートに接続される。この二次元画素アレイでは、２層の金属のみを用いて相互接続しており、隣接する行画素間には２行の第２の層の金属線しかなく、隣接する列画素間は最大で２列の第１の層の金属線を有する。本発明は、２層の金属のみの使用および高金属ウィンドウ開口率により、小面積画素センサの感度を有効に高める。
【実施例３】
【００５２】
ＣＭＯＳイメージセンサ画素アレイ信号収集の詳細は、次のとおりである。
【００５３】
図５に示すものは、行デコーダおよび列コントローラ付の画素アレイ概略図である。行デコーダは、画素アレイの左側に置き（アレイの右側に置いてもよい）、列コントローラは、画素アレイの最上部に置き（アレイの底部に置いてもよい）、信号読み出し素子は、画素アレイの底部に置く。デコーダ、コントローラおよび信号読み出し素子の位置は、本発明の唯一の方式ではなく、チップの具体的な設計レイアウトの状況により調整してもよい。図５に示す概略図には、アレイ画素の具体的な位置が詳細に明記されており、デコーダシーケンス出力制御線および列コントローラシーケンス制御線の具体的な番号も詳細に明記されている。ｍおよびｎは、非負整数であり、それぞれ画素アレイの画素の行および列の位置を表す。例えば、画素（ｍ＋１，ｎ＋１）は、この画素の位置が第ｍ＋１行、第ｎ＋１列にあることを示す。金属線Ｖｄｄは電源線であり、センサが正常に動作しているとき、Ｖｄｄは電源電圧である。金属線ＳＣは、信号出力線であり、列コントローラシーケンス制御線でもあり、金属線ＳおよびＴは、行デコーダシーケンス出力制御線である。
【００５４】
図６に示すものは、ＣＭＯＳイメージセンサ画素アレイで採用する行デコーダ出力シーケンスおよび列コントローラシーケンス概略図である。本発明の画素アレイでは、Ｎ型トランジスタをすべて採用する。Ｎ型トランジスタのゲートが高レベルに置かれる、すなわち、このトランジスタのゲートのシーケンス線が高レベルに置かれるよう制御されると、トランジスタがオンになっていることを示す。Ｎ型トランジスタのゲートが低レベルに置かれる、すなわち、このトランジスタのゲートのシーケンス線が低レベルに置かれるように制御されると、トランジスタがオフになっていることを表す。Ｎ型トランジスタのオン時間の長短、すなわち、このトランジスタのゲートのシーケンス線が高レベルに置かれる時間の長短の制御は、センサの動作の具体的な状況によって決まる。画素アレイの底部の信号読み出し素子が信号を読み取るとき、ＳＣ線は、列コントローラシーケンス制御線から信号出力線に変換され、信号読み出し素子は、信号出力線を介して信号を読み取る。図６におけるＳＣシーケンスは、画素アレイのすべての列のＳＣ制御線シーケンスを表し、対角線を有する矩形は、信号読み出し素子が画素信号を読み取る操作を示し、信号１はシーケンスＳＨＲのシーケンス読取信号に対応し、信号２はシーケンスＳＨＳのシーケンス読取信号に対応する。画素信号が信号読み出し素子によって読み取られた後、信号出力線は、列コントローラシーケンス制御線に変換される。
【００５５】
本発明のＣＭＯＳイメージセンサ画素アレイが正常に動作するとき、行スクロール型露光方式を採用し、第ｍ行の画素が先に露光を開始し、次いで第ｍ＋１行の画素が露光を開始し、さらに第ｍ＋２行、第ｍ＋３行、ｍ＋４行、ｍ＋５行となる。行と行の画素の間の露光終了の順序は、露光開始の順序と同じである。行と行の画素の間の信号読み取り順序も、行画素の露光開始の順序と同じである。センサが同一フレームの画素アレイ信号を収集するとき、各行の画素の露光時間は等しい。
【００５６】
次に、第ｍ＋１行の画素の信号読み取り操作について詳細に説明する。第ｍ＋１行の画素の露光時間は、从Ｔ＜ｍ＋１＞シーケンス線の第１の高レベル立ち下がりから、Ｔ＜ｍ＋１＞シーケンス線の次の高レベル立ち下がりまでである。露光時間の開始前に、画素フォトダイオードのポテンシャルウェル中に置かれた電荷を除去する必要があり、すなわち、Ｓ＜ｍ＋１＞シーケンス線およびＳ＜ｍ＋２＞シーケンス線は低レベルにあり、Ｔ＜ｍ＋１＞シーケンス線およびＳＣシーケンス線が低レベルから高レベルに置かれ、第ｍ＋１行画素の電荷転送トランジスタおよびリセットトランジスタがオンになる。画素フォトダイオードのポテンシャルウェル中に置かれた電荷が除去された後、先ず電荷転送トランジスタがオフになり、次いで、リセットトランジスタがオフになり、すなわち、Ｓ＜ｍ＋１＞シーケンス線およびＳ＜ｍ＋２＞シーケンス線は低レベルにあり、Ｔ＜ｍ＋１＞シーケンス線およびＳＣシーケンス線が高レベルから順に低レベルに置かれ、このときに、第ｍ＋１行の画素フォトダイオードが露光を開始する。画素露光中に、Ｔ＜ｍ＋１＞シーケンス線は終始低レベルにある。露光時間の終了前に、画素のリセット信号を収集する必要があり、先ず、Ｔ＜ｍ＋１＞シーケンス線は低レベルにあり、Ｓ＜ｍ＋１＞シーケンス線は高レベルであり、Ｓ＜ｍ＋２＞シーケンス線およびＳＣシーケンス線が低レベルから高レベルに置かれ、第ｍ＋１行の画素リセットトランジスタおよび選択トランジスタがオンになり、画素の対応するＦＤ領域を高レベルにリセットする。ＦＤ領域を高レベルにリセットした後、ＳＣシーケンス線が高レベルから低レベルに置かれ、リセットトランジスタを閉じ、Ｓ＜ｍ＋１＞シーケンスおよびＳ＜ｍ＋２＞シーケンス線は高レベルを保ち、変化しない。次いで、ＳＣ線が列コントローラ制御線から信号出力線に変換され、Ｔ＜ｍ＋１＞シーケンス線は低レベルを保ち、Ｓ＜ｍ＋１＞シーケンス線およびＳ＜ｍ＋２＞シーケンス線は高レベルを保ち、信号出力線ＳＣを介して、ＳＨＲシーケンス線を用いて信号読み出し素子が第ｍ＋１行の各画素の信号を読み取り、保存して、信号１とする。信号１を読み取った後、Ｓ＜ｍ＋１＞シーケンス線およびＳ＜ｍ＋２＞シーケンス線は高レベルを保ち、ＳＣ線は信号出力線として保たれ、Ｔ＜ｍ＋１＞シーケンス線が低レベルから高レベルに置かれ、転送トランジスタがオンになる。フォトダイオードのポテンシャルウェル中の光電電荷が画素の対応するＦＤ領域に移動し、画素フォトダイオードのポテンシャルウェル中の光電電荷が画素の対応するＦＤ領域に移動した後、電荷転送トランジスタがオフになり、すなわち、ＳＣ線は信号出力線として保たれ、Ｓ＜ｍ＋１＞シーケンス線およびＳ＜ｍ＋２＞シーケンス線が高レベルにあり、Ｔ＜ｍ＋１＞シーケンス線が高レベルから低レベルに置かれ、露光時間が終了する。次いで、信号出力線ＳＣを介して、ＳＨＳシーケンスを介して信号読み出し素子が第ｍ＋１行の各画素の信号を読み取り、信号２とする。信号２を読み取った後、信号読み出し素子が画素信号の読み取りを停止し、Ｓ＜ｍ＋１＞シーケンスが高レベルから低レベルに置かれ、Ｓ＜ｍ＋２＞シーケンスは高レベルを保ち、ＳＣ線が信号出力線から列コントローラ制御線に変換される。
【００５７】
第ｍ＋２行の画素の信号読み取り操作は、第ｍ＋１行の画素信号読み取りの完了後、上述した第ｍ＋１行の画素の信号読み取り操作を繰り返すものである。第ｍ＋３行、第ｍ＋４行、第ｍ＋５行の画素信号の読み取り操作は、いずれも前の行の画素信号の読み取りが完了した後、前の行の画素の信号読み取り操作を繰り返すものである。アレイにおいて、すべての行画素信号の読み取りが完了することを、１フレームの信号読み取りの完了という。
【００５８】
本発明のＣＭＯＳイメージセンサ画素アレイで採用するシーケンス制御方式は、唯一の方式ではない。例えば、信号読み出し素子は、信号出力線を介して、同じフレームの同じ画素の信号１および信号２を順に読み取る際に、信号１を読み取った後、先ずＳシーケンスを高レベルから低レベルに置き、選択トランジスタをオフにし、信号２を読み取る前に、さらにＳシーケンスを低レベルから高レベルに置いて選択トランジスタをオンにした後に、信号読み出し素子により信号２を読み取ってもよい。センサ画素により収集された光電信号は、信号読み出し素子によって読み取られて記録され、実際の光電信号は、信号１と信号２の差の信号である。
【００５９】
上述したものは、本発明の好ましい具体的な実施形態でしかなく、本発明の保護範囲はこれに限られるものではない。当業者が本発明で開示された技術範囲内で容易に想到可能な変更または置換は、いずれも本発明の保護範囲内に含まれるものとする。そのため、本発明の保護範囲は、特許請求の範囲の保護範囲を基準とすべきである。
【図１】
0005735169.tif 000002
【図２】
0005735169.tif 000003
【図３】
0005735169.tif 000004
【図４】
0005735169.tif 000005
【図５】
0005735169.tif 000006
【図６】
0005735169.tif 000007