(57)【特許請求の範囲】
【請求項１】
スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、
該複数の入力端子に対応して設けられた複数のサンプリング容量素子と、
該複数のサンプリング容量素子の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替えるスイッチユニットと、
前記複数のサンプリング容量素子の他方の端子と第１基準電圧源との接続及び切断を切り替える第２のスイッチと、
非反転入力端子に第２基準電圧源の第２基準電圧が印加された演算増幅器と、
前記第１のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、並びに前記複数のサンプリング容量素子の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える第３のスイッチと、
前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに前記複数のサンプリング容量素子の前記一方の端子と前記演算増幅器の出力端子との接続及び切断、並びに前記複数のサンプリング容量素子と積分容量素子の前記他方の端子との接続及び切断を切り替える第４のスイッチユニットと、
前記第１のスイッチユニットと第２のスイッチと第３のスイッチ及び第４のスイッチユニットを制御するためのクロックを発生するコントロールクロック発生器とを備え、
前記第４のスイッチユニットを構成する複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタの少なくとも一方は、半導体プロセスで予め準備されている閾値電圧Ｖｔｈが互いに異なるオン抵抗を各々有するＭＯＳトランジスタであり、
前記複数のＰＭＯＳトランジスタを閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、前記複数のＮＭＯＳトランジスタは単一の閾値電圧Ｖｔｈを有するＮＭＯＳトランジスタで構成することを特徴とするデジタル・アナログ変換器。
【請求項２】
スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、
該複数の入力端子に対応して設けられた複数のサンプリング容量素子と、
該複数のサンプリング容量素子の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替えるスイッチユニットと、
前記複数のサンプリング容量素子の他方の端子と第１基準電圧源との接続及び切断を切り替える第２のスイッチと、
非反転入力端子に第２基準電圧源の第２基準電圧が印加された演算増幅器と、
前記第１のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、並びに前記複数のサンプリング容量素子の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える第３のスイッチと、
前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに前記複数のサンプリング容量素子の前記一方の端子と前記演算増幅器の出力端子との接続及び切断、並びに前記複数のサンプリング容量素子と積分容量素子の前記他方の端子との接続及び切断を切り替える第４のスイッチユニットと、
前記第１のスイッチユニットと第２のスイッチと第３のスイッチ及び第４のスイッチユニットを制御するためのクロックを発生するコントロールクロック発生器とを備え、
前記第４のスイッチユニットを構成する複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタの少なくとも一方は、半導体プロセスで予め準備されている閾値電圧Ｖｔｈが互いに異なるオン抵抗を各々有するＭＯＳトランジスタであり、
前記複数のＰＭＯＳトランジスタは単一の閾値電圧Ｖｔｈを有するＰＭＯＳトランジスタで構成し、前記複数のＮＭＯＳトランジスタを閾値電圧Ｖｔｈの異なるＮＭＯＳトランジスタで構成することを特徴とするデジタル・アナログ変換器。
【請求項３】
スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部と、
前記複数のサンプリング容量素子部の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第１のスイッチユニットと、
前記複数のサンプリング容量素子部の他方の端子と基準電圧源との接続及び切断を切り替える複数の第２のスイッチと、
差動演算増幅器と、
前記第１のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部の前記他方の端子と前記差動演算増幅器の入力端子との接続及び切断並びに前記複数のサンプリング容量素子部の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える複数の第３のスイッチと、
前記複数のサンプリング容量素子部の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部の前記一方の端子と前記差動演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部と複数の積分容量素子の前記他方の端子との接続及び切断を切り替える複数の第４のスイッチユニットと、
前記複数の第１のスイッチユニットと前記第２のスイッチと前記第３のスイッチ及び前記複数の第４のスイッチユニットとを制御するためのクロックを発生するコントロールクロック発生器とを備え、
前記複数の各第４のスイッチユニットを構成する複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタの少なくとも一方は、半導体プロセスで予め準備されている閾値電圧Ｖｔｈが互いに異なるオン抵抗を各々有するＭＯＳトランジスタであり、
前記複数のＰＭＯＳトランジスタを閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、前記複数のＮＭＯＳトランジスタは単一の閾値電圧Ｖｔｈを有するＮＭＯＳトランジスタで構成することを特徴とするデジタル・アナログ変換器。
【請求項４】
スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部と、
前記複数のサンプリング容量素子部の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第１のスイッチユニットと、
前記複数のサンプリング容量素子部の他方の端子と基準電圧源との接続及び切断を切り替える複数の第２のスイッチと、
差動演算増幅器と、
前記第１のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部の前記他方の端子と前記差動演算増幅器の入力端子との接続及び切断並びに前記複数のサンプリング容量素子部の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える複数の第３のスイッチと、
前記複数のサンプリング容量素子部の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部の前記一方の端子と前記差動演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部と複数の積分容量素子の前記他方の端子との接続及び切断を切り替える複数の第４のスイッチユニットと、
前記複数の第１のスイッチユニットと前記第２のスイッチと前記第３のスイッチ及び前記複数の第４のスイッチユニットとを制御するためのクロックを発生するコントロールクロック発生器とを備え、
前記複数の各第４のスイッチユニットを構成する複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタの少なくとも一方は、半導体プロセスで予め準備されている閾値電圧Ｖｔｈが互いに異なるオン抵抗を各々有するＭＯＳトランジスタであり、
前記複数のＰＭＯＳトランジスタは単一の閾値電圧Ｖｔｈを有するＰＭＯＳトランジスタで構成し、前記複数のＮＭＯＳトランジスタを閾値電圧Ｖｔｈの異なる複数のＮＭＯＳトランジスタで構成することを特徴とするデジタル・アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル・アナログ変換器に関し、より詳細には、デジタル入力信号をアナログ出力信号に変換するスイッチトキャパシタ型のデジタル・アナログ変換器に関する。
【背景技術】
【０００２】
一般に、オーディオ分野で用いられるデジタル・アナログ変換器においては、歪みに対する要求が厳しく、アナログ出力信号のわずかな変換誤差が特性悪化を招いてしまう。
デジタル・アナログ変換器においては、デジタル入力信号の信号レベルに応じて容量素子が充電され、当該容量素子の充電電圧に応じて演算増幅器がアナログ出力信号を出力する。このような構成を有するデジタル・アナログ変換器において、低歪みを実現するために、容量素子と演算増幅器との接続時においてデジタル入力信号の入力端子及び容量素子の間と演算増幅器の出力端子とを繋ぐように構成されたものが、例えば、特許文献１に開示されている。
【０００３】
図１は、特許文献１に開示されているデジタル・アナログ変換器の回路構成図で、図２（ａ）乃至（ｄ）は、図１に示したデジタル・アナログ変換器１００におけるスイッチのコントロール波形を示す図で、縦軸は制御クロック信号ＣＫ１のレベルの「Ｈ」または「Ｌ」を示し、横軸は時間を示している。図２（ａ）はスイッチ１１０に入力される制御クロック信号ＣＫ１の波形で、図２（ｂ）はスイッチ１２０に入力される制御クロック信号ＣＫ２の波形で、図２（ｃ）はスイッチ１３０に入力される制御クロック信号ＣＫ３の波形で、図２（ｄ）はスイッチ１４０に入力される制御クロック信号ＣＫ４の波形を各々示している。図中符号１はコントロールクロック発生器、２は演算増幅器を示している。
【０００４】
ＣＫ１，ＣＫ２が“Ｈ”の期間にスイッチ１１０，１２０をオンし、デジタル入力信号の信号レベルに応じた容量をサンプリング容量素子１５０に充電する。次に、スイッチ１１０，１２０をオフした後、ＣＫ３，ＣＫ４が“Ｈ”の期間にスイッチ１３０，１４０をオンしてサンプリング容量素子１５０と積分容量素子１６０とを直列に接続し、並びに、サンプリング容量素子Ｃｓと演算増幅器の出力端子Ｖｏｕｔとを接続し、出力端子Ｖｏｕｔの電位が変化する。このようなデジタル・アナログ変換器においては、一般的にスイッチとして、ＭＯＳトランジスタを有する構成が用いられる。
【０００５】
つまり、スイッチ１１０、１４０に含まれるスイッチユニット、スイッチ１２０、１３０はいずれもコントロール信号が「Ｈ」のときオンになり、コントロール信号が「Ｌ」のときオフになる。また、スイッチ１１０、１２０がオンする期間が第１期間であり、スイッチ１３０、１４０がオンする期間を第２期間とする。
以上に説明したデジタル・アナログ変換器１００は、直接伝達型のデジタル・アナログ変換器を構成している。なお、デジタル・アナログ変換器１００は、デジタル入力信号をデルタシグマ変調した後に、デジタル・アナログ変換を行うようにしてもよい。
【０００６】
図３は、図１に示した第４のスイッチの各スイッチユニット１４ｉ（ｉ＝１〜Ｎ）を構成するＭＯＳトランジスタを示す図で、容量素子Ｃｓと出力端子Ｖｏｕｔとを接続する帰還スイッチ１４０の各スイッチユニットを構成するＭＯＳトランジスタを示している。
図３に示すように、帰還スイッチ１４０の各スイッチユニットは、Ｐ型ＭＯＳトランジスタ１４０Ｐ（Ｔｒ１）とＮ型ＭＯＳトランジスタ１４０Ｎ（Ｔｒ２）を有している。Ｐ型ＭＯＳトランジスタ１４０ＰとＮ型ＭＯＳトランジスタ１４０Ｎのソース端子又はドレイン端子は、演算増幅器２の出力端子に接続されている。
【０００７】
ＰＭＯＳのコントロール波形をＣＫ−Ｐ、ＮＭＯＳのコントロール波形をＣＫ−Ｎとする。ＣＫ−Ｐが“Ｌ”レベル、ＣＫ−Ｎが“Ｈ”レベルとなることでＳＷ４はＯＮ状態となる。一般的に、“Ｌ”レベルはグランドレベル、“Ｈ”レベルは電源電圧レベルとなっている。
スイッチ１３０，１４０がオン状態にあるときの抵抗値（オン抵抗）をＲｓｗ３，Ｒｓｗ４とし、サンプリング容量素子１５０の総容量をＣｓ，積分容量素子１６０の容量をＣｉとする。出力端子Ｖｏｕｔは、Ｃｉ，Ｃｓ及びＲｓｗ３，Ｒｓｗ４の直列接続による時定数（Ｒｓｗ３＋Ｒｓｗ４）＊Ｃｉ＊Ｃｓ／（Ｃｉ＋Ｃｓ）に依存した過渡特性を示す。しかし、スイッチ１３０のＭＯＳトランジスタのオン抵抗Ｒｓｗ３は出力端子Ｖｏｕｔの電位に対して変化しないが、スイッチ１４０のＭＯＳトランジスタのオン抵抗Ｒｓｗ４についてはＭＯＳのソース（又はドレイン）端子である出力端子Ｖｏｕｔの電位に依存して変化することが知られている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−５５１２１号公報（特許第３８５２７２１号）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した特許文献１に記載のように、容量素子１５０と出力端子Ｖｏｕｔとを接続するスイッチ１４０を構成するＭＯＳトランジスタのオン抵抗値が変動することで過渡特性が変化し、そのことによって歪特性が劣化してしまうという問題がある。
図４は、サンプリング容量素子１５０と出力端子Ｖｏｕｔとを接続するスイッチ１４０を構成するＭＯＳトランジスタのオン抵抗値Ｒｓｗ４の変化をグラフに示す図である。図４の下段に示したグラフは、出力端子Ｖｏｕｔの電圧が一定の振幅で変動している様子を示す図であり、図４の上段に示したグラフは、下段に示したグラフのように出力端子Ｖｏｕｔの電圧が変動した際のオン抵抗値Ｒｓｗ４の変化を示す図である。図４に示すように、Ｖｏｕｔの電圧が変動すると、それに伴ってオン抵抗値Ｒｓｗ４が大きく変化している。
【００１０】
図５は、図４に示したＭＯＳトランジスタのオン抵抗値Ｒｓｗ４が最大値“ａ”，最小値“ｂ”の状態における、出力端子Ｖｏｕｔの過渡特性を拡大してグラフに示した図である。図４に示すように、オン抵抗値が異なる“ａ”，“ｂ”では、過渡特性が異なっている。このようにスイッチのオン抵抗値が変動することで過渡特性が変化し、そのことによって歪特性が劣化してしまう。
【００１１】
つまり、図５は、アナログ出力信号Ｖｏｕｔと時間との関係を示した図である。縦軸はアナログ出力信号Ｖｏｕｔを示し、横軸は時間を示している。図５中の曲線Ｌａは、スイッチ１４０のオン抵抗値Ｒｓｗ４が、図４（ａ）に示した点ａで示される場合のアナログ出力信号Ｖｏｕｔと時間との関係を示している。曲線Ｌｂは、スイッチ１４０のオン抵抗値Ｒｓｗ４が、図４（ａ）に示した点ｂで示される場合のアナログ出力信号ＶＡｏｕｔと時間との関係を示している。
【００１２】
図５に示した曲線Ｌａ、曲線Ｌｂから明らかなように、デジタル・アナログ変換器に用いられるスイッチのオン抵抗値が異なると、過渡特性が異なる。過渡特性の相違の程度は、曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄによって表される。また、アナログ出力信号Ｖｏｕｔの過渡特性の相違は、デジタル・アナログ変換器の歪特性の劣化として表れる。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生をさらに抑制することができるデジタル・アナログ変換器を提供することにある。
【課題を解決するための手段】
【００１７】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、該複数の入力端子に対応して設けられた複数のサンプリング容量素子（２５０）と、該複数のサンプリング容量素子（２５０）の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える第１のスイッチユニット（２１０）と、前記複数のサンプリング容量素子（２５０）の他方の端子と第１基準電圧源（Ｖｒ１）との接続及び切断を切り替える第２のスイッチ（２２０）と、非反転入力端子に第２基準電圧源の第２基準電圧が印加された演算増幅器（１２）と、前記第１のスイッチユニット（２１０）の切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子（２５０）の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、並びに前記複数のサンプリング容量素子（２５０）の前記他方の端子と積分容量素子（２６０）の一方の端子との接続及び切断を切り替える第３のスイッチ（２３０）と、前記複数のサンプリング容量素子（２５０）の前記一方の端子の相互の接続及び切断、並びに前記複数のサンプリング容量素子（２５０）の前記一方の端子と前記演算増幅器の出力端子との接続及び切断、並びに前記複数のサンプリング容量素子（２５０）と積分容量素子（２６０）の前記他方の端子との接続及び切断を切り替える第４のスイッチユニット（２４０）と、前記第１のスイッチユニット（２１０）と第２のスイッチ（２２０）と第３のスイッチ（２３０）及び第４のスイッチユニット（２４０）を制御するためのクロックを発生するコントロールクロック発生器（１１）とを備え、前記第４のスイッチユニットを構成する複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタの少なくとも一方は、半導体プロセスで予め準備されている閾値電圧Ｖｔｈが互いに異なるオン抵抗を各々有するＭＯＳトランジスタであり、前記複数のＰＭＯＳトランジスタを閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、前記複数のＮＭＯＳトランジスタは単一の閾値電圧Ｖｔｈを有するＮＭＯＳトランジスタで構成することを特徴とする。
【００１９】
また、請求項２に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、該複数の入力端子に対応して設けられた複数のサンプリング容量素子と、該複数のサンプリング容量素子の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替えるスイッチユニットと、前記複数のサンプリング容量素子の他方の端子と第１基準電圧源との接続及び切断を切り替える第２のスイッチと、非反転入力端子に第２基準電圧源の第２基準電圧が印加された演算増幅器と、前記第１のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、並びに前記複数のサンプリング容量素子の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える第３のスイッチと、前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに前記複数のサンプリング容量素子の前記一方の端子と前記演算増幅器の出力端子との接続及び切断、並びに前記複数のサンプリング容量素子と積分容量素子の前記他方の端子との接続及び切断を切り替える第４のスイッチユニットと、前記第１のスイッチユニットと第２のスイッチと第３のスイッチ及び第４のスイッチユニットを制御するためのクロックを発生するコントロールクロック発生器とを備え、前記第４のスイッチユニットを構成する複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタの少なくとも一方は、半導体プロセスで予め準備されている閾値電圧Ｖｔｈが互いに異なるオン抵抗を各々有するＭＯＳトランジスタであり、前記複数のＰＭＯＳトランジスタは単一の閾値電圧Ｖｔｈを有するＰＭＯＳトランジスタで構成し、前記複数のＮＭＯＳトランジスタを閾値電圧Ｖｔｈの異なるＮＭＯＳトランジスタで構成することを特徴とする。
【００２２】
また、請求項３に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子（Ｄｉａ，Ｄｉｂ（ｉ＝１〜Ｎ））と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部（５５０ａ，５５０ｂ）と、前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第１のスイッチユニット（５１０ａ，５１０ｂ）と、前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）の他方の端子と基準電圧源（Ｖｒ１ａ，Ｖｒ１ｂ）との接続及び切断を切り替える複数の第２のスイッチ（５２０ａ，５２０ｂ）と、非反転入力端子（＋）又は反転入力端子（−）に前記基準電圧源（Ｖｒ１ａ，Ｖｒ１ｂ）が印加された演算増幅器（４２）と、前記第１のスイッチ（５１０ａ，５１０ｂ）の切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）の前記他方の端子と前記演算増幅器の反転入力端子（−）との接続及び切断並びに前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）の前記他方の端子と積分容量素子（５６０ａ，５６０ｂ）の一方の端子との接続及び切断を切り替える複数の第３のスイッチ（５３０ａ，５３０ｂ）と、前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）と複数の積分容量素子（５６０ａ，５６０ｂ）の前記他方の端子との接続及び切断を切り替える複数の第４のスイッチユニット（５４０ａ，５４０ｂ）と、前記第１のスイッチ（５１０ａ，５１０ｂ）と前記第２のスイッチ（５２０ａ，５２０ｂ）と前記第３のスイッチ（５３０ａ，５３０ｂ）及び前記第４のスイッチ（５４０ａ，５４０ｂ）とを制御するためのクロックを発生するコントロールクロック発生器（４１）とを備え、前記複数の各第４のスイッチユニット（５４０ａ，５４０ｂ）を構成する複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタの少なくとも一方は、半導体プロセスで予め準備されている閾値電圧Ｖｔｈが互いに異なるオン抵抗を各々有するＭＯＳトランジスタであり、前記複数のＰＭＯＳトランジスタを閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、前記複数のＮＭＯＳトランジスタは単一の閾値電圧Ｖｔｈを有するＮＭＯＳトランジスタで構成することを特徴とする。
【００２４】
また、請求項４に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部と、前記複数のサンプリング容量素子部の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第１のスイッチユニットと、前記複数のサンプリング容量素子部の他方の端子と基準電圧源との接続及び切断を切り替える複数の第２のスイッチと、差動演算増幅器と、前記第１のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部の前記他方の端子と前記差動演算増幅器の入力端子との接続及び切断並びに前記複数のサンプリング容量素子部の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える複数の第３のスイッチと、前記複数のサンプリング容量素子部の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部の前記一方の端子と前記差動演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部と複数の積分容量素子の前記他方の端子との接続及び切断を切り替える複数の第４のスイッチユニットと、前記複数の第１のスイッチユニットと前記第２のスイッチと前記第３のスイッチ及び前記複数の第４のスイッチユニットとを制御するためのクロックを発生するコントロールクロック発生器とを備え、前記複数の各第４のスイッチユニットを構成する複数のＰＭＯＳトランジスタ及び複数のＮＭＯＳトランジスタの少なくとも一方は、半導体プロセスで予め準備されている閾値電圧Ｖｔｈが互いに異なるオン抵抗を各々有するＭＯＳトランジスタであり、前記複数のＰＭＯＳトランジスタは単一の閾値電圧Ｖｔｈを有するＰＭＯＳトランジスタで構成し、前記複数のＮＭＯＳトランジスタを閾値電圧Ｖｔｈの異なる複数のＮＭＯＳトランジスタで構成することを特徴とする。
【発明の効果】
【００２６】
本発明によれば、簡単な構成でスイッチのオン抵抗値変動によるアナログ出力信号の歪やノイズを抑制する効果が得られる。また、デジタル・アナログ変換器において許容される応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【図面の簡単な説明】
【００２７】
【図１】特許文献１に開示されているデジタル・アナログ変換器の回路構成図である。
【図２】（ａ）乃至（ｄ）は、図１に示したデジタル・アナログ変換器におけるスイッチのコントロール波形を示す図である。
【図３】図１に示した第４のスイッチユニットを構成するＭＯＳトランジスタを示す図である。
【図４】（ａ），（ｂ）は、容量素子Ｃｓと出力端子Ｖｏｕｔとを接続するスイッチＳＷ４を構成するＭＯＳトランジスタのオン抵抗値Ｒｓｗ４の変化をグラフに示す図である。
【図５】図４に示したＭＯＳトランジスタのオン抵抗値Ｒｓｗ４が最大値“ａ”，最小値“ｂ”の状態における、出力端子Ｖｏｕｔの過渡特性を拡大してグラフに示した図である。
【図６】本発明に係るデジタル・アナログ変換器の実施例１を説明するための回路構成図である。
【図７】図６に示したデジタル・アナログ変換器において、第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの回路図である。
【図８】（ａ），（ｂ）は、図６に示されるデジタル・アナログ変換器に用いられる第４のスイッチのオン抵抗の変化をグラフに示した図である。
【図９】図８に示したＭＯＳトランジスタのオン抵抗値Ｒｓｗ４が最大値“ａ”，最小値“ｂ”の状態における、出力端子Ｖｏｕｔの過渡特性を拡大してグラフに示した図である。
【図１０】本発明に係るデジタル・アナログ変換器の実施例２を説明するための回路構成図である。
【図１１】図１０に示されるデジタル・アナログ変換器において、第４のスイッチユニットを構成するＰＭＯＳおよびＮＭＯＳトランジスタの回路図である。
【図１２】図１１に示した第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。
【図１３】（ａ），（ｂ）は、図１２に示した制御クロック発生回路内のレベル調整回路１の一例を示す概略回路図である。
【図１４】（ａ），（ｂ）は、図１２に示した制御クロック発生回路内のレベル調整回路２の一例を示す概略回路図である。
【図１５】（ａ），（ｂ）は、図１２に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。
【図１６】本発明に係るデジタル・アナログ変換器の実施例３を説明するための回路構成図である。
【図１７】図１６に示される第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。
【図１８】（ａ），（ｂ）は、図１７に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。
【図１９】本発明に係るデジタル・アナログ変換器の実施例４を説明するための回路構成図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照して本発明の実施の形態について説明する。  
【実施例１】
【００２９】
図６は、本発明に係るデジタル・アナログ変換器の実施例１を説明するための回路構成図である。図中符号１１はコントロールクロック発生器、１２は演算増幅器を示している。なお、第１のスイッチ２１０は、スイッチユニット２１ｉ（ｉ＝１〜Ｎ）で構成され、第４のスイッチ２４０は、スイッチユニット２４ｉ（ｉ＝１〜Ｎ）で構成され、サンプリング容量素子２５０は、容量素子２５ｉ（ｉ＝１〜Ｎ）で構成されている。
【００３０】
本発明に係るデジタル・アナログ変換器２００は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。
複数の入力端子ＶＤｉｎｉ（ｉ＝１〜Ｎ）は、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力されるものである。また、複数のサンプリング容量素子２５ｉは、複数の入力端子ＶＤｉｎｉに対応して設けられたものである。
【００３１】
また、第１のスイッチ２１０を構成する複数のスイッチユニット２１ｉは、複数のサンプリング容量素子２５ｉの一方の端子と対応する複数の入力端子ＶＤｉｎｉとの接続及び切断を切り替えるものである。
また、第２のスイッチ２２０は、複数のサンプリング容量素子２５０の他方の端子と第１基準電圧源Ｖｒ１との接続及び切断を切り替えるものである。また、演算増幅器２２は、非反転入力端子に第２基準電圧源の第２基準電圧が印加されるものである。
【００３２】
また、第３のスイッチ２３０は、第１のスイッチ２１０の切り替えにおける切断及び接続に応じて、複数のサンプリング容量素子２５ｉの他方の端子と演算増幅器の反転入力端子との接続及び切断、並びに複数のサンプリング容量素子２５ｉの他方の端子と積分容量素子２６０の一方の端子との接続及び切断を切り替えるものである。
また、第４のスイッチ２４０を構成する複数のスイッチユニット２４ｉは、複数のサンプリング容量素子２５ｉの一方の端子の相互の接続及び切断、並びに複数のサンプリング容量素子２５ｉの一方の端子と演算増幅器の出力端子との接続及び切断、並びに複数のサンプリング容量素子２５ｉと積分容量素子２６０の他方の端子との接続及び切断を切り替えるものである。
【００３３】
また、演算増幅器１２は、非反転入力端子に第２基準電圧源の第２基準電圧Ｖｒ２が印加さるものである。
また、コントロールクロック発生器２１は、第１のスイッチ２１０と第２のスイッチ２２０と第３のスイッチ２３０及び第４のスイッチ２４０を制御するためのクロックを発生するものである。
【００３４】
また、第４のスイッチ２４０を構成する複数のスイッチユニット２４ｉは相補的ＭＯＳトランジスタで構成されるものである。また、相補的ＭＯＳトランジスタは、互いに異なるオン抵抗を各々有するように構成されている。また、相補的ＭＯＳトランジスタは、互いに異なる閾値を各々有するように構成されている。
また、複数の第４のスイッチユニット２４ｉを構成するＭＯＳトランジスタは、ＰＭＯＳトランジスタを閾値電圧Ｖｔｈの異なる複数のＰＭＯＳトランジスタで構成し、かつ、ＮＭＯＳトランジスタを閾値電圧Ｖｔｈの異なる複数のＮＭＯＳトランジスタで構成する。
【００３５】
また、複数の第４のスイッチユニット２４ｉを構成するＭＯＳトランジスタは、ＰＭＯＳトランジスタを閾値電圧Ｖｔｈの異なる複数のＰＭＯＳトランジスタで構成し、ＮＭＯＳトランジスタは単一の閾値電圧Ｖｔｈを有するＮＭＯＳトランジスタで構成してもよい。
また、複数の第４のスイッチユニット２４ｉを構成するＭＯＳトランジスタは、ＰＭＯＳトランジスタは単一の閾値電圧Ｖｔｈを有するＰＭＯＳトランジスタで構成し、ＮＭＯＳトランジスタを閾値電圧Ｖｔｈの異なる複数のＮＭＯＳトランジスタで構成してもよい。
【００３６】
また、本発明のデジタル・アナログ変換器は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。
このような構成により、簡単な構成でスイッチのオン抵抗値変動によるアナログ出力信号の歪を抑制することのできるデジタル・アナログ変換器を実現することができる。
つまり、図６に示したように、本実施例１のデジタル・アナログ変換器２００は、スイッチトキャパシタ型のデジタル・アナログ変換器である。デジタル・アナログ変換器２００にはデジタルデータに応じた入力信号ＶＤｉｎｉ（ｉ＝１〜Ｎ）が入力され、アナログ出力信号Ｖｏｕｔが出力される。
【００３７】
デジタル・アナログ変換器２００は、デジタルデータに応じた入力信号ＶＤｉｎｉ（ｉ＝１〜Ｎ）が入力される入力端子Ｄｉ（ｉ＝１〜Ｎ）と、入力端子Ｄｉの各々と１対１に対応して設けられた複数のサンプリング用容量素子２５ｉ（ｉ＝１〜Ｎ）を備えている。サンプリング用容量素子２５ｉは対応する入力端子Ｄｉから入力されるビット信号の信号レベル（電圧Ｖｒｅｆ＋またはＶｒｅｆ−）に応じて第１基準電圧Ｖｒ１まで充電される。入力端子Ｄｉと、対応する複数のサンプリング用容量素子２５ｉとの間には、接続及び切断を切り替える複数の第１のスイッチユニット２１ｉ（ｉ＝１〜Ｎ）が、また、第１基準電圧源Ｖｒ１とサンプリング容量素子Ｃｓｉの他方の端子との間には、接続及び切断を切り替える第２のスイッチ２２０が設けられており、各スイッチはＭＯＳトランジスタにより構成されている。
【００３８】
また、サンプリング用容量素子２５ｉ（ｉ＝１〜Ｎ）は、すべて同一の容量（Ｃｓ１＝Ｃｓ２＝・・・ＣｓＮ）を有するようにしてもよい。また、サンプリング用容量素子２５１、２５２、・・・２５Ｎの容量比がバイナリ比（２ｉ−１倍）となるように、その容量をＣｓｉ＝２ｉ−１Ｃｓ（ｉ−１）としてもよい。サンプリング用容量素子２５ｉ（ｉ＝１〜Ｎ）にはスイッチ２３０とスイッチ２２０とが接続されていて、スイッチ２２０は複数のサンプリング用容量素子２５ｉと電源とを離接していて、電源は複数のサンプリング用容量素子２５ｉに基準電圧Ｖｒ１を印加する。
【００３９】
また、デジタル・アナログ変換器２００は、演算増幅器１２を備えている。スイッチ２３０は演算増幅器１２の反転入力端子と複数のサンプリング用容量素子２５ｉとを電気的に離接する。反転入力端子に接続されているスイッチ２３０をサミングノードスイッチともいう。
演算増幅器１２の非反転入力端子には電源が接続されていて、電源により非反転入力端子には基準電圧Ｖｒ２が印加される。演算増幅器１２の出力端子は、デジタル・アナログ変換器２００の出力端子に接続されていて、アナログ出力信号Ｖｏｕｔを出力する。なお、基準電圧Ｖｒ１と基準電圧Ｖｒ２とは同じ値であってもよい。
【００４０】
演算増幅器１２の出力端子と反転入力端子との間には積分用容量素子２６０が設けられている。演算増幅器１２の出力端子は、さらに、複数のスイッチユニット２１ｉ（ｉ＝１〜Ｎ）とサンプリング用容量素子２５ｉ（ｉ＝１〜Ｎ）との間に接続されていて、さらに、演算増幅器１２の出力端子と、複数のスイッチユニット２１ｉと複数のサンプリング用容量素子２５ｉとの間には複数のスイッチユニット２４ｉ（ｉ＝１〜Ｎ）が設けられている。
【００４１】
また、演算増幅器１２の出力端子からアナログ出力信号Ｖｏｕｔを複数のスイッチユニット２１ｉと複数のサンプリング用容量素子２５iとの間まで戻す複数のスイッチユニット２４iを帰還スイッチともいう。
以上のような構成において、スイッチは、全てＭＯＳトランジスタを使って構成されるものとする。スイッチユニット２１ｉ（ｉ＝１〜Ｎ）をスイッチ２１０とする。また、スイッチユニット２４ｉ（ｉ＝１〜Ｎ）をスイッチ２４０とする。さらに、サンプリング用容量素子２５ｉ（ｉ＝１〜Ｎ）をサンプリング用容量素子２５０とする。
【００４２】
スイッチ２１０，２２０，２３０，２４０は、コントロールクロック発生器１１によって生成される制御クロック信号ＣＫ１乃至ＣＫ４によってオン、オフする。この際、スイッチ２１０に含まれるスイッチユニット２１ｉ（ｉ＝１〜Ｎ）は同時にオン、オフする。スイッチ２４０に含まれるスイッチユニット２４ｉ（ｉ＝１〜Ｎ）は同時にオン、オフし、複数のスイッチユニット２４ｉがオンしたときのオン抵抗値Ｒｓｗ４は、複数のスイッチユニット２４ｉ（ｉ＝１〜Ｎ）の各オン抵抗値を合成したものである。また、スイッチ２３０のオン抵抗値をＲｓｗ３とする。
【００４３】
なお、図６に示したデジタル・アナログ変換器２００では、複数の入力端子Ｄｉ（ｉ＝１〜Ｎ）、複数のサンプリング用容量素子２５ｉ（ｉ＝１〜Ｎ）、第１のスイッチユニット２１ｉ（ｉ＝１〜Ｎ）、および題のスイッチユニット２４ｉ（ｉ＝１〜Ｎ）は同じ数（Ｎ）ずつ備えている。
図７は、図６に示したデジタル・アナログ変換器において、第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの回路図である。図７は、このＭＯＳトランジスタのゲートコントロールクロック“ＣＫ＿Ｐ”と“ＣＫ＿Ｎ”を発生する制御クロック発生である。
【００４４】
次に、具体的に動作を説明する。第１のスイッチ２１０及び第２のスイッチ２２０が接続することにより、入力端子Ｄｉから入力されるビット信号の信号レベルに応じてサンプリング容量素子２５０が第１準電圧源Ｖｒ１まで充電される（第１期間）。次に、第１のスイッチ２１０及び第２のスイッチ２２０が切断され、かつ、第３のスイッチ２３０及び第４スイッチ２４０が接続することにより、サンプリング容量素子２５０の充電電圧に基づいてアナログ出力信号Ｖｏｕｔが変化する（第２期間）。第１期間と第２期間とは周期的に交互に行われる。
【００４５】
第２期間において、第３のスイッチ２３０、第４スイッチ２４０、サンプリング容量素子２５０及び積分容量素子２６０は直列に接続され、閉ループを形成している。第３のスイッチ２３０を構成するＭＯＳトランジスタのオン抵抗をＲｓｗ３及び第４のスイッチ２４０を構成する全てのＭＯＳトランジスタの合成オン抵抗をＲｓｗ４、サンプリング容量２５０の総容量をＣｓ、積分容量２６０の容量をＣｉとすると、閉ループの時定数は（Ｒｓｗ３＋Ｒｓｗ４）＊Ｃｉ＊Ｃｓ／（Ｃｉ＋Ｃｓ）となり、アナログ出力信号Ｖｏｕｔはこの閉ループの時定数に依存した過渡特性を示す。
【００４６】
ここで、第３のスイッチ２３０を構成するＭＯＳトランジスタのオン抵抗Ｒｓｗ３についてより詳しく説明する。本実施例の第２期間において、第３のスイッチ２３０を構成するＭＯＳトランジスタのソース端子及びドレイン端子の電位が信号レベルによって変化しないため、オン抵抗値は一定の値となる。
【００４７】
一方の第４のスイッチ２４０を構成する全てのＭＯＳトランジスタの合成オン抵抗Ｒｓｗ４について詳しく説明する。第４のスイッチ２４０は、Ｎ個のスイッチユニット２４ｉ（ｉ＝１〜Ｎ）から成り、各スイッチユニット２４ｉは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成される。これらのＭＯＳトランジスタは、制御端子であるゲート端子と主端子であるソース端子又はドレイン端子間の電圧がＭＯＳトランジスタの閾値電圧を超えて高くなるほどオン抵抗値が低くなる特性（オン抵抗値の電圧依存性）を有している。したがって、本実施例の第２期間において、第４のスイッチ２４０が接続された状態では、各スイッチユニット２４ｉを構成するＭＯＳトランジスタのソース端子及びドレイン端子がアナログ出力信号Ｖｏｕｔの電位となるため、オン抵抗値がアナログ出力信号Ｖｏｕｔの電位に依存して変化する。
【００４８】
閉ループの時定数は（Ｒｓｗ３＋Ｒｓｗ４）＊Ｃｉ＊Ｃｓ／（Ｃｉ＋Ｃｓ）であり、Ｒｓｗ４がアナログ出力信号Ｖｏｕｔの電位に依存して変化することに伴って、閉ループの時定数も変化し、アナログ出力信号Ｖｏｕｔの過渡特性はＶｏｕｔの電位に依存して変化し、歪の発生につながる。
ここで、本実施例では、第４のスイッチの各ユニット２４ｉを閾値電圧の異なる複数のＭＯＳトランジスタで構成している。第４のスイッチの各ユニット２４ｉをＭ通りの閾値電圧Ｖｔｈ＿Ｐ＿ｊ（ｊ＝１〜Ｍ）を有するＰＭＯＳトランジスタと、Ｌ通りの閾値電圧Ｖｔｈ＿Ｎ＿ｋ（ｋ＝１〜Ｌ）を有するＮＭＯＳトランジスタとで構成したとする。本実施例の第２期間におけるＰＭＯＳトランジスタのゲート端子の電位はグランドレベルＶＳＳおよびＮＭＯＳトランジスタのゲート端子の電位は電源電圧レベルＶＤＤであることから、第４のスイッチの各ユニット２４ｉを構成するＭＯＳトランジスタのソース（ドレイン）端子の電位であるアナログ出力信号Ｖｏｕｔの電位が、ＶＳＳ−Ｖｔｈ＿Ｐ＿ｊ及びＶＤＤ−Ｖｔｈ＿Ｎ＿ｋに近づいたときに急激にオン抵抗値が高くなる特性を示す。
【００４９】
ここで、従来のように第４のスイッチの各ユニット２４ｉを単一の閾値電圧を有するＭＯＳトランジスタで構成、すなわち、Ｍ＝Ｌ＝１とした場合、図４の“ｃ”及び“ａ”に示した２点にて、アナログ出力信号Ｖｏｕｔの電位がＶＳＳ−Ｖｔｈ＿Ｐ＿１、および、ＶＤＤ−Ｖｔｈ＿Ｎ＿１に近づき、オン抵抗Ｒｓｗ４が急激に高くなり、その結果オン抵抗Ｒｓｗ４の変動幅が大きくなる。ところが、本発明のように第４のスイッチの各ユニットＳＷ４ｘｉを閾値電圧の異なる複数のＭＯＳトランジスタで構成、すなわち、Ｍ＞１、Ｌ＞１とした場合、オン抵抗Ｒｓｗ４が急激に高くなる点ＶＳＳ−Ｖｔｈ＿Ｐ＿ｊ、および、ＶＤＤ−Ｖｔｈ＿Ｎ＿ｋを３つ以上有することとなり、オン抵抗Ｒｓｗ４の特性が平均化されて変動幅を小さく抑制することができる。
また、第４のスイッチの各ユニット２４ｉを構成する閾値電圧の異なるＰＭＯＳトランジスタの種類数（Ｍ）及び閾値電圧の異なるＮＭＯＳトランジスタの種類数（Ｌ）については、Ｍ＞１かつＬ＞１としてもよいし、Ｍ＝１かつＬ＞１としてもよいし、Ｍ＞１かつＬ＝１としてもよい。
【００５０】
図８（ａ），（ｂ）は、図６に示されるデジタル・アナログ変換器に用いられる第４のスイッチのオン抵抗の変化をグラフに示す図である。
一例としてＭ＝２、Ｌ＝２とした場合で説明する。図８中の（１）は、第４のスイッチの各ユニット２４ｉを閾値電圧Ｖｔｈ＿Ｐ＿１のＰＭＯＳトランジスタと閾値電圧Ｖｔｈ＿Ｎ＿１のＮＭＯＳトランジスタで構成した場合のオン抵抗を示したグラフであり、図８中の（２）は、第４のスイッチの各ユニット２４ｉを閾値電圧Ｖｔｈ＿Ｐ＿２のＰＭＯＳトランジスタと閾値電圧Ｖｔｈ＿Ｎ＿２のＮＭＯＳトランジスタで構成した場合のオン抵抗を示したグラフである。本実施例のように、第４のスイッチの各ユニット２４ｉを閾値電圧Ｖｔｈ＿Ｐ＿１とＶｔｈ＿Ｐ＿２のＰＭＯＳトランジスタ、および閾値電圧Ｖｔｈ＿Ｎ＿１とＶｔｈ＿Ｎ＿２のＮＭＯＳトランジスタで構成した場合、オン抵抗は図８中の（１）と図８中の（２）とを平均化した、図８中の（３）に示す特性となる。ここで、図８中の（１）と図８中の（２）とではオン抵抗が急激に高くなる点が異なるため、この２つのグラフを平均化して得られる図８中の（３）のグラフではオン抵抗が急激に高くなる点が４点となり、図８中の（１）と図８中の（２）よりも最大値は低く、最小値は高くなり、変動幅は抑制される。
【００５１】
このように、第４のスイッチの各ユニット２４ｉを閾値電圧の異なる複数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成することにより、オン抵抗Ｒｓｗ４の特性が平均化されて変動幅を小さく抑制することができる。
図９は、図８に示したＭＯＳトランジスタのオン抵抗値Ｒｓｗ４が最大値“ａ”，最小値“ｂ”の状態における、出力端子Ｖｏｕｔの過渡特性を拡大してグラフに示した図である。これにより、図９に示すように、アナログ信号出力Ｖｏｕｔのオン抵抗Ｒｓｗ４に依存した変化を抑制し、歪の発生を抑制することができる。
【００５２】
つまり、図９に示した曲線Ｌａ、曲線Ｌｂから明らかなように、曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄ１は、図５に示したデジタル・アナログ変換器１００の曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄよりも短くなっている。したがって、本実施例は、オン抵抗値Ｒｓｗ４の変化によるアナログ出力信号の過渡特性の変化を抑制し、歪の発生を抑制することができる。
【００５３】
閾値電圧の異なる複数のＭＯＳトランジスタを備える手法としては、プロセスで準備されている閾値電圧の異なるＭＯＳトランジスタを使用してもよいし、ＭＯＳトランジスタの基盤電位を制御することによって閾値電圧を操作してもよい。
また、本実施例において、演算増幅器１２の出力端子と反転入力端子との間に積分用容量素子２６０を設けないこととしてもよい。その場合、サミングノードスイッチ２３０を抵抗に置き換えてもよい。
【００５４】
このように、本実施例は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
また、本実施例１によれば、第１のスイッチ２１０及び第２のスイッチ２２０の接続時において複数のサンプリング容量素子がデジタル入力信号を構成する複数のビット信号の信号レベルに応じてそれぞれ充電される。その後、第１のスイッチ２１０及び第２のスイッチ２２０が切断され、第３のスイッチ２３０及び第４のスイッチ２４０が接続されると、サンプリング容量素子２５０と積分容量素子２６０と演算増幅器１２との間の電気経路が形成され、全サンプリング容量素子２５０の充電電圧に応じた電圧を演算増幅器１２がアナログ出力信号として出力する。
【００５５】
このとき、第３のスイッチ２３０のオン抵抗をＲｓｗ３、第４のスイッチの全ユニット２４ｉの合成オン抵抗をＲｓｗ４とすると、アナログ出力信号は積分容量Ｃｉ、サンプリング容量素子２５ｉの総容量Ｃｓ及びＲｓｗ３、Ｒｓｗ４の直列接続による時定数（Ｒｓｗ３＋Ｒｓｗ４）＊Ｃｉ＊Ｃｓ／（Ｃｉ＋Ｃｓ）に依存した過渡特性を示す。ここで、本実施例では、第４のスイッチユニット２４ｉを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを閾値電圧Ｖｔｈの異なる複数のＭＯＳトランジスタで構成しているため、第４のスイッチの全ユニット２４ｉの合成オン抵抗Ｒｓｗ４が、アナログ出力信号Ｖｏｕｔのレベルに対して変化する変動幅が小さくなるよう調整することができ、歪の発生を抑制することができる。
【００５６】
また、第４のスイッチユニット２４ｉを構成するＭＯＳトランジスタについては、ＰＭＯＳトランジスタを閾値電圧Ｖｔｈの異なる複数のＰＭＯＳトランジスタで構成し、かつ、ＮＭＯＳトランジスタを閾値電圧Ｖｔｈの異なる複数のＮＭＯＳトランジスタで構成することとしてもよい。あるいは、ＰＭＯＳトランジスタを閾値電圧Ｖｔｈの異なる複数のＰＭＯＳトランジスタで構成し、ＮＭＯＳトランジスタは単一の閾値電圧Ｖｔｈを有するＮＭＯＳトランジスタで構成することとしてもよい。あるいは、ＰＭＯＳトランジスタは単一の閾値電圧Ｖｔｈを有するＰＭＯＳトランジスタで構成し、ＮＭＯＳトランジスタを閾値電圧Ｖｔｈの異なる複数のＮＭＯＳトランジスタで構成することとしてもよい。
【００５７】
これにより、簡単な構成でデジタル・アナログ変換器において許容される応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例２】
【００５８】
図１０は、本発明に係るデジタル・アナログ変換器の実施例２を説明するための回路構成図である。図中符号２１はコントロールクロック発生器、２２は演算増幅器を示している。なお、図６に示した構成要素と同じ機能を有する構成要素には同等の符号を付してある。
図１０に示されるように、本実施例２におけるデジタル・アナログ変換器３００が実施例１と異なる点は、第４のスイッチが２４０から３４０とされ、その各ユニットが２４ｉから３４ｉとされ、スイッチを制御するためのクロックを発生するコントロールクロック発生器２１を設け、第４のスイッチ３４０を制御するクロックを複数備えていることである。
【００５９】
図１１は、図１０に示されるデジタル・アナログ変換器において、第４のスイッチユニットを構成するＰＭＯＳおよびＮＭＯＳトランジスタの回路図である。
具体的には、第４のスイッチ３４０の各ユニット３４ｉはＭ個のＰＭＯＳトランジスタ及びＬ個のＮＭＯＳトランジスタで構成され、各ＰＭＯＳトランジスタのゲート端子をＭ通りの異なるクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）及び各ＮＭＯＳトランジスタのゲート端子をＬ通りの異なるクロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）で制御する。第４のスイッチＳＷ４ｙがオンとなる本実施例２の第２期間において、クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）はそれぞれ異なる“Ｌ”レベルＶＧ＿Ｐ＿ｊ（ｊ＝１〜Ｍ）、クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）はそれぞれ異なる“Ｈ”レベルＶＧ＿Ｎ＿ｋ（ｋ＝１〜Ｌ）となっている。
【００６０】
また、ＰＭＯＳトランジスタの数（Ｍ）及びＮＭＯＳトランジスタの数（Ｌ）については、Ｍ＞１かつＬ＞１としてもよいし、Ｍ＝１かつＬ＞１としてもよいし、Ｍ＞１かつＬ＝１としてもよい。Ｍ個のＰＭＯＳトランジスタについては、閾値電圧の異なるＰＭＯＳで構成してもよいし、閾値電圧の同じＰＭＯＳトランジスタで構成してもよい。また、Ｌ個のＮＭＯＳトランジスタについては、閾値電圧の異なるＮＭＯＳで構成してもよいし、閾値電圧の同じＮＭＯＳトランジスタで構成してもよい。
【００６１】
また、本実施例において、演算増幅器２２の出力端子と反転入力端子との間に積分用容量素子３６０を設けないこととしてもよい。その場合、サミングノードスイッチ３３０を抵抗に置き換えてもよい。
図１２は、図１１に示した第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。図中符号２３ａは第１のレベル調整回路、２３ｂは第１のレベル調整回路を示している。
【００６２】
本実施例２の第２期間において、第４のスイッチ３４０の各ユニット３４ｉを構成する各ＰＭＯＳトランジスタ及び各ＮＭＯＳトランジスタのゲート端子を異なるレベルで制御するための回路の一例を示す。クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）の生成部には、それぞれ異なる“Ｌ”レベルＶＧ＿Ｐ＿ｊ（ｊ＝１〜Ｍ）を出力するための第１のレベル調整回路（ＬＶＬＳＦＴ１＿ｊ（ｊ＝１〜Ｍ））２３ａを備え、クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）の生成部には、それぞれ異なる“Ｈ”レベルＶＧ＿Ｎ＿ｋ（ｋ＝１〜Ｌ）を出力するための第２のレベル調整回路（ＬＶＬＳＦＴ２＿ｋ（ｋ＝１〜Ｌ））２３ｂを備えている。
【００６３】
図１３（ａ），（ｂ）は、図１２に示した制御クロック発生回路内の第１のレベル調整回路の一例を示す概略回路図である。第１のレベル調整回路２３ａの各ＬＶＬＳＦＴ１＿ｊの一例を示す。図１２に示すＣＫ４’とは本実施例２の第２期間において“Ｈ”レベルとなるクロックであり、図１３に示すレベル調整回路ＬＶＬＳＦＴ１＿ｊにはＣＫ４’を反転したクロックＣＫ４Ｎ’が入力される。レベル調整回路ＬＶＬＳＦＴ１＿ｊは、入力ＣＫ４Ｎ’と接続される容量素子ＣＰ＿ｊ、容量素子ＣＰ＿ｊの他方の端子ＣＫＰ’＿ｊと第３の基準電圧Ｖｒ３＿ｊとの接続及び切断を切り替えるスイッチ、容量素子ＣＰ＿ｊの前記他方の端子ＣＫＰ’＿ｊと出力端ＣＫ−Ｐ＿ｊとの接続及び切断を切り替えるスイッチ、出力端ＣＫ−Ｐ＿ｊと電源電圧ＶＤＤとの接続及び切断を切り替えるスイッチを備えている。第３の基準電圧Ｖｒ３＿ｊのレベルは各ＬＶＬＳＦＴ１＿ｊごとに異なる任意の電圧とする。
【００６４】
図１３（ａ）に本実施例２の第２期間以外のＣＫ４’が“Ｌ”となる期間の状態を示す。このとき、入力ＣＫ４Ｎ’は“Ｈ”レベル、すなわち、電源電圧ＶＤＤのレベルとなる。この間、容量素子ＣＰ＿ｊの前記他方の端子ＣＫＰ’＿ｊと第３の基準電圧Ｖｒ３＿ｊとが接続され、容量素子ＣＰ＿ｊの両端にはＶＤＤ−Ｖｒ３＿ｊの電位差が生じる。また、出力端ＣＫ−Ｐ＿ｊは、容量素子ＣＰ＿ｊの前記他方の端子ＣＫＰ’＿ｊとは切断されて電源電圧ＶＤＤと接続されており、ＶＤＤのレベルを出力する。
【００６５】
次に、図１３（ｂ）に本実施例２の第２期間のＣＫ４’が“Ｈ”となる期間の状態を示す。このとき、入力ＣＫ４Ｎ’は“Ｌ”レベル、すなわち、グランドＶＳＳのレベルとなる。このとき、容量素子ＣＰ＿ｊの前記他方の端子ＣＫＰ’＿ｊと第３の基準電圧Ｖｒ３＿ｊ、および、出力端ＣＫ−Ｐ＿ｊと電源電圧ＶＤＤとは切断され、容量素子ＣＰ＿ｊの前記他方の端子ＣＫＰ’＿ｊと出力端ＣＫ−Ｐ＿ｊとが接続される。ここで、容量素子ＣＰ＿ｊの電荷は理想的には保持されるため、ＣＫＰ’＿ｊはＶＳＳ−（ＶＤＤ−Ｖｒ３＿ｊ）のレベルとなり、ＣＫＰ’＿ｊと接続された出力端ＣＫ−Ｐ＿ｊはＶＳＳ−（ＶＤＤ−Ｖｒ３＿ｊ）のレベルを出力する。したがって、第３の基準電圧Ｖｒ３＿ｊのレベルは各ＬＶＬＳＦＴ１＿ｊごとに異なるため、各クロックＣＫ−Ｐ＿ｊは異なる“Ｌ”レベルを出力する。
【００６６】
図１５（ａ），（ｂ）は、図１２に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。  
図１５（ａ）は、第１のレベル調整回路の出力波形を示す図である。このように、第１のレベル調整回路２３ａは、第４のスイッチの各ユニット３４ｉを構成するＰＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｐ＿ｊの“Ｈ”レベルを電源電圧ＶＤＤのレベルで出力し、“Ｌ”レベルを複数の異なるレベルで出力する機能を有している。なお、図１２及び図１３は第１のレベル調整回路の一例であり、同様の機能を有する他の回路で第１のレベル調整回路２３ａを構成することとしてもよい。
【００６７】
図１４（ａ），（ｂ）は、図１２に示した制御クロック発生回路内の第２のレベル調整回路の一例を示す概略回路図である。
次に、図１４に第２のレベル調整回路２３ｂの各ＬＶＬＳＦＴ２＿ｋの一例を示す。図１４に示すレベル調整回路ＬＶＬＳＦＴ２＿ｋには、本実施例２の第２期間において“Ｈ”レベルとなるクロックＣＫ４’が入力される。レベル調整回路ＬＶＬＳＦＴ２＿ｋは、入力ＣＫ４’と接続される容量素子ＣＮ＿ｋ、容量素子ＣＮ＿ｋの他方の端子ＣＫＮ’＿ｋと第４の基準電圧Ｖｒ４＿ｋとの接続及び切断を切り替えるスイッチ、容量素子ＣＰの他方の端子ＣＫＮ’＿ｋと出力端ＣＫ−Ｎ＿ｋとの接続及び切断を切り替えるスイッチ、出力端ＣＫ−Ｎ＿ｋとグランドＶＳＳとの接続及び切断を切り替えるスイッチを備えている。第４の基準電圧Ｖｒ４＿ｋのレベルは各ＬＶＬＳＦＴ２＿ｋごとに異なる任意の電圧とする。
【００６８】
図１４（ａ）に本実施例２の第２期間以外のＣＫ４’が“Ｌ”となる期間の状態を示す。このとき、入力ＣＫ４’はグランドＶＳＳのレベルとなる。この間、容量素子ＣＮ＿ｋの他方の端子ＣＫＮ’＿ｋと第４の基準電圧Ｖｒ４＿ｋとが接続され、容量素子ＣＮ＿ｋの両端にはＶｒ４＿ｋ−ＶＳＳの電位差が生じる。また、出力端ＣＫ−Ｎ＿ｋは、容量素子ＣＮ＿ｋの他方の端子ＣＫＮ’＿ｋとは切断されてグランドＶＳＳと接続されており、ＶＳＳのレベルを出力する。
【００６９】
次に、図１４（ｂ）に本実施例２の第２期間のＣＫ４’が“Ｈ”となる期間の状態を示す。このとき、入力は電源電圧ＶＤＤのレベルとなる。このとき、容量素子ＣＮ＿ｋの他方の端子ＣＫＮ’＿ｋと第４の基準電圧Ｖｒ４＿ｋ、および、出力端ＣＫ−Ｎ＿ｋとグランドＶＳＳとは切断され、容量素子ＣＮ＿ｋの他方の端子ＣＫＮ’＿ｋと出力端ＣＫ−Ｎ＿ｋとが接続される。ここで、容量素子ＣＮ＿ｋの電荷は理想的には保持されるため、ＣＫＮ’＿ｋはＶＤＤ＋（Ｖｒ４＿ｋ−ＶＳＳ）のレベルとなり、ＣＫＮ’＿ｋと接続された出力端ＣＫ−ＮはＶＤＤ＋（Ｖｒ４＿ｋ−ＶＳＳ）のレベルを出力する。したがって、第４の基準電圧Ｖｒ４＿ｊのレベルは各ＬＶＬＳＦＴ２＿ｋごとに異なるため、各クロックＣＫ−Ｎ＿ｋは異なる“Ｈ”レベルを出力する。
【００７０】
図１５（ｂ）は、第２のレベル調整回路の出力波形を示す図である。このように、第２のレベル調整回路２３ｂは、第４のスイッチの各ユニット３４ｉを構成するＮＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｎ＿ｋの“Ｌ”レベルをグランドＶＳＳのレベルで出力し、“Ｈ”レベルを複数の異なるレベルで出力する機能を有している。なお、図１２及び図１４は第２のレベル調整回路２３ｂの一例であり、同様の機能を有する他の回路で第２のレベル調整回路２３ｂを構成することとしてもよい。
【００７１】
本実施例２にて、第４のスイッチユニット３４ｉを単一の閾値電圧Ｖｔｈ＿Ｐを有するＰＭＯＳトランジスタと、単一の閾値電圧Ｖｔｈ＿Ｎを有するＮＭＯＳトランジスタで構成した場合を例に、第４のスイッチ３４０の合成オン抵抗Ｒｓｗ４について説明する。オン抵抗Ｒｓｗ４はアナログ出力信号Ｖｏｕｔの電位がＶＧ＿Ｐ＿ｊ−Ｖｔｈ＿Ｐ及びＶＧ＿Ｎ＿ｋ−Ｖｔｈ＿Ｎに近づいたときに急激にオン抵抗値が高くなる特性を示す。本実施形態においては、ＶＧ＿Ｐ＿ｊあるいはＶＧ＿Ｎ＿ｋの少なくともどちらか片方は複数であるため、オン抵抗Ｒｓｗ４が急激に高くなる点を３つ以上有することとなり、実施例１にて説明したように、オン抵抗Ｒｓｗ４の特性が平均化されて変動幅は小さく抑制される。これにより、図９に示すようにアナログ信号出力Ｖｏｕｔのオン抵抗Ｒｓｗ４に依存した変化を抑制し、歪の発生を抑制することができる。
【００７２】
このように、本実施形態は簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例３】
【００７３】
図１６は、本発明に係るデジタル・アナログ変換器の実施例３を説明するための回路構成図である。図中符号３１はコントロールクロック発生器、３２は演算増幅器を示している。なお、図１０に示した構成要素と同じ機能を有する構成要素には同等の符号を付してある。
図１６に示されるように、本実施例３におけるデジタル・アナログ変換器４００が実施例２と異なる点は、スイッチを制御するためのクロックを発生するコントロールクロック発生器３１を設けた点である。
【００７４】
具体的には、第４のスイッチ４４０の各ユニット４４ｉはＭ個のＰＭＯＳトランジスタおよびＬ個のＮＭＯＳトランジスタで構成され、各ＰＭＯＳトランジスタのゲート端子をＭ通りの異なるクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）で制御し、各ＮＭＯＳトランジスタのゲート端子をＬ通りの異なるクロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）で制御する。クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）は立ち下りエッジのタイミングがそれぞれ異なっており、クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）は立ち上がりエッジのタイミングがそれぞれ異なっている。
【００７５】
ＰＭＯＳトランジスタの数（Ｍ）及びＮＭＯＳトランジスタの数（Ｌ）については、Ｍ＞１かつＬ＞１としてもよいし、Ｍ＝１かつＬ＞１としてもよいし、Ｍ＞１かつＬ＝１としてもよい。Ｍ個のＰＭＯＳトランジスタについては、閾値電圧の異なるＰＭＯＳで構成してもよいし、閾値電圧の同じＰＭＯＳトランジスタで構成してもよい。また、Ｌ個のＮＭＯＳトランジスタについては、閾値電圧の異なるＮＭＯＳで構成してもよいし、閾値電圧の同じＮＭＯＳトランジスタで構成してもよい。
【００７６】
図１７は、図１６に示される第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。図中符号３３ａは第１の遅延回路、３３ｂは第２の遅延回路を示している。
立ち下りエッジのタイミングがそれぞれ異なるクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）及び立ち上がりエッジのタイミングがそれぞれ異なるクロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）を発生する回路の一例を示す。クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）の生成部には、それぞれ遅延量の異なる第１の遅延回路（Ｄｅｌａｙ＿Ｐ＿ｊ（ｊ＝１〜Ｍ））３３ａを備え、クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）の生成部には、それぞれ遅延量の異なる第１の遅延回路（Ｄｅｌａｙ＿Ｎ＿ｋ（ｋ＝１〜Ｌ））３３ｂを備えている。
【００７７】
図１８（ａ）は、本実施例３の第２期間におけるアナログ出力波形をグラフに示した図で、図１８（ｂ）は、図１７に示されるクロック発生回路の出力クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）及びＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）の一例をグラフに示した図である。図１８に示すように、本実施例３の第２期間の初期においてアナログ出力波形は大きく変化しており、この初動時における第４のスイッチ４４０の合成オン抵抗Ｒｓｗ４がアナログ出力波形の過渡特性を大きく支配し、歪の発生に大きく関与する。
【００７８】
本実施例３にて、第４のスイッチユニット４４ｉを単一の閾値電圧Ｖｔｈ＿Ｐを有するＰＭＯＳトランジスタと、単一の閾値電圧Ｖｔｈ＿Ｎを有するＮＭＯＳトランジスタで構成した場合を例に、図１８に示すアナログ出力波形が大きく変化する初動時の時刻（ａ）における第４のスイッチ４４０の合成オン抵抗Ｒｓｗ４について説明する。時刻（ａ）におけるＣＫ−Ｐ＿ｊの電位をＶＧ＿Ｐ＿ｊ、ＣＫ−Ｎ＿ｋの電位をＶＧ＿Ｎ＿ｋとすると、この時刻におけるオン抵抗Ｒｓｗ４はアナログ出力信号Ｖｏｕｔの電位がＶＧ＿Ｐ＿ｊ−Ｖｔｈ＿Ｐ、および、ＶＧ＿Ｎ＿ｋ−Ｖｔｈ＿Ｎに近づいたときに急激にオン抵抗値が高くなる特性を示す。ここで、本実施例においては、ＣＫ−Ｐ＿ｊ及びＣＫ−Ｎ＿ｋの少なくともどちらかは図１８（ｂ）に示すような複数のクロックエッジを備えており、時刻（ａ）におけるクロックの電位ＶＧ＿Ｐ＿ｊあるいはＶＧ＿Ｎ＿ｋの少なくともどちらか片方は複数の電位となっている。そのため、オン抵抗Ｒｓｗ４が急激に高くなる点を３つ以上有することとなり、第一の実施形態にて説明したように、オン抵抗Ｒｓｗ４の特性が平均化されて変動幅は小さく抑制される。これにより、初動時におけるアナログ信号出力Ｖｏｕｔのオン抵抗Ｒｓｗ４に依存した変化を抑制し、歪の発生を抑制することができる。
【００７９】
立ち下りエッジのタイミングがそれぞれ異なるクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）、および、立ち上がりエッジのタイミングがそれぞれ異なるクロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）を発生する回路については、図１７に示されるような回路で構成することとしてもよいし、同様の機能を持つ他の回路で構成することとしてもよい。
また、本実施例において、演算増幅器３２の出力端子と反転入力端子との間に積分用容量素子４６０を設けないこととしてもよい。その場合、サミングノードスイッチ４３０を抵抗に置き換えてもよい。
このように、本実施例３は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例４】
【００８０】
図１９は、本発明に係るデジタル・アナログ変換器の実施例４を説明するための回路構成図である。図中符号４１はコントロールクロック発生器、４２は演算増幅器を示している。なお、図６に示した構成要素と同じ機能を有する構成要素には同等の符号を付してある。
図１９に示されるように、本実施例４におけるデジタル・アナログ変換器５００が実施例１と異なる点は、演算増幅器が差動演算増幅器とされ、２つの入力端子のそれぞれに、実施例１と同様の充電電圧が入力されるように構成されることである。
【００８１】
具体的には、差動演算増幅器の反転入力端子には、実施例１と同様の構成（図１９において各符号にａを付加して表示する）により、デジタル入力信号を構成するビット信号Ｄｉａ（ｉ＝１〜Ｎ）に応じてサンプリング容量素子５５ｉａ（ｉ＝１〜Ｎ）の充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Ｖｏｕｔ＋が出力される。また、差動演算増幅器の非反転入力端子にも実施例１と同様の構成（図１９において各符号にｂを付加して表示する）により、反転入力端子側と同一のビット信号Ｄｉｂ（ｉ＝１〜Ｎ）に応じてサンプリング容量素子５５ｉｂ（ｉ＝１〜Ｎ）の充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Ｖｏｕｔ−が出力される。
【００８２】
本発明に係るデジタル・アナログ変換器５００（５００Ａ，５００Ｂ）は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。
複数の入力端子Ｄｉａ，Ｄｉｂは、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される。また、サンプリング容量素子部５５ｉａ，５５ｉｂは、複数の入力端子Ｄｉａ，Ｄｉｂに対応して設けられている。
【００８３】
また、複数の第１のスイッチユニット５１ｉａ，５１ｉｂ（ｉ＝１〜Ｎ）は、複数のサンプリング容量素子５５ｉａ５５ｉｂの一方の端子と対応する複数の入力端子Ｄｉａ，Ｄｉｂとの接続及び切断を切り替える。また、複数の第２のスイッチ５２０ａ，５２０ｂは、複数のサンプリング容量素子部５５ｉａ，５５ｉｂの他方の端子と基準電圧源Ｖｒ１ａ，Ｖｒ１ｂとの接続及び切断を切り替える。
【００８４】
また、第３のスイッチ５３０ａ，５３０ｂは、複数の第１のスイッチユニット５１ｉａ，５１ｉｂ（ｉ＝１〜Ｎ）の切り替えにおける切断及び接続に応じて、複数のサンプリング容量素子部５５ｉａ，５５ｉｂの他方の端子と演算増幅器４２の反転入力端子（−）との接続及び切断並びに複数のサンプリング容量素子部５５ｉａ，５５ｉｂの他方の端子と積分容量素子５６０の一方の端子との接続及び切断を切り替える。
【００８５】
また、複数の第４のスイッチユニット５４ｉａ，５４ｉｂ（ｉ＝１〜Ｎ）は、複数のサンプリング容量素子部５５ｉａ，５５ｉｂの一方の端子の相互の接続及び切断並びに複数のサンプリング容量素子部５５ｉａ，５５ｉｂの一方の端子と演算増幅器２２の出力端子との接続及び切断並びに複数のサンプリング容量素子部５５ｉａ，５５ｉｂと複数の積分容量素子５６０ａ，５６０ｂの他方の端子との接続及び切断を切り替える。
【００８６】
また、第１のスイッチ５１０ａ，５１０ｂは複数の第１のスイッチユニット５１ｉａ，５１ｉｂ（ｉ＝１〜Ｎ）から成り、第４のスイッチ５４０ａ，５４０ｂは複数の第４のスイッチユニット５４ｉａ，５４ｉｂ（ｉ＝１〜Ｎ）から成り、サンプリング容量素子部５５０ａ，５５０ｂは複数のサンプリング容量素子５５ｉａ，５５ｉｂ（ｉ＝１〜Ｎ）から成り、これらは同じ数Ｎずつ備えているものとする。
【００８７】
また、演算増幅器４２の非反転出力端子と反転入力端子との間に積分用容量素子５６０aを、演算増幅器４２の反転出力端子と非反転入力端子との間に積分用容量素子５６０ｂを設けている。
また、コントロールクロック発生器４１は、第１のスイッチ５１０ａ，５１０ｂと第２のスイッチ５２０ａ，５２０ｂと第３のスイッチ５２０ａ，５２０ｂ及び第４のスイッチ５４０ａ，５４０ｂとを制御するためのクロックを発生する。
【００８８】
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
本実施例４では第４のスイッチの各ユニット５４ｉａ及び５４ｉｂを閾値電圧の異なる複数のＭＯＳトランジスタで構成している。第４のスイッチの各ユニット５４ｉａ及び５４ｉｂをＭ通りの閾値電圧Ｖｔｈ＿Ｐ＿ｊ（ｊ＝１〜Ｍ）を有するＰＭＯＳトランジスタと、Ｌ通りの閾値電圧Ｖｔｈ＿Ｎ＿ｋ（ｋ＝１〜Ｌ）を有するＮＭＯＳトランジスタとで構成したとする。本実施形態の第２期間におけるＰＭＯＳトランジスタのゲート端子の電位はグランドレベルＶＳＳ及びＮＭＯＳトランジスタのゲート端子の電位は電源電圧レベルＶＤＤであることから、第４のスイッチの各ユニット５４ｉａ及び５４ｉｂを構成するＭＯＳトランジスタのソース（ドレイン）端子の電位であるアナログ出力信号Ｖｏｕｔの電位が、ＶＳＳ−Ｖｔｈ＿Ｐ＿ｊ及びＶＤＤ−Ｖｔｈ＿Ｎ＿ｋに近づいたときに急激にオン抵抗値が高くなる特性を示す。
【００８９】
ここで、本発明のように第４のスイッチの各ユニット５４ｉａ及び５４ｉｂを閾値電圧の異なる複数のＭＯＳトランジスタで構成、すなわち、Ｍ＞１、Ｌ＞１とした場合、オン抵抗Ｒｓｗ４ａ，Ｒｓｗ４ｂが急激に高くなる点ＶＳＳ−Ｖｔｈ＿Ｐ＿ｊ及びＶＤＤ−Ｖｔｈ＿Ｎ＿ｋを３つ以上有することとなり、オン抵抗Ｒｓｗ４ａ，Ｒｓｗ４ｂの特性が平均化されて変動幅を小さく抑制することができる。これにより、アナログ信号出力のオン抵抗Ｒｓｗ４ａ，Ｒｓｗ４ｂに依存した変化を抑制し、歪の発生を抑制することができる。
【００９０】
第４のスイッチの各ユニット５４ｉａ及び５４ｉｂを構成する閾値電圧の異なるＰＭＯＳトランジスタの種類数（Ｍ）及び閾値電圧の異なるＮＭＯＳトランジスタの種類数（Ｌ）については、Ｍ＞１かつＬ＞１としてもよいし、Ｍ＝１かつＬ＞１としてもよいし、Ｍ＞１かつＬ＝１としてもよい。
また、閾値電圧の異なる複数のＭＯＳトランジスタを備える手法としては、プロセスで準備されている閾値電圧の異なるＭＯＳトランジスタを使用してもよいし、ＭＯＳトランジスタの基盤電位を制御することによって閾値電圧を操作してもよい。
【００９１】
また、本実施例において、演算増幅器４２の非反転出力端子と反転入力端子との間に積分用容量素子５６０a、および、演算増幅器４２の反転出力端子と非反転入力端子との間に積分用容量素子５６０ｂを設けないこととしてもよい。その場合、サミングノードスイッチ５３０ａおよび５３０ｂを抵抗に置き換えてもよい。
このように、本実施例４は簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例５】
【００９２】
本発明に係るデジタル・アナログ変換器の実施例５は、実施例２の改良で、演算増幅器が差動演算増幅器とされ、２つの入力端子のそれぞれに、第２実施形態と同様の充電電圧が入力されるように構成されることである。
具体的には、差動演算増幅器の反転入力端子には、第２実施形態と同様の構成により、デジタル入力信号を構成するビット信号Ｄｉａに応じてサンプリング容量素子３５ｉａの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Ｖｏｕｔ＋が出力される。また、差動演算増幅器の非反転入力端子にも第２実施形態と同様の構成により、反転入力端子側と同一のビット信号Ｄｉｂに応じてサンプリング容量素子３５ｉｂの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Ｖｏｕｔ−が出力される。
【００９３】
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
本実施例５において、第４のスイッチの各ユニット３４ｉａ及び３４ｉｂは、Ｍ個のＰＭＯＳトランジスタ及びＬ個のＮＭＯＳトランジスタで構成され、各ＰＭＯＳトランジスタのゲート端子をＭ通りの異なるクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）及び各ＮＭＯＳトランジスタのゲート端子をＬ通りの異なるクロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）で制御する。第４のスイッチＳＷ４ｙａ及びＳＷ４ｙｂがオンとなる本実施例５の第２期間において、クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）はそれぞれ異なる“Ｌ”レベルＶＧ＿Ｐ＿ｊ（ｊ＝１〜Ｍ）、クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）はそれぞれ異なる“Ｈ”レベルＶＧ＿Ｎ＿ｋ（ｋ＝１〜Ｌ）となっている。
【００９４】
ＰＭＯＳトランジスタの数（Ｍ）及びＮＭＯＳトランジスタの数（Ｌ）については、Ｍ＞１かつＬ＞１としてもよいし、Ｍ＝１かつＬ＞１としてもよいし、Ｍ＞１かつＬ＝１としてもよい。Ｍ個のＰＭＯＳトランジスタについては、閾値電圧の異なるＰＭＯＳで構成してもよいし、閾値電圧の同じＰＭＯＳトランジスタで構成してもよい。また、Ｌ個のＮＭＯＳトランジスタについては、閾値電圧の異なるＮＭＯＳで構成してもよいし、閾値電圧の同じＮＭＯＳトランジスタで構成してもよい。
【００９５】
上述した図１２は、本実施例５の第２期間において、第４のスイッチの各ユニット３４ｉａおよび３４ｉｂを構成する各ＰＭＯＳトランジスタ及び各ＮＭＯＳトランジスタのゲート端子を異なるレベルで制御するための回路の一例を示す図である。クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）の生成部には、それぞれ異なる“Ｌ”レベルＶＧ＿Ｐ＿ｊ（ｊ＝１〜Ｍ）を出力するためのレベル調整回路１（ＬＶＬＳＦＴ１＿ｊ（ｊ＝１〜Ｍ））を備え、前記クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）の生成部には、それぞれ異なる“Ｈ”レベルＶＧ＿Ｎ＿ｋ（ｋ＝１〜Ｌ）を出力するためのレベル調整回路２（ＬＶＬＳＦＴ２＿ｋ（ｋ＝１〜Ｌ））を備えている。
【００９６】
図１５（ａ）にレベル調整回路１の出力波形を示す。このように、レベル調整回路１は、第４のスイッチの各ユニット３４ｉａ及び３４ｉｂを構成するＰＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｐ＿ｊの“Ｈ”レベルを電源電圧ＶＤＤのレベルで出力し、“Ｌ”レベルを複数の異なるレベルで出力する機能を有している。なお、レベル調整回路１は図１２及び図１３に示すような回路例を使用して構成してもよいし、同様の機能を有する他の回路でレベル調整回路１を構成することとしてもよい。
【００９７】
図１５（ｂ）にレベル調整回路２の出力波形を示す。このように、レベル調整回路２は、第４のスイッチの各ユニット３４ｉａ及び３４ｉｂを構成するＮＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｎ＿ｋの“Ｌ”レベルをグランドＶＳＳのレベルで出力し、“Ｈ”レベルを複数の異なるレベルで出力する機能を有している。なお、レベル調整回路２は、図１２及び図１４に示すような回路例を使用して構成してもよいし、同様の機能を有する他の回路でレベル調整回路１を構成することとしてもよい。
また、本実施例において、演算増幅器の非反転出力端子と反転入力端子との間の積分用容量素子、および、演算増幅器の反転出力端子と非反転入力端子との間の積分用容量素子を設けてもよいし、設けないこととしてもよい。積分容量素子を設けない場合、サミングノードスイッチを抵抗に置き換えてもよい。
【００９８】
本実施例５においては、クロックレベルＶＧ＿Ｐ＿ｊあるいは前記クロックレベルＶＧ＿Ｎ＿ｋの少なくともどちらか片方は複数であるため、オン抵抗Ｒｓｗ４ａ，Ｒｓｗ４ｂが急激に高くなる点を３つ以上有することとなり、実施例２にて説明したように、オン抵抗Ｒｓｗ４ａ，Ｒｓｗ４ｂの特性が平均化されて変動幅は小さく抑制される。これにより、アナログ信号出力のオン抵抗Ｒｓｗ４ａ，Ｒｓｗ４ｂに依存した変化を抑制し、歪の発生を抑制することができる。
このように、本実施例５は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例６】
【００９９】
本発明に係るデジタル・アナログ変換器の実施例５は、実施例３の改良で、演算増幅器が差動演算増幅器とされ、２つの入力端子のそれぞれに、実施例３と同様の充電電圧が入力されるように構成されることである。具体的には、差動演算増幅器の反転入力端子には、実施例３と同様の構成により、デジタル入力信号を構成するビット信号Ｄｉａに応じてサンプリング容量素子４５ｉａの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Ｖｏｕｔ＋が出力される。また、差動演算増幅器の非反転入力端子にも第３実施形態と同様の構成により、反転入力端子側と同一のビット信号Ｄｉｂに応じてサンプリング容量素子４５ｉｂの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Ｖｏｕｔ−が出力される。
【０１００】
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
本実施例６において、第４のスイッチの各ユニット４４ｉａ及び４４ｉｂはＭ個のＰＭＯＳトランジスタ及びＬ個のＮＭＯＳトランジスタで構成され、各ＰＭＯＳトランジスタのゲート端子をＭ通りの異なるクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）で制御し、各ＮＭＯＳトランジスタのゲート端子をＬ通りの異なるクロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）で制御する。クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）は立ち下りエッジのタイミングがそれぞれ異なっており、クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）は立ち上がりエッジのタイミングがそれぞれ異なっている。
【０１０１】
ＰＭＯＳトランジスタの数（Ｍ）及びＮＭＯＳトランジスタの数（Ｌ）については、Ｍ＞１かつＬ＞１としてもよいし、Ｍ＝１かつＬ＞１としてもよいし、Ｍ＞１かつＬ＝１としてもよい。Ｍ個のＰＭＯＳトランジスタについては、閾値電圧の異なるＰＭＯＳで構成してもよいし、閾値電圧の同じＰＭＯＳトランジスタで構成してもよい。また、Ｌ個のＮＭＯＳトランジスタについては、閾値電圧の異なるＮＭＯＳで構成してもよいし、閾値電圧の同じＮＭＯＳトランジスタで構成してもよい。
【０１０２】
立ち下りエッジのタイミングがそれぞれ異なるクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）及び立ち上がりエッジのタイミングがそれぞれ異なるクロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）を発生する回路については、図１７に示されるような回路で構成することとしてもよいし、同様の機能を持つ他の回路で構成することとしてもよい。
また、本実施例において、演算増幅器の非反転出力端子と反転入力端子との間の積分用容量素子、および、演算増幅器の反転出力端子と非反転入力端子との間の積分用容量素子を設けてもよいし、設けないこととしてもよい。積分容量素子を設けない場合、サミングノードスイッチを抵抗に置き換えてもよい。
【０１０３】
図１８（ａ）は、本実施例６の第２期間におけるアナログ出力波形をグラフに示した図で、図１８（ｂ）図は、図１７に示されるクロック発生回路の出力クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）及びＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）の一例をグラフに示した図である。図１８に示すように、本実施例６の第２期間の初期においてアナログ出力波形は大きく変化しており、この初動時における第４のスイッチ４４０ａ，４４０ｂの合成オン抵抗Ｒｓｗ４ａ，Ｒｓｗ４ｂがアナログ出力波形の過渡特性を大きく支配し、歪の発生に大きく関与する。
【０１０４】
本実施例６にて、図１８に示すアナログ出力波形が大きく変化する初動時の時刻（ａ）におけるＣＫ−Ｐ＿ｊの電位をＶＧ＿Ｐ＿ｊ、ＣＫ−Ｎ＿ｋの電位をＶＧ＿Ｎ＿ｋとすると、この時刻におけるクロックの電位ＶＧ＿Ｐ＿ｊあるいはＶＧ＿Ｎ＿ｋの少なくともどちらか片方は複数の電位となっている。そのため、オン抵抗Ｒｓｗ４ａ，Ｒｓｗ４ｂが急激に高くなる点を３つ以上有することとなり、実施例１にて説明したように、オン抵抗Ｒｓｗ４ａ，Ｒｓｗ４ｂの特性が平均化されて変動幅は小さく抑制される。これにより、初動時におけるアナログ信号出力Ｖｏｕｔのオン抵抗Ｒｓｗ４ａ，Ｒｓｗ４ｂに依存した変化を抑制し、歪の発生を抑制することができる。
【０１０５】
このように、本実施例６は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【符号の説明】
【０１０６】
１，１１，２１，３１，４１  コントロールクロック発生器（第１乃至４スイッチ制御クロック発生回路）
２，１２，２２，３２，４２  演算増幅器
２３ａ  第１のレベル調整回路
２３ｂ  第１のレベル調整回路
３３ａ  第１の遅延回路
３３ｂ  第２の遅延回路
１００，２００，３００，４００，５００Ａ，５００Ｂ  デジタル・アナログ変換器
１１０，２１０，３１０，４１０，５１０、３１０ｂ  第１スイッチユニット
１２０，２２０，３２０，４２０，５２０ａ，５２０ｂ  第２スイッチ
１３０，２３０，３３０，４３０，５３０ａ，５３０ｂ  第３スイッチ
１４０，２４０，３４０，４４０，５４０ａ，５４０ｂ  第４スイッチユニット
１５０，２５０，３５０，４５０，５５０ａ，５５０ｂ  全サンプリング容量素子
１５１乃至１５Ｎ，２５１乃至２５Ｎ，３５１乃至３５Ｎ，４５１乃至４５Ｎ，５５１ａ乃至５５Ｎａ，５５１ｂ乃至５５１ｂ  サンプリング容量素子
１６０，２６０，３６０，４６０，５６０ａ，５６０ｂ  積分容量素子
Ｖｒ１  第１基準電圧源
Ｖｒ２  第２基準電圧源
Ｄｉ、Ｄｉａ、Ｄｉｂ  （ｉ＝１〜Ｎ）  複数のビット信号（デジタル入力信号）
Ｒｓｗ３、Ｒｓｗ３ａ、Ｒｓｗ３ｂ  第３スイッチの合成オン抵抗
Ｒｓｗ４、Ｒｓｗ４ａ、Ｒｓｗ４ｂ  第４スイッチの合成オン抵抗
ＣＫ１  第１スイッチユニット制御クロック信号
ＣＫ２  第２スイッチ制御クロック信号
ＣＫ３  第３スイッチ制御クロック信号
ＣＫ４  第４スイッチユニット制御クロック信号
Ｖｏｕｔ、Ｖｏｕｔ＋、Ｖｏｕｔ−  アナログ出力信号
ＣＫ−Ｐ  第４スイッチユニットを構成するＰＭＯＳの制御クロック信号
ＣＫ−Ｎ  第４スイッチユニットを構成するＮＭＯＳの制御クロック信号
ＶＧ＿Ｐ  ＣＫ−Ｐの“Ｌ”レベル
ＶＧ＿Ｎ  ＣＫ−Ｎの“Ｈ”レベル
Ｖｒ３  ＬＶＬＳＦＴ１内の第３基準電圧源
Ｖｒ４  ＬＶＬＳＦＴ２内の第４基準電圧源
ＣＰ  ＬＶＬＳＦＴ１内の容量素子
ＣＮ  ＬＶＬＳＦＴ２内の容量素子
【図１】
0005700697.tif 000002
【図２】
0005700697.tif 000003
【図３】
0005700697.tif 000004
【図４】
0005700697.tif 000005
【図５】
0005700697.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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