(57)【特許請求の範囲】
【請求項１】
入力電位が入力される第１の入力端子および基準電位が入力される第２の入力端子と電気的に接続された差動増幅器と、
少なくとも第１のトランジスタ乃至第４のトランジスタを含み、且つ出力電位が出力される第１の出力端子と電気的に接続された利得段を有し、
前記差動増幅器は、高電位側電源電位線および低電位側電源電位線と電気的に接続され、
前記第１のトランジスタの第１端子は、前記差動増幅器の第２の出力端子と電気的に接続され、
前記第１のトランジスタの第２端子は、前記第３のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタの第１端子は、前記第２の入力端子と電気的に接続され、
前記第２のトランジスタの第２端子は、前記第４のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタの第１端子は、前記高電位側電源電位線と電気的に接続され、
前記第３のトランジスタの第２端子および前記第４のトランジスタの第１端子は、前記出力端子と電気的に接続され、
前記第４のトランジスタの第２端子は、前記低電位側電源電位線と電気的に接続され、
前記第１のトランジスタおよび前記第２のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０−１７Ａ以下であることを特徴とする半導体装置。
【請求項２】
入力電位が入力される第１の入力端子および基準電位が入力される第２の入力端子と電気的に接続された差動増幅器と、
少なくとも第１のトランジスタ乃至第４のトランジスタを含み、且つ出力電位が出力される第１の出力端子と電気的に接続された出力段と、
前記差動増幅器および前記出力段の間に設けられ、且つ前記差動増幅器および前記出力段と電気的に接続された利得段を有し、
前記差動増幅器および前記利得段は、高電位側電源電位線および低電位側電源電位線と電気的に接続され、
前記第１のトランジスタの第１端子は、前記利得段の第２の出力端子と電気的に接続され、
前記第１のトランジスタの第２端子は、前記第３のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタの第１端子は、前記利得段の第３の出力端子と電気的に接続され、
前記第２のトランジスタの第２端子は、前記第４のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタの第１端子は、前記高電位側電源電位線と電気的に接続され、
前記第３のトランジスタの第２端子および前記第４のトランジスタの第１端子は、前記出力端子と電気的に接続され、
前記第４のトランジスタの第２端子は、前記低電位側電源電位線と電気的に接続され、
前記第１のトランジスタおよび前記第２のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０−１７Ａ以下であることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１のトランジスタおよび前記第２のトランジスタは、酸化物半導体層を有し、且つ前記酸化物半導体層にチャネル形成領域を有することを特徴とする半導体装置。
【請求項４】
第１のトランジスタ乃至第９のトランジスタを有し、
前記第１のトランジスタの第１端子および前記第２のトランジスタの第１端子は、高電位側電源電位線に電気的に接続され、
前記第１のトランジスタの第２端子は、前記第１のトランジスタのゲート、前記第２のトランジスタのゲートおよび第３のトランジスタの第１端子に電気的に接続され、
前記第２のトランジスタの第２端子は、第４のトランジスタの第１端子に電気的に接続され、
前記第３のトランジスタの第２端子および前記第４のトランジスタの第２端子は、第５のトランジスタの第１端子と電気的に接続され、
前記第５のトランジスタの第２端子は、低電位側電源電位線に電気的に接続され、
第６のトランジスタの第１端子は、前記高電位側電源電位線に電気的に接続され、
第７のトランジスタの第１端子は、前記第２のトランジスタの前記第２端子および前記第４のトランジスタの第１端子と電気的に接続され、
前記第７トランジスタの第２端子は前記第６のトランジスタのゲートと電気的に接続され、
第８のトランジスタの第１端子は、前記第５のトランジスタのゲートと電気的に接続され、
前記第８のトランジスタの第２端子は、第９のトランジスタのゲートと電気的に接続され、
前記第９のトランジスタの第１端子は、前記第５のトランジスタの前記第２端子および前記低電源側電源電位と電気的に接続され、
前記第４のトランジスタのゲートは、入力電位が入力される第１の入力端子と電気的に接続され、
前記第３のトランジスタのゲート、前記第６のトランジスタの第２端子および前記第９のトランジスタの第２端子は、出力端子と電気的に接続され、
前記第５のトランジスタの前記ゲートは、基準電位が入力される第２の入力端子と電気的に接続され、
前記第１のトランジスタ、前記第２のトランジスタおよび前記第６のトランジスタは、ｐチャネル型トランジスタであり、
前記第３のトランジスタ乃至前記第５のトランジスタおよび前記第９のトランジスタは、ｎチャネル型トランジスタであり、
前記第７のトランジスタおよび前記第８のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０−１７Ａ以下であることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第７のトランジスタおよび前記第８のトランジスタは、酸化物半導体層を有し、且つ前記酸化物半導体層にチャネル形成領域を有することを特徴とする半導体装置。
【請求項６】
第１のトランジスタ乃至第１３のトランジスタおよび１の容量素子を有し、
前記第１のトランジスタの第１端子および前記第２のトランジスタの第１端子は、高電位側電源電位線に電気的に接続されており、
前記第１のトランジスタの第２端子は、前記第１のトランジスタのゲート、第２のトランジスタのゲートおよび第３のトランジスタの第１端子と電気的に接続されており、
前記第２のトランジスタの第２端子は、第４のトランジスタの第１端子に電気的に接続されており、
前記第３のトランジスタの第２端子および前記第４のトランジスタの第２端子は、第５のトランジスタの第１端子と電気的に接続されており、
前記第５のトランジスタの第２端子は、低電位側電源電位線に電気的に接続されており、
第６のトランジスタの第１端子は、前記高電位側電源電位線に電気的に接続されており、
前記第２のトランジスタの前記第２端子および前記第４のトランジスタの前記第１端子は、前記第６のトランジスタのゲートおよび容量素子の一方の電極と電気的に接続されており、
前記第６のトランジスタの第２端子および前記容量素子の他方の電極は、第７のトランジスタの第１端子および第７のトランジスタのゲートと電気的に接続されており、
前記第７のトランジスタの第２端子は、第８のトランジスタの第１端子と電気的に接続されており、
前記第８のトランジスタの第２端子は、前記第８のトランジスタのゲートおよび第９のトランジスタの第１端子と電気的に接続されており、
前記第９のトランジスタの第２端子は、前記低電位側電源電位線と電気的に接続されており、
第１０のトランジスタの第１端子は、前記高電位側電源電位線と電気的に接続されており、
第１１のトランジスタの第１端子は、前記第７のトランジスタの前記ゲートと電気的に接続されており、
前記第１０のトランジスタのゲートは、前記第１１のトランジスタの第２端子と電気的に接続されており、
第１２のトランジスタの第１端子は、前記第８のトランジスタの前記ゲートと電気的に接続されており、
前記第１２のトランジスタの第２端子は、第１３のトランジスタのゲートと電気的に接続されており、
前記第１０のトランジスタの第２端子は、前記第１３のトランジスタの第１端子と電気的に接続されており、
前記第１３のトランジスタの第２端子は、前記低電位側電源電位線と電気的に接続されており、
前記第４のトランジスタのゲートは、入力電位が入力される第１の入力端子と電気的に接続されており、
前記第３のトランジスタのゲート、前記第１０のトランジスタの前記第２端子および前記第１３のトランジスタの前記第１端子は、出力電位が出力される出力端子と電気的に接続されており、
前記第５のトランジスタのゲートおよび前記第９のトランジスタのゲートは、基準電位が入力される第２の入力端子と電気的に接続されており、
前記第１のトランジスタ、前記第２のトランジスタ、前記第６のトランジスタ、前記第８のトランジスタおよび前記第１３のトランジスタは、ｐチャネル型トランジスタであり、
前記第３のトランジスタ乃至前記第５のトランジスタ、前記第７のトランジスタ、前記第９のトランジスタおよび前記第１０のトランジスタは、ｎチャネル型トランジスタであり、
前記第１１のトランジスタおよび前記第１２のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０−１７Ａ以下であることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第１１のトランジスタおよび前記第１２のトランジスタは、酸化物半導体層を有し、且つ前記酸化物半導体層にチャネル形成領域を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。本明細書において、半導体装置とは、半導体素子または半導体素子を含む装置全般をいい、このような半導体素子として、例えばゲート絶縁型電界効果トランジスタが挙げられる。また、半導体素子を含む半導体回路、表示装置などの電気光学装置、及び電子機器も半導体装置に含まれるものである。
【背景技術】
【０００２】
ボルテージフォロアは、入力電位と同等の電位を出力する半導体装置である。また、半導体装置の一例である半導体集積回路において、ボルテージフォロアは、電位生成回路のバッファとして用いることができる。
【０００３】
また、２つのボルテージフォロアを用いることで入力された電位信号の保持を実現できる（特許文献１）。
【０００４】
一方で、近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ。）が注目されている。酸化物半導体はトランジスタに適用することができる（特許文献２及び特許文献３）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−０９６５９４号公報
【特許文献２】特開２００７−１２３８６１号公報
【特許文献３】特開２００７−０９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ボルテージフォロアを電位生成回路のバッファとして用いる場合、該電位生成回路は常に駆動させている。別言すると、該電位生成回路から常に電位信号を入力されるということであり、半導体装置の消費電力の増大に繋がる。
【０００７】
そこで、上記を鑑み、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、入力電位（以下、Ｖ＿ｉｎと表記する場合がある。）および基準電位（以下、Ｖ＿ｂｉａｓと表記する場合がある。）が入力される差動増幅器、出力電位（以下、Ｖ＿ｏｕｔと表記する場合がある。）を出力する利得段を有する半導体装置において、該利得段にオフ状態でのリーク電流が低いトランジスタを配置することで、Ｖ＿ｏｕｔが出力される出力端子と電気的に接続されたトランジスタにおけるゲートの電位を一定に保持することができる半導体装置である。
【０００９】
本発明の一態様は、Ｖ＿ｉｎおよびＶ＿ｂｉａｓが入力される差動増幅器、Ｖ＿ｉｎと同等のＶ＿ｏｕｔを出力する出力段、該差動増幅器および該出力段の間に設けられて、且つ該差動増幅器および該出力段と電気的に接続される利得段を有する半導体装置において、該出力段にオフ状態でのリーク電流が低いトランジスタを配置することで、Ｖ＿ｏｕｔが出力される出力端子と電気的に接続されたトランジスタにおけるゲートの電位を一定に保持することができる半導体装置である。
【００１０】
オフ状態でのリーク電流が低いトランジスタとしては、例えば酸化物半導体層を有し、且つ酸化物半導体層にチャネル形成領域を有するトランジスタを用いるとよい。
【００１１】
また、本明細書において、オフ状態でのリーク電流とは、トランジスタのソースを基準としてゲートに印加される電圧（Ｖｇｓまたは単にＶｇともいう）が、該トランジスタのしきい値電圧より低い場合にソースおよびドレイン間を流れる電流とする。したがって、「トランジスタをオフする」とは、Ｖｇｓを該トランジスタのしきい値電圧以下にすることをいう。また、オフ状態でのリーク電流は単にオフ電流ということができる。
【００１２】
なお、本明細書において、「電源をオフする」とは、高電位側電源電位線（以下、Ｖｄｄと表記する場合がある）と低電位側電源電位線（以下、Ｖｓｓと表記する場合がある）との間に電位差を生じない状態にすることをいう。また、「電源をオンする」とは、高電位側電源電位線と低電位側電源電位線との間に電位差が生じる状態にすることをいう。
【発明の効果】
【００１３】
本発明の一態様によれば、オフ状態でのリーク電流が低いトランジスタをオフした後は、半導体装置の差動増幅器から供給される電位が保持されるため、入力電位を供給せずとも、該入力電位と同等の電位を出力することができる。したがって、該入力電位を生成する電位生成回路などの周辺回路を停止することができ、消費電力が低減された半導体装置を提供することができる。
【００１４】
また、本発明の一態様によれば、オフ状態でのリーク電流が低いトランジスタをオフした後は、基準電位が保持されるため、基準電位を供給せずとも半導体装置を動作させることができる。したがって、該基準電位を生成する回路などの周辺回路を停止することができ、消費電力が低減された半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一態様であるボルテージフォロアの一例を説明する回路図。
【図２】従来のボルテージフォロアの一例を説明する回路図。
【図３】本発明の一態様であるボルテージフォロアの一例を説明する回路図。
【図４】本発明の一態様に係るトランジスタを説明する断面図。
【図５】本発明の一態様に係るトランジスタの作製方法を説明する断面図。
【図６】本発明の一態様に係る酸化物材料の構造を説明する図。
【図７】本発明の一態様に係る酸化物材料の構造を説明する図。
【図８】本発明の一態様に係る酸化物材料の構造を説明する図。
【図９】酸化物半導体を用いたトランジスタにおける電界効果移動度のゲート電圧依存性の計算結果を説明する図。
【図１０】酸化物半導体を用いたトランジスタにおけるドレイン電流と電界効果移動度のゲート電圧依存性の計算結果を説明する図。
【図１１】酸化物半導体を用いたトランジスタにおけるドレイン電流と電界効果移動度のゲート電圧依存性の計算結果を説明する図。
【図１２】酸化物半導体を用いたトランジスタにおけるドレイン電流と電界効果移動度のゲート電圧依存性の計算結果を説明する図。
【図１３】計算に用いたトランジスタの断面構造を説明する図。
【図１４】酸化物半導体を用いたトランジスタの電気特性を示す図。
【図１５】試料１であるトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図１６】試料２であるトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図１７】酸化物半導体を用いたトランジスタのドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図１８】酸化物半導体を用いたトランジスタの電気特性と基板温度依存性を示す図。
【図１９】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２０】本発明の一態様に係るトランジスタを説明する上面図および断面図。
【図２１】本発明の一態様に係るトランジスタを説明する上面図および断面図。
【図２２】酸化物半導体を用いたトランジスタのオフ電流と測定時基板温度依存性を示す図。
【図２３】本発明の一態様である半導体装置を説明する概念図。
【図２４】本発明の一態様であるオペアンプの一例を説明する回路図。
【発明を実施するための形態】
【００１６】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００１７】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００１８】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００１９】
本明細書において、「ＡはＢと電気的に接続される」または「ＡはＢに電気的に接続される」と記載する場合、Ａ、Ｂが直接接続されている場合と、ＡとＢとの間に対象物を介して接続されている場合を含む。
【００２０】
本明細書において、「ソース」とは、ソース電極、およびソース電極と電気的に接続されている領域または対象物（例えば、ソース領域またはソース端子）などを含むものをいう。「ドレイン」とは、ドレイン電極、およびドレイン電極と電気的に接続されている領域または対象物（例えば、ドレイン領域またはドレイン端子）などを含むものをいう。また、トランジスタのソースおよびドレインは、トランジスタの極性や動作条件等によって替わるため、いずれがソースまたはドレインであるかを特定することが困難である。そこで、ソース端子またはドレイン端子の一方を第１端子、ソース端子またはドレイン端子の他方を第２端子と表記し、区別することとする。なお、「ゲート」と記載する場合は、ゲート電極、およびゲート電極と電気的に接続されている領域または対象物（例えば、ゲート端子）などを含むものとする。
【００２１】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について説明する。図２３は、本発明の一態様である半導体装置の概略図である。
【００２２】
図２３（Ａ）に示した半導体装置は、Ｖ＿ｉｎが入力される第１の入力端子およびＶ＿ｂｉａｓが入力される第２の入力端子と電気的に接続された差動増幅器１２と、少なくとも第１のトランジスタ１６乃至第４のトランジスタ２２を含み、且つＶ＿ｏｕｔが出力される出力端子と電気的に接続された利得段１４を有している。差動増幅器１２は、ＶｄｄおよびＶｓｓと電気的に接続されている。第１のトランジスタ１６の第１端子は、差動増幅器１２を介して該第１の入力端子と電気的に接続されており、第１のトランジスタ１６の第２端子は、第３のトランジスタ２０のゲートと電気的に接続されている。第２のトランジスタ１８の第１端子は、差動増幅器１２を介して該第２の入力端子と電気的に接続されている。第２のトランジスタ１８の第２端子は、第４のトランジスタ２２のゲートと電気的に接続されている。第３のトランジスタ２０の第１端子は、Ｖｄｄと電気的に接続されている。第３のトランジスタ２０の第２端子および第４のトランジスタ２２の第１端子は、出力端子と電気的に接続されている。第４のトランジスタ２２の第２端子は、Ｖｓｓと電気的に接続されている。第１のトランジスタ１６および第２のトランジスタ１８は、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下のトランジスタである。
【００２３】
また、図２３（Ａ）に示した半導体装置は、第３のトランジスタ２０はｐチャネル型トランジスタであり、第４のトランジスタ２２はｎ型チャネルであるが、差動増幅器１２の回路構成によって、適宜トランジスタの極性を変更することができる。
【００２４】
図２３（Ｂ）に示した半導体装置は、Ｖ＿ｉｎが入力される第１の入力端子およびＶ＿ｂｉａｓが入力される第２の入力端子と電気的に接続された差動増幅器１２と、少なくとも第１のトランジスタ１６乃至第４のトランジスタ２２を含み、且つＶ＿ｏｕｔが出力される出力端子と電気的に接続された出力段１５を有し、差動増幅器１２および出力段１５の間に設けられ、且つ差動増幅器１２および出力段１５と電気的に接続された利得段１３を有している。差動増幅器１２および利得段１３は、ＶｄｄおよびＶｓｓと電気的に接続されている。第１のトランジスタ１６の第１端子は、差動増幅器１２および利得段１３を介して該第１の入力端子と電気的に接続されており、第１のトランジスタ１６の第２端子は、第３のトランジスタ２０のゲートと電気的に接続されている。第２のトランジスタ１８の第１端子は、差動増幅器１２および利得段１３を介して該第２の入力端子と電気的に接続されている。第２のトランジスタ１８の第２端子は、第４のトランジスタ２２のゲートと電気的に接続されている。第３のトランジスタ２０の第１端子は、Ｖｄｄと電気的に接続されている。第３のトランジスタ２０の第２端子および第４のトランジスタ２２の第１端子は、出力端子と電気的に接続されている。第４のトランジスタ２２の第２端子は、Ｖｓｓと電気的に接続されている。第１のトランジスタ１６および第２のトランジスタ１８は、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下のトランジスタである。
【００２５】
また、図２３（Ｂ）に示した半導体装置は、第３のトランジスタ２０はｐチャネル型トランジスタであり、第４のトランジスタ２２はｎ型チャネルであるが、差動増幅器１２および利得段１３の回路構成によって、適宜トランジスタの極性を変更することができる。
【００２６】
図２３（Ａ）および図２３（Ｂ）に示した半導体装置は、第１のトランジスタ１６および第２のトランジスタ１８のゲートの電位を、第１のトランジスタ１６および第２のトランジスタ１８をオンする電位（以下、Ｖ＿ｏｓｇと記載する場合がある）にした状態で、Ｖ＿ｉｎおよびＶ＿ｂｉａｓを入力した後に、第１のトランジスタ１６および第２のトランジスタ１８をオフすると、第３のトランジスタ２０および第４のトランジスタ２２におけるゲートの電位を一定に保持することができる。これは、第１のトランジスタ１６および第２のトランジスタ１８はオフ状態におけるリーク電流が低いため、図２３（Ａ）および図２３（Ｂ）に示した太線部であるノードをフローティングとすることができるからである。
【００２７】
次に、本発明の一態様である半導体装置の一例をボルテージフォロアとして説明する。
【００２８】
図１は、本発明の一態様であるボルテージフォロアの一形態例を示す。図１に示すボルテージフォロア１００は、第１乃至第９のトランジスタを有している。以下に、該第１乃至第９のトランジスタの接続関係を記載する。
【００２９】
第１のトランジスタ１０２の第１端子および第２のトランジスタ１０４の第１端子は、Ｖｄｄと電気的に接続されており、第１のトランジスタ１０２の第２端子は、第１のトランジスタ１０２のゲート、第２のトランジスタ１０４のゲート、および第３のトランジスタ１０６の第１端子と電気的に接続されており、第２のトランジスタ１０４の第２端子は、第４のトランジスタ１０８の第１端子と電気的に接続されており、第３のトランジスタ１０６の第２端子および第４のトランジスタ１０８の第２端子は、第５のトランジスタ１１０の第１端子と電気的に接続されており、第５のトランジスタ１１０の第２端子は、Ｖｓｓと電気的に接続されている。
【００３０】
第６のトランジスタ１１２の第１端子は、Ｖｄｄと電気的に接続されており、第７のトランジスタ１１４の第１端子は、第２のトランジスタ１０４の第２端子および第４のトランジスタ１０８の第１端子と電気的に接続されており、第７のトランジスタ１１４の第２端子は第６のトランジスタ１１２のゲートと電気的に接続されており、第８のトランジスタ１１６の第１端子は、第５のトランジスタ１１０のゲートと電気的に接続されており、第８のトランジスタ１１６の第２端子は、第９のトランジスタ１１８のゲートと電気的に接続されており、第９のトランジスタ１１８の第１端子は、第５のトランジスタ１１０の第２端子およびＶｓｓと電気的に接続されている。
【００３１】
第４のトランジスタ１０８のゲートは、Ｖ＿ｉｎが入力される第１の入力端子と電気的に接続されており、第６のトランジスタ１１２の第２端子および第９のトランジスタ１１８の第２端子は、Ｖ＿ｏｕｔが出力される出力端子と電気的に接続されており、第５のトランジスタ１１０のゲートは、Ｖ＿ｂｉａｓが入力される第２の入力端子と電気的に接続されている。
【００３２】
第１のトランジスタ１０２、第２のトランジスタ１０４および第６のトランジスタ１１２は、ｐチャネル型トランジスタであり、第３のトランジスタ１０６、第４のトランジスタ１０８および第５のトランジスタ１１０および第９のトランジスタ１１８は、ｎチャネル型トランジスタである。
【００３３】
また、第７のトランジスタ１１４および第８のトランジスタ１１６は、オフ状態におけるリーク電流（オフ電流）が、チャネル幅１μｍあたり１×１０−１７Ａ以下のトランジスタである。そして、該オフ電流は１×１０−１８Ａ以下であることが好ましく、さらには１×１０−２１Ａ以下であることが好ましく、さらには１×１０−２４Ａ以下であることが好ましい。
【００３４】
なお、図中においても、高電位側電源電位線はＶｄｄと表記し、低電位側電源電位線はＶｓｓと表記する（以下、同様）。
【００３５】
ボルテージフォロア１００において、第１のトランジスタ１０２、第２のトランジスタ１０４、第３のトランジスタ１０６、第４のトランジスタ１０８および第５のトランジスタ１１０を含む回路群を差動増幅器１２０と呼ぶことにする。
【００３６】
また、ボルテージフォロア１００において、第６のトランジスタ１１２、第７のトランジスタ１１４、第８のトランジスタ１１６および第９のトランジスタ１１８を含む回路群を利得段１２２と呼ぶことにする。なお、ボルテージフォロア１００において、利得段１２２は、出力段としても機能する。
【００３７】
ここで、従来のボルテージフォロアの動作について簡略に説明する。該動作を説明するために従来のボルテージフォロアの一形態例を図２に示す。図２に示す従来のボルテージフォロアを構成するトランジスタおよび該トランジスタの接続関係は、ボルテージフォロア１００において、第７のトランジスタ１１４および第８のトランジスタ１１６を除いた回路構成に相当する。なお、従来のボルテージフォロアの動作についての説明は、ボルテージフォロア１００に付した符号を用いて説明する。
【００３８】
まず、従来のボルテージフォロアは、電源がオンされた状態、且つＶ＿ｂｉａｓおよびＶ＿ｉｎが十分に供給された状態において、利得段１２２を構成する第６のトランジスタ１１２のゲートに供給される電位、および第９のトランジスタ１１８のゲートに供給される電位によって、Ｖ＿ｉｎと同等のＶ＿ｏｕｔが出力される。なお、Ｖ＿ｉｎが十分に供給された状態とは、Ｖ＿ｉｎによって第４のトランジスタ１０８の第１端子および第２端子間に電流が定常的に流れている状態をいう。Ｖ＿ｂｉａｓが十分に供給された状態とは、第５のトランジスタ１１０および第９のトランジスタ１１８の第１端子および第２端子間に電流が定常的に流れている状態をいう。
【００３９】
別言すると、従来のボルテージフォロアは、電源がオンされた状態、且つＶ＿ｂｉａｓおよびＶ＿ｉｎが十分に供給された状態において、差動増幅器１２０から供給された電位によって、Ｖ＿ｉｎと同等のＶ＿ｏｕｔが出力される。
【００４０】
それゆえ、Ｖ＿ｏｕｔを得るために従来のボルテージフォロアは、Ｖ＿ｉｎおよびＶ＿ｂｉａｓが常に供給されている。
【００４１】
次に、本発明の一態様に係るボルテージフォロア１００の動作について説明する。ボルテージフォロア１００は、第７のトランジスタ１１４および第８のトランジスタ１１６をオンする電位（Ｖ＿ｏｓｇ）が、第７のトランジスタ１１４および第８のトランジスタ１１６のゲートに十分に供給された状態において、利得段１２２を構成する第６のトランジスタ１１２のゲートに供給される電位、および第９のトランジスタ１１８のゲートに供給される電位によって、Ｖ＿ｉｎと同等のＶ＿ｏｕｔが出力される。なお、Ｖ＿ｏｓｇが十分に供給された状態とは、第７のトランジスタ１１４および第８のトランジスタ１１６がオンされた状態をいう。
【００４２】
別言すると、ボルテージフォロア１００は、第７のトランジスタ１１４および第８のトランジスタ１１６がオンされた状態において、従来のボルテージフォロアと同様の動作をする。
【００４３】
Ｖ＿ｉｎと同等のＶ＿ｏｕｔが定常的に出力された状態で、第７のトランジスタ１１４および第８のトランジスタ１１６をオフした（Ｖ＿ｏｓｇの供給を止めた）場合、第７のトランジスタ１１４および第８のトランジスタ１１６は、上記したオフ電流が低いトランジスタであるため、第７のトランジスタ１１４の第２端子および第６のトランジスタ１１２のゲート間（ｎｏｄｅ＿１とし、図１の太線部に相当する。）、ならびに第８のトランジスタ１１６の第２端子および第９のトランジスタ１１８のゲート間（ｎｏｄｅ＿２とし、図１の太線部に相当する。）がフローティングとなる。
【００４４】
ｎｏｄｅ＿１の電位は、差動増幅器１２０から供給される電位となり、該電位は第７のトランジスタ１１４を介して変動しないため、ｎｏｄｅ＿１の電位は一定に保持される。また、ｎｏｄｅ＿２の電位は、Ｖ＿ｂｉａｓと同じ電位となり、該電位は第８のトランジスタ１１６を介して変動しないため、ｎｏｄｅ＿２の電位は一定に保持される。
【００４５】
それゆえ、Ｖ＿ｉｎと同等のＶ＿ｏｕｔを出力するために必要な第６のトランジスタ１１２のゲートに供給される電位、および第９のトランジスタ１１８のゲートに供給される電位をｎｏｄｅ＿１、およびｎｏｄｅ＿２に一定に保持させることができる。
【００４６】
したがって、ボルテージフォロア１００は、Ｖ＿ｉｎおよびＶ＿ｂｉａｓを常に供給しておく必要がなく、Ｖ＿ｉｎおよびＶ＿ｂｉａｓの供給を止めても、電源がオンされていれば、保持されたｎｏｄｅ＿１の電位および保持されたｎｏｄｅ＿２の電位をもとに、Ｖ＿ｏｓｇの供給を止める直前のＶ＿ｉｎと同等のＶ＿ｏｕｔを出力することができる。つまり、Ｖ＿ｉｎおよびＶ＿ｂｉａｓを生成する回路などの周辺回路を停止しても、ボルテージフォロア１００を動作させることができるため、ボルテージフォロア１００の消費電力を低減することができる。
【００４７】
なお、本明細書では、本発明の一態様であるボルテージフォロアにおいて、Ｖ＿ｉｎ、Ｖ＿ｂｉａｓおよびＶ＿ｏｓｇが十分に供給された状態の後、オフ電流の低いトランジスタをオフし、Ｖ＿ｉｎおよびＶ＿ｂｉａｓの供給を止めてＶ＿ｉｎと同等のＶ＿ｏｕｔを出力する動作を、低消費電力動作と呼ぶことにする。
【００４８】
ボルテージフォロア１００において、低消費電力動作中に出力されるＶ＿ｏｕｔを変えるときは、再度、第７のトランジスタ１１４および第８のトランジスタ１１６をオンさせて、所望のＶ＿ｏｕｔと同等のＶ＿ｉｎが十分に供給された状態の後、第７のトランジスタ１１４および第８のトランジスタ１１６をオフすればよい。
【００４９】
また、低消費電力動作中にボルテージフォロア１００の電源をオフした場合でも、ｎｏｄｅ＿１の電位およびｎｏｄｅ＿２の電位は一定に保持されていることから、再度電源をオンしたとき、Ｖ＿ｉｎ、Ｖ＿ｂｉａｓおよびＶ＿ｏｓｇを供給せずとも、電源をオフする直前に出力されていたＶ＿ｏｕｔを再び出力することができる。したがって、ボルテージフォロア１００は、再度電源をオンしたときの回路起動が、従来の回路構成に比べて早い。
【００５０】
また、ボルテージフォロア１００において、第５のトランジスタ１１０および第９のトランジスタ１１８は、定電流源として機能する。それゆえ、第５のトランジスタ１１０および第９のトランジスタ１１８は抵抗素子などで置き換えることができる。
【００５１】
さらに、ボルテージフォロア１００において、利得段１２２にオフ状態でのリーク電流が低いトランジスタを配し、差動増幅器から供給される電位を保持することができれば、定電流源として機能するトランジスタ（第５のトランジスタ１１０および第９のトランジスタ１１８）は、Ｖｓｓと電気的に接続された構成に限定されるものではない。つまり、定電流源として機能するトランジスタは、Ｖｄｄと電気的に接続されている回路構成のボルテージフォロアについても、本発明の一態様に含まれる。なお、定電流源として機能するトランジスタをＶｄｄと電気的に接続させることに伴って、差動増幅器１２０および利得段１２２を構成する他のトランジスタの接続関係は適宜変更する。
【００５２】
第７のトランジスタ１１４および第８のトランジスタ１１６として適用できる上記オフ電流の値を有するトランジスタは、酸化物半導体層などのワイドギャップ半導体層にチャネル形成領域を有するトランジスタが挙げられる。さらに、該酸化物半導体は、キャリアの供与体となる水素を極めて低濃度にまで低下させることが好ましい。したがって、酸化物半導体層におけるチャネル形成領域の水素濃度は、５×１０１９／ｃｍ３以下、さらに５×１０１８／ｃｍ３以下であり、且つ化学量論的組成比に対して酸素の組成比が過剰であることが好ましい。なお、チャネル形成領域を構成する酸化物半導体中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で行ったものである。
【００５３】
また、酸化物半導体層としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含む金属酸化物で形成されていることが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００５４】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００５５】
なお、酸化物半導体層のキャリア濃度は１．０×１０１４／ｃｍ３未満まで小さくすることが好ましい。キャリア濃度を小さくすることで、トランジスタのオフ電流を低くすることができる。
【００５６】
ボルテージフォロア１００において、第１のトランジスタ１０２、第２のトランジスタ１０４、第３のトランジスタ１０６、第４のトランジスタ１０８、第５のトランジスタ１１０、第６のトランジスタ１１２および第９のトランジスタ１１８は、用いる半導体材料に制限はない。例えば、シリコン半導体材料を用いて形成すればよい。
【００５７】
なお、第３のトランジスタ１０６、第４のトランジスタ１０８、第５のトランジスタ１１０および第９のトランジスタ１１８として、上記した酸化物半導体などのワイドギャップ半導体をチャネル形成領域に適用したトランジスタを配してもよい。
【００５８】
以上より、本発明の一態様の半導体装置であるボルテージフォロアは、従来と比べて消費電力が低減されている。また、該ボルテージフォロアを有する半導体装置においても、消費電力が低減される。
【００５９】
なお、本発明の一態様の半導体装置であるボルテージフォロアは、利得段にオフ状態でのリーク電流が低いトランジスタを配置することで、差動増幅器から供給される電位が一定に保持できれば、本実施の形態に記載した回路構成に限定されない。例えば、差動増幅器および利得段において、新たにトランジスタを設けてもよい。
【００６０】
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容もしくは該内容の一部と自由に組み合わせることが可能である。
【００６１】
（実施の形態２）
本実施の形態では、実施の形態１とは一部構成が異なる半導体装置の一構成例について説明する。
【００６２】
実施の形態１で説明したボルテージフォロア１００は、差動増幅器１２０および利得段１２２の２段で構成されているが、本発明の一態様であるボルテージフォロアは該構成に限定されるものではない。例えば、差動増幅器および出力段の間に利得段が設けられた構成であってもよい。
【００６３】
例えば、差動増幅器２３０、利得段２３２および出力段２３４の３段で構成されるボルテージフォロアの一構成例であるボルテージフォロア２００を図３に示す。なお、ボルテージフォロア２００は、ボルテージフォロア１００の変形例といえることから、図３にはボルテージフォロア１００に付した符号を適宜用いることにする。
【００６４】
図３に示すボルテージフォロア２００は、第１乃至第１３のトランジスタおよび１の容量素子を有している。以下に、該トランジスタおよび該容量素子の接続関係を記載する。
【００６５】
第１のトランジスタ２０２の第１端子および第２のトランジスタ２０４の第１端子は、Ｖｄｄに電気的に接続されており、第１のトランジスタ２０２の第２端子は、第１のトランジスタ２０２のゲートおよび第２のトランジスタ２０４のゲート、ならびに第３のトランジスタ２０６の第１端子と電気的に接続されており、第２のトランジスタ２０４の第２端子は、第４のトランジスタ２０８の第１端子に電気的に接続されており、第３のトランジスタ２０６の第２端子および第４のトランジスタ２０８の第２端子は、第５のトランジスタ２１０の第１端子と電気的に接続されており、第５のトランジスタ２１０の第２端子は、Ｖｓｓに電気的に接続されている。
【００６６】
第６のトランジスタ２１２の第１端子は、Ｖｄｄに電気的に接続されており、第２のトランジスタ２０４の第２端子および第４のトランジスタ２０８の第１端子は、第６のトランジスタ２１２のゲートおよび容量素子２１４の一方の電極と電気的に接続されており、第６のトランジスタ２１２の第２端子および容量素子２１４の他方の電極は、第７のトランジスタ２１６の第１端子および第７のトランジスタ２１６のゲートと電気的に接続されており、第７のトランジスタ２１６の第２端子は、第８のトランジスタ２１８の第１端子と電気的に接続されており、第８のトランジスタ２１８の第２端子は、第８のトランジスタ２１８のゲートおよび第９のトランジスタ２２０の第１端子と電気的に接続されており、第９のトランジスタ２２０の第２端子は、Ｖｓｓと電気的に接続されている。
【００６７】
第１０のトランジスタ２２２の第１端子はＶｄｄと電気的に接続されており、第１１のトランジスタ２２４の第１端子は、第７のトランジスタ２１６のゲートと電気的に接続されており、第１０のトランジスタ２２２のゲートは、第１１のトランジスタ２２４の第２端子と電気的に接続されており、第１２のトランジスタ２２６の第１端子は第８のトランジスタ２１８のゲートと電気的に接続されており、第１２のトランジスタ２２６の第２端子は、第１３のトランジスタ２２８のゲートと電気的に接続されており、第１０のトランジスタ２２２の第２端子は、第１３のトランジスタ２２８の第１端子と電気的に接続されており、第１３のトランジスタ２２８の第２端子は、Ｖｓｓと電気的に接続されている。
【００６８】
第４のトランジスタ２０８のゲートは、Ｖ＿ｉｎが入力される第１の入力端子と電気的に接続されており、第３のトランジスタ２０６のゲート、第１０のトランジスタ２２２の第２端子および第１３のトランジスタ２２８の第１端子は、Ｖ＿ｏｕｔが出力される出力端子と電気的に接続されており、第５のトランジスタ２１０のゲートおよび第９のトランジスタ２２０のゲートは、Ｖ＿ｂｉａｓが入力される第２の入力端子と電気的に接続されている。
【００６９】
第１のトランジスタ２０２、第２のトランジスタ２０４、第６のトランジスタ２１２、第８のトランジスタ２１８および第１３のトランジスタ２２８は、ｐチャネル型トランジスタであり、第３のトランジスタ２０６乃至第５のトランジスタ２１０、第７のトランジスタ２１６、および第９のトランジスタ２２０乃至第１２のトランジスタ２２６は、ｎチャネル型トランジスタである。
【００７０】
また、第１１のトランジスタ２２４および第１２のトランジスタ２２６は、オフ状態におけるリーク電流（オフ電流）がチャネル幅１μｍあたり１×１０−１７Ａ以下のトランジスタである。そして、該オフ電流は１×１０−１８Ａ以下であることが好ましく、さらには１×１０−２１Ａ以下であることが好ましく、さらには１×１０−２４Ａ以下であることが好ましい。
【００７１】
ボルテージフォロア２００において、第１のトランジスタ２０２、第２のトランジスタ２０４、第３のトランジスタ２０６、第４のトランジスタ２０８および第５のトランジスタ２１０を含む回路群を差動増幅器２３０と呼ぶことにする。
【００７２】
また、ボルテージフォロア２００において、第６のトランジスタ２１２、容量素子２１４、および第９のトランジスタ２２０を含む回路群を利得段２３２と呼ぶことにする。
【００７３】
また、ボルテージフォロア２００において、第７のトランジスタ２１６、第８のトランジスタ２１８、第１０のトランジスタ２２２、第１１のトランジスタ２２４、第１２のトランジスタ２２６および第１３のトランジスタ２２８を含む回路群を出力段２３４と呼ぶことにする。
【００７４】
ボルテージフォロア２００において、第１１のトランジスタ２２４および第１２のトランジスタ２２６がオンされた状態では、従来のボルテージフォロアと同様にＶ＿ｉｎと同等のＶ＿ｏｕｔが出力される。
【００７５】
Ｖ＿ｉｎと同等のＶ＿ｏｕｔが定常的に出力された状態で、第１１のトランジスタ２２４および第１２のトランジスタ２２６をオフした（Ｖ＿ｏｓｇの供給を止めた）場合、第１１のトランジスタ２２４および第１２のトランジスタ２２６は、上記したオフ電流が低いトランジスタであるため、第１１のトランジスタ２２４の第２端子および第１０のトランジスタ２２２のゲート間（ｎｏｄｅ＿３とし、図３の太線部に相当する。）、ならびに第１２のトランジスタ２２６の第２端子および第１３のトランジスタ２２８のゲート間（ｎｏｄｅ＿４とし、図３の太線部に相当する。）がフローティングとなる。
【００７６】
ｎｏｄｅ＿３の電位は、利得段２３２から供給された電位となり、該電位は第１１のトランジスタ２２４を介して変動しないため、ｎｏｄｅ＿３の電位は一定に保持される。また、ｎｏｄｅ＿４の電位は、Ｖ＿ｂｉａｓをもとに利得段２３２から供給される電位となり、該電位は第１２のトランジスタ２２６を介して変動しないため、ｎｏｄｅ＿４の電位は一定に保持される。
【００７７】
したがって、ボルテージフォロア２００は上記した低消費電力動作を行うことができ、ボルテージフォロア２００に係る消費電力を低減することができる。
【００７８】
例えば、ボルテージフォロア２００において、出力段２３４を構成するトランジスタのチャネル幅（単にトランジスタのサイズともいえる。）が、差動増幅器２３０を構成するトランジスタのチャネル幅（サイズ）に対して極端に長い（大きい）場合、第１０のトランジスタ２２２のゲート、および第１３のトランジスタ２２８のゲートに、Ｖ＿ｉｎと同等のＶ＿ｏｕｔを出力するための電位を供給するまでに遅延が生じる。
【００７９】
その際、差動増幅器２３０を構成するトランジスタのチャネル幅（サイズ）より長く（大きく）、出力段２３４を構成するトランジスタのチャネル幅（サイズ）より短い（小さい）トランジスタで構成された利得段２３２を設けることで、上記遅延の発生を抑制することができる。つまり、ボルテージフォロア２００のように、利得段を設けることで遅延を抑制できるため、Ｖ＿ｉｎと同等のＶ＿ｏｕｔを安定して出力させることができる。
【００８０】
ボルテージフォロア２００において、低消費電力動作中に出力されるＶ＿ｏｕｔを変えるときは、再度、第１１のトランジスタ２２４および第１２のトランジスタ２２６をオンさせて、所望のＶ＿ｏｕｔと同等のＶ＿ｉｎが十分に供給された状態とした後、第１１のトランジスタ２２４および第１２のトランジスタ２２６をオフすればよい。なお、Ｖ＿ｉｎが十分に供給された状態とは、Ｖ＿ｉｎによって第４のトランジスタ２０８の第１端子および第２端子間に電流が定常的に流れている状態をいう。
【００８１】
また、低消費電力動作中にボルテージフォロア２００の電源をオフした場合においても、ボルテージフォロア１００と同様に、再度電源をオンしたとき、電源をオフする直前に出力されていたＶ＿ｏｕｔを出力することができる。したがって、ボルテージフォロア２００は、再度電源をオンしたときの回路起動が、従来の回路構成に比べて早い。
【００８２】
また、ボルテージフォロア２００において、第５のトランジスタ２１０、第９のトランジスタ２２０および第１３のトランジスタ２２８は、定電流源として機能する。それゆえ、第５のトランジスタ２１０、第９のトランジスタ２２０および第１３のトランジスタ２２８は抵抗素子などで置き換えることができる。ところで、ボルテージフォロア２００は、利得段２３２に設けられた定電流源が抵抗素子に置き換えた場合でも、出力段２３４に第１２のトランジスタ２２６を設けておくことで、ｎｏｄｅ＿４に電位を保持することができ、低消費電力動作させることができる。
【００８３】
さらに、ボルテージフォロア２００においても、出力段２３４にオフ状態でのリーク電流が低いトランジスタを配し、利得段２３２から供給される電位を保持することができれば、定電流源として機能するトランジスタ（第５のトランジスタ２１０および第９のトランジスタ２２０）は、Ｖｓｓと電気的に接続された構成に限定されるものではない。つまり、定電流源として機能するトランジスタは、Ｖｄｄと電気的に接続されている回路構成のボルテージフォロアについても、本発明の一態様に含まれる。なお、定電流源として機能するトランジスタをＶｄｄと電気的に接続させることに伴って、差動増幅器２３０および出力段２３４を構成する他のトランジスタの接続関係は適宜変更される。
【００８４】
第１１のトランジスタ２２４および第１２のトランジスタ２２６として適用できる上記オフ電流の値を有するトランジスタは、実施の形態１で説明したように、酸化物半導体層などのワイドギャップ半導体層にチャネル形成領域を有するトランジスタである。そのため、第１１のトランジスタ２２４および第１２のトランジスタ２２６において、酸化物半導体層におけるチャネル形成領域の水素濃度は、５×１０１９／ｃｍ３以下、さらに５×１０１８／ｃｍ３以下であり、且つ化学量論的組成比に対して酸素の組成比が過剰であることが好ましい。また、酸化物半導体層のキャリア濃度は１．０×１０１４／ｃｍ３未満まで小さくすることが好ましい。キャリア濃度を小さくすることで、トランジスタのオフ電流を低くすることができる。また、該酸化物半導体層は、実施の形態１で説明した金属酸化物を用いて形成すればよい。
【００８５】
ボルテージフォロア２００において、第１のトランジスタ２０２乃至第１０のトランジスタ２２２、および第１３のトランジスタ２２８は、用いる半導体材料に制限はない。例えば、シリコン半導体材料を用いて形成すればよい。
【００８６】
なお、第３のトランジスタ２０６、第４のトランジスタ２０８、第５のトランジスタ２１０、第７のトランジスタ２１６、第９のトランジスタ２２０および第１０のトランジスタ２２２として、上記した酸化物半導体などのワイドギャップ半導体をチャネル形成領域に適用したトランジスタを配してもよい。
【００８７】
また、容量素子２１４は、導電膜で形成された一対の電極と、該一対の電極の間に設けられた絶縁膜とで構成される。容量素子２１４は、ボルテージフォロア２００を構成するいずれかのトランジスタを形成する工程を用いて形成することができる。
【００８８】
以上より、本発明の一態様の半導体装置であるボルテージフォロアは、従来に比べて消費電力が低減されている。また、該ボルテージフォロアを有する半導体装置においても、消費電力が低減される。
【００８９】
なお、本発明の一態様の半導体装置であるボルテージフォロアは、出力段にオフ状態でのリーク電流が低いトランジスタを配置することで、利得段から供給される電位が一定に保持できれば、本実施の形態に記載した回路構成に限定されない。例えば、差動増幅器、利得段および出力段において、新たにトランジスタを設けてもよい。
【００９０】
また、本発明の一態様の半導体装置をオペアンプ、増幅回路、コンパレータ回路等、様々な用途に応用することができる。
【００９１】
例えば、本発明の一態様の半導体装置は、二つの入力間の電位差に応じて出力電位を出力するオペアンプとして用いることができる。
【００９２】
オペアンプは、図３に示すボルテージフォロア２００の回路構成のうち、第３のトランジスタ２０６のゲートに供給される電位を、Ｖ＿ｏｕｔの代わりに新たな電位Ｖ＿ｉｎ１を供給する回路構成にすることで実施することができる。例えば、ボルテージフォロア２００の第３のトランジスタ２０６のゲートは、第１０のトランジスタ２２２の第２端子、第１３のトランジスタ２２８の第１端子および出力端子ではなく、Ｖ＿ｉｎ１が入力される第３の入力端子と接続することができる（図２４参照）。
【００９３】
オペアンプの動作を以下に記す。第３のトランジスタ２０６にゲートに供給される電位（Ｖ＿ｉｎ１）と、第４のトランジスタ２０８にゲートに供給される電位（Ｖ＿ｉｎ）との電位差によって、第６のトランジスタ２１２のゲートに供給される電位は低下する。第６のトランジスタ２１２のゲートに供給される電位が低下すると、第６のトランジスタ２１２にはより高いオン電流が流れ（オン状態）、第１０のトランジスタ２２２のゲートに供給される電位は上昇し、それに伴い、第１０のトランジスタ２２２の第２端子の電位（出力端子の電位またはソース電位）、すなわちＶ＿ｏｕｔの電位も上昇する。
【００９４】
また、ボルテージフォロアと同様にオペアンプもＶ＿ｉｎ、Ｖ＿ｉｎ１およびＶ＿ｂｉａｓを常に供給しておく必要がなく、Ｖ＿ｉｎ、Ｖ＿ｉｎ１およびＶ＿ｂｉａｓの供給を止めても、電源がオンされていれば、保持されたｎｏｄｅ＿３の電位および保持されたｎｏｄｅ＿４の電位をもとに、供給を止める直前の電位を出力することができる。つまり、Ｖ＿ｉｎ、Ｖ＿ｉｎ１およびＶ＿ｂｉａｓを生成する回路などの周辺回路を停止しても、オペアンプを動作させることができるため、オペアンプの消費電力を低減することができる。つまり、本発明の一態様であるオペアンプにおいても低消費電力動作をさせることができる。
【００９５】
本発明の一態様であるオペアンプにおいて、低消費電力動作中に出力されるＶ＿ｏｕｔを変えるときは、再度、第１１のトランジスタ２２４および第１２のトランジスタ２２６をオンさせて、所望の電位に変化されたＶ＿ｉｎおよびＶ＿ｉｎ１が十分に供給された状態にした後、第１１のトランジスタ２２４および第１２のトランジスタ２２６をオフすればよい。
【００９６】
また、低消費電力動作中に本発明の一態様であるオペアンプの電源をオフした場合においても、ボルテージフォロア１００およびボルテージフォロア２００と同様に、再度、電源をオンしたとき、電源をオフする直前に出力されていたＶ＿ｏｕｔを再び出力することができる。したがって、本発明の一態様であるオペアンプは、再度、電源をオンしたときの回路動作の立ち上がりが、従来の回路構成に比べて早い。
【００９７】
なお、本発明の一態様であるオペアンプは、利得段にオフ状態でのリーク電流が低いトランジスタを配置することで、差動増幅器から供給される電位が一定に保持されれば、本実施の形態に記載した回路構成に限定されない。例えば、利得段を複数設けてもよく、差動増幅器、利得段、および出力段において、新たにトランジスタを設けてもよい。
【００９８】
以上より、本発明の一態様であるオペアンプは、従来に比べて消費電力が低減されている。また、該オペアンプを有する半導体装置においても、消費電力が低減される。
【００９９】
ここで、本発明の一態様である半導体装置において、極めてオフ電流の低いトランジスタを用いる利点について説明する。
【０１００】
本発明の一態様である半導体装置は、極めてオフ電流の低いトランジスタが設けられているため、電源をオフする直前に出力されていたＶ＿ｏｕｔを、電源をオンしたときに再び出力することができる。これは、酸化物半導体を用いたトランジスタによって、不揮発性を実現できるためである。
【０１０１】
また、スピントロニクスを利用した磁気トンネル接合素子（ＭＴＪ素子）を用いることで不揮発性の半導体装置を実現できる。ＭＴＪ素子は、絶縁膜を介して上下に配置している強磁性体膜の磁化の向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。このように、ＭＴＪ素子を用いて不揮発性を実現することは、本発明の一態様である半導体装置のように酸化物半導体を用いて不揮発性を実現することと、原理が全く異なっている。
【０１０２】
ここで、不揮発性の半導体装置を実施するにあたり、ＭＴＪ素子を用いて実施する場合と、酸化物半導体を用いたトランジスタを用いて実施する場合について、表１に対比を示す。
【０１０３】
【表１】
0005815466.tif 000002
【０１０４】
表１からわかるように、ＭＴＪ素子は電流駆動であり、強磁性体膜の磁化の向きを変化させることで電位の入力または保持を行う。一方、酸化物半導体を用いたトランジスタは電圧駆動であり、当該トランジスタのオン状態とオフ状態の切り替えによって電位の入力または保持を行う。
【０１０５】
なお、理論的には、ＭＴＪ素子を用いて実施する場合も、酸化物半導体を用いたトランジスタを用いて実施する場合も、無制限（回数的に）に不揮発性を発揮することができる。
【０１０６】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえ、集積化することによって消費電力が増大してしまうといった問題がある。
【０１０７】
半導体装置の高集積化を実現するには、様々な素子を積層して立体的に集積化する方法が用いられる。ＭＴＪ素子を用いる半導体装置は立体的に集積化することが難しい。一方、酸化物半導体を用いたトランジスタを有する半導体装置は、積層して立体的に集積化するに好適である。
【０１０８】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされると磁化の向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【０１０９】
さらに、ＭＴＪ素子は希土類元素を使用するため、ＭＴＪ素子のプロセスを金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子は１素子当たりの材料コストから見ても高価であると考えられる。
【０１１０】
一方、酸化物半導体を用いたトランジスタは、チャネル形成領域を形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けないといった特質を有する。このことから、本発明の一態様である半導体装置は、ＭＴＪ素子を用いて不揮発性を実現する半導体装置より磁界耐性に優れている。また、本発明の一態様である半導体装置はシリコン集積回路と非常に整合性が良いといえる。
【０１１１】
以上より、不揮発性の半導体装置を実施するためには、極めてオフ電流の低いトランジスタ、特に酸化物半導体を用いたトランジスタを用いることが好ましい。
【０１１２】
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容もしくは該内容の一部と自由に組み合わせることが可能である。
【０１１３】
（実施の形態３）
本実施の形態では、先の実施の形態で説明した半導体装置を構成するトランジスタの作製方法について説明する。
【０１１４】
先の実施の形態で説明したボルテージフォロアにおいて、ｐチャネル型トランジスタおよびｎチャネル型トランジスタは、半導体材料を含む基板を用いて一般的な方法により形成すればよい。なお、本実施の形態では、図面の明瞭化のため、半導体基板には一方の極性のトランジスタが形成されているものとする。
【０１１５】
オフ電流の低いトランジスタは、半導体材料を含む基板を用いてｐチャネル型トランジスタおよびｎチャネル型トランジスタを形成した後に、これらの上に酸化物半導体を用いたトランジスタを形成する。また、ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板７００を被形成基板とし、該基板上に、酸化物半導体を用いたトランジスタを設けることで、ボルテージフォロアにおけるトランジスタの占有面積を縮小することが可能であり、ボルテージフォロアの微細化が可能となる。
【０１１６】
なお、ｐチャネル型トランジスタまたはｎチャネル型トランジスタが設けられた半導体基板７００は、ソースおよびドレインとして機能する高濃度不純物領域７０１、低濃度不純物領域７０２、ゲート絶縁膜７０３、ゲート電極７０４、層間絶縁膜７０５を有する（図４参照）。
【０１１７】
酸化物半導体層にチャネル形成領域を有するトランジスタ７１０は、ｐチャネル型トランジスタまたはｎチャネル型トランジスタが設けられた半導体基板７００上に設けられた酸化物半導体層７１１と、酸化物半導体層７１１に接して離間して設けられたソース電極７１２ａおよびドレイン電極７１２ｂと、少なくとも酸化物半導体層７１１のチャネル形成領域上に設けられたゲート絶縁膜７１３と、酸化物半導体層７１１に重畳してゲート絶縁膜７１３上に設けられたゲート電極７１４と、を有する（図４参照）。
【０１１８】
層間絶縁膜７０５は、酸化物半導体層７１１の下地絶縁膜としても機能する。
【０１１９】
層間絶縁膜７０５は、少なくとも表面に酸素を含み、酸素の一部が加熱処理により脱離する絶縁性酸化物により形成するとよい。酸素の一部が加熱処理により脱離する絶縁性酸化物としては、化学量論的組成比よりも酸素の組成比が高いものを用いることが好ましい。これは、該加熱処理により、層間絶縁膜７０５に接する酸化物半導体層７１１に酸素を供給することができるためである。
【０１２０】
化学量論的組成比よりも酸素の組成比が高い絶縁性酸化物として、例えば、ＳｉＯｘにおいてｘ＞２である酸化シリコンが挙げられる。ただし、これに限定されず、層間絶縁膜７０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウムまたは酸化イットリウムなどで形成してもよい。
【０１２１】
なお、層間絶縁膜７０５は、複数の膜が積層されて形成されていてもよい。層間絶縁膜７０５は、例えば、窒化シリコン膜上に酸化シリコン膜が設けられた積層構造であってもよい。
【０１２２】
化学量論的組成比よりも酸素の組成比が高い絶縁性酸化物では、酸素の一部が加熱処理により脱離しやすい。酸素の一部が加熱処理により脱離しやすいときのＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であるとよい。
【０１２３】
ここで、ＴＤＳ分析の方法について説明する。ＴＤＳ分析における気体の脱離量は、ＴＤＳスペクトルの積分値に比例する。このため、酸化物におけるＴＤＳスペクトルの積分値と標準試料の基準値から、気体の脱離量を計算することができる。標準試料の基準値は、ある特定の原子を含む試料（標準試料）におけるスペクトルの積分値に対する原子密度の割合である。
【０１２４】
例えば、所定の密度の水素を含むシリコンウェハ（標準試料）のＴＤＳスペクトルと酸化物のＴＤＳスペクトルから、酸化物の酸素分子（Ｏ２）の脱離量（ＮＯ２）は、次式で求めることができる。
【０１２５】
【数１】
0005815466.tif 000003
【０１２６】
ＮＨ２は、標準試料から脱離した水素分子（Ｈ２）を密度に換算した値である。ＳＨ２は、標準試料の水素分子（Ｈ２）のＴＤＳスペクトルの積分値である。すなわち、ＮＨ２／ＳＨ２を標準試料の基準値とする。ＳＯ２は、絶縁性酸化物の酸素分子（Ｏ２）のＴＤＳスペクトルの積分値である。αは、ＴＤＳスペクトル強度に影響する係数である。上記式の詳細に関しては、特開平０６−２７５６９７号公報を参照されたい。
【０１２７】
なお、ＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した場合の値を示している。
【０１２８】
なお、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、前記係数αは酸素分子のイオン化率を含んでいるため、酸素分子の放出量を評価することで、酸素原子の放出量についても算出することができる。
【０１２９】
なお、ＮＯ２は酸素分子（Ｏ２）の脱離量である。そのため、酸素原子で換算した酸素の脱離量は、酸素分子（Ｏ２）の脱離量の２倍である。
【０１３０】
層間絶縁膜７０５は、スパッタリング法またはＣＶＤ法などにより形成すればよいが、好ましくはスパッタリング法を用いる。層間絶縁膜７０５として、酸化シリコン膜を形成する場合には、ターゲットとして石英（好ましくは合成石英）ターゲット、スパッタリングガスとしてアルゴンガスを用いればよい。または、ターゲットとしてシリコンターゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含むガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみであってもよい。
【０１３１】
層間絶縁膜７０５を形成した後、酸化物半導体層７１１に加工される酸化物半導体膜を形成する前に第１の加熱処理を行う。第１の加熱処理は、層間絶縁膜７０５中に含まれる水および水素を除去するための工程である。それゆえ、第１の加熱処理の温度は、層間絶縁膜７０５中に含まれる水および水素が脱離する温度（脱離量のピークを有する温度）以上ｐチャネル型トランジスタまたはｎチャネル型トランジスタが設けられた半導体基板７００の変質または変形する温度未満とするとよく、例えば、後に行う第２の加熱処理よりも低い温度とすればよい。
【０１３２】
そして、酸化物半導体膜を形成した後、第２の加熱処理を行う。第２の加熱処理は、該酸化物半導体膜を形成した際に混入した水および水素を該酸化物半導体膜から除去するための工程であり、さらには層間絶縁膜７０５を酸素の供給源として該酸化物半導体膜に酸素を供給する工程である。第２の加熱処理は、例えば、２００℃以上半導体基板７００の歪み点未満とすることが好ましい。ただし、第２の加熱処理を行うタイミングはこれに限定されず、該酸化物半導体膜を加工して酸化物半導体層７１１を形成した後に行ってもよい。このように、酸化物半導体膜の水素濃度を低くすることで、トランジスタのしきい値電圧がマイナスにシフトすることを防止できる。
【０１３３】
また、酸化物半導体膜に酸素を供給する工程として、酸素プラズマによる酸素ドーピング処理、またはイオンインプランテーション法などによる酸素ドーピング処理を行ってもよい。イオンインプランテーション法による酸素ドーピング処理によって、酸化物半導体膜に酸素を過剰に含ませることができる。第２の加熱処理、または第２の加熱処理後の酸素ドーピング処理によって、作製されるトランジスタ７１０の電気特性のばらつきを低減することができる。
【０１３４】
なお、第２の加熱処理においては、窒素ガス、またはヘリウム、ネオン若しくはアルゴンなどの希ガスに、水素、水、水酸基または水素化物などが含まれないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１３５】
また、第２の加熱処理の条件、または酸化物半導体膜若しくは酸化物半導体層７１１の材料によっては、酸化物半導体膜若しくは酸化物半導体層７１１の結晶性は、単結晶構造または非単結晶構造となる場合がある。非単結晶構造とは、微結晶構造および多結晶構造を含む。例えば、結晶化率が９０％以上、または８０％以上の微結晶構造の酸化物半導体層である。また、非単結晶構造には、結晶領域を含まない非晶質構造および結晶領域を含む非晶質構造も含む。結晶領域を含む非晶質構造の一例としては、非晶質構造の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層である。
【０１３６】
なお、酸化物半導体膜または酸化物半導体層７１１の被形成面である層間絶縁膜７０５の平均面荒さ（Ｒａ）は、１ｎｍ以下、好ましくは０．３ｎｍ以下であることが好ましい。酸化物半導体膜が結晶性である場合に結晶方位を揃えることができるためである。また、酸化物半導体膜または酸化物半導体層７１１の被形成面である層間絶縁膜７０５の平坦性が向上することで、表面の平坦性が高い酸化物半導体膜または酸化物半導体層７１１を得ることができるため、より電界効果移動が高いトランジスタを得ることができる。
【０１３７】
また、非晶質構造の酸化物半導体膜または酸化物半導体層７１１は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【０１３８】
結晶構造（単結晶構造、結晶性を有している領域を含む非晶質構造、多結晶構造および微結晶構造）を有する酸化物半導体膜または酸化物半導体層７１１では、よりバルク内欠陥を低減することができ、該酸化物半導体膜または酸化物半導体層７１１の表面の平坦性を高めれば、非晶質構造の酸化物半導体膜以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上（本実施の形態では、層間絶縁膜７０５）に酸化物半導体膜または酸化物半導体層７１１を形成することが好ましく、上記したように、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下の表面上に形成するとよい。
【０１３９】
なお、ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対して適用できるよう三次元に拡張したものをいう。平均面粗さ（Ｒａ）は、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【０１４０】
ここで、中心線平均粗さ（Ｒａ）は、粗さ曲線からその中心線の方向に測定長さＬの部分を抜き取り、この抜き取り部の中心線の方向をＸ軸縦倍率の方向（Ｘ軸に垂直な方向）をＹ軸とし、粗さ曲線をＹ＝Ｆ（Ｘ）で表すとき、次の式（１）で与えられる。
【０１４１】
【数２】
0005815466.tif 000004
【０１４２】
そして、平均面粗さ（Ｒａ）は、測定データの示す面である測定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（２）で与えられる。
【０１４３】
【数３】
0005815466.tif 000005
【０１４４】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。
【０１４５】
また、基準面とは、指定面の平均の高さにおける、ＸＹ平面と平行な面のことである。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
【０１４６】
平均面粗さ（Ｒａ）は、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１４７】
このように、層間絶縁膜７０５の平均面粗さを１ｎｍ以下、好ましくは０．３ｎｍ以下とするためには、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行えばよい。ＣＭＰ処理は、酸化物半導体膜の形成前に行えばよいが、第１の加熱処理の前に行うことが好ましい。
【０１４８】
ここで、ＣＭＰ処理は、一回以上行えばよい。複数回に分けてＣＭＰ処理を行う場合には、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。
【０１４９】
また、層間絶縁膜７０５を平坦化させるためには、ＣＭＰ処理に代えてプラズマ処理などを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
【０１５０】
なお、層間絶縁膜７０５を平坦化するためには、前記処理の一種以上を適用すればよい。例えば、逆スパッタのみを行ってもよいし、ＣＭＰ処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である層間絶縁膜７０５に水を混入させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。特に、第１の加熱処理を行った後に平坦化処理を行う場合にはドライエッチングまたは逆スパッタを用いることが好ましい。
【０１５１】
酸化物半導体層７１１は、例えば、酸化物半導体膜を形成し、該酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。
【０１５２】
酸化物半導体膜は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系金属酸化物を用いることができる。または三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、または二元系金属の酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物、または、酸化インジウム、酸化スズ、酸化亜鉛などを用いて形成されていてもよい。なお、「ｎ元系金属酸化物」はｎ種類の金属酸化物で構成されるものである。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１５３】
また、酸化物半導体膜は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される金属酸化物材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体膜として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される金属酸化物材料を用いてもよい。
【０１５４】
例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）またはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）であるＩｎ−Ｇａ−Ｚｎ系金属酸化物や、その組成の近傍の金属酸化物を用いることができる。また、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）であるＩｎ−Ｓｎ−Ｚｎ系金属酸化物や、その組成の近傍の金属酸化物を用いるとよい。
【０１５５】
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１５６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低減することにより電界効果移動度を上げることができる。
【０１５７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）であるＩｎ−Ｇａ−Ｚｎ系金属酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）であるＩｎ−Ｇａ−Ｚｎ系金属酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒとしては、例えば、０．０５とすればよい。なお、他の金属酸化物においてもこの関係を満たす。
【０１５８】
なお、前記金属酸化物には、これらの化学量論的組成比に対し、酸素の組成比が過剰であることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体膜の酸素欠損によるキャリアの生成を抑制することができる。
【０１５９】
なお、酸化物半導体膜に適用することができる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、更に好ましくは３ｅＶ以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
【０１６０】
なお、酸化物半導体膜には、水素が含まれる。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。酸化物半導体膜に含まれる水素は、極力少ないことが好ましい。
【０１６１】
なお、酸化物半導体膜のアルカリ金属およびアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、更に好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流を増大させる原因となるからである。
【０１６２】
なお、酸化物半導体膜の形成方法および厚さは特に限定されず、作製するトランジスタのサイズなどに応じて決めればよい。酸化物半導体膜の形成方法としては、例えば、スパッタリング法、塗布法、印刷法、分子線エピタキシー法またはパルスレーザー蒸着法などが挙げられる。酸化物半導体膜の厚さは、３ｎｍ以上５０ｎｍ以下とすればよい。これは、酸化物半導体膜の厚さを５０ｎｍ以上に厚くするとノーマリーオンとなるおそれあるためである。また、トランジスタのチャネル長を３０μｍとしたときには、酸化物半導体膜の厚さは５ｎｍ以下とすると短チャネル効果を抑制することができる。
【０１６３】
一例として、スパッタリング法により、酸化物半導体膜をＩｎ−Ｚｎ系金属酸化物で形成する場合には、ターゲットの組成を原子数比で、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい前記範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、化合物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
【０１６４】
また、スパッタリング法により、酸化物半導体膜をＩｎ−Ｓｎ−Ｚｎ系金属酸化物で形成する場合には、用いるターゲットの組成比を、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとする。なお、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物においても酸素を過剰に含ませることが好ましい。
【０１６５】
本実施の形態では、好ましい一例として、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットを用いたスパッタリング法により酸化物半導体膜を形成する。ここで、スパッタリングガスとしては、希ガス（例えばアルゴン）、酸素ガスまたは希ガスと酸素ガスの混合ガスを用いればよい。
【０１６６】
また、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットの一例としては、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットである。
【０１６７】
なお、酸化物半導体膜を形成する際に用いるスパッタリングガスとしては、水素、水、水酸基または水素化物などが除去された高純度ガスを用いることが好ましい。スパッタリングガスを高純度ガスとするためには、処理室の内壁などに付着したガスを除去し、酸化物半導体膜を形成する前にｐチャネル型トランジスタまたはｎチャネル型トランジスタが設けられた半導体基板７００を加熱処理すればよい。また、処理室に導入するスパッタリングガスを高純度ガスとしてもよく、このとき、アルゴンガスの純度は９Ｎ（９９．９９９９９９９％）以上とし、露点を−１２１℃以下とし、水を０．１ｐｐｂとし、水素を０．５ｐｐｂとすればよい。酸素ガスの純度は８Ｎ（９９．９９９９９９％）以上とし、露点を−１１２℃以下とし、水を１ｐｐｂとし、水素を１ｐｐｂとすればよい。また、ｐチャネル型トランジスタまたはｎチャネル型トランジスタが設けられた半導体基板７００を高温に保持した状態で酸化物半導体膜を形成すると、酸化物半導体膜に含まれる不純物濃度を低減することができる。ここで、ｐチャネル型トランジスタまたはｎチャネル型トランジスタが設けられた半導体基板７００の温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上とすればよい。なお、スパッタリング法を適用したことにより酸化物半導体膜に混入する損傷を少なくすることができる。
【０１６８】
酸化物半導体膜が結晶構造を有する場合には、ｃ軸方向に配向した結晶性の酸化物半導体（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣ−ＯＳ）膜とすることが好ましい。上記酸化物半導体膜をＣＡＡＣ−ＯＳ膜とすることで、トランジスタの信頼性を高めることができる。
【０１６９】
なお、ＣＡＡＣ−ＯＳ膜とは、結晶がｃ軸配向し、且つａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状に配列し、または金属原子と酸素原子が層状に配列し、ａｂ面（あるいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体膜をいう。
【０１７０】
なお、広義には、ＣＡＡＣ−ＯＳ膜とは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形若しくは六角形、または正三角形若しくは正六角形の原子配列を有し、且つｃ軸に垂直な方向から見て、金属原子が層状に配列した相、または金属原子と酸素原子が層状に配列した相を含む酸化物半導体膜をいう。
【０１７１】
なお、ＣＡＡＣ−ＯＳ膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳ膜は結晶化した領域（結晶領域）を含むが、一つの結晶領域と他の結晶領域の境界を明確に判別できなくてもよい。
【０１７２】
また、ＣＡＡＣ−ＯＳ膜を構成する酸素の一部が窒素で置換されていてもよい。また、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶領域のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜を支持する基板面またはＣＡＡＣ−ＯＳ膜の表面、膜面若しくは界面などに垂直な方向）に揃えられていてもよい。または、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶領域のａｂ面の法線は一定の方向（例えば、基板面、表面、膜面若しくは界面などに垂直な方向）であってもよい。
【０１７３】
なお、ＣＡＡＣ−ＯＳ膜は、その組成などに応じて、導体であってもよいし、半導体であってもよいし、絶縁体であってもよい。また、ＣＡＡＣ−ＯＳ膜は、その組成などに応じて、可視光に対して透明であってもよいし、不透明であってもよい。
【０１７４】
このようなＣＡＡＣ−ＯＳ膜の例として、膜状に形成され、膜表面、基板面、または界面に垂直な方向から観察すると三角形または六角形の原子配列が確認され、且つその膜の断面に金属原子または金属原子と酸素原子（あるいは窒素原子）の層状配列が観察される材料などを挙げることができる。
【０１７５】
このようなＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について詳細に説明する。なお、以下の説明では、原則として、図６、図７および図８は上方向をｃ軸方向とし、ｃ軸方向と垂直な面をａｂ面とする。なお、単に上半分、下半分と表記する場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図６において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１７６】
図６（Ａ）には、１個の６配位のインジウム原子（以下、Ｉｎと記す）と、Ｉｎに近接の６個の４配位の酸素原子（以下、４配位のＯと記す）と、を有する構造を示す。ここでは金属原子が１個に対して、近接の酸素原子のみ示した構造を、小グループと呼ぶ。図６（Ａ）の構造は、八面体構造を採るが、簡単のため平面構造で示している。なお、図６（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあり、図６（Ａ）に示す小グループは電荷が０である。
【０１７７】
図６（Ｂ）は、１個の５配位のガリウム原子（以下、Ｇａと記す）と、Ｇａに近接の３個の３配位の酸素原子（以下、３配位のＯと記す）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図６（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図６（Ｂ）に示す構造をとりうる。図６（Ｂ）に示す小グループは電荷が０である。
【０１７８】
図６（Ｃ）は、１個の４配位の亜鉛原子（以下、Ｚｎと記す）と、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図６（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図６（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位があってもよい。図６（Ｃ）に示す小グループは電荷が０である。
【０１７９】
図６（Ｄ）に、１個の６配位のスズ原子（以下、Ｓｎと記す）と、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図６（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図６（Ｄ）に示す小グループは電荷が＋１となる。
【０１８０】
図６（Ｅ）に、２個のＺｎを含む小グループを示す。図６（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図６（Ｅ）に示す小グループは電荷が−１となる。
【０１８１】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう）と呼ぶ。
【０１８２】
ここで、これらの小グループ同士が結合する規則について説明する。図６（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図６（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図６（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位の近接Ｏの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。したがって、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する２種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１８３】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように小グループが結合して中グループを構成する。
【０１８４】
図７（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図７（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図７（Ｃ）は、図７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１８５】
図７（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図７（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図７（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１８６】
図７（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介してＺｎが、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあり、下半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１８７】
ここで、３配位のＯおよび４配位のＯでは、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図６（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１８８】
具体的には、図７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）の組成式で表すことができる。
【０１８９】
また、このほかにも、前記例示した四元系金属酸化物、三元系金属酸化物、または二元系金属酸化物を用いた場合も同様である。
【０１９０】
図８（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物の層構造を構成する中グループのモデル図を示す。
【０１９１】
図８（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個ずつ上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループを複数結合して大グループを構成する。
【０１９２】
図８（Ｂ）に３つの中グループで構成される大グループを示す。なお、図８（Ｃ）は、図８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１９３】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば、中グループの合計の電荷は常に０となる。
【０１９４】
また、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物の層構造を構成する中グループは、図８（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１９５】
ここで、ＣＡＡＣ−ＯＳ膜の形成方法について説明する。
【０１９６】
まず、酸化物半導体膜をスパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法によって形成する。なお、半導体基板７００を高温に保持しつつ酸化物半導体膜の形成を行うことで、非晶質領域よりも結晶領域の占める割合を大きくすることができる。このとき、半導体基板７００の温度は、例えば、１５０℃以上７００℃以下、好ましくは１５０℃以上４５０℃以下、より好ましくは２００℃以上３５０℃以下とする。
【０１９７】
ここで、形成された酸化物半導体膜に対して加熱処理を行ってもよい。この加熱処理によって、非晶質領域よりも結晶領域の占める割合を大きくすることができる。この加熱処理時において、ｐチャネル型トランジスタまたはｎチャネル型トランジスタが設けられた半導体基板７００に加える温度は、例えば、２００℃以上ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板７００自体が変質または変形しない程度の温度未満とすればよく、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上とすればよい。この加熱処理の時間は３分以上とすればよく、２４時間以下とすることが好ましい。この加熱処理の時間を長くすると非晶質領域よりも結晶領域の占める割合を大きくすることができるが、生産性の低下を招くことになるからである。なお、この加熱処理は、酸化性雰囲気または不活性雰囲気で行えばよいが、これらに限定されるものではない。また、この加熱処理は減圧下でも行うことができる。
【０１９８】
酸化性雰囲気は、酸化性ガスを含む雰囲気である。酸化性ガスとしては、例えば、酸素、オゾンまたは亜酸化窒素などを例示することができる。酸化性雰囲気からは、酸化物半導体膜に含まれないことが好ましい成分（例えば、水および水素）が極力除去されていることが好ましい。例えば、酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とすればよい。
【０１９９】
なお、酸化性雰囲気には、希ガスなどの不活性ガスが含まれていてもよい。ただし、酸化性雰囲気には、１０ｐｐｍ以上の酸化性ガスが含まれているものとする。
【０２００】
なお、不活性雰囲気には、不活性ガス（窒素ガスまたは希ガスなど）が含まれ、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満で含まれているものとする。
【０２０１】
なお、すべての加熱処理は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いて行えばよい。ＲＴＡ装置を用いることで、短時間であれば、高い温度で熱処理を行うこともできる。そのため、非晶質領域よりも結晶領域の占める割合の大きい酸化物半導体膜を形成することができ、生産性の低下を抑制することができる。
【０２０２】
ただし、すべての加熱処理に用いられる装置はＲＴＡ装置に限定されず、例えば、抵抗発熱体などからの熱伝導または熱輻射によって、被処理物を加熱する機構が備えられた装置を用いればよい。すべての加熱処理に用いられる加熱処理装置として、例えば、電気炉や、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などを挙げることができる。なお、ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなどのランプから発せられる光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを熱媒体として用いて被処理物を加熱する装置である。ここで、高温のガスは、被処理物の加熱温度よりも高いことが好ましい。
【０２０３】
なお、窒素の濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下であるＩｎ−Ｇａ−Ｚｎ系金属酸化物を用いると、ｃ軸配向した六方晶の結晶構造を含む金属酸化物膜が形成され、一または複数のＧａおよびＺｎを有する層が、二層のＩｎ−Ｏの結晶面（インジウムと酸素を含む結晶面）の間に配される。
【０２０４】
以上説明したようにＣＡＡＣ−ＯＳ膜を形成することができる。
【０２０５】
ＣＡＡＣ−ＯＳ膜は、非晶質構造の酸化物半導体膜と比較して、金属と酸素の結合の秩序性が高い。すなわち、酸化物半導体膜が非晶質構造の場合には、隣接する金属によって金属原子に配位している酸素原子の数が異なるが、ＣＡＡＣ−ＯＳ膜では金属原子に配位している酸素原子の数はほぼ一定となる。そのため、微視的なレベルにおいても酸素欠損がほぼ見られず、水素原子（水素イオンを含む）やアルカリ金属原子などによる電荷の移動や電気伝導性の不安定さを抑制することができる。
【０２０６】
従って、ＣＡＡＣ−ＯＳ膜を用いたチャネル形成領域によってトランジスタを作製すると、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化を抑制することができ、安定した電気的特性を有するトランジスタを作製することができる。
【０２０７】
次に、酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことにより、酸化物半導体層７１１を形成する（図５（Ａ）参照）。
【０２０８】
そして、酸化物半導体層７１１に接して離間して設けられたソース電極７１２ａおよびドレイン電極７１２ｂを形成する（図５（Ｂ）参照）。
【０２０９】
ソース電極７１２ａおよびドレイン電極７１２ｂは、例えば、スパッタリング法を用いて導電膜（例えば金属膜、または一導電型の不純物元素が添加されたシリコン膜など）を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極７１２ａおよびドレイン電極７１２ｂとなる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とすればよい。なお、ソース電極７１２ａおよびドレイン電極７１２ｂは、信号線も構成する。
【０２１０】
次に、少なくとも酸化物半導体層７１１のチャネル形成領域上にゲート絶縁膜７１３を形成する（図５（Ｃ）参照）。
【０２１１】
ゲート絶縁膜７１３は、例えば、スパッタリング法を用いて絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）膜を形成すればよい。なお、ゲート絶縁膜７１３は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。なお、ゲート絶縁膜７１３をスパッタリング法により形成すると、酸化物半導体層７１１に水素および水が混入することを防ぐことができる。また、ゲート絶縁膜７１３を絶縁性酸化物膜とすると、酸素を供給して酸素欠損を埋めることができるため好ましい。
【０２１２】
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
【０２１３】
ここで、酸化物半導体膜の加工は、ドライエッチングにより行えばよい。ドライエッチングに用いるエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素ガスの混合ガスを用いればよい。ただし、これに限定されず、ウエットエッチングを用いてもよいし、酸化物半導体膜を加工することができる他の手段を用いてもよい。
【０２１４】
ゲート絶縁膜７１３は、少なくとも酸化物半導体層７１１に接する部分に酸素を含み、酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。すなわち、層間絶縁膜７０５の材料として例示列挙したものを用いることが好ましい。ゲート絶縁膜７１３の酸化物半導体層７１１と接する部分を酸化シリコンにより形成すると、酸化物半導体層７１１に酸素を供給することができ、トランジスタの低抵抗化を防止することができる。
【０２１５】
なお、ゲート絶縁膜７１３として、ハフニウムシリケート（ＨｆＳｉＯｘ（ｘ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、酸化イットリウムまたは酸化ランタンなどのｈｉｇｈ−ｋ材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。さらには、前記ｈｉｇｈ−ｋ材料により形成される層と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウムおよび酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲート絶縁膜７１３を積層構造とする場合であっても、酸化物半導体層７１１に接する部分は、上記絶縁性酸化物であることが好ましい。さらに、酸化物半導体層７１１中の酸素を放出されないように該絶縁性酸化物上には、酸素を透過させにくい酸化アルミニウムなどを形成することが好ましい。例えば、ゲート絶縁膜７１３として、スパッタリング法で形成される酸化シリコンと、スパッタリング法で形成される酸化アルミニウムと、酸化窒化シリコンとをこの順に積層させればよい。
【０２１６】
また、ゲート絶縁膜７１３の厚さは、１ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすればよい。ゲート絶縁膜７１３の厚さを５ｎｍ以上とすると、ゲートリーク電流を特に小さくすることができる。
【０２１７】
ここで、更に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第３の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。なお、第３の加熱処理は、第２の加熱処理と同じ条件で行うことができ、例えば、２００℃以上半導体基板７００の歪み点未満、好ましくは２００℃以上４００℃以下、さらに好ましくは２５０℃以上３５０℃以下として行えばよい。第３の加熱処理により、酸化物半導体層７１１中に残留する水素および水をゲート絶縁膜に拡散させることができる。さらには、第３の加熱処理を行うことで、ゲート絶縁膜７１３を供給源として酸化物半導体層７１１に酸素を供給することができる。
【０２１８】
また、第３の加熱処理は、酸化物半導体層７１１上にゲート絶縁膜７１３を形成した後のみならず、ゲート電極７１４となる導電膜を形成した後に行ってもよい。
【０２１９】
なお、ここで酸化物半導体層７１１の水素濃度は５．０×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５．０×１０１８ａｔｏｍｓ／ｃｍ３以下とするとよい。
【０２２０】
次に、ゲート絶縁膜７１３上に導電膜を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことにより、ゲート電極７１４を形成する。（図５（Ｄ）参照）。なお、ゲート電極７１４は少なくとも走査線を構成する。
【０２２１】
ゲート電極７１４は、ソース電極７１２ａおよびドレイン電極７１２ｂと同様の材料および方法により形成すればよい。
【０２２２】
なお、図示していないが、ゲート電極７１４をマスクとして、酸化物半導体層７１１にドーパントを添加して、酸化物半導体層７１１にソース領域およびドレイン領域を形成することが好ましい。ドーパントの添加は、イオンインプランテーション法またはイオンドーピング法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行うことでドーパントの添加を行ってもよい。また、添加するドーパントとしては、窒素、リンまたはボロンなどを用いればよい。
【０２２３】
なお、第５（Ｄ）に示したトランジスタ７１０を形成するにあたり、エッチングマスクがレジスト材料により形成されている場合には、エッチングマスクをアッシングのみで除去してもよい。
【０２２４】
また、図示していないが、トランジスタ７１０を覆う保護絶縁膜を設けてもよい。該保護絶縁膜を単層とする場合は、酸素および水素ならびに水の透過性が低い絶縁膜によって形成することが好ましく、例えば、酸化アルミニウム膜によって形成すればよい。該保護絶縁膜を積層とする場合は、化学量論的組成比よりも多くの酸素を含み、加熱により該酸素の一部を放出する絶縁性酸化物膜と、酸素および水素ならびに水の透過性が低い絶縁膜によって形成することが好ましく、例えば、層間絶縁膜７０５で例示列挙した絶縁性酸化物膜と酸化アルミニウム膜によって形成すればよい。なお、該保護絶縁膜として酸化アルミニウム膜を用いることで、酸化物半導体層７１１の酸素が外部に放出されることを抑制し、外部から酸化物半導体層７１１に水素および水が入ることを抑制できるため、トランジスタ７１０の電気特性を良好にすることができる。
【０２２５】
なお、保護絶縁膜を形成した後に、第２の加熱処理又は第３の加熱処理と同様の加熱処理を行ってもよい。
【０２２６】
以上説明したように、図４に示す、半導体基板に設けられたトランジスタ上に酸化物半導体層にチャネル形成領域を有するトランジスタを作製することができる。
【０２２７】
なお、上記のように作製したトランジスタは、チャネル幅１μｍあたりのオフ電流値を室温下において１０ａＡ（１×１０−１７Ａ）以下にすること、さらには、１ａＡ（１×１０−１８Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下、さらには１ｙＡ／μｍ（１×１０−２４Ａ）以下にすることが可能である。
【０２２８】
なお、走査線および信号線の一方または双方において、走査線および信号線を構成する導電層を銅により形成することで、走査線および信号線を低抵抗化させることができるため、好ましい。
【０２２９】
なお、ここで、酸化物半導体層にチャネル形成領域を有するトランジスタとして説明したトランジスタは一例であり、酸化物半導体層にチャネル形成領域を有するトランジスタはこれに限定されず、様々な形態とすることができる。
【０２３０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物（以下、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜と記す。）を酸化物半導体膜に用いたトランジスタの一例について、図２０などを用いて説明する。
【０２３１】
図２０は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図２０（Ａ）にトランジスタの上面図を示す。また、図２０（Ｂ）に図２０（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０２３２】
図２０（Ｂ）に示すトランジスタは、基板５００と、基板５００上に設けられた下地絶縁膜５０２と、下地絶縁膜５０２の周辺に設けられた保護絶縁膜５０４と、下地絶縁膜５０２および保護絶縁膜５０４上に設けられた高抵抗領域５０６ａおよび低抵抗領域５０６ｂを有する酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５０８と、ゲート絶縁膜５０８を介して酸化物半導体膜５０６と重畳して設けられたゲート電極５１０と、ゲート電極５１０の側面と接して設けられた側壁絶縁膜５１２と、少なくとも低抵抗領域５０６ｂと接して設けられた一対の電極５１４と、少なくとも酸化物半導体膜５０６、ゲート電極５１０および一対の電極５１４を覆って設けられた層間絶縁膜５１６と、層間絶縁膜５１６に設けられた開口部を介して少なくとも一対の電極５１４の一方と接続して設けられた配線５１８と、を有する。
【０２３３】
基板５００は半導体基板７００に相当し、下地絶縁膜５０２は層間絶縁膜７０５に相当し、酸化シリコン膜を、酸化物半導体膜５０６は酸化物半導体層７１１に相当し、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極５１４は、ソース電極７１２ａおよびドレイン電極７１２ｂに相当し、タングステン膜を、ゲート絶縁膜５０８はゲート絶縁膜７１３に相当し、酸化シリコン膜を、ゲート電極５１０はゲート電極７１４に相当し、窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜５１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線５１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、それぞれ用いればよい。なお、該トランジスタの作製方法は、本実施の形態の記載を適宜、参酌できるものとする。
【０２３４】
なお、図示しないが、層間絶縁膜５１６および配線５１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜５１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０２３５】
さらに、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０２３６】
図２１は、本実施の形態で作製したトランジスタの構造を示す上面図および断面図である。図２１（Ａ）はトランジスタの上面図である。また、図２１（Ｂ）は図２１（Ａ）の一点鎖線Ｃ−Ｄに対応する断面Ｃ−Ｄである。
【０２３７】
図２１（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。なお、該トランジスタの作製方法は、本実施の形態の記載を適宜、参酌できるものとする。
【０２３８】
基板６００は半導体基板７００に相当し、下地絶縁膜６０２は層間絶縁膜７０５に相当し、酸化シリコン膜を、酸化物半導体膜６０６は酸化物半導体層７１１に相当し、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４はソース電極７１２ａおよびドレイン電極７１２ｂに相当し、タングステン膜を、ゲート絶縁膜６０８はゲート絶縁膜７１３に相当し、酸化シリコン膜を、ゲート電極６１０はゲート電極７１４に相当し、窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いればよい。
【０２３９】
なお、図２１（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【０２４０】
ところで、酸化物半導体に限らず、本発明の一態様の半導体装置を構成するトランジスタに適用可能な絶縁ゲート型トランジスタにおいて、実際に測定される電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２４１】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、電界効果移動度μは式（３）で表現できる。Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０２４２】
【数４】
0005815466.tif 000006
【０２４３】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁の高さＥは、式（４）で表現できる。
【０２４４】
【数５】
0005815466.tif 000007
【０２４５】
なお、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルのキャリア面密度、Ｃｏｘは単位面積当たりの容量、Ｖｇ（ゲートとソースの電位差）はゲート電圧、ｔはチャネルの厚さである。
【０２４６】
また、絶縁ゲート型トランジスタに用いる半導体層において、厚さ３０ｎｍ以下であれば、チャネル形成領域の厚さは半導体層の厚さと同一として差し支えない。そこで、線形領域におけるドレイン電流Ｉｄは、式（５）で表現できる。なお、Ｖｇが該トランジスタのしきい値電圧より高い場合にソースおよびドレイン間を流れる電流を、ドレイン電流と呼ぶ。
【０２４７】
【数６】
0005815466.tif 000008
【０２４８】
なお、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、式（６）で表現できる。
【０２４９】
【数７】
0005815466.tif 000009
【０２５０】
式（６）の右辺はＶｇの関数である。式（６）からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としてインジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは、欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２５１】
このようにして求めた欠陥密度等をもとに式（３）および式（４）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ系金属酸化物で測定される電界効果移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２５２】
ただし、酸化物半導体膜内部に欠陥がなくても、チャネル形成領域とゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、式（７）で表現される。
【０２５３】
【数８】
0005815466.tif 000010
【０２５４】
なお、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（７）の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【０２５５】
内部に欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタにおける電界効果移動度μ２の計算結果を図９に示す。なお、計算結果は、シノプシス社製のＳｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅというソフトを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、３．１ｅＶ、４．６ｅＶ、１５、３０ｎｍとしている。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４．６ｅＶとしている。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２５６】
図９で示されるように、ゲート電圧が１Ｖ強での電界効果移動度は、１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、電界効果移動度が低下する。なお、界面散乱を低減するためには、酸化物半導体層の表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０２５７】
このような電界効果移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の電気特性を計算した結果を図１０乃至図１２に示す。なお、該計算に用いたトランジスタの断面構造を図１３に示す。図１３に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃを有する。半導体領域１０３０ａおよび半導体領域１０３０ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２５８】
図１３（Ａ）に示すトランジスタは、下地絶縁物１０１０と、下地絶縁物１０１０に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成される。トランジスタは半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１０３０ｂと、ゲート電極１０５０を有する。ゲート電極１０５０の幅を３３ｎｍとする。
【０２５９】
ゲート電極１０５０と半導体領域１０３０ｂの間には、ゲート絶縁物１０４０を有し、また、ゲート電極１０５０の両側面には側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂ、ゲート電極１０５０の上部には、ゲート電極１０５０と他の配線との短絡を防止するための絶縁物１０７０を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３０ａおよび半導体領域１０３０ｃに接して、ソース電極１０８０ａおよびドレイン電極１０８０ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２６０】
図１３（Ｂ）に示すトランジスタは、下地絶縁物１０１０と、酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成され、半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟まれた真性の半導体領域１０３０ｂと、幅３３ｎｍのゲート電極１０５０とゲート絶縁物１０４０と側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂと絶縁物１０７０とソース電極１０８０ａおよびドレイン電極１０８０ｂを有する点で図１３（Ａ）に示すトランジスタと同じである。
【０２６１】
図１３（Ａ）に示すトランジスタと図１３（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域の導電型である。図１３（Ａ）に示すトランジスタでは、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃであるが、図１３（Ｂ）に示すトランジスタでは、真性の半導体領域１０３０ｂである。すなわち、図１３（Ｂ）に示すトランジスタにおいて、半導体領域１０３０ａ（半導体領域１０３０ｃ）とゲート電極１０５０がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１０６０ａ（側壁絶縁物１０６０ｂ）の幅と同じである。
【０２６２】
その他の計算に使用するパラメータは上述の通りである。計算には上記と同様のシノプシス社製のソフトを使用した。図１０は、図１３（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および電界効果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２６３】
図１０（Ａ）はゲート絶縁物の厚さを１５ｎｍとしたものであり、図１０（Ｂ）は１０ｎｍとしたものであり、図１０（Ｃ）は５ｎｍとしたものである。ゲート絶縁物が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０２６４】
図１１は、図１３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１１（Ａ）はゲート絶縁物の厚さを１５ｎｍとしたものであり、図１１（Ｂ）は１０ｎｍとしたものであり、図１１（Ｃ）は５ｎｍとしたものである。
【０２６５】
また、図１２は、図１３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１２（Ａ）はゲート絶縁物の厚さを１５ｎｍとしたものであり、図１２（Ｂ）は１０ｎｍとしたものであり、図１２（Ｃ）は５ｎｍとしたものである。
【０２６６】
いずれもゲート絶縁物が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
【０２６７】
なお、電界効果移動度μのピークは、図１０では８０ｃｍ２／Ｖｓ程度であるが、図１１では６０ｃｍ２／Ｖｓ程度、図１２では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０２６８】
次に、本実施の形態で説明したトランジスタおいて、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層にチャネル形成領域を有するトランジスタについて説明する。
【０２６９】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層にチャネル形成領域を有するトランジスタは、酸化物半導体層に加工前である酸化物半導体膜を形成する際に基板を加熱して形成すること、或いは酸化物半導体膜を形成した後に加熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。なお、該基板は半導体基板７００に相当する。
【０２７０】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の形成後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２７１】
例えば、図１４（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体層と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとする。
【０２７２】
図１４（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図１４（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓが得られている。
【０２７３】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に加熱処理をすることによって、さらに高めることができる。図１４（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング形成した後、６５０℃で加熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓが得られている。
【０２７４】
基板を意図的に加熱することは、スパッタリング法で形成中に水分が酸化物半導体膜中に取り込まれるのを低減する効果が実現できる。また、形成後に加熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓを超える電界効果移動度を実現することも可能になると推定される。
【０２７５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜に酸素イオンを注入し、加熱処理により該酸化物半導体膜に含まれる水素や水酸基もしくは水分を放出させ、その加熱処理と同時にまたはその後の加熱処理により酸化物半導体膜を結晶化させても良い。このような結晶化もしくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２７６】
基板を意図的に加熱して形成することおよび形成後に加熱処理することの一方または双方の効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図１４（Ａ）と図１４（Ｂ）の対比からも確認することができる。
【０２７７】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を実現することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２７８】
意図的な基板加熱温度もしくは加熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で形成しあるいは加熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０２７９】
また、意図的に基板を加熱した形成時および形成後の一方または双方において、加熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０２８０】
実際に、酸化物半導体膜の形成後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行う。
【０２８１】
まず基板温度を２５℃とし、Ｖｄ（ソースとドレインの電位差をいう）を１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行う。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとする。次に、ゲート絶縁膜６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持する。次に、Ｖｇを０Ｖとする。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行う。これをプラスＢＴ試験と呼ぶ。
【０２８２】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行う。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとする。次に、ゲート絶縁膜６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとする。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行う。これをマイナスＢＴ試験と呼ぶ。
【０２８３】
試料１のプラスＢＴ試験の結果を図１５（Ａ）に、マイナスＢＴ試験の結果を図１５（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図１６（Ａ）に、マイナスＢＴ試験の結果を図１６（Ｂ）に示す。
【０２８４】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０２８５】
加熱処理は酸素雰囲気中で行うことができるが、まず窒素もしくは不活性ガス、または減圧下で加熱処理を行ってから酸素を含む雰囲気中で加熱処理を行ってもよい。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体膜に加えることで、加熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用してもよい。
【０２８６】
酸化物半導体膜中および積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる加熱処理により酸化物半導体膜中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体膜中に含ませることができる。
【０２８７】
また、加熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング形成した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この形成された酸化物半導体膜を加熱処理することによって結晶化させることができる。加熱処理温度は任意であるが、例えば６５０℃の加熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２８８】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行い、ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定する。
【０２８９】
ＸＲＤ分析を行った試料は、試料Ａおよび試料Ｂとする。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０２９０】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで形成する。
【０２９１】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として形成した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、形成時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとする。
【０２９２】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行う。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとする。
【０２９３】
図１９に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測される。
【０２９４】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は形成時に意図的に加熱することおよび形成後の一方または双方において、加熱処理することによりトランジスタの特性を向上させることができる。
【０２９５】
この基板加熱や加熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０２９６】
図２２に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２９７】
具体的には、図２２に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０２９８】
もっとも、酸化物半導体膜の形成時に水素や水分が膜中に混入しないように、処理室外部からのリークや処理室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は加熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２９９】
また、酸化物半導体膜の形成後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価する。
【０３００】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとする。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行うものとする。ここで、Ｌｏｖは、ゲート電極と一対の電極との重畳する幅であり、ｄＷは、酸化物半導体膜に対する一対の電極のはみ出し幅とする。
【０３０１】
図１７に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図１８（Ａ）に基板温度としきい値電圧の関係を、図１８（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３０２】
図１８（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖである。
【０３０３】
また、図１８（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３０４】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖｓ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３０５】
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容もしくは該内容の一部と自由に組み合わせることが可能である。
【符号の説明】
【０３０６】
１２        差動増幅器
１３        利得段
１４        利得段
１５        出力段
１６        第１のトランジスタ
１８        第２のトランジスタ
２０        第３のトランジスタ
２２        第４のトランジスタ
１００      ボルテージフォロア
１０２      第１のトランジスタ
１０４      第２のトランジスタ
１０６      第３のトランジスタ
１０８      第４のトランジスタ
１１０      第５のトランジスタ
１１２      第６のトランジスタ
１１４      第７のトランジスタ
１１６      第８のトランジスタ
１１８      第９のトランジスタ
１２０      差動増幅器
１２２      利得段
２００      ボルテージフォロア
２０２      第１のトランジスタ
２０４      第２のトランジスタ
２０６      第３のトランジスタ
２０８      第４のトランジスタ
２１０      第５のトランジスタ
２１２      第６のトランジスタ
２１４      容量素子
２１６      第７のトランジスタ
２１８      第８のトランジスタ
２２０      第９のトランジスタ
２２２      第１０のトランジスタ
２２４      第１１のトランジスタ
２２６      第１２のトランジスタ
２２８      第１３のトランジスタ
２３０      差動増幅器
２３２      利得段
２３４      出力段
５００      基板
５０２      下地絶縁膜
５０４      保護絶縁膜
５０６ａ    高抵抗領域
５０６ｂ    低抵抗領域
５０６      酸化物半導体膜
５０８      ゲート絶縁膜
５１０      ゲート電極
５１２      側壁絶縁膜
５１４      一対の電極
５１６      層間絶縁膜
５１８      配線
６００      基板
６０２      下地絶縁膜
６０６      酸化物半導体膜
６０８      ゲート絶縁膜
６１０      ゲート電極
６１４      一対の電極
６１６      層間絶縁膜
６１８      配線
６２０      保護膜
７００      半導体基板
７０１      高濃度不純物領域
７０２      低濃度不純物領域
７０３      ゲート絶縁膜
７０４      ゲート電極
７０５      層間絶縁膜
７１０      トランジスタ
７１１      酸化物半導体層
７１２ａ    ソース電極
７１２ｂ    ドレイン電極
７１３      ゲート絶縁膜
７１４      ゲート電極
１０１０    下地絶縁物
１０２０    埋め込み絶縁物
１０３０ａ  半導体領域
１０３０ｂ  半導体領域
１０３０ｃ  半導体領域
１０４０    ゲート絶縁物
１０５０    ゲート電極
１０６０ａ  側壁絶縁物
１０６０ｂ  側壁絶縁物
１０７０    絶縁物
１０８０ａ  ソース電極
１０８０ｂ  ドレイン電極
【図１】
0005815466.tif 000011
【図２】
0005815466.tif 000012
【図３】
0005815466.tif 000013
【図４】
0005815466.tif 000014
【図５】
0005815466.tif 000015
【図６】
0005815466.tif 000016
【図９】
0005815466.tif 000017
【図１０】
0005815466.tif 000018
【図１１】
0005815466.tif 000019
【図１２】
0005815466.tif 000020
【図１３】
0005815466.tif 000021
【図１４】
0005815466.tif 000022
【図１５】
0005815466.tif 000023
【図１６】
0005815466.tif 000024
【図１７】
0005815466.tif 000025
【図１８】
0005815466.tif 000026
【図１９】
0005815466.tif 000027
【図２０】
0005815466.tif 000028
【図２１】
0005815466.tif 000029
【図２２】
0005815466.tif 000030
【図２３】
0005815466.tif 000031
【図２４】
0005815466.tif 000032
【図７】
0005815466.tif 000033
【図８】
0005815466.tif 000034