(57)【特許請求の範囲】
【請求項１】
スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部と、
該サンプリング容量素子部に接続された演算増幅部と、
前記サンプリング容量素子部の一端と前記演算増幅部の出力端子との間に接続可能な複数の相補的ＭＯＳトランジスタで構成される帰還スイッチ部と、
前記サンプリング容量素子部の他端と前記演算増幅部の入力端子との間に接続可能なサミングノードスイッチ部とを備え、
前記複数の相補的ＭＯＳトランジスタは複数のスイッチグループのいずれかに属しており、前記複数のスイッチグループ間の相補的ＭＯＳトランジスタは互いに異なるオン抵抗を各々有し、
前記帰還スイッチ部全ての接続と前記サミングノードスイッチ部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて、前記アナログ出力信号が変化することを特徴とするデジタル・アナログ変換器。
【請求項２】
前記複数のスイッチグループ間の相補的ＭＯＳトランジスタは互いに異なる閾値を各々有することを特徴とする請求項１に記載のデジタル・アナログ変換器。
【請求項３】
前記複数のスイッチグループ間の相補的ＭＯＳトランジスタのうち一導電型の第ｎ（ｎは２以上）のＭＯＳトランジスタのゲート端子に、第ｎ高電圧レベルと前記第ｎ高電圧レベルよりも低い第ｎ低電圧レベルとの間で遷移する第ｎクロックと、前記第ｎのＭＯＳトランジスタとは異なる導電型の第ｍ（ｍは２以上）のＭＯＳトランジスタのゲート端子に、第ｍ高電圧レベルと前記第ｍ高電圧レベルよりも低い第ｍ低電圧レベルとの間で遷移する第ｍクロックとを各々供給するクロック発生部とを備え、少なくとも前記第ｎ高電圧レベルと前記第ｍ低電圧レベルを調整できるようになっていることを特徴とする請求項１に記載のデジタル・アナログ変換器。
【請求項４】
前記複数のスイッチグループ間の相補的ＭＯＳトランジスタのうち一導電型の第ｎのＭＯＳトランジスタのスイッチタイミングと前記第ｎのＭＯＳトランジスタとは異なる導電型の第ｍのＭＯＳトランジスタのスイッチタイミングを調整できるようになっているクロック発生部を備え、前記第ｎのＭＯＳトランジスタを制御する第ｎクロック信号のエッジを、前記第ｍのＭＯＳトランジスタを制御する第ｍクロック信号のエッジに対して遅延させることを特徴とする請求項１に記載のデジタル・アナログ変換器。
【請求項５】
前記第ｎのＭＯＳトランジスタを制御する第ｎクロック信号の立ち下がりエッジを、前記第ｍのＭＯＳトランジスタを制御する第ｍクロック信号の立ち上がりエッジに対して遅延させることを特徴とする請求項４に記載のデジタル・アナログ変換器。
【請求項６】
スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子と、
前記サンプリング容量素子の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える第１のスイッチと、
前記複数のサンプリング容量素子の他方の端子と第１基準電圧源との接続及び切断を切り替える第２のスイッチと、
非反転入力端子に第２基準電圧源の第２基準電圧が印加された演算増幅器と、
前記複数の第１のスイッチの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、並びに前記複数のサンプリング容量素子の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える第３のスイッチと、
前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに前記複数のサンプリング容量素子の前記一方の端子と前記演算増幅器の出力端子との接続及び切断、並びに前記複数のサンプリング容量素子と積分容量素子の前記他方の端子との接続及び切断を切り替える複数のスイッチユニットを含む第４のスイッチと、
前記複数の第１のスイッチと第２のスイッチと第３のスイッチ及び第４のスイッチを制御するためのクロックを発生するコントロールクロック発生器を備えており、
前記第４のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、各スイッチユニットを構成するＰＭＯＳトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Ｖｔｈ＿Ｐを有しており、ＮＭＯＳトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Ｖｔｈ＿Ｎを有し、
前記第３のスイッチの接続と前記第４のスイッチ全部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて前記アナログ出力信号が変化することを特徴とするデジタル・アナログ変換器。
【請求項７】
ＤＷＡ回路を有しており、各スイッチユニットをローテーションして使用されることと等価になる構成となっていることを特徴とする請求項６に記載のデジタル・アナログ変換器。
【請求項８】
前記第４のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するＭＯＳトランジスタがスイッチグループごとに異なる閾値電圧Ｖｔｈを有することを特徴とする請求項７に記載のデジタル・アナログ変換器。
【請求項９】
前記スイッチユニットを構成するＭＯＳトランジスタについては、ＰＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、かつ、ＮＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＮＭＯＳトランジスタで構成することを特徴とする請求項７に記載のデジタル・アナログ変換器。
【請求項１０】
前記ＰＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、全スイッチグループのＮＭＯＳトランジスタは同一の閾値電圧Ｖｔｈを有するＮＭＯＳトランジスタで構成することを特徴とする請求項７に記載のデジタル・アナログ変換器。
【請求項１１】
全スイッチグループのＰＭＯＳトランジスタは同一の閾値電圧Ｖｔｈを有するＰＭＯＳトランジスタで構成し、ＮＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＮＭＯＳトランジスタで構成することを特徴とする請求項７に記載のデジタル・アナログ変換器。
【請求項１２】
前記スイッチユニットについては、ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに“Ｌ”レベルの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに“Ｈ”レベルの異なるクロックで制御することを特徴とする請求項７に記載のデジタル・アナログ変換器。
【請求項１３】
前記ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに“Ｌ”レベルの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子は全スイッチグループと同じレベルのクロックで制御することを特徴とする請求項７に記載のデジタル・アナログ変換器。
【請求項１４】
前記ＰＭＯＳトランジスタのゲート端子を全スイッチグループと同じレベルのクロックで制御し、ＮＭＯＳトランジスタのゲート端子はいくつかのスイッチグループごとに“Ｈ”レベルの異なるクロックで制御することを特徴とする請求項７に記載のデジタル・アナログ変換器。
【請求項１５】
前記スイッチユニットについては、ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする請求項７に記載のデジタル・アナログ変換器。
【請求項１６】
前記ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子は全スイッチグループ同じ立ち上りエッジタイミングのクロックで制御することを特徴とする請求項７に記載のデジタル・アナログ変換器。
【請求項１７】
前記ＰＭＯＳトランジスタのゲート端子を全スイッチグループと同じ立ち下りエッジタイミングのクロックで制御し、ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする請求項７に記載のデジタル・アナログ変換器。
【請求項１８】
スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部と、
前記複数のサンプリング容量素子部の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第１のスイッチと、
前記複数のサンプリング容量素子部の他方の端子と基準電圧源との接続及び切断を切り替える複数の第２のスイッチと、
演算増幅器と、
前記第１のスイッチの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断並びに前記複数のサンプリング容量素子部の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える複数の第３のスイッチと、
前記複数のサンプリング容量素子部の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部と複数の積分容量素子の前記他方の端子との接続及び切断を切り替える複数の第４のスイッチと、
前記複数の第１のスイッチと前記第２のスイッチと前記第３のスイッチ及び前記複数の第４のスイッチとを制御するためのクロックを発生するコントロールクロック発生器とを備え、
前記各第４のスイッチは複数のスイッチユニットで構成され、前記スイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するＰＭＯＳトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Ｖｔｈ＿Ｐを有しており、ＮＭＯＳトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Ｖｔｈ＿Ｎを有し、
前記第３のスイッチの接続と前記第４のスイッチ全部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて前記アナログ出力信号が変化することを特徴とするデジタル・アナログ変換器。
【請求項１９】
ＤＷＡ回路を有しており、各スイッチユニットをローテーションして使用されることと等価になる構成となっていることを特徴とする請求項１８に記載のデジタル・アナログ変換器。
【請求項２０】
前記第４のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するＭＯＳトランジスタがスイッチグループごとに異なる閾値電圧Ｖｔｈを有することを特徴とする請求項１９に記載のデジタル・アナログ変換器。
【請求項２１】
前記スイッチユニットを構成するＭＯＳトランジスタについては、ＰＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、かつ、ＮＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＮＭＯＳトランジスタで構成することを特徴とする請求項１９に記載のデジタル・アナログ変換器。
【請求項２２】
前記ＰＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、全スイッチグループのＮＭＯＳトランジスタは同一の閾値電圧Ｖｔｈを有するＮＭＯＳトランジスタで構成することを特徴とする請求項１９に記載のデジタル・アナログ変換器。
【請求項２３】
全スイッチグループのＰＭＯＳトランジスタは同一の閾値電圧Ｖｔｈを有するＰＭＯＳトランジスタで構成し、ＮＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＮＭＯＳトランジスタで構成することを特徴とする請求項１９に記載のデジタル・アナログ変換器。
【請求項２４】
前記スイッチユニットについては、ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに“Ｌ”レベルの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに“Ｈ”レベルの異なるクロックで制御することを特徴とする請求項１９に記載のデジタル・アナログ変換器。
【請求項２５】
前記ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに“Ｌ”レベルの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子は全スイッチグループと同じレベルのクロックで制御することを特徴とする請求項１９に記載のデジタル・アナログ変換器。
【請求項２６】
前記ＰＭＯＳトランジスタのゲート端子を全スイッチグループと同じレベルのクロックで制御し、ＮＭＯＳトランジスタのゲート端子はいくつかのスイッチグループごとに“Ｈ”レベルの異なるクロックで制御することを特徴とする請求項１９に記載のデジタル・アナログ変換器。
【請求項２７】
前記スイッチユニットについては、ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする請求項１９に記載のデジタル・アナログ変換器。
【請求項２８】
前記ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子は全スイッチグループと同じ立ち上りエッジタイミングのクロックで制御することを特徴とする請求項１９に記載のデジタル・アナログ変換器。
【請求項２９】
前記ＰＭＯＳトランジスタのゲート端子を全スイッチグループと同じ立ち下りエッジタイミングのクロックで制御し、ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする請求項１９に記載のデジタル・アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル・アナログ変換器に関し、より詳細には、デジタル入力信号をアナログ出力信号に変換するスイッチトキャパシタ型のデジタル・アナログ変換器に関する。
【背景技術】
【０００２】
一般に、オーディオ分野で用いられるデジタル・アナログ変換器においては、歪みに対する要求が厳しく、アナログ出力信号のわずかな変換誤差が特性悪化を招いてしまう。
デジタル・アナログ変換器においては、デジタル入力信号の信号レベルに応じて容量素子が充電され、当該容量素子の充電電圧に応じて演算増幅器がアナログ出力信号を出力する。このような構成を有するデジタル・アナログ変換器において、低歪みを実現するために、容量素子と演算増幅器との接続時においてデジタル入力信号の入力端子及び容量素子の間と演算増幅器の出力端子とを繋ぐように構成されたものが、例えば、特許文献１に開示されている。
【０００３】
図１は、特許文献１に開示されているデジタル・アナログ変換器の回路構成図で、図２（ａ）乃至（ｄ）は、図１に示したデジタル・アナログ変換器１００におけるスイッチのコントロール波形を示す図で、縦軸は制御クロック信号ＣＫ１のレベルの「Ｈ」または「Ｌ」を示し、横軸は時間を示している。図２（ａ）はスイッチ１１０に入力される制御クロック信号ＣＫ１の波形で、図２（ｂ）はスイッチ１２０に入力される制御クロック信号ＣＫ２の波形で、図２（ｃ）はスイッチ１３０に入力される制御クロック信号ＣＫ３の波形で、図２（ｄ）はスイッチ１４０に入力される制御クロック信号ＣＫ４の波形を各々示している。図中符号１１はコントロールクロック発生器、１２は演算増幅器を示している。
【０００４】
なお、第１のスイッチ１１０は、スイッチユニットｉ（ｉ＝１〜Ｎ）で構成され、第４のスイッチ１４０は、スイッチユニット１４ｉ（ｉ＝１〜Ｎ）で構成され、サンプリング容量素子１５０は、容量素子１５ｉ（ｉ＝１〜Ｎ）で構成されている。
ＣＫ１，ＣＫ２が“Ｈ”の期間にスイッチ１１０，１２０をオンし、デジタル入力信号の信号レベルに応じた容量をサンプリング容量素子１５０に充電する。次に、スイッチ１１０，１２０をオフした後、ＣＫ３，ＣＫ４が“Ｈ”の期間にスイッチ１３０，１４０をオンしてサンプリング容量素子１５０と積分容量素子１６０とを直列に接続し、並びに、サンプリング容量素子１５０と演算増幅器の出力端子Ｖｏｕｔとを接続し、出力端子Ｖｏｕｔの電位が変化する。このようなデジタル・アナログ変換器においては、一般的にスイッチとして、ＭＯＳトランジスタを有する構成が用いられる。
【０００５】
つまり、スイッチ１１０，１４０に含まれるスイッチユニット、スイッチ１２０，１３０はいずれもコントロール信号が「Ｈ」のときオンになり、コントロール信号が「Ｌ」のときオフになる。また、スイッチ１１０，１２０がオンする期間が第１期間であり、スイッチ１３０，１４０がオンする期間を第２期間とする。
以上に説明したデジタル・アナログ変換器１００は、直接伝達型のデジタル・アナログ変換器を構成している。なお、デジタル・アナログ変換器１００は、デジタル入力信号をデルタシグマ変調した後に、デジタル・アナログ変換を行うようにしてもよい。
【０００６】
図３は、図１に示した第４のスイッチの各スイッチユニット１４ｉ（ｉ＝１〜Ｎ）を構成するＭＯＳトランジスタを示す図で、容量素子Ｃｓと出力端子Ｖｏｕｔとを接続する帰還スイッチ１４０の各スイッチユニットを構成するＭＯＳトランジスタを示している。
図３に示すように、帰還スイッチ１４０の各スイッチユニットは、Ｐ型ＭＯＳトランジスタ１４０Ｐ（Ｔｒ１）とＮ型ＭＯＳトランジスタ１４０Ｎ（Ｔｒ２）を有している。Ｐ型ＭＯＳトランジスタ１４０ＰとＮ型ＭＯＳトランジスタ１４０Ｎのソース端子又はドレイン端子は、演算増幅器１２の出力端子に接続されている。
【０００７】
ＰＭＯＳのコントロール波形をＣＫ−Ｐ、ＮＭＯＳのコントロール波形をＣＫ−Ｎとする。ＣＫ−Ｐが“Ｌ”レベル、ＣＫ−Ｎが“Ｈ”レベルとなることで帰還スイッチ１４０はＯＮ状態となる。一般的に、“Ｌ”レベルはグランドレベル、“Ｈ”レベルは電源電圧レベルとなっている。
スイッチ１３０，１４０がオン状態にあるときの抵抗値（オン抵抗）をＲｓｗ３，Ｒｓｗ４とし、サンプリング容量素子１５０の総容量をＣｓ，積分容量素子１６０の容量をＣｉとする。出力端子Ｖｏｕｔは、Ｃｉ，Ｃｓ及びＲｓｗ３，Ｒｓｗ４の直列接続による時定数（Ｒｓｗ３＋Ｒｓｗ４）＊Ｃｉ＊Ｃｓ／（Ｃｉ＋Ｃｓ）に依存した過渡特性を示す。しかし、スイッチ１３０のＭＯＳトランジスタのオン抵抗Ｒｓｗ３は出力端子Ｖｏｕｔの電位に対して変化しないが、スイッチ１４０のＭＯＳトランジスタのオン抵抗Ｒｓｗ４についてはＭＯＳのソース（又はドレイン）端子である出力端子Ｖｏｕｔの電位に依存して変化することが知られている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−５５１２１号公報（特許第３８５２７２１号）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した特許文献１に記載のように、容量素子Ｃｓと出力端子Ｖｏｕｔとを接続するスイッチ１４０を構成するＭＯＳトランジスタのオン抵抗値が変動することで過渡特性が変化し、そのことによって歪特性が劣化してしまうという問題がある。
図４（ａ），（ｂ）は、容量素子と出力端子Ｖｏｕｔとを接続するスイッチを構成するＭＯＳトランジスタのオン抵抗値Ｒｓｗ４の変化をグラフに示す図である。図４（ｂ）に示したグラフは、出力端子Ｖｏｕｔの電圧が一定の振幅で変動している様子を示す図であり、図４（ａ）に示したグラフは、下段に示したグラフのように出力端子Ｖｏｕｔの電圧が変動した際のオン抵抗値Ｒｓｗ４の変化を示す図である。図４に示すように、Ｖｏｕｔの電圧が変動すると、それに伴ってオン抵抗値Ｒｓｗ４が大きく変化している。
【００１０】
図５は、図４に示したＭＯＳトランジスタのオン抵抗値Ｒｓｗ４が最大値“ａ”，最小値“ｂ”の状態における、出力端子Ｖｏｕｔの過渡特性を拡大してグラフに示した図である。図４に示すように、オン抵抗値が異なる“ａ”，“ｂ”では、過渡特性が異なっている。このようにスイッチのオン抵抗値が変動することで過渡特性が変化し、そのことによって歪特性が劣化してしまう。
【００１１】
つまり、図５は、アナログ出力信号Ｖｏｕｔと時間との関係を示した図である。縦軸はアナログ出力信号Ｖｏｕｔを示し、横軸は時間を示している。図５中の曲線Ｌａは、スイッチ１４０のオン抵抗値Ｒｓｗ４が、図４（ａ）に示した点ａで示される場合のアナログ出力信号Ｖｏｕｔと時間との関係を示している。曲線Ｌｂは、スイッチ１４０のオン抵抗値Ｒｓｗ４が、図４（ａ）に示した点ｂで示される場合のアナログ出力信号ＶＡｏｕｔと時間との関係を示している。
【００１２】
図５に示した曲線Ｌａ、曲線Ｌｂから明らかなように、デジタル・アナログ変換器に用いられるスイッチのオン抵抗値が異なると、過渡特性が異なる。過渡特性の相違の程度は、曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄによって表される。また、アナログ出力信号Ｖｏｕｔの過渡特性の相違は、デジタル・アナログ変換器の歪特性の劣化として表れる。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生をさらに抑制することができるデジタル・アナログ変換器を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部と、該サンプリング容量素子部に接続された演算増幅部と、前記サンプリング容量素子部の一端と前記演算増幅部の出力端子との間に接続可能な複数の相補的ＭＯＳトランジスタで構成される帰還スイッチ部と、前記サンプリング容量素子部の他端と前記演算増幅部の入力端子との間に接続可能なサミングノードスイッチ部とを備え、前記複数の相補的ＭＯＳトランジスタは複数のスイッチグループのいずれかに属しており、前記複数のスイッチグループ間の相補的ＭＯＳトランジスタは互いに異なるオン抵抗を各々有し、前記帰還スイッチ部全ての接続と前記サミングノードスイッチ部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて、前記アナログ出力信号が変化することを特徴とする。（図６，図１１，図１７；実施例１乃至３）
また、請求項２に記載の発明は、請求項１に記載の発明において、前記複数のスイッチグループ間の相補的ＭＯＳトランジスタは互いに異なる閾値を各々有することを特徴とする。
【００１４】
また、請求項３に記載の発明は、請求項１に記載の発明において、前記複数のスイッチグループ間の相補的ＭＯＳトランジスタのうち一導電型の第ｎ（ｎは２以上）のＭＯＳトランジスタのゲート端子に、第ｎ高電圧レベルと前記第ｎ高電圧レベルよりも低い第ｎ低電圧レベルとの間で遷移する第ｎクロックと、前記第ｎのＭＯＳトランジスタとは異なる導電型の第ｍ（ｍは２以上）のＭＯＳトランジスタのゲート端子に、第ｍ高電圧レベルと前記第ｍ高電圧レベルよりも低い第ｍ低電圧レベルとの間で遷移する第ｍクロックとを各々供給するクロック発生部とを備え、少なくとも前記第ｎ高電圧レベルと前記第ｍ低電圧レベルを調整できるようになっていることを特徴とする。
【００１５】
また、請求項４に記載の発明は、請求項１に記載の発明において、前記複数のスイッチグループ間の相補的ＭＯＳトランジスタのうち一導電型の第ｎのＭＯＳトランジスタのスイッチタイミングと前記第ｎのＭＯＳトランジスタとは異なる導電型の第ｍのＭＯＳトランジスタのスイッチタイミングを調整できるようになっているクロック発生部を備え、前記第ｎのＭＯＳトランジスタを制御する第ｎクロック信号のエッジを、前記第ｍのＭＯＳトランジスタを制御する第ｍクロック信号のエッジに対して遅延させることを特徴とする。
【００１６】
また、請求項５に記載の発明は、請求項４に記載の発明において、前記第ｎのＭＯＳトランジスタを制御する第ｎクロック信号の立ち下がりエッジを、前記第ｍのＭＯＳトランジスタを制御する第ｍクロック信号の立ち上がりエッジに対して遅延させることを特徴とする。
また、請求項６に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子（２５０）と、前記サンプリング容量素子（２５０）の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える第１のスイッチ（２１０）と、前記複数のサンプリング容量素子（２５０）の他方の端子と第１基準電圧源（Ｖｒ１）との接続及び切断を切り替える第２のスイッチ（２２０）と、非反転入力端子に第２基準電圧源の第２基準電圧が印加された演算増幅器と、前記複数の第１のスイッチ（２１０）の切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子（２５０）の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、並びに前記複数のサンプリング容量素子（２５０）の前記他方の端子と積分容量素子（２６０）の一方の端子との接続及び切断を切り替える第３のスイッチ（２３０）と、前記複数のサンプリング容量素子（２５０）の前記一方の端子の相互の接続及び切断、並びに前記複数のサンプリング容量素子（２５０）の前記一方の端子と前記演算増幅器の出力端子との接続及び切断、並びに前記複数のサンプリング容量素子（２５０）と積分容量素子（２６０）の前記他方の端子との接続及び切断を切り替える複数のスイッチユニットを含む第４のスイッチ（２４０）と、前記複数の第１のスイッチ（２１０）と第２のスイッチ（２２０）と第３のスイッチ（２３０）及び第４のスイッチ（２４０）を制御するためのクロックを発生するコントロールクロック発生器（２１）を備えており、前記第４のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、各第４のスイッチユニットを構成するＰＭＯＳトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Ｖｔｈ＿Ｐを有しており、ＮＭＯＳトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Ｖｔｈ＿Ｎを有し、前記第３のスイッチの接続と前記第４のスイッチ全部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて前記アナログ出力信号が変化することを特徴とする。（図６；実施例１）
【００１７】
また、請求項７に記載の発明は、請求項６に記載の発明において、ＤＷＡ回路を有しており、各スイッチユニットをローテーションして使用されることと等価になる構成となっていることを特徴とする。
また、請求項８に記載の発明は、請求項７に記載の発明において、前記第４のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するＭＯＳトランジスタがスイッチグループごとに異なる閾値電圧Ｖｔｈを有することを特徴とする。
また、請求項９に記載の発明は、請求項７に記載の発明において、前記スイッチユニットを構成するＭＯＳトランジスタについては、ＰＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、かつ、ＮＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＮＭＯＳトランジスタで構成することを特徴とする。
【００１８】
また、請求項１０に記載の発明は、請求項７に記載の発明において、前記ＰＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、全スイッチグループのＮＭＯＳトランジスタは同一の閾値電圧Ｖｔｈを有するＮＭＯＳトランジスタで構成することを特徴とする。
また、請求項１１に記載の発明は、請求項７に記載の発明において、全スイッチグループのＰＭＯＳトランジスタは同一の閾値電圧Ｖｔｈを有するＰＭＯＳトランジスタで構成し、ＮＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＮＭＯＳトランジスタで構成することを特徴とする。
【００１９】
また、請求項１２に記載の発明は、請求項７に記載の発明において、前記スイッチユニットについては、ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに“Ｌ”レベルの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに“Ｈ”レベルの異なるクロックで制御することを特徴とする。
【００２０】
また、請求項１３に記載の発明は、請求項７に記載の発明において、前記ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに“Ｌ”レベルの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子は全スイッチグループと同じレベルのクロックで制御することを特徴とする。
また、請求項１４に記載の発明は、請求項７に記載の発明において、前記ＰＭＯＳトランジスタのゲート端子を全スイッチグループと同じレベルのクロックで制御し、ＮＭＯＳトランジスタのゲート端子はいくつかのスイッチグループごとに“Ｈ”レベルの異なるクロックで制御することを特徴とする。
【００２１】
また、請求項１５に記載の発明は、請求項７に記載の発明において、前記スイッチユニットについては、ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする。
【００２２】
また、請求項１６に記載の発明は、請求項７に記載の発明において、前記ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子は全スイッチグループ同じ立ち上りエッジタイミングのクロックで制御することを特徴とする。
また、請求項１７に記載の発明は、請求項７に記載の発明において、前記ＰＭＯＳトランジスタのゲート端子を全スイッチグループと同じ立ち下りエッジタイミングのクロックで制御し、ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする。
【００２３】
また、請求項１８に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子（Ｄｉａ，Ｄｉｂ（ｉ＝１〜Ｎ））と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部（５５０ａ，５５０ｂ）と、前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第１のスイッチ（５１０ａ，５１０ｂ）と、前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）の他方の端子と基準電圧源（Ｖｒ１ａ，Ｖｒ１ｂ）との接続及び切断を切り替える複数の第２のスイッチ（５２０ａ，５２０ｂ）と、演算増幅器５２と、前記第１のスイッチ（５１０ａ，５１０ｂ）の切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）の前記他方の端子と前記演算増幅器の反転入力端子（−）との接続及び切断並びに前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）の前記他方の端子と積分容量素子（５６０ａ，５６０ｂ）の一方の端子との接続及び切断を切り替える複数の第３のスイッチ（５３０ａ，５３０ｂ）と、前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）の前記一方の端子と前記演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部（５５０ａ，５５０ｂ）と複数の積分容量素子（５６０ａ，５６０ｂ）の前記他方の端子との接続及び切断を切り替える複数の第４のスイッチ（５４０ａ，５４０ｂ）と、前記複数の第１のスイッチ（５１０ａ，５１０ｂ）と前記第２のスイッチ（５２０ａ，５２０ｂ）と前記第３のスイッチ（５３０ａ，５３０ｂ）及び前記第４のスイッチ（５４０ａ，５４０ｂ）とを制御するためのクロックを発生するコントロールクロック発生器（５１）とを備え、前記各第４のスイッチは複数のスイッチユニットで構成され、前記スイッチユニット（５４ｉａ，５４ｉｂ）は複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するＰＭＯＳトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Ｖｔｈ＿Ｐを有しており、ＮＭＯＳトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Ｖｔｈ＿Ｎを有し、前記第３のスイッチの接続と前記第４のスイッチ全部の接続により、前記複数のサンプリング容量素子の充電電圧に基づいて前記アナログ出力信号が変化することを特徴とする。（図２０；実施例４）
【００２４】
また、請求項１９に記載の発明は、請求項１８に記載の発明において、ＤＷＡ回路を有しており、各スイッチユニットをローテーションして使用されることと等価になる構成となっていることを特徴とする。
また、請求項２０に記載の発明は、請求項１９に記載の発明において、前記第４のスイッチを構成する複数のスイッチユニットは複数のスイッチグループのいずれかに属しており、スイッチユニットを構成するＭＯＳトランジスタがスイッチグループごとに異なる閾値電圧Ｖｔｈを有することを特徴とする。
また、請求項２１に記載の発明は、請求項１９に記載の発明において、前記スイッチユニットを構成するＭＯＳトランジスタについては、ＰＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、かつ、ＮＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＮＭＯＳトランジスタで構成することを特徴とする。
【００２５】
また、請求項２２に記載の発明は、請求項１９に記載の発明において、前記ＰＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、全スイッチグループのＮＭＯＳトランジスタは同一の閾値電圧Ｖｔｈを有するＮＭＯＳトランジスタで構成することを特徴とする。
また、請求項２３に記載の発明は、請求項１９に記載の発明において、全スイッチグループのＰＭＯＳトランジスタは同一の閾値電圧Ｖｔｈを有するＰＭＯＳトランジスタで構成し、ＮＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＮＭＯＳトランジスタで構成することを特徴とする。
【００２６】
また、請求項２４に記載の発明は、請求項１９に記載の発明において、前記スイッチユニットについては、ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに“Ｌ”レベルの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに“Ｈ”レベルの異なるクロックで制御することを特徴とする。
【００２７】
また、請求項２５に記載の発明は、請求項１９に記載の発明において、前記ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに“Ｌ”レベルの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子は全スイッチグループと同じレベルのクロックで制御することを特徴とする。
また、請求項２６に記載の発明は、請求項１９に記載の発明において、前記ＰＭＯＳトランジスタのゲート端子を全スイッチグループと同じレベルのクロックで制御し、ＮＭＯＳトランジスタのゲート端子はいくつかのスイッチグループごとに“Ｈ”レベルの異なるクロックで制御することを特徴とする。
【００２８】
また、請求項２７に記載の発明は、請求項１９に記載の発明において、前記スイッチユニットについては、ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする。
【００２９】
また、請求項２８に記載の発明は、請求項１９に記載の発明において、前記ＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち下りエッジタイミングの異なるクロックで制御し、ＮＭＯＳトランジスタのゲート端子は全スイッチグループと同じ立ち上りエッジタイミングのクロックで制御することを特徴とする。
また、請求項２９に記載の発明は、請求項１９に記載の発明において、前記ＰＭＯＳトランジスタのゲート端子を全スイッチグループと同じ立ち下りエッジタイミングのクロックで制御し、ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに立ち上りエッジタイミングの異なるクロックで制御することを特徴とする。
【発明の効果】
【００３０】
本発明によれば、簡単な構成でスイッチのオン抵抗値変動によるアナログ出力信号の歪やノイズを抑制する効果が得られる。また、デジタル・アナログ変換器において許容される応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【図面の簡単な説明】
【００３１】
【図１】特許文献１に開示されているデジタル・アナログ変換器の回路構成図である。
【図２】（ａ）乃至（ｄ）は、図１に示したデジタル・アナログ変換器におけるスイッチのコントロール波形を示す図である。
【図３】図１に示した第４のスイッチユニットを構成するＭＯＳトランジスタを示す図である。
【図４】（ａ），（ｂ）は、容量素子と出力端子Ｖｏｕｔとを接続するスイッチを構成するＭＯＳトランジスタのオン抵抗値Ｒｓｗ４の変化をグラフに示す図である。
【図５】図４に示したＭＯＳトランジスタのオン抵抗値Ｒｓｗ４が最大値“ａ”，最小値“ｂ”の状態における、出力端子Ｖｏｕｔの過渡特性を拡大してグラフに示した図である。
【図６】本発明に係るデジタル・アナログ変換器の実施例１を説明するための回路構成図である。
【図７】図６に示したデジタル・アナログ変換器において、第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの回路図である。
【図８】デジタル・アナログ変換器におけるブロック構成を示す概略図である。
【図９】（ａ），（ｂ）は、図６に示されるデジタル・アナログ変換器に用いられる第４のスイッチのオン抵抗の変化をグラフに示した図である。
【図１０】図６に示されるデジタル・アナログ変換器のアナログ出力信号の過渡特性のオン抵抗による変化をグラフに示した図である。
【図１１】本発明に係るデジタル・アナログ変換器の実施例２を説明するための回路構成図である。
【図１２】図１１に示されるデジタル・アナログ変換器において、第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの回路図である。
【図１３】図１２に示した第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。
【図１４】（ａ），（ｂ）は、図１３に示した制御クロック発生回路内の第１のレベル調整回路の一例を示す概略回路図である。
【図１５】（ａ），（ｂ）は、図１３に示した制御クロック発生回路内の第２のレベル調整回路の一例を示す概略回路図である。
【図１６】（ａ），（ｂ）は、図１３に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。
【図１７】本発明に係るデジタル・アナログ変換器の実施例３を説明するための回路構成図である。
【図１８】図１７に示される第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。
【図１９】（ａ），（ｂ）は、図１８に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。
【図２０】本発明に係るデジタル・アナログ変換器の実施例４を説明するための回路構成図である。
【発明を実施するための形態】
【００３２】
以下、図面を参照して本発明の実施の形態について説明する。  
【実施例１】
【００３３】
図６は、本発明に係るデジタル・アナログ変換器の実施例１を説明するための回路構成図である。図中符号２１はコントロールクロック発生器、２２は演算増幅器を示している。なお、第１のスイッチ２１０は、スイッチユニット２１ｉ（ｉ＝１〜Ｎ）で構成され、第４のスイッチ２４０は、スイッチユニット２４ｉ（ｉ＝１〜Ｎ）で構成され、サンプリング容量素子２５０は、容量素子２５ｉ（ｉ＝１〜Ｎ）で構成されている。
【００３４】
本発明に係るデジタル・アナログ変換器２００は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。
複数の入力端子は、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力されるものである。また、複数のサンプリング容量素子２５ｉは、複数の入力端子に対応して設けられたものである。
【００３５】
また、第１のスイッチ２１０を構成する複数のスイッチユニット２１ｉは、複数のサンプリング容量素子２５ｉの一方の端子と対応する複数の入力端子との接続及び切断を切り替えるものである。
また、第２のスイッチ２２０は、複数のサンプリング容量素子２５０の他方の端子と第１基準電圧源Ｖｒ１との接続及び切断を切り替えるものである。また、演算増幅器２２は、非反転入力端子に第２基準電圧源の第２基準電圧が印加されるものである。
【００３６】
また、第３のスイッチ２３０は、第１のスイッチ２１０の切り替えにおける切断及び接続に応じて、複数のサンプリング容量素子２５ｉの他方の端子と演算増幅器の反転入力端子との接続及び切断、並びに複数のサンプリング容量素子２５ｉの他方の端子と積分容量素子２６０の一方の端子との接続及び切断を切り替えるものである。
また、第４のスイッチ２４０を構成する複数のスイッチユニット２４ｉは、複数のサンプリング容量素子２５ｉの一方の端子の相互の接続及び切断、並びに複数のサンプリング容量素子２５ｉの一方の端子と演算増幅器の出力端子との接続及び切断、並びに複数のサンプリング容量素子２５ｉと積分容量素子２６０の他方の端子との接続及び切断を切り替えるものである。
【００３７】
また、コントロールクロック発生器２１は、第１のスイッチ２１０と第２のスイッチ２２０と第３のスイッチ２３０及び第４のスイッチ２４０を制御するためのクロックを発生するものである。
また、第４のスイッチ２４０を構成する複数のスイッチユニット２４ｉは相補的ＭＯＳトランジスタで構成されるものである。
【００３８】
また、図６には示していないＤＷＡ回路を有しており、各スイッチユニットをローテーションして使用されることと等価になる構成となっている。
また、複数の第４のスイッチユニット２４ｉは複数のスイッチグループ２４０＿ｌ（ｌ＝１〜Ｏ）のいずれかに属している。第４のスイッチユニット２４ｉを構成するＭＯＳトランジスタについては、ＰＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、かつ、ＮＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＮＭＯＳトランジスタで構成する。
【００３９】
このような構成により、簡単な構成でスイッチのオン抵抗値変動によるアナログ出力信号の歪を抑制することのできるデジタル・アナログ変換器を実現することができる。
つまり、図６に示したように、本実施例１のデジタル・アナログ変換器２００は、スイッチトキャパシタ型のデジタル・アナログ変換器である。デジタル入力信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子Ｄｉ（ｉ＝１〜Ｎ）と、複数の入力端子Ｄｉに対応して設けられた複数のサンプリング容量素子２５ｉ（ｉ＝１〜Ｎ）を備えている。サンプリング容量素子２５ｉは、対応する入力端子Ｄｉから入力されるビット信号の信号レベル（電圧Ｖｒｅｆ＋またはＶｒｅｆ−）に応じて第１基準電圧Ｖｒ１まで充電される。複数のビット信号がそれぞれ入力される複数の入力端子Ｄｉに対応する複数のサンプリング容量素子２５ｉの一方の端子との間には、接続及び切断を切り替える複数の第１のスイッチユニット２１ｉ（ｉ＝１〜Ｎ）が、また、第１基準電圧源Ｖｒ１とサンプリング容量素子Ｃｓｉの他方の端子との間には、接続及び切断を切り替える第２のスイッチ２２０が設けられており、各スイッチはＭＯＳトランジスタにより構成されている。
【００４０】
また、サンプリング用容量素子２５ｉ（ｉ＝１〜Ｎ）は、すべて同一の容量（Ｃｓ１＝Ｃｓ２＝・・・ＣｓＮ）を有するようにしてもよい。また、サンプリング用容量素子２５１，２５２，・・・２５Ｎの容量比がバイナリ比（２ｉ−１倍）となるように、その容量をＣｓｉ＝２ｉ−１Ｃｓ（ｉ−１）としてもよい。複数のサンプリング用容量素子２５ｉ（ｉ＝１〜Ｎ）にはスイッチ２３０とスイッチ２２０とが接続されていて、スイッチ２２０は複数のサンプリング用容量素子２５ｉと電源とを離接していて、電源は複数のサンプリング用容量素子２５ｉに基準電圧Ｖｒ１を印加する。
【００４１】
また、デジタル・アナログ変換器２００は、演算増幅器２２を備えている。スイッチ２３０は演算増幅器２２の反転入力端子と複数のサンプリング用容量素子２５ｉとを電気的に離接する。反転入力端子に接続されているスイッチ２３０をサミングノードスイッチともいう。
演算増幅器２２の非反転入力端子には電源が接続されていて、電源により非反転入力端子には基準電圧Ｖｒ２が印加される。演算増幅器２２の出力端子は、デジタル・アナログ変換器２００の出力端子に接続されていて、アナログ出力信号Ｖｏｕｔを出力する。なお、基準電圧Ｖｒ１と基準電圧Ｖｒ２とは同じ値であってもよい。
【００４２】
演算増幅器２２の出力端子と反転入力端子との間には積分用容量素子２６０が設けられている。演算増幅器２２の出力端子は、さらに、複数のスイッチユニット２１ｉ（ｉ＝１〜Ｎ）と複数のサンプリング用容量素子２５ｉとの間に接続されていて、演算増幅器２２の出力端子は、さらに、複数のスイッチユニット２１ｉと複数のサンプリング用容量素子２５ｉとの間には複数のスイッチユニット２４ｉ（ｉ＝１〜Ｎ）が設けられている。
【００４３】
つまり、デジタル・アナログ変換器２００は、サンプリング容量素子２５０の一方の端子と演算増幅器の出力端子との間に設けられた第４のスイッチ２４０、及びサンプリング容量素子２５０の他方の端子と演算増幅器の反転入力端子との間に設けられた第３のスイッチ２３０を含んでいる。
また、演算増幅器２２の出力端子からアナログ出力信号Ｖｏｕｔを複数のスイッチユニット２１ｉと複数のサンプリング用容量素子２５ｉとの間まで戻す複数のスイッチユニット２４ｉを帰還スイッチともいう。
【００４４】
以上のような構成において、スイッチは、全てＭＯＳトランジスタを使って構成されるものとする。スイッチユニット２１ｉ（ｉ＝１〜Ｎ）をスイッチ２１０とする。また、スイッチユニット２４ｉ（ｉ＝１〜Ｎ）をスイッチ２４０とする。さらに、サンプリング用容量素子２５ｉ（ｉ＝１〜Ｎ）をサンプリング用容量素子２５０とする。
スイッチ２１０，２４０、スイッチ２２０，２３０は、コントロールクロック発生器２１によって生成される制御クロック信号ＣＫ１乃至ＣＫ４によってオン、オフする。この際、スイッチ２１０に含まれるスイッチユニット２１ｉ（ｉ＝１〜Ｎ）は同時にオン、オフする。スイッチ２４０に含まれるスイッチユニット２４ｉ（ｉ＝１〜Ｎ）は同時にオン、オフし、スイッチ２４０がオンしたときのオン抵抗値Ｒｓｗ４は、複数のスイッチユニット２４ｉ（ｉ＝１〜Ｎ）の各オン抵抗値を合成したものである。また、スイッチ２３０のオン抵抗値をＲｓｗ３とする。
【００４５】
また、デジタル入力信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子Ｄｉ（ｉ＝１〜Ｎ）、複数のサンプリング容量素子２５ｉ（ｉ＝１〜Ｎ）、第１のスイッチユニット２１ｉ（ｉ＝１〜Ｎ）及び第４のスイッチユニット２４ｉ（ｉ＝１〜Ｎ）はそれぞれ同じ数（Ｎ）ずつ備えている。
図７は、図６に示したデジタル・アナログ変換器において、第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの回路図である。図７は、このＭＯＳトランジスタのゲートコントロールクロック“ＣＫ＿Ｐ”と“ＣＫ＿Ｎ”を発生する制御クロック発生である。
【００４６】
次に、具体的に動作を説明する。第１のスイッチ２１０及び第２のスイッチ２２０が接続することにより、入力端子Ｄｉから入力されるビット信号の信号レベルに応じてサンプリング容量素子２５０が第１準電圧源Ｖｒ１まで充電される（第１期間）。次に、第１のスイッチ２１０及び第２のスイッチ２２０が切断され、かつ、第３のスイッチ２３０及び第４のスイッチ２４０が接続することにより、サンプリング容量素子２５０の充電電圧に基づいてアナログ出力信号Ｖｏｕｔが変化する（第２期間）。第１期間と第２期間とは周期的に交互に行われる。
【００４７】
第２期間において、第３のスイッチ２３０、第４スイッチ２４０、サンプリング容量素子２５０及び積分容量素子２６０は直列に接続され、閉ループを形成している。第３のスイッチ２３０を構成するＭＯＳトランジスタのオン抵抗をＲｓｗ３及び第４のスイッチ２４０を構成する全てのＭＯＳトランジスタの合成オン抵抗をＲｓｗ４、サンプリング容量２５０の総容量をＣｓ、積分容量２６０の容量をＣｉとすると、閉ループの時定数は（Ｒｓｗ３＋Ｒｓｗ４）＊Ｃｉ＊Ｃｓ／（Ｃｉ＋Ｃｓ）となり、アナログ出力信号Ｖｏｕｔはこの閉ループの時定数に依存した過渡特性を示す。
【００４８】
ここで、第３のスイッチ２３０を構成するＭＯＳトランジスタのオン抵抗Ｒｓｗ３についてより詳しく説明する。本実施例の第２期間において、第３のスイッチ２３０を構成するＭＯＳトランジスタのソース端子及びドレイン端子の電位が信号レベルによって変化しないため、オン抵抗値は一定の値となる。
一方の第４のスイッチ２４０を構成する全てのＭＯＳトランジスタの合成オン抵抗Ｒｓｗ４について詳しく説明する。第４のスイッチ２４０は、Ｎ個のスイッチユニット２４ｉ（ｉ＝１〜Ｎ）から成り、各スイッチユニットは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成される。これらのＭＯＳトランジスタは、制御端子であるゲート端子と主端子であるソース端子又はドレイン端子間の電圧がＭＯＳトランジスタの閾値電圧を超えて高くなるほどオン抵抗値が低くなる特性（オン抵抗値の電圧依存性）を有している。したがって、本実施例の第２期間において、第４のスイッチ２４０が接続された状態では、各スイッチユニット２４ｉを構成するＭＯＳトランジスタのソース端子及びドレイン端子がアナログ出力信号Ｖｏｕｔの電位となるため、オン抵抗値がアナログ出力信号Ｖｏｕｔの電位に依存して変化する。
【００４９】
閉ループの時定数は（Ｒｓｗ３＋Ｒｓｗ４）＊Ｃｉ＊Ｃｓ／（Ｃｉ＋Ｃｓ）であり、Ｒｓｗ４がアナログ出力信号Ｖｏｕｔの電位に依存して変化することに伴って、閉ループの時定数も変化し、アナログ出力信号Ｖｏｕｔの過渡特性はＶｏｕｔの電位に依存して変化し、歪の発生につながる。
ここで、本構成では第４のスイッチの各ユニットが複数のスイッチグループのいずれかに属しており、各スイッチユニット２４ｉをいくつかのスイッチグループごとに閾値電圧の異なるＭＯＳトランジスタで構成している。第４のスイッチの各ユニット２４ｉが複数のスイッチグループ２４０＿ｌ（ｌ＝１〜Ｏ）に属しており、いくつかのスイッチグループごとに異なるＭ通りの閾値電圧Ｖｔｈ＿Ｐ＿ｊ（ｊ＝１〜Ｍ）を有するＰＭＯＳトランジスタと、いくつかのスイッチグループごとに異なるＬ通りの閾値電圧Ｖｔｈ＿Ｎ＿ｋ（ｋ＝１〜Ｌ）を有するＮＭＯＳトランジスタとで構成したとする。本実施例の第２期間におけるＰＭＯＳトランジスタのゲート端子の電位はグランドレベルＶＳＳ及びＮＭＯＳトランジスタのゲート端子の電位は電源電圧レベルＶＤＤであることから、第４のスイッチの各スイッチグループのオン抵抗は、各スイッチユニットを構成するＭＯＳトランジスタのソース（ドレイン）端子の電位であるアナログ出力信号Ｖｏｕｔの電位が、ＶＳＳ−Ｖｔｈ＿Ｐ＿ｊ、および、ＶＤＤ−Ｖｔｈ＿Ｎ＿ｋに近づいたときに急激にオン抵抗値が高くなる特性を示す。
【００５０】
第４のスイッチユニット２４ｉが属するスイッチグループは、スイッチグループ２４０＿１にスイッチユニット２４１，２４２が属し、スイッチユニット２４０＿２にスイッチユニット２４３，２４４が属し、というように、属するスイッチグループを順次割り当てても良いし、スイッチグループ２４０＿１にスイッチユニット２４１，・・・を割り当て、スイッチグループ２４０＿２にスイッチユニット２４２，・・・を割り当て、スイッチグループ２４０＿３にスイッチユニット２４３，・・・を割り当て、というように、いくつか置きに属するスイッチグループを割り当てても良いし、ランダムに割り当てても良い。
【００５１】
図８は、本発明に係るデジタル・アナログ変換器２００を含むデジタル・アナログ変換システムにおけるブロック構成の一例を示す概略図である。一般的にマルチビット入力のデジタル・アナログ変換器では、各ユニットの素子ミスマッチによる特性劣化を避けるため、図８に示すようにＤＷＡ（ｄａｔａ  ｗｅｉｇｈｔｅｄ  ａｖｅｒａｇｉｎｇ；データ重み付けの平均化）回路２４を有しており、各ユニットをローテーションして使用する構成となっている。図８に示すデルタシグマ（ΔΣ）回路２３には、デジタル入力信号を構成する複数のビット信号が入力され、デルタシグマ変調を行う。
ＤＷＡ回路２４は、デルタシグマ変調を行った後の複数のビット信号が入力され、それら複数のビット信号がローテーションされ出力される。ローテーションされて出力された複数のビット信号に応じた信号（ＤＮｉ（ｉ＝１〜Ｎ））が、図６の複数の入力端子にそれぞれ入力され、デジタル・アナログ変換器２００を介してデジタル・アナログ変換される。
【００５２】
本発明では、第４のスイッチ２４０の各スイッチユニット２４０ｉ（１〜Ｎ）をグループごとに閾値電圧の異なるＭＯＳトランジスタで構成しており、ＤＷＡ回路２４によって全てのスイッチユニットをローテーションして使用されることと等価になる。そのため、第４のスイッチのオン抵抗Ｒｓｗ４は、全てのグループのオン抵抗が平均化された特性を有する。本発明においては、ＭもしくはＬの少なくとも一方は複数であることから、Ｒｓｗ４は、急激にオン抵抗値が高くなる特性を示す点を少なくとも３つ以上有することとなり、その結果、オン抵抗の変動幅が小さく抑制される。
【００５３】
ＰＭＯＳトランジスタのスイッチグループの数Ｍ及びＮＭＯＳトランジスタのスイッチグループの数Ｌについては、Ｍ＞１かつＬ＞１としてもよいし、Ｍ＝１かつＬ＞１としてもよいし、Ｍ＞１かつＬ＝１としてもよい。また、スイッチグループの数Ｏは、Ｏ≧ＭかつＯ≧Ｌを満たす任意の自然数にしてよい。  図９（ａ），（ｂ）は、図６に示されるデジタル・アナログ変換器に用いられる第４のスイッチのオン抵抗の変化をグラフに示した図である。一例として第４のスイッチユニットが２つのスイッチグループに属しており、Ｍ＝２、Ｌ＝２とした場合で説明する。
【００５４】
図９（ａ），（ｂ）は、オン抵抗のグラフを示しており、図９中の（１）は、第４のスイッチの全ユニット２４ｉ（ｉ＝１〜Ｎ）を閾値電圧Ｖｔｈ＿Ｐ＿１のＰＭＯＳトランジスタと閾値電圧Ｖｔｈ＿Ｎ＿１のＮＭＯＳトランジスタで構成した場合のオン抵抗を示したグラフであり、図９中の（２）は、第４のスイッチの全ユニットｉ（ｉ＝１〜Ｎ）を閾値電圧Ｖｔｈ＿Ｐ＿２のＰＭＯＳトランジスタと閾値電圧Ｖｔｈ＿Ｎ＿２のＮＭＯＳトランジスタで構成した場合のオン抵抗を示したグラフである。本例のように第４のスイッチユニットが２つのスイッチグループに属し、第１のスイッチグループに属するスイッチユニットを閾値電圧Ｖｔｈ＿Ｐ＿１のＰＭＯＳトランジスタ、および閾値電圧Ｖｔｈ＿Ｎ＿１のＮＭＯＳトランジスタで構成し、第２のスイッチグループに属するスイッチユニットを閾値電圧Ｖｔｈ＿Ｐ＿２のＰＭＯＳトランジスタ、および閾値電圧Ｖｔｈ＿Ｎ＿２のＮＭＯＳトランジスタで構成した場合、オン抵抗は、図９中の（１）と図９中の（２）とを平均化した、図９中の（３）に示す特性となる。ここで、図９中の（１）と図９中の（２）とでは、オン抵抗が急激に高くなる点が異なるため、この２つのグラフを平均化して得られる図９中の（３）のグラフではオン抵抗が急激に高くなる点が４点となり、図９中の（１）と図９中の（２）よりも最大値は低く、最小値は高くなり、変動幅は抑制される。
【００５５】
このように、第４のスイッチユニットが複数のスイッチグループ２４０＿ｌ（ｌ＝１〜Ｏ）のいずれかに属しており、各スイッチユニット２４ｉ（ｉ＝１〜Ｎ）をいくつかのスイッチグループごとに閾値電圧の異なるＭＯＳトランジスタで構成することにより、オン抵抗Ｒｓｗ４の特性が平均化されて変動幅を小さく抑制することができる。これにより、図１０に示すようにアナログ信号出力Ｖｏｕｔのオン抵抗Ｒｓｗ４に依存した変化を抑制し、歪の発生を抑制することができる。
【００５６】
閾値電圧の異なる複数のＭＯＳトランジスタを備える手法としては、プロセスで準備されている閾値電圧の異なるＭＯＳトランジスタを使用してもよいし、ＭＯＳトランジスタの基盤電位を制御することによって閾値電圧を操作してもよい。
このように、本実施例は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【００５７】
図１０は、図９に示したＭＯＳトランジスタのオン抵抗値Ｒｓｗ４が最大値“ａ”，最小値“ｂ”の状態における、出力端子Ｖｏｕｔの過渡特性を拡大してグラフに示した図である。これにより、図１０に示すように、アナログ信号出力Ｖｏｕｔのオン抵抗Ｒｓｗ４に依存した変化を抑制し、歪の発生を抑制することができる。
つまり、図１０に示した曲線Ｌａ、曲線Ｌｂから明らかなように、曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄ１は、図５に示したデジタル・アナログ変換器１００の曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄよりも短くなっている。したがって、本実施例は、オン抵抗値Ｒｓｗ４の変化によるアナログ出力信号の過渡特性の変化を抑制し、歪の発生を抑制することができる。
【００５８】
また、本実施例において、演算増幅器２２の出力端子と反転入力端子との間に積分用容量素子２６０を設けないこととしてもよい。その場合、サミングノードスイッチ２３０を抵抗に置き換えてもよい。
このように、本実施例によれば、第１のスイッチ２１０及び第２のスイッチ２２０の接続時において複数のサンプリング容量素子がデジタル入力信号を構成する複数のビット信号の信号レベルに応じてそれぞれ充電される。その後、第１のスイッチ２１０及び第２のスイッチ２２０が切断され、第３のスイッチ２３０及び第４のスイッチ２４０が接続されると、サンプリング容量素子２５０と積分容量素子２６０と演算増幅器との間の電気経路が形成され、全サンプリング容量素子２５０の充電電圧に応じた電圧を演算増幅器がアナログ出力信号として出力する。このとき、第３のスイッチ２３０のオン抵抗をＲｓｗ３、第４のスイッチの全ユニット２４ｉ（ｉ＝１〜Ｎ）の合成オン抵抗をＲｓｗ４とすると、アナログ出力信号は積分容量素子２６０の容量Ｃｉ、サンプリング容量素子２５０の総容量Ｃｓ及びＲｓｗ３，Ｒｓｗ４の直列接続による時定数（Ｒｓｗ３＋Ｒｓｗ４）＊Ｃｉ＊Ｃｓ／（Ｃｉ＋Ｃｓ）に依存した過渡特性を示す。
【００５９】
ここで、本構成のようなマルチビット入力のデジタル・アナログ変換器では、各ユニットの素子ミスマッチによる特性劣化を避けるため、一般的に、図８に示すように、ＤＷＡ回路２４を有しており、各スイッチユニットをローテーションして使用する構成となっている。本構成では、第４のスイッチユニットが複数のスイッチグループのいずれかに属しており、各スイッチユニットを構成するＭＯＳトランジスタがいくつかのスイッチグループごとに異なる閾値電圧Ｖｔｈを有しており、ＤＷＡ回路２４の動作によって全スイッチグループのスイッチユニットをローテーションして使用するため、第４のスイッチのオン抵抗Ｒｓｗ４は各スイッチグループのオン抵抗を平均化した特性を有する。こうすることで、アナログ出力信号Ｖｏｕｔのレベルに対してＲｓｗ４が変化する変動幅が小さくなるよう調整することができ、歪の発生を抑制することができる。
【００６０】
第４のスイッチユニット２４ｉを構成するＭＯＳトランジスタについては、ＰＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、かつ、ＮＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＮＭＯＳトランジスタで構成することとしてもよい。あるいは、ＰＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＰＭＯＳトランジスタで構成し、全スイッチグループのＮＭＯＳトランジスタは同一の閾値電圧Ｖｔｈを有するＮＭＯＳトランジスタで構成することとしてもよい。あるいは、全スイッチグループのＰＭＯＳトランジスタは同一の閾値電圧Ｖｔｈを有するＰＭＯＳトランジスタで構成し、ＮＭＯＳトランジスタをいくつかのスイッチグループごとに閾値電圧Ｖｔｈの異なるＮＭＯＳトランジスタで構成することとしてもよい。
これにより、簡単な構成でデジタル・アナログ変換器において許容される応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例２】
【００６１】
図１１は、本発明に係るデジタル・アナログ変換器の実施例２を説明するための回路構成図である。図１２は、図１１に示されるデジタル・アナログ変換器において、第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの回路図である。図中符号３１はコントロールクロック発生器、３２は演算増幅器を示している。
図１１に示されるように、本実施例におけるデジタル・アナログ変換器が、上述した実施例１と異なる点は、第４のスイッチ３４０がスイッチ３４ｉ（１〜Ｎ）とされ、その各スイッチグループが３４０＿ｌ（ｌ＝１〜Ｏ）とされ、スイッチを制御するためのクロックを発生するコントロールクロック発生器がコントロールクロック発生器３１とされ、複数のスイッチグループのいずれかに属する第４のスイッチをそれぞれのスイッチグループごとに制御するようクロックを複数備えていることである。
【００６２】
具体的には、第４のスイッチユニット３４ｉが複数のスイッチグループ３４０＿ｌ（ｌ＝１〜Ｏ）のいずれかに属しており、各スイッチユニット３４ｉのＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに異なるＭ通りのクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）で制御し、各スイッチユニット３４ｉのＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに異なるＬ通りのロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）で制御する。第４のスイッチ３４０がオンとなる本実施形態の第２期間において、クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）はそれぞれ異なる“Ｌ”レベルＶＧ＿Ｐ＿ｊ（ｊ＝１〜Ｍ）、クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）はそれぞれ異なる“Ｈ”レベルＶＧ＿Ｎ＿ｋ  （ｋ＝１〜Ｌ）を有している。なお、図１１はＯ＝Ｍ＝Ｌとした場合の一例を示している。
【００６３】
ＰＭＯＳトランジスタのゲート端子を制御するクロックの数（Ｍ）及びＮＭＯＳトランジスタのゲート端子を制御するクロックの数（Ｌ）については、Ｍ＞１かつＬ＞１としてもよいし、Ｍ＝１かつＬ＞１としてもよいし、Ｍ＞１かつＬ＝１としてもよい。また、スイッチグループの数ＯはＯ≧ＭかつＯ≧Ｌを満たす任意の自然数としてよい。また、各スイッチグループのスイッチユニットを構成するＭＯＳトランジスタについては、スイッチグループごとに閾値電圧の異なるＭＯＳトランジスタで構成してもよいし、閾値電圧の同じＭＯＳトランジスタで構成してもよい。
【００６４】
図１３は、図１２に示した第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。本実施例の第２期間において、第４のスイッチ３４０の各ユニット３４ｉを構成する各ＰＭＯＳトランジスタ及び各ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに異なるレベルで制御するための回路の一例を示す。クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）の生成部には、それぞれ異なる“Ｌ”レベルＶＧ＿Ｐ＿ｊ（ｊ＝１〜Ｍ）を出力するための第１のレベル調整回路（ＬＶＬＳＦＴ１＿ｊ（ｊ＝１〜Ｍ））３３ａを備え、クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）の生成部には、それぞれ異なる“Ｈ”レベルＶＧ＿Ｎ＿ｋ（ｋ＝１〜Ｌ）を出力するための第２のレベル調整回路（ＬＶＬＳＦＴ２＿ｋ（ｋ＝１〜Ｌ））３２ｂを備えている。
【００６５】
図１４（ａ），（ｂ）は、図１３に示した制御クロック発生回路内の第１のレベル調整回路の一例を示す概略回路図で、第１のレベル調整回路の各ＬＶＬＳＦＴ１＿ｊの一例を示す。図１３に示すＣＫ４’とは、本実施例の第２期間において“Ｈ”レベルとなるクロックであり、図１４に示すレベル調整回路ＬＶＬＳＦＴ１＿ｊには、ＣＫ４’を反転したクロックＣＫ４Ｎ’が入力される。レベル調整回路ＬＶＬＳＦＴ１＿ｊは、入力ＣＫ４Ｎ’と接続される容量素子ＣＰ＿ｊ、容量素子ＣＰ＿ｊの他方の端子ＣＫＰ’＿ｊと第３の基準電圧Ｖｒ３＿ｊとの接続及び切断を切り替えるスイッチ、容量素子ＣＰ＿ｊの他方の端子ＣＫＰ’＿ｊと出力端ＣＫ−Ｐ＿ｊとの接続及び切断を切り替えるスイッチ、出力端ＣＫ−Ｐ＿ｊと電源電圧ＶＤＤとの接続及び切断を切り替えるスイッチを備えている。第３の基準電圧Ｖｒ３＿ｊのレベルは、各ＬＶＬＳＦＴ１＿ｊごとに異なる任意の電圧とする。
【００６６】
図１４（ａ），（ｂ）は、図１３に示した制御クロック発生回路内の第１のレベル調整回路の一例を示す概略回路図である。図１４（ａ）に本実施例の第２期間以外のＣＫ４’が“Ｌ”となる期間の状態を示す。このとき、入力ＣＫ４Ｎ’は“Ｈ”レベル、すなわち、電源電圧ＶＤＤのレベルとなる。この間、容量素子ＣＰ＿ｊの前記他方の端子ＣＫＰ’＿ｊと第３の基準電圧Ｖｒ３＿ｊとが接続され、容量素子ＣＰ＿ｊの両端にはＶＤＤ−Ｖｒ３＿ｊの電位差が生じる。また、出力端ＣＫ−Ｐ＿ｊは、容量素子ＣＰ＿ｊの前記他方の端子ＣＫＰ’＿ｊとは切断されて電源電圧ＶＤＤと接続されており、ＶＤＤのレベルを出力する。
【００６７】
次に、図１４（ｂ）に本実施例の第２期間のＣＫ４’が“Ｈ”となる期間の状態を示す。このとき、入力ＣＫ４Ｎ’は“Ｌ”レベル、すなわち、グランドＶＳＳのレベルとなる。このとき、容量素子ＣＰ＿ｊの他方の端子ＣＫＰ’＿ｊと第３の基準電圧Ｖｒ３＿ｊ、および、出力端ＣＫ−Ｐ＿ｊと電源電圧ＶＤＤとは切断され、容量素子ＣＰ＿ｊの他方の端子ＣＫＰ’＿ｊと出力端ＣＫ−Ｐ＿ｊとが接続される。ここで、容量素子ＣＰ＿ｊの電荷は理想的には保持されるため、ＣＫＰ’＿ｊはＶＳＳ−（ＶＤＤ−Ｖｒ３＿ｊ）のレベルとなり、ＣＫＰ’＿ｊと接続された出力端ＣＫ−Ｐ＿ｊはＶＳＳ−（ＶＤＤ−Ｖｒ３＿ｊ）のレベルを出力する。したがって、第３の基準電圧Ｖｒ３＿ｊのレベルは各ＬＶＬＳＦＴ１＿ｊごとに異なるため、各クロックＣＫ−Ｐ＿ｊは異なる“Ｌ”レベルを出力する。
【００６８】
図１６（ａ），（ｂ）は、図１３に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。図１６（ａ）に第１のレベル調整回路３３ａの出力波形を示す。このように、第１のレベル調整回路３３ａは、第４のスイッチの各スイッチグループ３４０＿ｌ（ｌ＝１〜Ｏ）に属する各スイッチユニットを構成するＰＭＯＳトランジスタのゲート端子を制御するＭ通りのクロックＣＫ−Ｐ＿ｊの“Ｈ”レベルを電源電圧ＶＤＤのレベルで出力し、“Ｌ”レベルを複数の異なるレベルで出力する機能を有している。なお、図１３及び図１４は、第１のレベル調整回路の一例であり、同様の機能を有する他の回路で第１のレベル調整回路を構成することとしてもよい。
【００６９】
図１５（ａ），（ｂ）は、図１３に示した制御クロック発生回路内の第２のレベル調整回路の一例を示す概略回路図で、第２のレベル調整回路の各ＬＶＬＳＦＴ２＿ｋの一例を示す。図１５に示すレベル調整回路ＬＶＬＳＦＴ２＿ｋには、本実施例の第２期間において“Ｈ”レベルとなるクロックＣＫ４’が入力される。レベル調整回路ＬＶＬＳＦＴ２＿ｋは、入力ＣＫ４’と接続される容量素子ＣＮ＿ｋ、容量素子ＣＮ＿ｋの他方の端子ＣＫＮ’＿ｋと第４の基準電圧Ｖｒ４＿ｋとの接続及び切断を切り替えるスイッチ、容量素子ＣＰの他方の端子ＣＫＮ’＿ｋと出力端ＣＫ−Ｎ＿ｋとの接続及び切断を切り替えるスイッチ、出力端ＣＫ−Ｎ＿ｋとグランドＶＳＳとの接続及び切断を切り替えるスイッチを備えている。第４の基準電圧Ｖｒ４＿ｋのレベルは、各ＬＶＬＳＦＴ２＿ｋごとに異なる任意の電圧とする。
【００７０】
図１５（ａ）に本実施例の第２期間以外のＣＫ４’が“Ｌ”となる期間の状態を示す。このとき、入力ＣＫ４’はグランドＶＳＳのレベルとなる。この間、容量素子ＣＮ＿ｋの他方の端子ＣＫＮ’＿ｋと第４の基準電圧Ｖｒ４＿ｋとが接続され、容量素子ＣＮ＿ｋの両端にはＶｒ４＿ｋ−ＶＳＳの電位差が生じる。また、出力端ＣＫ−Ｎ＿ｋは、容量素子ＣＮ＿ｋの他方の端子ＣＫＮ’＿ｋとは切断されてグランドＶＳＳと接続されており、ＶＳＳのレベルを出力する。
【００７１】
次に、図１５（ｂ）に本実施例の第２期間のＣＫ４’が“Ｈ”となる期間の状態を示す。このとき、入力は電源電圧ＶＤＤのレベルとなる。このとき、容量素子ＣＮ＿ｋの他方の端子ＣＫＮ’＿ｋと第４の基準電圧Ｖｒ４＿ｋ及び出力端ＣＫ−Ｎ＿ｋとグランドＶＳＳとは切断され、容量素子ＣＮ＿ｋの他方の端子ＣＫＮ’＿ｋと出力端ＣＫ−Ｎ＿ｋとが接続される。ここで、容量素子ＣＮ＿ｋの電荷は理想的には保持されるため、ＣＫＮ’＿ｋはＶＤＤ＋（Ｖｒ４＿ｋ−ＶＳＳ）のレベルとなり、ＣＫＮ’＿ｋと接続された出力端ＣＫ−Ｎは、ＶＤＤ＋（Ｖｒ４＿ｋ−ＶＳＳ）のレベルを出力する。したがって、第４の基準電圧Ｖｒ４＿ｊのレベルは、各ＬＶＬＳＦＴ２＿ｋごとに異なるため、各クロックＣＫ−Ｎ＿ｋは異なる“Ｈ”レベルを出力する。
【００７２】
図１６（ｂ）に第１のレベル調整回路３３ａの出力波形を示す。このように、第２のレベル調整回路３３ｂは、第４のスイッチ３４０の各スイッチグループ３４０＿ｌ（ｌ＝１〜Ｏ）に属する各スイッチユニットを構成するＮＭＯＳトランジスタのゲート端子を制御するＬ通りのクロックＣＫ−Ｎ＿ｋの“Ｌ”レベルをグランドＶＳＳのレベルで出力し、“Ｈ”レベルを複数の異なるレベルで出力する機能を有している。なお、図１３及び図１５は、第２のレベル調整回路の一例であり、同様の機能を有する他の回路で第２のレベル調整回路を構成することとしてもよい。
【００７３】
本実施例にて、第４のスイッチユニット３４ｉを全て単一の閾値電圧Ｖｔｈ＿Ｐを有するＰＭＯＳトランジスタと、単一の閾値電圧Ｖｔｈ＿Ｎを有するＮＭＯＳトランジスタで構成した場合を例に、第４のスイッチ３４０の合成オン抵抗Ｒｓｗ４について説明する。第４のスイッチの各スイッチグループのオン抵抗は、アナログ出力信号Ｖｏｕｔの電位がＶＧ＿Ｐ＿ｊ−Ｖｔｈ＿Ｐ及びＶＧ＿Ｎ＿ｋ−Ｖｔｈ＿Ｎに近づいたときに急激にオン抵抗値が高くなる特性を示す。実施例１にて説明したように、マルチビット入力のデジタル・アナログ変換器では、通常、各ユニットの素子ミスマッチによる特性劣化を避けるためにＤＷＡ回路を備え、各ユニットをローテーションして使用されることと等価になる構成となっているため、第４のスイッチ３４０のオン抵抗Ｒｓｗ４は各スイッチグループのオン抵抗を平均化した特性となる。
【００７４】
ここで、本実施例においては、ＶＧ＿Ｐ＿ｊあるいはＶＧ＿Ｎ＿ｋの少なくともどちらか片方は複数であるため、オン抵抗Ｒｓｗ４は抵抗値が急激に高くなる点を３つ以上有することとなり、実施例１にて説明したように、オン抵抗Ｒｓｗ４の特性が平均化されて変動幅は小さく抑制される。これにより、図１０に示すようにアナログ信号出力Ｖｏｕｔのオン抵抗Ｒｓｗ４に依存した変化を抑制し、歪の発生を抑制することができる。
【００７５】
このように、本実施例は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例３】
【００７６】
図１７は、本発明に係るデジタル・アナログ変換器の実施例３を説明するための回路構成図である。図中符号４１はコントロールクロック発生器、４２は演算増幅器を示している。
図１６に示されるように、本実施例３におけるデジタル・アナログ変換器４００が実施例２と異なる点は、スイッチを制御するためのクロックを発生するコントロールクロック発生器４１を設けた点である。
【００７７】
具体的には、第４のスイッチユニット４４ｉ（ｉ＝１〜Ｎ）が複数のスイッチグループ４４０＿ｌ（ｌ＝１〜Ｏ）のいずれかに属しており、各スイッチユニット４４ｉのＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに異なるＭ通りのクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）で制御し、各ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに異なるＬ通りのクロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）で制御する。クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）は、立ち下りエッジのタイミングがそれぞれ異なっており、クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）は、立ち上がりエッジのタイミングがそれぞれ異なっている。なお、図１７はＯ＝Ｍ＝Ｌの場合の一例を示したものである。
【００７８】
ＰＭＯＳトランジスタのゲート端子を制御するクロックの数（Ｍ）及びＮＭＯＳトランジスタのゲート端子を制御するクロックの数（Ｌ）については、Ｍ＞１かつＬ＞１としてもよいし、Ｍ＝１かつＬ＞１としてもよいし、Ｍ＞１かつＬ＝１としてもよい。また、スイッチグループの数はＯ≧ＭかつＯ≧Ｌを満たす任意の自然数としてよい。また、各スイッチグループに属するスイッチユニットを構成するＭＯＳトランジスタについては、いくつかのスイッチグループごとに閾値電圧の異なるＭＯＳトランジスタで構成してもよいし、閾値電圧の同じＭＯＳトランジスタで構成してもよい。
【００７９】
図１８は、図１７に示される第４のスイッチユニットを構成するＰＭＯＳ及びＮＭＯＳトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。立ち下りエッジのタイミングがそれぞれ異なるクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）及び立ち上がりエッジのタイミングがそれぞれ異なるクロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）を発生する回路の一例を示す。
【００８０】
クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）の生成部には、それぞれ遅延量の異なる第１の遅延回路（Ｄｅｌａｙ＿Ｐ＿ｊ（ｊ＝１〜Ｍ））４３ａを備え、クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）の生成部には、それぞれ遅延量の異なる第２の遅延回路（Ｄｅｌａｙ＿Ｎ＿ｋ（ｋ＝１〜Ｌ））４３ｂを備えている。
図１９（ａ），（ｂ）は、図１８に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。図１９（ａ）は、本実施例の第２期間におけるアナログ出力波形をグラフに示した図であり、図１９（ｂ）は、図１８に示されるクロック発生回路の出力クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）及びＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）の一例をグラフに示した図である。図１９に示すように、本実施例の第２期間の初期においてアナログ出力波形は大きく変化しており、この初動時における第４のスイッチ４４０のオン抵抗Ｒｓｗ４がアナログ出力波形の過渡特性を大きく支配し、歪の発生に大きく関与する。
【００８１】
本実施例にて、第４のスイッチユニット４４ｉ（ｉ＝１〜Ｎ）を単一の閾値電圧Ｖｔｈ＿Ｐを有するＰＭＯＳトランジスタと、単一の閾値電圧Ｖｔｈ＿Ｎを有するＮＭＯＳトランジスタで構成した場合を例に、図１９に示すアナログ出力波形が大きく変化する初動時の時刻（ａ）における第４のスイッチ４４０の合成オン抵抗Ｒｓｗ４について説明する。時刻（ａ）におけるＣＫ−Ｐ＿ｊの電位をＶＧ＿Ｐ＿ｊ、ＣＫ−Ｎ＿ｋの電位をＶＧ＿Ｎ＿ｋとすると、第４のスイッチの各スイッチグループのオン抵抗は、アナログ出力信号Ｖｏｕｔの電位がＶＧ＿Ｐ＿ｊ−Ｖｔｈ＿Ｐ及びＶＧ＿Ｎ＿ｋ−Ｖｔｈ＿Ｎに近づいたときに急激にオン抵抗値が高くなる特性を示す。実施例１にて説明した通り、マルチビット入力のデジタル・アナログ変換器では、通常、各ユニットの素子ミスマッチによる特性劣化を避けるためにＤＷＡ回路を備え、各スイッチユニットをローテーションして使用されることと等価になる構成となっているため、第４のスイッチ４４０のオン抵抗Ｒｓｗ４は各スイッチグループのオン抵抗を平均化した特性となる。
【００８２】
ここで、本実施例においては、ＶＧ＿Ｐ＿ｊあるいはＶＧ＿Ｎ＿ｋの少なくともどちらか片方は複数であるため、オン抵抗Ｒｓｗ４は抵抗値が急激に高くなる点を３つ以上有することとなり、実施例１にて説明したように、オン抵抗Ｒｓｗ４の特性が平均化されて変動幅は小さく抑制される。これにより、図１０に示すように初動時におけるアナログ信号出力Ｖｏｕｔのオン抵抗Ｒｓｗ４に依存した変化を抑制し、歪の発生を抑制することができる。
【００８３】
立ち下りエッジのタイミングがそれぞれ異なるクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）及び立ち上がりエッジのタイミングがそれぞれ異なるクロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）を発生する回路については、図１８に示されるような回路で構成することとしてもよいし、同様の機能を持つ他の回路で構成することとしてもよい。
このように、本実施例は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例４】
【００８４】
図２０は、本発明に係るデジタル・アナログ変換器の実施例４を説明するための回路構成図である。図中符号５１はコントロールクロック発生器、５２は演算増幅器を示している。図２０に示されるように、本実施例４におけるデジタル・アナログ変換器が、上述した実施例１と異なる点は、演算増幅器が差動演算増幅器とされ、２つの入力端子のそれぞれに、実施例１と同様の充電電圧が入力されるように構成されることである。
【００８５】
具体的には、差動演算増幅器の反転入力端子には、第１実施形態と同様の構成（図２０において各符号に“ａ”を付加して表示する）により、デジタル入力信号を構成するビット信号に応じた信号Ｄｉａに応じてサンプリング容量素子Ｃｓｉａの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Ｖｏｕｔ＋が出力される。また、差動演算増幅器の非反転入力端子にも第１実施形態と同様の構成（図２０において各符号に“ｂ”を付加して表示する）により、前記デジタル入力信号を反転したビット信号に応じた信号Ｄｉｂに応じてサンプリング容量素子Ｃｓｉｂの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Ｖｏｕｔ−が出力される。
【００８６】
本発明に係るデジタル・アナログ変換器５００（５００ａ，５００ｂ）は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。
入力端子（Ｄｉａ，Ｄｉｂ（ｉ＝１〜Ｎ））は、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される。また、複数のサンプリング容量素子５５ｉａ，５５ｉｂ（ｉ＝１〜Ｎ）は、複数の前記複数の入力端子に対応して設けられている。
【００８７】
第１のスイッチ５１０ａ，５１０ｂを構成する複数のスイッチユニット５１ｉａ，５１ｉｂ（ｉ＝１〜Ｎ）は、複数のサンプリング容量素子部５５ｉａ，５５ｉｂの一方の端子と対応する複数の入力端子との接続及び切断を切り替えるものである。
また、第２のスイッチ５２０ａ，５２０ｂは、複数のサンプリング容量素子部５５ｉａ，５５ｉｂの他方の端子と基準電圧源Ｖｒ１ａ，Ｖｒ１ｂとの接続及び切断を切り替えるものである。
【００８８】
また、第３のスイッチ５３０ａ，５３０ｂは、第１のスイッチ５１０ａ，５１０ｂの切り替えにおける切断及び接続に応じて、複数のサンプリング容量素子５５ｉａ，５５ｉｂの他方の端子と演算増幅器の反転入力端子（−）との接続及び切断並びに複数のサンプリング容量素子５５ｉａ，５５ｉｂの他方の端子と積分容量素子５６０ａ，５６０ｂの一方の端子との接続及び切断を切り替えるものである。
【００８９】
また、第４のスイッチ５４０ａ，５４０ｂを構成する複数のスイッチユニット５４ｉａ，５４ｉｂ（ｉ＝１〜Ｎ）は、複数のサンプリング容量素子５５ｉａ，５５ｉｂの一方の端子の相互の接続及び切断並びに複数のサンプリング容量素子５５ｉａ，５５ｉｂの一方の端子と演算増幅器の出力端子との接続及び切断並びに複数のサンプリング容量素子５５ｉａ，５５ｉｂと積分容量素子５６０ａ，５６０ｂの他方の端子との接続及び切断を切り替えるものである。
【００９０】
また、コントロールクロック発生器５１は、第１のスイッチ５１０ａ，５１０ｂと第２のスイッチ５２０ａ，５２０ｂと第３のスイッチ５３０ａ，５３０ｂ及び第４のスイッチ５４０ａ，５４０ｂとを制御するためのクロックを発生するものである。
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
【００９１】
ここで、本構成では第４のスイッチ５４０ａ，５４０ｂの各スイッチユニット５４ｉａ，５４ｉｂが複数のスイッチグループ５４０ａ＿ｌ，５４０ｂ＿ｌ（ｌ＝１〜Ｏ）に属しており、各スイッチユニットをいくつかのスイッチグループごとに閾値電圧の異なるＭＯＳトランジスタで構成している。第４のスイッチユニットが複数のスイッチグループに属し、各スイッチユニットがいくつかのスイッチグループごとに異なるＭ通りの閾値電圧Ｖｔｈ＿Ｐ＿ｊ（ｊ＝１〜Ｍ）を有するＰＭＯＳトランジスタと、いくつかのスイッチグループごとに異なるＬ通りの閾値電圧Ｖｔｈ＿Ｎ＿ｋ（ｋ＝１〜Ｌ）を有するＮＭＯＳトランジスタとで構成したとする。本実施例の第２期間におけるＰＭＯＳトランジスタのゲート端子の電位はグランドレベルＶＳＳおよびＮＭＯＳトランジスタのゲート端子の電位は電源電圧レベルＶＤＤであることから、第４のスイッチの各スイッチグループのオン抵抗は、スイッチを構成するＭＯＳトランジスタのソース（ドレイン）端子の電位であるアナログ出力信号Ｖｏｕｔの電位が、ＶＳＳ−Ｖｔｈ＿Ｐ＿ｊ、および、ＶＤＤ−Ｖｔｈ＿Ｎ＿ｋに近づいたときに急激にオン抵抗値が高くなる特性を示す。
【００９２】
本構成のようなマルチビット入力のデジタル・アナログ変換器では、各ユニットの素子ミスマッチによる特性劣化を避けるため、一般的にＤＷＡ回路を有しており、各スイッチユニットをローテーションして使用する構成となっている。本発明では、第４のスイッチの各ユニット５４ｉａ，５４ｉｂ（ｉ＝１〜Ｎ）をスイッチグループごとに閾値電圧の異なるＭＯＳトランジスタで構成しており、ＤＷＡ回路によって全てのスイッチユニットをローテーションして使用されることと等価になる。そのため、第４のスイッチのオン抵抗Ｒｓｗ４は全てのスイッチグループのオン抵抗が平均化された特性を有する。本発明においてはＭもしくはＬの少なくとも一方は複数であることから、Ｒｓｗ４は急激にオン抵抗値が高くなる特性を示す点ＶＳＳ−Ｖｔｈ＿Ｐ＿ｊ、および、ＶＤＤ−Ｖｔｈ＿Ｎ＿ｋを少なくとも３つ以上有することとなり、その結果オン抵抗の変動幅が小さく抑制される。これにより、アナログ信号出力のオン抵抗Ｒｓｗ４に依存した変化を抑制し、歪の発生を抑制することができる。
【００９３】
また、ＰＭＯＳトランジスタのスイッチグループの数Ｍ及びＮＭＯＳトランジスタのスイッチグループの数Ｌについては、Ｍ＞１かつＬ＞１としてもよいし、Ｍ＝１かつＬ＞１としてもよいし、Ｍ＞１かつＬ＝１としてもよい。また、スイッチグループの数はＯ≧ＭかつＯ≧Ｌを満たす任意の自然数としてよい。
また、閾値電圧の異なる複数のＭＯＳトランジスタを備える手法としては、プロセスで準備されている閾値電圧の異なるＭＯＳトランジスタを使用してもよいし、ＭＯＳトランジスタの基盤電位を制御することによって閾値電圧を操作してもよい。
【００９４】
このように、本実施例は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例５】
【００９５】
本発明に係るデジタル・アナログ変換器の実施例５は、実施例２の改良で、演算増幅器が差動演算増幅器とされ、２つの入力端子のそれぞれに、実施例２と同様の充電電圧が入力されるように構成されることである。
具体的には、差動演算増幅器の反転入力端子には、実施例２と同様の構成により、デジタル入力信号を構成するビット信号に応じた信号Ｄｉａに応じてサンプリング容量素子３５０ａの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Ｖｏｕｔ＋が出力される。また、差動演算増幅器の非反転入力端子にも実施例２と同様の構成により、前記デジタル入力信号を反転したビット信号に応じた信号Ｄｉｂに応じてサンプリング容量素子３５０ｂの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Ｖｏｕｔ−が出力される。
【００９６】
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
本実施例５において、第４のスイッチユニット３４ｉａ，３４ｉｂ（ｉ＝１〜Ｎ）は複数のスイッチグループ３４０ａ＿ｌ，３４０ｂ＿ｌ（ｌ＝１〜Ｏ）のいずれかに属しており、各スイッチユニットを構成するＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに異なるＭ通りのクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）で制御し、ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに異なるＬ通りのクロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）で制御する。第４のスイッチ３４０ａ，３４０ｂがオンとなる本実施例５の第２期間において、クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）はそれぞれ異なる“Ｌ”レベルＶＧ＿Ｐ＿ｊ（ｊ＝１〜Ｍ）、クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）はそれぞれ異なる“Ｈ”レベルＶＧ＿Ｎ＿ｋ（ｋ＝１〜Ｌ）となっている。
【００９７】
ＰＭＯＳトランジスタのゲート端子を制御するクロックの数（Ｍ）及びＮＭＯＳトランジスタのゲート端子を制御するクロックの数（Ｌ）については、Ｍ＞１かつＬ＞１としてもよいし、Ｍ＝１かつＬ＞１としてもよいし、Ｍ＞１かつＬ＝１としてもよい。また、スイッチグループの数ＯはＯ≧ＭかつＯ≧Ｌを満たす任意の自然数としてよい。また、各スイッチグループに属する各スイッチを構成するＭＯＳトランジスタについては、いくつかのスイッチグループごとに閾値電圧の異なるＭＯＳトランジスタで構成してもよいし、閾値電圧の同じＭＯＳトランジスタで構成してもよい。
【００９８】
上述した図１３は、本実施例５の第２期間において、第４のスイッチの各スイッチユニット３４ｉａ，３４ｉｂを構成する各ＰＭＯＳトランジスタ及び各ＮＭＯＳトランジスタのゲート端子を異なるレベルで制御するための回路の一例を示す図である。クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）の生成部には、それぞれ異なる“Ｌ”レベルＶＧ＿Ｐ＿ｊ（ｊ＝１〜Ｍ）を出力するための第１のレベル調整回路（ＬＶＬＳＦＴ１＿ｊ（ｊ＝１〜Ｍ））３３ａを備え、クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）の生成部には、それぞれ異なる“Ｈ”レベルＶＧ＿Ｎ＿ｋ（ｋ＝１〜Ｌ）を出力するための第２のレベル調整回路（ＬＶＬＳＦＴ２＿ｋ（ｋ＝１〜Ｌ））３３ｂを備えている。
【００９９】
図１６（ａ）に第１のレベル調整回路の出力波形を示す。このように、第１のレベル調整回路は、第４のスイッチの各スイッチグループ３４０＿ｊ（ｊ＝１〜Ｍ）に属する各スイッチユニット３４ｉａ，３４ｉｂを構成するＰＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｐ＿ｊの“Ｈ”レベルを電源電圧ＶＤＤのレベルで出力し、“Ｌ”レベルを複数の異なるレベルで出力する機能を有している。なお、第１のレベル調整回路は、図１３及び図１４に示すような回路例を使用して構成してもよいし、同様の機能を有する他の回路で第１のレベル調整回路を構成することとしてもよい。
【０１００】
図１６（ｂ）に第２のレベル調整回路の出力波形を示す。このように、第２のレベル調整回路は、第４のスイッチの各スイッチグループ３４０＿ｊ（ｊ＝１〜Ｍ）に属する各スイッチユニット３４ｉａ，３４ｉｂを構成するＮＭＯＳトランジスタのゲート端子を制御するクロックＣＫ−Ｎ＿ｋの“Ｌ”レベルをグランドＶＳＳのレベルで出力し、“Ｈ”レベルを複数の異なるレベルで出力する機能を有している。なお、第２のレベル調整回路は、図１３及び図１５に示すような回路例を使用して構成してもよいし、同様の機能を有する他の回路で第１のレベル調整回路を構成することとしてもよい。
【０１０１】
本実施例のようなマルチビット入力のデジタル・アナログ変換器では、通常、各ユニットの素子ミスマッチによる特性劣化を避けるためにＤＷＡ回路を備え、各スイッチユニットをローテーションして使用されることと等価になる構成となっているため、第４のスイッチのオン抵抗Ｒｓｗ４は、各スイッチグループのオン抵抗を平均化した特性となる。ここで、本実施例においては、クロックレベルＶＧ＿Ｐ＿ｊあるいはクロックレベルＶＧ＿Ｎ＿ｋの少なくともどちらか片方は複数であることから、オン抵抗Ｒｓｗ４が急激に高くなる点を３つ以上有することとなり、実施例２にて説明したように、オン抵抗Ｒｓｗ４の特性が平均化されて変動幅は小さく抑制される。これにより、アナログ信号出力のオン抵抗Ｒｓｗ４に依存した変化を抑制し、歪の発生を抑制することができる。
【０１０２】
このように、本実施例５は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【実施例６】
【０１０３】
本発明に係るデジタル・アナログ変換器の実施例６は、実施例３の改良で、演算増幅器が差動演算増幅器とされ、２つの入力端子のそれぞれに、実施例３と同様の充電電圧が入力されるように構成されることである。具体的には、差動演算増幅器の反転入力端子には、実施例３と同様の構成により、デジタル入力信号を構成するビット信号に応じた信号Ｄｉａに応じてサンプリング容量素子４５０ａの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Ｖｏｕｔ＋が出力される。また、差動演算増幅器の非反転入力端子にも第３実施形態と同様の構成により、前記デジタル入力信号を反転したビット信号に応じた信号Ｄｉｂに応じてサンプリング容量素子４５０ｂの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Ｖｏｕｔ−が出力される。
【０１０４】
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
本実施例において、第４のスイッチユニット４４ｉａ，４４ｉｂ（ｉ＝１〜Ｎ）は複数のスイッチグループ３４０ａ＿ｌ，３４０ｂ＿ｌ（ｌ＝１〜Ｏ）のいずれかに属しており、各スイッチユニットのＰＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに異なるＭ通りのクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）で制御し、各ＮＭＯＳトランジスタのゲート端子をいくつかのスイッチグループごとに異なるＬ通りのクロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）で制御する。クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）は、立ち下りエッジのタイミングがそれぞれ異なっており、クロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）は、立ち上がりエッジのタイミングがそれぞれ異なっている。
【０１０５】
ＰＭＯＳトランジスタのゲート端子を制御するクロックの数（Ｍ）及びＮＭＯＳトランジスタのゲート端子を制御するクロックの数（Ｌ）については、Ｍ＞１かつＬ＞１としてもよいし、Ｍ＝１かつＬ＞１としてもよいし、Ｍ＞１かつＬ＝１としてもよい。また、スイッチグループの数ＯはＯ≧ＭかつＯ≧Ｌを満たす任意の自然数としてよい。また、各スイッチグループのスイッチユニットを構成するＭＯＳトランジスタについては、スイッチグループごとに閾値電圧の異なるＭＯＳトランジスタで構成してもよいし、閾値電圧の同じＭＯＳトランジスタで構成してもよい。
【０１０６】
立ち下りエッジのタイミングがそれぞれ異なるクロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）及び立ち上がりエッジのタイミングがそれぞれ異なるクロックＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）を発生する回路については、図１８に示されるような回路で構成することとしてもよいし、同様の機能を持つ他の回路で構成することとしてもよい。
図１９（ａ）は、本実施例６の第２期間におけるアナログ出力波形をグラフに示した図で、図１９（ｂ）図は、図１７に示されるクロック発生回路の出力クロックＣＫ−Ｐ＿ｊ（ｊ＝１〜Ｍ）及びＣＫ−Ｎ＿ｋ（ｋ＝１〜Ｌ）の一例をグラフに示した図である。図１９に示すように、本実施例６の第２期間の初期においてアナログ出力波形は大きく変化しており、この初動時における第４のスイッチ４４０ａ，４４０ｂの合成オン抵抗Ｒｓｗ４がアナログ出力波形の過渡特性を大きく支配し、歪の発生に大きく関与する。
【０１０７】
本実施例にて、第４のスイッチユニット４４ｉａ，４４ｉｂ（ｉ＝１〜Ｎ）を単一の閾値電圧Ｖｔｈ＿Ｐを有するＰＭＯＳトランジスタと、単一の閾値電圧Ｖｔｈ＿Ｎを有するＮＭＯＳトランジスタで構成した場合を例に、図１９に示すアナログ出力波形が大きく変化する初動時の時刻（ａ）における第４のスイッチの合成オン抵抗Ｒｓｗ４について説明する。時刻（ａ）におけるＣＫ−Ｐ＿ｊの電位をＶＧ＿Ｐ＿ｊ、ＣＫ−Ｎ＿ｋの電位をＶＧ＿Ｎ＿ｋとすると、第４のスイッチの各スイッチグループのオン抵抗は、アナログ出力信号Ｖｏｕｔの電位がＶＧ＿Ｐ＿ｊ−Ｖｔｈ＿Ｐ及びＶＧ＿Ｎ＿ｋ−Ｖｔｈ＿Ｎに近づいたときに急激にオン抵抗値が高くなる特性を示す。実施例１にて説明した通り、マルチビット入力のデジタル・アナログ変換器では、通常、各ユニットの素子ミスマッチによる特性劣化を避けるためにＤＷＡ回路を備え、各ユニットをローテーションして使用されることと等価になる構成となっているため、第４のスイッチのオン抵抗Ｒｓｗ４は各スイッチグループのオン抵抗を平均化した特性となる。
【０１０８】
ここで、本実施例においては、ＶＧ＿Ｐ＿ｊあるいはＶＧ＿Ｎ＿ｋの少なくともどちらか片方は複数であるため、オン抵抗Ｒｓｗ４は抵抗値が急激に高くなる点を３つ以上有することとなり、実施例１にて説明したように、オン抵抗Ｒｓｗ４の特性が平均化されて変動幅は小さく抑制される。これにより、初動時におけるアナログ信号出力Ｖｏｕｔのオン抵抗Ｒｓｗ４に依存した変化を抑制し、歪の発生を抑制することができる。
【０１０９】
このように、本実施例６は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
【符号の説明】
【０１１０】
１１，２１，３１，４１，５１  コントロールクロック発生器（第１乃至４スイッチ制御クロック発生回路）
１２，２２，３２，４２，５２  演算増幅器
３３ａ  第１のレベル調整回路
３３ｂ  第１のレベル調整回路
４３ａ  第１の遅延回路
４３ｂ  第２の遅延回路
１００，２００，３００，４００，５００ａ，５００ａ  デジタル・アナログ変換器
１１０，２１０，３１０，４１０，５１０ａ，５１０ｂ  第１スイッチユニット
１２０，２２０，３２０，４２０，５２０ａ，５２０ｂ  第２スイッチ
１３０，２３０，３３０，４３０，５３０ａ，５３０ｂ  第３スイッチ
１４０，２４０，３４０，４４０，５４０ａ，５４０ｂ  第４スイッチユニット
１５０，２５０，３５０，４５０，５５０ａ，５５０ｂ  全サンプリング容量素子
１６０，２６０，３６０，４６０，５６０ａ，５６０ｂ  積分容量素子
Ｖｒ１  第１基準電圧源
Ｖｒ２  第２基準電圧源
Ｄｉ、Ｄｉａ、Ｄｉｂ  （ｉ＝１〜Ｎ）  複数のビット信号（デジタル入力信号）
Ｒｓｗ３、Ｒｓｗ３ａ、Ｒｓｗ３ｂ  第３スイッチの合成オン抵抗
Ｒｓｗ４、Ｒｓｗ４ａ、Ｒｓｗ４ｂ  第４スイッチの合成オン抵抗
ＣＫ１  第１スイッチユニット制御クロック信号
ＣＫ２  第２スイッチ制御クロック信号
ＣＫ３  第３スイッチ制御クロック信号
ＣＫ４  第４スイッチユニット制御クロック信号
Ｖｏｕｔ、Ｖｏｕｔ＋、Ｖｏｕｔ−  アナログ出力信号
ＣＫ−Ｐ  第４スイッチユニットを構成するＰＭＯＳの制御クロック信号
ＣＫ−Ｎ  第４スイッチユニットを構成するＮＭＯＳの制御クロック信号
ＶＧ＿Ｐ  ＣＫ−Ｐの“Ｌ”レベル
ＶＧ＿Ｎ  ＣＫ−Ｎの“Ｈ”レベル
ＬＶＬＳＦＴ１  ＣＫ−Ｐの“Ｌ”レベル調整回路
ＬＶＬＳＦＴ２  ＣＫ−Ｎの“Ｈ”レベル調整回路
Ｖｒ３  ＬＶＬＳＦＴ１内の第３基準電圧源
Ｖｒ４  ＬＶＬＳＦＴ２内の第４基準電圧源
ＣＰ  ＬＶＬＳＦＴ１内の容量素子
ＣＮ  ＬＶＬＳＦＴ２内の容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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