(57)【特許請求の範囲】
【請求項１】
印刷データ流にあるピクセルデータをソートする方法であって、
各ピクセルデータはそれぞれｎビットを有し、
該ピクセルデータは、これらが印刷ラインで並んで印刷されるべき順序で印刷データ流に配置されており、
印刷ヘッド（６、７、８）が、該印刷ヘッド（６、７、８）内にｍ列で配置されたピクセル形成素子（９）を有し、
該ピクセル形成素子（９）は、各列内でそれぞれ互いに等間隔で離れており、
該間隔は、記録担体（１１）に印刷すべき１つの印刷ラインのｍピクセル分に対応し、
異なる列のピクセル形成素子（９）は、印刷ヘッド（６、７、８）のすべての列の各ピクセル形成素子（９）が、１つの印刷ライン内のそれぞれ別のピクセルに割り当てられるように、それぞれ互いにオフセットされており、
ピクセルデータがデータソートメモリ（１７）に記憶され、該データソートメモリは少なくとも１つの論理的２次元アレイの列（２３）と行（２２）に配置されたメモリセル（１９）を有しており、
各メモリセル（１９）は、それぞれのピクセルデータを書き込むためにそれぞれｎ個のメモリユニットを有しており、各列（２３）にはｍ個のメモリセル（１９）が配置されており、
ピクセルデータが、メモリセル（１９）のそれぞれ１つに書き込まれる際に、該ピクセルデータは、印刷データ流にあるのと同じ順序で列（２３）に書き込まれ、１つの列（２３）のすべてのメモリセル（１９）に完全に書き込まれると、さらなるピクセルデータがこれに隣接する列（２３）に書き込まれ、
読み出しの際に、該ピクセルデータは、前記ピクセル形成素子（９）の各列に対して対応するメモリセル（１９）の行（２２）に沿って読み出される、ことを特徴とする印刷データ流にあるピクセルデータをソートする方法。
【請求項２】
印刷データ流にあるピクセルデータをソートする装置であって、
ピクセルデータはそれぞれｎビットを有しており、
各１つのデータユニットがピクセルの制御のためにデジタル印刷ヘッド（６、７、８）に設けられており、
該ピクセルデータは、これらが印刷担体（１１）上で印刷ラインに並んで印刷されるべき順序で印刷データ流に配置されており、
前記印刷ヘッド（６、７、８）は、該印刷ヘッド（６、７、８）内にｍ列で配置されたピクセル形成素子（９）を有し、
該ピクセル形成素子（９）は、各列内でそれぞれ互いに等間隔で離れており、
該間隔は、印刷ラインのｍピクセル分に対応し、
異なる列のピクセル形成素子（９）は、印刷ヘッド（６、７、８）のすべての列の各ピクセル形成素子（９）が、１つの印刷ライン内のそれぞれ別のピクセルに割り当てられるように、それぞれ互いにオフセットされており、さらに
少なくとも１つの論理的２次元アレイの列（２３）と行（２２）に配置されたメモリセル（１９）を備えるデータソートメモリ（１７）を有しており、
各メモリセル（１９）はそれぞれ、ｎ個のメモリユニットをそれぞれピクセルデータを記憶するために有しており、
制御回路を有し、
該制御回路は、ピクセルデータが印刷データ流にあるのと同じ順序で列（２３）に書き込まれ、１つの列（２３）のすべてのメモリセル（１９）に完全に書き込まれると、さらなるピクセルデータがこれに隣接する列（２３）に書き込まれ、
読み出しの際に、ピクセルデータが、前記ピクセル形成素子（９）の各列に対して対応するメモリセル（１９）の行（２２）に沿って読み出されるように構成されており、かつメモリセル（１９）と接続されている、ことを特徴とする印刷データ流にあるピクセルデータをソートする装置。
【請求項３】
各メモリセル（１９）は、２セットのアドレス線路およびデータ線路を備えるデュアルポートＲＡＭから構成されており、
アドレス線路とデータ線路の一方のセットは、データを書き込むために書き込み論理回路と接続されており、書き込みアドレス線路および書き込みデータ線路を形成し、
アドレス線路とデータ線路の他方のセットは、データを読み出すために読み出し論理回路と接続されており、読み出しアドレス線路および読み出しデータ線路を形成する、ことを特徴とする請求項２に記載の装置。
【請求項４】
読み出しアドレス線路は、所定の読み出しアドレスによってアレイの所定の行が選択され、読み出しの際に１つの行のすべてのメモリセルが読み出されるように構成されている、ことを特徴とする請求項３に記載の装置。
【請求項５】
列（２３）内では、すべてのメモリセルの書き込み信号が並列に接続され、書き込み論理回路によりメモリセルは共通に制御され、書き込みの際には書き込み信号の印加によって１つの列（２３）のすべてのメモリセルが書き込まれる、ことを特徴とする請求項２から４までのいずれか一項に記載の装置。
【請求項６】
メモリセル（１９）からなるアレイは、それぞれｉ個のメモリユニットを備える複数のメモリブロックから構成されており、
それぞれｎ個のメモリブロックのアドレス入力端が並列に接続されており、当該それぞれｎ個の並列に接続されたメモリブロックがメモリラッチ（１８）を形成し、
各メモリラッチのメモリブロックの同じ箇所に配置されたメモリユニットが、メモリセル（１９）の１つを形成し、
メモリセル（１９）の上下に重なる複数のアレイが、１つの論理クワッドを形成し、
メモリラッチ（１８）は、アレイの平面に対して横方向に延在し、メモリセル（１９）を有する各メモリラッチ（１８）はアレイの１つに配置されている、ことを特徴とする請求項２から５までのいずれか一項に記載の装置。
【請求項７】
書き込みアドレス線路は、所定の読み出しアドレスによって所定のアレイが選択され、書き込みの際に当該アレイの１つの列（２３）のすべてのメモリセルが書き込まれるように構成されている、ことを特徴とする請求項６に記載の装置。
【請求項８】
読み出しアドレス線路は、すべてのアレイにある同じ行（２２）内のすべてのメモリセル（１９）をアドレシングするように構成されており、
読み出しデータ線路はマルチプレクサ（２４）の入力端と接続されており、読み出しの際にただ１つのアレイのデータ線路が選択される、ことを特徴とする請求項６または７に記載の装置。
【請求項９】
請求項２から８までのいずれか一項に記載の装置が使用される請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印刷データ流にあるピクセルデータをソートする方法および装置に関するものである。
【背景技術】
【０００２】
デジタル印刷では、画像データが印刷データ流内のピクセルデータの形で印刷機構にしばしば供給される。各ピクセルデータは、ピクセルを制御するための情報を含んでいる。白黒印刷では、このようなピクセルデータは単に個別の１ビットからなる。ピクセルデータがグレー値および／または色情報を含む場合には、複数のビットを含むことができる。それぞれ２ビット、４ビット、または８ビットのピクセルデータが通例である。
【０００３】
ピクセルデータは印刷装置から通例、これらが印刷行で並んで印刷されるべき順序で印刷データ流に供給される。ピクセルデータが印刷装置内でたとえば１つのベクトル記述から形成される場合、ピクセルデータも通例、この順序で印刷データ流内に配置される。
【０００４】
しかしピクセルデータをこの順序で処理できない印刷機構も存在する。したがってたとえばインクジェット印刷のため、複数の列に配置されたインクジェットノズルを有する印刷ヘッドも存在する。これらの列内でインクジェットノズルは、それぞれ互いに均等の間隔で離れている。列の異なるインクジェットノズルは、それぞれ互いにオフセットして配置されている。このオフセットは、インクジェットノズルのすべての列が、１つの印刷行で同じラインを記録担体上に印刷するとき、記録担体のこのライン上で各ノズルが別のピクセルに割り当てられるようになされている。印刷行とは、記録担体の搬送方向に対して横方向に印刷される各行のことである。以下では印刷行として、印刷行に沿った１つのピクセルの幅を有するラインの意味で用いる。すなわち言い替えると、記録担体上の印刷行に沿った印刷は、印刷ヘッドのインクジェットノズルのすべての列が印刷することにより合成される。個々の列におけるインクジェットノズルは互いに同じ間隔で離れているから、それらの間隔は、記録担体上の１つのラインにあるピクセルの数に等しく、それは列の数に対応する。印刷ヘッドがたとえば１６列のインクジェットノズルを有していれば、各１列内でインクジェットノズルは１６ピクセルだけ互いに離れている。
【０００５】
非特許文献１には、スケーラブルなラスタアーキテクチャ（ＳＲＡ）印刷データコントローラが記載されており、これはとりわけ複雑なロジック回路が集積されたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）によって制御される。
【０００６】
Ｘｉｌｉｎｘ、Ｉｎｃ．米国は種々のＦＰＧＡを製造している。この種のＦＰＧＡはコンフィギュラブルなメモリ領域を有しており、このメモリ領域は離散的ＲＡＭとも称される（たとえば非特許文献２を参照）。このメモリ領域は、ソフトウエアＸｉｌｉｎｘＣＯＲＥＧｅｎｅｒａｔｏｒによってコンフィギュレーションすることができる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Digital printing -Technology and printing techniques of Oce digital printing presses, 10th edition, October 2006, ISBN 3-00-001081-5, chapter 9 "The SRA Controller"
【非特許文献２】Virtex-5 FPGA, User Guide, UG190 （v5.2） November 5, 2009, pp. 178 - 181
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の基礎とする課題は、印刷データ流にあるピクセルデータをソートする方法および装置を提供することであり、これによりピクセルデータを高速に簡単な手段によってソートすることができ、その際に対応する高い計算能力を必要としないようにする。
【課題を解決するための手段】
【０００９】
この課題は、独立請求項に記載された本発明によって解決される。本発明の有利な構成は、各従属請求項に記載されている。
【００１０】
本発明の方法により、印刷データ流にあるピクセルデータがソートされる。各ピクセルデータはそれぞれｎビットを有しており、印刷データ流にあるピクセルデータは、これらが印刷ラインで並んで印刷されるべき順序で配置されている。各ピクセルデータによって印刷ヘッドのピクセル形成素子が制御される。このピクセル形成素子は印刷ヘッド内にｍ列で配置されており、ｍ列内でそれぞれ互いに等しい間隔で離れている。この間隔は、印刷ラインのピクセル数ｍに対応する。印刷ヘッドの列の異なるピクセル形成素子は、それぞれ互いにオフセットされており、したがって印刷ヘッドのすべての列の各ピクセル形成素子は、印刷ライン内のそれぞれ別のピクセルに割り当てられている。ピクセルデータはデータソートメモリに記憶されており、このデータソートメモリは行と列の論理的２次元アレイに配置されたメモリセルを有する。各メモリセルは、それぞれ１つのピクセルデータを記憶するためにそれぞれｎ個のメモリユニットを有し、ｍ個のメモリセルの各列に配置されている。ピクセルデータは、印刷データ流と同じ順序で列に書き込まれ、１つの列のすべてのメモリセルに完全に書き込まれると、これに隣接する列に別のピクセルデータが書き込まれる。ピクセルデータを読み出す際には、メモリセルの行に沿って読み出される。
【００１１】
ピクセルデータは列に沿ってメモリセルの２次元アレイに書き込まれ、行に沿って２次元アレイから読み出されるから、ピクセルデータは再ソートされる。ソート過程は、データソートメモリへのピクセルデータの一度の書き込みと、それぞれのピクセルデータの一度の読み出しによってのみ行われる。ソフトウエア解決手段によって実施される従来のソートアルゴリズムで生じるような、さらなる変換およびソート演算は必要ない。ピクセルデータがソートされた順序では、それぞれ（ｍ＋１）番目のピクセルデータが２次元アレイの行に連続して配置される。したがってピクセルデータは、ピクセル形成素子のそれぞれの列により印刷すべき順序でソートされている。
【００１２】
好ましくは、それぞれ１つの行のメモリセルの数が、印刷ヘッドのそれぞれ１つの列のピクセル形成素子の数に対応する。
【００１３】
本発明の方法を実施するためには、列に沿って書き込まれ、行に沿って読み出すことのできるメモリセルの２次元アレイが必要なだけである。このようなメモリセルのアレイは、たとえばＦＰＧＡのメモリ領域でコンフィギュレートすることができる。高い計算能力を有していなければならず、ピクセルデータをソートするためにソフトウエア解決手段が必要となる付加的なマイクロプロセッサを使用する場合よりも、このようなＦＰＧＡの使用は格段に有利である。
【００１４】
本発明の装置は、印刷データ流にあるピクセルデータをソートするように構成されている。各ピクセルデータはそれぞれｎビットを有する。ピクセルデータは、これらが印刷ラインで並んで印刷されるべき順序で印刷データ流に配置されている。この装置は、ピクセル形成素子を備える印刷ヘッドを有し、ピクセル形成素子は印刷ヘッドのｍ列に配置されている。ｍ列内のピクセル形成素子はそれぞれ互いに均等に離れており、この間隔は印刷ラインのピクセル数ｍに相当する。列の異なるピクセル形成素子は、それぞれ互いにオフセットされており、したがって印刷ヘッドのすべての列の各ピクセル形成素子は、印刷ライン内のそれぞれ別のピクセルに割り当てられている。装置はデータソートメモリを有しており、このデータソートメモリは論理的２次元アレイに行と列で配置されたメモリセルを有している。ここで各列にはｍ個のメモリセルが配置されている。各メモリセルはそれぞれ、ｎ個のメモリユニットをそれぞれ１つのピクセルデータを記憶するために有する。制御回路が設けられており、この制御回路は、ピクセルデータが、印刷データ流と同じ順序で列に書き込まれ、１つの列のすべてのメモリセルに完全に書き込まれると、これに隣接する列に別のピクセルデータが書き込まれる用に構成されており、メモリセルと接続されている。ここでピクセルデータを読み出す際には、メモリセルの行に沿って読み出される。
【００１５】
この装置のデータソートメモリは、メモリセルの２次元アレイの列にピクセルデータを書き込み、同じピクセルデータをアレイの行に沿って読み出すだけでソートされるように構成されている。このようにソートされたピクセルデータは、この順序で印刷ヘッドにピクセル形成素子の制御のために供給することができる。
【００１６】
印刷ヘッドは好ましくはインクジェット印刷ヘッドである。ピクセル形成素子はこの場合、インクジェットノズルである。
【００１７】
しかし本発明の枠内で、デジタル印刷機の別の印刷ヘッドを使用することもできる。
【００１８】
好ましくはメモリセルは、２つの端子を備える揮発性メモリとして構成されている。すなわちそれぞれ２セットのアドレス線路およびデータ線路を備えるデュアルポートＲＡＭとして構成されている。ここで一方のアドレス線路およびデータ線路のセットは、ピクセルデータの書き込みのために書き込み論理回路と接続されており、書き込みアドレス線路および書き込みデータ線路と称される。他方のアドレス線路およびデータ線路のセットは、ピクセルデータの読み出しのための読み出し論理回路と接続されており、読み出しアドレス線路および読み出しデータ線路と称される。デュアルポートＲＡＭを使用することにより、メモリセルへのピクセルデータの書き込みとこれからの読み出しを互いに分離することができる。これによってメモリセルを列方向に書き込むための書き込み論理回路と、メモリセルを行方向に読み出すための読み出し論理回路を簡単に実現することができる。
【００１９】
好ましくは読み出しアドレス線路は、所定の読み出しアドレスによってアレイの所定の行が選択され、読み出しの際にこの行のすべてのメモリセルが読み出されるように構成されている。
【００２０】
列内では好ましくはすべてのメモリセルの書き込み信号が並列に接続され、書き込み論理回路によりメモリセルは、書き込みの際に書き込み信号の印加によって１つの列のすべてのメモリセルが書き込まれるよう選択されるよう構成されている。
【００２１】
メモリセルからなるアレイは、それぞれｉ個のメモリユニットを備える複数のメモリブロックから構成することができる。それぞれｎ個のメモリブロックのアドレス入力端が並列に接続されており、それぞれｎ個の並列に接続されたメモリブロックがメモリラッチと称される。各メモリラッチのメモリブロックの同じ箇所に配置されたメモリユニットが、メモリセルを形成する。メモリセルの上下に重なる複数のアレイが論理クワッドを形成し、ここでメモリラッチはアレイの平面に対して横に延在している。したがって１つのメモリセルを備える各メモリラッチが各アレイに配置されている。
【００２２】
概念「論理アレイ」と「論理クワッド」により、２次元アレイまたはクワッドを構成するために、個々のメモリブロックまたはメモリラッチが空間的構成で配置されている必要はなく、これらは列に沿って列ごとに書き込まれるように接続されており、行に沿って行ごとに読み出されるように接続されていることが表現される。第３の次元が存在する場合（クワッド）、このようなメモリセルの２次元アレイが複数存在する。
【００２３】
好ましくは書き込みアドレス線路は、所定の読み出しアドレスによって複数のアレイの１つが選択され、書き込みの際にこのアレイの１つの列のすべてのメモリセルが書き込まれるように構成されている。
【００２４】
読み出しアドレス線路は、好ましくはすべてのアレイにおいて同じ行のすべてのメモリセルをアドレス指定するように構成されており、読み出しデータ線路は、ただ１つのアレイの読み出しデータ線路が読み出しの際に選択され、出力端に接続されるように構成されている。
【００２５】
本発明の装置のデータソートメモリは、好ましくはコンフィギュラブルなデータソートメモリであり、たとえばＦＰＧＡ内のコンフィギュラブルなデータソートメモリである。書き込み論理回路と読み出し論理回路を備える制御回路も、好ましくはデータソートメモリを含むＦＰＧＡ内に形成される。
【００２６】
データソートメモリと制御回路を、１つまたは複数のアプリケーション専用集積回路（ＡＳＩＣ）から形成することもできる。
【００２７】
この装置は、データソートメモリに後置接続されたバッファメモリを有することができる。バッファメモリは、ソートされたピクセルデータが印刷過程の実施のために印刷ヘッドに転送される前にこれを中間記憶するため、データソートメモリの複数倍のメモリ容量を有している。
【００２８】
本発明を、図面に示された実施例に基づき、以下詳細に説明する。
【図面の簡単な説明】
【００２９】
【図１】本発明の印刷システムのブロック回路図である。
【図２】インクジェットノズルの方を向いたインクジェット印刷ヘッドの概略図であり、簡単にするため少数のインクジェットノズルしか図示されていない。
【図３】複数のメモリブロックを有するデータソートメモリのブロック回路図である。
【図４】図３のデータソートメモリのメモリセルの論理配置を示す図である。
【図５】ピクセルデータのためのソート過程の概略図である。
【発明を実施するための形態】
【００３０】
図１は、本発明にしたがって構成された印刷システム１を示す。この印刷システム１は、印刷機２と印刷サーバ（プリントサーバ）３を含み、印刷サーバには印刷機２がデータ線路４によって接続されている。データ線路４は印刷機２で、スケーラブルラスタアーキテクチャ（ＳＲＡ）印刷データコントローラ５に接続されて終端している。印刷データコントローラ５は、プリントサーバから到来する印刷データ流を処理する。この処理は種々異なる処理ステップを含むことができる。印刷データ流は、印刷データコントローラ５でソートされるピクセルデータを含む。必要な場合には印刷データも配列される。このことは、印刷データが、印刷データコントローラ５と接続された印刷ヘッド６、７、８を直接制御するか、または印刷データを対応するハーフトーンに配列しなければならないかに依存する。以下の実施形態では、印刷ヘッド６〜８がそれぞれ、インクジェットノズル９の形の複数のピクセル形成素子を有するインクジェット印刷ヘッドである。これらのインクジェットノズルは、それぞれの印刷ヘッド６、７、８に複数の列１０で配置されている（図２）。個々の列におけるインクジェットノズル９は互いに同じ間隔で離れているから、それらの間隔ｄは、記録担体上の１つのラインにあるピクセルの数に等しく、それは列の数に対応する。印刷ヘッドがたとえば１６列のインクジェットノズルを有していれば、各１つの列内でインクジェットノズルは１６ピクセルだけ互いに離れている。印刷ヘッド６、７、８により、種々の色のインキが記録担体１１上に塗布される。
【００３１】
記録担体１１は連続紙であり、入口ローラ１２に巻き付けられており、出口ローラ１３に巻き取られる。
【００３２】
レーン状の記録担体１１は、搬送方向１４に搬送路に沿って運動する。搬送路は、搬送路の上方と下方に配置されたローラ１５によって規定される。ローラ１５の１つには、記録担体の経路運動を走査するためのデコーダ１６が設けられている。デコーダ１６は、印刷データコントローラ５と接続されており、印刷データコントローラ５に記録担体１１の目下の位置を送出する。この信号に基づいて、印刷データコントローラ５はインクジェットノズル９の個々の列を、所望の印刷画像が記録担体上に形成されるように制御する。
【００３３】
インクジェットノズル９は個々の列１０において記録担体１１の搬送方向１４に対して横方向に互いにオフセットされており、したがって印刷ヘッド６、７、８の各ノズル９は、搬送方向１４に対し横方向のラインの別のピクセルに記録担体１１上で割り当てられている。これによって印刷ラインが複数のステップで印刷される。ここで各ステップでは、インクジェットノズル９の１つの列１０が印刷ラインのピクセルの所定の部分を印刷する。実際には、すべての列１０のインクジェットノズル９が同時に制御される。したがって各印刷ヘッドは、「噴射」中に印刷ラインのそれぞれ複数の部分を記録担体１１上に印刷する。
【００３４】
印刷サーバ３から印刷データコントローラ５に送出される印刷データはピクセルデータを、これが印刷ラインで並んで印刷されるべき順序で含んでいる。
【００３５】
しかし印刷ラインは１つの噴射によって一度に印刷することはできず、１つの印刷ラインに所属する複数のピクセルは、列１０の異なるインクジェットノズル９によって印刷されるから、各列１０に所属するピクセルを印刷データ流から取り出し、ソートすることが必要である。
【００３６】
このために、図３に概略的に示されたデータソートメモリ１７が設けられている。データソートメモリ１７は、それぞれｉ個のメモリユニットを備える複数のメモリブロックを含む。各メモリユニットには１ビットが記憶される。本実施形態では、メモリブロックはそれぞれ１６個のメモリユニットを有する（ｉ＝１６）。
【００３７】
それぞれｎ個のメモリブロックのアドレス入力端が並列に接続されており、ｎ個のメモリブロックがそれぞれ１つのメモリラッチ１８（ＲＡＭ０．０〜ＲＡＭ１５．１９）を形成する。本実施形態では、それぞれ４つのメモリブロックが１つのメモリラッチに統合して接続されている。メモリブロックの同じ箇所に配置された、各メモリラッチ１８のメモリユニットが、１つのメモリセル１９を形成する。本実施形態では、４つのメモリブロックが１つのメモリラッチ１９に統合して接続されているから、各メモリセル１９は４ビットを記憶するために４つのメモリユニットを有する。したがって各メモリセル１９には、４ビットのピクセルデータを記憶することができる。それぞれ２０のメモリラッチ１８が、入力端２０と出力端２１の間に並列に接続されている。これら２０の並列に接続されたメモリラッチ１８がそれぞれ１つの行２２を形成する。
【００３８】
１６のこの種の行が互いに平行に、入力端２０と出力端２１の間に配置されている。それぞれの行２２の第１から第２０のメモリラッチが、それぞれ列２３を形成する。したがって１６の行と２０の列からなる１つのアレイが、メモリラッチのこの回路によって形成されている。出力端２１の前方にはマルチプレクサ２４が設けられている。
【００３９】
メモリブロックはそれぞれデュアルポートＲＡＭである。すなわちそれぞれ２セットのデータ線路とアドレス線路を有する。このデータ線路とアドレス線路の一方のセットは、データを書き込むために使用され、したがって書き込みデータ線路および書き込みアドレス線路と称される。他方のアドレス線路とデータ線路は、メモリブロックの内容の読み出しのために使用され、したがって読み出しデータ線路および読み出しアドレス線路と称される。書き込みデータ線路と書き込みアドレス線路は、入力端２０からそれぞれメモリブロックまたはメモリラッチ１８までつながっており、読み出しデータ線路および読み出しアドレス線路はメモリブロックまたはメモリラッチ１８からマルチプレクサ２４につながっている。
【００４０】
すべてのメモリブロックは、書き込み信号を受信するために信号端子を有する。１つの列２３のすべてのメモリブロックの信号端子は互いに接続されており、したがって１つの列のすべてのメモリブロックまたはメモリラッチ１８は、データをメモリブロックに書き込むことができるようにすることにより、書き込みのためのただ１つの制御信号によって書き込み状態をずらすことができる。対応する書き込み信号の印加により、それぞれ所定の列をデータの書き込みのために選択することができる。
【００４１】
書き込みアドレス線路は、所定の書き込みアドレスが、すべてのメモリラッチ１８にある所定のメモリセル１９をそれぞれ制御するように構成されている。
【００４２】
図３に示されたデータメモリ１７のすべてのメモリセル１９は論理クワッドを形成する（図４）。ここでＺ方向には互いに平行に配置されたメモリラッチ１８が延在しており、０番目のメモリセルが最下レベルに、１５番目のメモリセルが最上レベルに配置されている。Ｘ方向には列２３が、Ｙ方向には行２２が延在している。このクワッドの各レベルは、メモリセル１９の２次元アレイを形成する。
【００４３】
０から１５の書き込みアドレスにより書き込みアドレス線路で、メモリセル１９のそれぞれ１つのレベルまたは２次元アレイをアドレシングすることができる。したがって書き込み信号との組み合わせで、個々のレベルまたは個々のアレイにある所期の列を制御することができる。したがって所定のアレイの所定の列に書き込むことができる。各アレイの１列は１６のメモセル１９を含み、各メモリセルは４ビットを有するから、１つの書き込みステップで６４ビットを１列に書き込むことができる。
【００４４】
これに対して読み出しアドレス線路により、すべてのアレイの同じ行が制御される。したがって０から１９の読み出しアドレスｊがアドレス線路に印加されると、すべてのアレイのｊ番目の行のメモリセル１９の内容が対応する読み出しデータ線路に印加される。この１６セットａ２０×４の読み出しデータ線路から、個々の２次元アレイの１つのセットがマルチプレクサ２４により出力端２１に印加される。したがって出力端２１には、１つのアレイの１つの行２２の８０ビットが印加される。
【００４５】
したがってデータソートメモリ１７により、データを列２３に沿ってメモリセル１９のアレイに書き込み、行２２に沿って読み出すことができる。
【００４６】
その結果、それぞれ４ビットのピクセル情報を含むピクセルデータが、到来するデータ流に含まれている順序（たとえば図５ではＰ０からＰ１５）で列２３に書き込まれ、各メモリセル１９にそれぞれピクセルデータＰが記録される。
【００４７】
行には、ｋ番目のピクセルデータ、ｋ＋１６番目のピクセルデータ、ｋ＋３２番目のピクセルデータからｋ＋３０４番目のピクセルデータ（図５の行０ではＰ０からＰ３０４）がある。ここでｋはアレイにある０から１５の行番号である。したがい行には、元の印刷データ流内で行の数だけ互いに離れたピクセルが並んで配置されている。個々の行は、１つの印刷ヘッドのインクジェットノズル９の列に供給されるべきピクセルデータを含む。したがってインクジェットノズル９の所定の列１０を制御するためには、データソートメモリ１７の所定の１つの行を読み出せばよい。個々の行は読み出しアドレス線路とマルチプレクサ２４によって正確に制御されるから、各任意の行をデータソートメモリ１７から読み出すことができる。
【００４８】
したがってピクセルデータは、メモリセル１９へのピクセルデータの列ごとの書き込みと、メモリセル１９からのピクセルデータの行ごとの読み出しによって正確にソートされ、インクジェットノズル９の列を制御するために正しく統合される。
【００４９】
本実施形態では、データソートメモリ１７が１６の行と２０の列を有する。印刷ヘッドの別の実施形態ではもちろん、別の数の列と行を設けることができる。本実施形態では、ピクセルデータが４ビットを含む。しかしピクセルデータが１ビットまたは２ビット、または８ビットを含む印刷ヘッドも公知である。対応してメモリセル１９も構成される。
【００５０】
データソートメモリ１７には有利にはバッファメモリが後置されており、このバッファメモリはデータソートメモリ１７より大きな記憶容量を有する。バッファメモリには、対応してソートされたピクセルデータを、これらが対応する印刷ヘッドの制御、または印刷ヘッドにあるインクジェットノズル９の列を制御するために必要になるまでファイルし、中間記憶することができる。
【００５１】
本実施形態は、製品番号Ｖｉｒｔｅｘ５ＸＣ５ＶＬＸ５０Ｔ−ＦＦ１１３６＃で入手されるＦＰＧＡによって実現された。このＦＰＧＡは、いわゆる離散的ＲＡＭを有しており、ソフトウエアＸｉｌｉｎｘＣＯＲＥＧｅｎｅｒａｔｏｒによって任意にコンフィギュレートすることができる。ここで個々のメモリブロックはシングルポートＲＡＭとしても、デュアルポートＲＡＭとしてもコンフィギュレートすることができ、アドレセス線路およびデータ線路について多種多様に初期化することができる。
【００５２】
印刷ヘッドにあるインクジェットノズルの列が、別の数のインクジェットノズルにより、または別の数のインクジェットノズル列により構成されていれば、データソートメモリの列と行にあるメモリセルの数も対応して適合される。
【符号の説明】
【００５３】
１  印刷システム
２  印刷機
３  印刷サーバ
４  データ線路
５  印刷データコントローラ
６  印刷ヘッド
７  印刷ヘッド
８  印刷ヘッド
９  インクジェットノズル
１０  インクジェットノズルの列
１１  記録担体
１２  入口ローラ
１３  出口ローラ
１４  搬送方向
１５  ローラ
１６  デコーダ
１７  データソートメモリ
１８  メモリラッチ
１９  メモリセル
２０  入力端
２１  出力端
２２  行
２３  列
２４  マルチプレクサ
【図１】
0005822610.tif 000002
【図２】
0005822610.tif 000003
【図３】
0005822610.tif 000004
【図４】
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【図５】
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