(57)【特許請求の範囲】
【請求項１】
半導体デバイスであって、該デバイスは、
第１導電型の半導体材質の基板と、
前記基板の上部表面の上のチャネル層を備え、前記チャネル層は２又はそれより多い隆起領域を備え、前記各隆起領域は上部表面と該上部表面に向かってテーパー状になっている第１及び第２側壁を備え、前記チャネル層の表面に隣接する第１側壁及び第２側壁は前記基板の上部表面に対する垂直線から少なくとも５°の角度を形成し、前記各隆起領域の上部表面に隣接する第１側壁及び第２側壁は前記基板の上部表面に対する垂直線から５°より小さい角度を形成し、
前記各隆起領域は、第1導電型の半導体材質の内側部位と、前記第1導電型とは異なる第2導電型の半導体材質の外側部位を備え、前記外側部位は前記第1及び第2側壁の下にあり、
前記デバイスはさらに、
前記チャネル層表面の下であって前記隆起領域の前記外側部位に接触する、前記第２導電型の半導体材質のゲート領域を備え、
前記デバイスはさらに、
前記各隆起領域の前記上部表面上に前記第１導電型の半導体材質のソース層を備えることを特徴とする、前記半導体デバイス。
【請求項２】
前記第１及び第２側壁は２重のスロープの側壁であることを特徴とする、請求項１記載の半導体デバイス。
【請求項３】
前記各隆起領域の上部表面に隣接する前記第１及び第２側壁は、前記基板の前記上部表面に対する垂直線から、２°より小さい角度を形成することを特徴とする、請求項１記載の半導体デバイス。
【請求項４】
前記チャネル層表面に隣接する前記第１及び第２側壁は、該上部表面に向かってテーパー状になっていて、 前記基板に近接する前記ゲート領域の各下方表面と、前記各隆起領域の前記上部表面との間の距離の少なくとも半分について、前記基板の前記上部表面に対する垂直線から少なくとも５°の角度を形成することを特徴とする、請求項１記載の半導体デバイス。
【請求項５】
前記基板に近接する前記チャネル層の表面と、前記隆起表面の前記上部表面との間の垂直の距離は、０．５から５μｍであり、前記チャネル層の内側部位は、１×１０１６から１×１０１８ｃｍ−３のドーピング濃度を有することを特徴とする、請求項１記載の半導体デバイス。
【請求項６】
前記基板は１００から５００μｍの厚さを有し、１×１０１９から５×１０１９ｃｍ−３までのドーピング濃度を有すること、
前記ソース層は、０．１から１．０μｍの厚さを有し、１×１０１９から１×１０２０ｃｍ−３までのドーピング濃度を有すること、及び
前記隆起領域の前記外側部位と前記ゲート領域のそれぞれは、５×１０１８から１×１０２０ｃｍ−３のドーピング濃度を有すること、
のうちの少なくとも一つを備えることを特徴とする、請求項１記載の半導体デバイス。
【請求項７】
前記基板と前記チャネル層との間に前記第１導電型の半導体材質のドリフト層をさらに備え、
前記ドリフト層は、５から１５μｍまでの厚さを有し、４×１０１５から２×１０１６ｃｍ−３のドーピング濃度を有することを特徴とする、請求項１記載の半導体デバイス。
【請求項８】
前記基板と前記チャネル層との間のバッファ層をさらに備え、前記バッファ層は、０．１から１μｍの厚さを有し、５×１０１７から５×１０１８ｃｍ−３のドーピング濃度を
有することを特徴とする、請求項１記載の半導体デバイス。
【請求項９】
前記基板と前記ドリフト層との間に、バッファ層をさらに備えることを特徴とする、請求項６記載の半導体デバイス。
【請求項１０】
前記半導体材質は、ＳｉＣであることを特徴とする、請求項１記載の半導体デバイス。
【請求項１１】
前記デバイスは、接合型電界効果トランジスタ（ＪＦＥＴ）であって、前記チャネル層の前記下部表面上の第１ゲートコンタクトと、前記ソース層のソースコンタクトと、前記チャネル層に対向する前記基板上のドレインコンタクトを更に備えることを特徴とする、請求項１記載の半導体デバイス。
【請求項１２】
半導体デバイスの製造方法であって、第１導電型とは異なる第２導電型の半導体材質の注入されたゲート領域を形成するために、第１導電型の半導体材質のチャネル層へイオンを注入する工程を備え、前記チャネル層は基板上にあり、前記チャネル層は２又はそれより多い隆起領域を備え、前記各隆起領域は上部表面と該上部表面に向かってテーパー状になっている第１及び第２側壁を備え、前記チャネル層の表面に隣接する第１側壁及び第２側壁は前記基板の上部表面に対する垂直線から少なくとも５°の角度を形成し、前記各隆起領域の上部表面に隣接する第１側壁及び第２側壁は前記基板の上部表面に対する垂直線から５°より小さい角度を形成し、前記注入されたゲート領域は、該側壁及び前記チャネル層表面の下で形成され、
方法はさらに、
前記隆起領域の前記上部表面上に前記第１導電型の半導体材質のソース層を形成する工程を備えることを特徴とする、前記方法。
【請求項１３】
前記イオンが、前記基板の前記上部表面に対する垂直線から、＋／−２°の角度でチャ
ネル層へと注入されることを特徴とする、請求項１２記載の方法。
【請求項１４】
前記第１及び第２側壁は２重のスロープの側壁であることを特徴とする、請求項１２記載の方法。
【請求項１５】
前記各隆起領域の上部表面に隣接する前記第１及び第２側壁は、前記基板の前記上部表面に対する垂直線から、２°より小さい角度で形成されることを特徴とする、請求項１２記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００８年１１月５日に出願された米国仮特許出願第６１／１１１，４３７号の利益を主張し、該出願は、全体を本明細書において参照することにより、組み込まれるものとする。
【０００２】
(連邦支援の研究に関する陳述)
本発明は、米国空軍研究所により与えられた、契約番号第ＦＡ８６５０−０６−Ｄ−２６８０号に基づく米国政府の支援で行なわれた。米国政府は、本発明の特定の権利を有する。
【０００３】
本明細書に使われる節の見出しは、構成目的のためのみに用いられ、本明細書に説明された内容を制限するものとして解釈されるべきではない。
【０００４】
（背景）
(分野)
本出願は、概して半導体デバイス及びそのデバイスの製造方法に関する。
【背景技術】
【０００５】
現在に至るまで、垂直チャネルの炭化ケイ素の接合型電界効果トランジスタは、垂直の側壁又はほぼ垂直の側壁［１，２］を有するデバイスとして提案された。しかしながら、垂直の側壁又はほぼ垂直の側壁を有するデバイスにおいて、イオン注入を用いて、均一なp+側壁ドーピングを達成するのは難しい。特に、垂直入射のイオン注入は、特に低いドーパント濃度を有する均一でないドープされた側壁をもたらし得る。
【０００６】
側壁をドープするための角度を有するイオン注入の使用は、[Ｉ]に示された。しかしながら、この方法でさえ、均一なチャネル幅(Wch)を有する、理想的な構造を達成するのは難しい。特に、角度を有する注入を使用することで、トレンチ底の近くでの、高濃度ドーピングをもたらしたり、デバイスの性能を減少させる側壁に沿った非均一なドーピングをさらにもたらす。更に、両方の側壁上の同様のドーピングを保証するために、ウエハーは注入中に回転されなければならない。しかしながら、ＳｉＣについては、イオン注入は、異なるエネルギーでの多数の注入を必要とする。したがって、ウエハーの回転及び角度を有する注入に関するプロセスは、製造プロセスの複雑性及びコストを相当増加させる。
【０００７】
従って、より均一で、十分に制御されたチャネル幅を有する垂直ＪＦＥＴｓなどの半導体デバイスを製造する改善された方法に対する必要性が存在する。
【発明の概要】
【課題を解決するための手段】
【０００８】
半導体デバイスが提供され、該デバイスは、第１導電型の半導体材質の基板層と、基板層の上部表面上の第１導電型の半導体材質のチャネル層を備え、チャネル層は、１又はそれより多い隆起領域を備え、該領域は、上部表面と、下部表面によって分離される第１及び第２側壁を備え、下部表面に隣接する、隆起領域の第１及び第２側壁は、内側にテーパーされ、基板層の上部表面に対する垂直線から少なくとも５°の角度を形成し、１又はそれより多い隆起領域は、第１導電型の内側部位の半導体材質と、第１導電型とは異なる第２導電型の外側部位の半導体材質を備え、外側部位は、第１及び第２側壁と隣接し、半導体デバイスは、さらに、チャネル層の下部表面における第２導電型の半導体材質のゲート領域を備え、チャネル層の下部表面は、隣接した隆起領域の外側部位に隣接するとともに接触し、半導体デバイスは、さらに、１又はそれより多い隆起領域の上部表面上に第１導電型の半導体材質のソース層を備えることを特徴とする。
【０００９】
以下の工程を備える方法が提供され、該方法は、第１導電型と異なる第２導電型の半導体材質の注入されたゲート領域を形成するために、第１導電型の半導体材質のチャネル層に対して、イオン注入を行う工程と、チャネル層は基板層の上部表面の上にあり、チャネル層は、１又はそれより多い隆起領域を備え、該領域は、上部表面と、下部表面によって分離される第1及び第2側壁を備え、下部表面に隣接する、隆起領域の第1及び第2側壁は、内側にテーパーされ、基板の上部表面に対する垂直線から少なくとも5°の角度を形成し、注入されたゲート領域は、側壁、およびチャネル層の下部表面において形成され、方法はさらに、１又はそれより多い隆起領域の上部表面上に第1導電型の半導体材質のソース層を形成する工程を備えることを特徴とする。
【００１０】
これらと現在の教示の他の特性が本明細書に詳しく説明される。
【図面の簡単な説明】
【００１１】
【図１Ａ】図１Ａは、イオン注入された垂直側壁を有する、通常オフのＳｉＣ  ＶＪＦＥＴｓの理想的な構造の概略図であり、ゼロゲートバイアス（すなわち、オフ状態）でのゲート周囲の空乏領域が示される。デバイス端末（ゲート、ソース及びドレイン）が、図１Ａにおいて示される。
【図１Ｂ】図１Ｂは、イオン注入された垂直側壁を有する、通常オフのＳｉＣ  ＶＪＦＥＴｓの実際構造の概略図であり、ゼロゲートバイアス（すなわち、オフ状態）でのゲート周囲の空乏領域が示される。デバイス端末（ゲート、ソース及びドレイン）が、図１Ｂにおいても適用される。
【図１Ｃ】図１Ｃは、イオン注入された垂直側壁を有する、通常オフのＳｉＣ  ＶＪＦＥＴｓの理想的な構造の概略図であり、しきい電圧よりも大きな正電圧でのゲート周囲の空乏領域が示される（すなわち、オン状態）。デバイス端末（ゲート、ソース及びドレイン）が、図１Ｃにおいても適用される。
【図１Ｄ】図１Ｄは、イオン注入された垂直側壁を有する、通常オフのＳｉＣ  ＶＪＦＥＴｓの実際構造の概略図であり、しきい電圧よりも大きな正電圧でのゲート周囲の空乏領域が示される（すなわち、オン状態）。デバイス端末（ゲート、ソース及びドレイン）が、図１Ｄにおいても適用される。
【図２】図２は、スロープの側壁を有する垂直接合型電界効果トランジスタ(VJFET)の概略図である。
【図３】図３は、２重スロープの側壁を有する垂直接合型電界効果トランジスタ(VJFET)の概略図である。
【図４Ａ】図４Ａは、単一スロープのデバイスのためのドレイン電圧の機能としてVJFETデバイス特性(Id-Vg: ドレイン電流対ゲート電圧)を示すグラフであり、DIBLの程度は、ドレイン電圧の増加に伴い、Id-Vg曲線の負の移動によって示される。
【図４Ｂ】図４Ｂは、２重スロープのデバイスのためのドレイン電圧の機能としてVJFETデバイス特性(Id-Vg: ドレイン電流対ゲート電圧)を示すグラフであり、DIBLの程度は、ドレイン電圧の増加に伴い、Id-Vg曲線の負の移動によって示される。
【図５Ａ】図５Ａは、単一スロープのデバイスの、ＶｇＳ＝−５Ｖ及び−１０Ｖでのゲート−ソースの漏れについてのデバイスの歩留まりを示す表である。
【図５Ｂ】図５Ｂは、２重スロープのデバイスの、ＶｇＳ＝−５Ｖ及び−１０Ｖでのゲート−ソースの漏れについてのデバイスの歩留まりを示す表である。
【図５Ｃ】図５Ｃは、単一スロープ及び２重スロープについて、図５Ａ及び図５Ｂからのデータを要約した表である。
【図６Ａ】図６Ａは、単一スロープのフィンガーを有するデバイスについて、ゲート−ソース（Ｇ−Ｓ）の漏れの測定を示す概略図である。
【図６Ｂ】図６Ｂは、多数のスロープのフィンガーを有するデバイスについて、ゲート−ソース（Ｇ−Ｓ）の漏れの測定を示す概略図である。
【図７】図７は、単一スロープのフィンガー及び多数のスロープのフィンガーを有するデバイスについて、５ｕＡの電流の漏れに対応する逆バイアス電圧を示すグラフである。
【図８】単一スロープのフィンガー及び多数のスロープのフィンガーを有するデバイスに関し、図８は、−１５ＶのＶｇｓで、アンペアで測定される、ゲート−ソースのＰ−Ｎ接合の逆方向の漏れを示すグラフである。
【発明を実施するための形態】
【００１２】
当業者は、下記に述べられた図面が、例示的目的のみであることを理解する。図面が、任意の方法で現在の教示内容の範囲を制限することは、意図されない。
【００１３】
本明細書を理解する目的において、本明細書中の「or(又は)」の使用は、別段の定めをした場合を除き、又は「and/or(及び/又は)」が明らかに不明瞭の場合を除き、「and/or(及び/又は)」を意味する。別段の定めをした場合を除き、又は「one or more(1又はそれより多い)」が明らかに不明瞭の場合を除き、本明細書中「a」の使用は、「one or more(1又はそれより多い)」ことを意味する。「comprise(備える)」、「comprises(備える)」、「comprising(備える)」、「include(含む)」、「includes(含む)」及び「including(含む)」の使用は、代替可能であり、制限を意図するものではない。さらに、1又はそれより多い実施形態の記載が「comprising(備える)」の用語を用いる場合、当業者は、いくつかの例において、実施形態が「consisting essentially of(から基本的に成る)」及び/又は「consist of(から成る)」という表現を用いて代替的に示されることを理解する。本発明の教示内容が動作可能である限り、いくつかの実施形態において、特定の動作を実行するための順序又は工程の順序は、重要でないことがまた理解されるべきである。さらに、いくつかの実施形態において、2又はそれより多い工程又は動作は、同時に行うことが可能である。
【００１４】
垂直チャネルの炭化ケイ素の接合型電界効果トランジスタは、垂直の側壁又はほぼ垂直の側壁[1],[2]を有するデバイスとして提案された。垂直側壁を有するデバイスにはいくつかの不都合がある。第１に、直線的な製造工程(例えばイオン注入)を用いて、均一なp+側壁ドーピングを達成するのは難しい。
【００１５】
均一にドープされた側壁を有する、理想化された構造は、図１Ａ（オフ状態）及び図１Ｃ（オン状態）に概略的に示される。しかしながら、垂直入射のイオン注入は、図１Ｂ（オフ状態）及び図１Ｄ（オン状態）に描写される実際の構造に示されるように、非均一で、低ドープされた側壁をもたらす。
【００１６】
角度を有するイオン注入を用いて、側壁［Ｉ］をドープすることが提案される。しかしながら、この方法でさえ、図１Ａ(オフ状態)および図１Ｃ(オン状態)に示されるように、均一なチャネル幅(Wch)を有する、理想的な構造を達成するのは不可能である。特に、角度を有する注入は、相変わらず、トレンチ底の近くで、高濃度ドーピングをもたらし、側壁に沿って非均一なドーピングをさらにもたらす。更に、角度を有するイオン注入に関し、両方の側壁上の同様のドーピングを保証するために、ウエハーは注入中に回転されなければならない。あいにく、ＳｉＣのためのイオン注入は高価である。特に、ＳｉＣにおける拡散はほとんどないため、所望の特性は注入(すなわち、「注入された」特性)によって達成されなければならない。その結果、異なるエネルギーでの多数の注入は、所望の特性を達成するのにしばしば要求される。さらに、ＳｉＣデバイスに関し、基板は、格子損傷を減少させるために、注入中に高温(例えば〜600℃)にまで通常加熱される。したがって、ウエハーの回転及び角度を有する注入に関する製造工程は、製造の複雑性とコストを相当増加させる。
【００１７】
チャネルの長さ(Lch)に沿ったWchにおける幾つか程度のバリエーションを有する実際のデバイスの概略図は、図１Ｂ（オフ状態）と図１Ｄ（オン状態）において示される。デバイスの電気的特性は、対向するゲートからの空乏領域が接する、チャネルのポイント又はセグメントにより決定される。チャネルの最も狭いポイントでの空乏領域のオーバーラップは、このように電流のフローを妨げるドレインとソースの間にエネルギーバリアを生成する。バリアの高さおよび形状は、デバイスの逆阻止特性とともに前方への伝導特性(しきい電圧を含む)を同時に決定する。デバイスのフィンガー幅(Wf)は、デバイスがゼロゲートバイアスにて、通常オン又は通常オフであるかどうかを決定する。大きなWfに関し、対向するゲート−チャネルp−n接合の空乏領域は、オーバーラップせず、導電チャネルは、ゼロゲートバイアス（即ち、通常オンのデバイス／負のしきい電圧）にて存在する。Wfが減少されると、空乏領域のオーバーラップは、ゼロバイアス(すなわち通常オフのデバイス/正のしきい電圧)での電流のフローを防ぐ。
【００１８】
オーバーラップの程度は、ゼロゲートバイアスでのバリアを設定し、そしてその結果、しきい電圧を設定する。通常オフのデバイスに関し、ゼロゲートバイアスのバリアにより、定格阻止電圧（rated blocking voltage)での過大な電流のフローを防ぐことが可能である。高いドレイン電圧は、周知のドレイン誘導バリア低下(ＤＩＢＬ)現象によってバリアを低下させる。バリアがドレインから離され、電源に近づけられると、ＤＩＢＬ効果が弱められる。これは、イオン注入された垂直側壁のもうひとつ別の明白な不都合な点を強調する。チャネル幅(Wch)はチャネルのドレイン終端では狭い(図１Ｄを参照)。その結果、ドレイン終端に形成されたバリアは、ＤＩＢＬに非常に影響され得る。そして、その結果デバイスの阻止電圧を少なくする。実質的には、デバイスには不十分な静電気統合性を有する。
【００１９】
関連する問題は、オン状態における、減少された飽和電流である。ゲートバイアスがしきい電圧を超えて増加する場合、ゲートの空乏領域は減少し、伝導チャネルは、ドレインとソースの間で形成される。しかしながら、大きなドレイン電圧に関し、ゲート−ドレインのp−n接合は、逆バイアスとなり、チャネルのドレイン終端での空乏領域は、伝導チャネルがピンチオフされ、電流が「飽和する」まで、増加する。垂直側壁を有するＪＦＥＴの実際の注入及び、注入されたゲートは、チャネルのドレイン−端部に狭いWchを有し、従って、低ドレインバイアスでのピンチオフがなされ、これにより、好ましくない低飽和電流をもたらす。
【００２０】
いくつかの実施形態によると、スロープの側壁を有する垂直チャネルのＪＦＥＴが提供される。この型のデバイスは、図２に描かれる。図２に示されるように、デバイスは、ｎ+基板と、基板上のｎ+バッファ層と、バッファ層上のｎ-ドリフト層と、ドリフト層上のｎチャネル層を備える。また図２に示されるように、チャネル層は、ドリフト層に対向する上部表面を有する隆起領域を含む。ソース層は、隆起領域の上部表面上にある。
【００２１】
また図２に示されるように、隆起領域は、基板表面に対して垂直に引かれた線と角度θを形成するスロープの側壁を有する。いくつかの実施形態によると、チャネルのソース端部でのチャネル幅（Wch)が、チャネルのドレイン端部でのWchよりも小さいことを保証するために、側壁は十分に傾斜されている。この要件を満たすために、側壁の角度θは、共通構造に関し、５°よりも大きくなりえる。この構造の利点は以下を含む。
・オフ状態において、ソースからドレインまでの電子フローへのバリアは、ソースに位置され（ドレインから最も遠くに）、該ソースは、ＤＩＢＬを減少させ、デバイスの阻止電圧を増加させる。
・ドレイン端部の幅広いチャネルは、オン状態中に、チャネルをピンチオフさせる必要があるドレイン電圧を増加させ、これにより、飽和電流を増加させる。そして、
・この構造は、垂直入射のイオン注入に適合し、従って、注入プロセスを単純化させ、コストを減少させる。
【００２２】
ゲート領域がイオン注入によって形成される場合、ソースとゲートの間の領域が、高濃度で注入されることで、格子損傷をもたらす他に、狭い空乏領域を有するp+n+ゲート-ソースの接合（図２を参照）とこれによる高電界をもたらす。これらの因子は、増加されたゲート−ソースの漏れをもたらす。したがって、いくつか実施形態によると、図3に示されるような２重スロープの側壁を有するデバイスが提供される。
【００２３】
図３に示されるように、デバイスは、ｎ+基板と、基板上のｎ+バッファ層と、バッファ層上のｎ-ドリフト層と、ドリフト層上のｎチャネル層を備える。チャネル層は、ドリフト層に対向する上部表面を有する隆起領域を含む。ｎ+ソース層は、隆起領域の上部表面の上にある。
【００２４】
図３に示されるように、２重スロープの側壁は、上部の第１スロープセグメントと下部の第２スロープセグメントを含む。いくつか実施形態によると、第１スロープはほぼ垂直である(例えば、＋／−５°未満のθ)。第１スロープが垂直に近づくと、ｐ-型注入濃度とこれによる注入損傷がゲート−ソース接合にて減少される。
【００２５】
２重スロープのデバイスにおいて、電子バリアは、第２スロープの開始地点に位置する。したがって、いくつか実施形態によると、第２スロープは、ソースにできるだけ近づいて位置される。いくつかの実施形態によると、第２スロープは、チャネル長の半分以上、ソースから離れないように開始する。電子バリアは、単一スロープにおける側壁の場合よりもドレインに対してより近いが、垂直側壁の場合よりもドレインからさらに離れている。第２スロープの角度は、5°よりも大きい。従って、２重スロープの側壁は、改善されたＤＩＢＬと、垂直側壁のデバイスに対する飽和電流を提供し、その間、ゲート−ソースｐ−ｎ接合近くのｐ-型ドーピング濃度と注入損傷をさらに減少させ、これら両方は、ゲート−ソースの漏れを減少させる。
【００２６】
本明細書に記載されるスロープの側壁を有するデバイスは、一般的に、垂直接合型電界効果トランジスタであり（例えば、両方の通常オンであり、通常オフであるトランジスタ）、該トランジスタは、周知の半導体を用いて、加工される。
【００２７】
図４Ａ及び図４Ｂは、デバイス特性（Ｉｄ−Ｖｇ：ドレイン電流対ゲート電圧）を、単一スロープのデバイス（図４Ａ）及び２重スロープのデバイス（図４Ｂ）のドレイン電圧の機能として、示す。ＤＩＢＬの程度は、ドレイン電圧の増加に伴って、Ｉｄ−Ｖｇ曲線の負の移動により示される。図４Ａ及び図４Ｂからわかるように、単一スロープのデバイスは、２重スロープのデバイスほどＤＩＢＬを有さない。２重スロープのデバイスは、同様に、垂直側壁デバイスほど、ＤＩＢＬを有さない。
【００２８】
上述されるように、単一スロープのデバイスは、２重スロープのデバイスほどＤＩＢＬを有さず、該２重スロープのデバイスは、同様に、垂直側壁デバイスほど、ＤＩＢＬを有さない。２重スロープ構造の主な利点の１つ（即ち、減少されたゲート−ソースの漏れ）は、ゲート−ソースの漏れについて、デバイスの歩留まりを分析することにより確認される。
【００２９】
図５Ａは、単一のスロープのデバイスのゲート−ソース漏れについての歩留まりを示し、その一方で、図５Ｂは、２重スロープのデバイスのゲート−ソース漏れについての歩留まりを示す。デバイスは、同時に加工されるが、フィンガー特性(すなわち単一スロープ対２重スロープ)であることのみが異なる。２重スロープのデバイスは、特にＶｇｓ＝−１０Ｖで、より少ない漏れを示し、そしてその結果、より高い歩留まりを示す。図５Ｃは、単一スロープ及び２重スロープについて、図５Ａ及び図５Ｂからのデータを要約した表である。
【００３０】
図６Ａおよび図６Ｂは、単一スロープのフィンガー(図6A)を備えたデバイスのゲート−ソース(G-S)漏れの測定を示す概略図を示し、多数スロープのフィンガー（図6Ｂ)を備えたデバイスのゲート−ソース(G-S)漏れの測定を示す概略図を示す。ゲート−ソース電圧(Vgs)は、5μAの逆漏れについて、測定された。
【００３１】
図７は、図６Ａ及び図６Ｂにそれぞれ示されるように、単一のスロープ及び多数スロープのフィンガーを備えたデバイスの５μAの漏れ電流に対応する逆バイアス電圧を示すグラフである。図７に示されるように、5μAの漏れ電流に対応する逆バイアス電圧は、単一のスロープのフィンガーと比較すると、多数フィンガーを備えたデバイスの方がはるかに高い。また図７でも確認できるように、２重スロープの特性を備えたデバイスは、単一スロープの特性を備えたデバイスより少ない逆ゲート−ソース漏れを明らかに示す。
【００３２】
図８は、ゲート−ソースＰ−Ｎ接合の逆漏れを示すグラフであり、該逆漏れは、単一スロープ及び多数スロープのフィンガーを有するデバイスの−１５Ｖのゲート−ソース電圧(Vgs)でのアンプで測定される。図８から確認できるように、ゲート−ソース漏れは、単一のスロープ特性を備えたデバイスでははるかに高い。
【００３３】
デバイスを製造するのに用いられる半導体材質は、広バンドギャップの半導体材質（即ち、ＥＧ＞２ｅＶを備えた半導体材質）である。例示される、非限定的な広バンドギャップの半導体材質は、炭化ケイ素（ＳｉＣ)及びIII族の窒化化合物（例えば、窒化ガリウムＧａｎ）を含む。
【００３４】
デバイスの層は、周知の技術を用いて、ドナーまたはアクセプタ材質を有する層をドープすることにより、形成することができる。ＳｉＣの例示的なドナー材質は、窒素とリンを含む。窒素は、ＳｉＣにとって好適なドナー材質である。ＳｉＣのドーピングのための例示的なアクセプタ材質は、ホウ素およびアルミニウムを含む。アルミニウムはＳｉＣの好ましいアクセプタ材質である。しかし、上記の材質は単に例示的なものであり、炭化ケイ素にドープされ得る任意のアクセプタおよびドナーの材質が用いられ得る。
【００３５】
本明細書に記載されるデバイスの様々な層のドーパント濃度および厚さは変動し、これにより、特定の適用される所望の特性を有するデバイスを生産する。同様に、デバイスの様々な特徴の寸法もまた、特定のアプリケーションに対する所望の特性を有するデバイスを生成するために変更され得る。チャネル層は、０．５から５μｍまでの厚さを有し、１×１０１６から１×１０１８ｃｍ−３のドーピング濃度を有する。ドリフト層は、５から１５μｍまでの厚さを有し、４×１０１５から２×１０１６ｃｍ−３ドーピング濃度を有する。基板は、１００から５００μｍまでの厚さを有し、１×１０１９から５×１０１９ｃｍ−３のドーピング濃度を有する。ソース層は、０．１から１．０μｍまでの厚さを有し、１×１０１９から１×１０２０ｃｍ−３を有する。注入されたゲート領域は、５×１０１８から１×１０２０ｃｍ−３までのドーピング濃度を有する。任意のバッファ層は、０．１から１．０μｍまでの厚さを有し、５×１０１７から５×１０１８ｃｍ−３のドーピング濃度を有する。これらのドーパント濃度と厚さは単なる例示であり、制限を意図するものではない。
【００３６】
半導体材質のバッファ層、ドリフト層、チャネル層及びソース層は、適切な基板上でエピタキシャル成長によって形成することができる。層は、エピタキシャル成長の間にドープされ得る。
【００３７】
前述の明細書は、例示の目的のために提供される例とともに、本発明の原理を教示するが、本開示を読むことで、当業者は、形式的な及び詳細における様々な変更は、本発明の真実の範囲から逸脱することなく、行なわれることを理解される。
【００３８】
参考文献
米国特許出願公報第2007/0187715号A1「Power Junction Field Effect Power Transistor with Highly Vertical Channel and Uniform Channel Opening」
米国特許第5,903,020号「Silicon Carbide Static Induction Transistor Structure」
【図４Ａ】
0005735429.tif 000002
【図４Ｂ】
0005735429.tif 000003
【図１Ａ】
0005735429.tif 000004
【図１Ｂ】
0005735429.tif 000005
【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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