(57)【特許請求の範囲】
【請求項１】
ＩＧ層が露出された第１の半導体基板に対して、ＩＧ層側を照射面としてμ−ＰＣＤ法を行い、一次モードのライフタイムτＡ１を測定する工程と、
少なくとも一方の面にＤＺ層を有する第２の半導体基板に対して、ＤＺ層側を照射面としてμ−ＰＣＤ法を行い、一次モードのライフタイムτＢ１と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数ＲＢとの第１の関係を測定する工程と、
前記ライフタイムτＡ１を用いたシミュレーションにより、前記第２の半導体基板と同じ構造のモデルに対して、ＤＺ層側を照射面としてμ−ＰＣＤ法を行い、該ＤＺ層の厚さ及び表面再結合速度を変化させた際の、一次モードのライフタイムτＣ１と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数ＲＣとの第２の関係を求める工程と、
前記第１の関係と、前記第２の関係とを重ね合わせ、前記第２の半導体基板における前記ＤＺ層の厚さを測定する工程とを有することを特徴とする半導体基板の解析方法。
【請求項２】
ＩＧ層が露出された第１の半導体基板に対して、ＩＧ層側を照射面としてμ−ＰＣＤ法を行い、一次モードのライフタイムτＡ１を測定する工程と、
少なくとも一方の面にＤＺ層を有し、且つ、表面処理条件の異なる複数枚の第２の半導体基板に対して、各々ＤＺ層側を照射面としてμ−ＰＣＤ法を行い、一次モードのライフタイムτＢ１と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数ＲＢとの第１の関係を測定する工程と、
前記ライフタイムτＡ１を用いたシミュレーションにより、前記第２の半導体基板と同じ構造のモデルに対して、ＤＺ層側を照射面としてμ−ＰＣＤ法を行い、該ＤＺ層の厚さ及び表面再結合速度を変化させた際の、一次モードのライフタイムτＣ１と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数ＲＣとの第２の関係を求める工程と、
前記第１の関係と、前記第２の関係とを重ね合わせ、前記第２の半導体基板における前記ＤＺ層の厚さを測定する工程とを有することを特徴とする半導体基板の解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、半導体基板の解析方法に関する。また、ＳＯＩ基板の作製方法に関する。
【背景技術】
【０００２】
内部構造の無い単層構造のシリコン基板の解析方法として、μ−ＰＣＤ（μ波光伝導減衰）法により得られた過剰キャリア密度の時間変化（減衰曲線）から、シリコン基板のライフタイム（バルクライフタイムともいう）を測定する手法が知られている。（特許文献１参照）。
【０００３】
ライフタイムは、半導体のエネルギーギャップ中の欠陥準位の大小を示す指標の一つである。エネルギーギャップ中の特に深い位置に欠陥準位が存在すると、キャリアは欠陥準位を介して再結合（消滅）してしまう。ライフタイムはキャリアが生成されてから欠陥準位を介した再結合によって消滅するまでの時間（寿命）の目安である。欠陥準位が多いほど再結合の頻度が増加するため、ライフタイムは減少する。
【０００４】
また、μ−ＰＣＤ法は、半導体基板等のサンプルを非破壊的に解析することができるため、ライフタイム測定法として有効な手法である。以下にその原理を説明する。
【０００５】
サンプルの表面にレーザとマイクロ波（μ波ともいう）を同時に照射する。レーザ照射によってサンプル中に過剰キャリアが生成される。そして、レーザ照射を止めるとエネルギーギャップ中の欠陥準位を介した再結合により、一定時間後に熱平衡状態のキャリア密度に戻る。ここで、キャリア密度とμ波の反射率との相関を利用し、反射されたマイクロ波を検波することで、減衰中のキャリア密度の時間変化を追うことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭５９−５５０１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、μ−ＰＣＤ法を用いた複数層構造（多層構造ともいう）を有する半導体基板の解析の試みは無かった。例えば、表面近傍にＤＺ（Ｄｅｎｕｄｅｄ  Ｚｏｎｅ）層を有し、内部にＩＧ（Ｉｎｔｒｉｎｓｉｃ  Ｇｅｔｔｅｒｉｎｇ）層を有する半導体基板について、各層のバルクライフタイム及び表面再結合速度の分離評価法、又はＤＺ層の厚さの測定法は提案されていない。
【０００８】
そこで、本発明の一態様は、複数層構造を有する半導体基板において、μ−ＰＣＤ法によりバルクライフタイムを測定することを目的の一とする。
【０００９】
また、本発明の一態様は、表面にＤＺ層を有する半導体基板において、μ−ＰＣＤ法により該ＤＺ層の厚さを測定することを目的の一とする。
【課題を解決するための手段】
【００１０】
複数層構造の半導体基板について、実験によるμ−ＰＣＤ法の結果と、シミュレーションによるμ−ＰＣＤ法の結果とを重ね合わせる（フィッティングともいう）ことで、解析を行うものである。
【００１１】
本発明の一態様は、ＩＧ層が露出された第１の半導体基板に対して、ＩＧ層側を照射面としてμ−ＰＣＤ法を行い、一次モードのライフタイムτＡ１を測定する工程と、少なくとも一方の面にＤＺ層を有する第２の半導体基板に対して、ＤＺ層側を照射面としてμ−ＰＣＤ法を行い、一次モードのライフタイムτＢ１と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数ＲＢとの第１の関係を測定する工程と、ライフタイムτＡ１を用いたシミュレーションにより、第２の半導体基板と同じ構造のモデルに対して、ＤＺ層側を照射面としてμ−ＰＣＤ法を行い、該ＤＺ層の厚さ及び表面再結合速度を変化させた際の、一次モードのライフタイムτＣ１と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数ＲＣとの第２の関係を求める工程と、第１の関係と、第２の関係とを重ね合わせ、第２の半導体基板におけるＤＺ層の厚さを測定する工程とを有する半導体基板の解析方法である。
【００１２】
また、本発明の他の一態様は、ＩＧ層が露出された第１の半導体基板に対して、ＩＧ層側を照射面としてμ−ＰＣＤ法を行い、一次モードのライフタイムτＡ１を測定する工程と、少なくとも一方の面にＤＺ層を有し、且つ、表面処理条件の異なる複数枚の第２の半導体基板に対して、各々ＤＺ層側を照射面としてμ−ＰＣＤ法を行い、一次モードのライフタイムτＢ１と、全モードのキャリア密度に対する一次モードのキャリア密度の割合の逆数ＲＢとの第１の関係を測定する工程と、ライフタイムτＡ１を用いたシミュレーションにより、第２の半導体基板と同じ構造のモデルに対して、ＤＺ層側を照射面としてμ−ＰＣＤ法を行い、該ＤＺ層の厚さ及び表面再結合速度を変化させた際の、一次モードのライフタイムτＣ１と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数ＲＣとの第２の関係を求める工程と、第１の関係と、第２の関係とを重ね合わせ、第２の半導体基板における前記ＤＺ層の厚さを測定する工程とを有する半導体基板の解析方法である。
【００１３】
なお、上記第１の半導体基板のＤＺ層、及び、上記複数枚の第２の半導体基板のＤＺ層は、半導体基板を不活性雰囲気中又は水素雰囲気中でアニールすることにより形成してもよい。
【００１４】
また、上記第１の半導体基板、及び、上記複数の第２の半導体基板として、シリコン基板を用いてもよい。
【発明の効果】
【００１５】
本発明の一態様は、非破壊的に半導体基板の解析を行うことができる。
【００１６】
また、本発明の一態様は、半導体基板におけるＤＺ層の厚さを測定することができる。
【図面の簡単な説明】
【００１７】
【図１】減衰曲線の一例を示す図。
【図２】半導体基板の解析方法の一例を示す図。
【図３】半導体基板を解析方法の一例を示す図。
【図４】μ−ＰＣＤ法の結果の一例を示す図。
【図５】半導体基板の解析方法の一例を示す図。
【図６】μ−ＰＣＤ法の結果の一例を示す図。
【図７】μ−ＰＣＤ法の結果の一例を示す図。
【図８】μ−ＰＣＤ法の結果の一例を示す図。
【図９】半導体基板の解析方法の一例を示す図。
【図１０】ＳＯＩ基板の作製方法を示す図。
【発明を実施するための形態】
【００１８】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００１９】
（実施の形態１）
本実施の形態では、複数層構造を有する半導体基板の解析方法の一例について説明する。解析は、次の工程Ａ〜工程Ｄによって行われる。
【００２０】
＜工程Ａ＞
実験により半導体基板のライフタイムを測定する。ＩＧ層が露出された半導体基板に対し、ＩＧ層側を照射面としてμ−ＰＣＤ法を行い、一次モードのライフタイムτＡ１を測定する。
＜工程Ｂ＞
工程Ａとは異なる実験により半導体基板のライフタイム等を測定する。少なくとも一方の面にＤＺ層を有する半導体基板に対し、ＤＺ層側を照射面としてμ−ＰＣＤ法を行う。そして、一次モードのライフタイムτＢ１と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数ＲＢとの関係（第１の関係ともいう）を測定する。
＜工程Ｃ＞
シミュレーションにより半導体基板のライフタイム等を求める。工程Ａで測定されたライフタイムτＡ１を用い、工程Ｂで用いた半導体基板と同じ構造のモデルに対して、ＤＺ層側を照射面としてμ−ＰＣＤ法のシミュレーションを行う。そして、一次モードのライフタイムτＣ１と、全モードのキャリア密度に対する該一次モードのキャリア密度の割合の逆数ＲＣとを求める。更に、ＤＺ層の厚さ及び表面再結合速度を変化させた際の、ライフタイムτＣ１と割合の逆数ＲＣとの関係（第２の関係ともいう）を求める。
＜工程Ｄ＞
工程Ｂにおける実験の結果（第１の関係）と、工程Ｃにおけるシミュレーションの結果（第２の関係）とを重ね合わせ、工程Ｂで用いた半導体基板におけるＤＺ層の厚さを測定する。
【００２１】
本実施の形態では、上記一次モードのライフタイムτ１（τＡ１、τＢ１、及びτＣ１）及び上記割合の逆数Ｒ（ＲＢ及びＲＣ）が重要な役割を果たす。そこで、まず、ライフタイムτ１及び割合の逆数Ｒを求める手法を説明し、次いで、各工程の具体例を説明する。
【００２２】
＜ライフタイムτ１及び割合の逆数Ｒを求める手法＞
図１は、μ−ＰＣＤ法により生成された過剰少数キャリアの密度（キャリア密度ともいう）の時間変化を示している。得られる曲線は、減衰曲線と呼ばれている。縦軸はキャリア密度ｎ（時間ｔ＝０における全モード（ｔｏｔａｌ）のキャリア密度を１に規格化したもの）の対数表示であり、横軸は時間ｔ［μｓｅｃ］である。
【００２３】
図１では、全モード（実線、ｔｏｔａｌ：無限個の固有モードの重ね合わせ）と、一次モード（破線）とを示している。減衰曲線の後半は、対数表示ではほぼ直線である。これは、時間経過により、高次モードから速やかに減衰し、一次モードのみが残ることを意味している。
【００２４】
図１から、各工程における一次モードのライフタイムτ１、及び、割合の逆数Ｒを求めることができる。なお、一次モードライフタイムτ１とは、無限個の固有モードのうち、最も時定数の長いモードの時定数である。
【００２５】
まず、図１から一次モードのライフタイムτ１を求める。一次モードのライフタイムτ１は、一次モードの減衰曲線における直線部分の傾きの逆数に比例する。すなわち、該傾きを求めることで、一次モードのライフタイムτ１を求めることができる。
【００２６】
また、図１から割合の逆数Ｒを求める。該割合は、一次モードの減衰曲線における縦軸との切片である。すなわち、該切片を求めることで、割合の逆数Ｒを求めることができる。なお、一次モードの減衰曲線は、一次関数によって外挿されている。
【００２７】
上記の減衰曲線を用いる手法は、各工程に適用することができる。以下に、工程Ａ〜工程Ｄの具体例を示す。
【００２８】
＜工程Ａの具体例＞
工程Ａでは、ＩＧ層が露出された半導体基板に対し、ＩＧ層側を照射面としてμ−ＰＣＤ法を行い、半導体基板のライフタイムを測定する。すなわち、ライフタイムの実測値を得る。
【００２９】
図２は、工程Ａで用いる半導体基板の一例である。
【００３０】
図２（Ａ）は、一方の面にＤＺ層ＤＺ（厚さＬＤＺ）を有するシリコン基板Ｓｉを示している。なお、ｘ方向は、シリコン基板Ｓｉの深さ方向を示している。
【００３１】
ＤＺ層ＤＺは、例えば、シリコン基板Ｓｉに対し、アルゴン、ヘリウム、窒素等の不活性雰囲気中、又は水素雰囲気中でアニールを施すことにより形成される。当該アニールを施すことで、シリコン基板Ｓｉの表面近傍の酸素等が外方拡散し、該表面近傍に結晶欠陥が少ない層（ＤＺ層ＤＺ）を形成することができる。ＤＺ層ＤＺの形成方法は、これに限定されない。
【００３２】
そして、表面近傍より内側（ＤＺ層ＤＺより内側）には、ＤＺ層ＤＺに比べて圧倒的に結晶欠陥の多い層（ＩＧ層ＩＧ）が形成される。すなわち、シリコン基板Ｓｉは、一方の面にＤＺ層ＤＺを有し、他方の面及び内部にＩＧ層ＩＧを有する。
【００３３】
したがって、シリコン基板Ｓｉは、他方の面にはＤＺ層ＤＺを有していない。このようなシリコン基板Ｓｉは、両面にＤＺ層を形成した後で、片方の面のＤＺ層を完全に除去するように削り取ることで得られる（図２（Ｂ））。
【００３４】
なお、ＤＺ層ＤＺの膜厚（一般的に１０μｍ以上５０μｍ以下）は、シリコン基板Ｓｉの膜厚（一般的に５００μｍ以上１ｍｍ以下）に比較して十分薄い。
【００３５】
また、図２（Ｃ）のように、両面にＤＺ層ＤＺを形成した後で、両面のＤＺ層ＤＺを除去したシリコン基板Ｓｉを用いてもよい。この場合、シリコン基板Ｓｉは、ＩＧ層ＩＧの単層構造になる。
【００３６】
すなわち、工程Ａでは、少なくとも一方の面のＩＧ層ＩＧが露出されたシリコン基板Ｓｉを用いることができる。
【００３７】
また、半導体基板として、シリコン基板以外を用いることもできる。例えば、シリコンゲルマニウム基板又は炭化シリコン基板などの化合物半導体基板を用いてもよい。なお、単結晶半導体又は多結晶半導体などを用いることができる。
【００３８】
本例では、図２（Ａ）に示すシリコン基板Ｓｉに対し、ＩＧ層ＩＧ側を照射面としてμ−ＰＣＤ法を行い、シリコン基板Ｓｉのライフタイムを測定する。すなわち、ライフタイムの実測値を得る。
【００３９】
まず、図３の矢印に示すように、シリコン基板ＳｉのＩＧ層ＩＧ側を照射面とし、レーザ及びμ波を照射する。
【００４０】
そして、図４（Ａ）のような減衰曲線を得る。上述した手法により、ＩＧ層ＩＧ側を照射面とした際の、一次モードのライフタイムτＡ１を求める。
【００４１】
以上のように、工程Ａでは、ＩＧ層側を照射面とした際の、ライフタイムτＡ１を測定することができる。
【００４２】
＜工程Ｂの具体例＞
工程Ｂでは、少なくとも一方の表面にＤＺ層を有する半導体基板に対し、ＤＺ層側を照射面としてμ−ＰＣＤ法を行い、半導体基板のライフタイムを測定する。すなわち、ライフタイム等の実測値を得る。
【００４３】
図５は、工程Ｂで用いる半導体基板の一例である。
【００４４】
図５（Ａ）は、両面にＤＺ層ＤＺを有するシリコン基板Ｓｉを示している。ＤＺ層ＤＺの形成方法は、工程Ａと同様に行えばよい。
【００４５】
また、図５（Ｂ）のように、一方の面にＤＺ層ＤＺを有するシリコン基板Ｓｉを用いてもよい。その場合、工程Ａで使用した基板を用いることができる。
【００４６】
すなわち、工程Ｂでは、少なくとも一方の面のＤＺ層ＤＺを有するシリコン基板を用いることができる。
【００４７】
本例では、図５（Ａ）のような両面にＤＺ層を有するシリコン基板Ｓｉを用いる。
【００４８】
まず、図５（Ｃ）の矢印のように、シリコン基板Ｓｉの一方の面を照射面として、レーザ及びμ波を照射する。すなわち、照射面はＤＺ層ＤＺ側である。
【００４９】
そして、図４（Ｂ）のような減衰曲線を得る。上述した手法により、ＤＺ層ＤＺ側を照射面とした際の、一次モードのライフタイムτＢ１、及び、全モードのキャリア密度に対する一次モードのキャリア密度の割合の逆数ＲＢを求める。
【００５０】
以上のように、工程Ｂでは、ＤＺ層側を照射面とした際の、ライフタイムτＢ１及び割合の逆数ＲＢを測定することができる。図６（Ａ）に、得られたライフタイムτＢ１と割合の逆数ＲＢとの関係（第１の関係という）を示す。図６（Ａ）において、縦軸が割合の逆数ＲＢであり、横軸が一次モードのライフタイムτＢ１［μｓｅｃ］である。第１の関係は、工程Ｄにおいて用いられる。
【００５１】
＜工程Ｃの具体例＞
工程Ｃでは、工程Ａで測定したライフタイムτＡ１を用いて、工程Ｂの実験をシミュレーションにより行う。すなわち、ライフタイム等の計算値を得る。
【００５２】
シミュレーションに用いる半導体基板のモデルは、工程Ｂで用いた半導体基板と同じ構造のモデルとする。そのため、本例では工程Ｂと同じ図５（Ａ）のモデルを用いる。なお、工程Ｂと同じ半導体基板のモデルであれば、図５（Ｂ）のようなモデルも用いることができる。すなわち、少なくとも一方の面にＤＺ層ＤＺを有していればよい。
【００５３】
図５（Ｃ）のように、シリコン基板Ｓｉの一方の面を照射面としてμ−ＰＣＤ法のシミュレーションを行う。すなわち、照射面はＤＺ層ＤＺ側である
【００５４】
ここで、ＤＺ層ＤＺ側を照射面とする場合、シリコン基板Ｓｉにおけるμ−ＰＣＤ法のシミュレーションには、ＩＧ層ＩＧのライフタイムτＩＧ、ＤＺ層ＤＺのライフタイムτＤＺを与える必要がある。しかし、その代わりに、１／τＩＧ−１／τＤＺ及びτＩＧ、もしくは１／τＩＧ−１／τＤＺ及びτＤＺのどちらかの組み合わせを与えても十分である。
【００５５】
上述したように、ＤＺ層ＤＺの結晶欠陥は、ＩＧ層ＩＧの結晶欠陥に比べてはるか少ない。そのため、ライフタイムτＤＺはライフタイムτＩＧに比べてはるかに大きい値となる。
【００５６】
したがって、１／τＩＧ−１／τＤＺ＝１／τＩＧという近似が成立する。
【００５７】
ここで、ＩＧ層ＩＧのライフタイムτＩＧとして、ＩＧ層ＩＧ側を照射面とした場合のμ−ＰＣＤ法による結果（工程Ａで得られ実測値τＡ１）を用いることが可能である（後述参照＜τＩＧ＝τＡ１の導出過程＞）。すなわち、τＩＧ＝τＡ１とすることができる。そのため、１／τＩＧ−１／τＤＺ＝１／τＩＧ＝１／τＡ１という近似が成立する。
【００５８】
そして、キャリア密度の微分方程式を解くことで、一次モードのライフタイムτＣ１と全モードのキャリア密度に対する一次モードのキャリア密度の割合の逆数ＲＣを算出することができる（後述参照＜微分方程式の解＞）。
【００５９】
また、ＤＺ層ＤＺ側を照射面とする場合、シリコン基板Ｓｉの一次モードのライフタイムは、ＤＺ層の厚さＬＤＺ、及び、シリコン基板Ｓｉの表面再結合速度Ｓに応じて変化する。なお、表面再結合速度Ｓは、半導体基板の表面状態を示す指標であり、表面処理（表面パッシベーションともいう）などにより変化する。
【００６０】
そこで、本例では、ＤＺ層の厚さＬＤＺを３０μｍ、４０μｍ、及び５０μｍの３種、表面再結合速度Ｓを１０ｃｍ／ｓｅｃ、２０ｃｍ／ｓｅｃ、５０ｃｍ／ｓｅｃ、１００ｃｍ／ｓｅｃ、２００ｃｍ／ｓｅｃ、５００ｃｍ／ｓｅｃ、１０００ｃｍ／ｓｅｃ、及び２０００ｃｍ／ｓｅｃの８種とし、ライフタイムτＣ１と割合の逆数ＲＣとの関係（第２の関係）を求める。図６（Ｂ）に、得られた第２の関係を示した。図６（Ｂ）において、縦軸が割合の逆数ＲＣであり、横軸が一次モードのライフタイムτＣ１［μｓｅｃ］である。
【００６１】
なお、図６（Ｂ）において、３本の曲線は、３種のＤＺ層の厚さＬＤＺの違いから得られる。また、各曲線における８個のデータは、８種の表面再結合速度Ｓの違いから得られる。第２の関係は、工程Ｄにおいて用いられる。
【００６２】
なお、工程Ｂ及び工程Ｃの順序は、限定されない。したがって、工程Ｃの後に工程Ｂを行ってもよい。
【００６３】
＜工程Ｄの具体例＞
工程Ｄでは、工程Ｂで得られた第１の関係（図６（Ａ））と、工程Ｃで得られた第２の関係（図６（Ｂ））とを、重ね合わせる（図６（Ｃ））。
【００６４】
図６（Ｃ）より、工程Ｂで用いたシリコン基板のＤＺ層の厚さＬＤＺを推定することができる。本例では、ＤＺ層の厚さＬＤＺは、３０μｍ〜４０μｍであると推定される。
【００６５】
本実施の形態の方法を用いることで、複数層構造を有する半導体基板のライフタイム、又は、ＤＺ層の厚さを非破壊的に測定することができる。
【００６６】
なお、工程ＣにおいてＤＺ層の厚さＬＤＺをより細かく振ることで、図６（Ｂ）における曲線の本数を増やすことができる。そうすることで、より精度よくＤＺ層の厚さを測定することができる。
【００６７】
また、本実施の形態では、複数層構造を有する半導体基板として、ＤＺ層及びＩＧ層を有するシリコン基板を用いたが、限定されない。結晶欠陥の数が異なる複数の層を有する半導体基板を解析することができる。
【００６８】
＜τＩＧ＝τＡ１の導出過程＞
工程Ｃにおいて、τＩＧ＝τＡ１と近似したが、導出過程を以下に示す。
【００６９】
図８は、半導体基板のモデルとして図２（Ａ）を用い、ＩＧ層ＩＧ側を照射面として、μ−ＰＣＤ法のシミュレーションを行った結果である。すなわち、工程Ａによる実験をシミュレーションにより行った結果である。なお、計算で得られた減衰曲線の直線部を外挿することでτ１を計算した。
【００７０】
このシミュレーションでは、ＩＧ層ＩＧのライフタイムτＩＧ＝１μｓｅｃとし、表面再結合速度Ｓ及びＤＺ層の厚さＬＤＺを広く変化させ、一次モードのライフタイムτ１を求めている。なお、縦軸が一次モードのライフタイムτ１であり、横軸が表面再結合速度Ｓである。
【００７１】
図８から、ＩＧ層ＩＧ側を照射面とした場合、ライフタイムτ１は、表面再結合速度Ｓ及びＤＺ層の厚さＬＤＺによらず、ほぼ一定であることが認められる。すなわち、τ１＝τＩＧという近似が成立する。
【００７２】
したがって、工程Ａより得られたライフタイムτＡ１を、ＩＧ層ＩＧのライフライムτＩＧとして計算することができる。
【００７３】
以上より、工程ＣにおいてτＩＧ＝τＡ１とすることができる。
【００７４】
＜微分方程式の解＞
工程Ｃにおいて、キャリア密度の微分方程式の解より各値を求めたが、算出過程は以下の通りである。
【００７５】
図９に示すように、シリコン基板Ｓｉにおいて、一方の面の座標をｘ２、他方の面の座標を−ｘ２、ＤＺ層ＤＺとＩＧ層ＩＧとの界面の座標をｘ＝ｘ１及びｘ＝−ｘ１、−ｘ１≦ｘ≦ｘ１をＩＧ層ＩＧ、−ｘ２≦ｘ≦−ｘ１及びｘ１≦ｘ≦ｘ２をＤＺ層ＤＺとする。また、ＤＺ層ＤＺのバルクライフタイムをτＤＺ、ＩＧ層ＩＧのバルクライフタイムをτＩＧとする。そして、シリコン基板Ｓｉの両面の表面再結合速度は等しい場合を考え、両者ともＳとする。この構造はｘ＝０について反転対称である。
【００７６】
ここで、レーザ照射によって得られる過剰少数キャリアに注目する。そして、キャリア密度が従う微分方程式として、数式１を用いる。なお、低水準注入を前提として拡散及び再結合の効果のみを含め、ドリフトは無視する。
【００７７】
【数１】
0005815330.tif 000002
【００７８】
ここでＤは少数キャリアの拡散定数である。また、右辺第二項のτｂはＤＺ層ＤＺではτＤＺ、ＩＧ層ＩＧではτＩＧとなるため、τｂがｘに依存する点が単層構造を有する半導体基板と異なる。更に、表面における再結合を考慮した境界条件である数式２を課す。
【００７９】
【数２】
0005815330.tif 000003
【００８０】
更に、ＤＺ層ＤＺとＩＧ層ＩＧとの界面での境界条件として数式３を導入する。ここで、量子力学の類推から、ＤＺ層ＤＺとＩＧ層ＩＧとの界面でのキャリア密度、及びその一階微分がＤＺ層ＤＺとＩＧ層ＩＧとの界面で連続的に繋がるものとした。
【００８１】
【数３】
0005815330.tif 000004
【００８２】
上記微分方程式を各種境界条件を課して解くと、離散的な時定数τｉで特徴付けられる無限個の固有モードが得られる。算出する一次モードライフタイムτ１とは、固有モードのうち、最も時定数の長いモードの時定数である。
【００８３】
そして、初期条件として時間ｔ＝０におけるキャリア注入プロファイルを与えれば、時間変化に対するシミュレーションを行うことができる。
【００８４】
初期のキャリア注入プロファイルとしては、入射光の波長及びサンプルによって決まる吸収係数αを用いて、ｎ（ｘ，ｔ＝０）∝ｅｘｐ（−αｘ）と近似する。このプロファイルは、固有モードφｉの重ね合わせであるｅｘｐ（−αｘ）＝ΣＡｉφｉによって表現される。なお、重ね合わせの形成Ａｉは、φｉの直交関数の性質を用いて計算することができる。
【００８５】
以上のことから、キャリア密度ｎ（ｘ，ｔ）の解は、ｎ（ｘ，ｔ）＝ΣＡｉφｉ（ｘ）ｅｘｐ（−ｔ／τｉ）となる。
【００８６】
更に、この解から、図１に示すような減衰曲線を求め、全モードのキャリア密度に対する一次モードのキャリア密度の割合の逆数ＲＣを算出することができる。なお、キャリア密度は、ｘについて積分して用いる。
【００８７】
以上のように、ライフタイムτＣ１及び割合の逆数ＲＣを求めることができる。
【００８８】
なお、工程Ｃでは、表面再結合速度Ｓ及びＤＺ層の厚さＬＤＺを変え、ライフタイムτＣ１及び割合の逆数ＲＣを求めている。
【００８９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００９０】
（実施の形態２）
本実施の形態では、半導体基板の解析方法として、実施の形態１における工程Ｂの変形例を示す。
【００９１】
＜工程Ｂの変形例＞
実施の形態１は、工程Ｂにおいて、１個のデータによりライフタイムτＢ１と割合の逆数ＲＢとの関係（第１の関係）を得るものである。
【００９２】
それに対し、本実施の形態では、複数個のデータにより第１の関係を得るものである。すなわち、工程Ｃで得られた第２の関係のように、第１の関係を表面再結合速度Ｓの変化に応じた曲線で示せばよい。
【００９３】
そこで、本例では、複数枚のシリコン基板を用いて実験を行う。用いるシリコン基板は、図２と同様である。なお、ＤＺ層ＤＺを形成する際、複数枚のシリコン基板においてプロセス条件を同一とし、ＤＺ層の厚さを揃えておく。
【００９４】
そして、複数枚のシリコン基板に対し、それぞれ異なる条件で表面処理（表面パッシベーションともいう）を行う。表面処理条件を変えることで、各層のバルクライフタイムが変わらず表面再結合速度Ｓのみが変わるため、得られる第１の関係を表面再結合処理Ｓに応じた曲線で示すことができる。
【００９５】
ここでは、４枚のシリコン基板に対し、表面処理として熱酸化処理を行う。そして、４枚のシリコン基板の表面に、それぞれ５０ｎｍ、１００ｎｍ、１５０ｎｍ、及び２００ｎｍの膜厚の酸化珪素膜を形成する。なお、シリコン基板の枚数及び酸化珪素膜の膜厚は、限定されない。
【００９６】
また、表面処理は、熱酸化処理に限定されず、表面再結合速度Ｓを変化させる処理を行えばよい。例えば、ＣＶＤ法により絶縁層を設ける処理、塩酸酸化処理などを行ってもよい。
【００９７】
そして、４枚のシリコン基板に対し、表面処理が行われたＤＺ層側を照射面としてμ−ＰＣＤ法を行い、一次モードのライフタイムτＢ１及び割合の逆数ＲＢを測定する。そして、ライフタイムτＢ１と割合の逆数ＲＢとの関係（第１の関係）を得る。図７（Ａ）は、第１の関係を、曲線で示したものである。
【００９８】
そして、第１の関係（図７（Ａ））と、工程Ｃで得られた第２の関係（図７（Ｂ））とを、重ね合わせる（図７（Ｃ））。なお、第２の関係は、実施の形態１の工程Ｃで得られたもの（図６（Ｂ））と同一である。
【００９９】
図７（Ｃ）から、工程Ｂで用いた４枚のシリコン基板におけるＤＺ層の厚さを推定することができる。本例では、ＤＺ層の厚さは、３０μ〜４０μであることが推定される。
【０１００】
本実施の形態では、複数枚のシリコン基板を用いているため、ライフタイムτＢ１と割合の逆数ＲＢとの関係を曲線で示すことができる。そうすることで、より精度良くＤＺ層の厚さを測定することができる。
【０１０１】
また、工程ＣにおいてＤＺ層の厚さＬＤＺをより細かく振ることで、図７（Ｂ）における曲線の本数を増やすことができる。そうすることで、より精度よくＤＺ層の厚さを測定することができる。
【０１０２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１０３】
（実施の形態３）
本実施の形態では、実施の形態１又は実施の形態２の方法により解析した半導体基板を用い、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を作製する方法を示す。
【０１０４】
まず、半導体基板１０１を準備する（図１０（Ａ））。半導体基板１０１は、実施の形態１又は実施の形態２の方法で解析されたものを用いる。
【０１０５】
次いで、半導体基板１０１にイオン１０３を照射し、所定の深さに損傷領域１０５を形成する（図１０（Ｂ））。
【０１０６】
損傷領域１０５は、電界で加速されたイオン（イオンビーム）１０３を半導体基板１０１に照射し、半導体基板１０１の表面から所定の深さにイオン１０３を導入することで、形成することができる。なお、ＤＺ層の厚さが測定された半導体基板１０１を用いることで、ＤＺ層の内部に損傷領域を形成するこができる。
【０１０７】
イオン１０３の照射は、水素、不活性元素（例えばヘリウム）又はハロゲン（例えばフッ素）等のイオンを用い、イオンドーピング法又はイオン注入法により行うことができる。
【０１０８】
次に、支持基板１０７を準備する（図１０（Ｃ））。
【０１０９】
支持基板１０７は、ガラス、プラスチック、セラミック、石英、サファイアなどの絶縁体でなる基板、シリコンなどの半導体でなる基板、金属やステンレスなどの導電体でなる基板を用いることができる
【０１１０】
次いで、半導体基板１０１と支持基板１０７とを、絶縁層１０９を介して貼り合わせる（図１０（Ｄ））。貼り合わせは、半導体基板１０１の損傷領域１０５が形成された側を貼り合わせ面（接合面ともいう）として行う。
【０１１１】
絶縁層１０９は、２つの基板を貼り合わせるための接合層として機能するものであり、半導体基板１０１上に形成してもよく、支持基板１０７上に形成してもよい。半導体基板１０１上に絶縁層１０９を形成する場合、上記イオン１０３の照射の前に絶縁層１０９を形成してもよい。
【０１１２】
絶縁層１０９は、ＣＶＤ法により、酸化物又は窒化物等を、単層又は積層させて形成すればよい。具体的な材料としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、又は窒化酸化シリコン等が挙げられる。
【０１１３】
なお、酸化窒化シリコンとは、窒素よりも酸素の含有量が多いものであり、窒化酸化シリコンとは、酸素よりも窒素の含有量が多いものである。ここで、含有量の比較は、ラザフォード後方散乱法及び水素前方散乱法の測定結果に基づいて行うこととする。
【０１１４】
また、貼り合わせを行う前に、２つの基板の貼り合わせ面に表面処理を行ってもよい。表面処理を行うことで、親水性又は清浄性が向上し、貼り合わせの際の接合強度を向上させることができる。なお、表面処理は、２つの基板の少なくとも一方に行えばよい。また、絶縁層１０９が形成されている基板に表面処理を行う場合は、絶縁層１０９の表面に対して行う。
【０１１５】
次に、加熱処理を行い、損傷領域１０５において半導体基板１０１を分離（分断ともいう）する（図１０（Ｅ））。該分離により、支持基板１０７上に、絶縁層１０９と、半導体基板１０１の一部からなる半導体層１１１と順に設けることができる。すなわち、支持基板１０７上に、半導体基板１０１の一部からなる半導体層１１１を転載することができる。
【０１１６】
なお、加熱処理は、３００℃以上、且つ、支持基板１０７の歪み点未満の温度で行えばよい。
【０１１７】
このようにして、ＳＯＩ基板１１３を作製することができる。
【０１１８】
実施の形態１又は実施の形態２の解析方法を用いることで、予め半導体基板のＤＺ層の厚さを測定することができる。そして、ＤＺ層の内部に損傷領域を形成し、ＤＺ層の一部を転載することで、結晶欠陥が少ない半導体層を得ることができる。
【０１１９】
なお、ＳＯＩ基板とは、支持基板上に絶縁層を介して半導体層が設けられたものの総称であり、シリコン層を有する基板に限定されない。
【０１２０】
そして、このＳＯＩ基板を用いて、トランジスタ又はダイオード等の半導体装置を作成することができる。
【０１２１】
また、上記半導体素子を用いて、様々な電子機器を作製することができる。電子機器の一例としては、テレビ、パーソナルコンピュータ、ビデオカメラ、デジタルカメラ、ナビゲーションシステム又は携帯情報端末（携帯電話、電子書籍又は携帯型ゲーム機等）などの表示装置が挙げられる。これら表示装置の表示部又は周辺部に、上記半導体素子を用いた回路を設けることができる。
【０１２２】
また、電子機器の他の一例としては、表示部を必須としないものでもよく、例えば、無線タグ、認証装置、照明装置又は空調機などの様々な装置が挙げられる。これらの装置に上記半導体素子を用いた回路を設けることができる。
【０１２３】
上記回路としては、画素回路、駆動回路、演算回路、センサ回路、電源回路又はメモリ回路など、上記半導体素子を用いることが可能な回路が挙げられる。
【０１２４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０１２５】
１０１  半導体基板
１０３  イオン
１０５  損傷領域
１０７  支持基板
１０９  絶縁層
１１１  半導体層
１１３  ＳＯＩ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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