(57)【特許請求の範囲】
【請求項１】
抵抗変化型の不揮発性記憶素子を、第１抵抗値と前記第１抵抗値よりも大きな第２抵抗値との間の抵抗値に設定する多値書き込み回路であって、
前記第１抵抗値をもつ参照抵抗を有し、前記不揮発性記憶素子の一端に接続され、前記不揮発性記憶素子が前記第１抵抗値よりも小さな抵抗値をもつ場合に、前記一端に第１電圧を印加し、前記不揮発性記憶素子が前記第１抵抗値よりも大きな抵抗値をもつ場合に、前記一端に前記第１電圧よりも低い第２電圧を印加する第１書き込み回路と、
前記第２抵抗値をもつ参照抵抗を有し、前記不揮発性記憶素子の他端に接続され、前記不揮発性記憶素子が前記第２抵抗値よりも小さな抵抗値をもつ場合に、前記他端に前記第２電圧を印加し、前記不揮発性記憶素子が前記第２抵抗値よりも大きな抵抗値をもつ場合に、前記他端に前記第１電圧を印加する第２書き込み回路とを備え、
前記不揮発性記憶素子は、前記一端に第１電圧が印加され、かつ、前記他端に第２電圧が印加された場合に、抵抗値が高抵抗化され、前記一端に第２電圧が印加され、かつ、前記他端に第１電圧が印加された場合に、抵抗値が低抵抗化される性質を有する
多値書き込み回路。
【請求項２】
抵抗変化型の不揮発性記憶素子を、第１抵抗値と前記第１抵抗値よりも大きな第２抵抗値との間の抵抗値に設定する多値書き込み回路であって、
前記不揮発性記憶素子の一端に接続され、前記不揮発性記憶素子が前記第１抵抗値よりも小さな抵抗値をもつ場合に、第１電圧を前記一端に印加するとともに出力端子から出力し、前記不揮発性記憶素子が前記第１抵抗値よりも大きな抵抗値をもつ場合に、前記第１電圧よりも低い第２電圧を前記一端に印加するとともに出力端子から出力する第１書き込み回路と、
前記不揮発性記憶素子が前記第２抵抗値よりも小さな抵抗値をもつ場合に、前記第２電圧を出力端子から出力し、前記不揮発性記憶素子が前記第２抵抗値よりも大きな抵抗値をもつ場合に、前記第１電圧を出力端子から出力する第２書き込み回路と、
前記不揮発性記憶素子の他端に接続された少なくとも２つのスイッチ素子とを備え、
前記２つのスイッチ素子の一つは、前記第１書き込み回路の出力端子から前記第１電圧が出力されたときに、前記第２電圧を前記他端に印加し、
前記２つのスイッチ素子の他の一つは、前記第２書き込み回路の出力端子から前記第１電圧が出力されたときに、前記第１電圧を前記他端に印加し、
前記不揮発性記憶素子は、前記一端に第１電圧が印加され、かつ、前記他端に第２電圧が印加された場合に、抵抗値が高抵抗化され、前記一端に第２電圧が印加され、かつ、前記他端に第１電圧が印加された場合に、抵抗値が低抵抗化される性質を有する
多値書き込み回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型の不揮発性記憶素子の多値書き込み回路に関する。
【背景技術】
【０００２】
抵抗変化素子（ＲｅＲＡＭ）に代表される抵抗変化型の不揮発性記憶素子（以下、単に「不揮発性記憶素子」ともいう。）は、大容量化、高速動作、低消費電力及びビットコストが低い等の利点を備えるので、次世代の新型の不揮発性記憶素子として期待され、様々な開発が続けられている。
【０００３】
このような不揮発性記憶素子は、高抵抗状態（例えば、論理値「１」）と低抵抗状態（例えば、論理値「０」）の少なくとも２つの抵抗状態のいずれかをとり、正の電圧パルス及び負の電圧パルスが印加されたときに、その電圧パルスの極性に応じて、一方の抵抗状態から他方の抵抗状態に遷移する性質を有する。たとえば、不揮発性記憶素子が高抵抗状態（以下、「リセット状態」ともいう。）にある場合に、その不揮発性記憶素子の一端を基準に他端に対して一定の正電圧をもつパルス（以下、「セットパルス」ともいう。）を印加する（以下、「セットする」ともいう。）と、その不揮発性記憶素子は、低抵抗状態（以下、「セット状態」）に遷移する。一方、その不揮発性記憶素子が低抵抗状態（「セット状態」）にある場合に、その不揮発性記憶素子の一端を基準に他端に対して一定の負電圧をもつパルス（以下、「リセットパルス」ともいう。）を印加する（以下、「リセットする」ともいう。）と、その不揮発性記憶素子は、高抵抗状態（「リセット状態」）に遷移する。
【０００４】
このような特性を有する不揮発性記憶素子に対して、いま、セット状態に書き込みたいケースを想定する。もっとも単純な書き込み方法として、その不揮発性記憶素子の抵抗状態に拘わらず、その不揮発性記憶素子に対してセットパルスを印加することが考えられる。しかしながら、このような書き込み方法では、既にセット状態にある不揮発性記憶素子に対してセットパルスを印加するという多重書き込みが行われてしまう可能性がある。セット状態にある不揮発性記憶素子に対してセットパルスを印加したり、その逆に、リセット状態にある不揮発性記憶素子に対してリセットパルスを印加したりするという多重書き込みは、不揮発性記憶素子に対して不要なエネルギーを印加することによる消費電力の増大を引き起こすだけでなく、不揮発性記憶素子に対して電気的ストレスがかかることによる不揮発性記憶素子の特性劣化（書き換え回数の減少等）を引き起こしてしまう。
【０００５】
そこで、従来、このような多重書き込みを避ける技術が提案されている（例えば、特許文献１参照）。図１２は、従来の書き込み方法の手順を示すフローチャートである。ここでは、不揮発性記憶素子に対する書き込みに際して、まず、その不揮発性記憶素子の抵抗状態を読み出し（Ｓ１）、書き込む必要（つまり、抵抗状態を反転させる必要）があるか否かを判定し（Ｓ２）、書き込む必要がある場合にのみ（Ｓ２でＹｅｓ）、不揮発性記憶素子への書き込みを行う（Ｓ３）。たとえば、不揮発性記憶素子をセットする場合には、まず、その不揮発性記憶素子の抵抗状態を読み出し（Ｓ１）、読み出した結果に応じて、その不揮発性記憶素子がリセット状態にあるか否かを判断し（Ｓ２）、リセット状態にある場合にだけ（Ｓ２でＹｅｓ）、その不揮発性記憶素子にセットパルスを印加する（Ｓ３）。これにより、多重書き込みが回避される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０７−２２０４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の書き込み方法では、不揮発性記憶素子への書き込みのために、図１２のフローチャートから分かるように、読み出し回路、判定回路、及び、書き込み回路が必要とされる。そのために、従来の技術では、不揮発性記憶素子の書き込み回路の規模が大きくなり、消費電力が増大したり、回路が複雑化したりするという問題がある。
【０００８】
そこで、本発明は、このような問題に鑑みてなされたものであり、簡素で、かつ、高速に、自立的に多重書き込みを回避した書き込みをすることができる抵抗変化型不揮発性記憶素子の多値書き込み回路等を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶素子の多値書き込み回路の基本形態は、抵抗変化型の不揮発性記憶素子に対する書き込み回路であって、前記不揮発性記憶素子が高抵抗状態にある場合にだけ前記不揮発性記憶素子を低抵抗状態に遷移させるための電圧を前記不揮発性記憶素子に印加し、前記不揮発性記憶素子が低抵抗状態にある場合にだけ前記不揮発性記憶素子を高抵抗状態に遷移させるための電圧を前記不揮発性記憶素子に印加する。これにより、不揮発性記憶素子をセットする場合には、不揮発性記憶素子がリセット状態にある場合にだけセットパルスが印加され、一方、不揮発性記憶素子をリセットする場合には、不揮発性記憶素子がセット状態にある場合にだけリセットパルスが印加されるので、読み出し回路、判定回路、及び、書き込み回路等の回路を必要とすることなく、簡素で、かつ、高速に、多重書き込みを回避した書き込みが自動的（自立的）に行われる。
【００１０】
ここで、より詳しくは、前記不揮発性記憶素子の一端に接続され、前記不揮発性記憶素子が高抵抗状態及び低抵抗状態のいずれの抵抗状態にあるかに依存して前記一端に、前記抵抗状態を遷移させるための電圧を発生する電圧発生回路を備える。さらに詳しくは、前記電圧発生回路は、前記不揮発性記憶素子の抵抗状態を読み出して保持する保持部と、前記保持部で保持された抵抗状態に応じた電圧を前記不揮発性記憶素子の一端に印加する印加部とを有する。
【００１１】
このとき、前記保持部は、前記不揮発性記憶素子の高抵抗状態における抵抗値と低抵抗状態における抵抗値との間の抵抗値をもつ参照抵抗を有し、前記参照抵抗の抵抗値と前記不揮発性記憶素子の抵抗値との大小関係を前記抵抗状態として保持し、前記印加部は、前記保持部に保持された大小関係に応じて、第１電圧及び前記第１電圧よりも低い第２電圧のいずれかを前記不揮発性記憶素子の一端に印加するのが好ましい。これにより、不揮発性記憶素子をセットする場合には、不揮発性記憶素子の抵抗値が参照抵抗の抵抗値より大きい場合にだけセットパルスが印加され、一方、不揮発性記憶素子をリセットする場合には、不揮発性記憶素子の抵抗値が参照抵抗の抵抗値より小さい場合にだけリセットパルスが印加される。
【００１２】
また、さらに、前記不揮発性記憶素子の他端に接続され、前記不揮発性記憶素子を高抵抗状態及び低抵抗状態の一方に設定する場合に、第３電圧及び前記第３電圧よりも低い第４電圧のうちの一方を前記他端に印加し、前記不揮発性記憶素子を高抵抗状態及び低抵抗状態の他方に設定する場合に、前記第３電圧及び前記第４電圧のうちの他方を前記他端に印加するスイッチ部を備えるとしてもよい。これにより、スイッチ部との連動により、多重書き込みを回避した書き込みが行われる。
【００１３】
また、抵抗変化型の不揮発性記憶素子に対する書き込み回路であって、前記不揮発性記憶素子の一端に接続され、前記不揮発性記憶素子が高抵抗状態にある場合に前記一端に第１電圧を印加し、前記不揮発性記憶素子が低抵抗状態にある場合に前記一端に、前記第１電圧よりも低い第２電圧を印加する第１書き込み回路と、前記不揮発性記憶素子の他端に接続され、前記不揮発性記憶素子が高抵抗状態にある場合に前記他端に前記第２電圧を印加し、前記不揮発性記憶素子が低抵抗状態にある場合に前記他端に、前記第１電圧を印加する第２書き込み回路とを備え、前記不揮発性記憶素子は、前記一端に第１電圧が印加され、かつ、前記他端に第２電圧が印加された場合に、抵抗値が低抵抗化され、前記一端に第２電圧が印加され、かつ、前記他端に第１電圧が印加された場合に、抵抗値が高抵抗化される性質を有する構成としてもよい。これにより、２つの書き込み回路を用いて、多重書き込みを回避した書き込みが行われる。
【００１４】
また、上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶素子の多値書き込み回路の一形態は、抵抗変化型の不揮発性記憶素子を、第１抵抗値と前記第１抵抗値よりも大きな第２抵抗値との間の抵抗値に設定する多値書き込み回路であって、前記第１抵抗値をもつ参照抵抗を有し、前記不揮発性記憶素子の一端に接続され、前記不揮発性記憶素子が前記第１抵抗値よりも小さな抵抗値をもつ場合に、前記一端に第１電圧を印加し、前記不揮発性記憶素子が前記第１抵抗値よりも大きな抵抗値をもつ場合に、前記一端に前記第１電圧よりも低い第２電圧を印加する第１書き込み回路と、前記第２抵抗値をもつ参照抵抗を有し、前記不揮発性記憶素子の他端に接続され、前記不揮発性記憶素子が前記第２抵抗値よりも小さな抵抗値をもつ場合に、前記他端に前記第２電圧を印加し、前記不揮発性記憶素子が前記第２抵抗値よりも大きな抵抗値をもつ場合に、前記他端に前記第１電圧を印加する第２書き込み回路とを備え、前記不揮発性記憶素子は、前記一端に第１電圧が印加され、かつ、前記他端に第２電圧が印加された場合に、抵抗値が高抵抗化され、前記一端に第２電圧が印加され、かつ、前記他端に第１電圧が印加された場合に、抵抗値が低抵抗化される性質を有する構成としてもよい。これにより、２つの書き込み回路を用いて、不揮発性記憶素子の抵抗値を２つの参照抵抗値の間に設定できる多値書き込みが行われる。よって、２つの参照抵抗値を変更する回路を付加することで、一つの不揮発性記憶素子の抵抗値を３以上の多値のいずれかに設定することが可能になり、一つのメモリセルで多値を記憶でき、メモリセルあたりのメモリ容量が増大される。
【００１５】
また、上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶素子の多値書き込み回路の一形態は、抵抗変化型の不揮発性記憶素子を、第１抵抗値と前記第１抵抗値よりも大きな第２抵抗値との間の抵抗値に設定する多値書き込み回路であって、前記不揮発性記憶素子の一端に接続され、前記不揮発性記憶素子が前記第１抵抗値よりも小さな抵抗値をもつ場合に、第１電圧を前記一端に印加するとともに出力端子から出力し、前記不揮発性記憶素子が前記第１抵抗値よりも大きな抵抗値をもつ場合に、前記第１電圧よりも低い第２電圧を前記一端に印加するとともに出力端子から出力する第１書き込み回路と、前記不揮発性記憶素子が前記第２抵抗値よりも小さな抵抗値をもつ場合に、前記第２電圧を出力端子から出力し、前記不揮発性記憶素子が前記第２抵抗値よりも大きな抵抗値をもつ場合に、前記第１電圧を出力端子から出力する第２書き込み回路と、前記不揮発性記憶素子の他端に接続された少なくとも２つのスイッチ素子とを備え、前記２つのスイッチ素子の一つは、前記第１書き込み回路の出力端子から前記第１電圧が出力されたときに、前記第２電圧を前記他端に印加し、前記２つのスイッチ素子の他の一つは、前記第２書き込み回路の出力端子から前記第１電圧が出力されたときに、前記第１電圧を前記他端に印加し、前記不揮発性記憶素子は、前記一端に第１電圧が印加され、かつ、前記他端に第２電圧が印加された場合に、抵抗値が高抵抗化され、前記一端に第２電圧が印加され、かつ、前記他端に第１電圧が印加された場合に、抵抗値が低抵抗化される性質を有する構成としてもよい。これにより、２つの書き込み回路を用いて、不揮発性記憶素子の抵抗値を２つの参照抵抗値の間に設定できる多値書き込みが行われる。よって、２つの参照抵抗値を変更する回路を付加することで、一つの不揮発性記憶素子の抵抗値を３以上の多値のいずれかに設定することが可能になり、一つのメモリセルで多値を記憶でき、メモリセルあたりのメモリ容量が増大される。
【００１６】
なお、本発明は、以上のような抵抗変化型不揮発性記憶素子の書き込み回路及び多値書き込み回路として実現できるだけでなく、これらの書き込み回路及び多値書き込み回路による書き込み手順を行う、あるいは、書き込み手順を制御する書き込み回路の駆動方法として実現してもよい。
【発明の効果】
【００１７】
本発明に係る抵抗変化型不揮発性記憶素子の書き込み回路等によれば、簡素で、かつ、高速に、自立的に多重書き込みを回避した書き込みをすることができる抵抗変化型不揮発性記憶素子の書き込み回路等が実現される。
【００１８】
よって、大容量、高速動作及び低消費電力の不揮発性メモリが必要とされる電子機器が普及してきた今日における本発明の実用的価値は極めて高い。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態における抵抗変化型不揮発性記憶素子の書き込み回路の回路図
【図２Ａ】同書き込み回路が備える電圧発生回路の動作（第１のステップ；イコライズ）を示す図
【図２Ｂ】同電圧発生回路の動作（第２のステップ；増幅）を示す図
【図２Ｃ】同電圧発生回路の動作（第３のステップ；書き込み）を示す図
【図３Ａ】大きな電力の電圧を発生し得る電圧発生回路の一例を示す回路図
【図３Ｂ】大きな電力の電圧を発生し得る電圧発生回路の他の一例を示す回路図
【図４】本発明の変形例１における電圧差動センス方式の電圧発生回路の回路図
【図５】同電圧発生回路の動作を示すタイミングチャート
【図６】本発明の変形例２における電流差動センス方式の別の電圧発生回路の回路図
【図７】同電圧発生回路の動作を示すタイミングチャート
【図８】本発明の応用例１における書き込み回路の回路図
【図９Ａ】一般的な抵抗変化素子の抵抗変化特性を示す図
【図９Ｂ】本発明の応用例２における書き込み回路の駆動方法を示すフローチャート
【図９Ｃ】同書き込み回路の駆動方法における書き込み時間の変化を示す図
【図１０】本発明の応用例３における多値書き込み回路のブロック図
【図１１】本発明の応用例４における多値書き込み回路を説明する図
【図１２】従来の書き込み方法の手順を示すフローチャート
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される回路要素、接続形態、トランジスタの型、動作手順等は、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
【００２１】
図１は、本発明の実施の形態における抵抗変化型不揮発性記憶素子の書き込み回路の回路図である。なお、本図では、抵抗変化型不揮発性記憶素子として、抵抗変化素子２が用いられているが、抵抗値が変化する不揮発性記憶素子であれば、他のタイプの不揮発性記憶素子（例えば、相変化メモリ（ＰＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）等）であってもよい。また、本実施の形態では、抵抗変化素子２は、図示された接続状態において、下側端子を基準に上側端子にＨｉｇｈ電圧（例えば、電圧Ｖｄｄ）が印加されると低抵抗状態に遷移し（セットされ）、一方、上側端子を基準に下側端子にＨｉｇｈ電圧（例えば、電圧Ｖｄｄ）が印加されると高抵抗状態に遷移する（リセットされる）特性を有するとする。
【００２２】
この書き込み回路１は、抵抗変化型の不揮発性記憶素子（ここでは、抵抗変化素子２）に対する書き込み回路であって、抵抗変化素子２が高抵抗状態（リセット状態）にある場合にだけ抵抗変化素子２を低抵抗状態に遷移させるための電圧を抵抗変化素子２に印加（セット）し、抵抗変化素子２が低抵抗状態（セット状態）にある場合にだけ抵抗変化素子２を高抵抗状態に遷移させるための電圧を抵抗変化素子２に印加（リセット）する機能を有する。
【００２３】
具体的には、この書き込み回路１は、電圧発生回路２５と、スイッチ部４０とを備える。電圧発生回路２５は、抵抗変化素子２の一端（図示における上側端子）に接続され、抵抗変化素子２が高抵抗状態及び低抵抗状態のいずれの抵抗状態にあるかに依存して、その一端（上側端子）に、抵抗状態を遷移させるための電圧を発生する。ここでは、電圧発生回路２５は、抵抗変化素子２が高抵抗状態にある場合に、Ｈｉｇｈ電圧（例えば、電圧Ｖｄｄ）を抵抗変化素子２の一端（上側端子）に印加し、一方、抵抗変化素子２が低抵抗状態にある場合に、Ｌｏｗ電圧（例えば、ＧＮＤ電位）を抵抗変化素子２の一端（上側端子）に印加する。
【００２４】
また、スイッチ部４０は、抵抗変化素子２の他端（図示における下側端子）に接続され、抵抗変化素子２を高抵抗状態及び低抵抗状態の一方に設定する場合に、第３電圧（ここでは、Ｈｉｇｈ電圧）及び第３電圧よりも低い第４電圧（ここでは、Ｌｏｗ電圧）のうちの一方を他端（下側端子）に印加し、抵抗変化素子２を高抵抗状態及び低抵抗状態の他方に設定する場合に、第３電圧（Ｈｉｇｈ電圧）及び第４電圧（Ｌｏｗ電圧）のうちの他方を他端に印加する。具体的には、スイッチ部４０は、直列に接続された、電圧Ｖｄｄ用の電源４１とスイッチ４２とから構成され、スイッチ４２により、図示されていない制御回路からの制御の下で、抵抗変化素子２を低抵抗状態に設定（セット）する場合に、Ｌｏｗ電圧を抵抗変化素子２の他端（下側端子）に印加し、抵抗変化素子２を高抵抗状態に設定（リセット）する場合に、Ｈｉｇｈ電圧を抵抗変化素子２の他端（下側端子）に印加する。
【００２５】
このような構成により、本実施の形態における書き込み回路１によれば、以下の動作が行われる。
【００２６】
（１）抵抗変化素子２を低抵抗状態に設定（セット）する場合
抵抗変化素子２の下側端子は、上述したスイッチ部４０により、Ｌｏｗ電位（ＧＮＤ）に固定される。
【００２７】
一方、抵抗変化素子２の上側端子には、上述した電圧発生回路２５により、抵抗変化素子２が高抵抗状態にある場合には、Ｈｉｇｈ電圧が印加され、抵抗変化素子２が低抵抗状態にある場合には、Ｌｏｗ電圧が印加される。
【００２８】
この結果、抵抗変化素子２が高抵抗状態（リセット状態）にある場合にだけ、抵抗変化素子２の両端に電圧（ここでは、下側端子を基準に上側端子にＨｉｇｈ電圧）が印加され、その結果、抵抗変化素子２が高抵抗状態から低抵抗状態に遷移する（セットされる）。つまり、抵抗変化素子２が既に低抵抗状態にある場合には、抵抗変化素子２の両端には電圧が印加されず、多重書き込みが回避される。
【００２９】
（２）抵抗変化素子２を高抵抗状態に設定（リセット）する場合
抵抗変化素子２の下側端子は、上述したスイッチ部４０により、Ｈｉｇｈ電位（電圧Ｖｄｄ）に固定される。
【００３０】
一方、抵抗変化素子２の上側端子には、上述した電圧発生回路２５により、抵抗変化素子２が高抵抗状態にある場合には、Ｈｉｇｈ電圧が印加され、抵抗変化素子２が低抵抗状態にある場合には、Ｌｏｗ電圧が印加される。
【００３１】
この結果、抵抗変化素子２が低抵抗状態（セット状態）にある場合にだけ、抵抗変化素子２の両端に電圧（ここでは、上側端子を基準に下側端子にＨｉｇｈ電圧）が印加され、その結果、抵抗変化素子２が低抵抗状態から高抵抗状態に遷移する（リセットされる）。つまり、抵抗変化素子２が既に高抵抗状態にある場合には、抵抗変化素子２の両端には電圧が印加されず、多重書き込みが回避される。
【００３２】
以下、このような書き込み回路１を構成する電圧発生回路２５について、より詳しく説明する。
【００３３】
電圧発生回路２５は、図１に示されるように、抵抗変化素子２の抵抗状態を読み出して保持する保持部１０と、保持部１０で保持された抵抗状態に応じた電圧を抵抗変化素子２の一端（上側端）に印加する印加部３０とを有するセンスアンプである。
【００３４】
保持部１０は、抵抗変化素子２の高抵抗状態における抵抗値と低抵抗状態における抵抗値との間の抵抗値をもつ参照抵抗２１を有し、参照抵抗２１の抵抗値と抵抗変化素子２の抵抗値との大小関係を抵抗変化素子２の抵抗状態として保持するラッチ回路である。この保持部１０は、参照抵抗２１に加えて、ＳＲＡＭを構成するトランジスタ（ＮＭＯＳトランジスタ１１、１３〜１５、１７〜２０、ＰＭＯＳトランジスタ１２及び１６）から構成される。
【００３５】
ＰＭＯＳトランジスタ１２のソースは電源電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタ１２のドレインはＮＭＯＳトランジスタ１３のドレインと接続され、ＮＭＯＳトランジスタ１３のソースはＮＭＯＳトランジスタ１４及び１１のドレインと接続され、ＮＭＯＳトランジスタ１４のソースはＮＭＯＳトランジスタ１９のドレインと接続され、ＮＭＯＳトランジスタ１９のソースはＧＮＤに接続されている。同様に、ＰＭＯＳトランジスタ１６のソースは電源電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタ１６のドレインはＮＭＯＳトランジスタ１７のドレインと接続され、ＮＭＯＳトランジスタ１７のソースはＮＭＯＳトランジスタ１８及び２０のドレインと接続され、ＮＭＯＳトランジスタ１８のソースはＮＭＯＳトランジスタ１９のドレインと接続されている。
【００３６】
ＰＭＯＳトランジスタ１２のゲートと、ＮＭＯＳトランジスタ１３及び１４のゲートと、ＮＭＯＳトランジスタ１５の一端と、ＰＭＯＳトランジスタ１６のドレインとは相互に接続されている。同様に、ＰＭＯＳトランジスタ１６のゲートと、ＮＭＯＳトランジスタ１７及び１８のゲートと、ＮＭＯＳトランジスタ１５の他端と、ＰＭＯＳトランジスタ１２のドレインとは相互に接続されている。
【００３７】
ＮＭＯＳトランジスタ１１のソースは、抵抗変化素子２の一端（上側端子）及びＰＭＯＳトランジスタ３１のドレインに接続されている。同様に、ＮＭＯＳトランジスタ２０のソースは、参照抵抗２１の一端（上側端子）及びＰＭＯＳトランジスタ３２のドレインに接続されている。参照抵抗２１の他端（下側端子）はＧＮＤに接続されている。
【００３８】
なお、ＮＭＯＳトランジスタ１１のゲート及びＮＭＯＳトランジスタ２０のゲートには、図示されていない制御回路から制御信号ｗｌが送られてくる。また、ＮＭＯＳトランジスタ１９のゲートには、図示されていない制御回路から制御信号ｒｅが送られてくる。
【００３９】
印加部３０は、保持部１０に保持された状態（抵抗変化素子２の抵抗値と参照抵抗２１の抵抗値との大小関係）に応じて、第１電圧及び第１電圧よりも低い第２電圧のいずれかを抵抗変化素子２の一端（上側端子）に印加する回路であり、ここでは、抵抗変化素子２が高抵抗状態にある場合に、抵抗変化素子２の上側端子にＨｉｇｈ電圧を印加し、抵抗変化素子２が低抵抗状態にある場合に、抵抗変化素子２の上側端子にＬｏｗ電圧を印加するためのトランジスタ（ＰＭＯＳトランジスタ３１及び３２）から構成される。
【００４０】
以上のように構成された本実施の形態における電圧発生回路２５の動作について、図２Ａ〜図２Ｃを用いて説明する。この電圧発生回路２５は、抵抗変化素子２の書き込み内容（セットするか、リセットするか）及び抵抗変化素子２の現在の抵抗状態に依存することなく、常に、図２Ａ〜図２Ｃに示される３つのステップで書き込み動作を行う。
【００４１】
まず、第１のステップとして、図２Ａのタイミングチャートにおけるタイミング１に示されるように、制御信号ｗｌと制御信号ｒｅと制御信号ｓｅと制御信号ｗｅ＿ｉｎｖとがＨｉｇｈ（例えば、電圧Ｖｄｄ）となる。この状態では、印加部３０（ＰＭＯＳトランジスタ３１及び３２）がＯＦＦになるとともに、保持部１０を構成する全てのトランジスタがＯＮする。このとき、ＮＭＯＳトランジスタ１５がＯＮすることから、ＮＭＯＳトランジスタ１４及びＮＭＯＳトランジスタ１８のゲートが同電位となり、その結果、ＮＭＯＳトランジスタ１４及びＮＭＯＳトランジスタ１８のドレインが同電位と（イコライズされた状態）なる。そして、ＮＭＯＳトランジスタ１１及び２０がＯＮしているので、抵抗変化素子２及び参照抵抗２１の上側端子には同電位の電圧が印加される。その結果、抵抗変化素子２の抵抗値Ｒｍ及び参照抵抗２１の抵抗値Ｒｒｅｆに依存して、抵抗変化素子２及び参照抵抗２１のそれぞれに、電流Ｉｍ及びＩｒｅｆが流れる。たとえば、Ｒｍ＞Ｒｒｅｆの場合には、Ｉｒｅｆ＞Ｉｍとなる。なお、この第１のステップでは、図１におけるスイッチ部４０では、スイッチ４２はＧＮＤ接続となる。
【００４２】
次に、第２のステップとして、図２Ｂのタイミングチャートにおけるタイミング２に示されるように、Ｈｉｇｈになっていた制御信号ｓｅだけがＬｏｗ（例えば、ＧＮＤ）になる。この状態では、印加部３０（ＰＭＯＳトランジスタ３１及び３２）がＯＦＦのままであり、保持部１０では、正帰還（増幅）が起こり、ＳＲＡＭ（ラッチ回路）として、抵抗変化素子２と参照抵抗２１の抵抗の大小関係を保持する。たとえば、Ｒｍ＞Ｒｒｅｆ（つまり、Ｉｒｅｆ＞Ｉｍ）である場合には、ノードｖｏｕｔ＿ｌｅｆｔ（ＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１３との接続点）の電位が電圧Ｖｄｄに近づき、一方、ノードｖｏｕｔ＿ｒｉｇｈｔ（ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７との接続点）の電位がＧＮＤに近づく。なお、この第２のステップでは、図１におけるスイッチ部４０では、スイッチ４２はＧＮＤ接続となる。
【００４３】
最後に、第３のステップとして、図２Ｃのタイミングチャートにおけるタイミング４に示されるように、制御信号ｗｌがＬｏｗになっている状態で、Ｈｉｇｈになっていた制御信号ｗｅ＿ｉｎｖがＬｏｗになる。その結果、ＮＭＯＳトランジスタ１１及び２０がＯＦＦであることから、保持部１０では、保持状態が維持されるとともに、ＰＭＯＳトランジスタ３１及び３２がＯＮになることから、印加部３０では、ノードｖｏｕｔ＿ｌｅｆｔの電位が抵抗変化素子２の上側端子に印加されるとともに、ノードｖｏｕｔ＿ｒｉｇｈｔの電位が参照抵抗２１の上側端子に印加される（つまり、書き込みが行われる）。たとえば、Ｒｍ＞Ｒｒｅｆ（つまり、Ｉｒｅｆ＞Ｉｍ）である場合には、抵抗変化素子２の上側端子にはＨｉｇｈ電圧が印加されるとともに、参照抵抗２１の上側端子にはＬｏｗ電圧が印加される。一方、Ｒｍ＜Ｒｒｅｆ（つまり、Ｉｒｅｆ＜Ｉｍ）である場合には、抵抗変化素子２の上側端子にはＬｏｗ電圧が印加されるとともに、参照抵抗２１の上側端子にはＨｉｇｈ電圧が印加される。なお、この第３のステップでは、図１におけるスイッチ部４０では、スイッチ４２は、セット時にはＧＮＤ接続に、一方、リセット時には電圧Ｖｄｄ接続に、切り替える。
【００４４】
以上のように、本実施の形態における電圧発生回路２５によれば、抵抗変化素子２の上側端子には、抵抗変化素子２が高抵抗状態にある場合にＨｉｇｈ電圧が印加され、抵抗変化素子２が低抵抗状態にある場合にＬｏｗ電圧が印加される。よって、このような電圧発生回路２５とスイッチ部４０との組み合わせにより、抵抗変化素子２を低抵抗状態に設定（セット）する場合には、抵抗変化素子２が高抵抗状態にあるときにだけ抵抗変化素子２の両端に電圧（ここでは、下側端子を基準に上側端子にＨｉｇｈ電圧）が印加され、その結果、抵抗変化素子２が高抵抗状態から低抵抗状態に遷移する。一方、抵抗変化素子２を高抵抗状態に設定（リセット）する場合には、抵抗変化素子２が低抵抗状態にある場合にだけ抵抗変化素子２の両端に電圧（ここでは、上側端子を基準に下側端子にＨｉｇｈ電圧）が印加され、その結果、抵抗変化素子２が低抵抗状態から高抵抗状態に遷移する。よって、抵抗変化素子２への多重書き込みが自動的（自立的）に回避される。
【００４５】
なお、上記第３のステップ（書き込み）において、大きな電力を必要とする場合には、図３Ａに示される印加部３０ａのように、ＰＭＯＳトランジスタ３１及び３２のソースに、それぞれ、バッファアンプ（ここでは、一段のインバータ）３３及び３４を追加して接続してもよいし、図３Ｂに示される印加部３０ｂのように、ＰＭＯＳトランジスタ３１及び３２のソースに、それぞれ、バッファアンプ（ここでは、２段のインバータ）３５及び３６を追加して接続してもよい。これにより、より大きな電流で抵抗変化素子２への書き込みが行われる。
【００４６】
次に、本実施の形態の変形例及び本発明に係る書き込み回路の応用例を説明する。
【００４７】
（変形例１）
まず、変形例１に係る書き込み回路を説明する。
【００４８】
書き込みの対象となる抵抗変化素子の抵抗値のセンス方式としては、図１に示される書き込み回路１のように、抵抗変化素子２を流れる電流Ｉｍと参照抵抗２１を流れる電流Ｉｒｅｆとの差を検出する電流差動センス方式に限定されるものではなく、電圧差動センス方式であってもよい。
【００４９】
図４は、本発明に係る電圧差動センス方式の電圧発生回路２５ａの回路図である。この電圧発生回路２５ａは、抵抗変化素子２の抵抗状態を読み出して保持する保持部１０ａと、その保持部１０ａで保持された抵抗状態に応じた電圧を抵抗変化素子２の一端（上側端子）に印加する印加部３０ｃとを有する。
【００５０】
保持部１０ａは、抵抗変化素子２の高抵抗状態における抵抗値と低抵抗状態における抵抗値との間の抵抗値Ｒｒｅｆをもつ参照抵抗１２１を有し、参照抵抗１２１の抵抗値Ｒｒｅｆと抵抗変化素子２の抵抗値Ｒｍとの大小関係を電圧差動でセンスし、センスした大小関係を抵抗変化素子２の抵抗状態として保持するラッチ回路である。この保持部１０ａは、参照抵抗１２１に加えて、ＳＲＡＭを構成するトランジスタ（ＮＭＯＳトランジスタ１０５〜１０７、ＰＭＯＳトランジスタ１０１〜１０４及び１０８）から構成される。なお、図中の容量Ｃｏｕｔ及びＣｉｎは寄生容量である。
【００５１】
印加部３０ｃは、保持部１０ａに保持された状態（抵抗変化素子２の抵抗値Ｒｍと参照抵抗２１の抵抗値Ｒｒｅｆとの大小関係）に応じて、第１電圧及び第１電圧よりも低い第２電圧のいずれかを抵抗変化素子２の一端（上側端子）に印加する回路である。具体的には、この印加部３０ｃは、図１における印加部３０と同様に、抵抗変化素子２が高抵抗状態にある場合に抵抗変化素子２の上側端子にＨｉｇｈ電圧を印加し、一方、抵抗変化素子２が低抵抗状態にある場合に抵抗変化素子２の上側端子にＬｏｗ電圧を印加するためのトランジスタ（ＮＭＯＳトランジスタ１０９〜１１２）から構成される。
【００５２】
なお、この電圧発生回路２５ａでは、抵抗変化素子２及び参照抵抗１２１と直列に、それぞれ、ＮＭＯＳトランジスタ１２３及び１２４が接続され、いわゆる１Ｔ１Ｒのメモリセルが備えられている。また、図示されていない制御回路から、ＮＭＯＳトランジスタ１０９及び１１０のゲートに制御信号ｒｗが送られ、ＮＭＯＳトランジスタ１１１及び１１２のゲートに制御信号ｓｅ＿ｃｏｎｔｒｏｌが送られ、ＮＭＯＳトランジスタ１０７のゲートに制御信号ｓｅが送られ、ＮＭＯＳトランジスタ１２３及び１２４に制御信号ＷＬが送られてくる。また、抵抗変化素子２及び参照抵抗１２１の上側端子での電圧をそれぞれＶｉｎ及びＶｉｎ＿ｒｅｆと表記し、保持部１０ａの出力端子（ＰＭＯＳトランジスタ１０３及び１０４それぞれのドレイン）での電圧をそれぞれＶｏｕｔ及びＶｏｕｔ＿ｒｅｆと表記し、抵抗変化素子２及び参照抵抗１２１の下側端子（より正確には、ＮＭＯＳトランジスタ１２３及び１２４の下側端子）をＳＬと呼ぶ。
【００５３】
図５は、この電圧発生回路２５ａの動作を示すタイミングチャートである。ここでは、抵抗変化素子２を低抵抗状態にする書き込み（図中の「ｓｅｔ」）、抵抗変化素子２を高抵抗状態にする書き込み（図中の「ｒｅｓｅｔ」）、及び、抵抗変化素子２からの読み出し（図中の「ｒｅａｄ」）の３つのケースについて、動作タイミングが示されている。
【００５４】
まず、第１のステップ（図中の「Ｅｑｕａｌｉｚａｔｉｏｎ」）では、制御信号ｒｗがＨｉｇｈで、かつ、端子ＳＬに一定電位が印加された状態で、制御信号ＷＬがＬｏｗからＨｉｇｈになることで、保持部１０ａの２つの容量Ｃｉｎへの充電が開始される。つまり、左側の端子ＳＬからの電流がＮＭＯＳトランジスタ１２３、抵抗変化素子２及びＮＭＯＳトランジスタ１０９を介して、ＰＭＯＳトランジスタ１０１のゲートに接続された容量Ｃｉｎに充電されていき、その結果、電圧Ｖｉｎの波形は、図５のＶｉｎに示されるような立ち上がり波形となる。同様に、右側の端子ＳＬからの電流がＮＭＯＳトランジスタ１２４、参照抵抗１２１及びＮＭＯＳトランジスタ１１０を介して、ＰＭＯＳトランジスタ１０２のゲートに接続された容量Ｃｉｎに充電されていき、その結果、電圧Ｖｉｎ＿ｒｅｆの波形は、図５のＶｉｎ＿ｒｅｆに示されるような立ち上がり波形となる。
【００５５】
次に、第２のステップ（図中の「ａｍｐｌｉｆｉｃａｔｉｏｎ」）では、低抵抗状態への書き込み（「ｓｅｔ」）、高抵抗状態への書き込み（「ｒｅｓｅｔ」）、及び、読み出し（「ｒｅａｄ」）のいずれを行うかに応じて、図示されるように、各種制御信号及び端子ＳＬに所定の電圧が与えられる。ただし、いずれの動作であっても、出力端子での電圧Ｖｏｕｔ及びＶｏｕｔ＿ｒｅｆには、それぞれ、入力電圧Ｖｉｎ及びＶｉｎ＿ｒｅｆの差異を増幅したような電圧レベルが出力される。たとえば、いま、抵抗変化素子２の抵抗値が参照抵抗１２１の抵抗値よりも小さい場合には、左側の容量Ｃｉｎに流れ込む電流が右側の容量Ｃｉｎに流れ込む電流よりも大きくなるので、入力電圧Ｖｉｎは、図５に示されるように、入力電圧Ｖｉｎ＿ｒｅｆよりも波高が高くなる。その結果、ＰＭＯＳトランジスタ１０２のドレイン電流がＰＭＯＳトランジスタ１０１のドレイン電流よりも大きくなり、ＰＭＯＳトランジスタ１０４とＮＭＯＳトランジスタ１０６との接続点（つまり、電圧Ｖｏｕｔ＿ｒｅｆ）の電位が上昇し、一方、ＰＭＯＳトランジスタ１０３とＮＭＯＳトランジスタ１０５との接続点（つまり、電圧Ｖｏｕｔ）の電位が下降する正帰還が働く。
【００５６】
このように、２つの出力端子の電圧Ｖｏｕｔ及びＶｏｕｔ＿ｒｅｆは、抵抗変化素子２の抵抗値Ｒｍと参照抵抗１２１の抵抗値Ｒｒｅｆとの大小関係に依存して定まる電圧（ここでは、Ｒｍ＞Ｒｒｅｆの場合には、Ｖｏｕｔ＝Ｖｄｄ、かつ、Ｖｏｕｔ＿ｒｅｆ＝ＧＮＤ、一方、Ｒｍ＜Ｒｒｅｆの場合には、Ｖｏｕｔ＝ＧＮＤ、かつ、Ｖｏｕｔ＿ｒｅｆ＝Ｖｄｄ）となる。よって、このような電圧（Ｖｏｕｔ又はＶｏｕｔ＿ｒｅｆ）を、抵抗変化素子２への書き込みの際に抵抗変化素子２の一端に印加する電圧として利用する（例えば、制御信号ｓｅ＿ｃｏｎｔｒｏｌをＨｉｇｈにすることで電圧Ｖｏｕｔを抵抗変化素子２の上側端子に印加する）ことで、上記実施の形態における書き込み回路１（あるいは、電圧発生回路２５）と同様の機能をもつ電圧差動センス方式の書き込み回路、つまり、多重書き込みを自動的（自立的）に回避できる書き込み回路が実現される。
【００５７】
なお、図５における第３のステップ（図中の「Ｒｅｓｅｔ」）は、この電圧発生回路２５ａの初期状態（書き込みでも読み出しでもない状態）を示している。
【００５８】
（変形例２）
次に、変形例２に係る書き込み回路を説明する。
【００５９】
本発明に係る書き込み回路に用いられる電流差動センス方式の電圧発生回路としては、図１に示される電圧発生回路２５に限られず、他の回路で構成されてもよい。
【００６０】
図６は、電流差動センス方式の別の電圧発生回路２５ｂの回路図である。この電圧発生回路２５ｂは、抵抗変化素子２の抵抗状態を読み出して保持する保持部としての機能と、その保持部で保持された抵抗状態に応じた電圧を抵抗変化素子２の一端（上側端）に印加する印加部としての機能とを有する。ただし、本変形例では、保持部と印加部とが明確に分離されるのではなく、同一のトランジスタによって保持部と印加部とが構成されている。
【００６１】
つまり、この電圧発生回路２５ｂは、抵抗変化素子２の高抵抗状態における抵抗値と低抵抗状態における抵抗値との間の抵抗値をもつ参照抵抗２２１を有し、参照抵抗２２１の抵抗値と抵抗変化素子２の抵抗値との大小関係を電流差動（電流Ｉｒｅｆと電流Ｉｄａｔａとの差）でセンスし、センスした大小関係を抵抗変化素子２の抵抗状態として保持するとともに、保持された状態に応じて、第１電圧及び第１電圧よりも低い第２電圧のいずれかを抵抗変化素子２の一端（上側端子）に印加する。そのために、この電圧発生回路２５ｂは、参照抵抗１２１に加えて、ＳＲＡＭを構成するトランジスタ（ＮＭＯＳトランジスタ２０３〜２０８、２１１及び２１２、ＰＭＯＳトランジスタ２０１、２０２、２０９及び２１０）から構成される。
【００６２】
なお、この電圧発生回路２５ｂでは、抵抗変化素子２及び参照抵抗２２１と直列に、それぞれ、ＮＭＯＳトランジスタ２２３及び２２４が接続され、いわゆる１Ｔ１Ｒのメモリセルが備えられている。また、図示されていない制御回路から、４つのトランジスタ（ＰＭＯＳトランジスタ２０９及び２１０、ＮＭＯＳトランジスタ２１１及び２１２）のゲートに制御信号ＯＰＥが送られ、ＮＭＯＳトランジスタ２０７のゲートに制御信号ＳＥが送られ、ＮＭＯＳトランジスタ２０８のゲートに制御信号ＲＥが送られ、ＮＭＯＳトランジスタ２２３及び２２４に制御信号ＷＬが送られてくる。また、２つの出力端子（ＰＭＯＳトランジスタ２０１及び２０２それぞれのドレイン）での電圧をそれぞれＶｏｕｔ及びＶｏｕｔ＿ｒｅｆと表記し、抵抗変化素子２及び参照抵抗２２１の下側端子（より正確には、ＮＭＯＳトランジスタ２２３及び２２４の下側端子）をＳＬと呼ぶ。なお、制御信号ＯＰＥは、ＮＭＯＳトランジスタ２０３及び２０４を、ＳＲＡＭ（つまり、ラッチ回路）の一部分として機能させるか、抵抗変化素子２及び参照抵抗２２１への書き込み（ドライバ）として機能させるかを切り替えるための制御信号である。
【００６３】
図７は、この電圧発生回路２５ｂの動作を示すタイミングチャートである。ここでは、抵抗変化素子２を低抵抗状態にする書き込み（図中の「ｓｅｔ」）、抵抗変化素子２を高抵抗状態にする書き込み（図中の「ｒｅｓｅｔ」）、及び、抵抗変化素子２からの読み出し（図中の「ｒｅａｄ」）の３つのケースについて、動作タイミングが示されている。
【００６４】
まず、第１のステップ（図中の「プリチャージ」）では、制御信号ＷＬがＨｉｇｈで、かつ、端子ＳＬに一定電位が印加された状態で、制御信号ＳＥ、ＲＥ及びＯＰＥがＨｉｇｈになっているので、電圧発生回路２５ｂは、ＳＲＡＭとして機能し、抵抗変化素子２及び参照抵抗２２１には、それぞれ、その抵抗値の大小に依存した電流Ｉｄａｔａ及びＩｒｅｆが流れる（つまり、プリチャージされる）。
【００６５】
次に、第２のステップ（図中の「増幅」）では、低抵抗状態への書き込み（「ｓｅｔ」）、高抵抗状態への書き込み（「ｒｅｓｅｔ」）、及び、読み出し（「ｒｅａｄ」）のいずれを行うかに応じて、図示されるように、各種制御信号及び端子ＳＬに所定の電圧が与えられる。いずれの動作であっても、このステップでは、正帰還による増幅が行われ、抵抗変化素子２の上側端子には、抵抗変化素子２の抵抗値Ｒｍと参照抵抗１２１の抵抗値Ｒｒｅｆとの大小関係に依存して定まる電圧（ここでは、Ｒｍ＞Ｒｒｅｆの場合には、電圧Ｖｄｄ、一方、Ｒｍ＜Ｒｒｅｆの場合には、ＧＮＤ電位）が印加される。
【００６６】
なお、書き込みを行う場合には（図中の「ｗｒｉｔｅ」）、制御信号ＯＰＥがＬｏｗとなり、その結果、ＮＭＯＳトランジスタ２０３及び２０４のゲートには電圧Ｖｄｄが印加され、ＮＭＯＳトランジスタ２０３及び２０４は、それぞれ、抵抗変化素子２及び参照抵抗２２１への書き込み（つまり、電流増幅）を行うドライバとして機能する。
【００６７】
以上のように、本変形例における電圧発生回路２５ｂによれば、抵抗変化素子２の上側端子には、抵抗変化素子２が高抵抗状態にある場合には、Ｈｉｇｈ電圧が印加され、抵抗変化素子２が低抵抗状態にある場合には、Ｌｏｗ電圧が印加される。よって、抵抗変化素子２を低抵抗状態に設定（セット）する場合には、抵抗変化素子２が高抵抗状態（リセット状態）にあるときにだけ、抵抗変化素子２の両端に電圧（ここでは、下側端子を基準に上側端子にＨｉｇｈ電圧）が印加され、その結果、抵抗変化素子２が高抵抗状態から低抵抗状態に遷移する。一方、抵抗変化素子２を高抵抗状態に設定（リセット）する場合には、抵抗変化素子２が低抵抗状態（セット状態）にある場合にだけ、抵抗変化素子２の両端に電圧（ここでは、上側端子を基準に下側端子にＨｉｇｈ電圧）が印加され、その結果、抵抗変化素子２が低抵抗状態から高抵抗状態に遷移する。よって、抵抗変化素子２への多重書き込みが自動的（自立的）に回避される。
【００６８】
なお、図７における第３のステップ（図中の「リセット」）は、この電圧発生回路２５ｂの初期状態（書き込みでも読み出しでもない状態）を示している。
【００６９】
（応用例１）
次に、本発明に係る書き込み回路の応用例１を説明する。
【００７０】
図８は、２つの電圧発生回路を用いて多重書き込みを自動的（自立的）に回避する応用例１に係る書き込み回路の回路図である。この書き込み回路は、抵抗変化素子２の上側端子に出力端子が接続された第１書き込み回路（書き込み回路１）と、抵抗変化素子２の下側端子に出力端子が接続された第２書き込み回路（書き込み回路１ａ）とを備える。
【００７１】
第１書き込み回路（書き込み回路１）は、抵抗変化素子２が高抵抗状態にある場合に抵抗変化素子２の上側端子に第１電圧（Ｈｉｇｈ電圧）を印加し、一方、抵抗変化素子２が低抵抗状態にある場合に抵抗変化素子２の上側端子に第１電圧よりも低い第２電圧（Ｌｏｗ電圧）を印加する。
【００７２】
第２書き込み回路（書き込み回路１ａ）は、抵抗変化素子２が高抵抗状態にある場合に抵抗変化素子２の下側端子に第２電圧（Ｌｏｗ電圧）を印加し、一方、抵抗変化素子２が低抵抗状態にある場合に抵抗変化素子２の下側端子に第１電圧（Ｈｉｇｈ電圧）を印加する。
【００７３】
なお、抵抗変化素子２は、抵抗変化素子２の上側端子に第１電圧（Ｈｉｇｈ電圧）が印加され、かつ、抵抗変化素子２の下側端子に第２電圧（Ｌｏｗ電圧）が印加された場合に、抵抗値が低抵抗化され、抵抗変化素子２の上側端子に第２電圧（Ｌｏｗ電圧）が印加され、かつ、抵抗変化素子２の下側端子に第１電圧（Ｈｉｇｈ電圧）が印加された場合に、抵抗値が高抵抗化される性質を有する点は、上記実施の形態と同じである。
【００７４】
以下、２つの書き込み回路１及び１ａをより詳しく説明する。
【００７５】
右側の書き込み回路１における電圧発生回路２５は、図１に示されるものと同一である。この電圧発生回路２５からの出力電圧Ｖｏｕｔ１は、スイッチ４５を介して、抵抗変化素子２の一端（上側端子）に印加される。
【００７６】
一方、左側の電圧発生回路３２５は、基本的には、右側の電圧発生回路２５と同様の電流差動センス方式のラッチ回路であるが、電圧発生回路２５と反対の論理で出力電圧Ｖｏｕｔ１ａを出力するように、内部回路が接続されている。つまり、この電圧発生回路３２５は、ＮＭＯＳトランジスタ３１１、３１３〜３１５及び３１７〜３２０、ＰＭＯＳトランジスタ３１２及び３１６、並びに、参照抵抗２１と同じ抵抗値Ｒｒｅｆをもつ参照抵抗３２１から構成される保持部３１０と、ＰＭＯＳトランジスタ３３１及び３３２から構成される印加部３３０とを備える。ここで、印加部３３０を構成するＰＭＯＳトランジスタ３３１のソースの接続先と、ＰＭＯＳトランジスタ３３２のソースの接続先とは、右側の電圧発生回路２５での接続先とは逆になっている。そして、この電圧発生回路３２５からの出力電圧Ｖｏｕｔ１ａは、スイッチ４５をａ介して、抵抗変化素子２の他端（下側端子）に印加される。
【００７７】
なお、スイッチ４５は、図示されていない制御回路からの制御の下で、抵抗変化素子２を低抵抗状態に設定（セット）する場合には、抵抗変化素子２の上側端子を電圧発生回路２５の出力端子（Ｖｏｕｔ）に接続し、一方、抵抗変化素子２を高抵抗状態に設定（リセット）する場合には、抵抗変化素子２の上側端子をＧＮＤに接続する。同様に、スイッチ４５ａは、図示されていない制御回路からの制御の下で、抵抗変化素子２を低抵抗状態に設定（セット）する場合には、抵抗変化素子２の下側端子をＧＮＤに接続し、一方、抵抗変化素子２を高抵抗状態に設定（リセット）する場合には、抵抗変化素子２の下側端子を電圧発生回路３２５の出力端子（Ｖｏｕｔ）に接続する。
【００７８】
このように構成された本応用例に係る書き込み回路によれば、以下の動作が行われる。
【００７９】
（１）抵抗変化素子２を低抵抗状態に設定（セット）する場合
抵抗変化素子２の下側端子は、スイッチ４５ａにより、Ｌｏｗ電位（ＧＮＤ）に固定される。
【００８０】
一方、抵抗変化素子２の上側端子には、右側の電圧発生回路２５により、抵抗変化素子２が高抵抗状態にある場合には、Ｈｉｇｈ電圧が印加され、抵抗変化素子２が低抵抗状態にある場合には、Ｌｏｗ電圧が印加される。
【００８１】
この結果、抵抗変化素子２が高抵抗状態（リセット状態）にある場合にだけ、抵抗変化素子２の両端に電圧（ここでは、下側端子を基準に上側端子にＨｉｇｈ電圧）が印加され、その結果、抵抗変化素子２が高抵抗状態から低抵抗状態に遷移する（セットされる）。つまり、抵抗変化素子２が既に低抵抗状態にある場合には、抵抗変化素子２の両端には電圧が印加されず、多重書き込みが回避される。
【００８２】
（２）抵抗変化素子２を高抵抗状態に設定（リセット）する場合
抵抗変化素子２の上側端子は、スイッチ４５により、Ｌｏｗ電位（ＧＮＤ）に固定される。
【００８３】
一方、抵抗変化素子２の下側端子には、左側の電圧発生回路３２５により、抵抗変化素子２が高抵抗状態にある場合には、Ｌｏｗ電圧が印加され、抵抗変化素子２が低抵抗状態にある場合には、Ｈｉｇｈ電圧が印加される。
【００８４】
この結果、抵抗変化素子２が低抵抗状態（セット状態）にある場合にだけ、抵抗変化素子２の両端に電圧（ここでは、上側端子を基準に下側端子にＨｉｇｈ電圧）が印加され、その結果、抵抗変化素子２が低抵抗状態から高抵抗状態に遷移する（リセットされる）。つまり、抵抗変化素子２が既に高抵抗状態にある場合には、抵抗変化素子２の両端には電圧が印加されず、多重書き込みが回避される。
【００８５】
（応用例２）
次に、本発明に係る書き込み回路の応用例２を説明する。
【００８６】
この応用例２は、本発明に係る書き込み回路の駆動方法であり、ベリファイ動作を伴いながら不揮発性記憶素子（ここでは、抵抗変化素子）の抵抗値を調整する方法である。
【００８７】
一般に、抵抗変化素子は、図９Ａの特性図に示されるように、抵抗値がばらつく。図９Ａには、正及び負の電圧パルスを交互に繰り返して抵抗変化素子に印加することによって抵抗変化素子を高抵抗状態と低抵抗状態とに交互に遷移させた場合における抵抗変化素子の抵抗値がプロットされている。横軸は正及び負の電圧パルスを印加した回数に対応する時間であり、縦軸は抵抗変化素子２の抵抗値である。本図から分かるように、抵抗変化素子の抵抗値は、高抵抗状態及び低抵抗状態のそれぞれにおいて、常に同一の値をとるとは限らず、ランダムにばらつく。特に、高抵抗状態における抵抗値は、大きくばらつく。
【００８８】
そこで、本応用例では、抵抗変化素子の書き込み方法として、図９Ｂのフローチャートに示されるように、ベリファイ動作を伴った書き込みを行う。つまり、まず抵抗変化素子への書き込みを行った後に（Ｓ１１）、その抵抗変化素子の抵抗値を読み出し（Ｓ１１）、読み出した抵抗値が規定範囲内であるか否かを判断し（Ｓ１３）、規定範囲内でない場合には（Ｓ１３でＦａｉｌ）、再度の書き込みを行う（Ｓ１１〜Ｓ１３）。このような処理を、抵抗値が規定範囲内になるまで（Ｓ１３でＰａｓｓ）、繰り返す。ここで、規定範囲内とは、例えば、抵抗変化素子を低抵抗状態に書き込む（セットする）場合には、典型的な抵抗変化素子の高抵抗状態における抵抗値Ｒｈと低抵抗状態における抵抗値Ｒｌとの中間値（Ｒｈ＋Ｒｌ）／２よりも小さい抵抗値の範囲をいい、一方、抵抗変化素子を高抵抗状態に書き込む（リセットする）場合には、典型的な抵抗変化素子の高抵抗状態における抵抗値Ｒｈと低抵抗状態における抵抗値Ｒｌとの中間値（Ｒｈ＋Ｒｌ）／２よりも大きい抵抗値の範囲をいう。
【００８９】
ここで、本応用例では、ベリファイ（Ｓ１３）における「Ｆａｉｌ」の場合に同じ書き込みステップを繰り返すのではなく、図９Ｃに示されるように、直前の書き込み時間よりも大きな書き込み時間で抵抗変化素子への書き込みを行う。たとえば、第１回目の書き込みでは、書き込みフェーズ（図２Ｃに示される動作）における時間が初期値（ｔ秒）となるようにして書き込みを行い、その後のベリファイ（Ｓ１３）において「Ｆａｉｌ」した場合には、書き込みフェーズにおける時間を直前の２倍の時間（２ｔ秒）にして書き込みを行い、さらにその後のベリファイ（Ｓ１３）において「Ｆａｉｌ」した場合には、書き込みフェーズにおける時間をさらに直前の２倍の時間（４ｔ秒）にして書き込むというように、ベリファイ（Ｓ１３）において「Ｐａｓｓ」するまで、書き込み時間を直前の２倍にして書き込むことを繰り返す。
【００９０】
このような書き込み方法により、抵抗変化素子の抵抗値は、確実に、規定範囲内の値に調整される。抵抗変化素子は、印加される電圧パルスの時間とともに抵抗状態が遷移する確率が増加するが、無駄に長い時間の電圧パルスを常に印加したのでは、抵抗変化素子の特性を劣化させてしまう。よって、このようなベリファイ動作を伴いつつ、書き込み時間を徐々に大きくしていく書き込み方法により、確実に、かつ、抵抗変化素子に余計なストレスを与えることなく、書き込みが行われる。
【００９１】
（応用例３）
次に、本発明に係る書き込み回路の応用例３として、多値書き込み回路を説明する。
【００９２】
図１０は、本発明の応用例３における多値書き込み回路のブロック図である。この多値書き込み回路は、抵抗変化素子２を、第１抵抗値Ｒ１と第１抵抗値Ｒ１よりも大きな第２抵抗値Ｒ２との間の抵抗値に設定する（書き込む）ことができる多値書き込み回路であって、抵抗変化素子２の一端（左側端子）に接続された第１書き込み回路１ａ（３２５）と、抵抗変化素子２の他端（右側端子）に接続された第２書き込み回路１（２５）とを備える。
【００９３】
第１書き込み回路１ａ（３２５）は、図８に示された電圧発生回路３２５と同じ回路構成を有し（ただし、参照抵抗３２１の抵抗値Ｒｒｅｆ＝第１抵抗値Ｒ１）、出力端子ＯＵＴ１から抵抗変化素子２の一端（左側端子）に電圧を印加する回路である。具体的には、この第１書き込み回路１ａ（３２５）は、抵抗変化素子２が第１抵抗値Ｒ１よりも小さな抵抗値をもつ場合に、抵抗変化素子２の一端（左側端子）に第１電圧（Ｈｉｇｈ電圧）を印加し、抵抗変化素子２が第１抵抗値よりも大きな抵抗値をもつ場合に、抵抗変化素子２の一端（左側端子）に第１電圧（Ｈｉｇｈ電圧）よりも低い第２電圧（Ｌｏｗ電圧）を印加する。
【００９４】
一方、第２書き込み回路１（２５）は、図８及び図１に示された電圧発生回路２５と同じ回路構成を有し（ただし、参照抵抗２１の抵抗値Ｒｒｅｆ＝第２抵抗値Ｒ２）、出力端子ＯＵＴ２から抵抗変化素子２の他端（右側端子）に電圧を印加する回路である。具体的には、この第２書き込み回路１（２５）は、抵抗変化素子２が第２抵抗値Ｒ２よりも小さな抵抗値をもつ場合に、抵抗変化素子２の他端（右側端子）に第２電圧（Ｌｏｗ電圧）を印加し、抵抗変化素子２が第２抵抗値Ｒ２よりも大きな抵抗値をもつ場合に、抵抗変化素子２の他端（右側端子）に第１電圧（Ｈｉｇｈ電圧）を印加する。
【００９５】
なお、この抵抗変化素子２は、図１に示されたものと同一の特性を有する。つまり、この抵抗変化素子２は、一端（左側端子）に第１電圧（Ｈｉｇｈ電圧）が印加され、かつ、他端（右側端子）に第２電圧（Ｌｏｗ電圧）が印加された場合に、抵抗値が高抵抗化（リセット）され、一端（左側端子）に第２電圧（Ｌｏｗ電圧）が印加され、かつ、他端（右側端子）に第１電圧（Ｈｉｇｈ電圧）が印加された場合に、抵抗値が低抵抗化（セット）される性質を有する。
【００９６】
このような多値書き込み回路によれば、図１０の右下に示されるように、抵抗変化素子２の抵抗値Ｒｍと参照抵抗３２１の抵抗値Ｒ１及び参照抵抗２１の抵抗値Ｒ２との関係により、以下の書き込み動作が行われる。
【００９７】
（１）Ｒｍ＜Ｒ１、Ｒ２のとき
出力端子ＯＵＴ１の電圧はＨｉｇｈ電圧（電圧Ｖｄｄ）となり、出力端子ＯＵＴ２の電圧はＬｏｗ電圧（ＧＮＤ）となり、抵抗変化素子２には、高抵抗化する電圧（ＲＥＳＥＴ電圧）が印加される。
【００９８】
（２）Ｒ１、Ｒ２＜Ｒｍのとき
出力端子ＯＵＴ１の電圧はＬｏｗ電圧（ＧＮＤ）となり、出力端子ＯＵＴ２の電圧はＨｉｇｈ電圧（電圧Ｖｄｄ）となり、抵抗変化素子２には、低抵抗化する電圧（ＳＥＴ電圧）が印加される。
【００９９】
（３）Ｒ１＜Ｒｍ＜Ｒ２のとき
出力端子ＯＵＴ１の電圧はＬｏｗ電圧（ＧＮＤ）となり、出力端子ＯＵＴ２の電圧はＬｏｗ電圧（ＧＮＤ）となり、抵抗変化素子２の両端には、電圧が印加されない。
【０１００】
以上のことから、この多値書き込み回路によれば、このような書き込み動作によって、抵抗変化素子２の抵抗値Ｒｍは、第１抵抗値Ｒ１と第２抵抗値Ｒ２との間の抵抗値に調整される。つまり、第１抵抗値Ｒ１を設定したい目標抵抗値の下限値に設定しておき、第２抵抗値Ｒ２を目標抵抗値の上限値に設定しておくことで、抵抗変化素子２の抵抗値は、下限値と上限値との間の抵抗値に設定される。
【０１０１】
よって、図１０の左下に示されるように、例えば、２ビットの制御信号の値に応じて、第１抵抗値Ｒ１と第２抵抗値Ｒ２との組み合わせを切り替える（４種類の異なる抵抗値の組み合わせから一つを選択する）回路を、このような多値書き込み回路に付加することで、抵抗変化素子２の抵抗値を、４値のうちの所望の一つの値に設定する多値書き込み回路が実現される。その結果、一つのメモリセルで２ビット以上の抵抗状態を記憶させることが可能となり、メモリセルあたりのビット数を増やし、実効的なメモリ容量を増やすことができる。
【０１０２】
（応用例４）
次に、本発明に係る書き込み回路の応用例４として、別の多値書き込み回路を説明する。
【０１０３】
図１１は、本発明の応用例４における多値書き込み回路５０を説明する図である。図１１（ａ）は、本応用例における多値書き込み回路５０のブロック図である。この多値書き込み回路５０は、抵抗変化型の不揮発性記憶素子（ここでは、抵抗変化素子２）を、第１抵抗値ＲＥＦＡと第１抵抗値ＲＥＦＡよりも大きな第２抵抗値ＲＥＦＢとの間の抵抗値に設定する多値書き込み回路であって、主に、抵抗変化素子２の一端（下側端子ＲＲＡＭＢ）に接続された第１書き込み回路（センスアンプａｍｐＲ）と、第２書き込み回路（センスアンプａｍｐＬ）と、抵抗変化素子２の他端（上側端子ＲＲＡＭＵ）に接続された（ここでは、ＮＭＯＳトランジスタ５４ａを介して接続された）少なくとも２つのスイッチ素子（ここでは、ＮＭＯＳトランジスタ５２及び５３）とを備える。
【０１０４】
第１書き込み回路（センスアンプａｍｐＲ）は、抵抗変化素子２が第１抵抗値ＲＥＦＡよりも小さな抵抗値をもつ場合に、第１電圧（Ｈｉｇｈ電圧）を、抵抗変化素子２の一端（下側端子ＲＲＡＭＢ）に印加するとともに出力端子ａｍｐＲｏｕｔから出力し、一方、抵抗変化素子２が第１抵抗値ＲＥＦＡよりも大きな抵抗値をもつ場合に、第１電圧（Ｈｉｇｈ電圧）よりも低い第２電圧（Ｌｏｗ電圧）を、抵抗変化素子２の一端（下側端子ＲＲＡＭＢ）に印加するとともに出力端子ａｍｐＲｏｕｔから出力する。
【０１０５】
第２書き込み回路（センスアンプａｍｐＬ）は、抵抗変化素子２が第２抵抗値ＲＥＦＢよりも小さな抵抗値をもつ場合に、第２電圧（Ｌｏｗ電圧）を出力端子ａｍｐＬｏｕｔから出力し、一方、抵抗変化素子２が第２抵抗値ＲＥＦＢよりも大きな抵抗値をもつ場合に、第１電圧（Ｈｉｇｈ電圧）を出力端子ａｍｐＬｏｕｔから出力する。
【０１０６】
抵抗変化素子２の他端（上側端子ＲＲＡＭＵ）に接続された少なくとも２つのスイッチ素子（ここでは、ＮＭＯＳトランジスタ５２及び５３）の一つ（ＮＭＯＳトランジスタ５３）は、そのゲートが第１書き込み回路（センスアンプａｍｐＲ）の出力端子ａｍｐＲｏｕｔに接続され、その出力端子ａｍｐＲｏｕｔから第１電圧（Ｈｉｇｈ電圧）が出力されたときに、ＯＮし、ドレインに接続された第２電圧（電圧Ｖｒｅｓｅｔ（Ｌｏｗ電圧））を、ＮＭＯＳトランジスタ５４ａを介して抵抗変化素子２の他端（上側端子ＲＲＡＭＵ）に印加する。
【０１０７】
また、抵抗変化素子２の他端（上側端子ＲＲＡＭＵ）に接続された少なくとも２つのスイッチ素子（ここでは、ＮＭＯＳトランジスタ５２及び５３）の他の一つ（ＮＭＯＳトランジスタ５２）は、そのゲートが第２書き込み回路（センスアンプａｍｐＬ）の出力端子ａｍｐＬｏｕｔに接続され、その出力端子ａｍｐＬｏｕｔから第１電圧（Ｈｉｇｈ電圧）が出力されたときに、ＯＮし、ドレインに接続された第１電圧（電圧Ｖｓｅｔ（Ｈｉｇｈ電圧））を、ＮＭＯＳトランジスタ５４ａを介して抵抗変化素子２の他端（上側端子ＲＲＡＭＵ）に印加する。
【０１０８】
抵抗変化素子２は、図１に示されたものと同一の特性を有する。つまり、この抵抗変化素子２は、抵抗変化素子２の一端（下側端子ＲＲＡＭＢ）に第１電圧（Ｈｉｇｈ電圧）が印加され、かつ、抵抗変化素子２の他端（上側端子ＲＲＡＭＵ）に第２電圧（Ｌｏｗ電圧）が印加された場合に、抵抗値が高抵抗化（リセット）され、抵抗変化素子２の一端（下側端子ＲＲＡＭＢ）に第２電圧（Ｌｏｗ電圧）が印加され、かつ、抵抗変化素子２の他端（上側端子ＲＲＡＭＵ）に第１電圧（Ｈｉｇｈ電圧）が印加された場合に、抵抗値が低抵抗化（セット）される性質を有する。
【０１０９】
以下、この多値書き込み回路５０の構成について、より詳しく説明する。
【０１１０】
この多値書き込み回路５０は、主に、３つのＮＭＯＳトランジスタ５１〜５３と、書き込みの対象となる抵抗変化素子２（抵抗値Ｒｍ）と、２つのセンスアンプａｍｐＲ及びａｍｐＬと、２つの参照抵抗（抵抗値ＲＥＦＡ及びＲＥＦＢ）とを備える。
【０１１１】
３つのＮＭＯＳトランジスタ５１〜５３は、それぞれ、読み出し用、低抵抗化（セット）用、及び、高抵抗化（リセット）用のスイッチ素子であり、ドレインが、それぞれ、読み出し用電圧Ｖｒｅａｄ、セット用電圧Ｖｓｅｔ、及び、リセット用電圧Ｖｒｅｓｅｔに接続され、ゲートには、それぞれ、制御信号ｒｅ、制御信号ｓｅｔｅ（センスアンプａｍｐＬの出力端子ａｍｐＬｏｕｔからの信号）、及び、制御信号ｒｅｓｅｔｅ（センスアンプａｍｐＲの出力端子ａｍｐＲｏｕｔからの信号）が供給される。ＮＭＯＳトランジスタ５１のソースは抵抗変化素子２の上側端子ＲＲＡＭＵに接続され、ＮＭＯＳトランジスタ５２及び５３のソースはＮＭＯＳトランジスタ５４ａを介して抵抗変化素子２の上側端子ＲＲＡＭＵに接続されている。
【０１１２】
センスアンプａｍｐＲ及びａｍｐＬは、上述した電圧発生回路に相当する回路であり（ただし、参照抵抗を除外した回路）、抵抗変化素子２及び参照抵抗に接続されるそれぞれの端子を入力端子とし、出力ノード（図１におけるノードｖｏｕｔ＿ｌｅｆｔ又はｖｏｕｔ＿ｒｉｇｈｔ等）を出力端子とする三角形のシンボルで図示されている。なお、センスアンプａｍｐＲには、その出力端子ａｍｐＲｏｕｔとその入力端子の一つ（抵抗変化素子２に接続されている入力端子）との間に、バッファアンプ（ここでは、２段のインバータ）及びＮＭＯＳトランジスタ５４ｂが接続されている。
【０１１３】
センスアンプａｍｐＲは、図１０の書き込み回路１ａ（３２５）のように、抵抗変化素子２の抵抗値Ｒｍと参照抵抗の抵抗値ＲＥＦＡとの関係がＲＥＦＡ＞Ｒｍの場合に、出力端子ａｍｐＲｏｕｔにＨｉｇｈ電圧を出力し、一方、ＲＥＦＡ＜Ｒｍの場合に、出力端子ａｍｐＲｏｕｔにＬｏｗ電圧を出力する。また、センスアンプａｍｐＬは、図１０の書き込み回路１（２５）のように、ＲＥＦＢ＞Ｒｍの場合に、出力端子ａｍｐＲｏｕｔにＬｏｗ電圧を出力し、一方、ＲＥＦＢ＜Ｒｍの場合に、出力端子ａｍｐＲｏｕｔにＨｉｇｈ電圧を出力する。
【０１１４】
図１１（ｂ）は、この多値書き込み回路５０の動作目標を説明する図である。抵抗変化素子２の抵抗値Ｒｍと２つの参照抵抗の抵抗値ＲＥＦＡ及びＲＥＦＢとの間には、３つのケースが考えられる（なお、ＲＥＦＡ＜ＲＥＦＢとする）。ケース１は、Ｒｍ＜ＲＥＦＡ、ＲＥＦＢであり、このケースでは、抵抗変化素子２に対してリセット動作をすることによって高抵抗化する必要がある。また、ケース２は、ＲＥＦＡ＜Ｒｍ＜ＲＥＦＢであり、目標となる最終状態であるので、このケースでは、なにもしない。また、ケース３は、ＲＥＦＡ、ＲＥＦＢ＜Ｒｍであり、このケースでは、抵抗変化素子２に対してセット動作をすることによって低抵抗化する必要がある。
【０１１５】
図１１（ｃ）は、このような多値書き込み回路５０の動作結果を示す真理値表であり、図１１（ｂ）の３つのケース１〜３に対応した電圧（Ｈ（Ｈｉｇｈ電圧）／Ｌ（Ｌｏｗ電圧））が記載されている。この多値書き込み回路５０は、図１１（ｃ）に示されるように、以下のように動作する。
【０１１６】
（１）ケース１（Ｒｍ＜ＲＥＦＡ、ＲＥＦＢ）
センスアンプａｍｐＬの出力端子ａｍｐＬｏｕｔは、Ｌｏｗ電圧となり、センスアンプａｍｐＲの出力端子ａｍｐＲｏｕｔは、Ｈｉｇｈ電圧となる。これにより、ＮＭＯＳトランジスタ５１〜５３のうち、ゲートに出力端子ａｍｐＲｏｕｔからの信号（ｒｅｓｅｔｅ）が供給されるＮＭＯＳトランジスタ５３だけがＯＮし、抵抗変化素子２の上側端子ＲＲＡＭＵには、電圧Ｖｒｅｓｅｔ（ここでは、Ｌｏｗ電圧）が印加される。一方、抵抗変化素子２の下側端子ＲＲＡＭＢには、センスアンプａｍｐＲの出力端子ａｍｐＲｏｕｔからのＨｉｇｈ電圧がバッファアンプ及びＮＭＯＳトランジスタ５４ｂを介して印加される。
【０１１７】
この結果、抵抗変化素子２の下側端子ＲＲＡＭＢにＨｉｇｈ電圧が印加され、その上側端子ＲＲＡＭＵにはＬｏｗ電圧が印加されるので、図１１（ｂ）のケース１で示したように、抵抗変化素子２に対してリセット動作が行われ、抵抗変化素子２が高抵抗化する。
【０１１８】
（２）ケース２（ＲＥＦＡ＜Ｒｍ＜ＲＥＦＢ）
センスアンプａｍｐＬの出力端子ａｍｐＬｏｕｔは、Ｌｏｗ電圧となり、センスアンプａｍｐＲの出力端子ａｍｐＲｏｕｔは、Ｌｏｗ電圧となる。これにより、ＮＭＯＳトランジスタ５１〜５３のすべてがＯＦＦとなり、抵抗変化素子２の上側端子ＲＲＡＭＵには、電圧が印加されない（フロート状態となる）。一方、抵抗変化素子２の下側端子ＲＲＡＭＢには、センスアンプａｍｐＲの出力端子ａｍｐＲｏｕｔからのＬｏｗ電圧がバッファアンプ及びＮＭＯＳトランジスタ５４ｂを介して印加される。
【０１１９】
この結果、抵抗変化素子２の下側端子ＲＲＡＭＢにＬｏｗ電圧が印加され、その上側端子ＲＲＡＭＵはフロート状態となるので、図１１（ｂ）のケース２で示したように、抵抗変化素子２に対して電圧が印加されず、抵抗変化素子２の抵抗値は変化しない。
【０１２０】
（３）ケース３（ＲＥＦＡ、ＲＥＦＢ＜Ｒｍ）
センスアンプａｍｐＬの出力端子ａｍｐＬｏｕｔは、Ｈｉｇｈ電圧となり、センスアンプａｍｐＲの出力端子ａｍｐＲｏｕｔは、Ｌｏｗ電圧となる。これにより、ＮＭＯＳトランジスタ５１〜５３のうち、ゲートに出力端子ａｍｐＬｏｕｔからの信号（ｓｅｔｅ）が供給されるＮＭＯＳトランジスタ５２だけがＯＮし、抵抗変化素子２の上側端子ＲＲＡＭＵには、電圧Ｖｓｅｔ（ここでは、Ｈｉｇｈ電圧）が印加される。一方、抵抗変化素子２の下側端子ＲＲＡＭＢには、センスアンプａｍｐＲの出力端子ａｍｐＲｏｕｔからのＬｏｗ電圧がバッファアンプ及びＮＭＯＳトランジスタ５４ｂを介して印加される。
【０１２１】
この結果、抵抗変化素子２の下側端子ＲＲＡＭＢにＬｏｗ電圧が印加され、その上側端子ＲＲＡＭＵにはＨｉｇｈ電圧が印加されるので、図１１（ｂ）のケース３で示したように、抵抗変化素子２に対してセット動作が行われ、抵抗変化素子２が低抵抗化する。
【０１２２】
以上のことから、この多値書き込み回路５０によれば、書き込み動作によって、抵抗変化素子２の抵抗値Ｒｍは、第１抵抗値ＲＥＦＡと第２抵抗値ＲＥＦＢとの間の抵抗値に調整される。つまり、第１抵抗値ＲＥＦＡを設定したい目標抵抗値の下限値に設定しておき、第２抵抗値ＲＥＦＢを目標抵抗値の上限値に設定しておくことで、抵抗変化素子２の抵抗値は、下限値と上限値との間の抵抗値に設定される。これにより、応用例３と同様に、２つの参照抵抗値の組み合わせを変更する回路を付加することで、一つの不揮発性記憶素子の抵抗値を３以上の多値のいずれかに設定することが可能になり、一つのメモリセルで多値を記憶でき、メモリセルあたりのメモリ容量が増大される。
【０１２３】
以上、本発明に係る抵抗変化型不揮発性記憶素子の書き込み回路及び多値書き込み回路について、実施の形態、変形例及び応用例に基づいて説明したが、本発明は、これらの実施の形態、変形例及び応用例に限定されるものではない。本発明の主旨を逸脱しない範囲で、これらの実施の形態、変形例及び応用例に対して当業者が思いつく各種変形例を施して得られる形態や、これらの実施の形態、変形例及び応用例における回路要素及び手順を任意に組み合わせて実現される回路及び手順も、本発明に含まれる。
【０１２４】
たとえば、上記応用例１〜４における書き込み回路（あるいは、電圧発生回路）としては、実施の形態、変形例１及び変形例２のいずれの書き込み回路（あるいは、電圧発生回路）で構成してもよい。これらの応用例１〜４は、書き込み回路（あるいは、電圧発生回路）におけるセンス方式（電流差動センス方式、電圧差動センス方式）に依存することなく実現できるからである。
【産業上の利用可能性】
【０１２５】
本発明は、抵抗変化型不揮発性記憶素子の書き込み回路及び多値書き込み回路として、特に、大容量、高速動作及び低消費電力の不揮発性メモリが必要とされる電子機器用の不揮発性メモリの書き込み回路として、利用できる。
【符号の説明】
【０１２６】
１、１ａ    書き込み回路
２    抵抗変化素子
１０、１０ａ、３１０    保持部
１１、１３〜１５、１７〜２０、５１〜５３、５４ａ、５４ｂ、１０５〜１０７、１０９〜１１２、１２３、１２４、２０３〜２０８、２１１、２１２、２２３、２２４、３１１、３１３〜３１５、３１７〜３２０    ＮＭＯＳトランジスタ
１２、１６、３１、３２、１０１〜１０４、１０８、２０１、２０２、２０９、２１０、３１２、３１６、３３１、３３２    ＰＭＯＳトランジスタ
２１、１２１、２２１、３２１    参照抵抗
２５、２５ａ、２５ｂ、３２５    電圧発生回路
３０、３０ａ、３０ｂ、３０ｃ、３３０    印加部
３３、３４、３５、３６    バッファアンプ
４０    スイッチ部
４１  電源４１
４２、４５、４５ａ    スイッチ
５０    多値書き込み回路
ａｍｐＲ、ａｍｐＬ    センスアンプ
【図１】
0005765808.tif 000002
【図２Ａ】
0005765808.tif 000003
【図２Ｂ】
0005765808.tif 000004
【図２Ｃ】
0005765808.tif 000005
【図３Ａ】
0005765808.tif 000006
【図３Ｂ】
0005765808.tif 000007
【図４】
0005765808.tif 000008
【図５】
0005765808.tif 000009
【図６】
0005765808.tif 000010
【図７】
0005765808.tif 000011
【図８】
0005765808.tif 000012
【図９Ａ】
0005765808.tif 000013
【図９Ｂ】
0005765808.tif 000014
【図９Ｃ】
0005765808.tif 000015
【図１０】
0005765808.tif 000016
【図１１】
0005765808.tif 000017
【図１２】
0005765808.tif 000018