(57)【特許請求の範囲】
【請求項１】
第１導電型高不純物濃度の半導体基板の一方の主面上に垂直に配向する柱状または層状の第１導電型半導体領域と第２導電型半導体領域とが、前記半導体基板の前記主面に平行な方向に繰り返し交互に隣接し、素子活性部にオン状態で電流を流し、オフ状態では電圧を阻止するドリフト層となり、該素子活性部の表面側に主電流を流す表面構造を有する第１並列ｐｎ層と、該素子活性部を取り巻く周縁耐圧構造部に第２並列ｐｎ層と、を備える半導体装置において、前記素子活性部の前記第１並列ｐｎ層、および前記周縁耐圧構造部の前記第２並列ｐｎ層の前記第１導電型半導体領域と前記第２半導体領域の繰り返しピッチは一定で、且つ、前記第２並列ｐｎ層の平面形状は格子状で、前記周縁耐圧構造部内の前記第２並列ｐｎ層の前記第１導電型半導体領域の幅に対する前記第２導電型半導体領域の幅の比率は前記素子活性部側の端部から前記周縁耐圧構造部の最外周端部に向かって小さくなり、且つ、前記比率は前記素子活性部側の端部から前記周縁耐圧構造部の最外周端部に向かって全て異なることを特徴とする半導体装置。
【請求項２】
前記周縁耐圧構造部の前記第２並列ｐｎ層の表面層には、相互に離間して配置される複数のガードリングを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記周縁耐圧構造部の前記第２並列ｐｎ層の表面層に配置される前記ガードリングの表面には、導電接触する導電性フィールドプレートを備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記周縁耐圧構造部の前記第２並列ｐｎ層の前記第１導電型半導体領域と前記第２半導体領域の繰り返しピッチは、前記素子活性部の前記第１並列ｐｎ層の前記第１導電型半導体領域と前記第２半導体領域の繰り返しピッチよりも狭いことを特徴とする請求項１または２に記載の半導体装置。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ等に適用可能の高耐圧かつ大電流容量の超接合を備える半導体装置（以降超接合半導体装置と記すことがある）に関する。
【背景技術】
【０００２】
以下の説明では、前記超接合半導体装置は、半導体基板の主面（表面）に垂直方向に延びる柱状または層状のｐ型領域とｎ型領域とが沿面方向には繰り返し交互に隣接する並列ｐｎ層をドリフト層として備える半導体装置を言う。観点を変えると、前記並列ｐｎ層は主面（表面）に垂直方向に延びる複数のｐｎ接合が沿面方向に相互に平行に並ぶ構成を有するドリフト層と言える。さらに、この並列ｐｎ層を有するドリフト層は、オン状態で電流を流し、オフ状態では電圧を保持する機能を有する。
【０００３】
一般に半導体装置は、半導体基板の片面のみに電極部を備え、主電流が主面に沿って流れる横型半導体装置と、両面に電極部を有し、主電流が両主面の電極間に流れる縦型半導体装置とに大別される。縦型半導体装置は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。たとえば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴの場合、高抵抗のｎ−ドリフト層の部分は、ＭＯＳＦＥＴがオン状態の時は縦方向にドリフト電流を流す領域として働き、オフ状態の時は空乏化して耐圧を保持する。この高抵抗のｎ−ドリフト層は電流経路が短くなれば、オン時にはドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗を下げる効果に繋がるが、オフ時にはｐベース領域とｎ−ドリフト領域間のｐｎ接合から進行する空乏層の広がる幅が狭くなるので、耐圧は低下することになる。逆に耐圧の高い半導体装置にする場合は、ｎ−ドリフト層を厚くするが、必然的にオン抵抗が大きくなり、損失が増すことになる。このようなオン抵抗と耐圧との間の関係はトレードオフ関係と言われる。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。また、このトレードオフ関係は、ドリフト電流が流れる方向と空乏層の延びる方向が異なる横型半導体装置についても共通である。
【０００４】
このトレードオフ関係の問題に対する解決策の一つが、ドリフト層の不純物濃度を高め、幅の狭いｎ型半導体領域とｐ型半導体領域を交互に配置した並列ｐｎ層で構成した前述の超接合半導体装置とすることである。この超接合半導体装置はドリフト層を前述の並列ｐｎ層構造とすることによりオン抵抗を小さくするとともに、オフ状態の時は、速やかに空乏化させて高耐圧を負担させることができるので、前記トレードオフ関係を弱めることができる。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴとの違いは、超接合半導体装置では、ドリフト層が一様・単一の導電型の層でなく、主面に垂直な柱状、層状のｎ型のドリフト領域とｐ型の仕切領域とを主面に沿って隣接させて交互に繰り返した並列ｐｎ層にされていることである。さらに、前記ｎ型のドリフト領域とｐ型の仕切領域からなるドリフト層は通常の同程度の耐圧の縦型ＭＯＳＦＥＴのドリフト層よりもそれぞれ不純物濃度が高くされ、各領域の幅はより低い逆耐電圧で空乏化されるように狭い幅に制御される構造である。
【０００５】
一方、半導体装置が高耐圧を実現するためには、主電流の流れる素子活性部の外周を環状に取り囲む周縁耐圧構造部が必要となる。周縁耐圧構造部がなければ、素子活性部の下層のドリフト層の終端で耐圧が低下し、高耐圧を実現することが困難となるからである。さらに、周縁耐圧構造部を備えて初期的な高耐圧が確保されたとしても、耐電荷性が低い半導体装置では、周縁耐圧構造部上の絶縁膜表面に誘起される表面電荷が空乏層の延びに影響を及ぼし、時間の経過に伴い耐圧を低下させるので、耐圧の長期的な信頼性保証が困難となる。以降、耐電荷性が高いまたは優れた素子とは、周縁耐圧構造部の表面上に誘起される外部由来の電荷による周縁耐圧構造部での空乏層の延びに対する影響を抑制でき、初期耐圧が所定の使用時間経過後にも維持される、すなわち高い耐圧信頼性を有する半導体装置をいう。
【０００６】
素子耐圧の信頼性を向上させる構成として、一般的には周縁耐圧構造部に、順逆電圧方向に接続される導電性フィールドプレートに導電接続するガードリングを形成した構成の半導体装置が知られている。このような周縁耐圧構造部を備える半導体装置は、正電荷、負電荷が周縁耐圧構造部表面に存在しても、表面近くでの空乏層の延びに対する影響を弱めることができる。その結果、耐圧変動が抑制され、耐電荷性を高めることができることが知られている。
【０００７】
素子活性部内のストライプ状の並列ｐｎ層を囲む、周縁耐圧構造部の並列ｐｎ層の表面にガードリングおよびまたはフィールドプレートを備えることにより高耐圧の超接合半導体装置を得ることに関する記載がある（特許文献１、２）。
【０００８】
さらに、素子活性部の並列ｐｎ構造の外周の周縁耐圧構造部において、周縁耐圧構造部の並列ｐｎ層を素子活性部の並列ｐｎ層のピッチ、不純物濃度と同じにするとともに、周縁耐圧構造部の並列ｐｎ層の表面層の各ｐｎ層にそれぞれ、低不純物濃度領域を設ける構造およびまたは並列ｐｎ層の表面層にｎ型の低不純物濃度領域を設け、そのｎ型の低不純物濃度領域の中に高不純物濃度のｐ型領域を備えた構造が知られている。これら構造によれば、素子活性部付近の周縁耐圧構造部の表面電界が緩和され、高耐圧が保持されるとある（特許文献３、４）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−２０４０６５号公報（００３８段落）
【特許文献２】特開２００５−２０３５６５号公報（００１３段落）
【特許文献３】特開２００３−２２４２７３号公報（要約）
【特許文献４】特開２００３−１１５５８９号公報（要約）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献３、４に開示された超接合半導体装置では、初期的には設計耐圧が維持されても、周縁耐圧構造部上に正電荷（正イオン）が誘起されると、耐圧が次第に低下することがある。これは、次のような理由による。周縁耐圧構造部の表面層に、不純物濃度が低い並列ｐｎ層が配置されているデバイスで考えてみる。この並列ｐｎ層では表面で空乏層が伸びやすく、電界が緩和されるので、高耐圧化が可能となる。しかしながら、周縁耐圧構造部の絶縁膜上に正電荷イオンが誘起されてくると、空乏層が次第に広がりにくくなり、フィールドプレート端での電界が高くなるため、耐圧が時間の経過とともに低下する。このため、耐電荷性に対する対策がまだ不充分であると考えられる。さらに、前記特許文献４では、耐圧特性を確保するために、並列ｐｎ層の上に跨って一様な低不純物濃度を有するｎ型表面領域を形成する必要があり、ｎ型表面領域を形成する工程による製造コストが増加する。また、このｎ型表面領域の不純物濃度を素子活性部のｎ型ドリフト領域より不純物濃度を低くする必要があるが、この不純物濃度の制御が難しい。
【００１１】
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、高耐圧および耐圧信頼性の高い周縁耐圧構造部を量産性の高いプロセスで製造することのできる超接合構造を備える半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は前記課題を解決するために、第１導電型高不純物濃度の半導体基板の一方の主面上に垂直に配向する柱状または層状の第１導電型半導体領域と第２導電型半導体領域とが、前記半導体基板の前記主面に平行な方向に繰り返し交互に隣接し、素子活性部にオン状態で電流を流し、オフ状態では電圧を阻止するドリフト層となり、該素子活性部の表面側に主電流を流す表面構造を有する第１並列ｐｎ層と、該素子活性部を取り巻く周縁耐圧構造部に第２並列ｐｎ層と、を備える半導体装置において、前記素子活性部の前記第１並列ｐｎ層、および前記周縁耐圧構造部の前記第２並列ｐｎ層の前記第１導電型半導体領域と前記第２半導体領域の繰り返しピッチは一定で、且つ、前記第２並列ｐｎ層の平面形状は格子状で、前記周縁耐圧構造部内の前記第２並列ｐｎ層の前記第１導電型半導体領域の幅に対する前記第２導電型半導体領域の幅の比率は前記素子活性部側の端部から前記周縁耐圧構造部の最外周端部に向かって小さくなり、且つ、前記比率は前記素子活性部側の端部から前記周縁耐圧構造部の最外周端部に向かって全て異なる構成を特徴とする。また、前記周縁耐圧構造部の前記第２並列ｐｎ層の表面層には、相互に離間して配置される複数のガードリングを備える構成とすることが好ましい。さらに、前記周縁耐圧構造部の前記第２並列ｐｎ層の表面層には、前記ガードリングの表面に導電接触する導電性フィールドプレートを備えることも好ましく、記周縁耐圧構造部の前記第２並列ｐｎ層の前記第１導電型半導体領域と前記第２半導体領域の繰り返しピッチは、前記素子活性部の前記第１並列ｐｎ層の前記第１導電型半導体領域と前記第２導電型半導体領域の繰り返しピッチよりも狭いことも好ましい。
【００１３】
言い換えると、本発明の半導体装置は周縁耐圧構造部に格子状表面パターンで配置された第２導電型半導体領域の幅を素子活性部から素子の端部に向けて次第に狭くすることで、周縁耐圧構造部の表面の絶縁膜上に誘起される正電荷に対しては、空乏層が拡がり易く、負電荷に対しては空乏層が拡がりにくくなるので、耐電荷性が向上する。前記周縁耐圧構造部のｐ型半導体領域の幅を外周に向かい所定の割合で狭くすることで、電荷に対する空乏層の拡がりを制御し易くなるので、耐電荷性が向上するのである。
【発明の効果】
【００１４】
本発明によれば、高耐圧および耐圧信頼性の高い周縁耐圧構造部を量産性の高いプロセスで製造することのできる超接合構造を備える半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例１にかかる縦型超接合ＭＯＳＦＥＴの平面図の一部（１／４素子）を示したものである。
【図２】本発明の実施例１にかかる図１のＡ−Ａ’線の断面図である。
【図３】本発明の実施例１にかかる縦型超接合ＭＯＳＦＥＴの耐圧と表面電荷量との関係図である。
【図４】本発明の実施例２にかかる縦型超接合ＭＯＳＦＥＴの平面図の一部（１／４素子）を示したものである。
【図５】本発明の実施例２にかかる図１のＢ−Ｂ’線の断面図である。
【図６】本発明の実施例３にかかる図５と同様の断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明にかかる半導体装置の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１７】
本発明の実施例１について、図１〜図３に示す縦型超接合ＭＯＳＦＥＴを参照して以下説明する。図１は縦型超接合ＭＯＳＦＥＴの平面図の一部（１／４素子）を示したものである。理解し易くするために最表面の並列ｐｎ層５０ａ、５０ｂおよびｎ型チャネルストッパー領域１３と素子活性部最外周のｐ型表面領域１４およびｐ型ガードリング３２ａ、３２ｂ、３２ｃの各表面パターンを示し、他の表面構造パターンを省略している。素子活性部Ｋの並列ｐｎ層５０ａの表面パターンはストライプ状である。この素子活性部Ｋの並列ｐｎ層５０ａを周縁耐圧構造部Ｓ内の、格子状の表面パターンで配置された並列ｐｎ層５０ｂが囲んでいる。その外側をｎ型チャネルストッパー領域１３とｐ型表面領域１４がさらに囲む構成となっている。また、周縁耐圧構造部Ｓの並列ｐｎ層５０ｂは、空乏層が素子活性部Ｋから外周方向に均一に広がるように、ｎ型半導体領域２１内にｐ型半導体領域２２を格子状の平面パターンで並べるように構成されている。
【００１８】
図２は図１におけるＡ−Ａ’線での断面図を示したものである。図２からも分かるように、周縁耐圧構造部Ｓにおける並列ｐｎ層５０ｂは素子活性部側から素子の端部に向かいｐ型半導体領域２２の幅が順に狭く、逆にｎ型半導体領域２１の幅は順に広くなる構成となっている。ただし、並列ｐｎ層のピッチＰ１は素子活性部Ｋと周縁耐圧構造部Ｓとで同じである。
【００１９】
なお、本実施例１の縦型超接合ＭＯＳＦＥＴは６００Ｖクラスの耐圧であり、主要な各部の寸法および不純物濃度等の好ましい例を挙げると次の通りである。ドリフト層の厚さＴ１は４４．０μｍ、素子活性部Ｋのｎ型ドリフト領域１とｐ型仕切領域２の幅６．０μｍ（並列ｐｎ層のピッチＰ１が１２．０μｍ）、不純物濃度２．０×１０１５ｃｍ−３である。周縁耐圧構造部Ｓのｐ型半導体領域２２の幅（並列ｐｎ層のピッチＰ１は１２．０μｍ）は素子活性部Ｋ側から素子の端部に向かい、それぞれ８．５μｍ、８．３μｍ、８．１μｍ、７．９μｍであり、不純物濃度はそれぞれ２．０×１０１５ｃｍ−３で同じである。周縁耐圧構造部Ｓのｎ型半導体領域２１の不純物濃度は２．０×１０１５ｃｍ−３である。ｐ型ガードリング領域３２ａ、３２ｂ、３２ｃの拡散深さは３．０μｍ、表面不純物濃度は３．０×１０１７ｃｍ−３である。
【００２０】
実施例１では、周縁耐圧構造部Ｓのｐ型半導体領域２２の幅を素子活性部Ｋから素子の端部に向かう方向へ、次第に狭くすることにより耐圧の耐電荷性の確保を図っている。前述のようにｐ型半導体領域２２の幅が順に狭くなることで総不純物量が順に少なくなる構成およびｎ型半導体領域２１は素子の端部に向かい幅が順に広くなることで総不純物量が順に多くなる構成をそれぞれ持たせることにより、耐圧の耐電荷性を確保している。その理由は、正電荷に対しては素子活性部側での空乏層を拡がりやすく、負電荷に対しては素子の端部で空乏層を拡がり難くしている構造であるからである。
【００２１】
図３にガードリングが４本の場合における実施例１の縦型超接合ＭＯＳＦＥＴの耐電荷性のシミュレーション結果を示す。図３の横軸に７．５Ｅ＋１１などとあるのは７．５×１０１１と同義の記述である。他の同様の記述も同じである。図３から、±５×１０１１ｃｍ−２の表面電荷がある場合でも、電荷がない場合と同等の耐圧を確保することができていることが分かる。このように、ｐ型半導体領域２２の幅を素子の端部に向かい狭くしていくことで、高信頼性で安価な周縁耐圧構造部Ｓを備える超接合ＭＯＳＦＥＴを提供することができる。
【実施例２】
【００２２】
本発明の実施例２について、図４、５に示す縦型超接合ＭＯＳＦＥＴを参照して説明する。図４は縦型超接合ＭＯＳＦＥＴの平面図の一部（１／４素子）を示したものであり、図５は図４におけるＡ−Ａ’線での断面図を示したものである。実施例２が実施例１と異なるところは、周縁耐圧構造部Ｓの並列ｐｎ層５０ｂのピッチＰ２が素子活性部Ｋの並列ｐｎ層５０ａのピッチＰ１より小さいことである。また、ｐ型半導体領域２２の幅が実施例１のように素子の端部へ向かって順に変化するのではなく、周縁耐圧構造部Ｓの途中で並列ｐｎ層５０ｂの各領域の幅がグループ単位で切り替わっている点も異なる。すなわち、周縁耐圧構造部の途中で、ｐ型半導体領域の幅は小さくなり、ｎ型半導体領域の幅は広くされている。
【００２３】
さらに、全てのｐ型ガードリング３２ａ、３２ｂ、３２ｃの表面に導電性フィールドプレート（メタル）３３ａ、３３ｂ、３３ｃが導電接触している点が異なる。前述のように、並列ｐｎ層５０ａ、５０ｂのピッチがＰ１からＰ２のように小さくなると、ｐ型半導体領域２２間距離が狭くなり、電界は緩和されやすくなるので、高耐圧化が容易となる。一方、ｐ型ガードリング３２ａ、３２ｂ、３２ｃの表面に導電接触する導電性フィールドプレート（メタル）３３ａ、３３ｂ、３３ｃはｐ型ガードリング３２ａ、３２ｂ、３２ｃの電界緩和および空乏層の拡がりの抑制以外に、外来電荷の収集も行うので、電荷に対する耐圧の変動を抑制し、耐電荷性を向上させることができる。また、素子活性部Ｋ側から素子の端部に向かいｐ型半導体領域２２の幅が段階的ではあるが、狭くなっているので、実施例１と同様の耐電荷性の効果も得られる。
【実施例３】
【００２４】
本発明の実施例３について、図６に示す縦型超接合ＭＯＳＦＥＴを参照して説明する。
実施例３は実施例２の変形例であり、実施例２と異なるのはガードリング３２ａ、３２ｂ、３２ｃの表面に導電接触するフィールドプレートが金属ではなく、ポリシリコンフィールドプレート３４ａ、３４ｂ、３４ｃにされている点である。ポリシリコンのパターンエッチングにはＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などのドライエッチングを使用でき、寸法精度を高めることができるので、初期耐圧、耐電荷性の安定化により大きな効果がある。
【００２５】
以上説明した実施例１、２、３によれば、オン抵抗と耐圧のトレードオフ関係を大幅に改善できる超接合半導体装置の周縁耐圧構造部として、素子活性部側から素子の端部に向かいｐ型半導体領域幅が狭くなる並列ｐｎ層を配置することにより、プロセスを簡単にできて安価でありながら電荷に対する耐圧変動の少ない周縁耐圧構造部を備えた超接合ＭＯＳＦＥＴを提供することができる。
【符号の説明】
【００２６】
１        ｎ型ドリフト領域
２        ｐ型仕切領域
３        ｐベース領域
４        表面ｎ型ドリフト領域
５        ｐコンタクト領域
６        ｎ＋ソース領域
７        ゲート絶縁膜
８        ゲート電極
９        層間絶縁膜
１０      ソース電極
１１      ドレイン領域
１２      ドレイン電極
１３      チャネルストッパー領域
１４      ｐ型表面領域
１５      絶縁膜
１６      チャネルストッパー電極
２１      ｎ型半導体領域
２２      ｐ型半導体領域
３２ａ、３２ｂ、３２ｃ      ガードリング
３３ａ、３３ｂ、３３ｃ      フィールドプレート
３４ａ、３４ｂ、３４ｃ      ポリシリコンフィールドプレート
５０ａ、５０ｂ      並列ｐｎ層
Ｐ１、Ｐ２    ピッチ
Ｔ１      ドリフト層
Ｋ        素子活性部
Ｓ        周縁耐圧構造部
【図１】
0005664142.tif 000002
【図２】
0005664142.tif 000003
【図３】
0005664142.tif 000004
【図４】
0005664142.tif 000005
【図５】
0005664142.tif 000006
【図６】
0005664142.tif 000007