(57)【特許請求の範囲】
【請求項１】
正方形のホール素子感受部と、
前記ホール素子感受部の４つの頂点の各々に配置された同一形状を有するホール電圧出力端子と、
前記ホール電圧出力端子のそれぞれを挟んで両側に、前記ホール電圧出力端子とは導通しないように間隔を置いて配置された、前記４つの頂点において同一形状を有する制御電流入力端子と、を有し、
前記制御電流入力端子の形状は三角形で、一辺が前記ホール素子感受部の縁と重なり、他の２辺のそれぞれが前記ホール素子感受部の対角線に平行であるホールセンサ。
【請求項２】
４つの頂点および４回回転軸を有する形状であるホール素子感受部と、
前記４つの頂点の各々に配置された同一形状を有するホール電圧出力端子と、
前記ホール電圧出力端子のそれぞれを挟んで両側に、前記ホール電圧出力端子とは導通しないように間隔を置いて配置された、前記４つの頂点において同一形状を有する制御電流入力端子と、を有し、
前記制御電流入力端子の形状は三角形で、一辺が前記ホール素子感受部の縁と重なり、他の２辺のそれぞれが前記ホール素子感受部の対角線に平行であるホールセンサ。
【請求項３】
前記制御電流入力端子は、それが配置された頂点から出る対角線に直行する方向に沿った幅が、同じ頂点に配置された前記ホール電圧出力端子の幅よりも大きいことを特徴とする請求項１あるいは２に記載のホールセンサ。
【請求項４】
前記制御電流入力端子は、印加される電流を遮断するためのスイッチを各々有することを特徴とする請求項１あるいは２に記載のホールセンサ。
【請求項５】
前記ホール素子感受部は、Ｐ型半導体基板表面に形成されたＮ型不純物領域からなり、さらに、前記Ｎ型不純物領域の側面および底面を囲むように形成されたＮ型低濃度不純物領域からなる空乏層抑制領域を有し、
前記第１のＮ型不純物領域の端部に設けられた前記ホール電圧出力端子及びその両側に配置された前記制御電流入力端子はＮ型高濃度不純物領域からなることを特徴とする請求項１乃至４のいずれか１項記載のホールセンサ。
【請求項６】
前記制御電流入力端子及び前記ホール電圧出力端子は、前記Ｐ型半導体基板表面からの深さが前記ホール素子感受部と同じであることを特徴とする請求項５記載のホールセンサ。
【請求項７】
スピニングカレントによりオフセット電圧を除去できることを特徴とする請求項１乃至６のいずれか１項記載のホールセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ホール素子に関し、高感度で、かつオフセット電圧の除去が可能なホールセンサに関する。
【背景技術】
【０００２】
最初に、ホール素子の磁気検出原理について説明する。物質中に流れる電流に対して垂直な磁界を印加するとその電流と磁界の双方に対して垂直な方向に電界（ホール電圧）が生じる。
【０００３】
図２のようなホール素子を考える。磁気を感じるホール素子感受部１の幅をＷ、長さをＬ、電子移動度をμ、電流を流すための電源２の印加電圧をＶｄｄ、印加磁場をＢとしたとき、電圧計３から出力されるホール電圧ＶＨは
ＶＨ＝μＢ（Ｗ／Ｌ）Ｖｄｄ
と表され、このホール素子の磁気感度Ｋｈは、
Ｋｈ＝μ（Ｗ／Ｌ）Ｖｄｄ
と表される。この関係式よりホール素子を高感度にするための方法の１つはＷ／Ｌ比を大きくすることであるのがわかる。
【０００４】
一方、実際のホール素子では磁界が印加されていないときでも、出力電圧が生じている。この磁場が０のときに出力される電圧をオフセット電圧という。オフセット電圧が生じる原因は、外部から素子に加わる機械的な応力や製造過程でのアライメントずれなどによる素子内部の電位分布の不均衡によるものであると考えられている。
【０００５】
オフセット電圧を応用上問題とならない大きさとなるように相殺するなどして補償する場合、一般的に以下の方法で行っている。
１つは、図３に示すようなスピニングカレントによるオフセットキャンセル回路を用いる方法である。
【０００６】
ホール素子感受部１０は対称的な形状で、１対の入力端子に制御電流を流し、他の１対の出力端子から出力電圧を得る４端子Ｔ１、Ｔ２、Ｔ３、Ｔ４を有している。ホール素子感受部の一方の一対の端子Ｔ１、Ｔ２が制御電流入力端子となる場合、他方の一対の端子Ｔ３、Ｔ４がホール電圧出力端子となる。このとき、入力端子に電圧Ｖｉｎを印加すると、出力端子には出力電圧Ｖｈ＋Ｖｏｓが発生する。ここでＶｈはホール素子の磁場に比例したホール電圧を示し、Ｖｏｓはオフセット電圧を示している。次に、Ｔ３、Ｔ４を制御電流入力端子、Ｔ１、Ｔ２をホール電圧出力端子として、Ｔ３、Ｔ４間に入力電圧Ｖｉｎを印加すると、出力端子に電圧−Ｖｈ＋Ｖｏｓが発生する。以上の２方向に電流を流したときの出力電圧を減算することによりオフセット電圧Ｖｏｓはキャンセルされ、磁場に比例した出力電圧２Ｖｈを得ることができる。（例えば、特許文献１参照）。
【０００７】
２つ目は、同形状のホール素子２個を直列接続し、ホール素子感受部は互いに直交する向きに近接して配置することで、応力により生じる電圧の不均衡を除去する方法がある。（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０６−１８６１０３号公報
【特許文献２】特開昭６２−２０８６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１の方法では、ホール素子感受部に入力する２方向の電流や出力されるホール電圧が形状に依存してしまうと、スピニングカレントによるオフセット電圧除去ができないため、素子の形状は対称形で、４つの端子も同一形状である必要がある。従来の方法では、ホール電圧出力端子と制御電流入力端子の役割を同一端子に兼ねさせていたので、オフセット電圧を除去するためには、この２つの役割を持つ端子はすべて同一形状でなければならなかった。ホール電圧出力端子と制御電流入力端子としての役割が入れ替わるために、それぞれの機能に適した形状及び配置を割る振ることはできなかった。このように４つの端子の形状および配置によってもホール素子の感度およびオフセット電圧は変化するため、これらの端子の形状および配置をどのように選択するのかという課題がある。
【００１０】
また、特許文献２の方法では、Ｗ／Ｌを任意に決めることができるため、高感度化は可能である。しかしながら、複数のホール素子を用いるため、チップサイズが大きくなり、コストアップにつながるといった課題がある。
【００１１】
さらに、スピニングカレントによるオフセット電圧除去だけではオフセット電圧を除去できない場合がある。その理由を以下で説明する。
【００１２】
ホール素子は、図４に示す等価回路で表される。ホール素子は、４つの端子を、４つの抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４で接続したブリッジ回路として表される。ホール素子が対称形の場合、４つの抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値は同一となる。しかし、実際には応力や製造上の加工精度等により異なる。前記のとおり２方向に電流を流したときの出力電圧を減算することによりオフセット電圧をキャンセルする。
【００１３】
印加磁場がゼロの時を考える。ホール素子の一対の端子Ｔ１、Ｔ２に電圧Ｖｉｎを印加すると、他方の一対の端子Ｔ３、Ｔ４間には、ホール電圧
Ｖｏｕｔａ＝（Ｒ２＊Ｒ４−Ｒ１＊Ｒ３）／（Ｒ１＋Ｒ４）／（Ｒ２＋Ｒ３）＊Ｖｉｎ
が出力される。一方、端子Ｔ３、Ｔ４に電圧Ｖｉｎを印加すると、Ｔ１、Ｔ２にはホール電圧
Ｖｏｕｔｂ＝（Ｒ１＊Ｒ３−Ｒ２＊Ｒ４）／（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２）＊Ｖｉｎ
が出力される。２方向の出力電圧の差、つまりオフセット電圧は、
Ｖｏｓ＝Ｖｏｕｔａ−Ｖｏｕｔｂ＝（Ｒ１−Ｒ３）＊（Ｒ２−Ｒ４）＊（Ｒ２＊Ｒ４−Ｒ１＊Ｒ３）／（Ｒ１＋Ｒ４）／（Ｒ２＋Ｒ３）／（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２）＊Ｖｉｎ
となる。ここで、右辺の分母（Ｒ１−Ｒ３）＊（Ｒ２−Ｒ４）＊（Ｒ２＊Ｒ４−Ｒ１＊Ｒ３）＝０になる条件においてオフセット電圧は除去できる。したがって、オフセット電圧は各々の等価回路の抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４が異なる場合でもキャンセルできる。しかし、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４が電流印加方向により値が異なる場合、つまり、ホール素子の一対の端子Ｔ１、Ｔ２に電圧Ｖｉｎを印加する場合と端子Ｔ３、Ｔ４に電圧Ｖｉｎを印加する場合とで４つの抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の値が異なるとき、オフセット電圧Ｖｏｓは前述の式が成り立たないため、キャンセルできないこととなる。
【００１４】
図５は一般的なホール素子の断面図である。ホール素子感受部となるＮ型不純物領域１０２の周辺部は分離のためＰ型の不純物領域に囲まれている。ホール電流印加端子に電圧を印加すると、ホール素子感受部とその周辺部の境界では空乏層が広がる。空乏層中にはホール電流は流れないため、空乏層が広がっている領域ではホール電流は抑制され、抵抗は増加する。また、空乏層幅は印加電圧に依存する。そのため、図４で示す等価回路の抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４が電圧印加方向により値が変化するためオフセットキャンセル回路で磁気オフセットのキャンセルができない。
【課題を解決するための手段】
【００１５】
上記の課題を解決するため、本発明は以下のような構成をした。
ホール素子感受部の制御電流入力端子とホール電圧出力端子を独立に配置したことを特徴とする。
ホール素子感受部の形状は、正方形であり、その各頂点に制御電流入力端子とホール電圧出力端子の両方を有することを特徴とする。
【００１６】
配置した端子の形状は、制御電流入力端子幅が大きく、ホール電圧出力端子幅が小さいことを特徴とする。
そして、制御電流入力端子と電源間にはスイッチを有することを特徴とする。
また、スピニングカレントによりオフセット電圧を除去できることを特徴とする。
【００１７】
さらにスピニングカレントによるオフセット電圧除去を可能にするため、Ｐ型半導体基板表面に形成されたＮ型不純物領域からなるホール素子感受部と、Ｎ型不純物領域の側面および底面を囲むように形成されたＮ型低濃度不純物領域からなる空乏層抑制領域と、Ｎ型不純物領域の端部に設けられたＮ高濃度不純物領域からなる制御電流入力端子とからなることを特徴とする。
【００１８】
空乏層抑制領域であるＮ型低濃度不純物領域はホール素子感受部のＮ型不純物領域よりも深く、かつ濃度が薄く形成されていることを特徴とする。
【発明の効果】
【００１９】
上記手段を用いることにより、スピニングカレントによりオフセット電圧を除去することができる。また、制御電流入力端子とホール電圧出力端子を独立に配置することにより、入力端子を大きくし、出力端子を小さくすることができるため、ホール素子の感度を増大させることができる。さらにホール素子１つで上記のことが可能であるため、チップサイズを小さくすることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明のホール素子の構成を示す図である。
【図２】理想的なホール効果の原理について説明するための図である。
【図３】スピニングカレントによるオフセット電圧の除去方法を説明するための図である。
【図４】ホール素子のオフセット電圧を説明するための等価回路を示す図である。
【図５】一般的なホール素子の断面構造を示す図である。
【図６】スピニングカレントによるオフセット電圧の除去が可能なホール素子の断面構造を示す図である。
【発明を実施するための形態】
【００２１】
図１は本発明にかかるホール素子の一実施例の構成を示す平面図である。本発明のホール素子は正方形のホール素子感受部１００の４つの各頂点にホール電圧出力端子１１１、１１２、１１３、１１４とそのホール電圧出力端子を挟む制御電流入力端子１２１、１２２、１２３、１２４を有する。つまり、ホール素子感受部に接続する端子についてホール電圧出力端子と制御電流入力端子を異なる端子として独立に配置するのである。従来の方法では、ホール電圧出力端子と制御電流入力端子の役割を同一端子に兼ねさせていたので、オフセット電圧を除去するためには、この２つの役割を持つ端子はすべて同一形状でなければならなかった。ホール電圧出力端子と制御電流入力端子としての役割が入れ替わるために、それぞれの機能に適した形状及び配置を割る振ることはできなかった。しかし、本発明においては、ホール電圧出力端子と制御電流入力端子を独立に配置することにより、この２つの端子の形状は独立に決めることができる。
【００２２】
ここで、オフセット電圧を除去するため、ホール電圧出力端子１１１、１１２、１１３、１１４は同一形状であり、同様に制御電流入力端子１２１、１２２、１２３、１２４は同一形状である。
【００２３】
さらに、本実施例においては、ホール電圧出力端子は図１に示すように長方形であり、ホール電圧出力端子が位置する頂点から出る対角線方向に長辺が沿って配置される。対角線に直交する短辺の長さである端子幅は長辺に比べ小さくする。これは、ホール電圧出力端子は導電性が高いため、その付近が同電位状態になってしまい、その付近でホール効果が得られなくなってしまうことを避けるためである。ホール電圧出力端子幅を小さくすることにより、ホール感度の低下を抑制することができる。
【００２４】
一方、電極幅を大きくできるよう制御電流入力端子は形状を三角形にし、ホール電圧出力端子を挟んで両側に配置する。本実施例においては、三角形の一辺はホール素子感受部の縁と重なり、他の２辺はそれぞれホール素子感受部の対角線に平行に配置してある。形状を三角形にすることにより制御電流入力端子幅を大きくすることができ、ホール素子１００内に流れる電流方向の均一性を向上させることができる。各制御電流入力端子には印加される電流を遮断するためのスイッチ１３１、１３２、１３３、１３４が接続されている。
【００２５】
このように、制御電流入力端子とホール電圧出力端子を独立させ、制御電流入力端子幅を大きく、ホール電圧出力端子幅を小さくすることにより、1つのホール素子で高感度であるホールセンサを提供することができる。各頂点における制御電流入力端子幅とホール電圧出力端子幅の比は２：１から２０：１の範囲にあるのが好ましい。
【００２６】
しかし、制御電流入力端子を大きくしすぎると、隣り合う頂点にある制御電流入力端子同士が近接し、そこを通って電流が流れてしまう。それによりホール素子感受部に電流が流れず、出力電圧が低下する。従って、隣り合う頂点にある制御電流入力端子同士の間隔としては正方形ホール素子感受部１００の一辺の長さの５０から６０パーセントほど離すのが好ましい。
また、制御電流入力端子とホール電圧出力端子は互いに導通しないように間隔をおいて離して配置する。
【００２７】
次にホール素子の構造について説明する。
ホール素子感受部は、半導体材料（例えばシリコン基板）を用い、電子移動度を高くして、感度を上げるため、不純物濃度を低くする。しかし、ホール素子感受部のＮ型不純物領域１０２の濃度を下げるほど、ホール素子感受部とその周辺部の境界では空乏層が大きくなる。これによりスピニングカレントによるオフセット電圧が除去できなくなることを防ぐため、本発明では図６のような構造とした。
【００２８】
図６に示すホール素子は、Ｐ型半導体基板１０１の表面に形成されたＮ型不純物領域１０２からなるホール素子感受部と、Ｎ型不純物領域１０２の周囲すなわちＮ型不純物領域１０２の側面および底面を囲むように形成されたＮ型低濃度不純物領域１０３からなる空乏層抑制領域と、Ｎ型不純物領域１０２の端部に設けられたＮ型高濃度不純物領域１１０からなる制御電流入力端子を有する構成である。ここで、図６の断面図と図１の平面図を対比して少し説明する。図６に示すＮ型不純物領域１０２からなるホール素子感受部は、図１においては符号１００に相当しており、平面図では正方形である。その頂点である四隅にＮ高濃度不純物領域１１０からなる制御電流入力端子が配置されている。なお、Ｎ型低濃度不純物領域１０３からなる空乏層抑制領域は、正方形のホール素子感受部の周囲に設けられるが、図１では省略している。
【００２９】
ホール素子感受部のＮ型不純物領域１０２は深さ３００〜５００ｎｍ程度、濃度は１×１０16（atoms/cm3）から５×１０16（atoms/cm3）であり、空乏層抑制領域であるＮ型低濃度不純物領域１０３は深さ２〜３μｍ程度、濃度は８×１０14（atoms/cm3）から３×１０15（atoms/cm3）であることが好ましい。また、ホール電圧出力端子、制御電流入力端子部は、半導体材料表面の不純物濃度（Ｎ型）が選択的に高められ、コンタクト領域が形成されている。これにより、コンタクト領域とそこに配線される電極（配線）とを接続する。そして、各々の端子は、そこに配設される各配線を介して、電気的に接続される。制御電流入力端子及びホール電圧出力端子となるＮ型高濃度不純物領域１１０の深さは３００ｎｍ〜５００ｎｍ程度にすることが好ましい。つまり、空乏層抑制領域はホール素子感受部よりも深く，濃度を薄くする。また、制御電流入力端子及びホール電圧出力端子は、ホール素子感受部と深さを同程度にする。
【００３０】
以上の関係を保つことにより空乏層抑制領域とその周辺部のＰ型基板領域との間の接合部で生じる空乏層に影響されず、制御電流をホール素子感受部に流すことができる。ホール素子をこのような構造にすることによりスピニングカレントによるオフセット電圧の除去ができる。
【００３１】
また、本発明のホール素子の製造方法も容易である。まず、Ｐ型基板に空乏層抑制層となるＮ型低濃度不純物領域１０３を形成する。このとき、Ｎ型低濃度不純物領域１０３は深さ２〜３μｍ、濃度は８×１０14（atoms/cm3）から３×１０15（atoms/cm3）である。これはＮウェルと同程度の濃度であり、同程度の深さである。さらに、Ｎ型低濃度不純物領域１０３は空乏層抑制領域として用いるため、Ｎウェルの製造ばらつきが大きくてもホール素子の感度やその他の特性に影響しない。そのため、他の要素のＮウェルと同時に形成することができる。
【００３２】
次に、ホール素子感受部であるＮ型不純物領域１０２を形成する。このとき、Ｎ型低濃度不純物領域１０３は深さ３００〜５００ｎｍ、濃度は１×１０16（atoms/cm3）から５×１０16（atoms/cm3）とする。この深さ、濃度の不純物領域は通常のイオン注入装置で形成可能で、Ｎウェルよりも濃度、深さのばらつきを小さくすることができる。ホール素子感受部をイオン注入で形成することにより、感度のばらつきの小さいホール素子を形成する。
【００３３】
最後に、制御電流入力端子及びホール電圧出力端子となる高濃度不純物領域を形成する。高濃度不純物領域は深さ３００ｎｍ〜５００ｎｍであり、他の要素と特に異なる工程を必要とせず、容易に形成可能である。
【００３４】
以上示したホール素子ではホール素子感受部の形状を正方形としたが、完全な正方形である必要は無く、ホール素子感受部が４回回転軸を有する形状であれば良い。
【００３５】
次にオフセット電圧の除去方法について説明する。
まず、制御電流入力端子１２１、１２２間に電圧Ｖｄｄを印加し、制御電流を流す（電流方向１）。電流が流れると、ホール電圧出力端子１１３、１１４間にホール電圧が生じる。このとき、ホール素子感受部以外に電流が流れるとホール感度が低下するため、スイッチ１３３、１３４をオフにして、制御電流入力端子１２１から端子１２３、１２４を通って制御電流入力端子１２２に流れる電流経路を遮断する。
【００３６】
ここでホール電圧出力端子１１３、１１４間に出力される電圧には、磁場の大きさに比例したホール電圧とオフセット電圧が含まれており、出力電圧をＶ３４、ホール電圧をＶＨ３４、オフセット電圧をＶｏｓ３４とすると、
Ｖ３４＝ＶＨ３４＋Ｖｏｓ３４
と表すことができる。
【００３７】
次に、制御電流入力端子１２３、１２４間に電圧Ｖｄｄを印加し、制御電流を流す（電流方向２）。電流が流れると、ホール電圧出力端子１１１、１１２間にホール電圧が生じる。同様にして、スイッチ１３１、１３２をオフにして、制御電流入力端子１２３から端子１２１、１２２を通って制御電流入力端子１２４に流れる電流経路を遮断する。ホール電圧出力端子１１１、１１２間に生じる電圧には、磁場の大きさに比例したホール電圧とオフセット電圧を含まれており、出力電圧をＶ１２、ホール電圧をＶＨ１２、オフセット電圧をＶｏｓ１２とすると、
Ｖ１２＝ＶＨ１２＋Ｖｏｓ１２
と表すことができる。
【００３８】
ここでホール素子の形状は図１で示すように正方形で、ホール電圧出力端子１１１、１１２、１１３、１１４及び制御電流入力端子１２１、１２２、１２３、１２４は素子の４つの頂点に各々の端子は同一形状をしている。そのため、生じるホール電圧ＶＨは、電流を電流方向１で流した場合のホール電圧Ｖ１２と電流方向２で流した場合のホール電圧Ｖ３４の関係は、電流方向が異なるだけで、流す電流量やホール電圧出力端子間隔等は同じであるため、
ＶＨ＝ＶＨ３４＝−ＶＨ１２
とすることができる。オフセット電圧Ｖｏｓについても同様のことが言えるので、
Ｖｏｓ＝Ｖｏｓ３４＝Ｖｏｓ１２
とすることができる。
【００３９】
つまりホール電圧出力端子１１１、１１２間に生じる電圧Ｖ１２とホール電圧出力端子１１３、１１４間に生じる電圧Ｖ３４は、
Ｖ３４＝ＶＨ＋Ｖｏｓ
Ｖ１２＝−ＶＨ＋Ｖｏｓ
と表される。この電流方向１で得られた出力電圧Ｖ３４と電流方向２で得られた出力電圧Ｖ１２を減算させた電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｖ３４−Ｖ１２＝２ＶＨ
となりオフセット電圧が除去され、２倍のホール電圧を得ることができる。
【００４０】
以上のように、図１のような構成により、チップサイズが小さく、高感度でオフセット電圧を除去できるホールセンサが実現できる。
【符号の説明】
【００４１】
１、１０、１００  ホール素子感受部
１０１  Ｐ型半導体基板
１０２  Ｎ型不純物領域
１０３  Ｎ型低濃度不純物領域
１１０  Ｎ型高濃度不純物領域
１１１、１１２、１１３、１１４  ホール電圧出力端子
１２１、１２２、１２３、１２４  制御電流入力端子
１３１、１３２、１３３、１３４  スイッチ
２、１２  電源
３、１３  電圧計
１１  切替信号発生器
Ｓ１、Ｓ２、Ｓ３、Ｓ４  センサー端子切替手段
Ｔ１、Ｔ２、Ｔ３、Ｔ４  端子
Ｒ１、Ｒ２、Ｒ３、Ｒ４  抵抗
【図１】
0005815986.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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