(57)【特許請求の範囲】
【請求項１】
ＧａＮを用いたＨＥＭＴが形成されたチップと、
前記チップを搭載する導電性のステージと、
前記ステージと前記ＨＥＭＴのソースとに電気的に接続されたソースリードと、
前記ＨＥＭＴのゲートに電気的に接続されたゲートリードと、
前記ＨＥＭＴのドレインに電気的に接続されたドレインリードと、
を具備し、
前記ソースリード、前記ドレインリードおよび前記ゲートリードの順に配列されており、
前記チップは、前記チップの表面に形成された複数のソースパッドを備え、
前記複数のソースパッドは、前記ソースリードに電気的に接続されていることを特徴とし、
前記複数のソースパッドのうち少なくとも１つは、ボンディングワイヤを用い前記ソースリードに電気的に接続され、前記複数のソースパッドのうち他のソースパッドはボンディングワイヤを用い前記ステージに電気的に接続されていることを特徴とする、
半導体装置。
【請求項２】
前記ソースリード、前記ゲートリードおよび前記ドレインリードは、前記ステージに対し同じ方向に引き出されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チップは、基板上に形成された半導体層と、前記半導体層上に形成された前記ソース、前記ゲートおよび前記ドレインと、を備え、
前記ステージ上に前記基板が搭載されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ソースリードと前記ステージとは、一体に形成されていることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記チップは、ダイ付け材を用い前記ステージに搭載され、
前記ボンディングワイヤが接続された前記ステージの領域と、前記チップが搭載された前記ステージの領域との間の前記ステージの上面には、凸部または凹部が形成されていることを特徴とする請求項１から４のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＧａＮを用いたＨＥＭＴを備えた半導体装置に関する。
【背景技術】
【０００２】
近年のパワーデバイスは、低消費電力化、高効率化が図られている。高効率化のため、シリコンを用いたＦＥＴ（Field Effect Transistor）に代わりにＧａＮ（窒化ガリウム）等の窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor）が注目されている。ＨＥＭＴが形成されたチップをリードフレームパッケージに搭載する技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１５３５７７号公報
【特許文献２】特開平１１−７４４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高出力のシリコンを用いたＦＥＴは縦型構造である。この構造では、ＦＥＴチップの搭載される面はドレインである。一方、ＧａＮを用いたＨＥＭＴは横型構造である。このため、チップの搭載される面はソース、ゲートおよびドレインのいずれの電極とも電気的に接続されていない。シリコンを用いたＦＥＴチップを搭載するためのパッケージをＧａＮを用いたＨＥＭＴチップを搭載するパッケージとして用いると、横方向からの電磁波等のノイズに対しトランジスタの動作が影響されてしまう。このように、ＥＭＳ（Electro Magnetic Susceptibility）が低下してしまう。
【０００５】
本半導体装置は、横方向からのノイズに対するトランジスタ動作の影響を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
例えば、ＧａＮを用いたＨＥＭＴが形成されたチップと、前記チップを搭載する導電性のステージと、前記ステージと前記ＨＥＭＴのソースとに電気的に接続されたソースリードと、前記ＨＥＭＴのゲートに電気的に接続されたゲートリードと、前記ＨＥＭＴのドレインに電気的に接続されたドレインリードと、を具備し、前記ソースリード、前記ドレインリードおよび前記ゲートリードの順に配列されていることを特徴とする半導体装置を用いる。
【発明の効果】
【０００７】
本半導体装置によれば、横方向からのノイズに対するトランジスタ動作の影響を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、比較例１のチップの断面図である。
【図２】図２は、比較例１においてパッケージにチップを搭載した平面図である。
【図３】図３は、比較例２のチップ断面図である。
【図４】図４は、比較例２のチップの一部の平面図である。
【図５】図５は、比較例２においてパッケージにチップを搭載した平面図である。
【図６】図６は、実施例１においてパッケージにチップを搭載した平面図である。
【図７】図７は、チップがステージに搭載されている断面図である。
【図８】図８は、実施例１に係る半導体装置に用いるリードフレームの一例の平面図である。
【図９】図９は、実施例１に係る半導体装置の一例の平面図である。
【図１０】図１０は、実施例２のチップの一部の平面図である。
【図１１】図１１は、実施例２においてパッケージにチップを搭載した平面図である。
【図１２】図１２は、実施例３においてパッケージにチップを搭載した平面図である。
【図１３】図１３（ａ）および図１３（ｂ）は、実施例３のステージの断面図である。
【発明を実施するための形態】
【０００９】
まず、比較例１として、シリコンを用いた縦型構造のＦＥＴについて説明する。図１は、比較例１のチップの断面図である。比較例１のチップ５０においては、シリコン基板内に高濃度ｎ型層５１、低濃度ｎ型層５２、ｐ型層５３およびｎ型領域５４が形成されている。低濃度ｎ型層５２に達する溝が形成されている。溝内にはゲート絶縁膜４９を介しゲート電極５６が形成されている。高濃度ｎ型層５１下にドレイン電極５７が形成されている。ｎ型領域５４上にソース電極５５が形成されている。なお，ｎ型とｐ型は逆でもよい。縦型構造のＦＥＴにおいては、ドレイン電極５７からソース電極５５に縦方向に電流が流れる。
【００１０】
図２は、比較例１においてパッケージにチップを搭載した平面図である。リードフレーム１０ａは、ステージ１１、ソースリード１２ａ、ドレインリード１３ａおよびゲートリード１４を備えている。リードフレーム１０ａは導電性であり、例えばＣｕにＮｉメッキされている。ステージ１１は、チップ５０を搭載する。チップ５０表面には、ソース電極５５に電気的に接続されたソースパッド５８と、ゲート電極５６に電気的に接続されたゲートパッド５９が形成されている。
【００１１】
ソースリード１２ａは、チップ５０のソースパッド５８とボンディングワイヤ２２を介し接続されている。ゲートリード１４は、チップ５０のゲートパッド５９とボンディングワイヤ２４を介し接続されている。ドレインリード１３ａは、ステージ１１と一体に形成されている。チップ５０がステージ１１に導電性のダイ付け材により搭載されることにより、ステージ１１は、チップ５０のドレイン電極５７と電気的に接続される。よって、ドレインリード１３ａは、チップ５０のドレインと電気的に接続される。
【００１２】
以上のように、比較例１では、リードが、ソースリード１２ａ、ドレインリード１３ａおよびゲートリード１４の順に配列されている。このように、ソースリード１２ａが端に配置されることにより、横方向からのノイズ（矢印８０）に対するＦＥＴ動作への影響を抑制することができる。
【００１３】
次に、比較例１と同じリードフレーム１０ａに、ＧａＮを用いた横型構造のＨＥＭＴを搭載した場合について説明する。図３は、比較例２のチップ断面図である。比較例２のチップ３０には、ＧａＮを用いたＨＥＭＴが形成されている。図３のように、ＧａＮを用いたＨＥＭＴにおいては、シリコン基板３１上に、絶縁性のバッファ層３２、バッファ層３２上にＧａＮ層３３、ＧａＮ層３３上にＡｌＧａＮ層３４が積層されている。ＡｌＧａＮ層３４上にソース電極３５、ゲート電極３６およびドレイン電極３７が形成されている。横型構造のＨＥＭＴにおいては、ソース電極３５およびドレイン電極３７が半導体層の上面に形成されている。このため、電流はドレイン電極３７からＧａＮ層３３を通りソース電極３５に流れる。よって、横型構造のＨＥＭＴが形成されたチップ３０においては、チップ３０の搭載される面（基板３１の下面）には電流が流れない。ＨＥＭＴを安定に動作させるためには、チップ３０の下面は、ソース電極３５と同じ電位とすることが好ましい。
【００１４】
図４は、比較例２のチップの一部の平面図である。図４のように、複数のソース電極３５と複数のドレイン電極３７とが交互に形成されている。複数のソース電極３５は、ソースパッド３８に接続されている。複数のドレイン電極３７は、ドレインパッド４０に接続されている。ソース電極３５とドレイン電極３７との間には、ゲート電極３６が形成されている。ゲート電極３６はゲートパッド３９に接続されている。なお、ゲート電極３６は、ドレインパッド４０の下を延伸している（図４において破線にて図示）。
【００１５】
図５は、比較例２においてパッケージにチップを搭載した平面図である。チップ３０の表面にソースパッド３８、ゲートパッド３９およびドレインパッド４０が形成されている。ソースパッド３８、ゲートパッド３９およびドレインパッド４０は、それぞれ図４に示したソース電極３５、ゲート電極３６およびドレイン電極３７に電気的に接続されている。ＧａＮを用いたＨＥＭＴチップ３０においては、チップ３０が搭載される面をソースと同じ電位とすることが好ましい。このため、ステージ１１をソース電位とする。よって、ドレインリード１３ａをソースリードとして用いることになる。ソースパッド３８をステージ１１にボンディングワイヤ２２を用い電気的に接続する。また、ソースリード１２ａをドレインリードとして用いることになる。ドレインパッド４０をボンディングワイヤ２３を用いソースリード１２ａと電気的に接続する。ゲートパッド３９をボンディングワイヤ２４を用いゲートリード１４と電気的に接続する。
【００１６】
以上のように、比較例２では、リードが、ドレインリード（図５においてソースリード１２ａで示している）、ソースリード（図５においてはドレインリード１３ａで示している）およびゲートリード１４の順に配列されている。比較例２においては、ソースリード１２ａが中央に配置されることにより、横方向からのノイズ（矢印８０）に対し、トランジスタの動作が影響を受けやすくなる。さらに、リードの配置が比較例１と互換性がなく、比較例１の代わりに比較例２を用いるには、パッケージを実装する基板のパターン配置を変更することになる。このため、比較例１の互換品として比較例２を用い難くなる。
【実施例１】
【００１７】
実施例１において、ＧａＮを用いた横型構造のＨＥＭＴが形成されたチップの断面図および平面図は図３および図４と同じであり説明を省略する。図６は、実施例１においてパッケージにチップを搭載した平面図である。図６のように、実施例１に係る半導体装置において、リードフレーム１０は、ステージ１１、ソースリード１２、ドレインリード１３およびゲートリード１４を備えている。各リードは、ソースリード１２、ドレインリード１３およびゲートリード１４の順に配列されている。ソースリード１２はステージ１１と一体に形成されており、電気的に接続されている。ソースリード１２は、ボンディングワイヤ２２を介しチップ３０のソースパッド３８と電気的に接続されている。ドレインリード１３は、ボンディングワイヤ２３を介しチップ３０のドレインパッド４０と電気的に接続されている。ゲートリード１４は、ボンディングワイヤ２４を介しチップ３０のゲートパッド３９と電気的に接続されている。ドレインリード１３およびゲートリード１４は、ステージ１１とは一体には形成されていない。その他の構成は、比較例１と同様であり、説明を省略する。
【００１８】
図７は、チップがステージに搭載されている断面図である。図７のように、チップ３０は、ステージ１１に導電性のダイ付け材６０を用い搭載されている。
【００１９】
図８は、実施例１に係る半導体装置に用いるリードフレームの一例の平面図である。切断前のリードフレーム１０は、ステージ１１、ソースリード１２、ドレインリード１３、ゲートリード１４および枠１５が一体に形成されており、電気的に接続されている。これにより、チップ３０のダイ付けおよびボンディングワイヤをボンディングする際に、静電気等によりチップ３０が破壊されることを抑制できる。ステージ１１には、孔１７およびアンカ１６が形成されている。孔１７およびアンカ１６は、モールド樹脂を用い封止する際のアンカとして機能する。リードフレーム１０は導電性であり、例えばＣｕにＮｉメッキされている。
【００２０】
図９は、実施例１に係る半導体装置の一例の平面図である。図８のリードフレーム１０を用い、図６のように、チップ３０をステージ１１にダイ付けし、ボンディングワイヤをボンディングする。その後、ステージ１１およびチップ３０をエポキシ樹脂等の樹脂１８を用い封止する。リードフレーム１０の枠１５を切断する。これにより、図９の半導体装置１００が完成する。樹脂１８に形成された孔１９は、例えばネジ止め用の孔である。
【００２１】
実施例１によれば、図６のように、ＧａＮを用いたＨＥＭＴチップを搭載するステージ１１と電気的に接続されたソースリード１２、ドレインリード１３およびゲートリード１４の順に配列されている。これにより、図６の横方向からの電磁波等のノイズ（矢印８０）に対し、ＨＥＭＴの動作が影響されることを抑制できる。さらに、リードの配置が比較例１と互換性がある。このため、比較例１の代わりに実施例１に係る半導体装置を用い易くなる。
【００２２】
また、図６のように、ソースリード１２、ドレインリード１３およびゲートリード１４は、ステージ１１に対し同じ方向に引き出されていることが好ましい。これにより、図６の横方向からのノイズ（矢印８０）に対し、ＨＥＭＴの動作が影響されることをより抑制できる。
【００２３】
さらに、図３のように、ＨＥＭＴチップ３０は、基板３１上に形成されたＧａＮ層３３およびＡｌＧａＮ層３４（例えば半導体層）と、ＧａＮ層３３およびＡｌＧａＮ層３４上に形成されたソース、ゲートおよびドレインと、を備える。ステージ１１上に基板３１が搭載されている。このように、横型構造のＨＥＭＴにおいては、基板３１の下面に電流が流れない。よって、ＨＥＭＴの動作の安定性のため基板３１の裏面はソース電位とすることが好ましい。よって、図６のようなリードフレーム１０を用いることが好ましい。
【００２４】
ソースリード１２とステージ１１とは、電気的に接続されていればよいが、図６のように、一体に形成されていることが好ましい。
【実施例２】
【００２５】
図１０は、実施例２のチップの一部の平面図である。図１０においてソースパッド３８およびドレインパッド４０は点線で示している。ソース電極３５は、延伸方向の両端付近において２つのソースパッド３８にビア配線４２を介し電気的に接続されている。ドレイン電極３７は、中央付近においてドレインパッド４０にビア配線４４を介し電気的に接続されている。その他の構成は図４と同じであり説明を省略する。
【００２６】
実施例１においては、図４のように、ソース電極３５のソースパッド３８付近の領域４６において電流密度が高くなる。一方、実施例２においては、図１０のように、ソース電極５５の両側にソースパッド３８を配置する。これにより、ソース電極３５の両側の領域４８に電流が分散される。よって、電流量を増加させ、より高電力動作が可能となる。
【００２７】
図１１は、実施例２においてパッケージにチップを搭載した平面図である。チップ３０の表面にソースパッド３８が２つ形成されている。このため、１つのソースパッド３８はボンディングワイヤ２２を介しソースリード１２に電気的に接続する。別のソースパッド３８はボンディングワイヤ２２を介しステージ１１に電気的に接続する。その他の構成は、実施例１の図６と同じであり説明を省略する。
【００２８】
実施例２によれば、ＨＥＭＴチップ３０は、ＨＥＭＴチップ３０の表面に形成された複数のソースパッド３８を備えている。複数のソースパッド３８は、ソースリード１２に電気的に接続されている。これにより、ソース電極３５の電流量を増加させ、より高電力動作が可能となる。
【００２９】
また、複数のソースパッド３８のうち少なくとも１つは、ボンディングワイヤ２２を用いソースリード１２に電気的に接続されている。複数のソースパッド３８のうち他のソースパッドはボンディングワイヤ２２を用いステージ１１に電気的に接続されている。このように、複数のソースパッド３８をソースリード１２とステージとに電気的に接続することができる。これにより、より多くのソースパッド３８をソースリード１２と電気的に接続させることができる。これにより、ソース抵抗をより低減させることができる。
【実施例３】
【００３０】
図１２は、実施例３においてパッケージにチップを搭載した平面図である。図１２のように、チップ３０が搭載された領域の周囲に凸部６２または凹部６４が形成されている。その他の構成は実施例２と同じであり説明を省略する。
【００３１】
図１３（ａ）および図１３（ｂ）は、実施例３のステージの断面図である。図１３（ａ）のように、チップ３０の周囲に凸部６２が形成されている。図１３（ｂ）のように、チップ３０の周囲に凹部６４が形成されている。凸部６２および凹部６４は、例えばプレスにより加工することができる。また、凸部６２は、樹脂または金属を貼り付けることにより形成することができる。さらに、凸部６２は、Ｃｒ、ＴｉまたはＷ等の金属をメッキすることにより形成することができる。
【００３２】
実施例２のように、ステージ１１に凸部６２または凹部６４が形成されていない場合、チップ３０のダイ付け材６０がボンディングワイヤ２２をボンディングする領域に広がる場合がある。この場合、ボンディングワイヤ２２の接合が弱くなる。
【００３３】
実施例３によれば、複数のソースパッド３８の少なくとも一つは、ボンディングワイヤ２２を用いステージ１１に電気的に接続されている。ボンディングワイヤ２２が接続されたステージ１１の領域７２と、チップ３０が搭載されたステージの領域７０との間のステージ１１に、凸部６２または凹部６４が形成されている。これにより、チップ３０をステージ１１に搭載した際にダイ付け材６０が領域７２に広がることを抑制できる。よって、ボンディングワイヤ２２の接合強度を確保できる。
【００３４】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００３５】
実施例１〜３を含む実施形態に関し、さらに以下の付記を開示する。
付記１：
ＧａＮを用いたＨＥＭＴが形成されたチップと、前記チップを搭載する導電性のステージと、前記ステージと前記ＨＥＭＴのソースとに電気的に接続されたソースリードと、前記ＨＥＭＴのゲートに電気的に接続されたゲートリードと、前記ＨＥＭＴのドレインに電気的に接続されたドレインリードと、を具備し、前記ソースリード、前記ドレインリードおよび前記ゲートリードの順に配列されていることを特徴とする半導体装置。
付記２：
前記ソースリード、前記ゲートリードおよび前記ドレインリードは、前記ステージに対し同じ方向に引き出されていることを特徴とする付記１記載の半導体装置。
付記３：
前記チップは、基板上に形成された半導体層と、前記半導体層上に形成された前記ソース、前記ゲートおよび前記ドレインと、を備え、前記ステージ上に前記基板が搭載されていることを特徴とする付記１または２記載の半導体装置。
付記４：
前記ソースリードと前記ステージとは、一体に形成されていることを特徴とする付記１から３のいずれか一項記載の半導体装置。
付記５：
前記チップは、前記チップの表面に形成された複数のソースパッドを備え、前記複数のソースパッドは、前記ソースリードに電気的に接続されていることを特徴とする付記１から４のいずれか一項記載の半導体装置。
付記６：前記チップは、ダイ付け材を用い前記ステージに搭載され、前記複数のソースパッドの少なくとも一つは、ボンディングワイヤを用い前記ステージに電気的に接続されており、前記ボンディングワイヤが接続された前記ステージの領域と、前記チップが搭載された前記ステージの領域との間の前記ステージの上面には、凸部または凹部が形成されていることを特徴とする付記５記載の半導体装置。
付記７：
前記複数のソースパッドのうち少なくとも１つは、ボンディングワイヤを用い前記ソースリードに電気的に接続され、前記複数のソースパッドのうち他のソースパッドはボンディングワイヤを用い前記ステージに電気的に接続されていることを特徴とする付記５記載の半導体装置。
付記８：
前記チップおよびステージを封止する樹脂を具備することを特徴とする付記１から７のいずれか一項記載の半導体装置。
【符号の説明】
【００３６】
１０        リードフレーム
１１        ステージ
１２        ソースリード
１３        ドレインリード
１４        ゲートリード
１８        樹脂
３０        チップ
３１        基板
３２        バッファ層
３３        ＧａＮ層
３４        ＡｌＧａＮ層
３５        ソース電極
３６        ゲート電極
３７        ドレイン電極
３８        ソースパッド
３９        ゲートパッド
４０        ドレインパッド
２２、２３  ボンディングワイヤ
６０        ダイ付け材
７０、７２  領域
【図１】
0005815976.tif 000002
【図２】
0005815976.tif 000003
【図３】
0005815976.tif 000004
【図４】
0005815976.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
0005815976.tif 000009
【図９】
0005815976.tif 000010
【図１０】
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【図１１】
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【図１２】
0005815976.tif 000013
【図１３】
0005815976.tif 000014