(57)【特許請求の範囲】
【請求項１】
ＭＯＳ−ＦＥＴ（１０）と、このＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ（１５）と、このオペアンプ（１５）の出力を一方の入力とし、出力を前記ＭＯＳ−ＦＥＴ（１０）のゲートに接続した第一ＯＲ回路（１７）と、前記ＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ（２２）と、ゲート端子（１４）を一方の入力とし、その出力を前記第一ＯＲ回路（１７）の他方の入力として接続した第一ＡＮＤ回路（１８）と、前記コンパレータ（２２）の出力を一方の入力とし、その出力を前記第一ＡＮＤ回路（１８）の他方の入力として接続した第二ＯＲ回路（１９）と、その出力を前記第二ＯＲ回路（１９）の他方の入力とし、２つの入力に対して共通にコントロール端子（２１）に接続した第一ＮＡＮＤ回路（２０）とによって、ゼロボルトスイッチング機能を具備したことを特徴とする低Ｖｆ逆導通ＦＥＴ回路。
【請求項２】
ＭＯＳ−ＦＥＴ（１０）と、このＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ（１５）と、このオペアンプ（１５）の出力を一方の入力とし、ゲート端子（１４）を他方の入力とし、出力を前記ＭＯＳ−ＦＥＴ（１０）のゲートに接続した第一ＯＲ回路（１７）と、前記オペアンプ（１５）の出力ラインに接続したＤＥＴＯＵＴ端子（２３）と、その出力を前記第一ＯＲ回路（１７）の第三の入力として接続した第二ＡＮＤ回路（２４）と、前記第二ＡＮＤ回路（２４）の一方の入力に接続したＤＥＬＥＹ端子（２５）と、前記ＤＥＴＯＵＴ端子（２３）を２つの入力に対して共通に接続し、その出力を前記第二ＡＮＤ回路（２４）の他方の入力に接続した第二ＮＡＮＤ回路（２６）とを設け、更に、前記ＤＥＴＯＵＴ端子（２３）とＤＥＬＥＹ端子（２５）との間に抵抗器（Ｒ１）を接続し、前記ＤＥＬＥＹ端子（２５）と前記ＭＯＳ−ＦＥＴ（１０）のソースとの間にコンデンサ（Ｃ１）を接続することによって、遅延リカバリー機能を具備したことを特徴とする低Ｖｆ逆導通ＦＥＴ回路。
【請求項３】
ＭＯＳ−ＦＥＴ（１０）と、このＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ（１５）と、このオペアンプ（１５）の出力を一方の入力とし、出力を前記ＭＯＳ−ＦＥＴ（１０）のゲートに接続した第一ＯＲ回路（１７）と、前記ＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ（２２）と、ゲート端子（１４）を一方の入力とし、その出力を前記第一ＯＲ回路（１７）の他方の入力として接続した第一ＡＮＤ回路（１８）と、前記コンパレータ（２２）の出力を一方の入力とし、その出力を前記第一ＡＮＤ回路（１８）の他方の入力として接続した第二ＯＲ回路（１９）と、その出力を前記第二ＯＲ回路（１９）の他方の入力とし２つの入力に対して共通にコントロール端子（２１）に接続した第一ＮＡＮＤ回路（２０）と、前記オペアンプ（１５）の出力ラインに接続したＤＥＴＯＵＴ端子（２３）と、その出力を前記第一ＯＲ回路（１７）の第三の入力として接続した第二ＡＮＤ回路（２４）と、前記第二ＡＮＤ回路（２４）の一方の入力に接続したＤＥＬＥＹ端子（２５）と、前記ＤＥＴＯＵＴ端子（２３）を２つの入力に対して共通に接続しその出力を前記第二ＡＮＤ回路（２４）の他方の入力に接続した第二ＮＡＮＤ回路（２６）とを設け、更に、前記ＤＥＴＯＵＴ端子（２３）とＤＥＬＥＹ端子（２５）との間に抵抗器（Ｒ１）を接続し、前記ＤＥＬＥＹ端子（２５）と前記ＭＯＳ−ＦＥＴ（１０）のソースとの間にコンデンサ（Ｃ１）を接続することによって、ゼロボルトスイッチング機能と遅延リカバリー機能を付加したことを特徴とする低Ｖｆ逆導通ＦＥＴ回路。
【請求項４】
前記請求項３記載のオペアンプ（１５）、ゲート端子（１４）、第一ＯＲ回路（１７）、コンパレータ（２２）、第一ＡＮＤ回路（１８）、第二ＯＲ回路（１９）、第一ＮＡＮＤ回路（２０）、コントロール端子（２１）、ＤＥＴＯＵＴ端子（２３）、第二ＡＮＤ回路（２４）、ＤＥＬＥＹ端子（２５）、及び、第二ＮＡＮＤ回路（２６）の接続関係を維持した状態でＩＣ化することによって、低Ｖｆ逆導通機能、ゼロボルトスイッチング機能、遅延リカバリー機能を有した多機能ＦＥＴ回路に使用可能となることを特徴とする多機能ＦＥＴ回路用ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部ダイオード又は外部ダイオードを使用せずに、逆方向へ導通可能なＭＯＳ−ＦＥＴ回路に関するものである。
【背景技術】
【０００２】
ＭＯＳ−ＦＥＴに代表されるパワー半導体素子は、順方向に対してスイッチ動作を行い、その電流を制御する構成となっている。ＭＯＳ−ＦＥＴでいえば、ドレイン（Ｄ）端子電圧がソース（Ｓ）端子電圧より高い状態を順方向とし、この順方向に電圧が印加されている状態において、ゲート（Ｇ）電圧によってスイッチングを行って電流制御を行っている。
【０００３】
ところで、ＭＯＳ−ＦＥＴ等のパワー半導体素子の実使用においては、逆方向に電圧が印加される事があり、その際、どのような処理を行うかはその回路の設計上の要求に基づいて異なることになる。例えば、逆方向に電圧が印加されたときに電流の逆流を阻止したいような場合に対応するものとして、特許文献１のような技術が提案されている。
【特許文献１】特開２００４−３２０８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
また、逆方向に電圧が印加されたときに電流の逆流を許容するような回路設計もあり得る。これを実現するための手法としては、例えば、図５に示すように、ＭＯＳ−ＦＥＴ１０において、内部ダイオード（又は外部ダイオード）１１を経由して電流が流れるように設定することで逆方向電圧印加時に電流を流すような使い方が想定される。
しかしながら、内部ダイオードにおいても外部ダイオードを使用しても、ダイオードを通して逆方向に電流を流す場合には順方向電圧降下Ｖｆにより電圧降下が発生してしまい、電力ロスとなってしまうという問題があった。
【０００５】
本発明は、上記問題点に鑑みなされたものであり、内部ダイオード又は外部ダイオードを使用せずに、逆方向へ導通可能なＭＯＳ−ＦＥＴ回路を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
請求項１記載の発明は、ＭＯＳ−ＦＥＴ（１０）と、このＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ（１５）と、このオペアンプ（１５）の出力を一方の入力とし、出力を前記ＭＯＳ−ＦＥＴ（１０）のゲートに接続した第一ＯＲ回路（１７）と、前記ＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ（２２）と、ゲート端子（１４）を一方の入力とし、その出力を前記第一ＯＲ回路（１７）の他方の入力として接続した第一ＡＮＤ回路（１８）と、前記コンパレータ（２２）の出力を一方の入力とし、その出力を前記第一ＡＮＤ回路（１８）の他方の入力として接続した第二ＯＲ回路（１９）と、その出力を前記第二ＯＲ回路（１９）の他方の入力とし、２つの入力に対して共通にコントロール端子（２１）に接続した第一ＮＡＮＤ回路（２０）とによって、ゼロボルトスイッチング機能を具備したことを特徴とする低Ｖｆ逆導通ＦＥＴ回路である。
【０００７】
請求項２記載の発明は、ＭＯＳ−ＦＥＴ（１０）と、このＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ（１５）と、このオペアンプ（１５）の出力を一方の入力とし、ゲート端子（１４）を他方の入力とし、出力を前記ＭＯＳ−ＦＥＴ（１０）のゲートに接続した第一ＯＲ回路（１７）と、前記オペアンプ（１５）の出力ラインに接続したＤＥＴＯＵＴ端子（２３）と、その出力を前記第一ＯＲ回路（１７）の第三の入力として接続した第二ＡＮＤ回路（２４）と、前記第二ＡＮＤ回路（２４）の一方の入力に接続したＤＥＬＥＹ端子（２５）と、前記ＤＥＴＯＵＴ端子（２３）を２つの入力に対して共通に接続し、その出力を前記第二ＡＮＤ回路（２４）の他方の入力に接続した第二ＮＡＮＤ回路（２６）とを設け、更に、前記ＤＥＴＯＵＴ端子（２３）とＤＥＬＥＹ端子（２５）との間に抵抗器（Ｒ１）を接続し、前記ＤＥＬＥＹ端子（２５）と前記ＭＯＳ−ＦＥＴ（１０）のソースとの間にコンデンサ（Ｃ１）を接続することによって、遅延リカバリー機能を具備したことを特徴とする低Ｖｆ逆導通ＦＥＴ回路である。
【０００８】
請求項３記載の発明は、ＭＯＳ−ＦＥＴ（１０）と、このＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ（１５）と、このオペアンプ（１５）の出力を一方の入力とし、出力を前記ＭＯＳ−ＦＥＴ（１０）のゲートに接続した第一ＯＲ回路（１７）と、前記ＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ（２２）と、ゲート端子（１４）を一方の入力とし、その出力を前記第一ＯＲ回路（１７）の他方の入力として接続した第一ＡＮＤ回路（１８）と、前記コンパレータ（２２）の出力を一方の入力とし、その出力を前記第一ＡＮＤ回路（１８）の他方の入力として接続した第二ＯＲ回路（１９）と、その出力を前記第二ＯＲ回路（１９）の他方の入力とし２つの入力に対して共通にコントロール端子（２１）に接続した第一ＮＡＮＤ回路（２０）と、前記オペアンプ（１５）の出力ラインに接続したＤＥＴＯＵＴ端子（２３）と、その出力を前記第一ＯＲ回路（１７）の第三の入力として接続した第二ＡＮＤ回路（２４）と、前記第二ＡＮＤ回路（２４）の一方の入力に接続したＤＥＬＥＹ端子（２５）と、前記ＤＥＴＯＵＴ端子（２３）を２つの入力に対して共通に接続しその出力を前記第二ＡＮＤ回路（２４）の他方の入力に接続した第二ＮＡＮＤ回路（２６）とを設け、更に、前記ＤＥＴＯＵＴ端子（２３）とＤＥＬＥＹ端子（２５）との間に抵抗器（Ｒ１）を接続し、前記ＤＥＬＥＹ端子（２５）と前記ＭＯＳ−ＦＥＴ（１０）のソースとの間にコンデンサ（Ｃ１）を接続することによって、ゼロボルトスイッチング機能と遅延リカバリー機能を付加したことを特徴とする低Ｖｆ逆導通ＦＥＴ回路である。
【０００９】
請求項４記載の発明は、前記請求項３記載のオペアンプ（１５）、ゲート端子（１４）、第一ＯＲ回路（１７）、コンパレータ（２２）、第一ＡＮＤ回路（１８）、第二ＯＲ回路（１９）、第一ＮＡＮＤ回路（２０）、コントロール端子（２１）、ＤＥＴＯＵＴ端子（２３）、第二ＡＮＤ回路（２４）、ＤＥＬＥＹ端子（２５）、及び、第二ＮＡＮＤ回路（２６）の接続関係を維持した状態でＩＣ化することによって、低Ｖｆ逆導通機能、ゼロボルトスイッチング機能、遅延リカバリー機能を有した多機能ＦＥＴ回路に使用可能となることを特徴とする多機能ＦＥＴ回路用ＩＣである。
【発明の効果】
【００１１】
請求項１記載の発明によれば、ＭＯＳ−ＦＥＴ（１０）と、このＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ（１５）と、このオペアンプ（１５）の出力を一方の入力とし、出力を前記ＭＯＳ−ＦＥＴ（１０）のゲートに接続した第一ＯＲ回路（１７）と、前記ＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ（２２）と、ゲート端子（１４）を一方の入力とし、その出力を前記第一ＯＲ回路（１７）の他方の入力として接続した第一ＡＮＤ回路（１８）と、前記コンパレータ（２２）の出力を一方の入力とし、その出力を前記第一ＡＮＤ回路（１８）の他方の入力として接続した第二ＯＲ回路（１９）と、その出力を前記第二ＯＲ回路（１９）の他方の入力とし、２つの入力に対して共通にコントロール端子（２１）に接続した第一ＮＡＮＤ回路（２０）とによって、ゼロボルトスイッチング機能を具備したので、逆電圧が印加された場合にＭＯＳ−ＦＥＴ（１０）がＯＮする逆導通機能を実現することが出来る。また、内部ダイオード又は外部ダイオードを使用することなく逆方向に電流を流すことが可能となり、ダイオードを使用した場合の順方向電圧降下Ｖｆよりも低いＶｆに抑えることが出来るため、電力消費を抑制することが可能となる。
さらに、コントロール端子（２１）への入力が「Ｌ」又は開放の場合には請求項１と同様の低Ｖｆ逆導通ＦＥＴ回路として機能し、コントロール端子（２１）への入力を「Ｈ」とし、かつ、ゲート端子（１４）への入力を「Ｈ」とすることによって、ＭＯＳ−ＦＥＴ（１０）のドレイン−ソース間の電圧が順方向であるか逆方向であるかを正確にコンパレータ（２２）で監視し、電圧印加方向の入れ替わる０ＶのタイミングでＭＯＳ−ＦＥＴ（１０）をスイッチングすることが可能なゼロボルトスイッチング機能を利用可能としたので、ＭＯＳ−ＦＥＴ（１０）のターンオンのタイミングを制御ＩＣにより設定する必要がなく、無調整で最適な共振タイミングを取ることが出来る。また、過渡時において共振のタイミングが狂った場合でも、適切なタイミングでターンオンする事が出来る。これにより、ＭＯＳ−ＦＥＴ（１０）のターンオン損失を最小にする事が可能となる。
【００１２】
請求項２記載の発明によれば、ＭＯＳ−ＦＥＴ（１０）と、このＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ（１５）と、このオペアンプ（１５）の出力を一方の入力とし、ゲート端子（１４）を他方の入力とし、出力を前記ＭＯＳ−ＦＥＴ（１０）のゲートに接続した第一ＯＲ回路（１７）と、前記オペアンプ（１５）の出力ラインに接続したＤＥＴＯＵＴ端子（２３）と、その出力を前記第一ＯＲ回路（１７）の第三の入力として接続した第二ＡＮＤ回路（２４）と、前記第二ＡＮＤ回路（２４）の一方の入力に接続したＤＥＬＥＹ端子（２５）と、前記ＤＥＴＯＵＴ端子（２３）を２つの入力に対して共通に接続し、その出力を前記第二ＡＮＤ回路（２４）の他方の入力に接続した第二ＮＡＮＤ回路（２６）とを設け、更に、前記ＤＥＴＯＵＴ端子（２３）とＤＥＬＥＹ端子（２５）との間に抵抗器（Ｒ１）を接続し、前記ＤＥＬＥＹ端子（２５）と前記ＭＯＳ−ＦＥＴ（１０）のソースとの間にコンデンサ（Ｃ１）を接続することによって、遅延リカバリー機能を具備したので、請求項１と同様の低Ｖｆ逆導通ＦＥＴ回路として機能することを前提とし、さらに、ＭＯＳ−ＦＥＴ（１０）のドレイン−ソース間の電圧が逆方向である期間にコンデンサ（Ｃ１）を充電しておくことで、ドレイン−ソース間の電圧が逆方向から順方向へ切り替わった直後の暫くの期間（抵抗器（Ｒ１）とコンデンサ（Ｃ１）の値で定まる時定数に応じた期間）は、ＭＯＳ−ＦＥＴ（１０）のＯＮ状態を維持する遅延リカバリー機能を具備し、例えば共振コンバータ回路に採用するような場合において、複雑な制御無しに逆電流が流れた直後はＯＮ動作を維持するという動作を実現できるため、コントロール回路が簡素化でき、回路システム全体の信頼性向上に繋がる。

【００１３】
請求項３記載の発明によれば、ＭＯＳ−ＦＥＴ（１０）と、このＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ（１５）と、このオペアンプ（１５）の出力を一方の入力とし、出力を前記ＭＯＳ−ＦＥＴ（１０）のゲートに接続した第一ＯＲ回路（１７）と、前記ＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ（２２）と、ゲート端子（１４）を一方の入力とし、その出力を前記第一ＯＲ回路（１７）の他方の入力として接続した第一ＡＮＤ回路（１８）と、前記コンパレータ（２２）の出力を一方の入力とし、その出力を前記第一ＡＮＤ回路（１８）の他方の入力として接続した第二ＯＲ回路（１９）と、その出力を前記第二ＯＲ回路（１９）の他方の入力とし２つの入力に対して共通にコントロール端子（２１）に接続した第一ＮＡＮＤ回路（２０）と、前記オペアンプ（１５）の出力ラインに接続したＤＥＴＯＵＴ端子（２３）と、その出力を前記第一ＯＲ回路（１７）の第三の入力として接続した第二ＡＮＤ回路（２４）と、前記第二ＡＮＤ回路（２４）の一方の入力に接続したＤＥＬＥＹ端子（２５）と、前記ＤＥＴＯＵＴ端子（２３）を２つの入力に対して共通に接続しその出力を前記第二ＡＮＤ回路（２４）の他方の入力に接続した第二ＮＡＮＤ回路（２６）とを設け、更に、前記ＤＥＴＯＵＴ端子（２３）とＤＥＬＥＹ端子（２５）との間に抵抗器（Ｒ１）を接続し、前記ＤＥＬＥＹ端子（２５）と前記ＭＯＳ−ＦＥＴ（１０）のソースとの間にコンデンサ（Ｃ１）を接続することによって、ゼロボルトスイッチング機能と遅延リカバリー機能を付加したので、請求項１と同様の低Ｖｆ逆導通ＦＥＴ回路において、更に、ゼロボルトスイッチング機能と遅延リカバリー機能を同時に有効とすることが出来、例えば、共振コンバータ回路に採用するような場合に、無調整で最適な共振タイミングを取ることができ、また、過渡時において共振のタイミングが狂った場合でも適切なタイミングでターンオンする事が出来るというゼロボルトスイッチング機能によるメリットと、逆電流が流れた（逆方向電圧印加時を通常状態として使用した場合に順方向電圧印加に切り替わった時のこと）としても直後はＯＮ動作を維持させてシステム全体の信頼性を向上させるという遅延リカバリー機能によるメリットを同時に得ることができ、複雑な制御回路無しに共振コンバータ回路に適用することが出来る。
【００１４】
請求項４記載の発明によれば、前記請求項３記載のオペアンプ（１５）、ゲート端子（１４）、第一ＯＲ回路（１７）、コンパレータ（２２）、第一ＡＮＤ回路（１８）、第二ＯＲ回路（１９）、第一ＮＡＮＤ回路（２０）、コントロール端子（２１）、ＤＥＴＯＵＴ端子（２３）、第二ＡＮＤ回路（２４）、ＤＥＬＥＹ端子（２５）、及び、第二ＮＡＮＤ回路（２６）の接続関係を維持した状態でＩＣ化するようにしたので、［１］低Ｖｆ逆導通機能、［２］ゼロボルトスイッチング機能、［３］遅延リカバリー機能、［４］ゼロボルトスイッチング機能及び遅延リカバリー機能、といったように、１つのＩＣで異なるユーザのニーズに対応することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】（ａ）は、本発明による低Ｖｆ逆導通ＦＥＴ回路を表した回路図であり、（ｂ）は、（ａ）の回路における真理値表である。
【図２】（ａ）は、本発明によるゼロボルトスイッチング機能を付加した低Ｖｆ逆導通ＦＥＴ回路を表した回路図であり、（ｂ）は、（ａ）の回路における真理値表である。
【図３】本発明による遅延リカバリー機能を付加した低Ｖｆ逆導通ＦＥＴ回路を表した回路図である。
【図４】本発明によるゼロボルトスイッチング機能及び遅延リカバリー機能を付加した低Ｖｆ逆導通ＦＥＴ回路を表した回路図である。
【図５】従来のＭＯＳ−ＦＥＴにおいて逆導通させる場合に使用していたダイオードの接続例を示した回路図である。
【発明を実施するための形態】
【００１７】
本発明による低Ｖｆ逆導通ＦＥＴ回路は、ＭＯＳ−ＦＥＴ（１０）と、このＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したオペアンプ（１５）と、このオペアンプ（１５）の出力を一方の入力とし、ゲート端子（１４）を他方の入力とした第一ＯＲ回路（１７）とからなり、前記第一ＯＲ回路（１７）の出力を前記ＭＯＳ−ＦＥＴ（１０）のゲートに接続してなり、前記ＭＯＳ−ＦＥＴ（１０）のドレインをマイナス入力に接続し、ソースをプラス入力に接続したコンパレータ（２２）と、前記ゲート端子（１４）と第一ＯＲ回路（１７）との間に、ゲート端子（１４）を一方の入力としその出力を第一ＯＲ回路（１７）の他方の入力として接続した第一ＡＮＤ回路（１８）と、前記コンパレータ（２２）の出力を一方の入力としその出力を前記第一ＡＮＤ回路（１８）の入力として接続した第二ＯＲ回路（１９）と、その出力を前記第二ＯＲ回路（１９）の他方の入力として接続した第一ＮＡＮＤ回路（２０）と、前記第一ＮＡＮＤ回路（２０）の２つの入力に対して共通に接続したコントロール端子（２１）とを設け、前記オペアンプ（１５）の出力ラインに接続したＤＥＴＯＵＴ端子（２３）と、その出力を前記第一ＯＲ回路（１７）の第三の入力として接続した第二ＡＮＤ回路（２４）と、前記第二ＡＮＤ回路（２４）の一方の入力に接続したＤＥＬＥＹ端子（２５）と、前記ＤＥＴＯＵＴ端子（２３）を２つの入力に対して共通に接続しその出力を前記第二ＡＮＤ回路（２４）の他方の入力に接続した第二ＮＡＮＤ回路（２６）とを設け、更に、前記ＤＥＴＯＵＴ端子（２３）とＤＥＬＥＹ端子（２５）との間に抵抗器（Ｒ１）を接続し、前記ＤＥＬＥＹ端子（２５）と前記ＭＯＳ−ＦＥＴ（１０）のソースとの間にコンデンサ（Ｃ１）を接続することによって、ゼロボルトスイッチング機能と遅延リカバリー機能を付加したことを特徴とするである。以下、詳細に説明を行う。
【実施例１】
【００１８】
本発明の実施の形態を図面に基づいて説明する。図１（ａ）に示すのは、本発明の第一の実施例である低Ｖｆ逆導通ＦＥＴの構成を表した回路図である。この図１（ａ）において、１０は、ＭＯＳ−ＦＥＴであり、このＭＯＳ−ＦＥＴ１０のドレインにドレイン（Ｄ）端子１２が接続され、ソースにソース（Ｓ）端子１３が接続されている。１５は、オペアンプであり、このオペアンプ１５のマイナス入力端子にＭＯＳ−ＦＥＴ１０のドレインが接続され、オペアンプ１５のプラス入力端子にＭＯＳ−ＦＥＴ１０のソースが接続されている。このオペアンプ１５には、駆動用の電源端子１６が接続されて駆動用電圧Ｖｓが印加されている。１７は、第一ＯＲ回路であり、前記オペアンプ１５の出力がこの第一ＯＲ回路１７に入力されている。また、ゲート（Ｇ）端子１４が第一ＯＲ回路１７に入力されており、この第一ＯＲ回路１７の出力がＭＯＳ−ＦＥＴ１０のゲートに接続されている。
なお、この実施例１においては、オペアンプ１５として記載しているが、ディスクリート構成の場合やヒステリシスを持ったコンパレータを使用する場合もあり得る。
【００１９】
以上のような構成の低Ｖｆ逆導通ＦＥＴ回路の真理値表を図１（ｂ）に示す。図１（ｂ）において、Ｖｇは、ゲート（Ｇ）端子１４に印加される電圧値を表しており、ハイレベル（Ｈ）とローレベル（Ｌ）の２通りの入力の場合が存在する。Ｖｄｓは、ＭＯＳ−ＦＥＴ１０のドレイン−ソース間の電圧値を表しており、順方向電圧が印加された場合、即ち、ドレイン電圧＞ソース電圧の場合を「正」とし、逆方向電圧が印加された場合、即ち、ドレイン電圧＜ソース電圧の場合を「負」と表している。以上の条件において、ドレイン−ソース間（Ｄ−Ｓ間）が導通する場合を「ＯＮ」とし、非導通の場合を「ＯＦＦ」と表している。
【００２０】
この図１（ｂ）に示すように、逆導通ＦＥＴ回路といっても、順方向電圧が印加されている場合には、ゲート（Ｇ）端子１４に印加される電圧がＨの場合はＯＮし、Ｌの場合にはＯＦＦするという通常のＦＥＴと同様の動作をする。これは、順方向電圧が印加されている場合にはオペアンプ１５の出力が必ずＬとなるため、第一ＯＲ回路１７の出力がゲート（Ｇ）端子１４に印加される電圧がＨであるかＬであるかに依存することになるからである。
【００２１】
しかし、図１（ｂ）に示すように、逆方向電圧が印加されると、ゲート（Ｇ）端子１４に印加される電圧がＨであるかＬであるかにかかわらず、ＯＮする構成となっている。これは、逆方向電圧が印加されている場合にはオペアンプ１５の出力がＨとなり、第一ＯＲ回路１７の出力がゲート（Ｇ）端子１４の入力によらずＨとなるからである。
【００２２】
以上のように、図１（ａ）に示す低Ｖｆ逆導通ＦＥＴ回路によれば、逆方向に電圧が印加された場合には、ドレイン−ソース間（Ｄ−Ｓ間）をＯＮさせて逆導通させるようにしたので、内部ダイオード又は外部ダイオードを使用することなく逆方向に電流を流すことが可能となり、ダイオードを使用した場合の順方向電圧降下Ｖｆよりも低いＶｆに抑えることが出来るため、電力消費を抑制することが可能となる。
【実施例２】
【００２３】
図２（ａ）に示すのは、本発明の第二の実施例である低Ｖｆ逆導通ゼロボルトスイッチングＦＥＴ（以下、ＺＶＳ−ＦＥＴ）の構成を表した回路図である。これは、実施例１における低Ｖｆ逆導通ＦＥＴにドレイン−ソース間電圧が０Ｖとなるタイミングでターンオンするゼロボルトスイッチング（ＺＶＳ）機能を付加したものである。なお、図１（ａ）と同じ構成箇所については同一符号を付してある。
【００２４】
図２（ａ）において、１８は、第一ＡＮＤ回路であり、前記第一ＯＲ回路１７の一方の入力とゲート（Ｇ）端子１４の間に接続されている。前記ゲート（Ｇ）端子１４が第一ＡＮＤ回路１８の一方の入力に接続され、第一ＡＮＤ回路１８の出力が前記第一ＯＲ回路１７の一方の入力に接続される。１９は、第二ＯＲ回路であり、前記第一ＡＮＤ回路１８の他方の入力には、この第二ＯＲ回路１９の出力が接続される。２０は、第一ＮＡＮＤ回路であり、前記第二ＯＲ回路１９の一方の入力には、第一ＮＡＮＤ回路２０の出力が接続される。２１は、コントロール（ＣＴＬ）端子であり、前記第一ＮＡＮＤ回路２０の両方の入力に共通にコントロール（ＣＴＬ）端子２１が接続される。２２は、コンパレータであり、前記第二ＯＲ回路１９の他方の入力には、このコンパレータ２２の出力が接続される。このコンパレータ２２のマイナス入力端子にＭＯＳ−ＦＥＴ１０のドレインが接続され、コンパレータ２２のプラス入力端子にＭＯＳ−ＦＥＴ１０のソースが接続されている。このコンパレータ２２には、駆動用の電源端子１６が接続されて駆動用電圧Ｖｓが印加されている。
【００２５】
以上のような構成の低Ｖｆ逆導通ＺＶＳ−ＦＥＴ回路の真理値表を図２（ｂ）に示す。この実施例２における低Ｖｆ逆導通ＺＶＳ−ＦＥＴ回路は、コントロール端子２１に入力される電圧Ｖｃｔｌが「Ｌ」レベルの場合は、前記実施例１と同様に低Ｖｆ逆導通ＦＥＴとして機能し、コントロール端子２１に入力される電圧Ｖｃｔｌが「Ｈ」レベルの場合は、ゼロボルトスイッチング機能が動作するように構成されている。
【００２６】
コントロール端子２１に入力される電圧Ｖｃｔｌが「Ｌ」レベルの場合、第一ＮＡＮＤ回路２０の出力が「Ｈ」となり、この場合、コンパレータ２２の出力如何にかかわらず第二ＯＲ回路１９の出力が常に「Ｈ」となるため、図１（ａ）の回路の場合と同様の動作をすることになる。
他方、コントロール端子２１に入力される電圧Ｖｃｔｌが「Ｈ」レベルの場合、第一ＮＡＮＤ回路２０の出力が「Ｌ」となり、この場合、第二ＯＲ回路１９の出力は、コンパレータ２２の出力がそのまま反映される。即ち、コンパレータ２２によってＭＯＳ−ＦＥＴ１０に印加される電圧が０Ｖを跨ぐタイミングを正確に検出してゼロボルトスイッチング機能を実現している。ちなみに、ゼロボルトスイッチング機能を有効にするための条件は、コントロール端子２１への入力が「Ｈ」であり、かつ、ゲート（Ｇ）端子１４への入力が「Ｈ」である場合である。
【００２７】
前記コンパレータ２２は、ヒステリシスを持たせる事によって、Ｄ−Ｓ間電圧Ｖｄｓが負電圧から正電圧へ変わるとき、その正電圧の値が一定レベル以下である場合はＯＮを維持するようになっている。また、逆に、Ｄ−Ｓ間電圧Ｖｄｓが正電圧から負電圧へ変わるときは、その負電圧の値が一定レベル以下である場合はＯＦＦを維持するようになっている。よって、Ｖｃｔｌが「Ｈ」、Ｖｇが「Ｈ」かつＶｄｓが「Ｌ」の場合については、図２（ｂ）の真理値表においてはＯＮと表記しているが、ヒステリシスを有するため、０Ｖを跨ぐ方向によってはＶｄｓが「Ｌ」の場合は、ＭＯＳ−ＦＥＴ１０がＯＮ状態の場合とＯＦＦ状態の場合の何れの状態も考え得る。
【００２８】
ＭＯＳ−ＦＥＴ１０のターンオンのタイミングは、通常、制御ＩＣにより設定することが多いが、実際のＭＯＳ−ＦＥＴ１０のＤ−Ｓ間電圧を監視するわけではないため、実際の共振の状況によっては、必ずしも最適なタイミングでターンオン出来るとは限らなかった。これに対して、本実施例２においては、Ｄ−Ｓ間の電圧をコンパレータ２２によって監視する事により、実際の共振のタイミングでターンオンを可能としたものである。このターンオンのタイミングは、制御ＩＣにより設定する必要がなく、無調整で最適な共振タイミングを取ることが出来る。また、過渡時において共振のタイミングが狂った場合でも、適切なタイミングでターンオンする事が出来る。これにより、ＭＯＳ−ＦＥＴ１０のターンオン損失を最小にする事が可能となる。
【００２９】
なお、共振コンバータ回路に本実施例の回路を採用する場合であっても、起動時においては、Ｖｄｓが印加された状態でターンオンする必要があるため、起動時のみコントロール端子２１を「Ｌ」として通常動作モードで起動させ、その後、コントロール端子２１を「Ｈ」に切り替えてＺＶＳモードへ移行するという使い方が出来る。
【実施例３】
【００３０】
図３に示すのは、本発明の第三の実施例である遅延リカバリー機能付低Ｖｆ逆導通ＦＥＴの構成を表した回路図である。これは、実施例１における低Ｖｆ逆導通ＦＥＴに遅延リカバリー機能を付加したものである。なお、図１（ａ）と同じ構成箇所については同一符号を付してある。
【００３１】
図３において、２３は、ＤＥＴＯＵＴ端子であり、前記オペアンプ１５の出力が第一ＯＲ回路１７に入力されるラインに接続されている。２４は、第二ＡＮＤ回路であり、この第二ＡＮＤ回路２４の出力は、第一ＯＲ回路１７への３番目の入力として接続されている。２５は、ＤＥＬＥＹ端子であり、前記第二ＡＮＤ回路２４の一方の入力へ接続されている。２６は、第二ＮＡＮＤ回路であり、２つの入力に対して前記ＤＥＴＯＵＴ端子２５からのラインが共通に接続されており、この第二ＮＡＮＤ回路２６の出力は、前記第二ＡＮＤ回路２４の他方の入力へと接続されている。
また、前記ＤＥＴＯＵＴ端子２３とＤＥＬＥＹ端子２５の間には、抵抗器Ｒ１が接続され、また、ＤＥＬＥＹ端子２５とソース端子１３との間には、コンデンサＣ１が接続される。
【００３２】
以上のような回路構成における本実施例３の動作について説明を行う。本実施例３の回路は、実施例１による低Ｖｆ逆導通ＦＥＴを基本としているので、同様に、図１（ｂ）に示す真理値表のように動作する。ここで、図１（ｂ）に示すように、ゲート端子１４に印加される電圧Ｖｇが「Ｌ」レベルであるときは、Ｄ−Ｓ間に印加される電圧が逆方向である場合にＭＯＳ−ＦＥＴ１０がＯＮし、Ｄ−Ｓ間に印加される電圧が順方向である場合にＭＯＳ−ＦＥＴ１０がＯＦＦする構成となっている。即ち、Ｄ−Ｓ間電圧Ｖｄｓの印加方向が逆方向から順方向に切り替わる時にＯＮからＯＦＦへ切り替わるわけだが、実施例１の場合には、順方向に切り替わる直前の小さい負電圧の時点でオペアンプ１５の出力が「Ｌ」に切り替わりＯＦＦとなるので、０Ｖを跨ぐ手前でＯＦＦとなっていることになる。このような状態を避けるために、本実施例３においては遅延リカバリー機能を付して、Ｄ−Ｓ間電圧Ｖｄｓの印加方向が逆方向から順方向に切り替わったとしても暫くはＯＮ状態を維持することを特徴とした。
【００３３】
具体的には、Ｄ−Ｓ間電圧Ｖｄｓが逆方向に印加されているときはオペアンプ１５の出力は「Ｈ」レベルとなるため、第一ＯＲ回路１７の出力は「Ｈ」となってＭＯＳ−ＦＥＴ１０をＯＮ状態とし、また、逆方向電圧印加中のオペアンプ１５の出力電圧によって、抵抗器Ｒ１を経由してコンデンサＣ１が充電されることになる。
その後、逆方向電圧印加状態から順方向電圧印加に切り替わるときには、Ｖｄｓの絶対値が徐々に減少するため、オペアンプ１５の出力が「Ｌ」レベルへと切り替わる瞬間がある。このとき、オペアンプ１５の出力が「Ｌ」となることで第二ＮＡＮＤ回路２６の出力が「Ｈ」となって第二ＡＮＤ回路２４の一方への入力が「Ｈ」となる。また、同時並行的にコンデンサＣ１からの放電が始まることで第二ＡＮＤ回路２４の他方への入力も「Ｈ」となる。即ち、２つの入力が共に「Ｈ」となることで第二ＡＮＤ回路２４の出力が「Ｈ」となって、第一ＯＲ回路１７へ継続して「Ｈ」が入力されるため、ＭＯＳ−ＦＥＴ１０のＯＮ状態が継続する。これはさらに進んで０Ｖを跨いで順方向電圧印加に切り替わったとしても、同様に、オペアンプ１５の出力が「Ｌ」であることで第二ＮＡＮＤ回路２６の出力が「Ｈ」となって第二ＡＮＤ回路２４の一方への入力が「Ｈ」となり、また、コンデンサＣ１からの放電が続いていることで第二ＡＮＤ回路２４の他方への入力も「Ｈ」となることで、第二ＡＮＤ回路２４の出力が「Ｈ」となるため、コンデンサＣ１からの放電によってＯＮ状態が維持される。コンデンサＣ１に蓄えられた電荷の放電レベルが第二ＡＮＤ回路２４の入力の閾値（スレッショルド電圧）以下となって「Ｌ」の入力に切り替わると、第二ＡＮＤ回路２４の出力は「Ｌ」に切り替わるため、第一ＯＲ回路１７への全ての入力が「Ｌ」となって、ＭＯＳ−ＦＥＴ１０がＯＦＦとなる。
このように、順方向電圧印加に切り替わってからもコンデンサＣ１による放電期間分だけ余分にＯＮ状態を維持することを遅延リカバリー機能と呼んでいる。コンデンサＣ１が放電するスピード（時間）については抵抗器Ｒ１の値とコンデンサＣ１の値で定まる時定数によって決まるため、これを調整することで任意に設定可能である。
【００３４】
この遅延リカバリー機能については、例えば以下のような使用方法が考えられる。
アクティブクランプ回路におけるクランプ回路は、クランプダイオードに電流が流れた後、クランプ用ＦＥＴをＯＮとすることでメイントランスを逆方向に励磁をかけ、その後ＯＦＦした時にトランスのフライバック電圧によってメイントランジスタを０Ｖまで振動させ、ゼロボルトスイッチングを実現している。このタイミングの制御については、従来はコントロール回路のＰＷＭ信号によって実現しているが、もしクランプダイオード自身がタイミングを取ることが出来れば、自励方式で部分共振を実現することが可能となる。
これは、共振コンバータ回路においては、パワー素子に共振による逆電流が流れる事があり、逆電流が流れた直後はＯＮ動作を維持させるのが一般的で、この機能をパワー素子側で備えているとコントロール回路が簡素化でき、システム全体の信頼性向上に繋がるというメリットがあるからである。複雑な制御無しにこのような用途を実現するものとして、本実施例３の回路の有する遅延リカバリー機能は有効である。
【実施例４】
【００３５】
図４に示すのは、本発明の第四の実施例である遅延リカバリー機能付低Ｖｆ逆導通ＺＶＳ−ＦＥＴの構成を表した回路図である。これは、実施例１における低Ｖｆ逆導通ＦＥＴに対して、実施例２のゼロボルトスイッチング（ＺＶＳ）機能と、実施例３の遅延リカバリー機能を共に付加したものである。なお、図４においては、図１（ａ）、図２（ａ）及び図３と同じ構成箇所については同一符号を付してあり、また、それぞれの実施例の回路構成を取り入れるにあたって変更点はないため、図４の回路は各実施例で述べた回路の特徴をそのまま有している。
【００３６】
前述の通り、実施例２と同様の回路構成をそのまま採用しているため、コントロール端子２１に「Ｈ」を入力し、かつ、ゲート端子１４に「Ｈ」を入力することで、ゼロボルトスイッチング（ＺＶＳ）機能が有効となる。また、実施例３の回路構成もそのまま採用しているので、遅延リカバリー機能も有効となっている。すなわち、Ｄ−Ｓ間電圧が逆方向（負）の場合にＭＯＳ−ＦＥＴ１０がＯＮし、順方向（正）の場合にＯＦＦし、この切り替わりが０Ｖで行われるというゼロボルトスイッチングが機能しつつ、逆方向（負）から順方向（正）に切り替わる場合のみ、抵抗器Ｒ１及びコンデンサＣ１によって定まる時定数に応じた時間だけＯＮ状態を維持するという遅延リカバリー機能も動作する状態となる。
【００３７】
以上のように、図４の回路構成とすることで、ゼロボルトスイッチング機能と遅延リカバリー機能を同時に有効とすることが出来るので、例えば、共振コンバータ回路に本実施例４のＦＥＴ回路を採用することで、無調整で最適な共振タイミングを取ることができ、また、過渡時において共振のタイミングが狂った場合でも適切なタイミングでターンオンする事が出来るというゼロボルトスイッチング機能によるメリットと、逆電流が流れた（逆方向電圧印加時を通常状態として使用した場合に順方向電圧印加に切り替わった時のこと）としても直後はＯＮ動作を維持させてシステム全体の信頼性を向上させるという遅延リカバリー機能によるメリットを同時に得ることができ、複雑な制御回路無しに共振コンバータ回路に適用することが出来る。
【実施例５】
【００３８】
前記実施例４を実現した図４のうち、破線で示した部分の内側をＩＣチップ化することで、前記実施例１乃至実施例４の全てに対応したＩＣを得ることが出来る。ＩＣチップ化するにあたっては、図４において既に端子として形成されているものの他に、ＭＯＳ−ＦＥＴ１０のドレインに接続される配線をまとめてドレイン接続端子とし、ソースに接続される配線をまとめてソース接続端子とし、ゲートに接続される配線をゲート接続端子とする。また、図示を省略しているオペアンプ、コンパレータ及び論理回路への電源供給のための端子も当然形成する。
そして、ＭＯＳ−ＦＥＴ１０と前記ＩＣとの接続は図４の通りとし、この状態で、ゲート端子１４と電源端子１６のみを使用すると、実施例１の低Ｖｆ逆導通ＦＥＴ回路を実現することが出来る。
さらに、コントロール端子２１に「Ｈ」レベルを入力することで、実施例２のゼロボルトスイッチング機能を有効とすることが出来る。
【００３９】
また、ＤＥＴＯＵＴ端子２３とＤＥＬＥＹ端子２５の間に抵抗器Ｒ１を接続し、ＤＥＬＥＹ端子２５とソース端子１３の間にコンデンサＣ１を接続した状態で、ゲート端子１４と電源端子１６のみを使用すると、実施例３の遅延リカバリー機能付低Ｖｆ逆導通ＦＥＴ回路を実現することが出来る。
さらに、抵抗器Ｒ１及びコンデンサＣ１が接続された状態でコントロール端子２１に「Ｈ」レベルを入力すると、実施例４のゼロボルトスイッチング機能と遅延リカバリー機能の両方が有効な回路を実現することが出来る。
【００４０】
以上のように、図４のうち、破線で示した部分の内側をＩＣチップ化してＭＯＳ−ＦＥＴに接続して使用することで、様々な機能を使用することが可能となるため、多機能なＦＥＴ回路を実現することが可能となる。
【００４１】
前記実施例においては、スイッチング素子としてＭＯＳ−ＦＥＴ１０を用いて説明したが、本発明はこれに限定されるものではない。ＭＯＳ−ＦＥＴと同様に逆方向に導通させる場合の制御が容易なスイッチング素子であれば本発明に適用可能である。
例えば、ＳｉＣ（炭化ケイ素）やＧａＮ（窒化ガリウム）を用いた新たなＦＥＴの開発も行われており、これらがシリコン（Ｓｉ）を絶縁酸化膜に用いたＭＯＳ−ＦＥＴと同様の機能を有するものであれば、本発明の低Ｖｆ逆導通ＦＥＴ回路にそのまま採用することが可能である。
【００４２】
前記実施例２及び４において、ゼロボルトスイッチング機能を有効とするか否かを決める方法として、コントロール端子２１に「Ｌ」レベルを入力している場合にはゼロボルトスイッチング機能がＯＦＦとなり、コントロール端子２１に「Ｈ」レベルを入力している場合にはゼロボルトスイッチング機能がＯＮとなるようにしており、これを実現するために、第二ＮＡＮＤ回路２６を用いている。しかし、コントロール端子２１に「Ｌ」レベルを入力している場合にはゼロボルトスイッチング機能がＯＮとなり、コントロール端子２１に「Ｈ」レベルを入力している場合にはゼロボルトスイッチング機能がＯＦＦとなるような逆の使用方法とするためには、第二ＮＡＮＤ回路２６を無しにすればよく、このような回路であっても問題なく本発明を実現できる。
その他の箇所においても、オペアンプ１５、コンパレータ２２の出力レベルと第一ＯＲ回路１７の出力レベルの関係が同一であれば、本発明の各機能を実現できるので、論理回路の多少の変更があったとしても本発明の技術的範囲に属する。
【符号の説明】
【００４３】
１０…ＭＯＳ−ＦＥＴ、１１…ダイオード、１２…ドレイン端子、１３…ソース端子、１４…ゲート端子、１５…オペアンプ、１６…電源端子、１７…第一ＯＲ回路、１８…第一ＡＮＤ回路、１９…第二ＯＲ回路、２０…第一ＮＡＮＤ回路、２１…コントロール端子、２２…コンパレータ、２３…ＤＥＴＯＵＴ端子、２４…第二ＡＮＤ回路、２５…ＤＥＬＥＹ端子、２６…第二ＮＡＮＤ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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