(57)【特許請求の範囲】
【請求項１】
アナログ回路ユニット、デジタル回路ユニット、及びメモリ回路ユニットを含んだ制御装置と、
一端が共通に接続され、外部負荷に第１電源を供給する第１〜第Ｎ（Ｎ≧２）インダクタと、
前記第１〜第Ｎインダクタをそれぞれ駆動する第１〜第Ｎ駆動ユニットと、
第１バスとを備え、
前記メモリ回路ユニットには、プログラムが保存され、
前記デジタル回路ユニットは、
前記プログラムを実行するプロセッサコアと、
第１〜第Ｎクロック信号を生成し、前記第１〜第Ｎクロック信号を前記第１〜第Ｎ駆動ユニットにそれぞれ出力するクロック生成回路とを備え、
前記アナログ回路ユニットは、前記外部負荷に供給された前記第１電源の電源電圧と、予め設定された第１目標電源電圧とを比較し、その差分を増幅することで生成した第１エラーアンプ信号を前記第１バスに出力する第１エラーアンプ回路を備え、
前記第１駆動ユニットは、前記第１クロック信号の位相と、前記第１バスからの前記第１エラーアンプ信号とを用いたピーク電流制御方式により第１パルス幅変調信号を生成し、前記第１パルス幅変調信号に基づいて前記第１インダクタを駆動し、
前記第Ｎ駆動ユニットは、前記第Ｎクロック信号の位相と、前記第１バスからの前記第１エラーアンプ信号とを用いたピーク電流制御方式により第Ｎパルス幅変調信号を生成し、前記第Ｎパルス幅変調信号に基づいて前記第Ｎインダクタを駆動し、
前記制御装置は、一つの半導体チップならびに半導体パッケージで構成され、
前記プロセッサコアは、前記クロック生成回路における前記第１〜第Ｎクロック信号のそれぞれの周波数と位相を、前記プログラムに基づいて設定し、前記クロック生成回路における前記第１〜第Ｎクロック信号のいずれかを、前記プログラムに基づいてハイインピーダンス状態に設定し、
前記第１駆動ユニットは、更に、前記第１クロック信号がハイインピーダンス状態であるか否かを検出する第１検出回路を備え、前記第１検出回路が検出信号を出力した際には前記第１インダクタの駆動動作を停止し、
前記第Ｎ駆動ユニットは、更に、前記第Ｎクロック信号がハイインピーダンス状態であるか否かを検出する第Ｎ検出回路を備え、前記第Ｎ検出回路が検出信号を出力した際には前記第Ｎインダクタの駆動動作を停止する、ことを特徴とする電源装置。
【請求項２】
請求項１記載の電源装置において、
前記メモリ回路ユニットは、前記プログラムを保存するフラッシュメモリを備え、
前記プログラムは書き換えが可能となっていることを特徴とする電源装置。
【請求項３】
請求項１記載の電源装置において、
前記第１〜第Ｎ駆動ユニットは、それぞれ異なる半導体パッケージで構成されることを特徴とする電源装置。
【請求項４】
請求項１記載の電源装置において、
前記デジタル回路ユニットは、更に、前記外部負荷との間でシリアル通信を行う第１シリアルインタフェース回路を備え、
前記アナログ回路ユニットは、更に、デジタル・アナログ変換回路を備え、
前記第１シリアルインタフェース回路は、前記外部負荷から第１デジタル電源情報を取得し、
前記デジタル・アナログ変換回路は、前記第１デジタル電源情報をアナログ変換することで前記第１目標電源電圧を生成することを特徴とする電源装置。
【請求項５】
請求項４記載の電源装置において、
前記デジタル回路ユニットは、更に、任意の外部装置との間でシリアル通信を行う第２シリアルインタフェース回路を備えることを特徴とする電源装置。
【請求項６】
請求項１記載の電源装置において、
前記電源装置は、更に、
前記外部負荷に第２電源を供給する第Ｍ（Ｍ＝Ｎ＋１）インダクタと、
前記第Ｍインダクタを駆動する第Ｍ駆動ユニットとを備え、
前記クロック生成回路は、更に、第Ｍクロック信号を生成し、前記第Ｍクロック信号を前記第Ｍ駆動ユニットに出力し、
前記アナログ回路ユニットは、更に、前記外部負荷に供給された前記第２電源の電源電圧と、予め設定された第２目標電源電圧とを比較し、その差分を増幅することで第２エラーアンプ信号を生成する第２エラーアンプ回路を備え、
前記第Ｍ駆動ユニットは、前記第Ｍクロック信号の位相と前記第２エラーアンプ信号を用いたピーク電流制御方式により第Ｍパルス幅変調信号を生成し、前記第Ｍパルス幅変調信号に基づいて前記第Ｍインダクタを駆動し、
前記プロセッサコアは、更に、前記クロック生成回路における前記第Ｍクロック信号の周波数と位相を、前記プログラムに基づいて設定することを特徴とする電源装置。
【請求項７】
請求項１記載の電源装置において、
前記デジタル回路ユニットは、更に、アナログ・デジタル変換回路を備え、
前記アナログ・デジタル変換回路は、前記第１電源の電源電圧をデジタル信号に変換することを特徴とする電源装置。
【請求項８】
請求項７記載の電源装置において、
前記アナログ・デジタル変換回路は、更に、前記第１エラーアンプ信号あるいはそれを補正することで生成した信号をデジタル信号に変換することを特徴とする電源装置。
【請求項９】
請求項１記載の電源装置において、
前記電源装置は、更に、第２バスを備え、
前記第１駆動ユニットは、更に、
温度検出用の第１検出ダイオードと、
前記第１検出ダイオードの順方向電圧を反映した電圧がカソードに入力され、アノードが前記第２バスに接続され、前記第２バスの最小値を保持する第１ダイオードとを備え、
前記第Ｎ駆動ユニットは、更に、
温度検出用の第Ｎ検出ダイオードと、
前記第Ｎ検出ダイオードの順方向電圧を反映した電圧がカソードに入力され、アノードが前記第２バスに接続され、前記第２バスの最小値を保持する第Ｎダイオードとを備え、
前記デジタル回路ユニットは、更に、アナログ・デジタル変換回路を備え、
前記アナログ・デジタル変換回路は、前記第２バスの電圧をデジタル信号に変換することを特徴とする電源装置。
【請求項１０】
デジタル回路ユニット、及びメモリ回路ユニットを含んだ制御装置と、
一端が共通に接続され、外部負荷に第１電源を供給する第１〜第Ｎ（Ｎ≧２）インダクタと、
前記第１インダクタを駆動する第１駆動ユニットと、
前記第２〜第Ｎインダクタをそれぞれ駆動する第２〜第Ｎ駆動ユニットと、
第１バスとを備え、
前記メモリ回路ユニットには、プログラムが保存され、
前記デジタル回路ユニットは、
前記プログラムを実行するプロセッサコアと、
第１〜第Ｎクロック信号を生成し、前記第１〜第Ｎクロック信号を前記第１〜第Ｎ駆動ユニットにそれぞれ出力するクロック生成回路とを備え、
前記第１駆動ユニットは、前記外部負荷に供給された前記第１電源の電源電圧と、予め設定された第１目標電源電圧とを比較し、その差分を増幅することで生成した第１エラーアンプ信号を前記第１バスに出力する第１エラーアンプ回路を含み、前記第１クロック信号の位相と前記第１エラーアンプ信号を用いたピーク電流制御方式により第１パルス幅変調信号を生成し、前記第１パルス幅変調信号に基づいて前記第１インダクタを駆動し、
前記第Ｎ駆動ユニットは、前記第Ｎクロック信号の位相と、前記第１バスからの前記第１エラーアンプ信号を用いたピーク電流制御方式により第Ｎパルス幅変調信号を生成し、前記第Ｎパルス幅変調信号に基づいて前記第Ｎインダクタを駆動し、
前記制御装置は、一つの半導体チップならびに半導体パッケージで構成され、
前記プロセッサコアは、前記クロック生成回路における前記第１〜第Ｎクロック信号のそれぞれの周波数と位相を、前記プログラムに基づいて設定し、前記クロック生成回路における前記第１〜第Ｎクロック信号のいずれかを、前記プログラムに基づいてハイインピーダンス状態に設定し、
前記第１駆動ユニットは、更に、前記第１クロック信号がハイインピーダンス状態であるか否かを検出する第１検出回路を備え、前記第１検出回路が検出信号を出力した際には前記第１インダクタの駆動動作を停止し、
前記第Ｎ駆動ユニットは、更に、前記第Ｎクロック信号がハイインピーダンス状態であるか否かを検出する第Ｎ検出回路を備え、前記第Ｎ検出回路が検出信号を出力した際には前記第Ｎインダクタの駆動動作を停止する、ことを特徴とする電源装置。
【請求項１１】
請求項１０記載の電源装置において、
前記メモリ回路ユニットは、前記プログラムを保存するフラッシュメモリを備え、
前記プログラムは書き換えが可能となっていることを特徴とする電源装置。
【請求項１２】
請求項１０記載の電源装置において、
前記第１〜第Ｎ駆動ユニットは、それぞれ異なる半導体パッケージで構成されることを特徴とする電源装置。
【請求項１３】
請求項１０記載の電源装置において、
前記制御装置は、更に、前記外部負荷との間でシリアル通信を行う第１シリアルインタフェース回路を備え、
前記第１駆動ユニットは、更に、デジタル・アナログ変換回路を備え、
前記第１シリアルインタフェース回路は、前記外部負荷から第１デジタル電源情報を取得し、
前記制御装置は、前記第１デジタル電源情報を前記第１駆動ユニットに出力し、
前記第１駆動ユニットの前記デジタル・アナログ変換回路は、前記第１デジタル電源情報をアナログ変換することで前記第１目標電源電圧を生成することを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関し、例えば高電圧を低電圧に変換するマルチフェーズ型のスイッチング電源装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、パワーＭＯＳＦＥＴと、それを駆動する駆動回路と、駆動回路にスイッチング制御信号を伝達する制御回路とが１つのパッケージ内に搭載された半導体装置が記載されている（図１、図２）。この半導体装置は、マルチフェーズ動作が可能となっている（図１５）。
【０００３】
また、特許文献２には、複数のコンバータ制御ＩＣを用い、それぞれ異なる位相で負荷に対して電源を供給するマルチフェーズ型ＤＣ／ＤＣコンバータ装置が記載されている（図１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７６２０号公報
【特許文献２】特開２００６−５０８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、パーソナルコンピュータ（以下、ＰＣ）等を代表とする各種電子機器ならびに電気機器では、商用電源となる交流電圧（例えば１００Ｖ等）から所望の直流電圧（例えば１２Ｖ、５Ｖ、３．３Ｖ等）を生成するＡＣ／ＤＣコンバータ（例えばＡＴＸ電源）が備わっている。また、ノート型のＰＣ等では、バッテリによって特定値の直流電圧が供給される。ＰＣ等に使用される各種半導体部品では、安定した電源電圧が必要とされ、場合によっては複数の電源電圧値が必要とされる。このため、このＡＣ／ＤＣコンバータやバッテリによって生成された電圧は、降圧型の非絶縁型ＤＣ／ＤＣコンバータ（バックコンバータ）によって所定の電圧（例えば１．０Ｖ等）および安定した電圧に変換された上で各種半導体部品に供給される。これらは、一般的にＰＯＬ（point of load）コンバータ等と呼ばれ、例えば、ＰＣの場合には、マザーボード等のＰＣＢ（Printed Circuit Board）上で各種回路ユニット（ＣＰＵ（Central Processing Unit）等）の近傍に実装される。
【０００６】
近年、このようなＰＯＬコンバータには、各種半導体部品の低電圧化ならびに高速化に伴い、大電流化、高速応答化、ならびに安定化への要求が高まっている。このような要求を満たすため、特許文献１，２等に示されるように、共通コンデンサに対して複数のインダクタからそれぞれ異なるフェーズで電荷を供給するマルチフェーズ技術を用いることが有益となる。マルチフェーズ技術を用いると、原理的に、フェーズ数を増やすほどリップル電圧が低減され、また、負荷電流量を各インダクタから分散して供給すればよいため、大電流化への対応も容易となり、インダクタの値を小さくできるため高速応答化も図れる。ただし、マルチフェーズ技術を用いると、ＰＯＬコンバータを構成する部品数が増加し、その部品間の配線も増加する恐れがある。そうすると、例えば次のような問題を生じ得る。
【０００７】
第１に、配線本数の増加に伴い、その配線パターンのレイアウトが複雑化し、各種電子機器ならびに電気機器の小型化を図る上での障害となる。第２に、配線本数の増加に伴い、ＰＣＢ上のパワープレーン（例えば接地電源電圧ＧＮＤ、出力電源ノードＶＯ）の面積が制約される。そうすると、パワープレーン（代表的にはＣｕ配線）の抵抗値が増大するため、電力変換効率の低下を招き、また、放熱パターンが小面積化するため、発熱の増大を招く。第３に、ＰＣＢ上で複数の配線パターンが長く並走するために、配線相互クロストークなどのノイズが発生する。
【０００８】
更に、近年では、ＰＯＬコンバータの電源供給対象となる各種回路ユニット（ＣＰＵ等）の種類が増加し、その仕様も多様化している。具体的には、ＣＰＵを代表に、ＧＰＵ（Graphics Processing Unit）やメモリ等の様々な回路ユニットに対して、それぞれにＰＯＬコンバータを配置する必要性が生じている。この各種回路ユニット毎のＰＯＬコンバータでは、例えば、生成する電源電圧値が異なる場合や、消費電力の相違に伴い最適なフェーズ数やスイッチング周波数等が異なる場合がある。また、回路ユニットの種類によっては、システム全体の省電力化を図るため、回路ユニットの動作状況（消費電力の時系列的な変化）に応じて、ＰＯＬコンバータのフェーズ数を適宜変化させるような機能が求められる場合がある。このような回路ユニットの多様化に応じて、それぞれに特化した仕様のＰＯＬコンバータを開発ならびに適用することも考えられるが、システム全体の設計を容易化し、低コスト化を図るためには、一種類のＰＯＬコンバータで賄うことが望ましい。
【０００９】
図１６は、本発明の前提として検討した電源装置を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）における駆動ユニットＤＲＩＣ’の内部構成例を示す概略図である。図１６（ａ）に示す電源装置は、ＰＷＭ（Pulse Width Modulation）制御ユニットＰＷＭＣＴＬＵと、複数（ここでは６個）の駆動ユニットＤＲＩＣ’［１］〜ＤＲＩＣ’［６］と、複数のインダクタＬ［１］〜Ｌ［６］、抵抗Ｒ［１］〜Ｒ［６］、ならびに容量Ｃ［１］〜Ｃ［６］を含んで構成される。これらの各部品は、例えば、同一のＰＣＢ上に適宜実装される。
【００１０】
ＰＷＭ制御ユニットＰＷＭＣＴＬＵは、ＡＳＩＣ（Application Specific Integrated Circuit）で構成され、各駆動ユニットＤＲＩＣ’［ｎ］（ｎ＝１〜６）に対して、ＰＷＭ信号（パルス幅変調信号）ＰＷＭ［ｎ］とイネーブル信号ＥＮ［ｎ］を出力する。ここでは、ＰＷＭ［ｎ］とＰＷＭ［ｎ＋１］は、フェーズが６０度が異なっている。ＤＲＩＣ’［ｎ］は、図１６（ｂ）に示すように、制御論理回路ＬＧＣａと、ドライバ回路ＤＲＶｈ，ＤＲＶｌと、パワートランジスタＱＨ，ＱＬを備える。ＱＨ，ＱＬは、ここではＮ型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いている。ＱＨは、ドレインが入力電源電圧ＶＩＮ（例えば１２Ｖ等）に、ゲートがＤＲＶｈに、ソースが外部端子Ｐ７（ＳＷ［ｎ］）にそれぞれ接続され、ＱＬは、ドレインがＰ７（ＳＷ［ｎ］）に、ゲートがＤＲＶｌに、ソースが接地電源電圧ＧＮＤにそれぞれ電気的に接続される。ＬＧＣａは、ＰＷＭ［ｎ］を受け、ＤＲＶｈを介してＱＨを駆動し、このＰＷＭ［ｎ］の相補信号によりＤＲＶｌを介してＱＬを駆動する。
【００１１】
各インダクタＬ［ｎ］は、一端が出力電源ノードＶＯに共通接続され、他端がスイッチ信号ＳＷ［ｎ］の生成端子となる外部端子Ｐ７に接続される。したがって、各駆動ユニットＤＲＩＣ’［ｎ］は、ＰＷＭ［ｎ］に応じて、それぞれ異なるフェーズで自身に対応するインダクタＬ［ｎ］にエネルギーを供給し、これに伴う６フェーズのＰＷＭ動作によってＶＯに所定の電源（例えば１Ｖの電圧）を生成する。そして、前述した各種回路ユニットに対応する負荷ＬＯＤは、このＶＯの電源によって駆動される。一方、各インダクタＬ［ｎ］に流れる電流は、その両端の間に直列接続された抵抗Ｒ［ｎ］および容量Ｃ［ｎ］によって検出され、一対の電流検出信号ＣＳ［ｎ］（＋／−）としてＰＷＭ制御ユニットＰＷＭＣＴＬＵに帰還される。ＰＷＭＣＴＬＵは、このＣＳ［ｎ］（＋／−）と、ＶＯから帰還した出力電圧検出信号ＦＢを受け、ＶＯの電圧や、各インダクタＬ［ｎ］における電流のバランス等を加味して各ＰＷＭ信号（パルス幅変調信号）ＰＷＭ［ｎ］のデューティを制御する。
【００１２】
また、図１６の電源装置は、例えば負荷ＬＯＤの消費電力に応じてフェーズ数を変更可能なように構成されている。すなわち、ＰＷＭ制御ユニットＰＷＭＣＴＬＵは、各駆動ユニットＤＲＩＣ’［ｎ］に対してイネーブル信号ＥＮ［ｎ］を出力することでフェーズ数を設定可能となっている。例えば、ＥＮ［１］、ＥＮ［３］、およびＥＮ［５］を活性化した場合、ＤＲＩＣ’［１］、ＤＲＩＣ’［３］、およびＤＲＩＣ’［５］によって、３相（０度、１２０度、２４０度）のＰＷＭ動作が行われる。
【００１３】
しかしながら、図１６の電源装置を用いた場合、図１６（ａ）から判るように、１個のフェーズ当たりに４本（ＰＷＭ［ｎ］、ＥＮ［ｎ］、ＣＳ［ｎ］（＋／−））の配線が必要となり、例えば６フェーズ（ｎ＝６）の場合には２４本、８フェーズ（ｎ＝８）の場合には３２本の配線が必要となる。この場合、前述したように、部品間の配線の増加に伴う各種問題が懸念される。更に、図１６の電源装置では、例えば、スイッチング周波数を変更すること等は容易でなく、また、９０度の位相差が必要とされる４フェーズ動作等の実現が困難となり、フェーズ数の変更範囲に限りがある。したがって、対象とする回路ユニットの仕様によっては、当該電源装置を適用できない恐れがある。
【００１４】
本発明は、このようなことを鑑みてなされたものであり、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１６】
本実施の形態による電源装置は、制御装置と、一端が共通に接続され、外部負荷に第１電源を供給するＮ（Ｎ≧２）個のインダクタと、Ｎ個のインダクタをそれぞれ駆動するＮ個の駆動ユニットと、第１バスとを備えている。制御装置は、アナログ回路ユニット、デジタル回路ユニット、及びメモリ回路ユニットを含む。メモリ回路ユニットには、プログラムが保存され、デジタル回路ユニットは、当該プログラムを実行するプロセッサコアと、Ｎ本のクロック信号を生成し、これらをＮ個の駆動ユニットにそれぞれ出力するクロック生成回路とを備える。アナログ回路ユニットは、外部負荷に供給された第１電源の電源電圧と、予め設定された第１目標電源電圧とを比較し、その差分を増幅することで生成した第１エラーアンプ信号を第１バスに出力する。Ｎ個の駆動ユニットは、自身に入力されたクロック信号の位相と、第１バスからの第１エラーアンプ信号とを用いたピーク電流制御方式によりパルス幅変調信号をそれぞれ生成し、これによってＮ個のインダクタをマルチフェーズで駆動する。ここで、制御装置は、一つの半導体チップならびに半導体パッケージで構成され、プロセッサコアは、クロック生成回路におけるＮ本のクロック信号のそれぞれの周波数と位相を、プログラムに基づいて設定することが特徴となっている。
【００１７】
このように、アナログ回路ユニット、デジタル回路ユニット、及びメモリ回路ユニットが一つの半導体チップ上に形成された制御装置を用いてマルチフェーズ型の電源装置を構成することで、電源装置の小型化が実現可能になる。また、フェーズ数の変更に伴うクロック信号の変更がプログラム的に行える構成とすることで、電源装置の仕様に柔軟性を持たせることが可能になる。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、マルチフェーズ型電源装置の小型化が実現可能になる。また、マルチフェーズ型電源装置の仕様に柔軟性を持たせることが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１による電源装置において、その概略構成例を示すブロック図である。
【図２】図１の電源装置において、その電源生成動作に関連する主要部の構成例を示す回路ブロック図である。
【図３】図２の電源装置において、モード設定信号が‘Ｌ’レベル時の動作例を示す波形図であり、（ａ）は３フェーズ動作時、（ｂ）は２フェーズ動作時、（ｃ）は１フェーズ動作時を示すものである。
【図４】図２の電源装置において、１フェーズ動作かつモード設定信号が‘Ｈ’レベル時の動作例を示す波形図である。
【図５】図１の電源装置における電源制御ユニットの全体構成例を示す概略図である。
【図６】図５の電源制御ユニットにおいて、そのマイクロコントローラユニット周りの詳細な構成例を示すブロック図である。
【図７】図６のマイクロコントローラユニットにおけるＰＷＭタイマ回路の詳細を示すものであり、（ａ）はその概略構成例を示す回路ブロック図、（ｂ）は（ａ）の動作例を示す波形図である。
【図８】図５の電源制御ユニットを用いて構成した、図１とは異なるフェーズ数を備えた電源装置を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す波形図である。
【図９】図５の電源制御ユニットを用いて構成した、図１とは異なるフェーズ数を備えた電源装置を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す波形図である。
【図１０】図５の電源制御ユニットにおいて、そのアナログコントローラユニットの詳細な構成例を示すブロック図である。
【図１１】図１の電源装置において、そのＰＷＭ搭載型駆動ユニットの詳細な構成例を示すブロック図である。
【図１２】図１１のＰＷＭ搭載型駆動ユニットにおける模式的な外形例を示す平面図である。
【図１３】図１１および図１２において、ハイサイドのトランジスタが形成された半導体チップのデバイス構造例を示す断面図である。
【図１４】本発明の実施の形態２による電源装置において、その概略構成例を示すブロック図である。
【図１５】図１４の電源装置において、その電源生成動作に関連する主要部の構成例を示す回路ブロック図である。
【図１６】本発明の前提として検討した電源装置を示すものであり、（ａ）はその構成例を示す概略図、（ｂ）は（ａ）における駆動ユニットの内部構成例を示す概略図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態で、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（又はＭＯＳトランジスタと略す）と記載した場合、ゲート絶縁膜として非酸化膜を除外するものではない。
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
<<電源装置Ａの全体概略構成>>
図１は、本発明の実施の形態１による電源装置において、その概略構成例を示すブロック図である。図１に示す電源装置は、電源制御ユニットＰＣＴＬＩＣ１と、複数（ここでは５個）のＰＷＭ搭載型駆動ユニットＰＳＩＰ１１〜ＰＳＩＰ１４，ＰＳＩＰ２１と、複数（ここでは５個）のインダクタＬ１１〜Ｌ１４，Ｌ２１と、２個の容量Ｃｌｄ１，Ｃｌｄ２を含んで構成される。ＰＣＴＬＩＣ１は、マイクロコントローラユニット（デジタルコントローラユニット）ＭＣＵと、アナログコントローラユニットＡＣＵと、メモリユニットＭＥＭＵを備えている。
【００２５】
ＰＳＩＰ１１〜ＰＳＩＰ１４，ＰＳＩＰ２１は、例えば、それぞれ別の半導体パッケージによって実現される。一方、ＰＣＴＬＩＣ１は、一個の半導体チップ（ならびに半導体パッケージ）で実現される。これらの半導体パッケージは、マザーボードや各種拡張ボード（グラフィックボード等）といった配線基板（ＰＣＢ）上で、負荷ＬＯＤとなる各種回路ユニット（例えばＣＰＵ、ＧＰＵ、メモリ等）の近傍に実装される。図１では、ＬＯＤの代表例としてＣＰＵ（Central Processing Unit）を示している。
【００２６】
電源制御ユニットＰＣＴＬＩＣ１は、外部から供給された例えば３．３Ｖ等の電源電圧ＶＣＣによって動作し、例えば外部の別の装置から入力されたイネーブル信号ＥＮＢＬによって内部動作の活性化・非活性化が制御される。ＭＣＵは、詳細は後述するが、内部にＭＥＭＵ上のプログラム等を実行可能なＭＰＵ（Micro Processing Unit）コアを持つ。ＭＥＭＵは、揮発性のメモリと、不揮発性のメモリを含んでいる。マイクロコントローラユニット（デジタルコントローラユニット）ＭＣＵは、各ＰＷＭ搭載型駆動ユニットＰＳＩＰ１２〜ＰＳＩＰ１４に対してクロック信号ＣＬＫ１２〜ＣＬＫ１４を出力する。また、ＭＣＵは、ＡＣＵを介してＰＳＩＰ１１に対してクロック信号ＣＬＫＯ１１を出力し、ＡＣＵを介してＰＳＩＰ２１に対してクロック信号ＣＬＫＯ２１を出力する。ＭＣＵは、更に、ＬＯＤ（ＣＰＵ）との間で通信を行うシリアルインタフェースＳＶＩＤ＿ＩＦを持ち、更に、外部の別の装置との間で通信を行うシリアルインタフェースＰＭＢＵＳ＿ＩＦを持つ。
【００２７】
ＳＶＩＤ＿ＩＦは、ＬＯＤ（ＣＰＵ）からＭＣＵに向けて供給されるクロック信号ＣＫと、ＬＯＤ（ＣＰＵ）がＭＣＵに向けて要求を行い、これに応じてＭＣＵがＬＯＤ（ＣＰＵ）に向けて必要なデータを送信するためのデータ信号ＶＤＩＯと、ＭＣＵがＬＯＤ（ＣＰＵ）からの要求を受諾した際にＬＯＤ（ＣＰＵ）に通知するアラート信号ＡＬＴから構成される。ＣＫは、例えば２５ＭＨｚ等の周波数を持つ。ＰＭＢＵＳ＿ＩＦは、双方向のクロック信号ＳＣＬと、双方向のデータ信号ＳＤＡから構成される。ＳＣＬは、例えば１ＭＨｚ等の周波数を持つ。
【００２８】
インダクタＬ１１〜Ｌ１４は、一端が共通に出力電源ノードＶＯ１に接続され、他端がＰＳＩＰ１１〜ＰＳＩＰ１４にそれぞれ接続される。ＰＳＩＰ１１〜ＰＳＩＰ１４は、それぞれ異なる位相でＬ１１〜Ｌ１４を駆動し、これによってＶＯ１に電源電圧（例えば１．０Ｖ）ならびに電源電流を生成する。ＶＯ１の電源電圧は容量Ｃｌｄ１によって保持される。Ｌ２１は、一端が出力電源ノードＶＯ２に接続され、他端がＰＳＩＰ２１にそれぞれ接続される。ＰＳＩＰ２１は、Ｌ２１を駆動し、これによってＶＯ２に電源電圧（例えば１．０Ｖ）ならびに電源電流を生成する。ＶＯ２の電源電圧は容量Ｃｌｄ２によって保持される。ＬＯＤ（ＣＰＵ）は、ＶＯ１によってコア用の電力（電源電圧および電源電流）が供給され、出力電源ノードＶＯ２によってロジック用の電力が供給される。例えば、コアの消費電力はロジックの消費電力の４倍等であり、これに伴いＬＯＤ（ＣＰＵ）のコアに対してはＬ１１〜Ｌ１４を介して１００Ａ等の電源電流が供給され、ＬＯＤ（ＣＰＵ）のロジックに対しては２５Ａ等の電源電流が供給される。
【００２９】
ＬＯＤ（ＣＰＵ）は、マイクロコントローラユニットＭＣＵに対して、ＳＶＩＤ＿ＩＦを用いた通信を介してＶＯ１やＶＯ２に設定したい電源電圧値（ＶＩＤコードと呼ぶ）を通知する。アナログコントローラユニットＡＣＵは、このＶＩＤコードをＭＣＵから受けると共に、フィードバック信号としてＶＯ１およびＶＯ２の電源電圧値が入力される。ＡＣＵは、ＶＩＤコードが示すＶＯ１用の電源電圧値とフィードバックされたＶＯ１の実際の電源電圧値との差分を増幅し、エラーアンプ信号ＥＯ１を出力する。同様に、ＡＣＵは、ＶＩＤコードが示すＶＯ２用の電源電圧値とフィードバックされたＶＯ２の実際の電源電圧値との差分を増幅し、エラーアンプ信号ＥＯ２を出力する。ＰＳＩＰ１１，ＰＳＩＰ１２〜ＰＳＩＰ１４は、外部から供給された入力電源電圧ＶＩＮ（例えば１２Ｖ等）によって動作し、ＣＬＫＯ１１，ＣＬＫ１２〜ＣＬＫ１４とＥＯ１に基づいてピーク電流制御方式（詳細は後述）を用いてＬ１１〜Ｌ１４を駆動する。同様に、ＰＳＩＰ２１は、ＶＩＮによって動作し、ＣＬＫＯ２１とＥＯ２に基づいてピーク電流制御方式（詳細は後述）を用いてＬ２１を駆動する。
【００３０】
このような構成例において、本実施の形態１の電源装置の主要な特徴は、第１に電源制御ユニットＰＣＴＬＩＣ１内にＭＰＵコアを含むＭＣＵならびにＭＥＭＵを備えた点にある。第２にＭＣＵ、ＭＥＭＵおよびＡＣＵを備えた電源制御ユニットＰＣＴＬＩＣ１が一つの半導体チップで形成された点にある。第３に、ＭＣＵがＰＳＩＰ１１〜ＰＳＩＰ１４，ＰＳＩＰ２１に向けたクロック信号を生成する点にある。第４に、ＭＣＵが各種シリアルインタフェースＳＶＩＤ＿ＩＦ，ＰＭＢＵＳ＿ＩＦを備えた点にある。第５に、ＡＣＵが例えばＰＳＩＰ１１〜ＰＳＩＰ１４に対して共通にエラーアンプ信号ＥＯ１を出力すると共に、これを用いてＰＳＩＰ１１〜ＰＳＩＰ１４がピーク電流制御方式で動作する点にある。
【００３１】
詳細は後述するが、第１の特徴によって、ＰＣＴＬＩＣ１の各種仕様を、ＭＰＵコアを介したプログラム制御によってある程度変更することが可能となる。すなわち、ＰＣＴＬＩＣ１の仕様をプログラム的に変更することで、様々な仕様の負荷ＬＯＤに対して同一の電源装置を適用可能になる。第２の特徴によって、電源装置の小型化が実現可能になる。すなわち、ＭＣＵとＭＥＭＵの間やＭＣＵとＡＣＵ間には、比較的多くの信号が存在し得るが、一つの半導体チップで形成することで、これらの配線をチップ内の配線で実現でき、チップ外の配線やチップ外の配線に伴う端子を削減できる。第３の特徴によって、第１の特徴にも関連してフェーズ数の変更やスイッチング周波数の変更等に容易に対応することが可能となる。
【００３２】
第４の特徴によって、ＬＯＤ（ＣＰＵ）との間で様々な情報（例えば、前述したＶＩＤコードや、実際に生成されている電源電圧値や電源電流値等）の送受信が行えると共に、第１の特徴にも関連してプログラムの内容を例えばＰＭＢＵＳ＿ＩＦ等を介して変更すること等が可能となる。第５の特徴によって、電源制御ユニットＰＣＴＬＩＣ１とＰＷＭ搭載型駆動ユニット（ＰＳＩＰ）間の配線本数を削減可能になる。すなわち、前述した図１６の構成例では、１フェーズ当たりに４本の制御信号が必要であったのに対して、図１の構成例では、１フェーズ当たりに１本の制御信号（クロック信号（ＣＬＫＯ，ＣＬＫ））と各フェーズに共通で１本の制御信号（エラーアンプ信号ＥＯ１）を備えればよい。なお、詳細は後述するが、図１６の構成例におけるイネーブル信号（ＥＮ）は、図１の構成例ではクロック信号（ＣＬＫＯ，ＣＬＫ）で兼用する。
【００３３】
<<電源装置Ａの主要部の構成>> 
図２は、図１の電源装置において、その電源生成動作に関連する主要部の構成例を示す回路ブロック図である。図２には、図１における電源制御ユニットＰＣＴＬＩＣ１、ＰＷＭ搭載型駆動ユニットＰＳＩＰ１１〜ＰＳＩＰ１３、インダクタＬ１１〜Ｌ１３、容量Ｃｌｄ１ならびに負荷ＬＯＤが抽出して示されている。ＰＣＴＬＩＣ１において、マイクロコントローラユニットＭＣＵは、外部端子Ｐ２ａ〜Ｐ５ａに接続される。Ｐ５ａからは、モード設定信号ＳＭＯＤ１が出力され、ＳＭＯＤ１は外部に設けたモード設定バスＭＢＳを介して伝送される。Ｐ２ａ〜Ｐ４ａからは、同一周波数で、それぞれ位相が異なるクロック信号ＣＬＫ１２〜ＣＬＫ１４が出力される。また、ＭＣＵは、図１で述べたように、電源電圧の設定値を示すＶＩＤコード（ＶＩＤ１）をＬＯＤから取得し、これをアナログコントローラユニットＡＣＵに送信する。更に、ＭＣＵは、ＡＣＵに向けて、ＣＬＫ１２〜ＣＬＫ１４とは位相が異なるクロック信号ＣＬＫ１１と、フェーズ設定信号ＰＨと、ＶＳ値設定信号ＶＳＳＥＴ１を出力する。ＰＨは、フェーズ数を定めるものであり、例えばＳＶＩＤ＿ＩＦを用いた通信を介してＬＯＤから取得したり、あるいはＭＣＵ自身がＬＯＤの消費電流を判別して生成することも可能である。
【００３４】
ＡＣＵは、６個の外部端子Ｐ１ａ，Ｐ６ａ〜Ｐ１０ａに接続される。ＡＣＵは、クロック制御回路部ＣＫＣＢＫＰ１と、フィードバック回路部ＦＢＢＫＰ１を備える。ＣＫＣＢＫＰ１は、スイッチ回路ＴＳＷ１２、オア演算回路ＯＲ１１、アンド演算回路ＡＤ１１，ＡＤ１２、ワンショットパルス生成回路ＯＳＰＧｍ１、コンパレータ回路ＣＭＰ１１、およびデジタル・アナログ変換回路ＤＡＣ１２を備える。ＦＢＢＫＰ１は、エラーアンプ回路ＥＡ１、アンプ回路ＡＭＰ１１、およびデジタル・アナログ変換回路ＤＡＣ１１を備える。ＤＡＣ１１は、ＭＣＵから入力されたＶＩＤ１を変換し、ＶＩＤ１に応じた電圧値を持つ出力電圧設定信号ＶＲ１をＥＡ１の（＋）入力ノードに印加する。特に限定はされないが、ＶＩＤ１に応じて、例えば、０．８Ｖ〜１．８Ｖ等といった電圧範囲の中から数十ｍＶステップ等でＶＲ１の電圧値を選択することができる。ＤＡＣ１２は、ＭＣＵから入力されたＶＳＳＥＴ１を変換し、ＶＳＳＥＴ１に応じた電圧値を持つ設定電圧ＶＳ１をＣＭＰ１１の（−）入力ノードに印加する。 
【００３５】
アンプ回路ＡＭＰ１１は、外部端子Ｐ７ａから入力された正極側出力電圧検出信号ＶＳＥＮｐ１と外部端子Ｐ８ａから入力された負極側出力電圧検出信号ＶＳＥＮｎ１の差分をゲイン１で増幅する。Ｐ７ａは、ＬＯＤの高電位側電源ノードとなる出力電源ノードＶＯ１に接続され、Ｐ８ａは、ＬＯＤの低電位側電源ノードとなる接地電源電圧ＧＮＤに接続される。ＡＭＰ１１の出力は、出力電圧検出信号ＤＦＯ１として外部端子Ｐ９ａから出力される。Ｐ９ａは、外部端子Ｐ６ａとの間で外部に設けられたフィルタ回路ＦＬＴ１を介して接続され、Ｐ１０ａとの間で外部に設けられた抵抗Ｒ１１を介して接続される。ＦＬＴ１は、ＤＦＯ１から見てロウパスフィルタとして機能し、ＤＦＯ１はＦＬＴ１によって平滑化され、この平滑化された電圧がＲ１１を介してフィードバック信号ＦＢ１としてＰ１０ａから入力される。
【００３６】
エラーアンプ回路ＥＡ１は、（−）入力ノードにフィードバック信号ＦＢ１が入力され、（＋）入力ノードにＤＡＣ１１からの出力電圧設定電圧ＶＲ１が入力される。ＥＡ１は、ＶＲ１を基準としてＦＢ１の誤差を増幅し、その結果をエラーアンプ信号ＥＯ１として外部端子Ｐ６ａに出力する。前述したように、Ｐ６ａにはＦＬＴ１が接続されており、ＦＬＴ１はＥＯ１から見てループフィルタ（位相補償回路）として機能する。Ｐ６ａから出力されたＥＯ１は、エラーバスＥＢＳ上に伝送される。コンパレータ回路ＣＭＰ１１は、（＋）入力ノードにＥＯ１が入力され、（−）入力ノードにＤＡＣ１２からの設定電圧ＶＳ１が入力される。詳細は後述するが、このＶＳ１は、軽負荷時の動作において、スイッチングのオンパルス幅やスイッチング周波数を定める際に用いられる。
【００３７】
アンド演算回路ＡＤ１２は、２入力の一方にＣＭＰ１１の出力が入力され、２入力の他方に前述したＭＣＵからのモード設定信号ＳＭＯＤ１が入力される。ワンショットパルス生成回路ＯＳＰＧｍ１は、ＡＤ１２の出力ノードにおける立ち上がりエッジを受けて、所定のパルス幅を備えた‘Ｈ’パルス信号を出力する。アンド演算回路ＡＤ１１は、２入力の一方にＭＣＵからのクロック信号ＣＬＫ１１が入力され、２入力の他方にＳＭＯＤ１の反転信号が入力される。オア演算回路ＯＲ１１は、２入力の一方にＡＤ１１の出力が入力され、２入力の他方にＯＳＰＧｍ１の出力が入力される。スイッチ回路ＴＳＷ１２は、一端がＯＲ１１の出力ノードに、他端が外部端子Ｐ１ａに接続される。Ｐ１ａからはクロック信号ＣＬＫＯ１１が出力される。ＴＳＷ１２は、ＭＣＵからのフェーズ設定信号ＰＨに基づいてオン・オフが制御され、オフに制御された際には、ＣＬＫＯ１１をハイインピーダンス状態とする。なお、詳細は後述するが、ここでは、ＣＬＫＯ１１のハイインピーダンス状態がスリープ信号ＳＬＰ［１］（図１６のイネーブル信号（ＥＮ）に相当）に割り当てられている。同様に、ＣＬＫ１２〜ＣＬＫ１４のハイインピーダンス状態も、それぞれスリープ信号ＳＬＰ［２］〜ＳＬＰ［４］に割り当てられている。
【００３８】
ＰＷＭ搭載型駆動ユニットＰＳＩＰ１１は、８個の外部端子Ｐ１［１］，Ｐ５［１］，Ｐ７［１］，Ｐ８［１］，Ｐ１６［１］，Ｐ３８［１］〜Ｐ４０［１］を含んでいる。Ｐ８［１］には入力電源電圧ＶＩＮ（例えば１２Ｖ等）が供給され、Ｐ１６［１］には接地電源電圧ＧＮＤが供給される。Ｐ３９［１］には、ＡＣＵからのエラーアンプ信号ＥＯ１がエラーバスＥＢＳを介して入力され、Ｐ４０［１］には、ＡＣＵからのクロック信号ＣＬＫＯ１１が入力される。Ｐ７［１］にはスイッチ信号ＳＷ［１］が出力されると共に前述したインダクタＬ１１の他端が接続される。また、Ｐ５［１］にはＧＮＤが供給される。
【００３９】
ＰＳＩＰ１１は、トランジスタ（パワートランジスタ）ＱＨ［１］，ＱＬ［１］と、ドライバ回路ＤＲＶｈ［１］，ＤＲＶｌ［１］と、制御論理回路ＬＧＣ［１］と、ＰＷＭ制御回路ＰＷＭ＿ＣＴＬ［１］と、活性電流検出回路ＡＣＳ［１］と、逆電流検出回路ＲＩＤＥＴ［１］と、３値情報検出回路ＴＳＤＥＴ１［１］を備えている。ＱＨ［１］，ＱＬ［１］は、ここではＮチャネル型のＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）を用いている。ＱＨ［１］は、ハイサイドトランジスタであり、ドレインが外部端子Ｐ８［１］を介して入力電源電圧ＶＩＮに、ゲートがＤＲＶｈ［１］に、ソースがスイッチ信号ＳＷ［１］の出力端子となる外部端子Ｐ７［１］にそれぞれ接続される。ＱＬ［１］は、ロウサイドトランジスタであり、ドレインがＰ７［１］（ＳＷ［１］）に、ゲートがＤＲＶｌ［１］に、ソースが外部端子Ｐ１６［１］を介してＧＮＤにそれぞれ接続される。
【００４０】
３値情報検出回路ＴＳＤＥＴ１［１］は、外部端子Ｐ４０［１］からのクロック信号ＣＬＫＯ１１を受け、ＣＬＫＯ１１がハイインピーダンス状態の場合にはスリープ信号ＳＬＰ［１］を活性化し、そうでない場合には、ＳＬＰ［１］を非活性化すると共にＣＬＫＯ１１を再駆動した信号となる内部クロック信号ＣＬＫｉ［１］を生成する。活性電流検出回路ＡＣＳ［１］は、トランジスタＱＨ［１］に流れる電流Ｉｄｈを検出し、その１／Ｎ（例えばＮ＝１８５００等）の電流を生成する。この電流は、外部端子Ｐ３８［１］に外部接続された抵抗Ｒｃｓ［１］によって電圧に変換され、この電圧が電流検出信号ＣＳ［１］となる。
【００４１】
ＰＷＭ制御回路ＰＷＭ＿ＣＴＬ［１］は、コンパレータ回路ＣＭＰｐ［１］と、抵抗Ｒ１［１］，Ｒ２［１］と、オフセット電圧源（オフセット電圧）ＶＯＦ［１］と、バイアス電流源ＩＢ１［１］と、セットリセット型フリップフロップ回路ＦＦｐ［１］を備えている。Ｒ１［１］とＲ２［１］は、外部端子Ｐ３９［１］とＰ５［１］の間に直列接続され、Ｐ３９［１］から入力されたエラーアンプ信号ＥＯ１を分圧する。特に限定はされないが、ここではＲ１［１］とＲ２［１］を同一の抵抗値（例えば５０ｋΩ等）とし、これによってＥＯ１は１／２に分圧される。ＩＢ１［１］（例えば４９０μＡ等）は、前述した電流検出信号ＣＳ［１］を安定化させるためのものであり、活性電流検出回路ＡＣＳ［１］と共に外部端子Ｐ３８［１］に電流を出力する。ＣＭＰｐ［１］は、（−）入力ノードに前述したＲ１［１］，Ｒ２［１］によって分圧されたＥＯ１が入力され、（＋）入力ノードに、ＶＯＦ［１］によるオフセット電圧（例えば０．１Ｖ等）が加算されたＣＳ［１］が入力される。ＦＦｐ［１］は、リセット入力ノード（Ｒ）にＴＳＤＥＴ１［１］からのＣＬＫｉ［１］が入力され、セット入力ノード（Ｓ）にＣＭＰｐ［１］からの出力信号が入力され、反転出力ノード（／Ｑ）からＰＷＭ信号（パルス幅変調信号）ＰＷＭ［１］を出力する。
【００４２】
逆電流検出回路ＲＩＤＥＴ［１］は、前述したＭＣＵからのモード設定信号ＳＭＯＤ１が外部端子Ｐ１［１］を介して入力され、このＳＭＯＤ１による制御を受けて動作する。ＲＩＤＥＴ［１］は、ＳＭＯＤ１が活性状態の場合には、外部端子Ｐ７［１］からＰ１６［１］に向けた逆方向の電流を検出した際に逆電流検出信号ＲＩ［１］を活性化し、ＳＭＯＤ１が非活性状態の場合には、ＲＩ［１］を非活性状態に維持する。制御論理回路ＬＧＣ［１］は、ＰＷＭ制御回路ＰＷＭ＿ＣＴＬ［１］からのＰＷＭ信号ＰＷＭ［１］に基づいてＤＲＶｈ［１］，ＤＲＶｌ［１］を介してＱＨ［１］，ＱＬ［１］をスイッチング制御する。また、ＬＧＣ［１］は、ＲＩ［１］の活性状態を受けた際には、ＤＲＶｌ［１］を介してＱＬ［１］をオフに駆動する。
【００４３】
なお、ＰＷＭ制御回路ＰＷＭ＿ＣＴＬ［１］は、スリープ信号ＳＬＰ［１］が活性状態の場合には制御論理回路ＬＧＣ［１］に対してＰＷＭ信号ＰＷＭ［１］の供給を行い、非活性状態の場合にはＰＷＭ［１］の供給を停止する。また、ＬＧＣ［１］は、ＳＬＰ［１］が活性状態の場合にはＱＨ［１］およびＱＬ［１］に対してＰＷＭ［１］に応じたスイッチング信号を供給し、非活性状態の場合にはＱＨ［１］およびＱＬ［１］を共にオフに制御する。さらに、ＰＷＭ＿ＣＴＬ［１］およびＬＧＣ［１］は、より望ましくは、ＳＬＰ［１］が非活性状態の場合に、自身を省電力モードに遷移する機能を備える。具体的には、例えば、自身の内部回路に供給されるバイアス電流の一部または全部を停止することにより、必要最小限の回路のみを動作させる機能等が挙げられる。
【００４４】
ＰＷＭ搭載型駆動ユニットＰＳＩＰ１２，ＰＳＩＰ１３は、外部との間の入力信号および出力信号が若干異なることを除いて前述したＰＳＩＰ１１と同様な内部回路構成となっている。したがって、以降は、［ｎ］（ｎ＝１，２，３）によって各ＰＳＩＰの外部端子、内部回路ならびに内部信号を区別することとする。ＰＳＩＰ１２には、外部端子Ｐ４０［２］を介してＭＣＵからのクロック信号ＣＬＫ１２が入力され、エラーバスＥＢＳならびに外部端子Ｐ３９［２］を介してＡＣＵからのエラーアンプ信号ＥＯ１が入力される。また、ＰＳＩＰ１２には、モード設定バスＭＢＳならびに外部端子Ｐ１［２］を介してＭＣＵからのモード設定信号ＳＭＯＤ１が入力される。ＰＳＩＰ１２は、外部端子Ｐ７［２］を介してスイッチ信号ＳＷ［２］を出力し、このＰ７［２］にインダクタＬ１２が接続される。
【００４５】
同様に、ＰＳＩＰ１３には、外部端子Ｐ４０［３］を介してＭＣＵからのクロック信号ＣＬＫ１３が入力され、エラーバスＥＢＳならびに外部端子Ｐ３９［３］を介してＡＣＵからのエラーアンプ信号ＥＯ１が入力される。また、ＰＳＩＰ１３には、モード設定バスＭＢＳならびに外部端子Ｐ１［３］を介してＭＣＵからのモード設定信号ＳＭＯＤ１が入力される。ＰＳＩＰ１３は、外部端子Ｐ７［３］を介してスイッチ信号ＳＷ［３］を出力し、このＰ７［３］にインダクタＬ１２が接続される。
【００４６】
<<電源装置Ａの主要部の動作（負荷が重い場合）>>
図３は、図２の電源装置において、モード設定信号ＳＭＯＤ１が‘Ｌ’レベル時の動作例を示す波形図であり、（ａ）は３フェーズ動作時、（ｂ）は２フェーズ動作時、（ｃ）は１フェーズ動作時を示すものである。ＳＭＯＤ１が‘Ｌ’レベル時には、電流連続モード（ＣＣＭ）での動作が行われる。まず、図３（ａ）に示す３フェーズ動作は、負荷ＬＯＤの消費電流Ｉｏが大きい場合（例えばＩｏ＞５０Ａ等）で用いられる。この場合、マイクロコントローラユニットＭＣＵは、モード設定信号ＳＭＯＤ１を非活性状態（‘Ｌ’レベル）とし、０度位相のＣＬＫ１１と、１２０度位相のＣＬＫ１２と、２４０度位相のＣＬＫ１３を出力する。アナログコントローラユニットＡＣＵは、ＣＬＫ１１を受け、ＳＭＯＤ１が‘Ｌ’レベルであるため、ＡＤ１１、ＯＲ１１、およびＴＳＷ１２を介してＣＬＫ１１と同様なＣＬＫＯ１１を出力する。ＰＳＩＰ１１、ＰＳＩＰ１２、ＰＳＩＰ１３は、それぞれ、ＣＬＫＯ１１、ＣＬＫ１２、ＣＬＫ１３を受けて動作を行う。
【００４７】
ＰＳＩＰ１１を例に動作を簡単に説明すると、まず、ＴＳＤＥＴ１［１］がＣＬＫＯ１１を受けてそれと同様なＣＬＫｉ［１］を出力し、ＣＬＫｉ［１］の‘Ｈ’パルスを受けて、ＦＦｐ［１］がＰＷＭ［１］を‘Ｈ’レベルに遷移させる。このＰＷＭ［１］の‘Ｈ’レベルを受けて、ＱＨ［１］がオン、ＱＬ［１］がオフとなり、インダクタＬ１１にエネルギーが蓄積される。ここで、ＱＨ［１］に流れる電流（Ｌ１１に流れる電流と等価）は、ＡＣＳ［１］を介して電流検出信号ＣＳ［１］として検出される。
【００４８】
一方、出力電源ノードＶＯ１の出力電圧は、ＡＣＵ内のＡＭＰ１１によって検出され、その検出結果（フィードバック信号ＦＢ１）と出力電圧設定信号ＶＲ１（例えば１Ｖ等）との差分がＥＡ１によって増幅される。ＰＳＩＰ１１内のＣＭＰｐ［１］は、このＥＡ１からのエラーアンプ信号ＥＯ１（詳細には、そのＫ（抵抗分圧比）倍）と電流検出信号ＣＳ［１］＋オフセット電圧ＶＯＦ［１］の値とを比較し、ＣＳ［１］＋ＶＯＦ［１］のピーク値がＥＯ１×Ｋに到達した際に‘Ｈ’レベルを出力する。ＦＦｐ［１］は、ＣＭＰｐ［１］からの‘Ｈ’レベル出力に応じてＰＷＭ［１］を‘Ｌ’レベルに遷移させ、これを受けて、ＱＨ［１］がオフ、ＱＬ［１］がオンとなる。このようにエラーアンプ信号に基づいてインダクタに流す電流のピーク値を制御する方式はピーク電流制御方式と呼ばれる。ＱＬ［１］がオンとなった以降は、Ｌ１１→負荷ＬＯＤおよび容量Ｃｌｄ１→ＱＬ［１］の経路で電流が還流され、その後、再びＣＬＫＯ１１の‘Ｈ’パルスを受けて同様な動作が繰り返される。また、ＰＳＩＰ１２，ＰＳＩＰ１３は、位相が異なることを除いてＰＳＩＰ１１と同様な動作を行う。その結果、ＣＬＫ１１（ＣＬＫＯ１１）〜ＣＬＫ１３の周波数と同一のスイッチング周波数で３フェーズ動作が行われる。
【００４９】
次に、図３（ｂ）に示す２フェーズ動作は、負荷が中程度の場合（例えば２５Ａ＜Ｉｏ≦５０Ａ等）で用いられる。この場合、ＭＣＵは、ＳＭＯＤ１を非活性状態（‘Ｌ’レベル）とし、０度位相のＣＬＫ１１と、１８０度位相のＣＬＫ１２を出力する。さらに、ＭＣＵは、ＣＬＫ１３をハイインピーダンス状態に設定する。ＡＣＵは、ＣＬＫ１１を受けてＣＬＫ１１と同様なＣＬＫＯ１１を出力する。ＰＳＩＰ１１、ＰＳＩＰ１２は、それぞれ、ＣＬＫＯ１１、ＣＬＫ１２を受けて、図３（ａ）の場合と同様に、ＣＬＫ１１（ＣＬＫＯ１１），ＣＬＫ１２の周波数と同一のスイッチング周波数で２フェーズ動作を行う。
【００５０】
一方、ＰＳＩＰ１３内の３値情報検出回路ＴＳＤＥＴ１［３］は、ＣＬＫ１３のハイインピーダンス状態を検出し、スリープ信号ＳＬＰ［３］を非活性化する。ＰＳＩＰ１３は、このＳＬＰ［３］の非活性状態を受けて、ＱＨ［３］，ＱＬ［３］を共にオフに固定すると共に、各内部回路で必要とされるバイアス電流等を選択的に停止する。これによってＰＳＩＰ１３は、省電力モードとなる。このように、１本のＣＬＫ１３を用いてクロック信号の伝送機能とイネーブル信号の伝送機能とを併用させることで、それぞれを個別に伝送する場合（すなわち２本の信号を用いる場合）と比較して、ＭＣＵと各ＰＳＩＰ間の配線本数の削減や、ＭＣＵや各ＰＳＩＰにおける外部端子数の削減等が可能となる。
【００５１】
続いて、図３（ｃ）に示す１フェーズ動作は、負荷が小さい場合（例えばＩｏ≦２５Ａ等）で用いられる。この場合、ＭＣＵは、ＳＭＯＤ１を非活性状態（‘Ｌ’レベル）とし、０度位相のＣＬＫ１１を出力する。さらに、ＭＣＵは、ＣＬＫ１２，ＣＬＫ１３を共にハイインピーダンス状態に設定する。ＡＣＵは、ＣＬＫ１１を受けてＣＬＫ１１と同様なＣＬＫＯ１１を出力し、ＰＳＩＰ１１は、ＣＬＫＯ１１を受けてＣＬＫ１１（ＣＬＫＯ１１）の周波数と同一のスイッチング周波数で１フェーズ動作を行う。一方、ＰＳＩＰ１２およびＰＳＩＰ１３は、それぞれ、ＣＬＫ１２およびＣＬＫ１３のハイインピーダンス状態を受けて、図３（ｂ）の場合と同様に、ＱＨ［２］，ＱＬ［２］およびＱＨ［３］，ＱＬ［３］をオフに固定すると共に省電力モードに移行する。
【００５２】
<<電源装置Ａの主要部の動作（負荷が軽い場合）>>
図４は、図２の電源装置において、１フェーズ動作かつモード設定信号ＳＭＯＤ１が‘Ｈ’レベル時の動作例を示す波形図である。図４に示す動作（軽負荷モードと呼ぶ）は、ＬＯＤの消費電流Ｉｏが非常に小さい軽負荷時（例えばＩｏが数Ａ以下等）で用いられる。この場合、ＭＣＵは、ＳＭＯＤ１を活性状態（‘Ｈ’レベル）とする。また、ＭＣＵは、ＴＳＷ１２をオン状態に制御し、ＣＬＫ１２，ＣＬＫ１３を共にハイインピーダンス状態に設定する。ＡＣＵは、ＳＭＯＤ１が‘Ｈ’レベルであるため、ＣＭＰ１１、ＡＤ１２、ＯＳＰＧｍ１、ＯＲ１１、およびＴＳＷ１２を介してＣＬＫＯ１１を出力する。
【００５３】
軽負荷モードにおいて、ＡＣＵでは、出力電源ノードＶＯ１の電圧低下に応じてエラーアンプ信号ＥＯ１の電圧が上昇する。このＥＯ１の電圧が設定電圧ＶＳ１に到達すると、ＣＭＰ１１が‘Ｈ’パルスを出力し、これを受けてＯＳＰＧｍ１が所定のパルス幅を持つ‘Ｈ’パルスを出力する。このＯＳＰＧｍ１からの‘Ｈ’パルスがＣＬＫＯ１１となる。一方、ＰＳＩＰ１１においては、このＣＬＫＯ１１に基づいてＣＬＫｉ［１］が生成され、ＦＦｐ［１］を介してＰＷＭ［１］が‘Ｈ’レベルに遷移する。その結果、ＱＨ［１］がオンとなり、ＱＬ［１］はオフを維持する。
【００５４】
ＱＨ［１］がオンになると、図３（ａ）で説明したように、インダクタＬ１１に流れる電流、ならびにこれを反映した電流検出信号ＣＳ［１］が時間に伴い一次関数的に増大していく。そして、このＣＳ［１］にＶＯＦ［１］を加算した電圧が、抵抗Ｒ１［１］，Ｒ２［２］によって分圧されたエラーアンプ信号ＥＯ１の電圧（ＥＯ１／２）に到達した際に、ＦＦｐ［１］は、ＰＷＭ［１］を‘Ｌ’レベルに遷移させる。このＰＷＭ［１］の‘Ｌ’レベルを受けて、ＱＨ［１］はオフとなり、ＱＬ［１］はオンとなる。なお、スイッチ信号ＳＷ［１］の電圧は、ＱＨ［１］のオン期間Ｔ１’ではＶＩＮレベル（例えば１２Ｖ等）となり、ＱＨ［１］がオフ、ＱＨ［Ｌ］がオンとなる期間Ｔ２’ではＧＮＤレベルとなる。この期間Ｔ１’では、ＶＯ１の電圧は徐々に上昇し、これに応じてＥＯ１の電圧は徐々に低下することになる。
【００５５】
ＱＨ［１］がオフ、ＱＬ［１］がオンとなる期間Ｔ２’では、インダクタＬ１１による起電力によってインダクタを流れる電流（還流電流）が時間に伴い一次関数的に減少していく。また、この期間Ｔ２’では、ＶＯ１の電圧は、上昇から横ばい状態へと近づいていく。ここで、このＬ１１の電流が０Ａに到達すると（すなわちＬ１１に蓄えられたエネルギーが使い果たされると）、ＳＷ［１］の電圧がＶＯ１の電圧（例えば１Ｖ程度等）となるため、Ｐ７［１］からＰ１６［１］に向けた逆方向の電流が流れ始める。逆電流検出回路ＲＩＤＥＴ［１］は、この逆電流を検出した際に逆電流検出信号ＲＩ［１］を活性状態（‘Ｈ’レベル）にする。ＬＧＣ［１］は、このＲＩ［１］の‘Ｈ’レベルを受けてＱＬ［１］をオフに制御する。その結果、ＱＨ［１］，ＱＬ［１］共にオフとなる期間Ｔ３’が生じる。
【００５６】
このＱＨ［１］，ＱＬ［１］共にオフとなる期間Ｔ３’では、容量Ｃｌｄ１に蓄えられたエネルギーで負荷ＬＯＤが駆動され、その結果、ＶＯ１の電圧は徐々に低下していき、これに応じてＥＯ１の電圧は徐々に上昇する。この期間Ｔ３’では、ＳＷ［１］の電圧は、ＶＯ１の電圧（例えば１Ｖ程度等）となる。ここで、このＥＯ１の電圧が、設定電圧ＶＳ１に到達すると、再び、ＡＣＵ内のＣＭＰ１１が‘Ｈ’パルスを出力することで前述した期間Ｔ１’に移行し、以降、期間Ｔ２’、期間Ｔ３’、期間Ｔ１’、…が同様に繰り返される。このような軽負荷モードを用いた場合、負荷の消費電流Ｉｏに応じてスイッチング周波数が低下するように制御されるため、スイッチング損失が低減でき、軽負荷時における電力変換効率の向上が実現可能になる。また、図４に示した動作方式は、入力電源電圧ＶＩＮに依存したスイッチング周波数の変動が生じ難い方式となっており、例えば、バッテリ駆動の電子機器等でバッテリ電圧が低下しても高い電力変換効率を維持することが可能となる。
【００５７】
このように、図２（図１）の構成例ならびに図３、図４の動作例を用いることで、図１でも述べたように、小型の電源装置にて、負荷ＬＯＤの消費電流に応じた動作モードの変更（フェーズ数の変更や軽負荷モードへの移行）を容易に実現可能となる。さらに、この各動作モードにおける詳細なタイミング仕様等も適宜変更可能となる。具体的には、ＭＣＵによって、フェーズ数の変更に必要なクロック信号を生成しているため、各フェーズの起動・停止（クロック信号のハイインピーダンス設定有無）やフェーズ数に応じた各フェーズ間の位相差等を容易に設定できる。そして、この設定内容は、スイッチング周波数を含めてプログラム的に変更することが可能である。
【００５８】
ここで、例えば、ある負荷（ＬＯＤ＿Ａとする）では４フェーズまでの動作が必要され、別の負荷（ＬＯＤ＿Ｂ）では２フェーズまでの動作が必要とされる場合を想定する。この場合、ＬＯＤ＿Ａに図２（図１）の電源装置を適用する場合には、図２を拡張して、ＰＣＴＬＩＣ１とＰＳＩＰ１１〜ＰＳＩＰ１４を設け、例えば４フェーズ動作時には各クロック信号に９０度の位相差を持たせ、３フェーズ動作時には各クロック信号に１２０度の位相差を持たせるようにＭＣＵによって設定を行う。また、ＭＣＵによってスイッチング周波数も最適な値に設定する。一方、ＬＯＤ＿Ｂに図２（図１）の電源装置を適用する場合には、図２を縮減して、ＰＣＴＬＩＣ１とＰＳＩＰ１１〜ＰＳＩＰ１２を設け、例えば２フェーズ動作時には各クロック信号に１８０度の位相差を持たせるようにＭＣＵによって設定を行う。また、ＭＣＵによってスイッチング周波数も最適な値に設定する。なお、この際に、ＰＳＩＰ１２に向けたクロック信号の供給元は、必ずしも図２に示したような外部端子Ｐ２ａに限らず、Ｐ３ａやＰ４ａ等を用いることも可能である。すなわち、例えば、ＰＣＢのレイアウト的に、Ｐ２ａ以外の端子を用いる方が好都合な場合には、別の端子を用いることもできる。このように、図２（図１）の構成例を用いると、同一の電源装置によって（ＰＣＴＬＩＣ１内部やＰＳＩＰ内部のハード構造を変えずに）、様々な負荷ＬＤＯの仕様に対応することが可能となる。
【００５９】
また、図２（図１）の構成例では、動作モードの変更（フェーズ数の変更や軽負荷モードへの移行）に際してＭＣＵによる処理を行うことが可能となっている。したがって、動作モードの変更を様々な情報に基づいて行うことができる。代表的には、負荷ＬＯＤがＭＣＵに対して前述したＳＶＩＤ＿ＩＦを介してフェーズ数の変更命令を発行し、ＭＣＵがこれを解釈して、フェーズ設定信号ＰＨやモード設定信号ＳＭＯＤ１の制御と、各クロック信号の周波数設定および位相設定を適宜行うことで動作モードの変更が行われる。ただし、これに限らず、例えば、ＭＣＵがＬＯＤの消費電流Ｉｏを判別し、その判別結果に基づいて動作モードの変更を行うこと等も可能である。前述したピーク電流制御方式では、エラーアンプ信号ＥＯ１のレベルがＬＯＤの消費電流Ｉｏに比例するため、ＭＣＵは、例えばＥＯ１のレベルを監視することで消費電流Ｉｏの大きさを認識できる。
【００６０】
<<電源制御ユニットの全体構成>>
図５は、図１の電源装置における電源制御ユニットＰＣＴＬＩＣ１の全体構成例を示す概略図である。図５では、電源制御ユニットＰＣＴＬＩＣ１におけるマイクロコントローラユニットＭＣＵの外部信号と、アナログコントローラユニットＡＣＵの外部信号と、ＭＣＵとＡＣＵの間の内部信号が示されている。なお、図５では、便宜上、メモリユニットＭＥＭＵの記載は省略している。図５のＰＣＴＬＩＣ１は、２系統（チャネル１、２）の制御機構を備え、それぞれ任意の電圧値を持つ２種類の電源を制御可能な構成となっている。例えば、図１の例では、チャネル１によってＶＯ１の電源が制御され、チャネル２によってＶＯ２の電源が制御される。
【００６１】
まず、図５におけるＭＣＵの外部信号について説明する。ＣＬＫ１２〜ＣＬＫ１８は、それぞれ、２フェーズ目以降に割り当てられるＰＷＭ搭載型駆動ユニット（ＰＳＩＰ）に向けたクロック信号である。ＴＭＰ１／ＯＣＰ１は、詳細は後述するが、チャネル１上に存在するＰＳＩＰからの温度検出信号／過電流検出信号であり、ＴＭＰ２／ＯＣＰ２は、チャネル２上に存在するＰＳＩＰからの温度検出信号／過電流検出信号である。ＴＭＰ１／ＯＣＰ１およびＴＭＰ２／ＯＣＰ２は、それぞれ、ＰＳＩＰからロウパスフィルタ回路ＬＰＦ１４およびＬＰＦ２４を介して入力される。ＶＩＮは、ＰＳＩＰに供給される入力電圧信号であり、抵抗Ｒ３１，Ｒ３２および容量Ｃ１によって抵抗分圧ならびにフィルタリングされた上でＭＣＵに入力される。ＦＡＵＬＴは、例えば過電圧、過電流等といった異常が生じた際に負荷ＬＯＤ（ＣＰＵ等）に向けて通知される異常検出信号である。
【００６２】
ＩＭＯＮ１は、チャネル１上の負荷ＬＯＤの消費電流に比例したデューティ比を持つＰＷＭ信号であり、ＩＭＯＮ２は、チャネル２上のＬＯＤの消費電流に比例したデューティ比を持つＰＷＭ信号である。ＩＭＯＮ１，ＩＭＯＮ２は、それぞれ、ロウパスフィルタ回路ＬＰＦ１５，ＬＰＦ２５を介することでＬＯＤの消費電流に比例した電圧信号に変換されＬＯＤ（ＣＰＵ等）に向けて出力される。当該信号は、例えば、ＣＰＵのファンモータを制御する際等で使用される。ＶＲ＿ＲＤＹ１は、チャネル１上のＬＯＤに向けた電源電圧値が正常な範囲に有るか否かを当該ＬＯＤに通知するための電圧状態通知信号であり、ＶＲ＿ＲＤＹ２は、チャネル２上のＬＯＤに向けた電源電圧値が正常な範囲に有るか否かを当該ＬＯＤに通知するための電圧状態通知信号である。ＶＲ＿ＨＯＴ１は、チャネル１上のＰＳＩＰの温度が正常な範囲に有るか否かを当該ＬＯＤに通知するための温度状態通知信号であり、ＶＲ＿ＨＯＴ２は、チャネル２上のＰＳＩＰの温度が正常な範囲に有るか否かを当該ＬＯＤに通知するための温度状態通知信号である。ＳＣＬ，ＳＤＡは、図１で述べたようにシリアルインタフェースＰＭＢＵＳ＿ＩＦを構成する信号であり、ＣＫ，ＶＤＩＯ，ＡＬＴは、図１で述べたようにシリアルインタフェースＳＶＩＤ＿ＩＦを構成する信号である。また、ＶＣＣ（例えば３．３Ｖ）およびＧＮＤはＭＣＵ動作用の電源電圧および接地電源電圧である。
【００６３】
次に、図５におけるＡＣＵの外部信号について説明する。ＥＯ１は、図２で述べたようにチャネル１上のＰＳＩＰに向けたエラーアンプ信号であり、ＣＬＫＯ１１は、チャネル１上の１番目のフェーズに対応するＰＳＩＰに向けたクロック信号である。ＭＯＤＥ１は、詳細は後述するが、チャネル１上のＰＳＩＰに向けて各種情報を３値で通知するモード信号である。この通知される３値の中には、図２で述べたチャネル１用のモード設定信号ＳＭＯＤ１が含まれている。同様に、ＥＯ２は、チャネル２上のＰＳＩＰに向けたエラーアンプ信号であり、ＣＬＫＯ２１は、チャネル２上の１番目のフェーズに対応するＰＳＩＰに向けたクロック信号である。ＭＯＤＥ２は、チャネル２上のＰＳＩＰに向けて各種情報を３値で通知するモード信号であり、その中にはチャネル２用のモード設定信号が含まれている。
【００６４】
ＶＳＥＮｐ１，ＶＳＥＮｎ１，ＤＦＯ１，ＦＢ１は、図２で述べたように、それぞれ、チャネル１上の負荷ＬＯＤにおける正極側出力電圧検出信号、負極側出力電圧検出信号、出力電圧検出信号、フィードバック信号である。同様に、ＶＳＥＮｐ２，ＶＳＥＮｎ２，ＤＦＯ２，ＦＢ２は、それぞれ、チャネル３上のＬＯＤにおける正極側出力電圧検出信号、負極側出力電圧検出信号、出力電圧検出信号、フィードバック信号である。ＲＬＬ１は、詳細は後述するが、チャネル１上のＬＯＤの消費電流Ｉｏに比例した電圧を持つ出力電流検出信号である。ＥＯ＿ＩＮ１およびＣＯＲ１は、詳細は後述するが、ＲＬＬ１の生成や、チャネル１上のＬＯＤに対する電流−電圧特性の制御（ドループ制御等と呼ばれる）に必要とされる各種信号である。同様に、ＲＬＬ２は、チャネル２上のＬＯＤの消費電流Ｉｏに比例した電圧を持つ出力電流検出信号である。ＥＯ＿ＩＮ２およびＣＯＲ２は、ＲＬＬ２の生成や、チャネル２上のＬＯＤに対するドループ制御に必要とされる各種信号である。また、ＶＣＣ（例えば３．３Ｖ）およびＧＮＤはＡＣＵ動作用の電源電圧および接地電源電圧である。
【００６５】
続いて、図５におけるＡＣＵとＭＣＵの間の内部信号について説明する。ＥＮＢＬは、外部から入力され、ＡＣＵおよびＭＣＵの両方に対して動作の有効・無効を制御するためのイネーブル信号である。ＶＲＥＦは、ＡＣＵ内で生成され、温度に依存しない固定電圧を持つ基準電圧であり、ＭＣＵが備えるアナログ・デジタル変換回路ＡＤＣの動作用として使用され、また、外部容量Ｃ２が接続された外部端子Ｐ１２ａｂにも出力される。このＰ１２ａｂから出力されたＶＲＥＦは、前述したＣＯＲ１，ＣＯＲ２を生成する際に使用される。ＲＥＧ１１’，ＲＥＧ１２’，ＲＥＧ２１’，ＲＥＧ２２’は、ＭＣＵによって生成され、ＡＣＵが備えるデジタル・アナログ変換回路ＤＡＣの入力レジスタに向けて出力されるレジスタ設定信号である。当該信号は、それぞれ複数ビット（例えば９ビット等）を持つ。
【００６６】
ＤＣＹ１は、詳細は後述するが、チャネル１用のＬＤＯに向けた出力電圧を下げる際に使用されるスロープ制御信号であり、ＤＣＹ２は、チャネル２用のＬＤＯに向けた出力電圧を下げる際に使用されるスロープ制御信号である。ＰＨ１１〜ＰＨ１３は、図２で述べたように、ＭＣＵによって生成されるチャネル１用のフェーズ設定信号であり、ＰＨ２１〜ＰＨ２３は、ＭＣＵによって生成されるチャネル２用のフェーズ設定信号である。ＳＭＯＤ１は、図２で述べたように、ＭＣＵによって生成されるチャネル１用のモード設定信号であり、ＳＭＯＤ２は、ＭＣＵによって生成されるチャネル２用のモード設定信号である。当該モード設定信号は、前述したようにＡＣＵがモード信号ＭＯＤＥ１，ＭＯＤＥ２を出力する際にも使用される。ＦＡＵＬＴは、異常検出信号であり、ここではＡＣＵによって生成され、その後、前述したようにＭＣＵを介して出力される。
【００６７】
ＶＯＵＴ１は、前述した出力電圧検出信号ＤＦＯ１をＡＣＵ内のロウパスフィルタ回路ＬＰＦ１１で平滑化することで得られる負荷電圧検出信号であり、ＶＯＵＴ２は、ＤＦＯ２をＡＣＵ内のロウパスフィルタ回路ＬＰＦ２１で平滑化することで得られる負荷電圧検出信号である。ＩＯＵＴ１は、前述した出力電流検出信号ＲＬＬ１をＡＣＵ内のロウパスフィルタ回路ＬＰＦ１２で平滑化することで得られる負荷電流検出信号であり、ＩＯＵＴ２は、ＲＬＬ２をＡＣＵ内のロウパスフィルタ回路ＬＰＦ２２で平滑化することで得られる負荷電流検出信号である。ＳＴＬＯ１，ＳＴＬＯ２は、ＭＣＵによって生成され、ＡＣＵが前述したモード信号ＭＯＤＥ１，ＭＯＤＥ２を生成する際に必要とされる制御信号である。ＴＭＰ１／ＯＣＰ１およびＴＭＰ２／ＯＣＰ２は、前述したようにＰＳＩＰから得られる温度検出信号／過電流検出信号であり、ＭＣＵを介してＡＣＵにも伝送される。ＣＬＫ１１およびＣＬＫ２１は、ＭＣＵによって生成され、図２に示したように、ＡＣＵで生成されるＣＬＫＯ１１およびＣＬＫＯ２１の基となるクロック信号である。
【００６８】
ここで、ＶＯＵＴ１，ＶＯＵＴ２，ＩＯＵＴ１，ＩＯＵＴ２は、ＭＣＵ内のアナログ・デジタル変換回路ＡＤＣに入力されることでデジタル信号に変換される。また、前述したＶＩＮやＴＭＰ１，ＴＭＰ２もＭＣＵ内のＡＤＣに入力されることでデジタル信号に変換される。これらによって、負荷ＬＯＤの電圧情報や電流情報、およびＰＳＩＰの入力電圧情報や温度情報がデジタル信号として得られる。ＭＣＵは、このデジタル信号を、ＳＶＩＤ＿ＩＦを介して負荷ＬＯＤ（ＣＰＵ）に通知することができ、また、ＰＭＢＵＳ＿ＩＦを介して外部の装置に通知することもできる。更には、ＭＣＵは、これらのデジタル信号を用いて各種異常を検出することもでき、ＬＯＤの電流情報に基づいて動作モードの切り替え（フェーズ数の変更または軽負荷モードへの遷移）を自動的に行うことも可能である。このように、ＰＣＴＬＩＣ１内にＭＣＵを搭載することで、様々な機能を容易に実現することができる。
【００６９】
さらに、図５から判るように、ＡＣＵとＭＣＵの間には、多くの内部信号が備わっている。特に、レジスタ設定信号（ＲＥＧ１１’，ＲＥＧ１２’，ＲＥＧ２１’，ＲＥＧ２２’）はそれぞれが複数ビットを備えるために多くの配線を必要とする。仮にＡＣＵとＭＣＵを別々の半導体チップで形成した場合には、各チップ間を接続するために多くの配線と多くの外部端子が必要となり、電源装置の小型化が図れない恐れがある。一方、本実施の形態１の電源装置では、前述したようにＡＣＵとＭＣＵを同一の半導体チップで形成しているため、このような内部信号に伴う配線本数の増大は特に問題とはならず、電源装置の小型化が実現可能となる。
【００７０】
<<マイクロコントローラユニットの詳細>>
図６は、図５の電源制御ユニットにおいて、そのマイクロコントローラユニットＭＣＵ周りの詳細な構成例を示すブロック図である。図６に示すマイクロコントローラユニット（デジタルコントローラユニット）ＭＣＵは、所謂マイコンと呼ばれるものであり、メモリユニットＭＥＭＵ上のプログラムを実行可能なマイクロプロセッサコア（ＭＰＵコアあるいはＣＰＵコア）ＭＰＵ＿ＣＲに加えて各種周辺回路ブロックを備えた構成となっている。図６のＭＣＵには、３本の周辺バスＲＥＲＩ＿ＢＵＳ１〜ＲＥＲＩ＿ＢＵＳ３とフロントバスＦ＿ＢＵＳが備わっている。Ｆ＿ＢＵＳには、ＭＰＵ＿ＣＲと、メモリインタフェース回路ＭＥＭＩＦと周辺バス用インタフェース回路ＰＥＲＩ＿ＢＵＳ＿ＩＦが接続されている。
【００７１】
ＲＥＲＩ＿ＢＵＳ１には、インターバルタイマ回路ＩＴＩＭ、汎用入出力インタフェース回路ＧＰＩＯ、同期シリアルインタフェース回路ＣＳＩＯ、非同期シリアルインタフェース回路ＵＡＲＴと、ウォッチドッグタイマ回路ＷＤＴ、ならびにＰＥＲＩ＿ＢＵＳ＿ＩＦが接続されている。ＲＥＲＩ＿ＢＵＳ２には、ＰＷＭタイマ回路［１］ＰＷＭ＿ＴＩＭ１および［２］ＰＷＭ＿ＴＩＭ２、ＰＭＢＵＳインタフェース回路ＰＭＢＵＳ＿ＩＦＣ、ＳＶＩＤインタフェース回路ＳＶＩＤ＿ＩＦＣ、ＡＣＵインタフェース回路ＡＣＵ＿ＩＦ、アナログ・デジタル変換回路ＡＤＣ１０、ならびにＰＥＲＩ＿ＢＵＳ＿ＩＦが接続されている。ＲＥＲＩ＿ＢＵＳ３には、フラッシュメモリ制御回路ＦＭＥＭ＿ＣＴＬならびにＰＥＲＩ＿ＢＵＳ＿ＩＦが接続されている。
【００７２】
ＭＰＵ＿ＣＲは、割り込みコントローラ部ＩＣＵＩＮＴと、カーネル部ＫＲＮＬと、デバッグコントローラ部ＤＢＧＣＴＬと、フロントバスインタフェース部Ｆ＿ＢＵＳ＿ＩＦを備えている。ＩＣＵＩＮＴは、前述した各種周辺回路ブロックや外部端子等からの割り込みを受け、優先順位判定等の処理を行う。ＫＲＮＬは、ＩＣＵＩＮＴからの割り込み通知等に基づいてＭＥＭＵ上の所定の割り込み処理プログラムを実行する。ＤＢＧＣＴＬは、プログラムデバック時等で使用される。Ｆ＿ＢＵＳ＿ＩＦは、ＭＰＵ＿ＣＲとＦ＿ＢＵＳとの間の通信を制御する。ＭＥＭＩＦは、ＭＥＭＵ上の揮発性メモリ（例えばＳＲＡＭ）とＦ＿ＢＵＳとの間の通信を担うＲＡＭインタフェース部ＲＡＭ＿ＩＦと、ＭＥＭＵ上の不揮発性メモリ（例えばフラッシュメモリ）とＦ＿ＢＵＳとの間の通信を担うフラッシュインタフェース部ＦＭＥＭ＿ＩＦを備えている。ＭＰＵ＿ＣＲは、Ｆ＿ＢＵＳ＿ＩＦ、Ｆ＿ＢＵＳならびにＭＥＭＩＦを介してＭＥＭＵにアクセスでき、ＭＥＭＵ上のプログラムを実行できる。また、ＭＰＵ＿ＣＲは、Ｆ＿ＢＵＳ＿ＩＦ、Ｆ＿ＢＵＳ、ＰＥＲＩ＿ＢＵＳ＿ＩＦならびにＲＥＲＩ＿ＢＵＳ１〜ＲＥＲＩ＿ＢＵＳ３を介して、前述した各種周辺回路ブロックとの間で通信を行える。
【００７３】
ＦＭＥＭ＿ＣＴＬは、ＭＥＭＵ上の不揮発性メモリ（フラッシュメモリ）に対する書き込みを制御する。不揮発性メモリには、ブートプログラムに加えて、前述した各種割り込み処理プログラムならびに当該プログラムで用いられる各種データ等が保存されるが、割り込み処理プログラムや各種データ等は、このＦＭＥＭ＿ＣＴＬを経由して書き換えが可能となっている。ＩＴＩＭは、各種時間を計測したい場合等で使用される。ＷＤＴは、システムの暴走を監視する際等で使用される。ＧＰＩＯは、例えば外部装置との間で何らかのパラレル通信を行いたいような場合に使用され、ＣＳＩＯやＵＡＲＴは、例えば外部装置との間で何らかのシリアル通信を行いたいような場合に使用される。ＧＰＩＯ，ＣＳＩＯ，ＵＡＲＴは外部端子と接続され、例えば外部装置を取り込んで電源装置全体の機能拡張を図りたいような場合などで有益となる。
【００７４】
ＰＭＢＵＳ＿ＩＦＣは、外部端子に接続され、図１、図５等で述べたシリアルインタフェースＰＭＢＵＳ＿ＩＦの通信プロトコルを制御し、例えば、ＭＰＵ＿ＣＲと外部との間のシリアル通信を制御する。ＳＶＩＤ＿ＩＦＣは、外部端子に接続され、図１、図５等で述べたシリアルインタフェースＳＶＩＤ＿ＩＦの通信プロトコルを制御し、例えば、ＭＰＵ＿ＣＲと外部（負荷ＬＯＤ（ＣＰＵ））との間のシリアル通信を制御する。ＰＭＢＵＳ＿ＩＦＣやＳＶＩＤ＿ＩＦＣは、具体的には、例えばシリアル・パラレル変換回路およびパラレル・シリアル変換回路（代表的にはシフトレジスタで実現）などを備え、割り込み信号等を通じてＭＰＵ＿ＣＲとハンドシェイクを行いながら外部との間のシリアル通信を制御する。
【００７５】
ＡＤＣ１０は、例えばＡＣＵから入力されたアナログ信号をデジタル信号に変換する。具体的には、図５で述べたように、ＡＣＵから入力された負荷電圧検出信号ＶＯＵＴ１，ＶＯＵＴ２、負荷電流検出信号ＩＯＵＴ１，ＩＯＵＴ２、温度検出信号ＴＭＰ１，ＴＭＰ２等をデジタル信号に変換する。ＭＰＵ＿ＣＲは、例えば、ＩＴＩＭを用いながら一定の間隔でＡＤＣ１０の起動を行うようなモニタプログラムを実行することで各種検出信号に対応するデジタル信号を一定の間隔で取得することや、あるいは、外部装置や各種周辺回路ブロックからの割り込みイベントに応じてＡＤＣ１０の起動を行うことでデジタル信号を取得することなどが可能である。更に、ＭＰＵ＿ＣＲは、要求に応じて当該デジタル信号をＳＶＩＤ＿ＩＦＣやＰＭＢＵＳ＿ＩＦＣ等を介して外部に送信したり、あるいは、当該デジタル信号の値が正常か否かをモニタプログラム上で判定することができる。また、場合によっては、ＭＰＵ＿ＣＲは、当該デジタル信号の大きさに基づいて動作モードの切り替え（フェーズ数の変更または軽負荷モードへの遷移）を自動的に行うようなプログラムを実行することも可能である。なお、このような各プログラム上の各判定値は、ＦＭＥＭ上の各種データ値を書き換えること等で任意に変更することが可能である。
【００７６】
ＡＣＵ＿ＩＦは、ＭＣＵとＡＣＵの間で内部信号の伝送を行う。当該内部信号は、具体的には、図５に示したＭＣＵとＡＣＵの間の各内部信号に該当する。ここで、ＡＵＣ＿ＩＦには、ＳＶＩＤ＿ＩＦＣとの間で直接的に通信を行う経路が設けられている。当該経路は、例えば、図１、図２等で説明したように、ＳＶＩＤ＿ＩＦを介して負荷ＬＯＤ（ＣＰＵ）からＶＩＤコードを取得し、当該ＶＩＤコードをＡＣＵ内のデジタル・アナログ変換回路（ＤＡＣ１１）に設定する際などで使用される。ＰＷＭ＿ＴＩＭ１は、図５に示したＰＷＭ信号ＩＭＯＮ１，ＩＭＯＮ２の生成用として用いられ、デューティ比設定値に応じたデューティ比を持つＰＷＭ信号を生成し、外部端子に出力する。このデューティ比設定値は、例えば、前述したように、負荷電流検出信号ＩＯＵＴ１，ＩＯＵＴ２をＡＤＣ１０でデジタル変換した値に基づいて定めることができる。ＰＷＭ＿ＴＩＭ２は、図５に示したクロック信号ＣＬＫ１１〜ＣＬＫ１８、ＣＬＫ２１の生成用として用いられ、所定の周波数ならびに位相を備えたクロック信号を生成し、外部端子に出力する。
【００７７】
<<ＰＷＭタイマ回路の詳細>>
図７ は、図６のマイクロコントローラユニットＭＣＵにおけるＰＷＭタイマ回路の詳細を示すものであり、図７（ａ）はその概略構成例を示す回路ブロック図、図７（ｂ）は図７（ａ）の動作例を示す波形図である。図７（ａ）に示すＰＷＭタイマ回路ＰＷＭ＿ＴＩＭ（ＰＷＭ＿ＴＩＭ１，２）は、発振回路ＯＳＣ、カウンタ回路ＣＵＮＴ、デジタルコンパレータ回路ＤＣＭＰｓ，ＤＣＭＰｒ、セットリセットラッチ回路ＳＲＬＴ、スイッチ回路ＴＳＷｃｋ、レジスタ回路ＲＥＧｓ，ＲＥＧｒ，ＲＥＧｆを備えている。ＯＳＣは、所定の周波数の基準クロック信号ＣＫｏｓｃを生成し、ＣＵＮＴは、ＣＫｏｓｃを用いてカウントアップ動作を行う。この際にＣＵＮＴの最大値は、ＲＥＧｆの設定値によって定められ、ＣＵＮＴの値がこの最大値に達した際にはゼロに戻って再びカウントアップ動作を行う。ＤＣＭＰｓは、ＣＵＮＴの値がＲＥＧｓの設定値に達した際にＳＲＬＴのセット入力（Ｓ）に向けてパルス信号を出力し、ＤＣＭＰｒは、ＣＵＮＴの値がＲＥＧｒの設定値に達した際にＳＲＬＴのリセット入力（Ｒ）に向けてパルス信号を出力する。ＴＳＷｃｋは、オンに制御された際に、クロック信号ＣＬＫとしてＳＲＬＴの出力信号を伝送し、オフに制御された際に、ＣＬＫをハイインピーダンス状態に設定する。
【００７８】
このような構成例を用いると、図７（ｂ）に示すように、ＲＥＧｆの設定値によってＣＬＫの周波数（すなわち電源装置のスイッチング周波数に該当）を設定でき、ＲＥＧｓの値によってマルチフェーズ動作時の各ＣＬＫ間の位相差を設定できる。なお、ＲＥＧｒの値はＣＬＫの‘Ｈ’パルス幅を定める。したがって、例えば、図６のプロセッサコアＭＰＵ＿ＣＲを介して、プログラム的に各レジスタ回路ＲＥＧｆ，ＲＥＧｓ，ＲＥＧｒの値を設定することで、図２、図３等で述べたような任意のフェーズ数でのマルチフェーズ動作を容易に実現できる。ここで、この各レジスタ回路の設定値は、図６の不揮発性メモリＦＭＥＭ上の各種データ値を書き換えること等で容易に変更でき、これによって、負荷ＬＯＤの仕様に応じてスイッチング周波数を変更すること等も可能となる。代表的には、ＣＬＫの周波数は数百ｋＨｚ等であり、ＣＫｏｓｃの周波数は数十〜数百ＭＨｚ等である。更に、図６のＭＰＵ＿ＣＲを介して、プログラム的に各スイッチ回路ＴＳＷｃｋのオン・オフを制御することで、フェーズ数の切り替えも容易に行うことが可能となる。このＴＳＷｃｋのオン・オフ信号は、図２のフェーズ設定信号ＰＨに対応するものである。
【００７９】
図８および図９は、それぞれ、図５の電源制御ユニットを用いて構成した、図１とは異なるフェーズ数を備えた電源装置を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す波形図である。図８（ａ）では、チャネル１に割り当てられる８個のＰＷＭ搭載型駆動ユニットＰＳＩＰ１１〜ＰＳＩＰ１８と、チャネル２に割り当てられる１個のＰＷＭ搭載型駆動ユニットＰＳＩＰ２１が備わっている。ＰＳＩＰ１１，ＰＳＩＰ１２〜ＰＳＩＰ１８には、図５の電源制御ユニットＰＣＴＬＩＣ１によりクロック信号ＣＬＫＯ１１，ＣＬＫ１２〜ＣＬＫ１８がそれぞれ供給され、ＰＳＩＰ２１には、ＰＣＴＬＩＣ１によりクロック信号ＣＬＫＯ２１が供給される。これによって、図８（ｂ）に示すように、チャネル１では、スイッチング周期Ｔ１によってそれぞれ４５度の位相差を持つ最大８フェーズのマルチフェーズ電源動作が行われ、チャネル２では、スイッチング周期Ｔ２によって１フェーズの電源動作が行われる。
【００８０】
一方、図９（ａ）では、チャネル１に割り当てられる６個のＰＷＭ搭載型駆動ユニットＰＳＩＰ１１〜ＰＳＩＰ１６と、チャネル２に割り当てられる３個のＰＷＭ搭載型駆動ユニットＰＳＩＰ２１〜ＰＳＩＰ２３が備わっている。ＰＳＩＰ１１，ＰＳＩＰ１２〜ＰＳＩＰ１６には、図５の電源制御ユニットＰＣＴＬＩＣ１によりクロック信号ＣＬＫＯ１１，ＣＬＫ１２〜ＣＬＫ１６がそれぞれ供給され、ＰＳＩＰ２１，ＰＳＩＰ２２，ＰＳＩＰ２３には、ＰＣＴＬＩＣ１によりクロック信号ＣＬＫＯ２１，ＣＬＫ１７，ＣＬＫ１８がそれぞれ供給される。これによって、図９（ｂ）に示すように、チャネル１では、スイッチング周期Ｔ１によってそれぞれ６０度の位相差を持つ最大６フェーズのマルチフェーズ電源動作が行われ、チャネル２では、スイッチング周期Ｔ２によってそれぞれ１２０度の位相差を持つ最大３フェーズのマルチフェーズ電源動作が行われる。図６のマイクロコントローラユニットＭＣＵならびに図７のＰＷＭタイマ回路を用いると、前述したように、各クロック信号のスイッチング周期や位相差を任意に設定できるため、図８や図９に示したようなそれぞれ異なる形態の電源装置にも容易に対応可能となる。
【００８１】
<<アナログコントローラユニットの詳細>>
図１０は、図５の電源制御ユニットにおいて、そのアナログコントローラユニットＡＣＵの詳細な構成例を示すブロック図である。図１０における基準電圧生成回路ＶＲＥＦＧおよびバイアス電流生成回路ＩＢＳＧは、外部端子Ｐ１８ａｂから電源電圧ＶＣＣを受け、温度に依存しない基準電圧ＶＲＥＦを生成すると共に、複数個のバイアス電流Ｉｂｉａｓを生成する。このＩｂｉａｓは、ＡＣＵ内の各アンプ回路等で使用される。ＶＲＥＦは、外部端子Ｐ１２ａｂを介して出力される。図１０におけるロウパスフィルタ回路部ＬＰＦＢＫは、図５に示した複数のロウパスフィルタ回路ＬＰＦ１１，ＬＰＦ１２，ＬＰＦ２１，ＬＰＦ２２を備える。
【００８２】
図１０におけるクロック制御回路部ＣＫＣＢＫ１は、過電圧検出回路部ＯＶＰＢＫ１と、動作モード切り替え回路部ＭＳＢＫ１と、３値バッファ回路部ＴＳＢＵＦ１を備えている。ＭＳＢＫ１は、図２の構成例と同様に、デジタル・アナログ変換回路ＤＡＣ１２、コンパレータ回路ＣＭＰ１１、アンド演算回路ＡＤ１１，ＡＤ１２、ワンショットパルス生成回路ＯＳＰＧｍ１、オア演算回路ＯＲ１１、およびスイッチ回路ＴＳＷ１２に加えてノア演算回路ＮＲ１２を備えている。ＤＡＣ１２は、前述したＶＲＥＦを用いて動作する。
【００８３】
ＭＳＢＫ１は、図２〜図４で説明した動作により、モード設定信号ＳＭＯＤ１に応じたクロック信号ＣＬＫＯ１１を外部端子Ｐ１ａに出力する。ここで、ＤＡＣ１２の入力値は、図２ではＶＳ値設定信号ＶＳＳＥＴ１によって定められるが、これは図５におけるレジスタ設定信号ＲＥＧ１２’に対応し、当該信号の値をレジスタ回路ＲＥＧ１２に格納することでＤＡＣ１２から出力される設定電圧ＶＳ１の大きさが定められる。なお、このＲＥＧ１２’の値（ＶＳ１の大きさ）は、勿論、プロセッサコアＭＰＵ＿ＣＲを介してプログラム的に変更することも可能である。また、ＮＲ１２は、フェーズデコーダ回路ＰＨＤＥＣからの制御信号ＣＮＴ１とＭＣＵからのスロープ制御信号ＤＣＹ１とのノア演算結果によってＴＳＷ１２のオン・オフを制御する。
【００８４】
ＰＨＤＥＣは、図１０に示すように、ＭＣＵからのフェーズ設定信号ＰＨ１１〜ＰＨ１３（チャネル１用），ＰＨ２１〜ＰＨ２３（チャネル２用）に基づいて制御信号ＣＮＴ１，ＣＮＴ２を生成する。例えば、ＭＣＵによってチャネル１上の１番目のフェーズの非活性化（すなわちチャネル１の電源供給動作の全停止）が指示されたような場合には、ＣＮＴ１が‘Ｈ’レベルとなり、ＴＳＷ１２がオフに制御される。また、ＤＣＹ１は、チャネル１上の負荷ＬＯＤの電源電圧を下げる際に使用される。例えばＤＣＹ１が‘Ｈ’レベルに制御されると、ＴＳＷ１２がオフに制御され、その結果、チャネル１上の電源供給動作が停止するが、ＬＤＯの動作は行われているためＬＤＯの電源電圧（すなわち図１の容量Ｃｌｄ１の電圧）が自然に低下していく。ただし、電源電圧の値が目標の値まで低下すると、ＤＣＹ１は‘Ｌ’レベルに戻され、チャネル１上の電源供給動作が再開される。
【００８５】
過電圧検出回路部ＯＶＰＢＫ１は、オフセット電圧生成回路ＶＯＦｍ１と、コンパレータ回路ＣＭＰ１２と、アンド演算回路ＡＤ１３と、過電圧信号ラッチ回路ＯＶＰＬＴ１を備えている。ＣＭＰ１２は、図２に示したＶＩＤコードに基づく出力電圧設定信号ＶＲ１にＶＯＦｍ１でのオフセット電圧（例えば０．２Ｖ等）を加算した値と、負荷ＬＯＤの電源電圧をフィードバックして得られた出力電圧検出信号ＤＦＯ１の値とを比較する。これにより、ＣＭＰ１２は、ＬＯＤの電源電圧（ＤＦＯ１）が設定値（ＶＲ１）よりも所定の電圧（ＶＯＦｍ１）だけ高くなった場合に過電圧と判定して‘Ｈ’レベルを出力する。ＡＤ１３は、ＭＣＵからの制御信号ＳＴＬＯ１とＣＭＰ１２の出力信号とのアンド演算を行い、ＯＶＰＬＴ１は、そのアンド演算結果をラッチする。
【００８６】
３値バッファ回路部ＴＳＢＵＦ１は、所謂クロックドインバータ回路を構成するＰＭＯＳトランジスタＭＰ１０，ＭＰ１１およびＮＭＯＳトランジスタＭＮ１０，ＭＮ１１と、インバータ回路ＩＶ１０，ＩＶ１１と、ノア演算回路ＮＲ１３を備えている。ＭＰ１０，ＭＰ１１は、電源電圧ＶＣＣから外部端子Ｐ５ａに向けてソース・ドレイン経路が順に直列接続され、ＭＮ１０，ＭＮ１１は、接地電源電圧ＧＮＤからＰ５ａに向けてソース・ドレイン経路が順に直列接続される。ＩＶ１０は、ＯＶＰＬＴ１の出力を反転してＭＰ１０のゲートを制御し、ＩＶ１１は、モード設定信号ＳＭＯＤ１を反転してＭＮ１０のゲートを制御する。ＮＲ１３は、ＯＶＰＬＴ１の出力とＳＭＯＤ１のノア演算を行った結果によってＭＰ１１，ＭＮ１１のゲートを制御する。Ｐ５ａには、図５に示したモード信号ＭＯＤＥ１が生成される。
【００８７】
このようなＯＶＰＢＫ１ならびにＴＳＢＵＦ１は、次のように動作する。まず、制御信号ＳＴＬＯ１が‘Ｈ’レベルの際には、モード信号ＭＯＤＥ１に過電圧の検出結果が反映される。この場合、ＣＭＰ１２の出力が‘Ｈ’レベルの際（すなわち過電圧が検出された際）には、ＭＯＤＥ１に‘Ｈ’レベルが出力され、過電圧が検出されない条件で、モード設定信号ＳＭＯＤ１が‘Ｌ’レベルの際にはＭＯＤＥ１に‘Ｌ’レベルが出力され、ＳＭＯＤ１が‘Ｈ’レベルの際にはＭＯＤＥ１にハイインピーダンスレベルが出力される。一方、ＳＴＬＯ１が‘Ｌ’レベルの際には、ＭＯＤＥ１に過電圧の検出結果が反映されなくなる。この場合、モード設定信号ＳＭＯＤ１が‘Ｌ’レベルの際にはＭＯＤＥ１に‘Ｌ’レベルが出力され、ＳＭＯＤ１が‘Ｈ’レベルの際にはＭＯＤＥ１にハイインピーダンスレベルが出力される。
【００８８】
通常は、ＳＴＬＯ１が‘Ｈ’レベルに設定された状態で電源供給動作が行われるが、例えば、一時的にモード設定信号ＳＭＯＤ１の状態（すなわち軽負荷モードか電流連続モード（ＣＣＭ）か）のみを外部に通知したいような場合には、一時的にＳＴＬＯ１が‘Ｌ’レベルに設定される。なお、過電圧の検出は、図５、図６等で述べたように、ＭＣＵが負荷電圧検出信号ＶＯＵＴ１の値を判別することなどで行うことも可能であるが、この場合、アナログ・デジタル変換等に伴い検出に時間を要する恐れがある。そこで、異常を瞬時に検出して、早期に各種ハードウェアの保護を図る観点から、図１０のように、アナログ回路での検出回路を備えることが望ましい。
【００８９】
図１０におけるフィードバック回路部ＦＢＢＫ１は、デジタル・アナログ変換回路ＤＡＣ１１、アンプ回路ＡＭＰ１１〜ＡＭＰ１３、エラーアンプ回路ＥＡ１、スイッチ回路ＴＳＷ１１［２］〜ＴＳＷ１１［ｎ］、ＮＭＯＳトランジスタＭＮ１ｃ、およびＰＭＯＳトランジスタＭＰ１ｃ［０］〜ＭＰ１ｃ［ｎ］を備えている。ＤＡＣ１１は、基準電圧ＶＲＥＦを用いて動作する。ＡＭＰ１１，ＥＡ１，ＤＡＣ１１の構成ならびに動作に関しては図２の場合と同様である。ただし、ＤＡＣ１１の入力値は、図２ではＶＩＤコードＶＩＤ１によって定められるが、これは図５におけるレジスタ設定信号ＲＥＧ１１’に対応し、当該信号の値をレジスタ回路ＲＥＧ１１に格納することでＤＡＣ１１から出力される出力電圧設定信号ＶＲ１の大きさが定められる。
【００９０】
当該ＦＢＢＫ１において、ＥＡ１からのエラーアンプ信号ＥＯ１は、外部のフィルタ回路（ループフィルタ）ＦＬＴ１を介して入力エラーアンプ信号ＥＯ＿ＩＮ１として外部端子Ｐ１３ａから入力され、ＡＭＰ１２の（＋）入力ノードに印加される。ＡＭＰ１２の（ー）入力ノードには、外部端子Ｐ１４ａから制御信号ＣＯＲ１が入力される。ＣＯＲ１は、外部端子Ｐ９ａからの出力電圧検出信号ＤＦＯ１の大きさを反映した電圧値を持つ。具体的には、Ｐ１４ａは、Ｐ９ａとの間で外部の抵抗Ｒ１５を介して接続され、更に、接地電源電圧ＧＮＤとの間で外部の抵抗Ｒ１４を介して接続されると共に基準電圧ＶＲＥＦとの間で外部の抵抗Ｒ１３を介して接続される。これによって、ＣＯＲ１の電圧値は、ＤＦＯ１の電圧値を補正した値となる。
【００９１】
ＡＭＰ１３は、（＋）入力ノードにＡＭＰ１２の出力信号が印加され、その出力ノードでＭＮ１ｃのゲートを駆動し、（ー）入力ノードにＭＮ１ｃのソース電圧が負帰還される。また、このＡＭＰ１３の（−）入力ノードは外部端子Ｐ１５ａに接続され、Ｐ１５ａとＧＮＤの間には外部の抵抗Ｒ１２が接続される。このＰ１５ａには、前述した出力電流検出信号ＲＬＬ１が生成される。ＭＰ１ｃ［０］は、ＭＰ１ｃ［１］〜ＭＰ１ｃ［ｎ］との間でそれぞれカレントミラー回路を構成し、各トランジスタサイズは同一値となっている。「ｎ」の値は、１個のチャネルが取り得る最大フェーズ数であり、図５の例ではｎ＝８となる。ＭＰ１ｃ［０］のソース・ドレイン間は、ＭＮ１ｃのソース・ドレイン間と直列接続され、ＭＰ１ｃ［１］〜ＭＰ１ｃ［ｎ］のソース・ドレイン間電流は、共通に外部端子Ｐ１０ａに流れ込む。ただし、ＭＰ１ｃ［２］〜ＭＰ１ｃ［ｎ］のソース・ドレイン間電流は、それぞれ、ＴＳＷ１１［２］〜ＴＳＷ１１［ｎ］がオンに駆動された際にＰ１０ａに流れ込む。
【００９２】
このＴＳＷ１１［２］〜ＴＳＷ１１［ｎ］のオン・オフは、前述したフェーズデコーダ回路ＰＨＤＥＣからの制御信号ＣＮＴ１によって制御される。具体的には、１フェーズ動作の場合にはＴＳＷ１１［２］〜ＴＳＷ１１［ｎ］は全てオフに制御され、２フェーズ動作の場合にはＴＳＷ１１［２］のみがオンに制御され、３フェーズ動作の場合にはＴＳＷ１１［２］とＴＳＷ１１［３］がオンに制御されるという具合に、フェーズ数が増す程Ｐ１０ａに流し込む電流を整数倍で増加させる制御が行われる。これによって、次のような動作が行われる。
【００９３】
まず、前提として、負荷ＬＯＤの出力電流および出力電圧に対して、電流が大きくなるほど電圧を小さくするといったように電流と電圧を反比例で制御する特性を持たせることが求められる場合がある。このような特性はドループ等と呼ばれている。ここで、図１０のＦＢＢＫ１において、エラーアンプ信号ＥＯ１の大きさは、前述したようにピーク電流制御方式を用いているため電流値の大きさに比例することになる。そこで、ＥＯ１が大きくなるほど、出力電圧検出信号ＤＦＯ１の値が低下するようなループ制御を行えば、このドループ機能を実現できることになる。当該ＦＢＢＫ１では、例えば、ＥＯ１の値が増加すると、ＥＯ＿ＩＮ１、ＡＭＰ１２およびＡＭＰ１３を介してＲＬＬ１の電圧値が増加する。この電圧値は、抵抗Ｒ１２で電流に変換され、この電流が前述したカレントミラー回路を介して外部端子Ｐ１０ａに帰還される。Ｐ１０ａとＰ９ａの間には抵抗Ｒ１１が存在するため、カレントミラー回路を介して帰還された電流が増加するほど（すなわち出力電流が増加するほど）、Ｒ１１での電圧降下が増大し、その結果、ＤＦＯ１の電圧値を低下させる（すなわち出力電圧を低下させる）ことになる。これによって、ドループ機能が実現できる。
【００９４】
一方、このドループでは、出力電流と出力電圧の反比例特性の傾きは予め規定されている。ピーク電流制御方式でマルチフェーズ動作を行った場合、ＥＯ１の電圧値を一定とすると、２フェーズ動作時には１フェーズ動作時の２倍の電流が流れ、３フェーズ動作時には１フェーズ動作時の３倍の電流が流れることになる。ここで、ＥＯ１の電圧値を固定化して考えると、１フェーズ動作時に、出力電流Ｉ１に応じて「帰還電流ΔＩ１×抵抗Ｒ１１」だけ出力電圧を低下させたとすると、２フェーズ動作時には、出力電流が「Ｉ１×２」となるため、反比例特性の傾きを維持するために出力電圧も「（ΔＩ１×２）×Ｒ１１」だけ低下させる必要がある。このように、反比例特性の傾きを維持するためには、フェーズ数に応じてカレントミラー回路からの帰還電流を整数倍で増加させる必要があり、これを担うのが前述したスイッチ回路ＴＳＷ１１［２］〜ＴＳＷ１１［ｎ］である。
【００９５】
なお、当該ＦＢＢＫ１において、ＲＬＬ１に関しては、エラーアンプ信号ＥＯ１の電圧値が出力電流に比例した大きさを持つため、それを基にＡＭＰ１２およびＡＭＰ１３を介して得られるＲＬＬ１の電圧値も出力電流に比例した大きさを持つ。ただし、ここでは、ＣＯＲ１が入力されたゲイン１のＡＭＰ１２を介して補正が行われた上でＲＬＬ１の電圧値が生成されている。すなわち、ＥＯ１の電圧値と出力電流の関係には、実際には、オフセット成分が存在しているため、このオフセット成分の除去等をＡＭＰ１２に担わせている。これによって、出力電流がゼロの際には、ＲＬＬ１の電圧値もゼロとなり、以降、出力電流の大きさに比例してＲＬＬ１の電圧値が増加するような特性が得られる。
【００９６】
このＲＬＬ１は、図５、図６等で述べたように、アナログ・デジタル変換回路ＡＤＣ１０でデジタル信号に変換され、プロセッサコアＭＰＵ＿ＣＲによって認識される。ＲＬＬ１には、前述したようにオフセット補正が加えられているため、それをデジタル変換することで、負荷ＬＯＤの正しい電流情報を容易に認識できる。ただし、デジタル変換の対象は、必ずしもＲＬＬ１に限らず、エラーアンプ信号ＥＯ１とすることも可能である。すなわち、ＥＯ１をデジタル変換したのち、ＭＰＵ＿ＣＲが、当該デジタル信号からデジタル処理によってオフセット補正を行うこと等も可能である。
【００９７】
図１０における入力電圧検出回路部ＵＶＬＯＢＫｃでは、コンパレータ回路ＣＭＰ１４によってＡＣＵの電源電圧ＶＣＣが十分な電圧レベルであることが検出される。図１０における入力電圧検出回路部ＵＶＬＯＢＫｐ１では、詳細は後述するが、チャネル１上の各ＰＳＩＰから自身の電源電圧ＶＣＩＮの電圧レベルが十分か否かがエラーアンプ信号ＥＯ１（エラーバスＥＢＳ）を介して通知され、この通知内容がコンパレータ回路ＣＭＰ１５によって判別される。図１０における過電流検出回路部ＯＣＰＢＫ１では、詳細は後述するが、チャネル１上の各ＰＳＩＰから自身に過電流が生じていないかが温度検出信号／過電流検出信号ＴＭＰ１／ＯＣＰ１を介して通知され、この通知内容がコンパレータ回路ＣＭＰ１３によって判別される。
【００９８】
図１０におけるクロック制御回路部ＣＫＣＢＫ２は、前述したＣＫＣＢＫ１（チャネル１用）のチャネル２用に該当するものであり、ＣＫＣＢＫ１と同様な構成を備え、動作な動作を行う。図１０におけるフィードバック回路部ＦＢＢＫ２は、前述したＦＢＢＫ１（チャネル１用）のチャネル２用に該当するものであり、ＦＢＢＫ１と同様な構成を備え、動作な動作を行う。図１０における入力電圧検出回路部ＵＶＬＯＢＫｐ２は、前述したＵＶＬＯＢＫｐ１（チャネル１用）のチャネル２用に該当するものであり、ＵＶＬＯＢＫｐ１と同様な構成を備え、動作な動作を行う。図１０における過電流検出回路部ＯＣＰＢＫ２は、前述したＯＣＰＢＫ１（チャネル１用）のチャネル２用に該当するものであり、ＯＣＰＢＫ１と同様な構成を備え、動作な動作を行う。図１０における過電流判定論理回路ＯＣＰＬＧＣは、ＯＣＰＢＫ１およびＯＣＰＢＫ２からの出力信号に基づいて全体としての過電流の有無を判別する。図１０における入力電圧判定論理回路ＵＶＬＯＬＧＣは、ＵＶＬＯＢＫｃ，ＵＶＬＯＢＫｐ１およびＵＶＬＯＢＫｐ２からの出力信号、ならびにイネーブル信号ＥＮＢＬに基づいて各ユニットの電源電圧レベルの状態を全体として判別する。図１０における異常判定論理回路ＦＤＥＴＬＧＣは、ＵＶＬＯＬＧＣやＯＣＰＬＧＣの判別結果等に基づいて外部端子Ｐ１７ａｂに異常検出信号ＦＡＵＬＴを出力する。
【００９９】
<<ＰＷＭ搭載型駆動ユニットの詳細>>
図１１は、図１の電源装置において、そのＰＷＭ搭載型駆動ユニットＰＳＩＰの詳細な構成例を示すブロック図である。図１１に示すＰＷＭ搭載型駆動ユニットＰＳＩＰは、大別すると、ハイサイドのトランジスタ（パワートランジスタ）ＱＨ，ＱＨ’と、ロウサイドのトランジスタ（パワートランジスタ）ＱＬと、これら以外の回路群となり、各トランジスタを制御する各種制御回路から構成される。ＱＨ，ＱＨ’，ＱＬは、例えばｎチャネル型ＭＯＳＦＥＴである。ＱＨ，ＱＨ’は、ハイサイド用の半導体チップＨＳＣＰ内に形成され、ＱＬは、ロウサイド用の半導体チップＬＳＣＰ内に形成され、それ以外の各種制御回路は、制御用の半導体チップＣＴＬＣＰ内に形成される。これらの各半導体チップは、後述するように、例えば１個の半導体パッケージに搭載される。ＱＨのソース・ドレイン間にはダイオードＤ１が形成され、ＱＬのソース・ドレイン間にはショットキーダイオードＳＢＤ１が形成される。このＳＢＤ１により、特にＱＨをオフした後にＱＬをオンするまでのデットタイムの間、ＱＬ側の電流経路に伴う電圧降下を低減することができる。
【０１００】
ＱＨは、ゲートがドライバ回路ＤＲＶｈによって駆動され、ドレインが、入力電源電圧ＶＩＮが供給される外部端子Ｐ８に接続され、ソースが、スイッチ信号ＳＷの出力端子となる外部端子Ｐ７に接続される。ＱＬは、ゲートがドライバ回路ＤＲＶｌによって駆動され、ドレインがＰ７（ＳＷ）に接続され、ソースが、接地電源電圧ＰＧＮＤが供給される外部端子Ｐ１６に接続される。このＰ１６（ＰＧＮＤ）は、ＱＨ，ＱＬ専用の端子となっており、その他の各種制御回路等にスイッチングノイズを与えないように、各種制御回路等の接地電源電圧ＳＧＮＤとは分離して設けられる。また、ＱＨ’は、ゲートがＤＲＶｈによって駆動され、ドレインがＰ８（ＶＩＮ）に接続され、ソースがトランジスタ（ＰＭＯＳトランジスタ）Ｑ１のソースに接続される。ＱＨ’は、ＨＳＣＰ内でＱＨとカレントミラー回路を構成するように形成され、例えば、ＱＨの１／１８５００のサイズを備えている。
【０１０１】
ＱＨのソース（ＳＷ）とＱＨ’のソースは、アンプ回路ＡＭＰ４０の２個の入力ノードにそれぞれ接続される。そして、ＡＭＰ４０の出力ノードによってトランジスタＱ１のゲートが駆動される。ＱＨ’は、ＱＨに流れる電流Ｉｄｈを検出するための素子である。ＱＨ’には、ＱＨ’とＱＨのソース電圧が等しい場合に、前述したカレントミラー構成によって、Ｉｄｈ／１８５００の電流が流れる。そこで、このＱＨ’とＱＨのソース電圧を等しくし、ＱＨの電流を高精度に検出するため、ＡＭＰ４０ならびにＱ１が設けられている。また、Ｑ１のソースにはバイアス電流源ＩＢ２が接続されている。このＩＢ２は、ＱＨの電流ＩＬが殆どゼロの場合にもＱＨとＱＨ’のソース電圧を等しく制御できるように設けられる。
【０１０２】
トランジスタＱＨ’によって検出された電流は、トランジスタＱ１を介してブランキング回路ＢＫに入力される。ＢＫは、ＱＨおよびＱＬのスイッチング期間をマスク期間（例えば数十ｎｓ）とし、この期間を除いて、ＱＨ’による電流検出信号ＣＳを外部端子Ｐ３８に供給する。Ｐ３８（ＣＳ）には、電流・電圧変換用の外部抵抗Ｒｃｓが接続され、これによってＣＳが電圧に変換される。なお、Ｐ３８（ＣＳ）には安定化を図るためのバイアス電流源ＩＢ１が接続されている。
【０１０３】
ドライバ回路ＤＲＶｈは、制御論理回路ＬＧＣからの制御に基づいてＱＨ，ＱＨ’を駆動し、ドライバ回路ＤＲＶｌは、ＬＧＣからアンド演算回路ＡＤ４１を介した制御に基づいてトランジスタＱＬを駆動する。外部端子Ｐ４から供給された電源電圧ＶＣＩＮ（例えば５Ｖ等）は、入力電圧検出回路ＵＶＬＯＣならびに基準電圧生成回路ＶＲＥＦＧｐに供給される。ＶＲＥＦＧｐは、所定の基準電圧を生成し、ＵＶＬＯＣならびに基準電流生成回路ＩＲＥＦＧに供給する。ＩＲＥＦＧは、この基準電圧ならびに外部端子Ｐ２に接続された外部抵抗Ｒｉｒを用いて基準電流ＩＲＥＦを生成する。なお、ＩＲＥＦＧは、スリープ信号ＳＬＰが活性状態の際には電流生成動作を停止する。ＵＶＬＯＣは、ＶＣＩＮが所定電圧（例えば４Ｖ等）以上であることを検出し、その場合に入力電圧検出信号ＵＶＬＯを活性化する。Ｐ４（ＶＣＩＮ）には、電圧安定化用のコンデンサＣ４１が接続される。
【０１０４】
外部端子Ｐ６には、昇圧電圧ＢＯＯＴが生成され、これがドライバ回路ＤＲＶｈの電源電圧として供給される。Ｐ６（ＢＯＯＴ）は、外部端子Ｐ４（ＶＣＩＮ）との間で電流方向の制御ならびに電流経路の遮断が可能な電源スイッチＰＳＷを介して接続されると共に、外部端子Ｐ７（ＳＷ）との間で昇圧用外部コンデンサＣｂおよび外部抵抗Ｒｂを介して接続される。トランジスタＱＨがオフの際、このＣｂには、ＶＣＩＮがＰＳＷおよびＰ６（ＢＯＯＴ）を介して印加される。その後、ＱＨがオンとなった際には、ＳＷに伝達されたＶＩＮをこのＣｂによって昇圧してＤＲＶｈに供給する。これによって、ＤＲＶｈはＱＨのしきい値以上の電圧を発生することができる。
【０１０５】
制御論理回路ＬＧＣは、スリープ信号ＳＬＰ、入力電圧検出信号ＵＶＬＯ、ＰＷＭ信号（パルス幅変調信号ＰＷＭ）、過電圧検出信号ＯＶＰ、過電流検出信号ＯＣＰ、電流連続モード信号ＣＣＭ、ならびにモード設定信号ＳＭＯＤを受けて動作を行う。ＳＬＰは３値情報検出回路ＴＳＤＥＴ１から生成され、ＵＶＬＯは入力電圧検出回路ＵＶＬＯＣから生成される。ＰＷＭ信号（ＰＷＭ）はＰＷＭ制御回路ＰＷＭ＿ＣＴＬから生成され、ＯＣＰはコンパレータ回路ＣＭＰ４０から生成される。ＣＣＭ、ＯＶＰおよびＳＭＯＤは、３値情報検出回路ＴＳＤＥＴ２から生成される。ＣＭＰ４０は、外部端子Ｐ３８（ＣＳ）の電圧を比較電圧ＶＣ１と比較し、その比較結果によって、ＣＳの電圧が過剰な場合（すなわちトランジスタＱＨに過剰な電流が流れている場合）に、ＯＣＰを活性化する。
【０１０６】
ＬＧＣは、ＵＶＬＯが活性化され、ＳＬＰ、ＯＶＰおよびＯＣＰが共に非活性化されている場合にＰＷＭ信号（ＰＷＭ）を用いてドライバ回路ＤＲＶｈ，ＤＲＶｌを制御する。一方、ＵＶＬＯが非活性化されている場合か、ＳＬＰまたはＯＣＰが活性化されている場合は、ＱＨ，ＱＬを共にオフに制御し、ＯＶＰが活性化されている場合は、ＱＨをオフに、ＱＬをオンに制御する。ここで、ＵＶＬＯが活性状態の場合とは、ＶＣＩＮが十分な電圧レベルであることを意味し、ＳＬＰが活性状態の場合とは、外部（電源制御ユニットＰＣＴＬＩＣ１）からスリープ命令（省電力モードへの移行命令）が発行されていることを意味する。また、ＯＣＰが活性状態の場合とは、ＱＨに過剰な電流が流れていることを意味し、ＯＶＰが活性状態の場合とは、出力電源ノードＶＯに過剰な電圧が生成されていることを意味する。
【０１０７】
外部端子Ｐ４０には、クロック信号ＣＬＫが入力される。ＣＬＫは、図２で述べたように３値情報検出回路ＴＳＤＥＴ１に入力され、ＴＳＤＥＴ１が、スリープ信号ＳＬＰの活性化・非活性化の制御と、内部クロック信号ＣＬＫｉの生成を行う。また、外部端子Ｐ１（ＭＯＤＥ）には、図１０で述べたＡＣＵからのモード信号ＭＯＤＥ（ＭＯＤＥ１，ＭＯＤＥ２）が入力される。ＭＯＤＥには、図１０で述べたように電流連続モード（ＣＣＭ）か、軽負荷モード（ＳＭＯＤ）か、過電圧状態（ＯＶＰ）であるかの情報が３値として含まれている。このＭＯＤＥは、３値情報検出回路ＴＳＤＥＴ２に入力され、ＴＳＤＥＴ２によって、この３値の切り分けが行われる。
【０１０８】
ＰＷＭ制御回路ＰＷＭ＿ＣＴＬは、抵抗Ｒ１，Ｒ２と、コンパレータ回路ＣＭＰｐと、フリップフロップ回路ＦＦｐと、スイッチ回路ＴＳＷ４０，ＴＳＷ４１を備えている。Ｒ１は外部端子Ｐ３９とＣＭＰｐの一方の（−）入力ノードの間に挿入され、Ｒ２はＣＭＰｐの一方の（−）入力ノードとＧＮＤの間に挿入される。Ｒ１，Ｒ２は、Ｐ３９から入力されたエラーアンプ信号ＥＯを分圧した電圧をＣＭＰｐの一方の（−）入力ノードに印加する。ＣＭＰｐの（＋）入力ノードには、Ｐ３８から得られた電流検出信号ＣＳにオフセット電圧（ここでは０．１Ｖ）を付加した信号が印加される。ＣＭＰｐの他方の（−）入力ノードには、ソフトスタート制御回路ＳＳＢＫによって制御されるソフトスタート制御信号ＳＳが印加される。
【０１０９】
また、ＴＳＷ４０は、Ｒ１とＣＭＰｐの一方の（−）入力ノードの間に挿入され、スリープ信号ＳＬＰが活性状態の場合（すなわち省電力モードへの移行命令が発行された場合）にはオフに駆動される。この場合、ＣＭＰｐの一方の（−）入力ノードはＧＮＤレベルとなる。なお、ＣＭＰｐはＳＬＰが活性状態の場合には、比較動作を停止する。ＴＳＷ４１は、Ｐ３９とＧＮＤの間に挿入され、ＵＶＬＯが非活性状態の場合（すなわちＶＣＩＮの電圧レベルが不十分な場合）にオンに駆動される。Ｐ３９には図２等に示したようにエラーバスＥＢＳが接続されるが、通常時、このＥＢＳの最低電圧レベルは、図２のＡＣＵにおけるエラーアンプ回路ＥＡ１の特性に伴い０Ｖよりも若干高い電圧レベルとなる。したがって、ＴＳＷ４１のオンに伴いＥＢＳの電圧レベルがＧＮＤレベルに固定された場合い、当該ＥＢＳに接続されるいずれかのＰＳＩＰにおいてＵＶＬＯの非活性状態が生じたことになる。図１０で説明した入力電圧検出回路部ＵＶＬＯＢＫｐ１（ＵＶＬＯＢＫｐ２）は、この方式によってＰＳＩＰにおけるＵＶＬＯの状態を検出する。フリップフロップ回路ＦＦｐは、ＣＭＰｐの出力に応じてセット動作を行い、ＣＬＫｉに応じてリセット動作を行う。そして、ＦＦｐからの反転出力信号（／Ｑ）がＰＷＭ信号（ＰＷＭ）として制御論理回路ＬＧＣに出力される。
【０１１０】
ソフトスタート制御回路ＳＳＢＫは、コンパレータ回路ＣＭＰ４２、スイッチ回路ＴＳＷ４２、バイアス電流源ＩＢ３、およびオア演算回路ＯＲ４０を備えている。ＴＳＷ４２は、ソフトスタート制御信号ＳＳが生成される外部端子Ｐ３とＧＮＤの間に接続される。ＩＢ３は、Ｐ３にバイアス電流を供給する。ＣＭＰ４２は、Ｐ３の電圧レベルが比較電圧ＶＣ２を超えた際にソフトスタート判別信号ＳＳ＿Ｌを活性状態に駆動する。ＯＲ４０は、ＵＶＬＯ，ＳＬＰ，ＯＣＰ，ＯＶＰを入力としてオア演算を行い、その演算結果によってＴＳＷ４２のオン・オフを制御する。なお、Ｐ３には外部容量Ｃ４０が接続される。
【０１１１】
ＳＳは、ＵＶＬＯ，ＳＬＰ，ＯＣＰ，ＯＶＰのいずれか一つが活性状態の場合にはＴＳＷ４２を介してＧＮＤレベルに固定されるが、全てが非活性状態となった場合（すなわち正常な動作モードに復帰した場合）にはＩＢ３とＣ４０によって電圧が徐々に上昇していく信号となる。例えば、マルチフェーズ動作の過程で、ＳＬＰによって一部のフェーズが停止され、その後、復帰した場合、この復帰の時点でＰ３９からのエラーアンプ信号ＥＯの電圧が高くなっていることがある。この場合、ＱＨのオンデューティが最大になり得るため、このような事態を防止するためＳＳＢＫを用いたソフトスタートによってＱＨのオンデューティを徐々に広げていくような復帰動作を行う。なお、ＳＳ＿Ｌの活性状態は、ソフトスタートを介して正常に復帰動作が行われたことを意味する。
【０１１２】
温度検出回路ＴＭＰ＿ＤＥＴは、アンプ回路ＡＭＰ４１、コンパレータ回路ＣＭＰ４１、ダイオードＤ２、スイッチ回路ＴＳＷ４３、バイアス電流源ＩＢ４、ならびに温度検出用のダイオード群Ｄ３ｇを備えている。Ｄ３ｇにはＩＢ４によってバイアス電流が供給される。ＡＭＰ４１の（＋）入力ノードは、Ｄ３ｇのアノードに接続され、ＡＭＰ４１の（ー）入力ノードはＤ２のアノードならびに外部端子Ｐ３６に接続され、ＡＭＰ４１の出力ノードはＤ２のカソードに接続される。外部端子Ｐ３６には、温度検出信号／過電流検出信号（ＴＭＰ／ＯＣＰ）が生成される。
【０１１３】
ここでダイオード（Ｄ３ｇ）は、負の温度特性を持つため、温度が上昇するほどＡＭＰ４１の（＋）入力ノードの電圧が低下することになり、ＡＭＰ４１の負帰還構成に伴い、Ｐ３６の電圧も低下することになる。ここで、Ｐ３６は、図示はしないが、同一チャネル上の他のＰＳＩＰにおけるＰ３６とバス接続される。したがって、ダイオードＤ２に伴い、当該バスの電圧は、各ＰＳＩＰ内のＴＭＰ＿ＤＥＴが生成した最低電圧（すなわち最も高温を検出したＰＳＩＰ内のＴＭＰ＿ＤＥＴが生成した電圧）となる。ただし、当該電圧は、Ｄ２の順方向電圧以内の範囲には低下しない。ＴＳＷ４３は、Ｐ３６とＧＮＤの間に接続され、過電流検出信号ＯＣＰが活性化された際にオンに制御される。したがって、Ｐ３６に接続されたバスの電圧がＧＮＤレベルとなった際には、当該バス上のいずれかのＰＳＩＰにおいて過電流が生じたことを意味する。
【０１１４】
外部端子Ｐ３６で生成されたＴＭＰ／ＯＣＰは、図５に示したようにロウパスフィルタ回路を介してＭＣＵに伝送され、そこからＡＣＵにも伝送される。図５および図６に示したＭＣＵは、当該バスの電圧値（ＴＭＰの電圧値）によって当該バス上の各ＰＳＩＰにおける最高温度を認識し、図１０に示したＡＣＵにおける過電流検出回路部ＯＣＰＢＫ（ＯＣＰＢＫ１，ＯＣＰＢＫ２）は、当該バスのＧＮＤレベルを判別することでＯＣＰを検出する。また、ＣＭＰ４１は、Ｐ３６の電圧が所定の比較電圧ＶＣ３よりも大きい場合に温度判別信号ＴＭＰ＿Ｌを活性状態に駆動する。ＴＭＰ＿Ｌの活性状態は、当該バス上のＰＳＩＰにおいて、過度な温度上昇が生じていないことを意味する。なお、ＡＭＰ４１は、スリープ信号ＳＬＰが活性化された際には動作を停止する。
【０１１５】
また、図１１において、逆電流検出回路ＲＩＤＥＴは、モード設定信号ＳＭＯＤが活性状態（すなわち軽負荷モード）の場合に動作が有効となる。この場合、ＲＩＤＥＴは、例えば、Ｐ７（ＳＷ）側からＰ１６（ＰＧＮＤ）側に向かう電流を検出した際には、逆流検出信号ＲＩを出力する。また、アンド演算回路ＡＤ４０は、前述した温度判別信号ＴＭＰ＿Ｌとソフトスタート判別信号ＳＳ＿Ｌを入力としてアンド演算を行う。ＡＤ４０の出力は、アンド演算回路ＡＤ４１における２入力の一方に入力される。ＡＤ４１における２入力の他方は、前述したようにＬＧＣに接続され、ＡＤ４１の出力によってＤＲＶｌが制御される。
【０１１６】
<<ＰＷＭ搭載型駆動ユニットのパッケージ構成>>
図１２は、図１１のＰＷＭ搭載型駆動ユニットＰＳＩＰにおける模式的な外形例を示す平面図である。図１２に示すＰＳＩＰは、例えば４０本の外部端子を持ち、内部に３個のダイパッドを備えている。第１ダイパッドには、前述したハイサイドの半導体チップＨＳＣＰが搭載され、第２ダイパッドには、前述したロウサイドの半導体チップＬＳＣＰが搭載され、第３ダイパッドには、前述した各種制御回路が形成される半導体チップＣＴＬＣＰが搭載される。また、４０本の外部端子は、前述したＣＬＫ用（１本）、ＥＯ用（１本）、ＣＳ用（１本）、ＳＧＮＤ用（２本）、ＴＭＰ／ＯＣＰ用（１本）、ＳＷ用（９本）、ＰＧＮＤ用（１３本）、ＶＩＮ用（７本）、ＢＯＯＴ用（１本）、ＶＣＩＮ用（１本）、ＳＳ用（１本）、ＩＲＥＦ用（１本）、ＭＯＤＥ用（１本）から構成される。
【０１１７】
ＨＳＣＰおよびＬＳＣＰは、ここでは、裏面をドレインとする縦構造のＭＯＳＦＥＴからなる。したがってＨＳＣＰ用の第１ダイパッドはＶＩＮに接続され、ＬＳＣＰ用の第２ダイパッドはＳＷに接続される。また、ＣＴＬＣＰ用の第３ダイパッドは、ＳＧＮＤに接続される。なお、チップサイズは、ＨＳＣＰよりもＬＳＣＰの方が２倍程度大きいが、これは、例えば１２ＶのＶＩＮを１．０Ｖの出力電源電圧に変換するような場合には、ＱＨをオンする時間よりもＱＬをオンする時間の方が１０倍程度長くなるためである。すなわち、ＬＳＣＰの面積を大きくすることで、オン抵抗を下げ、電源装置の電力変換効率を高めるためである。
【０１１８】
図１２のＰＳＩＰは、例えばＱＦＮ（Quad Flat Non-leaded package）型の面実装型の半導体パッケージ（封止体）となっている。図１２では省略しているが、実際には、ＨＳＣＰの表面には、ソース電極（ＳＷ用）やゲート電極（ＤＲＶｈ用）が存在し、これらが外部端子、第２ダイパッド（ＳＷ用）、ならびにＣＴＬＣＰ（ＤＲＶｈの出力電極を持つ）との間でボンディングワイヤや金属板等を介して適宜接続されている。同様に、ＬＳＣＰの表面には、ソース電極（ＰＧＮＤ用）やゲート電極（ＤＲＶｌ用）が存在し、これらが外部端子ならびにＣＴＬＣＰ（ＤＲＶｌの出力電極を持つ）との間でボンディングワイヤや金属板等を介して適宜接続されている。更に、ＣＴＬＣＰの表面には、各種制御信号用の電極が存在し、これらが外部端子との間でボンディングワイヤ等を介して適宜接続されている。そして、半導体パッケージの表面には、このボンディングワイヤ等の各種接続配線ならびに各半導体チップを覆うように、例えばエポキシ系の樹脂等が備わっている。一方、半導体パッケージの裏面では、第１〜第３ダイパッドが半導体パッケージ（樹脂等）から露出しており、当該半導体パッケージをＰＣＢ上に実装した際に、第１〜第３ダイパッドをそのまま電極として使用できる形態となっている。
【０１１９】
このように複数の半導体チップを１つの半導体パッケージに集約（パッケージング）することで、電源装置の小型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。また、第１〜第３ダイパッドの裏面を半導体パッケージの裏面から電極として露出させることで、電極の低抵抗化（すなわち電力変換効率の向上）や放熱性の向上が図れる。
【０１２０】
<<ＰＷＭ搭載型駆動ユニットのデバイス構造>>
図１３は、図１１および図１２において、ハイサイドのトランジスタが形成された半導体チップＨＳＣＰのデバイス構造例を示す断面図である。ここでは、ハイサイドのトランジスタ（パワートランジスタ）ＱＨ，ＱＨ’を例とするが、ロウサイドのトランジスタＱＬも同様の構造となる。トランジスタＱＨ，ＱＨ’は、ｎ＋型の単結晶シリコンなどからなる基板本体２１ａとｎ−型のシリコン単結晶からなるエピタキシャル層２１ｂとを有した半導体基板２１の主面に形成される。このエピタキシャル層２１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２２が形成されている。
【０１２１】
このフィールド絶縁膜２２とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域に、ＱＨ，ＱＨ’を構成する複数の単位トランジスタセルが形成されている。ＱＨは、これら複数の単位トランジスタセルが並列に接続されることで形成される。一方、ＱＨ’は、例えば、この並列に接続される単位トランジスタセルの個数をＱＨの１／１８５００等とすることで形成される。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のＭＯＳトランジスタで形成されている。基板本体２１ａおよびエピタキシャル層２１ｂは、前述した単位トランジスタセルのドレイン領域としての機能を有している。半導体基板２１の裏面には、ドレイン電極用の裏面電極ＢＥが形成されている。この裏面電極ＢＥは、例えば半導体基板２１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。図１２に示したＰＳＩＰにおいては、この裏面電極ＢＥは、接着層を介して第１ダイパッドに接合されて電気的に接続される。
【０１２２】
また、エピタキシャル層２１ｂ中に形成されたｐ型の半導体領域２３は、前述した単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域２３の上部に形成されたｎ＋型の半導体領域２４は、単位トランジスタセルのソース領域としての機能を有している。また、半導体基板２１には、その主面から半導体基板２１の厚さ方向に延びる溝２５が形成されている。溝２５は、ｎ＋型の半導体領域２４の上面からｎ＋型の半導体領域２４およびｐ型の半導体領域２３を貫通し、その下層のエピタキシャル層２１ｂ中で終端するように形成されている。この溝２５の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜２６が形成されている。
【０１２３】
溝２５内には、ゲート絶縁膜２６を介してゲート電極２７が埋め込まれている。ゲート電極２７は、例えばｎ型不純物が添加された多結晶シリコン膜からなる。ゲート電極２７は、前述した単位トランジスタセルのゲート電極としての機能を有している。また、フィールド絶縁膜２２上の一部にも、ゲート電極２７と同一層の導電性膜からなるゲート引き出し用の配線部２７ａが形成されており、ゲート電極２７とゲート引き出し用の配線部２７ａとは、一体的に形成されて互いに電気的に接続されている。なお、図１３の断面図には示されない領域において、ゲート電極２７とゲート引き出し用の配線部２７ａとは一体的に接続されている。ゲート引き出し用の配線部２７ａは、それを覆う絶縁膜２８に形成されたコンタクトホール２９ａを通じてゲート配線３０Ｇと電気的に接続されている。
【０１２４】
一方、ソース配線３０Ｓは、絶縁膜２８に形成されたコンタクトホール２９ｂを通じてソース用のｎ＋型の半導体領域２４と電気的に接続されている。また、ソース配線３０Ｓは、ｐ型の半導体領域２３の上部であってｎ＋型の半導体領域２４の隣接間に形成されたｐ＋型の半導体領域３１に電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域２３と電気的に接続されている。ゲート配線３０Ｇおよびソース配線３０Ｓは、コンタクトホール２９ａ，２９ｂが形成された絶縁膜２８上にコンタクトホール２９ａ，２９ｂを埋めるように金属膜（例えばアルミニウム膜）を形成し、この金属膜をパターニングすることにより形成することができる。
【０１２５】
ゲート配線３０Ｇおよびソース配線３０Ｓは、ポリイミド樹脂などからなる保護膜（絶縁膜）３２により覆われている。この保護膜３２は、半導体チップＨＳＣＰの最上層の膜（絶縁膜）である。保護膜３２の一部には、その下層のゲート配線３０Ｇやソース配線３０Ｓの一部が露出されるような開口部３３が形成されており、この開口部３３から露出するゲート配線３０Ｇ部分が前述したゲート電極であり、開口部３３から露出するソース配線３０Ｓ部分が前述したソース電極である。このようにソース電極は、最上層では保護膜３２によって分離されているが、ソース配線３０Ｓを通じて互いに電気的に接続されている。
【０１２６】
ゲート電極およびソース電極の表面には（すなわち開口部３３の底部で露出するゲート配線３０Ｇ部分およびソース配線３０Ｓ部分上には）、メッキ法などで金属層３４が形成されている。金属層３４は、ゲート配線３０Ｇやソース配線３０Ｓ上に形成された金属層３４ａと、その上に形成された金属層３４ｂとの積層膜によって形成されている。下層の金属層３４ａは、例えばニッケル（Ｎｉ）からなり、主として下地のゲート配線３０Ｇやソース配線３０Ｓのアルミニウムの酸化を抑制または防止する機能を有している。また、その上層の金属層３４ｂは、例えば金（Ａｕ）からなり、主として下地の金属層３４ａのニッケルの酸化を抑制または防止する機能を有している。
【０１２７】
このようなハイサイドのトランジスタＱＨ，ＱＨ’における単位トランジスタセルの動作電流は、ドレイン用のエピタキシャル層２１ｂとソース用のｎ＋型の半導体領域２４との間をゲート電極２７の側面（すなわち、溝２５の側面）に沿って基板２１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＨＳＣＰの厚さ方向に沿って形成される。このように、半導体チップＨＳＣＰは、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）が形成された半導体チップである。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（基板２１）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。
【０１２８】
以上、本実施の形態１の電源装置を用いることで、代表的には、電源装置の小型化が実現可能になる。また、電源制御ユニットＰＣＴＬＩＣ１のプログラムによって電源装置の仕様に柔軟性を持たせることが可能となる。なお、ここでは、１個の半導体パッケージ内に１個（１フェーズ分）のＰＷＭ搭載型駆動ユニットＰＳＩＰを搭載したが、場合によっては１個の半導体パッケージ内に２個（２フェーズ分）のＰＳＩＰを搭載するようなことも可能である。また、図５等の電源制御ユニットでは、１個の半導体チップ上に２系統（２チャネル）の制御機構を備えたが、これを１系統（１チャネル）とすることや、あるいは３系統（３チャネル）以上とすることも可能である。例えば１個の負荷ＬＯＤで３チャネルが必要とされる場合には、１個の半導体チップ上に３系統（３チャネル）の制御機構を備えることが望ましく、これによって部品数を削減し、ＰＣＢ上の実装面積の低減（すなわち電源装置の小型化）が図れる。また、ＰＣＢ上で負荷ＬＯＤの近辺に電源制御ユニットを実装できる限り、例えば、１個の電源制御ユニットでの各チャネルをそれぞれ異なる負荷ＬＯＤに割り当てるようなことも可能である。
【０１２９】
（実施の形態２）
本実施の形態２では、前述した実施の形態１と異なり、電源制御ユニットをマイクロコントローラユニットＭＣＵとメモリユニットＭＥＭＵのみで構成した電源装置について説明する。
【０１３０】
<<電源装置Ｂの全体概略構成>>
図１４は、本発明の実施の形態２による電源装置において、その概略構成例を示すブロック図である。ここでは、図１４の電源装置と図１の電源装置の相違点に着目して説明を行う。第１の相違点は、図１４の電源制御ユニットＰＣＴＬＩＣ２がマイクロコントローラユニットＭＣＵとメモリユニットＭＥＭＵのみで構成された点にある。第２の相違点は、チャネル１上の１フェーズ目のＰＷＭ搭載型駆動ユニットＰＳＩＰＭ１１が２〜４フェーズ目のＰＷＭ搭載型駆動ユニットＰＳＩＰ１２〜ＰＳＩＰ１４とは内部構成例が異なり、チャネル２上の１フェーズ目のＰＷＭ搭載型駆動ユニットＰＳＩＰＭ２１もＰＳＩＰＭ１１と同様の内部構成例を備える点にある。
【０１３１】
第３の相違点は、ＰＣＴＬＩＣ２からＰＳＩＰＭ１１に向けてＭＣＵからのクロック信号ＣＬＫ１１が供給され、ＰＣＴＬＩＣ２からＰＳＩＰＭ２１に向けてＭＣＵからのクロック信号ＣＬＫ２１が供給される点にある。第４の相違点は、第１および第２の相違点に伴い、ＰＳＩＰＭ１１が出力電源ノードＶＯ１のフィードバックを受けてエラーアンプ信号ＥＯ１を生成すると共にＰＳＩＰ１２〜ＰＳＩＰ１４に供給し、また、ＰＳＩＰＭ２１が出力電源ノードＶＯ２のフィードバックを受けて動作する点にある。第５の相違点は、第４の相違点に伴い、ＰＣＴＬＩＣ２からＰＳＩＰＭ１１に向けてＶＩＤコード（ＶＩＤ１）が送信され、ＰＣＴＬＩＣ２からＰＳＩＰＭ２１に向けてＶＩＤコード（ＶＩＤ２）が送信される点にある。
【０１３２】
<<電源装置Ｂの主要部の構成>>
図１５ は、図１４の電源装置において、その電源生成動作に関連する主要部の構成例を示す回路ブロック図である。図１５には、図１４におけるＰＳＩＰＭ１１とＰＳＩＰ１２が抽出して示されている。図１５において、ＰＳＩＰ１２の内部回路構成は、前述した図２のＰＳＩＰ１２の内部回路構成（ＰＳＩＰ１１と同様）と同様である。ＰＳＩＰＭ１１は、図２のＰＳＩＰ１１と同様に、トランジスタＱＨ［１］，ＱＬ［１］、ドライバ回路ＤＲＶｈ［１］，ＤＲＶｌ［１］、制御論理回路ＬＧＣ［１］、ＰＷＭ制御回路ＰＷＭ＿ＣＴＬ［１］、活性電流検出回路ＡＣＳ［１］、逆電流検出回路ＲＩＤＥＴ［１］、および３値情報検出回路ＴＳＤＥＴ１［１］を備えている。ＰＳＩＰＭ１１は、これらに加えて更に、クロック制御回路部ＣＫＣＢＫＭ１とフィードバック回路部ＦＢＢＫＭ１を備えた点が図２のＰＳＩＰ１１とは異なっている。
【０１３３】
ＣＫＣＢＫＭ１は、コンパレータ回路ＣＭＰ１１、アンド演算回路ＡＤ１１，ＡＤ１２、ワンショットパルス生成回路ＯＳＰＧｍ１、オア演算回路ＯＲ１１を備え、図２のＡＣＵ内に含まれるクロック制御回路部ＣＫＣＢＫＰ１からスイッチ回路ＴＳＷ１２ならびにデジタル・アナログ変換回路ＤＡＣ１２を削除したような構成となっている。ＡＤ１１は、２入力の一方に３値情報検出回路ＴＳＤＥＴ１［１］からのクロック信号ＣＬＫｉ［１］が入力され、２入力の他方に外部端子を介してモード設定信号ＳＭＯＤ１の反転信号が入力される。ＣＭＰ１１は、（ー）入力ノードに外部端子を介して設定電圧ＶＳ１が入力され、（＋）入力ノードに、後述するＦＢＢＫＭ１によって生成されたエラーアンプ信号ＥＯ１が入力される。ＡＤ１２は、２入力の一方にＳＭＯＤ１が入力され、２入力の他方にＣＭＰ１１の出力信号が入力される。ＣＫＣＢＫＭ１は、このような入力を受けて、図２のＣＫＣＢＫＰ１と同様な動作を行い、ＳＭＯＤ１が‘Ｌ’レベル時には、ＣＬＫｉ［１］をＰＷＭ＿ＣＴＬ［１］に供給し、ＳＭＯＤ１が‘Ｈ’レベル時には、前述した軽負荷モード時のクロック信号を生成し、ＰＷＭ＿ＣＴＬ［１］に供給する。なお、スリープモードに移行する際には、外部端子からハイインピーダンス状態のクロック信号ＣＬＫ１１が入力され、ＴＳＤＥＴ１［１］がこのハイインピーダンス状態を検出してスリープ信号ＳＬＰ［１］を生成する。
【０１３４】
ＦＢＢＫＭ１は、アンプ回路ＡＭＰ１１、エラーアンプ回路ＥＡ１、デジタル・アナログ変換回路ＤＡＣ１１、シリアル・パラレル変換回路ＳＰＣを備え、図２のＡＣＵ内に含まれるフィードバック回路部ＦＢＢＫＰ１にＳＰＣを追加したような構成となっている。ＡＭＰ１１は、外部端子から正極側出力電圧検出信号ＶＳＥＮｐ１および負極側出力電圧検出信号ＶＳＥＮｎ１を受ける。ＳＰＣは、外部端子からＶＩＤコード（ＶＩＤ１）をシリアル信号で受け、それをパラレル信号に変換してＤＡＣ１１に出力する。ＦＢＢＫＭ１は、このような入力を受けて、図２のＦＢＢＫＰ１と同様な動作を行い、ＥＡ１からエラーアンプ信号ＥＯ１を生成する。このＥＯ１は、ＰＷＭ＿ＣＴＬ［１］や前述したＣＭＰ１１に出力されると共に外部端子を介して出力され、それが、ＰＳＩＰ１２の外部端子を介してＰＳＩＰ１２のＰＷＭ制御回路ＰＷＭ＿ＣＴＬ［２］に入力される。
【０１３５】
以上のように、本実施の形態２の電源装置を用いると、実施の形態１の場合と同様に、クロック信号のスイッチング周波数や位相差をプログラム的に自由に設定できるため、電源装置の仕様に柔軟性を持たせることが可能となる。また、電源制御ユニットとＰＷＭ搭載型駆動ユニット間の配線本数を少なくできることから、電源装置の小型化も実現できる。更に、電源制御ユニットＰＣＴＬＩＣ２として、一般的なマイコンを使用できるため、場合によってはコストの低減等が実現可能となる。ただし、本実施の形態２の電源装置は、本実施の形態１の電源装置と比較して、電源制御ユニットが負荷ＬＯＤの電圧情報や電流情報を認識し難いため、例えば、当該情報の外部への通知や、フェーズ数の自動切り替えなどといった高機能化が図り難い。この観点では、実施の形態１の電源装置の方が望ましい。
【０１３６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【０１３７】
２１  半導体基板
２２  フィールド絶縁膜
２３，２４，３１  半導体領域
２５  溝
２６  ゲート絶縁膜
２７  ゲート電極
２８  絶縁膜
２９  コンタクトホール
３０Ｇ  ゲート配線
３０Ｓ  ソース配線
３２  保護膜
３３  開口部
３４  金属層
９  メッキ層
ＡＣＳ  活性電流検出回路
ＡＣＵ  アナログコントローラユニット
ＡＣＵ＿ＩＦ  ＡＣＵインタフェース回路
ＡＤ  アンド演算回路
ＡＤＣ  アナログ・デジタル変換回路
ＡＭＰ  アンプ回路
ＢＫ  ブランキング回路
Ｃ  容量
ＣＫＣＢＫ，ＣＫＣＢＫＰ，ＣＫＣＢＫＭ  クロック制御回路部
ＣＭＰ  コンパレータ回路
ＣＳＩＯ  同期シリアルインタフェース回路
ＣＵＮＴ  カウンタ回路
Ｄ  ダイオード
ＤＡＣ  デジタル・アナログ変換回路
ＤＢＧＣＴＬ  デバッグコントローラ部
ＤＣＭＰ  デジタルコンパレータ回路
ＤＲＶ  ドライバ回路
ＥＡ  エラーアンプ回路
ＥＢＳ  エラーバス
Ｆ＿ＢＵＳ  フロントバス
Ｆ＿ＢＵＳ＿ＩＦ  フロントバスインタフェース部
ＦＢＢＫ，ＦＢＢＫＰ，ＦＢＢＫＭ  フィードバック回路部
ＦＤＥＴＬＧＣ  異常判定論理回路
ＦＦ  フリップフロップ回路
ＦＬＴ  フィルタ回路
ＦＭＥＭ  不揮発性メモリ
ＦＭＥＭ＿ＣＴＬ  フラッシュメモリ制御回路
ＦＭＥＭ＿ＩＦ  フラッシュインタフェース部
ＧＰＩＯ  汎用入出力インタフェース回路
ＨＳＣＰ，ＬＳＣＰ，ＣＴＬＣＰ  半導体チップ
ＩＢ  バイアス電流源
ＩＢＳＧ  バイアス電流生成回路
ＩＣＵＩＮＴ  割り込みコントローラ部
ＩＲＥＦＧ  基準電流生成回路
ＩＴＩＭ  インターバルタイマ回路
ＩＶ  インバータ回路
ＫＲＮＬ  カーネル部
Ｌ  インダクタ
ＬＧＣ  制御論理回路
ＬＯＤ  負荷
ＬＰＦ  ロウパスフィルタ回路
ＬＰＦＢＫ  ロウパスフィルタ回路部
ＭＢＳ  モード設定バス
ＭＣＵ  マイクロコントローラユニット
ＭＥＭＩＦ  メモリインタフェース回路
ＭＥＭＵ  メモリユニット
ＭＮ  ＮＭＯＳトランジスタ
ＭＰ  ＰＭＯＳトランジスタ
ＭＰＵ＿ＣＲ  マイクロプロセッサコア
ＭＳＢＫ  動作モード切り替え回路部
ＮＲ  ノア演算回路
ＯＣＰＢＫ  過電流検出回路部
ＯＣＰＬＧＣ  過電流判定論理回路
ＯＲ  オア演算回路
ＯＳＣ  発振回路
ＯＳＰＧ  ワンショットパルス生成回路
ＯＶＰＢＫ  過電圧検出回路部
ＯＶＰＬＴ  ＯＶＰラッチ回路
Ｐ  外部端子
ＰＣＴＬＩＣ  電源制御ユニット
ＰＥＲＩ＿ＢＵＳ＿ＩＦ  周辺バス用インタフェース回路
ＰＨＤＥＣ  フェーズデコーダ回路
ＰＭＢＵＳ＿ＩＦＣ  ＰＭＢＵＳインタフェース回路
ＰＳＩＰ，ＰＳＩＰＭ  ＰＷＭ搭載型駆動ユニット
ＰＳＷ  電源スイッチ
ＰＷＭ＿ＣＴＬ  ＰＷＭ制御回路
ＰＷＭ＿ＴＩＭ  ＰＷＭタイマ回路
Ｑ  トランジスタ
ＱＨ，ＱＨ’，ＱＬ  パワートランジスタ
Ｒ  抵抗
ＲＡＭ  揮発性メモリ
ＲＡＭ＿ＩＦ  ＲＡＭインタフェース部
ＲＥＧ  レジスタ回路
ＲＥＲＩ＿ＢＵＳ  周辺バス
ＲＩＤＥＴ  逆電流検出回路
ＳＢＤ  ショットキーダイオード
ＳＲＬＴ  セットリセットラッチ回路
ＳＳＢＫ  ソフトスタート制御回路
ＳＶＩＤ＿ＩＦ，ＰＭＢＵＳ＿ＩＦ  シリアルインタフェース
ＳＶＩＤ＿ＩＦＣ  ＳＶＩＤインタフェース回路
ＴＭＰ＿ＤＥＴ  温度検出回路
ＴＳＢＵＦ  ３値バッファ回路部
ＴＳＤＥＴ  ３値情報検出回路
ＴＳＷ  スイッチ回路
ＵＡＲＴ  非同期シリアルインタフェース回路
ＵＶＬＯＢＫ  入力電圧検出回路部
ＵＶＬＯＣ  入力電圧検出回路
ＵＶＬＯＬＧＣ  入力電圧判定論理回路
ＶＯ  出力電源ノード
ＶＯＦ  オフセット電圧源
ＶＲＥＦＧ  基準電圧生成回路
ＷＤＴ  ウォッチドッグタイマ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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