(57)【特許請求の範囲】
【請求項１】
複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のうち、同じ行走査線に接続された隣接する２つの画素を一組としたとき、各組の２つの画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
前記行走査線に接続されており、映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、行選択時に前記列データ線を介してサンプリングする第１のスイッチング手段と、
前記第１のスイッチング手段と共にスタティック・メモリを構成しており、前記第１のスイッチング手段によりサンプリングされた前記サブフレームデータを記憶する第１の信号保持手段と、
を別々に備えると共に、前記２つの画素内の前記第１の信号保持手段と前記画素電極との各接続点の間に設けられた第２のスイッチング手段を備え、
前記第２のスイッチング手段を画素書き込み及び読み出し時にオフに制御することで前記２つの画素内の前記第１の信号保持手段と前記画素電極との接続点同士を非接続とし、画素検査時にオンに制御することで前記２つの画素内の前記第１の信号保持手段と前記画素電極との接続点同士を前記第２のスイッチング手段を通して接続する切替制御手段と、
画素書き込み及び読み出し時に、画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第１の信号保持手段に書き込み、その書き込んだデータを前記画素電極に印加する動作をサブフレーム毎に行う画素制御手段と、
画素検査時に、各組の前記２つの画素のうち一方の画素に接続された第１の列データ線から前記一方の画素に検査信号を入力して、各組の前記２つの画素のうち他方の画素を経由して前記他方の画素に接続された第２の列データ線に読み出す第１の検査動作と、前記第２の列データ線から前記他方の画素に検査信号を入力して、前記一方の画素を経由して前記第１の列データ線に読み出す第２の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行う検査制御手段と
を有することを特徴とする液晶表示装置。
【請求項２】
前記同じ行走査線に接続された各組の隣接する前記２つの画素のそれぞれは、
前記第１の信号保持手段に記憶された前記サブフレームデータを出力させる第３のスイッチング手段と、
前記第３のスイッチング手段と共にダイナミック・メモリを構成しており、前記第３のスイッチング手段を通して供給される前記第１の信号保持手段に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する第２の信号保持手段と
を更に別々に備えると共に、前記第２のスイッチング手段は、前記２つの画素内の前記第２の信号保持手段と前記画素電極との各接続点の間に設けられた構成とされ、
前記切替制御手段は、
前記第２のスイッチング手段を画素書き込み及び読み出し時にオフに制御することで前記２つの画素内の前記第２の信号保持手段と前記画素電極との接続点同士を非接続とし、画素検査時にオンに制御することで前記２つの画素内の前記第２の信号保持手段と前記画素電極との接続点同士を前記第２のスイッチング手段を通して接続し、
前記画素制御手段は、
画素書き込み及び読み出し時に、画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第１の信号保持手段に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第３のスイッチング手段をオンにして、前記第１の信号保持手段に記憶された前記サブフレームデータにより前記複数の画素の前記第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行い、
前記検査制御手段は、
画素検査時に、前記第３のスイッチング手段をオンに制御すると共に、各組の前記２つの画素のうち一方の画素に接続された第１の列データ線から前記一方の画素に検査信号を入力して、各組の前記２つの画素のうち他方の画素を経由して前記他方の画素に接続された第２の列データ線に読み出す第１の検査動作と、前記第２の列データ線から前記他方の画素に検査信号を入力して、前記一方の画素を経由して前記第１の列データ線に読み出す第２の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行う
ことを特徴とする請求項１記載の液晶表示装置。
【請求項３】
電源電圧範囲の中心電圧以下の設定電圧である中間電圧を発生する中間電圧発生手段と、
各組の前記２つの画素のうち、一方の画素に接続された第１の列データ線と前記中間電圧発生手段との間に接続された第４のスイッチング手段と、
各組の前記２つの画素のうち、他方の画素に接続された第２の列データ線と前記中間電圧発生手段との間に接続された第５のスイッチング手段と、
を更に備え、前記検査制御手段は、
画素検査時に、前記第５のスイッチング手段をオンにして前記第２の列データ線を介して前記他方の画素に前記中間電圧を印加してプリチャージした状態において、前記第１の列データ線から前記一方の画素に検査信号を入力した後、前記第５のスイッチング手段をオフにすることで前記他方の画素に接続された前記第２の列データ線と前記中間電圧発生手段とを非導通にした状態で前記他方の画素から前記第２の列データ線に信号を読み出す第１の検査動作と、前記第４のスイッチング手段をオンにして前記第１の列データ線を介して前記一方の画素に前記中間電圧を印加してプリチャージした状態において、前記第２の列データ線から前記他方の画素に検査信号を入力した後、前記第４のスイッチング手段をオフにすることで前記一方の画素に接続された前記第１の列データ線と前記中間電圧発生手段とを非導通にした状態で前記一方の画素から前記第１の列データ線に信号を読み出す第２の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行うことを特徴とする請求項１記載の液晶表示装置。
【請求項４】
電源電圧範囲の中心電圧以下の設定電圧である中間電圧を発生する中間電圧発生手段と、
各組の前記２つの画素のうち、一方の画素に接続された第１の列データ線と前記中間電圧発生手段との間に接続された第４のスイッチング手段と、
各組の前記２つの画素のうち、他方の画素に接続された第２の列データ線と前記中間電圧発生手段との間に接続された第５のスイッチング手段と、
を更に備え、前記検査制御手段は、
画素検査時に、前記第５のスイッチング手段をオンにして前記第２の列データ線を介して前記他方の画素に前記中間電圧を印加してプリチャージした状態において、前記第３のスイッチング手段をオンに制御すると共に、前記第１の列データ線から前記一方の画素に検査信号を入力した後、前記第５のスイッチング手段をオフにすることで前記他方の画素に接続された前記第２の列データ線と前記中間電圧発生手段とを非導通にした状態で前記他方の画素から前記第２の列データ線に信号を読み出す第１の検査動作と、前記第４のスイッチング手段をオンにして前記第１の列データ線を介して前記一方の画素に前記中間電圧を印加してプリチャージした状態において、前記第３のスイッチング手段をオンに制御すると共に、前記第２の列データ線から前記他方の画素に検査信号を入力した後、前記第４のスイッチング手段をオフにすることで前記一方の画素に接続された前記第１の列データ線と前記中間電圧発生手段とを非導通にした状態で前記一方の画素から前記第１の列データ線に信号を読み出す第２の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行うことを特徴とする請求項２記載の液晶表示装置。
【請求項５】
複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のうち、同じ行走査線に接続された隣接する２つの画素を一組としたとき、各組の２つの画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
前記行走査線に接続されており、映像信号の各フレームを前記映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、行選択時に前記列データ線を介してサンプリングする第１のスイッチング手段と、
前記第１のスイッチング手段と共にスタティック・メモリを構成しており、前記第１のスイッチング手段によりサンプリングされた前記サブフレームデータを記憶する第１の信号保持手段と、
を別々に備えると共に、前記２つの画素内の前記第１の信号保持手段と前記画素電極との各接続点の間に設けられた第２のスイッチング手段を備える液晶表示装置の画素検査時に、
前記第２のスイッチング手段をオンに制御することで前記２つの画素内の前記第１の信号保持手段と前記画素電極との接続点同士を接続する切替制御ステップと、
各組の前記２つの画素のうち一方の画素に接続された第１の列データ線から前記一方の画素に検査信号を入力して、各組の前記２つの画素のうち他方の画素を経由して前記他方の画素に接続された第２の列データ線に読み出す第１の検査動作と、前記第２の列データ線から前記他方の画素に検査信号を入力して、前記一方の画素を経由して前記第１の列データ線に読み出す第２の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行う検査制御ステップと
を含むことを特徴とする液晶表示装置の画素検査方法。
【請求項６】
前記同じ行走査線に接続された各組の隣接する前記２つの画素のそれぞれは、
前記第１の信号保持手段に記憶された前記サブフレームデータを出力させる第３のスイッチング手段と、
前記第３のスイッチング手段と共にダイナミック・メモリを構成しており、前記第３のスイッチング手段を通して供給される前記第１の信号保持手段に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する第２の信号保持手段と
を更に別々に備えると共に、前記第２のスイッチング手段は、前記２つの画素内の前記第２の信号保持手段と前記画素電極との各接続点の間に設けられた構成とされた液晶表示装置の画素検査時に、
前記第２のスイッチング手段をオンに制御することで前記２つの画素内の前記第２の信号保持手段と前記画素電極との接続点同士を前記第２のスイッチング手段を通して接続する切替制御ステップと、
前記第３のスイッチング手段をオンに制御すると共に、各組の前記２つの画素のうち一方の画素に接続された第１の列データ線から前記一方の画素に検査信号を入力して、各組の前記２つの画素のうち他方の画素を経由して前記他方の画素に接続された第２の列データ線に読み出す第１の検査動作と、前記第２の列データ線から前記他方の画素に検査信号を入力して、前記一方の画素を経由して前記第１の列データ線に読み出す第２の検査動作とを、各行の画素単位で全ての前記複数の画素について交互に行う検査制御ステップと
を含むことを特徴とする請求項５記載の液晶表示装置の画素検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置及びその画素検査方法に係り、特に複数ビットで表わされる階調レベルに応じて、複数のサブフレームの組み合わせによって階調表示を行う液晶表示装置及びその画素検査方法に関する。
【背景技術】
【０００２】
従来より、液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせで画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。
【０００３】
このサブフレーム駆動方式の液晶表示装置において、各画素が、マスターラッチ及びスレーブラッチと、液晶表示素子と、第１〜第３の計３つのスイッチングトランジスタとから構成されるものが知られている（例えば、特許文献１参照）。この画素では、マスターラッチは２つの入力端子のうち一方の入力端子に１ビットの第１のデータが第１のスイッチングトランジスタを通して印加されると共に、他方の入力端子に第１のデータとは相補的な関係にある第２のデータが第２のスイッチングトランジスタを通して印加され、行走査線を介して印加される行選択信号によりその画素が選択されたときに、上記の第１及び第２のスイッチングトランジスタをオン状態として第１のデータを書き込む。例えば、第１のデータが論理値「１」で、第２のデータが論理値「０」のとき、その画素が表示を行う。
【０００４】
全ての画素に対して上記と同様の動作により各データの書き込み後、そのサブフレーム期間内で全画素の第３のスイッチングトランジスタをオン状態としてマスターラッチに書き込んだデータを同時に読み出してスレーブラッチへ読み出しスレーブラッチから液晶表示素子の画素電極にそのスレーブラッチでラッチしたデータを印加する。以下、各サブフレーム毎に上記の動作を繰り返し、１フレーム期間内の全てのサブフレームの組み合わせによって所望の階調表示を行う。
【０００５】
すなわち、サブフレーム駆動方式の液晶表示装置においては、１フレーム期間内の全てのサブフレームは、その表示期間が同一又は異なる所定の期間に予め割り当てられており、各画素において最大階調表示時は全てのサブフレームにおいて表示を行い、最小階調表示時は全てのサブフレームにおいて非表示とし、それ以外の階調の場合は表示する階調に応じて表示するサブフレームを選択する。この従来の液晶表示装置は、入力されるデータが階調を示すデジタルデータであり、２段ラッチ構成のデジタル駆動方式でもある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００１−５２３８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の従来の液晶表示装置では、各画素内の２つのラッチはそれぞれ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）で構成されるため、トランジスタ数が多くなり、画素小型化が困難である。
【０００８】
また、上記の画素において、通常、シフトレジスタなどを含んだシリコンバックプレーンを大規模半導体集積回路（ＬＳＩ:Large Scale Integrated circuit）工程で作成するが、ウェハ作成後のプローブ検査において、画素検査が正常に行えない課題がある。画素検査を行う場合、列データ線にデータを入力してその入力データをＳＲＡＭに書き込んだ後、列データ線からＳＲＡＭに書き込まれたデータを読み出すが、このとき列データ線に溜まっていた電荷によってＳＲＡＭが書き換わってしまう可能性があるからである。
【０００９】
特許文献２記載のものは２つの相補ビット線をもつ２スイッチ型のＳＲＡＭであるが、１つのビット線と１つのスイッチで構成される１スイッチ型のＳＲＡＭの場合を考える。
【００１０】
例えば、フルハイビジョン（ＦＨＤ）の液晶表示装置の場合、画面縦方向の画素数は１０８０画素あり、各列データ線の容量は１ｐＦ程度になる。例えば列データ線がＬレベルで０Ｖ、列データ線に接続されたスイッチングトランジスタと共にＳＲＡＭを構成する、一方の入力端子が他方の出力端子に接続された２つのインバータのうち、上記スイッチングトランジスタに接続された一方のインバータの入力端子の電圧がＨレベルで３.３Ｖとすると、上記スイッチングトランジスタをオンした時にそのスイッチングトランジスタに出力端子が接続された他方のインバータを構成しているＰチャネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）から上記の１ｐＦ程度の電荷容量で充電される。
【００１１】
このとき、上記の他方のインバータを構成しているトランジスタの駆動力は、上記の一方のインバータを構成しているトランジスタの駆動力よりも小さいため、充電時間が長くなり、充電しきれずに上記の一方のインバータの入力端子の電圧がその反転電圧を下回ってしまい、上記の一方のインバータの入力端子の電圧（すなわち、ＳＲＡＭの書き込まれるべきデータ）が書き換わってしまう。このため、ＳＲＡＭのデータを列データ線に出力することができず、正確な画素検査が行えないことになる。
【００１２】
本発明は以上の点に鑑みなされたもので、画素内に２つのＳＲＡＭを用いた画素に比べて画素小型化を可能にすると共に、画素検査を正確に行い得る液晶表示装置及びその画素検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、第１の発明の液晶表示装置は、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のうち、同じ行走査線に接続された隣接する２つの画素を一組としたとき、各組の２つの画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、行走査線に接続されており、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、行選択時に列データ線を介してサンプリングする第１のスイッチング手段と、第１のスイッチング手段と共にスタティック・メモリを構成しており、第１のスイッチング手段によりサンプリングされたサブフレームデータを記憶する第１の信号保持手段と、を別々に備えると共に、２つの画素内の第１の信号保持手段と画素電極との各接続点の間に設けられた第２のスイッチング手段を備え、
第２のスイッチング手段を画素書き込み及び読み出し時にオフに制御することで２つの画素内の第１の信号保持手段と画素電極との接続点同士を非接続とし、画素検査時にオンに制御することで２つの画素内の第１の信号保持手段と画素電極との接続点同士を第２のスイッチング手段を通して接続する切替制御手段と、画素書き込み及び読み出し時に、画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第１の信号保持手段に書き込み、その書き込んだデータを画素電極に印加する動作をサブフレーム毎に行う画素制御手段と、画素検査時に、各組の２つの画素のうち一方の画素に接続された第１の列データ線から一方の画素に検査信号を入力して、各組の２つの画素のうち他方の画素を経由して他方の画素に接続された第２の列データ線に読み出す第１の検査動作と、第２の列データ線から他方の画素に検査信号を入力して、一方の画素を経由して第１の列データ線に読み出す第２の検査動作とを、各行の画素単位で全ての複数の画素について交互に行う検査制御手段とを有することを特徴とする。
【００１４】
また、上記の目的を達成するため、第２の発明の液晶表示装置は、同じ行走査線に接続された各組の隣接する２つの画素のそれぞれは、
第１の信号保持手段に記憶されたサブフレームデータを出力させる第３のスイッチング手段と、第３のスイッチング手段と共にダイナミック・メモリを構成しており、第３のスイッチング手段を通して供給される第１の信号保持手段に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する第２の信号保持手段とを更に別々に備えると共に、第２のスイッチング手段は、２つの画素内の第２の信号保持手段と画素電極との各接続点の間に設けられた構成とされ、
切替制御手段は、第２のスイッチング手段を画素書き込み及び読み出し時にオフに制御することで２つの画素内の第２の信号保持手段と画素電極との接続点同士を非接続とし、画素検査時にオンに制御することで２つの画素内の第２の信号保持手段と画素電極との接続点同士を第２のスイッチング手段を通して接続し、
画素制御手段は、画素書き込み及び読み出し時に、画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第１の信号保持手段に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第３のスイッチング手段をオンにして、第１の信号保持手段に記憶されたサブフレームデータにより複数の画素の第２の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行い、
検査制御手段は、画素検査時に、第３のスイッチング手段をオンに制御すると共に、各組の２つの画素のうち一方の画素に接続された第１の列データ線から一方の画素に検査信号を入力して、各組の２つの画素のうち他方の画素を経由して他方の画素に接続された第２の列データ線に読み出す第１の検査動作と、第２の列データ線から他方の画素に検査信号を入力して、一方の画素を経由して第１の列データ線に読み出す第２の検査動作とを、各行の画素単位で全ての複数の画素について交互に行うことを特徴とする。
【００１５】
また、上記の目的を達成するため、第３の発明の液晶表示装置は、第１の発明に対し、電源電圧範囲の中心電圧以下の設定電圧である中間電圧を発生する中間電圧発生手段と、各組の２つの画素のうち、一方の画素に接続された第１の列データ線と中間電圧発生手段との間に接続された第４のスイッチング手段と、各組の２つの画素のうち、他方の画素に接続された第２の列データ線と中間電圧発生手段との間に接続された第５のスイッチング手段と、を更に備え、検査制御手段は、画素検査時に、第５のスイッチング手段をオンにして第２の列データ線を介して他方の画素に中間電圧を印加してプリチャージした状態において、第１の列データ線から一方の画素に検査信号を入力した後、第５のスイッチング手段をオフにすることで他方の画素に接続された第２の列データ線と中間電圧発生手段とを非導通にした状態で他方の画素から第２の列データ線に信号を読み出す第１の検査動作と、第４のスイッチング手段をオンにして第１の列データ線を介して一方の画素に中間電圧を印加してプリチャージした状態において、第２の列データ線から他方の画素に検査信号を入力した後、第４のスイッチング手段をオフにすることで一方の画素に接続された第１の列データ線と中間電圧発生手段とを非導通にした状態で一方の画素から第１の列データ線に信号を読み出す第２の検査動作とを、各行の画素単位で全ての複数の画素について交互に行うことを特徴とする。
【００１６】
また、上記の目的を達成するため、第４の発明の液晶表示装置は、第２の発明に対し、電源電圧範囲の中心電圧以下の設定電圧である中間電圧を発生する中間電圧発生手段と、各組の２つの画素のうち、一方の画素に接続された第１の列データ線と中間電圧発生手段との間に接続された第４のスイッチング手段と、各組の２つの画素のうち、他方の画素に接続された第２の列データ線と中間電圧発生手段との間に接続された第５のスイッチング手段と、を更に備え、検査制御手段は、画素検査時に、第５のスイッチング手段をオンにして第２の列データ線を介して他方の画素に中間電圧を印加してプリチャージした状態において、第３のスイッチング手段をオンに制御すると共に、第１の列データ線から一方の画素に検査信号を入力した後、第５のスイッチング手段をオフにすることで他方の画素に接続された第２の列データ線と中間電圧発生手段とを非導通にした状態で他方の画素から第２の列データ線に信号を読み出す第１の検査動作と、第４のスイッチング手段をオンにして第１の列データ線を介して一方の画素に中間電圧を印加してプリチャージした状態において、第３のスイッチング手段をオンに制御すると共に、第２の列データ線から他方の画素に検査信号を入力した後、第４のスイッチング手段をオフにすることで一方の画素に接続された第１の列データ線と中間電圧発生手段とを非導通にした状態で一方の画素から第１の列データ線に信号を読み出す第２の検査動作とを、各行の画素単位で全ての複数の画素について交互に行うことを特徴とする
【００１７】
また、上記の目的を達成するため、第５の発明の液晶表示装置の画素検査方法は、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のうち、同じ行走査線に接続された隣接する２つの画素を一組としたとき、各組の２つの画素のそれぞれが、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、行走査線に接続されており、映像信号の各フレームを映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、行選択時に列データ線を介してサンプリングする第１のスイッチング手段と、第１のスイッチング手段と共にスタティック・メモリを構成しており、第１のスイッチング手段によりサンプリングされたサブフレームデータを記憶する第１の信号保持手段と、を別々に備えると共に、２つの画素内の第１の信号保持手段と画素電極との各接続点の間に設けられた第２のスイッチング手段を備える液晶表示装置の画素検査時に、
第２のスイッチング手段をオンに制御することで２つの画素内の第１の信号保持手段と画素電極との接続点同士を接続する切替制御ステップと、
各組の２つの画素のうち一方の画素に接続された第１の列データ線から一方の画素に検査信号を入力して、各組の２つの画素のうち他方の画素を経由して他方の画素に接続された第２の列データ線に読み出す第１の検査動作と、第２の列データ線から他方の画素に検査信号を入力して、一方の画素を経由して第１の列データ線に読み出す第２の検査動作とを、各行の画素単位で全ての複数の画素について交互に行う検査制御ステップとを含むことを特徴とする。
【００１８】
また、上記の目的を達成するため、第６の発明の液晶表示装置の画素検査方法は、同じ行走査線に接続された各組の隣接する２つの画素のそれぞれは、第１の信号保持手段に記憶されたサブフレームデータを出力させる第３のスイッチング手段と、第３のスイッチング手段と共にダイナミック・メモリを構成しており、第３のスイッチング手段を通して供給される第１の信号保持手段に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する第２の信号保持手段とを更に別々に備えると共に、第２のスイッチング手段は、２つの画素内の第２の信号保持手段と画素電極との各接続点の間に設けられた構成とされた液晶表示装置の画素検査時に、
第２のスイッチング手段をオンに制御することで２つの画素内の第２の信号保持手段と画素電極との接続点同士を第２のスイッチング手段を通して接続する切替制御ステップと、第３のスイッチング手段をオンに制御すると共に、各組の２つの画素のうち一方の画素に接続された第１の列データ線から一方の画素に検査信号を入力して、各組の２つの画素のうち他方の画素を経由して他方の画素に接続された第２の列データ線に読み出す第１の検査動作と、第２の列データ線から他方の画素に検査信号を入力して、一方の画素を経由して第１の列データ線に読み出す第２の検査動作とを、各行の画素単位で全ての複数の画素について交互に行う検査制御ステップとを含むことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、画素内に２つのＳＲＡＭを用いた従来の液晶表示装置に比べて画素の小型化を可能にできる。また、本発明によれば、同じ行走査線に接続された隣接する２つの画素を一組として画素検査を行うことで画素検査を正確に行うことができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の液晶表示装置の一実施の形態の全体構成図である。
【図２】本発明の液晶表示装置の同じ行走査線に接続された隣接する２画素の第１の実施の形態の回路図である。
【図３】インバータの一例の回路図である。
【図４】図２に示す一画素の一例の断面構造図である。
【図５】本発明の液晶表示装置における画素の書き込み／読み出し動作説明用タイミングチャートである。
【図６】液晶表示装置の液晶の飽和電圧および液晶の閾値電圧を、２値重みつきパルス幅変調データとして多重化する説明図である。
【図７】図２の２画素におけるインバータ間の駆動力の大小関係を説明する回路図である。
【図８】図２の２画素における要部の各動作を説明する図である。
【図９】図１及び図２の画素検査時の動作説明用タイミングチャートである。
【図１０】本発明の液晶表示装置の同じ行走査線に接続された隣接する２画素の第２の実施の形態の回路図である。
【発明を実施するための形態】
【００２１】
以下、図面を用いて本発明の実施形態について説明する。
【００２２】
図１は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。同図において、本実施の形態の液晶表示装置１０は、複数の画素１２Ａ及び画素１２Ｂが規則的に配置された画像表示部１１と、スイッチＳＷＡ及びＳＷＢと、タイミングジェネレータ１４と、垂直シフトレジスタ１５と、データラッチ回路１６と、水平ドライバ１７と、所定の中間電圧を配線midへ出力する中間電圧発生部１８と、奇数番目の列データ線ｄodに接続された入力スイッチ（書き込み側スイッチ）１９Ａ１及び出力スイッチ（読み出し側スイッチ）１９Ａ２と、偶数番目の列データ線ｄevに接続された入力スイッチ（書き込み側スイッチ）１９Ｂ１及び出力スイッチ（読み出し側スイッチ）１９Ｂ２と、バッファアンプ２０と、画素読み出し用シフトレジスタ２１とから構成される。水平ドライバ１７は、水平シフトレジスタ１７１と、ラッチ回路１７２と、レベルシフタ／画素ドライバ１７３とから構成される。また、画素読み出し用シフトレジスタ２１は、１行分の画素数の半分の画素数分の容量のシフトレジスタである。
【００２３】
画像表示部１１は、垂直シフトレジスタ１５に一端が接続されて行方向（Ｘ方向）に延在するｍ本（ｍは２以上の自然数）の行走査線ｇ1〜ｇmと、レベルシフタ／画素ドライバ１７３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ1〜ｄnとが交差する各交差部に設けられ、二次元マトリクス状に配置された、それぞれ（ｍ×ｎ）／２個ずつの画素１２Ａ及び１２Ｂを有する。画素１２Ａと画素１２Ｂとは、同じ行走査線に接続された隣接する２つの画素である。これらの隣接する２つの画素１２Ａ及び画素１２Ｂには、後述するように一つのスイッチが共通に設けられている。本発明は画素１２Ａ及び画素１２Ｂの回路構成に特徴があり、その各実施の形態については後述する。画像表示部１１内の全ての画素１２Ａ及び１２Ｂは、一端がタイミングジェネレータ１４に接続されたトリガ線trig及びtrigbと、検査制御線pir及びpirbに共通接続されている。
【００２４】
正転トリガパルス用トリガ線trigが伝送する正転トリガパルスと、反転トリガパルス用トリガ線trigｂが伝送する反転トリガパルスとは、常に逆論理値の関係（相補的な関係）にある。同様に、検査制御線pirが伝送する正転検査制御信号と検査制御線pirbが伝送する反転検査信号とは逆論理値の関係（相補的な関係）にある。ただし、正転検査制御信号及び反転検査制御信号はいずれも通常の画素書き込み及び読み出し時には、所定論理値に固定され、画素検査時のみ使用される。
【００２５】
タイミングジェネレータ１４は、上位装置２２から垂直同期信号Ｖst、水平同期信号Ｈst、基本クロックＣＬＫといった外部信号を入力信号として受け、これらの外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ及びＨＣＫ、ラッチパルスＬＴ、トリガパルス、検査制御信号、スイッチ制御信号Tlatod、Tlatodb、Ｔlatev、Ｔlatevbなどの各種の内部信号を生成する。
【００２６】
上記の内部信号のうち、交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部１１を構成する画素１２Ａ及び画素１２Ｂ内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖcomとして供給される。スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングに出力されるパルス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。スタートパルスＨＳＴは、水平シフトレジスタ１７１に入力する開始タイミングに出力されるパルス信号である。クロック信号ＶＣＫは、垂直シフトレジスタ１５における１水平走査期間（１Ｈ）を規定するシフトクロックであり、ＶＣＫのタイミングで垂直シフトレジスタ１５がシフト動作を行う。クロック信号ＨＣＫは、水平シフトレジスタ１７１におけるシフトクロックであり、３２ビット幅でデータをシフトしていくための信号である。
【００２７】
ラッチパルスＬＴは、水平シフトレジスタ１７１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。また、タイミングジェネレータ１４は、正転トリガパルスをトリガ線trigを通して、また反転トリガパルスをtrigbを通して画像表示部１１内の全画素１２Ａ及び１２Ｂに供給する。正転トリガパルスと反転トリガパルスとは、サブフレーム期間内で画像表示部１１内の各画素１２Ａ及び１２Ｂ内の第１の信号保持手段に順次データを書き込み終わった直後に出力され、そのサブフレーム期間内で画像表示部１１内の全画素１２Ａ及び１２Ｂの第１の信号保持手段のデータを同じ画素内の第２の信号保持手段に一度に転送する。
【００２８】
また、タイミングジェネレータ１４は、正転検査制御信号を検査制御線pirを通して、反転検査制御信号を検査制御線pirbを通して隣接する画素１２Ａ及び１２Ｂに共通に設けられたスイッチへ出力する。更に、タイミングジェネレータ１４は、制御信号Tlatodb及びTlatevbを出力して、入力スイッチ１９Ａ１及び１９Ｂ１を通常の画素書き込み及び読み出し時にはオン状態に固定し、画素検査時には一方をオン、他方をオフに制御する。更に、タイミングジェネレータ１４は、制御信号Tlatod及びTlatevを出力して、出力スイッチ１９Ａ２及び１９Ｂ２を通常の画素書き込み及び読み出し時にはオフ状態に固定し、画素検査時には一方をオン、他方をオフに制御する。
【００２９】
垂直シフトレジスタ１５は、それぞれのサブフレームの最初に供給されるＶスタートパルスＶＳＴを、クロック信号ＶＣＫに従って転送し、行走査線ｇ1〜ｇmに対して行走査信号を１Ｈ単位で順次排他的に供給し、１フレーム期間では全ての行走査線ｇ1〜ｇmに行走査線を供給する。これにより、１フレーム期間において、画像表示部１１おいて最も上にある行走査線ｇ1から最も下にある行走査線ｇmまで、行走査線が１本ずつ順次１Ｈ単位で選択されていく。
【００３０】
データラッチ回路１６は、図示しない外部回路から供給される１サブフレーム毎に分割された３２ビット幅のデータを、上位装置２２からの基本信号ＣＬＫに基づいてラッチした後、基本信号ＣＬＫに同期して水平シフトレジスタ１７１へ出力する。ここで、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割してサブフレームの組み合わせによって階調表示を行う本実施の形態では、上記の外部回路は映像信号の各画素毎の階調を示す階調データを、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の１ビットのサブフレームデータに変換する。そして、上記外部回路は、更に同じサブフレームにおける３２画素分の上記サブフレームデータをまとめて上記３２ビット幅のデータとしてデータラッチ回路１６に供給している。
【００３１】
水平シフトレジスタ１７１は、１ビットシリアルデータの処理系でみた場合、タイミングジェネレータ１４から１Ｈの最初に供給されるＨスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１６から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。ラッチ回路１７２は、水平シフトレジスタ１７１が画像表示部１１の１行分の画素数ｎと同じｎビット分のデータをシフトし終わった時点でタイミングジェネレータ１４から供給されるラッチパルスＬＴに従って、水平シフトレジスタ１７１から並列に供給されるｎビット分のデータ（すなわち、同じ行のｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１７３のレベルシフタへ出力する。ラッチ回路１７２へのデータ転送が終了すると、タイミングジェネレータ１４からＨスタートパルスが再び出力され、水平シフトレジスタ１７１はクロック信号ＨＣＫに従ってデータラッチ回路１６からの３２ビット幅のデータのシフトを再開する。
【００３２】
レベルシフタ／画素ドライバ１７３のレベルシフタは、ラッチ回路１７２によりラッチされて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを液晶駆動電圧までレベルシフトする。レベルシフタ／画素ドライバ１７３の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本の列データ線ｄ1〜ｄnに並列に出力する。
【００３３】
水平ドライバ１７を構成する水平シフトレジスタ１７１、ラッチ回路１７２及びレベルシフタ／画素ドライバ１７３は、１Ｈ内において今回データを書き込む画素行に対するデータの出力と、次の１Ｈ内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた１行分のｎ個のサブフレームデータが、データ信号としてそれぞれｎ本の列データ線ｄ1〜ｄnに並列に、かつ、一斉に出力される。
【００３４】
ここで、列データ線ｄ1〜ｄnは、画素検査時は隣接する２本の列データ線単位で用いられる。隣接する２本の列データ線のうち奇数番目の一方の列データ線をｄod、偶数番目の他方の列データ線をｄevとしたとき、列データ線ｄodは入力スイッチ１９Ａ１を介してレベルシフト／画素ドライバ１７３からのデータ信号を画像表示部１１内の画素１２Ａへ供給し、また画素１２Ａから列データ線ｄodを介して出力される検査信号を出力スイッチ１９Ａ２へ供給する。また、列データ線ｄevは入力スイッチ１９Ｂ１を介してレベルシフト／画素ドライバ１７３からのデータ信号を画像表示部１１内の画素１２Ｂへ供給し、また画素１２Ｂから列データ線ｄevを介して出力される検査信号を出力スイッチ１９Ｂ２へ供給する。
【００３５】
画像表示部１１を構成する複数の画素１２Ａ及び１２Ｂのうち、垂直シフトレジスタ１５からの行走査信号により選択された１行のｎ／２個ずつの画素１２Ａ及び画素１２Ｂは、レベルシフタ／画素ドライバ１７３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本のデータ線ｄ1〜ｄn及び入力スイッチ１９Ａ１、１９Ｂ１を介してサンプリングして各画素１２Ａ及び画素１２Ｂ内の後述する第１の信号保持手段に書き込む。
【００３６】
次に、本発明の液晶表示装置の要部の画素１２Ａ及び画素１２Ｂの各実施の形態について詳細に説明する。
【００３７】
（第１の実施の形態）
図２は、本発明の液晶表示装置の要部である画素の第１の実施の形態の等価回路を周囲の回路と共に示す。同図において、画素１２Ａ及び画素１２Ｂは図１中の任意の同じ１本の行走査線ｇに接続された、列方向に隣接する２つの画素で、画素１２Ａは任意の１本の列データ線ｄ1(これはｄodでもある）と１本の行走査線ｇとの交差部に設けられ、画素１２Ｂは上記列データ線ｄ1に隣接する列データ線ｄ2(これはｄevでもある)と行走査線ｇとの交差部に設けられている。また、画素１２Ａは、第１のスイッチＳＷＡ及び列データ線ｄ1を介して後述する中間電圧が供給される。画素１２Ｂは、第２のスイッチＳＷＢ及び列データ線d2を介して中間電圧が供給される。スイッチＳＷＡ及びＳＷＢは、それぞれ１個のスイッチングトランジスタにより構成されている。
【００３８】
画素１２Ａは、第１のスイッチング手段を構成するスイッチＳＷ１１と第１の信号保持手段（ＳＭ）１２１とから構成されるスタティック・メモリと、第２のスイッチング手段を構成するスイッチＳＷ１２と第２の信号保持手段である容量Ｃ１１とから構成されるダイナミック・メモリ（以下、便宜上ＤＲＡＭと記す）１２２と、液晶表示素子ＬＣ１とを有している。また、画素１２Ｂは、第１のスイッチング手段を構成するスイッチＳＷ２１と第１の信号保持手段（ＳＭ）１２３とから構成されるスタティック・メモリと、第２のスイッチング手段を構成するスイッチＳＷ２２と第２の信号保持手段である容量Ｃ２１とから構成されるダイナミック・メモリ（ＤＲＡＭ）１２４と、液晶表示素子ＬＣ２とを有している。更に、画素１２Ａ及び画素１２Ｂは、第３のスイッチング手段を構成するスイッチＳＷ３を共通に有している。液晶表示素子ＬＣ１及びＬＣ２は、離間対向配置された光反射特性を有する画素電極である反射電極ＰＥ１、ＰＥ２と、光透過性を有する共通電極ＣＥとの間の空間に、液晶ＬＣＭ１、ＬＣＭ２が充填封入された公知の構造である。
【００３９】
スイッチＳＷ１１及びＳＷ２１は、ゲートが行走査線ｇに共通に接続され、ドレインが列データ線ｄ1、ｄ2に別々に接続され、ソースがＳＭ１２１、１２３の入力端子に別々に接続されている各１個のＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタという）により構成されている。ＳＭ１２１は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１及びＩＮＶ１２からなる自己保持型メモリであり、同様にＳＭ１２３は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ２１及びＩＮＶ２２からなる自己保持型メモリである。
【００４０】
インバータＩＮＶ１１は、その入力端子がインバータＩＮＶ１２の出力端子とＳＷ１１を構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮＶ１２は、その入力端子がスイッチＳＷ１２とインバータＩＮＶ１１の出力端子とに接続されている。同様に、インバータＩＮＶ２１は、その入力端子がインバータＩＮＶ２２の出力端子とＳＷ２１を構成するＮＭＯＳトランジスタのソースとに接続されている。インバータＩＮＶ２２は、その入力端子がスイッチＳＷ２２とインバータＩＮＶ２１の出力端子とに接続されている。
【００４１】
インバータＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１及びＩＮＶ２２は、いずれも図３に示すような、互いのゲート同士及びドレイン同士が接続された、ＰチャンネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）ＰＴr及びＮＭＯＳトランジスタＮＴrとからなる公知のＣＭＯＳインバータの構成であるが、それぞれの駆動力が異なる。
【００４２】
すなわち、スイッチＳＷ１１、ＳＷ２１から見てＳＭ１２１、ＳＭ１２３を構成している入力側のインバータＩＮＶ１１、ＩＮＶ２１内のトランジスタは、スイッチＳＷ１１、ＳＷ２１から見てＳＭ１２１、ＳＭ１２３を構成している出力側のインバータＩＮＶ１２、ＩＮＶ２２内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにスイッチＳＷ１１、ＳＷ２１を構成しているＮＭＯＳトランジスタの駆動力は、インバータＩＮＶ１２、ＩＮＶ２２を構成しているＮＭＯＳトランジスタの駆動力よりも大きいトランジスタで構成されている。
【００４３】
これは、スイッチＳＷ１１、ＳＷ２１の入力側の電圧が “Ｈ”レベルのときにインバータＩＮＶ１１、ＩＮＶ２１の入力側のトランジスタが反転する電圧以上に達するためには、スイッチＳＷ１１、ＳＷ２１に流れる電流が、出力側のインバータＩＮＶ１２、ＩＮＶ２２のトランジスタを構成するＮＭＯＳトランジスタを流れる電流よりも大きい必要があるためである。従って、スイッチＳＷ１１、ＳＷ２１を構成しているＮＭＯＳトランジスタの駆動力はインバータＩＮＶ１２、ＩＮＶ２２を構成しているＮＭＯＳトランジスタの駆動力よりも大きく構成するため、これを考慮してスイッチＳＷ１１、ＳＷ２１を構成しているＮＭＯＳトランジスタのトランジスタサイズと、インバータＩＮＶ１２、ＩＮＶ２２を構成しているＮＭＯＳトランジスタのトランジスタサイズとを決める必要がある。
【００４４】
スイッチＳＷ１２、ＳＷ２２は、それぞれ互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなる公知のトランスミッションゲートの構成とされている。ＮＭＯＳトランジスタのゲートは正転トリガパルス用トリガ線trigに接続され、ＰＭＯＳトランジスタのゲートは反転トリガパルス用トリガ線trigｂに接続されている。
【００４５】
また、スイッチＳＷ１２、ＳＷ２２は一方の端子がＳＭ１２１、ＳＭ１２３に接続され、他方の端子が容量Ｃ１１、容量Ｃ２１と液晶表示素子ＬＣ１、ＬＣ２の反射電極ＰＥ１、ＰＥ２とにそれぞれ接続されている。従って、スイッチＳＷ１２、ＳＷ２２はトリガ線trigを介して供給される正転トリガパルスが“Ｈ”レベル（このときは、トリガ線trigｂを介して供給される反転トリガパルスは“Ｌ”レベル）のときはオンとされ、ＳＭ１２１、ＳＭ１２３の記憶データを読み出して容量Ｃ１１、Ｃ２１及び反射電極ＰＥ１、ＰＥ２へ転送する。また、スイッチＳＷ１２、ＳＷ２２はトリガ線trigを介して供給される正転トリガパルスが“Ｌ”レベル（このときは、トリガ線trigｂを介して供給される反転トリガパルスは“Ｈ”レベル）のときはオフとされ、ＳＭ１２１、ＳＭ１２３の記憶データの読み出しは行わない。
【００４６】
スイッチＳＷ１２、ＳＷ２２は公知のトランスミッションゲートの構成とされているため、ＧＮＤからＶＤＤまでの範囲の電圧をオン、オフすることができる。つまり、トランスミッションゲートを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの各ゲートに印加される信号がＧＮＤ側の電位（“Ｌ”レベル）のときは、ＰＭＯＳトランジスタが導通することができない代わりに、ＮＭＯＳトランジスタが低抵抗で導通することができる。一方、ゲート入力信号がＶＤＤ側の電位（“Ｈ”レベル）のときはＮＭＯＳトランジスタが導通することができない代わりに、ＰＭＯＳトランジスタが低抵抗で導通することができる。従って、トリガ線trigを介して供給される正転トリガパルスと、トリガ線trigｂを介して供給される反転トリガパルスとにより、スイッチＳＷ１２、ＳＷ２２を構成するトランスミッションゲートをオン／オフ制御することによって、ＧＮＤからＶＤＤまでの電圧範囲を低抵抗、高抵抗でスイッチングすることができる。
【００４７】
容量Ｃ１１はスイッチＳＷ１２と共にＤＲＡＭ１２２を構成しており、容量Ｃ２１はスイッチＳＷ２２と共にＤＲＡＭ１２４を構成している。ここで、ＳＭ１２１、ＳＭ１２３の記憶データと容量Ｃ１１、容量Ｃ２１の保持データとが異なっていた場合、スイッチＳＷ１２、ＳＷ２２がオンとされ、ＳＭ１２１、ＳＭ１２３の記憶データが容量Ｃ１１、容量Ｃ２１へ転送されたときには、容量Ｃ１１、容量Ｃ２１の保持データをＳＭ１２１、ＳＭ１２３の記憶データで置き換える必要がある。
【００４８】
容量Ｃ１１、容量Ｃ２１の保持データが書き換わる場合、その保持データは充電、または放電によって変化し、また容量Ｃ１１の充放電はインバータＩＮＶ１１の出力信号によって、容量Ｃ２１の充放電はインバータＩＮＶ２１の出力信号によってそれぞれ駆動される。容量Ｃ１１、容量Ｃ２１の保持データを充電によって“Ｌ”レベルから“Ｈ”レベルに書き換える場合、インバータＩＮＶ１１、ＩＮＶ２１の出力信号は“Ｈ”であり、このときＩＮＶ１１、ＩＮＶ２１を構成するＰＭＯＳトランジスタ（図３のＰＴr）がオン、ＮＭＯＳトランジスタ（図３のＮＴr）がオフするため、インバータＩＮＶ１１、ＩＮＶ２１のＰＭＯＳトランジスタのソースに接続されている電源電圧ＶＤＤによって容量Ｃ１１、容量Ｃ２１が充電される。
【００４９】
一方、容量Ｃ１１、容量Ｃ２１の保持データを放電によって“Ｈ”レベルから“Ｌ”レベルに書き換える場合、インバータＩＮＶ１１、ＩＮＶ２１の出力信号は“Ｌ”レベルであり、このときインバータＩＮＶ１１、ＩＮＶ２１を構成するＮＭＯＳトランジスタ（図３のＮＴr）がオン、ＰＭＯＳトランジスタ（図３のＰＴr）がオフするため、容量Ｃ１１、容量Ｃ２１の蓄積電荷がインバータＩＮＶ１１、ＩＮＶ２１のＮＭＯＳトランジスタ（図３のＮＴr）を通してＧＮＤへ放電される。スイッチＳＷ１２、ＳＷ２２は、上述したトランスミッションゲートを用いたアナログスイッチの構成であるため、上記の容量Ｃ１１、容量Ｃ２１の高速な充放電が可能になる。
【００５０】
更に、本実施の形態ではインバータＩＮＶ１１、ＩＮＶ２１の駆動力は、インバータＩＮＶ１２、ＩＮＶ２２の駆動力よりも大きく設定されているため、容量Ｃ１１、容量Ｃ２１を高速に充放電駆動することが可能である。また、スイッチＳＷ１２、ＳＷ２２をオンにすると、容量Ｃ１１、容量Ｃ２１に蓄えられた電荷はインバータＩＮＶ１２、ＩＮＶ２２の入力ゲートにも影響を与えるが、インバータＩＮＶ１２、ＩＮＶ２２に対してインバータＩＮＶ１１、ＩＮＶ２１の駆動力を大きく設定していることにより、インバータＩＮＶ１２、ＩＮＶ２２のデータ入力反転よりもインバータＩＮＶ１１、ＩＮＶ２１による容量Ｃ１１、容量Ｃ２１の充放電が優先され、ＳＭ１２１、ＳＭ１２３の記憶データを書き換えてしまうことはない。
【００５１】
スイッチＳＷ３は、それぞれ互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなる公知のトランスミッションゲートの構成とされている。ＳＷ３を構成するトランスミッションゲートの制御端子であるＮＭＯＳトランジスタのゲートは正転検査制御信号用配線pirに接続され、ＰＭＯＳトランジスタのゲートは反転検査制御信号用配線pirｂに接続されている。また、ＳＷ３を構成するトランスミッションゲートの２つの端子のうち一方の端子であるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン（又はソース）は、容量Ｃ１１及び反射電極ＰＥ１に接続され、他方の端子であるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース（又はドレイン）は、容量Ｃ２１及び反射電極ＰＥ２に接続されている。
【００５２】
図２に示した本実施の形態の画素１２Ａ及び画素１２Ｂによれば、上記のように、液晶表示素子ＬＣ１及びＬＣ２の印加電圧を高く設定することができ、ダイナミックレンジを大きく取ることが可能になるという効果だけではなく、画素の小型化が可能であるという大なる効果が得られる。この２つの画素１２Ａ及び１２Ｂの小型化は、図２に示したように計１６個のトランジスタと２つの容量Ｃ１１及びＣ２１とから構成され、従来の２つの画素よりも少ない数の構成素子により画素を構成できるからという理由に加えて、以下に説明するように、ＳＭ１２１、ＳＭ１２３、ＤＲＡＭ１２２、１２４、反射電極ＰＥ１、ＰＥ２を、素子の高さ方向に有効に配置することができるという理由による。
【００５３】
図４は、本発明になる液晶表示装置の画素の要部の一実施の形態の断面構成図を示す。図２に示した容量Ｃ１１や容量Ｃ２１には、配線間で容量を形成するＭＩＭ（Metal−Insulator−Metal）容量や、基板-ポリシリコン間で容量を形成するDiffusion容量、２層ポリシリコン間で容量を形成するＰＩＰ（Poly−Insulator−Poly）容量などを用いることができる。図４は、このうちＭＩＭにより容量Ｃ１１を構成した場合の液晶表示装置の断面構成図を示す。なお、図４は画素１２Ａの一部の構成断面図を示している。
【００５４】
図４において、シリコン基板１００に形成されたＮウェル１０１上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１１のＰＭＯＳトランジスタＰＴｒ１１と、スイッチＳＷ１２のＰＭＯＳトランジスタＴr２とが形成されている。また、シリコン基板１００に形成されたＰウェル１０２上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータＩＮＶ１２のＮＭＯＳトランジスタＮＴｒ１２と、スイッチＳＷ１２のＮＭＯＳトランジスタＴr１とが形成されている。なお、図４にはインバータＩＮＶ１１を構成するＮＭＯＳトランジスタとインバータＩＮＶ１２を構成するＰＭＯＳトランジスタとは図示されていない。
【００５５】
また、上記の各トランジスタＰＴr１１、Ｔr２、Ｔr１、ＮＴr１２の上方には、層間絶縁膜１０５をメタル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、電極１１２、第４メタル１１４、第５メタル１１６が積層されている。第５メタル１１６は画素毎に形成される反射電極ＰＥを構成している。スイッチＳＷ１２を構成するＮＭＯＳトランジスタＴr１及びＰＭＯＳトランジスタＴr２の各ソースを構成する各拡散層は、コンタクト１１８により第１メタル１０６にそれぞれ電気的に接続され、更に、スルーホール１１９ａ、１１９ｂ、１１９ｃ、１１９ｅを通して第２メタル１０８、第３メタル１１０、第４メタル１１４、第５メタル１１６に電気的に接続されている。すなわち、スイッチＳＷ１２を構成するＮＭＯＳトランジスタＴr１及びＰＭＯＳトランジスタＴr２の各ソースは、反射電極ＰＥに電気的に接続されている。
【００５６】
更に、反射電極ＰＥ（第５メタル１１６）上には保護膜としてパッシベーション膜（ＰＳＶ）１１７が形成され、透明電極である共通電極ＣＥに離間対向配置されている。それら画素電極ＰＥ１と共通電極ＣＥとの間に液晶ＬＣＭ１が充填封止されて、液晶表示素子ＬＣ１を構成している。
【００５７】
ここで、第３メタル１１０上には層間絶縁膜１０５を介して電極１１２が形成されている。この電極１１２は、第３メタル１１０及び第３メタル１１０との間の層間絶縁膜１０５と共に容量Ｃ１１を構成している。ＭＩＭにより容量Ｃ１１を構成すると、ＳＭ１２１とスイッチＳＷ１１、スイッチＳＷ１２はトランジスタと第１メタル１０６及び第２メタル１０８の１，２層配線、ＤＭ１２２はトランジスタ上部の第３メタル１１０を利用したＭＩＭ配線にて形成することが可能になる。電極１１２は、スルーホール１１９ｄを介して第４メタルに電気的に接続され、更に第４メタル１１４はスルーホール１１９ｅを介して反射電極ＰＥ１に電気的に接続されているため、容量Ｃ１１は反射電極ＰＥ１に電気的に接続されている。
【００５８】
図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭ１を透過して反射電極ＰＥ１（第５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。
【００５９】
本実施の形態によれば、図４に示すように、５層配線である第５メタル１１６を反射電極ＰＥ１に割り当てることにより、ＳＭ１２１とＤＭ１２２、反射電極ＰＥ１を高さ方向に有効に配置することが可能になり、画素小型化が実現できる。これにより、例えば３μｍ以下のピッチの画素を電源電圧３.３Ｖのトランジスタで構成できる。この３μｍピッチの画素では対角の長さ０.５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。
【００６０】
次に、本実施の形態の画素１２Ａ及び画素１２Ｂを用いた図１の液晶表示装置１０のデータ書き込み及び読み出し動作について、図５のタイミングチャートを併せ参照して説明する。なお、データの書き込み及び読み出し動作時には、図２のスイッチＳＷ３はオフとされるので、画素１２Ａと画素１２Ｂとは切り離されてそれぞれ互いに独立して動作を行う。また、スイッチＳＷＡ及びＳＷＢはタイミングジェネレータ１４からの制御信号によりデータの書き込み及び読み出し動作時にはオフとされるため、画素１２Ａ及び１２Ｂには中間電圧は供給されない。
【００６１】
前述したように、図１の液晶表示装置１０において、垂直シフトレジスタ１５からの行走査信号により行走査線ｇ1から行走査線ｇmに向って、行走査線が１本ずつ順次１Ｈ単位で選択されていくため、画像表示部１１を構成する複数の画素１２Ａ及び１２Ｂは、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータの書き込みが行われる。そして、画像表示部１１を構成する複数の画素１２Ａ及び１２Ｂの全てに書き込みが終わった後、トリガパルスに基づいて全画素一斉に読み出しが行われる。
【００６２】
図５（Ａ）は、水平ドライバ１７から列データ線ｄ1〜ｄnに出力される１ビットのサブフレームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。左下がりの斜線が書き込み期間を示す。なお、図５（Ａ）中、Ｂ０ｂ、Ｂ１ｂ、Ｂ２ｂはビットＢＯ、Ｂ１、Ｂ２のデータの反転データであることを示す。また、図５（Ｂ）は、タイミングジェネレータ１４から正転トリガパルス用トリガ線trigに出力されるトリガパルスを示す。このトリガパルスは１サブフレーム毎に出力される。なお、反転トリガパルス用トリガ線trigｂに出力される反転トリガパルスは正転トリガパルスと常に逆論理値であるのでその図示は省略してある。
【００６３】
まず、行走査信号により選択された１行の複数の画素１２Ａ及び１２Ｂのうち、画素１２ＡはスイッチＳＷ１１がオンとされ、その時列データ線ｄ1に出力される図５（Ａ）のビットＢ０の正転サブフレームデータがスイッチＳＷ１１によりサンプリングされてＳＭ１２１に書き込まれる。また、画素１２ＢはスイッチＳＷ２１がオンとされ、その時列データ線ｄ2に出力される図５（Ａ）のビットＢ０の正転サブフレームデータがスイッチＳＷ２１によりサンプリングされてＳＭ１２３に書き込まれる。以下、同様にして、画像表示部１１を構成する全ての画素のＳＭ１２１、ＳＭ１２３にビットＢ０のサブフレームデータの書き込みが行われ、その書き込み動作が終了した後の図５に示す時刻Ｔ１で、図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素１２Ａ及び１２Ｂに同時に供給される。
【００６４】
これにより、全ての画素１２Ａ及び１２ＢのスイッチＳＷ１２、ＳＷ２２がオンとされるため、ＳＭ１２１、ＳＭ１２３に記憶されているビットＢ０の正転サブフレームデータがスイッチＳＷ１２を通して容量Ｃ１１、Ｃ２１に一斉に転送されて保持されると共に、反射電極ＰＥ１、ＰＥ２に印加される。この容量Ｃ１１、Ｃ２１によるビットＢ０の正転サブフレームデータの保持期間は、時刻Ｔ１から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ２までの１サブフレーム期間である。図５（Ｃ）は、反射電極ＰＥ１、ＰＥ２に印加されるサブフレームデータのビットを模式的に示す。
【００６５】
ここで、サブフレームデータのビット値が「１」、すなわち“Ｈ”レベルのときには反射電極ＰＥ１、ＰＥ２には電源電圧ＶＤＤ（ここでは３.３Ｖ）が印加され、ビット値が「０」、すなわち“Ｌ”レベルのときには反射電極ＰＥ１、ＰＥ２には０Ｖが印加される。一方、共通電極ＣＥには、ＧＮＤ、ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖcomとして印加できるようになっており、“Ｈ”レベルの正転トリガパルスが入力される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Ｖcomは、正転サブフレームデータが反射電極ＰＥ１、ＰＥ２に印加されるサブフレーム期間は、図５（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖttだけ低い電圧に設定される。
【００６６】
液晶表示素子ＬＣ１、ＬＣ２は、反射電極ＰＥ１、ＰＥ２の印加電圧と共通電極電圧Ｖcomとの差電圧の絶対値である液晶ＬＣＭ１、ＬＣＭ２の印加電圧に応じた階調表示を行う。従って、ビットＢ０の正転サブフレームデータが反射電極ＰＥ１、ＰＥ２に印加される時刻Ｔ１〜Ｔ２の１サブフレーム期間では、液晶ＬＣＭ１、ＬＣＭ２の印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖtt（＝３.３Ｖ−（−Ｖtt））となり、サブフレームデータのビット値が「０」のときは＋Ｖtt（＝０Ｖ−（−Ｖtt））となる。
【００６７】
図６は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。図６に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧ＶttのＲＭＳ電圧に対応し、白のグレースケール値が液晶の飽和電圧Ｖsat（＝３.３Ｖ＋Ｖtt）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。従って、液晶表示素子ＬＣは上記のように液晶ＬＣＭの印加電圧が（３.３Ｖ＋Ｖtt）のときは白を表示し、＋Ｖttのときは黒を表示する。
【００６８】
続いて、上記のビットＢ０の正転サブフレームデータを表示しているサブフレーム期間内において、図５（Ａ）にＢ０ｂで示すようにビットＢ０の反転サブフレームデータの画素１２Ａ、１２ＢのＳＭ１２１、ＳＭ１２３への書き込みが順番に開始される。そして、画像表示部１１の全画素のＳＭ１２１及びＳＭ１２３にビットＢ０の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ２で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素に同時に供給される。
【００６９】
これにより、全ての画素１２Ａ及び１２ＢのスイッチＳＷ１２、ＳＷ２２がオンとされるため、ＳＭ１２１、ＳＭ１２３に記憶されているビットＢ０の反転サブフレームデータがスイッチＳＷ１２、ＳＷ２２を通して容量Ｃ１１、Ｃ２１に転送されて保持されると共に、反射電極ＰＥ１、ＰＥ２に印加される。この容量Ｃ１１、Ｃ２１によるビットＢ０の反転サブフレームデータの保持期間は、時刻Ｔ２から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ３までの１サブフレーム期間である。ここで、ビットＢ０の反転サブフレームデータはビットＢ０の正転サブフレームデータと常に逆論理値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」のときは「０」、ビットＢ０の正転サブフレームデータが「０」のときは「１」である。
【００７０】
一方、共通電極電圧Ｖcomは、反転サブフレームデータが反射電極ＰＥ１、ＰＥ２に印加されるサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定される。従って、ビットＢ０の反転サブフレームデータが反射電極ＰＥ１、ＰＥ２に印加される時刻Ｔ２〜Ｔ３の１サブフレーム期間では、液晶ＬＣＭ１、ＬＣＭ２の印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖtt（＝３.３Ｖ−（３.３Ｖ＋Ｖtt））となり、サブフレームデータのビット値が「０」のときは−３.３Ｖ−Ｖtt（＝０Ｖ−（３.３Ｖ＋Ｖtt））となる。
【００７１】
従って、ビットＢ０の正転サブフレームデータのビット値が「１」であった時は続いて入力されるビットＢ０の反転サブフレームデータのビット値が「０」であるため、液晶ＬＣＭ１、ＬＣＭ２の印加電圧は、−（３.３Ｖ＋Ｖtt）となり、液晶ＬＣＭ１、ＬＣＭ２に印加される電位の方向はビットＢ０の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素１２Ａ、１２ＢはビットＢ０の正転サブフレームデータ表示時と同じ白を表示する。同様に、ビットＢ０の正転サブフレームデータのビット値が「０」であった時は続いて入力されるビットＢ０の反転サブフレームデータのビット値が「１」であるため、液晶ＬＣＭ１、ＬＣＭ２の印加電圧は、−Ｖttとなり、液晶ＬＣＭ１、ＬＣＭ２に印加される電位の方向はビットＢ０の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素１２Ａ、１２Ｂは黒を表示する。
【００７２】
従って、画素１２Ａ、１２Ｂは図５（Ｅ）に示すように、時刻Ｔ１〜時刻Ｔ３までの２サブフレーム期間は、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示すると共に、液晶ＬＣＭ１、ＬＣＭ２の電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭ１、ＬＣＭ２の焼き付きを防止することができる。
【００７３】
続いて、上記の相補ビットＢ０ｂの反転サブフレームデータを表示しているサブフレーム期間内において、図５（Ａ）にＢ１で示すようにビットＢ１の正転サブフレームデータの画素１２Ａ、１２ＢのＳＭ１２１、ＳＭ１２３への書き込みが順番に開始される。そして、画像表示部１１の全画素１２Ａ及び１２ＢのＳＭ１２１、ＳＭ１２３にビットＢ１の正転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ３で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素に同時に供給される。
【００７４】
これにより、全ての画素のスイッチＳＷ１２、ＳＷ２２がオンとされるため、ＳＭ１２１、ＳＭ１２３に記憶されているビットＢ１の正転サブフレームデータがスイッチＳＷ１２、ＳＷ２２を通して容量Ｃ１１、Ｃ２１に転送されて保持されると共に、反射電極ＰＥ１、ＰＥ２に印加される。この容量Ｃ１１、Ｃ２１によるビットＢ１の正転サブフレームデータの保持期間は、時刻Ｔ３から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ４までの１サブフレーム期間である。
【００７５】
一方、共通電極電圧Ｖcomは、正転サブフレームデータが反射電極ＰＥ１、ＰＥ２に印加されるサブフレーム期間は、図５（Ｄ）に示すように０Ｖよりも液晶の閾値電圧Ｖttだけ低い電圧に設定される。従って、ビットＢ１の正転サブフレームデータが反射電極ＰＥ１、ＰＥ２に印加される時刻Ｔ３〜Ｔ４の１サブフレーム期間では、液晶ＬＣＭ１、ＬＣＭ２の印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３.３Ｖ＋Ｖtt（＝３.３Ｖ−（−Ｖtt））となり、サブフレームデータのビット値が「０」のときは＋Ｖtt（＝０Ｖ−（−Ｖtt））となる。
【００７６】
続いて、上記のビットＢ１の正転サブフレームデータを表示しているサブフレーム期間内において、図５（Ａ）にＢ１ｂで示すようにビットＢ１の反転サブフレームデータの画素１２Ａ、１２ＢのＳＭ１２１、ＳＭ１２３への書き込みが順番に開始される。そして、画像表示部１１の全画素のＳＭ１２１、ＳＭ１２３にビットＢ１の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻Ｔ４で図５（Ｂ）に示すように“Ｈ”レベルの正転トリガパルスが画像表示部１１を構成する全ての画素に同時に供給される。
【００７７】
これにより、全ての画素１２Ａ、１２ＢのスイッチＳＷ１２、ＳＷ２２がオンとされるため、ＳＭ１２１、ＳＭ１２３に記憶されているビットＢ１の反転サブフレームデータがスイッチＳＷ１２、ＳＷ２２を通して容量Ｃ１１、Ｃ２１に転送されて保持されると共に、反射電極ＰＥ１、ＰＥ２に印加される。この容量Ｃ１１、Ｃ２１によるビットＢ０の反転サブフレームデータの保持期間は、時刻Ｔ４から図５（Ｂ）に示すように次の“Ｈ”レベルの正転トリガパルスが入力される時刻Ｔ５までの１サブフレーム期間である。ここで、ビットＢ１の反転サブフレームデータはビットＢ１の正転サブフレームデータと常に逆論理値の関係にある。
【００７８】
一方、共通電極電圧Ｖcomは、反転サブフレームデータが反射電極ＰＥ１、ＰＥ２に印加されるサブフレーム期間は、図５（Ｄ）に示すように３.３Ｖよりも液晶の閾値電圧Ｖttだけ高い電圧に設定される。従って、ビットＢ１の反転サブフレームデータが反射電極ＰＥ１、ＰＥ２に印加される時刻Ｔ４〜Ｔ５の１サブフレーム期間では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖtt（＝３.３Ｖ−（３.３Ｖ＋Ｖtt））となり、サブフレームデータのビット値が「０」のときは−３.３Ｖ−Ｖtt（＝０Ｖ−（３.３Ｖ＋Ｖtt））となる。
【００７９】
これにより、画素１２Ａ及び１２Ｂは図５（Ｅ）に示すように、時刻Ｔ３〜時刻Ｔ５までの２サブフレーム期間はビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示すると共に、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶ＬＣＭの焼き付きを防止することができる。以下、上記と同様の動作が繰り返され、本実施の形態の画素１２Ａ及び１２Ｂを有する液晶表示装置によれば、複数のサブフレームの組み合わせによって階調表示を行うことができる。
【００８０】
なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であり、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定されている。また、図５（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間の長さが所定の長さに決められ、またサブフレーム数も任意の数に決定される。
【００８１】
次に、本発明の要部の画素の検査動作について説明する。
【００８２】
画素検査は、ウェハ作成後に、液晶表示装置の良否判定のために行われる。この画素検査時には、タイミングジェネレータ１４から配線pirにＨレベルの検査制御信号が出力され、配線pirbにＬレベルの反転検査制御信号が出力されて、スイッチＳＷ３を構成するトランスミッションゲートがオンとされる。これにより、相隣る２つの画素１２Ａ及び１２Ｂの反射電極ＰＥ１及びＰＥ２がスイッチＳＷ３を介して電気的に接続された状態となる。
【００８３】
そして、列データ線ｄ1から入力スイッチ１９Ａ１を介して１ビットの検査信号を画素１２Ａに書き込み、画素１２Ｂを通して列データ線ｄ2へ画素１２Ａに書き込んだ検査信号を読み出した後、出力スイッチ１９Ａ２、１９Ｂ２を介して供給される列データ線ｄ1、ｄ2の各信号を比較することで、画素１２Ａ及び１２Ｂの良否判定を行う。また、それとは逆に、列データ線ｄ2から入力スイッチ１９Ｂ１を介して１ビットの検査信号を画素１２Ｂに書き込み、画素１２Ａを通して列データ線ｄ1へ画素１２Ｂに書き込んだ検査信号を読み出した後、出力スイッチ１９Ａ２、１９Ｂ２を介して供給される列データ線ｄ1、ｄ2の各信号を比較することで、画素１２Ａ及び１２Ｂの良否判定を行う。ただし、後述するように、列データ線ｄ1から検査信号を画素１２Ａに書き込む前にスイッチＳＷＡを通して中間電圧を画素１２Ａに書き込み、列データ線ｄ2から検査信号を画素１２Ｂに書き込む前にスイッチＳＷＢを通して中間電圧を画素１２Ｂに書き込む。
【００８４】
次に、本実施の形態の画素検査の基本動作について順を追って説明する。
【００８５】
まず、画素検査の開始時にスイッチＳＷＡ及びＳＷＢをそれぞれオフにしておいたときの動作について説明する。この状態で行走査線ｇにＨレベルの行走査信号を供給してスイッチＳＷ１１及びＳＷ２１をそれぞれオンにする。また、配線trigとtrigbにそれぞれＨレベルのトリガパルス及びＬレベルの反転トリガパルスを供給して、スイッチＳＷ１２及びＳＷ２２もそれぞれオンにする。更に、配線pirとpirbにＨレベルの検査制御信号及びＬレベルの反転検査制御信号を供給して、スイッチＳＷ３もオンにする。これにより、列データ線ｄ1から列データ線ｄ2につながる画素１２Ａと画素１２ＢとはスイッチＳＷ３を経由して電気的に接続された状態になる。
【００８６】
次に、列データ線ｄ1に１ビットの検査信号としてＬレベルのデータを供給する。これにより、画素１２ＡのＳＭ１２１を構成するインバータＩＮＶ１１の入力端子とインバータＩＮＶ１２の出力端子との接続点であるａ点にＬレベルのデータが書き込まれ、またインバータＩＮＶ１１の出力端子及びインバータＩＮＶ１２の入力端子がスイッチＳＷ１２を介して容量Ｃ１１に接続された接続点であるｂ点にＨレベルのデータが書き込まれる。このとき、画素１２ＡのＳＭ１２１において、インバータＩＮＶ１１を構成するトランジスタの駆動力がインバータＩＮＶ１２を構成するトランジスタの駆動力よりも大きいため、ａ点はＳＭ１２１の入力として、ｂ点はＳＭ１２１の出力としてそれぞれ機能する。
【００８７】
また、ｂ点のＨレベルのデータは、オン状態のスイッチＳＷ３を通して接続されている画素１２Ｂ内のスイッチＳＷ２２と容量Ｃ２１との接続点であるｄ点のデータとなる。ここで、画素１２Ｂ内のＳＭ１２３において、インバータＩＮＶ２１を構成するトランジスタの駆動力がインバータＩＮＶ２２を構成するトランジスタの駆動力よりも大きいため、インバータＩＮＶ２１の入力端子とインバータＩＮＶ２２の出力端子との接続点であるｃ点はＳＭ１２３の入力として、またインバータＩＮＶ２１の出力端子及びインバータＩＮＶ２２の入力端子がスイッチＳＷ２２を介して容量Ｃ２１に接続された接続点であるｄ点はＳＭ１２３の出力としてそれぞれ機能する。従って、ｂ点とｄ点はそれぞれＳＭ１２１、ＳＭ１２３の出力端子に相当するため、通常ではＳＭ１２１から出力したデータを、ＳＭ１２３の出力端子に入力してもＳＭ１２３は反転しにくい。
【００８８】
このことについて図７と共に詳しく説明すると、ＳＭ１２１の出力能力は、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＰtr11及びＮＭＯＳトランジスタＮtr11の駆動力で決まる。一方、ＳＭ１２３の出力能力は、インバータＩＮＶ２１を構成するＰＭＯＳトランジスタＰtr21及びＮＭＯＳトランジスタＮtr21の駆動力で決まる。画素１２Ａ、１２Ｂを構成するそれぞれのトランジスタは、画素１２Ａ、１２Ｂ毎にそれぞれ同じ能力を配置しているため、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＰtr11及びＮＭＯＳトランジスタＮtr11の駆動力とインバータＩＮＶ２１を構成するＰＭＯＳトランジスタＰtr21及びＮＭＯＳトランジスタＮtr21の駆動力は、ＰＭＯＳトランジスタ同士1、ＮＭＯＳトランジスタ同士でそれぞれ同じである。
【００８９】
ｄ点においてＬレベルであるデータをインバータＩＮＶ２１を駆動してＨレベルに書き換える場合、インバータＩＮＶ２１を構成するＮＭＯＳトランジスタＮtr21を流れる電流とインバータＩＮＶ１１を構成するＰＭＯＳトランジスタＰtr11を流れる電流との比で、ＰＭＯＳトランジスタＰtr3及びＮＭＯＳトランジスタＮtr3から構成されるスイッチＳＷ３とインバータＩＮＶ１１との接続点であるｂ点、及びスイッチＳＷ３とインバータＩＮＶ２１との接続点であるｄ点の電圧が決定する。
【００９０】
ここで、図７において、ｂ点におけるインバータＩＮＶ１１の出力データがＨレベルの場合、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＰtr11がオンしている状態である。それに対し、インバータＩＮＶ２１の出力のｄ点のデータが既にＬレベルであった場合、インバータＩＮＶ２１を構成するＮＭＯＳトランジスタＮtr21がオンしている状態である。
【００９１】
このとき、配線pirのＨレベルの検査制御信号と配線pirbのＬレベルの反転検査制御信号によりスイッチＳＷ３がオンし、インバータＩＮＶ２１とインバータＩＮＶ１１の出力同士が導通した場合、電流はインバータＩＮＶ１１のＰＭＯＳトランジスタＰtr11とインバータＩＮＶ２１のＮＭＯＳトランジスタＮtr21を通してＶＤＤからＧＮＤに流れる。このときｂ点及びｄ点の電圧はＰＭＯＳトランジスタＰtr11とＮＭＯＳトランジスタＮtr21のオン抵抗の比によって決まる。
【００９２】
また、ｄ点には図示しないインバータＩＮＶ２２の入力ゲートが接続されており、インバータＩＮＶ２２はｄ点の電圧レベルの入力によって出力データがＬレベルかＨレベルに確定される。つまり、ＳＭ１２３から読み出すｃ点のデータはｄ点の電圧レベルによって決定される。
【００９３】
しかしながら、通常はトランジスタのゲート幅が同じであればＮＭＯＳトランジスタの駆動力はＰＭＯＳトランジスタの駆動力よりも３倍程度大きい。このため、トランジスタのオン抵抗においてもＮＭＯＳトランジスタの方がＰＭＯＳトランジスタと比較して低く、上記の場合、ｂ点及びｄ点の電圧は、電源電圧の中間電圧よりも低く、インバータＩＮＶ２２に入力されるデータとしてはＬレベルのデータに相当するため、インバータＩＮＶ２２の出力（ｃ点）のデータはＨレベルのままであり、ＳＭ１２３はＳＭ１２１に列データ線ｄ1から入力したＬレベルのデータによってＬレベルのデータを出力できない、ということが発生する。
【００９４】
上記で説明したインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの駆動力の比から、反対にＳＭ１２１のａ点に印加するＨレベルのデータによって、ＳＭ１２３のｃ点のデータをＬレベルのデータに書き換えることは可能である。
【００９５】
本実施の形態では、以上の動作不良に対応するため、画素検査の開始時にはスイッチＳＷＢをオン状態にして中間電圧発生部１８と列データ線ｄ2とを導通状態とすることにより、列データ線ｄ2の電圧を中間電圧発生部１８から配線midへ出力される中間電圧にプリチャージする。なお、上記の中間電圧とは、電源電圧範囲の中心電圧（従って電源電圧範囲３.３Ｖの場合は１.６５Ｖ）以下の電圧のことであり、望ましくは０Ｖ〜中心電圧の電圧範囲（従って電源電圧範囲が０Ｖ〜３.３Ｖの場合は０Ｖ〜１.６５Ｖ程度の電圧範囲）の設定電圧である。
【００９６】
図８は、中間電圧を０Ｖにした場合の列方向に隣り合う画素１２Ａ及び１２Ｂのデータ書き込みとデータ読み出しの関係を示す。図８（Ａ）は、画素１２Ｂのｃ点をＬレベル（ここでは０Ｖ）にプリチャージした場合、列データ線ｄ1にＨレベルのデータを書き込んで画素１２Ａのａ点のデータをＨレベルにした場合、画素１２Ｂのｃ点のデータはＨレベルに書き換わることを示す。
【００９７】
すなわち、この場合は、スイッチＳＷ１１、ＳＷ２１、ＳＷ２１、ＳＷ２２及びＳＷ３がそれぞれオン状態のときにスイッチＳＷＢをオンにして、列データ線ｄ2と画素１２Ｂのｃ点の電位を０Ｖ（Ｌレベル）にプリチャージし、画素１２Ｂのｄ点の電圧をＨレベルの３.３Ｖにプリセットする。この状態で、列データ線ｄ1にＨレベルのデータを書き込んで画素１２Ａのａ点のデータをＨレベルにした場合、画素１２Ａのｂ点の電圧はＬレベルになろうとする。このときｂ点とｄ点はスイッチＳＷ３を介して接続されているので、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタに流れる電流と、インバータＩＮＶ２１を構成するＰＭＯＳトランジスタに流れる電流との比によって、ｂ点およびｄ点の電圧が決まる。
【００９８】
つまり、スイッチＳＷＢがオンしている間、ＶＤＤからＧＮＤに向かって電流が流れることになる。このとき、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの駆動力はＮＭＯＳトランジスタの方が大きいため、ｂ点及びｄ点の電圧はＶＤＤからＧＮＤの電圧範囲において、ＧＮＤよりの中間電位になる。この中間電位は、インバータの反転閾値電圧よりも低電位側にあるため、ｂ点及びｄ点の電圧は容易にＬレベル側へ反転する状態にある。ここで、スイッチＳＷＢをオフにすると、同時にｄ点の電圧はＬレベルにセットされ、列データ線ｄ2及び画素１２Ｂのｃ点の電位はＨレベルになる。図８（Ａ）は以上の動作を示している。
【００９９】
図８（Ｂ）は、画素１２Ｂのｃ点をＬレベル（ここでは０Ｖ）にプリチャージした場合、列データ線ｄ1にＬレベルのデータを書き込んで画素１２Ａのａ点のデータをＬレベルにした場合、画素１２Ｂのｃ点のデータはＬレベルに書き換わることを示す。
【０１００】
すなわち、この場合は、スイッチＳＷ１１、ＳＷ２１、ＳＷ２１、ＳＷ２２及びＳＷ３がそれぞれオン状態のときにスイッチＳＷＢをオンにして、列データ線ｄ2と画素１２Ｂのｃ点の電位を０Ｖ（Ｌレベル）にプリチャージし、ＳＭ１２３のｄ点の電圧をＨレベルの３.３Ｖにプリセットする。この状態で、列データ線ｄ1にＬレベルのデータを書き込んで画素１２Ａのａ点のデータをＬレベルにした場合、画素１２Ａのｂ点はＨレベルの電圧が入力される。このとき、既に画素１２Ｂのｄ点の電圧はＨレベルがプリセットされているので、その後にスイッチＳＷＢをオフにしても列データ線ｄ2及び画素１２Ｂのｃ点の電位はＬレベルのまま変化しない。図８（Ｂ）は以上の動作を示している。
【０１０１】
図８（Ｃ）及び（Ｄ）は、画素１２Ａのａ点をプリチャージする場合の動作を示しており、その動作はスイッチＳＷＢではなく、スイッチＳＷＡをオンする以外は、図８（Ａ）、（Ｂ）と共に説明した画素１２Ｂのｃ点をプリチャージする場合の動作と同様であるので、その説明は省略する。
【０１０２】
以上の画素検査を左右に隣接する２つの画素１２Ａ及び１２Ｂに対し、列データ線ｄ1からデータを入力して列データ線ｄ2からデータを読み出す第１の検査方法と、列データ線ｄ2からデータを入力して列データ線ｄ1からデータを読み出す第２の検査方法との２種類を、タイミングを変えて２回実行する。
【０１０３】
これにより、画素１２Ａ及び１２ＢにおいてＬレベルの電圧やＨレベルの電圧を読み出すことが可能になるため、メモリとしてロジックの画素機能検査が可能になる。このとき、例えばプロセスにより、容量Ｃ１１や容量Ｃ２１がＧＮＤやＶＤＤ配線などにショートしていれば画素検査において任意のデータを読み出すことが不可能である。またＳＭ１２１やＳＭ１２３がショートしていたり断線していた場合においても画素検査において任意のデータを読み出すことが不可能である。以上のデータ読み出しが不可能な場合は、不良画素が存在する液晶表示装置として出荷停止などの処置をとることになる。
【０１０４】
次に、本実施の形態における前述した動作不良に対応した画素検査の動作について、図１の全体構成図、図２の回路図及び図９のタイミングチャートを併せ参照して更に詳細に説明する。
【０１０５】
画素検査時において、まず、図８（Ａ）と共に説明したように、偶数番目の列データ線ｄev(d2,d4,d6,・・・,dn)に接続された画素１２Ｂを検査信号読み出し側とし、奇数番目の列データ線ｄod（d1,d3,d5,・・・dn-1）に接続された画素１２Ａを検査信号書き込み側とするものとする。この場合、画素検査時の最初の時刻Ｔ１１において、スイッチ制御信号Tlatodbが図９（Ｃ）に示すようにＨレベルとされて入力スイッチ１９Ａ１がオンとされ、かつ、スイッチ制御信号Tlatevbが図９（Ｅ）に示すようにＬレベルとされて入力スイッチ１９Ｂ１がオフに制御される。また、時刻Ｔ１１において、スイッチ制御信号Tlatodが図９（Ｂ）に示すようにＬレベルとされて出力スイッチ１９Ａ２がオフとされ、かつ、スイッチ制御信号Tlatevが図９（Ｄ）に示すようにＨレベルとされて出力スイッチ１９Ｂ２がオンとされる。これにより、奇数番目の列データ線ｄod（d1,d3,d5,・・・dn-1）が検査信号入力用配線として機能し、画像表示部１１を構成する全ての画素１２Ａに検査信号を書き込める状態となると共に、偶数番目の列データ線ｄev(d2,d4,d6,・・・,dn)が検査信号読み出し用配線として機能し、画像表示部１１を構成する全ての画素１２Ｂから検査信号を読み出せる状態となる。
【０１０６】
また、上記の時刻Ｔ１１において、制御信号線prchg1を介して印加される第１の制御信号が図９（Ｇ）に示すようにＬレベルとされ、全てのスイッチＳＷＡをオフとして水平ドライバ１７からの検査信号が画素１２Ａに書き込めるようにする。また、これと同時に上記の時刻Ｔ１１において、制御信号線prchg2を介して印加される第２の制御信号が図９（Ｎ）に示すようにＨレベルとされ、全てのスイッチＳＷＢをオンとして配線midを介して供給される中間電圧発生部１８からの中間電圧に偶数番目の列データ線ｄev(d2,d4,d6,・・・,dn)をプリチャージしておく。図９（Ｏ）は例えば列データ線ｄ2の電圧を示し、時刻Ｔ１１から後述する時刻Ｔ１３までの期間、中間電圧にプリチャージされている。図９（Ｍ）は配線midにおける中間電圧を示す。なお、前述したように、中間電圧は電源電圧が３.３Ｖのとき０〜１.６５Ｖ程度の範囲内の電圧であるが、一例としてここでは１Ｖとしている。
【０１０７】
画素検査は画像表示部１１を構成する各行の画素単位で行われる。いま、図９（Ｈ）に示すように、時刻Ｔ１１で画像表示部１１の或る１本の行走査線ｇに垂直シフトレジスタ１５からハイレベルの行走査信号が入力されて、その行走査線ｇに接続された１行の画素１２Ａ及び１２Ｂが選択されたものとする。このとき、配線trig及びtrigbにはそれぞれ図９（Ｉ）、（Ｊ）に示すように、ＨレベルとＬレベルのトリガ信号が同時に供給されて、選択された１行の画素１２Ａ内のスイッチＳＷ１２及び画素１２Ｂ内のスイッチＳＷ２２がオンとされる。また、このとき配線pir及びpirbにはそれぞれ図９（Ｋ）、（Ｌ）に示すように、ＨレベルとＬレベルの検査制御信号が同時に供給されて、選択された１行の画素のうち、隣接する画素１２Ａと画素１２Ｂとの間に共通に設けられたスイッチＳＷ３がそれぞれオンとされる。
【０１０８】
続いて、水平シフトレジスタ１７１に１行分の検査信号が所定の画素列にシフトし終わった時刻Ｔ１２において、タイミングジェネレータ１４から図９（Ａ）に示すラッチパルスＬＴが出力され、ラッチ回路１７２により水平シフトレジスタ１７１からの１行のｎ個の画素分の検査信号がラッチされる。ここで、１行のｎ個の画素分の検査信号はすべてＨレベルであるものとすると、時刻Ｔ１２以降、ラッチ回路１７２からレベルシフタ／画素ドライバ１７３を通して列データ線ｄ1〜ｄnへハイレベルの検査信号がそれぞれ出力される。
【０１０９】
ここで、列データ線ｄ1〜ｄnへ出力された検査信号は、このとき入力スイッチ１９Ａ１がオンであるため、入力スイッチ１９Ａ１及び列データ線ｄodを介して画素１２Ａに書き込まれるが、入力スイッチ１９Ａ２はオフであるため、列データ線ｄevを介して画素１２Ｂに検査信号が書き込まれることはない。図９（Ｆ）は列データ線ｄ1に出力される検査信号を示す。この時点では図２に示した画素１２Ａのａ点は検査信号のＨレベルであり、画素１２Ｂのｃ点は中間電圧にプリチャージされている状態にある。
【０１１０】
続いて、時刻Ｔ１３において、制御信号線prchg2を介して印加される第２の制御信号が図９（Ｎ）に示すようにＬレベルに切り替えられて、全てのスイッチＳＷＢがオフに切り替わる。これにより、図２の画素１２Ａ及び画素１２Ｂが良品であるときには、図８（Ａ）と共に説明したように、図２に示したｂ点とｄ点の電圧がＬレベルとなり、画素１２Ｂのｃ点の電圧及び列データ線ｄ2の電位が図９（Ｏ）に示すように中間電圧から列データ線ｄ1に入力されている検査信号のＨレベルに変化する。画素１２Ｂから列データ線ｄ2に出力されたＨレベルの信号は、出力スイッチ１９Ｂ２及びバッファ２０を通して１行分の画素数の半分の画素数に対応した容量の画素読み出し用シフトレジスタ２１の該当列に相当する場所に入力される。
【０１１１】
次に、時刻Ｔ１４において、図９（Ｄ）に示すようにスイッチ制御信号TlatevがＬレベルとされて、出力スイッチ１９Ｂ２がオフとされると、選択されている１行の画素１２Ｂから偶数番目の列データ線ｄevに読み出された１行分の信号が画素読み出し用シフトレジスタ２１に格納される。
【０１１２】
続いて、時刻Ｔ１５から、画素読み出し用シフトレジスタ２１に供給される、互いに逆位相の図９（Ｐ）に示す第１のクロック信号TCKb及び同図（Ｑ）に示す第２のクロック信号TCKを交互にオン、オフを繰り返すことにより、画素読み出し用シフトレジスタ２１に格納された読出し信号のうち、列データ線ｄn-1からの読出し信号から列データ線ｄ1からの読出し信号に向かって順番に出力端子ＴＯＵＴへ出力される。クロック信号TCKb及びTCKは、１行分の画素数の半分の数のオン、オフを繰り返すことによって、全データを読み出して１行分の検査を終了する。この１行分の画素の読み出し信号と入力検査信号とを比較し、両者が同じであるか否かにより画素検査ができる。
【０１１３】
次に、スイッチ制御信号Tlatodb、Tlatevb、Tlatod、Tlatevを時刻Ｔ１１とは反対論理値に切り替え、画像表示部１１を構成する全ての画素１２Ｂに検査信号を書き込める状態とする共に、画像表示部１１を構成する全ての画素１２Ａから検査信号を読み出せる状態とする。以下、上記と同様にして、画素１２Ｂから書き込んだ検査信号を画素１２Ａから読み出して画素読み出し用シフトレジスタ２１に格納する。このとき、制御信号線prch1及びprchg2を介して印加される制御信号の論理値も図９（Ｇ）、（Ｎ）とは反対とする。このようにして、１行分の画素について図８（Ｄ）と共に説明した画素検査を行うことができる。
【０１１４】
以上の動作終了後、今度は垂直シフトレジスタ１５を制御することによって、次の画素行の各画素１２Ａ及び１２Ｂを選択し、上記と同様にして画素検査を行う。これらを繰り返し、垂直方向の画素数分の検査を実行し、画像表示部１１を構成する全ての画素において、検査を実施する。
【０１１５】
なお、入力する検査信号は上記のようにすべてＨレベルにする必要はなく、すべてＬレベルでもよいし、ＨレベルとＬレベルとの交互繰り返しとして、横方向に隣り合う画素１２Ａ及び１２Ｂに電位差をつけてショート検査を行うことも可能である。
【０１１６】
このようにして、本実施の形態によれば、画素検査を正確に実施することができる。本実施の形態によれば、画素検査のために画素１２Ａ及び画素１２Ｂに共通のスイッチＳＷ３を構成するトランジスタ数が２個増え、また、画像表示部１１を構成する全ての画素に対してスイッチＳＷＡ及びＳＷＢ用のトランジスタが２個増えるが、その増加数は極めて僅かであり、画素内に２つのＳＲＡＭを用いた従来の液晶表示装置に比べて画素の小型化を可能にでき、しかも画素検査が正確にできる。
【０１１７】
（第２の実施の形態）
次に、画素の第２の実施の形態について説明する。図１０は、本発明の液晶表示装置の要部である画素の第２の実施の形態の等価回路を周囲の回路と共に示す。同図中、図２と同一構成部分には同一符号を付し、その説明を省略する。図１０において、画素１２Ａ’及び画素１２Ｂ’は図１中の任意の同じ１本の行走査線ｇに接続された、列方向に隣接する２つの画素で、画素１２Ａ’は任意の１本の列データ線ｄ1と１本の行走査線ｇとの交差部に設けられ、画素１２Ｂ’は上記列データ線ｄ1に隣接する列データ線ｄ2と行走査線ｇとの交差部に設けられている。
【０１１８】
画素１２Ａ’及び画素１２Ｂ’は、図２に示した画素１２Ａ及び画素１２Ｂと比較して、ＤＲＡＭ１２２、１２４が設けられておらず、ＳＭ１２１、１２３の出力端子が、共通のスイッチＳＷ４を介して反射電極ＰＥ１、ＰＥ２に接続された構成である点に特徴がある。
【０１１９】
すなわち、画素１２Ａ’は、第１のスイッチング手段を構成するスイッチＳＷ１１と第１の信号保持手段（ＳＭ）１２１とから構成されるスタティック・メモリと、液晶表示素子ＬＣ１とを有している。また、画素１２Ｂ’は、第１のスイッチング手段を構成するスイッチＳＷ２１と第１の信号保持手段（ＳＭ）１２３とから構成されるスタティック・メモリと、液晶表示素子ＬＣ２とを有している。更に、画素１２Ａ’及び画素１２Ｂ’は、第３のスイッチング手段を構成するスイッチＳＷ４を共通に有している。
【０１２０】
スイッチＳＷ４は、それぞれ互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなる公知のトランスミッションゲートの構成とされている。ＳＷ４を構成するトランスミッションゲートの制御端子であるＮＭＯＳトランジスタのゲートは正転検査制御信号用配線pirに接続され、ＰＭＯＳトランジスタのゲートは反転検査制御信号用配線pirｂに接続されている。また、ＳＷ４を構成するトランスミッションゲートの２つの端子のうち一方の端子であるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン（又はソース）は、ＳＭ１２１の出力端子及び反射電極ＰＥ１に接続され、他方の端子であるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース（又はドレイン）は、ＳＭ１２３の出力端子及び反射電極ＰＥ２に接続されている。
【０１２１】
本実施の形態の画素１２Ａ’及び画素１２Ｂ’を用いた図１の液晶表示装置１０のデータ書き込み及び読み出し動作時は、画素１２Ａ及び画素１２Ｂを用いた液晶表示装置に比べて、図１０のスイッチＳＷ４をオフとして画素１２Ａ’及び画素１２Ｂ’を切り離してそれぞれ互いに独立して動作する点は同じである。しかし、本実施の形態の画素１２Ａ’及び画素１２Ｂ’を用いた図１の液晶表示装置１０のデータ書き込み及び読み出し動作時は、１行単位でサブフレームデータを画素１２Ａ’及び１２Ｂ’に書き込み、読み出しを行う。
【０１２２】
次に、本実施の形態の画素検査の基本的な動作について順を追って説明する。
【０１２３】
まず、スイッチＳＷＡ及びＳＷＢの一方をオンにし、かつ、他方をオフにしておく。ここではスイッチＳＷＡをオフとし、スイッチＳＷＢをオンとしておく場合について説明する。これにより、画素検査開始時には図１０の画素１２Ｂのｃ点はスイッチＳＷＢを通して印加される中間電圧によりＬレベルにプリチャージされる。
【０１２４】
この状態で行走査線ｇにＨレベルの行走査信号を供給して、同じ行走査線ｇに接続された１行の各画素１２Ａ’内のスイッチＳＷ１１及び各画素１２Ｂ’内のスイッチＳＷ２１をそれぞれオンにする。なお、以下の説明において同じ行走査線ｇに接続された１行の各画素１２Ａ’及び１２Ｂ’は隣接する２画素毎にそれぞれ同じ動作を行うが、説明の便宜上、図１０に示した隣接する２つの画素１２Ａ’及び１２Ｂ’について説明する。また、配線pirとpirbにＨレベルの検査制御信号及びＬレベルの反転検査制御信号を供給して、スイッチＳＷ４もオンにする。これにより、図１０の列データ線ｄ1から列データ線ｄ2につながる画素１２Ａ’と画素１２Ｂ’とはスイッチＳＷ４を経由して電気的に接続された状態になる。
【０１２５】
次に、列データ線ｄ1に１ビットの検査信号としてＨレベルのデータを供給する。これにより、画素１２Ａ’のＳＭ１２１を構成するインバータＩＮＶ１１の入力端子とインバータＩＮＶ１２の出力端子との接続点であるａ点にＨレベルのデータが書き込まれ、またインバータＩＮＶ１１の出力端子とインバータＩＮＶ１２の入力端子との接続点であるｂ点にＬレベルのデータが書き込まれる。このとき、画素１２Ａ’のＳＭ１２１において、インバータＩＮＶ１１を構成するトランジスタの駆動力がインバータＩＮＶ１２を構成するトランジスタの駆動力よりも大きいため、ａ点はＳＭ１２１の入力として、ｂ点はＳＭ１２１の出力としてそれぞれ機能する。
【０１２６】
また、ｂ点のＬレベルのデータは、オン状態のスイッチＳＷ４を通して接続されている画素１２Ｂ’内のＳＭ１２３を構成するインバータＩＮＶ２１の出力端子とインバータＩＮＶ２２の入力端子との接続点であるｄ点のデータとなる。ここで、画素１２Ｂ’内のＳＭ１２３において、インバータＩＮＶ２１を構成するトランジスタの駆動力がインバータＩＮＶ２２を構成するトランジスタの駆動力よりも大きいため、インバータＩＮＶ２１の入力端子とインバータＩＮＶ２２の出力端子との接続点であるｃ点はＳＭ１２３の入力として、またｄ点はＳＭ１２３の出力としてそれぞれ機能する。従って、ｂ点とｄ点はそれぞれＳＭ１２１、ＳＭ１２３の出力に相当するため、通常ではＳＭ１２１の出力から出力したデータを、ＳＭ１２３の出力に入力してもＳＭ１２３は反転しにくい。
【０１２７】
しかし、本実施の形態では、前述したように、図２の実施の形態と同様に、スイッチＳＷ１１、ＳＷ２１及びＳＷ４がそれぞれオン状態のときにスイッチＳＷＢをオンにして、列データ線ｄ2と画素１２Ｂ’のｃ点の電位を中間電圧である例えば０Ｖ（Ｌレベル）にプリチャージし、ＳＭ１２３のｄ点の電圧をＨレベルの３.３Ｖにプリセットする。
【０１２８】
この状態で、列データ線ｄ1にＨレベルの検査信号を書き込んで画素１２Ａ’のａ点のデータをＨレベルにした場合、画素１２Ａ’のｂ点の電圧はＬレベルになろうとする。このときｂ点とｄ点はスイッチＳＷ４を介して接続されているので、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタに流れる電流と、インバータＩＮＶ２１を構成するＰＭＯＳトランジスタに流れる電流との比によって、ｂ点およびｄ点の電圧が決まる。
【０１２９】
つまり、スイッチＳＷＢがオンしている間、ＶＤＤからＧＮＤに向かって電流が流れることになる。このとき、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの駆動力はＮＭＯＳトランジスタの方が大きいため、ｂ点及びｄ点の電圧はＶＤＤからＧＮＤの電圧範囲において、ＧＮＤよりの中間電位になる。この中間電位は、インバータの反転閾値電圧よりも低電位側にあるため、ｂ点及びｄ点の電圧は容易にＬレベル側へ反転する状態にある。
【０１３０】
ここで、スイッチＳＷＢがオフに切り替えらる。これにより、図１０の画素１２Ａ’及び画素１２Ｂ’が良品であるときには、図１０に示したｂ点とｄ点の電圧がＬレベルとなり、画素１２Ｂ’のｃ点の電圧及び列データ線ｄ2の電位が中間電圧から列データ線ｄ1に入力されている検査信号のＨレベルに変化する。画素１２Ｂ’から列データ線ｄ2に出力されたＨレベルの信号は、図１に示した出力スイッチ１９Ｂ２及びバッファ２０を通して１行分の画素数の半分の画素数に対応した容量の画素読み出し用シフトレジスタ２１の該当列に相当する場所に入力される。以下、図９に示したタイミングチャートと共に説明した第１の実施の形態と同様の画素検査動作が行われる（trig及びtrigb除く）。
【０１３１】
以上の画素検査を左右に隣接する２つの画素１２Ａ’及び１２Ｂ’に対し、列データ線ｄ1から検査信号を入力して列データ線ｄ2からデータを読み出す第１の検査方法と、列データ線ｄ2から検査信号を入力して列データ線ｄ1からデータを読み出す第２の検査方法との２種類を、タイミングを変えて２回実行する。
【０１３２】
これにより、画素１２Ａ’及び１２Ｂ’においてＬレベルの電圧やＨレベルの電圧を読み出すことが可能になるため、メモリとしてロジックの画素機能検査が可能になる。このとき、例えばプロセスにより、ＳＭ１２１やＳＭ１２３がショートしていたり断線していた場合においても画素検査において任意のデータを読み出すことが不可能である。以上のデータ読み出しが不可能な場合は、不良画素が存在する液晶表示装置として出荷停止などの処置をとることになる。
【０１３３】
このようにして、画素１２Ａ’及び１２Ｂ’を備える本実施の形態によれば、第１の実施の形態の画素１２Ａ及び１２Ｂを備える液晶表示装置に比べてより一層画素の小型化を可能にでき、しかも画素検査が正確にできる。
【０１３４】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば図２及び図１０の実施の形態では、ＳＭ１２１及びＳＭ１２３の動作不良に対応するためにスイッチＳＷＡ及びＳＷＢを有して、同じ行走査線に接続された隣接する第１及び第２の画素のうち第１の列データ線を介して第１の画素に検査信号を書き込むと共に、第２の列データ線に接続された第２の画素を中間電圧にプリチャージし、その後に中間電圧の入力を解除して第２の画素から第２の列データ線に入力検査信号の読み出しを行うようにしているが、原理的にはスイッチＳＷＡ及びＳＷＢを有しないでプリチャージを行わなくても画素検査は可能である。また、画素電極は反射電極として説明したが、透過電極であってもよい。
【符号の説明】
【０１３５】
１０  液晶表示装置
１１  画像表示部
１２Ａ、１２Ｂ、１２Ａ’、１２Ｂ’  画素
１３Ａ、１３Ｂ  スイッチ（ＳＷＡ、ＳＷＢ）  
１４  タイミングジェネレータ
１５  垂直シフトレジスタ
１６  データラッチ回路
１７  水平ドライバ
１８  中間電圧発生部
１９Ａ１、１９Ｂ１  入力スイッチ（書き込み側スイッチ）
１９Ａ２、１９Ｂ２  出力スイッチ（読み出し側スイッチ）
２０  バッファ
２１  画素読み出し用シフトレジスタ
２２  上位装置
１１２  容量Ｃ１用電極
１２１、１２３  第１の信号保持手段（ＳＭ）
１２２、１２４  ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
１７１  水平シフトレジスタ
１７２  ラッチ回路
１７３  レベルシフタ／画素ドライバ
ｄ1〜ｄn、ｄ  列データ線
ｇ1〜ｇm、ｇ  行走査線
trig  トリガ線
trigｂ  反転トリガパルス用トリガ線
ＬＣ１、ＬＣ２  液晶表示素子
ＬＣＭ１、ＬＣＭ２  液晶
ＰＥ１、ＰＥ２  反射電極
ＣＥ  共通電極
Ｃ１１、Ｃ２１  容量
ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２  インバータ
ＮＴr、Ｔｒ1、Ｎtr11、Ｎtr12  ＮチャネルＭＯＳ型トランジスタ（ＮＭＯＳトランジスタ）
ＰＴr、Ｔｒ2、Ｐtr11、Ｐtr22  ＰチャネルＭＯＳ型トランジスタ（ＰＭＯＳトランジスタ）
ＳＷ３、ＳＷ４  ２画素間の共通スイッチ
【図１】
0005765205.tif 000002
【図２】
0005765205.tif 000003
【図３】
0005765205.tif 000004
【図４】
0005765205.tif 000005
【図５】
0005765205.tif 000006
【図６】
0005765205.tif 000007
【図７】
0005765205.tif 000008
【図８】
0005765205.tif 000009
【図９】
0005765205.tif 000010
【図１０】
0005765205.tif 000011