(57)【特許請求の範囲】
【請求項１】
導電性基板と、
前記導電性基板の上に直接あるいはバッファ層を介して設けられ、ノンドープの窒化物半導体からなる第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に設けられ、前記第１の窒化物半導体層よりも広いバンドギャップを有するノンドープ又はｎ型の窒化物半導体からなる第２の窒化物半導体層と、
前記第２の窒化物半導体層の上に設けられ、前記第２の窒化物半導体層とオーミック接合を形成するソース電極と、前記第２の窒化物半導体層の上に設けられ、前記第２の窒化物半導体層とオーミック接合を形成するドレイン電極と、前記ソース電極と前記ドレイン電極の間に設けられ、前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面に発生する二次元電子ガスの濃度を制御するゲート電極と、を有するヘテロ接合電界効果トランジスタと、
前記第２の窒化物半導体層の上に設けられ、前記第２の窒化物半導体層とショットキー接合を形成するとともに、前記ドレイン電極と電気的に接続されたアノード電極と、前記第２の窒化物半導体層の上に設けられ、前記第２の窒化物半導体層とオーミック接合を形成するカソード電極と、を有するショットキーバリアダイオードと、
前記ソース電極及び前記導電性基板と電気的に接続されるとともに、前記第２の窒化物半導体層上に設けられ、前記ソース電極、前記ドレイン電極、前記ゲート電極、前記アノード電極および前記カソード電極を取り囲むフレーム電極と、
前記ドレイン電極と前記フレーム電極との間および前記アノード電極と前記フレーム電極との間において前記第２の窒化物半導体層の表面から前記第１の窒化物半導体層の途中まで設けられ、前記ドレイン電極と前記フレーム電極とを絶縁するとともに前記アノード電極と前記フレーム電極とを絶縁する第１の素子分離絶縁層と、
前記ソース電極と前記カソード電極との間および前記カソード電極と前記フレーム電極との間において前記第２の窒化物半導体層の表面から前記第１の窒化物半導体層の途中まで設けられ、前記ソース電極と前記カソード電極とを絶縁するとともに前記カソード電極と前記フレーム電極とを絶縁する第２の素子分離絶縁層と、
を備えることを特徴とする窒化物半導体素子。
【請求項２】
前記ゲート電極は、前記第２の窒化物半導体層の上に設けられ、前記第２の窒化物半導体層とショットキー接合を形成することを特徴とする請求項１に記載の窒化物半導体素子。
【請求項３】
前記ゲート電極と前記第２の窒化物半導体層の間に、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ≦１）からなるｐ型ゲート層が介装されていることを特徴とする請求項１に記載の窒化物半導体素子。
【請求項４】
前記アノード電極の一部と前記第２の窒化物半導体層の間に、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ≦１）からなるｐ型アノード層が介装されていることを特徴とする請求項１乃至３のいずれかに記載の窒化物半導体素子。
【請求項５】
前記フレーム電極と前記ドレイン電極間の距離が、前記フレーム電極と前記カソード電極間の距離よりも長いことを特徴とする請求項１乃至４のいずれかに記載の窒化物半導体素子。
【請求項６】
互いに対向する前記フレーム電極および前記カソード電極は、両者の間にジグザグ状の隙間が形成されるように、縁部の形状が加工されていることを特徴とする請求項１乃至５のいずれかに記載の窒化物半導体素子。
【請求項７】
前記ソース電極と前記ドレイン電極は所定の方向に沿って交互に複数本設けられるとともに、前記ソース電極の一端はソース電極パッドに直接又は前記ソース電極が設けられた層とは別の層に設けられたソース配線を介して接続され、前記ドレイン電極の一端はドレイン電極／アノード電極パッドに直接又は前記ドレイン電極が設けられた層とは別の層に設けられたドレイン配線を介して接続され、
前記アノード電極と前記カソード電極は所定の方向に沿って交互に複数本設けられるとともに、前記アノード電極の一端は前記ドレイン電極／アノード電極パッドに直接又は前記アノード電極が設けられた層とは別の層に設けられたアノード配線を介して接続され、前記カソード電極の一端はカソード電極パッドに直接又は前記カソード電極が設けられた層とは別の層に設けられたカソード配線を介して接続され、
前記ドレイン電極／アノード電極パッド、前記ソース電極パッド、及び前記カソード電極パッドは前記フレーム電極の同じ辺側に配置されていることを特徴とする請求項１乃至６のいずれかに記載の窒化物半導体素子。
【請求項８】
前記ヘテロ接合電界効果トランジスタとは別のヘテロ接合電界効果トランジスタをさらに備え、
前記フレーム電極は、前記別のヘテロ接合電界効果トランジスタの外周を取り囲むとともに、前記別のヘテロ接合電界効果トランジスタのソース電極と電気的に接続されることを特徴とする請求項１乃至７のいずれかに記載の窒化物半導体素子。
【請求項９】
前記ヘテロ接合電界効果トランジスタとは別のヘテロ接合電界効果トランジスタと、
前記別のヘテロ接合電界効果トランジスタのドレイン電極と電気的に接続されたアノード電極を有する、前記ショットキーバリアダイオードとは別のショットキーバリアダイオードと、をさらに備え、
前記フレーム電極は、前記別のヘテロ接合電界効果トランジスタ及び前記別のショットキーバリアダイオードの外周を取り囲むとともに、前記別のヘテロ接合電界効果トランジスタのソース電極と電気的に接続されることを特徴とする請求項１乃至７のいずれかに記載の窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、窒化物半導体素子に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの電力変換回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられる。このパワー半導体素子には高耐圧・低オン抵抗が求められる。そして、耐圧とオン抵抗の関係は、素子材料で決まるトレードオフの関係がある。これまでの技術開発の進歩により、パワー半導体素子は、主な素子材料であるシリコンの限界近くまでオン抵抗の低減が実現されている。
【０００３】
オン抵抗を更に低減するには素子材料の変更が必要である。そこで、窒化ガリウム（ＧａＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）などの窒化物半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いる。これにより、材料で決まるトレードオフの関係を改善でき、オン抵抗を飛躍的に低減することが可能である。
【０００４】
ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子のうち、低オン抵抗が得られやすい素子として、ＡｌＧａＮ／ＧａＮへテロ構造を用いたヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-structure Field Effect Transistor）が挙げられる。このＨＦＥＴは、ＡｌＧａＮ／ＧａＮヘテロ界面にピエゾ分極により発生する高移動度かつ高濃度の二次元電子ガス（２ＤＥＧ：two Dimensional Electron Gas）をチャネルとして利用することにより、低オン抵抗を実現する。これにより、チップ面積が小さくとも低オン抵抗の素子が得られる。また、チップ面積が小さくことにより素子容量も低下することから、高速なスイッチング動作に適した素子が得られる。
【０００５】
しかしながら、実際には、ＨＦＥＴを高速にスイッチングさせた場合、寄生インダクタンスによるサージ電圧・電流に起因したスイッチングノイズが発生し易くなる。そして、このスイッチングノイズがゲート配線に伝搬すると、ＨＦＥＴの誤動作により損失の発生や素子の破壊といった問題が生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２２９５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、高速なスイッチング動作をさせてもスイッチングノイズの発生を可及的に抑制することができる窒化物半導体素子を提供することである。
【課題を解決するための手段】
【０００８】
実施形態の窒化物半導体素子は、導電性基板と、前記導電性基板の上に直接あるいはバッファ層を介して設けられ、ノンドープの窒化物半導体からなる第１の窒化物半導体層と、前記第１の窒化物半導体層の上に設けられ、前記第１の窒化物半導体層よりも広いバンドギャップを有するノンドープ又はｎ型の窒化物半導体からなる第２の窒化物半導体層と、ソース電極、ドレイン電極及びゲート電極を有するヘテロ接合電界効果トランジスタと、アノード電極及びカソード電極を有するショットキーバリアダイオードと、第１の素子分離絶縁層と、第２の素子分離絶縁層と、フレーム電極と、を持つ。
【０００９】
前記ソース電極は、前記第２の窒化物半導体層の上に設けられ、前記第２の窒化物半導体層とオーミック接合を形成する。前記ドレイン電極は、前記第２の窒化物半導体層の上に設けられ、前記第２の窒化物半導体層とオーミック接合を形成する。前記ゲート電極は、前記ソース電極と前記ドレイン電極の間に設けられ、前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面に発生する二次元電子ガスの濃度を制御する。
【００１０】
前記アノード電極は、前記第２の窒化物半導体層の上に設けられ、前記第２の窒化物半導体層とショットキー接合を形成するとともに、前記ドレイン電極と電気的に接続されている。前記カソード電極は、前記第２の窒化物半導体層の上に設けられ、前記第２の窒化物半導体層とオーミック接合を形成する。
【００１１】
前記フレーム電極は、前記ソース電極及び前記導電性基板と電気的に接続されるとともに、前記第２の窒化物半導体層上に設けられ、前記ソース電極、前記ドレイン電極、前記ゲート電極、前記アノード電極および前記カソード電極を取り囲む。
【００１２】
第１の素子分離絶縁層は、前記ドレイン電極と前記フレーム電極との間および前記アノード電極と前記フレーム電極との間において前記第２の窒化物半導体層の表面から前記第１の窒化物半導体層の途中まで設けられ、前記ドレイン電極と前記フレーム電極とを絶縁するとともに前記アノード電極と前記フレーム電極とを絶縁する。第２の素子分離絶縁層は、前記ソース電極と前記カソード電極との間および前記カソード電極と前記フレーム電極との間において前記第２の窒化物半導体層の表面から前記第１の窒化物半導体層の途中まで設けられ、前記ソース電極と前記カソード電極とを絶縁するとともに前記カソード電極と前記フレーム電極とを絶縁する。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る窒化物半導体素子の模式的な断面図である。
【図２】本発明の第１の実施形態に係る窒化物半導体素子の電極の配置を示す平面図である。
【図３】本発明の第１の実施形態に係る窒化物半導体素子を含む昇圧チョッパの回路図である。
【図４】本発明の第１の実施形態の第１の変形例に係る窒化物半導体素子の模式的な断面図である。
【図５】本発明の第１の実施形態の第２の変形例に係る窒化物半導体素子の電極の配置を示す平面図である。
【図６】本発明の第１の実施形態の第３の変形例に係る窒化物半導体素子の拡大平面図である。
【図７】本発明の第１の実施形態の第４の変形例に係る窒化物半導体素子の電極の配置を示す平面図である。
【図８】本発明の第２の実施形態に係る窒化物半導体素子の模式的な断面図である。
【図９】本発明の第２の実施形態に係る窒化物半導体素子の電極の配置を示す平面図である。
【図１０】本発明の第２の実施形態に係る窒化物半導体素子を含むフライバックコンバータの回路図である。
【図１１】本発明の第３の実施形態に係る窒化物半導体素子の模式的な断面図である。
【図１２】本発明の第３の実施形態に係る窒化物半導体素子の電極の配置を示す平面図である。
【図１３】本発明の第３の実施形態に係る窒化物半導体素子を含むフォワードコンバータの回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態による窒化物半導体素子について図面を参照しながら説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付し、同一符号の構成要素の詳しい説明は繰り返さない。
【００１５】
（第１の実施形態）
本発明の第１の実施形態に係る窒化物半導体素子について、図１及び図２を参照しながら説明する。図１は第１の実施形態に係る窒化物半導体素子の模式的な断面図であり、図２は該窒化物半導体素子の電極の配置を示す平面図である。
【００１６】
本実施形態に係る窒化物半導体素子は、導電性基板１と、バッファ層２と、窒化物半導体層３と、窒化物半導体層４と、ソース電極５と、ドレイン電極６と、ゲート電極７と、アノード電極８と、カソード電極９と、裏面電極１０と、素子分離絶縁層１１ａ，１１ｂと、フレーム電極５Ａとを備えている。
【００１７】
図１に示すように、導電性基板１の上にバッファ層２を介してチャネル層となる窒化物半導体層３が形成され、その上にバリア層となる窒化物半導体層４が形成されている。さらに、窒化物半導体層４の上には、ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）１２のソース電極５、ドレイン電極６及びゲート電極７が形成されるとともに、ＳＢＤ（ショットキーバリアダイオード）１３のアノード電極８及びカソード電極９が形成されている。
【００１８】
以下、上記の各構成要素について詳しく説明する。
【００１９】
導電性基板１は、導電性の基板であり、例えばｐ型のＳｉ基板であるが、導電型や基板材料はこれに限定されるものではない。即ち、導電性基板１の導電型はｎ型でもよいし、基板材料としてＳｉＣなど他の材料を用いてもよい。
【００２０】
バッファ層２は、導電性基板１の上面に高品質の窒化物半導体層を積層するために設けられる層である。このバッファ層２は、例えばＡｌＧａＮからなるが、これに限らず、複数種類の窒化物半導体の薄層を交互に積層した多層構造（ＡｌＧａＮ／ＧａＮ，ＡｌＮ／ＧａＮ等）により構成されてもよい。
【００２１】
窒化物半導体層（チャネル層）３は、バッファ層２の上に設けられており、ノンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）からなる。なお、窒化物半導体層３はバッファ層２を介さずに導電性基板１の上に直接設けられてもよい。
【００２２】
窒化物半導体層（バリア層）４は、窒化物半導体層３の上に設けられており、窒化物半導体層３よりも広いバンドギャップを有する窒化物半導体、例えばＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）からなる。
【００２３】
窒化物半導体層４がノンドープの窒化物半導体からなる場合でも、ピエゾ分極により、窒化物半導体層３と窒化物半導体層４との界面には高濃度の二次元電子ガスが発生する。但し、窒化物半導体層４はノンドープに限らず、ｎ型の窒化物半導体からなるようにしてもよい。
【００２４】
なお、バリア層となる窒化物半導体層４及びチャネル層となる窒化物半導体層３の材料の組み合わせは、ＡｌＧａＮ／ＧａＮ系に限らず、ＧａＮ／ＩｎＧａＮ系、ＡｌＮ／ＡｌＧａＮ系、ＩｎＡｌＮ／ＧａＮ系など他の組み合わせでもよい。
【００２５】
ソース電極５及びドレイン電極６はともに、窒化物半導体層４の上に設けられ、窒化物半導体層４とオーミック接合を形成する。
【００２６】
また、図２に示すように、ソース電極５及びドレイン電極６は、所定の方向（図２中では縦方向）に沿って交互に複数本設けられる。複数本のソース電極５の一端はいずれもソース電極パッド１６に接続されている。また、複数本のドレイン電極６の一端はいずれもドレイン電極／アノード電極パッド１７に接続されている。
【００２７】
ゲート電極７は、ソース電極５とドレイン電極６の間に設けられ、窒化物半導体層３と窒化物半導体層４との界面に発生する二次元電子ガスの濃度を制御する。このゲート電極７は、図２に示すように、ソース電極５及びドレイン電極６の間に、ソース電極に沿うようにジグザク状に設けられ、その一端がゲート電極パッド１８に接続されている。本実施形態では、ゲート電極７は、窒化物半導体層４の上に設けられ、窒化物半導体層４とショットキー接合を形成している。
【００２８】
なお、ゲート電極７の構造はショットキーゲートに限らず、いわゆる絶縁ゲート構造を採ってもよい。この場合、ゲート電極７は、窒化物半導体層４の上に形成された絶縁層の上に設けられる。また、本実施形態の第１の変形例で詳しく述べるように、ゲート電極７と窒化物半導体層４の間にｐ型の窒化物半導体層を介装してもよい。
【００２９】
アノード電極８は、窒化物半導体層４の上に設けられ、窒化物半導体層４とショットキー接合を形成する。また、アノード電極８はドレイン電極６と電気的に接続されている。本実施形態では、図２に示すように、ドレイン電極６及びアノード電極８はドレイン電極／アノード電極パッド１７を介して電気的に接続されている。
【００３０】
カソード電極９は、窒化物半導体層４の上に設けられ、窒化物半導体層４とオーミック接合を形成する。
【００３１】
アノード電極８及びカソード電極９は、図２に示すように、所定の方向に沿って交互に複数本設けられている。複数本のアノード電極８の一端はいずれもドレイン電極／アノード電極パッド１７に接続されている。また、複数本のカソード電極９の一端はいずれもカソード電極パッド１９に接続されている。
【００３２】
フレーム電極５Ａは、図２に示すように、ＨＦＥＴ１２およびＳＢＤ１３の外周を取り囲む枠状の電極である。フレーム電極５Ａは、上記の電極パッド１６〜１９を含め、ＨＦＥＴ１２及びＳＢＤ１３の外周を取り囲むように設けられている。
【００３３】
また、図２に示すように、フレーム電極５Ａは、窒化物半導体層４の上に設けられ、ソース電極５と電気的に接続されるとともに、図１に示すように、導電性基板１とも電気的に接続されている。
【００３４】
フレーム電極５Ａと導電性基板１の電気的接続については各種の手段を採ることができる。図１に示すように、導電性基板１の下面には導電性基板１とオーミック接合を形成するように裏面電極１０が設けられている。本実施形態に係る窒化物半導体素子のチップを銅（Ｃｕ）などの金属で構成されるパッケージフレームに半田マウントすることにより、裏面電極１０はパッケージフレームと電気的に接続される。そして、フレーム電極５Ａをパッケージフレームにボンディングワイヤで接続することにより、フレーム電極５Ａと導電性基板１とは電気的に接続される。あるいは、窒化物半導体層３及び４を貫通するように設けられたビア（図示せず）によりフレーム電極５Ａと導電性基板１とを電気的に接続してもよい。
【００３５】
素子分離絶縁層１１ａは、図１及び図２からわかるように、ドレイン電極６とアノード電極８の間における窒化物半導体層４の表面から窒化物半導体層３の途中まで設けられている。図２に示すように、素子分離絶縁層１１ａは、ドレイン電極／アノード電極パッド１７を含む領域に形成されている。これにより、ＳＢＤ１３に逆方向電圧が印加されたときに、ドレイン電極６からリーク電流が流れないようにする。即ち、ＳＢＤ１３の逆方向リーク電流を防止する。
【００３６】
素子分離絶縁層１１ｂは、図１及び図２からわかるように、ソース電極５、ソース電極パッド１６及びフレーム電極５Ａと、カソード電極９及びカソード電極パッド１９との間における窒化物半導体層４の表面から窒化物半導体層３の途中まで設けられている。この素子分離絶縁層１１ｂは、ソース電極５、ソース電極パッド１６及びフレーム電極５Ａと、カソード電極９及びカソード電極パッド１９との間に設けられ、両者を絶縁する。
【００３７】
なお、素子分離絶縁層１１ａ及び１１ｂは、その形成プロセスによって限定されるものではなく、例えば、所定の領域にイオン注入を行って形成されたものでもよいし、あるいは、所定の領域にエッチングによりメサを形成したものでもよい。
【００３８】
本実施形態に係る窒化物半導体素子は、機能的には、図１に示すように、ドレイン電極６とアノード電極８を接続するように、ＨＦＥＴ１２とＳＢＤ１３を直列接続したものである。図３は、本実施形態に係る窒化物半導体素子を含む昇圧チョッパの回路図を示している。昇圧チョッパ回路は、図３に示すように、ＨＦＥＴ１２と、このＨＦＥＴ１２に直列接続されたＳＢＤ１３と、キャパシタ１４ａ及び１４ｂと、チョークコイル１５とで構成される。図３中破線で囲んだ部分が、本実施形態に係る窒化物半導体素子で構成することのできる部分である。
【００３９】
上記のように、本実施形態では、ＨＦＥＴ１２と、このＨＦＥＴ１２に直列接続されたＳＢＤ１３とを集積化することにより、ＨＦＥＴ１２とＳＢＤ１３の間の寄生インダクタンスを低減している。
【００４０】
さらに、本実施形態では、ＨＦＥＴ１２及びＳＢＤ１３の外周を取り囲むようにフレーム電極５Ａを設ける。このフレーム電極５Ａは、昇圧チョッパ回路などの電力変換回路の接地ラインとなるソース電極５と電気的に接続されるとともに、導電性基板１とも電気的に接続される。これにより、接地ラインの寄生インダクタンスを低減している。
【００４１】
上記のように本実施形態によれば、寄生インダクタンスを低減させることにより、ＨＦＥＴ１２を高速にスイッチング動作させてもスイッチングノイズの発生を可及的に抑制することができる。
【００４２】
さらに、本実施形態では、フレーム電極５ＡによりＨＦＥＴ１２及びＳＢＤ１３をシールドすることにより、外部からのノイズを遮蔽することができる。
【００４３】
よって、本実施形態によれば、スイッチングノイズや外部からのノイズを可及的に抑制して、これらのノイズに起因した素子の誤動作を防止し、それにより、誤動作による損失の発生及び素子の破壊を防ぐことができる。
【００４４】
次に、本実施形態による第１ないし第４の変形例について説明する。いずれの変形例も上記効果を得ることができるものである。
【００４５】
（第１の変形例）
図４は、第１の変形例に係る窒化物半導体素子の模式的な断面図を示している。図４に示すように、本変形例では、ゲート電極７と窒化物半導体層４の間に、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ≦１）からなるｐ型ゲート層３１が介装されている。これにより、ｐ型ゲート層３１と窒化物半導体層４との界面をビルトインポテンシャルにより空乏化させて、ＨＦＥＴ１２をノーマリーオフ型にすることができる。
【００４６】
また、本変形例では、図４に示すように、アノード電極８の一部と窒化物半導体層４の間に、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ≦１）からなるｐ型アノード層３２が介装されている。これにより、ＳＢＤ１３に過電流を流さなければならない時、ｐ型アノード層３２からホールが注入されることにより、急激なオン電圧の上昇を防止することができる。また、ＳＢＤ１３に逆電圧が印加されアバランシェ降伏が起きた場合でも、ｐ型アノード層３２から速やかにホールが排出されるため、高いアバランシェ耐量を得ることができる。なお、ｐ型アノード層３２は、ｐ型ゲート層３１と同時に形成することが可能である。
【００４７】
（第２の変形例）
図５は、第２の変形例に係る窒化物半導体素子の電極の配置を示す平面図を示している。図５に示すように、本変形例では、フレーム電極５Ａとドレイン電極６（ドレイン電極／アノード電極パッド１７）間の距離Ａが、フレーム電極５Ａとカソード電極９（カソード電極パッド１９）間の距離Ｂよりも長い。
【００４８】
昇圧チョッパ回路では、ドレイン電極６とアノード電極８との接続点の電位がＨＦＥＴ１２のスイッチング動作により変化する。ドレイン電極６とフレーム電極５Ａ間の寄生容量が大きいと、スイッチング動作が遅くなり、回路の損失が増加する。
【００４９】
そこで、本変形例では、ドレイン電極６とフレーム電極５Ａ間の距離を、フレーム電極５Ａとカソード電極９の距離（Ｂ）よりも大きくする。換言すれば、所定の大きさのフレーム電極５Ａに対して、その中に配置される各種電極及び電極パッドの位置を、図５の例では右下の方向に寄せている。これにより、ドレイン電極６とフレーム電極５Ａ間の寄生容量を低減させる。その結果、高速スイッチング動作を容易にし、電力変換回路の損失を減らすことができる。
【００５０】
（第３の変形例）
図６は、第３の変形例に係る窒化物半導体素子の拡大平面図を示している。
【００５１】
図６に示すように、本変形例では、互いに対向するフレーム電極５Ａおよびカソード電極９は、両者の間にジグザグ状の隙間が形成されるように、縁部の形状が加工されている。このジグザグ状の隙間には素子分離絶縁層１１ｂが露出している。
【００５２】
これにより、フレーム電極５Ａとカソード電極９との対向面積が大きくなり、両者の間に寄生容量が発生する。この寄生容量は、図３で説明した昇圧チョッパ回路の出力側であるカソード電極９とソース電極５の間に接続される平滑用のキャパシタ１４ｂとして機能させることができる。
【００５３】
よって、本変形例によれば、キャパシタ１４ｂを窒化物半導体素子に集積化することが可能となる。
【００５４】
（第４の変形例）
図７は、第４の変形例に係る窒化物半導体素子の電極の配置を示す平面図である。図７に示すように、本変形例では、ドレイン電極／アノード電極パッド１７、ソース電極パッド１６及びカソード電極パッド１９はフレーム電極５Ａの同じ辺（図７の例では下辺）側に配置されている。
【００５５】
図７に示すように、ソース電極５の一端は、ソース電極パッド１６に直接又はソース配線２０を介して接続されている。また、ドレイン電極６の一端はドレイン電極／アノード電極パッド１７に直接又はドレイン配線２１を介して接続されている。アノード電極８の一端はドレイン電極／アノード電極パッド１７に直接又はアノード配線２２を介して接続されている。カソード電極９の一端はカソード電極パッド１９に直接又はカソード配線２３を介して接続されている。
【００５６】
ここで、ソース配線２０はソース電極５が設けられた層とは別の層に設けられ、ドレイン配線２１はドレイン電極６が設けられた層とは別の層に設けられている。また、アノード配線２２はアノード電極８が設けられた層とは別の層に設けられ、カソード配線２３はカソード電極９が設けられた層とは別の層に設けられている。これらの配線は多層配線技術を用いて形成される。
【００５７】
本変形例ではドレイン電極／アノード電極パッド１７、ソース電極パッド１６及びカソード電極パッド１９をフレーム電極５Ａの同じ辺側に配置することにより、ソース電極５に流れる電流ＩＳと、ドレイン電極６に流れる電流ＩＤとを逆向きにする。また、アノード電極８に流れる電流ＩＡと、カソード電極９に流れる電流ＩＣとを逆向きにする。これにより、ソース電極５とドレイン電極６のインダクタンスがキャンセルされ、同様に、アノード電極８とカソード電極９のインダクタンスがキャンセルされる。その結果、スイッチングノイズの発生をさらに抑制することができ、高速なスイッチング動作を実現することが可能となる。
【００５８】
（第２の実施形態）
次に、本発明の第２の実施形態に係る窒化物半導体素子について、図８及び図９を参照しながら説明する。図８は第２の実施形態に係る窒化物半導体素子の模式的な断面図であり、図９は該窒化物半導体素子の電極の配置を示す平面図である。
【００５９】
第２の実施形態と第１の実施形態との相違点の一つは、第２の実施形態では第２のＨＦＥＴが形成されている点である。なお、以下の本実施形態の説明において第１の実施形態と同一の構成要素には同一の符号を付して、その説明を省略する。
【００６０】
図８に示すように、本実施形態に係る窒化物半導体素子は、ＨＦＥＴ１２及びＳＢＤ１３に隣接して設けられたＨＦＥＴ１２ａをさらに備えている。このＨＦＥＴ１２ａは、ＨＦＥＴ１２と類似した構成を有し、ソース電極５ａと、ドレイン電極６ａと、ゲート電極７ａとを有する。
【００６１】
ソース電極５ａ及びドレイン電極６ａはいずれも、窒化物半導体層４の上に設けられ、窒化物半導体層４とオーミック接合を形成する。
【００６２】
ゲート電極７ａは、窒化物半導体層４の上に形成されたｐ型ゲート層３１ａの上に設けられている。ｐ型ゲート層３１ａは、前述のｐ型ゲート層３１と同様、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ≦１）からなる。なお、ゲート電極７ａは、ｐ型ゲート層３１ａを介さず、窒化物半導体層４とショットキー接合を形成するように設けてもよい。
【００６３】
図９に示すように、ＨＦＥＴ１２ａのソース電極５ａは、ソース電極パッド１６ａ及びフレーム電極５Ａを介してＨＦＥＴ１２のソース電極５に電気的に接続される。また、ソース電極５ａは、素子分離絶縁層１１ａ及び１１ｂによりＳＢＤ１３と絶縁分離されている。
【００６４】
図９に示すように、フレーム電極５Ａは、ＨＦＥＴ１２及びＳＢＤ１３の外周を取り囲むとともに、ＨＦＥＴ１２ａの外周も取り囲む。また、フレーム電極５Ａは、ＨＦＥＴ１２ａのソース電極５ａにソース電極パッド１６ａを介して電気的に接続される。
【００６５】
このソース電極パッド１６ａにはソース電極５ａの一端が電気的に接続される。また、ドレイン電極パッド３３にはドレイン電極６ａの一端が電気的に接続され、ゲート電極パッド１８ａにはゲート電極７ａの一端が電気的に接続される。
【００６６】
素子分離絶縁層１１ｃは、ドレイン電極パッド３３を含む領域に設けられ、ドレイン電極パッド３３とフレーム電極５Ａを絶縁する。
【００６７】
本実施形態に係る窒化物半導体素子を用いることにより、図１０に示すようなフライバックコンバータ回路を構成することができる。このフライバックコンバータ回路は、ＨＦＥＴ１２と、ＨＦＥＴ１２に直列接続されたＳＢＤ１３と、キャパシタ１４ａ及び１４ｂと、チョークコイル１５と、トランス２４と、トランス２４の一次側に接続されたＨＦＥＴ１２ａと、トランス２４の二次側に接続されたＳＢＤ２５と、キャパシタ１４ｃとで構成される。図１０中破線で囲んだ部分が、本実施形態に係る窒化物半導体素子で構成することのできる部分である。
【００６８】
上記のように、本実施形態では、第１の実施形態の構成に加えて、ＨＦＥＴ１２のソース電極５と電気的に接続されたソース電極５ａを有するＨＦＥＴ１２ａをさらに備える。また、導電性基板１と電気的に接続されたフレーム電極５Ａは、ＨＦＥＴ１２及びＳＢＤ１３の外周に加えて、ＨＦＥＴ１２ａの外周も取り囲むように設けられている。これにより、ＨＦＥＴ１２及び１２ａのスイッチングノイズの発生を可及的に抑制することができるとともに、外部からのノイズの影響を遮蔽することができる。したがって、低損失かつ高周波動作が可能なフライバックコンバータ回路を提供することができる。
【００６９】
（第３の実施形態）
次に、本発明の第３の実施形態に係る窒化物半導体素子について、図１１及び図１２を参照しながら説明する。図１１は第３の実施形態に係る窒化物半導体素子の模式的な断面図であり、図１２は該窒化物半導体素子の電極の配置を示す平面図である。
【００７０】
第３の実施形態と第１の実施形態との相違点の一つは、第３の実施形態では直列接続された第２のＨＦＥＴ及び第２のＳＢＤが形成されている点である。なお、以下の本実施形態の説明において第１及び第２の実施形態と同一の構成要素には同一の符号を付して、その説明を省略する。
【００７１】
図１１に示すように、本実施形態に係る窒化物半導体素子は、ＨＦＥＴ１２及びＳＢＤ１３に隣接して設けられたＨＦＥＴ１２ａ及びＳＢＤ１３ａをさらに備えている。ＨＦＥＴ１２ａは、ＨＦＥＴ１２と類似した構成を有し、ソース電極５ａと、ドレイン電極６ａと、ゲート電極７ａとを有する。ＳＢＤ１３ａは、ＳＢＤ１３と類似した構成を有し、アノード電極８ａと、カソード電極９ａとを有する。
【００７２】
アノード電極８ａは、窒化物半導体層４の上に設けられ、窒化物半導体層４とショットキー接合を形成する。また、アノード電極８ａは、ドレイン電極ＨＦＥＴ１２ａのドレイン電極６ａにドレイン電極／アノード電極パッド１７ａを介して電気的に接続されている。
【００７３】
カソード電極９ａは、窒化物半導体層４の上に設けられ、窒化物半導体層４とオーミック接合を形成する。
【００７４】
なお、前述の第１の実施形態の第１の変形例と同様に、図１１に示すように、アノード電極８ａの一部と窒化物半導体層４の間に、ｐ型のＡｌＺＧａ１−ＺＮ（０≦Ｚ≦１）からなるｐ型アノード層３２ａが介装されていてもよい。
【００７５】
図１２に示すように、フレーム電極５Ａは、ＨＦＥＴ１２及びＳＢＤ１３の外周を取り囲むとともに、ＨＦＥＴ１２ａ及びＳＢＤ１３ａの外周を取り囲む。また、フレーム電極５Ａは、ＨＦＥＴ１２ａのソース電極５ａにソース電極パッド１６ａを介して電気的に接続される。
【００７６】
ドレイン電極／アノード電極パッド１７ａには、ドレイン電極６ａの一端及びアノード電極８ａの一端が接続される。カソード電極パッド１９ａには、カソード電極９ａの一端が接続される。
【００７７】
素子分離絶縁層１１ｄは、図１１及び図１２からわかるように、ドレイン電極６ａとアノード電極８ａの間における窒化物半導体層４の表面から窒化物半導体層３の途中まで設けられている。この素子分離絶縁層１１ｄは、ドレイン電極／アノード電極パッド１７ａを含む領域に設けられる。これにより、ＳＢＤ１３ａの逆方向リーク電流を防止することができる。
【００７８】
素子分離絶縁層１１ｅは、図１１及び図１２からわかるように、ソース電極５ａ、ソース電極パッド１６ａ及びフレーム電極５Ａと、カソード電極９ａ及びカソード電極パッド１９との間における窒化物半導体層４の表面から窒化物半導体層３の途中まで設けられている。
【００７９】
本実施形態に係る窒化物半導体素子を用いることにより、図１３に示すようなフォワードコンバータ回路を構成することができる。このフォワードコンバータ回路は、ＨＦＥＴ１２と、ＨＦＥＴ１２に直列接続されたＳＢＤ１３と、キャパシタ１４ａ及び１４ｂと、チョークコイル１５と、トランス２４と、トランス２４の一次側に接続されたＨＦＥＴ１２ａと、トランス２４の二次側に接続されたＳＢＤ２５と、キャパシタ１４ｃと、ＳＢＤ１３ａと、キャパシタ１４ｄと、抵抗２６とで構成される。図１３中破線で囲んだ部分が、本実施形態に係る窒化物半導体素子で構成することのできる部分である。
【００８０】
上記のように、本実施形態では、第１の実施形態の構成に加えて、直列接続されたＨＦＥＴ１２ａ及びＳＢＤ１３ａをさらに備える。また、導電性基板１と電気的に接続されたフレーム電極５Ａは、ＨＦＥＴ１２及びＳＢＤ１３の外周に加えて、ＨＦＥＴ１２ａ及びＳＢＤ１３ａの外周も取り囲むように設けられている。これにより、ＨＦＥＴ１２及び１２ａのスイッチングノイズの発生を可及的に抑制することができるとともに、外部からのノイズの影響を遮蔽することができる。したがって、低損失かつ高周波動作が可能なフォワードコンバータ回路を提供することができる。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８２】
１  導電性基板
２  バッファ層
３  窒化物半導体層（チャネル層）
４  窒化物半導体層（バリア層）
５、５ａ  ソース電極
５Ａ  フレーム電極
６、６ａ  ドレイン電極
７，７ａ  ゲート電極
８、８ａ  アノード電極
９、９ａ  カソード電極
１０  裏面電極
１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ  素子分離絶縁層
１２，１２ａ  ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）
１３，１３ａ，２５  ＳＢＤ（ショットキーバリアダイオード）
１４ａ，１４ｂ，１４ｃ，１４ｄ  キャパシタ
１５  チョークコイル
１６，１６ａ  ソース電極パッド
１７，１７ａ  ドレイン電極／アノード電極パッド
１８，１８ａ  ゲート電極パッド
１９，１９ａ  カソード電極パッド
２０  ソース配線
２１  ドレイン配線
２２  アノード配線
２３  カソード配線
２４  トランス
２６  抵抗
３１，３１ａ  ｐ型ゲート層
３２，３２ａ  ｐ型アノード層
３３  ドレイン電極パッド
【図１】
0005659182.tif 000002
【図２】
0005659182.tif 000003
【図３】
0005659182.tif 000004
【図４】
0005659182.tif 000005
【図５】
0005659182.tif 000006
【図６】
0005659182.tif 000007
【図７】
0005659182.tif 000008
【図８】
0005659182.tif 000009
【図９】
0005659182.tif 000010
【図１０】
0005659182.tif 000011
【図１１】
0005659182.tif 000012
【図１２】
0005659182.tif 000013
【図１３】
0005659182.tif 000014