(57)【特許請求の範囲】
【請求項１】
独立の選択信号に応じて選択される１つが独立に動作し、複数の第１コマンド端子にそれぞれ供給される異なる組み合わせの複数の第１コマンド信号の少なくとも１つを共通で受け、受けた前記第１コマンド信号を出力する複数の第１選択部と、
前記第１選択部の出力に接続され、前記第１コマンド端子の数より多く、少なくとも１つが前記第１選択部の複数に共通に接続され、前記第１選択部の１つから出力される前記第１コマンド信号を、第１同期信号に応答して保持し、第２コマンド信号として出力する複数の保持部と、
前記第２コマンド信号に応じた動作制御信号を、前記第１同期信号に比べて発生頻度が低い第２同期信号に応答して出力する動作制御部と、
前記動作制御信号に応じてアクセスされるメモリセルと、
を備えていることを特徴とする半導体メモリ。
【請求項２】
ユーザシステムにより前記メモリセルがアクセスされる通常モード中に動作し、前記第１コマンド端子および第２コマンド端子にそれぞれ供給される前記第１コマンド信号を受け、受けた前記第１コマンド信号を前記保持部に出力する第２選択部を備え、
前記第１コマンド端子の数と前記第２コマンド端子の数の和は、前記保持部の数に等しく、
前記第２同期信号は、前記メモリセルをテストするテストモード中に前記第１同期信号に比べて発生頻度が低くなり、前記通常モード中に前記第１同期信号に応答して生成され、
前記第１選択部は、前記テストモード中に供給される前記選択信号を受けて動作すること
を特徴とする請求項１に記載の半導体メモリ。
【請求項３】
クロック信号に同期して前記第１同期信号を生成する第１信号生成部と、
外部端子を介して供給されるマスク信号が無効レベルのときに前記第１同期信号に同期して前記第２同期信号を生成し、前記マスク信号が有効レベルのときに前記第２同期信号の生成を停止する第２信号生成部と
を備えていることを特徴とする請求項１または請求項２に記載の半導体メモリ。
【請求項４】
前記動作制御部は、前記第２コマンド信号を解読するコマンドデコーダを備え、
前記コマンドデコーダは、前記第２同期信号に応答して、解読結果に応じた前記動作制御信号を出力し、前記第２同期信号が生成されないときに前記動作制御信号の出力を禁止すること
を特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体メモリ。
【請求項５】
複数の第１コマンド端子にそれぞれ供給される異なる組み合わせの複数の第１コマンド信号の少なくとも１つを共通で受ける複数の第１選択部の１つを独立の選択信号に応じて選択し、選択した前記第１選択部を介して、前記複数の第１コマンド端子にそれぞれ供給される前記複数の第１コマンド信号を出力し、
前記第１選択部の出力に接続され、前記第１コマンド端子の数より多く、少なくとも１つが前記第１選択部の複数に共通に接続された複数の保持部に、前記第１選択部の１つから出力される前記第１コマンド信号を、第１同期信号に応答して保持し、第２コマンド信号として出力し、
前記第２コマンド信号に応じた動作制御信号を、前記第１同期信号に比べて発生頻度が低い第２同期信号に応答して出力し、
前記動作制御信号に応じてメモリセルにアクセスすること
を特徴とする半導体メモリの動作方法。
【請求項６】
ユーザシステムにより前記メモリセルがアクセスされる通常モード中に動作し、前記第１コマンド端子および第２コマンド端子にそれぞれ供給される前記第１コマンド信号を第２選択部で受け、受けた前記第１コマンド信号を前記保持部に出力し、
前記第１コマンド端子の数と前記第２コマンド端子の数の和は、前記保持部の数に等しく、
前記第２同期信号を、前記メモリセルをテストするテストモード中に前記第１同期信号に比べて発生頻度を低くし、前記通常モード中に前記第１同期信号に応答して生成し、
前記第１選択部を前記テストモード中に供給される前記選択信号を受けて動作すること
を特徴とする請求項５に記載の半導体メモリの動作方法。
【請求項７】
請求項１に記載の半導体メモリと、
前記半導体メモリにアクセスするコントローラと
を備え、
前記コントローラは、
前記保持部に前記第２コマンド信号を保持させるために、前記選択信号、前記第１コマンド信号および前記第１同期信号を出力し、
前記保持部に保持された前記第２コマンド信号に応じて前記動作制御部から前記動作制御信号を出力するために、前記第２同期信号を生成するための信号を出力すること
を特徴とするシステム。
【請求項８】
前記半導体メモリは、
システムに設けられる論理回路により前記メモリセルがアクセスされる通常モード中に動作し、前記論理回路から前記第１コマンド端子および第２コマンド端子にそれぞれ供給される前記第１コマンド信号を受け、受けた前記第１コマンド信号を前記保持部に出力する第２選択部を備え、
前記第１コマンド端子の数と前記第２コマンド端子の数の和は、前記保持部の数に等しく、
前記第２同期信号は、前記メモリセルをテストするテストモード中に前記第１同期信号に比べて発生頻度が低くなり、前記通常モード中に前記第１同期信号に応答して生成され、
前記第１選択部は、前記テストモード中に供給される前記選択信号を受けて動作すること
を特徴とする請求項７に記載のシステム。
【請求項９】
前記コントローラは、
前記通常モード中に、前記論理回路から出力される前記クロック信号および前記第１コマンド信号を前記半導体メモリに出力し、前記テストモード中に、テスト端子で受ける前記クロック信号および前記第１コマンド信号を前記半導体メモリに出力する第１制御部と、
前記通常モード中に、前記論理回路から出力されるアドレス信号を前記半導体メモリに出力し、前記テストモード中に、テスト端子で受ける前記アドレス信号を前記半導体メモリに出力する第２制御部と、
前記通常モード中に、前記論理回路から出力されるライトデータ信号を前記半導体メモリに出力し、前記半導体メモリから出力されるリードデータ信号を前記論理回路に出力し、前記テストモード中に、テスト端子で受ける前記ライトデータ信号を前記半導体メモリに出力し、前記半導体メモリから出力される前記リードデータ信号をテスト端子に出力する第３制御部と
を備え、
前記半導体メモリは、
クロック信号に同期して前記第１同期信号を生成する第１信号生成部と、
前記第２同期信号を生成するための前記信号であり、外部端子を介して供給されるマスク信号が無効レベルのときに前記第１同期信号に同期して前記第２同期信号を生成し、前記マスク信号が有効レベルのときに前記第２同期信号の生成を停止する第２信号生成部と
を備えていることを特徴とする請求項８に記載のシステム。
【請求項１０】
請求項９に記載のシステムに搭載された前記半導体メモリの製造方法であって
前記コントローラおよび前記半導体メモリを前記テストモードに設定し、
前記テスト端子に前記クロック信号、前記第１コマンド信号、前記アドレス信号および前記ライトデータ信号を出力し、前記マスク信号を無効レベルに設定して前記半導体メモリにテストデータを書き込み、
前記テスト端子に前記クロック信号、前記第１コマンド信号および前記アドレス信号を出力し、前記マスク信号を無効レベルに設定して前記半導体メモリから読み出される前記リードデータを前記テスト端子を介して受け、
受けた前記リードデータを期待値と比較することにより、前記半導体メモリの良否を判定すること
を特徴とする半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリおよび半導体メモリが搭載されるシステムに関する。
【背景技術】
【０００２】
半導体メモリは、メモリ容量の増大に伴い端子数が増える傾向にある。データ端子を利用してコマンド信号およびアドレス信号を供給することで、端子数を削減する半導体メモリが提案されている（例えば、特許文献１参照。）。また、コマンド信号やアドレス信号を、複数回に分けて時分割で供給することで、端子数を削減する半導体メモリが提案されている（例えば、特許文献２参照。）。さらに、半導体メモリにアクセスするＣＰＵの帯域幅を大きくするために、アクセス動作に必要な動作コマンドの供給手順をマクロ命令に対応させて予め保持しておき、マクロ命令に応答して、保持している手順にしたがって動作コマンドを順に実行する半導体メモリが提案されている（例えば、特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−７４３８７号公報
【特許文献２】特開２００２−２４５７７８号公報
【特許文献３】特開平１０−１６１８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、ライトコマンドやリードコマンド等の動作コマンドの内容は、複数ビットのコマンド信号の論理の組み合わせで識別される。ライト動作とリード動作が交互に実行される場合、ライトコマンドとリードコマンドは、例えば、１つのコマンド信号の論理の反転を繰り返すことで生成可能である。しかしながら、従来の半導体メモリでは、コマンド信号は、１つ前に半導体メモリに供給された動作コマンドを考慮することなく、動作コマンド毎にセットで半導体メモリに供給される。このため、コマンド端子の数を削減した半導体メモリにおいて、動作コマンドの供給効率は低下し、半導体メモリのアクセス効率は低下する。
【０００５】
本発明の目的は、少ない数のコマンド端子を用いて、半導体メモリを効率よくアクセスすることである。
【課題を解決するための手段】
【０００６】
本発明の一形態では、半導体メモリは、独立の選択信号に応じて選択される１つが独立に動作し、複数の第１コマンド端子にそれぞれ供給される異なる組み合わせの複数の第１コマンド信号の少なくとも１つを共通で受け、受けた前記第１コマンド信号を出力する複数の第１選択部と、第１選択部の出力に接続され、第１コマンド端子の数より多く、少なくとも１つが第１選択部の複数に共通に接続され、第１選択部の１つから出力される第１コマンド信号を、第１同期信号に応答して保持し、第２コマンド信号として出力する複数の保持部と、第２コマンド信号に応じた動作制御信号を、第１同期信号に比べて発生頻度が低い第２同期信号に応答して出力する動作制御部と、動作制御信号に応じてアクセスされるメモリセルとを有している。
【発明の効果】
【０００７】
少ない数のコマンド端子を用いて、半導体メモリを効率よくアクセスできる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態における半導体メモリの例を示している。
【図２】別の実施形態における半導体メモリの例を示している。
【図３】別の実施形態における半導体メモリの例を示している。
【図４】図３に示したクロック制御部およびコマンド制御部の例を示している。
【図５】図３に示したコマンド入力部の例を示している。
【図６】図５に示したラッチ回路の例を示している。
【図７】図５に示したコマンド入力部によるコマンド信号の割り付けの例を示している。
【図８】図３に示したコマンドデコーダの例を示している。
【図９】図８に示したコマンドデコーダの動作仕様の例を示している。
【図１０】図３に示した半導体メモリのコマンドの遷移の例を示している。
【図１１】図３に示した半導体メモリが搭載されるシステムの例を示している。
【図１２】図３に示した半導体メモリの動作の例を示している。
【図１３】別の実施形態における半導体メモリの例を示している。
【図１４】図１３に示したクロック制御部の例を示している。
【図１５】図１３に示したコマンド入力部の例を示している。
【図１６】図１３に示したアドレス入力部の例を示している。
【図１７】図１３に示したデータ入出力部におけるデータ信号の入力回路の例を示している。
【図１８】図１３に示したデータ入出力部におけるデータ信号の出力回路の例を示している。
【図１９】図１３に示した半導体メモリが搭載されるシステムの例を示している。
【図２０】図１９に示したアドレスコマンド制御部の例を示している。
【図２１】図１９に示したデータ制御部の例を示している。
【図２２】図１３に示した半導体メモリのコマンドの遷移に必要なタイミング仕様の例を示している。
【図２３】図１３に示した半導体メモリの通常動作モード中の動作の例を示している。
【図２４】図１３に示した半導体メモリの通常動作モード中の動作の別の例を示している。
【図２５】図１３に示した半導体メモリをテストするテストシステムの例を示している。
【図２６】図１３に示した半導体メモリのテストモード中の動作の例を示している。
【図２７】図２６に示した最後のライトコマンドからプリチャージコマンドまでのタイミングを示している。
【図２８】図１３に示した半導体メモリのテストモード中の動作の別の例を示している。
【発明を実施するための形態】
【０００９】
以下、図面を用いて実施形態を説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。先頭に”／”の付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、半導体チップが収納されるパッケージのリード、あるいは半導体マクロの外部端子である。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１０】
図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、ＤＲＡＭ（Dynamic Random Access Memory）である。図１では、発明の実施に必要な最小限の要素を示している。半導体メモリＭＥＭは、選択部ＳＥＬ０、ＳＥＬ１、保持部ＨＬＤ０、ＨＬＤ１、ＨＬＤ２、動作制御部ＯＰＣおよびメモリセルＭＣを有している。選択部ＳＥＬ０、ＳＥＬ１は、第１選択部の一例である。
【００１１】
選択部ＳＥＬ０は、選択信号ＩＳＥＬ０が有効レベルのときに動作し、コマンド端子ＣＭＤ０、ＣＭＤ１にそれぞれ供給されるコマンド信号をコマンド信号線ＣＭＤＬ０、ＣＭＤＬ１に出力する。選択部ＳＥＬ０は、選択信号ＩＳＥＬ０が無効レベルのときにコマンド信号の出力を停止する。選択部ＳＥＬ１は、選択信号ＩＳＥＬ１が有効レベルのときに動作し、コマンド端子ＣＭＤ０、ＣＭＤ１にそれぞれ供給されるコマンド信号をコマンド信号線ＣＭＤＬ２、ＣＭＤＬ１に出力する。選択部ＳＥＬ１は、選択信号ＩＳＥＬ１が無効レベルのときにコマンド信号の出力を停止する。なお、選択信号ＩＳＥＬ０、ＩＳＥＬ１は、同時に有効レベルに設定されることはない。
【００１２】
保持部ＨＬＤ０−ＨＬＤ２は、選択部ＳＥＬ０、ＳＥＬ１からコマンド信号線ＣＭＤＬ０−ＣＭＤＬ２にそれぞれ出力されるコマンド信号を、同期信号ＳＹＮＣ１に応答して保持し、コマンド信号ＩＣＭＤ０、ＩＣＭＤ１、ＩＣＭＤ２として出力する。例えば、同期信号ＳＹＮＣ１は、クロック信号である。このように、半導体メモリＭＥＭは、コマンド端子ＣＭＤ０でコマンド信号ＩＣＭＤ０、ＩＣＭＤ１を受け、コマンド端子ＣＭＤ１でコマンド信号ＩＣＭＤ１、ＩＣＭＤ２を受ける。
【００１３】
保持部ＨＬＤ０−ＨＬＤ２の数は、コマンド端子ＣＭＤ０−ＣＭＤ１の数より多く、保持部ＨＬＤ１の入力は、選択部ＳＥＬ０、ＳＥＬ１の出力に共通に接続されている。これにより、例えば、コマンド端子ＣＭＤ１で受けるコマンド信号ＣＭＤ１を選択部ＳＥＬ０、ＳＥＬ１のいずれかを介して保持部ＨＬＤ１に保持できる。
【００１４】
動作制御部ＯＰＣは、保持部ＨＬＤ０−ＨＬＤ２に保持されたコマンド信号ＩＣＭＤ０−ＩＣＭＤ２に応じた動作制御信号ＣＮＴを、同期信号ＳＹＮＣ２に応答して出力する。そして、メモリセルＭＣは、動作制御信号ＣＮＴに応じてアクセスされる。例えば、動作制御信号ＣＮＴに応じて、メモリセルＭＣにデータが書き込まれ、あるいは、メモリセルＭＣからデータが読み出される。
【００１５】
同期信号ＳＹＮＣ２は、同期信号ＳＹＮＣ１に比べて発生頻度が低い。例えば、同期信号ＳＹＮＣ２は、動作制御部ＯＰＣを動作させるタイミングを示す専用のクロック信号である。なお、同期信号ＳＹＮＣ２は、動作制御部ＯＰＣを動作させるために外部端子を介して供給される動作イネーブル信号を、同期信号ＳＹＮＣ１に同期させて半導体メモリＭＥＭの内部で生成されてもよい。あるいは、同期信号ＳＹＮＣ２は、動作制御部ＯＰＣの動作を禁止するために外部端子を介して供給されるマスク信号の非活性化期間に、同期信号ＳＹＮＣ１に同期させて半導体メモリＭＥＭの内部で生成されてもよい。これ等の場合、動作制御部ＯＰＣを動作させるときのみ、同期信号ＳＹＮＣ１が同期信号ＳＹＮＣ２として動作制御部ＯＰＣに供給される。
【００１６】
例えば、コマンド信号ＩＣＭＤ０−ＩＣＭＤ２のうち論理レベルが変更される頻度が高いコマンド信号ＩＣＭＤ１は、複数のセレクタＳＥＬ０、ＳＥＬ１を介して保持部ＨＬＤ１に伝達される。これにより、選択信号ＩＳＥＬ０、ＩＳＥＬ１のいずれを有効レベルに設定しても、論理レベルの変更の頻度が高いコマンド信号ＩＣＭＤ１の論理を保持部ＨＬＤ１に保持できる。
【００１７】
したがって、メモリセルＭＣのアクセスに必要なコマンド信号ＩＣＭＤ０−ＩＣＭＤ２を、同期信号ＳＹＮＣ１の最小限のサイクル数で保持部ＨＬＤ０−ＨＬＤ２に揃えることができる。換言すれば、保持部ＨＬＤ０−ＨＬＤ２に保持されている論理を変更するための最小限のコマンド信号が半導体メモリＭＥＭに供給されればよい。この結果、動作制御部ＯＰＣを動作させる同期信号ＳＹＮＣ２を高い頻度で発生させることができ、少ない数のコマンド端子ＣＭＤ０−ＣＭＤ１を用いて、メモリセルＭＣを効率よくアクセスできる。さらに、外部端子の数が少ない半導体メモリＭＥＭを形成できる。これに対して、メモリセルＭＣのアクセスに必要な全てのコマンド信号をセットで半導体メモリＭＥＭに供給する場合、保持部ＨＬＤ０−ＨＬＤ２を設定するために、アクセス毎にコマンド端子ＣＭＤ０−ＣＭＤ１にコマンド信号を２回供給する必要がある。
【００１８】
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、図１に示した半導体メモリＭＥＭに選択部ＵＳＥＬを追加している。選択部ＵＳＥＬは、第２選択部の一例である。また、半導体メモリＭＥＭは、コマンド信号ＣＭＤ２を受けるコマンド端子ＣＭＤ２およびテスト信号ＴＥＮを受けるテスト端子ＴＥＮを有している。その他の構成は、図１に示した半導体メモリＭＥＭと同様である。図２においても、発明の実施に必要な最小限の要素を示している。
【００１９】
選択部ＵＳＥＬは、テスト信号ＴＥＮが無効レベルのときに動作し、コマンド端子ＣＭＤ０、ＣＭＤ１、ＣＭＤ２にそれぞれ供給されるコマンド信号をコマンド信号線ＣＭＤＬ０−ＣＭＤＬ２を介して保持部ＨＬＤ０−ＨＬＤ２にそれぞれ出力する。選択部ＵＳＥＬは、テスト信号ＴＥＮが有効レベルのときにコマンド信号ＣＭＤ０−ＣＭＤ２の出力を停止する。コマンド端子ＣＭＤ０−ＣＭＤ２の数は、保持部ＨＬＤ０−ＨＬＤ２の数に等しい。このため、選択部ＵＳＥＬは、セットで供給されるコマンド信号を一度に保持部ＨＬＤ０−ＨＬＤ２に供給できる。
【００２０】
例えば、テスト信号ＴＥＮは、半導体メモリＭＥＭをテストするテストモード中に有効レベルに設定され、ユーザシステムにより半導体メモリＭＥＭがアクセスされる通常モード中に無効レベルに設定される。選択信号ＩＳＥＬ０、ＩＳＥＬ１は、テストモード中に、コマンド信号ＣＭＤ０、ＣＭＤ１の種類に応じて、いずれかが有効レベルに設定され、通常モード中に無効レベルに設定される。例えば、選択信号ＩＳＥＬ０、ＩＳＥＬ１は、半導体メモリＭＥＭをテストするテスト装置等から出力される。
【００２１】
コマンド信号ＣＭＤ０、ＣＭＤ１は、テストモード中および通常モード中に半導体メモリＭＥＭに供給され、コマンド信号ＣＭＤ２は、通常モード中のみに半導体メモリＭＥＭに供給される。すなわち、この実施形態では、半導体メモリＭＥＭは、通常モード中にコマンド端子ＣＭＤ０−ＣＭＤ２を用いてアクセスされる。同期信号ＳＹＮＣ２は、テストモード中に同期信号ＳＹＮＣ１に比べて発生頻度が低くされ、通常モード中に同期信号ＳＹＮＣ１に応答して生成される。これにより、通常モード中の半導体メモリＭＥＭのインタフェースを既存の半導体メモリのインタフェースと同じにできる。また、半導体メモリＭＥＭは、テストモード中にコマンド端子ＣＭＤ０、ＣＭＤ１を用いてアクセスされる。これにより、半導体メモリＭＥＭのテストに必要なコマンド端子の数を減らすことができ、少ない数のコマンド端子を用いて、メモリセルＭＣを効率よくアクセスし、テストできる。
【００２２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、半導体メモリＭＥＭをテストするときに、少ない数のコマンド端子ＣＭＤ０−ＣＭＤ１を用いて、メモリセルＭＣを効率よくアクセスできる。また、通常モード中には、既存のインタフェースを用いて半導体メモリＭＥＭにアクセスできる。
【００２３】
図３は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。
【００２４】
半導体メモリＭＥＭは、データ入出力部１０、アドレス入力部１２、コマンド入力部１４、コマンド制御部１６、クロック制御部１８およびメモリコア１００を有している。メモリコア１００は、アドレス選択部２０、モードレジスタ２２、コマンドデコーダ２４、ロウアドレス制御部２６、ロウタイミング制御部２８、コラムタイミング制御部３０、コラムアドレス制御部３２、ロウ制御部３４、コラム制御部３６、データ制御部３８、コラムスイッチ部４０、センスアンプ部４２およびメモリセルアレイ４４を有している。
【００２５】
メモリコア１００は、ＳＤＲＡＭのバンクに相当している。この実施形態では、説明を簡単にするために、半導体メモリＭＥＭが１つのメモリコア１００を有する例を示している。半導体メモリＭＥＭに複数のメモリコア１００（バンク）が形成されるとき、半導体メモリＭＥＭは、アクセスするメモリコア１００を選択するためのバンクアドレス信号を受ける。
【００２６】
データ入出力部１０は、ライト動作時に、データ端子ＤＱで受けるデータ信号をライト制御信号ＷＲＺに同期して受け、受けたデータ信号をデータバスＤＢＺに出力する。データ入出力部１０は、リード動作時に、データバスＤＢＺから受けるデータ信号をリード制御信号ＲＤＺに同期してデータ端子ＤＱに出力する。例えば、データ端子ＤＱは１６ビットである（ＤＱ１５−ＤＱ０）。
【００２７】
アドレス入力部１２は、アドレス端子ＡＤで受けるアドレス信号をアドレス信号ＡＲＺとして出力する。半導体メモリＭＥＭは、アドレス端子ＡＤに供給されるロウアドレス信号とコラムアドレス信号とを時分割で受けるアドレスマルチプレクスタイプを採用している。例えば、アドレス端子ＡＤは１２ビットであり（ＡＤ１１−ＡＤ０）、ロウアドレス信号は、全てのアドレス端子ＡＤを使用して半導体メモリＭＥＭに供給され、コラムアドレス信号は下位の８ビットのアドレス端子ＡＤを使用して半導体メモリＭＥＭに供給される。
【００２８】
コマンド入力部１４は、コマンド端子ＣＭＤ（ＣＭＤ０、ＣＭＤ１）で受けるコマンド信号の種類を選択信号ＩＳＥＬの値に応じて判定し、判定結果に応じて、コマンド信号ＣＳＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺの２つを出力する。ここで、コマンド信号ＣＳＲＺはチップセレクト信号であり、コマンド信号ＲＡＳＲＺはロウアドレスストローブ信号であり、コマンド信号ＣＡＳＲＺはコラムアドレスストローブ信号であり、コマンド信号ＷＥＲＺはライトイネーブル信号である。コマンド入力部１４の例は、図５に示す。
【００２９】
コマンド制御部１６は、コマンドマスク信号ＣＭＩＺがロウレベルに非活性化されているときに、クロック信号ＣＬＫＩＺをクロック信号ＣＬＫＰＺとして出力する。コマンド制御部１６は、コマンドマスク信号ＣＭＩＺがハイレベルに活性化されているときに、クロック信号ＣＬＫＰＺの出力を停止する。クロック信号ＣＬＫＩＺは第１同期信号の一例であり、クロック信号ＣＬＫＰＺは第２同期信号の一例である。コマンド制御部１６の例は、図４に示す。
【００３０】
クロック制御部１８は、ハイレベルのクロックイネーブル信号ＣＫＥを受けているときに、クロック信号ＣＬＫをクロック信号ＣＬＫＩＺとして出力し、ロウレベルのクロックイネーブル信号ＣＫＥを受けているときに、クロック信号ＣＬＫＩＺの出力を停止する。なお、半導体メモリＭＥＭは、クロックイネーブル信号ＣＫＥを受けずに、クロック信号ＣＬＫに同期するクロック信号ＣＬＫＩＺを常に生成してもよい。クロック制御部１８は、コマンドマスク信号ＣＭをコマンドマスク信号ＣＭＩＺとして出力する。クロック制御部１８の例は、図３に示す。
【００３１】
アドレス選択部２０は、コマンドデコーダ２４により解読されたコマンドがアクティブコマンドを示すときに、アドレス信号ＡＲＺをロウアドレス信号ＲＡとして出力する。アドレス選択部２０は、コマンドデコーダ２４により解読されたコマンドがライトコマンドまたはリードコマンドを示すときに、アドレス信号ＡＲＺをコラムアドレス信号ＣＡとして出力する。アドレス選択部２０は、コマンドデコーダ２４により解読されたコマンドがモードレジスタ設定コマンドを示すときに、アドレス信号ＡＲＺをモード設定信号ＭＡとして出力する。
【００３２】
モードレジスタ２２は、動作制御信号ＭＲＳＰＺに同期してモード設定信号ＭＡを受け、モード設定信号ＭＡの論理に応じて内蔵するレジスタの値を設定する。例えば、モードレジスタ２２には、バースト長等が設定される。バースト長は、１回のリードコマンドに応答してデータ端子ＤＱから出力されるデータ信号の数または１回のライトコマンドに応答してデータ端子ＤＱに入力されるデータ信号の数を示す。動作制御信号ＭＲＳＰＺは、コマンドデコーダ２４により解読されたコマンドがモードレジスタ設定コマンドのとき、コマンドデコーダ２４から出力される。
【００３３】
コマンドデコーダ２４は、コマンド入力部１４からのコマンド信号ＣＳＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺをデコードし、デコード結果に応じて動作制御信号ＭＲＳＰＺ、ＢＳＴＰＺ、ＡＣＴＰＺ、ＰＲＥＰＺ、ＲＥＦＰＺ、ＲＤＰＺ、ＷＲＰＺのいずれかをクロック信号ＣＬＫＰＺに同期して出力する。動作制御信号ＭＲＳＰＺは、モードレジスタ設定コマンドが認識されたときに生成される。動作制御信号ＢＳＴＰＺは、バースト動作を停止するためのバーストストップコマンドが認識されたときに生成される。動作制御信号ＡＣＴＰＺは、ワード線ＷＬの１つを活性化し、センスアンプを動作させるアクティブ動作を実行するためのアクティブコマンドが認識されたときに生成される。動作制御信号ＰＲＥＰＺは、活性化状態のメモリセルアレイ４４を非活性化するプリチャージ動作を実行するためのプリチャージコマンドが認識されたときに生成される。動作制御信号ＲＥＦＰＺは、リフレッシュ動作を実行するためのリフレッシュコマンドが認識されたときに生成される。動作制御信号ＲＤＰＺは、リード動作を実行するためのリードコマンドが認識されたときに生成される。動作制御信号ＷＲＰＺは、ライト動作を実行するためのライトコマンドが認識されたときに生成される。コマンドデコーダ２４の例は、図８に示す。
【００３４】
ロウアドレス制御部２６は、ロウアドレス信号ＲＡをプリデコードしてプリデコード信号ＰＲＡを生成し、生成したプリデコード信号ＰＲＡをロウ制御部３４に出力する。ロウタイミング制御部２８は、動作制御信号ＡＣＴＰＺに応答して、アクティブ動作を実行するためのタイミング信号をロウ制御部３４に出力する。ロウタイミング制御部２８は、動作制御信号ＰＲＥＰＺに応答して、プリチャージ動作を実行するためのタイミング信号をロウ制御部３４に出力する。ロウタイミング制御部２８は、動作制御信号ＲＥＦＰＺに応答して、リフレッシュ動作を実行するためのタイミング信号をロウ制御部３４に出力する。
【００３５】
コラムタイミング制御部３０は、動作制御信号ＲＤＰＺに応答して、リード動作を実行するためのタイミング信号ＲＤＺをデータ制御部３８およびデータ入出力部１０に出力する。コラムタイミング制御部３０は、動作制御信号ＷＲＰＺに応答して、ライト動作を実行するためのタイミング信号ＷＲＺをデータ制御部３８およびデータ入出力部１０に出力する。また、コラムタイミング制御部３０は、動作制御信号ＲＤＰＺ、ＷＲＰＺに応答して、コラム制御部３６を動作させるタイミング信号ＣＬＰＺを出力する。例えば、コラムタイミング制御部３０は、バースト長に対応する数のパルスを有するタイミング信号ＲＤＺ、ＷＲＺまたはＣＬＰＺを出力する。なお、以下では、発明を分かりやすくするために、バースト長が”１”の場合について説明する。
【００３６】
コラムアドレス制御部３２は、コラムアドレス信号ＣＡをプリデコードしてプリデコード信号ＰＣＡを生成し、生成したプリデコード信号ＰＣＡをコラム制御部３６に出力する。コラム制御部３６は、プリデコード信号ＰＣＡの値が示すコラム選択信号ＣＬＺの１つを、コラムタイミング制御部３０からのタイミング信号ＣＬＰＺに同期して活性化する。
【００３７】
ロウ制御部３４は、プリデコード信号ＰＲＡの値が示すワード線ＷＬの１つを、ロウタイミング制御部２８からのタイミング信号の１つに同期して活性化する。ロウ制御部３４は、ロウタイミング制御部２８からのタイミング信号の別の１つに同期してセンスアンプ活性化信号ＳＡＥを出力する。さらに、ロウ制御部３４は、ビット線ＢＬ、／ＢＬのプリチャージを停止するための制御信号等を、ロウタイミング制御部２８からのタイミング信号の別の１つに同期して出力する。
【００３８】
データ制御部３８は、ライト動作時に、データバスＤＢＺに供給されるライトデータ信号をタイミング信号ＷＲＺに応答して受け、受けたライトデータ信号をデータバスＤＢを介してコラムスイッチ部４０に出力する。データ制御部３８は、リード動作時に、データバスＤＢを介してメモリセルアレイ４４から出力されるリードデータ信号を、タイミング信号ＲＤＺに同期してデータバスＤＢＺに出力する。データバスＤＢのバス幅は、データバスＤＢＺのバス幅より大きい。例えば、バースト長の最大値が”８”のとき、データバスＤＢのバス幅は、データバスＤＢＺのバス幅の少なくとも８倍に設定される。
【００３９】
なお、データ制御部３８に供給されるタイミング信号ＷＲＺは、データ入出力部１０に供給されるタイミング信号ＷＲＺを所定時間遅延させた信号である。データ入出力部１０に供給されるタイミング信号ＲＤＺは、データ制御部３８に供給されるタイミング信号ＲＤＺを所定時間遅延させた信号である。これにより、ライトデータ信号をデータ端子ＤＱからメモリセルアレイ４４まで順に伝達でき、リードデータ信号をメモリセルアレイ４４からデータ端子ＤＱまで順に伝達できる。
【００４０】
コラムスイッチ部４０は、データ制御部３８をビット線対ＢＬ、／ＢＬのいずれかに接続する複数のコラムスイッチを有している。そして、コラムスイッチの所定数が、コラムアドレス信号ＣＡに応じて活性化されるコラム選択信号ＣＬＺ毎にオンする。センスアンプ部４２は、ビット線対ＢＬ、／ＢＬにそれぞれ接続された複数のセンスアンプを有している。各センスアンプは、センスアンプ活性化信号ＳＡＥに同期して活性化され、ビット線対ＢＬ、／ＢＬの電圧差を増幅する。
【００４１】
メモリセルアレイ４４は、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶダイナミックメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶダイナミックメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。ダイナミックメモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、ビット線ＢＬ、／ＢＬのプリチャージ電圧と同じである。
【００４２】
図４は、図３に示したクロック制御部１８およびコマンド制御部１６の例を示している。クロック制御部１８は、２つの入力バッファＩＢＵＦおよび１つの入力バッファＩＢＵＦ２を有している。クロックイネーブル信号ＣＫＥを受ける入力バッファＩＢＵＦは、クロックイネーブル信号ＣＫＥをクロックイネーブル信号ＣＫＥＩＺとして出力する。コマンドマスク信号ＣＭを受ける入力バッファＩＢＵＦは、コマンドマスク信号ＣＭをコマンドマスク信号ＣＭＩＺとして出力する。
【００４３】
入力バッファＩＢＵＦ２は、クロックイネーブル信号ＣＫＥＩＺがハイレベルに活性化されている期間に動作し、クロック信号ＣＬＫをクロック信号ＣＬＫＩＺとして出力する。入力バッファＩＢＵＦ２は、クロックイネーブル信号ＣＫＥＩＺがロウレベルに非活性化されている間、クロック信号ＣＬＫＩＺをロウレベルに設定する。クロック制御部１８は、クロック信号ＣＬＫに同期してクロック信号ＣＬＫＩＺを生成する第１信号生成部の一例である。コマンド制御部１６は、タイミング変更部ＴＣ１、ＴＣ２と、コマンドマスク信号ＣＭＩＺのロウレベル期間にクロック信号ＣＬＫＩＺをクロック信号ＣＬＫＰＺとして出力するアンド回路ＡＮＤとを有している。
【００４４】
この実施形態では、半導体メモリＭＥＭの外部から供給されるコマンドマスク信号ＣＭの論理に応じてクロック信号ＣＬＫＰＺを生成し、あるいは停止することで、コマンドデコーダ２４の動作を半導体メモリＭＥＭの外部から制御できる。換言すれば、図５に示すラッチ部ＬＴＵにコマンド信号が揃ったときに、半導体メモリＭＥＭの外部からコマンドデコーダ２４を動作できる。これにより、動作コマンドを認識するために必要な複数のコマンド信号の一部を半導体メモリＭＥＭに供給する場合に、ラッチ部ＬＴＵにコマンド信号が揃ったタイミングで、コマンドデコーダ２４を動作させることができる。すなわち、コマンド信号を動作コマンド毎にセットで半導体メモリＭＥＭに供給しない場合にも、半導体メモリＭＥＭを効率よくアクセスできる。また、クロック信号ＣＬＫＰＺをクロック信号ＣＬＫＩＺに同期して生成することで、クロック信号ＣＬＫに同期して動作する従来のコマンドデコーダを利用できる。
【００４５】
タイミング変更部ＴＣ１は、クロック信号ＣＬＫＩＺの立ち上がりエッジを遅らせる機能を有している。これにより、クロック信号ＣＬＫＩＺの立ち上がりエッジを遅らせた信号が、クロック信号ＣＬＫＰＺとしてコマンドデコーダ２４に出力される。
【００４６】
タイミング変更部ＴＣ２は、コマンドマスク信号ＣＭＩＺの立ち下がりエッジを遅らせる機能を有している。これにより、コマンドマスク信号ＣＭＩＺの立ち下がりエッジがクロック信号ＣＬＫＩＺの立ち下がりエッジより早く現れるときに、クロック信号ＣＬＫＰＺの誤パルスが発生することを防止できる。コマンド制御部１６は、コマンドマスク信号ＣＭが無効レベルのときにクロック信号ＣＬＫＩＺに同期してクロック信号ＣＬＫＰＺを生成し、コマンドマスク信号ＣＭが有効レベルのときにクロック信号ＣＬＫＰＺの生成を停止する第２信号生成部の一例である。
【００４７】
図５は、図３に示したコマンド入力部１４の例を示している。コマンド入力部１４は、５つの入力バッファＩＢＵＦ、セレクタＳＥＬ（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）およびラッチ部ＬＴＵを有している。セレクタＳＥＬは、第１選択部の一例である。
【００４８】
５つの入力バッファＩＢＵＦは、選択信号ＩＳＥＬ０−ＩＳＥＬ２およびコマンド信号ＣＭＤ０−ＣＭＤ１をそれぞれ受け、選択信号ＳＥＬＴＺ（ＳＥＬＴ０Ｚ、ＳＥＬＴ１Ｚ、ＳＥＬＴ２Ｚ）およびコマンド信号ＣＭＤＺ（ＣＭＤ０Ｚ、ＣＭＤ１Ｚ）として出力する。
【００４９】
各セレクタＳＥＬ０−ＳＥＬ２は、コマンド信号ＣＭＤ０Ｚ、ＣＭＤ１Ｚをそれぞれ受ける一対のトライステートバッファＴＢＵＦを有している。セレクタＳＥＬ０のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ０Ｚがハイレベルのときにコマンド信号ＣＭＤ０Ｚ、ＣＭＤ１Ｚをコマンド信号ＲＡＳＳＺ、ＣＡＳＳＺとしてそれぞれ出力する。セレクタＳＥＬ０のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ０Ｚがロウレベルのときに、出力をハイインピーダンス状態に設定する。
【００５０】
セレクタＳＥＬ１のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ１Ｚがハイレベルのときに、コマンド信号ＣＭＤ０Ｚ、ＣＭＤ１Ｚをコマンド信号ＷＥＳＺ、ＣＡＳＳＺとしてそれぞれ出力する。セレクタＳＥＬ１のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ１Ｚがロウレベルのときに、出力をハイインピーダンス状態に設定する。セレクタＳＥＬ２のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ２Ｚがハイレベルのときに、コマンド信号ＣＭＤ０Ｚ、ＣＭＤ１Ｚをコマンド信号ＷＥＳＺ、ＣＳＳＺとしてそれぞれ出力する。セレクタＳＥＬ２のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ２Ｚがロウレベルのときに、出力をハイインピーダンス状態に設定する。
【００５１】
コマンド信号ＷＥＳＺ、ＲＡＳＳＺ、ＣＡＳＳＺ、ＣＳＳＺは、ＤＲＡＭのライトイネーブル信号／ＷＥ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、チップセレクト信号／ＣＳにそれぞれ対応する。すなわち、コマンド端子ＣＭＤ０には、ライトイネーブル信号／ＷＥまたはロウアドレスストローブ信号／ＲＡＳが供給され、コマンド端子ＣＭＤ１には、コラムアドレスストローブ信号／ＣＡＳまたはチップセレクト信号／ＣＳが供給される。以下、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを、それぞれコマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥとも称する。
【００５２】
これにより、コマンド入力部１４は、２本のコマンド端子ＣＭＤ０、ＣＭＤ１を用いて、４種類のコマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥを受けることができる。また、コマンド端子ＣＭＤ０、ＣＭＤ１で受けるコマンド信号の組み合わせ（／ＲＡＳと／ＣＡＳ、／ＷＥと／ＣＡＳ、／ＷＥと／ＣＳ）は、活性化される選択信号ＩＳＥＬ０−ＩＳＥＬ２に応じて異なる。
【００５３】
ラッチ部ＬＴＵは、コマンド信号ＷＥＳＺ、ＲＡＳＳＺ、ＣＡＳＳＺ、ＣＳＳＺをクロック信号ＣＬＫＩＺに同期してラッチし、ラッチした信号をコマンド信号ＷＥＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺ、ＣＳＲＺとしてそれぞれ出力する４つのラッチ回路ＬＴＣを有している。ラッチ回路ＬＴＣは、保持部の一例である。
【００５４】
図６は、図５に示したラッチ回路ＬＴＣの例を示している。４つのラッチ回路ＬＴＣは互いに同じ回路であるため、ここでは、コマンド信号ＣＳＳＺを受けるラッチＬＴＣについて説明する。ラッチＬＴＣは、第１ラッチＬＴ１および第２ラッチＬＴ２を有している。第１ラッチＬＴ１は、コマンド信号ＣＳＳＺの論理を保持し、保持している論理を第２ラッチＬＴ２に出力する。第２ラッチＬＴ２は、第１ラッチＬＴ１から出力されるコマンド信号ＣＳＳＺの論理をクロック信号ＣＬＫＩＺの立ち上がりエッジに同期してラッチし、ラッチした論理をコマンド信号ＣＳＲＺとして出力する。
【００５５】
第１ラッチＬＴ１により、図５に示したセレクタＳＥＬ２のＴＢＵＦがオフし、セレクタＳＥＬ２からのコマンド信号ＣＳＳＺの供給が停止したときにもコマンド信号線ＣＳＳＺがフローティング状態になることを防止できる。例えば、セレクタＳＥＬ０、ＳＥＬ１が順に選択されるとき、セレクタＳＥＬ２は、コマンド信号ＣＳＳＺを出力できない。この場合にも、以前にセレクタＳＥＬ２から出力されたコマンド信号ＣＳＳＺの論理を第１ラッチＬＴ１により保持できる。これにより、ラッチ回路ＬＴＣの数がコマンド端子ＣＭＤ０−ＣＭＤ１の数より多い場合にも、コマンド信号ＷＥＳＺ、ＲＡＳＳＺ、ＣＡＳＳＺ、ＣＳＳＺの論理をラッチ部ＬＴＵに順に揃えて、メモリセルＭＣにアクセスできる。
【００５６】
図７は、図５に示したコマンド入力部１４によるコマンド信号の割り付けの例を示している。選択信号ＩＳＥＬ０がハイレベルＨに活性化され、選択信号ＩＳＥＬ１、ＩＳＥＬ２がロウレベルに非活性化されるとき、図５に示したセレクタＳＥＬ０が動作する。このとき、コマンド入力部１４は、コマンド端子ＣＭＤ０−ＣＭＤ１にそれぞれ供給される信号をコマンド信号／ＲＡＳ、／ＣＡＳであると認識する。選択信号ＩＳＥＬ１がハイレベルＨに活性化され、選択信号ＩＳＥＬ０、ＩＳＥＬ２がロウレベルに活性化されるとき、図５に示したセレクタＳＥＬ１が動作する。このとき、コマンド入力部１４は、コマンド端子ＣＭＤにそれぞれ供給される信号をコマンド信号／ＷＥ、／ＣＡＳであると認識する。選択信号ＩＳＥＬ２がハイレベルＨに活性化され、選択信号ＩＳＥＬ０、ＩＳＥＬ１がロウレベルに活性化されるとき、図５に示したセレクタＳＥＬ２が動作する。このとき、コマンド入力部１４は、コマンド端子ＣＭＤ０−ＣＭＤ１にそれぞれ供給される信号をコマンド信号／ＷＥ、／ＣＳであると認識する。
【００５７】
図７に示すように、コマンド入力部１４は、コマンド端子ＣＭＤ１に供給される信号を、選択信号ＩＳＥＬ０、ＩＳＥＬ１のハイレベル時に、ともにコマンド信号／ＣＡＳと認識する。コマンド信号／ＣＡＳは、後述する図１０に示すように、半導体メモリＭＥＭに最も頻繁に供給される信号である。換言すれば、コマンド信号／ＣＡＳの論理は、半導体メモリＭＥＭを動作させるときに、最も頻繁に変化される。変化の頻度が高いコマンド信号を複数のセレクタＩＳＥＬ０、ＩＳＥＬ１に割り付けることで、コマンド端子ＣＭＤの数が少ないときにも、コマンド信号を効率よく半導体メモリＭＥＭに供給できる。
【００５８】
図８は、図３に示したコマンドデコーダ２４の例を示している。コマンドデコーダ２４は、コマンド信号ＣＳＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺの論理に応じて、動作制御信号ＭＲＳＰＺ、ＲＥＦＰＺ、ＰＲＥＰＺ、ＡＣＴＰＺ、ＷＲＰＺ、ＲＤＰＺ、ＢＳＴＰＺをそれぞれ出力するデコード部ＤＥＣを有している。コマンドデコーダ２４は、動作制御信号ＭＲＳＰＺ、ＲＥＦＰＺ、ＰＲＥＰＺ、ＡＣＴＰＺ、ＷＲＰＺ、ＲＤＰＺ、ＢＳＴＰＺをクロック信号ＣＬＫＰＺに応答して出力する動作制御部の一例である。
【００５９】
各デコード部ＤＥＣは、２つの２入力ナンドゲートと、２入力ナンドゲートの出力およびクロック信号ＣＬＫＰＺの反転信号を受ける３入力ノアゲートとを有している。各デコード部ＤＥＣは、デコード結果に応じて、クロック信号ＣＬＫＰＺのハイレベル期間に動作制御信号（ＭＲＳＰＺ、ＲＥＦＰＺ、ＰＲＥＰＺ、ＡＣＴＰＺ、ＷＲＰＺ、ＲＤＰＺ、ＢＳＴＰＺのいずれか）をハイレベルに活性化する。
【００６０】
コマンド信号ＣＳＲＺがロウレベルで、コマンド信号ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺがハイレベルのとき、各デコード部ＤＥＣにおいて、２入力ナンドゲートの少なくともいずれかはハイレベルを出力する。このため、全ての３入力ノアゲートは、ロウレベルを出力し、半導体メモリＭＥＭは前のクロックサイクルの状態を維持するアイドル状態になる。半導体メモリＭＥＭをアイドル状態に設定するコマンドは、後述する図２２に示すようにノップコマンドＮＯＰ（No Operation）と称される。
【００６１】
コマンドデコーダ２４を動作させるクロック信号ＣＬＫＰＺは、外部端子ＣＭを介して半導体メモリＭＥＭに供給されるコマンドマスク信号ＣＭがロウレベルのときのみ生成される。すなわち、コマンドデコーダ２４の動作／非動作は、コマンド信号ＣＭＤの論理やクロック信号ＣＬＫによらず、コマンドマスク信号ＣＭにより半導体メモリＭＥＭの外部から制御できる。したがって、図５に示したラッチ部ＬＴＵにコマンドが揃う任意のクロックサイクルでコマンドデコーダ２４を動作できる。この結果、半導体メモリＭＥＭを効率よく動作でき、半導体メモリＭＥＭの誤動作を防止できる。
【００６２】
図４で説明したように、クロック信号ＣＬＫＰＺの立ち上がりエッジは、クロック信号ＣＬＫＩＺの立ち上がりエッジより遅い。このため、コマンドデコーダ２４は、クロック信号ＣＬＫＩＺに同期して供給されるコマンド信号ＣＳＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺの論理が確定した後に、クロック信号ＣＬＫＰＺを用いて確実にコマンド信号ＣＳＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺをデコードできる。したがって、動作制御信号ＭＲＳＰＺ、ＲＥＦＰＺ、ＰＲＥＰＺ、ＡＣＴＰＺ、ＷＲＰＺ、ＲＤＰＺ、ＢＳＴＰＺにハザードが発生することを防止でき、コマンドデコーダ２４の誤動作を防止できる。
【００６３】
なお、クロック信号ＣＬＫＰＺは、コマンドデコーダ２４ではなく、ロウタイミング制御部２８およびコラムタイミング制御部３０に、動作するクロックサイクルを決めるために供給されてもよい。この場合、ロウタイミング制御部２８およびコラムタイミング制御部３０は、メモリセルＭＣにアクセスするための動作制御信号をクロック信号ＣＬＫＰＺに応答して出力する動作制御部として動作する。
【００６４】
図９は、図８に示したコマンドデコーダ２４の動作仕様の例を示している。コマンドデコーダ２４は、図９に示した論理値にしたがって動作する。各コマンドの機能は、一般的なＳＤＲＡＭと同様である。上述したように、コマンド信号ＣＳＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺは、コマンド端子ＣＭＤ０−ＣＭＤ１に供給されるチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥである。
【００６５】
例えば、コマンドデコーダ２４は、コマンド信号ＣＳＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺが全てロウレベルＬのときにモードレジスタ設定コマンドＭＲＳを認識し、クロック信号ＣＬＫＰＺに同期して動作制御信号ＭＲＳＰＺをハイレベルに活性化する。モードレジスタ設定コマンドＭＲＳに応じて、モードレジスタ２２が設定される。コマンドデコーダ２４は、コマンド信号ＣＳＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺがロウレベルＬで、コマンド信号ＷＥＲＺがハイレベルＨのときにリフレッシュコマンドＲＥＦを認識し、クロック信号ＣＬＫＰＺに同期して動作制御信号ＲＥＦＰＺをハイレベルに活性化する。リフレッシュコマンドＲＥＦに応じてメモリセルＭＣのリフレッシュ動作が実行される。
【００６６】
同様に、コマンドデコーダ２４は、コマンド信号ＣＳＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺの論理に応じて、プリチャージコマンドＰＲＥ、アクティブコマンドＡＣＴ、ライトコマンドＷＲ、リードコマンドＲＤおよびバーストストップコマンドＢＳＴを認識する。プリチャージコマンドＰＲＥに応じて、ワード線ＷＬが非活性化され、センスアンプが動作を停止し、ビット線ＢＬ、／ＢＬをプリチャージ電圧に設定するプリチャージ動作が実行される。アクティブコマンドＡＣＴに応じて、プリチャージ動作が停止し、ワード線ＷＬが活性化され、センスアンプが動作を開始する。ライトコマンドＷＲに応じて、メモリセルＭＣにデータを書き込むライト動作が実行される。リードコマンドＲＤに応じて、メモリセルＭＣからデータを読み出すリード動作が実行される。バーストストップコマンドＢＳＴに応じて、バースト動作が停止される。コマンドデコーダ２４は、コマンド信号ＣＳＲＺがロウレベルＬで、コマンド信号ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺがハイレベルＨのとき、ノップコマンドＮＯＰを認識する。
【００６７】
図１０は、図３に示した半導体メモリＭＥＭのコマンドの遷移の例を示している。図１０は、コマンド信号ＣＳＲＺ（／ＣＳ）がロウレベルに活性化されているときに、コマンド信号／ＲＡＳ、／ＣＡＳ、／ＷＥの論理に応じた状態の遷移を示している。コマンド信号／ＲＡＳ、／ＣＡＳ、／ＷＥは、コマンド端子ＣＭＤ０−ＣＭＤ１に供給される信号であり、図８に示したコマンド信号ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺである。なお、図１０の楕円は、コマンド信号が供給されたときに遷移する状態や動作を示している。例えば、符号ＡＣＴは、アクティブ状態やアクティブ動作を示し、符号ＰＲＥは、プリチャージ状態やプリチャージ動作を示している。
【００６８】
太い実線は、状態の遷移に３つのコマンド信号／ＲＡＳ、／ＣＡＳ、／ＷＥの変化が必要なことを示しており、コマンド端子ＣＭＤ０−ＣＭＤ１への２回のコマンド信号の供給が必要なことを示している。細い実線は、状態の遷移に２つのコマンド信号の変化が必要なことを示しており、コマンド端子ＣＭＤ０−ＣＭＤ１への１回のコマンド信号の供給で状態の遷移が可能なことを示している。細い破線は、状態の遷移に１つのコマンド信号の変化が必要なことを示している。このように、半導体メモリＭＥＭの状態を変更するために、全てのコマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥの論理レベルを毎回変化させる必要はない。
【００６９】
全ての細い実線による遷移は、図５に示したセレクタＳＥＬ０によるコマンド信号／ＲＡＳ、／ＣＡＳの変化、セレクタＳＥＬ１によるコマンド信号／ＣＡＳ、／ＷＥの変化またはセレクタＳＥＬ２によるコマンド信号／ＷＥの変化により行われる。例えば、セレクタＳＥＬ０を使用することにより、アクティブ状態ＡＣＴからリード状態ＲＤへの遷移、ライト状態ＷＲからプリチャージ状態ＰＲＥへの遷移を１クロックサイクルで実行できる。同様に、セレクタＳＥＬ２を使用することにより、プリチャージ状態ＰＲＥからリフレッシュ状態ＲＥＦへの遷移、リード状態ＲＤからバーストストップ状態ＢＳＴへの遷移、モードレジスタ設定状態ＭＲＳからアクティブ状態ＡＣＴへの遷移を１クロックサイクルで実行できる。
【００７０】
コマンド入力部１４は、論理変化の頻度が最も高いコマンド信号／ＣＡＳを受けるための２つのセレクタＳＥＬ０、ＳＥＬ１を有している。コマンド信号／ＣＡＳを、２つのセレクタＳＥＬ０、ＳＥＬ１のいずれかを用いてラッチ部ＬＴＵに供給することで、２つのコマンド信号の変化が必要なときに、コマンド端子ＣＭＤ０−ＣＭＤ１へのコマンド信号の供給を１回で済ませることができる。この結果、多くのコマンドを１クロックサイクルで半導体メモリＭＥＭに供給でき、少ない数のコマンド端子ＣＭＤ０−ＣＭＤ１を用いて、メモリセルＭＣを効率よくアクセスできる。
【００７１】
コマンド信号／ＣＡＳが使用されない状態の遷移は、アクティブ状態ＡＣＴとプリチャージ状態ＰＲＥ間、プリチャージ状態ＰＲＥとバーストストップ状態間、およびライト状態ＷＲとリード状態ＲＤ間だけである。これ等の状態の遷移は、コマンド信号／ＷＥまたはコマンド信号／ＲＡＳを変化させるだけでよい。
【００７２】
これに対して、例えば、図７に示したコマンド信号の割り付けに替えて、選択信号ＩＳＥＬ０がハイレベルのときのみコマンド端子ＣＭＤ１でコマンド信号／ＣＡＳを受ける割り付けにする場合を考える（セレクタＳＥＬ１では、コマンド信号／ＣＡＳを受けない）。この場合、コマンド端子ＣＭＤ０−ＣＭＤ１でコマンド信号／ＷＥ、／ＣＡＳを同時に受けることができない。したがって、図１０に示したプリチャージ状態ＰＲＥからリフレッシュ状態ＲＥＦへの遷移、リード状態ＲＤからバーストストップ状態ＢＳＴへの遷移およびモードレジスタ設定状態ＭＲＳからアクティブ状態ＡＣＴへの遷移は、２クロックサイクルが必要になる。すなわち、選択信号ＩＳＥＬ０、ＩＳＥＬ１を順にハイレベルに設定して、コマンド信号／ＣＡＳ、／ＷＥを順に受ける必要がある。
【００７３】
同様に、図７に示したコマンド信号の割り付けに替えて、選択信号ＩＳＥＬ１がハイレベルのときのみコマンド端子ＣＭＤ１でコマンド信号／ＣＡＳを受ける割り付けにする場合を考える（セレクタＳＥＬ０では、コマンド信号／ＣＡＳを受けない）。この場合、コマンド端子ＣＭＤ０−ＣＭＤ１でコマンド信号／ＲＡＳ、／ＣＡＳを同時に受けることができない。したがって、図１０に示したライト状態ＷＲからプリチャージ状態ＰＲＥへの遷移およびアクティブ状態ＡＣＴからリード状態ＲＤへの遷移は、２クロックサイクル必要である。すなわち、選択信号ＩＳＥＬ０、ＩＳＥＬ１を順にハイレベルに設定して、コマンド信号／ＲＡＳ、／ＣＡＳを順に受ける必要がある。
【００７４】
図１１は、図３に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で形成されてもよい。
【００７５】
例えば、システムＳＹＳは、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、周辺回路Ｉ／Ｏ、メモリコントローラＭＣＮＴおよび半導体メモリＭＥＭを有している。ＣＰＵ、ＲＯＭ、周辺回路Ｉ／ＯおよびメモリコントローラＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。半導体メモリＭＥＭは、メモリコントローラＭＣＮＴを介してシステムバスＳＢＵＳに接続されている。
【００７６】
ＣＰＵは、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭをアクセスするとともにシステム全体の動作を制御する。ＣＰＵは、半導体メモリＭＥＭにライト動作およびリード動作を実行させるために制御信号やデータ信号をメモリコントローラＭＣＮＴに出力する。メモリコントローラＭＣＮＴは、ＣＰＵからの制御信号を解読し、解読結果に応じてクロックイネーブル信号ＣＫＥ、クロック信号ＣＬＫ、コマンドマスク信号ＣＭ、選択信号ＩＳＥＬ（ＩＳＥＬ０−ＩＳＥＬ２）、コマンド信号ＣＭＤ、アドレス信号ＡＤ、ライトデータ信号ＤＱを半導体メモリＭＥＭに出力し、あるいはリードデータ信号ＤＱを半導体メモリＭＥＭから受ける。なお、システムＳＹＳの最小構成は、メモリコントローラＭＣＮＴと半導体メモリＭＥＭである。
【００７７】
図１２は、図３に示した半導体メモリＭＥＭの動作の例を示している。図１２では、バースト長が”１”に設定されているときの動作を示す。この例では、ライト動作が２回実行された後、リード動作が２回実行される。クロックイネーブル信号ＣＫＥは、ハイレベルに設定されている。クロックイネーブル信号ＣＫＥ、クロック信号ＣＬＫ、コマンドマスク信号ＣＭ、選択信号ＳＥＬ０−２、コマンド信号ＣＭＤ０−ＣＭＤ１、アドレス信号ＡＤ、データ信号ＤＱは、図１１に示したメモリコントローラＭＣＮＴから出力される。
【００７８】
波形において、”Ｈ”はハイレベルを示し、”Ｌ”はロウレベルを示す。選択信号ＩＳＥＬ０−２の波形に示す数字は、ハイレベルに活性化される選択信号ＩＳＥＬの番号を示している。他の選択信号ＩＳＥＬは、ロウレベルに非活性化される。コマンド信号ＣＭＤ０−ＣＭＤ１の波形において、上向きの矢印はハイレベルを示し、下向きの矢印はロウレベルを示し、括弧で示したコマンド信号は、任意の論理レベルを示す。
【００７９】
まず、半導体メモリＭＥＭは、１番目のクロック信号ＣＬＫに同期して、ハイレベルのコマンドマスク信号ＣＭ、ハイレベルの選択信号ＩＳＥＬ２、ハイレベルのコマンド信号ＣＭＤ０およびロウレベルのコマンド信号ＣＭＤ１を受ける。図５に示したコマンド入力部１４は、ハイレベルの選択信号ＩＳＥＬ２に応じてセレクタＳＥＬ２を動作させる。セレクタＳＥＬ２の２つのトライステートバッファＴＢＵＦは、コマンド端子ＣＭＤ０で受けたハイレベルの信号をコマンド信号ＷＥＳＺとして出力し、コマンド端子ＣＭＤ１で受けたロウレベルの信号をコマンド信号ＣＳＳＺとして出力する。すなわち、コマンド入力部１４は、ハイレベルのライトイネーブル信号／ＷＥおよびロウレベルのチップセレクト信号／ＣＳを認識する。
【００８０】
ラッチ部ＬＴＵは、クロック信号ＣＬＫＩＺの立ち上がりエッジに同期して、ハイレベルのコマンド信号ＷＥＳＺおよびロウレベルのコマンド信号ＣＳＳＺをラッチし、ハイレベルのコマンド信号ＷＥＲＺおよびロウレベルのコマンド信号ＣＳＲＺとして出力する（図１２（ａ）、（ｂ））。図４に示したコマンド制御部１６は、ハイレベルのコマンドマスク信号ＣＭＩＺを受け、クロック信号ＣＬＫＰＺをロウレベルに維持する（図１２（ｃ））。このため、図８に示したコマンドデコーダ２４のデコーダＤＥＣは動作しない。
【００８１】
次に、半導体メモリＭＥＭは、２番目のクロック信号ＣＬＫに同期して、ロウレベルのコマンドマスク信号ＣＭ、ハイレベルの選択信号ＩＳＥＬ０、ロウレベルのコマンド信号ＣＭＤ０およびハイレベルのコマンド信号ＣＭＤ１を受ける。また、半導体メモリＭＥＭは、アドレス端子ＡＤでロウアドレス信号ＲＡを受ける。コマンド入力部１４は、ハイレベルの選択信号ＩＳＥＬ０に応じてセレクタＳＥＬ０を動作させ、コマンド端子ＣＭＤ０で受けたロウレベルの信号をコマンド信号ＲＡＳＳＺとして出力し、コマンド端子ＣＭＤ１で受けたハイレベルの信号をコマンド信号ＣＡＳＳＺとして出力する。すなわち、コマンド入力部１４は、ロウレベルのロウアドレスストローブ信号／ＲＡＳおよびハイレベルのコラムアドレスストローブ信号／ＣＡＳを認識する。
【００８２】
ラッチ部ＬＴＵは、クロック信号ＣＬＫＩＺに同期して、ロウレベルのコマンド信号ＲＡＳＳＺおよびハイレベルのコマンド信号ＣＡＳＳＺをラッチし、ロウレベルのコマンド信号ＲＡＳＲＺおよびハイレベルのコマンド信号ＣＡＳＲＺとして出力する（図１２（ｄ）、（ｅ））。また、ラッチ部ＬＴＵは、図６に示した第１ラッチＬＴ１の保持値に応じて、ハイレベルのコマンド信号ＷＥＲＺおよびロウレベルのコマンド信号ＣＳＲＺを維持する。
【００８３】
コマンド制御部１６は、ロウレベルのコマンドマスク信号ＣＭＩＺを受け、クロック信号ＣＬＫＰＺを出力する（図１２（ｆ））。これにより、コマンドデコーダ２４が動作し、コマンド信号ＣＳＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺの論理に応じて動作制御信号ＡＣＴＰＺが活性化され、アクティブ動作ＡＣＴが実行される（図１２（ｇ））。換言すれば、２つのコマンド端子ＣＭＤ０−ＣＭＤ１を用いて、２クロックサイクルでアクティブコマンドＡＣＴが半導体メモリＭＥＭに供給される。クロック信号ＣＬＫＰＺは、コマンド信号ＣＳＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺがラッチ回路ＬＴＣに揃うときに生成されるため、クロック信号ＣＬＫＰＺの発生頻度はクロック信号ＣＬＫＩＺの発生頻度に比べて低い。
【００８４】
アクティブ動作では、ビット線対ＢＬ、／ＢＬのプリチャージ動作が停止され、ロウアドレス信号ＲＡにより示されるワード線ＷＬが活性化され、センスアンプが動作する。そして、センスアンプは、ワード線ＷＬの活性化によりメモリセルＭＣからビット線対ＢＬ、／ＢＬの一方に読み出されたデータを差動増幅してラッチする。なお、活性化する選択信号ＩＳＥＬ２、ＩＳＥＬ０を１番目のクロックサイクルと２番目のクロックサイクルとで入れ替え、コマンド信号ＣＭＤ０−ＣＭＤ１の論理を、１番目のクロックサイクルと２番目のクロックサイクルとで入れ替えてもよい。
【００８５】
次に、半導体メモリＭＥＭは、３番目のクロック信号ＣＬＫに同期して、ハイレベルのコマンドマスク信号ＣＭ、ハイレベルの選択信号ＩＳＥＬ１、ロウレベルのコマンド信号ＣＭＤ０を受ける。コマンド信号ＣＭＤ１は、ハイレベルまたはロウレベルのいずれかに設定される。コマンド入力部１４は、ハイレベルの選択信号ＩＳＥＬ１に応じてセレクタＳＥＬ１を動作させ、コマンド端子ＣＭＤ０で受けたロウレベルの信号に応じてコマンド信号ＷＥＲＺをロウレベルに設定する。すなわち、コマンド入力部１４は、ロウレベルのライトイネーブル信号／ＷＥを認識する。３番目のクロックサイクルでは、コマンドマスク信号ＣＭはハイレベルのため、クロック信号ＣＬＫＰＺは出力されず、コマンドデコーダ２４のデコーダＤＥＣは動作しない。
【００８６】
次に、半導体メモリＭＥＭは、４番目のクロック信号ＣＬＫに同期して、ロウレベルのコマンドマスク信号ＣＭ、ハイレベルの選択信号ＩＳＥＬ０、ハイレベルのコマンド信号ＣＭＤ０およびロウレベルのコマンド信号ＣＭＤ１を受ける。また、半導体メモリＭＥＭは、アドレス端子ＡＤでコラムアドレス信号ＣＡを受け、データ端子ＤＱでライトデータ信号ＷＲＤを受ける。コマンド入力部１４は、ハイレベルの選択信号ＩＳＥＬ０に応じてセレクタＳＥＬ０を動作させ、コマンド端子ＣＭＤ０で受けたハイレベルの信号をコマンド信号ＲＡＳＲＺとして出力し、コマンド端子ＣＭＤ１で受けたロウレベルの信号をコマンド信号ＣＡＳＲＺとして出力する（図１２（ｈ、ｉ））。
【００８７】
コマンド制御部１６は、ロウレベルのコマンドマスク信号ＣＭＩＺを受け、クロック信号ＣＬＫＰＺを出力する（図１２（ｊ））。これにより、コマンドデコーダ２４が動作し、コマンド信号ＣＳＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺの論理に応じて動作制御信号ＷＲＰＺが活性化され、ライト動作が実行される（図１２（ｋ））。換言すれば、２つのコマンド端子ＣＭＤ０−ＣＭＤ１を用いて、２クロックサイクルでライトコマンドＷＲが半導体メモリＭＥＭに供給される。
【００８８】
ライト動作では、コラムアドレス信号ＣＡに応じたコラムスイッチがオンしてビット線対ＢＬ、／ＢＬが選択され、ライトデータ信号ＷＲＤが選択されたビット線対ＢＬ、／ＢＬに伝達される。選択されたビット線対ＢＬ、／ＢＬに対応するセンスアンプは、ライトデータ信号ＷＲＤをラッチする。そして、ビット線対ＢＬ、／ＢＬの一方を介してメモリセルＭＣにライトデータ信号ＷＲＤが書き込まれる。なお、活性化する選択信号ＩＳＥＬ１、ＩＳＥＬ０を３番目のクロックサイクルと４番目のクロックサイクルとで入れ替え、コマンド信号ＣＭＤ０−ＣＭＤ１の論理を、３番目のクロックサイクルと４番目のクロックサイクルとで入れ替えてもよい。
【００８９】
５番目のクロックサイクルは、４番目のクロックサイクルと同じ信号が半導体メモリＭＥＭに供給され、ライト動作が実行される。すなわち、２番目以降のライトコマンドＷＲは、１クロックサイクルで半導体メモリＭＥＭに供給可能である。このように、この実施形態では、図５に示したラッチ部ＬＴＵに保持されているコマンド信号の論理に応じて、同じコマンドが供給される場合にも、必要なクロックサイクル数が異なる。これにより、最小限のクロックサイクル数でコマンドを半導体メモリＭＥＭに供給できる。
【００９０】
次に、半導体メモリＭＥＭは、６番目のクロック信号ＣＬＫに同期して、ロウレベルのコマンドマスク信号ＣＭ、ハイレベルの選択信号ＩＳＥＬ０、ロウレベルのコマンド信号ＣＭＤ０およびハイレベルのコマンド信号ＣＭＤ１を受ける。コマンド入力部１４は、セレクタＳＥＬ０を動作させ、コマンド端子ＣＭＤ０で受けたロウレベルの信号をコマンド信号ＲＡＳＲＺとして出力し、コマンド端子ＣＭＤ１で受けたハイレベルの信号をコマンド信号ＣＡＳＲＺとして出力する（図１２（ｌ、ｍ））。そして、コマンド制御部１６から出力されるクロック信号ＣＬＫＰＺに応答してコマンドデコーダ２４が動作し、動作制御信号ＰＲＥＰＺが活性化され、プリチャージ動作が実行される（図１２（ｎ））。ライト動作後のプリチャージコマンドＰＲＥは、１クロックサイクルで半導体メモリＭＥＭに供給される。プリチャージ動作では、ワード線ＷＬが非活性化され、センスアンプが動作を停止し、ビット線対ＢＬ、／ＢＬがプリチャージ電圧にリセットされる。
【００９１】
次に、７番目のクロックサイクルにおいて、アクティブコマンドＡＣＴが半導体メモリＭＥＭに供給される。但し、ラッチ部ＬＴＵは、プリチャージ動作により、コマンド信号ＣＳＲＺ、ＲＡＳＲＺ、ＣＡＳＲＺをロウレベル、ロウレベル、ハイレベルに設定している。このため、アクティブ動作を実行するためには、コマンド信号ＷＥＲＺをハイレベルに設定すればよく、アクティブコマンドＡＣＴは、１クロックサイクルで半導体メモリＭＥＭに供給可能である（図１２（ｏ））。
【００９２】
次に、半導体メモリＭＥＭは、８番目のクロック信号ＣＬＫに同期して、ロウレベルのコマンドマスク信号ＣＭ、ハイレベルの選択信号ＩＳＥＬ０、ハイレベルのコマンド信号ＣＭＤ０およびロウレベルのコマンド信号ＣＭＤ１を受ける。また、半導体メモリＭＥＭは、アドレス端子ＡＤでコラムアドレス信号ＣＡを受ける。コマンド入力部１４は、セレクタＳＥＬ０を動作させ、コマンド端子ＣＭＤ０で受けたハイレベルの信号をコマンド信号ＲＡＳＲＺとして出力し、コマンド端子ＣＭＤ１で受けたロウレベルの信号をコマンド信号ＣＡＳＲＺとして出力する（図１２（ｐ、ｑ））。コマンド制御部１６から出力されるクロック信号ＣＬＫＰＺに応答してコマンドデコーダ２４が動作し、動作制御信号ＲＤＰＺが活性化され、リード動作が実行される（図１２（ｒ））。すなわち、１クロックサイクルでリードコマンドＲＤが半導体メモリＭＥＭに供給される。リード動作では、コラムアドレス信号ＣＡに応じたコラムスイッチがオンしてビット線対ＢＬ、／ＢＬが選択され、メモリセルＭＣから読み出され、センスアンプによりラッチされているデータのうちの１６ビットがリードデータ信号ＲＤＤとしてデータバスＤＢに読み出される。リードデータ信号ＲＤＤは、例えば、リードコマンドＲＤの次のクロックサイクルに同期してデータ端子ＤＱから出力される（図１２（ｓ））。
【００９３】
９番目のクロックサイクルは、８番目のクロックサイクルと同じ信号が半導体メモリＭＥＭに供給され、リード動作が実行される。すなわち、２番目以降のリードコマンドＲＤも、１クロックサイクルで半導体メモリＭＥＭに供給される。
【００９４】
リード動作ＲＤの後、図５に示したラッチ部ＬＴＵは、ロウレベルのコマンド信号ＣＳＲＺ、ハイレベルのＲＡＳＲＺ、ロウレベルのＣＡＳＲＺ、ハイレベルのＷＥＲＺを保持している。このため、プリチャージコマンドＰＲＥを認識するためには、コマンド信号ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺの論理を反転する必要があり、リード動作ＲＤの後のプリチャージコマンドＰＲＥの供給は、２クロックサイクル必要である。
【００９５】
このため、１０番目のクロックサイクルでは、ハイレベルの選択信号ＩＳＥＬ０とともに、ロウレベルのコマンド信号ＣＭＤ０とロウレベルのコマンド信号ＣＭＤ１が半導体メモリＭＥＭに供給される。１１番目のクロックサイクルでは、ハイレベルの選択信号ＩＳＥＬ２とともに、ロウレベルのコマンド信号ＣＭＤ０とハイレベルのコマンド信号ＣＭＤ１が半導体メモリＭＥＭに供給される。なお、活性化する選択信号ＩＳＥＬ２、ＩＳＥＬ０を１０番目のクロックサイクルと１１番目のクロックサイクルとで入れ替え、コマンド信号ＣＭＤ０−ＣＭＤ１の論理を、１０番目のクロックサイクルと１１番目のクロックサイクルとで入れ替えてもよい。
【００９６】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ラッチ部ＬＴＵにコマンド信号が揃ったときに、コマンドマスク信号ＣＭにより半導体メモリＭＥＭの外部からコマンドデコーダ２４を動作させることで、コマンド端子ＣＭＤの数が少ない場合にも半導体メモリＭＥＭを効率よくアクセスできる。特に、ラッチ部ＬＴＵに既に保持されているコマンド信号の論理に応じてコマンド端子ＣＭＤに供給するコマンド信号の数を変えることで、コマンド端子ＣＭＤの数が少ない場合にも最小限のクロックサイクルで半導体メモリＭＥＭを動作させることができる。
【００９７】
変化の頻度が高いコマンド信号／ＣＡＳを、２つのセレクタＳＥＬ０、ＳＥＬ１のいずれかを用いてラッチ部ＬＴＵに供給することで、コマンド端子ＣＭＤの数が少ないときにも、コマンド信号を効率よく半導体メモリＭＥＭに供給できる。
【００９８】
図１３は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、図３に示したデータ入出力部１０、アドレス入力部１２、コマンド入力部１４、クロック制御部１８およびアドレス選択部２０の代わりに、データ入出力部１０Ａ、アドレス入力部１２Ａ、コマンド入力部１４Ａ、クロック制御部１８Ａおよびアドレス選択部２０Ａを有している。また、半導体メモリＭＥＭは、図３より数の多いコマンド端子ＣＭＤ（ＣＭＤ０−ＣＭＤ３）と、テスト端子ＴＥＮとを有している。半導体メモリＭＥＭのその他の構成は、図３と同様である。
【００９９】
データ入出力部１０Ａは、テスト信号ＴＥＮＩＺがロウレベルに非活性化されている通常モード中に、全てのデータ端子ＤＱ１５−ＤＱ０で受けるデータ信号をデータバスＤＢＺに出力する（ライト動作）。データ入出力部１０Ａは、通常モード中に、データバスＤＢＺから受けるデータ信号を全てのデータ端子ＤＱ１５−ＤＱ０に出力する（リード動作）。
【０１００】
データ入出力部１０Ａは、テスト信号ＴＥＮＩＺがハイレベルに活性化されているテストモード中に、予め決められた一部のデータ端子ＤＱ７−ＤＱ０で受けるデータ信号を、選択信号ＳＥＬＴＺの論理に応じてデータバスＤＢＺの所定のビット群に出力する（ライト動作）。データ入出力部１０Ａは、テストモード中に、選択信号ＳＥＬＴＺの論理に応じて受けるデータバスＤＢＺの所定のビット群を、予め決められた一部のデータ端子ＤＱ７−ＤＱ０に出力する（リード動作）。データ入出力部１０Ａの例は、図１７および図１８に示す。
【０１０１】
アドレス入力部１２Ａは、通常モード中に、全てのアドレス端子ＡＤ１１−ＡＤ０で受けるデータ信号をアドレス信号ＡＲＺとして出力する。但し、ライト動作およびリード動作で使用するコラムアドレス信号は、アドレス信号ＡＲＺの一部のビット群ＡＤ７−ＡＤ０である。アドレス入力部１２Ａは、テストモード中に、予め決められた一部のアドレス端子ＡＤ３−ＡＤ０で受けるアドレス信号を、選択信号ＳＥＬＴＺの論理に応じてアドレス信号ＡＲＺの所定のビット群（ＡＤ１１−ＡＤ８、ＡＤ７−ＡＤ４またはＡＤ３−ＡＤ０）として出力する。アドレス入力部１２Ａの例は、図１６に示す。
【０１０２】
コマンド入力部１４Ａは、通常モード中に、全てのコマンド端子ＣＭＤ０−ＣＭＤ３でそれぞれ受けるコマンド信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳをクロック信号ＣＬＫＩＺに同期してラッチする。コマンド入力部１４Ａは、テストモード中に、一部のコマンド端子ＣＭＤ０−ＣＭＤ１で受けるコマンド信号の種類を、選択信号ＩＳＥＬの論理に応じて判定する。コマンド入力部１４Ａは、判定したコマンド信号をクロック信号ＣＬＫＩＺに同期してラッチする。コマンド入力部１４Ａは、通常モード中およびテストモード中に、ラッチした信号をコマンド信号ＲＡＳＲＺ、ＣＡＳＲＺ、ＷＥＲＺ、ＣＳＲＺとして出力する。テストモード中のコマンド入力部１４Ａの動作は、図３のコマンド入力部１４の動作と同様である。
【０１０３】
クロック制御部１８Ａは、テスト信号ＴＥＮがロウレベルの期間に（通常モード中）、コマンドマスク信号ＣＭの論理に拘わらずコマンドマスク信号ＣＭＩＺをロウレベルに非活性化する。クロック制御部１８Ａは、通常モード中でクロックイネーブル信号ＣＫＥがハイレベルのときにクロック信号ＣＬＫに同期するクロック信号ＣＬＫＩＺを出力する。クロック制御部１８Ａは、通常モード中でクロックイネーブル信号ＣＫＥがロウレベルのときにクロック信号ＣＬＫＩＺの出力を停止する。
【０１０４】
クロック制御部１８Ａは、テスト信号ＴＥＮがハイレベルの期間に（テストモード中）、コマンドマスク信号ＣＭをコマンドマスク信号ＣＭＩＺとして出力する。クロック制御部１８Ａは、テストモード中に、クロックイネーブル信号ＣＫＥの論理に拘わらず、クロック信号ＣＬＫをクロック信号ＣＬＫＩＺとして出力する。
【０１０５】
アドレス選択部２０Ａは、アドレス入力部１２Ａから供給されるアドレス信号ＡＲＺをクロック信号ＣＬＫＰＺに応答して、ロウアドレス信号ＲＡ、コラムアドレス信号ＣＡまたはモード設定信号ＭＡとして出力する。このために、アドレス選択部２０Ａは、アドレス信号ＡＲＺを保持するラッチ回路を有している。
【０１０６】
図１４は、図１３に示したクロック制御部１８Ａの例を示している。クロック制御部１８Ａは、コマンドマスク信号ＣＭを受ける入力バッファＩＢＵＦの代わりに入力バッファＩＢＵＦ２を有し、クロックイネーブル信号ＣＫＥＩＺがオアゲートＯＲを介してクロック信号ＣＬＫを受ける入力バッファＩＢＵＦ２に供給されている。また、クロック制御部１８Ａは、テスト信号ＴＥＮを受け、受けた信号をテスト信号ＴＥＮＩＺとして出力する入力バッファＩＢＵＦを有している。クロック制御部１８Ａのその他の構成は、図４に示したクロック制御部１８と同じである。
【０１０７】
テスト信号ＴＥＮ、ＴＥＮＩＺは、ユーザシステムによりメモリセルＭＣがアクセスされる通常モード中にロウレベルに設定され、半導体メモリＭＥＭをテストするテストモード中にハイレベルに設定される。例えば、ユーザシステムは、図１９に示すロジック回路ＬＯＧＩＣである。クロック信号ＣＬＫを受ける入力バッファＩＢＵＦ２は、クロックイネーブル信号ＣＫＥＩＺまたはテスト信号ＴＥＮＩＺがハイレベルに活性化されている期間に、ハイレベルのイネーブル信号ＩＮＥＮＺを受けて動作し、クロック信号ＣＬＫをクロック信号ＣＬＫＩＺとして出力する。クロック信号ＣＬＫを受ける入力バッファＩＢＵＦ２は、イネーブル信号ＩＮＥＮＺがロウレベルに非活性化されている間、クロック信号ＣＬＫＩＺをロウレベルに設定する。
【０１０８】
コマンドマスク信号ＣＭを受ける入力バッファＩＢＵＦ２は、テスト信号ＴＥＮＩＺがハイレベルに活性化されている期間に動作し、コマンドマスク信号ＣＭをコマンドマスク信号ＣＭＩＺとして出力する。コマンドマスク信号ＣＭを受ける入力バッファＩＢＵＦ２は、テスト信号ＴＥＮＩＺがロウレベルに非活性化されている間、コマンドマスク信号ＣＭＩＺをロウレベルに非活性化する。すなわち、コマンドマスク信号ＣＭＩＺは、テストモード中のみ生成される。
【０１０９】
図１５は、図１３に示したコマンド入力部１４Ａの例を示している。コマンド入力部１４Ａは、図５に示したコマンド入力部１４に、コマンド信号ＣＭＤ２−ＣＭＤ３をそれぞれ受ける入力バッファＩＢＵＦ、セレクタＵＳＥＬおよびテスト制御回路ＴＣを追加して形成されている。セレクタＵＳＥＬは、第２選択部の一例である。
【０１１０】
テスト制御回路ＴＣは、テスト信号ＴＥＮＩＺの論理を反転して選択信号ＳＥＬＮＺとして出力する。すなわち、選択信号ＳＥＬＮＺは、通常モード中にハイレベルに活性化され、テストモード中にロウレベルに非活性化される。テスト制御回路ＴＣは、テスト信号ＴＥＮＩＺがハイレベルに活性化されているときに選択信号ＩＳＥＬＩＺ（ＩＳＥＬＩ０Ｚ−ＩＳＥＬＩ２Ｚ）を選択信号ＳＥＬＴＺ（ＳＥＬＴ０Ｚ−ＳＥＬＴ２Ｚ）として出力する。これにより、テストモード中に、セレクタＳＥＬ０−ＳＥＬ２の１つが選択的に動作する。テスト制御回路ＴＣは、テスト信号ＴＥＮＩＺがロウレベルに非活性化されているときに、全ての選択信号ＳＥＬＴ０Ｚ−ＳＥＬＴ２Ｚをロウレベルに設定する。これにより、通常モード中に、セレクタＳＥＬ０−ＳＥＬ２の動作が禁止される。
【０１１１】
セレクタＵＳＥＬは、コマンド信号ＷＥＩＺ、ＲＡＳＩＺ、ＣＡＳＩＺ、ＣＳＩＺをそれぞれ受けるトライステートバッファＴＢＵＦを有している。セレクタＵＳＥＬのトライステートバッファＴＢＵＦは、選択信号ＳＥＬＮＺがハイレベルのときに（通常モード中）、コマンド信号ＷＥＳＺ、ＲＡＳＳＺ、ＣＡＳＳＺ、ＣＳＳＺとして出力する。セレクタＵＳＥＬのトライステートバッファＴＢＵＦは、選択信号ＳＥＬＮＺがロウレベルのときに（テストモード中）、出力をハイインピーダンス状態に設定する。
【０１１２】
コマンド入力部１４Ａは、通常モード中に、コマンド端子ＣＭＤ０−ＣＭＤ３で受けるコマンド信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳを、セレクタＵＳＥＬを介してラッチ部ＬＴＵの４つのラッチ回路ＬＴＣにそれぞれ供給する。コマンド端子ＣＭＤ０−ＣＭＤ１は第１コマンド端子の一例であり、コマンド端子ＣＭＤ２−ＣＭＤ３は第２コマンド端子の一例である。コマンド入力部１４Ａは、テストモード中に、コマンド端子ＣＭＤ０−ＣＭＤ１で受けるコマンド信号を、選択信号ＳＥＬＴ０Ｚ−ＳＥＬＴ２Ｚに応じて動作するセレクタＳＥＬ０−ＳＥＬ２の１つを介して２つのラッチ回路ＬＴＣに供給する。ラッチ回路ＬＴＣの数は、コマンド端子ＣＭＤ０−ＣＭＤ３の数に等しい。
【０１１３】
図１６は、図１３に示したアドレス入力部１２Ａの例を示している。アドレス入力部１２Ａは、入力バッファＩＢＵＦ、セレクタＡＵＳＥＬ、ＡＳＥＬ（ＡＳＥＬ０、ＡＳＥＬ１、ＡＳＥＬ２）およびラッチ部ＡＬＴＵを有している。入力バッファＩＢＵＦは、アドレス端子ＡＤ１１−ＡＤ０に対応してそれぞれ形成されており、アドレス信号ＡＤ１１−ＡＤ０を受け、アドレス信号ＡＩ１１Ｚ−ＡＩ１０Ｚを出力する。
【０１１４】
セレクタＡＵＳＥＬは、アドレス信号ＡＩ１１Ｚ−ＡＩ０Ｚをそれぞれ受けるトライステートバッファＴＢＵＦを有している。セレクタＡＵＳＥＬのトライステートバッファＴＢＵＦは、選択信号ＳＥＬＮＺがハイレベルのときに（通常モード中）、アドレス信号ＡＩ１１Ｚ−ＡＩ０Ｚをアドレス信号ＡＳ１１Ｚ−ＡＳ０Ｚをとして出力する。セレクタＡＵＳＥＬのトライステートバッファＴＢＵＦは、選択信号ＳＥＬＮＺがロウレベルのときに（テストモード中）、出力をハイインピーダンス状態に設定する。
【０１１５】
各セレクタＡＳＥＬ０−ＡＳＥＬ２は、アドレス信号ＡＩ３Ｚ−ＡＩ０Ｚをそれぞれ受けるトライステートバッファＴＢＵＦを有している。セレクタＡＳＥＬ０のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ０Ｚがハイレベルのときにアドレス信号ＡＩ３Ｚ−ＡＩ０Ｚをアドレス信号ＡＳ３Ｚ−ＡＳ０Ｚとして出力する。セレクタＡＳＥＬ０のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ０Ｚがロウレベルのときに、出力をハイインピーダンス状態に設定する。
【０１１６】
セレクタＡＳＥＬ１のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ１Ｚがハイレベルのときにアドレス信号ＡＩ３Ｚ−ＡＩ０Ｚをアドレス信号ＡＳ７Ｚ−ＡＳ４Ｚとして出力する。セレクタＡＳＥＬ１のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ１Ｚがロウレベルのときに、出力をハイインピーダンス状態に設定する。セレクタＡＳＥＬ２のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ２Ｚがハイレベルのときにアドレス信号ＡＩ３Ｚ−ＡＩ０Ｚをアドレス信号ＡＳ１１Ｚ−ＡＳ８Ｚとして出力する。セレクタＡＳＥＬ２のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ２Ｚがロウレベルのときに、出力をハイインピーダンス状態に設定する。
【０１１７】
ラッチ部ＡＬＴＵは、アドレス信号ＡＳ１１Ｚ−ＡＳ０Ｚをクロック信号ＣＬＫＩＺに同期してラッチし、ラッチした信号をアドレス信号ＡＲ１１Ｚ−ＡＲ０Ｚとしてそれぞれ出力するラッチ回路ＬＴＣを有している。
【０１１８】
図１７は、図１３に示したデータ入出力部１０Ａにおけるデータ信号ＤＱの入力回路の例を示している。データ入出力部１０Ａは、ライトデータ信号ＤＱ１５−ＤＱ０を受ける入力バッファＩＢＵＦ、セレクタＤＩＵＳＥＬ、ＤＩＳＥＬ（ＤＩＳＥＬ０、ＤＩＳＥＬ１）およびラッチ部ＤＬＴＵを有している。入力バッファＩＢＵＦは、データ端子ＤＱ１５−ＤＱ０に対応してそれぞれ形成されており、ライトデータ信号ＤＱ１５−ＤＱ０を受け、入力データ信号ＤＩＩ１５Ｚ−ＤＩＩ０Ｚを出力する。
【０１１９】
セレクタＤＩＵＳＥＬは、入力データ信号ＤＩＩ１５Ｚ−ＤＩＩ０Ｚをそれぞれ受けるトライステートバッファＴＢＵＦを有している。セレクタＤＩＵＳＥＬのトライステートバッファＴＢＵＦは、選択信号ＳＥＬＮＺがハイレベルのときに（通常モード中）、入力データ信号ＤＩＩ１５Ｚ−ＤＩＩ０Ｚを入力データ信号ＤＩＳ１５Ｚ−ＤＩＳ０Ｚをとして出力する。セレクタＤＩＵＳＥＬのトライステートバッファＴＢＵＦは、選択信号ＳＥＬＮＺがロウレベルのときに（テストモード中）、出力をハイインピーダンス状態に設定する。
【０１２０】
各セレクタＤＩＳＥＬ０−ＤＩＳＥＬ１は、入力データ信号ＤＩＩ７Ｚ−ＤＩＩ０Ｚをそれぞれ受けるトライステートバッファＴＢＵＦを有している。セレクタＤＩＳＥＬ０のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ０Ｚがハイレベルのときに入力データ信号ＤＩＩ７Ｚ−ＤＩＩ０Ｚを入力データ信号ＤＩＳ７Ｚ−ＤＩＳ０Ｚとして出力する。セレクタＤＵＳＥＬ０のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ０Ｚがロウレベルのときに、出力をハイインピーダンス状態に設定する。
【０１２１】
セレクタＤＩＳＥＬ１のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ１Ｚがハイレベルのときに入力データ信号ＤＩＩ７Ｚ−ＤＩＩ０Ｚを入力データ信号ＤＩＳ１５Ｚ−ＤＩＳ８Ｚとして出力する。セレクタＤＩＳＥＬ１のトライステートバッファＴＢＵＦは、選択信号ＳＥＬＴ１Ｚがロウレベルのときに、出力をハイインピーダンス状態に設定する。
【０１２２】
ラッチ部ＤＬＴＵは、入力データ信号ＤＩＳ１５Ｚ−ＤＩＳ０Ｚをクロック信号ＣＬＫＩＤＺに同期してラッチし、ラッチした信号をデータバスＤＢＺ（ＤＢ１５Ｚ−ＤＢ０Ｚ）にそれぞれ出力するラッチ回路ＴＬＴＣを有している。ラッチ回路ＴＬＴＣは、ライトクロック信号ＣＬＫＩＤＺがハイレベルのときに、入力データ信号ＤＩＳ１５Ｚ−ＤＩＳ０ＺをラッチしてデータバスＤＢＺ出力し、クロック信号ＣＬＫＩＤＺがロウレベルのときに、出力をハイインピーダンス状態に設定する。クロック信号ＣＬＫＩＤＺは、ライト制御信号ＷＲＺがハイレベルの期間に、クロック信号ＣＬＫＩＺに同期して生成され、ライト制御信号ＷＲＺがロウレベルの期間にロウレベルに設定される。
【０１２３】
なお、セレクタＤＩＵＳＥＬは、ライト制御信号ＷＲＺが活性化されているときのみ、選択信号ＳＥＬＮＺに応じて動作させてもよい。セレクタＤＩＳＥＬ０、ＤＩＳＥＬ１は、ライト制御信号ＷＲＺが活性化されているときのみ、選択信号ＳＥＬＴ０Ｚ、ＳＥＬＴ１Ｚにそれぞれ応じて動作させてもよい。セレクタＤＩＵＳＥＬ、ＳＥＬＴ０Ｚ、ＳＥＬＴ１Ｚの制御にライト制御信号ＷＲＺの論理を含めることで、セレクタＤＩＵＳＥＬ、ＳＥＬＴ０Ｚ、ＳＥＬＴ１Ｚが最小限になり、消費電力を削減できる。
【０１２４】
また、選択信号ＳＥＬＴ０Ｚ、ＳＥＬＴ１Ｚを同時にハイレベルに設定することで、データ端子ＤＱ７−ＤＱ０で受けるデータ信号を、入力データ信号ＤＩＳ７Ｚ−ＤＩＳ０Ｚだけでなく、入力データ信号ＤＩＳ１５Ｚ−ＤＩＳ８Ｚとしてラッチ部ＤＬＴＵに供給できる。これにより、各データ端子ＤＱで受けるデータ信号を複数のメモリセルＭＣに同時に書き込む、いわゆるデータ圧縮テストを実施できる。
【０１２５】
図１８は、図１３に示したデータ入出力部１０Ａにおけるデータ信号ＤＱの出力回路の例を示している。データ入出力部１０Ａは、セレクタＤＯＵＳＥＬ、ＤＯＳＥＬ（ＤＯＳＥＬ０、ＤＯＳＥＬ１）、オア回路ＯＲ２、ＯＲ３および出力バッファＴＯＢＵＦを有している。
【０１２６】
セレクタＤＯＵＳＥＬは、データバスＤＢ１５Ｚ−ＤＢ０Ｚから供給されるリードデータ信号をそれぞれ受けるアンド回路ＡＮＤを有している。アンド回路ＡＮＤは、選択信号ＳＥＬＮＺがハイレベルのときに（通常モード中）、リードデータ信号を出力データ信号ＤＯＮ１５Ｚ−ＤＯＮ０Ｚとして出力する。アンド回路ＡＮＤは、選択信号ＳＥＬＮＺがロウレベルのときに（テストモード中）、出力をロウレベルに設定する。
【０１２７】
各セレクタＤＯＳＥＬ０−ＤＯＳＥＬ１は、データバスＤＢ１５Ｚ−ＤＢ０Ｚから供給されるリードデータ信号をそれぞれ受けるアンド回路ＡＮＤを有している。セレクタＤＯＳＥＬ０のアンド回路ＡＮＤは、選択信号ＳＥＬＴ０Ｚがハイレベルのときに、データバスＤＢ１５Ｚ−ＤＢ８Ｚから供給されるリードデータ信号をオア回路ＯＲ３に出力する。セレクタＤＯＳＥＬ０のアンド回路ＡＮＤは、選択信号ＳＥＬＴ０Ｚがロウレベルのときに、出力をロウレベルに設定する。セレクタＤＯＳＥＬ１のアンド回路ＡＮＤは、選択信号ＳＥＬＴ１Ｚがハイレベルのときに、データバスＤＢ７Ｚ−ＤＢ０Ｚから供給されるリードデータ信号をオア回路ＯＲ３に出力する。セレクタＤＯＳＥＬ１のアンド回路ＡＮＤは、選択信号ＳＥＬＴ０Ｚがロウレベルのときに、出力をロウレベルに設定する。
【０１２８】
オア回路ＯＲ２は、出力データ信号ＤＯＮ１５Ｚ−ＤＯＮ８Ｚを出力データ信号ＤＯＩ１５Ｚ−ＤＯＩ８Ｚとして出力する。なお、オア回路ＯＲ２は、出力データ信号ＤＯＮ１５Ｚ−ＤＯＮ８Ｚの出力タイミングを、オア回路ＯＲ３を介して出力される出力データ信号ＤＯＮ７Ｚ−ＤＯＮ０Ｚの出力タイミングに合わせるために挿入されている。オア回路ＯＲ３は、出力データ信号ＤＯＮ７Ｚ−ＤＯＮ０Ｚ、セレクタＤＯＳＥＬ０のアンド回路ＡＮＤからの出力信号またはセレクタＤＯＳＥＬ１のアンド回路ＡＮＤからの出力信号を、出力データ信号ＤＯＩ７Ｚ−ＤＯＩ０Ｚとして出力する。
【０１２９】
出力バッファＴＯＢＵＦは、リードクロック信号ＣＬＫＯＤＺのハイレベル期間に、出力データ信号ＤＯＩ１５Ｚ−ＤＯＩ０Ｚをデータ端子ＤＱ（ＤＱ１５−ＤＱ０）にそれぞれ出力する。出力バッファＴＯＢＵＦは、クロック信号ＣＬＫＯＤＺのロウレベル期間に、出力をハイインピーダンス状態に設定する。リードクロック信号ＣＬＫＯＤＺは、リード制御信号ＲＤＺがハイレベルの期間に、クロック信号ＣＬＫＩＺに同期して生成され、リード制御信号ＲＤＺがロウレベルの期間にロウレベルに設定される。
【０１３０】
図１９は、図１３に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、マルチチップパッケージＭＣＰ、システムインパッケージＳｉＰ、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で形成されてもよい。
【０１３１】
システムＳＹＳは、ロジック回路ＬＯＧＩＣ、メモリコントローラＭＣＮＴおよび半導体メモリＭＥＭを有している。例えば、ロジック回路ＬＯＧＩＣは、ユーザにより設計されるユーザシステムであり、半導体メモリＭＥＭにアクセスするためのクロック信号ＬＣＬＫ、クロックイネーブル信号ＬＣＫＥ、コマンド信号ＬＣＭＤ、アドレス信号ＬＡＤを、メモリコントローラＭＣＮＴのアドレスコマンド制御部ＡＣＴＣＮＴに出力する。また、ロジック回路ＬＯＧＩＣは、メモリコントローラＭＣＮＴのデータ制御部ＤＴＣＮＴを介して半導体メモリＭＥＭからのリードデータ信号ＬＤＯを受け、データ制御部ＤＴＣＮＴを介して半導体メモリＭＥＭにライトデータ信号ＬＤＩを出力する。
【０１３２】
アドレスコマンド制御部ＡＣＴＣＮＴは、通常モード中に、クロック信号ＬＣＬＫ、クロックイネーブル信号ＬＣＫＥ、コマンド信号ＬＣＭＤ、アドレス信号ＬＡＤを半導体メモリＭＥＭのクロック端子ＣＬＫ、クロックイネーブル端子ＣＫＥ、コマンド端子ＣＭＤ、アドレス端子ＡＤにそれぞれ出力する。アドレスコマンド制御部ＡＣＴＣＮＴは、テストモード中に、コマンドマスク端子ＴＣＭ、クロック端子ＴＣＬＫ、クロックイネーブル端子ＴＣＫＥ、コマンド端子ＴＣＭＤ、アドレス端子ＴＡＤで受ける信号を半導体メモリＭＥＭのコマンドマスク端子ＣＭ、クロック端子ＣＬＫ、クロックイネーブル端子ＣＫＥ、コマンド端子ＣＭＤ、アドレス端子ＡＤにそれぞれ出力する。
【０１３３】
また、アドレスコマンド制御部ＡＣＴＣＮＴは、通常モード中およびテストモード中に、テスト端子ＴＴＥＮおよび選択端子ＴＩＳＥＬで受ける信号を、半導体メモリＭＥＭのテスト端子ＴＥＮおよび選択端子ＩＳＥＬにそれぞれ出力する。さらに、アドレスコマンド制御部ＡＣＴＣＮＴは、アウトプットイネーブルＬＯＥを生成し、データ制御部ＤＴＣＮＴに出力する。アドレスコマンド制御部ＡＣＴＣＮＴは、第１制御部および第２制御部の一例である。
【０１３４】
データ制御部ＤＴＣＮＴは、通常モード中に、半導体メモリＭＥＭからのリードデータＤＱをリードデータ信号ＬＤＯとしてロジック回路ＬＯＧＩＣに出力し、ロジック回路ＬＯＧＩＣからのライトデータ信号ＬＤＩを半導体メモリＭＥＭのデータ端子ＤＱに出力する。データ制御部ＤＴＣＮＴは、テストモード中に、半導体メモリＭＥＭからのリードデータ信号ＤＱを出力データ端子ＴＤＱに出力し、出力データ端子ＴＤＱで受けるライトデータ信号を半導体メモリＭＥＭのデータ端子ＤＱに出力する。データ制御部ＤＴＣＮＴは、第３制御部の一例である。
【０１３５】
図２０は、図１９に示したアドレスコマンド制御部ＡＣＴＣＮＴの例を示している。アドレスコマンド制御部ＡＣＴＣＮＴは、アドレス変換部ＡＣＮＶ、コマンド変換部ＣＣＮＶ、アンド回路部ＬＡＮＤ、ＴＡＮＤおよびオア回路部ＯＲＵを有している。
【０１３６】
アドレス変換部ＡＣＮＶは、ロジック回路ＬＯＧＩＣからのアドレス信号ＬＡＤに応じて、半導体メモリＭＥＭにアクセスするためのロウアドレス信号とコラムアドレス信号を生成し、生成した信号をアンド回路部ＬＡＮＤに順に出力する。コマンド変換部ＣＣＮＶは、ロジック回路ＬＯＧＩＣからのコマンド信号ＬＣＭＤを、半導体メモリＭＥＭが識別可能なコマンド信号（例えば、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）に変換し、変換したコマンド信号をアンド回路部ＬＡＮＤに出力する。また、コマンド変換部ＣＣＮＶは、コマンド信号ＬＣＭＤがリードコマンドを示すときに、半導体メモリＭＥＭからのリードデータの出力に合わせてアウトプットイネーブル信号ＬＯＥを生成し、データ制御部ＤＴＣＮＴに出力する。
【０１３７】
アンド回路部ＬＡＮＤは、通常モード中（ＴＴＥＮ、ＴＥＮ＝ロウレベル）に有効になり、ロジック回路ＬＯＧＩＣからの信号をオア回路部ＯＲＵに伝達する。アンド回路部ＬＡＮＤは、テストモード中（ＴＴＥＮ、ＴＥＮ＝ハイレベル）に無効になり、ロウレベルを出力する。
【０１３８】
アンド回路部ＴＡＮＤは、テストモード中に有効になり、テスト端子ＴＡＤ、ＴＣＭＤ、ＴＣＫＥ、ＴＣＬＫ、ＴＣＭで受ける信号をオア回路部ＯＲＵに伝達する。テスト端子ＴＡＤ、ＴＣＭＤ、ＴＣＫＥ、ＴＣＬＫ、ＴＣＭには、テスト用のアドレス信号、コマンド信号、クロックイネーブル信号、クロック信号、コマンドマスク信号がそれぞれ供給される。アンド回路部ＴＡＮＤは、通常モード中に無効になり、ロウレベルを出力する。
【０１３９】
テスト端子ＴＴＥＮは、テスト信号を受ける。例えば、テスト端子ＴＴＥＮは、抵抗を介して接地線ＶＳＳ等のロウレベル電圧線に接続されている（プルダウン）。これにより、図１９に示したシステムＳＹＳにおいて、テスト端子ＴＴＥＮがオープン状態のときにテスト信号ＴＥＮを常にロウレベルに設定できる。この結果、システムＳＹＳが動作するときにテストモードになることを防止でき、システムＳＹＳの誤動作を防止できる。なお、テスト端子ＴＴＥＮは、図１９に示したシステムＳＹＳの外部で接地線ＶＳＳ等に接続されてもよい。また、テスト端子ＴＡＤ、ＴＣＭＤ、ＴＣＫＥ、ＴＣＬＫ、ＴＣＭおよびＴＩＳＥＬも、テスト端子ＴＴＥＮと同様にプルダウンしてもよい。
【０１４０】
オア回路部ＯＲＵは、通常モード中にアンド回路部ＬＡＮＤの出力を半導体メモリＭＥＭの端子ＡＤ、ＣＭＤ、ＣＫＥ、ＣＬＫに出力する。オア回路部ＯＲＵは、テストモード中にアンド回路部ＴＡＮＤの出力を半導体メモリＭＥＭの端子ＡＤ、ＣＭＤ、ＣＫＥ、ＣＬＫ、ＣＭに出力する。
【０１４１】
図２１は、図１９に示したデータ制御部ＤＴＣＮＴの例を示している。データ制御部ＤＴＣＮＴは、データ出力回路ＬＤＯＣ、ＴＤＯＣ、データ入力回路ＤＩＣおよび切り替え回路ＳＷＣＮＴを有している。
【０１４２】
切り替え回路ＳＷＣＮＴは、テスト信号ＴＥＮがロウレベルに設定される通常モード中に、データ線ＤＴＩＮを介してライトデータ信号ＬＤＩを入力回路ＤＩＣに出力する。切り替え回路ＳＷＣＮＴは、通常モード中に、アウトプットイネーブル信号ＬＯＥがハイレベルに活性化されている期間に、制御信号ＣＮＴ３をハイレベルに設定し、制御信号ＣＮＴ２をロウレベルに設定する。
【０１４３】
切り替え回路ＳＷＣＮＴは、テスト信号ＴＥＮがハイレベルに設定されるテストモード中に、データ線ＤＴＩＮを介してデータ端子ＴＤＱで受けるライトデータ信号を入力回路ＤＩＣに出力する。切り替え回路ＳＷＣＮＴは、テストモード中に、アウトプットイネーブル信号ＴＯＥがハイレベルに活性化されている期間に、制御信号ＣＮＴ１をハイレベルに設定し、制御信号ＣＮＴ２をロウレベルに設定する。
【０１４４】
データ出力回路ＬＤＯＣは、制御信号ＣＮＴ３がハイレベルの期間に動作し、データ端子ＤＱを介して半導体メモリＭＥＭから供給されるリードデータ信号をリードデータ信号ＬＤＯとして出力する。データ出力回路ＴＤＯＣは、制御信号ＣＮＴ３がハイレベルの期間に動作し、データ端子ＤＱを介して半導体メモリＭＥＭから供給されるリードデータ信号をリードデータ信号としてデータ端子ＴＤＱに出力する。
【０１４５】
データ入力回路ＤＩＣは、制御信号ＣＮＴ２がロウレベルに設定されているときに動作し、データ線ＤＴＩＮに供給されるライトデータ信号をデータ端子ＤＱに出力する。データ入力回路ＤＩＣは、制御信号ＣＮＴ２がハイレベルに設定されているときに動作を停止し、出力端子をハイインピーダンス状態に設定する。
【０１４６】
図２２は、図１３に示した半導体メモリＭＥＭのコマンドの遷移に必要なタイミング仕様の例を示している。矢印の意味は、図１０と同じである。タイミング仕様は、半導体メモリＭＥＭに対して信号を確実に入力または出力するために必要であり、あるいは、メモリコア１００を誤動作することなく動作させるために必要である。
【０１４７】
図２２の”１ＣＬＫ”は、状態の遷移のために１クロックサイクルが必要であることを示している。図２５に示したタイミング仕様の符号は、一般的なＳＤＲＡＭのタイミング仕様の符号と同じである。例えば、タイミング仕様ｔＲＣＤは、アクティブコマンドＡＣＴからライトコマンドＷＲまたはリードコマンドＲＤまでに必要な最小時間である。タイミング仕様ｔＤＰＬは、最終のライトデータの入力からプリチャージコマンドＰＲＥまでに必要な最小時間である。
【０１４８】
図２３は、図１３に示した半導体メモリＭＥＭの通常モード中の動作の例を示している。図１２と同じ動作については詳細な説明は省略する。図２３は、バースト長が”１”に設定されているときの動作を示す。この例では、ライト動作が４回実行され、プリチャージ動作が実行された後、アクティブコマンドが供給される。
【０１４９】
通常モードでは、半導体メモリＭＥＭは、図１３および図１４に示した全てのコマンド端子ＣＭＤ０−ＣＭＤ３でコマンド信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳをそれぞれ受ける。通常モード中、図１５、図１６、図１７に示したセレクタＵＳＥＬ、ＡＵＳＥＬ、ＤＩＵＳＥＬが有効になる。これにより、コマンド信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ、アドレス信号ＡＤ１１−０およびライトデータ信号ＤＱ１５−０の各々は、半導体メモリＭＥＭに一度で供給可能になる。このため、半導体メモリＭＥＭは、一般的なＳＤＲＡＭと同じタイミング仕様で動作をする。なお、アドレス信号ＡＤは、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡＤ毎に、半導体メモリＭＥＭに一度に供給される。
【０１５０】
クロックイネーブル信号ＣＫＥ、クロック信号ＣＬＫ、コマンド信号ＣＭＤ０−ＣＭＤ３、アドレス信号ＡＤ、データ信号ＤＱは、図１９に示したロジック回路ＬＯＧＩＣから出力される。テスト信号ＴＥＮはロウレベルに設定され、クロックイネーブル信号ＣＫＥはハイレベルに設定されている。テスト信号ＴＥＮがロウレベルのため、図２０に示したアンド回路部ＴＡＮＤは、コマンドマスク信号ＣＭをロウレベルＬに固定し、図１５に示したテスト制御回路ＴＣは、選択信号ＳＥＬＴ０−２Ｚ（ＳＥＬ０ＴＺ−ＳＥＬＴ２Ｚ）をロウレベルＬに固定する（図２３（ａ））。これにより、セレクタＳＥＬ０−ＳＥＬ２の動作は禁止される。
【０１５１】
クロックイネーブル信号ＣＫＥはハイレベルに設定されているため、図１４に示したクロック制御部１８Ａは、イネーブル信号ＩＮＥＮＺをハイレベルに固定し、クロック信号ＣＬＫに同期してクロック信号ＣＬＫＩＺを出力する（図２３（ｂ））。図４に示したコマンド制御部１６は、ロウレベルのコマンドマスク信号ＣＭＩＺを受け、クロック信号ＣＬＫＩＺに同期してクロック信号ＣＬＫＰＺを出力する（図２３（ｃ））。すなわち、通常モード中に、クロック信号ＣＬＫＰＺの発生頻度は、クロック信号ＣＬＫＩＺの発生頻度に等しくなる。このため、図８に示したコマンドデコーダ２４は、クロック信号ＣＬＫのサイクル毎にコマンド信号を出力する。
【０１５２】
まず、半導体メモリＭＥＭは、１番目のクロック信号ＣＬＫに同期して、アクティブコマンドＡＣＴおよびロウアドレス信号ＲＡを受ける（図２３（ｄ））。半導体メモリＭＥＭは、アクティブ動作を実行するために、アクティブコマンドＡＣＴに応じて動作制御信号ＡＣＴＰＺを活性化する（図２３（ｅ））。
【０１５３】
この後、図２２に示したタイミング仕様ｔＲＣＤを満足させるために、２番目および３番目のクロックサイクルでノップコマンドＮＯＰが供給される（図２３（ｆ））。なお、ノップコマンドＮＯＰの挿入数は、クロック信号ＣＬＫの周波数が高いときに多くなり、クロック信号ＣＬＫの周波数が低いときに少なくなる。
【０１５４】
次に、半導体メモリＭＥＭは、４番目のクロック信号ＣＬＫに同期して、ライトコマンドＷＲ、コラムアドレス信号ＣＡおよび１６ビットのライトデータ信号ＷＲＤを受ける（図２３（ｇ））。半導体メモリＭＥＭは、コラムアドレス信号ＣＡに応じてコラム制御部３６を動作させ、メモリセルＭＣにライトデータを書き込むために、ライトコマンドＷＲに応じて動作制御信号ＷＲＰＺを活性化する（図２３（ｈ））。そしてライト動作が実行される。この後、５番目から７番目のクロックサイクルでライトコマンドＷＲが連続して供給され、ライト動作が連続して実行される（図２３（ｉ））。
【０１５５】
次に、タイミング仕様ｔＤＰＬを満足させるために、プリチャージコマンドＰＲＥの前にノップコマンドＮＯＰが挿入される（図２３（ｊ））。そして、半導体メモリＭＥＭは、９番目のクロック信号ＣＬＫに同期してプリチャージコマンドＰＲＥを受け、プリチャージ動作を実行するために動作制御信号ＰＲＥＰＺを活性化する（図２３（ｋ））。次に、タイミング仕様ｔＲＰを満足させるために、アクティブコマンドＡＣＴの前に２つのノップコマンドＮＯＰが挿入される（図２３（ｌ））。そして、半導体メモリＭＥＭは、１２番目のクロック信号ＣＬＫに同期して、アクティブコマンドＡＣＴおよびロウアドレス信号ＲＡを受ける（図２３（ｍ））。
【０１５６】
図２４は、図１３に示した半導体メモリＭＥＭの通常モード中の動作の別の例を示している。図１２および図２３と同じ動作については詳細な説明は省略する。図２４は、バースト長が”１”に設定されているときの動作を示す。この例では、リード動作が４回実行され、プリチャージ動作が実行された後、アクティブコマンドが供給される。１番目から３番目のクロックサイクルは、図２３と同じである。
【０１５７】
半導体メモリＭＥＭは、４番目のクロック信号ＣＬＫに同期して、リードコマンドＲＤおよびコラムアドレス信号ＣＡを受ける（図２４（ａ））。半導体メモリＭＥＭは、コラムアドレス信号ＣＡに応じてコラム制御部３６を動作させ、メモリセルＭＣからリードデータＲＤＤを読み出すために、リードコマンドＲＤに応じて動作制御信号ＲＤＰＺを活性化する（図２４（ｂ））。そしてリード動作が実行され、データ端子ＤＱ１５−ＤＱ０に１５ビットのリードデータＲＤＤが出力される。この後、５番目から７番目のクロックサイクルでリードコマンドＲＤが連続して供給され、リード動作が連続して実行される（図２４（ｃ））。
【０１５８】
次に、半導体メモリＭＥＭは、８番目のクロック信号ＣＬＫに同期してプリチャージコマンドＰＲＥを受け、プリチャージ動作を実行するために動作制御信号ＰＲＥＰＺを活性化する（図２４（ｄ））。なお、図２２に示したように、プリチャージコマンドＰＲＥは、リードコマンドＲＤの次のクロックサイクルで供給可能である。次に、タイミング仕様ｔＲＰを満足させるために、アクティブコマンドＡＣＴの前に２つのノップコマンドＮＯＰが挿入される（図２４（ｅ））。そして、半導体メモリＭＥＭは、１１番目のクロック信号ＣＬＫに同期して、アクティブコマンドＡＣＴおよびロウアドレス信号ＲＡを受ける（図２４（ｆ））。
【０１５９】
図２５は、図１３に示した半導体メモリＭＥＭをテストするテストシステムＴＳＹＳの例を示している。テストシステムＴＳＹＳは、半導体メモリＭＥＭ（システムチップＳＹＳ）の製造工程で使用される。すなわち、半導体メモリＭＥＭ（システムチップＳＹＳ）は、後述するテストが実施されることにより製造される。
【０１６０】
まず、半導体製造工程により半導体ウエハＷＡＦ上に複数のシステムチップＳＹＳが形成される。システムチップＳＹＳ内の半導体メモリＭＥＭは、ウエハＷＡＦから切り出される前にＬＳＩテスタ等のテスタＴＥＳＴによりテストされる。テスタＴＥＳＴからは制御信号だけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。
【０１６１】
システムチップＳＹＳは、例えば、プローブカードのプローブＰＲＢおよびメモリコントローラＭＣＮＴを介してテスタＴＥＳＴに接続される。図２５では、１つのシステムチップＳＹＳがテスタＴＥＳＴに接続されているが、複数のシステムチップＳＹＳをテスタＴＥＳＴに一度に接続してもよい。テスタＴＥＳＴに一度に接続するシステムチップＳＹＳの数は、テスタＴＥＳＴの端子数と半導体メモリＭＥＭの端子数に依存する。
【０１６２】
テスタＴＥＳＴは、クロックイネーブル信号ＴＣＫＥ、クロック信号ＴＣＬＫ、コマンドマスク信号ＴＣＭ、テスト信号ＴＴＥＮ、選択信号ＴＩＳＥＬ、アウトプットイネーブル信号ＴＯＥ、コマンド信号ＴＣＭＤ、アドレス信号ＴＡＤおよびライトデータ信号ＴＤＱを半導体メモリＭＥＭに供給し、リードデータ信号ＴＤＱを半導体メモリＭＥＭから受ける。テスタＴＥＳＴは、テスト信号ＴＴＥＮをハイレベルに活性化することにより、半導体メモリＭＥＭをテストモードに設定する。
【０１６３】
半導体メモリＭＥＭをテストするとき、まず、テスタＴＥＳＴは、テスト信号ＴＴＥＮをロウレベルに設定し、クロック信号ＴＣＬＫ、コマンド信号ＴＣＭＤ、アドレス信号ＴＡＤおよびライトデータ信号ＴＤＱを半導体メモリＭＥＭに出力し、コマンドマスク信号ＴＣＭを無効レベルに設定して半導体メモリＭＥＭにテストデータＴＤＱを書き込む。次に、テスタＴＥＳＴは、クロック信号ＴＣＬＫ、コマンド信号ＴＣＭＤおよびアドレス信号ＴＡＤを半導体メモリＭＥＭに出力し、コマンドマスク信号ＴＣＭを無効レベルに設定して半導体メモリＭＥＭから読み出されるリードデータＴＤＱを受ける。そして、テスタＴＥＳＴは、受けたリードデータＴＤＱを期待値と比較することにより、半導体メモリＭＥＭの良否を判定する。
【０１６４】
なお、半導体メモリＭＥＭが単独のチップで製造される場合、テスタＴＥＳＴは、半導体メモリチップＭＥＭを直接テストするために使用されてもよい。この場合、テスタＴＥＳＴは、アウトプットイネーブル信号ＴＯＥを出力せず、テスタＴＥＳＴのプローブＰＲＢは、半導体メモリＭＥＭの端子に直接接続される。
【０１６５】
図２６は、図１３に示した半導体メモリＭＥＭのテストモード中の動作の例を示している。図１２および図２３と同じ動作については詳細な説明は省略する。図２６の動作は、図２５に示したテスタＴＥＳＴがメモリコントローラＭＣＮＴ（図１９）を介して半導体メモリＭＥＭに信号を出力することにより実施される。図２６は、バースト長が”１”に設定されているときの動作を示す。この例では、ライト動作が４回実行され、プリチャージ動作が実行された後、アクティブコマンドが供給される。
【０１６６】
この実施形態は、図１６に示したように、半導体メモリＭＥＭは、テストモード中に４ビットのアドレス端子ＡＤ３−ＡＤ０を用いて、１２ビットのアドレス信号ＡＤ１１−ＡＤ０が順に受ける。このため、１２ビットのロウアドレス信号ＲＡ１１Ｚ−ＲＡ０Ｚが必要なアクティブコマンドＡＣＴは、ハイレベルに活性化される選択信号ＩＳＥＬ２−ＩＳＥＬ０を順に変えながら３クロックサイクルで実行される（図２６（ａ））。図１２と同様に、選択信号ＩＳＥＬ０−２の波形に示す数字は、ハイレベルに活性化される選択信号ＩＳＥＬの番号を示している。図２６では、アクティブコマンドＡＣＴに必要なロウアドレス信号ＲＡの値を４ビットＲＡ１１−８、ＲＡ７−４、ＲＡ３−０毎に符号”Ａ”で示している（図２６（ｂ））。
【０１６７】
図１６に示したラッチ部ＡＬＴＵは、ハイレベルに活性化される選択信号ＩＳＥＬ２−ＩＳＥＬ０に応じて、クロックサイクル毎にロウアドレス信号ＲＡを４ビットずつラッチし、アドレス信号ＡＲ１１Ｚ−ＡＲ８Ｚ、ＡＲ７Ｚ−ＡＲ４Ｚ、ＡＲ３Ｚ−ＡＲ０Ｚとして出力する（図２６（ｃ））。符号”ｘ”は、アドレス信号の値が定まっていないことを示す。
【０１６８】
アクティブコマンドＡＣＴを認識するためのチップセレクト信号／ＣＳのロウレベルは、１番目のクロックサイクルで供給される（図２６（ｄ））。同様に、ライトイネーブル信号／ＷＥのハイレベルは２番目のクロックサイクルで供給される（図２６（ｅ））。ロウアドレスストローブ信号／ＲＡＳのロウレベルおよびコラムアドレスストローブ信号／ＣＡＳのハイレベルは、３番目のクロックサイクルで供給される（図２６（ｆ））。半導体メモリＭＥＭは、３番目のクロックサイクルでロウレベルのコマンドマスク信号ＣＭを受け、図１２と同様に、クロック信号ＣＬＫＰＺを活性化し、動作制御信号ＡＣＴＰＺを活性化する（図２６（ｇ、ｈ））。図１３に示したアドレス選択部２０Ａは、クロック信号ＣＬＫＰＺに応答してアドレス信号ＡＲ１１Ｚ−ＡＲ０Ｚをロウアドレス信号ＲＡ１１−ＲＡ０として出力する（図２６（ｉ））。そして、半導体メモリＭＥＭは、アクティブ動作を実行する。
【０１６９】
次に、４番目から６番目のクロックサイクルを使って最初のライトコマンドＷＲが供給される（図２６（ｊ））。図２６では、４つのライトコマンドＷＲにそれぞれ必要なコラムアドレス信号ＣＡの値を４ビットＣＡ８−ＣＡ４、ＣＡ３−ＣＡ０毎に符号”０”、”１”、”２”、”３”で示す。
【０１７０】
選択信号ＩＳＥＬ２がハイレベルに活性化される４番目のクロックサイクルでは、アドレス信号ＡＤ１１−ＡＤ８に相当する上位４ビットが半導体メモリＭＥＭに供給される。しかし、ライトコマンドＷＲとともに必要なコラムアドレス信号ＣＡは下位の８ビットＣＡ７−ＣＡ０である。このため、４番目のクロックサイクルで半導体メモリＭＥＭに供給されるアドレス信号ＡＤ３−ＡＤ０は、次のアクティブコマンドＡＣＴで使用するロウアドレス信号ＲＡ１１−ＲＡ８として、ラッチ部ＡＬＴＵに予め保持され、アドレス信号ＡＲ１１Ｚ−ＡＲ８Ｚとして出力される（図２６（ｋ））。次のアクティブコマンドＡＣＴに必要なロウアドレス信号ＲＡの値を４ビットＲＡ１１−８、ＲＡ７−４、ＲＡ３−０毎に符号”Ｂ”で示す。
【０１７１】
５番目のクロックサイクルは、コラムアドレス信号ＣＡの上位ビットＣＡ７−ＣＡ４とライトデータの上位ビットＷ１５−Ｗ８が半導体メモリＭＥＭに供給されることを除き、図１２に示した４番目のクロックサイクルと同様である。ラッチ部ＡＬＴＵは、５番目のクロックサイクルにおいて、アドレス信号ＡＤ３−ＡＤ０をコラムアドレス信号の上位ビットＣＡ７−ＣＡ４としてラッチし、アドレス信号ＡＲ７Ｚ−ＡＲ４Ｚとして出力する（図２６（ｌ））。図１７に示したラッチ部ＤＬＴＵは、選択信号ＩＳＥＬ１がハイレベルのときにデータ信号ＤＱ７−ＤＱ０を上位のライトデータ信号Ｗ１５−Ｗ８としてラッチし、データバスＤＢ１５Ｚ−ＤＢ８Ｚに出力する（図２６（ｍ））。
【０１７２】
６番目のクロックサイクルは、コラムアドレス信号ＣＡの下位ビットＣＡ３−ＣＡ０とライトデータの下位ビットＷ７−Ｗ０が半導体メモリＭＥＭに供給されることを除き、図１２に示した５番目のクロックサイクルと同様である。ラッチ部ＡＬＴＵは、６番目のクロックサイクルにおいて、アドレス信号ＡＤ３−ＡＤ０をコラムアドレス信号の下位ビットＣＡ３−ＣＡ０としてラッチし、アドレス信号ＡＲ３Ｚ−ＡＲ０Ｚとして出力する（図２６（ｎ））。ラッチ部ＤＬＴＵは、選択信号ＩＳＥＬ０がハイレベルのときにデータ信号ＤＱ７−ＤＱ０を下位のライトデータ信号Ｗ７−Ｗ０としてラッチし、データバスＤＢ７Ｚ−ＤＢ０Ｚに出力する（図２６（ｏ））。
【０１７３】
６番目のクロックサイクルでロウレベルのコマンドマスク信号ＣＭを受け、図１２と同様に、クロック信号ＣＬＫＰＺを活性化し、動作制御信号ＷＲＰＺを活性化する（図２６（ｐ、ｑ））。図１３に示したアドレス選択部２０Ａは、クロック信号ＣＬＫＰＺに応答してアドレス信号ＡＲ７Ｚ−ＡＲ０Ｚをコラムアドレス信号ＣＡ７−ＣＡ０として出力する（図２６（ｒ））。そして、半導体メモリＭＥＭは、最初のライト動作ＷＲを実行する。
【０１７４】
２番目のライト動作ＷＲは、下位のコラムアドレス信号ＣＡ３−ＣＡ０と下位のライトデータ信号Ｗ７−Ｗ０のみが変更されるとする。このため、７番目のクロックサイクルでは、選択信号ＩＳＥＬ０がハイレベルに活性化され、ライト動作は１クロックサイクルで実行可能である。ラッチ部ＡＬＴＵおよびラッチ部ＤＬＴＵの動作は、６番目のクロックサイクルと同じである。このように、テストモードでは、変更が必要なアドレスのみが変更され、変更が必要なデータのみが変更される。これにより、コマンド端子ＣＭＤの数が少ない場合にも、ライト動作に必要なクロックサイクルを最小限にでき、半導体メモリＭＥＭを効率よくテストできる。すなわち、半導体メモリＭＥＭのテスト時間を短縮できる。
【０１７５】
３番目のライト動作ＷＲは、上位のコラムアドレス信号ＣＡ７−ＣＡ４と上位のライトデータ信号Ｗ１５−Ｗ８のみが変更されるとする。このため、８番目のクロックサイクルでは、選択信号ＩＳＥＬ１がハイレベルに活性化され、ライト動作は１クロックサイクルで実行可能である。ラッチ部ＡＬＴＵおよびラッチ部ＤＬＴＵの動作は、６番目のクロックサイクルと同じである。
【０１７６】
４番目のライト動作ＷＲは、下位のコラムアドレス信号ＣＡ３Ｚ−ＣＡ０Ｚと下位のライトデータ信号Ｗ７−Ｗ０のみが変更されるとする。このため、７番目のクロックサイクルと同様にしてライト動作ＷＲが実行される。
【０１７７】
次に、半導体メモリＭＥＭは、１０番目のクロック信号ＣＬＫに同期して、プリチャージコマンドを受け、プリチャージ動作ＰＲＥを実行する。１０番目のクロックサイクルは、次のアクティブコマンドＡＣＴで使用するロウアドレス信号ＲＡ３−ＲＡ０を予め受けることを除き、図１２に示した６番目のクロックサイクルと同様である（図２６（ｓ））。ラッチ部ＡＬＴＵは、１０番目のクロックサイクルにおいて、アドレス信号ＡＤ３−ＡＤ０をロウアドレス信号の下位ビットＲＡ３−ＲＡ０としてラッチし、アドレス信号ＡＲ３Ｚ−ＡＲ０Ｚとして出力する（図２６（ｔ））。
【０１７８】
次に、半導体メモリＭＥＭは、１１番目のクロック信号ＣＬＫに同期して、アクティブコマンドを受け、アクティブ動作ＡＣＴを実行する。１１番目のクロックサイクルは、ロウアドレス信号ＲＡ７−ＲＡ４を受けることを除き、図１２に示した７番目のクロックサイクルと同様である（図２６（ｕ））。このように、この実施形態では、アクティブ動作ＡＣＴに必要なロウアドレスＲＡ１１−ＲＡ０の一部を予めラッチ部ＡＬＴＵに保持しておくことができる。これにより、アドレス信号ＡＤ１１−ＡＤ０を４ビットずつ受けるテストモードにおいて、１クロックサイクルでアクティブコマンドを受けることができる。
【０１７９】
図２７は、図２６に示した最後のライトコマンドＷＲからプリチャージコマンドＰＲＥまでのタイミングを示している。セル電圧は、メモリセルＭＣのトランスファトランジスタとキャパシタの接続ノードの電圧を示している。正常なメモリセルＭＣでは、セル電圧は、実線で示すようにワード線ＷＬがロウレベルに非活性化されるまでに所定の電圧Ｖ１（例えば、センスアンプのハイレベル電源電圧）まで上昇し、十分な電荷がメモリセルＭＣに保持される。これに対して、例えば、書き込み特性の悪いメモリセルＭＣでは、破線で示すようにワード線ＷＬが非活性化されるときに、セル電圧は所定の電圧Ｖ１に到達していない。このため、十分な電荷がメモリセルＭＣに保持されず、データ保持特性が悪化する。データ特性の悪いメモリセルＭＣは、リフレッシュ動作を所定の期間挿入しないでメモリセルＭＣに保持されたデータを読み出すポーズテストなどの実施により、不良を判定できる。
【０１８０】
ワード線ＷＬおよびセル電圧の一点鎖線は、プリチャージコマンドＰＲＥがライトコマンドＷＲから２クロックサイクル後に供給されるときの波形を示している。この場合、書き込み特性の悪いメモリセルＭＣのセル電圧は、所定の電圧Ｖ１まで上昇するため、不良は検出できない。
【０１８１】
図７に示したように、半導体メモリＭＥＭは、選択信号ＩＳＥＬ０がハイレベルに活性化されるとき、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳを同時に認識できる。このため、ライトコマンドＷＲの次のクロックサイクルでプリチャージコマンドＰＲＥを供給でき、ライトコマンドＷＲ（最終のライトデータ）からプリチャージコマンドＰＲＥまでのタイミング仕様ｔＤＰＬを１クロックサイクル（最小のクロックサイクル）に設定できる。したがって、図２６に示したライト動作の後、リード動作を実行することで、書き込み特性の悪いメモリセルＭＣの不良を検出できる。
【０１８２】
図２８は、図１３に示した半導体メモリＭＥＭのテストモード中の動作の別の例を示している。図１２、図２３および図２６と同じ動作については詳細な説明は省略する。図２８の動作は、図２５に示したテスタＴＥＳＴがメモリコントローラＭＣＮＴ（図１９）を介して半導体メモリＭＥＭに信号を出力することにより実施される。図２８は、バースト長が”１”に設定されているときの動作を示す。この例では、リード動作が２回実行され、プリチャージ動作が実行された後、アクティブコマンドが供給される。１番目から３番目のクロックサイクルは、図２６と同じである。
【０１８３】
４番目から６番目のクロックサイクルを使って最初のリードコマンドＲＤが供給される。（図２８（ａ））。最初のリード動作のアドレス信号の入力値は、図２６に示した４番目から６番目のクロックサイクルと同様である。すなわち、４番目のクロックサイクルで半導体メモリＭＥＭに供給されるアドレス信号ＡＤ３−ＡＤ０は、次のアクティブコマンドＡＣＴのロウアドレス信号ＲＡ１１−ＲＡ８として、ラッチ部ＡＬＴＵに予め保持され、アドレス信号ＡＲ１１Ｚ−ＡＲ８Ｚとして出力される（図２８（ｂ））。
【０１８４】
リード動作ＲＤでは、リードコマンドＲＤを受け付けた次の２つのクロックサイクルに同期してリードデータＷ１５−Ｗ８、Ｗ７−Ｗ０がデータ端子ＤＱ７−ＤＱ０に順に出力される（図２８（ｃ、ｄ））。このため、リードコマンドＲＤを受け付けた次の２つのクロックサイクルは、選択信号ＩＳＥＬ１、ＩＳＥＬ０をこの順または逆順にハイレベルに活性化する必要がある。また、リードデータ信号は、データ端子ＤＱ７−ＤＱ０を用いて２回に分けて読み出される。このため、リード動作を連続して実行する場合のリード動作は最小サイクルは、２クロックサイクルである（図２８（ｅ））。
【０１８５】
リード動作ＲＤの後にプリチャージ動作ＰＲＥを実行する場合、図１０に示したように、３つのコマンド信号／ＲＡＳ、／ＣＡＳ、／ＷＥの論理を反転する必要がある。このため、プリチャージコマンドＰＲＥは、２クロックサイクルで半導体メモリＭＥＭに供給される（図２８（ｆ））。１０番目のクロックサイクルのプリチャージ動作ＰＲＥおよび１１番目のクロックサイクルのアクティブ動作ＡＣＴは、アドレス選択部２０に保持されるコラムアドレス信号ＣＡ７−ＣＡ０の値が異なることを除き、図２６に示した１０番目および１１番目のクロックサイクルと同様である。
【０１８６】
例えば、１１番目のクロックサイクルのアクティブコマンドＡＣＴでは、コラムアドレス信号ＣＡ７−ＣＡ４のみが変更される（図２８（ｇ））。このため、アクティブコマンドＡＣＴは、１クロックサイクルで半導体メモリＭＥＭに供給できる。さらに、１２番目のクロックサイクルのリードコマンドＲＤでは、コラムアドレス信号ＣＡ３−ＣＡ０のみが変更される（図２８（ｈ））。このため、リードコマンドＲＤは、１クロックサイクルで半導体メモリＭＥＭに供給できる。例えば、図２２に示したタイミング仕様ｔＲＣＤは、１２番目のクロックサイクルで評価できる。タイミング仕様ｔＲＣＤを決める半導体メモリＭＥＭの回路動作は、ライト動作とリード動作で共通であるため、リード動作時のタイミング仕様ｔＲＣＤの評価により、ライト動作時のタイミング仕様ｔＲＣＤの評価を間接的に実施できる。
【０１８７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、テストモード中にセレクタＳＥＬ０−ＳＥＬ２を動作させ、通常モード中にセレクタＵＳＥＬを動作させることで、テストモード中に少ないコマンド端子ＣＭＤを用いて効率よく半導体メモリＭＥＭのテストを実施できる。さらに、通常モード中に汎用メモリと同様のインタフェース仕様で半導体メモリＭＥＭを動作させることができる。
【０１８８】
変更が必要なアドレスのみを変更し、変更が必要なデータのみを変更することで、コマンド端子ＣＭＤの数が少ない場合にも、ライト動作に必要なクロックサイクルを最小限にできる。したがって、半導体メモリＭＥＭを効率よくテストでき、半導体メモリＭＥＭのテスト時間を短縮できる。
【０１８９】
なお、上述した実施形態は、ＤＲＡＭやＳＤＲＡＭでなく、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、強誘電体メモリ、ＭＲＡＭ（Magnetic Random Access Memory）等の他の半導体メモリに適用されてもよい。また、上述した実施形態は、クロック非同期式の半導体メモリに適用されてもよい。
【０１９０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
選択信号に応じて選択される１つが動作し、複数の第１コマンド端子にそれぞれ供給される複数の第１コマンド信号を受け、受けた前記第１コマンド信号を出力する複数の第１選択部と、
前記第１選択部の出力に接続され、前記第１コマンド端子の数より多く、少なくとも１つが前記第１選択部の複数に共通に接続され、前記第１選択部の１つから出力される前記第１コマンド信号を、第１同期信号に応答して保持し、第２コマンド信号として出力する複数の保持部と、
前記第２コマンド信号に応じた動作制御信号を、前記第１同期信号に比べて発生頻度が低い第２同期信号に応答して出力する動作制御部と、
前記動作制御信号に応じてアクセスされるメモリセルと、
を備えていることを特徴とする半導体メモリ。
（付記２）
ユーザシステムにより前記メモリセルがアクセスされる通常モード中に動作し、前記第１コマンド端子および第２コマンド端子にそれぞれ供給される前記第１コマンド信号を受け、受けた前記第１コマンド信号を前記保持部に出力する第２選択部を備え、
前記第１コマンド端子の数と前記第２コマンド端子の数の和は、前記保持部の数に等しく、
前記第２同期信号は、前記メモリセルをテストするテストモード中に前記第１同期信号に比べて発生頻度が低くなり、前記通常モード中に前記第１同期信号に応答して生成され、
前記第１選択部は、前記テストモード中に供給される前記選択信号を受けて動作すること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
クロック信号に同期して前記第１同期信号を生成する第１信号生成部と、
外部端子を介して供給されるマスク信号が無効レベルのときに前記第１同期信号に同期して前記第２同期信号を生成し、前記マスク信号が有効レベルのときに前記第２同期信号の生成を停止する第２信号生成部と
を備えていることを特徴とする付記１または付記２に記載の半導体メモリ。
（付記４）
前記動作制御部は、前記第２コマンド信号を解読するコマンドデコーダを備え、
前記コマンドデコーダは、前記第２同期信号に応答して、解読結果に応じた前記動作制御信号を出力し、前記第２同期信号が生成されないときに前記動作制御信号の出力を禁止すること
を特徴とする付記１ないし付記３のいずれか１項に記載の半導体メモリ。
（付記５）
複数の第１選択部の１つを選択信号に応じて選択し、選択した前記第１選択部を介して、複数の第１コマンド端子にそれぞれ供給される複数の第１コマンド信号を出力し、
前記第１選択部の出力に接続され、前記第１コマンド端子の数より多く、少なくとも１つが前記第１選択部の複数に共通に接続された複数の保持部に、前記第１選択部の１つから出力される前記第１コマンド信号を、第１同期信号に応答して保持し、第２コマンド信号として出力し、
前記第２コマンド信号に応じた動作制御信号を、前記第１同期信号に比べて発生頻度が低い第２同期信号に応答して出力し、
前記動作制御信号に応じてメモリセルにアクセスすること
を特徴とする半導体メモリの動作方法。
（付記６）
ユーザシステムにより前記メモリセルがアクセスされる通常モード中に動作し、前記第１コマンド端子および第２コマンド端子にそれぞれ供給される前記第１コマンド信号を第２選択部で受け、受けた前記第１コマンド信号を前記保持部に出力し、
前記第１コマンド端子の数と前記第２コマンド端子の数の和は、前記保持部の数に等しく、
前記第２同期信号を、前記メモリセルをテストするテストモード中に前記第１同期信号に比べて発生頻度を低くし、前記通常モード中に前記第１同期信号に応答して生成し、
前記第１選択部を前記テストモード中に供給される前記選択信号を受けて動作すること
を特徴とする付記５に記載の半導体メモリの動作方法。
（付記７）
クロック信号に同期して前記第１同期信号を生成し、
外部端子を介して供給されるマスク信号が無効レベルのときに前記第１同期信号に同期して前記第２同期信号を生成し、前記マスク信号が有効レベルのときに前記第２同期信号の生成を停止すること
を特徴とする付記５または付記６に記載の半導体メモリの動作方法。
（付記８）
前記第２同期信号に応答して、前記第２コマンド信号を解読するコマンドデコーダから解読結果に応じた前記動作制御信号を出力し、前記第２同期信号が生成されないときに前記コマンドデコーダからの前記動作制御信号の出力を禁止すること
を特徴とする付記５ないし付記７のいずれか１項に記載の半導体メモリの動作方法。
（付記９）
付記１に記載の半導体メモリと、
前記半導体メモリにアクセスするコントローラと
を備え、
前記コントローラは、
前記保持部に前記第２コマンド信号を保持させるために、前記選択信号、前記第１コマンド信号および前記第１同期信号を出力し、
前記保持部に保持された前記第２コマンド信号に応じて前記動作制御部から前記動作制御信号を出力するために、前記第２同期信号を生成するための信号を出力すること
を特徴とするシステム。
（付記１０）
前記半導体メモリは、
システムに設けられる論理回路により前記メモリセルがアクセスされる通常モード中に動作し、前記論理回路から前記第１コマンド端子および第２コマンド端子にそれぞれ供給される前記第１コマンド信号を受け、受けた前記第１コマンド信号を前記保持部に出力する第２選択部を備え、
前記第１コマンド端子の数と前記第２コマンド端子の数の和は、前記保持部の数に等しく、
前記第２同期信号は、前記メモリセルをテストするテストモード中に前記第１同期信号に比べて発生頻度が低くなり、前記通常モード中に前記第１同期信号に応答して生成され、
前記第１選択部は、前記テストモード中に供給される前記選択信号を受けて動作すること
を特徴とする付記９に記載のシステム。
（付記１１）
前記コントローラは、
前記通常モード中に、前記論理回路から出力される前記クロック信号および前記第１コマンド信号を前記半導体メモリに出力し、前記テストモード中に、テスト端子で受ける前記クロック信号および前記第１コマンド信号を前記半導体メモリに出力する第１制御部と、
前記通常モード中に、前記論理回路から出力されるアドレス信号を前記半導体メモリに出力し、前記テストモード中に、テスト端子で受ける前記アドレス信号を前記半導体メモリに出力する第２制御部と、
前記通常モード中に、前記論理回路から出力されるライトデータ信号を前記半導体メモリに出力し、前記半導体メモリから出力されるリードデータ信号を前記論理回路に出力し、前記テストモード中に、テスト端子で受ける前記ライトデータ信号を前記半導体メモリに出力し、前記半導体メモリから出力される前記リードデータ信号をテスト端子に出力する第３制御部と
を備え、
前記半導体メモリは、
クロック信号に同期して前記第１同期信号を生成する第１信号生成部と、
前記第２同期信号を生成するための前記信号であり、外部端子を介して供給されるマスク信号が無効レベルのときに前記第１同期信号に同期して前記第２同期信号を生成し、前記マスク信号が有効レベルのときに前記第２同期信号の生成を停止する第２信号生成部と
を備えていることを特徴とする付記１０に記載のシステム。
（付記１２）
付記１１に記載のシステムに搭載された前記半導体メモリの製造方法であって
前記コントローラおよび前記半導体メモリを前記テストモードに設定し、
前記テスト端子に前記クロック信号、前記第１コマンド信号、前記アドレス信号および前記ライトデータ信号を出力し、前記マスク信号を無効レベルに設定して前記半導体メモリにテストデータを書き込み、
前記テスト端子に前記クロック信号、前記第１コマンド信号および前記アドレス信号を出力し、前記マスク信号を無効レベルに設定して前記半導体メモリから読み出される前記リードデータを前記テスト端子を介して受け、
受けた前記リードデータを期待値と比較することにより、前記半導体メモリの良否を判定すること
を特徴とする半導体メモリの製造方法。
【０１９１】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１９２】
１０、１０Ａ‥データ入出力部；１２、１２Ａ‥アドレス入力部；１４、１４Ａ‥コマンド入力部；１６‥コマンド制御部；１８、１８Ａ‥クロック制御部；２０、２０Ａ‥アドレス選択部；２２‥モードレジスタ；２４‥コマンドデコーダ；２６‥ロウアドレス制御部；２８‥ロウタイミング制御部；３０‥コラムタイミング制御部；３２‥コラムアドレス制御部；３４‥ロウ制御部；３６‥コラム制御部；３８‥データ制御部；４０‥コラムスイッチ部；４２‥センスアンプ部；４４‥メモリセルアレイ；１００‥メモリコア；ＡＣＴＣＮＴ‥アドレスコマンド制御部；ＣＬＫ、ＣＬＫＩＺ、ＣＬＫＰＺ‥クロック信号；ＣＭ‥コマンドマスク端子；ＣＭＤ０−ＣＭＤ３‥コマンド端子；ＣＮＴ‥動作制御信号；ＤＴＣＮＴ‥データ制御部；ＨＬＤ０−ＨＬＤ２‥保持部；ＬＯＧＩＣ‥ロジック回路；ＭＣ‥メモリセル；ＭＣＮＴ‥メモリコントローラ；ＭＥＭ‥半導体メモリ；ＯＰＣ‥動作制御部；ＳＥＬ０−ＳＥＬ２‥選択部；ＳＹＮＣ１−ＳＹＮＣ２‥同期信号；ＴＥＮ‥テスト端子；ＴＥＳＴ‥テスタ；ＴＳＹＳ‥テストシステム；ＵＳＥＬ‥選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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