(57)【特許請求の範囲】
【請求項１】
電荷再分配型デジタル‐アナログ変換器（ＤＡＣ）であって、
第１のプレートおよび第２のプレートを有するオンチップ蓄積コンデンサと、
第１のプレートおよび第２のプレートをそれぞれ有する一連のＤＡＣコンデンサと、
それぞれのＤＡＣコンデンサの第２のプレートを前記オンチップ蓄積コンデンサの前記第１または第２のプレートに接続するためにＤＡＣ入力ワードによって制御される一連のスイッチと、
前記オンチップ蓄積コンデンサの前記第１のプレートを第１の外部基準電圧のための外部端子に接続する第１のスイッチと、
前記オンチップ蓄積コンデンサの前記第２のプレートを第２の外部基準電圧のための外部端子に接続する第２のスイッチと、を備える、電荷再分配型デジタル‐アナログ変換器。
【請求項２】
電荷の再分配は、前記ＤＡＣ入力ワードが適用されるとき、前記オンチップ蓄積コンデンサと前記ＤＡＣコンデンサとの間で行われる、請求項１に記載の電荷再分配型ＤＡＣ。
【請求項３】
前記オンチップ蓄積コンデンサは、複数のオンチップ蓄積コンデンサのうちの１つである、請求項２に記載の電荷再分配型ＤＡＣ。
【請求項４】
前記オンチップ蓄積コンデンサの数は前記ＤＡＣ入力ワードのビットの数に等しい、請求項３に記載の電荷再分配型ＤＡＣ。
【請求項５】
動作の第１段階の間、前記オンチップ蓄積コンデンサは、前記基準電圧のための前記外部端子とアースとに接続される、請求項１に記載の電荷再分配型ＤＡＣ。
【請求項６】
動作の第２段階の間、前記オンチップ蓄積コンデンサは、前記基準電圧のための前記外部端子および前記アースの接続から断たれ、前記ＤＡＣ入力ワードは、それぞれのＤＡＣコンデンサが前記第１のプレートまたは前記第２のプレートに接続されるかどうかを決定する、請求項５に記載の電荷再分配型ＤＡＣ。
【請求項７】
前記一連のＤＡＣコンデンサはバイナリ重み付けコンデンサであり、前記ＤＡＣコンデンサの総数は前記ＤＡＣ入力ワードのビットの総数に等しく、
前記動作の第２段階の間、前記ＤＡＣ入力ワードの各ビットは、前記オンチップ蓄積コンデンサの前記第１または第２のプレートに接続される対応ＤＡＣコンデンサを決定する、請求項５に記載の電荷再分配型ＤＡＣ。
【請求項８】
前記ＤＡＣ入力ワードを復号し、前記一連のスイッチ用の制御信号を生成するデコーダを更に備え、
前記ＤＡＣコンデンサのそれぞれは同等のキャパシタンスを有し、前記ＤＡＣコンデンサの総数は、前記ＤＡＣ入力ワードのビットの総数を表す１よりも大きな整数であるＮを用いて２Ｎ−１に等しく、
前記動作の第２段階の間、前記ＤＡＣコンデンサの数は、前記第１のプレートに接続される前記デコーダと、前記オンチップ蓄積コンデンサの前記第２のプレートに接続される残りのＤＡＣコンデンサとによって制御され、前記数は前記ＤＡＣ入力ワードの値に等しい、請求項５に記載の電荷再分配型ＤＡＣ。
【請求項９】
前記動作の第１段階の間、前記ＤＡＣコンデンサは、前記オンチップ蓄積コンデンサの接続から断たれる、請求項５に記載の電荷再分配型ＤＡＣ。
【請求項１０】
前記電荷再分配型ＤＡＣはアナログ‐デジタル変換器（ＡＤＣ）内にある、請求項１に記載の電荷再分配型ＤＡＣ。
【請求項１１】
前記ＡＤＣは逐次近似ＡＤＣであり、前記オンチップ蓄積コンデンサは、前記ＡＤＣが入力電圧をサンプリングするのと同時に前記基準電圧をサンプリングする、請求項１０に記載の電荷再分配型ＤＡＣ。
【請求項１２】
電荷再分配型デジタル‐アナログ変換器（ＤＡＣ）のためのデジタル‐アナログ出力を生成する方法であって、
前記ＤＡＣのオンチップ蓄積コンデンサに対して外部基準電圧をサンプリングすることと、
前記ＤＡＣの前記オンチップ蓄積コンデンサを前記外部基準電圧の接続から断つことと、
ＤＡＣ入力ワードに従って、複数のＤＡＣコンデンサを前記オンチップ蓄積コンデンサに接続することと、を含む、方法。
【請求項１３】
電荷の再分配は、前記ＤＡＣ入力ワードが適用されるとき前記オンチップ蓄積コンデンサと前記ＤＡＣコンデンサとの間で行われる、請求項１２に記載の方法。
【請求項１４】
前記オンチップ蓄積コンデンサは、２つのスイッチによって前記外部基準電圧およびアースに接続され、サンプリングは、前記２つのスイッチを閉じることによって実行される、請求項１２に記載の方法。
【請求項１５】
前記ＤＡＣは逐次近似アナログ‐デジタル変換器（ＡＤＣ）内にあり、前記オンチップ蓄積コンデンサは、前記ＡＤＣが入力電圧をサンプリングするのと同時に前記基準電圧をサンプリングする、請求項１４に記載の方法。
【請求項１６】
前記ＤＡＣの前記オンチップ蓄積コンデンサが前記外部基準電圧の接続から断たれると、前記ＤＡＣ入力ワードは、複数のＤＡＣ出力を生成するために前記オンチップ蓄積コンデンサと前記ＤＡＣコンデンサとの間の再分配を変更するように複数の値の間で変化する、請求項１５に記載の方法。
【請求項１７】
前記複数のＤＡＣコンデンサはバイナリ重み付けコンデンサであり、前記ＤＡＣコンデンサの総数は前記ＤＡＣ入力ワードのビットの総数に等しく、
前記複数のＤＡＣコンデンサを前記オンチップ蓄積コンデンサに接続するとき、前記ＤＡＣ入力ワードの各ビットは、前記オンチップ蓄積コンデンサの第１または第２のプレートに接続される対応ＤＡＣコンデンサを決定する、請求項１５に記載の方法。
【請求項１８】
前記ＤＡＣは、前記ＤＡＣ入力ワードを復号し、前記２つのスイッチ用の制御信号を生成するためのデコーダを更に備え、
前記ＤＡＣコンデンサのそれぞれは同等のキャパシタンスを有し、前記ＤＡＣコンデンサの総数は、前記ＤＡＣ入力ワードのビットの総数を表す１よりも大きな整数であるＮを用いて２Ｎ‐１に等しく、
前記複数のＤＡＣコンデンサを前記オンチップ蓄積コンデンサに接続するとき、前記ＤＡＣコンデンサの数は、第１のプレートに接続される前記デコーダと、前記オンチップ蓄積コンデンサの第２のプレートに接続される残りのＤＡＣコンデンサとによって制御され、前記数は前記ＤＡＣ入力ワードの値に等しい、請求項１５に記載の方法。
【請求項１９】
前記複数のＤＡＣコンデンサは、前記ＤＡＣの前記オンチップ蓄積コンデンサに対して前記外部基準電圧をサンプリングする間、前記オンチップ蓄積コンデンサの接続から断たれたままである、請求項１２に記載の方法。
【請求項２０】
電荷再分配型アナログ‐デジタル変換器（ＡＤＣ）（ＤＡＣ）であって、
第１のプレートおよび第２のプレートを有するオンチップ蓄積コンデンサと、
第１のプレートおよび第２のプレートをそれぞれ有する一連のＤＡＣコンデンサと、
それぞれのＤＡＣコンデンサの第２のプレートを前記オンチップ蓄積コンデンサの前記第１または第２のプレートに接続するためにＤＡＣ入力ワードによってそれぞれ制御される一連のスイッチと、
前記オンチップ蓄積コンデンサの前記第１のプレートを第１の外部基準電圧のための第１の外部端子に接続する第１のスイッチと、
前記オンチップ蓄積コンデンサの前記第２のプレートを第２の外部基準電圧のための第２の外部端子に接続する第２のスイッチと、を備える電荷再分配型デジタル‐アナログ変換器を備える、アナログ‐デジタル変換器（ＡＤＣ）。
【請求項２１】
電荷の再分配は、前記ＤＡＣ入力ワードが適用されるときに前記オンチップ蓄積コンデンサと前記ＤＡＣコンデンサとの間で行われる、請求項２０に記載のＡＤＣ。
【請求項２２】
前記ＡＤＣは逐次近似ＡＤＣであり、前記オンチップ蓄積コンデンサは、前記ＡＤＣが入力電圧をサンプリングするのと同時に前記基準電圧をサンプリングする、請求項２０に記載のＡＤＣ。
【請求項２３】
前記ＤＡＣコンデンサは分割アレイに構成される、請求項２０に記載のＡＤＣ。
【請求項２４】
前記一連のＤＡＣコンデンサはバイナリ重み付けコンデンサであり、前記ＤＡＣコンデンサの総数は、前記ＤＡＣ入力ワードのビットの総数に等しく、
動作の間、前記ＤＡＣ入力ワードの各ビットは、前記オンチップ蓄積コンデンサの第１または第２の側面に接続される対応ＤＡＣコンデンサを制御する、請求項２０に記載のＡＤＣ。
【請求項２５】
前記ＤＡＣは、前記ＤＡＣ入力ワードを復号し、前記一連のスイッチ用の制御信号を生成するためのデコーダを更に備え、
前記ＤＡＣコンデンサのそれぞれは同等のキャパシタンスを有し、前記ＤＡＣコンデンサの総数は、前記ＤＡＣ入力ワードのビットの総数を表す１よりも大きな整数であるＮを用いて２Ｎ−１に等しく、
動作の間、前記ＤＡＣコンデンサは、それらのうちのいくつかを前記オンチップ蓄積コンデンサの第１の側面に接続させ、残りを前記オンチップ蓄積コンデンサの第２の側面に接続させる前記デコーダによって制御され、前記数は前記ＤＡＣ入力ワードの値に等しい、請求項２０に記載のＡＤＣ。
【請求項２６】
集積回路（ＩＣ）チップであって、
第１のプレートおよび第２のプレートを有するオンチップ蓄積コンデンサと、
第１のプレートおよび第２のプレートをそれぞれ有する一連のＤＡＣコンデンサと、
それぞれのＤＡＣコンデンサの第２のプレートを前記オンチップ蓄積コンデンサの前記第１または第２のプレートに接続するためにＤＡＣ入力ワードによって制御される一連のスイッチと、
前記オンチップ蓄積コンデンサの前記第１のプレートを第１の外部基準電圧のための第１の外部端子に接続する第１のスイッチと、
前記オンチップ蓄積コンデンサの前記第２のプレートを第２の外部基準電圧のための第２の外部端子に接続する第２のスイッチと、を備える電荷再分配型デジタル‐アナログ変換器を備える、集積回路（ＩＣ）チップ。
【請求項２７】
電荷の再分配は、前記ＤＡＣ入力ワードが適用されるとき前記オンチップ蓄積コンデンサと前記ＤＡＣコンデンサとの間で行われる、請求項２６に記載のＩＣチップ。
【請求項２８】
前記ＡＤＣは逐次近似ＡＤＣであり、前記オンチップ蓄積コンデンサは、前記ＡＤＣが入力電圧をサンプリングするのと同時に前記基準電圧をサンプリングする、請求項２６に記載のＩＣチップ。
【請求項２９】
前記ＤＡＣコンデンサは分割アレイに構成される、請求項２６に記載のＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シグナルプロセッサに関するものであり、より詳細には、完全にＩＣチップ上で電荷の再分配を行うことができる電荷再分配型デジタル‐アナログ変換器（ＤＡＣ）に関する。
【背景技術】
【０００２】
電荷再分配型ＤＡＣは、現代の集積回路において、特に、スイッチドコンデンサＣＭＯＳ設計において一般的である。それらは、例えばパイプラインおよび逐次近似（ＳＡＲ）ＡＤＣなどのアナログ‐デジタル（ＡＤＣ）アーキテクチャを含む多くの使用用途がある。用途に応じて、主要性能メトリクス（ｋｅｙ  ｐｅｒｆｏｒｍａｎｃｅ  ｍｅｔｒｉｃｓ）は、ＤＡＣの直線性およびそれの整定速度であり得る。
【０００３】
例示的な３ビット電荷再分配型ＤＡＣ１００が図１に示される。そのＤＡＣは、それぞれ１Ｃ、１Ｃ、２Ｃおよび４Ｃのキャパシタンスを有する終端コンデンサ１０２と一連のバイナリ重み付けコンデンサ１０４．１、１０４．２および１０４．３とからなる。ＤＡＣ入力は、各ビットが、コンデンサに接続されるスイッチ１０６．１、１０６．２および１０６．３のそれぞれのスイッチを制御する３ビットバイナリデジタルワードである。スイッチ１０６．１、１０６．２および１０６．３の反対側は、ＤＡＣ入力ワードの対応ビットに応じて基準電圧ＶＲＥＦまたはアースＧＮＤに接続される。典型的に、デジタルの「１」は、基準電圧ＶＲＥＦに接続するための対応スイッチを制御し、デジタルの「０」は、ＧＮＤに接続するための対応スイッチを制御する。ＤＡＣ出力は、Ｖｏｕｔ＝ＶＲＥＦ＊Ｃｓｅｌｅｃｔｅｄ／Ｃｔｏｔａｌという方程式によって決定され、その式において、ＣｓｅｌｅｃｔｅｄはＤＡＣワードによって選択されたキャパシタンスの量であり、ＣｔｏｔａｌはＤＡＣ１００における全キャパシタンスの合計である。例えば、ＤＡＣコードが１０１である場合、コンデンサ１０４．１および１０４．３は、スイッチ１０６．１および１０６．３を基準電圧ＶＲＥＦに接続することによって選択され、スイッチ１０６．２はコンデンサ１０４．２をアースＧＮＤに接続する。出力は、Ｖｏｕｔ＝ＶＲＥＦ＊（４Ｃ＋１Ｃ）／（４Ｃ＋２Ｃ＋１Ｃ＋１Ｃ）＝５／８＊ＶＲＥＦとなる。
【０００４】
基準電圧ＶＲＥＦおよびアースＧＮＤは、ＬＰＡＲ１およびＬＰＡＲ２によって表わされる寄生物（ｐａｒａｓｉｔｉｃ）と関連している。ＤＡＣコンデンサのいずれか１つがＶＲＥＦからＧＮＤに（またはその逆に）スイッチングすると、ＤＡＣ出力における電圧は、ＤＡＣ１００の寄生物およびキャパシタンスの特徴に応じて、いくらかの期間にわたってリンギング（ｒｉｎｇ）することになる。典型的な集積回路において、リンギング現象はＤＡＣが駆動され得る周波数を制限する。
【発明の概要】
【課題を解決するための手段】
【０００５】
それゆえに、高速では、ＤＡＣの性能は寄生インダクタンスによって制限されることが多い。従って、特にＳＡＲ  ＡＤＣ用途について、電荷再分配型ＤＡＣが整定する速度を向上する必要性がある。
【図面の簡単な説明】
【０００６】
【図１】従来の電荷再分配型ＤＡＣを示す。
【図２】本発明の一実施形態に係る電荷再分配型ＤＡＣを示す。
【図３】本発明の実施形態に係る第２段階における図２の電荷再分配型ＤＡＣを示す。
【図４】本発明の別の実施形態に係る別の電荷再分配型ＤＡＣを示す。
【図５】本発明の実施形態に係る電荷再分配型ＤＡＣを備えるＳＡＲ  ＡＤＣを示す。
【図６】本発明の実施形態に係る電荷再分配型ＤＡＣのプロセスを示す。
【図７】本発明の別の実施形態に係る別の電荷再分配型ＤＡＣを示す。
【図８】本発明の別の実施形態に係る別の電荷再分配型ＤＡＣを示す。
【発明を実施するための形態】
【０００７】
本開示の実施形態は、従来の外部基準電圧に代わってＤＡＣに電荷を供給するためのオンチップ蓄積（ｒｅｓｅｒｖｏｉｒ）コンデンサを備える電荷再分配型ＤＡＣを提供し得る。ＤＡＣは、第１のプレート（ｐｌａｔｅ）および第２のプレートを有するオンチップ蓄積コンデンサと、ＤＡＣ出力を生成する一連のＤＡＣコンデンサと、ＤＡＣコンデンサを蓄積コンデンサに結合するためにＤＡＣ入力ワードによって制御される一連のスイッチと、を含み得る。電荷再分配型ＤＡＣは、第１のプレートを第１の外部基準電圧のための外部端子に接続する第１のスイッチと、第２のプレートを第２の外部基準電圧のための外部端子に接続する第２のスイッチと、を更に含み得る。一実施形態は、電荷再分配型ＤＡＣを含むＡＤＣを提供し得る。
【０００８】
本発明の別の実施形態は、デジタル‐アナログ変換器（ＤＡＣ）用のデジタル‐アナログ出力を生成するための方法を提供し得る。その方法は、ＤＡＣのオンチップ蓄積コンデンサに対する２つの外部基準電圧をサンプリングすることを含み得る。更に、その方法は、ＤＡＣのオンチップ蓄積コンデンサを外部基準電圧の接続から断つことと、ＤＡＣ入力ワードに従って複数のＤＡＣコンデンサをオンチップ蓄積コンデンサに接続することと、を含み得る。
【０００９】
図２は、本発明の一実施形態に係る電荷再分配型ＤＡＣ２００を示す。電荷再分配型ＤＡＣ２００は、ＮビットＤＡＣ（例えば、Ｎは１より大きな整数である）とすることができ、終端コンデンサ２０２と、一連のバイナリ重み付けコンデンサ２０４．１〜２０４．Ｎと、複数のスイッチ２０６．１〜２０６．Ｎとを備える。電荷再分配型ＤＡＣ２００は、２つのスイッチ２０８．１および２０８．２と、蓄積コンデンサＣＲＥＳ２１０とを更に備えることができる。電荷再分配型ＤＡＣ２００のこれらの構成要素の全てはＩＣチップ２２０上に（例えば、同じダイ上に）一体化されることができ、蓄積コンデンサＣＲＥＳ２１０はオンチップ蓄積コンデンサとすることができる。
【００１０】
蓄積コンデンサＣＲＥＳ２１０は、電荷を溜めるための２つの側面（例えば、２つのプレート）を有し得る。スイッチ２０８．１は、ＣＲＥＳ２１０の第１の側面（例えば、上部プレートまたは上部側面）に結合される一端部と、動作の間に第１の基準電圧ＶＲＥＦ１に接続され得るＩＣチップの第１の端子に結合される別の端部とを有し得る。それゆえに、スイッチ２０８．１は、ＣＲＥＳ２１０の第１の側面と第１の基準電圧ＶＲＥＦ１との間の接続を制御する。スイッチ２０８．２は、ＣＲＥＳ２１０の第２の側面（例えば、底部プレートまたは底部側面）に結合される一端部と、動作の間に第２の基準電圧ＶＲＥＦ２に接続され得るＩＣチップの第２の端子に結合される別の端部とを有し得る。それゆえに、スイッチ２０８．２は、ＣＲＥＳ２１０の第２の側面と第２の基準電圧ＶＲＥＦ２との間の接続を制御する。各コンデンサ２０４．１〜２０４．Ｎは、蓄積コンデンサＣＲＥＳ２１０の接続から断つために、あるいは蓄積コンデンサＣＲＥＳ２１０の第１の側面または蓄積コンデンサＣＲＥＳ２１０の第２の側面に接続するために、それぞれのスイッチ２０６．１〜２０６．Ｎによって制御され得る。一実施形態では、第１の基準電圧ＶＲＥＦ１は、第２の基準電圧ＶＲＥＦ２よりも高い電圧値を有し得る。例えば、第１の基準電圧は正の基準値ＶＲＥＦ＋（例えば、正の電力供給ＶＤＤ）とすることができ、第２の基準電圧ＶＲＥＦ２は、ＶＲＥＦ＋よりも低い正の基準値、またはアースＧＮＤ、あるいは負の基準値ｐＶＲＥＦ−（例えば、負の電力供給ＶＳＳ）とすることができる。
【００１１】
スイッチ２０６．１〜２０６．Ｎは、各ビットがスイッチをそれぞれ制御するＮビットバイナリデジタルワードであり得るＤＡＣ入力ワードによって制御され得る。スイッチ２０６．１は、最下位ビット（ＬＳＢ）によって制御され得る。それゆえに、コンデンサ２０４．１はＬＳＢに対応し得るし、そのコンデンサのキャパシタンスは単位キャパシタンス（例えば、１Ｃ）であり得る。スイッチ２０６．Ｎは、最上位ビット（ＭＳＢ）によって制御され得る。それゆえに、コンデンサ２０４．Ｎは最上位ビット（ＭＳＢ）に対応し得るし、そのコンデンサのキャパシタンスは、２Ｎ−１単位のキャパシタンスであり得る。それゆえに、バイナリ重み付けコンデンサ２０４．１〜２０４．Ｎは２０Ｃ、２１Ｃ、・・・および２Ｎ−１Ｃのキャパシタンスをそれぞれ有する。一実施形態では、単位キャパシタンスは、任意適切なキャパシタンス値を有し得る。
【００１２】
一実施形態では、電荷再分配型ＤＡＣ２００は集積回路（ＩＣ）チップ２２０の一部であり得る。基準電圧ＶＲＥＦ１およびＶＲＥＦ２は、チップ２２０の外側から供給されてもよい。電荷再分配型ＤＡＣ２００は２段階において動作し得る。最初の実行段階の間、蓄積コンデンサＣＲＥＳ２１０は、外部基準電圧ＶＲＥＦ１およびＶＲＥＦ２に接続されることができ、基準電圧ＶＲＥＦ１およびＶＲＥＦ２をサンプリングすることができる。すなわち、この最初の段階の間、スイッチ２０８．１および２０８．２は、蓄積コンデンサＣＲＥＳ２１０の第１および第２の側面を外部電圧ＶＲＥＦ１およびＶＲＥＦ２にそれぞれ接続することができる。一実施形態では、スイッチ２０６．１、２０６．２および２０６．３は、最初の段階の間にＤＡＣコンデンサ２０４．１〜２０４．Ｎが蓄積コンデンサＣＲＥＳ２１０に接続されるために閉じられたままとすることができる。別の実施形態では、スイッチ２０６．１、２０６．２および２０６．３は、最初の段階の間、ＤＡＣコンデンサ２０４．１〜２０４．Ｎを蓄積コンデンサＣＲＥＳ２１０の接続から断つことができる。後の実施形態において、寄生物に起因するいかなるリンギングもＤＡＣコンデンサ２０４．１〜２０４．Ｎのいずれにも影響を及ぼし得ない。
【００１３】
図３は、本発明の実施形態に係る第２段階における電荷再分配型ＤＡＣ２００を示す。第２段階の間、図３に示されるように、スイッチ２０８．１および２０８．２は、蓄積コンデンサＣＲＥＳ２１０の第１および第２の側面を外部基準電圧の接続から断つ（例えば、外部ＶＲＥＦ１およびＶＲＥＦ２の接続から断つ）ことができ、それゆえに、寄生物から電荷再分配型ＤＡＣ２００を分離する。第２段階において、一つまたは複数のＤＡＣ入力ワードがスイッチ２０６．１〜２０６．Ｎに適用され得る。各ＤＡＣ入力ワードにおいて、デジタルの「１」は対応ＤＡＣコンデンサ２０４を蓄積コンデンサＣＲＥＳ２１０の第１の側面に接続することができ、デジタルの「０」は対応ＤＡＣコンデンサ２０４を蓄積コンデンサＣＲＥＳ２１０の第２の側面に接続することができる。例えば、ＤＡＣ入力ワードのＭＳＢビットはスイッチ２０６．Ｎを制御することができ、ＤＡＣ入力ワードのＬＳＢビットはスイッチ２０６．１を制御することができる。従って、電荷再分配の全ては、蓄積コンデンサＣＲＥＳ２１０とＤＡＣコンデンサ２０４．１〜２０４．Ｎとの間で、完全にチップ上で行われることになる。この電荷共有はオンチップなので、ＤＡＣ２００の性能は、例えば漂遊インダクタンスなどの外部寄生物により引き起こされる整定応答の遅さによって制限されない。一実施形態では、整定は、現代のＩＣプロセスにおいて非常に高速であり得るスイッチオン抵抗によってのみ制限され得る。
【００１４】
図２および図３に示されるように、蓄積コンデンサＣＲＥＳ２１０は、電荷を供給するために非常に大きいものである必要があり得る。一実施形態では、Ｎビット直線性を実現するために、蓄積コンデンサＣＲＥＳ２１０は、
【数１】
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であるよう寸法が定められ得る。ここで、ＣＵＮＩＴは、ＬＳＢコンデンサのサイズ（図２〜３において示されるような１Ｃ）である。従って、中位の精度から高い精度のＤＡＣのために、本発明の実施形態に係る蓄積コンデンサＣＲＥＳは非常に大きいものであり得る。
【００１５】
動作の間、ＤＡＣコンデンサ２０４．１〜２０４．Ｎは、蓄積コンデンサＣＲＥＳ２１０に接続される一方の側面（例えば、第１の側面または第２の側面）をそれぞれ有し得る。ＤＡＣ出力は、ＤＡＣコンデンサ２０４．１〜２０４．Ｎの他方の側面に結合されることができ、蓄積コンデンサＣＲＥＳ２１０に決して直接的に接続されない。
【００１６】
図４は、本発明の別の実施形態に係る別の電荷再分配型ＤＡＣ４００を示す。電荷再分配型ＤＡＣ４００は、ＮビットＤＡＣとすることができ、終端コンデンサ４０２と、一連のバイナリ重み付けコンデンサ４０４．１〜４０４．Ｎと、複数のスイッチ４０６．１〜４０６．Ｎとを備えることができる。電荷再分配型ＤＡＣ２００は、複数の蓄積コンデンサＣＲＥＳ４１０．１〜４１０．Ｎを更に備えることができる。蓄積コンデンサＣＲＥＳ４１０．１〜４１０．Ｎは、スイッチ４０８．１ａおよび４０８．１ｂから４０８．Ｎａおよび４０８．Ｎｂまでによってそれぞれ基準電圧ＶＲＥＦ１およびＶＲＥＦ２のための外部端子に接続される第１の側面（例えば、第１のプレートまたは上部プレート）および第２の側面（例えば、第２のプレートまたは底部プレート）をそれぞれ有し得る。各ＤＡＣコンデンサ４０４は、それぞれの蓄積コンデンサＣＲＥＳ４１０の接続から断つために、あるいはそれぞれの蓄積コンデンサＣＲＥＳ４１０の第１の側面または第２の側面に接続するために、それぞれのスイッチ４０６によって制御され得る。電荷再分配型ＤＡＣ２００のこれらの構成要素の全て、例えば、コンデンサ（４０２、４０４．１〜４０４．Ｎ）、スイッチ（４０６．１〜４０６．Ｎ、４０８．１ａおよび４０８．１ｂから４０８．Ｎａおよび４０８．Ｎｂまで）、蓄積コンデンサＣＲＥＳ（４１０．１〜４１０．Ｎ）は、ＩＣチップ４２０上に（例えば、同じダイ上に）一体化されることができ、蓄積コンデンサＣＲＥＳ（４１０．１〜４１０．Ｎ）はオンチップ蓄積コンデンサとすることができる。
【００１７】
電荷再分配型ＤＡＣ２００と同様に、スイッチ４０６．１〜４０６．Ｎは、各ビットがスイッチを制御するバイナリデジタルワードであり得るＮビットＤＡＣ入力ワードによって制御され得る。スイッチ４０６．１は最下位ビット（ＬＳＢ）によって制御されることができ、それゆえに、コンデンサ４０４．１はＬＳＢに対応し得るし、そのコンデンサのキャパシタンスは単位キャパシタンス（例えば、１Ｃ）であり得る。スイッチ４０６．Ｎは最上位ビット（ＭＳＢ）によって制御され得るし、それのキャパシタンスは２Ｎ−１単位のキャパシタンスであり得る。それゆえに、バイナリ重み付けコンデンサ４０４．１〜４０４．Ｎは、２０Ｃ、２１Ｃ、・・・および２Ｎ−１Ｃのキャパシタンスをそれぞれ有する。
【００１８】
また、電荷再分配型ＤＡＣ４００はＩＣチップ４２０の一部であってもよく、基準電圧ＶＲＥＦ１およびＶＲＥＦ２はＩＣチップ４２０の外側から供給されてもよい。電荷再分配型ＤＡＣ４００は２つの段階において動作し得る。第１段階の間、蓄積コンデンサＣＲＥＳ４１０．１〜４１０．Ｎのそれぞれは、基準電圧ＶＲＥＦ１およびＶＲＥＦ２をサンプリングするために外部基準電圧ＶＲＥＦ１およびＶＲＥＦ２に接続され得る。この段階の間、スイッチ４０８．１ａ〜４０８．Ｎａは蓄積コンデンサＣＲＥＳ４１０．１〜４１０．Ｎの第１の側面を外部ＶＲＥＦ１に接続することができ、スイッチ４０８．１ｂ〜４０８．Ｎｂは蓄積コンデンサＣＲＥＳ４１０．１４１０．Ｎの第２の側面をＶＲＥＦ２に接続することができる。電荷再分配型ＤＡＣ２００と同様に、一実施形態では、スイッチ４０６．１〜４０６．Ｎは、第１段階の間にＤＡＣコンデンサ４０４．１〜４０４．Ｎが蓄積コンデンサＣＲＥＳ４１０に接続されるために閉じられたままとすることができる。別の実施形態において、スイッチ４０６．１〜４０６．Ｎは、第１段階の間にＤＡＣコンデンサ４０４．１〜４０４．Ｎを蓄積コンデンサＣＲＥＳ４１０．１〜４１０．Ｎの接続から断つことができる。後の実施形態において、寄生物に起因するいかなるリンギングもＤＡＣコンデンサ４０４．１〜４０４．Ｎのいずれにも影響を及ぼし得ない。
【００１９】
第２段階の間、スイッチ４０８．１ａ〜４０８．Ｎａおよび４０８．１ｂ〜４０８．Ｎｂのそれぞれは接続を断たれ得る。それゆえに、蓄積コンデンサＣＲＥＳ４１０．１〜４１０．Ｎの第１および第２のプレートは、チップ４２０の外側から接続を断たれ得る（例えば、外部ＶＲＥＦ１およびＶＲＥＦ２から接続を断たれる）し、それゆえに、寄生物から電荷再分配型ＤＡＣ４００を分離する。第２段階において、一つまたは複数のＤＡＣ入力ワードがスイッチ４０６．１〜４０６．Ｎに適用され得る。各ＤＡＣ入力ワードにおいて、デジタルの「１」は、対応ＤＡＣコンデンサ４０４を対応蓄積コンデンサＣＲＥＳ４１０の第１の側面に接続することができ、デジタルの「０」は対応ＤＡＣコンデンサ４０４を対応蓄積コンデンサＣＲＥＳ４１０の第２の側面に接続することができる。従って、電荷再分配の全ては、蓄積コンデンサＣＲＥＳ４１０．１〜４１０．ＮとＤＡＣコンデンサ４０４．１〜４０４．Ｎとの間で、完全にチップ上で行われることになる。
【００２０】
一実施形態では、蓄積コンデンサ４１０．１〜４１０．Ｎのそれぞれは、寸法が異なるように定められ得る。１ＣのＤＡＣコンデンサ４０４．１に接続されるＬＳＢ蓄積コンデンサ４１０．１は、最小の電荷共有に支配される（１Ｃは最小のＤＡＣコンデンサである）ので、最小であり得るし、ＤＡＣ出力におけるそれの有意性もまた最小である。２Ｎ−１ＣのＤＡＣコンデンサ４０４．Ｎに接続されるＭＳＢ蓄積コンデンサ４１０．Ｎは、最大の電荷共有に支配される（２Ｎ−１Ｃは最大のＤＡＣコンデンサである）ので、最大であり得るし、ＤＡＣ出力におけるそれの有意性もまた最大である。最大の蓄積コンデンサ４１０．Ｎでさえも、単一の蓄積コンデンサ２１０よりもかなり小さなキャパシタンスを有し得る。更に、４１０．１〜４１０．Ｎの全体的なキャパシタンスは単一の蓄積コンデンサ２１０のキャパシタンスよりも小さいものであり得る。
【００２１】
別の実施形態では、蓄積コンデンサ４１０の数はＤＡＣコンデンサ４０４の数よりも少なくてもよい。すなわち、本発明に係る実施形態は、各ビットについて別個の蓄積コンデンサを有する必要はなく、少なくとも１つの蓄積コンデンサが２つ以上のＤＡＣコンデンサによって共有されてもよい。電荷再分配型ＤＡＣ２００は、１つの蓄積コンデンサがＮ個のＤＡＣコンデンサによって共有され得る例であり得る。
【００２２】
図示されない一実施形態では、電荷再分配型ＤＡＣ４００のＤＡＣコンデンサは、コンデンサ分割アレイに構成され得る。
【００２３】
図５は、本発明の実施形態に係る電荷再分配型ＤＡＣを備えるＳＡＲ  ＡＤＣ５００を示す。ＳＡＲ  ＡＤＣ５００は、サンプルおよびホールド回路（Ｓ／Ｈ）５０２と、電圧比較器５０４と、内部ＮビットＤＡＣ５０８と、デジタル制御論理ブロック５０６とを備える。動作の間、Ｓ／Ｈ回路５０２は入力電圧Ｖｉｎを取得することができ、アナログ電圧比較器５０４は入力電圧Ｖｉｎを内部ＮビットＤＡＣ５０８の出力と比較することができる。比較の結果は、デジタル制御論理ブロック５０６に出力されることができ、そのデジタル制御論理ブロックはＶｉｎの近似的なデジタルコードをＮビットＤＡＣ５０８に供給することができる。Ｖｉｎの近似的なデジタルコードはＮビット制御ワード（例えば、本発明の実施形態に係るＤＡＣ入力ワード）であり得る。
【００２４】
デジタル制御論理ブロック５０６は逐次近似レジスタを含んでもよい。ＳＡＲ  ＡＤＣ５００は下記のように動作し得る。逐次近似レジスタは、最上位ビット（ＭＳＢ）がデジタルの１に等しいものであり得るように初期化され得る。このコードはＤＡＣ５０８に送られ、次いで、そのＤＡＣは、サンプリングされた入力電圧Ｖｉｎとの比較のためにこのデジタルコードのアナログ同等値（例えば、
【数２】
0005735701.tif 000003
）を比較器回路に供給することができる。このアナログ電圧がＶｉｎを超える場合、比較器５０４はＳＡＲにこのビットをリセットさせ得る。そうではない場合、ビットは１のままにされ得る。それから、次のビットは１に設定することができ、同じ検査が実行され得る。このバイナリ検索は、ＳＡＲ内の全てのビットが検査されるまで続けられ得る。その結果として生じるコードはサンプリングされた入力電圧Ｖｉｎのデジタル近似値とすることができ、変換の最後（ＥＯＣ）においてＳＡＲ  ＡＤＣ５００によって最終的に出力され得る。
【００２５】
ＳＡＲ  ＡＤＣ５００の内部ＮビットＤＡＣ５０８は、発明の実施形態に係るＮビット電荷再分配型ＤＡＣとすることができる。ＳＡＲは、それのビット決定を時間内に順次行うので、ＤＡＣ整定時間の改善は、最大ＳＡＲスループットに大きな影響を与えることができる。
【００２６】
図６は、本発明の実施形態に係る電荷再分配型ＤＡＣについてのプロセス６００を示す。プロセス６００はブロック６０２で開始することができる。ブロック６０２において、電荷再分配型ＤＡＣのオンチップ蓄積コンデンサは、２つの外部基準電圧（例えば、ＶＲＥＦ１およびＶＲＥＦ２）に接続され得る。例えば、図２〜図４および図７〜図８に関して記載されるように、動作の第１段階の間、本発明に係る電荷再分配型ＤＡＣのオンチップ蓄積コンデンサは第１および第２の外部基準電圧に接続され得る。更に、動作のこの段階の間、電荷再分配型ＤＡＣのＤＡＣコンデンサは、オンチップ蓄積コンデンサおよび外部基準電圧に接続されたままであり得るし、またあるいは、オンチップ蓄積コンデンサおよび外部基準電圧の接続から断たれたままであり得る。
【００２７】
一実施形態では、電荷再分配型ＤＡＣはＡＤＣの内部ＤＡＣであってもよい。この実施形態では、ブロック６０２は、ＡＤＣのサンプルおよびホールド回路（Ｓ／Ｈ）が入力電圧Ｖｉｎをサンプリングし得る間に実行され得る。それゆえに、本発明に係るＡＤＣ例は、ＡＤＣのＳ／Ｈが入力電圧Ｖｉｎをサンプリングする間に、それのＤＡＣに内部蓄積コンデンサに対する外部基準電圧をサンプリングさせ得る。
【００２８】
ブロック６０２の完了において、プロセス６０４はブロック６０４に進むことができる。ブロック６０４では、電荷再分配型ＤＡＣのオンチップ蓄積コンデンサは外部基準電圧の接続から断たれることができ、電荷再分配型ＤＡＣのＤＡＣコンデンサは蓄積コンデンサに接続され得る。例えば、図３〜図４および図７〜図８に関して上記したように、動作の第２段階の間、本発明に係る電荷再分配型ＤＡＣのオンチップ蓄積コンデンサは外部基準電圧およびアースの接続から断たれ得るし、電荷再分配型ＤＡＣのＤＡＣコンデンサはＤＡＣ入力ワードに従って蓄積コンデンサに接続され得る。
【００２９】
一実施形態では、電荷再分配型ＤＡＣはＡＤＣの内部ＤＡＣであってもよい。この実施形態では、ブロック６０４は、ＡＤＣが入力電圧Ｖｉｎのそれのサンプリングを完了した後に実行され得る。更に、動作のこの段階において、本発明に係るＡＤＣ例は、必要に応じて何度もＤＡＣコードを変更してもよい。それゆえに、ＡＤＣは、複数の値の間でＤＡＣ入力ワードを変更することによって複数のＤＡＣコードに対してサンプリングされた入力電圧の一連の比較を実行し得る。電荷はオンチップ蓄積コンデンサとＤＡＣコンデンサとの間で再分配されるので、本発明に係るＡＤＣはそれの性能を向上することができる。ブロック６０２および６０４は単数形でオンチップ蓄積コンデンサを表しているが、その記載は複数のオンチップ蓄積コンデンサが使用され得る図４および図８に係る実施形態にも適用可能であることを留意するべきである。
【００３０】
図７は、本発明の別の実施形態に係る別の電荷再分配型ＤＡＣ７００を示す。電荷再分配型ＤＡＣ７００は、ＮビットＤＡＣとすることができ、終端コンデンサ７０２と、一連のコンデンサ７０４．１〜７０４．Ｍと、デコーダ７１２と、複数のスイッチ７０６．１〜７０６．Ｍとを備えることができる。一実施形態では、コンデンサ７０４．１〜７０４．Ｍのそれぞれは、単位キャパシタンスを有することができ、数Ｍは２Ｎ−１に等しいものであり得る。電荷再分配型ＤＡＣ７００は、２つのスイッチ７０８．１および７０８．２と、蓄積コンデンサＣＲＥＳ７１０とを更に備えることができる。電荷再分配型ＤＡＣ７００のこれらの構成要素の全ては、ＩＣチップ７２０上に（例えば、同じダイ上に）一体化されることができ、蓄積コンデンサＣＲＥＳ７１０はオンチップ蓄積コンデンサとすることができる。
【００３１】
電荷再分配型ＤＡＣ７００は、単位キャパシタンスをそれぞれ有するＭ（２Ｎ−１）個のコンデンサ７０４．１〜７０４．Ｍを有し、各々はＮビットＤＡＣ入力ワードを復号するデコーダ７１２によって制御されるＭ個のスイッチ７０６．１〜７０６．Ｍを有する点で、電荷再分配型ＤＡＣ２００とは異なり得る。
【００３２】
電荷再分配型ＤＡＣ７００は、電荷再分配型ＤＡＣ２００と同様に、２つの段階において動作し得る。２つのスイッチ７０８．１、７０８．２、および蓄積コンデンサＣＲＥＳ７１０は、スイッチ２０８．１、２０８．２および蓄積コンデンサＣＲＥＳ２１０と同様であり得るし、同様に動作し得る。最初の実行段階の間、スイッチ７０６．１〜７０６．Ｍは、第１段階についてのスイッチ２０６．１〜２０６．Ｎともやはり同様に、蓄積コンデンサＣＲＥＳ７１０に接続することができるし、あるいは、蓄積コンデンサＣＲＥＳ７１０の接続から断たれることができる。
【００３３】
第２段階の間、スイッチ７０８．１および７０８．２は、蓄積コンデンサＣＲＥＳ７１０の第１および第２の側面を外部基準電圧の接続から断つことができ（例えば、外部ＶＲＥＦ１およびＶＲＥＦ２の接続から断ち）、それゆえに、寄生物から電荷再分配型ＤＡＣ７００を分離する。デコーダ７１２は、スイッチ７０６．１〜７０６．Ｍのいくつかを蓄積コンデンサＣＲＥＳ７１０の第１の側面に接続し、その他を蓄積コンデンサＣＲＥＳ７１０の他方の側面に接続するためにＤＡＣ入力ワードに基づいてスイッチ７０６．１〜７０６．Ｍ用の制御信号を生成し得る。ＤＡＣ入力ワードは、０〜２Ｎ−１の値の範囲（例えば、Ｎ＝３の場合、その値の範囲は０〜７であり得る）を有するＮビットバイナリワードであり得る。ＤＡＣ入力ワードが特定値Ｆを有するとき、デコーダ７１２は、蓄積コンデンサＣＲＥＳ７１０の第１の側面に接続されるＭ個のスイッチのうちのＦ個を選択し、残りの（Ｍ引くＦ個の）スイッチを蓄積コンデンサＣＲＥＳ７１０の第２の側面に接続させ得る。例えば、（例えば、バイナリＤＡＣ入力ワード「１０１」に対応する）Ｎ＝３およびＦ＝５の場合、７個のスイッチ（Ｍ＝２Ｎ−１＝７）のうちの、５個は、蓄積コンデンサＣＲＥＳ７１０の第１の側面に接続されるために選択され得るし、残りの２個のスイッチは蓄積コンデンサＣＲＥＳ７１０の第２の側面に接続され得る。別の例において、Ｆがゼロである場合、スイッチ７０６．１〜７０６．Ｍのいずれも蓄積コンデンサＣＲＥＳ７１０の第１の側面に接続されないために選択されず、代わりに、それらの全てが蓄積コンデンサＣＲＥＳ７１０の第２の側面に接続され得る。
【００３４】
一実施形態では、ＤＡＣコンデンサ７０４．１〜７０４．Ｍの全てが単位キャパシタンスを有し得るので、コンデンサ７０４．１〜７０４．Ｍは、蓄積コンデンサＣＲＥＳ７１０の第１の側面または第２の側面に接続するために動作の間に無秩序に選択され得る。
【００３５】
図８は、本発明の別の実施形態に係る別の電荷再分配型ＤＡＣ８００を示す。電荷再分配型ＤＡＣ８００は、ＮビットＤＡＣとすることができ、終端コンデンサ８０２と、一連のコンデンサ８０４．１〜８０４．Ｍと、デコーダ７１２と、複数のスイッチ８０６．１〜８０６．Ｍとを備えることができる。電荷再分配型ＤＡＣ８００は、複数の蓄積コンデンサＣＲＥＳ８１０．１〜８１０．Ｍを更に備えることができる。蓄積コンデンサＣＲＥＳ８１０．１〜８１０．Ｍは、スイッチ８０８．１ａおよび８０８．１ｂから８０８．Ｍａおよび８０８．Ｍｂによってそれぞれ基準電圧ＶＲＥＦ１およびＶＲＥＦ２のための外部端子に接続される第１の側面（例えば、第１のプレートまたは上部プレート）および第２の側面（例えば、第２のプレートまたは底部プレート）をそれぞれ有し得る。各ＤＡＣコンデンサ８０４は、それぞれの蓄積コンデンサＣＲＥＳ８１０の第１の側面または第２の側面に接続されるそれぞれのスイッチ８０６によって制御され得る。電荷再分配型ＤＡＣ８００のこれらの構成要素の全て、例えば、コンデンサ（８０２、８０４．１〜８０４．Ｍ）、スイッチ（８０６．１〜８０６．Ｍ、８０８．１ａおよび８０８．１ｂから８０８．Ｍａおよび８０８．Ｍｂまで）、蓄積コンデンサＣＲＥＳ（８１０．１〜８１０．Ｍ）は、ＩＣチップ８２０上に（例えば、同じダイ上に）一体化されることができ、蓄積コンデンサＣＲＥＳ（８１０．１〜８１０．Ｍ）はオンチップ蓄積コンデンサとすることができる。一実施形態では、各コンデンサ８０４は単位キャパシタンスを有し、その数Ｍは２Ｎ−１に等しいものであり得る。
【００３６】
電荷再分配型ＤＡＣ８００は、単位キャパシタンスをそれぞれ有するＭ（２Ｎ−１）個のコンデンサ８０４．１〜８０４．Ｍを有し、ＮビットＤＡＣ入力ワードを復号することによって制御信号を生成するデコーダ８１２によって制御されるＭ個のスイッチ８０６．１〜８０６．Ｍを有し、Ｍ個の蓄積コンデンサならびにＭ組のスイッチ８０８．１ａおよび８０８．１ｂから８０８．Ｍａおよび８０８．Ｍｂまでを有する点で、電荷再分配型ＤＡＣ４００とは異なり得る。一実施形態では、Ｍ個の蓄積コンデンサは十分に大きく、均等に寸法を定められ得る。
【００３７】
電荷再分配型ＤＡＣ８００は、電荷再分配型ＤＡＣ４００と同様に、２つの段階において動作し得る。最初の実行段階の間、Ｍ組のスイッチ８０８．１ａおよび８０８．１ｂから８０８．Ｍａおよび８０８．Ｍｂまでは、Ｍ個の蓄積コンデンサ８１０．１〜８１０．Ｍに外部基準電圧ＶＲＥＦ１およびＶＲＥＦ２をサンプリングさせるために閉じられ得る。この段階の間、スイッチ８０６．１〜８０６．Ｍは、蓄積コンデンサＣＲＥＳ８１０．１〜８１０．Ｍに接続され得るし、あるいは、蓄積コンデンサＣＲＥＳ８１０．１〜８１０．Ｍの接続から断たれ得る。
【００３８】
第２段階の間、Ｍ組のスイッチ８０８．１ａおよび８０８．１ｂから８０８．Ｍａおよび８０８．Ｍｂまでは、Ｍ個の蓄積コンデンサ８１０．１〜８１０．Ｍを外部基準電圧ＶＲＥＦ１およびＶＲＥＦ２の接続からを断つために開かれ得る。それゆえに、寄生物から電荷再分配型ＤＡＣ８００を分離する。デコーダ８１２は、図７に関して上記されたデコーダ７１２のように、ＤＡＣ入力ワードに基づいてスイッチ８０６．１〜８０６．Ｍ用の選択信号を生成し得る。
【００３９】
本発明のいくつかの実施形態が、本明細書中に詳細に例示され、記載された。しかしながら、本発明の改変および変形は、発明の趣旨および意図された範囲から逸脱することなく、上記教示によって、また、添付の特許請求の範囲内に包含されることが理解されるであろう。
【符号の説明】
【００４０】
２００  電荷再分配型ＤＡＣ
２０２  終端コンデンサ
２０４．１〜２０４．Ｎ  バイナリ重み付けコンデンサ
２０６．１〜２０６．Ｎ  スイッチ
２０８．１、２０８．２  スイッチ
２１０  蓄積コンデンサＣＲＥＳ
２２０  ＩＣチップ
４００  電荷再分配型ＤＡＣ
４０２  終端コンデンサ
４０４．１〜２０４．Ｎ  バイナリ重み付けコンデンサ
４０６．１〜２０６．Ｎ  スイッチ
４０８．１ａ〜４０８．Ｎａ  スイッチ
４０８．１ｂ〜４０８．Ｎｂ  スイッチ
４１０．１〜４１０．Ｎ  蓄積コンデンサＣＲＥＳ
４２０  ＩＣチップ
５００  ＳＡＲ  ＡＤＣ
５０２  サンプルおよびホールド回路
５０４  電圧比較器
５０６  デジタル制御論理ブロック
５０８  ＤＡＣ
７００  電荷再分配型ＤＡＣ
７０２  終端コンデンサ
７０４．１〜７０４．Ｍ  コンデンサ
７０６．１〜２０６．Ｍ  スイッチ
７０８．１、７０８．２  スイッチ
７１０  蓄積コンデンサＣＲＥＳ
７１２  デコーダ
７２０  ＩＣチップ
８００  電荷再分配型ＤＡＣ
８０２  終端コンデンサ
８０４．１〜８０４．Ｍ  コンデンサ
８０６．１〜８０６．Ｍ  スイッチ
８０８．１ａ〜８０８．Ｍａ  スイッチ
８０８．１ｂ〜８０８．Ｍｂ  スイッチ
８１０．１〜８１０．Ｎ  蓄積コンデンサＣＲＥＳ
８１２  デコーダ
８２０  ＩＣチップ
【図１】
0005735701.tif 000004
【図２】
0005735701.tif 000005
【図３】
0005735701.tif 000006
【図４】
0005735701.tif 000007
【図５】
0005735701.tif 000008
【図６】
0005735701.tif 000009
【図７】
0005735701.tif 000010
【図８】
0005735701.tif 000011