(57)【特許請求の範囲】
【請求項１】
第１半導体素子群および第１配線層が集積形成された第１機能面と；該第１機能面と該第１機能面に対向する第１裏面との間に貫通形成された、配置の最小ピッチが第１のピッチ長である第１貫通電極群と；を有する第１の半導体チップと、
第２半導体素子群および第２配線層が集積形成された第２機能面と；前記第１の半導体チップの前記第１裏面の側の前記第１貫通電極群に電極ごとに対向して該電極のそれぞれに電気的導通ができるように前記第２機能面に配置された１，２チップ間接続端子群と；前記第２機能面と該第２機能面に対向する第２裏面との間に貫通形成された、配置の最小ピッチが第２のピッチ長である第２貫通電極群と；を有し、前記１，２チップ間接続端子群が前記第１の半導体チップの前記第１裏面の側の前記第１貫通電極群に電極ごとに対向して該電極のそれぞれに電気導通するように、前記第１の半導体チップに対して積層配置された第２の半導体チップと、
第３半導体素子群および第３配線層が集積形成された第３機能面と；前記第２の半導体チップの前記第２裏面の側の前記第２貫通電極群に電極ごとに対向して該電極のそれぞれに電気的導通ができるように前記第３機能面上にまたは該第３機能面に対向する第３裏面上に配置された２，３チップ間接続端子群と；前記第３機能面と前記第３裏面との間に貫通形成された第３貫通電極群と；前記２，３チップ間接続端子群が設けられた面とは反対の側の面上に設けられた再配線層と；該再配線層が設けられた面上に該再配線層と電気的導通を有して形成された、配置の最小ピッチが前記第２のピッチ長より長い第３のピッチ長である対仲介基板接続端子群と；を有し、前記２，３チップ間接続端子群が前記第２の半導体チップの前記第２裏面の側の前記第２貫通電極群に電極ごとに対向して該電極のそれぞれに電気導通するように、前記第２の半導体チップに対して積層配置された第３の半導体チップと、
第１の面と該第１の面に対向する第２の面とを有し；該第１の面上に、前記第３の半導体チップの前記対仲介基板接続端子群に端子ごとに対向して該端子のそれぞれに電気的導通ができるように配置された対半導体チップ接続端子群を有し；前記第２の面上に、前記対半導体チップ接続端子群に電気的に連なる外部接続端子群を有し；前記対半導体チップ接続端子群が前記第３の半導体チップの前記対仲介基板接続端子群に端子ごとに対向して該端子のそれぞれに電気導通するように、前記第３の半導体チップに対して積層配置された仲介基板と
を具備することを特徴とする半導体装置。
【請求項２】
前記第３の半導体チップの前記２，３チップ間接続端子群が、該第３の半導体チップの前記第３裏面上に配置され、
前記仲介基板の前記外部接続端子群の一端子から、該仲介基板の対半導体チップ接続端子群の一端子および前記第３の半導体チップの前記対仲介基板接続端子群の一端子を経由して、該第３の半導体チップの前記再配線層に至る導電路が形成され、
前記導電路が前記第３半導体素子群で構成される回路につながり、該回路により電気的に分岐されて、前記第３の半導体チップの前記第３貫通電極群のうちの複数の電極のそれぞれに電気的に連なっていること
を特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３の半導体チップの前記２，３チップ間接続端子群が、該第３の半導体チップの前記第３機能面上に配置され、
前記仲介基板の前記外部接続端子群の一端子から、該仲介基板の対半導体チップ接続端子群の一端子および前記第３の半導体チップの前記対仲介基板接続端子群の一端子を経由して該第３の半導体チップの前記再配線層に至り、さらに該再配線層により電気的に分岐され、該第３の半導体チップの前記第３貫通電極群のうちの複数の電極のそれぞれに導通する導電路が形成されていること
を特徴とする請求項１記載の半導体装置。
【請求項４】
前記第３の半導体チップの前記第３半導体素子群で構成される前記回路が、マルチプレクサまたはデマルチプレクサであることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第３の半導体チップの前記第３半導体素子群で構成される前記回路が、ＤＣ−ＤＣコンバータまたは直流電圧レギュレータであることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記導電路が、電源電位の導電路またはグラウンド電位の導電路であることを特徴とする請求項３記載の半導体装置。
【請求項７】
前記仲介基板が、前記対半導体チップ接続端子群に属する端子の総数より少ない総数の、前記外部接続端子群に属する端子を有することを特徴とする請求項２記載の半導体装置。
【請求項８】
前記仲介基板が、貫通電極群の形成された、無機材料の基材を有することを特徴とする請求項２記載の半導体装置。
【請求項９】
前記仲介基板の前記基材が、シリコンであることを特徴とする請求項８記載の半導体装置
【請求項１０】
前記仲介基板が、有機材料基材の多層配線板であることを特徴とする請求項２記載の半導体装置。
【請求項１１】
前記仲介基板が、抵抗素子またはコンデンサ素子を具有していることを特徴とする請求項２記載の半導体装置。
【請求項１２】
第１半導体素子群および第１配線層が集積形成された第１機能面と；該第１機能面と該第１機能面に対向する第１裏面との間に貫通形成された、配置の最小ピッチが第１のピッチ長である第１貫通電極群と；を有する第１の半導体チップが複数形成された第１のウエハに対して、第２半導体素子群および第２配線層が集積形成された第２機能面と；前記第１の半導体チップの前記第１裏面の側の前記第１貫通電極群に電極ごとに対向して該電極のそれぞれに電気的導通ができるように前記第２機能面に配置された１，２チップ間接続端子群と；前記第２機能面と該第２機能面に対向する第２裏面との間に貫通形成された、配置の最小ピッチが第２のピッチ長である第２貫通電極群と；を有する第２の半導体チップが複数形成された第２のウエハを、前記１，２チップ間接続端子群が前記第１の半導体チップの前記第１裏面の側の前記第１貫通電極群に電極ごとに対向して該電極のそれぞれに電気導通するように、積層する工程と、
前記第２のウエハに対して、第３半導体素子群および第３配線層が集積形成された第３機能面と；前記第２の半導体チップの前記第２裏面の側の前記第２貫通電極群に電極ごとに対向して該電極のそれぞれに電気的導通ができるように前記第３機能面上にまたは該第３機能面に対向する第３裏面上に配置された２，３チップ間接続端子群と；前記第３機能面と前記第３裏面との間に貫通形成された第３貫通電極群と；前記２，３チップ間接続端子群が設けられた面とは反対の側の面上に設けられた再配線層と；該再配線層が設けられた面上に該再配線層と電気的導通を有して形成された、配置の最小ピッチが前記第２のピッチ長より長い第３のピッチ長である対仲介基板接続端子群と；を有する第３の半導体チップが複数形成された第３のウエハを、前記２，３チップ間接続端子群が前記第２の半導体チップの前記第２裏面の側の前記第２貫通電極群に電極ごとに対向して該電極のそれぞれに電気導通するように、積層する工程と、
前記第１、第２、第３のウエハを有する積層体を、前記第１、第２、第３の半導体チップをそれぞれ１つずつ有するように個片化し、積層化半導体チップを形成する工程と、
前記積層化半導体チップに対して、第１の面と該第１の面に対向する第２の面とを有し；該第１の面上に、前記第３の半導体チップの前記対仲介基板接続端子群に端子ごとに対向して該端子のそれぞれに電気的導通ができるように配置された対半導体チップ接続端子群を有し；前記第２の面上に、前記対半導体チップ接続端子群に電気的に連なる外部接続端子群を有する仲介基板を、前記対半導体チップ接続端子群が前記第３の半導体チップの前記対仲介基板接続端子群に端子ごとに対向して該端子のそれぞれに電気導通するように、積層する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップが積層配置された半導体装置およびその製造方法に係り、特に、半導体装置としての外部接続用の端子を別の仲介基板上に有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置としての高集積化の一環として、近年、複数の半導体チップが積層配置された構成のものが市場投入されている。例えば、特許第３８９６１１２号公報に開示されたような構成が一例である。積層配置された半導体チップどうしの電気的接続のため、半導体チップには貫通電極が形成され、これにより半導体基板を貫通する方向の電気の通り道（縦方向の配線）が確保される。貫通電極は、半導体製造プロセスにおけるレイアウトルールで形成され得るので、比較的細くかつ狭ピッチで設けることができる。
【０００３】
特許第３８９６１１２号公報に開示された構成では、さらに、半導体装置としての外部接続用の端子を設けるため、半導体チップとは別の仲介基板（インターポーザ）が設けられている。この仲介基板上に設けられた外部接続端子により、半導体装置として、別の基板（マザーボードなど）上に実装が可能になっている。すなわち、仲介基板は、半導体チップが有する貫通電極の狭ピッチ配置を、基板実装に対応できる比較的広いピッチの端子に変換する機能を有している。
【０００４】
上記文献では、半導体チップと仲介基板との電気的接続の詳細については言及が何らない。一般に、半導体チップと仲介基板とは設計や製造の素性が異なり、半導体チップと仲介基板との接続を半導体チップの貫通電極の狭ピッチに対応してなす場合には、接続の信頼性は半導体チップどうしの接続のようには高信頼性にならない。また、仲介基板のコストは、その最も微細な配線パターンの形成ルールに応じて決まるため、半導体チップの貫通電極の狭ピッチ配置に応じるものを用いるとすると非常に高価なものになる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３８９６１１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記した事情を考慮してなされたもので、複数の半導体チップが積層配置され、半導体装置としての外部接続用の端子を別の仲介基板上に有する半導体装置およびその製造方法において、半導体チップと仲介基板との接続の信頼性を向上しかつ半導体装置としてコストダウンを図ることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明の一態様である半導体装置は、第１半導体素子群および第１配線層が集積形成された第１機能面と；該第１機能面と該第１機能面に対向する第１裏面との間に貫通形成された、配置の最小ピッチが第１のピッチ長である第１貫通電極群と；を有する第１の半導体チップと、第２半導体素子群および第２配線層が集積形成された第２機能面と；前記第１の半導体チップの前記第１裏面の側の前記第１貫通電極群に電極ごとに対向して該電極のそれぞれに電気的導通ができるように前記第２機能面に配置された１，２チップ間接続端子群と；前記第２機能面と該第２機能面に対向する第２裏面との間に貫通形成された、配置の最小ピッチが第２のピッチ長である第２貫通電極群と；を有し、前記１，２チップ間接続端子群が前記第１の半導体チップの前記第１裏面の側の前記第１貫通電極群に電極ごとに対向して該電極のそれぞれに電気導通するように、前記第１の半導体チップに対して積層配置された第２の半導体チップと、第３半導体素子群および第３配線層が集積形成された第３機能面と；前記第２の半導体チップの前記第２裏面の側の前記第２貫通電極群に電極ごとに対向して該電極のそれぞれに電気的導通ができるように前記第３機能面上にまたは該第３機能面に対向する第３裏面上に配置された２，３チップ間接続端子群と；前記第３機能面と前記第３裏面との間に貫通形成された第３貫通電極群と；前記２，３チップ間接続端子群が設けられた面とは反対の側の面上に設けられた再配線層と；該再配線層が設けられた面上に該再配線層と電気的導通を有して形成された、配置の最小ピッチが前記第２のピッチ長より長い第３のピッチ長である対仲介基板接続端子群と；を有し、前記２，３チップ間接続端子群が前記第２の半導体チップの前記第２裏面の側の前記第２貫通電極群に電極ごとに対向して該電極のそれぞれに電気導通するように、前記第２の半導体チップに対して積層配置された第３の半導体チップと、第１の面と該第１の面に対向する第２の面とを有し；該第１の面上に、前記第３の半導体チップの前記対仲介基板接続端子群に端子ごとに対向して該端子のそれぞれに電気的導通ができるように配置された対半導体チップ接続端子群を有し；前記第２の面上に、前記対半導体チップ接続端子群に電気的に連なる外部接続端子群を有し；前記対半導体チップ接続端子群が前記第３の半導体チップの前記対仲介基板接続端子群に端子ごとに対向して該端子のそれぞれに電気導通するように、前記第３の半導体チップに対して積層配置された仲介基板とを具備することを特徴とする。
【０００８】
すなわち、下から、仲介基板、第３の半導体チップ、第２の半導体チップ、第１の半導体チップの配置の積層構造において、仲介基板と第３の半導体チップとの接続を担う対半導体チップ接続端子群および対仲介基板接続端子群の配置の最小ピッチ（上記で第３のピッチ長）が、第３の半導体チップと第２の半導体チップとの接続を担う２，３チップ間接続端子群および第２貫通電極群の配置の最小ピッチ（上記で第２のピッチ長）より長くなっている。したがって、仲介基板は、より粗いレイアウトルールを有するものを使用できる。粗いレイアウトルールによりコストダウンを図ることができ、かつ、積層形成時の位置合わせも容易になるため電気的接続の信頼性も向上する。
【０００９】
また、本発明の別の態様である半導体装置の製造方法は、第１半導体素子群および第１配線層が集積形成された第１機能面と；該第１機能面と該第１機能面に対向する第１裏面との間に貫通形成された、配置の最小ピッチが第１のピッチ長である第１貫通電極群と；を有する第１の半導体チップが複数形成された第１のウエハに対して、第２半導体素子群および第２配線層が集積形成された第２機能面と；前記第１の半導体チップの前記第１裏面の側の前記第１貫通電極群に電極ごとに対向して該電極のそれぞれに電気的導通ができるように前記第２機能面に配置された１，２チップ間接続端子群と；前記第２機能面と該第２機能面に対向する第２裏面との間に貫通形成された、配置の最小ピッチが第２のピッチ長である第２貫通電極群と；を有する第２の半導体チップが複数形成された第２のウエハを、前記１，２チップ間接続端子群が前記第１の半導体チップの前記第１裏面の側の前記第１貫通電極群に電極ごとに対向して該電極のそれぞれに電気導通するように、積層する工程と、前記第２のウエハに対して、第３半導体素子群および第３配線層が集積形成された第３機能面と；前記第２の半導体チップの前記第２裏面の側の前記第２貫通電極群に電極ごとに対向して該電極のそれぞれに電気的導通ができるように前記第３機能面上にまたは該第３機能面に対向する第３裏面上に配置された２，３チップ間接続端子群と；前記第３機能面と前記第３裏面との間に貫通形成された第３貫通電極群と；前記２，３チップ間接続端子群が設けられた面とは反対の側の面上に設けられた再配線層と；該再配線層が設けられた面上に該再配線層と電気的導通を有して形成された、配置の最小ピッチが前記第２のピッチ長より長い第３のピッチ長である対仲介基板接続端子群と；を有する第３の半導体チップが複数形成された第３のウエハを、前記２，３チップ間接続端子群が前記第２の半導体チップの前記第２裏面の側の前記第２貫通電極群に電極ごとに対向して該電極のそれぞれに電気導通するように、積層する工程と、前記第１、第２、第３のウエハを有する積層体を、前記第１、第２、第３の半導体チップをそれぞれ１つずつ有するように個片化し、積層化半導体チップを形成する工程と、前記積層化半導体チップに対して、第１の面と該第１の面に対向する第２の面とを有し；該第１の面上に、前記第３の半導体チップの前記対仲介基板接続端子群に端子ごとに対向して該端子のそれぞれに電気的導通ができるように配置された対半導体チップ接続端子群を有し；前記第２の面上に、前記対半導体チップ接続端子群に電気的に連なる外部接続端子群を有する仲介基板を、前記対半導体チップ接続端子群が前記第３の半導体チップの前記対仲介基板接続端子群に端子ごとに対向して該端子のそれぞれに電気導通するように、積層する工程とを具備することを特徴とする。
【００１０】
この製造方法は、上記の半導体装置を製造するひとつの方法である。ここで特徴的なのは、半導体チップどうしの積層は個片化する前の状態であるウエハで行い、その後個片化して積層化半導体チップを得ている点である。半導体チップ上の素子や電極、配線のレイアウト精度は高く、ウエハどうしで積層しても位置合わせ精度が保てる。また、これによりさらに生産性を向上しコストダウンを図れる。
【発明の効果】
【００１１】
本発明によれば、複数の半導体チップが積層配置され、半導体装置としての外部接続用の端子を別の仲介基板上に有する半導体装置およびその製造方法において、半導体チップと仲介基板との接続の信頼性を向上しかつ半導体装置としてコストダウンを図ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る半導体装置の構成を模式的に示す断面図。
【図２】図１に示した半導体装置の製造過程の一部を模式的に断面で示す工程図。
【図３】図２に示した工程を概観する斜視図。
【図４】図１に示した半導体装置の製造過程の別の一部を模式的に断面で示す工程図。
【図５】図１に示した半導体装置の製造過程のさらに別の一部を模式的に断面で示す工程図。
【図６】図１に示した半導体装置における半導体チップ４０の素子形成層４２によって構成される例示的回路（マルチプレクサまたはデマルチプレクサ）の機能図。
【図７】図１に示した半導体装置における半導体チップ４０の素子形成層４２によって構成される別の例示的回路（ＤＣ−ＤＣコンバータまたは直流電圧レギュレータ）の機能図。
【図８】本発明の別の実施形態に係る半導体装置の構成を模式的に示す断面図。
【図９】図８に示した半導体装置における半導体チップ４０の再配線層４４によって構成される例示的導電路構成を示す模式図。
【図１０】本発明のさらに別の実施形態である半導体装置で使用可能な仲介基板の別例を模式的に示す断面図。
【発明を実施するための形態】
【００１３】
本発明の実施態様として、前記第３の半導体チップの前記２，３チップ間接続端子群が、該第３の半導体チップの前記第３裏面上に配置され、前記仲介基板の前記外部接続端子群の一端子から、該仲介基板の対半導体チップ接続端子群の一端子および前記第３の半導体チップの前記対仲介基板接続端子群の一端子を経由して、該第３の半導体チップの前記再配線層に至る導電路が形成され、前記導電路が前記第３半導体素子群で構成される回路につながり、該回路により電気的に分岐されて、前記第３の半導体チップの前記第３貫通電極群のうちの複数の電極のそれぞれに電気的に連なっている、とすることができる。
【００１４】
この態様は、仲介基板に隣り合う第３の半導体チップのみ、第１、第２の半導体チップとは異なりその機能面を仲介基板側に向けて配置した態様である。第３の半導体チップでは、仲介基板との接続が対半導体チップ接続端子群および対仲介基板接続端子群によりなされるが、それらの配置ピッチは比較的粗であるので、その数も比較的少ないのが自然である。そこで、少ない接続による導電路を第３の半導体チップの機能面にある回路で電気的に分岐させ、そこから、比較的配置ピッチが密であり、したがってその数も比較的多いのが自然である第３貫通電極群に電気的につないだ構成である。第３貫通電極群につながれた導電路は、以降は、第２、第１の半導体チップの、第２貫通電極群、第１貫通電極群により所望の半導体チップの機能面に電気導通することができる。
【００１５】
また、実施態様として、前記第３の半導体チップの前記２，３チップ間接続端子群が、該第３の半導体チップの前記第３機能面上に配置され、前記仲介基板の前記外部接続端子群の一端子から、該仲介基板の対半導体チップ接続端子群の一端子および前記第３の半導体チップの前記対仲介基板接続端子群の一端子を経由して該第３の半導体チップの前記再配線層に至り、さらに該再配線層により電気的に分岐され、該第３の半導体チップの前記第３貫通電極群のうちの複数の電極のそれぞれに導通する導電路が形成されている、とすることもできる。
【００１６】
この態様は、仲介基板に隣り合う第３の半導体チップも含めて、第１、第２の半導体チップの機能面を仲介基板の側に向けて配置した態様である。第３の半導体チップでは、仲介基板との接続が対半導体チップ接続端子群および対仲介基板接続端子群によりなされるが、それらの配置ピッチは比較的粗であるので、その数も比較的少ないのが自然である。そこで、少ない接続による導電路を第３の半導体チップの第３裏面にある再配線層で電気的に分岐させ、そこから、比較的配置ピッチが密であり、したがってその数も比較的多いのが自然である第３貫通電極群に電気的につないだ構成である。第３貫通電極群につながれた導電路は、以降は、第３の半導体チップの機能面、および第２、第１の半導体チップの、第２貫通電極群、第１貫通電極群により所望の半導体チップの機能面に電気導通することができる。
【００１７】
また、実施態様として、前記第３の半導体チップの前記第３半導体素子群で構成される前記回路が、マルチプレクサまたはデマルチプレクサである、とすることができる。これは、電気的に分岐させる回路としての好例である。マルチプレクサであれば、パラレル-シリアル変換回路が挙げられ、デマルチプレクサであれば、シリアル-パラレル変換回路が挙げられる。
【００１８】
また、実施態様として、前記第３の半導体チップの前記第３半導体素子群で構成される前記回路が、ＤＣ−ＤＣコンバータまたは直流電圧レギュレータである、とすることができる。これも、電気的に分岐させる回路としての好例である。すなわち、この回路の入力側がある高い直流電圧、出力側が、それより低いいくつかの直流電圧であり、出力側の各電圧は、その電圧が必要な各半導体チップに各貫通電極群を介して送られる。
【００１９】
また、実施態様として、前記導電路が、電源電位の導電路またはグラウンド電位の導電路である、とすることができる。この態様は、仲介基板に隣り合う第３の半導体チップも含めて、第１、第２の半導体チップの機能面を仲介基板の側に向けて配置した態様の場合のひとつの例である。第３の半導体チップ上の再配線層により電源の導電路、グラウンドの導電路を分けることにより、各半導体チップの電源供給路が共通に有するインピーダンスを減らすことができ、各半導体チップの安定動作上好ましい。
【００２０】
また、実施態様として、前記仲介基板が、前記対半導体チップ接続端子群に属する端子の総数より少ない総数の、前記外部接続端子群に属する端子を有する、とすることができる。これは、例えば、仲介基板に、対半導体チップ接続端子群と外部接続端子群との単純な導電機能よりほかの機能を持たせ、これにより外部接続端子群のほうの端子数を減らした態様である。
【００２１】
また、実施態様として、前記仲介基板が、貫通電極群の形成された、無機材料の基材を有する、とすることができる。また、前記仲介基板が、有機材料基材の多層配線板である、とすることもできる。無機材料の場合は、シリコンの基材とすることができる。対半導体チップ接続端子群と外部接続端子群との導電機能を貫通電極群により持たせるのは、構成を単純化する上で好ましい態様である。これをシリコンの基材において設けるのは、半導体製造プロセス技術を応用すれば比較的容易に実現できる。仲介基板を有機材料基材の多層配線板とする場合は、さらに安価な製造コストの期待ができる。
【００２２】
また、実施態様として、前記仲介基板が、抵抗素子またはコンデンサ素子を具有している、とすることができる。仲介基板にこのような素子を具有させれば、半導体装置として付加価値の増大になる。具有させる素子として、抵抗素子であれば、ダンピング抵抗、終端抵抗、プルアップあるいはプルダウン抵抗、コンデンサ素子であれば、デカップリングコンデンサ（バイパスコンデンサ）、カップリングコンデンサなどの用途、機能が考えられる。
【００２３】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る半導体装置の構成を模式的に示す断面図である。図１に示すように、この半導体装置は、積層化された４つの半導体チップ１０、２０、３０、４０（＝半導体チップによる積層体；半導体チップ２０が第１の半導体チップ、半導体チップ３０が第２の半導体チップ、半導体チップ４０が第３の半導体チップ）を有しており、この積層体の図示下側にさらに仲介基板１００を設けた構成になっている。半導体チップは、さらに多層に構成させることもできるが、以下では説明簡素化のためこのような４つの場合を説明する。
【００２４】
半導体チップ１０は、半導体基板１１、素子形成層（半導体素子群）１２、配線層（配線形成層）１３、貫通電極１５を有する。同様に、半導体チップ２０、３０、４０は、それぞれ、半導体基板２１、３１、４１、素子形成層（半導体素子群）２２、３２、４２、配線層（配線形成層）２３、３３、４３、貫通電極２５、３５、４５を有する。半導体チップ４０のみ、さらに、配線層４３上に再配線層４４を有する。半導体チップ１０、２０、３０は、図示上側面が機能面（素子、配線の集積形成がなされた面）であり、半導体チップ４０のみ図示下側面が機能面になっている。なお、半導体チップ１０、２０、３０、４０の裏面（機能面とは反対側の面）上には、不図示の絶縁膜が設けられている。
【００２５】
仲介基板１００は、仲介基板基材１０１、配線層１０２、素子形成層１０３、貫通電極１０４を有する。仲介基板１００の半導体チップ４０が位置する側とは反対面上には、外部接続端子としてのはんだボール５１が設けられている。この実施形態では、仲介基板１００の基材１０１がシリコン（半導体）の場合を説明する。仲介基板１００の基材としては、これに限らず、別の無機材料（例えばセラミックス）や、有機材料（例えばガラスエポキシ樹脂）のものも利用できる。なお、仲介基板１００のはんだボール５１が設けられた側の面上には不図示の絶縁膜が設けられている。
【００２６】
半導体チップ１０と同２０との接続は、電気的にチップ間接続端子９１によりなされ、さらにそれらの間の間隙に接着樹脂９２が充填されることで、機械的かつ対環境の観点での信頼性を確保している。これらの点は、半導体チップ２０と同３０との間（チップ間接続端子８１、接着樹脂８２による）、半導体チップ３０と同４０との間（チップ間接続端子７１、接着樹脂７２による）も同様である。
【００２７】
一方、半導体チップ４０と仲介基板１００との間には、対仲介基板接続端子６１が設けられており、これによりこれら間の電気的接続がなされている。そして、半導体チップ４０と仲介基板１００との間の間隙に接着樹脂６２が充填され、これにより、半導体チップ１０、２０、３０、４０で構成の積層体と仲介基板１００との機械的かつ対環境の観点での信頼性確保が図られている。
【００２８】
半導体チップ間に設けられた接続端子９１、８１、７１の配置ピッチは、例えば、２０μｍから４０μｍと、ごく狭く設定されたものである。接続端子９１、８１、７１は、半導体製造プロセスを適用することの一環として形成され得る。そして、接続端子９１、８１、７１により半導体チップどうしを電気的に信頼性高く接続することは、設計や製造の素性がほぼ同一の半導体チップ１０、２０、３０、４０におけるそれらの配置の精度からして比較的容易である。
【００２９】
これに対して、対仲介基板接続端子６１の配置ピッチは、例えば、１００μｍから２５０μｍ程度になっており、これは、半導体チップ４０のみ再配線層４４を有し、これにより、端子として再配置を行った結果である。このように対仲介基板接続端子６１の配置ピッチが比較的粗であることから、これに応ずる仲介基板１００は、その最も微細な配線パターンの形成ルールが粗で済み、コストダウンを図ることができる。配置ピッチが粗の対仲介基板接続端子６１を利用するこのような電気的接続は、設計や製造の素性が異なる半導体チップ４０側と仲介基板１００との積層接続の高信頼性化に適している。
【００３０】
以下、各部の構成をさらに説明する。半導体チップ１０は、半導体基板１１の機能面上に素子形成層１２を有し、この素子形成層１２に形成された半導体素子を所望に電気的に接続するため配線層１３が素子形成層１２上に形成されている。これらは周知の構成である。貫通電極１５は、半導体基板１１を貫通して設けられた例えばＣｕ（銅）製の縦方向の導電路であり、機能面上の配線層１３と電気的導通がなされ得る。
【００３１】
半導体チップ１０の全厚みは例えば５０μｍ、半導体チップ１０の大きさは最大で例えば１０ｍｍ角であり、貫通電極１５の直径は例えば１０μｍから２０μｍ、その配置ピッチは上記のように例えば２０μｍから４０μｍである。貫通電極１５の配置としては、半導体チップ１０の四辺に沿って、または、半導体チップ１０の機能面内に設けられた回路ブロックごとの四辺に沿って、というような配置があり得る。半導体チップ１０において貫通電極１５の総数は、例えば１０００個から１００００個である。半導体チップ２０、３０、４０においても、それらの半導体基板、素子形成層、配線層、貫通電極について同様である。
【００３２】
半導体チップ４０にのみ設けられた再配線層４４は、仲介基板１００との接続に対応する対仲介基板接続端子６１を形設するための付加的な配線層である。電気的には、対仲介基板接続端子６１に導通するほかに、素子形成層４２の素子や貫通電極４５とも導通し得る。
【００３３】
チップ間接続端子９１は、半導体チップ１０裏面側の貫通電極１５のそれぞれに対接するように、半導体チップ２０の配線層２３上に設けられており、その材質は例えばＡｕ（金）やはんだ、その高さは例えば５μｍから１０μｍである。チップ間接続端子９１は、または、半導体チップ２０の配線層２３が含む接続パッド（不図示）のそれぞれに対接するように、半導体チップ１０の裏面側の貫通電極１５上に設けられていてもよい。接着樹脂９２は、例えば、エポキシ樹脂（フィラーが配合されていない）である。チップ間接続端子８１、接着樹脂８２もそれぞれ構成的に同様である。
【００３４】
チップ間接続端子７１は、半導体チップ３０裏面側の貫通電極３５のそれぞれに対接するように、半導体チップ４０の貫通電極４５上に設けられており、その材質は例えば金やはんだ、その高さは例えば５μｍから１０μｍである。チップ間接続端子７１は、または、半導体チップ４０裏面側の貫通電極４５のそれぞれに対接するように、半導体チップ３０の貫通電極３５上に設けられていてもよい。接着樹脂９２は、例えば、エポキシ樹脂（フィラーが配合されていない）である。
【００３５】
仲介基板１００は、仲介基板基材１０１の機能面上に素子形成層１０３を有し、この素子形成層１０３に形成された素子を所望に電気的に接続するため配線層１０２が素子形成層１０３上に形成されている。貫通電極１０４は、仲介基板基材１０１を貫通して設けられた例えばＣｕ（銅）製の縦方向の導電路であり、機能面上の配線層１０２と電気的導通がなされ得る。
【００３６】
仲介基板１００の全厚みは例えば２００μｍであり、貫通電極１０４の直径は例えば５０μｍ、その配置ピッチは例えば３００μｍである。貫通電極１０４の配置は、外部接続端子であるはんだボール５１の配置（エリア配置）に対応して、平面的にはグリッド状の配置である。貫通電極１０４の総数（＝はんだボール５１の総数）は、例えば４００個である。
【００３７】
仲介基板１００の素子形成層１０３には、この半導体装置として、付加価値の増大を図るような素子を作り込むことができる。例えば、デカップリングコンデンサ（バイパスコンデンサ）やカップリングコンデンサとして機能させるコンデンサ素子、ダンピング抵抗、終端抵抗や、プルアップまたはプルダウン抵抗として機能させる抵抗素子が挙げられる。また、素子形成層１０３および配線層１０２があることによって、外部接続端子５１のそれぞれから対仲介基板接続端子６１のそれぞれに至る導電路は、単純な１対１の接続であるとは限らず、外部接続端子５１の総数の方が対仲介基板接続端子６１の総数より少なくなることもあり得る。
【００３８】
対仲介基板接続端子６１は、仲介基板１００の配線層１０２が含む対半導体チップ接続端子（不図示）のそれぞれに対接するように、半導体チップ４０の再配線層４４上に設けられており、その材質は例えばＣｕ（銅）やはんだ、その高さは例えば５０μｍ、その直径は例えば５０μｍから１００μｍである。その配置は、ピッチが既述のように例えば１００μｍから２５０μｍであって例えばグリッド状に配置（エリア配置）されており、その総数は、例えば（１００個程度から）５００個程度である。接着樹脂６２は、例えば、エポキシ樹脂（フィラーが配合されていない）である。
【００３９】
次に、図１に示した半導体装置の製造方法について図２ないし図５を参照して説明する。図２、図４、図５は、図１に示した半導体装置の製造過程の一部を模式的に断面で示す工程図であり、図３は、図２に示した工程を概観する斜視図である。これらの図において図１中に示した構成要素と同一または同一相当のものには同一符号を付してある。
【００４０】
図２から説明する。図２は、最初の段階として、半導体チップ１０に半導体チップ２０を積層、固定する工程を示している。この段階において、半導体チップ２０（の機能面）上には、あらかじめ、半導体チップ１０の裏面側の貫通電極１５のそれぞれに対接できるようにチップ間接続端子９１が形設されている。この端子９１は、既述のように、半導体チップ２０における半導体製造プロセスの一環として位置精度をもって形成されたものである。
【００４１】
貫通電極１５、２５の形成方法については、すでに周知事項であり詳細を省略するが、概略として次のような工程が一般的である。すなわち、まず、エッチングによる半導体基板１１、２１への中途深さ穴の形成、その穴の内壁面上への絶縁膜の形成、その絶縁膜内での金属（Ｃｕ）層の成長による充填、そしてその後に金属層が露出するまで半導体基板１１、２１の裏面を研削する、という工程である。
【００４２】
図２に示すように、あらかじめ、半導体チップ２０の機能面上に、硬化前の接着樹脂９２Ａを全面塗布する。そして、図示の配置により、チップ間接続端子９１が半導体チップ１０の裏面の側の貫通電極１５に電極ごとに対向してこの電極のそれぞれに電気導通するように、積層し、さらに、接着樹脂９２Ａを硬化させ一体化して、２つの半導体チップ１０、２０を有する積層体を得る。この電気的導通を確実にするため、例えば、ボンディング技術やフリップチップ接続技術と同様の、超音波による金属間接合部の生成技術を利用できる。
【００４３】
この積層は、実際には、図３に示されるごとく、半導体チップ１０、２０に個片化される前のウエハの段階で行うことができる。図３は、既述のように図２に示した工程を概観する斜視図である。半導体チップ２０に個片化される前のウエハ２０Ｗに対して硬化前の接着樹脂９２Ａ（図３では不図示）が全面塗布され、そしてその上に、半導体チップ１０に個片化される前のウエハ１０Ｗが積層配置される。半導体チップ１０、同２０には、設計や製造の素性が同一のものを使用することが容易であり、このような関係から、ウエハ段階で積層すれば、数多くの半導体チップについて効率的に位置精度の確保された積層が可能である。半導体チップ１０、２０上の素子や電極、配線のレイアウト精度は高く、ウエハどうしで積層しても各部同時に位置合わせ精度が保てる。
【００４４】
なお、すでに述べたようにチップ間接続端子９１は、あらかじめ、半導体チップ１０裏面の貫通電極１５上に設けておくこともできる。この場合には、チップ間接続端子９１を形成するため、半導体チップ１０の裏面上に少しの半導体製造プロセスを適用することになる。半導体チップ１０の裏面上には不図示の絶縁膜があることをすでに説明しているが、それを形成するプロセスと一連のプロセスとしてチップ間接続端子９１の形成を行うことができる。このように半導体チップ１０裏面の貫通電極１５上にチップ間接続端子９１をあらかじめ設ける場合は、これと対接するために、半導体チップ２０の配線層２３には対接用の端子（パッド）が設けられる。
【００４５】
次に、図４を参照して説明する。図４は、３つの半導体チップ１０、２０、３０を有する積層体に半導体チップ４０を積層、固定する工程を示している。なお、３つの半導体チップ１０、２０、３０を有する積層体を得るために、図２に示した工程により得られた２つの半導体チップ１０、２０を有する積層体に半導体チップ３０を積層、一体化する工程については、図２における説明が援用できるので省略する。その場合の半導体チップ３０の積層も、やはりウエハの段階で行うのが効率上、有用である。
【００４６】
図４に示す段階において、半導体チップ４０（の裏面）の貫通電極４５上には、あらかじめ、半導体チップ３０の裏面側の貫通電極３５のそれぞれに対接できるようにチップ間接続端子７１が形設されている。この端子７１は、既述のように、半導体チップ４０の裏面上における半導体製造プロセスの一環として位置精度をもって形成されたものである。
【００４７】
そして、図４に示すように、あらかじめ、半導体チップ４０の裏面上に、硬化前の接着樹脂７２Ａを全面塗布する。続いて、図示の配置により、チップ間接続端子７１が半導体チップ３０の裏面の側の貫通電極３５に電極ごとに対向してこの電極のそれぞれに電気導通するように、積層し、さらに、接着樹脂７２Ａを硬化させ一体化して、４つの半導体チップ１０、２０、３０、４０を有する積層体を得る。この積層工程も、やはり、ウエハの段階で行うのが効率上、有用であり、上記電気的導通を確実にするため、例えば、ボンディング技術やフリップチップ接続技術と同様の、超音波による金属間接合部の生成技術を利用できる。
【００４８】
また、図４に示す工程においても、チップ間接続端子７１は、あらかじめ、半導体チップ３０裏面の貫通電極３５上に設けておくこともできる。この場合には、チップ間接続端子７１を形成するため、半導体チップ３０の裏面上に少しの半導体製造プロセスを適用することになる。半導体チップ３０の裏面上には不図示の絶縁膜があることをすでに説明しているが、貫通電極３５上へチップ間接続端子７１を形成する場合は、これを、絶縁膜を形成するプロセスと一連のプロセスとして行うことができる。
【００４９】
次に図５を参照して説明する。図５は、４つの半導体チップ１０、２０、３０、４０を有する積層体を仲介基板１００上に取り付け固定する工程を示している。図４までに示した工程により、半導体チップ１０、２０、３０、４０を有する積層体（ウエハの積層体）を得たら、次に、このウエハをダイシングし個片化を行う。図５に示す工程は、この個片化後の積層体を用いる。なお、一方の仲介基板１００については、製造効率化のため、個片化する前の多数の基板が並んで一体に形成されている基板を用いることができる。
【００５０】
図５に示すように、半導体チップの積層体の半導体チップ４０の再配線層４４上には、あらかじめ、再配線層４４と電気的導通を有して、配置の最小ピッチがチップ間接続端子７１などのそれより長いピッチ長の対仲介基板接続端子６１を形成する。より具体的に、対仲介基板接続端子６１は、仲介基板１００の配線層１０２が含む対半導体チップ接続端子１０２Ｔに端子ごとに対向して該端子のそれぞれに電気的導通ができるように配置、形設される。この対仲介基板接続端子６１の形設は、再配線層４４の形成工程と同様の、半導体チップ４０に対する付加的な工程として行うことができる。
【００５１】
そして、図示の配置により、対仲介基板接続端子６１が仲介基板１００の配線層１０２が含む対半導体チップ接続端子１０２Ｔに端子ごとに対向してこの端子のそれぞれに電気導通するように、接続する。より具体的には、例えば、対半導体チップ接続端子１０２Ｔ上にあらかじめクリームはんだ（不図示）を塗布しておき、端子６１と端子１０２Ｔとを対接した状態でこのクリームはんだをリフローする。
【００５２】
なお、対仲介基板接続端子６１を、図示するような凸状には再配線層４４上に設けず、対半導体チップ接続端子１０２Ｔの方を、あらかじめ仲介基板１００の配線層１０２上に凸状に設けるようにしてもよい。この場合には、凸状の対半導体チップ接続端子と対接するために、半導体チップ４０の再配線層４４には対接用の端子（パッド）が設けられる。
【００５３】
以上のようにして半導体チップ１０、２０、３０、４０を有する積層体を仲介基板１００上に取り付け、固定したら、次に、積層体と仲介基板１００との間に、接着樹脂６２とすべき液状の接着樹脂（フィラーが配合されていない）を例えば毛細管現象を利用して充填する。そして、全体を加熱して液状の接着樹脂を硬化させて固体化した接着樹脂６２に変化させる。続いて、はんだボール５１の貫通電極１０４上への取り付け、および仲介基板１００を個片化することにより、図１に示したような半導体装置を製造することができる。
【００５４】
以上説明のように、仲介基板１００には、より粗いレイアウトルールを有するものを使用できる。粗いレイアウトルールによりコストダウンを図ることができ、かつ、半導体チップ１０、２０、３０、４０を有する積層体を取り付け固定する時の位置合わせも容易になるため電気的接続の信頼性も向上する。さらに、このように粗いレイアウトルールの場合、領域的な余裕から、その配線についてこれをインピーダンスのコントロールされた伝送線路として機能させる配線構造にすることが容易である。この点の付加価値増大も利点になる。
【００５５】
以上の説明では、完成品として仲介基板１００上に半導体チップ積層体が１つのみ取り付け固定された構成を説明したが、仲介基板上に２つ以上の積層体が横方向に並んで取り付け固定された構成もあり得る。２つの積層体が並んでいる場合のアプリケーションとしては、一方の積層体がメモリで、他方の積層体がＣＰＵである構成が考えられる。
【００５６】
次に、図１に示した半導体装置において好ましい、半導体チップ４０が有する内部の回路構成について図６を参照して説明する。図６は、図１に示した半導体装置における半導体チップ４０の素子形成層４２によって構成される例示的回路（デマルチプレクサまたはマルチプレクサ）の機能図である。図６において、図１中に示した構成要素に対応する部分には同一符号を付してある。
【００５７】
図６に示すように、半導体チップ４０の素子形成層４２には、その構成される素子により、例えばデマルチプレクサ４ａが作り込まれている（デマルチプレクサ４ａを構成するため実際には配線層４３が含む配線も使用される）。そして、デマルチプレクサ４ａの入力側への導電路は、対仲介基板接続端子６１から、再配線層４４を経て配線層４３により構成される。一方、デマルチプレクサ４ａの出力側は、１６本の出力となって、それぞれ、配線層４３、貫通電極４５を経て、各半導体チップ３０、２０、１０（実際にはさらに積層された多数の半導体チップ）に導通している。
【００５８】
デマルチプレクサ４ａの入力側は例えば１６ＧＨｚの信号であり、その出力側は例えば１ＧＨｚの信号である。入力側のノード数がデマルチプレクサ４ａにより出力側で１６倍に増えるが、これらの信号を各半導体チップ３０、２０、１０に供給するには、多数配置されている貫通電極４５、３５、２５が利用できる。一方、デマルチプレクサ４ａの入力側信号のノード数は少ないが、それに応じて少ない数の対仲介基板接続端子６１で対応ができる。
【００５９】
以上はデマルチプレクサ４ａを例として説明したが、マルチプレクサの場合（図６で上側の１６本の信号が入力信号で、下側のノードが出力信号の場合）も同様である。このように、この半導体装置の構成として、半導体チップ４０の素子形成層４２が有する回路としてデマルチプレクサ（シリアルパラレル変換回路）やマルチプレクサ（パラレルシリアル変換回路）を具有させることは構成上の理に適っており非常に有用である。
【００６０】
次に、図７は、図１に示した半導体装置における半導体チップ４０の素子形成層４２によって構成される別の例示的回路（ＤＣ−ＤＣコンバータまたは直流電圧レギュレータ）の機能図である。図７において、図１中に示した構成要素に対応する部分には同一符号を付してある。
【００６１】
図７に示すように、半導体チップ４０の素子形成層４２には、その構成される素子により、例えばＤＣ−ＤＣコンバータ（または直流電圧レギュレータ、以下同）４ｂが作り込まれている（回路として実際には配線層４３が含む配線も使用される）。そして、ＤＣ−ＤＣコンバータの入力側への導電路は、対仲介基板接続端子６１から、再配線層４４を経て配線層４３により構成される。一方、ＤＣ−ＤＣコンバータ４ｂの出力側は、電圧の異なる例えば４本の出力となって、それぞれ、配線層４３、貫通電極４５を経て、各半導体チップ３０、２０、１０（実際にはさらに積層された多数の半導体チップ）に導通している。
【００６２】
このＤＣ−ＤＣコンバータ４ｂをその入出力のノード数でみると、入力側は１つのノードであり、出力側は４つのノードである。すなわち、ＤＣ−ＤＣコンバータ４ｂによりノード数が４倍に増えるが、それらの出力電圧を各半導体チップ３０、２０、１０に供給するには、多数配置されている貫通電極４５、３５、２５を利用できる。一方、ＤＣ−ＤＣコンバータ４ｂの入力側については、少ない数の対仲介基板接続端子６１で対応ができる。このように、この半導体装置の構成として、半導体チップ４０の素子形成層４２が有する回路としてＤＣ−ＤＣコンバータ（直流電圧レギュレータ）４ｂを具有させることは構成上の理に適っており非常に有用である。
【００６３】
次に、本発明の別の実施形態に係る半導体装置について図８を参照して説明する。図８は、別の実施形態に係る半導体装置の構成を模式的に示す断面図である。図８において、図１中に示した構成要素と同一のものには同一符号を付してある。その説明は特に加えるべき事項がない限り省略する。
【００６４】
この実施形態の図１に示した実施形態との違いは、仲介基板１００に隣り合う半導体チップ４０Ａとして、その機能面を図示上側に向けて配置している点である。この実施形態の場合のチップ間接続端子７１や接着樹脂７２については、チップ間接続端子９１、接着樹脂９２の場合の説明を参照することができる。そして、半導体チップ４０Ａは、再配線層４４をその裏面側に設けている。すなわち、裏面側に再配線層４４を形成するプロセスが施されている。これにより再配線層４４が仲介基板１００に対向する面に設けられる点で、図１に示した実施形態と同じになる。よって、再配線層４４、対仲介基板接続端子６１、接着樹脂６２についてはすでに説明した通りである。
【００６５】
次に、図８に示した半導体装置において好ましい、半導体チップ４０Ａが有する再配線層４４の回路（導電路）構成について図９を参照して説明する。図９は、図８に示した半導体装置における半導体チップ４０の再配線層４４によって構成される例示的導電路構成を示す模式図である。図９において、図８中に示した構成要素に対応する部分には同一符号を付してある。
【００６６】
図９に示すように、半導体チップ４０の再配線層４４では、その含まれる導電路により、電気的に分岐するパターンが形成されている。そして、分岐のもとの側は、対仲介基板接続端子６１から接続されていて、一方、分岐先の側は例えば４本に分岐して、それぞれ、貫通電極４５を経て、各半導体チップ４０Ａ（の機能面）、３０、２０、１０（実際にはさらに積層された多数の半導体チップ）に導通している。
【００６７】
すなわち、導電路の分岐により、その数は増えるが、それらを各半導体チップ４０Ａ（の機能面）、３０、２０、１０に導通させるには、多数配置されている貫通電極４５、３５、２５を利用できる。一方、分岐のもとの側については、少ない数の対仲介基板接続端子６１で対応ができる。このように、この半導体装置の構成として、半導体チップ４０Ａの再配線層４４が有する導電路として電気的な分岐路を具有させることは構成上の理に適っており非常に有用である。
【００６８】
このような分岐路としては、電源パターンやグラウンドパターンを例示することができる。半導体チップ４０Ａ上の再配線層４４により電源の導電路、グラウンドの導電路を分けることにより、各半導体チップ４０Ａ、３０、２０、１０の電源供給路が共通に有するインピーダンスを減らすことができ、それらの半導体チップを動作安定化する上で好ましい。
【００６９】
次に、本発明のさらに別の実施形態について図１０を参照して説明する。図１０は、本発明のさらに別の実施形態である半導体装置で使用可能な仲介基板の別例を模式的に示す断面図である。上記で説明した実施形態では、仲介基板としてシリコンの基材を有する基板を使用したものを説明したが、シリコンの基板に代えて、有機樹脂材料でできた多層配線板を利用することもできる。そこで、図１０には、このような多層配線板のひとつの例を示している。このような多層配線板２００を用いる場合も、図５に示した半導体チップ積層体の取り付け固定の工程においては、製造効率化のため、多層配線板２００として個片化する前の多面付け基板を用いることができる。
【００７０】
この多層配線板２００は、図１０に示すように、６層の配線層２２１〜２２６を有する、部品内蔵の多層配線板である。配線層数はこれに限られないが、以下では、この多層配線板２００の構成を参考までに説明する。
【００７１】
多層配線板２００は、絶縁層２１１、同２１２、同２１３、同２１４、同２１５、配線層（配線パターン）２２１、同２２２、同２２３、同２２４、同２２５、同２２６（＝合計６層）、層間接続体２３１、同２３２、同２３４、同２３５、スルーホール導電体２３３、受動素子部品２４１、はんだ２５１、はんだレジスト２６１、２６２を有する。
【００７２】
受動素子部品２４１は、表面実装用のチップ部品であり、例えばチップコンデンサ、チップ抵抗である。その平面的な大きさは例えば０．６ｍｍ×０．３ｍｍである。両端に端子を有し、その下側が配線層２２２による実装用ランドに対向位置している。受動素子部品２４１の端子と実装用ランドとははんだ２５１により電気的、機械的に接続されている。
【００７３】
配線層２２１、２２６は、配線板としての両主面上の配線層であってランドを含んでいる。配線層２２１によるランドは、外部接続端子としてのランドであり、配線層２２６によるランドは、半導体チップの積層体との電気的接続を行うためのランドである。はんだが位置するランドの部分を除いて両主面上には、はんだ接続時に溶融したはんだをランド部分に留めかつその後は保護層として機能するはんだレジスト２６１、２６２が形成されている（厚さはそれぞれ例えば２０μｍ程度）。ランド部分の表層には、耐腐食性の高いＮｉ／Ａｕのめっき層（不図示）を形成しておいてもよい。
【００７４】
配線層２２２、２２３、２２４、２２５は、それぞれ、内層の配線層であり、順に、配線層２２１と配線層２２２の間に絶縁層２１１が、配線層２２２と配線層２２３の間に絶縁層２１２が、配線層２２３と配線層２２４との間に絶縁層２１３が、配線層２２４と配線層２２５との間に絶縁層２１４が、配線層２２５と配線層２２６との間に絶縁層２１５が、それぞれ位置しこれらの配線層２２１〜２２６を隔てている。各配線層２２１〜２２６は、例えばそれぞれ厚さ１８μｍの金属（銅）箔からなっている。
【００７５】
各絶縁層２１１〜２１５は、絶縁層２１３を除き例えばそれぞれ厚さ１００μｍ、絶縁層２１３のみ例えば厚さ３００μｍで、それぞれ例えばガラスエポキシ樹脂からなるリジッドな素材である。特に絶縁層２１３は、内蔵された受動素子部品２４１に相当する位置部分が開口部となっており、受動素子部品２４１を埋設するための空間を提供する。絶縁層２１２、２１４は、内蔵された受動素子部品２４１のための絶縁層２１３の上記開口部および絶縁層２１３のスルーホール導電体２３３内部の空間を埋めるように変形進入しており内部に空隙となる空間は存在しない。
【００７６】
配線層２２１と配線層２２２とは、それらのパターンの面の間に挟設されかつ絶縁層２１１を貫通する層間接続体２３１により導通し得る。同様に、配線層２２２と配線層２２３とは、それらのパターンの面の間に挟設されかつ絶縁層２１２を貫通する層間接続体２３２により導通し得る。配線層２２３と配線層２２４とは、絶縁層２１３を貫通して設けられたスルーホール導電体２３３により導通し得る。配線層２２４と配線層２２５とは、それらのパターンの面の間に挟設されかつ絶縁層２１４を貫通する層間接続体２３４により導通し得る。配線層２２５と配線層２２６とは、それらのパターンの面の間に挟設されかつ絶縁層２１５を貫通する層間接続体２３５により導通し得る。
【００７７】
層間接続体２３１、２３２、２３４、２３５は、それぞれ、導電性組成物のスクリーン印刷により形成される導電性バンプを由来とするものであり、その製造工程に依拠して軸方向（図１の図示で上下の積層方向）に径が変化している。その直径は、太い側で例えば２００μｍである。
【００７８】
図１０に示す多層配線板は一例であり、周知の構成の別の多層配線板を使用してもよい。特に、部品内蔵の配線板を使用することで、上記実施形態におけるシリコンの仲介基板１００を使用する場合と同様に、半導体装置として、付加価値の増大を図ることができる。内蔵の部品としては、すでに述べたように、例えば、デカップリングコンデンサ（バイパスコンデンサ）やカップリングコンデンサとして機能させるコンデンサ素子、ダンピング抵抗、終端抵抗やプルアップまたはプルダウン抵抗として機能させる抵抗素子が挙げられる。
【００７９】
なお、仲介基板２００のような有機材料の基板を用いる場合には、半導体素子４０、４０Ａとの間に設けられる接着樹脂６２には、熱膨張率の違いを空間的に緩衝するため、フィラーを含有させた例えばエポキシ樹脂を用いるとよい。
【符号の説明】
【００８０】
４ａ…デマルチプレクサ（またはマルチプレクサ）、４ｂ…ＤＣ−ＤＣコンバータ（または直流電圧レギュレータ）、１０，２０，３０，４０，４０Ａ…半導体チップ、１０Ｗ，２０Ｗ…ウエハ、１１，２１，３１，４１…半導体基板、１２，２２，３２，４２…素子形成層（半導体素子群）、１３，２３，３３，４３…配線層（配線形成層）、４４…再配線層、１５，２５，３５，４５…貫通電極、５１…はんだボール（外部接続端子）、６１…対仲介基板接続端子、６２…接着樹脂、７１，８１，９１…チップ間接続端子、７２，８２，９２…接着樹脂、７２Ａ…硬化前の接着樹脂、９２Ａ…硬化前の接着樹脂、１００…仲介基板（シリコン製）、１０１…仲介基板基材、１０２…配線層、１０２Ｔ…対半導体チップ接続端子、１０３…素子形成層、１０４…貫通電極、２００…仲介基板（有機材料製の多層配線板）、２１１，２１２，２１３，２１４，２１５…絶縁層、２２１，２２２，２２３，２２４，２２５，２２６…配線層（配線パターン）、２３１，２３２，２３４，２３５…層間接続体（導電性組成物印刷による導電性バンプ）、２３３…スルーホール導電体、２４１…受動素子部品、２５１…はんだ、２６１，２６２…はんだレジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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