(57)【特許請求の範囲】
【請求項１】
垂直指向ＰＩＮダイオードを形成する方法であって、
基板より上に第１のレール状導体を形成するステップと、
前記ＰＩＮダイオードを形成するステップであって、
前記第１のレール状導体より上に堆積された半導体材料の底部の強くドープされたｐ型領域を形成し、
半導体材料の前記底部の強くドープされたｐ型領域より上に、シリコン、ゲルマニウム、あるいはシリコン−ゲルマニウム合金である堆積された半導体材料の中間の真性あるいは軽くドープされた領域を形成し、
支柱を形成するために前記底部の強くドープされたｐ型領域と前記中間の真性あるいは軽くドープされた領域とをパターン化しエッチングし、かつ
ヒ素でドープされた、頂部の強くドープされたｎ型領域を形成することにより、前記ＰＩＮダイオードを形成するステップと、
前記頂部の強くドープされたｎ型領域と接触するシリサイド形成金属領域を形成するステップと、
前記シリサイド形成金属領域が前記頂部の強くドープされたｎ型領域と反応することによって、シリサイド、ゲルマニド、あるいはシリサイド−ゲルマニドを形成するステップと、
前記シリサイド、ゲルマニド、あるいはシリサイド−ゲルマニドを形成するステップの後にはシリサイド、ゲルマニド、あるいはシリサイド−ゲルマニドと接触する前記半導体材料を結晶化させるためにアニーリングするステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記シリサイド、ゲルマニド、あるいはシリサイド−ゲルマニドを形成するステップは、チタン・シリサイド、チタン・ゲルマニド、チタン・シリサイド−ゲルマニド、コバルト・シリサイド、コバルト・ゲルマニド、またはコバルト・シリサイド−ゲルマニドを形成することを含む方法。
【請求項３】
請求項１記載の方法において、
前記頂部の強くドープされたｎ型領域は、前記中間の真性あるいは軽くドープされた領域の頂部をイオン注入によりドープすることによってドープされる方法。
【請求項４】
請求項１記載の方法において、
前記シリサイド形成金属領域を形成するステップは、前記頂部の強くドープされたｎ型領域より上に、それと接触させて、チタン、コバルト、クロム、タンタル、白金、ニオブまたはパラジウムの層を形成することを含む方法。
【請求項５】
請求項１記載の方法において、
前記第１のレール状導体と第２のレール状導体との間に配置される前記ＰＩＮダイオードより上の第２のレール状導体を形成するステップをさらに含む方法。
【請求項６】
請求項５記載の方法において、
前記第１のレール状導体と前記第２のレール状導体との間の前記ＰＩＮダイオードと電気的に直列に配置される誘電体破壊アンチヒューズを形成するステップをさらに含む方法。
【請求項７】
請求項６記載の方法において、
前記誘電体破壊アンチヒューズは、ＳｉＯ2 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮ、またはＺｒＳｉＡｌＯＮを含む方法。
【請求項８】
請求項５記載の方法において、
前記第１のレール状導体と前記第２のレール状導体との間の前記ＰＩＮダイオードと電気的に直列に配置される抵抗率スイッチング素子を形成するステップをさらに含む方法。
【請求項９】
請求項８記載の方法において、
前記抵抗率スイッチング素子は、二成分金属酸化物を含む方法。
【請求項１０】
請求項９記載の方法において、
前記二成分金属酸化物は、Ｎｉx Ｏy 、Ｎｂx Ｏy 、Ｔｉx Ｏy 、Ｈｆx Ｏy 、Ａｌx Ｏy 、Ｍｇx Ｏy 、Ｃｏx Ｏy 、Ｃｒx Ｏy 、Ｖx Ｏy 、Ｚｎx Ｏy 、Ｚｒx Ｏy 、Ｂx Ｎy およびＡｌx Ｎy から成るグループから選択される方法。
【請求項１１】
請求項８記載の方法において、
前記抵抗率スイッチング素子は、カーボンナノチューブ構造を含む方法。
【請求項１２】
モノリシックな３次元メモリアレイを形成する方法であって、
ａ）基板より上に第１のメモリレベルをモノリシック的に形成するステップであって、
ｉ）前記基板より上に複数の第１のレール状導体を形成し、
ｉｉ）第１の複数のＰＩＮダイオードを形成することであって、
（ａ）前記第１のレール状導体より上に堆積された半導体材料の底部の強くドープされたｐ型領域を形成し、
（ｂ）半導体材料の前記底部の強くドープされたｐ型領域より上に、シリコン、ゲルマニウム、あるいはシリコン−ゲルマニウム合金である堆積された半導体材料の中間の真性あるいは軽くドープされた領域を形成し、
（ｃ）第１の複数の支柱を形成するために前記底部の強くドープされたｐ型領域と前記中間の真性あるいは軽くドープされた領域とをパターン化しエッチングし、かつ
（ｄ）ヒ素でドープされた、頂部の強くドープされた領域を形成することにより、第１の複数のＰＩＮダイオードを形成し、
ｉｉｉ）前記頂部の強くドープされたｎ型領域と接触するシリサイド形成金属領域を形成し、
ｉｖ）前記シリサイド形成金属領域が前記頂部の強くドープされたｎ型領域と反応することによって、シリサイド、ゲルマニド、あるいはシリサイド−ゲルマニドを形成し、かつ
ｖ）シリサイド、ゲルマニド、あるいはシリサイド−ゲルマニドを形成した後にはシリサイド、ゲルマニド、あるいはシリサイド−ゲルマニドと接触する前記半導体材料を結晶化させるためにアニーリングし、かつ
ｖｉ）前記シリサイド、ゲルマニド、あるいはシリサイド−ゲルマニドより上に第２の複数のレール状導体を形成し、前記第１のメモリレベルは第１の複数のメモリセルを含み、各第１のメモリセルは、前記第１のレール状導体のうちの１つの一部分と、第１の複数の支柱のうちの１つと、前記第２の導体のうちの１つの一部分とを含むことにより、基板より上に第１のメモリレベルをモノリシック的に形成するステップと、
ｂ）第２の複数のＰＩＮダイオードを備える第２のメモリレベルを前記第１のメモリレベルより上にモノリシック的に形成するステップと、
を含む方法。
【請求項１３】
請求項１２記載の方法において、
各第２のＰＩＮダイオードは、底部の強くドープされたｎ型領域と、中間の真性あるいは軽くドープされた領域と、頂部の強くドープされたｐ型領域とを含む方法。
【請求項１４】
請求項１３記載の方法において、
前記第２のレール状導体は、前記第１のメモリレベルおよび前記第２のメモリレベルに共有される方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、堆積されたシリコン、ゲルマニウム、あるいはシリコン−ゲルマニウムから形成される上向きＰＩＮダイオードに関する。
【背景技術】
【０００２】
本願は、２００７年３月２７日に出願されたHernerの「Method to Form Upward-Pointing P-I-N Diodes Having Large and Uniform Current」という米国特許出願第１１／６９２，１５１号（代理人整理番号：ＳＡＮＤ−０１１７９ＵＳ０）（特許文献１）と、２００７年３月２７日に出願されたHernerの「Large Array of Upward-Pointing P-I-N Diodes Having Large and Uniform Current」という米国特許出願第１１／６９２，１５３号（代理人整理番号：ＳＡＮＤ−０１１７９ＵＳ１）（特許文献２）についての優先権を主張し、あらゆる目的のためにその両方の全体が本願明細書において参照により援用されている。
【０００３】
関連出願
本願は、２００７年３月２７日に出願されたHernerらの「Method to Form a Memory Cell Comprising a Carbon Nanotube Fabric Element and a Steering Element 」という米国特許出願第１１／６９２，１４４号（代理人整理番号：ＳＡＮＤ−０１１９３ＵＳ０）（特許文献３）と、２００７年３月２７日に出願されHernerらの「Memory Cell Comprising a Carbon Nanotube Fabric Element and a Steering Element」という米国特許出願第１１／６９２，１４８号（代理人整理番号：ＳＡＮＤ−０１１９３ＵＳ１）（特許文献４）に関連し、あらゆる目的のためにその両方の全体が本願明細書において参照により援用されている。
【０００４】
ダイオードは、一定のターンオン電圧より下では非常に僅かな電流のフローを許し、ターンオン電圧より上では大幅に多くの電流を許すという特性を有する。底部の強くドープされたｐ型領域と、中間の真性領域と、頂部の強くドープされたｎ型領域とを有し、ターンオン電圧より上の電圧が印加されたときにダイオード間で良好に一様な電流を有する垂直指向ＰＩＮダイオードの大集団を形成することは困難であるということが分かっている。
特にメモリアレイに用いられる、良好な一様性を有するこのような上向きダイオードの大集団を形成することは有利である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願第１１／６９２，１５１号
【特許文献２】米国特許出願第１１／６９２，１５３号
【特許文献３】米国特許出願第１１／６９２，１４４号
【特許文献４】米国特許出願第１１／６９２，１４８号
【特許文献５】米国特許出願第１０／３２６，４７０号
【特許文献６】米国特許第６，９５２，０３０号
【特許文献７】米国特許出願第１０／９５５，５４９号
【特許文献８】米国特許出願第１１／１４８，５３０号
【特許文献９】米国特許第７，１７６，０６４号
【特許文献１０】米国特許出願第１１／５６０，２８３号
【特許文献１１】米国特許出願第１１／３９５，９９５号
【特許文献１２】米国特許出願第１０／７２８，４３６号
【特許文献１３】米国特許出願第１０／８１５，３１２号
【特許文献１４】米国特許出願第１１／２９８，３３１号
【特許文献１５】米国特許出願第１１／４９６，９８６号
【特許文献１６】米国特許第５，９１５，１６７号
【特許文献１７】米国特許出願第１１／４４４，９３６号
【発明の概要】
【０００６】
本発明は添付の特許請求の範囲によって定義され、この節に属するものはこれらの請求項に対する限定と解されるべきではない。一般的に、本発明は上向きＰＩＮダイオードの集団とそれを形成する方法とに向けられている。
【０００７】
本発明の第１の態様は、底部の強くドープされたｐ型領域と、中間の真性あるいは軽くドープされた領域と、頂部の強くドープされたｎ型領域とをそれぞれ含み、支柱の形を有する複数の垂直指向ＰＩＮダイオードを備える基板より上に形成される第１のデバイスレベルを規定し、ＰＩＮダイオードの少なくとも９９％について、底部の強くドープされたｐ型領域と頂部の強くドープされたｎ型領域との間に約１．５ボルト〜約３．０ボルトの間の電圧が印加されたときにＰＩＮダイオードを通って流れる電流は少なくとも１．５マイクロアンペアであり、ＰＩＮダイオードは堆積されたシリコン、ゲルマニウム、またはシリコン−ゲルマニウムを含み、第１の複数のＰＩＮダイオードは第１のデバイスレベル内の全てのＰＩＮダイオードを含む。
【０００８】
本発明の第２の態様は、第１の複数のメモリセルを含む第１のメモリレベルを規定し、各第１のメモリセルは支柱の形であり、底部の強くドープされたｐ型領域と、中間の真性あるいは軽くドープされた領域と、頂部の強くドープされたｎ型領域とをそれぞれ含む垂直指向ＰＩＮダイオードを備え、第１のメモリセルはプログラム済みセルと未プログラムセルとを含み、メモリセルの少なくとも半分はプログラム済みセルであり、底部の強くドープされたｐ型領域と頂部の強くドープされたｎ型領域との間に約１．５ボルト〜約３．０ボルトの間の電圧が印加されたときにプログラム済みセルの少なくとも９９％のＰＩＮダイオードを通って流れる電流は少なくとも１．５マイクロアンペアであり、第１の複数のメモリセルは第１のメモリレベル内の全てのメモリセルを含む。
【０００９】
本発明の第３の態様は、垂直指向ＰＩＮダイオードを形成する方法を規定し、この方法は、基板より上に第１のレール状導体を形成するステップと、第１のレール状導体より上に堆積された半導体材料の底部の強くドープされたｐ型領域を形成するステップと、半導体材料のその底部の強くドープされたｐ型領域より上に、シリコン、ゲルマニウム、あるいはシリコン−ゲルマニウム合金である堆積された半導体材料の中間の真性あるいは軽くドープされた領域を形成するステップと、支柱を形成するために底部の強くドープされたｐ型領域と中間の真性あるいは軽くドープされた領域とをパターン化しエッチングするステップと、ヒ素でドープされた、頂部の強くドープされたｎ型領域を形成するステップと、半導体材料を結晶化させるためにアニーリングするステップであって、半導体材料の多少の部分は堆積時には非晶質であり、アニーリングするステップの後にはシリサイド、ゲルマニド、あるいはシリサイド−ゲルマニドと接触するアニーリングするステップと、を含み、ＰＩＮダイオードは、底部の強くドープされたｐ型領域と、中間の真性あるいは軽くドープされた領域と、頂部の強くドープされたｎ型領域とを含む。
【００１０】
本発明の他の１つの態様は、モノリシックな３次元メモリアレイを形成する方法を規定し、この方法は、ｉ）基板より上に第１の複数のレール状導体を形成するステップと、ｉｉ）第１のレール状導体より上に堆積された半導体材料の底部の強くドープされたｐ型領域を形成するステップと、ｉｉｉ）その底部の強くドープされたｐ型半導体より上に堆積された半導体材料の中間の真性あるいは軽くドープされた領域を形成するステップであって、堆積された半導体材料はシリコン、ゲルマニウム、あるいはシリコン−ゲルマニウム合金である、中間の真性あるいは軽くドープされた領域を形成するステップと、ｉｖ）第１の複数の支柱を形成するために底部の強くドープされたｐ型領域と中間の真性あるいは軽くドープされた領域とをパターン化しエッチングするステップと、ｖ）ヒ素でドープされた、頂部の強くドープされた領域を形成するステップと、ｖｉ）半導体材料を結晶化させるためにアニーリングするステップであって、半導体材料の多少の部分は堆積時には非晶質であり、アニーリングするステップの後にはシリサイド、ゲルマニド、あるいはシリサイド−ゲルマニドと接触する、アニーリングするステップと、ｖｉｉ）その中間の真性あるいは軽くドープされた領域より上に第２の複数のレール状導体を形成するステップと、を含み、第１のメモリレベルは第１の複数のメモリセルを含み、各第１のメモリセルは、第１のレール状導体のうちの１つの一部分と、第１の複数の支柱のうちの１つと、第２の導体のうちの１つの一部分とを含み、第１の支柱の各々は、底部の強くドープされたｐ型領域と、中間の真性あるいは軽くドープされた領域と、ドープすることにより形成された頂部の強くドープされたｎ型領域とを含むＰＩＮダイオードを含む、ことによって前記基板より上に第１のメモリレベルをモノリシック的に形成するステップと、第１のメモリレベルより上に第２のメモリレベルをモノリシック的に形成するステップとを含む。
【００１１】
本願明細書に記載された本発明の態様および実施形態の各々は、単独であるいは互いに組み合わされて使用され得る。
次に、好ましい態様および実施形態が添付図面と関連して記載される。
【図面の簡単な説明】
【００１２】
【図１】米国特許第６，９５２，０３０号（特許文献６）に記載されているメモリセルの実施形態の透視図である。
【図２】図１のセルに似たメモリセルを含む第１のメモリレベルの一部分の透視図である。
【図３ａ】導体を共有する２つの積み重ねられたメモリレベルを示す透視図である。
【図３ｂ】同構造の横断面図である。
【図３ｃ】導体を共有しない２つの積み重ねられたメモリレベルを示す横断面図である。
【図４ａ】米国特許第６，９５２，０３０号（特許文献６）の実施形態に従って形成された下向きダイオードの集団についての２ボルトの印加電圧での電流の確率プロットである。
【図４ｂ】米国特許第６，９５２，０３０号（特許文献６）の実施形態に従って形成された上向きダイオードの集団についての２ボルトの印加電圧での電流の確率プロットである。
【図５】本発明の実施形態の透視図である。
【図６】本発明に従って形成された上向きダイオードの集団についての２ボルトの印加電圧での電流の確率プロットである。
【図７ａ】２つのメモリレベルの形成の段階を示す横断面図であり、第１のメモリレベルは、本発明の実施形態に従って形成された上向きダイオードを含む。
【図７ｂ】２つのメモリレベルの形成の段階を示す横断面図であり、第１のメモリレベルは、本発明の実施形態に従って形成された上向きダイオードを含む。
【図７ｃ】２つのメモリレベルの形成の段階を示す横断面図であり、第１のメモリレベルは、本発明の実施形態に従って形成された上向きダイオードを含む。
【図７ｄ】２つのメモリレベルの形成の段階を示す横断面図であり、第１のメモリレベルは、本発明の実施形態に従って形成された上向きダイオードを含む。
【発明を実施するための形態】
【００１３】
その全てが本発明の譲受人により所有される「An Improved Method for Making High Density Nonvolatile Memory 」という米国特許出願第１０／３２６，４７０号（特許文献５）、米国特許第６，９５２，０３０号（特許文献６）、および「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（特許文献７）において、メモリセルが記載され、その各々は支柱の形の垂直指向ＰＩＮダイオードを含む。そのようなダイオードは、シリコン、ゲルマニウム、あるいはシリコン−ゲルマニウム合金のような半導体材料から形成され、第１の半導体タイプの底部の強くドープされた領域と、中間の真性あるいは軽くドープされた領域と、第１のとは反対の第２の半導体タイプの頂部の強くドープされた領域とを有する。このダイオードを両方向に、すなわち底部の強くドープされたｐ型領域および頂部の強くドープされたｎ型領域を有するか、あるいはその逆に、底部の強くドープされたｎ型領域および頂部の強くドープされたｐ型領域を有するように形成することが記載されている。
【００１４】
図１は、米国特許第６，９５２，０３０号（特許文献６）の実施形態に従って形成されたメモリセルを示す。そのようなメモリセルは底部導体２００と頂部導体４００とを含み、垂直指向ＰＩＮダイオード３０２と誘電体破壊アンチヒューズ１１８とがそれらの間に電気的に直列に配置されている。その初期の未プログラム状態において、例えば２ボルトの読み出し電圧が底部導体２００と頂部導体４００との間に印加されたとき、それらの間に非常に僅かな電流が流れる。割合に大きなプログラミング電圧を印加するとメモリセルが変化し、プログラミング後は同じ読み出し電圧で顕著に多い電流が底部導体２００と頂部導体４００との間を流れる。未プログラム状態とプログラム済み状態との間のこの電流差は測定可能であり、各々が別個のデータ状態に対応し得る。例えば、未プログラムセルはデータ「０」であると考えられ、プログラム済みセルはデータ「１」である。
【００１５】
図２は、複数の底部導体２００と、図１のダイオードおよび誘電体破壊アンチヒューズをそれぞれ含む複数の支柱３００と、複数の頂部導体４００とを含む第１のメモリレベルの一部分を示す。各支柱３００は底部導体２００のうちの１つと頂部導体４００のうちの１つとの間に配置されている。このようなメモリレベルは、在来の単結晶シリコンウェハのような基板より上に形成され得る。密集したモノリシックな３次元メモリアレイを形成するために、複数のメモリレベルが第１のものより上に積み重ねられて形成され得る。
【００１６】
ダイオードは整流素子であって、電流を１つの方向に、他方の方向よりも容易に伝導する。ダイオードは、その優先伝導の方向を向いていると言われ得る。ｎ型半導体材料を底部にｐ型半導体材料を頂部に有する垂直指向ダイオードは下向きであると言われ、ｐ型半導体材料を底部にｎ型半導体材料を頂部に有する垂直指向ダイオードは上向きであると言われ得る。本願で、「上向き」、「下向き」、「上」、「下」などの空間的関係を示す用語が使用されるときには、これらの用語は基板に関連し、基準系の底部に存在すると想定されるということに留意するべきである。例えば、第１のエレメントが第２のエレメントより上にあると記述されたならば、その第１のエレメントは第２のものより基板から遠い。
【００１７】
垂直に積み重ねられたメモリアレイにおいて、図３ａの透視図に示されているように、垂直に隣接するメモリレベル同士は導体を共有するのが好ましく、図３ａでは導体４００は、第１のメモリレベルＭ０の頂部導体として役立つと共に第２のメモリレベルＭ１の底部導体としても役立つ。同じ構造が図３ｂの横断面図に示されている。図３ｃは、導体が共有されていないアレイの横断面図を示す。図３ｃでは、各メモリレベルは底部導体（２００，５００）と、支柱（３００，６００）と、頂部導体（４００，７００）とを有し、中間レベルの誘電体がメモリレベルＭ０およびＭ１を分離し、共有される導体はない。図３ａおよび３ｂのアーキテクチャは、図３ｃに示されているものと同じ密度のメモリセルを生じさせるために、より少数のマスキングステップを必要として製造コストを減少させる。図３ａおよび３ｂの場合のような導体の共有は、隣接するレベルのダイオード同士が反対向きであるならば、例えば第１のメモリレベルＭ０ダイオードが上向きで第２のメモリレベルＭ１ダイオードが下向きであるならば、最も容易に電気的に達成される。上向きダイオードだけあるいは下向きダイオードだけの積み重ねられたアレイが、一般的に、図３ｃの場合のように、共有されない導体を伴って形成される。
【００１８】
大型のメモリアレイは、通例数百万のメモリセルを含み、その各々が感知されなければならない。そのような大型アレイにおいてメモリセル同士の間に特性の多少の変動が必然的に存在し得る。メモリセルの大型アレイについての信頼性を高めるために、未プログラム状態とプログラム済み状態との差を最大にし、それらを区別しやすくするのが有利である。セル間の変動を最小にし、セルがなるべく一様に動作するのがさらに有利である。
【００１９】
図４ａは、ダイオードが全て下を向いている、すなわちダイオードが底部の強くドープされたｎ型領域と、中間の真性領域と、頂部の強くドープされたｐ型領域とを有する、導体間の直列のダイオードとアンチヒューズとを含む米国特許第６，９５２，０３０号（特許文献６）のもの（図１に示されている）のようなメモリセルの集団についての、同じ印加読み出し電圧のもとでの未プログラム電流およびプログラム済み電流を示す確率プロットである。ラインＡ上に示されている下向きダイオードについての未プログラム電流が１０-12アンペアの近くに密に集まっていることが見られる。同様に、ラインＢ上に示されているプログラム済み電流は、１つの異常値を例外として、約１０-5と１０-4アンペアの間に密に集まっている。未プログラム電流（ラインＡ）とプログラム済み電流（ラインＢ）との分布は互いに充分に離れていて、両方が密に集まっている。
【００２０】
図４ｂは、米国特許第６，９５２，０３０号（特許文献６）の場合と同様に形成された上向きダイオードの集団についての未プログラム電流およびプログラム済み電流を示す確率プロットである。ラインＣ上に示されている未プログラム電流は、下向きダイオードの未プログラム電流（図４ａのラインＡ）に非常に良く似ている。しかし、ラインＤ上に示されているプログラム済み電流は、図４ａのラインＢ上のプログラム済み電流より遥かに広い分布を示す。この上向きダイオードについてのプログラム済み電流は約８×１０-8アンペアから７×１０-5アンペアに及び、差は３桁に近い。これらのダイオードの集団のうちの多数が、１マイクロアンペアより少ないプログラム済み電流を有する。この不均一性と低プログラム済み電流との故に、米国特許第６，９５２，０３０号（特許文献６）の上向きダイオードは、大型アレイで用いるためには下向きダイオードより不利である。
【００２１】
本発明では、良好な均一性と大きなプログラム済み電流とを有する上向き垂直指向ＰＩＮダイオードの大集団を生じさせる製造技術が発見されている。図５は、本発明の実施形態に従って形成された上向きダイオードを含むメモリセルの例を示す。このメモリセルでは、ダイオードは誘電体破壊アンチヒューズとペアにされているけれども、後述されるように、描かれているメモリセルは、そのようなダイオードについての多くの可能な用途のうちの１つに過ぎず、明快性を目的として与えられている。
【００２２】
メモリセルは第１の導体２００と第２の導体４００を含む。それらの間に誘電体破壊アンチヒューズ１１８（伝導性障壁層１１０および１１１の間に挟まれて示されている）とダイオード３０２とが配置されている。ダイオード３０２は、底部の強くドープされたｐ型領域１１２と、中間の真性領域１１４と、頂部の強くドープされたｎ型領域１１６とを含む。ダイオード３０２は、例えばシリコン、ゲルマニウム、あるいはシリコン−ゲルマニウム合金などの半導体材料から形成される。簡略化するために、この半導体材料はシリコンとして記述されている。シリコンは、堆積時には好ましくは主として非晶質である（ｐ型領域１１２は、その場で(in situ) ドープされるのならば、堆積時には多結晶質でありそうである）。頂部の強くドープされたｐ型領域１１６はヒ素でドープされる。好ましい実施形態では、領域１１６は、中間の真性領域１１４を形成し、その後に中間真性領域１１４の頂部をイオン注入によりヒ素でドープすることによって形成される。理解されるであろうように、このイオン注入ステップは、支柱を形成するパターン化しエッチングするステップの前あるいは後に行われ得る。代わりの実施形態では、少なくとも５×１０20原子／ｃｍ3 のヒ素濃度をもたらすのには充分な流れでシリコン堆積中にＡｓＨ3 などの適切なソースガスを流すことによって領域１１６はその場でドープされ得る。頂部導体４００の底層は、チタン、コバルト、クロム、タンタル、白金、ニオブ、あるいはパラジウムなどのシリサイド形成金属である。チタンとコバルトが好ましく、チタンが最も好ましい。シリコンを結晶化させるために行われるアニーリングの間に、シリサイド形成金属は、頂部の強くドープされたｎ型領域１１６のシリコンと反応して、シリサイド層（例えば、チタン・シリサイド）を形成する。図６は、そのような上向きダイオードの集団について約２ボルトの読み出し電圧での電流を示す確率プロットである。理解されるであろうように、この集団は良好な一様性を有し、ダイオード間のばらつきは非常に僅かであり、割合に大きな順方向電流があり、メジアン電流は約３５．５マイクロアンペアである。特に、この集団中の全ダイオードについての２ボルトでのプログラム済み電流は約３マイクロアンペアより上であることに留意するべきである。
【００２３】
説明されたように、アレイ中のメモリセルは、メモリセルの両端間に読み出し電圧を印加することによって感知される。理想的には、印加される読み出し電圧はアレイ中の全メモリセルについて同じであるが、実際にはアレイ内での各メモリセルの位置により多少の変動があり得る。例えば、感知回路からより遠くに位置するセルは、それにより近くに位置するセルよりも長い相互接続を有する。相互接続の長さの増大は抵抗の増大をもたらし、より遠くのセルのダイオードに加わる電圧がより近くのセルと比べてより小さくなるという結果をもたらす。しかし、相互接続の長さ、および抵抗の変動に起因するダイオードの読み出し電流の小さな変動は、本発明のダイオードの固有の特性ではない。「デバイスレベル」という用語は、基板より上の同じレベルに、一般的に同じ処理ステップによって形成された複数の実質的に同一平面上のデバイスに関連する。デバイスレベルの一例は、基板より上に形成された複数の実質的に同一平面上のメモリセルを含むメモリレベルである。一例では、本発明に従って形成された上向きＰＩＮダイオードの集団を含むデバイスレベルにおいて、ダイオード、すなわちダイオードの底部のｐ型領域と頂部のｎ型領域との間に印加される電圧はデバイスレベル内のどのダイオードについても、その位置に関係なく、約１．８ボルト〜約２．２ボルトの間にあり、この印加された電圧のもとでこのデバイスレベル内のダイオードの９９％を通って流れる電流は少なくとも１．５マイクロアンペアである。他の例において、本発明では、例えば半導体材料がＳｉ0.8 Ｇｅ0.2 などのシリコン−ゲルマニウム合金であるとき、ダイオード（ダイオードの底部ｐ型領域と頂部ｎ型領域との間）に印加される電圧が約１．１ボルト〜約３．０ボルトの間、好ましくは約１．５ボルト〜約３．０ボルトの間、最も好ましくは約１．８ボルト〜約２．２ボルトの間にあるときにデバイスレベル内のダイオードの９９％について約１．５マイクロアンペアの電流が達成可能である。ＰＩＮダイオードのこの集団は、１００，０００個またはそれ以上のＰＩＮダイオード（例えば１，０００，０００個またはそれ以上のＰＩＮダイオード）を有するデバイスレベルであり得る。
【００２４】
好ましい実施形態では、デバイスレベルは本発明のメモリセルを含むメモリレベルであり、第１のメモリセルはプログラム済みセルと未プログラムセルとを含む。そのようなメモリアレイにおいて、使用中に、或るセルはプログラムされ、他のセルはプログラムされない。１つの好ましい実施形態において、メモリセルの少なくとも半分がプログラム済みセルであるときには、底部の強くドープされたｐ型領域と頂部の強くドープされたｎ型領域との間に約１．５ボルト〜約３．０ボルトの間の電圧が印加されたときにプログラム済みセルの少なくとも９９％のＰＩＮダイオードを通って流れる電流は少なくとも１．５マイクロアンペアであり、第１の複数のメモリセルは第１のメモリレベル内の全メモリセルを含む。より好ましい実施形態では、印加される電圧は約１．８ボルト〜約２．２ボルトの間にある。メモリセルのこのメモリレベルは１００，０００個またはそれ以上のセル（例えば、１，０００，０００個またはそれ以上のセル）を含むことがあり、各セルは本発明に従って形成された上向きＰＩＮダイオードを含む。
【００２５】
本発明の上向きダイオードを、最も好ましくは各メモリレベルにおいて下向きダイオードと交互に位置する上向きダイオードを有する、導体を共有する積み重ねられたメモリレベルのアレイに有利に用いることができる。
【００２６】
本願明細書において参照により援用されている２００５年６月８日に出願されたHernerらの「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献８）に記載されているように、堆積された非晶質シリコンが、二酸化シリコンと窒化チタンのような、それとの顕著な格子不整合を有する材料だけと接触して結晶化されるときには、多結晶シリコンすなわちポリシリコンが多数の結晶欠陥を伴って生じ、それを高抵抗率にする。この高欠陥ポリシリコンを通してのプログラミングパルスの印加はポリシリコンを明らかに変化させ、これを低抵抗率にする。
【００２７】
本願明細書において参照により援用されている、米国特許出願第１０／９５５，５４９号（特許文献７）にも、またHernerの「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許第７，１７６，０６４号（特許文献９）と、２００６年１１月１５日に出願されたHernerの「Method for Making a P-I-N Diode Crystallized Adjacent to a Silicide in Series with A Dielectric Antifuse」という米国特許出願第１１／５６０，２８３号（特許文献１０）にもさらに記載されているように、堆積された非晶質シリコンが適切なシリサイド、例えばチタン・シリサイド、コバルト・シリサイド、あるいは他の指定されたシリサイド形成金属のうちの１つから形成されるシリサイドと接触して結晶化されるとき、結果としてもたらされる結晶化したシリコンは遥かに高品質で、欠陥が少なく、遥かに低い抵抗率を有するということが見出されている。チタン・シリサイドあるいはコバルト・シリサイドの格子面間隔はシリコンのそれに非常に近く、そして、非晶質シリコンが適切なシリサイドの層と有利な方向で接触して結晶化されるときにはシリサイドがシリコンの結晶成長のためのテンプレートを提供し、欠陥の形成を最少にすると考えられている。それとの高い格子不整合を有する材料だけに隣接して結晶化された高欠陥シリコンとは違って、大きな電気パルスの印加は、シリサイド層と接触して結晶化されたこの低欠陥、低抵抗率シリコンの抵抗率を感知できるほどに変化させない。
【００２８】
垂直指向ＰＩＮダイオードを使用する或るメモリセルでは、米国特許出願第１０／９５５，５４９号（特許文献７）の場合のように、ダイオードはより欠陥の多い、より抵抗率の高いポリシリコンから形成され、メモリセルはポリシリコンの抵抗率状態を変化させることによってプログラムされる。これらの高欠陥ダイオードのセルについて、メモリセルのデータ状態はダイオードのポリシリコンの抵抗率状態に主として記憶される。他のメモリセルでは、米国特許出願第１１／５６０，２８３号（特許文献１０）の場合のように、ダイオードは低欠陥、低抵抗率シリコンから形成されて付き添いの状態変化素子（この場合には誘電体破壊アンチヒューズ）とペアにされ、メモリセルはその状態変化素子の特性を変化させることによって（例えば、アンチヒューズを破壊することによって）プログラムされる。「状態変化素子」という用語は、２つ以上の安定した、相互に区別可能な状態（普通は抵抗率状態）をとることができ、それらの間で可逆的にあるいは不可逆的にスイッチングされ得る素子を記述するために使用される。これらの低欠陥ダイオードのセルについて、メモリセルのデータ状態は、ダイオードの状態にではなくて、主として状態変化素子に記憶される。（この説明は、シリサイドに隣接して結晶化されるシリコンの使用を記述しているということに留意するべきである。ゲルマニドあるいはシリサイド−ゲルマニドに隣接して結晶化されるゲルマニウムおよびシリコン−ゲルマニウムについても同じ効果が期待され得る。）
【００２９】
本発明の上向きＰＩＮダイオードは、シリサイドと接触して結晶化され、従って低欠陥、低抵抗率半導体材料のものである。本発明の上向きダイオードがメモリセルに使用されるならば、状態変化素子、例えばアンチヒューズあるいは抵抗率スイッチング素子とペアにされたときに有利に使用される。本願明細書において参照により援用されている２００６年３月３１日に出願されたHernerらの「Nonvolatile Memory Cell Comprising a Diode and a Resistance-Switching Material」という米国特許出願第１１／３９５，９９５号（特許文献１１）に記載されているように、そのような抵抗率スイッチング素子の一例は、Ｎｉx Ｏy 、Ｎｂx Ｏy 、Ｔｉx Ｏy 、Ｈｆx Ｏy 、Ａｌx Ｏy 、Ｍｇx Ｏy 、Ｃｏx Ｏy 、Ｃｒx Ｏy 、Ｖx Ｏy 、Ｚｎx Ｏy 、Ｚｒx Ｏy 、Ｂx Ｎy 、あるいはＡｌx Ｎy のような二成分金属酸化物である。抵抗率スイッチング素子の他の１つの例は、Hernerらの「Method to Form a Memory Cell Comprising a Carbon Nanotube Fabric Element and a Steering Element 」という米国特許出願第１１／６９２，１４４号（代理人整理番号：ＳＡＮＤ−０１１９３ＵＳ０）（特許文献３）に記載されているカーボンナノチューブ構造である。
本発明の上向きダイオードを多くのデバイスに有利に使用することができ、メモリセルでの使用には限定されず、あるいはメモリセルに使用されるならば、本願明細書に明確に記載されているもののようなセルでの使用には限定されない。
【００３０】
底部導体と頂部導体との間に直列に配置された上向きダイオードと高ｋ誘電体アンチヒューズとを有するメモリセルを含む、基板より上に形成される第１のメモリレベルの製造と、その上の、下向きダイオードを含む第２のメモリレベルの製造とを記述する詳細な例が示され、その２つのメモリレベルは導体を共有する。米国特許出願第１１／５６０，２８３号（特許文献１０）、および他の援用されている特許出願からの詳細は、このメモリレベルの製造に役に立つということが分かる。本発明を不明瞭にするのを避けるために、これらの文献および他の援用されている文献からの詳細の全てを含めないけれども、それらの教示のいずれも除外されるべく意図されてはいないということが理解されるであろう。完全性を目的として、材料、ステップ、および条件を含む多くの詳細事項が提供されるけれども、結果が本発明の範囲内に属する限り、それらの詳細事項の多くが変更され、強化され、あるいは省略され得るということが当業者に理解されるであろう。
【実施例】
【００３１】
図７ａに転じると、メモリの形成は基板１００から始まる。この基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素のようなＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩＩ化合物、そのような基板上のエピタキシャル層、あるいは他の任意の半電導性材料のような当該技術分野で知られている任意の半電導性基板であることができる。基板は、その中に製造された集積回路を含むことができる。
絶縁層１０２が基板１００の上に形成される。絶縁層１０２は酸化シリコン、窒化シリコン、Ｓｉ−Ｃ−Ｏ−Ｈ膜、あるいは他の任意の適切な絶縁材料であり得る。
【００３２】
第１の導体２００が基板１００および絶縁体１０２の上に形成される。伝導層１０６が絶縁層１０２に接着するのを助けるために絶縁層１０２と伝導層１０６との間に接着層１０４が含まれ得る。上に横たわる伝導層１０６がタングステンであるならば、接着層１０４としては窒化チタンが好ましい。伝導層１０６は、タングステン、あるいはタンタル、チタン、あるいはそれらの合金を含む他の材料のような当該技術分野で知られている任意の伝導性材料を含むことができる。
導体レールを形成する全ての層が堆積されたならば、この層は、図７ａに横断面をなして示されている実質的に平行で、実質的に同一平面上の導体２００を形成するために、任意の適切なマスキングおよびエッチングプロセスを用いてパターン化されエッチングされる。導体２００はページの外へ広がっている。一実施形態では、フォトレジストが堆積されてフォトリソグラフィによりパターン化され、層がエッチングされ、その後に標準的プロセス技術を用いてフォトレジストが除去される。
【００３３】
次に、誘電体材料１０８が導体レール２００の上および間に堆積される。誘電体材料１０８は、酸化シリコン、窒化シリコン、あるいはオキシ窒化ケイ素のような任意の既知の電気絶縁性材料であり得る。１つの好ましい実施形態では、高密度プラズマ方法により堆積された二酸化シリコンが誘電体材料１０８として使用される。
最後に、導体レール２００の頂部の余分な誘電体材料１０８が除去され、誘電体材料１０８により分離された導体レール２００の頂部を露出させ、実質的に平坦な表面を残す。その結果としての構造が図７ａに示されている。平坦な表面を形成するためのこの誘電体溢れ(overfill)の除去は、化学的機械的平坦化（ＣＭＰ）またはエッチバックのような当該技術分野で知られている任意のプロセスによって実行され得る。１つの代わりの実施形態では、導体２００は代わりにダマシン法によって形成され得る。
【００３４】
図７ｂに転じると、次のオプションの伝導層１１０が堆積される。層１１０は、伝導性材料、例えば窒化チタン、窒化タンタル、あるいはタングステンである。この層は、任意の適切な厚さ、例えば約５０〜約２００オングストローム、好ましくは約１００オングストロームであってよい。或る実施形態では障壁層１１０は省略され得る。
【００３５】
次に、この例において、誘電体破壊アンチヒューズを形成するために誘電体材料または誘電体スタックの薄い層１１８が堆積される。一実施形態では、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｌａ2 Ｏ3 、Ｔａ2 Ｏ5 、ＲｕＯ2 、ＺｒＳｉＯx 、ＡｌＳｉＯx 、ＨｆＳｉＯx 、ＨｆＡｌＯx 、ＨｆＳｉＯＮ、ＺｒＳｉＡｌＯx 、ＨｆＳｉＡｌＯx 、ＨｆＳｉＡｌＯＮ、またはＺｒＳｉＡｌＯＮのような高ｋ誘電体が、例えば原子層堆積法(atomic layer deposition) によって堆積される。ＨｆＯ2 およびＡｌ2 Ｏ3 が好ましい。ＨｆＯ2 が使用されるならば、層１１８は好ましくは約５〜約１００オングストロームの間の、好ましくは約４０オングストロームの厚さを有する。Ａｌ2 Ｏ3 が使用されるならば、層１１８は好ましくは約５〜約８０オングストロームの間の、好ましくは約３０オングストロームの厚さを有する。代わりの実施形態では、誘電体破壊アンチヒューズは二酸化シリコンを含むことができる。
伝導層１１１が層１１８上に堆積される。それは、任意の適切な伝導性材料、例えば窒化チタンであることができ、任意の適切な厚さ、例えば約５０〜約２００オングストローム、好ましくは約１００オングストロームを有する。或る実施形態では、伝導層１１１は省略され得る。
【００３６】
次に、パターン化されて支柱とされる半導体材料が堆積される。半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、あるいは他の適切な半導体、または半導体合金であることができる。簡略化するために、この説明で半導体材料をシリコンと称するけれども、当業者が代わりにこれらの他の適切な材料を選択できることが理解されるであろう。
【００３７】
底部の強くドープされた領域１１２は、当該技術分野で知られている任意の堆積およびドーピング法によって形成され得る。シリコンは堆積され、その後にドープされ得るけれども、好ましくは、シリコン堆積中に、ｐ型ドーパント原子、例えばホウ素を提供するドナーガスを流すことによってその場でドープされる。好ましい実施形態では、ドナーガスはＢＣｌ3 であり、ｐ型領域１１２は好ましくは約１×１０21原子／ｃｍ3 の濃度にドープされる。強くドープされた領域１１２は、好ましくは約１００〜約８００オングストロームの間の厚さであり、最も好ましくは約２００オングストロームの厚さである。
【００３８】
次に、当該技術分野で知られている任意の方法により、真性あるいは軽くドープされた領域１１４が形成され得る。領域１１４は好ましくはシリコンであって、約１，２００〜約４，０００オングストロームの間の、好ましくは約３，０００オングストロームの厚さを有する。一般的にホウ素のようなｐ型ドーパントは結晶化を促進する傾向を有し、従って、強くドープされる領域１１２のシリコンは堆積時に多結晶質でありそうである。しかし、真性領域１１４は、好ましくは堆積時に非晶質である。
【００３９】
堆積されたばかりの半導体領域１１４および１１２は、下にある伝導層１１１、誘電体破壊アンチヒューズ１１８、および伝導層１１０と共に、支柱３００を形成するためにパターン化されエッチングされる。各支柱３００が導体２００の上に形成されるように、支柱３００は下の導体２００とほぼ同じピッチとほほ同じ幅とを有するべきである。多少の位置ずれは許容され得る。
【００４０】
支柱３００は、任意の適切なマスキングおよびエッチングプロセスを用いて形成され得る。例えば、フォトレジストが堆積され、標準的なフォトリソグラフィ技術を用いてパターン化され、そしてエッチングされ、その後にフォトレジストは除去され得る。代わりに、他の材料、例えば二酸化シリコンのハードマスクが半導体層スタックの上に、頂部に底面反射防止コーティング（ＢＡＲＣ：bottom antireflective coating ）を伴って形成され、その後にパターン化されエッチングされ得る。同様に、誘電体反射防止コーティング（ＤＡＲＣ：dielectric antireflective coating ）がハードマスクとして使用され得る。
【００４１】
本発明の譲受人により所有され、本願明細書において参照により援用されている、２００３年１２月５日に出願されたChenの「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」という米国特許出願第１０／７２８，４３６号（特許文献１２）、あるいは２００４年４月１日に出願されたChenの「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５，３１２号（特許文献１３）に記載されているフォトリソグラフィ技術は、本発明に従うメモリアレイの形成に用いられる任意のフォトリソグラフィステップを実行するために有利に使用され得る。
【００４２】
支柱３００の直径は希望通りであり、例えば約２２ｎｍ〜約１３０ｎｍの間、好ましくは約３２ｎｍ〜約８０ｎｍの間、例えば約４５ｎｍである。支柱３００間のギャップは、好ましくは支柱の直径とほぼ同じである。非常に小さな構造物が支柱としてパターン化されるときには、フォトリソグラフィプロセスは角を丸める傾向を有し、支柱の横断面は、フォトマスクの対応する構造物の実際の形状に関わらずに円形になりがちであるということに留意するべきである。
【００４３】
誘電体材料１０８が半導体の支柱３００の上および間に堆積され、それらの間のギャップを満たす。誘電体材料１０８は、酸化シリコン、窒化シリコン、あるいはオキシ窒化ケイ素のような任意の公知の電気絶縁性材料であり得る。１つの好ましい実施形態では、二酸化シリコンが絶縁材料として使用される。
【００４４】
次に、支柱３００の頂部の誘電体材料が除去され、誘電体材料１０８により分離された支柱３００の頂部を露出させ、実質的に平坦な表面を残す。誘電体の溢れのこの除去は、ＣＭＰまたはエッチバックのような当該技術分野で知られている任意のプロセスによって実行され得る。ＣＭＰまたはエッチバックの後に、イオン注入が行われ、強くドープされたｎ型頂部領域１１６を形成する。ｎ型ドーパントは好ましくはヒ素のシャローインプラント(shallow implant) であり、インプラントエネルギーは例えば１０ＫｅＶで、ドーズは約３×１０15／ｃｍ2 である。このインプラントステップはダイオード３０２の形成を完了させる。多少の厚さ、例えば約３００〜約８００オングストロームのシリコンがＣＭＰの間に失われ、従ってダイオード３０２の完成された高さは約８００〜約４，０００オングストロームの間（例えば、約４５ｎｍの構造物サイズ(feature size)を有するダイオードについては約２，５００オングストローム）にあろうことに留意すべきである。
【００４５】
図７ｃに転じると、次にシリサイド形成金属、例えばチタン、コバルト、クロム、タンタル、白金、ニオブ、あるいはパラジウムの層１２０が堆積される。層１２０は好ましくはチタンまたはコバルトである。層１２０がチタンならば、その厚さは好ましくは約１０〜約１００オングストロームの間にあり、最も好ましくは約２０オングストロームである。層１２０に窒化チタン層４０４が続く。層４０４は好ましくは約２０〜約１００オングストロームの間にあり、最も好ましくは約８０オングストロームである。次に伝導性材料、例えばタングステンの層４０６が堆積される。例えばこの層はＣＶＤにより形成された約１５００オングストロームのタングステンであり得る。層４０６，４０４，および１２０はパターン化されエッチングされてレール状頂部導体４００とされ、好ましくは底部導体２００に垂直な方向に延びる。頂部導体４００のピッチおよび方向は、各導体４００が１列の支柱３００の上に、それに接触して形成され、導体４００が好ましくは支柱３００とほぼ同じ幅を有することとなるようなピッチおよび方向である。多少の位置ずれは許容され得る。
【００４６】
次に、誘電体材料（図示せず）が導体４００の上および間に堆積される。その誘電体材料は、酸化シリコン、窒化シリコン、あるいはオキシ窒化ケイ素のような任意の公知の電気絶縁性材料であり得る。１つの好ましい実施形態では、酸化シリコンがこの誘電体材料として使用される。
【００４７】
図７ｃを参照し、シリサイド形成金属の層１２０が頂部の強くドープされた領域１１６のシリコンと接触していることに留意するべきである。その後の高温ステップの間、層１２０の金属は強くドープされたｐ型領域１１６のシリコンの多少の部分と反応してシリサイド層（図示せず）を形成し、ダイオードと頂部導体４００との間に存在する。あるいは、このシリサイド層は頂部導体４００の一部であると考えられ得る。このシリサイド層は、シリコンを結晶化させるために必要な温度より低い温度で生じ、従って、真性領域１１４と強くドープされたｐ型領域１１６が依然として大部分非晶質である間に生じる。頂部の強くドープされた領域１１６のためにシリコン−ゲルマニウム合金が使用されるならば、例えばコバルト・シリサイド−ゲルマニド(cobalt silicide-germanide)またはチタン・シリサイド−ゲルマニド(titanium silicide-germanide) の、シリサイド・ゲルマニド層が生じ得る。同様に、ゲルマニウムが使用されるならば、ゲルマニドが生じる。
【００４８】
今説明したばかりの例において、図７ｃのダイオード３０２は上向きであり、底部の強くドープされたｐ型領域と、中間の真性領域と、頂部の強くドープされたｎ型領域とを含む。好ましい実施形態では、このメモリレベルより上にモノリシック的に形成されるべき次のメモリレベルは、形成されたばかりの第１のメモリレベルと導体４００を共有する。すなわち、第１のメモリレベルの頂部導体４００は第２のメモリレベルの底部導体として役立つ。導体がこのように共有されるならば、第２のメモリレベルのダイオードは好ましくは下向きで、底部の強くドープされたｎ型領域と、中間の真性領域と、頂部の強くドープされたｐ型領域とを含む。
【００４９】
図７ｄに転じると、次のオプションの伝導層２１０、高ｋ誘電体アンチヒューズ層２１８、およびオプションの伝導層２１１が、好ましくはそれぞれ第１のメモリレベルの支柱３００の層１１０，１１８，および１１１と同じ材料、同じ厚さで、同じ方法を用いて、形成される。
次に、ダイオードが形成される。底部の強くドープされた領域２１２は、当該技術分野で知られている任意の堆積およびドーピング方法により形成され得る。シリコンが堆積され、その後にドープされ得るけれども、好ましくは、シリコンの堆積中にｎ型ドーパント原子、例えばリンを提供するドナーガスを流すことによってその場でドープされる。強くドープされた領域２１２は好ましくは約１００〜約８００オングストロームの間の厚さであり、最も好ましくは約１００〜約２００オングストロームまでの厚さである。
【００５０】
堆積されるべき次の半導体領域は好ましくはドープされない。けれども、堆積されるシリコンにおいて、リンのようなｎ型ドーパントは強い表面活性剤挙動を示し、シリコンが堆積されているときに表面の方へ移動する傾向を有する。シリコンの堆積はドーパントガスが提供されずに続くけれども、上方へ移動し、表面を探しているリン原子はこの領域を意図的にではなくドープし得る。本願明細書において参照により援用されている２００５年１２月９日に出願されたHernerの「Deposited Semiconductor Structure to Minimize N-Type Dopant Diffusion and Method of Masking 」という米国特許出願第１１／２９８，３３１号（特許文献１４）に記載されているように、堆積されたシリコン中でのリンの表面活性剤挙動はゲルマニウムの添加で抑制される。好ましくは、少なくとも１０ａｔ％のゲルマニウムを含むシリコン−ゲルマニウム合金の層（例えば、約２００オングストロームのＳｉ0.8 Ｇｅ0.2 ）がこの時点で堆積され、リンを提供するドーパントガスなしで、ドープされずに堆積される。この薄い層は図７ｄには示されていない。
【００５１】
この薄いシリコン−ゲルマニウム層の使用は、形成されるべき真性領域の中へのｎ型ドーパントの望ましくない拡散を最少にし、その厚さを最大にする。より厚い真性領域は、ダイオードに逆バイアスが加わっているときのダイオードを横断するリーク電流を最少にし、電力損失を減少させる。この方法は、ダイオードの全高を増大させずに真性領域の厚さを増大させることを可能にする。理解されるであろうように、ダイオードはパターン化されて支柱にされ、ダイオードの高さを高くすれば、これらの支柱を形成するエッチングステップと、それらの間のギャップを充填するステップとのアスペクト比が大きくなる。エッチングおよび充填の両方が、アスペクト比が大きくなるに連れてますます困難となる。
【００５２】
次に、真性領域２１４は、当該技術分野で知られている任意の方法により形成され得る。領域２１４は、好ましくはシリコンであって、好ましくは約１１００〜約３３００オングストロームの間の、好ましくは約１７００オングストロームの厚さを有する。強くドープされた領域２１２および真性領域２１４のシリコンは、好ましくは堆積時には非晶質である。
【００５３】
堆積されたばかりの半導体領域２１４および２１２は、下にある伝導層２１１、高ｋ誘電体層２１８、および伝導層２１０と共に、支柱６００を形成するためにパターン化されエッチングされる。支柱６００は、各支柱６００が１つの導体４００の上に形成されるように、下の導体４００とほぼ同じピッチおよびほぼ同じ幅を有するべきである。多少の位置ずれは許容され得る。支柱６００は、第１のメモリレベルの支柱３００を形成するために使用された同じ技術を用いてパターン化されエッチングされ得る。
【００５４】
誘電体材料１０８が半導体の支柱６００の上および間に堆積され、それらの間のギャップを満たす。第１のメモリレベルの場合のように、支柱６００の上の誘電体材料１０８は除去され、誘電体材料１０８により分離されている支柱６００の頂部を露出させ、実質的に平坦な表面を残す。この平坦化ステップの後に、イオン注入が行われ、強くドープされたｐ型頂部領域２１６を形成する。ｐ型ドーパントは好ましくはホウ素のシャローインプラントであり、インプラントエネルギーは例えば２ｋｅＶで、ドーズは約３×１０15／ｃｍ2 である。このインプラントステップはダイオード６０２の形成を完了させる。多少の厚さのシリコンがＣＭＰステップの間に失われ、完成したダイオード６０２はダイオード３０２のものと同等の高さを有する。
【００５５】
頂部導体７００は、第１および第２のメモリレベルに共有される導体４００と同じ仕方で同じ材料から形成される。シリサイド形成金属の層２２０が堆積され、窒化チタン層７０４と伝導性材料、例えばタングステンの層７０６とが続く。層７０６，７０４，および２２０はパターン化されエッチングされてレール状頂部導体７００とされ、好ましくは導体４００に実質的に垂直で導体２００に実質的に平行な方向に延びる。
【００５６】
好ましくは全てのメモリレベルが形成された後にダイオード３０２，６０２および追加のレベルに形成されたダイオードの半導体材料を結晶化させるために単一の結晶化アニーリングが例えば７５０℃で約６０秒にわたって行われるけれども、各メモリレベルは、それが形成されるときにアニーリングされ得る。その結果としてのダイオードは一般的に多結晶質である。これらのダイオードの半導体材料は、それとの良好な格子整合を有するシリサイドまたはシリサイド−ゲルマニド層と接触して結晶化されるので、ダイオード３０２，６０２などの半導体材料は低欠陥で低抵抗率となり得る。
【００５７】
説明したばかりの実施形態では、導体はメモリレベル間で共有された。すなわち、第１のメモリレベルの頂部導体４００は第２のメモリレベルの底部導体として役立つ。他の実施形態では、図７ｃの第１のメモリレベルより上にレベル間誘電体が形成され、その表面が平坦化され、この平坦化されたレベル間誘電体上で第２のメモリレベルの構築を開始することができ、共有される導体はない。与えられた例では、第１のメモリレベルのダイオードは上向きで底部にｐ型シリコンを、頂部にｎ型を有し、第２のメモリレベルのダイオードは反転されて下向きであり、底部にｎ型シリコンを、頂部にｐ型を有する。導体が共有される実施形態では、ダイオードのタイプは好ましくは交互であり、或るレベルでは上向きで、次のレベルでは下向きである。導体が共有されない実施形態では、ダイオードは全て上向きまたは下向きの１つのタイプであり得る。上向きおよび下向きという用語は、ダイオードに順方向バイアスが加わっているときの電流の方向に関連している。
【００５８】
或る実施形態では、プログラミングパルスは、ダイオードに逆バイアスが加わっている状態で印加されるのが好ましいかもしれない。これは、本発明の譲受人により所有され、本願明細書において参照により援用されている２００６年７月２８日に出願されたKumar らの「Method For Using A Memory Cell Comprising Switchable Semiconductor Memory Element With Trimmable Resistance 」という米国特許出願第１１／４９６，９８６号（特許文献１５）に記載されているように、アレイ内の選択されていないセルを横断するリークを減少させるかあるいはなくすのに有利であり得る。
【００５９】
基板より上での２つのメモリレベルの製作を説明した。同じ仕方で追加のメモリレベルを形成し、モノリシックな３次元メモリアレイを形成することができる。
モノリシックな３次元メモリアレイは、複数のメモリレベルが、介在する基板なしで、ウェハのような単一の基板より上に形成されるものである。１つのメモリレベルを形成する層は、存在する１つまたは複数のレベルの層の直ぐ上に堆積あるいは成長させられる。対照的に、積み重ねられたメモリは、Leedy の「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献１６）の場合のように、別々の基板上にメモリレベルを形成してメモリレベルを互いの上に接着することによって構築されている。基板は接着の前に薄くされるかあるいはメモリレベルから除去され得るけれども、メモリレベルは初めに別々の基板の上に形成されるので、そのようなメモリは真のモノリシックな３次元メモリアレイではない。
【００６０】
基板より上に形成されたモノリシックな３次元メモリアレイは、少なくとも、基板より上の第１の高さに形成された第１のメモリレベルと、その第１の高さとは異なる第２の高さに形成された第２のメモリレベルとを含む。３つ、４つ、８つ、あるいは実際に任意の数のメモリレベルが、そのようなマルチレベルアレイにおいて基板より上に形成され得る。
【００６１】
与えられた例の場合のように減じる技術を用いるよりはむしろダマシン構築方法を用いて導体が形成される積み重ねられたメモリアレイを形成する代わりの方法が、本発明の譲受人に譲渡され、本願明細書において参照により援用されている２００６年５月３１日に出願されたRadigan らの「Conductive Hard Mask to Protect Patterned Features During Trench Etch 」という米国特許出願第１１／４４４，９３６号（特許文献１７）に記載されている。Radigan らの特許出願における方法は、本発明に従ってアレイを形成するために代わりに使用され得る。ラディガンらの特許出願における方法では、伝導性のハードマスクが、その下のダイオードをエッチングするために使用される。このハードマスクを本発明に適合させるとき、好ましい実施形態では、ダイオードのシリコンと接触するハードマスクの底部層は、好ましくはチタン、コバルト、クロム、タンタル、白金、ニオブ、あるいはパラジウムである。アニーリングの間に、シリサイドが生じ、シリサイド結晶化テンプレートを提供する。この実施形態では、頂部の強くドープされたｐ型領域を形成するためのイオン注入ステップは、支柱を形成するためのパターン化するステップの前に行われる。
【００６２】
これまでに与えられた例では、シリサイドはダイオードの頂部コンタクトに形成される。代わりの実施形態では、それは別の場所、例えば底部コンタクトに形成され得る。例えば、ダイオードのシリコンをシリサイド形成金属上に直接堆積することができ、アンチヒューズのような状態変化素子あるいは抵抗率スイッチング素子（例えば、カーボンナノチューブ構造あるいは二成分金属酸化物）をダイオードの頂部に形成することができる。
【００６３】
本発明の上向きダイオードは、一度だけプログラム可能なメモリセル（アンチヒューズとペアにされたとき）あるいは再書込み可能なメモリセル（抵抗率スイッチング素子とペアにされたとき）に使用されるものとして説明した。しかし、本発明のダイオードの全ての可能な用途を記録するのは実際的ではなく、これらの例が限定をするべく意図されてはいないことが理解されるであろう。
【００６４】
詳細な製造方法を本願明細書において説明してきたが、結果が本発明の範囲に属する限り同じ構造を形成する他の任意の方法が使用され得る。
前の詳細な記述は、本発明がとり得る多くの形のうちのほんの幾つかを記載しているに過ぎない。それ故に、この詳細な記述は、限定ではなくて実例として意図されている。本発明の範囲を定義するべく意図されているのは、あらゆる同等物を含む、添付の特許請求の範囲だけである。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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