(57)【特許請求の範囲】
【請求項１】
差動の第１出力端子及び第２出力端子を有する電荷再配分型のＤ／Ａ変換器と、
前記第１出力端子及び前記第２出力端子が接続される比較器と、
前記比較器の比較結果に応じて、前記第１出力端子及び前記第２出力端子から出力される差動の出力信号の差分が０に近づくように前記Ｄ／Ａ変換器を制御する第１及び第２制御信号を生成する制御回路と、
前記第１出力端子に一方の端子が接続され、第１電圧を入力する第１電圧端子に他方の端子が接続される第１可変容量と、
前記第２出力端子に一方の端子が接続され、第２電圧を入力する第２電圧端子に他方の端子が接続される第２可変容量と、
前記第１可変容量と前記第２可変容量の差分を調整する調整回路と、
を有し、
前記第１可変容量は、ソース及びドレインが互いに接続された１又は複数の第１ＭＯＳトランジスタを有し、
前記第１ＭＯＳトランジスタは、前記ソース及び前記ドレインが前記第１出力端子又は前記第１電圧端子に接続され、ゲートが前記第１電圧端子又は前記第１出力端子に接続され、
前記第１電圧端子には、前記第１ＭＯＳトランジスタのチャネル容量を形成又は非形成する電位の前記第１電圧が前記調整回路から供給され、
前記第２可変容量は、ソース及びドレインが互いに接続された１又は複数の第２ＭＯＳトランジスタを有し、
前記第２ＭＯＳトランジスタは、前記ソース及び前記ドレインが前記第２出力端子又は前記第２電圧端子に接続され、ゲートが前記第２電圧端子又は前記第２出力端子に接続され、
前記第２電圧端子には、前記第２ＭＯＳトランジスタのチャネル容量を形成又は非形成する電位の前記第２電圧が前記調整回路から供給され、
前記第１可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第１ＭＯＳトランジスタを有し、
前記複数の第１ＭＯＳトランジスタのうち最も素子サイズの小さい第１ＭＯＳトランジスタには前記第１電圧の代わりに第３電圧が供給され、
前記第２可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第２ＭＯＳトランジスタを有し、
前記複数の第２ＭＯＳトランジスタのうち最も素子サイズの小さい第２ＭＯＳトランジスタには前記第２電圧の代わりに第４電圧が供給され、
前記Ｄ／Ａ変換器を第１Ｄ／Ａ変換器としたときに、前記第３電圧及び前記第４電圧の電圧値を可変する第２Ｄ／Ａ変換器を有する
ことを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記Ｄ／Ａ変換器は、
前記第１制御信号に応じて、第１アナログ入力信号を入力する第１入力端子、第１基準電圧を入力する第１基準電圧端子、及び第２基準電圧を入力する第２基準電圧端子のいずれかの端子と第１端子が接続される第１の複数の容量と、
前記第２制御信号に応じて、第２アナログ入力信号を入力する第２入力端子、前記第１基準電圧端子及び第２基準電圧端子のいずれかの端子と第１端子が接続される第２の複数の容量と、を有することを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記調整回路は、前記第１アナログ入力信号及び前記第２アナログ入力信号をそれぞれ所定の電圧に設定したときのＡ／Ｄ変換結果が前記所定の電圧に対する所望のＡ／Ｄ変換結果となるように前記差分を調整することを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【請求項４】
前記第１の複数の容量は、所定の比率で重み付けされた容量値を持つ複数の容量を有する第１容量群と、前記第１容量群の容量値の合計と同一の容量値を持ち、前記Ｄ／Ａ変換器がホールドモード時に前記第１端子が前記第１基準電圧端子又は前記第２基準電圧端子に固定して接続される第１ダミー容量とを有し、
前記第２の複数の容量は、所定の比率で重み付けされた容量値を持つ複数の容量を有する第２容量群と、前記第２容量群の容量値の合計と同一の容量値を持ち、前記ホールドモード時に前記第１端子が前記第１基準電圧端子又は前記第２基準電圧端子に固定して接続される第２ダミー容量とを有することを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置に関するものである。
【背景技術】
【０００２】
従来、マイクロコンピュータやシステムＬＳＩに搭載するアナログ−デジタル（Ａ／Ｄ）変換装置は、小型化及び高精度化の観点から逐次比較（ＳＡＲ：Successive Approximation Register）型が多く用いられている。この種のＡ／Ｄ変換装置としては、電荷再配分型のデジタル−アナログ（Ｄ／Ａ）変換器を有するものが知られている。このようなＡ／Ｄ変換装置は、アナログ入力信号をサンプリングし、このサンプリングしたアナログ入力信号と電荷再配分型のＤ／Ａ変換器で生成した比較電圧との比較動作を、Ｄ／Ａ変換器のデジタル入力信号の最上位ビットから最下位ビットまで逐次繰り返す。なお、逐次比較動作では、前ビットでの比較結果に応じて、次の下位ビットでの比較動作における比較電圧を変化させる。
【０００３】
ところで、上記Ａ／Ｄ変換装置では、製造上のばらつき等により、図２４に示すようなオフセット誤差やゲイン誤差と呼ばれる誤差を生じることがある。ここで、オフセット誤差は、０Ｖのアナログ入力信号をＡ／Ｄ変換したときのデジタル出力コードの値と理想変換値（つまり０）との差である。また、ゲイン誤差は、アナログ入力信号を０ＶからフルスケールまでＡ／Ｄ変換したときに、オフセット誤差を除いてフルスケール値を理想変換特性値と比較した差である。このため、ゲイン誤差を持つ場合には、出力コードのゼロからフルスケール値までを結んだ直線（一点鎖線参照）の傾きが理想変換特性線（実線参照）の傾きと異なる。
【０００４】
このようなオフセット誤差やゲイン誤差を補正する方法は従来から様々提案されている。例えばゲイン誤差を補正する方法としては、アナログ入力信号をＡ／Ｄ変換した後にデジタル信号処理によりゲイン誤差を補正する方法が提案されている（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１０３９２７号公報
【特許文献２】特開平０９−１１９８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、上記ゲイン誤差の補正方法では、乗算器や除算器、もしくは大規模なメモリなどを用いる必要があるため、回路規模が増大するという問題がある。さらに、Ａ／Ｄ変換装置が高分解能になるほど、上記乗算器や除算器の数が増えるため、もしくは上記メモリがさらに大規模化するため、回路規模の増大が顕著になる。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、差動の第１出力端子及び第２出力端子を有する電荷再配分型のＤ／Ａ変換器と、前記第１出力端子及び前記第２出力端子が接続される比較器と、前記比較器の比較結果に応じて、前記第１出力端子及び前記第２出力端子から出力される差動の出力信号の差分が０に近づくように前記Ｄ／Ａ変換器を制御する第１及び第２制御信号を生成する制御回路と、前記第１出力端子に一方の端子が接続され、第１電圧を入力する第１電圧端子に他方の端子が接続される第１可変容量と、前記第２出力端子に一方の端子が接続され、第２電圧を入力する第２電圧端子に他方の端子が接続される第２可変容量と、前記第１可変容量と前記第２可変容量の差分を調整する調整回路と、を有し、前記第１可変容量は、ソース及びドレインが互いに接続された１又は複数の第１ＭＯＳトランジスタを有し、前記第１ＭＯＳトランジスタは、前記ソース及び前記ドレインが前記第１出力端子又は前記第１電圧端子に接続され、ゲートが前記第１電圧端子又は前記第１出力端子に接続され、前記第１電圧端子には、前記第１ＭＯＳトランジスタのチャネル容量を形成又は非形成する電位の前記第１電圧が前記調整回路から供給され、前記第２可変容量は、ソース及びドレインが互いに接続された１又は複数の第２ＭＯＳトランジスタを有し、前記第２ＭＯＳトランジスタは、前記ソース及び前記ドレインが前記第２出力端子又は前記第２電圧端子に接続され、ゲートが前記第２電圧端子又は前記第２出力端子に接続され、前記第２電圧端子には、前記第２ＭＯＳトランジスタのチャネル容量を形成又は非形成する電位の前記第２電圧が前記調整回路から供給され、前記第１可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第１ＭＯＳトランジスタを有し、前記複数の第１ＭＯＳトランジスタのうち最も素子サイズの小さい第１ＭＯＳトランジスタには前記第１電圧の代わりに第３電圧が供給され、前記第２可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第２ＭＯＳトランジスタを有し、前記複数の第２ＭＯＳトランジスタのうち最も素子サイズの小さい第２ＭＯＳトランジスタには前記第２電圧の代わりに第４電圧が供給され、前記Ｄ／Ａ変換器を第１Ｄ／Ａ変換器としたときに、前記第３電圧及び前記第４電圧の電圧値を可変する第２Ｄ／Ａ変換器を有する。
【発明の効果】
【０００８】
本発明の一観点によれば、ゲイン誤差を補正しつつ、回路規模を縮小することができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】一実施形態のＡ／Ｄ変換装置を示すブロック回路図。
【図２】一実施形態のＤ／Ａ変換器の内部構成例を示す回路図。
【図３】一実施形態の第１及び第２可変容量の内部構成例を示す回路図。
【図４】（ａ）〜（ｃ）は、ゲイン誤差補正処理の概略を示す説明図。
【図５】Ａ／Ｄ変換期間を示す説明図。
【図６】サンプル期間におけるＤ／Ａ変換器のキャパシタ群の接続状態を示す回路図。
【図７】第１ビットの比較動作におけるＤ／Ａ変換器の接続状態を示す回路図。
【図８】（ａ）は、第１ビットの比較動作におけるＤ／Ａ変換器のキャパシタ群の接続状態を示す回路図、（ｂ）は、逐次比較完了時におけるＤ／Ａ変換器のキャパシタ群の接続状態を示す回路図。
【図９】アナログ入力信号とＤ／Ａ変換器のキャパシタ群の接続状態との関係を示すテーブル。
【図１０】アナログ入力信号とＤ／Ａ変換器の出力オフセットとの関係を示すグラフ。
【図１１】（ａ）〜（ｃ）は、Ａ／Ｄ変換装置の補正方法を示す説明図。
【図１２】ゲイン誤差補正処理を示すフローチャート。
【図１３】カウンタの出力と第１及び第２制御信号との関係を示すテーブル。
【図１４】ゲイン誤差補正処理におけるサーチ方向を示す説明図。
【図１５】（ａ）〜（ｃ）は、Ａ／Ｄ変換処理の概略動作を示す説明図。
【図１６】変形例のＡ／Ｄ変換装置を示すブロック回路図。
【図１７】変形例の抵抗型のＤ／Ａ変換器の内部構成例を示す回路図。
【図１８】変形例のＡ／Ｄ変換装置のゲイン誤差補正例を示す特性図。
【図１９】変形例の第１及び第２可変容量の内部構成例を示す回路図。
【図２０】変形例の第１及び第２可変容量の内部構成例を示す回路図。
【図２１】変形例のＤ／Ａ変換器の内部構成例を示す回路図。
【図２２】（ａ）は、変形例のＤ／Ａ変換器のサンプル期間におけるキャパシタ群の接続状態を示す回路図、（ｂ）は、変形例のＤ／Ａ変換器の逐次比較完了時におけるキャパシタ群の接続状態を示す回路図。
【図２３】変形例のＤ／Ａ変換器の内部構成例を示す回路図。
【図２４】オフセット誤差及びゲイン誤差を説明するための特性図。
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、第１実施形態を図１〜図１５に従って説明する。
（Ａ／Ｄ変換装置の構成）
まず、逐次比較型のＡ／Ｄ変換装置１の概略構成を図１に従って説明する。
【００１１】
図１に示すように、Ａ／Ｄ変換装置１は、電荷再配分型のＤ／Ａ変換器１０と、比較器１１と、制御回路１２と、ゲイン誤差補正回路１３と、調整回路１４とを有している。このＡ／Ｄ変換装置１は、所定のサンプリング周期毎に、アナログ入力信号Ｖｉｐを、複数ビット（本例では、４ビット）のデジタル出力信号（出力信号）Ｄｏｕｔに変換する。
【００１２】
Ｄ／Ａ変換器１０は、２つのアナログ入力信号（入力信号）Ｖｉｐ，Ｖｉｎと、高電位側の第１基準電圧ＶＲＨと、低電位側の第２基準電圧ＶＲＬと、コモン電圧Ｖｃｍとを入力する。また、Ｄ／Ａ変換器１０は、制御回路１２からデジタルの第１制御信号Ｓｐ及び第２制御信号Ｓｎを入力する。Ｄ／Ａ変換器１０は、入力信号Ｖｉｐ，Ｖｉｎをサンプリングし、第１及び第２制御信号Ｓｐ，Ｓｎにそれぞれ応じた比較電圧と入力信号Ｖｉｐ，Ｖｉｎとのそれぞれの比較結果に応じた差動の出力信号Ｖｏｐ，Ｖｏｎを出力する。
【００１３】
詳述すると、Ｄ／Ａ変換器１０は、第１制御信号Ｓｐ及び第２制御信号Ｓｎに応じてサンプルモードとホールドモードとに切り替えられて動作する。Ｄ／Ａ変換器１０は、サンプルモードにおいて、アナログ入力信号Ｖｉｐ，Ｖｉｎをそれぞれサンプリングする。すなわち、Ｄ／Ａ変換器１０は、サンプルモードにおいて、アナログ入力信号Ｖｉｐ，Ｖｉｎのそれぞれを内部のキャパシタに充電する。また、Ｄ／Ａ変換器１０は、ホールドモードにおいて、第１制御信号Ｓｐに応じた比較電圧と、サンプルモードでサンプリングした入力信号Ｖｉｐとの比較結果に応じた出力信号Ｖｏｐを生成する。この出力信号Ｖｏｐは、Ｄ／Ａ変換器１０の第１出力端子Ｔｏｐから比較器１１の非反転入力端子に供給される。一方、Ｄ／Ａ変換器１０は、上記ホールドモードにおいて、第２制御信号Ｓｎに応じた比較電圧と、サンプルモードでサンプリングした入力信号Ｖｉｎとの比較結果に応じた出力信号Ｖｏｎを生成する。この出力信号Ｖｏｎは、Ｄ／Ａ変換器１０の第２出力端子Ｔｏｎから比較器１１の反転入力端子に供給される。
【００１４】
なお、本実施形態では、第１基準電圧ＶＲＨが高電位側の電源電圧値に設定され、第２基準電圧ＶＲＬが低電位側の電源電圧値（ここでは、０Ｖ）に設定されている。また、コモン電圧Ｖｃｍの電圧値は、第１基準電圧ＶＲＨと第２基準電圧ＶＲＬとの間の電圧、具体的には第１基準電圧ＶＲＨ及び第２基準電圧ＶＲＬの中点電圧（ＶＲＨ＋ＶＲＬ）／２（＝ＶＲＨ／２）に設定されている。さらに、入力信号Ｖｉｐの電圧値はＶＲＬ≦Ｖｉｐ≦ＶＲＨに設定され、入力信号Ｖｉｎの電圧値はコモン電圧Ｖｃｍと同電位（Ｖｉｎ＝Ｖｃｍ＝ＶＲＨ／２）に設定される。このように入力信号Ｖｉｎを一定電圧（ここでは、コモン電圧Ｖｃｍ）に固定することで、本実施形態のＡ／Ｄ変換装置１は、第２基準電圧ＶＲＬから第１基準電圧ＶＲＨまでの値を持つシングルエンド入力のアナログ入力信号ＶｉｐをＭビット（ここでは、４ビット）の分解能でＡ／Ｄ変換することができる。
【００１５】
比較器１１は、Ｄ／Ａ変換器１０から出力された出力信号Ｖｏｐ，Ｖｏｎを比較し、その比較結果に応じた比較信号Ｃｏｕｔを生成する。具体的には、比較器１１は、出力信号Ｖｏｐが出力信号Ｖｏｎよりも高いときに論理Ｈレベルの比較信号Ｃｏｕｔを生成し、出力信号Ｖｏｐが出力信号Ｖｏｎよりも低いときに論理Ｌレベルの比較信号Ｃｏｕｔを生成する。この比較信号Ｃｏｕｔは、制御回路１２に供給される。
【００１６】
制御回路１２は、Ｄ／Ａ変換器１０の動作モードを切り替える。具体的には、制御回路１２は、各サンプリング周期内において、まず、Ｄ／Ａ変換器１０をサンプルモードに設定し、その後、Ｄ／Ａ変換器１０をホールドモードに設定する。
【００１７】
制御回路１２は、Ｄ／Ａ変換器１０をホールドモードに設定した状態において、比較器１１からの比較信号Ｃｏｕｔに基づき逐次比較処理を行って、差動の出力信号Ｖｏｐ，Ｖｏｎの差分が０に近づくように第１及び第２制御信号Ｓｐ，ＳｎをＤ／Ａ変換器１０に出力する。そして、制御回路１２は、出力信号Ｖｏｐ，Ｖｏｎの差分を略０とする第１及び第２制御信号Ｓｐ，Ｓｎを特定し、それら第１及び第２制御信号Ｓｐ，Ｓｎを当該サンプリング周期における出力信号Ｄｏｕｔとして出力する。なお、上述した略０の差動の出力信号Ｖｏｎ，Ｖｏｐとは、完全に０の差動電圧でなくてよい。例えば制御回路１２は、出力信号Ｖｏｎ，Ｖｏｐの差分値を、Ｄ／Ａ変換器１０の最小ビット幅に対応する電圧より小さくする第１及び第２制御信号Ｓｐ，Ｓｎを特定する。
【００１８】
ゲイン誤差補正回路１３は、Ｄ／Ａ変換器１０の第１出力端子Ｔｏｐ及び第２出力端子Ｔｏｎにそれぞれ接続された第１及び第２可変容量Ｃｐ，Ｃｎを有している。第１可変容量Ｃｐは、第１端子が第１出力端子Ｔｏｐに接続され、第２端子が第１電圧Ｖａの供給される第１電圧端子（以下、「Ｖａ端子」ともいう。）に接続されている。この第１可変容量Ｃｐは、調整回路１４からの第１調整信号Ｇｐに基づいて、その容量値が可変される。また、第２可変容量Ｃｎは、第１端子が第２出力端子Ｔｏｎに接続され、第２端子が第２電圧Ｖｂの供給される第２電圧端子（以下、「Ｖｂ端子」ともいう。）に接続されている。この第２可変容量Ｃｎは、調整回路１４からの第２調整信号Ｇｎに基づいて、その容量値が可変される。
【００１９】
調整回路１４は、Ｄ／Ａ変換器１０のゲイン誤差を補正するように上記第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを調整する第１及び第２調整信号Ｇｐ，Ｇｎを生成する。具体的には、調整回路１４は、当該Ａ／Ｄ変換装置１のゲイン誤差が０に近づくように第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを調整する３ビットの第１及び第２調整信号Ｇｐ，Ｇｎを生成する。なお、調整回路１４は、ゲイン誤差補正処理時に、つまりゲイン誤差が０に近づくポイントを探索する際に、第１及び第２調整信号Ｇｐ，Ｇｎの差分値に対応付けられたカウント値を順次カウントアップするカウンタ１５を有している。
【００２０】
次に、Ｄ／Ａ変換器１０の内部構成の一例を図２に従って説明する。
Ｄ／Ａ変換器１０は、入力信号Ｖｉｐが入力される第１Ｄ／Ａ変換部２１と、入力信号Ｖｉｎが入力される第２Ｄ／Ａ変換部２２とを有している。
【００２１】
第１Ｄ／Ａ変換部２１は、所定の比率（１：１：２：４：８）で重み付けされた容量値を持つ複数のキャパシタＣ０ｐ，Ｃ１ｐ，Ｃ２ｐ，Ｃ３ｐ，Ｃ４ｐと、最上位のキャパシタＣ４ｐと等しい容量値を持つダミーキャパシタＣ５ｐ，Ｃ６ｐとを有している。また、第１Ｄ／Ａ変換部２１は、キャパシタＣ０ｐ〜Ｃ４ｐ及びダミーキャパシタＣ５ｐ，Ｃ６ｐの第１端子とそれぞれ接続されるスイッチＳＷ０ｐ，ＳＷ１ｐ，ＳＷ２ｐ，ＳＷ３ｐ，ＳＷ４ｐ，ＳＷＨｐ，ＳＷＬｐと、第１出力端子Ｔｏｐに接続されるスイッチＳＷＣｐとを有している。なお、上記ダミーキャパシタＣ５ｐ，Ｃ６ｐの容量値の合計は、所定の比率で重み付けされたキャパシタＣ０ｐ〜Ｃ４ｐの容量値の合計と等しくなるように設定されている。以下の説明では、図中に示されるとおり、キャパシタＣ０ｐ〜Ｃ６ｐの容量値をそれぞれ、１Ｃ，１Ｃ，２Ｃ，４Ｃ，８Ｃ，８Ｃ，８Ｃと表記する。ここで、「Ｃ」は単位容量値を意味する。
【００２２】
キャパシタＣ０ｐ〜Ｃ４ｐ及びダミーキャパシタＣ５ｐ，Ｃ６ｐの第２端子は、Ｄ／Ａ変換器１０の第１出力端子Ｔｏｐに共通に接続されている。
スイッチＳＷ０ｐ〜ＳＷ４ｐは、キャパシタＣ０ｐ〜Ｃ４ｐの第１端子をそれぞれ、アナログ入力信号Ｖｉｐが入力されるＶｉｐ端子、第１基準電圧ＶＲＨが入力されるＶＲＨ端子、及び第２基準電圧ＶＲＬが入力されるＶＲＬ端子のいずれか一つの端子に接続する。スイッチＳＷＨｐ，ＳＷＬｐは、ダミーキャパシタＣ５ｐ，Ｃ６ｐの第１端子をそれぞれ、Ｖｉｐ端子、ＶＲＨ端子、及びＶＲＬ端子のいずれか一つの端子に接続する。スイッチＳＷＣｐは、第２端子がコモン電圧Ｖｃｍの入力されるＶｃｍ端子に接続されている。これらスイッチＳＷ１ｐ〜ＳＷ４ｐ，ＳＷＨｐ，ＳＷＬｐ，ＳＷＣｐは、上記制御回路１２からの第１制御信号Ｓｐに応じてオン・オフ制御される。
【００２３】
なお、キャパシタＣ１ｐ〜Ｃ４ｐは、バイナリー（２のべき乗）の比率で重み付けされた容量値を持つ容量群であり、キャパシタＣ０ｐはダミーキャパシタである。このキャパシタＣ０ｐは、アナログ入力信号Ｖｉｐを、第１基準電圧ＶＲＨと第２基準電圧ＶＲＬとの差電圧を１６等分の１した分解能でデジタル出力信号Ｄｏｕｔに変換するために設けられている。但し、キャパシタＣ０ｐがなくても、上記差電圧を１５等分の１した分解能で入力信号ＶｉｐをＡ／Ｄ変換することができるため、このキャパシタＣ０ｐを省略することも可能である。
【００２４】
また、ダミーキャパシタＣ５ｐ，Ｃ６ｐは、出力信号Ｖｏｐを第１基準電圧ＶＲＨと第２基準電圧ＶＲＬとの間で変化させるように設けられている。すなわち、ダミーキャパシタＣ５ｐ，Ｃ６ｐは、高電位側の電源電圧値に設定された第１基準電圧ＶＲＨ及び低電位側の電源電圧値に設定された第２基準電圧ＶＲＬを振り切るように出力信号Ｖｏｐが変動することを防止するために設けられている。
【００２５】
第２Ｄ／Ａ変換部２２は、所定の比率（１：１：２：４：８）で重み付けされた容量値を持つ複数のキャパシタＣ０ｎ，Ｃ１ｎ，Ｃ２ｎ，Ｃ３ｎ，Ｃ４ｎと、最上位のキャパシタＣ４ｎと等しい容量値を持つダミーキャパシタＣ５ｎ，Ｃ６ｎとを有している。また、第２Ｄ／Ａ変換部２２は、キャパシタＣ０ｎ〜Ｃ４ｎ及びダミーキャパシタＣ５ｎ，Ｃ６ｎの第１端子とそれぞれ接続されるスイッチＳＷ０ｎ，ＳＷ１ｎ，ＳＷ２ｎ，ＳＷ３ｎ，ＳＷ４ｎ，ＳＷＨｎ，ＳＷＬｎと、第２出力端子Ｔｏｎに接続されるスイッチＳＷＣｎとを有している。なお、上記ダミーキャパシタＣ５ｎ，Ｃ６ｎの容量値の合計は、所定の比率で重み付けされたキャパシタＣ０ｎ〜Ｃ４ｎの容量値の合計と等しくなるように設定されている。以下の説明では、図中に示されるとおり、キャパシタＣ０ｎ〜Ｃ６ｎの容量値をそれぞれ、１Ｃ，１Ｃ，２Ｃ，４Ｃ，８Ｃ，８Ｃ，８Ｃと表記する。
【００２６】
キャパシタＣ０ｎ〜Ｃ４ｎ及びダミーキャパシタＣ５ｎ，Ｃ６ｎの第２端子は、Ｄ／Ａ変換器１０の第２出力端子Ｔｏｎに共通に接続されている。
スイッチＳＷ０ｎ〜ＳＷ４ｎは、キャパシタＣ０ｎ〜Ｃ４ｎの第１端子をそれぞれ、アナログ入力信号Ｖｉｎが入力されるＶｉｎ端子、ＶＲＨ端子、及びＶＲＬ端子のいずれか一つの端子に接続する。スイッチＳＷＨｎ，ＳＷＬｎは、ダミーキャパシタＣ５ｎ，Ｃ６ｎの第１端子をそれぞれ、Ｖｉｎ端子、ＶＲＨ端子、及びＶＲＬ端子のいずれか一つの端子に接続する。スイッチＳＷＣｎは、第２端子がコモン電圧Ｖｃｍの入力されるＶｃｍ端子に接続されている。これらスイッチＳＷ１ｎ〜ＳＷ４ｎ，ＳＷＨｎ，ＳＷＬｎ，ＳＷＣｎは、上記制御回路１２からの第２制御信号Ｓｎに応じてオン・オフ制御される。
【００２７】
なお、キャパシタＣ１ｎ〜Ｃ４ｎは、バイナリーの比率で重み付けされた容量値を持つ容量群であり、キャパシタＣ０ｎはダミーキャパシタである。このキャパシタＣ０ｎは、アナログ入力信号Ｖｉｎを、第１基準電圧ＶＲＨと第２基準電圧ＶＲＬとの差電圧を１６等分の１した分解能でデジタル出力信号Ｄｏｕｔに変換するために設けられている。但し、キャパシタＣ０ｎがなくても、上記差電圧を１５等分の１した分解能で入力信号ＶｉｎをＡ／Ｄ変換することができるため、このキャパシタＣ０ｎを省略することも可能である。
【００２８】
また、ダミーキャパシタＣ５ｎ，Ｃ６ｎは、出力信号Ｖｏｎを第１基準電圧ＶＲＨと第２基準電圧ＶＲＬとの間で変化させるように設けられている。すなわち、ダミーキャパシタＣ５ｎ，Ｃ６ｎは、高電位側の電源電圧値に設定された第１基準電圧ＶＲＨ及び低電位側の電源電圧値に設定された第２基準電圧ＶＲＬを振り切るように出力信号Ｖｏｎが変動することを防止するために設けられている。
【００２９】
次に、ゲイン誤差補正回路、具体的には第１及び第２可変容量Ｃｐ，Ｃｎの内部構成の一例を図３に従って説明する。
第１可変容量Ｃｐは、複数（ここでは、３つ）のＮチャネルＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐを有している。これら複数のＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐは、素子サイズが所定の比率（ここでは、バイナリーの比率）で重み付けされている。具体的には、図中に示されるように、ＭＯＳトランジスタＴ２ｐはＭＯＳトランジスタＴ１ｐの２倍の素子サイズを有し、ＭＯＳトランジスタＴ３ｐはＭＯＳトランジスタＴ１ｐの４倍の素子サイズを有している。これにより、複数のＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐは、ゲート容量が所定の比率で重み付けされた容量値を持つ。なお、素子サイズが大きいほどゲート容量の容量値が大きくなる。
【００３０】
各ＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐは、ドレインとソースとが互いに接続され、それらドレインとソースが共通に上記第１出力端子Ｔｏｐに接続されている。また、ＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐのゲートには、上記調整回路１４から３ビット信号である第１調整信号Ｇｐの各ビットの信号ｐ１，ｐ２，ｐ３がそれぞれ供給される。具体的には、最も素子サイズ（容量値）が小さいＭＯＳトランジスタＴ１ｐのゲートに第１調整信号Ｇｐの１ビット目の信号ｐ１が供給され、２番目に素子サイズの大きいＭＯＳトランジスタＴ２ｐのゲートに第１調整信号Ｇｐの２ビット目の信号ｐ２が供給される。また、最も素子サイズの大きいＭＯＳトランジスタＴ３ｐのゲートに第１調整信号Ｇｐの３ビット目の信号ｐ３が供給される。そして、これらＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐは、第１調整信号Ｇｐの各ビットの信号ｐ１，ｐ２，ｐ３に応じてゲート容量が増減される、つまりチャネル容量が形成又は非形成される。
【００３１】
例えば信号ｐ１，ｐ２，ｐ３が全て「０（論理Ｌレベル）」の場合はＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐのチャネル容量が全て形成されず、第１可変容量Ｃｐの容量値は最小になる。一方、信号ｐ１，ｐ２，ｐ３のいずれかが「１（論理Ｈレベル）」になると、その「１」の信号が供給されるＭＯＳトランジスタのチャネル容量が形成され、第１可変容量Ｃｐの容量値が大きくなる。そして、信号ｐ１，ｐ２，ｐ３が全て「１」の場合はＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐのチャネル容量が全て形成され、第１可変容量Ｃｐの容量値は最大になる。このように、３ビットの第１調整信号Ｇｐに応じて、第１可変容量Ｃｐの容量値を可変制御することができる。
【００３２】
なお、「０」のときの信号ｐ１，ｐ２，ｐ３の電位は、例えば０Ｖに設定される。また、「１」のときの信号ｐ１，ｐ２，ｐ３の電位は、各ＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐのゲート・ソース間電圧Ｖｇｓと閾値電圧Ｖｔｈとが、Ｖｇｓ＞＞Ｖｔｈの関係を満たす定電圧に設定される。このように、本実施形態の第１調整信号Ｇｐの各ビットの信号ｐ１，ｐ２，ｐ３は、図１に示した第１電圧Ｖａに相当する。
【００３３】
第２可変容量Ｃｎは、複数（ここでは、３つ）のＮチャネルＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎを有している。これら複数のＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎは、素子サイズが所定の比率（ここでは、バイナリーの比率）で重み付けされている。具体的には、図中に示されるように、ＭＯＳトランジスタＴ２ｎはＭＯＳトランジスタＴ１ｎの２倍の素子サイズを有し、ＭＯＳトランジスタＴ３ｎはＭＯＳトランジスタＴ１ｎの４倍の素子サイズを有している。これにより、複数のＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎは、ゲート容量が所定の比率で重み付けされた容量値を持つ。なお、素子サイズが大きいほどゲート容量の容量値が大きくなる。
【００３４】
各ＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎは、ドレインとソースとが互いに接続され、それらドレインとソースが共通に上記第２出力端子Ｔｏｎに接続されている。また、ＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎのゲートには、上記調整回路１４から３ビット信号である第２調整信号Ｇｎの各ビットの信号ｎ１，ｎ２，ｎ３がそれぞれ供給される。具体的には、最も素子サイズ（容量値）が小さいＭＯＳトランジスタＴ１ｎのゲートに第２調整信号Ｇｎの１ビット目の信号ｎ１が供給され、２番目に素子サイズの大きいＭＯＳトランジスタＴ２ｎのゲートに第２調整信号Ｇｎの２ビット目の信号ｎ２が供給される。また、最も素子サイズの大きいＭＯＳトランジスタＴ３ｎのゲートに第２調整信号Ｇｎの３ビット目の信号ｎ３が供給される。そして、これらＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎは、第２調整信号Ｇｎの各ビットの信号ｎ１，ｎ２，ｎ３に応じてゲート容量が増減される、つまりチャネル容量が形成又は非形成される。
【００３５】
例えば信号ｎ１，ｎ２，ｎ３が全て「０（論理Ｌレベル）」の場合はＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎのチャネル容量が全て形成されず、第２可変容量Ｃｎの容量値は最小になる。一方、信号ｎ１，ｎ２，ｎ３のいずれかが「１（論理Ｈレベル）」になると、その「１」の信号が供給されるＭＯＳトランジスタのチャネル容量が形成され、第２可変容量Ｃｎの容量値が大きくなる。そして、信号ｎ１，ｎ２，ｎ３が全て「１」の場合はＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎのチャネル容量が全て形成され、第２可変容量Ｃｎの容量値は最大になる。このように、３ビットの第２調整信号Ｇｎに応じて、第２可変容量Ｃｎの容量値を可変制御することができる。
【００３６】
なお、「０」のときの信号ｎ１，ｎ２，ｎ３の電位は、例えば０Ｖに設定される。また、「１」のときの信号ｎ１，ｎ２，ｎ３の電位は、各ＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎのゲート・ソース間電圧Ｖｇｓと閾値電圧Ｖｔｈとが、Ｖｇｓ＞＞Ｖｔｈの関係を満たす定電圧に設定される。このように、本実施形態の第２調整信号Ｇｎの各ビットの信号ｎ１，ｎ２，ｎ３は、図１に示した第２電圧Ｖｂに相当する。
【００３７】
本実施形態において、Ｄ／Ａ変換器１０は第１Ｄ／Ａ変換器の一例、アナログ入力信号Ｖｉｐは第１アナログ入力信号の一例、アナログ入力信号Ｖｉｎは第２アナログ入力信号の一例、Ｖｉｐ端子は第１入力端子の一例、Ｖｉｎ端子は第２入力端子の一例、ＶＲＨ端子は第１基準電圧端子の一例、ＶＲＬ端子は第２基準電圧端子の一例である。また、キャパシタＣ０ｐ〜Ｃ６ｐは第１の複数の容量の一例、キャパシタＣ０ｎ〜Ｃ６ｎは第２の複数の容量の一例、キャパシタＣ０ｐ〜Ｃ４ｐは第１容量群の一例、キャパシタＣ０ｎ〜Ｃ４ｎは第２容量群の一例、ダミーキャパシタＣ５ｐ，Ｃ６ｐは第１ダミー容量の一例、ダミーキャパシタＣ５ｎ，Ｃ６ｎは第２ダミー容量の一例である。また、Ｖａ端子は第１電圧端子の一例、Ｖｂ端子は第２電圧端子の一例、ＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐは第１ＭＯＳトランジスタの一例、ＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎは第２ＭＯＳトランジスタの一例、スイッチＳＷＣｐは第３スイッチの一例、スイッチＳＷＣｎは第４スイッチの一例である。
【００３８】
（ゲイン誤差補正処理）
次に、ゲイン誤差補正処理について図４〜図１４に従って説明する。
まず、ゲイン誤差補正処理の概略について説明する。
【００３９】
実際のＡ／Ｄ変換装置１では、例えば図４（ａ）に示すように、Ｄ／Ａ変換器１０の第１及び第２出力端子Ｔｏｐ，Ｔｏｎに寄生容量Ｃｐｐ，Ｃｐｎがそれぞれ存在する。寄生容量Ｃｐｐの存在により、キャパシタＣ０ｐ〜Ｃ６ｐ（図２参照）による第１出力端子Ｔｏｐの電位変化は、比較器１１の非反転入力端子に弱められて伝達される。また、寄生容量Ｃｐｎの存在により、キャパシタＣ０ｎ〜Ｃ６ｎ（図２参照）による第２出力端子Ｔｏｎの電位変化は、比較器１１の反転入力端子に弱められて伝達される。これら寄生容量Ｃｐｐ，Ｃｐｎの影響により、差動の出力信号Ｖｏｐ，Ｖｏｎの振幅がゲイン誤差（利得誤差）を持つ。さらに、寄生容量Ｃｐｐと寄生容量Ｃｐｎとの容量値が異なると、第１出力端子Ｔｏｐ（比較器１１の非反転入力端子）に接続される容量の総和と、第２出力端子Ｔｏｎ（比較器１１の反転入力端子）に接続される容量の総和とが異なることになる。この場合には、差動の出力信号Ｖｏｐ，Ｖｏｎの振幅は、出力信号Ｖｏｐ，Ｖｏｎ毎に異なるゲイン誤差（利得誤差）を持つ。これに起因して、比較器１１での比較精度（演算精度）が劣化する。ひいては、当該Ａ／Ｄ変換装置１のゲイン誤差が大きくなるという問題がある。
【００４０】
そこで、本実施形態のＡ／Ｄ変換装置１では、第１出力端子Ｔｏｐに接続した第１可変容量Ｃｐの容量値と、第２出力端子Ｔｏｎに接続した第２可変容量Ｃｎの容量値を調整することにより、Ａ／Ｄ変換装置１のゲイン誤差を補正する。具体的には、図１に示した調整回路１４は、Ａ／Ｄ変換装置１のゲイン誤差が小さくなるように、第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを調整する。例えば第１出力端子Ｔｏｐに接続される容量の総和と第２出力端子Ｔｏｎに接続される容量の総和とが等しくなるように、第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを制御する。図４（ｂ）に示すように、第１及び第２可変容量Ｃｐ，Ｃｎの容量値が等しく設定された場合に、寄生容量Ｃｐｐの容量値が寄生容量Ｃｐｎの容量値よりも大きくなると、Ａ／Ｄ変換装置１は正のゲイン誤差を持つ。すなわち、Ｖｉｐ＝０に対する出力信号ＤｏｕｔとＶｉｐ＝ＶＲＨ（フルスケール値）に対する出力信号Ｄｏｕｔとを結ぶ実線で示した直線（以下、「変換特性線」ともいう。）の傾きが、理想の変換特性線（一点鎖線参照）の傾きよりも大きくなる。このとき、第１出力端子Ｔｏｐに接続される容量の総和と第２出力端子Ｔｏｎに接続される容量の総和とが等しくなるように、第１可変容量Ｃｐの容量値を第２可変容量Ｃｎの容量値よりも小さくなるように調整すると、図４（ｃ）に示すように、上記変換特性線（破線参照）が理想の変換特性線（実線参照）に近づけることができる。すなわち、Ａ／Ｄ変換装置１のゲイン誤差を小さくすることができる。
【００４１】
次に、第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを調整することにより、Ａ／Ｄ変換装置１のゲイン誤差を補正することができる理由を数式を使って説明する。なお、ここでは、上記寄生容量Ｃｐｐ，Ｃｐｎは第１及び第２可変容量Ｃｐ，Ｃｎにそれぞれ含まれるものとして説明する。
【００４２】
まず、Ｄ／Ａ変換器１０の出力信号Ｖｏｐ，Ｖｏｎと第１及び第２可変容量Ｃｐ，Ｃｎとの関係を説明するために、上記Ａ／Ｄ変換装置１の概略動作について図５〜図９に従って説明する。
【００４３】
図５に示すように、Ａ／Ｄ変換期間は、Ａ／Ｄ変換処理の開始タイミングｔｓからタイミングｔ０までのサンプル期間と、タイミングｔ０からタイミングｔ４までの逐次比較期間とを有する。サンプル期間は、タイミングｔｓ〜ｔ０において実施されるサンプル動作Ｓａｍｐｌｅを有する。逐次比較期間は、タイミングｔ０〜ｔ１において実施される１ビット目の比較動作Ｃｏｍｐ１と、タイミングｔ１〜ｔ２において実施される２ビット目の比較動作Ｃｏｍｐ２とを有する。また、逐次比較期間は、タイミングｔ２〜ｔ３において実施される３ビット目の比較動作Ｃｏｍｐ３と、タイミングｔ３〜ｔ４において実施される４ビット目の比較動作Ｃｏｍｐ４とを有する。
【００４４】
次に、上記サンプル期間と逐次比較期間における概略動作を説明する。ここで、アナログ入力信号Ｖｉｐは第１基準電圧ＶＲＨと第２基準電圧ＶＲＬとの間の電位に設定され、アナログ入力信号Ｖｉｎはコモン電圧Ｖｃｍ（＝ＶＲＨ／２）に固定されている。
【００４５】
（サンプル期間）
まず、サンプル期間（タイミングｔｓ〜ｔ０）において、第１Ｄ／Ａ変換部２１には、スイッチＳＷ０ｐ〜ＳＷ４ｐ，ＳＷＨｐ，ＳＷＬｐを全て入力信号Ｖｉｐの供給されるＶｉｐ端子に接続し、スイッチＳＷＣｐを接続状態にするための第１制御信号Ｓｐが供給される（図２の接続状態参照）。また、第２Ｄ／Ａ変換部２２には、スイッチＳＷ０ｎ〜ＳＷ４ｎ，ＳＷＨｎ，ＳＷＬｎを全て入力信号Ｖｉｎの供給されるＶｉｎ端子に接続し、スイッチＳＷＣｎを接続状態にするための第２制御信号Ｓｎが供給される。すると、第１出力端子Ｔｏｐ及び第２出力端子Ｔｏｎにコモン電圧Ｖｃｍの供給されるＶｃｍ端子が接続される。このため、出力信号Ｖｏｐ，Ｖｏｐは、コモン電圧Ｖｃｍ（＝ＶＲＨ／２）と同電位になる。また、第１Ｄ／Ａ変換部２１では、キャパシタＣ０ｐ〜Ｃ６ｐの第１端子にＶｉｐ端子が接続されるとともに、キャパシタＣ０ｐ〜Ｃ６ｐの第２端子にＶｃｍ端子が接続される。同様に、第２Ｄ／Ａ変換部２２では、キャパシタＣ０ｎ〜Ｃ６ｎの第１端子にＶｉｎ端子が接続されるとともに、キャパシタＣ０ｎ〜Ｃ６ｎの第２端子にＶｃｍ端子が接続される。
【００４６】
ここで、図６は、サンプル期間におけるＤ／Ａ変換器１０のキャパシタ群の接続状態を示している。なお、この図６では、入力信号Ｖｉｎ及びコモン電圧Ｖｃｍ、すなわち電位がＶＲＨ／２である電圧を電圧ＶＲと表記している。図６に示されるとおり、キャパシタＣ０ｐ〜Ｃ４ｐ（容量値が１６Ｃのキャパシタ）には電圧ＶＲ−Ｖｉｐが印加され、ダミーキャパシタＣ５ｐ，Ｃ６ｐ（容量値が１６Ｃのキャパシタ）には電圧ＶＲ−Ｖｉｐが印加される。また、第１可変容量Ｃｐには電圧ＶＲ−Ｖａが印加される。そして、サンプル期間終了時ｔ０においてキャパシタＣ０ｐ〜Ｃ６ｐに蓄積される電荷Ｑｐ（ｔ０）は、
Ｑｐ（ｔ０）＝３２Ｃ（ＶＲ−Ｖｉｐ）＋Ｃｐ（ＶＲ−Ｖａ）
となる。これにより、このサンプル期間では、アナログ入力信号Ｖｉｐが第１Ｄ／Ａ変換部２１のキャパシタＣ０ｐ〜Ｃ６ｐにサンプリングされたことになる。
【００４７】
同様に、キャパシタＣ０ｎ〜Ｃ４ｎ（容量値が１６Ｃのキャパシタ）には電圧ＶＲ−ＶＲが印加され、ダミーキャパシタＣ５ｎ，Ｃ６ｎ（容量値が１６Ｃのキャパシタ）には電圧ＶＲ−ＶＲが印加される。また、第２可変容量Ｃｎには電圧ＶＲ−Ｖｂが印加される。そして、サンプル期間終了時ｔ０においてキャパシタＣ０ｎ〜Ｃ６ｎに蓄積される電荷Ｑｎ（ｔ０）は、
Ｑｎ（ｔ０）＝Ｃｎ（ＶＲ−Ｖｂ）
となる。このようなサンプル期間では、制御回路１２からの上記第１及び第２制御信号Ｓｐ，ＳｎによってＤ／Ａ変換器１０がサンプルモードに設定される。
【００４８】
（逐次比較期間）
次に、その後の比較動作Ｃｏｍｐ１〜Ｃｏｍｐ４では、図７に示すように、スイッチＳＷＣｐ，ＳＷＣｎを非接続状態にするための第１及び第２制御信号Ｓｐ，Ｓｎが制御回路１２から第１Ｄ／Ａ変換部２１及び第２Ｄ／Ａ変換部２２に供給される。すると、第１出力端子Ｔｏｐ及び第２出力端子Ｔｏｎは共にフローティング状態（ハイインピーダンス状態）になり、上記電荷Ｑｐ（ｔ０），Ｑｎ（ｔ０）が保存される。また、第１Ｄ／Ａ変換部２１では、制御回路１２からの第１制御信号Ｓｐによって、スイッチＳＷＨｐに第１基準電圧ＶＲＨの供給されるＶＲＨ端子が、スイッチＳＷＬｐに第２基準電圧ＶＲＬの供給されるＶＲＬ端子がそれぞれ接続されたままになる。同様に、第２Ｄ／Ａ変換部２２では、制御回路１２からの第２制御信号Ｓｎによって、スイッチＳＷＨｎに第１基準電圧ＶＲＨの供給されるＶＲＨ端子が、スイッチＳＷＬｎに第２基準電圧ＶＲＬの供給されるＶＲＬ端子がそれぞれ接続されたままになる。このような逐次比較期間では、制御回路１２からの第１及び第２制御信号Ｓｐ，ＳｎによってＤ／Ａ変換器１０がホールドモードに設定される。
【００４９】
（比較動作Ｃｏｍｐ１）
上記タイミングｔ０〜ｔ１（図５参照）における第１ビット（最上位ビット）の比較動作Ｃｏｍｐ１では、第１Ｄ／Ａ変換部２１に、スイッチＳＷ４ｐをＶＲＨ端子に接続し、スイッチＳＷ０ｐ〜ＳＷ３ｐをＶＲＬ端子に接続するための第１制御信号Ｓｐが供給される。すると、図７に示すように、最上位ビットに対応するキャパシタＣ４ｐの第１端子にＶＲＨ端子が接続され、それ以外のキャパシタＣ０ｐ〜Ｃ３ｐの第１端子にＶＲＬ端子が接続される。また、キャパシタＣ０ｐ〜Ｃ４ｐの第２端子には第１出力端子Ｔｏｐが接続される。一方、第２Ｄ／Ａ変換部２２には、スイッチＳＷ４ｎをＶＲＬ端子に接続し、スイッチＳＷ０ｎ〜ＳＷ３ｎをＶＲＨ端子に接続するための第２制御信号Ｓｎが供給される。すると、最上位ビットに対応するキャパシタＣ４ｎの第１端子にＶＲＬ端子が接続され、それ以外のキャパシタＣ０ｎ〜Ｃ３ｎの第１端子にＶＲＨ端子が接続される。また、キャパシタＣ０ｎ〜Ｃ４ｎの第２端子には第２出力端子Ｔｏｎが接続される。
【００５０】
ここで、図８（ａ）は、比較動作Ｃｏｍｐ１におけるＤ／Ａ変換器１０のキャパシタ群の接続状態を示している。この図８（ａ）に示すように、容量値が８ＣのキャパシタＣ４ｐには電圧Ｖｏｐ−ＶＲＨが印加され、キャパシタＣ０ｐ〜Ｃ３ｐ、つまり容量値が８Ｃのキャパシタには電圧Ｖｏｐ−ＶＲＬ（＝Ｖｏｐ）が印加される。また、容量値が８ＣのダミーキャパシタＣ５ｐには電圧Ｖｏｐ−ＶＲＨが印加され、容量値が８ＣのダミーキャパシタＣ６ｐには電圧Ｖｏｐ−ＶＲＬが印加され、第１可変容量Ｃｐには電圧Ｖｏｐ−Ｖａが印加される。この結果、比較動作Ｃｏｍｐ１終了時ｔ１においてキャパシタＣ０ｐ〜Ｃ６ｐに蓄積される電荷Ｑｐ（ｔ１）は、以下の通りになる。
【００５１】
Ｑｐ（ｔ１）＝１６Ｃ（Ｖｏｐ−ＶＲＨ）＋１６Ｃ・Ｖｏｐ＋Ｃｐ（Ｖｏｐ−Ｖａ）
同様に、容量値が８ＣのキャパシタＣ４ｎには電圧Ｖｏｎ−ＶＲＬ（＝Ｖｏｎ）が印加され、キャパシタＣ０ｎ〜Ｃ３ｎ、つまり容量値が８Ｃのキャパシタには電圧Ｖｏｎ−ＶＲＨが印加される。また、容量値が８ＣのダミーキャパシタＣ５ｎには電圧Ｖｏｎ−ＶＲＨが印加され、容量値が８ＣのダミーキャパシタＣ６ｎには電圧Ｖｏｎ−ＶＲＬが印加され、第２可変容量Ｃｎには電圧Ｖｏｎ−Ｖｂが印加される。この結果、比較動作Ｃｏｍｐ１終了時ｔ１においてキャパシタＣ０ｎ〜Ｃ６ｎに蓄積される電荷Ｑｎ（ｔ１）は、以下の通りになる。
【００５２】
Ｑｎ（ｔ１）＝１６Ｃ（Ｖｏｎ−ＶＲＨ）＋１６Ｃ・Ｖｏｎ＋Ｃｎ（Ｖｏｎ−Ｖｂ）
ここで、上述した電荷Ｑｐ（ｔ０）と電荷Ｑｐ（ｔ１）とは電荷保存の法則により等しいため、Ｑｐ（ｔ０）＝Ｑｐ（ｔ１）を解くと、比較動作Ｃｏｍｐ１終了時ｔ１の出力信号Ｖｏｐ（ｔ１）を求めることができる。また、上述した電荷Ｑｎ（ｔ０）と電荷Ｑｎ（ｔ１）とは電荷保存の法則により等しいため、Ｑｎ（ｔ０）＝Ｑｎ（ｔ１）を解くと、比較動作Ｃｏｍｐ１終了時ｔ１の出力信号Ｖｏｎ（ｔ１）を求めることができる。そして、これら出力信号Ｖｏｐ（ｔ１），Ｖｏｎ（ｔ１）の大小関係が比較器１１（図１参照）で比較され、その比較結果である比較信号Ｃｏｕｔが制御回路１２に出力される。制御回路１２では、比較信号Ｃｏｕｔに応じて出力信号Ｄｏｕｔの最上位ビットＭＳＢが“１（論理Ｈレベル）”又は“０（論理Ｌレベル）”に決定される。また、制御回路１２では、比較信号Ｃｏｕｔに応じて次の比較動作Ｃｏｍｐ２におけるキャパシタ群の接続状態を決定する第１及び第２制御信号Ｓｐ，Ｓｎが生成される。
【００５３】
（比較動作Ｃｏｍｐ２）
タイミングｔ１〜ｔ２（図５参照）における第２ビット（２番目の上位ビット）ＭＳＢ−１の比較動作Ｃｏｍｐ２では、第２ビットに対応するキャパシタＣ３ｐがＶＲＨ端子に接続され、第２ビットに対応するキャパシタＣ３ｎがＶＲＬ端子に接続される。また、比較動作Ｃｏｍｐ２では、第１ビットの比較動作Ｃｏｍｐ１の比較結果に応じて、最上位ビットに対応するキャパシタＣ４ｐ，Ｃ４ｎがＶＲＨ端子又はＶＲＬ端子に接続される。
【００５４】
具体的には、比較動作Ｃｏｍｐ１において、Ｖｏｐ（ｔ１）＜Ｖｏｎ（ｔ１）である場合には、キャパシタＣ４ｐがＶＲＨ端子に接続され、キャパシタＣ４ｎがＶＲＬ端子に接続される。この場合、比較動作Ｃｏｍｐ２終了時ｔ２においてキャパシタＣ０ｐ〜Ｃ６ｐに蓄積される電荷Ｑｐ（ｔ２ａ）と、キャパシタＣ０ｎ〜Ｃ６ｎに蓄積される電荷Ｑｎ（ｔ２ａ）は、以下の通りになる。
【００５５】
Ｑｐ（ｔ２ａ）＝２０Ｃ（Ｖｏｐ−ＶＲＨ）＋１２Ｃ・Ｖｏｐ＋Ｃｐ（Ｖｏｐ−Ｖａ）
Ｑｎ（ｔ２ａ）＝１２Ｃ（Ｖｏｎ−ＶＲＨ）＋２０Ｃ・Ｖｏｎ＋Ｃｎ（Ｖｏｎ−Ｖｂ）
ここで、電荷保存の法則から、Ｑｐ（ｔ１）＝Ｑｐ（ｔ２ａ）及びＱｎ（ｔ１）＝Ｑｎ（ｔ２ａ）を解くと、比較動作Ｃｏｍｐ２終了時ｔ２の出力信号Ｖｏｐ（ｔ２ａ），Ｖｏｎ（ｔ２ａ）を求めることができる。なお、この場合には、出力信号Ｄｏｕｔの最上位ビットＭＳＢが“１”に決定されたことになる。
【００５６】
一方、上記比較動作Ｃｏｍｐ１において、Ｖｏｐ（ｔ１）≧Ｖｏｎ（ｔ１）である場合には、キャパシタＣ４ｐがＶＲＬ端子に接続され、キャパシタＣ４ｎがＶＲＨ端子に接続される。この場合、比較動作Ｃｏｍｐ２終了時ｔ２においてキャパシタＣ０ｐ〜Ｃ６ｐに蓄積される電荷Ｑｐ（ｔ２ｂ）と、キャパシタＣ０ｎ〜Ｃ６ｎに蓄積される電荷Ｑｎ（ｔ２ｂ）は、以下の通りになる。
【００５７】
Ｑｐ（ｔ２ｂ）＝１２Ｃ（Ｖｏｐ−ＶＲＨ）＋２０Ｃ・Ｖｏｐ＋Ｃｐ（Ｖｏｐ−Ｖａ）
Ｑｎ（ｔ２ｂ）＝２０Ｃ（Ｖｏｎ−ＶＲＨ）＋１２Ｃ・Ｖｏｎ＋Ｃｎ（Ｖｏｎ−Ｖｂ）
ここで、電荷保存の法則から、Ｑｐ（ｔ１）＝Ｑｐ（ｔ２ｂ）及びＱｎ（ｔ１）＝Ｑｎ（ｔ２ｂ）を解くと、比較動作Ｃｏｍｐ２終了時ｔ２の出力信号Ｖｏｐ（ｔ２ｂ），Ｖｏｎ（ｔ２ｂ）を求めることができる。なお、この場合には、出力信号Ｄｏｕｔの最上位ビットＭＳＢが“０”に決定されたことになる。
【００５８】
そして、Ｖｏｐ（ｔ２ａ）＜Ｖｏｎ（ｔ２ａ）又はＶｏｐ（ｔ２ｂ）＜Ｖｏｎ（ｔ２ｂ）である場合には、以降の比較動作Ｃｏｍｐ３，Ｃｏｍｐ４において、キャパシタＣ３ｐがＶＲＨ端子に接続され、キャパシタＣ３ｎがＶＲＬ端子に接続されることになる。すなわち、この場合には、出力信号Ｄｏｕｔの第２ビットＭＳＢ−１が“１”に決定されたことになる。一方、Ｖｏｐ（ｔ２ａ）≧Ｖｏｎ（ｔ２ａ）又はＶｏｐ（ｔ２ｂ）≧Ｖｏｎ（ｔ２ｂ）である場合には、以降の比較動作Ｃｏｍｐ３，Ｃｏｍｐ４において、キャパシタＣ３ｐがＶＲＬ端子に接続され、キャパシタＣ３ｎがＶＲＨ端子に接続されることになる。すなわち、この場合には、出力信号Ｄｏｕｔの第２ビットＭＳＢ−１が“０”に決定されたことになる。
【００５９】
（比較動作Ｃｏｍｐ３，Ｃｏｍｐ４）
以後同様に、比較動作Ｃｏｍｐ３では、第３ビットに対応するキャパシタＣ２ｐ，Ｃ２ｎについてＶＲＨ端子及びＶＲＬ端子のいずれかへの切り替えが行われ、出力信号Ｄｏｕｔの第３ビットが“１”又は“０”に決定される。なお、このとき、比較動作Ｃｏｍｐ１，Ｃｏｍｐ２の比較結果に応じて設定されたキャパシタＣ４ｐ，Ｃ３ｐ，Ｃ４ｎ，Ｃ３ｎの接続状態はそのまま維持される。続いて、比較動作Ｃｏｍｐ４では、第４ビット（最下位ビットＬＳＢ）に対応するキャパシタＣ１ｐ，Ｃ１ｎについてＶＲＨ端子及びＶＲＬ端子のいずれかへの切り替えが行われ、出力信号Ｄｏｕｔの最下位ビットＬＳＢが“１”又は“０”に決定される。なお、このとき、比較動作Ｃｏｍｐ１〜Ｃｏｍｐ３の比較結果に応じて設定されたキャパシタＣ４ｐ，Ｃ３ｐ，Ｃ２ｐ，Ｃ４ｎ，Ｃ３ｎ，Ｃ２ｎの接続状態はそのまま維持される。
【００６０】
このように、差動の出力信号Ｖｏｐ，Ｖｏｎの差分が０に近づくように第１及び第２制御信号Ｓｐ，Ｓｎが生成され、それら第１及び第２制御信号Ｓｐ，ＳｎによってキャパシタＣ０ｐ〜Ｃ４ｐ，Ｃ０ｎ〜Ｃ４ｎがＶＲＨ端子又はＶＲＬ端子に接続される。そして、最後の比較動作Ｃｏｍｐ４における比較結果及びその時のキャパシタＣ０ｐ〜Ｃ４ｐ，Ｃ０ｎ〜Ｃ４ｎの接続状態に応じて、アナログ−デジタル変換値である４ビットの出力信号Ｄｏｕｔが生成される。
【００６１】
図８（ｂ）は、上記生成された出力信号Ｄｏｕｔに対応する第１及び第２制御信号Ｓｐ，Ｓｎによって接続関係が切り替えられたＤ／Ａ変換器１０のキャパシタ群の接続状態、つまり逐次比較完了時におけるＤ／Ａ変換器１０のキャパシタ群の接続状態を示している。ここで、図中の「Ｎ」は、第１Ｄ／Ａ変換部２１においては、逐次比較完了時にキャパシタＣ０ｐ〜Ｃ４ｐのうち第１端子がＶＲＨ端子に接続されるキャパシタの単位容量Ｃの個数を示している。また、「Ｎ」は、第２Ｄ／Ａ変換部２２においては、逐次比較完了時にキャパシタＣ０ｎ〜Ｃ４ｎのうち第１端子がＶＲＬ端子に接続されるキャパシタの単位容量Ｃの個数を示している。すなわち、上記「Ｎ」は、図９に示すように、アナログ入力信号Ｖｉｐの電圧値に比例して増加する整数である。例えばＶｉｐ＝ＶＲＬ＝０であるときはＮ＝０、Ｖｉｐ＝ＶＲＨ／２であるときはＮ＝８、Ｖｉｐ＝ＶＲＨであるときはＮ＝１６となる。
【００６２】
図８（ｂ）に示すように、逐次比較完了時の第１Ｄ／Ａ変換部２１では、容量値がＮＣのキャパシタに電圧Ｖｏｐ−ＶＲＨが印加され、容量値が（１６−Ｎ）Ｃのキャパシタに電圧Ｖｏｐ−ＶＲＬ（＝Ｖｏｐ）が印加される。また、ダミーキャパシタＣ５ｐには電圧Ｖｏｐ−ＶＲＨが印加され、ダミーキャパシタＣ６ｐには電圧Ｖｏｐ−ＶＲＬが印加され、第１可変容量Ｃｐには電圧Ｖｏｐ−Ｖａが印加される。このため、逐次比較完了時においてキャパシタＣ０ｐ〜Ｃ６ｐに蓄積される電荷Ｑｐは、以下の通りになる。
【００６３】
Ｑｐ＝（Ｎ＋８）Ｃ（Ｖｏｐ−ＶＲＨ）＋（２４−Ｎ）Ｃ・Ｖｏｐ
＋Ｃｐ（Ｖｏｐ−Ｖａ）
また、第２Ｄ／Ａ変換部２２では、容量値がＮＣのキャパシタに電圧Ｖｏｎ−ＶＲＬ（＝Ｖｏｎ）が印加され、容量値が（１６−Ｎ）Ｃのキャパシタに電圧Ｖｏｎ−ＶＲＨが印加される。また、ダミーキャパシタＣ５ｎには電圧Ｖｏｎ−ＶＲＨが印加され、容量値が８ＣのダミーキャパシタＣ６ｎには電圧Ｖｏｎ−ＶＲＬが印加され、第２可変容量Ｃｎには電圧Ｖｏｎ−Ｖｂが印加される。このため、逐次比較完了時においてキャパシタＣ０ｎ〜Ｃ６ｎに蓄積される電荷Ｑｎは、以下の通りになる。
【００６４】
Ｑｎ＝（２４−Ｎ）Ｃ（Ｖｏｎ−ＶＲＨ）＋（Ｎ＋８）Ｃ・Ｖｏｎ
＋Ｃｎ（Ｖｏｎ−Ｖｂ）
ここで、電荷保存の法則から、Ｑｐ（ｔ０）＝Ｑｐ及びＱｎ（ｔ１）＝Ｑｎ（ｔ２ｂ）を解くと、逐次比較完了後の出力信号Ｖｏｐ，Ｖｏｎを以下のように求めることができる。
【００６５】
【数１】
0005834988.tif 000002
【００６６】
【数２】
0005834988.tif 000003
これにより、出力信号Ｖｏｐ，Ｖｏｎと第１及び第２可変容量Ｃｐ，Ｃｎとの関係を求めることができる。なお、上式から明らかなように、出力信号Ｖｏｐ，Ｖｏｎは、第１及び第２可変容量Ｃｐ，Ｃｎの第２端子に供給される第１及び第２電圧Ｖａ，Ｖｂに依存しない。このため、第１及び第２電圧Ｖａ，Ｖｂ（本実施形態では、第１及び第２調整信号Ｇｐ，Ｇｎ）を任意の電圧値に設定することができる。
【００６７】
次に、Ａ／Ｄ変換装置１のゲイン誤差と第１及び第２可変容量Ｃｐ，Ｃｎとの関係を説明するために、Ｄ／Ａ変換器１０の出力信号Ｖｏｐ，ＶｏｎのオフセットＯｆｆｓｅｔについて数式を使って説明する。
【００６８】
Ｄ／Ａ変換器１０の出力オフセットＯｆｆｓｅｔは、以下の式で求めることができる。
【００６９】
【数３】
0005834988.tif 000004
なお、上記式３の「１ＬＳＢ」は、出力信号Ｄｏｕｔの最下位１ビット（Least Significant Bit：ＬＳＢ）当たりの電位差（最小分解能）であり、本例では１ＬＳＢ＝ＶＲＨ／２４となる。続いて、アナログ入力信号ＶｉｐがＶｉｐ＝（０／１６）ＶＲＨ、Ｖｉｐ＝（１／１６）ＶＲＨ、Ｖｉｐ＝（２／１６）ＶＲＨ、…、Ｖｉｐ＝（１６／１６）ＶＲＨのときのオフセットＯｆｆｓｅｔをそれぞれ求める。例えばＶｉｐ＝（０／１６）ＶＲＨ＝０のときのオフセットＯｆｆｓｅｔ（Ｖｉｐ＝０）は、上記式３に、上記式１，２を代入し、さらにＶｉｐ＝０、Ｎ＝０、１ＬＳＢ＝ＶＲＨ／２４を代入することにより、以下のように求めることができる。
【００７０】
【数４】
0005834988.tif 000005
同様に、Ｖｉｐ＝（１／１６）ＶＲＨ、Ｖｉｐ＝（２／１６）ＶＲＨ、…、Ｖｉｐ＝（１５／１６）ＶＲＨ、Ｖｉｐ＝（１６／１６）ＶＲＨの１５点におけるオフセットＯｆｆｓｅｔについても求めることができる。例えばＶｉｐ＝ＶＲＨ／２のときのオフセットＯｆｆｓｅｔ（Ｖｉｐ＝ＶＲＨ／２）は、上記式１，２を代入した式３に、Ｖｉｐ＝ＶＲＨ／２、Ｎ＝８、１ＬＳＢ＝ＶＲＨ／２４を代入することにより、以下のように求めることができる。
【００７１】
【数５】
0005834988.tif 000006
また、Ｖｉｐ＝ＶＲＨのときのオフセットＯｆｆｓｅｔ（Ｖｉｐ＝ＶＲＨ）は、上記式１，２を代入した式３に、Ｖｉｐ＝ＶＲＨ、Ｎ＝１６、１ＬＳＢ＝ＶＲＨ／２４を代入することにより、以下のように求めることができる。
【００７２】
【数６】
0005834988.tif 000007
図１０は、アナログ入力信号Ｖｉｐを横軸に、上記算出したオフセットＯｆｆｓｅｔを縦軸に取ってグラフ化したものである。この図１０から、Ｄ／Ａ変換器１０の出力信号Ｖｏｐ，ＶｏｎのオフセットＯｆｆｓｅｔは、アナログ入力信号Ｖｉｐの電圧値に依存していることが分かる。ここで、図１０に示すように、Ｄ／Ａ変換器１０の出力のゲイン変動量ΔＧａｉｎは、Ｖｉｐ＝ＶＲＨにおけるオフセットＯｆｆｓｅｔ（Ｖｉｐ＝ＶＲＨ）とＶｉｐ＝０におけるオフセットＯｆｆｓｅｔ（Ｖｉｐ＝０）の差分になる。このため、ゲイン変動量ΔＧａｉｎは、
【００７３】
【数７】
0005834988.tif 000008
となる。このとき、単位容量Ｃと第１及び第２可変容量Ｃｐ，Ｃｎとは、Ｃ≫Ｃｐ及びＣ≫Ｃｎの関係が成り立つようにそれら容量値が設定されるため、上記式７は、
【００７４】
【数８】
0005834988.tif 000009
と表わすことができる。この式８から、ゲイン変動量ΔＧａｉｎは第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣ（＝Ｃｐ−Ｃｎ）に比例することが分かる。このため、第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを調整することにより、Ｄ／Ａ変換器１０の出力のゲイン変動量ΔＧａｉｎを制御することができる。したがって、第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを制御することにより、Ａ／Ｄ変換装置１のゲイン誤差を補正することができる。
【００７５】
次に、ゲイン誤差補正処理の具体的な処理について図１１〜図１４に従って説明する。
逐次比較型のＡ／Ｄ変換装置１の絶対誤差を補正するためには、オフセット誤差とゲイン誤差の双方を補正する必要がある。そこで、本実施形態では、図１１（ａ）、（ｂ）に示すように、オフセット誤差を補正した後に、ゲイン誤差を補正する。これらオフセット誤差の補正及びゲイン誤差の補正は、図１１（ａ）に示すように初回のＡ／Ｄ変換処理の前に１度行うようにしてもよいし、図１１（ｂ）に示すように毎回のＡ／Ｄ変換処理の前に毎回行うようにしてもよい。毎回のＡ／Ｄ変換処理の前にオフセット誤差及びゲイン誤差の補正を行う場合には、仮に時間経過によるＰＶＴ（プロセス、電圧、温度）の変動に起因してオフセット誤差及びゲイン誤差が変動したとしても、Ａ／Ｄ変換処理の前に毎回誤差補正が行われるため、常に精度の高いＡ／Ｄ変換結果を得ることができる。
【００７６】
ここで、オフセット誤差の補正については様々な補正方法が提案されており、それら公知の補正方法（例えば、Ｄ／Ａ変換器１０で行う方法や比較器１１で行う方法）によりオフセット誤差を補正することができる。このため、オフセット誤差の補正方法についてはその詳細な処理の説明を省略する。本実施形態のＡ／Ｄ変換装置１では、図１０及び上記式５から、Ｖｉｐ＝ＶＲＨ／２のときにＤ／Ａ変換器１０の出力オフセットＯｆｆｓｅｔが第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣに依存しないことが分かる。そこで、本実施形態では、アナログ入力信号ＶｉｐをＶｉｐ＝ＶＲＨ／２に設定した状態でオフセット誤差を補正する。すると、図１１（ｃ）に示すように、オフセット誤差及びゲイン誤差を持つ変換特性線Ｌ１がゲイン誤差のみを持つ変換特性線Ｌ２に補正される。そして、その変換特性線Ｌ２は、Ｖｉｐ＝ＶＲＨ／２において理想の変換特性線Ｌｉと交差するようになる。
【００７７】
続いて、アナログ入力信号ＶｉｐをＶｉｐ＝ＶＲＬ又はＶｉｐ＝ＶＲＨに設定した状態でゲイン誤差を補正する。このゲイン誤差補正では、第１及び第２可変容量Ｃｐ，Ｃｎの容量値を可変させて上記ゲイン誤差を持つ変換特性線Ｌ２の傾きを調整することにより、上記変換特性線Ｌ２の傾きが理想の変換特性線Ｌｉの傾きに一致するポイントを探索する。以下に、Ｖｉｐ＝ＶＲＬに設定した場合のゲイン誤差の補正方法を詳述する。
【００７８】
まず、図１２のステップＳ１において、アナログ入力信号ＶｉｐをＶｉｐ＝ＶＲＬ＝０に設定する。具体的には、サンプルモード時の第１Ｄ／Ａ変換部２１において、スイッチＳＷ１ｐ〜ＳＷ４ｐ，ＳＷＨｐ，ＳＷＬｐを全てＶＲＬ端子に接続させるための第１制御信号Ｓｐを制御回路１２で生成する。なお、Ｖｉｐ＝ＶＲＨに設定してゲイン誤差を補正する場合には、サンプルモード時の第１Ｄ／Ａ変換部２１において、スイッチＳＷ１ｐ〜ＳＷ４ｐ，ＳＷＨｐ，ＳＷＬｐを全てＶＲＨ端子に接続させるための第１制御信号Ｓｐを生成すればよい。
【００７９】
次に、調整回路１４内のカウンタ１５の出力を最小値にリセットする（ステップＳ２）。ここで、図１３は、カウンタ１５の出力と第１及び第２調整信号Ｇｐ，Ｇｎとの関係を示している。図１３から明らかなように、カウンタ１５の出力値は、第１調整信号Ｇｐから第２調整信号Ｇｎを減算した値Ｇｐ−Ｇｎと等しくなっており、第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣに対応している。詳述すると、カウンタ１５の出力が最小値（ここでは、−７）であるときには、第１調整信号Ｇｐが０（ｐ１＝０、ｐ２＝０、ｐ３＝０）に設定され、第２調整信号Ｇｎが７（ｎ１＝１、ｎ２＝１、ｎ３＝１）に設定される。すなわち、カウンタ１５の出力が最小値であるときには、第１可変容量Ｃｐの容量値が最小になり、第２可変容量Ｃｎの容量値が最大になり、第１可変容量Ｃｐの容量値から第２可変容量Ｃｎの容量値を減算した値Ｃｐ−Ｃｎが最小値となる。このとき、第１及び第２可変容量Ｃｐ，ＣｎはＣｐ≪Ｃｎという関係になるため、図１４の例では負のゲイン誤差が最も大きくなる。すなわち、カウンタ１５の出力を最小値にリセットすると、Ｖｉｐ＝０に対する出力信号ＤｏｕｔとＶｉｐ＝ＶＲＨに対する出力信号Ｄｏｕｔとを直線で結んだ変換特性線Ｌ２の傾きが最も小さくなる。
【００８０】
一方、図１３に示すように、カウンタ１５の出力が最小値から０に向かって大きくなるほど、第２可変容量Ｃｎの容量値が小さくなる。このとき、第１可変容量Ｃｐの容量値は最小値に維持される。これに伴って、上記変換特性線Ｌ２の傾きが徐々に大きくなる（図１４の矢印参照）。そして、カウンタ１５の出力が０になると、第１調整信号Ｇｐが０（ｐ１＝０、ｐ２＝０、ｐ３＝０）に設定され、第２調整信号Ｇｎが０（ｎ１＝０、ｎ２＝０、ｎ３＝０）に設定される。すなわち、カウンタ１５の出力が０であるときには、第１可変容量Ｃｐの容量値が最小になり、第２可変容量Ｃｎの容量値が最小になる、つまり第１及び第２可変容量Ｃｐ，Ｃｎの容量値が等しくなるように設定される。
【００８１】
さらに、カウンタ１５の出力が０から最大値（ここでは、７）に向かって大きくなるほど、第１可変容量Ｃｐの容量値が大きくなる。このとき、第２可変容量Ｃｎの容量値は最小値に維持される。これに伴って、上記変換特性線Ｌ２の傾きが徐々に大きくなる（図１４の矢印参照）。そして、カウンタ１５の出力が最大値になると、第１調整信号Ｇｐが７（ｐ１＝１、ｐ２＝１、ｐ３＝１）に設定され、第２調整信号Ｇｎが０（ｎ１＝０、ｎ２＝０、ｎ３＝０）に設定される。すなわち、カウンタ１５の出力が最大値であるときには、第１可変容量Ｃｐの容量値が最大になり、第２可変容量Ｃｎの容量値が最小になり、第１可変容量Ｃｐの容量値から第２可変容量Ｃｎの容量値を減算した値Ｃｐ−Ｃｎが最大値となる。このとき、第１及び第２可変容量Ｃｐ，ＣｎはＣｐ≫Ｃｎという関係になるため、図１４の例では正のゲイン誤差が最も大きくなる。すなわち、カウンタ１５の出力が最大値になると、上記変換特性線Ｌ２の傾きが最も大きくなる。
【００８２】
このように、カウンタ１５の出力が大きくなるほど上記変換特性線Ｌ２の傾きが大きくなる。そして、本実施形態では、まず、カウンタ１５の出力を最小値に設定する、つまり上記変換特性線Ｌ２の傾きが最も小さくなるように第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを設定する。なお、図１４に示すように、第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを調整することにより傾きが変化する変換特性線Ｌ２は、Ｖｉｐ＝ＶＲＨ／２における出力信号Ｄｏｕｔの値を中心にしてその傾きが変化する。すなわち、変換特性線Ｌ２は、常にＶｉｐ＝ＶＲＨ／２において理想の変換特性線Ｌｉと交差する。
【００８３】
次に、上述したようなＡ／Ｄ変換処理を実施する（ステップＳ３）。このＡ／Ｄ変換処理のサンプル期間では、第１及び第２Ｄ／Ａ変換部２１，２２において、Ｖｉｐ＝ＶＲＬ、Ｖｉｎ＝ＶＲＨ／２にそれぞれ設定された入力信号Ｖｉｐ，Ｖｉｎがサンプリングされる。このとき、第１可変容量Ｃｐ内のＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐのゲートには信号ｐ１（＝０）、ｐ２（＝０）、ｐ３（＝０）が供給され、第２可変容量Ｃｎ内のＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎのゲートには信号ｎ１（＝１）、ｎ２（＝１）、ｎ３（＝１）が供給される。続いて、逐次比較期間において、比較動作Ｃｏｍｐ１〜Ｃｏｍｐ４が順次実施され、４ビットの出力信号Ｄｏｕｔが生成される。このとき、上記サンプル期間と同様に、第１可変容量Ｃｐ内のＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐのゲートには信号ｐ１（＝０）、ｐ２（＝０）、ｐ３（＝０）が供給され、第２可変容量Ｃｎ内のＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎのゲートには信号ｎ１（＝１）、ｎ２（＝１）、ｎ３（＝１）が供給される。ここで、Ａ／Ｄ変換装置１のゲイン誤差が０の場合には、Ｖｉｐ＝ＶＲＬに設定された入力信号Ｖｉｐに対するＡ／Ｄ変換値としては「００００」の出力信号Ｄｏｕｔが出力されることになる。
【００８４】
次に、上記Ａ／Ｄ変換処理で生成された出力信号Ｄｏｕｔが０であるか否かを判定する（ステップＳ４）。すなわち、アナログ入力信号Ｖｉｐが正しくＡ／Ｄ変換されたか否かが判定される。このとき、出力信号Ｄｏｕｔが０でない場合には（ステップＳ４でＮＯ）、入力信号Ｖｉｐを正しくＡ／Ｄ変換できていない、つまり第１及び第２可変容量Ｃｐ，Ｃｎによってゲイン誤差が補正されていないため、上記カウンタ１５の出力を「１」カウントアップする（ステップＳ５）。ここでは、カウンタ１５の出力が「−６」になり、第１調整信号Ｇｐが０（ｐ１＝０、ｐ２＝０、ｐ３＝０）に設定され、第２調整信号Ｇｎが６（ｎ１＝０、ｎ２＝１、ｎ３＝１）に設定される。これにより、上記変換特性線Ｌ２の傾きが大きくなり、その変換特性線Ｌ２が理想の変換特性線Ｌｉに近づく。
【００８５】
そして、第１及び第２可変容量Ｃｐ，Ｃｎの容量値が変更された状態で、再度Ａ／Ｄ変換処理を実施する（ステップＳ６）。続いて、このＡ／Ｄ変換処理で生成された出力信号Ｄｏｕｔが０であるか否かを判定する（ステップＳ７）。このとき、出力信号Ｄｏｕｔが０でない場合には（ステップＳ７でＮＯ）、カウンタ１５の出力が最大値であるか否かを判定する（ステップＳ８）。ここでは、カウンタ１５の出力が最大値ではないため（ステップＳ８でＮＯ）、ステップＳ５に戻って、ステップＳ７において出力信号Ｄｏｕｔが０になるまで、もしくはカウンタ１５の出力が最大値になるまでステップＳ５〜Ｓ８の処理を繰り返し実行する。
【００８６】
このように、本実施形態のゲイン誤差補正処理では、図１４に示すように上記変換特性線Ｌ２の傾きが最も小さくなるように第１及び第２可変容量Ｃｐ，Ｃｎの容量値を設定した状態（Ｃｐ≪Ｃｎ）から、上記変換特性線Ｌ２の傾きが徐々に大きくなるように第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを調整する。そして、第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを順次変化させながら、上記変換特性線Ｌ２が理想の変換特性線Ｌｉ（一点鎖線参照）に一致する差分ΔＣ、つまりゲイン誤差を補正することのできる差分ΔＣを探索（サーチ）する。したがって、サーチ方向は反時計回りになる。
【００８７】
なお、はじめに上記変換特性線Ｌ２の傾きが最も小さくなるように設定した理由は、上記変換特性線Ｌ２の傾きが最も大きくなるように設定した場合には、ゲイン誤差を正しく補正することができない場合があるためである。具体的には、図１４に示すように、上記変換特性線Ｌ２の傾きが最も大きくなるように設定した場合（Ｃｐ≫Ｃｎ）には、ゲイン誤差が補正できていない状態であっても、Ｖｉｐ＝０のときの出力信号Ｄｏｕｔが０以下となり、結果的にＤｏｕｔ＝０となってしまう。このため、はじめに変換特性線Ｌ２の傾きが最も大きくなるように設定した場合には、入力信号Ｖｉｐを正しくＡ／Ｄ変換できたか否かを判定することができず、ゲイン誤差を正しく補正することができない。
【００８８】
そして、ステップＳ４又はステップＳ７において出力信号Ｄｏｕｔが０になると、その時の第１及び第２可変容量Ｃｐ，Ｃｎの容量値によってゲイン誤差が補正されたことになる。すなわち、その時の第１及び第２可変容量Ｃｐ，Ｃｎの容量値に調整されると、上記変換特性線Ｌ２が理想の変換特性線Ｌｉに一致する。このため、調整回路１４は、その時の第１及び第２可変容量Ｃｐ，Ｃｎの容量値を、その後のＡ／Ｄ変換処理時でも保持するように第１及び第２調整信号Ｇｐ，Ｇｎを生成する。なお、カウンタ１５の出力が最大値になるまで出力信号Ｄｏｕｔが０にならなかった場合には、カウンタ１５の出力が最大値の場合に最もゲイン誤差を小さくすることができる。このため、この場合の調整回路１４は、その後のＡ／Ｄ変換処理時において、第１及び第２調整信号Ｇｐ，ＧｎをＧｐ＝７、Ｇｎ＝０に設定する。
【００８９】
以上のような調整回路１４によるゲイン誤差補正処理が終了すると、オフセット誤差及びゲイン誤差が補正された状態の第１及び第２可変容量Ｃｐ，Ｃｎの容量値が維持され、Ａ／Ｄ変換処理が行える状態になる。以下、実際のＡ／Ｄ変換処理について、図１５を参照して簡単に説明する。ここでは、上記オフセット誤差及びゲイン誤差の補正処理によって、上記寄生容量Ｃｐｐ，Ｃｐｎの影響が第１及び第２可変容量Ｃｐ，Ｃｎにより除去されているため、これら寄生容量Ｃｐｐ，Ｃｐｎ及び第１及び第２可変容量Ｃｐ，Ｃｎの存在を無視して説明を行う。
【００９０】
図１５（ａ）の例では、アナログ入力信号ＶｉｐがＶｉｐ＝ＶＲＬ（＝０）に設定され、アナログ入力信号ＶｉｎがＶｉｎ＝Ｖｃｍ＝ＶＲＨ／２に固定されている。
まず、サンプル期間（タイミングｔｓ〜ｔ０）では、スイッチＳＷ１ｐ〜ＳＷ４ｐ，ＳＷＨｐ，ＳＷＬｐをＶｉｐ端子に接続させ、スイッチＳＷ１ｎ〜ＳＷ４ｎ，ＳＷＨｎ，ＳＷＬｎをＶｉｎ端子に接続させ、スイッチＳＷＣｐ，ＳＷＣｎを接続状態にさせる。これにより、キャパシタＣ０ｐ〜Ｃ６ｐには入力信号Ｖｉｐに応じた電荷が蓄積され、キャパシタＣ０ｎ〜Ｃ６ｎには入力信号Ｖｉｎに応じた電荷が蓄積される。なお、このサンプル期間における出力信号Ｖｏｐ，Ｖｏｎは共にコモン電圧Ｖｃｍである。
【００９１】
次に、最上位ビットＭＳＢの比較動作Ｃｏｍｐ１（タイミングｔ０〜ｔ１）では、上述したように所定の第１及び第２制御信号Ｓｐ，Ｓｎによって、Ｄ／Ａ変換器１０内の各種スイッチの接続状態が図７に示した接続状態に切り替えられる。ここでは、キャパシタＣ０ｐ〜Ｃ４ｐのうち最上位のキャパシタＣ４ｐのみがＶＲＨ端子に接続され、それ以外のキャパシタＣ０ｐ〜Ｃ３ｐがＶＲＬ端子に接続される。同様に、キャパシタＣ０ｎ〜Ｃ４ｎのうち最上位のキャパシタＣ４ｎのみがＶＲＬ端子に接続され、それ以外のキャパシタＣ０ｎ〜Ｃ３ｎがＶＲＨ端子に接続される。このとき、第１Ｄ／Ａ変換部２１及び第２Ｄ／Ａ変換部２２は、入力信号Ｖｉｐ，Ｖｉｎに応じた出力信号Ｖｏｐ，Ｖｏｎをそれぞれ出力する。具体的には、第１Ｄ／Ａ変換部２１は、第１基準電圧ＶＲＨ、第２基準電圧ＶＲＬ及び第１制御信号Ｓｐ（上記キャパシタＣ０ｐ〜Ｃ４ｐの接続状態）に応じて生成される比較電圧と入力信号Ｖｉｐとの比較結果に応じた出力信号Ｖｏｐを出力する。また、第２Ｄ／Ａ変換部２２は、第１基準電圧ＶＲＨ、第２基準電圧ＶＲＬ及び第２制御信号Ｓｎ（上記キャパシタＣ０ｎ〜Ｃ４ｎの接続状態）に応じて生成される比較電圧と入力信号Ｖｉｎとの比較結果に応じた出力信号Ｖｏｎを出力する。図１５（ａ）の例における出力信号Ｖｏｐ，Ｖｏｎは、第１基準電圧ＶＲＨと第２基準電圧ＶＲＬの差電圧をＶｒ（＝ＶＲＨ−ＶＲＬ）とすると、
Ｖｏｐ＝Ｖｃｍ＋Ｖｒ／２
Ｖｏｎ＝Ｖｃｍ
となる。そして、これら出力信号Ｖｏｐ，Ｖｏｎが比較器１１で比較され、比較結果が比較信号Ｃｏｕｔとして出力される。制御回路１２は、比較信号Ｃｏｕｔに基づいて、出力信号Ｄｏｕｔの最上位ビットを決定する。ここでは、Ｖｏｐ＞Ｖｏｎになるため比較信号Ｃｏｕｔは“１（論理Ｈレベル）”になる。制御回路１２は、この比較信号Ｃｏｕｔを論理反転して、最上位ビットを“０（論理Ｌレベル）”で記憶する。これにより、出力信号Ｄｏｕｔの最上位ビットが“０”に決定され、以降の比較動作Ｃｏｍｐ２〜Ｃｏｍｐ４において、最上位のキャパシタＣ４ｐがＶＲＬ端子に接続され、最上位のキャパシタＣ４ｎがＶＲＨ端子に接続される状態が維持される。なお、図１の比較器１１の構成上の理由から比較信号Ｃｏｕｔと変換ビットの論理が逆転しているが、比較器１１の構成が異なれば反転する必要はない。
【００９２】
次に、第２ビットＭＳＢ−１の比較動作Ｃｏｍｐ２（タイミングｔ１〜ｔ２）では、第２ビットに対応するキャパシタＣ３ｐがＶＲＨ端子に、第２ビットに対応するキャパシタＣ３ｎがＶＲＬ端子にそれぞれ接続されるように切り替えられる。これにより、出力信号ＶｏｐがＶｒ／８だけ低下し、出力信号ＶｏｎがＶｒ／８だけ上昇する。その結果、Ｄ／Ａ変換器１０の出力信号Ｖｏｐ，Ｖｏｎは、
Ｖｏｐ＝Ｖｃｍ＋Ｖｒ／２−Ｖｒ／８
Ｖｏｐ＝Ｖｃｍ＋Ｖｒ／８
となる。ここで、Ｖｏｐ＞Ｖｏｎになるため、出力信号Ｄｏｕｔの第２ビットが“０”に決定され、以降の比較動作Ｃｏｍｐ３，Ｃｏｍｐ４において、キャパシタＣ３ｐがＶＲＬ端子に、キャパシタＣ３ｎがＶＲＨ端子に接続される状態が維持される。
【００９３】
次に、第３ビット（３番目の上位ビット）ＭＳＢ−２の比較動作Ｃｏｍｐ３（タイミングｔ２〜ｔ３）では、第３ビットに対応するキャパシタＣ２ｐがＶＲＨ端子に、第３ビットに対応するキャパシタＣ２ｎがＶＲＬ端子にそれぞれ接続されるように切り替えられる。これにより、出力信号ＶｏｐがＶｒ／１６だけ低下し、出力信号ＶｏｎがＶｒ／１６だけ上昇する。その結果、Ｄ／Ａ変換器１０の出力信号Ｖｏｐ，Ｖｏｎは、
Ｖｏｐ＝Ｖｃｍ＋Ｖｒ／２−Ｖｒ／８−Ｖｒ／１６
Ｖｏｎ＝Ｖｃｍ＋Ｖｒ／８＋Ｖｒ／１６
となる。ここで、Ｖｏｐ＞Ｖｏｎになるため、出力信号Ｄｏｕｔの第３ビットが“０”に決定され、以降の比較動作Ｃｏｍｐ４において、キャパシタＣ２ｐがＶＲＬ端子に、キャパシタＣ２ｎがＶＲＨ端子に接続される状態が維持される。
【００９４】
最後に、第４ビット（最下位ビットＬＳＢ）の比較動作Ｃｏｍｐ４（タイミングｔ３〜ｔ４）では、第４ビットに対応するキャパシタＣ１ｐがＶＲＨ端子に、第４ビットに対応するキャパシタＣ１ｎがＶＲＬ端子にそれぞれ接続されるように切り替えられる。これにより、出力信号ＶｏｐがＶｒ／３２だけ低下し、出力信号ＶｏｎがＶｒ／３２だけ上昇する。その結果、Ｄ／Ａ変換器１０の出力信号Ｖｏｐ，Ｖｏｎは、
Ｖｏｐ＝Ｖｃｍ＋Ｖｒ／２−Ｖｒ／８−Ｖｒ／１６−Ｖｒ／３２
Ｖｏｎ＝Ｖｃｍ＋Ｖｒ／８＋Ｖｒ／１６＋Ｖｒ／３２
となる。ここで、Ｖｏｐ＞Ｖｏｎになるため、出力信号Ｄｏｕｔの最下位ビットＬＳＢが“０”に決定される。このようにして最下位ビットＬＳＢが決定されると、制御回路１２は、４ビットのデジタル出力信号Ｄｏｕｔ＝００００を出力する。このようにして、アナログ入力信号Ｖｉｐ（＝０）を４ビットのデジタル出力信号Ｄｏｕｔ（＝００００）に正しくＡ／Ｄ変換することができる。
【００９５】
以上のように、Ａ／Ｄ変換装置１では、最上位ビットＭＳＢの比較動作Ｃｏｍｐ１で入力信号Ｖｉｐ，Ｖｉｎに応じた出力信号Ｖｏｐ，Ｖｏｎを生成し、それら出力信号Ｖｏｐ，Ｖｏｎの大小関係を比較器１１で検出する。その後、比較信号Ｃｏｕｔに応じて第１及び第２制御信号Ｓｐ，Ｓｎを生成し、出力信号Ｖｏｐ，Ｖｏｎの差電圧をＶｒ／４、Ｖｒ／８、Ｖｒ／１６ずつ小さくし、それら出力信号Ｖｏｐ，Ｖｏｎの大小関係を比較器１１で検出する。そして、第ｋビット目の比較動作では、直前の第ｋ−１ビット目の比較結果がＣｏｕｔ＝Ｈの場合（例えば、図１５（ａ）のタイミングｔ１〜ｔ２における比較動作参照）には、出力信号Ｖｏｐを−Ｖｒ／２ｋ＋１変化させ、出力信号Ｖｏｎを＋Ｖｒ／２ｋ＋１変化させる。一方、第ｋビット目の比較動作では、直前の第ｋ−１ビット目の比較結果がＣｏｕｔ＝Ｌの場合（例えば、図１５（ｃ）のタイミングｔ１〜ｔ２における比較動作参照）には、出力信号Ｖｏｐを＋Ｖｒ／２ｋ＋１変化させ、出力信号Ｖｏｎを−Ｖｒ／２ｋ＋１変化させる。これにより、Ａ／Ｄ変換装置１は、最上位ビットＭＳＢから最下位ビットＬＳＢまでを逐次的に比較して検出することができ、アナログ入力信号Ｖｉｐを４ビットのデジタル出力信号ＤｏｕｔにＡ／Ｄ変換することができる。
【００９６】
なお、上述のように出力信号Ｖｏｐ，Ｖｏｎが変化されることにより、Ｖｉｐ＝０の場合には、図１５（ａ）に示すように逐次比較動作が進むに連れて、出力信号Ｖｏｐ，Ｖｏｎが（３／４）ＶＲＨに漸近する。同様に、Ｖｉｐ＝ＶＲＨ／２の場合には、図１５（ｂ）に示すように逐次比較動作が進むに連れて、出力信号Ｖｏｐ，ＶｏｎがＶＲＨ／２に漸近する。また、Ｖｉｐ＝ＶＲＨの場合には、図１５（ｃ）に示すように逐次比較動作が進むに連れて、出力信号Ｖｏｐ，ＶｏｎがＶＲＨ／４に漸近する。これらのことから、出力信号Ｖｏｐ，Ｖｏｎの大小関係を判定する比較器１１の同相入力範囲は、（１／４）ＶＲＨ〜（３／４）ＶＲＨであることが分かる。このため、上述した第１及び第２電圧Ｖａ，Ｖｂの電圧値は、比較器１１の同相入力範囲が（１／４）ＶＲＨ〜（３／４）ＶＲＨであることを考慮して設定される。
【００９７】
本実施形態において、ステップＳ１は第１ステップの一例、ステップＳ２は第２ステップの一例、ステップＳ３，Ｓ６は第３ステップの一例、ステップＳ４，Ｓ７は第４ステップの一例、ステップＳ５は第５ステップの一例である。
【００９８】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）Ｄ／Ａ変換器１０の第１出力端子Ｔｏｐ及び第２出力端子Ｔｏｎにそれぞれ接続された第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを調整する調整回路１４を設けた。そして、調整回路１４は、入力信号ＶｉｐをＶｉｐ＝ＶＲＬ又はＶｉｐ＝ＶＲＨに設定したときのＡ／Ｄ変換結果が所望のＡ／Ｄ変換結果となるように上記差分ΔＣを調整するようにした。このように、第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを調整することにより、Ａ／Ｄ変換装置１のゲイン誤差を補正することができる。このため、Ａ／Ｄ変換装置１では、回路規模の比較的大きい乗算器や除算器、もしくは大規模なメモリを用いることなく、ゲイン誤差を補正することができる。したがって、回路規模を縮小することができる。この結果、製造コスト及び消費電力を削減することができる。さらに、Ａ／Ｄ変換装置１が高分解能になった場合であっても、第１及び第２可変容量Ｃｐ，Ｃｎの構成を変更することなくゲイン誤差を補正することが可能であるため、回路規模の増大を好適に抑制することができる。
【００９９】
ところで、Ａ／Ｄ変換装置１のゲイン誤差は、寄生容量Ｃｐｐ，Ｃｐｎの存在という要因以外に、例えば所定の比率で重み付けされたキャパシタＣ０ｐ〜Ｃ４ｐ（Ｃ０ｎ〜Ｃ４ｎ）と、ダミーキャパシタＣ５ｐ，Ｃ６ｐ（Ｃ５ｎ，Ｃ６ｎ）とのミスマッチなどの様々な要因によっても発生する。但し、本実施形態のゲイン誤差補正方法によれば、例えば入力信号ＶｉｐをＶｉｐ＝ＶＲＬ＝０に設定したときに出力信号Ｄｏｕｔが０となるように第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを調整するため、どのような要因で発生したゲイン誤差であっても、そのゲイン誤差を補正することができる。
【０１００】
（２）第１可変容量Ｃｐは、ソースとドレインが共通に第１出力端子Ｔｏｐに接続され、ゲートに第１調整信号Ｇｐが供給されるＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐを有する。また、第２可変容量Ｃｎは、ソースとドレインが共通に第２出力端子Ｔｏｎに接続され、ゲートに第２調整信号Ｇｎが供給されるＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎを有する。これらＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐ，Ｔ１ｎ〜Ｔ３ｎは、第１調整信号Ｇｐ又は第２調整信号Ｇｎによってチャネル容量が形成・非形成されるため、スイッチの機能と可変容量（補正容量）の機能とを併せ持つことができる。したがって、スイッチと補正容量とを個別に設ける場合に比べて、回路規模を縮小することができる。
【０１０１】
（３）第１制御信号Ｓｐに応じて、Ｖｉｐ端子、ＶＲＨ端子及びＶＲＬ端子のいずれかの端子とキャパシタＣ０ｐ〜Ｃ６ｐの第１端子とを接続するスイッチＳＷ０ｐ〜ＳＷ４ｐ，ＳＷＨｐ，ＳＷＬｐを有する。また、第２制御信号Ｓｎに応じて、Ｖｉｐ端子、ＶＲＨ端子及びＶＲＬ端子のいずれかの端子とキャパシタＣ０ｎ〜Ｃ６ｎの第１端子とを接続するスイッチＳＷ０ｎ〜ＳＷ４ｎ，ＳＷＨｎ，ＳＷＬｎを有する。このように、Ｄ／Ａ変換器１０内部の各キャパシタＣ０ｐ〜Ｃ６ｐ，Ｃ０ｎ〜Ｃ６ｎに対して、ＶＲＨ端子及びＶＲＬ端子へのスイッチングパスを形成するようにした。これにより、ゲイン誤差補正処理時において、上記スイッチングパスを利用することにより、Ｖｉｐ＝ＶＲＨ又はＶｉｐ＝ＶＲＬに擬似的に設定することができる。例えばキャパシタＣ０ｐ〜Ｃ６ｐ，Ｃ０ｎ〜Ｃ６ｎをＶＲＬ端子に接続することにより、Ｖｉｐ＝ＶＲＬに設定することができる。したがって、Ｖｉｐ端子に入力される電圧をアナログ入力信号Ｖｉｐから第２基準電圧ＶＲＬに実際に切り替える必要がないため、そのような切り替えを行うためのマルチプレクサ等の回路をアナログ入力信号経路に設ける必要がない。
【０１０２】
（４）第１電圧Ｖａ（信号ｐ１，ｐ２，ｐ３の電圧値）及び第２電圧Ｖｂ（信号ｎ１，ｎ２，ｎ３の電圧値）をそれぞれ、Ｄ／Ａ変換器１０のサンプルモードとホールドモードで同電位に設定した。これにより、上記式１及び式２から明らかなように、出力信号Ｖｏｐ，Ｖｏｎが第１及び第２電圧Ｖａ，Ｖｂに依存しなくなる。このため、第１及び第２電圧Ｖａ，Ｖｂを任意の電圧値に設定することができる。
【０１０３】
（５）第１及び第２Ｄ／Ａ変換部２１，２２において、ダミーキャパシタＣ５ｐ，Ｃ６ｐ，Ｃ５ｎ，Ｃ６ｎを設けた。これにより、第１基準電圧ＶＲＨが高電位側の電源電圧値に設定され、第２基準電圧ＶＲＬが低電位側の電源電圧値に設定された場合であっても、それら第１及び第２基準電圧ＶＲＨ，ＶＲＬを振り切るように出力信号Ｖｏｐ，Ｖｏｎが変動することを抑制することができる。
【０１０４】
（６）アナログ入力信号Ｖｉｎを一定電圧（ここでは、コモン電圧Ｖｃｍ）に固定するようにした。これにより、第２基準電圧ＶＲＬから第１基準電圧ＶＲＨまでの値を持つシングルエンド入力のアナログ入力信号ＶｉｐをＭビット（ここでは、４ビット）の分解能でＡ／Ｄ変換することができる。また、このようなシングルエンド入力のアナログ入力信号ＶｉｐをＡ／Ｄ変換する場合であっても、差動の第１及び第２出力端子Ｔｏｐ，Ｔｏｎに接続された第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを調整してゲイン誤差を補正することができる。具体的には、上記差分ΔＣが負値又は正値になるように調整することにより、例えばＣｐ＝Ｃｎのときに、正のゲイン誤差を持つ場合であっても、負のゲイン誤差を持つ場合であっても、そのゲイン誤差を補正することができる。
【０１０５】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態では、Ｄ／Ａ変換器として電荷再配分型（容量型）のＤ／Ａ変換器１０のみを有するシングルステージ型のＡ／Ｄ変換装置１に具体化した。これに限らず、例えば最上位ビットＭＳＢ側の上位ビットを決定する主Ｄ／Ａ変換器と、最下位ビットＬＳＢ側の下位ビットを決定する副Ｄ／Ａ変換器との２段構成となったダブルステージ型のＡ／Ｄ変換装置に具体化してもよい。例えば図１６に示されるように、容量型のＤ／Ａ変換器１０Ａと抵抗型のＤ／Ａ変換器３０との２段構成になったダブルステージ型のＡ／Ｄ変換装置に具体化してもよい。なお、以下の説明では、先の図１〜図１５に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【０１０６】
詳述すると、図１６に示した容量型のＤ／Ａ変換器１０Ａは、上位４ビットを変換するための主Ｄ／Ａ変換器の一例である。Ｄ／Ａ変換器１０Ａは、図２に示したＤ／Ａ変換器１０と略同様の構成を有している。但し、Ｄ／Ａ変換器１０Ａでは、キャパシタＣ０ｐの第１端子がＶｉｐ端子、ＶＲＬ端子又はＤ／Ａ変換器３０の出力端子Ｔｏ１に接続され、キャパシタＣ０ｎの第１端子がＶｉｎ端子、ＶＲＨ端子又はＤ／Ａ変換器３０の出力端子Ｔｏ２に接続される点が上記Ｄ／Ａ変換器１０と異なる。
【０１０７】
図１７に示した抵抗型のＤ／Ａ変換器３０は、下位４ビットを変換するための副Ｄ／Ａ変換器の一例である。Ｄ／Ａ変換器３０は、第１基準電圧ＶＲＨが供給されるＶＲＨ端子と第２基準電圧ＶＲＬが供給されるＶＲＬ端子との間に直列に接続された１６個の抵抗Ｒを有する電圧生成回路３１と、第１セレクタ３２と、第２セレクタ３３とを有している。各抵抗Ｒの接続点、すなわちノードＮ１〜Ｎ１６からは、第１基準電圧ＶＲＨと第２基準電圧ＶＲＬとの差電圧ＶＲＨ−ＶＲＬを１６分割した電圧Ｖ１〜Ｖ１６がそれぞれ出力される。
【０１０８】
第１セレクタ３２は、第１基準電圧ＶＲＨ（電圧Ｖ１）と電圧Ｖ２〜Ｖ１５のうちの１つの電圧を入力デジタル値により選択し、選択した電圧を出力信号Ｖｏ１として出力する。第１セレクタ３２は、例えば入力デジタル値が００００のときに第１基準電圧ＶＲＨを出力し、入力デジタル値が大きくなるに従って、電圧Ｖ２〜Ｖ１５までの電圧を順次出力する。
【０１０９】
第２セレクタ３３は、第２基準電圧ＶＲＬ（電圧Ｖ１６）と電圧Ｖ１５〜Ｖ２のうちの１つの電圧を入力デジタル値により選択し、選択した電圧を出力信号Ｖｏ２として出力する。この第２セレクタ３３は、例えば上記第１セレクタ３２とは対称的に、入力デジタル値が００００のときに第２基準電圧ＶＲＬを出力し、入力デジタル値が大きくなるに従って、電圧Ｖ１５〜Ｖ２までの電圧を順次出力する。
【０１１０】
このような容量型のＤ／Ａ変換器１０Ａと抵抗型のＤ／Ａ変換器３０とを組み合わせて有するＡ／Ｄ変換装置では、１６個の単位容量Ｃと１６個の単位抵抗Ｒを用意することで、８ビット精度のＡ／Ｄ変換を行うことができる。ここで、容量型のＤ／Ａ変換器のみを有するシングルステージ型のＡ／Ｄ変換装置で８ビット精度のＡ／Ｄ変換を実現するためには、単位容量Ｃを２５６個必要となり、回路規模が大きくなってしまう。これに対して、図１６に示すようにダブルステージ型の構成とすることにより、部品数を大幅に削減することができ、回路規模の増大を抑制することができる。
【０１１１】
さらに、ダブルステージ型のＡ／Ｄ変換装置であっても、容量型のＤ／Ａ変換器１０Ａの第１出力端子Ｔｏｐ及び第２出力端子Ｔｏｎにそれぞれ接続された第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを上記実施形態と同様に調整することにより、ゲイン誤差を補正することができる。ここで、図１８は、図１６に示したＤ／Ａ変換器１０Ａ，３０を有するＡ／Ｄ変換装置のゲイン誤差の補正例を示している。本補正例は、ＶＲＨ＝１６［Ｖ］、ＶＲＬ＝０［Ｖ］、Ｃ＝６４［ｆＦ］、Ｃｐ＝０〜１６［ｆＦ］、Ｃｎ＝０〜１６［ｆＦ］としたときの補正例である。なお、図中のΔＣは、第１可変容量Ｃｐの容量値から第２可変容量Ｃｎの容量値を減算した差分Ｃｐ−Ｃｎである。具体的には、ΔＣ＝−１６，−８，−４，０，＋４，＋８，＋１６は、第１及び第２可変容量Ｃｐ，Ｃｎの容量値が（Ｃｐ，Ｃｎ）＝（０，１６），（０，８），（０，４），（０，０），（４，０），（８，０），（１６，０）にそれぞれ設定された場合を示している。図１８に示した補正例では、プロセスばらつきなどに起因してＤ／Ａ変換器１０Ａ，３０のゲイン変動量ΔＧａｉｎが＋１６ＬＳＢ存在する場合（直線Ｌ４参照）には、第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを−１６［ｆＦ］に調整することでゲイン誤差を０に補正することができる。すなわち、ΔＧａｉｎ＝＋１６ＬＳＢであるときには、Ｃｐ＝０［ｆＦ］、Ｃｎ＝１６［ｆＦ］に調整することで、直線Ｌ４をΔＣ＝０の直線Ｌ５に補正することができる。なお、図１８からも明らかなように、当該Ａ／Ｄ変換装置のゲイン誤差が０（ゲイン変動量ΔＧａｉｎ＝０）の場合には、ΔＣ＝０のときにゲイン誤差が０になっている。
【０１１２】
・あるいは、容量型のＤ／Ａ変換器と容量型のＤ／Ａ変換器との２段構成になったダブルステージ型のＡ／Ｄ変換装置に具体化してもよい。
・上記実施形態における第１可変容量Ｃｐが有するＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐの数は特に限定されない。同様に、第２可変容量Ｃｎが有するＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎの数は特に限定されない。
【０１１３】
・上記実施形態におけるＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐは、ソース及びドレインを第１出力端子Ｔｏｐに接続し、ゲートに第１調整信号Ｇｐを供給するようにした。これに限らず、例えばＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐのソース及びドレインに第１調整信号Ｇｐを供給し（つまり、ＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐのソース及びドレインに第１電圧端子Ｖａを接続し）、ゲートを第１出力端子Ｔｏｐに接続するようにしてもよい。
【０１１４】
・上記実施形態におけるＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎは、ソース及びドレインを第２出力端子Ｔｏｎに接続し、ゲートに第２調整信号Ｇｎを供給するようにした。これに限らず、例えばＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎのソース及びドレインに第２調整信号Ｇｎを供給し（つまり、ＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎのソース及びドレインに第２電圧端子Ｖｂを接続し）、ゲートを第２出力端子Ｔｏｎに接続するようにしてもよい。
【０１１５】
・上記実施形態におけるＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐ，Ｔ１ｎ〜Ｔ３ｎをＰチャネルＭＯＳトランジスタに変更してもよい。
・上記実施形態における第１及び第２可変容量Ｃｐ，Ｃｎの内部構成は、特に限定されない。例えば図１９に示されるような第１及び第２可変容量Ｃｐ１，Ｃｎ１に変更してもよい。詳述すると、第１可変容量Ｃｐ１は、第１電圧Ｖａが供給されるＶａ端子と出力信号Ｖｏｐが供給される第１出力端子Ｔｏｐとの間に直列に接続された複数（ここでは、３つ）の補正容量Ｃｃ１ｐ〜Ｃｃ３ｐと、各補正容量Ｃｃ１ｐ〜Ｃｃ３ｐに並列に接続されたスイッチＳ１ｐ〜Ｓ３ｐとを有している。複数の補正容量Ｃｃ１ｐ〜Ｃｃ３ｐは、所定の比率（ここでは、バイナリーの比率）で重み付けされた容量値を持つ補正容量群である。なお、複数の補正容量Ｃｃ１ｐ〜Ｃｃ３ｐは、全て同一の容量値を持つ容量であってもよい。
【０１１６】
スイッチＳ１ｐ，Ｓ２ｐ，Ｓ３ｐの各々は、上記調整回路１４（図１参照）から供給される３ビット信号である第１調整信号Ｇｐの各ビットの信号ｐ１，ｐ２，ｐ３に応じてオン・オフ制御される。これらスイッチＳ１ｐ〜Ｓ３ｐは、例えばＮチャネルＭＯＳトランジスタである。例えば信号ｐ１，ｐ２，ｐ３が全て「０」の場合はスイッチＳ１ｐ〜Ｓ３ｐが全てオフされ、Ｃｃ１ｐ〜Ｃｃ３ｐは直列に接続されるため、第１可変容量Ｃｐの容量値は最小になる。一方、信号ｐ１，ｐ２，ｐ３のいずれかが「１」になると、その「１」の信号が供給されるスイッチがオンされ、そのオンされたスイッチと並列に接続された補正容量が短絡されるため、第１可変容量Ｃｐの容量値が大きくなる。そして、信号ｐ１（＝１）、ｐ２（＝１）、ｐ３（＝０）の場合はスイッチＳ１ｐ,Ｓ２ｐがオン、Ｓ３ｐがオフされ、第１可変容量Ｃｐの容量値は、Ｃｃ３ｐと等しくなり最大になる。このように、図３に示した第１可変容量Ｃｐと同様に、３ビットの第１調整信号Ｇｐに応じて第１可変容量Ｃｐ１の容量値を可変制御することができる。
【０１１７】
第２可変容量Ｃｎ１は、第２電圧Ｖｂが供給されるＶｂ端子と出力信号Ｖｏｎが供給される第２出力端子Ｔｏｎとの間に直列に接続された複数（ここでは、３つ）の補正容量Ｃｃ１ｎ〜Ｃｃ３ｎと、各補正容量Ｃｃ１ｎ〜Ｃｃ３ｎに並列に接続されたスイッチＳ１ｎ〜Ｓ３ｎとを有している。複数の補正容量Ｃｃ１ｎ〜Ｃｃ３ｎは、所定の比率（ここでは、バイナリーの比率）で重み付けされた容量値を持つ補正容量群である。なお、複数の補正容量Ｃｃ１ｎ〜Ｃｃ３ｎは、全て同一の容量値を持つ容量であってもよい。
【０１１８】
スイッチＳ１ｎ，Ｓ２ｎ，Ｓ３ｎの各々は、上記調整回路１４（図１参照）から供給される３ビット信号である第２調整信号Ｇｎの各ビットの信号ｎ１，ｎ２，ｎ３に応じてオン・オフ制御される。これらスイッチＳ１ｎ〜Ｓ３ｎは、例えばＮチャネルＭＯＳトランジスタである。例えば信号ｎ１，ｎ２，ｎ３が全て「０」の場合はスイッチＳ１ｎ〜Ｓ３ｎが全てオフされ、Ｃｃ１ｎ〜Ｃｃ３ｎは直列に接続されるため、第２可変容量Ｃｎの容量値は最小になる。一方、信号ｎ１，ｎ２，ｎ３のいずれかが「１」になると、その「１」の信号が供給されるスイッチがオンされ、そのオンされたスイッチと並列に接続された補正容量が短絡されるため、第２可変容量Ｃｎの容量値が大きくなる。そして、信号ｎ１（＝１）、ｎ２（＝１）、ｎ３（＝０）の場合はスイッチＳ１ｎ,Ｓ２ｎがオン、Ｓ３ｎがオフされ、第２可変容量Ｃｎの容量値は、Ｃｃ３ｎと等しくなり最大になる。このように、図３に示した第２可変容量Ｃｎと同様に、３ビットの第２調整信号Ｇｎに応じて第２可変容量Ｃｎ１の容量値を可変制御することができる。
【０１１９】
・あるいは、例えば図２０に示されるような第１及び第２可変容量Ｃｐ２，Ｃｎ２に変更してもよい。詳述すると、第１可変容量Ｃｐ２は、図３に示した第１可変容量Ｃｐと同様に、ソース及びドレインが互いに接続された複数のＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐを有している。但し、第１可変容量Ｃｐ２では、最も素子サイズの小さいＭＯＳトランジスタＴ１ｐのゲートに第３電圧Ｖｃが供給される点が上記第１可変容量Ｃｐと異なる。具体的には、ＭＯＳトランジスタＴ１ｐのゲートには、スイッチＳ４ｐを介してＤ／Ａ変換器４０の出力端子、又はスイッチＳ４ｐ，Ｓ５ｐを介して電圧Ｖｄが供給される端子（Ｖｄ端子）が接続されている。Ｄ／Ａ変換器４０は、例えば抵抗型のＤ／Ａ変換器である。なお、先の図１６に示すように容量型のＤ／Ａ変換器１０Ａと抵抗型のＤ／Ａ変換器３０とを組み合わせて有するダブルステージ型のＡ／Ｄ変換装置である場合には、そのＤ／Ａ変換器３０を上記Ｄ／Ａ変換器４０として共用するようにしてもよい。
【０１２０】
ここで、ＭＯＳトランジスタＴ１ｐは、ゲート・ソース間電圧ＶｇｓがＶｇｓ＝Ｖｔｈ付近では、ゲート電圧を可変することによりアナログ的に（連続的に）チャネル容量を変化させることができる。そこで、第１可変容量Ｃｐ２では、最下位ビットのＭＯＳトランジスタＴ１ｐのチャネル容量を形成する場合には、スイッチＳ４ｐをオン、スイッチＳ５ｐをオフし、Ｄ／Ａ変換器４０の出力信号を第３電圧ＶｃとしてＭＯＳトランジスタＴ１ｐのゲートに供給するようにした。すなわち、ＭＯＳトランジスタＴ１ｐのチャネル容量を形成する場合には、Ｄ／Ａ変換器４０でＭＯＳトランジスタＴ１ｐのゲート電圧、つまり第３電圧Ｖｃの電圧値を可変制御するようにした。これにより、第１可変容量Ｃｐ２の容量値を細かく設定することができるため、Ａ／Ｄ変換装置のゲイン誤差の補正精度を向上させることができる。また、第１可変容量Ｃｐ２では、最下位ビットのＭＯＳトランジスタＴ１ｐのチャネル容量を形成しない場合には、スイッチＳ４ｐ，Ｓ５ｐをオンし、ＭＯＳトランジスタＴ１ｐのゲートに電圧Ｖｄを第３電圧Ｖｃとして供給するようにした。このため、電圧Ｖｄは、その電圧Ｖｄが第３電圧ＶｃとしてＭＯＳトランジスタＴ１ｐのゲートに供給されたときに、ＭＯＳトランジスタＴ１ｐのゲート・ソース間電圧Ｖｇｓ及び閾値電圧ＶｔｈがＶｇｓ＜＜Ｖｔｈの関係を満たすように、Ｖｄ≦Ｖｏｐとなるように設定される。なお、上記Ｄ／Ａ変換器４０から出力される電圧値は、例えば調整回路１４からＤ／Ａ変換器４０に供給される制御信号に応じて制御される。
【０１２１】
また、第２可変容量Ｃｎ２は、図３に示した第２可変容量Ｃｎと同様に、ソース及びドレインが互いに接続された複数のＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎを有している。但し、第２可変容量Ｃｎ２では、最も素子サイズの小さいＭＯＳトランジスタＴ１ｎのゲートに第４電圧Ｖｅが供給される点が上記第２可変容量Ｃｎと異なる。具体的には、ＭＯＳトランジスタＴ１ｎのゲートには、スイッチＳ４ｎを介してＤ／Ａ変換器４０の出力端子、又はスイッチＳ４ｎ，Ｓ５ｎを介して電圧Ｖｆが供給される端子（Ｖｆ端子）が接続されている。
【０１２２】
ここで、ＭＯＳトランジスタＴ１ｎは、ゲート・ソース間電圧ＶｇｓがＶｇｓ＝Ｖｔｈ付近では、ゲート電圧を可変することによりアナログ的に（連続的に）チャネル容量を変化させることができる。そこで、第２可変容量Ｃｎ２では、最下位ビットのＭＯＳトランジスタＴ１ｎのチャネル容量を形成する場合には、スイッチＳ４ｎをオン、スイッチＳ５ｎをオフし、Ｄ／Ａ変換器４０の出力信号を第４電圧ＶｅとしてＭＯＳトランジスタＴ１ｎのゲートに供給するようにした。すなわち、ＭＯＳトランジスタＴ１ｎのチャネル容量を形成する場合には、Ｄ／Ａ変換器４０でＭＯＳトランジスタＴ１ｎのゲート電圧、つまり第４電圧Ｖｅの電圧値を可変制御するようにした。これにより、第２可変容量Ｃｎ２の容量値を細かく設定することができるため、Ａ／Ｄ変換装置のゲイン誤差の補正精度を向上させることができる。また、第２可変容量Ｃｎ２では、最下位ビットのＭＯＳトランジスタＴ１ｎのチャネル容量を形成しない場合には、スイッチＳ４ｎ，Ｓ５ｎをオンし、ＭＯＳトランジスタＴ１ｎのゲートに電圧Ｖｆを第４電圧Ｖｅとして供給するようにした。このため、電圧Ｖｆは、その電圧Ｖｆが第４電圧ＶｅとしてＭＯＳトランジスタＴ１ｎのゲートに供給されたときに、ＭＯＳトランジスタＴ１ｎのゲート・ソース間電圧Ｖｇｓ及び閾値電圧ＶｔｈがＶｇｓ＜＜Ｖｔｈの関係を満たすように、Ｖｆ≦Ｖｏｎとなるように設定される。なお、上記Ｄ／Ａ変換器４０から出力される電圧値は、例えば調整回路１４からＤ／Ａ変換器４０に供給される制御信号に応じて制御される。
【０１２３】
・上記実施形態では、Ｄ／Ａ変換器１０の出力オフセットが、Ｖｉｐ＝ＶＲＨ／２において第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣに依存しない回路に具体化した。これに限らず、例えば図２１に示されるように、Ｄ／Ａ変換器１０の出力オフセットが、Ｖｉｐ＝ＶＲＨにおいて第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣに依存しない回路に具体化してもよい。
【０１２４】
詳述すると、図２１に示したＤ／Ａ変換器１０Ｂの第１Ｄ／Ａ変換部２１Ｂでは、図２に示した第１Ｄ／Ａ変換部２１におけるダミーキャパシタＣ６ｐが省略され、ダミーキャパシタＣ５ｐの容量値が「８Ｃ」から「１６Ｃ」に変更されている。すなわち、容量値「８Ｃ」のダミーキャパシタＣ６ｐを省略した分だけダミーキャパシタＣ５ｐの容量値を増加させている。また、第２Ｄ／Ａ変換部２２Ｂでは、図２に示した第２Ｄ／Ａ変換部２２におけるダミーキャパシタＣ５ｎが省略され、ダミーキャパシタＣ６ｎの容量値が「８Ｃ」から「１６Ｃ」に変更されている。すなわち、容量値「８Ｃ」のダミーキャパシタＣ５ｎを省略した分だけダミーキャパシタＣ６ｎの容量値を増加させている。また、入力信号Ｖｉｐが０≦Ｖｉｐ≦ＶＲＨに設定され、入力信号ＶｉｎがＶｉｎ＝ＶＲＬに固定されている。さらに、第１及び第２Ｄ／Ａ変換部２１Ｂ，２２Ｂに供給されるコモン電圧Ｖｃｍ１がＶｃｍ１＝（Ｖｉｐ＋Ｖｉｎ）／２になるように設定されている。
【０１２５】
次に、上記Ｄ／Ａ変換器１０Ｂの出力オフセットが、Ｖｉｐ＝ＶＲＨにおいて第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣに依存しない点について説明する。
まず、サンプル期間において、第１Ｄ／Ａ変換部２１Ｂには、スイッチＳＷ０ｐ〜ＳＷ４ｐ，ＳＷＨｐを全て入力信号Ｖｉｐの供給されるＶｉｐ端子に接続し、スイッチＳＷＣｐを接続状態にするための第１制御信号Ｓｐが供給される（図２１の接続状態参照）。また、第２Ｄ／Ａ変換部２２Ｂには、スイッチＳＷ０ｎ〜ＳＷ４ｎ，ＳＷＬｎを全て入力信号Ｖｉｎの供給されるＶｉｎ端子に接続し、スイッチＳＷＣｎを接続状態にするための第２制御信号Ｓｎが供給される。このときのＤ／Ａ変換器１０Ｂのキャパシタ群の接続状態を図２２（ａ）に示している。なお、この図２２（ａ）では、電位が（Ｖｉｐ＋Ｖｉｎ）／２である電圧を電圧Ｖｘと表記している。図２２に示されるとおり、キャパシタＣ０ｐ〜Ｃ４ｐ（容量値が１６Ｃのキャパシタ）には電圧Ｖｘ−Ｖｉｐが印加され、ダミーキャパシタＣ５ｐ（容量値が１６Ｃのキャパシタ）には電圧Ｖｘ−Ｖｉｐが印加される。また、第１可変容量Ｃｐには電圧Ｖｘ−Ｖａが印加される。そして、サンプル期間終了時ｔ０においてキャパシタＣ０ｐ〜Ｃ６ｐに蓄積される電荷Ｑｐ（ｔ０）は、
Ｑｐ（ｔ０）＝３２Ｃ（Ｖｘ−Ｖｉｐ）＋Ｃｐ（Ｖｘ−Ｖａ）
となる。
【０１２６】
同様に、キャパシタＣ０ｎ〜Ｃ４ｎ（容量値が１６Ｃのキャパシタ）には電圧Ｖｘ−０（＝Ｖｘ）が印加され、ダミーキャパシタＣ６ｎ（容量値が１６Ｃのキャパシタ）には電圧Ｖｘ−０（＝Ｖｘ）が印加される。また、第２可変容量Ｃｎには電圧Ｖｘ−Ｖｂが印加される。そして、サンプル期間終了時ｔ０においてキャパシタＣ０ｎ〜Ｃ６ｎに蓄積される電荷Ｑｎ（ｔ０）は、
Ｑｎ（ｔ０）＝３２Ｃ・Ｖｘ＋Ｃｎ（Ｖｘ−Ｖｂ）
となる。
【０１２７】
次に、逐次比較期間において、スイッチＳＷＣｐ，ＳＷＣｎが非接続状態になると、第１出力端子Ｔｏｐ及び第２出力端子Ｔｏｎは共にフローティング状態（ハイインピーダンス状態）になり、上記電荷Ｑｐ（ｔ０），Ｑｎ（ｔ０）が保存される。この逐次比較期間では、スイッチＳＷＨｐがＶＲＨ端子に接続され、スイッチＳＷＬｎがＶＲＬ端子に接続されたままになる。そして、図２２（ｂ）は、逐次比較完了時におけるＤ／Ａ変換器１０Ｂのキャパシタ群の接続状態を示している。
【０１２８】
図２２（ｂ）に示すように、逐次比較完了時の第１Ｄ／Ａ変換部２１Ｂでは、容量値がＮＣのキャパシタに電圧Ｖｏｐ−ＶＲＨが印加され、容量値が（１６−Ｎ）Ｃのキャパシタに電圧Ｖｏｐ−ＶＲＬ（＝Ｖｏｐ）が印加される。また、容量値が１６ＣのダミーキャパシタＣ５ｐには電圧Ｖｏｐ−ＶＲＨが印加され、第１可変容量Ｃｐには電圧Ｖｏｐ−Ｖａが印加される。このため、逐次比較完了時においてキャパシタＣ０ｐ〜Ｃ６ｐに蓄積される電荷Ｑｐは、以下の通りになる。
【０１２９】
Ｑｐ＝（Ｎ＋１６）Ｃ（Ｖｏｐ−ＶＲＨ）＋（１６−Ｎ）Ｃ・Ｖｏｐ
＋Ｃｐ（Ｖｏｐ−Ｖａ）
また、第２Ｄ／Ａ変換部２２Ｂでは、容量値がＮＣのキャパシタに電圧Ｖｏｎ−ＶＲＬ（＝Ｖｏｎ）が印加され、容量値が（１６−Ｎ）Ｃのキャパシタに電圧Ｖｏｎ−ＶＲＨが印加される。また、容量値が１６ＣのダミーキャパシタＣ６ｎには電圧Ｖｏｎ−ＶＲＬが印加され、第２可変容量Ｃｎには電圧Ｖｏｎ−Ｖｂが印加される。このため、逐次比較完了時においてキャパシタＣ０ｎ〜Ｃ６ｎに蓄積される電荷Ｑｎは、以下の通りになる。
【０１３０】
Ｑｎ＝（１６−Ｎ）Ｃ（Ｖｏｎ−ＶＲＨ）＋（Ｎ＋１６）Ｃ・Ｖｏｎ
＋Ｃｎ（Ｖｏｎ−Ｖｂ）
ここで、電荷保存の法則から、Ｑｐ（ｔ０）＝Ｑｐ及びＱｎ（ｔ１）＝Ｑｎ（ｔ２ｂ）を解くと、逐次比較完了後の出力信号Ｖｏｐ，Ｖｏｎを以下のように求めることができる。
【０１３１】
【数９】
0005834988.tif 000010
【０１３２】
【数１０】
0005834988.tif 000011
これら式９及び式１０から、
【０１３３】
【数１１】
0005834988.tif 000012
となるため、Ｖｉｐ＝０のときのＤ／Ａ変換器１０Ｂの出力オフセットＯｆｆｓｅｔ（Ｖｉｐ＝０）は、上記式３に式１１を代入し、さらにＶｉｐ＝０、Ｎ＝０、１ＬＳＢ＝ＶＲＨ／２４を代入することにより、
【０１３４】
【数１２】
0005834988.tif 000013
と求めることができる。また、Ｖｉｐ＝ＶＲＨのときのＤ／Ａ変換器１０Ｂの出力オフセットＯｆｆｓｅｔ（Ｖｉｐ＝ＶＲＨ）は、上記式３に式１１を代入し、さらにＶｉｐ＝ＶＲＨ、Ｎ＝１６、１ＬＳＢ＝ＶＲＨ／２４を代入することにより、
【０１３５】
【数１３】
0005834988.tif 000014
と求めることができる。この式１３から、Ｖｉｐ＝ＶＲＨのときにＤ／Ａ変換器１０Ｂの出力オフセットＯｆｆｓｅｔが第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣに依存しないことが分かる。そこで、本変形例におけるＡ／Ｄ変換装置の補正処理では、まずアナログ入力信号ＶｉｐをＶｉｐ＝ＶＲＨに設定した状態でオフセット誤差を補正し、次に入力信号ＶｉｐをＶｉｐ＝ＶＲＨ又はＶｉｐ＝ＶＲＬに設定した状態でゲイン誤差を補正する。なお、ゲイン誤差補正処理時において、ゲイン誤差を持つ変換特性線（図示略）は、Ｖｉｐ＝ＶＲＨにおける出力信号Ｄｏｕｔの値を中心にしてその傾きが変化する。すなわち、その変換特性線は、常にＶｉｐ＝ＶＲＨにおいて理想の変換特性線と交差する。
【０１３６】
次に、コモン電圧Ｖｃｍ１をＶｃｍ１＝（Ｖｉｐ＋Ｖｉｎ）／２に設定した理由について説明する。
まず、入力信号Ｖｉｐは、図９から
【０１３７】
【数１４】
0005834988.tif 000015
と表わすことができる。また、入力信号ＶｉｎはＶｉｎ＝０であるため、電圧Ｖｘは、
【０１３８】
【数１５】
0005834988.tif 000016
と表わすことができる。このとき、上記式９及び式１０に上記式１５を代入し、さらに簡単化のためにＣｐ＝Ｃｎ＝０を代入すると、出力信号Ｖｏｐ，Ｖｏｎは、
【０１３９】
【数１６】
0005834988.tif 000017
【０１４０】
【数１７】
0005834988.tif 000018
となる。これら式１６及び式１７から、Ｖｃｍ１＝（Ｖｉｐ＋Ｖｉｎ）／２に設定すると、アナログ入力信号Ｖｉｐがどのような電圧値であっても、出力信号Ｖｏｐ，Ｖｏｎの同相電圧をＶＲＨ／２にすることができることが分かる。
【０１４１】
・あるいは、例えば図２３に示されるように、Ｄ／Ａ変換器１０の出力オフセットが、Ｖｉｐ＝ＶＲＬにおいて第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣに依存しない回路に具体化してもよい。
【０１４２】
詳述すると、図２３に示したＤ／Ａ変換器１０Ｃの第１Ｄ／Ａ変換部２１Ｃでは、図２に示した第１Ｄ／Ａ変換部２１におけるダミーキャパシタＣ５ｐが省略され、ダミーキャパシタＣ６ｐの容量値が「８Ｃ」から「１６Ｃ」に変更されている。また、第２Ｄ／Ａ変換部２２Ｃでは、図２に示した第２Ｄ／Ａ変換部２２におけるダミーキャパシタＣ６ｎが省略され、ダミーキャパシタＣ５ｎの容量値が「８Ｃ」から「１６Ｃ」に変更されている。また、入力信号Ｖｉｐが０≦Ｖｉｐ≦ＶＲＨに設定され、入力信号ＶｉｎがＶｉｎ＝ＶＲＨに固定されている。さらに、第１及び第２Ｄ／Ａ変換部２１Ｃ，２２Ｃに供給されるコモン電圧Ｖｃｍ１がＶｃｍ１＝（Ｖｉｐ＋Ｖｉｎ）／２になるように設定されている。
【０１４３】
このようなＤ／Ａ変換器１０の出力オフセットは、Ｖｉｐ＝ＶＲＬのときに第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣに依存しない。このため、本変形例におけるＡ／Ｄ変換装置の補正処理では、まずアナログ入力信号ＶｉｐをＶｉｐ＝ＶＲＬに設定した状態でオフセット誤差を補正し、次に入力信号ＶｉｐをＶｉｐ＝ＶＲＨ又はＶｉｐ＝ＶＲＬに設定した状態でゲイン誤差を補正する。なお、ゲイン誤差補正処理時において、ゲイン誤差を持つ変換特性線（図示略）は、Ｖｉｐ＝ＶＲＬにおける出力信号Ｄｏｕｔの値を中心にしてその傾きが変化する。すなわち、その変換特性線は、常にＶｉｐ＝ＶＲＬにおいて理想の変換特性線と交差する。
【０１４４】
・上記実施形態では、第１基準電圧ＶＲＨを高電位側の電源電圧値に設定し、第２基準電圧ＶＲＬを低電位側の電源電圧値に設定するようにした。これに限らず、例えば第１基準電圧ＶＲＨ及び第２基準電圧ＶＲＬを、高電位側の電源電圧値と低電位側の電源電圧値との間の電圧値に設定するようにしてもよい。この場合には、第１Ｄ／Ａ変換部２１におけるダミーキャパシタＣ５ｐ，Ｃ６ｐ及び第２Ｄ／Ａ変換部２２におけるダミーキャパシタＣ５ｎ，Ｃ６ｎを省略することができる。
【０１４５】
・上記実施形態では、アナログ入力信号Ｖｉｎを固定電圧（コモン電圧Ｖｃｍ）に設定し、シングルエンド入力のアナログ入力電圧をアナログ入力信号ＶｉｐとしてＤ／Ａ変換器１０に入力するようにした。これに限らず、例えば差動入力のアナログ入力電圧をアナログ入力信号Ｖｉｐ，ＶｉｎとしてＤ／Ａ変換器１０に入力するようにしてもよい。このとき、ゲイン誤差の補正処理時のサンプル期間において、アナログ入力信号ＶｉｐがＶｉｐ＝ＶＲＬに設定されたときには、アナログ入力信号ＶｉｎはＶｉｎ＝ＶＲＨに設定される。一方、ゲイン誤差の補正処理時のサンプル期間において、アナログ入力信号ＶｉｐがＶｉｐ＝ＶＲＨに設定されたときには、アナログ入力信号ＶｉｎはＶｉｎ＝ＶＲＬに設定される。この場合であっても、上記実施形態の（１）〜（５）と同様の効果を奏することができる。なお、この場合には、ダミーキャパシタＣ５ｐ，Ｃ６ｐ，Ｃ５ｎ，Ｃ６ｎを省略してもよい。
【０１４６】
・上記実施形態における逐次比較型のＡ／Ｄ変換装置１の構成に限定されない。すなわち、Ｄ／Ａ変換器の差動の出力端子に第１及び第２可変容量Ｃｐ，Ｃｎを接続し、それら第１及び第２可変容量Ｃｐ，Ｃｎの差分ΔＣを調整する調整回路１４を設けることが可能な構成であれば、種々のＡ／Ｄ変換装置に適用することができる。例えばアナログ入力信号Ｖｉｐを４ビットの出力信号ＤｏｕｔにＡ／Ｄ変換するようにしたが、３ビット以下の出力信号ＤｏｕｔにＡ／Ｄ変換するようにしてもよいし、５ビット以上の出力信号ＤｏｕｔにＡ／Ｄ変換するようにしてもよい。また、Ｄ／Ａ変換器１０の内部構成を適宜変更するようにしてもよい。例えば上位ビットに対応するキャパシタと下位ビットに対応するキャパシタとの間に結合容量を設けたＤ／Ａ変換器に変更するようにしてもよい。
【０１４７】
・上記実施形態及び上記各種変形例では、第１可変容量Ｃｐ，Ｃｐ１，Ｃｐ２、第２可変容量Ｃｎ，Ｃｎ１，Ｃｎ２及び調整回路１４をＡ／Ｄ変換装置に適用したが、その他の回路に適用するようにしてもよい。具体的には、差動の第１出力端子及び第２出力端子と、それら第１及び第２出力端子にそれぞれ接続された電荷保存用の第１及び第２容量とを含む回路を有する半導体装置に適用することができる。すなわち、上記回路の第１出力端子に第１可変容量Ｃｐ，Ｃｐ１，Ｃｐ２を接続し、第２出力端子に第２可変容量Ｃｎ，Ｃｎ１，Ｃｎ２を接続し、それら可変容量の差分を調整回路で調整することにより、第１及び第２容量などの製造ばらつきを抑制することができる。
【０１４８】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
差動の第１出力端子及び第２出力端子を有する電荷再配分型のＤ／Ａ変換器と、
前記第１出力端子及び前記第２出力端子が接続される比較器と、
前記比較器の比較結果に応じて、前記第１出力端子及び前記第２出力端子から出力される差動の出力信号の差分が０に近づくように前記Ｄ／Ａ変換器を制御する第１及び第２制御信号を生成する制御回路と、
前記第１出力端子に一方の端子が接続され、第１電圧を入力する第１電圧端子に他方の端子が接続される第１可変容量と、
前記第２出力端子に一方の端子が接続され、第２電圧を入力する第２電圧端子に他方の端子が接続される第２可変容量と、
前記第１可変容量と前記第２可変容量の差分を調整する調整回路と、
を有することを特徴とするＡ／Ｄ変換装置。
（付記２）
前記Ｄ／Ａ変換器は、
前記第１制御信号に応じて、第１アナログ入力信号を入力する第１入力端子、第１基準電圧を入力する第１基準電圧端子、及び第２基準電圧を入力する第２基準電圧端子のいずれかの端子と第１端子が接続される第１の複数の容量と、
前記第２制御信号に応じて、第２アナログ入力信号を入力する第２入力端子、前記第１基準電圧端子及び第２基準電圧端子のいずれかの端子と第１端子が接続される第２の複数の容量と、を有することを特徴とする付記１に記載のＡ／Ｄ変換装置。
（付記３）
前記調整回路は、前記第１アナログ入力信号及び前記第２アナログ入力信号をそれぞれ所定の電圧に設定したときのＡ／Ｄ変換結果が前記所定の電圧に対する所望のＡ／Ｄ変換結果となるように前記差分を調整することを特徴とする付記２に記載のＡ／Ｄ変換装置。
（付記４）
前記第１可変容量は、ソース及びドレインが互いに接続された１又は複数の第１ＭＯＳトランジスタを有し、
前記第１ＭＯＳトランジスタは、前記ソース及び前記ドレインが前記第１出力端子又は前記第１電圧端子に接続され、ゲートが前記第１電圧端子又は前記第１出力端子に接続され、
前記第１電圧端子には、前記第１ＭＯＳトランジスタのチャネル容量を形成又は非形成する電位の前記第１電圧が前記調整回路から供給され、
前記第２可変容量は、ソース及びドレインが互いに接続された１又は複数の第２ＭＯＳトランジスタを有し、
前記第２ＭＯＳトランジスタは、前記ソース及び前記ドレインが前記第２出力端子又は前記第２電圧端子に接続され、ゲートが前記第２電圧端子又は前記第２出力端子に接続され、
前記第２電圧端子には、前記第２ＭＯＳトランジスタのチャネル容量を形成又は非形成する電位の前記第２電圧が前記調整回路から供給されることを特徴とする付記１〜３のいずれか１つに記載のＡ／Ｄ変換装置。
（付記５）
前記第１可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第１ＭＯＳトランジスタを有し、
前記複数の第１ＭＯＳトランジスタのうち最も素子サイズの小さい第１ＭＯＳトランジスタには前記第１電圧の代わりに第３電圧が供給され、
前記第２可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第２ＭＯＳトランジスタを有し、
前記複数の第２ＭＯＳトランジスタのうち最も素子サイズの小さい第２ＭＯＳトランジスタには前記第２電圧の代わりに第４電圧が供給され、
前記Ｄ／Ａ変換器を第１Ｄ／Ａ変換器としたときに、前記第３電圧及び前記第４電圧の電圧値を可変する第２Ｄ／Ａ変換器を有することを特徴とする付記４に記載のＡ／Ｄ変換装置。
（付記６）
前記第１可変容量は、前記第１出力端子と前記第１電圧端子との間に直列に接続された複数の第１補正容量と、前記各第１補正容量に並列に接続された第１スイッチとを有し、
前記第２可変容量は、前記第２出力端子と前記第２電圧端子との間に直列に接続された複数の第２補正容量と、前記各第２補正容量に並列に接続された第２スイッチとを有し、
前記調整回路は、前記第１スイッチ及び前記第２スイッチをオンオフ制御して前記差分を調整することを特徴とする付記１〜３のいずれか１つに記載のＡ／Ｄ変換装置。
（付記７）
前記第１の複数の容量は、所定の比率で重み付けされた容量値を持つ複数の容量を有する第１容量群と、前記第１容量群の容量値の合計と同一の容量値を持ち、前記Ｄ／Ａ変換器がホールドモード時に前記第１端子が前記第１基準電圧端子又は前記第２基準電圧端子に固定して接続される第１ダミー容量とを有し、
前記第２の複数の容量は、所定の比率で重み付けされた容量値を持つ複数の容量を有する第２容量群と、前記第２容量群の容量値の合計と同一の容量値を持ち、前記ホールドモード時に前記第１端子が前記第１基準電圧端子又は前記第２基準電圧端子に固定して接続される第２ダミー容量とを有することを特徴とする付記２に記載のＡ／Ｄ変換装置。
（付記８）
前記Ｄ／Ａ変換器は、
前記第１制御信号に応じて、前記第１出力端子とコモン電圧を入力するコモン電圧端子とを接続する第３スイッチと、
前記第２制御信号に応じて、前記第２出力端子と前記コモン電圧端子とを接続する第４スイッチと、を有し、
前記コモン電圧は、前記第１基準電圧と前記第２基準電圧との間の中点電圧、又は、前記第１アナログ入力信号と前記第２アナログ入力信号との間の中点電圧に設定されることを特徴とする付記２に記載のＡ／Ｄ変換装置。
（付記９）
前記Ｄ／Ａ変換器では、前記第２アナログ入力信号が一定電圧に固定されていることを特徴とする付記２に記載のＡ／Ｄ変換装置。
（付記１０）
前記Ｄ／Ａ変換器のサンプルモード時における前記第１電圧と前記Ｄ／Ａ変換器のホールドモード時における前記第１電圧とが同電位に設定され、
前記サンプルモード時における前記第２電圧と前記ホールドモード時における前記第２電圧とが同電位に設定されることを特徴とする付記１〜９のいずれか１つに記載のＡ／Ｄ変換装置。
（付記１１）
第１制御信号に応じて、第１アナログ入力信号を入力する第１入力端子、第１基準電圧を入力する第１基準電圧端子、及び第２基準電圧を入力する第２基準電圧端子のいずれかの端子と第１端子が接続される第１の複数の容量と、第２制御信号に応じて、第２アナログ入力信号を入力する第２入力端子と、前記第１及び第２基準電圧端子のいずれかの端子と第１端子が接続される第２の複数の容量と、を有するＤ／Ａ変換器と、前記第１の複数の容量の第２端子が共通に接続される前記Ｄ／Ａ変換器の第１出力端子に一方の端子が接続され、第１電圧を入力する第１電圧端子に他方の端子が接続される第１可変容量と、前記第２の複数の容量の第２端子が共通に接続される前記Ｄ／Ａ変換器の第２出力端子に一方の端子が接続され、第２電圧を入力する第２電圧端子に他方の端子が接続される第２可変容量と、前記第１出力端子及び前記第２出力端子が接続される比較器と、前記比較器の比較結果に応じて、前記第１制御信号及び前記第２制御信号を生成する制御回路と、前記第１可変容量と前記第２可変容量の差分を調整する調整回路と、を有するＡ／Ｄ変換装置の補正方法であって、
前記第１アナログ入力信号及び前記第２アナログ入力信号をそれぞれ所定の電圧に設定したときのＡ／Ｄ変換結果が前記所定の電圧に対する所望のＡ／Ｄ変換結果となるように前記差分を調整するステップを有する、ことを特徴とするＡ／Ｄ変換装置の補正方法。
（付記１２）
前記差分を調整するステップは、
前記第１アナログ入力信号及び前記第２アナログ入力信号をそれぞれ所定の電圧に設定する第１ステップと、
前記第１可変容量と前記第２可変容量との差分を所定の値に設定する第２ステップと、
前記Ａ／Ｄ変換装置によるＡ／Ｄ変換処理を実施する第３ステップと、
前記Ａ／Ｄ変換処理の前記Ａ／Ｄ変換結果が前記所望のＡ／Ｄ変換結果であるか否かを判定する第４ステップと、
前記差分を可変する第５ステップと、を有し、
前記第４ステップで前記Ａ／Ｄ変換結果が前記所望のＡ／Ｄ変換結果に一致するまで前記第３ステップ、前記第４ステップ及び前記第５ステップを繰り返すことを特徴とする付記１１に記載のＡ／Ｄ変換装置の補正方法。
（付記１３）
前記第１出力端子が前記比較器の非反転入力端子に接続され、前記第２出力端子が前記比較器の反転入力端子に接続され、
前記第２ステップでは、前記第１可変容量の容量値から前記第２可変容量の容量値を減算した値が最も小さくなるように前記差分を設定し、
前記第５ステップでは、前記減算した値が大きくなるように前記差分を可変することを特徴とする付記１２に記載のＡ／Ｄ変換装置の補正方法。
（付記１４）
差動の第１出力端子及び第２出力端子と、
前記第１出力端子に接続された第１容量と、
前記第２出力端子に接続された第２容量と、を有する回路と、
前記第１出力端子に一方の端子が接続され、第１電圧を入力する第１電圧端子に他方の端子が接続される第１可変容量と、
前記第２出力端子に一方の端子が接続され、第２電圧を入力する第２電圧端子に他方の端子が接続される第２可変容量と、
前記第１可変容量と前記第２可変容量の差分を調整する調整回路と、
を有することを特徴とする半導体装置。
（付記１５）
前記第１可変容量は、ソース及びドレインが互いに接続された１又は複数の第１ＭＯＳトランジスタを有し、
前記第１ＭＯＳトランジスタは、前記ソース及び前記ドレインが前記第１出力端子又は前記第１電圧端子に接続され、ゲートが前記第１電圧端子又は前記第１出力端子に接続され、
前記第１電圧端子には、前記第１ＭＯＳトランジスタのチャネル容量を形成又は非形成する電位の前記第１電圧が前記調整回路から供給され、
前記第２可変容量は、ソース及びドレインが互いに接続された１又は複数の第２ＭＯＳトランジスタを有し、
前記第２ＭＯＳトランジスタは、前記ソース及び前記ドレインが前記第２出力端子又は前記第２電圧端子に接続され、ゲートが前記第２電圧端子又は前記第２出力端子に接続され、
前記第２電圧端子には、前記第２ＭＯＳトランジスタのチャネル容量を形成又は非形成する電位の前記第２電圧が前記調整回路から供給されることを特徴とする付記１４に記載の半導体装置。
（付記１６）
前記第１可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第１ＭＯＳトランジスタを有し、
前記複数の第１ＭＯＳトランジスタのうち最も素子サイズの小さい第１ＭＯＳトランジスタには前記第１電圧の代わりに第３電圧が供給され、
前記第２可変容量は、所定の比率で重み付けされた素子サイズを有する前記複数の第２ＭＯＳトランジスタを有し、
前記複数の第２ＭＯＳトランジスタのうち最も素子サイズの小さい第２ＭＯＳトランジスタには前記第２電圧の代わりに第４電圧が供給され、
前記Ｄ／Ａ変換器を第１Ｄ／Ａ変換器としたときに、前記第３電圧及び前記第４電圧の電圧値を可変する第２Ｄ／Ａ変換器を有することを特徴とする付記１５に記載の半導体装置。
【符号の説明】
【０１４９】
１  Ａ／Ｄ変換装置
１０，１０Ａ，１０Ｂ，１０Ｃ  Ｄ／Ａ変換器
１１  比較器
１２  制御回路
１３  ゲイン誤差補正回路
１４  調整回路
２１，２１Ｂ，２１Ｃ  第１Ｄ／Ａ変換部
２２，２２Ｂ，２２Ｃ  第２Ｄ／Ａ変換部
Ｃｐ，Ｃｐ１，Ｃｐ２  第１可変容量
Ｃｎ，Ｃｎ１，Ｃｎ２  第２可変容量
Ｃ０ｐ〜Ｃ６ｐ，Ｃ０ｎ〜Ｃ６ｎ  キャパシタ（容量）
Ｔ１ｐ〜Ｔ３ｐ  ＭＯＳトランジスタ
Ｔ１ｎ〜Ｔ３ｎ  ＭＯＳトランジスタ
Ｔｏｐ  第１出力端子
Ｔｏｎ  第２出力端子
Ｖｉｐ，Ｖｉｎ  アナログ入力信号
Ｖｏｐ，Ｖｏｎ  出力信号
ＶＲＨ  第１基準電圧
ＶＲＬ  第２基準電圧
Ｖｃｍ  コモン電圧
Ｓｐ  第１制御信号
Ｓｎ  第２制御信号
Ｇｐ  第１調整信号
Ｇｎ  第２調整信号
Ｖａ  第１電圧
Ｖｂ  第２電圧
Ｖｃ  第３電圧
Ｖｅ  第４電圧
【図１】
0005834988.tif 000019
【図２】
0005834988.tif 000020
【図３】
0005834988.tif 000021
【図４】
0005834988.tif 000022
【図５】
0005834988.tif 000023
【図６】
0005834988.tif 000024
【図７】
0005834988.tif 000025
【図８】
0005834988.tif 000026
【図９】
0005834988.tif 000027
【図１０】
0005834988.tif 000028
【図１１】
0005834988.tif 000029
【図１２】
0005834988.tif 000030
【図１３】
0005834988.tif 000031
【図１４】
0005834988.tif 000032
【図１５】
0005834988.tif 000033
【図１６】
0005834988.tif 000034
【図１７】
0005834988.tif 000035
【図１８】
0005834988.tif 000036
【図１９】
0005834988.tif 000037
【図２０】
0005834988.tif 000038
【図２１】
0005834988.tif 000039
【図２２】
0005834988.tif 000040
【図２３】
0005834988.tif 000041
【図２４】
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