(57)【特許請求の範囲】
【請求項１】
半導体基板のメモリ領域とロジック領域に導電膜を形成する工程と、
前記メモリ領域における導電膜をパターニングすることにより、前記ロジック領域に前記導電膜を残しながら、前記メモリ領域に第１のゲート電極を形成する工程と、
前記第１のゲート電極を形成した後、前記ロジック領域に残存する前記導電膜の上方と、前記第１のゲート電極の上方とに、マスク膜を形成する工程と、
前記ロジック領域における前記マスク膜を除去する工程と、
前記ロジック領域における前記マスク膜を除去した後、前記メモリ領域に残存する前記マスク膜の上方と、前記ロジック領域に残存する前記導電膜の上方とに、第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクにして前記導電膜をエッチングすることにより、前記ロジック領域に第２のゲート電極を形成する工程と、
前記第１のレジスト膜を除去する工程と、
前記マスク膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記マスク膜を形成する前に、前記第１のゲート電極の横にサイドウォール絶縁膜を形成する工程を更に有し、
前記マスク膜を形成する工程において、前記サイドウォール絶縁膜の上にも前記マスク膜を形成すると共に、
前記マスク膜を除去する工程において、前記マスク膜のエッチングレートが前記サイドウォール絶縁膜のエッチングレートよりも速くなるエッチング条件を採用して、前記マスク膜をエッチングにより除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記サイドウォール絶縁膜を形成する工程において、該サイドウォール絶縁膜として窒化シリコン膜を形成し、
前記マスク膜を形成する工程において、該マスク膜として酸化シリコン膜を形成し、
前記マスク膜を除去する工程において、フッ酸溶液により前記マスク膜をウエットエッチングして除去することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記マスク膜を形成する工程において、該マスク膜の厚さを、前記第２のゲート電極が形成された時点で前記第１のゲート電極の上方に前記マスク膜が残る厚さに設定することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記マスク膜を形成する工程において、該マスク膜としてシリコン熱酸化膜よりもエッチングレートが速い絶縁膜を形成することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜として、TEOS(Tetraethyl Orthosilicate)ガスを使用するCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記マスク膜を形成する工程の前に、前記第１のゲート電極の側面とその横の前記半導体基板の上に前記シリコン熱酸化膜を形成する工程を更に有し、
前記マスク膜を形成する工程は、前記シリコン熱酸化膜が形成されている状態で行われることを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ロジック領域における前記マスク膜を除去する工程は、
前記マスク膜の上に第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクにしながら、前記ロジック領域における前記マスク膜をウエットエッチングにより除去する工程とを含むことを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記導電膜を形成する工程の前に、前記半導体基板の前記メモリ領域に下地導電膜を形成する工程と、
前記下地導電膜の上に中間絶縁膜を形成する工程とを更に有し、
前記導電膜を形成する工程において、前記中間絶縁膜の上に前記導電膜を形成すると共に、
前記第１のゲート電極を形成する工程において、該第１のゲート電極としてフラッシュメモリセルのコントロールゲートを形成し、かつ、前記中間絶縁膜と前記下地導電膜とをパターニングすることにより、前記第１のゲート電極の下に前記中間絶縁膜を残しながら、前記第１のゲート電極の下の前記下地導電膜を前記フラッシュメモリセルのフローティングゲートにすることを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記ロジック領域は第１のロジック領域と第２のロジック領域とを備え、
前記第１のゲート電極を形成する工程において、前記第１のロジック領域における前記下地導電膜をパターニングして第１の導電パターンにすると共に、前記第１のロジック領域における前記導電膜をパターニングして第２の導電パターンにし、
前記ロジック領域における前記マスク膜を除去する工程において、前記第２のロジック領域における前記マスク膜を除去すると共に、前記第１のロジック領域の前記マスク膜に、前記第１の導電パターンの一部領域を内側に含む第１の開口を形成し、
前記第１のレジスト膜を形成する工程において、前記第１のロジック領域の前記第１のレジスト膜に、前記第１の開口に重なる窓を形成し、
前記第２のゲート電極を形成する工程において、前記窓を通じて前記第２の導電パターンをエッチングすることにより該第２の導電パターンに第２の開口を形成すると共に、前記第２のロジック領域の前記導電膜を前記第２のゲート電極にして、
前記第１の導電パターンの前記一部領域における前記中間絶縁膜を除去する工程と、
前記半導体基板のメモリ領域とロジック領域に層間絶縁膜を形成する工程と、
前記第１の開口と前記第２の開口の各々の内側の前記層間絶縁膜にホールを形成する工程と、
前記ホール内に、前記第１の導体パターンの前記一部領域と電気的に接続された導体プラグを形成する工程とを更に有することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源を切っても記憶を保持できるフラッシュメモリは、携帯電話のようなモバイル機器に使用されるほか、ロジック回路と混載してFPGA(Field Programmable Gate Array)等にも使用される。後者のようにフラッシュメモリをロジック回路に混載した半導体装置はロジック混載メモリとも呼ばれる。
【０００３】
そのロジック混載メモリにおいては、フラッシュメモリとロジック回路のそれぞれの製造プロセスを互いにうまく利用しあうことにより、製品として出荷する半導体装置に不具合が発生しないようにし、半導体装置の歩留まりを向上させるのが好ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２８９９９０号公報
【特許文献２】特開２０００−３１１８９９号公報
【特許文献３】特開２００２−３５９３５２号公報
【特許文献４】特開平９−３２１０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の製造方法において、半導体装置の歩留まりを向上させることを目的とする。
【課題を解決するための手段】
【０００６】
以下の開示の一観点によれば、半導体基板のメモリ領域とロジック領域に導電膜を形成する工程と、前記メモリ領域における導電膜をパターニングすることにより、前記ロジック領域に前記導電膜を残しながら、前記メモリ領域に第１のゲート電極を形成する工程と、前記第１のゲート電極を形成した後、前記ロジック領域に残存する前記導電膜の上方と、前記第１のゲート電極の上方とに、マスク膜を形成する工程と、前記ロジック領域における前記マスク膜を除去する工程と、前記ロジック領域における前記マスク膜を除去した後、前記メモリ領域に残存する前記マスク膜の上方と、前記ロジック領域に残存する前記導電膜の上方とに、第１のレジスト膜を形成する工程と、前記第１のレジスト膜をマスクにして前記導電膜をエッチングすることにより、前記ロジック領域に第２のゲート電極を形成する工程と、前記第１のレジスト膜を除去する工程と、前記マスク膜を除去する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
以下の開示によれば、第１のレジスト膜をマスクに使用しながらロジック領域に第２のゲート電極を形成する工程において、第１のゲート電極の上面がマスク膜によって保護される。よって、第１のレジスト膜がエッチングされて第１のゲート電極の上から消失しても当該上面がエッチング雰囲気に曝されないので、エッチングが原因で第１のゲート電極に荒れが発生するのを防止して、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、調査に使用した半導体装置の製造途中の断面図（その１）である。
【図２】図２は、調査に使用した半導体装置の製造途中の断面図（その２）である。
【図３】図３は、調査に使用した半導体装置の製造途中の断面図（その３）である。
【図４】図４は、調査に使用した半導体装置の製造途中の断面図（その４）である。
【図５】図５は、調査に使用した半導体装置の製造途中の断面図（その５）である。
【図６】図６は、調査に使用した半導体装置の製造途中の断面図（その６）である。
【図７】図７は、調査に使用した半導体装置の製造途中の断面図（その７）である。
【図８】図８は、調査に使用した半導体装置の製造途中の断面図（その８）である。
【図９】図９は、調査に使用した半導体装置の製造途中の断面図（その９）である。
【図１０】図１０は、調査に使用した半導体装置の製造途中の断面図（その１０）である。
【図１１】図１１は、調査に使用した半導体装置の製造途中の断面図（その１１）である。
【図１２】図１２は、調査に使用した半導体装置の製造途中の断面図（その１２）である。
【図１３】図１３は、調査に使用した半導体装置の製造途中の断面図（その１３）である。
【図１４】図１４は、調査に使用した半導体装置の製造途中の断面図（その１４）である。
【図１５】図１５は、調査に使用した半導体装置の製造途中の断面図（その１５）である。
【図１６】図１６は、調査に使用した半導体装置の製造途中の断面図（その１６）である。
【図１７】図１７は、調査に使用した半導体装置の製造途中の断面図（その１７）である。
【図１８】図１８は、調査に使用した半導体装置の製造途中の断面図（その１８）である。
【図１９】図１９は、調査に使用した半導体装置の製造途中の断面図（その１９）である。
【図２０】図２０は、調査に使用した半導体装置の製造途中の断面図（その２０）である。
【図２１】図２１は、調査に使用した半導体装置の第１のゲート電極の上面をSEMにより観察して得られた像をもとにして描いた図である。
【図２２】図２２は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２３】図２３は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図２４】図２４は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図２５】図２５は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図２６】図２６は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図２７】図２７は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図２８】図２８は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図２９】図２９は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図３０】図３０は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図３１】図３１は、第１実施形態における第１のゲート電極の上面をSEMにより観察して得られた像をもとにして描いた図である。
【図３２】図３２は、比較例に係る半導体装置の製造途中の断面図（その１）である。
【図３３】図３３は、比較例に係る半導体装置の製造途中の断面図（その２）である。
【図３４】図３４は、比較例に係る半導体装置の製造途中の断面図（その３）である。
【図３５】図３５は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図３６】図３６は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３７】図３７は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図３８】図３８は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３９】図３９は、第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４０】図４０は、第３実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図４１】図４１は、第３実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図４２】図４２は、第３実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図４３】図４３は、第４実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図４４】図４４は、第４実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図４５】図４５は、第４実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４６】図４６は、第４実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図４７】図４７は、第４実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図４８】図４８は、第４実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図４９】図４９は、第４実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図５０】図５０は、第４実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図５１】図５１は、第４実施形態に係る半導体装置の第１のロジック領域の拡大平面図である。
【発明を実施するための形態】
【０００９】
本実施形態の説明に先立ち、本願発明者が行った調査について説明する。
【００１０】
その調査においては、以下のようにしてフラッシュメモリをロジック回路に混載した半導体装置を作製した。
【００１１】
図１〜図２０は、調査に使用した半導体装置の製造途中の断面図である。
【００１２】
最初に、図１に示す断面構造を得るまでの工程について説明する。
【００１３】
まず、p型のシリコン基板１の上に、第１のシリコン熱酸化膜２と窒化シリコン膜３とをこの順に形成する。
【００１４】
なお、シリコン基板１は、半導体基板の一例であって、フラッシュメモリセルが形成されるメモリ領域IIIの他に、第１のロジック領域Iと第２のロジック領域IIとを包含するロジック領域を備える。
【００１５】
次いで、第１のシリコン熱酸化膜２と窒化シリコン膜３とをパターニングした後、これらの膜をマスクにしてシリコン基板１をドライエッチングすることによりSTI用の素子分離溝１ａを形成する。
【００１６】
続いて、図２に示すように、素子分離溝１ａ内にCVD(Chemical Vapor Deposition)法で形成された酸化シリコン膜を素子分離絶縁膜４として埋め込む。
【００１７】
この後に、第１のシリコン熱酸化膜２と窒化シリコン膜３とをウエットエッチングにより除去する。
【００１８】
次に、図３に示す断面構造を得るまでの工程について説明する。
【００１９】
まず、メモリ領域IIIにn型不純物としてP+イオンをイオン注入して、シリコン基板１の深部に第１のnウエル１４を形成する。次いで、メモリ領域IIIにp型不純物のB+イオンを注入することにより、上記の第１のnウエル１４よりも浅い部分のシリコン基板１に第１のpウエル１１を形成する。
【００２０】
上記の第１のnウエル１４と第１のpウエル１１は、第２のロジック領域IIにおいて、後で高電圧トランジスタが形成される領域にも形成される。
【００２１】
更に、第２のロジック領域IIの残りの領域にもイオン注入を行い、図示のような第２、第３のpウエル１２、１３と、第２〜第４のnウエル１５〜１７を形成する。なお、これらのウエルのうち、第３のnウエル１６は第２のpウエル１２よりも深く形成される。
【００２２】
また、上記の各イオン注入は、シリコン基板１の表面に形成した不図示のシリコン熱酸化膜をスルー膜に使用しながら行われ、全てのイオン注入を終了した後にそのシリコン熱酸化膜はウエットエッチングにより除去される。
【００２３】
次に、図４に示すように、Ar（アルゴン）ガスとO2（酸素）ガスとの混合雰囲気中においてシリコン基板１の表面を熱酸化することにより、第１のロジック領域I、第２のロジック領域II、及びメモリ領域IIIの各々にトンネル絶縁膜２２としてシリコン熱酸化膜を形成する。
【００２４】
その熱酸化の条件は特に限定されない。本実施形態では、基板温度を９００℃〜１０５０℃とする条件で厚さが約１０nmのトンネル絶縁膜２２を形成する。
【００２５】
続いて、図５に示すように、SiH4（シラン）とPH3（ホスフィン）とを反応ガスとして使用する減圧CVD法により、トンネル絶縁膜２２の上に下地導電膜３２としてポリシリコン膜を約９０nmの厚さに形成する。そのポリシリコン膜には、反応ガス中のPH3により、リンがin-situでドープされることになる。
【００２６】
次に、図６に示すように、下地導電膜３２の上にフォトレジストを塗布し、それを露光、現像することにより第１のレジスト膜３５を形成する。
【００２７】
そして、第１のレジスト膜３５をマスクにして下地導電膜３２をドライエッチングすることにより、第１のロジック領域Iとメモリ領域IIIに下地導電膜３２を残しながら、第２のロジック領域IIにおける下地導電膜３２を除去する。
【００２８】
そのドライエッチングにおけるエッチングガスは特に限定されないが、本実施形態ではCl2、HBr、及びCF4の混合ガスをそのエッチングガスとして使用する。
【００２９】
この後に、第１のレジスト膜３５は除去される。
【００３０】
次いで、図７に示すように、下地導電膜３２の上と、第２のロジック領域IIにおけるトンネル絶縁膜２２の上とに、減圧CVD法を用いて第１の酸化シリコン膜３７ｘと窒化シリコン膜３７ｙとをこの順にそれぞれ厚さ５nm、１０nmに形成する。
【００３１】
更に、酸素雰囲気中において基板温度を約９５０℃、加熱時間を約９０分間とする条件で窒化シリコン膜３７ｙの表面を酸化し、窒化シリコン膜３７ｙの表面に約３０nmの厚さの第２の酸化シリコン膜３７ｚを形成する。
【００３２】
これにより、第１の酸化シリコン膜３７ｘ、窒化シリコン膜３７ｙ、及び第２の酸化シリコン膜３７ｚをこの順に積層してなるONO膜が中間絶縁膜３７としてシリコン基板１の上側全面に形成されたことになる。
【００３３】
続いて、図８に示すように、第１のロジック領域I、第２のロジック領域II、及びメモリ領域IIIの各々にフォトレジストを塗布し、それを露光、現像することにより第２のレジスト膜３９を形成する。
【００３４】
なお、第２のロジック領域IIは第２のレジスト膜３９で覆われずに露出する。また、第１のロジック領域Iにおける第２のレジスト膜３９には、下地導電膜３２の一部領域PRの上に窓３９ａが形成される。
【００３５】
そして、第２のレジスト膜３９をマスクとして使用しながら、第２レジスト膜３９で覆われていない部分の中間絶縁膜３７をエッチングして除去する。
【００３６】
このエッチングは２ステップで行われ、最初の第１のステップではCH3とO2との混合ガスをエッチングガスとするドライエッチングにより、中間絶縁膜３７の第２の酸化シリコン膜３７ｚと窒化シリコン膜３７ｙとをエッチングする。そして、次の第２ステップでは、フッ酸溶液により中間絶縁膜３７の第１の酸化シリコン膜３７ｘをウエットエッチングして除去する。なお、その第２のステップのウエットエッチングにより、第２のロジック領域IIのトンネル絶縁膜２２も除去される。
【００３７】
このようなエッチングにより、第１のロジック領域Iの中間絶縁膜３２に第１の開口３７ａが形成され、その第１の開口３７ａから下地導電膜３２の一部領域PRが露出すると共に、第２のロジック領域IIのシリコン基板１の清浄面が露出する。
【００３８】
そして、第２のレジスト膜３９を除去した後、ウエット処理によりシリコン基板１の表面を洗浄する。
【００３９】
次に、図９に示す断面構造を得るまでの工程について説明する。
【００４０】
まず、酸素雰囲気中で基板温度を約８５０℃とする酸化条件を採用して、中間絶縁膜３７で覆われていない部分のシリコンを熱酸化する。
【００４１】
これにより、第１の開口３７ａから露出する下地導電膜３２の表面に第２のシリコン熱酸化膜４０が形成されると共に、第２のロジック領域IIのシリコン基板１０の表面に第１のゲート絶縁膜２０としてシリコン熱酸化膜が形成される。
【００４２】
次いで、第２のロジック領域IIのうち、後で低電圧トランジスタが形成される部分のゲート絶縁膜２０を除去し、シリコン基板１の清浄面を露出させる。
【００４３】
そして、このように露出した清浄面を、酸素雰囲気中で基板温度を約７００℃〜８００℃とする酸化条件で熱酸化することにより、厚さが約１．７nm程度のシリコン熱酸化膜を形成し、そのシリコン熱酸化膜を第２のゲート絶縁膜２１とする。
【００４４】
なお、その熱酸化によって第１のゲート絶縁膜２０の厚さも増大し、本工程の終了時点で第１のゲート絶縁膜２０の厚さは約１６nm程度となる。
【００４５】
続いて、図１０に示すように、シランを反応ガスとして使用する減圧CVD法により、第１のロジック領域I、第２のロジック領域II、及びメモリ領域IIIの各々に、導電膜４１として厚さ約１８０nmのノンドープのポリシリコン膜を形成する。
【００４６】
次に、図１１に示す断面構造を得るまでの工程について説明する。
【００４７】
まず、導電膜４１の上にフォトレジストを塗布し、それを露光、現像することにより、第３のレジスト膜４３を形成する。
【００４８】
そして、この第３のレジスト膜４３をマスクとして使用して下地導電膜３２、中間絶縁膜３７、及び導電膜４１をドライエッチングする。
【００４９】
そのドライエッチングにおいては、ポリシリコンを材料とする下地導電膜３２と導電膜４１のエッチングガスとしてはCl2とO2との混合ガスが使用され、中間絶縁膜３７として形成したONO膜のエッチングガスとしてはCH3とO2との混合ガスが使用される。
【００５０】
このようなドライエッチングの結果、メモリ領域IIIにおいては、下地導電膜３２がフローティングゲート３２ａになると共に、導電膜４１が第１のゲート電極４１ａとなる。その第１のゲート電極４１ａは、後述のように、メモリ領域IIIに形成されるフラッシュメモリセルのコントロールゲートとしての役割を担う。
【００５１】
また、第１のロジック領域Iでは、下地導電膜３２と導電膜４１が、それぞれ第１の導電パターン３２ｂ及び第２の導電パターン４１ｂとされる。
【００５２】
この後に、第３のレジスト膜４３は除去される。
【００５３】
続いて、図１２に示すように、フローティングゲート３２ａと第１のゲート電極４１ａのそれぞれの側面を熱酸化することにより、これらの側面に厚さが約１０nm程度の第３のシリコン熱酸化膜４５を形成する。その第３のシリコン熱酸化膜４５は、最終的に形成されるフラッシュメモリセルのリテンション特性を向上させる役割を担う。
【００５４】
その後に、フローティングゲート３２ａをマスクとするイオン注入によりフローティングゲート３２ａの横のシリコン基板にn型不純物としてAsをイオン注入し、第１のn型ソースドレインエクステンション４６ａを形成する。
【００５５】
次いで、図１３に示すように、第１のロジック領域I、第２のロジック領域II、及びメモリ領域IIIの各々に絶縁膜を形成し、その絶縁膜をRIE(Reactive Ion Etching)によりエッチバックして、第１のゲート電極４１ａの横に第１のサイドウォール絶縁膜４７を形成する。その絶縁膜として、本実施形態ではプラズマCVD法により窒化シリコン膜を形成する。
【００５６】
上記のエッチバックによって第３のシリコン熱酸化膜４５もエッチングされるが、メモリ領域IIIにおいては第１のサイドウォール絶縁膜４５がマスクとなるため、第３のシリコン熱酸化膜４５は第１のゲート電極４５ａの側面とその横のシリコン基板１上に残る。
【００５７】
次に、図１４に示すように、第１のロジック領域I、第２のロジック領域II、及びメモリ領域IIIの各々にフォトレジストを塗布し、それを露光、現像することにより第４のレジスト膜５０を形成する。
【００５８】
第４のレジスト膜５０は、第１のロジック領域Iにおいては一部領域PRの上に窓５０ａを有し、第２のロジック領域IIにおいてはゲート電極形状を有する。
【００５９】
そして、メモリ領域IIIにおいては、第１のゲート電極４１ａの上面４１ｘが第４のレジスト膜５０によって覆われる。
【００６０】
ところで、上記のように塗布により形成される第４のレジスト膜５０の膜厚は下地に凹凸に依存し、平坦な下地では十分な厚さの第４のレジスト膜５０が形成されるものの、下地に凹凸がある場合にはその凹部にフォトレジストが流れ込んで膜厚が薄くなる。
【００６１】
この例では、第２のロジック領域IIに残存する導電膜４１の上面４１ｙが平坦であるのに対し、メモリ領域IIIでは第１のゲート電極４１ａによって下地の凹凸が第２のロジック領域IIにおけるよりも大きくなる。そのため、第１のゲート電極４１ａの上面４１ｘ上における第４のレジスト膜５０の厚さT1は、第２のロジック領域IIにおける第４のレジスト膜５０の厚さT2よりも薄くなり、第１のゲート電極４１ａ上で第４のレジスト膜５０の膜厚が不足し易い。
【００６２】
続いて、図１５に示すように、Cl2とO2との混合ガスをエッチングガスとして採用し、第４のレジスト膜５０をマスクにしながら、第１のロジック回路Iの第２の導電パターン４１ｂと第２のロジック領域IIの導電膜４１とをドライエッチングする。
【００６３】
このドライエッチングの結果、第１のロジック領域Iの第２の導電パターン４１ｂに第２の開口４１ｃが形成されると共に、第２のロジック領域IIの導電膜４１がパターニングされて第２〜第６のゲート電極４１ｄ〜４１ｈが形成される。
【００６４】
このとき、本工程でマスクとなる第４のレジスト膜５０もエッチングされてその厚さが薄くなる。特に、第１のゲート電極４１ａの上においては、上記のように第４のレジスト膜５０の膜厚がもともと薄いため、このドライエッチングの最中に第４のレジスト膜５０が消失し、第１のゲート電極４１ａの上面４１ｘがエッチング雰囲気に曝されることになる。
【００６５】
なお、第１のゲート電極４１ａの上から第４のレジスト膜５０が消失するのを防止するために、予め第４のレジスト膜５０を厚く形成することも考えられる。しかし、第４のレジスト膜５０を過度に厚くすると、第２のロジック領域IIでゲート電極形状の第４のレジスト膜５０のアスペクト比が高くなるため、第２のロジック領域IIにおいて第４のレジスト膜５０が倒れてパターン不良が発生するおそれがある。
【００６６】
よって、パターン不良を防止するためには第４のレジスト膜５０の膜厚をある程度薄くする必要があり、上記のようなゲート電極４１ａの露出は避けられない。
【００６７】
この後に、第４のレジスト膜５０は除去される。
【００６８】
図２１は、この工程を終了した後に、第１のゲート電極４１ａの上面４１ｘをSEM(Scanning Electron Microscope)により観察して得られた像をもとにして描いた図である。
【００６９】
図２１に示すように、上記のようにエッチング雰囲気に曝された結果、上面４１ｘには荒れPが発生している。
【００７０】
次いで、図１６に示すように、第２のロジック領域IIにおけるシリコン基板１に、第２〜第４のn型ソースドレインエクステンション４６ｂ〜４６ｄと、第１及び第２のp型ソースドレインエクステンション４６ｅ、４６ｆを形成する。
【００７１】
なお、本工程は第２〜第６のゲート電極４１ｄ〜４１ｈをマスクにするイオン注入により行われ、不図示のレジスト膜を用いてp型不純物とn型不純物とが打ち分けられる。
【００７２】
次に、図１７に示すように、第１のロジック領域I、第２のロジック領域II、及びメモリ領域IIIの各々に絶縁膜を形成した後、その絶縁膜をRIEによりエッチバックしてメモリ領域IIIの第１のゲート電極４１ａの横に第２のサイドウォール絶縁膜５３として残す。その絶縁膜は、例えば、CVD法で形成された酸化シリコン膜である。
【００７３】
このエッチバックでは、第１のロジック領域Iにおける第２のシリコン熱酸化膜４０も除去され、第１の導電パターン３２ｂの一部領域PRが露出する。
【００７４】
また、第２のサイドウォール絶縁膜５３は、第２のロジック領域IIの第２〜第６のゲート電極４１ｄ〜４１ｈの各々の横にも形成される。
【００７５】
そして、第２のサイドウォール絶縁膜５３をマスクにするイオン注入によりメモリ領域IIIにおけるシリコン基板１にn型不純物をイオン注入し、フローティングゲート３２ａの横のシリコン基板１に第１のn型ソースドレイン領域５５ａを形成する。
【００７６】
更に、第２のロジック領域IIにおけるシリコン基板１にp型不純物とn型不純物を打ち分けてイオン注入することにより、第２〜第４のn型ソースドレイン領域５５ｂ〜５５ｄと、第１及び第２のp型ソースドレイン領域５５ｅ、５５ｆを形成する。
【００７７】
なお、そのp型不純物とn型不純物との打ち分けは不図示のレジスト膜を用いて行われる。
【００７８】
ここまでの工程により、メモリ領域IIIにおいては、第１のn型ソースドレイン領域５５ａ、トンネル絶縁膜２２、フローティングゲート３２ａ、中間絶縁膜３７、及び第１のゲート電極４１ａを備えたフラッシュメモリセルFLの基本構造が完成する。
【００７９】
前述のように、第１のゲート電極４１はフラッシュメモリセルのコントロールゲートの役割を担うものであって、第１のゲート電極４１の電位を制御することによりフローティングゲート３２ａに電荷を蓄積してデータを記憶することができる。
【００８０】
一方、第２のロジック領域IIにおいては、センスアンプ等のロジック回路を形成するn型MOSトランジスタTRn(HV)、TRn(LV)、p型MOSトランジスタTRp(HV)、TRp(LV)の基本構造が完成する。なお、これらのトランジスタのうち、HVが付されたトランジスタは、LVが付されたトランジスタよりも耐圧が高い高電圧トランジスタである。
【００８１】
続いて、図１８に示すように、第１のロジック領域I、第２のロジック領域II、及びメモリ領域IIIの各々にスパッタ法でコバルト膜を厚さ約８nmに形成した後、そのコバルト膜をアニールしてシリコンと反応させる。
【００８２】
そして、素子分離絶縁膜４等の上で未反応となっているコバルト膜をウエットエッチングして除去し、第１のゲート電極４１ａと第２〜第６のゲート電極４１ｄ〜４１ｈの各々の横のシリコン基板１の表面に金属シリサイド膜５７を形成する。
【００８３】
なお、その金属シリサイド膜５７はこれらのゲート電極の上面にも形成され、これにより各ゲート電極が低抵抗化される。
【００８４】
また、第１のロジック領域Iにおいては、第１の開口３７ａから露出する第１の導電パターン３２ｂの表面にも金属シリサイド膜５７が形成される。
【００８５】
次いで、図１９に示すように、CVD法により窒化シリコン膜を厚さ約５０nmに形成し、その窒化シリコン膜をカバー絶縁膜５８とする。
【００８６】
そして、そのカバー絶縁膜５８の上にCVD法により層間絶縁膜５９として酸化シリコン膜を約１０００nmの厚さに形成した後、CMP(Chemical Mechanical Polishing)法により層間絶縁膜５９の上面を研磨して平坦化する。
【００８７】
次に、図２０に示す断面構造を得るまでの工程について説明する。
【００８８】
まず、フォトリソグラフィとドライエッチングによりカバー絶縁膜５８と層間絶縁膜５９とをパターニングしてこれらの絶縁膜に複数のホール５９ａを形成する。
【００８９】
そのホール５９ａは、第１のロジック領域Iにおいては、第１の開口３７ａと第２の開口４１ｃの各々の内側に形成される。
【００９０】
また、第２のロジック領域IIとメモリ領域IIIにおいては、第１〜第４のn型ソースドレイン領域５５ａ〜５５ｄと第１及び第２のp型ソースドレイン領域５５ｅ、５５ｆの各々の上にホール５９ａが形成される。
【００９１】
次いで、これらのホール５９ａ内と層間絶縁膜５９の上とに、グルー膜としてスパッタ法によりTi（チタン）膜とTiN（窒化チタン）膜とをこの順に形成する。そして、六フッ化タングステンを反応ガスとして使用するCVD法により、そのグルー膜の上にW（タングステン）膜を形成して各ホール５９ａを完全に埋め込む。そして、層間絶縁膜５９の上面に形成された余分なW膜とグルー膜とをCMP法により除去し、これらの膜をホール５９ａ内に導体プラグ６０として残す。
【００９２】
これらの導体プラグ６０のうち、第１のロジック領域Iに形成されたものは、第１の導電パターン３２ｂと電気的に接続される。また、第２のロジック領域IIやメモリ領域IIIに形成された導体プラグ６０は、第１〜第４のn型ソースドレイン領域５５ａ〜５５ｄや第１及び第２のp型ソースドレイン領域５５ｅ、５５ｆの各々と電気的に接続される。
【００９３】
以上により、この調査に使用した半導体装置の基本構造が完成した。
【００９４】
この半導体装置においては、第１のロジック領域Iの第１の導電パターン３２ｂ、中間絶縁膜３７、第２の導電パターン４１ｂによりキャパシタQが形成される。
【００９５】
そのキャパシタQの機能は特に限定されないが、例えば１．２V程度の電源電圧を昇圧して１０Vの高電圧を発生する昇圧回路内のポンピングキャパシタとしてキャパシタQを使用し得る。このようにして得られた高電圧は、例えば、フラッシュメモリセルFLに書き込み又は消去を行う際に第１のゲート電極４１ａに印加され、それによりトンネル絶縁膜２２を介してフローティングゲート３２ａに電子が注入、又は引き抜かれる。
【００９６】
上記した半導体装置の製造方法によれば、図１５の工程で第１のゲート電極４１ａの上面４１ｘから第４のレジスト膜５０が消失するため、上面４１ｘがエッチング雰囲気に曝されて図２１のような荒れPが発生する。
【００９７】
このような荒れPが発生すると、荒れPがある部分で第１のゲート電極４１ａが局所的に薄くなり、第１のゲート電極４１ａの全体の電気抵抗が高くなる。また、最悪の場合には第１のゲート電極４１ａの全体がエッチングにより消失することもある。いずれの現象も半導体装置を不良にしてその歩留まりを低下させる要因となるため、ロジック混載メモリにおいては上記のような第１のゲート電極４１ａの荒れを防止するのが好ましい。
【００９８】
以下に、本実施形態について説明する。
【００９９】
（第１実施形態）
本実施形態では、以下のようにフラッシュメモリをロジック回路に混載した半導体装置を製造する。
【０１００】
図２２〜図３０は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図２２〜図３０において、上記で説明したのと同じ要素には上記と同じ符号を付し、以下ではその説明を省略する。
【０１０１】
最初に、図２２に示す断面構造を得るまでの工程について説明する。
【０１０２】
まず、上記した図１〜図１３の工程を行った後、図２２に示すように、第２の導電パターン４１ｂ、第１のゲート電極４１ａ、導電膜４１、及び第１のサイドウォール絶縁膜４７の各々の上にマスク膜６３として酸化シリコン膜を３０nm程度の厚さに形成する。
【０１０３】
マスク膜６３の成膜条件は特に限定されないが、TEOS(Tetraethyl Orthosilicate)ガスを成膜ガスとして使用するCVD法により基板温度を６２０℃としてマスク膜６３を形成するのが好ましい。
【０１０４】
なお、基板温度を７８０℃程度の高温にし、TEOSガスを用いてマスク膜６３を形成してもよい。このように高温で形成された酸化シリコン膜はHTO(High Temperature Oxide)とも呼ばれる。この酸化シリコン膜は緻密であるため、４nm程度の厚さに形成すれば十分である。
【０１０５】
また、後述のようにこのマスク膜６３は第１のゲート電極４１ａの上面４１ｘを保護するものなので、当該４１ｘに直接接触するようにマスク膜６３を形成するのが好ましい。
【０１０６】
次に、図２３に示すように、第１のロジック領域I、第２のロジック領域II、及びメモリ領域IIIの各々にフォトレジストを塗布し、それを露光、現像することにより第５のレジスト膜６５を形成する。
【０１０７】
その第５のレジスト膜６５は、第１のロジック領域Iにおいては一部領域PRを内側に含む窓６５ａを有すると共に、セル領域IIIにおいてはマスク膜６３を覆う。一方、第２のロジック領域IIにおいては、第５のレジスト膜６５は形成されず、マスク膜６３が露出する。
【０１０８】
なお、第５のレジスト膜６５は、ゲート電極のように微細なデバイスパターンを得るためのエッチングマスクとして使用するものではない。そのため、第５のレジスト膜６５の材料としては、ArFレーザ光よりも波長が長い露光光用のレジスト、例えばi線レジストで十分である。
【０１０９】
次いで、図２４に示すように、第５のレジスト膜６５をマスクに使用しながら、フッ酸溶液をエッチング液とするウエットエッチングにより第２のロジック領域IIのマスク膜６３を除去し、第２のロジック領域IIにおいて導電膜４１の表面を露出させる。
【０１１０】
このエッチングでは、窓６５ａを通じて第１のロジック領域Iのマスク膜６３もエッチングされ、一部領域PRを内側に含む第３の開口６３ａがマスク膜６３に形成される。
【０１１１】
また、第５のレジスト膜６５の材料であるi線レジストは、ArFレジストやKrFレジスト等の化学増幅型のレジストと比較してフッ酸に対する耐性が高いため、第５のレジスト膜６５にフッ酸が浸み込み難く、第３の開口６３ａを綺麗に形成することができる。
【０１１２】
この後に、図２５に示すように、シリコン基板１の上側全面をアンモニア化水（APM）と硫酸化水（SPM）に順に曝すことにより第５のレジスト膜６５を除去する。
【０１１３】
次いで、図２６に示すように第１のロジック領域I、第２のロジック領域II、及びメモリ領域IIIの各々にフォトレジストを再び塗布し、それを露光、現像することにより第６のレジスト膜６７を形成する。
【０１１４】
後述のように第６のレジスト膜６７はゲート電極のパターニングに使用するものなので、その材料としては、微細なゲート電極が得られるようになるべく波長の短い露光光用のレジスト、例えばArFレジストを使用するのが好ましい。
【０１１５】
また、このようにして形成された第６のレジスト膜６７は、第１のロジック領域Iにおいて第３の開口６３ａに重なる窓６７ａを有すると共に、第２のロジック領域IIにおいてゲート電極形状を有する。
【０１１６】
窓６７ａの直径D2は特に限定されないが、本実施形態では直径D2を第３の開口６３ａの直径D1よりも小さくすることにより、第３の開口６３ａの内側に窓６７ａを設ける。
【０１１７】
更に、上記の調査結果で説明したように、メモリ領域IIIでは隣接する第１のゲート電極４１ａの間にレジストが流れ込むため、第１のゲート電極４１ａの上面４１ｘ上での第６のレジスト膜６７の厚さT1は、第２のロジック領域IIにおける厚さT2よりも薄くなる。
【０１１８】
次いで、図２７に示すように、第６のレジスト膜６７をマスクにしながら、第１のロジック領域Iの第２の導電パターン４１ｂと第２のロジック領域IIの導電膜４１とをドライエッチングする。このドライエッチングの条件は特に限定されないが、本実施形態ではCl2とO2との混合ガスをエッチングガスとして採用する。
【０１１９】
このドライエッチングにより、第２のロジック領域IIにおいては、導電膜４１がパターニングされて第２〜第６のゲート電極４１ｄ〜４１ｈが形成される。
【０１２０】
ここで、メモリ領域IIIにおいては、上記のように第１のゲート電極４１ａの上における第６のレジスト膜６７の厚さT1が薄いため、本工程のドライエッチングにより第１のゲート電極４１ａの上から第６のレジスト膜６７が消失する。
【０１２１】
但し、本実施形態ではマスク膜６３により第１のゲート電極４１ａを覆ってあるので、本工程において第１のゲート電極４１ａの上面４１ｘがエッチング雰囲気に露出することはない。
【０１２２】
特に、マスク膜６３の材料である酸化シリコンは、エッチングガスであるCl2とO2との混合ガスに対して第６のレジスト膜６７よりもエッチングレートが遅いので、ドライエッチングの最中にマスク膜６３がエッチングされて消失するのを防止できる。
【０１２３】
これにより、本実施形態では、第１のゲート電極４１ａがエッチング雰囲気に露出してその上面４１ｘに荒れが発生するのを防止することが可能となる。
【０１２４】
マスク膜６３は、このように第１のゲート電極４１を保護するものであるが、長時間にわたってエッチング雰囲気に曝されると第１のゲート電極４１の上から消失するおそれがある。
【０１２５】
このような危険性を低減するため、本工程で第２〜第６のゲート電極４１ｄ〜４１ｈが形成された時点で第１のゲート電極４１ａの上にマスク膜６３が残る厚さ、例えば３００nm程度の厚さに当該マスク膜６３を形成するのが好ましい。なお、既述のようにマスク膜６３としてHTOを形成する場合には、４nm程度の厚さのマスク膜６３であっても第１のゲート電極４１ａ上に残すことができる。
【０１２６】
また、第１のゲート電極４１を保護する目的で第６のレジスト膜６７を厚く形成する必要がなくなるので、第６のレジスト膜６７を薄く形成して第２のロジック領域IIのゲート第２〜第６のゲート電極４１ｄ〜４１ｈの更なる微細化を図ることも可能となる。
【０１２７】
一方、第１のロジック領域Iにおいては、窓６７ａを通じて第２の導電パターン４１ｂがドライエッチングされ、第２の導電パターン４１ｂに一部領域PRを内側に含む第２の開口４１ｃが形成される。
【０１２８】
本実施形態では、図２４の工程において予め第３の開口６３ａを形成し、かつ、その第３の開口６３ａに重なるように窓６７ａを形成するので、マスク膜６３によってエッチングが阻害されずに上記のように第２の開口４１ｃを形成することができる。
【０１２９】
なお、本実施形態のように窓６７ａの直径D2を第３の開口６３ａの直径D1よりも小さくする場合には、上記の第２の開口４１ｃの直径は窓６７ａの直径D2と同一になる。
【０１３０】
次いで、図２８に示すように、第５レジスト膜６５をアッシングして除去する。
【０１３１】
続いて、図２９に示すように、フッ酸溶液をエッチング液に使用するウエットエッチングによりマスク膜６３を除去する。
【０１３２】
マスク膜６３の材料である酸化シリコンは、第１のサイドウォール絶縁膜４７の材料である窒化シリコンと比較してフッ酸溶液に対するエッチングレートが早い。そのため、このエッチングでは、第１のサイドウォール絶縁膜４７を残しながら、マスク膜６３のみを選択的に除去することができる。
【０１３３】
更に、TEOSガスを反応ガスに使用して形成されたマスク膜６３は、シリコン熱酸化膜と比較して膜の密度が低く、フッ酸溶液に対するエッチングレートがシリコン熱酸化膜のそれと比較して８倍〜９倍程度も速い。よって、本工程では、短いエッチング時間でマスク膜６３を除去して、ウエットエッチングがトンネル絶縁膜２２や第３のシリコン熱酸化膜４５にも及ぶのを防止できる。
【０１３４】
特に、第３のシリコン熱酸化膜４５は、既述のようにフラッシュメモリセルのリテンション特性を高める機能を有するため、上記のようにウエットエッチングを防止する実益がある。
【０１３５】
なお、マスク膜６３のエッチング量はウエットエッチングの時間でコントロールすることができ、シリコン熱酸化膜が約５nmエッチングされるのに要する時間だけウエットエッチングを行うことでマスク膜６３の全てを除去することができる。
【０１３６】
また、このようにマスク膜６３を除去した後、APM又はSPMにシリコン基板１を浸し、シリコン基板１を洗浄してもよい。
【０１３７】
この後は、上記した図１６〜図２０の工程を行うことで、図３０に示す本実施形態に係る半導体装置の基本構造を完成させる。
【０１３８】
以上説明した本実施形態によれば、図２７を参照して説明したように、メモリ領域IIIの第１のゲート電極４１ａの上面４１ｘをマスク膜６３で覆う。よって、第２〜第６のゲート電極４１ｄ〜４１ｈを形成するときのドライエッチングの雰囲気に第１のゲート電極４１ａの上面４１ｘが曝されるのを防止でき、ドライエッチングにより上面４１ｘが荒れたり第１のゲート電極４１ａが消失する危険性を低減できる。
【０１３９】
その結果、上面４１ｘの荒れ等が原因で半導体装置が不良になるのを抑制し、半導体装置の歩留まりを向上させることが可能となる。
【０１４０】
図３１は、本実施形態における第１のゲート電極４１ａの上面４１ｘをSEMにより観察して得られた像をもとにして描いた図である。
【０１４１】
図２１の場合とは異なり、図３１では上面４１ｘに荒れが発生していない。このことから、マスク膜６３が上面４１ｘの荒れを防止する効果があることが確認できた。
【０１４２】
以上により、本実施形態によれば、フラッシュメモリセルFLのコントロールゲートとしての役割を担う第１のゲート電極４１ａの上面４１ｘの荒れを防止して、フラッシュメモリセルとロジック回路とを混載した半導体装置の歩留まりを向上させることができる。
【０１４３】
ところで、本実施形態では、図２４の工程において、第２のロジック領域IIからマスク膜６３を除去した。このようにマスク膜６３を除去せずに、第２のロジック領域IIにマスク膜６３を残すことも考えられるが、これでは以下の比較例のような不都合が生じる。
【０１４４】
図３２〜図３４は、比較例に係る半導体装置の製造途中の断面図である。
【０１４５】
図３２は、上記の図２４の工程に対応した断面図であるが、この比較例では第２のロジック領域IIにも第５のレジスト膜６５を形成する。これにより、第１のロジック領域Iにおいては窓６５ａを通じてマスク膜６３がドライエッチングされるものの、第２のロジック領域IIにおいては第５のレジスト膜６５がマスクとなって導電膜４１はエッチングされない。
【０１４６】
この後に、シリコン基板１の上側全面をAPMとSPMに順に曝すことにより第５のレジスト膜６５を除去する。
【０１４７】
次いで、図３３に示すように、第１のロジック領域I、第２のロジック領域II、及びメモリ領域IIIの各々に既述の第６のレジスト膜６７を形成する。
【０１４８】
その第６のレジスト膜６７は、下地が平坦な第２のロジック領域IIでは十分な厚さT2で形成されるが、凹凸が大きいメモリ領域IIIにおいては第１のゲート電極４１ａの上での厚さT1が不足する。
【０１４９】
次に、図３４に示すように、Cl2とO2との混合ガスをエッチングガスに使用しながら、第６のレジスト膜６７をマスクにして第２のロジック領域IIのマスク膜６３と導電膜４１とをドライエッチングして、第２〜第６のゲート電極４１ｄ〜４１ｈを形成する。
【０１５０】
このドライエッチングでは、図２７の工程と同様に、第１のロジック領域Iの第２の導電パターン４１ｂに第２の開口４１ｃが形成される。
【０１５１】
一方、メモリ領域IIIにおいては、上記のように第６のレジスト膜６７の厚さT1が薄いため、このドライエッチングの最中に第６のレジスト膜６７が消失する。
【０１５２】
更に、本工程のエッチング深さは、第２のロジック領域IIのマスク膜６３と導電膜４１との二層をエッチングする深さに設定されるので、メモリ領域IIIのマスク膜６３もエッチングされて第１のゲート電極４１ａの上面４１ｘが露出する。
【０１５３】
このように、第２のロジック領域IIにマスク膜６３を残してしまうと、そのマスク膜６３をゲート電極形状にエッチングするときに第１のゲート電極４１ａがエッチング雰囲気に曝され、既述のような荒れが第１の電極４１ａに生ずる。
【０１５４】
よって、第１の電極４１ａをエッチング雰囲気に曝さないようにするには、本実施形態の図２７のように第２のロジック領域IIからマスク膜６３を予め除去しておき、エッチング深さを第１の導電膜４１の厚さに留めるようにするのが好ましい。
【０１５５】
（第２実施形態）
第１実施形態では、図２６及び図２７に示したように、第６のレジスト膜６７の窓６７ａの直径D2を、マスク膜６３の第３の開口６３ａの直径D1よりも小さくした。
【０１５６】
本実施形態ではこれらの直径D1、D2の大小関係を第１実施形態とは逆にする。
【０１５７】
図３５及び図３６は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図３５及び図３６は、それぞれ第１実施形態の図２６及び図２７の工程に対応する。
【０１５８】
図３５に示すように、本実施形態では、第６のレジスト膜６７の窓６７ａの直径D2を、マスク膜６３の第３の開口６３ａの直径D1よりも大きくする。
【０１５９】
次いで、図３６に示すように、第６のレジスト膜６７をマスクにしながら、第１実施形態と同じエッチング条件で第２の導電パターン４１ｂをドライエッチングし、第２の開口４１ｃを形成する。
【０１６０】
本工程では、窓６３ａを通じて第２の導電パターン４１ｂがエッチングされるので、第２の開口４１ｃの直径は窓６３ａの直径D1と同一になる。
【０１６１】
この後は、第１実施形態の図２９〜図３０の工程を行って半導体装置の基本構造を完成させるが、その詳細については省略する。
【０１６２】
以上説明した本実施形態では、窓６７ａの直径D2を第３の開口６３ａの直径D1よりも大きくしたため、図３６のエッチングの際にはマスク膜６３が第１のロジック領域Iにおけるエッチングのマスクとなる。そのため、第１のロジック領域Iの第６のレジスト膜６７がエッチングされてその膜厚が薄くなっても、マスク膜６３をマスクにするエッチングで第２の導電パターン４１ｂに綺麗な形状の第３の開口６３ａを形成することができる。
【０１６３】
（第３実施形態）
第１実施形態では、図３０に示したように、第１のロジック領域IにキャパシタQを形成した。第１のロジック領域Iに形成される素子はキャパシタに限定されない。本実施形態では、その素子として抵抗素子を形成する。
【０１６４】
図３７〜図４２は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図３７〜図４２において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１６５】
最初に、図３７に示す断面構造を得るまでの工程について説明する。
【０１６６】
まず、第１実施形態で説明した図２２の工程を行うことにより、シリコン基板１の上側全面にマスク膜６３が形成された状態とする。
【０１６７】
なお、本実施形態では、第１のロジック領域Iの第１の導電パターン３２ｂが二つの一部領域PRを有しており、これらの一部領域PRの各々に第１の開口３７ａと第２のシリコン熱酸化膜４０を形成しておく。
【０１６８】
次いで、図３８に示すように、シリコン基板１の上側全面にi線レジストを材料とする第５のレジスト膜６５を形成する。そして、第５のレジスト膜６５をマスクにしながらフッ酸溶液でマスク膜６３をウエットエッチングすることにより、第２のロジック領域IIからマスク膜６３を除去すると共に、第１のロジック領域Iのマスク膜に二つの第３の開口６３ａを形成する。
【０１６９】
このウエットエッチングを終了後、シリコン基板１の上側全面をAPMとSPMに順に曝すことにより第５のレジスト膜６５を除去する。
【０１７０】
続いて、図３９に示すように、シリコン基板１の上側全面にArFレジストを塗布し、それを露光、現像することにより、第１実施形態と同様に窓６７ａを備えた第６のレジスト膜６７を形成する。
【０１７１】
そして、第６のレジスト膜６７をマスクするドライエッチングにより、第１のロジック領域Iの第２の導電パターン４１ｂに二つの第２の開口４１ｃを形成する。また、これと同時に、第２のロジック領域IIの導電膜４１をパターニングして第２〜第６のゲート電極４１ｄ〜４１ｈを形成する。
【０１７２】
このドライエッチングでは、第１実施形態と同様に、エッチングガスとしてCl2とO2との混合ガスが使用される。
【０１７３】
また、第１実施形態で説明したように、メモリ領域IIIにおいては、このドライエッチングの最中に第１のゲート電極４１ａの上から第６のレジスト膜６７が消失するが、第１のゲート電極４１ａの上面４１ｘはマスク膜６３によってエッチング雰囲気から保護される。
【０１７４】
その後、図４０に示すように、アッシングにより第６のレジスト膜６７を除去する。
【０１７５】
次いで、図４１に示すように、フッ酸溶液をエッチング液に使用するウエットエッチングによりマスク膜６３を除去する。なお、この後にAPM又はSPMにシリコン基板１を浸すことによりシリコン基板１を洗浄してもよい。
【０１７６】
この後は、既述の図１７〜図２０の工程を行うことにより、図４２に示す本実施形態に係る半導体装置の基本構造を完成させる。
【０１７７】
その半導体装置においては、抵抗体として機能する第１の導電パターン３２ｂの二つの一部領域PRの各々の上に導体プラグ６０が形成される。そして、これらの導体プラグ６０は、第１の導電パターン３２ｂと共に抵抗素子Rを形成し、その抵抗素子Rの端子としての役割を担う。
【０１７８】
以上説明した本実施形態では、図３９に示したように、第３の開口６３ａに重なるように窓６７ａを形成する。よって、第１実施形態と同様に、ドライエッチングによって第２の導電膜４１ｂに第２の開口４１ｃを形成するときに、マスク膜６３によってそのドライエッチングが阻害されるのを防止することができる。
【０１７９】
（第４実施形態）
第３実施形態では、第１のロジック領域Iに抵抗素子Rを形成したが、本実施形態ではこれに代えてトランジスタを形成する。
【０１８０】
図４３〜図５０は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図４３〜図５０において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１８１】
この半導体装置を製造するには、まず、既述の図１〜図１１の工程を行い、図４３に示す断面構造を得る。
【０１８２】
なお、図４３に示すように、本実施形態では第１のロジック領域Iにもトンネル絶縁膜２２を形成する。
【０１８３】
そして、第３のレジスト膜４３をマスクにするドライエッチングでは、既述のようにメモリ領域IIIにフローティングゲート３２ａ、中間絶縁膜３７、及び第１のゲート電極４１ａの積層体が形成される。
【０１８４】
一方、第１のロジック領域Iにおいては、そのドライエッチングにより、トンネル絶縁膜２２の上に第７のゲート電極３２ｃ、中間絶縁膜３７、及び第１のゲート電極４１ａの積層体が形成される。
【０１８５】
また、第１のロジック領域Iの素子分離絶縁膜４の上には、第１実施形態と同様に、第１の導電パターン３２ｂ、中間絶縁膜３７、及び第２の導電パターン４１ｂの積層体が形成される。
【０１８６】
次に、図４４に示すように、既述の図１２〜図１３の工程を行うことにより、シリコン基板１に第１のn型ソースドレインエクステンション４６ａが形成された構造を得る。その第１のn型ソースドレインエクステンション４６ａは、メモリ領域IIIだけでなく、第１のロジック領域Iの第７のゲート電極３２ｃの横のシリコン基板１にも形成される。
【０１８７】
その後に、図４５に示すように、TEOSガスを成膜ガスとして使用するCVD法により、基板温度を６２０℃としてシリコン基板１の上側全面に酸化シリコン膜を３００nm程度の厚さに形成し、その酸化シリコン膜をマスク膜６３とする。
【０１８８】
次に、図４６に示す断面構造を得るまでの工程について説明する。
【０１８９】
まず、第１実施形態の図２４の工程に従ってマスク膜６３をパターニングすることにより、第２のロジック領域IIからマスク膜６３を除去すると共に、第１のロジック領域Iのマスク膜６３に第３の開口６３ａを形成する。
【０１９０】
次いで、シリコン基板１の上側全面にArFレジストを塗布し、それを露光、現像して第６のレジストパターン６７を形成する。
【０１９１】
第１実施形態で説明したように、その第６のレジストパターン６７は、第１のロジック領域Iにおいて窓６７ａを有すると共に、第２のロジック領域IIにおいてゲート電極形状を有する。
【０１９２】
上記の窓６７ａは第３の開口６３ａに重なるように形成されるが、本実施形態では、第２実施形態に従って窓６７ａの直径D2を第３の開口６３ａの直径D1よりも大きくする。
【０１９３】
次に、図４７に示すように、エッチングガスとしてCl2とO2との混合ガスを使用しながら、第６のレジスト膜６７をマスクするドライエッチングにより、第１のロジック領域Iの第２の導電パターン４１ｂに第２の開口４１ｃを形成する。そして、これと同時に第２のロジック領域IIの導電膜４１をパターニングして第２〜第６のゲート電極４１ｄ〜４１ｈを形成する。
【０１９４】
第１実施形態で説明したように、メモリ領域IIIにおいてはこのドライエッチングの最中に第１のゲート電極４１ａの上から第６のレジスト膜６７が消失するが、第１のゲート電極４１ａの上面４１ｘはマスク膜６３によってエッチング雰囲気から保護される。
【０１９５】
その後、図４８に示すように、第６のレジスト膜６７をアッシングして除去する。
【０１９６】
次いで、図４９に示すように、フッ酸溶液をエッチング液に使用するウエットエッチングによりマスク膜６３を除去する。なお、マスク膜６３を除去した後、APM又はSPMにシリコン基板１を浸し、シリコン基板１を洗浄してもよい。
【０１９７】
この後は、既述の図１７〜図２０の工程を行うことにより、図５０に示す本実施形態に係る半導体装置の基本構造を完成させる。
【０１９８】
その半導体装置においては、第１のロジック領域Iの第１の導電パターン３２ｂの一部領域PR上に導体プラグ６０が形成される。
【０１９９】
一方、第１のロジック領域Iの第７のゲート電極３２ｃの横には、メモリ領域IIと同様の第１のn型ソースドレイン領域５５ａが形成され、その上に導体プラグ６０が形成される。
【０２００】
そして、その第１のn型ソースドレイン領域５５ａは、トンネル絶縁膜２２及び第７のゲート電極３２ｃと共に参照トランジスタTRrefを形成する。
【０２０１】
図５１は、この半導体装置の第１のロジック領域Iの拡大平面図であり、先の図５０の第１のロジック領域Iの断面図は図５１のA−A線に沿う断面図に相当する。
【０２０２】
なお、図５１では、平面レイアウトを見やすくするために、第１のゲート電極４１ａと第２の導電パターン４１ｂについては省略してある。
【０２０３】
図５１に示すように、第１の導電パターン３２ｂは第７のゲート電極３２ｃの一部であって、第２の開口４１ｃ内の導体プラグ６０から第７のゲート電極３２ｃに参照トランジスタTRrefのゲート電圧が印加される。
【０２０４】
参照トランジスタTRrefの機能は特に限定されないが、そのゲート絶縁膜にはフラッシュメモリセルFLのトンネル絶縁膜２２が使用されているので、そのトンネル絶縁膜２２の耐圧を調べるテストにおいて参照トランジスタTRrefを使用するのが好ましい。
【０２０５】
そのテストにおいては、第７のゲート電極３２ｃの両側の第１のn型ソースドレイン領域５５ａに所定の電圧を印加した状態で、第７のゲート電極３２ｃのゲート電圧の電位を高めていく。
【０２０６】
そして、第３のゲート電極３２の下のトンネル絶縁膜２２がブレイクダウンを起こして第７のゲート電極３２ｃに電子が注入されると、第１の導電パターン３２ｂ上の導体プラグ６０に電流が流れる。その電流を検出することによりトンネル絶縁膜２２の耐圧を調べることができる。
【０２０７】
上記した本実施形態では、第２実施形態と同様に、図４６の工程において形成される窓６７ａの直径D2を第３の開口６３ａよりも大きくする。そのため、図４７の工程で第１のロジック領域Iの第６のレジスト膜６７が薄くなっても、マスク膜６３をマスクにして第２の導電パターン４１ｂをドライエッチングでき、綺麗な形状の第２の開口４１ｃを形成することができる。
【０２０８】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０２０９】
（付記１）  半導体基板のメモリ領域とロジック領域に導電膜を形成する工程と、
前記メモリ領域における導電膜をパターニングすることにより、前記ロジック領域に前記導電膜を残しながら、前記メモリ領域に第１のゲート電極を形成する工程と、
前記第１のゲート電極を形成した後、前記ロジック領域に残存する前記導電膜の上方と、前記第１のゲート電極の上方とに、マスク膜を形成する工程と、
前記ロジック領域における前記マスク膜を除去する工程と、
前記ロジック領域における前記マスク膜を除去した後、前記メモリ領域に残存する前記マスク膜の上方と、前記ロジック領域に残存する前記導電膜の上方とに、第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクにして前記導電膜をエッチングすることにより、前記ロジック領域に第２のゲート電極を形成する工程と、
前記第１のレジスト膜を除去する工程と、
前記マスク膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【０２１０】
（付記２）  前記マスク膜を形成する前に、前記第１のゲート電極の横にサイドウォール絶縁膜を形成する工程を更に有し、
前記マスク膜を形成する工程において、前記サイドウォール絶縁膜の上にも前記マスク膜を形成すると共に、
前記マスク膜を除去する工程において、前記マスク膜のエッチングレートが前記サイドウォール絶縁膜のエッチングレートよりも速くなるエッチング条件を採用して、前記マスク膜をエッチングにより除去することを特徴とする付記１に記載の半導体装置の製造方法。
【０２１１】
（付記３）  前記サイドウォール絶縁膜を形成する工程において、該サイドウォール絶縁膜として窒化シリコン膜を形成し、
前記マスク膜を形成する工程において、該マスク膜として酸化シリコン膜を形成し、
前記マスク膜を除去する工程において、フッ酸溶液により前記マスク膜をウエットエッチングして除去することを特徴とする付記２に記載の半導体装置の製造方法。
【０２１２】
（付記４）  前記マスク膜を形成する工程において、該マスク膜の厚さを、前記第２のゲート電極が形成された時点で前記第１のゲート電極の上方に前記マスク膜が残る厚さに設定することを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。
【０２１３】
（付記５）  前記マスク膜を形成する工程において、該マスク膜としてシリコン熱酸化膜よりもエッチングレートが速い絶縁膜を形成することを特徴とする付記１乃至付記４のいずれかに記載の半導体装置の製造方法。
【０２１４】
（付記６）  前記絶縁膜として、TEOSガスを使用するCVD法により酸化シリコン膜を形成することを特徴とする付記５に記載の半導体装置の製造方法。
【０２１５】
（付記７）  前記マスク膜を形成する工程の前に、前記第１のゲート電極の側面とその横の前記半導体基板の上に前記シリコン熱酸化膜を形成する工程を更に有し、
前記マスク膜を形成する工程は、前記シリコン熱酸化膜が形成されている状態で行われることを特徴とする付記５又は付記６に記載の半導体装置の製造方法。
【０２１６】
（付記８）  前記ロジック領域における前記マスク膜を除去する工程は、
前記マスク膜の上に第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクにしながら、前記ロジック領域における前記マスク膜をウエットエッチングにより除去する工程とを含むことを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
【０２１７】
（付記９）  前記マスク膜を除去する工程の後、前記第１のゲート電極と前記第２のゲート電極の各々の横の前記半導体基板の表面に金属シリサイド膜を形成する工程を更に有することを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
【０２１８】
（付記１０）  前記導電膜を形成する工程の前に、前記半導体基板の前記メモリ領域に下地導電膜を形成する工程と、
前記下地導電膜の上に中間絶縁膜を形成する工程とを更に有し、
前記導電膜を形成する工程において、前記中間絶縁膜の上に前記導電膜を形成すると共に、
前記第１のゲート電極を形成する工程において、該第１のゲート電極としてフラッシュメモリセルのコントロールゲートを形成し、かつ、前記中間絶縁膜と前記下地導電膜とをパターニングすることにより、前記第１のゲート電極の下に前記中間絶縁膜を残しながら、前記第１のゲート電極の下の前記下地導電膜を前記フラッシュメモリセルのフローティングゲートにすることを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
【０２１９】
（付記１１）  前記ロジック領域は第１のロジック領域と第２のロジック領域とを備え、
前記第１のゲート電極を形成する工程において、前記第１のロジック回路領域における前記下地導電膜をパターニングして第１の導電パターンにすると共に、前記第１のロジック領域における前記導電膜をパターニングして第２の導電パターンにし、
前記ロジック領域における前記マスク膜を除去する工程において、前記第２のロジック領域における前記マスク膜を除去すると共に、前記第１のロジック領域の前記マスク膜に、前記第１の導電パターンの一部領域を内側に含む第１の開口を形成し、
前記第１のレジスト膜を形成する工程において、前記第１のロジック領域の前記第１のレジスト膜に、前記第１の開口に重なる窓を形成し、
前記第２のゲート電極を形成する工程において、前記窓を通じて前記第２の導電パターンをエッチングすることにより該第２の導電パターンに第２の開口を形成すると共に、前記第２のロジック領域の前記導電膜を前記第２のゲート電極にして、
前記第１の導電パターンの前記一部領域における前記中間絶縁膜を除去する工程と、
前記半導体基板のメモリ領域とロジック領域に層間絶縁膜を形成する工程と、
前記第１の開口と前記第２の開口の各々の内側の前記層間絶縁膜にホールを形成する工程と、
前記ホール内に、前記第１の導体パターンの前記一部領域と電気的に接続された導体プラグを形成する工程とを更に有することを特徴とする付記１０に記載の半導体装置の製造方法。
【０２２０】
（付記１２）  前記窓の直径は、前記第１の開口の直径よりも大きいことを特徴とする付記１１に記載の半導体装置の製造方法。
【０２２１】
（付記１３）  前記第１の導電パターン、前記中間絶縁膜、及び前記第２の導電パターンによってキャパシタが形成されることを特徴とする付記１１又は付記１２に記載の半導体装置の製造方法。
【０２２２】
（付記１４）  前記第１の導電パターンは、抵抗素子の抵抗体であることを特徴とする付記１１又は付記１２に記載の半導体装置の製造方法。
【０２２３】
（付記１５）  前記第１のゲート電極を形成する工程において、前記下地導電膜をパターニングすることにより、前記第１の導電パターンの一部として第３のゲート電極を形成することを特徴とする付記１１又は付記１２に記載の半導体装置の製造方法。
【０２２４】
（付記１６）  前記マスク膜を形成する工程において、前記第１のゲート電極の上面に接触するように前記マスク膜を形成することを特徴とする付記１乃至付記１５のいずれかに記載の半導体装置の製造方法。
【０２２５】
（付記１７）  前記第１のレジスト膜を形成する時点において前記ロジック領域に残存する前記導電膜の上面は平坦であることを特徴とする付記１乃至付記１６のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【０２２６】
１…シリコン基板、１ａ…素子分離溝、２…第１のシリコン熱酸化膜、３…窒化シリコン膜、１１〜１３…第１〜第３のpウエル、１４〜１７…第１〜第４のnウエル、２０…第１のゲート絶縁膜、２１…第２のゲート絶縁膜、２２…トンネル絶縁膜、３２…下地導電膜、３２ａ…下地導電膜、３５…第１のレジスト膜、３７…中間絶縁膜、３７ｘ…第１の酸化シリコン膜、３７ｙ…窒化シリコン膜、３７ｚ…第２の酸化シリコン膜、３９…第２のレジスト膜、３９ａ…窓、４０…第２のシリコン熱酸化膜、４１…導電膜、４１ａ…第１のゲート電極、４１ｂ…第２の導電パターン、４１ｃ…第２の開口、４１ｄ〜４１ｈ…第２〜第６のゲート電極、４１ｘ…上面、４３…第３のレジスト膜、４５…第３のシリコン熱酸化膜、４６ａ〜４６ｄ…第１〜第４のn型ソースドレインエクステンション、４７…第１のサイドウォール絶縁膜、５０…第４のレジスト膜、５０ａ…窓、５５ａ〜５５ｄ…第１〜第４のn型ソースドレイン領域、５５ｅ、５５ｆ…第１及び第２のp型ソースドレイン領域、５７…金属シリサイド膜、５８…カバー絶縁膜、５９…層間絶縁膜、５９ａ…ホール、６０…導体プラグ、６３…マスク膜、６３ａ…第３の開口、６５…第５のレジスト膜、６５ａ…窓、６７…第６のレジスト膜、６７ａ…窓。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005834909.tif 000009
【図９】
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【図１０】
0005834909.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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