(57)【特許請求の範囲】
【請求項１】
周辺回路領域及び該周辺回路領域より高さが低いセル領域を有する半導体基板と、
該半導体基板の前記セル領域上に配置され、複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物と、
該制御ゲート構造物が形成された前記半導体基板の前記セル領域を覆う上部表面が前記半導体基板の前記周辺回路領域の上面と同じ高さを有する第１の絶縁膜と、
該第１の絶縁膜上の選択ゲート電極と、
前記半導体基板の前記周辺回路領域上の周辺回路素子と、
を備えることを特徴とする不揮発性メモリ装置。
【請求項２】
前記第１の絶縁膜上に配置され、前記制御ゲート構造物を保護する保護層をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記第１の絶縁膜及び前記半導体基板の前記周辺回路領域上に配置されるゲート絶縁膜をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記周辺回路素子が、前記選択ゲート電極と同じ導電体からなる周辺回路ゲート電極であることを特徴とする請求項１または２に記載の不揮発性メモリ装置。
【請求項５】
前記選択ゲート電極及び前記制御ゲート構造物を貫通するチャネルと、
該チャネルと前記制御ゲート構造物との間に介在されるメモリ膜と、
をさらに備えることを特徴とする請求項１または２に記載の不揮発性メモリ装置。
【請求項６】
前記制御ゲート構造物下部のパイプ接続ゲート電極と、
前記選択ゲート電極及び前記制御ゲート構造物を貫通する一対のチャネルと、
前記パイプ接続ゲート電極内に埋め込まれつつ、前記一対のチャネル下端を互いに接続させるパイプチャネルと、
前記チャネルと前記制御ゲート構造物との間及び前記パイプチャネルと前記パイプ接続ゲート電極との間に介在されるメモリ膜と、
をさらに備えることを特徴とする請求項１または２に記載の不揮発性メモリ装置。
【請求項７】
前記選択ゲート電極及び前記周辺回路素子上に形成される絶縁層と、
該絶縁層を貫通して前記周辺回路素子と接続されるコンタクトと、
をさらに備えることを特徴とする請求項１または２に記載の不揮発性メモリ装置。
【請求項８】
セル領域が周辺回路領域より高さが低くなるように半導体基板の前記セル領域を所定深さ除去するステップと、
前記半導体基板の前記セル領域上に複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物を形成するステップと、
該制御ゲート構造物が形成された前記半導体基板の前記セル領域を覆う上部表面が前記半導体基板の前記周辺回路領域の上面と同じ高さを有する第１の絶縁膜を形成するステップと、
該第１の絶縁膜上に選択ゲート電極を形成し、前記半導体基板の前記周辺回路領域上に周辺回路素子を形成するステップと、
を含むことを特徴とする不揮発性メモリ装置の製造方法。
【請求項９】
前記第１の絶縁膜形成ステップ後に、
前記第１の絶縁膜上に配置され、前記制御ゲート構造物を保護する保護層を形成するステップをさらに含むことを特徴とする請求項８に記載の不揮発性メモリ装置の製造方法。
【請求項１０】
前記第１の絶縁膜形成ステップ後に、
前記第１の絶縁膜及び前記半導体基板の前記周辺回路領域上にゲート絶縁膜を形成するステップをさらに含むことを特徴とする請求項８に記載の不揮発性メモリ装置の製造方法。
【請求項１１】
前記周辺回路素子が、周辺回路ゲート電極であり、
前記選択ゲート電極及び前記周辺回路ゲート電極形成ステップが、
前記第１の絶縁膜及び前記半導体基板の前記周辺回路領域上に導電膜を形成するステップと、
前記導電膜をパターニングして前記選択ゲート電極及び前記周辺回路ゲート電極を形成するステップと、
を含むことを特徴とする請求項８に記載の不揮発性メモリ装置の製造方法。
【請求項１２】
前記選択ゲート電極及び前記制御ゲート構造物を貫通するチャネルホールを形成するステップと、
前記チャネルホールの内壁にメモリ膜及びチャネル層を順に形成するステップと、
をさらに含むことを特徴とする請求項８または９に記載の不揮発性メモリ装置の製造方法。
【請求項１３】
前記制御ゲート構造物形成ステップ前に、
前記半導体基板の前記セル領域上に犠牲層パターンを有するパイプ接続ゲート電極を形成するステップをさらに含み、
前記選択ゲート電極及び前記周辺回路素子形成ステップ後に、
前記選択ゲート電極及び前記制御ゲート構造物を選択的にエッチングして、前記犠牲層パターンを露出させる一対のチャネルホールを形成するステップと、
前記犠牲層パターンを除去して、前記一対のチャネルホールを互いに接続させるパイプチャネルホールを形成するステップと、
前記一対のチャネルホール及び前記パイプチャネルホールの内壁にメモリ膜及びチャネル層を順に形成するステップと、
をさらに含むことを特徴とする請求項８または９に記載の不揮発性メモリ装置の製造方法。
【請求項１４】
前記選択ゲート電極及び前記周辺回路素子上に絶縁層を形成するステップと、
前記絶縁層を貫通して前記周辺回路素子と接続されるコンタクトを形成するステップと、
をさらに含むことを特徴とする請求項８または９に記載の不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置及びその製造方法に関し、より詳細には、基板から垂直方向に複数のメモリセルが積層される３次元構造の不揮発性メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、電源供給が遮断されても格納されたデータがそのまま維持されるメモリ装置である。現在、様々な不揮発性メモリ装置、例えば、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ  ｆｌａｓｈ  ｍｅｍｏｒｙ）などが広く用いられている。
【０００３】
一方、近年、半導体基板上に単層でメモリセルを形成する２次元構造の不揮発性メモリ装置における集積度の向上が限界に至ることにより、半導体基板から垂直方向に突出したシリンダ（Ｃｙｌｉｎｄｅｒ）型のチャネルに沿って複数のメモリセルを形成する３次元構造の不揮発性メモリ装置が提案された。
【０００４】
ところが、このような３次元構造の不揮発性メモリ装置における集積度を高めるためには、半導体基板のセル領域上に交互に積層されるゲート電極膜及び層間絶縁膜の数を増加させなければならない。これにより、半導体基板のセル領域と周辺回路領域との間に段差が大きく発生し、例えば、周辺回路領域にコンタクトを形成する工程などを行うのに困難がある。特に、高い縦横比（Ａｓｐｅｃｔ  ｒａｔｉｏ）を有するコンタクトホールを形成する過程でコンタクトナットオープン（Ｃｏｎｔａｃｔ  ｎｏｔ  ｏｐｅｎ）、下部構造物に対するアタック（Ａｔｔａｃｋ）などが発生するという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、半導体基板のセル領域と周辺回路領域との間に段差をなくして、工程を容易かつ単純にしつつ、特に、コンタクトナットオープン（Ｃｏｎｔａｃｔ  ｎｏｔ  ｏｐｅｎ）、下部構造物に対するアタック（Ａｔｔａｃｋ）などを防止し、工程歩留まり及び信頼性を向上させることができる不揮発性メモリ装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
そこで、上記の目的を達成するための本発明に係る不揮発性メモリ装置は、周辺回路領域及び該周辺回路領域より高さが低いセル領域を有する半導体基板と、該半導体基板の前記セル領域上に配置され、複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物と、該制御ゲート構造物が形成された前記半導体基板の前記セル領域を覆う上部表面が前記半導体基板の前記周辺回路領域の上面と同じ高さを有する第１の絶縁膜と、該第１の絶縁膜上の選択ゲート電極と、前記半導体基板の前記周辺回路領域上の周辺回路素子と、を備えることを特徴とする。
【０００７】
また、上記の目的を達成するための本発明に係る不揮発性メモリ装置の製造方法は、セル領域が周辺回路領域より高さが低くなるように半導体基板の前記セル領域を所定深さ除去するステップと、前記半導体基板の前記セル領域上に複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物を形成するステップと、該制御ゲート構造物が形成された前記半導体基板の前記セル領域を覆う上部表面が前記半導体基板の前記周辺回路領域の上面と同じ高さを有する第１の絶縁膜を形成するステップと、該第１の絶縁膜上に選択ゲート電極を形成し、前記半導体基板の前記周辺回路領域上に周辺回路素子を形成するステップと、を含むことを特徴とする。
【発明の効果】
【０００８】
本発明の不揮発性メモリ装置及びその製造方法によれば、半導体基板のセル領域と周辺回路領域との間に段差をなくして、工程を容易かつ単純にしつつ、特に、コンタクトナットオープン（Ｃｏｎｔａｃｔ  ｎｏｔ  ｏｐｅｎ）、下部構造物に対するアタック（Ａｔｔａｃｋ）などを防止し、工程歩留まり及び信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１Ａ】本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
【図１Ｂ】本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
【図１Ｃ】本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
【図１Ｄ】本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
【図１Ｅ】本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
【図１Ｆ】本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
【図１Ｇ】本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
【図２Ａ】本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
【図２Ｂ】本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
【図２Ｃ】本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
【図２Ｄ】本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
【図２Ｅ】本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
【図２Ｆ】本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１０】
以下では、本発明の最も好ましい実施形態が説明される。図面において、厚さと間隔は説明の便宜のために表現されたものであり、実際、物理的厚さに比べて誇張されて図示され得る。本発明を説明するにあって、本発明の要旨と関係ない公知の構成は省略され得る。各図面の構成要素に参照符号を付加するにあって、同じ構成要素に限っては、例え他の図面上に表示されても、可能な限り、同じ符号を有するようにしていることに留意すべきである。
【００１１】
図１Ａ〜図１Ｇは、本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。特に、図１Ｇは、本発明の第１の実施形態に係る半導体装置を示した断面図であり、図１Ａ〜図１Ｆは、図１Ｇの装置を製造するための工程中間ステップの一例を示した断面図である。
【００１２】
図１Ａに示すように、セル領域Ｃ及び周辺回路領域Ｐを有する半導体基板１００が提供される。半導体基板１００は、シリコン基板でありうる。
【００１３】
次に、半導体基板１００のセル領域Ｃが周辺回路領域Ｐより所定高さ（図面符号Ａ参照）の分だけ低くなるように半導体基板１００のセル領域Ｃをエッチングする。ここで、半導体基板１００のセル領域Ｃと周辺回路領域Ｐとの間の段差Ａは、後述する複数の層間絶縁膜及び複数の制御ゲート電極が交互に積層された制御ゲート構造物、パイプ接続ゲート電極、及び分離絶縁膜の高さを合わせた程度であることが好ましい。
【００１４】
次いで、本断面図には図示されていないが、半導体基板１００の周辺回路領域Ｐにウェル（Ｗｅｌｌ）形成やしきい電圧（Ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）調整のためのイオン注入工程が行われ得る。
【００１５】
図１Ｂに示すように、半導体基板１００のセル領域Ｃ上に分離絶縁膜１０５を形成する。ここで、分離絶縁膜１０５は、半導体基板１００とパイプ接続ゲート電極１１０とを分離させるためのものであって、例えば、シリコン酸化膜を含むことができる。
【００１６】
次に、分離絶縁膜１０５上にパイプ接続ゲート電極１１０を形成する。ここで、パイプ接続ゲート電極１１０は、導電物質、例えば、ポリシリコンを含むことができる。
【００１７】
次いで、パイプ接続ゲート電極１１０を選択的にエッチングしてパイプ接続ゲート電極１１０内に溝を形成し、この溝の内部に埋め込まれる犠牲層パターン１１５を形成する。ここで、犠牲層パターン１１５は、後述するパイプチャネルホールが形成される空間を画定するもので、絶縁物質、例えば、シリコン窒化膜を含むことができる。
【００１８】
続いて、犠牲層パターン１１５が形成されたパイプ接続ゲート電極１１０上に層間絶縁膜１２０及び制御ゲート電極１２５を交互に形成する。以下では、説明の便宜上、複数の層間絶縁膜１２０及び複数の制御ゲート電極１２５が交互に積層された構造物を制御ゲート構造物ということにする。
【００１９】
ここで、層間絶縁膜１２０は、例えば、シリコン酸化膜を含むことができ、制御ゲート電極１２５は、導電物質、例えば、ポリシリコンを含むことができる。また、制御ゲート構造物は、制御ゲート電極１２５に電気的に接続されるコンタクト（図示せず）形成空間を提供するために、階段形状を有するように形成されることができる。すなわち、いずれか１つの制御ゲート電極１２５の端部は、自身の上部の制御ゲート電極１２５より水平方向に突出した形状を有することができる。
【００２０】
次に、制御ゲート構造物が形成された半導体基板１００のセル領域Ｃを覆う第１の絶縁膜１３０を形成する。第１の絶縁膜１３０は、制御ゲート構造物を含む結果物上に、例えば、シリコン酸化膜を形成した後、半導体基板１００の周辺回路領域Ｐの上面が露出するまで平坦化工程を行って形成されることができる。このとき、前記平坦化工程は、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）を利用することができる。
【００２１】
図１Ｃに示すように、第１の絶縁膜１３０及び半導体基板１００の周辺回路領域Ｐ上にゲート絶縁膜１４０を形成する。ゲート絶縁膜１４０は、例えば、シリコン酸化膜を含むことができ、本断面図には図示されていないが、特に、半導体基板１００の周辺回路領域Ｐ上のゲート絶縁膜１４０は、高電圧トランジスタが位置する部分を厚く、低電圧トランジスタガ位置する部分を薄くするなど、互いに相違した厚さを有するように形成されることができる。
【００２２】
図１Ｄに示すように、ゲート絶縁膜１４０上に、例えば、ポリシリコンなどを含む導電膜（図示せず）を形成した後、これをパターニング（Ｐａｔｔｅｒｎｉｎｇ）してセル領域Ｃの選択ゲート電極１４５Ａ及び周辺回路領域Ｐの周辺回路ゲート電極１４５Ｂを形成する。
【００２３】
次に、周辺回路ゲート電極１４５Ｂの両側の半導体基板１００の周辺回路領域Ｐに不純物イオンを注入して接合領域１５０を形成する。接合領域１５０は、ソース（Ｓｏｕｒｃｅ）及びドレイン（Ｄｒａｉｎ）領域を含むことができる。
【００２４】
図１Ｅに示すように、選択ゲート電極１４５Ａ及び周辺回路ゲート電極１４５Ｂが形成されたゲート絶縁膜１４０を覆う第２の絶縁膜１５５を形成した後、セル領域Ｃの第２の絶縁膜１５５、選択ゲート電極１４５Ａ、ゲート絶縁膜１４０、第１の絶縁膜１３０、及び制御ゲート構造物を選択的にエッチングして、犠牲層パターン１１５を露出させる一対のチャネルホールＨを形成する。
【００２５】
次に、チャネルホールＨによって露出した犠牲層パターン１１５を、例えば、ウェットエッチングによって除去する。これにより、犠牲層パターン１１５が除去された空間にパイプチャネルホールＰＨが形成される。
【００２６】
図１Ｆに示すように、チャネルホールＨ及びパイプチャネルホールＰＨの内壁に沿ってメモリ膜１６０を形成する。メモリ膜１６０は、例えば、電荷遮断膜として用いられる酸化膜、電荷トラップ膜として用いられる窒化膜、及びトンネル絶縁膜として用いられる酸化膜を含むことができる。すなわち、メモリ膜１６０は、酸化膜−窒化膜−酸化膜（ＯＮＯ）の三重膜構造を有することができる。
【００２７】
次に、メモリ膜１６０上にチャネル層１６５を形成した後、チャネル層１６５が形成されたチャネルホールＨ及びパイプチャネルホールＰＨを埋め込む第３の絶縁膜１７０を形成する。チャネル層１６５は、例えば、ポリシリコンを含むことができ、第３の絶縁膜１７０は、例えば、シリコン酸化膜を含むことができる。
【００２８】
図１Ｇに示すように、チャネル層１６５が形成された結果物上に第４の絶縁膜１７５を形成した後、第４の絶縁膜１７５、第２の絶縁膜１５５、及びゲート絶縁膜１４０を選択的にエッチングして、チャネル層１６５、接合領域１５０、及び周辺回路ゲート電極１４５Ｂを露出させるコンタクトホールを形成する。第４の絶縁膜１７５は、例えば、シリコン酸化膜を含むことができる。
【００２９】
次に、前記コンタクトホールを埋め込む厚さで、例えば、タングステンなどを含む導電膜（図示せず）を形成した後、第４の絶縁膜１７５の上面が露出するまで化学的機械的研磨（ＣＭＰ）などの平坦化工程を行う。
【００３０】
本工程の結果、第４の絶縁膜１７５を貫通してチャネル層１６５に電気的に接続される第１のコンタクト１８０Ａと、第４の絶縁膜１７５、第２の絶縁膜１５５、及びゲート絶縁膜１４０を貫通して接合領域１５０に電気的に接続される第２のコンタクト１８０Ｂと、第４の絶縁膜１７５及び第２の絶縁膜１５５を貫通して周辺回路ゲート電極１４５Ｂに電気的に接続される第３のコンタクト１８０Ｃとが形成される。第１のコンタクト１８０Ａ、第２のコンタクト１８０Ｂ、及び第３のコンタクト１８０Ｃは、導電物質、例えば、タングステンを含むことができる。
【００３１】
次いで、本断面図には図示されていないが、後続工程として第４の絶縁膜１７５上に金属配線を形成することができ、この配線は、第１のコンタクト１８０Ａ、第２のコンタクト１８０Ｂ、または第３のコンタクト１８０Ｃと接続されることができる。
【００３２】
以上で説明した本発明の第１の実施形態に係る不揮発性メモリ装置及びその製造方法によれば、半導体基板１００のセル領域Ｃと周辺回路領域Ｐとの間に段差をなくして工程を容易にし、特に、接合領域１５０に接続される第２のコンタクト１８０Ｂ及び周辺回路ゲート電極１４５Ｂに接続される第３のコンタクト１８０Ｃの縦横比（Ａｓｐｅｃｔ  ｒａｔｉｏ）を低めることにより、コンタクトナットオープン（Ｃｏｎｔａｃｔ  ｎｏｔ  ｏｐｅｎ）、下部構造物に対するアタック（Ａｔｔａｃｋ）などを防止して工程歩留まり及び信頼性を向上させることができる。
【００３３】
また、１つの導電膜をパターニング（Ｐａｔｔｅｒｎｉｎｇ）してセル領域Ｃの選択ゲート電極１４５Ａ及び周辺回路領域Ｐの周辺回路ゲート電極１４５Ｂを同時に形成することにより、工程を単純化させることができる。
【００３４】
一方、本実施形態では、周辺回路領域Ｐに周辺回路ゲート電極１４５Ｂ及び接合領域１５０が形成された不揮発性メモリ装置について説明したが、本発明は、これに限定されるものではない。他の実施形態では、抵抗体など、他の周辺回路素子が含まれることもできる。
【００３５】
図２Ａ〜図２Ｅは、本発明の第２の実施形態に係る不揮発性メモリ装置及びその製造方法を説明するための断面図である。本実施形態を説明するにあって、前述した第１の実施形態と実質的に同じ部分に対しては詳細な説明を省略する。まず、第１の実施形態と同様に、図１Ａの工程を行った後、図２Ａの工程を行う。
【００３６】
図２Ａに示すように、半導体基板１００のセル領域Ｃ上に分離絶縁膜１０５を形成した後、分離絶縁膜１０５上にパイプ接続ゲート電極１１０を形成する。
【００３７】
次に、パイプ接続ゲート電極１１０を選択的にエッチングしてパイプ接続ゲート電極１１０内に溝を形成し、この溝の内部に埋め込まれる犠牲層パターン１１５を形成した後、犠牲層パターン１１５が形成されたパイプ接続ゲート電極１１０上に層間絶縁膜１２０及び制御ゲート電極１２５が交互に積層された制御ゲート構造物を形成する。
【００３８】
次いで、制御ゲート構造物が形成された半導体基板１００のセル領域Ｃを覆う第１の絶縁膜１３０を形成した後、第１の絶縁膜１３０が形成された半導体基板１００のセル領域Ｃを覆う保護層１３５を形成する。
【００３９】
ここで、保護層１３５は、最上部に位置する制御ゲート電極１２５に対するアタック（Ａｔｔａｃｋ）を防止するためのものであって、例えば、窒化膜を含み、半導体基板１００の周辺回路領域Ｐの上面と同じ高さで形成されることができる。
【００４０】
図２Ｂに示すように、保護層１３５及び半導体基板１００の周辺回路領域Ｐ上にゲート絶縁膜１４０を形成する。
【００４１】
図２Ｃに示すように、ゲート絶縁膜１４０上に導電膜（図示せず）を形成した後、これをパターニング（Ｐａｔｔｅｒｎｉｎｇ）して、セル領域Ｃの選択ゲート電極１４５Ａ及び周辺回路領域Ｐの周辺回路ゲート電極１４５Ｂを形成する。
【００４２】
次に、周辺回路ゲート電極１４５Ｂの両側の半導体基板１００の周辺回路領域Ｐに不純物イオンを注入して接合領域１５０を形成する。
【００４３】
図２Ｄに示すように、選択ゲート電極１４５Ａ及び周辺回路ゲート電極１４５Ｂが形成されたゲート絶縁膜１４０を覆う第２の絶縁膜１５５を形成した後、セル領域Ｃの第２の絶縁膜１５５、選択ゲート電極１４５Ａ、ゲート絶縁膜１４０、保護層１３５、第１の絶縁膜１３０、及び制御ゲート構造物を選択的にエッチングして、犠牲層パターン１１５を露出させる一対のチャネルホールＨを形成する。
【００４４】
次いで、チャネルホールＨによって露出した犠牲層パターン１１５を除去してパイプチャネルホールＰＨを形成する。
【００４５】
図２Ｅに示すように、チャネルホールＨ及びパイプチャネルホールＰＨの内壁に沿ってメモリ膜１６０を形成した後、メモリ膜１６０上にチャネル層１６５を形成する。
【００４６】
次に、チャネル層１６５が形成されたチャネルホールＨ及びパイプチャネルホールＰＨを埋め込む第３の絶縁膜１７０を形成する。
【００４７】
図２Ｆに示すように、チャネル層１６５が形成された結果物上に第４の絶縁膜１７５を形成した後、第４の絶縁膜１７５を貫通してチャネル層１６５に電気的に接続される第１のコンタクト１８０Ａと、第４の絶縁膜１７５、第２の絶縁膜１５５、及びゲート絶縁膜１４０を貫通して接合領域１５０に電気的に接続される第２のコンタクト１８０Ｂと、第４の絶縁膜１７５及び第２の絶縁膜１５５を貫通して周辺回路ゲート電極１４５Ｂに電気的に接続される第３のコンタクト１８０Ｃとを形成する。
【００４８】
以上の第２の実施形態は、第１の絶縁膜１３０が形成された半導体基板１００のセル領域Ｃを覆う保護層１３５をさらに形成するという点において第１の実施形態と相違がある。これにより、最上部に位置する制御ゲート電極１２５に対するアタック（Ａｔｔａｃｋ）が防止され、不揮発性メモリ装置の歩留まり及び信頼性をさらに向上させることができる。
【００４９】
前述した第１の実施形態及び第２の実施形態では、パイプ接続ゲート電極を含む３次元構造の不揮発性メモリ装置について説明したが、本発明は、これに限定されるものではない。上記した実施形態は、３次元構造の不揮発性メモリ装置の一例であり、本発明は、全ての３次元構造の不揮発性メモリ装置、すなわち、半導体基板から垂直方向に突出したチャネルに沿って複数のメモリセルが積層される全ての３次元構造の不揮発性メモリ装置に同様に適用されることができる。
【００５０】
本発明の技術思想は、上記好ましい実施形態によって具体的に記録されたが、上記した実施形態は、その説明のためのものであり、その制限のためのものでないことに注意すべきである。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であるということが理解できるであろう。
【符号の説明】
【００５１】
１００  半導体基板
１０５  分離絶縁膜
１１０  パイプ接続ゲート電極
１１５  犠牲層パターン
１２０  層間絶縁膜
１２５  制御ゲート電極
１３０  第１の絶縁膜
１３５  保護層
１４０  ゲート絶縁膜
１４５Ａ  選択ゲート電極
１４５Ｂ  周辺回路ゲート電極
１５０  接合領域
１５５  第２の絶縁膜
１６０  メモリ膜
１６５  チャネル層
１７０  第３の絶縁膜
１７５  第４の絶縁膜
１８０Ａ  第１のコンタクト
１８０Ｂ  第２のコンタクト
１８０Ｃ  第３のコンタクト
Ｃ  セル領域
Ｈ  チャネルホール
Ｐ  周辺回路領域
ＰＨ  パイプチャネルホール
【図１Ａ】
0005823238.tif 000002
【図１Ｂ】
0005823238.tif 000003
【図１Ｃ】
0005823238.tif 000004
【図１Ｄ】
0005823238.tif 000005
【図１Ｅ】
0005823238.tif 000006
【図１Ｆ】
0005823238.tif 000007
【図１Ｇ】
0005823238.tif 000008
【図２Ａ】
0005823238.tif 000009
【図２Ｂ】
0005823238.tif 000010
【図２Ｃ】
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【図２Ｄ】
0005823238.tif 000012
【図２Ｅ】
0005823238.tif 000013
【図２Ｆ】
0005823238.tif 000014