(57)【特許請求の範囲】
【請求項１】
第１出力端子及び第２出力端子を有し、交流入力電圧を整流して前記第１出力端子及び前記第２出力端子から出力する整流回路と、
前記第１出力端子及び前記第２出力端子に対して並列に接続された第１入力コンデンサと、
第１ノード及び前記第２出力端子間に直列に接続された第２入力コンデンサと、
前記第１出力端子及び第２ノード間に直列に接続されたインダクタと、
前記第１ノード及び前記第２ノード間に直列に接続され、第１制御信号によりオン／オフ動作する第１スイッチング素子と、
前記第２ノード及び前記第２出力端子間に直列に接続され、第２制御信号によりオン／オフ動作する第２スイッチング素子と、
前記第１ノード及び前記第２ノードに対して並列に接続された周波数制御可能な周波数可変回路と、
前記周波数可変回路の出力電圧を整流及び平滑して直流出力電圧を出力する整流平滑回路と、
前記第１ノードの電圧及び前記直流出力電圧に基づき、パルスからなる前記第２制御信号を生成して前記第２スイッチング素子に与えると共に、前記第２制御信号の立ち下がり及び立ち上がりエッジに対してそれぞれ所定のデッドタイムを有する相補的なパルスからなる前記第１制御信号を生成して前記第１スイッチング素子に与える制御部と、
を備えたことを特徴とするスイッチング電源装置。
【請求項２】
前記周波数可変回路は、
１次巻線及び２次巻線を有する変圧器と、共振用コンデンサと、を備え、前記１次巻線と前記共振用コンデンサとが直列に接続された共振回路により構成されていることを特徴とする請求項１記載のスイッチング電源装置。
【請求項３】
前記共振回路は、
前記変圧器と、前記変圧器の励磁インダクタンスと、共振用チョークコイルと、前記共振用コンデンサと、を備え、前記１次巻線と前記共振用チョークコイルと前記共振用コンデンサとが直列に接続され、前記励磁インダクタンスが前記１次巻線に並列に接続されたＬＬＣ共振回路により構成されていることを特徴とする請求項２記載のスイッチング電源装置。
【請求項４】
前記制御部は、
第１基準電圧に対して前記第１ノードの電圧の変動量に反比例する第１変動抑制量を求める第１演算手段と、
第２基準電圧に対して前記直流出力電圧の変動量に比例する第２変動抑制量を求める第２演算手段と、
前記第２変動抑制量に比例した周波数の三角波の電圧を発生する三角波発生手段と、
前記第１変動抑制量と前記三角波の電圧とを比較してこの比較結果に応じたパルス幅の前記第２制御信号を生成する比較手段と、
前記第２制御信号に対して前記所定のデッドタイムを有する相補的な前記第１制御信号を生成するパルス生成手段と、
を有することを特徴とする請求項１〜３のいずれか１項に記載のスイッチング電源装置。
【請求項５】
前記制御部は、
基準電圧に対して前記直流出力電圧の変動量に比例する変動抑制量を求める演算手段と、
前記変動抑制量に比例した周波数の三角波の電圧を発生する三角波発生手段と、
前記第１ノードの電圧と前記三角波の電圧とを比較してこの比較結果に応じたパルス幅の前記第２制御信号を生成する比較手段と、
前記第２制御信号に対して前記所定のデッドタイムを有する相補的な前記第１制御信号を生成するパルス生成手段と、
を有することを特徴とする請求項１〜３のいずれか１項に記載のスイッチング電源装置。
【請求項６】
前記制御部は、
第１基準電圧に対して前記第１ノードの電圧の変動量を積分して積分電圧値を求める積分手段と、
前記積分電圧値と前記第１出力端子の電圧とを乗算してこの乗算結果に応じた電流の乗算値を求める乗算手段と、
前記乗算値と前記インダクタに流れる電流値とを比較してこの比較結果に応じた電圧の第１変動抑制量を求める第１比較手段と、
第２基準電圧に対して前記直流出力電圧の変動量に比例する第２変動抑制量を求める演算手段と、
前記第２変動抑制量に比例した周波数の三角波の電圧を発生する三角波発生手段と、
前記第１変動抑制量と前記三角波の電圧とを比較してこの比較結果に応じたパルス幅の前記第２制御信号を生成する第２比較手段と、
前記第２制御信号に対して前記所定のデッドタイムを有する相補的な前記第１制御信号を生成するパルス生成手段と、
を有することを特徴とする請求項１〜３のいずれか１項に記載のスイッチング電源装置。
【請求項７】
前記第１スイッチング素子及び前記第２スイッチング素子は、それぞれ電界効果トランジスタにより構成されていることを特徴とする請求項１〜６のいずれか１項に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、力率改善（Power  Factor  Control；以下「ＰＦＣ」という。）機能付きの直列共振コンバータ等のスイッチング電源装置に関するものである。
【背景技術】
【０００２】
従来、スイッチング電源装置である直列共振コンバータの一種であるＬＬＣコンバータが知られている。例えば、下記の特許文献１、２等には、高調波対策付きＰＦＣ回路を備えたハーフブリッジ（ＨＢ）ＬＬＣコンバータの技術が記載されている。このＨＢＬＬコンバータは、力率を改善するための前段のＰＦＣ回路と、直流（以下「ＤＣ」という。）電圧をレベルの異なるＤＣ電圧に変換する後段のＤＣ／ＤＣコンバータとにより構成されている。ＰＦＣ回路は、力率改善により入力電圧を安定化する回路であり、ＰＦＣ制御部によりオン／オフがデューティ（Duty）制御されるスイッチ素子を有している。ＤＣ／ＤＣコンバータは、ＤＣ／ＤＣ制御部によりオン／オフがパルス幅変調（以下「ＰＷＭ」という。）制御されるスイッチ素子と、変圧器（以下「トランス」という。）を有するＬＬＣ共振回路等とにより構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７１８３６号公報
【特許文献２】特表２０１０−５１７４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のスイッチング電源装置では、ＰＦＣ回路をスイッチング制御するためのＰＦＣ制御部と、ＤＣ／ＤＣコンバータをスイッチング制御するためのＤＣ／ＤＣ制御部と、が各々必要になるので、回路構成が複雑であって部品点数が多く、小型化及び低コスト化には適さない等の課題があった。
【課題を解決するための手段】
【０００５】
本発明のスイッチング電源装置は、第１出力端子及び第２出力端子を有し、交流（以下「ＡＣ」という。）入力電圧を整流して前記第１出力端子及び前記第２出力端子から出力する整流回路と、前記第１出力端子及び前記第２出力端子に対して並列に接続された第１入力コンデンサと、第１ノード及び前記第２出力端子間に直列に接続された第２入力コンデンサと、前記第１出力端子及び第２ノード間に直列に接続されたインダクタと、前記第１ノード及び前記第２ノード間に直列に接続され、第１制御信号によりオン／オフ動作する第１スイッチング素子と、前記第２ノード及び前記第２出力端子間に直列に接続され、第２制御信号によりオン／オフ動作する第２スイッチング素子と、前記第１ノード及び前記第２ノードに対して並列に接続された周波数制御可能な周波数可変回路と、前記周波数可変回路の出力電圧を整流及び平滑してＤＣ出力電圧を出力する整流平滑回路と、前記第１ノードの電圧及び前記ＤＣ出力電圧に基づき、パルスからなる前記第２制御信号を生成して前記第２スイッチング素子に与えると共に、前記第２制御信号の立ち下がり及び立ち上がりエッジに対してそれぞれ所定のデッドタイムを有する相補的なパルスからなる前記第１制御信号を生成して前記第１スイッチング素子に与える制御部と、を備えたことを特徴とする。
【発明の効果】
【０００６】
本発明のスイッチング電源装置によれば、共通の制御部によって第１スイッチング素子及び第２スイッチング素子をスイッチングし、周波数可変回路の周波数制御とＰＦＣのＰＷＭ制御とを行うようにしたので、回路構成が簡単になって部品点数を削減でき、スイッチング電源装置を小型化できると共に、低コストが可能になる。更に、第１ノードの電圧を一定に制御できるので、ＡＣ入力電圧を例えばＡＣ１００Ｖ系でも、あるいはＡＣ２００Ｖ系でも動作するオールラウンド化が可能になる。
【図面の簡単な説明】
【０００７】
【図１】図１は本発明の実施例１におけるスイッチング電源装置の構成を示す概略の回路図である。
【図２】図２は図１中の制御部２０の動作を示す概略の波形図である。
【図３】図３は図１のスイッチング電源装置の周波数制御動作を示す波形図である。
【図４】図４は図１のスイッチング電源装置のＰＦＣ動作を示す概略の波形図である。
【図５】図５は図１中の制御部の変形例を示す概略の回路図である。
【図６】図６は本発明の実施例２における制御部を示す概略の回路図である。
【発明を実施するための形態】
【０００８】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【０００９】
（実施例１の構成）
図１は、本発明の実施例１におけるスイッチング電源装置の構成を示す概略の回路図である。
【００１０】
このスイッチング電源装置は、例えば、ＰＦＣ機能付き非対称ＨＢＬＬＣコンバータであり、ＡＣ１００Ｖ又はＡＣ２００ＶのＡＣ入力電圧Ｖａｃを整流する整流回路１を有している。整流回路１の第１出力端子（例えば、＋出力端子）１ａ及び第２出力端子（例えば、−出力端子）１ｂには、第１入力コンデンサ２が並列に接続されている。＋出力端子１ａには、電圧Ｖ２が現れる。−出力端子１ｂには、接続点であるノードＮＤ１が接続されている。ノードＮＤ１と、電圧Ｖ３が現れる第１ノードＮＤ２との間には、第２入力コンデンサ４が直列に接続されている。＋出力端子１ａには、電流Ｉ４が流れるインダクタ４を介して、第２ノードＮＤ３が直列に接続されている。第２ノードＮＤ３には、電圧Ｖ４が現れる。
【００１１】
第１ノードＮＤ２及び第２ノードＮＤ３間には、可変のパルスからなる第１制御信号Ｓ１によりオン／オフ動作する第１スイッチ素子（例えば、電界効果トランジスタであるＮチャネル型のパワーＭＯＳトランジスタ、以下「ＮＭＯＳ」という。）５が直列に接続されている。ＮＭＯＳ５に電流Ｉ５が流れると、そのドレインに電圧Ｖ５が現れる。更に、第２ノードＮＤ３とノードＮＤ１との間にも、可変のパルスからなる第２制御信号Ｓ２によりオン／オフ動作する第２スイッチング素子（例えば、電界効果トランジスタであるＮＭＯＳ）６が直列に接続されている。ＮＭＯＳ６に電流Ｉ６が流れると、そのドレインに電圧Ｖ６が現れる。第２制御信号Ｓ２は、高レベル（以下「Ｈレベル」という。）と低レベル（以下「Ｌレベル」という。）に遷移するパルスからなる信号である。第１制御信号Ｓ１は、第２制御信号Ｓ２のパルスの立ち上がりエッジ及び立ち下がりエッジに対してそれぞれ所定のデッドタイムを有する相補的なパルスである。デッドタイムとは、ＮＭＯＳ５，６が共にオフ状態になる時間のことである。
【００１２】
ＮＭＯＳ５のドレイン・ソース間には、逆極性の寄生ダイオード５ａと寄生容量５ｂとが、並列に接続されている。同様に、ＮＭＯＳ６のドレイン・ソース間にも、逆極性の寄生ダイオード６ａと寄生容量６ｂとが、並列に接続されている。
【００１３】
ノードＮＤ２及びＮＤ３に対して並列に、周波数制御可能な周波数可変回路（例えば、トランスの１次巻線と共振用コンデンサとが直列に接続された共振回路の１つであるＬＬＣ共振回路）１０が接続されている。ＬＬＣ共振回路１０は、トランス１１、励磁電流Ｉ１２が流れるトランス１１の励磁インダクタンス１２、共振用チョークコイル（以下単に「共振チョーク」という。）１３、及び電流Ｉ１４が流れる共振用コンデンサ１４により構成されている。トランス１１は、巻数Ｎ１の１次巻線１１ａと、巻数Ｎ２の２次巻線１１ｂとを有し、その１次巻線１１ａの巻き始め１１ａ１及び巻き終わり１１ａ２に対して並列に接続された励磁インダクタンス１２に励磁電流Ｉ１２が流れると、その巻き始め１１ａ１に電圧Ｖ１１ａが現れる。トランス１１の巻数比ｎは、巻数Ｎ１／巻数Ｎ２である。
【００１４】
２次巻線１１ｂの巻き始め１１ｂ１及び巻き終わり１１ｂ２には、整流回路１５が並列に接続されている。整流回路１５は、２次巻線１１ｂに生じるＡＣ電流をＤＣ電流に整流する回路であり、２次巻線１１ｂの巻き始め１１ｂ１に対して順方向に接続された整流用ダイオード１５ａと、２次巻線１１ｂの巻き終わり１１ｂ２に対して順方向に接続された整流用ダイオード１５ｂと、により構成されている。ダイオード１５ａのカソードと、２次巻線１１ｂの中間タップとの間には、電流Ｉ１６が流れる平滑用コンデンサ１６が接続されている。整流回路１５及び平滑用コンデンサ１６により、整流平滑回路が構成されている。平滑用コンデンサ１６により平滑されたＤＣ出力電流Ｉｏ及びＤＣ出力電圧Ｖｏは、出力端子１７ａ，１７ｂから出力されて負荷ＲＬへ供給される。
【００１５】
このスイッチング電源装置は、第１制御信号Ｓ１及び第２制御信号Ｓ２を生成するための制御部２０を備えている。
【００１６】
なお、図１に示す制御部２０では、説明を簡単にするために、電流不連続型ＰＦＣに対応した回路構成が図示されている。
【００１７】
制御部２０は、所定の電圧（例えば、第１ノードＮＤ２の電圧）Ｖ３及びＤＣ出力電圧Ｖｏに基づき、第２制御信号Ｓ２及び第１制御信号Ｓ１を生成する回路である。制御部２０は、第１演算手段（例えば、演算増幅器であるオペアンプにより構成された反転増幅器）２１と、第２演算手段（例えば、オペアンプにより構成された正相増幅器）２２とを有している。反転増幅器２１は、＋入力端子に第１基準電圧Ｖｒｅｆ１が入力され、−入力端子に電圧Ｖ３が入力され、その電圧Ｖ３が上昇すると、出力端子から出力される第１変動抑制量（例えば、出力電圧）Ｖ２１が下降し、電圧Ｖ３が下降すると、出力電圧Ｖ２１が上昇する回路である。正相増幅器２２は、−入力端子に第２基準電圧Ｖｒｅｆ２が入力され、＋入力端子に出力電圧Ｖｏが入力され、その出力電圧Ｖｏが上昇すると、出力端子から出力される第２変動抑制量（例えば、出力電圧）Ｖ２２も上昇し、出力電圧Ｖｏが下降すると、出力電圧Ｖ２２も下降する回路である。正相増幅器２２の出力端子には、三角波発生手段（例えば、三角波発生回路）２３が接続されている。
【００１８】
三角波発生回路２３は、定電流源２３ａ、電圧比較器２３ｂ、ＮＰＮトランジスタ２３ｃ、及びコンデンサ２３ｄを有している。定電流源２３ａは、＋電源電圧ＶＣＣが印加されるＶＣＣ電源とノードＮＤ１１との間に接続され、入力される出力電圧Ｖ２２が上昇すると、電流値が増加し、出力電圧Ｖ２２が下降すると、電流値が減少する回路である。電圧比較器２３ｂは、−入力端子に入力される基準電圧Ｖｒｅｆ３と＋入力端子に入力されるノードＮＤ１１の電圧とを比較し、（ノードＮＤ１１の電圧≧基準電圧Ｖｒｅｒ２）の時には出力端子の電圧がＨレベルになり、（ノードＮＤ１１の電圧＜基準電圧Ｖｒｅｒ２）の時には出力端子の電圧がＬレベルになる回路であり、この出力端子に、トランジスタ２３ｃのベースが接続されている。トランジスタ２３ｃは、コレクタがノードＮＤ１１に接続され、エミッタがグランドＧＮＤに接続され、ベースの電圧がＨレベルの時にコレクタ・エミッタ間がオン状態になり、ベースの電圧がＬレベルの時にコレクタ・エミッタ間がオフ状態になる素子である。トランジスタ２３ｃのコレクタ及びエミッタには、コンデンサ２３ｄが並列に接続されている。
【００１９】
ノードＮＤ１１と反転増幅器２１の出力端子とには、比較手段（例えば、電圧比較器）２４が接続されている。電圧比較器２４は、−入力端子に入力されるノードＮＤ１１の電圧と、＋入力端子に入力される出力電圧Ｖ２１とを比較し、（出力電圧Ｖ２１≧ノードＮＤ１１の電圧）の時に出力端子の電圧（即ち、第２制御信号Ｓ２）をＨレベルにし、（出力電圧Ｖ２１＜ノードＮＤ１１の電圧）の時に出力端子の電圧（即ち、第２制御信号Ｓ２）をＬレベルにする回路である。電圧比較器２４の出力端子には、パルス生成手段（例えば、パルス生成回路）２５が接続されている。パルス生成回路２５は、電圧比較器２４から出力される第２制御信号Ｓ２に対して所定のデッドタイムを有する相補的なパルスの第１制御信号Ｓ１を出力する回路であり、インバータ及びフリップフロップ回路等により構成されている。
【００２０】
（制御部の動作）
図２（ａ）、（ｂ）、（ｃ）は、図１中の制御部２０の動作を示す概略の波形図であり、同図（ａ）は定常時の波形図、同図（ｂ）は出力電圧Ｖｏが上昇した場合の波形図、及び、同図（ｃ）はノードＮＤ２の電圧Ｖ３が上昇した場合の波形図である。
【００２１】
なお、図２（ａ）〜（ｃ）では、説明を簡単にするために、制御信号Ｓ１，Ｓ２の波形が、実線で示されるように、デッドタイムを無視して図示されている。但し、図２（ａ）では、参考のために、デッドタイムを考慮した制御信号Ｓ１の波形が、破線にて付加されている。
【００２２】
図２（ａ）に示すように、定常時の場合、三角波発生回路２３では、トランジスタ２３ｃがオフ状態の間、定電流源２３ａから供給される電流によりコンデンサ２３ｄが充電され、ノードＮＤ１１の電圧が上昇して行く。ノードＮＤ１１の電圧が基準電圧Ｖｒｅｒ３を超えると、電圧比較器２３ｂの出力端子がＨレベルになり、トランジスタ２３ｃがオン状態になる。トランジスタ２３ｃがオン状態になると、コンデンサ２３ｄに蓄積された電荷がそのトランジスタ２３ｃを介して放電され、ノードＮＤ１１の電圧が降下して行く。この結果、ノードＮＤ１１に、三角波の電圧が発生する。
【００２３】
三角波の電圧の上昇時において、この三角波の電圧が、反転増幅器２１の出力電圧Ｖ２１を超えると、電圧比較器２４から出力される第２制御信号Ｓ２がＬレベルに立ち下がる。その後、三角波の電圧の下降時において、この三角波の電圧が、反転増幅器２１の出力電圧Ｖ２１よりも低下すると、電圧比較器２４から出力される第２制御信号Ｓ２がＨレベルに立ち上がる。
【００２４】
第２制御信号Ｓ２がＬレベルに立ち下がると、パルス生成回路２５により、所定のデッドタイムをおいてそのＬレベルが反転され、そのパルス生成回路２５から出力される第１制御信号Ｓ１がＨレベルに立ち上がる。その後、第２制御信号Ｓ２がＨレベルに立ち上がる時刻の所定のデッドタイム前に、パルス生成回路２５により、そのＨレベルが反転され、そのパルス生成回路２５から出力される第１制御信号Ｓ１がＬレベルに立ち下がる。
【００２５】
図２（ｂ）に示すように、スイッチング電源装置の出力電圧Ｖｏが上昇した場合、正相増幅器２２を介して定電流源２３ａの電流値が増加し、ノードＮＤ１１から出力される三角波の電圧の周波数が高くなり、第１制御信号Ｓ１及び第２制御信号Ｓ２の周波数が高くなる。その結果、ＮＭＯＳ５，６のスイッチング周波数が高くなり、後述するように、出力電圧Ｖｏの上昇が抑制される。
【００２６】
又、図２（ｃ）に示すように、ノードＮＤ２の電圧Ｖ３が上昇した場合、反転増幅器２１の出力電圧Ｖ２１が下がり、ＰＷＭ制御により、電圧比較器２４から出力される第２制御信号Ｓ２におけるＨレベルのパルス幅が狭くなると共に、パルス生成回路２５から出力される第１制御信号Ｓ１のＬレベルのパルス幅が狭くなる。その結果、ＮＭＯＳ６のオン時間が短くなると共に、ＮＭＯＳ５のオフ時間が短くなり、後述するように、ノードＮＤ２の電圧Ｖ３の上昇が抑制される。
【００２７】
なお、以上説明した制御部２０の動作は、図１に示す電流不連続型ＰＦＣに対応した動作であるが、後述する実施例２の電流連続型ＰＦＣに対応した制御部の構成では、略同様の動作が連続的に行われることになる。
【００２８】
（スイッチング電源装置の周波数制御動作）
図３は、図１のスイッチング電源装置の周波数制御動作を示す波形図である。
【００２９】
図３において、ｔｏｎはＮＭＯＳ６のオン期間、ｔｏｆｆは入力コンデンサ３の充電期間、Ｉ４ｐはインダクタ４に流れる電流Ｉ４の最大値、Ｉ１４ｐは共振用コンデンサ１４に流れる電流Ｉ１４の最大値、及び、ｎＶｏのｎはトランス１１の巻数比（＝Ｎ１／Ｎ２）である。
【００３０】
この図３を参照しつつ、共振チョーク１３とＮＭＯＳ５，６に存在する寄生ダイオード５ａ，６ａ及び寄生容量５ｂ，６ｂとを考慮したスイッチング電源装置の周波数制御動作を説明する。
【００３１】
スイッチング電源装置において、ＤＣ出力電圧Ｖｏの制御は、ＮＭＯＳ５，６のスイッチング周波数を制御することにより行われる。即ち、スイッチング周波数を上げると出力電圧Ｖｏが下がり、スイッチング周波数を下げると、出力電圧Ｖｏが上がる。この周波数制御動作は、以下の４つの動作期間Ｍ１〜Ｍ４に分けることができ、ＮＭＯＳ５，６はソフトスイッチングとなる。
【００３２】
（１）  動作期間Ｍ１（時刻ｔ０’〜ｔ１の期間、ＮＭＯＳ６はオン、ＮＭＯＳ５はオフ）
【００３３】
図３の時刻ｔ０’において、ＮＭＯＳ６がオン、ＮＭＯＳ５がオフすると、入力側とコンバータ側の電流ルートが夫々発生する。
【００３４】
入力側において、インダクタ４に流れる電流Ｉ４は、コンデンサ２→インダクタ４→ＮＭＯＳ６→コンデンサ２というルートで流れ、この電流Ｉ４が増加して行く。この際、インダクタ４に印加される電圧は、Ｖ２（ｔ）（＝Ｖａｃ（ｔ）、但し、ｔは時間）となる。そのため、時刻ｔ０’，ｔ０，ｔ１’経過後の時刻ｔ１における電流Ｉ４のピーク値Ｉ４ｐは、
Ｉ４ｐ＝｛Ｖ２（ｔ）×ｔｏｎ｝／Ｌ
但し、Ｌ：インダクタ４のインダクタンス値
【００３５】
コンバータ側において、共振チョーク１３に流れる電流は、入力コンデンサ３→共振チョーク１３→トランス１１の１次巻線１ａ及び励磁インダクタンス１２→共振用コンデンサ１４→ＮＭＯＳ６→入力コンデンサ３というルートで流れる。この際、共振用コンデンサ１４には、負に変化する電流Ｉ１４が流れる。又、ＮＭＯＳ６に流れる電流Ｉ６は、インダクタ４に流れる電流Ｉ４と、共振用コンデンサ１４に流れる電流Ｉ１４と、の合成された正に変化する電流波形となる。
【００３６】
トランス１１の１次巻線１１ａに電流が流れると、２次巻線１１ｂに誘起され、２次巻線１１ｂ→整流用ダイオード１５ａ→平滑用コンデンサ１６及び負荷ＲＬ→２次巻線１１ｂというルートで電流が流れる。そのため、トランス１１の１次巻線１１ａには、一定の正の電圧Ｖ１１ａ（＝ｎＶｏ、但し、ｎ＝１次巻数Ｎ１／２次巻数Ｎ２、Ｖｏは出力電圧）が発生する。
【００３７】
これにより、トランス１１の励磁インダクタンス１２には、負から正へ増加する励磁電流Ｉ１２が流れる。又、平滑用コンデンサ１６には、正に変化する電流Ｉ１６が流れ、図３中の斜線部が平滑用コンデンサ１６への充電電流となる。この平均値がＤＣ出力電流Ｉｏとなるため、この出力電流Ｉｏを中心に充放電が繰り返される。
【００３８】
ＮＭＯＳ６がターンオンする時に、このＮＭＯＳ６の寄生ダイオード６ａが導通している状態でターンオンされるため、零電圧スイッチング（以下「ＺＶＳ」という。）、及び零電流スイッチング（以下「ＺＣＳ」という。）動作となる。
【００３９】
（２）  動作期間Ｍ２（時刻ｔ１〜ｔ２’の期間、ＮＭＯＳ６及びＮＭＯＳ５はオフ）
【００４０】
時刻ｔ１において、ＮＭＯＳ６がターンオフ（ＮＭＯＳ５もオフ状態）すると、インダクタ４等の作用により、ＮＭＯＳ６の寄生容量６ｂは、０Ｖから電圧Ｖ３まで充電されると共に、ＮＭＯＳ５の寄生容量５ｂが、電圧Ｖ３から０Ｖまで放電される。ＮＭＯＳ６がターンオフする瞬間は、このＮＭＯＳ６の寄生容量６ｂの電圧が、０Ｖから傾斜を持って充電されるため、ＺＶＳ動作となる。
【００４１】
入力側のインダクタ４に蓄えられたエネルギーは、ＮＭＯＳ６及びＮＭＯＳ５の寄生容量６ｂ，５ｂの充放電が終了すると、インダクタ４→ＮＭＯＳ５の寄生ダイオード５ａ→入力コンデンサ３→入力コンデンサ２というルートで回生され続ける。
【００４２】
又、コンバータ側の共振チョーク１３やトランス１１の励磁インダクタンス１２に蓄積されたエネルギーは、共振チョーク１３→トランス１１の１次巻線１１ａ及び励磁インダクタンス１２→共振用コンデンサ１４→ＮＭＯＳ５の寄生ダイオード５ａ→共振チョーク１３というルートで回生される。
【００４３】
この時、共振チョーク１３に蓄積されたエネルギーは、前記のトランス１１の１次巻線１１ａを通して電流が流れるため、このトランス１１の磁気作用により、トランス１１の２次巻線１１ｂ→整流用ダイオード１５ａ→平滑用コンデンサ１６及び負荷ＲＬ→２次巻線１１ｂというルートで負荷ＲＬ側へ供給される。しかし、図３中の電流Ｉ１６波形から分かるように、共振チョーク１３から負荷ＲＬ側へ供給される電流は、出力電流Ｉｏよりも低いため、残りは、平滑用コンデンサ１６からの放電電流Ｉ１６となる。
【００４４】
（３）  動作期間Ｍ３（時刻ｔ２’〜ｔ４の期間、ＮＭＯＳ６はオフ、ＮＭＯＳ５はオン）
【００４５】
時刻ｔ２’において、ＮＭＯＳ５がターンオンするが、動作期間Ｍ２でインダクタ４及び共振チョーク１３等の回生エネルギーが残っているため、ＮＭＯＳ５に流れる電流は、負側より流れる。
【００４６】
時刻ｔ３において、入力側のインダクタ４の回生電流Ｉ４は０Ａとなり、コンバータ側の共振電流Ｉ１４が流れる。共振用コンデンサ１４が図１の回路図に示した＋方向に入力コンデンサ３の電圧（Ｖ３×１／２）が充電されているため、ＮＭＯＳ５がターンオンして時刻ｔ３に達すると、前記共振電流Ｉ１４は、共振用コンデンサ１４→トランス１１の１次巻線１１ａ及び励磁インダクタンス１２→共振チョーク１３→ＮＭＯＳ５→共振用コンデンサ１４というルートで流れる。
【００４７】
そのため、トランス１１の磁気作用により、２次側には、２次巻線１１ｂの巻き終わり１１ｂ２→整流用ダイオード１５ｂ→平滑用コンデンサ１６及び負荷ＲＬ→２次巻線１１ｂの巻き始め１１ｂ１というルートで電流が流れ、負荷ＲＬ側にエネルギーが伝達される。
【００４８】
（４）  動作期間Ｍ４（時刻ｔ４〜ｔ５’の期間、ＮＭＯＳ６はオフ、ＮＭＯＳ５はオフ）
【００４９】
時刻ｔ４において、ＮＭＯＳ５がターンオフすると、共振チョーク１３や励磁インダクタンス１２に蓄積された電流で、ＮＭＯＳ５の寄生容量５ｂを０Ｖから電圧Ｖ３まで充電すると共に、ＮＭＯＳ６の寄生容量６ｂを電圧Ｖ３から０Ｖへ放電し、時刻ｔ５で動作を完了する。この期間、負荷ＲＬには、平滑用コンデンサ１６より出力電流Ｉｏが供給される。
【００５０】
以上のように、スイッチング周期の主な４つの動作期間Ｍ１〜Ｍ４について説明をした。入力側のインダクタ４に流れるピーク電流Ｉ４ｐは、図３に示すように、商用のＡＣ入力電圧Ｖａｃの瞬時値に比例して三角波の電流Ｉ４が流れるため、入力コンデンサ２でフィルタ処理されて平均値にされると、ＡＣ入力電流はＡＣ入力電圧Ｖａｃと相似な電流波形となり、力率及び高調波電流が改善されることになる。
【００５１】
（スイッチング電源装置のＰＦＣ動作）
図４（ａ）、（ｂ）は、図１のスイッチング電源装置のＰＦＣ動作を示す概略の波形図であり、同図（ａ）は定常時の波形図、及び、同図（ｂ）はノードＮＤ２の電圧Ｖ３の上昇時における波形図である。
【００５２】
なお、図４（ａ）、（ｂ）では、説明を簡単にするために、制御信号Ｓ１，Ｓ２の波形が、デッドタイムを無視して図示されている。
【００５３】
図４（ａ）に示すように、定常時の場合、制御部２０内の反転増幅器２１は、ノードＮＤ２の電圧Ｖ３と基準電圧Ｖｒｅｆ１とを比較し、所定の出力電圧Ｖ２１を電圧比較器２４の＋入力端子へ出力する。電圧比較器２４は、三角波発生回路２３のノードＮＤ１１から出力された三角波の電圧と、出力電圧Ｖ２１とを比較し、所定のＨレベルのパルス幅の第２制御信号Ｓ２を出力する。第２制御信号Ｓ２は、パルス生成回路２５により、所定のデッドタイムをおいて反転され、そのパルス生成回路２５から所定のＬレベルのパルス幅の第１制御信号Ｓ１が出力される。
【００５４】
第２制御信号Ｓ２がＨレベル、及び第１制御信号Ｓ１がＬレベルになる動作期間Ｍ１の場合、第２制御信号Ｓ２のＨレベルによってＮＭＯＳ６がオンし、第１制御信号Ｓ１のＬレベルによってＮＭＯＳ５がオフする。すると、前述したように、入力コンデンサ２→インダクタ４→ＮＭＯＳ６→入力コンデンサ２という電流ルートと、入力コンデンサ３→共振チョーク１３→トランス１１の１次巻線１１ａ及び励磁インダクタンス１２→共振用コンデンサ１４→ＮＭＯＳ６→入力コンデンサ３という電流ルートと、に電流が流れる。そのため、インダクタ４を流れる電流Ｉ４が増加して行くと共に、ＮＭＯＳ６を流れる電流Ｉ６も増加して行く。この際、ＮＭＯＳ５には電流Ｉ５が流れない。
【００５５】
第２制御信号Ｓ２がＬレベル、及び第１制御信号Ｓ１がＨレベルになる動作期間Ｍ３の場合、第２制御信号Ｓ２のＬレベルによってＮＭＯＳ６がオフし、第１制御信号Ｓ１のＨレベルによってＮＭＯＳ５がオンする。すると、インダクタ４に流れる電流Ｉ４が０Ａへと減少して行く。この際、ＮＭＯＳ５がオンすることで、このＮＭＯＳ５を流れる電流Ｉ５が、負電流値から正電流値へと増加していく。
【００５６】
図４（ｂ）に示すように、ノードＮＤ２の電圧Ｖ３が上昇した場合、制御部２０内の反転増幅器２１の出力電圧Ｖ２１が下がり、電圧比較器２４から出力される第２制御信号Ｓ２におけるＨレベルのパルス幅が狭くなると共に、パルス生成回路２５から出力される第１制御信号Ｓ１のＬレベルのパルス幅が狭くなる。その結果、ＮＭＯＳ６のオン時間が短くなると共に、ＮＭＯＳ５のオフ時間が短くなり、ノードＮＤ２の電圧Ｖ３の上昇が抑制される。
【００５７】
これに対し、ノードＮＤ２の電圧Ｖ３が下降した場合、制御部２０内の反転増幅器２１の出力電圧Ｖ２１が上がり、電圧比較器２４から出力される第２制御信号Ｓ２におけるＨレベルのパルス幅が広くなると共に、パルス生成回路２５から出力される第１制御信号Ｓ１のＬレベルのパルス幅が広くなる。その結果、ＮＭＯＳ６のオン時間が長くなると共に、ＮＭＯＳ５のオフ時間が長くなり、ノードＮＤ２の電圧Ｖ３の下降が抑制される。
【００５８】
以上のようなＰＷＭ制御により、ノードＮＤ２の電圧Ｖ３と、入力コンデンサ３を流れる電流Ｉ３の力率が改善される。
【００５９】
（実施例１の効果）
本実施例１のスイッチング電源装置によれば、共通の制御部２０によってＮＭＯＳ５，６をスイッチングし、ＬＬＣ共振回路１０の周波数制御とＰＦＣのＰＷＭ制御とを行うようにしたので、回路構成が簡単になって部品点数を削減でき、スイッチング電源装置を小型化できると共に、低コストが可能になる。更に、入力コンデンサ３の電圧を一定に制御できるので、ＡＣ入力電圧Ｖａｃを例えば商用のＡＣ１００Ｖ系でも、あるいはＡＣ２００Ｖ系でも動作するオールラウンド化が可能になる。
【００６０】
（実施例１の変形例）
図５は、図１中の制御部の変形例を示す概略の回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００６１】
この変形例の制御部２０Ａでは、図１中の制御部２０における反転増幅器２１が省略され、所定の電圧Ｖｒｅｆが電圧比較器２４の＋入力端子に入力される構成になっている。
【００６２】
変動が小さな負荷ＲＬに対してＤＣ出力電圧Ｖｏ及びＤＣ出力電流Ｉｏを供給するスイッチング電源装置では、ノードＮＤ２の電圧Ｖ３の変動も小さい。そのため、反転増幅器２１を省略し、予め設定された所定の電圧Ｖｒｅｒを電圧比較器２４の＋入力端子に入力するような構成に変形しても、実際の運用上において支障がなく、従来よりも力率及び高調波電流を改善できる。しかも、反転増幅器２１の省略により、制御部２０Ａの回路構成を簡略化できる。
【実施例２】
【００６３】
（制御部の構成）
図６は、本発明の実施例２における制御部を示す概略の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００６４】
本実施例２の制御部２０Ｂは、電流連続型ＰＦＣに対応したものであり、実施例１の制御部２０内の反転増幅器２１に代えて、積分手段（例えば、積分回路）２６、乗算手段（例えば、乗算器）２７、及び第１比較手段（例えば、電流比較器）２８が設けられている。
【００６５】
積分回路２６は、第１基準電圧Ｖｒｅｒ１に対して第１ノードＮＤ２の電圧Ｖ３の変動量を積分して積分電圧値（例えば、出力電圧）Ｖ２６を求める回路であり、オペアンプ２６ａ及びコンデンサ２６ｂにより構成されている。オペアンプ２６ａおいて、＋入力端子には第１基準電圧Ｖｒｅｆ１が入力されると共に、−入力端子には電圧Ｖ３が入力される。オペアンプ２６ａの−入力端子と出力端子との間には、コンデンサ２６ｂが接続され、更に、その出力端子に、乗算器２７が接続されている。乗算器２７は、出力電圧Ｖ２６と整流回路１における＋出力端子１ａの電圧Ｖ２とを乗算して、この乗算結果に応じた電流の乗算値（例えば、出力電流）Ｉ２７を求める回路であり、この出力側に、電流比較器２８の−入力端子が接続されている。
【００６６】
電流比較器２８は、−入力端子に入力される出力電流Ｉ２７と、インダクタ４に流れる電流Ｉ４と、を比較してこの比較結果に応じた電圧の第１変動抑制量（例えば、出力電圧）Ｖ２８を求める回路であり、この出力側に、第２比較手段としての電圧比較器２４の＋入力端子が接続されている。電圧比較器２４の−入力端子には、実施例１と同様に、三角波発生回路２３のノードＮＤ１１が接続されている。その他の構成は、実施例１の制御部２０と同様である。
【００６７】
（制御部の動作）
制御部２０Ｂの動作を、実施例１における制御部２０の動作波形である図２（ａ）〜（ｃ）を参照しつつ説明する。
【００６８】
なお、図２（ａ）〜（ｃ）において、実施例１の出力電圧Ｖ２１は、本実施例２の出力電圧Ｖ２８に相当する。
【００６９】
図２（ａ）に示すように、定常時の場合、実施例１と同様に、三角波発生回路２３のノードＮＤ１１に、三角波の電圧が発生する。
【００７０】
三角波の電圧の上昇時において、この三角波の電圧が、電流比較器２８の出力電圧Ｖ２８（実施例１の反転増幅器２１の出力電圧Ｖ２１に相当）を超えると、実施例１と同様に、電圧比較器２４から出力される第２制御信号Ｓ２がＬレベルに立ち下がる。その後、三角波の電圧の下降時において、この三角波の電圧が、電流比較器２８の出力電圧Ｖ２８よりも低下すると、電圧比較器２４から出力される第２制御信号Ｓ２がＨレベルに立ち上がる。
【００７１】
実施例１と同様に、第２制御信号Ｓ２がＬレベルに立ち下がると、パルス生成回路２５から出力される第１制御信号Ｓ１がＨレベルに立ち上がる。その後、第２制御信号Ｓ２がＨレベルに立ち上がる時刻の所定のデッドタイム前に、パルス生成回路２５から出力される第１制御信号Ｓ１がＬレベルに立ち下がる。
【００７２】
図２（ｂ）に示すように、スイッチング電源装置のＤＣ出力電圧Ｖｏが上昇した場合、実施例１と同様に、ノードＮＤ１１から出力される三角波の電圧の周波数が高くなり、第１制御信号Ｓ１及び第２制御信号Ｓ２の周波数が高くなる。その結果、ＮＭＯＳ５，６のスイッチング周波数が高くなり、出力電圧Ｖｏの上昇が抑制される。
【００７３】
又、図２（ｃ）に示すように、ノードＮＤ２の電圧Ｖ３が上昇した場合、この上昇分が積分回路２６にて反転されて積分され、この出力電圧Ｖ２６が乗算器２７へ入力される。乗算器２７において、入力された出力電圧Ｖ２６と、整流回路１の＋出力端子１ａにおける電圧Ｖ２と、が乗算され、この出力電流Ｉ２７が電流比較器２８の−入力端子に入力される。電流比較器２８において、−入力端子に入力された出力電流Ｉ２７と、＋入力端子に入力されたインダクタ４の電流Ｉ４と、が比較され、この比較結果に応じた出力電圧Ｖ２８が低下し、電圧比較器２４の＋入力端子に入力される。すると、ＰＷＭ制御により、電圧比較器２４から出力される第２制御信号Ｓ２におけるＨレベルのパルス幅が狭くなると共に、パルス生成回路２５から出力される第１制御信号Ｓ１のＬレベルのパルス幅が狭くなる。その結果、ＮＭＯＳ６のオン時間が短くなると共に、ＮＭＯＳ５のオフ時間が短くなり、ノードＮＤ２の電圧Ｖ３の上昇が抑制される。
【００７４】
このような動作が連続的に行われ、ＮＭＯＳ５，６のオン／オフ時間が制御されて、出力電圧Ｖｏ及びノードＮＤ２の電圧Ｖ３が一定値に保持される。
【００７５】
（実施例２の効果）
本実施例２によれば、共通の制御部２０ＢによってＮＭＯＳ５，６をスイッチングし、ＬＬＣ共振回路１０の周波数制御とＰＦＣのＰＷＭ制御とを行うようにしたので、実施例１と略同様の効果がある。
【００７６】
（実施例１、２の他の変形例）
本発明は、上記実施例１、２やその変形例に限定されず、更に他の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
【００７７】
（ａ）  図１において、ＮＭＯＳ５，６の寄生容量５ｂ，６ｂだけでソフトスイッチングすることが難しい場合には、ＮＭＯＳ５，６に対して並列に小容量のコンデンサを接続すれば良い。又、ＮＭＯＳ５，６は、他のトランジスタからなるスイッチング素子により構成しても良い。
【００７８】
（ｂ）  ＬＬＣ共振回路１０は、これに代えて、１次巻線１１ａ及び２次巻線１１ｂを有するトランス１１と、共振用コンデンサ１４と、を備え、その１次巻線１１ａと共振用コンデンサ１４とが直列に接続された共振回路を設けたり、あるいは、周波数制可能な他の周波数可変回路を設けても良い。励磁インダクタンス１２及び共振チョーク１３は、外付けしても良い。又、共振チョーク１３は、トランス１１の漏れインダクタンスで構成しても良い。
【００７９】
（ｃ）  図１中の制御部２０は、第１演算手段である反転増幅器２１、第２演算手段である正相増幅器２２、三角波発生手段である三角波発生回路２３、比較手段である電圧比較器２４、及びパルス発生手段であるパルス生成回路２５により構成されているが、それらの第１演算手段、第２演算手段、三角波発生手段、比較手段、及びパルス生成手段は、中央処理装置（以下「ＣＰＵ」という。）を用いたプログラム制御により実現する構成にしても良い。
【００８０】
（ｄ）  図５の制御部２０Ａは、演算手段である正相増幅器２２、三角波発生手段である三角波発生回路２３、比較手段である電圧比較器２４、及びパルス生成手段であるパルス生成回路２５により構成されているが、それらの演算手段、三角波発生手段、比較手段、及びパルス生成手段は、ＣＰＵを用いたプログラム制御により実現する構成にしても良い。
【００８１】
（ｅ）  図６の制御部２０Ｂは、積分手段である積分回路２６、乗算手段である乗算器２７、第１比較手段である電流比較器２８、演算手段である正相増幅器２２、三角波発生手段である三角波発生回路２３、第２比較手段である電圧比較器２４、及びパルス生成手段であるパルス生成回路２５により構成されているが、それらの積分手段、乗算手段、第１比較手段、演算手段、三角波発生手段、第２比較手段、及びパルス生成手段は、ＣＰＵを用いたプログラム制御により実現する構成にしても良い。
【符号の説明】
【００８２】
１，１５      整流回路
２，３      入力コンデンサ
４      インダクタ
５，６      ＮＭＯＳ
１０      ＬＬＣ共振回路
１１      トランス
１２      励磁インダクタス
１３      共振チョーク
１４      共振用コンデンサ
１６      平滑用コンデンサ
２０，２０Ａ，２０Ｂ      制御部
２１      反転増幅器
２２      正相増幅器
２３      三角波発生回路
２４      電圧比較器
２５      パルス生成回路
２６      積分回路
２７      乗算器
２８      電流比較器
【図１】
0005823235.tif 000002
【図２】
0005823235.tif 000003
【図３】
0005823235.tif 000004
【図４】
0005823235.tif 000005
【図５】
0005823235.tif 000006
【図６】
0005823235.tif 000007