(57)【特許請求の範囲】
【請求項１】
半導体基板のセル領域、パッド領域、及び前記セル領域と前記パッド領域の間の中間領域に設けられた第１導電型の半導体層と、
前記セル領域において前記半導体層上に設けられた第２導電型の第１のベース層と、
前記中間領域において前記半導体層上に設けられた第２導電型の第２のベース層と、
前記第１のベース層内に設けられた第１導電型の導電領域と、
前記導電領域と前記半導体層に挟まれたチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記第１及び第２のベース層に接続された第１の電極と、
前記半導体層の下面に接続された第２の電極と、
前記パッド領域において前記半導体層上に絶縁膜を介して設けられ、前記ゲート電極に接続されたゲートパッドとを備え、
前記第２のベース層の前記ゲートパッド側は、不純物濃度勾配が前記第１のベース層に比べてなだらかなＶＬＤ（Variation Lateral Doping）構造であることを特徴とする半導体装置。
【請求項２】
前記半導体基板の前記セル領域及び前記パッド領域の外側に配置されたエッジターミネーション領域において前記半導体層上に設けられた第２導電型の第３のベース層を更に備え、
前記第３のベース層の外側は、不純物濃度勾配が前記第１のベース層に比べてなだらかなＶＬＤ構造であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記パッド領域において前記半導体層上に前記絶縁膜を介して設けられ、前記ゲート電極及び前記ゲートパッドに接続されたゲート配線を更に備え、
前記第２のベース層の前記ゲート配線側は、不純物濃度勾配が前記第１のベース層に比べてなだらかなＶＬＤ構造であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２のベース層の前記ゲートパッドに対して反対側も、不純物濃度勾配が前記第１のベース層に比べてなだらかなＶＬＤ構造であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
半導体基板のセル領域、パッド領域、及び前記セル領域と前記パッド領域の間の中間領域に設けられた第１導電型の半導体層と、
前記セル領域において前記半導体層上に設けられた第２導電型の第１のベース層と、
前記中間領域において前記半導体層上に設けられた第２導電型の第２のベース層と、
前記パッド領域において前記半導体層上に設けられ、前記第２のベース層の最深部より浅い第２導電型の第３のベース層と、
前記第１のベース層内に設けられた第１導電型の導電領域と、
前記導電領域と前記半導体層に挟まれたチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記第１及び第２のベース層に接続された第１の電極と、
前記半導体層の下面に接続された第２の電極と、
前記パッド領域において前記半導体層上に絶縁膜を介して設けられ、前記ゲート電極に接続されたゲートパッドとを備え、
前記第２のベース層の前記ゲートパッド側は、不純物濃度勾配が前記第１のベース層に比べてなだらかなＶＬＤ構造であることを特徴とする半導体装置。
【請求項６】
前記第３のベース層の不純物濃度は１．０〜２．０Ｅ１２ｉｏｎｓ／ｃｍ２であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体基板のセル領域、パッド領域、及び前記セル領域と前記パッド領域の間の中間領域に設けられた第１導電型の半導体層と、
前記セル領域において前記半導体層上に設けられた第２導電型の第１のベース層と、
前記中間領域及び前記パッド領域において前記半導体層上に設けられた第２導電型の第２のベース層と、
前記第１のベース層内に設けられた第１導電型の導電領域と、
前記導電領域と前記半導体層に挟まれたチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記第１及び第２のベース層に接続された第１の電極と、
前記半導体層の下面に接続された第２の電極と、
前記パッド領域において前記半導体層上に絶縁膜を介して設けられ、前記ゲート電極に接続されたゲートパッドとを備え、
前記第２のベース層の不純物濃度は前記ゲートパッドの中心方向に増加し、
前記第２のベース層は、不純物濃度勾配が前記第１のベース層に比べてなだらかなＶＬＤ構造であることを特徴とする半導体装置。
【請求項８】
請求項１〜４の何れか１項に記載の半導体装置を製造する方法であって、
前記中間領域において前記半導体層上に、前記パッド領域に向かって幅が狭くなる複数の開口を有するマスクを形成する工程と、
前記マスクの前記複数の開口を通して不純物を前記半導体層に注入して前記第２のベース層を形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記複数の開口の最大幅は、前記第２のベース層の最深部の深さの２倍未満であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
請求項２に記載の半導体装置を製造する方法であって、前記第２のベース層と前記第３のベース層を同時に形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項５又は６に記載の半導体装置を製造する方法であって、前記第１のベース層と前記第３のベース層を同時に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐圧低下やオン抵抗増大を発生させることなく、アバランシェ耐量を向上させることができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
省エネや装置の小型化という市場要求を実現するため、ＭＯＳＦＥＴやＩＧＢＴなどの半導体装置にはオン状態、及びスイッチング時における過渡状態の低損失化が求められている。ここで、オン状態のみに着目すると、バルク部であるエピ層のウェハスペックを低抵抗にすることでオン抵抗を下げ、低損失化が可能である。ただし、オン抵抗と耐圧はトレードオフの関係にあり、単純にウェハスペックを低抵抗とするだけでは、素子耐圧が低下し目的を達し得ない。そこで、低抵抗のウェハスペックでセルの設計を最適化して高い耐圧を得つつ、そのウェハスペックの低抵抗化によるオン抵抗減の効果を得ることで、トレードオフの改善が図られている。
【０００３】
セル設計の最適化による耐圧向上に伴い、誘導負荷スイッチングでのターンオフサージによるアバランシェ動作が発生すると電流がセル以外の箇所へ流れ込みやすくなってくる。そのような状況下においても高い耐量を得るために、ゲートパッド下のＰ型ベース層をエッジターミネーション部（チップ外周）のＰ型ベース層よりも深く形成したものや、ゲートパッド下のＰ型ベース層をフローティングとしたものが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９７１１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ターンオフ時に誘導負荷の逆起電力によって電圧が上昇して素子の持つ耐圧を超えると、半導体装置はアバランシェ動作する。この時に装置が流すことができる（遮断可能な）電流値又はエネルギー値をアバランシェ耐量という。セル領域の耐圧向上によって、アバランシェ電流がセル領域以外の箇所に流れ易くなった場合、ゲートパッドとセル領域の間に設けられたＰ型ベース層が、アバランシェ動作時に電流が集中して破壊されるという問題があった。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的は耐圧低下やオン抵抗増大を発生させることなく、アバランシェ耐量を向上させることができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、半導体基板のセル領域、パッド領域、及び前記セル領域と前記パッド領域の間の中間領域に設けられた第１導電型の半導体層と、前記セル領域において前記半導体層上に設けられた第２導電型の第１のベース層と、前記中間領域において前記半導体層上に設けられた第２導電型の第２のベース層と、前記第１のベース層内に設けられた第１導電型の導電領域と、前記導電領域と前記半導体層に挟まれたチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、前記第１及び第２のベース層に接続された第１の電極と、前記半導体層の下面に接続された第２の電極と、前記パッド領域において前記半導体層上に絶縁膜を介して設けられ、前記ゲート電極に接続されたゲートパッドとを備え、前記第２のベース層の前記ゲートパッド側は、不純物濃度勾配が前記第１のベース層に比べてなだらかなＶＬＤ（Variation Lateral Doping）構造である。
【発明の効果】
【０００８】
本発明により、耐圧低下やオン抵抗増大を発生させることなく、アバランシェ耐量を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る半導体装置を示す上面図である。
【図２】図１のＡ−Ａ´に沿った断面図である。
【図３】図１のＢ−Ｂ´に沿った断面図である。
【図４】図１のＣ−Ｃ´に沿った断面図である。
【図５】中間領域のＰ型ベース層の形成方法を示す図である。
【図６】中間領域のＰ型ベース層の形成方法を示す図である。
【図７】中間領域のＰ型ベース層の形成方法を示す図である。
【図８】中間領域のＰ型ベース層の形成方法を示す図である。
【図９】エッジターミネーション領域の電界分布を示す図である。
【図１０】中間領域近傍（ゲートパッド領域）の電界分布を示す図である。
【図１１】比較例１に係る半導体装置を示す断面図である。
【図１２】ＭＯＳＦＥＴをＬ負荷スイッチングさせた時のスイッチング波形をシミュレーションした結果を示す図である。
【図１３】比較例２に係る半導体装置を示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の変形例１を示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の変形例２を示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図１７】実施の形態２と比較例１のゲートパッド下の電界強度を示す図である。
【図１８】本発明の実施の形態２に係る半導体装置の変形例を示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１０】
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す上面図である。図２は図１のＡ−Ａ´に沿った断面図である。
【００１２】
シリコン基板１は、セル領域、パッド領域、中間領域、及びエッジターミネーション領域を有する。中間領域はセル領域とパッド領域の間に配置されている。エッジターミネーション領域は、セル領域及びパッド領域の外側に配置されている。
【００１３】
シリコン基板１内の全領域にＮ−型ドレイン層２が設けられている。Ｎ−型ドレイン層２の下にＮ＋型ドレイン層３が設けられ、そのＮ＋型ドレイン層３の下面にドレイン電極４が接続されている。
【００１４】
セル領域においてＮ−型ドレイン層２上にＰ−型ベース層５が設けられている。中間領域においてＮ−型ドレイン層２上にＰ型ベース層６が設けられている。Ｐ−型ベース層５内にＮ＋型ソース領域７が設けられている。ゲート電極８が、Ｎ＋型ソース領域７とＮ−型ドレイン層２に挟まれたチャネル領域上にゲート絶縁膜９を介して設けられている。ソース電極１０がＰ−型ベース層５及びＰ型ベース層６に接続されている。ドレイン電極４がＮ＋型ドレイン層３の下面に接続されている。ゲートパッド１１が、パッド領域においてＮ−型ドレイン層２上に絶縁膜１２を介して設けられている。ゲートパッド１１はゲート電極８に接続されている。
【００１５】
本実施の形態の特徴として、ゲートパッド１１の周囲の中間領域に環状に設けられたＰ型ベース層６のゲートパッド１１側（ａ）は、不純物濃度勾配がＰ−型ベース層５に比べてなだらかなＶＬＤ（Variation Lateral Doping）構造である。
【００１６】
図３は図１のＢ−Ｂ´に沿った断面図である。ゲート配線１３がパッド領域（実際には配線領域でありパッド領域ではないが、ここでは便宜上こう呼ぶ）においてＮ−型ドレイン層２上に絶縁膜１２を介して設けられている。ゲート配線１３はゲート電極８とゲートパッド１１を接続するものである。Ｐ型ベース層６のゲート配線１３側は、不純物濃度勾配がＰ−型ベース層５に比べてなだらかなＶＬＤ構造である。
【００１７】
図４は図１のＣ−Ｃ´に沿った断面図である。エッジターミネーション領域においてＮ−型ドレイン層２上にＰ型ベース層１４，１５，１６が設けられている。Ｐ型ベース層１４，１５，１６はＦＬＲ（Field Limiting Ring）である。最外周にＮ＋型チャネルストッパ層１７が設けられている。Ｐ型ベース層１５，１６にそれぞれリング電極１８，１９が接続されている。Ｎ＋型チャネルストッパ層１７にチャネルストッパ電極２０が接続されている。Ｐ型ベース層１４，１５，１６の外側は、不純物濃度勾配がＰ−型ベース層５に比べてなだらかなＶＬＤ構造である。
【００１８】
続いて、中間領域のＰ型ベース層６の形成方法を説明する。図５から図８は、中間領域のＰ型ベース層の形成方法を示す図である。まず、図５に示すように、Ｎ−型ドレイン層２上にＳｉＯ２膜２１を形成する。次に、図６に示すように、にＳｉＯ２膜２１上にレジスト２２を形成し、写真製版処理時によりレジスト２２をパターニングする。そのレジスト２２をマスクとしてエッチングを行ってＳｉＯ２膜２１をパターニングする。
【００１９】
パターニング後のＳｉＯ２膜２１は、中間領域においてパッド領域に向かって幅が狭くなる複数の開口を有する。次に、図７に示すように、ＳｉＯ２膜２１の複数の開口を通してボロン等の不純物をＮ−型ドレイン層２に注入し、図８に示すように高温ドライブにより不純物を拡散せてＰ型ベース層６を形成する。このようなウェハプロセスで作成された不純物濃度勾配がなだらかな拡散形状をＶＬＤ構造と呼ぶ。
【００２０】
なお、エッジターミネーション領域のＰ型ベース層１４，１５，１６の外側も同様にＶＬＤで形成する（例えば、社団法人  電気学会著  半導体装置・パワーＩＣハンドブック  Ｐ．６２〜６３、特開２０１１−２０４７１０号公報を参照）。
【００２１】
続いて、ＶＬＤ構造のＰ型ベース層が設けられた２つの領域の電界分布の違いを説明する。図９は、エッジターミネーション領域の電界分布を示す図である。図１０は、中間領域近傍（ゲートパッド領域）の電界分布を示す図である。点線が等電位線を表している。エッジターミネーション領域ではソース電極１０とチャネルストッパ電極２０の間に電位差が有り、横方向でデバイス耐圧を保持している。一方、中間領域近傍（ゲートパッド領域）では、ソース電極１０とゲートパッド１１の間に電位差は無い。
【００２２】
続いて、本実施の形態の効果を比較例１，２と比較して説明する。図１１は比較例１に係る半導体装置を示す断面図である。比較例１では、中間領域のＰ型ベース層６とパッド領域のＰ型ベース層２３が繋がっており、両者の厚みが同じである。比較例１の場合、広いＰ型ベース層６，２３直下で発生するインパクトイオン化によるアバランシェ電流（インパクトイオン化電流）がソースコンタクト部（ｂ）に流れ込み、電流集中が起こって破壊に至ることがある。
【００２３】
図１２は、ＭＯＳＦＥＴをＬ負荷スイッチングさせた時のスイッチング波形をシミュレーションした結果を示す図である。全電流とは、セル領域と中間領域の電流の和である。比較例１と実施の形態１の全電流は同じであるが、比較例１は中間領域への電流が高いため、ソースコンタクト部への電流集中が発生する。一方、実施の形態１ではセル領域への電流が増えるため、中間領域への電流集中を緩和できる。
【００２４】
なお、比較例１において、インパクトイオン化電流を減らすために、不純物注入量や熱処理をコントロールしてＰ型ベース層６，２３を浅くすると、それらと同時に形成するエッジターミネーション領域のＰ型ベース層１４，１５，１６も浅くなる。従って、エッジターミネーション領域のＰ型ベース層１４，１５，１６の濃度勾配が急に（円弧部分の曲率、即ち半径が小さく）なり、エッジターミネーション耐圧の低下、引いてはアバランシェ耐量の低下や信頼性の悪化が懸念される。
【００２５】
図１３は比較例２に係る半導体装置を示す断面図である。比較例２では、中間領域のＰ型ベース層６とパッド領域のＰ型ベース層２３が分離している。即ち、パッド領域のＰ型ベース層２３がフローティングになっている。これにより、比較例１に比べれば中間領域への電流集中を緩和できる。しかし、比較例２では、Ｐ型ベース層６のゲートパッド１１側（ａ）の不純物濃度勾配が急である（Ｐ型ベース層６の円弧部分の曲率が小さい）ため、インパクトイオン化電流がソースコンタクト部（ｂ）に流れ込み、電流集中が起こって破壊に至ることがある。
【００２６】
これに対して、本実施の形態では、ＶＬＤにより形成したＰ型ベース層６のゲートパッド１１側（ａ）は、不純物濃度勾配がＰ−型ベース層５に比べてなだらかなＶＬＤ構造である。これにより、アバランシェ動作時にソースコンタクト部（ｂ）へのインパクトイオン化電流の集中を防ぐことができる。従って、アバランシェ耐量を向上させることができる。
【００２７】
また、本実施の形態では、中間領域の構造のみ変更しており、電流が流れるアクティブ領域であるセル領域の構造は変更しない。このため、耐圧低下やオン抵抗増大を発生させることはない。
【００２８】
また、ゲートパッド１１の周囲だけでなく、ゲート配線１３の周囲のＰ型ベース層６にもＶＬＤ構造を適用する。これにより、ゲート配線１３の周囲のＰ型ベース層６でのインパクトイオン化を抑え、アバランシェ耐量がゲート配線１３の設計律速となることを防ぐことができる。
【００２９】
また、Ｐ型ベース層６の形成時に用いるＳｉＯ２膜２１の複数の開口の最大幅ｗは、Ｐ型ベース層６の最深部の深さｄの２倍未満であることが好ましい。このように開口の幅が狭いとＰ型ベース層６の深さが浅くなるため、Ｎ−型ドレイン層２を増やし、インパクトイオン化電流を減らすことができる。一方、ＦＬＲであるＰ型ベース層１４，１５，１６を形成する際には、開口の最大幅ｗをＰ型ベース層６の最深部の深さｄの２倍以上にし、Ｐ型ベース層１４，１５，１６を深くする。
【００３０】
また、中間領域のＰ型ベース層６とエッジターミネーション領域のＰ型ベース層１４，１５，１６を同時に形成することが好ましい。これにより、マスクを増やすことなく両者のＶＬＤ構造を形成することができる。
【００３１】
図１４は、本発明の実施の形態１に係る半導体装置の変形例１を示す断面図である。Ｐ型ベース層６のゲートパッド１１に対して反対側も、不純物濃度勾配がＰ−型ベース層５に比べてなだらかなＶＬＤ構造である。即ち、ＶＬＤ構造をセル側にも形成する。これにより、アバランシェ動作時にソースコンタクト部（ｂ）へのインパクトイオン化電流の集中を更に確実に防ぐことができる。
【００３２】
図１５は、本発明の実施の形態１に係る半導体装置の変形例２を示す断面図である。実施の形態１の構成に加えて、パッド領域においてＮ−型ドレイン層２上にＰ型ベース層２３が設けられている。これによりゲートパッド１１の下の容量を減らすことができる。
【００３３】
実施の形態２．
図１６は、本発明の実施の形態２に係る半導体装置を示す断面図である。実施の形態１の構成に加えて、パッド領域においてＮ−型ドレイン層２上にＰ型ベース層２３が設けられている。中間領域のＰ型ベース層６とパッド領域のＰ型ベース層２３は繋がっている。ただし、比較例１とは異なり、Ｐ型ベース層２３はＰ型ベース層６の最深部より浅い。
【００３４】
図１７は、実施の形態２と比較例１のゲートパッド下の電界強度を示す図である。横軸は電界強度、縦軸はシリコン基板１の表面からの深さを示している。図中の三角形の面積がＮ−型ドレイン層２とＰ型ベース層２３がそれぞれ保持している電圧に相当する。比較例１では、Ｎ−型ドレイン層２に広がる空乏層で殆どの耐圧を保持している。一方、実施の形態２では、Ｐ型ベース層２３にも空乏層が広がるため、Ｐ型ベース層２３の電圧分担が増える。これにより、アバランシェ時のＰＮ接合近傍の電界強度が下がり、インパクトイオン化電流を下げることができる。
【００３５】
また、Ｐ型ベース層２３の不純物濃度は１．０〜２．０Ｅ１２ｉｏｎｓ／ｃｍ２であることが好ましい。これにより、ＰＮ接合に逆耐圧をかけた際に、ＰＮ両方の拡散層全体に空乏層が広がるＲＥＳＵＲＦ（Reduced Surface Field）条件になる。従って、Ｐ型ベース層２３の全体に空乏層が広がる。これにより、インパクトイオン化電流を更に下げることができる。
【００３６】
また、セル領域のＰ−型ベース層５とパッド領域のＰ型ベース層２３を同時に形成することが好ましい。これにより、マスクを増やすことなく両構造を形成することができる。
【００３７】
図１８は、本発明の実施の形態２に係る半導体装置の変形例を示す断面図である。図１６ではＰ型ベース層６のゲートパッド１１側がＶＬＤ構造であったが、この変形例ではＰ型ベース層６はＶＬＤ構造ではない。この場合でも、Ｐ型ベース層２３がＰ型ベース層６の最深部より浅いことにより、インパクトイオン化電流を下げることができる。
【００３８】
また、ＶＬＤ構造はストライプや微細なホール形状でパターンを作るため、寸法制御性の良い微細加工装置が必要になる。このような寸法制御性の良い微細加工装置が変形例では不要となる。
【００３９】
実施の形態３．
図１９は、本発明の実施の形態３に係る半導体装置を示す断面図である。実施の形態１のＰ型ベース層６の代わりに、中間領域及びパッド領域においてＮ−型ドレイン層２上にＰ型ベース層２４が設けられている。Ｐ型ベース層２４の不純物濃度はゲートパッド１１の中心方向に増加し、ゲートパッド１１の中心部において濃度がピークとなる。Ｐ型ベース層２４は、不純物濃度勾配がＰ−型ベース層５に比べてなだらかなＶＬＤ構造である。これにより、アバランシェ動作時のインパクトイオン化電流を下げることができる。
【００４０】
なお、実施の形態１〜３では、本発明をｎチャネルパワーＭＯＳＦＥＴに適用している。しかし、これに限らず、本発明は、ｐチャネルパワーＭＯＳＦＥＴ、ＩＧＢＴ、又はＳｉＣデバイスにも適用可能である。
【符号の説明】
【００４１】
１  シリコン基板（半導体基板）
２  Ｎ−型ドレイン層（半導体層）
４  ドレイン電極（第２の電極）
５  Ｐ−型ベース層（第１のベース層）
６，２４  Ｐ型ベース層（第２のベース層）
７  Ｎ＋型ソース領域（導電領域）
８  ゲート電極
９  ゲート絶縁膜
１０  ソース電極（第１の電極）
１１  ゲートパッド
１２  絶縁膜
１３  ゲート配線
１４，１５，１６，２３  Ｐ型ベース層（第３のベース層）
２１  ＳｉＯ２膜（マスク）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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