(57)【特許請求の範囲】
【請求項１】
基板と、
遷移層と、
ＩＩＩ族窒化物材料を有するバッファ層と、
ＩＩＩ族窒化物材料を有するバリア層と、
ドレインコンタクト及びソースコンタクトと、
水素で補償されたアクセプタ型ドーパント元素を含有するｐ型ＧａＮ層と、
前記ｐ型ＧａＮ層とセルフアラインされたゲートメタルであり、該ゲートメタルの側端が実質的に前記ｐ型ＧａＮ層の側端まで延在する、ゲートメタルと、
を有するエンハンスメントモードＧａＮトランジスタ。
【請求項２】
前記バッファ層はＩｎＡｌＧａＮを有する、請求項１に記載のトランジスタ。
【請求項３】
前記バリア層は、前記バッファ層より広いバンドギャップを有するＩｎＡｌＧａＮを有する、請求項１に記載のトランジスタ。
【請求項４】
前記ゲートメタルの底部と前記ｐ型ＧａＮ層の頂部とが同じ寸法を有し、前記ｐ型ＧａＮ層の側壁は約８０°から約９０°の角度で下方に延在している、請求項１に記載のトランジスタ。
【請求項５】
前記ｐ型ＧａＮ層の側壁は約３０°から約８０°の角度で下方に延在している、請求項１に記載のトランジスタ。
【請求項６】
前記ｐ型ＧａＮ層及び前記ゲートメタルは、セルフアラインされるように単一のフォトマスクプロセスで形成され、前記ゲートメタルは、前記ｐ型ＧａＮ層の頂部に対称的な出っ張りが存在するよう、前記ｐ型ＧａＮ層より幅狭にされている、請求項１に記載のトランジスタ。
【請求項７】
前記ｐ型ＧａＮ層の側壁は約８０°から約９０°の角度で下方に延在している、請求項６に記載のトランジスタ。
【請求項８】
前記ｐ型ＧａＮ層の側壁は、約３０°から約８０°の角度を有するように傾斜されている、請求項６に記載のトランジスタ。
【請求項９】
前記ｐ型ＧａＮ層及び前記ゲートメタルは、セルフアラインされるように単一のフォトマスクプロセスで形成され、前記ゲートメタルの底部と前記ｐ型ＧａＮ層の頂部とが略同じ寸法を有し、前記ｐ型ＧａＮ層の底部は、前記バリア層の直上に対称的な台座部を含んでいる、請求項１に記載のトランジスタ。
【請求項１０】
前記ｐ型ＧａＮ層及び前記ゲートメタルは、セルフアラインされるように単一のフォトマスクプロセスで形成され、前記ゲートメタルは、前記ｐ型ＧａＮ層の頂部に対称的な出っ張りが存在するよう、前記ｐ型ＧａＮ層より幅狭にされており、前記ｐ型ＧａＮ層の底部は、前記バリア層の直上に対称的な台座部を含んでいる、請求項１に記載のトランジスタ。
【請求項１１】
前記アクセプタ型ドーパントは、Ｍｇ、Ｃ、Ｚｎ、及びＣａのうちの少なくとも１つを含む群から選択されている、請求項１に記載のトランジスタ。
【請求項１２】
前記アクセプタ型ドーパントは水素で補償されている、請求項１１に記載のトランジスタ。
【請求項１３】
前記ゲートメタルはＴｉＮである、請求項１に記載のトランジスタ。
【請求項１４】
前記ゲートメタルは、Ｔａ、Ｗ、ＴａＮ、ＴｉＮ、ＷＮ、ＷＳｉなどの、１つ以上の高融点金属、金属化合物及び合金を含む、請求項１に記載のトランジスタ。
【請求項１５】
オーミック金属からなるフィールドプレートであり、ドレインのオーミック金属と、ソースのオーミック金属と、該フィールドプレートとが単一のフォトマスクプロセスによって形成されており、該フィールドプレートはソース電位にある、フィールドプレート、
を更に有する請求項１に記載のトランジスタ。
【請求項１６】
エンハンスメントモードＧａＮトランジスタを製造する方法であって：
基板上で遷移層の核生成及び成長を行う工程と、
前記遷移層上にＩＩＩ族窒化物ＥＰＩ層を成長する工程と、
前記ＥＰＩ層上にＩＩＩ族窒化物バリア層を成長する工程と、
前記バリア層上に、アクセプタ型ドーパントを有するｐ型ＧａＮ層を成長する工程と、
前記ドープされたｐ型ＧａＮ層上にゲートコンタクト層を堆積する工程と、
ゲート領域の前記ゲートコンタクト層上にゲート用フォトレジストパターンを設ける工程と、
前記ゲート領域の外側の前記ゲートコンタクト層及び前記ドープされたｐ型ＧａＮ層をエッチング除去する工程であり、前記ゲートコンタクト層と前記ドープされたｐ型ＧａＮ層とがセルフアラインされる、工程と、
前記ゲート用フォトレジストパターンを除去する工程と、
誘電体層を堆積する工程と、
コンタクト用フォトレジストパターンを設ける工程と、
ドレイン及びソースのコンタクト領域を開口するよう、前記誘電体層をエッチングする工程と、
前記コンタクト用フォトレジストパターンを除去する工程と、
オーミックコンタクト金属を堆積する工程と、
メタル用フォトレジストパターンを設ける工程と、
前記オーミックコンタクト金属をエッチングする工程と、
前記メタル用フォトレジストパターンを除去する工程と、
オーミックドレインコンタクト及びオーミックソースコンタクトを形成するよう、高速熱アニールを実行する工程と、
を有する方法。
【請求項１７】
前記ＥＰＩ層はＩｎＡｌＧａＮを有する、請求項１６に記載の方法。
【請求項１８】
前記バリア層は、前記ＥＰＩ層より広いバンドギャップを有するＩｎＡｌＧａＮを有する、請求項１６に記載の方法。
【請求項１９】
エンハンスメントモードＧａＮトランジスタを製造する方法であって：
基板上で遷移層の核生成及び成長を行う工程と、
前記遷移層上にＩｎＡｌＧａＮ  ＥＰＩ層を成長する工程と、
前記ＩｎＡｌＧａＮ  ＥＰＩ層上にＩｎＡｌＧａＮバリア層を成長する工程と、
前記ＩｎＡｌＧａＮバリア層上に、アクセプタ型ドーパントを有するＩｎＡｌＧａＮ層を成長する工程と、
前記ドープされたＩｎＡｌＧａＮ層上に、アクセプタ型ドーパントを有するＧａＮ層を成長する工程と、
前記ドープされたＧａＮ層上にゲートコンタクト層を堆積する工程と、
ゲート領域の前記ゲートコンタクト層上にゲート用フォトレジストパターンを設ける工程と、
ゲート領域の外側の、前記ゲートコンタクト層、前記ドープされたＧａＮ層及び前記ドープされたＩｎＡｌＧａＮ層を、ゲートコンタクトの下の前記ドープされたＧａＮ層及び前記ドープされたＩｎＡｌＧａＮ層の部分を除いて、エッチング除去する工程と、
前記ゲート用フォトレジストパターンを除去する工程と、
誘電体層を堆積する工程と、
コンタクト用フォトレジストパターンを設ける工程と、
ドレイン及びソースのコンタクト領域を開口するよう、前記誘電体層をエッチングする工程と、
前記コンタクト用フォトレジストパターンを除去する工程と、
オーミックコンタクト金属を堆積する工程と、
メタル用フォトレジストパターンを設ける工程と、
前記オーミックコンタクト金属をエッチングする工程と、
前記メタル用フォトレジストパターンを除去する工程と、
オーミックドレインコンタクト及びオーミックソースコンタクトを形成するよう、高速熱アニールを実行する工程と、
を有する方法。
【請求項２０】
エンハンスメントモードＧａＮトランジスタを製造する方法であって：
基板上で遷移層の核生成及び成長を行う工程と、
前記遷移層上にＩｎＡｌＧａＮ  ＥＰＩ層を成長する工程と、
前記ＩｎＡｌＧａＮ  ＥＰＩ層上にＡｌＧａＮバリア層を成長する工程と、
前記ＡｌＧａＮバリア層上に、アクセプタ型ドーパントを有するＡｌＧａＮ層を成長する工程と、
前記ドープされたＡｌＧａＮ層上に、アクセプタ型ドーパントを有するＧａＮ層を成長する工程と、
前記ドープされたＧａＮ層上にゲートコンタクト層を堆積する工程と、
ゲート領域の前記ゲートコンタクト層上にゲート用フォトレジストパターンを設ける工程と、
前記ゲートコンタクト層及び前記ドープされたＧａＮ層を、ゲートコンタクトの下の前記ドープされたＧａＮ層及び前記ドープされたＡｌＧａＮ層の部分を除いて、エッチング除去する工程であり、前記ゲートコンタクト層と前記ドープされたＧａＮ層とがセルフアラインされる、工程と、
前記ゲート用フォトレジストパターンを除去する工程と、
別のフォトレジストパターンを設ける工程と、
前記ドープされたＡｌＧａＮ層がドレインに向けて前記ゲート領域の外側まで延在するよう、前記ドープされたＡｌＧａＮ層をエッチングする工程と、
前記フォトレジストパターンを除去する工程と、
誘電体層を堆積する工程と、
コンタクト用フォトレジストパターンを設ける工程と、
ドレイン及びソースのコンタクト領域を開口するよう、前記誘電体層をエッチングする工程と、
前記コンタクト用フォトレジストパターンを除去する工程と、
オーミックコンタクト金属を堆積する工程と、
第４のフォトレジストパターンを設ける工程と、
前記オーミックコンタクト金属をエッチングする工程と、
前記第４のフォトレジストパターンを除去する工程と、
オーミックドレインコンタクト及びオーミックソースコンタクトを形成するよう、高速熱アニールを実行する工程と、
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エンハンスメントモード窒化ガリウム（ＧａＮ）高電子移動度トランジスタ（ＨＥＭＴ）デバイスの分野に関する。特に、本発明は、エンハンスメント型のＨＥＭＴデバイスを提供する方法及び装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ガリウムナイトライド；ＧａＮ）半導体デバイスは、大電流を担持し且つ高電圧に対応することができることにより、パワー半導体デバイスにとってますます望ましいものとなっている。これらのデバイスの開発は、概して、大電力／高周波用途に狙いを定めてきた。このような用途のために製造されるデバイスは、高電子移動度を示す一般的なデバイス構造に基づいており、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、又は変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）のように様々に呼ばれている。
【０００３】
ＧａＮ  ＨＥＭＴデバイスは、少なくとも２つの窒化物層を備えた窒化物半導体を含んでいる。半導体上あるいはバッファ層上に形成された異なる複数の材料により、これらの層は異なるバンドギャップを有するようにされる。隣接する窒化物層内の異なる材料はまた、分極を生じさせ、これが、２つの層のジャンクション（接合）付近の、具体的には、狭い方のバンドギャップを有する層内の、導電性の２次元電子ガス（２ＤＥＧ）領域に寄与する。
【０００４】
分極を生じさせる窒化物層は典型的に、電荷がデバイス中を流れることを可能にする２ＤＥＧを含むＧａＮの層に隣接してＡｌＧａＮのバリア層を含む。このバリア層は、ドープされることもあるし、ドープされないこともある。２ＤＥＧ領域がゼロゲートバイアスでゲート下に延在するため、大抵の窒化物デバイスはノーマリーオンデバイスすなわちデプレッションモードデバイスである。ゲートの下でゼロの印加ゲートバイスで２ＤＥＧ領域が空乏化すなわち除去される場合には、デバイスはエンハンスメントモードデバイスとなることができる。エンハンスメントモードデバイスは、ノーマリーオフであり、それにより安全性が付加されるため、また、単純な低コストの駆動回路で制御することが容易であるため、望ましいものである。エンハンスメントモードデバイスは、電流を導通するために、ゲートに正バイアスが印加されることを必要とする。
【０００５】
従来のエンハンスメントモードＧａＮトランジスタにおいては、ゲートの金属（メタル）及びｐ型ＧａＮ材料若しくはｐ型ＡｌＧａＮ材料が、別々のフォトマスクを用いて画成される。例えば、図１（従来技術）は、ゲートメタル及びゲートｐＧａＮが２つの異なるフォトマスクを用いて処理されたことを示している。図１は従来のエンハンスメントモードＧａＮトランジスタデバイス１００を示しており、該デバイス１００は、サファイア又はシリコンの何れかとし得る基板１０１と、複数の遷移層１０２と、アンドープのＧａＮ材料１０３と、アンドープのＡｌＧａＮ１０４と、ソースオーミックコンタクトメタル１０９と、ドレインオーミックコンタクトメタル１１０と、ｐ型ＡｌＧａＮ材料又はｐ型ＧａＮ材料１０５と、高濃度ドープされたｐ型ＧａＮ材料１０６と、ゲートメタル１１１とを含んでいる。
【０００６】
図１に示すように、ゲートメタル、ｐ型ＧａＮ材料又はｐ型ＡｌＧａＮ材料は、２つの別々のフォトマスクによって画成されている。第１のマスクは、ハードマスクをパターニングし且つｐ型ＧａＮを選択的に成長させることによって、あるいはｐ型ＧａＮのパターニング及びエッチングを行うことによって、の何れかでｐ型ＧａＮ又はｐ型ＡｌＧａＮを形成するために使用される。第２のマスクは、ゲートメタルのパターニング及びリフトオフを行うことによって、あるいはゲートメタルのパターニング及びエッチングを行うことによって、の何れかでゲートメタルを形成するために使用される。これら２つのマスクプロセスは、フォト／エッチの最小ＣＤより幅広のゲート長をもたらす。これは、高いゲート電荷、より広いセルピッチ、及びより高いＲｄｓｏｎ（“オン抵抗”）を生じさせる。従来の製造方法はまた、製造コストを増加させる。別の１つの欠点は、最も高い電界が、ドレインオーミックコンタクトメタルの方の、ｐ型ＧａＮ材料又はｐ型ＡｌＧａＮ材料のゲートコーナー部に位置することである。この高電界は、大きなゲートリーク電流と高いゲート信頼性リスクとをもたらす。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来技術の上述の欠点を回避するセルフアライン（自己整合）ゲートを備えたエンハンスメントモードＧａＮトランジスタ構造を提供することが望まれる。また、ｐ型ＧａＮ又はＡｌＧａＮのゲートコーナーにおける高電界を緩和する機能を提供することが望まれる。
【課題を解決するための手段】
【０００８】
一実施形態によれば、エンハンスメントモードＧａＮトランジスタは、基板と、遷移層と、ＩＩＩ族窒化物材料を有するバッファ層と、ＩＩＩ族窒化物材料を有するバリア層と、ドレインコンタクト及びソースコンタクトと、アクセプタ型ドーパント元素を含有するゲートＩＩＩ−Ｖ族化合物と、ゲートメタルとを含み、ゲートＩＩＩ−Ｖ族化合物とゲートメタルとが、セルフアラインされるように単一のフォトマスクプロセスで形成される。
【図面の簡単な説明】
【０００９】
【図１】従来のエンハンスメントモードＧａＮトランジスタを例示する断面図である。
【図２】ここに記載する本発明の第１実施形態に従って形成されるエンハンスメントモードＧａＮ  ＨＥＭＴデバイスを例示する図である。
【図３Ａ】本発明の第１実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図３Ｂ】本発明の第１実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図３Ｃ】本発明の第１実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図３Ｄ】本発明の第１実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図３Ｅ】本発明の第１実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図４】本発明の第２実施形態に従って形成されるエンハンスメントモードＧａＮ  ＨＥＭＴデバイスを例示する図である。
【図５Ａ】本発明の第２実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図５Ｂ】本発明の第２実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図５Ｃ】本発明の第２実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図５Ｄ】本発明の第２実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図５Ｅ】本発明の第２実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図６】本発明の第３実施形態に従って形成されるエンハンスメントモードＧａＮ  ＨＥＭＴデバイスを例示する図である。
【図７Ａ】本発明の第３実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図７Ｂ】本発明の第３実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図７Ｃ】本発明の第３実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図７Ｄ】本発明の第３実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図７Ｅ】本発明の第３実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図７Ｆ】本発明の第３実施形態に従ったエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成法を模式的に示す図である。
【図８】本発明の第４実施形態に従って形成されるエンハンスメントモードＧａＮ  ＨＥＭＴデバイスを例示する図である。
【図９】本発明の第５実施形態に従って形成されるエンハンスメントモードＧａＮ  ＨＥＭＴデバイスを例示する図である。
【図１０】本発明の第６実施形態に従って形成されるエンハンスメントモードＧａＮ  ＨＥＭＴデバイスを例示する図である。
【図１１】本発明の第７実施形態に従って形成されるエンハンスメントモードＧａＮ  ＨＥＭＴデバイスを例示する図である。
【図１２】本発明の第８実施形態に従って形成されるエンハンスメントモードＧａＮ  ＨＥＭＴデバイスを例示する図である。
【発明を実施するための形態】
【００１０】
以下の詳細な説明においては、特定の実施形態を参照する。これらの実施形態は、当業者がこれらの実施形態を実施することができるよう、十分に詳細に説明される。理解されるように、その他の実施形態も用いられることができ、また、様々な構造的、論理的及び電気的な変更が為され得る。
【００１１】
本発明は、自己整合されたゲートメタル材料とドープトＧａＮ又はＡｌＧａＮ材料とを有するエンハンスメントモードＧａＮ  ＨＥＭＴデバイス、及びそのようなデバイスを製造する方法に関する。これらの材料は単一のフォトマスクを用いてパターニング及びエッチングされ、それにより製造コストが低減される。また、ソース電位にあるフィールドプレートが、ドレイン及びソースのオーミックコンタクトメタルと一緒にパターニング及びエッチングされる。フィールドプレートは、このエンハンスメントモードＧａＮ  ＨＥＭＴデバイスのゲートコーナーにおける電界を低減する。
【００１２】
図２及び３Ａ−３Ｅを参照して、自己整合されたゲートを有するエンハンスメントモードＧａＮ  ＨＥＭＴデバイスの形成に関して第１実施形態を説明する。図面全体を通して、一貫して、同様の部分には似通った参照符号を使用する。図２は、図３Ａ−３Ｅに関して後述する方法によって形成される、自己整合されたゲートメタル１７及びｐ型ＧａＮ材料１５を有するエンハンスメントモードＧａＮ  ＨＥＭＴデバイス２００を示している。デバイス２００は、シリコン基板１１、遷移層１２、アンドープのＧａＮバッファ材料１３、アンドープのＡｌＧａＮバリア材料１４、ｐ型ＧａＮゲート層１５、ゲートメタル１７、誘電体材料１８、ドレインオーミックコンタクト１９、及びソースオーミックコンタクト２０を含んでいる。ソースメタル２０はまた、ドレインコンタクトに向かってゲートの上方を延在するフィールドプレートとしても作用する。層１３、１４及び１５は、ＩＩＩ族窒化物材料からなる。ＩＩＩ族窒化物材料は、ｘ＋ｙ≦１として、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮからなり得る。
【００１３】
図３Ａは、ＧａＮ  ＨＥＭＴデバイス２００ａのＥＰＩ（エピ）構造を示しており、該ＥＰＩ構造は、下から上に、シリコン基板１１、遷移層１２、アンドープのＧａＮバッファ材料１３、アンドープのＡｌＧａＮバリア材料１４、及びｐ型ＧａＮゲート層１５を含んでいる。アンドープのＧａＮバッファ材料１３は好ましくは、約０．５μｍから約５μｍの厚さを有する。アンドープのＡｌＧａＮバリア層１４は好ましくは、約５０Åから約３００Åの厚さを有する。アンドープのＡｌＧａＮバリア層１４は、ＡｌＧａＮ材料の金属含有物のうちの約１２％から１００％だけＡｌを含む。ｐ型ＧａＮゲート層は、約１０１８原子／ｃｍ３から約１０２１原子／ｃｍ３の間のドーピング濃度を有し得る。
【００１４】
図３Ｂに示すように、図３Ａに示したＥＰＩ構造上にゲートメタル１７が堆積される。ゲートメタル１７は、代替的に、ＥＰＩ成長の最後に成長されてもよい。ゲートメタル１７は、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ２）といった、高融点金属又はその化合物からなり得る。
【００１５】
その後、単一のフォトマスクを用いて、ゲートメタル１７及びｐ型ＧａＮゲート層１５がパターニング及びエッチングされ、図３Ｃに示す構造が得られる。ゲートメタル１７及びｐ型ＧａＮゲート層１５は、例えばプラズマエッチングといった既知の技術によってエッチングされ、その後、フォトレジストの剥離が行われる。ｐ型ＧａＮゲート層１５は、ゲート領域の外側で約０から約１０ｎｍだけゲート材料を残すようにアンダーエッチングされてもよい。ゲート層１５はまた、ゲート領域の外側で約０から約３ｎｍだけバリア層１４を除去するようにオーバーエッチングされてもよい。オーバーエッチングの場合、バリア層１４は、ゲート領域の外側で、ゲート領域内より約０から約３ｎｍだけ薄くなる。
【００１６】
続いて図３Ｄを参照するに、例えば窒化シリコン（Ｓｉ３Ｎ４）などの誘電体材料１８が堆積される。誘電体材料１８の堆積後、コンタクト用フォトマスクを用いて誘電体材料１８がパターニング及びエッチングされ、そしてフォトレジストの剥離が行われて、図３Ｄに示す構造が得られる。
【００１７】
続いて図３Ｅを参照するに、オーミックコンタクトメタルが堆積される。オーミックコンタクトメタルは、チタン（Ｔｉ）、アルミニウム（Ａｌ）及びキャップメタルのスタック（積層体）からなり得る。オーミックメタルの堆積後、メタル用マスクを用いてオーミックコンタクトメタルがパターニング及びエッチングされて、図３Ｅに示すようなドレインオーミックコンタクト１９及びソースオーミックコンタクト２０が得られる。ＡｌＧａＮ／ＧａＮ  ２ＤＥＧへのオーミックコンタクトを形成するために、高速熱アニール（ＲＴＡ）が実行される。ソースオーミックコンタクトメタル２０は、ゲートの上方にも設けられ、フィールドプレートとして機能する。これは、ドレインオーミックコンタクト１９に近い側のｐ型ＧａＮ材料ゲート１５のコーナー部における電界を低減する。
【００１８】
上述の方法によれば、ゲートメタル１７及びｐ型ＧａＮ材料１５は、単一のフォトマスクを用いてパターニング及びエッチングされ、故に、自動的にセルフアラインされる。これにより製造コストが低減される。最小ゲート長はフォト／エッチの最小ＣＤと同じにされることができ、それによりゲート電荷が最小化される。セルピッチが縮小され、それによって、より低いＲｄｓＯＮが達成される。ソースオーミックコンタクトメタル２０が、ドレインオーミックコンタクト１９に近い側のｐ型ＧａＮ材料ゲートのコーナー部における電界を緩和するフィールドプレートとして使用されるので、より低いゲートリーク電流と向上されたゲート信頼性とが達成される。さらに、ソース電位にあるフィールドプレートがゲートをドレインバイアスから遮蔽するので、ゲート−ドレイン電荷（Ｑｇｄ）が低減される。
【００１９】
次に、図４及び５Ａ−５Ｅを参照して、本発明の第２実施形態を説明する。図４は、図５Ａ−５Ｅに示す方法によって形成されるエンハンスメントモードＧａＮ  ＨＥＭＴデバイス２００を示しており、該方法により、自己整合されたゲートメタル１７、ｐ型ＧａＮゲート層１５及びｐ型ＡｌＧａＮ材料２１がもたらされる。図４のデバイス２００は、ｐ型ＡｌＧａＮ材料２１で形成される層である更なる層を含む点で、図２及び３Ａ−３Ｅのデバイス２００と異なる。
【００２０】
図５Ａは、ＥＰＩ構造を示しており、該ＥＰＩ構造は、下から上に、シリコン基板１１、遷移層１２、アンドープのＧａＮバッファ材料１３、アンドープのＡｌＧａＮバリア材料１４、ｐ型ＡｌＧａＮ材料２１、及びｐ型ＧａＮ材料１５を含んでいる。これら様々な層の寸法及び組成は、第１実施形態のそれらと同様である。ｐ型ＡｌＧａＮ材料２１である更なる層は、好ましくは、約２０Åから約３００Åの厚さを有し、ＡｌＧａＮ材料の約１２％から約１００％までのＡｌを含む。
【００２１】
図５Ｂに示すように、第１実施形態においてのように、図５Ａに示したＥＰＩ構造上にゲートメタル１７が堆積あるいは成長される。
【００２２】
その後、単一のフォトマスクを用いて、ゲートメタル１７及びｐ型ＧａＮ材料１５と、そしてこの場合にはｐ型ＡｌＧａＮ材料２１とがパターニング及びエッチングされ、図５Ｃに示す構造が得られる。
【００２３】
図５Ｄを参照するに、先と同様に、誘電体の窒化シリコン（Ｓｉ３Ｎ４）が堆積され、コンタクト用フォトマスクを用いて誘電体材料１８がパターニング及びエッチングされ、そしてフォトレジストの剥離が行われて、図５Ｄに示す構造が得られる。
【００２４】
図５Ｅにおいて、先と同様に、オーミックコンタクトメタルが堆積され、メタル用マスクを用いてオーミックコンタクトメタルがパターニング及びエッチングされて、図５Ｅに示すようなドレインオーミックコンタクト１９及びソースオーミックコンタクト２０が得られる。ＡｌＧａＮ／ＧａＮ  ２ＤＥＧへのオーミックコンタクトを形成するために、高速熱アニール（ＲＴＡ）が実行される。
【００２５】
この方法によれば、ゲートメタル１７、ｐ型ＧａＮ材料１５及びｐ型ＡｌＧａＮ材料２１は、単一のフォトマスクを用いてパターニング及びエッチングされ、故に、セルフアラインされ、第１実施形態と同じ利点を有する。
【００２６】
次に、図６及び７Ａ−７Ｆを参照して、本発明の第３実施形態を説明する。本発明のこの実施形態は上述の第２実施形態と同様であるが、この実施形態においては、ｐ型ＡｌＧａＮ材料２１がゲートからドレインオーミックコンタクト１９に向けて延在している。ゲートからドレインオーミックコンタクト１９に向けて延在するｐ型ＡｌＧａＮ材料２１の存在は、低減された２ＤＥＧ密度を有する領域を形成する。これにより、ゲートコーナーにおける電界及びフィールドプレートのコーナーにおける電界が更に低減され、より高いブレイクダウン電圧と低減されたゲート−ドレイン電荷（Ｑｇｄ）とがもたらされる。
【００２７】
図７Ａ−７Ｃは、上述の図５Ａ−５Ｃと同様である。しかしながら、図７Ｃにおいては、フォトマスクを用いてゲートメタル１７及びｐ型ＧａＮ材料１５のみ（ｐ型ＡｌＧａＮ材料２１は含まない）がパターニング及びエッチングされ、図７Ｃに示すセルフアライン構造が得られる。その後、フォトマスクを用いて、ｐ型ＡｌＧａＮ材料２１が図７Ｄに示すパターンにパターニング及びエッチングされ、その結果、ｐ−ＡｌＧａＮ材料２１はゲートから外側まで（ドレインコンタクトが形成されることになる方向に）延在する。
【００２８】
続いて、図７Ｅを参照するに、先と同様に、窒化シリコン（Ｓｉ３Ｎ４）の誘電体材料１８がパターニング及びエッチングされる。そして、図７Ｆにおいて、先と同様に、オーミックコンタクトメタルが形成される。
【００２９】
この方法によれば、ゲートメタル１７とｐ型ＧａＮ材料１５とがセルフアラインされる。さらに、この実施形態においては、ゲートからドレインコンタクトに向けてのｐ型ＡｌＧａＮ材料の延在部の存在により、ゲートコーナーにおける電界及びフィールドプレートのコーナーにおける電界が更に低減され、より高いブレイクダウン電圧と低減されたゲート−ドレイン電荷（Ｑｇｄ）とがもたらされる。
【００３０】
次に、図８を参照して、本発明の第４実施形態を説明する。本発明のこの実施形態は、ｐ型ＧａＮ材料１５が、傾斜したエッジをもたらすように該材料の底部が該材料の頂部より１０％以上広くなるようにエッチングされていることを除いて、上述の第１実施形態と同様である。
【００３１】
ｐ型ＧａＮ材料１５の傾斜したエッジを達成するため、エッチングの化学的性質が変更される。好適な一実施形態において、プラズマエッチングが用いられ、ｐ型ＧａＮ材料の傾きを制御するためにパワー（電力）設定が変更される。故に、この方法によれば、ｐ型ＧａＮは、頂部より１０％以上広い底部を有する。より広い底部は、ゲートメタル１７と２ＤＥＧとの間でｐＧａＮの側壁に沿って電子が進行する経路を長くする。この一層長い経路は、より低いゲートリークをもたらす。
【００３２】
次に、図９を参照して、本発明の第５実施形態を説明する。本発明のこの実施形態は、階段状のゲートを作り出すようにデバイスがエッチングされていることを除いて、上述の第１実施形態と同様である。
【００３３】
この実施形態の方法は図３Ａ−３Ｃのプロセスに従う。図３Ｃに示した工程に続いて、デバイスのその他の部分をエッチングすることなくゲートメタル層１７のみをエッチングするエッチング機構内にウェハが置かれる。結果として得られる構造は、図９に示すように、段差のある形状を有し、ｐ型ＧａＮのエッジに沿ってゲートメタル１７から２ＤＥＧへと流れようとする電子に対して一層長い抵抗経路を作り出す。これにより、セルフアライン構造の所望の特徴の全てを保持しながら、不所望のゲートリーク電流が低減される。
【００３４】
次に、図１０を参照して、本発明の第６実施形態を説明する。この実施形態は、基本的に上述の第４及び第５の実施形態の組み合わせであり、段差のあるゲート形状と、傾斜したエッジを有するｐ型ＧａＮ材料との双方を含んでいる。この構造を作り出すために使用される方法は、第４及び第５の実施形態に関して説明したものと同様である。この実施形態は、ゲートエッジに沿ったゲート電流経路を長くし、それによりゲートリーク電流を低減する。
【００３５】
次に、図１１を参照して、本発明の第７実施形態を説明する。この実施形態は、ｐ型ＧａＮ材料１５がＡｌＧａＮバリアに隣接して対称的な台座部（レッジ）を有していることを除いて、上述の第１実施形態と同様である。この方法は図３Ａ−３Ｂのプロセスに従う。図３Ｂに示した工程に続いて、エッチングプロセス中にエッチング条件が変更されるようにセルフアラインゲートエッチングが行われる。これを行う一手法は、ウェハが上に置かれるチャックの温度をエッチングプロセス中に変化させるものである。より高いチャック温度は、プラズマがフォトレジストと反応する結果として、より多くのポリマーを形成させる。これらのポリマーは、ゲートメタルの側壁の近傍でエッチングを実効的に低速化し、ひいては、台座部を作り出す。低いチャック温度は有意な台座部を生成しないが、より高い温度は幅広の台座部を生成する。第７実施形態はまた、第３実施形態の利点を有する。ｐ型ＧａＮの台座部は、第３実施形態におけるｐ型ＡｌＧａＮのように作用し、２ＤＥＧ密度を低減し、ゲートコーナーにおける電界を低減し、そしてデバイスのブレイクダウン電圧を高める。
【００３６】
次に、図１２を参照して、本発明の第８実施形態を説明する。この実施形態は、基本的に上述の第５及び第７の実施形態の組み合わせであり、段差のあるゲート形状と対称的な台座部との双方を含んでいる。この構造を作り出すために使用される方法は、第５及び第７の実施形態に関して説明したものと同様である。この実施形態は、第５及び第７の実施形態の双方の利点を有し、それによりゲートリーク電流を低減する構造を提供する。
【００３７】
第９実施形態において、ｐ−ＧａＮ材料１５は、例えば図３Ａにおいて、最上層のＥＰＩ層の成長中にマグネシウム（Ｍｇ）不純物を導入することによって形成される。マグネシウムは、アクセプタリッチな（ｐ型の）ＧａＮを作り出すために使用される最も一般的な不純物原子である。
【００３８】
第１０実施形態において、マグネシウム不純物が水素で補償され、導電層の代わりに、半絶縁性のｐ型ＧａＮ層が生成される。半絶縁性のゲートを有することには幾つかの利点が存在する。それらの利点の１つは、ゲートとソース又はドレインとの間のリーク電流が低減されることである。別の１つの利点は、半絶縁性のＧａＮとＡｌＧａＮとの間に形成されるダイオードは、ｐ型ＧａＮとＡｌＧａＮとの間に形成されるダイオードより高い順方向降下を有することである。この実施形態のデバイスにおいては、ダイオードの順方向降下が、２ＤＥＧが完全にエンハンス（増進）される（１Ｖと５Ｖとの間）まで該ダイオードが有意に導通しない程度に高くなる。
【００３９】
第１１実施形態において、ＧａＮゲート層１５の成長中に炭素不純物が導入され、マグネシウムは使用されない。炭素不純物は、ＧａＮゲート層の電気特性に対して、水素で補償されたマグネシウムと同様の効果を有する。
【００４０】
第１２実施形態において、炭素不純物とともに、水素で補償されたマグネシウム不純物が使用される。これは、向上された電気特性を有する半絶縁性ＧａＮゲートをもたらす。
【００４１】
以上の説明及び図面は単に、ここで説明した特徴及び利点を達成する特定の実施形態の例示と見なされるべきものである。具体的なプロセス条件には変更及び代用が為され得る。従って、本発明の実施形態は、以上の説明及び図面によって限定されるものとして見なされるものではない。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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