(57)【特許請求の範囲】
【請求項１】
入力端子及び出力端子に接続され、第１のクロック信号に基づき生成される第１の制御信号が制御端に入力され、ブートストラップスイッチを構成する第１のＭＯＳトランジスタと、
一端が第１の電源端に接続され、前記第１のクロック信号に基づきオンオフ制御されることで前記第１のＭＯＳトランジスタの制御端を前記第１の電源端に電通させる第２のＭＯＳトランジスタと、
一端が第２の電源端に接続され、もう一端が前記第２のＭＯＳトランジスタに接続され、前記第１のクロック信号と逆位相の第２のクロック信号に基づきオンオフ制御される第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタを保護する役割を持ち、前記第２及び第３のＭＯＳトランジスタに接続され、制御端が前記第２の電源端に接続される第４のＭＯＳトランジスタと、
第１のコンデンサと、
一端が前記第２の電源端に接続され、制御端から入力される前記第１のクロック信号に基づきオンオフ制御される第７のＭＯＳトランジスタと、
一端が前記第１のコンデンサの他端に接続され、制御端から入力される第３のクロック信号に基づきオンオフ制御される第８のＭＯＳトランジスタと、
一端が前記第１のコンデンサの一端に接続され、制御端から入力される第２の制御信号に基づくオンオフ制御により、他端から前記第１の制御信号を出力する第９のＭＯＳトランジスタであって、前記第２の制御信号は、前記第７のＭＯＳトランジスタ及び前記第８のＭＯＳトランジスタのオンオフ制御により前記第７のＭＯＳトランジスタ及び前記第８のＭＯＳトランジスタの他端から出力される信号である、第９のＭＯＳトランジスタと、
前記第９のＭＯＳトランジスタの制御端と前記第１のコンデンサの他端との間に接続され、制御端から入力される前記第１の制御信号に基づきオンオフ制御される第１１のＭＯＳトランジスタと、
を備え、
前記第３のクロック信号は、前記第１のクロック信号と逆位相であって、立下り位置は前記第２のクロック信号と同じだが立ち上がり位置が前記第２のクロック信号より遅れることを特徴とするブートストラップスイッチ回路。
【請求項２】
前記第２のＭＯＳトランジスタは、前記第１の電源端と前記第４のＭＯＳトランジスタの他端との間に接続され、前記第１のクロック信号に基づきオンオフ制御され、
前記第３のＭＯＳトランジスタは、前記第２の電源端と前記第４のＭＯＳトランジスタの他端との間に接続され、前記第２のクロック信号に基づきオンオフ制御される
ことを特徴とする請求項１に記載のブートストラップスイッチ回路。
【請求項３】
前記第２の電源端と前記第１のコンデンサの一端との間に接続され、第３の制御信号に基づきオンオフ制御される第５のＭＯＳトランジスタと、
前記第１の電源端と前記第１のコンデンサの他端に接続され、前記第１のクロック信号に基づきオンオフ制御される第６のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの一端と前記第１のコンデンサの他端との間に接続され、制御端から入力される前記第１の制御信号に基づきオンオフ制御される第１０のＭＯＳトランジスタと、
をさらに備えることを特徴とする請求項１又は２に記載のブートストラップスイッチ回路。
【請求項４】
前記第５のＭＯＳトランジスタの制御端に前記第３の制御信号が接続され、前記第３の制御信号を生成するチャージ・ポンプをさらに備えることを特徴とする請求項３に記載のブートストラップスイッチ回路。
【請求項５】
前記チャージ・ポンプは、
一端に前記第１のクロック信号が印加される第２のコンデンサと、
前記第２のコンデンサの他端と前記第２の電源端との間に接続される第１２のＭＯＳトランジスタと、
一端に前記第１のクロック信号の反転信号が印加され、他端に前記第１２のＭＯＳトランジスタの制御端が接続される第３のコンデンサと、
一端に前記第２の電源端が接続され、他端に前記第３のコンデンサの他端と前記第１２のＭＯＳトランジスタの制御端が接続され、制御端に前記第２のコンデンサの他端が接続される第１３のＭＯＳトランジスタと、
を備え、
前記第３の制御信号は前記第２のコンデンサの他端から供給される
ことを特徴とする請求項４に記載のブートストラップスイッチ回路。
【請求項６】
請求項１乃至５のいずれかに記載のブートストラップスイッチ回路を備え、
前記ブートストラップスイッチ回路の入力端子に入力電圧が接続され、前記ブートストラップスイッチの出力端子に入力信号をサンプリングする第４のコンデンサが接続されるスイッチトキャパシタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブートストラップスイッチ回路に関し、特にスイッチオン時のブートストラップスイッチのゲート電圧制御を行い、小面積でブートストラップ量を向上させることのできるブートストラップスイッチ回路に関する。
【背景技術】
【０００２】
近年、各種画像センサや画像処理装置等、アナログ信号をディジタル信号に変換する必要な電子機器は、多くのデータを高速に処理することが求められる。しかしながら、素子の微細化に伴う電源電圧の低下によって、ＭＯＳＦＥＴなどの電界効果トランジスタのオン抵抗が増加傾向にある。またＭＯＳＦＥＴのオン抵抗は入力電圧依存性があり、そのようなスイッチでサンプリングされた信号は、出力波形に多くの歪成分を含んでしまう。スイッチのオン抵抗を下げつつ、オン抵抗に入力電圧依存性を持たないスイッチとして、ブートストラップスイッチ回路がある。
【０００３】
これまで広く用いられてきたブートストラップ回路を図４に示す（例えば、特表２００８−５３３８２４号公報参照）。図４の回路は、ＮＭＯＳトランジスタＭＮ１−ＭＮ１０、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、インバータＩＮＶと、コンデンサＣ１、Ｃ２、Ｃ３と、入力電圧ＶＩＮが入力される入力ノードＩＮと、出力電圧ＶＯＵＴを出力する出力ノードＯＵＴと、クロック信号ノードＰＨＩ、ＰＨＩＺと、高電位の電源電圧ＶＤＤと、低電位の電源電圧ＶＳＳとを含む。ここで、ＮＭＯＳトランジスタＭＮ１はブートストラップスイッチであり、クロック信号ノードＰＨＩ、ＰＨＩＺは、逆相の関係にあり、電圧ＶＤＤとＶＳＳとを交互に出力する。また、低電位側の電源電圧ＶＳＳはグランドに接地されている。
【０００４】
ＮＭＯＳトランジスタＭＮ８及びＭＮ９のドレインは電源電圧ＶＤＤと接続される。また、ＮＭＯＳトランジスタＭＮ８のゲートはコンデンサＣ２のトッププレートに、ソースはコンデンサＣ１のトッププレートに接続される。ＮＭＯＳトランジスタＭＮ９のゲートはコンデンサＣ１のトッププレートに、ソースはコンデンサＣ２のトッププレートに接続される。さらにコンデンサＣ１のボトムプレートはクロック信号ノードＰＨＩＺに接続され、コンデンサＣ２のボトムプレートはインバータＩＮＶのＯＵＴ側に接続される。インバータＩＮＶのＩＮ側にはクロック信号ノードＰＨＩＺが接続される。ＮＭＯＳトランジスタＭＮ８、ＭＮ９と、コンデンサＣ１、Ｃ２と、インバータＩＮＶとは、チャージ・ポンプを形成する。
【０００５】
ＮＭＯＳトランジスタＭＮ１０のドレインは電源電圧ＶＤＤに、ゲートはＮＭＯＳトランジスタＭＮ９のゲートに、ソースはコンデンサＣ３のトッププレートに接続される。また、ＮＭＯＳトランジスタＭＮ７のドレインはコンデンサＣ３のボトムプレートに、ゲートはクロック信号ノードＰＨＩＺに、ソースは電源電圧ＶＳＳに接続される。
【０００６】
ＰＭＯＳトランジスタＭＰ２のソースは電源電圧ＶＤＤに、ドレインはＮＭＯＳトランジスタＭＰ４のドレインに接続されており、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ４のゲートはそれぞれクロック信号ノードＰHＩに接続されている。また、ＮＭＯＳトランジスタＭＮ４のソースはコンデンサＣ３のボトムプレートに接続されている。
【０００７】
ＰＭＯＳトランジスタＭＰ２のドレインおよびＮＭＯＳトランジスタＭＮ４のドレインはＰＭＯＳトランジスタＭＰ１のゲート及びＮＭＯＳトランジスタＭＮ３のドレインに接続されている。ＰＭＯＳトランジスタＭＰ１のソースはコンデンサＣ３のトッププレートに接続され、ドレインはＮＭＯＳトランジスタＭＮ１、ＭＮ２、及びＭＮ３のそれぞれのゲートに接続される。
【０００８】
ＮＭＯＳトランジスタＭＮ５のドレインは、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、及びＭＮ３のそれぞれのゲートに、ゲートは電源電圧ＶＤＤに、ソースはＮＭＯＳトランジスタＭＮ６のドレインに接続される。ＮＭＯＳトランジスタＭＮ６のゲートにはクロック信号ノードＰＨＩＺが、ソースには電源電圧ＶＳＳが接続される。
【０００９】
ＮＭＯＳトランジスタＭＮ２のソースには入力ノードＩＮ及びＮＭＯＳトランジスタＭＮ１のソースが接続され、ＮＭＯＳトランジスタＭＮ１のドレインには出力ノードＯＵＴが接続される。
【００１０】
図４の回路は次のように動作する。まず、ＮＭＯＳトランジスタＭＮ８、ＭＮ９と、コンデンサＣ１、Ｃ２と、インバータＩＮＶとで形成するチャージ・ポンプを考える。これは次のように動作する。まず、コンデンサＣ１およびＣ２にかかる電圧はゼロとする。
【００１１】
クロック信号ＰＨＩＺがハイになると、コンデンサＣ１のボトムプレートの電圧は上昇して電源電圧ＶＤＤになる。この状態でコンデンサＣ２およびＣ３のボトムプレートはＶＳＳとなり接地されるので、コンデンサＣ２およびＣ３はトッププレートの電圧がＶＤＤ−ＶＴＨＮ（ＶＴＨＮはＮＭＯＳトランジスタＭＮ９およびＭＮ１０のしきい値電圧）まで充電される。
【００１２】
クロック信号ＰＨＩＺがローになると、コンデンサＣ２のトッププレートは昇圧され、２ＶＤＤ−ＶＴＨＮとなる。また、コンデンサＣ１はＮＭＯＳトランジスタＭＮ８を通して充電されてＶＤＤになる。
【００１３】
次の段階でＰＨＩＺが再びハイになると、コンデンサＣ１は電源電圧ＶＤＤに充電されているので、コンデンサＣ１のトッププレートは２ＶＤＤになり、コンデンサＣ２およびＣ３は完全に充電されてＶＤＤになる。
【００１４】
定常状態では、コンデンサＣ１、Ｃ２、Ｃ３は充電されてＶＤＤになり、またコンデンサＣ１およびＣ２のトッププレートの電圧はＶＤＤと２ＶＤＤとの間で変わる。従来のブートストラップスイッチは少なくとも１クロック期間の後にその定常状態に達する。
【００１５】
全てのコンデンサが充電されて電源電圧ＶＤＤになったと仮定すると、ブートストラップスイッチは次のように動作する。
【００１６】
ＰＨＩＺがハイになると、コンデンサＣ２のボトムプレートは接地されてＮＭＯＳトランジスタＭＮ１０はオンになるので、コンデンサＣ３は充電されて電源電圧ＶＤＤになる。スイッチＰＭＯＳトランジスタＭＰ２もオンになり、ＰＭＯＳトランジスタＭＰ１のゲートを駆動して電源電圧ＶＤＤにするのでＰＭＯＳトランジスタＭＰ１はオフになる。またＮＭＯＳトランジスタＭＮ６はオンになり、これによりＭＮ５もオンになるので、ブートストラップスイッチであるＮＭＯＳトランジスタＭＮ１のゲート端子は接地される。ＮＭＯＳトランジスタＭＮ１のゲート端子が接地されるので、ＮＭＯＳトランジスタＭＮ３、ＭＮ２、ＭＮ１はオフになる。この段階中は、ＮＭＯＳトランジスタＭＮ１は入力ノードＩＮを出力ノードＯＵＴから切り離し、コンデンサＣ３を充電して電源電圧ＶＤＤにする。
【００１７】
ＰＨＩＺがローになると、ＮＭＯＳトランジスタＭＮ６はオフなので、ＭＮ１のゲート端子は高インピーダンスになる。最初、コンデンサＣ３のボトムプレートは浮遊するが、ＮＭＯＳトランジスタＭＮ４がオンになり、コンデンサＣ３をＰＭＯＳトランジスタＭＰ１のゲートとソースとの間に接続するために、ＰＭＯＳトランジスタＭＰ１はすぐオンになり、コンデンサＣ３に蓄積された電荷はＮＭＯＳトランジスタＭＮ１のゲート端子に流れ始める。ＮＭＯＳトランジスタＭＮ１のゲート電圧が上昇するとＮＭＯＳトランジスタＭＮ２はオンになり、コンデンサＣ３のボトムプレートは入力電圧ＶＩＮに向かい、このためにコンデンサＣ３のトッププレートは電圧ＶＤＤ＋ＶＩＮ付近に押し上げられる。最終的にこの電圧はＮＭＯＳトランジスタＭＮ１のゲートに現われ、その結果ＭＮ１は完全にオンになって、入力ノードＩＮと出力ノードＯＵＴとを接続する。ＮＭＯＳトランジスタＭＮ２は完全にオンになって、入力ノードＩＮとコンデンサＣ３のボトムプレートとを接続し、またＮＭＯＳトランジスタＭＮ３は完全にオンになって、ＰＭＯＳトランジスタＭＰ１のゲートを駆動して入力電圧レベルにする。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
ここで、この回路におけるブートストラップ量の大きさを厳密に考える。まずＰＨＩＺがハイのとき、コンデンサＣ３に蓄えられる電荷量Ｑ３＝Ｃ３（ＶＤＤ−ＶＳＳ）である。このとき、ＮＭＯＳトランジスタＭＮ５、ＭＮ６がオンしているのでノードＮ１の電位はＶＳＳである。
【００１９】
次にＰＨＩＺがローになるとＰＭＯＳトランジスタＭＰ１がオンになり、コンデンサＣ３に蓄積された電荷はブートストラップスイッチＮＭＯＳトランジスタＭＮ１含むＮＭＯＳトランジスタＭＮ２、ＭＮ３のゲート端子の寄生容量、ＰＭＯＳトランジスタＭＰ１のドレイン端子の寄生容量、ノードＮ１の配線の寄生容量に分配される。さらにはＮＭＯＳトランジスタＭＮ５のソース端子とＮＭＯＳトランジスタトランジスタＭＮ６のドレイン端子の寄生容量、ノードＮ５の配線の寄生容量に分配され、ノードＮ５の電位がＶＤＤ−ＶＨＴＮとなりＮＭＯＳトランジスタＭＮ５がオフになる。これらの寄生容量の総量をＣＰＡＲＡ、ブートストラップ後のノードＮ１の電位をＶＧとすると、電荷保存則からＱ３＝Ｃ３（ＶＤＤ−ＶＳＳ）＝Ｃ３（ＶＧ−ＶＩＮ）＋ＣＰＡＲＡ（ＶＧ−ＶＳＳ）となり、ＶＧについて解くとＶＧ＝Ｃ３／（Ｃ３＋ＣＰＡＲＡ）×（ＶＤＤ＋ＶＩＮ）となる。コンデンサＣ３に対して寄生容量ＣＰＡＲＡが大きいと、ブートストラップ量はＶＤＤ＋ＶＩＮを下回ってしまい、ブートストラップスイッチＮＭＯＳトランジスタＭＮ１のオン抵抗を十分に下げられない場合がある。
【００２０】
そこで本発明は、上記の課題に鑑み、スイッチオン時のブートストラップスイッチのゲート電圧制御を行い、小面積でブートストラップ量を向上させることのできるブートストラップスイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明に係るブートストラップスイッチ回路は、上記の目的を達成するために、次のように構成される。
【００２２】
主スイッチのゲート電位のブートストラップ量を向上するための、インバータ回路を備えることを特徴とする。
【００２３】
具体的には、本発明に係るブートストラップスイッチ回路は、入力端子及び出力端子に接続され、第１のクロック信号に基づき生成される第１の制御信号が制御端に入力され、ブートストラップスイッチを構成する第１のＭＯＳトランジスタと、一端が第１の電源端に接続され、前記第１のクロック信号に基づきオンオフ制御されることで前記第１のＭＯＳトランジスタの制御端を前記第１の電源端に電通させる第２のＭＯＳトランジスタと、一端が第２の電源端に接続され、もう一端が前記第２のＭＯＳトランジスタに接続され、前記第１のクロック信号と逆位相の第２のクロック信号に基づきオンオフ制御される第３のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタを保護する役割を持ち、前記第２及び第３のＭＯＳトランジスタに接続され、制御端が前記第２の電源端に接続される第４のＭＯＳトランジスタと、第１のコンデンサと、一端が前記第２の電源端に接続され、制御端から入力される前記第１のクロック信号に基づきオンオフ制御される第７のＭＯＳトランジスタと、一端が前記第１のコンデンサの他端に接続され、制御端から入力される第３のクロック信号に基づきオンオフ制御される第８のＭＯＳトランジスタと、一端が前記第１のコンデンサの一端に接続され、制御端から入力される第２の制御信号に基づくオンオフ制御により、他端から前記第１の制御信号を出力する第９のＭＯＳトランジスタであって、前記第２の制御信号は、前記第７のＭＯＳトランジスタ及び前記第８のＭＯＳトランジスタのオンオフ制御により前記第７のＭＯＳトランジスタ及び前記第８のＭＯＳトランジスタの他端から出力される信号である、第９のＭＯＳトランジスタと、前記第９のＭＯＳトランジスタの制御端と前記第１のコンデンサの他端との間に接続され、制御端から入力される前記第１の制御信号に基づきオンオフ制御される第１１のＭＯＳトランジスタと、を備え、前記第３のクロック信号は、前記第１のクロック信号と逆位相であって、立下り位置は前記第２のクロック信号と同じだが立ち上がり位置が前記第２のクロック信号より遅れることを特徴とする。
【００２４】
また、本発明に係るブートストラップスイッチ回路の前記第２のＭＯＳトランジスタは、前記第１の電源端と前記第４のＭＯＳトランジスタの他端との間に接続され、前記第１のクロック信号に基づきオンオフ制御され、前記第３のＭＯＳトランジスタは、前記第２の電源端と前記第４のＭＯＳトランジスタの他端との間に接続され、前記第２のクロック信号に基づきオンオフ制御される、
ことを特徴とする。
【００２５】
また、本発明に係るブートストラップスイッチ回路は、前記第２の電源端と前記第１のコンデンサの一端との間に接続され、第３の制御信号に基づきオンオフ制御される第５のＭＯＳトランジスタと、前記第１の電源端と前記第１のコンデンサの他端に接続され、前記第１のクロック信号に基づきオンオフ制御される第６のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの一端と前記第１のコンデンサの他端との間に接続され、制御端から入力される前記第１の制御信号に基づきオンオフ制御される第１０のＭＯＳトランジスタと、をさらに備えることを特徴とする。
【００２８】
また、本発明に係るブートストラップスイッチ回路は、前記第５のＭＯＳトランジスタの制御端に前記第３の制御信号が接続され、前記第３の制御信号を生成するチャージポンプを備えることを特徴とする。
【００２９】
また、本発明に係るブートストラップスイッチ回路の前記チャージ・ポンプは、一端に前記第１のクロック信号が印加される第２のコンデンサと、前記第２のコンデンサの他端と前記第２の電源端との間に接続される第１２のＭＯＳトランジスタと、一端に前記第１のクロック信号の反転信号が印加され、他端に前記第１２のＭＯＳトランジスタの制御端が接続される第３のコンデンサと、一端に前記第２の電源端が接続され、他端に前記第３のコンデンサの他端と前記第１２のＭＯＳトランジスタの制御端が接続され、制御端に前記第２のコンデンサの他端が接続される第１３のＭＯＳトランジスタとを備え、前記第３の制御信号は前記第２コンデンサの他端から供給されることを特徴とする。
【００３０】
また、本発明に係るブートストラップスイッチ回路は、入力端子に入力電圧が接続され、前記ブートストラップスイッチの出力端子に入力信号をサンプリングする第４のコンデンサが接続されるスイッチトキャパシタ回路をさらに有することを特徴とする。
【発明の効果】
【００３１】
本発明によれば、ゲート制御部の各スイッチサイズを小さくしてオン抵抗を大きくすることなく、またブートストラップ用のコンデンサを大きくすることなく、ブートストラップ量を向上させ、ブートストラップスイッチのオン抵抗及び面積を小さくすることができる。
【図面の簡単な説明】
【００３２】
【図１】本実施形態に係るブートストラップスイッチ回路の回路図である。
【図２】本実施形態に係るブートストラップスイッチ回路の第２の形態の回路図である。
【図３】本実施形態に係るブートストラップスイッチ回路の第２の形態の回路図のタイミングチャートである。
【図４】従来技術を用いて構成されるブートストラップスイッチ回路の回路図である。
【発明を実施するための形態】
【００３３】
本実施形態に係るブートストラップ回路を図１に示す。図１の回路は、ＮＭＯＳトランジスタＭＮ１−ＭＮ１０、ＰＭＯＳトランジスタＭＰ１−ＭＰ３と、インバータＩＮＶと、コンデンサＣ１、Ｃ２、Ｃ３と、入力電圧ＶＩＮが入力される入力ノードＩＮと、出力電圧ＶＯＵＴを出力する出力ノードＯＵＴと、クロック信号ノードＰＨＩ、ＰＨＩＺと、高電位の電源電圧ＶＤＤと、低電位の電源電圧ＶＳＳを含む。ＮＭＯＳトランジスタＭＮ１はブートストラップスイッチである。クロック信号ノードＰＨＩ、ＰＨＩＺは、逆相の関係にあり、電圧ＶＤＤとＶＳＳとを交互に出力する。また、低電位側の電源電圧ＶＳＳはグランドに接地されている。
【００３４】
ＮＭＯＳトランジスタＭＮ８、ＭＮ９と、コンデンサＣ１、Ｃ２と、インバータＩＮＶとは、図２に記載の従来のブートストラップ回路と同一のチャージ・ポンプを形成する。
【００３５】
ＮＭＯＳトランジスタＭＮ１０のドレインは電源電圧ＶＤＤに、ゲートはＮＭＯＳトランジスタＭＮ９のゲートに、ソースはコンデンサＣ３のトッププレートに接続される。また、ＮＭＯＳトランジスタＭＮ７のドレインはコンデンサＣ３のボトムプレートに、ゲートはクロック信号ノードＰＨＩＺに、ソースは電源電圧ＶＤＤに接続される。
【００３６】
ＰＭＯＳトランジスタＭＰ２のソースは電源電圧ＶＤＤに、ドレインはＮＭＯＳトランジスタＭＮ４のドレインに接続されており、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ４のゲートはそれぞれクロック信号ノードＰＨＩに接続されている。また、ＮＭＯＳトランジスタＭＮ４のソースはコンデンサＣ３のボトムプレートに接続されている。
【００３７】
ＰＭＯＳトランジスタＭＰ２のドレインおよびＮＭＯＳトランジスタＭＮ４のドレインはＰＭＯＳトランジスタＭＰ１のゲート及びＮＭＯＳトランジスタＭＮ３のドレインに接続されている。ＰＭＯＳトランジスタＭＰ１のソースはコンデンサＣ３のトッププレートに接続され、ドレインはＮＭＯＳトランジスタＭＮ１、ＭＮ２、及びＭＮ３のそれぞれのゲートに接続される。
【００３８】
ＮＭＯＳトランジスタＭＮ５のゲートには電源電圧ＶＤＤが接続され、ドレインは、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、及びＭＮ３のそれぞれのゲートに、ソースはＮＭＯＳトランジスタＭＮ６のドレイン及びＰＭＯＳトランジスタＭＰ３のドレインに接続される。また、ＰＭＯＳトランジスタＭＰ３のソースは電源電圧ＶＤＤに、ゲートはクロック信号ノードＰＨＩＺに接続されている。ＮＭＯＳトランジスタＭＮ６のゲートにはクロック信号ノードＰＨＩＺが、ソースには電源電圧ＶＳＳが接続される。
【００３９】
ＮＭＯＳトランジスタＭＮ２のソースには入力ノードＩＮ及びＮＭＯＳトランジスタＭＮ１のソースが接続され、ＮＭＯＳトランジスタＭＮ１のドレインには出力ノードＯＵＴが接続される。
【００４０】
以上の構成を有するブートストラップスイッチ回路の動作を、以下に説明する。
【００４１】
ＰＨＩＺがハイになると、コンデンサＣ１のボトムプレートは接地されてＮＭＯＳトランジスタＭＮ１０はオンになるので、コンデンサＣ３は充電されて電源電圧ＶＤＤになる。ＰＭＯＳトランジスタＭＰ２もオンになり、ＰＭＯＳトランジスタＭＰ１のゲートを駆動して電源電圧ＶＤＤにするのでＰＭＯＳトランジスタＭＰ１はオフになる。また、ＮＭＯＳトランジスタＭＮ６はオンになり、ＮＭ５もオンになるのでＮＭＯＳトランジスタＭＮ１のゲート端子は接地される。ＮＭＯＳトランジスタＭＮ１のゲート端子が接地されるので、ＮＭＯＳトランジスタＭＮ３、ＭＮ２、ＭＮ１はオフになる。この段階中は、ブートストラップスイッチＮＭＯＳトランジスタＭＮ１は入力ノードＩＮを出力ノードＯＵＴから切り離し、コンデンサＣ３を充電して電源電圧ＶＤＤにする。
【００４２】
ＰＨＩＺがローになると、ＮＭＯＳトランジスタＭＮ６はオフ、ＰＭＯＳトランジスタＭＰ３はオンとなり、電源からの電荷は寄生容量ＣＰＡＲＡに蓄積され、ブートストラップスイッチＮＭＯＳトランジスタＭＮ１のゲート端子の電位を電源電圧ＶＤＤ付近まで上げようとする。と同時に、コンデンサＣ３のボトムプレートは浮遊するが、ＮＭＯＳトランジスタＭＮ４がオンになり、コンデンサＣ３をＰＭＯＳトランジスタＭＰ１のゲートとソースの間に接続するために、ＰＭＯＳトランジスタＭＰ１はすぐオンになり、コンデンサＣ３に蓄積された電荷はブートストラップスイッチＮＭＯＳトランジスタＭＮ１のゲート端子に流れ始める。その後、コンデンサＣ３のボトムプレートは入力電圧ＶＩＮに向かい、このためコンデンサＣ３のトッププレートは電圧ＶＤＤ＋ＶＩＮ付近に押し上げられる。最終的にこの電圧はＮＭＯＳトランジスタＭＮ１のゲートに現われ、その結果ＮＭＯＳトランジスタＭＮ１は完全にオンになって、入力ノードＩＮと出力ノードＯＵＴとを接続する。このとき、ノードＮ５はＶＤＤ−ＶＴＨＮに保たれている。ノードＮ１の電位であるＶＲＥＦ＋ＶＩＮがＭＮ６のドレインに印加されると、ＭＮ６のソース・ドレイン間に過大な電位差が生じＭＮ６が破壊する可能性が高いが、ＭＮ５がＭＮ６のドレイン電圧をＶＲＥＦ−ＶＴＨＮに保つことで、ＭＮ６の破壊を防いで、ＭＮ６を保護している。ＮＭＯＳトランジスタＭＮ２は完全にオンになって、入力ノードＩＮとコンデンサＣ３のボトムプレートとを接続し、またＮＭＯＳトランジスタＭＮ３は完全にオンになって、ＰＭＯＳトランジスタＭＰ１のゲートを駆動して入力電圧レベルにする。
【００４３】
つまり、主スイッチＭＮ１のゲート端子を含む寄生容量ＣＰＡＲＡには、電源電圧ＶＤＤからＮＭＯＳトランジスタＭＮ５、ＰＭＯＳトランジスタＭＰ３を介して流れ込む電荷と、コンデンサＣ３に蓄積されＰＭＯＳトランジスタＭＰ１を介して流れ込む電荷がある。その結果、コンデンサＣ３に蓄積された電荷のみでブートストラップスイッチＮＭＯＳトランジスタＭＮ１のゲート端子の電位を上げていた従来回路に比べ、提案する回路では寄生容量ＣＰＡＲＡを小さくすることなく、つまりＮＭＯＳトランジスタＭＮ１の面積を小さくしてオン抵抗を大きくすることなく、またコンデンサＣ３を大きくすることなく、ブートストラップ量を向上することができる。
【００４４】
本実施形態に係るブートストラップ回路の第２の形態を図２に示す。図２の回路は、図１の回路に酷似しているが、ＮＭＯＳトランジスタＭＮ４を駆動するクロック信号をＰＨＩからＰＨＩＡに変更している。
【００４５】
図３に、図２に示すブートストラップ回路を制御するクロック信号のタイミングチャートを示す。クロック信号ＰＨＩ、ＰＨＩＺは、逆相の関係である。クロック信号ＰＨＩＡは、立下り位置はＰＨＩと同じだが、立ち上がり位置がＰＨＩより少し遅れた信号である。
【００４６】
以上の構成を有するブートストラップスイッチ回路の動作を、以下に説明する。
【００４７】
ＰＨＩＺがハイのときは図１の回路と全く同じ動作になるので割愛する。
【００４８】
ＰＨＩＺがローになると、ＮＭＯＳトランジスタＭＮ６はオフ、ＰＭＯＳトランジスタＭＰ３はオンとなり、電源からの電荷は寄生容量ＣＰＡＲＡに蓄積され、ブートストラップスイッチＮＭＯＳトランジスタＭＮ１のゲートの電位を電源電圧ＶＤＤ付近まで上げようとする。このとき、ＰＨＩＡはまだローのままなのでＮＭＯＳトランジスタＭＮ４、ＰＭＯＳトランジスタＭＰ１はオフのままである。ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３のゲート側にあるノードＮ１にはＮＭＯＳトランジスタＭＮ５、ＰＭＯＳトランジスタＭＰ３を介した電源電圧ＶＤＤからの電荷が流れ込み、ノードＮ１の電位がＶＤＤ−ＶＴＨＮとなるとＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３がオンになり、ＮＭＯＳトランジスタＭＮ５がオフになる。その後、ＰＨＩＡがハイになると、ＮＭＯＳトランジスタＭＮ４がオンになり、コンデンサＣ３をＰＭＯＳトランジスタＭＰ１のゲートとソースの間に接続するために、ＰＭＯＳトランジスタＭＰ１はすぐオンになり、コンデンサＣ３に蓄積された電荷はＮＭＯＳトランジスタＭＮ１のゲート側に流れ始める。このときすでに、ＮＭＯＳトランジスタＭＮ１のゲート側のノードＮ１の電位はＶＤＤ−ＶＴＨＮ、或いはそれに十分近い電位にまで上昇しているため、コンデンサＣ３の電荷の分配によるブートストラップ量の減少を最小限に抑えることができる。このときのノードＮ１の電位をＶＧとすると、電荷保存則からＱ３＝Ｃ３（ＶＤＤ−ＶＳＳ）＝Ｃ３（ＶＧ−ＶＩＮ）＋ＣＰＡＲＡ（ＶＧ−（ＶＤＤ−ＶＴＨＮ））となり、ＶＧについて解くとＶＧ＝（Ｃ３（ＶＤＤ＋ＶＩＮ）＋ＣＰＡＲＡ（ＶＤＤ−ＶＴＨＮ））／（Ｃ３＋ＣＰＡＲＡ）となる。
【００４９】
図１または図２に記載のブートストラップスイッチ回路をスイッチトキャパシタ回路のスイッチ部に適用することで、入力信号に依らずにスイッチのオン抵抗を一定、且つ小さくできるスイッチトキャパシタ回路を小面積で実現することができる。
【符号の説明】
【００５０】
ＭＮ１〜ＭＮ１０  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ３    ＰＭＯＳトランジスタ
ＩＮＶ            インバータ
Ｃ１〜Ｃ３        コンデンサ
ＩＮ              入力ノード
ＯＵＴ            出力ノード
ＰＨＩ、ＰＨＩＺ、ＰＨＩＡ  クロック信号ノード
ＶＤＤ、ＶＳＳ    電源電圧
Ｎ１〜Ｎ５        ノード
【図１】
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【図２】
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【図３】
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【図４】
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