(57)【特許請求の範囲】
【請求項１】
駆動用電圧が供給される第１端子、該駆動用電圧よりも大きさが小さな低電圧が供給される第２端子、及び第３端子を備えた所定スイッチング素子を有する差動増幅回路と、
前記第３端子に前記駆動用電圧を供給可能に接続され、入力された第１スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記駆動用電圧の前記第３端子への供給を阻止する阻止状態となり、前記差動増幅回路のパワーダウン状態を示す場合に前記駆動用電圧が前記第３端子に供給される供給状態となる第１スイッチング素子と、
前記第２端子と前記第３端子とを導通可能に接続し、入力された第２スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記第２端子及び前記第３端子間を導通状態とし、前記差動増幅回路のパワーダウン状態を示す場合に前記第２端子及び前記第３端子間を非導通状態とする第２スイッチング素子と、
前記駆動用電圧が供給される第４端子、前記低電圧の供給先とされた第５端子、及び前記差動増幅回路の出力端から出力される信号の供給先とされた第６端子を備えた出力用スイッチング素子と、
前記出力用スイッチング素子の第６端子に前記駆動用電圧を供給可能に接続され、入力された前記第１スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記駆動用電圧が前記第６端子に供給されることを阻止する阻止状態となり、前記差動増幅回路のパワーダウン状態を示す場合に前記駆動用電圧が前記第６端子に供給される供給状態となるパワーダウン用スイッチング素子と、
前記出力端と前記第６端子とを導通可能に接続し、入力された前記第２スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記出力端及び前記第６端子間を導通状態とし、前記差動増幅回路のパワーダウン状態を示す場合に前記出力端及び前記第６端子間を非導通状態とする第３スイッチング素子と、を含み、
前記パワーダウン用スイッチング素子及び前記第３スイッチング素子の各々を、バックゲートを有するトランジスタとし、
前記パワーダウン用スイッチング素子のバックゲートを介して前記駆動用電圧が供給されるソース及びバックゲート、前記第３スイッチング素子のバックゲートが接続されたドレイン、並びに前記パワーダウン用スイッチング素子の制御端子が接続されたゲートを備えた第１補助トランジスタと、
前記第３スイッチング素子のバックゲートが接続されたソース、前記出力端が接続されたドレイン、前記第３スイッチング素子の制御端子が接続されたゲート、及び前記第１補助トランジスタのバックゲートが接続されたバックゲートを備えた第２補助トランジスタと、を更に含む
増幅器。
【請求項２】
前記第１補助トランジスタのバックゲートは、前記第３スイッチング素子のバックゲートを介さずに前記第２補助トランジスタのバックゲートに接続された請求項１に記載の増幅器。
【請求項３】
前記出力用スイッチング素子の導電型と対を成す導電型の他の出力用スイッチング素子であって、前記低電圧が供給される第７端子、前記第５端子が接続された第８端子、及び入力された前記第１スイッチング信号に相当する信号が供給される第９端子を備えた他の出力用スイッチング素子と、
前記第９端子に前記低電圧を供給可能に接続され、入力された前記第２スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記低電圧が前記第９端子に供給されることを阻止する阻止状態となり、前記差動増幅回路のパワーダウン状態を示す場合に前記低電圧が前記第９端子に供給される供給状態となる他のパワーダウン用スイッチング素子と、を更に含む請求項１又は請求項２に記載の増幅器。
【請求項４】
前記第１スイッチング素子及び前記第２スイッチング素子の各々を、バックゲートを有するトランジスタとし、
前記第１スイッチング素子のバックゲートを介して前記駆動用電圧が供給されるソース及びバックゲート、前記第２スイッチング素子のバックゲートが接続されたドレイン、並びに前記第１スイッチング素子のゲートが接続されたゲートを備えた第３補助トランジスタと、
前記第２スイッチング素子のバックゲートが接続されたソース、前記所定スイッチング素子の第２端子に接続されたドレイン、前記第２スイッチング素子のゲートが接続されたゲート、及び前記第３補助トランジスタのバックゲートに接続されたバックゲートを備えた第４補助トランジスタと、を更に含む請求項１〜請求項３の何れか１項に増幅器。
【請求項５】
差動増幅回路と、
駆動用電圧が供給される第１端子、該駆動用電圧よりも大きさが小さな低電圧の供給先とされた第２端子、及び前記差動増幅回路の出力端から出力される信号の供給先とされた第３端子を備えた出力用スイッチング素子の該第３端子前に記駆動用電圧を供給可能に接続され、入力された第１スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記駆動用電圧が前記第３端子に供給されることを阻止する阻止状態となり、前記差動増幅回路のパワーダウン状態を示す場合に前記駆動用電圧が前記第３端子に供給される供給状態となる第１スイッチング素子と、
前記出力端と前記第３端子とを導通可能に接続し、入力された前記第２スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記出力端及び前記第３端子間を導通状態とし、前記差動増幅回路のパワーダウン状態を示す場合に前記出力端及び前記第３端子間を非導通状態とする第２スイッチング素子と、を含み、
前記第１スイッチング素子及び前記第２スイッチング素子の各々を、バックゲートを有するトランジスタとし、
前記第１スイッチング素子のバックゲートを介して前記駆動用電圧が供給されるソース及びバックゲート、前記第２スイッチング素子のバックゲートが接続されたドレイン、並びに前記第１スイッチング素子のゲートが接続されたゲートを備えた第１補助トランジスタと、
前記第２スイッチング素子のバックゲートが接続されたソース、前記出力端が接続されたドレイン、前記第２スイッチング素子のゲートが接続されたゲート、及び前記第１補助トランジスタのバックゲートが接続されたバックゲートを備えた第２補助トランジスタと、を更に含む
増幅器。
【請求項６】
前記第１補助トランジスタのバックゲートは、前記第２スイッチング素子のバックゲートを介さずに前記第２補助トランジスタのバックゲートに接続された請求項１に記載の増幅器。
【請求項７】
請求項１〜請求項６に何れか１項に記載の増幅器を１チップ化した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器及び半導体装置に関する。
【背景技術】
【０００２】
図７には、従来の増幅器の構成の一例が示されている。図７に示す例において、「ＰＤ」とは、増幅器をパワーダウンさせた状態（パワーダウン状態）を示す信号レベルと増幅器をパワーダウンさせない非パワーダウン状態（通常動作状態）を示す信号レベルとに遷移するパワーダウン信号が入力される第１パワーダウン入力端子のことであり、「ＰＤＮ」とは、第１パワーダウン入力端子ＰＤに入力されるパワーダウン信号を反転させた反転パワーダウン信号が入力される第２パワーダウン入力端子のことであり、「ＩＮＮ」とは、差動増幅回路の反転入力端子のことであり、「ＩＮＰ」とは、差動増幅回路の非反転入力端子のことであり、「ＶＢＮ」とは、バイアス電圧に相当すると共に信号レベルが反転パワーダウン信号の信号レベルの遷移に対応して遷移するバイアス電圧信号が入力されるバイアス電圧入力端子のことであり、「ＯＵＴ」とは、増幅器の出力端子のことであり、「ＶＤＤ」とは、増幅器の駆動用電圧が供給される駆動用電圧端子のことであり、「ＶＳＳ」とは、駆動用電圧の大きさよりも小さな低電圧（一例として接地電圧）が供給される低電圧端子のことである。
【０００３】
また、ここで言う「パワーダウン」とは、増幅器の駆動を停止すること（例えば増幅器からの出力を停止すること）を意味する。従って、増幅器は、パワーダウン信号の信号レベルがハイレベルの場合にパワーダウンし、ローレベルの場合に定常状態で動作（通常動作）する。また、以下では、Ｐチャネル型ＭＯＳ電界効果トランジスタのことを「ＰＭＯＳトランジスタ」と言い、Ｎチャネル型ＭＯＳ電界効果トランジスタのことを「ＮＭＯＳトランジスタ」と言う。また、パワーダウン信号、反転パワーダウン信号及びバイアス電圧は何れも信号レベルがハイレベルとローレベルとに遷移する信号であり、例えばパワーダウン信号の信号レベルは、通常動作状態でローレベルとされ、パワーダウン状態でハイレベルとされる。また、以下では、パワーダウン信号、反転パワーダウン信号及びバイアス電圧は何れもローレベルの電圧の大きさが低電圧ＶＳＳの大きさに揃えられているものとする。また、以下では、バイアス電圧信号の信号レベルのハイレベル時の電圧の大きさは、反転パワーダウン信号の信号レベルのハイレベル時の電圧の大きさの半分の大きさとされているものとする。
【０００４】
図７に示す増幅器は、カレントミラー回路を有する差動増幅回路と、この差動増幅回路の出力端に接続されたＣＭＯＳスイッチを有する出力回路と、を含んで構成されている。出力回路に含まれるＣＭＯＳスイッチの構成要素であるＰＭＯＳトランジスタ（出力段ＰＭＯＳトランジスタ）のゲートには、パワーダウン用ＰＭＯＳトランジスタのドレインが接続されている。パワーダウン用ＰＭＯＳトランジスタのゲートには、パワーダウンの際に反転パワーダウン信号が入力される第２パワーダウン入力端子ＰＤＮが接続されている。従って、パワーダウンの際にはパワーダウン用ＰＭＯＳトランジスタのゲートがプルダウンされ、これによって出力段ＰＭＯＳトランジスタのゲートがプルアップされることとなる。このような増幅器は特許文献１にも開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６４−１０７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、増幅器をパワーダウンさせるために出力段ＰＭＯＳトランジスタのゲートをプルアップしたにも拘らず、差動増幅回路及びパワーダウン用ＰＭＯＳトランジスタから電流が漏れ出ていたため、十分に消費電力を削減することができない、という問題点があった。なお、図７に示す各トランジスタにおける電流値は、パワーダウン時に各トランジスタに流れる電流に係るものの一例である。
【０００７】
本発明は上記問題点を解決するために成されたものであり、パワーダウン時の消費電力を抑制することができる増幅器及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１に記載の増幅器を、駆動用電圧が供給される第１端子、該駆動用電圧よりも大きさが小さな低電圧が供給される第２端子、及び第３端子を備えた所定スイッチング素子を有する差動増幅回路と、前記第３端子に前記駆動用電圧を供給可能に接続され、入力された第１スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記駆動用電圧の前記第３端子への供給を阻止する阻止状態となり、前記差動増幅回路のパワーダウン状態を示す場合に前記駆動用電圧が前記第３端子に供給される供給状態となる第１スイッチング素子と、前記第２端子と前記第３端子とを導通可能に接続し、入力された第２スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記第２端子及び前記第３端子間を導通状態とし、前記差動増幅回路のパワーダウン状態を示す場合に前記第２端子及び前記第３端子間を非導通状態とする第２スイッチング素子と、前記駆動用電圧が供給される第４端子、前記低電圧の供給先とされた第５端子、及び前記差動増幅回路の出力端から出力される信号の供給先とされた第６端子を備えた出力用スイッチング素子と、前記出力用スイッチング素子の第６端子に前記駆動用電圧を供給可能に接続され、入力された前記第１スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記駆動用電圧が前記第６端子に供給されることを阻止する阻止状態となり、前記差動増幅回路のパワーダウン状態を示す場合に前記駆動用電圧が前記第６端子に供給される供給状態となるパワーダウン用スイッチング素子と、前記出力端と前記第６端子とを導通可能に接続し、入力された前記第２スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記出力端及び前記第６端子間を導通状態とし、前記差動増幅回路のパワーダウン状態を示す場合に前記出力端及び前記第６端子間を非導通状態とする第３スイッチング素子と、を含み、前記パワーダウン用スイッチング素子及び前記第３スイッチング素子の各々を、バックゲートを有するトランジスタとし、前記パワーダウン用スイッチング素子のバックゲートを介して前記駆動用電圧が供給されるソース及びバックゲート、前記第３スイッチング素子のバックゲートが接続されたドレイン、並びに前記パワーダウン用スイッチング素子の制御端子が接続されたゲートを備えた第１補助トランジスタと、前記第３スイッチング素子のバックゲートが接続されたソース、前記出力端が接続されたドレイン、前記第３スイッチング素子の制御端子が接続されたゲート、及び前記第１補助トランジスタのバックゲートが接続されたバックゲートを備えた第２補助トランジスタと、を含んで構成した。
【０００９】
上記目的を達成するために、請求項７に記載の増幅器を、差動増幅回路と、駆動用電圧が供給される第１端子、該駆動用電圧よりも大きさが小さな低電圧の供給先とされた第２端子、及び前記差動増幅回路の出力端から出力される信号の供給先とされた第３端子を備えた出力用スイッチング素子の該第３端子前に記駆動用電圧を供給可能に接続され、入力された第１スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記駆動用電圧が前記第３端子に供給されることを阻止する阻止状態となり、前記差動増幅回路のパワーダウン状態を示す場合に前記駆動用電圧が前記第３端子に供給される供給状態となる第１スイッチング素子と、前記出力端と前記第３端子とを導通可能に接続し、入力された前記第２スイッチング信号が、前記差動増幅回路の非パワーダウン状態を示す場合に前記出力端及び前記第３端子間を導通状態とし、前記差動増幅回路のパワーダウン状態を示す場合に前記出力端及び前記第３端子間を非導通状態とする第２スイッチング素子と、を含んで構成した。
【００１０】
上記目的を達成するために、請求項７に記載の半導体装置を、請求項１〜請求項６に何れか１項に記載の増幅器と、前記増幅器に含まれるスイッチング素子をスイッチング制御する制御部と、を含んで構成した。
【発明の効果】
【００１１】
本発明によれば、本構成を有しない場合に比べ、パワーダウン時の消費電力を抑制することができる、という効果が得られる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態に係る増幅器の構成の一例を示す回路図である。
【図２】第１の実施の形態に係る増幅器に含まれる第１パワーダウン入力端子、第２パワーダウン入力端子及びバイアス電圧入力端子の各々に供給される信号の信号レベルの遷移例を示すタイムチャートである。
【図３】従来例の増幅器を用いた実験結果として駆動用電圧の大きさに対する増幅器に含まれる特定の複数のトランジスタ及び低電圧用端子から流出する電流の大きさの関係の一例を示すグラフである。
【図４】第１の実施の形態に係る増幅器を用いた実験結果として駆動用電圧の大きさに対する増幅器に含まれる主要なＰＭＯＳトランジスタ及び低電圧用端子から流出する電流の大きさの関係の一例を示すグラフである。
【図５】第２の実施の形態に係る増幅器の構成の一例を示す回路図である。
【図６】第１の実施の形態に係る増幅器を用いた実験結果として駆動用電圧の大きさに対する特定のＰＭＯＳトランジスタのオン抵抗の大きさの関係の一例、及び第２の実施の形態に係る増幅器を用いた実験結果として駆動用電圧の大きさに対する特定のＰＭＯＳトランジスタのオン抵抗の大きさの関係の一例を示すグラフである。
【図７】従来の増幅器の構成の一例を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明を実施するための形態例について詳細に説明する。なお、以下の実施の形態では、図７に示す例で説明した第１パワーダウン入力端子ＰＤ、第２パワーダウン入力端子ＰＤＮ、反転入力端子ＩＮＮ、非反転入力端子ＩＮＰ、バイアス電圧入力端子ＶＢＮ、出力端子ＯＵＴ、駆動用電圧端子ＶＤＤ及び低電圧端子ＶＳＳを流用しており、図７に示す例で説明したパワーダウン信号、反転パワーダウン信号、バイアス電圧信号、駆動用電圧及び低電圧も流用している。また、以下の説明では、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのスイッチング状態を表現する文言として「オン」との文言及び「オフ」との文言を用い、「オン」とは、ソース及びドレイン間が導通状態であることを意味し、「オフ」とは、ソース及びドレイン間が非導通状態であることを意味する。また、導通状態とは、電流が流れていない状態と認められる予め定められた許容範囲内の（電流値が０Ａのときを含む）状態を指し、非導通状態とは、電流が流れていると認められる状態（上記許容範囲外の状態）を指す。
【００１４】
［第１の実施の形態］
図１は、本第１の実施の形態に係る増幅器１０の構成の一例を示す回路図である。図１に示すように、増幅器１０は、差動増幅回路１２及び出力回路１４を含んで構成されており、これらが１チップ化された半導体装置とされている。また、増幅器１０は、ＣＰＵ（central processing Unit）、ＲＡＭ（random access memory）及びＲＯＭ（read only memory）を有するコンピュータを含む制御部を備えている。この制御部は増幅器１０に含まれる所定トランジスタのゲートにスイッチング制御を行うための信号（オン信号又はオフ信号）を供給する。ここで言う「オン信号又はオフ信号」の一例としては、パワーダウン信号、反転パワーダウン信号及びバイアス電圧信号が挙げられる。
【００１５】
差動増幅回路１２は、ＰＭＯＳトランジスタ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ及びＮＭＯＳトランジスタ１２Ｅ，１２Ｆ，１２Ｇを含んで構成されている。所定スイッチング素子の一例であるＰＭＯＳトランジスタ１２Ａは、駆動用電圧が供給される第１端子の一例であるソース、第１端子に流入した電流が流出可能な（低電圧の供給先とされた）第２端子の一例であるドレイン、第３端子の一例であるゲート、及びバックゲートを備えている。ＰＭＯＳトランジスタ１２Ａにおいて、バックゲート及びソースは駆動用電圧端子ＶＤＤに接続されている。ＮＭＯＳトランジスタ１２Ｅにおいて、ドレインはＰＭＯＳトランジスタ１２Ａのドレインに接続されており、ゲートは反転入力端子ＩＮＮに接続されている。
【００１６】
ＰＭＯＳトランジスタ１２Ｂにおいて、ソース及びバックゲートは駆動用電圧端子ＶＤＤに接続されており、ゲートはＰＭＯＳトランジスタ１２Ａのゲートに接続されている。ＮＭＯＳトランジスタ１２Ｆにおいて、ドレインはＰＭＯＳトランジスタ１２Ｂのドレインに、ゲートは非反転入力端子ＩＮＰに、バックゲートはＮＭＯＳトランジスタ１２Ｅのバックゲートに各々接続されている。
【００１７】
ＮＭＯＳトランジスタ１２Ｇにおいて、ゲートはバイアス電圧入力端子ＶＢＮに、ソースは低電圧端子ＶＳＳに、ドレインはＮＭＯＳトランジスタ１２Ｅ，１２Ｆの各ソースに、バックゲートは低電圧端子ＶＳＳ及びＮＭＯＳトランジスタ１２Ｅ，１２Ｆの各バックゲートに各々接続されている。
【００１８】
第１スイッチング素子の一例であるＰＭＯＳトランジスタ１２Ｃにおいて、ソース及びバックゲートは駆動用電圧端子ＶＤＤに、ゲートは第２パワーダウン入力端子ＰＤＮに各々接続されている。また、ＰＭＯＳトランジスタ１２ＣのドレインはＰＭＯＳトランジスタ１２Ａのゲートに接続されている。従って、ＰＭＯＳトランジスタ１２ＣはＰＭＯＳトランジスタ１２Ａのゲートに駆動用電圧を供給することが可能となる。すなわち、ＰＭＯＳトランジスタ１２Ｃは、入力された反転パワーダウン信号が差動増幅回路１２の通常動作状態を示す場合にオフとなり、これにより駆動用電圧がＰＭＯＳトランジスタ１２Ａのゲートに供給されることを阻止する阻止状態となる。また、ＰＭＯＳトランジスタ１２Ｃは、入力された反転パワーダウン信号が差動増幅回路１２のパワーダウン状態を示す場合にオンとなり、これにより駆動用電圧がＰＭＯＳトランジスタ１２Ａのゲートに供給される供給状態となる。
【００１９】
第２スイッチング素子の一例であるＰＭＯＳトランジスタ１２Ｄにおいて、ゲートは第１パワーダウン入力端子ＰＤに、ソースはＰＭＯＳトランジスタ１２Ａに、ドレインはＰＭＯＳトランジスタ１２Ａのドレインに、バックゲートはＰＭＯＳトランジスタ１２Ｃのバックゲートに各々接続されている。つまり、ＰＭＯＳトランジスタ１２Ｄは、ＰＭＯＳトランジスタ１２Ａのドレインとゲートとを導通可能に接続しており、入力されたパワーダウン信号が差動増幅回路１２の通常動作状態を示す場合にオンとなり、これによりＰＭＯＳトランジスタ１２Ａのドレイン及びゲート間（ダイオード接続区間）を導通状態とする。また、ＰＭＯＳトランジスタ１２Ｄは、差動増幅回路１２のパワーダウン状態を示す場合にオフとなり、これによりＰＭＯＳトランジスタ１２Ａのドレイン及びゲート間（ダイオード接続区間）を非導通状態とする。
【００２０】
出力回路１４は、ＰＭＯＳトランジスタ１４Ａ，１４Ｂ，１４Ｃ、ＮＭＯＳトランジスタ１４Ｄ，１４Ｅ、抵抗器１４Ｆ及び位相補償用のコンデンサ１４Ｇを含んで構成されている。抵抗器１４Ｆ及びコンデンサ１４Ｇは直列に接続されており、差動増幅回路１２におけるＰＭＯＳトランジスタ１２ＢのドレインとＮＭＯＳトランジスタ１２Ｆのドレインとの接続点に相当する差動増幅回路１２の出力端αは抵抗器１４Ｆ及びコンデンサ１４Ｇを介して出力端子ＯＵＴに接続されている。
【００２１】
出力用スイッチング素子の一例であるＰＭＯＳトランジスタ１４Ａは、駆動用電圧が供給される第４端子の一例であるソース、第４端子に流入した電流が流出可能な（低電圧の供給先とされた）第５端子の一例であるドレイン、ＰＭＯＳトランジスタ１４Ｃを介して出力端αに接続されている第６端子の一例であるゲート、及びバックゲートを備えている。ＰＭＯＳトランジスタ１４Ａにおいて、ソース及びバックゲートは駆動用電圧端子ＶＤＤに接続されており、ドレインは出力端子ＯＵＴに接続されている。
【００２２】
パワーダウン用スイッチング素子の一例であるＰＭＯＳトランジスタ１４Ｂにおいて、ソース及びバックゲートは駆動用電圧端子ＶＤＤに、ゲートは第２パワーダウン入力端子ＰＤＮに各々接続されている。また、ＰＭＯＳトランジスタ１４ＢのドレインはＰＭＯＳトランジスタ１４Ａのゲートに接続されている。従って、ＰＭＯＳトランジスタ１４ＢはＰＭＯＳトランジスタ１４Ａのゲートに駆動用電圧を供給することが可能となる。すなわち、ＰＭＯＳトランジスタ１４Ｂは、入力された反転パワーダウン信号が差動増幅回路１２の通常動作状態を示す場合にオフとなり、これにより駆動用電圧がＰＭＯＳトランジスタ１４Ａのゲートに供給されることを阻止する阻止状態となる。また、ＰＭＯＳトランジスタ１４Ｂは、制御部から入力された反転パワーダウン信号が差動増幅回路１２のパワーダウン状態を示す場合にオンとなり、これにより駆動用電圧がＰＭＯＳトランジスタ１４Ａのゲートに供給される供給状態となる。
【００２３】
パワーダウン用スイッチング素子の一例であるＰＭＯＳトランジスタ１４Ｃにおいて、ゲートは第１パワーダウン入力端子ＰＤに、ソースはＰＭＯＳトランジスタ１４Ａのゲートに、ドレインは出力端αに、バックゲートはＰＭＯＳトランジスタ１４Ｂのバックゲートに各々接続されている。つまり、ＰＭＯＳトランジスタ１４Ｃは、出力端αとＰＭＯＳトランジスタ１４Ａのゲートとを導通可能に接続しており、入力されたパワーダウン信号が差動増幅回路１２の通常動作状態を示す場合にオンとなり、これにより出力端αとＰＭＯＳトランジスタ１４Ａのゲートとの間を導通状態とする。また、ＰＭＯＳトランジスタ４Ｃは、差動増幅回路１２のパワーダウン状態を示す場合にオフとなり、これにより出力端αとＰＭＯＳトランジスタ１４Ａのゲートとの間を非導通状態とする。
【００２４】
出力用スイッチング素子の導電型と対を成す導電型の他の出力用スイッチング素子の一例であるＮＭＯＳトランジスタ１４Ｄは、低電圧が供給される第７端子の一例であるソース、第８端子の一例であるドレイン、入力されたバイアス電圧信号が供給される制御端子の一例であるゲート、及びバックゲートを備えている。ＮＭＯＳトランジスタ１４Ｄにおいて、ソース及びバックゲートは低電圧端子ＶＳＳに、ドレインは出力端子ＯＵＴに、ゲートはバイアス電圧入力端子ＶＢＮに各々接続されている。
【００２５】
他のパワーダウン素子の一例であるＮＭＯＳトランジスタ１４Ｅにおいて、ソース及びバックゲートは低電圧端子ＶＳＳに、ゲートは第１パワーダウン入力端子ＰＤに各々接続されている。また、ＮＭＯＳトランジスタ１４ＥのドレインはＮＭＯＳトランジスタ１４Ｄのゲートに接続されている。従って、ＮＭＯＳトランジスタ１４ＥはＰＭＯＳトランジスタ１４Ｄのゲートに低電圧を供給することが可能となる。すなわち、ＮＭＯＳトランジスタ１４Ｅは、入力されたパワーダウン信号が差動増幅回路１２の通常動作状態を示す場合にオフとなり、これにより低電圧がＮＭＯＳトランジスタ１４Ｄのゲートに供給されることを阻止する阻止状態となる。また、ＮＭＯＳトランジスタ１４Ｅは、入力されたパワーダウン信号が差動増幅回路１２のパワーダウン状態を示す場合にオンとなり、これにより低電圧がＮＭＯＳトランジスタ１４Ｄのゲートに供給される供給状態となる。
【００２６】
次に、図１及び図２を参照しながら本第１の実施の形態に係る増幅器１０の動作について通常動作状態とパワーダウン状態とで場合分けして説明する。なお、図２は、第１パワーダウン入力端子ＰＤに入力されるパワーダウン信号、第２パワーダウン入力端子ＰＤＮに入力される反転パワーダウン信号及びバイアス電圧入力端子ＶＢＮに入力されるバイアス電圧信号の各信号レベルの状態遷移の一例を示すタイムチャートである。
【００２７】
先ず、通常動作状態について説明する。通常動作状態では、第１パワーダウン入力端子ＰＤにローレベルのパワーダウン信号が入力され、第２パワーダウン入力端子ＰＤＮにハイレベルの反転パワーダウン信号が入力され、バイアス電圧入力端子ＶＢＮにハイレベルのバイアス電圧信号が入力される。これにより、差動増幅回路１２において、ＰＭＯＳトランジスタ１２Ｃがオフとなり、ＰＭＯＳトランジスタ１２Ｄ及びＮＭＯＳトランジスタ１２Ｇがオンとなる一方、出力回路１４において、ＰＭＯＳトランジスタ１４Ｂ及びＮＭＯＳトランジスタ１４Ｅがオフとなり、ＰＭＯＳトランジスタ１４Ｃがオンとなるので、反転入力端子ＩＮＮに入力された反転入力信号及び非反転入力端子ＩＮＰに入力された非反転入力信号の差分に応じた電圧の大きさを示す出力信号が出力端子ＯＵＴから出力される。
【００２８】
次に、パワーダウン状態について説明する。パワーダウン状態では、第１パワーダウン入力端子ＰＤにハイレベルのパワーダウン信号が入力され、第２パワーダウン入力端子ＰＤＮにローレベルの反転パワーダウン信号が入力され、バイアス電圧入力端子ＶＢＮにローレベルのバイアス電圧信号が入力される。これにより、差動増幅回路１２において、ＰＭＯＳトランジスタ１２Ｃがオンとなり、ＰＭＯＳトランジスタ１２Ｄ及びＮＭＯＳトランジスタ１２Ｇがオフとなる一方、出力回路１４において、ＰＭＯＳトランジスタ１４Ｂ及びＮＭＯＳトランジスタ１４Ｅがオンとなり、ＰＭＯＳトランジスタ１４Ｃがオフとなるので、図７に示す従来例に比べ、差動増幅回路１２から流出する電流量及び出力回路１４から流出する電流量が劇的に減少する。
【００２９】
すなわち、差動増幅回路１２については、ＰＭＯＳトランジスタ１２ＣがオンとなることでＰＭＯＳトランジスタ１２Ａのゲートがプルダウンされるので、ＰＭＯＳトランジスタ１２ＡがオフとなりＰＭＯＳトランジスタ１２Ａのドレインからの電流漏れが阻止される。ここで、図７に示す従来例のように仮にＰＭＯＳトランジスタ１２Ａのドレイン及びゲート間が単にダイオード接続されているのであれば、ＰＭＯＳトランジスタ１２ＣがオンとなることでＰＭＯＳトランジスタ１２Ｃのドレインから流出した電流が差動増幅回路１２から漏れ出てしまうところ、本第１の実施の形態に係る増幅器１０では、ＰＭＯＳトランジスタ１２Ｃがオンとなる時期に合わせてＰＭＯＳトランジスタ１２Ｄがオフされるため、ＰＭＯＳトランジスタ１２Ｃのドレインから流出する電流はＰＭＯＳトランジスタ１２Ｄにて阻止される。
【００３０】
一方、出力回路１４については、ＰＭＯＳトランジスタ１４ＢがオンとなることでＰＭＯＳトランジスタ１４Ａのゲートがプルダウンされるので、ＰＭＯＳトランジスタ１４ＡがオフとなりＰＭＯＳトランジスタ１４Ａのドレインからの電流漏れが阻止される。ここで、図７に示す従来例のように仮に出力端α及びＰＭＯＳトランジスタ１４Ａのゲート間が単に接続線で接続されているのであれば、ＰＭＯＳトランジスタ１４ＢがオンとなることでＰＭＯＳトランジスタ１４Ｂのドレインから流出した電流が差動増幅回路１２から漏れ出てしまうところ、本第１の実施の形態に係る増幅器１０では、ＰＭＯＳトランジスタ１４Ｂがオンとなる時期に合わせてＰＭＯＳトランジスタ１４Ｃがオフされるため、ＰＭＯＳトランジスタ１４Ｂのドレインから流出する電流はＰＭＯＳトランジスタ１４Ｃにて阻止される。
【００３１】
従って、図７に示す従来例の増幅器における各トランジスタに流れる電流の大きさと図１に示す増幅器１０のおける各トランジスタに流れる電流の大きさとを比較すると、図１に示すＰＭＯＳトランジスタ１４Ｂのドレインから流出する電流の大きさは、図７に示すパワーダウン用ＰＭＯＳトランジスタ（ＰＭＯＳトランジスタＭＰ１）のドレインから流出する電流の大きさよりも圧倒的に小さくなる。また、図１に示すＰＭＯＳトランジスタ１２Ａのドレインから流出する電流の大きさは、図７に示す差動増幅回路におけるダイオード接続されたＰＭＯＳトランジスタ（ＰＭＯＳトランジスタＭＰ６）のドレインから流出する電流の大きさよりも圧倒的に小さくなる。また、図１に示す差動増幅回路１２から漏れ出る電流の大きさは、図７に示す差動増幅回路から漏れ出る電流の大きさよりも圧倒的に小さくする。このように、本第１の実施の形態に係る増幅器１０によれば、パワーダウン状態の場合の増幅器１０からの電流の漏れ量を従来例の場合に比べ圧倒的に少なくなくすることができる。
【００３２】
しかも、ＰＭＯＳトランジスタ１２Ｃ，１２Ｄ，１４Ｃをスイッチング制御するための信号を新たに生成することなく、従来から採用しているパワーダウン信号、反転パワーダウン信号及びバイアス電圧信号をそのまま利用しているため、本構成を有しない場合に比べ、消費電流を効率的に低減することができる。
【００３３】
図３には、従来例の増幅器を用いた実験結果として駆動用電圧ＶＤＤの大きさに対する増幅器に含まれる特定の複数のトランジスタ（図３に示すＰＭＯＳトランジスタＭＰ６，ＭＰ８，ＭＰ１）及び低電圧用端子ＶＤＤから流出する電流の大きさの関係を示す一例が示されており、図４には、本第１の実施の形態に係る増幅器１０を用いた実験結果として駆動用電圧ＶＤＤの大きさに対する増幅器１０に含まれるＰＭＯＳトランジスタ１２Ａ，１４Ａ，１４Ｂの各々（上記特定の複数のトランジスタに対応するトランジスタ）及び低電圧用端子ＶＤＤから流出する電流の大きさの関係を示す一例が示されている。図３及び図４に示すように、従来例の増幅器に含まれるＰＭＯＳトランジスタＭＰ６，ＭＰ８，ＭＰ１及び本第１の実施の形態に係る増幅器１０に含まれるＰＭＯＳトランジスタ１２Ａ，１４Ａ，１４Ｂは共に駆動用電圧ＶＤＤの大きさが大きくなるに従って漏れ電流量が減少しているものの、本第１の実施の形態に係る増幅器１０に含まれるＰＭＯＳトランジスタ１２Ａ，１４Ａ，１４Ｂの各々から流出する電流の大きさは、従来例の増幅器に含まれるＰＭＯＳトランジスタＭＰ６，ＭＰ８，ＭＰ１の各々から流出する電流の大きさに比べ圧倒的に小さいことが判る。
【００３４】
［第２の実施の形態］
本第２の実施の形態では、増幅器が安定して通常動作するために必要な位相補償を確保する場合について説明する。位相補償とは、帰還型増幅回路などにおいて、波形の位相を安定させるために設けられた回路（補償回路）のことである。オペアンプなどの増幅回路で、位相のずれが一定限度を超えると、発振が生じてしまい（一定の周波数を出力し続ける状態となり）、正しい波形が得られなくなってしまう。位相補償はこの位相のずれを一定限度内に抑えることで、発振を防ぎ波形を安定させている。
以下、上記第１の実施の形態で説明した構成と同一の構成については同一の符号を付してその説明を省略する。
【００３５】
図５は、本第２の実施の形態に係る増幅器２０の構成の一例を示す回路図である。図５に示すように、本第２の実施の形態に係る増幅器２０は、上記第１の実施の形態に係る増幅器１０に比べ、差動増幅器１２に代えて差動増幅器２２を適用した点及び出力回路１４に代えて出力回路２４を適用した点が異なっている。
【００３６】
出力回路２４は、上記第１の実施の形態に係る出力回路１４に比べ、ＰＭＯＳトランジスタ１４Ｈ，１４Ｊを更に設けた点が異なっている。第１補助トランジスタの一例であるＰＭＯＳトランジスタ１４Ｈは、ＰＭＯＳトランジスタ１４Ｂのバックゲートが接続され、これによって駆動用電圧が供給されるソース及びバックゲートと、ＰＭＯＳトランジスタ１４Ｃのバックゲートが接続されたドレインと、ＰＭＯＳトランジスタ１４Ｂのゲートが接続されたゲートと、を備えている。また、第２補助トランジスタの一例であるＰＭＯＳトランジスタ１４Ｊは、ＰＭＯＳトランジスタ１４Ｃのバックゲートが接続されたソースと、出力端αが接続されたドレインと、ＰＭＯＳトランジスタ１４Ｃのゲートが接続されたゲートと、ＰＭＯＳトランジスタ１４Ｈのバックゲートが接続されたバックゲートと、を備えている。
【００３７】
差動増幅器２２は、上記第１の実施の形態に係る差動増幅器１２に比べ、ＰＭＯＳトランジスタ１２Ｈ，１２Ｊを更に設けた点が異なっている。第３補助トランジスタの一例であるＰＭＯＳトランジスタ１２Ｈは、ＰＭＯＳトランジスタ１２Ｂのバックゲートが接続され、これによって駆動用電圧が供給されるソース及びバックゲートと、ＰＭＯＳトランジスタ１２Ｄのバックゲートが接続されたドレインと、ＰＭＯＳトランジスタ１２Ｃのゲートが接続されたゲートと、を備えている。また、第４補助トランジスタの一例であるＰＭＯＳトランジスタ１２Ｊは、ＰＭＯＳトランジスタ１２Ｄのバックゲートが接続されたソースと、ＰＭＯＳトランジスタ１２Ａのドレインが接続されたドレインと、ＰＭＯＳトランジスタ１２Ｄのゲートが接続されたゲートと、ＰＭＯＳトランジスタ１２Ｈのバックゲートが接続されたバックゲートと、を備えている。
【００３８】
上記第１の実施の形態に係る増幅器１０は、出力回路１４に含まれるＰＭＯＳトランジスタ１４Ｃのオン抵抗が高くなる条件（例えば、動作保証範囲の温度などの条件）下では、位相補償が低下してしまう虞がある。すなわち、図７に示す従来例では、出力段ＰＭＯＳトランジスタのゲートと差動増幅回路の出力端とを接続する接続線には回路素子が何も挿入されていなかったのに対し、上記第１の実施の形態に係る増幅器１０ではＰＭＯＳトランジスタ１４Ｃを挿入したことに起因すると考えられる。
【００３９】
そこで、本第２の実施の形態に係る増幅器２０では、ＰＭＯＳトランジスタ１４Ｈ，１４Ｊを更に設けることにより、ＰＭＯＳトランジスタ１４Ｃのバックゲート及びソースを短絡することとした。これにより、ＰＭＯＳトランジスタ１４Ｃについて基板バイアス効果が減少してオン抵抗が低くなるので、位相補償が改善できる。オン抵抗を低くするのは、オン抵抗が高いと位相が遅れてしまうことがあるから（オン抵抗は低い程（０Ωに近い程）発振し難くなるから）である。位相補償は位相遅れを戻すための回路ということもでき、オン抵抗が高いと位相遅れを戻すことが困難になるため、オン抵抗は低くすることが好ましい。
【００４０】
また、位相補償の改善効果を更に高めるために、本第２の実施に係る増幅器２０では、ＰＭＯＳトランジスタ１２Ｈ，１２Ｊを更に設けることにより、ＰＭＯＳトランジスタ１２Ｄのバックゲート及びソースを短絡することとした。これにより、ＰＭＯＳトランジスタ１２Ｄについて基板バイアス効果が減少してオン抵抗が低くなるので、位相補償が改善できる。
【００４１】
このように本第２の実施の形態に係る増幅器２０によれば、上記第１の実施の形態に係る増幅器１０に対してＰＭＯＳトランジスタ１２Ｈ，１２Ｊ，１４Ｈ，１４Ｊを更に設けてＰＭＯＳトランジスタ１２Ｄ，１４Ｃの各々においてバックゲート及びソースを短絡したので、図７に示す従来例と同様の機能を発揮しながらも、図７に示す従来例に比べ、消費電流を低減することができる。
【００４２】
図６には、上記第１の実施の形態に係る増幅器１０を用いた実験結果として駆動用電圧ＶＤＤの大きさに対するＰＭＯＳトランジスタ１４Ｃのオン抵抗の大きさの関係を示す一例、及び本第２の実施の形態に係る増幅器２０を用いた実験結果として駆動用電圧ＶＤＤの大きさに対するＰＭＯＳトランジスタ１４Ｃのオン抵抗の大きさの関係を示す一例が示されている。図６に示すように、本発明者らは、−４５℃、オン電圧の大きさが所定値以上の大きさ、及び駆動用電圧の大きさが２．１Ｖの条件下において、本第２の実施の形態に係る増幅器２０に含まれるＰＭＯＳトランジスタ１４Ｃのオン抵抗の大きさが、上記第１の実施の形態に係る増幅器１０に含まれるＰＭＯＳトランジスタ１４Ｃのオン抵抗の大きさの１／１０以下となり、位相補償が改善したことを既に確認している。
【符号の説明】
【００４３】
１０，２０  増幅器
１２，２２  差動増幅回路
１２Ａ，１２Ｃ，１２Ｄ，１２Ｈ，１２Ｊ，１４Ａ，１４Ｂ，１４Ｃ，１４Ｈ，１４Ｊ  ＰＭＯＳトランジスタ
１４Ｄ，１４Ｅ  ＮＭＯＳトランジスタ
【図１】
0005815433.tif 000002
【図２】
0005815433.tif 000003
【図３】
0005815433.tif 000004
【図４】
0005815433.tif 000005
【図５】
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【図６】
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【図７】
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