(57)【特許請求の範囲】
【請求項１】
シリコン基板に、第１導電型の第１領域と、前記第１領域に接する第２導電型の第２領域とを形成する工程と、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１領域と前記第２領域とに跨がるゲート電極を形成する工程と、
前記ゲート電極上から前記第２領域上に延在して、前記ゲート電極の一部および前記第２領域の一部を覆う絶縁膜を形成する工程と、
前記ゲート電極をマスクとし、前記シリコン基板に前記第２導電型の不純物を注入して、ソース領域とドレイン領域とを形成する工程と、
前記ゲート電極および前記絶縁膜を覆って前記シリコン基板上に金属層を形成し、前記金属層形成後に熱処理を行って、前記ソース領域上、前記ドレイン領域上、および前記ゲート電極上に、シリサイドを形成する工程と、
前記ゲート電極および前記絶縁膜を覆って、前記シリコン基板上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ソース領域に達する第１コンタクトホール、前記ドレイン領域に達する第２コンタクトホール、前記ゲート電極に達する第３コンタクトホール、および、前記絶縁膜に達し、ゲート幅方向に分布する複数個の孔を形成する工程と、
前記第１、第２および第３コンタクトホール、および前記複数個の孔に導電材料を埋め込み、前記第１、第２および第３コンタクトホールそれぞれの内部に配置された第１、第２および第３導電ビアと、前記複数個の孔の内部に配置された導電部材とを形成する工程と
を有する半導体装置の製造方法。
【請求項２】
さらに、前記第１導電ビアと前記導電部材とを電気的に接続する配線を形成する工程を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
さらに、前記第３導電ビアと前記導電部材とを電気的に接続する配線を形成する工程を有する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記層間絶縁膜を形成する工程は、エッチングストッパとなる第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２絶縁膜を積層する工程を含み、
第１、第２および第３コンタクトホール、および前記絶縁膜に達する前記孔を形成する工程は、前記第１絶縁膜をストッパとして前記第２絶縁膜をエッチングする工程と、前記第２絶縁膜のエッチングの後、前記第１絶縁膜をエッチングする工程とを含む請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記導電部材は、複数個の前記導電部材がゲート幅方向に並んで形成された列が、ゲート長方向に複数列配置され、ゲート幅方向に関して、ある列内で隣接する導電部材同士の間隙に、他の列の導電部材が配置されている請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記ソース領域と前記ドレイン領域とを形成する工程は、前記ゲート電極とともに前記絶縁膜もマスクとして前記不純物を注入する請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
さらに、前記ゲート電極形成後、前記絶縁膜の形成前に、
前記ゲート電極上から前記第２領域上に延在して、前記ゲート電極の一部および前記第２領域の一部を覆うレジスト層を形成し、前記ゲート電極および前記レジスト層をマスクとし、前記シリコン基板に前記第２導電型の不純物を注入して、前記ソース領域よりも低濃度の第１不純物領域と、前記ドレイン領域よりも低濃度の第２不純物領域とを形成する工程を有する請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
第１導電型の第１領域、および前記第１領域に接する第２導電型の第２領域が形成されたシリコン基板と、
前記第１領域と前記第２領域とに跨がるゲート電極と、
前記ゲート電極と前記シリコン基板との間に配置されたゲート絶縁膜と、
前記ゲート電極上から前記第２領域上に延在して、前記ゲート電極の一部および前記第２領域の一部を覆う絶縁膜と、
前記シリコン基板に形成されたソース領域およびドレイン領域と、
前記ソース領域上、前記ドレイン領域上、および前記ゲート電極上であって、前記絶縁膜が配置されていない領域に形成されたシリサイドと、
前記ゲート電極および前記絶縁膜を覆って前記シリコン基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成され、前記ソース領域に電気的に接続する第１導電ビア、前記ドレイン領域に電気的に接続する第２導電ビア、および、前記ゲート電極に電気的に接続する第３導電ビアと、
前記層間絶縁膜内に形成され、前記絶縁膜にまで達し、ゲート幅方向に分布する複数の孔に埋め込まれて形成された複数個の導電部材と
を有する半導体装置。
【請求項９】
さらに、前記第１導電ビアと前記導電部材とを電気的に接続する配線を有する請求項８に記載の半導体装置。
【請求項１０】
さらに、前記第３導電ビアと前記導電部材とを電気的に接続する配線を有する請求項８に記載の半導体装置。
【請求項１１】
前記ゲート絶縁膜よりも前記絶縁膜の方が厚く、前記ゲート電極の下面よりも前記導電部材の下面の方が高い請求項８〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記導電部材は、複数個の前記導電部材がゲート幅方向に並んで形成された列が、ゲート長方向に複数列配置され、ゲート幅方向に関して、ある列内で隣接する導電部材同士の間隙に、他の列の導電部材が配置されている請求項８〜１１のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
耐圧を高めたＭＯＳトランジスタが開発されている（例えば特許文献１参照）。例えばｎ型ＭＯＳトランジスタについて説明する。チャネル領域となるｐ型領域とｎ型ドレイン領域との間に、低濃度のｎ型領域を配置することにより、低濃度ｎ型領域で電圧が緩やかに変化して、耐圧を高めることができる。ゲート電極のドレイン側端部近傍での電界集中を緩和するために、さらに、フィールドプレートを用いる技術が提案されている（例えば特許文献２〜４参照）。
【０００３】
ゲート電極からドレイン側の、低濃度ｎ型領域上に絶縁膜が配置され、この絶縁膜上に、フィールドプレートと呼ばれる電極が配置される。フィールドプレートへの電圧印加により、ゲート電極のドレイン側端部近傍における電圧変化を緩やかにすることができ、ＭＯＳトランジスタの耐圧を向上させることができる。
【０００４】
特許文献２では、フィールドプレートの下地となる絶縁膜として、ゲート絶縁膜を共用している。このような技術では、フィールドプレートの下地絶縁膜の厚さを、ゲート絶縁膜と独立に設定することが難しい。
【０００５】
特許文献３では、ゲート絶縁膜とは別に、フィールドプレートの下地絶縁膜を、熱酸化により形成している。このような技術では、フィールドプレートの下地絶縁膜を形成するために、熱酸化工程が必要となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２９４５８４号公報
【特許文献２】特開２００６−３１０５８０号公報
【特許文献３】特開２００１−７３２７号公報
【特許文献４】特開２００９−３０２５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一目的は、耐圧の高められたトランジスタを形成するのに適した、半導体装置の新規な製造方法、および、このような方法で形成される半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一観点によればシリコン基板に、第１導電型の第１領域と、前記第１領域に接する第２導電型の第２領域とを形成する工程と、前記シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記第１領域と前記第２領域とに跨がるゲート電極を形成する工程と、前記ゲート電極上から前記第２領域上に延在して、前記ゲート電極の一部および前記第２領域の一部を覆う絶縁膜を形成する工程と、前記ゲート電極をマスクとし、前記シリコン基板に前記第２導電型の不純物を注入して、ソース領域とドレイン領域とを形成する工程と、前記ゲート電極および前記絶縁膜を覆って前記シリコン基板上に金属層を形成し、前記金属層形成後に熱処理を行って、前記ソース領域上、前記ドレイン領域上、および前記ゲート電極上に、シリサイドを形成する工程と、前記ゲート電極および前記絶縁膜を覆って、前記シリコン基板上に、層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記ソース領域に達する第１コンタクトホール、前記ドレイン領域に達する第２コンタクトホール、前記ゲート電極に達する第３コンタクトホール、および、前記絶縁膜に達し、ゲート幅方向に分布する複数個の孔を形成する工程と、前記第１、第２および第３コンタクトホール、および前記複数個の孔に導電材料を埋め込み、前記第１、第２および第３コンタクトホールそれぞれの内部に配置された第１、第２および第３導電ビアと、前記複数個の孔の内部に配置された導電部材とを形成する工程とを有する半導体装置の製造方法、が提供される。
【発明の効果】
【０００９】
導電部材は、ゲート電極のドレイン領域側端部近傍における電界集中を緩和するために電圧を印加する電極として用いることができる。シリサイド形成のマスクとして用いられる絶縁膜を、導電部材の下地となる絶縁膜として用いることができる。
【図面の簡単な説明】
【００１０】
【図１−１】図１Ａ〜図１Ｃは、第１実施例の半導体装置の主要な製造工程を示す概略断面図である。
【図１−２】図１Ｄ〜図１Ｆは、第１実施例の半導体装置の主要な製造工程を示す概略断面図である。
【図１−３】図１Ｇ〜図１Ｉは、第１実施例の半導体装置の主要な製造工程を示す概略断面図である。
【図１−４】図１Ｊ〜図１Ｌは、第１実施例の半導体装置の主要な製造工程を示す概略断面図である。
【図１−５】図１Ｍおよび図１Ｎは、第１実施例の半導体装置の主要な製造工程を示す概略断面図である。
【図２】図２は、第１実施例の半導体装置の概略平面図である。
【図３】図３Ａ〜図３Ｃは、それぞれ、第１比較例、第２比較例、および第１実施例について、ゲート電極近傍の電界および等電位線を概略的に示す。
【図４】図４は、第１実施例による半導体装置のゲート電極からドレイン側を示す概略平面図に重ねて示した等電位線である。
【図５】図５は、第１実施例の変形例による半導体装置の概略平面図である。
【図６】図６は、第２実施例の半導体装置の概略的な断面図である。
【図７】図７は、第２実施例の半導体装置の概略的な平面図である。
【図８】図８は、第３実施例の半導体装置の概略的な平面図である。
【図９】図９Ａおよび図９Ｂは、それぞれ、第２実施例および第３実施例による半導体装置のゲート電極からドレイン側を示す概略平面図に重ねて示した等電位線である。
【図１０】図１０は、第４実施例の半導体装置の概略平面図である。
【図１１】図１１Ａおよび図１１Ｂは、それぞれ、第１実施例および第４実施例による半導体装置のゲート電極からドレイン側を示す概略平面図に重ねて示した等電位線である。
【図１２】図１２Ａおよび図１２Ｂは、変形例の製造工程を示す概略断面図である。
【発明を実施するための形態】
【００１１】
まず、本発明の第１実施例による半導体装置について説明する。図１Ａ〜図１Ｎは、第１実施例の半導体装置の主要な製造工程を示す概略断面図である。
【００１２】
図１Ａを参照する。半導体基板１に、例えば、シャロートレンチアイソレーション（ＳＴＩ）により酸化シリコンを用いた素子分離絶縁膜２を形成する。半導体基板１は、例えばｐ型シリコン基板である。
【００１３】
基板１にｐ型不純物を注入して、ｐ型ウェルｐｗを形成する。ｐ型ウェルｐｗは、例えば以下のようにして形成される。ｐ型ウェルｐｗの形成領域を露出するレジストパターンＲＰ１を形成する。レジストパターンＲＰ１をマスクとして、Ｂを、注入エネルギー４００ｋｅＶでドーズ量１×１０１３ｃｍ−２、注入エネルギー１５０ｋｅＶでドーズ量５×１０１２ｃｍ−２、および、注入エネルギー１５ｋｅＶでドーズ量１×１０１３ｃｍ−２の条件で３回注入する。ｐ型ウェルｐｗの形成後、レジストパターンＲＰ１を除去する。
【００１４】
図１Ｂを参照する。基板１にｎ型不純物を注入して、ｎ型ウェルｎｗを形成する。ｎ型ウェルｎｗは、例えば以下のようにして形成される。基板全面に、Ｐを、注入エネルギー５００ｋｅＶでドーズ量２×１０１２ｃｍ−２、注入エネルギー１５ｋｅＶでドーズ量１×１０１２ｃｍ−２の条件で２回注入する。
【００１５】
図１Ｃを参照する。シリコン基板１上に、例えば、熱酸化により酸化シリコン膜を厚さ１０ｎｍ成長させて、ゲート絶縁膜３を形成する。ゲート絶縁膜３上に、例えば、化学気相堆積（ＣＶＤ）によりポリシリコン膜を厚さ１００ｎｍ堆積して、導電膜４を形成する。
【００１６】
導電膜４上に、ゲート電極形状のレジストパターンＲＰ２を形成する。レジストパターンＲＰ２をマスクとし、例えばＨＢｒおよびＯ２の混合ガスによるエッチングで、導電膜４をパターニングしてゲート電極４ｇを形成する。ゲート電極４ｇは、ｐ型ウェルｐｗとｎ型ウェルｎｗとに跨って配置され、例えばゲート長が１μｍで、例えばそのうちｐ型ウェルｐｗとの重なり幅Ｗｐが０．６μｍ、ｎ型ウェルｎｗとの重なり幅Ｗｎが０．４μｍである。このエッチングにより、ゲート絶縁膜３も、ゲート電極４ｇに整合する形状のゲート絶縁膜３ｇにパターニングされる。その後、レジストパターンＲＰ２を除去する。
【００１７】
図１Ｄを参照する。ゲート電極４ｇの外側のｎ型ウェルｎｗ上に、ＬＤＤ注入のマスクとなるレジストパターンＲＰ３を形成する。レジストパターンＲＰ３は、ｎ型ウェルｎｗ上から、ゲート電極４のｎ型ウェルｎｗ側縁部上に延在する。
【００１８】
レジストパターンＲＰ３が、ゲート電極４の側面からｎ型ウェルｎｗ上に重なる幅Ｗ１は、接合耐圧の確保に充分な程度に長く設定され、例えば０．９μｍである。レジストパターンＲＰ３の、ゲート電極４ｇのｎ型ウェルｎｗ側縁部との重なり幅Ｗ２は、レジストパターンＲＰ３の縁がずれても、ｎ型ウェルｎｗにイオン注入されないようにするためのマージンであり、例えば０．１μｍである。
【００１９】
ゲート電極４ｇおよびレジストパターンＲＰ３をマスクとして、ＬＤＤ注入を行なう。ＬＤＤ注入条件は、例えば、ｎ型不純物としてＰを用い、注入エネルギー５ｋｅＶ、ドーズ量１×１０１４ｃｍ−２とする。ゲート電極４ｇおよびレジストパターンＲＰ３を挟んで、それぞれ、ゲート電極４ｇ側のｐ型ウェルｐｗにＬＤＤ領域５ａが形成され、レジストパターンＲＰ３側のｎ型ウェルｎｗにＬＤＤ領域５ｂが形成される。ゲート電極４ｇの上面上にも、ｎ型不純物が注入される。その後、レジストパターンＲＰ３を除去する。
【００２０】
図１Ｅを参照する。ゲート電極４ｇを覆って基板１上に、例えば、ＣＶＤで酸化シリコン膜を厚さ８０ｎｍ堆積して、絶縁膜６を形成する。そして、絶縁膜６を異方性エッチングして、ゲート電極４ｇの側面上に、サイドウォールスペーサ６ｓを形成する。
【００２１】
図１Ｆを参照する。ゲート電極４ｇおよびサイドウォールスペーサ６を覆って基板１上に、例えば、ＣＶＤで酸化シリコン膜を厚さ４０ｎｍ〜８０ｎｍ（例えば６０ｎｍ）堆積して、絶縁膜７を形成する。絶縁膜７上に、シリサイドブロック層形状のレジストパターンＲＰ４を形成する。レジストパターンＲＰ４をマスクとし、絶縁膜７をエッチングして、シリサイドブロック層７ｓを形成する。シリサイドブロック層７ｓは、後のソースドレイン注入工程でのマスクとして用いられるとともに、シリサイド形成工程でシリサイド形成をブロックするマスクとして用いられる。その後、レジストパターンＲＰ４を除去する。
【００２２】
シリサイドブロック層７ｓは、ｎ型ウェルｎｗ上から、ｎ型ウェルｎｗ側のサイドウォールスペーサ６ｓを覆い、ゲート電極４ｇのｎ型ウェルｎｗ側縁部上に延在する形状で形成される。シリサイドブロック層７ｓが、ゲート電極４ｇの側面からｎ型ウェルｎｗ上に重なる幅Ｗ３は、接合耐圧の確保に充分な程度に長く設定され、例えば１μｍである。シリサイドブロック層７ｓの、ゲート電極４ｇのｎ型ウェルｎｗ側縁部との重なり幅Ｗ４は、シリサイドブロック層７ｓの縁がずれても、ｎ型ウェルｎｗにイオン注入されないようにするため、あるいは、ｎ型ウェルｎｗにシリサイド形成されないようにするためのマージンであり、例えば０．１μｍである。
【００２３】
図１Ｇを参照する。ｐ型ウェルｐｗ側のサイドウォールスペーサ６ｓ、ゲート電極４ｇ、およびシリサイドブロック層７ｓをマスクとして、ソースドレイン注入を行なう。ソースドレイン注入条件は、例えば、ｎ型不純物としてＰを用い、注入エネルギー８ｋｅＶ、ドーズ量２×１０１５ｃｍ−２とする。ｐ型ウェルｐｗ側のサイドウォールスペーサ６ｓ、ゲート電極４ｇ、およびシリサイドブロック層７ｓを挟んで、それぞれ、ゲート電極４ｇ側のｐ型ウェルｐｗにソースドレイン領域８ａが形成され、シリサイドブロック層７ｓ側のｎ型ウェルｎｗにソースドレイン領域８ｂが形成される。ゲート電極４ｇの上面上にも、ｎ型不純物が注入される。
【００２４】
チャネル領域となるｐ型ウェルｐｗと、ｎ型ＬＤＤ領域５ｂおよびｎ型ソースドレイン領域８ｂとの間に、ｎ型ウェルｎｗが挟まれて、高耐圧のトランジスタ構造が形成される。ソースドレイン領域８ａおよび８ｂの形成後、例えば１０００℃で３秒のアニールを行う。
【００２５】
図１Ｈを参照する。基板全面上に金属層として例えばニッケル層を形成し、熱処理を行って、例えばニッケルシリサイドによるシリサイド９を形成する。シリサイド９は、ソースドレイン領域８ａおよび８ｂと、ゲート電極４ｇの上面に形成される。シリサイドブロック層７ｓは、シリサイド形成のマスクとして機能する。
【００２６】
図１Ｉを参照する。サイドウォールスペーサ６ｓ、ゲート電極４ｇ、およびシリサイドブロック層７ｓを覆って基板１上に、例えば、ＣＶＤで窒化シリコン膜を厚さ２０ｎｍ〜４０ｎｍ（例えば３０ｎｍ）堆積して、コンタクトストップライナー層となる絶縁膜１０ａを形成する。絶縁膜１０ａ上に、例えば、ＣＶＤで酸化シリコン膜を厚さ３００ｎｍ〜６００ｎｍ（例えば４００ｎｍ）堆積して、層間絶縁膜１０ｂを形成する。化学機械研磨（ＣＭＰ）により、層間絶縁膜１０ｂの上面を平坦化する。なお、絶縁膜１０ａおよび１０ｂをまとめて、層間絶縁膜１０と呼ぶことができる。
【００２７】
図１Ｊを参照する。絶縁膜１０ｂ上に、レジストパターンＲＰ５を形成する。レジストパターンＲＰ５は、コンタクトホール１１ａ、１１ｂ、および、フィールドプレート形成用孔１１ｆの形状の開口を有し、さらに、コンタクトホール１１ｇの形状の開口を有する。
【００２８】
後の工程で、コンタクトホール１１ａ、１１ｂ、１１ｇ、および、フィールドプレート形成用孔１１ｆ内に、導電ビア１４ａ、１４ｂ、１４ｇ、および、フィールドプレート１４ｆが形成される。
【００２９】
コンタクトホール１１ａおよび１１ｂは、それぞれ、ソースドレイン領域８ａおよび８ｂ上方に配置される。コンタクトホール１１ｇは、断面図１Ｊには示されていないが、平面図２に示されており、ゲート電極４ｇ上方に配置される。なお、コンタクトホール１１ｇ内に形成される導電ビア１４ｇも、平面図２に示される。フィールドプレート形成用孔１１ｆは、シリサイドブロック層７ｓの、ｎ型ウェルｎｗ上の平坦部上方に配置されている。
【００３０】
レジストパターンＲＰ５をマスクとして、絶縁膜１０ａが露出するまで絶縁膜１０ｂをエッチングする。このエッチングは、絶縁膜１０ａ（例えば窒化シリコン）に対して絶縁膜１０ｂ（例えば酸化シリコン）が高い選択比でエッチングされ、絶縁膜１０ｂがエッチングストッパとして機能するような条件で行われる。
【００３１】
絶縁膜１０ｂのエッチング条件は、例えば以下のようなものである。エッチングガスとしてＣ４Ｆ６、Ｏ２、およびＡｒの混合ガスが用いられ、Ｃ４Ｆ６、Ｏ２、およびＡｒの流量はそれぞれ、１０ｓｃｃｍ〜３０ｓｃｃｍ、５ｓｃｃｍ〜２０ｓｃｃｍ、および５００ｓｃｃｍ〜１０００ｓｃｃｍであり、圧力は４Ｐａ〜１１Ｐａ (３０ｍＴｏｒｒ〜８０ｍＴｏｒｒ)であり、ＲＦパワーは２０００Ｗ〜４０００Ｗである。
【００３２】
コンタクトホール１１ａ、１１ｂ、１１ｇの平面形状、つまり導電ビア１４ａ、１４ｂ、１４ｇの平面形状は、例えば、正方形である（図２も参照）。コンタクトホール１１ａの一辺Ｗａ、コンタクトホール１１ｂの一辺Ｗｂ、および、コンタクトホール１１ｇの一辺は、それぞれ、例えば１００ｎｍ〜１６０ｎｍ程度（例えば１３０ｎｍ）である。
【００３３】
フィールドプレート形成用孔１１ｆの平面形状、つまりフィールドプレート１４ｆの平面形状は、導電ビア１４ａ等の平面形状と揃える必要はないが、導電ビア１４ａ等と揃っていれば、フィールドプレート形成用孔１１ｆのエッチング条件が、コンタクトホール１１ａ等のエッチング条件と揃うので、フィールドプレート形成用孔１１ｆの形成が容易となる。第１実施例では、 フィールドプレート１４ｆの平面形状を、導電ビア１４ａ等と一致させており、例えば一辺Ｗｆが１３０ｎｍの正方形形状としている。
【００３４】
ゲート電極４ｇのｎウェルｎｗ側の側面から、フィールドプレート形成用孔１１ｆの（フィールドプレート１４ｆの）ゲート電極側の側面までの距離Ｗ５は、例えば２００ｎｍである。
【００３５】
図１Ｋを参照する。引き続きレジストパターンＲＰ５をマスクとして、絶縁膜１０ａをエッチングする。絶縁膜１０ａのエッチング条件は、例えば以下のようなものである。エッチングガスとしてＣＨ３Ｆ、Ｏ２、およびＡｒの混合ガスが用いられ、ＣＨ３Ｆ、Ｏ２、およびＡｒの流量はそれぞれ、３０ｓｃｃｍ〜１００ｓｃｃｍ、１０ｓｃｃｍ〜１００ｓｃｃｍ、および１００ｓｃｃｍ〜３００ｓｃｃｍであり、圧力は６．７Ｐａ〜２７Ｐａ (５０ｍＴｏｒｒ〜２００ｍＴｏｒｒ)であり、ＲＦパワーは３００Ｗ〜１０００Ｗである。絶縁膜１０ａのエッチング後、レジストパターンＲＰ５を除去する。
【００３６】
コンタクトホール１１ａおよび１１ｂは、それぞれ、ソースドレイン領域８ａおよび８ｂに達する。コンタクトホール１１ｇは、ゲート電極４ｇに達する。フィールドプレート形成用孔１１ｆは、シリサイドブロック層７ｓに達する。このようにして、層間絶縁膜１０に、コンタクトホール１１ａ、１１ｂ、１１ｇ、およびフィールドプレート形成用孔１１ｆが形成される。
【００３７】
図１Ｌを参照する。コンタクトホール１１ａ、１１ｂ、１１ｇ、およびフィールドプレート形成用孔１１ｆの内面を覆って、層間絶縁膜１０上に、グルーレイヤー１２を形成する。グルーレイヤー１２は、例えば、スパッタリングでＴｉ膜を厚さ１０ｎｍ〜２０ｎｍ堆積し、このＴｉ膜上にスパッタリングでＴｉＮ膜を厚さ１０ｎｍ〜２０ｎｍ積層して形成される。
【００３８】
さらに、グルーレイヤー１２上に、例えばＣＶＤでＷ膜１３を堆積して、コンタクトホール１１ａ、１１ｂ、１１ｇ、およびフィールドプレート形成用孔１１ｆを埋め込む。そして、層間絶縁膜１０上面上の不要なＷ膜１３およびグルーレイヤー１２をＣＭＰで除去して、コンタクトホール１１ａ、１１ｂ、および１１ｇ内に、それぞれ導電ビア１４ａ、１４ｂ、および１４ｇを形成するとともに、フィールドプレート形成用孔１１ｆ内に、導電部材１４ｆを形成する。
【００３９】
導電ビア１４ａは、ソースドレイン領域８ａに電気的に接続し、導電ビア１４ｂは、ソースドレイン領域８ｂに電気的に接続し、導電ビア１４ｇは、ゲート電極４ｇに電気的に接続する。フィールドプレート１４ｆは、絶縁膜であるシリサイドブロック層７ｓ上に配置される。シリサイドブロック層７ｓ上に配置された導電部材１４ｆを、フィールドプレート１４ｆと呼ぶこととする。
【００４０】
図１Ｍを参照する。層間絶縁膜１０上に、例えば、ＣＶＤで酸化シリコン膜を厚さ１５０ｎｍ堆積して、層間絶縁膜１５を形成する。層間絶縁膜１５上に、配線形状で開口するレジストパターンＲＰ６を形成する。レジストパターンＲＰ６をマスクとし層間絶縁膜１５をエッチングして、配線溝１６ａ、１６ｂ、および１６ｇを形成する。その後、レジストパターンＲＰ６を除去する。
【００４１】
第１実施例において、配線溝１６ａは、ソースドレイン領域８ａに接続する導電ビア１４ａを露出するとともに、フィールドプレート１４ｆを露出する。配線溝１６ｂは、ソースドレイン領域８ｂに接続する導電ビア１４ｂを露出する。
【００４２】
配線溝１６ｇは、ゲート電極４ｇに接続する導電ビア１４ｇを露出する。配線溝１６ｇは、断面図１Ｍには示されていないが、平面図２に示されている。なお、以下の工程で配線溝１６ｇ内に形成される配線１９ｇも、平面図２に示される。
【００４３】
図１Ｎを参照する。配線溝１６ａ、１６ｂ、および１６ｇの内面を覆って、層間絶縁膜１５上に、バリアメタル膜１７を形成する。バリアメタル膜１７は、例えば、スパッタリングでＴａＮ膜またはＴａ膜を厚さ５ｎｍ〜２０ｎｍ堆積して形成される。
【００４４】
バリアメタル膜１７上に、例えば、スパッタリングでＣｕ膜を厚さ２０ｎｍ堆積して、シード層を形成する。シード層上に、電解めっきによりＣｕ膜１８を堆積して、配線溝１６ａ、１６ｂ、および１６ｇを埋め込む。そして、層間絶縁膜１５上面上の不要なＣｕ膜１８、シード層、およびバリアメタル層１７をＣＭＰで除去して、配線溝１６ａ、１６ｂ、および１６ｇ内に、それぞれ配線１９ａ、１９ｂ、および１９ｇを形成する。
【００４５】
配線１９ａは、導電ビア１４ａに電気的に接続するとともに、導電ビア１４ａとフィールドプレート１４ｆとを電気的に接続する。配線１９ｂおよび１９ｇは、それぞれ、導電ビア１４ｂおよび１４ｇに電気的に接続する。
【００４６】
さらに、必要に応じ、公知技術を利用して、上層の配線を形成し、多層配線構造を形成することができる。このようにして、第１実施例の半導体装置が形成される。
【００４７】
図２は、第１実施例の半導体装置の概略平面図である。図１Ａ〜図１Ｎに示した断面図は、図２のＡＡ断面である。活性領域ＡＲを（素子分離絶縁膜２の境界を）、破線で示す。 ゲート電極４ｇおよびシリサイドブロック層７ｓを挟んで、それぞれ、ゲート電極４ｇ側に、ソースドレイン領域８ａに接続する導電ビア１４ａが形成され、シリサイドブロック層７ｓ側に、ソースドレイン領域８ｂに接続する導電ビア１４ｂが形成されている。ゲート電極４ｇのゲート幅方向一端部分に接続して、導電ビア１４ｇが形成されている。フィールドプレート１４ｆが、シリサイドブロック７ｓ上に形成されている。
【００４８】
導電ビア１４ａ、１４ｂ、およびフィールドプレート１４ｆは、それぞれ、ゲート幅方向に複数個並んで配置されている。第１実施例では、フィールドプレート１４ｆが、ゲート幅方向に１列に並んで形成されている。
【００４９】
ゲート幅方向に隣接する導電ビア１４ａ同士、導電ビア１４ｂ同士、およびフィールドプレート１４ｆ同士の間隙幅は、それぞれ、必要に応じて適宜設定することができるが、例えば、導電ビア１４ａ、１４ｂ、およびフィールドプレート１４ｆの一辺の長さと等しく設定され、例えば１３０ｎｍである。
【００５０】
第１実施例では、導電ビア１４ａに接続する配線１９ａが、フィールドプレート１４ｆにも接続するように形成されている。配線１９ｂおよび１９ｇは、それぞれ、導電ビア１４ｂおよび１４ｇに接続している。
【００５１】
例えば、配線１９ａに０Ｖ〜５Ｖ（例えば０Ｖ）が印加され、配線１９ｂに１０Ｖ〜２００Ｖ（例えば８０Ｖ）の高い電圧が印加されて、導電ビア１４ａに接続されたソースドレイン領域８ａがソース、導電ビア１４ｂに接続されたソースドレイン領域８ｂがドレインとなる。ゲート電極４ｇに接続する配線１９ｇには、例えば、０Ｖ〜５Ｖ（例えば０Ｖ）が印加される。第１実施例では、導電ビア１４ａとともにフィールドプレート１４ｆにも、例えば０Ｖが印加される。
【００５２】
次に、第１実施例によるフィールドプレート１４ｆの電界集中抑制効果について説明する。
【００５３】
図３Ａ〜図３Ｃは、それぞれ、ゲート電極ＧＴ近傍の電界および等電位線を概略的に示す。各図とも、上側にシリコン基板表面における電界のグラフを示し、下側に厚さ方向断面図に重ねて等電位線をプロットしたグラフを示す。横方向がゲート長方向であり、左方がソース側、右方がドレイン側である。ゲート電極側からドレイン側に向かって、電位が高くなっている。
【００５４】
図３Ａは、第１比較例として、フィールドプレートＦＰが形成されていない場合を示す。第１比較例では、ゲート電極ＧＴのドレイン側端部近傍で、ゲート長方向の電界が非常に大きくなり、電界集中が起こっている。
【００５５】
図３Ｂは、第２比較例として、フィールドプレートＦＰが形成されているが、フィールドプレートＦＰの下方の絶縁膜がゲート絶縁膜と等しい厚さであり、ゲート電極ＧＴとフィールドプレートＦＰの下面高さが揃っている場合を示す。第２比較例では、フィールドプレートＦＰへの印加電位の影響により、ゲート電極ＧＴのドレイン側端部近傍の電界集中が緩和されている。ただし、フィールドプレートＦＰのドレイン側端部近傍での電界集中が生じている。フィールドプレートＦＰの下方において（図３Ｂ中では明示しない絶縁膜中で）、厚さ方向に関し等電位線の間隔が詰まり電界が大きくなっていることがわかる。これに起因して、絶縁膜厚さ方向で絶縁破壊が生じやすくなっている。
【００５６】
図３Ｃは、第１実施例に対応し、フィールドプレートＦＰの下方の絶縁膜（シリサイドブロック層）がゲート絶縁膜よりも厚く、ゲート電極ＧＴの下面よりもフィールドプレートＦＰの下面が高い場合を示す。
【００５７】
第１実施例では、ゲート長方向について、ゲート電極ＧＴのドレイン側端部近傍およびフィールドプレートＦＰのドレイン側端部近傍での電界集中が緩和されている。また、フィールドプレートＦＰの下方における厚さ方向の電界集中も緩和され、絶縁破壊も抑制されている。
【００５８】
図４は、第１実施例による半導体装置のゲート電極からドレイン側を示す概略平面図に重ねて示した等電位線である。０Ｖ、２Ｖ、４Ｖ、および６Ｖの等電位線を示す。
【００５９】
ゲート電極４ｇのドレイン側端部近傍の、０Ｖおよび２Ｖの等電位線のうち、フィールドプレート１４ｆの列のゲート幅方向隙間部分を、囲みＩＳで示している。囲みＩＳで示す、フィールドプレート１４ｆの隙間部分の等電位線は、フィールドプレート１４ｆが配置されていない場合にやや近い形状となる。囲みＩＳの部分では、等電位線間隔が狭く、電界集中が残る傾向が見られる。しかし、フィールドプレート１４ｆが配置された部分では、特に、０Ｖと２Ｖの等電位線の間隔が拡がり、電界集中が緩和されていることがわかる。
【００６０】
以上説明したように、第１実施例の半導体装置は、フィールドプレート１４ｆにより、ゲート長方向の電界集中を緩和することができる。また、フィールドプレート１４ｆの下方に配置されるシリサイドブロック層７ｓが（例えばゲート絶縁膜３ｇより）厚いことにより、厚さ方向の絶縁破壊も抑制される。
【００６１】
シリサイドブロック層７ｓは、例えばゲート絶縁膜３ｇとは独立に形成されるので、例えばゲート絶縁膜３ｇに対して独立に厚さを設定することができる。また、シリサイドブロック層７ｓは、高耐圧トランジスタの形成において、もともとシリサイド形成工程のマスクとして形成されていたものなので、フィールドプレート１４ｆの下地絶縁膜を新たに形成する工程を追加しなくてよい。
【００６２】
なお、等電位線の分布を調整するために、例えば、フィールドプレート１４ｆの形状や配置を、必要に応じて変更することができる。
【００６３】
図５は、第１実施例の変形例による半導体装置の概略平面図である。第１実施例は、例えば図２に示したように、配線１９ａにより導電ビア１４ａとフィールドプレート１４ｆとを接続し、ソース領域８ａへの印加電圧を、フィールドプレート１４ｆにも印加する構造とした。
【００６４】
図５に示すように、第１実施例の変形例は、配線１９ｇにより、導電ビア１４ｇとフィールドプレート１４ｆとを接続し、ゲート電極４ｇへの印加電圧を、フィールドプレート１４ｆにも印加する構造としている。第１実施例において、図１Ｍ、図１Ｎを参照して説明した配線１９ａ等の形成工程を変更することにより、本変形例の半導体装置を形成することができる。
【００６５】
ドレイン領域８ｂへの高い印加電圧（例えば８０Ｖ）に対して、ソース領域８ａへの印加電圧（例えば０Ｖ）と同様に、ゲート電極４ｇへの印加電圧（例えば０Ｖ）も低い。従って、このような配線構造としても、図３Ｃおよび図４を参照して説明したような、フィールドプレート１４ｆによる耐圧向上効果を得ることができる。
【００６６】
次に、第２実施例による半導体装置について説明する。
【００６７】
図６および図７は、それぞれ、第２実施例の半導体装置の概略的な断面図および平面図である。第１実施例との違いについて説明する。第２実施例では、ゲート幅方向に複数個のフィールドプレート１４ｆが並べられた列が、ゲート長方向に２列並べられている。２列のフィールドプレート１４ｆが、配線１９ａにより、導電ビア１４ａに電気的に接続されている。
【００６８】
導電ビア１４ａ、１４ｂ、１４ｇの形状や寸法は、第１実施例と同様である。フィールドプレート１４ｆについても、個々の形状や寸法は、第１実施例と同様である。ゲート側のフィールドプレート１４ｆの列は、第１実施例と同様に、ゲート電極４ｇからの距離Ｗ５を例えば２００ｎｍとして配置されている。
【００６９】
第２実施例で追加されたドレイン側のフィールドプレート１４ｆの列は、個々のフィールドプレート１４ｆのゲート幅方向の位置を、ゲート側の列の各フィールドプレート１４ｆと揃えて配置されている。ゲート側の列のフィールドプレート１４ｆと、ドレイン側の列のフィールドプレート１４ｆとの間隙幅Ｗ６は、例えばフィールドプレート１４ｆの一辺の長さと等しく設定され、例えば１３０ｎｍである。
【００７０】
次に、第３実施例による半導体装置について説明する。
【００７１】
図８は、第３実施例の半導体装置の概略的な平面図である。第３実施例でも、第２実施例と同様に、ゲート幅方向に複数個のフィールドプレート１４ｆが並べられた列が、ゲート長方向に２列並べられており、２列のフィールドプレート１４ｆが、配線１９ａにより導電ビア１４ａに電気的に接続されている。ただし、第３実施例では、ゲート幅方向について、ゲート側の列と、ドレイン側の列とで、フィールドプレート１４ｆが交互に配置されており、ゲート幅方向に関するフィールプレート１４ｆの隙間が少なくなっている。
【００７２】
第２実施例および第３実施例のように、ゲート幅方向に複数個のフィールドプレート１４ｆが並べられた列を、ゲート長方向に複数列並べる構造とすることもできる。なお、必要に応じて、３列以上としてもよい。
【００７３】
次に、第２実施例および第３実施例によるフィールドプレート１４ｆの電界集中抑制効果について説明する。
【００７４】
図９Ａおよび図９Ｂは、それぞれ、第２実施例および第３実施例による半導体装置のゲート電極からドレイン側を示す概略平面図に重ねて示した等電位線である。０Ｖ、２Ｖ、４Ｖ、および６Ｖの等電位線を示す。ゲート電極４ｇのドレイン側端部近傍の、０Ｖおよび２Ｖの等電位線のうち、ゲート側の列のフィールドプレート１４ｆのゲート幅方向隙間部分を、囲みＩＳで示している。    
【００７５】
第２実施例は、第１実施例（図４参照）とほぼ同様な電界集中抑制効果を示すが、第１実施例と同様に、囲みＩＳ部分では等電位線間隔が狭く、電界集中が残る傾向が見られる。
【００７６】
第３実施例は、２列のフィールドプレート１４ｆが、ゲート幅方向について交互に配置されているので、フィールドプレート１４ｆの全体配置を見たとき、ゲート幅方向に関しフィールドプレート１４ｆが配置されていない隙間が少なくなる。これにより、囲みＩＳ部分の等電位線間隔が、第２実施例（または第１実施例）よりも拡がり、電界集中の緩和効果が高められている。
【００７７】
なお、第２実施例および第３実施例についても、それぞれ、第１実施例の変形例と同様に、配線１９ｇにより、導電ビア１４ｇとフィールドプレート１４ｆとを接続する構造としてもよい。
【００７８】
第２実施例および第３実施例、またそれらの変形例の半導体装置も、第１実施例の半導体装置と同様にして形成することができる。フィールドプレート１４ｆの配置変更や、配線１９ａや１９ｇの形状変更等に応じて、第１実施例の製造工程を適宜変更することができる。
【００７９】
次に、第４実施例の半導体装置について説明する。
【００８０】
図１０は、第４実施例の半導体装置の概略平面図である。第１実施例〜第３実施例のように、複数個のフィールドプレート１４ｆをゲート幅方向に列状に並べる替わりに、第４実施例では、ゲート幅方向に長い１個のフィールドプレート１４ｆを形成している。
【００８１】
図１１Ａおよび図１１Ｂは、それぞれ、第１実施例および第４実施例による半導体装置のゲート電極からドレイン側を示す概略平面図に重ねて示した等電位線である。０Ｖ、２Ｖ、４Ｖ、および６Ｖの等電位線を示す。第１実施例に係る図１１Ａは、図４と同一であり、比較のために、第４実施例に係る図１１Ｂと並べて示している。図１１Ｂで、ゲート電極４ｇのドレイン側端部近傍の、０Ｖおよび２Ｖの等電位線を、囲みＩＳで示している。
【００８２】
第４実施例では、ゲート幅方向に関するフィールドプレート１４ｆの隙間がなくなる。そのため、第１実施例で見られたような、ゲート幅方向についてのフィールドプレート１４ｆの隙間での電界集中が抑制され、ゲート幅方向に均一に、電界集中緩和効果が得られている。
【００８３】
なお、第４実施例についても、第１実施例の変形例と同様に、配線１９ｇにより、導電ビア１４ｇとフィールドプレート１４ｆとを接続する構造としてもよい。
【００８４】
第４実施例およびその変形例の半導体装置も、第１実施例の半導体装置と同様にして形成することができる。第４実施例では、導電ビア１４ａ等とフィールドプレート１４ｆの形状が揃っていないが、コンタクトホール１１ａ等とフィールドプレート形成用孔１１ｆとを同時形成するエッチング条件は、例えば実験的に見つけることができよう。
【００８５】
なお、上述の第１実施例〜第４実施例では、配線１９ａ、１９ｂ、および１９ｇを、銅配線で形成したが、これらの配線は、銅配線に限らず、例えばアルミ配線で形成することもできる。
【００８６】
なお、第１実施例で説明した製造工程では、図１Ｇを参照して説明したように、ソースドレイン注入のマスクとしてシリサイドブロック層７ｓを用いた。製造工程の変形例として、以下に説明するように、ソースドレイン注入のマスクとしてはシリサイドブロック層７ｓを用いない方法を採用することもできる。
【００８７】
図１２Ａおよび図１２Ｂは、変形例の製造方法を示す半導体装置の概略断面図である。まず、第１実施例の図１Ｅの工程までと同様にして、サイドウォールスペーサ６ｓまでを形成する。
【００８８】
図１２Ａを参照する。ｎ型ウェルｎｗ上に、ソースドレイン注入のマスクとなるレジストパターンＲＰ１１を形成する。ｐ型ウェルｐｗ側のサイドウォールスペーサ６ｓ、ゲート電極４ｇ、およびレジストパターンＲＰ１１をマスクとし、ソースドレイン注入を行なって、ソースドレイン領域８ａおよび８ｂを形成する。その後、レジストパターンＲＰ１１を除去する。
【００８９】
レジストパターンＲＰ１１は、ソースドレイン注入のマスクとしたシリサイドブロック層７ｓについて説明したのと同様に、ｎ型ウェルｎｗ上からゲート電極４ｇのｎ型ウェルｎｗ側縁部上に延在して形成される。ソースドレイン注入条件は、例えば、シリサイドブロック層７ｓをマスクとした場合と同様である。
【００９０】
図１２Ｂを参照する。ソースドレイン注入後に、図１Ｆを参照して説明した工程と同様にして、シリサイドブロック層７ｓを形成する（なお、図１２Ｂ中のレジストパターンＲＰ１２が、図１Ｆ中のレジストパターンＲＰ４に対応している）。シリサイドブロック層７ｓの厚さは、例えば２０ｎｍ〜８０ｎｍである。シリサイドブロック層７ｓの形成後は、第１実施例の図１Ｈの工程以後と同様にして、半導体装置が形成される。
【００９１】
このような方法では、シリサイドブロック層７ｓからソースドレイン注入のマスクとしての制限が無くなるので、例えば、シリサイドブロック層７ｓを薄くしやすくなり、電界緩和に好適なシリサイドブロック層７ｓの厚さを選択する自由度が高まる。
【００９２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００９３】
以上説明した第１〜第４実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
シリコン基板に、第１導電型の第１領域と、前記第１領域に接する第２導電型の第２領域とを形成する工程と、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１領域と前記第２領域とに跨がるゲート電極を形成する工程と、
前記ゲート電極上から前記第２領域上に延在して、前記ゲート電極の一部および前記第２領域の一部を覆う絶縁膜を形成する工程と、
前記ゲート電極をマスクとし、前記シリコン基板に前記第２導電型の不純物を注入して、ソース領域とドレイン領域とを形成する工程と、
前記ゲート電極および前記絶縁膜を覆って前記シリコン基板上に金属層を形成し、前記金属層形成後に熱処理を行って、前記ソース領域上、前記ドレイン領域上、および前記ゲート電極上に、シリサイドを形成する工程と、
前記ゲート電極および前記絶縁膜を覆って、前記シリコン基板上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ソース領域に達する第１コンタクトホール、前記ドレイン領域に達する第２コンタクトホール、前記ゲート電極に達する第３コンタクトホール、および、前記絶縁膜に達する少なくとも１つの孔を形成する工程と、
前記第１、第２および第３コンタクトホール、および前記孔に導電材料を埋め込み、前記第１、第２および第３コンタクトホールそれぞれの内部に配置された第１、第２および第３導電ビアと、前記孔の内部に配置された導電部材とを形成する工程と
を有する半導体装置の製造方法。
（付記２）
さらに、前記第１導電ビアと前記導電部材とを電気的に接続する配線を形成する工程を有する付記１に記載の半導体装置の製造方法。
（付記３）
さらに、前記第３導電ビアと前記導電部材とを電気的に接続する配線を形成する工程を有する付記１に記載の半導体装置の製造方法。
（付記４）
前記絶縁膜は、前記ゲート絶縁膜よりも厚く形成される付記１〜３のいずれか１つに記載の半導体装置の製造方法。
（付記５）
前記層間絶縁膜を形成する工程は、エッチングストッパとなる第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程を含み、
第１、第２および第３コンタクトホール、および前記絶縁膜に達する前記孔を形成する工程は、前記第１絶縁膜をストッパとして前記第２絶縁膜をエッチングする工程と、前記第２絶縁膜のエッチングの後、前記第１絶縁膜をエッチングする工程とを含む付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
前記絶縁膜と前記第２絶縁膜が、酸化シリコンで形成され、前記第１絶縁膜が、窒化シリコンで形成される付記５に記載の半導体装置の製造方法。
（付記７）
前記孔は、ゲート幅方向に分布して複数個配置される付記１〜６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
前記ソース領域と前記ドレイン領域とを形成する工程は、前記ゲート電極とともに前記絶縁膜もマスクとして前記不純物を注入する付記１〜７のいずれか１つに記載の半導体装置の製造方法。
（付記９）
前記孔は、前記第１コンタクトホール、前記第２コンタクトホール、または前記第３コンタクトホールと平面形状が同じである付記１〜８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）
さらに、前記ゲート電極形成後、前記絶縁膜の形成前に、
前記ゲート電極上から前記第２領域上に延在して、前記ゲート電極の一部および前記第２領域の一部を覆うレジスト層を形成し、前記ゲート電極および前記レジスト層をマスクとし、前記シリコン基板に前記第２導電型の不純物を注入して、前記ソース領域よりも低濃度の第１不純物領域と、前記ドレイン領域よりも低濃度の第２不純物領域とを形成する工程を有する付記１〜９のいずれか１つに記載の半導体装置の製造方法。
（付記１１）
さらに、前記第１不純物領域および前記第２不純物領域の形成後、前記絶縁膜の形成前に、
前記ゲート電極の、前記第１領域側の側面上と前記第２領域側の側面上とに、サイドウォールスペーサ絶縁膜を形成する工程を有する付記１０に記載の半導体装置の製造方法。
（付記１２）
前記絶縁膜を形成する工程は、前記ゲート電極の、前記第２領域側の側面上の前記サイドウォールスペーサ絶縁膜を覆って、前記絶縁膜を形成し、
前記ソース領域および前記ドレイン領域を形成する工程は、前記ゲート電極および前記絶縁膜とともに、前記ゲート電極の、前記第１領域側の側面上の前記サイドウォールスペーサ絶縁膜もマスクとして、前記第２導電型の不純物を注入する付記１１に記載の半導体装置の製造方法。
（付記１３）
第１導電型の第１領域、および前記第１領域に接する第２導電型の第２領域が形成されたシリコン基板と、
前記第１領域と前記第２領域とに跨がるゲート電極と、
前記ゲート電極と前記シリコン基板との間に配置されたゲート絶縁膜と、
前記ゲート電極上から前記第２領域上に延在して、前記ゲート電極の一部および前記第２領域の一部を覆う絶縁膜と、
前記シリコン基板に形成されたソース領域およびドレイン領域と、
前記ソース領域上、前記ドレイン領域上、および前記ゲート電極上に形成されたシリサイドと、
前記ゲート電極および前記絶縁膜を覆って前記シリコン基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成され、前記ソース領域に電気的に接続する第１導電ビア、前記ドレイン領域に電気的に接続する第２導電ビア、および、前記ゲート電極に電気的に接続する第３導電ビアと、
前記層間絶縁膜内の前記絶縁膜上に、少なくとも１つ形成された導電部材と
を有する半導体装置。
（付記１４）
さらに、前記第１導電ビアと前記導電部材とを電気的に接続する配線を有する付記１３に記載の半導体装置。
（付記１５）
さらに、前記第３導電ビアと前記導電部材とを電気的に接続する配線を有する付記１３に記載の半導体装置。
（付記１６）
前記ゲート絶縁膜よりも前記絶縁膜の方が厚く、前記ゲート電極の下面よりも前記導電部材の下面の方が高い付記１３〜１５のいずれか１つに記載の半導体装置。
（付記１７）
前記導電部材は、ゲート幅方向に分布して複数個配置されている付記１３〜１６のいずれか１つに記載の半導体装置。
（付記１８）
前記導電部材は、前記第１導電ビア、前記第２導電ビア、または前記第３導電ビアと平面形状が同じである付記１３〜１７のいずれか１つに記載の半導体装置。
（付記１９）
前記導電部材は、複数個の前記導電部材がゲート幅方向に並んで形成された列が、ゲート長方向に複数列配置され、ゲート幅方向に関して、ある列内で隣接する導電部材同士の間隙に、他の列の導電部材が配置されている付記１３〜１８のいずれか１つに記載の半導体装置。
（付記２０）
前記導電部材は、ゲート幅方向に細長い平面形状を有する付記１３〜１６のいずれか１つに記載の半導体装置。
【符号の説明】
【００９４】
１  シリコン基板
２  素子分離絶縁膜
ｐｗ  ｐ型ウェル
ｎｗ  ｎ型ウェル
３ｇ  ゲート絶縁膜
４ｇ  ゲート電極
５ａ、５ｂ  ＬＤＤ領域
６ｓ  サイドウォールスペーサ
７ｓ  シリサイドブロック層
８ａ、８ｂ  ソースドレイン領域  
８ａ  ソース領域
８ｂ  ドレイン領域
９  シリサイド
１０ａ、１０ｂ  絶縁膜
１０  層間絶縁膜
１１ａ、１１ｂ、１１ｇ  コンタクトホール
１１ｆ  フィールドプレート形成用孔
１２  グルーレイヤー
１３  Ｗ膜
１４ａ、１４ｂ、１４ｇ  導電ビア
１４ｆ  導電部材（フィールドプレート）
１５  層間絶縁膜
１６ａ、１６ｂ、１６ｇ  配線溝
１７  シード層
１８  Ｃｕ膜
１９ａ、１９ｂ、１９ｇ  配線
ＡＲ  活性領域
ＲＰ１〜ＲＰ６、ＲＰ１１、ＲＰ１２  レジストパターン
【図１−１】
0005834520.tif 000002
【図１−２】
0005834520.tif 000003
【図１−３】
0005834520.tif 000004
【図１−４】
0005834520.tif 000005
【図１−５】
0005834520.tif 000006
【図２】
0005834520.tif 000007
【図３】
0005834520.tif 000008
【図４】
0005834520.tif 000009
【図５】
0005834520.tif 000010
【図６】
0005834520.tif 000011
【図７】
0005834520.tif 000012
【図８】
0005834520.tif 000013
【図９】
0005834520.tif 000014
【図１０】
0005834520.tif 000015
【図１１】
0005834520.tif 000016
【図１２】
0005834520.tif 000017