(57)【特許請求の範囲】
【請求項１】
半導体発光素子の製造方法であって、
成長基板の表面側上に活性層を含む半導体積層体を形成する工程と、
前記半導体積層体上に複数の電極を形成する工程と、
前記複数の電極とは分離溝を介して離れた犠牲部を前記半導体積層体上に形成する工程と、
前記複数の電極及び前記犠牲部上に渡って形成され、前記分離溝を埋めるキャップ層を成膜する工程と、
接合層を介して前記キャップ層に支持基板を接合する工程と、
前記成長基板の裏面側からレーザ光を前記半導体積層体へ照射して、前記半導体積層体から前記成長基板を剥離する工程と、
前記半導体積層体をエッチングして前記犠牲部を露出させる分割溝を形成する工程と、
ウェットエッチングによって少なくとも前記犠牲部を除去する工程と、を含むことを特徴とする半導体発光素子の製造方法。
【請求項２】
前記複数の電極と前記犠牲部は同一材料で設けられ、
前記複数の電極を形成する工程と前記犠牲部を形成する工程は、前記半導体積層体に金属膜を設けて前記金属膜に前記分離溝を形成することにより、前記複数の電極と前記犠牲部とに分けることで行われることを特徴とする請求項１に記載の半導体発光素子の製造方法。
【請求項３】
前記キャップ層は多層膜からなり、前記キャップ層は前記分離溝内に褶曲部を有することを特徴とする請求項１又は２に記載の半導体発光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光ダイオード（ＬＥＤ）、レーザーダイオード（ＬＤ）などの半導体発光素子の製造方法及びこれにより製造される半導体発光素子に関する。
【背景技術】
【０００２】
ＬＥＤ、ＬＤなどの半導体発光素子は、サファイアなどの成長基板上に積層されたｎ型半導体層、活性層、ｐ型半導体層などで構成される半導体積層体とその活性層に供給する電極を備えている。成長基板が絶縁性の場合は、形成された半導体積層体の一部の領域を、反応性イオンエッチングなどの手法を用いてｎ型半導体層が露出するまでエッチングを行い、ｎ型半導体層にｎ電極を、ｐ型半導体層にｐ電極をそれぞれ形成する。
【０００３】
成長基板の選択は特に半導体積層体の形成において各半導体層の結晶品質に大きな影響を与える。また、基板の導電性、熱伝導性、光吸収係数は光半導体素子の電気、熱、光学特性にも影響し、結晶性のよい半導体層が成膜できる基板が必ずしも全ての特性を満足するものとは限らない。
【０００４】
上記の問題点から、半導体積層体を成長基板から剥離、除去して、発光に寄与する半導体積層体に直接電極を形成した、いわゆるシンフィルム構造のＬＥＤ又はＬＤが提案されている（例えば、特許文献１〜４、参照）。成長基板の除去により、光が成長基板を通過する際に起こる光吸収が無くなり、半導体積層体と成長基板との屈折率差に起因する界面での光の全反射成分を減らすことが可能になる。さらに、成長基板より高い熱伝導性の支持基板を半導体積層体に貼り付けて用いれば半導体発光素子の放熱性が改善される。サファイアなどの透光性の成長基板の除去にはレーザーリフトオフ（ＬＬＯ：Ｌａｓｅｒ  Ｌｉｆｔ  Ｏｆｆ）法が用いられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開パンフレットＷＯ９８／１４９８６明細書
【特許文献２】特表２００５−５１６４１５号公報
【特許文献３】特開２０００−２２８５３９号公報
【特許文献４】特開２００４−１７２３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のＬＬＯ法を用いた半導体発光素子の製造方法では、一般的に、サファイア基板上にｎ−ＧａＮなどのｎ型半導体層、活性層及びｐ−ＧａＮなどのｐ型半導体層を順に成長させた半導体積層体の形成後、ｐ型半導体層上にｐ電極を選択的に形成する。半導体積層体のｐ電極側に、共晶材の接合膜を介してＳｉなどの支持基板を張り合わせ、支持基板とサファイア基板で半導体積層体を挟み、その後、サファイア基板側よりレーザ光を照射し、サファイア基板を支持基板から除去する。次に、ダイシングによりウエハから複数の半導体発光素子へ分割するための分割溝（ストリートとも称する）の形成予定部だけｎ型半導体層を露出するようにレジスト層をパターニングし、エッチングによってストリート部を形成する。その後、エッチングで露出した活性層端面へのＳｉＯ２などの絶縁膜をパターニングしてｎ型半導体層上へのｎ電極の成膜を行う。そして、ストリートに沿ってウエハにダイシングを施し、複数の素子に分割する。
【０００７】
半導体積層体を含めて素子分割をダイシングで行う場合、半導体積層体をダイシングすると活性層端面に損傷が入り、リークの原因となる。そのため、上記のように予め、ダイシングブレードが半導体積層体に接触しないように半導体積層体の一部を幅広くを除去して分割溝として形成しておく必要がある。ここでは半導体積層体のダイシングを行う幅広い領域をストリート部、ストリート部以外のダイシングを行わない領域を素子部と呼ぶこととする。
【０００８】
反応性イオンエッチングなどによるドライエッチング方式やウェットエッチング方式により、ストリート部を除去する際、いずれの方式によっても、次のような問題が存在する。
【０００９】
図８（ａ）はドライエッチング法によりストリート部を除去した場合のサファイア基板上の半導体発光素子部の部分１を示す断面図である。ドライエッチング法にて半導体積層体２をエッチングするとき、或る半導体層が無くなるところで正確にエッチングを終了させることが困難であり、通常、半導体層（ｐ型半導体層）の下にある金属層３（キャップ層）までエッチングされてしてしまう。金属層までドライエッチングしてしまうと、ドライエッチングされた金属層３の金属粒子４が半導体積層体２の活性層の端面に付着し、リークの原因となることがある。
【００１０】
図８（ｂ）はウェットエッチング法によりストリート部を除去した場合のサファイア基板上の半導体発光素子部の部分１を示す断面図である。ウェットエッチングにより、上述のシンフィルム構造の場合サファイア基板を除去した後にはＧａＮなどのＮ面が露出するため、ＫＯＨ（水酸化カリウム）溶液で容易にウェットエッチングできる。しかし、発明者が鋭意検討を行ったところ、ウェットエッチングでストリート部を形成した場合、露出した半導体積層体２に欠陥の多い部分が存在すると、それらが完全にエッチングされずにウェットエッチング残渣５がストリートに残存してしまい、そのウェットエッチング残渣５が半導体積層体２の活性層端部と接触してしまう。さらに、ダイシング時に半導体積層体２に損傷が入り、リークを発生させることがあるとの知見を得た。
【００１１】
本発明は、上述した点に鑑みてなされたものであり、ストリート部をエッチングによって形成する際に、金属材料などの残渣の活性層への付着および、半導体積層体のエッチング残渣を防止できる半導体発光素子の製造方法及び半導体発光素子を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決するために、本発明の半導体発光素子の製造方法は、半導体積層体のストリート部の幅以内に犠牲部を形成し、少なくとも前記犠牲部を除去するウェットエッチングを施し、ストリートに残るエッチング残渣などを完全に除去することを特徴とする。すなわち、本発明の半導体発光素子の製造方法は、成長基板の表面側上に活性層を含む半導体積層体を形成する工程と、前記半導体積層体上に複数の電極を形成する工程と、前記複数の電極とは分離溝を介して離れた犠牲部を前記半導体積層体上に形成する工程と、前記複数の電極及び前記犠牲部上に渡って形成され、前記分離溝を埋めるキャップ層を成膜する工程と、接合層を介して前記キャップ層に支持基板を接合する工程と、前記成長基板の裏面側からレーザ光を前記半導体積層体へ照射して、前記半導体積層体から前記成長基板を剥離する工程と、前記半導体積層体をエッチングして前記犠牲部を露出させる分割溝を形成する工程と、ウェットエッチングによって少なくとも前記犠牲部を除去する工程と、を含むことを特徴とする。
【００１３】
本発明の上記半導体発光素子の製造方法において、前記複数の電極と前記犠牲部は同一材料で設けられ、前記複数の電極を形成する工程と前記犠牲部を形成する工程は、前記半導体積層体に金属膜を設けて前記金属膜に前記分離溝を形成することにより、前記複数の電極と前記犠牲部とに分けることで行われることとすることができる。これにより、製造工程の簡略化が可能となる。
【発明の効果】
【００１５】
本発明の半導体発光素子の製造方法によれば、半導体積層体にストリート部をエッチングによって形成する際に、金属材料などの残渣の活性層への付着および、半導体積層体のエッチング残渣を防止できる。
【図面の簡単な説明】
【００１６】
【図１】本実施形態の半導体発光素子の製造方法により得られた半導体発光素子の概略断面図である。
【図２】実施形態の半導体発光素子の製造方法における各製造工程を説明するための基板の概略断面図である。
【図３】実施形態の半導体発光素子の製造方法における各製造工程を説明するための基板の概略断面図である。
【図４】実施形態の半導体発光素子の製造方法における各製造工程を説明するための基板の概略断面図である。
【図５】実施形態の半導体発光素子の製造方法における各製造工程を説明するための基板の概略断面図である。
【図６】実施形態の半導体発光素子の製造方法における各製造工程を説明するための基板の概略断面図である。
【図７】本実施形態の半導体発光素子の製造方法により得られた半導体発光素子の外周部分の概略一部切欠断面図である。
【図８】従来の半導体発光素子の製造方法における問題点を説明するための基板の概略一部切欠断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について添付図面を参照しつつ説明する。
【００１８】
図１に示されているように、半導体発光素子１０は、支持基板１１、接合層１２、ｐ電極１３、キャップ層１４、ｎ電極１５、保護層１６及び半導体積層体２０を含む。半導体積層体２０は、一般式ＡｌｘＩｎｙＧａｚＮ（ただし、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）で表わされるＧａＮ系半導体単結晶層の多層膜として、例えば有機金属ガスなどを原料としてＭＯＣＶＤ（有機金属気相成長）法などでエピタキャル成長される。半導体積層体２０は、ｎ電極１５からｐ電極１３へ順に積層されたｎ型半導体層２１、活性層２２およびｐ型半導体層２３を含む。ｎ型半導体層２１には、図示しないが、ＧａＮ下地層、ｎ型不純物ドープされたｎコンタクト層やｎクラッド層などが含まれる。ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、Ｇｅ及びＳｎなどが挙げられる。活性層２２は、図示しないが、ダブルへテロ、単一量子井戸又は多重量子井戸のいずれの構造であってもよい。ｐ型半導体層２３には、図示しないが、ｐ型不純物ドープされたｐクラッド層と、ｐコンタクト層などが含まれる。ｐクラッド層及びｐコンタクト層のｐ型不純物としては、特に限定されないが、例えばＭｇが挙げられる。半導体積層体２０の成長方法は特に限定されず、ＭＯＣＶＤの他、ＨＶＰＥ（ハイドライド気相成長法）、ＭＢＥ（分子線エピタキシー法）などで窒化物半導体をエピタキャル成長できる。
【００１９】
支持基板１１は、シリコンなどの半導体基板である。接合層１２はＰｔ、Ｔｉ、Ｎｉ、Ａｕ、ＡｕＳｎの金属や合金から形成される。
【００２０】
ｐ電極１３は、ｐ型半導体層２３に形成されている。また、ｎ電極１５は、ｎ型半導体層２１上の中央部に形成されている。ｐ電極１３及びｎ電極１５の材料は、Ｐｔ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ａｇ、Ｔｉ、Ａｕ、Ｎｉなどのいずれかを含む単層膜、積層膜、合金を用いることができる。ｐ電極１３及びｐ型半導体層２３の間にはＩＴＯ（インジウムスズ酸化物）ＩＴＯ層１１ａが設けられている。
【００２１】
キャップ層１４は、ｐ電極側を平坦化するためとマイグレーションを抑制するために設けられる。
【００２２】
保護層１６は、短絡防止のためのある二酸化シリコン（ＳｉＯ２）などからなる絶縁膜である。保護層１６は、半導体積層体２０の活性層２２の端面を覆い、ｎ電極１５の周囲を囲むようにｐ型半導体層２３表面に形成されている。
【００２３】
次に、本実施形態の半導体発光素子の製造方法について説明する。
【００２４】
半導体層を形成する成長基板３０としてサファイア基板を先ず準備する。
【００２５】
図２（ａ）に示すように、ＭＯＣＶＤ装置を用いて、成長基板３０上にｎ型半導体層２１、活性層２２、ｐ型半導体層２３を順に成長させ、ＧａＮ系単結晶からなる半導体積層体２０を形成する。
【００２６】
図２（ｂ）に示すように、半導体積層体２０のｐ型半導体層２３の表面上に、ｐ型半導体層と後述のｐ電極とのオーミック接触をとるためにｐ電極に対応する部分にＩＴＯ（インジウムスズ酸化物）の層１１ａのパターンをフォトリソグラフィなどで形成する。後述の工程によって設けられるｐ電極は最終的に得られる個々の半導体発光素子に対応するように設けられるため、ＩＴＯの層１１ａもここの半導体発光素子に対応するように、格子状の間隔によって区画される矩形に形成される。ＩＴＯの層１１ａのパターニング後、オーミック接触のための熱処理を行う。
【００２７】
図２（ｃ）に示すように、ＩＴＯ層１１ａが形成されている半導体積層体２０のｐ型半導体層２３の表面全面にＡｇ膜３３を成膜する。
【００２８】
次に、図３（ａ）に示すように、Ａｇ膜３３の上に複数の素子部の区画（例えば格子状）のため平行な一対の溝の開口３５を持ったレジスト層４０のパターニングを行う。開口３５は狭い間隔で設けられている一対の溝が、それよりも広い間隔で複数の対が並ぶように形成されている。開口３５はその一対ごとが隣接するｐ電極を区画するためのものであり、ここでは隣接するＩＴＯの層１１ａの格子状に形成されている間隔の一つ一つに、一対の溝の開口３５が収まるようにパターニングされている。
【００２９】
次に、かかるレジスト層４０をマスクにして、燐酸：酢酸：硝酸：水＝１０：８：１：１のエッチャントで２７℃で８秒間にてＡｇ膜３３のエッチングを行う。
【００３０】
かかるウエットエッチングにより、図３（ｂ）に示されているように、分離溝４４はレジスト層４０の開口３５がそのまま反映された位置に形成される。Ａｇ膜における、狭い間隔の一対の分離溝４４の間に配された部分が犠牲部４３となり［犠牲部形成工程］、異なる対の分離溝で挟まれている部分がＡｇからなるｐ電極１３となる［ｐ電極形成工程］。ここでは、ｐ電極１３はＩＴＯ上に設けられている。分離溝４４は開口３５同様に格子状に設けられているため、ｐ電極１３は矩形に形成される。
【００３１】
尚、本実施形態においてはＩＴＯの膜１１ａ上に電極１３を設けたが、これに限らずｐ型半導体層２３の表面に直接ｐ電極１３を設けても良い。ＩＴＯの膜１１ａを設ける工程がないのみでＡｇ膜３３を成膜し、その後ｐ電極１３と犠牲部４３にパターニングする工程は変わらない。その場合に設けられるｐ電極も変わらず開口３５に囲まれた矩形であって、犠牲部４３はｐ電極同士の間に開口３５で区画されて設けられている。オーミック性を取るための熱処理はｐ電極形成工程後行われる。
【００３２】
犠牲部４３はその位置が後述する個片化工程の切断位置に一致する。よって、ダイシングによって個片化される場合、犠牲部４３の幅はダイシングブレードの厚みよりも広くする必要がある。
【００３３】
次に、図３（ｃ）に示すように、ｐ型半導体層２３上の犠牲部４３及びＡｇのｐ電極１３を覆い分離溝４４を埋めるように多層膜のキャップ層１４を形成する。例えば、電子ビーム蒸着などにより、Ｔｉ（膜厚１００ｎｍ）、Ｐｔ（膜厚１００ｎｍ）、Ｔｉ（膜厚２００ｎｍ）、Ｐｔ（膜厚２００ｎｍ）及びＡｕ（膜厚２００ｎｍ）を順次堆積する。
【００３４】
犠牲部４３とｐ電極１３の間の分離溝幅はキャップ層１４が埋まるためには１μｍ〜３０μｍ開けておく必要がある。この時分離溝幅が以下だとその間に埋められるギャップ層の厚みがｐ電極材料のＡｇのマイグレーションを抑制するのに十分ではなく、また、分離溝幅が３０μｍ以上だと素子部のＡｇのｐ電極１３の面積を減らすことになり、全面的な反射率が下がり、光出力が低下する。
【００３５】
次に、図４（ａ）に示すように、半導体積層体を支持するための共晶材の接合層１２を成膜したＳｉ単結晶などの支持基板を準備する。支持基板１１上には、例えば真空蒸着法によりＰｔ、Ｔｉ、Ｎｉ、Ａｕ、ＡｕＳｎがこの順番で積層された接合層１２が形成される。
【００３６】
次に、図４（ｂ）に示すように、接合層１２を介して上記工程を経て得られたウエハと、共晶材を成膜した支持基板に張り合わせを行う（ウエハボンディング工程）。支持基板１１上に形成された接合層１２と半導体積層体２０のｐ電極１３上に形成されたキャップ層１４とを密着させ真空又はＮ２雰囲気中で熱圧着することにより、半導体積層体２０のｐ型半導体層２３に支持基板１１を貼り付け成長基板３０と一体化する。なお、支持基板１１は、キャップ層１４上にＣｕなどからなる金属膜をめっき成長させることにより形成されるものであってもよい。
【００３７】
次に、図４（ｃ）に示すように、ＬＬＯ法により、成長基板３０の裏面側よりウエハの全域に渡ってレーザ光を照射し、半導体積層体２０のｎ型半導体層２１から成長基板３０を剥離する。レーザ光光源としてはＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、Ｎｄ：ＹＡＧレーザが挙げられる。ＬＬＯ法によるレーザ光はサファイア成長基板３０に対しては透過し、半導体積層体２０のｎ型半導体層２１を構成するＧａＮに吸収され、サファイア基板３０との界面付近で、ＧａＮバッファ層の一部が金属Ｇａ及びＮ２ガスに分解される。これにより、レーザ光照射部分においては、半導体積層体２０から成長基板３０が剥離される。その後、必要に応じて、半導体積層体２０のｎ型半導体層２１の露出したＧａＮ層の剥離面を研磨やエッチングを施してもよい。
【００３８】
次に、個々の半導体発光素子を区画するストリートを半導体積層体２０に形成する。先ず、半導体積層体２０のｎ型半導体層２１の表面上にレジスト層５０を塗布する。続いて、フォトリソグラフィによってレジスト層５０を、図５（ａ）に示すように、ｎ型半導体層２１を隔てて犠牲部４３に対向する位置の表面上に格子状に開口が形成されるようにパターニングする。レジスト層５０の格子状開口の幅が犠牲部４３の幅よりも狭くなるようにパターニングする。
【００３９】
次に、かかるレジスト層５０をマスクとし、ウエハにエッチングを施す。図５（ｂ）に示すように、レジスト層５０にてｎ型半導体層２１のストリート部だけ露出させる。次に、露出されたストリート部からエッチングを行う。最初にドライエッチングにより犠牲部４３は露出されない段階まで半導体層体２０をエッチングさせる。その後７０℃にしたＫＯＨ水溶液にウェハを接触させるウェットエッチングに切り替え、犠牲部４３が露出されまでエッチングを行う。これにより、半導体積層体２０のｎ型半導体層２１には、犠牲部４３に達する格子状のストリート４５（分割溝）が形成される。ストリート４５により、半導体積層体２０は矩形の素子領域に分割され、複数の半導体積層体２０の素子部が画定される。レジスト層５０の開口の幅は形成したいストリート４５の幅によって決定する。ストリート４５の幅は、犠牲部４３に達した時に露出される面が犠牲部４３上面内に収まるようにする。ストリート４５の犠牲部４３側の幅はレジスト層５０の開口の幅よりも小さくなるため、レジスト層５０の開口の幅は犠牲部４３の幅よりも狭くなるようにパターニングすることで、より確実にキャップ層１４やｐ電極１３の露出を防止することが可能になる。
【００４０】
ここで、ストリートにより露出される犠牲部４３には、図５（ｂ）にあるようにその上面に半導体積層体２０のウエットエッチング残渣４６が残存している。
【００４１】
このストリート形成は、すべてをウェットエッチングで行わなくてもよく、途中まではドライエッチングを用いてもよい。ここで、ウェットエッチングでは完全に除去できず、ストリートにウエットエッチング残渣が存在していても、ドライエッチングでは金属粒子が残存していてもよい。
【００４２】
上述したレジスト層５０をマスクとし、ウエハに犠牲部４３の除去のための第２のエッチングを施す。先のエッチング工程で素子分割溝（ストリート）で露出したＡｇの犠牲部４３を、燐酸：酢酸：硝酸：水＝１０：８：１：１の混合液に接触させてそれを溶解、除去する。図５（ｃ）に示すように、Ａｇの犠牲部をエッチングすることで、その上にあったエッチング残渣や金属粒子ごと除去することができる。
【００４３】
本実施形態においてはドライエッチングとウェットエッチングによってストリートを形成したがドライエッチングのみで形成しても良い。この場合、ドライエッチングは犠牲部４３を露出するまで行われるため、犠牲部４３の一部が金属粒子となってしまい半導体積層体２０に付着することもあるが、これも残存していてかまわない。犠牲部除去のための第２のエッチング工程では、犠牲層４３の除去と共に金属粒子も除去することが可能なためである。ドライエッチングを用いる場合もキャップ層による金属粒子が生じないように、レジスト層５０の開口幅の調節によってストリートにより露出される面は犠牲部４３内に収めるようにする。また、ウエットエッチングのみでストリートを形成のエッチングを行っても良い。この場合も犠牲部４３上にエッチング残渣４６が残るが、犠牲部４３ごと除去できる点でドライエッチングとウエットエッチングを両方を用いた場合と同様である。ただし、ウェットエッチングのみの場合ではストリート４５が形成されるまでレジストがもたないため、マスクはメタルマスクによって設けられる。
【００４４】
また、本実施形態においては犠牲部をＡｇで設けたがこれに限らず、エッチャントがキャップ層に影響を与えない材料であればかまわない。これにより、キャップ層とキャップ層に覆われたｐ電極は形成時のまま犠牲部４３のみを除去することが可能となる。また、犠牲部４３はボンディング時の熱に耐える材料であることが好ましい。
【００４５】
さらに本実施形態では犠牲部とｐ電極はＡｇ膜に分離溝を形成することで設けたがこれに限らず、別々に成膜してもかまわない。これによりｐ電極と犠牲部を異なる材料で設けることも可能である。この場合の犠牲部は導電性材料に限る必要はなく、例えばＳｉＯ２などを使用しても良い。ただし、本実施形態のようにｐ電極と犠牲部が同一材料ならば同時に形成することが工程の簡略化になり好ましい。
【００４６】
次に、図６（ａ）に示すように、ストリート４５の底及び側壁から半導体積層体２０のｎ型半導体層２１の上面縁部に渡って活性層２２を覆う保護層１６を、レジストマスク（図示せず）を用いたＳｉＯ２などのスパッタリングなどで形成する。
【００４７】
次に、図６（ｂ）に示すように、パターニングにより、半導体積層体２０のｎ型半導体層２１の表面上にｎ電極１５を成膜する。例えば、レジストマスク（図示せず）を用いて、電子ビーム蒸着により、Ｔｉ（膜厚１ｎｍ）、Ａｌ（膜厚２００ｎｍ）、Ｔｉ（膜厚１００ｎｍ）、Ｐｔ（膜厚２００ｎｍ）、Ａｕ（膜厚２００ｎｍ）を順次成膜する。ｎ型半導体層２１の露出表面は光放出面となるため、ｎ電極１５が半導体発光素子の実装時におけるワイヤボンディングに最低限必要な面積を有するように、ｎ電極１５を形成する。
【００４８】
次に、図６（ｃ）に示すように、ストリート４５の底に沿って、ダイシングブレード（図示せず）により支持基板１１を切断し、上記工程を経たウエハを半導体積層体２０ごと或いは数個の半導体積層体２０のグループごとに個片化（チップ化）する。個片化の方法はダイシングに限らず、ポイントスクライブ／ブレイキング、レーザスクライブなどを用いることができる。
【００４９】
以上の各工程を経て本実施形態の半導体発光素子１０が完成する。
【００５０】
以上の説明から明らかなように、本実施形態に係る半導体発光素子の製造方法によれば、第２のエッチング工程にてストリートのエッチング残渣をその下にある材料ごと除去することによって、ストリートに残留半導体に起因するリークが減少した半導体発光素子が製造できる。
【００５１】
上記の製造方法の第２のエッチング工程では、図７に示すように、ｐ電極１３の端部まわりのキャップ層１４の外周端部にて多層のキャップ層が折り込まれた褶曲部５１が形成される。褶曲部５１の半導体積層体２０のｐ型半導体層２３にまで沈降する曲面は、キャップ層の分離溝４４への埋め込みに起因するものである。
【００５２】
摺曲部５１は、分離溝４４の幅が、少なくともキャップ層を形成する半導体層２０及びｐ電極１３の上に直接設けられる、多層膜の初めに成膜される層の厚みの２倍よりも大きければ、形成される。上述の実施形態の場合、膜厚１００ｎｍのＴｉが最初に成膜される多層膜が、幅が１μｍ以上の分離溝４４を埋めるように成膜されるため摺曲部５１は形成されている。
【００５３】
このように、本実施形態の半導体発光素子は、半導体積層体２０のｐ電極１３の外周にてキャップ層が褶曲する構造の褶曲部５１を有する。かかる褶曲部５１により、各層の面方向にて応力緩和され、Ａｇのｐ電極とキャップ層の剥離が防止できる。キャップ層１４に端面まで覆われたｐ電極１３のＡｇは、活性層２２から放出される光を効率よく反射し、キャップ層１４はＡｇのマイグレーションを防止できる。
【００５４】
なお、本実施形態においては上下に電極を設けたが、フリップチップとすることも考えられる。ウエハボンディング工程前に半導体積層体２０のｎ型半導体層２１を一部だけ露出させそこにｎ電極を形成し、半導体積層体２０の支持基板側に、互いに電気絶縁されたｎ電極及びｐ電極を区画して設けた状態で貼り合せることによりフリップチップを製造できる。
【符号の説明】
【００５５】
１０  半導体発光素子
１１  支持基板
１２  接合層
１３  ｐ電極
１５  ｎ電極
１６  保護層
２０  半導体積層体
３０  成長基板
４３  犠牲部
４４  分離溝
５１  褶曲部
【図１】
0005658604.tif 000002
【図２】
0005658604.tif 000003
【図３】
0005658604.tif 000004
【図４】
0005658604.tif 000005
【図５】
0005658604.tif 000006
【図６】
0005658604.tif 000007
【図７】
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【図８】
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