(57)【特許請求の範囲】
【請求項１】
下部電極層と、
前記下部電極層上の反強磁性（ＡＦＭ）層と、
前記反強磁性層上の固定磁化層と、
前記固定磁化層上の障壁層と、
前記障壁層の第１の領域上の第１の自由磁化層と、
前記第１の領域から横方向に転置された、前記障壁層の第２の領域上の第２の自由磁化層と、
前記第１の自由磁化層に結合された第１の上部電極および前記第２の自由磁化層に結合された第２の上部電極と、
第１のビット／選択線に結合された第１のリード／ライト端子と、
ＯＮ電圧とＯＦＦ電圧との間で切替可能な第１の制御線信号を受信するように、且つそれに応じて、前記第１の上部電極を前記第１のリード／ライト端子に結合することと、結合しないこととの間でそれぞれ切り替えるように構成された第１の電流スイッチと、
第２のビット／選択線に結合された第２のリード／ライト端子と、
ＯＮ電圧とＯＦＦ電圧との間で切替可能な第２の制御線信号を受信するように、且つそれに応じて、前記第２の上部電極を前記第２のリード／ライト端子に結合することと、結合しないこととの間でそれぞれ切り替えるように構成された第２の電流スイッチと、
第３のビット／選択線に結合された第３のリード／ライト端子と、
ＯＮ電圧とＯＦＦ電圧との間で切替可能な第３の制御線信号を受信するように、且つそれに応じて、前記下部電極層を前記第３のリード／ライト端子に結合することと、結合しないこととの間でそれぞれ切り替えるように構成された第３の電流スイッチと、
を含む、多自由層磁気トンネル接合（ＭＴＪ）セル。
【請求項２】
第１の読取りモードによって前記第１の制御線信号、前記第２の制御線信号、および前記第３の制御線信号を生成するように構成された読取り電流切替制御器をさらに備え、
前記第１の読取りモードにおいて、前記第１の制御線信号は前記ＯＮ電圧であり、前記第２の制御線信号は前記ＯＦＦ電圧であり、前記第３の制御線信号は前記ＯＮ電圧であり、
前記読取り電流切替制御器は、第２の読取りモードによって前記第１の制御線信号、前記第２の制御線信号、および前記第３の制御線信号を生成するようにさらに構成され、
前記第２の読取りモードにおいて、前記第１の制御線信号は前記ＯＮ電圧であり、前記第２の制御線信号は前記ＯＮ電圧であり、前記第３の制御線信号は前記ＯＦＦ電圧である、請求項１に記載の多自由層ＭＴＪセル。
【請求項３】
第１の読取りモードによって前記第１の制御線信号、前記第２の制御線信号、および前記第３の制御線信号を生成するように構成された読取り電流切替制御器をさらに備え、
前記第１の読取りモードにおいて、前記第１の制御線信号、前記第２の制御線信号、および前記第３の制御線信号は、前記第１のリード／ライト端子から前記第３のリード／ライト端子への第１の読取りモード電流経路を確立するそれぞれの状態における第１の電流スイッチ、第２の電流スイッチ、および第３の電流スイッチを配するそれぞれのＯＮ／ＯＦＦ電圧であり、前記第１の読取りモード電流経路は、前記第１の自由磁化層を含み、前記第２の自由磁化層を含まず、
前記読取り電流切替制御器は、第２の読取りモードによって前記第１の制御線信号、前記第２の制御線信号、および前記第３の制御線信号を生成するようにさらに構成され、
前記第２の読取りモードにおいて、前記第１の制御線信号、前記第２の制御線信号、および前記第３の制御線信号は、前記第１のリード／ライト端子と前記第２のリード／ライト端子との間に第２の読取り電流経路を確立するそれぞれのＯＮ／ＯＦＦ電圧であり、前記第２の読取り電流経路は、前記第２の自由磁化層と直列の前記第１の自由磁化層を含む、請求項１に記載の多自由層ＭＴＪセル。
【請求項４】
前記第２の読取り電流経路が、前記第１の領域の下の前記障壁層との前記固定磁化層の界面と前記第２の領域の下の前記障壁層との前記固定磁化層の界面との間の前記固定磁化層をさらに含む、請求項３に記載の多自由層ＭＴＪセル。
【請求項５】
前記第２の読取り経路が、前記第１の電流スイッチ、前記第１の領域での前記障壁層、前記第１の領域の下の前記障壁層との前記固定磁化層との界面と前記第２の領域の下の前記障壁層との前記固定磁化層の界面との間の前記固定磁化層、前記第２の領域での前記障壁層、および第２の電流スイッチをさらに含み、前記第１の読取り経路が、前記第１の電流スイッチ、前記第１の領域での前記障壁層、前記固定磁化層、前記ＡＦＭ層、前記下部電極層、および前記第３の電流スイッチをさらに含む、請求項３に記載の多自由層ＭＴＪセル。
【請求項６】
前記多自由層ＭＴＪセルが少なくとも１つの半導体ダイに組み込まれる、請求項１に記載の多自由層ＭＴＪセル。
【請求項７】
前記多自由層ＭＴＪセルが、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイスに組み込まれる、請求項１に記載の多自由層ＭＴＪセル。
【請求項８】
磁気トンネル接合（ＭＴＪ）メモリのための方法であって、
第１のリード／ライト端子およびベースリード／ライト端子のうちの一方から前記第１のリード／ライト端子および前記ベースリード／ライト端子のうちの他方に、第１の自由磁化層を通る第１の書込み電流を流すステップと、
第２のリード／ライト端子および前記ベースリード／ライト端子のうちの一方から前記第２のリード／ライト端子および前記ベースリード／ライト端子のうちの他方に、第２の自由磁化層を通る第２の書込み電流を流すステップと、
前記第１の自由磁化層の磁化状態を検出するステップと、
前記第２の自由磁化層の磁化状態を検出するステップと、を含み、
前記第２の自由磁化層の前記磁化状態を検出するステップが、前記第１の自由磁化層の前記磁化状態を検出するステップの結果に部分的に基づく、方法。
【請求項９】
前記第１の自由磁化層の前記磁化状態を検出するステップは、前記第１のリード／ライト端子および前記ベースリード／ライト端子のうちの一方に入り、前記第１の自由磁化層を通り、第２の自由磁化層を通らず、前記第１のリード／ライト端子および前記ベースリード／ライト端子のうちの他方から出るように第１の読取り電流を流すステップであって、前記第１のリード／ライト端子および前記ベースリード／ライト端子のうちの一方で、前記第１の自由磁化層の抵抗状態を示す第１の検知電圧を生成するステップと、前記第１の検知電圧を第１の参照と比較するステップと、前記第１の電圧を前記第１の参照と比較するステップに基づいて前記第１の自由磁化層の前記磁化状態を検出するステップと、を含み、
前記第２の自由磁化層の前記磁化状態を検出するステップは、前記第１の自由磁化層の前記磁化状態を検出するステップの結果に基づいて、第２の参照と第３の参照との間で、選択された参照として、選択するステップと、前記第１のリード／ライト端子および前記第２のリード／ライト端子のうちの一方に入り、前記第１の自由磁化層および前記第２の自由磁化層の連続を通り、前記第１のリード／ライト端子および前記第２のリード／ライト端子のうちの他方から出るように第２の読取り電流を流すステップであって、前記前記第１のリード／ライト端子および前記第２のリード／ライト端子のうちの一方で、前記第２の自由磁化層の抵抗状態と直列の前記第１の自由磁化層の抵抗状態を示す第２の検知電圧を生成するステップと、前記第２の検知電圧を前記選択された参照と比較するステップと、前記第２の検知電圧を前記選択された参照と比較するステップに基づいて前記第２の自由磁化層の前記磁化状態を検出するステップと、を含む、請求項８に記載のＭＴＪメモリのための方法。
【請求項１０】
前記第１の書込み電流が、障壁層の第１の領域、固定磁化層の第１の領域、および前記ベースリード／ライト端子に結合された反強磁性層の第１の領域をさらに通り、
前記第２の書込み電流が、前記障壁層の第２の領域、前記固定磁化層の第２の領域、および前記ベースリード／ライト端子に結合された前記反強磁性層の第２の領域をさらに通る、請求項８に記載のＭＴＪメモリのための方法。
【請求項１１】
前記第２の読取り電流が、前記障壁層の前記第１の領域を通り、前記固定磁化層の前記第１の領域および前記第２の領域のうちの一方に入り、前記固定磁化層の前記第１の領域および前記第２の領域のうちの他方から出て、前記障壁層の前記第２の領域を通ってさらに流れる、請求項１０に記載のＭＴＪメモリのための方法。
【請求項１２】
マルチビットデータの磁気トンネル接合（ＭＴＪ）メモリストレージのための方法であって、
第１のビットに基づいて、第１のリード／ライトＭＴＪ端子およびベースリード／ライトＭＴＪ端子のうちの一方から前記第１のリード／ライトＭＴＪ端子および前記ベースリード／ライトＭＴＪ端子のうちの他方に、第１の自由磁化層を通って前記第１の自由磁化層を前記第１のビットを示す状態に置く第１の書込み電流を流すことによって、前記第１のビットを記憶するステップと、
第２のビットに基づいて、第２のリード／ライトＭＴＪ端子および前記ベースリード／ライトＭＴＪ端子のうちの一方から前記第２のリード／ライトＭＴＪ端子および前記ベースリード／ライトＭＴＪ端子のうちの他方に、第２の自由磁化層を通って前記第２の自由磁化層を前記第２のビットを示す状態に置く第２の書込み電流を流すことによって、前記第２のビットを記憶するステップと、
前記第１のビットを読み取るステップであって、前記第１のビットを読み取るステップが、前記第１のリード／ライト端子および前記ベースリード／ライト端子のうちの一方に入り、前記第１の自由磁化層を通り、第２の自由磁化層を通らず、前記第１のリード／ライト端子および前記ベースリード／ライト端子のうちの他方から出るように第１の読取り電流を流すステップであって、前記第１のリード／ライト端子および前記ベースリード／ライト端子のうちの一方で第１の検知電圧を生成するステップと、前記第１の検知電圧を第１の参照と比較するステップと、前記第１の検知電圧を前記第１の参照と比較するステップに基づいて前記第１のビットを検出するステップと、を含むステップと、
前記第２のビットを読み取るステップであって、前記第２のビットを読み取るステップが、前記第１のビットを検出するステップの結果に基づいて、第２の参照と第３の参照との間で、選択された参照として、選択するステップと、前記第１のリード／ライト端子および前記第２のリード／ライト端子のうちの一方に入り、前記第１の自由磁化層および前記第２の自由磁化層の連続を通り、前記第１のリード／ライト端子および前記第２のリード／ライト端子のうちの他方から出るように第２の読取り電流を流すステップであって、前記第１のリード／ライト端子および前記第２のリード／ライト端子のうちの一方で、第２の検知電圧を生成するステップと、前記第２の検知電圧を前記選択された参照と比較するステップと、前記第２の検知電圧を前記選択された参照と比較するステップに基づいて前記第２のビットを検出するステップと、を含むステップと、を含む、方法。
【請求項１３】
磁気トンネル接合（ＭＴＪ）メモリのための装置であって、
第１のリード／ライト端子およびベースリード／ライト端子のうちの一方から前記第１のリード／ライト端子および前記ベースリード／ライト端子のうちの他方に、第１の自由磁化層を通る第１の書込み電流を流すための手段と、
第２のリード／ライトＭＴＪ端子および前記ベースリード／ライト端子のうちの一方から前記第２のリード／ライトＭＴＪ端子および前記ベースリード／ライト端子のうちの他方に、第２の自由磁化層を通る第２の書込み電流を流すための手段と、
前記第１の自由磁化層の磁化状態を検出するための手段と、
前記第１の自由磁化層の前記磁化状態を検出することの結果に、部分的に、基づいて前記第２の自由磁化層の磁化状態を検出するための手段と、を備える、装置。
【請求項１４】
前記第１の自由磁化層の前記磁化状態を検出するための前記手段が、前記第１のリード／ライト端子および前記ベースリード／ライト端子のうちの一方に入り、前記第１の自由磁化層を通り、第２の自由磁化層を通らず、前記第１のリード／ライト端子および前記ベースリード／ライト端子のうちの他方から出るように第１の読取り電流を流すように構成されて、前記第１のリード／ライト端子および前記ベースリード／ライト端子のうちの一方の上で、前記第１の自由磁化層の抵抗状態を示す第１の検知電圧を生成して、前記第１の検知電圧を第１の参照と比較して、前記第１の検知電圧を前記第１の参照と比較することに基づいて前記第１の自由磁化層の前記磁化状態を検出し、
前記第２の自由磁化層の前記磁化状態を検出するための手段が、前記第１の自由磁化層の前記磁化状態を検出することの結果に基づいて、第２の参照と第３の参照との間で、選択された参照として、選択し、前記第１のリード／ライト端子および前記第２のリード／ライト端子のうちの一方に入り、前記第１の自由磁化層および前記第２の自由磁化層の連続を通り、前記第１のリード／ライト端子および前記第２のリード／ライト端子の他方から出るように第２の読取り電流を流すように構成されて、前記第１のリード／ライト端子および前記第２のリード／ライト端子のうちの一方の上で第２の検知電圧を生成して、前記第２の検知電圧を前記選択された参照と比較して、前記第２の検知電圧を前記選択された参照と比較することに基づいて前記第２の自由磁化層の前記磁化状態を検出する、請求項１３に記載の装置。
【請求項１５】
多自由層ＭＴＪセルが少なくとも１つの半導体ダイに組み込まれる、請求項１３に記載の装置。
【請求項１６】
多自由層ＭＴＪセルが組み込まれる、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータからなるグループから選択されるデバイスをさらに備える、請求項１５に記載の装置。
【請求項１７】
磁気トンネル接合（ＭＴＪ）メモリのための方法であって、
第１のリード／ライト端子およびベースリード／ライト端子のうちの一方から前記第１のリード／ライト端子および前記ベースリード／ライト端子のうちの他方に、第１の書込み電流を流すためのステップであって、前記第１の書込み電流が第１の自由磁化層の磁化状態を通り、第１の自由磁化層の磁化状態を設定するステップと、
第２のリード／ライト端子および前記ベースリード／ライト端子のうちの一方から前記第２のリード／ライト端子および前記ベースリード／ライト端子のうちの他方に第２の書込み電流を流すためのステップであって、前記第２の書込み電流が第２の自由磁化層の磁化状態を通り、第２の自由磁化層の磁化状態を設定するステップと、
前記第１の自由磁化層の前記磁化状態を検出するためのステップと、
前記第２の自由磁化層の前記磁化状態を検出するためのステップと、を含み、
前記第２の自由磁化層の前記磁化状態を検出するステップが、前記第１の自由磁化層の前記磁化状態を検出するステップの結果に部分的に基づく、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
米国特許法第１１９条に基づく優先権の主張
本特許出願は、本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、２０１２年２月７日に出願された「Ｎｏｖｅｌ  Ｍｕｌｔｉ−Ｆｒｅｅ  Ｌａｙｅｒ  ＭＴＪ  Ｓｔｒｕｃｔｕｒｅｓ  ｆｏｒ  Ｍｕｌｔｉ−Ｂｉｔｓ／Ｌｅｖｅｌｓ  ａｎｄ  ｆｏｒ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｅｎｓｉｎｇ」と題する米国仮出願第６１／５９５，８１５号の優先権を主張する。
【０００２】
本開示の技術分野は双安定抵抗性素子の不揮発性メモリに関し、より詳細には、スピントルク注入（ＳＴＴ）磁気トンネル接合（ＭＴＪ）メモリセルに関する。
【背景技術】
【０００３】
ＳＴＴ−ＭＴＪは、その知られている潜在的な特徴として、高速なスイッチング、高いスイッチングサイクル耐久性、低い消費電力、およびより拡張型の非通電（ｕｎｐｏｗｅｒｅｄ）アーカイバルストレージを含む、次世代の不揮発性メモリ向けの有望な技術であると考えられる。
【０００４】
従来のＳＴＴ−ＭＴＪ素子は、その名称が示すように固定磁化を有する「固定」磁化層と、一方は固定層の磁化に「平行」（Ｐ）であり、他方は固定磁化層に反対または「反平行」（ＡＰ）である、２つの互いに反対の安定した磁化状態の間で切替可能な「自由」磁化層とを含む。所与のＳＴＴ−ＭＴＪ素子の電気抵抗は、ＡＰ状態にあるときよりもＰ状態にあるときの方が低い。したがって、ＳＴＴ−ＭＴＪ素子の磁化状態は、その抵抗を検出することによって読み取ることができる。Ｐ状態およびＡＰ状態のうちの一方を第１のバイナリ値、たとえば「０」を表すように割り当て、他方を第２のバイナリ値、たとえば「１」を表すように割り当てることによって、ＳＴＴ−ＭＴＪ素子は、バイナリ、すなわち１ビットのストレージになることができる。
【０００５】
従来のＳＴＴ−ＭＴＪ素子、より具体的には、ＳＴＴ−ＭＴＪ素子の自由磁化層は、その自由磁化層および固定磁化層の中に電気的「書込み」電流を通すことによって、Ｐ状態とＡＰ状態との間で、ならびにその逆に、選択的に切り替えることができる。書込み電流が所与の臨界点（ＣＰＴ）を上回る場合、ＳＴＴ−ＭＴＪは、どの状態が書込み電流の向きに依存するかを選択して、Ｐ状態またはＡＰ状態に切り替わる。ＳＴＴ−ＭＴＪ素子は、制御された繰返し可能な振幅を有する「読取り」または「検知」電流をデバイスの中に通すことによって読み取られ、Ｖ＝ＩＲなので、生じた検知または読取り電圧は、ＳＴＴ−ＭＴＪ素子がＰ状態にあるか、またはＡＰ状態にあるか、すなわちＳＴＴ−ＭＴＪ素子が「１」を記憶しているか、または「０」を記憶しているかを示す。
【０００６】
ＳＴＴ−ＭＴＪメモリにおけるニーズには、より低いビット誤り率、より低い電力、および記憶密度、たとえば単位面積または単位体積あたりのビットの増加が含まれる。
【発明の概要】
【課題を解決するための手段】
【０００７】
様々な例示的な実施形態によるＭＴＪメモリセルは、特徴および利益の中でも、一態様では磁化状態を選択するように個別にプログラムされ得るし、様々な態様では同時に、または個別に読み込まれ得る、複数のトンネル障壁を形成する、３端子構成に配置された複数の自由層を提供することができる。
【０００８】
１つまたは複数の例示的な実施形態による例示的な多自由層ＭＴＪメモリセルは、下部電極層と、下部電極層上の反強磁性（ＡＦＭ）層と、反強磁性層上の固定磁化層と、固定磁化層上の障壁層と、障壁層の第１の領域上の第１の自由磁化層と、第１の領域から横方向に転置された、障壁層の第２の領域上の第２の自由磁化層と、第１の自由磁化層に結合された第１の上部電極および第２の自由磁化層に結合された第２の上部電極と、第１の上部電極を第１のＭＴＪリード／ライト端子に切替可能に結合するための第１の電流スイッチと、第２の上部電極を第２のＭＴＪリード／ライト端子に切替可能に結合するための第２の電流スイッチと、下部電極層に結合された第３のＭＴＪリード／ライト端子とを有することができる。
【０００９】
一態様では、１つまたは複数の例示的な実施形態による例示的な多自由層ＭＴＪセルは、第１の電流スイッチ、第２の電流スイッチに結合され、第１の電流スイッチおよび第２の電流スイッチを読取りモードに切り替えるように構成された読取り電流切替制御器をさらに含むことができ、読取りモードは、第１の上部電極を第１のＭＴＪリード／ライト端子に結合し、同時に、第２の上部電極を第２のＭＴＪリード／ライト端子に結合する。
【００１０】
１つまたは複数の例示的な実施形態による一態様では、例示的な多自由層ＭＴＪセルは、読取りモードにおいて、第１のＭＴＪリード／ライト端子と第２のＭＴＪリード／ライト端子との間の読取り電流経路を確立するように構成することができる。関係する態様では、読取り電流経路は、第２の自由磁化層と直列の第１の自由磁化層を含むことができる。
【００１１】
１つまたは複数の例示的な実施形態の別の態様による例示的な多自由層ＭＴＪセルは、第１の領域の下の障壁層との固定磁化層の界面と第２の領域の下の障壁層との固定磁化層の界面との間の固定磁化層をさらに含む読取り電流経路を提供するように構成することができる。
【００１２】
１つまたは複数の例示的な実施形態による多自由層ＭＴＪセルは、下部電極層と、下部電極層上のＡＦＭ層と、ＡＦＭ層上の固定磁化層と、固定磁化層の第１の領域に支持された第１の柱であって、固定磁化層の第１の領域にベースを形成する第１の障壁層、第１の障壁層上の第１の自由磁化層、および第１の自由磁化層に結合された第１のＭＴＪ端子を有する、第１の柱と、第１の領域から横方向に転置された、固定磁化層の第２の領域に支持され、固定磁化層の第２の領域に支持されたベースを形成する第２の障壁層、第２の障壁層上の第２の自由磁化層、第２の自由磁化層上の第２のキャッピング層、および第２のキャッピング層に結合された第２のＭＴＪ端子を有する、第２の柱と、下部電極層に結合された第３のＭＴＪ端子とを含むことができる。
【００１３】
１つまたは複数の例示的な実施形態による例示的な方法は、第１のＭＴＪ端子およびベースＭＴＪ端子のうちの一方から第１のＭＴＪ端子およびベースＭＴＪ端子のうちの他方に、第１の自由磁化層を通る第１の書込み電流を流すステップと、第２のＭＴＪ端子およびベースＭＴＪ端子のうちの一方から第２のＭＴＪ端子およびベースＭＴＪ端子のうちの他方に、第２の自由磁化層を通る第２の書込み電流を流すステップと、第１の自由磁化層の電気抵抗を検出するステップと、第２の自由磁化層と直列の第１の自由磁化層の電気的に直列の電気抵抗を検出するステップとを含むことができる。一態様では、１つまたは複数の例示的な実施形態による方法は、第１の自由磁化層の電気抵抗の検出の結果および第２の自由磁化層と直列の第１の自由磁化層の直列電気抵抗の検出の結果に基づいて、第２の自由磁化層の電気抵抗を検出するステップを含むことができる。
【００１４】
１つまたは複数の態様では、１つまたは複数の例示的な実施形態による方法は、第１のＭＴＪ端子およびベースＭＴＪ端子のうちの一方から、第１のＭＴＪ端子およびベースＭＴＪ端子のうちの他方に結合する電流シンクに、第１の自由磁化層を通る第１の読取り電流を流すことによって、第１の自由磁化層の電気抵抗を検出するステップを含むことができ、第１のＭＴＪ端子および第２のＭＴＪ端子のうちの一方から第１のＭＴＪ端子および第２のＭＴＪ端子のうちの他方に結合する電流シンクに、第１の自由磁化層を通り、第２の自由磁化層を通る第２の読取り電流を流すことによって、第２の自由磁化層と直列の第１の自由磁化層の直列電気抵抗を検出するステップを実行することができる。
【００１５】
１つまたは複数の例示的な実施形態による方法は、マルチビットデータのＭＴＪメモリストレージを提供することができ、第１のビットに基づいて、第１のＭＴＪ端子およびベースＭＴＪ端子のうちの一方から第１のＭＴＪ端子およびベースＭＴＪ端子のうちの他方に、第１の自由磁化層を通って第１の自由磁化層を第１のビットを示す状態に置く第１の書込み電流を流すことによって、第１のビットを記憶するステップと、第２のビットに基づいて、第２のＭＴＪ端子およびベースＭＴＪ端子のうちの一方から第２のＭＴＪ端子およびベースＭＴＪ端子のうちの他方に、第２の自由磁化層を通って第２の自由磁化層を第２のビットを示す状態に置く第２の書込み電流を流すことによって、第２のビットを記憶するステップとを含むことができる。
【００１６】
１つまたは複数の例示的な実施形態による方法は、第１のＭＴＪ端子およびベースＭＴＪ端子のうちの一方から、第１のＭＴＪ端子およびベースＭＴＪ端子のうちの他方に結合された電流シンクに、第１の自由磁化層を通って第１のビットの検知電圧を形成する第１の読取り電流を流すことによって、第１のビットを読み取るステップと、第１のビットの検知電圧を第１のビットのしきい値と比較することによって、第１のビットを検出するステップと、第１の自由磁化層の磁化状態と第２の自由磁化層の磁化状態の組合せを示す第２のビットの検知電圧を形成し、第１のＭＴＪ端子および第２のＭＴＪ端子のうちの一方から第１のＭＴＪ端子および第２のＭＴＪ端子のうちの他方に結合する電流シンクに、第１の自由磁化層を通り、第２の自由磁化層を通る第２の読取り電流を流すことによって、第２のビットを読み取るステップと、第２のビットの検知電圧を形成した結果を第２のビットのしきい値と比較することによって、第２のビットを検出するステップとを含む。
【００１７】
一実施形態による例示的なＭＴＪメモリ装置は、第１のＭＴＪ端子およびベースＭＴＪ端子のうちの一方から第１のＭＴＪ端子およびベースＭＴＪ端子のうちの他方に、第１の自由磁化層を通る第１の書込み電流を流すための手段と、第２のＭＴＪ端子およびベースＭＴＪ端子のうちの一方から第２のＭＴＪ端子およびベースＭＴＪ端子のうちの他方に、第２の自由磁化層を通る第２の書込み電流を流すための手段とを含むことができる。
【００１８】
一実施形態による例示的なＭＴＪメモリのための方法は、第１のＭＴＪ端子およびベースＭＴＪ端子のうちの一方から第１のＭＴＪ端子およびベースＭＴＪ端子のうちの他方に、第１の自由磁化層を通る第１の書込み電流を流すステップと、第２のＭＴＪ端子およびベースＭＴＪ端子のうちの一方から第２のＭＴＪ端子およびベースＭＴＪ端子のうちの他方に、第２の自由磁化層を通る第２の書込み電流を流すステップと、第１の自由磁化層の電気抵抗を検出するステップと、第２の自由磁化層と直列の第１の自由磁化層の電気的に直列の電気抵抗を検出するステップとを含むことができる。
【００１９】
添付書類に見出される添付図面は、本発明の実施形態の説明を支援するために提示され、実施形態の限定ではなく、実施形態の例示のためのみに提供される。
【図面の簡単な説明】
【００２０】
【図１】例示的な一実施形態による１つの多端子多自由層のＭＴＪ構造を示す図である。
【図２Ａ】様々な例示的な実施形態による記憶プロセス用の磁化状態の第１のセットでの、例示的な一実施形態による図１の多端子多自由層のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図２Ｂ】様々な例示的な実施形態による記憶プロセス用の磁化状態の第２のセットでの、例示的な一実施形態による図１の多端子多自由層のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図２Ｃ】様々な例示的な実施形態による記憶プロセス用の磁化状態の第３のセットでの、例示的な一実施形態による図１の多端子多自由層のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図３Ａ】例示的な一実施形態による方法において、図１の多端子多自由層のＭＴＪ構造の第１の自由磁化層を書き込むための例示的な書込み電流フローを示す図である。
【図３Ｂ】例示的な一実施形態による方法において、図１の多端子多自由層のＭＴＪ構造の第２の自由磁化層を書き込むための例示的な書込み電流フローを示す図である。
【図４Ａ】例示的な一実施形態による２フェーズ３端子多階層の読取り回路の１つの個別自由磁化層読取りフェーズを示す図である。
【図４Ｂ】例示的な一実施形態による２フェーズ３端子多階層の読取り回路の１つの多自由層読取りフェーズを示す図である。
【図５】様々な例示的な実施形態による２フェーズ３端子多階層の読取り回路を制御するための１つの例示的な読取り可能制御信号波形を示す図である。
【図６】１つの３端子読取り態様による１つの例示的な多自由層、個別に読取り可能な自由磁化層のＭＴＪセルを示す図である。
【図７】例示的な一実施形態による１つの例示的な多自由層３端子差分読取りＭＴＪセルを示す図である。
【図８】例示的な別の実施形態による１つの多端子分離障壁層のＭＴＪ構造を示す図である。
【図９Ａ】様々な例示的な実施形態による記憶プロセス用の磁化状態の第１のセットでの、例示的な一実施形態による図８のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図９Ｂ】様々な例示的な実施形態による記憶プロセス用の磁化状態の第２のセットでの、例示的な一実施形態による図８のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図９Ｃ】様々な例示的な実施形態による記憶プロセス用の磁化状態の第３のセットでの、例示的な一実施形態による図８のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図１０Ａ】例示的な一実施形態による図８のＭＴＪ構造の３端子態様による第１の自由磁化層を書き込むための例示的な書込み電流フローを示す図である。
【図１０Ｂ】例示的な一実施形態による図８のＭＴＪ構造の３端子態様による第２の自由磁化層を書き込むための例示的な書込み電流フローを示す図である。
【図１１Ａ】例示的な一実施形態による図８の多自由層のＭＴＪ構造に対する、１つの多段階３端子読取り態様における１つの個別自由磁化層読取りフェーズを示す図である。
【図１１Ｂ】例示的な一実施形態による図８の多自由層のＭＴＪ構造に対する、１つの多段階３端子読取り態様における１つの多自由層読取りフェーズを示す図である。
【図１２】例示的な一実施形態による図８の多自由層のＭＴＪ構造に対する、１つの例示的な複数の個別自由磁化層読取りＭＴＪセルを示す図である。
【図１３】例示的な一実施形態による図８の多自由層のＭＴＪ構造を使用する、別の３端子読取り態様による１つの例示的な多自由層差分読取りＭＴＪセルを示す図である。
【図１４】例示的な一実施形態による、１つの例示的な複数の柱の共通反強磁性（ＡＦＭ）層、共通下部電極層、多自由層のＭＴＪ構造を示す図である。
【図１５Ａ】磁化状態の第１のセットでの、例示的な一実施形態による図１４の例示的な多自由層のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図１５Ｂ】磁化状態の第２のセットでの、例示的な一実施形態による図１４の例示的な多自由層のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図１５Ｃ】磁化状態の第３のセットでの、例示的な一実施形態による図１４の例示的な多自由層のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図１６Ａ】例示的な一実施形態による方法において、図１４の例示的な多自由層のＭＴＪ構造の第１の自由磁化層を書き込むための例示的な書込み電流フローを示す図である。
【図１６Ｂ】例示的な一実施形態による方法において、図１４の例示的な多自由層のＭＴＪ構造の第２の自由磁化層を書き込むための例示的な書込み電流フローを示す図である。
【図１７Ａ】例示的な一実施形態による図１４の多自由層のＭＴＪ構造に対する、１つの多段階３端子読取り態様における１つの個別自由磁化層読取りフェーズを示す図である。
【図１７Ｂ】例示的な一実施形態による図１４の多自由層のＭＴＪ構造に対する、１つの多段階３端子読取り態様における１つの多自由層読取りフェーズを示す図である。
【図１８】例示的な一実施形態による方法において、図１４の多自由層のＭＴＪ構造に対する、１つの読取り態様による１つの例示的な複数の個別自由磁化層読取りＭＴＪセルを示す図である。
【図１９】例示的な一実施形態による図１４の多自由層のＭＴＪ構造に対する、１つの３端子読取り態様による１つの例示的な多自由層差分読取りＭＴＪセルを示す図である。
【図２０】キャッピング層、自由層、障壁層、およびＡＦＭ層を有する柱を含む一態様において、例示的な一実施形態による、１つの例示的な複数の柱の共通下部電極層、多自由層のＭＴＪ構造を示す図である。
【図２１Ａ】磁化状態の第１のセットでの、例示的な一実施形態による図２０の複数の柱の共通下部電極層、多自由層のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図２１Ｂ】磁化状態の第２のセットでの、例示的な一実施形態による図２０の複数の柱の共通下部電極層、多自由層のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図２１Ｃ】磁化状態の第３のセットでの、例示的な一実施形態による図２０の複数の柱の共通下部電極層、多自由層のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図２２Ａ】例示的な一実施形態による書込み方法において、例示的な一実施形態による図２０の複数の柱の共通下部電極層、多自由層のＭＴＪ構造の第１の自由磁化層を書き込むための例示的な書込み電流フローを示す図である。
【図２２Ｂ】例示的な一実施形態による書込み方法において、例示的な一実施形態による図２０の複数の柱の共通下部電極層、多自由層のＭＴＪ構造の第２の自由磁化層を書き込むための例示的な書込み電流フローを示す図である。
【図２３Ａ】例示的な一実施形態による図２０の複数の柱の共通下部電極層、多自由層のＭＴＪ構造に対する、１つの多段階３端子読取り態様における１つの個別自由磁化層読取りフェーズを示す図である。
【図２３Ｂ】例示的な一実施形態による図２０の複数の柱の共通下部電極層、多自由層のＭＴＪ構造に対する、１つの多段階３端子読取り態様における１つの多自由層読取りフェーズを示す図である。
【図２４】例示的な一実施形態による方法において、一実施形態による図２０の複数の柱の共通下部電極層、多自由層のＭＴＪ構造に対する、１つの３端子読取り態様による１つの例示的な複数の個別自由磁化層読取りセルを示す図である。
【図２５】例示的な一実施形態による図２０の複数の柱の共通下部電極層、多自由層のＭＴＪ構造に対する、別の３端子読取り態様による１つの例示的な多自由層差分読取りＭＴＪセルを示す図である。
【図２６】キャッピング層、自由層、障壁層、ＡＦＭ層、および下部電極層を有する柱を含む一態様において、例示的な一実施形態による、１つの例示的な複数の柱の多自由層のＭＴＪ構造を示す図である。
【図２７Ａ】様々な例示的な実施形態による記憶用の磁化状態の第１のセットでの、例示的な一実施形態による図２６の複数の柱の多自由層のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図２７Ｂ】様々な例示的な実施形態による記憶用の磁化状態の第２のセットでの、例示的な一実施形態による図２６の複数の柱の多自由層のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図２７Ｃ】様々な例示的な実施形態による記憶用の磁化状態の第３のセットでの、例示的な一実施形態による図２６の複数の柱の多自由層のＭＴＪ構造の２端子抵抗の態様を示す図である。
【図２８Ａ】例示的な一実施形態による方法において、図２６の例示的な複数の柱の多自由層のＭＴＪ構造の第１の自由磁化層を書き込むための例示的な書込み電流フローを示す図である。
【図２８Ｂ】例示的な一実施形態による方法において、図２６の例示的な複数の柱の多自由層のＭＴＪ構造の第２の自由磁化層を書き込むための例示的な書込み電流フローを示す図である。
【図２９Ａ】図２６の例示的な複数の柱の多自由層のＭＴＪ構造に対する、１つの多段階３端子読取り態様を示す、１つの個別自由磁化層読取りフェーズを示す図である。
【図２９Ｂ】図２６の例示的な複数の柱の多自由層のＭＴＪ構造に対する、１つの多段階３端子読取り態様を示す、１つの多自由層読取りフェーズを示す図である。
【図３０】例示的な一実施形態による図２６の複数の柱の多自由層のＭＴＪ構造に対する、１つの３端子読取り態様による１つの例示的な個別自由磁化層読取りＭＴＪストレージセルを示す図である。
【図３１】例示的な一実施形態による図２６の複数の柱の多自由層のＭＴＪ構造に対する、さらなる３端子読取り態様による１つの例示的な多自由層差分読取りＭＴＪストレージセルを示す図である。
【図３２Ａ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの多自由層、面内のＭＴＪ構造の１つの２層の例の自由層磁化状態の考えられるセットを示す図である。
【図３２Ｂ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの多自由層、面内のＭＴＪ構造の１つの２層の例の自由層磁化状態の考えられるセットを示す図である。
【図３２Ｃ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの多自由層、面内のＭＴＪ構造の１つの２層の例の自由層磁化状態の考えられるセットを示す図である。
【図３２Ｄ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの多自由層、面内のＭＴＪ構造の１つの２層の例の自由層磁化状態の考えられるセットを示す図である。
【図３３Ａ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの多自由層、垂直のＭＴＪ構造の１つの２層の例の自由層磁化状態の考えられるセットを示す図である。
【図３３Ｂ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの多自由層、垂直のＭＴＪ構造の１つの２層の例の自由層磁化状態の考えられるセットを示す図である。
【図３３Ｃ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの多自由層、垂直のＭＴＪ構造の１つの２層の例の自由層磁化状態の考えられるセットを示す図である。
【図３３Ｄ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの多自由層、垂直のＭＴＪ構造の１つの２層の例の自由層磁化状態の考えられるセットを示す図である。
【図３４】１つまたは複数の例示的な実施形態による多端子多自由層ＭＴＪメモリセルの１つの例示的なアレイを有する１つのＭＴＪメモリ回路を示す図である。
【図３５】様々な例示的な実施形態による、２端子多自由層多階層のＭＴＪ構造の一例を示す図である。
【図３６Ａ】例示的な一実施形態による統計的フィードバック集中書込みプロセス中の磁化状態の例示的な第１のセットでの、例示的な一実施形態による図３５の例示的な２端子多自由層多階層のＭＴＪ構造を示す図である。
【図３６Ｂ】例示的な一実施形態による統計的フィードバック集中書込みプロセス中の磁化状態の例示的な第２のセットでの、例示的な一実施形態による図３５の例示的な２端子多自由層多階層のＭＴＪ構造を示す図である。
【図３６Ｃ】例示的な一実施形態による統計的フィードバック集中書込みプロセス中の磁化状態の例示的な第３のセットでの、例示的な一実施形態による図３５の例示的な２端子多自由層多階層のＭＴＪ構造を示す図である。
【図３７】例示的な一実施形態による例示的な２端子、多自由層、対応する分離障壁層、共通固定層、共通ＡＦＭ層、共通下部電極層、多階層のＭＴＪ構造の一例を示す図である。
【図３８Ａ】例示的な一実施形態による統計的フィードバック集中書込みプロセス中に形成された磁化状態の例示的な第１のセットでの、図３７の例示的な２端子多自由層多階層のＭＴＪ構造を示す図である。
【図３８Ｂ】例示的な一実施形態による統計的フィードバック集中書込みプロセス中に形成された磁化状態の例示的な第２のセットでの、図３７の例示的な２端子多自由層多階層のＭＴＪ構造を示す図である。
【図３８Ｃ】例示的な一実施形態による統計的フィードバック集中書込みプロセス中に形成された磁化状態の例示的な第３のセットでの、図３７の例示的な２端子多自由層多階層のＭＴＪ構造を示す図である。
【図３９】例示的な一実施形態によるキャッピング層、自由層、障壁層、および固定層を有する柱を提供する一態様において、例示的な一実施形態による、１つの例示的な複数の柱の共通ＡＦＭ層、共通下部電極層、多自由層のＭＴＪ構造を示す図である。
【図４０Ａ】様々な例示的な実施形態による統計的フィードバック集中書込みプロセス中に形成された磁化状態の例示的な第１のセットでの、図３４の例示的な２端子、複数の柱の共通ＡＦＭ層、共通下部電極層、多自由層のＭＴＪ構造を示す図である。
【図４０Ｂ】様々な例示的な実施形態による統計的フィードバック集中書込みプロセス中に形成された磁化状態の例示的な第２のセットでの、図３４の例示的な２端子、複数の柱の共通ＡＦＭ層、共通下部電極層、多自由層のＭＴＪ構造を示す図である。
【図４０Ｃ】様々な例示的な実施形態による統計的フィードバック集中書込みプロセス中に形成された磁化状態の例示的な第３のセットでの、図３４の例示的な２端子、複数の柱の共通ＡＦＭ層、共通下部電極層、多自由層のＭＴＪ構造を示す図である。
【図４１】様々な例示的な実施形態によるキャッピング層、自由層、障壁層、固定層、およびＡＦＭ層を有する柱を含む一態様において、例示的な一実施形態による、１つの例示的な複数の柱の共通下部電極層、多自由層のＭＴＪ構造を示す図である。
【図４２Ａ】様々な例示的な実施形態による統計的フィードバック集中書込みプロセス中に形成された磁化状態の例示的な第１のセットでの、例示的な一実施形態による図４１の例示的な２端子、複数の柱の共通下部電極層、多自由層、多階層のＭＴＪ構造を示す図である。
【図４２Ｂ】様々な例示的な実施形態による統計的フィードバック集中書込みプロセス中に形成された磁化状態の例示的な第２のセットでの、例示的な一実施形態による図４１の例示的な２端子、複数の柱の共通下部電極層、多自由層、多階層のＭＴＪ構造を示す図である。
【図４２Ｃ】様々な例示的な実施形態による統計的フィードバック集中書込みプロセス中に形成された磁化状態の例示的な第３のセットでの、例示的な一実施形態による図４１の例示的な２端子、複数の柱の共通下部電極層、多自由層、多階層のＭＴＪ構造を示す図である。
【図４３】様々な例示的な実施形態によるキャッピング層、自由層、障壁層、固定層、ＡＦＭ層、および下部電極層を有する柱を含む一態様において、例示的な一実施形態による、１つの例示的な２端子、複数の柱の多自由層、多階層のＭＴＪ構造を示す図である。
【図４４Ａ】例示的な一実施形態による統計的フィードバック集中書込みプロセス中に形成され得る磁化状態の例示的な第１のセットでの、図４３の例示的な２端子、複数の柱を示す図である。
【図４４Ｂ】例示的な一実施形態による統計的フィードバック集中書込みプロセス中に形成され得る磁化状態の例示的な第２のセットでの、図４３の例示的な２端子、複数の柱を示す図である。
【図４４Ｃ】例示的な一実施形態による統計的フィードバック集中書込みプロセス中に形成され得る磁化状態の例示的な第３のセットでの、図４３の例示的な２端子、複数の柱を示す図である。
【図４５Ａ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの２端子、多階層、多自由層、面内のＭＴＪ構造の１つの例に関する自由層磁化状態の考えられるセットを示す図である。
【図４５Ｂ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの２端子、多階層、多自由層、面内のＭＴＪ構造の１つの例に関する自由層磁化状態の考えられるセットを示す図である。
【図４５Ｃ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの２端子、多階層、多自由層、面内のＭＴＪ構造の１つの例に関する自由層磁化状態の考えられるセットを示す図である。
【図４５Ｄ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの２端子、多階層、多自由層、面内のＭＴＪ構造の１つの例に関する自由層磁化状態の考えられるセットを示す図である。
【図４６Ａ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの２端子、多階層、多自由層、垂直のＭＴＪ構造の１つの例に関する自由層磁化状態の考えられるセットを示す図である。
【図４６Ｂ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの２端子、多階層、多自由層、垂直のＭＴＪ構造の１つの例に関する自由層磁化状態の考えられるセットを示す図である。
【図４６Ｃ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの２端子、多階層、多自由層、垂直のＭＴＪ構造の１つの例に関する自由層磁化状態の考えられるセットを示す図である。
【図４６Ｄ】対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの２端子、多階層、多自由層、垂直のＭＴＪ構造の１つの例に関する自由層磁化状態の考えられるセットを示す図である。
【図４７】例示的な一実施形態による図８の多端子、多自由層、対応する分離障壁層のＭＴＪ構造を使用する１つの多階層のＭＴＪストレージセルを示す図である。
【図４８】本開示の１つまたは複数の実施形態が有利に利用され得る例示的なワイヤレス通信システムを示す図である。
【図４９】様々な例示的な実施形態による２端子多自由層多階層のＭＴＪデバイス用の１つの例示的な統計的フィードバック集中書込みの流れ図である。
【発明を実施するための形態】
【００２１】
本発明の特定の実施形態を対象とする以下の説明および関連する図面で、本発明の態様が開示される。本発明の範囲から逸脱することなく、代替の実施形態を考案することができる。加えて、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素は詳細に記載されないか、または省略される。
【００２２】
「例示的な」という言葉は、「例、実例、または例示として機能すること」を意味するように本明細書で使用される。「例示的な」ものとして本明細書に記載される任意の実施形態は、必ずしも他の実施形態よりも好ましいか、または有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、説明された特徴、利点または動作モードを含むことを必要としない。
【００２３】
本明細書で使用される用語は、特定の実施形態を記載することのみを目的とし、本発明の実施形態を限定するものではない。本明細書で使用される単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別段に明確に示さない限り、複数形をも含むものとする。「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用される場合、記述される特徴、整数、ステップ、動作、要素および／または構成要素の存在を明示するものであって、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素および／またはそのグループの存在または追加を排除するものではないことがさらに理解されよう。
【００２４】
さらに、多くの実施形態が、たとえばコンピューティングデバイスの要素によって実行されるべき、一連のアクションに関して記載される。本明細書に記載される様々なアクションは、特定の回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））により、１つもしくは複数のプロセッサによって実行されるプログラム命令により、または両方の組合せによって実行できることが認識されよう。加えて、本明細書に記載されるこれら一連のアクションは、実行時に、本明細書に記載される機能を関連するプロセッサに実行させるコンピュータ命令の対応するセットを記憶した、任意の形式のコンピュータ可読記憶媒体内で完全に具現化されるものと見なすことができる。したがって、本発明の様々な態様は、特許請求される主題の範囲内にすべて入ることが企図されているいくつかの異なる形式で具現化することができる。加えて、本明細書に記載される実施形態の各々について、任意のそのような実施形態の対応する形式が、たとえば、記載されたアクションを実行する「ように構成された論理」として本明細書に記載される場合がある。
【００２５】
情報および信号は、多種多様な技術および技法のいずれかを使用して表すことができることを当業者は諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場、電子スピン素粒子、電子スピン、またはそれらの任意の組合せによって表すことができる。
【００２６】
さらに、本明細書で開示された実施形態に関連して記載された様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的なコンポーネント、ブロック、モジュール、回路、およびステップが、概してそれらの機能に関して上述された。そのような機能をハードウェアとして実装するか、またはソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、記載された機能を特定の適用例ごとに様々な方法で実装できるが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈されるべきではない。
【００２７】
図１は、例示的な一実施形態による１つの多端子多自由層のＭＴＪ構造１００を示す。図１を参照すると、多端子多自由層のＭＴＪ構造１００は、反強磁性（ＡＦＭ）層１０４を支持する下部電極層１０２を含むことができ、反強磁性（ＡＦＭ）層１０４は、同様に、固定層１０６上に形成された障壁層１０８とともに固定層１０６を支持することができる。一態様では、障壁層１０８は、第１の自由磁化層１１０Ａ、および第１の自由磁化層１１０Ａから間隔Ｄ１だけ横方向に転置された第２の自由磁化層１１０Ｂを支持する。Ｄ１は従来の最小ＭＴＪサイズに近い可能性があり、従来の最小ＭＴＪサイズは実装用に選択された適用例および特定のＭＴＪ技術に依存できることが、本開示の意見を有するＭＴＪ分野の当業者によって理解されよう。例示のために、かつＤ１または例示的な実施形態による実践で使用され得る任意の他のパラメータの数値上の限定なしに、Ｄ１の例示的な値は、４０ｎｍのＭＴＪ技術用の４０ｎｍまたは２８ｎｍのＭＴＪ技術用の２８ｎｍであり得るし、４０ｎｍまたは２８ｎｍのＭＴＪ技術用の４０ｎｍまたは２８ｎｍであり得る。
【００２８】
さらに図１を参照すると、第１のキャッピング／上部電極層１１２Ａは第１の自由磁化層１１０Ａの上または上部に配置することができ、同様に、第２のキャッピング／上部電極層１１２Ｂは第２の自由磁化層１１０Ｂの上または上部に配置することができる。第１のキャッピング／上部電極層１１２Ａは第１の端子１１４Ａに結合することができ、第１の端子１１４Ａは、一態様では、第１のワード線スイッチ１１６Ａを介して第１のＭＴＪセルリード／ライト端子１５０に選択的に結合することができ、第１のＭＴＪセルリード／ライト端子１５０は、同様に外部カップリング「Ａ」に結合される。たとえば、外部カップリングＡは、読取り電流源（図示せず）および書込み電流源（図示せず）によって駆動されることが可能なビット線／選択線であり得る。第２のキャッピング／上部電極層１１２Ｂは第２の端子１１４Ｂに結合することができ、第２の端子１１４Ｂは、一態様では、第２のワード線スイッチ１１６Ｂを介して第２のＭＴＪセルリード／ライト端子１５２に選択的に結合することができ、第２のＭＴＪセルリード／ライト端子１５２は、同様に外部カップリング「Ｂ」に結合される。たとえば、外部カップリングＢは、読取り電流源および書込み電流源によって駆動されることが可能な別のビット線／選択線であり得る。下部電極層１０２は、第３のＭＴＪセルリード／ライト端子１５４に結合することができる。（「Ｃ」として示される）ビット選択線は、第３のＭＴＪセルリード／ライト端子１５４に結合することができる。一実施形態では、後の節でより詳細に記載されるように、別のスイッチ（図１には示されず）は、下部電極層１０２からＭＴＪセルリード／ライト端子１５４を通って接地基準または他の電流シンク（図１には示されず）に、すなわち「Ｃ」を接地に接続するように、電流経路を切替可能に確立するように配置することができる。
【００２９】
引き続き図１を参照すると、第１のワード線スイッチ１１６Ａおよび第２のワード線スイッチ１１６Ｂは、たとえば、ＮＭＯＳ  ＦＥＴによって実装することができる。一態様では、第１のワード線ＷＬ１はワード線スイッチ１１６Ａを制御することができ、第２のワード線ＷＬ２はワード線スイッチ１１６Ｂを制御することができる。一態様では、後の節でより詳細に記載されるように、ＷＬ１およびＷＬ１の信号は、書込み電流源（図示せず）からキャッピング／上部電極層１１２Ａまたは１１２Ｂへの電流経路の順序で、読取り電流経路の確立を制御することができる。
【００３０】
さらに図１を参照すると、前に記載されたように、第１の自由磁化層１１０Ａは、第２の自由磁化層１１０Ｂから横方向の距離Ｄ１だけ間隔をあけられ、Ｄ１は短い（たとえば、限定なしに、約数十ナノメートルから数百ナノメートル）ので、固定層１０６で極性が維持される。また、２倍のＭＴＪはトンネリング磁気抵抗（ＴＭＲ）およびＲｐと（代替的に「デルタＲ」と参照される）Ｒａｐとの間の差分を増大させる。したがって、本開示を読むことから当業者によって諒解されるように、図１の構造は低誤差読取り検知を提供することができる。
【００３１】
図２Ａ、図２Ｂ、および図２Ｃは、それぞれ、磁化状態の第１、第２、および第３のセットの各々での、例示的な一実施形態による図１の多端子多自由層のＭＴＪ構造１００の２端子抵抗の態様を示す。「磁化状態」は、固定層１０６のアライメント（平行（Ｐ）または反平行（ＡＰ））に対する第１の自由磁化層１１０Ａおよび第２の自由磁化層１１０Ｂのアライメントを意味することが理解されよう。「２端子」抵抗の態様は、第３のＭＴＪセルリード／ライト端子１５４が浮いているとき、図１の第１のＭＴＪセルリード／ライト端子１５０と第２のＭＴＪセルリード／ライト端子１５２との間のＲＥＡＤ経路に沿った抵抗を指す。後の節でより詳細に記載されるように、一態様では、図１の多端子多自由層のＭＴＪ構造１００は、３端子モードが可能である。図２Ａの状態は、第１の自由磁化層１１０Ａおよび第２の自由磁化層１１０Ｂの両方が固定層１０６に対して平行（Ｐ）のアライメントにある。示されたように、結果として生じたＲＥＡＤ経路を通る抵抗はＲｐの約２倍である。図２Ｂの状態は、第１の自由磁化層１１０ＡがＡＰアライメントにあり、第２の自由磁化層１１０ＢがＰアライメントにある。ＲａｐがＲｐの約２倍であると仮定すると、ＲＥＡＤ経路の抵抗はＲｐの約３倍である。第１の自由磁化層１１０Ａおよび第２の自由磁化層１１０Ｂを、図２Ａ、図２Ｂまたは図２Ｃのいずれかに、選択的に書き込むための方法は、図３Ａおよび図３Ｂを参照して、より詳細に記載される。
【００３２】
図３Ａおよび図３Ｂは、例示的な一実施形態による方法において、図１の多端子多自由層のＭＴＪ構造の、それぞれ第１の自由磁化層および第２の自由磁化層を書き込むための例示的な書込み電流フローを示す。図３Ａを参照すると、第１のワード線スイッチ１１６ＡをＯＮに切り替えて第１のＭＴＪセルリード／ライト端子１５０（または第１のキャッピング／上部電極層１１２Ａ）を書込み電流源に結合し、同時に、第３のＭＴＪセルリード／ライト端子１５４を接地基準または同等の電流シンクに結合することによって、書込みが実行される。書込み電流が描写されたＷｒｉｔｅ＿１＿Ｐ電流の方向にある場合、第１の自由磁化層１１０Ａは、第１の自由磁化層１１０Ａ内の実線の磁化矢印によって示されたように、Ｐ状態に切り替わる。一方、書込み電流が描写されたＷｒｉｔｅ＿１＿ＡＰ電流の方向にある場合、第１の自由磁化層１１０Ａは、第１の自由磁化層１１０Ａ内の破線によって示されたように、ＡＰ状態に切り替わる。図３Ｂを参照すると、第２の自由磁化層１１０Ｂを書き込むことは、第３のＭＴＪセルリード／ライト端子１５４を接地基準または同等の電流シンクに結合しながら、第２のワード線スイッチ１１６ＢをＯＮに切り替えて端子「Ｂ」を書込み電流源に結合することによって実行することができる。書込み電流が描写されたＷｒｉｔｅ＿２＿Ｐ電流の方向にある場合、第２の自由磁化層１１０Ｂは、第２の自由磁化層１１０Ｂ内の実線の磁化矢印によって示されたように、Ｐ状態に切り替わる。一方、書込み電流が描写されたＷｒｉｔｅ＿２＿ＡＰ電流の方向にある場合、第２の自由磁化層１１０Ｂは、第２の自由磁化層１１０Ｂ内の破線によって示されたように、ＡＰ状態に切り替わる。
【００３３】
図４Ａおよび図４Ｂは、例示的な一実施形態による２フェーズ３端子多階層の読取り回路４００の、それぞれ１つの個別自由磁化層読取りフェーズおよび１つの多自由層読取りフェーズを示す。概念と一体ではない複雑さを導入せずに新規の概念に焦点を当てるために、２フェーズ３端子多階層の読取り回路４００および様々な実施形態に加える例示的な動作は、図１の例示的な多端子多自由層のＭＴＪ構造１００を利用する配置で記載される。
【００３４】
図４Ａを参照すると、第１フェーズは、ビット線「Ｓｌ／ＢＬ１」を読取り電流源（図示せず）に結合し、ワード線信号ＷＬ１はワード線スイッチ１１６ＡをＯＮに切り替え、ワード線信号ＷＬ２はワード線スイッチ１１６ＢをＯＦＦに切り替える。一態様では、ビット線／選択線ＢＬ／ＳＬ３は、たとえばアドレス論理（図示せず）によって、接地基準または同等の電流シンク（図示せず）に結合される。１つの例示的な読取り電流極性によれば、結果として、読取り電流ＲＥＡＤ＿Ａは、共通障壁層１０８によって共通固定層１０６から分離された第１の自由磁化層１１０Ａを通り、次いで共通ＡＦＭ層１０４を通り、共通ＢＥ層１０２を通り、下部端子１５４を通って、上述されたように接地基準に結合することができるＢｌ／ＳＬ３に達する。読取り電流ＲＥＡＤ＿Ａ用の上述された経路の方向は、ＳＬ／ＢＬ１での読取り電圧およびＢＬ／ＳＬ３での接地／電流シンクを適用する読取り極性を仮定することが理解されよう。当然、読取り電流ＲＥＡＤ＿Ａ用の方向は、ＢＬ／ＳＬ３での読取り電圧およびＳＬ／ＢＬ１での接地／電流シンクを適用する読取り極性を使用することによって反転することができる。
【００３５】
次に図４Ｂを参照すると、一態様に加えて、第２フェーズは読取り電流源（図示せず）に結合されたビット線「Ｓｌ／ＢＬ１」を維持し、ワード線信号ＷＬ１はワード線スイッチ１１６ＡをＯＮに切り替え、ワード線信号ＷＬ２はワード線スイッチ１１６ＢをＯＮに切り替える。一態様では、ＳＬ／ＢＬ２は、たとえばビット線論理（図示せず）によって、接地または同等の電流シンクに結合され、ＢＬ／ＳＬ３は、図４Ａの第１フェーズ中に結合された接地基準または同等の電流シンクから分離される。結果として、読取り電流ＲＥＡＤ＿Ｂは、ビット線ＢＬから、第１のＭＴＪセルリード／ライト端子１５０を通り、第１のキャッピング層／上部電極層１１２Ａを通り、共通障壁層１０８によって共通固定層１０６から分離された第１の自由磁化層１１０Ａによって確立された前述のＭＴＪを通り、次いで共通障壁層１０８を通って第２の自由磁化層１１０Ｂの下の共通障壁層１０８の下の領域を（図１で「Ｄ１」として示された）短い距離だけ横切り、次いで共通障壁層１０８によって共通固定層１０６から分離された第２の自由磁化層１１０Ｂによって確立されたＭＴＪを上に通り、第２のキャッピング層／上部電極層１１２Ｂを上に通り、第２のワード線スイッチ１１６Ｂを通り、第２のＭＴＪセルリード／ライト端子１５２の接地に達する。ＲＥＡＤ＿Ｂ電流は、上述のＭＴＪ、すなわち共通障壁層１０８によって共通固定層１０６から分離された第１の自由磁化層１１０Ａによって確立されたＭＴＪ、および、第１の自由磁化層１１０Ａから横方向に転置され、共通障壁層１０８によって共通固定層１０６から分離された第２の自由磁化層１１０Ｂによって確立されたＭＴＪの直列抵抗に基づくＳＬ／ＢＬ１検知電圧を形成する。図４Ａを参照して読取り電流ＲＥＡＤ＿Ｂについて記載されたように、記載された読取り電流ＲＥＡＤ＿Ｂ用の経路は、読取り電圧がＳＬ／ＢＬ１およびＳＬ／ＢＬ２での接地／電流シンクで適用されることを仮定する。読取り電流ＲＥＡＤ＿Ｂの反対方向は、読取り電圧をＳＬ／ＢＬ２およびＳＬ／ＢＬ１での接地／電流シンクに適用することによって取得することができる。
【００３６】
第１の自由磁化層１１０Ａおよび第２の自由磁化層１１０Ｂの磁化状態を検出する際の様々な例示的な実施形態による基準電圧Ｒｅｆ１、Ｒｅｆ２、およびＲｅｆ３、ならびに検知増幅器（ＳＡ）４０２が、次に記載される。一態様では、検知増幅器４０２は、図４Ａの第１フェーズ中ＳＬ／ＢＬ１の検知電圧をＲｅｆ１と比較し、その比較に基づいて、第１の自由磁化層１１０Ａの状態を検出するように構成される。一態様では、この検出は、第１の自由磁化層１１０ＡがＰ状態にあるとき読取り電流ＲＥＡＤ＿Ａから得られる「ＳＬ／ＢＬ１」での定格検知電圧と、ＡＰ状態にあるときの「ＳＬ／ＢＬ１」での定格検知電圧との間の中間点でＲｅｆ１を設定することによって提供することができる。この態様に加えて、ＳＡ４０２は、ＳＬ／ＢＬ１の検知電圧がＲｅｆ１よりも大きい場合、２ビット状態のビット１として「１」を、ＳＬ／ＢＬ１の検知電圧がＲｅｆ１よりも小さい場合、「０」を生成するように構成することができる。
【００３７】
図４Ｂを参照すると、ＲＥＡＤ＿ＢからのＳＬ／ＢＬ２の検知電圧は、４つの考えられる値のうちの１つを有する。ＲＥＡＤ＿Ｂの振幅がＲＥＡＤ＿Ａと同じであると仮定すると、考えられる値の４つすべては、図４ＡのＳＬ／ＢＬ１の検知電圧よりも高くなる。これら４つの考えられるＲＥＡＤ＿ＢのＳＬ／ＢＬ２の検知電圧の第１のペアは、第１の自由磁化層１１０ＡがＰ状態にあるとき、第２の自由磁化層１１０ＢがＰ状態またはＡＰ状態にあることに応答して形成される。これら４つの考えられるＲＥＡＤ＿ＢのＳＬ／ＢＬ２の検知電圧の第２のペアは、第１の自由磁化層１１０ＡがＡＰ状態にあるとき、第２の自由磁化層１１０ＢがＰ状態またはＡＰ状態にあることに応答して形成される。一態様では、考えられるＲＥＡＤ＿ＢのＳＬ／ＢＬ２の検知電圧の第１のペアの間の検出は第１のペアの間の中間点にＲｅｆ２を設定することによって提供することができ、考えられるＲＥＡＤ＿ＢのＳＬ／ＢＬ２の検知電圧の第２のペアの間の検出は４つの考えられる電圧の第２のペアの間の中間点にＲｅｆ３を設定することによって提供することができる。さらなる態様では、ＳＡ４０２は、第１の自由磁化層１１０ＡがＰ状態にあることを図４Ａの第１フェーズが検出することに応答して、図４Ｂの第２フェーズ用の比較電圧としてＲｅｆ２を選択するように構成することができる。言い換えれば、ＳＡ４０２が２ビット状態の最下位ビットであるビット１として「０」を生成することを図４Ａの第１フェーズがもたらした場合、最上位ビットであるビット２を決定するためにＲｅｆ２が使用される。一方、ＳＡ４０２が「１」のビット１を生成することを図４Ａの第１フェーズがもたらした場合、ビット２を決定するためにＲｅｆ３が使用される。したがって、記載されたＲｅｆ１、Ｒｅｆ２、およびＲｅｆ３で、図４Ａおよび図４Ｂによって示された２フェーズ３端子の読取りは、第１の自由磁化層１１０Ａおよび第２の自由磁化層１１０ＢのＰ磁化またはＡＰ磁化によって表現された、以下の４つの記憶ビット２、ビット１の状態を決定することができる：「００」、「０１」、「１０」、および「１１」。読取り電流ＲＥＡＤ＿ＡおよびＲＥＡＤ＿Ｂの方向は、特定の読取り電圧極性を仮定して記載され、そのことは例示的な実施形態のいずれの範囲も限定するものではないことが理解されよう。むしろ、本開示の意見を有するＭＴＪ分野の当業者によって容易に理解されるように、読取り電流ＲＥＡＤ＿ＡおよびＲＥＡＤ＿Ｂの方向は、一部は設計上の選択であり得るし、一般的なＭＴＪ設計技法を本開示に提供する当業者が容易に選択しセットアップすることができる。
【００３８】
図３Ａ、図３Ｂ、図４Ａ、および図４Ｂを参照すると、読取り経路が高いＲを有し、書込み経路が低いＲを有することが見てとれる。例示的な読取りおよび書込みの態様は、たとえば、複数ビットまたは大きい検知デルタＲに適用できることが諒解されよう。
【００３９】
図５は、上述の図４Ａおよび図４Ｂの読取りプロセスを制御するＷＬ１およびＷＬ２用の１つの例示的なワード線の信号波形を示す。
【００４０】
図６は、１つの３端子読取り態様による１つの例示的な多自由層、個別に読取り可能な自由磁化層のＭＴＪセル６００を示す。図６の多自由層、個別に読取り可能な自由磁化層のＭＴＪセル６００は、図１の多端子多自由層のＭＴＪ構造１００を使用することができる。したがって、本発明の概念と一体ではない複雑さを導入せずに新規の態様により良く焦点を当てるために、２フェーズ３端子多階層の読取り回路４００および様々な実施形態に加える例示的な動作は、図１の例示的な多端子多自由層のＭＴＪ構造１００を利用する配置で記載される。これはいかなる実施形態の範囲も限定することを意図したものではないことが理解されよう。
【００４１】
図６を参照すると、多自由層、個別に読取り可能な自由磁化層のＭＴＪセル６００は、第１の自由磁化層１１０Ａの状態を検出する第１の検知増幅器（ＳＡ）６０２Ａおよび第２の自由磁化層１１０Ｂの状態を検出する第２のＳＡ６０２Ｂを含むことができる。一態様では、第１のＳＡ６０２Ａおよび第２のＳＡ６０２Ｂの両方は、上述のＲｅｆ１電圧、すなわちＰ状態にある第１の自由磁化層１１０Ａおよび第２の自由磁化層１１０Ｂから得られる定格検知電圧と、ＡＰ状態にある第１の自由磁化層１１０Ａおよび第２の自由磁化層１１０Ｂから得られる定格検知電圧の間の中間点であるＲｅｆを受信することができる。
【００４２】
さらに図６を参照すると、例示的な動作では、ＷＬ１がワード線スイッチ１１６ＡをＯＮに切り替え、一態様によれば、ＷＬ２は、同時にワード線スイッチ１１６ＢをＯＮに切り替える。第１のＭＴＪセルリード／ライト端子１５０および第１のワード線スイッチ１１６Ａを通って第１のキャッピング／上部電極層１１２Ａに結合されたＳＬ／ＢＬ１、ならびに第２のＭＴＪセルリード／ライト端子１５２および第２のワード線スイッチ１１６Ｂを通って第２のキャッピング／上部電極層１１２Ｂに結合されたＳＬ／ＢＬ２は、各々読取り電流源（図示せず）に結合される。次いで、読取り電流ＩＮＤ＿Ｒｅａｄ＿１は、共通固定層１０６の上の共通障壁層１０８によって間隔をあけられた第１の自由磁化層１１０Ａによって確立されたＭＴＪを通り、共通ＡＦＭ層１０４を通り、共通ＢＥ層１０２および第３のＭＴＪセルリード／ライト端子１５４を通って接地に達し、第１の自由磁化層１１０Ａの状態を示すＳＬ／ＢＬ１の検知電圧を発生させる。同様に、ＩＮＤ＿Ｒｅａｄ＿２は、共通固定層１０６の上の同じ共通障壁層１０８によって第１の自由磁化層１１０Ａから横方向に転置された第２の自由磁化層１１０Ｂによって確立されたＭＴＪを通り、共通ＡＦＭ層１０４および共通ＢＥ層１０２を通り、同じ第３のＭＴＪセルリード／ライト端子１５４を通って接地に達し、第２の自由磁化層１１０Ｂの状態を示すＳＬ／ＢＬ２の検知電圧を発生させる。
【００４３】
上述の例示的な読取り動作は、ＷＬ１が第１のワード線スイッチ１１６ＡをＯＮに切り替え、同時にＷＬ２が第２のワード線スイッチ１１６ＢをＯＮに切り替えることを示した。代替の一態様では、ＷＬ１およびＷＬ２は、順次、または、たとえば、第１フェーズが第２のワード線スイッチ１１６ＢをＯＦＦに保ちながら第１のワード線スイッチ１１６ＡをＯＮに切り替え、それにより第１の自由磁化層１１０Ａ用のＳＬ／ＢＬ１の検知電圧を確立し、第２フェーズが第１のワード線スイッチ１１６ＡをＯＦＦに切り替え、第２のワード線スイッチ１１６ＢをＯＮに切り替えて、第２の自由磁化層１１０Ｂの読取り用のＳＬ／ＢＬ２の検知電圧を確立する、２フェーズ読取り動作で順序付けることができる。この代替の順次読取り態様では、第１のワード線スイッチ１１６Ａおよび第２のワード線スイッチ１１６Ｂのどちらが第１フェーズでＯＮ（またはＯＦＦ）に切り替えられ、次いで第２フェーズでＯＦＦ（またはＯＮ）に切り替えられるか、およびその逆に関する順序は任意であることが理解されよう。ＭＴＪ分野の当業者が本開示から理解するように、合計読取り継続時間は、前述の同時読取り態様よりもこの順次読取り態様の方が長い可能性がある。しかし、いくつかの適用例では、順次読取り態様は、所与の構造および技術の場合、同時読取り態様によって可能になった、または表されたよりも、高い読取り確度を可能にする、または表す場合がある。たとえば、同時読取り態様によるいくつかの実装形態は、共通固定層１０６、共通ＡＦＭ層１０４、および共通ＢＥ層１０２のうちの１つまたは複数での、またはそれらの間の潜在的な電圧において起こり得る増加からの読取り電圧の起こり得る外乱を表す、または表す潜在能力を提示するように解析される場合がある。
【００４４】
図７は、さらなる３端子読取り態様による１つの例示的な多自由層の差分読取りＭＴＪセル７００を示す。図７の多自由層の差分読取りＭＴＪセル７００は、図１の多端子多自由層ＭＴＪデバイス１００を使用することができ、本発明の概念を実践することと一体ではない詳細を導入しないで、新規の概念により良く焦点を合わせるような配置で記載される。図７の多自由層の差分読取りＭＴＪセル７００の図１の多端子多自由層のＭＴＪ構造１００の実装形態は一例にすぎず、いかなる実施形態の範囲も限定するものではない。
【００４５】
一態様では、単一ビットは、概して図３Ａおよび図３Ｂを参照して記載された書込みプロセスによる書込みプロセスにより、図７の多自由層の差分読取りＭＴＪセル７００に書き込むことができ、さらなる特徴として、書込みは、第１の自由磁化層１１０Ａを通してＷｒｉｔｅ＿１＿ＰまたはＷｒｉｔｅ＿１＿ＡＰのいずれかを流し、相補的な方向である第２の自由磁化層１１０Ｂを通してＷｒｉｔｅ＿２＿ＰまたはＷｒｉｔｅ＿２＿ＡＰを流して、第１の自由磁化層１１０Ａおよび第２の自由磁化層１１０Ｂを相補的なＰ状態／ＡＰ状態に置く。図７を参照すると、ＳＡ７０２によって示されたように、差分の記憶および取出しは基準セルに対する必要性をなくし、さらに、固定基準信号を使用して容易に取得できるよりも実質的に低い誤り率を取得することができる。
【００４６】
図８は、複数の平行ＭＴＪを提供することができ、図１の多端子多自由層ＭＴＪデバイス１００に対する代替形態として３端子の態様を有することができる、１つの、複数の柱の実施形態による１つの多自由層、分離障壁層のＭＴＪデバイス８００を示す。図８を参照すると、多自由層ＭＴＪデバイス８００は、下から上の順序で、共通ベース電極層８０２、共通ＡＦＭ層８０４、および共通固定層８０６を含むことができる。下部電極または第３のＭＴＪセルリード／ライト端子８０１は、総称的に「Ｃ」として表されるビット線に結合することができる。第１の柱８５０Ａは、共通固定層８０６の上面の第１の位置または第１の領域に配置することができ、第２の柱８５０Ｂは、第１の柱８５０Ａから距離Ｄ２だけ横方向に転置された第２の位置または第２の領域に配置することができる。距離Ｄ２は、図１を参照して記載されたＤ１に従うことができる。第１の柱８５０Ａは、ベースとしての障壁層８５２Ａ、障壁層８５２Ａ上の自由磁化層８５４Ａ、および自由磁化層８５４Ａ上のキャッピング／上部電極層８５６Ａを含むことができる。第２の柱８５０Ｂは、同様に、そのベースになり得る障壁層８５２Ｂから始めて、下から上の順序で、自由磁化層８５４Ｂおよびキャッピング／上部電極層８５６Ｂを有する構造になることができる。共通固定層８０６の上の第１の柱８５０Ａの障壁層８５２Ａによって間隔をあけられた第１の柱８５０Ａの自由磁化層８５４Ａは第１のＭＴＪを形成し、同様に、共通固定層８０６の上の第２の柱８５０Ｂの障壁層８５２Ｂによって間隔をあけられた第２の柱８５０Ｂの自由磁化層８５４Ｂは第２のＭＴＪを形成する。一態様では、第１の柱８５０Ａの内側の対向壁と第２の柱８５０Ｂの内側の対向壁との間の（図示されているが個別に標示されていない）間隔は、図１の実施形態を参照して記載された「Ｄ１」と同じ寸法であり得る。
【００４７】
図９Ａ、図９Ｂ、および図９Ｃは、それぞれ、磁化状態の第１、第２、および第３のセットの各々での、例示的な一実施形態による図８の多自由層、分離障壁層のＭＴＪ構造８００の２端子抵抗の態様を示す。図９Ａ、図９Ｂ、および図９Ｃによって表された例示的な状態は、図２Ａ、図２Ｂ、および図２Ｃによって表された図１の実施形態の例示的な状態に対応するものとして示され、ＷＬ１およびＷＬ２がワード線スイッチ８０８Ａ、８０８ＢをＯＮに切り替えるとき、Ｒｅａｄ＿Ｒ経路にわたって実質的に同じ抵抗、すなわち前述されたような２端子抵抗を表す。抵抗は、図９Ａ、図９Ｂ、および図９Ｃの上方にマークされている。Ｒｅａｄ＿Ｒ経路について図９Ａ〜図９Ｂに示された方向は、任意に、ＳＬ／ＢＬ１での読取り電圧およびＳＬ／ＢＬ２での接地／電流シンクを適用する読取り極性を仮定することが理解されよう。ＳＬ／ＢＬ２での読取り電圧およびＳＬ／ＢＬ１での接地／電流シンクを適用することによって、反対方向を取得し使用することができるので、図示された方向は例にすぎない。
【００４８】
図１０Ａおよび図１０Ｂは、図１０Ａのモードでは、第１の柱８５０Ａの自由磁化層８５４Ａを書き込むための例示的な書込み電流フローＷｒｉｔｅ＿１＿ＰおよびＷｒｉｔｅ＿１＿ＡＰを、図１０Ｂのモードでは、第２の柱８５０Ｂの自由磁化層８５４Ｂを書き込むための書込み電流フローＷｒｉｔｅ＿２＿ＰおよびＷｒｉｔｅ＿２＿ＡＰを示す。Ｗｒｉｔｅ＿１＿Ｐ、Ｗｒｉｔｅ＿１＿ＡＰ、Ｗｒｉｔｅ＿２＿Ｐ、およびＷｒｉｔｅ＿２＿ＡＰは、図１の第１の自由磁化層１１０Ａおよび第２の自由磁化層１１０Ｂとは対照的に、自由磁化層８５４Ａおよび８５４ＢがＰ状態またはＡＰ状態のうちの選択された状態に書き込まれることを除いて、図３Ａおよび図３Ｂを参照して記載された通りであり得る。
【００４９】
図１１Ａおよび図１１Ｂは、例示的な一実施形態による２フェーズ３端子多階層の読取り回路１１００の、それぞれ１つの個別自由磁化層読取りフェーズおよび１つの多自由層読取りフェーズを示す。２フェーズ３端子多階層の読取り回路１１００は、図８の例示的な多自由層ＭＴＪデバイス８００を利用することができる。一態様では、２フェーズ３端子多階層の読取り回路１１００は、Ｒｅｆ  １、Ｒｅｆ  ２およびＲｅｆ  ３を受信できる検知増幅器（ＳＡ）１１０２を含むことができ、これらは、図４Ａおよび図４Ｂの２フェーズ３端子多階層の読取り回路４００のＳＡ４０２によって受信されるＲｅｆ  １、Ｒｅｆ  ２およびＲｅｆ  ３について記載されたそれぞれの電圧である。
【００５０】
図１１Ａを参照すると、一態様によれば、第１フェーズでは、Ｓｌ／ＢＬ１は読取り電流源（図示せず）に結合され、ワード線信号ＷＬ１はワード線スイッチ８０８ＡをＯＮに切り替え、ワード線信号ＷＬ２はワード線スイッチ８０８ＢをＯＦＦに切り替える。さらなる態様では、ＢＬ／ＳＬ３は、たとえばアドレス論理（図示せず）によって、接地基準または同等の電流シンク（図示せず）に結合される。次いで、読取り電流ＲＥＡＤ＿Ａは、第１の柱８５０Ａの障壁層８５２Ａによって共通固定層８０６から分離された第１の柱８５０Ａの自由磁化層８５４Ａによって確立されたＭＴＪを通り、前述されたようにＳＡ１１０２がＲｅｆ１と比較するＳｌ／ＢＬ１検知電圧を確立する。一態様では、ＳＡ１１０２のビット１の出力は、第１の柱８５０Ａの自由磁化層８５４ＡがＰ状態にある場合「０」、ＡＰ状態にある場合「１」であり得る。前述されたように、ＳＡ１１０２によるビット１の出力は、２ビット状態ビット２、ビット１の最下位または最も右のビットであり得る。読取り電流Ｒｅａｄ＿Ａについて図１１Ａに示された方向は、任意に、ＳＬ／ＢＬ１での読取り電圧およびＳＬ／ＢＬ２での接地／電流シンクの読取り極性を仮定する。これは例にすぎず、Ｒｅａｄ＿Ａについての反対方向は、ＳＬ／ＢＬ２での読取り電圧およびＳＬ／ＢＬ１での接地／電流シンクを適用することによって、取得し使用することができる。
【００５１】
図１１Ｂを参照すると、一態様では、第２フェーズは、ＷＬ１がワード線スイッチ８０８ＡをＯＮに維持すること、ワード線信号ＷＬ２がワード線スイッチ８０８ＢをＯＮに切り替えること、およびＢＬ／ＳＬ３が図１１Ａの第１フェーズ中に結合された接地基準または同等の電流シンクから分離されることを含む。このことは読取り電流Ｒｅａｄ＿Ｂ用の電流経路を確立し、その経路は、ＳＬ／ＢＬ１から、第１の柱８５０Ａを通って共通固定層８０６に入り、共通固定層を通って約Ｄ１の距離を横切り、第２の柱８５０Ｂを上に通り、ワード線スイッチ８０８Ｂを通り、次いで、上述されたように接地されているＳＬ／ＢＬ２に達する。Ｒｅａｄ＿Ｂ経路の抵抗は、上記のＭＴＪ、すなわち第１の柱８５０Ａの障壁層８５２Ａによって共通固定層８０６から分離された第１の柱８５０Ａの自由磁化層８５４Ａによって確立されたＭＴＪ、および第２の柱８５０Ｂの障壁層８５２Ｂによって共通固定層８０６から分離された第２の柱８５０Ｂの自由磁化層８５４Ｂによって確立されたＭＴＪの直列抵抗である。Ｒｅａｄ＿Ｂ電流は上述の抵抗を示すＳＬ／ＢＬ１の検知電圧を形成し、ＳＡ１１０２はこの電圧をＲｅｆ２およびＲｅｆ３のうちの１つと比較する。図１１Ａの第１フェーズが検出した自由磁化層の状態に応じて、言い換えれば、図１１Ａの第１フェーズのビット１の出力が「０」であったか、または「１」であったかに応じて、比較はビット２を生成する。一態様では、図４Ａおよび図４Ｂで示された実施形態について記載された同じ一般概念により、図１１Ａの第１フェーズおよび図１１Ｂの第２フェーズの順序は、自由磁化層８５４Ａおよび８５４ＢのＰまたはＡＰの磁化によって表される、以下の４つの記憶状態を決定することができる：「００」、「０１」、「１０」、および「１１」。読取り電流Ｒｅａｄ＿Ｂについて図１１Ｂに示された方向は、任意に、ＳＬ／ＢＬ１での読取り電圧およびＳＬ／ＢＬ２での接地／電流シンクの読取り極性を仮定する。この方向は例にすぎず、Ｒｅａｄ＿Ｂについての反対方向は、ＳＬ／ＢＬ２での読取り電圧およびＳＬ／ＢＬ１での接地／電流シンクを適用することによって、取得し使用することができる。
【００５２】
図１２は、描写された例示的な構造では図８の多端子多自由層ＭＴＪデバイス８００を利用できる、１つの３端子読取り態様による、１つの例示的な多自由層、個別に読取り可能な自由磁化層のＭＴＪセル１２００を示す。
【００５３】
図１２を参照すると、多自由層、個別に読取り可能な自由磁化層１２００は、第１の柱８５０Ａの自由磁化層８５４Ａの状態を検出する第１の検知増幅器（ＳＡ）１２０２Ａおよび第２の柱８５０Ｂの自由磁化層８５４Ｂの状態を検出する第２のＳＡ１２０２Ｂを含むことができる。一態様では、ＳＡ１２０２ＡおよびＳＡ１２０２Ｂの両方は、上述のＲｅｆ１電圧、すなわちＰ状態にある自由磁化層８５４Ａおよび８５４Ｂから得られる定格検知電圧と、ＡＰ状態にある自由磁化層８５４Ａおよび８５４Ｂから得られる定格検知電圧の間の中間点であるＲｅｆを受信することができる。前述されたように読取り電流源がＳＬ／ＢＬ１およびＳＬ／ＢＬ２に結合されると仮定すると、一態様では、読取り電流ＩＮＤ＿Ｒｅａｄ＿１は、共通固定層８０６の上の第１の柱８５０Ａの障壁層８５２Ａによって間隔をあけられた自由磁化層８５４Ａを有する第１の柱８５０Ａによって確立されたＭＴＪを通り、自由磁化層８５４Ａの状態を示すＳＬ／ＢＬ１の検知電圧を発生させる。同様に、読取り電流ＩＮＤ＿Ｒｅａｄ＿２は、共通固定層８０６の上の柱８５０Ｂの障壁層８５２Ｂによって間隔をあけられた自由磁化層８５４Ｂを有する第２の柱８５０Ｂによって確立されたＭＴＪを通り、自由磁化層８５４Ｂの状態を示すＳＬ／ＢＬ２の検知電圧を発生させる。図１２に示された読取り電流ＩＮＤ＿Ｒｅａｄ＿１およびＩＮＤ＿Ｒｅａｄ＿２について記載された方向は、任意に、読取り極性がＳＬ／ＢＬ１およびＳＬ／ＢＬ２で読取り電圧を、ＢＬ／ＳＬ３で接地／電流シンクを適用することを仮定し、ＩＮＤ＿Ｒｅａｄ＿１およびＩＮＤ＿Ｒｅａｄ＿２のいずれかまたは両方についての反対方向は、ＢＬ／ＳＬ３に対してＳＬ／ＢＬ１およびＳＬ／ＢＬ２の１つまたは両方への読取り電圧および接地／電流シンクの反対の割当てを適用することによって、取得し使用することができることが理解されよう。
【００５４】
図１３は、差分検知増幅器１３０２との組合せで、例示的な一実施形態による図８の多自由層ＭＴＪデバイス８００を使用する、別の３端子読取り態様による、１つの例示的な多自由層の差分読取りＭＴＪセル１３００を示す。一態様では、図１３の多自由層の差分読取りＭＴＪセル１３００の概略動作は、図７の多自由層の差分読取りＭＴＪセル７００について記載された概略動作に従うことができる。
【００５５】
図１４は、複数の平行ＭＴＪを提供することができ、図１の１つの多端子多自由層のＭＴＪ構造１００に対する別の代替形態、および図８の複数の柱の多自由層ＭＴＪデバイス８００に対する代替形態として、３端子の態様を有することができる、１つの例示的な実施形態による１つの例示的な複数の柱の多自由層ＭＴＪデバイス１４００を示す。一態様では、複数の柱の多自由層ＭＴＪデバイス１４００は、下から上の順序で、共通ベース電極層１４０２および共通ＡＦＭ層１４０４を含むことができる。下部電極または第３のＭＴＪセルリード／ライト端子１４０１は、総称的に「Ｃ」として表されるビット線に結合することができる。第１の柱１４５０Ａは、共通ＡＦＭ層１４０４の上面の第１の位置に配置することができ、第２の柱１４５０Ｂは、第１の柱１４５０Ａから、たとえば前述の距離Ｄ１だけ横方向に転置されて配置することができる。第１の柱１４５０Ａは、ベースとしての固定層１４５２Ａ、固定層１４５２Ａの上面から始めて、下から上の順序で、障壁層１４５４Ａ、自由磁化層１４５６Ａ、およびキャッピング／上部電極層１４５８Ａを含むことができる。第２の柱１４５０Ｂは、そのベースになり得る固定層１４５２Ｂから始めて、下から上の順序で、障壁層１４５４Ｂ、自由磁化層１４５６Ｂおよびキャッピング／上部電極層１４５８Ｂを有する、第１の柱１４５０Ａに対して同様の構造になることができる。一態様では、ワード線ＷＬ１によって制御されるワード線スイッチ１４６０Ａは、キャッピング／上部電極層１４５８Ａを汎用端子Ａに結合し、ワード線ＷＬ２によって制御されるワード線スイッチ１４６０Ｂは、キャッピング／上部電極層１４５８Ｂを汎用端子Ｂに結合する。
【００５６】
図１および図１４を一緒に参照すると、従来のＭＴＪ製造技法、たとえばエッチングを適合させて、これらの図に従ってデバイスを形成することを含む、本開示によって考えられる様々な製造プロセスでは、たとえば、固定層１４５２Ａおよび１４５２Ｂがそこから残る固定層（図示せず）、障壁層１４５４Ａおよび１４５４Ｂがそこから残る障壁層（図示せず）、自由磁化層１４５６Ａおよび１４５６Ｂがそこから残る自由磁化層（図示せず）、および、選択された製造プロセスに応じて、キャッピング／上部電極層１４５８Ａおよび１４５８Ｂがそこから残るキャッピング／上部電極層（図示せず）のエッチングにおけるエッチング停止として、ＡＦＭ層１４０４の（図示されているが個別に標示されていない）厚さを使用することができるので、図１４の構造用のエッチングはより簡単に行うことができることを、本開示の意見を有するＭＴＪ分野の当業者は諒解することができる。
【００５７】
図１５Ａ、図１５Ｂ、および図１５Ｃは、それぞれ、磁化状態の第１、第２、および第３のセットの各々での、例示的な一実施形態による図１４の複数の柱の多自由層ＭＴＪデバイス１４００の２端子抵抗の態様を示す。図１５Ａ、図１５Ｂ、および図１５Ｃによって表された例示的な状態は、図２Ａ、図２Ｂ、および図２Ｃによって表された図１の実施形態の例示的な状態に対応するものとして示され、ＷＬ１およびＷＬ２がワード線スイッチ１４６０Ａ、１４６０ＢをＯＮに切り替えるとき、Ｒｅａｄ＿Ｒ経路にわたって実質的に同じ抵抗、すなわち前述されたような２端子抵抗を表す。抵抗は、図１５Ａ、図１５Ｂ、および図１５Ｃの上方にマークされている。Ｒｅａｄ＿Ｒ経路の方向は、任意に、ＳＬ／ＢＬ１での読取り電圧およびＳＬ／ＢＬ２での接地／電流シンクを適用する読取り極性、および反対方向がＳＬ／ＢＬ２での読取り電圧およびＳＬ／ＢＬ１での接地／電流シンクを適用することによって、取得し使用することができることを仮定することが理解されよう。
【００５８】
図１６Ａおよび図１６Ｂは、図１６Ａのモードでは、第１の柱１４５０Ａの自由磁化層１４５６Ａを書き込むための例示的な書込み電流フローＷｒｉｔｅ＿１＿ＰおよびＷｒｉｔｅ＿１＿ＡＰを、図１６Ｂのモードでは、第２の柱１４５６Ｂの自由磁化層１４５６Ｂを書き込むための書込み電流フローＷｒｉｔｅ＿２＿ＰおよびＷｒｉｔｅ＿２＿ＡＰを示す。Ｗｒｉｔｅ＿１＿Ｐ、Ｗｒｉｔｅ＿１＿ＡＰ、Ｗｒｉｔｅ＿２＿Ｐ、およびＷｒｉｔｅ＿２＿ＡＰは、図１の第１の自由磁化層１１０Ａおよび第２の自由磁化層１１０Ｂとは対照的に、自由磁化層１４５６Ａおよび１４５６ＢがＰ状態またはＡＰ状態のうちの選択された状態に書き込まれることを除いて、図３Ａおよび図３Ｂを参照して記載された通りであり得る。
【００５９】
図１７Ａおよび図１７Ｂは、一態様では、図１４の例示的な複数の柱の多自由層ＭＴＪデバイス１４００を利用できる、例示的な一実施形態による２フェーズ３端子多階層の読取り回路１７００の、それぞれ１つの個別自由磁化層読取りフェーズおよび１つの多自由層読取りフェーズを示す。一態様では、２フェーズ３端子多階層の読取り回路は、Ｒｅｆ  １、Ｒｅｆ  ２およびＲｅｆ  ３を受信できる検知増幅器（ＳＡ）１７０２を含むことができ、これらは、図４Ａおよび図４Ｂの２フェーズ３端子多階層の読取り回路４００のＳＡ４０２によって受信されるＲｅｆ  １、Ｒｅｆ  ２およびＲｅｆ  ３について記載されたそれぞれの電圧である。
【００６０】
図１７Ａを参照すると、第１フェーズは、Ｓｌ／ＢＬ１が読取り電流源（図示せず）に結合され、一態様では、ワード線信号ＷＬ１がワード線スイッチ１４６０ＡをＯＮに切り替え、ワード線信号ＷＬ２がワード線スイッチ１４６０ＢをＯＦＦに切り替えることを仮定する。さらなる態様では、ＢＬ／ＳＬ３は、たとえばアドレス論理（図示せず）によって、接地基準または同等の電流シンク（図示せず）に結合される。したがって、読取り電流ＲＥＡＤ＿Ａ用の経路が確立され、ＲＥＡＤ＿Ａは、第１の柱１４５０Ａの障壁層１４５４Ａによって第１の柱１４５０Ａの固定層１４５２Ａから分離された第１の柱１４５０Ａの自由磁化層１４５６Ａによって確立されたＭＴＪを通り、ＢＬ検知電圧を確立する。これは、一態様ではＳＡ１７０２がＲｅｆ１と比較する、ＳＬ／ＢＬ１の検知電圧を発生させる。一態様では、ＳＡ１７０２のビット１の出力は、第１の柱１４５０Ａの自由磁化層１４５６ＡがＰ状態にある場合「０」、ＡＰ状態にある場合「１」であり得る。読取り電流ＲＥＡＤ＿Ａについて図１７Ａに示された方向は、任意に、ＳＬ／ＢＬ１での読取り電圧およびＳＬ／ＢＬ２での接地／電流シンクの読取り極性を仮定する。これは例にすぎず、ＲＥＡＤ＿Ａについての反対方向は、ＳＬ／ＢＬ２での読取り電圧およびＳＬ／ＢＬ２での接地／電流シンクを適用することによって、取得し使用することができる。
【００６１】
図１７Ｂを参照すると、一態様では、第２フェーズは、ＷＬ１がワード線スイッチ１４６０ＡをＯＮに維持すること、ワード線信号ＷＬ２がワード線スイッチ１４６０ＢをＯＮに切り替えること、およびＢＬ／ＳＬ３が図１７Ａの第１フェーズ中に結合された接地基準または同等の電流シンクから分離されることを含む。次いで、読取り電流ＲＥＡＤ＿Ｂ用の経路が確立され、その経路は、ＳＬ／ＢＬ１から、第１の柱１４５０Ａを通って共通ＡＦＭ層１４０４に入り、共通ＡＦＭ層を通って約Ｄ１の距離を横切り、第２の柱１４５０Ｂを上に通り、ワード線スイッチ１４６０Ｂを通って、ＳＬ／ＢＬ２に達し、接地に達する。ＲＥＡＤ＿Ｂ経路の抵抗は、上記のＭＴＪ、すなわち第１の柱１４５０Ａの障壁層１４５４Ａによって第１の柱１４５０Ａの固定層１４５２Ａから分離された第１の柱１４５０Ａの自由磁化層１４５６Ａによって確立されたＭＴＪ、および第２の柱１４５０Ｂの障壁層１４５４Ｂによって第２の柱１４５０Ｂの固定層１４５２Ｂから分離された第２の柱１４５０Ｂの自由磁化層１４５６Ｂによって確立されたＭＴＪの直列抵抗である。ＲＥＡＤ＿Ｂ電流は、上述の直列抵抗を示すＳＬ／ＢＬ１の検知電圧を形成する。読取り電流ＲＥＡＤ＿Ｂについての図１７Ｂの例示的な方向は、任意に、ＳＬ／ＢＬ１での読取り電圧およびＳＬ／ＢＬ２での接地／電流シンクの読取り極性を仮定する。ＲＥＡＤ＿Ｂについての反対方向は、ＳＬ／ＢＬ２での読取り電圧およびＳＬ／ＢＬ１での接地／電流シンクを適用することによって、取得し使用することができる。
【００６２】
さらに図１７Ｂを参照すると、一態様では、図１７Ａの第１フェーズが検出した自由磁化層の状態に応じて、言い換えれば、図１７Ａの第１フェーズの出力のビット１が「０」であったか、または「１」であったかに応じて、ＳＡ１７０２は、ＲＥＡＤ＿Ｂ電流から得られた上述のＳＬ／ＢＬ１の検知電圧をＲｅｆ２およびＲｅｆ３のうちの１つと比較する。一態様では、図４Ａおよび図４Ｂならびに図１１Ａおよび図１１Ｂで示された実施形態について記載された同じ一般概念により、図１７Ａの第１フェーズおよび図１７Ｂの第２フェーズの順序は、自由磁化層１４５６Ａおよび１４５６ＢのＰまたはＡＰの磁化によって表される、以下の４つの記憶状態を決定し、ビット２、ビット１として出力することができる：「００」、「０１」、「１０」、および「１１」。
【００６３】
図１８は、描写された例示的な構造では図１４の複数の柱の多自由層ＭＴＪデバイス１４００を利用できる、１つの３端子読取り態様による、１つの例示的な多自由層、個別に読取り可能な自由層のＭＴＪセル１８００を示す。多自由層、個別に読取り可能な自由層のＭＴＪセル１８００は、第１の柱１４５０Ａの自由磁化層１４５６Ａの状態を検出する第１の検知増幅器（ＳＡ）１８０２Ａおよび第２の柱１４５０Ｂの自由磁化層１４５６Ｂの状態を検出する第２のＳＡ１８０２Ｂを含むことができる。一態様では、ＳＡ１８０２ＡおよびＳＡ１８０２Ｂの両方は、上述のＲｅｆ１電圧、すなわちＰ状態にある自由磁化層１４５６Ａおよび１４５６Ｂから得られる定格検知電圧と、ＡＰ状態にある自由磁化層１４５６Ａおよび１４５６Ｂから得られる定格検知電圧の間の中間点であるＲｅｆを受信することができる。前述されたように読取り電流源がＳＬ／ＢＬ１およびＳＬ／ＢＬ２に結合されると仮定すると、一態様では、読取り電流ＩＮＤ＿Ｒｅａｄ＿１は、共通固定層１４５２Ａの上の第１の柱１４５０Ａの障壁層１４５４Ａによって間隔をあけられた自由磁化層１４５６Ａを有する第１の柱１４５０Ａによって確立されたＭＴＪを通り、自由磁化層１４５６Ａの状態を示すＳＬ／ＢＬ１の検知電圧を発生させる。同様に、読取り電流ＩＮＤ＿Ｒｅａｄ＿２は、その固定層１４５２Ｂの上の柱１４５０Ｂの障壁層１４５２Ｂによって間隔をあけられたその自由磁化層１４５６Ｂを有する第２の柱１４５０Ｂによって確立されたＭＴＪを通り、自由磁化層１４５６Ｂの状態を示すＳＬ／ＢＬ２の検知電圧を発生させる。図１２に示された読取り電流ＩＮＤ＿Ｒｅａｄ＿１およびＩＮＤ＿Ｒｅａｄ＿２について記載された方向は、任意に、読取り極性がＳＬ／ＢＬ１およびＳＬ／ＢＬ２で読取り電圧を、ＢＬ／ＳＬ３で接地／電流シンクを適用することを仮定し、ＩＮＤ＿Ｒｅａｄ＿１およびＩＮＤ＿Ｒｅａｄ＿２のいずれかまたは両方についての反対方向は、ＢＬ／ＳＬ３に対してＳＬ／ＢＬ１およびＳＬ／ＢＬ２の１つまたは両方への読取り電圧および接地／電流シンクの反対の割当てを適用することによって、取得し使用することができることが理解されよう。
【００６４】
図１９は、差分検知増幅器１９０２との組合せで、例示的な一実施形態による図１４の複数の柱の多自由層ＭＴＪデバイス１４００を使用する、別の３端子読取り態様による、１つの例示的な多自由層の差分読取りＭＴＪセル１９００を示す。一態様では、図１９の多自由層の差分読取りＭＴＪセル１９００の概略動作は、図７の多自由層の差分読取りＭＴＪセル７００について記載された概略動作に従うことができる。
【００６５】
図２０は、複数の平行ＭＴＪを提供することができ、図１の１つの多端子多自由層ＭＴＪデバイス１００に対する別の代替形態として３端子の態様を有することができる、１つの例示的な実装形態による１つの例示的な複数の柱の多自由層ＭＴＪデバイス２０００を示す。図２０の複数の柱の多自由層ＭＴＪデバイス２０００によって示された例示的な実施形態は、図８の複数の柱の多自由層ＭＴＪデバイス８００、および／または図１４の複数の柱の多自由層ＭＴＪデバイス１４００に対する別の代替形態であり得る。
【００６６】
図２０を参照すると、一態様では、複数の柱の多自由層ＭＴＪデバイス２０００は、下から上の順序で、たとえば、下部または第３のＭＴＪセルリード／ライト端子２００１を通って、総称的に「Ｃ」として表されるビット線に結合することができる、共通ベース電極（ＢＥ）層２００２を含むことができる。第１の柱２０５０Ａは、共通ＢＥ層２００２の上面の第１の位置に配置することができ、第２の柱２０５０Ｂは、第１の柱２０５０Ａから、たとえば前述の距離Ｄ１だけ横方向に転置されて配置することができる。第１の柱２０５０Ａは、ベースとしてのＡＦＭ層２０５２Ａ、ＡＦＭ層２０５２Ａの上面から始めて、下から上の順序で、固定層２０５４Ａ、障壁層２０５６Ａ、自由磁化層２０５８Ａ、およびキャッピング／上部電極層２０６０Ａを含むことができる。第２の柱２０５０Ｂは、そのベースになり得るＡＦＭ層２０５２Ｂから始めて、下から上の順序で、固定層２０５４Ｂ、障壁層２０５６Ｂ、自由磁化層２０５８Ｂおよびキャッピング／上部電極層２０６０Ｂを有する、第１の柱２０５０Ａに対して同様の構造になることができる。一態様では、ワード線ＷＬ１によって制御されるワード線スイッチ２０８０Ａは、キャッピング／上部電極層２０６０Ａを汎用端子Ａに切替可能に結合し、ワード線ＷＬ２によって制御されるワード線スイッチ２０８０Ｂは、キャッピング／上部電極層２０６０Ｂを汎用端子Ｂに切替可能に結合する。
【００６７】
図２１Ａ、図２１Ｂ、および図２１Ｃは、それぞれ、磁化状態の第１、第２、および第３のセットの各々での、例示的な一実施形態による図２０の複数の柱の多自由層ＭＴＪデバイス２０００の２端子抵抗の態様を示す。図２１Ａ、図２１Ｂ、および図２１Ｃによって表された例示的な状態は、図２Ａ、図２Ｂ、および図２Ｃによって表された図１の実施形態の例示的な状態に対応するものとして示され、ＷＬ１およびＷＬ２がワード線スイッチ２０８０Ａ、２０８０ＢをＯＮに切り替えるとき、Ｒｅａｄ＿Ｒ経路にわたって実質的に同じ抵抗、すなわち前述されたような２端子抵抗を表す。抵抗は、図２１Ａ、図２１Ｂ、および図２１Ｃの上方にマークされている。Ｒｅａｄ＿Ｒ経路の方向は、任意に、ＳＬ／ＢＬ１での読取り電圧およびＳＬ／ＢＬ２での接地／電流シンクを適用する読取り極性、および反対方向がＳＬ／ＢＬ２での読取り電圧およびＳＬ／ＢＬ１での接地／電流シンクを適用することによって、取得し使用することができることを仮定することが理解されよう。
【００６８】
図２２Ａおよび図２２Ｂは、図２２Ａのモードでは、第１の柱２０５０Ａの自由磁化層２０５８Ａを書き込むための例示的な書込み電流フローＷｒｉｔｅ＿１＿ＰおよびＷｒｉｔｅ＿１＿ＡＰを、図２２Ｂのモードでは、第２の柱２０５０Ｂの自由磁化層２０５８Ｂを書き込むための書込み電流フローＷｒｉｔｅ＿２＿ＰおよびＷｒｉｔｅ＿２＿ＡＰを示す。Ｗｒｉｔｅ＿１＿Ｐ、Ｗｒｉｔｅ＿１＿ＡＰ、Ｗｒｉｔｅ＿２＿Ｐ、およびＷｒｉｔｅ＿２＿ＡＰは、図１の第１の自由磁化層１１０Ａおよび第２の自由磁化層１１０Ｂとは対照的に、自由磁化層２０５８Ａおよび２０５８ＢがＰ状態またはＡＰ状態のうちの選択された状態に書き込まれることを除いて、図３Ａおよび図３Ｂを参照して記載された通りであり得る。
【００６９】
図２３Ａおよび図２３Ｂは、一態様では、図２０の例示的な複数の柱の多自由層ＭＴＪデバイス２０００を利用できる、例示的な一実施形態による２フェーズ３端子多階層の読取り回路２３００の、それぞれ１つの個別自由磁化層読取りフェーズおよび１つの多自由層読取りフェーズを示す。一態様では、２フェーズ３端子多階層の読取り回路２３００は、Ｒｅｆ  １、Ｒｅｆ  ２およびＲｅｆ  ３を受信できる検知増幅器（ＳＡ）２３０２を含むことができ、これらは、図４Ａおよび図４Ｂの２フェーズ３端子多階層の読取り回路４００のＳＡ４０２によって受信されるＲｅｆ  １、Ｒｅｆ  ２およびＲｅｆ  ３について記載されたそれぞれの電圧である。
【００７０】
図２３Ａを参照すると、第１フェーズは、Ｓｌ／ＢＬ１を読取り電流源（図示せず）に結合し、ワード線信号ＷＬ１はワード線スイッチ２０８０ＡをＯＮに切り替え、ワード線信号ＷＬ２はワード線スイッチ２０８０ＢをＯＦＦに切り替える。一態様では、図２３Ａの第１フェーズ中、ＢＬ／ＳＬ３は、たとえばアドレス論理（図示せず）によって、接地基準または同等の電流シンク（図示せず）に結合される。このことは、第１の柱２０５０Ａの自由磁化層２０５８Ａによって確立されたＭＴＪを通って、２０５０Ａの自由磁化層２０５８Ａの磁化状態に基づいて変化し、したがってそれを示す、ＳＬ／ＢＬ１の検知電圧を発生させる読取り電流ＲＥＡＤ＿Ａ用の経路を確立する。一態様では、図２３Ａの第１フェーズ中、ＳＡ２３０２はＳＬ／ＢＬ１の検知電圧をＲｅｆ１と比較し、一態様では、第１の柱２０５０Ａの自由磁化層２０５８ＡがＰ状態にある場合「０」を、ＡＰ状態にある場合「１」を出力するように構成することができる。Ｐ状態およびＡＰ状態のどちらが「０」を表すか、かつどちらが「１」を表すかは設計上の選択であり得る。前述されたように、ＳＡ２３０２のビット１の出力は、図２３Ａの第１フェーズおよび図２３Ｂの第２フェーズの順序で出力することができる、２ビット状態ビット２、ビット１のうちの最下位または最も右のビットであり得る。図２３Ａの例示的な読取り電流ＲＥＡＤ＿Ａの方向は、任意に、ＳＬ／ＢＬ１での読取り電圧およびＳＬ／ＢＬ２での接地／電流シンクを適用する読取り極性、およびＲＥＡＤ＿Ａについての反対方向がＳＬ／ＢＬ２での読取り電圧およびＳＬ／ＢＬ１での接地／電流シンクを適用することによって、取得し使用することができることを仮定する。
【００７１】
図２３Ｂを参照すると、一態様では、第２フェーズは、ＷＬ１がワード線スイッチ２０８０ＡをＯＮに維持すること、ワード線信号ＷＬ２がワード線スイッチ２０８０ＢをＯＮに切り替えること、およびビット線／選択線ＢＬ／ＳＬ３が図２３Ａの第１フェーズ中に結合された接地基準または同等の電流シンクから分離されることを含む。次いで、読取り電流ＲＥＡＤ＿Ｂは、ＳＬ／ＢＬ１から、第１の柱２０５０Ａを通って共通ＢＥ層２００２に入り、共通ＢＥ層２００２を通って約Ｄ１の距離を横切り、第２の柱２０５０Ｂを上に通り、ワード線スイッチ２０８０Ｂを通って接地に達する。ＲＥＡＤ＿Ｂ電流経路は、第１の柱２０５０Ａによって形成された上述のＭＴＪ、および第２の柱２０５０Ｂの障壁層２０５６Ｂによって第２の柱２０５０Ｂの固定層２０５４Ｂから分離された第２の柱２０５０Ｂの自由磁化層２０５８Ｂによって確立されたＭＴＪを含む。ＲＥＡＤ＿Ｂ経路の抵抗はこれらのＭＴＪの直列抵抗であり、ＲＥＡＤ＿Ｂ電流は同じ直列抵抗を示すＳＬ／ＢＬ１の検知電圧を形成する。読取り電流ＲＥＡＤ＿Ｂの描写された方向は、任意に、ＳＬ／ＢＬ１での読取り電圧およびＳＬ／ＢＬ２での接地／電流シンクの読取り極性を仮定する。これは例にすぎず、ＲＥＡＤ＿Ｂについての反対方向は、ＳＬ／ＢＬ２での読取り電圧およびＳＬ／ＢＬ１での接地／電流シンクを適用することによって使用することができる。
【００７２】
さらに図２３Ｂを参照すると、一態様では、図２３Ａの第１フェーズが検出した自由磁化層の状態に応じて、言い換えれば、図２３Ａの第１フェーズの出力のビット１が「０」であったか、または「１」であったかに応じて、ＳＡ２３０２は、ＲＥＡＤ＿Ｂ電流から得られた上述のＳＬ／ＢＬ１の検知電圧をＲｅｆ２およびＲｅｆ３のうちの１つと比較する。一態様では、図４Ａおよび図４Ｂで示された実施形態について記載された同じ一般概念により、図２３Ａの第１フェーズおよび図２３Ｂの第２フェーズの順序は、自由磁化層２０５８Ａおよび２０５８ＢのＰまたはＡＰの磁化のビット２、ビット１によって表される、以下の４つの記憶状態を決定することができる：「００」、「０１」、「１０」、および「１１」。
【００７３】
図２４は、描写された例示的な構造では図２０の複数の柱の多自由層ＭＴＪデバイス２０００を利用できる、１つの３端子読取り態様による、１つの例示的な多自由層、個別に読取り可能な自由磁化層のＭＴＪセル２４００を示す。多自由層、個別に読取り可能な自由磁化層のＭＴＪセル２４００は、第１の柱２０５０Ａの自由磁化層２０５８Ａの状態を検出する第１の検知増幅器（ＳＡ）２４０２Ａおよび第２の柱２０５０Ｂの自由磁化層２０５８Ｂの状態を検出する第２のＳＡ２４０２Ｂを含むことができる。一態様では、第１のＳＡ２４０２Ａおよび第２のＳＡ２４０２Ｂは、複数の基準電圧Ｒｅｆ１、Ｒｅｆ２およびＲｅｆ３を受信することができるが、さらなる態様では、Ｒｅｆ１電圧だけを使用する。例示的な動作では、ＷＬ１およびＷＬ２は、ワード線スイッチ２０８０Ａおよび２０８０ＢをＯＮに切り替える。前述されたような読取り電流源を仮定すると、一態様では、読取り電流ＩＮＤ＿Ｒｅａｄ＿１は、第１の柱２０５０Ａの固定層２０５４Ａの上の第１の柱２０５０Ａの障壁層２０５６Ａによって間隔をあけられた自由磁化層２０５８Ａを有する第１の柱２０５０Ａによって確立されたＭＴＪを通り、自由磁化層２０５８Ａの状態を示すＳＬ／ＢＬ１の検知電圧を発生させる。同様に、ＩＮＤ＿Ｒｅａｄ＿２は、その固定層２０５４Ｂの上の柱２０５０Ｂの障壁層２０５６Ｂによって間隔をあけられたその自由磁化層２０５８Ｂを有する第２の柱２０５０Ｂによって確立されたＭＴＪを通り、自由磁化層２０５８Ｂの状態を示すＳＬ／ＢＬ２の検知電圧を発生させる。図２４に示された読取り電流ＩＮＤ＿Ｒｅａｄ＿１およびＩＮＤ＿Ｒｅａｄ＿２について記載された方向は、任意に、読取り極性がＳＬ／ＢＬ１およびＳＬ／ＢＬ２で読取り電圧を、ＢＬ／ＳＬ３で接地／電流シンクを適用することを仮定し、ＩＮＤ＿Ｒｅａｄ＿１およびＩＮＤ＿Ｒｅａｄ＿２のいずれかまたは両方についての反対方向は、ＢＬ／ＳＬ３に対してＳＬ／ＢＬ１およびＳＬ／ＢＬ２の１つまたは両方への読取り電圧および接地／電流シンクの反対の割当てを適用することによって、取得し使用することができることが理解されよう。
【００７４】
図２５は、差分検知増幅器２５０２との組合せで、例示的な一実施形態による図２０の複数の柱の多自由層ＭＴＪデバイス２０００を使用する、別の３端子読取り態様による、１つの例示的な多自由層の差分読取りＭＴＪセル２５００を示す。
【００７５】
図２６は、複数の平行ＭＴＪを提供することができ、図１の１つの多端子多自由層のＭＴＪ構造１００に対する別の代替形態、図８の多自由層ＭＴＪデバイス８００に対する代替形態、および／または、図１４の複数の柱の多自由層ＭＴＪデバイス１４００に対する代替形態、および／または図２０の複数の柱の多自由層ＭＴＪデバイス２０００に対する代替形態として、３端子の態様を有することができる、１つの例示的な実施形態による１つの例示的な複数の柱の多自由層ＭＴＪデバイス２６００を示す。一態様では、複数の柱の多自由層ＭＴＪデバイス２６００は、第２の柱２６５０Ｂが平行に配置され得る第１の柱２６５０Ａを含むことができる。第１の柱２６５０Ａは、下部電極（ＢＥ）層２６５２Ａから始めて、下から上の順序で、ＡＦＭ層２６５４Ａ、固定層２６５６Ａ、障壁層２６５８Ａ、自由磁化層２６６０Ａ、およびキャッピング／上部電極層２６６２Ａを含むことができる。第２の柱２６５０Ｂは、ＢＥ層２６５２Ｂから始めて、下から上の順序で、ＡＦＭ層２６５４Ｂ、固定層２６５６Ｂ、障壁層２６５８Ｂ、自由磁化層２６６０Ｂ、およびキャッピング／上部電極層２６６２Ｂを有する、第１の柱２６５０Ａに対して同様の構造になることができる。一態様では、下部相互接続２６０２は、それぞれ第１の柱２６５０Ａおよび第２の柱２６５０Ｂの、ＢＥ層２６５２ＡとＢＥ層２６５２Ｂを結合することができる。一態様では、ワード線ＷＬ１によって制御されるワード線スイッチ２６８０Ａは、キャッピング／上部電極層２６５２Ａを汎用端子Ａに切替可能に結合し、ワード線ＷＬ２によって制御されるワード線スイッチ２６８０Ｂは、キャッピング／上部電極層２６５２Ｂを汎用端子Ｂに切替可能に結合する。
【００７６】
図２７Ａ、図２７Ｂ、および図２７Ｃは、それぞれ、磁化状態の第１、第２、および第３のセットの各々での、例示的な一実施形態による図２６の複数の柱の多自由層ＭＴＪデバイス２６００の２端子抵抗の態様を示す。図２７Ａ、図２７Ｂ、および図２７Ｃによって表された例示的な状態は、図２Ａ、図２Ｂ、および図２Ｃによって表された図１の実施形態の例示的な状態に対応するものとして示され、ＷＬ１およびＷＬ２がワード線スイッチ２６８０Ａ、２６８０ＢをＯＮに切り替えるとき、Ｒｅａｄ＿Ｒ経路にわたって実質的に同じ抵抗、すなわち前述されたような２端子抵抗を表す。抵抗は、図２７Ａ、図２７Ｂ、および図２７Ｃの上方にマークされている。Ｒｅａｄ＿Ｒ経路の方向は、任意に、ＳＬ／ＢＬ１での読取り電圧およびＳＬ／ＢＬ２での接地／電流シンクを適用する読取り極性、および反対方向がＳＬ／ＢＬ２での読取り電圧およびＳＬ／ＢＬ１での接地／電流シンクを適用することによって、取得し使用することができることを仮定することが理解されよう。
【００７７】
図２８Ａおよび図２８Ｂは、図２８Ａのモードでは、第１の柱２６５０Ａの自由磁化層２６６０Ａを書き込むための例示的な書込み電流フローＷｒｉｔｅ＿１＿ＰおよびＷｒｉｔｅ＿１＿ＡＰを、図２８Ｂのモードでは、第２の柱２６５０Ｂの自由磁化層２６６０Ｂを書き込むための書込み電流フローＷｒｉｔｅ＿２＿ＰおよびＷｒｉｔｅ＿２＿ＡＰを示す。Ｗｒｉｔｅ＿１＿Ｐ、Ｗｒｉｔｅ＿１＿ＡＰ、Ｗｒｉｔｅ＿２＿Ｐ、およびＷｒｉｔｅ＿２＿ＡＰは、図１の第１の自由磁化層１１０Ａおよび第２の自由磁化層１１０Ｂとは対照的に、自由磁化層２６６０Ａおよび２６６０ＢがＰ状態またはＡＰ状態のうちの選択された状態に書き込まれることを除いて、図３Ａおよび図３Ｂを参照して記載された通りであり得る。
【００７８】
図２９Ａおよび図２９Ｂは、一態様では、図２６の例示的な複数の柱の多自由層ＭＴＪデバイス２６００を利用できる、例示的な一実施形態による２フェーズ３端子多階層の読取り回路２９００の、それぞれ１つの個別自由磁化層読取りフェーズおよび１つの多自由層読取りフェーズを示す。一態様では、２フェーズ３端子多階層の読取り回路２９００は、Ｒｅｆ  １、Ｒｅｆ  ２およびＲｅｆ  ３を受信できる検知増幅器（ＳＡ）２９０２を含むことができ、これらは、図４Ａおよび図４Ｂの２フェーズ３端子多階層の読取り回路４００のＳＡ４０２によって受信されるＲｅｆ  １、Ｒｅｆ  ２およびＲｅｆ  ３について記載されたそれぞれの電圧である。
【００７９】
図２９Ａを参照すると、第１フェーズは、Ｓｌ／ＢＬ１を読取り電流源（図示せず）に結合し、ワード線信号ＷＬ１はワード線スイッチ２６８０ＡをＯＮに切り替え、ワード線信号ＷＬ２はワード線スイッチ２６８０ＢをＯＦＦに切り替える。一態様では、図２９Ａの第１フェーズは、ＢＬ／ＳＬ３を、たとえばアドレス論理（図示せず）によって、接地基準または同等の電流シンク（図示せず）に結合することを含む。このことは、第１の柱２６５０Ａの障壁層２６５８Ａによって第１の柱２６５０Ａの固定層２６５６Ａから分離された第１の柱２６５０Ａの自由磁化層２６６０Ａによって確立されたＭＴＪを通る、読取り電流ＲＥＡＤ＿Ａ用の経路を確立する。したがって、読取り電流ＲＥＡＤ＿Ａは、ＭＴＪの抵抗を示すＳＬ／ＢＬ１の検知電圧を確立する。一態様では、ＳＡ２９０２は、ＳＬ／ＢＬ１の検知電圧をＲｅｆ１と比較する。一態様では、ＳＡ２９０２のビット１の出力は、第１の柱２６５０Ａの自由磁化層２６６０ＡがＰ状態にある場合「０」、ＡＰ状態にある場合「１」であり得る。読取り電流ＲＥＡＤ＿Ａの描写された方向は、任意に、ＳＬ／ＢＬ１での読取り電圧およびＳＬ／ＢＬ２での接地／電流シンクの読取り極性を仮定する。これは例にすぎず、ＲＥＡＤ＿Ａについての反対方向は、ＳＬ／ＢＬ２での読取り電圧およびＳＬ／ＢＬ１での接地／電流シンクを適用することによって、使用することができる。
【００８０】
図２９Ｂを参照すると、一態様では、第２フェーズは、ＷＬ１がワード線スイッチ２６８０ＡをＯＮに維持すること、ワード線信号ＷＬ２がワード線スイッチ２６８０ＢをＯＮに切り替えること、およびＢＬ／ＳＬ３が図２９Ａの第１フェーズ中に結合された接地基準または同等の電流シンクから分離されることを含む。このことは、ＳＬ／ＢＬ１から、第１の柱２６５０Ａを通り、下部相互接続２６０２を横切り、第２の柱２６５０Ｂを上に通り、ワード線スイッチ２６８０Ｂを通って接地に達する、読取り電流ＲＥＡＤ＿Ｂ用の経路を確立する。ＲＥＡＤ＿Ｂ電流経路は、第１の柱２０５０Ａによって形成された上述のＭＴＪ、および第２の柱２６５０Ｂの障壁層２６５８Ｂによって第２の柱２６５０Ｂの固定層２６５６Ｂから分離された第２の柱２６５０Ｂの自由磁化層２６６０Ｂによって確立されたＭＴＪを含む。ＲＥＡＤ＿Ｂ経路の抵抗はこれらのＭＴＪの直列抵抗であり、ＲＥＡＤ＿Ｂ電流は同じ直列抵抗を示すＳＬ／ＢＬ１の検知電圧を形成する。読取り電流ＲＥＡＤ＿Ｂの描写された方向は、任意に、ＳＬ／ＢＬ１での読取り電圧およびＳＬ／ＢＬ２での接地／電流シンクの読取り極性を仮定する。これは例にすぎず、ＲＥＡＤ＿Ｂについての反対方向は、ＳＬ／ＢＬ２での読取り電圧およびＳＬ／ＢＬ１での接地／電流シンクを適用することによって、使用することができる。
【００８１】
さらに図２９Ｂを参照すると、一態様では、図２９Ａの第１フェーズが検出した自由磁化層の状態に応じて、言い換えれば、図２９Ａの第１フェーズの出力が「０」であったか、または「１」であったかに応じて、ＳＡ２９０２は、ＲＥＡＤ＿Ｂ電流から得られた上述のＳＬ／ＢＬ１の検知電圧をＲｅｆ２およびＲｅｆ３のうちの１つと比較する。一態様では、図４Ａおよび図４Ｂで示された実施形態について記載された同じ一般概念により、図２９Ａの第１フェーズおよび図２９Ｂの第２フェーズの順序は、自由磁化層２６６０Ａおよび２６６０ＢのＰまたはＡＰの磁化のビット２、ビット１によって表される、以下の４つの記憶状態を決定することができる：「００」、「０１」、「１０」、および「１１」。
【００８２】
図３０は、図２６の複数の柱の多自由層のＭＴＪ構造２６００に対する、別の例示的な実施形態の１つの３端子読取り態様による、１つの例示的な個別自由磁化層の読取りＭＴＪストレージセル３０００を示す。個別自由磁化層の読取りＭＴＪセル３０００は、第１の柱２６５０Ａの自由磁化層２６６０Ａの状態を検出する第１の検知増幅器（ＳＡ）３００２Ａおよび第２の柱２６５０Ｂの自由磁化層２６６０Ｂの状態を検出する第２のＳＡ３００２Ｂを含むことができる。一態様では、第１のＳＡ３００２Ａおよび第２のＳＡ３００２Ｂの両方は、上述のＲｅｆ１電圧、すなわちＰ状態にある自由磁化層２６６０Ａおよび２６６０Ｂから得られる定格検知電圧と、ＡＰ状態にある自由磁化層２６６０Ａおよび２６６０Ｂから得られる定格検知電圧の間の中間点であるＲｅｆを受信することができる。前述されたように読取り電流源がＳＬ／ＢＬ１およびＳＬ／ＢＬ２に結合されると仮定すると、一態様では、読取り電流ＩＮＤ＿Ｒｅａｄ＿１は、その固定層２６５６Ａの上のその障壁層２６５８Ａによって分離されたその自由磁化層２６６０Ａを有する第１の柱２６５０Ａによって確立されたＭＴＪを通り、自由磁化層２６６０Ａの状態を示すＳＬ／ＢＬ１の検知電圧を発生させる。同様に、ＩＮＤ＿Ｒｅａｄ＿２は、その固定層２６５６Ｂの上のその障壁層２６５８Ｂによって分離されたその自由磁化層２６６０Ｂを有する第２の柱２６５０Ｂによって確立されたＭＴＪを通り、自由磁化層２６６０Ｂの状態を示すＳＬ／ＢＬ２の検知電圧を発生させる。図１２に示された読取り電流ＩＮＤ＿Ｒｅａｄ＿１およびＩＮＤ＿Ｒｅａｄ＿２について記載された方向は、任意に、読取り極性がＳＬ／ＢＬ１およびＳＬ／ＢＬ２で読取り電圧を、ＢＬ／ＳＬ３で接地／電流シンクを適用することを仮定し、ＩＮＤ＿Ｒｅａｄ＿１およびＩＮＤ＿Ｒｅａｄ＿２のいずれかまたは両方についての反対方向は、ＢＬ／ＳＬ３に対してＳＬ／ＢＬ１およびＳＬ／ＢＬ２の１つまたは両方への読取り電圧および接地／電流シンクの反対の割当てを適用することによって、取得し使用することができることが理解されよう。
【００８３】
図３１は、例示的な一実施形態による図２６の複数の柱の共通下部電極層多自由層のＭＴＪ構造に対する、さらなる３端子読取り態様による、１つの例示的な多自由層の差分読取りＭＴＪストレージセル３１００を示す。一態様では、図３１の多自由層の差分読取りＭＴＪセル３１００の概略動作は、ＳＡ３１０２を使用して、図７の多自由層の差分読取りＭＴＪセル７００について記載された概略動作に従うことができる。
【００８４】
図３２Ａ、図３２Ｂ、図３２Ｃ、および図３２Ｄは、対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの多自由層、面内のＭＴＪ構造の１つの２層の例の自由層磁化状態の４つの考えられるセットを示す。
【００８５】
図３３Ａ、図３３Ｂ、図３３Ｃ、および図３３Ｄは、対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの多自由層、垂直のＭＴＪ構造の１つの２層の例の自由層磁化状態の４つの考えられるセットを示す。
【００８６】
利益および特徴は、限定ではなく、二重トンネル障壁がＴＭＲまたはデルタＲを増加できること、および検知性能を改善できることを含む。検知回路は簡単であり得る。小さい自由磁化層は、単一のトンネル障壁を通る電流の切替えを減少させることができる。ビットセルの大きさは小さくなり得る。自由磁化層をパターン化するために、２ステップのＭＴＪエッチングを使用することができる。固定／ＡＦＭの比率は大きくすることができ、したがって、磁気ピン留め性能を改善することができる。ＭＴＪは、面内ＳＴＴ  ＭＴＪまたは垂直ＳＴＴ  ＭＴＪであり得る。様々な態様では、マルチビット／レベルは、高密度ＭＲＡＭおよびスピン論理を提供することができる。他の態様では、差分検知読取りは、より簡単な検知回路を提供することができる。製造プロセスは簡単であり得るし、標準のＭＴＪプロセスおよび集積に適合することができる。
【００８７】
図３４は、１つまたは複数の例示的な実施形態による多端子多自由層ＭＴＪメモリセルの１つの例示的なアレイを有する１つのＭＴＪメモリ回路３４００の代表的な４つのセル部を示す図である。図３４を参照すると、一態様では、ＭＴＪメモリ回路３４００は、３端子多自由層ＭＴＪメモリセル３４５０Ａ、３４５０Ｂ、３４５０Ｃ、および３４５０Ｄ（総称して「３４５０」と参照される）を含むことができる。ＭＴＪメモリ回路３４００は、すべての３端子多自由層ＭＴＪメモリセル３４５０に共通の構造を示し、したがって、グラフィックスを簡略化するために、図は、３端子多自由層ＭＴＪメモリセル３４５０Ｂのみに明示的な参照番号を示す。同様に、３端子多自由層ＭＴＪメモリセル３４５０のすべては、同様の方式で動作することができ、したがって、グラフィックスを簡略化する目的で、電流フローは、３端子多自由層ＭＴＪメモリセル３４５０Ａのみに示される。
【００８８】
図３４、特に３端子多自由層ＭＴＪメモリセル３４５０Ｂへの参照を続けると、一態様では、３端子多自由層ＭＴＪメモリセル３４５０は、概して図１の多端子多自由層のＭＴＪ構造１００に従うものとして示される。しかしながら、これは例示目的にすぎず、図３４に示された概念によって考えられる実施形態のいずれの範囲も限定するものではない。代わりに、本開示を観察する当業者によって容易に理解されるように、図３４のＭＴＪメモリ回路３４００は、描写された３端子多自由層ＭＴＪメモリセル３４５０を、図１、図８、図１４、図２０、および／または図２６で示された３端子多自由層ＭＴＪメモリセルデバイスのいずれとも交換することができる。さらに、検知増幅器、および基準電圧を使用する態様は図３４に示されないが、図２〜図７、図９〜図１３、図１５〜図１９、図２１〜図２５および／または図２７〜図３１のうちの１つまたは複数とともに図３４を見ると、検知増幅器、および適切な場合、基準電圧の手段は、図４Ａ〜図４Ｂ、図６、および／または図７、図１１Ａ〜図１１Ｂ、図１２、および／または図１３、図１７Ａ〜図１７Ｂ、図１８および／または図１９、図２３Ａ、図２３Ｂ、図２４および／または図２６、および／または図２９Ａ、図２９Ｂ、図３０および／または図３１で示されたセルのうちの１つまたは複数として機能するように、図３４のＭＴＪメモリ回路３４００を構成するために、容易に選択および配置できることは、当業者には明らかになろう。
【００８９】
図３４、特に３端子多自由層ＭＴＪメモリセル３４５０Ｂへの参照を続けると、一態様では、３端子多自由層ＭＴＪメモリセル３４５０は、端子３４０１によってビット線／選択線ＢＬ／ＳＬ３Ｘに結合された共通下部電極（ＢＥ）層３４０２を含むことができ、例としてＢＬ／ＳＬ３０およびＢＬ／ＳＬ３１が描写されている。一態様では、３端子多自由層ＭＴＪメモリセル３４５０は、図３４の紙面に対して左から右への順序で、ＢＥ層３４０２の上部（最も右の表面）から始まり、共通反強磁性（ＡＦＭ）層３４０４、共通固定またはピン留め（以後「固定」）層３４０６、および共通障壁層３４０８を含むことができる。共通障壁層３４０８の上部（最も右の）表面上の（図示されているが個別に番号付けされていない）第１の位置に形成されているのは、対応する第１のキャッピング／上部電極（ＴＥ）層３４１２Ａを伴う第１の自由磁化層３４１０Ａであり得る。同じく共通障壁層３４０８の上部（最も右の）表面上の（図示されているが個別に番号付けされていない）第２の位置に形成され、（図３４の紙面の面内で下向きの方向に間隔をあけられていることを意味する）横方向に転置されているのは、対応する第２のＴＥ層３４１２Ｂを伴う第２の自由磁化層３４１０Ｂであり得る。
【００９０】
さらに図３４を参照すると、一態様では、第１のＴＥ層３４１２Ａは、第１のワード対応スイッチ３４２０Ａを介してビット線／選択線ＢＬ／ＳＬ１Ｘに結合することができ、例としてＢＬ／ＳＬ１０およびＢＬ／ＳＬ１１が描写されている。第１のワード対応スイッチ３４２０Ａは、ワード線ＷＬＹ０によって制御することができ、例としてＷＬ１０およびＷＬ２０が描写されている。同様の態様では、第２のＴＥ層３４１２Ｂは、第２のワード対応スイッチ３４２０Ｂを介してビット線／選択線ＢＬ／ＳＬ２Ｘに結合することができ、例としてＢＬ／ＳＬ２０およびＢＬ／ＳＬ２１が描写されている。第２のワード対応スイッチ３４２０Ｂは、ワード線ＷＬＹ１によって制御することができ、例としてＷＬ１１およびＷＬ２１が描写されている。
【００９１】
図３４、特に３端子多自由層ＭＴＪメモリセル３４５０Ａへの参照を続けると、２フェーズ読取り態様動作の１つの例示的な第１のフェーズでは、ＢＬ／ＳＬ３０は接地に結合され、ＷＬ１１は第２のワード対応スイッチ３４２０ＢをＯＦＦに切り替えるレベルにあり、ＷＬ１０は第１のワード対応スイッチ３４２０ＡをＯＮに切り替えるレベルにある。結果として、読取り電流ＲＥＡＤ＿１は、ＢＬ／ＳＬ１０から、共通障壁層３４０８によって共通固定層３４０６の上に間隔をあけられた第１の自由磁化層３４１０Ａによって形成されたＭＴＪを通り、共通ＡＦＭ層３４０４を通り、共通ＢＥ層３４０２を通り、ＢＬ／ＳＬ３０に達し、接地に達する。結果は、一態様では、マルチビットストレージの状態の最下位ビット（たとえば、図４Ａ、図１１Ａ、図１７Ａ、図２３Ａおよび／または図２９で示された実施形態によって生成されたビット１）として、検知増幅器（図３４には示さず）によって検出することができる、ＢＬ／ＳＬ１０に形成された検知電圧である。
【００９２】
さらに図３４、特に３端子多自由層ＭＴＪメモリセル３４５０Ａを参照すると、上記で参照された２フェーズ読取り態様動作の１つの例示的な第２のフェーズでは、ＢＬ／ＳＬ３０は接地から分離され（たとえば、浮かされ）、ＷＬ１１は第２のワード対応スイッチ３４２０ＢをＯＦＦに切り替えるレベルに切り替わり、ＷＬ１０は第１のワード対応スイッチ３４２０ＡがＯＮであるレベルで維持される。結果として、読取り電流ＲＥＡＤ＿２は、ＢＬ／ＳＬ１０から、共通障壁層３４０８によって共通固定層３４０６の上に間隔をあけられた第１の自由磁化層３４１０Ａによって形成されたＭＴＪを通り、共通固定層３４０６に入り、（図３４では下向きに）共通固定層３４０６を横切って、（図３４では左向きに）第２の自由磁化層３４１０Ｂとつながった領域に達し、次いで、共通障壁層３４０８を上に（図３４では右向きに）通り、共通障壁層３４０８によって共通固定層３４０６の上に（図３４では右向きに）間隔をあけられた第２の自由磁化層３４１０Ｂによって形成されたＭＴＪを通り、ＢＬ／ＳＬ２０に達し、接地に達する。結果は、一態様では、マルチビットストレージの状態の最下位の次のビット（たとえば、図４Ａ、図１１Ａ、図１７Ａ、図２３Ａおよび／または図２９で示された実施形態によって生成されたビット２）として、検知増幅器（図３４には示さず）によって検出することができる、ＢＬ／ＳＬ１０に形成された検知電圧である。
【００９３】
図３４、特に３端子多自由層ＭＴＪメモリセル３４５０Ａへの参照を続けると、１つの書込み態様では、ＷＬ１０は第１のワード対応スイッチ３４２０ＡをＯＮに切り替え、ＷＬ１１は第２のワード対応スイッチ３４２０ＢをＯＦＦに切り替える。したがって、ＢＬ／ＳＬ１０とＢＬ／ＳＬ３０との間の第１の書込み経路が確立され、書込み経路は、第１のＴＥ層３４１２Ａ、共通障壁層３４０８によって共通固定層３４０６の上に間隔をあけられた第１の自由磁化層３４１０Ａによって形成されたＭＴＪ、共通ＡＦＭ層３４０４、および共通ＢＥ層３４０２を含む。書込み電流源（図示せず）によって供給されるＷｒｉｔｅ＿１書込み電流は、第１の自由磁化層３４１０Ａの望ましい状態（ＰまたはＡＰ）によって決定された方向で、第１の書込み経路を通る。別の書込み態様では、ＷＬ１０は第１のワード対応スイッチ３４２０ＡをＯＦＦに切り替え、ＷＬ１１は第２のワード対応スイッチ３４２０ＢをＯＮに切り替える。したがって、ＢＬ／ＳＬ２０とＢＬ／ＳＬ３０との間の第２の書込み経路が確立され、書込み経路は、第２のＴＥ層３４１２Ｂ、共通障壁層３４０８によって共通固定層３４０６の上に間隔をあけられた第２の自由磁化層３４１０Ｂによって形成されたＭＴＪ、共通ＡＦＭ層３４０４、および共通ＢＥ層３４０２を含む。Ｗｒｉｔｅ＿２書込み電流は、第２の自由磁化層３４１０Ｂの望ましい状態（ＰまたはＡＰ）によって決定された方向で、第２の書込み経路を通る。
【００９４】
図３５は、下部または第１の端子３５０２と上部または第２の端子３５０４との間の平行経路内で、少なくとも２つの自由磁化層を有する様々な例示的な実施形態による、２端子多自由層多階層のＭＴＪデバイス３５００の一例を示す。アドレス指定可能なアレイ（図３５には示さず）内の一態様では、第１の端子３５０２は、ビット線／選択線ＢＬ／ＳＬ３に結合する場合がある。同様に、第２の端子３５０４は、たとえばワード線制御信号ＷＬ１によって制御される、たとえばワード線スイッチ３５１８を介して、ビット線／選択線ＢＬ／ＳＬ１に結合する場合がある。
【００９５】
さらに図３５を参照すると、例示的な一実施形態による２端子多自由層多階層のＭＴＪデバイス３５００は、第１または下部の端子３５０２に結合された共通下部電極層３５０６、共通下部電極層３５０６の上の共通ＡＦＭ層３５０８、共通ＡＦＭ層３５０８の上の共通固定層３５１０、共通固定層３５１０の上の共通障壁層３５１２を含むことができる。共通障壁層３５１２の第１および第２の表面領域に位置するのは、それぞれ、第１の自由磁化層３５１４Ａおよび第２の自由磁化層３５１４Ｂなどの、個別の横方向に間隔をあけられた自由磁化層である。第１の自由磁化層３５１４Ａおよび第２の自由磁化層３５１４Ｂは、総称的に「３５１４」として参照され、より多くの数の個別の横方向に間隔をあけられた自由磁化層（図示せず）の２つの例である。
【００９６】
図３５への参照を続けると、一態様では、自由磁化層３５１４の各々の上は、対応する個別のキャッピング／上部電極層、たとえば、自由磁化層３５１４Ａの上のキャッピング／上部電極層３５１６Ａおよび自由磁化層３５１４Ｂの上のキャッピング／上部電極層３５１６Ｂであり得る。さらなる態様では、上部または第２の端子３５０４は、キャッピング／上部電極層３５１６Ａ、３５１６Ｂ（総称的に「３５１６」）を結合する上部相互接続として構成することができる。
【００９７】
さらに図３５を参照すると、横方向に間隔をあけられた個別の第１の自由磁化層３５１４Ａおよび第２の自由磁化層３５１４Ｂは、共通障壁層３５１２、共通固定層３５１０、ＡＦＭ層３５０８、および共通下部電極層３５０６が形成された同じスタック上にあるが、第１の自由磁化層３５１４Ａおよび第２の自由磁化層３５１４Ｂは、それを通して読取り電流が上部端子３５０４から下部端子３５０２に流れることができる、２つの平行トンネル障壁を提供する。したがって、上部端子３５０４から下部端子３５０２への電気抵抗は、共通固定層３５１０、共通障壁層３５１２、および第１の自由磁化層３５１４Ａを通るＭＴＪ、ならびに共通固定層３５１０、共通障壁層３５１２、および第２の自由磁化層３５１４Ｂを通るＭＴＪの並列抵抗として確立される。図３５は、共通固定層３５１０に対してＡＰ磁化を有する第１の自由磁化層３５１４Ａ、および、したがって「Ｒａｐ」と標示される抵抗、ならびに共通固定層３５１０に対してＰ磁化を有する第２の自由磁化層３５１４Ｂ、および、したがって「Ｒｐ」と標示される抵抗を有する例を示す。
【００９８】
さらに、図３６Ａ、図３６Ｂ、および図３６Ｃを参照してより詳細に記載されるように、（図３５の例でのように）自由磁化層３５１４のうちの選択された１つ（この例では、３５１４Ａ、３５１４Ｂ）を通して書込み電流を選択的に流すために個別の電流スイッチが提供されない場合でも、一態様では、統計的フィードバック集中書込みは、所定の確率で、自由磁化層３５１４の総数に対するＰ（またはＡＰ）の状態にある自由磁化層３５１４の数の目標比率を取得することができる。ＲｐとＲａｐとの間の差異は、下部端子３５０２から上部端子３５０４への目標２端子抵抗を取得できる目標比率を取得して、知ることができる。諒解されるように、複数の平行自由磁化層３５１４が存在するので、２端子抵抗は複数のレベルの抵抗を有することができる。
【００９９】
下記表Ｉを参照し、「自由１」が図３５の自由磁化層３５１４Ａの（ＲｐとＲａｐとの間の）抵抗状態を示し、「自由２」が図３５の自由磁化層３５１４Ｂの抵抗状態を示すと仮定すると、２つの横方向に間隔をあけられた個別の自由磁化層３５１４の描写された配置は、２端子抵抗の３つの値を確立することが可能である。
【０１００】
【表１】
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【０１０１】
図３６Ａ、図３６Ｂ、および図３６Ｃは、例示的な一実施形態による統計的フィードバック集中書込みプロセス中の磁化状態の、それぞれ例示的な第１のセット、第２のセット、および第３のセットでの、例示的な一実施形態による図３５の例示的な２端子多自由層多階層のＭＴＪ構造３５００を示す。より具体的には、図３６Ａは表Ｉの状態「００」を示し、図３６Ｂは状態「０１」の可能性のうちの１つを示し、図３６Ｃは表Ｉの状態「１１」を示す。図３６Ａ、図３６Ｂ、および図３６Ｃの例示的な状態を取得するための１つの例示的な統計的フィードバック集中書込みプロセスは、図４９を参照して記載される。
【０１０２】
図３７は、別の例示的な実施形態による、２端子多自由層多階層のＭＴＪデバイス３７００の一例を示す。図３７を参照すると、２端子多自由層多階層のＭＴＪデバイス３７００は、下部または第１の端子３７０２を共通ＡＦＭ層３７０８に結合する共通下部電極層３７０６、および共通ＡＦＭ層３７０８上に配置または支持された共通固定層３７１０を有することができる。アドレス指定可能なアレイ（図３７には示さず）内の一態様では、第１の端子３７０２は、ビット線／選択線ＢＬ／ＳＬ３に結合する場合がある。この例では、共通固定層３７１０は、２つの柱３７５０Ａおよび３７５０Ｂを支持する。柱３７５０Ａ、３７５０Ｂは総称的に「柱３７５０」として参照される。２つの柱３７５０の数は任意の例にすぎず、実施形態は３つ以上の柱３７５０を考えることを理解されよう。一態様では、柱３７５０の各々は同等に構成することができ、基本的な実施形態の概念には必要でない複雑さを回避する目的で、構造は同等であると仮定される。
【０１０３】
図３７への参照を続けると、一態様では、柱３７５０Ａは、固定層３７１０の上部の（図示されているが明示的に標示されていない）第１の位置で支持された障壁層３７５２Ａから始まり、下から上の順序で、障壁層３７５２Ａ上の自由磁化層３７５４Ａ、および自由磁化層３７５４Ａを上部相互接続３７０４に結合するキャッピング／上部電極層３７５６Ａを有することができる。同様の方式で、柱３７５０Ｂは、第１の位置から横方向に転置された共通固定層３７１０の上部の（図示されているが明示的に標示されていない）第２の位置で支持された障壁層３７５２Ｂから始まり、下から上の順序で、障壁層３７５２Ｂ上の自由磁化層３７５４Ｂ、および自由磁化層３７５４Ｂを上部相互接続３７０４に、したがって柱３７５０Ａの自由磁化層３７５４Ａに結合するキャッピング／上部電極層３７５６Ｂを有することができる。上部相互接続３７０４は、たとえばワード線制御信号ＷＬ１によって制御される、たとえばワード線スイッチ３７７０を介して、選択線／ビット線ＢＬ／ＳＬ１に結合する場合がある。図３７は、共通固定層３５１０に対してＡＰ磁化を有する第１の自由磁化層３７５４Ａ、および、したがって「Ｒａｐ」と標示される抵抗、ならびに共通固定層３７１０に対してＰ磁化を有する第２の自由磁化層３７５４Ｂ、および、したがって「Ｒｐ」と標示される抵抗を示す。したがって、図３７は、自由磁化層３７５４Ａと３７５４Ｂの組合せが表すことができる、下部端子３７０２と上部相互接続３７０４との間の、３つの考えられる抵抗状態のうちの１つを示す。自由磁化層３７５４Ａおよび３７５４Ｂが実質的に同じＰおよびＡＰの抵抗値を有すると仮定すると、自由磁化層３７５４Ａと３７５４Ｂの組合せは、４つの考えられる磁化状態を実際に有することができるが、それらのうちの２つ、すなわち、Ｐ状態にある３７５４ＡおよびＡＰ状態にある３７５４Ｂ、ならびにその反対のＡＰ状態にある３７５４ＡおよびＰ状態にある３７５４Ｂ（図３７に示される）は、同等の抵抗を表し、したがって、互いから分離できないことが理解されよう。
【０１０４】
図３８Ａ、図３８Ｂ、および図３８Ｃは、それぞれ磁化状態の例示的な第１のセット、第２のセット、および第３のセットでの、図３７の例示的な２端子、複数の柱の共通ＡＦＭ層、共通下部電極層、多自由層のＭＴＪ構造、ならびにこれらの状態の各々で表される抵抗を示す。図３８Ｂの状態は、ＡＰ状態にある自由磁化層３７５４ＡおよびＰ状態にある自由磁化層３７５４Ｂの図３７の状態として示され、Ｐ状態にある自由磁化層３７５４ＡおよびＡＰ状態にある自由磁化層３７５４Ｂの反対の状態は、同じデバイスの状態を表す別の物理的な状態であり得ることが理解されよう。３つの状態（および３つ以上の柱３７５０を使用するときのより大きい数の状態）の間を移動することは、様々な例示的な実施形態による統計的フィードバック集中書込みプロセスによって実行することができる。例は、図４９を参照してより詳細に記載される。
【０１０５】
図３９は、共通下部電極層３９０６、および共通下部電極層３９０６上に配置され、この例では、動作中共通ＡＦＭ層３９０８から上部相互接続３９０４への２つの平行電流経路を形成できる２つの柱３９５０Ａおよび３９５０Ｂを支持する共通ＡＦＭ層３９０８を有する、１つの例示的な多自由層２端子多階層のＭＴＪデバイス３９００を示し、電流経路の各々はそれ自体のトンネル障壁を有する。柱３９５０Ａ、３９５０Ｂは総称的に「柱３９５０」として参照され、実施形態は、２つの柱３９５０に加えて、３つ以上の柱３９５０を考えることが理解されよう。一態様では、柱３９５０Ａ、３９５０Ｂの各々は同等に構成することができ、基本的な実施形態の概念には必要でない複雑さを回避する目的で、構造は同等であると仮定される。
【０１０６】
図３９への参照を続けると、一態様では、柱３９５０Ａは、（図示されているが明示的に標示されていない）第１の位置で共通ＡＦＭ層３９０８に接し支持され、配置された固定層３９５２Ａ、固定層３９５２Ａの上部で始まる下から上の順序で、障壁層３９５４Ａ、自由磁化層３９５６Ａ、および、上部相互接続３９０４に結合することができるキャッピング／上部電極層３９５８Ａを有することができる。同様に、柱３９５０Ｂは、第１の位置から転置された（図示されているが明示的に標示されていない）第２の位置で共通ＡＦＭ層３９０８に面し支持され、配置された固定層３９５２Ｂ、固定層３９５２Ｂの上部で始まる、柱３９５０Ａに関して記載されたような下から上の順序で配置された、障壁層３９５４Ｂ、自由磁化層３９５６Ｂ、および、上部相互接続３９０４に結合することができるキャッピング／上部電極層３９５８Ｂを有することができる。下部または第１の端子３９０２は、一態様では、アドレス指定可能なアレイ（図３９には示さず）内の共通下部電極層３９０６に結合することができ、ビット線／選択線ＢＬ／ＳＬ３に結合することができる。上部相互接続３９０４は、たとえばワード線制御信号ＷＬ１によって制御される、たとえばワード線スイッチ３９７０を介して、選択線／ビット線ＢＬ／ＳＬ１に結合することができる。
【０１０７】
図４０Ａ、図４０Ｂ、および図４０Ｃは、それぞれ磁化状態の例示的な第１のセット、第２のセット、および第３のセットでの、図３９の例示的な２端子、複数の柱の共通ＡＦＭ層、共通下部電極層、多自由層のＭＴＪ構造、ならびにこれらの状態の各々で、第１の端子３９０２と上部相互接続３９０４との間で表される抵抗を示す。図４０Ｂの状態は、ＡＰ状態にある自由磁化層３９５６ＡおよびＰ状態にある自由磁化層３９５６Ｂの図３９の状態として示され、Ｐ状態にある自由磁化層３９５６ＡおよびＡＰ状態にある自由磁化層３９５６Ｂの反対の状態は、同じデバイスの状態を表す別の物理的な状態であり得ることが理解されよう。図４０Ａ、図４０Ｂ、および図４０Ｃで示された３つの状態（および３つ以上の柱３９５０を使用するときのより大きい数の状態）の間を移動することは、様々な例示的な実施形態による統計的フィードバック集中書込みプロセスによって実行することができる。例は、図４９を参照してより詳細に記載される。
【０１０８】
図４１は、別の例示的な実施形態による１つの例示的な複数の柱の共通下部電極層、多自由層、２端子多階層のＭＴＪデバイス４１００を示す。図４１を参照すると、複数の柱の共通下部電極層、多自由層、２端子多階層のＭＴＪデバイス４１００は、この例では、動作中共通下部電極層４１０２から上部相互接続４１７０への２つの平行電流経路を形成できる２つの柱４１５０Ａおよび４１５０Ｂを支持する共通下部電極層４１０２を含み、電流経路の各々はそれ自体のトンネル障壁を有する。柱４１５０Ａ、４１５０Ｂは総称的に「柱４１５０」として参照される。共通下部電極層４１０２と上部相互接続４１７０との間を平行に延在する柱４１５０の数は、２の例に限定されないことが理解されよう。一態様では、柱４１５０Ａ、４１５０Ｂの各々は同等に構成することができ、基本的な実施形態の概念には必要でない複雑さを回避する目的で、構造は同等であると仮定される。
【０１０９】
さらに図４１を参照すると、一態様では、柱４１５０Ａは、共通下部電極層４１０２上の（図示されているが個別に標示されていない）第１の位置で支持されたベースとしてのＡＦＭ層４１５２Ａ、そのＡＦＭ層４１５２Ａの上部で始まる下から上の順序で、固定層４１５４Ａ、障壁層４１５６Ａ、自由磁化層４１５８Ａ、および、上部相互接続４１７０に結合するキャッピング／上部電極層４１６０Ａを有することができる。同様の方式で、柱４１５０Ｂは、第１の位置から横方向に転置された共通下部電極層４１０２上の（図示されているが個別に標示されていない）第２の位置で支持されたベースとしてのＡＦＭ層４１５２Ｂを有することができる。柱４１５０Ｂは、そのＡＦＭ層４１５２Ｂの上部で始まる下から上の順序で、固定層４１５４Ｂ、障壁層４１５６Ｂ、自由磁化層４１５８Ｂ、および、柱４１５０Ａのキャッピング／上部電極層４１６０Ａに結合された同じ上部相互接続４１７０に結合するキャッピング／上部電極層４１６０Ｂを有することができる。下部または第１の端子４１０１は、一態様では、アドレス指定可能なアレイ（図４１には示さず）内の共通下部電極層４１０２に結合し、ビット線／選択線ＢＬ／ＳＬ３に結合することができる。上部相互接続４１７０は、たとえばワード線制御信号ＷＬ１によって制御される、たとえばワード線スイッチ４１７２を介して、選択線／ビット線ＢＬ／ＳＬ１に結合することができる。
【０１１０】
図４１の例示的な複数の柱の共通下部電極層、多自由層、２端子多階層のＭＴＪデバイス４１００は、自由磁化層４１５８ＡがＡＰ状態にあり、したがって抵抗Ｒａｐを表し、自由磁化層４１５８ＢがＰ状態にあり、したがって抵抗Ｒｐを表して示される。したがって、第１の端子４１０１と上部相互接続４１７０との間の全抵抗は、それらの合計によって除算されたＲａｐとＲｐの積に等しい。自由磁化層４１５８Ａおよび自由磁化層４１５８Ｂの反対のＡＰ状態およびＰ状態は、同じ抵抗を表すことが理解されよう。
【０１１１】
図４２Ａ、図４２Ｂ、および図４２Ｃは、それぞれ磁化状態の例示的な第１のセット、第２のセット、および第３のセットでの、図４１の例示的な２端子、複数の柱の共通ＡＦＭ層、共通下部電極層、多自由層のＭＴＪ構造、ならびにこれらの状態の各々で表される抵抗を示す。図４２Ｂの状態は、ＡＰ状態にある自由磁化層４１５８ＡおよびＰ状態にある自由磁化層４１５８Ｂの図４１の状態として任意に示される。自由磁化層４１５８Ａおよび自由磁化層４１５８Ｂが、それぞれＰ状態およびＡＰ状態にある反対の状態は、同じデバイス状態を表す別の物理的な状態であり得る。３つの状態（および３つ以上の柱４１５０を使用するときのより大きい数の状態）の間を移動することは、様々な例示的な実施形態による統計的フィードバック集中書込みプロセスによって実行することができる。例は、図４９を参照してより詳細に記載される。
【０１１２】
図４３は、例示的な一実施形態による１つの例示的な複数の柱の多自由層、２端子多階層のＭＴＪデバイス４３００を示す。図４３を参照すると、複数の柱の多自由層、２端子多階層のＭＴＪデバイス４３００は、下部相互接続４３０２から上部相互接続４３０４に平行に延在する、複数の、この例では２つの柱４３５０Ａ、４３５０Ｂ（総称的に「柱４３５０」）を含む。動作中、柱４３５０は、平行（この例では２つの）電流経路を形成することができ、電流経路の各々は、下部相互接続４３０２から上部相互接続４３０４へのそれ自体のトンネル障壁を有する。下部相互接続４３０２と上部相互接続４３０４との間を平行に延在する柱４３５０の数は、２の例に限定されないことが理解されよう。一態様では、柱４３５０Ａ、４３５０Ｂの各々は同等に構成することができ、基本的な実施形態の概念には必要でない複雑さを回避する目的で、構造は同等であると仮定される。
【０１１３】
図４３への参照を続けると、柱４３５０Ａは、「下」が下部相互接続４３０２に結合された端部であり、「上」が上部相互接続４３０４に結合された端部である下から上の順序で、下部電極層４３５２Ａ、ＡＦＭ層４３５４Ａ、固定層４３５６Ａ、障壁層４３５８Ａ、自由磁化層４３６０Ａ、および、上部相互接続４３０４に結合することができるキャッピング／上部電極層４３６２Ａを有することができる。同様に、柱４３５０Ｂは、同じ下から上の順序で、下部電極層４３５２Ｂ、ＡＦＭ層４３５４Ｂ、固定層４３５６Ｂ、障壁層４３５８Ｂ、自由磁化層４３６０Ｂ、および、上部相互接続４３０４に結合することができるキャッピング／上部電極層４３６２Ｂを有することができる。アドレス指定可能なアレイ（図４３には示さず）内の一態様では、下部相互接続４３０２は、ビット線／選択線ＢＬ／ＳＬ３に結合することができる、第１の端子を形成し得る。上部相互接続４１７０は、たとえばワード線制御信号ＷＬ１によって制御される、たとえばワード線スイッチ４３７０を介して、選択線／ビット線ＢＬ／ＳＬ１に結合することができる。
【０１１４】
図４４Ａ、図４４Ｂ、および図４４Ｃは、例示的な一実施形態による統計的フィードバック集中書込みプロセス中に形成され得る磁化状態の例示的な、それぞれ第１のセット、第２のセット、および第３のセットでの、図４３の例示的な２端子、複数の柱のデバイスを示す。図４４Ｂの状態は、ＡＰ状態にある自由磁化層４３６０ＡおよびＰ状態にある自由磁化層４３６０Ｂの図４３の状態として任意に示される。自由磁化層４３６０Ａおよび自由磁化層４３６０Ｂが、それぞれＰ状態およびＡＰ状態にある反対の状態は、同じデバイス状態を表す別の物理的な状態であり得る。
【０１１５】
図４５Ａ、図４５Ｂ、図４５Ｃ、および図４５Ｄは、対応する書込み電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの２端子、多階層、多自由層、面内のＭＴＪ構造の１つの例に関する自由層磁化状態の４つの考えられるセットを示す図である。図４５Ａを参照すると、書込み電流Ｗｒｉｔｅ１は、Ｒｐ状態に自由層４５０２Ａを切り替える（または以前の切替えを繰り返す）方向で自由層４５０２Ａを通る（たとえば、流される）ように示され、同時に（またはそれに続いて）、書込み電流Ｗｒｉｔｅ２も、そのＲｐ状態に自由層４５０２Ｂを切り替える（または以前の切替えを繰り返す）方向で自由層４５０２Ｂを通る（たとえば、流される）。本開示を読むことから当業者に知られるように、Ｗｒｉｔｅ１電流およびＷｒｉｔｅ２電流の振幅および継続時間の選択は、限定なしで、ＭＴＪ構造の物理パラメータ、および様々な例示的な実施形態によれば、Ｗｒｉｔｅ１またはＷｒｉｔｅ２が切替えに影響する望ましい確率などの要因に基づいて、アプリケーション固有である。下記により詳細に記載されるように、様々な例示的な実施形態によれば、望ましい確率は１００％以外であり得る。しかしながら、当業者は、当業者に知られた一般的なＭＴＪ技法を本開示に適用することによって、Ｗｒｉｔｅ１およびＷｒｉｔｅ２についてのレベルおよび継続時間を容易に決定することができ、したがって、特定の振幅および継続時間のさらなる詳細説明は省略される。
【０１１６】
図４５Ｂを参照すると、自由磁化層４５０２Ｂの磁化状態を反転させずに、自由磁化層４５０２Ａの磁化状態をＲａｐ状態に反転させるために、Ｗｒｉｔｅ１は、状態を切り替えるのに十分な振幅および継続時間で、図４５Ａで示された反対の方向に流され、Ｗｒｉｔｅ２はその状態を切り替えるのに十分なレベルを下回る。図４５Ｃを参照すると、自由磁化層４５０２Ａの磁化状態を反転させずに、自由磁化層４５０２Ｂの磁化状態をＲａｐ状態に反転させるために、Ｗｒｉｔｅ２は、自由磁化層４５０２Ｂの状態を切り替えるのに十分な振幅および継続時間で、図４５Ａで示された反対の方向に流され、Ｗｒｉｔｅ１は自由磁化層４５０２Ａの状態を切り替えるのに十分なレベルを下回る。図４５Ｄを参照すると、自由磁化層４５０２Ａおよび自由磁化層４５０２Ｂの磁化状態をＲａｐ状態に反転させるために、Ｗｒｉｔｅ１およびＷｒｉｔｅ２は、自由磁化層４５０２Ａおよび自由磁化層４５０２Ｂの状態を切り替えるのに十分な振幅および継続時間で、両方とも図４５Ａで示されたそれらの方向と反対の方向に（同時または順次）に流される。
【０１１７】
図４６Ａ、図４６Ｂ、図４６Ｃ、および図４６Ｄは、実質的に図４５Ａ〜図４５Ｄを参照して記載されたように、対応するＷｒｉｔｅ１およびＷｒｉｔｅ２の電流方向および結果として生じた抵抗を有する、例示的な一実施形態による１つの２端子、多階層、多自由層、垂直のＭＴＪ構造の１つの例に関する自由層磁化状態の４つの考えられるセットを示す。
【０１１８】
図４７は、例示的な一実施形態により、検知増幅器４７４０、および、第３またはＭＴＪベースの端子１５４をビット／切替線ＢＬ／ＳＬ３に選択的に結合する、第３の端子スイッチＦＥＴ４７６０と組み合わされた、図１の多端子、多自由層、対応する個別障壁層のＭＴＪ構造１００を使用する、１つの多階層のＭＴＪストレージセル４７００を示す。図４７を参照すると、「Ｓ１」が第１のビット位置にあり、「Ｓ２」が第２のビット位置にある２ビットバイナリデータ「Ｓ２、Ｓ１」を仮定して、一実施形態による１つの例示的な記憶プロセスが記載される。一態様によれば、「Ｓ１」の第１のビットはＷＬ１およびＢＬ／ＳＬ３がＯＮレベルに切り替わることによって書き込むことができ、次には第１のワード線スイッチ１１６Ａおよび第３の端子スイッチＦＥＴ４７６０をＯＮに切り替える。次いで、書込み電流は、Ｓ１に従う方向で第１の自由磁化層１１０Ａを通り、Ｓ１に基づいて、第１の自由磁化層１１０ＡをＰ状態またはＡＰ状態に切り替える（または以前の切替えを維持する）。同様の態様では、「Ｓ２」の第２のビットはＷＬ２およびＢＬ／ＳＬ３がＯＮレベルに切り替わることによって書き込むことができ、書込み電流がＳ２に従う方向で第２の自由磁化層１１０Ｂを通るように、次には第２のワード線スイッチ１１６Ｂおよび第３の端子スイッチＦＥＴ４７６０をＯＮに切り替える。これは、Ｓ２に基づいて、第２の自由磁化層１１０ＢをＰ状態またはＡＰ状態に切り替える（または以前の切替えを維持する）。
【０１１９】
さらに図４７を参照すると、「Ｓ１」を読み取るために、ＷＬ１およびＢＬ／ＳＬ３はＯＮレベルに切り替えることができ、第１のワード線スイッチ１１６Ａおよび第３の端子スイッチＦＥＴ４７６０をＯＮに切り替え、読取り電流は、ＳＬ／ＢＬ１から第１の自由磁化層１１０Ａを通ることができる。これは、ＳＡ４７４０のＩＮ入力での検知電圧を確立し、検知電圧はＲｅｆ３と比較される。Ｒｅｆ３は、第１の自由磁化層１１０ＡがＰ状態にある場合の検知電圧と、第１の自由磁化層１１０ＡがＡＰ状態にある場合の検知電圧との間の中間点になるように構成することができる。さらなる態様では、「Ｓ２」を読み取るために、ＷＬ１およびＷＬ２はＯＮレベルに切り替えることができ、第１のワード線スイッチ１１６Ａおよび第２のワード線スイッチ１１６ＢをＯＮに切り替え、ＢＬ／ＳＬ３はＯＦＦに切り替えられ、第３の端子スイッチＦＥＴ４７６０をＯＦＦに切り替える。次いで、直列読取り電流は、ＳＬ／ＢＬ１から第１の自由磁化層１１０Ａを通って共通障壁層１０８に入り、共通障壁層１０８を横向きに通り、第２の自由磁化層１１０Ｂを上に通り、キャッピング／上部電極層１１２Ｂを通り、第２のワード線スイッチ１１６Ｂを通ってＳＬ／ＢＬ２に達する。これは、ＳＡ４７４０のＩＮ入力での検知電圧を確立し、検知電圧はＲｅｆ１およびＲｅｆ２と比較される。Ｒｅｆ１は、第１の自由磁化層１１０ＡがＲｐにあると仮定して、第２の自由磁化層１１０ＢがＲｐにある第１の場合に現れる直列検知電圧と、第２の自由磁化層１１０ＢがＲａｐにある第２の場合に現れる直列検知電圧との間の中間点になるように構成することができる。Ｒｅｆ２は、第１の自由磁化層１１０ＡがＲａｐにあると仮定して、第２の自由磁化層１１０ＢがＲｐにある第１の場合に現れる直列検知電圧と、第２の自由磁化層１１０ＢがＲａｐにある第２の場合に現れる直列検知電圧との間の中間点になるように構成することができる。
【０１２０】
図４８は、本開示の１つまたは複数の実施形態が有利に利用され得る例示的なワイヤレス通信システム４８００を示す。説明のために、図４８は、３つのリモートユニット４８２０、４８３０、および４８５０、ならびに２つの基地局４８４０を示す。従来のワイヤレス通信システムは、はるかに多くのリモートユニットおよび基地局を有する場合があることが理解されよう。リモートユニット４８２０、４８３０、および４８５０は、集積回路または（本明細書で開示されたようなオンチップ電圧レギュレータを含む）他の半導体デバイス４８２５、４８３５、および４８５５を含み、これらは以下でさらに説明される本開示の実施形態の一部である。図４８は、基地局４８４０からリモートユニット４８２０、４８３０、および４８５０への順方向リンク信号４８８０、ならびにリモートユニット４８２０、４８３０、および４８５０から基地局４８４０への逆方向リンク信号４８９０を示す。
【０１２１】
図４８では、リモートユニット４８２０は携帯電話として示され、リモートユニット４８３０はポータブルコンピュータとして示され、リモートユニット４８５０はワイヤレスローカルループシステム内の固定位置リモートユニットとして示される。たとえば、リモートユニットは、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末（ＰＤＡ）などのポータブルデータユニット、（ＧＰＳ対応デバイスなどの）ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令の記憶もしくは取出しを行う任意の他のデバイス、またはそれらの任意の組合せのうちの、任意の１つまたは組合せであり得る。図４８は、本開示の教示によるリモートユニットを示すが、本開示は、これらの例示的な示されたユニットに限定されない。本開示の実施形態は、試験および特性評価のための、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用することができる。
【０１２２】
図４９は、様々な例示的な実施形態による２端子多自由層多階層のＭＴＪデバイス用の１つの例示的な統計的フィードバック集中書込み４９００の流れ図である。概念を例示するために、図４９の例４９００による処理が、図３５の例示的な２端子多自由層多階層のＭＴＪデバイス３５００を参照して記載される。理解されるように、これは例示目的にすぎず、様々な例示的な実施形態の範囲に対するいかなる限定でもない。
【０１２３】
本開示から当業者によって理解されるように、図４９の例示的な統計的フィードバック集中書込み４９００は反復型であり、プログラミングを完了するために必要なループまたは繰返しの正確な数は知ることができない。したがって、様々な実施形態による２端子多自由層多階層のＭＴＪデバイスは、代替として、たとえば、「反復型プログラミング」、「確率プログラミング」と呼ぶ場合がある。
【０１２４】
ここで図４９を参照すると、例示的な統計的フィードバック集中書込み４９００は、初期状態４９０２から開始することができる。初期状態４９０２は、たとえば、図３５の自由磁化層の磁化の任意の状態であり得る。一態様では、初期状態は、ＰＣのタイムアウトカウンタ（図示せず）をゼロにリセットすることを含むか、または仮定する。４９０４で、書き込む値が受信され、その結果、プロセスは４９０６に進んで、図３５のデバイスの２端子抵抗を読み取る。４９０６での読取りは、たとえば、図３５のデバイスを通って読取り電流を流し、結果として得られた電圧を目標抵抗に対応する目標電圧と比較する、読取り電流源（図示せず）によって提供することができる。
【０１２５】
図４９への参照を続けると、４９０６での読取りの後、例示的な統計的フィードバック集中書込み４９００は、４９０６での読取り値を差分ゼロ基準または他の所与の基準と比較する、ゼロ終了判定ブロック４９０８に進み、上記の基準の例が以下に記載される。タイムアウト終了判定ブロック４９０８が「はい」を示す場合、プロセスは、書込み完了ブロック４９１０に進み、次いで初期状態４９０２に戻ることによって終了する。一態様では、ゼロ終了判定ブロック４９０８によって適用される差分ゼロ基準は、図３５のデバイスが目標抵抗状態であることであり得る。別の態様では、差分ゼロ基準は、抵抗状態が目標抵抗状態から所与の差以内にあることとして定義することができる。理解されるように、ゼロ終了判定ブロック４９０８に入った最初の時に「はい」となる１つの場合は、図３５のデバイスが書き込まれるべきデータを表す状態にある場合であり得る。
【０１２６】
図４９への参照を続けると、ゼロ終了判定ブロック４９０８が「いいえ」を示す場合、例示的な統計的フィードバック集中書込み４９００は、タイムアウト終了判定ブロック４９１２に進むことができ、そこで、タイムアウトカウンタの値（図示せず）が所与のタイムアウトと比較される。タイムアウト終了判定ブロック４９１２が「はい」を示す場合、プロセスは、書込み完了ブロック４９１０に進み、初期状態４９０２に戻ることによって終了する。
【０１２７】
さらに図４９を参照すると、タイムアウト終了判定ブロック４９１２が「いいえ」を示す場合、プロセスは４９１４に進んで、最初の適切なプログラミング電流パルスを、または現在のループが繰返しのループである場合別の適切なプログラミング電流パルスを、印加または注入し、次いで４９１６に進みカウンタをインクリメントし、判定ブロック４９０８および４９１２のうちの１つで終了条件が検出されるまで、描写され上述されたループを繰り返す。
【０１２８】
本明細書で開示された実施形態と関連して記載された方法、シーケンス、および／またはアルゴリズムは、ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその２つの組合せで直接具現化することができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体に常駐することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。
【０１２９】
したがって、本発明の実施形態は、実装のための方法を具現化するコンピュータ可読媒体を含むことができる。したがって、本発明は図示された例に限定されず、本明細書に記載された機能を実行するためのいかなる手段も、本発明の実施形態に含まれる。
【０１３０】
前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されたコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）の中に設計および構成することができる。そのようなファイルの一部または全部は、そのようなファイルに基づいてデバイスを組み立てる組立て担当者に提供することができる。得られた製品は半導体ウエハを含み、次いで、半導体ウエハは半導体ダイに切り分けられ、半導体チップにパッケージ化される。次いで、このチップは上述されたデバイスで利用される。
【０１３１】
上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行うことができることに留意されたい。本明細書に記載された本発明の実施形態による方法クレームの機能、ステップおよび／または動作は、特定の順序で実行される必要はない。さらに、本発明の要素は、単数形で説明または請求される場合があるが、単数形に限定することが明示的に述べられていない限り、複数形が考えられる。
【符号の説明】
【０１３２】
１００  多端子多自由層のＭＴＪ構造
１０２  下部電極層
１０４  反強磁性（ＡＦＭ）層
１０６  固定層
１０８  障壁層
１１０Ａ  第１の自由磁化層
１１０Ｂ  第２の自由磁化層
１１２Ａ  第１のキャッピング／上部電極層
１１２Ｂ  第２のキャッピング／上部電極層
１１４Ａ  第１の端子
１１４Ｂ  第２の端子
１１６Ａ  第１のワード線スイッチ
１１６Ｂ  第２のワード線スイッチ
１５０  第１のＭＴＪセルリード／ライト端子
１５２  第２のＭＴＪセルリード／ライト端子
１５４  第３のＭＴＪセルリード／ライト端子
４００  ２フェーズ３端子多階層の読取り回路
４０２  検知増幅器（ＳＡ）
６００  多自由層、個別に読取り可能な自由磁化層のＭＴＪセル
６０２Ａ  第１のＳＡ
６０２Ｂ  第２のＳＡ
７００  多自由層の差分読取りＭＴＪセル
７０２  検知増幅器（ＳＡ）
８００  多自由層、分離障壁層のＭＴＪデバイス
８０１  第３のＭＴＪセルリード／ライト端子
８０２  共通ベース電極層
８０４  共通ＡＦＭ層
８０６  共通固定層
８０８Ａ  ワード線スイッチ
８０８Ｂ  ワード線スイッチ
８５０Ａ  第１の柱
８５０Ｂ  第２の柱
８５２Ａ  障壁層
８５２Ｂ  障壁層
８５４Ａ  自由磁化層
８５４Ｂ  自由磁化層
８５６Ａ  キャッピング／上部電極層
８５６Ｂ  キャッピング／上部電極層
１１００  ２フェーズ３端子多階層の読取り回路
１１０２  検知増幅器（ＳＡ）
１２００  多自由層、個別に読取り可能な自由磁化層のＭＴＪセル
１２０２Ａ  第１のＳＡ
１２０２Ｂ  第２のＳＡ
１３００  多自由層の差分読取りＭＴＪセル
１３０２  差分検知増幅器
１４００  複数の柱の多自由層ＭＴＪデバイス
１４０１  第３のＭＴＪセルリード／ライト端子
１４０２  共通ベース電極層
１４０４  共通ＡＦＭ層
１４５０Ａ  第１の柱
１４５０Ｂ  第２の柱
１４５２Ａ  固定層
１４５２Ｂ  固定層
１４５４Ａ  障壁層
１４５４Ｂ  障壁層
１４５６Ａ  自由磁化層
１４５６Ｂ  自由磁化層
１４５８Ａ  キャッピング／上部電極層
１４５８Ｂ  キャッピング／上部電極層
１４６０Ａ  ワード線スイッチ
１４６０Ｂ  ワード線スイッチ
１７００  ２フェーズ３端子多階層の読取り回路
１７０２  検知増幅器（ＳＡ）
１８００  多自由層、個別に読取り可能な自由層のＭＴＪセル
１８０２Ａ  第１のＳＡ
１８０２Ｂ  第２のＳＡ
１９００  多自由層の差分読取りＭＴＪセル
１９０２  差分検知増幅器
２０００  複数の柱の多自由層ＭＴＪデバイス
２００１  第３のＭＴＪセルリード／ライト端子
２００２  共通ベース電極（ＢＥ）層
２０５０Ａ  第１の柱
２０５０Ｂ  第２の柱
２０５２Ａ  ＡＦＭ層
２０５２Ｂ  ＡＦＭ層
２０５４Ａ  固定層
２０５４Ｂ  固定層
２０５６Ａ  障壁層
２０５６Ｂ  障壁層
２０５８Ａ  自由磁化層
２０５８Ｂ  自由磁化層
２０６０Ａ  キャッピング／上部電極層
２０６０Ｂ  キャッピング／上部電極層
２０８０Ａ  ワード線スイッチ
２０８０Ｂ  ワード線スイッチ
２３００  ２フェーズ３端子多階層の読取り回路
２３０２  検知増幅器（ＳＡ）
２４００  多自由層、個別に読取り可能な自由磁化層のＭＴＪセル
２４０２Ａ  第１のＳＡ
２４０２Ｂ  第２のＳＡ
２５００  多自由層の差分読取りＭＴＪセル
２５０２  差分検知増幅器
２６００  複数の柱の多自由層ＭＴＪデバイス
２６０２  下部相互接続
２６５０Ａ  第１の柱
２６５０Ｂ  第２の柱
２６５２Ａ  下部電極（ＢＥ）層
２６５２Ｂ  下部電極（ＢＥ）層
２６５４Ａ  ＡＦＭ層
２６５４Ｂ  ＡＦＭ層
２６５６Ａ  固定層
２６５６Ｂ  固定層
２６５８Ａ  障壁層
２６５８Ｂ  障壁層
２６６０Ａ  自由磁化層
２６６０Ｂ  自由磁化層
２６６２Ａ  キャッピング／上部電極層
２６６２Ｂ  キャッピング／上部電極層
２６８０Ａ  ワード線スイッチ
２６８０Ｂ  ワード線スイッチ
２９００  ２フェーズ３端子多階層の読取り回路
２９０２  検知増幅器（ＳＡ）
３０００  個別自由磁化層の読取りＭＴＪストレージセル
３００２Ａ  第１のＳＡ
３００２Ｂ  第２のＳＡ
３１００  多自由層の差分読取りＭＴＪストレージセル
３１０２  差分検知増幅器
３４００  ＭＴＪメモリ回路
３４０１  端子
３４０２  共通下部電極（ＢＥ）層
３４０４  共通反強磁性（ＡＦＭ）層
３４０６  共通固定層
３４０８  共通障壁層
３４１０Ａ  第１の自由磁化層
３４１０Ｂ  第２の自由磁化層
３４１２Ａ  第１のキャッピング／上部電極（ＴＥ）層
３４１２Ｂ  第２のキャッピング／上部電極（ＴＥ）層
３４２０Ａ  第１のワード対応スイッチ
３４２０Ｂ  第２のワード対応スイッチ
３４５０Ａ  ３端子多自由層ＭＴＪメモリセル
３４５０Ｂ  ３端子多自由層ＭＴＪメモリセル
３４５０Ｃ  ３端子多自由層ＭＴＪメモリセル
３４５０Ｄ  ３端子多自由層ＭＴＪメモリセル
３５００  ２端子多自由層多階層のＭＴＪデバイス
３５０２  下部または第１の端子
３５０４  上部または第２の端子
３５０６  共通下部電極層
３５０８  共通ＡＦＭ層
３５１０  共通固定層
３５１２  共通障壁層
３５１４Ａ  自由磁化層
３５１４Ｂ  自由磁化層
３５１６Ａ  キャッピング／上部電極層
３５１６Ｂ  キャッピング／上部電極層
３５１８  ワード線スイッチ
３７００  ２端子多自由層多階層のＭＴＪデバイス
３７０２  下部または第１の端子
３７０４  上部相互接続
３７０６  共通下部電極層
３７０８  共通ＡＦＭ層
３７１０  共通固定層
３７５０Ａ  柱
３７５０Ｂ  柱
３７５２Ａ  障壁層
３７５２Ｂ  障壁層
３７５４Ａ  自由磁化層
３７５４Ｂ  自由磁化層
３７５６Ａ  キャッピング／上部電極層
３７５６Ｂ  キャッピング／上部電極層
３７７０  ワード線スイッチ
３９００  多自由層２端子多階層のＭＴＪデバイス
３９０２  下部または第１の端子
３９０４  上部相互接続
３９０６  共通下部電極層
３９０８  共通ＡＦＭ層
３９５０Ａ  柱
３９５０Ｂ  柱
３９５２Ａ  固定層
３９５２Ｂ  固定層
３９５４Ａ  障壁層
３９５４Ｂ  障壁層
３９５６Ａ  自由磁化層
３９５６Ｂ  自由磁化層
３９５８Ａ  キャッピング／上部電極層
３９５８Ｂ  キャッピング／上部電極層
３９７０  ワード線スイッチ
４１００  複数の柱の共通下部電極層、多自由層、２端子多階層のＭＴＪデバイス
４１０１  下部または第１の端子
４１０２  共通下部電極層
４１５０Ａ  柱
４１５０Ｂ  柱
４１５２Ａ  ＡＦＭ層
４１５２Ｂ  ＡＦＭ層
４１５４Ａ  固定層
４１５４Ｂ  固定層
４１５６Ａ  障壁層
４１５６Ｂ  障壁層
４１５８Ａ  自由磁化層
４１５８Ｂ  自由磁化層
４１６０Ａ  キャッピング／上部電極層
４１６０Ｂ  キャッピング／上部電極層
４１７０  上部相互接続
４１７２  ワード線スイッチ
４３００  複数の柱の多自由層、２端子多階層のＭＴＪデバイス
４３０２  下部相互接続
４３０４  上部相互接続
４３５０Ａ  柱
４３５０Ｂ  柱
４３５２Ａ  下部電極層
４３５２Ｂ  下部電極層
４３５４Ａ  ＡＦＭ層
４３５４Ｂ  ＡＦＭ層
４３５６Ａ  固定層
４３５６Ｂ  固定層
４３５８Ａ  障壁層
４３５８Ｂ  障壁層
４３６０Ａ  自由磁化層
４３６０Ｂ  自由磁化層
４３６２Ａ  キャッピング／上部電極層
４３６２Ｂ  キャッピング／上部電極層
４３７０  ワード線スイッチ
４７００  多階層のＭＴＪストレージセル
４７４０  検知増幅器
４７６０  第３の端子スイッチＦＥＴ
４８００  ワイヤレス通信システム
４８２０  リモートユニット（携帯電話）
４８２５  半導体デバイス
４８３０  リモートユニット（ポータブルコンピュータ）
４８３５  半導体デバイス
４８４０  基地局
４８５０  リモートユニット（固定位置リモートユニット）
４８５５  半導体デバイス
４８８０  順方向リンク信号
４８９０  逆方向リンク信号
４９００  統計的フィードバック集中書込み
４９０２  書込み完了
４９０４  データを受信したか
４９０６  抵抗状態を読み取る
４９０８  差分なしか
４９１０  書込み完了
４９１２  タイムアウト
４９１４  書込み電流を流す
４９１６  ループカウントをインクリメントする
【図１】
0005753956.tif 000003
【図２Ａ】
0005753956.tif 000004
【図２Ｂ】
0005753956.tif 000005
【図２Ｃ】
0005753956.tif 000006
【図３Ａ】
0005753956.tif 000007
【図３Ｂ】
0005753956.tif 000008
【図４Ａ】
0005753956.tif 000009
【図４Ｂ】
0005753956.tif 000010
【図５】
0005753956.tif 000011
【図６】
0005753956.tif 000012
【図７】
0005753956.tif 000013
【図８】
0005753956.tif 000014
【図９Ａ】
0005753956.tif 000015
【図９Ｂ】
0005753956.tif 000016
【図９Ｃ】
0005753956.tif 000017
【図１０Ａ】
0005753956.tif 000018
【図１０Ｂ】
0005753956.tif 000019
【図１１Ａ】
0005753956.tif 000020
【図１１Ｂ】
0005753956.tif 000021
【図１２】
0005753956.tif 000022
【図１３】
0005753956.tif 000023
【図１４】
0005753956.tif 000024
【図１５Ａ】
0005753956.tif 000025
【図１５Ｂ】
0005753956.tif 000026
【図１５Ｃ】
0005753956.tif 000027
【図１６Ａ】
0005753956.tif 000028
【図１６Ｂ】
0005753956.tif 000029
【図１７Ａ】
0005753956.tif 000030
【図１７Ｂ】
0005753956.tif 000031
【図１８】
0005753956.tif 000032
【図１９】
0005753956.tif 000033
【図２０】
0005753956.tif 000034
【図２１Ａ】
0005753956.tif 000035
【図２１Ｂ】
0005753956.tif 000036
【図２１Ｃ】
0005753956.tif 000037
【図２２Ａ】
0005753956.tif 000038
【図２２Ｂ】
0005753956.tif 000039
【図２３Ａ】
0005753956.tif 000040
【図２３Ｂ】
0005753956.tif 000041
【図２４】
0005753956.tif 000042
【図２５】
0005753956.tif 000043
【図２６】
0005753956.tif 000044
【図２７Ａ】
0005753956.tif 000045
【図２７Ｂ】
0005753956.tif 000046
【図２７Ｃ】
0005753956.tif 000047
【図２８Ａ】
0005753956.tif 000048
【図２８Ｂ】
0005753956.tif 000049
【図２９Ａ】
0005753956.tif 000050
【図２９Ｂ】
0005753956.tif 000051
【図３０】
0005753956.tif 000052
【図３１】
0005753956.tif 000053
【図３２Ａ】
0005753956.tif 000054
【図３２Ｂ】
0005753956.tif 000055
【図３２Ｃ】
0005753956.tif 000056
【図３２Ｄ】
0005753956.tif 000057
【図３３Ａ】
0005753956.tif 000058
【図３３Ｂ】
0005753956.tif 000059
【図３３Ｃ】
0005753956.tif 000060
【図３３Ｄ】
0005753956.tif 000061
【図３４】
0005753956.tif 000062
【図３５】
0005753956.tif 000063
【図３６Ａ】
0005753956.tif 000064
【図３６Ｂ】
0005753956.tif 000065
【図３６Ｃ】
0005753956.tif 000066
【図３７】
0005753956.tif 000067
【図３８Ａ】
0005753956.tif 000068
【図３８Ｂ】
0005753956.tif 000069
【図３８Ｃ】
0005753956.tif 000070
【図３９】
0005753956.tif 000071
【図４０Ａ】
0005753956.tif 000072
【図４０Ｂ】
0005753956.tif 000073
【図４０Ｃ】
0005753956.tif 000074
【図４１】
0005753956.tif 000075
【図４２Ａ】
0005753956.tif 000076
【図４２Ｂ】
0005753956.tif 000077
【図４２Ｃ】
0005753956.tif 000078
【図４３】
0005753956.tif 000079
【図４４Ａ】
0005753956.tif 000080
【図４４Ｂ】
0005753956.tif 000081
【図４４Ｃ】
0005753956.tif 000082
【図４５Ａ】
0005753956.tif 000083
【図４５Ｂ】
0005753956.tif 000084
【図４５Ｃ】
0005753956.tif 000085
【図４５Ｄ】
0005753956.tif 000086
【図４６Ａ】
0005753956.tif 000087
【図４６Ｂ】
0005753956.tif 000088
【図４６Ｃ】
0005753956.tif 000089
【図４６Ｄ】
0005753956.tif 000090
【図４７】
0005753956.tif 000091
【図４８】
0005753956.tif 000092
【図４９】
0005753956.tif 000093