(57)【特許請求の範囲】
【請求項１】
基板上に形成された半導体層と、
形成された前記半導体層上に形成されたゲート絶縁膜と、
形成された前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜上における前記ゲート電極の端部の少なくとも一部において前記ゲート電極と接するゲート境界膜と、
前記ゲート電極および前記ゲート境界膜上に設けられた絶縁性の保護膜と、
を備え、
前記ゲート境界膜および前記ゲート絶縁膜は、同一の絶縁材料で形成され、タンタル、ハフニウム、ハフニウムアルミニウム、ランタン、またはイットリウムを含み、
前記保護膜は、前記ゲート境界膜および前記ゲート絶縁膜とは別種の絶縁材料を含む
半導体装置。
【請求項２】
前記保護膜は、窒化シリコンを絶縁材料として含む請求項１に記載の半導体装置。
【請求項３】
前記ゲート境界膜および前記ゲート絶縁膜は、タンタル酸化物を絶縁材料として含む請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート境界膜は、前記ゲート絶縁膜上における前記ゲート電極が設けられていない領域の少なくとも一部から前記ゲート電極上の少なくとも一部に至る領域を覆う請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体層上に設けられたソース電極およびドレイン電極を更に備え、
前記ゲート絶縁膜は、前記ソース電極および前記ドレイン電極の間に設けられ、
前記ゲート境界膜は、前記ゲート電極から前記ソース電極に至る領域および前記ゲート電極から前記ドレイン電極に至る領域を覆う
請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜は、前記ソース電極および前記ドレイン電極の配線接続部以外の表面上を更に覆うように設けられる請求項５に記載の半導体装置。
【請求項７】
前記ゲート境界膜は、前記ソース電極および前記ドレイン電極の少なくとも一部を更に覆う請求項５に記載の半導体装置。
【請求項８】
前記半導体層は、ＩＩＩ−Ｖ族化合物半導体により形成された請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
当該半導体装置は、ＧａＮ  ＨＥＭＴである請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間で電気信号を伝送して前記被試験デバイスを試験する試験部と、
前記被試験デバイスおよび前記試験部の間の伝送経路に設けられ、前記被試験デバイスおよび前記試験部の間を電気的に接続するか切断するかを切り替える請求項１から９のいずれか一項に記載の半導体装置と、
を備える試験装置。
【請求項１１】
半導体装置の製造方法であって、
基板上に半導体層を形成する工程と、
形成された前記半導体層上にゲート絶縁膜を形成する工程と、
形成された前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート絶縁膜上に、前記ゲート絶縁膜上における前記ゲート電極の端部の少なくとも一部において前記ゲート電極と接するゲート境界膜を、前記ゲート絶縁膜と同一の絶縁材料により形成する工程と、
前記ゲート電極および前記ゲート境界膜上に、前記ゲート境界膜および前記ゲート絶縁膜とは別種の絶縁材料を含む絶縁性の保護膜を形成する工程と、
を備え、
前記ゲート境界膜および前記ゲート絶縁膜は、タンタル、ハフニウム、ハフニウムアルミニウム、ランタン、またはイットリウムを含む製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、試験装置、および製造方法に関する。
【背景技術】
【０００２】
従来、ＧａＮ（窒化ガリウム）等のＩＩＩ−Ｖ族半導体を用いたＦＥＴ（電界効果トランジスタ）において、ゲート電極と半導体層との間にＴａ（タンタル）酸化物等を介在させて、ゲートリーク電流を低減させたヘテロ接合半導体装置（特に高電子移動度トランジスタ：ＨＥＭＴ＝Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）が知られている（例えば、特許文献１参照）。
特許文献１  特開２００６−２４５３１７
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、半導体表面のトラップの影響により電流が減少する「電流コラプス」と呼ばれる現象が問題となり、ゲート電極と半導体層との間の絶縁層をＴａ（タンタル）酸化物等にしてゲート電圧をＤＣ電圧とする場合の電流電圧のＤＣ特性を改善しても、パルス特性が改善しない場合があった。例えば、Ｖｄｓ（ドレイン・ソース間電圧）を予め数十ボルト与え、かつ、Ｖｇｓ（ゲート・ソース間電圧）にも予め負の電圧を与えている状態からのパルス特性等、数μｓ程度のパルス幅の入力ゲート信号に追随して動作させることは困難であった。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明の第１の態様においては、半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート絶縁膜上に設けられ、ゲート絶縁膜上におけるゲート電極の端部の少なくとも一部においてゲート電極と接するゲート境界膜と、を備え、ゲート境界膜およびゲート絶縁膜は、同種の絶縁材料を含む半導体装置を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係る半導体装置１００の縦断面の構成例を示す。
【図２】本実施形態に係る半導体装置１００の製造フローを示す。
【図３Ａ】本実施形態に係る半導体装置１００の半導体層１１０を形成した段階の構成例を示す。
【図３Ｂ】本実施形態に係る半導体層１１０上にソース電極１６０およびドレイン電極１７０を形成した段階の構成例を示す。
【図３Ｃ】本実施形態に係る半導体層１１０上にゲート絶縁膜１２０を形成した段階の構成例を示す。
【図３Ｄ】本実施形態に係るゲート絶縁膜１２０上にゲート電極１３０を形成した段階の構成例を示す。
【図３Ｅ】本実施形態に係るゲート絶縁膜１２０およびゲート電極１３０上にゲート境界膜１４０を形成した段階の構成例を示す。
【図３Ｆ】本実施形態に係るゲート境界膜１４０上に保護膜１５０を形成した段階の構成例を示す。
【図４】ゲート境界膜１４０を形成しない半導体装置のパルス特性の一例を示す。
【図５】本実施形態に係る半導体装置１００のパルス特性の一例を示す。
【図６】本実施形態に係る試験装置４１０の構成例を被試験デバイス４００と共に示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本実施形態に係る半導体装置１００の縦断面の構成例を示す。半導体装置１００は、ゲートリーク電流を低減させ、かつ、ゲート電極にパルスを印加した場合の高周波特性を向上させる。半導体装置１００は、ＦＥＴであってよい。また、半導体装置１００は、ＨＥＭＴであってよい。半導体装置１００は、基板１０と、半導体層１１０と、ゲート絶縁膜１２０と、ゲート電極１３０と、ゲート境界膜１４０と、保護膜１５０と、ソース電極１６０と、ドレイン電極１７０とを備える。
【０００９】
基板１０は、表面上に半導体層１１０を形成する。基板１０は、半導体層１１０の結晶性を保ったまま形成させるように、半導体層１１０の格子定数と略同一の格子定数を有する結晶であってよい。基板１０は、サファイア、ＳｉＣ（炭化ケイ素）、ＧａＮ、ＧａＡｓ、またはＳｉ等の単結晶であってよい。
【００１０】
半導体層１１０は、ＩＩＩ−Ｖ族化合物半導体によって形成される。半導体層１１０は、バンドギャップの異なる２種類以上の半導体を、結晶性を有したまま接合させたヘテロ接合を有してよい。本実施例において、半導体層１１０は、ＧａＮ系半導体層について説明する。半導体層１１０は、電子走行層１１２と、スペーサ層１１４と、電子供給層１１６と、保護層１１８とを有する。
【００１１】
電子走行層１１２は、基板１０の表面上に形成される。電子走行層１１２には、高速で電子を流すことができる二元電子ガスと呼ばれる層が形成される。電子走行層１１２は、不純物を人工的に添加しないアンドープのｉ型ＧａＮ層でよい。
【００１２】
スペーサ層１１４は、電子走行層１１２上に形成される。スペーサ層１１４は、電子走行層１１２とはバンドギャップの異なる異種の半導体材料で形成される。電子走行層１１２とスペーサ層１１４とがヘテロ接合となることで、電子走行層１１２は、スペーサ層１１４との界面近傍の１０ｎｍ程度の領域において、二元電子ガスを形成することができる。スペーサ層１１４は、アンドープのｉ型ＡｌＧａＮ層でよい。
【００１３】
電子供給層１１６は、スペーサ層１１４上に形成される。電子供給層１１６は、スペーサ層１１４を介して電子走行層１１２に電子を供給する。電子供給層１１６は、不純物をドープしたｎ型ＡｌＧａＮ層でよい。
【００１４】
保護層１１８は、電子供給層１１６上に形成される。保護層１１８は、例えば、電子供給層１１６中のＡｌ等の酸化を防止して保護する。保護層１１８は、不純物をドープしたｎ型ＧａＮ層でよい。なお、電子供給層１１６中のＡｌ等の酸化の影響等が少ない場合は、保護層１１８は無くてもよい。
【００１５】
ゲート絶縁膜１２０は、半導体層１１０上に設けられる。ゲート絶縁膜１２０は、トンネル効果等によって透過して流れ出るリーク電流を低減させる高誘電率材料によって形成される。例えば、ゲート絶縁膜１２０は、Ｔａ（タンタル）酸化物、Ｈｆ（ハフニウム）酸化物、ＨｆＡｌ（ハフニウムアルミニウム）酸化物、Ｌａ（ランタン）酸化物、またはＹ（イットリウム）酸化物等の絶縁材料を有する。一例として、ゲート絶縁膜１２０は、Ｔａ２Ｏ５（酸化タンタル）を有する。
【００１６】
ゲート電極１３０は、ゲート絶縁膜１２０上に設けられる。ゲート電極１３０は、ゲート絶縁膜１２０を介して、半導体層１１０にゲート電圧を印加する絶縁ゲート構造の電極として形成される。ゲート電極は、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）、またはＴｉ（チタン）等を有してよい。ゲート電極１３０は、配線接続部を有してよい。配線接続部は、ゲート電圧を供給する外部回路と、金メッキまたはワイヤボンディング等によって電気的に接続されてよい。
【００１７】
ゲート境界膜１４０は、ゲート絶縁膜１２０上に設けられ、ゲート絶縁膜１２０上におけるゲート電極１３０の端部の少なくとも一部においてゲート電極１３０と接する。ここで、ゲート境界膜１４０は、ゲート絶縁膜１２０上におけるゲート電極１３０が設けられていない領域の少なくとも一部からゲート電極１３０上の少なくとも一部に至る領域を覆ってよい。また、ゲート境界膜１４０は、ゲート電極１３０の配線接続部以外の表面上を覆うように設けられてよい。
【００１８】
ゲート境界膜１４０は、Ｔａ（タンタル）酸化物、Ｈｆ（ハフニウム）酸化物、ＨｆＡｌ（ハフニウムアルミニウム）酸化物、Ｌａ（ランタン）酸化物、またはＹ（イットリウム）酸化物等の絶縁材料を有してよい。一例として、ゲート境界膜１４０は、Ｔａ２Ｏ５（酸化タンタル）を有する。
【００１９】
ここで、ゲート境界膜１４０およびゲート絶縁膜１２０は、同種の絶縁材料を含む。例えば、ゲート境界膜１４０およびゲート絶縁膜１２０は、略同一の絶縁材料で形成される。これに代えて、ゲート境界膜１４０およびゲート絶縁膜１２０は、主要元素または主成分が略同一であってよい。これに代えて、ゲート境界膜１４０およびゲート絶縁膜１２０は、絶縁材料の主成分に含まれる元素の種類または組成が略同一であってよい。
【００２０】
これによって、半導体装置１００は、ゲート絶縁膜１２０とゲート境界膜１４０との間に、異種材料を形成させることによる異種界面の形成を防ぐことができる。したがって、ゲート電極１３０は、電極端部に異種界面と接することがないので、異種界面に形成されるトラップ準位等に電子をトラップされることを防ぐことができる。
【００２１】
保護膜１５０は、ゲート電極１３０およびゲート境界膜１４０上に設けられた絶縁性の膜である。保護膜１５０は、ゲート境界膜１４０およびゲート絶縁膜１２０とは別種の絶縁材料を含む。一例として、保護膜は、ＳｉＮ（窒化シリコン）を絶縁材料として含む。これによって、半導体装置１００は、表面の保護膜の強化と、ゲート境界膜１４０表面近傍のトラップ準位等を低減させることができる。
【００２２】
ソース電極１６０およびドレイン電極１７０は、半導体層１１０上に設けられる。ソース電極１６０およびドレイン電極１７０は、電子供給層１１６に接するように形成されることが望ましい。ソース電極１６０およびドレイン電極１７０は、半導体層１１０と、オーミック接合されてよい。ソース電極１６０およびドレイン電極１７０は、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）、Ａｌ（アルミニウム）、またはＴｉ（チタン）等を有してよい。
【００２３】
ソース電極１６０およびドレイン電極１７０は、それぞれ配線接続部を有してよい。それぞれの配線接続部は、ソース電極１６０またはドレイン電極１７０と接続されるべき外部回路と、金メッキまたはワイヤボンディング等によって電気的に接続されてよい。
【００２４】
ここで、ゲート絶縁膜１２０は、ソース電極１６０およびドレイン電極１７０の間に設けられてよい。また、ゲート絶縁膜１２０は、ソース電極１６０およびドレイン電極１７０の少なくとも一部を更に覆うように設けられてよい。この場合、ゲート絶縁膜１２０は、ソース電極１６０およびドレイン電極１７０の配線接続部以外の表面上を覆うように設けられてよい。
【００２５】
ゲート境界膜１４０は、ゲート電極１３０からソース電極１６０に至る領域およびゲート電極１３０からドレイン電極１７０に至る領域を覆うように設けられてよい。また、ゲート境界膜は、ソース電極１６０およびドレイン電極１７０の少なくとも一部を更に覆うように設けられてよい。この場合、ゲート境界膜１４０は、ソース電極１６０およびドレイン電極１７０の配線接続部以外の表面上を覆うように設けられてもよい。
【００２６】
図２は、本実施形態に係る半導体装置１００の製造フローを示す。また、図３Ａ〜図３Ｆは、製造フローの各段階で形成された半導体装置１００の構成例をそれぞれ示す。
【００２７】
まず、基板１０上に、半導体層１１０を形成する（Ｓ２００）。半導体層１１０は、ＭＯＶＰＥ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：有機金属気相成長エピタキシー法）、またはＭＢＥ法（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：分子線エピタキシー法）等で形成されてよい。図３Ａにおいて、本実施形態に係る半導体装置１００の半導体層１１０を形成した段階の構成例を示す。
【００２８】
次に、ソース電極１６０およびドレイン電極１７０を形成する（Ｓ２１０）。ソース電極１６０およびドレイン電極１７０は、保護層１１８をエッチングによって除去して、電子供給層１１６が露出された領域に形成されてよい。ここで、保護層１１８は、液体の薬品を用いたウェットエッチングによって電極が形成される領域を除去されてよい。これに代えて、反応性ガス、イオン、またはラジカル等を用いたドライエッチングによって電極が形成される領域が除去されてよい。
【００２９】
ソース電極１６０およびドレイン電極１７０は、一例として、材料を加熱して気化または昇華させて基板の表面に付着させる蒸着によって形成される。これに代えて、ソース電極１６０およびドレイン電極１７０は、スパッタによって形成されてもよい。また、ソース電極１６０およびドレイン電極１７０は、一例として、形成すべきパターンの逆パターンを、基板上にフォトレジスト等で形成し、形成すべき薄膜を蒸着後、パターン以外の不用部分をフォトレジストと共に除去するリフトオフ法で形成される。
【００３０】
電子供給層１１６上に形成されたソース電極１６０およびドレイン電極１７０は、５００℃程度以上の温度でアニール処理することで、オーミック接合を形成する。一例として、ソース電極１６０およびドレイン電極１７０は、６００℃でアニール処理される。図３Ｂにおいて、本実施形態に係る半導体層１１０上にソース電極１６０およびドレイン電極１７０を形成した段階の構成例を示す。
【００３１】
次に、半導体層１１０上にゲート絶縁膜１２０を形成する（Ｓ２２０）。ゲート絶縁膜１２０は、スパッタによって形成されてよい。ゲート絶縁膜１２０は、一例として、絶縁物のターゲットに高周波電圧を印加してスパッタするＲＦスパッタによって形成される。ここで、絶縁物のターゲットはＴａ２Ｏ５（酸化タンタル）を用いてよい。これによって、ゲート絶縁膜１２０をＴａ酸化物にすることができる。
【００３２】
ゲート絶縁膜１２０は、１０〜１００ｎｍの膜厚を有してよい。より好ましくは、２０〜５０ｎｍの膜厚を有してよい。図３Ｃにおいて、本実施形態に係る半導体層１１０上にゲート絶縁膜１２０を形成した段階の構成例を示す。
【００３３】
次に、ゲート絶縁膜１２０上にゲート電極１３０を形成する（Ｓ２３０）。ゲート電極１３０は、一例として、蒸着によって形成される。これに代えて、ゲート電極１３０は、スパッタによって形成されてもよい。ゲート電極１３０は、一例として、リフトオフ法によって形成される。ゲート電極１３０は、複数の電極材料を蒸着して形成されてよい。図３Ｄにおいて、本実施形態に係るゲート絶縁膜１２０上にゲート電極１３０を形成した段階の構成例を示す。
【００３４】
次に、ゲート絶縁膜１２０上に、ゲート絶縁膜１２０上におけるゲート電極１３０の端部の少なくとも一部においてゲート電極１３０と接するゲート境界膜１４０を、ゲート絶縁膜１２０と同種の絶縁材料により形成する（Ｓ２４０）。ゲート境界膜１４０は、スパッタによって形成されてよい。ゲート境界膜１４０は、一例として、ＲＦスパッタによって形成される。ここで、絶縁物のターゲットはＴａ２Ｏ５（酸化タンタル）を用いてよい。これによって、ゲート境界膜１４０は、ゲート絶縁膜１２０と略同一のＴａ酸化物にすることができる。
【００３５】
ゲート境界膜１４０は、１〜５０ｎｍの膜厚を有してよい。より好ましくは、２〜１０ｎｍの膜厚を有してよい。図３Ｅにおいて、本実施形態に係るゲート絶縁膜１２０およびゲート電極１３０上にゲート境界膜１４０を形成した段階の構成例を示す。
【００３６】
次に、ゲート電極１３０およびゲート境界膜１４０上に、ゲート境界膜１４０およびゲート絶縁膜１２０とは別種の絶縁材料を含む保護膜１５０を形成する（Ｓ２５０）。保護膜１５０は、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長法）によって形成されてよい。保護膜１５０は、一例として、２００ｎｍの膜厚のＳｉＮが形成される。図３Ｆにおいて、本実施形態に係るゲート境界膜１４０上に保護膜１５０を形成した段階の構成例を示す。
【００３７】
以上の本実施例により、ＧａＮ  ＨＥＭＴである半導体装置１００が製造される。半導体装置１００は、高耐圧、高出力、および高周波数特性を有するＧａＮ  ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）−ＨＥＭＴ構造を形成することができる。
【００３８】
図４は、ゲート境界膜１４０を形成しない半導体装置のパルス特性の一例を示す。この半導体装置の場合、ゲート絶縁膜１２０上にゲート電極１３０を形成させた後に、保護膜１５０を形成させる。したがって、ゲート絶縁膜１２０と保護膜１５０との異種界面がゲート電極１３０の近傍にも形成される。
【００３９】
図中の横軸は、半導体装置のドレイン−ソース間電圧Ｖｄｓを示し、縦軸は、ドレイン−ソース間に流れる電流Ｉｄｓを示す。いずれの電流電圧特性も、Ｖｄｓおよびゲート−ソース間電圧Ｖｇｓにパルス電圧を印加した結果を示す。黒丸でプロットした電流電圧特性は、Ｖｄｓ＝０ＶおよびＶｇｓ＝０Ｖの状態から、Ｖｇｓを２、−２、−４、および−６Ｖに変化させた場合の、パルス幅５μｓにおける電流電圧特性を示す。
【００４０】
初期条件として、半導体装置は、ＶｄｓおよびＶｇｓには電圧が印加されていないので、ゲート電極近辺にトラップ準位が形成されていても、キャリアがトラップされることがほとんど無いと考えられる。したがって、当該電流電圧特性は、ＶｄｓおよびＶｇｓにＤＣ電圧を印加するＤＣ特性と略同一の形状が観測される。
【００４１】
白抜きの四角でプロットした電流電圧特性は、Ｖｄｓ＝２５ＶおよびＶｇｓ＝−１０Ｖの状態から、Ｖｇｓを２、−２、−４、および−６Ｖに変化させた場合の、パルス幅５μｓにおける電流電圧特性を示す。即ち、白抜きの四角の電流電圧特性は、黒丸でプロットした電流電圧特性の初期条件を変えたパルス特性を示す。このように、初期条件を代えることによって、電流電圧特性が著しく変化することが観測される。
【００４２】
これより、初期条件としてＶｄｓおよびＶｇｓに電圧を印加することにより、パルス電圧を印加する前に、ゲート電極１３０近傍に存在するトラップ準位にキャリアである電子がトラップされた結果、パルス電圧を印加した場合にキャリアを補償するまたは緩和する時間が加わってパルス特性に影響を及ぼしたことが考えられる。このようなゲート電極１３０近傍に存在するトラップの影響で、パルス特性等において電流が減少することを電流コラプスと呼ぶ。
【００４３】
図５は、本実施形態に係る半導体装置１００のパルス特性の一例を示す。図中の横軸は、図４と同様に、Ｖｄｓを示し、縦軸は、Ｉｄｓを示す。また、いずれの電流電圧特性も、図４と同様に、ＶｄｓおよびＶｇｓにパルス電圧を印加した結果を示す。
【００４４】
黒丸でプロットした電流電圧特性は、Ｖｄｓ＝０ＶおよびＶｇｓ＝０Ｖの状態から、Ｖｇｓを２、−２、−４、および−６Ｖに変化させた場合の、パルス幅５μｓにおける電流電圧特性を示す。白抜きの四角でプロットした電流電圧特性は、Ｖｄｓ＝２５ＶおよびＶｇｓ＝−１０Ｖの状態から、Ｖｇｓを２、−２、−４、および−６Ｖに変化させた場合の、パルス幅５μｓにおける電流電圧特性を示す。
【００４５】
図より明らかに、本実施例に係る半導体装置１００は、初期条件を変えても、略同一の電流電圧特性の傾向を示すことがわかる。即ち、半導体装置１００は、ゲートリーク電流を減少させつつ、界面準位の形成を防止して電流コラプスの現象を低減させていることがわかる。
【００４６】
半導体装置１００は、ゲート電極１３０近傍の絶縁膜であるゲート絶縁膜１２０とゲート境界膜１４０とを同種の絶縁材料にしたことで、異種界面によるゲート電極１３０近傍のトラップ準位の形成を防止することができるので、このように電流コラプスの現象を低減することができる。また、半導体装置１００は、ゲート境界膜１４０に加えてさらに保護膜１５０を形成しているので、ゲート境界膜１４０に存在するトラップ準位の影響を、保護膜１５０で防止することもできる。
【００４７】
以上の本実施例の半導体装置１００によれば、高耐圧、高出力、および高周波数特性を有し、ゲートリーク電流を低減させつつ、ゲート電極にパルスを印加した場合の高周波特性を向上させることができる。以上の本実施例の半導体装置１００は、ＧａＮ  ＭＩＳ  ＨＥＭＴについて説明したが、これに代えて、半導体装置１００は、ＩＩＩ−Ｖ族化合物半導体ＭＩＳ  ＨＥＭＴであってもよい。
【００４８】
また、半導体装置１００は、電子走行層１１２を擬似格子整合する他の材質に変更させて、より高移動度、高電子濃度を実現させたｐｓｅｕｄｏｍｏｒｐｈｉｃ  ＨＥＭＴであってもよい。
【００４９】
図６は、本実施形態に係る試験装置４１０の構成例を被試験デバイス４００と共に示す。試験装置４１０は、アナログ回路、デジタル回路、アナログ／デジタル混載回路、メモリ、およびシステム・オン・チップ（ＳＯＣ）等の少なくとも１つの被試験デバイス４００を試験する。試験装置４１０は、被試験デバイス４００を試験するための試験パターンに基づく試験信号を被試験デバイス４００に入力して、試験信号に応じて被試験デバイス４００が出力する出力信号に基づいて被試験デバイス４００の良否を判定する。
【００５０】
試験装置４１０は、試験部４２０と、信号入出力部４３０と、制御装置４４０とを備える。試験部４２０は、被試験デバイス４００との間で電気信号を授受して被試験デバイス４００を試験する。試験部４２０は、試験信号発生部４２３と、期待値比較部４２６とを有する。
【００５１】
試験信号発生部４２３は、被試験デバイス４００へ供給する複数の試験信号を発生する。試験信号発生部４２３は、試験信号に応じて被試験デバイス４００が出力する応答信号の期待値を生成してよい。試験信号発生部４２３は、信号入出力部４３０を介して複数の被試験デバイス４００に接続されて、複数の被試験デバイス４００を試験してよい。
【００５２】
期待値比較部４２６は、信号入出力部４３０が受信した受信データ値を期待値と比較する。期待値比較部４２６は、期待値を試験信号発生部４２３から受信してよい。試験装置４１０は、期待値比較部４２６の比較結果に基づき、被試験デバイス４００の良否を判定してよい。
【００５３】
信号入出力部４３０は、１以上の被試験デバイス４００に接続され、試験装置４１０と被試験デバイス４００との試験信号をやり取りする。信号入出力部４３０は、複数の被試験デバイス４００を搭載するパフォーマンスボードであってよい。信号入出力部４３０は、半導体装置１００を有する。
【００５４】
半導体装置１００は、被試験デバイス４００および試験部４２０の間の伝送経路に設けられ、被試験デバイス４００および試験部４２０の間を電気的に接続するか切断するかを切り替える。試験装置４１０は、本実施形態に係る半導体装置１００によって電気的な接続または切断を実行してよい。これに代えて、試験装置４１０は、本実施形態に係る半導体装置１００を含む電子回路によって電気的な接続または切断を実行してよい。
【００５５】
本例において、信号入出力部４３０は１つの被試験デバイス４００に接続され、半導体装置１００は、１つの被試験デバイス４００の入力信号ラインおよび出力信号ラインにそれぞれ１つ設けられる例を説明した。これに代えて信号入出力部４３０は、複数の被試験デバイス４００に接続され、半導体装置１００は、複数の被試験デバイス４００の入力信号ラインおよび出力信号ラインのそれぞれに１つ設けられてよい。また、信号入出力部４３０から１つの被試験デバイス４００へ接続される信号入出力ラインが１つの場合、１つの入出力ラインに１つの半導体装置１００が設けられてよい。
【００５６】
制御装置４４０は、試験装置４１０の試験を実行すべく、試験部４２０および信号入出力部４３０に制御信号を送信する。制御装置４４０は、試験プログラムに応じて、試験部４２０に、試験信号の発生または試験結果と期待値との比較等を実行させる制御信号を送信する。また、制御装置４４０は、試験プログラムに応じて、接続すべき信号入出力ラインに設けられた半導体装置１００の接続の指示、および切断すべき信号入出力ラインに設けられた半導体装置１００の切断の指示等を、信号入出力部４３０に送信する。
【００５７】
以上の本実施例における試験装置４１０は、高耐圧、高出力、および高周波数特性を有し、ゲートリーク電流を低減させつつ、ゲート電極にパルスを印加した場合の高周波特性を向上させた半導体装置１００を用いて試験を実行することができる。
【００５８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５９】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００６０】
１０  基板、１００  半導体装置、１１０  半導体層、１１２  電子走行層、１１４  スペーサ層、１１６  電子供給層、１１８  保護層、１２０  ゲート絶縁膜、１３０  ゲート電極、１４０  ゲート境界膜、１５０  保護膜、１６０  ソース電極、１７０  ドレイン電極、４００  被試験デバイス、４１０  試験装置、４２０  試験部、４２３  試験信号発生部、４２６  期待値比較部、４３０  信号入出力部、４４０  制御装置
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５】
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【図６】
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