(57)【特許請求の範囲】
【請求項１】
送信信号点情報をフィルタリングする通信装置において、
前記送信信号点情報を、信号点ありまたは信号点なしのビット情報に変換する信号点変換部と、
前記ビット情報を入力する１を含む複数のタップ遅延線部と、
前記タップ遅延線部の各タップのビット情報を、１を含む複数のグループに分割し、前記分割した分割情報を生成出力する送信ＲＯＦ制御部と、を有し、
前記送信ＲＯＦ制御部は、前記フィルタリング時のサンプリングフェーズ情報を生成出力すると共に、前記分割情報と前記サンプリングフェーズ情報と、前記各タップのビット情報を元に１を含む複数のＲＯＭ部をアクセスし、前記ＲＯＭ部の出力を得て、前記ＲＯＭ部の出力を加算する１を含む複数の第１加算部と、前記第１加算部の出力に所定の係数を乗算する乗算部と、前記乗算結果を加算する第２加算部と、
を備えることにより、前記フィルタリングの処理量の低減を実現したことを特徴とする通信装置。
【請求項２】
受信信号をフィルタリングする通信装置において、
前記受信信号に仮想的にＤＣオフセットを加算し、対数変換する対数変換ＲＯＭ１部と、
前記対数変換ＲＯＭ１部の出力信号を時間シフトするタップ遅延線部と、
前記通信装置のフィルタ係数を、仮想的に符号ビットと、絶対値情報に分離し、かつ、前記絶対値情報を、仮数部と指数部に分離し、さらに、前記仮数部を対数変換し、前記符号ビットと、前記対数変換後の仮数情報と、前記指数情報を出力する対数変換ＲＯＭ２部と、
前記タップ遅延線の各タップデータと前記各タップデータに対応する前記対数変換後の仮数情報を加算する複数の第１加算器と、
前記第１加算器の結果を対数逆変換する対数逆変換ＲＯＭ３部と、前記対数逆変換ＲＯＭ３部の出力を前記指数情報と前記符号ビットにより、リニア情報を得る複数のｂｉｔシフタ／極性制御部と、
前記複数のｂｉｔシフタ／極性制御部の出力信号を加算する加算部と、
前記仮想的に加算したＤＣオフセットに対応する値を前記加算部の出力より減算する第２加算器と、
を備え、前記第２加算器の結果を前記フィルタリングの出力とし、処理量の低減を実現したことを特徴とする請求項１に記載の通信装置。
【請求項３】
１／２ナイキスト周波数成分をナイキスト周波数の倍のサンプリング周波数で抽出すると共に、前記対数変換ＲＯＭ２部のデータを所望のタイミング位相数分、確保し、前記フィルタリングの時間位相を細かく制御可能とし、タイミング位相同期を実現したことを特徴とする、請求項２に記載の通信装置。
【請求項４】
スタートストップビット付きの調歩データを送受信する通信装置において、
スタートストップビットを削除した送信データを生成すると共に、前記送信データがない場合に、送信なし信号を生成するＳＴ／ＳＰｂｉｔ削除部と、
前記送信データを符号化する送信符号化部と、
前記送信符号化部と前記送信なし信号とにより、原点を含んだ信号点情報を生成する信号点発生部と、
前記信号点情報を受信し、原点信号を検出する原点検出部と、
前記原点検出部により検出された前記原点信号を除去する原点除去部と、
前記原点除去部からの出力信号を元に、前記送信符号化部とは逆の受信の符号化を行う受信符号化部と、
前記受信符号化部の出力に、送信側で削除された前記スタートストップビットを付加し、前記原点信号が検出された場合には、前記受信符号化部の出力データをマークホールドするＳＴ／ＳＰｂｉｔ付加部と、
を備えることで、前記調歩データの実効速度を維持したことを特徴とする、請求項１ないし３のいずれか１項に記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信装置に関する。通信装置として、例えば、π／４シフトＱＰＳＫ変調方式（Quadrature Phase Shift Keying：直交位相偏移変調方式）を使用したデジタル簡易無線モデムが含まれる。より具体的には、主要ベースバンド機能一式を汎用の１チップＣＰＵ（Central Processing Unit：中央演算処理装置）に搭載可能とした９６００ｂｐｓモデムが含まれる。
【背景技術】
【０００２】
デジタル簡易無線は、１９９５年（平成２０年）に制度化され、電波法改正により、登録局であれば誰でも（例えば、レンタルでも）利用可能となった。
また、デジタル簡易無線は、業務用無線と異なり、全国での使用が可能である。
【０００３】
このため、測量／情報化施工／広域農業機械分野などの幅広い分野で、適用エリアが拡大して来ており、需要増に伴い、高速化、並びに、より安定した通信の要求が増大して来ている。
【０００４】
従来の変調方式として、通信速度が４８００ｂｐｓのＦＳＫ変調方式（Frequency Shift Keying：周波数偏移変調方式）が知られている。
近年、高速化要求に応える技術のひとつにπ／４シフトＱＰＳＫ変調方式がある。
【０００５】
π／４シフトＱＰＳＫ変調方式は、毎回４５度（π／４ｒａｄ：４５度）位相シフトしたＱＰＳＫ変調方式で、振幅変動に強く、ＱＰＳＫ変調方式により、２ｂｉｔ／Ｈｚの高速伝送が可能である。
このため、ＱＰＳＫ変調方式によれば、ＦＳＫ変調方式の４８００ｂｐｓに比べて倍の９６００ｂｐｓの高速伝送が可能となっている。
【０００６】
例えば、デジタル簡易無線の適用用途のひとつに、ＲＴＫ−ＧＰＳ測量（Real Time Kinematic- Global Positioning System  測量：リアルタイムキネマティックＧＰＳ測量）がある。
【０００７】
ＲＴＫ−ＧＰＳ測量は、既知点からの補正観測情報を携帯電話や無線を利用して移動局に送信し、移動局の位置をリアルタイムで測量する方法であるが、広野等の見通しのよい場所では、最大２０個程度の衛星情報受信が可能である。
【０００８】
しかしながら、４８００ｂｐｓの低速モデムを用いた測量では、既知点からの衛星情報伝送が１０個程度と、最大２０個程度の半分となっており、移動局側での安定した測量が困難である。
【０００９】
ここで、ＦＳＫ変調方式等を用いた通信速度が４８００ｂｐｓの低速モデム（以下、単に低速モデムと言う）をπ／４シフトＱＰＳＫ変調方式等を用いた通信速度が９６００ｂｐｓの高速モデム（以下、単に高速モデムと言う）に高速化するには、高速の信号処理が可能なデバイス等を追加する方法が考えられる。
【００１０】
このため、メーカ各社は、ＣＰＵの外部に専用のＤＳＰ−ＬＳＩ（Digital Signal Processor-Large Scale Integration：デジタル信号処理用ＬＳＩ）を外付けするか、あるいは、専用のＤＳＰを搭載したＡＳＩＣ−ＬＳＩ（Application Specific Integrated Circuit-Large Scale Integration：特定用途向け集積回路）を開発することで、高速化に対応している。
図１は、モデムの一例を示すブロック図である。
【００１１】
ＤＴＥ（Data Terminal Equipment：データ端末装置）０１０は、送信データを生成し、ＲＳ２３２Ｃ（Recommended Standard  ２３２Ｃ）経由、送信データを送信ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）部０１１へ出力する。
【００１２】
送信ＵＡＲＴ部０１１は、ＤＴＥ０１０からのデータを受信し、スタートストップビット付きの調歩同期式シリアルデータをパラレルデータに変換し、送信符号化部０１２へ出力する。
送信符号化部０１２は、スクランブラ／誤り訂正／インターリーバ等の処理を行い、送信データを信号点発生部０１３へパラレルデータとして出力する。
図２は、図１に示す信号点発生部を示すブロック図である。
【００１３】
信号点発生部０１３は、グレイ／ナチュラル変換、ＱＰＳＫ信号点発生、差動符号化、および、π／４シフトの４つの機能を、信号点発生部０６０とタップ遅延線０６１により実現している。
図２中、二重線は、パラレル信号やベクトル信号を示す。
【００１４】
信号点発生部０６０は、例えば、ＲＯＭ（Read Only Memory：ロム）等で実現されており、送信する８値の送信信号点データ（例えば、１６ビット＊２）および、８値の送信信号点情報（３ビット）を出力すると共に、３ビット情報は、タップ遅延線０６１により、アドレス情報として信号点発生部０６０にフィードバックする。
【００１５】
信号点発生部０６０は、アドレス情報５ビット（送信符号化部０１２の出力データ２ビット＋タップ遅延線０６１の情報３ビット）により、ＲＯＭ内部で、グレイ／ナチュラル変換、ＱＰＳＫ信号点発生、差動符号化、および、π／４シフトの４つの機能の等価演算を実施し、所望の出力データを信号点発生部０６０で変換出力する。
それでは、図１に戻り、従来の送信動作を引き続き説明する。
【００１６】
送信ＲＯＦ部０１４は、送信ＲＯＦ（RollOff Filter：ロールオフフィルタ）のフィルタ演算を例えば、図１２に示すトランスバーサルフィルタ１２０等で行い、信号点発生部０１３の出力スペクトルを波形整形し、ＩＰＬ部０１５（Interpolation：インタポレーション）へ出力する。
また、同時に入力信号のサンプリング速度４．８ｋＨｚを例えば、４倍インタポレーションし、１９．２ｋＨｚサンプリング出力とする。
【００１７】
ＩＰＬ部０１５は、送信ＲＯＦ部０１４の１９．２ｋＨｚサンプリング出力信号をさらに、３倍インタポレーションし、例えば、５７．６ｋＨｚサンプリング出力を得、送信Ｄ／Ａ部０１６（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ：デジタル／アナログ［変換］部）に出力する。
【００１８】
送信Ｄ／Ａ部０１６は、デジタル／アナログ変換器であり、入力されたデジタル信号（リアル信号とイマジナル信号）をアナログ信号に変換し、送信ＬＰＦ（Low Pass Filter：ローパスフィルタ）部０１７に出力する。
【００１９】
送信ＬＰＦ部０１７は、リアル信号とイマジナル信号の不要な高調波成分をフィルタにより除去し、ＭＯＤ（Modulation：変調）部０１９に出力する。
【００２０】
ＭＯＤ部０１９は、ＬＯ部（Local Oscillator：ローカル発振器）０１８から出力されたローカルな変調周波数により、入力された送信ＬＰＦ部０１７の出力信号を変調し、パスバンドの変調信号を得、これを送信ＢＰＦ（Band Pass Filter：バンドパスフィルタ）部０２０に出力する。
【００２１】
送信ＢＰＦ部０２０は、変調時に発生した不要な高調波成分をフィルタにより除去し、ＰＡ（Power Amplifier：パワーアンプ）部０２１に出力する。
ＰＡ部０２１は、パワーアンプであり、入力された信号を所望の送信電力に増幅し、送受切替部０２２に出力する。
【００２２】
送受切替部０２２では、送受切替のみならず、アンテナとの結合回路を含み、信号を切り替え後、送信信号をアンテナ０２３に出力する。無線信号は、アンテナ０２３より電波となって空間へ出力される。
送信制御部０２４は、後述する標準仕様に従い、周知技術であるフレーム制御等、その他一式の個々のブロックの制御を行う。
続いて、図１の受信側について、説明する。
【００２３】
まず、アンテナ０２３で受信された信号は、送受切替部０２２に入力され、受信信号は、ＧＳＷ（Gain SWitch：ゲインスイッチ）部０３０へ出力される。
【００２４】
図１に示す受信部は、最大５Ｗ（約１４４ｄＢμＶ）送信時の近傍受信から、標準仕様で規定されている最低受信レベル（約０ｄＢμＶ）の遠傍受信まで、最大約１４４ｄＢ程度の受信ダイナミックレンジに耐えるのが好ましい。
実際には、近傍受信時にはロスがあるため、ここまでの範囲は必要としない。
【００２５】
このため、ＧＳＷ部０３０では、所定のレベルを超えた信号を受信した場合には、ＧＳＷ部０３０のゲインを変更（ロス）し、所望の受信レベルとなるように制御し、制御した受信信号を受信ＢＰＦ部０３１に出力する。
【００２６】
受信ＢＰＦ部０３１は、帯域外雑音をＢＰＦにより、除去し、受信信号をＬＮＡ（Low Noise Amplifier:ローノイズアンプ）部０３２に出力する。
ＬＮＡ部０３２は、低い受信レベルの信号を増幅し、ＤＥＭ（Demodulator：復調部）０３４に出力する。
【００２７】
尚、ＧＳＷ部０３０で高い受信レベルの信号を受信したと判定した場合には、このＬＮＡ部０３２に通知し、ＬＮＡ部０３２の回路をバイパスするようにしても良い。
【００２８】
ＤＥＭ部０３４は、ＶＣＸＯ（Voltage Controlled Crystal Oscillator：電圧制御型発振器）部０３３の発振周波数を元に、受信信号を復調し、復調結果を受信ＬＰＦ部０３５に出力する。
【００２９】
受信ＬＰＦ部０３５は、復調信号から、不要な高調波成分をローパスフィルタで除去し、受信信号をＡ／Ｄ部（Analog/Digital：アナログ／デジタル［変換］部）０３６へ出力する。
【００３０】
Ａ／Ｄ部０３６は、アナログ／デジタル変換器により、受信アナログ信号をデジタル信号に変換し、ＤＣＭ（DeCiMation：デシメーション）部０３７に出力する。
尚、Ａ／Ｄ部０３６のサンプリング周波数は、実施例では、例えば、２８．８ｋＨｚに設定している。
【００３１】
ＤＣＭ部０３７は、２８．８ｋＨｚのサンプリング信号をデシメーションフィルタにより、１／３デシメーションし、サンプリング周波数を９．６ｋＨｚに低減し、受信ＲＯＦ部０３８に出力する。
受信ＲＯＦ部０３８は、受信側の波形整形フィルタであり、波形整形を行い、ＡＧＣ部０３９へ出力する。
【００３２】
ＡＧＣ部０３９は、不要な帯域外雑音を除去した信号に対して、所望の受信レベルとなるように、利得制御を行い、結果を受信差動部０４２およびＴＩＭ部０４０（Ｔｉｍｉｎｇ：タイミング部）に出力する。
【００３３】
ＴＩＭ部０４０は、受信信号からタイミング信号を抽出し、ＰＬＬ（Phase Locked Loop：位相同期）回路により、ＶＣＸＯ部０３３の発振周波数をＤ／Ａ部０４１経由制御し、送信タイミングとの周波数および位相同期を確立する。
なお、このタイミング位相同期回路に関しては、周知技術であるため、詳細な説明は割愛する。
【００３４】
受信差動部０４２では、タイミング位相同期が確立された信号に対して、−π／４（―４５度）位相回転を行い、送信側で実施した＋π／４の位相回転を除去し、８値の受信信号を４値の受信信号に変換する。
【００３５】
ただし、この時点では、まだ、位相が不定であるため、次は、位相差分回路により、受信信号の位相差分を計算し、送信側で送信した信号点を再生し、信号点判定部０４３へ出力する。
信号点判定部０４３では、４値の受信信号を領域判定し、元のデジタルデータ２ビットを受信符号化部０４４に出力する。
【００３６】
また、信号点判定部０４３では、受信データを出力する際に、送信側で実施したグレイ／ナチュラル変換の逆のナチュラル／グレイ変換をここで、実施しておく。
【００３７】
受信符号化部０４４は、送信側とは逆の、デインターリーバ／誤り訂正／デスクランブラ等を実施し、元のデジタルデータを再生し、結果を受信ＵＡＲＴ部０４５へ出力する。
【００３８】
受信ＵＡＲＴ部０４５は、受信データを、ＵＡＲＴおよびＲＳ２３２ＣのＤＶ（Ｄｒｉｖｅｒ：ドライバ）経由、ＤＴＥ（Data Terminal Equipment：データ端末装置）０５０に出力する。
ＤＴＥ０５０は、受信データを処理する。
受信制御部０４６は、後述する標準仕様に従い、周知技術である、フレーム制御等（フレーム同期回路等を含む）、その他一式の個々のブロックの制御を行う。
【００３９】
ここで、送信Ｄ／Ａ部０１６のサンプリング速度をできるだけ高速で出力できれば、アナログの送信ＬＰＦ部０１７の回路規模を小型化できるが、フィルタ演算の処理量が増大し、汎用の１チップＣＰＵ等への処理搭載が困難となる。
【００４０】
一方、送信Ｄ／Ａ部０１６のサンプリング速度を低速とすれば、フィルタ演算の処理量を低減できるが、アナログの送信ＬＰＦ部０１７の回路規模は飛躍的に増大していく。
従って、送信Ｄ／Ａ部０１６の出力サンプリング速度にはある最適値がある。
しかしながら、送信側のフィルタ演算の処理量を低減し、高速サンプリングを実現し、アナログの送信ＬＰＦ部０１７の回路規模を小型化するのが好ましい。
ここで、従来技術を使用した場合の送信側フィルタの処理量を以下に示す。
【００４１】
送信フィルタでは、低速４．８ｋＨｚサンプリングを高速、例えば、５７．６ｋＨｚサンプリングに増大させる処理を行うが、この場合に使用する技術は、インタポレーション技術である。
具体的には、
５７．６ｋＨｚ／４．８ｋＨｚ＝１２倍・・・・・・・・・・・（式１）
にインタポレーションを行うが、１２を因数分解すると、２＊２＊３となる。
【００４２】
従って、送信ＲＯＦ部０１４とＩＰＬ部０１５のインタポレーションに関する可能な組み合わせは、２＊６倍、３＊４倍、４＊３倍、６＊２倍、１２＊１倍の５通りとなる。
【００４３】
図３は、従来技術による、送信フィルタの処理量を示す図である。
因みにフィルタ処理量は、使用するＣＰＵの演算能力のみならず、ソフトの作り方、コンパイラによる最適化結果にも依存するため、ここでは、仮に、図３の第１項に示す、送信ＲＯＦ部０１４の処理時間を５０μｓ／４８００ｂａｕｄｓと設定している。
この値は、ＣＰＵの処理速度１２０ＭＨｚを多少低減した現実的な値となっている。
汎用１チップＣＰＵのクロック周波数、例えば、１２０ＭＨｚをその分、低減することで、装置の低消費電力化も実現可能となる。
【００４４】
図３中の処理ｔの欄０６５に示すように、送信ＲＯＦ部０１４の処理時間は、ＩＰＬ率を増大するにつれ、５０μｓの処理時間から２９４μｓの処理時間に増大している。
同様に、図３中の処理ｔの欄０６６に示すように、ＩＰＬ部０１５の処理時間は、ＩＰＬ率を減少するにつれ、２２４μｓの処理時間から０μｓ（ＩＰＬなし）の処理時間に減少している。
図３中の時間計の欄０６７に示すように、図３における処理時間の最適値は、第３項の送信ＲＯＦ部０１４のＩＰＬ率を４倍、ＩＰＬ部０１５のＩＰＬ率を３倍にした場合であることがわかる。
【００４５】
しかしながら、この場合でも、フィルタ演算で２１０μｓの処理時間長がかかっている。
変調速度は４８００Ｂａｕｄｓであるため、許容される処理時間は、
１／４８００≒２０８μｓ・・・・・・・・・・・・・・・・・（式２）
となり、送信フィルタの処理量だけをみても、汎用の１チップＣＰＵにフィルタの搭載が困難であることが分かる。
フィルタの演算量を決定する重要なパラメータにタップ数があるが、これは、要求されるフィルタ特性に依存する。
【００４６】
図４は、送信フィルタの要求特性を示す図である。
図４の横軸は周波数ｋＨｚ、縦軸はレベルを示している。
図４には、後述する標準仕様に準拠した場合の、個々のＩＰＬ率に対応した送信フィルタの要求特性を示している。
これらの要求特性の算出は、周知技術であるため、詳細説明は割愛するが、図４の（ａ）〜（ｄ）の特性は、図３の第１項〜第４項のＩＰＬ率に対応している。
続いて、受信側のフィルタ処理量の低減策について、説明する。
【００４７】
図５は、従来技術による、受信フィルタの処理量低減例を示す。
図５中のＤＣＭ率は、１／ｎデシメーションの整数値ｎを示している。
また、受信側のサンプリング周波数は、妨害波に対する特性向上のため、アナログの受信ＬＰＦ部０３５のフィルタの特性を強化し、Ａ／Ｄ部０３６のサンプリング周波数を送信側５７．６ｋＨｚの半分の２８．８ｋＨｚに設定している。
【００４８】
因みにフィルタ処理量は、使用するＣＰＵの演算能力のみならず、ソフトの作り方、コンパイラによる最適化結果にも依存するため、ここでは、仮に、送信側で定義したと同じ基準（図３の表中、第１項の送信ＲＯＦ部０１４の処理時間を５０μｓ／４８００ｂａｕｄｓと設定）を使用している。
【００４９】
図５中の処理ｔの欄０７０に示すように、ＤＣＭ部０３７の処理時間は、ＤＣＭ率が１．０（１／１）〜３．０（１／３）に増大するにつれ、０μｓの処理時間から７３μｓの処理時間に増大している。
ＤＣＭ率２．０（１／２）に関しては、フィルタ係数のゼロ点の発生確率が多いため、処理量はその分、低減した結果となっている。（フィルタ係数がゼロの部分に関しては演算する必要がないため、演算を省略している）
同様に、図５中の処理ｔの欄０７１に示すように、受信ＲＯＦ部０３８の処理時間は、ＤＣＭ率を３．０（１／３）〜１．０（１／１）に減少するにつれ、２６９μｓから９１μｓの処理時間に減少している。
【００５０】
図５中の時間計の欄０７２に示すように、図５に示す処理時間の最適値は、第４項のＤＣＭ部０３７のＤＣＭ率を３．０（１／３）、受信ＲＯＦ部０３８のＤＣＭ率を１．０（１／１）にあることがわかる。
しかしながら、この場合でも、フィルタ演算で１６４μｓの処理時間長がかかっている。
変調速度は４８００Ｂａｕｄｓであるため、許容される処理時間は、
１／４８００≒２０８μｓ・・・・・・・・・・・・・・・・・（式３）
となるが、受信側は、タイミング同期関係の処理もあり、少なくとも、目標仕様は、変調速度時間の半分以下程度であるのが好ましい。
このため、受信フィルタの処理は、Ａ／Ｄ部０３６のサンプリング周波数を送信側の半分に設定した場合においても、汎用の１チップＣＰＵに搭載は困難であることが分かる。
フィルタの演算量を決定する重要なパラメータにタップ数があるが、これは、要求されるフィルタ特性に依存する。
【００５１】
図６は、受信フィルタの要求特性を示す図である。
図６の横軸は周波数ｋＨｚ、縦軸はレベルを示している。
図６には、後述する標準仕様に準拠した場合の、個々のＤＣＭ率に対応した受信フィルタの要求特性を示している。
これらの要求特性の算出は、周知技術であるため、詳細説明は割愛するが、図６の（ａ）〜（ｄ）の特性は、図５の第１項〜第４項のＤＣＭ率に対応している。
【００５２】
図７は、受信フィルタの更なる要求特性を示す図である。
図７の横軸は周波数、縦軸はレベルを示す。
図７は、受信側の妨害波に対する要求特性を明確化し、要求特性を満足するための限界仕様を検討したものである。
図７の（ａ）は、送受切替部０２２の入力点での受信側要求特性を検討したものである。
【００５３】
周波数１２．５ｋＨｚ以上では、妨害波に対して、ＢＴＥＲ（BiT Error Rate：ビットエラーレイト）で、１＊１０Ｅ―２以上を確保するため、マージン込みで必要なＳ／Ｎを１３．５ｄＢとすると、要求特性は
５３．０ｄＢ＋１３．５ｄＢ＝６６．５ｄＢ以上・・・・・・・（式４）
となる。
同様に４．３５ｋＨｚ点は、隣接ＣＨ選択度を４２ｄＢ確保のため、同様に、
４２．０ｄＢ＋１３．５ｄＢ＝５５．５ｄＢ以上・・・・・・・（式５）
が要求特性となる。
【００５４】
図７（ａ）では、太線で示す部分が最終的な要求特性となる。
図７（ｂ）は、受信ＬＰＦ部０３５の要求特性を示す。
これらは、従来技術の範囲のため、詳細説明は割愛するが、太線が、最終的な受信ＬＰＦ部０３５の要求特性となる。
図７（ｃ）は、Ａ／Ｄ部０３６の要求特性を示す。
Ａ／Ｄ部０３６の要求特性は、図７（ａ）の要求特性から、図７（ｂ）の要求特性を差し引いたものである。
受信ＬＰＦ部０３５の９．６ｋＨｚ点以上のロスは１１ｄＢである。
最終的な要求特性は同様に図７（ｃ）の太線の特性となっている。
【先行技術文献】
【特許文献】
【００５５】
【特許文献１】特開平６−１８０８０８号公報
【特許文献２】特開２００２−１１８４４４号公報
【特許文献３】特開２００５−５００７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００５６】
前述したように、メーカ各社は、ＣＰＵの外部に専用のＤＳＰ−ＬＳＩ（Digital Signal Processor-Large Scale Integration：デジタル信号処理用ＬＳＩ）を外付けするか、あるいは、専用のＤＳＰを搭載したＡＳＩＣ−ＬＳＩ（Application Specific Integrated Circuit-Large Scale Integration：特定用途向け集積回路）を開発することで、高速化に対応している。
しかしながら、これらの高速信号処理を実現する際の機能の追加に伴い、部品点数が増加する、消費電力が増加する、／開発費が増加する等の問題がある。
【００５７】
また、現在、国内で標準化されているデジタル簡易無線用９６００ｂｐｓモデム（π／４シフトＱＰＳＫ変調方式を採用）は、仕様上、オーバーヘッドが大きく、ＲＴＫ−ＧＰＳ測量にとっての十分な実効速度は得られない。
【００５８】
さらに、図８に示す移動局００３は、その可搬性により、更なる小型／軽量／低消費電力化が求められているが、９６００ｂｐｓの高速化に伴い、回路規模は増大し、大型化／コスト増／消費電力増となっている。
【００５９】
高速モデムを低速モデム並に、小型／軽量／低消費電力化し、かつ、測量に十分な実効速度を得るためには、例えば以下に示す４点が挙げられる。第１に「オーバーヘッドを必要最小限化」および「端末とモデム間の速度偏差吸収」により９６００ｂｐｓの実効速度を実現、第２に「タイミング位相同期回路のデジタル化」により、アナログ回路を小型化、第３、第４に「送受フィルタリング処理量の低減」により、ベースバンド処理の最小化を図る等の考え方がある。
上記の中で、特に、重要なものと考えられるのが、フィルタリング処理量の低減である。
【００６０】
特許文献１には、伝送レートの変動に係わらず、常に最適な等化特性が得られる波形等化回路の実施例が記載されているが、肝心なフィルタ処理に関しては、一般的なトランスバーサルフィルタの等価回路となっており、フィルタ処理量の低減は行われていない。
【００６１】
また、特許文献１では、トランスバーサルフィルタのタップ係数を可変とすることで、波形等化を実現しており、タイミング位相制御等も可能であるが、処理量の低減は行われていない。
【００６２】
特許文献２には、デジタルフィルタにおいて、動作の高速化が図られたデジタルフィルタ回路の実施例が記載されているが、乗算器を使用しており、動作の高速化は可能となっているが、大幅な処理量の低減は実現できていない。
【００６３】
特許文献３には、ＡＧＣ回路（Automatic Gain Control：自動利得制御回路）において、入力信号を対数変換し、対数ドメインで信号を加算し、加算後の対数ドメイン信号を線形ドメインに戻すことで、乗算を加算に変え、結果を生成する実施例が記載されているが、対数変換は、正数値のみに限られるため、入力信号から符号ビットを分離することで正数化し、対数変換を実施している。
しかしながら、多数の乗算加算を行うフィルタリングには、この実施例をそのまま適用することはできない。
以上、本発明の課題は、フィルタリング処理量の低減を行い、主要ベースバンド機能を汎用の１チップＣＰＵに搭載可能とし、装置の小型／軽量／低消費電力化を実現すると共に、９６００ｂｐｓの実効速度を実現し、移動局側でのより安定した測量を実現することである。
【課題を解決するための手段】
【００６４】
上記目的を達成するために、開示の通信装置が提供される。この装置は、以下に示す構成を有している。
（構成１）
送信信号点情報をフィルタリングする通信装置において、前記送信信号点情報を、信号点ありまたは信号点なしのビット情報に変換する信号点変換部と、前記ビット情報を入力する１を含む複数のタップ遅延線部と、前記タップ遅延線部の各タップのビット情報を、１を含む複数のグループに分割し、前記分割した分割情報を生成出力する送信ＲＯＦ制御部と、を有し、前記送信ＲＯＦ制御部は、前記フィルタリング時のサンプリングフェーズ情報を生成出力すると共に、前記分割情報と前記サンプリングフェーズ情報と、前記各タップのビット情報を元に１を含む複数のＲＯＭ部をアクセスし、前記ＲＯＭ部の出力を得て、前記ＲＯＭ部の出力を加算する１を含む複数の第１加算部と、前記第１加算部の出力に所定の係数を乗算する乗算部と、前記乗算結果を加算する第２加算部と、を備えることにより、前記フィルタリングの処理量の低減を実現したことを特徴とする通信装置。
（構成２）
受信信号をフィルタリングする通信装置において、前記受信信号に仮想的にＤＣオフセットを加算し、対数変換する対数変換ＲＯＭ１部と、前記対数変換ＲＯＭ１部の出力信号を時間シフトするタップ遅延線部と、前記通信装置のフィルタ係数を、仮想的に符号ビットと、絶対値情報に分離し、かつ、前記絶対値情報を、仮数部と指数部に分離し、さらに、前記仮数部を対数変換し、前記符号ビットと、前記対数変換後の仮数情報と、前記指数情報を出力する対数変換ＲＯＭ２部と、前記タップ遅延線の各タップデータと前記各タップデータに対応する前記対数変換後の仮数情報を加算する複数の第１加算器と、前記第１加算器の結果を対数逆変換する対数逆変換ＲＯＭ３部と、前記対数逆変換ＲＯＭ３部の出力を前記指数情報と前記符号ビットにより、リニア情報を得る複数のｂｉｔシフタ／極性制御部と、前記複数のｂｉｔシフタ／極性制御部の出力信号を加算する加算部と、前記仮想的に加算したＤＣオフセットに対応する値を前記加算部の出力より減算する第２加算器と、を備え、前記第２加算器の結果を前記フィルタリングの出力とし、処理量の低減を実現したことを特徴とする構成１に記載の通信装置。
（構成３）
１／２ナイキスト周波数成分をナイキスト周波数の倍のサンプリング周波数で抽出すると共に、前記対数変換ＲＯＭ２部のデータを所望のタイミング位相数分、確保し、前記フィルタリングの時間位相を細かく制御可能とし、タイミング位相同期を実現したことを特徴とする、構成２に記載の通信装置。
（構成４）
スタートストップビット付きの調歩データを送受信する通信装置において、スタートストップビットを削除した送信データを生成すると共に、前記送信データがない場合に、送信なし信号を生成するＳＴ／ＳＰｂｉｔ削除部と、前記送信データを符号化する送信符号化部と、前記送信符号化部と前記送信なし信号とにより、原点を含んだ信号点情報を生成する信号点発生部と、前記信号点情報を受信し、原点信号を検出する原点検出部と、前記原点検出部により検出された前記原点信号を除去する原点除去部と、前記原点除去部からの出力信号を元に、前記送信符号化部とは逆の受信の符号化を行う受信符号化部と、前記受信符号化部の出力に、送信側で削除された前記スタートストップビットを付加し、前記原点信号が検出された場合には、前記受信符号化部の出力データをマークホールドするＳＴ／ＳＰｂｉｔ付加部と、を備えることで、前記調歩データの実効速度を維持したことを特徴とする、構成１ないし３のいずれか１に記載の通信装置。
【発明の効果】
【００６５】
本発明により、フィルタリング処理量の低減が可能となるため、主要ベースバンド機能を汎用の１チップＣＰＵに搭載可能となり、装置の小型／軽量／低消費電力化を実現可能となる。また、ＳＴ／ＳＰビット削除機能および原点信号伝送機能により、９６００ｂｐｓの実効速度実現が可能となるため、移動局側でのより安定した測量を実現可能となる。
【図面の簡単な説明】
【００６６】
【図１】モデムの一例を示すブロック図である。
【図２】図１に示す信号点発生部を示すブロック図である。
【図３】従来技術による、送信フィルタの処理量を示す図である。
【図４】送信フィルタの要求特性を示す図である。
【図５】従来技術による、受信フィルタの処理量低減例を示す。
【図６】受信フィルタの要求特性を示す図である。
【図７】受信フィルタの更なる要求特性を示す図である。
【図８】実施の形態の通信装置をＲＴＫ−ＧＰＳ測量に適用した場合の比較例との比較を示す図である。
【図９】本実施の形態のモデムの仕様比較を示す図である。
【図１０】実施の形態の全体ブロック図を示す図である。
【図１１】実施の形態のモデムのＣＰＵ部を示すブロック図である。
【図１２】送信側フィルタの一般的な等価回路を示す図である。
【図１３】実施の形態の送信ＲＯＦ部を示すブロック図である。
【図１４】図１３に示す送信ＲＯＦ部のさらなる詳細な等価回路例を示す図である。
【図１５】実施の形態による、送信信号点例を示す図である。
【図１６】図１５（ａ）の場合の信号点発生部１０１の詳細を説明する図である。
【図１７】信号点発生部１０１が備える信号点発生部１８０のＲＯＭ内容を示す図である。
【図１８】信号点変換部１３０の変形例を示す図である。
【図１９】送信ＲＯＦ部のＲＯＭ部に記憶される値の一例を示す図である。
【図２０】実施の形態の送信側フィルタの処理量の低減結果を説明する図である。
【図２１】実施の形態の受信フィルタ部を説明するブロック図である。
【図２２】実施の形態の対数変換ＲＯＭ１部のＲＯＭに記憶される内容の一例を示す図である。
【図２３】実施の形態の受信フィルタ係数の時間応答波形例を示す図である。
【図２４】実施の形態の対数変換ＲＯＭ２部のＲＯＭに記憶される内容の一例を示す図である。
【図２５】実施の形態（デジタルタイミング位相同期に適用）による、対数変換ＲＯＭ２部のＲＯＭテーブル内容の一例を示す図である。
【図２６】実施の形態の、対数逆変換ＲＯＭ３部のＲＯＭに記憶される内容の一例を示す図である。。
【図２７】実施の形態の受信フィルタ部によるフィルタリングの処理量の低減結果を示す図である。
【図２８】従来例および実施の形態による、フレーム構造例を示す図である。
【図２９】実施の形態の送信側速度偏差吸収回路の例を示す図である。
【図３０】実施の形態の送信側速度偏差吸収回路のタイムチャートを示す図である。
【図３１】実施の形態の送信側の信号点を示す図である。
【図３２】実施の形態の受信側の速度偏差吸収回路を示す図である。
【図３３】実施の形態の受信側の信号点例を示す図である。
【図３４】実施の形態の原点検出部の回路例を示す図である。
【図３５】実施の形態の原点除去部の回路例を示す図である。
【図３６】実施の形態のＳＴ／ＳＰｂｉｔ付加部の回路例を示す図である。
【図３７】本実施の形態のＳＴ／ＳＰｂｉｔ付加部の回路の動作を示すタイムチャートである。
【図３８】従来例による、ＴＩＭ−ＰＬＬ部の回路ブロック図である。
【図３９】従来例による、１／２ナイキスト周波数成分の抽出図である。
【図４０】従来例による、ＰＷＲ合成後の時間波形例である。
【図４１】実施の形態のＴＩＭ−ＰＬＬ部の回路ブロック図を示す図である。
【図４２】実施の形態のタイミング位相抽出ベクトル例である。
【発明を実施するための形態】
【００６７】
以下、実施の形態の通信装置を、図面を参照して詳細に説明する。図中、同一符号番号は、同一または相当の「機能／内容／部分」を示す。
＜実施の形態＞
【００６８】
図８は、実施の形態の通信装置をＲＴＫ−ＧＰＳ測量に適用した場合の比較例との比較を示す図である。
図８の上半分は、通信速度が４８００ｂｐｓのモデム９０を使用したシステム（比較例）であり、図８の下半分は、本実施の形態のモデム（通信装置）１を適用したシステムである。
【００６９】
図８に示すように、例えば、見通しの良い広野等では、最大２０個程度の衛星００４、００５が見えており、既知点６００側および移動局００２、００３側ではこれらの衛星００４、００５の情報受信が可能である。
【００７０】
しかしながら、通信速度が４８００ｂｐｓのモデム９０を用いた場合には、１０個程度の衛星情報しか伝送できないため、既知点６００側のモデム送信側で、移動局００２側へ十分な衛星情報を送信できず、オーバーフロー状態となる。
【００７１】
すると、移動局００２側では、移動局００２側で見えている最大２０個程度の衛星００４、００５の情報と既知点６００側で見えている衛星００４、００５の情報と十分な照合ができず、結果として、移動局００２側で安定した測量が困難である。
【００７２】
一方、図８に示す本実施の形態のモデム１を使用したシステムでは、安定した測量を実現するために十分な９６００ｂｐｓの実効速度を実現している。このため、モデム９０の倍程度の情報伝送が可能であり、移動局００３側での安定した測量が実現できる。
【００７３】
具体的には、モデム１は、第１に「オーバーヘッドを必要最小限化」および「端末とモデム間の速度偏差吸収」により９６００ｂｐｓの実効速度を実現している。第２に「タイミング位相同期回路のデジタル化」により、アナログ回路を小型化している。第３、第４に「送受フィルタリング処理量の低減」により、ベースバンド処理の最小化を図っている。
【００７４】
以上により、主要ベースバンド機能の全てを汎用１チップＣＰＵに搭載可能とし、実効速度実現と共に、装置の小型／軽量／低消費電力化を実現することができる。
【００７５】
図９は、本実施の形態のモデムの仕様比較を示す図である。
図９に示すように、モデム１は、アナログ回路を小型化できるばかりでなく、フィルタリング処理量を大幅に低減できるため、主要ベースバンド機能の全てを汎用の１チップＣＰＵに搭載可能となる。
このため、モデム１は、９６００ｂｐｓの高速伝送を実現しながら、従来の４８００ｂｐｓモデムと同等以上に、小型／軽量／低消費電力化できる。
これにより、今後、測量分野のみならず、情報化施工分野や、広域農業機械分野など、幅広い分野で、適用エリアを拡大することが可能となる。
本実施の形態のモデム１は、デジタル簡易無線π／４シフトＱＰＳＫモデムである。モデム１の主要仕様に関して、以下に説明しておく。
【００７６】
「デジタル簡易無線π／４シフトＱＰＳＫモデム」の主要仕様は、日本国内の標準仕様書「デジタル簡易無線局の無線設備ＡＲＩＢ  ＳＴＤ−Ｔ９８（Ａｓｓｏｃｉａｔｉｏｎ  ｏｆ  Ｒａｄｉｏ  Ｉｎｄｕｓｔｒｉｅｓ  ａｎｄ  Ｂｕｓｉｎｅｓｓｅｓ  Ｓｔａｎｄａｒｄ−Ｔ９８：一般社団法人電波産業会  標準規格Ｔ−９８）１．２版  平成２２年７月１５日改定」に詳細に記載されている。モデム１の主要仕様は、これらの標準仕様に準拠している。
詳細は割愛するが、モデム１に関係する主な仕様は以下に示すとおりである。
電波の周波数  ：３５１ＭＨｚ帯、４６７ＭＨｚ帯
チャネル間隔  ：６．２５ｋＨｚ
変調方式      ：π／４シフトＱＰＳＫ方式
伝送速度      ：９６００ｂｐｓ
変調速度      ：４８００Ｂａｕｄｓ（ボー：ｓｙｍｂｏｌ／ｓ）
ロールオフ率  ：２０％
占有周波数帯幅：５．８ｋＨｚ以下
送信スプリアス：６０ｄＢ以下
受信感度      ：０ｄＢμＶ以下
無変調妨害波  ：５３ｄＢ以上
隣接ＣＨ選択度：４２ｄＢ以上
相互変調特性  ：５３ｄＢ以上
【００７７】
（全体ブロック図）
図１０は、実施の形態の全体ブロック図を示す図である。
図１と同一の機能については、同一の符号を付し、説明を割愛する。
図１０に示すモデム１が図１に示すモデム９０と異なる部分は、送信符号化部１００、信号点発生部１０１、送信ＲＯＦ部１０２、送信制御部１０３、ＴＩＭ部１０４、ＤＣＭ部１０５、受信ＲＯＦ部１０６、受信差動部１０７、受信符号化部１０８、および受信制御部１０９である。
尚、個々の詳細な相違点は、以降に示す個々の実施例の細部にて詳述する。
【００７８】
（汎用１チップＣＰＵの基本構成）
前述したように、安定した測量の実現と共に、移動局の小型／軽量／低消費電力化を実現するための１つの手法として、主要ベースバンド機能の全てを汎用の１チップＣＰＵに搭載可能とすることが挙げられる。
ここでは、まず、基本となる、汎用の１チップのＣＰＵ部の基本構成について、以下に述べる。
【００７９】
図１１は、実施の形態のモデムのＣＰＵ部を示すブロック図である。
図１１に示す汎用１チップのＣＰＵ部１１０は、演算処理を行うＣＰＵ１１３と、演算用のプログラムやデータを格納するＲＯＭ１１４と、各種データを格納するＲＡＭ１１５とを有している。
処理対象の情報の入出力に関して説明する。
まず、ＤＴＥ側は、送信側ＵＡＲＴ１１１および受信側ＵＡＲＴ１１２、その他Ｉ／Ｏ１１６により、各種デジタル情報を入出力できる。
また、回線側は、Ｄ／Ａ１１７および、Ａ／Ｄ１１８により、各種アナログ情報を入出力できる。
【００８０】
以上により、今回発明で使用する汎用の１チップＣＰＵ１１０では、ＣＰＵ１１０外部のデジタル情報やアナログ情報をＣＰＵ１１３に取り込み、各種信号処理を行い、結果をデジタル情報およびアナログ情報としてＣＰＵ１１０外部に出力できる。
【００８１】
汎用１チップＣＰＵは、一般的に、豊富なメモリの元で、各種判断や、論理処理等は得意であるが、乗算等を伴う高速の信号処理に関しては、比較的処理に時間がかかる。
＜発明の着眼点：送信側フィルタ処理量の低減＞
まず、一般的な（モデム１以外の）送信側フィルタを説明する。
【００８２】
図１２は、送信側フィルタの一般的な等価回路を示す図である。
図１２に示すように、送信側のトランスバーサルフィルタ１２０は、タップ遅延線１２１〜１２３と、複数の乗算器１２５〜１２８、加算部１２９とを有しており、高速信号処理を伴った等価回路となっている。
【００８３】
一方、モデム１が備えるＣＰＵ部１１０は、前述したように、高速乗算処理は苦手であるが、豊富なＲＯＭ容量（例えば、ＲＯＭ１１４は２Ｍｂｙｔｅ）を備え、高速論理処理が可能である。
以上から、処理量低減の１つのポイントは、如何に、送信側フィルタでの乗算／加算をなくし、ＲＯＭ１１４内で乗算／加算を実現するか、にある。
【００８４】
例えば、フィルタ演算の主要部分である、タップデータＡ＊フィルタ係数ＢをＲＯＭ１１４内で実現しようとすれば、ＲＯＭ１１４のアドレス空間にタップデータＡとフィルタ係数Ｂをそのままアサインすれば良い。そうすれば、ＲＯＭ１１４内でタップデータＡとフィルタ係数Ｂの乗算が可能となり、瞬時に乗算結果を得ることができる。
しかしながら、タップデータＡを１６ビット、フィルタ係数Ｂを１６ビットとすると、アドレスとして３２ビットが必要となり、現実的でない。
以上を考察すると、ポイントは、如何にタップデータＡとフィルタ係数Ｂの情報を減らし、アドレス空間を少なくするかである。
【００８５】
タップデータＡに関しては、幸いにして、信号点数が図１５（ａ）に示すように、計９値（信号点８値＋原点信号１値）と限定されているため、４ビットの情報があれば、十分となる。
【００８６】
さらに考えるならば、この４ビットの情報は、後述する図１６の入力側に示すように、３ビットの情報から生成しているため、タップデータＡの情報は、１６ビットから３ビットまで低減可能となる。
【００８７】
フィルタ係数Ｂであるが、フィルタ係数Ｂそのものは、１６ビットが必要であるが、このフィルタ係数Ｂを決定しているものは、図１２のタップ係数ナンバーＣ１〜Ｃｎである。具体的には、図３に示すように、４５タップから２６５タップのタップ数のタップナンバー情報があれば良い。
従って、最大９ビット程度あれば、１６ビットのタップ係数情報ＢをＲＯＭ１１４内で生成可能となる。
トータル的には、タップデータＡ（３ビット）＋タップ係数Ｂ（９ビット）の計１２ビットで実現可能となり、現実的なビット数となる。
【００８８】
これにより、タップデータＡ＊フィルタ係数Ｂの乗算はＲＯＭ内で演算可能となるが、これらの演算を仮に、乗算器１２５〜１２８個々で行い、さらに、これらの出力を図１２の加算部１２９で加算すると、それだけ処理に時間がかかる。できれば、これらの加算処理も削減としたい。
即ち、更なる処理時間の短縮を図ることに着目するならば、そもそもの乗算をする理由は、タップデータＡの値が、９値の情報を持っていることにある。
従って、この９値の情報を信号点ありとなしの１ビットの情報、即ち、論理１または論理０に変換できれば、乗算は不要となり、加算器のみで実現可能となる。
【００８９】
すなわち、送信信号点を図１５（ｂ）および（ｃ）に示すように、信号点「Ａ、−Ａ、Ｂ、−Ｂ、Ｃ、−Ｃ、Ｄ、−Ｄ」の計８点の信号点のあり／なし情報に分解し、分解した情報で個々のフィルタ演算を行うこととした。これを実現した一例が送信ＲＯＦ部１０２である。
【００９０】
（送信側フィルタ処理量の低減）
図１３は、実施の形態の送信ＲＯＦ部を示すブロック図である。
図１３に示すように、送信ＲＯＦ部１０２は、送信信号点情報をフィルタリングする機能を備えている。
具体的には、送信ＲＯＦ部１０２は、信号点変換部１３０と、タップ遅延線部１３１〜１３４と、ＲＯＭ部１３５〜１４２と、第１加算部１４５〜１４８と、乗算部１５０〜１５３と、第２加算部１５５、１５６と、送信ＲＯＦ制御部１５７とを備えている。
信号点変換部１３０は、送信信号点の情報を１以上の複数の信号点あり、または信号点なしのビット情報に変換する。
【００９１】
具体的には、送信ＲＯＦ部１０２に入力される信号点情報は、図１８（ａ）および図１８（ｂ）の入力側に示すように、３ビット情報を想定しており、この３ビット情報から、図１８（ａ）および図１８（ｂ）の出力、即ち、図１７のｈｅｘの欄１８９の情報（信号点有無情報出力：８ｂｉｔ情報）を得る。
具体的には、この８ビット情報は、図１５の（ｂ）および図１５（ｃ）に示す、±Ａ、±Ｂ、±Ｃ、±Ｄの８点の論理情報１、０となる。
【００９２】
例えば、変調方式をπ／４シフトＱＰＳＫから、１６値ＱＡＭに変更した場合、アイパターンは図１５（ｄ）に示すように１６点＋原点となるが、これを同様にＲｅａｌ軸、Ｉｍａｇ軸に分離した場合には、図１５（ｅ）および図１５（ｆ）に示すようになる。
変調方式を同様に、６４値ＱＡＭや、２５６値ＱＡＭ、さらに、１０２４値ＱＡＭに変更した場合でも同様に展開可能である。
これらの論理情報が、図１３に示す信号点変換部１３０より出力される。
タップ遅延線部１３１〜１３４は、例えばシフトレジスタであり、ぞれぞれビット情報を入力する。
【００９３】
送信ＲＯＦ制御部１５７は、タップ遅延線部１３１〜１３４の各タップのビット情報を１以上の複数のグループに分割し、分割した分割情報を生成し、出力する。
【００９４】
また、送信ＲＯＦ制御部１５７は、フィルタリング時のサンプリングフェーズ情報を生成出力すると共に、分割情報とフェーズ情報と、各タップのビット情報を元にＲＯＭ部１３５〜１４２をアクセスし、ＲＯＭ部１３５〜１４２の１以上の複数の出力を得る。
第１の加算部１４５〜１４８は、ＲＯＭ部１３５〜１４２の出力を加算する。
乗算部１５０〜１５３は、第１加算部１４５〜１４８の出力に所定の係数を乗算する。
第２加算部１５５は、乗算部１５０、１５１の乗算結果を加算する。第２加算部１５６は、乗算部１５２、１５３の乗算結果を加算する。
送信ＲＯＦ部１０２は、第２加算部１５５〜１５６の結果をフィルタリングの出力とし、処理量の低減を実現している。
以下、送信ＲＯＦ部１０２の動作を簡単に説明する。
【００９５】
信号点変換部１３０から出力された論理情報は、タップ遅延線１３１〜１３４に入力され、タップ遅延線１３１〜１３４内タップデータＡは、ＲＯＭ部１３５〜１４２のアドレス情報として入力される。
【００９６】
ＲＯＭ部１３５〜１４２では、前述したタップデータＡ以外に、前述したタップデータＡを複数のグループに分割（例えば、ＲＯＭ部１３５〜１３６）しているため、これらの分割情報、さらに、フィルタ出力の出力フェーズ情報（後述する）を加えて、例えば、ＲＯＭ部１３５をアクセスし、ＲＯＭ部１３５内で、複数のタップデータＡと複数のフィルタ係数Ｂの演算（乗算と加算）を行い、複数のタップデータＡ分のフィルタ出力を得る。
【００９７】
このフィルタ出力は、第１加算部１４５で加算され、加算結果に乗算部１５０にて、信号点を論理情報に変換した際の個々の信号点の極性情報付き振幅情報（例えば、±Ａ、±Ｂ、±Ｃ、±Ｄのいずれかひとつ）を乗算し、個々の信号点のフィルタ出力を得、これをさらに、第２加算部１５５で加算することで、最終フィルタ出力を得る。
より具体的な実施例は後述する。
【００９８】
図１４は、図１３に示す送信ＲＯＦ部のさらなる詳細な等価回路例を示す図である。
尚、図１４で図１３と同一の番号は、図１３と同一の内容を示している。
図１４において、信号点情報が信号点変換部１３０に入力され、複数の信号点あり／なしの情報に分解され、個々の１ビット情報は、対応する個々のタップ遅延線部１３１に出力される。
信号点変換部１３０の入力信号例を図１５の（ａ）または図１５（ｄ）に示す。
【００９９】
図１５の（ａ）または図１５（ｄ）に示すように、信号点変換部１３０の入力信号例は、信号点の座標情報でなく、個々の座標点の位置を示す番号情報のみである。
例えば、図１５の（ａ）は８値と原点情報なので、計９値となり、即ち、４ビットの情報が、信号点変換部１３０に入力される。
また、図１５（ｄ）に示す場合には、１６値と原点情報となるため、計１７値となり、即ち、５ビットの情報が、信号点変換部１３０に入力される。
図１６は、図１５（ａ）の場合の信号点発生部１０１の詳細を説明する図である。
信号点発生部１０１は、信号点発生部１８０と、ＷＲ制御部１８１と、タップ遅延線１８２とを有している。
【０１００】
図１６に示すように、信号点発生部１０１の入力信号は、送信ｄａｔａ２ビットと送信なし（原点情報）を示す１ビットの情報の計３ビットの情報（以下、３ビット情報と言う）である。
この３ビット情報は、信号点発生部１８０にＲＯＭのアドレス情報として入力され、ＲＯＭの出力として、４ビットの信号点発生部出力を得る。
【０１０１】
同時に信号点発生部１８０の出力４ビットは、ＷＲ制御部１８１（ＷＲｉｇｈｔ：書き込み）に入力される。ＷＲ制御部１８１は、４ビットの内、原点を除く３ビットの情報をタップ遅延線１８２に書き込むかどうかを制御する。
【０１０２】
ＷＲ制御部１８１は、原点情報を出力するときには、タップ遅延線１８２に書き込みを行わず、原点情報以外を出力するときには、原点情報を除く３ビット情報をタップ遅延線１８２に書き込む。
【０１０３】
このタップ遅延線情報は、１シンボル分（本実施の形態では、４８００Ｈｚの時間長分）、遅延し、信号点発生部１８０のアドレス情報として使用される。このことで、送信側の差動符号化を実現している。
【０１０４】
図１７は、信号点発生部１０１が備える信号点発生部１８０のＲＯＭ内容を示す図である。
図１７の入力情報の欄１８５は、信号点発生部１８０の入力情報を示しており、送信なし情報１ビット（１：送信あり、０：送信なし）と、送信ｄａｔａ情報２ビット（００、０１、１１、１０）と、参考に信号点の角度情報（０度、９０度、１８０度、２７０度）を示している。
【０１０５】
過去情報の欄１８６は、図１６に示すタップ遅延線１８２よりフィードバックされた情報であり、８値（３ビット：０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、３１５度）からなり、過去に送信された３ビットの信号点情報を示している。
これにより、ＲＯＭ内で差動符号化が行われ、差動符号化の結果が、出力情報１８７に出力される。
出力情報の欄１８７は、原点情報を含む４ビットの角度情報を示している。
図１４に示す信号点変換部１３０は、入力された４ビット情報を元に、信号点あり／なしの８ビット情報にＲＯＭを用いて変換出力する。
図１５（ｂ）および図１５（ｃ）の信号点情報（±Ａ、±Ｂ、±Ｃ、±Ｄ）は、信号点変換部１３０の出力のイメージを示したものである。
図１７の出力ｂｉｔ情報の欄１８８に記載された値は、個々の信号点あり／なしを示す信号点情報（±Ａ、±Ｂ、±Ｃ、±Ｄ）のビット情報を示している。
次に、信号点変換部１３０の変形例を説明する。
【０１０６】
＜変形例＞
前述した実施の形態では、図１６に示す信号点発生部１０１と、信号点変換部１３０とが独立して接続された構成となっているが、中身は、ＲＯＭ変換であるため、信号点発生部１８０と信号点変換部１３０が備えるＲＯＭを合体して、ひとつのＲＯＭとしても良い。
図１８は、信号点変換部１３０の変形例を示す図である。
【０１０７】
図１８（ｂ）に示す信号点変換部１３０ａは、図１８（ａ）に示すように、信号点変換部１３０が備える信号点変換部１８３と信号点発生部１０１が結合したものである。信号点発生変換部１８４は、入力信号３ビットの入力に対し、８ビットの信号を出力する。ＷＲ制御部１８１およびタップ遅延線１８２は、図１６と同じである。
また、最終的なＲＯＭ内容は、図１７にて説明した通りである。
【０１０８】
以上により、信号点変換部１３０に入力された４ビット情報または、信号点変換部１３０ａに入力された３ビット情報は、図１７に示すＲＯＭにより、８ビットの信号点あり／なし情報に変換され、個々のタップ遅延線１３１に出力される。
【０１０９】
信号点あり／なし情報は、１ビットの情報であるため、即ち、信号点あり：１、信号点なし：０、であるため、これにフィルタ係数Ｂを乗算しても、１＊Ｂ＝Ｂであり、０＊Ｂ＝０であるため、乗算が不要となる。
従って、ＲＯＭ部１３５〜１３６では、ＲＯＭ内で乗算が不要であり、いきなり、乗算後の累積加算が可能となる。
【０１１０】
ただし、ＲＯＭのアドレスビット数は有限であるため、図３に示したように、ＲＯＦでは、４５〜２６５タップ、あるいは、ＩＰＬでは、２５〜１２１タップとなっており、フィルタのタップ数も大きな値となっている。
一方、送信ＲＯＦ部１０２の入力信号点のサンプリング速度は、本実施の形態では、４８００Ｂａｕｄｓであり、４８００Ｈｚとなっている。
【０１１１】
また、送信Ｄ／Ａ部０１６の出力は、本実施の形態では、５７．６ｋＨｚサンプリングとなっており、送信ＲＯＦ部１０２を含めて、送信Ｄ／Ａ部０１６まで、１２倍のインタポレーションとなっている。
【０１１２】
このため、一般的に、フィルタの入力側でゼロ点挿入が行われ、フィルタ演算が行われるが、本実施の形態では、ゼロ点挿入が行われたデータ列をフェーズ情報に変換し、タップ遅延線内のデータは４８００Ｈｚ単位としている。
従って、このタップ数は、９６００Ｈｚ時に４５タップのタップ数は、半分の２３タップ程度あれば十分となる。
【０１１３】
本実施の形態では、フィルタ出力を５７．６ｋＨｚとする場合、１２倍のインタポレーションを実現するため、出力フェーズをＰＨ０：フェーズ０〜ＰＨ１１：フェーズ１１までの１２通り（計４ビットの出力フェーズ情報）の出力フェーズを定義している。
これでも、タップ数は２３タップあるため、このまま、この２３ビット情報をＲＯＭ部１３５〜１３６のアドレス情報としてアクセスすることは現実的でない。
【０１１４】
このため、本実施の形態では、送信ＲＯＦ制御部１５７で、タップデータもグループ化し、複数のグループに分割することで、ＲＯＭ部１３５〜１３６へのアドレスビット数を許容範囲内とした。
具体的には、例えば、４つのグループに分割（分割情報２ビット）し、タップデータによる、ＲＯＭ部１３５〜１３６へのアクセスを６ビットに抑えている。
【０１１５】
以上により、ＲＯＭ部１３５〜１３６へのアクセスビット数は、タップ遅延線部１３１内のタップデータ１６０〜１６５内の６ビットと、タップデータの分割情報２ビットと、フィルタの出力フェーズ情報４ビットの計１２ビットとなり、現実的な値となる。
これらのＲＯＭのアドレス制御は、送信ＲＯＦ制御部１５７により、ＣＰＵをソフトウェアで動作させることにより実現している。
【０１１６】
以上により、ＲＯＭ部１３５〜１３６にて、タップデータＡとフィルタ係数Ｂとの乗算と累積加算がグループ単位／フェーズ単位で実施され、同一信号点に関しては、第１加算部１４５にて、加算され、フィルタの累積加算結果を得る。
【０１１７】
ただし、このフィルタ結果は、信号点あり／なしによる、論理情報によるフィルタ出力結果であるため、個々の信号点の大きさや極性情報（±Ａ、±Ｂ、±Ｃ、±Ｄ）は反映されていない。
このため、乗算器１５０により、これらの振幅情報や極性情報を反映すべく、所定の係数（±Ａ、±Ｂ、±Ｃ、±Ｄ）を乗算する。
【０１１８】
乗算器１５０のフィルタ出力は、複数の信号点（±Ａ、±Ｂ、±Ｃ、±Ｄ）の内の１点のフィルタ出力情報であるため、これを集約すべく、第２加算部１５５にて、所定の信号点出力１６６〜１６９（±Ａ、±Ｂ、±Ｃ、±Ｄ）を加算し、最終的なフィルタ出力を得る。
【０１１９】
このフィルタ出力は例えば、Ｒｅａｌ側のフィルタ出力であるため、Ｉｍａｇ側も同様に、図１４のＲＯＦ部１７６にて演算を行い、Ｉｍａｇ側のフィルタ出力を得る。
これらのフィルタ出力の演算制御は、送信ＲＯＦ制御部１５７内の複数のアドレス制御部１７０〜１７４内のＣＰＵをソフトウェアで動作させることにより、実現される。
次に、図１３に示す送信ＲＯＦ部１０２のＲＯＭ部１３５〜１４２の演算例を説明する。
【０１２０】
図１９は、送信ＲＯＦ部のＲＯＭ部に記憶される値の一例を示す図である。
図１９のフィルタ係数の欄１９０は、１２倍インタポレーション実現時のＲＯＦのフィルタ係数例を示す。
タップ数は、図３より、２６５タップであるが、ＲＯＭ部のビット数の切れが良いところで、０〜２８７タップの計２８８タップに拡大して計算している。
【０１２１】
ｔａｐ＿ｄａｔａ（ＰＨ０〜ＰＨ１１）の欄１９１は、タップデータを４．８ｋＨｚ単位で１２フェーズにデータシフトした場合を示しており、表中、ＰＨ０：０、〜ＰＨ１１：１１の数値で示している。
欄１９１中の１が「信号点あり」、０が「信号点なし」を示す。
フェーズに従い、仮想的なタップデータがタップ遅延線内をシフトし、対象となるフィルタ係数を選定する。
【０１２２】
ＲＯＭ部出力の欄１９２は、４ｇｒ（４ｇｒｏｕｐ：４つのグループ情報）の欄とＰｈａｓｅの欄１９３（１２のフェーズ情報）と、タップデータ情報の欄１９４（６ビットのため、６４パターンの情報）より、ＲＯＭ内で演算し、フィルタ出力結果を得る。
以上により、送信ＲＯＦ部１０２の出力を得る。
ところで、肝心な送信側フィルタ演算量の低減であるが、各種パラメータの最適化を行う。
具体的には、図３に示した従来例の５パターンに加えて、新たに、グループの分割情報とフェーズ情報の２つの情報がパラメータとして加わっている。
このため、これらのパラメータを加味した最適化を行う。
次に、送信ＲＯＦ部１０２により実現される送信側フィルタによる処理量の低減結果を説明する。
【０１２３】
図２０は、実施の形態の送信側フィルタの処理量の低減結果を説明する図である。
図２０は、本実施形態を適用した送信ＲＯＦ部１０２に、従来例のＩＰＬ部０１５の処理を従属接続した場合の処理結果を示している。
ＲＯＦの欄１９５は、ＲＯＦのＩＰＬ率を設定しており、これは、図３に示す通り、２倍／３倍／４倍／６倍／１２倍インタポレーションの５パターンとなる。
【０１２４】
必要アドレスｂｉｔ数の欄１９６であるが、ここには、ｔａｐ数に伴い、ｇｒｏｕｐの分割数（ビット数：例えば、４分割では２ビットとなる）、ｐｈａｓｅ数（ビット数：例えば、１２フェーズでは、４ビットとなる）のパラメータの組み合わせを示している。
トータルビット数は合計欄に示されている。
処理量の欄１９７は、前述した条件下での処理時間長（μｓ）を示している。
ＩＰＬの欄１９８は、従来技術そのままであるため、図３の値を採用している。
合計の欄１９９は、処理用の欄１９７の値と、ＩＰＬの欄１９８の値をトータルした処理時間長（μｓ）を示している。
ｔａｐ数の低減と、処理量とのバランスを踏まえると、以上の結果から、最適値は、第３６項の組み合わせとなる。
具体的には、ＩＰＬ部０１５を設けずに送信ＲＯＦ部１０２のみの処理とし、１２倍インタポレーションを実施し、Ｄ／Ａ出力する。
具体的なパラメータは、４グループ、１２フェーズで６タップ分データでＲＯＭ部１３５〜１３６をアクセスし、フィルタ出力を得る。
【０１２５】
以上により、図３に示した２１０μｓかかった処理時間を、本実施の形態では、５６μｓまで短くできたことになる。これは、約７３％の処理量削減が実現できたこととなる。
（受信側フィルタ処理量の低減）
＜発明の着眼点：受信側フィルタ処理量の低減＞
受信側は、送信側と異なり、信号点が限定されてはいないため、送信側の低減技術をそのまま、受信側に適用することはできない。
図１２に示すように、受信側フィルタのポイントの１つは、送信側と同様に、如何にして、乗算を加算に変えるかである。
リニア乗算（タップデータＡ＊フィルタ係数Ｂ）を加算に変えることは、信号の対数変換により、具体化できる。
即ち、
ｌｏｇ（Ａ＊Ｂ）＝ｌｏｇ（Ａ）＋ｌｏｇ（Ｂ）・・・・・・・（式６）
ただし、この時の条件は、Ａ＞０、Ｂ＞０、即ち、Ａ、Ｂを正の数値とすることである。
しかしながら、タップデータＡもフィルタ係数Ｂも共に、正負の値を持つ数値である。
従って、まずは、この点を解決する方法を考える。
タップデータＡであるが、正負の極性を持った受信信号に予め決められた所定のＤＣオフセットを加算することで、正の数値に変換することが可能である。
例えば、±２．００の受信信号に＋３．００のＤＣオフセットを加算することで、±２．００を＋１．００〜＋５．００の範囲の正の数値に変換可能である。
加算したＤＣオフセットは、フィルタ出力結果を得た後に、対応するＤＣオフセット値を出力から減算すれば良い。
以上により、タップデータＡを対数変換することができる。
フィルタ係数Ｂは、同様に正負の極性を持った数値であるが、タップデータＡ同様にＤＣオフセットを加算することはできない。
このため、フィルタ係数Ｂに関しては、フィルタ係数情報を絶対値情報と符号ビット情報に分離し、絶対値情報を対数加算することとする。
分離した符号ビット情報は、タップデータＡとフィルタ係数Ｂの乗算後（対数加算後）、この後の対数逆変換後に、元に戻すこととする。
以上により、受信側フィルタ演算量の低減が可能であるが、ひとつ問題がある。それは、対数逆変換に伴う、必要ビット数の確保である。
【０１２６】
受信側フィルタの等価回路は、図１２に示すように、多数のタップデータＡより成り立っており、フィルタ出力を得るためには、加算部１２９により、対数逆変換後のデータを累積加算する。
累積加算により、量子化雑音も一緒に累積加算されるため、対数逆変換時には、フィルタ出力Ｓ／Ｎを行うための最低限のＳ／Ｎを確保する。
一般的に、累積加算時に必要なビット数は、タップ数に依存した十分なビット精度が必要であり、対数逆変換時のビット数もその分を十分に確保する必要がある。
この結果、対数逆変換に伴うＲＯＭ容量が膨大となり、現実的でない値となる。
従って、この対数逆変換時のＲＯＭ容量を低減するのが好ましい。
対数逆変換前のビット数の圧縮は、フィルタ係数そのもののビット数の圧縮が効果的である。
【０１２７】
このため、フィルタ係数を絶対値情報と符号ビット情報とに分離し、絶対値情報をさらに、仮数部と指数部に分解し、仮数部を対数変換することで、タップデータＡに対数加算するフィルタ係数Ｂの範囲を低減する。
そして、フィルタ係数を対数加算後に、出力信号を対数逆変換し、対数逆変換後のデータに符号ビット情報ならびに、指数部情報を反映し、最終のフィルタ出力を得る。
以上により、対数逆変換時のビット数を低減することができる。尚、具体的な等価回路のビット数および等価回路の詳細については、後述する。
【０１２８】
図２１は、実施の形態の受信フィルタ部を説明するブロック図である。
図２１に示す受信フィルタ部２２８は、ＤＣＭ部１０５と受信ＲＯＦ部１０６の等価回路である。なお、受信フィルタ部２２８は、Ｒｅａｌ部のみを示しているが、Ｉｍａｇも同様の回路構成となる。
【０１２９】
受信フィルタ部２２８は、受信信号に仮想的にＤＣオフセットを加算し、対数変換する対数変換ＲＯＭ１部２００と、対数変換ＲＯＭ１部２００の出力信号を時間シフトするタップ遅延線部２０５と、フィルタ装置のフィルタ係数を、仮想的に、符号ビットと、絶対値情報に分離し、かつ、絶対値情報を、仮数部と指数部に分離し、さらに、仮数部を対数変換し、符号ビットと、対数変換後の仮数情報と、指数情報とを出力する対数変換ＲＯＭ２部２０６と、タップ遅延線２０５の各タップデータと各タップデータ２０１〜２０４に対応する対数変換後の仮数情報を加算する複数の第１加算器２１０〜２１３と、第１加算器２１０〜２１３の結果を対数逆変換する対数逆変換ＲＯＭ３部２１５〜２１８と、対数逆変換ＲＯＭ３部２１５〜２１８の出力を指数情報と符号ビットにより、リニア情報を得る複数のｂｉｔシフタ／極性制御部２２０〜２２３と、複数のｂｉｔシフタ／極性制御部２２０〜２２３の出力信号を加算する加算部２２５と、仮想的に加算したＤＣオフセットに対応する値を加算部２２５の出力より減算する第２加算器２２６を備え、第２加算器２２６の結果をフィルタの出力とし、処理量の低減を実現している。
【０１３０】
Ａ／Ｄ部０３６は、アナログ信号をアナログ／デジタル変換により、デジタル信号に変換し、ＤＣＭ部１０５に出力する。
ＤＣＭ部１０５は、デシメーション演算を行い、サンプリング速度を低下させ、受信ＲＯＦ部１０６に出力する。
受信ＲＯＦ部１０６は、ＲＯＦにより波形整形を行い、結果をＡＧＣ部０３９に出力する。
ここでのポイントは、如何に、ＤＣＭ部１０５および、受信ＲＯＦ部１０６の演算量を低減するか、である。
以下に受信フィルタ部２２８の処理の詳細を示す。
対数変換ＲＯＭ１部２００は、１２ビットのＡ／Ｄ変換情報にＤＣオフセットを加算し、±２．００のデジタル情報を正の数値に変換する。
具体的には、＋３．００のＤＣオフセットを加算し、＋１．００〜＋５．００の値に変換し、加算結果を対数変換し、出力する。
尚、ＤＣオフセット加算により、Ａ／Ｄ変換後の情報欠落がないように、対数変換後のビット数を１６ビットとし、タップ遅延線２０１へ出力する。
図２２は、実施の形態の対数変換ＲＯＭ１部のＲＯＭに記憶される内容の一例を示す図である。
ＲＯＭ１入力の欄２３０は、Ａ／Ｄ部０３６の１２ビットのｈｅｘ出力を示している。
ｈｅｘ［８００］〜［０００］〜［７ＦＦ］は、実数値で−２．００〜０．００〜＋１．９９である。
これに＋３．００のＤＣオフセットを加算し、対数変換する。
【０１３１】
内部処理内容の欄２３１には、Ａ／Ｄ＿数値（−２．００〜＋１．９９）とＤＣ加算（ＤＣ加算後の結果、１．００〜４．９９）、対数変換（ＤＣ加算後の結果を対数変換：０．００〜０．６９９）を示している。
ＲＯＭ１出力の欄２３２は、対数変換後の数値を１６ビットのｈｅｘ情報に変換した値を示している。
タップ遅延線２０１〜２０４は、対数変換ＲＯＭ１部出力を入力し、タップデータを所定のサンプリングクロックでシフトする。
【０１３２】
対数変換ＲＯＭ２部２０６は、フィルタ係数を符号ビットと絶対値情報に分離する。また、対数変換ＲＯＭ２部２０６は、絶対値情報を仮数部と指数部に分解する。さらに、対数変換ＲＯＭ２部２０６は、仮数部を対数変換し、対数変換値と符号ビット情報と指数情報とを出力する。
図２３は、実施の形態の受信フィルタ係数の時間応答波形例を示す図である。
図２３に示すように、フィルタ係数は、プラスマイナスの極性を伴った、微小係数を多数含んでいる。
図２４は、実施の形態の対数変換ＲＯＭ２部のＲＯＭに記憶される内容の一例を示す図である。
図２４は、受信ＲＯＦ部１０６において、９．６ｋＨｚサンプリングで、４１タップのフィルタを構築した場合の例を示している。
ＲＯＭ２入力の欄２３５は、全４１タップのそれぞれの具体的なフィルタ係数における、仮数部、指数部の値を示している。
ＲＯＭ２出力の欄２３６は、各フィルタ係数に対する、符号／仮数（対数変換値）／指数のｈｅｘ情報を示している。
このＲＯＭテーブルの内容を用いて、フィルタ係数情報を所望の値に変換する。
【０１３３】
図２５は、実施の形態（デジタルタイミング位相同期に適用）による、対数変換ＲＯＭ２部のＲＯＭテーブル内容の一例を示す図である。
本ＲＯＭテーブルでは、フィルタ位相の変更が可能なように、フィルタ係数のより細かいテーブル内容をサポートしている。
詳細は後述する。
加算器２１０〜２１３は、タップ遅延線部２０５の各タップデータＡ値と、フィルタ係数Ｂ値（フィルタ係数の仮数部の対数変換値）を対数加算し、結果を対数逆変換ＲＯＭ３部２１５〜２１８に出力する。
【０１３４】
対数逆変換ＲＯＭ３部２１５〜２１８は、入力情報を図２６に示すＲＯＭにより対数値をリニア情報に変換し、ｂｉｔシフタ／極性制御部２２０〜２２３へ出力する。
図２６は、実施の形態の、対数逆変換ＲＯＭ３部のＲＯＭに記憶される内容の一例を示す図である。
図２６のＲＯＭ３入力ｈｅｘの欄２４５は、入力信号のｈｅｘ情報［００００］〜［３ＦＦＦ］を示す。
対数逆変換／８の欄２４６は、入力情報を対数逆変換し、結果を１／８倍したものである。
ＲＯＭ３出力ｈｅｘの欄２４７は、対数逆変換／８＿２４６の値をｈｅｘ情報に変換し、ＲＯＭ出力としたものである。
出力の値は、ｈｅｘで［０８００］〜［４ＦＦＤ］の範囲の値となっている。
【０１３５】
ｂｉｔシフタ／極性制御部２２０〜２２３は、対数逆変換ＲＯＭ３部２１５〜２１８の出力を、対数変換ＲＯＭ２部２０６の指数部と符号の情報（図２４のＲＯＭ２出力２３６）に従い、ビットシフト（算術シフトで２のべき乗シフトを行う）および、極性付与を行い、対数逆変換後のリニア情報を得る。
これらの処理はＣＰＵ１１３により実現し、結果を加算部２２５に出力する。
加算部２２５は、複数のｂｉｔシフタ／極性制御部２２０〜２２３の出力値を加算し、結果を第２加算器２２６に出力する。
第２加算器２２６は、対数変換ＲＯＭ１部２００内で加算したＤＣオフセット値に対応するＤＣオフセット値を減算し、最終的なフィルタ出力を得る。
以上の処理は、受信フィルタ制御部２２７に搭載されたソフトにより、ＣＰＵ１１３にて実施される。
ここで、対数逆変換ＲＯＭ３部２１５〜２１８における必要ビット数について、以下に考察する。
【０１３６】
まず、受信信号に対する帯域外雑音に対する要求仕様であるが、これは、ＡＲＩＢの標準仕様の要求仕様から算出すると、帯域外雑音は４２ｄＢ以上、要求Ｓ／Ｎは１３．５ｄＢ以上のため、本具体例では、加算して５５．５ｄＢ以上が必要である。
ビット数に換算すると、
ビット数≒（５５．５−１．８）／６．０２≒８．９２ｂｉｔ・・（式０７）
【０１３７】
対数変換ＲＯＭ１部２００内部では、正負の極性を持った信号の対数変換を可能とすべく、ＤＣオフセットを加算しているが、このＤＣオフセット加算により、ビット数が増大する。
具体的には、信号±２．０（ＰＡＲ６ｄＢ、実効＋１．００）に対し、ＤＣオフセット＋３．００を加算しているため、
２０＊ｌｏｇ（３／１）＝９．５４ｄＢ・・・・・・・・・・・（式８）
ビット数に換算すると、
９．５４／６．０２＝１．５９ｂｉｔ・・・・・・・・・・・・（式９）
従って、
８．９２ｂｉｔ＋１．５９ｂｉｔ＝１０．５１ｂｉｔ・・・・・（式１０）
となる。
対数加算時には、対数仮数を加算しているため、加算値は、０．００〜０．３０、即ち、実数で１．００〜２．００の範囲となる。
従って、考慮すべきｂｉｔ数は＋１．００ｂｉｔとなる。
以上により、ビット数は、
８．９２＋１．５９＋１．００＝ｍｉｎ．１１．５１ｂｉｔ・・（式１１）
となる。
所要タップ数は、ＤＣＭ：４９ｔａｐ／ＲＯＦ：４１ｔａｐであるため、逆算すると、５．６ｂｉｔとなる。
従って、対数加算後のビット数は、
８．９２＋１．５９＋１．０＋５．６＝１７．１１ｂｉｔ・・・（式１２）
となる。
しかしながら、実際には、ｂｉｔシフタ／極性制御部２２０〜２２３により、指数制御しているため、この指数制御の範囲を考慮が必要である。
具体的な指数制御範囲は、−１ｂｉｔ〜−１１ｂｉｔであるが、平均は、−７．５ｂｉｔとなる。
そもそもビットシフトのオフセットが−１ｂｉｔあるため、実効的な指数平均は、−６．５ｂｉｔとなり、前記５．６ｂｉｔを十分に満足している。
従って、累積加算時のビット数増＋５．６ｂｉｔ分は、対数逆変換ＲＯＭ３部２１５〜２１８に考慮は不要である。
以上から、本具体例の対数逆変換時に最低限必要なビット数は、
８．９２＋１．５９＋１．００＝１１．５１ｂｉｔ・・・・・・（式１３）
∴約１２ｂｉｔあれば、最低限十分と言える。
【０１３８】
マージンを＋２ｂｉｔ（１２ｄＢ）分見込めば、約１４ｂｉｔとなり、Ａ／Ｄ１２ｂｉｔのフルサポート版となる。図２６は、対数逆変換を１４ｂｉｔとした場合の変換テーブルの内容を示している。
尚、これらのビット数は、要求仕様に従い、システム個々に最適化する。
図２７は、実施の形態の受信フィルタ部によるフィルタリングの処理量の低減結果を示す図である。
図２７のＤＣＭの欄２５０に示す値は、ＤＣＭ部１０５の処理量の例を示したものである。
ＤＣＭ率を１．００倍（１／１倍）〜３．００倍（１／３倍）に増大させることで、処理ｔ（処理時間長）は、０〜４３μｓまで増大する。
一方、ＲＯＦの欄２５１に示す値は、受信ＲＯＦ部１０６部の処理量の例を示したものである。
ＤＣＭ率を３．００倍（１／３倍）〜１．００倍（１／１倍）に減少させることで、処理ｔ（処理時間長）は、１５９〜５４μｓまで減少する。
【０１３９】
合計の欄２５２に示す値は、前述した処理時間長の合計であるが、最終的な最適値は、第４項のＤＣＭ部１０５にて、１／３倍デシメーションにより、２８．８ｋＨｚサンプリングを９．６ｋＨｚサンプリングに変換し、受信ＲＯＦ部１０６にて、１／１倍デシメーションにより、９．６ｋＨｚサンプリングを維持し、フィルタリングにより、波形整形と後述するタイミング位相同期回路のデジタル制御を実施する。
【０１４０】
以上から、本実施の形態により、図５に示した１６４μｓかかっていたフィルタの処理時間を、図２７に示すように、９７μｓ（約４０％の処理量低減）とすることができる。これは、約４０％の処理量低減が実現できたことになる。
【０１４１】
（実効速度の実現）
＜発明の着眼点：実効速度の実現＞
実効速度の実現は、まずは、標準仕様で規定された、オーバーヘッドをなるべく小さくすることが挙げられる。
また、送信データは、スタートストップ付きのデータに限定されているため、送信時に伝送に不要なスタートビットとストップビットを削除して伝送し、送信データそのものを必要最小限とする。
一方、送信データはスタートストップ付きの調歩データであるため、キャラクタ速度が、モデム側の伝送速度と合致していない。
このための速度偏差を吸収する。
【０１４２】
モデム側でスタートストップビットを削除することで、例えば、スタートビット１ビット、ユーザデータ８ビット、ストップビット１ビットの計１０ビット構成の場合には、実効速度を１０／８倍に拡大できるため、ＤＴＥ側の速度がモデムの伝送速度より早い場合には、速度偏差の吸収が可能である。
逆に、ＤＴＥ側速度がモデムの伝送速度より遅い場合には、モデム側は、送信すべきデータがなくなるため、何らかの方法で受信側にこれを通知する。
【０１４３】
本実施の形態では、送信すべきデータがない場合には、原点信号を送信し、受信側では、原点信号を検出することで、送信データなしと判断し、ＤＴＥ０５０に対し、スタートストップビットなしのオールＺ信号（オール１：オールマーク信号）を出力する。
以上により、実効速度実現が可能となる。なお、詳細動作は後述する。
図２８〜図３７に関連図面を示す。
【０１４４】
スタートストップビット付きの調歩データを送受信するモデム１は、スタートストップビットを削除した送信データを生成すると共に、送信データがない場合に、送信なし信号を生成するＳＴ／ＳＰｂｉｔ削除部３００と、送信データを符号化する送信符号化部３０１と、送信符号化部３０１と送信なし信号より、原点を含んだ信号点情報を生成する信号点発生部１０１と、信号点情報を受信し、原点信号を検出する原点検出部３２１と、原点検出部３２１の検出結果から、原点信号を除去する原点除去部３２２と、原点除去部３２２の出力信号を元に、送信符号化部３０１とは逆の受信の符号化を行う受信符号化部３２３と、受信符号化部３２３の出力に、送信側で削除されたスタートストップビットを付加すると共に、原点信号が検出された場合には、受信符号化部３２３の出力データをマークホールドするＳＴ／ＳＰｂｉｔ付加部３２４を備えている。これにより、調歩データの実効速度を維持することができる。
【０１４５】
＜送信ＵＡＲＴ部の許容偏差＞
図１０の送信ＵＡＲＴ部０１１は、スタートストップ付きの調歩データをＤＴＥ０１０より、受信する。
本実施の形態のモデム１の伝送速度は、９６００ｂｐｓであるが、調歩データ式の非同期データであるため、ＤＴＥ０１０から送信される実効速度と、図１０、１１に示すＣＰＵ部１１０が持っている伝送速度では、同じ９６００ｂｐｓでも異なった通信速度となっている。
このため、送信ＵＡＲＴ部０１１は、この速度偏差を吸収する。
【０１４６】
送信ＵＡＲＴ部０１１のＵＡＲＴにおいては、一般的にデータ通信速度の１６倍のサンプリングクロックで入力信号をサンプリングしており、スタートビット検出により、内部トリガが発生し、所定のタイミングでストップビットが５０％ビット幅点で検出された場合に、入力されたデータの取り込みを実行する。
【０１４７】
これらは、モデム側のクロック速度を中心に実行されるため、以上のデータ取り込み手順から、送信ＵＡＲＴ部０１１における、速度偏差吸収の許容値を算出できる。
これらは、周知技術であるため、詳細は、割愛するが、算出結果によれば、モデム側での許容偏差は、±４．３７５％程度となる。
また、過去の経験から、モデム側での速度偏差吸収の許容偏差仕様は、本発明では、±３．００％と設定した。
受信側は、同様に、受信データをＤＴＥ０５０に出力するが、送信側と同様の速度で処理した場合には、出力不可の現象が発生する。
【０１４８】
従って、本実施の形態では、送信ＵＡＲＴ部０１１では、入力データを９６００ｂｐｓの速度で受け取り、受信ＵＡＲＴ部０４５側では、１９．２ｋｂｐｓの速度でＤＴＥ０５０にデータを出力し、速度偏差を吸収する。
＜送信オーバーヘッドの削減＞
送信データは、１０ビット構成のデータから、スタートビットおよびストップビットを削除して受信側へ伝送する。
このため、回線側に必要とする実効速度は、以下に示すようになる。
９６００ｂｐｓ＊１．０３＊８／１０＝７９１０．４ｂｐｓ・・・（式１４）
従って、回線側は、少なくとも７９１１ｂｐｓの実効速度確保は必須となる。
図２８は、従来例および実施の形態による、フレーム構造例を示す図である。
現行ＡＲＩＢの標準仕様書Ｔ９８によれば、フレームフォーマットは、図２８（ａ）、図２８（ｂ）に示すようになっている。
【０１４９】
これによれば、回線側の実効速度は、ＳＢ０（Synchronous Burst0：同期バースト）を除いたとしても、６４００ｂｐｓとなっており、所望の実効速度を得ることは困難である。
【０１５０】
一方、ＳＣ（Service Channel：通信用チャネル）の中で、ＲＩＣＨ（Radio Information Channel：無線情報チャネル）は、標準仕様書Ｔ９８の中で、「必要に応じてユーザ情報を転送するためにも使用される」と記載されているため、この部分を一部、通信用チャネルに使用することを考える。
【０１５１】
この部分をフルに通信用チャネルにアサインした場合には、図２８（ｃ）に示すように、実効速度は８３００ｂｐｓまで実現可能であり、従って、目標の７９１１ｂｐｓ以上を実現可能となる。
不足ビット数は以下により算出する。
９６００ｂｐｓ／３８４＊Ｘ＝７９１１ｂｐｓ・・・・・・・・（式１５）
Ｘ＝３１６．４４ｂｉｔ・・・・・・・・・・・・・・・・・・（式１６）
不足ビット数Ｙは、
Ｙ＝３１６．４４−９６−１６０＝６０．４４ビット・・・・・（式１７）
【０１５２】
となる。従って、本実施の形態では、通信用チャネルの中で、ＲＩＣＨの７０ビットおよび、未定義の６ビットの計７６ビットの内で６１ビット分を送信データにアサインすることで、実効速度の実現を図る。
図２８（ｃ）は、これらをフルに送信データにアサインした場合を示しており、最大、８３００ｂｐｓ、即ち、
８３００ｂｐｓ／８＊１０＝１０３７５ｂｐｓ・・・・・・・・（式１８）
１０３７５ｂｐｓ＝約９６００ｂｐｓ＋８％・・・・・・・・・（式１９）
の実効速度まで対応可能となる。
＜送信側スタートストップビットの削減＞
図２９は、実施の形態の送信側速度偏差吸収回路の例を示す図である。
送信ＵＡＲＴ部０１１は、ＤＴＥ０１０より、送信ｄａｔａを受信し、スタートストップビット付きのデータをＳＴ／ＳＰｂｉｔ削除部３００に出力する。
【０１５３】
ＳＴ／ＳＰｂｉｔ削除部３００では、入力された送信ｄａｔａ１０ビットを入力Ｂｕｆｆ部３０３に格納し、入出力Ｂｕｆｆ監視制御部３０４に従い、出力Ｂｕｆｆ部３０５に出力する。
【０１５４】
入出力Ｂｕｆｆ監視制御部３０４は、スタートストップ付きデータが入力されていない場合、送信なし信号（１ｂｉｔ情報）を送信符号化部３０１および信号点発生部１０１に出力する。
【０１５５】
尚、入出力Ｂｕｆｆ監視制御部３０４は、送信なし信号出力時（原点信号出力時）図示しないカウンタを用いて、４シンボル間（８ビット時間長間）、送信なし信号を出力する。
これは、受信側で送信信号なし（原点信号）を検出する際に、雑音等で誤検出しないように、８ビット単位での送信制御を実現している。
即ち、送信ｄａｔａは、常に、送信なし信号時にも、８ビット単位での伝送が行われる。
出力Ｂｕｆｆ部３０５は、入出力Ｂｕｆｆ監視制御部３０４に従い、２ｂｉｔ／Ｂａｕｄｓの単位で送信ｄａｔａを送信符号化部３０１に出力する。
【０１５６】
送信符号化部３０１では、入力された送信ｄａｔａ２ビットについて、ＡＲＩＢ標準仕様書Ｔ９８に規定されている仕様に従い、スクランブラ／誤り訂正／インターリーバ等の処理を行い、２ビットの送信ｄａｔａ情報を信号点発生部１０１へ出力する。
スクランブラ／誤り訂正／インターリーバ等の詳細は、ＡＲＩＢの標準仕様書Ｔ９８に詳細に記載されており、周知技術であるため、説明は割愛する。
送信符号化部３０１は、送信なし信号受信時には、前述した処理を停止とする。
これらは、ＣＰＵ１１３をソフトウェアで動作させることにより、実現する。
図３０は、実施の形態の送信側速度偏差吸収回路のタイムチャートを示す図である。
図３０では、入力ｄａｔａの途中で送信ｄａｔａがない場合を示しており、送信ｄａｔａはマークホールドされている。
この場合には、入出力Ｂｕｆｆ監視制御部３０４にて、入力ｄａｔａの監視が行われ、送信ｄａｔａなし信号を出力する。
図３１は、実施の形態の送信側の信号点を示す図である。
図３１（ａ）は、信号点発生部１０１の出力４ビット情報の内、原点を除く信号点３ビット情報の具体的な信号点配置を示したものである。
図３１（ｂ）は、信号点発生部１０１の出力４ビット情報の内、原点情報の具体的な信号点配置を示したものである。
図３１（ｃ）は、信号点発生部１０１の出力４ビット情報（原点を含む）の具体的な信号点配置を示したものである。
＜送信なし信号（原点信号）の検出＞
図３２は、実施の形態の受信側の速度偏差吸収回路を示す図である。
図１０に示すＡＧＣ部０３９は、受信レベルを所望のレベルに調整後、受信信号を受信差動部１０７（受信位相回転部３２０）に出力する。
図３３は、実施の形態の受信側の信号点例を示す図である。
【０１５７】
受信位相回転部３２０は、図３３（ａ）に示す９値（８値＋原点信号）の信号点を受信し、送信側で実施したπ／４シフトによる、４５度の位相回転に対して、逆の−４５度の位相回転、即ち、０度、−４５度、−９０度、−１３５度、−１８０度、−２２５度、−２７０度、−３１５度、の位相回転を行い、図３３（ｂ）に示す５値（４値＋原点信号）の信号点を得、結果を原点検出部３２１および原点除去部３２２に出力する。
図３４は、実施の形態の原点検出部の回路例を示す図である。
【０１５８】
原点検出部３２１では、入力された信号（図３３（ｂ））をタップ遅延線３３０〜３３２に入力し、ＰＷＲ部３３５〜３３８にて、ＰＷＲ（パワー）を計算し、４シンボル単位に、４シンボル間のＰＷＲの合計を加算部３３９にて計算する。
【０１５９】
その後、加算器３４０にて、ＴＨ値（マイナスのスレショールド値）を加算し、極性判定部３４１にて、図３３（ｂ）の点線円内の領域内の信号か否かを判定し、結果を原点検出信号とし、各部へ出力する。
図３５は、実施の形態の原点除去部の回路例を示す図である。
原点除去部３２２は、受信信号をタップ遅延線３５２に入力し、４シンボル遅延後に、原点検出部出力信号に従い、受信信号をタップ遅延線３５４に書き込む。
具体的には、送信側と同様にＷＲ制御部３５３により、原点検出部３２１の出力信号に従い、ＷＲ制御部３５３（書き込み制御部）によりＷＲ制御し書き込む。
原点信号検出なし時には、乗算器３５５により、過去の受信信号点との位相差分が計算され、結果を差動出力（図３３（ｃ）に示す４値）として出力する。
以上により、送信側で送信された原点信号を除去し、結果を信号点判定部０４３に出力する。
信号点判定部０４３では、入力信号（図３３の（ｃ））を４５度位相シフトし、図３３（ｄ）に示す信号点を生成する。
【０１６０】
これにより、信号点判定部０４３では、象限情報から、受信信号点を判定し、送信側と逆のナチュラル／グレイ変換を行い、送信ｄａｔａを再生し、結果を図３２の受信符号化部３２３に出力する。
【０１６１】
受信符号化部３２３は、送信側と逆の周知技術である、デインターリーバ、誤り訂正、デスクランブラを行い、元の送信ｄａｔａをＳＴ／ＳＰｂｉｔ付加部３２４に出力する。
図３６は、実施の形態のＳＴ／ＳＰｂｉｔ付加部の回路例を示す図である。
ＳＴ／ＳＰｂｉｔ付加部３６０では、入力された信号にスタートストップビットを付加し、選択部３６１に出力する。
【０１６２】
選択部３６１は、ｍａｒｋ信号も入力されており、原点検出部３２１の出力結果に従い、原点信号受信時には、ｍａｒｋ信号を選択し、受信ＵＡＲＴ部０４５に出力する。
図３７は、本実施の形態のＳＴ／ＳＰｂｉｔ付加部の回路の動作を示すタイムチャートである。
図３７に示すように、原点検出信号受信時には、受信ｄａｔａ信号をｍａｒｋホールドする。
受信ＵＡＲＴ部０４５は、マークホールドされた受信信号を含み、受信信号を例えば、１９．２ｋｂｐｓの速度で、ＤＴＥ０５０に出力する。
以上により、ＤＴＥ０１０とモデム側の速度偏差を吸収し、９６００ｂｐｓの実効速度を実現する。
（タイミング位相同期回路のデジタル化）
＜発明の着眼点：タイミング位相同期回路のデジタル化＞
タイミング位相同期回路のデジタル化に関しての着眼点は、以下の２点である。
第１は、受信側フィルタのサンプリング周波数を従来例の半分で実現することである。
【０１６３】
第２は、フィルタ位相をアナログのＶＣＸＯ（電圧制御水晶発振器）を用いたハードウェアで実現するのではなく、フィルタ係数の時間移動により、デジタル処理で実現することである。
以下、従来例を説明しながら、タイミング位相同期回路のデジタル化のポイントを説明する。
図３８は、従来例による、ＴＩＭ−ＰＬＬ部の回路ブロック図である。
図３８に示すように、ＤＣＭ部１０５は、受信信号を受信ＲＯＦ部４０２に出力する。
量子化部４４３は、位相情報Δθをフィルタ係数制御部４００に出力する。
フィルタ係数制御部４００は、制御結果をフィルタ係数ＲＯＭ部４０１に出力する。
フィルタ係数ＲＯＭ部４０１は、所望のフィルタ係数を受信ＲＯＦ部４０２に出力する。
受信ＲＯＦ部４０２は、所望の位相情報に従った、フィルタ出力をＡＧＣ部０３９に出力する。
【０１６４】
ＡＧＣ部０３９は、受信信号を所望の受信レベルに調整し、ＢＰＦ部４１１、４１２に出力する。ＢＰＦ部４１１は、１／２ナイキスト周波数抽出用のＢＰＦ（Ｒｅａｌ側）であり、ＢＰＦ部４１２は、１／２ナイキスト周波数抽出用のＢＰＦ（Ｉｍａｇ側）である。
図３９は、従来例による、１／２ナイキスト周波数成分の抽出図である。
図中の点線４２５は、１／２ナイキスト周波数を示す。また、実線４２６は、１／２ナイキスト周波数抽出用ＢＰＦ特性例を示す。
【０１６５】
ＢＰＦ部４１１、４１２は、入力された受信信号から、１／２ナイキスト周波数成分をＢＰＦ（図３９の４２６にＢＰＦの特性例を示す）により、抽出し、結果をそれぞれＲｅａｌ側のＰＷＲ部４１３、およびＩｍａｇ側のＰＷＲ部４１４に出力する。
図４０は、従来例による、ＰＷＲ合成後の時間波形例である。
受信信号は、基本的に、送受フィルタの時間応答波形として入力される。
この受信信号のキャリア位相は、伝送路に従い、キャリア位相が回転された信号となっており、基本的にキャリア位相は不定である。
【０１６６】
この受信信号から、タイミング信号を抽出するため、ＰＷＲ部により、パワーを計算し、Ｒｅａｌ側とＩｍａｇ側を加算器４１５により加算することで、図４０に示す太線情報から、タイミング位相に同期した信号をＢＰＦ部４１６により抽出する。
ここで、重要なのは、例えば、ＢＰＦ部４１６を通過する信号はナイキスト周波数であり、例えば、実施の形態では４８００Ｈｚである。
このため、ベクトル変換部４２０により、容易にベクトル変換を実現するためには、ＢＰＦ部４１６をナイキスト周波数の４倍で実現することが必要である。
【０１６７】
即ち、Ａ／Ｄ部０３６〜ＢＰＦ部４１６までをナイキスト周波数の４倍のサンプリング速度で実現すると、受信側の処理量としては、極めて負荷の重い回路ブロックとなっている。
一方、サンプリング定理から、サンプリング周波数は、ナイキスト周波数の倍のサンプリング速度であれば良い。
このため、本実施の形態では、タイミング抽出をナイキスト周波数の倍のサンプリング周波数に限定することで、受信のフィルタ処理を従来の半分で実現する。
本件は後述する。
【０１６８】
加算器４１５は、Ｒｅａｌ側とＩｍａｇ側のタイミング信号を加算し、キャリア位相成分を除去すると共に、ナイキスト周波数成分抽出のため、結果をＢＰＦ部４１６に出力する。
ＢＰＦ部４１６は、ナイキスト周波数成分をＢＰＦにより抽出し、結果をベクトル変換部４２０に出力する。
【０１６９】
ベクトル変換部４２０は、タップ遅延線４２１により、ナイキスト時間長の１／４だけ時間シフトした信号（即ち、９０度位相の異なった信号）により、スカラー信号をベクトル信号に変換し、結果をθ変換部４２２に出力する。
【０１７０】
θ変換部４２２は、ｔａｎ−１の関数を用いた処理か、あるいは、簡単なＲＯＭにより、ベクトル信号を位相情報（タイミング位相情報を示すスカラー情報）に変換し、結果を第１積分器４３０に出力する。
【０１７１】
第１積分器４３０は、乗算器４３１、加算器４３２、タップ遅延線４３３、乗算器４３４、加算器４３５、により構成され、周知技術である第１積分回路の演算を行い、結果を第２積分回路４４０に出力する。
【０１７２】
第２積分回路は、加算器４４１、タップ遅延線４４２、量子化部４４３、加算器４４４を備え、周知技術である第２積分回路の演算を行い、結果をフィルタ係数制御部４００に出力する。
【０１７３】
尚、第１積分回路および第２積分回路は周知技術であるため、詳細の説明は割愛するが、量子化部４４３は、受信ＲＯＦ部０３８の位相分解能に合わせて、量子化を行う。例えば、８ビットの量子化であれば、８ビットで量子化を行い、残存成分を加算器４４４で計算し、結果をタップ遅延線４４２にフィードバックする。
次に、本実施の形態のＴＩＭ−ＰＬＬ部の回路ブロックを説明する。
図４１は、実施の形態のＴＩＭ−ＰＬＬ部の回路ブロックを示す図である。
図４１で図３８と同一番号で示すものは、図３８と同一内容を示している。
【０１７４】
図４１で図３８と異なるブロックは、受信ＲＯＦ部５００、−２２．５度位相回転部５０１、カウンタ部５０２、Ｍ２２．５度位相回転部５０３、乗算器５０４、ＢＰＦ部５１１、５１２、ベクトル変換部５１３、５１４、（ａ＋ｊｂ）二乗部５１５、５１６、加算器５１７、である。ＢＰＦ部５１１、ベクトル変換部５１３、および（ａ＋ｊｂ）二乗部５１５は、Ｒｅａｌ側の信号を処理する。ＢＰＦ部５１２、ベクトル変換部５１４および（ａ＋ｊｂ）二乗部５１６は、Ｉｍａｇ側の信号を処理する。
図４２（ａ）（ｂ）は、実施の形態のタイミング位相抽出ベクトル例である。
受信ＲＯＦ部１０６は、図２１に示した受信フィルタ部２２８のブロック図でフィルタ演算を実施している。
また、フィルタ係数は、図２５に示すフィルタ係数を使用している。
【０１７５】
−２２．５度位相回転部５０１は、９６００Ｈｚのサンプリング速度で、送信側と逆の位相回転、即ち、０度／―２２．５度／−４５度／−６７．５度／−９０度／−１１２．５度／−１３５度／−１５７．５度／−１８０度／−２０２．５度／−２２５度／−２４７．５度／−２７０度／−２９２．５度／−３１５度／−３３７．５度／−３６０度＝０度／・・・の半径１．０の回転信号となっている。
これにより、送信側でのπ／４シフトを元に戻し、タイミング位相抽出を容易なものとしている。
カウンタ部５０２は、４ビット（１６位相）の繰り返しのカウンタとなっており、結果をＭ２２．５度位相回転部５０３に出力する。
Ｍ２２．５度位相回転部５０３は、カウンタ部５０２の結果により、選択された半径１．０の位相情報を乗算器５０４に出力する。
乗算器５０４は、ＡＧＣ部０３９の信号の位相回転を行い、結果をＢＰＦ部５１１、５１２に出力する。
ＢＰＦ部５１１、５１２は、ＢＰＦ部４１１、４１２と機能は同等であるが、サンプリング周波数は、ＢＰＦ部４１１、４１２の半分となっている。
具体的には、ＢＰＦ部５１１、５１２は、ナイキスト周波数４８００Ｈｚの倍の９６００Ｈｚのサンプリング周波数となっている。
図４２は、タイミング位相抽出をナイキスト周波数の倍のサンプリング速度で実現するための、説明図である。
図４２の（ａ）は、ＢＰＦ部５１１、５１２の出力信号イメージである。
【０１７６】
ＢＰＦ部５１１、５１２では、図３９に示すように、１／２ナイキスト周波数成分を抽出しているため、ベクトル空間では、図４２（ａ）に示すように、１８０度位相が異なった２値の信号点遷移情報となっている。
このベクトル信号は、キャリア位相θｃを伴っている。
【０１７７】
このキャリア位相情報は、タイミング位相同期には、不要な信号であるため、何らかの形で除去するのが好ましい。このため、本実施の形態では、ベクトル変換部５１３、５１４により、ｂＢＰＦ部５１１、５１２の出力信号をベクトル変換部４２０と同様に、位相を９０度ずらした信号（即ち、Ｔ／２遅延情報）により、スカラー信号をベクトル信号に変換する。
（ａ＋ｊｂ）二乗部５１５、５１６は、このベクトル変換された情報（図４２の（ａ））をベクトル信号の二乗計算を行う。
ベクトルの二乗計算は、位相情報は加算、振幅情報は掛け算となるため、同一信号時には、位相情報は２倍の情報となり、振幅は二乗情報となる。
図４２（ｂ）は、（ａ＋ｊｂ）二乗部５１５、５１６の入力信号と出力信号の一例を示す図である。
即ち、キャリア位相θｃは倍の２θｃとなり、振幅は、二乗値となって、振幅が変化したベクトル信号となっている。
【０１７８】
この信号をそれぞれ、Ｒｅａｌ成分とＩｍａｇ成分と分離してみた場合には、キャリア位相情報は、タイミング位相情報のＲｅａｌ側振幅情報（二乗値）とＩｍａｇ側振幅情報（二乗値）となっており、これを加算器５１７で加算することで、
［ＣＯＳ（２θc）］＊＊２＋［ＳＩＮ（２θc）］＊＊２＝一定・・・（式２０）
となり、キャリア位相成分θcは消えることとなる。
残った信号は、タイミング位相情報のみとなるため、タイミング位相抽出部５１０により、タイミング位相情報が抽出できることとなる。
以降の第１積分回路４３０、第２積分回路４４０は、従来技術と同じであるため、説明は割愛する。
【０１７９】
本実施の形態のモデム１によれば、ＴＩＭ部１０４のサンプリング速度を従来の半分とすることができ、結果として、Ａ／Ｄ部０３６から受信ＲＯＦ部１０６、ＡＧＣ部０３９までのサンプリング速度も従来の半分で済ませることができ、受信側の処理量を大幅に低減可能となる。
【０１８０】
さらに、実施例では、ＤＣＭ部１０５および、受信ＲＯＦ部１０６の両方で、図２１の実施例を適用しているため、さらに、処理量の低減が可能な構造となっている。
【産業上の利用可能性】
【０１８１】
本発明のデジタル簡易無線における適用分野は、例えば、総務省の２０１０年（平成２２年）３月の「デジタル簡易無線のデータ伝送における周波数の有効利用に資するための調査検討会」の調査報告書によれば、以下に示す適用分野が想定されている。
【０１８２】
具体的には、テレメーター／テレコントロール／バルブコントロール／検針システム／物品監視／無人精米器管理／自販機管理／環境テレメーター／農業用水管理テレメーターなどの固定系利用と、車両管理／移動体同報／生活用品デリバリー／生産物運送などの移動系利用、デジタル同報／農山村コミュニティ／無線ファクシミリ／観光アシストなどの固定・移動を問わない地域同報無線としての利用、登下校安全検知／動物検知通報システムなどの位置検知、通報システムとしての測位系利用、水路・道路監視／紅葉カメラ／不法投棄／災害現場状況把握／害獣監視／看視（障害者・高齢者など）の画像系利用、ＧＰＳとの組合せによる地域内交通状況／宅配車／地域交通運行情報提供／産業廃棄物監視などの 物流交通系での利用、ハウスキーピング／生産販売所管理などの生産管理系での利用、見回りシステム／巡回介護支援／買い物支援／ＩＣタグ感知システム／災害情報表示システム／ハイカー等安心システム／徘徊高齢者などの安心・安全系での利用、不法投棄監視システムなどでの環境保護系での利用、観光情報提供システム／観光貸出システム／レンタサイクル管理／観光案内貸出ＩＣ杖／駐車場旅館情報案内／道案内システム／施設内での迷子監視などの観光支援利用、フィールドサーバー／地域気象監視／生産気象管理／温室監視制御／植物工場監視制御などの気象環境系での利用、などが想定されている。
尚、本発明が、無線のみならず、有線伝送、さらに、光通信やＬＥＤ通信、その他の伝送媒体に適用できることは、言うまでもない。
本発明での要素技術は、大きく分けて４種類ある。
【０１８３】
第１は、送信フィルタリングの処理量低減であり、第２は、受信フィルタリング処理量の低減であり、第３は、端末とモデム間の速度偏差吸収であり、第４は、タイミング位相同期回路のデジタル化技術である。
【０１８４】
第１の送信フィルタリングの処理量低減技術は、前述したπ／４シフトＱＰＳＫのみならず、ＢＰＳＫ（Binary Phase-Shift Keying）や、多相ＰＳＫ（Phase-Shift Keying）、多値ＱＡＭ（Quadrature Amplitude Modulation）、例えば、２５６ＱＡＭや１０２４ＱＡＭ等にも適用可能である。
【０１８５】
第２の受信フィルタリングの処理量低減技術は、デジタル簡易無線モデムのみならず、高速広帯域のフィルタ処理を行うＳＣ−ＦＤＭＡ（Single-Carrier Frequency-Division Multiple Access）や、ＵＷＢ（Ultra Wide Band）、光通信モデムなどの幅広い分野で適用可能である。
第３の速度偏差吸収技術は、デジタル簡易無線のみならず、他のスタートストップ付きの調歩データシステムで適用できることは言うまでもない。
第４のタイミング位相同期回路のデジタル化技術も同様に、デジタル簡易無線のみならず、広く他のシステムに適用可能である。
以上、本発明の具体例を詳細に説明してきたが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。
特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形変更したものが含まれる。
【０１８６】
また、本明細書または、図面に説明した要素技術は、単独であるいは、各種の組み合わせによって、技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。
【０１８７】
また、本明細書または図面に例示した技術は、複数目的を同時に達成するものであり、その内の一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【０１８８】
１  モデム
９０  モデム
００２、００３  移動局
００４、００５  衛星
０１０、０５０  ＤＴＥ
０１１  送信ＵＡＲＴ部
０１２  送信符号化部
０１３  信号点発生部
０１４  送信ＲＯＦ部
０１５  ＩＰＬ部
０１６  送信Ｄ／Ａ部
０１７  送信ＬＰＦ部
０１８  ＬＯ部
０１９  ＭＯＤ部
０２０  送信ＢＰＦ部
０２１  ＰＡ部
０２２  送受切替部
０２３  アンテナ
０２４  送信制御部
０３０  ＧＳＷ部
０３１  受信ＢＰＦ部
０３２  ＬＮＡ部
０３３  ＶＣＸＯ部
０３４  ＤＥＭ部
０３５  受信ＬＰＦ部
０３６  Ａ／Ｄ部
０３７  ＤＣＭ部
０３８  受信ＲＯＦ部
０３９  ＡＧＣ部
０４０  ＴＩＭ部
０４１  Ｄ／Ａ部
０４２  受信差動部
０４３  信号点判定部
０４４  受信符号化部
０４５  受信ＵＡＲＴ部
０４６  受信制御部
０４７  主要ベースバンド部
０６０  信号点発生部
０６１  タップ遅延線
１００  送信符号化部
１０１  信号点発生部
１０２  送信ＲＯＦ部
１０３  送信制御部
１０４  ＴＩＭ部
１０５  ＤＣＭ部
１０６  受信ＲＯＦ部
１０７  受信差動部
１０８  受信符号化部
１０９  受信制御部
１１０  ＣＰＵ部
１１１  送信側ＵＡＲＴ
１１２  受信側ＵＡＲＴ
１１３  ＣＰＵ
１１４  ＲＯＭ
１１５  ＲＡＭ
１１６  その他Ｉ／Ｏ
１１７  Ｄ／Ａ
１１８  Ａ／Ｄ
１２０  トランスバーサルフィルタ部
１２１〜１２３  タップ遅延線
１２５〜１２８  乗算器
１２９  加算部
１３０  信号点変換部
１３１〜１３４  タップ遅延線部
１３５〜１４２  ＲＯＭ部
１４５〜１４８  第１加算部
１５０〜１５３  乗算部
１５５〜１５６  第２加算部
１５７  送信ＲＯＦ制御部
１６０〜１６５  タップ遅延線
１６６〜１６９  信号点フィルタ部
１７０〜１７４  アドレス制御部
１７５〜１７６  ＲＯＦ部
１８０  信号点発生部
１８１  ＷＲ制御部
１８２  タップ遅延線
１８３  信号点変換部
１８４  信号点変換部
２００  対数変換ＲＯＭ１部
２０１〜２０４  タップ遅延線部
２０５  タップ遅延線部
２０６  対数変換ＲＯＭ２部
２１０〜２１３  加算器
２１５〜２１８  対数逆変換ＲＯＭ３部
２２０〜２２３  ｂｉｔシフタ／極性制御部
２２５  加算部
２２６  加算器
２２７  受信フィルタ制御部
２２８  受信フィルタ部
３００  ＳＴ／ＳＰｂｉｔ削除部
３０１  送信符号化部
３０２  送信符号化部＋信号点発生部
３０３  入力Ｂｕｆｆ部
３０４  入出力Ｂｕｆｆ監視制御部
３０５  出力Ｂｕｆｆ部
３１０  原点信号検出領域（８値＋原点受信時）
３１１  原点信号検出領域（４値＋原点受信時）
３２０  受信位相回転部
３２１  原点検出部
３２２  原点除去部
３２３  受信符号化部
３２４  ＳＴ／ＳＰｂｉｔ付加部
３３０〜３３２  タップ遅延線
３３５〜３３８  ＰＷＲ部
３３９  加算部
３４０  加算器
３４１  極性判定部
３５０〜３５１  タップ遅延線
３５２  タップ遅延線部
３５３  ＷＲ制御部
３５４  タップ遅延線
３５５  乗算器（複素共役乗算器）
３６０  ＳＴ／ＳＰｂｉｔ付加部
３６１  選択部
４００  フィルタ係数制御部
４０１  フィルタ係数ＲＯＭ部
４０２  受信ＲＯＦ部
４１０  タイミング位相抽出部
４１１、４１２  ＢＰＦ部
４１３、４１４  ＰＷＲ部
４１５  加算器
４１６  ＢＰＦ部（タイミング周波数抽出用）
４２０  ベクトル変換部
４２１  タップ遅延線
４２２  θ変換部
４３０  第１積分回路部
４３１  乗算器
４３２  加算器
４３３  タップ遅延線
４３４  乗算器
４３５  加算器
４４０  第２積分回路部
４４１  加算器
４４２  タップ遅延線
４４３  量子化部
４４４  加算器（減算器）
５００  受信ＲＯＦ部
５０１  −２２．５度位相回転部
５０２  カウンタ部
５０３  Ｍ２２．５度位相回転部
５０４  乗算器
５１０  タイミング位相抽出部
５１１、５１２  ＢＰＦ部
５１３、５１４  ベクトル変換部
５１５、５１６  （ａ＋ｊｂ）二乗部
５１７  加算器
６００  既知点
【要約】
【課題】フィルタリング処理量の低減を行い、モデムの小型／軽量／低消費電力化を実現する。
【解決手段】信号点変換部１３０は、送信信号点を複数の信号点あり／なしのビット情報に分割し、タップ遅延線部１３０〜１３４に入力する。ＲＯＭ部１３５〜１４２、第１加算部１４５〜１４８、乗算部１５０〜１５３は、送信ＲＯＦ制御部１５７の制御の下で、タップ遅延線部１３１〜１３４に入力されたタップデータ、およびタップデータを複数のグループに分割した分割情報、さらに、フィルタリングに必要なサンプリングフェーズ情報により、個々の信号点に対応するフィルタ出力を得る。第２加算部１５５〜１５６は、個々の信号点のフィルタ出力情報を加算し、最終的なフィリタリング出力を得る。
【選択図】図１３【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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