(57)【特許請求の範囲】
【請求項１】
画素が行方向及び列方向に行列状に配列された画素配列と、
前記画素配列の中のそれぞれの画素列ごとに設けられた列共通読み出し手段と、
それぞれの前記列共通読み出し手段の信号を順次出力する３チャネル以上の読み出しチャネルと、
前記列共通読み出し手段の信号を前記３チャネル以上の読み出しチャネルのうちのいずれの読み出しチャネルに出力するかを選択する読み出しチャネル選択手段と、を備え、
前記読み出しチャネル選択手段は、前記画素配列の所定列数ごとに設けられた複数のブロック信号線と、前記列共通読み出し手段の信号を前記ブロック信号線に転送する複数の第１の転送スイッチと、前記ブロック信号線の信号を前記読み出しチャネルに転送する複数の第２の転送スイッチとを有し、
前記第１の転送スイッチと前記第２の転送スイッチを制御することにより、前記列共通読み出し手段の信号を出力する読み出しチャネルを、前記画素配列の行ごとに異なる所定のパターンで選択することを特徴とする撮像素子。
【請求項２】
前記所定のパターンの繰返し周期が、前記読み出しチャネルの数より大きいことを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記読み出しチャネルと、前記読み出しチャネル選択手段とが、前記画素配列の上部及び下部に分かれて配置され、上部の前記読み出しチャネル選択手段は上部の前記読み出しチャネルの中から、下部の前記読み出しチャネル選択手段は下部の前記読み出しチャネルの中から、それぞれ読み出しチャネルを選択することを特徴とする請求項１または２に記載の撮像素子。
【請求項４】
前記所定のパターンが、上部の前記読み出しチャネル選択手段と、下部の前記読み出しチャネル選択手段とで異なることを特徴とする請求項３に記載の撮像素子。
【請求項５】
請求項１乃至４のいずれか１項に記載の撮像素子と、
それぞれの前記読み出しチャネルに対応するＡＤ変換器と、
前記ＡＤ変換器でデジタルデータに変換された後の画素データを前記所定のパターンに応じて並べ替える出力順序制御手段と、
を備えることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子及びその撮像素子を用いた撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラやデジタルビデオカメラといった撮像装置においては、ＣＭＯＳイメージセンサなどの撮像素子を用いて静止画や動画を取得できるものが普及している。こうした撮像装置においては、静止画における連写速度や動画におけるフレームレートの向上が求められ、撮像素子からの信号読み出しを高速化する必要が生じている。また、高精細な画質を達成するために多画素化も求められており、多くの画素信号を一定時間内で処理するためにも、撮像素子からの信号読み出しを高速化することが必要となっている。
【０００３】
このような信号読み出しの高速化の要求に応えるために、水平出力回路や読み出しアンプから構成される読み出しチャネルを複数備え、多チャネル化した撮像素子が一般的に使用されるようになってきている。多チャネルの撮像素子を用いた撮像装置においては、撮像素子から出力される画素信号をチャネル毎に配されたＡＤ変換器によってデジタルデータに変換し、その後、画素信号を並べ直して１枚の画像を生成する構成が一般的である。
【０００４】
しかしながら、各チャネルの水平出力回路、読み出しアンプ、ＡＤ変換器（アナログ−デジタル変換器）などのオフセット特性やゲイン特性、リニアリティ特性にはチャネル毎にずれが生じる場合がある。
【０００５】
例えばＲＧＢのベイヤ配列に画素が配列された撮像素子の信号を複数チャネルで読み出す場合を考える。この場合、同一色の信号が異なるチャネルに読み出されると、上記各チャネル毎の特性ずれがある場合には、画像に縦スジ・横スジといった固定パターンノイズが生じてしまうことになる。こうした固定パターンノイズを軽減するため、同一色は同一のチャネルに出力するような構成とする提案がなされている。
【０００６】
例えば、特許文献１では、次のような構成が提案されている。すなわち、２つの水平出力回路に関し、一方の水平出力回路に対して、奇数行読み出し時には奇数列の画素の信号を、偶数行読み出し時には偶数列の画素の信号を出力する。また、他方の水平出力回路に対しては、反対に、奇数行読み出し時に偶数列の信号、偶数行読み出し時には奇数列の信号を出力する。これにより、ベイヤ配列の撮像素子において、同一色は同一のチャネルに出力され固定パターンノイズが軽減される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１７４４７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、より高速な読み出し処理を行うために、水平出力回路を３つ以上用意し、３つ以上の多チャネル読み出しを行うことも考えられる。この場合、上述の特許文献１の構成では、やはり同一色の信号が複数の水平出力回路、及び読み出しアンプ、ＡＤ変換器を経由して読み出されることになる。このため、各チャネル毎の特性ずれが固定パターンノイズとして出力画像上に現れてしまう。
【０００９】
本発明は上述した課題に鑑みてなされたものであり、その目的は、３チャネル以上の読み出しチャネルを備えた撮像素子を用いる構成においても、出力画像に現れるスジ状の固定パターンノイズを軽減し、良好な画質を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係わる撮像素子は、画素が行方向及び列方向に行列状に配列された画素配列と、前記画素配列の中のそれぞれの画素列ごとに設けられた列共通読み出し手段と、それぞれの前記列共通読み出し手段の信号を順次出力する３チャネル以上の読み出しチャネルと、前記列共通読み出し手段の信号を前記３チャネル以上の読み出しチャネルのうちのいずれの読み出しチャネルに出力するかを選択する読み出しチャネル選択手段と、を備え、前記読み出しチャネル選択手段は、前記画素配列の所定列数ごとに設けられた複数のブロック信号線と、前記列共通読み出し手段の信号を前記ブロック信号線に転送する複数の第１の転送スイッチと、前記ブロック信号線の信号を前記読み出しチャネルに転送する複数の第２の転送スイッチとを有し、前記第１の転送スイッチと前記第２の転送スイッチを制御することにより、前記列共通読み出し手段の信号を出力する読み出しチャネルを、前記画素配列の行ごとに異なる所定のパターンで選択することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、３チャネル以上の読み出しチャネルを備えた撮像素子を用いる構成においても、出力画像に現れる固定パターンノイズを軽減し、良好な画質を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係わる撮像装置の構成図。
【図２】撮像素子の全体構成図。
【図３】撮像素子の１画素の構成図。
【図４】列共通読み出し回路の構成図。
【図５】出力チャネル選択回路の構成図。
【図６】撮像素子とＡＦＥの接続とＡＦＥの構成を示す図。
【図７】各行の読み出し動作を示すタイミングチャート。
【図８】出力順序制御部における信号の並べ替えを示す図。
【図９】各行の読み出し動作を示すタイミングチャート。
【図１０】撮像素子の画素配列を模式的に示した図。
【図１１】本発明の第２の実施形態における出力チャネル選択回路の構成図。
【図１２】本発明の第３の実施形態における撮像素子の全体構成図。
【図１３】第３の実施形態における撮像素子の画素配列を模式的に示した図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
【００１４】
（第１の実施形態）
図１は本発明の第１の実施形態に係わる撮像装置１００の全体構成を示した図である。図１において、撮影レンズ１０１は、被写体からの光を結像させ、撮像素子１０２は、撮像レンズ１０１により結像された被写体像を光電変換する。撮像素子１０１としては、例えばＣＭＯＳイメージセンサが使用される。撮像素子１０２から出力されるアナログ画像信号はＡＦＥ１０３によりデジタル信号に変換される。
【００１５】
ＤＳＰ（Ｄｉｓｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｅｒ）１０４は、ＡＦＥ１０３から出力されるデジタル画像信号に対する各種画像処理や圧縮・伸張処理などを行なう。記録媒体１０５は、画像データを記録する。表示部１０６は、撮影した画像や各種メニュー画面などを表示し、液晶ディスプレイ（ＬＣＤ）などが使用される。タイミングジェネレータ（ＴＧ）１０７は、撮像素子１０２に駆動信号を供給する。ＣＰＵ１０８は、ＡＦＥ１０３，ＤＳＰ１０４，ＴＧ１０７の制御を行う。ＲＡＭ１０９は、画像データなどを一時記憶し、ＤＳＰ１０４と接続されている。
【００１６】
次に、撮像素子１０２の構成について図２〜図５を用いて説明する。図２は撮像素子１０２の全体構成を示す図である。画素領域ＰＡには画素２００がｐ１１〜ｐmnのように行方向および列方向に行列状に配置されている。ここで、画素２００の１画素毎の構成を図３を用いて説明する。
【００１７】
フォトダイオード（以下ＰＤと表す）２０１は、入射した光信号を光電変換し、露光量に応じた電荷を蓄積する。転送ゲート２０２は、信号ｔｘをＨｉｇｈレベルにすることでＰＤ２０１に蓄積されている電荷がＦＤ（フローティングディフュージョン）部２０３に転送される。ＦＤ部２０３は、フローティングディフュージョンアンプ２０４（以下ＦＤアンプと表す）のゲートに接続されており、このＦＤアンプ２０４でＰＤ２０１から転送されてきた電荷量が電圧量に変換される。
【００１８】
ＦＤリセットスイッチ２０５は、ＦＤ部２０３をリセットするためのスイッチであり、信号ｒｅｓをＨｉｇｈレベルとすることにより、ＦＤ部２０３がリセットされる。また、ＰＤ２０１の電荷をリセットする場合には、信号ｔｘと信号ｒｅｓを同時にＨｉｇｈレベルとすることで、転送ゲート２０２及びＦＤリセットスイッチ２０５を両方ＯＮし、ＦＤ部２０３経由でＰＤ２０１のリセットを行うことになる。画素選択スイッチ２０６は、信号ｓｅｌをＨｉｇｈレベルとすることにより、ＦＤアンプ２０４で電圧に変換された画素信号が画素部２００の出力ｖｏｕｔに出力される。
【００１９】
図２に戻り、垂直走査回路４０１は、ｒｅｓ１，ｔｘ１，ｓｅｌ１等の駆動信号を各画素２００に供給する。各画素の出力ｖｏｕｔは、列毎に垂直出力線３０１を介して列共通読み出し回路３００に接続されている。
【００２０】
ここで、列共通読み出し回路３００の構成を図４を用いて説明する。垂直出力線３０１は、列毎に設けられ、１列分の画素２００の出力ｖｏｕｔが接続されている。垂直出力線３０１には電流源３０６が接続されており、この電流源３０６と、垂直出力線３０１に接続された画素部２００のＦＤアンプ２０４によってソースフォロワ回路が構成される。
【００２１】
Ｓ信号転送スイッチ３０２は、画素２００から読み出される画素信号Ｓを保持容量３０４に転送するためのスイッチである。信号ｔｓをＨｉｇｈレベルにすることにより、Ｓ信号転送スイッチ３０２を介して垂直出力線３０１の画素信号Ｓが保持容量３０４に保持される。Ｎ信号転送スイッチ３０３は、画素２００から読み出されるノイズ信号Ｎを保持容量３０５に転送するためのスイッチである。信号ｔｎをＨｉｇｈレベルにすることにより、Ｎ信号転送スイッチ３０３を介して垂直出力線３０１のノイズ信号Ｎが保持容量３０５に保持される。
【００２２】
列共通読み出し回路３００は、上述したＳ信号転送スイッチ３０２、Ｎ信号転送スイッチ３０３、Ｓ信号保持容量３０４、Ｎ信号保持容量３０５によって構成され、出力ｖｓには画素信号Ｓが、出力ｖｎにはノイズ信号Ｎが出力される。
【００２３】
再び図２に戻り、出力チャネル選択回路５００は、列共通読み出し回路３００の出力ｖｓ、ｖｎを水平出力線３０９ａ〜３０９ｄ，３１０ａ〜３１０ｄ（３チャネル以上の出力線）のいずれに転送するかを切替えるスイッチ群により構成される。水平走査回路４０２から出力される列選択信号ｐｈ＿１，ｐｈ＿２，…によって選択された列の信号が、出力チャネル選択回路５００によって選択された水平出力線へ順次出力される。
【００２４】
水平出力線３０９ａ〜３０９ｄ，３１０ａ〜３１０ｄは、それぞれ差動増幅器３１１ａ〜３１１ｄの入力に接続されており、ここで画素信号Ｓとノイズ信号Ｎの差分をとると同時に所定のゲインが掛けられる。差動増幅器３１１ａ〜３１１ｄで増幅された信号は、それぞれ出力端子３１２ａ〜３１２ｄから撮像素子１０２の外部へ出力される。
【００２５】
以下、説明の便宜上、水平出力線３０９ａ，３１０ａ，差動増幅器３１１ａ，出力端子３１２ａによって構成される読み出しチャネルをチャネルａと呼ぶ。同様に、３０９ｂ／３１０ｂ／３１１ｂ／３１２ｂによって構成される読み出しチャネルをチャネルｂ、３０９ｃ／３１０ｃ／３１１ｃ／３１２ｃによって構成される読み出しチャネルをチャネルｃとする。さらに、３０９ｄ／３１０ｄ／３１１ｄ／３１２ｄによって構成される読み出しチャネルをチャネルｄとする。
【００２６】
なお、水平出力線リセットスイッチ群３１３は、信号ｃｈｒｅｓがＨｉｇｈになることによってＯＮされ、このとき水平出力線３０９ａ〜３０９ｄ，３１０ａ〜３１０ｄはリセット電圧Ｖｃｈｒｅｓにリセットされる。
【００２７】
図５は、出力チャネル選択回路５００の詳細な構成と、その周辺ブロックとの接続を示した図である。ここでは、便宜上、Ｈ１〜Ｈ４の４列分の回路を示す。水平走査回路４０２から出力される制御信号ｐｈ＿１がＨｉｇｈレベルになると、読み出し行に応じた水平転送スイッチがＯＮされ、Ｈ１〜Ｈ４の列共通読み出し回路３００の出力ｖｓ，ｖｎがそれぞれ水平出力線へ転送される。
【００２８】
例えば４ｋ＋１行目（ｋ＝０，１，２，…）の場合、読み出し行を示す信号ｖ＿４ｋ＋１がＨｉｇｈレベルとなり、水平走査回路部４０２の列選択信号ｐｈ＿１が水平転送スイッチ３０７＿１ａ，３０８＿１ａ，３０７＿２ｂ，３０８＿２ｂ，３０７＿３ｃ，３０８＿３ｃ，３０７＿４ｄ，３０８＿４ｄへ伝達される。これにより、Ｈ１の信号はチャネルａへ、Ｈ２の信号はチャネルｂへ、Ｈ３の信号はチャネルｃへ、Ｈ４の信号はチャネルｄへ、それぞれ転送される。
【００２９】
図６は、撮像素子１０２とＡＦＥ１０３の間の接続と、ＡＦＥ１０３の構成を示す図である。撮像素子１０２の出力端子３１２ａ〜３１２ｄは、それぞれＡＦＥ１０３の入力端子６０１ａ〜６０１ｄに接続される。入力端子６０１ａ〜６０１ｄへの入力信号は、それぞれ増幅器６０２ａ〜６０２ｄによって所定のゲインが掛けられた後に、ＡＤ変換器６０３ａ〜６０３ｄでアナログ−デジタル変換される。ＡＤ変換器６０３ａ〜６０３ｄによってデジタル信号に変換された各チャネルの画素データ（デジタルデータ）は、続く出力順序制御部６０４において画素配列に対応した順序に並べ直され、ＡＦＥ１０３から後段のＤＳＰ１０４へ出力される。出力順序制御部６０４は、ＡＦＥ１０３からの出力信号として各チャネルの信号を切替えて選択するマルチプレクサ６０５と、その制御信号を発生する出力選択信号発生部６０６から構成される。
【００３０】
次に、図７のタイミングチャートを用いて、撮像素子１０２の動作について説明する。図７は第１行目の読み出し動作を示している。ｒｅｓ，ｓｅｌ，ｔｘの後に付加した番号は、信号を読み出そうとしている画素行の番号に対応する。
【００３１】
まず、第１行目の読み出しを示す信号ｖ＿４ｋ＋１をＨｉｇｈレベルにした後に、ｓｅｌ＿１をＨｉｇｈレベルにして第１行目の画素選択スイッチ２０６をＯＮする。その後、信号ｒｅｓ＿１をＬｏｗレベルにしてＦＤリセットスイッチ２０５をＯＦＦし、ＦＤ部２０３のリセットを開放する。
【００３２】
次に、信号ｔｎをＯＮしてＮ信号転送スイッチ３０３を介してＮ信号保持容量３０５にＮ信号を記憶する。続いて信号ｔｎをＬｏｗにし、Ｎ信号転送スイッチ３０３をＯＦＦした後、信号ｔｓをＨｉｇｈレベルにしてＳ信号転送スイッチ３０２をＯＮすると共に、信号ｔｘ＿１をＨｉｇｈレベルにすることで転送ゲート２０２をＯＮする。この動作により、選択されている行のＰＤ２０１に蓄積されていた信号がＦＤアンプ２０４、画素選択スイッチ２０６を介して垂直出力線３０２ａ，３０２ｂへ出力され、更に、Ｓ信号転送スイッチ３０２を介してＳ信号保持容量３０４へ記憶される。
【００３３】
次に、信号ｔｘ＿１、ｔｓをＬｏｗレベルにして転送ゲート２０２、Ｓ信号転送スイッチ３０２を閉じた後、信号ｒｅｓ＿１をＨｉｇｈレベルにしてＦＤリセットスイッチ２０５をＯＮし、ＦＤ部２０３をリセットする。その後、水平走査回路４０２により制御される各列の選択信号ｐｈ＿１，ｐｈ＿２，…を順次Ｈｉｇｈレベルにしていく。信号ｐｈ＿１がＨｉｇｈレベルになると、上述の通り、Ｈ１のＳ信号保持容量３０４及びＮ信号保持容量３０５の信号がチャネルａの水平出力線３０９ａ，３１０ａへ転送され、差動増幅器３１１ａを介して出力端子３１２ａに出力される。同時に、Ｈ２〜Ｈ４の信号も、それぞれチャネルｂ〜ｄの水平出力線、差動増幅器を介して出力端子３１２ｂ〜３１２ｄへ出力される。
【００３４】
次に列選択信号ｐｈ＿１をＬｏｗレベルに戻すと同時に、信号ｃｈｒｅｓをＨｉｇｈレベルにし、水平出力線リセットスイッチ３１３をＯＮし、一旦、水平出力線３０９ａ〜３０９ｄ，３１０ａ〜３１０ｄをリセット電圧Ｖｃｈｒｅｓのレベルにリセットする。その後、列選択信号ｐｈ＿２がＨｉｇｈレベルになると、やはりＨ５の信号がチャネルａへ、Ｈ６の信号がチャネルｂへ、Ｈ７の信号がチャネルｃへ、Ｈ８の信号がチャネルｄへ、それぞれ出力される。以後、１行目の信号がｍ列分全て読み出されるまで、各列の信号読み出しと水平出力線のリセット動作を継続する。
【００３５】
１行目の信号読み出し期間においては、ＡＦＥ１０３の出力選択信号発生部６０６は、出力順序制御部からの出力データが、チャネルａ→チャネルｂ→チャネルｃ→チャネルｄの順になるように選択信号を発生する。
【００３６】
図８（Ａ）に出力順序制御部６０４での信号の並べ替えを図示する。それぞれ異なるチャネルから読み出された画素信号は、ａ→ｂ→ｃ→ｄの順に制御される出力選択信号によって、撮像素子１０２の画素配列の順に並べ替えられる。
【００３７】
次に、図９は第２行目の読み出し動作を示している。第１行目の信号読み出し後、信号ｖ＿４ｋ＋１をＬｏｗレベルに戻すと同時に、第２行目の読み出しを示す信号ｖ＿４ｋ＋２をＨｉｇｈレベルにする。それ以外の信号制御は図７で示した第１行目の読み出し動作と同じである。
【００３８】
信号ｖ＿４ｋ＋２がＨｉｇｈレベルとなっているため、信号ｐｈ＿１がＨｉｇｈレベルになると、Ｈ１の信号がチャネルｂへ、Ｈ２の信号がチャネルｄへ、Ｈ３の信号がチャネルａへ、Ｈ４の信号がチャネルｃへ、それぞれ出力される。次に、１行目と同様に信号ｃｈｒｅｓによって水平出力線のリセットを行い、Ｈ５〜Ｈ８の信号読み出しを行う。以後、２行目の信号がｍ列分全て読み出されるまで、各列の信号読み出しと水平出力線のリセット動作を継続する。
【００３９】
２行目の信号読み出し期間においては、ＡＦＥ１０３の出力選択信号発生部６０６は、出力順序制御部６０４からの出力データが、チャネルｂ→チャネルｄ→チャネルａ→チャネルｃの順になるように選択信号を発生する。図８（Ｂ）に図示するように、画素信号は撮像素子１０２の画素配列の順に並べ替えられる。
【００４０】
３行目、４行目の読み出しに関してもほぼ同様であるため図示しないが、タイミングチャートは図８或いは図９と読み出し行を示す信号が異なるのみである。３行目の読み出し期間には、信号ｖ＿４ｋ＋３がＨｉｇｈレベルとなり、その他はＬｏｗレベルとなる。４行目の読み出し期間には、信号ｖ＿４ｋ＋４がＨｉｇｈレベルとなり、その他はＬｏｗレベルとなる。
【００４１】
また、ＡＦＥ１０３の出力順序制御部６０４は、３行目読み出し期間は図８（Ｃ）のように、４行目読み出し期間は図８（Ｄ）のように画素信号の並べ替えを行う。いずれも、出力順序制御部６０４の出力では、画素信号が撮像素子１０２の画素配列の順となっている。
【００４２】
以降、最終行であるｎ行目の読み出しまで、１行目〜４行目の読み出しと同様の動作を繰り返すことで、撮像素子１０２の全画素の信号読み出しを完了する。
【００４３】
図１０は撮像素子１０２の画素配列ＰＡを模式的に示した図である。ここでは、１２×８画素の配列で示している。画素内に記載しているアルファベットａ〜ｄは、各画素を読み出す際に使用されるチャネルを示す。
【００４４】
このように、２次元の画素配列に対して、それぞれの読み出しチャネルも２次元状に対応させることによって、各読み出しチャネル毎にオフセット特性／ゲイン特性／リニアリティ特性などが異なっても、スジ状の固定パターンノイズの少ない画像を生成することが可能となる。
【００４５】
上記チャネル毎の特性差は、電源配線の差や、信号線のインピーダンス差、基準電圧や基準電流の差などによって、水平出力線・読み出しアンプ・ＡＤ変換器など読み出しチャネルを構成する各部で発生する可能性がある。
【００４６】
以上のような構成により、撮像素子１０２の画素信号を読み出して得られる画像において、スジ状の固定パターンノイズを軽減し、良好な画質を得ることができる。
【００４７】
本実施形態においては、列共通読み出し回路と水平出力線の対応関係を、読み出し行に応じて切替える構成で説明したが、本発明はこれに限られるものではなく、画素列毎の読み出し回路とＡＤ変換器との対応関係を読み出し行に応じて切替えるものであれば、他の構成でも構わない。例えば、カラムＡＤのように列数分のＡＤ変換器を有する構成の場合、各列の読み出し回路とＡＤ変換器との接続関係を行毎に切替えるようにしてもよい。本実施形態で説明したのと同様に、ＡＤ変換器毎の特性ばらつきによるスジ状の固定パターンノイズを軽減することが出来る。
【００４８】
また、水平方向ｍ列分の信号を全て読み出す構成で説明している。しかし、撮影モードによって水平走査回路４０２が間引き走査するような場合に、間引き後の画像に対する画素と出力チャネルの対応パターンが全画素読み時と同様になるよう出力選択スイッチを構成してもよい。
【００４９】
さらに、本実施形態においては、各行読み出し時における画素列と読み出しチャネルの対応関係を４列周期（読み出しチャネル数と同周期）の繰返しパターンとした。しかし、これに限られるものではなく、読み出しチャネル数以上の周期で繰り返すパターンであっても構わない。
【００５０】
（第２の実施形態）
上述の第１の実施形態では、図５に示すように出力チャネル選択回路５００の水平転送スイッチ３０７，３０８が水平出力線に多数接続される構成となっている。そのため、水平出力線には、接続したスイッチ数分のトランジスタのドレイン容量が寄生容量として付加されることになる。水平出力線の寄生容量が増大すると、列共通読み出し回路３００からの信号転送時にＳ信号保持容量３０４及びＮ信号保持容量３０５から電荷分配された際の電位変化が小さくなり、信号振幅が小さくなる。本実施形態では、この問題を解決し、水平出力線の寄生容量を軽減しつつスジ状の固定パターンノイズの少ない画像を得る方法について説明する。
【００５１】
本実施形態では、第１の実施形態の構成に対し、出力チャネル選択回路５００の構成が異なる。図１１に本実施形態における出力チャネル選択回路５００の構成を示す。この構成では、列共通読み出し回路３００の信号を水平出力線３０９ａ〜３０９ｄ，３１０ａ〜３１０ｄへ転送する際に、所定列数ごとに配置された複数のブロック信号線７０５ａ〜７０５ｄ，７０６ａ〜７０６ｄを経由する。
【００５２】
ブロック信号線７０５ａ〜７０５ｄ，７０６ａ〜７０６ｄは、出力チャネル選択回路５００の内部に、出力チャネルを切替えるパターン周期毎（この構成では４列毎）に跨って設けられている。ブロック信号線選択スイッチ７０１＿１ａ／１ｂ〜７０１＿４ａ／４ｂ，７０２＿１ａ／１ｂ〜７０２＿４ａ／４ｂは、各列の列共通読み出し回路３００からブロック信号線への信号転送スイッチ（第１の転送スイッチ）としての役割を果たす。また、水平出力線選択スイッチ７０３＿１ａ／１ｂ〜７０３＿４ａ／４ｂは、ブロック信号線から水平出力線への信号転送スイッチ（第２の転送スイッチ）としての役割を果たす。
【００５３】
各制御信号のタイミングチャートは第１の実施形態と同じである（図７、図９）。水平走査回路４０２によって列選択信号ｐｈ＿１がＨｉｇｈレベルになると、読み出し行を示す信号ｖ＿４ｋ＋１〜ｖ＿４ｋ＋４の状態に応じたブロック信号線選択スイッチがＯＮされ、Ｈ１〜Ｈ４の信号が各々いずれかのブロック信号線へ転送される。同時に、読み出し行に応じた水平出力線選択スイッチもＯＮされ、各ブロック信号線選択スイッチに転送された信号は、それぞれ選択された水平出力線へ伝達される。
【００５４】
例えば、第１行目の読み出しの場合、ブロック信号線選択スイッチは、７０１＿１ａ，７０２＿１ａ，７０１＿２ｂ，７０２＿２ｂ，７０１＿３ｂ，７０２＿３ｂ，７０１＿４ａ，７０２＿４ａがＯＮされる。水平出力線選択スイッチは、７０３＿１ｂ，７０４＿１ｂ，７０３＿２ｂ，７０４＿２ｂ，７０３＿３ｂ，７０４＿３ｂ，７０３＿４ｂ，７０４＿４ｂがＯＮされる。これにより、Ｈ１の信号は、ブロック信号線７０５ａ／７０６ａを経由して水平出力線３０９ａ／３１０ａ（チャネルａ）へ転送される。Ｈ２の信号は、ブロック信号線７０５ｂ／７０６ｂを経由して水平出力線３０９ｂ／３１０ｂ（チャネルｂ）へ転送される。Ｈ３の信号は、ブロック信号線７０５ｄ／７０６ｄを経由して水平出力線３０９ｃ／３１０ｃ（チャネルｃ）へ転送される。Ｈ４の信号は、ブロック信号線７０５ｃ／７０６ｃを経由して水平出力線３０９ｄ／３１０ｄ（チャネルｄ）へ転送される。
【００５５】
以降、水平方向には同様の動作の繰返しによって、第１行目のｍ列分の信号が全て転送される。また、第２行目以降の読み出しに関しても、読み出し行に応じたブロック信号線選択スイッチ及び水平出力線選択スイッチがＯＮされることによって、第１の実施形態で図１０に示したのと同様の画素配列と読み出しチャネルの対応関係で信号が読み出されることになる。
【００５６】
本実施形態によれば、スジ状の固定パターンノイズに関しては、第１の実施形態と同様の効果を得ながら、各水平出力線３０９ａ〜３０９ｄ，３１０ａ〜３１０ｄに直接接続されるスイッチの数を少なく抑えることができ、寄生容量を抑制することができる。
【００５７】
（第３の実施形態）
上述の第１及び第２の実施形態では、列共通読み出し回路や水平出力線などの読み出し回路が画素領域ＰＡに対して下側一方に存在する場合を例にとって説明した。しかし、読み出しチャネル数が増加すると、各列の読み出し回路面積を確保するため、画素領域ＰＡの上下（上部及び下部）に読み出し回路を配置する場合がある。このような撮像素子を使用する場合の実施形態を図１２に示す。
【００５８】
奇数列の信号は画素領域ＰＡの下側の列共通読み出し回路３００に、偶数列の信号は画素領域ＰＡの上側の列共通読み出し回路３００に読み出される。下側にはチャネルａ〜ｄが配置され、上側にはチャネルｅ〜ｈが配置されている。このような場合、下側のチャネル（ａ〜ｄ）と上側のチャネル（ｅ〜ｆ）の間で出力チャネルの入替えを行おうとすると、画素領域ＰＡを飛び越して信号配線を行う必要があり、信号線のインピーダンスの観点から現実的でない。
【００５９】
そこで、本実施形態では図１２の構成のように、奇数列の画素信号は奇数列読み出し用のチャネルａ〜ｄの間で行毎に出力チャネルを切替え、偶数列の画素信号は偶数列読み出し用のチャネルｅ〜ｈの間で行毎に出力チャネルを切替える構成とする。画素領域ＰＡの下側の奇数列読み出し用の回路と、画素領域ＰＡの上側の偶数列読み出し用の回路は、それぞれ第１の実施形態あるいは第２の実施形態で説明したのと同様の動作を行う。
【００６０】
図１３は本実施形態における撮像素子１０２の画素配列ＰＡを模式的に示した図である。ここでは、１６×１０画素の配列で示している。図１０と同様に、画素内に記載しているアルファベットａ〜ｆは、各画素を読み出す際に使用されるチャネルを示す。奇数列の読み出し回路と偶数列の読み出し回路は全く同じにしているため、双方の出力チャネル選択のパターンは同じとなり、チャネルａ／ｅ，ｂ／ｆ，ｃ／ｇ，ｄ／ｈで読み出される画素は隣接するが、第１及び第２の実施形態と同様にスジ状の固定パターンノイズは軽減することができる。勿論、本実施形態とは異なり、奇数列側と偶数列側で出力チャネル選択のパターンが異なる構成にしても構わない。
【００６１】
以上の構成により、画素領域の上下に読み出し回路が分かれて配置されている場合においても、読み出し行に応じて画素列と読み出しチャネルの対応関係を切替えることが可能となり、且つ信号線のインピーダンス増加も防ぐことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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