(57)【特許請求の範囲】
【請求項１】
出力バッファを有するオペアンプであつて、
バッファの出力と接地間に、入力信号が接地から電源電圧まで変化されるＭＯＳトランジスタを有し、前記入力信号が、オペアンプの入力と同じ信号が入力している比較回路の出力信号であって、前記オペアンプのオフセット電位が接地となることを特徴とするオペアンプ補償回路。
【請求項２】
ＭＯＳトランジスタが、Ｎチャンネルトランジスタと、Ｐチャンネルトランジスタとを並列接続した構成で、それぞれ入力信号と反転された入力信号が入力されていることを特徴とする請求項１に記載のオペアンプ補償回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフセット電位の補償されたオペアンプ補償回路に関する。
【背景技術】
【０００２】
オペアンプは、電子回路の基本となる増幅器で、応用範囲も広く、多用されている。近年、技術の開発、応用が進む中で、オペアンプのオフセットの問題が極めて重要な問題となっている。現在、一般に使用されているＩＣでは、オフセット電圧の値は１ｍＶ程度であるが、１ｍＶでも許容出来ない状況も発生する。これを、減算回路を例として説明する。
【０００３】
減算回路は、ある信号の中から不要な信号を取り除き有効な信号のみを出力させたい場合に使用する。オペアンプと抵抗の組み合せにより実現可能なアナログ回路としては、加算回路と並んで重要な回路構成となる。
【０００４】
図１は、従来の減算回路の例を示した説明図であり、図１のような回路構成となっている。減算回路は、“Ｖｉｎ”、“Ｖｒｅｆ”電圧が入力される。“Ｖｒｅｆ”端子の電圧は基準電圧となる為、固定電圧となる。Ｖｉｎは０ＶからＶＤＤ電圧の幅で入力される。Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値はＲ２／Ｒ１＝Ｒ４／Ｒ３を満たすように決定する。本例の回路では、Ｒ１：Ｒ２：Ｒ３：Ｒ４＝１：１：１：１の抵抗値に設定するとする。その場合、オペアンプＡ１の入力ノード”Ａ”の電位は、Ａ＝Ｖｉｎ／２［Ｖ］（Ａ＝Ｖｉｎ＊Ｒ４／（Ｒ３＋Ｒ４）より）、ノード”Ｂ”の電位は、仮想短絡（フィードバックをかけたオペアンプの二つの入力はいつも同電位となる）によりＢ＝Ａとなる。図２は、本例の減算回路の動作を示した説明図であり、横軸、縦軸ともに電圧値を示している。また、Ｖｒｅｆを固定電圧とし、Ｖｉｎを０［Ｖ］より増加した場合の動作を示している。図で、減算回路の出力電圧“Ampout”は、“Ｖｉｎ＞Ｖｒｅｆ”の場合（図２（１）の区間）、“Ampout＝Ｖｉｎ−Ｖｒｅｆ”となり、“Ｖｉｎ”端子と“Ｖｒｅｆ端子”の電位差が出力される。“Ｖｒｅｆ＞＝Ｖｉｎ”の電圧が入力された場合（図２（２）の区間）は、Ｖｉｎ−Ｖｒｅｆ＜＝０となる為、０［Ｖ］が出力される。
【０００５】
Ｖｒｅｆ＞＝Ｖｉｎの場合、理想上は０［Ｖ］が出力されるが、実際にはオペアンプＡ１の回路構成上、０［Ｖ］にはならず数ｍＶ程度の電位浮きが発生する。図３は、このような減算回路のオフセット発生の不具合現象を示した説明図である。（２）Ｖｒｅｆ＞＝Ｖｉｎの部分を拡大している。図４は、オフセット発生に係る電流経路を示した説明図である。図４に示すように、減算回路の特性上、０Ｖ出力時、Ｒ１、Ｒ２、オペアンプＡ１の出力バッファ部Ｍ１の経路で電流が流れる。Ｍ１素子のＯＮ抵抗を小さくしなければ、“Ampout”の出力電圧の電位浮きが発生する。しかし、オペアンプＡ１の出力バッファのゲート電圧はＡ級、ＡＢ級出力バッファ（すなわち、それぞれＡ級増幅回路、ＡＢ級増幅回路）を用いても、ゲート電圧を印加する各Ａ〜Ｃのノードの電位をＶＤＤにすることは出来ない。このため、Ｍ１素子のＷサイズを大きくする以外に、ＯＮ抵抗を十分小さくすることは困難となる。
【０００６】
“Ｖｉｎ＞Ｖｒｅｆ”の場合は、“Ampout”の出力電圧は“Ｖｉｎ−Ｖｒｅｆ”となり、この１ｍＶ程度の電位の浮きはそれほど問題にならない。しかし、“Ｖｒｅｆ＞＝Ｖｉｎ”の場合は、出力電圧は“０”Ｖを期待しているため、１ｍＶ程度の浮きですら問題となる場合が多い。
【０００７】
図５に出力電圧浮きにより不具合が発生する回路構成例を示す。これは減算回路で、電
流発生回路を駆動する例である。電流発生回路は、電流発生回路アンプＡ２と、電源と接地間に直列接続されたＭＯＳトランジスタと抵抗ＲＳＩＮＫを接続した構成である。電流発生回路アンプＡ２の出力がＭＯＳトランジスタに入力し、ＭＯＳトランジスタと抵抗ＲＳＩＮＫ間の出力電圧FBoutが電流発生回路アンプＡ２の入力にフィードバックされる。この回路構成では、減算回路により“Ampout”に、“Ｖｉｎ”端子と“Ｖｒｅｆ”端子の電圧差“Ｖｉｎ−Ｖｒｅｆ”電圧が出力される。“Ampout”電圧が後段の電流発生回路アンプＡ２の仮想短絡により、“FBout＝Ampout”となる。FBout電圧とＲＳＩＮＫ抵抗により、ＭＯＳトランジスタ端のIsinkout端子に“FBout［Ｖ］／ＲＳＩＮＫ［Ω］”のシンク電流が流れる。ＲＳＩＮＫ抵抗値は数百Ω程度である。このようすを図６に示す。
“Ｖｉｎ＞Ｖｒｅｆ”の場合（（１）の区間）では、“Ampout＝FBout＞０Ｖ”となり、シンク電流“Isink＝FBout／ＲＳＩＮＫ”が流れる。ＲＳＩＮＫ抵抗値は数Ω程度の為、“Isinkout”の電流は数ｍＡ程度となる。“Ｖｒｅｆ＞＝Ｖｉｎ”の場合（（２）区間）では、“Ampout＝FBout＝０Ｖ”の為、Isinkout端子シンクの電流は０［μＡ］となるはずである。しかし、減算回路のオフセットが１［ｍＶ］発生すると仮定し、ＲＳＩＮＫ抵抗値を１００Ωに設定したとすると、“Isinkout”端子シンクの電流は１０μＡ流れることになる（Ｖｒｅｆ＞＝Ｖｉｎ条件で、Isinkout端子に流れるシンク電流をリーク電流と呼ぶ）。一般的に（２）の区間のシンク電流のＳＰＥＣは、±１μＡ程度である。ＳＰＥＣ±１μＡに抑えるためには、２つの手法が考えられる。
（１）ＲＳＩＮＫ抵抗値を数百Ω程度から数ｋΩ（１０倍にする）。
ただし、この方法では図７のように（２）区間のリーク電流を制限する事が可能だが、（１）区間のシンク電流も１／１０となる為、実用的ではない。
（２）オフセット電圧を数ｍＶから数百μＶ（１／１０）にする。
【０００８】
減算回路のオフセットをなくすことにより、図６の（２）区間の“Ampout”端子の電位浮きを抑えることが可能となる。さらに、図５の（２）のオペアンプの仮想短絡により、“Ampout＝FBout”となるため、“Ampout”端子の電位を抑えることになり、結果的にIsinkout端子のリーク電流を抑える事が可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−２４４７５９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以上のような問題点から本願発明は、出力バッファを有するオペアンプであつて、オフセット電位を従来よりも抑えられるオペアンプ補償回路を提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、出力バッファを有するオペアンプであつて、バッファの出力と接地間に、入力信号が接地から電源電圧まで変化されるＭＯＳトランジスタを有し、前記入力信号が、オペアンプの入力と同じ信号が入力している比較回路の出力信号であって、前記オペアンプのオフセット電位が接地となることを特徴とするオペアンプ補償回路としたものである。
【００１２】
本発明の請求項２の発明は、ＭＯＳトランジスタが、Ｎチャンネルトランジスタと、Ｐチャンネルトランジスタとを並列接続した構成で、それぞれ入力信号と反転された入力信号が入力されていることを特徴とする請求項１に記載のオペアンプ補償回路としたものである。
【発明の効果】
【００１４】
本発明のオペアンプ補償回路は以上のような構成であるので、出力バッファを有するオペアンプであつて、オフセット電位を従来よりも抑えられるオペアンプ補償回路とすることができる。
【図面の簡単な説明】
【００１５】
【図１】従来の減算回路の例を示した説明図である。
【図２】図１の例の減算回路の動作を示した説明図である。
【図３】減算回路のオフセット発生の不具合現象を示した説明図である。
【図４】減算回路のオフセット発生の不具合現象を示した他の説明図である。
【図５】出力電圧浮きにより不具合が発生する回路構成例を示す。
【図６】図５の回路構成のRSINK電流による電圧変化を示す説明図である。
【図７】図５のRSINK抵抗をパラメタとした電圧変化を示す説明図である。
【図８】本発明のオペアンプ補償回路の第一参考実施形態を示す説明図である。
【図９】本発明のオペアンプ補償回路の第二の参考実施形態を示す説明図である。
【図１０】本発明のオペアンプ補償回路の実施形態を示す説明図である。
【図１１】本発明のオペアンプ補償回路の実施形態の動作を説明する図である。
【図１２】本発明に使用できるヒステリシスの有るコンパレータの説明図である。
【図１３】図１０の回路構成で、ヒステリシスの有るコンパレータを使用した場合の説明図である。
【図１４】本発明のオペアンプ補償回路を用い、減算回路、コンパレータ、ボルテージフォロワの回路構成とした例の説明図である。
【図１５】本発明のオペアンプ補償回路を用い、減算回路、コンパレータ、ＶＩ変換回路の構成とした説明図である。
【発明を実施するための形態】
【００１６】
以下本発明を実施するための形態につき説明する。図８は、本発明のオペアンプ補償回路の第一参考実施形態を示す説明図である。本オペアンプ補償回路は、出力バッファを有するオペアンプＡ１であつて、バッファの出力と接地間に、入力信号が接地から電源電圧まで変化されるＮＭＯＳトランジスタを有している。入力信号が電源電圧の大きさで入力することによってオフセット電位が接地となる。図８は、出力バッファを有するオペアンプ回路Ａ１に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を接続した減算回路を構成している。そしてこのオペアンプの出力と接地間にＮＭＯＳトランジスタＴ１が接続されている。ＮＭＯＳトランジスタＴ１には接地から電源電圧まで変化する入力信号が入力する。減算回路の入力Ｖｒｅｆは、図１と同様に、通常は、“Ｖｒｅｆ”端子の電圧は基準電圧となる為、固定電圧となる。Ｖｉｎは０ＶからＶＤＤ電圧の幅で入力される。
【００１７】
Ｖｒｅｆ＞＝Ｖｉｎ時にＮＭＯＳトランジスタＴ１をＯＮ、Ｖｒｅｆ＜＝Ｖｉｎ時にＯＦＦさせる。このＮＭＯＳトランジスタＴ１のゲート電圧は０Ｖ〜ＶＤＤ電圧幅で振幅する為、ＮＭＯＳのゲート電圧を高く取ることが出来、ＯＮ抵抗を小さくすることができる。そして、ノード“Ampout”を０［Ｖ］までダウンさせる。ＮＭＯＳトランジスタＴ１のサイズは、Ｗはレイアウト面積に問題ないように可能な限り大きくし、Ｌはプロセスの最小で設計するとよい。
【００１８】
図９は、本発明のオペアンプ補償回路の第二の参考実施形態を示す説明図である。図で示すように、第一の参考実施形態のＮＭＯＳトランジスタＴ１を、ＮチャンネルトランジスタＴＮ１と、ＰチャンネルトランジスタＴＰ１とを並列接続したものとしている。そして、それぞれ入力信号と、インバータＩＮＶ１を介して反転された入力信号とが入力されている。ＮＭＯＳ素子単体ではなく、ＮチャンネルトランジスタＴＮ１と、ＰチャンネルトランジスタＴＰ１とを並列接続したＳＷ構成にすることにより、レイアウト面積は大きくなるが、オフセット電圧をＮＭＯＳ単体の場合より抑えることが可能となる。
【００１９】
図１０は、本発明のオペアンプ補償回路の実施形態を示す説明図である。図で示すように、本実施形態は、第二の参考実施形態の入力信号を、オペアンプＡ１の入力と同じ信号Ｖｒｅｆ、Ｖｉｎが入力している比較回路Ａ２の出力信号Compoutとしている。ＮＭＯＳトランジスタＴＮ１のゲートに、“Ｖｉｎ”と“Ｖｒｅｆ”のコンパレータの出力“Compout”を接続することにより、Ｖｉｎ＞Ｖｒｅｆ時、コンパレータの出力“Compout”は“Ｌ”、Ｖｒｅｆ＞＝Ｖｉｎ時、“Ｈ”を出力する。コンパレータの出力は０Ｖ⇔ＶＤＤの電圧幅を確保出来るため、Ｖｒｅｆ＞＝Ｖｉｎ時、オペアンプ単体の場合より、Ampoutを０Ｖに近づけることが可能となる。Ｖｉｎ＞Ｖｒｅｆ時、ＮＭＯＳトランジスタＴＮ１はオフしているため、影響しない。
【００２０】
図１１に本発明の実施形態の動作を示す。オペアンプＡ１の出力は、ＡＢ級バッファを例示している。Ｖｒｅｆ＞＝Ｖｉｎの場合、“Compout”電圧は“Ｈ”となり、ＣＭＯＳ  ＳＷはＯＮとなる。これにより、“Ampout”を“Ｌ”とする経路が、図１１の抵抗とバッファトランジスタを経由して接地する経路（１）と、抵抗とＣＭＯＳ  ＳＷを経由して接地する経路（２）との２つとなる。経路（２）の効果により、“Ampout”の電位浮きが改善される。
【００２１】
本実施の形態例のコンパレータを追加することにより、図３の（２）の区間で発生するオフセット電圧をキャンセルすることが可能となる。（１）の区間では図９のＣＭＯＳ  ＳＷは“ＯＦＦ”している為、影響を与えない。
【００２２】
図１０で本発明の実施の形態例を示しているように、コンパレータの追加により減算回路部のオフセットをなくすことにより、後段に接続される回路にオフセットが伝搬しない点が有効である。
【００２３】
なお以上の動作は、図８の第一の参考実施の形態でも、コンパレータの出力をＮＭＯＳトランジスタＴＮ１に入力することにより同様の動作が得られる。
【００２４】
コンパレータにはヒステリシスを有する回路があるが、本実施形態に利用するコンパレータには使用できない。図１３は、本実施形態でヒステリシスを有するコンパレータを用い、入力Ｖｒｅｆ電圧は固定電圧とし、Ｖｉｎを０ＶからＶＤＤ電圧の幅で入力した場合の各電圧変化を示している。このとき、入力Ｖｉｎの印加の仕方（Ｖｉｎ＝ＶＤＤ⇒０Ｖ、またはＶｉｎ＝０Ｖ⇒ＶＤＤ）によって出力Ampoutが、コンパレータのヒステリシスのため図のように変化する。
（Ｖｉｎ＝ＶＤＤ⇒０Ｖ）の印加の場合、
コンパレータのヒステリシス幅の影響によりＣＭＯＳ  ＳＷが”ＯＦＦ”している為、数mVのオフセットが発生してしまう。本回路の特徴である  オフセットキャンセルが出来ていない区間が発生してしまう。
（Ｖｉｎ＝０Ｖ⇒ＶＤＤ）の印加の場合、
Ｖｉｎ電圧がコンパレータのヒステリシス分の電圧を超えないと、ＣＭＯＳ  ＳＷが”ＯＦＦ”しない。その為、CMOS SWが”ON”しており、Ampoutの電圧を”０”Ｖまで引っぱってしまう。
このように、コンパレータはヒステリシス有りを使用出来ない為、図１２に示すように容量Ｃを追加する。容量Ｃを追加することにより、コンパレータの応答特性を下げ、高周波のノイズをキャンセルすることが出来る。容量Ｃの大きさは、キャンセルするノイズの周波により調整する。
【００２５】
図１４は、オペアンプ補償回路の一構成例の説明図で、減算回路とボルテージフォロワの回路構成に本発明のオペアンプ補償回路とコンパレータを接続した回路構成である。減算回路のオフセットをキャンセルすることにより、ボルテージフォロワの出力にオフセットが出力されないようにしている。
【００２６】
図１５は、本発明のオペアンプ補償回路の他の構成例の説明図で、減算回路とＶＩ変換回路の回路構成に本発明のオペアンプ補償回路とコンパレータを接続した回路構成である。減算回路のオフセットをキャンセルすることにより、ＶＩ変換回路の出力にオフセットが出力されないようにしている。
【図１】
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【図２】
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【図３】
0005803591.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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