(57)【特許請求の範囲】
【請求項１】
窒化物半導体からなる高電子移動度トランジスタにおいて、
ｎ型不純物を含むか又はアンドープの第１層と、
前記第１層上に設けられ、前記第１層よりもバンドギャップエネルギーが大きい第２層と、
前記第２層上に設けられ、ｐ型不純物を含む第３層と、
前記第３層上に設けられ、下側から上側に向かってバンドギャップエネルギーが小さくなっている第４層と、を有し、
前記第１層における前記第２層との界面付近にチャネル層が形成され、
前記第４層はアンドープ層であることを特徴とする高電子移動度トランジスタ。
【請求項２】
前記第４層は、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）からなることを特徴とする請求項１に記載の高電子移動度トランジスタ。
【請求項３】
前記第４層上には、ｐ型不純物を含む第５層が設けられ、
前記第５層には、ゲート電極が設けられていることを特徴とする請求項１又は２に記載の高電子移動度トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関するものである。
【背景技術】
【０００２】
ＧａＮをはじめとするＩＩＩ族窒化物半導体は、バンドギャップが大きく、高出力、高周波、高温耐性の物性を有することから高電子移動度トランジスタ（ＨＥＭＴ）などのパワーデバイス用材料として期待されている（例えば、特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１２４３７３号公報
【特許文献２】特開２００５−２７７０４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＧａＮ系ＨＥＭＴをパワーデバイスとして応用するためには、省エネルギー化の観点からソース・ドレイン間の抵抗（以下、オン抵抗）の低減化またはオン状態とオフ状態の切り替えの応答の速さ（以下、スイッチング特性）の高速化、安全性の観点からゲート電極に電圧を印加しない時にソース・ドレイン間の電流を遮断する特性（以下、ノーマリオフ特性）が要求されている。しかしながら、従来の構成ではノーマリオフ特性を得つつスイッチング特性を向上させることが難しいという問題があった。
【０００５】
本発明は、上記課題に鑑みてされたものであり、ノーマリオフ特性を得つつスイッチング特性が向上したＨＥＭＴを提供することを目的とする。
【課題を解決するための手段】
【０００６】
一実施形態に係る窒化物半導体からなるＨＥＭＴは、ｎ型不純物を含むか又はアンドープの第１層と、第１層上に設けられ第１層よりもバンドギャップエネルギーが大きい第２層と、第２層上に設けられｐ型不純物を含む第３層と、第３層上に設けられ下側から上側に向かってバンドギャップエネルギーが小さくなっている第４層と、を有する。
【発明の効果】
【０００７】
本発明により、ノーマリオフ特性を得つつスイッチング特性が向上したＨＥＭＴを提供することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は本発明の実施例であるＨＥＭＴを示す断面図である。
【図２】図２は本発明の実施例に対する比較例であるＨＥＭＴの断面図である。
【図３】図３は実施例でのソース電極及びゲート電極間のシート抵抗を示す図である。
【図４】図４は特許文献１に記載されているＨＥＭＴの断面図である。
【図５】図５は特許文献２に記載されているＨＥＭＴの断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明に係るＨＥＭＴの一実施形態について、図１を参照しながら説明する。ただし、以下に示す形態は、本発明の技術思想を具体化するためのものであって、本発明を以下のものに特定しない。特に、以下に記載されている構成部品の寸法、材質、形状、その相対的配置等は特定的な記載がない限りは、本発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。なお、各図面が示す部材の大きさや位置関係等は、説明を明確にするため誇張していることがある。
【００１０】
本明細書において窒化物半導体とは、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０≦ｘ１、０≦ｙ１、ｘ１＋ｙ１≦１）で表されるものである。
【００１１】
図１に示すように、本実施形態のＨＥＭＴは、ｎ型不純物を含むか又はアンドープの第１層１０３と、第１層１０３上に設けられ第１層１０３よりもバンドギャップエネルギーが大きい第２層１０５と、第２層１０５上に設けられｐ型不純物を含む第３層１０６と、第３層１０６上に設けられ下側から上側に向かってバンドギャップエネルギーが小さくなっている第４層１０７と、を有する。ここで、第１層１０３、第２層１０５、第３層１０６、第４層１０７及び後述する第５層１０８は、それぞれが窒化物半導体からなる。これより、ノーマリオフ特性を得つつスイッチング特性を向上させることができる。
【００１２】
すなわち、ｎ型不純物を含むかアンドープの第１層１０３及びｐ型不純物を含む第３層１０６を設けることで、第１層１０３における第２層１０５との界面付近に形成されるチャネル層１０４のエネルギーバンドが引き上げられる。これより、ゲート電圧０Ｖでチャネル層１０４が空乏化し、ソース・ドレイン間で電流が流れないため、ノーマリオフ特性が得られる。
【００１３】
さらに、後述するように、組成傾斜の第４層を設けることで、第１にｐ型不純物のドープ量を抑えることができるので不純物散乱を抑制することができ、第２にキャリア濃度を高くすることができるのでホールの移動が容易になる。さらに、第４層１０７の近傍にｐ型不純物を含む第３層１０６を配置させているので、第４層１０７に形成される空乏層の広がりを抑制させることができ、第４層内でより下側にまでホールが誘起される。この結果、第４層の平面方向に沿ってより高速・高濃度かつ広範囲にホールが伝播することによって、スイッチング特性を向上させることができると考えられる。
【００１４】
以下、本実施形態に係るＨＥＭＴの主な構成要素について説明する。
【００１５】
（第１層及び第２層）
第１層１０３及び第２層１０５は窒化物半導体であれば良く、その材料は限定されない。例えば、第１層１０３をＧａＮとし、第２層１０５をＡｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１）とすると、ＧａＮ層１０３に於けるＡｌＧａＮ層１０５との界面付近に高密度な２次元電子ガスが発生し、チャネル層１０４を形成することができる。ここで、第２層１０５は、Ａｌ組成率を１つに固定したＡｌＧａＮ層であることに限定されず、Ａｌ組成率が異なる複数のＡｌＧａＮ層で構成されても良い。
【００１６】
第１層１０３は、ｎ型不純物が含まれる層又はアンドープ層であることが好ましい。第２層１０５は、特に限定されないが、アンドープ層であることが好ましい。これより、第１層１０３及び第２層１０５をヘテロ接合させる場合でも、容易にチャネル層１０４を形成することが可能である。一方で、窒化物半導体層は、結晶成長時に窒素抜けなどで、ｎ型となりやすいため、それを補償する程度にｐ型不純物をドープすることもできる。
【００１７】
ここで、本明細書においてアンドープとは、二次イオン質量分析（ＳＩＭＳ）で不純物濃度が１０１６／ｃｍ３未満のものを指す。
【００１８】
第１層１０３は、２次元電子ガス領域を確保するだけの厚みが必要である一方、厚みが大きすぎると、リークパスが増えてしまい好ましくない。このため、第１層１０３は、３μｍ以下の厚みであるのが好ましく、さらに、０．３μm〜１μｍがより好ましい。
【００１９】
一方、第２層１０５は、障壁層として機能し、その厚みは２ｎｍ〜２０ｎｍが好ましく、さらに３ｎｍ〜１５ｎｍであるのがより好ましい。
【００２０】
第１層１０３は、基板１０１上に設けても良く、あるいは基板１０１そのものとしても良い。第１層１０３を基板１０１上に設ける例として、サファイヤ基板上にバッファー層１０２を介してＧａＮ層を積層し、このＧａＮ層を第１層１０３とすることができる。この場合、最終的にサファイヤ基板及びバッファー層の一部または全部を除去することもできる。また、基板１０１そのものを第１層１０３とする例として、ＧａＮ基板を第１層１０３とし、ＧａＮ基板上に第２層１０５を設けても良い。基板１０１は、サファイヤまたはＧａＮに限定されず、ＳｉＣ（６Ｈ、４Ｈ、３Ｃを含む）、ＳｉまたはＡｌＮなどの材料を用いても良い。
【００２１】
（第３層）
第３層１０６は、ＧａＮまたはＡｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３≦１）を用いることが好ましい。さらに、第３層１０６にはｐ型不純物が含まれており、不純物の添加量は、第３層１０６に存在するIII族原子の個数を基準とする個数比（＝不純物の添加個数／第３層に存在するIII族原子の個数）で０．００１〜０．０３、さらに好ましくは０．００６〜０．０３とすることができる。
【００２２】
第３層１０６に含まれるｐ型不純物としては、本発明の効果を再現性よく効果的に得るためにＭｇが好ましいが、Ｚｎ、Ｃｄ、Ｆｅ等の他のｐ型不純物を用いることもできる。また、第３層１０６に部分的にｐ型不純物を含ませることもできるが、本発明の効果をより再現性よく容易に得るためには、第３層１０６の全域に渡ってｐ型不純物を含ませることが好ましい。
【００２３】
第３層１０６の膜厚は、５ｎｍ〜１００ｎｍ未満が好ましく、１０ｎｍ〜６０ｎｍがより好ましい。これより、第３層１０６の結晶成長時に発生する結晶性の悪化を抑制でき、素子特性の低下を防ぐことができる。
【００２４】
（第４層）
第４層１０７は、下側から上側に向かってバンドギャップエネルギーが小さくなっている。例えば、第４層１０７の下側から上側に向かってバンドギャップエネルギーを連続的に小さくする構成としたり、バンドギャップエネルギーを段階的に小さくする構成としたりすることができる。さらに、これらを適宜に組み合わせる構成にしても良い。
【００２５】
第４層１０７は、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０≦ｘ４≦１）からなることが好ましい。これにより、Ａｌ組成率に対応させてバンドギャップエネルギーの大きさを容易に調節することができる。具体的には、バンドギャップエネルギーを大きくさせたい場合は、Ａｌ組成率を大きくすれば良く、一方、バンドギャップエネルギーを小さくさせたい場合は、Ａｌ組成率を小さくすれば良い。これより、第４層１０７を結晶性良く成長させることができるので、再現性よく本発明の効果を奏することができる。
【００２６】
第４層１０７は、第４層１０７の最下端（第３層１０６から近い側）では、Ａｌｘ４ａＧａ１−ｘ４ａＮのＡｌ組成率を０＜ｘ４ａ≦１のいずれかの値から選択し、第４層１０７の最上端（第３層１０６から遠い側）では、Ａｌｘ４ｂＧａ１−ｘ４ｂＮのＡｌ組成率を０≦ｘ４ｂ＜１のいずれかの値から選択し、さらに第４層１０７の下側から上側に向かってＡｌ組成率を小さくすることによって形成される組成傾斜層であるのが好ましい。例えば、第４層１０７の最下端をｘ４ａ＝０．３、最上端をｘ４ｂ＝０とし、上側に向かってＡｌ組成率を０．３から０まで連続的に減少させることで、バンドギャップエネルギーを連続的に小さくする構成が好ましい。また、第４層１０７のバンドギャップエネルギーを段階的に小さくしても良い。この場合、３以上の層から第４層１０７を構成することが好ましい。これにより、本発明の効果が再現性良く得られる。
【００２７】
第４層１０７はアンドープ層であることが好ましいが、スイッチング特性が悪化しない程度にｐ型不純物がドープされていてもよい。
【００２８】
第４層１０７の膜厚は、２００ｎｍ未満、好ましくは１０ｎｍ以上２００ｎｍ未満とすることができる。これより、第４層１０７における結晶性が悪化することなく形成できるため、本発明の効果を高めることができる。
【００２９】
（第５層）
第４層１０７上には、ｐ型不純物を含む第５層１０８が設けられ、第５層１０８には、ゲート電極１１２が設けられていることが好ましい。これより、ゲート電極１１２と第５層１０８とがオーミック接合となるため、接触抵抗が低減することができる。
【００３０】
第５層１０８は、ＧａＮ、Ａｌｘ５Ｇａ１−ｘ５Ｎ（０＜ｘ５≦１）またはＩｎｘ６Ｇａ１−ｘ６Ｎ（０＜ｘ６≦１）などを用いることができる。第５層１０８のｐ型不純物濃度は、具体的には、その不純物の添加量は、第５層１０８に存在するIII族原子の個数を基準とする個数比（＝不純物の添加個数／第５層に存在するIII族原子の個数）で０．００１〜０．０３が好ましい。これより、第５層１０８と電極との接合がオーミック接合となり、接触抵抗を小さくすることができる。
【００３１】
第５層１０８に含まれるｐ型不純物としては、本発明の効果を再現性よく効果的に得るためにＭｇが好ましいが、Ｚｎ、Ｃｄ、Ｆｅ等の他のｐ型不純物を用いることもできる。また、第５層１０８に部分的にｐ型不純物を含ませることもできるが、本発明の効果をより再現性よく容易に得るためには、第５層１０８の全域に渡ってｐ型不純物を含ませることが好ましい。
【００３２】
また、第５層１０８は、第４層１０７の最上端とバンドギャップエネルギーが実質的に同じであるか、それよりもバンドギャップエネルギーが小さくなるように構成することが好ましい。これより、キャリアが第４層１０７と第５層１０８との間をスムーズに移動することができ、本発明の効果をより高めることができる。
【００３３】
第５層１０８の膜厚は、５ｎｍ〜６０ｎｍが好ましい。これにより、第５層１０８の結晶成長時に発生する結晶性の悪化を抑制することができる。
【００３４】
なお、第５層１０８を設けないで、ゲート電極１１２を第４層１０７上に接合することもできる。ただし、ゲート電極１１２は第４層１０７よりも第５層１０８と接合する方が本発明の効果を奏することができるため、第５層１０８を設け、ゲート電極１１２が第５層１０８に接合する構成がより好ましい。
【００３５】
（電極）
ソース電極１１１及びドレイン電極１１３は、第５層上に、例えば、Ｔｉ／Ａｌで形成される。また、ゲート電極１１２は、第５層１０８上に、例えば、Ｎｉ／Ａｕで形成される。ここで本明細書において「／」とは、左側の材料及び右側の材料を順に積層することを意味する。
【００３６】
図１では、ソース電極１１１、ドレイン電極１１３及びゲート電極１１２は共通して第５層１０８上に設けられているが、本発明の構成はこれに限定されない。つまり、ゲート電極１１２は第５層１０８上に設け、ソース電極１１１とドレイン電極１１３は、ＨＥＭＴ素子１００の上面から見てソース電極１１１とドレイン電極１１３との間にゲート電極１１２が配置されるようにして第２層１０５上に設けても良く、あるいは第１層１０３及び／または第２層１０５を平面方向に挟んで対向するように第１層１０３及び／または第２層１０５側面に設けても良い。なお、ソース電極１１１及びドレイン電極１１３は、半導体層の上面または側面のように１面だけに設けられることに限定されず、半導体層の側面から第２層上面に渡って設けても良い。つまり、ソース電極１１１及びドレイン電極１１３はチャネル層１０４となる第１層１０３と直接的または間接的に接続されていれば良い。また、ソース電極１１１及びドレイン電極１１３は第３〜５層（１０６〜１０８）と直接的に接続しないように前述した位置に設けることにより、ｐ型半導体層として機能する第３〜５層（１０６〜１０８）を介するソース・ドレイン間のリークを抑制することができる。
【００３７】
なお、第５層１０８を設けない場合において、ゲート電極１１２は第４層１０７上に設けられているのが好ましく、ソース電極１１１及びドレイン電極１１３は前述したような位置に設けることができる。
【００３８】
（実施例）
（基板）まず、ＭＯＣＶＤ反応炉内にｃ面サファイヤ基板１０１を配置し、基板温度１０１を１１６０℃まで上昇させ、ｃ面サファイヤ基板１０１の表面を水素雰囲気中でクリーニングを行った。
【００３９】
（バッファー層）その後、基板温度１０１を５１０℃にし、キャリアガスに水素（以下、Ｈ２）、原料ガスにトリメチルガリウム（以下、ＴＭＧ）、トリメチルアルミニウム（以下、ＴＭＡ）及びＮＨ３ガスを用いて、バッファー層１０２を成長させた。
【００４０】
（第１層）その後、基板温度１０１を１１１０℃にし、キャリアガスにＨ２、原料ガスにＴＭＧ及びＮＨ３ガスを用いて、ＧａＮ層１０３を５００ｎｍの膜厚で成長させた。
【００４１】
（第２層）その後、基板温度１０１を９６０℃にし、キャリアガスにＨ２およびＮ２、原料ガスにＴＭＧ、ＴＭＡ及びＮＨ３ガスを用いて、ＡｌＮ層／Ａｌ０．３Ｇａ０．７Ｎ層１０５を０．９ｎｍ／７ｎｍの膜厚で成長させた。
【００４２】
（第３層）その後、基板温度１０１を８７０℃にし、キャリアガスにＨ２、原料ガスにＴＭＧ及びＮＨ３ガス、ｐ型不純物ガスにシクロペンタジエチルマグネシウム（以下、Ｃｐ２Ｍｇ）を用いて、Ｍｇ／Ｇａのモル比０．００６でＭｇが添加されたＧａＮ層１０６を２０ｎｍの膜厚で成長させた。
【００４３】
（第４層）その後、基板温度１０１を９６０℃にし、キャリアガスにＨ２とＮ２、原料ガスにＴＭＧ、ＴＭＡ及びＮＨ３ガスを用いて、Ａｌｘ４Ｇａ１−ｘ４Ｎ組成傾斜層１０７を１０ｎｍの膜厚で成長させた。組成傾斜層１０７は、最下端の組成をＡｌ０．３Ｇａ０．７Ｎ（Ａｌ組成率ｘ４ａ＝０．３）、最上端の組成をＡｌ０．０９Ｇａ０．９１Ｎ（Ａｌ組成率ｘ４ｂ＝０．０９）とし、Ａｌ組成を直線的に変化させた。このような組成傾斜層１０７の形成は、ＴＭＧの供給量を約８．１μｍｏｌ／ｍｉｎと一定とし、ＴＭＡの供給量を約１．２５３μｍｏｌ／ｍｉｎから０．１７５μｍｏｌ／ｍｉｎと変化させることにより行った。
【００４４】
（第５層）その後、基板温度１０１を８７０℃にし、キャリアガスにＨ２、原料ガスにＴＭＧ及びＮＨ３ガス、ｐ型不純物ガスにＣｐ２Ｍｇを用いて、Ｍｇ／Ｇａのモル比０．００６でＭｇが添加されたＧａＮ層１０８を２０ｎｍの膜厚で成長させた。
【００４５】
（電極）その後、第５層１０８の所定の領域に、Ｎｉ／Ａuを１０ｎｍ／１５０ｎｍ、の順にスパッタ法で堆積し、ゲート電極１１２を形成する。さらに、Ｔｉ／Ａｌを１０ｎｍ／３００ｎｍ、の順にスパッタ法で堆積し、ソース電極１１１及びドレイン電極１１３を形成した。
【００４６】
また、第４層１０７の膜厚を前述した１０ｎｍだけでなく、２５ｎｍ、５０ｎｍ、１００ｎｍ及び２００ｎｍの各値で形成したＨＥＭＴを同様に作製した。
【００４７】
（比較例）
ＡｌＧａＮ組成傾斜層１０７を０ｎｍとする以外は実施例と同様のＨＥＭＴを作製する。つまり、図２に示すように、比較例のＨＥＭＴは、サファイヤ基板２０１上にバッファー層２０２を介して、ＧａＮ層２０３、ＡｌＮ層／Ａｌ０．３Ｇａ０．７Ｎ層２０５、ｐ−ＧａＮ層２０６を順に設ける構成である。ここで、比較例のｐ−ＧａＮ層２０６は、実施例の第３層１０６及び第５層１０８に対応し、その膜厚は実施例の第３層１０６及び第５層１０８を足し合わせた値に相当する４０ｎｍである。
【００４８】
本実施例に係るＨＥＭＴのホール濃度［／ｃｍ３］を測定したところ、１０ｎｍ、２５ｎｍ、５０ｎｍ、１００ｎｍ及び２００ｎｍの各膜厚において、１０１８／ｃｍ３台の値が得られた。一方、比較例におけるホール濃度は、１０１７／ｃｍ３台であった。本実施例では、比較例よりホール濃度を１桁増大させることができた。この理由は、第４層１０７が組成傾斜層であることにより空間電荷が負に帯電する結果、第４層に引き寄せられるホールが増大するためと考えられる。
【００４９】
また、本実施例及び比較例に係るＨＥＭＴのソース電極１１１及びゲート電極１１２間のシート抵抗［Ω／□］を測定した。図３から、第４層１０７の膜厚１０ｎｍ〜２００ｎｍの測定した全ての値で、比較例と比べてシート抵抗が約１桁低減したことが分かる。例えば、第４層１０７の膜厚が１００ｎｍの場合で２．５３Ｅ４Ω／□となり、シート抵抗を最も低減させることができた。これにより優れたスイッチング特性を得ることができる。
【符号の説明】
【００５０】
１００・・・ＨＥＭＴ素子
１０１・・・基板
１０２・・・バッファー層
１０３・・・（第１層）ＧａＮ層
１０４・・・チャネル層
１０５・・・（第２層）ＡｌＮ／ＡｌＧａＮ層
１０６・・・（第３層）ｐ−ＧａＮ層
１０７・・・（第４層）ＡｌｘＧａ１−ｘＮ組成傾斜層
１０８・・・（第５層）ｐ−ＧａＮ層
１１１、２１１・・・ソース電極
１１２、２１２・・・ゲート電極
１１３、２１３・・・ドレイン電極
２０１・・・基板
２０２・・・バッファー層
２０３・・・ＧａＮ層
２０４・・・チャネル層
２０５・・・ＡｌＮ／ＡｌＧａＮ層
２０６・・・ｐ−ＧａＮ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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