(57)【特許請求の範囲】
【請求項１】
絶縁ゲート型のＳｉＣトランジスタであって、
第一の側面と、前記第一の側面に対向する第二の側面とを有するｎ型のドリフト層（４、７）と、
前記ｎ型のドリフト層の前記第一の側面上のドレイン接点（３）と、
前記ｎ型のドリフト層の前記第二の側面に接触するｐ型のチャンネル領域層（１５）と、
ソース接点（１６）と、
前記ｐ型のチャンネル領域層を貫通して前記ｎ型のドリフト層中まで延在する第１のトレンチと、
前記第１のトレンチの側壁に接触する絶縁層（１７）であって、垂直なチャンネルが前記絶縁層と前記チャンネル領域層との間の境界面における前記チャンネル領域層の中に形成されている絶縁層と、
前記絶縁層に接するゲート電極（１８）と、
前記第１のトレンチに近接する前記チャンネル領域層を貫通して延在する第２のトレンチ（２６）であって、前記第２のトレンチは、前記ｎ型のドリフト層の内部に底部を有し、前記第１のトレンチから隔離されている、前記第２のトレンチと、
前記第２のトレンチの下方の前記ドリフト層（４、７）中にあり、前記第１のトレンチの前記側壁から横方向に間隔をあけて配置されたｐ型の埋め込み領域（２７）とを備え、
前記ｐ型の埋め込み領域（２７）は、前記チャンネル領域層（１５）の下で前記第２のトレンチから離れ、前記第１のトレンチに向かって横方向に延在する
ことを特徴とするＳｉＣトランジスタ。
【請求項２】
前記チャンネル領域層（１５）に接触するｎ型のソース領域層（１１）をさらに備え、前記ソース接点（１６）が前記ソース領域層（１１）に接触し、前記第１のトレンチが前記ソース領域層（１１）を貫通して延在することを特徴とする請求項１に記載のＳｉＣトランジスタ。
【請求項３】
前記ｐ型の埋め込み領域（２７）が、前記ＳｉＣトランジスタの遮断状態において前記チャンネル領域層（１５）が受け持つべき電界を減少させるｐ型の層を形成するようになっていることを特徴とする請求項２に記載のＳｉＣトランジスタ。
【請求項４】
前記ｐ型の埋め込み領域（２７）が前記ドリフト層と比較して高ドーピング処理されていることを特徴とする請求項１乃至請求項３のいずれか一項に記載のＳｉＣトランジスタ。
【請求項５】
前記チャンネル領域層（１５）が前記ｐ型の埋め込み領域（２７）と比較して低ドーピング処理されていることを特徴とする請求項１乃至請求項４のいずれか一項に記載のＳｉＣトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は３個の端子を有するＳｉＣ半導体デバイスであって、該デバイスの遮断状態において該端子の内の２個の間で高電圧を維持することができ、該３個目の端子は、該デバイスがトランジスタ作用を有し、かつ絶縁ゲートタイプのものとなるように、制御用電極として用いられる、そのＳｉＣ半導体デバイスと、添付した独立請求項の前段に記載した絶縁ゲートを有するＳｉＣのトランジスタとに関するものである。
【背景技術】
【０００２】
ＳｉＣから製造される半導体デバイスは、ＳｉＣがＳｉよりも約１０倍の非常に高い破壊電解を有しているので、デバイスの遮断状態における高電圧に対して原理的に耐えることができることがよく知られている。しかしながら、前記デバイスは絶縁層、例えばＳｉＯ2によって不動態化しなければならず、絶縁ゲートを有するデバイスもまた絶縁層を有しており、これも例えばＳｉＯ2でできている。今まで知れらているデバイスにおいては、そのような絶縁層が存在することによって、ＳｉＣ自身の特性により得られるＳｉＣデバイスが可能とする高い破壊電界強度を利用するのに大きな制約が生じる。例えばＳｉＯ2の絶縁層の場合には、ＳｉＯ2の誘電率がＳｉＣより小さく、このことは誘電率の逆数比するため、ＳｉＯ2のほうが電界がより高いということを意味している。しかしながらＳｉＯ2の層における電界が低いということは、絶縁層の長期的な安定性と信頼性にとって有利である。ＳｉＣの最大電界強度（２ＭＶ／ｃｍ）に対して、ＳｉＯ2の対応的な電界は５ＭＶ／ｃｍより大きく、一般的には、安定的なデバイスの作動に対して十分高い評価が得られている。従って、絶縁層を保護するために、絶縁層に近いＳｉＣ層における最大電解を、ＳｉＣが酸化物の絶縁耐力に応じて許容するよりももっと低い値に制限する必要がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０９−０３６３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、ＳｉＣの半導体デバイスを構成する上で、前記絶縁層が保護されて、遮断状態において高電圧を維持することのできるデバイスを得るために、ＳｉＣの高い破壊電界の特性をできるだけ多く利用することが可能になることが望ましい。ゲートの絶縁層が不動態化層よりも薄く、従って電界はより高くなるので、該絶縁層を保護することが特に重要であろう。
【０００５】
本発明の目的は、導入部において定義された絶縁ゲートとを有するＳｉＣの半導体デバイスとＳｉＣのトランジスタを提供することにあり、該デバイスの遮断状態における高電界に耐えるために、既知のデバイスよりも優れたＳｉに関するＳｉＣの特性からより多くの利点を得ることが可能となる。
【課題を解決するための手段】
【０００６】
本発明によるとこの目的は、ＳｉＣの半導体デバイスを提供することによって達成され、該デバイスは、各々が単数あるいは複数のＳｉＣ半導体層を有し、かつ前記２個の端子の間で直列的に接続された２つの部分からなり、第１の部分がデバイスの遮断状態において低電圧にのみ耐えることのできる副半導体デバイスであり、第２の部分がデバイスの遮断状態において高電圧に耐えることができ、かつその遮断状態においてデバイスに印加される電圧の大部分を受け持って前記副半導体デバイスを保護するようになった電圧制限部であることを特徴としている。
【０００７】
本発明の好的実施例によると、前記デバイスの前記電圧制限部は、前記副半導体デバイスより下方のある距離をおいたところにおいて、対抗的な第２の導電型の層の中へ埋め込まれた、第１の導電型の少なくとも１つの領域からなっている。そのような埋め込み領域は結果的に前記副半導体デバイスの電界を減少させ、このことは内部に配置された絶縁層がよりよく保護されることを意味し、またチャンネル領域層が存在するときには、普通は最大の電界を受ける該チャンネル領域層が、より低いドーピング濃度を与えられ、かつ／あるいはそのようなデバイスのオンステート抵抗を減少するためにより薄く作られるであろう。
【０００８】
本発明の他の好的実施例によると、前記デバイスは、さらに、横方向に隔置された１つ以上の前記埋め込み領域を具備し、該デバイスの遮断状態において前記第１導電型の連続層を形成し、従って前記副半導体デバイスからある距離をおいたところにおいて、該デバイスの遮断状態においてデバイスにかかる電圧降下の大部分を受け持つｐｎ接合部を形成するようになった格子を形成している。そのような埋め込み格子構造は分圧器として作用し、格子より上方の領域における電解を制御可能にする。従って、デバイスの遮断状態においてそのようなデバイスにかかる電圧の大部分、従って高い電界は前記副半導体デバイスから除去され、その絶縁層も保護されるであろう。
【０００９】
本発明の目的はまた導入部において画定した絶縁ゲートを有するＳｉＣのトランジスタを提供することによって達成され、該トランジスタは前記ｐ型のチャンネル領域層の下方である距離をおいたところのドリフト層の中へ埋め込まれた、少なくとも１つのｐ型の付属領域を包含していて、トランジスタの遮断状態において該チャンネル領域層によって受け持つべき電界を減少させるようになっている。そのような埋め込み領域がチャンネル領域層によって受け持つべき電界を減少させるという事実によって、この部分はより低いドーピング濃度を与えられ、および／あるいはより薄く製造することができ、その結果、前記逆チャンネルを形成するためのしきい電圧が低くなり、かつチャンネル領域層のオンステート抵抗がより小さくなるので、より高い移動性が得られることになる。チャンネル領域層における電界が減少すると、結果としてゲート絶縁層における電界も小さくなり、従って、この絶縁層が破壊されるまでは、デバイスによってより高い総合電圧が維持されるであろう。
【００１０】
本発明の他の好的実施例によると、横方向の隔置された１つ以上の前記埋め込み領域を具備し、該トランジスタの遮断状態において連続的なｐ型層を形成し、従って該ｐ型チャンネル領域層から下方へある距離をおいたところにおいて、該トランジスタの遮断状態においてトランジスタにかかる電圧降下の大部分を受け持つｐｎ接合部を形成するようになった格子を形成している。このことは、遮断状態におけるデバイスの最も高い電界はドリフト層の深いところのｐｎ接合部に位置し、かつ、電界はチャンネル領域層に近いところでより低くなることを意味しているが、この場所は従来のＭＩＳＦＥＴおよび、あるいはＩＧＢＴにおいては最大の電界になるところである。従って、ゲート絶縁層はデバイス全体には大きな電圧降下が生じるにもかかわらず、低い電界を経験するだけであろう。このことは印加された電圧を保持するためには、チャンネル領域層における電荷が少なくて済むことを意味しており、結果的にしきい電圧が低くなり、逆チャンネルにおいてより高い移動性が得られる。
【００１１】
本発明の他の非常に好的な実施例によると、前記トランジスタは互いに他に対して横方向に隔置されて、固定的なピッチ（Ｐ）をおいて配置された１つ以上の前記活性領域を具備し、前記埋め込み格子の前記付属領域の間のピッチと間隔（Ｓ）とが、トランジスタの望みのオンステート抵抗と破壊電圧をそれぞれ得るために選択されている。このトランジスタ設計によると、オンステート抵抗と破壊電圧に関する特別な場合において、望ましい特性を正確に有しているデバイスを得ることが可能になる。従って、トランジスタの破壊電圧を制御するために、前記間隔を変化させることが可能であろう。前記ピッチを変化させることによって、デバイスのオンステート抵抗と飽和電流密度が変化されるであろう。従って、前記格子の寸法は、電圧遮断容量とオンステート損失に対する格子の渦流損の寄与との間のトレードオフ的な関係を形成するために、最適化されるであろう。
【００１２】
本発明の好的実施例によると、前記トランジスタは前記チャンネル領域層の頂部上に配置された絶縁層を有し、前記ゲート電極が該絶縁層の頂部上に配置され、電源領域層とドリフト層との間で横方向の逆導電チャンネルを形成している。そのような活性領域を有するトランジスタは非常に有利であることがわかり、特にチャンネル領域層はデバイスの遮断状態における低い電界のためにできるだけ薄くすることが可能であり、その結果、トランジスタのオンステート抵抗も低くなる。
【００１３】
本発明の他の好的実施例によると、前記埋め込み領域は高ドーピング処理されている。その結果、デバイスの遮断状態においては、電界がこの埋め込み領域へ濃縮され、特に埋め込み格子の場合には、このことは、デバイスの遮断状態において形成されるｐｎ接合部が、デバイスにかかる電圧の大部分を受け持つことを意味している。
【００１４】
本発明の他の好的実施例によると、前記チャンネル領域層は低ドーピング処理されており、好ましくは１０16ないし５×１０17ｃｍ-3のドーピング濃度を有しており、このことは、デバイスの内部に逆導電チャンネルを形成するためのしきい電圧が比較的低く、該チャンネル内に高い移動性が得られ、ゲート誘電体にかかる電界を減少させることを意味している。
【００１５】
本発明の他の好的実施例によると、前記チャンネル領域層は、好ましくは、前記チャンネルの方向から見て薄く、結果として短い逆チャンネルが形成されており、該チャンネルの長さは好ましくは１μｍ以下である。そのような短いチャンネルは、デバイスの遮断状態においてトランジスタのこの部分における電界を減少させることによって可能であり、このことはトランジスタのオンステート抵抗が減少することを意味している。
【発明の効果】
【００１６】
このようにして、デバイスの遮断状態において高電圧に耐えることのできる半導体デバイスが得られるが、デバイスの遮断状態における電界は前記副半導体デバイスにおいて低い値に保持されており、従って不動態化のための絶縁層と、ゲートを絶縁するための特に可能性のある絶縁層が保護される。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の好的実施例による半導体デバイスの単純化した断面図である。
【図２】図１における半導体デバイスの電圧制限部を製造するための方法の最も重要な工程を説明する単純化された断面図である。
【図３】図１における半導体デバイスの電圧制限部を製造するための方法の最も重要な工程を説明する単純化された断面図である。
【図４】図１における半導体デバイスの電圧制限部を製造するための他の方法の最も重要な工程を説明する単純化された断面図である。
【図５】図１における半導体デバイスの電圧制限部を製造するための他の方法の最も重要な工程を説明する単純化された断面図である。
【図６】図１における半導体デバイスの電圧制限部を製造するための他の方法の最も重要な工程を説明する単純化された断面図である。
【図７】図１における半導体デバイスの活性領域、即ち、実際のトランジスタ部分を製造するための方法の最も重要な工程を説明する単純化された断面図である。
【図８】図１における半導体デバイスの活性領域、即ち、実際のトランジスタ部分を製造するための方法の最も重要な工程を説明する単純化された断面図である。
【図９】図１における半導体デバイスの活性領域、即ち、実際のトランジスタ部分を製造するための方法の最も重要な工程を説明する単純化された断面図である。
【図１０】図１における半導体デバイスの活性領域、即ち、実際のトランジスタ部分を製造するための方法の最も重要な工程を説明する単純化された断面図である。
【図１１】図１に示したタイプのデバイスに対して印加した電流密度と印加電圧とのグラフであり、２つの異なったピッチを用い、しかし近接した埋め込み格子の領域間の間隔と、ゲートに印加する正の電圧とは同一である。
【図１２】２つの異なった間隔を用い、しかしピッチは同一にした場合の、図１１と同様なグラフである。
【図１３】本発明の第２の好的実施例によるトランジスタの単純化された断面図である。
【図１４】図１３に示した実施例とは若干修正された、本発明の第３の好的実施例によるトランジスタの、図１３と同様な図である。
【発明を実施するための形態】
【００１８】
本発明によるデバイスおよびトランジスタの他の利点や長所は、以下の説明と、他の従属的な請求項を参照すると明らかになるであろう。
【００１９】
添付図面を参照しながら、以下に本発明の好的実施例を例にしながら詳細に説明する。
【実施例】
【００２０】
本発明の第１の好的実施例によるＳｉＣでできたＭＩＳＦＥＴが図１に示されている。しかしながら、この図に示された前記デバイスにおける層と領域の相対的な寸法は、図を明瞭にするためのものであることに注意すべきである。該デバイスはＭＩＳＦＥＴ構造１（金属絶縁層の半導体の電界効果トランジスタ）の形態になった上部の副半導体デバイスと、ＪＦＥＴ（接合ゲート電界効果トランジスタ）状の構造を有する下部の電圧制限部２とからなっている。該下部２は、米国特許出願第０８／６３６９６９に記載された方法を用いることによって製造され、該上部は本出願の譲受人による米国特許出願第０８／６７８５４８に記載された方法を用いることによって、前記下部の頂部の上に連続的に製造される。本発明はここで、前記２つの概念が、前述した出願によって画定された独立的なパラメータを用いて省略することのできる新しいデバイスの中でどのようにして組み合わせることができるかを記述するものである。図１に示された好ましいデバイスがどのようにして製造されるかということを、図２から図１０を参照しながら説明する。また図１に示されたトランジスタを製造するための方法が、インプランテーション工程の後のアニ−リング工程だけでなく、幾つかのマスキング工程とデマスキング工程を含んでいることが強調されるが、しかしながらこのことは本発明とは関係が無く、従ってここではこれ以上のことは記述しないであろう。
【００２１】
まず第１に、高ドーピング処理されたｎ型基板３が用意され、その上に、好ましくは化学蒸着法によって、低ドーピング処理されたＳｉＣのｎ型ドリフト層４がエピタキシャル的に成長される。これらの層をドーピング処理するために、窒素やリンのようなあらゆる適当なドナーを用いてもよい。典型的なドーピング濃度は、ドリフト層および基板層のそれぞれに対して、１０15−１０16ｃｍ-3および１０18−１０20ｃｍ3であってもよい。マスキング工程と該マスクのパターン化工程の後に、ｐ型の不純物添加物が、高加速エネルギーを用いることによってドリフト層４の中へ注入され、従って多数の横方向に離隔された領域６によって形成される格子５が生産される。これらのｐ型領域６は高いドーピング濃度、例えば１０19−１０20ｃｍ-3を有している。次に該領域６の不純物添加物が、これらの領域を高温下でアニ−リング処理することによって、電気的に活性状態される。デマスキング工程の後で、ｎ型のＳｉＣの低ドーピング層７が、化学蒸着法によって層４の頂部上にエピタキシャル的に生長される。該層４と７とは実際に一緒になって、このようにして製造されるトランジスタのドリフト層を形成し、このようにして該ドリフト層の中へ深く埋まってしまう格子５は、この再生長技術によって簡単に得ることができる。
【００２２】
図４から図６は図３に示した構造を得るための他の方法を説明している。この方法においては、低ドーピング処理されたｎ型のドリフト層部分４が基板３の上でエピタキシャル的に生長され、その後で、高ドーピング処理されたｐ型の層６’が前記層４の上でエピタキシャル的に生長される。次に、該層６’は、例えば反応性イオン食刻によってパターン化され、ある間隔をおいてｎ型領域６が形成される。次に、該パターン化された構造の頂部に、低ドーピング処理されたｎ型のドリフト層７が再成長される。
【００２３】
図２、３、あるいは図４から６におけるようにして電圧制限部を形成した後で、図７から１０に関連して、デバイスのＭＯＳＦＥＴあるいはＭＩＳＦＥＴ部分が製造される。まず第１に、ドリフト層部分７の頂部に、多結晶型あるいはアモルファス型のシリコン層８が塗付される。該層８の頂部上には別のマスキング材料、例えば金属の層９が塗付される。開口部１０を食刻する工程の後で、表面に近い層１１の中へｎ型不純物が注入され、従ってこの工程によって高ドーピング濃度が得られることになるであろう。その後、またｐ型不純物が、より高い加速エネルギーを用いて注入され、高濃度のアクセプターを含有した深い基層１２が形成される。ある厚さのシリコン層８でできた表面層１３が高温下で酸化され、酸化物（ＳｉＯ2）の層１３が形成される。該酸化物表面層１３は湿式食刻によって除去され、その後、ｐ型不純物が前記酸化物層１３を除去することによって形成された開口１４によって画定されるＳｉＣ層の領域の中へ注入されるが、該除去工程の程度は、予め生成された前記表面近傍層１１のドーピング型は維持されるが、該除去工程によって露出された第２の表面近傍層１５のドーピング型が変化されて、前記酸化シリコンの層１３の厚さによって画定される横方向延長部においてｐ型のドーピング処理されたチャンネル領域が形成される程度のものである。このようにして、丁度準ミクロン領域の中で非常に短いチャンネル巾になったチャンネル領域層が、非常に単純でかつ信頼度の高い方法によって、正確に製造することができる。該チャンネル領域層１５は、好ましくは１０16−５×１０17ｃｍ-3の低ドーピング濃度を有し、このことは可能であるが、さらに、後にもっと詳細に説明するが、埋められた格子構造５の分圧特性によって逆バイアスがかかった時に、比較的高電圧をブロックすることのできるトランジスタを得ることになるであろう。
【００２４】
図１０においては、電源領域層１１の頂部に対して、次に電源接点１６がどのようにして従来的な方法で取り付けられるかが示されている。デバイスの頂部上に、それを不動態化させるため、またその頂部に取り付けられるゲート接点１８を絶縁するために、例えばＳｉＯ2でできた絶縁層１７が取り付けられ、該絶縁層は各々の前記チャンネル領域層１５の全体の横方向延長部を少なくとも覆う程度に横方向に延在している。図１と同様に図７も最外側のチャンネル領域層１５’に関してゲート接点が示されていないという意味において簡略化されているが、そこにはまた実際的にゲート電極が配置されるであろう。前記デバイスにはまた、図１０に示された構造の頂部上において、より厚い絶縁不動態層が設けられてもよい。
【００２５】
トランジスタの機能に関していうと、埋め込み領域６が固定的な電位を有していることが重要であり、このことは普通はそれらを例えば電源に短絡させることによって得られる。従って格子の機能は以下のとおりである。トランジスタの順方向導電状態においては、近接した格子領域６の間に位置したドリフト層の領域１９がｎ型になっていて、それらの間の電子の移動を可能にしており、従って、ドリフト層と電源領域層１１との間においてゲート接点１８に正の電圧を印加することによって、トランジスタのドレン部２０と電源１６との間でも、前記チャンネル領域層に形成された逆導電チャンネルを介して電子の移動を可能にしている。
【００２６】
しかしながら、トランジスタが順方向遮断状態になっているときには、ドレン部、従って基板上に印加された正の電圧は埋め込み格子の各領域６を取り囲んでいる空乏領域を拡大させ、従って近接した埋め込み格子領域６の間の領域１９は全体的に空乏化され、従ってドリフト層の深い部分にｐｎ接合部が形成されるであろう。該ｐｎ接合部は分圧器として作用し、トランジスタ全体の電圧降下の主な部分となり、従ってチャンネル領域層におけるチャンネル２１の近傍における電界、従って絶縁層１７における電解が極端に制限され、従ってこの領域は従来型のＭＯＳＦＥＴにおけるように最大電界を持たないであろう。この事実の利点については前段で十分に説明してきた。
【００２７】
前記格子間の間隔（ｓ）は、図１に示したように、２つの近接する埋め込み領域６の間の距離として定義され、この間隔は該埋め込み領域６のドーピング濃度と同様に最適化され、電圧遮断容量とオンステート損失に関する格子の過流損寄与との間にトレードオフの関係を形成させる。このことについては図１１と図１２を参照しながらさらに説明する。
【００２８】
トランジスタはある種のピッチ（Ｐ）をおいて配置された幾つかの活性領域を有しており、このピッチは図１に示したような２つの近接する活性領域構造の間の中心間距離として定義される。該ピッチはそのような活性領域が配置されている位置における密度とともに増加する。
【００２９】
図１１においては、図１におけるトランジスタの電流密度（Ｊd）が、２つの異なったピッチ、即ち小ピッチ（ａ）と大ピッチ（ｂ）とに関して、トランジスタのドレン部と電源との間の印加電圧（ＶDS）によってどのように変化するかが示されている。この両方の場合にも、ゲート電圧と間隔（ｓ）とはともに同一である。水平方向の点線２２，２３はそれぞれの飽和電流密度に対応し、垂直方向の点線２４はトランジスタの破壊電圧を示している。前記飽和電流密度がピッチを変化させることによって、トランジスタの破壊電圧の値に影響を与えることなしに変化することがわかる。ピッチが小さくなる程、飽和電流密度は大きくなる。またピッチが小さくなる程、この曲線の下部部分２５を介して定義されるデバイスのオンステート抵抗が小さくなるという結果になる。
【００３０】
図１２は図１１と同じグラフであるが、ここではピッチとゲート電圧が一定であり、小さな間隔（ｃ）と大きな間隔（ｄ）として関する（Ｊd）と（ＶDS）との関係が示されている。この場合のピッチは図１１における曲線（ｂ）、即ち大ピッチと同じである。破壊電圧の値が、格子の埋め込み領域間の間隔を変化させることによって変化し、トランジスタの飽和電流密度を変化させないことが示されている。また図１２から、トランジスタのオンステート抵抗が該間隔によって影響を受け、間隔が小さくなる程（ｃ）、該抵抗が大きくなることがわかる。
【００３１】
従って、このタイプのトランジスタにおいては、独立的に、ピッチ（ｐ）を変化させることによって飽和電流密度を画定し、格子の間隔を変化させることによって破壊電圧を画定することが可能であろう。これらの特性は、もちろん、ドーピング濃度や、デバイスの各種層の厚さによって影響を受けるが、これらが一定ある場合には、前記飽和電流密度と破壊電圧とは、図１１と図１２で示したように、前記ピッチと間隔に依存する。飽和電流密度をできるだけ大きくしておくことは必ずしも目的ではなく、故障、例えば短絡回路のような場合の電流に制限しておき、デバイスのＳＯＡ（安全動作領域）内に維持することが重要である。前記ピッチと間隔の典型的な寸法は、それぞれ、１０−１００μｍと１−１０μｍである。
【００３２】
本発明の第２の好的実施例によるＭＯＳＦＥＴの形態におけるデバイスが図１３に示されている。図１におけるデバイスに存在した層に対応する層については同じ参照番号を付けて示しており、ここでは特に説明しない。ゲート電極１８はここではトレンチ状になって配置され、それをチャンネル領域層１５から分離している絶縁層１７はトレンチ壁上に配置されており、従って該絶縁層１７とチャンネル領域層１５との間の境界面におけるチャンネル領域層の中に、ほぼ垂直な逆導電チャンネルが形成されている。さらに、前記ゲート１８を有したトレンチの側方に別のトレンチ２６が設けられ、高濃度でドープされた埋め込み層２７は、このトレンチの下方でドリフト層に埋め込まれ、電源接点に接続されている。この埋め込み層２７は、デバイスの遮断状態においては、これに対する電界線を曲げ、従って絶縁層１７やチャンネル領域層１５から離れさせ、従って該絶縁層１７は保護され、該チャンネル領域層は低ドーピング濃度を有していて、該遮断状態にあっても該埋全体的に空乏化されてることなく、逆チャンネルのオンステート抵抗も小さくなるであろう。
【００３３】
図１３に関する実施例においては、前記埋め込み層２７はトレンチの底部および壁部に配置され、かつイオン注入によって得られた、高ドーピング処理されたｐ型領域２８と接続されている。該埋め込み領域２７は、好ましくは、図１による構造における埋め込み領域６と同様に、注入と再生長の組み合わせによって得られる。
【００３４】
図１４に関する実施例は図１３に関する実施例とは、埋め込み領域２７がトレンチ２６に対して全体に亘って延在していて、該埋め込み領域に対する接点を作るために、トレンチの底部へ注入する必要がないという点において異なっている。従って、ここでは埋め込み領域の下限の比較的深い配置は、層を形成するための注入と再生長、また再度の注入と再生長によって得られ、該層の外側にチャンネル領域層と電源領域層が形成される。
【００３５】
本発明はもちろん上述してきた好的実施例に限定されるものではなく、当業者にとっては、添付した特許請求の範囲において画定した本発明の基礎的な考えから逸脱することなしに、それを修正することが可能であることが明らかになるはずである。
【００３６】
図１におけるトランジスタの基礎層は高度にドーピング処理される必要はなく、適度に、例えば、１０18−１０19ｃｍ-3のドーピング濃度に処理されてもよい。
【００３７】
２極デバイス、例えばＩＧＢＴを得るために、ｐ型の基板層を作ることも当然可能である。この場合には、基板層とドリフト層との間に、高ドーピング処理されたｎ型のバッファー層を有していることが好ましい。
【００３８】
請求項の中で述べている層の数は最小限の数であり、デバイス中でさらに多くの層を配置したり、あるいは層の各領域を選択的にドーピング処理することによって、あらゆる層を幾つかの層に分割することも本発明の範囲の中に入る。
【００３９】
本開示の中における“基板層”という用語は、説明してきた層のドレン部に最も近接した層と言う意味であり、この分野での厳密な言葉の意味における基板層、即ちそこから生長が開始される層である必要はない。実際の基板層はどんな層であってもよく、大部分の場合、それは最も厚い層のことを言い、ドリフト層であってもよい。
【００４０】
“ＳｉＣのデバイス”あるいは“ＳｉＣのトランジスタ”という用語も、デバイスあるいはトランジスタのある部分、例えば接点や絶縁層が他の材料でできている場合も包含する。
【００４１】
請求項の中で定義している“トランジスタ”は実際的には半導体デバイス全体を参照しており、本発明の場合においては、低電圧トランジスタ部分と高電圧格子（ＪＦＥＴ）を包含している。
【００４２】
本発明は、以下の１）〜１６）に記載の発明を含む。
【００４３】
１）３個の端子を有するＳｉＣ半導体デバイスであって、該デバイスの遮断状態において該端子の内の２個の間で高電圧を維持することができ、該３個目の端子は、該デバイスがトランジスタ作用を有し、かつ絶縁ゲートタイプのものとなるように、制御用電極として用いられる、ＳｉＣ半導体デバイスにおいて、該デバイスが、各々が単数あるいは複数のＳｉＣ半導体層を有し、かつ前記２個の端子の間で直列的に接続された２つの部分からなり、第１の部分がデバイスの遮断状態において低電圧にのみ耐えることのできる副半導体デバイス（１）であり、第２の部分がデバイスの遮断状態において高電圧に耐えることができ、かつその遮断状態においてデバイスに印加される電圧の大部分を受け持って前記副半導体デバイスを保護するようになった電圧制限部（２）であることを特徴とする半導体デバイス。
【００４４】
２）前記デバイスの前記電圧制限部（２）が、前記副半導体デバイスより下方のある距離をおいたところにおいて、対抗的な第２の導電型の層（４）の中へ埋め込まれた、第１の導電型の少なくとも１つの領域（６）からなっている、１）記載の半導体デバイス。
【００４５】
３）さらに、横方向に隔置された１つ以上の前記埋め込み領域（６）を具備し、該デバイスの遮断状態において前記第１導電型の連続層を形成し、従って前記副半導体デバイスからある距離をおいたところにおいて、該デバイスの遮断状態においてデバイスにかかる電圧降下の大部分を受け持つｐｎ接合部を形成するようになった格子（５）を形成している２）記載の半導体デバイス。
【００４６】
４）前記第１導電型がｐ型である、２）あるいは３）記載の半導体デバイス。
【００４７】
５）前記副半導体デバイス（１）が、ゲート（１８）とチャンネル領域層（１５）との間の絶縁層（１７）を有したゲート制御されたデバイスである、１）から４）のいずれか１項に記載の半導体デバイス。
【００４８】
６）前記副半導体デバイス（１）がＭＩＳＦＥＴあるいはＩＧＢＴであり、前記制限部（２）がＪＦＥＴ状の構造を有している、１）から５）のいずれか１項に記載の半導体デバイス。
【００４９】
７）絶縁ゲートを有し、かつa) MISFETおよびb) IGBTの内の１つであるSiCトランジスタにおいて、該トランジスタが順番にドレン部（２０）と、（ａ）の場合にはｎ型で、ｂ）の場合にはｐ型であり、ｂ）の場合にはその頂部にc) 高ドーピング処理されたｎ型バッファー層とd) そのような層なしのいずれかである高ドーピング処理された基板層（３）と、低ドーピング処理されたｎ型ドリフト層（４，７）とを層状に有し、さらに該トランジスタが、該ドリフト層の頂部に配置された高ドーピング処理されたｎ型の電源領域層（１１）と、電源領域層の頂部上に配置された電源（１６）と、該電源領域層をドリフト層から分離するｐ型のチャンネル領域層（１５）と、該チャンネル領域層の次に配置されて、少なくとも該電源領域層からドリフト層（１１）へ延在する絶縁層（１７）と、該絶縁層上に配置されて、電圧をかけた時に電源からドレン部へ電子移動するために、該絶縁層との境界面においてチャンネル領域層の中で延在する逆導電チャンネル（２１）を形成するようになったゲート電極（１８）とを有する活性領域を具備し、該トランジスタがさらに、前記ｐ型のチャンネル領域層（１５）の下方である距離をおいたところのドリフト層（４，７）の中へ埋め込まれた、少なくとも１つのｐ型の付属領域（６）を包含していて、トランジスタの遮断状態において該チャンネル領域層によって受け持つべき電界を減少させるようになっていることを特徴とするＳｉＣのトランジスタ。
【００５０】
８）さらに、横方向の隔置され格子（５）を形成した１つ以上の前記埋め込み領域（６）を具備し、これにより該トランジスタの遮断状態において連続的なｐ型層を形成し、さらに該ｐ型チャンネル領域層から下方へある距離をおいたところにおいて、該トランジスタの遮断状態においてトランジスタにかかる電圧降下の大部分を受け持つｐｎ接合部を形成されるようになっている７）に記載のＳｉＣのトランジスタ。
【００５１】
９）さらに、互いに他に対して横方向に隔置されて、固定的なピッチ（Ｐ）をおいて配置された１つ以上の前記活性領域を具備し、前記埋め込み格子（５）の前記付属領域（６）の間のピッチと間隔（Ｓ）とが、トランジスタの望みのオンステート抵抗と破壊電圧をそれぞれ得るために選択されている、８）に記載のＳｉＣのトランジスタ。
【００５２】
１０）前記絶縁層（１７）が前記チャンネル領域層（１５）の頂部上に配置され、前記ゲート電極（１８）が該絶縁層の頂部上に配置され、電源領域層（１１）とドリフト層（４，７）との間で横方向の逆導電チャンネル（２１）を形成している、７）から９）のいずれか１項に記載のＳｉＣのトランジスタ。
【００５３】
１１）さらに、前記付属的な埋め込み領域（６）の上方、および電源領域層（１１）の下方に配置されたｐ型の基礎層（１２）を具備し、該基礎層が電源領域層をドリフト層（４，７）から分離するために配置されている、１０）に記載のＳｉＣのトランジスタ。
【００５４】
１２）前記埋め込み領域（６）が高ドーピング処理されている、７）から１１）のいずれか１項に記載のＳｉＣのトランジスタ。
【００５５】
１３）前記チャンネル領域層（１５）が低ドーピング処理されている、７）から１２）のいずれか１項に記載のＳｉＣのトランジスタ。
【００５６】
１４）前記チャンネル領域層（１５）のドーピング濃度が１０16ないし５×１０17ｃｍ-3である、１３）に記載のＳｉＣのトランジスタ。
【００５７】
１５）前記チャンネル領域層（１５）が前記チャンネルの方向から見て薄く、結果として短い逆チャンネル（２１）が形成されている、７）から１４）のいずれか１項に記載のＳｉＣのトランジスタ。
【００５８】
１６）該チャンネル（２１）の長さが２μｍ以下である、１５）に記載のＳｉＣのトランジスタ。
【符号の説明】
【００５９】
１  ＭＩＳＦＥＴ構造
２  電圧制限部
３  ｎ型基板
４  ｎ型ドリフト層
５  格子
６  Ｐ型領域
７  ｎ型ドリフト層
８  シリコン層
９  金属の層
１０  開口部
１１  ソース領域層
１２  深い基層
１３  表面層
１６  ソース（電源）
１７  絶縁層
１８  ゲート電極
１９  ドリフト層
【図１】
0005829975.tif 000002
【図２】
0005829975.tif 000003
【図３】
0005829975.tif 000004
【図４】
0005829975.tif 000005
【図５】
0005829975.tif 000006
【図６】
0005829975.tif 000007
【図７】
0005829975.tif 000008
【図８】
0005829975.tif 000009
【図９】
0005829975.tif 000010
【図１０】
0005829975.tif 000011
【図１１】
0005829975.tif 000012
【図１２】
0005829975.tif 000013
【図１３】
0005829975.tif 000014
【図１４】
0005829975.tif 000015