(57)【特許請求の範囲】
【請求項１】
２つの電極を具備する半導体素子が半導体層に形成され平面視において略矩形形状である能動領域の外側に、平面視において当該能動領域を取り囲む略矩形環形状の周辺領域を具備する半導体装置であって、
前記周辺領域において、
前記略矩形形状の１辺側において一端が前記２つの電極の一方と接続され、前記１辺と平行な前記略矩形環形状の外側の１辺側に向かって延伸し、当該外側の１辺側で他端が前記２つの電極の他方と接続される複数の多結晶シリコン層が、前記半導体層との間に絶縁層を挟んで形成され、
前記多結晶シリコン層は、長手方向が前記略矩形形状の１辺との間でなす角度がθ（０＜θ＜９０°）となる直線形状とされて延伸する傾斜部を具備し、当該傾斜部において複数のｐｎ接合が前記長手方向とｐｎ接合界面とが垂直になるように形成され、複数の前記多結晶シリコン層において前記傾斜部が平行に形成され、
前記傾斜部において、前記ｐｎ接合界面が長手方向において周期Ｚｐで周期的にＮｚ個形成され、
複数の前記多結晶シリコン層における前記傾斜部が平行とされた箇所において、前記ｐｎ接合界面が同一の直線を構成するように形成され、
前記半導体素子の耐圧をＶｄｓ、単一の前記ｐｎ接合の耐圧をＶｚとして、Ｖｄｓ＜Ｖｚ×Ｎｚ、前記略矩形形状の１辺と前記外側の１辺との間の間隔をＬとして、０＜ｓｉｎθ＜Ｌ／（Ｚｐ・Ｎｚ）とされたことを特徴とする半導体装置。
【請求項２】
前記半導体素子はパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、又はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記２つの電極の一方は、前記パワーＭＯＳＦＥＴにおけるソース電極、又は前記ＩＧＢＴにおけるエミッタ電極であり、
前記２つの電極の他方は、前記パワーＭＯＳＦＥＴにおけるドレイン電極、又は前記ＩＧＢＴにおけるコレクタ電極であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
２つの電極を具備する半導体素子が半導体層に形成され平面視において略矩形形状である能動領域の外側に、平面視において当該能動領域を取り囲む略矩形環形状の周辺領域を具備する半導体装置であって、
前記周辺領域において、
前記略矩形形状の１辺側において一端が前記２つの電極の一方と接続され、前記１辺と平行な前記略矩形環形状の外側の１辺側に向かって延伸し、当該外側の１辺側で他端が前記２つの電極の他方と接続される複数の多結晶シリコン層が、前記半導体層との間に絶縁層を挟んで形成され、
前記多結晶シリコン層は、長手方向が前記略矩形形状の１辺との間でなす角度がθ（０＜θ＜９０°）となる直線形状とされて延伸する傾斜部を具備し、当該傾斜部において複数のｐｎ接合が前記長手方向とｐｎ接合界面とが垂直になるように形成され、複数の前記多結晶シリコン層において前記傾斜部が平行に形成され、
前記傾斜部において、前記ｐｎ接合界面が長手方向において周期Ｚｐで周期的にＮｚ個形成され、
複数の前記多結晶シリコン層における前記傾斜部が平行とされた箇所において、前記ｐｎ接合界面が同一の直線を構成するように形成され、
前記半導体素子の耐圧をＶｄｓ、単一の前記ｐｎ接合の耐圧をＶｚとして、Ｖｄｓ＞Ｖｚ×Ｎｚ、前記略矩形形状の１辺と前記外側の１辺との間の間隔をＬとして、０＜ｓｉｎθ＜Ｌ／（Ｚｐ・Ｎｚ）とされたことを特徴とする半導体装置。
【請求項５】
前記半導体素子はパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、又はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）であり、
前記２つの電極の一方は、前記パワーＭＯＳＦＥＴにおけるゲート電極、又は前記ＩＧＢＴにおけるゲート電極であり、
前記２つの電極の他方は、前記パワーＭＯＳＦＥＴにおけるドレイン電極、又は前記ＩＧＢＴにおけるコレクタ電極であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の多結晶シリコン層は、前記略矩形形状における交差する２辺に対応した２つの前記傾斜部を具備すると共に、当該２つの前記傾斜部の間に、曲線形状で９０°向きを変える曲線部を具備し、
２つの前記傾斜部の各々と前記曲線部との間に、前記交差する２辺の各々と平行に直線状に延伸する２つの平行部を具備することを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。
【請求項７】
隣接する前記複数の多結晶シリコン層の曲線部は、それぞれ異なる曲率半径をもち略同一の曲率中心をもつ円弧形状を具備することを特徴とする請求項６に記載の半導体装置。
【請求項８】
隣接する前記複数の多結晶シリコン層の曲線部は、略同一の曲率半径をもちそれぞれ異なる曲率中心をもつ円弧形状を具備することを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記平行部において、ｐｎ接合が、前記平行部が延伸する方向とｐｎ接合界面とが垂直になるように形成されたことを特徴とする請求項６から請求項８までのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧が印加されて動作する半導体装置の構造に関する。
【背景技術】
【０００２】
高電圧が印加され、大電流が流されて動作するパワー半導体素子においては、各電極間に高電圧が印加される。このため、各電極間における耐圧が充分に高くなる構造が採用される。
【０００３】
一般的には、高電圧が印加された場合に局所的に電位勾配が大きくなる箇所でブレークダウンは発生する。このため、耐圧を高めるためには、電位勾配（電界強度）が大きくなる箇所が局所的に発生しないような構造を採用することが有効である。このため、一般的には、能動領域を環状に取り囲む逆導電型層（ガードリング）等が用いられている。
【０００４】
例えば、特許文献１には、こうした構造をもつＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が記載されている。このＩＧＢＴにおいては、能動領域（エミッタやゲートが形成された領域）を多重に取り囲む環状のガードリングが設けられた構成が記載されている。このガードリングにより、表面近傍の面内方向においては局所的な電界強度の緩和が図れる。更に、エミッタ領域の下部における拡散層の断面形状を最適化することにより、半導体層の内部で局所的に電位勾配が高まる箇所を除去している。これにより、ＩＧＢＴにおける耐圧を向上させることができる。こうした構造は、ＩＧＢＴに限らず、同様の構造をもち、同様に耐圧が要求されるパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）においても同様である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２７７３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のガードリングを用いた構成においては、半導体層とその中に形成されたガードリング（逆導電型層）との界面に空乏層が形成され、特にこの空乏層が横方向に存在することが電界強度の緩和に寄与する。しかしながら、半導体層や逆導電型層において空乏化していない領域は、電界強度の緩和には寄与しない。このため、こうした逆導電型層を用いて電界強度を緩和する場合には、本来電界強度の緩和に寄与しない領域も同時形成される。このため、電界強度の緩和に必要となるためにガードリングが占める面積は大きくなる。すなわち、充分な耐圧を確保するためには、ガードリングを広い面積にわたり形成することが必要であった。
【０００７】
すなわち、パワー半導体素子において、周辺の電界強度を緩和する構造を小さな面積で実現することは困難であった。
【０００８】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、２つの電極を具備する半導体素子が半導体層に形成され平面視において略矩形形状である能動領域の外側に、平面視において当該能動領域を取り囲む略矩形環形状の周辺領域を具備する半導体装置であって、前記周辺領域において、前記略矩形形状の１辺側において一端が前記２つの電極の一方と接続され、前記１辺と平行な前記略矩形環形状の外側の１辺側に向かって延伸し、当該外側の１辺側で他端が前記２つの電極の他方と接続される複数の多結晶シリコン層が、前記半導体層との間に絶縁層を挟んで形成され、前記多結晶シリコン層は、長手方向が前記略矩形形状の１辺との間でなす角度がθ（０＜θ＜９０°）となる直線形状とされて延伸する傾斜部を具備し、当該傾斜部において複数のｐｎ接合が前記長手方向とｐｎ接合界面とが垂直になるように形成され、複数の前記多結晶シリコン層において前記傾斜部が平行に形成され、前記傾斜部において、前記ｐｎ接合界面が長手方向において周期Ｚｐで周期的にＮｚ個形成され、複数の前記多結晶シリコン層における前記傾斜部が平行とされた箇所において、前記ｐｎ接合界面が同一の直線を構成するように形成され、前記半導体素子の耐圧をＶｄｓ、単一の前記ｐｎ接合の耐圧をＶｚとして、Ｖｄｓ＜Ｖｚ×Ｎｚ、前記略矩形形状の１辺と前記外側の１辺との間の間隔をＬとして、０＜ｓｉｎθ＜Ｌ／（Ｚｐ・Ｎｚ）とされたことを特徴とする。
本発明の半導体装置において、前記半導体素子はパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、又はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）であることを特徴とする。
本発明の半導体装置において、前記２つの電極の一方は、前記パワーＭＯＳＦＥＴにおけるソース電極、又は前記ＩＧＢＴにおけるエミッタ電極であり、
前記２つの電極の他方は、前記パワーＭＯＳＦＥＴにおけるドレイン電極、又は前記ＩＧＢＴにおけるコレクタ電極であることを特徴とする。
本発明の半導体装置は、２つの電極を具備する半導体素子が半導体層に形成され平面視において略矩形形状である能動領域の外側に、平面視において当該能動領域を取り囲む略矩形環形状の周辺領域を具備する半導体装置であって、前記周辺領域において、前記略矩形形状の１辺側において一端が前記２つの電極の一方と接続され、前記１辺と平行な前記略矩形環形状の外側の１辺側に向かって延伸し、当該外側の１辺側で他端が前記２つの電極の他方と接続される複数の多結晶シリコン層が、前記半導体層との間に絶縁層を挟んで形成され、前記多結晶シリコン層は、長手方向が前記略矩形形状の１辺との間でなす角度がθ（０＜θ＜９０°）となる直線形状とされて延伸する傾斜部を具備し、当該傾斜部において複数のｐｎ接合が前記長手方向とｐｎ接合界面とが垂直になるように形成され、複数の前記多結晶シリコン層において前記傾斜部が平行に形成され、前記傾斜部において、前記ｐｎ接合界面が長手方向において周期Ｚｐで周期的にＮｚ個形成され、複数の前記多結晶シリコン層における前記傾斜部が平行とされた箇所において、前記ｐｎ接合界面が同一の直線を構成するように形成され、前記半導体素子の耐圧をＶｄｓ、単一の前記ｐｎ接合の耐圧をＶｚとして、Ｖｄｓ＞Ｖｚ×Ｎｚ、前記略矩形形状の１辺と前記外側の１辺との間の間隔をＬとして、０＜ｓｉｎθ＜Ｌ／（Ｚｐ・Ｎｚ）とされたことを特徴とする。
本発明の半導体装置において、前記半導体素子はパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、又はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）であり、前記２つの電極の一方は、前記パワーＭＯＳＦＥＴにおけるゲート電極、又は前記ＩＧＢＴにおけるゲート電極であり、前記２つの電極の他方は、前記パワーＭＯＳＦＥＴにおけるドレイン電極、又は前記ＩＧＢＴにおけるコレクタ電極であることを特徴とする。
本発明の半導体装置において、前記複数の多結晶シリコン層は、前記略矩形形状における交差する２辺に対応した２つの前記傾斜部を具備すると共に、当該２つの前記傾斜部の間に、曲線形状で９０°向きを変える曲線部を具備し、２つの前記傾斜部の各々と前記曲線部との間に、前記交差する２辺の各々と平行に直線状に延伸する２つの平行部を具備することを特徴とする。
本発明の半導体装置において、隣接する前記複数の多結晶シリコン層の曲線部は、それぞれ異なる曲率半径をもち略同一の曲率中心をもつ円弧形状を具備することを特徴とする。
本発明の半導体装置において、隣接する前記複数の多結晶シリコン層の曲線部は、略同一の曲率半径をもちそれぞれ異なる曲率中心をもつ円弧形状を具備することを特徴とする。
本発明の半導体装置は、前記平行部において、ｐｎ接合が、前記平行部が延伸する方向とｐｎ接合界面とが垂直になるように形成されたことを特徴とする。
【発明の効果】
【００１０】
本発明は以上のように構成されているので、パワー半導体素子において、周辺の電界強度を緩和する構造を小さな面積で実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る半導体装置の上面から見た構成図である。
【図２】本発明の実施の形態に係る半導体装置の能動領域において形成された半導体素子の断面図である。
【図３】本発明の実施の形態に係る半導体装置の周辺領域の構成の上面図である。
【図４】本発明の実施の形態に係る半導体装置の周辺領域の断面図である。
【図５】多結晶シリコン層中において形成される空乏層の状況を模式的に示す図である。
【図６】本発明の実施の形態に係る半導体装置の周辺領域の角部における構成の上面図である。
【図７】本発明の実施の形態に係る半導体装置の周辺領域の構成の変形例の上面図である。
【図８】本発明の実施の形態に係る半導体装置の周辺領域の角部における構成の変形例の上面図である。
【図９】本発明の実施の形態に係る半導体装置の周辺領域の平行部における構成の変形例の上面図である。
【図１０】本発明の実施の形態に係る半導体装置の２種類の等価回路である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態となる半導体装置につき説明する。この半導体装置は、パワーＭＯＳＦＥＴであり、特に、パワーＭＯＳＦＥＴの能動領域（ゲートやゲート下のチャンネルが形成される領域）の周囲において、電位勾配（電界強度）が局所的に高くなる箇所が発生しにくい構造が形成される。
【００１３】
図１は、このパワーＭＯＳＦＥＴ（半導体装置）１０の上面から見た構成図である。このパワーＭＯＳＦＥＴ１０は略矩形体形状をなしており、その中央部に平面視において略矩形形状の能動領域Ｐが形成されている。能動領域Ｐにおいては、半導体層５０の上に複数のゲート電極２０が形成され、ゲート電極２０の周囲には、ゲート電極２０と絶縁されたソース電極３０が形成されている。複数のゲート電極２０は、ゲート接続電極２１によって並列に接続されている。一方、下面側の全面には、ドレイン電極が形成されている。これにより、能動領域Ｐにおいては並列に接続された複数のパワーＭＯＳＦＥＴ素子（半導体素子）が形成されている。なお、ここでは、ソース電極３０の外形が能動領域Ｐの形状と等しくなっている。
【００１４】
図２は、図１におけるＡ−Ａ方向（ゲート電極２０の長手方向に垂直な方向）の断面図である。このパワーＭＯＳＦＥＴ素子は、プレーナゲート型であり、半導体層の表面に、ゲート酸化膜を介してゲートが形成される。
【００１５】
この構造における半導体層５０はシリコンで形成され、ドレインとして機能するｎ＋（不純物濃度の高いｎ型）基板５１上に、ｎ−（不純物濃度の低いｎ型）層５２が形成されている。ｎ−層５２の上にはゲート酸化膜６０を介してゲート電極２０が形成されている。ゲート電極２０は例えば導電性の多結晶シリコンで構成することができる。ゲート電極２０の両側の半導体層５０（ｎ−層５２）中にはｐ層５３が形成されており、ｐ層５３の中にはソースとして機能するｎ＋層５４が更に形成されている。また、この構造の上面には、ゲート電極２０と絶縁されるように、層間絶縁層６１を介してソース電極３０が形成されている。ソース電極３０は、ｎ＋層５４及びｐ層５３の表面と接続されている。
【００１６】
一方、ｎ＋基板５１の下面にはドレイン電極４０が形成されている。また、前記の通り、上面側では、層間絶縁層６１によってソース電極３０との間の絶縁性が確保される状態で、ゲート接続電極２１が形成されている。この構造においては、ソース電極３０、ドレイン電極４０、ゲート接続電極２１をＭＯＳＦＥＴの３つの電極端子として、その動作をすることができる。特に、ソース電極３０とドレイン電極４０の間には高電圧が印加され、大電流が流される。なお、上記の各層の製造方法や各電極の材料等は、通常知られるものと同様である。また、上記の構造は通常のプレーナゲート型のＭＯＳＦＥＴと同様である。
【００１７】
図１に示されるように、平面視において能動領域Ｐを取り囲む略矩形環形状の周辺領域Ｑが形成されている。このパワーＭＯＳＦＥＴ１０の構造において特徴的なのは、周辺領域Ｑ中の構造である。図１における周辺領域Ｑ内の領域Ｘの詳細の上面図を図３に、そのＣ−Ｃ方向の断面図を図４に示す。領域Ｘは、図１における能動領域Ｐの下辺側の周辺領域Ｑの一部である。
【００１８】
この領域Ｘの図３における上側には、前記の通り、ｎ＋層５４及びｐ層５３に接続されたソース電極３０が形成されている。一方、図３における下側（端部側）には、端部ｎ＋層５５が形成され、この端部ｎ＋層５５には端部ドレイン電極４１が形成されている。端部ドレイン電極４１の電位は、ｎ−層５２と同電位となり、この電位はドレイン電極４０と同一である。すなわち、領域Ｘの上下端部にはそれぞれソース電極３０と端部ドレイン電極４１が設けられる。これらの間の電位差はこのパワーＭＯＳＦＥＴ１０の動作時におけるソース・ドレイン間の電位差となる。
【００１９】
一方、図３、４に示されるように、周辺領域Ｑにおいては、半導体層５０との間に周辺層間絶縁層（絶縁層）６２を介して複数の多結晶シリコン層７０が、ソース電極３０から端部ドレイン電極４１の間にかけて設けられる。多結晶シリコン層７０には、その長手方向が図３における水平方向（略矩形形状の能動領域Ｐの１辺を構成する直線の方向）から傾斜した（傾斜角θ、０＜θ＜９０°）傾斜部が設けられている。また、複数の多結晶シリコン層７０における傾斜部の長手方向は互いに平行とされる。この多結晶シリコン層７０は、能動領域Ｐに対応する略矩形形状の１辺側（図３中上側）において、パワーＭＯＳＦＥＴ素子を構成する２つの電極（ソース電極３０、ドレイン電極４０）の一方であるソース電極３０と接続される。また、この多結晶シリコン層７０は、傾斜部を介して、周辺領域Ｑに対応した略矩形環形状の外側の１辺（前記の略矩形形状の１辺に平行）側に延伸する。この外側の１辺側で、２つの電極の他方である端部ドレイン電極４１と接続される。なお、図３においては、ソース電極３０、端部ドレイン電極４１、多結晶シリコン層７０以外の構成要素（周辺層間絶縁層６２等）は記載を省略している。また、後述するように、多結晶シリコン層７０の一端は、ソース電極３０ではなく、ゲート電極２０（ゲート接続電極２１）に接続される場合もある。
【００２０】
多結晶シリコン層７０の傾斜部においては、導電性のｐ型領域７１と、導電性のｎ型領域７２とが長手方向に交互に多数形成されている。ｐ型領域７１、ｎ型領域７２においては、多結晶シリコン層７０の厚さ方向にわたりそれぞれｐ型、ｎ型の導電型とされている。図３に示されるように、平面視において、ｐ型領域７１とｎ型領域７２の境界で構成されるｐｎ接合界面は周期的に構成される。また、このｐｎ接合界面は多結晶シリコン層７０の傾斜部の長手方向と垂直とされ、隣接する多結晶シリコン層７０間においては、ｐ型領域７１同士、ｎ型領域７２同士が隣接するように設定される。このため、隣接する多結晶シリコン層７０におけるｐｎ接合界面は同一直線を構成するように設定される。
【００２１】
パワーＭＯＳＦＥＴ１０の動作時における多結晶シリコン層７０の作用について説明する。まず、多結晶シリコン層７０の両端部はそれぞれソース電極３０（ソース）、端部ドレイン電極４１（ドレイン）と同電位とされる。このため、動作時における多結晶シリコン層７０の両端部間の電位差は大きくなる。しかしながら、この両端部間には多数のｐｎ接合が等間隔で形成されており、このｐｎ接合の中には必ず逆バイアスとなる箇所が１周期中に発生するため、各ｐｎ接合がブレークダウンしない状態では、電位差の方向によらず、多結晶シリコン層７０中を流れる電流は無視できる。すなわち、この多結晶シリコン層７０を絶縁体とみなすことができる。ただし、この多結晶シリコン層７０においては、逆バイアスとなったｐｎ接合の間はほぼ同電位とみなせるため、ソース電極３０と端部ドレイン電極４１間の電位が、逆バイアスとなったｐｎ接合（あるいは空乏層）によって多数に均等に分割される。
【００２２】
一方、図４に示されるように、多結晶シリコン層７０、多結晶シリコン層７０下の周辺層間絶縁層（絶縁層）６２、半導体層５０（ｐ層５３）によってＭＯＳ構造が形成される。このため、半導体層５０（ｐ層５３）の表面電位は、多結晶シリコン層７０の局所的な電位によって制御される。多結晶シリコン層７０の傾斜部においては、長手方向において電位が均等に分割されるため、ｐ層５３の表面電位も均等に分割される。このため、多結晶シリコン層７０の長手方向においては、半導体層５０における局所的な電界集中は抑制される。
【００２３】
この構成の傾斜部が平行に多数設けられており、図１における領域Ｘにおいては、半導体層５０の表面の大半で上記の状況が起こる。このため、半導体層５０の全面において、電界集中を抑制することができる。
【００２４】
また、各傾斜部に設けられているｐｎ接合の数が多いほどこの効果が大きくなることは明らかである。仮に多結晶シリコン層７０の長手方向が図３における垂直方向（能動領域の端部を構成する直線の方向と垂直な方向）となっていた場合には、１本の多結晶シリコン層７０が短くなり、ｐｎ接合の数を確保するためには、ｐ型領域７１、ｎ型領域７２を充分に小さくすることが必要となる。しかしながら、ｐ型領域７１、ｎ型領域７２の大きさは、リソグラフィの精度や不純物の拡散の度合いによって制限されるため、ｐ型領域７１、ｎ型領域７２を小さくすることは困難である。
【００２５】
これに対して、図３の構成においては、多結晶シリコン層７０に設けられた傾斜部の長手方向を、水平方向からわずかに傾斜した方向とすることによって、個々の多結晶シリコン層７０を長く設定し、かつｐ型領域７１、ｎ型領域７２を大きく（長く）設定した場合でも、ｐｎ接合の数を確保することが可能である。また、多結晶シリコン層７０は短い間隔で平行に多数設けられるため、実質的には周辺領域Ｑの大部分は多結晶シリコン層７０で覆われる。このため、周辺領域Ｑにおける半導体層５０（ｐ層５３）の電位は多結晶シリコン層７０で設定され、電界集中が抑制される。
【００２６】
また、ｐ型領域７１とｎ型領域７２の境界のｐｎ接合界面は、多結晶シリコン層７０の長手方向と垂直となる構成が好ましい。ｐｎ接合界面の方向と多結晶シリコン層７０の長手方向との間の関係が異なる場合において多結晶シリコン層７０にバイアスが印加された場合の状況を模式的に示したのが図５である。ここで、不純物濃度は特にｎ型領域７２において高くなっているものとする。このため、バイアス印加時には空乏層７３は不純物濃度の低いｐ型領域７１側に主に形成される。ｐｎ接合の逆方向特性（ブレークダウン特性）は、この空乏層７３の形態の影響を大きく受ける。
【００２７】
図５（ａ）上側に示されるように、ｐｎ接合界面が多結晶シリコン層７０の長手方向と垂直に形成され、図中右上側に−側、左下側に＋側のバイアスが印加された場合においては、図５（ａ）下側に示されるように、空乏層７３はｐｎ接合界面が延伸する方向の両側（多結晶シリコン層７０両側面側）で対称に形成される。多結晶シリコン層７０（傾斜部）の長手方向に沿ったこの空乏層７３の長さをＤ０とする。
【００２８】
一方、ｐｎ接合が多結晶シリコン層７０の長手方向と垂直に形成されていない場合における同様の状況を図５（ｂ）に示す。この場合には、不純物濃度が高いｎ型領域７２と、多結晶シリコン層７０の側面との関係がｐｎ接合が延伸する方向の両側で対称でないために、図５（ａ）とは状況が異なる。図５（ｂ）の下側に示されるように、ｐｎ接合の左上則端部側においては、ｐｎ接合の右上側にはｎ型領域７２が存在していない。空乏層７３はｐｎ接合の両側におけるドナーとアクセプタの総量が均等となるように形成されるため、この状態で平衡状態で空乏層７３が形成されるためには、空乏層７３は左上則端部で短くなる。多結晶シリコン層７０の長手方向に沿ったこの空乏層７３の左上則端部の長さをＤ１とする。一方、右下則端部においては、これと逆の状態となっているため、空乏層７３は右下則端部で長くなる。多結晶シリコン層７０の長手方向に沿ったこの空乏層７３の右下則端部の長さをＤ２とすると、Ｄ２＞Ｄ１となる。一方、左上則端部と右下則端部の中間における状況は図５（ａ）の場合と変わらないため、多結晶シリコン層７０の長手方向に沿った空乏層７３の長さはＤ０となる。すなわち、Ｄ１＜Ｄ０＜Ｄ２となった形態で空乏層７３が形成される。
【００２９】
空乏層７３の両端に印加される電圧は左則端部から右則端部にかけて図５（ａ）の場合と同様であるため、空乏層７３の長さが最も短い長さＤ１の箇所においては最も電界強度が高まり、ブレークダウンしやすくなる。このため、図５（ｂ）の構成の場合には、左上則端部でブレークダウンしやすくなり、多結晶シリコン層７０の耐圧が低くなる。これに対して、図５（ａ）のようにｐｎ接合を多結晶シリコン層７０の長手方向と垂直に形成した場合には、こうした非対称性は発生しないため、耐圧を高くすることができる。
【００３０】
なお、図３における多結晶シリコン層７０の上下方向の長さ（ソース・ドレイン間距離）をＬとし、多結晶シリコン層７０の水平方向からの傾斜角をθとした場合、多結晶シリコン層７０の長手方向における長さはＬ／ｓｉｎθとなる。１本の多結晶シリコン層７０におけるｐｎ接合の数をＮｚ、ｐｎ接合の周期をＺｐと、単一のｐｎ接合の耐圧をＶｚ、要求されるソース・ドレイン間の耐圧をＶｄｓとした場合、Ｖｄｓ／Ｖｚ≒Ｎｚとなる。すなわち、この条件が満たされるようにＮｚを設定すればよい。前記の通り、Ｎｚを大きくするためには、θを小さくする（ただしθ≠０）ことが有効である。すなわち、ｓｉｎθ＜Ｌ／（Ｚｐ・Ｎｚ）とすればよい。
【００３１】
なお、上記の多結晶シリコン層７０においては、多結晶シリコン層７０を絶縁体として用いている、すなわち、パワーＭＯＳＦＥＴの通常動作時において両端部間において流れる電流が無視できる構成とすることが好ましい。このためには、ｐ型領域７１とｎ型領域７２とでサイリスタが構成されないようにｐ型領域７１の長さを設定することが好ましい。
【００３２】
なお、図１における能動領域Ｐの上辺側の周辺領域Ｑの構成は図３を時計回りに１８０°回転させた構成であり、能動領域Ｐの左辺側の周辺領域Ｑの構成は図３を時計回りに９０°、能動領域Ｐの右辺側の周辺領域Ｑの構成は図３を時計回りに２７０°回転させた構成となる。
【００３３】
図１における周辺領域Ｑ内の領域Ｙの詳細の上面図を図６に示す。領域Ｙは、図１における能動領域Ｐの下辺側の周辺領域Ｑと、能動領域Ｐの左辺側の周辺領域Ｑとの接続部分である。なお、図示を省略しているが、領域Ｙにおいても、図４の場合と同様に、多結晶シリコン層７０と半導体層５０との間には周辺層間絶縁層（絶縁層）６２が形成されている。
【００３４】
領域Ｙの上側の領域における構成は、図３の構成を時計回りに９０°回転させた構成となる。このため、複数の多結晶シリコン層７０は、領域Ｙにおいて延伸する方向が変化する。ただし、多結晶シリコン層７０が曲がる際には、電界集中を発生しやすい鋭角的な部分が発生しない構成とされる。このため、図６中右側から前記の傾斜角θで延伸した多結晶シリコン層７０は、図６中における水平方向（能動領域の端部を構成する直線と平行な方向）に一旦向きを変えた平行部を設け、その後に所定の曲率半径をもって図６中の上側に９０°向きを変えた曲線部を設けている。図６においては、角部で最も外側となる多結晶シリコン層７０における平行部をＳ、曲線部をＢで示している。周辺領域Ｑの左辺側では、これらの多結晶シリコン層７０は、能動領域Ｐの左辺と平行とされた平行部を挟んで、能動領域Ｐの左辺を構成する直線と傾斜角θとされて延伸する傾斜部が設けられている。
【００３５】
各多結晶シリコン層７０は、図６中の左下で円弧形状で９０°向きを変える曲線部を具備する。この曲線部の曲率は、内側の多結晶シリコン層７０から外側の多結晶シリコン層７０に向かって大きくなるように設定されている。この際、各々の曲率中心は図６中のＸで示される一定の箇所となるように設定される。
【００３６】
この際、曲線部にｐｎ接合を形成した場合には、図５（ｂ）と同様の状況が発生しやすくなるため、この曲線部にはｎ型領域７２を形成しないことが好ましい。このため、この曲線部はｐ型領域７２のみで構成される。このため、各多結晶シリコン層７０の曲線部は均一な電位となる。この電位は、各多結晶シリコン層７０においてソース電極３０から端部ドレイン電極４１に至るまでの電位がｐｎ接合によって分割された電位となる。半導体層５０（ｐ層５３）の表面電位はこの電位に応じた値となり、各多結晶シリコン層７０の曲線部の直下では一定となる。
【００３７】
上記の構成の多結晶シリコン層７０により、半導体層５０（ｐ層５３）の表面電位を制御し、電界集中を抑制することができる。ここで、前記の通り、多結晶シリコン層７０に傾斜部を形成することにより、多数のｐｎ接合を多結晶シリコン層７０中に形成することができる。これにより、能動領域Ｐの周辺の周辺領域Ｑの幅が狭い場合においても、周辺領域Ｑ中において半導体層５０の表面電位が制御される点を多数設けることができる。このため、従来のガードリングを用いた構成と比べて、電界強度の緩和を行う周辺領域Ｑの面積を小さくすることができ、チップ全体の面積を小さくすることができる。
【００３８】
上記の構成を製造するに際しては、多結晶シリコン層７０は、ゲート酸化膜６０を形成した後にゲート電極２０と同時に多結晶シリコンで形成することができる。この際、周辺領域Ｑにおいて更に酸化膜を局所的に追加して形成することにより、多結晶シリコン層７０下の酸化膜厚とゲート電極２０下の酸化膜厚を異ならせることができる。その後の多結晶シリコン層７０のパターニングは、ゲート電極２０と同時に行うことができる。
【００３９】
また、ｐ層５３はホウ素等のイオン注入によって形成するが、この際に多結晶シリコン層７０にもこのイオン注入が同時に行われる設定とすれば、多結晶シリコン層７０全体をｐ型化することができる。同様に、ｎ＋層５４は燐等のイオン注入によって形成するが、この際に多結晶シリコン層７０におけるｎ型領域７２に対応する領域に選択的にイオン注入が同時に行われる設定とすれば、多結晶シリコン層７０においてｐ型領域７１、ｎ型領域７２を形成することができる。この際、隣接する多結晶シリコン層７０（傾斜部）におけるｐｎ接合界面が同一直線を形成する構成とすれば、周辺領域Ｑにおいてｎ型領域７２を形成するためのマスクは、単純なライン＆スペースのパターンとなる。このため、この製造が特に容易であり、各ｎ型領域７２を小さくすることも特に容易となる。なお、端部ｎ＋層５５もｎ＋層５４と同時に形成することができる。
【００４０】
また、層間絶縁層６１と多結晶シリコン層７０上の周辺層間絶縁層６２は同時に形成することができる。層間絶縁層６１、周辺層間絶縁層６２に開口を形成した後で、ソース電極３０、ゲート接続電極２１、端部ドレイン電極４１をＡｌ等の材料で同時に形成することができる。一方、下面側においては、同様にＡｌ等の材料でドレイン電極４０を形成することができる。
【００４１】
このように、このパワーＭＯＳＦＥＴ１０においては、通常の構造をもつパワーＭＯＳＦＥＴ素子が能動領域Ｐに形成され、このパワーＭＯＳＦＥＴ素子を形成するための製造プロセスで、同時に上記の周辺領域Ｑの構造を形成することができる。すなわち、低コストで上記のパワーＭＯＳＦＥＴ１０を製造することが可能である。
【００４２】
なお、多結晶シリコン層７０の構成は、上記の他にも適宜設定が可能である。例えば、多結晶シリコン層７０におけるｐｎ接合の構成は、電界強度が緩和されるように適宜設定することが可能であり、このためにはｐｎ接合の周期性を部分的に崩すことが有効な場合もある。図７は、このために、図３の構成と比べて、多結晶シリコン層７０の傾斜部におけるソース電極３０に近い領域において、ｎ型領域７２を２本ずつ減少させた構成である。前記の通り、ｎ型領域７２をイオン注入によって形成することができるが、イオン注入の条件等を変更することなしに、ｎ型領域７２のパターン（マスクパターン）を変更することによって、こうした微調整を行うことができ、半導体層５０中の電界分布を容易に最適化することができる。
【００４３】
また、多結晶シリコン層７０の曲線部の構成についても様々な設定が可能である。例えば、領域Ｙにおける構成を、図８のようにすることもできる。この例の場合には、各多結晶シリコン層７０の向きが９０°変わる箇所における曲率半径を一定としている。このため、各多結晶シリコン層７０の曲率中心は、図８におけるＸで示されるように、内側の多結晶シリコン層７０においては内側に、外側の多結晶シリコン層７０においては外側となるように設定される。
【００４４】
前記の通り、各多結晶シリコン層７０の曲線部分にはｐｎ接合が形成されないために、この曲線部分は同電位となる。このため、半導体層５０における電界集中が発生しにくいように、これらの形状を適宜設定することが可能である。すなわち、上記のパワーＭＯＳＦＥＴ１０においては、４つの角部に対応する箇所における多結晶シリコン層７０の形状を適宜設定することによって、半導体層５０における角部近辺の電界分布を最適化することができる。
【００４５】
また、図６に示されるように、多結晶シリコン層７０においては、傾斜部（θ≠０°）が平行部（θ＝０°）を介して曲線部に接続される。前記の通り、曲線部にはｐｎ接合を形成しないことが好ましいが、この平行部にｐｎ接合を形成することによって、平行部の直下における半導体層５０の電位分布や曲線部の電位を設定することができる。図９は、この構成の一例を示す図である。ここでは、多結晶シリコン層７０における左端側の平行部と、右端側の平行部に、ｎ型領域７２が追加して形成されている。平行部も傾斜部と同様に直線形状であるため、ｐｎ接合界面をこれらの直線と垂直に形成することが可能であり、傾斜部と同様に電位を調整することが可能である。図５（ａ）の場合と同様に、これによる多結晶シリコン層７０中における電界集中は生じにくい。
【００４６】
上記の例においては、多結晶シリコン層７０（周辺領域Ｑ）によって半導体層５０の電位分布が調整され、パワーＭＯＳＦＥＴのソース（Ｓ）とドレイン（Ｄ）間の耐圧が向上する。一方、多結晶シリコン層７０を、ソース・ドレイン間に接続されたツェナーダイオードの直列接続と考えることもできる。この場合、上記のパワーＭＯＳＦＥＴの等価回路は図１０（ａ）に示される通りとなる。すなわち、ソース電極端子（Ｓ）とドレイン電極端子（Ｄ）間にツェナーダイオード（ＺＤ）が接続されている。ただし、このツェナーダイオードは、多数のツェナーダイオードが交互方向に直列に接続されて構成されている。この構成においては、前記の通り、このパワーＭＯＳＦＥＴ１０の耐圧は周辺領域Ｑを設けることによって向上するが、高電圧印加時におけるソース・ドレイン間のブレークダウンが最終的にどの構成要素で発生するかは、適宜設定することができる。すなわち、このブレークダウンが、（１）能動領域ＰにおけるパワーＭＯＳＦＥＴ素子において発生する、あるいは（２）周辺領域Ｑにおける多結晶シリコン層７０で発生する、という２つの設定をすることが可能である。（２）の場合には、周辺領域ＱがパワーＭＯＳＦＥＴ１０における保護素子としても機能する。
【００４７】
ブレークダウンを、（１）能動領域ＰにおけるパワーＭＯＳＦＥＴ素子において発生させる場合においては、前記の通り、このパワーＭＯＳＦＥＴ素子の耐圧をＶｄｓとした場合に、Ｖｄｓを多結晶シリコン層７０がブレークダウンする電圧Ｖｚ×Ｎｚよりも低く設定すればよい。すなわち、Ｖｄｓ＜Ｖｚ×Ｎｚとすることにより、ブレークダウンを能動領域ＰにおけるパワーＭＯＳＦＥＴ素子において発生させることができる。前記の通り、この条件を満たすＮｚを得るためには、傾斜角θを、ｓｉｎθ＜Ｌ／（Ｚｐ・Ｎｚ）となる設定とすればよい。この耐圧Ｖｄｓは周辺領域Ｑの存在によって向上していることは前記の通りである。
【００４８】
逆に、パワーＭＯＳＦＥＴ素子を保護するという観点からは、（２）周辺領域Ｑにおける多結晶シリコン層７０でブレークダウンを発生させる構成が有効である。こうした特性は、このパワーＭＯＳＦＥＴ１０を例えばエンジンの点火用のスイッチング素子として用いる場合には特に好ましい。この場合の目安としては、前記の場合と逆に、Ｖｄｓ＞Ｖｚ×Ｎｚとなる。
【００４９】
ただし、この場合には、多結晶シリコン層７０に流れる過電流を、ソース電極端子（Ｓ）には流さず、ゲート電極端子（Ｇ）に流すことが使用上好ましい場合もある。この場合の等価回路構成は、図１０（ｂ）の通りとすることができる。すなわち、前記の例では、ツェナーダイオード（ＺＤ）の一端がソース電極端子（Ｓ）に接続されたのに対し、この一端をゲート電極端子（Ｇ）に接続される。具体的には、前記の例ではソース電極３０に接続されていた多結晶シリコン層７０の一端を、代わりにゲート接続電極２１に接続する。パワーＭＯＳＦＥＴの通常使用時においては、ソース電極端子（Ｓ）が接地電位、ドレイン電極端子（Ｄ）が高電位、ゲート電極端子（Ｇ）が接地電位に近い低電位（制御電位）、となるため、この場合においても、前記の耐圧向上の効果が同様に得られることは明らかである。すなわち、同様の耐圧向上の効果が得られる上に、周辺領域Ｑが保護素子として機能し、かつ保護素子に流れた過電流をゲート電極端子（Ｇ）に流すことができる。
【００５０】
以上の設定において、多結晶シリコン層７０における単一のｐｎ接合の耐圧Ｖｚは調整が容易ではないが、Ｎｚの設定は、ｎ型領域７２のパターニングの調整、すなわち、ｎ型領域７２の形成時のマスクパターンによって容易に行うことができる。従って、マスクパターン以外、例えばイオン注入条件等を行うことなしに、上記の（１）（２）の設定を容易に行うことができる。
【００５１】
なお、上記の例においては、能動領域Ｐの４辺全てに対応して上記の構成の多結晶シリコン層が設けられた場合について記載したが、特に電界集中が問題になる箇所においてのみ局所的に上記の構成の多結晶シリコン層を設けてもよい。
【００５２】
また、上記の構成において、半導体層や多結晶シリコン層におけるｐ型とｎ型とを逆転させても同様の効果を奏することは明らかである。また、多結晶シリコン層におけるｐ型領域とｎ型領域の形成方法についても任意である。
【００５３】
また、上記の構成においては、能動領域Ｐにプレーナ型のパワーＭＯＳＦＥＴ素子が形成されるものとしたが、トレンチ型のパワーＭＯＳＦＥＴ素子、あるいはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）素子等を形成した場合でも、同様の効果を奏することは明らかである。ＩＧＢＴの場合には、図２、４の構成における下面側にコレクタ層となるｐ層を設け、下面側にコレクタ電極を形成する以外は上記と同様であり、特に上面側の構成は同様である。この場合、上記のパワーＭＯＳＦＥＴにおけるゲート電極、ソース電極、ドレイン電極を、ＩＧＢＴにおけるゲート電極、エミッタ電極、コレクタ電極、にそれぞれ置換すれば、同様の効果を奏することは明らかである。多結晶シリコン層の接続を、図１０（ａ）（ｂ）の等価回路が実現されるように行うことができることも同様であり、その効果も同様である。
【符号の説明】
【００５４】
１０  パワーＭＯＳＦＥＴ（半導体装置）
２０  ゲート電極
２１  ゲート接続電極
３０  ソース電極
４０  ドレイン電極
４１  端部ドレイン電極
５０  半導体層
５１  ｎ＋基板
５２  ｎ−層
５３  ｐ層
５４  ｎ＋層
５５  端部ｎ＋層
６０  ゲート酸化膜
６１  層間絶縁層
６２  周辺層間絶縁層（絶縁層）
７０  多結晶シリコン層
７１  ｐ型領域
７２  ｎ型領域
７３  空乏層
【図１】
0005810736.tif 000002
【図２】
0005810736.tif 000003
【図３】
0005810736.tif 000004
【図４】
0005810736.tif 000005
【図５】
0005810736.tif 000006
【図６】
0005810736.tif 000007
【図７】
0005810736.tif 000008
【図８】
0005810736.tif 000009
【図９】
0005810736.tif 000010
【図１０】
0005810736.tif 000011