(57)【特許請求の範囲】
【請求項１】
半導体素子の入力部の電荷に対応する電圧を検出する電荷検出手段と、前記半導体素子の定格動作時の入力部の電荷から負荷短絡が発生したかどうかを判断するための基準電圧を発生する基準電圧発生手段と、前記電荷検出手段で検出された電圧が前記半導体素子の定格動作時のゲート電荷に対応する電圧か、あるいは負荷短絡時のゲート電荷に対応する電圧かを判断する判断手段と、前記判断手段が負荷短絡を検出したときに前記半導体素子を動作停止する信号を出力する半導体素子駆動手段とを持つ半導体装置の短絡保護装置において、
前記基準電圧発生手段に、前記半導体素子の定格動作時における入力部の電荷から負荷短絡が発生したかどうかを判断するための基準電圧を記憶する記憶手段を設けたことを特徴とする半導体装置の短絡保護装置。
【請求項２】
前記電荷検出手段のアナログ出力をデジタル信号に変換するアナログ・デジタル変換手段を設け、前記基準電圧発生手段及び前記判断手段をデジタル化し、前記判断手段からのデジタル出力信号をアナログ信号に変換して前記半導体素子駆動手段に出力するデジタル・アナログ変換手段を有する請求項１記載の半導体装置の短絡保護装置。
【請求項３】
前記半導体素子駆動手段へのアナログ制御信号をデジタル信号に変換する第２アナログ・デジタル変換手段と、負荷短絡時における前記判断手段からのデジタル出力信号をトリガーとしてゲート駆動手段に出力する波形をデジタル的な減衰波形に変換する減衰波形形成手段と、前記第２アナログ・デジタル変換手段の出力と前記減衰波形形成手段の出力を、定格動作時と負荷短絡時とで選択して前記デジタル・アナログ変換手段に出力するマルチプレクサとをさらに有する請求項２記載の半導体装置の短絡保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置の短絡保護装置に関するものであって、特に、負荷短絡により生じる大電流から半導体素子を自動的かつ高速に保護し、故障しにくい電力用半導体装置を提供するための保護装置に関する。
【背景技術】
【０００２】
電力用半導体素子、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）は、主にインバータなど電力制御装置に広く使用されている。
ＩＧＢＴに接続された負荷が短絡すると、ＩＧＢＴチップ１ｃｍ2あたり１０００Ａ以上もの大きな電流が流れ、チップの温度が１μ秒で３００Ｋほど、急激に上昇し、ＩＧＢＴは破壊する。このような破壊を防ぐために高速な保護が必要となる。
【０００３】
図１８に従来の負荷短絡保護装置の例を示す。
従来の負荷短絡保護装置に使用されるＩＧＢＴでは、チップ上でＩＧＢＴの主エミッタからエミッタを分離した面積の小さいセンスエミッタが設けられている（例えば、特許文献１参照）。センスエミッタにはセンス抵抗ＲSを介して主エミッタと接続されており、センス抵抗ＲSでの電圧降下が制御回路に出力されている。
【０００４】
従来の負荷短絡保護方法は、ＩＧＢＴのエミッタ電流ＩEが流れる経路から１０００分の１程度、センスエミッタに電流を取り出して、センス抵抗ＲSで電圧降下を検知する。ＩＧＢＴが定格動作時には大電流は流れないので、センス抵抗ＲSでの電圧降下は小さくなり負荷短絡と判断しない。一方、負荷短絡時には、大きな電流がＩＧＢＴに流れ、その結果センスエミッタにも比例して大きな電流が流れ、センス抵抗ＲSでの電圧降下が増加する。そこで、制御回路により電圧降下の増加を検知し、負荷短絡と判断すると、ＩＧＢＴのゲート電圧を減少させてＩＧＢＴに流れるエミッタ電流ＩEを減少させる。
【０００５】
上述した従来の負荷短絡保護方法では、以下のような問題がある。
（１）エミッタ電流ＩEは、負荷短絡時に１ｃｍ2あたり１０００Ａ以上の大電流が流れるので、分流したセンスエミッタに流れる電流にノイズがのりやすく、ノイズによる誤動作を防ぐために制御回路が負荷短絡の判断を行うのに時間がかかる。すなわち、ノイズを除去するためにフィルタを通す必要があるが、フィルタによるノイズ除去に時間がかかる（時間遅れが生じる）ため、短絡保護の高速化が難しい。
（２）ＩＧＢＴはチップの小型化、薄型化、大容量化が進められており、今後チップの熱容量が下がる一方でチップに流れる電流密度が増加する。それにつれて、負荷短絡時のチップの温度上昇の速度が速くなり、さらに高速な短絡保護が必要となるが、従来の保護方法では高速化が困難である。
【０００６】
図１９に、前述したＩＧＢＴが定格動作時、及び負荷短絡時におけるゲート電荷ＱGの変化を示す。図示する結果は、耐圧が６００ＶのＩＧＢＴを用いて、コレクタ・エミッタ間電圧ＶCEが１００Ｖの条件下で行われたものである。
【０００７】
図示するように、パワー半導体（電力用半導体装置）、例えばＩＧＢＴに接続されている負荷が短絡を生じた際に、ゲート電荷ＱGが定格動作時より減少する。これはＭＯＳゲート素子のミラー効果、及びネガティブゲートキャパシタンスによるものであり、負荷短絡時にゲート電荷ＱGが減少する特性はどのＭＯＳゲート素子においても共通である。
【０００８】
図２０に負荷短絡保護装置の概略及びその動作条件の図を、図２１に図２０の負荷短絡保護装置の詳細を示す。
【０００９】
図２０（ａ）に示すように、この負荷短絡保護装置は、ゲート駆動手段５１、電荷検出手段５２、基準電圧発生手段５３、判断手段５４などの機能により構成される。
【００１０】
図２１に示すように、ゲート駆動手段５１は、ゲート制御信号（ＰＷＭ）形成手段５５が発生したパルス信号の電圧や電流を増幅してＩＧＢＴのＭＯＳゲートに伝達する手段であり、電圧増幅のためのアンプＡＭＰと電流増幅のためのトランジスタＴｒ１，Ｔｒ２からなるゲートドライブ回路で構成される手段である。
【００１１】
電荷検出手段５２は例えばトランジスタＴｒ３〜Ｔｒ６および抵抗Ｒ３〜Ｒ６からなるカレントミラー回路、及びキャパシタＣMと抵抗ＲQGを使用した積分回路により構成される手段である。カレントミラー回路は、ＩＧＢＴのエミッタ電流ＩEが流れる経路と負荷短絡判断を行う制御回路とを分離する目的で、ＩＧＢＴのゲートに流れる電流ＩGと、電荷検出手段に流れる電流ＩG*を等しく出力するために用いられる。
【００１２】
電荷は電流の時間積分により求められることから、ＩＧＢＴのゲート電荷ＱGは電荷検出手段５２に流れる電流ＩG*を測定することで求められる。ＩＧＢＴのゲート電荷ＱGの変化を検知するために、キャパシタＣMに蓄積される電荷がゲート電荷ＱGと等しいことを用いて、電流ＩG*をゲート電荷電圧ＶQGに変換し、ゲート電荷ＱGの変化を検知する。
【００１３】
基準電圧発生手段５３は、ＩＧＢＴの特性を考慮して、定格動作時及び負荷短絡時それぞれのゲート電荷電圧ＶQGの間の値で、誤作動を生じない程度で高速に負荷短絡の判断をするための基準電圧ＶREFを発生する手段である。
【００１４】
判断手段５４はゲート電荷電圧ＶQGと基準電圧ＶREFとの大小を比較して負荷短絡の判断を行う手段である。
【００１５】
定格動作時には、図２０（ｂ）に示すように基準電圧ＶREFよりもゲート電荷電圧ＶQGが大きくなっており、保護信号を出力しない状態にしておく。
【００１６】
負荷短絡時には、図２０（ｃ）に示すようにゲート電荷ＱGの減少に伴いゲート電荷電圧ＶQGも減少して、基準電圧ＶREFよりもゲート電荷電圧ＶQGが小さくなる。ゲート電荷電圧ＶQGと基準電圧ＶREFの大小が逆転すると、判断手段５４が負荷短絡状態であると判断して保護信号を出力する。保護信号が出力されると、ゲート駆動手段５１へのＯＮ信号が遮断され、ＩＧＢＴへの入力がＯＦＦ信号となることでＩＧＢＴをターンオフさせ、エミッタ電流ＩEを遮断する。
このような保護方法は既に公知であり、例えば特許文献２に開示されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００１−２１１０５９号公報
【特許文献２】特開２００３−１８８３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述したように、特許文献２において開示された短絡保護装置を用いると、ゲート電荷ＱGの変化の検知を行うので、保護速度はセンスＩＧＢＴを用いた保護よりも速くなる。その一方で基準電圧ＶREFなどのパラメータ（抵抗やコンデンサ等の値や、利用するトランジスタなどの大きさや特性）の変更に手間がかかる、多機能を持たせようとすると回路の規模が大きくなる、温度の変化により部品の性能が変化し、負荷短絡状態かどうかの判断条件に影響が出る、などの問題が生じる。また、利用するＩＧＢＴの設計や耐圧、電流容量などの違いにより、回路のパラメータの設計を変える必要があり、煩雑さが増し量産に向いていない。
【００１９】
そこで本発明は、これらの実情を考慮してなされたもので、半導体素子、特にＩＧＢＴの特性の違いや温度変化があっても、最適なパラメータを自動的に設定することのできる半導体装置の短絡保護装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
前記課題を解決するため、本発明の第１の構成は、半導体素子の入力部の電荷に対応する電圧を検出する電荷検出手段と、前記半導体素子の定格動作時における入力部の電荷から負荷短絡を判断する基準電圧を発生する基準電圧発生手段と、前記電荷検出手段で検出された電圧が前記半導体素子の定格動作時のゲート電荷に対応する電圧か、あるいは負荷短絡時のゲート電荷に対応する電圧かを判断する判断手段と、前記判断手段が負荷短絡を検出したときに前記半導体素子を動作停止する信号を出力する半導体素子駆動手段とを持つ半導体装置の短絡保護装置において、前記基準電圧発生手段に、前記半導体素子の動作中の定格動作時における入力部の電荷から負荷短絡を判断する基準電圧を記憶する基準電圧記憶手段を設けたことを特徴とする。
【００２１】
また、本発明の第２の構成は、第１の構成において、前記電荷検出手段のアナログ出力をデジタル信号に変換するアナログ・デジタル変換手段を設け、前記基準電圧発生手段及び前記判断手段をデジタル化し、前記判断手段からのデジタル出力信号をアナログ信号に変換して前記半導体素子駆動手段に出力するデジタル・アナログ変換手段を有することを特徴とする。
【００２２】
本発明の第３の構成は、第２の構成において、前記半導体素子駆動手段へのゲート制御信号をデジタル信号に変換する第２アナログ・デジタル変換手段と、負荷短絡時における前記判断手段からのデジタル出力信号をトリガーとして、ゲート駆動手段に出力する波形をデジタル的な減衰波形に変換する減衰波形形成手段と、前記第２アナログ・デジタル変換手段の出力と前記減衰波形形成手段の出力を、定格動作時と負荷短絡時とで選択して前記デジタル・アナログ変換手段に出力するマルチプレクサとをさらに有することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、基準電圧発生手段に、半導体素子の定格動作時における入力部の電荷から負荷短絡を判断する基準電圧を記憶する基準電圧記憶手段を設けたことにより、半導体素子（ＩＧＢＴ）の特性の違いや温度変化があっても、最適なパラメータを自動的に設定することができる。また、判断部分にデジタル処理を用いることで、高速化が可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明の半導体装置の短絡保護装置の基本的構成を示すブロック図および波形図である。
【図２】図１に示すブロックにおける定格状態の動作波形図である。
【図３】図１に示すブロックにおける負荷短絡状態の動作波形図である。
【図４】短絡保護までにかかる時間のタイムチャートである。
【図５】本発明の実施の形態に係るデジタル回路を用いた短絡保護装置の概略及び動作条件の説明図である。
【図６】本発明の実施の形態におけるＡＮＤの論理素子の概要、及び信号合成の概要を示す説明図である。
【図７】本発明の実施の形態における信号合成の機能をデジタル回路に組み込んだ短絡保護装置の概要を示すブロック図である。
【図８】本発明の実施の形態に係る複数の手段を１つの半導体チップ上に載せた短絡保護装置の説明図である。
【図９】本発明の実施の形態に係る複数の手段を１つの半導体チップ上に載せた短絡保護装置の説明図である。
【図１０】本発明の実施の形態に係る複数の手段を１つの半導体チップ上に載せた短絡保護装置の説明図である。
【図１１】本発明の実施の形態に係る複数の手段を１つの半導体チップ上に載せた短絡保護装置の説明図である。
【図１２】本発明の実施の形態に係る短絡保護装置の構成を示すブロック図である。
【図１３】本発明の実施の形態に係る短絡保護装置の構成を示すブロック図である。
【図１４】本発明の実施の形態に係る短絡保護装置の構成を示すブロック図である。
【図１５】本発明の実施の形態に係る短絡保護装置の構成を示すブロック図である。
【図１６】本発明の実施の形態に係る短絡保護装置の構成を示すブロック図である。
【図１７】本発明の実施の形態に係る短絡保護装置の動作を示すフローチャートである。
【図１８】従来のセンスＩＧＢＴを用いた短絡保護装置の説明図である。
【図１９】従来の短絡保護装置におけるゲート電圧とゲート電荷の関係図である。
【図２０】従来のアナログ回路を用いた短絡保護装置の回路図と動作条件を示す図である。
【図２１】従来のアナログ回路を用いた短絡保護装置の回路図である。
【発明を実施するための形態】
【００２５】
本発明は負荷短絡時にＩＧＢＴのゲート電荷ＱGが定格動作時よりも減少することに基づいてなされている。即ち、本発明の要点はＩＧＢＴのゲート電荷ＱGの変化を検知することにより、従来の保護方法よりも高速化することにある。
【００２６】
図１に、デジタル回路を用いて実際に実験を行った第１の実施の形態に係る負荷短絡保護装置の概略及びその動作条件を示す。本例では、電力用半導体素子としてＩＧＢＴを用いた例を示している。
【００２７】
この負荷短絡保護装置１は、ゲート駆動回路２、ゲート電荷測定回路３、Ａ／Ｄコンバータ４、デジタルフィルタ５、ピーク検出器６、コンパレータ７、パルス発生器８、ゲートオフ電圧９、ゲートコントローラ１０、Ｄ／Ａコンバータ１１から構成される。
【００２８】
ゲート駆動回路２は、図２１に記載された従来例と同様にゲート制御信号（ＰＷＭ）形成手段が発生したパルス信号の電圧や電流を増幅してＩＧＢＴのＭＯＳゲートに伝達する回路である。この回路は、電圧増幅のためのアンプと電流増幅のためのゲートドライブ回路で構成される回路である。
【００２９】
ゲート電荷測定回路３は、図２１の回路と同様に、負荷短絡時に１０００Ａ以上の値に達するエミッタ電流ＩEが流れる経路と負荷短絡判断を行う制御回路とを分離する目的で、ゲート電荷を検出する回路をゲート駆動回路２に組み込む機能を有する。すなわちＩＧＢＴのゲートに流れる電流ＩGと、電荷検出手段に流れる電流ＩG*を等しく出力する回路として、カレントミラー回路、及びキャパシタと抵抗を使用した積分回路により構成される。ゲート電荷を検出する回路はこの回路以外にも考えられ、この回路方式に限定するものではない。たとえば、半導体回路上に磁気的に電流をセンスする部品を集積化する回路や、ゲートを電荷で駆動し、電荷をデジタル的に制御できる回路などは、その例である。
【００３０】
Ａ／Ｄコンバータ４はゲート電荷電圧ＶQGのデジタル信号化を行う。本実施の形態では、Ａ／Ｄコンバータ４を６０ＭＨｚで動作させた。
理由として、前述したようにＩＧＢＴに流す電流の高密度化により、ＩＧＢＴの保護に必要とされる速度が高速化されており、１μ秒以下での保護が必要とされている。この値から保護に必要な速度として１ＭＨｚ以上と算出されるが、実際に保護をかけるとすると、Ａ／Ｄ変換で必要なクロック数などを考えるとこの値の１０倍の１０ＭＨｚ以上が必要とされる。
上記の理由から、第１の実施の形態では、十分な負荷短絡保護の速度を得るために６０ＭＨｚでＡ／Ｄコンバータ４を動作させた。
【００３１】
デジタル化された信号をデジタル回路（ＦＰＧＡ（Field-Programmable Gate Array）などを使用）に入力して負荷短絡保護のための信号処理を行う。第１の実施の形態では、デジタル回路は、３２ＭＨｚで動作させた。
理由として、上記のＡ／Ｄコンバータ４のパラメータを決定する理由と同様に、十分な速度（１０ＭＨｚ以上）でのプログラム処理能力が必要とされるからである。
【００３２】
デジタルフィルタ５は、デジタル化された入力信号のノイズを除去し、信号のバラツキを減少させてプログラムの誤動作を防ぐことにより高信頼性を実現する。本実施の形態では１５０ｋＨｚ以上の周波数のノイズ除去を行った。
【００３３】
デジタルフィルタ５の種類として、移動平均の各要素に重み付けのパラメータを追加したＦＩＲ（Finite Impulse Response）フィルタ、あるいはフィードバックを取り入れて希望するフィルタ特性を得るＩＩＲ（Infinite Impulse Response）フィルタが挙げられる。ＩＩＲフィルタは構成が複雑であるが、デジタル回路の使用するゲート数が少ない。一方で、ＦＩＲフィルタは構成が簡易であるが、デジタル回路の使用するゲート数が多い。
【００３４】
第１の実施の形態では、通常、デジタル回路のゲート数は十分に多く（４０万ゲート）、設計に必要な係数の数が少なく、設計に要する時間も短縮できるためフィルタの構成が簡易なＦＩＲフィルタ（１万ゲート）を用いた。
【００３５】
ピーク検出器６を用いて、デジタルフィルタ５から出力される定格動作時のゲート電荷電圧ＶQGの波形のハイレベルで安定した電圧ＶPEAKを検出する。検出した値から負荷短絡が生じたかどうかを判断するための基準電圧ＶREFを生成して記憶する。
【００３６】
基準電圧ＶREFの生成の方法は、図１（ｂ）に示すように、検出したゲート電荷電圧ＶQGの波形のハイレベルで安定した電圧ＶPEAKからある一定の値を自動的に引いて生成する。この差し引く値は、ノイズによる誤動作をせず、一方で負荷短絡時には確実に短絡判断ができる値に設定されている。
【００３７】
たとえば、ミラー電荷（ゲート閾値電圧付近でゲート電荷量が大きく変化する電荷値の変化値）の電荷量の変化に相当する値以下とすると、定格動作波形からの設定が容易でありながら、確実に変化をよみとり短絡検出が可能である。とくに電荷量の変化に相当する値の３分の１から３分の２の間であれば、誤動作も少ない。その一方でフィルタの性能の向上やノイズ成分の除去で、差し引き値を小さくすることで、高速化が可能となる。
たとえば、パワーＩＣ上のＩＧＢＴで、ゲート駆動回路２とＩＧＢＴを同じチップ上に作成する場合は、この値を小さくでき、高速な保護が可能となる。
【００３８】
以上のようなＶREFの設定は、負荷短絡ではない定格動作状態で設定が行うことが可能であれば、実際にインバータ装置に保護回路を取り込んでから、定格動作をさせた状態で短絡判断用のＶREFを記憶することができるため、同じ保護回路でどのようなＩＧＢＴでも対応できるようになる。
【００３９】
また、将来メンテナンスなどでＩＧＢＴが新しいタイプのものと交換されても、保護回路やゲート駆動回路の変更無く、特性の異なるＩＧＢＴの保護が可能になる。また、ＩＧＢＴの温度が変化することでゲート電荷の特性が変化することも考えられるが、温度が変化した場合にはパラメータの再設定をすることや、温度センサーからのデータを元に、ＶREFを再構成するなどの方法も可能となる。
【００４０】
インバータシステム出荷前の試運転で、ゲート電荷の波形を分析するプログラムを組んでおけば、たとえば、ＩＧＢＴに流れる電流や印加電圧の条件、温度などとゲート電荷特性の変化を記憶し、短絡検出の精度を向上させるとともに誤動作を防ぐことができる。また定期的にＶREFの再設定を行うことで、ＩＧＢＴの経年変化によるゲート電荷やゲート閾値の特性変化が起こっても高精度に短絡検出ができるようになる。
【００４１】
ＶREFを、ミラー電荷の階段状の角（図１９参照、この図で１１Ｖ、２０ｎＣに現れるＡ部の角）の値に相当する電圧以下とすることが望ましい。この場合、何らかの原因でゲート電圧が所望の値まで上昇しなかった場合でも誤動作を防ぐことができる。
【００４２】
またＶREFをＶGEの関数としてメモリに記憶しておけば、さらに確実で誤動作の少ない設定が可能である。具体的には、ＶGEが高いところではＶREFを高く設定し、ＶGEが低いところではＶREFを低く設定することで、誤動作が少なく、確実で高速な保護が可能である。定格動作の場合ゲート電圧やゲート電荷に比較的低い周波数のノイズが乗っても、ＶGEが高めに振れた場合はＱGが高くなり、ＶGEが低めに振れた場合はＶQGが低くなるからである。
【００４３】
基準電圧ＶREFは一度生成されると、メモリ（Ｆｌａｓｈメモリ、不揮発メモリ）を用いることで、その値を記憶するようにしている。また、大容量のメモリを用いることで、定格動作時のゲート電荷ＱGの波形を記憶して、基準電圧ＶREFを波形として記憶し、生成することもできる。
【００４４】
デジタル的に構成されたコンパレータ７を用いて、ゲート電荷電圧ＶQGと基準電圧ＶREFを比較する。ゲート電荷電圧ＶQGが基準電圧ＶREFを下回った際に負荷短絡状態と判断し、ゲートコントローラ１０へ保護信号を出力する（図１（ｃ）参照）。
【００４５】
ゲートコントローラ１０は、定格動作時には、パルス発生器８からのＴＴＬパルスを直接出力する。この実施の形態ではパルス発生器８から出力されるＴＴＬパルスは、実際の実用的な装置ではＰＷＭ（Pulse Width Modulation）信号に相当する。負荷短絡時には、パルス発生器８からのＴＴＬパルスを遮断し、記憶されているゲートオフ電圧９（この場合０Ｖに対応するデジタル信号）を出力する。
【００４６】
Ｄ／Ａコンバータ１１は、パルス発生器８からの信号のアナログ信号化処理を行う。第１の実施の形態では、Ｄ／Ａコンバータ１１は１２５ＭＨｚで動作させた。
この理由として、実際にＩＧＢＴは通常５〜２０ｋＨｚのスイッチング周波数で動作させ、ＩＧＢＴのターンオン時間は通常５００ｎ秒以下となる。十分な時間分解能を得るために１０倍以上の２０ＭＨｚ以上で変換を行う必要がある。高性能なＩＧＢＴを用いるとターンオン時間は１００ｎ秒程度になるので、１００ＭＨｚ以上で変換を行う必要があるためであり、第１の実施の形態では十分な時間分解能を得るために１２５ＭＨｚでＤ／Ａコンバータ１１を動作させた。
【００４７】
ＩＧＢＴが定格動作時には、パルス発生器８からの信号はゲートコントローラ１０をそのまま通過し、Ｄ／Ａコンバータ１１でアナログ信号に変換されて、ゲート駆動回路２に入力することによりＩＧＢＴを駆動させる。
【００４８】
負荷短絡時には、パルス発生器８からのＯＮ信号をゲートコントローラ１０で遮断し、ゲート駆動回路２への入力がＯＦＦ信号となる。それによりＩＧＢＴがターンオフされ、ＩＧＢＴに流れる主電流を遮断する。
【００４９】
図２に定格状態の動作を示す。
図示するように、定格動作時には、ゲート電荷電圧ＶQGは減少しない。パルス発生器８から出力された信号は、ゲートコントローラ１０を通過し、Ｄ／Ａコンバータ１１でアナログ信号に変換されて、ゲート駆動回路２に入力されることで、ＩＧＢＴを駆動させる。
【００５０】
図３に負荷短絡状態の動作を示す。
図示するように、負荷短絡時には、ゲート電荷電圧ＶQGが定格動作時に比べ減少する。その減少をデジタル回路内のコンパレータ７により検知して負荷短絡と判断し、ゲートコントローラ１０に信号を出力する。ゲートコントローラ１０に信号が入力されるとパルス発生器８からのＯＮ信号を遮断し、Ｄ／Ａコンバータ１１への入力がＯＦＦ信号となる。それにより、ゲート駆動回路２への入力がＯＦＦ信号となり、ＩＧＢＴをターンオフさせて主電流を遮断する。
【００５１】
図４に負荷短絡保護までにかかる時間を示す。
図示するように、負荷短絡が生じてからＩＧＢＴをターンオフさせて主電流を遮断するまでに、２μ秒かかっている。
【００５２】
負荷短絡が生じてから主電流を遮断するまでの時間の約半分はプログラムの誤動作を防ぐための不感時間である。デジタルフィルタ５の性能の向上や不感時間を減少させて、かつゲート電荷電圧ＶQGの上昇途中でリアルタイムに負荷短絡を検知することができれば、短絡保護時間を１μ秒以下にまで早くすることが可能となる。
【００５３】
図５に第２の実施の形態による、デジタル回路を用いた負荷短絡保護装置の概略及び動作条件を示す。
図５（ａ）に示すように、この負荷短絡保護装置２０は、ゲート駆動手段２１、電荷検出手段２２、アナログ・デジタル変換手段２３、フィルタ２４、基準電圧検出手段２５、記憶手段２６、判断手段２７、ゲート制御信号形成手段２８、信号合成２９などの機能により構成される。
【００５４】
ゲート駆動手段２１は従来例と同様に、ゲート制御信号（ＰＷＭ）形成手段２８が発生したパルス信号の電圧や電流を増幅してＩＧＢＴのＭＯＳゲートに伝達する手段である。この手段は、電圧増幅のためのアンプと電流増幅のためのゲートドライブ回路で構成される手段である。
【００５５】
電荷検出手段２２は従来例と同様に、カレントミラー回路、及び積分回路により構成される手段である。
【００５６】
アナログ・デジタル変換手段２３は、ゲート電荷電圧ＶQGのデジタル信号化を行う手段である。
デジタル化された信号をデジタル回路（ＦＰＧＡなどを使用）に入力して負荷短絡保護のための信号処理を行う。
【００５７】
フィルタ２４は、入力されたデジタル化された信号のノイズを除去して、信号のバラツキを減少させて、プログラムの誤動作を防ぎ高信頼性を実現する。
基準電圧検出手段２５は、フィルタ２４から出力される定格動作時のゲート電荷電圧ＶQGの波形のハイレベルで安定した電圧ＶPEAKを検出し、この検出した値から負荷短絡状態となったかどうかを判断するための基準電圧ＶREFを生成する手段である。
【００５８】
記憶手段２６は、基準電圧ＶREF記憶する手段である。
基準電圧ＶREFは一度生成されると、メモリ（Ｆｌａｓｈメモリ、不揮発メモリ）を用いることで、その値を記憶するようにしている。また、大容量のメモリを用いることで、定格動作時のゲート電荷ＱGの波形を記憶して、基準電圧ＶREFを波形として記憶し、生成することもできる。
【００５９】
判断手段２７は、図５（ｂ）に示すように、ゲート電荷電圧ＶQGと基準電圧ＶREFを比較し、ゲート電荷電圧ＶQGが基準電圧ＶREFを下回った際に負荷短絡状態と判断する手段である。
【００６０】
信号合成２９では論理回路を用いて入力される信号の処理を行う。
ＩＧＢＴが定格動作時には、判断手段２７から出力される信号とゲート制御信号（ＰＷＭ）形成手段２８から出力されるＰＷＭ信号とを論理回路で合成し、ゲート駆動手段２１に信号が入力されることでＩＧＢＴを駆動させる。
【００６１】
一方で、負荷短絡時には、前述した判断手段２７から出力されるＯＮ信号を遮断することで、ゲート駆動手段２１への入力信号がＯＦＦ信号となる。それにより、ＩＧＢＴをターンオフさせて主電流を遮断する。
【００６２】
例えば、図６（ａ）に示すように、ＡＮＤの論理素子を用いて信号合成を行う。ＡＮＤ素子による論理演算の内容を図６（ｂ）に示す。
【００６３】
定格動作時には、図６（ｃ）に示すように、判断手段２７からＨｉｇｈの信号を出力させておく。信号合成後の信号は、ゲート制御信号（ＰＷＭ）形成手段２８から出力される信号と同じになる。その信号がゲート駆動手段２１に入力することでＩＧＢＴを駆動させる。
【００６４】
負荷短絡時には、図６（ｄ）に示すように、判断手段２７からＬｏｗの信号を出力させておく。信号合成後の信号は、ゲート制御信号（ＰＷＭ）形成手段２８から出力される信号に関わらず、Ｌｏｗ信号が出力される。それによりゲート駆動手段２１にはＯＦＦ信号が入力され、ＩＧＢＴをターンオフさせ、主電流を遮断する。
【００６５】
図７に、保護信号とゲート制御信号（ＰＷＭ）形成手段からの出力との合成を行う信号合成の機能を、デジタル回路に組み込んだ短絡保護装置の概要を示す。
図示するように、信号合成をデジタル回路で行うことにより、外部からのノイズの影響を受けにくくすることができる。
【００６６】
図８に、デジタル回路とアナログ・デジタル変換手段２３、及びデジタル回路を１つの半導体チップ上にのせた短絡保護装置の概要を示す。
図示するように、１つの半導体チップにまとめると、配線長を短くすることが可能となり、ノイズの影響を減らすことができる。かつ、回路規模の縮小及びコストの削減も実現できる。
【００６７】
図９に、デジタル回路とゲート駆動手段２１、及び電荷検出手段２２を１つの半導体チップ上にのせた短絡保護装置の概要を示す。
図示するように、１つの半導体チップにまとめると、ＩＧＢＴに数百Ａ以上流す際は、ゲート駆動手段２１にディスクリートの素子を使用しなければＩＧＢＴを駆動することができない。家電製品などに使用されている数Ａ〜１０Ａ程度しか流さないＩＧＢＴはゲート容量が小さいので、ＩＣチップによる駆動が可能となり、半導体チップ上にのせることで部品点数の減少が実現できる。
【００６８】
図１０に、デジタル回路とＩＧＢＴ、及びゲート制御信号（ＰＷＭ）形成手段２８を１つの半導体チップ上にのせた短絡保護装置の概要を示す。
図示するように、１つの半導体チップにまとめると、ゲート制御（ＰＷＭ）形成手段２８、及びＩＧＢＴの基板をまとめることで、図９の負荷短絡保護装置と比較して、部品点数の減少が実現できる。
【００６９】
図１１に、ゲート制御信号（ＰＷＭ）形成手段２８をデジタル回路に組み込み、そのデジタル回路とＩＧＢＴを１つの半導体チップ上にのせた短絡保護装置の概要を示す。
図示するように、ゲート制御信号（ＰＷＭ）形成手段２８をデジタル化することにより、ゲート制御信号（ＰＷＭ）の制御の簡易化を実現する。
【００７０】
図１２に、実用的な短絡保護装置の概要を示す。
図示するように、基本的な構造は図６と同様であるが、アナログ・デジタル変換・変調手段３２、マルチプレクサ３３、減衰波形形成手段３１、デジタル・アナログ変換手段３４などが機能として追加される。
【００７１】
アナログ・デジタル変換・変調手段３２は、ゲート制御信号（ＰＷＭ）形成手段２８から入力された信号をアナログ・デジタル変換しその信号のｂｉｔ数を、減衰波形形成手段３１が出力する信号のｂｉｔ数に合わせる手段である。
【００７２】
マルチプレクサ３３は、定格動作時には、選択端子への入力を無入力としておき、アナログ・デジタル変換・変調手段３２からの信号を出力する。負荷短絡時には、コンパレータ３０から選択端子に信号が入力され、減衰波形形成手段３１からの波形を出力させる。
【００７３】
負荷短絡が発生した際にＩＧＢＴを急速にターンオフさせると、寄生インダクタによる電圧跳ね上がりが起こり破壊の原因となるため、減衰波形形成手段３１によりＩＧＢＴのゲートへ減衰波形を入力し、よりゆっくりターンオフすることが望ましい。このため、事前に設定している減衰波形発生用のルックアップテーブル参照や、ダウンカウンタ、関数（たとえば指数関数）を用いた減衰波形発生手段あるいはそれらの組み合わせを用いてデジタル的に減衰波形を発生させ緩やかにターンオフさせることが望ましい。
【００７４】
図示するように、破線で囲われた手段や機能は、図７から図１１までの信号合成に対応させることができる。
【００７５】
図１３（ａ）は、図１２のブロック図における基準電圧検出手段２５の代わりに積分手段３５を設けたものであり、図１３（ｂ）に示すように、フィルタ２４でノイズ除去されたＩＧＢＴのゲート電荷に対応する電圧ＶQGを積分していく。負荷短絡時には積分した値が定格動作時と比較して減少するので、コンパレータ３０で定格動作時積分電圧ＶNCと負荷短絡時積分電圧ＶSCを比較、検知する構成としている。
【００７６】
図１４（ａ）は図１２のブロック図における基準電圧検出手段２５の代わりに微分手段３６を設けたものである。図１４（ｂ）に示すように、この微分手段３６は、フィルタ２４でノイズ除去されたＩＧＢＴのゲート電荷に対応する電圧ＶQGを微分する。負荷短絡時には微分した値が定格動作時と比較して減少するので、コンパレータ３０で定格動作微分電圧と負荷短絡時微分電圧を比較、検知する構成としている。
【００７７】
図１５（ａ）は、図１２のブロック図における基準電圧検出手段２５の代わりに列挙手段３７を設けたものであり、図１５（ｂ）に示すように、フィルタ２４でノイズ除去されたＩＧＢＴのゲート電荷に対応する電圧ＶQGがハイレベルで安定するまでの時間が負荷短絡時には短くなるので、コンパレータ３０により定格動作時の電圧ＶQGがハイレベルで安定するまでの時間ｔNCと負荷短絡時の電圧ＶQGがハイレベルで安定するまでの時間ｔSCを比較、検知する構成としている。
【００７８】
図１６（ａ）は図１２のブロック図における基準電圧検出手段２５の代わりに減算手段３８を設けたものであり、図１６（ｂ）に示すように、フィルタ２４でノイズ除去されたＩＧＢＴのゲート電荷に対応する電圧ＶQGは定格動作時に比べ負荷短絡時には減少するのでその値の差Ｖdifを測定し、この値が大きくなった際に負荷短絡と判断する構成としている。
【００７９】
図１７（ａ）は、図１２に示す実施の形態における動作を示すフローチャートである。ステップＳ１００において、電荷検出手段２２を用いてＩＧＢＴのゲート電荷電圧ＶQGを検出する。ステップＳ１１０では、記憶手段２６に基準電圧ＶREFを記憶済みかどうかの判断を行い、まだ記憶していない場合にはステップＳ１２０で、ＶQGのハイレベルで安定した値ＶPEAKを記憶する。ステップＳ１３０でＶREFの値を生成し、ステップＳ１００に戻る。
【００８０】
ステップＳ１１０で既に基準電圧ＶREFを記憶済みの場合はステップＳ１４０に進む。ステップＳ１４０では、ＶREFの変更の必要があるかどうかを判断する。具体的には、ステップＳ１４２の半導体チップの温度Ｔの変化、ステップＳ１４４の閾値ＶTHの変化、ステップＳ１４６の電源電圧ＶDCの変化、ステップＳ１４８のゲート電荷電圧ＶQGの変化を考慮して、変更がある時は、ステップＳ１５０でプログラム内のＶREFを再生成し、ステップＳ１００に戻る。
【００８１】
ステップＳ１４０でＶREFの変更がない場合はステップＳ１６０に進み、ＶREFとＶQGの大小を比較する。検出したＶQGがＶREFよりも大きいときはステップＳ１７０によりコンパレータ３０から保護信号の出力はない。ＶQGがＶREFよりも小さいときはステップＳ１８０に進み、コンパレータ３０が保護信号を出力する。ついでステップＳ１９０により減衰波形形成手段３１が減衰波形を出力し、ステップＳ２００でＩＧＢＴをターンオフする。
【００８２】
以上のように、本発明の実施の形態によれば、定格動作状態のゲート電荷に対応する電圧のハイレベルで安定した値を記憶して基準電圧に変換するので、ＩＧＢＴの保護に必要な回路パラメータの変更や設定、検出が自動的に容易に行え、特性の異なるＩＧＢＴを用いても自動的に対応できる。また、ＩＧＢＴの温度による特性の変化や、経年変化による特性の変化も対応でき、多機能化にも容易に実現できる。
【産業上の利用可能性】
【００８３】
本発明は、ＩＧＢＴの特性の違いや温度変化があっても、最適なパラメータを自動的に設定することのできる半導体装置の短絡保護装置として、インバータ等の電力制御装置の分野に好適に利用することができる。
【符号の説明】
【００８４】
１  負荷短絡保護装置
２  ゲート駆動回路
３  ゲート電荷測定回路
４  Ａ／Ｄコンバータ
５  デジタルフィルタ
６  ピーク検出器
７  コンパレータ
８  パルス発生器
９  ゲートオフ電圧
１０  ゲートコントローラ
１１  Ｄ／Ａコンバータ
２０  負荷短絡保護装置
２１  ゲート駆動手段
２２  電荷検出手段
２３  アナログ・デジタル変換手段
２４  フィルタ
２５  基準電圧検出手段
２６  記憶手段
２７  判断手段
２８  ゲート制御信号形成手段
２９  信号合成
３０  コンパレータ
３１  短絡発生時のゲート電圧減衰波形形成手段
３２  アナログ・デジタル変換・変調手段
３３  マルチプレクサ
３４  デジタル・アナログ変換手段
３５  積分手段
３６  微分手段
３７  列挙手段
３８  減算手段
ＱG  ＩＧＢＴのゲート電荷
ＶQG  ゲート電荷電圧
ＶCE  コレクタ・エミッタ間電圧
ＶGE  ゲート・エミッタ間電圧
ＩG  ＩＧＢＴのゲートに流れる電流
ＩG*  電荷検出手段に流れる電流
ＶREF  基準電圧
Ｖpeak  定格動作時のゲート電荷電圧ＶQGのハイレベルで安定した値
ＶP  デジタル回路からの出力
Ｈｉｇｈ  ハイレベル（“１”）信号
Ｌｏｗ  ローレベル（“０”）信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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