(57)【特許請求の範囲】
【請求項１】
ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるスイッチング素子のゲートに制御回路からの制御信号を印加することにより前記スイッチング素子をオンオフドライブさせるゲートドライブ回路であって、前記制御回路と前記スイッチング素子のゲートとの間に接続され、第1のコンデンサと第1の抵抗と第１のダイオードからなる直列回路と、前記第１のダイオードのアノードとカソード間に第１のＰＮＰ型トランジスタのベースとエミッタが並列接続され、前記第１のＰＮＰ型トランジスタのエミッタとコレクタは、コレクタ側に接続された第２の抵抗を介して前記スイッチング素子のゲートとソースとの間に接続され、前記第１のＰＮＰ型トランジスタのベースとコレクタ間には、第２のダイオードのカソードとアノードが接続され、前記第２のダイオードの順方向電圧は、前記第１のＰＮＰ型トランジスタの接合電圧よりも低いことを特徴とするゲートドライブ回路。
【請求項２】
前記第１のＰＮＰ型トランジスタとダーリントン接続された第２のＰＮＰ型トランジスタを備えたことを特徴とする請求項１に記載のゲートドライブ回路。
【請求項３】
前記制御回路からの制御信号は、ドライブトランスを介して前記スイッチング素子をオンオフドライブさせることを特徴とする請求項１項乃至２項記載のゲートドライブ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子のゲートをドライブするゲートドライブ回路に関する。
【背景技術】
【０００２】
ＧａＮデバイスは、既存のＳｉデバイスをはるかに凌駕するポテンシャルを持つため、
その実用化が待ち望まれている。
ＧａＮデバイスは、既存のＳｉデバイスと同様に電圧駆動型デバイスに相当するが、主電極間にボディダイオードを持たないなどのＳｉデバイスとは異なる特徴を有している。
【０００３】
ここで、図９に従来技術で提案されている回路図を示す。従来技術によれば、電圧駆動型のＳｉデバイスをスイッチングオフ期間にゲートを逆バイアスすることで、スイッチング特性を改善し、スイッチング損失を低減できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】２０１０−１６１４９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＧａＮデバイスでは、デバイスの構造上Ｓｉデバイスと異なり、ドレイン・ソース間にボディダイオードが存在しない。代わりに、ドレイン・ソース間に逆バイアスされた電圧に依存した逆電流／電圧特性を有する。図８にノーマリオフ型ＧａＮデバイスの等価回路図と代表特性図を示す。図８（a）に示すように、ＧａＮＦＥＴのゲート・ソース間は順方向電圧の高いダイオードとして等価回路にあらわされ、ドレイン・ソース間にボディダイオードは存在しない。また、図８（ｂ）の第３現象にドレイン電流の逆電流／電圧特性を示す。
【０００６】
このため、従来技術を適用すると、インダクタンス負荷などによる回生動作において大きな損失が発生し、問題となる。また、この問題を解決するためにＧａＮＦＥＴのドレイン・ソース間と並列に回生ダイオードを追加すると、部品点数が増えるため、コスト、実装面積の増加に繋がる。
【０００７】
さらに、回生ダイオードを追加することにより、スイッチングオン／オフ時に回生ダイオードの接合容量と配線インダクタンスによる電圧／電流振動が生じ、雑音端子電圧あるいは放射雑音などに影響を与え、ノイズ発生の原因につながる。
【０００８】
また、ターンオフ期間中に負電圧がゲートに印加され安定したターンオフ状態を期待できる半面、ボディダイオードを持たないノーマリオフ型ＧａＮＦＥＴにおいては、図８（ｂ）に示すように、回生動作時（第三象限）にマイナス側にバイアスされると大きな電圧降下、電力損失（導通損失）を発生する。
【０００９】
また、周波数やデューティがある範囲で限定できれば、上記２つの問題点は抵抗とコンデンサとの値をうまく選び、ゲート電圧をゼロボルトに戻してから回生動作やターンオンをさせることで回避可能である。しかしながら、条件が限定されることになる。
【００１０】
本発明は、回生動作を含むターンオン／オフ時のスイッチング特性の電力損失を増加させずに、回生ダイオードを不要とするゲートドライブ回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるスイッチング素子のゲートに制御回路からの制御信号を印加することによりスイッチング素子をオンオフドライブさせるゲートドライブ回路であって、制御回路とスイッチング素子のゲートとの間に接続され、第1のコンデンサと第1の抵抗と第１のダイオードからなる直列回路と、第１のダイオードのアノードとカソード間に第１のＰＮＰ型トランジスタのベースとエミッタが並列接続され、第１のＰＮＰ型トランジスタのエミッタとコレクタは、コレクタ側に接続された第２の抵抗を介してスイッチング素子のゲートとソースとの間に接続され、第１のＰＮＰ型トランジスタのベースとコレクタ間には、第２のダイオードのカソードとアノードが接続され、第２のダイオードの順方向電圧は、第１のＰＮＰ型トランジスタの接合電圧よりも低いことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、制御信号のオフ信号に対してスイッチング素子のゲートとソースとの間をゼロボルト近傍に短絡し維持するため、回生時におけるダイオード特性の電圧降下が大きくならず、電力損失を抑制することで、回生ダイオードを省くことができる。
【図面の簡単な説明】
【００１３】
【図１】実施例１のゲートドライブ回路の回路構成図である。
【図２】実施例１のゲートドライブ回路の各部の動作波形を示す図である。
【図３】実施例２のゲートドライブ回路の回路構成図である。
【図４】実施例２のゲートドライブ回路の各部の動作波形を示す図である。
【図５】実施例２のゲートドライブ回路の各部の動作波形を示す図である。
【図６】実施例３のゲートドライブ回路の回路構成図である。
【図７】実施例３のゲートドライブ回路の各部の動作波形を示す図である。
【図８】ノーマリオフ型ＧａＮデバイスの等価回路図と代表特性図である。
【図９】従来のゲートドライブ回路の回路構成図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態に係るゲートドライブ回路を説明する。
【実施例１】
【００１５】
図１は、本発明の実施例１のゲートドライブ回路の回路構成図である。図１に示すゲートドライブ回路において、パルス信号Ｐ１は制御信号に相当する。
【００１６】
スイッチング素子Ｑ２は、ＧａＮＦＥＴからなり、ゲートとドレインとソースとを有している。
【００１７】
スイッチング素子Ｑ２のゲートとパルス信号Ｐ１との接続点との間には、コンデンサＣ１と抵抗Ｒ１とダイオードＤ１との直列回路が接続される。前記パルス信号Ｐ１は、コンデンサＣ１と抵抗Ｒ１とダイオードＤ１とのＣＲＤ直列回路を介してスイッチング素子Ｑ１のゲートに印加されるようになっている。
【００１８】
また、実施例１のゲートドライブ回路は、スイッチング素子Ｑ２のゲート・ソース間に並列にＰＮＰ型トランジスタＱ１と抵抗Ｒ２との直列回路を接続してオフスイッチ機能を構成している。オフスイッチ機能は、コンデンサＣ１と抵抗Ｒ１とダイオードＤ１とのＣＲＤ直列回路におけるコンデンサＣ１の電荷を引き抜くもので、通常はオフ状態にあるが、スイッチング素子Ｑ２をオフしている期間中においてオンされる。
【００１９】
オフスイッチ機能を構成するＰＮＰ型トランジスタＱ１と抵抗Ｒ２との直列回路は、スイッチング素子Ｑ２のゲートにＰＮＰ型トランジスタＱ１のエミッタが接続され、コレクタから抵抗Ｒ２を介してスイッチング素子Ｑ２のソースに接続されている。また、ＰＮＰ型トランジスタＱ１のコレクタにはダイオードＤ２のアノードが接続されており、ダイオードＤ２のカソードはＰＮＰ型トランジスタＱ１のベースに接続されるとともに、ＣＲＤ直列回路のダイオードＤ１のアノードに接続されている。
【００２０】
ダイオードＤ２の順方向電圧は、ＰＮＰ型トランジスタＱ１のコレクタ・ベース間の接合電圧よりも低い値であり、後述するパルス信号Ｐ１のオフ信号、すなわちＬレベル（オフ）時に抵抗Ｒ２を介して流れる電流を、ＰＮＰ型トランジスタＱ１のコレクタ・ベースを通さずにダイオードＤ２を介して流す経路となる。
【００２１】
図２は、実施例１のゲートドライブ回路の各部の動作波形を示す図である。VP1はパルス信号P1の電圧波形、VC1はコンデンサC1の充放電波形、Vgsはスイッチング素子Ｑ２のゲート波形を示す。
【００２２】
パルス信号P1がオン、すなわちHレベル（オン）を出力した場合、コンデンサC1→抵抗R1→ダイオードD1→スイッチング素子Q2→パルス信号P1と導通し、スイッチング素子Q2をオンさせる。このとき、スイッチング素子Q2のゲート・ソース間は先に示した通りダイオードと同様の特性を持っている。  パルス信号P1がオンした初期ではコンデンサC1の充電初期状態であるため、パルス信号電圧VP1／抵抗R1の電流が流れ、スイッチング素子Q2のゲート・ソース間には大きな電圧が発生する。急激に大きな電圧が発生することによりオン期間を早める。その後、コンデンサC1の充電に伴いスイッチング素子Q2のゲート・ソース間の電圧は、ゲート・ソース間の等価回路で示されたダイオードの順方向電圧降下の値に低下し、オン状態を維持する。
【００２３】
パルス信号P1がオフ、すなわちLレベル（オフ）を出力した場合、PNP型トランジスタQ1のエミッタからベースに電流が流れることにより、PNP型トランジスタQ1が導通し、スイッチング素子Q2のゲート・ソース間に充電されたエネルギーを放電する。また、パルス信号P1がLレベル（オフ）になることにより、コンデンサC1に充電されたエネルギーはコンデンサC1→パルス信号P1→抵抗R2→ダイオードD2→抵抗R1→コンデンサC1の経路で放電される。
【００２４】
この経路で電流が流れることにより、スイッチング素子Q2のゲート・ソース間に負の電圧を発生させる。急激に負の電圧を発生することによりオフ期間を早める。コンデンサC1の放電に伴いゲート・ソース間の電圧は上昇し、PNP型トランジスタQ1のベース・エミッタ間の電圧と、ダイオードD2の順方向電圧降下の差分の電圧になる。ここで一般的に、トランジスタのベース・エミッタ間電圧は０．７Vであり、ダイオードD2にショットキーバリアダイオードを用いると順方向電圧降下は０．４Vであるため、パルス信号P1がLレベル（オフ）の状態でのスイッチング素子Q2のゲート・ソース間電圧は０．３Vとなる。ここで、スイッチング素子Q2の閾値は０．３Vよりも大きく数Vあるため、オフ状態を維持できる。
【００２５】
このように、スイッチング素子Q2がオフしている状態で、ゲート電圧を０V付近の正電圧に維持させることにより、回生時の損失が軽減され、GaNデバイスからなるスイッチング素子Q2をダイオードのように使用することができる。このため並列に回生ダイオードを接続する必要がない。
【００２６】
また、この回路ではGaNデバイスを通常のSiデバイスのMOSFETに置き換えて使用することも可能である。
【実施例２】
【００２７】
図３は、実施例２のゲートドライブ回路の回路構成図である。図３に示す実施例２においては、パルス信号Ｐ１を降圧型のトランスを介して絶縁し、実施例１のゲートドライブ回路に入力する。
【００２８】
ノーマリオフ型GaNFETでは、ゲート駆動電圧に大きな電圧を必要としない。ここで、図３のように降圧型のトランスT1を用いると、パルス信号Ｐ１から偏磁防止コンデンサC2と抵抗R3を介してトランスT1の1次巻線N1に電圧が印加される。トランスT1の1次巻線N1と2次巻線N2の巻数比であるN2／N1にパルス信号電圧Ｐ１が降圧され、N1／N2倍の電流が伝達される。
このため、降圧トランスT1を使用することで制御回路（パルス信号P1）の損失を抑えることができる。
【００２９】
図３に示す実施例２は、パルス信号Ｐ１に、偏磁防止コンデンサC2を介してトランスT1の1次巻線N1と抵抗R3の直列回路が接続されている。トランスT1の２次巻線N２は、1次巻線N1と同極性であって、２次巻線N２の両端子間には、実施例１のゲートドライブ回路が接続され、ゲートドライブ回路の出力にはノーマリオフ型GaNFET  Q2が接続されている。
【００３０】
ここで、ノーマリオフ型GaNデバイスをドライブする場合には、トランスT1は降圧型トランスを用いるのが好ましい。
【００３１】
図３の回路構成では、偏磁防止コンデンサC2によりパルス信号P1の直流成分がカットされ、トランスT1の2次巻線N2には正負のパルスが発生する。このため、トランスT1の2次巻線N2に発生する電圧の正負のピーク値は、パルス信号P1のデューティーにより変化する。トランスT1を介してオンデューティーが５０％を大幅に超える場合には、スイッチング素子Q2のゲート電圧の閾値以下になる場合がある。
【００３２】
図３の回路では、トランスT1の2次巻線N2に発生した負の電圧は2次巻線N2（GND）→抵抗R2→ダイオードD2→抵抗R1→コンデンサC1→2次巻線N2（・極性）の経路で導通し、コンデンサC1を充電する。2次巻線N2（・極性）が正の電圧に転じたとき、コンデンサC1に充電された電圧と2次巻線N2に発生した電圧が加算され、スイッチング素子Q2のゲートに電圧が印加される。
【００３３】
すなわち、2次巻線N2（・極性）→コンデンサC1→抵抗R1→ダイオードD1→ノーマリオフ型GaNFET  Q2のゲート・ソース→2次巻線N2（GND）の経路を介する。
これにより、パルス信号P1のデューティーが変化しても、ノーマリオフ型GaNFET  Q2のゲート電圧閾値以上の電圧を印加することができる。
【００３４】
次にトランスＴ１の２次巻線Ｎ２が正から負の電圧に反転すると、これまで充電されていたコンデンサＣ１の充電電圧と２次巻線Ｎ２に発生した負電圧が加算されて、スイッチング素子Q2のゲート→ＰＮＰ型トランジスタのエミッタ・ベース→抵抗Ｒ３→コンデンサＣ１→２次巻線Ｎ２（・極性）→２次巻線Ｎ２（ＧＮＤ）→スイッチング素子Q2のソースの経路と、２次巻線Ｎ２（ＧＮＤ）→抵抗Ｒ２→ダイオードＤ２→抵抗Ｒ１→コンデンサＣ１→２次巻線Ｎ２（・極性）の経路とに電圧が印加されて、図４、図５に示す電圧がスイッチング素子Q2のゲート・ソース間に印加される。
【００３５】
図４、図５にパルス信号P1のデューティーが３０％及び７０％に変化した場合の各部波形を示す。いづれも、パルス信号Ｐ１がHレベル（オン）時には、ゲート電圧閾値以上の電圧を確保できている。また、パルス信号Ｐ１がLレベル（オフ）時には、実施例１同様にスイッチング素子Q2のゲート・ソース間電圧は０．３Vとなっている。
従って、実施例１同様にスイッチング素子Q2がオフしている状態で、ゲート電圧を０V付近の正電圧に維持させることにより、回生時の損失が軽減され、GaNデバイスからなるスイッチング素子Q2をダイオードのように使用することができる。
また、この回路においてもトランスT1の巻数比の調整によりノーマリオフ型GaNFET  Q2を通常のSiデバイスのMOSFETに置き換えることも可能である。
【実施例３】
【００３６】
図６は、実施例３のゲートドライブ回路の回路構成図である。図６に示す実施例３においては、実施例２のゲートドライブ回路にPNP型トランジスタQ3が追加され、PNP型トランジスタQ3はPNP型トランジスタQ1にダーリントン接続される。
【００３７】
実施例1及び２においては、ノーマリオフ型GaNFET Q2のオフ期間におけるゲート電圧を正電圧に保つ方法を示したが、このような構成によれば、さらにオフ期間におけるゲート電圧を調整することが可能になる。
【００３８】
以下に、オフ期間におけるゲート電圧を調整する方法について詳細に述べる。
パルス信号P1がLレベル（オフ）時には、トランスT1の2次巻線N2に発生した負の電圧は2次巻線N2（GND）→抵抗R2→ダイオードD2→抵抗R1→コンデンサC1→2次巻線N2（・極性）の経路で導通し、コンデンサC1を充電する。
パルス信号P1がHレベル（オン）時には2次巻線N2が正の電圧に転じ、コンデンサC1に充電された電圧と2次巻線N2に発生した電圧が加算され、ノーマリオフ型GaNFET  Q2のゲートに電圧が印加され、ノーマリオフ型GaNFET  Q2はオン状態になる。
【００３９】
パルス信号P1がHレベル（オン）からLレベル（オフ）に転じると、ダーリントン接続されたPNP型トランジスタQ1、Q3のエミッタからベースに電流が流れることにより、PNP型トランジスタQ1及びQ3が導通し、スイッチング素子Q2のゲート・ソース間に充電されたエネルギーを放電する。
【００４０】
また、パルス信号P1がLレベル（オフ）になることにより、コンデンサC1に充電されたエネルギーは、トランスT1の2次巻線N2に発生した負の電圧により、2次巻線N2（GND）→抵抗R2→ダイオードD2→抵抗R1→コンデンサC1→2次巻線N2（・極性）の経路で放電される。
【００４１】
ここで、PNP型トランジスタQ1及びQ3をダーリントン接続にすることによって、ベース・エミッタ間電圧を２倍の１．４Vにすることになり、ダイオードD2の順方向電圧との差分が増加する。
【００４２】
実施例１ではダイオードD2をショットキダイオードで示した。ショットキダイオードの場合には、PNP型トランジスタQ1及びQ3のベース・エミッタ間電圧との差分は１Vに増加する。
また、ダイオードD2を一般のダイオードの順方向電圧０．７Vに変更することで、PNP型トランジスタQ1及びQ3のベース・エミッタ間電圧との差分を０．７Vなどに調整することが可能になる。
図７に実施例３のゲートドライブ回路の各部の動作波形を示す。図２、図４、図５の実施例１，２の動作波形と比較して、オフ期間のゲート電圧が高いことがわかる。
【００４３】
これによりノーマリオフ型GaNFET  Q2オフ期間の電圧を調整させることができ、ゲート電圧閾値に達する時間を短くすることができるため、ターンオンを早めることができる。
【００４４】
ただし、PNP型トランジスタQ1及びQ3のベース・エミッタ間電圧を倍にしたことにより、ターンオフ後にQ2のゲート電圧を負電圧まで下げるためにはより大きな電圧が必要となる。
このため、ターンオフ時にノーマリオフ型GaNFET  Q2のゲート電圧を０V以下まで下げるために抵抗R2の抵抗値を大きくして、抵抗R2に発生する負の電圧を増加させる調整が必要となる。
また、この変形例においてもGaNデバイスを通常のSiデバイスのMOSFETに置き換えて使用することが可能である。
【００４５】
以上、本発明に適用されるスイッチング素子は、ＧａＮＦＥＴだけでなく、ＳｉＣ又はＳｉデバイスのＭＯＳＦＥＴでも良い。また、本発明は、しきい値電圧が低く、絶縁ゲートではないＪＦＥＴ（ジャンクションＦＥＴ）的な挙動を示すデバイスにも適用可能である。
【符号の説明】
【００４６】
Ｑ１，Ｑ２  ＰＮＰ型トランジスタ
Ｑ２  スイッチング素子（ノーマリオフ型ＧａＮＦＥＴ）
Ｃ１，Ｃ２  コンデンサ
Ｄ１，Ｄ２  ダイオード
Ｒ１，Ｒ２，Ｒ３  抵抗
Ｐ１  パルス信号（制御信号）
Ｔ１  降圧型トランス
【図１】
0005761656.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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