(57)【特許請求の範囲】
【請求項１】
それぞれ入力トランジスタ又は出力トランジスタのいずれかである偶数個のトランジスタと、
前記偶数個のトランジスタのベース及びエミッタを辿るループであって、ベース−エミッタ接合が形成するダイオードの向きの正逆が当該ループ上にて同数であるトランスリニアループを形成する電気的な接続手段と、
前記入力トランジスタのエミッタに接続され、それぞれに入力電流を供給する電流入力手段と、
前記出力トランジスタのエミッタに接続され、制御信号に応じて当該エミッタに発生する電流及び電位を調節する調節手段と、
前記出力トランジスタのエミッタに生じる電流に基づいて出力電流を取り出す電流出力手段と、
を有し、
前記接続手段は、入力端子を前記トランスリニアループ上にて前記ダイオードの向きが正方向である前記トランジスタのエミッタと、逆方向である前記トランジスタのエミッタとに接続され、かつ出力端子を前記調節手段に接続されて、当該エミッタ間を仮想短絡により電位平衡させる演算増幅器を有すること、
を特徴とするトランスリニア回路。
【請求項２】
請求項１に記載のトランスリニア回路において、
前記電流出力手段は、前記制御信号により前記調節手段と共通に制御されて前記調節手段に流れる電流を複製する電流複製手段を有すること、を特徴とするトランスリニア回路。
【請求項３】
請求項１又は請求項２に記載のトランスリニア回路において、
前記トランジスタは、ダーリントン接続をなす第１及び第２の前記入力トランジスタと、ダーリントン接続をなす第３の前記入力トランジスタ及び前記出力トランジスタとの４個からなり、
前記電流入力手段は、前記第ｋの入力トランジスタ（ｋ＝１，２，３）のエミッタに入力電流Ｉｋを供給し、
前記電流出力手段は、前記出力トランジスタのエミッタに生じる電流（Ｉ１・Ｉ２／Ｉ３）を前記出力電流として取り出すこと、
を特徴とするトランスリニア回路。
【請求項４】
請求項１又は請求項２に記載のトランスリニア回路において、
前記トランジスタは、ダーリントン接続をなす第１及び第２の前記入力トランジスタと、ダーリントン接続をなす第３の前記入力トランジスタ及び前記出力トランジスタとの４個からなり、
前記電流入力手段は、前記第１の入力トランジスタのエミッタに入力電流（Ｉ１＋Ｉ３）を供給し、前記第２の入力トランジスタのエミッタに入力電流（Ｉ２＋Ｉ３）を供給し、前記第３の入力トランジスタのエミッタに入力電流Ｉ３を供給し、
前記電流出力手段は、
前記出力トランジスタのエミッタに前記調節手段と並列に接続され電流（Ｉ１＋Ｉ２）を供給する電流供給手段と、
前記調節手段に流れる、前記出力トランジスタのエミッタに生じる電流と当該電流（Ｉ１＋Ｉ２）との差分電流を取り出し、前記電流Ｉ３と合成して電流（Ｉ１・Ｉ２／Ｉ３）に応じた出力電流を取り出す手段と、
を有することを特徴とするトランスリニア回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスリニア回路に関し、特に半導体基板上に形成可能な回路に関する。
【背景技術】
【０００２】
トランスリニア回路はトランスリニア原理を用いたアナログ回路である。トランスリニア原理とは、複数のトランジスタのベース・エミッタを一巡するように結合したループにおいて、時計回り方向（ＣＷ）の極性の半導体接合の数と、反時計回り方向（ＣＣＷ）の極性の半導体接合の数が同数である場合には、ベース電流が時計回り方向に流れるトランジスタのコレクタ電流の積とベース電流が反時計回り方向に流れるトランジスタのコレクタ電流の積とが等しくなる、というものである。次式はトランスリニア原理を表しており、左辺が時計回り方向（ＣＷ）の極性のベース−エミッタ接合を有するＮ個のトランジスタのコレクタ電流ＩＣｉの積、右辺が反時計回り方向（ＣＣＷ）の極性のベース−エミッタ接合を有するＮ個のトランジスタのコレクタ電流ＩＣｊの積である。ここで、ｉ，ｊは共にＮ以下の自然数である。
【数１】
0005658074.tif 000002
【０００３】
トランスリニア回路によって乗算回路、除算回路、二乗回路、平方根回路等を実現することができる。図９は従来のトランスリニア回路の例を示す回路図であり、４つのトランジスタＱ１〜Ｑ４がトランスリニアループを構成する。当該回路はトランジスタＱ１〜Ｑ３のコレクタ電流Ｉ１〜Ｉ３を入力電流として与えられ、トランジスタＱ４のコレクタ電流を出力電流Ｉoutとして取り出すものであり、Ｉoutは次式で表される。
Ｉout＝Ｉ１・Ｉ２／Ｉ３  ・・・・・・（２）
【０００４】
すなわち、この例ではトランスリニア回路によりＩ１とＩ２との乗算及びＩ３による除算を行う回路が実現される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１２０２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor; 相補型金属酸化膜半導体）プロセスで作られる半導体集積回路（Integrated Circuit：ＩＣ）は、バイポーラプロセスで作られるＩＣより低消費電力で、また集積密度の向上が容易である。しかし、上述のようにトランスリニア原理はバイポーラトランジスタの特性を利用しているので、トランスリニア回路を内蔵するＩＣは標準的なＣＭＯＳプロセスでは製造されない。そのため、ＩＣを構成する回路がトランスリニア回路以外にＣＭＯＳで構成可能な回路部分を含んでいても、当該ＩＣは基本的にはバイポーラプロセスを用いて製造され、消費電力や集積密度に関するＣＭＯＳプロセスのメリットを享有できないという問題があった。
【０００７】
ここで、Ｂｉ−ＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）プロセスを用いれば、バイポーラトランジスタを用いたトランスリニア回路とその他のＣＭＯＳ回路とを同一半導体基板上に形成することができる。しかし、構造の異なるバイポーラトランジスタとＣＭＯＳとを同じ基板上に形成するＢｉ−ＣＭＯＳプロセスは標準的なＣＭＯＳプロセスと比較して工程が多く、かつ複雑であるため、製造コストが増加するという問題が生じる。
【０００８】
本発明は上記問題点を解決するためになされたものであり、ＣＭＯＳプロセスによって半導体装置として構成可能なトランスリニア回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るトランスリニア回路は、それぞれ入力トランジスタ又は出力トランジスタのいずれかである偶数個のトランジスタと、前記偶数個のトランジスタのベース及びエミッタを辿るループであって、ベース−エミッタ接合が形成するダイオードの向きの正逆が当該ループ上にて同数であるトランスリニアループを形成する電気的な接続手段と、前記入力トランジスタのエミッタに接続され、それぞれに入力電流を供給する電流入力手段と、前記出力トランジスタのエミッタに接続され、制御信号に応じて当該エミッタに発生する電流及び電位を調節する調節手段と、前記出力トランジスタのエミッタに生じる電流に基づいて出力電流を取り出す電流出力手段と、を有し、前記接続手段は、入力端子を前記トランスリニアループ上にて前記ダイオードの向きが正方向である前記トランジスタのエミッタと、逆方向である前記トランジスタのエミッタとに接続され、かつ出力端子を前記調節手段に接続されて、当該エミッタ間を仮想短絡により電位平衡させる演算増幅器を有する。
【００１０】
他の本発明に係るトランスリニア回路においては、前記電流出力手段は、前記制御信号により前記調節手段と共通に制御されて前記調節手段に流れる電流を複製する電流複製手段を有する。
【００１１】
別の本発明に係るトランスリニア回路においては、前記トランジスタは、ダーリントン接続をなす第１及び第２の前記入力トランジスタと、ダーリントン接続をなす第３の前記入力トランジスタ及び前記出力トランジスタとの４個からなり、前記電流入力手段は、前記第ｋの入力トランジスタ（ｋ＝１，２，３）のエミッタに入力電流Ｉｋを供給し、前記電流出力手段は、前記出力トランジスタのエミッタに生じる電流（Ｉ１・Ｉ２／Ｉ３）を前記出力電流として取り出す。
【００１２】
さらに別の本発明に係るトランスリニア回路においては、前記トランジスタは、ダーリントン接続をなす第１及び第２の前記入力トランジスタと、ダーリントン接続をなす第３の前記入力トランジスタ及び前記出力トランジスタとの４個からなり、前記電流入力手段は、前記第１の入力トランジスタのエミッタに入力電流（Ｉ１＋Ｉ３）を供給し、前記第２の入力トランジスタのエミッタに入力電流（Ｉ２＋Ｉ３）を供給し、前記第３の入力トランジスタのエミッタに入力電流Ｉ３を供給し、前記電流出力手段は、前記出力トランジスタのエミッタに前記調節手段と並列に接続され電流（Ｉ１＋Ｉ２）を供給する電流供給手段と、前記調節手段に流れる、前記出力トランジスタのエミッタに生じる電流と当該電流（Ｉ１＋Ｉ２）との差分電流を取り出し、前記電流Ｉ３と合成して電流（Ｉ１・Ｉ２／Ｉ３）に応じた出力電流を取り出す手段と、を有する。
【発明の効果】
【００１３】
ＣＭＯＳプロセスにおいてはバイポーラトランジスタを、当該プロセスにて副産物として半導体基板に生じる寄生トランジスタの構造を利用して形成できる。当該バイポーラトランジスタは半導体基板をコレクタとする構造であるので、これを用いてトランスリニア回路を構成しようとするとトランスリニアループを構成する各トランジスタのコレクタが共通電位となるという制約を受ける。本発明によれば当該制約の下でトランスリニア回路を構成することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る物理量センサである振動型のジャイロスコープの概略のブロック構成図である。
【図２】ＡＧＣ部の構成例を示す概略の模式的な回路図である。
【図３】本発明の実施形態における同期検波回路の概略のブロック構成図である。
【図４】ＣＭＯＳプロセスを用いてｎ型半導体基板に形成されるバイポーラトランジスタの構造を示す模式的な断面図である。
【図５】同期検波回路に用いるトランスリニア回路の一例の基本構成を示す回路図である。
【図６】図５に示すトランスリニア回路を４象限動作可能とした構成を示す回路図である。
【図７】図５及び図６に示すトランスリニア回路の変形例を示す回路図である。
【図８】本発明の実施形態であるトランスリニア回路の他の例の概略の回路図である。
【図９】従来のトランスリニア回路の例を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１６】
図１は実施形態に係る物理量センサである振動型のジャイロスコープ３０の概略のブロック構成図である。ジャイロスコープ３０は、センサ素子３２、駆動回路３４、及び検出回路３６を含んで構成される。
【００１７】
センサ素子３２は、水晶等の圧電体からなる振動子４０、互いに対をなす駆動電極４２，４４、及び互いに対をなす検出電極４６，４８からなる。駆動電極４２，４４は駆動回路３４からの発振信号を振動子４０に印加して、逆圧電効果により振動子４０を励振する。励振された振動子４０は角速度が加わるとコリオリ力により振動を生じ、圧電効果により電荷を生じる。検出電極４６，４８は当該振動により生じた電荷を電流として取り出し、検出回路３６へ出力する。
【００１８】
駆動回路３４は電流電圧変換回路（以下、Ｉ／Ｖ変換回路）５０及び増幅部５２を有し、振動子４０と共に帰還型発振回路を構成し所定周波数の発振信号である駆動信号を生成する。駆動回路３４は駆動信号Ｓ１を振動子４０の駆動電極４２に印加し、振動子４０の振動に応じて駆動電極４４から流れ出す電流をモニタして、駆動信号の振幅をフィードバック制御する。
【００１９】
Ｉ／Ｖ変換回路５０は、駆動電極４４から流れ出す帰還電流Ｓ２を入力され、電流電圧変換を行って増幅部５２へ帰還信号Ｓ３として出力する。
【００２０】
増幅部５２は可変利得増幅回路５４及び自動利得制御（ＡＧＣ）部５６を備える。
【００２１】
ＡＧＣ部５６は帰還信号Ｓ３の振幅に応じた直流のモニタ電圧Ｖiを生成し、モニタ電圧Ｖiと参照信号とに基づいて、発振回路の励振レベルを安定させるように可変利得増幅回路５４の利得を制御する信号Ｓ４を生成する。本実施形態のＡＧＣ部５６は、参照信号として参照電圧生成回路５８から入力される参照電圧Ｖrefを用い、モニタ電圧Ｖiと参照電圧Ｖrefとの差に基づいて信号Ｓ４を生成する。なお、参照信号として電流信号を用いる構成とすることもでき、その場合、当該電流信号を発振信号の振幅に応じた参照電流Ｉrefとして、後述する同期検波回路７２にて利用することができる。
【００２２】
可変利得増幅回路５４はＡＧＣ部５６からの制御信号Ｓ４によって利得を制御され、当該利得で帰還信号Ｓ３を増幅する。
【００２３】
検出回路３６は、検出増幅部７０、同期検波回路７２、増幅回路７４及びＬＰＦ７６を有し、センサ素子３２が出力する検出信号Ｓ５，Ｓ６を信号処理して、検出対象とする物理量である角速度に応じた出力信号を生成する。
【００２４】
検出増幅部７０は、検出電極４６，４８に接続され、それらから入力される検出信号Ｓ５，Ｓ６をそれぞれ電圧値に変換する。また、検出増幅部７０は差動増幅回路を備え、電圧に変換された検出信号Ｓ５，Ｓ６に対して差動増幅を行う。
【００２５】
同期検波回路７２は検出増幅部７０の出力信号Ｓ７（増幅信号Ｘ）を入力され、駆動回路３４の発振信号Ｙに基づいて同期検波を行い、検波出力Ｓ８を生成する。本実施形態では駆動回路３４の発振信号ＹとしてＩ／Ｖ変換回路５０から出力される帰還信号Ｓ３を用い、当該信号Ｓ３を位相調整して同期検波回路７２に入力する。同期検波回路７２は後述するように、参照電圧生成回路５８から入力される参照電圧Ｖrefを利用する。
【００２６】
増幅回路７４は同期検波回路７２の検波出力Ｓ８を増幅して出力する。ＬＰＦ７６は増幅回路７４の出力信号から高周波成分をカットして、振動子４０に印加される角速度に応じた電気信号である角速度出力Ｓ９を抽出し出力端子７８から出力する。
【００２７】
駆動回路３４、検出回路３６はシリコン基板等を用いたＩＣとして形成される。当該ＩＣには、上述した出力端子７８の他に、駆動回路３４を駆動電極４２，４４に接続するための端子（又はパッド）８０，８２及び、検出回路３６を検出電極４６，４８に接続するための端子（又はパッド）８４，８６が設けられる。また、参照電圧Ｖrefを入力するための制御端子８８も設けられる。
【００２８】
参照電圧生成回路５８は、電源電圧から電圧供給を受け、当該電源電圧に依存しない参照電圧Ｖrefを生成する。
【００２９】
図２はＡＧＣ部５６の構成例を示す概略の模式的な回路図である。ＡＧＣ部５６は実効値回路１００及び制御電圧生成回路１０２を有する。実効値回路１００は、帰還信号Ｓ３を入力され、その振幅に応じた直流のモニタ電圧Ｖiとして、帰還信号Ｓ３の実効値電圧を生成する。制御電圧生成回路１０２はモニタ電圧Ｖiと参照電圧Ｖrefとの差に基づいて制御信号Ｓ４を生成する。制御電圧生成回路１０２は例えば、演算増幅器１０４を用いた反転増幅回路からなる。演算増幅器１０４の反転入力端子（−）は、実効値回路１００との間に入力抵抗Ｒiを接続され、演算増幅器１０４の出力端子との間に帰還抵抗Ｒfを接続され、また参照電圧Ｖrefの入力端子との間に抵抗Ｒrefを接続される。演算増幅器１０４の非反転入力端子（＋）は接地される。演算増幅器１０４の出力端子から出力される制御信号Ｓ４の電圧をＶoと表すと、反転入力端子（−）でのキルヒホッフの電流保存則から次式が成り立つ。
Ｖi／Ｒi＋Ｖref／Ｒref＝−Ｖo／Ｒf  ・・・・・・（３）
【００３０】
通常、ＲfはＲi、Ｒrefに比べて十分に大きいことから（３）式の右辺を０と見なせば、（３）式は、励振レベルを示すモニタ電圧Ｖiが実質的に｜Ｖref｜に比例し、発振回路の励振レベルがＶrefを基準として設定されることを示している。
【００３１】
なお、参照信号として参照電流（Ｉrefとする）を用いる場合の制御電圧生成回路１０２の構成は、図２に示す、演算増幅器１０４の反転入力端子（−）に抵抗Ｒrefを介して参照電圧Ｖrefを印加する構成に代えて、反転入力端子（−）に参照電流Ｉrefを供給する構成とする。Ｉrefは反転入力端子（−）から引き込む向きに供給し、実効値回路１００から反転入力端子（−）に流れ込む電流を相殺するように構成する。
【００３２】
上述のように参照電圧生成回路５８は参照電圧Ｖrefを一定に保つように設計されるが、実際にはＶrefは温度や電源電圧の変動や回路の経年変化などに起因して変化する。この参照電圧Ｖrefの変動は、駆動信号の信号レベルを変動させ、それに応じてセンサ素子３２の検出信号Ｓ５，Ｓ６の信号レベルが変化し、さらには角速度出力Ｓ９の信号レベルが変化する。本実施形態の同期検波回路７２は、この基準信号であるべき参照電圧Ｖrefや参照電流といった参照信号の変動によって生じる角速度出力Ｓ９の変動を低減する。
【００３３】
図３は同期検波回路７２の概略のブロック構成図である。同期検波回路７２は電圧−電流変換回路（以下、Ｖ／Ｉ変換回路）１１０ａ，１１０ｂ，１１０ｃ、トランスリニア回路１１２、及びＩ／Ｖ変換回路１１４を有する。
【００３４】
既に述べたように、同期検波回路７２は検出増幅部７０からの増幅信号Ｘ、駆動回路３４からの発振信号Ｙ、及び参照電圧生成回路５８からの参照電圧Ｖrefを入力される。Ｖ／Ｉ変換回路１１０ａ，１１０ｂ，１１０ｃはそれぞれ信号Ｘ，Ｙ，Ｖrefを入力され、それら電圧信号Ｘ，Ｙ，Ｖrefを電流信号Ｉx，Ｉy，Ｉrefに変換してトランスリニア回路１１２へ入力する。
【００３５】
本実施形態のトランスリニア回路１１２は、センサ素子３２の検出信号に応じた電流信号Ｉx、駆動回路３４の発振信号に応じた電流信号Ｉy及び発振信号の振幅に応じた参照電流Ｉrefを入力され、次式で表される出力電流Ｉoutを生成して出力する。
Ｉout＝Ｉx・Ｉy／Ｉref  ・・・・・・（４）
【００３６】
Ｉ／Ｖ変換回路１１４はトランスリニア回路１１２の出力電流Ｉoutを電圧信号Ｖoutに変換し検波出力Ｓ８として増幅回路７４へ出力する。
【００３７】
トランスリニア回路１１２を構成するバイポーラトランジスタはＣＭＯＳプロセスで形成する。図４は、当該バイポーラトランジスタの構造を示す模式図であり、半導体基板に垂直な断面が示されている。図４にはＩＣを形成する半導体基板が、ｎ型不純物を導入されｎ型導電性（第１導電型）を与えられたｎ型サブストレート（以下、ｎ−ｓｕｂ）２００である例を示している。ｎ−ｓｕｂ２００の表面にｐ型不純物を導入されｐ型導電性（第２導電型）とされた半導体領域であるｐウェル（ｐ−ｗｅｌｌ）２０２が形成される。さらにｐウェル２０２内にｎ型領域２０４が形成される。これによりｎ−ｓｕｂ２００をコレクタ（Ｃ）、ｐウェル２０２をベース（Ｂ）、ｎ型領域２０４をエミッタ（Ｅ）とするｎｐｎ型トランジスタが形成される。ちなみに、ＣＭＯＳプロセスにおいてｐウェル２０２はｎ型ＭＯＳトランジスタのチャネルとなる領域を形成する工程により形成され、具体的にはｐウェル２０２を形成する領域に開口を有するマスクをフォトレジスト等で形成してｐ型不純物をイオン注入・熱拡散することにより形成される。ｎ型領域２０４はｎチャネルＭＯＳトランジスタのソース、ドレインの拡散層領域を形成する工程により形成され、具体的にはマスクを形成した後、ｎ型不純物をイオン注入して形成される。このＣＭＯＳプロセスで形成されるバイポーラトランジスタはコレクタが基板電位Ｖsubに固定される。ｎ型基板に対してはＶsubは正電位Ｖ＋とすることができる。
【００３８】
図５はＣＭＯＳプロセスで作られる上述のバイポーラトランジスタを用いたトランスリニア回路１１２の一例の基本構成を示す回路図である。トランスリニア回路１１２は電源Ｖ＋，Ｖ−を供給されて動作する。それら電源の電位はＶ＋＞Ｖ−とする。このトランスリニア回路１１２は４つのトランジスタＱ１〜Ｑ４からなるトランスリニアループを有する。図５の構成ではトランジスタＱ１〜Ｑ３はトランスリニア回路１１２の外部から入力電流を供給される入力トランジスタであり、Ｑ４は出力電流を発生する出力トランジスタである。各トランジスタＱ１〜Ｑ４のコレクタは上述のようにｎ−ｓｕｂ２００であり、共通の電位Ｖsubに設定される。そのため、各トランジスタＱ１〜Ｑ４のコレクタは入力電流の供給や出力電流の取り出しには利用することができないという制約を課される。
【００３９】
トランスリニア回路１１２はトランジスタＱ１〜Ｑ３のエミッタに入力電流を供給する電流入力手段として電流源Ｉ１〜Ｉ３を有する。図５に示す回路では、電流源Ｉ１〜Ｉ３はそれぞれＶ／Ｉ変換回路１１０ａ，１１０ｂ，１１０ｃの出力電流を用いて電流Ｉx，Ｉy，ＩrefをトランジスタＱ１〜Ｑ３のエミッタに供給する。ここでは電流源Ｉ１〜Ｉ３はベースからエミッタへ向かうように入力電流を供給する。例えば、Ｖ／Ｉ変換回路１１０ｃが生成する電流ＩrefがＶ／Ｉ変換回路１１０ｃへ流れ込む向きである場合には、電流源Ｉ３としてＱ３のエミッタにＶ／Ｉ変換回路１１０ｃの出力端を接続すればよい。一方、ＩrefがＶ／Ｉ変換回路１１０ｃから流れ出る向きである場合には、当該電流を例えば、カレントミラー回路を用いて、Ｑ３のエミッタと所定の負電圧の電源Ｖ−とを結ぶ経路に複製する。他の入力電流Ｉx，Ｉyについても同様に構成される。
【００４０】
トランスリニア回路１１２はトランジスタＱ４のエミッタに生じる電流を出力電流Ｉoutとして取り出す。ＩoutはＩ／Ｖ変換回路１１４に入力される。
【００４１】
Ｑ１及びＱ３のベースはｎ−ｓｕｂ２００に接続され、Ｑ１のエミッタとＱ２のベースが例えば基板上に形成される配線により接続され、Ｑ３のエミッタとＱ４のベースが同様に配線により接続される。すなわちＱ１及びＱ２はダーリントン接続を構成し、Ｑ３及びＱ４もダーリントン接続を構成する。ここで、Ｑ１〜Ｑ４は全てｎｐｎ型であり、このように同じタイプのトランジスタで構成されるトランスリニアループ上には、ダイオードの向きが正方向であるトランジスタのエミッタと逆方向であるトランジスタのエミッタとを接続する個所が生じる。本実施形態では、Ｑ２とＱ４との接続が当該個所に当たる。すなわち、トランスリニア回路１１２のトランスループを完成するには、Ｑ２のエミッタとＱ４のエミッタとを接続し同電位とする必要がある。しかし、Ｑ２のエミッタは入力電流Ｉyを供給する電流入力手段に接続され、Ｑ４のエミッタからは出力電流Ｉoutを取り出すので単純にＱ２，Ｑ４のエミッタ間を接続することができない。本トランスリニア回路１１２はこの部分の接続手段を演算増幅器２１０を用いた回路で構成する。
【００４２】
具体的には、演算増幅器２１０は反転入力端子（−）をＱ２のエミッタに接続され、非反転入力端子（＋）をＱ４のエミッタに接続される。また、出力トランジスタであるＱ４のエミッタに生じる出力電流Ｉout及びエミッタ電位を調節する調節手段として、ｎチャネルＭＯＳトランジスタＭ１をＱ４のエミッタと電源Ｖ−との間に接続する。Ｍ１はドレインをＱ４のエミッタに、またソースを電源Ｖ−に接続され、ゲートを演算増幅器２１０の出力端子に接続される。演算増幅器２１０はＱ２，Ｑ４のエミッタ間を仮想短絡して電位平衡させる。これによりトランスリニアループが形成される。当該ループにおいて、ベース−エミッタ接合の向きはＱ１，Ｑ２の組とＱ３，Ｑ４の組とで逆であるので、トランスリニア原理により上記（４）式が成り立つ。演算増幅器２１０はＱ２，Ｑ４のエミッタ間を同電位に保つと共に、Ｍ１を制御してトランスリニアループに関して上記（４）式が成立するようにＱ４のエミッタ電位を設定する。Ｑ４のエミッタから流れ出してＭ１のドレイン−ソース間に流れる電流Ｉoutは、演算増幅器２１０の出力電圧によりＭ１と同様にゲート電位を制御されるｎチャネルＭＯＳトランジスタＭ２に複製される。Ｍ２はソースを電源Ｖ−に接続され、ドレインをＩ／Ｖ変換回路１１４に接続される。Ｉ／Ｖ変換回路１１４は複製されたＩoutを電圧信号Ｖoutに変換し検波出力Ｓ８として増幅回路７４へ出力する。
【００４３】
なお、上述の構成ではＱ４のエミッタに生じる電流ＩoutをＭ１、Ｍ２からなるカレントミラー回路で折り返してＩ／Ｖ変換回路１１４に入力することで、Ｉ／Ｖ変換回路１１４の出力電圧Ｖoutを正にすることができる。ここで、Ｍ１のソースにＩ／Ｖ変換回路１１４の入力端子を接続してＩoutを電圧に変換することもできる。
【００４４】
上述のトランスリニア回路１１２は、バイポーラプロセスやＢｉ−ＣＭＯＳプロセスではなく標準的なＣＭＯＳプロセスで製造可能である。よって、検出回路３６、又は駆動回路３４及び検出回路３６を内蔵するＩＣをＣＭＯＳプロセスで製造可能とし、消費電力の低減、集積密度向上及び製造コストの低減を図ることが可能となる。
【００４５】
ちなみに、センサ素子３２の検出信号は駆動回路３４によるセンサ素子３２の励振レベルに比例する。（３）式に関して説明したように駆動信号Ｓ１の励振レベルはＶrefに基本的に比例する。つまり、増幅信号Ｘ、発振信号Ｙに応じた電流Ｉx，Ｉyの積（Ｉx・Ｉy）はＶrefの二乗に比例するが、本実施形態の同期検波回路７２は、トランスリニア回路１１２を用いて、Ｖrefに比例するＩrefで除算した結果をＩoutとして取り出す。すなわち、ＩoutはＶrefに単純に（つまり一乗で）比例する。よって、このＩoutに基づいて得られる角速度出力Ｓ９は従来の発振信号Ｙを乗じる同期検波よりも参照電圧Ｖrefの誤差の影響を受けにくい。
【００４６】
また、トランスリニア回路１１２で電流信号Ｉxに乗算される電流Ｉyは発振信号の波形に従って変化する信号である。すなわち、Ｉyは基本的には基本振動モードの正弦波に応じた波形であり、同期検波回路７２は機械的な外来振動により振動子４０に励起され得る高次の振動モードをの成分を検出しにくい。よって、角速度出力Ｓ９は外来振動の影響を受けにくい。
【００４７】
このように、トランスリニア回路１１２を用いた同期検波回路７２は、参照電圧Ｖrefの誤差の影響を低減し、かつ高次振動モードによるノイズを低減できるので、角速度出力の精度向上が図れる。
【００４８】
さて、実際には同期検波回路７２は４象限動作可能に構成される。すなわち、増幅信号Ｘ及び発振信号Ｙの符号にかかわらずトランジスタＱ１，Ｑ２のコレクタ電流の向きは一定として、同期検波回路７２を信号Ｘ，Ｙの位相にかかわらず常時動作させる。
【００４９】
図６は、図５に示すトランスリニア回路１１２を４象限動作可能とした構成を示す回路図である。図５の回路に対する図６の回路の相違点は、Ｖ／Ｉ変換回路１１０ａ〜１１０ｃにて生成される入力電流Ｉx，Ｉy，Ｉrefのトランスリニア回路１１２への入力の仕方、及びＩ／Ｖ変換回路１１４への電流Ｉoutの出力の仕方にある。Ｑ１のエミッタに接続する電流源Ｉ１は（Ｉx＋Ｉref）を供給し、Ｑ２のコレクタに接続する電流源Ｉ２は（Ｉy＋Ｉref）を供給する。４象限動作させるために、Ｉrefは（Ｉx＋Ｉref）＞０及び（Ｉy＋Ｉref）＞０となるように設定される。Ｑ３のエミッタに接続する電流源Ｉ３は図５と同様、Ｉrefを供給する。各入力電流（Ｉx＋Ｉref），（Ｉy＋Ｉref）及びＩrefはＶ／Ｉ変換回路１１０ａ〜１１０ｃの出力電流を用いて生成され、例えば、カレントミラー回路を用いて電流源Ｉ１〜Ｉ３の位置に複製される。Ｑ４のコレクタ電流をＩηと表すとトランスリニア原理により次式が成り立つ。
（Ｉx＋Ｉref）・（Ｉy＋Ｉref）＝Ｉη・Ｉref  ・・・・・・（５）
【００５０】
（４）式及び（５）式から次式が導かれる。
Ｉη＝Ｉout＋Ｉx＋Ｉy＋Ｉref  ・・・・・・（６）
【００５１】
すなわち、Ｉηは（４）式で示すＩoutに電流（Ｉx＋Ｉy＋Ｉref）が重畳された電流となる。
【００５２】
Ｑ３のエミッタと電源Ｖ−との間にはトランジスタＭ１に並列に電流供給手段として電流源Ｉ５が接続される。電流源Ｉ５は電流（Ｉx＋Ｉy）をトランジスタＱ４のエミッタに供給する。電流源Ｉ５は電流源Ｉ１〜Ｉ３と同様、Ｑ４のベースからエミッタへ向かうように電流を供給する。これにより、Ｍ１は演算増幅器２１０によって電流（Ｉout＋Ｉref）を流すように制御される。なお、Ｉrefを加算することにより（Ｉout＋Ｉref）＞０とすることができ、Ｉoutの極性にかかわらずＭ１にＩoutに応じて変化する電流が流れ、４象限動作を可能にできる。Ｍ１の電流はＭ２に複製され、Ｍ２はＩ／Ｖ変換回路１１４の入力端子から電流（Ｉout＋Ｉref）を引き込む。Ｉ／Ｖ変換回路１１４の入力端子はトランジスタＭ２に加え、電流Ｉrefを当該入力端子に送り込む電流源Ｉ４を接続される。Ｉ／Ｖ変換回路１１４は、トランジスタＭ２による電流と電流源Ｉ４による電流とを合成して得られる電流Ｉoutを入力され、その出力端子にＩoutに応じた電圧信号Ｖoutを出力する。
【００５３】
ここで、トランスリニアループを構成するトランジスタ群の中で、出力電流を得るトランジスタは自由に選択できる。例えば、図５及び図６の回路構成ではＱ１〜Ｑ３に入力電流を供給し、Ｑ４から出力電流を取り出したが、当該回路のＱ１〜Ｑ４のうちＱ３から出力電流を取り出す構成とすることもできる。図７は当該構成のトランスリニア回路１１２の回路図であり、図６の構成と同様、４象限動作可能な構成を示している。図７の回路では、図６の回路においてＱ４のエミッタに接続されていた電流源Ｉ５及びトランジスタＭ１がＱ３のエミッタに接続され、また、図６の回路においてＱ３のエミッタに接続されていた電流源Ｉ３がＱ４のエミッタに接続される。この回路においても、Ｑ２，Ｑ４のエミッタ間に接続された演算増幅器２１０は、それらエミッタを同電位に設定すると共に、これにより完成されるトランスリニアループにおけるトランスリニア原理が成立するようにＭ１を制御する。よって、Ｑ３のコレクタ電流Ｉηについて（６）式が成り立ち、図６の回路と同様にしてＩ／Ｖ変換回路１１４からＶoutを得ることができる。
【００５４】
上述のように、図６，図７の構成によっても、図５の回路に関して説明した本発明の効果を有する同期検波回路７２を実現できる。
【００５５】
なお、本発明は、上述した実施形態に限定されるものではなく、種々の変形が可能である。例えば、図５〜図７のトランスリニア回路１１２はｎ型基板上に形成するｎｐｎ型トランジスタを用いた例を説明したが、ＣＭＯＳプロセスを用いて同様に、ｐ型基板上にｐｎｐ型トランジスタを形成でき、当該ｐｎｐ型トランジスタを用いてトランスリニア回路１１２を構成することができる。
【００５６】
また、トランスリニア回路１１２は本発明を適用したトランスリニア回路の例に過ぎず、例えば、他のアナログ演算を行う構成を有したトランスリニア回路にも本発明を適用することができる。例えば、トランスリニアループを構成するトランジスタの数は４個以上であってもよく、またエミッタ同士が接続される電位平衡個所も２個所以上であってもよい。
【００５７】
図８は、本発明の実施形態であるトランスリニア回路の他の例の概略の回路図である。このトランスリニア回路２２０は図５に示したトランスリニア回路１１２と似た構成であるので図５の回路と同様の構成要素には同一の符号を付し、以下、相違点を中心に説明する。このトランスリニア回路２２０においてはＱ１，Ｑ２が入力トランジスタであり、Ｑ３，Ｑ４が出力トランジスタである。入力トランジスタＱ１のエミッタには入力電流Ｉx、またＱ２のエミッタには入力電流Ｉyが供給される。
【００５８】
出力トランジスタＱ３，Ｑ４それぞれのエミッタと電源Ｖ−との間には、Ｑ３，Ｑ４のエミッタに生じる出力電流及びそれらエミッタ電位を調節する調節手段として、ｎチャネルＭＯＳトランジスタＭ０，Ｍ１が接続される。Ｍ０，Ｍ１は共にゲートを演算増幅器２１０の出力端子に接続され、これによりＱ３，Ｑ４のエミッタ電流は同じになるように制御される。当該エミッタ電流をＩoutと表す。電流Ｉoutは演算増幅器２１０の出力電圧によりＭ０，Ｍ１と同様にゲート電位を制御されるｎチャネルＭＯＳトランジスタＭ２に複製され、出力電流として取り出される。例えば、出力電流ＩoutはＩ／Ｖ変換回路により電圧信号Ｖoutに変換されて出力される。
【００５９】
このトランスリニア回路２２０に（１）式を適用すると、
Ｉout２＝Ｉx・Ｉy  
となる。すなわち、トランスリニア回路２２０はＩxとＩyとの積の平方根を演算してＩoutとして出力する回路である。
【符号の説明】
【００６０】
３０  ジャイロスコープ、３２  センサ素子、３４  駆動回路、３６  検出回路、４０  振動子、４２，４４  駆動電極、４６，４８  検出電極、５０，１１４  Ｉ／Ｖ変換回路、５２  増幅部、５４  可変利得増幅回路、５６  ＡＧＣ部、５８  参照電圧生成回路、７０  検出増幅部、７２  同期検波回路、７４  増幅回路、７６  ＬＰＦ、７８  出力端子、８８  制御端子、１００  実効値回路、１０２  制御電圧生成回路、１０４，２１０  演算増幅器、１１０ａ，１１０ｂ，１１０ｃ  Ｖ／Ｉ変換回路、１１２，２２０  トランスリニア回路、２００  ｎ型サブストレート、２０２  ｐウェル、２０４  ｎ型領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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