(57)【特許請求の範囲】
【請求項１】
第１のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するＤＣ−ＤＣコンバータであって、
前記第１のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第２のノードの間に接続された第２のスイッチ素子と、
前記電源端子と、前記入力電圧及び前記出力電圧より低い電位の第１のノードとの間に接続された第３のスイッチ素子と、
前記出力端子に接続される外部負荷に流れる負荷電流を検出する電流検出部と、
前記入力電圧と前記出力電圧の差がしきい値より低い場合に前記第３のスイッチ素子をオン状態とし、前記差がしきい値以上の場合に前記電流検出部の検出結果に基づいて前記第２のスイッチ素子と前記第３のスイッチ素子の何れか一方をオン状態とする制御回路と、
を有することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記制御回路は、
前記電流検出部にて検出された電流値と所定の抵抗値を乗算した乗算値と、所定の電圧値とを比較する比較器を有し、
前記比較器の出力信号に基づいて前記第２のスイッチ素子と前記第３のスイッチ素子を制御すること、
を特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記所定の電圧値は、前記第１のスイッチ素子の制御端子に蓄積される電荷に応じた損失量と、前記ドライブ回路の電源端子を前記出力端子に接続することによって生じる前記第１のスイッチ素子のオン抵抗による損失の増加分に基づいて決定されることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記制御回路は、前記第１のスイッチ素子がオフ状態とする期間において、前記第２のスイッチ素子を所定時間オン状態とした後、前記第３のスイッチ素子をオン状態にすること、
を特徴とする請求項１〜３のうちの何れか一項に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記制御回路は、前記第１のスイッチ素子の制御端子の電圧変化に応じて前記入力電圧と前記出力電圧の差電圧を検出する電圧検出回路を含むこと、を特徴とする請求項１〜４のうちの何れか一項に記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記電圧検出回路は、前記第２のスイッチ素子をオン状態とする期間において、前記電圧変化を検出し、その検出結果を保持すること、を特徴とする請求項５に記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記制御回路は、
所定周期の期間信号を生成する信号生成回路を有し、
前記電圧検出回路は、前記期間信号に応答して検出結果をリセットした後、前記電圧変化の検出結果を保持すること、を特徴とする請求項５又は６に記載のＤＣ−ＤＣコンバータ。
【請求項８】
第１のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するＤＣ−ＤＣコンバータであって、
前記第１のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第２のノードの間に接続された第２のスイッチ素子と、
前記電源端子と、前記入力電圧及び前記出力電圧より低い電位の第１のノードとの間に接続された第３のスイッチ素子と、
前記入力電圧と前記出力電圧の差に応じて、前記第２のスイッチ素子と前記第３のスイッチ素子の何れか一方をオン状態とする制御回路と、
を有することを特徴とするＤＣ−ＤＣコンバータ。
【請求項９】
第１のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するＤＣ−ＤＣコンバータの制御方法であって、
前記入力電圧と前記出力電圧の差がしきい値より低い場合、前記第１のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧及び前記出力電圧より低い電位の第１のノードとの間に接続された第３のスイッチ素子をオン状態とし、
前記差がしきい値以上の場合、前記出力端子に接続される外部負荷に流れる負荷電流の検出結果に基づいて、前記電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第２のノードの間に接続された第２のスイッチ素子と、前記第３のスイッチ素子の何れか一方をオン状態とすること、
を特徴とするＤＣ−ＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御方法に関する。
【背景技術】
【０００２】
パーソナルコンピュータ等の電子機器は、信号処理を行う内部回路に駆動電圧を供給するスイッチング電源回路（ＤＣ−ＤＣコンバータ）を含む。スイッチング電源回路は、例えばＡＣアダプタや電池から供給される直流電圧を、内部回路の動作に適した駆動電圧に変換する。スイッチング電源回路は、主スイッチをオン・オフ制御して直流入力電圧を昇圧・降圧して出力電圧を生成するとともに、負荷に供給する上記出力電圧を一定の目標電圧に保つようにフィードバック制御を行っている。
【０００３】
主スイッチは、例えばＭＯＳトランジスタである。ＭＯＳトランジスタは、制御端子と他の端子（ソース端子、ドレイン端子）との間に形成される寄生容量を有している。従って、主スイッチを駆動するドライブ回路は、ＭＯＳトランジスタをオン・オフするために、ゲート端子（寄生容量）をチャージ・ディスチャージする。ディスチャージによってＭＯＳトランジスタのゲート端子から低電位電源（例えば、グランド）に流れる電流は、電源電圧に対する損失（Ｑｇ損失：Ｑｇはゲート端子に蓄積される電荷量）となる。
【０００４】
電子機器は、その動作状態に応じて、負荷にて消費する電流量が変化する。電流量が多い重負荷字の効率を改善する方法の一つは、ＭＯＳトランジスタのオン抵抗値を小さくする、つまりＭＯＳトランジスタのサイズを大きくすることである。しかし、ゲート端子に蓄積される電荷量Ｑｇは、ＭＯＳトランジスタのサイズに比例する。つまり、ＭＯＳトランジスタのサイズを大きくすることは、蓄積される電荷量Ｑｇを多くするため、損失が増加する。損失を低減する、つまり電荷量Ｑｇを少なくするためにＭＯＳトランジスタのサイズを小さくすると、オン抵抗値が大きくなり、重負荷時の効率が低下する。
【０００５】
損失を低減する別の方法は、ゲート端子に蓄積される電荷を、出力端子に供給することである。この方法は、例えば、ＭＯＳトランジスタのゲート端子と出力端子との間にスイッチを接続し、ＭＯＳトランジスタのオン状態とオフ状態とを切換えるときにスイッチをオン・オフし、ゲート端子に蓄積された電荷を出力端子に供給する（例えば、特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２８８９３５号公報
【特許文献２】米国特許出願公開第２０１０／０３０８７８５号明細書
【特許文献３】米国特許出願公開第２０１１／０００１４６２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のように、ゲート端子にスイッチが接続されたＭＯＳトランジスタは、オンしたスイッチにより出力端子電圧がゲート端子に印加されるため、オン抵抗値が、スイッチを用いない場合と比べて大きくなる。このように、オン抵抗値が大きくなることは、効率の低下を招く。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、第１のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するＤＣ−ＤＣコンバータであって、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第２のノードと前記電源端子との間に接続された第２のスイッチ素子と、前記第１のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧及び前記出力電圧より低い電位の第１のノードとの間に接続された第３のスイッチ素子と、前記出力端子に接続される外部負荷に流れる負荷電流を検出する電流検出回路と、前記入力電圧と前記出力電圧の差がしきい値より低い場合に前記第３のスイッチ素子をオン状態とし、前記差がしきい値以上の場合に前記電流検出回路の検出結果に基づいて前記第２のスイッチ素子と前記第３のスイッチ素子の何れか一方をオン状態とする制御回路と、を有する。
【発明の効果】
【０００９】
本発明の一観点によれば、効率低下を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態のＤＣ−ＤＣコンバータの回路図である。
【図２】オフセット回路の回路図である。
【図３】スイッチ回路及びスイッチ制御回路を示す回路図である。
【図４】オフセット回路の動作を示す波形図である。
【図５】（ａ）（ｂ）はＤＣ−ＤＣコンバータの動作波形図である。
【図６】（ａ）（ｂ）は制御回路の動作を示す波形図である。
【図７】負荷と損失の関係を示す説明図である。
【図８】第２実施形態のＤＣ−ＤＣコンバータの一部回路図である。
【図９】第３実施形態のＤＣ−ＤＣコンバータの一部回路図である。
【図１０】（ａ）（ｂ）は制御回路の動作を示す波形図である。
【図１１】第４実施形態のＤＣ−ＤＣコンバータの一部回路図である。
【図１２】クロック信号と期間信号を示す波形図である。
【図１３】制御回路の動作を示すフローチャートである。
【図１４】（ａ）（ｂ）は制御回路の動作を示す波形図である。
【図１５】第５実施形態のＤＣ−ＤＣコンバータの一部回路図である。
【図１６】第６実施形態のＤＣ−ＤＣコンバータの回路図である。
【図１７】（ａ）（ｂ）はＤＣ−ＤＣコンバータの動作波形図である。
【図１８】第７実施形態のＤＣ−ＤＣコンバータの回路図である。
【図１９】第７実施形態のＤＣ−ＤＣコンバータの一部回路図である。
【図２０】別のＤＣ−ＤＣコンバータの一部回路図である。
【図２１】（ａ）（ｂ）はＤＣ−ＤＣコンバータの動作波形図である。
【図２２】電子機器を示す概略構成図である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
以下、第一実施形態を添付図面に従って説明する。
図１に示すＤＣ−ＤＣコンバータ１は同期整流方式の降圧型ＤＣ−ＤＣコンバータであり、入力端子Ｐｉに供給される入力電圧Ｖｉｎに基づいて、その入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを生成する。この出力電圧Ｖｏｕｔは、出力端子Ｐｏに接続される負荷２に供給される。
【００１２】
このＤＣ−ＤＣコンバータ１は、出力電圧Ｖｏｕｔを生成する変換部１０と、その変換部１０を制御する制御部２０とを有している。
入力電圧Ｖｉｎは、抵抗Ｒｓ１の第１端子に供給され、この抵抗Ｒｓ１の第２端子は変換部１０のトランジスタＴ１に接続されている。トランジスタＴ１は、例えばＰチャネルＭＯＳトランジスタである。トランジスタＴ１の第１端子（ソース端子）は抵抗Ｒｓ１の第２端子に接続され、第２端子（ドレイン端子）はトランジスタＴ２に接続されている。トランジスタＴ１の制御端子（ゲート端子）には制御部２０から駆動信号ＤＨが供給される。トランジスタＴ１は、駆動信号ＤＨに応答してオン・オフする。
【００１３】
トランジスタＴ２は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ２の第１端子（ソース端子）は入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔより低い電位の配線に接続されている。この配線は、例えば、０Ｖ（ボルト）の電位に設定された電源線であり、以下、グランドＧＮＤとする。トランジスタＴ２の第２端子（ドレイン端子）はトランジスタＴ１に接続されている。トランジスタＴ２の制御端子（ゲート端子）には、制御部２０から駆動信号ＤＬが供給される。トランジスタＴ２は、駆動信号ＤＬに応答してオン・オフする。
【００１４】
トランジスタＴ１のドレイン端子とトランジスタＴ２のドレイン端子の間のノードＮ１は、インダクタＬ１の第１端子に接続され、インダクタＬ１の第２端子は出力端子Ｐｏに接続されている。また、インダクタＬ１の第２端子と出力端子Ｐｏの間のノードＮ２はコンデンサＣ１の第１端子に接続され、コンデンサＣ１の第２端子はグランドＧＮＤに接続されている。コンデンサＣ１は、出力電圧Ｖｏｕｔを平滑化する平滑回路に含まれる。
【００１５】
負荷２は、例えば電子機器の内部回路（ＡＳＩＣ、メモリ、ＣＰＵ、液晶表示装置など）である。内部回路の動作状態や供給する電力により動作する回路の数が変化する、つまり負荷２の状態が変化すると、負荷２に必要な電流量、すなわち負荷電流が変動する。負荷の状態が軽負荷状態になると出力電圧Ｖｏｕｔが上昇し、重負荷状態になると出力電圧Ｖｏｕｔが低下する。このため、制御部２０は、出力電圧Ｖｏｕｔ，出力電流Ｉｏｕｔに応じて、制御信号Ｓｐのデューティ（Ｌレベルの時間に対するＨレベルの時間の比）を調整する。なお、デューティは、スイッチング周期に対するオン時間の比（オンデューティ）が用いられる場合もある。
【００１６】
抵抗Ｒｓ１の両端子は、制御部２０の電流検出回路２１に接続されている。電流検出回路２１は、抵抗Ｒｓ１の両端子間の電位差に基づいて、抵抗Ｒｓ１に流れる電流Ｉｒを検出し、その電流Ｉｒと比例したセンス電流Ｉｓ１を出力する。抵抗Ｒｓ１に流れる電流Ｉｒは、高電位側のトランジスタＴ１に流れる電流である。そして、トランジスタＴ１はインダクタＬ１に接続されている。従って、電流Ｉｒは、インダクタＬ１に流れる電流である。電流検出回路２１は、インダクタＬ１に流れる電流を検出し、その電流に比例したセンス電流Ｉｓ１を出力する。
【００１７】
電流検出回路２１の出力端子はスイッチＳＷ１を介して抵抗Ｒｓ２の第１端子に接続され、抵抗Ｒ２の第２端子はグランドＧＮＤに接続されている。スイッチＳＷ１は、制御端子に供給される制御信号Ｓｐに応答してオン・オフする。スイッチＳＷ１と抵抗Ｒｓ２の間のノードＮ１１は、オフセット回路２２の出力端子に接続されている。
【００１８】
オフセット回路２２は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔに基づいて生成したオフセット電流Ｉｏｆを出力する。
図２に示すように、オフセット回路２２は、分圧回路３１，３２、差動増幅回路３３、減算回路３５を有している。
【００１９】
分圧回路３１は、互いに直列接続された２つの抵抗Ｒ１１，Ｒ１２を含む。抵抗Ｒ１１の第１端子には入力電圧Ｖｉｎが供給され、第２端子は抵抗Ｒ１２の第１端子に接続されている。抵抗Ｒ１２の第２端子はグランドＧＮＤに接続されている。分圧回路３１は、抵抗Ｒ１１，Ｒ１２間のノードに、抵抗Ｒ１１，Ｒ１２の抵抗比により入力電圧Ｖｉｎを分圧した電圧（第１の分圧電圧）を生成する。このように生成された第１の分圧電圧は、入力電圧Ｖｉｎに比例する。
【００２０】
分圧回路３２は、互いに直列接続された２つの抵抗Ｒ１３，Ｒ１４を含む。抵抗Ｒ１３の第１端子には出力電圧Ｖｏｕｔが供給され、第２端子は抵抗Ｒ１４の第１端子に接続されている。抵抗Ｒ１４の第２端子はグランドＧＮＤに接続されている。分圧回路３２は、抵抗Ｒ１３，Ｒ１４間のノードに、抵抗Ｒ１３，Ｒ１４の抵抗比により出力電圧Ｖｏｕｔを分圧した電圧（第２の分圧電圧）を生成する。このように生成された第２の分圧電圧は、出力電圧Ｖｏｕｔに比例する。
【００２１】
差動増幅回路３３は、定電流源３４、トランジスタＴ１１〜Ｔ１４を有している。トランジスタＴ１１，Ｔ１２は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ１３，Ｔ１４は例えばＮチャネルＭＯＳトランジスタである。定電流源３４の第１端子には入力電圧Ｖｉｎが供給され、第２端子はトランジスタＴ１１，Ｔ１３のソース端子に接続されている。トランジスタＴ１１のゲート端子には分圧回路３１により生成された電圧（第１の分圧電圧）が供給され、トランジスタＴ１２のゲート端子には分圧回路３２により生成された電圧（第２の分圧電圧）が供給される。
【００２２】
トランジスタＴ１１のドレイン端子はトランジスタＴ１３のドレイン端子及びゲート端子に接続されている。トランジスタＴ１３のソース端子はグランドＧＮＤに接続されている。トランジスタＴ１２のドレイン端子はトランジスタＴ１４のドレイン端子及びゲート端子に接続されている。トランジスタＴ１４のソース端子はグランドＧＮＤに接続されている。トランジスタＴ１３のゲート端子は、減算回路３５に接続されている。
【００２３】
減算回路３５は、定電流源３６とトランジスタＴ１５を有している。トランジスタＴ１５は、例えばＮチャネルＭＯＳトランジスタである。定電流源３６の第１端子には入力電圧Ｖｉｎが供給され、第２端子はトランジスタＴ１５のドレイン端子に接続されている。トランジスタＴ１５のゲート端子は差動増幅回路３３のトランジスタＴ１３のゲート端子に接続され、トランジスタＴ１５のソース端子はグランドＧＮＤに接続されている。定電流源３６とトランジスタＴ１５の間のノードＮ１２は、図１に示すノードＮ１１に接続されている。減算回路３５は、定電流源３６とトランジスタＴ１５の間のノードＮ１２から、オフセット電流Ｉｏｆを出力する。
【００２４】
減算回路３５の定電流源３６は、差動増幅回路３３の定電流源３４と等しい電流Ｉ１１を流すように設定されている。差動増幅回路３３の定電流源３４が流す電流Ｉ１１は、トランジスタＴ１１とトランジスタＴ１２に分流される。トランジスタＴ１１に流れる電流と、トランジスタＴ１２に流れる電流は、それぞれのゲート電圧、即ち入力電圧Ｖｉｎ（第１の分圧電圧）と出力電圧Ｖｏｕｔ（第２の分圧電圧）の差電圧に対応する。そして、減算回路３５のトランジスタＴ１５に流れる電流Ｉ１２は、トランジスタＴ１１に流れる電流と等しい。従って、減算回路３５から出力されるオフセット電流Ｉｏｆは、定電流源３６が流す電流Ｉ１１とトランジスタＴ１５に流れる電流Ｉ１２の差分と等しい値となる。
【００２５】
なお、分圧回路３１，３２の分圧比は、入力電圧Ｖｉｎの値が出力電圧Ｖｏｕｔと等しいとき（オンデューティが１００％のとき）に、トランジスタＴ１３がオフして電流Ｉ１１がトランジスタＴ１１を介して流れるように設定される。また、分圧回路３１，３２の分圧比は、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの２倍と等しいとき（オンデューティが５０％のとき）にトランジスタＴ１１がオフして電流Ｉ１１がトランジスタＴ１３を介して流れるように、設定される。
【００２６】
オフセット回路２２は、図４に示すように変化するオフセット電流Ｉｏｆを生成する。入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの２倍の電圧よりも高い（Ｖｉｎ＞２Ｖｏｕｔ）とき、オフセット回路２２は、電流Ｉ１１と等しいオフセット電流Ｉｏｆを出力する。入力電圧Ｖｉｎが出力電圧Ｖｏｕｔと等しいとき、オフセット回路２２はオフセット電流Ｉｏｆを出力しない（オフセット電流Ｉｏｆは０（Ａ））。入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高く、出力電圧Ｖｏｕｔの２倍の電圧よりも低い（Ｖｏｕｔ＜Ｖｉｎ＜２Ｖｏｕｔ）のとき、オフセット回路２２は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差電圧に応じてオフセット電流Ｉｏｆを線形に変化させる。
【００２７】
図１に示すように、電流検出回路２１から出力されるセンス電流Ｉｓ１は、オンしたスイッチＳＷ１と抵抗Ｒｓ２に流れる。この抵抗Ｒｓ２は、両端子間に、センス電流Ｉｓ１に比例した電位差を生じる。この電位差は、検出用の抵抗Ｒｓ１に流れる電流Ｉｒに比例する。
【００２８】
オフセット回路２２から出力されるオフセット電流Ｉｏｆは、抵抗Ｒｓ２に流れる。従って、スイッチＳＷ１がオフしている間、抵抗Ｒｓ２には、オフセット電流Ｉｏｆが流れる。抵抗Ｒｓ２は、両端子間に、オフセット電流Ｉｏｆに比例した電位差を生じる。一方、スイッチＳＷ１がオンしている間、抵抗Ｒｓ２には、オフセット電流Ｉｏｆとセンス電流Ｉｓ１を合成した電流が流れる。従って、抵抗Ｒｓ２は、両端子間に、オフセット電流Ｉｏｆとセンス電流Ｉｓ１を合成した電流に比例した電位差を生じる。そして、オフセット電流Ｉｏｆが供給されない場合、スイッチＳＷ１がオフされると、ノードＮ１１の電位は、抵抗Ｒｓ２によりグランドＧＮＤレベルとなる。従って、スイッチＳＷ１と抵抗Ｒｓ２の間のノードにおけるセンス電圧Ｖｓ１の波形は、検出用の抵抗Ｒｓ１に流れる電流Ｉｒに応じて、オフセット電流Ｉｏｆに応じて、グランドＧＮＤからオフセットされる。
【００２９】
スイッチＳＷ１と抵抗Ｒｓ２の間のノードＮ１１は、スロープ補償回路２３の入力端子に接続されている。
スロープ補償回路２３は、センス電圧Ｖｓ１に所定の傾斜電圧を付加した補償信号Ｓｌｐを生成し、その補償信号Ｓｌｐを出力する。この補償信号Ｓｌｐは、比較器２４の非反転入力端子に供給される。
【００３０】
比較器２４の反転入力端子には、出力電圧Ｖｏｕｔに応じた誤差電圧Ｖｅｒが供給される。出力電圧Ｖｏｕｔは、制御部２０の抵抗Ｒ１の第１端子に供給される。抵抗Ｒ１の第２端子は抵抗Ｒ２の第１端子に接続され、抵抗Ｒ２の第２端子はグランドＧＮＤに接続されている。抵抗Ｒ１と抵抗Ｒ２の間の接続点は、誤差増幅器２５の反転入力端子に接続されている。抵抗Ｒ１と抵抗Ｒ２は、それらの抵抗比によって出力電圧Ｖｏｕｔを分圧した分圧電圧Ｖｆを生成する。この分圧電圧Ｖｆは、出力電圧Ｖｏｕｔに比例する。
【００３１】
誤差増幅器２５の非反転入力端子には、基準電源Ｅ１によって基準電圧Ｖｒ１が供給される。誤差増幅器２５の出力端子と反転入力端子との間には、発振防止用のコンデンサＣ２が接続されている。誤差増幅器２５は、分圧電圧Ｖｆと基準電圧Ｖｒ１の差電圧を増幅した結果に応じた誤差電圧Ｖｅｒを出力する。誤差電圧Ｖｅｒは、比較器２４の反転入力端子に供給される。
【００３２】
比較器２４は、補償信号Ｓｌｐの電圧を誤差電圧Ｖｅｒと比較し、比較結果に応じたレベルの信号Ｓ１を出力する。比較器２４は、補償信号Ｓｌｐが誤差電圧Ｖｅｒより高くなるとＨレベルの信号Ｓ１を出力し、補償信号Ｓｌｐが誤差電圧Ｖｅｒより低くなるとＬレベルの信号Ｓ１を出力する。
【００３３】
比較器２４の出力信号Ｓ１は、フリップフロップ回路２６に供給される。フリップフロップ回路は、例えばＲＳフリップフロップ回路である。このフリップフロップ回路２６のリセット端子Ｒには信号Ｓ１が供給される。フリップフロップ回路２６のセット端子Ｓには、発振器ＯＳＣから出力される一定周期の発振信号Ｓｃｋが供給される。発振信号Ｓｃｋは、一定の周期でＨレベルとなるパルス信号である。
【００３４】
フリップフロップ回路２６は、Ｈレベルの発振信号Ｓｃｋに応答してＨレベルの制御信号Ｓｐを出力し、Ｈレベルの信号Ｓ１に応答してＬレベルの制御信号Ｓｐを出力する。従って、制御信号Ｓｐは、発振信号Ｓｃｋの立ち上がりエッジに基づいてＨレベルに立ち上がり、信号Ｓ１がＨレベルになると立ち下がる。
【００３５】
制御信号Ｓｐは、ドライブ回路２７ａ，２７ｂに供給される。ドライブ回路２７ａは、例えば入力電圧Ｖｉｎを電源電圧として動作し、制御信号Ｓｐに応じた駆動信号ＤＨを出力する。ドライブ回路２７ｂは、例えば入力電圧Ｖｉｎを電源電圧として動作し、制御信号Ｓｐに応じた駆動信号ＤＬを出力する。そして、駆動信号ＤＨは高電位側のトランジスタＴ１の制御端子（ゲート端子）に供給され、駆動信号ＤＬは低電位側のトランジスタＴ２の制御端子（ゲート端子）に供給される。高電位側のトランジスタＴ１は、駆動信号ＤＨに応答してオン・オフする。低電位側のトランジスタＴ２は、駆動信号ＤＬに応答してオン・オフする。
【００３６】
上記の出力部１０は、出力端子Ｐｏに接続される外部負荷２に流れる負荷電流Ｉｏｕｔを検出する電流検出部１１を有している。例えば、電流検出部１１は、高電位側のトランジスタＴ１と低電位側のトランジスタＴ２の間のノードＮ１と、インダクタＬ１との間に設けられている。電流検出部１１は、出力電流Ｉｏｕｔ（負荷電流）に比例したセンス電流Ｉｓ２を生成する。電流検出部１１は、例えば、ノードＮ１とインダクタＬ１との間に挿入された抵抗素子と、その抵抗素子の両端子間の電位差に応じた電流を生成する回路を含む。
【００３７】
電流検出部１１により生成されたセンス電流Ｉｓ２は、スイッチ制御回路２８に供給される。スイッチ制御回路２８は、センス電流Ｉｓ２に応じた制御信号Ｓｓを出力する。この制御信号Ｓｓは、スイッチ回路２９に供給される。
【００３８】
スイッチ回路２９は、ドライブ回路２７ａの低電位側電源端子に接続された共通端子と、グランドＧＮＤに接続された第１切換端子と、ノードＮ２に接続された第２切換端子を有している。この第２切換端子が接続されたノードＮ２は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する経路（入力端子Ｐｉから出力端子Ｐｏの経路）中の所定のノードであり、ドライブ回路２７ａの電源電圧（入力電圧Ｖｉｎ）より低い電位のノードである。
【００３９】
スイッチ回路２９は、制御信号Ｓｓに応答して、共通端子を、第１切換端子と第２切換端子の何れかに接続する。共通端子が第１切換端子に接続されると、ドライブ回路２７ａの低電位側電源端子は、グランドＧＮＤに接続される。一方、共通端子が第２切換端子に接続されると、ドライブ回路２７ａの低電位側電源端子は、出力端子Ｐｏに接続される。
【００４０】
図３に示すように、ドライブ回路２７ａは、インバータ回路４１と、トランジスタＴ２１，Ｔ２２を有している。トランジスタＴ２１は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ２２は例えばＮチャネルＭＯＳトランジスタである。
【００４１】
インバータ回路４１の入力端子はドライブ回路２７ａの入力端子として機能する。この入力端子には、制御信号Ｓｐが供給される。インバータ回路４１の出力端子はトランジスタＴ２１，Ｔ２２のゲート端子に接続されている。トランジスタＴ２１のソース端子はドライブ回路２７ａの高電位側電源端子として機能し、この電源端子には電源電圧として入力電圧Ｖｉｎが供給されている。トランジスタＴ２１のドレイン端子はトランジスタＴ２２のドレイン端子に接続されている。トランジスタＴ２２のソース端子はドライブ回路２７ａの低電位側電源端子として機能し、この電源端子はスイッチ制御回路２８に接続されている。トランジスタＴ２１のドレイン端子とトランジスタＴ２２のドレイン端子の間のノードはドライブ回路２７ａの出力端子として機能する。この出力端子はトランジスタＴ２のゲート端子に接続されている。図３において、破線でトランジスタＴ２のゲート端子とグランドＧＮＤとの間に接続されたコンデンサＣｇ１は、トランジスタＴ２のゲート端子における寄生容量である。
【００４２】
スイッチ制御回路２８は、比較器４２と、抵抗Ｒ２１と、基準電源Ｅ１１を有している。比較器４２の反転入力端子は抵抗Ｒ２１の第１端子に接続され、抵抗Ｒ２１の第２端子はグランドＧＮＤに接続されている。上記の電流検出部１１から出力される検出電流Ｉｓ２は、抵抗Ｒ２１に流れる。従って、抵抗Ｒ２１の第１端子には、検出電流Ｉｓ２と抵抗Ｒ２１の抵抗値による検出電圧Ｖｓ２が生じる。比較器４２の非反転入力端子には、基準電源Ｅ１１による基準電圧Ｖｒ２が供給される。比較器４２は、検出電圧Ｖｓ２と基準電圧Ｖｒ２とを比較した結果に応じたレベルの制御信号Ｓｓを出力する。
【００４３】
この基準電圧Ｖｒ２は、図１に示す負荷２に流す出力電流Ｉｏｕｔ、つまり負荷状態に応じて設定されている。そして、比較器４２は、負荷状態に応じたレベルの制御信号Ｓｓを出力する。例えば、出力電流Ｉｏｕｔが所定値より少ない軽負荷のとき、出力電流Ｉｏｕｔに応じた検出電流Ｉｓ２と抵抗Ｒ２１により生じる検出電圧Ｖｓ２は、基準電圧Ｖｒ２より低い。このとき、比較器４２は、Ｈレベルの制御信号Ｓｓを出力する。一方、出力電流Ｉｏｕｔが所定値より多い重負荷のとき、出力電流Ｉｏｕｔに応じた検出電流Ｉｓ２と抵抗Ｒ２１により生じる検出電圧Ｖｓ２は、基準電圧Ｖｒ２より高い。このとき、比較器４２は、Ｌレベルの制御信号Ｓｓを出力する。
【００４４】
スイッチ回路２９は、インバータ回路４３とトランジスタＴ２３，Ｔ２４を有している。トランジスタＴ２３，Ｔ２４は例えばＮチャネルＭＯＳトランジスタである。スイッチ制御回路２８から出力される制御信号Ｓｓは、トランジスタＴ２３の制御端子（ゲート端子）とインバータ回路４３の入力端子に供給される。トランジスタＴ２３のソース端子は出力ノードＮ２に接続され、トランジスタＴ２３のドレイン端子はドライブ回路２７ａの低電位側電源端子、つまりトランジスタＴ２２のソース端子に接続されている。なお、コイルＬ１に直列に接続される抵抗ＤＣＲは、コイルＬ１に含まれる等化直流抵抗である。
【００４５】
インバータ回路４３の出力端子はトランジスタＴ２４の制御端子（ゲート端子）に接続されている。インバータ回路４３は、制御信号Ｓｓを論理反転したレベルの信号Ｓｓ２を出力する。トランジスタＴ２４のソース端子はグランドＧＮＤに接続され、トランジスタＴ２４のドレイン端子はドライブ回路２７ａの低電位側電源端子、つまりトランジスタＴ２２のソース端子に接続されている。
【００４６】
トランジスタＴ２３とトランジスタＴ２４は、制御信号Ｓｓに基づいて相補的にオン・オフする。Ｈレベルの制御信号Ｓｓに応答してオンしたトランジスタＴ２３は、ドライブ回路２７ａの低電位側電源端子、即ちトランジスタＴ２２のソース端子を出力ノードＮ２に接続する。一方、Ｌレベルの制御信号Ｓｓに応答してオンしたトランジスタＴ２４は、ドライブ回路２７ａの低電位側電源端子、即ちトランジスタＴ２２のソース端子をグランドＧＮＤに接続する。
【００４７】
次に、ＤＣ−ＤＣコンバータ１の作用を説明する。
ＤＣ−ＤＣコンバータ１の動作を説明する。
誤差増幅器２５は、出力電圧Ｖｏｕｔに比例した電圧Ｖｆと基準電圧Ｖｒ１の差電圧に応じて誤差電圧Ｖｅｒを出力する。比較器２４は、誤差電圧Ｖｅｒと補償信号Ｓｌｐの電圧を比較した結果に応じた信号Ｓ１を出力する。フリップフロップ回路２６は、発振信号Ｓｃｋに応じてＨレベルの制御信号Ｓｐを出力し、信号Ｓ１に応じてＬレベルの制御信号Ｓｐを出力する。従って、制御信号Ｓｐは、発振信号Ｓｃｋの周期と等しい周期にてＨレベルとなり、信号Ｓ１に応じてＬレベルとなる。この信号Ｓ１により制御信号Ｓｐが変化するタイミングは、出力電圧Ｖｏｕｔと基準電圧Ｖｒ１の差に応じて変化する。つまり、制御信号Ｓｐのパルス幅は、出力電圧Ｖｏｕｔに応じて変化する。これにより、高電位側のトランジスタＴ１のオン時間と、低電位側のトランジスタＴ２のオン時間が変化し、出力電圧Ｖｏｕｔが変化する。このように、ＤＣ−ＤＣコンバータ１は、出力電圧Ｖｏｕｔに比例した電圧Ｖｆを基準電圧Ｖｒ１と一致するように、フィードバック制御する。
【００４８】
オフセット回路２２は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差電圧に応じたオフセット電流Ｉｏｆを出力する。図５（ａ）はオンデューティが５０％以下のときの各信号の波形を示し、図５（ｂ）はオンデューティが５０％以上のときの各信号の波形を示す。このように、ＤＣ−ＤＣコンバータ１は、スロープ補償回路２３によるスロープ補償と、オフセット回路２２によるオフセット電流Ｉｏｆによるセンス電圧Ｖｓ１に対するオフセットの負荷により誤差電圧Ｖｅｒを一定値に維持する。これにより、出力電圧Ｖｏｕｔの変動を抑制する。
【００４９】
図６（ａ）は重負荷時における各信号の波形を示し、図６（ｂ）は軽負荷時における各信号の波形を示す。なお、図６（ａ）（ｂ）において、トランジスタＴ１に流れる電流Ｉｔ１の波形を一点鎖線で示しているが、他の波形と重なって判りにくくなるため、ずらして示している。
【００５０】
図６（ａ）に示す期間Ｆ１では、高電位側のトランジスタＴ１がオフし、低電位側のトランジスタＴ２がオンしている。また、期間Ｆ２では、高電位側のトランジスタＴ１がオンし、低電位側のトランジスタＴ２がオフする。期間Ｆ１において、トランジスタＴ１のゲート電圧Ｖｇは、図３に示すドライブ回路２７ａのトランジスタＴ２１がオンしていることにより、入力電圧Ｖｉｎレベルである。
【００５１】
この重負荷時において、図３に示すスイッチ制御回路２８は、インダクタＬ１に流れる電流ＩＬを検出した結果（検出電流Ｉｓ２）に基づく検出電圧Ｖｓ２が基準電圧Ｖｒ２より高いため、Ｌレベルの制御信号Ｓｓを出力する。スイッチ回路２９は、この制御信号Ｓｓに応答して、ドライブ回路２７ａの低電位側電源端子をグランドＧＮＤに接続する。
【００５２】
次に、期間Ｆ２になると、図３に示すドライブ回路２７ａは、制御信号Ｓｐに応答してトランジスタＴ２２をオンする。このトランジスタＴ２２のソース端子はスイッチ回路２９を介してグランドＧＮＤに接続されている。このため、高電位側のトランジスタＴ１のゲート電圧Ｖｇは、入力電圧ＶｉｎレベルからグランドＧＮＤレベルへと変化し、トランジスタＴ１がオンする。そして、トランジスタＴ１のゲート−ソース間電圧Ｖｇｓは入力電圧Ｖｉｎと等しくなるため、オン抵抗はほぼ０（Ω）となる。このため、トランジスタＴ１におけるオン抵抗損失が抑制される。
【００５３】
同様に、図６（ｂ）に示す期間Ｆ１では、高電位側のトランジスタＴ１がオフし、低電位側のトランジスタＴ２がオンしている。また、期間Ｆ２では、高電位側のトランジスタＴ１がオンし、低電位側のトランジスタＴ２がオフする。期間Ｆ１において、トランジスタＴ１のゲート電圧Ｖｇは、図３に示すドライブ回路２７ａのトランジスタＴ２１がオンしていることにより、入力電圧Ｖｉｎレベルである。
【００５４】
この軽負荷時において、図３に示すスイッチ制御回路２８は、インダクタＬ１に流れる電流ＩＬを検出した結果（検出電流Ｉｓ２）に基づく検出電圧Ｖｓ２が基準電圧Ｖｒ２より低いため、Ｈレベルの制御信号Ｓｓを出力する。スイッチ回路２９は、この制御信号Ｓｓに応答して、ドライブ回路２７ａの低電位側電源端子をノードＮ２に接続する。
【００５５】
次に、期間Ｆ２になると、図３に示すドライブ回路２７ａは、制御信号Ｓｐに応答してトランジスタＴ２２をオンする。このトランジスタＴ２２のソース端子はスイッチ回路２９を介してノードＮ２に接続されている。このため、トランジスタＴ１のゲート容量Ｃｇに蓄積された電荷は、ノードＮ２に流れる。つまり、ゲート容量Ｃｇに蓄積された電荷は、出力電流Ｉｏｕｔとして負荷２に供給される。このため、ゲート容量ＣｇによるＱｇ損失が低減される。
【００５６】
このとき、スイッチ回路２９によりドライブ回路２７ａの電源端子がノードＮ２に接続されているため、高電位側のトランジスタＴ１のゲート電圧Ｖｇは、入力電圧Ｖｉｎレベルから出力電圧Ｖｏｕｔレベルへと変化する。従って、トランジスタＴ１のゲート−ソース間電圧Ｖｇｓは入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差電圧（＝Ｖｉｎ−Ｖｏｕｔ）と等しくなるため、オン抵抗が大きくなる。しかし、この軽負荷時においてトランジスタＴ１に流れる電流Ｉｔ１は少ないため、重負荷時におけるオン抵抗損失と比べ、損失は少ない。
【００５７】
次に、ドライブ回路２７ａの電源端子の接続先を切換えるときの設定について説明する。
図７は、負荷と損失の関係を示すグラフである。図７において、横軸は負荷、縦軸は損失である。
【００５８】
入力電圧Ｖｉｎが一定の場合、図３に示す高電位側のトランジスタＴ１のゲート容量ＣｇによるＱｇ損失（実線Ｋ１にて示す）は、負荷によらず一定である。
曲線Ｋ２は、図３においてドライブ回路２７ａの電源端子をグランドＧＮＤに接続した場合（比較例１）において、トランジスタＴ１のオン抵抗値による損失を示す。この損失は、オン抵抗値Ｒｏｎと、トランジスタＴ１に流れる電流Ｉｔ１の２乗の積（＝Ｒｏｎ×Ｉｔ１２）となる。従って、負荷が大きいほど、オン抵抗による損失は多くなる。
【００５９】
曲線Ｋ３は、図３において、トランジスタＴ１のゲート端子をノードＮ２に常時接続した場合（比較例２）におけるオン抵抗の損失を示す。この比較例２では、トランジスタＴ１のゲート電圧が出力電圧Ｖｏｕｔまでしか低下しないため、オン抵抗による損失が生じ、その損失は負荷が大きいほど多くなる。
【００６０】
比較例２における損失は、実線Ｋ１で示すＱｇ損失と、曲線Ｋ２で示すオン抵抗による損失の合計値となる。そして、比較例２のように、ドライブ回路２７ａの電源端子を出力ノードＮ２に接続すると、Ｑｇ損失が無くなる変りに、オン抵抗による損失が増加する。つまり、重負荷では、Ｑｇ損失に対する対策を行わないほうが、損失が少ないことになる。
【００６１】
従って、Ｑｇ損失の量ＱＬと、オン抵抗による損失増加分ＲＬが等しくなるときの電流量ＩＬｘ（インダクタＬ１に流れる電流量）を求め、この電流量ＩＬｘをしきい値として、軽負荷時と重負荷時とを判定し、ドライブ回路２７ａの電源端子の接続先を切換える。これにより、総合的な負荷を低減することができる。
【００６２】
このしきい値とする電流量ＩＬｘを電圧に変換し、その変換後の電圧を図３における基準電圧Ｖｒ２とすることにより、上記の判定が可能となる。この基準電圧Ｖｒ２の算出例を以下に示す。
【００６３】
例えば、上記の比較例１（ドライブ回路２７ａの電源端子をグランドＧＮＤに接続）におけるトランジスタＴ１のオン抵抗値Ｒｘ１を０．１（Ω）とする。また、比較例２（ドライブ回路２７ａの電源端子を出力ノードＮ２に接続）におけるトランジスタＴ１のオン抵抗値Ｒｘ２を０．３（Ω）とする。ＤＣ−ＤＣコンバータのスイッチング周波数ｆｓｗを３（ＭＨｚ）とする。また、ドライブ回路２７ａの電源端子を出力ノードＮ２に接続する期間Ｔｃを３（ｎｓ）とする。そして、Ｑｇ損失の量ＱＬを１５（ｍＷ）とする。
【００６４】
オン抵抗値Ｒｏｎによる損失増加分ＲＬは、
ＲＬ＝（Ｔｃ×ｆｓｗ）×（Ｒｘ２−Ｒｘ１）×ＩＬｘ２
により求められる。従って、オン抵抗による損失増加分ＲＬとＱｇ損失ＱＬにより、
１５ｍｗ＝（３ｎｓ×３ＭＨｚ）×（０．３Ω−０．１Ω）×ＩＬｘ２
となり、
ＩＬｘ≒９０ｍＡ
となる。そして、図３に示す抵抗Ｒ２１の抵抗値を１（Ω）とすると、検出電圧Ｖｓ２は、９０（ｍＶ）となる。従って、基準電圧Ｖｒ２を９０（ｍＶ）に設定することにより、総合的な損失を低減することができることになる。
【００６５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１−１）スイッチ制御回路２８は、出力端子Ｐｏに接続された負荷２に流れる負荷電流を検出する電流検出部１１の検出結果に基づいて制御信号Ｓｓを生成する。スイッチ回路２９は、ドライブ回路２７ａの低電位側電源端子と出力電圧ＶｏｕｔとなるノードＮ２との間に接続されたトランジスタＴ２３と、泥電位側電源端子とグランドＧＮＤとの間に接続されたトランジスタＴ２４とを有している。スイッチ回路２９は、制御信号Ｓｓに基づいて、トランジスタＴ２３とトランジスタＴ２４を相補的にオン・オフ制御する、即ち、両トランジスタＴ２３，Ｔ２４の何れか一方をオン状態とする。
【００６６】
負荷電流Ｉｏｕｔ（コイル電流ＩＬ）が所定値より少ない軽負荷のとき、スイッチ制御回路２８はＨレベルの制御信号Ｓｓを出力する。スイッチ回路２９は、Ｈレベルの制御信号Ｓｓに応答してトランジスタＴ２３をオン状態とする。これにより、ドライブ回路２７ａの電源端子はノードＮ２に接続される。従って、トランジスタＴ１のゲート端子における寄生容量Ｃｇ１に蓄積された電荷は、ノードＮ２に供給され、出力電圧Ｖｏｕｔに含まれる。このため、電荷がグランドＧＮＤに流れることによる損失（Ｑｇ損失）を低減することができる。
【００６７】
負荷電流Ｉｏｕｔ（コイル電流ＩＬ）が所定値より多い重負荷のとき、スイッチ制御回路２８はＬレベルの制御信号Ｓｓを出力する。スイッチ回路２９は、Ｌレベルの制御信号Ｓｓに応答してトランジスタＴ２４をオン状態とする。これにより、ドライブ回路２７ａの電源端子はグランドＧＮＤに接続される。従って、トランジスタＴ１のゲート端子における電圧はグランドＧＮＤレベルとなるため、トランジスタＴ１のオン抵抗による損失の増加を抑制することができる。
【００６８】
（１−２）スイッチ制御回路２８は、電流検出部１１から出力される検出電流Ｉｓ２が流れる抵抗Ｒ２１と、検出電流Ｉｓ２と抵抗Ｒ２１の抵抗値により生じる検出電圧Ｖｓ２と基準電圧Ｖｒ２とを比較する比較器４２を有している。比較器４２は、検出電圧Ｖｓ２が基準電圧Ｖｒ２より大きいときにＬレベルの制御信号Ｓｓを出力し、検出電圧Ｖｓ２が基準電圧Ｖｒ２より小さいときにＨレベルの制御信号Ｓｓを出力する。このように、スイッチ制御回路２８を構成することにより、負荷２に流れる負荷電流に応じた制御信号Ｓｓを容易に生成することができる。
【００６９】
（１−３）スイッチ制御回路２８の基準電圧Ｖｒ２と抵抗Ｒ２１の抵抗値は、トランジスタＴ１のゲート端子における寄生容量Ｃｇ１に基づく損失ＱＬ（Ｑｇ損失）と、トランジスタＴ１のゲート端子における電圧が出力電圧Ｖｏｕｔとなることによって生じる損失ＲＬ（オン抵抗による損失）に応じて設定される。オン抵抗による損失ＲＬがＱｇ損失ＱＬより小さい軽負荷ではドライブ回路２７ａの電源端子を出力電圧ＶｏｕｔとなるノードＮ２に接続し、多くなる重負荷においてドライブ回路２７ａの電源端子をグランドＧＮＤに接続するように、各値を設定する。これにより、ＤＣ−ＤＣコンバータ１における損失を低減することができる。
【００７０】
［第２実施形態］
以下、第２実施形態を添付図面に従って説明する。
なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。
【００７１】
図８に示すように、ＤＣ−ＤＣコンバータ５１の制御部５２は、ドライブ回路２７ａの電源端子に接続されたスイッチ回路２９を制御するスイッチ制御回路５３を有している。スイッチ制御回路５３は、電流検出回路５４と、電圧検出回路５５と、アンド回路５６を有している。
【００７２】
電流検出回路５４は、第１実施形態のスイッチ制御回路２８と同様に構成されている。即ち、電流検出回路５４は、比較器４２、検出用抵抗Ｒ２１、基準電源Ｅ１１を有している。抵抗Ｒ２１の第１端子には、電流検出部１１による検出電流Ｉｓ２に応じた検出電圧Ｖｓ２が生じる。比較器４２は、検出電圧Ｖｓ２と基準電圧Ｖｒ２を比較した結果に応じたレベルの電流検出信号Ｓｉを出力する。
【００７３】
電圧検出回路５５は、比較器４４と抵抗Ｒ２２〜Ｒ２５を有している。
抵抗Ｒ２２の第１端子には入力電圧Ｖｉｎが供給される。抵抗Ｒ２２の第２端子は抵抗Ｒ２３の第１端子に接続され、抵抗Ｒ２３の第２端子はグランドＧＮＤに接続されている。抵抗Ｒ２２と抵抗Ｒ２３の間のノードＮ２１は比較器４４の非反転入力端子に接続されている。抵抗Ｒ２２と抵抗Ｒ２３は、それぞれの抵抗値の比により、入力電圧Ｖｉｎを分圧した電圧Ｖｉｄを生成する。
【００７４】
抵抗Ｒ２４の第１端子には出力電圧Ｖｏｕｔが供給される。抵抗Ｒ２４の第２端子は抵抗Ｒ２５の第１端子に接続され、抵抗Ｒ２５の第２端子はグランドＧＮＤに接続されている。抵抗Ｒ２４と抵抗Ｒ２４の間のノードＮ２２は比較器４４の反転入力端子に接続されている。抵抗Ｒ２４と抵抗Ｒ２５は、それぞれの抵抗値の比により、出力電圧Ｖｏｕｔを分圧した電圧Ｖｏｄを生成する。
【００７５】
比較器４４は、両入力端子における電圧Ｖｉｄ，Ｖｏｄを比較し、その比較結果に応じたレベルの電圧検出信号Ｓｖを出力する。
上記の抵抗Ｒ２２〜Ｒ２５の抵抗値は、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、所定の基準電圧Ｖｒ３（しきい値）に応じて設定されている。抵抗Ｒ２２〜Ｒ２５の抵抗値は、例えば、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差電圧ΔＶが基準電圧Ｖｒ３と等しいとき、ノードＮ２１に生成される電圧Ｖｉｄと、ノードＮ２２に生成される電圧Ｖｏｄが互いに等しくなるように設定されている。従って、比較器４４は、差電圧ΔＶ（＝Ｖｉｎ−Ｖｏｕｔ）が基準電圧Ｖｒ３より大きいとき、Ｈレベルの検出信号Ｓｖを出力し、差電圧ΔＶが基準電圧Ｖｒ３より小さいとき、Ｌレベルの検出信号Ｓｖを出力する。基準電圧Ｖｒ３の設定については後述する。
【００７６】
アンド回路５６は、第１の検出信号Ｓｉと第２の検出信号Ｓｖを論理積演算した結果に応じたレベルの制御信号Ｓｓを出力する。従って、アンド回路５６は、第１の検出信号Ｓｉと第２の検出信号Ｓｖの少なくとも一方がＬレベルのとき、Ｌレベルの制御信号Ｓｓを出力する。一方、アンド回路５６は、第１の検出信号Ｓｉと第２の検出信号Ｓｖが共にＨレベルのとき、Ｈレベルの制御信号Ｓｓを出力する。
【００７７】
基準電圧Ｖｒ３は、ＤＣ−ＤＣコンバータ５１における損失に応じて設定されている。例えば、比較する回路例として、ドライブ回路２７ａの低電位側電源端子、即ちトランジスタＴ２２のソース端子を出力ノードＮ２に直接接続した回路を考える。この回路では、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差電圧ΔＶに応じて効率が変化する。例えば、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差電圧ΔＶが所定の電圧より低い、例えば０Ｖ（ゼロ・ボルト）に近いとき、高電位側のトランジスタＴ１のゲート電圧が高くなる。このため、トランジスタＴ１のオン抵抗値Ｒｏｎが、ゲート電圧をグランドＧＮＤレベルとしたときと比して大きくなる。従って、この回路では、高電位側のトランジスタＴ１のオン抵抗による損失が大きくなる。
【００７８】
また、別の比較例として、ドライブ回路２７ａの低電位側電源端子、即ちトランジスタＴ２２のソース端子をグランドＧＮＤに接続した回路を考える。この回路では、高電位側のトランジスタＴ１の寄生容量Ｃｇに対する充放電による損失が生じる。入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差電圧ΔＶが大きくなると、この充放電による損失が大きくなる。
【００７９】
従って、上記の損失に応じて基準電圧Ｖｒ３を設定する。差電圧ΔＶ（＝Ｖｉｎ−Ｖｏｕｔ）が基準電圧Ｖｒ３より大きいとき、スイッチ制御回路５３は、比較器４２が出力する検出信号Ｓｉと等しいレベルの制御信号Ｓｓを出力する。これにより、上記第１実施形態と同様に、負荷電流に応じてトランジスタＴ２３とトランジスタＴ２４の何れか一方をオン状態とすることで、損失を低減する。
【００８０】
一方、差電圧ΔＶ（＝Ｖｉｎ−Ｖｏｕｔ）が基準電圧Ｖｒ３より小さいとき、スイッチ制御回路５３はＬレベルの制御信号Ｓｓを出力する。この制御信号Ｓｓを受け、スイッチ回路２９のトランジスタＴ２４がオンし、ドライブ回路２７ａの低電位側電源端子をグランドＧＮＤに接続する。これにより、高電位側のトランジスタＴ１のオン抵抗値を低くして、オン抵抗による損失の増加を抑制する。
【００８１】
以上記述したように、本実施形態によれば、第１実施形態の効果に加え、以下の効果を奏する。
（２−１）スイッチ制御回路５３は、電圧検出回路５５を含む。電圧検出回路５５は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差電圧に応じた電圧検出信号Ｓｖを出力する。スイッチ制御回路５３は、電圧検出信号Ｓｖと、比較器４２を含む電流検出回路５４から出力される電流検出信号Ｓｉに基づいて、スイッチ回路２９を制御する制御信号Ｓｓを生成する。従って、ドライブ回路２７ａの電源端子は、負荷２に供給する負荷電流（出力電流Ｉｏｕｔ）と、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差電圧に応じて、グランドＧＮＤ又は出力電圧ＶｏｕｔとなるノードＮ２に接続する。これにより、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差が少ないときにおけるオン抵抗のよる損失の増加を抑制し、ＤＣ−ＤＣコンバータ５１における損失を低減することができる。
【００８２】
［第３実施形態］
以下、第３実施形態を添付図面に従って説明する。
なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。
【００８３】
図９に示すように、ＤＣ−ＤＣコンバータ６１の制御部６２に含まれるスイッチ制御回路２８は、低電位側のトランジスタＴ２を駆動するドライブ回路２７ｂの低電位側電源端子に接続されたスイッチ回路６３を制御する。ドライブ回路２７ｂは、インバータ回路７１と、トランジスタＴ３１，Ｔ３２を有している。トランジスタＴ３１は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ３２は例えばＮチャネルＭＯＳトランジスタである。
【００８４】
インバータ回路７１の入力端子はドライブ回路２７ｂの入力端子として機能する。この入力端子には、制御信号Ｓｐが供給される。インバータ回路７１は制御信号Ｓｐを論理反転したレベルの信号Ｓｐ２を生成する。インバータ回路７１の出力端子は、トランジスタＴ３１，Ｔ３２のゲート端子に接続されている。トランジスタＴ３１のソース端子はドライブ回路２７ｂの高電位側電源端子として機能し、この電源端子には電源電圧として入力電圧Ｖｉｎが供給されている。トランジスタＴ３１のドレイン端子はトランジスタＴ３２のドレイン端子に接続されている。トランジスタＴ３２のソース端子はドライブ回路２７ｂの低電位側電源端子として機能し、この電源端子はスイッチ制御回路２８に接続されている。トランジスタＴ３１のドレイン端子とトランジスタＴ３２のドレイン端子の間のノードはドライブ回路２７ｂの出力端子として機能する。この出力端子はトランジスタＴ２のゲート端子に接続されている。破線でトランジスタＴ２のゲート端子とグランドＧＮＤとの間に接続されたコンデンサＣｇ２は、トランジスタＴ２のゲート端子における寄生容量である。
【００８５】
スイッチ回路６３は、遅延回路７２、アンド回路７３、インバータ回路７４、トランジスタＴ３３，Ｔ３４を有している。
遅延回路７２は、例えば直列接続された奇数個のインバータ回路により構成される。遅延回路７２は、ドライブ回路２７ｂの信号Ｓｐ２を遅延するとともに論理反転したレベルの遅延制御信号Ｓｐｄを出力する。ドライブ回路２７ｂの信号Ｓｐ２は、制御信号Ｓｐを論理反転した信号である。従って、この遅延制御信号Ｓｐｄは、本実施形態において、偶数個（図９において４個）のインバータ回路により、制御信号Ｓｐを遅延した信号と等しい。
【００８６】
アンド回路７３は、スイッチ制御回路２８から出力される制御信号Ｓｓと、遅延回路７２から出力される遅延制御信号Ｓｐｄとを互いに論理積演算した結果に応じたレベルの制御信号Ｓｄｓを生成する。スイッチ制御回路２８は、負荷２（図１参照）の状態に応じたレベルの制御信号Ｓｓを出力する。例えば、スイッチ制御回路２８は、軽負荷時にはＨレベルの制御信号Ｓｓを出力し、重負荷時にはＬレベルの制御信号Ｓｓを出力する。アンド回路７３は、Ｌレベルの制御信号Ｓｓに応答してＬレベルの制御信号Ｓｄｓを出力する。また、アンド回路７３は、Ｈレベルの制御信号に応答して、遅延制御信号Ｓｐｄと等しいレベルの制御信号Ｓｄｓを出力する。トランジスタＴ３３とトランジスタＴ３４は、制御信号Ｓｄｓに基づいて、相補的にオン・オフする。
【００８７】
次に、このＤＣ−ＤＣコンバータ６１の作用を説明する。
スイッチ制御回路２８は、電流検出部１１の検出結果（検出電流Ｉｓ２）に基づいて、重負荷の場合にはＬレベルの制御信号Ｓｓを出力する。アンド回路７３は、Ｌレベルの制御信号Ｓｓに応答してＬレベルの制御信号Ｓｄｓを出力する。これにより、スイッチ回路６３は、トランジスタＴ３３をオフし、トランジスタＴ３４をオンし、ドライブ回路２７ｂの電源端子をグランドＧＮＤに接続する。
【００８８】
図１０（ａ）に示す期間Ｆ１では、高電位側のトランジスタＴ１がオフし、低電位側のトランジスタＴ２がオンしている。また、期間Ｆ２では、高電位側のトランジスタＴ１がオンし、低電位側のトランジスタＴ２がオフする。なお、図１０（ａ）において、トランジスタＴ２に流れる電流Ｉｔ２の波形を一点鎖線で示しているが、他の波形と重なって判りにくくなるため、ずらして示している。期間Ｆ１において、トランジスタＴ２のゲート電圧Ｖｇは、図９に示すドライブ回路２７ｂのトランジスタＴ３１がオンしていることにより、入力電圧Ｖｉｎレベルである。
【００８９】
この重負荷時において、図９に示すスイッチ制御回路２８は、インダクタＬ１に流れる電流ＩＬを検出した結果（検出電流Ｉｓ２）に基づく検出電圧Ｖｓ２が基準電圧Ｖｒ２より高いため、Ｌレベルの制御信号Ｓｓを出力する。スイッチ回路６３は、この制御信号Ｓｓに応答して、ドライブ回路２７ｂの低電位側電源端子をグランドＧＮＤに接続する。
【００９０】
次に、期間Ｆ２になると、図９に示すドライブ回路２７ｂは、制御信号Ｓｐに応答してトランジスタＴ３２をオンする。このトランジスタＴ３２のソース端子はスイッチ回路６３を介してグランドＧＮＤに接続されている。このため、低電位側のトランジスタＴ２のゲート電圧Ｖｇは、入力電圧ＶｉｎレベルからグランドＧＮＤレベルへと変化し、トランジスタＴ２がオフする。そして、トランジスタＴ２のゲート−ソース間電圧Ｖｇｓはほぼ０（Ｖ）となるため、オン抵抗はほぼ０（Ω）となる。このため、トランジスタＴ２におけるオン抵抗損失が抑制される。
【００９１】
一方、軽負荷のとき、スイッチ制御回路２８は、Ｈレベルの制御信号Ｓｓを出力する。アンド回路７３は、遅延制御信号Ｓｐｄと等しいレベルの制御信号Ｓｓを出力する。この遅延制御信号Ｓｐｄは、低電位側のトランジスタＴ２をオン・オフ制御する駆動信号ＤＬを生成するための制御信号Ｓｐ（反転信号ＳＰ２）を、遅延回路７２により遅延して生成される。
【００９２】
Ｈレベルの制御信号Ｓｐ（Ｌレベルの反転信号Ｓｐ２）に基づいて、ドライブ回路２７ｂに含まれるトランジスタＴ３１はオンし、トランジスタＴ３２はオフする。オンしたトランジスタＴ３１を介してトランジスタＴ２のゲート端子に入力電圧Ｖｉｎが供給され、トランジスタＴ２はオンする。
【００９３】
トランジスタＴ２がオンしてから、遅延回路７２の遅延時間に応じた時間経過後に、スイッチ回路６３はトランジスタＴ３３をオンし、トランジスタＴ３４をオフする。これにより、スイッチ回路６３は、ドライブ回路２７ｂの電源端子を出力ノードＮ２に接続する。このとき、Ｈレベルの制御信号Ｓｐ（Ｌレベルの反転信号ＳＰ２）に基づいて、ドライブ回路２７ｂに含まれるトランジスタＴ３２はオフしている。
【００９４】
次に、Ｌレベルの制御信号Ｓｐ（Ｈレベルの反転信号Ｓｐ２）に基づいて、ドライブ回路２７ｂに含まれるトランジスタＴ３１がオフし、トランジスタＴ３２はオンする。このとき、ドライブ回路２７ｂの電源端子、つまりトランジスタＴ３２のソース端子は、スイッチ回路６３のトランジスタＴ３３を介してノードＮ２に接続されている。従って、低電位側のトランジスタＴ２のゲート端子は、ドライブ回路２７ｂ（トランジスタＴ３２）とスイッチ回路６３（トランジスタＴ３３）を介して出力ノードＮ２に接続される。これにより、トランジスタＴ２のゲート端子に蓄積された電荷は、出力ノードＮ２に供給される。従って、トランジスタＴ２のゲート電圧Ｖｇは、図１０（ｂ）に示すように、入力電圧Ｖｉｎレベルから低下する。
【００９５】
次に、ドライブ回路２７ｂのトランジスタＴ３２がオンしてから、遅延回路７２の遅延時間に応じた時間（期間Ｆ３）経過後に、スイッチ回路６３は、トランジスタＴ３３をオフし、トランジスタＴ３４をオンする。これにより、スイッチ回路６３は、ドライブ回路２７ｂの電源端子をグランドＧＮＤに接続する。
【００９６】
このように、低電位側のトランジスタＴ２のゲート端子は、ドライブ回路２７ｂとスイッチ回路６３を介して、オフ後の所定時間、出力ノードＮ２に接続される。この出力ノード接続期間において、トランジスタＴ２のゲート端子に蓄積された電荷は、出力ノードＮ２に供給され、Ｑｇ損失が低下する。
【００９７】
その後、スイッチ回路６３は、ドライブ回路２７ｂの電源端子をグランドＧＮＤに接続する。従って、トランジスタＴ２のゲート端子レベルはグランドＧＮＤレベルとなる。これにより、トランジスタＴ２のオン抵抗の増加を抑制し、トランジスタＴ２を介して電流が流れないようにすることで、効率の低下を抑制する。つまり、スイッチ回路６３がドライブ回路２７ｂの電源端子を出力ノードＮ２に接続した状態が継続すると、トランジスタＴ２のゲート端子における電圧は、出力電圧Ｖｏｕｔまでしか低下しない。つまり、トランジスタＴ２のソース−ゲート間電圧Ｖｇｓが出力電圧Ｖｏｕｔと等しくなり、トランジスタＴ２のオン抵抗値が、ソース−ゲート間電圧Ｖｇｓを０（Ｖ）とする場合と比べ、高くなる。そのため、トランジスタＴ２に電流Ｉｔ２が流れ、損失が生じる。
【００９８】
以上記述したように、本実施形態によれば、上記各実施形態の効果に加え、以下の効果を奏する。
（３−１）スイッチ回路６３は、軽負荷時に、制御信号Ｓｓに応じてトランジスタＴ３３をオンしてドライブ回路２７ｂの電源端子を出力ノードＮ２に接続する。これにより、トランジスタＴ２のゲート端子における寄生容量Ｃｇ２に蓄積した電荷を出力ノードＮ２に供給して出力電圧Ｖｏｕｔに含めることで、Ｑｇ損失を低減することができる。
【００９９】
（３−２）スイッチ回路６３は、軽負荷時に、トランジスタＴ３３をオン状態にした後、遅延回路７２による遅延時間に応じた時間経過後に、トランジスタＴ３４をオン状態にする。これにより、トランジスタＴ２のゲート端子レベルはグランドＧＮＤレベルとなる。これにより、トランジスタＴ２のオン抵抗の増加を抑制し、トランジスタＴ２を介して電流が流れないようにすることで、効率の低下を抑制することができる。
【０１００】
［第４実施形態］
以下、第４実施形態を添付図面に従って説明する。
なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。
【０１０１】
図１１に示すように、ＤＣ−ＤＣコンバータ８１の制御部８２に含まれるスイッチ制御回路８３は、低電位側のトランジスタＴ２を駆動するドライブ回路２７ｂの低電位側電源端子に接続されたスイッチ回路６３を制御する。このスイッチ制御回路８３は、低電位側のトランジスタＴ２のゲート端子の状態を検出し、その検出結果に応じてスイッチ回路６３を制御するための制御信号Ｓｓを生成する。また、このスイッチ制御回路８３は、低電位側のトランジスタＴ２のゲート端子の状態を、間欠的に検出する機能を有している。
【０１０２】
スイッチ制御回路８３は、期間信号生成回路８４、状態検出回路８５、制御信号生成回路８６、インバータ回路８７を有している。
期間信号生成回路８４は、低電位側のトランジスタＴ２のゲート端子の状態を検出する期間を示す期間信号Ｓｃｃを生成する。この期間信号生成回路８４には、所定周期のパルス信号、例えば図１に示す発振器ＯＳＣから出力される発振信号Ｓｃｋが入力される。期間信号生成回路８４は、例えばカウンタ回路である。期間信号生成回路８４は、発振信号Ｓｃｋのパルス数をカウントする、つまりＨレベルの発振信号Ｓｃｋに応答してカウント値をアップ（＋１）する。そして、期間信号生成回路８４は、カウント値が所定値（例えば、「４」）と等しくなると所定レベル（例えばＨレベル）の期間信号Ｓｃｃを出力し、カウント値をリセットする（「０」にする）。そして、期間信号生成回路８４は、次のＨレベルの発振信号Ｓｃｋに応答してＬレベルの期間信号Ｓｃｃを出力し、カウント値をアップする。
【０１０３】
図１２に示すように、発振信号Ｓｃｋは、所定の周期Ｔにてパルスが繰り返される信号である。この発振信号Ｓｃｋの周期Ｔは、ＤＣ−ＤＣコンバータ８１のスイッチング周期である。そして、期間信号Ｓｃｃは、発振信号Ｓｃｋの整数倍の周期（ここでは４周期）の周期（４Ｔ）でパルスが繰り返される信号となる。このＨレベルのパルスの期間は、発振信号Ｓｃｋの１周期分と等しい。
【０１０４】
図１１に示すように、期間信号Ｓｃｃは、インバータ回路８７と制御信号生成回路８６に供給される。インバータ回路８７は、期間信号Ｓｃｃを論理反転したレベルの反転期間信号Ｓｃｉを出力する。この反転期間信号Ｓｃｉは、状態検出回路８５と制御信号生成回路８６に供給される。
【０１０５】
状態検出回路８５は、インバータ回路９１、アンド回路９２，９３、フリップフロップ回路９４を有している。
インバータ回路９１は、ＰチャネルＭＯＳトランジスタＴ４１とＮチャネルＭＯＳトランジスタＴ４２を有している。トランジスタＴ４１のソース端子には入力電圧Ｖｉｎが供給される。トランジスタＴ４１のドレイン端子はトランジスタＴ４２のドレイン端子に接続され、トランジスタＴ４２のソース端子はグランドＧＮＤに接続されている。両トランジスタＴ４１，Ｔ４２のゲート端子は互いのゲート端子と低電位側のトランジスタＴ２のゲート端子に接続されている。低電位側のトランジスタＴ２のゲート端子における電圧（ゲート端子電圧）は、トランジスタＴ２のゲート端子に供給される駆動信号ＤＬの電圧と、ゲート端子における寄生容量Ｃｇに蓄積された電荷量に対応する。インバータ回路９１は、ゲート端子電圧の変化に応じたタイミングでレベルが変化する信号Ｓ１１を出力する。
【０１０６】
アンド回路９２の１つの入力端子はドライブ回路２７ｂに含まれるインバータ回路７１の出力端子に接続され、他の１つの入力端子はスイッチ回路６３のアンド回路７３の出力端子に接続されている。アンド回路９２は、反転制御信号Ｓｐ２と制御信号Ｓｄｓを論理積演算した結果に応じた信号Ｓ１２を出力する。
【０１０７】
反転制御信号Ｓｐ２は、制御信号Ｓｐに対して逆相の信号であり、低電位側のトランジスタＴ２がオンする期間、Ｌレベルであり、トランジスタＴ２がオフする期間、Ｈレベルである。制御信号Ｓｄｓは、遅延回路７２による遅延時間に応じて制御信号Ｓｐから遅れた信号である。従って、アンド回路９２が出力する信号Ｓ１２は、反転制御信号Ｓｐ２の立ち上がり、即ち制御信号Ｓｐの立ち下がりから、遅延回路７２における遅延時間に対応する期間、Ｈレベルのパルス信号である。
【０１０８】
低電位側のトランジスタＴ２は、制御信号Ｓｐに基づいて生成される駆動信号ＤＬに応答してオン・オフする。そして、低電位側のトランジスタＴ２は、Ｌレベルの制御信号Ｓｐ（駆動信号ＤＬ）、即ちＨレベルの反転制御信号Ｓｐ２に基づいてオフする。従って、上記アンド回路９２が出力する信号Ｓ１２のレベルは、低電位側のトランジスタＴ２がオフしたのち、遅延回路７２における遅延時間に対応する期間、Ｈレベルである。そして、この信号Ｓ１２がＨレベルである期間は、スイッチ回路６３がドライブ回路２７ｂの低電位側電源端子、つまり低電位側のトランジスタＴ２のゲート端子を出力ノードＮ２に接続する期間に対応する。
【０１０９】
アンド回路９３は、インバータ回路９１の出力信号Ｓ１１と、アンド回路９２の出力信号Ｓ１２を論理積演算した結果に応じたレベルの信号Ｓ１３を出力する。インバータ回路９１の出力信号Ｓ１１は、低電位側のトランジスタＴ２のゲート端子における電圧の変化に対応する。アンド回路９２の出力信号Ｓ１２は、低電位側のトランジスタＴ２がオフしてから所定期間、Ｈレベルとなるパルス信号である。従って、アンド回路９３は、低電位側のトランジスタＴ２がオフした後の所定期間におけるそのトランジスタＴ２のゲート端子電圧の変化に応じた波形の信号Ｓ１３を出力する。
【０１１０】
フリップフロップ回路９４は、例えばＲＳフリップフロップ回路である。フリップフロップ回路９４のセット端子Ｓには、アンド回路９３から出力される信号Ｓ１３が供給される。フリップフロップ回路９４のリセット端子Ｒには上記のインバータ回路８７から出力される信号Ｓｃｉ（反転期間信号Ｓｃｉ）が強空される。
【０１１１】
フリップフロップ回路９４は、信号ＳｃｉがＬレベルのとき、Ｈレベルの信号Ｓ１３に応答して出力端子ＱからＨレベルの信号Ｓｇを出力する。また、フリップフロップ回路９４は、信号Ｓ１３がＬレベルのとき、Ｈレベルの信号Ｓｃｉに応答して、出力端子ＱからＬレベルの信号Ｓｇを出力する。
【０１１２】
反転期間信号Ｓｃｉは、図１２に示すように、検出期間においてＬレベルであり、保持期間においてＨレベルである。従って、フリップフロップ回路９４は、Ｈレベルの反転期間信号Ｓｃｉ、即ち保持期間、Ｌレベルの信号Ｓｇを出力する。そして、フリップフロップ回路９４は、検出期間において、信号Ｓ１３に応じたレベルの信号Ｓｇを出力する。この信号Ｓｇは、制御信号生成回路８６に供給される。
【０１１３】
制御信号生成回路８６は、フリップフロップ回路９５とオア回路９６を有している。フリップフロップ回路９５は、例えばＤ型フリップフロップ回路である。このフリップフロップ回路９５のクロック端子ｃｋには反転期間信号Ｓｃｉが供給される。フリップフロップ回路９５の入力端子Ｄには、状態検出回路８５から出力される検出信号Ｓｇが供給される。フリップフロップ回路９５は、Ｈレベルの反転期間信号Ｓｃｉに応答して検出信号Ｓｇをラッチし、そのラッチレベルと等しいレベルの信号Ｓ１４を出力する。
【０１１４】
オア回路９６には、フリップフロップ回路９５の出力信号Ｓ１４と、期間信号Ｓｃｃが供給される。オア回路９６は、両信号Ｓｃｃ，Ｓ１４を論理和演算した結果に応じたレベルの制御信号Ｓｓを出力する。
【０１１５】
上記のスイッチ制御回路８３の動作を、図１３に従って説明する。
先ず、各信号の初期状態を設定し（ステップ１０１）、各信号の状態を保持する（ステップ１０２）。
【０１１６】
次いで、期間信号Ｓｃｃに基づいて、検出期間か否かを判定する（ステップ１０３）。検出期間ではない場合（期間信号ＳｃｃがＬレベル）、ステップ１０３に移行する。つまり、状態を保持する。検出期間の場合（検出信号ＳｃｃがＨレベル）、次のステップに移行する。
【０１１７】
次いで、検出信号Ｓｇのレベルを強制的に変更する（ステップ１０４）。この処理は、図１１に示すフリップフロップ回路９４のリセット端子Ｒに供給するＨレベルの反転期間信号Ｓｃｉにより行われる。つまり、検出信号Ｓｇをリセット（Ｌレベルに強制的に変更）する。制御信号生成回路８６は、Ｌレベルの検出信号Ｓｇと、Ｌレベルの期間信号Ｓｃｃに応じてＬレベルの制御信号Ｓｓを出力する。
【０１１８】
スイッチ回路６３は、ドライブ回路２７ｂの電源端子を出力ノードＮ２に接続する状態（以下、「状態Ａ」）と、ドライブ回路２７ｂの電源端子をグランドＧＮＤに接続する状態（以下、「状態Ｂ」）とを、制御信号Ｓｓに応答して切換える。従って、スイッチ回路６３は、Ｌレベルの制御信号Ｓｓに応答して、接続状態を「状態Ｂ」とする。
【０１１９】
次いで、期間信号ＳｃｃがＬレベルからＨレベルに変化すると、検出期間となり、低電位側のトランジスタＴ２のゲート電圧レベルを検出する（ステップ１０５）。そして、検出レベルＬｇとしきい値電圧Ｖｔｈとを比較する。このしきい値電圧Ｖｔｈは、トランジスタＴ２のゲート端子に接続されたインバータ回路９１が出力信号Ｓ１１の論理を反転するときのしきい値電圧である。検出レベルＬｇがしきい値電圧Ｖｔｈよりも大きい（Ｌｇ＞Ｖｔｈ）場合、スイッチ回路６３を「状態Ａ」に設定し（ステップ１０７）、その状態を保持する（ステップ１０２）。一方、検出レベルＬｇがしきい値電圧Ｖｔｈ以下（Ｌｇ≦Ｖｔｈ）の場合、スイッチ回路６３を「状態Ｂ」に設定し（ステップ１０８）、その状態を保持する（ステップ１０２）。
【０１２０】
次に、上記のスイッチ制御回路８３の動作を、図１４に従って説明する。
図１４（ａ）に示すように、検出信号Ｓｇは、強制的にＬレベルにセットされる。
図１１に示すドライブ回路２７ｂは、制御信号Ｓｐに応答してトランジスタＴ３１をオンし、入力電圧Ｖｉｎを低電位側のトランジスタＴ２のゲート端子に供給する。従って、トランジスタＴ２のゲート端子電圧Ｖｇ２は、入力電圧Ｖｉｎレベルとなっている。
【０１２１】
状態検出回路８５のインバータ回路９１は、高電位側電源端子（トランジスタＴ４１のソース端子）に供給される入力電圧Ｖｉｎと、低電位側電源端子（トランジスタＴ４２のソース端子）が接続されたグランドＧＮＤレベルにより動作する。このインバータ回路９１のしきい値電圧Ｖｔｈは、例えば、電源電圧（高電位側電源端子と低電位側電源端子の間の電位差）の６０％に設定される。従って、このインバータ回路９１のしきい値電圧Ｖｔｈは、入力電圧Ｖｉｎに依存して変化する。
【０１２２】
ドライブ回路２７ｂの電源端子（トランジスタＴ３２のソース端子）を出力ノードＮ２に接続した場合、トランジスタＴ２のゲート電圧Ｖｇ２は、入力電圧Ｖｉｎレベルから出力電圧Ｖｏｕｔレベルへと低下する。
【０１２３】
入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電位差が大きい（例えば、出力電圧Ｖｏｕｔの２倍の入力電圧Ｖｉｎ）場合、トランジスタＴ２のゲート端子における電圧Ｖｇ２は、しきい値電圧Ｖｔｈより高い入力電圧Ｖｉｎレベルから、しきい値電圧Ｖｔｈより低い出力電圧Ｖｏｕｔレベルへと変化する。このため、インバータ回路９１は、ゲート電圧Ｖｇ２がしきい値電圧Ｖｔｈより低くなると、Ｈレベルの信号Ｓ１１を出力する。アンド回路９３は、アンド回路９２から出力される信号Ｓ１２がＨレベルである期間に、Ｈレベルの信号Ｓ１１を受けると、Ｈレベルの信号Ｓ１３を出力する。フリップフロップ回路９４は、Ｈレベルの信号Ｓ１３に応答してＨレベルの検出信号Ｓｇを出力する。
【０１２４】
一方、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電位差が小さい場合、トランジスタＴ２のゲート電圧Ｖｇ２は、信号Ｓ１２がＨレベルの期間では、しきい値電圧Ｖｔｈより低くならない。従って、アンド回路９３から出力される信号Ｓ１３は、Ｌレベルのままとなる。このため、フリップフロップ回路９４は、Ｌレベルの検出信号Ｓｇを出力する。
【０１２５】
このように、状態検出回路８５は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電位差に応じたレベルの検出信号Ｓｇを出力する。つまり、検出信号Ｓｇのレベルにより、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電位差を判定することができる。
【０１２６】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（４−１）トランジスタＴ２のゲート端子に接続されたドライブ回路２７ｂは、入力電圧Ｖｉｎを駆動電圧として動作し、トランジスタＴ２のゲート端子電圧を入力電圧ＶｉｎレベルにしてこのトランジスタＴ２をオンする。従って、トランジスタＴ２のゲート端子電圧は、入力電圧Ｖｉｎから、ドライブ回路２７ｂの電源端子が接続されたノードにおける電圧まで変化する。従って、トランジスタＴ２のゲート端子電圧は、スイッチ回路６３のトランジスタＴ３４をオンしたとき、入力電圧ＶｉｎレベルからグランドＧＮＤレベルへと変化し、トランジスタＴ３３をオンしたとき、縫う力電圧Ｖｉｎレベルから出力電圧Ｖｏｕｔレベルへと変化する。従って、トランジスタＴ２のゲート端子電圧は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差に応じて低下する。
【０１２７】
トランジスタＴ２のゲート端子に接続された状態検出回路８５は、トランジスタＴ２のゲート電圧の変化に応じた信号Ｓ１３を生成する。フリップフロップ回路９４は、Ｈレベルの信号Ｓ１３により検出信号Ｓｇをセットする。つまり、検出信号Ｓｇのレベルにより、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電位差を判定することができる。
【０１２８】
（４−２）スイッチ制御回路８３は期間信号Ｓｃｃを生成する期間信号生成回路８４を含む。状態検出回路８５は、期間信号Ｓｃｃに応答して検出信号Ｓｇをリセットする。制御信号生成回路８６は、期間信号Ｓｃｃに応答して、検出期間にドライブ回路２７ｂの電源端子を出力ノードＮ２に接続するように制御信号Ｓｓを生成する。そして、制御信号生成回路８６は、期間信号Ｓｃｃに応答して、検出信号Ｓｇを保持する。このように、トランジスタＴ２のゲート端子電圧の検出を間欠的に実施することができる。
【０１２９】
なお、この実施形態は、次に示すように変更することもできる。
・上記第４実施形態において、状態検出回路８５は、低電位側のトランジスタＴ２のゲート端子の状態を検出する期間を、スイッチ回路６３において生成される信号Ｓｄｓを用いて設定した。同様な期間において低電位側のトランジスタＴ２のゲート端子の状態が検出可能であれば、他の信号を用いるようにしてもよい。例えば、制御信号Ｓｐに基づいて所定期間Ｈレベルの信号を出力するワンショット回路や、遅延回路とアンド回路を組み合わせたパルス信号生成回路、等を用いるようにしてもよい。
【０１３０】
［第５実施形態］
以下、第５実施形態を添付図面に従って説明する。
なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。
【０１３１】
図１５に示すように、ＤＣ−ＤＣコンバータ１１１の制御部１１２に含まれるスイッチ制御回路１１３は、電流検出回路１１４を有している。電流検出回路１１４は、比較器１１５、抵抗Ｒ２１、トランジスタＴ５１、基準電源Ｅ１１を有している。抵抗Ｒ２１の第１端子は電流検出部１１に接続され、抵抗Ｒ２１の第２端子はトランジスタＴ５１に接続されている。トランジスタＴ５１は、例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ５１のドレイン端子は抵抗Ｒ２１の第２端子に接続され、ソース端子はグランドＧＮＤに接続され、ゲート端子に期間信号Ｓｃｃが供給される。トランジスタＴ５１は、Ｈレベルの期間信号Ｓｃｃに応答してオンし、Ｌレベルの期間信号Ｓｃｃに応答してオフする。トランジスタＴ５１がオンすると、抵抗Ｒ２１に検出電流Ｉｓ２が流れ、抵抗Ｒ２１の第１端子に検出電圧Ｖｓ２が生じる。
【０１３２】
抵抗Ｒ２１の第１端子は比較器１１５の非反転入力端子に接続されている。この比較器１１５の反転入力端子には、基準電源Ｅ１１による基準電圧Ｖｒ２が供給される。また、この比較器１１５には、期間信号Ｓｃｃが供給される。比較器１１５は、期間信号Ｓｃｃに応答して作動又は停止する。例えば、比較器１１５は、Ｈレベルの期間信号Ｓｃｃに応答して作動し、Ｌレベルの期間信号Ｓｃｃに応答して停止する。作動時に、比較器１１５は、検出電圧Ｖｓ２と基準電圧Ｖｒ２を比較した結果に応じたレベルの検出信号Ｓｉを出力する。この検出信号Ｓｉは、フリップフロップ回路１１６に供給される。
【０１３３】
フリップフロップ回路１１６は、例えばＤ型フリップフロップ回路である。検出信号Ｓｉは、フリップフロップ回路１１６の入力端子Ｄに供給される。このフリップフロップ回路１１６のクロック端子ｃｋには反転期間信号Ｓｃｉが供給される。フリップフロップ回路１１６は、Ｈレベルの反転期間信号Ｓｃｉに応答して検出信号Ｓｉをラッチし、そのラッチレベルと等しいレベルの信号Ｓ２１を出力する。この信号Ｓ２１は、制御信号生成回路１１７のアンド回路１１８に供給される。
【０１３４】
アンド回路１１８には、フリップフロップ回路９５から出力される信号Ｓ１４が供給される。アンド回路１１８は、信号Ｓ１４，Ｓ２１を論理積演算した結果に応じたレベルの信号Ｓ２２を出力する。オア回路９６は、アンド回路１１８の出力信号Ｓ２２と、期間信号Ｓｃｃを論理和演算した結果に応じたレベルの制御信号Ｓｓを出力する。
【０１３５】
電流検出回路１１４のトランジスタＴ５１は、期間信号Ｓｃｃに応答してオン・オフする。トランジスタＴ５１がオンしたとき、そのトランジスタＴ５１に直列接続された抵抗Ｒ２１に検出電流Ｉｓ２が流れ、検出電圧Ｖｓ２が生じる。トランジスタＴ５１がオフしている間、抵抗Ｒ２１には検出電流Ｉｓ２が流れないため、その分、損失が低減される。そして、比較器１１５は、期間信号Ｓｃｃに応答して作動／停止する。従って、比較器１１５が動作を停止している間、消費電流が少なくなる。これにより、損失が低減される。
【０１３６】
以上記述したように、本実施形態によれば、上記第４実施形態の効果に加え、以下の効果を奏する。
（５−１）期間信号Ｓｃｃに基づいて、検出期間に比較器１１５を作動させる。また、期間信号Ｓｃｃに基づいてトランジスタＴ５１をオンし、検出期間に抵抗Ｒ２１に検出電圧Ｖｓ２を生じさせる。従って、検出期間以外、つまり保持期間、比較器１１５は停止し、抵抗Ｒ２１に検出電流Ｉｓ２は流れない。これらにより、保持期間における電流移動、すなわち消費電流を掲出期間よりも少なくすることで、低消費電力化を図ることができる。
【０１３７】
［第６実施形態］
以下、第６実施形態を添付図面に従って説明する。
なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。
【０１３８】
図１６に示すＤＣ−ＤＣコンバータ１２１は同期整流方式の昇圧型ＤＣ−ＤＣコンバータであり、入力端子Ｐｉに供給される入力電圧Ｖｉｎに基づいて、その入力電圧Ｖｉｎよりも高い出力電圧Ｖｏｕｔを生成する。この出力電圧Ｖｏｕｔは、出力端子Ｐｏに接続される負荷２に供給される。
【０１３９】
ＤＣ−ＤＣコンバータ１２１は、出力電圧Ｖｏｕｔを生成する変換部１２２と、その変換部１２２を制御する制御部１２３とを有している。
入力電圧Ｖｉｎは、抵抗Ｒｓ１を介してインダクタＬ１の第１端子に供給され、インダクタＬ１の第２端子はトランジスタＴ６１に接続されている。トランジスタＴ６１は、例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ６１の第１端子（ソース端子）はグランドに接続され、第２端子（ドレイン端子）はインダクタＬ１の第２端子とトランジスタＴ６２に接続されている。トランジスタＴ６２は、例えばＰチャネルＭＯＳトランジスタである。トランジスタＴ６２の第１端子（ソース端子）は出力端子Ｐｏに接続され、第２端子（ドレイン端子）はトランジスタＴ６２の第２端子とインダクタＬ１の第２端子に接続されている。
【０１４０】
高電位側のトランジスタＴ６２の制御端子（ゲート端子）には制御部１２３から駆動信号ＤＨが供給される。トランジスタＴ６２は、駆動信号ＤＨに応答してオン・オフする。低電位側のトランジスタＴ６１の制御端子（ゲート端子）には制御部１２３から駆動信号ＤＬが供給される。トランジスタＴ６１は、駆動信号ＤＬに応答してオン・オフする。
【０１４１】
制御部１２３に含まれるフリップフロップ回路２６の出力端子Ｑはインバータ回路１２４の入力端子に接続され、そのインバータ回路１２４の出力端子はドライブ回路２７ａ，２７ｂの入力端子に接続されている。インバータ回路１２４は、フリップフロップ回路２６から出力される制御信号Ｓｐを論理反転したレベルの反転制御信号Ｓｐｉを出力する。ドライブ回路２７ａは、出力電圧Ｖｏｕｔを駆動電圧として動作し、反転制御信号Ｓｐｉに応じた駆動信号ＤＨを出力する。従って、ドライブ回路２７ａは、高電位側のトランジスタＴ６２を駆動する。ドライブ回路２７ｂは、入力電圧Ｖｉｎを駆動電圧として動作し、反転制御信号Ｓｐｉに応じた駆動信号ＤＬを出力する。従って、ドライブ回路２７ｂは、低電位側のトランジスタＴ６１を駆動する。
【０１４２】
高電位側のトランジスタＴ６２を駆動するドライブ回路２７ａの低電位側電源端子はスイッチ回路１２５ａに接続されている。スイッチ回路１２５ａは、図３に示すスイッチ回路２９と同様に構成されている。スイッチ回路１２５ａの共通端子はドライブ回路２７ａの電源端子に接続されている。スイッチ回路１２５ａの第１切換端子はグランドＧＮＤに接続され、スイッチ回路１２５ａの第２切換端子は検出用抵抗Ｒｓ１とインダクタＬ１との間、つまりインダクタＬ１の入力側端子が接続されたノードＮ３１に接続されている。電流検出部１１は、インダクタＬ１の出力側端子とトランジスタＴ６２の間のノードＮ３２とインダクタＬ１との間に設けられている。スイッチ回路１２５ａは、スイッチ制御回路１２６ａから出力される制御信号Ｓｓ１に応答して、ドライブ回路２７ａの電源端子を、グランドＧＮＤ又はノードＮ３１に接続する。
【０１４３】
低電位側のトランジスタＴ６１を駆動するドライブ回路２７ｂの低電位側電源端子はスイッチ回路１２５ｂに接続されている。スイッチ回路１２５ｂは、図９に示すスイッチ回路６３と同様に構成されている。スイッチ回路１２５ｂの共通端子はドライブ回路２７ｂの電源端子に接続され、第１切換端子はグランドＧＮＤに接続され、第２切換端子はノードＮ３１に接続されている。スイッチ回路１２５ｂは、スイッチ制御回路１２６ｂから出力される制御信号Ｓｓ２に応答して、ドライブ回路２７ｂの電源端子を、グランドＧＮＤ又はノードＮ３１に接続する。
【０１４４】
スイッチ制御回路１２６ａ，１２６ｂは、例えば図３に示すスイッチ制御回路２８と同様に構成されている。従って、スイッチ制御回路１２６ａは、インダクタＬ１に流れる電流ＩＬｘに基づいて負荷２の状態を検出する。そして、スイッチ制御回路１２６ａは、軽負荷時にはＨレベルの制御信号Ｓｓ１を出力し、重負荷時にはＬレベルの制御信号Ｓｓ１を出力する。同様に、スイッチ制御回路１２６ｂは、インダクタＬ１に流れる電流ＩＬｘに基づいて、軽負荷時にはＨレベルの制御信号Ｓｓ２を出力し、重負荷時にはＬレベルの制御信号Ｓｓ２を出力する。
【０１４５】
このＤＣ−ＤＣコンバータ１２１の作用を説明する。
ＤＣ−ＤＣコンバータ１２１の制御部１２３は、フリップフロップ回路２６から出力されるＨレベルの制御信号Ｓｐ（Ｌレベルの反転制御信号Ｓｐｉ）に基づいて、トランジスタＴ６１をオンし、トランジスタＴ６２をオフする。また、制御部１２３は、Ｌレベルの制御信号Ｓｐ（Ｈレベルの反転制御信号Ｓｐｉ）に基づいて、トランジスタＴ６１をオフし、トランジスタＴ６２をオンする。ＤＣ−ＤＣコンバータ１２１は、入力電圧Ｖｉｎに基づいてインダクタＬ１にエネルギーを蓄積するステートと、インダクタＬ１のエネルギーに基づいて出力電圧Ｖｏｕｔを生成するステートを交互に繰り返す。そして、制御部１２３は、出力電圧Ｖｏｕｔ、検出抵抗Ｒｓ１により検出した入力電流Ｉｒ、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差電圧、に基づいて各トランジスタＴ６１，Ｔ６２のオン時間とオフ時間とを制御する。
【０１４６】
図１７（ａ）はデューティが２５％のときの各信号の波形、図１７（ｂ）はデューティが５０％のときの各信号の波形を示す。このように、ＤＣ−ＤＣコンバータ１２１は、スロープ補償回路２３によるスロープ補償と、オフセット回路２２によるオフセット電流Ｉｏｆによるセンス電圧Ｖｓ１に対するオフセットの負荷により誤差電圧Ｖｅｒを一定値に維持する。これにより、出力電圧Ｖｏｕｔの変動を抑制する。
【０１４７】
重負荷のとき、スイッチ回路１２５ａは、Ｈレベルの制御信号Ｓｓ１に応答して、ドライブ回路２７ａの電源端子をグランドＧＮＤに接続する。スイッチ回路１２５ｂは、Ｈレベルの制御信号Ｓｓ２に応答して、ドライブ回路２７ｂの電源端子をグランドＧＮＤに接続する。このようにドライブ回路２７ａ，２７ｂの低電位側電源端子をグランドＧＮＤに接続することで、トランジスタＴ６２，Ｔ６１のオン抵抗値が大きくなるのを防ぎ、オン抵抗による損失を低減する。
【０１４８】
軽負荷のとき、スイッチ回路１２５ａは、Ｌレベルの制御信号Ｓｓ１に応答して、ドライブ回路２７ａの電源端子をノードＮ３１に接続する。スイッチ回路１２５ｂは、Ｌレベルの制御信号Ｓｓ２に応答して、ドライブ回路２７ｂの電源端子をノードＮ３１に接続する。このように、ドライブ回路２７ａ，２７ｂの低電位側電源端子をノードＮ３１に接続することで、トランジスタＴ６２，Ｔ６１のゲート端子の寄生容量の電荷を、インダクタＬ１の入力側に供給することで、ゲート容量による損失を低減する。
【０１４９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（６−１）昇圧型のＤＣ−ＤＣコンバータ１２１において、トランジスタＴ６１，Ｔ６２のゲート端子における寄生容量による損失（Ｑｇ）を低減することができる。また、トランジスタＴ６１，Ｔ６２のオン抵抗が増加することによる損失の増加を抑制することができる。従って、昇圧型のＤＣ−ＤＣコンバータ１２１において、変換効率の向上を図ることができる。
【０１５０】
なお、この実施形態は、以下に示す形態に変更することもできる。
・スイッチ制御回路１２６ａ，１２６ｂの構成を適宜変更してもよい。例えば、スイッチ制御回路１２６ａの構成を、図８に示すスイッチ制御回路５３と同様に構成してもよい。また、スイッチ制御回路１２６ｂの構成を、図１１に示すスイッチ制御回路８３、又は図１５に示すスイッチ制御回路１１３と同様に構成してもよい。
【０１５１】
・２つのドライブ回路２７ａ，２７ｂのうちの何れか一方のドライブ回路の低電位側電源端子に接続されたスイッチ回路及びそのスイッチ回路を制御する制御回路を省略してもよい。
【０１５２】
［第７実施形態］
以下、第７実施形態を添付図面に従って説明する。
なお、この実施形態において、上記した実施形態と同じ部材については同じ符号を付し、説明の一部又は全てを省略する。また、上記の実施形態と共通な回路部分の一部について図示を省略する。
【０１５３】
図１８に示すＤＣ−ＤＣコンバータ１３１は、昇降圧型ＤＣ−ＤＣコンバータであり、入力端子Ｐｉに供給される入力電圧Ｖｉｎに基づいて出力電圧Ｖｏｕｔを生成する。この出力電圧Ｖｏｕｔは、出力端子Ｐｏに接続される負荷２に供給される。
【０１５４】
ＤＣ−ＤＣコンバータ１３１は、出力電圧Ｖｏｕｔを生成する変換部１３２と、その変換部を制御する制御部１３３を有している。
変換部１３２は、トランジスタＴ７１〜Ｔ７４、インダクタＬ１、コンデンサＣ１を有している。トランジスタＴ７１，Ｔ７４は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ７２，Ｔ７３は例えばＮチャネルＭＯＳトランジスタである。
【０１５５】
入力電圧Ｖｉｎは、抵抗Ｒｓ１を介してトランジスタＴ７１の第１端子（ソース端子）に供給される。トランジスタＴ７１の第２端子（ドレイン端子）はトランジスタＴ７２の第２端子（ドレイン端子）に接続され、トランジスタＴ７２の第１端子（ソース端子）はグランドＧＮＤに接続されている。トランジスタＴ７１の第２端子とトランジスタＴ７２の第２端子の間の中間ノードＮ４１は、インダクタＬ１の第１端子に接続され、インダクタＬ１の第２端子はトランジスタＴ７３の第２端子（ドレイン端子）に接続されている。トランジスタＴ７３の第１端子（ソース端子）はグランドＧＮＤに接続されている。インダクタＬ１の第２端子はトランジスタＴ７４の第２端子（ドレイン端子）に接続されている。トランジスタＴ７４の第１端子（ソース端子）は出力端子Ｐｏに接続されている。出力端子Ｐｏは平滑用のコンデンサＣ１の第１端子に接続され、コンデンサＣ１の第２端子はグランドＧＮＤに接続されている。各トランジスタＴ７１〜Ｔ７４は、制御部１３３から出力される駆動信号Ｄ１〜Ｄ４に応答してオン・オフする。
【０１５６】
制御部１３３に含まれるフリップフロップ回路２６の出力端子Ｑから出力される制御信号Ｓｐは、第１及び第２のドライブ回路１４１，１４２に供給される。第１のドライブ回路１４１は、制御信号Ｓｐに応答して第１のトランジスタＴ７１を駆動する駆動信号Ｄ１を生成する。第２のドライブ回路１４２は、制御信号Ｓｐに応答して、第２のトランジスタＴ７２を駆動する駆動信号Ｄ２を生成する。
【０１５７】
制御信号Ｓｐは、インバータ回路１３４に供給され、インバータ回路１３４は、制御信号Ｓｐを論理反転したレベルの反転制御信号Ｓｐｉを出力する。この反転制御信号Ｓｐｉは、第３及び第４のドライブ回路１４３，１４４に供給される。第３のドライブ回路１４３は、反転制御信号Ｓｐｉに応答して、第３のトランジスタＴ７３を駆動する駆動信号Ｄ３を生成する。第４のドライブ回路１４４は、反転制御信号Ｓｐｉに応答して、第４のトランジスタＴ７４を駆動する駆動信号Ｄ４を生成する。
【０１５８】
このＤＣ−ＤＣコンバータ１３１の動作の概略を説明する。
ＤＣ−ＤＣコンバータ１３１の制御部１３３は、フリップフロップ回路２６から出力されるＨレベルの制御信号Ｓｐに基づいて、トランジスタＴ７１，Ｔ７３をオンし、Ｌレベルの反転制御信号Ｓｐｉに基づいて、トランジスタＴ７２，Ｔ７４をオフする。また、制御部１３３は、Ｌレベルの制御信号Ｓｐに基づいて、トランジスタＴ７１，Ｔ７４をオフし、Ｈレベルの反転制御信号Ｓｐｉに基づいて、トランジスタＴ７２，Ｔ７３をオンする。ＤＣ−ＤＣコンバータ１３１は、入力電圧Ｖｉｎに基づいてインダクタＬ１にエネルギーを蓄積するステートと、インダクタＬ１のエネルギーに基づいて出力電圧Ｖｏｕｔを生成するステートを交互に繰り返す。そして、制御部１３３は、出力電圧Ｖｏｕｔ、検出抵抗Ｒｓ１により検出した入力電流Ｉｒ、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差電圧、に基づいて各トランジスタＴ７１〜Ｔ７４のオン時間とオフ時間とを制御する。
【０１５９】
図２１（ａ）は、デューティが４０％のときの各信号の波形、図２１（ｂ）はデューティが５０％のときの各信号の波形を示す。このように、ＤＣ−ＤＣコンバータ１３１は、スロープ補償回路２３によるスロープ補償と、オフセット回路２２によるオフセット電流Ｉｏｆによるセンス電圧Ｖｓ１に対するオフセットの負荷により誤差電圧Ｖｅｒを一定値に維持する。これにより、出力電圧Ｖｏｕｔの変動を抑制する。
【０１６０】
また、このＤＣ−ＤＣコンバータ１３１は、図１９に示すスイッチ回路１５１，１５２とスイッチ制御回路１５３を有している。スイッチ回路１５１は第１のドライブ回路１４１の低電位側電源端子に接続され、第１のドライブ回路１４１の高電位側電源端子には入力電圧Ｖｉｎが供給される。スイッチ回路１５１は、図３に示すスイッチ回路２９と同様に構成されている。スイッチ回路１５１は、スイッチ制御回路１５３から出力される制御信号Ｓｓ１１に基づいて、ドライブ回路１４１の電源端子を、グランドＧＮＤ又はノードＮ４３に接続する。
【０１６１】
スイッチ回路１５２は第４のドライブ回路１４４の低電位側電源端子に接続され、第４のドライブ回路１４４の高電位側電源端子には出力電圧Ｖｏｕｔが供給される。スイッチ回路１５２は、図９に示すスイッチ回路６３と同様に構成されている。スイッチ回路１５２は、スイッチ制御回路１５３から出力される制御信号Ｓｓ１２に応答して、ドライブ回路１４４の電源端子を、グランドＧＮＤ又はノードＮ４４に接続する。このノードＮ４４は、図１８に示す入力端子Ｐｉから第１のトランジスタＴ７１のソース端子の間のノードである。
【０１６２】
スイッチ制御回路１５３は、例えば、図８に示すスイッチ制御回路５３と同様に構成されている。スイッチ制御回路１５３は、ノードＮ４１とインダクタＬ１の間に設けられた電流検出部１１の検出結果（検出電流Ｉｓ２）に基づいて、負荷２（図１８参照）の状態に応じた制御信号Ｓｓ１１，Ｓｓ１２を出力する。例えば、スイッチ制御回路１５３は、軽負荷時にはＨレベルの制御信号Ｓｓ１１，Ｓｓ１２を出力し、重負荷時にはＬレベルの制御信号Ｓｓ１１，Ｓｓ１２を出力する。
【０１６３】
重負荷のとき、スイッチ回路１５１は、Ｈレベルの制御信号Ｓｓ１１に応答して、ドライブ回路１４１の電源端子をグランドＧＮＤに接続する。スイッチ回路１５２は、Ｈレベルの制御信号Ｓｓ１２に応答して、ドライブ回路１４４の電源端子をグランドＧＮＤに接続する。このように、ドライブ回路１４１，１４４の低電位側電源端子をグランドＧＮＤに接続することで、トランジスタＴ７１，Ｔ７４のオン抵抗値が大きくなるのを防ぎ、オン抵抗による損失を低減する。
【０１６４】
軽負荷のとき、スイッチ回路１５１は、Ｌレベルの制御信号Ｓｓ１１に応答して、ドライブ回路１４１の電源端子をノードＮ４３に接続する。スイッチ回路１５２は、Ｌレベルの制御信号Ｓｓ１２に応答して、ドライブ回路１４４の電源端子をノードＮ４４に接続する。このように、ドライブ回路１４１，１４４の低電位側電源端子をノードＮ４３，Ｎ４４に接続することで、トランジスタＴ７１，Ｔ７４のゲート端子の寄生容量Ｃｇ１，Ｃｇ４の電荷を入力側又は出力側に供給する。このように、ゲート容量Ｃｇ１，Ｃｇ４による損失を低減する。
【０１６５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（７−１）昇降圧型のＤＣ−ＤＣコンバータ１３１において、トランジスタＴ７１，Ｔ７４のゲート端子における寄生容量による損失（Ｑｇ）を低減することができる。また、トランジスタＴ７１，Ｔ７４のオン抵抗が増加することによる損失の増加を抑制することができる。従って、昇圧型のＤＣ−ＤＣコンバータ１２１において、変換効率の向上を図ることができる。
【０１６６】
なお、この実施形態は、以下に示す形態に変更することもできる。
・変換部１３２に含まれるトランジスタＴ７１〜Ｔ７４の制御を適宜変更する。例えば、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの大小関係と電位差に応じて、制御する。例えば、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高く、それらの電位差が大きい場合、制御部は、変換部を入力電圧Ｖｉｎから降圧した出力電圧Ｖｏｕｔを生成するように制御する。このような制御において、第３のトランジスタＴ７３をオフ固定し、第４のトランジスタＴ７４をオン固定する。また、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより低く、それらの電位差が大きい場合、制御部は、入力電圧Ｖｉｎから昇圧した出力電圧Ｖｏｕｔを生成するように、第１のトランジスタＴ７１をオン固定し、第２のトランジスタＴ７２をオフ固定する。
【０１６７】
このように制御する場合、図２０に示すように、各ドライブ回路１４１，１４４の電源端子の接続先を、それぞれノードＮ４２，Ｎ４１とする。第２のトランジスタＴ７２がオフ固定されることにより、ノードＮ４１がグランドＧＮＤに接続されないため、トランジスタＴ７４のゲート容量Ｃｇ４に蓄積された電荷は出力電圧Ｖｏｕｔに利用され、損失が生じない。同様に、第３のトランジスタＴ７３がオフ固定されることにより、ノードＮ４２がグランドＧＮＤに接続されないため、トランジスタＴ７１のゲート容量Ｃｇ１に蓄積された電荷は出力電圧Ｖｏｕｔに利用され、損失が生じない。更に、オンした第４のトランジスタＴ７４の抵抗値とコンデンサＣ１はフィルタとして働く。このため、出力電圧Ｖｏｕｔのリップルを低減することができる。
【０１６８】
・スイッチ制御回路１５３の構成を、例えば、図３に示すスイッチ制御回路２８と同様に構成する。また、スイッチ制御回路１５３の構成を、図１１に示すスイッチ制御回路８３、図１５に示すスイッチ制御回路１１３と同様に構成する。
【０１６９】
・低電位側のトランジスタＴ７２，Ｔ７３を駆動するドライブ回路１４２，１４３（図１８参照）のうちの少なくとも一方のドライブ回路の低電位側電源端子にスイッチ回路を接続する。このスイッチ回路の構成は、例えば、図９に示すスイッチ回路６３と同様な構成を有している。そして、スイッチ回路によって電源端子をグランドＧＮＤ又は適切なノードに接続する。スイッチ制御回路は、図９に示すスイッチ制御回路２８、図１１に示すスイッチ制御回路８３、図１５に示すスイッチ制御回路１１３、等のように、適宜構成することができる。
【０１７０】
［他の実施形態］
なお、上記各実施形態は、以下の態様で実施することもできる。
・上記各形態では、ＭＯＳ型トランジスタを駆動するドライブ回路の低電位側電源端子を、負荷の状態等に応じて、グランドＧＮＤ又は所定のノード（例えば出力ノード）に接続するようにした。スイッチ素子としては、上記のＭＯＳ型トランジスタに限定されず、制御端子の電荷量に応じてオン・オフする素子を用いることもできる。
【０１７１】
・上記各実施形態において、トランジスタの導電型を適宜変更してもよい。例えば、図１に示すＤＣ−ＤＣコンバータ１において、トランジスタＴ１，Ｔ２をＮチャネルＭＯＳトランジスタとする。また、トランジスタＴ１，Ｔ２をＰチャネルＭＯＳトランジスタとする。なお、トランジスタの導電型に応じてドライブ回路に供給する制御信号の論理を変更することはいうまでもない。
【０１７２】
・上記各実施形態は、ドライブ回路２７ａ，２７ｂ等に供給する制御信号Ｓｐを生成するための回路例を示すものであり、回路の構成を適宜変更してもよい。例えば、オフセット回路２２を省略した構成としてもよい。また、センス用の抵抗Ｒｓ１から比較器２４までの各回路を省略し、誤差増幅器２５の出力信号をフリップフロップ回路２６のリセット端子Ｒに供給する構成としてもよい。
【０１７３】
・上記実施形態では、同期整流方式のＤＣ−ＤＣコンバータに具体化したが、非同期整流方式のＤＣ−ＤＣコンバータに具体化してもよい。例えば、図１に示すＤＣ−ＤＣコンバータ１において、トランジスタＴ２に替えて、アノードがグランドＧＮＤに接続され、カソードがノードＮ１に接続されるダイオードを用いる。また、図１６に示すＤＣ−ＤＣコンバータ１２１において、トランジスタＴ６２に替えてダイオードを用いる。また、図１８に示すＤＣ−ＤＣコンバータ１３１において、トランジスタＴ７２，Ｔ７４のうちの少なくとも一方にダイオードを用いる。なお、各トランジスタＴ２，Ｔ６２，Ｔ７２，Ｔ７４を、ダイオードとして動作するように制御端子（ゲート）に電圧を印加するようにしてもよい。
【０１７４】
・上記実施形態において、低電位側のトランジスタＴ２を駆動するドライブ回路２７ｂに接続されたスイッチ回路６３に含まれる遅延回路７２とアンド回路７３を制御回路に含めるようにしてもよい。この場合、アンド回路７３の出力信号が、トランジスタＴ３３，Ｔ３４を制御する制御信号となる。また、スイッチ回路２９，６３に含まれるインバータ回路４３，７４を制御回路に含めるようにしてもよい。
【０１７５】
・図２２に、上記ＤＣ−ＤＣコンバータ１を備える電子機器２００の一例を示す。電子機器２００は、本体部２１０と、本体部２１０に電力を供給する電源部２３０とを有している。
【０１７６】
まず、本体部２１０の内部構成例を説明する。
プログラムを実行する中央処理装置（ＣＰＵ）２１１には、そのＣＰＵ２１１で実行されるプログラム又はＣＰＵ２１１が処理するデータを記憶するメモリ２１２が接続されている。また、ＣＰＵ２１１には、インタフェース（Ｉ／Ｆ）２１３を介してキーボード２１４ａ及びポインティングデバイス２１４ｂが接続されている。ポインティングデバイス２１４ｂは、例えばマウス、トラックボール、タッチパネルや静電センサを有するフラットデバイス等である。
【０１７７】
また、ＣＰＵ２１１には、インタフェース２１５を介してディスプレイ２１６が接続され、インタフェース２１７を介して通信部２１８が接続されている。ディスプレイ２１６は、例えば液晶ディスプレイやエレクトロルミネッセンスパネル等である。通信部２１８は、例えばローカルエリアネットワークボード等である。
【０１７８】
また、ＣＰＵ２１１には、インタフェース２１９を介して外部記憶装置２２０が接続され、インタフェース２２１を介して着脱可能記録媒体アクセス装置２２２が接続されている。外部記憶装置２２０は、例えばハードディスクである。アクセス装置２２２がアクセスする着脱可能な記録媒体としては、例えばＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disk）、フラッシュメモリカード等が挙げられる。
【０１７９】
次に、電源部２３０の内部構成例を説明する。
ＤＣ−ＤＣコンバータ１と交流アダプタ２３１は、スイッチ２３２を介して上記本体部２１０に接続されている。これらＤＣ−ＤＣコンバータ１及び交流アダプタ２３１のいずれか一方から電力が本体部２１０に供給される。ＤＣ−ＤＣコンバータ１は、図１４の例では、例えば電池２３３からの入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換し、その出力電圧Ｖｏｕｔを本体部２１０に供給する。
【０１８０】
このような電子機器としては、ノート型のパーソナルコンピュータ、携帯電話等の通信機器、携帯情報端末（ＰＤＡ）等の情報処理装置、デジタルカメラやビデオカメラ等の映像機器、テレビジョン装置等の受信機などが挙げられる。なお、ＤＣ−ＤＣコンバータ１に替えて、上記各形態のＤＣ−ＤＣコンバータを用いることもできる。
【０１８１】
上記各実施形態に関し、以下の付記を開示する。
（付記１）
第１のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するＤＣ−ＤＣコンバータであって、
前記第１のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第２のノードの間に接続された第２のスイッチ素子と、
前記電源端子と、前記入力電圧及び前記出力電圧より低い電位の第１のノードとの間に接続された第３のスイッチ素子と、
前記出力端子に接続される外部負荷に流れる負荷電流を検出する電流検出部と、
前記入力電圧と前記出力電圧の差がしきい値より低い場合に前記第３のスイッチ素子をオン状態とし、前記差がしきい値以上の場合に前記電流検出部の検出結果に基づいて前記第２のスイッチ素子と前記第３のスイッチ素子の何れか一方を制御する制御回路と、
を有することを特徴とするＤＣ−ＤＣコンバータ。
（付記２）
前記制御回路は、
前記電流検出部の検出結果に基づいて前記第２のスイッチ素子と前記第３のスイッチ素子の何れか一方をオン時対とすること、
を特徴とする付記１記載のＤＣ−ＤＣコンバータ。
（付記３）
前記制御回路は、
前記電流検出部にて検出された電流値と所定の抵抗値を乗算した乗算値と、所定の電圧値とを比較する比較器を有し、
前記比較器の出力信号に基づいて前記第２のスイッチ素子と前記第３のスイッチ素子を制御すること、
を特徴とする付記１又は２に記載のＤＣ−ＤＣコンバータ。
（付記４）
前記所定の電圧値は、前記第１のスイッチ素子の制御端子に蓄積される電荷に応じた損失量と、前記ドライブ回路の電源端子を前記出力端子に接続することによって生じる前記第１のスイッチ素子のオン抵抗による損失の増加分に基づいて決定されること、
を特徴とする付記３に記載のＤＣ−ＤＣコンバータ。
（付記５）
前記第１のスイッチ素子は、前記第１のノードに接続された端子を有し、
前記制御回路は、前記第１のスイッチ素子がオフ状態とする期間において、前記第２のスイッチ素子を所定時間オン状態とした後、前記第３のスイッチ素子をオン状態にすること、
を特徴とする付記１〜４のうちの何れか一項に記載のＤＣ−ＤＣコンバータ。
（付記６）
前記制御回路は、前記第１のスイッチ素子の制御端子の電圧変化に応じて前記入力電圧と前記出力電圧の差電圧を検出する電圧検出回路を含むこと、を特徴とする付記１〜５のうちの何れか一項に記載のＤＣ−ＤＣコンバータ。
（付記７）
前記電圧検出回路は、前記第２のスイッチ素子をオン状態とする期間において、前記電圧変化を検出し、その検出結果を保持すること、を特徴とする付記６に記載のＤＣ−ＤＣコンバータ。
（付記８）
前記制御回路は、
所定周期の期間信号を生成する信号生成回路を有し、
前記電圧検出回路は、前記期間信号に応答して検出結果をリセットした後、前記電圧変化の検出結果を保持すること、
を特徴とする付記６又は７に記載のＤＣ−ＤＣコンバータ。
（付記９）
前記制御回路は、
前記所定の抵抗値の抵抗素子と前記第１のノードとの間に接続され、前記期間信号に応答してオン・オフするスイッチ素子を有し、
前記比較器は、前記期間信号に応答して作動及び停止すること、
を特徴とする付記８に記載のＤＣ−ＤＣコンバータ。
（付記１０）
前記信号生成回路は、前記第１のスイッチ素子のスイッチング周期に応じて前記期間信号を生成すること、を特徴とする付記８又は９に記載のＤＣ−ＤＣコンバータ。
（付記１１）
第１のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するＤＣ−ＤＣコンバータであって、
前記第１のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第２のノードの間に接続された第２のスイッチ素子と、
前記電源端子と、前記入力電圧及び前記出力電圧より低い電位の第１のノードとの間に接続された第３のスイッチ素子と、
前記入力電圧と前記出力電圧の差に応じて、前記第２のスイッチ素子と前記第３のスイッチ素子の何れか一方をオン状態とする制御回路と、
を有することを特徴とするＤＣ−ＤＣコンバータ。
（付記１２）
第１のスイッチ素子をスイッチ制御することにより入力電圧を所定の出力電圧に変換し、出力端子に出力するＤＣ−ＤＣコンバータの制御方法であって、
前記入力電圧と前記出力電圧の差がしきい値より低い場合、前記第１のスイッチ素子を駆動するドライブ回路の電源端子と、前記入力電圧及び前記出力電圧より低い電位の第１のノードとの間に接続された第３のスイッチ素子をオン状態とし、
前記差がしきい値以上の場合、前記出力端子に接続される外部負荷に流れる負荷電流の検出結果に基づいて、前記電源端子と、前記入力電圧と前記出力電圧のうちの何れか低い方に対応する第２のノードの間に接続された第２のスイッチ素子と、前記第３のスイッチ素子の何れか一方を制御すること、
を特徴とするＤＣ−ＤＣコンバータの制御方法。
【符号の説明】
【０１８２】
２  外部負荷
１１  電流検出部
２７ａ，２７ｂ，１４１〜１４４  ドライブ回路
２８，５３，８３，１１３，１２６ａ，１２６ｂ，１５３  スイッチ制御回路（制御回路）
Ｔ１，Ｔ２  トランジスタ（第１のスイッチ素子）
Ｔ２３，Ｔ３３  トランジスタ（第２のスイッチ素子）
Ｔ２４，Ｔ３４  トランジスタ（第３のスイッチ素子）
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
Ｒ２１  抵抗
Ｖｒ２  電圧
ＱＬ  Ｑｇ損失量
ＲＬ  オン抵抗損失
Ｐｉ  入力端子
Ｐｏ  出力端子
【図１】
0005810896.tif 000002
【図２】
0005810896.tif 000003
【図３】
0005810896.tif 000004
【図４】
0005810896.tif 000005
【図５】
0005810896.tif 000006
【図６】
0005810896.tif 000007
【図７】
0005810896.tif 000008
【図８】
0005810896.tif 000009
【図９】
0005810896.tif 000010
【図１０】
0005810896.tif 000011
【図１１】
0005810896.tif 000012
【図１２】
0005810896.tif 000013
【図１３】
0005810896.tif 000014
【図１４】
0005810896.tif 000015
【図１５】
0005810896.tif 000016
【図１６】
0005810896.tif 000017
【図１７】
0005810896.tif 000018
【図１８】
0005810896.tif 000019
【図１９】
0005810896.tif 000020
【図２０】
0005810896.tif 000021
【図２１】
0005810896.tif 000022
【図２２】
0005810896.tif 000023