(57)【特許請求の範囲】
【請求項１】
禁制帯幅の異なる第１膜と第２膜とが積層されたヘテロ接合部を少なくとも一つ有する第１積層体と、
前記第１積層体と、ショットキー接続される第１電極と、
前記第１積層体と、オーミック接続される第２電極と、
前記第１積層体と同層の積層物よりなる第２積層体と、
前記第１積層体と前記第２積層体との間であって、前記第２積層体を囲むように設けられた溝と、
を有し、
前記第２積層体は、前記第１電極の形成領域に配置され、
前記第１電極は、前記溝内部に配置され、
前記第２電極は、前記第２積層体と接触していない、ダイオード。
【請求項２】
請求項１に記載のダイオードにおいて、
前記第１膜はＧａＮ膜であり、前記第２膜はＡｌＧａＮ膜またはＩｎＡｌＮ膜であるダイオード。
【請求項３】
請求項１に記載のダイオードにおいて、
前記溝の幅は略１μｍであることを特徴とするダイオード。
【請求項４】
請求項１に記載のダイオードにおいて、
前記溝は、９０度より大きく９７度以下の傾斜の側壁を有するダイオード。
【請求項５】
請求項１に記載のダイオードを有するモータ駆動回路。
【請求項６】
請求項５に記載のモータ駆動回路を有する３相モータ。
【請求項７】
請求項６に記載の３相モータを有するハイブリッド車。
【請求項８】
請求項６に記載の３相モータを有する自動車。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、禁制帯幅の異なるヘテロ接合体を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
窒化物半導体であるＡｌＧａＮとＧａＮとのへテロ接合体は、シリコンのｐｎ接合部と比較して高い絶縁破壊電界と高いシートキャリア濃度とを有する。そこで、このようなヘテロ接合体をダイオードとして用いることにより、耐圧を向上させ、オン抵抗を低下させるといったダイオード性能の向上を図ることが提案されている。
【０００３】
例えば、下記特許文献１には、ＧａＮ層（１０３）と、ＡｌＧａＮ層（１０４）とが積層されたヘテロ接合体を有する積層構造体と、この積層構造体の第一の端部に形成され、ヘテロ接合体とショットキー接続されるショットキー電極（１０６）と、この積層構造体の第二の端部に形成され、ヘテロ接合体とオーミック接続されるオーミック電極（１０７）とを有するショットキーバリアダイオードが開示されている。なお、上記かっこ内の符号は、特許文献１に記載の符号である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１７４８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、禁制帯幅の異なる半導体膜を積層させたヘテロ接合体を、半導体装置、特に、ダイオードとして用いることで、その特性を向上させることを検討している。
【０００６】
しかしながら、本発明者が検討したところ、追って詳細に説明するように、ヘテロ接合体の加工（ドライエッチング）の際、その側壁端部から露出する半導体膜（例えばＧａＮ層）に欠陥が生じやすく、その特性が劣化するという課題があった。特に、ダイオードを逆バイアスした際に、リーク電流が発生しやすく、所定の耐圧を確保できないという課題があった。
【０００７】
上記課題に鑑み、本発明の目的は、半導体装置の特性を向上させることができる技術を提供することにある。
【０００８】
また、本発明の他の目的は、半導体装置の特性を向上させることができる半導体装置の製造方法を提供することにある。
【０００９】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、禁制帯幅の異なる第１膜と第２膜とが積層されたヘテロ接合部を少なくとも一つ有する第１積層体を有する。そして、さらに、第１積層体と同層の積層物よりなる第２積層体と、第１積層体と第２の積層体との間に設けられた溝と、を有し、さらに、溝内部を含み第１積層体の上部から第２積層体の上部まで延在するように配置され、第１積層体の第１側壁に接するように配置され、第１積層体との間にショットキー接続される第１電極と、第１積層体の第１側壁と対向する第２側壁に接するように配置された第２電極と、を有する。
【００１２】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、基板の上方に禁制帯幅の異なる第１膜と第２膜とを繰り返し積層することにより積層膜を形成する工程と、積層膜を選択的に除去することにより、環状の領域に配置され、積層膜のうちの最下層の第１膜を底面に露出する溝を形成するとともに、領域の外側に第１積層体を残存させ、領域の内側に第２積層体を残存させる工程と、溝内部に充填され、第１積層体の上部から第２積層体の上部まで延在し、第１積層体の第１側壁に接する第１電極を形成する工程と、第１積層体の第１側壁と対向する第２側壁に接する第２電極を形成する工程と、を有する。
【発明の効果】
【００１３】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１４】
また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施の形態である実施の形態１の半導体装置の断面斜視図である。
【図２】本発明の一実施の形態である実施の形態１の半導体装置の上面図である。
【図３】本発明の一実施の形態である実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図４】本発明の一実施の形態である実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３に続く半導体装置の製造工程中の要部断面図である。
【図５】本発明の一実施の形態である実施の形態１の半導体装置の製造工程を示す要部断面図であって、図４に続く半導体装置の製造工程中の要部断面図である。
【図６】本発明の一実施の形態である実施の形態１の半導体装置の製造工程を示す上面図であって、図５に対応する半導体装置の製造工程中の上面図である。
【図７】本発明の一実施の形態である実施の形態１の半導体装置の製造工程を示す要部断面図であって、図５に続く半導体装置の製造工程中の要部断面図である。
【図８】本発明の一実施の形態である実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く半導体装置の製造工程中の要部断面図である。
【図９】本発明の一実施の形態である実施の形態１の半導体装置の他の構成を示す上面図である。
【図１０】本発明の一実施の形態である実施の形態１の半導体装置の他の構成を示す上面図である。
【図１１】本発明の一実施の形態である実施の形態１の半導体装置の他の構成を示す上面図である。
【図１２】本発明の一実施の形態である実施の形態４の半導体装置の断面斜視図である。
【図１３】本発明の一実施の形態である実施の形態４の半導体装置の上面図である。
【図１４】本発明の一実施の形態である実施の形態４の半導体装置の製造工程を示す要部断面図である。
【図１５】本発明の一実施の形態である実施の形態４の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】本発明の一実施の形態である実施の形態４の半導体装置の製造工程を示す上面図であって、図１５に対応する半導体装置の製造工程中の上面図である。
【図１７】本発明の一実施の形態である実施の形態４の半導体装置の製造工程を示す要部断面図であって、図１５に続く半導体装置の製造工程中の要部断面図である。
【図１８】本発明の一実施の形態である実施の形態４の半導体装置の製造工程を示す要部断面図であって、図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】本発明の一実施の形態である実施の形態４の半導体装置の製造工程を示す要部断面図であって、図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】本発明の一実施の形態である実施の形態４の半導体装置の製造工程を示す要部断面図であって、図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】本発明の一実施の形態である実施の形態５の半導体装置の断面斜視図である。
【図２２】本発明の一実施の形態である実施の形態５の半導体装置の上面図である。
【図２３】本発明の一実施の形態である実施の形態５の半導体装置の製造工程を示す要部断面図である。
【図２４】本発明の一実施の形態である実施の形態５の半導体装置の製造工程を示す上面図であって、図２３に対応する半導体装置の製造工程中の上面図である。
【図２５】本発明の一実施の形態である実施の形態５の半導体装置の製造工程を示す要部断面図であって、図２３に続く半導体装置の製造工程中の要部断面図である。
【図２６】本発明の一実施の形態である実施の形態５の半導体装置の製造工程を示す要部断面図であって、図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】本発明の一実施の形態である実施の形態５の半導体装置の製造工程を示す要部断面図であって、図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】本発明の一実施の形態である実施の形態５の半導体装置の製造工程を示す要部断面図であって、図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】３相モータの回路図である。
【図３０】比較例である半導体装置の断面を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら、本発明を示す実施の形態について詳細に説明する。
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
（実施の形態１）
図１および図２を参照しながら、本実施の形態の半導体装置（ショットキーバリアダイオード）の構成について説明する。図１は、本実施の形態の半導体装置の断面斜視図であり、図２は、本実施の形態の半導体装置の上面図である。図１は、例えば、図２のＡ−Ａ断面に対応する。
【００２２】
図１および図２に示すように、本実施の形態の半導体装置は、基板１０３と、バッファ層１０５と、積層体（積層構造体）Ｈと、ダミー積層体（ダミーパターン）Ｄと、積層体Ｈおよびダミー積層体Ｄの上部に積層された絶縁膜１１１と、第１電極（ショットキー電極）ＳＥと、第２電極（オーミック電極）ＯＨＥとを有する。積層体Ｈとダミー積層体Ｄとの間には溝（凹部）Ｇが配置されている。
【００２３】
基板１０３は、例えば、Ｓｉ（シリコン）基板である。Ｓｉ基板の他、ＧａＮ基板、ＳｉＣ基板、サファイア基板などを用いてもよい。
【００２４】
バッファ層（緩衝層、応力緩和層）１０５は、基板１０３上に配置され、例えば、アンドープＡｌＧａＮ層よりなる。なお、アンドープとは、ｎ型またはｐ型の不純物を含有していない、または、不純物を含有していてもその濃度が低濃度であることを意味する。このバッファ層は、基板１０３と、この上部の積層体Ｈおよびダミー積層体Ｄとの積層による応力緩和のために形成される。アンドープＡｌＧａＮ層の他、ＡｌＮ層等を用いてもよく、積層した場合に生じる膜応力（例えば、膜の反り（凸または凹））と逆応力を有する膜をバッファ層１０５として用いればよい。
【００２５】
積層体Ｈは、禁制帯幅は異なるが、積層面内において格子整合する半導体膜が繰り返し積層された構造を有する。積層体Ｈを構成する半導体膜は、化合物半導体であり、例えば、窒化系化合物半導体であるＧａＮ膜およびＡｌＧａＮ膜などを用いることができる。具体的に、積層体Ｈは、下層からＧａＮ膜１０７ａ１、ＡｌＧａＮ膜１０９ａ１、ＧａＮ膜１０７ａ２およびＡｌＧａＮ膜１０９ａ２を有する。
【００２６】
積層体ＨのＧａＮ膜１０７ａ１とＡｌＧａＮ膜１０９ａ１は、ヘテロ接合体Ｈａ１を構成し、ＧａＮ膜１０７ａ２とＡｌＧａＮ膜１０９ａ２は、ヘテロ接合体Ｈａ２を構成する。ここで、ＧａＮの禁制帯幅は、ＡｌＧａＮの禁制帯幅より小さく、１つのヘテロ接合体においては、禁制帯幅の大きい膜が上層に配置される。
【００２７】
このように、禁制帯幅は異なるが、格子整合を有する半導体膜を接合させる。ここでは、ＧａＮ膜とＡｌＧａＮ膜を例に説明する。ＧａＮおよびＡｌＧａＮをｃ軸方向に積層する場合、積層面におけるＧａＮの格子定数は、０．３１８９ｎｍであり、ＡｌＮの格子定数０．３１１４ｎｍと近似しており、さらに、ＡｌＧａＮの格子定数は、ＡｌＮの格子定数とＧａＮの格子定数の間の組成比に応じた値であって、ＧａＮの格子定数と近似の値をとる。よって、ＧａＮ膜とＡｌＧａＮ膜とは、連続した結晶として成長させること（成膜すること）が可能である。一方、これらの膜の禁制帯幅の差により、ＧａＮ膜側の界面近傍に電子層（チャネル）が生じる（図１中の破線参照）。この電子層を二次元電子ガスと呼び、例えば、ＡｌＧａＮ／ＧａＮヘテロ構造の場合、１０１３（ｃｍ−２）オーダーの高濃度の電子層が得られるため、オン抵抗の低減を図ることができる。さらに、複数のヘテロ接合体（Ｈａ１、Ｈａ２）を積層することにより、オン抵抗のさらなる低減を図ることができる。
【００２８】
ダミー積層体Ｄは、積層体Ｈと同層の積層膜よりなり、この場合も、禁制帯幅は異なるが、格子整合を有する半導体膜が繰り返し積層された構造を有することとなる。しかしながら、接する電極が第１電極ＳＥのみであり、電位差が生じないためダイオード動作は行われない。このダミー積層体Ｄは、下層からＧａＮ膜１０７ａ１、ＡｌＧａＮ膜１０９ｂ１、ＧａＮ膜１０７ｂ２およびＡｌＧａＮ膜１０９ｂ２を有する。
【００２９】
積層体Ｈの上部およびダミー積層体Ｄの上部には、絶縁膜１１１が配置されている。
【００３０】
また、積層体Ｈとダミー積層体Ｄとの間には、幅Ｗの溝Ｇが設けられている。この溝Ｇの底面には、最下層のＧａＮ膜１０７ａ１が露出している。また、この溝Ｇの内部には、第１電極ＳＥが充填されることで、積層体Ｈの第１側壁（後述する領域ａの内側）と第１電極ＳＥが接することとなる。第１電極ＳＥは、積層体Ｈ上の絶縁膜１１１上から、溝Ｇの内部を埋め込むよう配置され、さらに、ダミー積層体Ｄ上の絶縁膜１１１上まで延在するよう配置されている。
【００３１】
また、積層体Ｈの第１側壁と対向する第２側壁（後述する領域ａの外側）には、第２電極（オーミック電極）ＯＨＥが接するよう配置されている。具体的には、第２電極ＯＨＥは、積層体Ｈ上の絶縁膜１１１上から上記第２側壁の方向へ、当該第２側壁と接するよう配置され、さらに、最下層のＧａＮ膜１０７ａ１上まで延在している。
【００３２】
上記第１電極ＳＥは、積層体Ｈを構成する半導体膜と接しショットキー障壁を生じさせるショットキー電極である。また、上記第２電極ＯＨＥは、積層体Ｈを構成する半導体膜と接し、電圧−電流特性が比較的直線的な特性（オーミック特性）を有するオーミック電極である。
【００３３】
第１電極（ショットキー電極）ＳＥとしては、例えば、Ｎｉ／Ａｕの積層電極、Ｐｔ／Ａｕの積層電極、Ｐｄ／Ａｕの積層電極等が用いられる。また、第２電極（オーミック電極）ＯＨＥとしては、例えば、Ｔｉ／Ａｌの積層電極などが用いられる。
【００３４】
ここで、積層体Ｈ、ダミー積層体Ｄおよび溝Ｇの形成領域（上面からの平面視における形状、パターン形状）について、図２を参照しながら説明する。
【００３５】
図２に示すように、積層体Ｈは、環状の領域ａに配置され、溝Ｇは、環状の領域ａの内側に沿った環状の領域ｃに配置され、ダミー積層体Ｄは、環状の領域ｃの内部の略円形の領域ｂに配置されている。立体的に見れば、積層体Ｈは、筒状に、ダミー積層体Ｄは、積層体Ｈよりなる筒の内側に、円柱状に配置される。また、第１電極ＳＥは、領域ｃより一回り大きい円形の領域に形成され、第２電極ＯＨＥは、第１電極ＳＥを取り囲む環状の領域に形成されている。なお、環状の領域ａの外側の領域を領域ｄとする。
【００３６】
このように、上記構成においては、第１および第２電極（ＳＥ、ＯＨＥ）と積層体Ｈとを側壁で接触させたので、低抵抗な接合を実現することが可能となる。さらに、第１電極ＳＥと電子層が略垂直に交差することとなり、これらの間に平行平板キャパシタが形成されず、容量の低減を図ることができる。
【００３７】
さらに、積層体Ｈとダミー積層体Ｄとの間に溝Ｇを設け、この溝Ｇの内部に第１電極ＳＥを埋め込む構成としたので、積層体Ｈの加工の際、すなわち、溝Ｇの形成の際、ドライエッチングによる衝撃により積層体Ｈの両側（領域ｃ）にドライエッチングなどによる衝撃が加わっても、溝Ｇの底部は小面積であるため、溝Ｇの底面に結晶欠陥が生じる確率は小さい。よって、欠陥部と第１電極ＳＥが接触することによるリーク電流、特に、半導体装置（ダイオード）を逆バイアスする場合、例えば、第２電極ＯＨＥを接地電位（０Ｖ）とし、第１電極ＳＥに高電圧を印加する場合のリーク電流（以下、「逆リーク電流」という）を低減することができる。
【００３８】
なお、第２電極ＯＨＥ側は、オーミック接触のため、高電界は印加されない。そのため、逆リーク電流の問題は考慮する必要がなく、第２電極ＯＨＥ側には、ダミー積層体Ｄおよび溝Ｇを形成する必要性は少ない。
【００３９】
次いで、図３〜図８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３〜図８は、本実施の形態の半導体装置の製造工程を示す要部断面図または上面図である。
【００４０】
図３に示すように、基板１０３として例えばＳｉ基板を準備し、基板１０３上にバッファ層１０５として例えば、ＡｌＧａＮ層を気相エピタキシー法を用いて２μｍ程度の膜厚で成膜する。この際、不純物化合物を成膜装置内に導入せず、アンドープ層とする。続いて、バッファ層１０５上に、化合物半導体膜としてＧａＮ膜１０７を気相エピタキシー法を用いて２μｍ程度の膜厚で、成膜する。次いで、ＡｌＧａＮ膜１０９を気相エピタキシー法を用いて２０ｎｍ程度の膜厚で成膜する。さらに、ＡｌＧａＮ膜１０９上にＧａＮ膜１０７を２０ｎｍ程度の膜厚で成膜した後、ＡｌＧａＮ膜１０９を２０ｎｍ程度の膜厚で成膜する。前述したとおり、ＧａＮ膜とＡｌＧａＮ膜は、格子定数が近似しており、気相エピタキシー法において原料ガスを調整するだけで、連続した結晶として成膜することが可能である。
【００４１】
ここで、ＡｌＧａＮ膜１０９については、ＡｌＮのモル比が０．１５となるよう、供給ガスの組成および量を調整する。ＡｌＮのモル比が０．１５とは、ＡｌＧａＮ中に、ＡｌＮが０．１５モル、ＧａＮが０．８５モルの割合で混晶していることを意味する。
【００４２】
次いで、ＡｌＧａＮ膜１０９上に、絶縁膜１１１として例えば酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法で堆積する。
【００４３】
次いで、絶縁膜１１１上に図示しないフォトレジスト膜を形成し、露光・現像する（フォトリスグラフィ）ことにより、所定の領域（ここでは、領域ａおよび領域ｂ）にフォトレジスト膜を残存させる。次いで、残存するフォトレジスト膜をマスクに、絶縁膜１１１をエッチングし、フォトレジスト膜を除去する。以下このような、所定の形状の膜を形成し、当該膜をマスクとしてエッチング（選択的に除去）することにより所望の形状のパターンを形成する工程をパターニングという。このパターニング工程により、絶縁膜１１１が、領域ａおよび領域ｂに形成される（図４）。
【００４４】
次いで、図５および図６に示すように、領域ａおよび領域ｂに残存する絶縁膜１１１をマスクに、ＧａＮ膜１０７およびＡｌＧａＮ膜１０９の積層膜を、最下層のＧａＮ膜１０７の表面から所定の深さまでドライエッチングする。ドライエッチングとしては、例えば、塩素プラズマを用いたドライエッチングを用いる。ここで、環状の領域ａと円形の領域ｂとの間には、幅Ｗの環状の領域ｃが存在するため、領域ｃには、溝Ｇが形成される。領域ｃの幅（Ｗ）、即ち、溝Ｇの幅は、例えば１μｍ程度とする。この溝Ｇの底面には、最下層のＧａＮ膜１０７ａ１が露出している。また、領域ａの外側（領域ｄ）においても、最下層のＧａＮ膜１０７ａ１が露出している。また、このエッチング工程により、領域ａに積層体Ｈが形成され、領域ｂに積層体Ｈと同層の膜よりなるダミー積層体Ｄが形成される。領域ａの幅、即ち、積層体Ｈの第１側壁と第２側壁との間隔は、例えば１０μｍとする。なお、このドライエッチングの際、絶縁膜１１１の表面もエッチングされ、その最終膜厚は０．７μｍ程度となる。
【００４５】
ここで、領域ａに積層体Ｈとして残存する膜を、ＧａＮ膜１０７ａ１、ＡｌＧａＮ膜１０９ａ１、ＧａＮ膜１０７ａ２およびＡｌＧａＮ膜１０９ａ２と、領域ｂにダミー積層体Ｄとして残存する膜を、ＧａＮ膜１０７ａ１、ＡｌＧａＮ膜１０９ｂ１、ＧａＮ膜１０７ｂ２およびＡｌＧａＮ膜１０９ｂ２とする。上記積層体Ｈにおいては、ＧａＮ膜１０７ａ１とＡｌＧａＮ膜１０９ａ１よりなるヘテロ接合体Ｈａ１と、ＧａＮ膜１０７ａ２とＡｌＧａＮ膜１０９ａ２よりなるヘテロ接合体Ｈａ２を有することとなる。
【００４６】
次いで、図７に示すように、少なくとも溝Ｇを埋め込み、ダミー積層体Ｄを覆うように第１電極ＳＥを形成する。具体的には、積層体Ｈ上の絶縁膜１１１上から、積層体Ｈの第１側壁に接するように溝Ｇの内部に配置され、さらに、ダミー積層体Ｄ上の絶縁膜１１１上まで延在するよう第１電極ＳＥを形成する。即ち、領域ｂ、領域ｃおよび領域ａの内周に第１電極ＳＥを形成する（図２参照）。この第１電極ＳＥを形成する方法の一例としてリフトオフ法が挙げられる。例えば、第１電極ＳＥの形成領域以外の領域に、フォトレジスト膜をフォトリソグラフィ法を用いて形成する。次いで、フォトレジスト膜上を含む基板１０３の全面上に、例えば、導電性膜として、ショットキー金属を堆積し、例えば、Ｎｉ／Ａｕの積層膜を形成する。次いで、フォトレジスト膜をその上に堆積したＮｉ／Ａｕの積層膜とともに除去することにより、Ｎｉ／Ａｕの積層膜を所望の領域にのみ残存させ、第１電極ＳＥとすることができる。
【００４７】
次いで、図８に示すように、少なくとも積層体Ｈの第２側壁と接するよう第２電極ＯＨＥを形成する。ここでは、第２電極ＯＨＥは、積層体Ｈ上の絶縁膜１１１上から、積層体Ｈの第２側壁に接しつつ、最下層のＧａＮ膜１０７ａ１上まで延在するよう形成される。即ち、領域ａの外周および領域ｄに第２電極ＯＨＥが形成される（図２参照）。この第２電極ＯＨＥも、第１電極ＳＥと同様にリフトオフ法を用いて形成することができる。例えば、第２電極ＯＨＥの形成領域以外の領域に、フォトレジスト膜をフォトリソグラフィ法を用いて形成する。次いで、フォトレジスト膜上を含む基板全面上に、例えば、導電性膜として、オーミック金属を堆積し、例えば、Ｔｉ／Ａｌの積層膜を形成する。次いで、フォトレジスト膜をその上に堆積したＴｉ／Ａｌの積層膜とともに除去することにより、Ｔｉ／Ａｌの積層膜を所望の領域にのみ残存させ、第２電極ＯＨＥとする。
【００４８】
以上の工程により、図１および図２を参照ながら説明した本実施の形態の半導体装置が略完成する。
【００４９】
このように、本実施の形態によれば、積層体Ｈと所定の距離Ｗ離間してダミー積層体Ｄを残存させる構成とし、積層体Ｈとダミー積層体Ｄとの間に形成された溝Ｇの内部に第１電極ＳＥを埋め込むことで、積層体Ｈと第１電極ＳＥとの側壁コンタクト（サイドコンタクト）を図ったので、第１電極ＳＥと溝Ｇの底面との接触面積を縮小化することができる。よって、積層体Ｈのパターニングの際、ドライエッチングを行っても第１電極ＳＥ側に露出する最下層のＧａＮ膜１０７ａ１の面積が小さいため、そこに生じる結晶欠陥を低減することができる。その結果、結晶欠陥と第１電極ＳＥとの接触確率が低減でき、逆リーク電流の抑制を図ることができる。
【００５０】
発明者の検討によれば、本実施の形態の半導体装置において、逆方向耐圧を測定したところ、１±０．１ｋＶの良好な結果が得られた。
【００５１】
図３０は、本実施の形態の比較例である半導体装置の断面図である。図３０に示すように、溝Ｇおよびダミー積層体Ｄを設けず、第１電極ＳＥ側に、積層体Ｈのドライエッチングにおいて、ドライエッチングに晒された最下層のＧａＮ膜１０７ａ１を広く露出させた場合、露出したＧａＮ膜１０７ａ１の表面の結晶欠陥Ａと第１電極ＳＥの接触の確率が高くなり、逆リーク電流が増加してしまう。
【００５２】
これに対し本実施の形態の半導体装置においては、前述のとおり第１電極ＳＥと溝Ｇの底面との接触面積を縮小化したので、結晶欠陥と第１電極ＳＥが接触する確率を無視できる程度に小さくできるため、逆リーク電流の低減を図ることができる。
【００５３】
なお、前述したとおり、第２電極ＯＨＥ側は、通常接地電位（０Ｖ）のような低電位が印加されるため、逆リーク電流の問題は考慮する必要がなく、第２電極ＯＨＥ側には、ダミー積層体Ｄおよび溝Ｇを形成する必要性は少ない。
【００５４】
また、バッファ層１０５や基板１０３までドライエッチングし、これらの上部に第１電極ＳＥを延在させる構成も考え得るが、前述したとおり、バッファ層１０５は、積層体Ｈなどに加わる応力緩和の目的で形成されるものであるため、膜種によってその膜自身に多数の結晶欠陥を有する場合もある。よって、バッファ層１０５と第１電極ＳＥが接触するような構成では、却って逆リーク電流が増大する恐れがあり、本実施の形態の装置構成を採用することが好ましい。
【００５５】
また、本実施の形態においては、ドライエッチングを用いて積層体Ｈを形成したが、他の加工方法を用いてもよい。どのような加工方法を用いても、加工の際には何らかの衝撃が最下層のＧａＮ膜１０７ａ１に加わりやすいため、当該膜に欠陥が生じやすい。よって、他の加工方法を用いた場合であっても、本実施の形態の装置構成を採用することにより、装置特性の向上を図ることができる。
【００５６】
但し、現状においては、ＡｌＧａＮおよびＧａＮの双方を効率的にエッチングし得るウエットエッチング剤はなく、効率的なエッチングを行うためにはドライエッチングを用いる他ない。このドライエッチングにおいては、エッチング時に露出する面において衝撃が加わりやすく欠陥が生じやすいため、本実施の形態の装置構成を用いて好適である。
【００５７】
なお、上記装置構成においては、ヘテロ接合体を２つ積層した（Ｈａ１、Ｈａ２）が、３つ以上のヘテロ接合体を積層してもよい。このように、ヘテロ接合体の積層数、即ち、チャネル数を増加させることにより、オン抵抗の低減を図ることができる。
【００５８】
なお、上記装置構成においては、積層体Ｈを環状に配置し、その内側に第１電極ＳＥを、その外側に第２電極ＯＨＥを形成したが、積層体Ｈをライン状（矩形状）に配置し、その一端（第１側壁上）に第１電極ＳＥを、その他端（第２側壁上）に第２電極ＯＨＥを配置する構造としてもよい。しかしながら、電極（ＳＥ、ＯＨＥ）を環状や円形に形成することで、パターン端部における電界集中を抑制でき、より装置特性を向上させることができる。
【００５９】
また、上記装置構成においては、積層体Ｈを環状に形成し、その外形（上面からの平面視における第２側壁の形状、領域ａの外形）を円形としたが、かかる形状は、円形に限定されるものでなく、楕円形、多角形など、他の形状としてもよい。この積層体Ｈの外形（領域ａの外形）、領域ｂの外形および領域ｃの外形は相似形であり、これらについても同様に種々の変形が可能である。ここでは、積層体Ｈの外形（上面からの平面視における第２側壁の形状、領域ａの外形）について説明するが、領域ｂの外形および領域ｃの外形についても同様である。
【００６０】
以下、変形例の一例について、図９〜図１１を参照しながら説明する。
【００６１】
図９〜図１１は、本実施の形態の半導体装置の他の構成を示す上面図である。
【００６２】
図９に示す半導体装置においては、積層体Ｈの外形（上面からの平面視における第２側壁の形状、領域ａの外形）を略楕円形状としている。このように、積層体Ｈの外形（上面からの平面視における第２側壁の形状、領域ａの外形）を、矩形と２つの半円との合成形状である略楕円形状としてもよい。また、この際、略楕円の長辺方向の線に対し、線対称に複数の半導体装置（半導体素子）を配置してもよい。即ち、ｘ方向に複数の半導体素子を並べて配置してもよい。このように、配置することにより、半導体素子を高密度に配置することができ、小面積で高性能の半導体装置を実現することができる。また、第２電極ＯＨＥを領域ａの外側に配置することで、各半導体素子の第２電極ＯＨＥを容易に接触させ、電気的に接続することができる。言い換えれば、一続きのパターンとすることができる。よって、この点においても、素子の高集積化を図ることができる。このように、第２電極ＯＨＥを外側に配置し、共通化することで、簡単な構成および容易なパターニング（製造工程）を実現できる。
【００６３】
なお、本実施の形態とは逆、即ち、第２電極ＯＨＥを領域ａの内側に、第１電極ＳＥを領域ａの外側に配置することも可能であるが、この場合、複数の半導体素子の第１電極ＳＥが接触してしまう。この際、複数の半導体素子のうち、いずれかにおいて結晶欠陥が生じ第１電極ＳＥと接触した場合、接続されているすべての素子、即ち装置全体において、逆リーク電流が発生し、装置特性が大幅に劣化する。
【００６４】
これに対し、本実施の形態によれば、第２電極ＯＨＥを外側に配置し、共通化することで、上記特性の劣化を回避することができる。
【００６５】
図１０に示す半導体装置においては、積層体Ｈの外形（上面からの平面視における第２側壁の形状、領域ａの外形）を矩形状としている。このように、積層体Ｈの外形を矩形状としてもよく、さらに、矩形の長辺および短辺に対し、それぞれ線対称に複数の半導体装置（半導体素子）を並べて配置してもよい。即ち、ｘ方向およびｙ方向に複数の半導体素子をアレイ状に配置してもよい。このように、配置することにより、半導体素子を高集積に配置することができ、小面積で高性能の半導体装置を実現することができる。また、この場合も、図９に示す半導体装置と同様に、第２電極ＯＨＥを外側に配置し、共通化したので、装置の高集積化および装置特性の向上を図ることができる。また、容易なパターニング（製造工程）で、第２電極ＯＨＥを共通化することができる。
【００６６】
図１１に示す半導体装置においては、積層体Ｈの外形（上面からの平面視における第２側壁の形状、領域ａの外形）を六角形状としている。このように、積層体Ｈの外形を六角形状としてもよく、さらに、六角形状の長辺方向の線に対し、線対称に複数の半導体装置（半導体素子）を並べて配置してもよい。即ち、ｘ方向に複数の半導体素子を配置し、ｙ方向においては、１２０度のなす角で交差する２辺が交互に位置するように並べて配置してもよい。このように、配置することにより、半導体素子を高集積に配置することができ、小面積で高性能の半導体装置を実現することができる。また、この場合も、図９に示す半導体装置と同様に、第２電極ＯＨＥを外側に配置し、共通化したので、装置の高集積化および装置特性のさらなる向上を図ることができる。また、容易なパターニング（製造工程）で、第２電極ＯＨＥを共通化することができる。加えて、１２０度のなす角で交差する２辺に所定の面方位（例えば、｛１−１００｝面など）が露出するようにパターニングすることで、エッチング面がより平坦となり、逆リーク電流の低減など、さらなる装置特性の向上を図ることができる。
【００６７】
なお、上記図１０において、積層体Ｈの外形を正四角形としてもよく、また、上記図１１において、積層体Ｈの外形を正六角形としてもよい。
【００６８】
（実施の形態２）
実施の形態１においては、積層体Ｈの第１および第２側壁を積層体Ｈの最上層の膜に対し垂直（ほぼ９０度）に形成したが（図１等参照）、積層体Ｈの側壁をテーパー形状としてもよい。
【００６９】
例えば、実施の形態１の半導体装置の製造工程において、ＡｌＧａＮ膜におけるＡｌＮのモル比を０．０４とし、ＧａＮ膜とＡｌＧａＮ膜とのヘテロ接合体を１００組積層する。次いで、ドライエッチング条件を調整することにより、積層体Ｈの最上層の膜と第１側壁とのなす角および積層体Ｈの最上層の膜と第２側壁とのなす角が、９７度程度となるよう上記１００組のヘテロ接合体をエッチングする。この場合、最上層のヘテロ接合体の最短チャネル長と最下層のヘテロ接合体の最長チャネル長との差が、平均チャネル長の１０％以下となる。このような場合、製造条件のばらつきなどを考えれば、１００チャネルはほぼ均一とみなせ、動作上の問題はない。よって、例えば、ヘテロ接合体（合計膜厚４μｍ）を、１０μｍ程度の幅で積層した場合、９０度より大きく９７度以下の傾斜を側壁に設けてもよい。
【００７０】
また、発明者の検討によれば、本実施の形態のテーパー形状の積層膜Ｈを有する半導体装置においては、実施の形態１に示す半導体装置（図１）と比較して、１チャネルあたりの抵抗は５倍に増加するものの、チャネル数を５０倍にできることで、オン抵抗を１／１０に低減できることが解かった。
【００７１】
また、ＡｌＧａＮ膜におけるＡｌＮモル比を０．０９と高くしても、ＧａＮ膜とＡｌＧａＮ膜とのヘテロ接合体を２０組程度積層することが可能であり、この場合、実施の形態１に示す半導体装置（図１）と比較して、オン抵抗を１／４に低減できることが解かった。
【００７２】
（実施の形態３）
実施の形態１においては、ヘテロ接合体として、ＧａＮ膜とＡｌＧａＮ膜とを用いたが、他の半導体膜を用いてもよい。例えば、ＡｌＧａＮ膜に代えて、ＩｎＡｌＮ膜を用いてもよい。即ち、ヘテロ接合体として、ＧａＮ膜とＩｎＡｌＮ膜との積層膜を用いてもよい。前述したとおり、積層面におけるＧａＮの格子定数は、０．３１８９ｎｍ、ＡｌＮの格子定数は、０．３１１４ｎｍであり、ＩｎＮの格子定数は、０．３５４８ｎｍである。よって、ＩｎＧａＮの格子定数は、ＡｌＮの格子定数とＩｎＮの格子定数の間の組成比に応じた値であって、ＧａＮの格子定数と近似の値をとることとなる。ここで、ＧａＮの禁制帯幅は、ＩｎＧａＮの禁制帯幅より小さく、１つのヘテロ接合体において、禁制帯幅の大きい膜であるＩｎＡｌＮ膜が上層に配置される。
【００７３】
このように、ＧａＮ膜とＩｎＡｌＮ膜とのヘテロ接合体を用い、１００組程度のヘテロ接合体を積層することで、チャネル数を大幅に増加させることができ、オン抵抗の低減を図ることができる。
【００７４】
本実施の形態の半導体装置の製造工程については、実施の形態１と同様の工程により形成することができる。異なる点は、ＧａＮ膜を実施の形態１と同様に形成した後、その上部に、ＡｌＧａＮ膜（１０９）の成膜工程に代えて、ＩｎＡｌＮ膜を成膜すればよい。例えば、ＩｎＮのモル比が０．１８となるよう、供給ガスの組成および量を調整し、気相エピタキシー法を用いてＩｎＡｌＮ膜を２０ｎｍ程度形成すればよい。次いで、ＧａＮ膜とＩｎＡｌＮ膜との成膜を交互に行い、１００組の積層膜（ヘテロ接合体）を形成する。この後は実施の形態１と同様に、絶縁膜を形成した後、ドライエッチングにより、積層体、溝およびダミー積層体を形成し、さらに、第１電極および第２電極を形成すればよい。
【００７５】
発明者の検討によれば、本実施の形態の半導体装置においては、実施の形態１に示す半導体装置（図１）と比較して、１チャネルあたりの抵抗は同等に維持でき、チャネル数を５０倍にできることで、オン抵抗を１／５０に低減できることが解かった。また、実施の形態２の半導体装置と比較しても、オン抵抗が１／５程度となることが解かった。
【００７６】
（実施の形態４）
本実施の形態においては、最下層のＧａＮ膜１０７ａ１と第１電極ＳＥとの間に絶縁膜を設けることで、逆リーク電流の低減を図る。
【００７７】
図１２および図１３を参照しながら、本実施の形態の半導体装置（ショットキーバリアダイオード）の構成について説明する。図１２は、本実施の形態の半導体装置の断面斜視図であり、図１３は、本実施の形態の半導体装置の上面図である。図１２は、例えば、図１３のＡ−Ａ断面に対応する。
【００７８】
図１２および図１３に示すように、本実施の形態の半導体装置は、基板１０３と、バッファ層１０５と、積層体Ｈと、積層体Ｈの上部に積層された絶縁膜１１３ａと、第１電極（ショットキー電極）ＳＥと、第２電極（オーミック電極）ＯＨＥと、最下層のＧａＮ膜１０７ａ１上に位置する絶縁膜１１３ｂ、１１３ｄとを有する。最下層のＧａＮ膜１０７ａ１と第１電極ＳＥとは絶縁膜１１３ｂによって絶縁されている。また、最下層のＧａＮ膜１０７ａ１と第２電極ＯＨＥとも絶縁膜１１３ｄによって絶縁されている。
【００７９】
基板１０３、バッファ層１０５および積層体Ｈは、実施の形態１と同様の構成であり、同様の材料を用いて形成される。
【００８０】
積層体Ｈの第１側壁（後述する領域ａの内側）には、第１電極ＳＥが接するよう配置されている。具体的には、第１電極ＳＥは、積層体Ｈ上の絶縁膜１１３ａ上から上記第１側壁の方向へ、当該第１側壁と接するよう配置され、さらに、絶縁膜１１３ｂ上まで延在している。
【００８１】
また、積層体Ｈの第１側壁と対向する第２側壁（後述する領域ａの外側）には、第２電極ＯＨＥが接するよう配置されている。具体的には、第２電極ＯＨＥは、積層体Ｈ上の絶縁膜１１３ａ上から上記第２側壁の方向へ、当該第２側壁と接するよう配置され、さらに、絶縁膜１１３ｄ上まで延在している。
【００８２】
上記第１電極ＳＥは、積層体Ｈを構成する半導体膜と接しショットキー障壁を生じさせるショットキー電極である。また、上記第２電極ＯＨＥは、積層体Ｈを構成する半導体膜と接し、電圧−電流特性が比較的直線的な特性（オーミック特性）を有するオーミック電極である。
【００８３】
第１電極（ショットキー電極）ＳＥとしては、例えば、Ｎｉ／Ａｕの積層電極、Ｐｔ／Ａｕの積層電極、Ｐｄ／Ａｕの積層電極等が用いられる。また、第２電極（オーミック電極）ＯＨＥとしては、例えば、Ｔｉ／Ａｌの積層電極などが用いられる。
【００８４】
ここで、積層体Ｈの形成領域（上面からの平面視における形状）について、図１３を参照しながら説明する。
【００８５】
図１３に示すように、積層体Ｈは、環状の領域ａに配置され、その内側の略円形の領域ｂは、凹部となっている。また、第１電極ＳＥは、上記略円形の領域ｂを覆うように形成され、第２電極ＯＨＥは、第１電極ＳＥを取り囲む環状の領域に形成されている。
【００８６】
このように、上記構成においては、第１および第２電極（ＳＥ、ＯＨＥ）と積層体Ｈとを側壁で接触させたので、低抵抗な接合を実現することが可能となる。さらに、第１電極ＳＥと電子層が略垂直に交差することとなり、これらの間に平行平板キャパシタが形成されないために、容量の低減を図ることができる。
【００８７】
さらに、上記構成においては、最下層のＧａＮ膜１０７ａ１上に絶縁膜１１３ｂを配置したので、積層体Ｈの加工の際、ドライエッチングなどによる衝撃により積層体Ｈの両側に結晶欠陥が生じていても、欠陥部と第１電極ＳＥが接触することがなく、逆リーク電流を低減することができる。
【００８８】
次いで、図１４〜図２０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１４〜図２０は、本実施の形態の半導体装置の製造工程を示す要部断面図または上面図である。
【００８９】
図１４に示すように、基板１０３として例えばＳｉ基板を準備し、基板１０３上にバッファ層１０５として例えば、ＡｌＧａＮ層を気相エピタキシー法を用いて２μｍ程度の膜厚で成膜する。この際、不純物化合物を成膜装置内に導入せず、アンドープ層とする。続いて、バッファ層１０５上に、化合物半導体膜としてＧａＮ膜１０７を２μｍ程度の膜厚で成膜する。次いで、ＡｌＧａＮ膜１０９を２０ｎｍ程度の膜厚で成膜する。さらに、ＡｌＧａＮ膜１０９上にＧａＮ膜１０７を２０ｎｍ程度の膜厚で成膜した後、ＡｌＧａＮ膜１０９を２０ｎｍ程度の膜厚で成膜する。前述したとおり、ＧａＮ膜とＡｌＧａＮ膜は、格子定数が近似しており、気相エピタキシー法において原料ガスを調整するだけで、連続した結晶として成膜することが可能である。
【００９０】
ここで、ＡｌＧａＮ膜１０９については、ＡｌＮのモル比が０．１５となるよう、供給ガスの組成および量を調整する。ＡｌＮのモル比が０．１５とは、ＡｌＧａＮが、ＡｌＮが０．１５モル、ＧａＮが０．８５モルの割合で混晶していることを意味する。
【００９１】
次いで、ＡｌＧａＮ膜１０９上に、絶縁膜（図示せず）として例えば酸化シリコン膜をＣＶＤ法で堆積する。次いで、絶縁膜をパターニングすることにより、ドライエッチング用マスクを形成する。ここでは、絶縁膜を領域ａに残存させる（図１５、図１６参照）。
【００９２】
次いで、図１５および図１６に示すように、領域ａに残存する絶縁膜をマスクに、ＧａＮ膜１０７およびＡｌＧａＮ膜１０９の積層膜を、最下層のＧａＮ膜１０７の表面から所定の深さまでドライエッチングする。ドライエッチングとしては、例えば、塩素プラズマを用いたドライエッチングを用いる。このエッチング工程により、領域ａに積層体Ｈが形成され、環状の領域ａの内側および外側には、最下層のＧａＮ膜１０７ａ１が露出する。領域ａの幅、即ち、第１側壁と第２側壁の間隔は、例えば１０μｍとする。なお、本実施の形態においては、領域ａの内側の領域を領域ｂと、領域ａの外側の領域を領域ｄとする。
【００９３】
次いで、図１７に示すように、ドライエッチング用マスクを除去し、基板１０３の全面上、即ち、積層体Ｈおよび最下層のＧａＮ膜１０７ａ１の露出面上に、スパッタリング法を用いて絶縁膜１１３を形成する。絶縁膜１１３としては、例えば、酸化シリコン膜を用いることができる。スパッタリング法によれば、平坦部においては、粒子が多く堆積するが、積層体Ｈの側壁部においては、粒子が付着し難く、結果として、平坦部の膜厚は大きく、側壁部の膜厚は小さくなる。ここでの側壁部の膜厚とは、基板表面と平行方向の膜厚をいう。上記スパッタリング法を用いて、平坦部、即ち、最下層のＧａＮ膜１０７ａ１上の絶縁膜１１３および積層体Ｈ上の絶縁膜１１３の膜厚が１μｍ程度となるよう堆積する。この場合、積層体Ｈの側壁部の絶縁膜１１３の膜厚は、０．２μｍ程度となる。
【００９４】
次いで、絶縁膜１１３の表面を等方的にエッチングする。例えば、緩衝フッ酸溶液を用いて、絶縁膜１１３を構成する酸化シリコン膜をその表面から厚さ０．３μｍ程度、等方的にエッチングする。その結果、図１８に示すように、積層体Ｈの側壁部における絶縁膜は除去され、積層体Ｈの側壁が露出する。一方、平坦部、即ち、最下層のＧａＮ膜１０７ａ１上の絶縁膜（１１３）および積層体Ｈ上の絶縁膜（１１３）は残存しており、その膜厚は０．７μｍ程度となる。図１８において、最下層のＧａＮ膜１０７ａ１上の絶縁膜を１１３ｂ、１１３ｄと、積層体Ｈ上の絶縁膜を１１３ａと示す。
【００９５】
次いで、図１９に示すように、積層体Ｈの第１側壁に接するように第１電極ＳＥを形成する。具体的には、積層体Ｈ上の絶縁膜１１３ａ上から、積層体Ｈの第１側壁に接するように配置され、さらに、最下層のＧａＮ膜１０７ａ１上に位置する絶縁膜１１３ｂ上まで延在するよう第１電極ＳＥを形成する。即ち、領域ｂおよび領域ａの内周に第１電極ＳＥを形成する（図１３参照）。第１電極ＳＥは、例えば、実施の形態１と同様にリフトオフ法で、Ｎｉ／Ａｕの積層膜などを用いて形成することができる。
【００９６】
次いで、図２０に示すように、少なくとも積層体Ｈの第２側壁と接するように第２電極ＯＨＥを形成する。具体的には、積層体Ｈ上の絶縁膜１１３ａ上から、積層体Ｈの第２側壁に接するように配置され、さらに、最下層のＧａＮ膜１０７ａ１上に位置する絶縁膜１１３ｄ上まで延在するように第２電極ＯＨＥを形成する。即ち、領域ａの外周および領域ｄに第２電極ＯＨＥが形成される（図１３参照）。この第２電極ＯＨＥも、実施の形態１と同様に、リフトオフ法で、Ｔｉ／Ａｌの積層膜などを用いて形成することができる。
【００９７】
以上の工程により、図１２および図１３を参照ながら説明した本実施の形態の半導体装置が略完成する。
【００９８】
このように、本実施の形態によれば、最下層のＧａＮ膜１０７ａ１上に絶縁膜１１３ｂ、１１３ｄを形成し、その上部に、第１電極ＳＥおよび第２電極ＯＨＥを配置したので、積層体Ｈの加工の際、ドライエッチングなどによる衝撃により積層体Ｈの両側に結晶欠陥が生じていても、欠陥部と第１電極ＳＥが接触することがなく、逆リーク電流を低減することができる。
【００９９】
また、発明者の検討によれば、本実施の形態の半導体装置において、逆方向耐圧を測定したところ、１±０．１ｋＶの良好な結果が得られた。
【０１００】
（実施の形態５）
本実施の形態においては、実施の形態１と同様に積層体Ｈ、ダミー積層体Ｄおよび溝Ｇを設ける構造としつつ、溝Ｇの底部や積層体Ｈの第２側壁の端部から露出した最下層のＧａＮ膜１０７ａ１上に絶縁膜を設けることで、逆リーク電流の低減を図る。
【０１０１】
図２１および図２２を参照しながら、本実施の形態の半導体装置（ショットキーバリアダイオード）の構成について説明する。図２１は、本実施の形態の半導体装置の断面斜視図であり、図２２は、本実施の形態の半導体装置の上面図である。図２１は、例えば、図２２のＡ−Ａ断面に対応する。
【０１０２】
図２１および図２２に示すように、本実施の形態の半導体装置は、基板１０３と、バッファ層１０５と、積層体Ｈと、ダミー積層体（ダミーパターン）Ｄと、積層体Ｈ上に配置された絶縁膜１１３ａと、ダミー積層体Ｄ上に配置された絶縁膜１１３ｂと、積層体Ｈとダミー積層体Ｄとの間に設けられた溝（凹部）Ｇと、溝Ｇの底部に配置された絶縁膜１１３ｃと、積層体Ｈの第２側壁（第１側壁と対向する側壁、領域ａの外側）の端部から露出した最下層のＧａＮ膜１０７ａ１上に配置された絶縁膜１１３ｄと、第１電極（ショットキー電極）ＳＥと、第２電極（オーミック電極）ＯＨＥとを有する。
【０１０３】
上記第１電極ＳＥは、溝Ｇ内に埋め込まれることで、積層体Ｈの第１側壁（後述する領域ａの内側）と第１電極ＳＥが接することとなるが、溝Ｇの底部には、絶縁膜１１３ｃが配置されているため、溝Ｇの底面から露出した最下層のＧａＮ膜１０７ａ１と第１電極ＳＥが接触することはなく、逆リーク電流を低減することができる。
【０１０４】
各構成部位は、実施の形態１または実施の形態２と同様の構成であり、同様の材料を用いて同様の形状に構成することができる。
【０１０５】
次いで、図２３〜図２８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２３〜図２８は、本実施の形態の半導体装置の製造工程を示す要部断面図または上面図である。
【０１０６】
図２３に示すように、基板１０３として例えばＳｉ基板を準備し、基板１０３上にバッファ層１０５として例えば、ＡｌＧａＮ層を気相エピタキシー法を用いて２μｍ程度の膜厚で成膜する。この際、不純物化合物を成膜装置内に導入せず、アンドープ層とする。続いて、バッファ層１０５上に、実施の形態１と同様に、化合物半導体膜としてＧａＮ膜（１０７）を２μｍ程度の膜厚で、成膜する。次いで、ＡｌＧａＮ膜（１０９）を２０ｎｍ程度の膜厚で成膜する。さらに、ＡｌＧａＮ膜（１０９）上にＧａＮ膜（１０７）を２０ｎｍ程度の膜厚で成膜した後、ＡｌＧａＮ膜（１０９）を２０ｎｍ程度の膜厚で成膜する。前述したとおり、ＧａＮ膜とＡｌＧａＮ膜は、格子定数が近似しており、気相エピタキシー法において原料ガスを調整するだけで、連続した結晶として成膜することが可能である。
【０１０７】
次いで、ＡｌＧａＮ膜（１０９）上に、絶縁膜として例えば酸化シリコン膜をＣＶＤ法で堆積し、絶縁膜をパターニングすることにより、ドライエッチング用マスク（図示せず）を形成する。ここでは、絶縁膜を環状の領域ａおよびその内側の円形の領域ｂに残存させる（図２４参照）。
【０１０８】
次いで、領域ａおよび領域ｂに残存する絶縁膜をマスクに、ＧａＮ膜（１０７）およびＡｌＧａＮ膜（１０９）の積層膜を、最下層のＧａＮ膜（１０７）の表面から所定の深さまでドライエッチングする。ドライエッチングとしては、例えば、塩素プラズマを用いたドライエッチングを用いる。このエッチング工程により、領域ａに積層体Ｈが形成され、領域ｂにダミー積層体Ｄが形成される。ここで、環状の領域ａと円形の領域ｂとの間には、幅Ｗ１の環状の領域ｃが存在するため、領域ｃには、溝Ｇが形成される。この溝Ｇの底面には、最下層のＧａＮ膜１０７ａ１が露出する。また、領域ａの外側の領域ｄにおいても、最下層のＧａＮ膜１０７ａ１が露出する。
【０１０９】
次いで、ドライエッチング用マスクを除去し、図２５に示すように、スパッタリング法を用いて絶縁膜１１３を形成する。このスパッタリング法によれば、平坦部においては、粒子が多く堆積するが、積層体Ｈの側壁部においては、粒子が付着し難く、結果として、平坦部の膜厚は大きく、側壁部の膜厚は小さくなる。
【０１１０】
次いで、絶縁膜１１３の表面を等方的にエッチングする。例えば、緩衝フッ酸溶液を用いて、絶縁膜１１３を構成する酸化シリコン膜をその表面から少なくとも積層体Ｈの側壁部の膜厚に相当する膜厚分、等方的にエッチングする。その結果、図２６示すように、積層体Ｈの側壁部における絶縁膜は除去され、積層体Ｈの側壁が露出する。一方、平坦部、即ち、溝Ｇの底部や積層体Ｈの第２側壁の端部から露出した最下層のＧａＮ膜１０７ａ１上などの絶縁膜は残存する。図２６において、溝Ｇの底部の絶縁膜を１１３ｃと、積層体Ｈの第２側壁の端部から露出した最下層のＧａＮ膜１０７ａ１上の絶縁膜を１１３ｄと示す。また、積層体Ｈ上の絶縁膜を１１３ａと、ダミー積層体Ｄ上の絶縁膜を１１３ｂと示す。
【０１１１】
次いで、図２７に示すように、少なくとも溝Ｇを埋め込み、ダミー積層体Ｄを覆うよう第１電極ＳＥを形成する。具体的には、第１電極ＳＥは、積層体Ｈ上の絶縁膜１１３ａ上から、積層体Ｈの第１側壁に接するように溝Ｇの内部に配置され、さらに、ダミー積層体Ｄ上の絶縁膜１１３ｂ上まで延在するよう形成される。即ち、領域ａの内周、領域ｃおよび領域ｂに第１電極ＳＥを形成する（図２２参照）。この第１電極ＳＥは、例えば、実施の形態１と同様にリフトオフ法で、Ｎｉ／Ａｕの積層膜などを用いて形成することができる。
【０１１２】
次いで、図２８に示すように、少なくとも積層体Ｈの第２側壁と接するように第２電極ＯＨＥを形成する。具体的には、第２電極ＯＨＥは、積層体Ｈ上の絶縁膜１１３ａ上から、積層体Ｈの第２側壁に接しつつ、最下層のＧａＮ膜１０７ａ１上の絶縁膜１１３ｄ上まで延在するよう形成される。即ち、領域ａの外周から領域ｄまで延在するよう形成される（図２２参照）。この第２電極ＯＨＥも、実施の形態１と同様に、リフトオフ法で、Ｔｉ／Ａｌの積層膜などを用いて形成することができる。
【０１１３】
以上の工程により、図２１および図２２を参照ながら説明した本実施の形態の半導体装置が略完成する。
【０１１４】
このように、本実施の形態によれば、溝Ｇの底部に絶縁膜１１３ｃを設けたので、微小面積ながらもこの溝Ｇの底面に結晶欠陥が生じた場合であっても、結晶欠陥と第１電極ＳＥとが接触することがなく、逆リーク電流の低減を図ることができる。
【０１１５】
特に、溝Ｇ内に埋め込む材料や埋め込み方法によって埋め込み特性が劣化する場合には、溝Ｇの幅を大きくせざるを得ず、このような場合に本実施の形態の半導体装置の構成や製造方法を用いて好適である。
【０１１６】
なお、上記実施の形態２〜５において、図９〜図１１を参照しながら説明した各種素子構成やそのレイアウトなど、実施の形態１で説明した、各種応用例、変形例を採用し得ることは言うまでもない。
【０１１７】
また、上記実施の形態１、４および５において、実施の形態２および３で説明した、各種組成のヘテロ接合体を採用し、また、積層膜Ｈにおいてテーパー形状を採用し得ることは言うまでもない。
【０１１８】
また、上記実施の形態１〜５においては、積層体Ｈの側壁以外の場所にも電極（ＳＥ、ＯＨＥ）を延在させたが、例えば、選択的化学的気相法あるいは斜め蒸着等の方法により、電極（特に、第１電極ＳＥ）を積層体Ｈの側壁にのみに接するような構成としてもよい。但し、側壁のみに成膜を行うことはその制御や材料選択が困難であり、上記実施の形態１〜５の装置構成および製造方法を採用することで、制御性良く特性の良好な半導体装置の形成が可能となる。
【０１１９】
（実施の形態６）
次いで、実施の形態１〜５において説明した半導体装置（ショットキーバリアダイオード）の適用例について説明する。
【０１２０】
上記半導体装置は、例えば、ハイブリッド車などに使用される３相モータの駆動回路に使用することができる。
【０１２１】
図２９は、３相モータの回路図である。図２９に示すように、３相モータ回路は、３相モータ１、パワー半導体装置２、制御回路３を有している。３相モータ１は、位相の異なる３相の電圧により駆動するように構成されている。パワー半導体装置２は、３相モータ１を制御するスイッチング素子から構成されており、例えば、３相に対応してＩＧＢＴ４とダイオード５が設けられている。すなわち、各単相において、電源電位（Ｖｃｃ）と３相モータの入力電位との間にＩＧＢＴ４とダイオード５が逆並列に接続されており、３相モータの入力電位と接地電位（ＧＮＤ）との間にもＩＧＢＴ４とダイオード５が逆並列に接続されている。つまり、３相モータ１では、単相（各相）毎に２つのＩＧＢＴ４と２つのダイオード５が設けられており、３相で６つのＩＧＢＴ４と６つのダイオード５が設けられている。そして、個々のＩＧＢＴ４のゲート電極には、一部図示を省略しているが制御回路３が接続されており、この制御回路３によって、ＩＧＢＴ４が制御されるようになっている。このように構成された３相モータの駆動回路において、制御回路３でパワー半導体装置２を構成するＩＧＢＴ４（スイッチング素子）を流れる電流を制御することにより、３相モータ１を回転させるようになっている。つまり、ＩＧＢＴ４は、３相モータ１に電源電位（Ｖｃｃ）を供給したり、あるいは、接地電位（ＧＮＤ）を供給したりするスイッチング素子として機能するものであり、このＩＧＢＴ４のオン／オフのタイミングを制御回路３で制御することにより、３相モータ１を駆動することができるようになっている。
【０１２２】
そして、ＩＧＢＴ４とダイオード５とは、図２９に示すように、逆並列に接続されているが、このときのダイオードの機能について説明する。
【０１２３】
ダイオード５は、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータ（例えば、３相モータ）のようなインダクタンスを含む回路が接続されている場合、ＯＮしているスイッチ（ＩＧＢＴ４）とは逆方向に負荷電流が流れるモードがある。このとき、ＩＧＢＴ４などのスイッチング素子単体では、この逆方向電流を流し得る機能をもたないので、ＩＧＢＴ４などのスイッチング素子に逆並列にダイオードを接続する必要がある。すなわち、インバータ回路において、モータ制御のように負荷にインダクタンスを含む場合、ＩＧＢＴ４などのスイッチング素子をターンＯＦＦしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。ＩＧＢＴ４単体では、インダクタンスに蓄えられたエネルギーを開放するための逆方向電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＩＧＢＴ４に逆並列にダイオード５を接続する。つまり、ダイオード５は、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。
【０１２４】
かかるダイオード５として上記実施の形態で説明した半導体装置を用いることで、回路特性を向上させることができる。
【０１２５】
なお、上記３相モータ回路は、上記実施の形態で説明した半導体装置の適用例の一例に過ぎず、その良好なダイオード特性を生かし各種回路に適用可能であることは言うまでもない。
【０１２６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【０１２７】
本発明は、半導体装置に適用して有効である。
【符号の説明】
【０１２８】
１  ３相モータ
２  パワー半導体装置
３  制御回路
４  ＩＧＢＴ
５  ダイオード
１０３  基板
１０５  バッファ層
１０７、１０７ａ１  ＧａＮ膜
１０７ａ２  ＧａＮ膜
１０７ｂ２  ＧａＮ膜
１０９、１０９ａ１  ＡｌＧａＮ膜
１０９ａ２  ＡｌＧａＮ膜
１０９ｂ１  ＡｌＧａＮ膜
１０９ｂ２  ＡｌＧａＮ膜
１１１  絶縁膜
１１３  絶縁膜
１１３ａ〜１１３ｄ  絶縁膜
Ａ  結晶欠陥
ａ〜ｄ  領域
Ｄ  ダミー積層体
Ｇ  溝
Ｈ  積層体
Ｈａ１  ヘテロ接合体
Ｈａ２  ヘテロ接合体
ＯＨＥ  第２電極
ＳＥ  第１電極
Ｗ  幅
Ｗ１  幅
【図１】
0005658944.tif 000002
【図２】
0005658944.tif 000003
【図３】
0005658944.tif 000004
【図４】
0005658944.tif 000005
【図５】
0005658944.tif 000006
【図６】
0005658944.tif 000007
【図７】
0005658944.tif 000008
【図８】
0005658944.tif 000009
【図９】
0005658944.tif 000010
【図１０】
0005658944.tif 000011
【図１１】
0005658944.tif 000012
【図１２】
0005658944.tif 000013
【図１３】
0005658944.tif 000014
【図１４】
0005658944.tif 000015
【図１５】
0005658944.tif 000016
【図１６】
0005658944.tif 000017
【図１７】
0005658944.tif 000018
【図１８】
0005658944.tif 000019
【図１９】
0005658944.tif 000020
【図２０】
0005658944.tif 000021
【図２１】
0005658944.tif 000022
【図２２】
0005658944.tif 000023
【図２３】
0005658944.tif 000024
【図２４】
0005658944.tif 000025
【図２５】
0005658944.tif 000026
【図２６】
0005658944.tif 000027
【図２７】
0005658944.tif 000028
【図２８】
0005658944.tif 000029
【図２９】
0005658944.tif 000030
【図３０】
0005658944.tif 000031