(57)【特許請求の範囲】
【請求項１】
メモリデバイスのための電源投入検出方法であって、
ａ）前記メモリデバイスのメモリアレイの読み出し専用メモリ（ＲＯＭ）からテストワードを読み出すステップと、
ｂ）前記テストワードを所定のＲＯＭ行データと比較するステップと、
ｃ）前記テストワードが前記所定のＲＯＭ行データと一致する場合に、
ｃ．１）第１の時点で、前記メモリアレイのユーザプログラム行から第１のユーザデータを読み出すステップと、
ｃ．２）前記第１の時点とは異なる第２の時点で、前記メモリアレイのユーザプログラム行から第２のユーザデータを読み出すステップと、
ｃ．３）前記第１のユーザデータを前記第２のユーザデータと比較するステップと
を含み、
前記第１のユーザデータが前記第２のユーザデータと一致するときに前記メモリデバイスの電源投入が検出される
電源投入検出方法。
【請求項２】
ｄ）前記テストワードの少なくとも１つのビットが前記所定のＲＯＭ行データの対応するビットと一致しない場合に、
ｄ．１）所定の待機時間だけ待機するステップと、
ｄ．２）ａ）〜ｄ）を繰り返すステップと
をさらに含む請求項１に記載の電源投入検出方法。
【請求項３】
ｃ．４）前記第１のユーザデータの少なくとも１つのビットが前記第２のユーザデータの対応するビットと一致しない場合に、
ｃ．４．１）所定の待機時間だけ待機するステップと、
ｃ．４．２）ａ）〜ｃ）を繰り返すステップと
をさらに含む請求項１に記載の電源投入検出方法。
【請求項４】
ｃ．４）前記第１のユーザデータが前記第２のユーザデータと一致する場合に、前記メモリデバイスの通常の動作を可能にするステップ
をさらに含む請求項１に記載の電源投入検出方法。
【請求項５】
前記ユーザプログラム行がワンタイムプログラマブル（ＯＴＰ）メモリセルを含み、前記第１のユーザデータが第１のＯＴＰデータを含み、前記第２のユーザデータが第２のＯＴＰデータを含む請求項１に記載の電源投入検出方法。
【請求項６】
前記ステップａ）が、前記ＲＯＭ行からレジスタに前記テストワードを読み出すステップを含み、前記所定のＲＯＭ行データが、複数の比較器に予め設定され、前記ステップｂ）が、前記複数の比較器によって前記テストワードを前記所定のＲＯＭ行データと比較するステップを含む請求項１に記載の電源投入検出方法。
【請求項７】
前記テストワードが第１のテストワードであり、前記ＲＯＭ行が第１のＲＯＭ行であり、前記所定のＲＯＭ行データが第１の所定のＲＯＭ行データであり、前記複数の比較器が、さらに第２の所定のＲＯＭ行データを予め設定され、前記方法が、
ｃ．０．１）前記メモリデバイスの前記メモリアレイの第２の読み出し専用メモリ（ＲＯＭ）行から第２のテストワードを読み出すステップと、
ｃ．０．２）前記複数の比較器によって前記第２のテストワードを前記第２の所定のＲＯＭ行データと比較するステップと、
ｃ．０．３）前記第２のテストワードが前記第２の所定のＲＯＭ行データと一致する場合にのみ、ｃ．１）〜ｃ．３）を行うステップと
をさらに含む請求項６に記載の電源投入検出方法。
【請求項８】
前記第２のＲＯＭ行が前記第１のＲＯＭ行であり、前記第２の所定のＲＯＭ行データが前記第１の所定のＲＯＭ行データである請求項７に記載の電源投入検出方法。
【請求項９】
ｃ．１．１）前記メモリアレイの別のユーザプログラム行からダミーユーザデータを読み出すステップ
をさらに含む請求項１に記載の電源投入検出方法。
【請求項１０】
前記ステップｃ．１）が、データレジスタのマスタラッチに前記第１のユーザデータを読み出すステップを含み、前記方法が、ｃ．１．１）前記第１のユーザデータを前記データレジスタのスレーブラッチにシフトするステップをさらに含み、前記ステップｃ．２）が、前記データレジスタの前記マスタラッチに前記第２のユーザデータを読み出すステップを含み、前記ステップｃ．３）が、前記スレーブラッチの前記第１のユーザデータを前記マスタラッチの前記第２のユーザデータと比較するステップを含む請求項１に記載の電源投入検出方法。
【請求項１１】
前記テストワードが第１のテストワードであり、前記ＲＯＭ行が第１のＲＯＭ行であり、前記方法が、
ａ．１）前記メモリデバイスの前記メモリアレイの第２のＲＯＭ行から第２のテストワードを読み出すステップであって、前記第２のテストワードが、所定の論理的または数学的処理によって前記第１のテストワードに関係付けられるステップと、
ａ．２）前記所定の論理的または数学的処理に基づいて前記第２のテストワードを変換し、それにより、変換されたテストワードを生成し、前記所定のＲＯＭ行データが、前記変換されたテストワードであるステップと
をさらに含む請求項１に記載の電源投入検出方法。
【請求項１２】
前記ステップａ）が、レジスタのマスタラッチに前記第１のテストワードを読み出すステップを含み、
前記方法が、
ａ．０．１）前記第１のテストワードを前記レジスタのスレーブラッチにシフトするステップをさらに含み、
前記ステップａ．１）が、前記レジスタの前記マスタラッチに前記第２のテストワードを読み出すステップを含み、
前記ステップｃ．１）が、前記レジスタの前記マスタラッチに前記第１のユーザデータを読み出すステップを含み、
前記方法が、
ｃ．１．１）前記第１のユーザデータを前記レジスタの前記スレーブラッチにシフトするステップをさらに含み、
前記ｃ．２）が、前記レジスタの前記マスタラッチに前記第２のユーザデータを読み出すステップを含む
請求項１１に記載の電源投入検出方法。
【請求項１３】
前記所定の数学的または論理的処理が、前記第２のテストワードでの所定のビット位置に対して行われるビットシフトまたは少なくとも１つの所定のビット演算子である請求項１１に記載の電源投入検出方法。
【請求項１４】
前記ビットシフトが、算術シフト、論理シフト、キャリーなしの回転（循環シフト）、またはキャリーありの回転である請求項１３に記載の電源投入検出方法。
【請求項１５】
メモリアレイと、
少なくとも１つのデータレジスタと、
前記メモリアレイから前記少なくとも１つのデータレジスタにデータを読み出すための、前記少なくとも１つのデータレジスタに結合された列デコーダおよびビット線センス増幅器ブロックと、
前記少なくとも１つのデータレジスタに結合された比較器ブロックと、
制御論理とを含むメモリデバイスであって、前記制御論理が、
前記列デコーダおよびビット線センス増幅器によって、前記メモリアレイの読み出し専用メモリ（ＲＯＭ）行から前記少なくとも１つのデータレジスタにテストワードを読み出し、
前記比較器ブロックによって、前記テストワードを所定のＲＯＭ行データと比較し、
前記テストワードが前記所定のＲＯＭ行データと一致する場合に、
第１の時点で、前記列デコーダおよびビット線センス増幅器ブロックによって、前記メモリアレイのユーザプログラム行から前記少なくとも１つのデータレジスタに第１のユーザデータを読み出し、
第２の時点で、前記列デコーダおよびビット線センス増幅器ブロックによって、前記メモリアレイのユーザプログラム行から前記少なくとも１つのデータレジスタに第２のユーザデータを読み出し、
前記比較器ブロックによって、前記第１のユーザデータを前記第２のユーザデータと比較し、
前記第１のユーザデータが前記第２のユーザデータと一致する場合に、前記メモリデバイスの通常の動作を可能にし、
前記テストワードと前記所定のＲＯＭ行とのビット不一致が判断された場合、または前記第１のユーザワードと前記第２のユーザワードとのビット不一致が判断された場合、所定の待機時間後に電源投入検出を繰り返すように動作可能であるメモリデバイス。
【請求項１６】
前記ユーザプログラム行がワンタイムプログラマブル（ＯＴＰ）メモリセルを含み、前記第１のユーザデータが第１のＯＴＰデータを含み、前記第２のユーザデータが第２のＯＴＰデータを含む請求項１５に記載のメモリデバイス。
【請求項１７】
前記第１の時点で前記メモリアレイの前記ユーザプログラム行から前記少なくとも１つのデータレジスタに前記第１のユーザデータを読み出した後、前記第２の時点で前記メモリアレイの前記ユーザプログラム行から前記少なくとも１つのデータレジスタに前記第２のユーザデータを読み出す前に、前記列デコーダおよびビット線センス増幅器ブロックが、前記メモリアレイの別のユーザプログラム行から前記少なくとも１つのデータレジスタにダミーユーザデータを読み出す請求項１５に記載のメモリデバイス。
【請求項１８】
前記少なくとも１つのデータレジスタが、少なくとも３つのデータレジスタを含み、前記第１のユーザデータが第２のデータレジスタに読み出され、前記ダミーユーザデータが第３のデータレジスタに読み出され、前記第２のユーザデータが第１のデータレジスタに読み出される請求項１７に記載のメモリデバイス。
【請求項１９】
前記比較器ブロックが複数の比較器を含み、前記所定のＲＯＭ行データが、前記複数の比較器に予め設定される請求項１７に記載のメモリデバイス。
【請求項２０】
前記少なくとも１つのデータレジスタが、マスタラッチとスレーブラッチを有するデータレジスタを含み、前記第１のユーザデータが前記マスタラッチに読み出され、前記制御論理が、前記第１のユーザデータを前記スレーブラッチにシフトするようにさらに動作可能であり、前記第１のユーザデータが前記スレーブラッチにシフトされた後に、前記第２のユーザデータが前記マスタラッチに読み出される請求項１７に記載のメモリデバイス。
【請求項２１】
前記テストワードが第１のテストワードであり、ＲＯＭ行が第１のＲＯＭ行であり、前記制御論理が、
前記列デコーダおよびビット線センス増幅器ブロックによって、前記メモリアレイの第２の読み出し専用メモリ（ＲＯＭ）行から前記少なくとも１つのデータレジスタに、所定の論理的または数学的処理によって前記第１のテストワードに関係付けられた第２のテストワードを読み出し、
前記所定の論理的または数学的処理に基づいて前記第２のテストワードを変換し、それにより、変換されたテストワードを生成するようにさらに動作可能であり、前記所定のＲＯＭ行データが、前記変換されたテストワードである
請求項１５に記載のメモリデバイス。
【請求項２２】
前記少なくとも１つのデータレジスタが、マスタラッチとスレーブラッチを有するデータレジスタを含み、前記第１のユーザデータが前記マスタラッチに読み出され、前記制御論理が、前記第１のテストデータを前記スレーブラッチにシフトするようにさらに動作可能であり、前記第１のテストワードが前記スレーブラッチにシフトされた後に、前記第２のテストワードが前記マスタラッチに読み出され、前記第１のユーザデータが前記マスタラッチに読み出され、前記制御論理が、前記第１のユーザデータを前記スレーブラッチにシフトするようにさらに動作可能であり、前記第１のユーザデータが前記スレーブラッチにシフトされた後に、前記第２のユーザデータが前記マスタラッチに読み出される請求項２１に記載のメモリデバイス。
【請求項２３】
前記所定の数学的または論理的処理が、前記第２のテストワードでの所定のビット位置に対して行われるビットシフトまたは少なくとも１つの所定のビット演算子である請求項２１に記載のメモリデバイス。
【請求項２４】
前記ビットシフトが、算術シフト、論理シフト、キャリーなしの回転（循環シフト）、またはキャリーありの回転である請求項２３に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、不揮発性メモリを対象とする。より詳細には、本発明は、不揮発性メモリでの電源投入完了を検証することを対象とする。
【背景技術】
【０００２】
発明の背景
アンチヒューズメモリは、デバイスに一回だけデータを永久的に（電気的に）プログラムすることができるワンタイムプログラマブル（ＯＴＰ）メモリの一種である。このデータは、特定の用途のためにエンドユーザによってプログラムされる。使用することができる複数のタイプのＯＴＰメモリセルが存在する。ＯＴＰメモリは、任意のデータをプログラムすることができるので、ある程度の自由度をユーザに与える。
【０００３】
アンチヒューズメモリは、予めプログラムされた情報をシステムに提供することが望まれ、その情報を変更することができない全てのワンタイムプログラマブル用途で利用することができる。１つの例示的な用途は、無線周波数識別（ＲＦＩＤ）タグを含む。ＲＦＩＤタグ用途は、産業において、特に、例えば販売、セキュリティ、運送、ロジスティックス、および軍事用途で次第に受け入れられている。単純性およびフルＣＭＯＳ適合性を有するアンチヒューズメモリは、集積回路製造および試験プロセスへのＲＦＩＤタグの概念の適用を可能にする。
【０００４】
図１は、アンチヒューズメモリセルの基本概念を示す回路図であり、図２および図３は、図１に示されるアンチヒューズメモリセルの平面図および断面図をそれぞれ示す。図１のメモリセルは、ビット線ＢＬを、アンチヒューズデバイス１２の底部プレートに結合するためのパスまたはアクセストランジスタ１０を含む。ワード線ＷＬは、アクセストランジスタ１０のゲートに結合されて、トランジスタ１０をオンに切り替え、セルプレート電圧Ｖｃｐは、アンチヒューズデバイス１２をプログラムするためにアンチヒューズデバイス１２の上部プレートに結合される。
【０００５】
図２および図３から、アクセストランジスタ１０およびアンチヒューズデバイス１２のレイアウトが非常に簡単かつ単純であることが分かる。アクセストランジスタ１０のゲート１４と、アンチヒューズデバイス１２の上部プレート１６とは、同じポリシリコン層で構成され、これらは、活性領域１８にわたって延在する。各ポリシリコン層の下の活性領域１８には、ポリシリコンを下にある活性領域から電気的に絶縁するための薄いゲート酸化物２０（ゲート誘電体としても知られている）が形成される。ゲート１４の各側に、拡散領域２２および２４があり、ここで、拡散領域２４は、ビット線に結合される。図示しないが、当業者は、標準的な相補型金属−酸化物−半導体（ＣＭＯＳ）処理、例えば、サイドウォールスペーサ形成、低濃度ドープ拡散（ＬＤＤ）、ならびに拡散およびゲートケイ素化を適用することができることを理解されよう。従来の単一トランジスタおよびコンデンサセル構成が広く使用されているが、トランジスタオンリーアンチヒューズセルは、高密度用途で達成することができる半導体アレイ面積の節約により、さらに望ましい。そのようなトランジスタオンリーアンチヒューズは、高信頼性であると同時に、低コストのＣＭＯＳプロセスで製造が容易でなければならない。
【０００６】
ほとんどのシステムは、システムの構成要素に印加される電圧が、適切な動作を保証するのに十分な安定レベルに達していることを保証するために、電源投入にある期間を必要とする。所定のレベルに達した電圧供給を検出するための多くの既知の回路が当技術分野に存在する。しかし、動作温度などの変数により、所定のレベルに達する供給電圧の単純な検出は、デバイスが適切に動作することができることを保証するのに十分でないことがある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、ＯＴＰメモリが電源投入を完了し、したがって予想通りに機能することを確実に裏付ける電源投入検出システムおよび方法を提供することが望ましい。
【課題を解決するための手段】
【０００８】
開示の概要
上記の問題は、本明細書で述べる本発明の実施形態によって対処される。
【０００９】
本発明は、以下のようなメモリデバイスのための電源投入検出方法で具現化される。テストワードが、メモリデバイスのメモリアレイの読み出し専用メモリ（ＲＯＭ）行から読み出される。テストワードが、所定のＲＯＭ行データと比較される。テストワードが所定のＲＯＭ行データと一致する場合、以下のステップが行われる。まず、第１の時点で、ユーザデータが、メモリアレイのユーザプログラム行から読み出される。第２のユーザデータは、第１の時点とは異なる第２の時点で、メモリアレイのユーザプログラム行から読み出される。第１のユーザデータが、第２のユーザデータと比較される。メモリデバイスの電源投入は、第１のユーザデータが第２のユーザデータと一致するときに検出される。
【００１０】
また、本発明は、メモリアレイと、少なくとも１つのデータレジスタと、メモリアレイから少なくとも１つのデータレジスタにデータを読み出すための、少なくとも１つのデータレジスタに結合された列デコーダおよびビット線センス増幅器ブロックと、少なくとも１つのデータレジスタに結合された比較器と、制御論理とを含むメモリデバイスで具現化される。制御論理は、列デコーダおよびビット線センス増幅器によって、メモリアレイの読み出し専用メモリ（ＲＯＭ）行から少なくとも１つのデータレジスタにテストワードを読み出すように動作可能である。さらに、制御論理は、比較器によって、テストワードを所定のＲＯＭ行データと比較するように動作可能である。さらに、制御論理は、テストワードが所定のＲＯＭ行データと一致する場合に：第１の時点で、列デコーダおよびビット線センス増幅器ブロックによって、メモリアレイのユーザプログラム行から少なくとも１つのデータレジスタに第１のユーザデータを読み出し；第２の時点で、列デコーダおよびビット線センス増幅器ブロックによって、メモリアレイのユーザプログラム行から少なくとも１つのデータレジスタに第２のユーザデータを読み出し；第１のユーザデータが第２のユーザデータに一致する場合に、メモリデバイスの通常の操作を可能にするように動作可能である。さらに、制御論理は、テストワードと所定のＲＯＭ行とのビット不一致が判断された場合、または第１のユーザワードと第２のユーザワードとのビット不一致が判断された場合、所定の待機時間後に電源投入検出を繰り返すように動作可能である。
【００１１】
さらなる変形形態および実施形態を以下に述べる。
【００１２】
図面の簡単な説明
次に、単に例として、添付図面を参照して、本発明の実施形態を述べる。
【図面の簡単な説明】
【００１３】
【図１】アンチヒューズメモリセルの回路図である。
【図２】図１のアンチヒューズメモリセルの平面図である。
【図３】ｘ−ｘ線に沿った図２のアンチヒューズメモリセルの断面図である。
【図４ａ】可変厚ゲート酸化物アンチヒューズトランジスタの断面図である。
【図４ｂ】図４ａの可変厚ゲート酸化物アンチヒューズトランジスタの平面図である。
【図５】プログラミング条件下での図４ａのアンチヒューズトランジスタの概略図である。
【図６】図４ａのプログラムされたアンチヒューズトランジスタの概略図である。
【図７】読出し条件下での、図４ａのプログラムされたアンチヒューズトランジスタの概略図である。
【図８】データレジスタを有する不揮発性メモリデバイスのブロック図である。
【図９】本発明の一実施形態による、ビット比較器に接続されたデータレジスタのブロック図である。
【図１０】本発明の一実施形態による、ビット比較器に接続された１対のデータレジスタを示すブロック図である。
【図１１】図９でのビット比較器の一実施形態の概略図である。
【図１２】図１０でのビット比較器の一実施形態の概略図である。
【図１３Ａ】本発明の一実施形態による、複数のデータレジスタを使用する電源投入テスト方法の流れ図である。
【図１３Ｂ】本発明の一実施形態による、複数のデータレジスタを使用する電源投入テスト方法の流れ図である。
【図１３Ｃ】本発明の一実施形態による、複数のデータレジスタを使用する電源投入テスト方法の流れ図である。
【図１４Ａ】本発明の一実施形態による、単一のデータレジスタを使用する代替の電源投入検出方法の流れ図である。
【図１４Ｂ】本発明の一実施形態による、単一のデータレジスタを使用する代替の電源投入検出方法の流れ図である。
【図１４Ｃ】本発明の一実施形態による、単一のデータレジスタを使用する代替の電源投入検出方法の流れ図である。
【図１５】本発明の一実施形態による一般化された電源投入検出方法の流れ図である。
【発明を実施するための形態】
【００１４】
詳細な説明
一般に、本発明の実施形態は、メモリデバイスが電源投入サイクルを完了した時を判断するためのシステムおよび方法を対象とする。以下に述べる実施形態は、不揮発性メモリデバイスに関し、特にメモリセルがアンチヒューズであるＯＴＰメモリデバイスに関するが、本発明のシステムおよび方法が、任意の文脈で、任意の異なるタイプのメモリに適用可能であり、本発明のシステムおよび方法の機能および望みの結果に因果的に関係付けられる不揮発性メモリの特徴は、これらの異なるタイプのメモリによっても保有されることを理解されたい。さらに、本明細書で述べる実施形態は専用メモリデバイスに対処するが、説明するメモリアレイは、代わりに、組込みメモリを有するシステムオンチップ（ＳｏＣ）で実装されてもよく、あるいは任意の適切な数のマクロを有するメモリマクロ構成で実装されてもよいことを理解されたい。
【００１５】
いくつかの実施形態によれば、メモリデバイスへの電力の印加が、電源投入シーケンスの第１の段階を開始し、この第１の段階において、メモリアレイ（メモリデバイスがメモリアレイを含む）の予めプログラムされた読み出し専用メモリ（ＲＯＭ）データが読み出されて、対応する所定のビットデータと比較される。一実施形態では、対応する所定のビットデータは、ハードワイヤードされるか、または予め設定される。読み出された予めプログラムされていたＲＯＭデータが、対応する所定のビットデータと一致する場合、いくつかの実施形態では、電源投入シーケンスの第２の段階が実行される。この第２の段階では、メモリアレイからの特定のユーザプログラムデータが２つの異なる時点で読み出され、介在するダミーが異なるアドレス位置から読み出される。すなわち、第１の時点で、第１の所定のアドレスからユーザプログラムデータが読み出され、その後、介在するダミーが異なるアドレスから読み出され、次いで、第２の時点で、第１の所定のアドレスからユーザプログラムデータが読み出される。第１の時点で読み出されたユーザプログラムデータが、第２の時点で読み出されたユーザプログラムデータと比較されて、それらが一致するかどうか判断される。一致している状況では、電源投入が正常である、すなわち完了していると考えられ、このとき、通常のユーザ操作のためにメモリデバイスが解放される。そうではなく、電源投入シーケンスの第１の段階または第２の段階が、一致しているという結果を返さない場合には、電源投入シーケンス全体が繰り返される。
【００１６】
いくつかの実施形態では、メモリアレイは、アンチヒューズであるメモリセルを含み、パワーシーケンスの第２の段階で読み出されるユーザプログラムデータは、対応するアンチヒューズメモリセルをプログラムすることによってメモリアレイに提供される。ＲＯＭデータは、マスクプログラムまたは予めプログラムされたアンチヒューズセルでよく、いずれの場合も製造業者がプログラムすることがあり、ユーザは直接アクセス可能でない。
【００１７】
これに関連して、図４ａは、ユーザプログラムデータをプログラムするのに有用なメモリセルのアンチヒューズトランジスタ２６の断面図を示す。アンチヒューズトランジスタ２６は、任意の標準的なＣＭＯＳプロセスで製造することができる。このアンチヒューズトランジスタ２６の変形形態は、２０１０年７月１３日に付与された本願と所有者が同一の米国特許第７，７５５，１６２号に開示されており、その内容を参照により本明細書に援用する。ここで示す例では、アンチヒューズトランジスタ２６は、単純な厚膜ゲート酸化物、または１つの浮動拡散端子を有する入力／出力金属−酸化物−半導体（ＭＯＳ）トランジスタとほぼ同一である。アンチヒューズトランジスタ２６（スプリットチャネルコンデンサまたはハーフトランジスタとも称される）は、ポリシリコンゲートと基板との間のヒューズリンクをデバイスの特定の領域に予測可能にローカライズすることができるように確実にプログラムすることができる。図４ａの断面図は、デバイスのチャネル長に沿って取られており、デバイスは、ここで述べる例ではｐ型チャネルデバイスである。
【００１８】
アンチヒューズトランジスタ２６は、基板チャネル領域３０上に形成された可変厚ゲート酸化物２８と、ポリシリコンゲート３２と、サイドウォールスペーサ３４と、フィールド酸化物領域３６と、拡散領域３８と、拡散領域３８内のＬＤＤ領域４０とを含む。ビット線コンタクト４２が、拡散領域３８と電気的に接触して図示されている。可変厚ゲート酸化物２８は、厚い酸化物と、薄いゲート酸化物とからなり、それにより、チャネル長の一部が厚いゲート酸化物によって覆われ、チャネル長の残りの部分が薄いゲート酸化物によって覆われる。一般に、薄いゲート酸化物は、酸化物破壊が生じ得る領域である。他方、拡散領域３８につながる厚いゲート酸化物縁部は、アクセス縁部を画定し、このアクセス縁部ではゲート酸化物破壊が防止され、ゲート３２と拡散領域３８との間の電流は、プログラムされたアンチヒューズトランジスタに関して流れる。チャネル領域内に厚い酸化物部分が延在する距離はマスクグレードに依存するが、厚い酸化物部分は、好ましくは、同じチップ上に形成された高電圧トランジスタの最短長と少なくとも同じ長さになるように形成される。
【００１９】
この例では、拡散領域３８は、ビット線コンタクト４２を介してビット線に接続され、またはポリシリコンゲート３２からの電流を感知するための他のラインに接続され、プログラミング電圧または電流に対処するようにドープすることができる。この拡散領域３８は、可変厚ゲート酸化物２８の厚い酸化物部分に近接して形成される。アンチヒューズトランジスタ２６の縁部を高電圧損傷または電流漏れからさらに防止するために、製造プロセス中に抵抗保護酸化物（ＲＰＯ）（サリサイド保護酸化物としても知られている）を導入して、金属粒子をサイドウォールスペーサ３４の縁部からさらに離すことができる。このＲＰＯは、好ましくは、サリサイドプロセス中に、拡散領域３８の一部およびポリシリコンゲート３２の一部のみがサリサイドされるのを防止するために使用される。サリサイドされたトランジスタは、より高い漏れを有し、したがって破壊電圧を低下させることが分かっていることがよく知られている。したがって、サリサイドされていない拡散領域３８を有することが、漏れを減少させる。拡散領域３８は、低電圧トランジスタ、高電圧トランジスタ、またはそれら２つの組合せのためにドープすることができ、同じまたは異なる拡散プロファイルをもたらす。
【００２０】
アンチヒューズトランジスタ２６の簡略平面図が図４ｂに示される。ビット線コンタクト４２は、平面図と図４ａの対応する断面図との向きを合わせるための視覚的な基準点として使用することができる。活性領域４４は、チャネル領域３０および拡散領域３８が形成されるデバイスの領域であり、製造プロセス中に酸化物画定（ＯＤ）マスクによって画定される。破線の輪郭４６は、製造プロセス中にＯＤ２マスクによって厚いゲート酸化物が形成される領域を画定する。より特定的には、破線の輪郭４６によって取り囲まれる領域は、厚い酸化物が形成される領域を示す。ＯＤは、単に、酸化物が形成される基板上の領域を画定するためにＣＭＯＳプロセス中に使用される酸化物画定マスクを表し、ＯＤ２は、第１のものとは異なる第２の酸化物画定マスクを表す。アンチヒューズトランジスタ２６を製造するためのＣＭＯＳプロセスステップの詳細は、上述した米国特許第７，７５５，１６２号で見ることができる。本発明の一実施形態によれば、活性領域４４の縁部およびＯＤ２マスクの最右縁部によって境界を画される薄いゲート酸化物領域が最小化される。ここで示す実施形態では、この領域は、ＯＤ２マスクの最右縁部を活性領域４４の平行な縁部に向けてシフトさせることによって最小化することができる。前述した米国特許第７，７５５，１６２号に、不揮発性メモリアレイで使用することができる代替の単一トランジスタアンチヒューズメモリセルが記載されている。
【００２１】
図５は、ビット線およびワード線への前述したアンチヒューズトランジスタ２６の相互接続を示す概略図である。正常にプログラムされたアンチヒューズトランジスタ２６が図６に示され、ここでは、ポリシリコンゲートとチャネル領域との間に導電性リンク７２が形成される。導電性リンク７２は、ワード線と、アンチヒューズトランジスタ２６の薄いゲート酸化物領域の下のチャネル領域との間の抵抗性接続として概略的に表される。したがって、導電性リンクを有するプログラムされたアンチヒューズトランジスタは、データの１ビットの一方の論理状態を記憶する。それに従って、プログラムされていないアンチヒューズトランジスタは、デフォルトで、データの１ビットの他方の論理状態を記憶する。アンチヒューズトランジスタ２６のプログラミングを防止するために、ビット線はＶＤＤにバイアスされ、ワード線はＶＰＰにドライブされる。これは、導電性リンクが生じるのを妨げるのに十分なものである。
【００２２】
図７に示されるように、アンチヒューズトランジスタの読出しは、ワード線を読出し電圧ＶＲＥＡＤにドライブすることによって、およびビット線をＶＳＳにプリチャージすることによって実現される。アンチヒューズトランジスタ２６が導電性リンク７２を有する場合、ワード線は、導電性リンク７２、およびアンチヒューズトランジスタの正のゲート電圧によって、ＶＲＥＡＤ電圧レベルに向けてビット線を引き上げる。このビット線電圧は、センス増幅器回路によって感知して増幅することができる。他方、アンチヒューズトランジスタ２６がプログラムされていない、すなわち導電性リンク７２を有さない場合、ビット線はほぼＶＳＳのままである。
【００２３】
したがって、プログラムおよび読出し操作は、電源電圧が適切なレベルに達したときにのみ実行されるべきであることが分かる。しかし、電源投入検出サイクルの目的は、メモリデバイスが、例えば読出し操作など通常の操作を実行可能な状態であることを保証することであることに留意されたい。例としてＯＴＰメモリとの関連において、典型的には、メモリデバイスが読出し操作を実行可能な状態である時を決定することが必要である。したがって、この電源投入検出実施形態は、電源投入サイクル中にメモリデバイスの回路を動作させて、読出し操作が正常に実行されている時を判断する。いくつかの実施形態では、少なくとも１回の読出し操作の正常な実行は、メモリデバイスが安定した電源投入状態に達しており、したがって通常の操作に使用可能であることを示唆する。
【００２４】
図８は、ここで述べる電源投入検出実施形態で使用するためのメモリデバイス８０（またはＳｏＣデバイスに関するマクロ）および関連の回路のブロック図である。メモリデバイスは、ビット線およびワード線に接続されたＯＴＰメモリセルを含むメモリアレイ８２を含む。いくつかの実施形態では、ＯＴＰメモリセルは、上述したようにアンチヒューズである。ワード線は、メモリアレイ８２の左側にあるワード線ドライバ８４によってドライブされ、ビット線は、メモリアレイ８２の下に位置された列デコーダおよびビット線センス増幅器ブロック８６に接続される。さらに、列デコーダおよびビット線センス増幅器ブロック８６は、主データレジスタ８８に接続され、任意選択で特殊および冗長レジスタ９０に接続される。ここで述べる電源投入検出実施形態のために、１組の比較器９２および専用論理が含まれる。
【００２５】
いくつかの実施形態によれば、メモリアレイ８２は、ビット線に接続されたＲＯＭメモリセルの少なくとも１つの行を含む。ＲＯＭメモリセルの少なくとも１つの行はそれぞれ、所定のデータを記憶するようにマスクプログラムすることができる。いくつかの実施形態では、メモリアレイの残りの部分またはその少なくとも一部は、ユーザデータによってプログラムされている。
【００２６】
データレジスタ８８は、読出し操作におけるメモリデバイス８０からの出力前に、プログラムされたデータ、あるいは列デコーダおよびビット線センス増幅器ブロック８６によって提供されるデータを記憶するために使用される。特殊および冗長レジスタ９０は、例えば冗長機能などメモリデバイス８０の他の操作のために使用することができる。全体として、メモリデバイス８０は、いくつかの実施形態では、メモリアレイ８２からデータを記憶することが可能な少なくとも３つの異なるレジスタを含む。後述するように、電源投入検出実施形態は、全ての回路を動作させて、電源投入サイクル中に全ての回路が適切に動作することを保証する。
【００２７】
図９は、データレジスタ９３を示すブロック図であり、データレジスタ９３は、図８の比較器ブロック９２での比較器論理のいくつかに結合された図８の主データレジスタ８８でよい。データレジスタ９３は、電源投入サイクル中の読出し操作でビット線センス増幅器からの感知データを記憶すると仮定される。比較器論理は、複数のビット比較器９４（「Ｃ１［ｄ］」〜「Ｃｎ［ｄ］」）を含み、ここで、「ｎ」は、データレジスタの最後のビット位置を表し、「ｄ」は、論理値０または１を表すことができる。いくつかの実施形態では、「ｄ」は、２つの異なる論理状態を有するようにハードワイヤードされ、ここで、「Ｃ１［ｄ］」〜「Ｃｎ［ｄ］」に関する第１の論理状態の組が、１つの所定のデータワードを表し、「Ｃ１［ｄ］」〜「Ｃｎ［ｄ］」に関する第２の論理状態の組が、別の所定のデータワードを表す。後述するように、これらの所定のデータワードはそれぞれ、メモリアレイのそれぞれのＲＯＭ行に記憶されているデータと一致する。電源投入シーケンス中の動作時、データレジスタは、ビット線センス増幅器から、ＲＯＭ行の１つに対応する感知データを受信し、ビット比較器「Ｃ１［ｄ］」〜「Ｃｎ［ｄ］」はそれぞれ、データレジスタのデータを対応する論理状態の組と比較して、一致しているか否か判断する。データレジスタが、他のＲＯＭ行に対応する感知データを受信する場合、ビット比較器「Ｃ１［ｄ］」〜「Ｃｎ［ｄ］」はそれぞれ、データレジスタのデータを他の論理状態の組と比較して、一致しているか否か判断する。
【００２８】
各ビット比較器「Ｃ１［ｄ］」〜「Ｃｎ［ｄ］」９４は、一致の結果９６をカスケード構成で後続のビット比較器９４に提供することができ、それにより、任意の１つのビットの不一致の結果が、最後のビット比較器「Ｃｎ［ｄ］」に伝搬される。したがって、最後の出力９８は、少なくとも１つの不一致ビットが存在するかどうかを示す。
【００２９】
図１０は、２つのデータレジスタ１００、１０２を示すブロック図であり、これらは、図８の比較器ブロック９２での比較器論理のいくつかに結合された図８の特殊および冗長データレジスタ９０でよい。これら２つのレジスタを、単に「データレジスタ１」１００および「データレジスタ２」１０２と呼ぶ。これらのデータレジスタはどちらも、電源投入サイクル中の読出し操作でビット線センス増幅器から感知データを記憶するように構成することができる。特に、これらのデータレジスタ１００、１０２はどちらも、メモリアレイのメモリセルの同じ行から読み出されたユーザデータを記憶する。比較器論理は、複数のビット比較器「Ｃ１」〜「Ｃｎ」１０４を含み、ここで、「ｎ」は、データレジスタ１００、１０２の最後のビット位置を表す。これらのビット比較器１０４は、図９に示されるものと同様であり、ただし、各ビット比較器１０４は、両方のデータレジスタ１００、１０２からの同じビット位置に対応するデータを互いに比較する。ここでもカスケード論理を使用することができ、一致／不一致出力情報１０６を１つのビット比較器１０４から後続のビット比較器１０４に渡して合成する。したがって、両方のデータレジスタ１００、１０２の内容が互いに比較され、最後のビット比較器１０４は、少なくとも１つの不一致があること、または不一致がないことを示す結果１０８を出力する。
【００３０】
図１１および図１２は、図９および図１０で使用されるビット比較器の一実施形態の回路図をそれぞれ示す。各比較器９４は、第１のＸＯＲ論理ゲート９４ａおよび第２のＸＯＲ論理９４ｂと、ＯＲ論理ゲート９４ｃとを含む。ＸＯＲ論理ゲート９４ａおよび９４ｂの出力がＯＲ論理ゲート９４ｃの入力に提供され、ＯＲ論理ゲート９４ｃは、前の比較器９４からの別のＯＲ論理ゲート９４ｃからの出力を受信するための第３の入力を有する。図１１の実施形態では、最左端の比較器９４が第１のものであり、したがって第３の入力をＶＳＳにつなぐことができ、あるいは代わりに２入力ＯＲ論理ゲートを使用することができる。ＸＯＲ論理ゲート９４ａおよび９４ｂの一方の入力は、ＶＤＤまたはＶＳＳなど２つの電圧供給の一方にハードワイヤードされる。ＸＯＲ論理ゲート９４ａおよび９４ｂの他方の入力は、同じ対応するデータレジスタからデータを受信する。
【００３１】
図１１に示されるように、図９に示される１組９２の各比較器９４は、第１および第２の所定のデータワードのそれぞれのビットと選択的にハードワイヤードすることができる。この実施形態では、それぞれの第１の入力に対して論理ハイ（例えばＶＤＤ）または論理ロー（例えばＶＳＳ）への選択的な接続が成され、２つのＸＯＲゲートそれぞれが第１および第２の所定のデータワードに対応する。各ＸＯＲゲートの第２の入力は、対応するデータレジスタ９３から感知データを受信する。マスクＲＯＭデータが分かっているので、メモリアレイからの対応する読出しマスクＲＯＭビットとの一致を検出する目的で各ＸＯＲゲート入力を適切にハードワイヤードすることができる。第１の所定のデータワードをテストするために使用されるＸＯＲゲート９４ａは、第１のイネーブル信号ＥＮ１をアサートにすることによってイネーブルにされ、第２の所定のデータワードをテストするために使用されるＸＯＲゲート９４ｂは、第２のイネーブル信号ＥＮ２をアサートにすることによってイネーブルにされる。回路図を見れば明らかなように、感知されたＲＯＭ行と、ビット比較器でハードワイヤードされている対応する所定のデータワードとの不一致は、カスケード型の直列接続ＯＲ論理ゲート９４ｃを介して出力９８に伝搬される。この回路構成により、少なくとも１つのビットの不一致を検出することができる。
【００３２】
同様に、図１２は、図１０に示されるビット比較器１０４の一実施形態の回路図を示す。各比較器１０４は、ＸＯＲ論理ゲート１０４ａと、ＯＲ論理ゲート１０４ｂとを含む。ＸＯＲ論理ゲート１０４ａの出力は、ＯＲ論理ゲート１０４ｂの１つの入力に提供され、ＯＲ論理ゲート１０４ｂは、前の比較器１０４からの別のＯＲ論理ゲート１０４４からの出力を受信するための第２の入力を有する。図１２の実施形態では、最左端の比較器１０４が第１のものであり、したがって第２の入力をＶＳＳにつなぐことができ、あるいは省略することもできる。対応するビットは、第１のデータレジスタ１００と第２のデータレジスタ１０２から受信され、対応するＸＯＲゲート１０４ａによって受信される。回路図を見れば明らかなように、第１のデータレジスタと第２のデータレジスタから受信されるビット間の任意の不一致が、カスケードされた直列接続ＯＲ論理ゲート１０４ｂを介して出力１０８に伝搬される。この回路構成により、少なくとも単一のビット不一致を検出することができる。
【００３３】
いくつかの実施形態では、メモリデバイス８０は、次に述べるような電源投入検出方法を行うように構成される。
【００３４】
図１３Ａは、メモリデバイスの電源投入検出のための方法１２０を示す流れ図である。この方法は、電源投入検出器が、メモリデバイスの操作に適切な有効電圧レベル、例えばＶＤＤ、ＶＣＣ、およびＶＸ（読出し電圧）を検出した後、またはメモリデバイスへのリセット後に始まる。この方法は、メモリアレイの第１のＲＯＭ行から第１のテストワードを読み出し、感知されたデータを第１のデータレジスタにロードすることから始まる（ステップ１２２）。次いで、第１のレジスタのデータが第１の所定のＲＯＭ行データと比較される（ステップ１２４）。１つのビットが不一致である場合（判断１２６）、この方法は、待機状態（ステップ１２８）にループして戻る。この待機状態は、任意の期間に設定することができる。この期間が経過した後、電源投入シーケンスが再び始まる。他方、ビット不一致がなく、第１のテストワードと第１の所定のＲＯＭ行データとのそれぞれのビット全てが一致する場合、この方法は、第２の読出し操作に進み、メモリアレイの第２のＲＯＭ行に記憶されている第２のテストワードが読み出され、第１のレジスタに記憶される（ステップ１３０）。次いで、第１のレジスタのデータが第２の所定のＲＯＭ行データと比較される（ステップ１３２）。単一のビットが不一致である場合（判断１３４）、この方法は、待機状態（ステップ１２８）にループして戻り、電源投入シーケンスが再び始まる。逆に、ビット不一致がなく、全てのビットが一致する場合、電源投入検出器シーケンスの第１の段階が正常に完了される。
【００３５】
一実施形態では、第２のＲＯＭ行は第１のＲＯＭ行であり、第２のＲＯＭ行データは第１の所定のＲＯＭ行データである。この場合、この方法は、ＲＯＭ行からの読出しの安定性または再現性を裏付ける。別の実施形態では、第２のＲＯＭ行は第１のＲＯＭ行とは異なり、第２の所定のＲＯＭ行データは第１のＲＯＭ行データとは異なる。この場合、この方法は、異なるＲＯＭ行からの可変データの確実な読出しを裏付ける。
【００３６】
いくつかの実施形態では、上述した第１の段階のみが行われ、方法１２０は、電源投入シーケンスが正常に完了されたと識別されると終了し、それにより、メモリデバイスが使用可能な状態であることを示す。次いで、通常のメモリ操作をイネーブルにすることができる。他の実施形態では、次に述べる第２の段階も行うことによって、追加のロバスト性が実現される。この場合、方法１２０は、連結記号１３６を介して図１３Ｂの流れ図によって示される第２の段階に続く。
【００３７】
第２の段階で、メモリアレイの第１の所定のユーザプログラム行からユーザデータが読み出され、第２のレジスタに記憶される（ステップ１３８）。一実施形態では、メモリセルはＯＴＰセルであり、したがってユーザデータはＯＴＰデータである。一実施形態では、ＯＴＰセルはアンチヒューズである。その後、ダミー読出し操作を実行することができ、異なる行からユーザデータを読み出し、これが第３のレジスタに記憶される（ステップ１４０）。次いで、メモリアレイの第１の所定の行からのデータが再び読み出され、第１のデータレジスタに記憶される（ステップ１４２）（第１のデータレジスタと第２のデータレジスタがここで述べる機能を提供する限り、それらを特に識別することはここでは重要ではないことを理解されたい）。ここで、第２のデータレジスタと第１のデータレジスタに同じユーザデータが記憶され、両方のレジスタの間で比較が行われ（ステップ１４４）、それらのレジスタに記憶されているデータが互いに一致するかどうか、またはただ１つのビットであれ不一致が存在するかどうか判断する（判断１４６）。単一のビット不一致が生じている場合、方法は、連結記号１４８を介して待機状態に戻り、電源投入シーケンス全体が再び開始される。逆に、両方のレジスタのデータが一致する場合、電源投入シーケンスが正常に完了されており、それにより、メモリデバイスが使用可能な状態であることを示す。次いで、通常のメモリ操作をイネーブルにすることができる。
【００３８】
方法１２０Ａとして図１３Ｃに示される方法１２０の第２の段階の変形形態では、ビット不一致（判断１４６）は、連結記号１４８を介して待機状態に方法を進ませずに、したがって図１３Ａに示される第１の段階を繰り返さずに、別の待機状態１４７に進み、その後、ステップ１３８で始まる第２の段階のみを繰り返す。
【００３９】
メモリアレイの第１または第２の所定のＲＯＭ行に記憶されているＲＯＭワードは、ユーザプログラムＯＴＰデータよりも読出しが難しいものであり得ることに留意すべきである。この読出しは、例えばＲＯＭセルのチャネル長を増加させることによって行うことができる。図８を参照すると、いくつかの実施形態では、第１のレジスタは、データレジスタ８８であり、第２のレジスタは、特殊および冗長レジスタ９０に含まれる特殊レジスタであり、第３のレジスタは、特殊および冗長レジスタ９０に含まれる冗長レジスタである。前述したように、ここで述べる電源投入シーケンスは、読出し操作を適切に実行することができることを判断するだけでなく、データレジスタから特殊レジスタまたは冗長レジスタへのデータ転送処理を正常に実行することができることも裏付ける。
【００４０】
前に開示した電源投入検出方法は、メモリデバイスで利用可能な３つのデータレジスタを使用する。メモリデバイスが、利用可能な３つのデータレジスタを有さない場合、前に開示した方法は、ただ１つのデータレジスタと共に使用できるように変更することができる。この代替実施形態では、データレジスタは、各データレジスタ段階のマスタラッチに１つのデータワードを記憶することができる機能を有するように構成され、各データレジスタ段階のスレーブラッチでの別のデータワードが使用される。例えば、第１の読出し操作で、各データレジスタ段階のマスタラッチにデータが記憶される。第２の読出し操作前に、これらのデータレジスタ段階のマスタラッチに記憶されたデータが、各データレジスタ段階のスレーブラッチにシフトされる。次いで、第２の読出し操作が、マスタラッチにデータを記憶する。比較論理は、マスタラッチ回路とスレーブラッチ回路に記憶されたデータを互いに比較するように構成することができる。
【００４１】
図１４Ａは、この実施形態による、前述したデータレジスタ８８など単一のデータレジスタを使用する代替の電源投入検出方法１６０の第１の段階を示す流れ図である。この方法は、メモリアレイの第１のＲＯＭ行から第１のテストワードを読み出し、データレジスタ段階のマスタラッチにデータを記憶することから始まる（ステップ１６２）。次いで、マスタラッチに記憶されたデータが、スレーブラッチにシフトされる（ステップ１６４）。その後、第２のテストワードが、メモリアレイの第２のＲＯＭ行からマスタラッチに読み出される（ステップ１６６）。一実施形態では、第１のＲＯＭ行は、第２のＲＯＭ行に含まれるＲＯＭデータと同一のＲＯＭデータを含むように予め設定される。次いで、マスタラッチのデータがスレーブラッチのデータと比較される（ステップ１６８）。少なくとも１つのビットが一致しない場合（判断１７０）、この方法は、待機状態（ステップ１７２）に進み、その後、電源投入検出シーケンスを再び開始する。あるいは、全てのビットが一致し、この方法は、連結記号１７４を介して、図１４Ｂでの流れ図によって示される第２の段階に進む。
【００４２】
方法１６０の第２の段階で、メモリアレイのユーザ行からデータレジスタのマスタラッチにユーザデータが読み出され（ステップ１７６）、スレーブラッチにシフトされる（ステップ１７８）。同じユーザ行からのデータが再び読み出され、マスタラッチにロードされる（ステップ１８０）。マスタラッチのデータがスレーブラッチのデータと比較される（ステップ１８２）。単一のビットが不一致である場合（判断１８４）、この方法は、連結記号１８６を介して待機状態に戻る。あるいは、全てのビットが一致し、それにより、メモリデバイスの正常な電源投入を示す。
【００４３】
全体を参照により本明細書に援用する米国特許第８，０２３，３３８号に、メモリアレイから２つのテストワードが読み出される電源投入検出方法であって、１つの行のデータパターンが別の行のデータパターンに対して１ビットだけシフトされる電源投入検出方法が記載されている。上記特許文献の図１２を特に参照されたい。この方式は、本発明の実施形態と共に使用できるように適合させることができる。
【００４４】
したがって、図１４Ａに示される方法１６０の一変形形態において、メモリデバイスによって処理される比較器または他の制御論理は、第１のテストワードと第２のテストワードの少なくとも一方に対して所定の論理的または数学的処理を行ってから、それらを比較するように構成される。論理的または数学的処理は、算術シフト、論理シフト、キャリーなしの回転（循環シフト）、またはキャリーありの回転など、ビットシフトでよい。代替として、論理的または数学的処理は、第１または第２のテストワードでの所定のビット位置で行われる少なくとも１つの所定のビット演算子（例えば、ＮＯＴ、ＡＮＤ、ＯＲ、ＸＯＲ）でよい。いくつかの実施形態では、メモリデバイスは、論理的または数学的処理を行うために、論理ゲートなどさらなる構成要素を設けられる。
【００４５】
そのような場合、第１のテストワードと第２のテストワードは、論理的または数学的処理によって関係付けられることがあり、電源投入検出方法は、論理的または数学的処理に従って第１のテストワードと第２のテストワードの所定の一方を変換して、変換されたテストワードを生成し、次いで、変換されたテストワードを第１および第２のテストワードの他方と比較することを含む。
【００４６】
したがって、それに従って変更される第１の段階の一変形形態は、図１４Ｃでの方法１６０Ａとして示され、ここでは、第１のテストワードと第２のテストワードが何らかの論理的または数学的処理によって関係付けられて、さらなるステップが行われ、メモリデバイスの比較器または他の制御論理は、第２のテストワードに対する論理的または数学的処理を行って、変換されたテストワードを生成し（ステップ１９０）、その後、変換されたテストワードを第１のテストワードと比較する（ステップ１９２）ように構成される（代替として、この処理を第１のテストワードに対して行うこともできることを理解されたい）。そのような場合、変換されたテストワードは、第１のテストワードと同一であると予想され、したがって、論理的または数学的処理の実施後、比較器は、変換されたテストワードと第１のテストワードが一致しているかどうか判断するように機能する。
【００４７】
一実施形態では、第１のテストワードが、単一のレジスタのマスタラッチに読み出され、これが次いでスレーブラッチにシフトされ、第２のテストワードが、マスタラッチに読み出され、マスタラッチまたはスレーブラッチのデータに対して論理的または数学的処理が行われ、次いでマスタラッチとスレーブラッチのそれぞれのデータが比較される。別の実施形態では、第１のテストワードと第２のテストワードがどちらもユーザプログラム行から読み出される。別の実施形態では、第１のテストワードと第２のテストワードの一方がＲＯＭ行から読み出され、第１のテストワードと第２のテストワードの他方がユーザ行から読み出される。
【００４８】
別の実施形態では、メモリデバイスは複数のデータレジスタを含み、第１のテストワードと第２のテストワードは異なるデータレジスタに読み出される。変換されたテストワードは、第３のデータレジスタに記憶されても、第２のデータレジスタと同じデータレジスタに記憶されてもよい。比較器は、第１のテストワードと変換されたテストワードとを記憶する異なるデータレジスタの内容を比較するように動作可能でよい。
【００４９】
したがって、上述した方法は、図１５に示されるように一般化することができ、図１５に示される一般的な方法２００の実施形態または実装形態を表すことができることを理解されたい。一般的な電源投入方法は、２つの操作段階を含む。第１の段階では、ステップ２０４でＲＯＭデータテストが行われる。ステップ２０６で、テストされたＲＯＭデータが有効でないと判断された場合、この方法はステップ２１０に進み、所定の期間にわたって待機し、その後、ステップ２０４でＲＯＭデータテストが繰り返される。本発明の実施形態によれば、読み出されたＲＯＭデータが、パス条件で期待されるものに対応するときに、ＲＯＭデータは有効と判断される。ステップ２０４および２０６を含む第１のテスト段階は、図１３Ａのステップ１２２〜１３４、図１４Ａのステップ１６２〜１７０、および図１４Ｃのステップ１６２〜１９２を含む。
【００５０】
ステップ２０６で、テストされたＲＯＭデータが有効である場合、第２のテスト段階が実行され、ステップ２０８から始まり、ユーザデータテストが行われる。ステップ２１４で、テストされたユーザデータが有効でない場合、この方法は、所定の期間にわたって待機状態２１０となり、その後、ステップ２０４でＲＯＭデータテストが繰り返される。代替として、別の待機状態に入ることができ、その後、この方法はステップ２０８に戻る。ステップ２１４で、テストされたユーザデータが有効である場合、この方法は終了し、正常な電源投入完了が確認される。ステップ２０８および２１４を含む第２のテスト段階は、図１３Ｂのステップ１３８〜１４６、図１３Ｃのステップ１３８〜１４６、および図１４Ｂのステップ１７６〜１８４を含む。
【００５１】
上述したメモリデバイスは専用メモリデバイスでよく、または代替として、組込みメモリを有するシステムオンチップ（ＳｏＣ）でもよいことを理解されたい。代替実施形態では、ユーザデータテストが実行される前に、１つのＲＯＭ行からのただ１つのテストワードが読み出される。さらに他の代替実施形態では、ユーザデータテストが実行される前に、２つの異なるＲＯＭ行からの３つ以上のテストワードを読み出すことができる。
【００５２】
上述の記載では、本発明の実施形態を完全に理解できるように、説明の目的で多数の詳細を述べている。しかし、本発明を実施するためにこれらの特定の詳細は必須ではないことを当業者は理解されよう。なお、よく知られている電気的構造および回路は、本発明を曖昧にしないようにブロック図で図示してある。例えば、本明細書で述べる発明の実施形態がソフトウェアルーチン、ハードウェア回路、ファームウェア、またはそれらの組合せのいずれで実装されているかについて、具体的な詳細は提供していない。
【００５３】
本発明の上述した実施形態は、例として意図されているにすぎない。当業者は、本発明の範囲から逸脱することなく特定の実施形態に対して変更、修正、または変形を施すことができ、本発明の範囲は、本明細書に添付する特許請求の範囲のみによって定義される。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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