(57)【特許請求の範囲】
【請求項１】
無作為に決定された量のディザを、入力信号に切り換え可能に接続されるスイッチドキャパシタネットワークを有する回路に導入することと、
前記ディザを導入した後に、前記導入されたディザと前記回路の出力との間の相関の度合いを示す少なくとも１つの相関値を決定することと、
前記スイッチドキャパシタネットワークが前記入力信号に再接続されたときに、前記回路にキックバックされた充電量によって生じる歪みを低減させることと、を含み、前記低減の量は、前記少なくとも１つの相関値の関数として計算される、方法。
【請求項２】
前記ディザは、無作為に生成されたデジタル数の関数として導入される、請求項１に記載の方法。
【請求項３】
前記ディザは、無作為に生成された電圧を前記回路における既存の電圧信号上に重畳することによって導入される、請求項１に記載の方法。
【請求項４】
前記低減の前記量は、前記スイッチドキャパシタネットワークが前に接続されていたときの前記入力信号が寄与するキックバックの量と、前記ディザ自体が寄与するキックバックの量と、の２つの成分を使用して計算される、請求項１に記載の方法。
【請求項５】
前記少なくとも１つの相関値は、乱数と記憶メモリにおける前記スイッチドキャパシタネットワークによる前記キックバックを示すデジタル値（Ｄ１）とを一緒に記憶する、利得係数である、請求項１に記載の方法。
【請求項６】
前記少なくとも１つの相関値は、１次の（線形）利得係数および少なくとも１つの高次の（非線性）利得係数を含む、請求項１に記載の方法。
【請求項７】
前記少なくとも１つの相関値は、最小平均二乗（ＬＭＳ）アルゴリズムを使用して決定される、請求項１に記載の方法。
【請求項８】
その後の導入に対応する少なくとも２つの相関値に基づき、前の導入に対応する相関値を外挿することと、
前記外挿された相関値の関数として前記低減の前記量を計算することと、をさらに含む、請求項１に記載の方法。
【請求項９】
前記回路はマルチステージアナログデジタル変換器（ＡＤＣ）であり、前記ディザは前記ＡＤＣの第１ステージ範囲内に配置されたＡＤＣ成分（フラッシュ）の中に導入される、請求項１に記載の方法。
【請求項１０】
前記回路はマルチステージアナログデジタル変換器（ＡＤＣ）であり、前記ディザは前記ＡＤＣの第１ステージ範囲内に配置されたデジタルアナログ（ＤＡＣ）成分の中に導入される、請求項１に記載の方法。
【請求項１１】
前記回路はマルチステージアナログデジタル変換器（ＡＤＣ）であり、前記ディザは、前記ＡＤＣの第１ステージ範囲内に配置されたＡＤＣ成分（フラッシュ）の中に、かつ前記マルチステージＡＤＣの前記第１ステージ範囲内に配置されたデジタルアナログ（ＤＡＣ）成分の中に、導入される、請求項１に記載の方法。
【請求項１２】
前記回路はマルチステージアナログデジタル変換器（ＡＤＣ）であり、前記導入されたディザと相互関係にある前記回路の前記出力は、前記ＡＤＣのステージ２からＮまでの出力から構築されたデジタルデータから取得される、請求項１に記載の方法。
【請求項１３】
無作為に決定された量のディザを、入力信号に切り換え可能に接続されるスイッチドキャパシタネットワークを有する回路に導入するハードウェアの設備と、
前記ディザを導入した後、前記スイッチドキャパシタネットワークが前記入力信号から遮断されている期間中に、前記導入されたディザと前記回路の出力との間の相関の度合いを示す少なくとも１つの相関値を決定する相関回路と、
前記スイッチドキャパシタネットワークが前記入力信号に再接続されるときに、第１の回路にキックバックされた充電量によって生じた歪みを低減させる補正回路であって、前記低減の量が、少なくとも１つの相関値の関数として計算される、補正回路と、を備える、装置。
【請求項１４】
前記ディザは、無作為に生成されたデジタル数の関数として導入される、請求項１３に記載の装置。
【請求項１５】
前記ディザは、無作為に生成される電圧を前記第１の回路における既存の電圧信号上に重畳することによって導入される、請求項１３に記載の装置。
【請求項１６】
前記低減の前記量は、前記スイッチドキャパシタネットワークが前に接続されていたときの前記入力信号が寄与するキックバックの量と、前記ディザ自体が寄与するキックバックの量と、の２つの成分を使用して計算される、請求項１３に記載の装置。
【請求項１７】
前記少なくとも１つの相関値は、乱数と記憶メモリにおける前記スイッチドキャパシタネットワークによる前記キックバックを示すデジタル値（Ｄ１）とを一緒に記憶する、利得係数である、請求項１３に記載の装置。
【請求項１８】
前記少なくとも１つの相関値は、１次の（線形）利得係数および少なくとも１つの高次の（非線性）利得係数を含む、請求項１３に記載の装置。
【請求項１９】
前記少なくとも１つの相関値は、最小平均二乗（ＬＭＳ）アルゴリズムを使用して決定される、請求項１３に記載の装置。
【請求項２０】
前の導入に対応する相関値が、その後の導入に対応する少なくとも２つの相関値に基づき、外挿されることと、
前記低減の前記量が、前記外挿された相関値の関数として、計算される、請求項１３に記載の装置。
【請求項２１】
前記第１の回路はマルチステージアナログデジタル変換器（ＡＤＣ）であり、前記ディザは前記ＡＤＣの第１ステージ範囲内に配置されたＡＤＣ成分（フラッシュ）の中に導入される、請求項１３に記載の装置。
【請求項２２】
前記第１の回路はマルチステージアナログデジタル変換器（ＡＤＣ）であり、前記ディザは前記ＡＤＣの第１ステージ範囲内に配置されたデジタルアナログ（ＤＡＣ）成分の中に導入される、請求項１３に記載の装置。 
【請求項２３】
前記第１の回路はマルチステージアナログデジタル変換器（ＡＤＣ）であり、前記ディザは、前記ＡＤＣの第１ステージ範囲内に配置されたＡＤＣ成分（フラッシュ）の中に、かつ前記マルチステージＡＤＣの前記第１ステージ範囲内に配置されたデジタルアナログ（ＤＡＣ）成分の中に、導入される、請求項１３に記載の装置。
【請求項２４】
前記第１の回路はマルチステージアナログデジタル変換器（ＡＤＣ）であり、前記導入されたディザと相互関係にある前記回路の前記出力は、前記ＡＤＣのステージ２からＮまでの出力から構築されたデジタルデータから取得される、請求項１３に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチドキャパシタネットワークにおける非線形キックバックの影響を低減することに関する。
[関連出願の相互参照]
この出願は、２０１１年１１月１４日に出願された、米国仮特許出願第６１／５５９，３４５号の利益を３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）の下で主張するものであり、その仮出願の内容は、その全体が参照によって本明細書に組み込まれる。
【背景技術】
【０００２】
スイッチドキャパシタネットワークにおいて、１つ以上のキャパシタが異なった信号間で切り替えられる。アナログデジタル変換器（ＡＤＣ）という関連では、１組のキャパシタが、サンプルフェーズの間に入力信号源によって充電され得、次いで、ホールド（増幅）フェーズの間に参照電圧源に接続されるようにスイッチングされ得る。キャパシタが、次のサンプルフェーズの間に入力信号源にスイッチングし戻されると、キャパシタ上に蓄積された残余電荷は、このサンプルフェーズにおける入力信号源の値の上に重畳されることになり得る。この「キックバック」の一部は、このサンプリングフェーズの最後において入力ネットワークによってサンプリングされ得る。キックバックは、ＡＤＣに導入し戻される電荷の量が、入力の値の線形関数ではないという点で、非線形性である。それ故、例えば入力値をスケーリングすることによって、入力値だけを使用してキックバックについて補正することは不可能である。
【０００３】
非線形性キックバックの問題は、従来のＡＤＣの一部を例示する図１〜３に関連して説明され、入力電圧が、デジタル主力を生成するために１組の参照電圧と比較される。図１は、従来のマルチステージパイプライン化ＡＤＣのブロック図を示している。３つのステージ１００／１１０／１２０は、１つのステージの出力が次のステージの入力として機能し得るように、連続して接続される。例示目的のために、最初の２つのステージおよび最後の（Ｎ番目の）ステージだけが示される。しかしながら、任意の数のステージがこの方式で接続され得る。第１のステージ１００が詳細に示され、アナログ入力電圧Ｖｉｎに接続され、（「フラッシュ」としても知られる）ＡＤＣ１０および複式デジタルアナログ変換器（ＭＤＡＣ）５０を含む。ＭＤＡＣ５０は、デジタルアナログ変換器（ＤＡＣ）２０および増幅器３０を含む。Ｖｉｎは、ＤＡＣ２０へのデジタル入力を生成するためにＡＤＣ１０に入力され、次いで、それは、ＡＤＣ１０のデジタル出力をアナログ信号に変換し戻す。次いで、ＤＡＣ２０のアナログ出力は、Ｖｉｎおよび次のステージ、すなわちステージ１１０に対する入力としてアナログ出力電圧Ｖｏを生成する増幅器３０に対する結果出力から減算される。ステージ１００／１１０／１２０は類似の成分を含み得、Ｖｉｎのアナログデジタル変換を行うために、１つのステージのアナログ出力が次のステージの入力になる。しかしながら、最終ステージ、すなわち、ステージ１２０は、ＡＤＣの最終出力が、例えばＡＤＣ１０の出力から直接的に、生成され得るデジタル信号であるので、ＤＡＣまたは増幅器を含み得ない。
【０００４】
図２はＡＤＣ１０のブロック図を示している。Ｖｉｎは、一組のコンパレ−タ１２によって、７／１６＊ＶＦＳと−７／１６＊ＶＦＳとの間の範囲の値を有するそれぞれ一組の参照電圧に対して並列で比較され、ＶＦＳはステージ１００のフルスケ−ル電圧となっている。各コンパレ−タ１２の出力は、集合的に測温コ−ドを形成する８ビットのＦＬ０〜ＦＬ７までの合計について、ＡＤＣ１０の個別の少数のデジタル出力信号ＦＬを形成する。しかしながら、ビット数の出力は、その他の実施形態においては変動し得る。一事例においては、Ｖｉｎが値Ｖ１のときに、ＦＬは、一番左端のビットが一番重要となる、すなわち図２におけるＦＬ７に対応して、００００１１１１となる。事例を続けると、Ｖｉｎが値Ｖ２のとき、ＦＬは００１１１１１１となる。
【０００５】
図３はステージ１００の回路図である。図１においては単線で示されているが、Ｖｉｎは、同じ大きさであるが逆の極性を有する一組の相補電圧Ｖｉｎ＋／Ｖｉｎ−の形式での差動入力として、実際はＡＤＣ１０に入力され得る。Ｖｉｎ＋およびＶｉｎ−は、それぞれ一組８基のキャパシタ８Ｃと並列に切り替え可能に接続される（そのようなキャパシタの実際の数量は、異なった実施形態によって変動し、異なったステージ間でも変動する）。キャパシタ８Ｃはまた、参照共通モードレベル近くで、同じ大きさで逆の極性の正および負の参照電圧であるＶｒｅｆ＋およびＶｒｅｆ−に切り替え可能に接続される。ステージ１００は次のように操作する：サンプルフェーズ中に、Ｖｉｎ＋およびＶｉｎ−はそれらのそれぞれのキャパシタ８Ｃの８基全部の第１の端子に接続され、増幅器３０はリセットされ、キャパシタ８Ｃの第２の端子は共に、共通モード電圧ＶＣＭにショートされる。ホールドフェーズ中に、Ｖｉｎ＋およびＶｉｎ−はキャパシタ８Ｃから遮断され、増幅器は有効となり、下段で説明されているように、キャパシタ８ＣはＶｉｎ＋およびＶｉｎ−のサンプリングされた値に基づいてＶｒｅｆ＋およびＶｒｅｆ−に選択的に接続される。
【０００６】
ＤＡＣ２０は、ＡＤＣ１０の出力に応答して、キャパシタ８Ｃを選択的に接続することによって、ＡＤＣ１０のデジタル出力をアナログ信号に変換し得る。同時に、合成ノード１７として、図１に記号によって示されているように、ＶｉｎからのＤＡＣ出力の減算を反映するために、キャパシタ８Ｃの接続もまた、選択され得る。一事例において、ＶｉｎがＶ１の値を有するとき（すなわち、差動実装についてはＶｉｎ＋引くことのＶｉｎ−はＶ１）、それぞれ一組８基のキャパシタ８Ｃのうちの４基のキャパシタがＶｒｅｆ＋に接続され得、かつ４基のキャパシタがＶｒｅｆ−に接続され得る。一方、ＶｉｎがＶ２の値を有するとき、Ｖｉｎ＋に関連する組８Ｃのうちの６基のキャパシタがＶｒｅｆ＋に接続され得、かつ２基のキャパシタはＶｒｅｆ−に接続され得る。同様に、ＶｉｎがＶ２に等しいとき、Ｖｉｎ−に関連する組８Ｃのうちの６基のキャパシタがＶｒｅｆ−に接続され得、かつ２基のキャパシタはＶｒｅｆ＋に接続され得る。この事例から、ＶｉｎがＶ１に等しいとき、キャパシタの寄与分が相殺することから、次のサンプルフェーズ中にキャパシタ８ＣがＶｉｎ＋およびＶｉｎ−に再接続されるときに、ゼロ電荷が入力にダンプし戻されることが理解され得る。しかしながら、ＶｉｎがＶ２に等しいとき、正味の電荷６Ｃ＊Ｖｒｅｆ−２Ｃ＊Ｖｒｅｆ，すなわち、４Ｃ＊Ｖｒｅｆは、入力にダンプし戻される（すなわち、キックバック）。
【０００７】
サンプリングの頻度および入力源の特性によって、入力源は必ずしもキックバック電荷を完全に吸収し得るとは限らない。次のサンプルが取られるときまでに、その障害が吸収されなければ、残余電荷をＡＤＣに転送させることにより、Ｖｉｎを歪める。ＤＡＣ２０の操作に関してすでに説明されているように、この残余電荷の量は、ＡＤＣ１０の出力、すなわち、ＡＤＣ１０による前の入力の量子化された値に、依存する。
【０００８】
キックバックを低減する１つの知られている方法は、キャパシタを入力に再接続し戻す前に、できるだけ多くの電荷を放電するために、スイッチを使用してキャパシタ８Ｃをショートさせることである。この方法にとっての欠点は、Ｖｉｎに接続するために利用できる時間を低減させ、入力を取り込むことがさらに難しくなることである。さらに、サンプルキャパシタ（キャパシタ８Ｃ）を入力に接続し戻す前にショートさせるスイッチを制御するために必要な制御信号の時機は、正確に制御することが難しい。
【０００９】
キックバックを低減するもう１つの知られている方法は、ＤＡＣのために使用されるそれらからの入力をサンプリングするための別個の一組のキャパシタンスを使用することであり、例えば、サンプルキャパシタ（キャパシタ８Ｃ）に加えて一組の専用ＤＡＣキャパシタが提供されるであろう。しかしながら、これはＭＤＡＣ増幅器のフィードバック要素を低下させ、信号対雑音比（ＳＮＲ）を低下させる原因となる。
【発明の概要】
【課題を解決するための手段】
【００１０】
本発明の実施形態例は、切り替え可能に入力信号に接続されたスイッチドキャパシタネットワークを有する回路にキックバックされた電荷の量によって生じた歪みの低減に供する。
【００１１】
本発明の一実施形態例は、入力信号に接続されたスイッチドキャパシタネットワークを有する回路に無作為に決められた量のディザを導入するステップを含む方法を目指しており、ディザ導入後、スイッチドキャパシタネットワークが入力信号から遮断されている期間、導入されたディザと回路の出力との間の相関の度合いを示す少なくとも１つの相関値を決定する。この方法はまた、スイッチドキャパシタネットワークが入力信号に再接続されるときに、回路にキックバックされる電荷の量によって引き起こされる歪みを低減することを含んでいる。低減の量は、少なくとも１つの相関値の関数として計算される。
【００１２】
本発明の一実施形態例は、ハードウェア設備、相関回路および補正回路を含む装置を目指している。ハードウェア設備は入力信号に接続されたスイッチドキャパシタネットワークを有する回路に無作為に決められた量のディザを導入する。相関回路は、ディザ導入後、スイッチドキャパシタネットワークが入力信号から遮断されている期間、導入されたディザと回路の出力との間の相関の度合いを示す少なくとも１つの相関値を決定する。補正回路は、スイッチドキャパシタネットワークが入力信号に再接続されたときに、回路にキックバックされる電荷の量によって引き起こされる歪みを低減する。低減の量は、少なくとも１つの相関値の関数として計算される。
【図面の簡単な説明】
【００１３】
【図１】図１は、従来のパイプライン化ＡＤＣのブロック図を示している。
【図２】図２は、図１におけるＡＤＣのＡＤＣ成分（フラッシュ）のブロック図を示している。
【図３】図３は、図１におけるＡＤＣの第１のステージの回路図を示している。
【図４】図４は、本発明によるキックバック低減についての規範的なシステムを示している。
【図５Ａ】図５Ａは、図１におけるＤＡＣ内のディザ導入を使用した規範的なキックバック低減配置の第１の回路の構成を示している。
【図５Ｂ】図５Ｂは、図５Ａのキックバック低減配置の第２の回路の構成を示している。
【図６Ａ】図６Ａは、図１におけるＤＡＣ内のディザ導入を使用した別の規範的なキックバック低減配置の第１の回路の構成を示している。
【図６Ｂ】図６Ｂは、図６Ａのキックバック低減配置の第２の回路の構成を示している。
【図７】図７は、図１におけるＤＡＣ内のディザ導入を使用したキックバック低減の規範的な方法を示している。
【図８】図８は、図１のフラッシュにアナログ信号としてディザを導入するための規範的な配置を示している。
【図９】図９は、図１のフラッシュにアナログ信号としてディザを導入するための別の規範的な配置を示している。
【図１０】図１０は、図１のフラッシュにデジタル信号としてディザを導入するための別の規範的な配置を示している。
【図１１】図１１は、図１のフラッシュ内のディザ導入を使用したキックバック低減のための別の規範的な方法を示している。
【発明を実施するための形態】
【００１４】
システムの概要
【００１５】
本発明は、スイッチドキャパシタネットワークにおけるキックバック低減およびメモリ低減のためのシステムおよび方法に関する。図４は、本発明に従った規範的なシステム１５０を示している。システム１５０は、キックバック低減回路２００に加え、図１〜３に関して上述されているステージ１００／１１０／１２０を含み得る。回路２００は、乱数生成器２１０、相関回路２３０、メモリ２４０、遅延回路２５０および補正回路２６０を含み得る。システム１５０は、構築回路２２０をさらに含み得る。
【００１６】
乱数生成器２１０は、例えば、疑似無作為アルゴリズムを使用して生成されたデジタル数字となり得る乱数ＲＮを出力する。
【００１７】
構築回路２２０は、Ｖｉｎのデジタル化変形を表す結合されたデジタル信号を形成するために、各ステージからのデジタル信号（Ｄ１／Ｄ２／ＤＮ）を結合するように構成される。測温コードである、Ｄ１／Ｄ２／Ｄ３が、ＡＤＣ１０のＦＬ出力を、何らかのバイナリコードに暗号化することによって、生成され得る。構築回路２２０の操作および実装は、パイプライン化ＡＤＣに使用されている従来の構築回路と同様となり得るが、これ以上詳細には検討されない。
【００１８】
相関回路２３０は、構築回路２２０から結合されたデジタル信号を受け取るため、および乱数ＲＮをＡＤＣ出力全体、すなわち構築回路２２０の出力に関連付けるために、構築されている。それ故、相関回路２３０は追加的な入力として、ＲＮを受信し得る。相関は、あらゆる統計的な相関手法を使用して実行し得る。一実施形態において、使用された相関手法は、最小平均二乗（ＬＭＳ）である。ＬＭＳアルゴリズムを適用して、相関回路２３０は、ＲＮ出力とＡＤＣ出力との間の相関の水準を示している利得係数ＧＣを決定し得る。ＧＣはその後、補正回路２６０に出力される。
【００１９】
遅延回路２５０は、構築回路２２０が結合されたデジタル信号を生成するための十分な時間を与えるために、相関回路２３０に対するＲＮの転送を遅らせるための、遅延要素、例えば緩衝ステージを含み得る。
【００２０】
別の一実施形態において、相関回路２３０は、Ｍは２〜Ｎのいずれかの整数で、ステージＭ〜Ｎの結合されたデジタル出力に対してＲＮを関連付け得る。ＡＤＣがＶｉｎのもっとも正確な表現（例えば、第１のステージ１００に対する入力）であり、そのためキックバックを最も正確に表現していることから、ＡＤＣ出力全体を使用することが望まれるが、あらゆるステージからのデジタル信号を結合することなく、例えば、ステージＭ〜Ｎのみを使用して、ＧＣを正確に計算することも可能である。
【００２１】
補正回路２６０は、キックバックを低減するために、ＡＤＣ出力（構築回路２２０の出力）を修正するための回路を含み得る。一実施形態において、補正回路２６０は、第１ステージ１００（すなわち、Ｄ１）のＲＮ出力、ＧＣ出力およびＡＤＣ１０出力の関数として２つの補正値を生成し得、その後その補正値を構築回路２２０の出力に印加し得る。例えば、補正回路２６０は、構築回路２２０によって生成された結合されたデジタル信号からの補正値を減算するデジタル減算器として実装され得、それによってＡＤＣの最終（補正された）の出力を生成する。第１の補正値は、ディザ（ＲＮに基づき校正キャパシタＣＣａｌ５０／５５を入力に接続すること）を導入することによって引き起こされるキックバックに対応している。第２の補正値は、前のサンプルからの入力信号によって引き起こされるキックバックに対応する。
【００２２】
補正回路２６０は、メモリ２４０内で対応するＧＣ値と一緒に乱数ＲＮを記憶するメモリ２４０を含み得る。一実施形態において、メモリ２４０のみが、直近の乱数および利得係数に対応する単一の組ＲＮ−ＧＣを記憶する。しかしながら、何組のＲＮ−ＧＣでも、前の入力サンプルおよびＲＮ以前にキックバック誤差を取り除くために、記憶され得る。
【００２３】
図５Ａは、ホールドフェーズ中にシステム１５０のステージ１００で実装される、規範的なキックバック低減の配置の第１の回路構成を示している。ＶｉｎがＶ２に等しく、ＡＤＣ１０の出力が００１１１１１１である規範に戻って参照すると、Ｖｉｎ＋に関連する６基のキャパシタ６ＣはＶｒｅｆ＋に接続され、Ｖｉｎ＋に関連する２基のキャパシタ２ＣはＶｒｅｆ−に接続される。同時に、Ｖｉｎ−に関連する６基のキャパシタ６ＣはＶｒｅｆ−に接続され、Ｖｉｎ−に関連する２基のキャパシタ２ＣはＶｒｅｆ＋に接続される。例えば、ＲＮは１ビットの数であり得、ＣＣａｌ５０は、ＲＮが１に等しいときにＶｒｅｆ＋に、ＲＮが０のときにはＶｒｅｆ−に接続される。ＲＮにおけるビット数については、実装を通じて変動し得る。キャパシタＣＣａｌ５０の第２の端子は、共通モード電圧ＶＣＭに接続される。キャパシタＣＣａｌ５０はＶｉｎ＋に関連している。補助的な構造が、ＲＮ上の依存に対抗して、Ｖｒｅｆ＋およびＶｒｅｆ−に接続された第２のキャパシタＣＣａｌ５５を含むＶｉｎ−に提供される。すなわち、ＣＣａｌ５０がＶｒｅｆ−に接続されるときには、キャパシタＣＣａｌ５５がＶｒｅｆ＋に接続され、逆もまた同様である。
【００２４】
図５Ｂは、サンプルフェーズ中の図５Ａの配置を示している。図３の従来のＡＤＣの場合だったときには、Ｖｒｅｆ＋およびＶｒｅｆ−は、キャパシタ８Ｃの第２の端子に接続された第２の端子を伴い、それらのそれぞれの組のキャパシタ８Ｃの第１の端子に接続され、増幅器６０はリセット状態にある（すなわち、出力−使用不可）。さらに、Ｖｉｎ＋およびＶｉｎ−は、ＣＣａｌ５０およびＣＣａｌ５５にそれぞれ接続され、各キャパシタ５０／５５（すなわち、＋／−Ｖｒｅｆ＊ＣＣａｌ）に以前蓄えられた電荷がＶｉｎ＋およびＶｉｎ−に印加される。この方法においては、ディザとして知られる、無作為ノイズ信号がステージ１のＤＡＣ２０に印加される。このディザが残りのキャパシタ８Ｃに因るキックバックと同様に、キックバックを生み出す。ディザの利得はキックバックの転送機能を示すものであり、一方、それはキャパシタ８Ｃのキックバックを示しており、キャパシタ８Ｃに因るキックバックは、ディザおよびＡＤＣ１０の出力の利得係数の関数として、サンプルごとを基本に、決定され得、これは図４のＤ１によって説明されている。
【００２５】
図６Ａは、ホールドフェーズ中にシステム１５０のステージ１００で実装される規範的なキックバック低減配置の別の回路構成を示している。図６Ａの配置は、ＣＣａｌ５０／５５の第２の端子が、ＶＣＭではなく増幅器６０のそれぞれの入力に接続されていることを除き、図５Ａのそれと同様である。ＣＣａｌ５０／５５は、前述のように、Ｖｒｅｆ＋またはＶｒｅｆ−に充電される。
【００２６】
図６Ｂは、サンプルフェーズ中の図６Ａの配置を示している。図５Ｂの配置と同様に、ＣＣａｌ５０／５５に蓄えられた電荷はＶｉｎに印加される。増幅器６０の入力は、この期間中はＶＣＭにまたショートされる。
【００２７】
ＤＡＣへのディザ導入を用いたキックバックの補正
【００２８】
キックバック低減のための規範的な方法が、前述の規範システムおよび装置を参照して、記述される。しかしながら、これらの方法は、またその他のシステムおよび装置で実装され得、例えば、スイッチドキャパシタネットワークを有する回路に適用され得る。
【００２９】
図７は、キックバック低減のための規範的な方法３００を示しており、ディザがＤＡＣ２０に印加される。ステップ３１０において、乱数ＲＮは生成器２１０によって生成される。
【００３０】
ステップ３１２において、キャパシタＣＣａｌ５０／５５はホールドフェーズ中にＶｒｅｆ＋またはＶｒｅｆ−に接続される。
【００３１】
ステップ３１４において、サンプルフェーズに入っており、したがってＣＣａｌ５０／５５は参照電圧から遮断され、その代わりにＶｉｎ＋およびＶｉｎ−にそれぞれ接続される。
【００３２】
ステップ３１６において、ＡＤＣ出力全体が、構築回路２２０から得られ、ＡＤＣ出力を前のサンプルからの乱数ＲＮと関連付けるために、相関回路２３０に入力される。相関を実行するためのＬＭＳアルゴリズムを使用して、相関回路２３０は利得係数ＧＣを生成する。例えば、相関は次のように生じることがある。
【００３３】
ＧＣｎ＋１（ｋ，ｋ−１）＝ＧＣｎ（ｋ，ｋ−１）−μ＊Ｖｄｋ−１＊［Ｖｄｋ−１＊ＧＣｎ（ｋ，ｋ−１）−Ｖｉｎｋ］       （１）
【００３４】
ＧＣ（ｋ，ｋ−１）が、サンプルｋ（すなわち、現在のサンプル）上のサンプルｋ−１（すなわち、前のサンプル）に因るキックバックに対応する利得係数である場合、μがＬＭＳステップサイズ定数、Ｖｄｋ−１が前のサンプル（例えば、ＲＮｋ−１）中に印加されたディザに等しく、ＶｉｎｋがＡＤＣの現在のデジタル出力（すなわち、ステップ３１４のサンプルの結果から生じる構築回路２２０の出力）となる。ＧＣの初期値はゼロに設定し得、または代替的に、所定の最低値に設定し得る。
【００３５】
上記の方程式（１）において、ｎは、ＧＣがどの程度頻繁に更新されるによって、ｋとは異なる。例えば、ＧＣがサンプルごとに一回計算されると、そのときｎは常にｋに等しくなる（ｎおよびｋが同じ初期値、例えばゼロから始まることを前提としている）。しかしながら、ＧＣがこのサンプリング率とは異なった率で更新されれば、そのときは、ｎとｋは異なる。
【００３６】
ステップ３１８において、利得係数ＧＣおよび乱数ＲＮは、次のサンプルの補正中に使用するためにメモリ２４０に記憶される。直近のサンプルよりも古いサンプルに対しては、ＬＭＳアルゴリズムが適用され得ることを理解されたい。これは、ステージ１００のサンプリング率が高いときには、有益となり得る。そのような場合には、キックバックが、異なったサンプルの累積的な寄与の結果として生じ得る。したがって、メモリ２４０は、それぞれが異なったサンプルに対応する、複数の組のＧＣ−ＲＮおよびデジタル出力（例えば、Ｄ１）を記憶するように構成され得る。古いサンプルを使用する相関は、次のように生じ得る。
【００３７】
ＧＣｎ＋１（ｋ，ｋ−ａ）＝ＧＣｎ（ｋ，ｋ−ａ）−μ＊Ｖｄｋ−ａ＊［Ｖｄｋ−ａ＊ＧＣｎ−Ｖｉｎｋ］       （２）
【００３８】
ＧＣ（ｋ，ｋ−ａ）が、サンプルｋ上のサンプルｋ−ａに因るキックバックに対応する利得係数である場合、Ｖｄｋ−ａは「ａ」サンプル前に印加されたティザとなる。
【００３９】
時間とともに、利得係数ＧＣは実質的に一定の値に収束する傾向にある。したがって、上記の方程式（２）に対する代案は、ＡＤＣおよびＡＤＣに対する入力源が校正によってもたらされた入力およびキックに対して直線的に応答するという前提で、より最近のメモリ記憶に対応するＧＣから、より古いメモリ記憶のためにＧＣを外挿することである。例えば、過剰にダンプされた入力ネットワークを前提とすれば、ＧＣ（ｋ，ｋ−１）およびＧＣ（ｋ，ｋ−２）について計算された値を使用して、ＧＣ（ｋ，ｋ−３）の値が外挿され得る。記憶されているＤ１ｋ−３およびＲＮｋ−３の値と一緒に外挿されたＧＣ（ｋ，ｋ−３）を使用して、その後に補正が実行され得る。
【００４０】
ステップ３２０において、前の入力と同様にディザから生じるキックバック寄与分が計算される。この寄与分は、現在のＡＤＣ出力から減算される。ディザが図５Ａおよび５Ｂの配置を使用して導入されたとすれば、そのときは、次の方程式が適用される。
【００４１】
ＫＢ１＝ＲＮｋ−１＊ＧＣｎ（ｋ，ｋ−１）
ＫＢ２＝ＧＣｎ（ｋ，ｋ−１）＊８Ｃ／ＣＣａｌ＊Ｄ１ｋ−１
【００４２】
ＫＢ１が現在のＡＤＣ出力上の前に導入されたディザの寄与分である場合、ＫＢ２は現在のＡＤＣ出力上の前のサンプルの寄与分となり、ＲＮｋ−１は前のサンプルに使用された乱数となり、ＧＣｎ（ｋ，ｋ−１）は前のサンプルに基づいて計算された利得係数となり、Ｄ１ｋ−１は、前のサンプルからステージ１００でＡＤＣによって生成されたＶｉｎのデジタル化された値に対応するデジタルデータとなる。ＫＢ１およびＫＢ２は、補正回路２４０によって、ＡＤＣ出力全体（構築回路２２０の出力）から減算され得る。特に、構築回路２２０の出力は、入力信号（Ｖｉｎ）のデジタル値に足すことのＫＢ１およびＫＢ２に等しい。このように、ＫＢ１およびＫＢ２が減算されれば、Ｖｉｎのデジタル値は最終的なＡＤＣ出力として取得され得る。この方法において、キャパシタ５０／５５／８Ｃによって入力ネットワークにダンプされた電荷によるキックバックが、デジタル領域において除去される。
【００４３】
入力およびディザからのキックバック寄与分の計算は、ディザ導入がどのように実装されたかによって変動する。例えば、ディザが図６Ａおよび６Ｂの配置を使用して導入されれば、次の方程式が適用される。
【００４４】
Ｖｄ＝ＲＮｋ＊ＣＣａｌ／８Ｃ＊Ｖｒｅｆ
ＫＢ１＝ＧＣｎ（ｋ，ｋ−１）＊ＲＮｋ−１＊Ｖｒｅｆ
ＫＢ２＝ＧＣｎ（ｋ，ｋ−１）＊Ｄ１ｋ−１＊８Ｃ／ＣＣａｌ＊Ｖｒｅｆ
【００４５】
この場合には、最終的なＡＤＣ出力は、構築回路２２０の出力からＶｄ、ＫＢ１およびＫＢ２を減算することにより取得され得る。Ｖｄは、ホールドフェーズ中にＣＣａｌ５０および５５の第２の端子が増幅器６０の入力に接続されることから、追加項に見える。
【００４６】
別の一実施形態においては、ＧＣは、非線形応答に基づいて計算され得る。実際には、次のサンプルフェーズにおいてサンプルし戻される電荷の量は、キックバックの大きさおよび／または非線形形式の入力信号に依存し得るという場合となり得る。例えば、単一のＧＣ値を計算する代わりに、各適切な期間（例えば、各導入）中に、複数のＧＣが計算され得、それぞれが非線形性の係数に対応している（例えば、ＧＣｎ  ＧＣ２ｎ、ＧＣ３ｎ、その他。ＧＣｎが線形応答の係数の場合には、ＧＣ２ｎは第２次の非線形性の係数となり、ＧＣ３ｎは第３次の非線形性の係数となる等。）。このように、複数のＧＣは、第１次の（線形）利得係数および少なくとも１つのより高次（非線形）の利得係数（例えば、ＧＣ３ｎ）の一組を形成する。
【００４７】
フラッシュへのディザの導入を用いてのキックバックの補正
【００４８】
上記の規範システムおよび方法では、キックバックの補正は、例えば、乱数ＲＮに基づいてＶｒｅｆ＋およびＶｒｅｆ−に選択的に接続された校正キャパシタＣＣａｌを使用することによって、ディザをＤＡＣ内に導入することで実行された。下段に記述されている別の実施形態では、ディザを、ＡＤＣ内のいずれの場所、第１ステージ１００内のフラッシュ（例えば、ＡＤＣ１０の入力の中に）などに、導入することが可能である。
【００４９】
図８は、アナログ信号としてのディザをＡＤＣ１０内に導入するための例示的な配置を示している。この配置は、サンプリングキャパシタＣｆｌ＿ｉｎ６０およびディザキャパシタＣｆｌ＿ｄｉｔｈ６２を含んでいる。各キャパシタ６０／６２の第１の端子は、一組の制御信号Ｑ１およびＱ２に基づいて、入力Ｖｉｎとグランド信号、例えばＶｓｓまたは共通モード電圧（ＶＣＭ＿ＦＬ）など、との間で切り替え可能に接続される。制御信号Ｑ１／Ｑ２は、Ｃｆｌ＿ｉｎ６０がＶｉｎに接続されるときに、Ｃｆｌ＿ｄｉｔｈ６２がディザ電圧Ｖｄｉｔｈに接続されるように、および両方のキャパシタ６０／６２が同時にＶＣＭ＿ＦＬに接続されるようにするために、交互に変調されてもよい。キャパシタ６０／６２の第２の端子は一緒に接続され、導入されたディザとともにＡＤＣ１０の出力を表す結合された信号が、Ｑ１に応答して、コンパレータ１２の第１の入力に渡される。コンパレータ１２の第２の入力は、各コンパレータ１２にとってのトリッピングポイントを表している、参照電圧としてのＶｔｒｉｐに接続される。例えば、図２に戻って参照すると、最上段のキャパシタ１２のトリッピングポイントは、７／１６＊ＶＦＳとなる。Ｖｄｉｔｈは、あらゆる無作為に決定された電圧になり得、乱数ＲＮを使用して前述の実施形態において作りだされた追加的な電圧に類似している。
【００５０】
図９は、アナログ信号としてのディザをＡＤＣ１０内に導入するための別の規範配置を示している。図９の配置は、図８と類似してＣｆｌ＿ｉｎ６０を含んでいる。しかしながら、Ｃｆｌ＿ｄｉｔｈ６２を介したディザの導入の代わりに、ディザは、コンパレータ１２のトリッピングポイントを直接制御することにより、Ｖｔｒｉｐ上にＶｄｉｔｈを重畳させることにより、導入され得る。
【００５１】
図１０は、アナログ信号としてのディザをＡＤＣ１０内に導入するための別の規範配置を示している。図８および９の配置と同じように、図１０における配置はＣｆｌ＿ｉｎ６０を含んでいる。しかしながら、ディザは、集計ノード６４で１ビットのＲＮと１ビットのコンパレータ１２の出力を結合することによって、導入される。この結合は、ＸＯＲ操作、または別の論理的または数学的な操作、例えば、二項加算として実行され得る。これは、コンパレータ１２のうちいずれか１基で実行され得、残りのコンパレータ１２は同じにされる。それはまた、例えば、１ビットのＲＮとして、結合されたＡＤＣ１０（ＦＬ０−ＦＬ７）の出力に印加され得る。
【００５２】
図１１は、本発明に従ったキックバックを低減するための規範方法４００を示している。この方法４００は、図８〜１０の配置のいずれかに関連して使用され得る。
【００５３】
ステップ４１０において、乱数ＲＮおよび対応する無作為ディザ電圧Ｖｄｉｔｈが生成され得る。当業者には理解されることとして、Ｖｄｉｔｈは単に、デジタルＲＮのアナログ表示である。例えば、ＲＮおよびＶｄｉｔｈは、Ｒｎ＝１のときはＶｄｉｔｈ＝Ｖｒｅｆ、ＲＮ＝０のときはＶｄｉｔｈ＝−Ｖｒｅｆ／１６のような定数によって関係付けられ得る。
【００５４】
ホールドフェーズに対応するステップ４１２において、ディザは入力またはＡＤＣ１０の出力のいずれかに導入される。
【００５５】
ステップ４１４において、ＡＤＣ出力全体が計測され、利得係数ＧＣを生成するために（適切に遅延された）ＲＮに関連付けられる。ステップ４１４は、ＧＣを計算するときに定数がＲＮを調整し得ることを除き、方法３００のステップ３１６に類似し得る。
【００５６】
４１６において、Ｄ１、ＲＮおよび利得係数ＧＣは、例えば、メモリ２４０に記憶される。
【００５７】
次のホールドフェーズに対応する４１８では、導入されたディザによって生じたキックバック寄与分が計算される。キックバック寄与分はその後、補正回路２６０によって、ＡＤＣ出力から減算される。ＡＤＣ１０のＦＬ出力がＤＡＣキャパシタ８Ｃを制御することから、ＫＢ２は、Ｄ１ｋ−１＊ＧＣｎ（ｋ，ｋ−１）として計算され得る。ＫＢ１は、それが（Ｖｄｉｔｈ／Ｖｒｅｆ）に基づき調整され得ることを除き、図５Ａおよび５Ｂと同じ、すなわち、（Ｖｄｉｔｈ／Ｖｒｅｆ）＊ＲＮｋ−１＊ＧＣｎ−（ｋ，ｋ−１）である。
【００５８】
図８、９および１０の配置に関連して使用されるとき、方法４００は、サンプリングネットワーク、例えばＣＣａｌ５０／５５Ｗ内に追加的なキャパシタを必要とせず、ディザ導入および対応するキックバック低減を達成する。これは、追加的なキャパシタを用いて入力ネットワークをロードすることが望ましくない場合の状況で有益となる。
【００５９】
先述の明細書において、本発明は、その中の特定の実施形態例を参照して記述された。しかしながら、以下の請求の範囲に明記されている本発明のより広範な精神と範囲から逸脱することなく、様々な修正および変更がそこでなされてもよいことが明白となるだろう。ここに記述されている実施形態は、互いに組み合わされて様々な組み合わせで提示され得る。したがって、明細書および図面は制限的な意味ではなく、例証としてみなされるべきである。さらに、ディザ導入体系（すなわち、ＤＡＣ内のディザ導入およびフラッシュ内のディザ導入）は、当業者により理解されるであろうように、いかにＧＣが計算されるかについての必要な修正後に、同時に適用され得る。
【符号の説明】
【００６０】
３０  増幅器
６０  増幅器
６４  集計ノード
１００  第１のステージ
１１０  ステージ
１２０  ステージ
１５０  システム
２００  キックバック低減回路
２１０  乱数生成器
２２０  構築回路
２３０  相関回路
２４０  メモリ
２５０  遅延回路
２６０  補正回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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