(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（２）を有する半導体基板（１、２０、３０）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、一方向を長手方向として形成された第２導電型のコレクタ領域（４）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、前記コレクタ領域（４）を挟んだ両側に配置された直線状部分を有する第２導電型のチャネル層（６）と、
前記チャネル層（６）内における該チャネル層（６）の表層部において、該チャネル層（６）の終端部よりも内側で終端するように形成され、前記コレクタ領域（４）の長手方向と同方向を長手方向とする直線状部分を有する第１導電型のエミッタ領域（７）と、
前記チャネル層（６）のうち、前記エミッタ領域（７）と前記ドリフト層（２）との間に挟まれた部分をチャネル領域として、該チャネル領域に接して形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜（１０）の表面に形成されたゲート電極（１１）と、
前記コレクタ領域（４）と電気的に接続されたコレクタ電極（１２）と、
前記エミッタ領域（７）および前記チャネル層（６）と電気的に接続されたエミッタ電極（１３）と、を有したセルにて構成された横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置であって、
前記ドリフト層（２）のうち前記コレクタ領域（４）と前記エミッタ領域（７）との間には、該ドリフト層（２）を通じて前記コレクタ領域（４）から注入されたホールの流れを阻止し、前記エミッタ領域（７）側へ移動するホールの経路を狭めることで、ホールを集中させるホール阻止領域（１４）を備え、
前記ホール阻止領域（１４）は、前記ドリフト層（２）において、前記ゲート電極（１１）とは別に設けられたトレンチ内に絶縁膜を配置したトレンチ分離構造によって構成されていると共に、前記コレクタ領域（４）を囲むように配置され、前記コレクタ領域（４）の長手方向と平行な平行部分および前記コレクタ領域（４）の両端を囲む円弧状部分とを有して構成され、少なくとも前記平行部分において複数に分断され、前記ホールの経路を該ホール阻止領域（１４）が分断された領域に狭めており、
さらに、前記半導体基板は、支持基板（１ａ）の上に埋込絶縁膜（１ｂ）を介して活性層（１ｃ）を形成したＳＯＩ基板（１）であり、前記活性層（１ｃ）によって前記ドリフト層（２）が構成されており、
前記ホール阻止領域（１４）は、前記ドリフト層（２）の表面から前記埋込絶縁膜（１ｂ）に達する位置まで形成されていることを特徴とする横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項２】
前記エミッタ領域（７）は、前記直線状部分に加えて前記コレクタ領域（４）の両端を囲む円弧状部分を有して構成され、
前記ホール阻止領域（１４）は、該ホール阻止領域（１４）のうちの前記円弧状部分でも複数に分断されていることを特徴とする請求項１に記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項３】
前記エミッタ領域（７）は、前記直線状部分に加えて前記コレクタ領域（４）の両端を囲む円弧状部分を有して構成され、
前記ホール阻止領域（１４）は、該ホール阻止領域（１４）のうちの前記円弧状部分では複数に分断されることなく連続的に形成されていることを特徴とする請求項１に記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項４】
前記ホール阻止領域（１４）のうち分断されている部分は、同じ長さで等間隔に分断されていることを特徴とする請求項２または３に記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項５】
前記ホール阻止領域（１４）は、異なる長さに分断されていることを特徴とする請求項２または３に記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項６】
前記横型の絶縁ゲート型バイポーラトランジスタを囲むトレンチ分離構造（９）が形成されており、
前記ホール阻止領域（１４）も前記トレンチ分離構造（９）と同じ構造とされていることを特徴とする請求項１ないし５のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項７】
前記横型の絶縁ゲート型バイポーラトランジスタは、前記ゲート絶縁膜（１０）および前記ゲート電極（１１）が前記半導体基板（１、２０、３０）の表面において、前記チャネル層（６）の表面に形成されたプレーナ型であることを特徴とする請求項１ないし６のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項８】
前記横型の絶縁ゲート型バイポーラトランジスタは、前記ドリフト層（２）に形成されたトレンチ（１５）内に前記ゲート絶縁膜（１０）および前記ゲート電極（１１）が形成され、前記チャネル層（６）のうち前記トレンチ（１５）の側面に接している部分にチャネル領域を形成するトレンチ型であることを特徴とする請求項１ないし６のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項９】
前記ホール阻止領域（１４）は、前記チャネル層（６）に接していることを特徴とする請求項１ないし７のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【請求項１０】
前記ホール阻止領域（１４）は、前記エミッタ領域（７）に接していることを特徴とする請求項１ないし７のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型の絶縁ゲート型バイポーラトランジスタ（以下、横型ＩＧＢＴという）を備えた半導体装置に関するものであり、特に、ＳＯＩ（Silicon on insulator）基板を用いた横型ＩＧＢＴに適用すると好適である。
【背景技術】
【０００２】
ＩＧＢＴではオン時にコレクタからのホール注入に基づいて流れるホール電流とエミッタからの電子注入に基づいて流れる電子電流に基づいて電流が流れる。低オン電圧化を実現するためには、ホールおよび電子の総量を大きくする必要があり、単純に低オン電圧化を達成するだけであれば、コレクタからのホールの注入量を大きくすることで達成できる。しかしながら、ホールの注入量が多いと、スイッチング時にホールに起因するテール電流が発生し、高速スイッチングすることができない。このためオン時に電子電流の総量を大きくすることが低オン電圧化および高速スイッチング化に対して非常に重要である。ＩＧＢＴでは電子の注入量はエミッタ近傍でのホール密度に従うため、低オン電圧化および高速スイッチングを実現するためには、コレクタからのホールの注入量を上げすぎず、エミッタ近傍のホール密度を上昇させることが重要になる。
【０００３】
しかしながら、ＩＧＢＴでは、ホール密度はエミッタに近づくに連れて拡散や再結合などによって低くなり、電子の注入量も低下してしまう。
【０００４】
これを解決するためには、エミッタ層にＣＳ（Carrier Storage）層と呼ばれる薄いｎ型層を形成する構造が考えられる。また、非特許文献１に、基板の表面と裏面間において基板厚み方向に電流を流す縦型ＩＧＢＴにおいて、ドリフト層に酸化膜を介在させることでホール経路を狭め、導電率変調を増やす構造が提案されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】M. Takei et al. Proc. ISPSD'10, pp.383-386, Jun 2010
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＣＳ層を備える構造では、ＣＳ層を備えることによる耐圧、耐量劣化、プロセスコスト高などが生じることが懸念される。また、非特許文献１では縦型ＩＧＢＴにおいて導電率変調を増やす構造が提案されているが、横型ＩＧＢＴについては何ら開示されておらず、横型ＩＧＢＴでは依然として低オン電圧化と高速スイッチング化の両立が十分ではない。
【０００７】
本発明は上記点に鑑みてなされ、横型ＩＧＢＴを備えた半導体装置において、さらなる低オン電圧化と高速スイッチング化の両立を実現することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、横型ＩＧＢＴを備えた半導体装置において、ドリフト層（２）のうちコレクタ領域（４）とエミッタ領域（７）との間には、該ドリフト層（２）を通じてコレクタ領域（４）から注入されたホールの流れを阻止し、エミッタ領域（７）側へ移動するホールの経路を狭めることで、ホールを集中させるホール阻止領域（１４）を備え、ホール阻止領域（１４）は、ドリフト層（２）において、ゲート電極（１１）とは別に設けられたトレンチ内に絶縁膜を配置したトレンチ分離構造によって構成されていると共に、コレクタ領域（４）を囲むように配置され、コレクタ領域（４）の長手方向と平行な平行部分およびコレクタ領域（４）の両端を囲む円弧状部分とを有して構成され、少なくとも平行部分において複数に分断され、ホールの経路を該ホール阻止領域（１４）が分断された領域に狭めており、さらに、半導体基板は、支持基板（１ａ）の上に埋込絶縁膜（１ｂ）を介して活性層（１ｃ）を形成したＳＯＩ基板（１）であり、活性層（１ｃ）によってドリフト層（２）が構成されており、ホール阻止領域（１４）は、ドリフト層（２）の表面から埋込絶縁膜（１ｂ）に達する位置まで形成されていることを特徴としている。
【０００９】
このように、横型ＩＧＢＴにおいてホール阻止領域（１４）を形成しているため、ホール阻止領域（１４）が形成されている部分ではホールの流れが阻止され、ホール阻止領域（１４）が形成されていない部分にホールを集中させられる。このため、ホール阻止領域（１４）が形成されていない領域のホール密度、つまりその部分のホール密度が高くなるようにできる。そして、電子の注入量はエミッタ近傍でのホール密度に従うことから、エミッタ近傍にホール密度が高くなる領域が構成されることで、電子の注入量も増加する。そして、オン電圧は、エミッタ−コレクタ間の内部抵抗とこれらの間に流れる電子とホールの総量によって決まり、電流量に関してはそれらの総量が大きいほどオン電圧を小さくすることが可能になる。したがって、ホール阻止領域（１４）を形成し、ホール阻止領域（１４）が形成されていない部分でのホール密度が大きくなるようにすることで、電子の注入量を促進させ低オン電圧化と高速スイッチング化の両立を図ることが可能になる。
【００１０】
具体的には、請求項１に記載の発明では、ホール阻止領域（１４）は、コレクタ領域（４）を囲むように配置され、コレクタ領域（４）の長手方向と平行な平行部分およびコレクタ領域（４）の両端を囲む円弧状部分とを有して構成され、少なくとも平行部分において複数に分断されることで、ホールの経路を該ホール阻止領域（１４）が分断された領域に狭めている。これにより、ホールを集中させてホール密度を高めることができる。
【００１１】
この場合、請求項２に記載したように、エミッタ領域（７）を直線状部分に加えてコレクタ領域（４）の両端を囲む円弧状部分を有した構成とすることができ、該ホール阻止領域（１４）のうちの円弧状部分でも複数に分断された構造とすることができる。このような構造とすることで、よりチャネル幅を広く取ることが可能となる。
【００１２】
逆に、請求項３に記載したように、エミッタ領域（７）を直線状部分に加えてコレクタ領域（４）の両端を囲む円弧状部分を有した構成としても、該ホール阻止領域（１４）のうちの円弧状部分では複数に分断されることなく連続的に形成された構造としても良い。
【００１３】
上記請求項２に記載した構造の場合、チャネル幅を広く取れる反面、コレクタの両端において電界集中が生じ易く、耐圧を低下させる可能性がある。このため、コレクタの両端にチャネル領域が形成されないようにした構成とすることで、電界集中を抑制でき、耐圧低下を抑制して、より安定した耐圧を得ることが可能となる。
【００１４】
例えば、請求項４に記載したように、ホール阻止領域（１４）のうち分断されている部分が同じ長さで等間隔に分断されていても良いし、請求項５に記載したように、ホール阻止領域（１４）が異なる長さに分断されていても良い。
【００１７】
請求項６に記載の発明では、横型ＩＧＢＴを囲むトレンチ分離構造（９）が形成されており、ホール阻止領域（１４）もトレンチ分離構造（９）と同じ構造とされていることを特徴としている。
【００１８】
このように、ホール阻止領域（１４）をトレンチ分離構造（９）と同じ構造とすることで、これらを同時に形成できることから、製造工程の増加なしでホール阻止領域（１４）を形成できる。
【００２３】
なお、このような半導体装置に備えられる横型ＩＧＢＴとしては、請求項７に記載したような、半導体基板（１、２０、３０）の表面において、ゲート絶縁膜（１０）およびゲート電極（１１）がチャネル層（６）の表面上に形成されたプレーナ型であっても良いし、請求項８に記載したような、ドリフト層（２）に形成されたトレンチ（１５）内にゲート絶縁膜（１０）およびゲート電極（１１）が形成され、チャネル層（６）のうちトレンチ（１５）の側面に接している部分にチャネル領域を形成するトレンチ型であっても良い。
【００２４】
請求項９に記載の発明では、ホール阻止領域（１４）は、チャネル層（６）に接していることを特徴としている。また、請求項１０に記載の発明では、ホール阻止領域（１４）は、エミッタ領域（７）に接していることを特徴としている。
【００２５】
このように、ホール阻止領域（１４）がチャネル層（６）のうち最もコレクタ側の終端位置に接するようにしたり、ホール阻止領域（１４）をチャネル層（６）内に入り込ませ、エミッタ領域（７）のうち最もコレクタ側の終端位置に接するようにすると、最もホールの拡散を抑制できる。このようにすれば、より電子の注入量を大きくすることができ、さらなる低オン電圧化と高速スイッチング化の両立を図ることが可能となる。
【００２６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。
【図２】図１に示す横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図３】図１に示す半導体装置内でのホール密度分布図である。
【図４】ホール阻止領域１４の形成位置の一例を示した半導体装置の断面図である。
【図５】ホール阻止領域１４の形成位置の一例を示した半導体装置の断面図である。
【図６】（ａ）は、第１実施形態の変形例における半導体装置のレイアウト図、（ｂ）は、（ａ）における領域Ｒの部分拡大図である。
【図７】本発明の第２実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図８】第２実施形態の変形例を示した半導体装置の上面レイアウト図である。
【図９】本発明の第３実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図１０】図９に示す横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図１１】（ａ）は、本発明の第４実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図であり、（ｂ）は、（ａ）の領域Ｒ１の部分拡大図である。
【図１２】（ａ）は、第４実施形態の変形例にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図であり、（ｂ）は、（ａ）の領域Ｒ２の部分拡大図である。
【図１３】（ａ）、（ｂ）は、本発明の第５実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面図である。
【図１４】第５実施形態の変形例を示した横型ＩＧＢＴを備えた半導体装置の断面図である。
【図１５】図１４に示す横型ＩＧＢＴを備えた半導体装置の製造工程を示した断面図である。
【図１６】本発明の第６実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図１７】図１６におけるＤ−Ｄ’断面の製造工程を示した断面図である。
【図１８】図１６におけるＥ−Ｅ’断面の製造工程を示した断面図である。
【図１９】（ａ）、（ｂ）は、本発明の第７実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面図である。
【図２０】（ａ）、（ｂ）は、本発明の第８実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面図である。
【図２１】（ａ）、（ｂ）は、本発明の第９実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００２９】
（第１実施形態）
本発明の第１実施形態について説明する。ここでは、横型ＩＧＢＴを備えた半導体装置としてプレーナ型の横型ＩＧＢＴを備えたものについて説明する。図１は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。また、図２は、図１に示す横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。図１（ａ）は、図２におけるＡ−Ａ’断面図に相当し、図１（ｂ）は、図２におけるＢ−Ｂ’断面図に相当している。以下、これらの図を参照して、本実施形態にかかる横型ＩＧＢＴの構造について説明する。
【００３０】
図１に示すように、本実施形態では、ＳＯＩ基板１を用いて横型ＩＧＢＴを形成している。ＳＯＩ基板１は、シリコンなどによって構成された支持基板１ａ上に、埋込絶縁膜に相当する埋込酸化膜（ボックス）１ｂを介してシリコンからなる活性層１ｃを形成することにより構成されている。本実施形態では、活性層１ｃがｎ-型ドリフト層２として機能しており、このｎ-型ドリフト層２の表層部に、横型ＩＧＢＴを構成する各部が形成されている。
【００３１】
ＳＯＩ基板１における埋込酸化膜１ｂの厚みや活性層１ｃ（ｎ-型ドリフト層２）の厚さおよび不純物濃度に関しては任意であるが、所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜１ｂの厚みは４μｍ以上であることが望ましく、特に、耐圧が安定して６００Ｖ以上確保できるようにするためには厚みを５μｍ以上にするのが好ましい。また、活性層１ｃについては、耐圧が安定して６００Ｖ以上確保できるようにするためには、厚さ１５μｍ以下のときにはｎ型不純物濃度が１×１０14〜１．２×１０15ｃｍ-3、厚さ２０μｍのときにはｎ型不純物濃度が１×１０14〜８×１０14ｃｍ-3とすると好ましい。
【００３２】
ｎ-型ドリフト層２の表面には、ＬＯＣＯＳ酸化膜３が形成されており、ＬＯＣＯＳ酸化膜３によって横型ＩＧＢＴを構成する各部が分離されている。そして、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分に、一方向を長手方向とするｐ+型のコレクタ領域４が形成されている。このコレクタ領域４の周囲はｎ-型ドリフト層２よりも高不純物濃度とされたｎ型バッファ層５にて囲まれている。
【００３３】
また、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分に、コレクタ領域４を中心としてチャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８が形成されている。
【００３４】
チャネルｐウェル層６は、表面にチャネル領域を形成するための部分であり、例えば厚みが２μｍ以下、幅が６μｍ以下とされている。このチャネルｐウェル層６は、図２に示すように、コレクタ領域４（および後述するコレクタ電極１２）を中心として、コレクタ領域４の周囲を１周囲むように同心状に配置されている。具体的には、チャネルｐウェル層６は、コレクタ領域４の長手方向と同方向を長手方向とする直線状部分と、直線状部分の両端において当該直線状部分同士を繋ぐように構成された円弧状部分とを有した長円形状とされている。
【００３５】
なお、チャネルｐウェル層６のうちｐ+型コンタクト層８の下部に位置している部分やその周囲はｐ型不純物が比較的濃く注入されており、その部分によってボディ層が構成されるようにしている。これにより、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減できるようにしている。また、このボディ層により、ｎ+型エミッタ領域７とチャネルｐウェル層６およびｎ-型ドリフト層２にて構成される寄生ｎｐｎトランジスタが動作し難くなるようにでき、ターンオフ時間をより改善することが可能となる。
【００３６】
また、ｎ+型エミッタ領域７は、チャネルｐウェル層６の表層部において、チャネルｐウェル層６の終端位置よりも内側で終端するように形成されている。このｎ+型エミッタ領域７もコレクタ領域４の周囲を囲むように形成され、コレクタ領域４の長手方向と同方向を長手方向とする直線状部分と、直線状部分の両端において当該直線状部分同士を繋ぐように構成された円弧状部分とを有した長円形状とされている。
【００３７】
ｐ+型コンタクト層８は、チャネルｐウェル層６をエミッタ電位に固定するためのものであり、チャネルｐウェル層６よりも高不純物濃度とされている。このｐ+型コンタクト層８も、図２に示すようにコレクタ領域４（および後述するコレクタ電極１２）を中心として、コレクタ領域４の周囲を１周囲むように同心状に配置されている。すなわち、ｐ+型コンタクト層８もコレクタ領域４の周囲を囲むように形成され、コレクタ領域４の長手方向と同方向を長手方向とする直線状部分と、直線状部分の両端において当該直線状部分同士を繋ぐように構成された円弧状部分とを有した長円形状とされている。
【００３８】
そして、図２に示されるように、これらチャネルｐウェル層６、ｎ+型エミッタ領域７およびｐ+型コンタクト層８は、横型ＩＧＢＴを構成する各セル毎に、その周囲がトレンチ内を絶縁膜やＰｏｌｙ−Ｓｉなどによって埋め込んだトレンチ分離構造９によって囲まれており、他のセルと電気的に分離された構造とされている。なお、ここでは１セル毎にトレンチ分離構造９を囲んだ構成としているが、複数セルまとめてトレンチ分離構造９によって囲んでも構わない。
【００３９】
また、ＳＯＩ基板１の表面において、チャネルｐウェル層６の表面上に当該チャネルｐウェル層６と接するようにゲート絶縁膜１０が形成されており、このゲート絶縁膜１０を介してドープトＰｏｌｙ−Ｓｉなどで構成されたゲート電極１１が配置されている。このゲート電極１１に対してゲート電圧を印加することで、チャネルｐウェル層６の表面部にチャネル領域が形成されるようになっている。
【００４０】
また、コレクタ領域４の表面には、コレクタ領域４に対して電気的に接続されたコレクタ電極１２が形成されていると共に、ｎ+型エミッタ領域７およびｐ+型コンタクト層８の表面には、これらｎ+型エミッタ領域７およびｐ+型コンタクト層８に対して電気的に接続されたエミッタ電極１３が形成されている。図２に示すようにｐウェル層６、ｎ+型エミッタ領域７およびｐ+型コンタクト層８がコレクタを囲むように形成されていることから、エミッタ電極１３もコレクタ電極１２を囲むように形成してある。
【００４１】
そして、このように構成された横型ＩＧＢＴにおいて、図１（ａ）に示すように、本実施形態では、ｎ-型ドリフト層２のうちコレクタ−エミッタ間、つまりコレクタ領域４とｎ+型エミッタ領域７との間において、ホール阻止領域１４を備えるようにしている。
【００４２】
ホール阻止領域１４は、コレクタ領域４から注入されたホールがコレクタからエミッタに移動する際に、ホールの流れを阻止し、ｎ+型エミッタ領域７側へ移動するホールの経路を狭め、図１（ｂ）の断面部分のようにホール阻止領域１４が形成されていない部分にホールを集中させ、その領域においてホール密度を高める役割を果たす。ホール阻止領域１４は、ｎ-型ドリフト層２に対して基板の厚み方向に形成され、本実施形態では、ｎ-型ドリフト層２の表面から埋込酸化膜１ｂに達する深さまでホール阻止領域１４を備えるようにしている。
【００４３】
例えば、トレンチ内を絶縁膜やＰｏｌｙ−Ｓｉなどで埋め込んだトレンチ分離構造９と同様の構造によりホール阻止領域１４を構成することができる。このようにホール阻止領域１４をトレンチ分離構造９と同じ構造とすることで、これらを同時に形成できることから、製造工程の増加なしでホール阻止領域１４を形成できる。本実施形態の場合には、図２に示すように、ホール阻止領域１４はコレクタ領域４を囲むように配置され、コレクタ領域４の長手方向と平行な直線状の平行部分およびコレクタ領域４の両端を囲む円弧状部分において複数個に分断された構造とされている。これにより、コレクタ−エミッタ間において、電流が流れる領域と流れない領域とが構成され、チャネルとして機能する部分が間引かれた構造になる。
【００４４】
複数に分断された各ホール阻止領域１４の間隔や幅は任意であるが、等間隔であるとコレクタの長手方向において電流密度が均一になるため好ましい。また、ホール阻止領域１４は、コレクタ−エミッタ間に形成されるが、できる限りエミッタ側に配置されるようにしている。この理由については後述する。
【００４５】
さらに、コレクタ−ゲート間に形成されたＬＯＣＯＳ酸化膜３の上方において、層間絶縁膜１５内には、ドープドＰｏｌｙ−Ｓｉが延設されて構成された抵抗層からなる渦巻き型の抵抗性フィールドプレート（以下、ＳＲＦＰ（Scroll-shaped Field Plate）という）１６が形成されており、コレクタ−ゲート間の電位勾配の偏りがなくなるようにされている。具体的には、ＳＲＦＰ１６は、図２に示すように、コレクタ電極１２を中心として渦巻状に巻回された構造とされ、その一端がコレクタ電極１２に電気的に接続されていると共に、他端がゲート電極１１に接続されている。このため、ＳＲＦＰ１６は、コレクタ電極１２に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。このため、ＳＲＦＰ１６の電位がコレクタ電極１２からの距離に応じた電位勾配となり、層間絶縁膜１５およびＬＯＣＯＳ酸化膜３を介してＳＲＦＰ１６の下方に位置しているｎ-型ドリフト層２中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時（ターンオフ時）のスイッチング時間増加を抑制することが可能となる。なお、ここではＳＲＦＰ１６をコレクタ電極１２とゲート電極１１とに接続する形態としたが、コレクタ電極１２とエミッタ電極１３とを接続する形態としても良い。
【００４６】
以上のようにして、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置が構成されている。このように構成される半導体装置に備えられた横型ＩＧＢＴでは、ゲート電極１１に対して所望のゲート電圧を印加すると、ｎ+型エミッタ領域７とｎ-型ドリフト層２の間に挟まれたゲート電極１１の下方に位置するチャネルｐウェル層６の表層部にチャネル領域が形成され、エミッタ電極１３およびｎ+型エミッタ領域７からチャネル領域を通じてｎ-型ドリフト層２内に電子が流れ込む。これに伴って、コレクタ電極１２およびコレクタ領域４を通じてｎ-型ドリフト層２内にホールが流れ込み、ｎ-型ドリフト層２内において導電率変調が起きる。これにより、エミッタ―コレクタ間に大電流を流すというＩＧＢＴ動作を行う。
【００４７】
このような横型ＩＧＢＴにおいて、本実施形態では、ホール阻止領域１４を形成しているため、ホール阻止領域１４が形成されている部分ではホールの流れが阻止され、ホール阻止領域１４が形成されていない部分にホールが集中させられる。このため、ホール阻止領域１４が形成されていない領域のホール密度が高くなるようにできる。具体的には、図３に示すホール密度分布図に示されるように、ホール密度を高められる。すなわち、仮にホール阻止領域１４が形成されていなかったとすると、図３中の実線で示したように、図１（ａ）の断面においてホール密度がエミッタ近傍で大きく減少することになる。これに対して、本実施形態のようにホール阻止領域１４を形成することで、図３中の破線で示したようにホール密度が高められる。そして、電子の注入量はエミッタ近傍でのホール密度に従うことから、エミッタ近傍にホール密度が高くなる領域が構成されることで、その領域の電子の注入量も増加する。このため、ホール阻止領域１４が形成されていない部分における電流量を大きくすることが可能となる。
【００４８】
そして、オン電圧は、エミッタ−コレクタ間の内部抵抗とこれらの間に流れる電流量によって決まり、電流量に関しては大きいほどオン電圧を小さくすることが可能になる。このため、本実施形態のように、ホール阻止領域１４を形成し、ホール阻止領域１４が形成されていない部分での電流量が大きくなるようにすることで、低オン電圧化と高速スイッチング化の両立を図ることが可能になる。
【００４９】
なお、ホール阻止領域１４が形成されていない部分においてホール密度を高くすることができるが、一旦ホールの流れを集中させても、その後、エミッタに至るまでに距離があると、再びホールが拡散してしまい、エミッタ近傍においてホール密度が低下してしまう。このため、上記したように、ホール阻止領域１４はできる限りエミッタ側に配置されるようにしている。このように、ホール阻止領域１４をエミッタに近づけると、ホール阻止領域１４の隙間を通過してからのホールの拡散を抑制することが可能となり、より低オン電圧化と高速スイッチング化の両立を図ることが可能となる。
【００５０】
例えば、図４に示すように、ホール阻止領域１４がチャネルｐウェル層６のうち最もコレクタ側の終端位置に接するようにすると、最もホールの拡散を抑制できる。また、ホール阻止領域１４をチャネルｐウェル層６内に入り込ませること、例えば図５に示すように、ｎ+型エミッタ領域７に接するようにしても、最もホールの拡散を抑制できる。このようにすれば、より電子の注入量を大きくすることができ、さらなる低オン電圧化と高速スイッチング化の両立を図ることが可能となる。
【００５１】
以上説明したように、本実施形態では、コレクタ−エミッタ間にホールの流れを阻止するホール阻止領域１４を形成し、ホール阻止領域１４が形成されている部分にホールを集中させるようにしている。このため、ホール阻止領域１４が形成されていない領域のホール密度が高くなるようにでき、その領域の電子の注入量を増加させることが可能となる。これにより、低オン電圧化と高速スイッチング化の両立を図ることが可能になる。
【００５２】
（第１実施形態の変形例）
上記第１実施形態では、複数の同じ長さのホール阻止領域１４を等間隔（等ピッチ）に配置したレイアウトとしたが、必ずしも同じ長さ、等間隔にする必要は無い。例えば、図６（ａ）に示す変形例のレイアウトおよび図６（ｂ）に示すその部分拡大図のように、ホール阻止領域１４を長さが長いものと短いものとを交互に配置したレイアウトするなど、異なる長さに分割したレイアウトとされていても良い。
【００５３】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してｎ+型エミッタ領域７およびホール阻止領域１４のレイアウトを変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５４】
図７は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。この図に示すように、本実施形態では、ｎ+型エミッタ領域７を直線状部分のみによって構成し、第１実施形態において備えてあった円弧状部分については無くした構造としてある。すなわち、ｎ+型エミッタ領域７をコレクタ領域４の長手方向と同方向を長手方向とした直線状部分によって構成し、コレクタを挟んだ両側に一本ずつｎ+型エミッタ領域７が配置された構成としてある。
【００５５】
また、ホール阻止領域１４については、コレクタの周囲を囲むように形成しつつ平行部分と円弧状部分を有するレイアウトとされているが、平行部分のみで複数に分断され、円弧状部分では分断されていないレイアウトとされている。
【００５６】
すなわち、コレクタの両端から放射状にはチャネル領域が形成されないように、ｎ+型エミッタ領域７に円弧状部分を設けないようにし、かつ、ホール阻止領域１４を分断しないようにすることでコレクタの端部を囲んでその領域のホールの流れがなくなるようにしている。
【００５７】
上記第１実施形態のように、コレクタの両端にもｎ+型エミッタ領域７を形成しつつ、ホール阻止領域１４を分断した構造にし、その領域にもチャネル領域が形成されるようにすることもできる。しかしながら、チャネル幅を広く取れる反面、コレクタの両端において電界集中が生じ易く、耐圧を低下させる可能性がある。このため、本実施形態のようにコレクタの両端にチャネル領域が形成されないようにした構成とすることで、電界集中を抑制でき、耐圧低下を抑制して、より安定した耐圧を得ることが可能となる。
【００５８】
（第２実施形態の変形例）
上記第２実施形態ではｎ+型エミッタ領域７の円弧状部分を形成しないようにしたが、図８に示す変形例のレイアウトのように、ｎ+型エミッタ領域７の円弧状部分を形成しつつ、ホール阻止領域１４の円弧状部分については分断されることなく連続的に形成された構造とすることもできる。このようなレイアウトにしても、上記と同様の効果を得ることができる。
【００５９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してホール阻止領域１４の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６０】
図９は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。また、図１０は、図９に示す横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。図９は、図１０におけるＣ−Ｃ’断面図に相当している。
【００６１】
図９に示すように、本実施形態では、ホール阻止領域１４を活性層１ｃ（ｎ-型ドリフト層２）の表面から所定深さの位置、つまりｎ-型ドリフト層２の厚みの途中の位置であって埋込酸化膜１ｂに達しない程度の深さまで形成している。そして、図１０に示すように、このような深さとされたホール阻止領域１４をコレクタの周囲を一周囲むように構成し、かつ、直線状部分と円弧状部分の両方において分断しない構造としている。
【００６２】
このような構成の横型ＩＧＢＴの場合、ホール阻止領域１４の下方にホールの流れを集中させることができ、その領域においてホール密度を高くすることが可能となる。このため、ホール密度を高くすることによって電子の注入量を大きくすることが可能となり、第１実施形態と同様の効果を得ることができる。
【００６３】
なお、ホール阻止領域１４によってホールの流れを集中させてホール密度が高い領域を構成するとき、そのホール密度が高くなる領域は可能であればチャネル領域の近くであるのが好ましい。すなわち、ホール阻止領域１４をｎ-型ドリフト層２の表面側にだけ形成されないような構造が好ましい。このような構造は、製造プロセスは難しくなるが、ＳＯＩ基板１を形成する際に、活性層１ｃを支持基板１ａに貼り合せる前に予めホール阻止領域１４を形成してから埋込酸化膜１ｂを介して支持基板１ａに貼り合せるようにすれば実現できる。このようにすれば、ホール阻止領域１４をｎ-型ドリフト層２の表面側にだけ形成されないような構造にでき、チャネル領域の近くでホール密度の高い領域を構成することができる。
【００６４】
また、本実施形態では、ｎ+型エミッタ領域７およびホール阻止領域１４がコレクタの周囲を一周囲む構成とされる場合について説明したが、第１、第２実施形態（変形例を含む）のような構造であっても構わない。
【００６５】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してｎ+型エミッタ領域７のレイアウトを変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６６】
図１１（ａ）は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図であり、図１１（ｂ）は、図１１（ａ）の領域Ｒ１の部分拡大図である。これらの図に示すように、本実施形態では、ｎ+型エミッタ領域７をホール阻止領域１４のレイアウトに合せて分断した構造としている。具体的には、ホール阻止領域１４が分断されて形成されていない部分、つまり分断されたホール阻止領域１４の間の領域にはｎ+型エミッタ領域７が配置され、ホール阻止領域１４が形成されている部分にはｎ+型エミッタ領域７が形成されていないレイアウトとされている。
【００６７】
このような構造においても、ホール阻止領域１４を形成していることから、電流が流れる領域を集中させることが可能となっている。このため、ｎ+型エミッタ領域７についてもその電流が流れる領域に対応して、ホール阻止領域１４が形成されていない部分にのみ配置されるようにすることで、高い電流能力を得ることが可能となる。なお、ここでは、第１実施形態に対してｎ+型エミッタ領域７のレイアウトを変更する場合について説明したが、第１、第２実施形態（変形例を含む）のような構造との組み合わせたり、さらにこれらの組み合わせに対して第３実施形態のようにホール阻止領域１４の深さを浅くした構造を組み合わせても構わない。
【００６８】
（第４実施形態の変形例）
上記第４実施形態では、ホール阻止領域１４のレイアウトに合せてｎ+型エミッタ領域７を形成する例として、ホール阻止領域１４が形成されていない部分にｎ+型エミッタ領域７を形成するようにした。しかしながら、これは単なる一例を示したにすぎず、ｎ+型エミッタ領域７を他のレイアウトで構成しても構わない。図１２（ａ）は、変形例にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図であり、図１２（ｂ）は、図１２（ａ）の領域Ｒ２の部分拡大図である。これらの図に示すように、ホール阻止領域１４が分断されて形成されている部分にｎ+型エミッタ領域７が配置され、分断されたホール阻止領域１４の間の領域にはｎ+型エミッタ領域７が形成されていないレイアウトとされるようにすることもできる。
【００６９】
高い電流能力が得られるようにするのであれば、上記第４実施形態のような構成とするのが好ましい。しかし、スイッチング時のホールの抜き取りがより早く行われるようにするためには、ホールの移動経路に近い位置においてｎ+型エミッタ領域７が配置されておらず最短距離でｐ+型コンタクト層８にホールが引き抜かれる構造にするのが好ましい。このため、図１２（ａ）、（ｂ）に示す構造とすることで、スイッチング時によりホールが引き抜かれ易くなるようにでき、スイッチング速度を高めることが可能となる。
【００７０】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対してＩＧＢＴ構造を変えてトレンチ型の横型ＩＧＢＴとしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７１】
図１３（ａ）、（ｂ）は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面図である。本実施形態にかかる半導体装置の上面レイアウトは第１実施形態で説明した図２と同様であり、図１３（ａ）は、図２におけるＡ−Ａ’断面図に相当し、図１３（ｂ）は、図２におけるＢ−Ｂ’断面図に相当している。
【００７２】
図１３（ａ）、（ｂ）に示すように、本実施形態では、ｎ-型ドリフト層２の表層部にトレンチ１７を形成し、このトレンチ１７内にゲート酸化膜１０を介してゲート電極１１を形成することでトレンチゲート構造を構成している。トレンチ１７の側壁は、チャネルｐウェル層６およびｎ+型エミッタ領域７に接しており、チャネルｐウェル層６のうちトレンチ１７の側面と接している部分、つまりｎ+型エミッタ領域７とｎ-型ドリフト層２とに挟まれた部分にチャネル領域を形成して、ＩＧＢＴ動作を行うようになっている。
【００７３】
このようなトレンチ型の横型ＩＧＢＴを備えた半導体装置としても、図１３（ａ）に示したようにホール阻止領域１４を備えることで、第１実施形態と同様の効果を得ることができる。なお、このようなトレンチ型の横型ＩＧＢＴとする場合でも、第２〜第４実施形態（変形例を含む）のような構造と組み合わせることもできる。
【００７４】
（第５実施形態の変形例）
上記第５実施形態では、第１実施形態と同様にホール阻止領域１４をｎ-型ドリフト層２の表面から埋込酸化膜１ｂに達する深さまで形成しているが、第３実施形態のようにホール阻止領域１４がｎ-型ドリフト層２の厚みの途中までの深さとされていても良い。その場合、例えば図１４に示すように、ホール阻止領域１４をトレンチゲート構造と同様の構造によって形成されるようにすることもできる。すなわち、トレンチ内を酸化膜およびＰｏｌｙ−Ｓｉ層で埋め込むことでホール阻止領域１４を形成しても良い。この場合、ホール阻止領域１４をトレンチゲート構造と同時に形成することができることから、製造工程の増加なしでホール阻止領域１４を形成することができる。
【００７５】
具体的には、図１５（ａ）に示すように、まずＳＯＩ基板１を用意したのち、活性層１ｃにて構成されるｎ-型ドリフト層２に対してトレンチ形成工程や側壁酸化工程およびＰｏｌｙ−Ｓｉ層成膜工程などのトレンチ分離構造９の形成工程を行う。次に、ｎ-型ドリフト層２に対してトレンチゲート構造形成用のトレンチ１７に加えて、ホール阻止領域１４の形成用のトレンチ４０を形成する。その後、ゲート酸化工程等を行うことによってトレンチ１７の内壁面にゲート絶縁膜１０を形成すると共に、トレンチ４０の側面に絶縁膜４１を形成する。そして、トレンチ１７、４０内を含む基板表面全面にドープドＰｏｌｙ−Ｓｉ層を成膜したのち、これをエッチバックすることでトレンチ１７内にゲート電極１１を形成すると共に、トレンチ４０内にＰｏｌｙ−Ｓｉ層４２を形成する。このようにして、トレンチゲート構造と同様の構造を有するトレンチ４０や絶縁膜４１およびＰｏｌｙ−Ｓｉ層４２により、ホール阻止領域１４を構成できる。この後は、横型ＩＧＢＴを形成するための各種工程、例えばＬＯＣＯＳ酸化工程やイオン注入による各種不純物形成工程を経て、図１５（ｂ）に示すように、ホール阻止領域１４をトレンチゲート構造と同様の構造によって形成した半導体装置が完成する。
【００７６】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第１実施形態に対してホール阻止領域１４をトレンチ分離構造９と同時に形成するようにしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７７】
図１６は、本実施形態の製造方法を経て製造される横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。図１７および図１８は、それぞれ、図１６におけるＤ−Ｄ’断面とＥ−Ｅ’断面の製造工程を示した断面図である。
【００７８】
図１６に示すように、横型ＩＧＢＴの周囲を囲むようにトレンチ分離構造９を形成しており、このトレンチ分離構造９により横型ＩＧＢＴの素子分離が為されている。図１７（ａ）および図１８（ａ）に示されるように、まずＳＯＩ基板１を用意したのち、活性層１ｃにて構成されるｎ-型ドリフト層２に対してトレンチ形成工程や側壁酸化工程およびＰｏｌｙ−Ｓｉ層成膜工程などのトレンチ分離構造９の形成工程を行う。このとき、同じ工程によって、同時にホール阻止領域１４も形成する。これにより、ホール阻止領域１４をトレンチ分離構造９と同時に形成することができる。この後は、横型ＩＧＢＴを形成するための各種工程、例えばＬＯＣＯＳ酸化工程やイオン注入による各種不純物形成工程を経て、図１７（ｂ）および図１８（ｂ）に示すように、ホール阻止領域１４をトレンチゲート構造と同様の構造によって形成した半導体装置が完成する。
【００７９】
このように、ホール阻止領域１４をトレンチ分離構造９と同様の構造によって形成されるようにすることもでき、トレンチ分離構造９と同時に形成することにより、製造工程の増加なしでホール阻止領域１４を形成することができる。
【００８０】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第１実施形態に対して半導体基板としてＳＯＩ基板１以外のものを用いたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８１】
図１９（ａ）、（ｂ）は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面図である。本実施形態にかかる半導体装置の上面レイアウトは第１実施形態で説明した図２と同様であり、図１９（ａ）は、図２におけるＡ−Ａ’断面図に相当し、図１９（ｂ）は、図２におけるＢ−Ｂ’断面図に相当している。
【００８２】
図１９（ａ）、（ｂ）に示すように、ｐ-型シリコン基板２１の上にｎ-型層２２を形成したものを半導体基板２０として用いている。そして、ｎ-型層２２によってｎ-型ドリフト層２を構成し、横型ＩＧＢＴのセルを囲み、ｎ-型ドリフト層２の表面からｐ-型シリコン基板２１に達するように、例えば、トレンチ内を絶縁膜やＰｏｌｙ−Ｓｉなどで埋め込んだトレンチ分離構造９が形成されている。このトレンチ分離構造９は、横型ＩＧＢＴの周囲を囲むように形成されており、このトレンチ分離構造９によりディープトレンチ素子分離構造が構成されており、横型ＩＧＢＴの素子分離が為されている。
【００８３】
そして、このようなディープトレンチ素子分離型とされた半導体装置においても、ホール阻止領域１４を形成している。このホール阻止領域１４も、例えばトレンチ分離構造９と同様に、トレンチ内を絶縁膜やＰｏｌｙ−Ｓｉなどで埋め込んだ構造によって構成される。このようにホール阻止領域１４をトレンチ分離構造９と同様の構造とすることで、これらを同時に形成できることから、製造工程の増加なしでホール阻止領域１４を形成できる。
【００８４】
このように、半導体基板２０としてｐ-型シリコン基板２１のような単なるシリコン基板などを用いた、ディープトレンチ素子分離型の横型ＩＧＢＴとしても良い。なお、ここではディープトレンチ素子分離を第１実施形態の構造の横型ＩＧＢＴに適用した場合について説明したが、第２〜第４実施形態（変形例を含む）のような構造と組み合わせることもできる。
【００８５】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態も、第７実施形態と同様に、第１実施形態に対して半導体基板としてＳＯＩ基板１以外のものを用いたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８６】
図２０（ａ）、（ｂ）は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面図である。本実施形態にかかる半導体装置の上面レイアウトは第１実施形態で説明した図２と同様であり、図２０（ａ）は、図２におけるＡ−Ａ’断面図に相当し、図２０（ｂ）は、図２におけるＢ−Ｂ’断面図に相当している。
【００８７】
図２０（ａ）、（ｂ）に示すように、本実施形態でも、ｐ-型シリコン基板３１の上にｎ-型層３２を形成したものを半導体基板３０として用いている。そして、ｎ-型層３２によってｎ-型ドリフト層２を構成し、横型ＩＧＢＴのセルを囲み、ｎ-型ドリフト層２の表面からｐ-型シリコン基板３１に達するように、ｐ-型分離領域３３が形成されている。このｐ-型分離領域３３とｎ-型ドリフト層２とのＰＮ接合により、接合分離構造が構成されている。なお、ｐ-型分離領域３３は、エミッタ電極１３に電気的に接続されており、ｐ-型シリコン基板３１およびｐ-型分離領域３３がエミッタ電位に固定されるようにしてある。これにより、接合分離構造が構成されており、横型ＩＧＢＴの素子分離が為されている。
【００８８】
このように、半導体基板３０としてｐ-型シリコン基板３１のような単なるシリコン基板などを用いた、接合分離型の横型ＩＧＢＴとしても良い。なお、ここでは接合分離を第１実施形態の構造の横型ＩＧＢＴに適用した場合について説明したが、第２〜第４実施形態（変形例を含む）のような構造と組み合わせることもできる。
【００８９】
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態は、第１実施形態に対してコレクタ電極１２の接触構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００９０】
図２１（ａ）、（ｂ）は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面図である。本実施形態にかかる半導体装置の上面レイアウトは第１実施形態で説明した図２と同様であり、図２１（ａ）は、図２におけるＡ−Ａ’断面図に相当し、図２１（ｂ）は、図２におけるＢ−Ｂ’断面図に相当している。
【００９１】
図２１（ａ）、（ｂ）に示すように、コレクタ領域４を高不純物濃度とされたｐ+型層４ａとそれよりも低不純物濃度とされたｐ型層４ｂとによって構成している。本実施形態の場合、ｐ+型層４ａを中心としてｐ型層４ｂがｐ+型層４ａの周囲を囲んでいる構造によってコレクタ領域４を構成している。そして、コレクタ電極１２がｐ+型層４ａとｐ型層４ｂの両方に電気的に接続されるようにし、コレクタ電極１２のうちｐ+型層４ａと接触している部分がオーミック接触、ｐ型層４ｂと接触している部分がバリア金属１２ａを介してショットキー接触となるようにしている。本実施形態では、ｐ+型層４ａを中心としてｐ型層４ｂがｐ+型層４ａの周囲を囲んでいる構造とされていることから、ショットキー接触させられたｐ型層４ｂがｐ+型層４ａよりもエミッタ側に配置された構造となっている。
【００９２】
第１実施形態で説明したように、ホール阻止領域１４を形成することによってｎ+型エミッタ領域７の近傍においてホール密度を高くすることが可能になるが、ターンオフ時には、このホールがエミッタに流れ込むため、寄生バイポーラトランジスタがオンし易くなり、スイッチング時の耐量が低下する可能性がある。
【００９３】
しかしながら、本実施形態の場合、コレクタ側において、コレクタ電極１２のうちｐ+型層４ａと接触している部分がオーミック接触、ｐ型層４ｂと接触している部分がショットキー接触となるようにすることで、ショットキー接触させた部分を備えるようにしている。このため、このショットキー接触とされた部分において、コレクタ側からのホールの注入が抑制され、蓄積キャリアを低減して、寄生バイポーラトランジスタがオンし難くなるようにできる。したがって、コレクタ電極１２にショットキー接触部分を設けることで、低オン電圧と高速スイッチング化の両立を維持しながらスイッチング耐圧を確保することが可能となる。
【００９４】
なお、ここではオーミック接触とショットキー接触を有する構造の一例を第１実施形態の構造に対して適用される場合について説明したが、第２〜第９実施形態（変形例も含む）の構造に対しても適用できる。
【００９５】
（他の実施形態）
上記各実施形態では、横型ＩＧＢＴの構成の一例を挙げて説明したが、適宜設計変更可能である。例えば、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの横型ＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの横型ＩＧＢＴに対しても本発明を適用することができる。
【符号の説明】
【００９６】
１    ＳＯＩ基板
１ａ  支持基板
１ｂ  埋込酸化膜
１ｃ  活性層
２    ｎ-型ドリフト層
４    コレクタ領域
４ａ  ｐ+型層
４ｂ  ｐ型層
５    ｎ型バッファ層
６    チャネルｐウェル層
７    ｎ+型エミッタ領域
８    ｐ+型コンタクト層
９    トレンチ分離構造
１０  ゲート絶縁膜
１１  ゲート電極
１２  コレクタ電極
１３  エミッタ電極
１４  ホール阻止領域
【図１】
0005729364.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005729364.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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