(57)【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に第１導電膜と第１絶縁膜とを順に積層するように形成し、
前記第１絶縁膜の形状を加工することで、前記第１導電膜上に島状の第２絶縁膜及び島状の第３絶縁膜を形成し、
前記島状の第２絶縁膜及び島状の第３絶縁膜をマスクとして用い、前記第１導電膜をドライエッチングにより加工することで、前記島状の第２絶縁膜の下部及び側部に位置する島状の第２導電膜と、前記島状の第３絶縁膜の下部及び側部に位置する島状の第３導電膜とを形成する液晶表示装置の作製方法。
【請求項２】
請求項１において、
前記第１導電膜は、タングステンまたは窒化タンタルを含む液晶表示装置の作製方法。
【請求項３】
請求項１において、
前記第１導電膜は、アルミニウムを含む導電膜と、前記アルミニウムを含む導電膜上に積層されたタングステンまたは窒化タンタルを含む導電膜とを有する液晶表示装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記ドライエッチングは、前記基板の温度を−２０℃以上０℃以下として行う液晶表示装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか１項において、
前記第１絶縁膜の形状は、ドライエッチングを用いて加工する液晶表示装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横電界方式の液晶表示装置と、その作製方法に関する。
【背景技術】
【０００２】
液晶表示装置は、液晶に電界を加えると液晶分子の配向が変化するのに伴い液晶の屈折率が変化する現象、すなわち液晶の電気光学効果を利用して、画像の表示を行う。素子基板に形成された画素電極及び共通電極により液晶層に電界を加える横電界方式の液晶表示装置は、素子基板に形成された画素電極と、対向基板に形成された共通電極により液晶層に電界を加える縦電界方式の液晶表示装置に比べて、広視野角での表示が可能である。
【０００３】
横電界方式の中でも、特にブルー相を示す液晶を用いたブルー相モードは、液晶の応答速度が１ｍｓｅｃ以下と速く、配向膜が不要である。そのため、ブルー相モードの液晶表示装置は、高速駆動により表示品質を向上させることができ、部品点数の削減により製造コストを低く抑えることが可能である。
【０００４】
下記の特許文献１及び特許文献２には、ブルー相モードの液晶表示装置における電極構造について記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１７１９３８号公報
【特許文献２】特開２００９−２１０６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ブルー相モードなどの横電界方式を採用した液晶表示装置では、その電極構造がメーカーによって異なっており、それぞれに特色のある技術的工夫が凝らされている。しかし、電極構造の検討は未だ十分であるとは言えず、ブルー相を示す液晶の特性を生かした新規な電極構造の提案が求められる。
【０００７】
また、シリコンやゲルマニウムを活性層に用いたトランジスタにおいて、光電流の発生を抑制するには、ゲート電極によって活性層を遮光することが有効である。しかし、この場合、ゲート電極と、ソース電極及びドレイン電極との間における寄生容量が大きくなるため、トランジスタのスイッチング速度が低下する。液晶表示装置の画素数が少ない場合、上記スイッチング速度の低下はさして問題とはならないが、液晶表示装置の大型化と高精細化が進み、画素数が２Ｋ×４Ｋまで増加すると、上記寄生容量は画素部の駆動速度の向上を阻む一因となる。
【０００８】
上述の問題に鑑み、本発明は、新規な電極構造を有する、横電界方式の液晶表示装置とその作製方法の提案を、課題の一つとする。
【０００９】
或いは、上述の問題に鑑み、本発明は、画素数を増加させても画素部における駆動速度の低下を抑えることができる、液晶表示装置とその作製方法の提案を、課題の一つとする。
【課題を解決するための手段】
【００１０】
ブルー相モードなどの横電界方式を採用した液晶表示装置の場合、ＴＮモードなどの一般的な縦電界方式に比べて、強い電界を液晶層にかける必要がある。なおかつ、基板の長手方向、すなわち水平方向における電界が強くなるように、画素電極と共通電極の配置及び形状を定めることが重要である。よって、ブルー相モードなどの横電界方式の場合、画素電極と共通電極の膜厚を縦電界方式の場合よりも厚くし、なおかつ画素電極と共通電極の側部の勾配を急峻にすることで、液晶層のうち表示に寄与する領域を大きく確保できるので、コントラストの向上を実現できると考えられる。
【００１１】
そこで、本発明の一態様に係る液晶表示装置では、一の導電膜を所望の形状に加工して、画素電極または共通電極となる一対の導電膜を形成する際に、ドライエッチングを用いる。そして、ドライエッチングによる加工の際に、上記一の導電膜を構成する導電性材料、或いは上記導電性材料とドライエッチングに用いるガスとの反応生成物を、上記一の導電膜上に形成された絶縁膜の側部に、堆積させる。よって、ドライエッチングにより形成された画素電極及び共通電極は、その上に絶縁膜が形成されており、なおかつ、画素電極及び共通電極を構成する導電膜の一部は、上記絶縁膜の側部にも位置する。この絶縁膜の側部に位置する一部の導電膜は、ラビットイヤー、或いはフェンスと呼ばれる。本発明の一態様では、ドライエッチングによって形成されたラビットイヤーも、画素電極及び共通電極として用いる。
【００１２】
具体的に、本発明の一態様に係る液晶表示装置では、第１基板と、第１基板上の第１導電膜及び第２導電膜と、上記第１導電膜上の第１絶縁膜、及び上記第２導電膜上の第２絶縁膜とを有する。第１導電膜の一部は第１絶縁膜の側部にも位置し、なおかつ、第２導電膜の一部は第２絶縁膜の側部にも位置する。第１導電膜と第２導電膜は、いずれか一方が画素電極、他方が共通電極として機能する。さらに、本発明の一態様に係る液晶表示装置では、第１導電膜及び第１絶縁膜と、第２導電膜及び第２絶縁膜とを間に挟むように、第１基板に対峙する第２基板を有する。そして、第１基板と第２基板の間に位置する液晶層を有し、上記液晶層は、ブルー相を示す液晶を含んでいる。
【００１３】
また、本発明の一態様に係る液晶表示装置では、上記構成に加えて、トランジスタを有し、上記トランジスタはゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上においてゲート電極と重なる活性層と、活性層上の第３導電膜及び第４導電膜とを有していても良い。上記活性層は、微結晶シリコンを含む層を有する。上記第３導電膜及び第４導電膜は、いずれか一方がソース電極、他方がドレイン電極として機能する。そして、上記第３導電膜及び第４導電膜は、活性層の側部と離隔している。また、開口部が形成された絶縁膜を、第３導電膜及び第４導電膜を覆うように活性層上に有し、開口部を介して第３導電膜に接続された第５導電膜と、開口部を介して第４導電膜に接続された第６導電膜とを、上記絶縁膜上に有する。そして、第１導電膜及び第２導電膜は、第５導電膜及び第６導電膜と共に、上記絶縁膜上に位置する。
【発明の効果】
【００１４】
本発明の一態様では、上記構成により、画素電極と共通電極の膜厚を縦電界方式の場合よりも厚くし、なおかつ画素電極と共通電極の側部の勾配を急峻にすることができる。そして、上記新規な電極構造を有する液晶表示装置により、液晶層のうち表示に寄与する領域を大きく確保できるので、コントラストの向上を実現できる。
【００１５】
或いは、本発明の一態様では、上記構成により、トランジスタにおける寄生容量を低減させることで、画素数を増加させても画素部における駆動速度の低下を抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】画素電極と共通電極の断面構造を示す図と、画素の断面構造を示す図。
【図２】画素電極及び共通電極の作製方法を示す図。
【図３】画素の上面図。
【図４】画素の一部を拡大した図。
【図５】画素の断面図。
【図６】トランジスタの断面図。
【図７】液晶表示装置の作製方法を示す図。
【図８】液晶表示装置の作製方法を示す図。
【図９】画素部の回路図。
【図１０】信号線駆動回路の構成を示す図。
【図１１】走査線駆動回路の構成を示す図。
【図１２】液晶表示装置の斜視図。
【図１３】電子機器の図。
【発明を実施するための形態】
【００１７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１８】
なお、本発明の一態様に係る液晶表示装置は、液晶素子が封止された状態にあるパネルと、該パネルに駆動回路、またはコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
【００１９】
さらに、本発明の一態様に係る液晶表示装置は、該液晶表示装置を作製する過程における、液晶素子が完成する前の一形態に相当する素子基板をその範疇に含み、当該素子基板は、トランジスタと、トランジスタを介して電圧が供給される画素電極及び共通電極を、複数の各画素に備える。
【００２０】
（実施の形態１）
図１（Ａ）に、本発明の一態様における、画素電極と共通電極の断面構造を一例として示す。図１（Ａ）では、基板１００上に画素電極１０１及び共通電極１０２が形成されている。なお、基板１００と、画素電極１０１及び共通電極１０２との間には、トランジスタなどの半導体素子、絶縁膜、配線などの導電膜が形成されていても良い。
【００２１】
また、画素電極１０１上には絶縁膜１０３が形成されており、共通電極１０２上には絶縁膜１０４が形成されている。そして、破線１０５で囲まれた画素電極１０１の一部は、絶縁膜１０３の側部に位置する。同様に、破線１０６で囲まれた共通電極１０２の一部は、絶縁膜１０４の側部に位置する。
【００２２】
また、画素電極１０１及び共通電極１０２と、絶縁膜１０３及び絶縁膜１０４とを間に挟んで、基板１００と対峙するように、基板１０７が設けられている。基板１００と基板１０７の間には、液晶層１０８が設けられている。液晶層１０８は、画素電極１０１と共通電極１０２の間にも存在する。
【００２３】
そして、液晶層１０８は、ブルー相を示す液晶を含んでいる。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤とを含む液晶層は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
【００２４】
図１（Ａ）に示す画素電極１０１と共通電極１０２は、破線１０５で囲まれた画素電極１０１の一部と、破線１０６で囲まれた共通電極１０２の一部とにより、基板１００の長手方向に対して垂直方向における幅を大きく確保することができる。上記構成により、画素電極１０１と共通電極１０２から、基板１００の長手方向、すなわち水平方向において電界が印加される領域を、垂直方向に広げることができる。
【００２５】
また、図１（Ａ）に示す画素電極１０１と共通電極１０２は、破線１０５で囲まれた画素電極１０１の一部と、破線１０６で囲まれた共通電極１０２の一部とにより、画素電極１０１と共通電極１０２の側部の勾配を急峻にすることができる。上記構成により、画素電極１０１と共通電極１０２の間において、水平方向の電界の強さを均一にすることができる。
【００２６】
ブルー相モードの場合、液晶層１０８のうち表示に寄与する領域とは、ブルー相を示す液晶の光学的な等方性と異方性を切り換えることができる強さの電界が、水平方向において印加できる領域となる。本発明の一態様では、画素電極１０１と共通電極１０２の膜厚を縦電界方式の場合よりも厚くし、なおかつ画素電極１０１と共通電極１０２の側部の勾配を急峻にすることで、液晶層１０８のうち表示に寄与する領域を大きく確保することができるので、コントラストの向上を実現できる。
【００２７】
なお、図１（Ａ）では、絶縁膜１０３及び絶縁膜１０４と、基板１０７とが離隔しており、絶縁膜１０３及び絶縁膜１０４と、基板１０７との間に液晶層１０８が存在している場合を例示している。しかし、本発明の一態様では、絶縁膜１０３及び絶縁膜１０４と、基板１０７とが、直接、或いは絶縁膜を間に挟んで接していても良い。この構成の場合、絶縁膜１０３及び絶縁膜１０４により、基板１００と基板１０７の間の距離を制御することができる。
【００２８】
次いで、図１（Ｂ）に、本発明の一態様における液晶表示装置が有する、画素の断面構造を一例として示す。図１（Ｂ）では、基板１００上にトランジスタ１０９と、画素電極１０１及び共通電極１０２が形成されている。
【００２９】
図１（Ｂ）では図１（Ａ）と同様に、画素電極１０１上には絶縁膜１０３が形成されており、共通電極１０２上には絶縁膜１０４が形成されている。そして、破線１０５で囲まれた画素電極１０１の一部は、絶縁膜１０３の側部に位置する。同様に、破線１０６で囲まれた共通電極１０２の一部は、絶縁膜１０４の側部に位置する。
【００３０】
また、画素電極１０１及び共通電極１０２と、絶縁膜１０３及び絶縁膜１０４とを間に挟んで、基板１００と対峙するように、基板１０７が設けられている。基板１００と基板１０７の間には、液晶層１０８が設けられている。液晶層１０８は、画素電極１０１と共通電極１０２の間にも存在する。
【００３１】
トランジスタ１０９は、ゲート電極１１０と、ゲート電極１１０上のゲート絶縁膜１１１と、ゲート絶縁膜１１１上においてゲート電極１１０と重なる活性層１１２と、活性層１１２上のソース電極１１３及びドレイン電極１１４を有する。トランジスタ１０９では、活性層１１２全体が、ゲート電極１１０と重なっているため、基板１００側からの光が活性層１１２に入射するのを防ぐことができる。
【００３２】
また、トランジスタ１０９は絶縁膜１１８で覆われており、絶縁膜１１８上に画素電極１０１及び共通電極１０２と、配線１１５とが形成されている。そして、ソース電極１１３は、絶縁膜１１８が有する開口部を介して配線１１５に接続され、配線１１５は絶縁膜１１８が有する開口部を介して、画像信号が供給される信号線１１６に接続されている。また、ドレイン電極１１４は、絶縁膜１１８が有する開口部を介して、画素電極１０１に接続されている。
【００３３】
なお、図１（Ｂ）では、配線１１５が信号線１１６に直接接続されている場合を例示しているが、配線１１５が別の導電膜を介して信号線１１６に接続されていても良い。また、図１（Ｂ）では、ドレイン電極１１４と画素電極１０１が直接接続されている場合を例示しているが、ドレイン電極１１４が別の導電膜を介して画素電極１０１と接続されていても良い。
【００３４】
また、配線１１５は、一の導電膜を所望の形状に加工することで、画素電極１０１及び共通電極１０２と共に形成することができる。信号線１１６は、一の導電膜を所望の形状に加工することで、ソース電極１１３及びドレイン電極１１４と共に形成することができる。
【００３５】
そして、図１（Ｂ）に示すトランジスタ１０９において、ソース電極１１３及びドレイン電極１１４は、実線１１７で囲んだ活性層１１２の側部と離隔しており、なおかつ、ゲート電極１１０と、ソース電極１１３及びドレイン電極１１４との間には、ゲート絶縁膜１１１及び活性層１１２が存在している。すなわち、活性層１１２全体がゲート電極１１０と重なっているのにも関わらず、ゲート絶縁膜１１１が、ゲート電極１１０とソース電極１１３及びドレイン電極１１４の両方に接している領域が存在しない。本発明の一態様では、上記構成により、ソース電極１１３及びドレイン電極１１４とゲート電極１１０との間に形成される寄生容量を低減させることができ、トランジスタ１０９のスイッチング速度を向上させることができる。
【００３６】
トランジスタ１０９のスイッチング速度を向上させることで、画素部における駆動速度の向上を実現することができる。特に、液晶表示装置の大型化と高精細化が進み、画素数が２Ｋ×４Ｋまで増加すると、画素部全体の寄生容量は非常に大きくなるため、本発明の上記構成により駆動速度の大幅な向上を実現することができる。
【００３７】
また、本発明の一態様では、活性層１１２に、シリコンまたはゲルマニウムなどの、非晶質半導体、微結晶半導体、多結晶半導体、または単結晶半導体を用いることができる。
【００３８】
なお、微結晶半導体は、多結晶半導体及び単結晶半導体とは異なり、大型基板への成膜が可能である。よって、微結晶半導体を用いたトランジスタは、多結晶半導体または単結晶半導体を用いたトランジスタに比べて、大型の液晶表示装置により適していると言える。また、微結晶半導体を用いたトランジスタは、非晶質半導体を用いたトランジスタに比べて、移動度、オン電流が共に高い。よって、微結晶半導体を用いたトランジスタは、速い応答速度を有するブルー相モードの液晶表示装置により適していると言える。
【００３９】
しかし、通常、微結晶シリコンを活性層に用いたトランジスタは、非晶質シリコンを活性層に用いたトランジスタに比べてオフ電流が高い。オフ電流が高い理由として、活性層の側部においてソース電極またはドレイン電極などの導電膜と微結晶シリコンを含む層との間にショットキー接合が形成され、上記導電膜から微結晶シリコンを含む層にホールが注入されることが挙げられる。トランジスタのオフ電流が高いと、画素電極と共通電極の間において電荷の保持を行うことができず、フリッカが生じやすくなる。
【００４０】
しかし、図１（Ｂ）に示すトランジスタ１０９では、ソース電極１１３及びドレイン電極１１４は、実線１１７で囲んだ活性層１１２の側部と、離隔している。すなわち、本発明の一態様では、ソース電極１１３及びドレイン電極１１４は、活性層１１２が有する微結晶半導体層の側部とは、接していない。よって、ソース電極１１３及びドレイン電極１１４と微結晶半導体層との間に電流が流れるのを防ぎ、ソース電極１１３及びドレイン電極１１４が微結晶半導体層に接している場合に比べて、オフ電流を低減させることができる。
【００４１】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。
【００４２】
トランジスタ１０９は、画素電極１０１と共通電極１０２の間に蓄積されている電荷を保持する機能を有する。よって、トランジスタ１０９のオフ電流が大きいと、トランジスタ１０９を介してリークする電荷量が大きくなり、フリッカが生じやすくなる。しかし、本発明の一態様では、トランジスタ１０９のオフ電流を低減させることができるので、電荷のリークを防ぐことでフリッカの発生を抑制し、表示品質を向上させることができる。
【００４３】
また、微結晶半導体を活性層に用いたトランジスタは、非晶質半導体を用いたトランジスタに比べて、光電流を生じやすい。しかし、本発明の一態様では、上述したように、活性層１１２全体をゲート電極１１０と重ねて、基板１００側からの光が活性層１１２に入射するのを防いでいるため、光電流の発生を抑制することができる。
【００４４】
なお、微結晶半導体を活性層に用いたトランジスタは、ソース電極及びドレイン電極が活性層の側部に接している場合、ゲート電極により活性層を遮光する構造を採用することで、上述したホールの注入によるオフ電流が増加する傾向にある。しかし、本発明の一態様では、上述したように、ソース電極１１３及びドレイン電極１１４が、活性層１１２の側部と離隔している。よって、ゲート電極１１０により活性層１１２を遮光する構造を採用していても、ソース電極１１３及びドレイン電極１１４と、活性層１１２が有する微結晶半導体層との間に電流が流れるのを防ぎ、オフ電流を低減させることができる。
【００４５】
次いで、画素電極及び共通電極の作製方法の一例について説明する。
【００４６】
まず、図２（Ａ）に示すように、絶縁膜２０１が形成された基板２００上に、導電膜２０２と、絶縁膜２０３とを順に形成する。後の導電膜２０２のドライエッチングにおいて、ラビットイヤーを形成するためには、導電膜２０２の膜厚は、少なくとも５０ｎｍ以上、より好ましくは１００ｎｍ以上であることが望ましい。
【００４７】
次に、図２（Ｂ）に示すように、所望の形状に加工されたマスク２０４を絶縁膜２０３上に形成した後、絶縁膜２０３をエッチングすることで、絶縁膜２０５を形成する。絶縁膜２０５の側部における勾配は、急峻である方が、導電膜２０２をドライエッチングする際にラビットイヤーが形成されやすく、また、ドライエッチング後に得られる導電膜２０６の側部の勾配を急峻にすることができるので、望ましい。具体的に、絶縁膜２０５の側部における表面と、下地となる導電膜２０２の表面との間に形成されるテーパー角θは、５０度以上９０度以下、より望ましくは６０度以上９０度以下とする。
【００４８】
なお、絶縁膜２０５の側部における勾配を急峻にするには、絶縁膜２０３をウェットエッチングよりもドライエッチングで加工することが望ましい。
【００４９】
次いで、マスク２０４を除去した後、図２（Ｃ）に示すように、絶縁膜２０５をマスクとして用いて、導電膜２０２の形状をドライエッチングにより加工することで、導電膜２０６を形成する。上記ドライエッチングの際に、導電膜２０２を構成する導電性材料、或いは上記導電性材料とドライエッチングに用いるガスの反応生成物を、絶縁膜２０５の側部に堆積させ、ラビットイヤーを形成する。
【００５０】
なお、ラビットイヤーは、導電膜２０２を構成する導電材料や、ドライエッチングの条件などによって、その形成のされやすさが異なる。例えば、タングステン、窒化タンタルなどを導電膜２０２に用いる場合、基板温度を−２０℃以上０℃以下とすると、ラビットイヤーが形成されやすい。
【００５１】
上記工程により、画素電極または共通電極となる導電膜２０６を形成することができる。
【００５２】
なお、膜厚の大きい導電膜をドライエッチングすることで、基板の垂直方向における幅が大きい画素電極及び共通電極を形成する場合、ドライエッチング前における導電膜の膜厚を数μｍ程度まで大きくすると、導電膜が横方向にドライエッチングされること（サイドエッチング）によりドライエッチング後の導電膜における側部の勾配がなだらかになる、サイドエッチングによりドライエッチング後の導電膜の線幅が細くなる、ドライエッチング中におけるマスクの消失によりドライエッチング後の導電膜の膜厚が小さくなる、などの問題が生じやすい。よって、ドライエッチングを用いる場合、大きな膜厚と、側部における勾配の急峻さとを兼ね備えるように、画素電極または共通電極を形成することは難しい。
【００５３】
しかし、本発明の一態様では、ラビットイヤーの形成により、基板１００の垂直方向における幅が大きい画素電極及び共通電極を、マスク数を増加させることなく容易に形成することができる。
【００５４】
（実施の形態２）
本実施の形態では、本発明の一態様に係る液晶表示装置の、画素の構成について説明する。
【００５５】
図３に、画素の上面図を一例として示す。また、図３に示した画素の一部を拡大した図面を、図４に示す。さらに、図４の破線Ａ１−Ａ２における断面図と、破線Ｂ１−Ｂ２における断面図と、破線Ｃ１−Ｃ２における断面図とを、図５に示す。
【００５６】
図３に示す画素は、トランジスタ３０１と、画素電極３０２と、共通電極３０３と、容量素子３０４とを有する。
【００５７】
トランジスタ３０１は、ゲート電極として機能する導電膜３０５と、ゲート絶縁膜３２０を間に挟んで導電膜３０５と重なる位置に形成された活性層３０６と、活性層３０６上のソース電極またはドレイン電極として機能する導電膜３０７及び導電膜３０８と、を有する。
【００５８】
導電膜３０５は、トランジスタ３０１のゲート電極の他に、走査線としても機能する。導電膜３０９、導電膜３１０、及び導電膜３１１は、信号線として機能する。また、導電膜３１２、及び導電膜３１３は、導電膜３０９、導電膜３１０、及び導電膜３１１に接続されており、共に信号線として機能する。
【００５９】
そして、導電膜３０７は、導電膜３０７上の絶縁膜３２１及び絶縁膜３２２が有する開口部を介して、導電膜３１２に接続されている。導電膜３０８は、導電膜３０８上の絶縁膜３２１及び絶縁膜３２２が有する開口部を介して、導電膜３１４に接続されている。導電膜３１４は、絶縁膜３２１及び絶縁膜３２２が有する開口部を介して、導電膜３１５に接続されている。導電膜３１５は、絶縁膜３２１及び絶縁膜３２２が有する開口部を介して、画素電極３０２に接続されている。
【００６０】
導電膜３１６は、ゲート絶縁膜３２０を間に挟んで、導電膜３１５と重なっている。導電膜３１６、ゲート絶縁膜３２０、導電膜３１５が重なっている部分が、容量素子３０４として機能する。
【００６１】
なお、導電膜３０５及び導電膜３１６は、基板３１８上に形成された絶縁膜３１９の上に導電膜を形成し、上記導電膜をエッチング等により所望の形状に加工することで、共に形成することができる。半導体層３１７及び活性層３０６は、ゲート絶縁膜３２０上に半導体膜を形成し、上記半導体膜をエッチング等により所望の形状に加工することで、共に形成することができる。導電膜３０９、導電膜３１０、導電膜３１１、導電膜３０７、導電膜３０８、及び導電膜３１５は、ゲート絶縁膜３２０または活性層３０６上に導電膜を形成し、上記導電膜をエッチング等により所望の形状に加工することで、共に形成することができる。画素電極３０２、共通電極３０３、導電膜３１２、及び導電膜３１４は、絶縁膜３２２上に導電膜を形成し、上記導電膜をエッチング等により所望の形状に加工することで、共に形成することができる。
【００６２】
本実施の形態では、絶縁膜３２１及び絶縁膜３２２上の導電膜３１２を介して、導電膜３０９と導電膜３１０とを接続しており、導電膜３１２、導電膜３０９及び導電膜３１０は信号線として機能する。そして、走査線として機能する導電膜３０５と導電膜３１２とが重なるようにすることで、信号線と走査線がクロスする部分において生じる寄生容量を低減させることができる。さらに、本実施の形態では、半導体層３１７が、走査線として機能する導電膜３０５と、信号線として機能する導電膜３１２との間に設けられているため、上記寄生容量をより低減させることができる。
【００６３】
次いで、図５に示したトランジスタ３０１の断面を、拡大して図６に示す。図６に示すように、トランジスタ３０１が有する活性層３０６には、微結晶半導体層３２９と、微結晶半導体層３２９上の非晶質半導体層３３０と、非晶質半導体層３３０上のソース領域またはドレイン領域として機能する不純物半導体層３３１及び不純物半導体層３３２とが含まれる。不純物半導体層３３１は、非晶質半導体層３３０と導電膜３０７の間に位置し、不純物半導体層３３２は、非晶質半導体層３３０と導電膜３０８の間に位置する。
【００６４】
なお、図６では、一の非晶質半導体層３３０が微結晶半導体層３２９と不純物半導体層３３１及び不純物半導体層３３２との間に設けられている場合を例示している。本発明の一態様では、活性層が、微結晶半導体層上に一対の非晶質半導体層を有し、一方の非晶質半導体層上に不純物半導体層の一つを有し、他方の非晶質半導体層上に不純物半導体層の他の一つを有していても良い。
【００６５】
また、トランジスタ３０１は、活性層３０６、導電膜３０７、及び導電膜３０８を覆っている絶縁膜３２１上に、もう一つのゲート電極（バックゲート電極）を有していても良い。トランジスタ３０１が、バックゲート電極を有している場合、ゲート電極にはスイッチングを制御するための信号が与えられ、バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、ゲート電極とバックゲート電極に、同じ高さの電位が与えられていても良いし、バックゲート電極にのみ接地電位などの固定の電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ３０１の閾値電圧を制御することができる。
【００６６】
微結晶半導体層３２９は、微結晶半導体を含む。微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、結晶粒界が形成される場合もある。
【００６７】
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１と非晶質シリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含んでいる。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００６８】
微結晶半導体層３２９の厚さ、即ち、ゲート絶縁膜３２０との界面から、微結晶半導体層３２９の突起（凸部）の先端までの距離を、３ｎｍ以上４１０ｎｍ以下、好ましくは２０ｎｍ以上１００ｎｍ以下とすることで、トランジスタのオフ電流を低減することができる。
【００６９】
また、微結晶半導体層３２９に含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることで、微結晶半導体層３２９の結晶性を高めることができるため好ましい。
【００７０】
非晶質半導体層３３０は、窒素を有する非晶質半導体で形成される。非晶質半導体層３３０に含まれる窒素は、例えばＮＨ基またはＮＨ２基として存在していてもよい。非晶質半導体としては、非晶質シリコンを用いることができる。
【００７１】
窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ  ｐｈｏｔｏｃｕｒｒｅｎｔ  ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。
【００７２】
トランジスタ３０１がｎチャネル型である場合、不純物半導体層３３１及び不純物半導体層３３２は、リンが添加された非晶質シリコン、リンが添加された微結晶シリコン等で形成する。また、リンが添加された非晶質シリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、トランジスタ３０１がｐチャネル型である場合、不純物半導体層３３１及び不純物半導体層３３２は、ボロンが添加された微結晶シリコン、ボロンが添加された非晶質シリコン等で形成する。なお、活性層３０６と、導電膜３０７及び導電膜３０８とがオーミックコンタクトをする場合は、不純物半導体層３３１及び不純物半導体層３３２を活性層３０６が有していなくともよい。
【００７３】
また、本発明の一態様では、図３乃至図６に示すように、ソース電極またはドレイン電極として機能する導電膜３０７及び導電膜３０８は、活性層３０６の側部と離隔している。すなわち、本発明の一態様では、導電膜３０７及び導電膜３０８が、活性層３０６が有する微結晶半導体層３２９の側部と接していない。そして、ソース電極またはドレイン電極として機能する導電膜３０７への、画像信号の電位の供給は、絶縁膜３２１及び絶縁膜３２２上の導電膜３１２を介して行われる。よって、トランジスタ３０１のオフ電流を低減させることができるので、電荷のリークを防ぎ、表示品質を向上させることができる。また、ソース電極またはドレイン電極として機能する導電膜３０８から、画素電極３０２への電位の供給は、絶縁膜３２１及び絶縁膜３２２上の導電膜３１４、及び、活性層３０６から離隔した導電膜３１５を介して行われる。上記構成により、導電膜３０７及び導電膜３０８と、ゲート電極として機能する導電膜３０５との間に形成される寄生容量を低減させることができるので、トランジスタ３０１のスイッチング速度を向上させることができる。
【００７４】
また、画素電極３０２、共通電極３０３、導電膜３１２、及び導電膜３１４上には、絶縁膜３２３、絶縁膜３２４、絶縁膜３２５、及び絶縁膜３２６が形成されている。そして、本発明の一態様では、画素電極３０２の一部が絶縁膜３２３の側部に、共通電極３０３の一部が絶縁膜３２４の側部に、それぞれ形成されている。また、図５では、導電膜３１２の一部が絶縁膜３２５の側部に、導電膜３１４の一部が絶縁膜３２６の側部にそれぞれ形成されている。
【００７５】
そして、基板３１８と対峙するように、基板３２７が設けられている。基板３１８と基板３２７の間には、液晶層３２８が設けられている。液晶層３２８は、画素電極３０２と共通電極３０３の間にも存在する。画素電極３０２と共通電極３０３と液晶層３２８とを含む領域が、液晶素子３３４として機能する。
【００７６】
また、図５では、基板３２７上に遮蔽膜３３３が設けられている。遮蔽膜３３３は、画素間における液晶の配向の乱れに起因するディスクリネーションが視認されるのを防ぐ、或いは、拡散した光が隣接する複数の画素に入射するのを防ぐ機能を有する。遮蔽膜３３３には、カーボンブラック、二酸化チタンよりも酸化数が小さい低次酸化チタンなどの黒色顔料を含む有機樹脂を用いることができる。または、クロムを用いた膜で、遮蔽膜を形成することも可能である。
【００７７】
液晶層３２８を形成するために行われる液晶の注入は、ディスペンサ式（滴下式）を用いても良いし、ディップ式（汲み上げ式）を用いていても良い。
【００７８】
また、基板３２７上に、特定の波長領域の光を選択的に透過するカラーフィルタを設けても良い。
【００７９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００８０】
（実施の形態３）
本実施の形態では、図５の断面図において示した本発明の一態様に係る液晶表示装置の作製方法について、図７及び図８を用いて説明する。なお、本実施の形態では、トランジスタ３０１がｎ型チャネル型である場合を例に挙げている。
【００８１】
まず、図７（Ａ）に示すように、基板３１８上に絶縁膜３１９を形成した後、絶縁膜３１９上に導電膜３０５及び導電膜３１６を形成する。
【００８２】
基板３１８として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板３１８には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【００８３】
絶縁膜３１９は必ずしも設ける必要はないが、絶縁膜３１９を設けることで、基板３１８中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、後に形成される活性層３０６中に拡散し、トランジスタ３０１の特性に悪影響を及ぼすのを防ぐことができる。絶縁膜３１９は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、窒化アルミニウム等の絶縁性を有する材料を用いて形成する。
【００８４】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
【００８５】
導電膜３０５及び導電膜３１６は、絶縁膜３１９を覆うように導電膜を形成した後、当該導電膜を所定の形状に加工（パターニング）することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。導電膜３０５及び導電膜３１６となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【００８６】
また、導電膜３０５及び導電膜３１６となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。
【００８７】
また、導電膜３０５及び導電膜３１６となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物、又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【００８８】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【００８９】
本実施の形態では、導電膜３０５及び導電膜３１６として、膜厚５０ｎｍのチタン膜、膜厚１００ｎｍのアルミニウム膜、膜厚５０ｎｍのチタン膜を順に積層することで得られる導電膜を用いる。
【００９０】
なお、マスクを用いずに、液滴吐出法を用いて選択的に導電膜３０５及び導電膜３１６を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【００９１】
また、導電膜３０５及び導電膜３１６は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
【００９２】
次いで、図７（Ｂ）に示すように、導電膜３０５及び導電膜３１６上にゲート絶縁膜３２０を形成した後、ゲート絶縁膜３２０を間に挟んで導電膜３０５と重なる位置に半導体層３１７及び活性層３０６を形成する。
【００９３】
ゲート絶縁膜３２０は、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、形成することができる。
【００９４】
ゲート絶縁膜３２０の厚さは、例えば、１ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上４００ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、膜厚３００ｎｍ程度の窒化珪素を含む単層の絶縁膜を、ゲート絶縁膜３２０として用いる。
【００９５】
なお、ゲート絶縁膜３２０のプラズマＣＶＤ法による形成工程においてグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、成膜速度を高めることができる。また、高周波数が１ＧＨｚ以上であるマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜３２０を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高いトランジスタ３０１を得ることができる。
【００９６】
また、ゲート絶縁膜３２０として、有機シランガスを用いたＣＶＤ法により酸化シリコン層を形成することで、後に形成する半導体層の結晶性を高め、トランジスタ３０１のオン電流及び移動度を高めることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００９７】
半導体層３１７及び活性層３０６は、微結晶半導体層、非晶質半導体層、不純物半導体層が順に積層された構造を有する。具体的には、種結晶となる第１の微結晶半導体層を形成した後、上記第１の微結晶半導体層を種結晶として結晶成長させることで得られる第２の微結晶半導体層と、第２の微結晶半導体層上の非晶質半導体層とを形成し、次いで、不純物半導体層を形成する。第１の微結晶半導体層、第２の微結晶半導体層、非晶質半導体層、及び不純物半導体層を形成した後に、第１の微結晶半導体層、第２の微結晶半導体層、非晶質半導体層、及び不純物半導体層で構成される半導体層を所望の形状に加工することで、半導体層３１７及び活性層３０６が得られる。第１の微結晶半導体層と第２の微結晶半導体層とが、半導体層３１７及び活性層３０６の最下層に位置する微結晶半導体層となる。
【００９８】
第１の微結晶半導体層としては、例えば、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を用いることができる。第１の微結晶半導体層の厚さは、３〜１００ｎｍとすることが好ましく、より好ましくは５〜５０ｎｍとする。
【００９９】
第１の微結晶半導体層は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、アルゴン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは１５０〜１５００倍にして堆積性気体を希釈して、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を形成する。このときの堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは２００〜２８０℃とする。
【０１００】
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
【０１０１】
なお、ゲート絶縁膜３２０を窒化珪素で形成すると、第１の微結晶半導体層の堆積初期において非晶質半導体が形成されやすく、第１の微結晶半導体層の結晶性が低くなるため、トランジスタ３０１のオン電流や移動度などの特性が悪い。このため、ゲート絶縁膜３２０を窒化珪素で形成する場合は、第１の微結晶半導体層を、シリコンまたはゲルマニウムを含む堆積性気体の希釈率の高い条件、または低温条件で堆積することが好ましい。代表的には、シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を２００〜２０００倍、好ましくは１５０〜１５００倍とする高希釈率条件が好ましい。また、第１の微結晶半導体層の堆積温度を２００〜２５０℃とする低温条件が好ましい。高希釈率条件または低温条件により、初期核発生密度が高まり、ゲート絶縁膜３２０上に形成される非晶質成分が低減し、第１の微結晶半導体層の結晶性が向上する。また、窒化珪素で形成したゲート絶縁膜３２０の表面を酸化処理することで、第１の微結晶半導体層の密着性が向上する。酸化処理としては、酸化気体の暴露、酸化ガス雰囲気でのプラズマ処理等がある。
【０１０２】
第１の微結晶半導体層を形成する際に、成膜圧力を５ｋＰａ以下とする場合は、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを用いることでプラズマの分解効率が向上し、第１の微結晶半導体層の成膜速度が高まる。或いは、第１の微結晶半導体層を形成する際に、成膜圧力を５ｋＰａより大きくする場合は、希ガスを用いずに、高周波電力を増幅させることで、第１の微結晶半導体層の成膜速度が高まる。また、成膜速度が高まることで、第１の微結晶半導体層に混入される不純物量が低減するため、第１の微結晶半導体層の結晶性を高めることができる。このため、トランジスタ３０１のオン電流及び移動度が高まると共に、スループットを高めることができる。
【０１０３】
第１の微結晶半導体層を形成する際の、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、成膜速度を高めることができる。
【０１０４】
第２の微結晶半導体層は、第１の微結晶半導体層上に形成する。第２の微結晶半導体層は、第１の微結晶半導体層を種結晶として成膜を行うことで、第１の微結晶半導体層上に形成することができる。
【０１０５】
第２の微結晶半導体層は、第１の微結晶半導体層と同様に、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。
【０１０６】
第２の微結晶半導体層の成膜時において、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、第１の微結晶半導体層と同様に微結晶半導体を形成する流量比を用いる。具体的には、第２の微結晶半導体層を形成する際、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を、１０〜２０００倍、好ましくは１５０〜１５００倍とすると良い。
【０１０７】
そして、第２の微結晶半導体層の成膜時における成膜圧力は、第１の微結晶半導体層の成膜時における成膜圧力よりも高くすることが好ましい。第２の微結晶半導体層の成膜時における成膜圧力を高くすることで、第１の微結晶半導体層が有する結晶粒どうしの隙間を埋めるように、第２の微結晶半導体を成膜することができる。
【０１０８】
非晶質半導体層は、第２の微結晶半導体層上に、部分的に結晶成長させる条件（結晶成長を低減させる条件）で成膜を行う。具体的に、非晶質半導体層は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。グロー放電プラズマの生成は、第１の微結晶半導体層と同様に行うことができる。
【０１０９】
そして、非晶質半導体層の成膜時において、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は、１０〜１５０倍、好ましくは２０〜１００倍とすると良い。さらに、非晶質半導体層の成膜時において、原料ガスに窒素を含む気体を用いることで、第１の微結晶半導体層の堆積条件よりも、結晶成長を低減することができる。具体的には、非晶質半導体層の堆積初期においては、原料ガスに窒素を含む気体が含まれるため、部分的に、結晶成長が抑制され、錐形状の微結晶半導体領域が成長する。さらに、堆積中期または後期では、錐形状の微結晶半導体の結晶成長が停止し、非晶質半導体のみが堆積される。この結果、非晶質半導体層を形成することができる。非晶質半導体層中の窒素の含有量は、５×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下であることが望ましい。
【０１１０】
第２の微結晶半導体層と非晶質半導体層とを合わせた膜厚は、５０〜３５０ｎｍとすることが好ましく、さらに好ましくは１２０〜２５０ｎｍとする。
【０１１１】
不純物半導体層は、プラズマＣＶＤ装置の処理室内において、シリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンを含む堆積性気体を水素で希釈して、リンが添加された非晶質シリコン、またはリンが添加された微結晶シリコンを形成する。なお、ｐ型のトランジスタを作製する場合は、不純物半導体層として、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより形成すればよい。
【０１１２】
本実施の形態では、半導体層３１７及び活性層３０６が有する第１の微結晶半導体層及び第２の微結晶半導体層のトータルの膜厚を８０ｎｍとし、非晶質半導体層の膜厚を７０ｎｍとし、不純物半導体層の膜厚を５０ｎｍとする。
【０１１３】
次に、図７（Ｃ）に示すように、ゲート絶縁膜３２０と、活性層３０６とを覆うように導電膜を形成した後、上記導電膜をエッチング等により加工することで、導電膜３０９、導電膜３１０、導電膜３０７、導電膜３０８、導電膜３１５を形成する。導電膜３０７及び導電膜３０８は、活性層３０６上において、活性層３０６の側部と離隔するように形成される。また、導電膜３１５は、ゲート絶縁膜３２０を間に挟んで導電膜３１６と重なる位置に形成される。
【０１１４】
導電膜３０９、導電膜３１０、導電膜３０７、導電膜３０８、導電膜３１５は、導電膜３０５及び導電膜３１６と同様の材料、及び同様の積層構造で形成することができる。
【０１１５】
なお、Ｃｕ−Ｍｇ−Ａｌ合金、Ｃｕ−Ｍｇ−Ｏ合金、Ｃｕ−Ｃａ−Ｏ合金、Ｃｕ−Ｍｇ−Ａｌ−Ｏ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｃｕ−Ｍｇ−Ｏ合金、Ｃｕ−Ｃａ−Ｏ合金、Ｃｕ−Ｍｇ−Ａｌ−Ｏ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜３０９、導電膜３１０、導電膜３１５に用いることで、ゲート絶縁膜３２０が酸化膜である場合において、導電膜３０９、導電膜３１０、導電膜３１５とゲート絶縁膜３２０との密着性を高めることができる。
【０１１６】
なお、エッチングにより導電膜３０７及び導電膜３０８を形成する際に、活性層３０６が有する不純物半導体層の導電膜３０７及び導電膜３０８から露出している部分をエッチングすることで、ソース領域及びドレイン領域として機能する一対の不純物半導体層を形成することができる。上記エッチングの際、活性層３０６が有する非晶質半導体層の一部がエッチングされても良い。
【０１１７】
また、導電膜３０７及び導電膜３０８を形成するためのエッチングと、ソース領域及びドレイン領域として機能する一対の不純物半導体層を形成するためのエッチングとを、一括ではなく、別々の工程において行っても良い。上記二つのエッチングを一括で行う場合、ドライエッチングを用いることができる。上記二つのエッチングを別々の工程で行う場合、導電膜３０７及び導電膜３０８を形成するためのエッチングをウェットエッチングで行い、ソース領域及びドレイン領域として機能する一対の不純物半導体層を形成するためのエッチングをドライエッチングで行うことができる。
【０１１８】
なお、ソース領域及びドレイン領域として機能する一対の不純物半導体層を形成するためのエッチングを行った後、活性層３０６にダメージを与えない条件において更にドライエッチングを行い、先のドライエッチングによる残渣などの不純物を、除去しても良い。
【０１１９】
ドライエッチングに用いるエッチングガスとしては、代表的にはＣｌ２、ＣＦ４、またはＮ２等を用いる。また、エッチング方法については特に限定はなく、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いることができる。
【０１２０】
また、ソース領域及びドレイン領域として機能する一対の不純物半導体層を形成するためのエッチングを行った後、活性層３０６の表面にプラズマ処理、例えば、水プラズマ処理、酸素プラズマ処理、アンモニアプラズマ処理、窒素プラズマ処理等を行ってもよい。水プラズマ処理は、水蒸気（Ｈ２Ｏ蒸気）に代表される、水を主成分とするガスを反応空間に導入し、プラズマを生成して、行うことができる。なお、この後、レジストマスクを除去する。ドライエッチングに続けて水プラズマ処理を行うことで、ドライエッチングの際に用いたレジストマスクの残渣を除去することができる。また、プラズマ処理を行うことで、ソース領域とドレイン領域の間の絶縁性を高めることができ、完成するトランジスタ３０１のオフ電流を低減し、特性のばらつきを低減することができる。
【０１２１】
以上の工程により、図７（Ｃ）に示すような、チャネル形成領域が微結晶半導体層で形成されるトランジスタ３０１を作製することができる。
【０１２２】
次いで、図７（Ｄ）に示すように、絶縁膜３２１及び絶縁膜３２２を形成する。本実施の形態では、絶縁膜３２１と絶縁膜３２２とを積層しているが、単層構造の絶縁膜としても良いし、３層以上の積層構造でもよい。
【０１２３】
絶縁膜３２１及び絶縁膜３２２として、例えば、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基として、水素の他、フッ素、フルオロ基、有機基（例えばアルキル基、芳香族炭化水素）のうち、少なくとも１種を有していても良い。そして、絶縁膜３２１及び絶縁膜３２２の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０１２４】
また、絶縁膜３２１及び絶縁膜３２２として、有機シランを用いて化学気相成長法により作製される酸化珪素膜を用いることもできる。有機シランとしては、珪酸エチル（ＴＥＯＳ：Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等を用いることができる。もちろん、モノシラン、ジシラン、又はトリシラン等の無機シランを用いて、酸化珪素、酸化窒化珪素、窒化珪素、窒化酸化珪素などを形成しても良い。
【０１２５】
本実施の形態では、窒化珪素を用いて膜厚３００ｎｍの絶縁膜３２１を形成し、アクリルを用いて膜厚１．５μｍの絶縁膜３２２を形成した。
【０１２６】
次いで、図８（Ａ）に示すように、絶縁膜３２１及び絶縁膜３２２に開口部を形成し、導電膜３０９の一部、導電膜３１０の一部、導電膜３０７の一部、導電膜３０８の一部、導電膜３１５の一部を露出させる。そして、開口部において、導電膜３０９、導電膜３１０、導電膜３０７、導電膜３０８、及び導電膜３１５に接するように、絶縁膜３２２上に導電膜３４０を形成した後、導電膜３４０上に絶縁膜３５０を形成する。
【０１２７】
導電膜３４０は、導電膜３０５及び導電膜３１６と同様の材料、及び同様の積層構造で形成することができる。特に、タングステンや窒化タンタルなどの導電性材料は、ドライエッチングによる加工の際に、導電性材料、或いは導電性材料とドライエッチングに用いるガスとの反応生成物を、マスクとして後に形成される絶縁膜３２３乃至絶縁膜３２６の側部に、堆積させやすい。アルミニウムなどのように、ドライエッチングによる加工の際に、マスクとして後に形成される絶縁膜３２３乃至絶縁膜３２６の側部に堆積されにくい導電性材料を、導電膜３４０に用いる場合は、タングステンや窒化タンタルなどの堆積させやすい導電性材料と組み合わせて用いることが望ましい。
【０１２８】
よって、例えば、アルミニウム膜上にタングステン膜を積層する２層構造、アルミニウム膜上に窒化タンタル膜を積層する２層構造とすることで、導電性が高いというアルミニウムの利点を生かしつつ、後のドライエッチング工程の際に、絶縁膜３２３乃至絶縁膜３２６の側部に導電膜を堆積させやすくするという利点をも得ることができる。
【０１２９】
また、還元性の高い元素であるチタンを用いてバリアメタル膜を形成すると、導電膜３０９、導電膜３１０、導電膜３０７、導電膜３０８、及び導電膜３１５上に薄い酸化膜ができていたとしても、バリアメタル膜に含まれるチタンがこの酸化膜を還元し、導電膜３０９、導電膜３１０、導電膜３０７、導電膜３０８、及び導電膜３１５と、導電膜３４０とが、それぞれ良好なコンタクトをとることができる。
【０１３０】
よって、例えば、チタン膜上にアルミニウム膜、タングステン膜を順に積層する３層構造、チタン膜上にアルミニウム膜、窒化タンタル膜を順に積層する３層構造とすることで、上述した２つの利点に加えて、下層の導電膜３０９、導電膜３１０、導電膜３０７、導電膜３０８、及び導電膜３１５との接続部における抵抗を下げるという利点を得ることができる。
【０１３１】
また、後のドライエッチング工程の際に、絶縁膜３２３乃至絶縁膜３２６の側部に導電膜を堆積させやすくするためには、導電膜３４０の膜厚は少なくとも５０ｎｍ以上、より好ましくは１００ｎｍ以上であることが望ましい。具体的に、導電膜３４０の膜厚は、５０ｎｍ以上１．５μｍ以下、より好ましくは１００ｎｍ以上１．０μｍ以下であることが望ましい。
【０１３２】
本実施の形態では、膜厚２００ｎｍのチタン膜、膜厚６００ｎｍのアルミニウム膜、膜厚２００ｎｍのタングステン膜を順に積層して、導電膜３４０を形成する。
【０１３３】
絶縁膜３５０は、平坦性の高い絶縁膜であることが、後に形成される画素電極３０２、共通電極３０３、導電膜３１２、及び導電膜３１４の高さを均一に揃える上で望ましい。絶縁膜３５０は、単層の絶縁膜で構成されていても良いし、積層された複数の絶縁膜で構成されていても良い。
【０１３４】
絶縁膜３５０として、例えば、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、シロキサン系樹脂等を用いることができる。そして、絶縁膜３５０の形成には、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０１３５】
また、絶縁膜３５０として、有機シランを用いて化学気相成長法により作製される酸化珪素膜を用いることもできる。有機シランとしては、珪酸エチル（ＴＥＯＳ：Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等を用いることができる。もちろん、モノシラン、ジシラン、又はトリシラン等の無機シランを用いて、酸化珪素、酸化窒化珪素、窒化珪素、窒化酸化珪素などを形成しても良い。
【０１３６】
本実施の形態では、アクリルを用いて膜厚１μｍの絶縁膜３５０を形成する。
【０１３７】
次いで、図８（Ｂ）に示すように、絶縁膜３５０を所望の形状に加工することで、島状の絶縁膜３２３乃至絶縁膜３２６を形成する。絶縁膜３５０の形状の加工は、ドライエッチングまたはウェットエッチングを用いることができる。特に、ドライエッチングを用いることで、絶縁膜３２３乃至絶縁膜３２６の側部の勾配を急峻にすることができる。絶縁膜３２３乃至絶縁膜３２６の側部の勾配が急峻であるほど、導電膜３４０をドライエッチングする際にラビットイヤーが形成されやすく、また、ドライエッチング後に得られる画素電極３０２、共通電極３０３、導電膜３１２、及び導電膜３１４の側部の勾配を急峻にすることができるので、望ましい。
【０１３８】
具体的に、絶縁膜３２３乃至絶縁膜３２６の側部における表面と、下地となる導電膜３４０の表面との間に形成されるテーパー角θは、５０度以上９０度以下、より望ましくは６０度以上９０度以下とする。
【０１３９】
次いで、図８（Ｃ）に示すように、絶縁膜３２３乃至絶縁膜３２６をマスクとして用い、ドライエッチングにより導電膜３４０の形状を加工することで、島状の画素電極３０２、共通電極３０３、導電膜３１２、及び導電膜３１４を形成する。導電膜３１２は、絶縁膜３２１及び絶縁膜３２２に形成された開口部を介して導電膜３０７、導電膜３０９及び導電膜３１０に接続している。導電膜３１４は、絶縁膜３２１及び絶縁膜３２２に形成された開口部を介して導電膜３０８、及び導電膜３１５に接続している。
【０１４０】
また、上記ドライエッチングにより、導電膜３４０を構成している導電性材料、或いは導電性材料とドライエッチングに用いるガスとの反応生成物が、絶縁膜３２３乃至絶縁膜３２６の側部に堆積される。よって、画素電極３０２は、絶縁膜３２３の下部のみならず、その側部にも位置している。共通電極３０３は、絶縁膜３２４の下部のみならず、その側部にも位置している。導電膜３１２は、絶縁膜３２５の下部のみならず、その側部にも位置している。導電膜３１４は、絶縁膜３２６の下部のみならず、その側部にも位置している。
【０１４１】
上記ドライエッチングにより、絶縁膜３２３乃至絶縁膜３２６の側部に導電性材料或いは反応生成物を堆積させやすくするには、ドライエッチングの際の基板の温度を低く保つ方が望ましい。例えば、タングステン、窒化タンタルなどを導電膜３４０に用いる場合、基板温度を−２０℃以上０℃以下とすると、ラビットイヤーが形成されやすい。
【０１４２】
上記ドライエッチングには、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いることができる。
【０１４３】
エッチングガスには、塩素、塩化硼素、塩化珪素、三塩化ホウ素または四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄または弗化窒素などのフッ素系ガス、酸素などを適宜用いることができる。
【０１４４】
具体的に、本実施の形態では、チタン膜、アルミニウム膜、タングステン膜を順に積層して形成された導電膜３４０を用いているので、エッチングガスである塩素の流量４５ｓｃｃｍ、四弗化炭素の流量５５ｓｃｃｍ、酸素の流量５５ｓｃｃｍ、反応圧力０．６７Ｐａ、下部電極の温度−１０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力３０００Ｗ、下部電極（バイアス側）に投入する電力１４０Ｗとした後、エッチングガスである塩素の流量２０ｓｃｃｍ、三塩化ホウ素の流量６０ｓｃｃｍ、反応圧力１．９Ｐａ、下部電極の温度−１０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力４５０Ｗ、下部電極（バイアス側）に投入する電力１００Ｗとなるように、途中で条件を変更してドライエッチングを行う。
【０１４５】
或いは、チタン膜、アルミニウム膜、窒化タンタル膜を順に積層して形成された導電膜３４０を用いる場合、エッチングガスである塩素の流量１００ｓｃｃｍ、反応圧力２．０Ｐａ、下部電極の温度−１０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力１０００Ｗ、下部電極（バイアス側）に投入する電力５０Ｗとした後、エッチングガスである塩素の流量２０ｓｃｃｍ、三塩化ホウ素の流量６０ｓｃｃｍ、反応圧力１．９Ｐａ、下部電極の温度−１０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力４５０Ｗ、下部電極（バイアス側）に投入する電力１００Ｗとなるように、途中で条件を変更してドライエッチングを行う。
【０１４６】
上記工程の後、基板３１８と対峙するように基板３２７を設け、液晶層３２８を供給することで、図５に示したような液晶表示装置を得ることができる。
【０１４７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１４８】
（実施の形態４）
本実施の形態では、本発明の液晶表示装置が有する画素部の具体的な構成について説明する。図９に、画素部４００の具体的な回路図を一例として示す。
【０１４９】
図９において、画素部４００が有する各画素４０１は、液晶素子４０２と、当該液晶素子４０２への画像信号の供給を制御するトランジスタ４０３と、液晶素子４０２の画素電極と共通電極の間の電圧を保持するための容量素子４０４とを有する。液晶素子４０２は、画素電極と、共通電極と、画素電極と共通電極間の電圧が印加される液晶を含んだ液晶層とを有している。
【０１５０】
液晶層には、ブルー相を示す液晶など、横電界方式に対応した液晶材料を用いることができる。
【０１５１】
そして、上記複数の画素４０１には、上記複数の画素４０１を選択するための複数の走査線と、選択された画素４０１に画像信号を供給するための複数の信号線とが、それぞれ接続されている。具体的に、各画素４０１は、信号線Ｓ１から信号線Ｓｘの少なくとも１つと、走査線Ｇ１から走査線Ｇｙの少なくとも１つとに接続されている。
【０１５２】
トランジスタ４０３は、液晶素子４０２の画素電極に、信号線の電位を与えるか否かを制御する。液晶素子４０２の共通電極には、所定の基準電位が与えられている。
【０１５３】
なお、トランジスタが有するソース端子とドレイン端子は、トランジスタの極性及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソース端子と呼ばれ、高い電位が与えられる端子がドレイン端子と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレイン端子と呼ばれ、高い電位が与えられる端子がソース端子と呼ばれる。以下、ソース端子とドレイン端子のいずれか一方を第１端子、他方を第２端子とし、トランジスタ４０３と液晶素子４０２の具体的な接続関係について説明する。
【０１５４】
また、トランジスタのソース端子とは、活性層の一部であるソース領域、或いは活性層に接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。
【０１５５】
トランジスタ４０３のゲート電極は走査線Ｇ１から走査線Ｇｙのいずれか１つに接続されている。トランジスタ４０３の第１端子は信号線Ｓ１から信号線Ｓｘのいずれか１つに接続され、トランジスタ４０３の第２端子は、液晶素子４０２の画素電極に接続されている。
【０１５６】
なお、画素４０１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。
【０１５７】
図９では、画素４０１において、一のトランジスタ４０３をスイッチング素子として用いている場合について示しているが、本発明はこの構成に限定されない。一のスイッチング素子として機能する複数のトランジスタを用いていても良い。複数のトランジスタが一のスイッチング素子として機能する場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【０１５８】
本明細書において、トランジスタが直列に接続されている状態とは、例えば、第１のトランジスタの第１端子と第２端子のいずれか一方のみが、第２のトランジスタの第１端子と第２端子のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタの第１端子が第２のトランジスタの第１端子に接続され、第１のトランジスタの第２端子が第２のトランジスタの第２端子に接続されている状態を意味する。
【０１５９】
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。
【０１６０】
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【０１６１】
次いで、図９に示す画素部４００の動作の一例について説明する。
【０１６２】
まず、走査線Ｇ１にパルスを有する信号が入力されることで、走査線Ｇ１が選択される。選択された走査線Ｇ１に接続された複数の各画素４０１において、トランジスタ４０３がオンになる。そして、トランジスタ４０３がオンの状態の時に、信号線Ｓ１から信号線Ｓｘに画像信号の電位が与えられると、オンのトランジスタ４０３を介して、容量素子４０４に電荷が蓄積され、画像信号の電位が液晶素子４０２の画素電極に与えられる。
【０１６３】
液晶素子４０２では、画素電極と共通電極の間に与えられる電圧の値に従って、液晶分子の配向が変化し、透過率が変化する。よって、液晶素子４０２は、画像信号の電位によってその透過率が制御されることで、階調を表示することができる。
【０１６４】
信号線Ｓ１から信号線Ｓｘへの画像信号の入力が終了すると、走査線Ｇ１の選択は終了する。走査線Ｇ１の選択が終了すると、該走査線Ｇ１に接続された画素４０１において、トランジスタ４０３がオフになる。すると、液晶素子４０２は、画素電極と共通電極の間に与えられた電圧を保持することで、階調の表示を維持する。
【０１６５】
次に、走査線Ｇ２乃至走査線Ｇｙが順に選択され、走査線Ｇ１が選択されていた期間と同様の動作が、走査線Ｇ２乃至走査線Ｇｙに接続された画素において順に行われる。上記動作により、画素部４００において画像を表示することができる。
【０１６６】
本発明の一態様に係る液晶表示装置では、カラーフィルタを用いることでカラーの画像を表示しても良いし、異なる色相の光を発する複数の光源を順次点灯させることで、カラーの画像を表示しても良い。
【０１６７】
なお、異なる色相の光を発する複数の光源を順次点灯させることでカラーの画像を表示する方式の場合、各色に対応した画像の表示を１フレーム期間内に行う必要がある。そのため、カラーフィルタを用いた方式に比べ、画素部への画像信号の書き込み回数が多くなるため、フレーム周波数が低くなりやすい。しかし、本発明の一態様では、応答速度が１ｍｓｅｃ以下と短いブルー相を示す液晶を、液晶素子が有する液晶層に用いる。そのため、画像信号の画素への書き込みを高速で行うことで、フレーム周波数が低くなるのを防ぐことができるので、各色の画像が合成されずに個別に視認されるカラーブレイクと呼ばれる現象や、フリッカの発生を防ぐことができる。
【０１６８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１６９】
（実施の形態５）
本実施の形態では、画素部の動作を制御する駆動回路の構成について、説明する。
【０１７０】
図１０に、信号線駆動回路の構成を一例として示す。図１０に示す信号線駆動回路は、シフトレジスタ４５０、レベルシフタ４５１、デジタルバッファ４５２、第１記憶回路４５３、第２記憶回路４５４、アナログバッファ４５５を有している。
【０１７１】
信号線駆動回路の動作について説明する。シフトレジスタ４５０に、スタートパルス信号ＳＳＰと、クロック信号ＳＣＫと、クロック信号ＳＣＫとは逆位相の電位を有するクロック信号ＳＣＫＢとが入力されると、シフトレジスタ４５０は、パルスが順次シフトするタイミング信号を生成する。
【０１７２】
シフトレジスタ４５０から出力されたタイミング信号は、レベルシフタ４５１においてその電位の振幅が調整された後、デジタルバッファ４５２を介して第１記憶回路４５３に入力される。
【０１７３】
第１記憶回路４５３には、画像信号ＩＭＧが入力される。第１記憶回路４５３にタイミング信号が入力されると、該タイミング信号のパルスに従って、画像信号ＩＭＧがサンプリングされ、第１記憶回路４５３が有する複数の記憶素子に順に書き込まれる。すなわち、シリアルで信号線駆動回路に入力された画像信号ＩＭＧが、第１記憶回路４５３にパラレルで書き込まれる。第１記憶回路４５３に書き込まれた画像信号ＩＭＧは、保持される。
【０１７４】
なお、第１記憶回路４５３が有する複数の記憶素子に順に画像信号ＩＭＧを書き込んでも良いが、第１記憶回路４５３が有する複数の記憶素子をいくつかのグループに分け、該グループごとに並行して画像信号ＩＭＧを入力する、いわゆる分割駆動を行っても良い。なおこのときのグループ内の記憶素子数を分割数と呼ぶ。例えば４つの記憶素子ごとにグループに分けた場合、４分割で分割駆動することになる。
【０１７５】
第２記憶回路４５４には、ラッチ信号ＬＰが入力される。第１記憶回路４５３への、画像信号ＩＭＧの書き込みが一通り終了した後、帰線期間において、第２記憶回路４５４に入力されるラッチ信号ＬＰのパルスに従い、第１記憶回路４５３に保持されている画像信号ＩＭＧが、第２記憶回路４５４に一斉に書き込まれ、保持される。画像信号ＩＭＧを第２記憶回路４５４に送出し終えた第１記憶回路４５３では、再びシフトレジスタ４５０からのタイミング信号に従って、次の画像信号ＩＭＧの書き込みが順次行われる。この２順目の１ライン期間中には、第２記憶回路４５４に書き込まれ、保持されている画像信号ＩＭＧが、アナログバッファ４５５を介して信号線に送られる。
【０１７６】
次いで、各走査線駆動回路の構成について説明する。図１１に、走査線駆動回路の構成を一例として示す。図１１に示す走査線駆動回路は、シフトレジスタ４６０、レベルシフタ４６２、デジタルバッファ４６３を有している。
【０１７７】
図１１に示す走査線駆動回路の動作について説明する。走査線駆動回路において、シフトレジスタ４６０は、スタートパルス信号ＧＳＰと、クロック信号ＧＣＫと、クロック信号ＧＣＫとは逆位相の電位を有するクロック信号ＧＣＫＢとが入力されると、パルスが順次シフトする選択信号Ｇｏｕｔを生成する。
【０１７８】
なお、図１１では、シフトレジスタ４６０が、複数のフリップフロップＧＳＲを有している場合を例示している。そして、複数のフリップフロップＧＳＲのそれぞれから、選択信号Ｇｏｕｔが出力される。具体的には、初段のフリップフロップＧＳＲから選択信号Ｇｏｕｔ１が出力され、二段目のフリップフロップＧＳＲから選択信号Ｇｏｕｔ２が出力され、三段目のフリップフロップＧＳＲから選択信号Ｇｏｕｔ３が出力される。すなわち、シフトレジスタ４６０がｙ段のフリップフロップＧＳＲを有しているならば、シフトレジスタ４６０から選択信号Ｇｏｕｔ１乃至選択信号Ｇｏｕｔｙが出力されることとなる。
【０１７９】
シフトレジスタ４６０から出力された選択信号Ｇｏｕｔは、レベルシフタ４６２においてその電位の振幅が調整された後、デジタルバッファ４５２を介して画素部の走査線に入力される。
【０１８０】
画素部が有する画素は、走査線駆動回路から入力された選択信号Ｇｏｕｔにより選択される。信号線駆動回路から信号線を介して画素部に送られた画像信号ＩＭＧは、上記選択された画素に入力される。
【０１８１】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１８２】
（実施の形態６）
図１２は、液晶表示装置の構造を示す、斜視図の一例である。図１２に示す液晶表示装置は、一対の基板間に画素部が形成されたパネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、複数の光源１６０７を有するバックライト１６２０と、反射板１６０６と、回路基板１６０８と、信号線駆動回路の形成された基板１６１１とを有している。
【０１８３】
パネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、反射板１６０６とは、順に積層されている。バックライト１６２０は導光板１６０５の端部に配置されている。導光板１６０５内部に拡散された光源１６０７からの光は、第１の拡散板１６０２、プリズムシート１６０３及び第２の拡散板１６０４によって、均一にパネル１６０１に照射される。
【０１８４】
なお、本実施の形態では、第１の拡散板１６０２と第２の拡散板１６０４とを用いているが、拡散板の数はこれに限定されず、単数であっても３以上であっても良い。そして、拡散板は導光板１６０５とパネル１６０１の間に設けられていれば良い。よって、プリズムシート１６０３よりもパネル１６０１に近い側にのみ拡散板が設けられていても良いし、プリズムシート１６０３よりも導光板１６０５に近い側にのみ拡散板が設けられていても良い。
【０１８５】
またプリズムシート１６０３は、図１２に示した断面が鋸歯状の形状に限定されず、導光板１６０５からの光をパネル１６０１側に集光できる形状を有していれば良い。
【０１８６】
回路基板１６０８には、パネル１６０１に入力される各種信号を生成する回路、またはこれら信号に処理を施す回路などが設けられている。そして、図１２では、回路基板１６０８とパネル１６０１とが、ＣＯＦテープ１６０９を介して接続されている。また、信号線駆動回路の形成された基板１６１１が、ＣＯＦ（Ｃｈｉｐ  ＯＮ  Ｆｉｌｍ）法を用いてＣＯＦテープ１６０９に接続されている。
【０１８７】
図１２では、バックライト１６２０の駆動を制御する制御系の回路が回路基板１６０８に設けられており、該制御系の回路とバックライト１６２０とがＦＰＣ１６１０を介して接続されている例を示している。ただし、上記制御系の回路はパネル１６０１に形成されていても良く、この場合はパネル１６０１とバックライト１６２０とがＦＰＣなどにより接続されるようにする。
【０１８８】
なお、図１２では、パネル１６０１の端部に配置されたエッジライト型のバックライト１６２０を用いている場合を例示しているが、本発明はこの構成に限定されない。本発明の一態様では、パネル１６０１の直下に配置される直下型のバックライトを用いていても良い。或いは、本発明の一態様では、フロントライトを用いていても良い。
【０１８９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０１９０】
本発明の一態様に係る液晶表示装置は、液晶層のうち表示に寄与する領域を大きく確保できるので、コントラストの向上を実現できる。また、本発明の一態様に係る液晶表示装置は、トランジスタのオフ電流の低減によりフリッカの発生を抑えるという効果と、トランジスタにおける寄生容量の低減により、駆動周波数を高めるという効果を得ることができる。よって、上記液晶表示装置を用いた電子機器は、品質の高い画像の表示を行うことができる。
【０１９１】
本発明の一態様に係る液晶表示装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る液晶表示装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１３に示す。
【０１９２】
図１３（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様に係る液晶表示装置は、表示部５００３または表示部５００４に用いることができる。表示部５００３または表示部５００４に本発明の一態様に係る液晶表示装置を用いることで、品質の高い画像の表示を行うことができる携帯型ゲーム機を提供することができる。なお、図１３（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１９３】
図１３（Ｂ）はノート型パーソナルコンピュータであり、筐体５２０１、表示部５２０２、キーボード５２０３、ポインティングデバイス５２０４等を有する。本発明の一態様に係る液晶表示装置は、表示部５２０２に用いることができる。表示部５２０２に本発明の一態様に係る液晶表示装置を用いることで、品質の高い画像の表示を行うことができるノート型パーソナルコンピュータを提供することができる。
【０１９４】
図１３（Ｃ）は携帯情報端末であり、筐体５４０１、表示部５４０２、操作キー５４０３等を有する。本発明の一態様に係る液晶表示装置は、表示部５４０２に用いることができる。表示部５４０２に本発明の一態様に係る液晶表示装置を用いることで、品質の高い画像の表示を行うことができる携帯情報端末を提供することができる。
【０１９５】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【０１９６】
本実施例は、上記実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０１９７】
１００    基板
１０１    画素電極
１０２    共通電極
１０３    絶縁膜
１０４    絶縁膜
１０５    破線
１０６    破線
１０７    基板
１０８    液晶層
１０９    トランジスタ
１１０    ゲート電極
１１１    ゲート絶縁膜
１１２    活性層
１１３    ソース電極
１１４    ドレイン電極
１１５    配線
１１６    信号線
１１７    実線
１１８    絶縁膜
２００    基板
２０１    絶縁膜
２０２    導電膜
２０３    絶縁膜
２０４    マスク
２０５    絶縁膜
２０６    導電膜
３０１    トランジスタ
３０２    画素電極
３０３    共通電極
３０４    容量素子
３０５    導電膜
３０６    活性層
３０７    導電膜
３０８    導電膜
３０９    導電膜
３１０    導電膜
３１１    導電膜
３１２    導電膜
３１３    導電膜
３１４    導電膜
３１５    導電膜
３１６    導電膜
３１７    半導体層
３１８    基板
３１９    絶縁膜
３２０    ゲート絶縁膜
３２１    絶縁膜
３２２    絶縁膜
３２３    絶縁膜
３２４    絶縁膜
３２５    絶縁膜
３２６    絶縁膜
３２７    基板
３２８    液晶層
３２９    微結晶半導体層
３３０    非晶質半導体層
３３１    不純物半導体層
３３２    不純物半導体層
３３３    遮蔽膜
３３４    液晶素子
３４０    導電膜
３５０    絶縁膜
４００    画素部
４０１    画素
４０２    液晶素子
４０３    トランジスタ
４０４    容量素子
４５０    シフトレジスタ
４５１    レベルシフタ
４５２    デジタルバッファ
４５３    記憶回路
４５４    記憶回路
４５５    アナログバッファ
４６０    シフトレジスタ
４６２    レベルシフタ
４６３    デジタルバッファ
１６０１    パネル
１６０２    拡散板
１６０３    プリズムシート
１６０４    拡散板
１６０５    導光板
１６０６    反射板
１６０７    光源
１６０８    回路基板
１６０９    ＣＯＦテープ
１６１０    ＦＰＣ
１６１１    基板
１６２０    バックライト
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５２０１    筐体
５２０２    表示部
５２０３    キーボード
５２０４    ポインティングデバイス
５４０１    筐体
５４０２    表示部
５４０３    操作キー
【図１】
0005836846.tif 000002
【図２】
0005836846.tif 000003
【図３】
0005836846.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0005836846.tif 000010
【図１０】
0005836846.tif 000011
【図１１】
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【図１２】
0005836846.tif 000013
【図１３】
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