(57)【特許請求の範囲】
【請求項１】
第１の回路と、第２の回路と、前記第１および第２の回路間に介在する検査回路とを含む検査システムであって、
前記検査回路は複数のラッチ回路から構成され、
前記検査回路は、前記複数のラッチ回路のそれぞれの入力を前記第１の回路に接続し、
前記複数のラッチ回路のそれぞれの出力を前記第２の回路に接続することにより、前記第１及び第２の回路間の信号伝達を制御する信号伝達制御手段と、前記第１の回路の出力を前記複数のラッチ回路のそれぞれにラッチした後、前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第１の回路の出力を前記シフトレジスタを介して検査用に外部に出力する検査出力手段と、外部から入力される検査信号を、前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第２の回路に入力する検査入力手段とを有し、
前記信号伝達制御手段と前記検査出力手段と前記検査入力手段とを切り替えて使用するとともに、前記各々の手段は、各手段を実現する回路の少なくとも一部を互いに共有すると共に、
前記第１の回路は複数の記憶素子を配列状に並べた記憶素子アレイを含み、
前記第２の回路は複数の画素を配列状に並べた画素アレイを含み、
前記記憶素子アレイの出力を前記検査回路を通して前記画素アレイで表示することによって前記記憶素子アレイの出力を検査することを特徴とする検査システム。
【請求項２】
前記外部から入力される検査信号と、前記検査出力手段から出力される検査信号とを比較して、前記検査回路自体の動作を検査することを特徴とする請求項１に記載の検査システム。
【請求項３】
前記検査出力手段から出力されたデータを圧縮するパターン圧縮回路を、更に含むことを特徴とする請求項１又は２に何れか一項に記載の検査システム。
【請求項４】
前記検査入力手段に入力される検査データを生成するパターン生成回路を、更に含むことを特徴とする請求項１乃至３の何れか一項に記載の検査システム。
【請求項５】
前記第１および第２の回路ならびに前記検査回路は、同一の基板上に設けられていることを特徴とする請求項１乃至４の何れか一項に記載の検査システム。
【請求項６】
請求項１乃至５の何れか一項に記載の検査システムを用いたことを特徴とする半導体装置。
【請求項７】
通常動作時には、第１の回路から第２の回路への信号伝達を、これら回路間に介在する複数のラッチ回路にラッチして実行するようにした半導体装置における検査方法であって、
検査出力時には、前記第１の回路の出力を前記複数のラッチ回路のそれぞれにラッチした後、前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第１の回路の出力を前記シフトレジスタを介して検査用に外部に出力する第１のステップと、
検査入力時には、外部から入力される検査信号を、前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第２の回路へ入力する第２のステップと、
を含み、
前記第１の回路は複数の記憶素子を配列状に並べた記憶素子アレイを含み、
前記第２の回路は複数の画素を配列状に並べた画素アレイを含み、
前記記憶素子アレイの出力を前記複数のラッチ回路を通して前記画素アレイで表示することによって前記記憶素子アレイの出力を検査することを特徴とする検査方法。
【請求項８】
前記第２のステップにおいて、前記外部から入力される検査信号と、前記シフトレジスタから出力される検査信号とを比較して、前記シフトレジスタ自体の動作を検査することを特徴とする請求項７に記載の検査方法。
【請求項９】
前記検査出力時に出力されたデータをパターン圧縮回路により圧縮することを特徴とする請求項７又は８の何れか一項に記載の検査方法。
【請求項１０】
前記検査入力時に入力される検査データをパターン生成回路により生成することを特徴とする請求項７乃至９の何れか一項に記載の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検査システム及びそれを用いた半導体装置並びに検査方法に関し、特に表示装置もしくは半導体装置に内蔵される検査システムに関する。
【背景技術】
【０００２】
近年の技術の発展に伴い、従来はシリコン技術によって作成されたＬＳＩ(Large Scale Integrated circuit)等によって外部に設けられていた駆動回路等の各種回路を支持基板上に内蔵した表示装置が実用化されている。このような回路内蔵型表示装置の一例として、高価な石英基板を用いた高温プロセスによる高温ポリシリコンＴＦＴ（Thin Film Transistor）技術による表示装置が公知である。また、低温プロセスによって前駆膜を形成し、これをレーザ等でアニール(anneal)することで多結晶化する低温ポリシリコン技術により、ガラス基板等の上に回路を内蔵した表示装置も実用化されている。
【０００３】
具体的な例として、特許文献１にアクティブマトリクス型表示装置が開示されている。図３６は、特許文献１の図３７に記載されている従来の一般的な駆動回路一体型液晶表示装置のディスプレイシステムの一例の構成図である。
【０００４】
図３６を参照すると、従来の駆動回路一体型液晶表示装置においては、マトリクス状に配線されＭ行Ｎ列の画素が配置されたアクティブマトリクス表示領域１１０、行方向の走査回路（走査線（ゲート線）駆動回路）１０９、列方向の走査回路（データ線駆動回路）３５０４、アナログスイッチ３５０５及びレベルシフタ３５０３等が、表示デバイス基板１０１上に、ポリシリコンＴＦＴによって一体化して形成されている。
【０００５】
また、コントローラＩＣ（Integrated Circuit）１０２として、コントローラ１１３、メモリ１１１、デジタル・アナログ変換回路（ＤＡＣ：Digital to Analog Converter ）３５０２及び走査回路／データレジスタ３５０１等が単結晶シリコンのウエハー上に形成された集積回路チップ（ＩＣチップ）が、表示デバイス基板１０１の外部に実装されている。更に、インタフェース回路１１４がシステム側回路基板１０３上に形成され、コントローラ１１３及びメモリ１１１と接続されている。
【０００６】
また、ポリシリコンＴＦＴで構成された従来の駆動回路一体型液晶表示装置の中には、ＤＡＣ回路等のより複雑な回路を一体化して形成した装置も存在する。図３７は、特許文献１の図３８に記載されている従来のＤＡＣ回路内蔵型の駆動回路一体型液晶表示装置のディスプレイシステムの一例の構成図である。
【０００７】
従来のＤＡＣ回路内蔵型の駆動回路一体型液晶表示装置では、ＤＡＣ回路を内蔵しない図３６の装置と同様に、マトリクス状に配線されＭ行Ｎ列の画素が配列されたアクティブマトリクス表示領域１１０、行方向の走査回路１０９及び列方向の走査回路３５０６を有し、これに加えて、データレジスタ３５０７、ラッチ回路１０５、ＤＡＣ回路１０６、セレクタ回路１０７、レベルシフタ（Ｄビット）１０８等の回路が表示デバイス基板１０１上に一体化して形成されている。
【０００８】
このＤＡＣ回路内蔵型の駆動回路一体型液晶表示装置の表示デバイス基板１０１の外部に実装されているコントローラＩＣ１０２は、高電圧を使用するＤＡＣ回路３５０２を含まず、メモリ１１１、出力バッファ回路１１２及びコントローラ１１３と全て低電圧の回路・素子で構成可能である。この結果、液晶に書き込むための電圧信号を生成するために必要となる高電圧用のプロセスを併用することなくコントローラＩＣ１０２を作製できるため、その価格は前述のＤＡＣ回路３５０２を混載したコントローラＩＣ１０２よりも低く抑えることができる。
【０００９】
図３８は従来のガラス基板上に形成されたフレームメモリの一例の構成図、図３９は従来のガラス基板上に形成されたフレームメモリに用いられる、１ビット線対分のセンスアンプ付きメモリセルの一例の回路図である。
【００１０】
一方、本発明者らは、支持基板上への各種回路の集積を進め、支持基板上にメモリを集積する構造及びこの駆動方法の発明を既に特許出願した（特許文献２参照）。
【００１１】
また、本発明の第１の回路に相当する表示データＲＡＭ１７と、本発明の第２の回路に相当するに液晶駆動回路２０とが特許文献３に開示されている。また、ＭＰＵインタフェース１２を介してテストモード信号（リセット信号）がＭＰＵ系制御回路１１に入力されることも特許文献３に開示されている。
【００１２】
また、本発明の検査回路に相当するＢＩＳＴ回路と、本発明の検査出力機能５に相当するデータ出力ラッチ３と、本発明の検査入力機能６の相当するデータ入力ラッチ２とが特許文献４に開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００４−０４６０５４号公報（図３７および図３８）
【特許文献２】特開２００６−１１５４８４号公報
【特許文献３】特開２００２−１９７８９９号公報（段落００１５、００１６、００１９および図１）
【特許文献４】特開２００５−１２９１７４号公報（段落００３２〜００３４および図１）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述の従来技術および特許文献１記載の駆動回路一体型液晶表示装置は、液晶モジュールに対して１フレーム時間毎に全ての画素の表示データをシリアルに高速転送しているため、高精細化し、画素数が多くなる程この転送レートが増大し、高速転送の結果、ドライバＩＣ(Integrated Circuit)にも高速性が要求され、回路素子を構成する多数のＣＭＯＳ（Complementary Metal Oxide Semiconductor ）に貫通電流等が生じ、動作速度の上昇と共に消費電力が増大する。高速動作をするＩＣは、価格も増大する。そして、階調数が増大すると回路構成の複雑化及び転送速度の更なる増大が生じ、消費電力の更なる増大及びコストの増大を招く。即ち、ディスプレイの高精細化及び多階調化に伴いドライバＩＣの価格及び消費電力が上昇するため、システム全体の消費電力及び価格を抑える必要性から、画素数及び階調数が制限されるという問題点がある。
【００１５】
また、表示デバイス基板１０１（図３６および図３７参照）の上の各回路ブロックに使用する電圧が夫々異なるため、複数の電圧に対応したプロセスを併用する必要性があり、製造プロセスコストが高くなるという問題点もある。
【００１６】
また、これらの駆動回路一体型液晶表示装置は、コントローラＩＣ１０２及びインタフェース回路１１４（図３６および図３７参照）が表示デバイス基板の外部に実装されているため、表示装置の縮小ができない、という問題点もある。
【００１７】
また、前述の特許文献２開示の発明によって、ポリシリコンＴＦＴ等のＳＯＩ（Silicon on Insulator）構造のＭＯＳ（Metal Oxide Semiconductor ）型トランジスタを集積した回路において、履歴効果による動作不良を抑制し、これらのＭＯＳ型トランジスタを構成要素として含むラッチ型センスアンプ回路及びラッチ回路の感度を向上させることが可能である。
【００１８】
このように、特許文献２開示の発明は、初期の目的を達成したものの、支持基板上にメモリを集積する構造においては、従来のＬＳＩのような検査環境が整っていないためメモリ部の検査を行うことが困難である。このために、動作が良好な良品を判別することが困難であり、表示装置として完成した状態でしか良品と不良品の判定ができない。また、表示部と駆動ＩＣの構成のように駆動回路部分が分離されていないために、表示欠陥等が発生した場合に不良部位が表示部に存在するのかメモリを含む駆動回路部に存在するのか特定することが困難となる。このために、設計上もしくは製造上の問題が表示部に存在するのか、メモリを含む駆動回路部に存在するのかが不明となり、改善が困難となる。
【００１９】
このような検査や解析を容易とするために、支持基板上に形成されたメモリ部を検査する回路を支持基板上に形成することが考えられる。メモリ部に記憶された内容を検査するための検査回路は、メモリの出力部に設けられることが好ましい。また、記憶されている内容が正しいかを照合するために、メモリ内に記憶されている全てのデータを読み出せる構造が好ましい。
【００２０】
そのような構造のメモリ検査回路を用いた構成として、例えば、図４０に示すような構成が考えられる。図４０では、メモリ１１１の出力は出力レジスタ１３０に一旦保持される。この出力レジスタ１３０の出力は、通常動作時には検査回路１３１内をデータ状態を変化させること無く通過する。検査回路１３１を通過したデータは、ＤＡＣ内蔵駆動回路１３２により表示エリア１１０に伝えられる。一方、検査時には出力レジスタ１３０の出力は、検査回路１３１を介し検査出力される。
【００２１】
図４０の構成図の出力レジスタ１３０ならびに検査回路１３１の回路の例を図４１に示す。出力レジスタ１３０は、例えばラッチ回路で構成される。この出力レジスタ１３０の出力は検査回路１３１を通過してＤＡＣ内蔵駆動回路側に接続される。また、出力レジスタ１３０の出力は分岐され、検査回路１３１内のバッファ１３３に入力される。バッファ１３３の出力はセレクタ１３５の一方の端に入力される。セレクタ１３５の他方の端は、検査出力線１３４に接続される。セレクタ１３５は、シフトレジスタ１３６により選択動作される。同図の例では、４ビット毎にシフトレジスタ１３６で選択され、４ビットの検査出力線１３４に出力される。
【００２２】
しかしながら、この検査回路を用いると従来のメモリを集積する構造で使用する出力レジスタだけでなく、検査データを読み出しためのシフトレジスタも使用する。また、データの読み出し線を長く引き伸ばす必要があり、データ読み出し線の寄生容量等の負荷が大きくなるため、読み出されたデータ信号の立ち上がりが悪くなる。データ信号の立ち上がりを改善するには、読み出し用のバッファのサイズを大きくする必要がある。
【００２３】
また、検査対象の回路の各出力にデータの読み出し線全体を駆動する能力を持ったバッファが必要となるため、バッファのサイズが大きくなる。これらの結果、検査回路を付加することによる回路面積の増大はきわめて大きくなる。また、検査回路の回路面積が大きいために、メモリと表示部間の配線長が長くなるとともに寄生容量等が増大する。その結果、メモリと表示部間のデータ転送速度が低下するという問題も生じる。
【００２４】
一方、検査回路を付加しない場合、前述のように、不良部位が特定できない上に、良品判定等の検査が困難となっている。この結果、検査コストが大幅に増大してしまう。
【００２５】
一方、特許文献３および４開示の発明に、第１回路と第２回路との間に検査回路が存在する構成は全く開示されていない。
【００２６】
そこで、本発明の目的は、回路面積の増大が少なくコスト増を抑えることが可能な検査システム及びそれを用いた半導体装置並びに検査方法を提供することである。
【課題を解決するための手段】
【００２７】
前記課題を解決するために本発明による検査システムは、
第１の回路と、第２の回路と、前記第１および第２の回路間に介在する検査回路とを含む検査システムであって、
前記検査回路は複数のラッチ回路から構成され、
前記検査回路は、
前記複数のラッチ回路のそれぞれの入力を前記第１の回路に接続し、前記複数のラッチ回路のそれぞれの出力を前記第２の回路に接続することにより、前記第１及び第２の回路間の信号伝達を制御する信号伝達制御手段と、前記第１の回路の出力を前記複数のラッチ回路のそれぞれにラッチした後、前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第１の回路の出力を前記シフトレジスタを介して検査用に外部に出力する検査出力手段と、外部から入力される検査信号を、前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第２の回路に入力する検査入力手段とを有し、
前記信号伝達制御手段と前記検査出力手段と前記検査入力手段とを切り替えて使用するとともに、前記各々の手段は、各手段を実現する回路の少なくとも一部を互いに共有することを特徴とする。
また、本発明による半導体装置は、上記の検査システムを用いたことを特徴とする。
更に、本発明による検査方法は、
通常動作時には、第１の回路から第２の回路への信号伝達を、これら回路間に介在する複数のラッチ回路にラッチして実行するようにした半導体装置における検査方法であって、
検査出力時には、前記第１の回路の出力を前記複数のラッチ回路のそれぞれにラッチした後、前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第１の回路の出力を前記シフトレジスタを介して検査用に外部に出力する第１のステップと、
検査入力時には、外部から入力される検査信号を、前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第２の回路へ入力する第２のステップと、
を含むことを特徴とする。
【００２８】
次に本発明の作用を述べる。本発明の検査回路は、複数の機能を有し、かつ、各々の機能が、その機能を実現する回路の一部を互いに共有しているため、複数の機能を実現するための回路規模が減少する。また、信号伝達制御回路と検査回路の一部が共有されるために、回路規模が大きく減少する。また、データ読み出し線の長さが短くなるため、寄生容量が小さくなり、バッファのサイズが小さくなる。また、データ読み出し線全体を駆動する必要がなくなるため、バッファのサイズが小さくなる。これらにより、回路面積が非常に小さくなり検査コストを低減できる。
【００２９】
一方、パターン圧縮回路やパターン生成回路あるいはＢＩＳＴ（Built-In Self Test）を内蔵するため、検査装置のピン数を減らせたり、一度に検査できる素子数を増やしたりすることができる。また、検査装置に要求される性能が低くて済むため、検査コストを大幅に減少することができる。
【発明の効果】
【００３０】
本発明によれば、回路面積の増大が少なくコスト増を抑えることが可能な検査システムおよびその検査回路、半導体装置、表示装置ならびに半導体装置の検査方法を提供することが可能となる。
【図面の簡単な説明】
【００３１】
【図１】本発明に係る検査システムの第１実施例の構成図である。
【図２】第１実施例の検査回路の機能ブロックの他の例を示す図である。
【図３】本発明に係る検査システムの第２実施例の構成図である。
【図４】本発明に係る検査システムの第３実施例の構成図である。
【図５】本発明に係る検査システムの第４実施例の構成および動作を示す図である。
【図６】本発明に係る検査システムの第４実施例の構成および動作を示す図である。
【図７】本発明に係る検査システムの第４実施例の構成および動作を示す図である。
【図８】フリップ・フロップとして、Ｄ型フリップ・フロップを用いた場合の例を示す回路図である。
【図９】フリップ・フロップとしてＤ型フリップ・フロップを用いた場合の例を示す回路図である。
【図１０】シフトレジスタラッチの一例の回路図である。
【図１１】Ｄ型フリップ・フロップの内部回路として転送ゲートとインバータを用いた場合の例を示す回路図である。
【図１２】非オーバーラップクロックの一例の回路図である。
【図１３】Ｄ型フリップ・フロップとしてクロックド・インバータとインバータを用いた場合の例を示す回路図である。
【図１４】Ｄ型フリップ・フロップとしてＴＳＰＣを用いた場合の例を示す回路図である。
【図１５】Ｄ型フリップ・フロップとしてセンスアンプを用いた場合の例を示す回路図である。
【図１６】本発明に係る検査システムの第５実施例の構成図である。
【図１７】本発明に係る検査システムの第６実施例の構成図である。
【図１８】本発明に係る検査システムの第７実施例の構成図である。
【図１９】本発明に係る検査システムの第８実施例の構成図である。
【図２０】本発明に係る検査システムの第９実施例の構成図である。
【図２１】本発明に係る検査システムの第１０実施例の構成図である。
【図２２】本発明に係る検査システムの第１１実施例の構成図である。
【図２３】本発明に係る検査システムの第１２実施例の構成図である。
【図２４】本発明に係る検査システムの第１３実施例の構成図である。
【図２５】各回路間に１個ずつ検査回路を設ける例を示す構成図である。
【図２６】本発明に係る検査システムの第１４実施例の構成図である。
【図２７】出力レジスタ兼検査回路１４０の一例の回路図である。
【図２８】本発明に係る検査システムの第１５実施例の構成図である。
【図２９】本発明に係る検査システムの第１６実施例の構成図である。
【図３０】メモリＢＩＳＴの一例の構成図である。
【図３１】第１９実施例のＢＩＳＴ回路の一例の構成図である。
【図３２】クロックド・コンパレータの一例の回路図である。
【図３３】クロックド・コンパレータの一例の回路図である。
【図３４】ＴＦＴ基板上の回路の一例の構成図である。
【図３５】本実施例のタイミングチャートの一例を示す図である。
【図３６】特許文献１の図３７に記載されている従来の一般的な駆動回路一体型液晶表示装置のディスプレイシステムの一例の構成図である。
【図３７】特許文献１の図３８に記載されている従来のＤＡＣ回路内蔵型の駆動回路一体型液晶表示装置のディスプレイシステムの一例の構成図である。
【図３８】従来のガラス基板上に形成されたフレームメモリの一例の構成図である。
【図３９】従来のガラス基板上に形成されたフレームメモリに用いられる、１ビット線対分のセンスアンプ付きメモリセルの一例の回路図である。
【図４０】従来のメモリ検査回路の一例の構成図である。
【図４１】図４０の構成図の出力レジスタ１３０ならびに検査回路１３１の回路の例を示す図である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施例について添付図面を参照しながら説明する。
【実施例１】
【００３３】
図１は本発明に係る検査システムの第１実施例の構成図である。同図を参照すると、本発明に係る検査システムの第１実施例は、第１の回路１と、第２の回路２と、検査回路３とを含んでいる。
【００３４】
検査回路３は、第１の回路１と第２の回路２の間に介在する。また、検査回路３は、信号伝達制御機能４と検査出力機能５とを含んでいる。信号伝達制御機能４は、第１の回路１と第２の回路２の間の信号伝達を制御する。また、検査出力機能５は、検査回路３を介し、第１の回路１の出力を検査用に出力する。本発明では、信号伝達制御機能４と検査出力機能５は、互いの機能を実現する回路の一部を共有している。また、第１の回路１と第２の回路２と検査回路３は、同一の基板上に設けられている。
【００３５】
図２は、第１実施例の検査回路の機能ブロックの他の例を示す図である。図１と異なる点は、第１の回路１から検査回路３内の各機能への入力が、第１の回路１の出力を分岐することで入力されている点である。第１実施例では、信号伝達制御機能４と検査出力機能５が互いの機能を実現する回路の一部を共有している。
【００３６】
第１の回路１とのインタフェース部分（不図示）に相当する回路が共有されている場合、図２のように第１の回路１から検査回路３内の各機能への入力が第１の回路１の出力を分岐することで入力される構成となる。
【００３７】
本発明では、信号伝達制御機能４と検査出力機能５は、互いの機能を実現する回路の一部を共有しているため、全体の回路規模が縮小する。その結果、検査回路を設けることによる回路面積の増大が抑えられ、チップ全体の面積を小さくすることができる。また、回路規模が小さくなるため、故障の発生確率が低くなる。また、チップ面積が小さくなり、故障の発生確率が低くなるために、全体のコストが低下する。また、検査回路を内蔵することができるので、検査コストも低減する。
【実施例２】
【００３８】
図３は本発明に係る検査システムの第２実施例の構成図である。同図を参照すると、本発明に係る検査システムの第２実施例は、第１の回路１と、第２の回路２と、検査回路３とを含んでいる。
【００３９】
検査回路３は、第１の回路１と第２の回路２の間に介在する。また、検査回路３は、信号伝達制御機能４と検査入力機能６とを含んでいる。信号伝達制御機能４は、第１の回路１と第２の回路２の間の信号伝達を制御する。また、検査入力機能６は、外部から入力される検査用信号を、検査回路３を介し第２の回路２に出力する。本発明では、信号伝達制御機能４と検査入力機能６は、互いの機能を実現する回路の一部を共有している。また、第１の回路１と第２の回路２と検査回路３は、同一の基板上に設けられている。
【００４０】
本発明では、信号伝達制御機能４と検査入力機能６は、互いの機能を実現する回路の一部を共有しているため、全体の回路規模が縮小する。その結果、検査回路を設けることによる回路面積の増大が抑えられ、チップ全体の面積を小さくすることができる。また、回路規模が小さくなるため、故障の発生確率が低くなる。チップ面積が小さくなり、また、故障の発生確率が低くなるために、全体のコストが低下する。検査回路を内蔵することができるので、検査コストも低減する。
【実施例３】
【００４１】
図４は本発明に係る検査システムの第３実施例の構成図である。同図を参照すると、本発明に係る検査システムの第３実施例は、第１の回路１と、第２の回路２と、検査回路３とを含んでいる。
【００４２】
本発明の検査回路３は、第１の回路１と第２の回路２の間に介在する。また、検査回路３は、信号伝達制御機能４と検査出力機能５と検査入力機能６を有する。信号伝達制御機能４は、第１の回路１と第２の回路２の間の信号伝達を制御する。また、検査出力機能５は、検査回路３を介し、第１の回路１の出力を検査用に出力する。また、検査入力機能６は、外部から入力される検査用信号を、検査回路３を介し第２の回路２に出力する。本発明では、信号伝達制御機能４と検査出力機能５と検査入力機能６は、互いの機能を実現する回路の一部を共有している。また、第１の回路１と第２の回路２と検査回路３は、同一の基板上に設けられている。
【００４３】
本発明では、信号伝達制御機能４と検査出力機能５と検査入力機能６は、互いの機能を実現する回路の一部を共有しているため、全体の回路規模が縮小する。その結果、検査回路を設けることによる回路面積の増大が抑えられ、チップ全体の面積を小さくすることができる。また、回路規模が小さくなるため、故障の発生確率が低くなる。チップ面積が小さくなり、また、故障の発生確率が低くなるために、全体のコストが低下する。検査回路を内蔵することができるので、検査コストも低減する。
【００４４】
さらに、本発明では第１の回路の出力の検査と、第２の回路を検査するデータの入力とを、同一の検査回路３で実行することができる。すなわち、二つの検査機能と、回路間の信号伝達機能を、一つの検査回路で実行できる。この結果、コストを大きく抑えることができるとともに、信頼性の高い回路を実現できる。
【実施例４】
【００４５】
図５〜７は本発明に係る検査システムの第４実施例の構成および動作を示す図である。前述のように、第１の回路１と第２の回路２の信号伝達を制御する信号伝達制御機能４を実現するためには、たとえば、ラッチ等により構成された出力レジスタ（出力バッファ）等の信号伝達制御回路部が必要である。
【００４６】
一方、たとえば第１の回路１の出力がパラレル出力であり、この複数ビットの出力を検査するには、シフトレジスタ等のデータを順次転送する回路を用いシリアルデータに変換すると検査が容易となる。本発明の検査回路３の具体的な回路構成では、この出力レジスタの機能と、シフトレジスタの機能を兼用できる回路を用いる。
【００４７】
すなわち、本発明の第４実施例の検査回路では、共有される回路がラッチ回路からなる。このラッチ回路は、通常動作の場合には、第１の回路１と第２の回路２の間に設けられた出力レジスタ（バッファ）７（図５参照）として機能する。
【００４８】
一方、検査時には、シフトレジスタ８として機能するかシフトレジスタ８を構成する（図６または図７参照）。このシフトレジスタ８は、構成に応じて、検査出力用（図６参照）にも検査入力用（図７参照）にも使用することが可能である。従来、出力レジスタとシフトレジスタの双方に複数のフリップ・フロップ等が必要であったが、本発明の構成では、その数が半減する。
【００４９】
たとえば、１２個のトランジスタで構成されるフリップ・フロップを５００個接続して一つの出力レジスタを構成している場合、従来の検査回路部のフリップ・フロップ内のトランジスタ数のみで１２×５００×２＝１２０００個となる。本発明では、これが６，０００個で済む。
【００５０】
図５〜図７は本実施例の各動作状態での信号の流れの一例を示している。図５は通常動作時、図６は第１の回路１の出力を検査する時、図７は第２の回路２に検査信号を入力する時の信号の流れを示す。図５の通常動作時は、第１の回路１のパラレル出力は検査回路３の中の出力レジスタ７に一旦保持され、次に第２の回路２に伝達される。
【００５１】
第１の回路１のパラレル出力を検査する場合には、まず図５の構成で、第１の回路１の出力が検査回路３の中の出力レジスタ７に一旦保持される。次に、図６の構成とする。すなわち、出力レジスタ７と第１の回路１との接続を切り離す。また、出力レジスタ７間の接続を変更し、シフトレジスタ８の構成とする。これにより、出力レジスタ７に保持された第１の回路１の出力は、シフトレジスタ８により順次シリアルデータとして外部に読み出すことが可能となる。
【００５２】
尚、図６では、シフトレジスタ８と第２の回路２の間は接続されていないが、この二つの間を接続しても第１の回路１の出力をシフトレジスタ８で検査する機能は同様に実現できる。
【００５３】
一方、第２の回路２にシリアルデータでの検査信号を入力する時は、図７の接続とする。ここでは、通常の動作での出力レジスタ７がシフトレジスタ８の構成に接続される。また、シフトレジスタ８の各段の出力が第２の回路２の入力部に接続される。この構成により、外部から検査信号を入力するとシフトレジスタ８により順次第２の回路２に検査信号が伝達される。第２の回路２にレジスタが設けられる場合、第２の回路２の所望の全ての入力端子に検査信号を伝達するまでレジスタにより検査入力信号を保持し、所望の全ての入力端子に検査信号が入力された後に、第２の回路２を検査することも可能である。
【００５４】
尚、本発明では、第２の回路への検査信号を入力した場合に、この検査入力信号を、第１の回路１の検査出力側から取り出すことができる。たとえば、第２の回路２への検査信号として図７の左側よりシリアルデータを入力し、そのシリアルデータを第１の回路の検査出力として利用する図６の右側から取り出すことができる。この機能を利用し、図７の左側から入力する検査入力信号と、図６の右側から得られる検査出力信号を比較することによって、本発明の検査回路自体が正常に動作しているかを検査することができる。
【００５５】
さて、上記の共有されるラッチ回路として、たとえば、スキャン・パス・テストの１種であるＭＵＸスキャン（マルチプレクサ・スキャン）方式で用いるフリップ・フロップと同様のフリップ・フロップを用いる。すなわち、入力部にマルチプレクサを有するフリップ・フロップを用いる。
【００５６】
図８はフリップ・フロップとして、Ｄ型フリップ・フロップを用いた場合の例を示している。Ｄ型フリップ・フロップの入力であるＤ端子の前にマルチプレクサ（ＭＵＸ）が挿入されている。マルチプレクサは信号Ｔで制御され、入力信号Ｄ１もしくはＤ２のどちらかをＤ端子に入力する。Ｄ端子に入力された信号は、ＣＬＫ信号で制御されＱ端子に出力される。
【００５７】
図８の構成に加えて、クロック入力にもマルチプレクサを追加したフリップ・フロップを用いる。これは、２ポート・フリップ・フロップと同様の構成である。図８と同様に、フリップ・フロップとしてＤ型フリップ・フロップを用いた場合の例を図９に示す。Ｄ型フリップ・フロップの入力であるＤ端子、並びにクロック入力であるＣＬＫ端子の前にマルチプレクサが挿入されている。Ｄ端子のマルチプレクサは図８と同様に信号Ｔで制御され、入力信号Ｄ１もしくはＤ２のどちらかをＤ端子に入力する。一方、ＣＬＫ端子のマルチプレクサは信号Ｓで制御され、入力信号ＣＫ１もしくはＣＫ２のどちらかをＣＬＫ端子に入力する。
【００５８】
一方、マルチプレクサを用いないで同様の機能を実現するシフトレジスタラッチ(Polarity Hold Latchと呼ばれることもある）を用いることも可能である。この例を図１０に示す。このシフトレジスタラッチは、主にＮＡＮＤ回路で構成され、一部にインバータを含む（この図では、データ入力Ｄやスキャン入力Ｉが接続されるＮＡＮＤ回路の片方に丸でインバータ機能を示した）。この構成では、通常動作用クロックＣ、シフトクロックＡ、共用クロックＢと３つのクロックを用いる。
【００５９】
通常動作時は、非オーバーラップクロックである通常動作用クロックＣと共用クロックＢとを用い、シフトクロックＡはＬ（ロウ）の状態に保たれ、データ入力Ｄがラッチされる。検査時には、非オーバーラップクロックであるシフトクロックＡと共用クロックＢとを用い、通常動作用クロックＣはＬ（ロウ）に保たれ、スキャン入力Ｉがラッチされる。この構成では、図８もしくは図９と比べるとマルチプレクサがない。その結果、マルチプレクサによる遅延がなくなり、高速化が可能である。
【００６０】
尚、これらのフリップ・フロップやシフトレジスタラッチの各段の出力は、スイッチ等を用いない単純な分岐で次段のフリップ・フロップやシフトレジスタラッチと第２の回路２の双方に接続しても良いし、スイッチ等を用いて第２の回路２への接続をオン・オフしてもよい。
【００６１】
一方、Ｄ型フリップ・フロップの内部回路（マルチプレクサ部分を除いたＤ型フリップ・フロップ自体の回路）としては、様々な方式が利用できる。たとえば、転送ゲートとインバータを用いた図１１の構成としてもよい。この構成では、二つのクロックが必要であり、それらのクロックは互いが逆相であり、かつ、信号がオーバーラップしない必要がある（いわゆる非オーバーラップクロックが必要である）。このような非オーバーラップクロックは、たとえば図１２のようなＮＡＮＤとインバータで構成された回路により生成することができる。
【００６２】
Ｄ型フリップ・フロップとして、図１３に示すようなクロックド・インバータとインバータを用いる構成とすることもできる。この回路は図１１に比べると、クロックのスキューに強く、オーバーラップしたクロックでも動作可能である。そのため、図１２のような付加回路が不要であるため、回路面積を小さくすることができる。ただし、中央のノードの電位が変動すると、その変動は出力に伝播すると共に、電源電位間に多大な電流が流れてしまう。
【００６３】
一方、ＮＡＮＤのみで構成したＤ型フリップ・フロップも用いることが可能である。この回路は比較的安定であり、また、内部素子が全てＮＡＮＤ回路であるため、設計が容易である。
【００６４】
また、他のＤ型フリップ・フロップとして、図１４に示すＴＳＰＣ(True Single Phase Clock、もしくは、True Single Phase CMOS）を用いることも可能である。この回路は、高速動作が可能であると共に、単相のクロックのみで動作するため、回路面積等の点で有利である。ただし、スタティック回路とダイナミック回路の混合回路であるため、遅い周波数で動作させる場合には問題が生じることがある。
【００６５】
一方、センスアンプを用いるＤ型フリップ・フロップも使用可能である。センスアンプを用いるＤ型フリップ・フロップは、ＳｔｒｏｎｇＡｒｍと呼ばれるＣＰＵ（Central Processing Unit ）で採用されたことがあるため、ＳｔｒｏｎｇＡｒｍ型と呼ばれることもある。
【００６６】
図１５にセンスアンプを用いるＤ型フリップ・フロップの一例の回路図を示す。最初のステージがセンスアンプ構成であり、次のステージがＮＡＮＤのたすき掛けとなっている。単相クロックで動作可能であるため、クロックのオーバーラップやデューティの影響を受けない。また、クロックで駆動されるトランジスタ数が３つと少なく、クロック線回りの設計も容易である。また、われわれの評価によれば、このＤ型フリップ・フロップは、広い周波数範囲で使用可能であると共に、電源電圧を低下しても動作する。また、消費電力も低いことが分かっており、本発明に好適に使用される。
【実施例５】
【００６７】
図１６は本発明に係る検査システムの第５実施例の構成図である。同図を参照すると、本発明の第５実施例は、第１の回路１がメモリアレイ９であり、第２の回路２もメモリアレイ１０である装置である。この構成は、メモリアレイ間でデータをやり取りする場合や、一方のメモリアレイから他方のメモリアレイにデータが転送されることがある場合に用いられる。本発明によれば、前述の検査回路３により各々のメモリアレイを検査することが可能である。
【実施例６】
【００６８】
図１７は本発明に係る検査システムの第６実施例の構成図である。同図を参照すると、本発明の第６実施例は、第１の回路１がメモリアレイ９であり、第２の回路２は表示回路の入力部１１である装置である。この構成は、メモリアレイ９から表示回路の入力部１１にデータが転送されることがある場合に用いられる。
【００６９】
本発明によれば、前述の検査回路３によりメモリアレイ９並びに表示回路の入力部１１を検査することが可能である。また、通常動作時は、たとえば、メモリアレイ９のデータに基づいた表示を行うことが可能である。
【実施例７】
【００７０】
図１８は本発明に係る検査システムの第７実施例の構成図である。同図を参照すると、本発明の第７実施例は、第１の回路１がメモリアレイ９であり、第２の回路２はデータ処理機能回路１２である装置である。この構成は、メモリアレイ９からデータ処理機能回路１２にデータが転送される。
【００７１】
本発明によれば、前述の検査回路３によりメモリアレイ９並びにデータ処理機能回路１２を検査することが可能である。また、通常動作時は、たとえば、メモリアレイ９のデータを用いてデータ処理機能回路１２によってデータ処理を行うことが可能である。
【実施例８】
【００７２】
図１９は本発明に係る検査システムの第８実施例の構成図である。同図を参照すると、本発明の第８実施例は、第１の回路１が撮像部１４であり、第２の回路２はメモリアレイ１０である装置である。この構成は、撮像部１４で得られたデータをメモリアレイ１０に転送されることがある場合に用いられる。
【００７３】
本発明によれば、前述の検査回路３により撮像部１４並びにメモリアレイ１０を検査することが可能である。また、通常動作時は、たとえば、撮像部１４で撮影された画像データをメモリアレイ１０に保存することが可能である。
【実施例９】
【００７４】
図２０は本発明に係る検査システムの第９実施例の構成図である。同図を参照すると、本発明の第９実施例は、第１の回路１が撮像部１４であり、第２の回路２は表示回路の入力部１１である装置である。この構成は、撮像部１４から表示回路の入力部１１にデータが転送されることがある場合に用いられる。
【００７５】
本発明によれば、前述の検査回路３により撮像部１４並びに表示回路の入力部１１を検査することが可能である。また、通常動作時は、たとえば、撮像部１４で撮影された画像データに基づいた表示を行うことが可能である。
【実施例１０】
【００７６】
図２１は本発明に係る検査システムの第１０実施例の構成図である。同図を参照すると、本発明の第１０実施例は、第１の回路１が撮像部１４であり、第２の回路２はデータ処理機能回路１２である装置である。この構成は、撮像部１４からデータ処理機能回路１２にデータが転送される。
【００７７】
本発明によれば、前述の検査回路３により撮像部１４並びにデータ処理機能回路１２を検査することが可能である。また、通常動作時は、たとえば、撮像部１４で撮影されたデータを用いてデータ処理機能回路１２によってデータ処理を行うことが可能である。
【実施例１１】
【００７８】
図２２は本発明に係る検査システムの第１１実施例の構成図である。同図を参照すると、本発明の第１１実施例は、第１の回路１がデータ処理機能回路１３であり、第２の回路２はメモリアレイ１０である装置である。この構成は、データ処理機能回路１３で処理されたデータをメモリアレイ１０に転送されることがある場合に用いられる。
【００７９】
本発明によれば、前述の検査回路３によりデータ処理機能回路１３並びにメモリアレイ１０を検査することが可能である。また、通常動作時は、たとえば、データ処理機能回路１３で処理されたデータをメモリアレイ１０に保存することが可能である。
【実施例１２】
【００８０】
図２３は本発明に係る検査システムの第１２実施例の構成図である。同図を参照すると、本発明の第１２実施例は、第１の回路１がデータ処理機能回路１３であり、第２の回路２は表示回路の入力部１１である装置である。この構成は、データ処理機能回路１３から表示回路の入力部１１にデータが転送されることがある場合に用いられる。
【００８１】
本発明によれば、前述の検査回路３によりデータ処理機能回路１３並びに表示回路の入力部１１を検査することが可能である。また、通常動作時は、たとえば、データ処理機能回路１３で処理されたデータに基づいた表示を行うことが可能である。
【実施例１３】
【００８２】
図２４は本発明に係る検査システムの第１３実施例の構成図である。同図を参照すると、本発明の第１３実施例は、第１の回路１がデータ処理機能回路１３であり、第２の回路２もデータ処理機能回路１２である装置である。この構成は、データ処理機能回路１２，１３間でデータをやり取りする場合や、一方のデータ処理機能回路から他方のデータ処理機能回路にデータが転送されることがある場合に用いられる。
【００８３】
本発明によれば、前述の検査回路３により各々のデータ処理機能回路１２，１３を検査することが可能である。また、通常動作時は、たとえば、最初のデータ処理機能回路１３で処理されたデータを用いて、次のデータ処理機能回路１２によってデータ処理を行うことが可能である。
【００８４】
本発明の第５実施例から第１３実施例は、互いに組み合わせることも可能である。たとえば、図２５に示すように各回路間に１個ずつ検査回路を設ける構成も可能である。この例では、撮像部１４で撮影されたデータをデータ処理機能回路１２でデータ処理し、その処理データがメモリアレイ１０に保存され、その保存データが表示回路の入力部１１に入力され表示が行われる。各回路の間に本発明による検査回路３が設けられるため、全ての回路ブロックを検査することが可能である。
【００８５】
たとえば、データ処理機能回路１２とメモリアレイ１０の間の検査回路３は、データ処理機能回路１２の出力を検査するとともに、メモリアレイ１０に検査信号を入力することができる。メモリアレイ１０に入力された検査信号を用いて、メモリアレイ１０と表示回路の入力部１１の間の検査回路３でメモリアレイ１０の出力を検査することができる。これらの実施例の組み合わせ方は、自由に組み合わせることが可能である。
【実施例１４】
【００８６】
図２６は本発明に係る検査システムの第１４実施例の構成図である。同図を参照すると、本発明の第１４実施例は、メモリ内蔵型ディスプレイの一例の構成を示している。これは、前述の図４０に示したメモリ内蔵型ディスプレイの検査方式と対比した場合の本発明の検査方式である。
【００８７】
図２６を参照すると、メモリ１１１の出力は出力レジスタ兼検査回路１４０に一旦保持される。メモリ１１１の出力は、通常動作時には出力レジスタ兼検査回路１４０内をデータ状態を変化させること無く通過する。出力レジスタ兼検査回路１４０を通過したデータは、ＤＡＣ内蔵駆動回路１３２により表示エリア１１０に伝えられる。一方、検査時にはメモリ１１１の出力は、出力レジスタ兼検査回路１４０を介し検査出力される。
【００８８】
図２６の構成図の出力レジスタ兼検査回路１４０の回路の例を図２７に示す。出力レジスタ兼検査回路１４０はフリップ・フロップ等を多数用いて構成され、その出力はＤＡＣ内蔵駆動回路側に接続される。また、出力レジスタ兼検査回路１４０の出力は分岐され、次段のフリップ・フロップ等に接続されるマルチプレクサに入力される。
【００８９】
マルチプレクサは、検査イネーブル等の信号で入力を選択される（図示せず）。マルチプレクサがフリップ・フロップ間を接続するように選択された場合、シフトレジスタを構成する。図２７の例では、４ビット毎にシフトレジスタで選択され、４ビットの検査出力線１３４に出力される。
【００９０】
一方、前段のフリップ・フロップが存在しないフリップ・フロップのマルチプレクサには、メモリの出力と検査入力線１４１が接続される。検査入力線１４１からの入力が選択されると、検査信号がシフトレジスタにより順次転送されると共に、ＤＡＣ内蔵駆動回路に入力される。
【００９１】
図２７の回路図は、たとえば、図８のＤ型フリップ・フロップを使用する構成となっている。フリップ・フロップとして、図９のＤ型フリップ・フロップを用いた場合、クロックも切り替えることが可能となる。この場合、通常動作時に検査回路が出力レジスタとして機能し、メモリの出力をラッチしＤＡＣ内蔵駆動回路に伝達する場合（図５に該当）は、検査イネーブル信号をオフとする。この時、メモリの出力をラッチするためのクロックに従って、順次メモリの出力をラッチする。
【００９２】
一方、メモリの出力を検査する時は検査回路がシフトレジスタとして機能する（図６に該当）。この時、検査イネーブル信号をオンとする。メモリを検査するためのクロックを用いて、シフトレジスタにより順次、メモリの出力を外部に呼び出す。また、ＤＡＣ内蔵駆動回路に検査信号を入力する場合（図７に該当）も、検査イネーブル信号をオンとする。メモリを検査するためのクロックと同じクロックか、もしくは、ＤＡＣ内蔵駆動回路を検査するための専用クロックのどちらかを用いて、検査入力信号をシフトレジスタを介し、順次入力する。
【００９３】
良く知られているように、負荷容量が増大すると信号の立ち上がりは遅くなる。従来の図４０の構成では、検査出力線が非常に長くなる。また、検査出力線と、出力レジスタからの出力線並びにセレクタを選択する線並びにセレクタの出力線との間にクロス容量等の寄生容量が生じる。
【００９４】
また、出力レジスタからの出力線と、シフトレジスタのあいだにもクロス容量等の寄生容量が生じる。このため、検査出力線全体を駆動する必要があるセレクタ前のバッファは、大きなサイズが必要とされる。また、寄生容量が大きいために、信号の立ち上がりが遅くなり、全ての信号に対するバッファサイズが大きくなる。
【００９５】
一方、本発明の図２７の構成では、寄生容量が小さくなる。また、図４０と異なり、シフトレジスタで直接検査データを伝播していくため、最終的な検査出力線は長さが短く、かつ、寄生容量等もほとんどない。この結果、本発明によると、回路自体が簡略化され回路面積が減ると共に、バッファサイズも小さくできるため、回路面積を大きく削減することが可能である。
【実施例１５】
【００９６】
検査出力を評価する場合、必要に応じて、検査結果を圧縮すると検査コストを大きく減少することができる。この方法は、全出力を逐次検査が必須の場合には用いることができないが、圧縮結果で検査が代替できる場合や、全出力検査と併用し初期検査に圧縮方式を用い全出力検査の対象を絞る場合等に極めて有効に用いられる。
【００９７】
この検査出力を圧縮する機能を追加した構成を、本発明の第１５実施例として示す。検査出力の圧縮には、様々な方法を用いることが可能である。ここでは、パターン圧縮回路であるＭＩＳＲ（Ｍｕｌｔｉｐｌｅ  Ｉｎｐｕｔ  Ｓｉｎｇａｔｕｒｅ  Ｒｅｇｉｓｔｅｒ）を用いる例を示す。
【００９８】
図２８は本発明に係る検査システムの第１５実施例の構成図である。同図はＭＩＳＲの一例の構成を示している。同図を参照すると、ＭＩＳＲの一例はフリップ・フロップとＥＸＯＲ(Exclusive OR)で構成される。この回路では、Ｎ次（Ｎは正の整数：図２８では一例として４次）のビット列を入力すると、シグネチャと呼ばれるＮ次のビット列状態に圧縮する。異なったビット列が入力されると、シグネチャは１／２Ｎの確率で偶然一致する場合を除き必ず異なったシグネチャとなる。
【００９９】
入力データと一致するシグネチャが出力されるかを解析することにより、良品／不良品の判定が可能である。圧縮回路を用いると、出力の信号線数を減らすことができるため、検査コストの低減が図られる。また、入力データに対応するシグネチャであるかどうかを判定するだけで良否判定ができるため、判定回路の規模も小さくすることができる。
【０１００】
本発明の半導体装置と外部のＬＳＩテスタ（ロジックテスタ、メモリテスタ、ミックスドシグナルテスタ等）やアレイテスタ等の検査装置との接続には、種々の方法が可能である。たとえば、システム・バスと別にテスト・バスを設け、半導体装置内の各検査ブロックのインタフェース信号にテスト・バスを介してアクセスするテスト・バス方式を用いることができる。
【０１０１】
また、半導体装置内の各検査ブロックのインタフェース信号と通常動作時の信号とを多重化し外部ピンを共有化しテスト制御信号で外部ピンからの信号伝達を制御するマルチプレクス方式（引き出し方式）を用いることも可能である。さらに、検査アクセス機構を設け、検査時に各検査ブロックに検査アクセス機構を介してアクセスするコア・テスト方式等も使用可能である。コア・テスト方式を用いる場合、各検査ブロックにラッパと呼ばれるインタフェース回路を設けると各検査ブロックの検査手順並びに検査アクセス機構を効率的に開発することができる。
【実施例１６】
【０１０２】
また、検査入力信号として、ランダムパターンを使用することも可能である。ランダムパターンの発生回路としては、たとえば、ＬＦＳＲ(Linear Feedback Shift Register ）を用いることができる。このＬＦＳＲは、Ｍ系列(Maximum Length Code) 擬似乱数発生回路である。Ｍ系列擬似乱数は、以下のような特徴を有している。
【０１０３】
まず、以下の２点で真の乱数に近い特徴を有する。一つ目は、「０」と「１」の割合がほぼ等しいことである（正確には、「０」が一つ少ない）。二つ目は、「０」もしくは「１」の片方が連続して発生する”run ”が、真の乱数と同じ特徴（長さｍの”run ”の頻度は、長さｍ＋１の”run ”の頻度の２倍）を有する。
【０１０４】
一方、回路を作製するに当たっては、ハードウエアで実現する場合の回路構成が簡単であることも特徴である。すなわち、Ｘビットのシフトレジスタを構成し、その特性多項式に対応するビットをＥＸＯＲにより帰還タップを構成することで実現可能である。
【０１０５】
図２９は本発明に係る検査システムの第１６実施例の構成図である。同図は３段のＬＦＳＲの回路の一例の構成を示している。同図に示すような簡単な構成によって、真の乱数に近い特性を有する擬似乱数が得られる。このＬＦＳＲで出力された擬似乱数を検査入力信号として利用することにより、検査対象の回路を様々な条件（様々なビット状態）で検査することが可能となる。
【０１０６】
尚、ＬＦＳＲからの出力を並列に構成されるシフトレジスタに順次入力する場合、ＦＦ論理値相関と呼ばれるフリップ・フロップ間の論理値が常に同じ状態になるようなことが発生し、故障の検出率が低下する場合がある。ＬＦＳＲの各ビット間をＥＸＯＲで接続する位相シフタを挿入することで、相関関係をなくすことができ、検出率を高くできる。
【実施例１７】
【０１０７】
本発明の第１７実施例では、ロジックＢＩＳＴ(Built-In Self Test)と呼ばれるものを形成する。すなわち、前述のＬＦＳＲをＴＰＧ(Test Pattern Generator ：テストパターン生成器）として用い、また、前述のＭＩＳＲを用いて圧縮した結果により故障を判断するＯＲＡ(Output Response Analyzer ：出力応答解析器）もしくはＴＲＡ(Test Response Analyzer ：テスト応答解析器）と呼ばれる回路を内蔵する。
【０１０８】
本発明では、ＴＰＧは第１の回路の検査入力に用いられる。ＴＰＧからの検査入力を第１の回路に入力し、その出力を本発明の検査回路で出力し、その出力をＭＩＳＲに入力し圧縮し判定回路で良否判定を行う。図２５のように、本発明を複数組み合わせた場合には、本発明の検査回路の検査入力信号としてＴＰＧからの検査信号を使用することができる。
【０１０９】
このように、ロジックＢＩＳＴを構成することにより、外部への端子数が減少する。また、外部とのデータ転送速度も低くすることが可能である。これらの結果、外部の検査装置の構造も簡略化され、検査コストが大きく減少する。
【実施例１８】
【０１１０】
メモリを検査する場合に、本発明の全データを外部に読み出す方法と、いわゆるメモリＢＩＳＴと呼ばれる方法を併用することによって、より確実な検査が可能となる。これが、本発明の第１８実施例である。図３０はメモリＢＩＳＴの一例の構成図である。
【０１１１】
同図を参照すると、メモリＢＩＳＴ４１は、ＲＡＭ(Random Access Memory)３０と、パターン発生器３１と、アドレス発生器３２と、ＢＩＳＴ制御部３３と、結果比較器３４と、セレクタ３５〜３８とを含んで構成される。
【０１１２】
メモリＢＩＳＴ４１では、パターン発生器３１とアドレス発生器３２で生成されたデータをＲＡＭブロック３０のそれぞれデータ入力（Ｄｉｎ）、アドレス入力（Ａｄｄｒ）に入力する。ＲＡＭブロック３０の前に配置されるセレクタ３５〜３８で信号を選択する。ＢＩＳＴ制御部３３を介して、ＢＩＳＴの動作が制御される。ＲＡＭブロック３０からの出力は結果比較器３４で期待値と比較され、比較した結果のパス／フェール（良／不良）の結果だけが出力される。この図では、解析が必要な場合に備え、フェール情報を読み出せる構成が示されている。
【０１１３】
本発明では、このメモリＢＩＳＴ４１と共に、全データを外部に読み出す検査回路が設けられる。メモリＢＩＳＴ４１で初期評価を行い、異常点を発見した後、本発明の検査回路により全データを外部に読み出すことにより、故障箇所を詳細に解析することが可能である。この方法により、検査コストを大幅に低減することが可能である。
【実施例１９】
【０１１４】
一方、アナログ回路に対してもＢＩＳＴを構成することにより、外部の検査装置のコストを下げることが可能である。ただし、アナログＢＩＳＴでは、ロジックＢＩＳＴに比べ半導体プロセスのパラメータが変化した場合の影響が大きい。
【０１１５】
すわなち、ＢＩＳＴ回路自体のアナログ性能が大きく変動すると、検査回路としての役目を果たさなくなってしまう。これに対する対策として、完全なＢＩＳＴ回路は構成せず、簡易的なＢＩＳＴ回路を設け、外部の検査装置で最終検査をする手法が考えられる。
【０１１６】
たとえば、出力の周波数を低下し外部の評価装置のコストを下げる方法が考えられる。本発明の第１９実施例として、クロックド・コンパレータを内蔵することにより、出力の周波数を低下するアナログ回路用のＢＩＳＴを内蔵した構成例を挙げる。
【０１１７】
図３１は第１９実施例のＢＩＳＴ回路の一例の構成図である。この構成図で、ＢＩＳＴ回路にはクロックド・コンパレータ２０のみが内蔵されており、逐次比比較型( ＳＡＲ：Successive Approximation Register type）Ａ−Ｄコンバータ２１と、Ｄ−Ａコンバータ２２と、標準電圧源２３並びにクロック２４は、検査装置側に設けられる。
【０１１８】
内蔵されるクロックド・コンパレータ２０では、内部の回路の被測定電圧Ｖｉｎと検査装置から供給される高精度のＤＣ電圧ＶＤＡＣを差動アンプ２５で比較する。そして、トラック・ホールド回路２６でアンダサンプリング(under sampling)され、低い周波数の信号に変換される。周波数を低く変換された信号は、バッファ２７および比較回路２８を介して検査装置内の逐次比較型Ａ−Ｄコンバータ２１で、ＭＳＢから順にデジタル信号に変換され、最終的にＬＳＢまで変換される。周波数が低くなっているために、逐次比較型Ａ−Ｄコンバータ２１として精度の良いものを使用することができる。
【０１１９】
逐次比較型Ａ−Ｄコンバータ２１は、通常、コンパレータ、ｎビットのＤ−Ａコンバータ、逐次比較レジスタ( ＳＡＲ；Successive Approximation Register ）、制御部から構成される。逐次比較型Ａ−Ｄコンバータ２１を構成するＤ−Ａコンバータの性能がＡ−Ｄコンバータとしての性能を大きく左右する。特に、Ｄ−Ａコンバータにゼロクロス歪が存在する場合、逐次比較型Ａ−Ｄコンバータ２１の出力も所望のものでなくなってしまう。
【０１２０】
本発明では、検査装置で評価する信号が低い周波数に変換されているため、逐次比較型Ａ−Ｄコンバータ２１内のＤ−Ａコンバータとしてゼロクロス歪が少ないものを利用でき、所望の検査精度が得られる。
【０１２１】
この実施例で用いられるクロックド・コンパレータとしては、たとえば、図３２や図３３の構成も可能である。図３２と図３３のクロックド・コンパレータは、基本構成としてインバータによるラッチが用いられている。また、クロックド・コンパレータをクロックに同期させて動作させるためと、消費電力を低減するためにクロックで制御されるＮＭＯＳのスイッチが付加されている。
【０１２２】
また、新たな比較動作を行う前に、コンパレータのメモリを消去するため、すなわち、コンパレータの状態を平衡状態にするために、ＰＭＯＳのスイッチが付加されている。クロックがＨ（ハイ）になると、ＰＭＯＳスイッチはオフしＮＭＯＳスイッチがオンし、インバータが安定状態にラッチする。
【０１２３】
本発明によれば、テスタのピン数を減らすことができたり、一度に検査する素子数を増やすことができたりするため、テスト・コストを削減できる。
【０１２４】
本実施例では主にＢＩＳＴを構成する例を示したが、検査装置のインタフェースボード上にself test 機能部分を設けるＢＯＳＴ(Built-Out Self Test）を構成しても良い。
【実施例２０】
【０１２５】
第２０実施例は、前述の第１〜第１９実施例をさらに具体化した実施例である。この実施例では、ポリシリコン（多結晶シリコン、poly- Ｓｉ）のＴＦＴアレイを作製した。具体的には、ガラス基板上に酸化シリコン膜を形成した後、アモルファスシリコンを成長させた。
【０１２６】
次にエキシマレーザを用いアニールしアモルファスシリコンをポリシリコン化させ、更に100 Å(10nm)の酸化シリコン膜を成長させた。パターニングした後、フォトレジストをパターニングしリンイオンをドーピングすることによりソースとドレイン領域を形成した。
【０１２７】
更に、900 Å(90nm)の酸化シリコン膜を成長させた後、マイクロクリスタルシリコン（μ-c- Ｓｉ）とタングステンシリサイド（ＷＳｉ）を成長させ、ゲート形状にパターニングした。
【０１２８】
酸化シリコン膜と窒化シリコン膜を連続成長させた後、コンタクト用の穴をあけ、アルミニウムとチタンをスパッタで形成しパターニングした。窒化シリコン膜を形成し、コンタクト用の穴をあけ、画素電極用に透明電極であるＩＴＯ(Indium Tin Oxide)を形成しパターニングした。
【０１２９】
このようにしてプレーナ型のＴＦＴ画素スイッチを作成しＴＦＴアレイを形成した。周辺回路部は、画素スイッチと同様のｎチャンネルＴＦＴと共に、ｎチャンネルＴＦＴとほぼ同様の工程であるがドーピングによってｐチャンネルとしたＴＦＴとを作りこんだ。
【０１３０】
データ保持手段としてＴＦＴで作製したＤＲＡＭ(Dynamic Random Access Memory)を作製した。ＤＲＡＭの一つのメモリセルは一つのトランジスタと一つの容量で形成した。このメモリセルは、ビット線とワード線に接続される。このようなメモリセルを二つのビット線間に交互に配置することで、ビット線対とメモリセルで構成されるメモリセルアレイを形成した。ＴＦＴ基板上の回路の詳細は後述する。
【０１３１】
更に、ＴＦＴ基板上に４μm のパターニングされた柱を作製し、セルギャップを保つためのスペーサとして使用すると同時に耐衝撃力を有するようにした。また、画素領域部に透明電極をパターニングした対向基板の画素領域外部に紫外線硬化用のシール材を塗布した。液晶をディスペンサで滴下し、ＴＦＴ基板と対向基板を合わせ、紫外線をシール部に照射し接着した。液晶材料はネマチック液晶とし、カイラル材を加えラビング方向をマッチさせることによって、ツイストネマチック（ＴＮ）型とした。
【０１３２】
ＴＦＴ基板上の回路の一例の構成図を図３４に示す。本実施例では、メモリ内蔵型ディスプレイの一例に本発明を適用している。同図を参照すると、メモリ内蔵型ディスプレイの一例４５は、表示部６５と、デマルチプレクサ６４と、ＤＡＣ６３と、展開回路５１と、マルチプレクサ６２と、検査回路６１と、パターン発生回路５２と、コントローラ６０と、状態レジスタ５５と、ＳＰＩ( シリアル・パラレル・インタフェース) 制御部５９と、入力制御部５７と、メモリセルアレイ１２１と、行デコーダ１２２と、列デコーダ１２３と、アドレス生成器３２と、圧縮回路５０と、入力レジスタ５４と、シフトレジスタ５６と、出力制御部５８とを含んで構成される。
【０１３３】
また、このメモリ内蔵型ディスプレイの一例４５は、シリアルインタフェースで外部の制御部（ＣＰＵやＭＰＵ）と通信できるように、ＳＰＩをＴＦＴ基板上に内蔵している。ＳＰＩとして４線方式を採用している。ここで、使用する信号は、シリアル入力ＳＩ、シリアル出力ＳＯ、シリアルクロックＳＣＫ、スレーブ選択入力ＳＳである。
【０１３４】
本実施例のＳＰＩは、シフトレジスタ５６、入力制御部５７、出力制御部５８、ＳＰＩ制御部５９に加え、入力レジスタ５４、状態レジスタ５５からなる。入力制御部５７から入力されるシリアル信号は、シフトレジスタ５６でシリアル・パラレル変換される。パラレルデータは入力レジスタ５４で保持され、ＳＰＩ制御部５９、状態レジスタ５５並びにコントローラ６０により、メモリのアドレス制御もしくはメモリセルへの書き込みデータとして扱われる。以降、メモリセルアレイ１２１への書き込み並びに読み出し動作までは、図３８の従来のガラス基板上のフレームメモリと同様に動作する。
【０１３５】
メモリセルアレイ１２１から読み出されたデータは、本発明による検査回路６１を介し、通常動作時は、マルチプレクサ６２に入力される。マルチプレクサ６２からの出力は、展開回路５１で画像データを展開され、元のビット数となる。次に、ＤＡＣ回路６３でアナログデータに変換され、次いでデマルチプレクサ６４を介し表示部６５に供給され、画像表示が実現する。
【０１３６】
この実施例に用いた検査回路６１は、第１の回路であるメモリを検査する場合には、全ての出力をシリアルデータ読み出す方式と、パターン圧縮回路５３により圧縮されたデータに変換した後外部に読み出す方式とを選択することができる（選択用スイッチは図示せず）。これらの検査出力は、ＳＰＩの出力制御部５８から外部に取り出すことができる。この図では、出力制御部５８に取り出す前にシフトレジスタ５６を介しているが、シフトレジスタ５６を介さなくても良く、また、別途、出力バッファを設けても良い。
【０１３７】
また、この実施例に用いた検査回路６１は、第２の回路である表示部の入力部に検査信号を入力する場合は、外部からのシリアルデータを検査信号とする方式と、パターン発生回路５２で生成された擬似乱数を検査信号にする方式とを選択することができる（選択用スイッチは図示せず）。検査回路６１を介し入力される検査信号は、最終的に表示部に伝達し画像として表示され、検査回路６１以降の回路上に故障がないか画像で判定できる。
【０１３８】
本実施例では、検査工程の初期段階は、パターン発生回路５２とパターン圧縮回路５３を用い、メモリと表示部の検査を行うことができる。これにより、検査コストを大幅に削減できる。初期段階の検査工程での故障検出率より高い故障検出率が要求される製品や、故障判定が困難な現象が観察される製品もしくは故障原因の解析が必要な製品に対しては、シリアルデータを外部から直接入力し、全データをシリアルデータで外部に直接出力する検査方式が使用される。これにより、所望の条件での検査が可能となり、故障検出率が向上する。また、故障解析も容易となる。
【０１３９】
尚、本実施例では、外部の制御部とのインタフェースをシリアルインタフェースとしており、且つ、そのシリアルインタフェースの端子を利用して、検査の入出力を行うため、検査回路を付加したことによる端子数の増大がない。また、検査装置の構成を簡単にできるために、検査コストを大幅に低減することができる。
【０１４０】
本実施例の検査イネーブル信号は、いくつかの方法で供給可能である。たとえば、スレーブ選択入力ＳＳが選択状態で通常動作する場合に、スレーブ選択入力ＳＳが非選択状態の時に検査イネーブル信号をＳＰＩ制御部５９で生成する方法が考えられる。この方法によれば、入出力端子を増やすこと無く、検査イネーブル信号を供給できる。
【０１４１】
しかし、普通の製品の場合、検査終了後の出荷前に、検査イネーブル信号への接続をレーザーカット装置等で切断しておく必要がある。その理由は、検査イネーブル信号が接続されたままだと、通常使用時にスレーブ選択信号ＳＳが非選択状態になると、検査モードとなり余分な消費電力が消費される可能性があるためである（ただし、電源供給も停止する場合は問題ない）。
【０１４２】
この実施例では、別の方法として、検査イネーブル信号専用の端子を用意した。この方法では、端子数が増えるが、検査イネーブル信号の接続を切断する必要がない。また、出荷後の製品が不良で返品された場合などにも、故障解析が可能であるという利点を有する。
【０１４３】
本実施例のタイミングチャートの一例を図３５に示す。ここでは、８ビット分のシフトレジスタを構成する例を示している。また、第１の回路であるメモリを検査する場合のタイミングチャートを示している。
【０１４４】
まず、図５に相当する回路構成において、出力ラッチ信号（ラッチ用クロック等）が入力されると、メモリのデータをラッチする。この時点で、検査出力部には、シフトレジスタの最終ビットに相当するフリップ・フロップからメモリの最終段（検査出力“７”で表記）のデータが出力されている。
【０１４５】
次に、検査イネーブル信号により、検査回路が図６のようなシフトレジスタ構成に変更となる。ここで、検査クロックが入ると、ラッチされているメモリ出力が、１ビットずつ順に出力される。この様子を検査出力“６”、“５”、・・・“１”、“０”と順に示している。８ビット分のデータに対し、７個のクロック信号の入力で全てのデータが検査出力可能である。
【０１４６】
その理由は、前述のように図５の構成の時点で検査出力“７”のデータを出力しているためである。７個目のクロックが入力されると、検査出力“０”のデータを出力する。この例では、検査クロックの立ち上がりでデータをシフトする構成としているため、検査イネーブル信号は、検査用クロックの１個目が立ち上がる前に選択され、検査用クロックの最後のクロックの立ち上がり後に非選択とされればよい。このように、本実施例に拠れば、簡単な信号構成で、検査出力が可能である。
【符号の説明】
【０１４７】
１  第１の回路
２  第２の回路
３  検査回路
４  信号伝達制御機能
５  検査出力機能
６  検査入力機能
７  出力レジスタ
８  シフトレジスタ
９，１０  メモリアレイ
１１  表示回路の入力部
１２  データ処理機能回路
１４  撮像部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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