(57)【特許請求の範囲】
【請求項１】
第１及び第２容量素子と、
前記第１及び前記第２容量素子を介してそれぞれ供給される第１及び第２電圧信号の電位差を増幅し、第１及び第２増幅信号を出力する第１増幅回路と、
前記第１増幅信号を前記第１増幅回路の一方の入力端子に帰還する第１抵抗素子と、
前記第２増幅信号を前記第１増幅回路の他方の入力端子に帰還する第２抵抗素子と、
前記第１増幅回路から出力される前記第１及び前記第２増幅信号のコモンモード成分と略同一の電圧レベルの所定電圧を生成する電圧生成部と、
前記電圧生成部によって生成された前記所定電圧を、前記第１増幅回路のそれぞれの入力端子に伝達する第３抵抗素子と、を備えた半導体集積回路。
【請求項２】
前記電圧生成部は、
高電位側電源と低電位側電源との間に直列接続された第４及び第５抵抗素子を備え、
前記第４及び前記第５抵抗素子間のノードの電圧を前記所定電圧として生成することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記電圧生成部は、
前記第４及び前記第５抵抗素子間のノードの電圧をクランプするダイオードをさらに備えた請求項２に記載の半導体集積回路。
【請求項４】
前記電圧生成部は、
一定の電流が流れる電流生成部と、
前記電流生成部に直列接続された第４抵抗素子と、を備え、
前記第４抵抗素子と前記電流生成部との間のノードの電圧を前記所定電圧として生成することを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記電圧生成部は、
前記第４抵抗素子と前記電流生成部との間のノードの電圧をクランプするダイオードをさらに備えた請求項４に記載の半導体集積回路。
【請求項６】
前記電圧生成部は、
基準電圧とフィードバックされた前記所定電圧との電位差を増幅し前記所定電圧を出力する第２増幅回路を備えた請求項１に記載の半導体集積回路。
【請求項７】
前記第１及び前記第２容量素子と、前記第１増幅回路と、の間にミキサ回路をさらに備えた請求項１〜６のいずれか一項に記載の半導体集積回路。
【請求項８】
前記第３抵抗素子は、
前記電圧生成部によって生成された前記所定電圧を、前記ミキサ回路を介して前記第１増幅回路のそれぞれの入力端子に伝達することを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
第１及び第２容量素子と、
前記第１及び前記第２容量素子を介してそれぞれ供給される第１及び第２電圧信号の電位差を増幅し、第１及び第２増幅信号を出力する第１増幅回路と、
前記第１増幅信号を前記第１増幅回路の一方の入力端子に帰還する第１抵抗素子と、
前記第２増幅信号を前記第１増幅回路の他方の入力端子に帰還する第２抵抗素子と、
所定電圧を生成する電圧生成部と、
前記第１及び前記第２容量素子と、前記第１増幅回路と、の間に設けられたミキサ回路と、
前記電圧生成部によって生成された前記所定電圧を、前記ミキサ回路を介して前記第１増幅回路のそれぞれの入力端子に伝達する第３抵抗素子と、を備えた半導体集積回路。
【請求項１０】
前記ミキサ回路は、複数のＭＯＳトランジスタにより構成されることを特徴とする請求項８又は９に記載の半導体集積回路。
【請求項１１】
前記第３抵抗素子は、多結晶シリコンにより形成されることを特徴とする請求項１〜１０のいずれか一項に記載の半導体集積回路。
【請求項１２】
前記第３抵抗素子は、拡散抵抗により形成されることを特徴とする請求項１〜１０のいずれか一項に記載の半導体集積回路。
【請求項１３】
請求項１〜１２のいずれか一項に記載の半導体集積回路を備えた受信装置。
【請求項１４】
請求項１〜１２のいずれか一項に記載の半導体集積回路を備えた無線通信端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路、それを備えた受信装置及び無線通信端末に関する。
【背景技術】
【０００２】
一般的に、無線通信端末には、フィルタとしての機能を有する増幅回路が設けられている。例えば、非特許文献１には、増幅回路を含む装置が開示されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Soundarapandian Karthikeyan et al., "Low-Voltage Analog Circuit Design Based on Biased Inverting Opamp Configuration", IEEE JOURNAL OF SOLID-STATE CIRCUITS, 2000, VOL.47, NO.3, pp.176-184
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願の発明者等は、無線通信端末等に用いられる半導体集積回路の開発に際し、様々な課題を見出した。本願で開示される各実施の形態は、例えば、無線通信端末に好適な半導体集積回路を提供する。さらに詳細な特徴は、本明細書の記述及び添付図面によって明らかにされる。
【課題を解決するための手段】
【０００５】
本明細書に開示される一つの態様は、半導体集積回路を含み、当該半導体集積回路は、所定電圧を生成する電圧生成回路を有する。
【発明の効果】
【０００６】
本発明により、良質な半導体集積回路、それを備えた受信装置及び無線通信端末を提供することができる。
【図面の簡単な説明】
【０００７】
【図１Ａ】本発明が適用される無線通信端末の一例を示す外観図である。
【図１Ｂ】本発明が適用される無線通信端末の一例を示す外観図である。
【図２】本発明の実施の形態１にかかる半導体集積回路の構成例を示す図である。
【図３】本発明の実施の形態１にかかる半導体集積回路の過渡解析シミュレーション結果を示す図である。
【図４】本発明の実施の形態１にかかる電圧生成部の変形例を示す図である。
【図５】本発明の実施の形態１にかかる電圧生成部の変形例を示す図である。
【図６】本発明の実施の形態１にかかる電圧生成部の変形例を示す図である。
【図７】抵抗素子ＲＢＴ，ＲＢＢの一例を示す断面図である。
【図８】本発明の実施の形態１にかかる半導体集積回路の変形例を示す図である。
【図９】本発明の実施の形態２にかかる半導体集積回路の構成例を示す図である。
【図１０】本発明の実施の形態２にかかる半導体集積回路に設けられた全差動増幅回路の具体的構成例を示す図である。
【図１１】本発明の実施の形態３にかかる受信装置を示すブロック図である。
【図１２】本発明の実施の形態３にかかる受信装置に設けられたミキサ部及びその周辺回路の構成例を示す図である。
【図１３】本発明の実施の形態４にかかる無線通信端末の構成例を示すブロック図である。
【図１４】本発明に至る前の構想にかかる半導体集積回路の構成例を示す図である。
【図１５】本発明に至る前の構想にかかる半導体集積回路に設けられた全差動増幅回路の具体的構成例を示す図である。
【図１６】本発明に至る前の構想にかかる半導体集積回路の過渡解析シミュレーション結果を示す図である。
【発明を実施するための形態】
【０００８】
＜本発明に至る前の構想＞
まず、本発明の実施の形態を説明する前に、本発明に至る前に本発明者らが検討した構成について説明する。
【０００９】
従来、無線通信端末等に搭載される無線信号処理回路では、複数の機能ブロック（信号を増幅する増幅器、信号の周波数を変換するミキサ、信号の所望の帯域のみ通過させるフィルタなど）がそれぞれ個別部品として設けられていた。しかしながら、近年の半導体技術の向上により、無線信号処理回路を構成する複数の機能ブロックの多くを、１つの半導体チップへ内蔵することが可能となってきている。さらに、複数の無線アクセスシステムに対応可能な無線信号処理回路が携帯電話向け等で一般化してきている。このような１つ或いは数個の半導体チップに内蔵された無線信号処理回路は、アンテナから受信した高周波信号を高い品質（低雑音、高線形性、所望以外の帯域の信号を抑圧等）でより低い周波数帯の信号に変換する。
【００１０】
無線信号処理回路を低コストで実現するためには、無線信号処理回路を構成する複数の機能ブロックの多くを１つの半導体チップへ内蔵する必要がある。この目的に対する障害の一つに所望以外の帯域の信号を抑圧するフィルタ回路の半導体チップへの内蔵化が挙げられる。一般に、このフィルタ回路は、ＳＡＷ（Surface Acoustic Wave）フィルタ、誘電体フィルタなどを用いて構成されており、所望以外の帯域に存在する信号を抑圧する。しかし、ＳＡＷフィルタや誘電体フィルタは、その構成から、半導体チップへ内蔵することができない。
【００１１】
個別部品からなる無線信号処理回路は、一般的にスーパーヘテロダイン方式で構成されており、ＳＡＷフィルタや誘電体フィルタを必要とするが、これらは半導体チップへ内蔵することができない。そのため、半導体で製造する無線信号処理回路をスーパーヘテロダイン方式で構成すると、半導体チップ外部にＳＡＷフィルタや誘電体フィルタを外付けすることになる。その結果、部品点数、実装面積が増大してしまう。
【００１２】
そこで、半導体チップ間の部品定数の絶対値はばらつくが、１つの半導体チップ内での部品定数の相対値は高精度で一致するという半導体回路の長所を利用し、ＳＡＷフィルタや誘電体フィルタを必要としない無線信号処理回路方式が提案されている。この方式には、例えば、ゼロＩＦ方式、低ＩＦ方式等がある。いずれの方式も外付けのＳＡＷフィルタや誘電体フィルタが不要であり、所望の帯域以外の帯域に存在する信号の抑圧は半導体へ内蔵可能なフィルタによって行われる。ただし、無線方式、或いはシステム的要求によっては、一部のフィルタを外付けにする必要が生ずることもある。
【００１３】
ゼロＩＦ方式や低ＩＦ方式などの基本原理は、例えば、「Aarno Parssinen, "DIRECT CONVERSION RECEIVERS IN WIDE-BAND SYSTEMS", Kluwer Academic Publishers」を参照されたい。ゼロＩＦ方式、低ＩＦ方式には、１つの信号をＩ成分とＱ成分の２つの成分に分解して処理するという共通の動作的な特徴がある。同一の周波数で９０度位相の異なる２つの局部発振信号（局発信号）と、アンテナ等によって受信された無線信号とを直交ミキサに入力することにより、当該アンテナ等によって受信された無線信号はＩ成分とＱ成分に分解される。
【００１４】
直流バイアス電流を流さなくてもスイッチとして使用できる素子によって構成されたミキサの一つにパッシブミキサがある。なお、直流バイアス電流を流さなくてもスイッチとして使用できる素子には、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）やＪＦＥＴ（Junction Field Effect Transistor）等のＦＥＴ（Field Effect Transistor）のほか、ＭＥＭＳ（Micro Electromechanical Systems）スイッチ等がある。パッシブミキサは、例えば、「Jing-Hong Conan Zhan et al., "A Broadband Low-Cost Direct-Conversion Receiver Front-End in 90nm CMOS", IEEE JOURNAL OF SOLID-STATE CIRCUITS, 2008, VOL.43, NO.5, pp.1132-1137」にも開示されている。
【００１５】
このような半導体技術を参考にして、本発明者らは、パッシブミキサ、低雑音増幅回路及び全差動増幅回路を備えた無線信号処理回路を検討した。図１４は、本発明に至る前の構想にかかる無線信号処理回路の一部（以下、半導体集積回路と称す）の構成例を示す図である。
【００１６】
図１４に示す半導体集積回路は、低雑音増幅回路ＬＮＡ１と、容量素子Ｃ１Ｔ，Ｃ１Ｂと、局発増幅回路ＬｏＢｕｆ１と、パッシブミキサを構成するＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor、以下単にトランジスタと称す）Ｍ１〜Ｍ４と、可変容量素子ＣＦＢＴ，ＣＦＢＢと、抵抗素子ＲＦＢＴ，ＲＦＢＢと、全差動増幅回路ＯＰＡ１と、を備える。ここでは、トランジスタＭ１〜Ｍ４が何れもＮチャネルＭＯＳＦＥＴである場合を例に説明する。また、トランジスタＭ１〜Ｍ４はそれぞれソースとドレインを取り換えても同一の動作をするが、全差動増幅回路ＯＰＡ１へ接続される側をドレインとして説明する。
【００１７】
外部から図示しないアンテナ又はケーブルによって受信された無線信号は、不平衡平衡変換回路やＳＡＷフィルタ等によって平衡信号に変換された後、図示しない整合回路を経て、無線信号入力端子ＩＮＴ，ＩＮＢに供給される。低雑音増幅回路ＬＮＡ１は、無線信号入力端子ＩＮＴ，ＩＮＢに供給された平衡信号を、できるだけ信号対雑音比（ＳＮＲ）を劣化させないようにして増幅する。局発入力端子ＬｏＴ，ＬｏＢには、図示しない発振回路から出力された局発平衡信号が供給される。局発増幅回路ＬｏＢｕｆ１は、局発入力端子ＬｏＴ，ＬｏＢに供給された局発平衡信号を、トランジスタＭ１〜Ｍ４をスイッチングするのに十分な電力にまで増幅する。なお、局発増幅回路ＬｏＢｕｆ１によって増幅された局発平衡信号は平衡信号であるため、トランジスタＭ１，Ｍ４がオンの場合にはトランジスタＭ２，Ｍ３がオフし、トランジスタＭ１，Ｍ４がオフの場合にはトランジスタＭ２，Ｍ３がオンする。
【００１８】
低雑音増幅回路ＬＮＡ１から出力された一対の増幅信号（第１及び第２電圧信号）は、それぞれ容量素子Ｃ１Ｔ，Ｃ１Ｂを介してパッシブミキサに供給される。より具体的には、低雑音増幅回路ＬＮＡ１から出力された一対の増幅信号の一方は、容量素子Ｃ１Ｔを介して、トランジスタＭ１，Ｍ２のソースに供給される。低雑音増幅回路ＬＮＡ１から出力された一対の増幅信号の他方は、容量素子Ｃ１Ｂを介して、トランジスタＭ３，Ｍ４のソースに供給される。
【００１９】
トランジスタＭ１のゲートには、局発増幅回路ＬｏＢｕｆ１によって増幅された局発平衡信号の一方が供給され、トランジスタＭ２のゲートには、局発増幅回路ＬｏＢｕｆ１によって増幅された局発平衡信号の他方が供給される。また、トランジスタＭ１のドレインは、全差動増幅回路ＯＰＡ１の反転入力端子に接続される。トランジスタＭ２のドレインは、全差動増幅回路ＯＰＡ１の非反転入力端子に接続される。
【００２０】
トランジスタＭ３のゲートには、局発増幅回路ＬｏＢｕｆ１によって増幅された局発平衡信号の他方が供給され、トランジスタＭ４のゲートには、局発増幅回路ＬｏＢｕｆ１によって増幅された局発平衡信号の一方が供給される。また、トランジスタＭ３のドレインは、全差動増幅回路ＯＰＡ１の反転入力端子に接続される。トランジスタＭ４のドレインは、全差動増幅回路ＯＰＡ１の非反転入力端子に接続される。
【００２１】
なお、低雑音増幅回路ＬＮＡ１とパッシブミキサを構成するトランジスタＭ１〜Ｍ４との間に容量素子Ｃ１Ｔ，Ｃ１Ｂを設け、トランジスタＭ１〜Ｍ４に直流バイアス電流を供給しないことにより、ＭＯＳＦＥＴに流れる直流バイアス電流の関数である１／ｆ雑音の発生を抑制する。
【００２２】
このパッシブミキサは、無線信号及び局発平衡信号の差周波数成分と、無線信号及び局発信号の和周波数成分と、の２つの電流成分の和を出力する。なお、ダイレクトコンバージョン方式の場合、局発平衡信号の周波数は、アンテナ等によって受信された無線信号に含まれる所望チャネルの信号の中心周波数に設定される。
【００２３】
抵抗素子ＲＦＢＴ及び可変容量素子ＣＦＢＴは、全差動増幅回路ＯＰＡ１の非反転出力端子及び反転入力端子の間に並列に設けられる。抵抗素子ＲＦＢＢ及び可変容量素子ＣＦＢＢは、全差動増幅回路ＯＰＡ１の反転出力端子及び非反転入力端子の間に並列に設けられる。つまり、全差動増幅回路ＯＰＡ１と、抵抗素子ＲＦＢＴ，ＲＦＢＢと、可変容量素子ＣＦＢＴ，ＣＦＢＢと、により低域通過フィルタが構成される。なお、抵抗素子ＲＦＢＴは、全差動増幅回路ＯＰＡ１の非反転出力端子の出力信号（第１増幅信号）を反転入力端子に帰還する抵抗素子である。抵抗素子ＲＦＢＢは、全差動増幅回路ＯＰＡ１の反転出力端子の出力信号（第２増幅信号）を非反転入力端子に帰還する抵抗素子である。
【００２４】
この低域通過フィルタは、パッシブミキサから出力された２つの電流成分の和のうち無線信号及び局発平衡信号の差周波成分のみを電圧に変換して出力する。この低域通過フィルタの一対の出力信号（第１及び第２増幅信号）は、出力端子ＯＵＴＴ，ＯＵＴＢを介して後段回路に供給される。
【００２５】
図１５は、全差動増幅回路ＯＰＡ１の具体的な構成例を示す図である。図１５に示す全差動増幅回路ＯＰＡ１は、平衡信号増幅部ＯＰ１００と、同相信号検出部ＯＰ１０１と、同相信号帰還部ＯＰ１０２と、を有する。平衡信号増幅部ＯＰ１００は、トランジスタＭ１１０〜Ｍ１１７，Ｍ１２２と、抵抗素子Ｒ１０，Ｒ１１と、容量素子Ｃ１０，Ｃ１１と、を有する。同相信号検出部ＯＰ１０１は、抵抗素子Ｒ１２，Ｒ１３を有する。同相信号帰還部ＯＰ１０２は、トランジスタＭ１１８〜Ｍ１２１，Ｍ１２３を有する。なお、図１５の例では、トランジスタＭ１１０，Ｍ１１１，Ｍ１１４，Ｍ１１５，Ｍ１１８，Ｍ１１９，Ｍ１２２，Ｍ１２３がＰチャネルＭＯＳＦＥＴであって、トランジスタＭ１１２，Ｍ１１３，Ｍ１１６，Ｍ１１７，Ｍ１２０，Ｍ１２１がＮチャネルＭＯＳＦＥＴである。また、電源電圧端子（以下、電源電圧端子ＶＤＤと称す）には、高電位側電源からの電源電圧ＶＤＤが供給されている。
【００２６】
外部からバイアス電圧端子ＶＯＰＢ３を介してトランジスタＭ１２２のゲートにバイアス電圧を与えると、トランジスタＭ１１０〜Ｍ１１３により構成される差動増幅回路にはバイアス電流が流れ始める。それにより、全差動増幅回路ＯＰＡ１の非反転入力端子（ＯＰＩＮＴ）及び反転入力端子（ＯＰＩＮＢ）にそれぞれ印加された入力信号電圧のうち、平衡信号電圧成分のみが増幅される。
【００２７】
続いて、外部からバイアス電圧端子ＶＯＰＢ１を介してトランジスタＭ１１４，Ｍ１１５のそれぞれのゲートにバイアス電圧を与えると、トランジスタＭ１１６，Ｍ１１７にはバイアス電流が流れ始める。それにより、トランジスタＭ１１６，Ｍ１１７のそれぞれのゲートに印加される信号電圧（トランジスタＭ１１０〜Ｍ１１３からなる差動増幅回路の出力電圧）は増幅され、全差動増幅回路ＯＰＡ１の非反転出力端子（ＯＰＯＵＴＴ）及び反転入力端子（ＯＰＯＵＴＢ）から外部に出力される。なお、トランジスタＭ１１６，Ｍ１１７のそれぞれのゲートに印加される信号電圧は、トランジスタＭ１１０〜Ｍ１１３からなる差動増幅回路によって同相信号電圧成分が抑圧されており、主として平衡信号電圧成分を含んでいる。
【００２８】
抵抗素子Ｒ１０，Ｒ１１及び容量素子Ｃ１０，Ｃ１１は、平衡信号増幅部ＯＰ１００を安定して動作させるために付加されている。それにより、平衡信号増幅部ＯＰ１００の電圧利得が１（０ｄＢ）の場合において、入力端子ＯＰＩＮＴ，ＯＰＩＮＢにそれぞれ供給される入力信号の入力端子ＯＰＩＮＢを基準にした位相が、出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢのそれぞれの出力信号の出力端子ＯＰＯＵＴＢを基準にした位相と１８０度反転しないように設計しておく。例えば、１１５度程度の位相の遅れに抑えるように設計しておくことにより、負帰還をかけても発振することのない安定した増幅回路にすることができる。
【００２９】
同相信号検出部ＯＰ１０１は、出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢのそれぞれの出力信号の同相成分を略同一の抵抗値の抵抗素子Ｒ１２，Ｒ１３によって検出する。
【００３０】
同相信号帰還部ＯＰ１０２において、外部からバイアス電圧端子ＶＯＰＢ４を介してトランジスタＭ１２４のゲートにバイアス電圧を与えると、トランジスタＭ１１８〜Ｍ１２１により構成される差動増幅回路にはバイアス電流が流れ始める。なお、トランジスタＭ１１９のゲートには、外部からバイアス電圧端子ＶＯＰＢ２を介して基準直流電圧が印加されている。
【００３１】
同相信号帰還部ＯＰ１０２は、トランジスタＭ１１９のゲートに印加される基準直流電圧と、トランジスタＭ１１８のゲートに印加される同相信号検出部ＯＰ１０１の検出結果（出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢのそれぞれの出力信号の同相成分）と、を比較する。そして、同相信号帰還部ＯＰ１０２は、その比較結果に基づいてトランジスタＭ１１２，Ｍ１１３のそれぞれのゲートに対して負帰還をかける。それにより、全差動増幅回路ＯＰＡ１の出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢのそれぞれの出力信号の同相成分（コモンモード成分）は、基準直流電圧と同等程度になるように制御される。
【００３２】
図１４に戻り説明を続ける。上記したように、低雑音増幅回路ＬＮＡ１とパッシブミキサを構成するトランジスタＭ１〜Ｍ４との間には、容量素子Ｃ１Ｔ，Ｃ１Ｂが設けられている。そのため、トランジスタＭ１〜Ｍ４のバイアス電圧、及び、全差動増幅回路ＯＰＡ１の入力側のバイアス電圧として、全差動増幅回路ＯＰＡ１の出力信号が抵抗素子ＲＦＢＴ，ＲＦＢＢを介して供給されている。
【００３３】
ここで、何らかの原因により出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢの電圧が同時に電源電圧ＶＤＤに近い電圧まで上昇したとする。ここで、全差動増幅回路ＯＰＡ１内に設けられたトランジスタＭ１１０，Ｍ１１１のそれぞれのゲートには、それぞれ抵抗素子ＲＦＢＢ，ＲＦＢＴを介してバイアス電圧が供給されている。そのため、トランジスタＭ１１０，Ｍ１１１のそれぞれのゲート電圧は、出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢの電圧の上昇に伴って電源電圧ＶＤＤに近い電圧まで上昇する。それにより、トランジスタＭ１１０〜Ｍ１１３からなる差動増幅回路へのバイアス電流の供給が途絶える。それにより、トランジスタＭ１１６，Ｍ１１７のそれぞれのゲートは接地電圧付近にまで低下する。それにより、出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢの電圧は、何れも電源電圧ＶＤＤに近い電圧となる。即ち、全差動増幅回路ＯＰＡ１の出力信号は、このままの状態（つまり電源電圧ＶＤＤに近い電圧の状態）で安定してしまうか発振してしまう。つまり、図１４に示す全差動増幅回路ＯＰＡ１は、正常な増幅動作を行うことができなくなる。換言すると、図１４に示す全差動増幅回路ＯＰＡ１は、正常動作に復帰させることができなくなる。
【００３４】
図１６は、図１４に示す半導体集積回路において、全差動増幅回路ＯＰＡ１の出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢの電圧が同時に電源電圧ＶＤＤに近い電圧まで上昇した場合における当該出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢの電圧の過渡解析シミュレーション結果を示す図である。シミュレーション条件としては、時刻１０ｕｓから１００ｎｓ経過するまでの期間、出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢの電圧を電源電圧ＶＤＤに近い電圧まで上昇させている。なお、電源電圧ＶＤＤは１．２Ｖである。また、容量素子Ｃ１Ｔ，Ｃ１Ｂによる容量結合を再現するため、全差動増幅回路ＯＰＡ１の入力端子ＯＰＩＮＴ，ＯＰＩＮＢはオープンにしている。また、低雑音増幅回路ＬＮＡ１から容量素子Ｃ１Ｔ，Ｃ１Ｂを介して後段回路（全差動増幅回路ＯＰＡ１）に向けて信号は供給されていない。
【００３５】
図１６のシミュレーション結果を見ても明らかなように、全差動増幅回路ＯＰＡの出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢの電圧は、電源電圧ＶＤＤと接地電圧（ＧＮＤ）との間で往復しており、適切なバイアス状態にない（即ち、所定電圧に安定していない）。つまり、図１４に示す半導体集積回路は、全差動増幅回路ＯＰＡ１の入力側の電圧が一時的に意図せず変動した場合、全差動増幅回路ＯＰＡ１を正常動作に復帰させることができないという問題があった。
【００３６】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００３７】
＜実施の形態１＞
【００３８】
まず、図１Ａ及び１Ｂを参照して、本実施の形態にかかる半導体集積回路が適用される電子機器として好適な無線通信端末の概要について説明する。図１Ａ及び１Ｂは、無線通信端末５００の構成例を示す外観図である。なお、図１Ａ及び１Ｂでは、無線通信端末５００がスマートフォンである場合について示している。しかしながら、無線通信端末５００は、フューチャーフォン(例えば、折り畳み式の携帯電話端末)、携帯ゲーム端末、タブレットＰＣ(Personal Computer)、ノートＰＣ等のその他の無線通信端末であってもよい。また、当然のことながら、本実施の形態にかかる半導体集積回路は、無線通信端末以外に適用することも可能である。
【００３９】
図１Ａは、無線通信端末５００を形成する筐体５０１の一方の主面(前面)を示している。筐体５０１の前面には、ディスプレイデバイス５０２と、タッチパネル５０３と、幾つかの操作ボタン５０４と、カメラデバイス５０５とが配置されている。一方、図１Ｂは、筐体５０１の他方の主面(背面)を示している。筐体５０１の背面には、カメラデバイス５０６が配置されている。
【００４０】
ディスプレイデバイス５０２は、ＬＣＤ(Liquid Crystal Display)やＯＬＥＤ(Organic Light-Emitting Diode)ディスプレイ等であり、その表示面が筐体５０１の前面に位置するように配置されている。タッチパネル５０３は、ディスプレイデバイス５０２の表示面を覆うように配置されるか、或いはディスプレイデバイス５０２の裏面側に配置され、ユーザによる表示面への接触位置を検知する。つまり、ユーザは、指や専用のペン(一般に、スタイラスと呼称される)等でディスプレイデバイス５０２の表示面に触れることで、無線通信端末５００を直感的に操作することができる。また、操作ボタン５０４は、無線通信端末５００に対する補助的な操作に用いられる。なお、無線通信端末によっては、このような操作ボタンが設けられないこともある。
【００４１】
カメラデバイス５０６は、そのレンズユニットが筐体５０１の背面に位置するように配置されたメインカメラである。一方、カメラデバイス５０５は、そのレンズユニットが筐体５０１の前面に位置するように配置されたサブカメラである。なお、無線通信端末によっては、このようなサブカメラが設けられないこともある。
【００４２】
図２は、本発明の実施の形態１にかかる無線信号処理回路の一部（以下、単に半導体集積回路と称す）の構成例を示す図である。本実施の形態にかかる半導体集積回路は、所定電圧を生成する電圧生成部を備え、当該所定電圧を抵抗素子ＲＢＴ，ＲＢＢを介して全差動増幅回路ＯＰＡ１のそれぞれの入力端子に供給することを特徴とする。それにより、本実施の形態にかかる半導体集積回路は、全差動増幅回路ＯＰＡ１の入力側の電圧が一時的に意図せず変動した場合でも、全差動増幅回路ＯＰＡ１の入力側に安定したバイアス電圧を供給することができるため、速やかに全差動増幅回路ＯＰＡ１を正常動作に復帰させることができる。以下、具体的に説明する。
【００４３】
図２に示す半導体集積回路は、低雑音増幅回路ＬＮＡ１と、容量素子（第１容量素子）Ｃ１Ｔと、容量素子（第２容量素子）Ｃ１Ｂと、局発増幅回路ＬｏＢｕｆ１と、パッシブミキサ（ミキサ回路）を構成するトランジスタＭ１〜Ｍ４と、可変容量素子ＣＦＢＴ，ＣＦＢＢと、抵抗素子（第１抵抗素子）ＲＦＢＴと、抵抗素子（第２抵抗素子）ＲＦＢＢと、全差動増幅回路（第１増幅回路）ＯＰＡ１と、電圧生成部５０と、抵抗素子（第３抵抗素子）ＲＢＴ，ＲＢＢと、を備える。本実施の形態では、トランジスタＭ１〜Ｍ４が何れもＮチャネルＭＯＳＦＥＴである場合を例に説明するが、これに限られない。例えば、トランジスタＭ１〜Ｍ４は、ＰチャネルＭＯＳＦＥＴであっても良いし、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴが並列接続されたものであっても良い。さらに、トランジスタＭ１〜Ｍ４は、ＭＯＳＦＥＴに限られず、ＪＦＥＴ等のＦＥＴによって構成されても良い。
【００４４】
図２に示す半導体集積回路の構成及び動作は、基本的には図１４に示す半導体集積回路と同様であるため、以下では、主として図１４に示す半導体集積回路とは異なる点について説明する。
【００４５】
電圧生成部５０は、所定電圧ＶＢを生成する部である。電圧生成部５０は、抵抗素子（第４抵抗素子）ＲＢ１と、抵抗素子（第５抵抗素子）ＲＢ２と、ダイオードＤＢ１と、を有する。抵抗素子ＲＢ１，ＲＢ２は、電源電圧端子ＶＤＤと、低電位側電源からの接地電圧ＧＮＤが供給される接地電圧端子（以下、接地電圧端子ＧＮＤと称す）と、の間に直列に設けられる。より具体的には、抵抗素子ＲＢ１の一端が電源電圧端子ＶＤＤに接続され、抵抗素子ＲＢ１の他端がノードＮ１に接続される。抵抗素子ＲＢ２の一端がノードＮ１に接続され、抵抗素子ＲＢ２の他端が接地電圧端子ＧＮＤに接続される。また、ダイオードＤＢ１のアノードがノードＮ１に接続され、ダイオードＤＢ１のカソードが接地電圧端子ＧＮＤに接続される。そして、電圧生成部５０は、ノードＮ１の電圧を、所定電圧ＶＢとして出力する。なお、所定電圧ＶＢは、全差動増幅回路ＯＰＡ１に供給される基準直流電圧と略同一の電圧値に設定されることが好ましい。
【００４６】
電圧生成部５０によって生成される所定電圧ＶＢ（ノードＮ１の電圧）は、以下の式（１）のように表すことができる。
【００４７】
ＶＢ＝ＶＤＤ・ＲＢ２／（ＲＢ１＋ＲＢ２）  ・・・（１）
【００４８】
式（１）において、ＶＢは所定電圧ＶＢの電圧値を示し、ＶＤＤは電源電圧ＶＤＤの電圧値を示し、ＲＢ１は抵抗素子ＲＢ１の抵抗値を示し、ＲＢ２は抵抗素子ＲＢ２の抵抗値を示す。
【００４９】
抵抗素子ＲＢＴは、ノードＮ１と、全差動増幅回路ＯＰＡ１の反転入力端子と、の間に設けられる。抵抗素子ＲＢＢは、ノードＮ１と、全差動増幅回路ＯＰＡ１の非反転入力端子と、の間に設けられる。つまり、電圧生成部５０によって生成された所定電圧ＶＢは、抵抗素子ＲＢＴを介して全差動増幅回路ＯＰＡ１の反転入力端子に供給され、抵抗素子ＲＢＢを介して全差動増幅回路ＯＰＡ１の非反転入力端子に供給される。換言すると、抵抗素子ＲＢＴは所定電圧ＶＢを全差動増幅回路ＯＰＡ１の反転入力端子側に伝達し、抵抗素子ＲＢＢは所定電圧ＶＢを全差動増幅回路ＯＰＡ１の非反転入力端子側に伝達する。本実施の形態では、抵抗素子ＲＢＴ，ＲＢＢの抵抗値がそれぞれ２ｋＯｈｍである場合を例に説明するが、これに限られず比較的高抵抗であれば良い。図２に示す半導体集積回路のその他の回路構成については、図１４に示す半導体集積回路の場合と同様であるため、その説明を省略する。
【００５０】
図３は、図２に示す半導体集積回路において、全差動増幅回路ＯＰＡ１の出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢの電圧が同時に電源電圧ＶＤＤに近い電圧まで上昇した場合における当該出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢの電圧の過渡解析シミュレーション結果を示す図である。シミュレーション条件としては、図１６の場合と同じく、時刻１０ｕｓから１００ｎｓ経過するまでの期間、出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢの電圧を電源電圧ＶＤＤに近い電圧まで上昇させている。なお、電源電圧ＶＤＤは１．２Ｖである。また、容量素子Ｃ１Ｔ，Ｃ１Ｂによる容量結合を再現するため、全差動増幅回路ＯＰＡ１の入力端子ＯＰＩＮＴ，ＯＰＩＮＢはオープンにしている。つまり、低雑音増幅回路ＬＮＡ１から容量素子Ｃ１Ｔ，Ｃ１Ｂを介して後段回路（全差動増幅回路ＯＰＡ１）に向けた信号は供給されていない。
【００５１】
図３では、図１６の場合と比較して、横軸の時間レンジが狭くなっている。また、図３では、抵抗素子ＲＢＴ，ＲＢＢの抵抗値が２ｋＯｈｍである場合のシミュレーション結果に加え、ダイオードＤＢ１を設けずに抵抗素子ＲＢＴ，ＲＢＢの抵抗値が２ｋＯｈｍである場合のシミュレーション結果、及び、ダイオードＤＢ１を設けずに抵抗素子ＲＢＴ，ＲＢＢの抵抗値が４ｋＯｈｍである場合のシミュレーション結果がさらに示されている。
【００５２】
図３のシミュレーション結果を見ても明らかなように、全差動増幅回路ＯＰＡ１の出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢの電圧は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間で一度だけ往復した後、ここでの正常なバイアス状態である約０．５Ｖに安定している（即ち、所定電圧に安定している）。
【００５３】
また、図３に示す３種類のシミュレーション結果を比較すると、抵抗素子ＲＢＴ，ＲＢＢの抵抗値が小さいほど、正常なバイアス状態に安定するのが速い。さらに、ダイオードＤＢ１が設けられている方が、ダイオードＤＢ１が設けられていない場合よりも、正常なバイアス状態に安定するのが速い。
【００５４】
ここで、全差動増幅回路ＯＰＡ１の入力が正常なバイアス状態に安定するまでの時間を短縮するために、抵抗素子ＲＢＴ，ＲＢＢを数１００Ｏｈｍの低抵抗にすると、無線信号処理回路の雑音特性が劣化したりミキサ変換利得が減少したりしてしまう。そのため、抵抗素子ＲＢＴ，ＲＢＢは高抵抗である必要がある。この問題を解決するために抵抗素子ＲＢ１，ＲＢ２を低抵抗にすると、消費電力が増大してしまう。そこで、抵抗素子ＲＢ１，ＲＢ２を低抵抗にする代わりにダイオードＤＢ１を設けることにより、全差動増幅回路ＯＰＡ１の入力が正常なバイアス状態に安定するまでの時間を効果的に短縮している。
【００５５】
なお、所定電圧ＶＢ（ノードＮ１の電圧）を０．５Ｖ程度、即ち、ダイオードＤＢ１の順方向電圧より低い電圧値に設定することにより、ダイオードＤＢ１による消費電力の増大を無視できるほどに小さくすることができる。それにより、無線信号処理回路全体としての消費電力の増大が抑制される。
【００５６】
なお、所定電圧ＶＢを生成する電圧生成部は、図２に示す電圧生成部５０の構成に限られない。以下、所定電圧ＶＢを生成する電圧生成部の他の構成例について説明する。
【００５７】
図４は、電圧生成部５０の第１の変形例である電圧生成部５１の構成例を示す図である。図４に示す電圧生成部５１は、抵抗素子（第４抵抗素子）ＲＢ１と、ダイオードＤＢ１と、ＮチャネルＭＯＳＦＥＴ（以下、単にトランジスタと称す）Ｍ４０，Ｍ４１と、一定の電流を流す定電流源ＩＲＥＦと、を有する。なお、トランジスタＭ４０，Ｍ４１と定電流源ＩＲＥＦとにより電流生成部が構成される。
【００５８】
定電流源ＩＲＥＦの入力端子は電源電圧端子ＶＤＤに接続され、定電流源ＩＲＥＦの出力端子はトランジスタＭ４０のドレイン及びゲートとトランジスタＭ４１のゲートとに接続される。トランジスタＭ４０のソースは接地電圧端子ＧＮＤに接続される。トランジスタＭ４１のドレインはノードＮ１に接続され、トランジスタＭ４１のソースは接地電圧端子ＧＮＤに接続される。つまり、トランジスタＭ４０，Ｍ４１はカレントミラー接続されている。抵抗素子ＲＢ１の一端は電源電圧端子ＶＤＤに接続され、抵抗素子ＲＢ１の他端はノードＮ１に接続される。ダイオードＤＢ１のアノードはノードＮ１に接続され、ダイオードＤＢ１のカソードは接地電圧端子ＧＮＤに接続される。そして、電圧生成部５０は、ノードＮ１の電圧を、所定電圧ＶＢとして出力する。
【００５９】
図５は、電圧生成部５０の第２の変形例である電圧生成部５２の構成例を示す図である。図５に示す電圧生成部５２は、抵抗素子（ここでは第４抵抗素子）ＲＢ２と、ダイオードＤＢ１と、ＰチャネルＭＯＳＦＥＴ（以下、単にトランジスタと称す）Ｍ３０，Ｍ３１と、一定の電流を流す定電流源ＩＲＥＦと、を有する。なお、トランジスタＭ３０，Ｍ３１と定電流源ＩＲＥＦとにより電流生成部が構成される。
【００６０】
定電流源ＩＲＥＦの入力端子はトランジスタＭ３１のドレイン及びゲートとトランジスタＭ３０のゲートとに接続され、定電流源ＩＲＥＦの出力端子は接地電圧端子ＧＮＤに接続される。トランジスタＭ３１のソースは電源電圧端子ＶＤＤに接続される。トランジスタＭ３０のドレインはノードＮ１に接続され、トランジスタＭ３０のソースは電源電圧端子ＶＤＤに接続される。つまり、トランジスタＭ３０，Ｍ３１はカレントミラー接続されている。抵抗素子ＲＢ２の一端はノードＮ１に接続され、抵抗素子ＲＢ２の他端は接地電圧端子ＧＮＤに接続される。ダイオードＤＢ１のアノードはノードＮ１に接続され、ダイオードＤＢ１のカソードは接地電圧端子ＧＮＤに接続される。そして、電圧生成部５０は、ノードＮ１の電圧を、所定電圧ＶＢとして出力する。
【００６１】
図６は、電圧生成部５０の第３の変形例である電圧生成部５３の構成例を示す図である。図６に示す電圧生成部５３は、演算増幅回路（第２増幅回路）ＯＰＡＢを有する。演算増幅回路ＯＰＡＢの非反転入力端子には、基準電圧Ｖｒｅｆが供給され、演算増幅回路ＯＰＡＢの反転入力端子には、当該演算増幅回路ＯＰＡＢの出力信号がフィードバックして供給される。そして、電圧生成部５０は、演算増幅回路ＯＰＡＢの出力信号を、所定電圧ＶＢとして出力する。
【００６２】
図６に示す電圧生成部５３では、演算増幅回路ＯＰＡＢの出力インピーダンスが低いため、ダイオードＤＢ１が設けられる必要はない。ただし、図６に示す電圧生成部５３では、演算増幅回路ＯＰＡＢが設けられているため、他の電圧生成部と比較すると消費電力が大きくなる点に留意する必要がある。
【００６３】
なお、所定電圧ＶＢを生成する電圧生成部は、上記したものに限られず、同様の効果を奏する他の回路構成に適宜変更可能であることは言うまでもない。
【００６４】
本実施の形態では、電圧生成部によって生成される所定電圧ＶＢが０．５Ｖである場合を例に説明したが、これに限られない。電圧生成部によって生成される所定電圧ＶＢは、電源電圧ＶＤＤや信号ダイナミックレンジ設計により、０．５Ｖ以外の他の電圧値に設定されても良い。例えば、所定電圧ＶＢを１．２Ｖに設定したい場合には、ダイオードＤＢ２を追加して、ダイオードＤＢ１と直列に接続する等の変更が考えられる。
【００６５】
抵抗素子ＲＢＴ，ＲＢＢには、例えば、図７の断面図に示すような構造の多結晶シリコン（Poly-Si）が用いられても良い。図７の断面図に示すように、多結晶シリコンからなる抵抗素子は、絶縁物であるシリコン酸化膜（ＳｉＯ２）を介して、Ｓｉ基板ＳＵＢから離れた位置に形成される。その他、抵抗素子ＲＢＴ，ＲＢＢには、拡散抵抗等が用いられても良い。
【００６６】
次に、図２に示す半導体集積回路の変形例について説明する。図８は、図２に示す半導体集積回路の変形例を示す図である。図８に示す半導体集積回路では、図２に示す半導体集積回路と比較して、抵抗素子ＲＢＴ，ＲＢＢの接続関係が異なる。具体的には、抵抗素子ＲＢＴの一端がノードＮ１に接続され、抵抗素子ＲＢＴの他端が容量素子Ｃ１Ｔとパッシブミキサとを接続する信号線上のノードに接続される。抵抗素子ＲＢＢの一端がノードＮ１に接続され、抵抗素子ＲＢＢの他端が容量素子Ｃ１Ｂとパッシブミキサとを接続する信号線上のノードに接続される。図８に示す半導体集積回路のその他の回路構成及び動作については、図２に示す半導体集積回路の場合と同様であるため、その説明を省略する。
【００６７】
図８に示す半導体集積回路の場合でも、基本的には図２に示す半導体集積回路の場合と同様の効果を奏することができる。ただし、図３のシミュレーション結果等から判断すると、パッシブミキサを構成するトランジスタＭ１〜Ｍ４のオン抵抗分、全差動増幅回路ＯＰＡ１の入力が正常なバイアス状態に安定するまでの時間が長くなってしまう可能性はある。また、全差動増幅回路ＯＰＡ１の出力同相電圧と入力同相電圧と間に設計値の違いやバラツキ等があると、トランジスタＭ１〜Ｍ４に直流バイアス電流が流れるため、１／ｆ雑音特性が劣化してしまう可能性がある。しかしながら、これらが問題とならない用途であれば、図８に示す半導体集積回路のような構成であっても十分な効果を奏することができる。
【００６８】
（関連する技術との比較）
なお、全差動増幅回路の入力側にバイアス電圧を供給する手段としては、例えば、非特許文献１（文献中のＦｉｇ.５参照）に開示された手段がある。しかしながら、この関連する技術の構成は、正常動作中の全差動増幅回路の入力側のバイアス電圧を精度良く供給するためのものであり、全差動増幅回路の出力側が同時に電源電圧ＶＤＤ近くまで上昇する等の異常が発生した場合にのみバイアス電圧を供給するものではない。さらに、この関連する技術の構成では、演算増幅回路が別途必要になるため、回路規模が増大するとともに消費電力が増大してしまう。一方、本発明にかかる半導体集積回路では、全差動増幅回路ＯＰＡ１の入力側の電圧が一時的に意図せず変動した場合、関連する技術の場合よりも速やかに、全差動増幅回路ＯＰＡ１を正常動作に復帰させることができる。
【００６９】
＜実施の形態２＞
図９は、本発明の実施の形態２にかかる無線信号処理回路の一部（以下、単に半導体集積回路と称す）の構成例を示す図である。図９に示す半導体集積回路は、図２に示す半導体集積回路と比較して、全差動増幅回路ＯＰＡ１に代えて全差動増幅回路ＯＰＡ２を備え、電圧生成部５０に代えて電圧生成部５４を備える。
【００７０】
図１０は、図９に示す半導体集積回路に設けられた全差動増幅回路ＯＰＡ２の具体的構成例を示す図である。図１０に示す全差動増幅回路ＯＰＡ２は、平衡信号増幅部ＯＰ２００と、同相信号検出部ＯＰ２０１と、同相信号帰還部ＯＰ２０２と、を有する。平衡信号増幅部ＯＰ２００は、トランジスタＭ２１０〜Ｍ２１７，Ｍ２２２と、抵抗素子Ｒ１０，Ｒ１１と、容量素子Ｃ１０，Ｃ１１と、を有する。同相信号検出部ＯＰ２０１は、抵抗素子Ｒ１２，Ｒ１３を有する。同相信号帰還部ＯＰ２０２は、トランジスタＭ２１８〜Ｍ２２１，Ｍ２２３を有する。なお、図１０の例では、トランジスタＭ２１０，Ｍ２１１，Ｍ２１４，Ｍ２１５，Ｍ２１８，Ｍ２１９，Ｍ２２２，Ｍ２２３がＮチャネルＭＯＳＦＥＴであって、トランジスタＭ２１２，Ｍ２１３，Ｍ２１６，Ｍ２１７，Ｍ２２０，Ｍ２２１がＰチャネルＭＯＳＦＥＴである。トランジスタＭ２１０〜Ｍ２２３は、それぞれ図１５におけるトランジスタＭ１１０〜Ｍ１２３に対応する。
【００７１】
ここで、図１０に示す全差動増幅回路ＯＰＡ２は、図１５に示す全差動増幅回路ＯＰＡ１と比較して、各トランジスタのキャリアの極性を逆にしたものであり、さらに、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤの接続先を逆にしたものである。
【００７２】
図９に戻り説明を続ける。電圧生成部５４は、電圧生成部５０と同じく抵抗素子ＲＢ１、ＲＢ２及びダイオードＤＢ１を有する。ここで、ダイオードＤＢ１のアノードは電源電圧端子ＶＤＤに接続され、ダイオードＤＢ１のカソードはノードＮ１に接続される。
【００７３】
図９に示す半導体集積回路の構成では、全差動増幅回路ＯＰＡ２の出力端子ＯＰＯＵＴＴ，ＯＰＯＵＴＢの電圧が同時に接地電圧ＧＮＤに近い電圧まで低下した場合に、全差動増幅回路ＯＰＡの入力のバイアス電圧が不安定になる。そこで、電圧生成部５４は、電源電圧ＶＤＤとノードＮ１との間にダイオードＤＢ１を設けることにより、安定した所定電圧ＶＢを全差動増幅回路ＯＰＡの入力側に供給可能にしている。
【００７４】
＜実施の形態３＞
本実施の形態では、図２に示す半導体集積回路の受信装置への適用事例について説明する。図１１は、本実施の形態にかかる受信装置の構成例を示すブロック図である。
【００７５】
図１１に示す受信装置（ＲＸＡ）２００は、無線信号処理回路として使用される半導体チップ１０１０上に設けられる。半導体チップ１０１０上には、そのほか、デジタルインターフェイス回路（digital I/F）３０と、制御ユニット（control unit）４０と、電圧制御発振器（以下、単にＶＣＯと称す）１００と、周波数シンセサイザ（以下、単にＰＬＬと称す）１１０と、が少なくとも設けられる。また、半導体チップ１０１０外部には、アンテナ１０及びフロントエンドモジュール（ＦＥＭ）２０が設けられる。
【００７６】
図１１に示す受信装置２００は、アナログ処理部２０２と、デジタル処理部２０３と、によって構成される。アナログ処理部２０２は、低雑音増幅回路Ａ１０と、ミキサ部Ａ２０，Ａ２１と、可変アナログ低域通過フィルタ（ＬＰＦ）Ａ３０，Ａ３１，Ａ５０，Ａ５１と、アナログ可変増幅器Ａ４０，Ａ４１と、アナログデジタル変換器Ａ６０，Ａ６１と、移相器Ａ９０と、を有する。デジタル処理部２０３は、可変デジタル低域通過フィルタ（ＬＰＦ）Ａ７０，Ａ７１と、デジタル可変増幅器Ａ８０，Ａ８１と、を有する。受信装置２００は、いわゆるダイレクトコンバージョン方式を採用した受信装置である。なお、ミキサ部Ａ２０及びその前段の低雑音増幅回路Ａ１０の組と、ミキサ部Ａ２１及びその前段の低雑音増幅回路Ａ１０の組とが、それぞれ図２に示す半導体集積回路に相当する。
【００７７】
続いて、図１１に示す受信装置２００及びその周辺回路の動作について説明する。半導体チップ１０１０は、デジタルインターフェイス回路３０を介して、図示しないベースバンドＬＳＩ（Large Scale integrated Circuits）によって制御される。本実施の形態では、デジタルインターフェイス回路３０とベースバンドＬＳＩとの間でシリアルのデジタル信号が送受信される場合を例に説明する。また、本実施の形態では、デジタル処理部２０３に設けられたデジタル可変増幅器Ａ８０，Ａ８１がそれぞれパラレルのデジタル信号（デジタルパラレル信号）を出力する場合を例に説明する。この場合、デジタルインターフェイス回路３０は、デジタルパラレル信号をシリアル信号に変換する機能を含み、変換されたシリアル信号を送信信号３２としてベースバンドＬＳＩに送信する。
【００７８】
なお、仮にデジタル処理部２０３に設けられたデジタル可変増幅器Ａ８０，Ａ８１がシリアルのデジタル信号を出力する構成であれば、デジタルインターフェイス回路３０は、上記したシリアル信号に変換する機能を有する必要はない。
【００７９】
デジタルインターフェイス回路３０は、図示しないベースバンドＬＳＩから送信された信号を受信信号３１として受信する。そして、制御ユニット４０は、デジタルインターフェイス回路３０を介して受信した受信信号３１に基づき、半導体チップ１０１０やフロントエンドモジュール２０を制御するための制御信号、及び、半導体チップ１０１０内の図示しない回路に対するデータ等を出力する。
【００８０】
また、デジタルインターフェイス回路３０は、半導体チップ１０１０から受信した信号、及び、半導体チップ１０１０やフロントエンドモジュール２０の状態等を、送信信号３２としてベースバンドＬＳＩに送信する。本実施の形態では、上記したように、デジタルインターフェイス回路３０とベースバンドＬＳＩとの間でシリアルのデジタル信号が送受信される。そのため、デジタルインターフェイス回路３０とベースバンドＬＳＩとの間でパラレスのデジタル信号が送受信される場合よりも、半導体チップ１０１０のピン数を少なくすることができる。その結果、半導体チップが搭載される半導体パッケージのサイズを小さくすることができる。
【００８１】
アンテナ１０によって受信された無線信号は、フロントエンドモジュール２０に供給される。フロントエンドモジュール２０は、少なくとも帯域通過フィルタを有し、この帯域通過フィルタにより、無線信号に含まれる信号のうち所望の帯域以外の信号を抑圧しつつ、所望の帯域の信号をできるだけ損失を少なくなるようにして、低雑音増幅回路Ａ１０に出力する。
【００８２】
低雑音増幅回路Ａ１０は、フロントエンドモジュール２０からの出力信号を、できるだけ信号対雑音比（ＳＮＲ）を劣化させないようにして所望の利得だけ増幅する。低雑音増幅回路Ａ１０の出力信号は、２等分配されミキサ部Ａ２０，Ａ２１に入力される。
【００８３】
一方、ＰＬＬ１１０は、制御ユニット４０からの設定情報に基づいて、ＶＣＯ１００の発振信号の周波数を所望の周波数にロックさせる。それにより、ＶＣＯ１００は、所望の周波数の発振信号を出力する。
【００８４】
移相器Ａ９０は、ＶＣＯ１００からの発振信号を９０度移相した局発信号を生成しミキサ部Ａ２０に対して出力するとともに、ＶＣＯ１００からの発振信号を移相しない局発信号を生成しミキサ部Ａ２１に対して出力する。つまり、ミキサ部Ａ２０，Ａ２１には９０度位相の異なる局発信号が供給される。
【００８５】
上記したように、受信装置２００はダイレクトコンバージョン方式を採用した受信装置である。したがって、ミキサ部Ａ２０，Ａ２１にそれぞれ供給される局発信号の周波数は、アンテナ１０によって受信された無線信号に含まれる所望チャネルの信号の中心周波数に設定される。
【００８６】
なお、移相器Ａ９０は、必ずしもＶＣＯ１００の発振信号と同一の周波数の局発信号を出力する必要はない。例えば、移相器Ａ９０は、ＶＣＯ１００の発振信号の１／２の周波数の局発信号を出力する構成であっても良い。この場合、移相器Ａ９０は、ＶＣＯ１００の発振信号を２分周する機能も含んでいる。
【００８７】
ミキサ部Ａ２０，Ａ２１は、図２に示すパッシブミキサ及び全差動増幅回路ＯＰＡ１と同様の動作をする。つまり、ミキサ部Ａ２０，Ａ２１は、無線信号及び局発信号の差周波成分と、無線信号及び局発信号の和周波数成分と、のうち、差周波数成分のみを電圧に変換し、それぞれ可変アナログ低域通過フィルタＡ３０，Ａ３１に出力する。
【００８８】
可変アナログ低域通過フィルタＡ３０，Ａ３１は、それぞれ、ミキサ部Ａ２０，Ａ２１の出力信号に含まれる信号のうち所望帯域以外の信号を抑制しつつ、所望の帯域の信号をできるだけ損失を少なくなるようにして、アナログ可変増幅器Ａ４０，Ａ４１に出力する。
【００８９】
アナログ可変増幅器Ａ４０，Ａ４１は、制御ユニット４０からの設定情報に応じた利得で、それぞれ、可変アナログ低域通過フィルタＡ３０，Ａ３１からの出力信号を増幅し、可変アナログ低域通過フィルタＡ５０，Ａ５１に出力する。
【００９０】
可変アナログ低域通過フィルタＡ５０，Ａ５１は、それぞれ、アナログ可変増幅器Ａ４０，Ａ４１の出力信号に含まれる信号のうち所望帯域以外の信号を抑制しつつ、所望の帯域の信号をできるだけ損失を少なくなるようにして、アナログデジタル変換器Ａ６０，Ａ６１に出力する。
【００９１】
アナログデジタル変換器Ａ６０，Ａ６１は、それぞれ、可変アナログ低域通過フィルタＡ５０，Ａ５１から出力されるアナログ信号をデジタル信号に変換する。
【００９２】
デジタル処理部２０３において、可変デジタル低域通過フィルタＡ７０，Ａ７１は、それぞれ、アナログデジタル変換器Ａ６０，Ａ６１の出力信号（デジタル信号）に含まれる信号のうち所望帯域以外の信号を抑制しつつ、所望の帯域の信号をできるだけ損失を少なくなるようにして、デジタル可変増幅器Ａ８０，Ａ８１に出力する。
【００９３】
デジタル可変増幅器Ａ８０，Ａ８１は、制御ユニット４０からの設定情報に応じた利得で、それぞれ、可変デジタル低域通過フィルタＡ７０，Ａ７１からの出力信号を増幅し、デジタルインターフェイス回路３０に出力する。そして、デジタルインターフェイス回路３０は、上記したように、デジタル可変増幅器Ａ８０，Ａ８１の出力信号を必要に応じてシリアル信号に変換し、送信信号３２として図示しないベースバンドＬＳＩに送信する。
【００９４】
（ミキサ部Ａ２０，Ａ２１の具体的構成例）
図１２は、ミキサ部Ａ２０，Ａ２１の具体的な構成例を示す図である。なお、図１２には、ミキサ部Ａ２０，Ａ２１の前段に設けられた低雑音増幅回路Ａ１０も図示されている。
【００９５】
ミキサ部Ａ２０は、容量素子Ｃ１ＴＩ，Ｃ１ＢＩと、局発増幅回路ＬｏＢｕｆ１Ｉと、パッシブミキサを構成するトランジスタＭ１Ｉ〜Ｍ４Ｉと、可変容量素子ＣＦＢＴＩ，ＣＦＢＢＩと、抵抗素子ＲＦＢＴＩ，ＲＦＢＢＩと、全差動増幅回路ＯＰＡ１Ｉと、を備える。なお、図２に示す半導体集積回路の構成要素と同一の構成要素の符号には、図２に示す半導体集積回路の対応する構成要素の符号の末尾に"Ｉ"を付した符号が用いられている。
【００９６】
ミキサ部Ａ２１は、容量素子Ｃ１ＴＱ，Ｃ１ＢＱと、局発増幅回路ＬｏＢｕｆ１Ｑと、パッシブミキサを構成するトランジスタＭ１Ｑ〜Ｍ４Ｑと、可変容量素子ＣＦＢＴＱ，ＣＦＢＢＱと、抵抗素子ＲＦＢＴＱ，ＲＦＢＢＱと、全差動増幅回路ＯＰＡ１Ｑと、を備える。なお、図２に示す半導体集積回路の構成要素と同一の構成要素の符号には、図２に示す半導体集積回路の対応する構成要素の符号の末尾に"Ｑ"を付した符号が用いられている。
【００９７】
また、ミキサ部Ａ２０には、抵抗素子ＲＢＴＩ，ＲＢＢＩ（図２における抵抗素子ＲＢＴ，ＲＢＢに相当）が付加される。ミキサ部Ａ２１には、抵抗素子ＲＢＴＱ，ＲＢＢＱ（図２における抵抗素子ＲＢＴ，ＲＢＢに相当）が付加される。そして、ミキサ部Ａ２０，Ａ２１には、抵抗素子ＲＢ１，ＲＢ２及びダイオードＤＢ１からなる電圧生成部（図２における電圧生成部５０に相当）が共通に付加される。
【００９８】
このように、図２に示す半導体集積回路は、無線信号を受信する受信装置にも適用されることが可能である。なお、図２に示す半導体集積回路の変形例（例えば、図８に示す半導体集積回路等）も受信装置に適用可能であることは言うまでもない。
【００９９】
＜実施の形態４＞
本実施の形態では、図２に示す半導体集積回路を携帯電話等の無線通信端末に適用した事例について説明する。図１３は、本実施の形態にかかる無線通信端末の構成例を示すブロック図である。図１３に示す無線通信端末は、アクセス方法の異なる２つの無線アクセスシステムを備えており、これら２つの無線アクセスシステムには、それぞれ図１１に代表される受信装置が設けられている。以下、具体的に説明する。
【０１００】
図１３に示す無線通信端末は、無線信号処理回路として使用される半導体チップ（ＲＦＩＣ）１０１１と、アンテナ１０と、フロントエンドモジュール（ＦＥＭ）２０と、カップラーＡ１００１，Ｂ１００１と、電力増幅回路（ＨＰＡ）Ａ１００２，Ｂ１００２と、を備える。半導体チップ１０１１上には、受信装置（ＲＸＡ）２００と、受信装置（ＲＸＢ）２１０と、送信装置（ＴＸＡ）２２０と、送信装置（ＴＸＢ）２３０と、デジタルインターフェイス回路（digital I/F）３０と、制御ユニット（control unit）４０と、ＶＣＯ１００と、ＰＬＬ１１０と、送信レベル検波回路（ＤＥＴ）３００と、が設けられる。
【０１０１】
制御ユニット４０は、受信装置制御ユニット４０Ｒと、送信装置制御ユニット４０Ｔと、を有する。受信装置制御ユニット４０Ｒは、受信装置２００，２１０を制御するユニットであり、送信装置制御ユニット４０Ｔは、送信装置２２０，２３０を制御するユニットである。受信装置２００は、アナログ処理部（Ａ−ＲＸＡ）２０２と、デジタル処理部（Ｄ−ＲＸＡ）２０３と、を有する。受信装置２１０は、アナログ処理部（Ａ−ＲＸＢ）２１２と、デジタル処理部（Ｄ−ＲＸＢ）２１３と、を有する。
【０１０２】
送信装置２２０は、アナログ処理部（Ａ−ＴＸＡ）２２２と、デジタル処理部（Ｄ−ＴＸＡ）２２３と、を有する。送信装置２３０は、アナログ処理部（Ａ−ＴＸＢ）２３２と、デジタル処理部（Ｄ−ＴＸＢ）２３３と、を有する。フロントエンドモジュール２０は、帯域通過フィルタ１０００，１００２と、デュプレクサー（ＤＰＸ）１００１と、スイッチ１００３と、を有する。
【０１０３】
続いて、図１３に示す無線通信端末の動作について説明する。なお、図１１等で既に説明した構成要素については、その説明を省略する。
【０１０４】
フロントエンドモジュール２０において、スイッチ１００３は、制御ユニット４０からの制御信号４６に基づいて帯域通過フィルタ１０００，１００２及びデュプレクサー１００１の何れかを選択し、アンテナ１０と接続する。これらのフィルタ１０００〜１００３は、アンテナ１０と接続されている場合において、それぞれ次のような動作を行う。
【０１０５】
デュプレクサー１００１は、無線信号の送信及び受信を同時に行う無線アクセスシステムにおいて、これら送信信号及び受信信号間の相互干渉を抑制するためのものである。具体的には、デュプレクサー１００１は、電力増幅回路Ａ１００２から出力された送信信号（送信装置（ＴＸＡ）２２０の送信信号を増幅した信号）と、アンテナ１０によって受信される受信装置（ＲＸＡ）２００向けの無線信号と、の間の相互干渉を抑制する。
【０１０６】
帯域通過フィルタ１０００は、アンテナ１０によって受信された受信装置（ＲＸＢ）２１０向けの無線信号に含まれる信号のうち所望の帯域以外の信号を抑制しつつ、所望の帯域の信号をできるだけ損失を少なくするようにして、受信装置２１０に出力する。
【０１０７】
帯域通過フィルタ１００２は、電力増幅回路Ｂ１００２から出力された送信信号（送信装置（ＴＸＢ）２３０の送信信号を増幅した信号）に含まれる信号のうち所望の帯域以外の信号を抑止しつつ、所望の帯域の信号をできるだけ損失を少なくするようにして、アンテナ１０に向けて出力する。
【０１０８】
本実施の形態では、帯域通過フィルタ１０００，１００２及びデュプレクサー１００１がフロントエンドモジュール２０に内蔵されている場合を例に説明しているが、これに限られない。帯域通過フィルタ１０００，１００２及びデュプレクサー１００１の一つ又は複数は、フロントエンドモジュール２０の外部に設けられても良い。
【０１０９】
デュプレクサー１００１に接続される受信装置２００及び送信装置２２０は、周波数分割複信（ＦＤＤ：Frequency Division Duplex）方式を採用した無線アクセスシステム（以下、無線アクセスシステムＡと称す）である。なお、周波数分割複信方式には、例えば、ＷＣＤＭＡ（Wideband Code Division Multiple Access）やＬＴＥ（Long Term Evolution）等がある。
【０１１０】
帯域通過フィルタ１０００に接続される受信装置２１０及び帯域通過フィルタ１００２に接続される送信装置２３０は、時分割複信（ＴＤＤ：Time Division Duplex）方式を採用した無線アクセスシステム（以下、無線アクセスシステムＢと称す）である。なお、時分割複信方式には、例えば、ＧＳＭ（Global System for Mobile communications）等がある。
【０１１１】
なお、本実施の形態にかかる無線通信端末に設けられる無線アクセスシステムは、上記の方式に限定されることなく、他の方式を採用したものであっても良い。また、本実施の形態にかかる無線通信端末には、２つの無線アクセスシステムＡ，Ｂが設けられているが、これに限られず、任意の数の無線アクセスシステムが切替可能に設けられていても良い。
【０１１２】
受信装置２００の構成及び動作については、図１１に示す受信装置と同様であるため、その説明を省略する。また、受信装置２１０の構成及び動作についても、利得やフィルタ特性が異なるものの、基本的には図１１に示す受信装置と同様であるため、その説明を省略する。つまり、受信装置２００、２１０には、図１１に代表される本発明の適用された受信装置が用いられている。
【０１１３】
フロントエンドモジュール２０に設けられたスイッチ１００３は、上記したように、制御ユニット４０からの制御信号４６に基づいて帯域通過フィルタ１０００，１００２及びデュプレクサー１００１の何れかを選択し、アンテナ１０と接続する。例えば、無線アクセスシステムＡがアンテナ１０を介して無線信号の送受信を行う場合、スイッチ１００３は、制御信号４６に基づいてデュプレクサー１００１とアンテナ１０とを接続する。また、無線アクセスシステムＢがアンテナ１０を介して無線信号の受信を行う場合、スイッチ１００３は、制御信号４６に基づいて帯域通過フィルタ１０００とアンテナ１０とを接続する。また、無線アクセスシステムＢがアンテナ１０を介して無線信号の送信を行う場合、スイッチ１００３は、制御信号４６に基づいて帯域通過フィルタ１００２とアンテナ１０とを接続する。
【０１１４】
無線アクセスシステムＡによって無線信号の送受信が行われる場合、送信レベル検波回路（ＤＥＴ）３００は、カップラーＡ１００１を介して電力増幅回路Ａ１００２の出力電力を検波する。送信レベル検波回路３００は、検波した結果を送信装置２２０のデジタル処理部（Ｄ−ＴＸＡ）２２３に帰還することにより、送信装置２２０の総利得及び電力増幅回路Ａ１００２の利得を所望の値となるように制御する。なお、無線アクセスシステムＡの送信チェーンには、例えば、「Tirdad Sowlati et al., "Quad-Band GSM/GPRS/EDGE Polar Loop Transmitter", IEEE JOURNAL OF SOLID-STATE CIRCUITS, 2004, VOL.39, NO.12, pp.2179-2189」のＦｉｇ．２やＦｉｇ．３に開示されているようなダイレクトアップ方式が採用される。
【０１１５】
一方、無線アクセスシステムＢによって無線信号の送信が行われる場合、送信レベル検波回路（ＤＥＴ）３００は、カップラーＢ１００１を介して電力増幅回路Ｂ１００２の出力電圧を検波する。送信レベル検波回路３００は、検波した結果を送信装置２３０のデジタル処理部（Ｄ−ＴＸＢ）２３３に帰還することにより、送信装置２３０の総利得及び電力増幅回路Ｂ１００２の利得を所望の値となるように制御する。なお、送信装置２３０の送信信号が８相位相偏移変調（ＰＳＫ：Phase Shift Keying）である場合には、さらに、包絡線が所望の特性となるように制御される。また、送信装置２３０の送信信号がＧＭＳＫ（Gaussian Minimum Shift Keying）である場合には、「Shimizu, T et al., "A Small GSM Power Amplifier Module Using Si-LDMOS Driver MMIC", ISSCC Digest of Technical Papers, 2004, pp.196-197」に開示されているように、電力増幅回路Ｂ１００２に利得制御機能が含まれることがある。その場合、送信レベル検波回路３００による電力制御は行われない。なお、無線アクセスシステムＢの送信チェーンは、例えば、「Aarno Parssinen, "DIRECT CONVERSION RECEIVERS IN WIDE-BAND SYSTEMS", Kluwer Academic Publishers」に開示されているようなポーラ変調トランスミッタが採用される。
【０１１６】
半導体チップ１０１１は、デジタルインターフェイス回路３０を介して、図示しないベースバンドＬＳＩによって制御される。なお、デジタルインターフェイス回路３０とベースバンドＬＳＩとの間では、シリアルのデジタル信号が送受信される。デジタルインターフェイス回路３０は、図示しないベースバンドＬＳＩから送信された信号を受信信号３１として受信する。制御ユニット４０は、デジタルインターフェイス回路３０介して受信した受信信号３１に基づき、半導体チップ１０１１やフロントエンドモジュール２０を制御するための制御信号、及び、半導体チップ１０１１内の図示しない回路に対するデータ等を出力する。また、デジタルインターフェイス回路３０は、半導体チップ１０１１から受信した信号、及び、半導体チップ１０１１やフロントエンドモジュール２０の状態等を、送信信号３２としてベースバンドＬＳＩに送信する。
【０１１７】
本実施の形態では、デジタルインターフェイス回路３０とベースバンドＬＳＩとの間では、シリアルのデジタル信号が送受信される。そのため、デジタルインターフェイス回路３０とベースバンドＬＳＩとの間でパラレスのデジタル信号が送受信される場合よりも、半導体チップ１０１１のピン数を少なくすることができる。その結果、半導体チップが搭載される半導体パッケージのサイズを小さくすることができる。
【０１１８】
このように、図２に示す半導体集積回路は、任意の数の無線アクセスシステムに対応可能な無線通信端末にも適用されることが可能である。なお、図２に示す半導体集積回路の変形例（例えば、図８に示す半導体集積回路等）も無線通信端末に適用可能であることは言うまでもない。
【０１１９】
以上のように、上記実施の形態にかかる半導体集積回路、それを備えた受信装置及び無線通信端末は、所定電圧ＶＢを生成する電圧生成部を備え、当該所定電圧を抵抗素子（ＲＢＴ，ＲＢＢ）を介して全差動増幅回路（ＯＰＡ１）のそれぞれの入力端子に供給する。それにより、上記実施の形態にかかる半導体集積回路、それを備えた受信装置及び無線通信端末は、全差動増幅回路（ＯＰＡ１）の入力側の電圧が一時的に意図せず変動した場合でも、全差動増幅回路（ＯＰＡ１）の入力側に安定したバイアス電圧を供給することができるため、速やかに全差動増幅回路（ＯＰＡ１）を正常動作に復帰させることができる。
【０１２０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、全差動増幅回路ＯＰＡ１，ＯＰＡ２等の構成は、上記したものに限られず、同様の機能を有する他の構成に適宜変更可能である。
【０１２１】
また、上記実施の形態では、受信装置がダイレクトコンバージョン方式を採用したものである場合を例に説明したが、これに限られない。受信装置は、ダイレクトコンバージョン方式に限られず、例えば、低ＩＦ方式やスーパーヘテロダイン方式を採用したものであっても良い。
【符号の説明】
【０１２２】
１０  アンテナ
２０  フロントエンドモジュール
３０  デジタルインターフェイス回路
４０  制御ユニット
４０Ｒ  受信装置制御ユニット，
４０Ｔ  送信装置制御ユニット，
５０〜５４  電圧生成部
１００  電圧制御発振器
１１０  周波数シンセサイザ
２００，２１０  受信装置
２０２，２１２，２２２，２３２  アナログ処理部
２０３，２１３，２２３，２３３  デジタル処理部
２２０，２３０  送信装置
３００  送信レベル検波回路
５００  無線通信端末
５０１  筐体
５０２  ディスプレイデバイス
５０３  タッチパネル
５０４  操作ボタン
５０５，５０６  カメラデバイス
１０００，１００２  フィルタ
１００１  デュプレクサー
１００３  スイッチ
１０１０，１０１１  半導体チップ
Ａ１０  低雑音増幅回路
Ａ２０，Ａ２１  ミキサ部
Ａ３０，Ａ３１，Ａ５０，Ａ５１  可変アナログ低域通過フィルタ
Ａ４０，Ａ４１  アナログ可変増幅器
Ａ６０，Ａ６１  アナログデジタル変換器
Ａ７０，Ａ７１  可変デジタル低域通過フィルタ
Ａ８０，Ａ８１  デジタル可変増幅器
Ａ９０  移相器
Ａ１００１，Ｂ１００１  カップラー，
Ａ１００２，Ｂ１００２  電力増幅回路
Ｃ１０，Ｃ１１  容量素子
Ｃ１Ｔ，Ｃ１Ｂ，Ｃ１ＴＩ，Ｃ１ＢＩ，Ｃ１ＴＱ，Ｃ１ＢＱ  容量素子
ＣＦＢＴ，ＣＦＢＢ  可変容量素子
ＣＦＢＴＩ，ＣＦＢＢＩ，ＣＦＢＴＱ，ＣＦＢＢＱ  可変容量素子
ＤＢ１  ダイオード
ＩＲＥＦ  定電流源
ＬＮＡ１  低雑音増幅回路
ＬｏＢｕｆ１  局発増幅回路
ＬｏＢｕｆ１Ｉ，ＬｏＢｕｆ１Ｑ  局発増幅回路
Ｍ１〜Ｍ４  ＭＯＳＦＥＴ
Ｍ１Ｉ〜Ｍ４Ｉ，Ｍ１Ｑ〜Ｍ４Ｑ  ＭＯＳＦＥＴ
Ｍ３０，Ｍ３１，Ｍ４０，Ｍ４１  ＭＯＳＦＥＴ
Ｍ１１０〜Ｍ１２３，Ｍ２１０〜Ｍ２２３  ＭＯＳＦＥＴ
ＯＰ１００，ＯＰ２００  平衡信号増幅部
ＯＰ１０１，ＯＰ２０１  同等信号検出部
ＯＰ１０２，ＯＰ２０２  同相信号帰還部
ＯＰＡ１，ＯＰＡ２  全差動増幅回路
ＯＰＡ１Ｉ，ＯＰＡ１Ｑ  全差動増幅回路
ＯＰＡＢ  演算増幅回路
Ｒ１０，Ｒ１１，ＲＢ１，ＲＢ２，ＲＦＢＴ，ＲＦＢＢ  抵抗素子
ＲＦＢＢＩ，ＲＦＢＴＩ，ＲＦＢＢＱ，ＲＦＢＴＱ，ＲＢＴＩ，ＲＢＢＩ，ＲＢＴＱ，ＲＢＢＱ  抵抗素子
【図１Ａ】
0005829099.tif 000002
【図１Ｂ】
0005829099.tif 000003
【図２】
0005829099.tif 000004
【図３】
0005829099.tif 000005
【図４】
0005829099.tif 000006
【図５】
0005829099.tif 000007
【図６】
0005829099.tif 000008
【図７】
0005829099.tif 000009
【図８】
0005829099.tif 000010
【図９】
0005829099.tif 000011
【図１０】
0005829099.tif 000012
【図１１】
0005829099.tif 000013
【図１２】
0005829099.tif 000014
【図１３】
0005829099.tif 000015
【図１４】
0005829099.tif 000016
【図１５】
0005829099.tif 000017
【図１６】
0005829099.tif 000018