(57)【特許請求の範囲】
【請求項１】
半導体基板の主面上に活性層を含む半導体レーザのための半導体積層を堆積することにより、前記半導体基板と前記半導体積層を含む半導体構造物を得る半導体積層堆積工程と、
前記半導体積層上に、前記半導体基板の前記主面と平行な第１方向に沿って延びるマスク層を形成するマスク層形成工程と、
前記マスク層を用いて前記半導体構造物を当該半導体構造物の厚さ方向の中間位置までエッチングすることにより、前記第１方向に沿って延びる半導体メサであって、前記半導体基板の前記主面と平行、かつ、前記第１方向と直交する第２方向において前記半導体構造物がエッチングされて生じた被エッチング領域と隣接する半導体メサを形成する半導体積層エッチング工程と、
前記マスク層を前記半導体メサ上に残した状態で、前記被エッチング領域の一部のみに半導体材料からなる埋め込み層を形成する埋め込み層形成工程と、
前記埋め込み層形成工程後に、前記半導体メサの上面と電気的に接続された上部電極と、前記半導体基板の裏面と電気的に接続された下部電極と、を形成する電極形成工程と、
を備え、
前記半導体積層エッチング工程は、
ドライエッチング法によって、前記マスク層を用いて前記半導体構造物を当該半導体構造物の厚さ方向の途中の位置までエッチングするドライエッチング工程と、
前記ドライエッチング工程の後に、ウェットエッチング法によって、前記マスク層を用いて前記半導体構造物を当該半導体構造物の厚さ方向の前記中間位置までエッチングすることにより、前記第２方向において前記マスク層に対してアンダーカットされた形状を有する前記半導体メサを形成するウェットエッチング工程と、
を有し、
前記埋め込み層形成工程は、
前記マスク層を前記半導体メサ上に残した状態で前記半導体メサの側面及び前記半導体基板上に半導体層を形成することにより、前記被エッチング領域の前記一部及び前記被エッチング領域の他の一部に前記半導体層を形成する半導体層形成工程と、
前記半導体層のうち、前記マスク層によって覆われていない部分が、当該部分の厚さ方向の途中の位置までエッチングされるように、前記マスク層を用いて前記半導体層のうち前記被エッチング領域の前記他の一部に存在する部分をドライエッチング法によってエッチングすることにより、前記半導体メサの側面と隣接する側面部と、前記半導体基板を覆う底面部と、を有する前記埋め込み層を得る半導体層エッチング工程と、
を有し、
前記電極形成工程では、前記上部電極の一部と前記半導体基板との間に前記埋め込み層の前記底面部が介在するように、前記半導体メサの上面から前記被エッチング領域の他の一部に亘って前記上部電極を形成することを特徴とする埋め込みヘテロ構造半導体レーザの製造方法。
【請求項２】
前記埋め込み層形成工程の後に、少なくとも前記埋め込み層の露出面の一部を覆うパッシベーション膜を形成するパッシベーション膜形成工程をさらに備え、
前記電極形成工程では、前記電極と前記埋め込み層との間に前記パッシベーション膜が介在するように、前記電極を形成することを特徴とする請求項１に記載の埋め込みヘテロ構造半導体レーザの製造方法。
【請求項３】
前記埋め込み層の前記側面部の少なくとも一部は、前記半導体基板の前記主面と直交する方向に沿って延びる面を有し、
前記パッシベーション膜形成工程は、
前記半導体メサの上面及び前記埋め込み層の露出面にパッシベーション膜を形成する工程と、
前記パッシベーション膜のうち、前記埋め込み層の前記側面部の前記少なくとも一部上の部分を残すように、前記パッシベーション膜の他の部分をドライエッチング法によって除去する工程と、
を有することを特徴とする請求項２に記載の埋め込みヘテロ構造半導体レーザの製造方法。
【請求項４】
半導体基板と、前記半導体基板の主面上に設けられ、活性層を含む半導体レーザのための半導体積層と、を含む半導体構造物であって、当該半導体構造物の上面から当該半導体構造物の厚さ方向の中間位置までの領域は、前記半導体基板の前記主面と平行な第１方向に沿って延びる半導体メサを構成する、半導体構造物と、
前記半導体基板の前記主面と平行、かつ、前記第１方向と直交する第２方向において前記半導体メサと隣接する領域に設けられた半導体材料かなる埋め込み層と、
前記半導体メサの上面と電気的に接続された上部電極と、
前記半導体基板の裏面と電気的に接続された下部電極と、
を備え、
前記埋め込み層は、前記半導体メサの側面と隣接する側面部と、前記半導体基板を覆う底面部と、を有し、
前記上部電極は、前記半導体メサの上面から、前記半導体メサと共に前記埋め込み層の前記側面部を前記第２方向に挟む領域及び前記半導体基板上の領域まで延びており、これにより前記上部電極の一部と前記半導体基板との間に前記埋め込み層の前記底面部が介在し、
前記活性層は、量子カスケード構造を有することを特徴とする埋め込みヘテロ構造半導体レーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込みヘテロ構造半導体レーザの製造方法及び埋め込みヘテロ構造半導体レーザに関する。
【背景技術】
【０００２】
下記特許文献１には、埋め込みヘテロ構造を有する量子カスケードレーザが記載されている。この量子カスケードレーザにおいては、活性層を含む積層体は、基板の主面における所定方向に沿って延びるストライプ形状を有しており、この積層体の当該所定方向と垂直な断面形状は、矩形又は逆メサ状となっている。このような構造に基づき、スロープ効率が優れ安定して横モード単一化が可能であることが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００８／０２１９３１２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
埋め込みヘテロ構造半導体レーザの製造方法は、一般に、半導体基板上に活性層を含む半導体積層を堆積する半導体積層堆積工程と、半導体積層上に所定の方向に延びるストライプ状のマスクを形成してから当該半導体積層をエッチングすることにより、半導体メサを形成する半導体積層エッチング工程と、上記マスクを選択成長マスクとして用いて、半導体メサの側面に埋め込み層を形成する埋め込み層形成工程と、半導体メサ上の上部電極と半導体基板の裏面上の下部電極とを形成する電極形成工程と、を有している。
【０００５】
そして、埋め込み層となるべき半導体材料が半導体メサの側面上に異常成長することを抑制するために、半導体積層エッチング工程では、マスクに対してアンダーカットされた形状を有するように半導体メサを形成する。このような半導体メサの形状に起因して、上記マスクを選択成長マスクとして用いて半導体メサの側面に半導体材料を堆積すると、半導体メサの側面に近接する領域における成長速度は、半導体メサの側面から離れた領域における成長速度よりも遅くなる。そのため、埋め込み層形成工程においては、半導体メサの側面に近接する領域のみに埋め込み層を形成することは困難であるため、通常、半導体積層エッチング工程において半導体積層をエッチングした領域全体に亘って半導体メサの高さと略同じ厚さの埋め込み層を形成することにより、半導体メサを埋め込み層で埋め込んでいる。その後、半導体メサ及び埋め込み層上に上部電極を形成する。
【０００６】
しかしながら、このような従来の埋め込みヘテロ構造半導体レーザの製造方法で得られる埋め込みヘテロ構造半導体レーザにおいては、放熱特性が低いという問題点があった。
【０００７】
即ち、一般に、レーザ発振時に半導体レーザの活性層で発生した熱は、主として、半導体材料よりも熱伝導率の高い金属材料からなる電極を介して放熱される。ところが、上述のような従来の埋め込みヘテロ構造半導体レーザの製造方法においては、半導体積層エッチング工程で半導体積層をエッチングした領域全体に亘って半導体メサの高さと略同じ厚さの埋め込み層を形成するため、当該埋め込み層形成後には半導体メサの側面上の領域に空間は残存しておらず、上部電極を半導体メサの側面上の領域まで延ばすことができない。そのため、レーザ発振時に活性層で生じた熱は、半導体メサの上下方向に設けられた上部電極と下部電極を介して放熱されるものの、半導体メサの側面方向には放熱され難いため、放熱特性が低くなってしまうという問題があった。
【０００８】
このような問題点を解決するために、埋め込み層形成工程と電極形成工程との間に、半導体メサ上に、当該半導体メサよりも幅広なストライプ状のマスクを形成してから埋め込み層をエッチングすることにより、埋め込み層のうち、半導体メサの側面に近接した領域以外の領域をエッチングする工程を行うことが考えられる。これにより、電極形成工程において、半導体メサの側面上の領域にも上部電極を形成することができるため、レーザ発振時に活性層で生じた熱を半導体メサの側面方向にも放熱することができる。
【０００９】
しかしながら、半導体メサ上に半導体メサよりも幅広なストライプ状のマスクを形成する際に、当該マスクと半導体メサとの間にある程度の位置ずれが生じてしまうことは避けることができない。そのため、埋め込み層のエッチング後に半導体メサの側面の近傍に残存する埋め込み層の厚さが所望の厚さからある程度ずれてしまう。これにより、当該残存する埋め込み層の厚さが厚くなり過ぎて半導体メサの側面方向の放熱特性が十分に向上しなかったり、当該残存する埋め込み層の厚さが薄くなり過ぎて、半導体レーザの耐圧特性が劣化したりという問題が生じる。そのため、耐圧特性の劣化を抑制しつつ、放熱特性を向上させることが困難であった。
【００１０】
本発明はこのような課題に鑑みてなされたものであり、耐圧特性を十分に維持しながら放熱特性を向上させることが可能な埋め込みヘテロ構造半導体レーザの製造方法、及び、放熱特性を向上させることが可能な埋め込みヘテロ構造半導体レーザを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述の課題を解決するため、本発明に係る埋め込みヘテロ構造半導体レーザの製造方法は、半導体基板の主面上に活性層を含む半導体レーザのための半導体積層を堆積することにより、半導体基板と半導体積層を含む半導体構造物を得る半導体積層堆積工程と、半導体積層上に、半導体基板の主面と平行な第１方向に沿って延びるマスク層を形成するマスク層形成工程と、マスク層を用いて半導体構造物を当該半導体構造物の厚さ方向の中間位置までエッチングすることにより、第１方向に沿って延びる半導体メサであって、半導体基板の前記主面と平行、かつ、前記第１方向と直交する第２方向において半導体構造物がエッチングされて生じた被エッチング領域と隣接する半導体メサを形成する半導体積層エッチング工程と、マスク層を半導体メサ上に残した状態で、上記被エッチング領域の一部のみに半導体材料からなる埋め込み層を形成する埋め込み層形成工程と、埋め込み層形成工程後に、半導体メサの上面と電気的に接続された上部電極と、半導体基板の裏面と電気的に接続された下部電極と、を形成する電極形成工程と、を備え、半導体メサは、第２方向において上記マスク層に対してアンダーカットされた形状を有し、埋め込み層は、半導体メサの側面と隣接する側面部と、半導体基板を覆う底面部と、を有し、電極形成工程では、半導体メサの上面から上記被エッチング領域の他の一部に亘って上部電極を形成することを特徴とする。
【００１２】
本発明に係る埋め込みヘテロ構造半導体レーザの製造方法によれば、電極形成工程おいて半導体メサの上面から被エッチング領域の他の一部に亘って上部電極を形成する。そのため、上部電極の一部は、第２方向において、埋め込み層の側面部を介して半導体メサの側面と隣接する。そのため、レーザ発振時に半導体メサの活性層で生じた熱は、半導体メサの側面方向にも放熱され易くなるため、放熱特性が向上する。さらに、埋め込み層形成工程では、当該工程よりも前に行われる半導体積層エッチング工程において半導体積層をエッチングする際に用いたマスク層を半導体メサ上に残した状態で、被エッチング領域の一部のみに、半導体メサの側面と隣接する側面部と半導体基板を覆う底面部とを有する埋め込み層を形成する。そのため、埋め込み層形成工程において、半導体メサ上に新たなマスク層を形成する場合と異なり、半導体メサと当該マスク層との位置ずれの問題が生じない。その結果、埋め込み層の側面部の厚さを精密に制御することができる。これにより、埋め込み層の側面部の厚さが所望の厚さよりも薄くなることを抑制することができるため、耐圧特性を十分に維持することができる。
【００１３】
さらに、本発明に係る埋め込みヘテロ構造半導体レーザの製造方法において、埋め込み層形成工程は、被エッチング領域の上記一部及び上記他の一部に半導体層を形成する半導体層形成工程と、上記マスク層を用いて半導体層のうち被エッチング領域の上記他の一部に存在する部分をエッチングすることにより、上記埋め込み層を得る半導体層エッチング工程と、を有することが好ましい。
【００１４】
これにより、半導体メサの側面と隣接する側面部と半導体基板を覆う底面部とを有する上記半導体埋め込み層を容易に形成することができる。
【００１５】
また、本発明に係る埋め込みヘテロ構造半導体レーザの製造方法において、埋め込み層形成工程は、被エッチング領域の一部に、半導体メサの側面の一部のみ、及び、半導体基板を覆うように半導体層を形成する半導体層形成工程と、半導体層を構成する材料のマストランスポートを生じさせ、当該材料を半導体メサの側面の残りの一部上に移動させることにより、上記埋め込み層を得るマストランスポート工程と、を有することが好ましい。
【００１６】
これにより、埋め込み層をエッチングする工程が不要となるため、製造工程が簡略化される上に、埋め込み層をエッチングすることによって当該埋め込み層にダメージが入ることを回避することができる。
【００１７】
また、本発明に係る埋め込みヘテロ構造半導体レーザの製造方法において、半導体基板の前記主面は、（１００）面であり、第１方向は、［０１１］方向であり、埋め込み層形成工程は、被エッチング領域の一部に、半導体メサの側面、及び、半導体基板を覆うように半導体層を形成する半導体層形成工程と、半導体層を構成する材料のマストランスポートを生じさせ、上記半導体層の形状を変化させることによって、上記埋め込み層を得るマストランスポート工程と、を有し、マストランスポート工程後の埋め込み層の側面部のうちの少なくとも一部は、（０−１１）面の表面を有することが好ましい。
【００１８】
これにより、マストランスポート工程後の埋め込み層の側面部のうちの少なくとも一部は、半導体基板の主面と直交する方向に沿って延びるため、電極形成工程において、半導体メサの上面から被エッチング領域の上記他の一部に亘る上部電極を形成することが容易となる。
【００１９】
さらに、本発明に係る埋め込みヘテロ構造半導体レーザの製造方法は、埋め込み層形成工程の後に、少なくとも埋め込み層の露出面の一部を覆うパッシベーション膜を形成するパッシベーション膜形成工程をさらに備え、電極形成工程では、電極と埋め込み層との間に上記パッシベーション膜が介在するように、電極を形成することが好ましい。これにより、埋め込みヘテロ構造半導体レーザの耐圧特性がさらに向上する。
【００２０】
また、本発明に係る埋め込みヘテロ構造半導体レーザの製造方法において、埋め込み層の上記側面部の少なくとも一部は、半導体基板の主面と直交する方向に沿って延びる面を有し、パッシベーション膜形成工程は、半導体メサの上面及び埋め込み層の露出面にパッシベーション膜を形成する工程と、パッシベーション膜のうち、埋め込み層の上記側面部の上記少なくとも一部上の部分を残すように、パッシベーション膜の他の部分をドライエッチング法によって除去する工程と、を有することが好ましい。
【００２１】
これにより、埋め込み層の側面部の上記少なくとも一部上にはパッシベーション膜が残存するため、埋め込みヘテロ構造半導体レーザの耐圧特性は十分に向上する。その上、半導体メサの上面及び埋め込み層の露出面にパッシベーション膜を形成した後、当該パッシベーション膜のうち、埋め込み層の側面部の上記少なくとも一部上の部分以外の部分をドライエッチング法によって除去するため、レーザ発振時に活性層で生じた熱が、パッシベーション膜の存在に起因して放熱され難くなることを抑制することができる。
【００２２】
また、上述の課題を解決するため、本発明に係る埋め込みヘテロ構造半導体レーザは、半導体基板と、半導体基板の主面上に設けられ、活性層を含む半導体レーザのための半導体積層と、を含む半導体構造物であって、当該半導体構造物の上面から当該半導体構造物の厚さ方向の中間位置までの領域は、半導体基板の主面と平行な第１方向に沿って延びる半導体メサを構成する、半導体構造物と、半導体基板の主面と平行、かつ、第１方向と直交する第２方向において半導体メサと隣接する領域に設けられた半導体材料かなる埋め込み層と、半導体メサの上面と電気的に接続された上部電極と、半導体基板の裏面と電気的に接続された下部電極と、を備え、埋め込み層は、半導体メサの側面と隣接する側面部と、半導体基板を覆う底面部と、を有し、上部電極は、半導体メサの上面から、半導体メサと共に埋め込み層の側面部を第２方向に挟む領域まで延びており、活性層は、量子カスケード構造を有することを特徴とする。
【００２３】
本発明に係る埋め込みヘテロ構造半導体レーザによれば、活性層は量子カスケード構造を有するため、レーザ発振時に活性層で生じる熱は多くなる。しかし、上部電極の一部は、第２方向において、埋め込み層の側面部を介して半導体メサの側面と隣り合う。そのため、レーザ発振時に半導体メサの活性層で生じた熱は、半導体メサの側面方向にも放熱され易くなるため、放熱特性が向上する。
【発明の効果】
【００２４】
本発明によれば、耐圧特性を十分に維持しながら放熱特性を向上させることが可能な埋め込みヘテロ構造半導体レーザの製造方法、及び、放熱特性を向上させることが可能な埋め込みヘテロ構造半導体レーザが提供される。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図２】第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面斜視図である。
【図３】第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図４】第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図５】第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図６】第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図７】第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図８】第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための斜視図である。
【図９】第２実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図１０】第２実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図１１】第２実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図１２】第２実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための斜視図である。
【図１３】第３実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図１４】第３実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図１５】第３実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図１６】第３実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための斜視図である。
【図１７】第４実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図１８】第４実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図である。
【図１９】第４実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための斜視図である。
【発明を実施するための形態】
【００２６】
以下、実施の形態に係る埋め込みヘテロ構造半導体レーザの製造方法及び埋め込みヘテロ構造半導体レーザについて、添付図面を参照しながら詳細に説明する。なお、各図面において、可能な場合には同一要素には同一符号を用いる。また、図面中の構成要素内及び構成要素間の寸法比は、図面の見易さのため、それぞれ任意となっている。
【００２７】
（第１実施形態）
図１及び図３〜図７は、第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図であり、図２は、第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面斜視図であり、図８は、第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための斜視図である。
【００２８】
本実施形態の埋め込みヘテロ構造半導体レーザの製造方法は、半導体積層堆積工程と、マスク層形成工程と、半導体積層エッチング工程と、埋め込み層形成工程と、パッシベーション膜形成工程と、電極形成工程と、を主として備えている。
【００２９】
（半導体積層堆積工程）
初めに、半導体積層堆積工程が行われる。本工程では、図１に示すように、半導体基板１の主面１Ｓ上に、活性層３を含む半導体レーザのための半導体積層９を堆積する。具体的には、半導体基板１の主面１Ｓ上に、分子線エピタキシー（ＭＢＥ）法や有機金属気相成長（ＭＯＣＶＤ）法等のエピタキシャル成長法によって、活性層３、上部クラッド層５、及び、コンタクト層７を、この順に堆積する。これにより、半導体基板１と半導体積層９とを含む半導体構造物１０を形成する。
【００３０】
半導体基板１は、本実施形態では、ｎ型の半導体材料からなり、例えば、スズ（Ｓｎ）等のｎ型不純物がドーピングされたＩｎＰ等のＩＩＩ−Ｖ族化合物半導体からなる。半導体基板１は、例えば板状の部材であり、略平坦な主面１Ｓ及び裏面１Ｂを有する。なお、図１においては、直交座標系２を示しており、半導体基板１の主面１Ｓと平行な方向にＸ軸とＹ軸を設定し、半導体基板１の厚さ方向にＺ軸を設定している。図２以降の各図においても、図１と対応して直交座標系２を示している。
【００３１】
半導体積層９は、本実施形態においては、量子カスケードレーザのための構造を有している。具体的には、半導体積層９の活性層３は、ＩｎＧａＡｓ等からなる発光層３ａと、ＡｌＩｎＡｓ等からなる注入層３ｂとが、交互に複数回積層された量子カスケード構造を有する。発光層３ａ及び注入層３ｂの厚さは、それぞれ、例えば１．５μｍ以上、２．０μｍ以下とすることができる。量子カスケード構造を構成する発光層３ａ及び注入層３ｂの組成、厚みを適宜設計することにより、半導体積層９が中赤外波長域（波長２μｍ〜１０μｍ帯）に発光波長を有するようにすることができる。
【００３２】
上部クラッド層５は、本実施形態では、ｎ型の半導体材料からなり、例えば、シリコン（Ｓｉ）等のｎ型不純物がドーピングされたＩｎＰ等のＩＩＩ−Ｖ族化合物半導体からなる。上部クラッド層５の厚さは、例えば３μｍとすることができる。
【００３３】
コンタクト層７は、本実施形態では、ｎ型の半導体材料からなり、例えば、シリコン（Ｓｉ）等のｎ型不純物がドーピングされたＩｎＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体からなる。コンタクト層７の厚さは、例えば、１００ｎｍとすることができる。
【００３４】
なお、本実施形態においては、半導体基板１は活性層３に対する下部クラッドとして機能するが、半導体積層９は活性層３の下に設けられた下部クラッド層をさらに有していてもよい。
【００３５】
（マスク層形成工程）
続いて、マスク層形成工程が行われる。本工程では、図２に示すように、半導体積層９の上面９Ｔ（半導体構造物１０の上面１０Ｔ）上にマスク層１１を形成する。マスク層１１は、Ｚ軸方向から見て矩形のストライプ形状を有しており、半導体基板１の主面１Ｓと平行な第１方向に沿って延びる。図２では、第１方向を直交座標系２のＹ軸方向に設定している。マスク層１１は、例えば、窒化シリコン（ＳｉＮ）等の絶縁材料からなる。マスク層１１の厚さは、例えば、３００ｎｍとすることができる。半導体基板１の主面１Ｓと平行、かつ、第１方向と直交する第２方向のマスク層１１の幅は、例えば、５μｍ以上、２０μｍ以下とすることができる。
【００３６】
このようなマスク層１１は、例えば、半導体積層９の上面全体にプラズマ化学気相成長（ＰＥＣＶＤ）法等の化学気相成長法によって絶縁層を形成し、当該絶縁層をフォトリソグラフィー法によってパターニングすることによって、得ることができる。
【００３７】
（半導体積層エッチング工程）
続いて、半導体積層エッチング工程が行われる。本工程では、マスク層１１を用いて半導体構造物１０を半導体構造物１０の厚さ方向（Ｚ軸方向）の中間位置までエッチングすることにより、半導体メサを形成する。
【００３８】
具体的には、本実施形態においては、まず、図３に示すように、マスク層１１をマスクとして、ドライエッチング法によって、半導体積層９の一部（本実施形態では、半導体積層９の各層のうち、活性層３よりも上部の層であるコンタクト層７及び上部クラッド層５）をエッチングする。これにより、ドライエッチング法の異方性に起因して、半導体積層９の当該一部が、マスク層１１の形状に対応した形状、即ち、Ｙ軸方向に沿って延び、Ｘ軸方向の幅がマスク層１１のＸ軸方向の幅と略等しいメサ形状に加工される。半導体積層９の上記一部のエッチング深さＥ１は、例えば、３μｍとすることができる。
【００３９】
このようなドライエッチング法としては、例えば、メタン（ＣＨ４）と水素（Ｈ２）の混合ガス、塩化水素（ＨＣｌ）、四塩化ケイ素（ＳｉＣｌ４）、又は、ヨウ化水素（ＨＩ）等をエッチングガスとして用いた誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）を挙げることができる。
【００４０】
続いて、図４に示すように、マスク層１１を用いてウェットエッチング法によって、半導体構造物１０をさらに半導体構造物１０の厚さ方向の中間位置１０Ｍまでエッチングすることにより、半導体メサ１５を形成する。これにより、半導体構造物１０のうち上面１０Ｔから中間位置１０Ｍまでの領域は、半導体メサ１５を構成し、半導体積層９の上面９Ｔは、半導体メサ１５の上面１５Ｔとなる。
【００４１】
本実施形態においては、中間位置１０Ｍは、半導体基板１の厚さ方向の中間位置であるため、半導体メサ１５は、コンタクト層７と、上部クラッド層５と、活性層３と、半導体基板１のうちの中間位置１０Ｍよりも上部にある上部領域１ａと、からなる。上面１０Ｔから中間位置１０Ｍまでのエッチング深さＥ２は、例えば６μｍとすることができる。
【００４２】
上述のウェットエッチング法によるエッチングの際、半導体構造物１０はウェットエッチング法の等方性に起因してＸ軸方向にもエッチングされるため、半導体メサ１５は、マスク層１１に対してアンダーカットされた形状を有する。即ち、半導体メサ１５の少なくとも一部（本実施形態おいては、半導体メサ１５の全部）は、Ｘ軸方向の幅がマスク層１１のＸ軸方向の幅よりも短い形状を有する。また、半導体メサ１５は、マスク層１１の形状に対応して、Ｙ軸方向に沿って延びる。
【００４３】
上述のようなウェットエッチング法で用いられるエッチング液としては、例えば、液温約０度のメタノールに容積比で約１％の臭素（Ｂｒ）を混合した溶液や、臭化水素（ＨＢｒ）、Ｈ２Ｏ２（過酸化水素）、水（Ｈ２Ｏ）、及び、ＨＣｌ（塩酸）を、容積比で順に２０：２：２０：２０で混合した溶液を挙げることができる。
【００４４】
また、半導体メサ１５の側面１５Ｓは、本工程で半導体構造物１０がエッチングされて生じた被エッチング領域１７とＸ軸方向において隣接する。本工程終了直後において、被エッチング領域１７は、空間領域である。被エッチング領域１７は、被エッチング領域１７の一部である第１領域１７Ａ１と、被エッチング領域１７の他の一部である第２領域１７Ａ２と、からなる。第１領域１７Ａ１は、半導体メサ１５の側面１５Ｓと隣接すると共に半導体基板１（本実施形態においては、半導体基板１のうち中間位置１０Ｍよりも下部にある下部領域１ｂ）を覆う領域であり、後の埋め込み層形成工程で埋め込み層１９Ａが形成される領域である（図６参照）。第２領域１７Ａ２は、被エッチング領域１７のうちの第１領域１７Ａ１以外の領域である。
【００４５】
なお、半導体構造物１０の上面１０Ｔから中間位置１０Ｍまでのエッチングを、ウェットエッチング法によるエッチングのみで行ってもよい。
【００４６】
（埋め込み層形成工程）
次に、埋め込み層形成工程が行われる。本工程では、マスク層１１を半導体メサ１５上に残した状態で、被エッチング領域１７の一部である第１領域１７Ａ１のみに半導体材料からなる埋め込み層を形成する。
【００４７】
具体的には、本実施形態においては、まず図５に示すように、マスク層１１を選択成長マスクとして用いて、ＭＯＣＶＤ法等によって、第１領域１７Ａ１及び第２領域１７Ａ２に（即ち、被エッチング領域１７全体に）、半導体メサ１５を埋め込むように半導体層１９Ｐを成長させる（半導体層形成工程）。この際、半導体メサ１５はマスク層１１に対してアンダーカットされた形状を有するため、半導体層１９Ｐの異常成長は抑制される。
【００４８】
半導体積層９を構成する材料としては、例えば、ＦｅがドープされたＩｎＰ等のＩＩＩ−Ｖ族化合物半導体のような半絶縁性の半導体材料を挙げることができる。
【００４９】
続いて、図６に示すように、マスク層１１を用いて、水素（Ｈ２）をエッチングガスとして用いたＩＣＰ−ＲＩＥ法等のドライエッチング法により、半導体層１９Ｐのうち、第２領域１７Ａ２に存在する部分をエッチングする（半導体層エッチング工程）。即ち、マスク層１１を用いて、半導体層１９Ｐを半導体層１９Ｐの厚さ方向の中間位置までエッチングする。半導体メサ１５はＸ軸方向においてマスク層１１に対してアンダーカットされた形状を有するため、即ち、マスク層１１はＸ軸方向において半導体メサ１５に対して、ひさし部を有するため、異方性を有するドライエッチング法を採用することにより、半導体層１９Ｐのうち、第２領域１７Ａ２に存在する部分のみエッチングすることができる。
【００５０】
これにより、半導体層１９Ｐは、埋め込み層１９Ａに加工される。埋め込み層１９Ａは、半導体メサ１５の側面１５Ｓ全体と隣接する側面部１９Ａ１と、半導体基板１（本実施形態においては、半導体基板１のうち中間位置１０Ｍよりも下部にある下部領域１ｂ）を覆う底面部１９Ａ２と、からなる。本実施形態においては、埋め込み層１９Ａの側面部１９Ａ１の一部は、半導体基板１の主面１Ｓと直交する方向（Ｚ軸方向）に沿って延びる面１９Ａ１Ｖを有する。本工程直後の第２領域１７Ａ２は、半導体メサ１５と共に側面部１９Ａ１をＸ軸方向に挟み込む領域である。
【００５１】
第２領域１７Ａ２は、側面部１９Ａ１を介して、半導体メサ１５の側面１５Ｓのうち活性層３の側面とＸ軸方向に隣接することが好ましい。即ち、上述の半導体層１９Ｐのエッチングは、そのエッチングによって形成された空間の一部が、半導体メサ１５の側面１５Ｓのうちの活性層３の側面と、底面部１９Ａ２を介してＸ軸方向に隣接するように行うことが好ましい。後述のように、Ｘ軸方向における活性層３の側面と上部電極２５との距離を短くすることができるため、埋め込みヘテロ構造半導体レーザの放熱特性を特に向上させることができるためである（図８参照）。
【００５２】
このようにして、被エッチング領域１７の一部である第１領域１７Ａ１のみに半導体材料からなる埋め込み層１９Ａが形成される。
（パッシベーション膜形成工程）
【００５３】
次に、パッシベーション膜形成工程が行われる。本工程では、図７に示すように、フッ酸溶液等をエッチング液として用いたウェットエッチング等によってマスク層１１を除去した後、埋め込み層１９Ａの露出面を覆うパッシベーション膜２１を形成する。パッシベーション膜２１は、半導体メサ１５の上面１５Ｔ上に、Ｙ軸方向に沿って延びる開口２１Ｈを有する。開口２１Ｈは、半導体メサ１５の上面１５Ｔ全体上に形成されていてもよいし、Ｙ軸方向に沿って延びるように半導体メサ１５の上面１５Ｔのうちの一部に形成されていてもよい。後者の場合、パッシベーション膜２１は、半導体メサ１５の上面１５Ｔの一部も覆う。
【００５４】
パッシベーション膜２１は、埋め込み層１９Ａよりも耐圧特性の高い材料からなり、例えば、窒化シリコン（ＳｉＮ）や窒化酸化シリコン（ＳｉＯＮ）等の絶縁材料からなる。パッシベーション膜２１の厚さは、例えば、３００ｎｍとすることができる。
【００５５】
上述のようなパッシベーション膜２１は、プラズマ化学気相成長（プラズマＣＶＤ）法等によって、半導体メサ１５の露出面（半導体メサ１５の上面１５Ｔ）及び埋め込み層１９Ａの露出面全体に絶縁層を形成した後、フォトリソグラフィーによって半導体メサ１５の上面１５Ｔ上に開口２１Ｈを形成することにより、形成することができる。
【００５６】
（電極形成工程）
続いて、電極形成工程が行われる。本工程では、図８に示すように、例えば蒸着法によって、コンタクト層７とオーミック接触することによって半導体メサ１５の上面１５Ｔと電気的に接続された上部電極２５を、半導体メサ１５の上面１５Ｔから被エッチング領域１７の第２領域１７Ａ２に亘って形成する。これにより、上部電極２５と埋め込み層１９Ａとの間にパッシベーション膜２１が介在する。
【００５７】
また、例えば蒸着法によって、半導体基板１の裏面１Ｂに下部電極２７を形成することにより、半導体基板１の裏面１Ｂと電気的に接続された下部電極２７を形成する。下部電極２７の形成前に、半導体基板１の裏面１Ｂを研磨して半導体基板１を薄くした後に、半導体基板１の裏面１Ｂに下部電極２７を形成してもよい。
【００５８】
上部電極２５及び下部電極２７は、それぞれ金属材料からなるため、半導体材料からなる埋め込み層１９Ａよりも熱伝導率が高い。上部電極２５は、例えば、Ｔｉ／Ｐｔ／Ａｕという構成の積層構造からなる。上部電極２５の厚さは、例えば５００ｎｍとすることができる。また、下部電極２７は、例えば、ＡｕＧｅＮｉ／Ａｕという構成の積層構造からなる。下部電極２７の厚さは、例えば、１μｍとすることができる。
【００５９】
その後、へき開等によってチップ化することにより、本実施形態に係る埋め込みヘテロ構造半導体レーザ５０Ａが得られる。このような埋め込みヘテロ構造半導体レーザ５０Ａにおいて、上部電極２５及び下部電極２７間に電圧が印加されると、埋め込み層１９Ａの電球狭窄機能により、キャリアは半導体メサ１５内に集中して流れる。本実施形態の埋め込みヘテロ構造半導体レーザ５０Ａにおいては、上述のように活性層３が子カスケード構造を有するため、各発光層３ａ内に形成された量子井戸構造のサブバンド間の電子の遷移によって発光する。活性層３において生じた光は、Ｙ軸方向に発振してレーザ光が生成され、当該レーザ光は、埋め込みヘテロ構造半導体レーザ５０ＡのＹ軸方向の一方の端面から外部に出射される。
【００６０】
上述のような本実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法によれば、電極形成工程おいて半導体メサ１５の上面１５Ｔから被エッチング領域１７の第２領域１７Ａ２に亘って上部電極２５を形成する（図７及び図８参照）。そのため、半導体材料よりも熱伝導率の高い材料からなる上部電極２５の一部は、第２方向（Ｘ軸方向）において、埋め込み層１９Ａの側面部１９Ａ１を介して半導体メサ１５の側面１５Ｓと隣接する。
【００６１】
そのため、レーザ発振時に半導体メサ１５の活性層３で生じた熱は、半導体メサ１５の側面１５Ｓ方向（Ｘ軸方向）にも放熱され易くなるため、放熱特性が向上する。さらに、埋め込み層形成工程では、当該工程よりも前に行われる半導体積層エッチング工程において半導体積層９をエッチングする際に用いたマスク層１１を半導体メサ１５上に残した状態で、被エッチング領域１７の一部（第１領域１７Ａ１）のみに、半導体メサ１５の側面１５Ｓと隣接する側面部１９Ａ１と半導体基板１を覆う底面部１９Ａ２とを有する埋め込み層１９Ａを形成する（図３〜図６参照）。
【００６２】
そのため、埋め込み層形成工程において、半導体メサ１５上に新たなマスク層を形成する場合と異なり、半導体メサ１５とマスク層１１との位置ずれの問題が生じない。その結果、埋め込み層１９Ａの側面部１９Ａ１のＸ軸方向の厚さを精密に制御することができる。これにより、埋め込み層１９Ａの側面部１９Ａ１のＸ軸方向の厚さが所望の厚さよりも薄くなることを抑制することができるため、耐圧特性を十分に維持することができる。
【００６３】
以上より、本実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法によれば、耐圧特性を十分に維持しながら放熱特性を向上させることが可能な埋め込みヘテロ構造半導体レーザが得られる。
【００６４】
また、上述のような本実施形態に係る埋め込みヘテロ構造半導体レーザ５０Ａによれば、活性層３は量子カスケード構造を有するため（図１参照）、レーザ発振時に活性層３で生じる熱は多くなる。しかし、上部電極２５の一部は、第２方向（Ｘ軸方向）において、埋め込み層１９Ａの側面部１９Ａ１を介して半導体メサ１５の側面１５Ｓと隣り合う（図８参照）。そのため、レーザ発振時に半導体メサ１５の活性層３で生じた熱は、半導体メサ１５の側面１５Ｓ方向（Ｘ軸方向）にも放熱され易くなるため、放熱特性が向上する。
【００６５】
（第２実施形態）
次に、第２実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法及び埋め込みヘテロ構造半導体レーザについて説明する。第２実施形態以降の実施形態については、主として第１実施形態との相違点について説明する。
【００６６】
図９〜図１１は、第２実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図であり、図１２は、第２実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための斜視図である。
【００６７】
本実施形態は、主として埋め込み層形成工程の内容において、第１実施形態と相違する。本実施形態の半導体積層堆積工程から半導体積層エッチング工程までの工程は、第１実施形態における半導体積層堆積工程から半導体積層エッチング工程までの工程と同様である。
【００６８】
図９に示すように、本実施形態の被エッチング領域１７は、被エッチング領域１７の一部である第１領域１７Ｂ１と、被エッチング領域１７の他の一部である第２領域１７Ｂ２と、からなる。第１領域１７Ｂ１は、第１実施形態の第１領域１７Ａ１（図４参照）と同様に、半導体メサ１５の側面１５Ｓと隣接すると共に半導体基板１（本実施形態においては、半導体基板１のうち中間位置１０Ｍよりも下部にある下部領域１ｂ）を覆う領域であり、後の埋め込み層形成工程で埋め込み層１９Ｂが形成される領域である（図１０参照）。しかし、第１領域１７Ｂ１は、半導体メサ１５の側面１５Ｓに沿った形状を有する点において、第１実施形態の第１領域１７Ａ１と異なる。第２領域１７Ｂ２は、被エッチング領域１７のうちの第１領域１７Ｂ１以外の領域である。
【００６９】
（埋め込み層形成工程）
本実施形態の埋め込み層形成工程では、まず図９に示すように、マスク層１１を選択成長マスクとして用いて、ＭＯＣＶＤ法等によって、被エッチング領域１７の一部に、半導体メサ１５メサの側面１５Ｓの一部（例えば、半導体メサ１５の底面から活性層３の上面までの領域の側面）のみ、及び、半導体基板１を覆うように半導体層１９ＢＰを形成する（半導体層形成工程）。半導体層１９ＢＰは、第１実施形態の半導体層１９Ｐと同様の材料からなる（図５参照）。
【００７０】
続いて、図１０に示すように、半導体層１９ＢＰを構成する材料（結晶）のマストランスポートを生じさせることにより、当該材料（結晶）を半導体メサ１５の側面１５Ｓの残りの一部上に移動させる（マストランスポート工程）。この際、当該材料（結晶）は、半導体層１９ＢＰの表面自由エネルギーが小さくなるようにマイグレーションするため、当該材料（結晶）の一部によって半導体メサ１５の側面１５Ｓの上記残りの一部が覆われる。
【００７１】
これにより、半導体メサ１５の側面１５Ｓ全体と隣接する側面部１９Ｂ１と、半導体基板１（本実施形態においては、半導体基板１のうち中間位置１０Ｍよりも下部にある下部領域１ｂ）を覆う底面部１９Ｂ２と、からなる埋め込み層１９Ｂが得られる。
【００７２】
上述の半導体層１９ＢＰを構成する材料のマストランスポートは、以下のようにして生じさせることができる。即ち、例えば、半導体層１９ＢＰがＩｎＰからなり、半導体層形成工程における半導体層１９ＢＰの形成がＭＯＣＶＤ法によって行われた場合、ＭＯＣＶＤ装置の成長炉内にホスフィン、ターシャルブチルホスフィン（ＴＢＰ）等のガスを導入することにより、当該炉内に燐（Ｐ）雰囲気を形成する。その状態で半導体層１９ＢＰに熱処理を行うことにより、半導体層１９ＢＰを構成する材料（結晶）のマストランスポートを生じさせることができる。この熱処理の温度は、例えば、６８０℃以上、６９０℃以下とすることができる。
【００７３】
本工程直後の第２領域１７Ｂ２は、半導体メサ１５と共に側面部１９Ｂ１をＸ軸方向に挟み込む領域である。
【００７４】
（パッシベーション膜形成工程）
次に、パッシベーション膜形成工程が行われる。本工程では、図１１に示すように、マスク層１１を除去した後、パッシベーション膜２１Ｂを形成する。パッシベーション膜２１Ｂは、第１実施形態のパッシベーション膜２１（図７参照）と同様に、埋め込み層１９Ｂの露出面を覆う。また、パッシベーション膜２１Ｂは、第１実施形態のパッシベーション膜２１と同様に、半導体メサ１５の上面１５Ｔ上に、Ｙ軸方向に沿って延びる開口２１Ｈを有する。本実施形態のパッシベーション膜２１Ｂは、半導体メサ１５の上面１５Ｔの一部も覆っているが、上面１５Ｔを覆っていなくてもよい。また、本実施形態のパッシベーション膜２１Ｂは、埋め込み層１９Ｂに沿った形状となるため、第１実施形態のパッシベーション膜２１と形状が異なる。
【００７５】
（電極形成工程）
続いて、電極形成工程が行われる。本工程では、第１実施形態の電極成形工程における方法と同様の方法によって、図１２に示すように、半導体メサ１５の上面１５Ｔと電気的に接続された上部電極２５Ｂを、半導体メサ１５の上面１５Ｔから被エッチング領域１７の第２領域１７Ｂ２に亘って形成すると共に、半導体基板１の裏面１Ｂと電気的に接続された下部電極２７を形成する。上部電極２５Ｂは、第１実施形態の上部電極２５（図８参照）と同様の材料からなる。上部電極２５Ｂのうち第２領域１７Ｂ２内の領域は、半導体メサ１５の側面１５Ｓに沿った形状となるため、上部電極２５Ｂの形状は、第１実施形態の上部電極２５と異なる。
【００７６】
その後、へき開等によってチップ化することにより、本実施形態に係る埋め込みヘテロ構造半導体レーザ５０Ｂが得られる。
【００７７】
上述のような本実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法によれば、第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法における理由と同様の理由に基づき、耐圧特性を十分に維持しながら放熱特性を向上させることが可能な埋め込みヘテロ構造半導体レーザ５０Ｂが得られる。
【００７８】
さらに、本実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法においては、埋め込み層形成工程は、被エッチング領域１７の一部に、半導体メサ１５の側面１５Ｓの一部のみ、及び、半導体基板１を覆うように半導体層１９ＢＰを形成する半導体層形成工程と、半導体層１９ＢＰを構成する材料のマストランスポートを生じさせ、当該材料を半導体メサ１５の側面１５Ｓの残りの一部上に移動させることにより、埋め込み層１９Ｂを得るマストランスポート工程と、を有している（図９〜図１１参照）。
【００７９】
これにより、第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法における場合と異なり、埋め込み層をエッチングする工程が不要となるため、製造工程が簡略化される上に、埋め込み層をエッチングすることによって埋め込み層１９Ｂにダメージが入ることを回避することができる。
【００８０】
また、上述のような本実施形態に係る埋め込みヘテロ構造半導体レーザ５０Ｂによれば、第１実施形態に係る埋め込みヘテロ構造半導体レーザ５０Ａにおける理由と同様の理由に基づき、レーザ発振時に半導体メサ１５の活性層３で生じた熱は、半導体メサ１５の側面１５Ｓ方向（Ｘ軸方向）にも放熱され易くなるため、放熱特性が向上する（図８及び図１２参照）。
【００８１】
（第３実施形態）
次に、第３実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法及び埋め込みヘテロ構造半導体レーザについて説明する。
【００８２】
図１３〜図１５は、第３実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図であり、図１６は、第３実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための斜視図である。
【００８３】
本実施形態は、主として埋め込み層形成工程の内容において、第１実施形態と相違する。本実施形態においては、半導体基板１の主面１Ｓは、（１００）面であり、上記第１方向は、半導体基板１の［０１１］方向である。そのため、マスク層形成工程では、半導体積層９上に、半導体基板１の［０１１］方向沿って延びるマスク層１１を形成する。
【００８４】
また、図１３に示すように、本実施形態の被エッチング領域１７は、被エッチング領域１７の一部である第１領域１７Ｃ１と、被エッチング領域１７の他の一部である第２領域１７Ｃ２と、からなる。第１領域１７Ｃ１は、第１実施形態の第１領域１７Ａ１（図４参照）と同様に、半導体メサ１５の側面１５Ｓと隣接すると共に半導体基板１（本実施形態においては、半導体基板１のうち中間位置１０Ｍよりも下部にある下部領域１ｂ）を覆う領域であり、後の埋め込み層形成工程で埋め込み層１９Ｃが形成される領域である（図１４参照）。第２領域１７Ｃ２は、被エッチング領域１７のうちの第１領域１７Ｃ１以外の領域である。
【００８５】
（埋め込み層形成工程）
本実施形態の埋め込み層形成工程では、まず図１３に示すように、マスク層１１を選択成長マスクとして用いて、ＭＯＣＶＤ法等によって、被エッチング領域１７の一部に、半導体メサ１５メサの側面１５Ｓ、及び、半導体基板１を覆うように半導体層１９ＣＰを形成する（半導体層形成工程）。半導体層１９ＣＰは、第１実施形態の半導体層１９Ｐと同様の材料からなる（図５参照）。
【００８６】
続いて、図１４に示すように、半導体層１９ＣＰを構成する材料（結晶）のマストランスポートを生じさせ、当該材料（結晶）を移動させることにより、半導体層１９ＣＰの形状を変形させる。この際、当該材料（結晶）は、半導体層１９ＢＰの表面自由エネルギーが小さくなるようにマイグレーションするため、（０１−１）面及び（０−１１）面が形成されるように半導体層１９ＣＰは変形する。
【００８７】
これにより、半導体メサ１５の側面１５Ｓ全体と隣接する側面部１９Ｃ１と、半導体基板１（本実施形態においては、半導体基板１のうち中間位置１０Ｍよりも下部にある下部領域１ｂ）を覆う底面部１９Ｃ２と、からなる埋め込み層１９Ｃが得られる。そして、埋め込み層１９Ｃの側面部１９Ｃ１の少なくとも一部は、半導体基板１の主面１Ｓと垂直な（０１１）面の表面１９Ｃ１Ｖを有する。
【００８８】
上述の半導体層１９ＣＰを構成する材料のマストランスポートは、第２実施形態における半導体層１９ＢＰを構成する材料のマストランスポートにおける場合と同様の方法によって、生じさせることができる。
【００８９】
本工程直後の第２領域１７Ｃ２は、半導体メサ１５と共に側面部１９Ｃ１をＸ軸方向に挟み込む領域である。
【００９０】
（パッシベーション膜形成工程）
次に、パッシベーション膜形成工程が行われる。本工程では、図１５に示すように、マスク層１１を除去した後、パッシベーション膜２１Ｃを形成する。パッシベーション膜２１Ｃは、第１実施形態のパッシベーション膜２１（図７参照）と同様に、埋め込み層１９Ｂの露出面を覆う。また、パッシベーション膜２１Ｃは、第１実施形態のパッシベーション膜２１と同様に、半導体メサ１５の上面１５Ｔ上に、Ｙ軸方向に沿って延びる開口２１Ｈを有する。本実施形態のパッシベーション膜２１Ｃは、半導体メサ１５の上面１５Ｔの一部も覆っているが、上面１５Ｔを覆っていなくてもよい。
【００９１】
（電極形成工程）
続いて、電極形成工程が行われる。本工程では、第１実施形態の電極成形工程における方法と同様の方法によって、図１６に示すように、半導体メサ１５の上面１５Ｔと電気的に接続された上部電極２５Ｃを、半導体メサ１５の上面１５Ｔから被エッチング領域１７の第２領域１７Ｃ２に亘って形成すると共に、半導体基板１の裏面１Ｂと電気的に接続された下部電極２７を形成する。上部電極２５Ｃは、第１実施形態の上部電極２５（図８参照）と同様の材料からなる。
【００９２】
その後、へき開等によってチップ化することにより、本実施形態に係る埋め込みヘテロ構造半導体レーザ５０Ｃが得られる。
【００９３】
上述のような本実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法によれば、第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法における理由と同様の理由に基づき、耐圧特性を十分に維持しながら放熱特性を向上させることが可能な埋め込みヘテロ構造半導体レーザが得られる。
【００９４】
また、上述のような本実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法において、半導体基板１の主面１Ｓは、（１００）面であり、第１方向は、［０１１］方向であり、埋め込み層形成工程は、被エッチング領域１７の一部に、半導体メサ１５の側面１５Ｓ、及び、半導体基板１を覆うように半導体層１９ＣＰを形成する半導体層形成工程と、半導体層１９ＣＰを構成する材料のマストランスポートを生じさせ、半導体層１９ＣＰの形状を変化させることによって、埋め込み層１９Ｃを得るマストランスポート工程と、を有し、マストランスポート工程後の埋め込み層１９Ｃの側面部１９Ｃ１のうちの少なくとも一部は、（０−１１）面の表面１９Ｃ１Ｖを有している（図１３及び図１４参照）。
【００９５】
これにより、マストランスポート工程後の埋め込み層１９Ｃの側面部１９Ｃ１のうちの少なくとも一部は、半導体基板１の主面１Ｓと直交する方向に沿って延びるため、電極形成工程において、半導体メサ１５の上面１５Ｔから被エッチング領域１７の第２領域１７Ｃ２に亘る上部電極２５を形成することが容易となる（図１５及び図１６参照）。
【００９６】
また、上述のような本実施形態に係る埋め込みヘテロ構造半導体レーザ５０Ｃによれば、第１実施形態に係る埋め込みヘテロ構造半導体レーザ５０Ａにおける理由と同様の理由に基づき、レーザ発振時に半導体メサ１５の活性層３で生じた熱は、半導体メサ１５の側面１５Ｓ方向（Ｘ軸方向）にも放熱され易くなるため、放熱特性が向上する（図８及び図１６参照）。
【００９７】
（第４実施形態）
次に、第４実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法及び埋め込みヘテロ構造半導体レーザについて説明する。
【００９８】
図１７及び図１８は、第４実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための断面図であり、図１９は、第４実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法を説明するための斜視図である。
【００９９】
本実施形態は、主としてパッシベーション膜形成工程の内容において、第１実施形態と相違する。本実施形態の半導体積層堆積工程から埋め込み層形成工程までの工程は、第１実施形態における半導体積層堆積工程から埋め込み層形成工程までの工程と同様である。
【０１００】
本実施形態のパッシベーション膜形成工程では、マスク層１１を除去した後、図１７に示すように、半導体メサ１５の上面１５Ｔ及び埋め込み層１９Ａの露出面にパッシベーション膜２１Ｄを形成する。パッシベーション膜２１Ｄの形成方法及び材質は、第１実施形態のパッシベーション膜２１の形成方法及び材質と同様である。
【０１０１】
続いて、図１８に示すように、パッシベーション膜２１Ｄのうち、側面部１９Ａ１の面１９Ａ１Ｖ上の領域を残すように、パッシベーション膜２１Ｄの他の領域をドライエッチング法によって除去する。側面部１９Ａ１の面１９Ａ１Ｖは、半導体基板１の主面１Ｓと直交する方向に延びるため、異方性を有するドライエッチング法によって、パッシベーション膜２１Ｄのうち、側面部１９Ａ１の面１９Ａ１Ｖ上の領域を残すように、パッシベーション膜２１Ｄの他の領域を除去することができる。
【０１０２】
（電極形成工程）
続いて、電極形成工程が行われる。本工程では、第１実施形態の電極成形工程における方法と同様の方法によって、図１２に示すように、半導体メサ１５の上面１５Ｔと電気的に接続された上部電極２５Ｄを、半導体メサ１５の上面１５Ｔから被エッチング領域１７の第２領域１７Ａ２に亘って形成すると共に、半導体基板１の裏面１Ｂと電気的に接続された下部電極２７を形成する。上部電極２５Ｄは、第１実施形態の上部電極２５（図８参照）と同様の材料からなる。
【０１０３】
その後、へき開等によってチップ化することにより、本実施形態に係る埋め込みヘテロ構造半導体レーザ５０Ｄが得られる。
【０１０４】
上述のような本実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法によれば、第１実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法における理由と同様の理由に基づき、耐圧特性を十分に維持しながら放熱特性を向上させることが可能な埋め込みヘテロ構造半導体レーザ５０Ｄが得られる。
【０１０５】
さらに、本実施形態に係る埋め込みヘテロ構造半導体レーザの製造方法においては、埋め込み層１９Ａの側面部１９Ａ１の少なくとも一部は、半導体基板１の主面１Ｓと直交する方向に沿って延びる面１９Ａ１Ｖを有し、パッシベーション膜形成工程は、半導体メサ１５の上面１５Ｔ及び埋め込み層１９Ａの露出面にパッシベーション膜２１Ｄを形成する工程と、パッシベーション膜２１Ｄのうち、埋め込み層１９Ａの側面部１９Ａ１の上記少なくとも一部上（面１９Ａ１Ｖ上）の部分を残すように、パッシベーション膜２１Ｄの他の部分をドライエッチング法によって除去する工程と、を有している（図１７及び図１８参照）。
【０１０６】
これにより、埋め込み層１９Ａの側面部１９Ａ１の上記少なくとも一部上（面１９Ａ１Ｖ上）にはパッシベーション膜２１Ｄが残存するため、埋め込みヘテロ構造半導体レーザ５０Ｄの耐圧特性は十分に向上する。その上、半導体メサ１５の上面１５Ｔ及び埋め込み層１９Ａの露出面にパッシベーション膜２１Ｄを形成した後、当該パッシベーション膜２１Ｄのうち、埋め込み層１９Ａの側面部１９Ａ１の上記少なくとも一部上（面１９Ａ１Ｖ上）の部分以外の部分をドライエッチング法によって除去するため、レーザ発振時に活性層３で生じた熱が、パッシベーション膜２１Ｄの存在に起因して放熱され難くなることを抑制することができる。
【０１０７】
また、上述のような本実施形態に係る埋め込みヘテロ構造半導体レーザ５０Ｄによれば、第１実施形態に係る埋め込みヘテロ構造半導体レーザ５０Ａにおける理由と同様の理由に基づき、レーザ発振時に半導体メサ１５の活性層３で生じた熱は、半導体メサ１５の側面１５Ｓ方向（Ｘ軸方向）にも放熱され易くなるため、放熱特性が向上する（図８及び図１９参照）。
【０１０８】
本発明は上述の実施形態に限定されず、様々な変形態様が可能である。
【０１０９】
例えば、上述の第１〜第４実施形態においては、中間位置１０Ｍは半導体基板１の厚さ方向の中間位置に存在しているが、即ち、半導体構造物１０のうち、上面１０Ｔから半導体基板１の厚さ方向の中間位置までの領域が半導体メサ１５を構成しているが（図４参照）、中間位置１０Ｍは半導体積層９と半導体基板１との界面や、半導体積層９の厚さ方向の中間位置に存在してもよい。
【０１１０】
ただし、活性層３と上部電極２５（上部電極２５Ｂ、上部電極２５Ｃ、上部電極２５Ｄ）とのＸ軸方向における距離を短くして放熱特性を向上させる観点から、中間位置１０Ｍは、活性層３の上面よりも半導体基板１の裏面１Ｂ側にあることが好ましく、活性層３の下面よりも半導体基板１の裏面１Ｂ側にあることがさらに好ましい（図４、図８、図１２、図１６及び図１９参照）。
【０１１１】
また、上述の第１〜第４実施形態においては、半導体積層９は、量子カスケードレーザのための構造を有しているが（図１参照）、半導体積層９は他の態様のレーザ、例えば、ＧａＳｂ基板上に形成されたＡｌＧａＡｓＳｂ／ＩｎＧａＡｓＳｂ量子井戸レーザやＧａＳｂ基板上のＩｎＡｓＳｂ／ＩｎＡｌＡｓＳｂ量子井戸レーザ（タイプＩＩ型量子井戸レーザ）等の中赤外波長域（波長２μｍ〜１０μｍ帯）に発光波長を有する半導体レーザのための構造を有していてもよい。
【０１１２】
また、上述の第１〜第４実施形態においては、パッシベーション膜２１（パッシベーション膜２１Ｂ、パッシベーション膜２１Ｃ、パッシベーション膜２１Ｄ）を形成する工程を行っているが（図７、図１１、図１５及び図１８参照）、パッシベーション膜を形成する工程を行わなくてもよい。
【符号の説明】
【０１１３】
１・・・半導体基板、１Ｓ・・・半導体基板の主面、３・・・活性層、５・・・上部クラッド層、７・・・コンタクト層、９・・・半導体積層、１０・・・半導体構造物、１０Ｍ・・・半導体構造物の厚さ方向の中間位置、１１・・・マスク層、１５・・・半導体メサ、１５Ｓ・・・半導体メサの側面、１７・・・被エッチング領域、１７Ａ１第、１７Ｂ１、１７Ｃ１・・・第１領域（被エッチング領域１７の一部）、１７Ａ２、１７Ｂ２、１７Ｃ２・・・第２領域（被エッチング領域１７の他の一部）、１９Ａ、１９Ｂ、１９Ｃ・・・埋め込み層、１９Ａ１、１９Ｂ１、１９Ｃ１・・・埋め込み層の側面部、１９Ａ２、１９Ｂ２、１９Ｃ２・・・埋め込み層の底面部、２１、２１Ｂ、２１Ｃ、２１Ｄ・・・パッシベーション膜、２５・・・上部電極、２７・・・下部電極、５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ・・・埋め込みヘテロ構造半導体レーザ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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