(57)【特許請求の範囲】
【請求項１】
第１の画素と、第２の画素と、第３の画素と、を有し、
前記第１の画素と、前記第２の画素と、前記第３の画素とは、それぞれ異なる色で表示を行い、
前記第１の画素が有する第１のトランジスタの第１の端子、前記第２の画素が有する第１のトランジスタの第１の端子、及び前記第３の画素が有する第１のトランジスタの第１の端子はそれぞれ、第４の配線を介して第１の配線に電気的に接続され、
前記第１の画素が有する第１のトランジスタの第２の端子は、前記第１の画素が有する第２のトランジスタの第１の端子に電気的に接続され、
前記第２の画素が有する第１のトランジスタの第２の端子は、前記第２の画素が有する第２のトランジスタの第１の端子に電気的に接続され、
前記第３の画素が有する第１のトランジスタの第２の端子は、前記第３の画素が有する第２のトランジスタの第１の端子に電気的に接続され、
前記第１の画素が有する第２のトランジスタの第２の端子は、前記第１の画素が有する表示素子に電気的に接続され、
前記第２の画素が有する第２のトランジスタの第２の端子は、前記第２の画素が有する表示素子に電気的に接続され、
前記第３の画素が有する第２のトランジスタの第２の端子は、前記第３の画素が有する表示素子に電気的に接続され、
前記第１の画素が有する第２のトランジスタのゲート、前記第３の画素が有する第１のトランジスタのゲート、及び前記第３の画素が有する第２のトランジスタのゲートはそれぞれ、第２の配線に電気的に接続され、
前記第１の画素が有する第１のトランジスタのゲート、前記第２の画素が有する第１のトランジスタのゲート、及び前記第２の画素が有する第２のトランジスタのゲートはそれぞれ、第３の配線に電気的に接続され、
前記第２の配線と、前記第３の配線と、前記第４の配線とは、同じ層に設けられている表示装置であって、
前記第１の画素と、前記第２の画素と、前記第３の画素とは、デルタ状に配列しており、前記第１の配線は、前記第１の画素と前記第２の画素との間、及び、前記第２の画素と前記第３の画素との間に設けられており、
前記第２の配線及び前記第３の配線は、前記第１の画素と前記第３の画素との間、及び前記第２の画素と前記第３の画素との間に設けられていることを特徴とする表示装置。
【請求項２】
請求項１において、
前記第１の画素が有する表示素子、前記第２の画素が有する表示素子、及び前記第３の画素が有する表示素子はそれぞれ、液晶素子であることを特徴とする表示装置。
【請求項３】
第１の画素と、第２の画素と、第３の画素と、を有し、
前記第１の画素と、前記第２の画素と、前記第３の画素とは、それぞれ異なる色で発光を行い、
前記第１の画素が有する第１のトランジスタの第１の端子、前記第２の画素が有する第１のトランジスタの第１の端子、及び前記第３の画素が有する第１のトランジスタの第１の端子はそれぞれ、第４の配線を介して第１の配線に電気的に接続され、
前記第１の画素が有する第１のトランジスタの第２の端子は、前記第１の画素が有する第２のトランジスタの第１の端子に電気的に接続され、
前記第２の画素が有する第１のトランジスタの第２の端子は、前記第２の画素が有する第２のトランジスタの第１の端子に電気的に接続され、
前記第３の画素が有する第１のトランジスタの第２の端子は、前記第３の画素が有する第２のトランジスタの第１の端子に電気的に接続され、
前記第１の画素が有する第２のトランジスタの第２の端子は、前記第１の画素が有する第３のトランジスタのゲートに電気的に接続され、
前記第２の画素が有する第２のトランジスタの第２の端子は、前記第２の画素が有する第３のトランジスタのゲートに電気的に接続され、
前記第３の画素が有する第２のトランジスタの第２の端子は、前記第３の画素が有する第３のトランジスタのゲートに電気的に接続され、
前記第１の画素が有する第３のトランジスタの第１の端子は、前記第１の画素が有する表示素子に電気的に接続され、
前記第２の画素が有する第３のトランジスタの第１の端子は、前記第２の画素が有する表示素子に電気的に接続され、
前記第３の画素が有する第３のトランジスタの第１の端子は、前記第３の画素が有する表示素子に電気的に接続され、
前記第１の画素が有する第２のトランジスタのゲート、前記第３の画素が有する第１のトランジスタのゲート、及び前記第３の画素が有する第２のトランジスタのゲートはそれぞれ、第２の配線に電気的に接続され、
前記第１の画素が有する第１のトランジスタのゲート、前記第２の画素が有する第１のトランジスタのゲート、及び前記第２の画素が有する第２のトランジスタのゲートはそれぞれ、第３の配線に電気的に接続され、
前記第１の画素が有する第３のトランジスタの第２の端子、前記第２の画素が有する第３のトランジスタの第２の端子、及び前記第３の画素が有する第３のトランジスタの第２の端子はそれぞれ、第５の配線に電気的に接続され、
前記第２の配線と、前記第３の配線と、前記第４の配線とは、同じ層に設けられている表示装置であって、
前記第１の画素と、前記第２の画素と、前記第３の画素とは、デルタ状に配列しており、前記第１の配線は、前記第１の画素と前記第２の画素との間、及び、前記第２の画素と前記第３の画素との間に設けられており、
前記第２の配線及び前記第３の配線は、前記第１の画素と前記第３の画素との間、及び前記第２の画素と前記第３の画素との間に設けられていることを特徴とする表示装置。
【請求項４】
請求項３において、
前記第１の画素が有する表示素子、前記第２の画素が有する表示素子、及び前記第３の画素が有する表示素子はそれぞれ、発光素子であることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその駆動方法並びに当該表示装置を用いた電子機器に関する。
【背景技術】
【０００２】
携帯電話機、テレビ受像器などさまざまな電気製品に表示装置が用いられている。表示装置は、大画面化及び高精細化を図るべく、製造プロセス、駆動方法等の研究開発が行われている。
【０００３】
表示装置の画素数を増やして解像度を高める製品の開発は、非常に活発である。表示装置は、画素数を増やすことにより解像度を高めることができるものの、画素数の増加と共に信号線の本数が増加することとなる。そのため、信号線の増加に対する対策として特許文献１においては、画素部にデコーダを設け、当該デコーダ回路により信号線のデータの振り分けを行い、複数の画素において信号線を共用することにより信号線の数を削減する構成について開示している。
【特許文献１】特開２００３−２５５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の表示装置においては、画素部に設けられたデコーダ部において２本の走査線より入力される信号の論理に基づいて信号線のデータの振り分けを行い、複数の画素において信号線を共用する構成について開示がなされている。しかしながら特許文献１に記載の表示装置では、デコーダ部における回路によっては画素を構成する回路が複雑になるといった問題がある。また当該デコーダ部は、画素を選択するためのトランジスタに別途接続されており、画素を選択するトランジスタの他にデコーダ部を設ける必要があるため、画素を構成する素子数が増加するといった問題を招いてしまう。
【０００５】
そこで本発明では、画素を選択するトランジスタ以外の回路を増やすことなく、信号線のデータを振り分けることができ、複数の画素において信号線を共用することが可能な表示装置及び当該表示装置の駆動方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上述の課題を解決するため、本発明者は、表示装置において、画素部に設けられた画素を選択するための第１のトランジスタ及び第２のトランジスタを電気的に直列に設け、それぞれのトランジスタを別の走査線で制御するという着想に至った。具体的には本発明の表示装置は、第１の端子が信号線に接続された第１のトランジスタと、第１の端子が前記第１のトランジスタの第２の端子に接続され、第２の端子が表示素子に接続された第２のトランジスタと、を有する画素が、色要素に対応して複数設けられており、前記色要素に対応した複数の画素は、前記第１のトランジスタのゲートに第１の走査線が接続され、前記第２のトランジスタのゲートに第２の走査線が接続された第１の画素と、第１のトランジスタのゲートに前記第１の走査線が接続され、第２のトランジスタのゲートに前記第１の走査線が接続された第２の画素と、第１のトランジスタのゲートに前記第２の走査線が接続され、第２のトランジスタのゲートに前記第２の走査線が接続された第３の画素と、で構成されていることを特徴とする。その結果、画素を選択するトランジスタ以外の回路を増やすことなく、信号線のデータを振り分けることができ、複数の画素において信号線を共用することができる。
【０００７】
なお、画素にトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。なおトランジスタとして、低濃度不純物領域（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ：ＬＤＤ領域）を有するトランジスタやマルチゲート構造を有するトランジスタを用いることで、トランジスタがオフの際に流れる電流を低減することができる。
【０００８】
なお、ＡとＢとが接続されているとは、ＡとＢとが電気的に接続されている状態であるとする。
【０００９】
なお、表示素子を有する装置である表示装置は、表示素子として、液晶素子または発光素子を有することができるがこれに限定されない。例えば、表示素子としては、ＥＬ素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、電子放出素子、電子インクディスプレイ、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイなどを用いることができる。
【００１０】
なお、トランジスタとして、様々な形態のトランジスタを用いることができる。よって、用いるトランジスタの種類に限定はない。例えば、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコン、単結晶シリコンを有する薄膜トランジスタ（ＴＦＴ）などを用いることができる。または、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓなどの化合物半導体または酸化物半導体を有するトランジスタや、さらに、これらの化合物半導体または酸化物半導体を薄膜化した薄膜トランジスタなどを用いることができる。これらにより、製造温度を低くでき、例えば、室温でトランジスタを製造することが可能となる。
【００１１】
なお、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。なお、色要素は、ＲＧＢ以外の色を用いても良い。例えば、イエロー、シアン、マゼンタの三画素から構成されるものであってもよい。
【００１２】
なお、画素は、マトリクス状に配置（配列）されている場合がある。ここで、画素がマトリクスに配置（配列）されているとは、縦方向もしくは横方向において、画素が直線上に並んで配置されている場合や、ギザギザな線上に配置されている場合を含む。よって、例えば三色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、ストライプ配列されている場合や、三つの色要素のドットがデルタ配列されている場合も含む。
【００１３】
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲又は図面など）においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを第１の電極、第２の電極と表記する場合がある。あるいは、ソース領域、ドレイン領域と表記する場合がある。
【００１４】
なお、表示素子とは、光学変調素子、液晶素子、発光素子、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、電気泳動素子、放電素子、光反射素子、光回折素子、デジタルマイクロミラーデバイス（ＤＭＤ）、などのことを言う。ただし、これに限定されない。
【００１５】
なお、表示装置とは、表示素子を有する装置のことを言う。なお、表示装置は、表示素子を含む複数の画素を含んでいても良い。なお、表示装置は、複数の画素を駆動させる周辺駆動回路を含んでいても良い。なお、複数の画素を駆動させる周辺駆動回路は、複数の画素と同一基板上に形成されてもよい。なお、表示装置は、ワイヤボンディングやバンプなどによって基板上に配置された周辺駆動回路、いわゆる、チップオングラス（ＣＯＧ）で接続されたＩＣチップ、または、ＴＡＢなどで接続されたＩＣチップを含んでいても良い。なお、表示装置は、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたフレキシブルプリントサーキット（ＦＰＣ）を含んでもよい。なお、表示装置は、フレキシブルプリントサーキット（ＦＰＣ）などを介して接続され、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたプリント配線基盤（ＰＷＢ）を含んでいても良い。
【発明の効果】
【００１６】
本発明により、画素を選択するトランジスタ以外の回路を増やすことなく、信号線のデータを振り分けることができ、複数の画素において信号線を共用することができる。そのため、表示の品質を維持しつつ、信号線の本数を削減することができ、信号線駆動回路の構成を簡略化することができるため部品コストの削減を容易におこなうことができ、また信号線駆動回路の小型化及び低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照しながら説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本実施の形態の記載内容に限定して解釈されるものではない。なお、本明細書中の図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その説明は省略する。
【００１８】
（実施の形態１）
図１は、表示装置のブロック図の構成を示している。図１は、本発明に用いられる表示装置が有する表示部１０１、及び駆動部１０２の構成を示している。駆動部１０２は、信号線駆動回路１０３、第１の走査線駆動回路１０４Ａ、第２の走査線駆動回路１０４Ｂから構成されている。表示部１０１には、複数の画素１０５がマトリクス状に配置されている。
【００１９】
なお、画素がマトリクスに配置されているとは、縦方向もしくは横方向において、画素が直線上に並んで配置されている場合や、ギザギザな線上に配置されている場合を含む。よって、例えば三色の色要素（例えばＲＧＢ）を表現する画素でフルカラー表示を行う場合に、画素がストライプ配列されている場合や、三つの色要素を表現する画素がデルタ配列されている場合も含む。
【００２０】
図１において、第１の走査線駆動回路１０４Ａは、第１の走査線１０６（第１の配線ともいう）に第１の走査信号を供給する。また第２の走査線駆動回路１０４Ｂは、第２の走査線１０７（第２の配線ともいう）に第２の走査信号を供給する。また信号線駆動回路１０３は、信号線１０８に画像データ（以下、単にデータという）を供給する。この第１の走査線１０６及び第２の走査線１０７からの走査信号によって、画素１０５が第１の第１の走査線１０６及び第２の走査線１０７の一行目から順に選択状態となるように走査信号を供給する。また、第１の走査線１０６及び第２の走査線１０７より供給される走査信号は、画素１０５を各行ごとに選択状態か、非選択状態かの決定を行うとともに、同じ信号線１０８に接続された画素１０５（図１中の画素群１０９）の中での選択を行う。
【００２１】
なお図１において、第１の走査線駆動回路１０４Ａには、Ｇ１Ａ乃至ＧｎＡのｎ本の第１の走査線１０６が接続され、第２の走査線駆動回路１０４Ｂには、Ｇ１Ｂ乃至ＧｎＢのｎ本の第２の走査線１０７が接続される。また信号線駆動回路１０３には、Ｓ１乃至Ｓｍのｍ本の信号線１０８が接続される。表示部１０１には、複数の画素１０５がマトリクス状に配置されている。
【００２２】
なお信号線１０８には、画素群１０９内の第１の画素、第２の画素、及び第３の画素が接続される。第１の画素、第２の画素、及び第３の画素は、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素に対応して構成され、組み合わせて明るさを制御することにより所望の色を表現することができるようになる。なお、一組の色要素としては、ＲＧＢに限らず、Ｙ（イエロー）、Ｃ（シアン）、Ｍ（マゼンタ）の色要素で組み合わされたものであってもよい。
【００２３】
なお、本明細書において一画素とは、色要素の一つを示すものであり、一つの色要素の明るさを表現するものとする。例えば、ＲＧＢの色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとなる。
【００２４】
ここで、図１との比較のために従来の表示装置のブロック図の構成について、図１３に示す。図１３（Ａ）には、図１と同様に表示部１３０１、及び駆動部１３０２の構成について示している。駆動部１３０２は、信号線駆動回路１３０３、走査線駆動回路１３０４などから構成されている。表示部１３０１には、複数の画素１３０５がマトリクス状に配置されている。
【００２５】
図１３（Ａ）において、走査線駆動回路１３０４は、走査線１３０６に走査信号を供給する。また信号線駆動回路１３０３は、信号線１３０８にデータを供給する。この走査線１３０６からの走査信号によって、画素１３０５が走査線１３０６の一行目から順に選択状態となるように走査信号を供給する。
【００２６】
なお図１３（Ａ）において、走査線駆動回路１３０４には、Ｇ１乃至Ｇｎのｎ本の走査線１３０６が接続される。また信号線駆動回路１３０３には、画像の最小単位をＲＧＢの３つの画素で構成する場合を考えたとき、Ｒに対応する信号線ＳＲ１乃至ＳＲｍのｍ本と、Ｇに対応する信号線ＳＧ１乃至信号線ＳＧｍのｍ本と、Ｂに対応するＳＢ１乃至ＳＢｍのｍ本の、計３ｍ本の信号線が接続される。すなわち、図１３（Ｂ）に示すように画素１３０５は、色要素毎に信号線を配設し、各色要素を対応した画素に信号線よりデータを供給することで所望の色を再現することが可能になる。
【００２７】
図１３（Ａ）、（Ｂ）に示すように、表示装置の解像度が増加するにつれて、信号線の数は増加するものの、信号線の数を削減することできれば、さらなる表示装置の解像度の増加、及び信号線駆動回路の低消費電力化を図ることが可能になる。以下、本発明における色要素毎に信号線を配設して表示を行うための動作について詳細に説明していく。
【００２８】
図２には、表示装置における画素群１０９の構成について示している。画素群１０９内には、ＲＧＢの色要素に対応して設けられた第１の画素２０１、第２の画素２０２、及び第３の画素２０３が設けられる。また第１の画素２０１には、第１のトランジスタ２０４、第２のトランジスタ２０５、表示素子２０６が設けられ、第２の画素２０２には、第１のトランジスタ２０７、第２のトランジスタ２０８、表示素子２０９が設けられ、第３の画素２０３には、第１のトランジスタ２１０、第２のトランジスタ２１１、表示素子２１２が設けられている。
【００２９】
また第１の画素２０１において、第１のトランジスタ２０４の第１端子には信号線１０８が接続され、ゲートには第１の走査線１０６が接続され、第２のトランジスタ２０５の第１端子には第１のトランジスタ２０４の第２端子が接続され、ゲートには第２の走査線１０７が接続され、第２のトランジスタ２０５の第２端子には表示素子２０６が接続される。
【００３０】
また第２の画素２０２において、第１のトランジスタ２０７の第１端子には信号線１０８が接続され、ゲートには第２の走査線１０７が接続され、第２のトランジスタ２０８の第１端子には第１のトランジスタ２０７の第２端子が接続され、ゲートには第２の走査線１０７が接続され、第２のトランジスタ２０８の第２端子には表示素子２０９が接続される。
【００３１】
また第３の画素２０３において、第１のトランジスタ２１０の第１端子には信号線１０８が接続され、ゲートには第１の走査線１０６が接続され、第２のトランジスタ２１１の第１端子には第１のトランジスタ２１０の第２端子が接続され、ゲートには第１の走査線１０６が接続され、第２のトランジスタ２１１の第２端子には表示素子２１２が接続される。
【００３２】
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本明細書においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。
【００３３】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００３４】
図２に示す回路において表示素子２０６、表示素子２０９、及び表示素子２１２は、液晶素子または発光素子を有することができる。表示素子として、液晶素子または発光素子を用いた際の回路図について図３（Ａ）、図３（Ｂ）に示す。図３（Ａ）に示す回路図は、表示素子２０６、表示素子２０９、及び表示素子２１２として液晶素子３０１Ａ乃至液晶素子３０１Ｃを用いた場合の例について示している。なお液晶素子３０１Ａ乃至液晶素子３０１Ｃには、電気的に並列に保持容量３０２Ａ乃至保持容量３０２Ｃが設けられる構成とすることが好ましい。また図３（Ｂ）に示す回路図は、表示素子として発光素子３０３Ａ乃至発光素子３０３Ｃを用いた場合の例について示している。なお発光素子には、電気的に直列に発光素子の発光を制御するためのトランジスタ３０４Ａ乃至トランジスタ３０４Ｃを介して電源線３０５を設ける構成とすることが好ましい。なお、図３（Ｂ）において、トランジスタ３０４Ａ乃至トランジスタ３０４Ｃのトランジスタの極性は、発光素子３０３Ａ乃至発光素子３０３Ｃの電流の流れる方向を考慮して設けることが好ましい。例えば、図３（Ｂ）のように発光素子の陽極とトランジスタが接続される構成においては、ｐチャネル型トランジスタとすることが好ましい。なお発光素子としては、有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子が挙げられる。本明細書においては、以下表示素子として液晶素子を用いるものとして説明していくものとする。
【００３５】
なお、他にも表示素子２０６、表示素子２０９、及び表示素子２１２としては、電子放出素子、電子インクディスプレイ、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイなどを用いることができる。
【００３６】
なお、第１のトランジスタ２１０及び第２のトランジスタ２１１として、様々な形態のトランジスタを用いることができる。よって、用いるトランジスタの種類に限定はない。例えば、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコン、単結晶シリコンを有する薄膜トランジスタ（ＴＦＴ）などを用いることができる。または、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓなどの化合物半導体または酸化物半導体を有するトランジスタや、さらに、これらの化合物半導体または酸化物半導体を薄膜化した薄膜トランジスタなどを用いることができる。これらにより、製造温度を低くでき、例えば、室温でトランジスタを製造することが可能となる。
【００３７】
なお、図２における画素群１０９内において、信号線１０８がマトリクス状に配設されたＲＧＢの画素の間を通るように配設する構成について示したが本発明はこれに限定されない。図４に１つの画素群におけるＲＧＢの色要素に対応して設けられた画素と信号線との配置の例について示す。図４（Ａ）乃至（Ｃ）には、画素群４０１Ａ乃至画素群４０１Ｃ内に、Ｒの画素４０２Ａ乃至画素４０２Ｃ、Ｇの画素４０３Ａ乃至画素４０３Ｃ、及びＢの画素４０４Ａ乃至画素４０４Ｃを有し、画素群４０１Ａ乃至４０１Ｃが信号線Ｓ１、並びに第１の走査線Ｇ１及び第２の走査線Ｇ２によって制御される模式図について示している。図４（Ａ）に示すように、信号線Ｓ１は画素群４０１Ａ内にストライプ状に配列するように設けられた画素４０２Ａと、画素４０３Ａとの間に配設される構成としてもよい。図４（Ａ）に示す構成とすることにより、信号線のデータを引き回した配線を経由することなく、画素内の表示素子に入力することができる。また、図４（Ｂ）に示すように、信号線Ｓ１は、画素群４０１Ｂ外側に配設される構成としてもよい。図４（Ｂ）の構成とすることにより、回路を設計するためのレイアウトを容易に行うことができ好適である。また、図４（Ｃ）に示すように、画素をデルタ配列となるように配設し、信号線Ｓ１をメアンダ状に、画素４０２Ｃ、画素４０３Ｃ、及び画素４０４Ｃの間を縫うように配設する構成としてもよい。図４（Ｃ）の構成とすることにより、特に曲線の多い自然画等の映像を人間の目に滑らかな映像として印象づけることができる。
【００３８】
次に画像の最小単位を構成する図２における画素群１０９内のＲＧＢに対応する画素の駆動方法について説明する。
【００３９】
図５に示すタイミングチャートは、図２における行選択期間（表示装置の画素１行のスキャン時間）第１の走査線１０６（ＧｉＡ）の走査信号、第２の走査線１０７（ＧｉＢ）の走査信号、信号線のデータ、及び走査信号によって選択される画素のタイミングについて示している。
【００４０】
なお、図２に示す回路図において、第１のトランジスタ及び第２のトランジスタとして、ｎチャネル型トランジスタである場合について示している。そして、図５における説明においてもｎチャネル型トランジスタのオンまたはオフを制御する場合の画素の駆動について説明するものである。なお、図２における回路図においてｐチャネル型トランジスタを用いて作製した場合には、トランジスタのオンまたはオフが同じ動作となるように走査信号の電位を適宜変更すればよい。
【００４１】
図５のタイミングチャートにおいて、１画面分の画像を表示する期間に相当する１フレーム期間を、画像を見る人がちらつき（フリッカ）を感じないように少なくとも１／６０秒とし、走査線の本数をＭと考えると、１／６０Ｍ秒が行選択期間に相当するものとなる。例えば、ＶＧＡ（Ｖｉｄｅｏ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ：６４０×４８０）の解像度を有する表示装置であれば、配線に起因する信号の遅延等を考慮しない場合には、１／２８８００秒（≒３４．７２μｓ）が行選択期間に相当する。
【００４２】
図５のタイミングチャートに示す本実施の形態の画素の駆動方法は、行選択期間において、第１の走査線の走査信号及び第２の走査信号をそれぞれ、ＲＧＢの画素数に応じた期間数に分割し、制御するものである。次に第１の走査線及び第２の走査線の信号に制御される各画素での書き込み順序について説明する。なお、ｉ行目の画素に接続される第１の走査線ＧｉＡ、ｉ行目の画素に接続される第２の走査線ＧｉＢがそれぞれ選択されるタイミングを示している。
【００４３】
まず、図５に示す第１の期間５０１において、第１の走査線ＧｉＡの走査信号及び第２の走査線ＧｉＢの走査信号を高電位の信号とすることにより、第１の画素における第１のトランジスタ及び第２のトランジスタ、第２の画素のおける第１のトランジスタ及び第２のトランジスタ、並びに第３の画素における第１のトランジスタ及び第２のトランジスタがオン状態となる。そしてこのとき、第１の画素乃至第３の画素が選択され、それぞれの表示素子に信号線のデータが供給される。このとき、第２の画素及び第３の画素の表示素子には、第１の画素の表示素子に供給されるべき信号線のデータが供給されることとなる。
【００４４】
なお、本明細書におけるトランジスタのオン状態とは、トランジスタにおける第１端子と第２端子とが導通する状態のことをいう。また本明細書におけるトランジスタのオフ状態とは、トランジスタにおける第１端子と第２端子とが非導通の状態のことをいう。
【００４５】
次に図５に示す第２の期間５０２において、第１の走査線の走査信号を低電位の信号、第２の走査線の走査信号を高電位の信号とすることにより、第１の画素における第１のトランジスタがオン状態、第２のトランジスタがオフ状態となり、第２の画素における第１のトランジスタ及び第２のトランジスタがオン状態となり、第３の画素における第１のトランジスタ及び第２のトランジスタがオフ状態となる。そしてこのとき、第１の画素及び第３の画素の表示素子には、信号線のデータが供給されず、第２の画素の表示素子にのみ、信号線のデータが供給されることとなる。
【００４６】
次に図５に示す第３の期間５０３において、第１の走査線の走査信号を高電位の信号、第２の走査線の走査信号を低電位の信号とすることにより、第１の画素における第１のトランジスタがオフ状態、第２のトランジスタがオン状態となり、第２の画素における第１のトランジスタ及び第２のトランジスタがオフ状態となり、第３の画素における第１のトランジスタ及び第２のトランジスタがオン状態となる。そしてこのとき、第１の画素及び第２の画素の表示素子には、信号線のデータは供給されず、第３の画素の表示素子にのみ、信号線のデータが供給されることとなる。
【００４７】
本実施の形態で説明する表示装置の画素の駆動方法においては、上記説明したように第１の期間に、色要素の一つであるＲのデータが第１の画素乃至第３の画素の表示素子に入力されることとなる。ただし、本発明においては、行選択期間をＲＧＢの色要素毎に分割して走査するため、Ｒのデータが第２の画素及び第３の画素に入力される期間は１／１８０Ｍ秒以下となるため、ＲのデータがＢ及びＧの色要素に対応した画素に入力されても画像表示には影響なく動作させることが可能である。例えば、ＶＧＡ（Ｖｉｄｅｏ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ：６４０×４８０）の解像度を有する表示装置であれば、配線に起因する信号の遅延等を考慮しない場合には、１／８６４００秒（≒１１．５７μｓ）にＲのデータがＢ及びＧの色要素に対応した画素に入力される期間に相当する。例えば表示素子が液晶素子にある場合においては、液晶素子の光学応答は早くても数ｍｓの時間が必要となるため、ＲのデータがＢ及びＧの色要素に対応した画素に入力されても画像表示には影響なく動作できるものである。
【００４８】
なお特に表示素子が液晶素子の場合においては、予めＲのデータをＢ及びＧの色要素に対応した画素の表示素子に入力しておくことで、電圧が印加されて液晶分子の傾きを得ることができる。そのため、Ｒの次に入力されるＧのデータが、Ｇに対応する画素の液晶分子を具備する表示素子に入力された際に、短時間に所望の液晶の配向状態を得ることができるため好適である。
【００４９】
次に本発明の画素構成を具備する表示装置の利点について、信号線駆動回路（ソースドライバともいう）の構成を示し説明する。図６には信号線駆動回路のブロック図である。なお図６に示す信号線駆動回路は、一例として、表示装置の画素を線順次駆動するための構成であり、表示素子として液晶表示素子を用いる構成での例について示している。
【００５０】
図６の信号線駆動回路６０１は、シフトレジスタ６０２、第１のラッチ回路６０３、第２のラッチ回路６０４、及びＤ／Ａ変換回路６０５から構成されている。
【００５１】
シフトレジスタ６０２には、ソースドライバスタートパルス（ＳＳＰ）、ソースドライバクロック信号（ＳＣＫ）、反転ソースドライバクロック信号（ＳＣＫＢ）等が供給されている。そして、シフトレジスタ６０２は、第１のラッチ回路６０３を１つずつ選択する。なおシフトレジスタ６０２と第１のラッチ回路６０３との間にレベルシフタ回路を設ける構成としてもよい。
【００５２】
第１のラッチ回路６０３の入力端子には、シフトレジスタ６０２の出力端子、画像データが入力される配線が接続されている。第１のラッチ回路６０３の出力端子は、第２のラッチ回路６０４にそれぞれ接続されている。
【００５３】
第２のラッチ回路６０４は、第１のラッチ回路６０３で取り込まれた画像データを保持するものであり、第２のラッチ回路６０４を制御するための信号が入力される配線に接続されている。第２のラッチ回路６０４の出力端子は、Ｄ／Ａ変換回路６０５にそれぞれ接続される。
【００５４】
Ｄ／Ａ変換回路６０５は、第２のラッチ回路６０４を制御するための信号に基づいて一斉に出力された画像データについて、デジタルデータからアナログデータへの変換を行う回路である。Ｄ／Ａ変換回路６０５の出力端子は、信号線Ｓ１乃至Ｓｍにそれぞれ接続されている。
【００５５】
本発明においては、画素に接続される信号線の数を削減することができる。そのため、図６に示す信号線駆動回路の構成では、シフトレジスタ６０２からの出力配線の削減、第１のラッチ回路６０３、第２のラッチ回路６０４、Ｄ／Ａ変換回路６０５の数を削減することができる。すなわち、本発明の表示装置においては、信号線の数を１／３に圧縮することが可能であるため、シフトレジスタ６０２、第１のラッチ回路６０３、第２のラッチ回路６０４、Ｄ／Ａ変換回路６０５にかかるコストの削減をおこなうことができる。特にＤ／Ａ変換回路６０５は、液晶表示素子を駆動するために画素に出力する電圧を高くする必要があり、Ｄ／Ａ変換回路が発熱してしまうといった問題があったが、Ｄ／Ａ変換回路の数の削減により、低消費電力化を図ることができ、また発熱問題を問題ならない程度に小さくすることができる。
【００５６】
また、図７に、図６に示す信号線駆動回路のブロック図とは異なる構成について説明する。なお図７に示す信号線駆動回路は、図６に示すように、表示装置の画素を線順次駆動するための構成であり、表示素子として液晶表示素子を用いる構成での例について示している。
【００５７】
図７の信号線駆動回路７０１は、シフトレジスタ７０２、第１のラッチ回路７０３、第２のラッチ回路７０４、Ｄ／Ａ変換回路７０５から構成されており、信号選択回路７０６は配線７０７を有している。
【００５８】
シフトレジスタ７０２には、ソースドライバスタートパルス（ＳＳＰ）、ソースドライバクロック信号（ＳＣＫ）、反転ソースドライバクロック信号（ＳＣＫＢ）等が供給されている。そして、シフトレジスタ７０２は、第１のラッチ回路７０３を１つずつ選択する。なおシフトレジスタ７０２と第１のラッチ回路７０３との間にレベルシフタ回路を設ける構成としてもよい。
【００５９】
第１のラッチ回路７０３の入力端子には、シフトレジスタ７０２の出力端子、画像データが入力される配線が接続されている。第１のラッチ回路７０３の出力端子は、第２のラッチ回路７０４にそれぞれ接続されている。
【００６０】
第２のラッチ回路７０４は、第１のラッチ回路７０３で取り込まれた画像データを保持するものであり、第２のラッチ回路７０４を制御するための信号が入力される配線に接続されている。第２のラッチ回路７０４の出力端子は、Ｄ／Ａ変換回路７０５にそれぞれ接続される。
【００６１】
Ｄ／Ａ変換回路７０５は、第２のラッチ回路７０４を制御するための信号に基づいて一斉に出力された画像データについて、デジタルデータからアナログデータへの変換を行う回路である。Ｄ／Ａ変換回路７０５の出力端子は、信号線Ｓ１乃至Ｓｍの本数に対応した信号選択回路７０６を構成するトランジスタの第１端子にそれぞれ接続されている。
【００６２】
信号選択回路７０６は、Ｄ／Ａ変換回路から出力される画像データを、選択して各信号線に振り分けて出力する回路である。具体的な一例として信号選択回路７０６は、信号線Ｓ１乃至Ｓｍの本数に対応して複数のトランジスタをスイッチとして設け、トランジスタのゲートに接続された配線７０７によって順次トランジスタのオンまたはオフを制御する構成とすればよい。そして信号選択回路７０６は、トランジスタの第２端子に接続された信号線を選択していき、Ｄ／Ａ変換回路から出力される画像データを出力する。
【００６３】
配線７０７は、信号選択回路７０６を構成するトランジスタを順次選択してオンまたはオフを制御するための信号を出力する配線である。トランジスタを順次選択していく信号は、配線７０７を通して走査線駆動回路から供給すればよい。
【００６４】
本発明においては、画素に接続される信号線の数を削減することができる。加えて図７に示す信号線駆動回路の構成においては、信号線の前段に設けられた信号選択回路７０６により、信号線に画像データを振り分ける構成とすることができる。そのため、図７に示す信号線駆動回路の構成では、図６に示した信号線駆動回路の構成よりもさらに、シフトレジスタ７０２からの出力配線の削減、第１のラッチ回路７０３、第２のラッチ回路７０４、Ｄ／Ａ変換回路７０５の数を削減することができる。すなわち、本発明の表示装置においては、信号線の数を１／３に圧縮し、信号選択回路により３つの信号線に画像データを振り分けることが可能であるため、シフトレジスタ７０２、第１のラッチ回路７０３、第２のラッチ回路７０４、Ｄ／Ａ変換回路７０５にかかるコストの削減をおこなうことができる。特にＤ／Ａ変換回路７０５は、液晶表示素子を駆動するために画素に出力する電圧を高くする必要があり、Ｄ／Ａ変換回路が発熱してしまうといった問題があったが、Ｄ／Ａ変換回路の数の削減により、低消費電力化を図ることができ、また発熱問題を問題ならない程度に小さくすることができる。
【００６５】
本実施の形態は他の実施の形態と適宜組み合わせて実施することが可能である。
【００６６】
（実施の形態２）
本実施の形態では、上記実施の形態で説明した本発明の表示装置の画素の上面図及びその断面図の構成について説明する。
【００６７】
図８は、上記実施の形態で説明した第１のトランジスタ及び第２のトランジスタとして薄膜トランジスタ（ＴＦＴ）を用いた場合の画素の断面図と上面図である。図８（Ａ）は、画素の断面図であり、図８の（Ｂ）は、画素の上面図である。また、図８の（Ａ）に示す画素の断面図は、図８（Ｂ）に示す画素の上面図における線分Ａ−Ａ’に対応している。
【００６８】
なお、図８（Ａ）に示すＴＦＴは、非晶質半導体または多結晶半導体を用いたトップゲート型のＴＦＴである。しかし、本発明はこれに限定されるものではない。使用できるＴＦＴの構造は、ボトムゲート型のＴＦＴでも良い。ボトムゲート型のＴＦＴを作製する際には、非晶質半導体を用いたＴＦＴとする。非晶質半導体を用いることで、大面積の基板を用いて、安価に作製できるという利点がある。
【００６９】
次に図８（Ａ）に示す断面図の構成について説明する。本実施の形態においては特にＴＦＴが形成される側の基板上への素子の形成方法について説明して行くこととする。
【００７０】
まず、基板８０１に第１の絶縁膜８０２を成膜する。第１の絶縁膜８０２は、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯｘＮｙ）等の絶縁膜であってもよい。または、これらの膜の少なくとも２つの膜を組み合わせた積層構造の絶縁膜を用いてもよい。第１の絶縁膜８０２を成膜して本発明を実施する場合は、基板からの不純物が半導体層に影響を及ぼし、ＴＦＴの性質が変化してしまうのを防ぐことができるので、信頼性の高い表示装置を得ることができる。なお、第１の絶縁膜８０２を成膜せずに本発明を実施する場合は、工程数が減少するため、製造コストを低減することができる。また、構造が簡単であるので、歩留まりを向上させることができる。
【００７１】
なお基板８０１は透光性を有する基板が好適であり、例えば石英基板、ガラス基板またはプラスチック基板でもよい。なお、基板８０１は遮光性の基板でもよく、半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板でもよい。
【００７２】
次に、第１の絶縁膜８０２上に半導体膜８０３を形成し、フォトリソグラフィ法等の方法により形状を加工する。なお、半導体膜８０３に使用する材料は、シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）などが好適である。
【００７３】
次に、第２の絶縁膜８０４を形成する。このとき、スパッタ装置、またはＣＶＤ装置などの成膜装置を用いてもよい。なお、第２の絶縁膜８０４に使用する材料は、熱酸化膜、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などが好適である。または、これらの積層構造であってもよい。
【００７４】
次に、第２の絶縁膜８０４を介した半導体膜８０３上及び第１の絶縁膜８０２上に、第１の導電膜８０５を形成する。なお、第１の導電膜８０５は、フォトリソグラフィ法等の方法により形状を加工して形成してもよい。なお、第１の導電膜８０５に使用する材料は、Ｍｏ、Ｔｉ、Ａｌ、Ｎｄ、Ｃｒなどが好適である。または、これらの積層構造であってもよい。さらに、これらの合金を単層または積層構造として、第１の導電膜８０５として形成してもよい。なお、第１の導電膜８０５をマスクとして、半導体膜８０３に導電性を付与するための不純物元素を導入する。
【００７５】
次に、第３の絶縁膜８０６を形成する。なお、第３の絶縁膜８０６に用いる材料は、無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）などが好適である。なお、第３の絶縁膜８０６は、形状を加工して形成してもよい。形状を加工する方法は、前述したフォトリソグラフィ法等の方法であることが好適である。このとき、同時に第２の絶縁膜８０４もエッチングすることで、第１の導電膜８０５を露出するためのコンタクトホールを形成することができる。
【００７６】
次に、第２の導電膜８０７を形成する。このとき、スパッタ法または印刷法を用いるのが好適である。なお、第２の導電膜８０７に使用する材料は、透明性を有していても、反射性を有していてもよい。なお、第２の導電膜８０７として使用できる材料は、第１の導電膜８０５と同様でもよい。また、第２の導電膜８０７は、形状を加工して形成してもよい。
【００７７】
次に、第４の絶縁膜８０８を形成する。なお、第４の絶縁膜８０８に用いる材料は、無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）または有機材料などが好適である。なお、第４の絶縁膜８０８は、形状を加工して形成してもよい。形状を加工する方法は、前述したフォトリソグラフィ法等の方法であることが好適である。このとき、第２の導電膜８０７を露出させるためのコンタクトホールを形成することができる。なお、第４の絶縁膜８０８の表面は、できるだけ平坦であることが好適である。
【００７８】
次に、第３の導電膜８０９を形成する。このとき、スパッタ法または印刷法を用いるのが好適である。なお、第３の導電膜８０９に使用する材料は、第２の導電膜８０７と同じく、透明性を有していても、反射性を有していてもよい。なお、第３の導電膜８０９として使用できる材料は、第２の導電膜８０７と同様でもよい。また、第３の導電膜８０９は、形状を加工して形成してもよい。形状を加工する方法は、第２の導電膜８０７と同様でもよい。なお、第３の導電膜８０９は、表示素子と電気的に接続するための画素電極としての機能を有していてもよい。
【００７９】
なお、上述の工程を経ることにより、基板８０１上には、トランジスタ８１０及び容量素子８１１が形成され、同時にトランジスタを駆動するための配線が形成される。
【００８０】
次に、図８（Ｂ）を参照して、表示装置の画素のレイアウトの一例について説明する。なお、図８（Ｂ）には、上記実施の形態１で説明した第１の画素乃至第３の画素が並んで配設された構成について示している。なお、第１の画素乃至第３の画素の違いは、上記実施の形態１で説明したように第１の走査線及び第２の走査線と、第１のトランジスタ及び第２のトランジスタとの接続が違う点にある。そのため、ここでは、第１の画素乃至第３の画素のいずれか一について説明するものとする。
【００８１】
図８（Ｂ）に示す本発明の表示装置に適用しうる画素は、一例として、第１の走査線８５１と、第２の走査線８５２と、信号線８５３と、容量線８５４と、第１のトランジスタ８５５と、第２のトランジスタ８５６と、画素電極８５７と、容量素子８５８と、を備える。図８（Ｂ）に示す配線８５９は、信号線８５３から第１の画素乃至第３の画素の第１のトランジスタ８５５の第１端子に、画像データを供給するために配設された配線である。
【００８２】
第１の走査線８５１及び第２の走査線８５２は、第１のトランジスタ８５５及び第２のトランジスタ８５６のゲートと電気的に接続される。このとき第１の走査線８５１及び第２の走査線８５２から第１のトランジスタ８５５及び第２のトランジスタ８５６への電気的な接続は、コンタクトホールを介して接続された別の配線により行われることが好適である。すなわち、上記図８（Ａ）で述べた第２の導電膜８０７の層が第１の走査線８５１及び第２の走査線８５２と同じ層に相当し、第１の導電膜８０５の層がコンタクトホールを介して接続された別の配線の層に相当する。
【００８３】
信号線８５３は、第１のトランジスタ８５５の第１端子と電気的に接続されるため、配線８５９とコンタクトホールを介して接続されていることが好適である。なお、信号線８５３は、第１の走査線８５１及び第２の走査線８５２とは別の層に形成するために、上記図８（Ａ）で述べた第１の導電膜８０５と同じ層に設ける構成とすることが好適である。
【００８４】
容量線８５４は、上記図８（Ａ）で述べた第２の導電膜８０７と同じ層に形成されており、コンタクトホールを介して第１の導電膜８０５と電気的に接続されている。また、容量線８５４と電気的に接続された第１の導電膜８０５は、第１のトランジスタ８５５及び第２のトランジスタ８５６を構成する導電性が付与された半導体膜８０３から延設して設けられた領域と重畳して設けられる。すなわち、第１の導電膜８０５は、第２の絶縁膜８０４を挟んで導電性が付与された半導体膜８０３と重畳する領域で容量素子を形成することができる。
【００８５】
本発明においては、画素に接続される信号線の数を削減することができる。そのため、画素におけるトランジスタに接続された表示領域の面積を大きくすることができる。一方、信号線が配設されていない箇所での隣り合う画素の間では、表示素子同士が直接近接して設けられた状態も考えられる。本実施の形態に示すように、信号線の配設がなく、画素同士が隣り合う箇所に、配線を延設して容量素子を設けることにより、近接して設けられた画素の表示素子間のクロストークを緩和することができるため好適である。
【００８６】
本実施の形態は他の実施の形態と適宜組み合わせて実施することが可能である。
【００８７】
（実施の形態３）
本実施の形態では、本発明の表示装置における表示部の構成について、図９を参照して説明する。具体的には表示素子として液晶表示素子を用い、ＴＦＴ基板と、対向基板と、対向基板とＴＦＴ基板との間に挟持された液晶層とを有する表示装置の構成について説明する。また、図９（Ａ）は、表示装置の上面図である。図９（Ｂ）は、図９（Ａ）の線Ｃ−Ｄにおける断面図である。なお、図９（Ｂ）は、基板５０１００上に、半導体膜として結晶性半導体膜（ポリシリコン膜）を用いた場合のトップゲート型のトランジスタを形成した場合で、表示方式がＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）方式での断面図である。
【００８８】
図９（Ａ）に示す液晶パネルは、基板５０１００上に、画素部５０１０１、第１の走査線駆動回路５０１０５ａ、第２の走査線駆動回路５０１０５ｂ、及び信号線駆動回路５０１０６が形成されている。画素部５０１０１、第１の走査線駆動回路５０１０５ａ、第２の走査線駆動回路５０１０５ｂ、及び信号線駆動回路５０１０６は、シール材５０５１６によって、基板５０１００と基板５０５１５との間に封止されている。また、ＴＡＢ方式によって、ＦＰＣ５０２００、及びＩＣチップ５０５３０が基板５０１００上に配置されている。
【００８９】
なお、第１の走査線駆動回路５０１０５ａ、第２の走査線駆動回路５０１０５ｂ、及び信号線駆動回路５０１０６としては、実施の形態１で説明したものと同様なものを用いることができる。
【００９０】
図９（Ａ）の線Ｃ−Ｄにおける断面構造について、図９（Ｂ）を参照して説明する。基板５０１００上に、画素部５０１０１と、その周辺駆動回路部（第１の走査線駆動回路５０１０５ａ及び第２の走査線駆動回路５０１０５ｂ、並びに信号線駆動回路５０１０６）が形成されているが、ここでは、駆動回路領域５０５２５（第２の走査線駆動回路５０１０５ｂ）と、画素領域５０５２６（画素部５０１０１）とが示されている。
【００９１】
まず、基板５０１００上に、下地膜として、絶縁膜５０５０１が成膜されている。絶縁膜５０５０１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯｘＮｙ）等の絶縁膜の単層、或いはこれらの膜の少なくとも２つの膜でなる積層を用いる。なお、半導体と接する部分では、酸化シリコン膜を用いる方がよい。その結果、下地膜における電子のトラップやトランジスタ特性のヒステリシスを抑えることができる。また、下地膜として、窒素を多く含む膜を少なくとも１つ配置することが望ましい。それにより、ガラスからの不純物による汚染を抑制することができる。
【００９２】
次に、絶縁膜５０５０１上に、フォトリソグラフィ法、インクジェット法、又は印刷法などにより、半導体膜５０５０２が形成されている。
【００９３】
次に、半導体膜５０５０２上に、ゲート絶縁膜として、絶縁膜５０５０３が形成されている。なお、絶縁膜５０５０３としては、半導体膜５０５０２を熱酸化して形成される膜、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの単層または積層構造を用いることができる。半導体膜５０５０２と接する絶縁膜５０５０３は酸化珪素膜が好ましい。それは、酸化珪素膜にすると半導体膜５０５０２と絶縁膜５０５０３との界面におけるトラップ準位の密度を下げることができるからである。また、ゲート電極をＭｏで形成するときは、ゲート電極と接するゲート絶縁膜は窒化シリコン膜が好ましい。それは、窒化シリコン膜はＭｏを酸化させないからである。ここでは絶縁膜５０５０３として、プラズマＣＶＤ法により厚さ１１５ｎｍの酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成する。
【００９４】
次に、絶縁膜５０５０３上に、ゲート電極として、フォトリソグラフィ法、インクジェット法、又は印刷法などにより、導電膜５０５０４が形成されている。なお、導電膜５０５０４としては、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなどや、これら元素の合金等がある。もしくは、これら元素またはこれら元素の合金の積層により構成してもよい。ここではＭｏによりゲート電極を形成する。Ｍｏは、エッチングしやすく、熱に強いので好適である。なお、半導体膜５０５０２には、導電膜５０５０４、又はレジストをマスクとして半導体膜５０５０２に不純物元素がドーピングされており、チャネル形成領域と、ソース領域及びドレイン領域となる不純物領域とが形成されている。なお、不純物領域は、不純物濃度を制御して高濃度領域と低濃度領域とを形成されていてもよい。なお、トランジスタ５０５２１の導電膜５０５０４は、デュアルゲート構造としている。トランジスタ５０５２１は、デュアルゲート構造にすることで、トランジスタ５０５２１のオフ電流を小さくすることができる。なお、デュアルゲート構造とは、２つのゲート電極を有している構造である。ただし、トランジスタのチャネル領域上に、複数のゲート電極を有していてもよい。また、トランジスタ５０５２１の導電膜５０５０４は、シングルゲート構造としてもよい。また、トランジスタ５０５２１と同一工程にてトランジスタ５０５１９及びトランジスタ５０５２０を作製することができる。
【００９５】
次に、絶縁膜５０５０３上、及び絶縁膜５０５０３上に形成された導電膜５０５０４上に、層間膜として、絶縁膜５０５０５が形成されている。なお、絶縁膜５０５０５としては、有機材料、又は無機材料、若しくはそれらの積層構造を用いることができる。例えば酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウムまたは酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、ポリシラザン、窒素含有炭素（ＣＮ）、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、有機絶縁性材料を用いてもよく、有機材料としては、感光性、非感光性どちらでも良く、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン系ポリマー、シロキサン樹脂などを用いることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、例えばアルキル基、芳香族炭化水素などの有機基が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、有機基と、フルオロ基とを用いてもよい。なお、絶縁膜５０５０３、及び絶縁膜５０５０５には、コンタクトホールが選択的に形成されている。例えば、コンタクトホールは、各トランジスタの不純物領域の上面に形成されている。
【００９６】
次に、絶縁膜５０５０５上に、ドレイン電極、ソース電極、及び配線として、フォトリソグラフィ法、インクジェット法、又は印刷法などにより、導電膜５０５０６が形成されている。なお、導電膜５０５０６としては、材料としてはＴｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなどや、これら元素の合金等がある。もしくは、これら元素またはこれら元素の合金の積層構造を用いることができる。なお、絶縁膜５０５０３、及び絶縁膜５０５０５のコンタクトホールが形成されている部分では、導電膜５０５０６とトランジスタの半導体膜５０５０２の不純物領域とが接続されている。
【００９７】
次に、絶縁膜５０５０５、及び絶縁膜５０５０５上に形成された導電膜５０５０６上に、平坦化膜として、絶縁膜５０５０７が形成されている。なお、絶縁膜５０５０７としては、平坦性が高く、下層に起因する凹凸を平坦化できることが望ましいため、有機材料を用いて形成されることが多い。なお、無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコン）の上に、有機材料が形成され、多層構造になっていてもよい。なお、絶縁膜５０５０７には、コンタクトホールが選択的に形成されている。例えば、コンタクトホールは、トランジスタ５０５２１のドレイン電極の上面に形成されている。
【００９８】
次に、絶縁膜５０５０７上に、画素電極として、フォトリソグラフィ法、インクジェット法、又は印刷法などにより、導電膜５０５０８が形成されている。導電膜５０５０８には、開口部を形設しておく。導電膜５０５０８に形設される開口部は、液晶分子に傾斜を持たせることができるため、ＭＶＡ方式での突起物と同じ役割をさせることができる。なお、導電膜５０５０８としては、光を透過する透明電極、例えば、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物（ＩＴＯ）膜、インジウムスズ酸化物（ＩＴＯ）に酸化珪素を混ぜたインジウムスズ珪素酸化物（ＩＴＳＯ）膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物（ＩＺＯ）膜、酸化亜鉛膜、または酸化スズ膜などを用いることができる。なお、ＩＺＯとは、ＩＴＯに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合させたターゲットを用いてスパッタリングにより形成される透明導電材料であるが、これに限定されない。反射電極の場合は、例えば、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗ、Ａｌ、Ｎｄ、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｎｂ、Ｓｉ、Ｚｎ、Ｆｅ、Ｂａ、Ｇｅなどやそれらの合金などを用いることができる。また、Ｔｉ、Ｍｏ、Ｔａ、Ｃｒ、ＷとＡｌを積層させた２層構造、ＡｌをＴｉ、Ｍｏ、Ｔａ、Ｃｒ、Ｗなどの金属で挟んだ３層積層構造としてもよい。
【００９９】
次に、絶縁膜５０５０７上、及び絶縁膜５０５０７上に形成された導電膜５０５０８上に、配向膜として、絶縁膜５０５０９が形成されている。
【０１００】
次に、画素部５０１０１の周辺部、若しくは画素部５０１０１の周辺部とその周辺駆動回路部の周辺部に、インクジェット法などにより、シール材５０５１６が形成される。
【０１０１】
次に、導電膜５０５１２、絶縁膜５０５１１、及び突起部５０５５１などが形成された基板５０５１５と、基板５０１００とがスペーサ５０５３１を介して貼り合わされており、その隙間に、液晶層５０５１０が配置されている。なお、基板５０５１５は、対向基板として機能する。また、スペーサ５０５３１は、数μｍの粒子を散布して設ける方法でもよいし、基板全面に樹脂膜を形成した後に、樹脂膜をエッチング加工して形成する方法でもよい。また、導電膜５０５１２は、対向電極として機能する。導電膜５０５１２としては、導電膜５０５０８と同様なものを用いるこができる。また、絶縁膜５０５１１は、配向膜として機能する。
【０１０２】
次に、画素部５０１０１と、その周辺駆動回路部と電気的に接続されている導電膜５０５１８上に、異方性導電体層５０５１７を介して、ＦＰＣ５０２００が配置されている。また、ＦＰＣ５０２００上に、異方性導電体層５０５１７を介して、ＩＣチップ５０５３０が配置されている。つまり、ＦＰＣ５０２００、異方性導電体層５０５１７、及びＩＣチップ５０５３０は、電気的に接続されている。
【０１０３】
なお、異方性導電体層５０５１７は、ＦＰＣ５０２００から入力される信号、及び電位を、画素や周辺回路に伝達する機能を有している。異方性導電体層５０５１７としては、導電膜５０５０６と同様なものを用いてもよいし、導電膜５０５０４と同様なものを用いてもよいし、半導体膜５０５０２の不純物領域と同様なものを用いてもよいし、これらを少なくとも２層以上組み合わせたものを用いてもよい。
【０１０４】
なお、ＩＣチップ５０５３０は、機能回路（メモリやバッファ）を形成することで、基板面積を有効利用することができる。
【０１０５】
なお、図９（Ｂ）は、表示方式がＭＶＡ方式での断面図について説明したが、表示方式がＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）方式でもよい。ＰＶＡ方式の場合は、基板５０５１５上の導電膜５０５１２に対し、スリットを設ける構成とすることで液晶分子を傾斜配向させればよい。またスリットが設けられた導電膜上に突起部５０５５１（配向制御用突起ともいう）を設けて、液晶分子の傾斜配向をさせてもよい。また、液晶の駆動方式は、ＭＶＡ方式、ＰＶＡ方式に限定されるものではなく、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）等を用いることができる。
【０１０６】
図９（Ａ）、図９（Ｂ）の液晶パネルは、第１の走査線駆動回路５０１０５ａ、第２の走査線駆動回路５０１０５ｂ、及び信号線駆動回路５０１０６を基板５０１００上に形成した場合の構成について説明したが、図１０（Ａ）の液晶パネルに示すように、信号線駆動回路５０１０６に相当する駆動回路をドライバＩＣ５０６０１に形成して、ＣＯＧ方式などで液晶パネルに実装した構成としてもよい。信号線駆動回路５０１０６をドライバＩＣ５０６０１に形成することで、省電力化を図ることができる。また、ドライバＩＣ５０６０１はシリコンウエハ等の半導体チップとすることで、図１０（Ａ）の液晶パネルはより高速、且つ低消費電力化を図ることができる。
【０１０７】
同様に、図１０（Ｂ）の液晶パネルに示すように、第１の走査線駆動回路５０１０５ａ、第２の走査線駆動回路５０１０５ｂ、及び信号線駆動回路５０１０６に相当する駆動回路を、それぞれドライバＩＣ５０６０２ａ、ドライバＩＣ５０６０２ｂ、及びドライバＩＣ５０６０１に形成して、ＣＯＧ方式などで液晶パネルに実装した構成としてもよい。これにより、低コスト化が図れる。
【０１０８】
本発明においては、上述の図４（Ａ）乃至図４（Ｃ）の表示部を構成する画素に接続される信号線の数を削減することができる。そのため、画素におけるトランジスタに接続された表示領域の面積を大きくすることができる。そして信号線に接続された信号線駆動回路において、素子数を削減することができ、低コスト化及び低消費電力化を図ることができる。
【０１０９】
本実施の形態は他の実施の形態と適宜組み合わせて実施することが可能である。
【０１１０】
（実施の形態４）
本実施形態においては、電子機器の例について説明する。
【０１１１】
図１１は表示パネル１１０１と、回路基板１１１１を組み合わせた表示パネルモジュールを示している。表示パネル１１０１は画素部１１０２、走査線駆動回路１１０３及び信号線駆動回路１１０４を有している。回路基板１１１１には、例えば、コントロール回路１１１２及び信号分割回路１１１３などが形成されている。表示パネル１１０１と回路基板１１１１とは接続配線１１１４によって接続されている。接続配線にはＦＰＣ等を用いることができる。
【０１１２】
表示パネル１１０１は、画素部１１０２と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）などで表示パネル１１０１に実装してもよい。こうすることで、回路基板１１１１の面積を削減でき、小型の表示装置を得ることができる。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ  Ａｕｔｏ  Ｂｏｎｄｉｎｇ）又はプリント基板を用いて表示パネル１１０１に実装してもよい。こうすることで、表示パネル１１０１の面積を小さくできるので、額縁サイズの小さい表示装置を得ることができる。
【０１１３】
例えば、消費電力の低減を図るため、ガラス基板上にトランジスタを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ又はＴＡＢで表示パネルに実装してもよい。
【０１１４】
図１１に示した表示パネルモジュールによって、テレビ受像機を完成させることができる。
【０１１５】
本実施の形態の各々の図で述べた内容（一部でもよい）を様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
【０１１６】
図１２（Ａ）はディスプレイであり、筐体１２１１、支持台１２１２、表示部１２１３を含む。図１２（Ａ）に示すディスプレイは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図１２（Ａ）に示すディスプレイが有する機能はこれに限定されず、様々な機能を有することができる。
【０１１７】
図１２（Ｂ）はカメラであり、本体１２３１、表示部１２３２、受像部１２３３、操作キー１２３４、外部接続ポート１２３５、シャッターボタン１２３６を含む。図１２（Ｂ）に示すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。なお、図１２（Ｂ）に示すカメラが有する機能はこれに限定されず、様々な機能を有することができる。
【０１１８】
図１２（Ｃ）はコンピュータであり、本体１２５１、筐体１２５２、表示部１２５３、キーボード１２５４、外部接続ポート１２５５、ポインティングデバイス１２５６を含む。図１２（Ｃ）に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図１２（Ｃ）に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
【０１１９】
本発明においては、上述の図１２（Ａ）乃至図１２（Ｃ）の表示部を構成する画素に接続される信号線の数を削減することができる。そのため、画素におけるトランジスタに接続された表示領域の面積を大きくすることができる。そして信号線に接続された信号線駆動回路において、素子数を削減することができ、低コスト化及び低消費電力化を図ることができる。
【０１２０】
本実施の形態は他の実施の形態と適宜組み合わせて実施することが可能である。
【図面の簡単な説明】
【０１２１】
【図１】本発明の表示装置を示す図。
【図２】本発明の表示装置を構成する画素を示す図。
【図３】本発明の表示装置を構成する画素を示す図。
【図４】本発明の表示装置を構成する画素を示す図。
【図５】本発明を説明するためのタイミングチャートを示す図。
【図６】信号線駆動回路の構成について説明するための図。
【図７】信号線駆動回路の構成について説明するための図。
【図８】本発明の表示装置を構成する画素を示す図。
【図９】本発明の表示装置を説明するための図。
【図１０】本発明の表示装置を説明するための図。
【図１１】本発明の表示装置を具備する電子機器を説明するための図。
【図１２】本発明の表示装置を具備する電子機器を説明するための図。
【図１３】従来の表示装置を説明するための図。
【符号の説明】
【０１２２】
１０１    表示部
１０２    駆動部
１０３    信号線駆動回路
１０４Ａ    第１の走査線駆動回路
１０４Ｂ    第２の走査線駆動回路
１０５    画素
１０６    第１の走査線
１０７    第２の走査線
１０８    信号線
１０９    画素群
２０１    第１の画素
２０２    第２の画素
２０３    第３の画素
２０４    第１のトランジスタ
２０５    第２のトランジスタ
２０６    表示素子
２０７    第１のトランジスタ
２０８    第２のトランジスタ
２０９    表示素子
２１０    第１のトランジスタ
２１１    第２のトランジスタ
２１２    表示素子
３０１Ａ    液晶素子
３０１Ｂ    液晶素子
３０１Ｃ    液晶素子
３０２Ａ    保持容量
３０２Ｂ    保持容量
３０２Ｃ    保持容量
３０３Ａ    発光素子
３０３Ｂ    発光素子
３０３Ｃ    発光素子
３０４Ａ    トランジスタ
３０４Ｂ    トランジスタ
３０４Ｃ    トランジスタ
３０５    電源線
４０１Ａ    画素群
４０１Ｂ    画素群
４０１Ｃ    画素群
４０２Ａ    画素
４０２Ｂ    画素
４０２Ｃ    画素
４０３Ａ    画素
４０３Ｂ    画素
４０３Ｃ    画素
４０４Ａ    画素
４０４Ｂ    画素
４０４Ｃ    画素
５０１    第１の期間
５０２    第２の期間
５０３    第３の期間
６０１    信号線駆動回路
６０２    シフトレジスタ
６０３    第１のラッチ回路
６０４    第２のラッチ回路
６０５    Ｄ／Ａ変換回路
７０１    信号線駆動回路
７０２    シフトレジスタ
７０３    第１のラッチ回路
７０４    第２のラッチ回路
７０５    Ｄ／Ａ変換回路
７０６    信号選択回路
７０７    配線
８０１    基板
８０２    第１の絶縁膜
８０３    半導体膜
８０４    第２の絶縁膜
８０５    第１の導電膜
８０６    第３の絶縁膜
８０７    第２の導電膜
８０８    第４の絶縁膜
８０９    第３の導電膜
８１０    トランジスタ
８１１    容量素子
８５１    第１の走査線
８５２    第２の走査線
８５３    信号線
８５４    容量線
８５５    第１のトランジスタ
８５６    第２のトランジスタ
８５７    画素電極
８５８    容量素子
８５９    配線
１１０１    表示パネル
１１０２    画素部
１１０３    走査線駆動回路
１１０４    信号線駆動回路
１１１１    回路基板
１１１２    コントロール回路
１１１３    信号分割回路
１１１４    接続配線
１２１１    筐体
１２１２    支持台
１２１３    表示部
１２３１    本体
１２３２    表示部
１２３３    受像部
１２３４    操作キー
１２３５    外部接続ポート
１２３６    シャッターボタン
１２５１    本体
１２５２    筐体
１２５３    表示部
１２５４    キーボード
１２５５    外部接続ポート
１２５６    ポインティングデバイス
１３０１    表示部
１３０２    駆動部
１３０３    信号線駆動回路
１３０４    走査線駆動回路
１３０５    画素
１３０６    走査線
１３０８    信号線
５０１００    基板
５０１０１    画素部
５０１０５ａ    第１の走査線駆動回路
５０１０５ｂ    第２の走査線駆動回路
５０１０６    信号線駆動回路
５０２００    ＦＰＣ
５０５０１    絶縁膜
５０５０２    半導体膜
５０５０３    絶縁膜
５０５０４    導電膜
５０５０５    絶縁膜
５０５０６    導電膜
５０５０７    絶縁膜
５０５０８    導電膜
５０５０９    絶縁膜
５０５１０    液晶層
５０５１１    絶縁膜
５０５１２    導電膜
５０５１５    基板
５０５１６    シール材
５０５１７    異方性導電体層
５０５１８    導電膜
５０５１９    トランジスタ
５０５２０    トランジスタ
５０５２１    トランジスタ
５０５２５    駆動回路領域
５０５２６    画素領域
５０５３０    ＩＣチップ
５０５３１    スペーサ
５０５５１    突起部
５０６０１    ドライバＩＣ
５０６０２ａ    ドライバＩＣ
５０６０２ｂ    ドライバＩＣ
【図１】
0005753648.tif 000002
【図２】
0005753648.tif 000003
【図３】
0005753648.tif 000004
【図４】
0005753648.tif 000005
【図５】
0005753648.tif 000006
【図６】
0005753648.tif 000007
【図７】
0005753648.tif 000008
【図８】
0005753648.tif 000009
【図９】
0005753648.tif 000010
【図１０】
0005753648.tif 000011
【図１１】
0005753648.tif 000012
【図１２】
0005753648.tif 000013
【図１３】
0005753648.tif 000014