(57)【特許請求の範囲】
【請求項１】
センサーデバイスであって、
前側および背面を有する基板と、
前記基板中に第一画素および第二画素を含む第一行の画素と、
第一金属層間金属線により、前記第一画素と前記第二画素に接続され、前記基板の前記前側の頂部金属層に位置する第一ボンドパッドと、
前記第一行の画素に隣接し、前記基板中に第三画素と第四画素を含む第二行の画素と、
第二金属層間金属線により、前記第三画素と前記第四画素に接続され、前記基板の前記前側の前記頂部金属層に位置し、前記第一ボンドパッドと一列に配列された第二ボンドパッドと、
を含むことを特徴とするセンサーデバイス。
【請求項２】
前記第一金属層間金属線と前記第二金属層間金属線との間の距離は、ほぼ、一画素の幅であることを特徴とする請求項１に記載のセンサーデバイス。
【請求項３】
さらに、前記基板の前記頂部金属層上に形成される複数のダミーパッドを含み、ダミーパッドは前記センサーデバイスの機能回路に接続されないことを特徴とする請求項１に記載のセンサーデバイス。
【請求項４】
さらに、複数のボンドパッドを有する特定用途向け集積回路(ＡＳＩＣ)チップを有し、前記センサーデバイスの各ボンドパッドは、一対一で向かい合わせた方式(one-to-one aligned fashion)で、前記ＡＳＩＣの前記複数のボンドパッドのボンドパッドに接合されることを特徴とする請求項１に記載のセンサーデバイス。
【請求項５】
集積回路(ＩＣ)装置であって、
センサーデバイスを含み、前記センサーデバイスは、
前側および背面を有する基板と、
前記基板中に、第一画素および第二画素を含む第一行の画素と、
第一金属層間金属線により、前記第一画素および前記第二画素に接続され、前記基板の前記前側の頂部金属層に位置する第一ボンドパッドと、
前記第一行の画素に隣接し、前記基板中に第三画素と第四画素を含む第二行の画素と、
第二金属層間金属線により、前記第三画素および前記第四画素に接続され、前記基板の前記前側の前記頂部金属層に位置し、前記第一ボンドパッドと一列に配列された第二ボンドパッドと、
複数のボンドパッドを含む特定用途向け集積回路 (ＡＳＩＣ)チップと、
を含み、
前記センサーデバイスの各ボンドパッドは、一対一で向かい合わせた方式で、前記ＡＳＩＣの前記複数のボンドパッドの一ボンドパッドに接合されることを特徴とするＩＣ装置。
【請求項６】
さらに、前記センサーデバイスの前記基板の前記頂部金属層上に形成される複数のダミーパッドを含み、ダミーパッドは前記センサーデバイスの任意の機能回路に接続されないことを特徴とする請求項５に記載のＩＣ装置。
【請求項７】
前記第二ボンドパッドは前記ＡＳＩＣチップの別のボンドパッドに接合されることを特徴とする請求項５に記載のＩＣ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関するものであって、特に、イメージセンサーに関するものである。
【背景技術】
【０００２】
相補型ＭＯＳ(CMOS：Complementary Metal-Oxide Semiconductor)イメージセンサーは、従来の電荷結合素子(CCD：Charge Coupled Devices)よりさらに普及している。ＣＭＯＳイメージセンサーは、一般に、ピクチャエレメント(画素)のアレイを含み、感光型ＣＭＯＳ回路を利用して、光子を電子に転換する。感光型ＣＭＯＳ回路は、一般に、シリコン基板中に形成されるフォトダイオードを含む。フォトダイオードが光線に露出する時、電荷をフォトダイオード中に生成する。光線が目標物(subject scene)から画素に入射する時、各画素が生成する電子数量は、画素に入射する光線量に比例する。これらの電子は、画素中で電圧信号に転換し、さらに、特定用途向け集積回路(ASIC：Application Specific Integrated Circuit)の処理により、デジタル信号に転換される。
【０００３】
ＣＭＯＳイメージセンサー、単にＣＭＯＳセンサーは、前面と背面を有し、前面は、基板中のフォトダイオードと周辺回路を接続するために配置された複数の誘電層と相互接続層とを有し、背面は基板を有する。光線がセンサー前側から進入する場合、ＣＭＯＳセンサーは前面照射型(FSI：Front- Side Illumination)イメージセンサーで、反対に、光線が後側から進入する場合、背面照射型(BSI：Back-Side Illumination)センサーである。ＢＳＩセンサーにとって、光線は、直接的な経路によりフォトダイオードに衝突し、前側に位置する誘電層と相互接続層とによる障害がなく、この特性は、電子に転換される光子量を増加させるのを助け、且つ、ＣＭＯＳセンサーを光源に対しさらに敏感にさせる。
【０００４】
三次元(３Ｄ)集積回路(IC：Integrated Circuit)が用いられて、現在のアプリケーション、たとえば、イメージセンサーアプリケーションに必要な高密度を達成する。ＣＭＯＳセンサーが三次元集積回路にパッケージされる時、ＣＭＯＳセンサーとそれに関連するＡＳＩＣは、キャリアウェハに平行に接合され、よって、キャリアウェハのための大面積を確保する必要がある。これにより、ＣＭＯＳセンサーが関連するＡＳＩＣに接合されるとき、パッケージ面積を減少させる方法とシステムが必要である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第８２４７８５２号
【特許文献２】台湾特許公開公報第２０１１０４８５１号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、イメージセンサーパッケージの方法と装置を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００７】
上述の目的を達成するため、本発明によるセンサーデバイスは、キャリアウェハを使用しないで、ＡＳＩＣと対面設置され、センサーの対応するボンドパッドはＡＳＩＣのボンドパッドと位置合わせし、一対一の方式で、互いに接合される。センサーの画素の行は、シェアされる金属層間金属線(shared inter-metal line)により接続されるボンドパッドをシェアする。ボンドパッドは異なるサイズで、異なる列中に設置され、互いに非同一になる。ダミーパッドが加えられて、センサーとＡＳＩＣとの間の接合強度を増加する。
【発明の効果】
【０００８】
本発明により、パッケージ面積が減少する。
【図面の簡単な説明】
【０００９】
【図１（ａ）】キャリアウェハを用いないで、多行の画素を含むＣＭＯＳセンサーとＡＳＩＣが直接対面して接合されることを示す図である。
【図１（ｂ）】キャリアウェハを用いないで、多行の画素を含むＣＭＯＳセンサーとＡＳＩＣが直接対面して接合されることを示す図である。
【図１（ｃ）】キャリアウェハを用いないで、多行の画素を含むＣＭＯＳセンサーとＡＳＩＣが直接対面して接合されることを示す図である。
【図２（ａ）】ＣＭＯＳセンサーとＡＳＩＣとを接合するダミーパッドの使用を説明する図である。
【図２（ｂ）】ＣＭＯＳセンサーとＡＳＩＣとを接合するダミーパッドの使用を説明する図である。
【図３（ａ）】ＣＭＯＳセンサーの各行の画素のボンドパッドの配置を示す図である。
【図３（ｂ）】ＣＭＯＳセンサーの各行の画素のボンドパッドの配置を示す図である。
【図３（ｃ）】ＣＭＯＳセンサーの各行の画素のボンドパッドの配置を示す図である。
【図４（ａ）】ＣＭＯＳセンサーのボンドパッドの各種形状を示す図である。
【図４（ｂ）】ＣＭＯＳセンサーのボンドパッドの各種形状を示す図である。
【図４（ｃ）】ＣＭＯＳセンサーのボンドパッドの各種形状を示す図である。
【図５（ａ）】ＣＭＯＳセンサーボンドパッドとＡＳＩＣボンドパッドとの接合を説明する図である。
【図５（ｂ）】ＣＭＯＳセンサーのダミーパッドとＡＳＩＣのダミーパッドとの接合を説明する図である。
【図５（ｃ）】ＣＭＯＳセンサーのダミーパッドとＡＳＩＣのダミーパッドとの接合を説明する図である。
【発明を実施するための形態】
【００１０】
本発明は、ＣＭＯＳ背面照射型(ＢＳＩ)イメージセンサーまたは特定用途向け集積回路(ＡＳＩＣ)センサーデバイスをパッケージする方法と装置を開示する。具体例によると、センサーデバイスは、キャリアウェハを用いずに、ＡＳＩＣと対面して接合され、一対一の方式(one-to-one fashion)で、センサーの対応するボンドパッドが、ＡＳＩＣのボンドパッドと向かい合わされ、互いに接合される。センサーの各行の画素は、シェアされる金属層間金属線(shared inter-metal line)により接続されるボンドパッドをシェアする。ボンドパッドはサイズが異なり、且つ、互いに独立させるため、異なる行中に設置される。このほか、ダミーパッドを加えて、センサーとＡＳＩＣとの間のボンディング強度を増加する。
【００１１】
図１(ａ)は、対面して接合されるＣＭＯＳセンサー１００およびＡＳＩＣ２００の断面図で、センサー１００の対応するボンドパッド１１１は、一対一の方式で、ＡＳＩＣ２００のボンドパッド２１１と向かい合わされ、互いに接合される。接着剤、直接銅接合(direct copper bonding)および直接酸化物接合(direct oxide bonding)またはその他の方法を用いて、センサー１００とＡＳＩＣ２００とを互いに接合する。一般に使用される直接銅接合において、センサー１００およびＡＳＩＣ２００は、チップ表面で露出するボンドパッド１１１と２１１を有し、両者は高圧を加えることにより接着するので、銅パッドであるボンドパッド１１１と２１１が互いに接合する。
【００１２】
センサー１００は、何百万のコンポーネンツ、たとえば、アクティブ装置およびパッシブ装置で組成される。図１(ａ)に示されるように、センサー１００は基板１０１を含む。基板１０１は、半導体材料、たとえば、シリコン、ゲルマニウム、ダイヤモンド等である。基板１０１はｐ型ドーパント、たとえば、ボロン、アルミニウム、ガリウム等をドープし、当該技術分野で周知のように、基板はｎ型ドーパントをドープしてもよい。
【００１３】
センサー１００は、基板１０１上に形成される画素またはセンサー素子のグリッド(grid)またはアレイを含む。図１(ｂ)中に示される例示のグリッドは、複数の画素１１５は５×５サイズのアレイを形成する。画素１１５またはセンサー素子は、感光性ダイオード１０２または略称されるフォトダイオード１０２を含み、図１(ａ)に示されるトランジスタ１０３または図１(ｃ)に示される複数のトランジスタに接続される。フォトダイオード１０２は信号を生成し、この信号は、感光性ダイオード１０２に衝突する光線の強度や輝度に関連する。感光性ダイオード１０２は、ｐ−ｎ−ｐ接合を含むピン層フォトダイオードである。非ピン層フォトダイオードを使用してもよい。任意の適当なフォトダイオードを本具体例に使用することができ、且つ、これらのフォトダイオード全ては本発明の保護範囲内に含まれる。
【００１４】
図１(ａ)は、一のフォトダイオード１０２が、一のトランジスタ１０３に接続されて、画素を形成することを示す。図１(ｃ)に示されるように、複数のトランジスタがフォトダイオード１０２に接続され、画素１１５はフォトダイオード１０２を含み、加えてトランスファートランジスタ、リセットトランジスタ、ソースフォロアートランジスタ、または、セレクトトランジスタのようなトランジスタ１０３１、１０３２、１０３３および１０３４を含む。図１(ｃ)に示されるように、画素１１５は、別の装置、たとえば、キャパシタ１０３５を含む。図１(ａ)のトランジスタ１０３、または、図１(ｃ)中のトランジスタ１０３１、１０３２、１０３３および１０３４は、ゲート誘電体、ゲート電極、ソース、ドレインおよびスペーサを含む。
【００１５】
基板１０１は、図示されないが、さらに、複数の隔離領域を有し、基板上に形成された各種装置を分離および隔離し、且つ、画素をセンサーの別の論理領域から分離する。
【００１６】
図１(ａ)に示されるように、複数の導電層および誘電層は、基板１０１の前側に形成され、まとめて、金属層内絶縁(IMD：Inter-Metal Dielectric)層１０４と称され、各種装置を互いに接続する。層間絶縁膜(ILD：Inter-Layer Dielectric)の前側に形成される。層間絶縁膜（ＩＬＤ）は、基板１０１の前側におけるＩＭＤ層の下に形成できる。ＩＬＤとＩＭＤ層は、材料、たとえば、ボロンフォスフォロスシリケイトガラス(ＢＰＳＧ)を含み、任意の適当な誘電材料を使用することもできる。ＩＬＤとＩＭＤ層は、たとえば、２．５より小さい誘電常数値(k values)を有する低誘電材料(low-k dielectric material)から形成される。
【００１７】
複数のビア１１３およびコンタクト１１４は、ＩＭＤ層１０４中に形成される。頂部金属層上に形成されるコンタクト１１１は、Mtop、ボンドパッドとも称され、フォトダイオード１０２およびトランジスタ１０３に接続されるか、または、センサー１００中の別の機能装置中に接続される。ダミーパッド１１２は頂部金属層上に形成され、それは、センサー１００の機能回路に接続されない。ダミーパッド１１２が用いられて、ＡＳＩＣ２００とセンサー１００との間の接合強度を増加する。ボンドパッド１１１と違い、ダミーパッドは何の信号も伝送しない。これらのコンタクト１１１、１１４とビア１１３、および、ダミーパッド１１２は、適当な形成プロセス(たとえば、リソグラフィとエッチング、ダマシン(damascene)、デュアルダマシン(dual damascene)等)により形成され、且つ、適当な導電材料、たとえば、アルミ合金、銅合金等を用いて形成される。
【００１８】
基板１０１の背面に、誘電層１０６が形成される。カラー撮像アプリケーションのために、マイクロレンズ層１０９およびカラーフィルター層１０８は誘電層１０６上に形成される。マイクロレンズレンズ１０９は、カラーフィルター１０８および基板の背面上に位置して、背面照射型光線が光感知領域で集光される。マイクロレンズ１０９は、基板の背面から入射する光をフォトダイオードに収集する。各カラーフィルター素子はマイクロレンズに対応する。線列マーク(alignment mark)を用いて、カラーフィルター素子および関連するマイクロレンズを、センサー層の感光部材に位置合わせする。
【００１９】
図１(ａ)に示されるように、複数のスルーシリコン-ビア(TSV：Through Silicon Via)１０５が、基板１０１の前側の金属層内絶縁(ＩＭＤ)層１０４、基板１０１と基板１０１の背面の誘電層１０６を通じて形成され、且つ、基板前側のコンタクト１１４を基板背面のコンタクト１０７に接続する。センサー１００中に、複数のＴＳＶ１０５を有する。
【００２０】
同様に、特定用途向け集積回路(ＡＳＩＣ)２００の断面が図１(ａ)に示される。ＡＳＩＣ２００は、集積回路装置、回路、装置、回路装置、ダイまたは当業者に知られているその他の用語と称される。ＡＳＩＣ２００はセンサー１００に連接され、センサー１００により生成されるデジタルまたはアナログ信号を処理する。
【００２１】
ＡＳＩＣ２００は、何百万のコンポーネンツ、たとえば、アクティブ装置およびパッシブ装置で組成される。集積回路が形成されるシリコン基板の一側は、ＡＳＩＣ２００の頂部または前側と称される。図１(ａ)に示されるように、複数のトランジスタ２０３が、ＡＳＩＣ２００の基板２０１上に形成される。トランジスタの数量は説明のためのものであり、限定されない。層間絶縁膜(ＩＬＤ)は基板２０１の前側上に形成される。ＩＬＤ層は、たとえば、ボロンフォスフォロスシリケイトガラス(ＢＰＳＧ)のような材料を含み、任意の適当な誘電材料を使用することもできる。各種導電層と誘電層がＩＬＤ層上に形成され、一般に、金属層内絶縁(ＩＭＤ)層２０４と称され、各種装置を互いに接続する。これらのコンポーネンツは、最初、互いに隔離され、且つ、その下のシリコン基板２０１上に形成され、その後、金属相互接続線(metal interconnect line)により相互接続され、機能回路を形成する。一般の相互接続構造は、水平相互接続(lateral interconnection)、たとえば、金属線またはコンタクト２１４、および、垂直相互接続(vertical interconnection)、たとえば、ビア２１３を含む。コンタクト２１１はＡＳＩＣの頂部金属層上に形成され、センサー１００のボンドパッド１１１を接合するのに用いられる。ダミーパッド２１２がＡＳＩＣに加えられて、ＡＳＩＣ２００の頂部金属層に位置する。
【００２２】
図１(ｂ)は、センサー１００とＡＳＩＣ２００が、センサー１００のボンドパッド１１１とＡＳＩＣのボンドパッド２１１の接続により、互いに接合される機能を示す図である。センサー１００は、画素またはセンサー素子１１５のグリッドまたはアレイを含み、画素１１５は、５×５サイズのアレイを形成する。各列の画素１１５は、一のボンドパッド１１１に接続される相互接続または金属層間金属線１１７をシェアし、画素出力信号をボンドパッド１１１に伝送する。別の回路、たとえば、アクセス回路１１６は、同じように、センサー１００上に形成される。センサー１００が画素中に電圧信号を生成し、この電圧信号は、さらに、ＡＳＩＣ２００により処理され、デジタル信号に転換される。ＡＳＩＣ２００は読み出し回路コンポーネント２１６を含み、画素アレイ１１５から信号を読み取る。読み出し信号は、信号処理回路コンポーネント２１７により処理される。処理信号は、出力回路コンポーネント２１８により、出力信号をイメージセンサーアプリケーションに生成する。
【００２３】
複数のダミーパッド１１２が図１(ａ)に示され、センサー１００とＡＳＩＣ２００との間の接合強度を増加する。センサー１００の機能回路に接続されないダミーパッド１１２が頂部金属層上に形成される。ダミーパッドの使用が、図２(ａ)および図２(ｂ)で説明される。図２(ａ)は、必要なボンドパッド１１１以外に、回路の主要金属コンポーネント、たとえば、２個のコンポーネントデバイス１２１と１２３との間の金属ルーティング１２２を示している。しかし、これらの金属コンポーネントは、十分に高いボンディング強度を達成しない。高いボンディング強度を達成するため、金属密度は、チップ全体の４０％を占める必要がある。時に、加工(foundry)は、金属密度上、異なる設計規格を有する。化学機械研磨（CMP：Chemical Mechanical Polishing）の全部と局部の負荷効果を低下させ、および、平坦、銅の残留フリー(Cu residue-free)、低い銅ディッシング研磨表面(Cu-dishing polishing surface)を達成するため、Ｃｕダミーパターンを挿入する。表面が平坦であるとき、表面の結合能力(bondability)がよい。Ｃｕダミーパターン密度は４０％より小さくなければならない。これは、酸化面積がＣｕダミーパターン面積より大きいことを意味する。これは、ダミーパターン挿入と低パターン密度との間のトレードオフ(trade-off)である。加工のダミーパッド充填規格、たとえば、サイズ、面積、局部と全部のチップパターン密度を達成するため、ダミーパッドが全面的および均一に加えられて、ＡＳＩＣ２００とセンサー１００との間の接合成功率を増加する。図２(ｂ)は、ダミーボンドパッド１１２を追加後の回路の金属コンポーネントを示す。図２(ｂ)に示されるダミーボンドパッド１１２は、図１(ａ)に示されるダミーボンドパッド１１２である。
【００２４】
図１(ｂ)に示されるように、センサーは画素のアレイを含み、アレイの画素中の一行は、シェアされる一のボンドパッド１１１に接続される金属層間金属線をシェアする。図３(ａ)から図３(ｃ)は、一行の画素がどのようにボンドパッドをシェアするか、および、画素のアレイのボンドパッドがどのように頂部金属層に設置されるかの各種設置方式を示す。
【００２５】
図３(ａ)は、３×５の画素アレイを示し、五行の画素が形成され、且つ、各行に三個の画素を有する。画素アレイの各画素は、一個のフォトダイオードと複数のトランジスタを含み、図１(ａ)または図１(ｃ)に示されるように、センサーの基板中に形成される。アレイの各画素は、ほぼ同じ大きさである。各画素は長方形か正方形でも、その他の形状でもよい。各行の画素は、一行の画素をボンドパッドに接続する金属層間金属線をシェアする。たとえば、図３(ａ)中の第一行の三個の画素１１５は、画素１１５を第一ボンドパッド１１１１に接続する金属層間金属線１１７をシェアする。ボンドパッド１１１１は、基板前側の頂部金属層に位置する。
【００２６】
図３(ａ)の画素アレイは、さらに、第一行の画素に隣接する第二行の画素を含む。第二行の画素の数量は、第一行の画素と同じである。第二行中の画素は、図３(ａ)に示されるように、一対一の方式で、第一行の画素に隣接する。第二行中の画素は、第二金属層間金属線１１８により、基板の前側の頂部金属層に位置する第二ボンドパッド１１１２に接続される。第一金属層間金属線１１７と第二金属層間金属線１１８との間の距離は、ほぼ、一画素の幅である。
【００２７】
図３(ａ)に示されるように、第一ボンドパッドおよび第二ボンドパッドのサイズは、一画素の幅の約半分である。ボンドパッドは、画素の幅より小さい別のサイズでもよい。図３(ａ)に示されるように、ボンドパッドのサイズが一画素の幅の半分、または、画素の幅より小さい別のサイズである時、ボンドパッドは互いに位置合わせして、頂部金属層上に一列に配列される。二個の金属層間金属線の間の距離は約一個の画素の幅で、且つ、ボンドパッドのサイズは画素の幅より小さいので、ボンドパッドの間は重複しない。
【００２８】
しかし、図３(ｃ)および図３(ｂ)に示されるように、ボンドパッドのサイズは、画素の幅に等しいかそれより大きい。第一ボンドパッドおよび第二ボンドパッドのサイズが、一画素の幅に等しいかそれより大きい時、同一列に位置する場合、互いに重複するので、第一ボンドパッドおよび第二ボンドパッドは一列に配列されない。代わりに、基板の前側の頂部金属層の非同一領域(disjoint area)に位置すべきである。
【００２９】
図３(ｂ)は、３×６のアレイを示し、六行の画素が形成され、各行中に三個の画素を有する。各行中、その他の数量の画素、たとえば、二個またはそれ以上の画素が形成される。画素アレイの各画素は、一個のフォトダイオードと複数のトランジスタを含み、図１(ｃ)に示されるように、センサーの基板中に形成される。アレイの各画素は、ほぼ同じサイズである。各画素は長方形か正方形でも、その他の形状でもよい。第一行の画素１１５は、第一行中の同じ金属層間金属線１１７により、同じボンドパッド１１１１に接続される、第二行の画素はボンドパッド１１１２に接続され、図３(ｂ)に示されるように順に連接される。隣接する二行の画素における、隣接する二個の金属層間金属線の間の距離は、ほぼ、一画素の幅である。
【００３０】
図３(ｂ)に示されるように、一行の画素にとって、ボンドパッドのサイズは、ほぼ、一画素の幅である。ボンドパッドは、順に番号付けられ(sequentially numbered by adjacency)、第一行から始まる第一ボンドパッドは１１１１、第二行の画素の第二パッドは１１１２、以下同様で、第六行の画素の第六ボンドパッドは１１１６である。図３(ｂ)に示されるように、奇数のボンドパッド１１１１、１１１３および１１１５は第一列を形成し、偶数のボンドパッド１１１２、１１１４および１１１６は第二列を形成し、第二列と第一列は分離空間がある。他の方式で番号をつけてもよい。他の方式でパッドを配列して、互いを非同一(disjoint)にすることができる。ボンドパッドの規則的パターンを形成するため、二列のボンドパッドの形成方式は一つだけである。
【００３１】
図３(ｃ)は、３×６のアレイを示し、六行の画素が形成され、各行は三個の画素を有し、図３(ｂ)中の画素アレイとボンドパッドの設置に類似する。唯一の差は、図３(ｃ)中のボンドパッドのサイズが、ほぼ、二個の画素の幅であることである。前述のように、ボンドパッドは順に番号付けられ、第一行の第一ボンドパッドは１１１１、第二行の第二パッドは１１１２、以下同様で、第六行の画素の第六ボンドパッドは１１１６である。図３(ｃ)に示されるように、第一ボンドパッド１１１１と番号が１１１１+３=１１１４のボンドパッドは第一列を形成する。第二ボンドパッド１１１２と番号が１１１２+３=１１１５のボンドパッドは第二列を形成する。第三ボンドパッド１１１３と番号が１１１３+３=１１１６のボンドパッドは第三列を形成する。一般に、第一ボンドパッドと番号が１＋３×ｎの任意のボンドパッドは第一列を形成し、第二ボンドパッドと番号が２＋３×ｎの任意のボンドパッドは第二列を形成し、第三ボンドパッドと番号が３＋３×ｎの任意のボンドパッドは第三列を形成する。
【００３２】
図４(ａ)から図４(ｃ)は、ボンドパッドまたはダミーパッドの各種形状、たとえば、図４(ａ)に示される正方形または長方形、図４(ｂ)に示されるダイヤモンド型または図４(ｃ)に示される円形を示す。異なる形状のパッドにとって、パッドのサイズはパッドの二点の間の最長距離である。 
【００３３】
図５(ａ)から図５(ｃ)は、センサーのボンドパッドまたはダミーパッドがどのようにＡＳＩＣのボンドパッドまたはダミーパッドに接合されるかを示す図である。ＡＳＩＣチップのボンドパッドは、同じ形状のＢＳＩセンサーデバイスのボンドパッドに接合され、且つ、図５(ａ)に示されるように、ほぼ向かい合わされる。一方、図５(ｂ)に示されるように、２個のダミーパッドのある部分に重複があるとき、または、図５(ｃ)に示されるように、２個のダミーパッドが重ならない時でも、センサー１００のダミーパッドとＡＳＩＣのダミーパッドは、互いに接合される。
【００３４】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００３５】
１００  ＣＭＯＳセンサー
１０１  基板
１０２  感光性ダイオード
１０３  トランジスタ
１０４  金属層内絶縁(ＩＭＤ)層
１０５  シリコンスルービア(ＴＳＶ) 
１０６  誘電層
１０７  コンタクト(contacts)
１０８  カラーフィルター層
１０９  マイクロレンズ層
１１１  ボンドパッド
１１２  ダミーパッド
１１３  ビア(via)
１１４  コンタクト
１１５  画素
１１６  アクセス回路 
１１７、１１８  金属層間金属線
１２１  コンポーネントデバイス
１２２  金属ルーティング 
１２３  コンポーネントデバイス
２００  特定用途向け集積回路(ＡＳＩＣ) 
２０１  基板
２０３  トランジスタ
２０４  金属層内絶縁 (ＩＭＤ)層
２１１  ボンドパッド
２１２  ダミーパッド
２１３  ビア
２１４  コンタクト
２１６  読み出し回路コンポーネント
２１７  信号処理回路コンポーネント
２１８  出力回路コンポーネント
１０３１、１０３２、１０３３、１０３４  トランジスタ
１０３５  キャパシタ
１１１１  第一ボンドパッド
１１１２  第二ボンドパッド
１１１３  第三ボンドパッド
１１１４  第四ボンドパッド
１１１５  第五ボンドパッド
１１１６  第六ボンドパッド
【図１（ａ）】
0005836311.tif 000002
【図１（ｂ）】
0005836311.tif 000003
【図１（ｃ）】
0005836311.tif 000004
【図２（ａ）】
0005836311.tif 000005
【図２（ｂ）】
0005836311.tif 000006
【図３（ａ）】
0005836311.tif 000007
【図３（ｂ）】
0005836311.tif 000008
【図３（ｃ）】
0005836311.tif 000009
【図４（ａ）】
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【図４（ｂ）】
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【図４（ｃ）】
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【図５（ａ）】
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【図５（ｂ）】
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【図５（ｃ）】
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