(57)【特許請求の範囲】
【請求項１】
互いに反対側の面である第１面および第２面を有し、第１不純物半導体領域を備える半導体基板を用意する工程と、
前記半導体基板に対して前記第１面の側からイオンを注入することによって前記半導体基板に電荷蓄積部を形成する第１注入工程と、
前記半導体基板に対して前記第１面の側からイオンを注入し第２不純物半導体領域を形成することにより、前記第１および第２不純物半導体領域を含む混在領域を前記半導体基板に形成する第２注入工程と、
前記半導体基板を前記第２面の側から薄化して前記混在領域を露出させる薄化工程と、
前記第１不純物半導体領域のエッチングレートと前記第２不純物半導体領域のエッチングレートとが異なるエッチャントを用いて前記混在領域をエッチングすることによって前記混在領域に段差を有するマークを形成するエッチング工程と、
を含むことを特徴とする固体撮像素子の製造方法。
【請求項２】
前記第１注入工程では、前記第１不純物半導体領域を含む前記半導体基板にイオンを注入することによって前記電荷蓄積部を形成し、前記第２注入工程では、前記第２不純物半導体領域を形成するためのイオンを前記第１不純物半導体領域に注入することによって、前記第１不純物半導体領域および前記第２不純物半導体領域を含む前記混在領域を形成する、
ことを特徴とする請求項１に記載の固体撮像素子の製造方法。
【請求項３】
前記第２注入工程では、前記混在領域の前記第２面の側の端部が前記電荷蓄積部の前記第２面の側の端部よりも前記第２面に近くなるように前記混在領域を形成する、
ことを特徴とする請求項１又は２に記載の固体撮像素子の製造方法。
【請求項４】
前記半導体基板は、その内部に絶縁層を有し、前記絶縁層の前記第１面の側に第１半導体層を有し、前記第２面の側に第２半導体層を有し、
前記薄化工程は、前記第２半導体層を研磨して前記絶縁層を露出させる工程と、前記絶縁層をエッチングにより除去する工程とを含む、
ことを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像素子の製造方法。
【請求項５】
前記第２注入工程では、前記混在領域が前記絶縁層に接するように前記混在領域が前記第１半導体層に形成される、
ことを特徴とする請求項４に記載の固体撮像素子の製造方法。
【請求項６】
前記第２注入工程は、イオン種をボロンまたは二フッ化ボロンとし、ドーズ量を１×１０１４以上１×１０１７ｃｍ−２以下とし、加速エネルギーを１以上５ＭｅＶ以下として実施される、
ことを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像素子の製造方法。
【請求項７】
前記エッチング工程では、前記エッチャントとして、（ａ）フッ化水素（ＨＦ）、硝酸（ＨＮＯ３）および酢酸（ＣＨ３ＣＯＯＨ）の混合液、（ｂ）水酸化カリウム（ＫＯＨ）、イソプロピルアルコール（ＩＰＡ）および水の混合液、（ｃ）エチレンジアミン、ピロカテコールおよび水の混合液、のいずれか１つを使用する、
ことを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像素子の製造方法。
【請求項８】
前記第２注入工程は、前記第１注入工程の後に実施される、
ことを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子の製造方法に関する。
【背景技術】
【０００２】
近年、固体撮像素子の感度を向上させるために、半導体基板の第１面（表面）側にトランジスタや配線パターンを配置し、表面側とは反対の第２面（裏面）側に光を入射させる裏面入射型の固体撮像素子が提案されている。裏面入射型の固体撮像素子では、第１主側の処理によって形成される光電変換部と、第２主側の処理によって形成される部材（例えば、遮光膜、カラーフィルタ、マイクロレンズ）とを位置合わせする必要がある。
【０００３】
特許文献１には、半導体層の光の入射側とは反対側の面に膜厚の異なる領域を有する絶縁膜を形成し、該絶縁膜を通して該半導体層の該入射側に到達するようにイオンを注入することによって該入射側にアライメントマーク３１を形成することが開示されている。アライメントマーク３１は、絶縁膜の膜厚の異なる領域に対応したイオンの濃度差による屈折率差を有する領域で構成される。特許文献１にはまた、アライメントマーク３１を覆う絶縁膜２３に、アライメントマーク３１を基準として、段差からなる第２アライメントマーク３２を形成することが開示されている。絶縁膜２３の上に形成される金属層のアライメントは、第２アライメントマーク３２を使ってなされうる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１４７３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された技術では、屈折率差を有する領域からなるアライメントマーク３１を形成した後に段差を有する第２アライメントマーク３２を絶縁膜２３に形成するので、第２アライメントマーク３２を形成するためのリソグラフィ工程が不可欠である。
【０００６】
本発明は、上記の課題認識を背景としてなされたものであり、裏面入射型の固体撮像素子の製造工程を簡略化するために有利な技術を提供する。
【課題を解決するための手段】
【０００７】
本発明の１つの側面に係る固体撮像素子の製造方法は、互いに反対側の面である第１面および第２面を有し、第１不純物半導体領域を備える半導体基板を用意する工程と、前記半導体基板に対して前記第１面の側からイオンを注入することによって前記半導体基板に電荷蓄積部を形成する第１注入工程と、前記半導体基板に対して前記第１面の側からイオンを注入し第２不純物半導体領域を形成することにより、前記第１および第２不純物半導体領域を含む混在領域を前記半導体基板に形成する第２注入工程と、前記半導体基板を前記第２面の側から薄化して前記混在領域を露出させる薄化工程と、前記第１不純物半導体領域のエッチングレートと前記第２不純物半導体領域のエッチングレートとが異なるエッチャントを用いて前記混在領域をエッチングすることによって前記混在領域に段差を有するマークを形成するエッチング工程とを含む。
【発明の効果】
【０００８】
本発明によれば、裏面入射型の固体撮像素子の製造工程を簡略化するために有利な技術が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態の固体撮像素子の製造方法を説明する図。
【図２】マークとチップとの位置関係を例示する図。
【図３】本発明の第２実施形態の固体撮像素子の製造方法を説明する図。
【発明を実施するための形態】
【００１０】
本発明の実施形態の固体撮像素子は、互いに反対側の面である第１面および第２面を有する半導体基板を含む。半導体基板には、電荷蓄積部を兼ねる光電変換部および読み出し回路を含む画素が形成される。電荷蓄積部には、光電変換によって生じた電子または正孔が蓄積される。電荷蓄積部に蓄積された電荷は、読み出し回路によって読み出される。読み出し回路は、例えば、転送トランジスタと、増幅トランジスタと、リセットトランジスタとを含みうる。転送トランジスタは、電荷蓄積部に蓄積された電荷をフローティングディフュージョンに転送する。フローティングディフュージョンの電圧は、フローティングディフュージョンに転送された電荷の量に応じて変化する。増幅トランジスタは、フローティングディフュージョンの電圧に応じた信号を垂直信号線に出力する。リセットトランジスタは、フローティングディフュージョンの電位をリセットする。読み出し回路は、更に、行を選択する選択トランジスタを含んでもよい。選択トランジスタが設けられない場合には、リセットトランジスタによってフローティングディフュージョンの電圧を制御することによって行が選択されうる。半導体基板の第１面には、上記の転送トランジスタ、増幅トランジスタ、リセットトランジスタ、選択トランジスタのようなトランジスタが形成されうる。本発明の実施形態の固体撮像素子は、第２面の側から光電変換部に入射する光を光電変換し、光電変換によって発生した電荷を読み出す。
【００１１】
半導体基板の第２面の側には、例えば、遮光膜およびカラーフィルタが配置されうる。半導体基板の第２面の側には、更に、マイクロレンズが配置されうる。半導体基板の第２面には、該半導体基板の第１面の側から該半導体基板にイオンを注入することによって形成された第１不純物領域および第２不純物半導体領域を含む混在領域をエッチングすることによってマークが形成される。このマークは、半導体基板の第１面の側から該半導体基板にイオンを注入する工程を経て形成されるので、第１の面の側に形成された回路素子との位置関係が保証されている。
【００１２】
図１および図２を参照しながら本発明の第１実施形態の固体撮像素子の製造方法を説明する。図１（ａ）に示す工程では、互いに反対側の面である第１面３および第２面４を有する半導体基板１の第１面３に複数の回路素子を形成し、これにより集積回路を形成する。ここで、回路素子は、例えば、光電変換部２０、トランジスタおよび容量素子を含みうる。集積回路は、例えば、複数の画素が配列された画素アレイの他、該画素アレイの行を選択する行選択回路、該画素アレイの列を選択する列選択回路、および、該行選択回路および列選択回路によって選択された画素の信号を出力する出力回路を含みうる。半導体基板１は、例えば、バルクのシリコン基板の上にエピタキシャル成長によって形成されたシリコン単結晶層３０を含みうる。図１（ａ）には、電荷蓄積部を兼ねる光電変換部２０と、光電変換部２０に蓄積された電荷をフローティングディフュージョン２２に転送する転送トランジスタ２１とが模式的に示されている。１つの例において、半導体基板１はＰ型半導体基板であり、電荷蓄積部を兼ねる光電変換部２０はＮ型半導体領域であり、光電変換部２０には電子が蓄積される。他の例において、半導体基板１はＮ型半導体基板であり、電荷蓄積部を兼ねる光電変換部２０はＰ型半導体領域であり、光電変換部２０には正孔が蓄積される。光電変換部２０は、半導体基板１の第１面から１〜１０μｍの深さの範囲内における任意の範囲に形成されうる。ここで、図１（ａ）に示す回路素子を形成する工程は、半導体基板１に対して第１面３の側からイオンを注入することによって半導体基板１に光電変換部２０を形成する第１注入工程を含みうる。図１（ａ）に示す回路素子を形成する工程はまた、転送トランジスタ２１などのトランジスタを形成する工程を含みうる。
【００１３】
次いで、図１（ｂ）に示す工程が実施される。図１（ｂ）に示す工程は、半導体基板１の第１面３の側を覆うようにフォトレジスト膜を形成し、それをフォトリソグラフィ工程によってパターニングして開口４００を有するレジストパターン１２０を形成する工程を含む。図１（ｂ）に示す工程はまた、半導体基板１に対して第１面３の側からレジストパターン１２０の開口４００を通してイオンを注入することにより、第１不純物半導体領域１０２および第２不純物半導体領域１０１を含む混在領域１０３を形成する第２注入工程を含む。ここで、典型的には、第１注入工程では、第１不純物半導体領域１０２を含む半導体基板１にイオンを注入することによって光電変換部２０を形成し、第２注入工程では、第２不純物半導体領域１０１を形成するためのイオンを第１不純物半導体領域１０２に注入する。これによって、第１不純物半導体領域１０２および第２不純物半導体領域１０１を含む混在領域１０３が形成される。しかしながら、第２注入工程は、第１不純物半導体領域１０２を形成するためのイオンを半導体基板１に注入する工程と、第２不純物半導体領域１０１を形成するためのイオンを半導体基板１に注入する工程とを含んでもよい。第２注入工程では、混在領域１０３の第２面４の側の端部が光電変換部２０の第２面４の側の端部よりも第２面４に近くなるように混在領域１０３を形成することが好ましい。第２注入工程の終了後、レジストパターン１２０が灰化処理（アッシング）または硫酸浸漬などの処理によって除去される。
【００１４】
一例において、第１不純物半導体領域１０２は、エピタキシャル成長によって形成されたシリコン単結晶層３０であり、例えば、ボロンを１×１０１７ｃｍ−３以下の濃度で含みうる。また、第２注入工程は、イオン種をボロンまたは二フッ化ボロンとし、ドーズ量を１×１０１４以上１×１０１７ｃｍ−２以下とし、加速エネルギーを１以上５ＭｅＶ以下として実施されうる。第２不純物半導体領域１０１は、ボロンまたは二フッ化ボロンを１×１０１７以上１×１０２０ｃｍ−３以下の濃度で含みうる。
【００１５】
図２は、半導体基板１の第１面３を上方から見た模式的な平面図である。図２には、レジストパターン１２０が有する開口４００の一例が示されている。開口４００に対応する部分に第２不純物半導体領域１０１が形成され、後述するように第２不純物半導体領域１０１および第１不純物半導体領域１０２を含む混在領域１０３をエッチングすることによってアライメントのためのマークが形成される。開口４００は、チップ領域７１とチップ領域７１との間のダイシング領域に配置されることが好ましい。マーク２３の寸法は、例えば、１μｍ２〜１ｍｍ２の範囲でありうる。第２不純物半導体領域１０１の形状は、形成したいマークに応じて、例えば、十字型、四角形などに決定されうる。
【００１６】
第２不純物半導体領域１０１の形成工程は、例えば、ＳＴＩ又はＬＯＣＯＳなどの素子分離部の形成前に実施されてもよいし、素子分離部の形成後の任意の段階で実施されてもよい。ただし、イオン注入によって形成された半導体基板中の不純物濃度分布は、熱処理条件によっては拡散により変化してしまう。そこで、第２不純物半導体領域１０１の形成後における熱処理は、不純物の拡散を抑える熱処理方法（例えば、ＲＴＡ（ラピッドサーマルアニーリング））などのように不純物の拡散を抑える熱処理条件を採用することが望ましい
次いで、図１（ｃ）に示す工程では、層間絶縁層２２０および配線構造２１０を形成する。配線構造２１０は、例えば、アルミニウム、銅、タングステン、窒化チタンからなるグループから選択される少なくとも１つの材料で構成される配線パターンを含む。図１（ｃ）に示す工程では、更に、層間絶縁層２２０の表面に支持基板２３０を結合させる。
【００１７】
次いで、図１（ｄ）に示す工程が実施される。図１（ｄ）に示す工程は、半導体基板１を第２面４の側から薄化して混在領域１０３を露出させる薄化工程を含む。なお、第２注入工程で混在領域１０３の第２面４の側の端部が光電変換部２０の第２面４の側の端部よりも第２面４に近くなるように混在領域１０３を形成した場合には、光電変換部２０が半導体基板１中に埋め込まれた構造を得ることができる。これは、暗電流によるノイズを低減するために有利である。薄化工程は、半導体基板１の第２の面４を機械研磨法や化学機械研磨法（ＣＭＰ）などによって研磨する工程を含みうる。あるいは、半導体基板１として内部に多孔質層を有する基板を準備し、該基板に対して図１（ａ）、（ｂ）、（ｃ）に示す工程を実施する場合、薄化工程は、該基板を多孔質層を利用して分割する工程でありうる。なお、多孔質層を有する基板は、シリコン基板の表面をフッ化水素を含む溶液中で陽極化成することによって該表面に多孔質層を形成し、その後、多孔質層の上に単結晶シリコン層を成長させることによって得ることができる。
【００１８】
次いで、図１（ｅ）に示す工程が実施される。図１（ｅ）に示す工程は、第１不純物半導体領域１０２のエッチングレートと第２不純物半導体領域１０１のエッチングレートとが異なるエッチャントを用いて混在領域１０３をエッチングすることで混在領域１０３に段差を有するマーク２３を形成する工程を含む。このようなエッチャントは、不純物濃度の差、不純物の種類、不純物半導体領域の導電型の違いによって異なるエッチングレートを生じるエッチャントである。図１（ｅ）に示す例では、第１不純物半導体領域１０２のエッチングレートが第２不純物半導体領域１０１のエッチングレートよりも小さいエッチャントを用いてエッチングがなされる。したがって、第１不純物半導体領域１０２よりも第２不純物半導体領域１０１の方が多くエッチングされる。これにより、第１不純物半導体領域１０２よりも第２不純物半導体領域１０１が窪むことによってマーク２３を構成する段差が形成される。マーク２３は、半導体基板１の第１面３の側から半導体基板１にイオンを注入することによって形成された第１不純物領域および第２不純物半導体領域を含む混在領域をエッチングすることによって形成される。そして、半導体基板１に対して第１面３の側からイオンの注入するためのレジストパターン１２０は、光電変換部２０などの回路素子に対してアライメントされる。したがって、マーク２３は、第１面３の側に形成されるアライメント用のマークと同等の位置精度で第１面３側の回路素子にアライメントされて形成されうる。よって、マーク２３を使って、後続の工程において、遮光膜、カラーフィルタおよびマイクロレンズの位置を決定することができる。
【００１９】
上記のエッチャントとしては、例えば、フッ化水素（ＨＦ）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）を１：３：８（容量比）で混合した混合液を使用することができる。該混合液に半導体基板１を浸漬すると、ボロン濃度が１×１０１７ｃｍ−３以下の第１不純物半導体領域１０２に対してボロン濃度が１×１０１８以上１×１０２０ｃｍ−３以下の第２不純物半導体領域１０１のエッチングレートを１００倍以上にすることができる。したがって、上記の混合液に半導体基板１を浸漬することにより、第１不純物半導体領域１０２が殆どエッチングされることなく第２不純物半導体領域１０１がエッチングされて段差が形成される。あるいは、上記のエッチャントとして、水酸化カリウム（ＫＯＨ）、イソプロピルアルコール（ＩＰＡ）および水の混合液、または、ＥＰＷ系と呼ばれるエチレンジアミン、ピロカテコールおよび水の混合液を使用することができる。この場合、ボロンの不純物濃度が低いシリコン結晶ほどエッチングレートが高いので、第２不純物半導体領域１０１が凸状になった段差を形成することができる。マーク２３を形成する段差の高さは、０．１μｍ〜１μｍ程度であることが望ましいが、半導体製造装置において段差を認識可能なコントラストを得ることができる段差が形成できればよい。
【００２０】
次いで、図１（ｆ）に示す工程では、段差を有するマーク２３をアライメント用のマークとして、遮光膜３０２、平坦化膜３０１、カラーフィルタ３００、マイクロレンズ３１０を形成する。これにより、裏面入射型の固体撮像素子が製造される。遮光膜３０２は、隣接する光電変換部２０に光が入射することを防止するために、例えば、アルミニウム、タングステン、多結晶シリコンなどのように、可視光に対して透過率の低い材料で、隣り合う光電変換部２０を仕切るように形成される。遮光膜３０２は、遮光材料を半導体基板１の第２面４の側に全面にわたって成膜した後、その上にフォトレジストを塗布し、フォトリソグラフィによってレジストパターンを形成し、レジストパターンをマスクとして遮光材料をエッチングすることによって形成される。遮光材料が半導体基板１の第２面４の側に全面にわたって成膜されてもマーク２３をその段差によって検出することができるので、フォトリソグラフィによるレジストパターンの形成を高精度に行うことができる。
【００２１】
上記に加えて、入射光の反射による損失を防ぐための反射防止膜として、ハフニウム酸化物、チタン酸化物、窒化シリコン等の薄膜を半導体基板１の第２面４の側と平坦化膜３０１との間に設けてもよい。
【００２２】
以上のように、第１実施形態によれば、特許文献１のような第２アライメントマークの形成が不要であるので工程数が削減される。第１実施形態によって製造される固体撮像素子は、半導体基板１の第２面の一部分が第１不純物半導体領域１０２および第２不純物半導体領域１０１を含む混在領域１０３によって形成されている。そして、マーク２３は、混在領域１０３における第１不純物半導体領域１０２と第２不純物半導体領域１０１との間の段差によって形成されている。
【００２３】
以下、図３を参照しながら本発明の第２実施形態の固体撮像素子の製造方法を説明する。なお、第２実施形態として言及しない事項は、第１実施形態に従いうる。第２実施形態では、半導体基板１としてＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使用する。第２実施形態の半導体基板１は、その内部に絶縁層２を有し、絶縁層２から見て半導体基板１の第１面３の側に第１半導体層１ａを有し、絶縁層２から見て半導体基板１の第２面４の側に第２半導体層１ｂを有する。
【００２４】
図３（ａ）に示す工程では、半導体基板１としてのＳＯＩ基板の第１面３に、第１実施形態と同様に、複数の回路素子を形成し、これにより集積回路を形成する。ここで、回路素子は、例えば、光電変換部２０、トランジスタおよび容量素子を含みうる。回路素子を形成する工程は、半導体基板１に対して第１面３の側からイオンを注入することによって半導体基板１に光電変換部２０を形成する第１注入工程を含みうる。図３（ａ）に示す工程では、更に、第１実施形態と同様に、半導体基板１に対して第１面３の側からレジストパターン１２０の開口４００を通してイオンを注入する第２注入工程を実施する。これにより、第１不純物半導体領域１０２および第２不純物半導体領域１０１を含む混在領域１０３が形成される。ここで、混在領域１０３が絶縁層２に接するように第２注入工程が実施されうる。
【００２５】
次いで、図３（ｂ）に示す工程では、図１（ｃ）に示す工程と同様に、層間絶縁層２２０および配線構造２１０を形成する。配線構造２１０は、例えば、アルミニウム、銅、タングステン、窒化チタンからなるグループから選択される少なくとも１つの材料で構成される配線パターンを含む。図３（ｂ）に示す工程では、図１（ｃ）に示す工程と同様に、更に、層間絶縁層２２０の表面に支持基板２３０を結合させる。
【００２６】
次いで、図３（ｃ）に示す薄化工程が実施される。図３（ｃ）に示す工程は、半導体基板１の第２半導体層１ｂを研磨して絶縁層２を露出させる工程と、絶縁層２をエッチングにより除去する工程とを含む。第２半導体層１ｂを研磨する工程は、例えば、機械研磨法（ＭＰ）または化学機械研磨法（ＣＭＰ）などによって実施されうる。絶縁層２をエッチングにより除去する工程は、例えば、第２半導体層１ｂが除去された半導体基板１を希釈フッ酸溶液（ＤＨＦ）に浸漬することによって実施されうる。絶縁層２は、第２半導体層１ｂを研磨する工程において研磨ストップ層として機能し、これは、第２半導体層１ｂを研磨する工程において光電変換部２０を露出させないために有利である。混在領域１０３が絶縁層２に接していた場合には、絶縁層２の除去により混在領域１０３が露出する。混在領域１０３が絶縁層２に接していない場合には、混在領域１０３が露出するように第１半導体層１ａがエッチングされうる。
【００２７】
以上の工程を通して、図１（ｄ）に示す構造と同様の構造が得られる。以下は、第１実施形態の図１（ｅ）、（ｆ）に示す工程と同様の工程が実施されうる。
【００２８】
上述の実施形態においては、混在領域における第１不純物半導体領域１０２および第２不純物半導体領域１０１とはボロンによって形成されている例を示した。しかしながら、エッチング工程においてエッチングレートの差を十分に取れればよく、第１不純物半導体領域１０２および第２不純物半導体領域１０１を形成するイオン種は任意に設定可能である。例えば、第１不純物半導体領域１０２はヒ素、第２不純物半導体領域１０１はボロンによって形成されていても良い。
【図１】
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【図２】
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【図３】
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