(57)【特許請求の範囲】
【請求項１】
第１のトランジスタと、
第２のトランジスタと、を有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上の、第１のゲート絶縁層と、
前記第１のゲート絶縁層上の、第１のゲート電極と、
第１のソース領域と、
第１のドレイン領域と、を有し、
前記第１のチャネル形成領域は、シリコン半導体を有し、
前記第２のトランジスタは、
第２のチャネル形成領域と、
第２のゲート電極と、
前記第２のチャネル形成領域と、前記第２のゲート電極との間の、第２のゲート絶縁層と、
第２のソース電極と、
第２のドレイン電極と、を有し、
前記第２のチャネル形成領域は、酸化物半導体を有し、
前記酸化物半導体は、真性化又は実質的に真性化されたものであり、
前記第２のチャネル形成領域と、前記第１のソース領域又は前記第１のドレイン領域と間に、絶縁層を有し、
前記第１のゲート電極は、前記第２のソース電極又は前記第２のドレイン電極と電気的に接続され、
前記第２のトランジスタがオフ状態となる期間において、前記第１のソース領域又は前記第１のドレイン領域に正の電位が与えられた場合、前記第２のゲート電極に負の電位が与えられることを特徴とする半導体装置。
【請求項２】
第１のトランジスタと、
第２のトランジスタと、を有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上の、第１のゲート絶縁層と、
前記第１のゲート絶縁層上の、第１のゲート電極と、
第１のソース領域と、
第１のドレイン領域と、を有し、
前記第１のチャネル形成領域は、シリコン半導体を有し、
前記第２のトランジスタは、
第２のチャネル形成領域と、
第２のゲート電極と、
前記第２のチャネル形成領域と、前記第２のゲート電極との間の、第２のゲート絶縁層と、
第２のソース電極と、
第２のドレイン電極と、を有し、
前記第２のチャネル形成領域は、酸化物半導体を有し、
前記酸化物半導体は、真性化又は実質的に真性化されたものであり、
前記第２のチャネル形成領域と、前記第１のソース領域又は前記第１のドレイン領域と間に、絶縁層を有し、
前記第２のチャネル形成領域は、前記第１のソース領域又は前記第１のドレイン領域の一部と重なり、
前記第１のゲート電極は、前記第２のソース電極又は前記第２のドレイン電極と電気的に接続され、
前記第２のトランジスタがオフ状態となる期間において、前記第１のソース領域又は前記第１のドレイン領域に正の電位が与えられた場合、前記第２のゲート電極に負の電位が与えられることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶内容の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フラッシュメモリは、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、本発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置およびその駆動方法を提供することを目的の一とする。さらには、新たな構造に係る半導体装置の集積度を高めることを目的の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様では、酸化物半導体を用いて半導体装置を構成する。特に、高純度化された酸化物半導体を用いる。酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。また、高純度化された酸化物半導体を用いる場合には、その程度はより顕著であり、極めて長期間にわたって情報を保持することが可能になる。
【００１２】
より具体的には、例えば次のような構成を採用することができる。
【００１３】
開示する発明の一態様は、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域を挟むように設けられた第１のソース領域および第１のドレイン領域と、を有する第１のトランジスタと、少なくとも第１のソース領域または第１のドレイン領域の一部と重畳するように設けられた第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続する第２のソース電極および第２のドレイン電極と、第２のチャネル形成領域上に設けられた第２のゲート電極と、第２のチャネル形成領域と第２のゲート電極との間に設けられた第２のゲート絶縁層と、を有する第２のトランジスタと、第１のソース領域または第１のドレイン領域と、第２のチャネル形成領域との間に設けられた絶縁層と、を含むメモリセルを有し、第２のドレイン電極と第１のゲート電極とは電気的に接続されてノードを形成し、第２のトランジスタをオン状態とすることでノードに電荷を与え、第２のトランジスタをオフ状態とすることでノードに電荷を保持し、ノードに電荷を保持すべき期間において、少なくとも第１のソース領域または第１のドレイン領域に正の電位が与えられるときに第２のゲート電極に負の電位が与えられる半導体装置である。また、負の電位は、下記式（１）を満たすことが好ましい。
【００１４】
【数１】
0005781865.tif 000002
（但し、式（１）中、Ｖａは負の電位を示し、Ｖｂは正の電位を示し、ｔａは第２のゲート絶縁層の膜厚を示し、εｒａは第２のゲート絶縁層の比誘電率を示し、ｔｂは絶縁層の膜厚を示し、εｒｂは絶縁層の比誘電率を示す。）
【００１５】
また、開示する他の発明の一態様は、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域を挟むように設けられた第１のソース領域および第１のドレイン領域と、を有する第１のトランジスタと、第２のゲート電極と、第２のゲート電極上に設けられた第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続する第２のソース電極および第２のドレイン電極と、第２のチャネル形成領域と第２のゲート電極との間に設けられた第２のゲート絶縁層と、第２のチャネル形成領域、第２のソース電極および第２のドレイン電極上に設けられた第１の絶縁層と、第１の絶縁層上に、少なくとも第２のチャネル形成領域の一部と重畳して設けられ、第２のソース電極と電気的に接続される配線と、を有する第２のトランジスタと、第１のソース領域または第１のドレイン領域と、第２のゲート電極との間に設けられた第２の絶縁層と、を含むメモリセルを有し、第２のドレイン電極と第１のゲート電極とは電気的に接続されてノードを形成し、第２のトランジスタをオン状態とすることでノードに電荷を与え、第２のトランジスタをオフ状態とすることでノードに電荷を保持し、ノードに電荷を保持すべき期間において、少なくとも配線に正の電位が与えられるときに、第２のゲート電極に負の電位が与えられる半導体装置である。また、負の電位は、下記式（２）を満たすことが好ましい。
【００１６】
【数２】
0005781865.tif 000003
（但し、式（２）中、Ｖａは負の電位を示し、Ｖｃは正の電位を示し、ｔａは第２のゲート絶縁層の膜厚を示し、εｒａは第２のゲート絶縁層の比誘電率を示し、ｔｃは第１の絶縁層の膜厚を示し、εｒｃは第１の絶縁層の比誘電率を示す。）
【００１７】
また、第１のソース領域またはドレイン領域と第２のソース電極とは電気的に接続されていてもよい。また、第２のドレイン電極と、第２のゲート絶縁層と、導電層とにより、容量素子が構成されることが好ましい。また、第２のドレイン電極と、第１の絶縁層と第２のドレイン電極との間に設けられた第３の絶縁層と、導電層とにより、容量素子が構成されるようにしてもよい。
【００１８】
また、開示する他の発明の一態様は、複数のビット線と、複数のソース線と、複数の書き込みワード線と、複数の書き込みおよび読み出しワード線と、複数のメモリセルでなるメモリセルアレイと、を有し、メモリセルの一は、第１のゲート電極、第１のソース領域、第１のドレイン領域、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び少なくとも第１のソース領域または第１のドレイン領域の一部と重畳するように設けられた第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、複数のソース線の一は、第１のソース領域と電気的に接続され、複数のビット線の一は、第１のドレイン領域および第２のソース電極と電気的に接続され、複数の書き込みおよび読み出しワード線の一は、容量素子の電極の一方と電気的に接続され、複数の書き込みワード線の一は、第２のゲート電極と電気的に接続され、第１のゲート電極と、第２のドレイン電極と、容量素子の電極の他方とは電気的に接続されて電荷が保持されるノードを構成し、メモリセルの書き込み期間において、少なくとも複数のビット線に正の電位が与えられるときに、選択行にあたる複数の書き込みワード線の一に正の電位が与えられ、非選択行にあたる他の複数の書き込みワード線に負の電位が与えられ、メモリセルの読み出し期間において、少なくとも複数のビット線に正の電位が与えられるときに、複数の書き込みワード線に負の電位が与えられる半導体装置である。
【００１９】
また、第１のチャネル形成領域と、第２のチャネル形成領域とは、異なる半導体材料を含んで構成されることが好ましい。また、第２のチャネル形成領域は、酸化物半導体を含んで構成されることが好ましい。
【００２０】
なお、上記においては、酸化物半導体材料を用いてトランジスタを構成しているが、本発明の一態様はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００２１】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」という表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２２】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２３】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２４】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２５】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２６】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００２７】
また、本発明の一態様に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００２８】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００２９】
さらに、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体を用いたトランジスタとは、少なくとも一部が重畳し、特に、酸化物半導体以外の材料を用いたトランジスタのソース領域またはドレイン領域と酸化物半導体層の一部が重畳するように設けられていることにより、半導体装置の高集積化を図ることができる。さらに、酸化物半導体を用いたトランジスタをオフ状態とするべき期間において、少なくとも酸化物半導体以外の材料を用いたトランジスタのソース領域またはドレイン領域に正の電位があたえられるときに酸化物半導体を用いたトランジスタのゲート電極に負の電位をあたえることにより、半導体装置のメモリリテンション特性を向上させることができる。
【００３０】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【図面の簡単な説明】
【００３１】
【図１】半導体装置の断面図及び平面図。
【図２】半導体装置の断面図及び平面図。
【図３】半導体装置の回路図。
【図４】半導体装置の回路図。
【図５】半導体装置のタイミングチャート。
【図６】半導体装置のタイミングチャート。
【図７】半導体装置の作製工程を示す断面図。
【図８】半導体装置の作製工程を示す断面図。
【図９】半導体装置の作製工程を示す断面図。
【図１０】半導体装置の作製工程を示す断面図。
【図１１】半導体装置の作製工程を示す断面図。
【図１２】半導体装置の断面図。
【図１３】半導体装置の作製工程を示す断面図。
【図１４】半導体装置を用いた電子機器を説明するための図。
【図１５】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１６】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１７】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１８】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１９】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２０】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２１】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２２】計算に用いたトランジスタの断面構造を説明する図。
【図２３】本発明の一態様に係るトランジスタの特性を示す図。
【図２４】本発明の一態様に係るトランジスタの特性を示す図。
【図２５】本発明の一態様に係るトランジスタの特性を示す図。
【図２６】本発明の一態様に係るトランジスタの特性を示す図。
【図２７】本発明の一態様に係るトランジスタの特性を示す図。
【図２８】本発明の一態様に係るトランジスタのＸＲＤスペクトルを示す図。
【図２９】本発明の一態様に係るトランジスタの特性を示す図。
【図３０】本発明の一態様に係るトランジスタの構造を説明する図。
【図３１】本発明の一態様に係るトランジスタの構造を説明する図。
【図３２】本発明の一態様に係る酸化物材料の構造を説明する図。
【発明を実施するための形態】
【００３２】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、本発明の一態様は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３４】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３５】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成およびその駆動方法について、図１乃至図６を参照して説明する。
【００３６】
〈半導体装置の断面構成及び平面図〉
図１は、半導体装置の構成の一例である。図１（Ａ）には半導体装置の断面を、図１（Ｂ）には半導体装置の平面を、それぞれ示す。図１（Ａ）において、Ａ１−Ａ２は、トランジスタのチャネル長方向に垂直な断面図であり、Ｂ１−Ｂ２は、トランジスタのチャネル長方向に平行な断面図である。図１に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。また、図１に示す半導体装置は、トランジスタ１６０とトランジスタ１６２と容量素子１６４とを、一つずつ有する構成として示しているが、それぞれ複数有する構成も含む。
【００３７】
ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【００３８】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００３９】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００４０】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００４１】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００４２】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００４３】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いて酸化物半導体を成膜することで、多結晶または後述するＣＡＡＣが形成されやすくなる。
【００４４】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いて酸化物半導体を成膜することで、多結晶または後述するＣＡＡＣが形成されやすくなる。
【００４５】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００４６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００４７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００４８】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００４９】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００５０】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００５１】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００５２】
【数３】
0005781865.tif 000004
【００５３】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００５４】
また、酸化物半導体が結晶性を有する場合には、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
【００５５】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【００５６】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００５７】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【００５８】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【００５９】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【００６０】
ＣＡＡＣに含まれる結晶構造の一例について図１５乃至図１７を用いて詳細に説明する。なお、特に断りがない限り、図１５乃至図１７は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１５において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【００６１】
図１５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１５（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１５（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１５（Ａ）に示す小グループは電荷が０である。
【００６２】
図１５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１５（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１５（Ｂ）に示す構造をとりうる。図１５（Ｂ）に示す小グループは電荷が０である。
【００６３】
図１５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１５（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１５（Ｃ）に示す小グループは電荷が０である。
【００６４】
図１５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１５（Ｄ）に示す小グループは電荷が＋１となる。
【００６５】
図１５（Ｅ）に、２個のＺｎを含む小グループを示す。図１５（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１５（Ｅ）に示す小グループは電荷が−１となる。
【００６６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【００６７】
ここで、これらの小グループ同士が結合する規則について説明する。図１５（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１５（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図１５（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【００６８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【００６９】
図１６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【００７０】
図１６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１６（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１６（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【００７１】
図１６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【００７２】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【００７３】
具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【００７４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
【００７５】
例えば、図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【００７６】
図１７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【００７７】
図１７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【００７８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【００７９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１７（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【００８０】
具体的には、図１７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【００８１】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図３２（Ａ）に示す結晶構造を取りうる。なお、図３２（Ａ）に示す結晶構造において、図１５（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【００８２】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図３２（Ｂ）に示す結晶構造を取りうる。なお、図３２（Ｂ）に示す結晶構造において、図１５（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【００８３】
トランジスタ１６０およびトランジスタ１６２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１６２はｎチャネル型トランジスタとして説明する。また、本発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【００８４】
トランジスタ１６０は、半導体基板５００上の半導体層中に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３２（ソース領域またはドレイン領域とも記す）と、チャネル形成領域１３４上に設けられたゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上に設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【００８５】
また、半導体基板５００上の半導体層中に設けられた不純物領域１２６には、導電層１２８ｂが接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には、不純物領域１３０が設けられている。ここで、不純物領域１２６および不純物領域１３０もトランジスタ１６０のソース領域またはドレイン領域として機能しうる。なお、導電層１２８ｂを設けない構成としてもよく、その場合、不純物領域１２６、不純物領域１３０、不純物領域１３２は、トランジスタ１６０のソース領域またはドレイン領域として機能する不純物領域として一つにまとめても良い。
【００８６】
また、トランジスタ１６０を覆うように、絶縁層１３６、絶縁層１３８、絶縁層１４０が積層して設けられている。ただし、トランジスタ１６０を覆う絶縁層は必ずしも積層する必要はなく、単層構造としても良いし、２層以上の積層構造としても良い。
【００８７】
なお、高集積化を実現するためには、図１に示すように、トランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８ａの側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１３２を設けても良い。
【００８８】
なお、図１に示す半導体装置においては、半導体基板５００上に酸化膜５１２を介して設けられた半導体層を用いてトランジスタ１６０のチャネル形成領域１３４および不純物領域１２６を形成しているが、本実施の形態に係る発明はこれに限定されるものではない。例えば、半導体基板５００に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。また、酸化膜５１２を介して半導体層を設けることなく、半導体基板５００にチャネル形成領域や不純物領域を直接設けてもよい。その場合、トランジスタ１６０が電気的に分離されるように、トランジスタ１６０を囲んで素子分離絶縁層を設ける。
【００８９】
トランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層１４４、ソース電極１４２ａ、およびドレイン電極１４２ｂ、を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。ここで、トランジスタ１６２のドレイン電極１４２ｂはトランジスタ１６０のゲート電極１２８ａと接続される。つまり、トランジスタ１６２の電荷保持特性を活かし、トランジスタ１６０のゲート電極１２８ａの電位を極めて長時間に渡って保持することができる。また、酸化物半導体層１４４は、トランジスタ１６２のチャネル形成領域として機能し、少なくともトランジスタ１６０のソース領域またはドレイン領域の一部と重畳するように設けられる。
【００９０】
ここで、トランジスタ１６２に用いられる酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体層１４４を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００９１】
また、酸化物半導体層１４４のナトリウム濃度は５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層１４４のリチウム濃度は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層１４４のカリウム濃度は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中のナトリウム濃度、リチウム濃度およびカリウム濃度は、二次イオン質量分析法で測定されるものである。アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ない方がよい。特にアルカリ金属のうち、ナトリウムは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
【００９２】
なお、トランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、酸化物半導体層が島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。
【００９３】
容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
【００９４】
なお、トランジスタ１６２および容量素子１６４において、ソース電極１４２ａ、およびドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層１４６の被覆性を向上させ、段切れを防止することができる。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【００９５】
トランジスタ１６２および容量素子１６４の上には絶縁層１５０が設けられている。そして、絶縁層１５０上には配線１５４が設けられ、当該配線１５４はゲート絶縁層１４６、絶縁層１５０などに形成された開口を介してソース電極１４２ａと接続されている。ここで、配線１５４は、少なくともトランジスタ１６２の酸化物半導体層１４４の一部と重畳するように設けられることが好ましい。また、配線１５４上に絶縁層１５６を設けても良い。なお、図１では導電層１２８ｂを用いて、配線１５４、ソース電極１４２ａ、および不純物領域１２６を接続しているが、本発明の一態様はこれに限定されない。例えば、ソース電極１４２ａを直接、不純物領域１２６に接触させても良い。または、配線１５４を他の導電層を介して、ソース電極１４２ａに接触させても良い。
【００９６】
また、図１において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられている。特に、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられている。また、配線１５４は、少なくとも酸化物半導体層１４４の一部と重畳するように設けられている。また、トランジスタ１６２や容量素子１６４が、トランジスタ１６０と重畳するように設けられている。例えば、容量素子１６４の導電層１４８ｂは、トランジスタ１６０のゲート電極１２８ａと少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の高集積化を図ることができる。例えば、当該半導体装置を用いてメモリセルを構成する場合、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【００９７】
しかしながら、トランジスタ１６０と、トランジスタ１６２とが、少なくとも一部が重畳するように設けることにより、トランジスタ１６０のソース領域またはドレイン領域が、トランジスタ１６２のバックゲート電極として機能してしまうおそれがある。特に、図１（Ｂ）に示すように、酸化物半導体層１４４を横断するようにトランジスタ１６０のソース領域またはドレイン領域が形成される場合は、トランジスタ１６０のソース領域またはドレイン領域がバックゲート電極として機能してしまうおそれが顕著になる。なお、ここでいうバックゲート電極とは、酸化物半導体層１４４のチャネル形成領域を挟んでゲート電極１４８ａとは逆側に設けられた疑似的なゲート電極をいう。つまり、トランジスタ１６０のソース領域またはドレイン領域に正の電位が与えられた場合、例えば、その正の電位がバックゲート電極からみたしきい値電圧Ｖｔｈ（ｂａｃｋ）を超えると、トランジスタ１６２はオン状態になってしまう。或いは、トランジスタ１６０のソース領域またはドレイン領域に与えられた正の電位がトランジスタ１６２をオン状態にしない程度の大きさであっても、トランジスタ１６２のゲート電極１４８ａからみたしきい値電圧Ｖｔｈは負（ノーマリーオン側）にシフトしてしまう。例えば、半導体装置のデータの読み出し動作またはデータの書き込み動作において、トランジスタ１６０のソース領域またはドレイン領域に正の電位が与えられる場合、トランジスタ１６２のしきい値電圧Ｖｔｈは負（ノーマリーオン側）にシフトし、トランジスタ１６２のリーク電流が増加してしまい、電荷の保持特性が低下してしまうおそれが生じる。特に本実施の形態に係る半導体装置を用いてメモリセルアレイなどを構成する場合、トランジスタ１６０のゲート電極１２８ａに保持されている電荷が失われることにより、当該メモリセルのデータが変動してしまうおそれが生じる。つまり、半導体装置のメモリリテンション特性が低下してしまうおそれが生じる。なお、メモリリテンション特性とは、メモリのデータ保持特性を表す。
【００９８】
そこで開示する発明の一態様に係る半導体装置においては、トランジスタ１６０のゲート電極１２８ａに電荷を保持すべき期間、つまりトランジスタ１６２をオフ状態とすべき期間において、少なくともトランジスタ１６０のソース領域またはドレイン領域に正の電位が与えられるときには、ゲート電極１４８ａに負の電位が与えられるようにする。ここで、ゲート電極１４８ａに与えられる負の電位の大きさは、トランジスタ１６０のソース領域またはドレイン領域に与えられた正の電位が及ぼすトランジスタ１６２への影響を抑制できるように、適宜設定すればよい。
【００９９】
具体的には、ゲート電極１４８ａに与えられる負の電位Ｖａは、トランジスタ１６０のソース領域またはドレイン領域に与えられる正の電位Ｖｂ、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４との間に設けられた絶縁層（図１に示す半導体装置においては、ゲート絶縁層１２２ａ、絶縁層１３６、絶縁層１３８および絶縁層１４０）の膜厚ｔｂおよび合成比誘電率εｒｂ、ゲート絶縁層１４６の膜厚ｔａおよび比誘電率εｒａを用いて表現したとき、下記の式（１）を満たすことが好ましい。
【０１００】
【数４】
0005781865.tif 000005
【０１０１】
つまり、負の電位Ｖａは、正の電位Ｖｂ、膜厚ｔｂ、合成比誘電率εｒｂ、膜厚ｔａおよび比誘電率εｒａに合わせて適宜設定すればよい。
【０１０２】
また、トランジスタ１６２をオフ状態とすべき期間において、少なくともトランジスタ１６０のソース領域またはドレイン領域に正の電位が与えられるときには、ゲート電極１４８ａに負の電位が与えられるようにすればよい。例えば、トランジスタ１６２がオフ状態のときは常にゲート電極１４８ａに当該負の電位が与えられるようにしてもよい。
【０１０３】
このようにゲート電極１４８ａに負の電位が与えられるようにすることにより、トランジスタ１６０のソース領域およびドレイン領域がトランジスタ１６２のバックゲート電極として機能しても、ゲート電極１４８ａの電位がトランジスタ１６２のしきい値電圧より小さくなる。これにより、トランジスタ１６２のソース電極−ドレイン電極間にリーク電流が発生し、メモリセルのデータが変動することを防ぐことができる。よって、本実施の形態に係る半導体装置のメモリリテンション特性を向上させることができる。
【０１０４】
また、図１に示す半導体装置においては、トランジスタ１６２としてトップゲート構造のトランジスタを用いたが、本実施の形態の一態様に係る半導体装置はこれに限られるものではない。例えば、図２に示す半導体装置のように、トランジスタ１６２としてボトムゲート構造のトランジスタを用いることができる。
【０１０５】
図２に示す半導体装置のトランジスタ１６２は、絶縁層１４０などの上に設けられたゲート電極１４８ａと、ゲート電極１４８ａを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上にゲート電極１４８ａと重畳するように設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極１４２ａおよびドレイン電極１４２ｂと、を有する。詳細については、図１に示す半導体装置の記載を参酌することができる。
【０１０６】
また、図２に示す半導体装置においては、トランジスタ１６２上に絶縁層１５７が設けられ、絶縁層１５７上にドレイン電極１４２ｂと少なくとも一部が重畳するように導電層１５８が設けられる。つまり、導電層１５８は容量素子１６４の一方の電極として機能する。ここで、絶縁層１５７はゲート絶縁層１４６と同様の材料で形成することができ、導電層１５８は図１に示す導電層１４８ｂと同様の材料で形成することができる。詳細については、図１に示す半導体装置の記載を参酌することができる。
【０１０７】
絶縁層１５７および導電層１５８の上には絶縁層１５０が設けられている。そして、絶縁層１５０上には配線１５４が設けられ、当該配線１５４はゲート絶縁層１４６、絶縁層１５０などに形成された開口を介してソース電極１４２ａと接続されている。ここで、配線１５４は、少なくともトランジスタ１６２の酸化物半導体層１４４の一部と重畳するように設けられる。詳細については、図１に示す半導体装置の記載を参酌することができる。
【０１０８】
なお、その他の部分の構造については、図１に示す半導体装置と同様なので当該半導体装置の記載を参酌することができる。
【０１０９】
また、図２に示す半導体装置において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられている。特に、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられている。また、配線１５４は、少なくとも酸化物半導体層１４４の一部と重畳するように設けられている。また、トランジスタ１６２や容量素子１６４が、トランジスタ１６０と重畳するように設けられている。例えば、容量素子１６４の導電層１４８ｂは、トランジスタ１６０のゲート電極１２８ａと少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の高集積化を図ることができる。例えば、当該半導体装置を用いてメモリセルを構成する場合、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１１０】
ここで、図２に示す半導体装置においても、トランジスタ１６２の酸化物半導体層１４４と配線１５４とが、少なくとも一部が重畳するように設けることにより、配線１５４が、トランジスタ１６２のバックゲート電極として機能してしまうおそれがある。
【０１１１】
そこで開示する発明の一態様に係る半導体装置においては、トランジスタ１６２をオフ状態とすべき期間において、少なくとも配線１５４に正の電位が与えられるときには、ゲート電極１４８ａに負の電位が与えられるようにする。ここで、ゲート電極１４８ａに与えられる負の電位の大きさは、配線１５４に与えられた正の電位が及ぼすトランジスタ１６２への影響を抑制できるように、適宜設定すればよい。
【０１１２】
具体的には、ゲート電極１４８ａに与えられる負の電位Ｖａは、配線１５４に与えられる正の電位Ｖｃ、配線１５４と酸化物半導体層１４４との間に設けられた絶縁層（図２に示す半導体装置においては、絶縁層１５０および絶縁層１５７）の膜厚ｔｃおよび合成比誘電率εｒｃ、ゲート絶縁層１４６の膜厚ｔａおよび比誘電率εｒａを用いて表現したとき、下記の式（２）を満たすことが好ましい。
【０１１３】
【数５】
0005781865.tif 000006
【０１１４】
つまり、負の電位Ｖａは、正の電位Ｖｃ、膜厚ｔｃ、合成比誘電率εｒｃ、膜厚ｔａおよび比誘電率εｒａに合わせて適宜設定すればよい。
【０１１５】
また、トランジスタ１６２をオフ状態とすべき期間において、少なくとも配線１５４に正の電位が与えられるときには、ゲート電極１４８ａに負の電位が与えられるようにすればよい。例えば、トランジスタ１６２がオフ状態のときは常にゲート電極１４８ａに当該負の電位が与えられるようにしてもよい。
【０１１６】
このようにゲート電極１４８ａに負の電位が与えられるようにすることにより、配線１５４がトランジスタ１６２のバックゲート電極として機能しても、ゲート電極１４８ａの電位がトランジスタ１６２のしきい値電圧より小さくなる。これにより、トランジスタ１６２のソース電極−ドレイン電極間にリーク電流が発生し、メモリセルのデータが変動することを防ぐことができる。よって、本実施の形態に係る半導体装置のメモリリテンション特性を向上させることができる。
【０１１７】
また、図１および図２に示す半導体装置においては、トランジスタ１６２としてソース電極１４２ａおよびドレイン電極１４２ｂが少なくとも酸化物半導体層１４４の上面において接するようなトランジスタを用いたが、これに限られるものではない。例えば、トランジスタ１６２として、酸化物半導体層１４４が少なくともソース電極１４２ａおよびドレイン電極１４２ｂの上面において接するようなトランジスタを用いても良い。
【０１１８】
〈半導体装置の回路構成〉
次に、図１および図２に示す半導体装置の回路構成およびその動作について、図３を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０１１９】
〈基本構成〉
図３（Ａ）に示す半導体装置において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。また、図３（Ｂ）に示すように第２の配線と第３の配線が接続されていてもよい。
【０１２０】
なお、図３（Ａ）および図３（Ｂ）に示す回路構成は、図１または図２に示す半導体装置に含まれる回路構成に相当する。つまり、図１または図２に示す、トランジスタ１６０のソース領域またはドレイン領域の一方（酸化物半導体層１４４と重畳しない側）に電気的に接続される配線が第１の配線に相当し、トランジスタ１６０のソース領域またはドレイン領域の他方（酸化物半導体層１４４と重畳する側）に電気的に接続される配線が第２の配線に相当し、トランジスタ１６２のソース電極１４２ａに電気的に接続される配線（配線１５４）が第３の配線に相当し、トランジスタ１６２のゲート電極１４８ａに電気的に接続する配線が第４の配線に相当し、導電層１４８ｂに電気的に接続される配線が第５の配線に相当する。なお、第１の配線と第２の配線は逆にしてもよい、つまり、トランジスタ１６０のソース領域またはドレイン領域の一方（酸化物半導体層１４４と重畳しない側）に電気的に接続される配線が第２の配線に相当し、トランジスタ１６０のソース領域またはドレイン領域の他方（酸化物半導体層１４４と重畳する側）に電気的に接続される配線が第１の配線に相当するとしてもよい。ここで、図１または図２に示す半導体装置において、導電層１２８ｂを設けずにトランジスタ１６０のソース領域またはドレイン領域とトランジスタ１６２のソース電極１４２ａが電気的に接続されない構成とした場合の回路構成が図３（Ａ）に示す回路構成に相当する。また、導電層１２８ｂを設けてトランジスタ１６０のソース領域またはドレイン領域とトランジスタ１６２のソース電極１４２ａが電気的に接続される構成とした場合の回路構成が図３（Ｂ）に示す回路構成に相当する。
【０１２１】
ここで、トランジスタ１６２には、例えば、上述の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０１２２】
なお、トランジスタ１６０の半導体材料については特に限定されないが、例えば、酸化物半導体以外の半導体材料を用いたトランジスタが適用される。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【０１２３】
また、図３（Ｃ）に示すように、図３（Ａ）において容量素子１６４を設けない構成とすることも可能である。もちろん、図３（Ｂ）において、容量素子１６４を設けない構成とすることも可能である。
【０１２４】
図３（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１２５】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６２のドレイン電極（またはソース電極）と、トランジスタ１６０のゲート電極と、容量素子１６４の一方の電極が電気的に接続されたノード（ノードＦＧとも表記する）に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【０１２６】
トランジスタ１６２のオフ電流は極めて小さいので、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【０１２７】
しかしながら、図１に示す半導体装置において、トランジスタ１６０とトランジスタ１６２とが、少なくとも一部が重畳するように設けることにより、トランジスタ１６０のソース領域またはドレイン領域が、トランジスタ１６２のバックゲート電極として機能してしまうおそれがある。上述の情報の書き込み及び保持において、ノードＦＧに電荷を保持すべき期間、つまりトランジスタ１６２をオフ状態とすべき期間に第２の配線に正の電位が与えられるような駆動方法が行われる場合には、トランジスタ１６２のしきい値電圧は、負（ノーマリーオン側）にシフトしてしまう。その結果、トランジスタ１６２のリーク電流が増加してしまい、メモリリテンション特性が低くなるおそれが生じる。特に第２の配線と第３の配線が接続されている構造の場合、第３の配線に正の電位が与えられるような駆動方法が行われる場合にも同様にメモリリテンション特性が低くなるおそれが生じる。
【０１２８】
また、図２に示す半導体装置においても、トランジスタ１６２の酸化物半導体層１４４と配線１５４とが、少なくとも一部が重畳するように設けることにより、配線１５４が、トランジスタ１６２のバックゲート電極として機能してしまうおそれがある。上述の情報の書き込み及び保持において、トランジスタ１６２をオフ状態とすべき期間に第３の配線に正の電位が与えられるような駆動方法が行われる場合に、トランジスタ１６２のリーク電流が増加してしまい、メモリリテンション特性が低くなるおそれが生じる。特に第２の配線と第３の配線が接続されている構造の場合、第２の配線に正の電位が与えられるような駆動方法が行われる場合にも同様にメモリリテンション特性が低くなるおそれが生じる。
【０１２９】
しかし、トランジスタ１６２をオフ状態とすべき期間において、少なくとも第２の配線または第３の配線に正の電位が与えられるときに、トランジスタ１６２のゲート電極１４８ａ、つまり第４の配線に負の電位を与えてやることにより、第２の配線または第３の配線がトランジスタ１６２のバックゲート電極として機能しても、第４の配線の電位がトランジスタ１６２のしきい値電圧より小さくなるので、トランジスタ１６２のソース電極−ドレイン電極間にリーク電流が発生し、メモリセルのデータが変動することを防ぐことができる。よって、本実施の形態に係る半導体装置のメモリリテンション特性を向上させることができる。特に第４の配線に与えられる負の電位を上述の式（１）または式（２）を満たすような負の電位Ｖａとすることが好ましい。
【０１３０】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。すなわちトランジスタ１６０のコンダクタンスは、トランジスタ１６０のゲート電極（ノードＦＧ）に保持される電荷によって制御される。一般に、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オフ状態」から「オン状態」または「オン状態」から「オフ状態」とする際に必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、トランジスタ１６０をｎチャネル型とすると、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。なお、トランジスタ１６０がｐチャネル型の場合には、ＱＬが与えられている場合は「オン状態」となり、ＱＨが与えられている場合は「オフ状態」のままとなる。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１３１】
しかしながら、図１に示す半導体装置において、トランジスタ１６０とトランジスタ１６２とが、少なくとも一部が重畳するように設けることにより、トランジスタ１６０のソース領域またはドレイン領域が、トランジスタ１６２のバックゲート電極として機能してしまうおそれがある。上述の情報の読み出しにおいて、ノードＦＧに電荷を保持すべき期間、つまりトランジスタ１６２をオフ状態とすべき期間に第２の配線に正の電位が与えられると、トランジスタ１６２のしきい値電圧は、負（ノーマリーオン側）にシフトしてしまう。その結果、トランジスタ１６２のリーク電流が増加してしまい、メモリリテンション特性が低くなるおそれが生じる。特に第２の配線と第３の配線が接続されている構造の場合、第３の配線に正の電位が与えられるような駆動方法が行われる場合にも同様にメモリリテンション特性が低くなるおそれが生じる。
【０１３２】
また、図２に示す半導体装置においても、トランジスタ１６２の酸化物半導体層１４４と配線１５４とが、少なくとも一部が重畳するように設けることにより、配線１５４が、トランジスタ１６２のバックゲート電極として機能してしまうおそれがある。上述の情報の書き込み及び保持において、トランジスタ１６２をオフ状態とすべき期間に第３の配線に正の電位が与えられるような駆動方法が行われる場合に、トランジスタ１６２のリーク電流が増加してしまい、メモリリテンション特性が低くなるおそれが生じる。特に第２の配線と第３の配線が接続されている構造の場合、第２の配線に正の電位が与えられるような駆動方法が行われる場合も同様にメモリリテンション特性が低くなるおそれが生じる。
【０１３３】
しかし、トランジスタ１６２をオフ状態とすべき期間において、少なくとも第２の配線または第３の配線に正の電位が与えられるときに、トランジスタ１６２のゲート電極１４８ａ、つまり第４の配線に負の電位を与えてやることにより、第２の配線または第３の配線がトランジスタ１６２のバックゲート電極として機能しても、第４の配線の電位がトランジスタ１６２のしきい値電圧より小さくなるので、トランジスタ１６２のソース電極−ドレイン電極間にリーク電流が発生し、メモリセルのデータが変動することを防ぐことができる。よって、本実施の形態に係る半導体装置のメモリリテンション特性を向上させることができる。特に第４の配線に与えられる負の電位を上述の式（１）または式（２）を満たすような負の電位Ｖａとすることが好ましい。
【０１３４】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１６０がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間でトランジスタ１６０がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１３５】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０１３６】
このように、開示する発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０１３７】
なお、トランジスタ１６２のドレイン電極（またはソース電極）と、トランジスタ１６０のゲート電極と、容量素子１６４の一方の電極が電気的に接続されたノード（ノードＦＧ）は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０１３８】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０１３９】
また、開示する発明に係る半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０１４０】
図３（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図３（Ｄ）のように考えることが可能である。つまり、図３（Ｄ）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【０１４１】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【０１４２】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【０１４３】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【０１４４】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０１４５】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【０１４６】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０１４７】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【０１４８】
容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【０１４９】
このような構成を併せて用いることで、開示する発明の一態様に係る半導体装置の、より一層の高集積化が可能である。
【０１５０】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、Ｆ２が十分に小さくならない回路構成を採用しても十分な記憶容量を確保することができる。
【０１５１】
なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔をキャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【０１５２】
以上のように、本実施の形態に係る半導体装置は高集積化に向いているが、本発明の一態様に係る配線の共通化、コンタクト領域の縮小などにより、さらに集積度を高めた半導体装置を提供することが可能である。
【０１５３】
〈応用例１〉
次に、図３に示す回路を応用したより具体的な回路構成および動作について、図４乃至図６を参照して説明する。なお、以下の説明においては、書き込み用トランジスタ（トランジスタ１６２）にｎチャネル型トランジスタを用い、読み出し用トランジスタ（トランジスタ１６０）にｐチャネル型トランジスタを用いる場合を例に説明する。また、図５のタイミングチャート中の斜線部は、高電位でも、低電位でもよい区間である。
【０１５４】
図４は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図４に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＯＳＧと、ｍ本の書き込み及び読み出しワード線Ｃと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ソース線ＳＬと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、を有する。なお、図４において、複数本の同種類の配線が含まれる場合、配線の符号に数字を付記している。
【０１５５】
ここで、メモリセル１７０としては、上述した回路構成において、第２の配線と第３の配線を接続させた構成（図３（Ｂ）に示す構成）が適用される。各メモリセル１７０は、第１のトランジスタ１６０、第２のトランジスタ１６２、容量素子１６４を有している。各メモリセル１７０において、第１のトランジスタ１６０のゲート電極と、第２のトランジスタ１６２のドレイン電極（またはソース電極）と、容量素子１６４の電極の一方とは、電気的に接続され、ソース線ＳＬと、第１のトランジスタ１６０のソース電極とは、電気的に接続されている。さらに、ビット線ＢＬと、第１のトランジスタ１６０のドレイン電極と、第２のトランジスタ１６２のソース電極（またはドレイン電極）とは電気的に接続され、書き込み及び読み出しワード線Ｃと、容量素子１６４の電極の他方と、は電気的に接続され、書き込みワード線ＯＳＧと、第２のトランジスタ１６２のゲート電極とは電気的に接続されている。つまり、ソース線ＳＬが、図３（Ｂ）に示す構成における第１の配線（１ｓｔ  Ｌｉｎｅ）に、ビット線ＢＬが第２の配線（２ｎｄ  Ｌｉｎｅ）及び第３の配線（３ｒｄ  Ｌｉｎｅ）に、書き込みワード線ＯＳＧが第４の配線（４ｔｈ  Ｌｉｎｅ）に、書き込み及び読み出しワード線Ｃが第５の配線（５ｔｈ  Ｌｉｎｅ）に相当する。
【０１５６】
また、図４に示す半導体装置においては、各メモリセル１７０にソース線ＳＬをそれぞれ分割して設ける構成としたが、これに限られず、複数のメモリセルでソース線ＳＬを共有する構成としてもよい。
【０１５７】
また、ビット線ＢＬ、ソース線ＳＬ、書き込みワード線ＯＳＧ、書き込み及び読み出しワード線Ｃは、メモリセルアレイの周辺に形成された駆動回路と電気的に接続されている。当該駆動回路は、配線の種類ごとに独立して設けても良いし、複数の種類の配線が一つの駆動回路に電気的に接続されるように設けても良い。
【０１５８】
図４に示す半導体装置において、データの書き込み、保持、および読み出しは、基本的に図３の場合と同様である。図５に、図４に係る半導体装置の書き込み及び読み出し動作に係るタイミングチャートの一例を示す。
【０１５９】
具体的には、１行目の書き込みにおいて、１行１列目のメモリセルにデータ”１”、１行ｎ列目のメモリセルにデータ”０”をそれぞれ書き込み、ｍ行目の書き込みにおいて、ｍ行１列のメモリセルにデータ”０”、ｍ行ｎ列目のメモリセルにデータ”１”をそれぞれ書き込み、その後書き込まれた全データを読み出す場合について説明する。なお、メモリセルのノードＦＧに高電位（電源電位ＶＤＤなど）が与えられることでメモリセルにデータ”１”が書き込まれ、メモリセルのノードＦＧに低電位（接地電位ＧＮＤなど）が与えられることでメモリセルにデータ”０”が書き込まれるものとする。
【０１６０】
はじめに、書き込み動作について説明する。書き込み期間において、選択行である１行目の書き込みワード線ＯＳＧ１に電位ＶＨを与え、トランジスタ１６２をオン状態とする。また、非選択行である２行目乃至ｍ行目の書き込みワード線ＯＳＧ１乃至ＯＳＧｍに電位ＶＬを与え、トランジスタ１６２をオフ状態とする。ここで、電位ＶＨは、電源電位ＶＤＤにトランジスタ１６２のしきい値電圧を加えた電位より高い電位とすることが好ましい。このようにすることで、データの書き込み時に、ビット線ＢＬの電位がトランジスタ１６２のしきい値電圧分降下しても、データ”１”に対応する電源電位ＶＤＤをノードＦＧに書き込むことができる。
【０１６１】
そして、選択行である１行目の書き込みおよび読み出しワード線Ｃ１に低電位（接地電位ＧＮＤなど）を与え、非選択行である２行目乃至ｍ行目の書き込みおよび読み出しワード線Ｃ２乃至Ｃｍに電源電位ＶＤＤを与える。このように、２行目乃至ｍ行目の書き込みおよび読み出しワード線Ｃ２乃至Ｃｍに電源電位ＶＤＤを与えることにより、２行目乃至ｍ行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、トランジスタ１６０はオフ状態となる。従って、２行目乃至ｍ行目においては、ソース線ＳＬとビット線ＢＬ１乃至ＢＬｎとが異なる電位であっても、電流は流れない。
【０１６２】
また、ノードＦＧに接地電位ＧＮＤが与えられる場合において、ビット線ＢＬとソース線ＳＬに電流が生じることを抑制するために、ソース線ＳＬの電位を接地電位ＧＮＤとする。
【０１６３】
そして、１列目のビット線ＢＬ１に電源電位ＶＤＤを与え、ｎ列目のビット線ＢＬｎには接地電位ＧＮＤを与える。その結果、１行１列目のメモリセル１７０のフローティングゲート部ＦＧには電源電位ＶＤＤが、１行ｎ列目のメモリセル１７０のフローティングゲート部ＦＧには接地電位ＧＮＤが与えられる。つまり、１行１列目のメモリセルにデータ”１”、１行ｎ列目のメモリセルにデータ”０”が書き込まれる。
【０１６４】
それから、１行目の書き込みワード線ＯＳＧ１を電位ＶＬとして、１行目のトランジスタ１６２をオフ状態とすることで、書き込みを終了する。このとき、ビット線ＢＬの信号入力期間は、１行目の書き込みワード線ＯＳＧ１と、１行目の書き込みおよび読み出しワード線Ｃ１の信号入力期間より長くなるようにする。ビット線ＢＬの信号入力期間が短いと、メモリセルへのデータの誤書き込みが生じることがあるためである。以下、同様の方法を用いて２行目乃至ｍ行目のメモリセルにデータの書き込みを行うことができる。例えば、ｍ行目の書き込みを行う場合には、１行目乃至ｍ−１行目を非選択行とし、ｍ行目を選択行として上述の方法と同様の方法で書き込み動作を行えばよい。
【０１６５】
ここでメモリセル１７０は、図１または図２に示す半導体装置を用いて構成されているので、ノードＦＧに電荷を保持すべき期間、つまりトランジスタ１６２をオフ状態とすべき期間においても、ビット線ＢＬがトランジスタ１６２のバックゲート電極として機能するおそれがある。例えば、上述の書き込み期間において、非選択行のトランジスタ１６２はデータを保持するためにオフ状態とすべきであるが、選択行においてデータ”１”を書き込む列のビット線ＢＬには電源電位ＶＤＤが与えられるので、当該列のビット線ＢＬは非選択行においてトランジスタ１６２のバックゲートとして機能してしまうおそれがある。また、選択行のメモリセルのデータ”１”の書き込みを終了させる際に、当該メモリセルのビット線ＢＬには電源電位ＶＤＤが与えられているので、当該ビット線ＢＬがバックゲートとして機能するおそれがある。このように、トランジスタ１６２のバックゲートとして機能してしまうことにより、トランジスタ１６２のソース電極−ドレイン電極間にリーク電流が発生し、メモリセル１７０のデータが変動するおそれがある。
【０１６６】
しかし、図５に示すように、ビット線ＢＬに電源電位ＶＤＤが与えられているタイミングに合わせて、非選択行の書き込みワード線ＯＳＧに電位ＶＬを与え、選択行のトランジスタ１６２をオフ状態にするときに書き込みワード線ＯＳＧの電位を電位ＶＨから電位ＶＬにすることにより、ビット線ＢＬがトランジスタ１６２のバックゲート電極として機能しても、書き込みワード線ＯＳＧの電位がトランジスタ１６２のしきい値電圧より小さくなる。つまり、トランジスタ１６２をオフ状態とすべき期間において、少なくともビット線ＢＬに正の電位が与えられるときに、トランジスタ１６２のゲート電極、つまり書き込みワード線ＯＳＧに負の電位（電位ＶＬ）を与えてやることにより、ビット線ＢＬがトランジスタ１６２のバックゲート電極として機能しても、トランジスタ１６２のソース電極−ドレイン電極間にリーク電流が発生し、メモリセル１７０のデータが変動することを防ぐことができる。よって、本実施の形態に係る半導体装置のメモリリテンション特性を向上させることができる。特に書き込みワード線ＯＳＧに与えられる負の電位（電位ＶＬ）を上述の式（１）または式（２）を満たすような負の電位Ｖａとすることが好ましい。
【０１６７】
なお、トランジスタ１６２をオフ状態とすべき期間において、少なくともビット線ＢＬに正の電位が与えられるときには、書き込みワード線ＯＳＧに負の電位が与えられるようにすればよいので、例えば、図６に示すように、書き込みワード線ＯＳＧに接地電位ＧＮＤを与えず、トランジスタ１６２がオフ状態のときは常に書き込みワード線ＯＳＧに当該負の電位が与えられるようにしてもよい。
【０１６８】
次に、読み出し動作について説明する。読み出し期間において、選択行、非選択行に関わらず、書き込みワード線ＯＳＧに電位ＶＬを与え、トランジスタ１６２をオフ状態とする。
【０１６９】
そして、選択行である１行目の書き込みおよび読み出しワード線Ｃ１に低電位（接地電位ＧＮＤなど）を与え、非選択行である２行目乃至ｍ行目の書き込みおよび読み出しワード線Ｃ２乃至Ｃｍに電源電位ＶＤＤを与える。このように、２行目乃至ｍ行目の書き込みおよび読み出しワード線Ｃ２乃至Ｃｍに電源電位ＶＤＤを与えることにより、２行目乃至ｍ行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、トランジスタ１６０はオフ状態となる。従って、２行目乃至ｍ行目においては、ソース線ＳＬとビット線ＢＬ１乃至ＢＬｎとが異なる電位であっても、電流は流れない。
【０１７０】
ソース線ＳＬを電源電位ＶＤＤもしくは電源電位ＶＤＤよりいくらか低い電位（以下電位ＶＲと表記する）とする。メモリセルにデータ”１”が書き込まれている場合、ソース線ＳＬに電位ＶＲを与えることにより、ソース線ＳＬに電源電位ＶＤＤを与えるより、データ”１”の読み出しが可能である電位の幅を広くすることができるため好ましい。
【０１７１】
その結果、ビット線ＢＬ１−ソース線ＳＬ間は、１行１列目のメモリセル１７０はデータ”１”が書き込まれ、第１のトランジスタ１６０がオフ状態であるため、高抵抗状態となり、ビット線ＢＬ１は低電位（接地電位ＧＮＤ）になる。また、ビット線ＢＬｎ−ソース線ＳＬ間は、１行ｎ列目のメモリセル１７０はデータ”０”が書き込まれ、第１のトランジスタ１６０がオン状態であるため、低抵抗状態となり、ビット線ＢＬｎは高電位（電位ＶＲなど）になる。従って、ビット線ＢＬに接続される読み出し回路は、ビット線−ソース線間の抵抗状態の高低から、データを読み出すことができる。以下、同様の方法を用いて２行目乃至ｍ行目のメモリセルのデータの読み出しを行うことができる。例えば、ｍ行目の読み出しを行う場合には、１行目乃至ｍ−１行目を非選択行とし、ｍ行目を選択行として上述の方法と同様の方法で読み出し動作を行えばよい。
【０１７２】
ここでメモリセル１７０は、図１または図２に示す半導体装置を用いて構成されているので、ノードＦＧに電荷を保持すべき期間、つまりトランジスタ１６２をオフ状態とすべき期間においても、ビット線ＢＬがトランジスタ１６２のバックゲート電極として機能するおそれがある。例えば、上述の読み出し期間において、トランジスタ１６２はデータを保持するためにオフ状態とすべきであるが、選択行においてデータ”０”が書き込まれた列のビット線ＢＬは電位ＶＲとなるので、当該列のビット線ＢＬはトランジスタ１６２のバックゲートとして機能してしまうおそれがある。このように、トランジスタ１６２のバックゲートとして機能してしまうことにより、トランジスタ１６２のソース電極−ドレイン電極間にリーク電流が発生し、メモリセル１７０のデータが変動するおそれがある。
【０１７３】
しかし、図５に示すように、ビット線ＢＬが電位ＶＲになるタイミングに合わせて、書き込みワード線ＯＳＧに電位ＶＬを与えることにより、ビット線ＢＬがトランジスタ１６２のバックゲート電極として機能しても、書き込みワード線ＯＳＧの電位がトランジスタ１６２のしきい値電圧より小さくなる。つまり、トランジスタ１６２をオフ状態とすべき期間において、少なくともビット線ＢＬに正の電位が与えられるときに、トランジスタ１６２のゲート電極、つまり書き込みワード線ＯＳＧに負の電位（電位ＶＬ）を与えることにより、ビット線ＢＬがトランジスタ１６２のバックゲート電極として機能しても、トランジスタ１６２のソース電極−ドレイン電極間にリーク電流が発生し、メモリセル１７０のデータが変動することを防ぐことができる。よって、本実施の形態に係る半導体装置のメモリリテンション特性を向上させることができる。特に書き込みワード線ＯＳＧに与えられる負の電位（電位ＶＬ）を上述の式（１）または式（２）を満たすような負の電位Ｖａとすることが好ましい。
【０１７４】
なお、トランジスタ１６２をオフ状態とすべき期間において、少なくともビット線ＢＬに正の電位が与えられるときには、書き込みワード線ＯＳＧに負の電位が与えられるようにすればよいので、例えば、図６に示すように、書き込みワード線ＯＳＧに接地電位ＧＮＤを与えず、トランジスタ１６２がオフ状態のときは常に書き込みワード線ＯＳＧに当該負の電位が与えられるようにしてもよい。
【０１７５】
なお、スタンバイ及びデータ保持期間においては、図４に示す回路中のトランジスタ１６２がオフ状態となるようにする。
【０１７６】
なお、図４に示す回路構成の半導体装置においては、メモリセル１７０における第２の配線と第３の配線を接続し、ビット線ＢＬとしたが、開示する発明に係る半導体装置は、これに限られるものではなく、第２の配線と第３の配線を分割する回路構成としてもよい。
【０１７７】
また、図４に示す回路構成の半導体装置においては、ビット線ＢＬとソース線ＳＬの間に同じ列のメモリセル１７０を構成するトランジスタ１６０およびトランジスタ１６２を並列に接続する回路構成としたが、開示する発明に係る半導体装置はこれに限られるものではない。例えば、ビット線ＢＬとソース線ＳＬの間に同じ列のメモリセル１７０を構成するトランジスタ１６０を直列に接続する回路構成としてもよいし、ビット線ＢＬとソース線ＳＬの間に同じ列のメモリセル１７０を構成するトランジスタ１６２を直列に接続する回路構成としてもよい。
【０１７８】
なお、図４に示す回路構成の半導体装置においては、書き込み用トランジスタ（トランジスタ１６２）にｎチャネル型トランジスタを用い、読み出し用トランジスタ（トランジスタ１６０）にｐチャネル型トランジスタを用いる場合を例に説明したが、開示する発明に係る半導体装置はこれに限られるものではなく、書き込み用トランジスタにｐチャネル型トランジスタを用いてもよいし、読み出し用トランジスタにｎチャネル型トランジスタを用いるような回路構成としてもよい。
【０１７９】
なお、開示する発明の半導体装置に関する動作方法、動作電圧などについては、上述の構成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能である。
【０１８０】
以上のように、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体を用いたトランジスタとは、少なくとも一部が重畳し、特に、酸化物半導体以外の材料を用いたトランジスタのソース領域またはドレイン領域と酸化物半導体層の一部が重畳するように設けられていることにより、半導体装置の高集積化を図ることができる。さらに、酸化物半導体を用いたトランジスタをオフ状態とするべき期間において、少なくとも酸化物半導体以外の材料を用いたトランジスタのソース領域またはドレイン領域に正の電位があたえられるときに酸化物半導体を用いたトランジスタのゲート電極に負の電位をあたえることにより、半導体装置のメモリリテンション特性を向上させることができる。
【０１８１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８２】
（実施の形態２）
本実施の形態においては、先の実施の形態において、図１に示す半導体装置の作製方法について図７乃至図１１を参照して説明する。
【０１８３】
〈ＳＯＩ基板の作製方法〉
まず、先の実施の形態に示す半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図７を参照して説明する。
【０１８４】
まず、ベース基板として半導体基板５００を準備する（図７（Ａ）参照）。半導体基板５００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ  Ｇｒａｄｅ  Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
【０１８５】
なお、半導体基板５００に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
【０１８６】
半導体基板５００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて洗浄を行うのが好ましい。
【０１８７】
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図７（Ｂ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
【０１８８】
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
【０１８９】
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図７（Ｃ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【０１９０】
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
【０１９１】
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【０１９２】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。
【０１９３】
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【０１９４】
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図７（Ｄ）参照）。
【０１９５】
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
【０１９６】
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
【０１９７】
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３＋の割合を高めることで、イオン照射の効率を向上させることができる。
【０１９８】
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。
【０１９９】
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。
【０２００】
次に、半導体基板５００と、単結晶半導体基板５１０とを対向させ、酸化膜５１２を介して密着させる。これにより、半導体基板５００と、単結晶半導体基板５１０とが貼り合わされる（図７（Ｅ）参照）。なお、単結晶半導体基板５１０と貼り合わせる半導体基板５００の表面に酸化膜または窒化膜を成膜してもよい。
【０２０１】
貼り合わせの際には、半導体基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板５００と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
【０２０２】
なお、単結晶半導体基板５１０と半導体基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０と半導体基板５００との界面での接合強度を向上させることができる。
【０２０３】
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
【０２０４】
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板５００と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
【０２０５】
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、半導体基板５００上に、酸化膜５１２を介して単結晶半導体層５１６を形成する（図７（Ｆ）参照）。
【０２０６】
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、５００℃以下（４００℃以上）とすると、より効果的である。
【０２０７】
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。
【０２０８】
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図７（Ｇ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
【０２０９】
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
【０２１０】
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図７（Ｇ）参照）。
【０２１１】
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図８乃至図１１を参照して説明する。
【０２１２】
〈下部のトランジスタの作製方法〉
はじめに下部のトランジスタ１６０の作製方法について、図８および図９を参照して説明する。なお、図８および図９は、図７に示す方法で作成したＳＯＩ基板の一部であって、図１（Ａ）または図２（Ａ）に示す下部のトランジスタに相当する断面工程図である。
【０２１３】
まず、単結晶半導体層５１８を島状に加工して、半導体層１２０を形成する（図８（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０２１４】
次に、半導体層１２０を覆うように絶縁層１２２を形成する（図８（Ｂ）参照）。絶縁層１２２は、後にゲート絶縁層となるものである。絶縁層１２２は、例えば、半導体層１２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
【０２１５】
次に、絶縁層１２２上にマスク１２４を形成し、一導電性を付与する不純物元素を半導体層１２０に添加して、不純物領域１２６を形成する（図８（Ｃ）参照）。なお、ここでは、不純物元素を添加した後、マスク１２４は除去する。
【０２１６】
次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領域の一部を除去することにより、ゲート絶縁層１２２ａを形成する（図８（Ｄ）参照）。絶縁層１２２の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。
【０２１７】
次に、ゲート絶縁層１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａおよび導電層１２８ｂを形成する（図８（Ｅ）参照）。
【０２１８】
ゲート電極１２８ａおよび導電層１２８ｂに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。
【０２１９】
次に、ゲート電極１２８ａおよび導電層１２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、および不純物領域１３０を形成する（図９（Ａ）参照）。ここでは、ｐ型トランジスタを形成するために、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加する。なお、ここではｐ型トランジスタを形成するために硼素やアルミニウムを添加しているが、ｎ型トランジスタを形成する場合には、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加すればよい。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不純物領域１３２、不純物領域１３０の順に高くなる。
【０２２０】
次に、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁層１３６、絶縁層１３８および絶縁層１４０を形成する（図９（Ｂ）参照）。
【０２２１】
絶縁層１３６、絶縁層１３８、絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３６、絶縁層１３８、絶縁層１４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３６、絶縁層１３８、絶縁層１４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３６や絶縁層１３８、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１３６として酸化窒化シリコン、絶縁層１３８として窒化酸化シリコン、絶縁層１４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１３６、絶縁層１３８および絶縁層１４０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。
【０２２２】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３８および絶縁層１４０を平坦化する（図９（Ｃ）参照）。ここでは、絶縁層１３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層１３８に窒化酸化シリコンを用い、絶縁層１４０に酸化シリコンを用いた場合、絶縁層１３８はエッチングストッパとして機能する。
【０２２３】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ処理やエッチング処理を行うことにより、ゲート電極１２８ａおよび導電層１２８ｂの上面を露出させる（図９（Ｄ）参照）。ここでは、ゲート電極１２８ａおよび導電層１２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極１２８ａおよび導電層１２８ｂの一部を露出させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶縁層１３６、絶縁層１３８、絶縁層１４０の表面は可能な限り平坦にしておくことが好ましい。
【０２２４】
以上の工程により、下部のトランジスタ１６０を形成することができる（図９（Ｄ）参照）。
【０２２５】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０２２６】
〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ１６２の作製方法について、図１０および図１１を参照して説明する。
【０２２７】
まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１３６、絶縁層１３８、絶縁層１４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１０（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１３６、絶縁層１３８、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
【０２２８】
酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、一元系金属酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０２２９】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。
【０２３０】
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。
【０２３１】
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
【０２３２】
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。
【０２３３】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを用いることもできる。
【０２３４】
また、ＩＴＺＯと呼ばれるＩｎ−Ｓｎ−Ｚｎ系酸化物を形成する場合は、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
【０２３５】
酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。
【０２３６】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０２３７】
例えば、酸化物半導体層は、次のように形成することができる。
【０２３８】
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
【０２３９】
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
【０２４０】
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
【０２４１】
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
【０２４２】
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【０２４３】
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。ここで、加工された酸化物半導体層１４４は、少なくともトランジスタ１６０のソース領域またはドレイン領域の一部と重畳するように設けられる。このように酸化物半導体層１４４を設けることにより、半導体装置の高集積化を図ることができる。
【０２４４】
その後、酸化物半導体層１４４に対して、熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質などの不純物をさらに除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０２４５】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
【０２４６】
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０２４７】
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図１０（Ｂ）参照）。
【０２４８】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２４９】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【０２５０】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０２５１】
導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０２５２】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０２５３】
また、図１０（Ｂ）とは別の一例として、酸化物半導体層１４４とソース電極およびドレイン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができる。酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層して、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０２５４】
例えば、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層、ソース電極１４２ａ、ドレイン電極１４２ｂを形成することができる。
【０２５５】
また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成してもよい。ソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、さらに島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成することもできる。
【０２５６】
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
【０２５７】
酸化物導電層を酸化物半導体層とソース電極及びドレイン電極との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。また、酸化物半導体層１４４、酸化物導電層、金属材料からなるドレイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができる。
【０２５８】
ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるために有効である。金属電極（モリブデン、タングステン等）と酸化物半導体層との接触に比べ、金属電極（モリブデン、タングステン等）と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。
【０２５９】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１０（Ｃ）参照）。
【０２６０】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０２６１】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０２６２】
また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁層１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０２６３】
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２６４】
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０２６５】
また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０２６６】
例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２６７】
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をＩ型化またはＩ型に限りなく近い酸化物半導体とすることができる。
【０２６８】
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層１４６および下地絶縁層の双方に適用しても良い。
【０２６９】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。当該熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填することができる。この意味において、当該熱処理を、加酸化（加酸素化）処理と呼ぶこともできる。
【０２７０】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に加酸化処理を行っているが、加酸化処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に加酸化処理を行っても良い。また、脱水化処理または脱水素化処理に続けて加酸化処理を行っても良い。
【０２７１】
上述のように、脱水化処理または脱水素化処理と、酸素ドープ処理または加酸化処理とを適用し、酸化物半導体層１４４中の水素原子を含む物質などの不純物を低減し、酸素欠損を補填することで、酸化物半導体層１４４を高純度化することができる。
【０２７２】
このように高純度化され、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０２７３】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図１０（Ｄ）参照）。
【０２７４】
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
【０２７５】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図１１（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２７６】
次に、ゲート絶縁層１４６、絶縁層１５０に、ソース電極１４２ａにまで達する開口を形成する。その後、絶縁層１５０上にソース電極１４２ａと接する配線１５４を形成する（図１１（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０２７７】
配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。ここで、配線１５４は、少なくとも酸化物半導体層１４４の一部と重畳するように設けられる。このように配線１５４を設けることにより、半導体装置の高集積化を図ることができる。
【０２７８】
より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２７９】
絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
【０２８０】
ここで、導電層１２８ｂを用いずに、不純物領域１２６とソース電極１４２ａとの接続と、ソース電極１４２ａと配線１５４との接続とを重畳させる場合について説明する。この場合、不純物領域１２６上に形成された絶縁層１３６、絶縁層１３８および絶縁層１４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにソース電極１４２ａを形成した後、ゲート絶縁層１４６および絶縁層１５０において、下部のコンタクトと重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線１５４を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極１４２ａが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。
【０２８１】
本実施の形態に示すように、導電層１２８ｂを用いることにより、ソース電極１４２ａを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０２８２】
次に、配線１５４を覆うように絶縁層１５６を形成する（図１１（Ｃ）参照）。
【０２８３】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図１１（Ｃ）参照）。
【０２８４】
なお、トランジスタ１６２において、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図１に示すトランジスタ１６２に酸化物導電層を設けたトランジスタ１６２ａ、１６２ｂを図１２（Ａ）（Ｂ）に示す。
【０２８５】
図１２（Ａ）（Ｂ）のトランジスタ１６２ａ、１６２ｂは、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層４０４ａ、４０４ｂが形成されている。図１２（Ａ）（Ｂ）のトランジスタ１６２ａ、１６２ｂは作製工程により酸化物導電層４０４ａ、４０４ｂの形状が異なる例である。
【０２８６】
図１２（Ａ）のトランジスタ１６２ａでは、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂを形成する。
【０２８７】
図１２（Ｂ）のトランジスタ１６２ｂでは、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する。
【０２８８】
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
【０２８９】
酸化物導電層４０４ａ、４０４ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化シリコンとインジウムスズ酸化物の化合物、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
【０２９０】
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ１６２ａ、１６２ｂが高速動作をすることができる。
【０２９１】
また、酸化物半導体層１４４、酸化物導電層４０４ａ、４０４ｂ、ドレイン電極１４２ｂの構成とすることによって、トランジスタ１６２ａ、１６２ｂの耐圧を向上させることができる。
【０２９２】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、オフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
【０２９３】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０２９４】
また、本実施の形態において示す半導体装置では、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体を用いたトランジスタとは、少なくとも一部が重畳し、特に、酸化物半導体以外の材料を用いたトランジスタのソース領域またはドレイン領域と酸化物半導体層の一部が重畳するように設けられていることにより、半導体装置の高集積化を図ることができる。さらに、酸化物半導体を用いたトランジスタをオフ状態とするべき期間において、少なくとも酸化物半導体以外の材料を用いたトランジスタのソース領域またはドレイン領域に正の電位があたえられるときに酸化物半導体を用いたトランジスタのゲート電極に負の電位をあたえることにより、半導体装置のメモリリテンション特性を向上させることができる。
【０２９５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２９６】
（実施の形態３）
先の実施の形態において、トランジスタ１６２の半導体層に用いることのできる酸化物半導体層の一形態を、図１３を用いて説明する。
【０２９７】
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
【０２９８】
絶縁層４００上に絶縁層４３７を形成する。本実施の形態では、絶縁層４３７として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。
【０２９９】
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
【０３００】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
【０３０１】
なお、ＩＴＺＯと呼ばれるＩｎ−Ｓｎ−Ｚｎ系酸化物を形成する場合は、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
【０３０２】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図１３（Ａ）参照）。
【０３０３】
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、Ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
【０３０４】
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
【０３０５】
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
【０３０６】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
【０３０７】
なお、ＩＴＺＯと呼ばれるＩｎ−Ｓｎ−Ｚｎ系酸化物を形成する場合は、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いるとよい。
【０３０８】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図１３（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
【０３０９】
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
【０３１０】
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図１３（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
【０３１１】
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
【０３１２】
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０３１３】
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、Ｃ軸配向を有した結晶（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ；  ＣＡＡＣとも呼ぶ）である。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
【０３１４】
なお、第１及び第２の結晶性酸化物半導体層は、少なくともＺｎを有する酸化物材料であり、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料などがある。また、Ｉｎ−Ｓｉ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材料を用いてもよい。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０３１５】
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
【０３１６】
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、本明細書に開示する半導体装置に適用できるトランジスタ１６２に、適宜用いることができる。
【０３１７】
また、酸化物半導体層として本実施の形態の酸化物半導体積層を用いた実施の形態３におけるトランジスタにおいては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向（一方の面から他方の面に流れる方向、具体的に図１では上下方向）に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
【０３１８】
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
【０３１９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３２０】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１４を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０３２１】
図１４（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０３２２】
図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０３２３】
図１４（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０３２４】
図１４（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０３２５】
図１４（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０３２６】
図１４（Ｆ）は、テレビジョン装置であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０３２７】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【０３２８】
（実施の形態５）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。
【０３２９】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０３３０】
【数６】
0005781865.tif 000007
【０３３１】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表現される。
【０３３２】
【数７】
0005781865.tif 000008
【０３３３】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下の式で表現できる。
【０３３４】
【数８】
0005781865.tif 000009
【０３３５】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０３３６】
【数９】
0005781865.tif 000010
【０３３７】
当該式の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３３８】
このようにして求めた欠陥密度等をもとに数６および数７よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３３９】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
【０３４０】
【数１０】
0005781865.tif 000011
【０３４１】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数１０の第２項が増加するため、移動度μ１は低下することがわかる。
【０３４２】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１８に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３４３】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁物の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０３４４】
図１８で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０３４５】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１９乃至図２１に示す。なお、計算に用いたトランジスタの断面構造を図２２に示す。図２２に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃを有する。半導体領域８１０３ａおよび半導体領域８１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０３４６】
図２２（Ａ）に示すトランジスタは、下地絶縁層８１０１と、下地絶縁層８１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成される。トランジスタは半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域８１０３ｂと、ゲート８１０５を有する。ゲート８１０５の幅を３３ｎｍとする。
【０３４７】
ゲート８１０５と半導体領域８１０３ｂの間には、ゲート絶縁物８１０４を有し、また、ゲート８１０５の両側面には側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂ、ゲート８１０５の上部には、ゲート８１０５と他の配線との短絡を防止するための絶縁物８１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域８１０３ａおよび半導体領域８１０３ｃに接して、ソース８１０８ａおよびドレイン８１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０３４８】
図２２（Ｂ）に示すトランジスタは、下地絶縁層８１０１と、酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成され、半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれた真性の半導体領域８１０３ｂと、幅３３ｎｍのゲート８１０５とゲート絶縁物８１０４と側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂと絶縁物８１０７とソース８１０８ａおよびドレイン８１０８ｂを有する点で図２２（Ａ）に示すトランジスタと同じである。
【０３４９】
図２２（Ａ）に示すトランジスタと図２２（Ｂ）に示すトランジスタの相違点は、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域の導電型である。図２２（Ａ）に示すトランジスタでは、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃであるが、図２２（Ｂ）に示すトランジスタでは、真性の半導体領域８１０３ｂである。すなわち、図２２（Ｂ）に示す半導体層において、半導体領域８１０３ａ（半導体領域８１０３ｃ）とゲート８１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物８１０６ａ（側壁絶縁物８１０６ｂ）の幅と同じである。
【０３５０】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１９は、図２２（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３５１】
図１９（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０３５２】
図２０は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２０（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２０（Ｂ）は１０ｎｍとしたものであり、図２０（Ｃ）は５ｎｍとしたものである。
【０３５３】
また、図２１は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２１（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍとしたものである。
【０３５４】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０３５５】
なお、移動度μのピークは、図１９では８０ｃｍ２／Ｖｓ程度であるが、図２０では６０ｃｍ２／Ｖｓ程度、図２１では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０３５６】
（実施の形態６）
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させた場合について、図２３乃至２９を用いて説明する。
【０３５７】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０３５８】
例えば、図２３（Ａ）乃至図２３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０３５９】
図２３（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２３（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０３６０】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０３６１】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０３６２】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３６３】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２３（Ａ）と図２３（Ｂ）の対比からも確認することができる。
【０３６４】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３６５】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３６６】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３６７】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３６８】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３６９】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３７０】
試料１のプラスＢＴ試験の結果を図２４（Ａ）に、マイナスＢＴ試験の結果を図２４（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２５（Ａ）に、マイナスＢＴ試験の結果を図２５（Ｂ）に示す。
【０３７１】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３７２】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０３７３】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３７４】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３７５】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３７６】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３７７】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３７８】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３７９】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３８０】
図２８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３８１】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３８２】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３８３】
図２９に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３８４】
具体的には、図２９に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０３８５】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３８６】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３８７】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３８８】
図２６に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２７（Ａ）に基板温度としきい値電圧の関係を、図２７（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３８９】
図２７（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３９０】
また、図２７（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３９１】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【実施例１】
【０３９２】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３０などを用いて説明する。
【０３９３】
図３０は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３０（Ａ）にトランジスタの上面図を示す。また、図３０（Ｂ）に図３０（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０３９４】
図３０（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁層１０２と、下地絶縁層１０２の周辺に設けられた保護絶縁膜１０４と、下地絶縁層１０２および保護絶縁膜１０４上に設けられた高抵抗領域１０６ａおよび低抵抗領域１０６ｂを有する酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８を介して酸化物半導体膜１０６と重畳して設けられたゲート電極１１０と、ゲート電極１１０の側面と接して設けられた側壁絶縁膜１１２と、少なくとも低抵抗領域１０６ｂと接して設けられた一対の電極１１４と、少なくとも酸化物半導体膜１０６、ゲート電極１１０および一対の電極１１４を覆って設けられた層間絶縁膜１１６と、層間絶縁膜１１６に設けられた開口部を介して少なくとも一対の電極１１４の一方と接続して設けられた配線１１８と、を有する。
【０３９５】
なお、図示しないが、層間絶縁膜１１６および配線１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【実施例２】
【０３９６】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０３９７】
図３１は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３１（Ａ）はトランジスタの上面図である。また、図３１（Ｂ）は図３１（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０３９８】
図３１（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁層６０２と、下地絶縁層６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁層６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
【０３９９】
基板６００としてはガラス基板を、下地絶縁層６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁層６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
【０４００】
なお、図３１（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０４０１】
１００    基板
１０２    下地絶縁層
１０４    保護絶縁膜
１０６ａ    高抵抗領域
１０６ｂ    低抵抗領域
１０６    酸化物半導体膜
１０８    ゲート絶縁層
１１０    ゲート電極
１１２    側壁絶縁膜
１１４    一対の電極
１１６    層間絶縁膜
１１８    配線
１２０    半導体層
１２２    絶縁層
１２４    マスク
１２６    不純物領域
１３０    不純物領域
１３２    不純物領域
１３４    チャネル形成領域
１３６    絶縁層
１３８    絶縁層
１４０    絶縁層
１４４    酸化物半導体層
１４６    ゲート絶縁層
１５０    絶縁層
１５４    配線
１５６    絶縁層
１５７    絶縁層
１５８    導電層
１６０    トランジスタ
１６２    トランジスタ
１６２ａ    トランジスタ
１６２ｂ    トランジスタ
１６４    容量素子
１７０    メモリセル
４００    絶縁層
４３７    絶縁層
４５３    酸化物半導体層
５００    半導体基板
５１０    単結晶半導体基板
５１２    酸化膜
５１４    脆化領域
５１６    単結晶半導体層
５１８    単結晶半導体層
６００    基板
６０２    下地絶縁層
６０４    一対の電極
６０６    酸化物半導体膜
６０８    ゲート絶縁層
６１０    ゲート電極
６１４  一対の電極
６１６    層間絶縁膜
６１８    配線
６２０    保護膜
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１１    本体
７１２    スタイラス
７１３    表示部
７１４    操作ボタン
７１５    外部インターフェイス
７２０    電子書籍
７２１    筐体
７２３    筐体
７２５    表示部
７２７    表示部
７３１    電源
７３３    操作キー
７３５    スピーカー
７３７    軸部
７４０    筐体
７４１    筐体
７４２    表示パネル
７４３    スピーカー
７４４    マイクロフォン
７４５    操作キー
７４６    ポインティングデバイス
７４７    カメラ用レンズ
７４８    外部接続端子
７４９    太陽電池セル
７５０    外部メモリスロット
７６１    本体
７６３    接眼部
７６４    操作スイッチ
７６５    表示部
７６６    バッテリー
７６７    表示部
７７０    テレビジョン装置
７７１    筐体
７７３    表示部
７７５    スタンド
７８０    リモコン操作機
１２２ａ    ゲート絶縁層
１２８ａ    ゲート電極
１２８ｂ    導電層
１４２ａ    ソース電極
１４２ｂ    ドレイン電極
１４８ａ    ゲート電極
１４８ｂ    導電層
４０４ａ    酸化物導電層
４０４ｂ    酸化物導電層
４５０ａ    結晶性酸化物半導体層
４５０ｂ    結晶性酸化物半導体層
８１０１    下地絶縁層
８１０２    埋め込み絶縁物
８１０３ａ    半導体領域
８１０３ｂ    半導体領域
８１０３ｃ    半導体領域
８１０４    ゲート絶縁物
８１０５    ゲート
８１０６ａ    側壁絶縁物
８１０６ｂ    側壁絶縁物
８１０７    絶縁物
８１０８ａ    ソース
８１０８ｂ    ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図１６】
0005781865.tif 000041
【図１７】
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【図３２】
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