(57)【特許請求の範囲】
【請求項１】
第１および第２のアナログデータ信号の差動信号を入力とし、クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方を選択的に出力する第１のセレクタと、
前記第１および第２のアナログデータ信号の差動信号を入力とし、前記クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方を選択的に出力する第２のセレクタと、
前記第１のセレクタの出力信号と前記第２のセレクタの出力信号との差信号を出力する減算回路と、
前記第１のアナログデータ信号の差動信号を前記第１および第２のセレクタに入力する第１のデータバッファと、
前記第２のアナログデータ信号の差動信号を前記第１および第２のセレクタに入力する第２のデータバッファと、
前記クロック信号の差動信号を前記第１および第２のセレクタに入力するクロックバッファとを備え、
前記第１のデータバッファ、前記第２のデータバッファ、前記クロックバッファの各々は、
入力がバッファの差動入力端子に接続された第１のエミッタフォロアと、
この第１のエミッタフォロアから出力される差動信号を入力とするバッファ用の差動増幅器と、
この差動増幅器から出力される差動信号を入力とし、出力がバッファの差動出力端子に接続された第２のエミッタフォロアと、
前記第１のエミッタフォロアに定電流を供給するバッファ用の第１の電流源と、
前記バッファ用の差動増幅器に定電流を供給するバッファ用の第２の電流源と、
前記第２のエミッタフォロアに定電流を供給するバッファ用の第３の電流源とから構成され、
前記バッファ用の差動増幅器は、前記第１のエミッタフォロアから出力される差動信号を入力とする差動構成の第１、第２のトランジスタと、この第１、第２のトランジスタから出力される差動信号を前記第２のエミッタフォロアに出力する差動構成の第３、第４のトランジスタとが、カスコード接続されていることを特徴とするアナログマルチプレクサ。
【請求項２】
第１および第２のアナログデータ信号の差動信号を入力とし、クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方を選択的に出力する第１のセレクタと、
前記第１および第２のアナログデータ信号の差動信号を入力とし、前記クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方を選択的に出力する第２のセレクタと、
前記第１のセレクタの出力信号と前記第２のセレクタの出力信号との差信号を出力する減算回路とを備え、
前記第１のセレクタ、前記第２のセレクタの各々は、
入力が前記第１のアナログデータ信号用の非反転入力端子及び反転入力端子に接続され、出力が非反転出力端子及び反転出力端子に接続されたセレクタ用の第１の差動増幅器と、
入力が前記第２のアナログデータ信号用の非反転入力端子及び反転入力端子に接続され、出力が非反転出力端子及び反転出力端子に接続されたセレクタ用の第２の差動増幅器と、
入力がクロック信号用の非反転制御入力端子及び反転制御入力端子に接続され、出力が前記セレクタ用の第１の差動増幅器を構成する差動構成の第１、第２のトランジスタのエミッタ及び前記セレクタ用の第２の差動増幅器を構成する差動構成の第３、第４のトランジスタのエミッタに接続されたセレクタ用の第３の差動増幅器と、
前記セレクタ用の第１乃至第３の差動増幅器に定電流を供給するセレクタ用の電流源とから構成され、
前記第１のセレクタは、前記第１のアナログデータ信号用の非反転入力端子に第１のアナログデータ信号の非反転信号が入力され、前記第１のアナログデータ信号用の反転入力端子に第１のアナログデータ信号の反転信号が入力され、前記第２のアナログデータ信号用の非反転入力端子に第２のアナログデータ信号の非反転信号が入力され、前記第２のアナログデータ信号用の反転入力端子に第２のアナログデータ信号の反転信号が入力され、前記クロック信号用の非反転制御入力端子にクロック信号の非反転信号が入力され、前記クロック信号用の反転制御入力端子にクロック信号の反転信号が入力され、
前記第２のセレクタは、前記第１のアナログデータ信号用の非反転入力端子に第１のアナログデータ信号の反転信号が入力され、前記第１のアナログデータ信号用の反転入力端子に第１のアナログデータ信号の非反転信号が入力され、前記第２のアナログデータ信号用の非反転入力端子に第２のアナログデータ信号の反転信号が入力され、前記第２のアナログデータ信号用の反転入力端子に第２のアナログデータ信号の非反転信号が入力され、前記クロック信号用の非反転制御入力端子にクロック信号の非反転信号が入力され、前記クロック信号用の反転制御入力端子にクロック信号の反転信号が入力されることを特徴とするアナログマルチプレクサ。
【請求項３】
第１および第２のアナログデータ信号の差動信号を入力とし、クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方を選択的に出力する第１のセレクタと、
前記第１および第２のアナログデータ信号の差動信号を入力とし、前記クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方を選択的に出力する第２のセレクタと、
前記第１のセレクタの出力信号と前記第２のセレクタの出力信号との差信号を出力する減算回路とを備え、
前記第１のセレクタ、前記第２のセレクタの各々は、
入力が前記第１のアナログデータ信号用の非反転入力端子及び反転入力端子に接続され、出力が非反転出力端子及び反転出力端子に接続されたセレクタ用の第１の差動増幅器と、
入力が前記第２のアナログデータ信号用の非反転入力端子及び反転入力端子に接続され、出力が非反転出力端子及び反転出力端子に接続されたセレクタ用の第２の差動増幅器と、
入力がクロック信号用の非反転制御入力端子及び反転制御入力端子に接続され、出力が前記セレクタ用の第１の差動増幅器を構成する差動構成の第１、第２のトランジスタのエミッタ及び前記セレクタ用の第２の差動増幅器を構成する差動構成の第３、第４のトランジスタのエミッタに接続されたセレクタ用の第３の差動増幅器と、
前記セレクタ用の第１乃至第３の差動増幅器に定電流を供給するセレクタ用の電流源とから構成され、
前記第１のセレクタは、前記第１のアナログデータ信号用の非反転入力端子に第１のアナログデータ信号の非反転信号が入力され、前記第１のアナログデータ信号用の反転入力端子に第１のアナログデータ信号の反転信号が入力され、前記第２のアナログデータ信号用の非反転入力端子に第２のアナログデータ信号の非反転信号が入力され、前記第２のアナログデータ信号用の反転入力端子に第２のアナログデータ信号の反転信号が入力され、前記クロック信号用の非反転制御入力端子にクロック信号の非反転信号が入力され、前記クロック信号用の反転制御入力端子にクロック信号の反転信号が入力され、
前記第２のセレクタは、前記第１のアナログデータ信号用の非反転入力端子に第２のアナログデータ信号の反転信号が入力され、前記第１のアナログデータ信号用の反転入力端子に第２のアナログデータ信号の非反転信号が入力され、前記第２のアナログデータ信号用の非反転入力端子に第１のアナログデータ信号の反転信号が入力され、前記第２のアナログデータ信号用の反転入力端子に第１のアナログデータ信号の非反転信号が入力され、前記クロック信号用の非反転制御入力端子にクロック信号の反転信号が入力され、前記クロック信号用の反転制御入力端子にクロック信号の非反転信号が入力されることを特徴とするアナログマルチプレクサ。
【請求項４】
請求項２または３記載のアナログマルチプレクサにおいて、
さらに、前記第１のセレクタ、前記第２のセレクタの各々は、
ベースが前記クロック信号用の非反転制御入力端子に接続され、コレクタが前記セレクタ用の第３の差動増幅器を構成する差動構成の第５、第６のトランジスタのうちの第６のトランジスタのコレクタに接続され、エミッタがオープン状態とされたセレクタ用の第７のトランジスタと、
ベースが前記クロック信号用の反転制御入力端子に接続され、コレクタが前記セレクタ用の第３の差動増幅器を構成する差動構成の第５、第６のトランジスタのうちの第５のトランジスタのコレクタに接続され、エミッタがオープン状態とされたセレクタ用の第８のトランジスタと、
前記セレクタ用の第１の差動増幅器を構成する差動構成の第１、第２のトランジスタのエミッタと前記第５のトランジスタのコレクタとの間に設けられたセレクタ用の第１、第２のエミッタ抵抗と、
前記セレクタ用の第２の差動増幅器を構成する差動構成の第３、第４のトランジスタのエミッタと前記第６のトランジスタのコレクタとの間に設けられたセレクタ用の第３、第４のエミッタ抵抗と、
前記第５、第６のトランジスタのエミッタと前記セレクタ用の電流源との間に設けられたセレクタ用の第５、第６のエミッタ抵抗とを備え、
前記セレクタ用の第５、第６のエミッタ抵抗は、前記セレクタ用の第１乃至第４のエミッタ抵抗よりも小さい値であることを特徴とするアナログマルチプレクサ。
【請求項５】
第１および第２のアナログデータ信号の差動信号を入力とし、クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方の差動信号を選択的に出力する第１のセレクタと、
前記第１および第２のアナログデータ信号の差動信号を入力とし、前記クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方の差動信号を選択的に出力する第２のセレクタと、
前記第１のセレクタの出力信号と前記第２のセレクタの出力信号との差信号を出力する減算回路とを備え、
前記減算回路は、
非反転入力端子が前記第１のセレクタの非反転出力端子に接続され、反転入力端子が前記第１のセレクタの反転出力端子に接続された第１の入力バッファと、
非反転入力端子が前記第２のセレクタの非反転出力端子に接続され、反転入力端子が前記第２のセレクタの反転出力端子に接続された第２の入力バッファと、
前記第１のセレクタ用の非反転入力端子が前記第１の入力バッファの非反転出力端子に接続され、前記第１のセレクタ用の反転入力端子が前記第１の入力バッファの反転出力端子に接続され、前記第２のセレクタ用の非反転入力端子が前記第２の入力バッファの反転出力端子に接続され、前記第２のセレクタ用の反転入力端子が前記第２の入力バッファの非反転出力端子に接続された加算回路とから構成されることを特徴とするアナログマルチプレクサ。
【請求項６】
請求項５記載のアナログマルチプレクサにおいて、
前記加算回路は、
入力が前記第１のセレクタ用の非反転入力端子及び反転入力端子に接続され、出力が減算回路の非反転出力端子及び反転出力端子に接続された加算用の第１の差動増幅器と、
入力が前記第２のセレクタ用の非反転入力端子及び反転入力端子に接続され、出力が減算回路の非反転出力端子及び反転出力端子に接続された加算用の第２の差動増幅器と、
前記加算用の第１の差動増幅器に定電流を供給する加算用の第１の電流源と、
前記加算用の第２の差動増幅器に定電流を供給する加算用の第２の電流源と、
一端が減算回路の非反転出力端子に接続され、他端が電源電圧に接続された第１の負荷抵抗と、
一端が減算回路の反転出力端子に接続され、他端が電源電圧に接続された第２の負荷抵抗と、
一端が前記加算用の第１の差動増幅器を構成する差動構成の第１、第２のトランジスタのエミッタに接続された加算用の第１、第２のエミッタ抵抗と、
一端が前記加算用の第２の差動増幅器を構成する差動構成の第３、第４のトランジスタのエミッタに接続された加算用の第３、第４のエミッタ抵抗と、
アノードが前記加算用の第１、第２のエミッタ抵抗の他端に接続され、カソードが前記加算用の第１の電流源に接続された第１のダイオードと、
アノードが前記加算用の第３、第４のエミッタ抵抗の他端に接続され、カソードが前記加算用の第２の電流源に接続された第２のダイオードとから構成されることを特徴とするアナログマルチプレクサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される複数のアナログ信号を時間多重して出力するアナログマルチプレクサに関し、特に、広帯域の任意波形発生が求められる光通信、無線通信、ワイヤード通信、計測器応用に好適なアナログマルチプレクサに関するものである。
【背景技術】
【０００２】
光通信、無線通信、ワイヤード通信では、伝送容量を増大するために送信信号の多値化が進んでいる。さらに、伝送距離を延伸するために、送信信号の予等化（プレディストーション）や帯域制限が検討されている。このような予等化や帯域制限を実現するために、送信信号は任意波形であることが求められ、かつ広帯域であることが求められる。
【０００３】
図１１に従来のアナログマルチプレクサの構成を示す（非特許文献１参照）。アナログマルチプレクサは、入力バッファ１００〜１０２と、セレクタ１０３とから構成される。このアナログマルチプレクサは、２つのアナログデータＤ１，Ｄ２とクロック信号ＣＬＫを入力とし、クロック信号ＣＬＫのレベル（ハイまたはロー）に応じて、アナログデータＤ１またはＤ２の何れかを選択して出力する機能を有する。アナログデータＤ１，Ｄ２入力は、それぞれ入力バッファ１００，１０１を介して、データを選択する機能を有するセレクタ１０３に入力される。クロック信号ＣＬＫは、入力バッファ１０２を介してセレクタ１０３の制御入力に接続される。
【０００４】
図１２にセレクタ１０３の構成例を示す。セレクタ１０３は、差動トランジスタの縦積みによる一般的な構成で実現することができる。セレクタ１０３の上段は、トランジスタＱ１，Ｑ２からなる差動増幅器とトランジスタＱ３，Ｑ４からなる差動増幅器の２つの差動増幅器で構成される。トランジスタＱ１，Ｑ２からなる一方の差動増幅器にはアナログデータＤ１のトゥルー信号ＤＴ１、コンプリメンタリ信号ＤＣ１が入力され、トランジスタＱ３，Ｑ４からなる他方の差動増幅器にはアナログデータＤ２のトゥルー信号ＤＴ２、コンプリメンタリ信号ＤＣ２が入力される。セレクタ１０３の中段は、トランジスタＱ５，Ｑ６からなる１つの差動増幅器で構成される。この差動増幅器には、クロック信号ＣＬＫのトゥルー信号ＣＴ、コンプリメンタリ信号ＣＣが入力される。セレクタ１０３の下段は、トランジスタＱ７と抵抗Ｒ１とからなる電流源で構成される。
【０００５】
トランジスタＱ５，Ｑ６からなる差動増幅器は、クロック信号ＣＬＫのレベルに応じて上段の２つの差動増幅器のうちどちらか一方を選択し、この選択した差動増幅器に電流源から供給される電流を流す。これにより、アナログデータＤ１，Ｄ２のうち、選択された差動増幅器に入力されている方のデータが出力される仕組みになっている。
【０００６】
なお、図１１に示した従来のアナログマルチプレクサの構成例では、シングルエンド信号、差動信号の区別をせずに記載しているが、どちらを選択してもよい。図１２に示したセレクタ１０３の構成例は、入力が差動信号のものを例に挙げたが、シングルエンドでもよい。
従来のアナログマルチプレクサは、１０ＧＳ／ｓを超える高いサンプリングレートで２つのアナログ信号を切り替えて出力することができる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】K.Ishii，et al.，“Very-high-speed selector IC using InP/InGaAs heterojunction bipolar transistors”，ELECTRONICS LETTERS，Vol.38，No.10，May 2002
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来のアナログマルチプレクサでは、セレクタ１０３内で２つのアナログデータＤ１，Ｄ２とクロック信号ＣＬＫとがトランジスタを介して接続されるため、アナログ出力にクロック信号ＣＬＫに起因するノイズ（クロック信号ＣＬＫ自身またはその微分成分など）が混入することが避けられなかった。例えば、図１２に示したセレクタ１０３の構成例では、アナログデータＤ１，Ｄ２が入力される上段の差動増幅器とクロック信号ＣＬＫが入力される中段の差動増幅器とは縦積み構成となっており、中段の差動増幅器を構成するトランジスタＱ５，Ｑ６のベースコレクタ間寄生容量Ｃｂｃを介して高周波信号が上段の差動増幅器のアナログデータＤ１，Ｄ２に混入するため、特に高周波信号に対して出力アナログデータの波形品質の劣化が避けられないという問題点があった。
【０００９】
本発明の目的は、クロック信号を抑圧する新しい回路形式を採用することにより、アナログデータ出力にクロック信号が混入しないアナログマルチプレクサを提供することを目的とする。特に、従来課題となっていた、高周波領域にて波形劣化しないアナログマルチプレクサを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のアナログマルチプレクサは、第１および第２のアナログデータ信号の差動信号を入力とし、クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方を選択的に出力する第１のセレクタと、前記第１および第２のアナログデータ信号の差動信号を入力とし、前記クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方を選択的に出力する第２のセレクタと、前記第１のセレクタの出力信号と前記第２のセレクタの出力信号との差信号を出力する減算回路と、前記第１のアナログデータ信号の差動信号を前記第１および第２のセレクタに入力する第１のデータバッファと、前記第２のアナログデータ信号の差動信号を前記第１および第２のセレクタに入力する第２のデータバッファと、前記クロック信号の差動信号を前記第１および第２のセレクタに入力するクロックバッファとを備え、前記第１のデータバッファ、前記第２のデータバッファ、前記クロックバッファの各々は、入力がバッファの差動入力端子に接続された第１のエミッタフォロアと、この第１のエミッタフォロアから出力される差動信号を入力とするバッファ用の差動増幅器と、この差動増幅器から出力される差動信号を入力とし、出力がバッファの差動出力端子に接続された第２のエミッタフォロアと、前記第１のエミッタフォロアに定電流を供給するバッファ用の第１の電流源と、前記バッファ用の差動増幅器に定電流を供給するバッファ用の第２の電流源と、前記第２のエミッタフォロアに定電流を供給するバッファ用の第３の電流源とから構成され、前記バッファ用の差動増幅器は、前記第１のエミッタフォロアから出力される差動信号を入力とする差動構成の第１、第２のトランジスタと、この第１、第２のトランジスタから出力される差動信号を前記第２のエミッタフォロアに出力する差動構成の第３、第４のトランジスタとが、カスコード接続されていることを特徴とするものである。
【００１２】
また、本発明のアナログマルチプレクサは、第１および第２のアナログデータ信号の差動信号を入力とし、クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方を選択的に出力する第１のセレクタと、前記第１および第２のアナログデータ信号の差動信号を入力とし、前記クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方を選択的に出力する第２のセレクタと、前記第１のセレクタの出力信号と前記第２のセレクタの出力信号との差信号を出力する減算回路とを備え、前記第１のセレクタ、前記第２のセレクタの各々は、入力が前記第１のアナログデータ信号用の非反転入力端子及び反転入力端子に接続され、出力が非反転出力端子及び反転出力端子に接続されたセレクタ用の第１の差動増幅器と、入力が前記第２のアナログデータ信号用の非反転入力端子及び反転入力端子に接続され、出力が非反転出力端子及び反転出力端子に接続されたセレクタ用の第２の差動増幅器と、入力がクロック信号用の非反転制御入力端子及び反転制御入力端子に接続され、出力が前記セレクタ用の第１の差動増幅器を構成する差動構成の第１、第２のトランジスタのエミッタ及び前記セレクタ用の第２の差動増幅器を構成する差動構成の第３、第４のトランジスタのエミッタに接続されたセレクタ用の第３の差動増幅器と、前記セレクタ用の第１乃至第３の差動増幅器に定電流を供給するセレクタ用の電流源とから構成され、前記第１のセレクタは、前記第１のアナログデータ信号用の非反転入力端子に第１のアナログデータ信号の非反転信号が入力され、前記第１のアナログデータ信号用の反転入力端子に第１のアナログデータ信号の反転信号が入力され、前記第２のアナログデータ信号用の非反転入力端子に第２のアナログデータ信号の非反転信号が入力され、前記第２のアナログデータ信号用の反転入力端子に第２のアナログデータ信号の反転信号が入力され、前記クロック信号用の非反転制御入力端子にクロック信号の非反転信号が入力され、前記クロック信号用の反転制御入力端子にクロック信号の反転信号が入力され、前記第２のセレクタは、前記第１のアナログデータ信号用の非反転入力端子に第１のアナログデータ信号の反転信号が入力され、前記第１のアナログデータ信号用の反転入力端子に第１のアナログデータ信号の非反転信号が入力され、前記第２のアナログデータ信号用の非反転入力端子に第２のアナログデータ信号の反転信号が入力され、前記第２のアナログデータ信号用の反転入力端子に第２のアナログデータ信号の非反転信号が入力され、前記クロック信号用の非反転制御入力端子にクロック信号の非反転信号が入力され、前記クロック信号用の反転制御入力端子にクロック信号の反転信号が入力されることを特徴とするものである。
【００１３】
また、本発明のアナログマルチプレクサは、第１および第２のアナログデータ信号の差動信号を入力とし、クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方を選択的に出力する第１のセレクタと、前記第１および第２のアナログデータ信号の差動信号を入力とし、前記クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方を選択的に出力する第２のセレクタと、前記第１のセレクタの出力信号と前記第２のセレクタの出力信号との差信号を出力する減算回路とを備え、前記第１のセレクタ、前記第２のセレクタの各々は、入力が前記第１のアナログデータ信号用の非反転入力端子及び反転入力端子に接続され、出力が非反転出力端子及び反転出力端子に接続されたセレクタ用の第１の差動増幅器と、入力が前記第２のアナログデータ信号用の非反転入力端子及び反転入力端子に接続され、出力が非反転出力端子及び反転出力端子に接続されたセレクタ用の第２の差動増幅器と、入力がクロック信号用の非反転制御入力端子及び反転制御入力端子に接続され、出力が前記セレクタ用の第１の差動増幅器を構成する差動構成の第１、第２のトランジスタのエミッタ及び前記セレクタ用の第２の差動増幅器を構成する差動構成の第３、第４のトランジスタのエミッタに接続されたセレクタ用の第３の差動増幅器と、前記セレクタ用の第１乃至第３の差動増幅器に定電流を供給するセレクタ用の電流源とから構成され、前記第１のセレクタは、前記第１のアナログデータ信号用の非反転入力端子に第１のアナログデータ信号の非反転信号が入力され、前記第１のアナログデータ信号用の反転入力端子に第１のアナログデータ信号の反転信号が入力され、前記第２のアナログデータ信号用の非反転入力端子に第２のアナログデータ信号の非反転信号が入力され、前記第２のアナログデータ信号用の反転入力端子に第２のアナログデータ信号の反転信号が入力され、前記クロック信号用の非反転制御入力端子にクロック信号の非反転信号が入力され、前記クロック信号用の反転制御入力端子にクロック信号の反転信号が入力され、前記第２のセレクタは、前記第１のアナログデータ信号用の非反転入力端子に第２のアナログデータ信号の反転信号が入力され、前記第１のアナログデータ信号用の反転入力端子に第２のアナログデータ信号の非反転信号が入力され、前記第２のアナログデータ信号用の非反転入力端子に第１のアナログデータ信号の反転信号が入力され、前記第２のアナログデータ信号用の反転入力端子に第１のアナログデータ信号の非反転信号が入力され、前記クロック信号用の非反転制御入力端子にクロック信号の反転信号が入力され、前記クロック信号用の反転制御入力端子にクロック信号の非反転信号が入力されることを特徴とするものである。
【００１４】
また、本発明のアナログマルチプレクサの１構成例において、前記第１のセレクタ、前記第２のセレクタの各々は、ベースが前記クロック信号用の非反転制御入力端子に接続され、コレクタが前記セレクタ用の第３の差動増幅器を構成する差動構成の第５、第６のトランジスタのうちの第６のトランジスタのコレクタに接続され、エミッタがオープン状態とされたセレクタ用の第７のトランジスタと、ベースが前記クロック信号用の反転制御入力端子に接続され、コレクタが前記セレクタ用の第３の差動増幅器を構成する差動構成の第５、第６のトランジスタのうちの第５のトランジスタのコレクタに接続され、エミッタがオープン状態とされたセレクタ用の第８のトランジスタと、前記セレクタ用の第１の差動増幅器を構成する差動構成の第１、第２のトランジスタのエミッタと前記第５のトランジスタのコレクタとの間に設けられたセレクタ用の第１、第２のエミッタ抵抗と、前記セレクタ用の第２の差動増幅器を構成する差動構成の第３、第４のトランジスタのエミッタと前記第６のトランジスタのコレクタとの間に設けられたセレクタ用の第３、第４のエミッタ抵抗と、前記第５、第６のトランジスタのエミッタと前記セレクタ用の電流源との間に設けられたセレクタ用の第５、第６のエミッタ抵抗とを備え、前記セレクタ用の第５、第６のエミッタ抵抗は、前記セレクタ用の第１乃至第４のエミッタ抵抗よりも小さい値であることを特徴とするものである。
【００１５】
また、本発明のアナログマルチプレクサは、第１および第２のアナログデータ信号の差動信号を入力とし、クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方の差動信号を選択的に出力する第１のセレクタと、前記第１および第２のアナログデータ信号の差動信号を入力とし、前記クロック信号に応じて前記第１および第２のアナログデータ信号のうち何れか一方の差動信号を選択的に出力する第２のセレクタと、前記第１のセレクタの出力信号と前記第２のセレクタの出力信号との差信号を出力する減算回路とを備え、前記減算回路は、非反転入力端子が前記第１のセレクタの非反転出力端子に接続され、反転入力端子が前記第１のセレクタの反転出力端子に接続された第１の入力バッファと、非反転入力端子が前記第２のセレクタの非反転出力端子に接続され、反転入力端子が前記第２のセレクタの反転出力端子に接続された第２の入力バッファと、前記第１のセレクタ用の非反転入力端子が前記第１の入力バッファの非反転出力端子に接続され、前記第１のセレクタ用の反転入力端子が前記第１の入力バッファの反転出力端子に接続され、前記第２のセレクタ用の非反転入力端子が前記第２の入力バッファの反転出力端子に接続され、前記第２のセレクタ用の反転入力端子が前記第２の入力バッファの非反転出力端子に接続された加算回路とから構成されることを特徴とするものである。
【００１６】
また、本発明のアナログマルチプレクサの１構成例において、前記加算回路は、入力が前記第１のセレクタ用の非反転入力端子及び反転入力端子に接続され、出力が減算回路の非反転出力端子及び反転出力端子に接続された加算用の第１の差動増幅器と、入力が前記第２のセレクタ用の非反転入力端子及び反転入力端子に接続され、出力が減算回路の非反転出力端子及び反転出力端子に接続された加算用の第２の差動増幅器と、前記加算用の第１の差動増幅器に定電流を供給する加算用の第１の電流源と、前記加算用の第２の差動増幅器に定電流を供給する加算用の第２の電流源と、一端が減算回路の非反転出力端子に接続され、他端が電源電圧に接続された第１の負荷抵抗と、一端が減算回路の反転出力端子に接続され、他端が電源電圧に接続された第２の負荷抵抗と、一端が前記加算用の第１の差動増幅器を構成する差動構成の第１、第２のトランジスタのエミッタに接続された加算用の第１、第２のエミッタ抵抗と、一端が前記加算用の第２の差動増幅器を構成する差動構成の第３、第４のトランジスタのエミッタに接続された加算用の第３、第４のエミッタ抵抗と、アノードが前記加算用の第１、第２のエミッタ抵抗の他端に接続され、カソードが前記加算用の第１の電流源に接続された第１のダイオードと、アノードが前記加算用の第３、第４のエミッタ抵抗の他端に接続され、カソードが前記加算用の第２の電流源に接続された第２のダイオードとから構成されることを特徴とするものである。
【発明の効果】
【００１７】
本発明によれば、２つのアナログデータ信号の非反転信号を入力とし、クロック信号に応じて２つのアナログデータ信号のうち何れか一方を選択的に出力する第１のセレクタと、２つのアナログデータ信号の反転信号を入力とし、クロック信号に応じて２つのアナログデータ信号のうち何れか一方を選択的に出力する第２のセレクタと、第１のセレクタの出力信号と第２のセレクタの出力信号との差信号を出力する減算回路とを設けることにより、クロック信号に起因するノイズ（クロック信号自身またはその微分成分など）成分のアナログ出力への混入を抑圧することができる。本発明では、クロック信号の微分成分などのノイズに対しても抑圧効果があるので、従来課題となっていた高周波領域での波形劣化を抑圧することができる。本発明では、高周波領域で波形劣化を抑圧できるので、広帯域の任意波形発生が求められる光通信、無線通信、ワイヤード通信、計測器応用の分野において、感度が向上し、エラーレートが向上するという効果が得られる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係るアナログマルチプレクサの構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るアナログマルチプレクサにおける第２のセレクタの構成を示す回路図である。
【図３】本発明の第２の実施の形態に係るアナログマルチプレクサの構成を示すブロック図である。
【図４】本発明の第３の実施の形態に係るアナログマルチプレクサの構成を示すブロック図である。
【図５】本発明の第４の実施の形態に係るアナログマルチプレクサの構成を示すブロック図である。
【図６】本発明の第４の実施の形態に係るアナログマルチプレクサにおける第２のセレクタの構成を示す回路図である。
【図７】本発明の第５の実施の形態に係る第１のデータバッファの構成を示す回路図である。
【図８】本発明の第５の実施の形態に係る第１のセレクタの構成を示す回路図である。
【図９】本発明の第５の実施の形態に係る加算回路の構成を示す回路図である。
【図１０】本発明の第４の実施の形態及び第５の実施の形態に係るアナログマルチプレクサの動作をシミュレーションした結果を示す波形図である。
【図１１】従来のアナログマルチプレクサの構成を示すブロック図である。
【図１２】従来のアナログマルチプレクサにおけるセレクタの構成を示す回路図である。
【発明を実施するための形態】
【００１９】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るアナログマルチプレクサの構成を示すブロック図である。
本実施の形態のアナログマルチプレクサは、入力端子がアナログマルチプレクサのアナログデータＤ１入力端子に接続された第１のデータバッファ１と、入力端子がアナログマルチプレクサのアナログデータＤ２入力端子に接続された第２のデータバッファ２と、入力端子がアナログマルチプレクサのクロック入力端子に接続されたクロックバッファ３と、第１の入力端子が第１のデータバッファ１の非反転出力端子に接続され、第２の入力端子が第２のデータバッファ２の非反転出力端子に接続され、制御入力端子がクロックバッファ３の出力端子に接続された第１のセレクタ４と、第１の入力端子が第１のデータバッファ１の反転出力端子に接続され、第２の入力端子が第２のデータバッファ２の反転出力端子に接続され、制御入力端子がクロックバッファ３の出力端子に接続された第２のセレクタ５と、第１の入力端子が第１のセレクタ４の出力端子に接続され、第２の入力端子が第２のセレクタ５の出力端子に接続され、出力端子がアナログマルチプレクサのデータ出力端子に接続された減算回路６とから構成される。
【００２０】
従来例で説明したように、アナログマルチプレクサは、２つのアナログデータＤ１，Ｄ２とクロック信号ＣＬＫを入力とし、クロック信号ＣＬＫのレベル（ハイまたはロー）に応じて、アナログデータＤ１またはＤ２の何れかを選択して出力する。
本実施の形態のアナログマルチプレクサは、同一に設計されたセレクタを２つ用いることが従来と異なる。第１のセレクタ４は、第１のデータバッファ１の非反転出力と第２のデータバッファ２の非反転出力を入力とする。一方、第２のセレクタ５は、第１のデータバッファ１の反転出力と第２のデータバッファ２の反転出力を入力とする。セレクタ４，５の制御入力へのクロック信号ＣＬＫは、クロックバッファ３によって同一信号が分配され入力される。
【００２１】
本実施の形態においても、第１のセレクタ４の構成は図１２に示した従来のセレクタ１０３と同様であるので、図１２の符号を用いて説明する。図１２では、アナログデータＤ１をトゥルー信号ＤＴ１とコンプリメンタリ信号ＤＣ１からなる差動信号とし、アナログデータＤ２をトゥルー信号ＤＴ２とコンプリメンタリ信号ＤＣ２からなる差動信号とし、クロック信号ＣＬＫをトゥルー信号ＣＴとコンプリメンタリ信号ＣＣからなる差動信号とし、第１のセレクタ４が出力するアナログデータをトゥルー信号ＱＤＴとコンプリメンタリ信号ＱＤＣからなる差動信号としている。
【００２２】
図１２に示したように、第１のセレクタ４は、ベースがアナログデータＤ１用の非反転入力端子に接続され、コレクタがセレクタ４の反転出力端子に接続されたトランジスタＱ１と、ベースがアナログデータＤ１用の反転入力端子に接続され、コレクタがセレクタ４の非反転出力端子に接続されたトランジスタＱ２と、ベースがアナログデータＤ２用の非反転入力端子に接続され、コレクタがセレクタ４の反転出力端子に接続されたトランジスタＱ３と、ベースがアナログデータＤ２用の反転入力端子に接続され、コレクタがセレクタ４の非反転出力端子に接続されたトランジスタＱ４と、ベースがセレクタ４の非反転制御入力端子に接続され、コレクタがトランジスタＱ１，Ｑ２のエミッタに接続されたトランジスタＱ５と、ベースがセレクタ４の反転制御入力端子に接続され、コレクタがトランジスタＱ３，Ｑ４のエミッタに接続されたトランジスタＱ６と、ベースにバイアス電圧ＶＣＳが入力され、コレクタがトランジスタＱ５，Ｑ６のエミッタに接続されたトランジスタＱ７と、一端がトランジスタＱ７のエミッタに接続され、他端が電源電圧ＶＥＥ（グランド）に接続された抵抗Ｒ１とから構成される。
【００２３】
アナログデータＤ１用の非反転入力端子にはアナログデータＤ１のトゥルー信号ＤＴ１が入力され、アナログデータＤ１用の反転入力端子にはアナログデータＤ１のコンプリメンタリ信号ＤＣ１が入力され、アナログデータＤ２用の非反転入力端子にはアナログデータＤ２のトゥルー信号ＤＴ２が入力され、アナログデータＤ２用の反転入力端子にはアナログデータＤ２のコンプリメンタリ信号ＤＣ２が入力される。また、非反転制御入力端子にはクロック信号ＣＬＫのトゥルー信号ＣＴが入力され、反転制御入力端子にはクロック信号ＣＬＫのコンプリメンタリ信号ＣＣが入力される。
【００２４】
第１のセレクタ４の上段は、トランジスタＱ１，Ｑ２からなる差動増幅器とトランジスタＱ３，Ｑ４からなる差動増幅器の２つの差動増幅器で構成される。トランジスタＱ１，Ｑ２からなる一方の差動増幅器にはアナログデータＤ１のトゥルー信号ＤＴ１、コンプリメンタリ信号ＤＣ１が入力され、トランジスタＱ３，Ｑ４からなる他方の差動増幅器にはアナログデータＤ２のトゥルー信号ＤＴ２、コンプリメンタリ信号ＤＣ２が入力される。第１のセレクタ４の中段は、トランジスタＱ５，Ｑ６からなる１つの差動増幅器で構成される。この差動増幅器には、クロック信号ＣＬＫのトゥルー信号ＣＴ、コンプリメンタリ信号ＣＣが入力される。第１のセレクタ４の下段は、トランジスタＱ７と抵抗Ｒ１とからなる電流源で構成される。
【００２５】
トランジスタＱ５，Ｑ６からなる差動増幅器は、クロック信号ＣＬＫのレベルに応じて上段の２つの差動増幅器のうちどちらか一方を選択し、この選択した差動増幅器に電流源から供給される電流を流す。これにより、アナログデータＤ１，Ｄ２のうち、選択された差動増幅器に入力されている方のデータが出力される仕組みになっている。
【００２６】
第２のセレクタ５は、第１のセレクタ４と同一の回路構成であるが、アナログデータＤ１，Ｄ２の入力形態が第１のセレクタ４と異なる。第２のセレクタ５の構成を図２に示す。第２のセレクタ５においては、アナログデータＤ１用の非反転入力端子（トランジスタＱ１のベース）にアナログデータＤ１のコンプリメンタリ信号ＤＣ１が入力され、アナログデータＤ１用の反転入力端子（トランジスタＱ２のベース）にアナログデータＤ１のトゥルー信号ＤＴ１が入力され、アナログデータＤ２用の非反転入力端子（トランジスタＱ３のベース）にアナログデータＤ２のコンプリメンタリ信号ＤＣ２が入力され、アナログデータＤ２用の反転入力端子（トランジスタＱ４のベース）にアナログデータＤ２のトゥルー信号ＤＴ２が入力されるようになっている。
【００２７】
第１のセレクタ４の出力、及び第２のセレクタ５の出力には、従来例で説明したように、クロック信号ＣＬＫに起因するノイズ（クロック信号ＣＬＫ自身またはその微分成分など）が混入する。セレクタ４，５は同一に設計されているので、クロック信号ＣＬＫの混入レベルや混入波形は同一となる。一方、第１のセレクタ４から出力されるアナログデータは非反転、第２のセレクタ５から出力されるアナログデータは反転となっており、お互いに反転している。
【００２８】
減算回路６は、第１のセレクタ４の出力と第２のセレクタ５の出力との差信号を出力する。減算回路６の出力は、アナログデータ成分に関しては、第１のセレクタ４の出力（非反転）と第２のセレクタ５の出力（反転）との差信号になり、クロック信号ＣＬＫに起因するノイズ成分に関しては、第１のセレクタ４の出力（非反転）と第２のセレクタ５の出力（非反転）との差信号になる。すなわち、減算回路６から出力されるアナログデータＯＵＴは、各セレクタ４，５の出力の２倍の強度となる。一方、クロック信号ＣＬＫに起因するノイズ成分については同一信号同士の減算となり、互いに相殺されるので、アナログデータＯＵＴへのノイズ成分の混入を抑制することができる。
【００２９】
なお、図１に示した本実施の形態のアナログマルチプレクサの構成例では、シングルエンド信号、差動信号の区別をせずに記載しているが、どちらを選択してもよい。図１２に示した第１のセレクタ４の構成例及び図２に示した第２のセレクタ５の構成例は、入力が差動信号に対応したものを例に挙げたが、シングルエンド信号に対応したものでもよい。また、アナログマルチプレクサの入力をシングルエンド信号として、セレクタ４，５に差動信号入力のものを使う場合には、データバッファ１，２にシングルエンド信号−差動信号変換機能を付加すればよい。
【００３０】
以上のように、本実施の形態では、クロック信号ＣＬＫに起因するノイズ（クロック信号ＣＬＫ自身またはその微分成分など）成分のアナログ出力への混入を抑圧することができる。本実施の形態では、クロック信号ＣＬＫの微分成分などのノイズに対しても抑圧効果があるので、従来課題となっていた高周波領域での波形劣化が起こらないという利点がある。
【００３１】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係るアナログマルチプレクサの構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態の減算回路６の具体的な構成例を示すものである。
【００３２】
減算回路６は、第１の入力バッファ６０と、第２の入力バッファ６１と、加算回路６２とから構成される。第１の入力バッファ６０は、第１のセレクタ４の出力信号を入力とし、差動信号を出力する。第２の入力バッファ６１は、第２のセレクタ５の出力信号を入力とし、差動信号を出力する。加算回路６２は、信号の加算を電流加算で実現する回路である。加算回路６２は、第１の入力バッファ６０の出力信号と第２の入力バッファ６１の出力信号を入力とするが、第２の入力バッファ６１の出力信号のみ、差動信号のトゥルー／コンプリメンタリを入れ替えて入力する。以上により、第１の入力バッファ６０は第１のセレクタ４の出力の非反転信号を加算回路６２に入力し、第２の入力バッファ６１は第２のセレクタ５の出力の反転信号を加算回路６２に入力するので、加算回路６２の出力は第１のセレクタ４の出力と第２のセレクタ５の出力との差信号となる。このように、第１の入力バッファ６０、第２の入力バッファ６１及び加算回路６２は、減算回路６の役割を担う。
【００３３】
なお、図３では、第１の入力バッファ６０の出力及び第２の入力バッファ６１の出力が差動信号であることを明示しているが、その他の信号はシングルエンド信号でも差動信号でもどちらでもよい。例えば、セレクタ４，５の入出力を差動信号とする場合には、第１の入力バッファ６０の入力及び第２の入力バッファ６１の入力を差動信号とすればよい。
【００３４】
本実施の形態では、第１の実施の形態の効果に加えて、減算回路６の２つの入力の遅延時間や負荷を同一にできるので、アナログデータ成分の波形劣化を防ぐことができ、クロック信号ＣＬＫに起因するノイズ（クロック信号ＣＬＫ自身またはその微分成分など）成分を理想的に抑圧することができる。
【００３５】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係るアナログマルチプレクサの構成を示すブロック図であり、図１、図３と同一の構成には同一の符号を付してある。本実施の形態は、第２の実施の形態の全回路を差動回路で実現した場合の例である。
【００３６】
第１のセレクタ４の構成は図１２に示したとおりであり、第２のセレクタ５の構成は図２に示したとおりである。第１のデータバッファ１の非反転出力端子から出力されるアナログデータＤ１のトゥルー信号ＤＴ１は第１のセレクタ４のアナログデータＤ１用の非反転入力端子（トランジスタＱ１のベース）に入力され、第１のデータバッファ１の反転出力端子から出力されるアナログデータＤ１のコンプリメンタリ信号ＤＣ１は第１のセレクタ４のアナログデータＤ１用の反転入力端子（トランジスタＱ２のベース）に入力される。第２のデータバッファ２の非反転出力端子から出力されるアナログデータＤ２のトゥルー信号ＤＴ２は第１のセレクタ４のアナログデータＤ２用の非反転入力端子（トランジスタＱ３のベース）に入力され、第２のデータバッファ２の反転出力端子から出力されるアナログデータＤ２のコンプリメンタリ信号ＤＣ２は第１のセレクタ４のアナログデータＤ２用の反転入力端子（トランジスタＱ４のベース）に入力される。
【００３７】
また、第１のデータバッファ１の非反転出力端子から出力されるアナログデータＤ１のトゥルー信号ＤＴ１は第２のセレクタ５のアナログデータＤ１用の反転入力端子（トランジスタＱ２のベース）に入力され、第１のデータバッファ１の反転出力端子から出力されるアナログデータＤ１のコンプリメンタリ信号ＤＣ１は第２のセレクタ５のアナログデータＤ１用の非反転入力端子（トランジスタＱ１のベース）に入力される。第２のデータバッファ２の非反転出力端子から出力されるアナログデータＤ２のトゥルー信号ＤＴ２は第２のセレクタ５のアナログデータＤ２用の反転入力端子（トランジスタＱ４のベース）に入力され、第２のデータバッファ２の反転出力端子から出力されるアナログデータＤ２のコンプリメンタリ信号ＤＣ２は第２のセレクタ５のアナログデータＤ２用の非反転入力端子（トランジスタＱ３のベース）に入力される。
【００３８】
以上の接続により、第１のセレクタ４から出力されるアナログデータは非反転、第２のセレクタ５から出力されるアナログデータは反転となっており、お互いに反転している。
また、クロックバッファ３の非反転出力端子から出力されるクロック信号ＣＬＫのトゥルー信号ＣＴは第１のセレクタ４及び第２のセレクタ５の非反転制御入力端子（トランジスタＱ５のベース）に入力され、クロックバッファ３の反転出力端子から出力されるクロック信号ＣＬＫのコンプリメンタリ信号ＣＣは第１のセレクタ４及び第２のセレクタ５の反転制御入力端子（トランジスタＱ６のベース）に入力される。つまり、クロック信号ＣＬＫについては、同一信号が分配されてセレクタ４，５に入力される。
【００３９】
第２の実施の形態で説明したとおり、減算回路６は、第１の入力バッファ６０と、第２の入力バッファ６１と、加算回路６２とから構成される。第１の入力バッファ６０と第２の入力バッファ６１とは、それぞれエミッタフォロアからなる。第１のセレクタ４の非反転出力端子から出力される非反転信号は第１の入力バッファ６０の非反転入力端子に入力され、第１のセレクタ４の反転出力端子から出力される反転信号は第１の入力バッファ６０の反転入力端子に入力される。第２のセレクタ５の非反転出力端子から出力される非反転信号は第２の入力バッファ６１の非反転入力端子に入力され、第２のセレクタ５の反転出力端子から出力される反転信号は第２の入力バッファ６１の反転入力端子に入力される。
【００４０】
第１の入力バッファ６０の非反転出力端子から出力される非反転信号は加算回路６２の第１のセレクタ４用の非反転入力端子に入力され、第１の入力バッファ６０の反転出力端子から出力される反転信号は加算回路６２の第１のセレクタ４用の反転入力端子に入力される。第２の入力バッファ６１の非反転出力端子から出力される非反転信号は加算回路６２の第２のセレクタ５用の反転入力端子に入力され、第２の入力バッファ６１の反転出力端子から出力される反転信号は加算回路６２の第２のセレクタ５用の非反転入力端子に入力される。このように、第２の入力バッファ６１の出力信号のみ、差動信号のトゥルー／コンプリメンタリを入れ替えて加算回路６２に入力する。
【００４１】
加算回路６２は、第１のセレクタ４用の非反転入力端子に入力された信号と第２のセレクタ５用の非反転入力端子に入力された信号とを加算した結果を、非反転出力端子からアナログデータＯＵＴのトゥルー信号ＱＴとして出力し、第１のセレクタ４用の反転入力端子に入力された信号と第２のセレクタ５用の反転入力端子に入力された信号とを加算した結果を、反転出力端子からアナログデータＯＵＴのコンプリメンタリ信号ＱＣとして出力する。上記のとおり、第１の入力バッファ６０は第１のセレクタ４の出力の非反転信号を加算回路６２に入力し、第２の入力バッファ６１は第２のセレクタ５の出力の反転信号を加算回路６２に入力するので、加算回路６２の出力は第１のセレクタ４の出力と第２のセレクタ５の出力との差信号となる。このように、第１の入力バッファ６０、第２の入力バッファ６１及び加算回路６２は、減算回路６の役割を担う。
【００４２】
本実施の形態では、第１、第２の実施の形態の効果に加えて、全回路が差動回路であるため、全ての内部回路において遅延時間や負荷を同一にすることができるので、アナログデータ成分の波形劣化を防ぐことができ、クロック信号ＣＬＫに起因するノイズ（クロック信号ＣＬＫ自身またはその微分成分など）成分を理想的に抑圧することができる。
【００４３】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図５は本発明の第４の実施の形態に係るアナログマルチプレクサの構成を示すブロック図であり、図１、図３と同一の構成には同一の符号を付してある。本実施の形態のアナログマルチプレクサは、第１のデータバッファ１と、第２のデータバッファ２と、クロックバッファ３と、第１のセレクタ４と、第２のセレクタ５ａと、減算回路６とから構成される。本実施の形態は、第３の実施の形態において第２のセレクタの２つのアナログデータ入力を入れ替え、かつ第２のセレクタのクロック入力論理を反転させた例である。
【００４４】
第１のセレクタ４の構成は図１２に示したとおりであり、第１のデータバッファ１及びクロックバッファ３と第１のセレクタ４との接続は第３の実施の形態で説明したとおりである。
本実施の形態の第２のセレクタ５ａの構成を図６に示す。第２のセレクタ５ａは、第１のセレクタ４と同一の回路構成であるが、アナログデータＤ１，Ｄ２の入力形態及びクロック信号ＣＬＫの入力形態が第１のセレクタ４と異なる。第２のセレクタ５ａにおいては、アナログデータＤ１用の非反転入力端子（トランジスタＱ１のベース）にアナログデータＤ２のコンプリメンタリ信号ＤＣ２が入力され、アナログデータＤ１用の反転入力端子（トランジスタＱ２のベース）にアナログデータＤ２のトゥルー信号ＤＴ２が入力され、アナログデータＤ２用の非反転入力端子（トランジスタＱ３のベース）にアナログデータＤ１のコンプリメンタリ信号ＤＣ１が入力され、アナログデータＤ２用の反転入力端子（トランジスタＱ４のベース）にアナログデータＤ１のトゥルー信号ＤＴ１が入力される。また、非反転制御入力端子（トランジスタＱ５のベース）にクロック信号ＣＬＫのコンプリメンタリ信号ＣＣが入力され、反転制御入力端子（トランジスタＱ６のベース）にクロック信号ＣＬＫのトゥルー信号ＣＴが入力される。
【００４５】
このように、本実施の形態では、クロック信号ＣＬＫの非反転信号を第１のセレクタ４に入力し、クロック信号ＣＬＫの反転信号を第２のセレクタ５ａに入力するとともに、第２のセレクタ５ａの２つのアナログデータＤ１，Ｄ２の入力を入れ替えている。第２のセレクタ５ａは、クロック入力論理が反転しているが、選択されるアナログデータ入力も入れ替わっているので、結果として論理的には第３の実施の形態と同一の機能を実現できる。その他の構成は第３の実施の形態と同じである。
【００４６】
本実施の形態では、第３の実施の形態の効果に加えて、回路の対称性を向上できるため、信号入力波形の歪みに対して耐性が高いという利点がある。例えば、入力されるクロック信号ＣＬＫのデューティ比が５０％から若干ずれていた場合、第３の実施の形態ではこの歪みがアナログデータ出力にジッタとして現れるが、本実施の形態では、２つのセレクタ４，５ａでデューティ比が逆方向にずれるため、クロック信号ＣＬＫの歪みがアナログ出力にジッタとして現れることがない。また、クロックバッファ３が歪みを持つ場合も同様に、この歪みがアナログ出力に影響しないので、製造ばらつきや外部環境変化（電源電圧変動、温度変動）に強いという利点がある。
【００４７】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。本実施の形態は、第３の実施の形態及び第４の実施の形態について、バッファ１〜３、セレクタ４，５，５ａ、及び加算回路６２のより詳細な具体例を与えるものである。
【００４８】
図７は第１のデータバッファ１の構成例を示す回路図である。第１のデータバッファ１は、ベースがデータバッファ１の差動入力端子（非反転入力端子と反転入力端子）のうちの非反転入力端子に接続され、コレクタが電源電圧ＶＣＣに接続されたトランジスタＱ１０と、ベースがデータバッファ１の反転入力端子に接続され、コレクタが電源電圧ＶＣＣに接続されたトランジスタＱ１１と、ベースがトランジスタＱ１０のエミッタに接続され、コレクタが電源電圧ＶＣＣに接続されたトランジスタＱ１２と、ベースがトランジスタＱ１１のエミッタに接続され、コレクタが電源電圧ＶＣＣに接続されたトランジスタＱ１３と、ベースがトランジスタＱ１２のエミッタに接続されたトランジスタＱ１４と、ベースがトランジスタＱ１３のエミッタに接続されたトランジスタＱ１５と、エミッタがトランジスタＱ１４のコレクタに接続されたトランジスタＱ１６と、エミッタがトランジスタＱ１５のコレクタに接続されたトランジスタＱ１７と、ベース及びコレクタが電源電圧ＶＣＣに接続され、エミッタがトランジスタＱ１６，Ｑ１７のベースに接続されたトランジスタＱ１８と、ベースがトランジスタＱ１６のコレクタに接続され、コレクタが電源電圧ＶＣＣに接続され、エミッタがデータバッファ１の差動出力端子（非反転出力端子と反転出力端子）のうちの反転出力端子に接続されたトランジスタＱ１９と、ベースがトランジスタＱ１７のコレクタに接続され、コレクタが電源電圧ＶＣＣに接続され、エミッタがデータバッファ１の非反転出力端子に接続されたトランジスタＱ２０と、ベースにバイアス電圧ＶＣＳが供給され、コレクタがトランジスタＱ１０のエミッタに接続されたトランジスタＱ２１と、ベースにバイアス電圧ＶＣＳが供給され、コレクタがトランジスタＱ１１のエミッタに接続されたトランジスタＱ２２と、ベースにバイアス電圧ＶＣＳが供給され、コレクタがトランジスタＱ１２のエミッタに接続されたトランジスタＱ２３と、ベースにバイアス電圧ＶＣＳが供給され、コレクタがトランジスタＱ１３のエミッタに接続されたトランジスタＱ２４と、ベースにバイアス電圧ＶＣＳが供給されるトランジスタＱ２５と、ベースにバイアス電圧ＶＣＳが供給され、コレクタがトランジスタＱ１６，Ｑ１７ベース及びトランジスタＱ１８のエミッタに接続されたトランジスタＱ２６と、ベースにバイアス電圧ＶＣＳが供給され、コレクタがトランジスタＱ１９のエミッタに接続されたトランジスタＱ２７と、ベースにバイアス電圧ＶＣＳが供給され、コレクタがトランジスタＱ２０のエミッタに接続されたトランジスタＱ２８とを有する。
【００４９】
さらに、第１のデータバッファ１は、一端がデータバッファ１の非反転入力端子に接続され、他端が電源電圧ＶＣＣに接続された抵抗Ｒ１０と、一端がデータバッファ１の反転入力端子に接続され、他端が電源電圧ＶＣＣに接続された抵抗Ｒ１１と、一端がトランジスタＱ１４のエミッタに接続され、他端がトランジスタＱ２５のコレクタに接続された抵抗Ｒ１２と、一端がトランジスタＱ１５のエミッタに接続され、他端がトランジスタＱ２５のコレクタに接続された抵抗Ｒ１３と、一端がトランジスタＱ１６のコレクタ及びトランジスタＱ１９のベースに接続され、他端が電源電圧ＶＣＣに接続された抵抗Ｒ１４と、一端がトランジスタＱ１７のコレクタ及びトランジスタＱ２０のベースに接続され、他端が電源電圧ＶＣＣに接続された抵抗Ｒ１５と、一端がトランジスタＱ２１のエミッタに接続され、他端が電源電圧ＶＥＥに接続された抵抗Ｒ１６と、一端がトランジスタＱ２２のエミッタに接続され、他端が電源電圧ＶＥＥに接続された抵抗Ｒ１７と、一端がトランジスタＱ２３のエミッタに接続され、他端が電源電圧ＶＥＥに接続された抵抗Ｒ１８と、一端がトランジスタＱ２４のエミッタに接続され、他端が電源電圧ＶＥＥに接続された抵抗Ｒ１９と、一端がトランジスタＱ２５のエミッタに接続され、他端が電源電圧ＶＥＥに接続された抵抗Ｒ２０と、一端がトランジスタＱ２６のエミッタに接続され、他端が電源電圧ＶＥＥに接続された抵抗Ｒ２１と、一端がトランジスタＱ２７のエミッタに接続され、他端が電源電圧ＶＥＥに接続された抵抗Ｒ２２と、一端がトランジスタＱ２８のエミッタに接続され、他端が電源電圧ＶＥＥに接続された抵抗Ｒ２３とを有する。
【００５０】
非反転入力端子にはアナログデータＤ１のトゥルー信号ＤＴ１が入力され、反転入力端子にはコンプリメンタリ信号ＤＣ１が入力される。
トランジスタＱ１０〜Ｑ１３はエミッタフォロアを構成し、トランジスタＱ１４〜Ｑ１７と抵抗Ｒ１２〜Ｒ１５は差動増幅器を構成し、トランジスタＱ１９，Ｑ２０はエミッタフォロアを構成している。これらの回路は全て差動信号に対応した回路構成となっている。トランジスタＱ２１と抵抗Ｒ１６はトランジスタＱ１０に電流を供給する電流源を構成し、トランジスタＱ２２と抵抗Ｒ１７はトランジスタＱ１１に電流を供給する電流源を構成し、トランジスタＱ２３と抵抗Ｒ１８はトランジスタＱ１２に電流を供給する電流源を構成し、トランジスタＱ２４と抵抗Ｒ１９はトランジスタＱ１３に電流を供給する電流源を構成している。トランジスタＱ２５と抵抗Ｒ２０は差動回路に電流を供給する電流源を構成している。また、トランジスタＱ２７と抵抗Ｒ２２はトランジスタＱ１９に電流を供給する電流源を構成し、トランジスタＱ２８と抵抗Ｒ２３はトランジスタＱ２０に電流を供給する電流源を構成している。
【００５１】
図７に示した回路は、差動増幅器を含むので、差動信号入力に対応できるだけでなく、シングルエンド信号が入力された場合、シングルエンド信号を差動信号に変換するシングルバランス変換回路として機能する。すなわち、シングルエンド信号、差動信号のどちらの信号にも対応できる。また、差動増幅器として、トランジスタＱ１４，Ｑ１５とトランジスタＱ１６，Ｑ１７とをカスコード接続した構成を採用することで、広帯域化を図ることができる。
【００５２】
なお、図７では第１のデータバッファ１の構成を示しているが、第２のデータバッファ２及びクロックバッファ３の構成も同一である。図７の構成を第２のデータバッファ２として使用する場合には、非反転入力端子にアナログデータＤ２のトゥルー信号ＤＴ２を入力し、反転入力端子にコンプリメンタリ信号ＤＣ２を入力すればよい。図７の構成をクロックバッファ３として使用する場合には、非反転入力端子にクロック信号ＣＬＫのトゥルー信号ＣＴを入力し、反転入力端子にコンプリメンタリ信号ＣＣを入力すればよい。
【００５３】
図８は第１のセレクタ４の構成例を示す回路図である。図８に示す構成では従来例と同様に差動トランジスタの縦積み構成を採用しているが、アナログデータに対して高い線形性が得られるようにするため、トランジスタＱ１のエミッタとトランジスタＱ５のコレクタとの間に抵抗Ｒ２を挿入し、トランジスタＱ２のエミッタとトランジスタＱ５のコレクタとの間に抵抗Ｒ３を挿入し、トランジスタＱ３のエミッタとトランジスタＱ６のコレクタとの間に抵抗Ｒ４を挿入し、トランジスタＱ４のエミッタとトランジスタＱ６のコレクタとの間に抵抗Ｒ５を挿入し、トランジスタＱ５のエミッタとトランジスタＱ７のコレクタとの間に抵抗Ｒ６を挿入し、トランジスタＱ６のエミッタとトランジスタＱ７のコレクタとの間に抵抗Ｒ７を挿入している。
【００５４】
トランジスタＱ５，Ｑ６にはクロック信号ＣＬＫに応じたスイッチング動作を行わせるので、理想的なスイッチング動作を実現するため、トランジスタＱ５，Ｑ６のエミッタに挿入する抵抗Ｒ６，Ｒ７は、上段のトランジスタＱ１〜Ｑ４のエミッタに挿入する抵抗Ｒ２〜Ｒ５よりも小さい値とする。トランジスタＱ５，Ｑ６のエミッタには抵抗を挿入せず、上段のトランジスタＱ１〜Ｑ４のエミッタのみに抵抗を挿入してもよい。
【００５５】
従来例で説明したように、トランジスタＱ５，Ｑ６にクロック信号ＣＬＫが入力されるため、トランジスタＱ５，Ｑ６のベースコレクタ間寄生容量Ｃｂｃを介して高周波信号（クロック信号ＣＬＫの微分成分などのノイズ）が上段のトランジスタＱ１〜Ｑ４に入力されるアナログデータに混入する。このようなノイズの混入を抑圧するために、Ｃｂｃ補償トランジスタとして、ベースがセレクタ４の非反転制御入力端子に接続され、コレクタがトランジスタＱ６のコレクタに接続され、エミッタがオープン状態とされたトランジスタＱ８と、ベースがセレクタ４の反転制御入力端子に接続され、コレクタがトランジスタＱ５のコレクタに接続され、エミッタがオープン状態とされたトランジスタＱ９とを挿入している。
【００５６】
図８のノードＡについて考えると、クロック信号ＣＬＫのトゥルー信号ＣＴがトランジスタＱ５のベースに入力され、このトランジスタＱ５のベースコレクタ間寄生容量Ｃｂｃを介してノードＡにトゥルー信号ＣＴの微分成分が混入する。これに対して、Ｃｂｃ補償トランジスタＱ９に注目すると、クロック信号ＣＬＫのコンプリメンタリ信号ＣＣがベースに入力され、このトランジスタＱ９のベースコレクタ間寄生容量Ｃｂｃを介してノードＡにコンプリメンタリ信号ＣＣの微分成分が混入する。したがって、ノードＡにはトゥルー信号ＣＴの微分成分とコンプリメンタリ信号ＣＣの微分成分が現れるが、トゥルー信号ＣＴとコンプリメンタリ信号ＣＣが逆論理であるので、互いの微分成分も逆波形となる。以上により、Ｃｂｃ補償トランジスタＱ８，Ｑ９により、高周波信号（クロック信号ＣＬＫの微分成分などのノイズ）が上段の差動増幅器に入力されるアナログデータに混入することを抑圧することができる。
【００５７】
なお、図８では第１のセレクタ４の構成を示しているが、第２のセレクタ５，５ａの構成も同一である。図８の構成を第２のセレクタ５として使用する場合には、図２で説明したとおりアナログデータＤ１，Ｄ２の入力形態を変更すればよい。図８の構成を第２のセレクタ５ａとして使用する場合には、図６で説明したとおりアナログデータＤ１，Ｄ２の入力形態及びクロック信号ＣＬＫの入力形態を変更すればよい。
【００５８】
図９は加算回路６２の構成例を示す回路図である。加算回路６２は、ベースが第１のセレクタ４用の非反転入力端子に接続され、コレクタが加算回路６２の反転出力端子に接続されたトランジスタＱ３０と、ベースが第１のセレクタ４用の反転入力端子に接続され、コレクタが加算回路６２の非反転出力に接続されたトランジスタＱ３１と、ベースが第２のセレクタ５，５ａ用の非反転入力端子に接続され、コレクタが加算回路６２の反転出力端子に接続されたトランジスタＱ３２と、ベースが第２のセレクタ５，５ａ用の反転入力端子に接続され、コレクタが加算回路６２の非反転出力に接続されたトランジスタＱ３３と、ベースにバイアス電圧ＶＣＳが供給されるトランジスタＱ３４，Ｑ３５と、一端がトランジスタＱ３０のエミッタに接続された抵抗Ｒ３０と、一端がトランジスタＱ３１のエミッタに接続された抵抗Ｒ３１と、一端がトランジスタＱ３２のエミッタに接続された抵抗Ｒ３２と、一端がトランジスタＱ３３のエミッタに接続された抵抗Ｒ３３と、一端が加算回路６２の反転出力端子に接続され、他端が電源電圧ＶＣＣに接続された負荷抵抗Ｒ３４と、一端が加算回路６２の非反転出力端子に接続され、他端が電源電圧ＶＣＣに接続された負荷抵抗Ｒ３５と、一端がトランジスタＱ３４のエミッタに接続され、他端が電源電圧ＶＥＥに接続された抵抗Ｒ３６と、一端がトランジスタＱ３５のエミッタに接続され、他端が電源電圧ＶＥＥに接続された抵抗Ｒ３７と、アノードが抵抗Ｒ３０，Ｒ３１の他端に接続され、カソードがトランジスタＱ３４のコレクタに接続されたダイオードＤ３０と、アノードが抵抗Ｒ３２，Ｒ３２の他端に接続され、カソードがトランジスタＱ３５のコレクタに接続されたダイオードＤ３１とを有する。
【００５９】
第１のセレクタ４用の非反転入力端子（トランジスタＱ３０のベース）には第１の入力バッファ６０の非反転出力端子から出力される非反転信号ＩＮＴ１が入力され、第１のセレクタ４用の反転入力端子（トランジスタＱ３１のベース）には第１の入力バッファ６０の反転出力端子から出力される反転信号ＩＮＣ１が入力され、第２のセレクタ５，５ａ用の非反転入力端子（トランジスタＱ３２のベース）には第２の入力バッファ６１の反転出力端子から出力される反転信号ＩＮＣ２が入力され、第２のセレクタ５，５ａ用の反転入力端子（トランジスタＱ３３のベース）には第２の入力バッファ６１の非反転出力端子から出力される非反転信号ＩＮＴ２が入力される。
【００６０】
加算回路６２は、トランジスタＱ３０，Ｑ３１からなる差動増幅器とトランジスタＱ３２，Ｑ３３からなる差動増幅器の２つの差動増幅器から構成されており、この２つの差動増幅器の負荷抵抗を共通化することで、第１の入力バッファ６０の出力と第２の入力バッファ６１の出力とを電流加算する仕組みとなっている。アナログデータが歪まないようにするため、各差動増幅器のトランジスタＱ３０〜Ｑ３３のエミッタに抵抗Ｒ３０〜Ｒ３３を挿入し、利得が高くならないように工夫している。
【００６１】
なお、２つのセレクタ４，５（またはセレクタ４，５ａ）と加算回路６２とを縦積みすることにより一つの回路で構成することも考えられるが、個別の回路に分離することにより、クロック信号ＣＬＫに起因するノイズ（クロック信号ＣＬＫ自身またはその微分成分など）のアナログデータへの混入を避けている。
【００６２】
図１０（Ａ）〜図１０（Ｆ）は第４、第５の実施の形態のアナログマルチプレクサの動作をシミュレーションした結果を示す波形図である。図１０（Ａ）はアナログマルチプレクサに入力されるアナログデータＤＴ１，ＤＣ１，ＤＴ２，ＤＣ２の波形を示し、図１０（Ｂ）は第１のデータバッファ１及び第２のデータバッファ２の出力波形を示し、図１０（Ｃ）はクロックバッファ３の非反転出力端子から出力されるクロック信号ＣＴの波形を示し、図１０（Ｄ）は第１のセレクタ４の非反転出力端子から出力される信号の波形を示し、図１０（Ｅ）は第２のセレクタ５ａの非反転出力端子から出力される信号の波形を示し、図１０（Ｆ）はアナログマルチプレクサの非反転出力端子（加算回路６２の非反転出力端子）から出力されるアナログデータＱＴの波形を示している。
【００６３】
図１０（Ｄ）に示す第１のセレクタ４の出力波形は、従来のアナログマルチプレクサの出力波形に相当する。この出力波形を図１０（Ｆ）に示す第４、第５の実施の形態の出力波形と比較すると、クロック信号ＣＬＫに起因するノイズ（クロック信号ＣＬＫ自身またはその微分成分など）の混入により、波形品質が劣化していることが分かる。つまり、本発明によれば、ノイズ成分のアナログ出力への混入を抑圧できることが分かる。
【産業上の利用可能性】
【００６４】
本発明は、入力される複数のアナログ信号を時間多重して出力するアナログマルチプレクサに適用することができる。
【符号の説明】
【００６５】
１，２…データバッファ、３…クロックバッファ、４，５，５ａ…セレクタ、６…減算回路、６０，６１…入力バッファ、６２…加算回路、Ｑ１〜Ｑ２８，Ｑ３０〜Ｑ３５…トランジスタ、Ｄ１，Ｄ２…ダイオード、Ｒ１〜Ｒ７，Ｒ１０〜Ｒ２３，Ｒ３０〜Ｒ３７…抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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