(57)【特許請求の範囲】
【請求項１】
非同期回路を内在する電気回路の設計時に ソースコードに対して行われたＣＤＣ（Clock Domain Crossing）検証結果と 当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化処理してＣＤＣ検証用設定ファイルとして収集取得する手段と、
前記ＣＤＣ検証用設定ファイルと 前記ＣＤＣ検証結果から得られた非同期パス毎の入出力パスと から、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力する手段と
を含み、
前記明確化処理として、ＣＤＣ検証用設定ファイルとして収集取得する手段は、前記ＣＤＣ検証結果として得られる、クロックラインリスト、クロックに関わる入出力端子リスト、推定した未定義クロックリスト、及びメタ・スタビリティ対策の有無を含む非同期パスリストと、前記既知情報としてクロック系統図及びタイミング仕様を参照し、前記ソースコードに含まれる、全てのクロック、各クロックの周期、クロック間の相関関係、及び個々のクロックに関わる入出力端子を示す情報を、明確化してＣＤＣ検証用設定ファイルとして生成する
ことを特徴とする非同期検証を行なう半導体設計支援装置。
【請求項２】
前記ＣＤＣ検証結果に含まれる検証したソースコード中のメタ・スタビリティ状態の要因となり得る非同期パスに基づき、前記ソースコードを 検出した非同期パスにメタ・スタビリティ対策が組み込まれるように修正する手段を有し、
前記ＣＤＣ検証用設定ファイルに、メタ・スタビリティ状態の発生要因に対して前記ソースコードを修正して対策を施した非同期パスを示す情報を反映させる
ことを特徴とする請求項１記載の半導体設計支援装置。
【請求項３】
前記ソースコードに対してＣＤＣ検証を行なって、前記ソースコードから、クロックラインリストと、クロックに関わる入出力端子リストと、推定した未定義クロックリストと、メタ・スタビリティ対策の有無を含む非同期パスリストとを前記ＣＤＣ検証情報として抽出するＣＤＣ検証手段と、
前記ＣＤＣ検証手段から得られた前記ＣＤＣ検証情報と、前記既知情報とを参照して、前記明確化処理を実行するクロック明確化手段と、
クロックの非同期によるメタ・スタビリティ状態の発生要因となる非同期パスを検出すると共に、前記ソースコードを、検出した非同期パスにメタ・スタビリティ対策が組み込まれるように修正するメタスタビリティ対策手段と、
前記ＣＤＣ検証情報に含まれる非同期パスリストとから、非同期パス毎に送信クロックと受信クロックとＦｒｏｍ／ｔｏパスとを示した非同期パス情報を抽出すると共に、該非同期パス情報と前記ＣＤＣ検証用設定ファイルとから、タイミング制約を示す情報として、下流工程で用いられる論理合成ツール、レイアウトツール、ＳＴＡ（Static Timing Analysis）ツールの何れかで読み込み可能な形式に合わせて出力するデータ形式変換手段と
を有することを特徴とする請求項２記載の半導体設計支援装置。
【請求項４】
前記データ形式変換手段は、前記非同期パス情報と前記ＣＤＣ検証用設定ファイルとから、下流工程で用いられる複数のツール毎に それぞれの読み込み可能な形式に合わせて、クロック制約、入出力タイミング制約、および内部遅延制約として複数のタイミング制約を示す情報を出力する
ことを特徴とする請求項３記載の半導体設計支援装置。
【請求項５】
前記クロック明確化手段は、前記ＣＤＣ検証手段によって未定義とされた半導体集積回路内で生成される他のクロックを基準として作り出されるクロックに対して、コーディングに用いられた前記既知情報から、個々のクロックの周期又はクロック間の相関関係を明確化できるまで、前記ＣＤＣ検証手段と共に前記ソースコードに含まれる全てのクロックを明確化する処理を繰り返して前記ＣＤＣ検証用設定ファイルを生成する
ことを特徴とする請求項３又は請求項４に記載の半導体設計支援装置。
【請求項６】
前記ＣＤＣ検証は、既存のＣＤＣ検証ツールを用いて行なうことを特徴とする請求項１ないし請求項５の何れか一項に記載の半導体設計支援装置。
【請求項７】
非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、
被検証対象のソースコードの、クロックラインリスト、クロックに関わる入出力端子リスト、推定した未定義クロックリスト、及びメタ・スタビリティ対策の有無を含む非同期パスリストを含むＣＤＣ検証結果と 当該ソースコードのクロック系統図及びタイミング仕様を含む既知情報とを参照し、前記ソースコードについて、含まれる全てのクロック、各クロックの周期、クロック間の相関関係、及び個々のクロックに関わる入出力端子を示す情報を抽出処理してＣＤＣ検証用設定ファイルとして収集取得する手段
として動作させることを特徴とするプログラム。
【請求項８】
非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、
被検証対象のソースコードに含まれる全てのクロックについて、該ソースコードの、クロックラインリスト、クロックに関わる入出力端子リスト、及び推定した未定義クロックリスト、メタ・スタビリティ対策の有無を含む非同期パスリストを含むＣＤＣ検証結果と 当該ソースコードのクロック系統図及びタイミング仕様を含む既知情報とを基に、前記ソースコードに含まれる全てのクロック、各クロックの周期、クロック間の相関関係、及び個々のクロックに関わる入出力端子が明確化された情報と ＣＤＣ検証結果から得られた非同期パス毎の入出力パスと から、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるようにタイミング制約に関する所定の情報を抽出してタイミング制約ファイルを自動生成する手段
として動作させることを特徴とするプログラム。
【請求項９】
ソースコードに対してＣＤＣ検証を行なって、前記ソースコードから、クロックラインリストと、クロックに関わる入出力端子リストと、推定した未定義クロックリストと、メタ・スタビリティ対策の有無を含む非同期パスリストとをＣＤＣ検証情報として抽出処理し、
ＣＤＣ検証結果として抽出された前記ＣＤＣ検証情報と、既知情報としてクロック系統図とタイミング仕様を参照し、前記ソースコードに含まれる全てのクロックと、各クロックの周期と、クロック間の相関関係と、個々のクロックに関わる入出力端子とを示す情報を、明確化してＣＤＣ検証用設定ファイルとして生成処理し、
クロックの非同期によるメタ・スタビリティ状態の発生要因となる非同期パスの検出を実行し、要修正パスがあれば、前記ソースコードを 検出した非同期パスにメタ・スタビリティ対策が組み込まれるように修正すると共にＣＤＣ検証情報の抽出処理に戻り、
前記ＣＤＣ検証情報に含まれる非同期パスリストとから、非同期パス毎に送信クロックと受信クロックとＦｒｏｍ／ｔｏパスとを示した非同期パス情報を抽出処理すると共に、該非同期パス情報と前記ＣＤＣ検証用設定ファイルとから、タイミング制約を示す情報として、下流工程で用いられる論理合成ツール、レイアウトツール、ＳＴＡツールの少なくとも何れかで読み込み可能な形式に合わせて出力可能とする
ことを特徴とする情報処理装置によるタイミング制約生成方法。
【請求項１０】
非同期回路を内在する半導体集積回路の設計時に、仕様策定工程における決定した仕様に基づきコーディングされたソースコードに対して情報処理装置によってＣＤＣ検証を実行して、クロックラインリスト、クロックに関わる入出力端子リスト、推定した未定義クロックリスト、及びメタ・スタビリティ対策の有無を含む非同期パスリストをＣＤＣ検証結果として取得し、
前記情報処理装置によって、取得した前記ＣＤＣ検証結果と 前記ソースコードのクロック系統図とタイミング仕様を含む既知情報とを参照し、前記ソースコードについて、含まれる全てのクロック、各クロックの周期、クロック間の相関関係、個々のクロックに関わる入出力端子を示す情報を抽出処理してＣＤＣ検証用設定ファイルを生成し、
前記ＣＤＣ検証用設定ファイルと 前記ＣＤＣ検証結果から得られた非同期パス毎の入出力パスと から、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力し、
下流工程で用いられる設計ツールが前記情報処理装置によって生成されたタイミング制約ファイルを読み込み、各クロックのタイミング制約を識別して、非同期検証を行なう
ことを特徴とする情報処理装置による半導体集積回路設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ開発時の上流工程で実施しているＣＤＣ（Clock Domain Crossing：非同期回路）検証結果を利用して、レイアウト後の下流工程で実施する論理合成／レイアウト設計（配置配線）／ＳＴＡ（Static Timing Analysis：タイミング検証）用のタイミング制約を抽出する機能を提供する半導体設計支援装置に関する。
【背景技術】
【０００２】
昨今のＬＳＩ（Large Scale Integration）開発では、最先端デバイスの微細化(60nm→40nm→28nm)が進むにしたがい、１デバイスに搭載される機能が大規模化／複雑化している。ＬＳＩの大規模化／複雑化に伴いＬＳＩ内部で使用するクロックライン数が増加する傾向にある。また、今後の更なる微細化に伴いクロックライン数が更に増加すると考えられる。
【０００３】
ＬＳＩ開発時に行なわれるデジタル回路設計では、クロックライン数が増えることが様々な問題の要因となりえ、例えば、以下に示す問題が発生しやすくなる。  
（１） メタ・スタビリティ状態が発生する頻度が増え、装置全体のＭＴＢＦが低下する。  
これは、クロックライン数の増加により、異なるクロック間の伝送経路の組み合わせも増大し、結果として非同期回路の構成が増える。非同期回路は、メタ・スタビリティ状態を発生させる要因となり、メタ・スタビリティ状態が後段回路に伝播することでＬＳＩが誤動作したりし、最終的には装置としてハードウェアの間欠障害を発生させる要因となりやすい。  
（２） デバイスとしてのタイミング仕様を満たせず、処理能力が向上しない  
これは、クロックライン数の増大により、レイアウト設計時に与えるタイミング制約に不備(クロック記載漏れ、クロック周期誤りなど)が発生しやすくなり、所望の処理速度、対向デバイスとのタイミング規定を満足することができなくなる要因となる。
【０００４】
上記それぞれの問題を回避するためには、以下の方法が取り得る。  
（１）には、上流工程(仕様設計時)にて、クロック系統図やタイミング仕様を作成する。これらを参考に、非同期接続部にシンクロナイザ機能を挿入して、論理的に動作保証する。正しくシンクロナイザ機能が挿入されているかをＣＤＣ検証ツールにて確認する。  
（２）には、下流工程(論理合成/レイアウト設計/ＳＴＡ時)にて、クロック系統図、タイミング仕様からクロック制約、入出力タイミング制約、内部遅延制約などを作成する。正しく漏れなく制約が反映されているかを各ツールにて確認する。
【０００５】
なお、ＬＳＩ開発の設計支援にかかる技術としては、特許文献１に、ＲＴＬ（Register Transfer Level）で記述された論理回路データからフォルスパスを抽出できる半導体設計支援装置が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２２６０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記したように、ＬＳＩなどの電気回路の設計の大規模化に伴いクロック数が増加したことで回路構成が非常に複雑になり、設計回路に適切なタイミング制約を与えることの難しさが問題となる。換言すれば、適切なタイミング制約を、限られたユーザリソース内で、いかに適正かつ低リソースによって、効率よく行なえる開発フローを提供できるかが課題となる。本発明では、このことに対して、その解決を図る。
【０００８】
一般に、クロックライン数が増えることの問題を回避するためには、仕様策定と共にクロック系統図、タイミング仕様の作成が必要とされている。（１）および（２）として例示した手法でも、クロック系統図およびタイミング仕様の作成が不可欠である。
【０００９】
しかしながら、上記（１）および（２）の手法では以下の問題が発生する。  
クロック系統図は、設計途中で変更されることが多々ある。そして多くの場合、その変更内容はソースコードにはリアルタイムで反映されるのに対し、クロック系統図は後追いで修正が入るため、クロック系統図とソースコードの等価性が得られない期間がある。もしくは、クロック系統図すら作成せず、「ソースコード＝仕様」という場合もある。
【００１０】
特に（２）の場合、下流工程にて、クロック系統図、タイミング仕様から各種ツールが使用するタイミング制約として、クロック制約、入出力タイミング制約、内部遅延制約などを作成する。設計に正しく漏れなく制約が反映されているかを各ツールにて確認する。
【００１１】
この際、クロック系統図から各ツールのタイミング制約を作成する際に人手作業になるため、記述ミス、確認漏れが発生しやすくなり、下流工程で何度も配置配線、ＳＴＡを実行するケースが出やすくなる。大規模開発になればなるほどこのリードタイムは増大するため、レイアウトＦｉｘまでに時間を要する。また、上流工程へのフィードバックを行なう場合にも多大なリソースを消費する。
【００１２】
本発明は、上記課題に新たなアプローチを試みて成されたものであり、設計者に依存することなく論理合成以後にあたる下流工程にて適切なタイミング制約を与えることを上流工程の処理により可能とする半導体設計支援装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る非同期検証を行なう半導体設計支援装置は、非同期回路を内在する電気回路の設計時に ソースコードに対して行われたＣＤＣ検証結果と 当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化処理してＣＤＣ検証用設定ファイルとして収集取得する手段と、前記ＣＤＣ検証用設定ファイルと 前記ＣＤＣ検証結果から得られた非同期パス毎の入出力パスと から、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力する手段とを含み、前記明確化処理として、ＣＤＣ検証用設定ファイルとして収集取得する手段は、前記ＣＤＣ検証結果として得られる、クロックラインリスト、クロックに関わる入出力端子リスト、推定した未定義クロックリスト、及びメタ・スタビリティ対策の有無を含む非同期パスリストと、前記既知情報としてクロック系統図及びタイミング仕様を参照し、前記ソースコードに含まれる、全てのクロック、各クロックの周期、クロック間の相関関係、及び個々のクロックに関わる入出力端子を示す情報を、明確化してＣＤＣ検証用設定ファイルとして生成することを特徴とする。 
本発明に係るプログラムは、非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、被検証対象のソースコードの、クロックラインリスト、クロックに関わる入出力端子リスト、推定した未定義クロックリスト、及びメタ・スタビリティ対策の有無を含む非同期パスリストを含むＣＤＣ検証結果と 当該ソースコードのクロック系統図及びタイミング仕様を含む既知情報とを参照し、前記ソースコードについて、含まれる全てのクロック、各クロックの周期、クロック間の相関関係、及び個々のクロックに関わる入出力端子を示す情報を抽出処理してＣＤＣ検証用設定ファイルとして収集取得する手段として動作させることを特徴とする。 
本発明に係るプログラムは、非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、被検証対象のソースコードに含まれる全てのクロックについて、該ソースコードの、クロックラインリスト、クロックに関わる入出力端子リスト、及び推定した未定義クロックリスト、メタ・スタビリティ対策の有無を含む非同期パスリストを含むＣＤＣ検証結果と 当該ソースコードのクロック系統図及びタイミング仕様を含む既知情報とを基に、前記ソースコードに含まれる全てのクロック、各クロックの周期、クロック間の相関関係、及び個々のクロックに関わる入出力端子が明確化された情報と ＣＤＣ検証結果から得られた非同期パス毎の入出力パスと から、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるようにタイミング制約に関する所定の情報を抽出してタイミング制約ファイルを自動生成する手段として動作させることを特徴とする。 
本発明に係る情報処理装置による半導体集積回路設計方法は、ソースコードに対してＣＤＣ検証を行なって、前記ソースコードから、クロックラインリストと、クロックに関わる入出力端子リストと、推定した未定義クロックリストと、メタ・スタビリティ対策の有無を含む非同期パスリストとをＣＤＣ検証情報として抽出処理し、ＣＤＣ検証結果として抽出された前記ＣＤＣ検証情報と、既知情報としてクロック系統図とタイミング仕様を参照し、前記ソースコードに含まれる全てのクロックと、各クロックの周期と、クロック間の相関関係と、個々のクロックに関わる入出力端子とを示す情報を、明確化してＣＤＣ検証用設定ファイルとして生成処理し、クロックの非同期によるメタ・スタビリティ状態の発生要因となる非同期パスの検出を実行し、要修正パスがあれば、前記ソースコードを 検出した非同期パスにメタ・スタビリティ対策が組み込まれるように修正すると共にＣＤＣ検証情報の抽出処理に戻り、前記ＣＤＣ検証情報に含まれる非同期パスリストとから、非同期パス毎に送信クロックと受信クロックとＦｒｏｍ／ｔｏパスとを示した非同期パス情報を抽出処理すると共に、該非同期パス情報と前記ＣＤＣ検証用設定ファイルとから、タイミング制約を示す情報として、下流工程で用いられる論理合成ツール、レイアウトツール、ＳＴＡツールの少なくとも何れかで読み込み可能な形式に合わせて出力可能とすることを特徴とする。 
本発明に係る情報処理装置によるタイミング制約生成方法は、非同期回路を内在する半導体集積回路の設計時に、仕様策定工程における決定した仕様に基づきコーディングされたソースコードに対して情報処理装置によってＣＤＣ検証を実行して、クロックラインリスト、クロックに関わる入出力端子リスト、推定した未定義クロックリスト、及びメタ・スタビリティ対策の有無を含む非同期パスリストをＣＤＣ検証結果として取得し、前記情報処理装置によって、取得した前記ＣＤＣ検証結果と 前記ソースコードのクロック系統図とタイミング仕様を含む既知情報とを参照し、前記ソースコードについて、含まれる全てのクロック、各クロックの周期、クロック間の相関関係、個々のクロックに関わる入出力端子を示す情報を抽出処理してＣＤＣ検証用設定ファイルを生成し、前記ＣＤＣ検証用設定ファイルと 前記ＣＤＣ検証結果から得られた非同期パス毎の入出力パスと から、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力し、下流工程で用いられる設計ツールが前記情報処理装置によって生成されたタイミング制約ファイルを読み込み、各クロックのタイミング制約を識別して、非同期検証を行なうことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、設計者に依存することなく論理合成以後にあたる下流工程にて適切なタイミング制約を与えることを上流工程の処理により可能とする半導体設計支援装置を提供できる。
【図面の簡単な説明】
【００１５】
【図１】実施の一形態にかかる半導体設計支援装置１００の構成を示すブロック図である。
【図２】実施の一形態にかかる半導体設計支援装置１００の動作を示すフローチャートである。
【図３】人為的にタイミング制約を作り上げる工程例とその各工程で使用される情報の関連性を示す説明図である。
【図４】自動的にタイミング制約を抽出生成するとその各工程で使用される情報の関連性を示す説明図である。
【発明を実施するための形態】
【００１６】
本発明の実施の一形態を図１ないし図４に基づいて説明する。なお、本発明と関係が薄い部分および自明な部分については説明を簡略化または省略する。
【００１７】
図１は、実施の一形態にかかる半導体設計支援装置１００の構成の一部を示すブロック図である。  
図示するように、半導体設計支援装置１００は、ＣＤＣ検出ツール実行部１１０、クロック明確化処理部１２０、メタスタビリティ対策部１３０、データ形式変換部１４０、記憶部１５０を含んで成っている。図示する構成に既存の半導体設計支援装置と同様の構成を加えて運用することが望ましい。
【００１８】
ＣＤＣ検証ツール実行部１１０は、記憶部１５０に記録されているソースコードに対してＣＤＣ検証を行なって、ソースコードから、クロックラインリストと、クロックに関わる入出力端子リストと、未定義クロックリストと、パスのメタ・スタビリティ対策の有無を示す情報を含む非同期パスリストとをＣＤＣ検証情報として抽出して記憶部１５０に記録するように構成されている。出力されるＣＤＣ検証情報は、１つのレポートファイルとしてもよいし、複数のレポートファイルに分けて出力するようにしてもよい。  
なお、ＣＤＣ検証ツールは、既存のＣＤＣ検証ツールを使用すればよく、例えば『Mentor Graphics社製0-In CDC』を用いればよい。
【００１９】
クロック明確化処理部１２０は、ＣＤＣ検証ツール実行部１１０によって作成されたＣＤＣ検証情報と予め仕様策定として作成されているクロック系統図やタイミング仕様などの既知情報を参照し、ＣＤＣ検証用設定ファイルとして、次の情報を明確化した後、記憶部１５０に記録するように構成されている。ＣＤＣ検証用設定ファイルには、ＣＤＣ検証情報を抽出したソースコードに含まれていた全てのクロック、それら各クロックの周期（周波数）、クロック間の相関関係、個々のクロックに関わる入出力端子を含める。これらの情報は、必要に応じてクロック系統図やタイミング仕様から各情報を抽出した後に、再度ＣＤＣ検証ツールによるＣＤＣ検証情報の修正を行ないつつ、ソースコードに含まれる全てのクロックについて明確化処理する。  
なお、クロック系統図とタイミング仕様は、上流工程で予め作成されており、検証を行なうソースコードがこれらに対応して作られている。
【００２０】
メタスタビリティ対策部１３０は、ＣＤＣ検証ツール実行部１１０によって作成されたＣＤＣ検証情報からメタ・スタビリティ対策を要する非同期パスを検出すると共に、記憶部１５０に記録されているソースコードに対して、検出した非同期パスにメタ・スタビリティ対策が組み込まれるようにコードを修正するように構成されている。  
なお、非同期パスに対策を講じないとすると、そのパスがクロックの非同期によるメタ・スタビリティ状態を発生する要因となり得る。
【００２１】
データ形式変換部１４０は、記憶部１５０に記録されているＣＤＣ検証用設定ファイルとＣＤＣ検証情報に含まれる非同期パスリストとから、非同期パス毎に送信クロックと受信クロックとＦｒｏｍ／ｔｏパスとを示した非同期パス情報を抽出すると共に、そのＣＤＣ検証用設定ファイルと非同期パス情報とから、タイミング制約を示す情報として、下流工程で用いられる各ツールで読み込み可能な形式に合わせて記憶部１５０に出力して保存するように構成されている。すなわち、タイミング制約を示す情報は、データ形式変換部１４０によって各ツールのフォーマットに合わせられてタイミング制約ファイルとされるので、そのまま 例えば『Synopsys社製Design Compiler』のような既存の論理合成ツールやレイアウトツール、『Synopsys社製PrimeTime』のようなＳＴＡツールが使用できることとなる。
【００２２】
記憶部１５０は、上記各部で用いられるＣＤＣ検証ツールや、ソースコード、クロック系統図、タイミング仕様などを予め記憶保持すると共に、各部で抽出生成されたＣＤＣ検証情報や、ＣＤＣ検証用設定ファイル、タイミング制約ファイルなどが記憶保持される。また、各種要求に応じてデータ形式変換部１４０が生成したタイミング制約を示す情報を提供する。
【００２３】
このように構成することによって、設計者に依存することなく下流工程にて正しく漏れなくタイミング制約を与えることを可能とする半導体設計支援装置１００を得られる。
【００２４】
次に、実施の一形態である半導体設計支援装置１００の動作を説明する。
【００２５】
図２は、半導体設計支援装置１００の動作例を示すフローチャートである。  
図２において、ＣＤＣ検証結果から各部がタイミング制約を自動生成する処理を、より具体的にフローの項番１〜１３として分割して説明する。
【００２６】
項番１：ＣＤＣ検出ツール実行部１１０は、初めてＣＤＣ検証を実施する場合には、まずはソースコードのみを入力にＣＤＣ検証ツールを用いて解析を実施する。２回目以降の解析は、ＣＤＣ検証用設定ファイルをも使用して解析する。ＣＤＣ検出ツール実行部１１０は、解析として、ソースコード上の順序回路のクロックピンに接続されている信号を全て洗い出し、短絡接続されている信号同士を同一ラインとみなして、ＣＤＣ検証情報として以下の３とのレポートを出力する。  
・ レポートファイル（１）：クロックラインリストと入出力端子リストの設定テンプレート  
・ レポートファイル（２）：未定義クロックリスト(ツール推定)  
・ レポートファイル（３）：非同期パスリストとメタ・スタビリティ対策の有無
【００２７】
項番２：クロック明確化処理部１２０は、レポートファイル（１）のクロックラインリストの内容がＣＤＣ検証用設定ファイルに反映されている場合にのみ項番４に進む。よって、初めて項番１でのＣＤＣ検証が実施された場合には まだＣＤＣ検証用設定ファイルが作成されていないため、項番３に進む。すでにＣＤＣ検証用設定ファイルが存在する場合は、レポートファイル（１）のクロックラインリストの内容が反映されている場合にのみ項番４に進む。
【００２８】
項番３：クロック明確化処理部１２０は、レポートファイル（１）に記載されているクロックラインリストの設定テンプレートを参照して、仕様書内の既知情報であるクロック系統図と比較しながら、クロックリストをＣＤＣ検証用設定ファイルに転記して項番１に戻る。
【００２９】
項番４：クロック明確化処理部１２０は、レポートファイル（２）にツールが抽出した未定義クロックリストが記載されている場合は、項番５に進む。未定義クロックリストが記載されていない場合は項番６に進む。  
なお、ここでの未定義クロックとは、内部生成クロックや、ゲーティッド/マルチプレクスされたクロックなどである。
【００３０】
項番５：クロック明確化処理部１２０は、項番３の転記によって すでにＣＤＣ検証用設定ファイルに記載されているクロック設定のフォーマットに合わせて、レポートファイル（２）の未定義クロックをＣＤＣ検証用設定ファイルに追記して項番１に戻る。このとき、自動抽出によって明らかにされた未定義クロックについて、事後的に確認できるようにしてもよい。  
このようにクロック明確化処理部１２０が、内部生成クロックなどの未定義クロックを予め定義されているクロックと同様にＣＤＣ検証用設定ファイルに明示的に定義することで、人為的に行なったタイミング制約の抽出時に省略されたり、忘却されたり、気づかれなかったりするクロックも正確に反映されることとなる。
【００３１】
項番６：クロック明確化処理部１２０は、項番３と項番５で記載更新したＣＤＣ検証用設定ファイル内のクロック設定に、各クロックのクロック周期が記載されていない場合、またはクロック同士に周波数相関があり その関係を記載していない場合、項番7に進む。クロック設定に、上記が全て記載されている場合は、項番８に進む。
【００３２】
項番７：クロック明確化処理部１２０は、ＣＤＣ検証用設定ファイルの記載フォーマットにしたがって、クロック系統図やタイミング仕様などの既知情報からクロック設定に周期（周波数）を追記する。また、以下に例示する回路構成などによりクロック同士に周波数相関がある場合、ソースクロックとディスティネーションクロックの相関関係(親子関係)をＣＤＣ検証用設定ファイルに追記する。  
・ PLLや分周回路などによる内部生成クロック  
・ ゲーティッドクロック、マルチプレクスドクロック
【００３３】
項番８：クロック明確化処理部１２０は、項番３、項番５、項番７で記載更新したＣＤＣ検証用設定ファイル内に、入出力端子の設定がされていない場合、もしくは設定されていてもクロックとの同期関係が設定されていない場合、項番９に進む。上記が全て漏れなく設定されている場合は、項番１０に進む。
【００３４】
項番９：クロック明確化処理部１２０は、レポートファイル（１）に記載されている、入出力端子リストの設定テンプレートを参照して、タイミング仕様などと比較しながら、入出力端子リストをＣＤＣ検証用設定ファイルに転記する。その後、各入出力端子設定に対して、非同期信号なのかクロックに同期した信号なのかを明示するオプションを追記する。
【００３５】
項番１０：メタスタビリティ対策部１３０は、レポートファイル（３）に記載されている非同期パスリストと、それに対してメタ・スタビリティ対策の有無との確認を行い、何れかの非同期パスに正しく対策が行われていない旨がレポートされている場合は、項番１１に進む。非同期パスリストの記載がない場合、非同期パスが存在していてもシンクロナイザ挿入などで正しくメタ・スタビリティ対策が行われている旨のレポートが出力されている場合、あるいはレベル信号を引渡すような回路で後段にメタ・スタビリティ状態が伝播しないような構成の場合のように、ソースコードにメタ・スタビリティを行なう必要が無ければ項番１２に進む。
【００３６】
項番１１：メタスタビリティ対策部１３０は、正しくメタ・スタビリティ対策が行われていない非同期パスに対して、シンクロナイザ挿入などの回路修正を実施し、項番１に戻る。
【００３７】
上記項番１から項番１１のよる処理が終了した時点で、ＣＤＣ検証は完了となる。
【００３８】
項番１２：データ形式変換部１４０は、Fix済みのＣＤＣ検証用設定ファイルと、最後に実施したＣＤＣ検証情報のレポートファイル（３）の結果から、以下の内容を中間ファイルとして抽出し、項番１３に移行する。  
・ ＣＤＣ検証用設定ファイル：全情報  
・ レポートファイル（３）：非同期パス情報(送信クロック、受信クロック、from/toパス)
【００３９】
項番１３：データ形式変換部１４０は、生成した中間ファイルの情報に対して、既知情報から個々のクロックの制約値をパラメータ化(変数化)した後、下流工程ツールの入力フォーマットに合わせた形で、タイミング制約ファイルを生成して出力可能とする。  
タイミング制約ファイルの生成方法を例示すれば、データ形式変換部１４０は、ＣＤＣ検証用設定ファイルがＣＤＣ検証ツール用のコマンドで記載されているため、あらかじめコマンド変換テーブルを作成しておき、使用先のツールで読み込む順にフォーマット変換を行う。このとき、レポートファイル（３）では、配列状にリスト化されているため、あらかじめコマンドテーブル、階層パス変換テーブルを作成しておき、クロックライン間で制約をつけるのか、from/toパス間で制約をつけるのかによって使用する配列を抜き出して、変換を行う。  
ただし、タイミング制約で使用する具体的な数値は、クロック周期以外、上記自動生成した情報として表れない。これは、ＣＤＣ検証ツールでは使用しないためである。そのため、タイミング仕様を元に制約値をパラメータ化(変数化)して入力する。
【００４０】
また、下流工程ツールの種類によって、タイミング制約のコマンドフォーマットが異なる場合があるため、複数のツールを使用する場合には、複数の変換テーブルを用意することとしてもよいし、全ての複数のツールに対応した変換テーブルを用意するようにしてもよい。
【００４１】
上記処理によって、半導体設計支援装置１００がＣＤＣ検証を行ない自動生成したタイミング制約ファイルを下流工程に提供できる。
【００４２】
次に、設計者は、それぞれの工程のタイミングで、生成されているタイミング制約ファイルを用いて、下流工程(論理合成/レイアウト/ＳＴＡ)ツールの入力ファイルとして利用する。
【００４３】
次に、人為的にタイミング制約を作り上げる工程例を図３に示し、自動的にタイミング制約を抽出生成する工程例を図４に示す。両図は、一般的な工程表とその各工程で生成や使用される各情報を限定的に示しており、また、各情報間の関連性を示している。
【００４４】
図３に示す人為的にタイミング制約を作り上げる工程例では、基本仕様／詳細仕様として作成されるクロック系統図やタイミング仕様を元に、ＣＤＣ検証の設定ファイルやＳＴＡのタイミング制約を設計者が作成することとなる。この際、仕様策定工程後にコーディングを行ったソースコードに対して、ＣＤＣ検証ツールによってＣＤＣ検証を行ない、その結果として得られる非同期回路を参照しながらクロック系統図やタイミング仕様をフィードバックして修正する。その後、修正されたクロック系統図やタイミング仕様を参照しながらタイミング制約（ファイル）が設計者によって作られる。
【００４５】
なお、既存のＣＤＣ検証ツールは、非同期回路を検出するために、ソースコードの全クロックラインの解析を行い、各クロックライン同士の関連性を、物理的な接続関係と、クロック周期の差分からメタ・スタビリティ状態に陥る可能性のある回路を抽出している。
【００４６】
この手法では、ＣＤＣ検証とＳＴＡとで異なるＥＤＡ（electronic design automation）ツールを使用する場合がほとんどのため、双方に互換性を取ることができない。このため、ＣＤＣ検証の設定ファイルとＳＴＡのタイミング制約ファイルの両方を順次作成することとなる。
【００４７】
他方、上記したように本ＣＤＣ検証方法では、既存のＣＤＣ検証を用いつつ、ＣＤＣ検証の解析結果として、非同期回路の抽出だけではなく、クロックラインの一覧や各クロックライン間の相関関係をＣＤＣ検証情報（レポート）として出力させ、更に、ＣＤＣ検証を行なうための情報（ＣＤＣ検証用設定ファイル）に、入出力データ端子とクロック間に同期／非同期の設定を加えることで、入力端子から初段の順序回路、もしくは最終段の順序回路から出力端子までのパスを関連付ける。
【００４８】
これらの情報は、下流工程で使用するタイミング制約を作成する上で必要十分な情報とすることができ、この情報を用いてソフトウェア的にタイミング制約を自動生成させることで、既存のＣＤＣ検証に連動した形で、精度の高いタイミング制約ファイルを上流工程の段階で作成することが可能となる。
【００４９】
したがって、人手作業による記述ミス、記載漏れをなくすだけでなく、下流工程からのフィードバックによるリードタイムも削減することが可能となる。すなわち、人的作業の領域を削減することで、限られたユーザリソースで既存の間違いが発生しなかった時の人的作業と同様の結果を即座に得られ、なおかつ上流工程と下流工程との連動性が高まり、効率のよい開発フローと成り得る。
【００５０】
また、ＣＤＣ検証の設定および結果とタイミング制約が情報として連動するため、開発フローとして、ソースコード→ＣＤＣ検証(設定・結果)→タイミング制約までを一元管理することが容易となる。
【００５１】
また、タイミング制約を人手作業による作成ではなく、変換テーブル等を使用して下流で用いられる各ツールに合わせて自動生成させるため、記述時のミス・漏れを防止するだけでなく、設計者スキルに依存せずに制約を生成させることも可能となる。また、新たなツールに対しても変換テーブルを置換する程度の作業で容易に設計者スキルに寄らないタイミング制約ファイルの生成に対応できる。
【００５２】
更に、不具合による後戻りや精度を上げるための作業のフィードバックに関しても、そのほとんどの部分を上流工程であるＣＤＣ検証時に実施することとできるため、下流工程で要するリードタイムに比べて圧倒的に短時間（小リソース）で可能となり、トータルの開発ＴＡＴ（turn around time）を短縮させることが可能である。
【００５３】
尚、半導体設計支援装置の各部は、ハードウェアとソフトウェアの組み合わせを用いて実現すればよい。ハードウェアとソフトウェアとを組み合わせた形態では、ＲＡＭに半導体設計支援プログラムが展開され、該プログラムに基づいて制御部（ＣＰＵ）等のハードウェアを動作させることによって、各部を各種手段として実現する。また、前記プログラムは、記憶媒体に記録されて頒布されても良い。当該記録媒体に記録されたプログラムは、有線、無線、又は記録媒体そのものを介して、メモリに読込まれ、制御部等を動作させる。尚、記録媒体を例示すれば、オプティカルディスクや磁気ディスク、半導体メモリ装置、ハードディスクなどが挙げられる。
【００５４】
上記実施の形態を別の表現で説明すれば、半導体設計支援装置として動作させる情報処理装置を、ＲＡＭに展開された半導体設計支援プログラムに基づき、ＣＤＣ検証手段、クロック明確化手段、メタスタビリティ対策手段、データ形式変換手段などとして制御部を動作させることで実現することが可能である。また、半導体設計支援プログラムは、適宜分割して個々の手段を提供するようにしてもよい。
【００５５】
以上説明したように、本発明によれば、設計者に依存することなく論理合成以後にあたる下流工程にて適切なタイミング制約を与えることを上流工程の処理により可能とする半導体設計支援装置を提供できる。
【００５６】
また、本発明の具体的な構成は前述の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更があってもこの発明に含まれる。
【００５７】
また、上記の実施形態の一部又は全部は、以下のようにも記載されうる。尚、以下の付記は本発明をなんら限定するものではない。  
［付記１］
非同期回路を内在する電気回路の設計時に ソースコードに対して行われたＣＤＣ検証結果と 当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化処理してＣＤＣ検証用設定ファイルとして収集取得する手段と、
前記ＣＤＣ検証用設定ファイルと 前記ＣＤＣ検証結果から得られた非同期パス毎の入出力パスと から、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力する手段と
を含み成ることを特徴とする非同期検証を行なう半導体設計支援装置。
【００５８】
［付記２］
前記ＣＤＣ検証結果に含まれる検証したソースコード中のメタ・スタビリティ状態の要因となり得る非同期パスに基づき、前記ソースコードを 検出した非同期パスにメタ・スタビリティ対策が組み込まれるように修正する手段を有し、
前記ＣＤＣ検証用設定ファイルに、メタ・スタビリティ状態の発生要因に対して前記ソースコードを修正して対策を施した非同期パスを示す情報を反映させる
ことを特徴とする上記付記記載の半導体設計支援装置。
【００５９】
［付記３］
ソースコードに対してＣＤＣ検証を行なって、前記ソースコードから、クロックラインリストと、クロックに関わる入出力端子リストと、推定した未定義クロックリストと、メタ・スタビリティ対策の有無を含む非同期パスリストとをＣＤＣ検証情報として抽出するＣＤＣ検証手段と、
ＣＤＣ検証結果として前記ＣＤＣ検証手段から得られた前記ＣＤＣ検証情報と、前記既知情報としてクロック系統図とタイミング仕様を参照し、前記ソースコードに含まれる全てのクロックと、各クロックの周期と、クロック間の相関関係と、個々のクロックに関わる入出力端子とを示す情報を、明確化してＣＤＣ検証用設定ファイルとして生成するクロック明確化手段と、
クロックの非同期によるメタ・スタビリティ状態の発生要因となる非同期パスを検出すると共に、前記ソースコードを、検出した非同期パスにメタ・スタビリティ対策が組み込まれるように修正するメタスタビリティ対策手段と、
前記ＣＤＣ検証情報に含まれる非同期パスリストとから、非同期パス毎に送信クロックと受信クロックとＦｒｏｍ／ｔｏパスとを示した非同期パス情報を抽出すると共に、該非同期パス情報と前記ＣＤＣ検証用設定ファイルとから、タイミング制約を示す情報として、下流工程で用いられる論理合成ツール、レイアウトツール、ＳＴＡツールの何れかで読み込み可能な形式に合わせて出力するデータ形式変換手段と
を有することを特徴とする上記付記記載の半導体設計支援装置。
【００６０】
［付記４］
前記データ形式変換手段は、前記非同期パス情報と前記ＣＤＣ検証用設定ファイルとから、下流工程で用いられる複数のツール毎に それぞれの読み込み可能な形式に合わせて、クロック制約、入出力タイミング制約、および内部遅延制約として複数のタイミング制約を示す情報を出力する
ことを特徴とする上記付記記載の半導体設計支援装置。
【００６１】
［付記５］
前記クロック明確化手段は、前記ＣＤＣ検証手段によって未定義とされた半導体集積回路内で生成される他のクロックを基準として作り出されるクロックに対して、コーディングに用いられた前記既知情報から、個々のクロックの周期又はクロック間の相関関係を明確化できるまで、前記ＣＤＣ検証手段と共に明確化処理を繰り返して前記ＣＤＣ検証用設定ファイルを生成する
ことを特徴とする上記付記記載の半導体設計支援装置。
【００６２】
［付記６］
前記ＣＤＣ検証は、既存のＣＤＣ検証ツールを用いて行なうことを特徴とする上記付記記載の半導体設計支援装置。
【００６３】
［付記７］
前記下流工程で用いられる設計ツールは、既存の論理合成ツール、レイアウトツール、ＳＴＡツールであることを特徴とする上記付記記載の半導体設計支援装置。
【００６４】
［付記８］
非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、
ソースコードに対して行われたＣＤＣ検証結果と 当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化してＣＤＣ検証用設定ファイルとして収集取得する手段
として動作させることを特徴とするプログラム。
【００６５】
［付記９］
非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、
ソースコードに含まれる全てのクロックについて明確化された情報と ＣＤＣ検証結果から得られた非同期パス毎の入出力パスと から、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるようにタイミング制約に関する所定の情報を抽出してタイミング制約ファイルを自動生成する手段
として動作させることを特徴とするプログラム。
【００６６】
［付記１０］
非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、
ソースコードに対して行われたＣＤＣ検証結果と 当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化処理してＣＤＣ検証用設定ファイルとして収集取得する手段と、
前記ＣＤＣ検証用設定ファイルと 前記ＣＤＣ検証結果から得られた非同期パス毎の入出力パスと から、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力する手段
として動作させることを特徴とするプログラム。
【００６７】
［付記１１］
前記ＣＤＣ検証結果に含まれる検証したソースコード中のメタ・スタビリティ状態の要因となり得る非同期パスに基づき、前記ソースコードを 検出した非同期パスにメタ・スタビリティ対策が組み込まれるように修正する手段を有し、
前記ＣＤＣ検証用設定ファイルに、メタ・スタビリティ状態の発生要因に対して前記ソースコードを修正して対策を施した非同期パスを示す情報を反映させる
ことを特徴とする上記付記記載のプログラム。
【００６８】
［付記１２］
非同期回路を内在する電気回路の非同期検証を行なう情報処理装置の制御部を、
ソースコードに対してＣＤＣ検証を行なって、前記ソースコードから、クロックラインリストと、クロックに関わる入出力端子リストと、推定した未定義クロックリストと、メタ・スタビリティ対策の有無を含む非同期パスリストとをＣＤＣ検証情報として抽出するＣＤＣ検証手段と、
ＣＤＣ検証結果として前記ＣＤＣ検証手段から得られた前記ＣＤＣ検証情報と、前記既知情報としてクロック系統図とタイミング仕様を参照し、前記ソースコードに含まれる全てのクロックと、各クロックの周期と、クロック間の相関関係と、個々のクロックに関わる入出力端子とを示す情報を、明確化してＣＤＣ検証用設定ファイルとして生成するクロック明確化手段と、
クロックの非同期によるメタ・スタビリティ状態の発生要因となる非同期パスを検出すると共に、前記ソースコードを、検出した非同期パスにメタ・スタビリティ対策が組み込まれるように修正するメタスタビリティ対策手段と、
前記ＣＤＣ検証情報に含まれる非同期パスリストとから、非同期パス毎に送信クロックと受信クロックとＦｒｏｍ／ｔｏパスとを示した非同期パス情報を抽出すると共に、該非同期パス情報と前記ＣＤＣ検証用設定ファイルとから、タイミング制約を示す情報として、下流工程で用いられる論理合成ツール、レイアウトツール、ＳＴＡツールの何れかで読み込み可能な形式に合わせて出力するデータ形式変換手段
として動作させることを特徴とするプログラム。
【００６９】
［付記１３］
前記データ形式変換手段として、前記非同期パス情報と前記ＣＤＣ検証用設定ファイルとから、下流工程で用いられる複数のツール毎に それぞれの読み込み可能な形式に合わせて、クロック制約、入出力タイミング制約、および内部遅延制約として複数のタイミング制約を示す情報を出力させる
ことを特徴とする上記付記記載のプログラム。
【００７０】
［付記１４］
前記クロック明確化手段として、前記ＣＤＣ検証手段によって未定義とされた半導体集積回路内で生成される他のクロックを基準として作り出されるクロックに対して、コーディングに用いられた前記既知情報から、個々のクロックの周期又はクロック間の相関関係を明確化できるまで、前記ＣＤＣ検証手段と共に明確化処理を繰り返して前記ＣＤＣ検証用設定ファイルを生成させる
ことを特徴とする上記付記記載のプログラム。
【００７１】
［付記１５］
前記ＣＤＣ検証結果は、既存のＣＤＣ検証ツールを用いて行なわれた結果を用いることを特徴とする上記付記記載のプログラム。
【００７２】
［付記１６］
前記下流工程で用いられる設計ツールとして、既存の論理合成ツール、レイアウトツール、ＳＴＡツール用にタイミング制約を示す情報を出力させる
ことを特徴とする上記付記記載のプログラム。
【００７３】
［付記１７］
非同期回路を内在する電気回路の設計時に ソースコードに対して行われたＣＤＣ検証結果と 当該ソースコードのコーディングに用いられた仕様策定工程で定められた既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化処理してＣＤＣ検証用設定ファイルとして収集取得し、
前記ＣＤＣ検証用設定ファイルと 前記ＣＤＣ検証結果から得られた非同期パス毎の入出力パスと から、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力する
ことを特徴とするタイミング制約生成方法。
【００７４】
［付記１８］
ソースコードに対してＣＤＣ検証を行なって、前記ソースコードから、クロックラインリストと、クロックに関わる入出力端子リストと、推定した未定義クロックリストと、メタ・スタビリティ対策の有無を含む非同期パスリストとをＣＤＣ検証情報として抽出処理し、
ＣＤＣ検証結果として得られた前記ＣＤＣ検証情報と、前記既知情報としてクロック系統図とタイミング仕様を参照し、前記ソースコードに含まれる全てのクロックと、各クロックの周期と、クロック間の相関関係と、個々のクロックに関わる入出力端子とを示す情報を、明確化してＣＤＣ検証用設定ファイルとして生成処理し、
クロックの非同期によるメタ・スタビリティ状態の発生要因となる非同期パスの検出を実行し、要修正パスがあれば、前記ソースコードを 検出した非同期パスにメタ・スタビリティ対策が組み込まれるように修正すると共にＣＤＣ検証情報の抽出処理に戻り、
前記ＣＤＣ検証情報に含まれる非同期パスリストとから、非同期パス毎に送信クロックと受信クロックとＦｒｏｍ／ｔｏパスとを示した非同期パス情報を抽出すると共に、該非同期パス情報と前記ＣＤＣ検証用設定ファイルとから、タイミング制約を示す情報として、下流工程で用いられる論理合成ツール、レイアウトツール、ＳＴＡツールの少なくとも何れかで読み込み可能な形式に合わせて出力可能とする
ことを特徴とするタイミング制約生成方法。
【００７５】
［付記１９］
非同期回路を内在する半導体集積回路の設計時に、仕様策定工程における決定した仕様に基づきコーディングされたソースコードに対して情報処理装置によってＣＤＣ検証を実行し、
前記情報処理装置によって、実行したＣＤＣ検証結果と 前記ソースコードのコーディングに用いられた仕様策定工程で定められた仕様に関する既知情報とから、前記ソースコードに含まれる全てのクロックについて明確化処理してＣＤＣ検証用設定ファイルを生成し、
前記ＣＤＣ検証用設定ファイルと 前記ＣＤＣ検証結果から得られた非同期パス毎の入出力パスと から、下流工程で用いられる設計ツールで読み込み可能な形式に合わせるように所定の情報を抽出処理してタイミング制約ファイルを生成出力し、
下流工程で用いられる設計ツールが前記情報処理装置によって生成されたタイミング制約ファイルを読み込み、各クロックのタイミング制約を識別して、非同期検証を行なう
ことを特徴とする半導体集積回路設計方法。
【産業上の利用可能性】
【００７６】
本発明は、半導体集積回路開発時のデジタル回路設計フローで使用することできる。よって、ＡＳＩＣ／ＰＬＤ／ＦＰＧＡ／ＡＳＳＰなどのデバイス開発において本発明を適用することが可能である。
【符号の説明】
【００７７】
１００  半導体設計支援装置
１１０  ＣＤＣ検出ツール実行部（ＣＤＣ検証手段）
１２０  クロック明確化処理部（クロック明確化手段）
１３０  メタスタビリティ対策部（メタスタビリティ対策手段）
１４０  データ形式変換部（データ形式変換手段）
１５０  記憶部（記憶手段）
【図１】
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【図２】
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【図３】
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【図４】
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