(57)【特許請求の範囲】
【請求項１】
第１分岐部と第２分岐部とを有する送信回路を有し、
前記第１分岐部は、前記第２分岐部が非作動である間に、作動して出力アナログ信号を送信し、
前記第２分岐部は、前記第１分岐部が非作動である間に、作動して前記出力アナログ信号を送信し、
前記出力アナログ信号を送信するように作動すべき前記第１分岐部又は前記第２分岐部の選択は、前記送信回路が受信する入力２値信号のビット値に基づいており、
さらに、複数のセルを有し、
前記複数のセルはそれぞれあるタイプの前記送信回路を含み、
前記各タイプの送信回路は、夫々の抵抗値を持つ第１分岐部及び第２分岐部を有し、
前記複数のセルの前記夫々の抵抗値は、前記出力アナログ信号のレベルの決定に集合的に寄与する、
装置。
【請求項２】
前記送信回路は、電圧モードドライバベースのプッシュプルソース直列終端送信機を有する、請求項１記載の装置。
【請求項３】
前記第１分岐部は、
第１トランジスタのオン抵抗、前記第１トランジスタに接続される第１抵抗器、第２トランジスタのオン抵抗及び前記第２トランジスタに接続される第２抵抗器によって与えられる第１抵抗と、
前記第１抵抗器及び前記第２抵抗器に接続される少なくとも１つの回路要素によって与えられる第２抵抗と、を有する、請求項１に記載の装置。
【請求項４】
前記第２分岐部は、第３トランジスタのオン抵抗、前記第３トランジスタに接続される第３抵抗器、第４トランジスタのオン抵抗、及び前記第４トランジスタに接続される第４抵抗器によって与えられる第３抵抗を有する、請求項３に記載の装置。
【請求項５】
前記第２分岐部は、前記第３抵抗器及び前記第４抵抗器にさらに接続される少なくとも１つの回路要素によって与えられる前記第２抵抗を有する、請求項４に記載の装置。
【請求項６】
前記出力アナログ信号のレベルは、前記第１抵抗又は前記第３抵抗と前記第２抵抗とに基づいている、請求項４又は５に記載の装置。
【請求項７】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタは、該トランジスタの夫々を作動又は非作動にするための各制御信号を夫々受信する各制御端子を有し、
前記各制御信号は、前記入力２値信号のビット値に基づいた値を持つ、請求項４〜６のいずれか１項に記載の装置。
【請求項８】
前記第１トランジスタ及び前記第３トランジスタは、Ｐ型金属酸化半導体トランジスタを含み、前記第２トランジスタ及び前記第４トランジスタは、Ｎ型金属酸化半導体トランジスタを含む、請求項４〜６のいずれか１項に記載の装置。
【請求項９】
前記第２抵抗を与える前記少なくとも１つの回路要素は、少なくとも１つのトランジスタに接続された少なくとも一つの抵抗器を有し、
前記少なくとも１つのトランジスタは、該トランジスタを作動又は非作動にさせる制御信号を受信する制御端子を有し、
前記制御信号は、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタの前記各制御端子に与えられる前記各制御信号の関係に基づいた値を持つ、請求項７に記載の装置。
【請求項１０】
作動すべき前記第１分岐部又は前記第２分岐部の選択は、前記入力２値信号の極性に基づいており、
前記極性は、前記入力２値信号の少なくとも１つのビットによって示される、請求項１に記載の装置。
【請求項１１】
前記第１分岐部の少なくも１つの脚部と、前記第２分岐部の少なくとも１つの脚部とは、抵抗器を共有する、請求項１に記載の装置。
【請求項１２】
送信回路により、入力２値信号を受信する工程と、
第２分岐部が非作動である間に、出力アナログ信号を送信する、第１分岐部を作動させる工程と、
前記第１分岐部が非作動である間に、前記出力アナログ信号を送信する、前記第２分岐部を作動させる工程と、を有し、
前記出力アナログ信号を送信するように作動すべき前記第１分岐部又は前記第２分岐部の選択は、前記送信回路が受信した前記入力２値信号のビット値に基づいており、
さらに、複数のセルは夫々あるタイプの前記送信回路を含み、
前記各タイプの送信回路は、前記出力アナログ信号のレベルに影響を与えるそれぞれの抵抗値を持つ第１分岐部及び第２分岐部を有し、
方法は、さらに、
前記出力アナログ信号のレベルを集合的に決定する１又は複数のセルを選択する工程を有する、
方法。
【請求項１３】
さらに、前記第１分岐部と前記第２分岐部の第１抵抗又は第３抵抗と第２抵抗とに応じた前記出力アナログ信号のレベルを生成する工程を有し、
前記第１分岐部は、第１トランジスタのオン抵抗、前記第１トランジスタに接続される第１抵抗器、第２トランジスタのオン抵抗、及び前記第２トランジスタに接続される第２抵抗器によって与えられる前記第１抵抗と、前記第１抵抗器及び前記第２抵抗器とに接続される少なくとも１つの回路要素によって与えられる前記第２抵抗とを有し、
前記第２分岐部は、第３トランジスタのオン抵抗、前記第３トランジスタに接続される第３抵抗器、第４トランジスタのオン抵抗、及び前記第４トランジスタに接続される第４抵抗器によって与えられる前記第３抵抗と、前記第３抵抗器及び前記第４抵抗器にさらに接続される少なくとも１つの回路要素によって与えられる前記第２抵抗と、を有する、
請求項１２に記載の方法。
【請求項１４】
さらに、前記１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタに、該トランジスタの夫々を作動又は非作動にするための各制御信号を与える工程を有し、
前記各制御信号は、前記入力２値信号のビット値に基づいた値を持つ、請求項１３に記載の方法。
【請求項１５】
前記第２抵抗を与える前記少なくとも１つの回路要素は、少なくとも１つのトランジスタに接続された少なくとも一つの抵抗を有し、
前記少なくとも１つのトランジスタは、該トランジスタの夫々を作動又は非作動にするための制御信号を受信する制御端子を有し、
前記制御信号は、前記１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタの前記各制御端子に与えられる前記各制御信号の関係に基づいた値を持つ、請求項１４に記載の方法。
【請求項１６】
作動すべき前記第１分岐部又は前記第２分岐部の選択は、前記入力２値信号の極性に基づいており、
前記極性は、前記入力２値信号の少なくとも１つのビットによって示されている、請求項１２に記載の方法。
【請求項１７】
出力アナログ信号を送信する送信機と、
前記送信機に含まれ、第１分岐部と第２分岐部とを有する、送信回路とを有し、
前記第１分岐部は、前記第２分岐部が非作動である間に、入力２値信号の値に基づいて、選択的に作動して出力アナログ信号を送信し、
前記第２分岐部は、前記第１分岐部が非作動である間に、前記入力２値信号の値に基づいて、選択的に作動して前記出力アナログ信号を送信し、
前記出力アナログ信号は、前記入力２値信号から変換され、
前記送信機は、複数のセルをさらに有し、
前記複数のセルはそれぞれあるタイプの前記送信回路を含み、
前記各タイプの送信回路は、夫々の抵抗値を持つ第１分岐部及び第２分岐部を有し、
前記複数のセルの前記夫々の抵抗値は、前記出力アナログ信号のレベルの決定に集合的に寄与する、
システム。
【請求項１８】
電流経路は、それぞれ前記第１分岐部及び前記第２分岐部が交差配置である、請求項１７に記載のシステム。
【請求項１９】
前記第１分岐部と前記第２分岐部は１つの集積回路上に形成される、請求項１７に記載のシステム。
【請求項２０】
前記出力アナログ信号の電圧が減少した場合、前記送信回路による電流消費量のレベルが減少する、請求項１７に記載のシステム。
【請求項２１】
さらに、前記送信機によって送信された前記出力アナログ信号を受信する受信機を有する、請求項１７に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的な電子回路に関する。特に（しかし排他的ではなく）、本発明は、送信回路を含む装置、方法、及びシステムに関する。
【背景技術】
【０００２】
今日のシリアルリンクでは、マルチギガバイトの送信機が幅広く利用されている、例えば、シリアル・エーティーエー（Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｒｏｇｙ  Ａｔｔａｃｈｍｅｎｔ  ＳＡＴＡ）や、ピーシーアイ・エクスプレス（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｅｘｐｒｅｓｓ  ＰＣＩｅ）などの通信リンクがある。このようなタイプの通信機は２つのクラスが一般的に利用される：電流モードドライバ（ＣＭＤ）ベースと電圧モードドライバ（ＶＭＤ）ベースの送信機である。
ＣＭＤベースの送信機に対してＶＭＤベースの送信機を利用する理由の１つは、受信機の低い抵抗Ｒｒｘを通る同じ電圧増幅を生成するために必要な電流が少ないからである。ＶＭＤベースの送信機において、より少ない電流量はより小さい電力消費に換算される。
【０００３】
同じシリアルリンクファミリーのためのＶＭＤベースの送信機の欠点は、シングルエンドの最大到達出力電圧レベルが一般的に電源の半分に限られる（１／２Ｖｃｃ）ことである。高速シリアルリンクの大多数では、信号が、ＶＣＣのピーク間の差動出力電圧の理論上の最大値へ換算される条件である差動方式で送信される。
この減少した電圧レベルは、信号が高い損失や歪みを引き起こす送信チャンネルを通る状態における限定要因となりうる。
【０００４】
最近、高速送信機は、高い損失と送信チャンネルの周波数ドメイン特性を補償するために、均等化技術を利用している。均等化は、送信チャンネルを流れている信号の劣化や歪みを、受信機が十分に使用可能な信号を受信できるように、補償する。均等化された信号を生成するため、デジタル領域と同様にアナログ領域において、様々な技術が利用される。
【０００５】
このような技術で最も電源効率のよいものの１つは、信号の均等化に必要とされる様々な出力電圧レベルのデジタルアナログコンバータ（ＤＡＣ）を利用することである。ソース直列終端（Ｓｏｕｒｃｅ  Ｓｅｒｉｅｓ  Ｔａｒｍｉｎａｔｅｄ  ＳＳＴ）送信機は、ＣＭＤベースの送信機に対して低電力消費量を実現できるＶＭＤベース送信機の一般的に利用される例である。
【０００６】
ＳＳＴ送信機は典型的に、それぞれ抵抗器Ｒ１とＲ２を有し、電源ＶＣＣに接続され、ＤＡＣプロセスの一部としての差動方式で信号が中で伝送される２つの回路分岐部を有している。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上述のような典型的なＳＳＴ送信機では、出力電圧を生成しているにも係わらず、２つの回路分岐部に常に電流がＶＣＣから接地へ流れているという欠点がある。
【０００８】
ここでＮビットＤＡＣを利用すると、作成される出力電圧が低いほど、より２つの分岐部で損失する電流がより大きくなる。例えば、“（１／２）ｘＶＣＣ”の出力電圧を作成するために、２つの分岐部での抵抗器の値がＲ１＝５０Ω、Ｒ２＝無限大（高い）であり、終端抵抗Ｒｒｘ＝１００ΩでＶＣＣ＝１Ｖと仮定したときの電流値が５ｍＡとなる。
その代わりに、顕著に低い（１／３１）ＶＣＣの出力電圧を生成するとき、Ｒ１とＲ２とに並列に接続した際の合成抵抗Ｒ１／／Ｒ２＝１００Ωとなるように、例えば、Ｒ１＝１５５０／１６Ω、Ｒ２＝１５５０／１５が必要となる。しかしながら、このような出力電圧の減少した値は、９．５７９ｍＡと高い電流消費量の合計に換算される。
【０００９】
したがって、平均化した出力電圧に対応する電流消費は、出力電圧の増幅と逆相関にあることが明らかになる。出力電圧の増幅が小さいほど、出力電圧を生成するために必要な電流量が大きくなる。この大きい電流により、特に低電圧を一般的に利用するアプリケーションにおいて、電力消費量を不利に増加させることがあった。
【００１０】
そこで、本発明は上記事情に鑑み、上記課題を解決した、電圧出力の増幅が減少するにつれて、送信機の電流消費を削減することができる、送信機の提供を目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明は以下のような手段を有する。
一態様では、装置において、
第１分岐部と第２分岐部とを有する送信回路を有し、
前記第１分岐部は、前記第２分岐部が非作動である間に、作動して出力アナログ信号を送信し、
前記第２分岐部は、前記第１分岐部が非作動である間に、作動して前記出力アナログ信号を送信し、
前記出力アナログ信号を送信するよう作動すべき前記第１分岐部又は前記第２分岐部の選択は、前記送信回路が受信する入力２値信号の値に基づいている。
【発明の効果】
【００１２】
一態様によれば、電圧出力の増幅が減少するにつれて、送信機の電流消費を削減することができる。
【図面の簡単な説明】
【００１３】
【図１】ある実施形態に沿った送信回路を表す。
【図２】ある実施形態に係る複数のユニットセルの１つのユニットセルの送信回路を示す。
【図３】他の実施形態に係る送信回路を示す。
【図４】さらに他の実施形態に係る送信回路を示す。
【図５】前出の送信回路及び様々な実施形態を適宜実行しうる、例示的なコンピューターシステムのブロック図を示す。
【発明を実施するための形態】
【００１４】
以下、消費電流を少なくできる送信回路の複数の実施形態について下記説明する。以下の詳細な説明では、本発明の十分な理解を提供するために、複数の特定の詳細が示される。しかし、本発明は、これらの特定の詳細なしに実施され得ることが当業者によりわかる。他の場合にも、本発明を曖昧にしないように、周知の方法、手順、構成要素及び回路は、詳細に記載されていない。
【００１５】
また、本明細書において、本発明の「一実施形態」または「ある実施形態」と呼ぶものは、実施形態に関連する特定の特徴、構造及び特性が、少なくとも本発明の実施形態の一つに含まれていることを意味する。それゆえ、本明細書中の様々な箇所で使用されている「一実施形態において」という表現は、必ずしも同一の実施形態を指していない。さらに、特定の性質、構造、又は特徴は、１又は複数の実施形態において適切な方法で組み合わせることも可能である。
【００１６】
本発明のある実施形態では、例えば、電圧出力の増幅が減少するにつれて、送信機の電力消費を削減できる電圧モードドライバ（ＶＭＤ）ベースのプッシュプルソース直列（ＳＳＴ）送信機等である、送信機を提供する。送信機は、第１分岐部と第２分岐部とを有する送信回路を有している。前記第２分岐部が非作動である間に、前記第１分岐部が作動して出力アナログ信号を送信し、そしてその反対もある。前記第１分岐部又は前記第２分岐部の選択的に作動及び非作動にするために、入力２値信号の１又は複数のビット値が利用される。
【００１７】
本発明の複数の実施形態のおける送信回路の特徴は、低出力（低電圧）増幅の間、電流が固有値で節約されていることである。ある実施形態では、例えば、様々な時の半増幅モードを用いたピーシーアイ・エクスプレス（ＰＣＩｅ）伝送など、フル増幅が必要とされていないか又は許されていない状況においてのリンクの電力量の最適化というシリアルリンクの実装に、上記特徴を利用する。
更に、正確に同じ送信機は、電源の不利益を受けずに、他のケースのために使われるのではなく、電力最大のケースに利用できるので、上記低消費電流という特徴は、複数のプロコトル、デザインの再利用に、役立たせることができる。
【００１８】
本願において、本発明のある実施形態の装置（図１参照）は、第１分岐部１０２と第２分岐部１０４とを有する送信回路１００を有し、前記第１分岐部１０２は、前記第２分岐部１０４が非作動である間に、作動して出力アナログ信号（出力電圧）を送信し、前記第２分岐部１０４は、前記第１分岐部１０２が非作動である間に、作動して前記出力アナログ信号を送信し、前記出力アナログ信号を送信するよう作動すべき前記第１分岐部１０２又は前記第２分岐部１０４の選択は、前記送信回路が受信する入力２値信号（例えば、）の値に基づいている。
【００１９】
ある実施形態の装置において、前記送信回路１００は、電圧モードドライバベースのプッシュプルソース直列終端送信機を有する。
【００２０】
ある実施形態の装置において（図１、図２参照）、前記第１分岐部は、第１トランジスタ２０２のオン抵抗、前記第１トランジスタ２０２に接続される第１抵抗器２０４、第２トランジスタ２０８のオン抵抗、及び前記第２トランジスタ２０８に接続される第２抵抗器２０６によって与えられる第１抵抗と、前記第１抵抗器２０４及び前記第２抵抗器２０６に接続される少なくとも１つの回路要素によって与えられる第２抵抗Ｒ２と、を有する。
【００２１】
ある実施形態の装置において（図１、図２参照）、前記第２分岐部は、第３トランジスタ２１０のオン抵抗、前記第３トランジスタ２１０に接続される第３抵抗器２１２、第４トランジスタ２１６のオン抵抗、及び前記第４トランジスタ２１６に接続される第４抵抗器２１４によって与えられる第３抵抗Ｒ１を有する。
【００２２】
ある実施形態の装置において（図１、図２参照）、前記第２分岐部は、前記第３抵抗器２１２及び前記第４抵抗器２１４にさらに接続される少なくとも１つの回路要素によって与えられる前記第２抵抗Ｒ２を有する。
【００２３】
ある実施形態の装置において、前記出力アナログ信号のレベルは、前記第１抵抗又は前記第３抵抗と前記第２抵抗とに基づいている。
【００２４】
ある実施形態の装置において（図２、図３参照）、前記第１トランジスタ２０２、前記第２トランジスタ２０８、前記第３トランジスタ２１０、及び前記第４トランジスタ２１６は、該トランジスタの夫々を作動又は非作動にするための各制御信号（ＲＮ、ＲＰ、ＬＮ、ＬＰ）を夫々受信する各制御端子（ゲート端子）を有し、前記各制御信号は、前記入力２値信号のビット値に基づいた値を持っている。
【００２５】
ある実施形態の装置において、前記第１トランジスタ及び前記第３トランジスタは、Ｐ型金属酸化半導体トランジスタを含み、前記第２トランジスタ及び前記第４トランジスタは、Ｎ型金属酸化半導体トランジスタを含む。
【００２６】
ある実施形態の装置において（図３参照）、前記第２抵抗を与える前記少なくとも１つの回路要素は、少なくとも１つのトランジスタ（３０４、３０２、３０６、３００）に接続された少なくとも一つの抵抗器（２２０、２２４）を有し、前記少なくとも１つのトランジスタは、該トランジスタを作動又は非作動にさせる制御信号を受信する制御端子（ゲート端子）を有し、前記制御信号は、前記第１トランジスタ２０２、前記第２トランジスタ２０６、前記第３トランジスタ２１０、及び前記第４トランジスタ２１６の前記各制御端子に与えられる前記各制御信号の関係に基づいた値を持っている。
【００２７】
ある実施形態の装置において、作動すべき前記第１分岐部又は前記第２分岐部の選択は、前記入力２値信号の極性（陽極タイプ、陰極タイプ）に基づいており、前記極性は、前記入力２値信号の少なくとも１つのビットによって示される。
【００２８】
ある実施形態において（図２参照）、装置は、さらに、複数のセルを有し、前記複数のセルはそれぞれあるタイプの前記送信回路を含み、前記各タイプの送信回路は、夫々の抵抗値を持つ第１分岐部及び第２分岐部を有し、前記複数のセルの前記夫々の抵抗値は、前記出力アナログ信号のレベルの決定に集合的に寄与する。
【００２９】
ある実施形態の装置において（図４参照）、前記第１分岐部の少なくも１つの脚部と、前記第２分岐部の少なくとも１つの脚部とは、抵抗器（４００、４０２）を共有する。
【００３０】
ある実施形態（図１参照）において、方法は、送信回路（１００）により、入力２値信号を受信する工程と、第２分岐部（１０４）が非作動である間に、出力アナログ信号を送信する、第１分岐部を作動させる工程と、前記第１分岐部が非作動である間に、前記出力アナログ信号を送信する、前記第２分岐部を作動させる工程と、を有しており、前記出力アナログ信号を送信するように作動すべき前記第１分岐部又は前記第２分岐部の選択は、前記送信回路が受信した前記入力２値信号のビット値に基づいている。
【００３１】
ある実施形態（図２、図３参照）において、方法は、さらに、前記第１分岐部と前記第２分岐部の第１抵抗又は第３抵抗と第２抵抗とに応じた前記出力アナログ信号のレベルを生成する工程を有する。そして、前記第１分岐部は、第１トランジスタ２０２のオン抵抗、前記第１トランジスタに接続される第１抵抗器２０４、第２トランジスタ２０８のオン抵抗、及び前記第２トランジスタに接続される第２抵抗器２０６によって与えられる前記第１抵抗（Ｒ１）と、前記第１抵抗器２０４及び前記第２抵抗器２０６とに接続される少なくとも１つの回路要素によって与えられる前記第２抵抗とを有し、前記第２分岐部は、第３トランジスタ２１０のオン抵抗、前記第３トランジスタに接続される第３抵抗器２１２、第４トランジスタ２１６のオン抵抗、及び前記第４トランジスタに接続される第４抵抗器２１４によって与えられる前記第３抵抗と、前記第３抵抗器及び前記第４抵抗器にさらに接続される少なくとも１つの回路要素によって与えられる前記第２抵抗と、を有する。
【００３２】
ある実施形態において（図２、図３参照）、方法はさらに、前記１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタに、該トランジスタの夫々を作動又は非作動にするための各制御信号（ＲＮ、ＲＰ、ＬＮ、ＬＰ）を与える工程を有し、前記各制御信号は、前記入力２値信号のビット値に基づいた値を持つ。
【００３３】
ある実施形態の方法において（図２参照）、前記第２抵抗を与える前記少なくとも１つの回路要素は、少なくとも１つのトランジスタに接続された少なくとも一つの抵抗を有し、前記少なくとも１つのトランジスタは、該トランジスタの夫々を作動又は非作動にするための制御信号を受信する制御端子を有し、前記制御信号は、前記１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタの前記各制御端子に与えられる前記各制御信号の関係に基づいた値を持つ。
【００３４】
ある実施形態の方法において、作動すべき前記第１分岐部又は前記第２分岐部の選択は、前記入力２値信号の極性に基づいており、前記極性は、前記入力２値信号の少なくとも１つのビットによって示されている。
【００３５】
ある実施形態の方法において（図２参照）、さらに、複数のセルは夫々あるタイプの前記送信回路を含み、前記各タイプの送信回路は、前記出力アナログ信号のレベルに影響を与えるそれぞれの抵抗値を持つ第１分岐部及び第２分岐部を有し、この方法はさらに、前記出力アナログ信号のレベルを集合的に決定する１又は複数のセルを選択する工程を有する。
【００３６】
本発明のある実施形態のシステムにおいて（図１参照）、出力アナログ信号を送信する送信機と、前記送信機に含まれ、第１分岐部と第２分岐部とを有する送信回路とを有し、前記第１分岐部は、前記第２分岐部が非作動である間に、入力２値信号の値に基づいて、選択的に作動して出力アナログ信号を送信し、前記第２分岐部は、前記第１分岐部が非作動である間に、前記入力２値信号の値に基づいて、選択的に作動して前記出力アナログ信号を送信し、前記出力アナログ信号は、前記入力２値信号から変換される。
【００３７】
ある実施形態のシステムにおいて、電流経路はそれぞれ前記第１分岐部及び前記第２分岐部が交差配置である。
【００３８】
ある実施形態のシステムにおいて、前記第１分岐部と前記第２分岐部は１つの集積回路上に形成される。
【００３９】
ある実施形態のシステムにおいて、前記出力アナログ信号の電圧が減少した場合、前記送信回路による電流消費量のレベルが減少する。
【００４０】
ある実施形態のシステムにおいて、前記送信機によって送信された前記出力アナログ信号を受信する受信機を有する。
【００４１】
図１は、ある実施形態の送信回路１００を示す。送信回路１００は、ある実施形態では、プッシュプル電源シリーズ端子電源送信機を含み、電源（例えばＶＣＣ）及び接地端子に接続された、第１回路分岐部（第１分岐部）１０２と第２回路分岐部（第２分岐部）１０４とを有する構造を含む。第１回路分岐部１０２と第２回路分岐部は、他方の分岐部が電流を通さず非作動である間、一方の回路分岐部が電流を抵抗Ｒ２に通す作動中であるような、交差配置である。
【００４２】
詳しくは、ある実施形態では、第１回路分岐部１０２は、抵抗Ｒ２に接続され、さらに（１／２）Ｒ１の抵抗値を持つ抵抗１０８に接続される、（１／２）Ｒ１の抵抗値を持つ抵抗１０６を有している。第１回路分岐部１０２が作動していて第２回路分岐部１０４が非作動である場合は、電流Ｉ１は抵抗１０６とその後（電流Ｉ２で示される）抵抗Ｒ２を流れ、そして抵抗１０６を流れる。
【００４３】
第２回路分岐部１０４は、抵抗Ｒ２に接続され、さらに（１／２）Ｒ１の抵抗値を持つ抵抗１１２に接続される、（１／２）Ｒ１の抵抗値を持つ抵抗１１０を有している。第２回路分岐部１０４が作動して、第１回路分岐部１０２が非作動である場合、電流Ｉ１は、抵抗Ｒ１１０とその後電流値Ｉ２で示される抵抗Ｒ２を流れ、そして抵抗１１２を流れる。
【００４４】
受信機の終端抵抗Ｒｒｘは、抵抗Ｒ２に並列に接続されるとして、そして電流Ｉｒｘが通るとして、破線によって表されている。終端抵抗Ｒｒｘを有する受信機は、送信回路１１の相対的に近傍、例えば同じ基板上に、配置することができる、或いは、もっと地理的に離れた場所、例えば、他端や、優先ネットワークなどに配置されてもよい。
【００４５】
テブナン等価回路１１４が図１に示されており、等価電圧Ｖｅｑは、抵抗Ｒ１と抵抗Ｒ２とを並列に接続させた抵抗値（Ｒ／／Ｒ２）を持つ抵抗１１６と、終端抵抗Ｒｒｘとに直列に接続されている。本実施形態において、Ｖｅｑの値は“Ｖｅｑ＝（ＶＣＣ×Ｒ２）／（Ｒ１＋Ｒ２）で表される。従って、この式に基づいて抵抗Ｒ１とＲ２の値を変更することで、ある実施形態では、送信回路１００の出力抵抗値を終端抵抗Ｒｒｘと等しく維持している間、終端抵抗Ｒｒｘの電圧を変更することが可能になる。
【００４６】
図１で示される構造や、２つの分岐部が両方同時に電流を運ぶ上述の従来技術との比較において、送信回路１００においていつでも１つの分岐部のみ（第１分岐部１０２又は第２分岐部１０４のどちらか）が作動するので、信号を送信するＤＡＣプロセスの期間の電流消費量を劇的に減らす。例えば、１／２ＶＣＣの出力を生成すると、送信回路１００は、終端抵抗Ｒｒｘ＝１００Ω、ＶＣＣ＝１Ｖ、Ｒ１＝１００Ω、Ｒ２＝無限大（高抵抗）の５ｍＡを利用する、そして、もし同一の又はより低い出力電圧を生成する場合、電流消費がより少なくなる。
例えば、１／３０ＶＣＣと低い出力電圧を生成すると、送信回路１００はＲ１＝１５００／１Ω、Ｒ２＝１５００／１４Ωを与えることで、Ｒ１とＲ２とを並列接続した抵抗値Ｒ１／／Ｒ２＝１００に換算でき、６４４．４μＡの電力消費量を与える。
【００４７】
ある実施形態では、送信回路１００が５ビットのＤＡＣを用いて実行されると、２Ｎ−２の出力電圧レベル（例えば３０の異なる電圧レベル）が生成され、生成した３０レベルのすべての平均電流消費量は、例えば、わずか３．８４６ｍＡである。
平均電流消費量が８．３３０ｍＡの上述した従来のＳＳＴ送信機と比較して、本実施形態の送信回路１００は、同じ出力電圧増幅で、類似の解（２Ｎ−１出力電圧レベルと比較して２Ｎ−２の出力電圧レベル）を達成しつつ、平均電流消費量は半分よりも少ない。
【００４８】
ある実施形態では、図１の等価電圧Ｖｅｑで表される、出力電圧を生成しているときの、第１回路分岐部１０２と第２回路分岐部１０４の作動及び非作動の切り替えを行うため、相補型金属酸化半導体（ＣＭＯＳ）技術が利用される。
並列に接続されたセルであって、ＤＡＣへ入力される入力２値コードに基づいて選択可能なセルの、複数の回路脚部（ＣＭＯＳトランジスタや抵抗の組み合わせを含む）に配置されたＲ１及びＲ２の値が適切に選択されることにより、出力電圧の様々なレベル（例えば、上述のように５ビットＤＡＣのため３０の異なる出力レベル）が生成できる。
図２はこのような例を実行する図を示す。
【００４９】
図２はある実施形態に係るユニットセル２００の送信回路１００を示す。それぞれのユニとセル２００はあるタイプの送信回路１００を有し、ＤＡＣのビット数Ｎに応じた１又は複数のユニットセル２００が設けられている。ＳＧＮ、ＢＩＴ３、ＢＩＴ２、ＢＩＴ１、ＢＩＴ０の符号付き形状の入力２値シーケンスとして受信する５ビットＤＡＣのために図２の例は与えられ、そこで、最も特徴的なビット（ＭＳＢ）は、出力電圧の値のサイン（ｓｉｇｎ，ＳＧＮ）又は極性、又は絶対値を表す他のビットを表す。
それゆえ、５ビットＤＡＣの入力２値の両極端の値は１＿１１１１と０＿１１１１とである。図２に示された５ビットＤＡＣの場合では、１５個のユニットセル２００がありし、そして夫々のセルは出力電力の陽極タイプ及び陰極タイプ（反対の極での電圧）を与えることが可能であるため、合計３０の出力電圧が与えられる（２５−２＝３０）。
【００５０】
図２の実施形態では、各分岐部の抵抗値はＣＭＯＳトランジスタのＯＮ／ＯＦＦ抵抗とそれに接続された１又は複数の抵抗器の抵抗値の合計である。それゆえ、第１分岐部１０２のために図２を関連付けて図１を読むと、第１トランジスタ２０２のＯＮ抵抗に直列接続される第１抵抗器２０４により、抵抗値（１／２）Ｒ１を持つ第１抵抗１０６が与えられ、第２トランジスタ２０８のＯＮ抵抗に直列接続される第２抵抗器２０６により、抵抗値Ｒ１／２を持つ抵抗１０８が与えられる。抵抗１０６と抵抗１０８によって与えられる抵抗（値）が第１抵抗となる。
さらに、第２分岐部１０４のための図２を関連付けて図１を読むと、第３トランジスタ２１０のＯＮ抵抗に直列接続される第３抵抗器２１２とにより、抵抗値（１／２）Ｒ１を持つ抵抗１１０が与えられ、第４トランジスタ２１６のＯＮ抵抗に直列接続される第４抵抗器２１４により、抵抗値Ｒ１／２を持つ抵抗１１２が与えられる。抵抗１１０と抵抗１１２によって与えられる抵抗（値）が第３抵抗となる。ある実施形態では、第１トランジスタ２０２がＰ型ＭＯＳトランジスタ（ＰＭＯＳ）を含み、第２トランジスタ２０８はＮ型ＭＯＳトランジスタ（ＮＭＯＳ）、第３トランジスタ２１０がＰＭＯＳトランジスタを含み、そして第４トランジスタ２１６はＮＭＯＳトランジスタを含む。
【００５１】
ある実施形態では、第１分岐部１０２及び第２分岐部１０４の中で追加の抵抗値を与える抵抗（第２抵抗）Ｒ２は、少なくとも１つの回路要素によって与えられる。１つの回路要素とは、例えば図２では、抵抗器２２０、ＮＭＯＳトランジスタ２２２のＯＮ抵抗に直列接続されるＰＭＯＳトランジスタ２１８のＯＮ抵抗、及び抵抗器２２４の直列配置を通るもの等である。
夫々の送信回路１００の様々な抵抗器の値は１つのセル２００から他のセル２００へ変化するので、それぞれのセル（あるタイプのセル）２００に異なる出力電圧（それぞれのタイプの出力電圧）を与えることが可能になる。
【００５２】
図２の図形２２６は、上述した一例として、５ビットＤＡＣのための３０個のセルの接続や他との接合を示す。
【００５３】
上記に渡って説明したように、送信回路１００は、同じ送信回路内に二つ分岐部が作動しているのではなく、作動している１つの分岐部に出力電圧を与える。
それゆえ、仮に、いずれか特定のセル２００で第１分岐部１０２が作動している場合、そのセル２００の第２分岐部１０４は逆に非作動であるという、交差配置である。
さらに、ある実施形態では、Ｒ１／／Ｒ２＝１００Ωという関係を保つため、第１分岐部１０２又は第２分岐部１０４がどちらも作動していない場合のみ、中央の抵抗Ｒ２（第２抵抗）が作動している。
【００５４】
ある実施形態では、ＤＡＣによって受信された入力２値数、シークアンス、配列、及び信号に基づいて、
（１）特定のセルのどちらの分岐部が作動又は非作動しているかという選択、及び
（２）出力電圧レベルの特定の１つを与えるべき選択をする１又は複数のセル２００はどれかという選択
は実行できる。
入力２値信号のビットのビット数が、図２のＣＭＯＳトランジスタの例えば各ゲート端子などの各制御端子に入力される各制御信号を形成しうる。そして／或いは、他の値は、入力２値信号のビット値から導き出され、導き出された値もまた、ＣＭＯＳトランジスタの各制御端子への入力として与えられる。
他方の分岐部が非作動である間、一方の分岐部を作動させるというスイッチングの特徴を与えるため、ビット値及び／又は導き出された値は、様々なＣＭＯＳトランジスタを作動又は非作動にする、２値の１又は０の値である。
【００５５】
ある１つの実施形態として、作動すべき分岐部を１つ選択する実施形態に、入力２値シーケンスのＭＳＢのサインＳＧＮ信号が利用される。例えば、ＳＧＮ信号が２値のうち１である場合（第２分岐部１０４が非作動である）に、第１分岐部１０２を作動させ、ＳＧＮ信号が２値のうち０である場合（第１分岐部１０２が非作動である）に、第２分岐部１０４を作動させる。それゆえ、入力２値信号の極性が第１分岐部１０２又は第２分岐部１０４を選択するある実施形態に利用される。
【００５６】
作動又は非作動である分岐部を内部に有し、特定の１の出力可能電圧を与えるべき１又は複数のセル２００を選択するため、ＭＳＢのサインＳＧＮの単独で又は組み合わせて、入力２値シーケンスの他のビットが利用される。いずれかの最適な論理又は他の方法技術を、様々な分岐部、トランジスタ、セル等の選択、作動に利用することができる。そして、本願では、上述のような論理、方法技術の単独での利用に限られない。例示した実施形態の動作の詳細のよりよい理解のために、公知の論理、方法技術を利用することもできる。
【００５７】
図２に示された特定の実施形態として、第１トランジスタ２０２は制御端子の値又は信号ＲＮを受信し、第２トランジスタ２０８は、制御端子の値又は信号ＲＰを受信し、第３トランジスタ２１０は制御端子の値又は信号ＬＰを受信し、第４トランジスタ２１６は制御端子の値又は信号ＬＰを受信し、トランジスタ２１８は制御端子の値又は信号ＣＮを受信し、そしてトランジスタ２２２が制御端子の値又は信号ＣＰを受信する。
ある実施形態の値ＲＮ、ＲＰ、ＬＮ、及びＬＰは入力２値信号のビット値から導かれ、複数のバスやライン２２８を介してセル２００の送信回路１００へ与えられる。
【００５８】
図２の５ビットＤＡＣの例のため、サインＳＧＮと入力シークアンスの０−３ビットに基づいて、制御信号ＲＮ、ＲＰ、ＬＰ、ＬＮ、ＣＰ及びＣＮの値を決定するため、下記の式が利用される。
ＬＰ［Ｘ］＝ＳＧＮ  ？  ＢＩＴ［Ｘ］：  １’ｂ０
ＲＰ＝ＳＧＮ？  １’ｂ０：ＢＩＴＸ
ＬＮ［Ｘ］＝！ＬＰ［Ｘ］
ＲＮ［Ｘ］＝！ＲＰ［Ｘ］
Ｘ＝［３：０］
ＣＰ［Ｘ］＝！ＬＰ［Ｘ］＆！ＲＰ［Ｘ］（ＬＰの反転とＲＰの反転のＡＮＤ論理を表す）
ＣＮ［Ｘ］＝！ＣＰ［Ｘ］
【００５９】
上記の式は下記ＬＰとＲＰのために表される。
もし、符号ビットが論理１である場合、ＬＰ［Ｘ］は、ＢＩＴ［Ｘ］であると仮定すると、他方の値は論理０となる。同時に、もし符号ビットが論理１であり、ＲＰ［Ｘ］が論理０であると仮定すると、その他方についての、ＢＩＴ［Ｘ］、ＬＮ［Ｘ］，ＣＰ［Ｘ］の値はそれぞれ、ＬＰ［Ｘ］，ＲＰ［Ｘ］ＣＰ［Ｘ］の値の反転値（記号！を使用する）になる。
【００６０】
特定の入力２値シーケンスが１＿００１１の場合の、５ビットＤＡＣのために与えられるビット数の一例を示す。
ＳＧＮ＝１；  ＢＩＴ［３］＝０；  ＢＩＴ［２］＝０；  ＢＩＴ［１］＝１；  ＢＩＴ［０］＝１，
ＬＰ［３］＝０；  ＬＰ［２］＝０；  ＬＰ［１］＝１；  ＬＰ［０］＝１
ＬＮ［３］＝１；  ＬＮ［２］＝１；  ＬＮ［１］＝０；  ＬＮ［０］＝０
ＲＰ［３］＝０；  ＲＰ［２］＝０；  ＲＰ［１］＝０；  ＲＰ［０］＝０
ＲＮ［３］＝１；  ＲＮ［２］＝１；  ＲＮ［１］＝１；  ＲＮ［０］＝１
ＣＰ［３］＝１；  ＣＰ［２］＝１；  ＣＰ［１］＝０；  ＣＰ［０］＝０
ＣＮ［３］＝０；  ＣＮ［２］＝０；  ＣＮ［１］＝１；  ＣＮ［０］＝１
ここで、ＬＰ［Ｘ］＝１及びＬＮ［Ｘ］＝０であると、各ユニット２００の第４トランジスタ２１６、第３トランジスタ２１０を閉じる。ＬＰ［Ｘ］＝０及びＬＮ［Ｘ］＝１であると、第３、第４トランジスタ２１６と２１０とを代わりに開ける。続いて、ＲＰ［Ｘ］，ＲＮ［Ｘ］によって同じ要件（Ｃｏｎｓｉｄｅｒａｔｉｏｎ）が第２、第１トランジスタ２０８と２０２とに与えられ、ＣＰ［Ｘ］、ＣＮ［Ｘ］によって同じ要件がトランジスタ２２２と２１８とに与えられる。
【００６１】
この例において、抵抗器２０４，２０６、２１２、２１４、２２０の値が７５０Ωで上記式であるとするとき、１５セルを並列に組み合わせることによる抵抗器のネットワークを削減することで、送信回路１００の出力電圧の総計が計算できる。
【００６２】
図２の図形２２６にて、８つ接続されたセルによって、ＢＩＴ［３］は８セルを図に示すように平等に駆動する。そしてそれぞれのセル２００において、第４、第３トランジスタ２１６と２１０をオープンの状態にすると、第２分岐部１０４の抵抗器２１２と２１４からのＲ１（図１参照）への寄与がない。第２、第１トランジスタ２０８と２０２をオープンの状態にすると、第１分岐部１０２の抵抗器２０４と２０６からの第１抵抗Ｒ１（図１参照）への寄与がない。そして、トランジスタ２１８と２２２を閉じると、図１参照の８つの抵抗器２２０と２２４に並列に接続された第２抵抗Ｒ２への寄与は１８７．５Ω（（７５０＋７５０）／８＝１８７．５Ω）となる。
【００６３】
ＢＩＴ［２］、ＢＩＴ１［１］、及びＢＩＴ［０］への要件が与えられる。いったんそれぞれのＢＩＴ［Ｘ］のためのＲ１及びＲ２の相対値が計算されると、図１のＶｅｑの式によって出力電圧値の総計が計算できる。この例においては、ＢＩＴ［２］は、Ｒ１へ寄与せず、Ｒ２へ３７５Ω与える。ＢＩＴ［１］は、Ｒ１へ７５０Ω与え、Ｒ２へ寄与しない。そして、最後にＢＩＴ［０］は、Ｒ１へ１５００Ω与え、Ｒ２へは寄与しない。Ｒ１への総計寄与はＢＩＴ［Ｘ］すべての寄与と合い等しく（parallelであり）、値は５００Ωとなる。Ｒ２のための、並列寄与の総計は、１２５Ωである。
図１に示されたＶｅｇへの均等化に基づいて、等価出力抵抗はＲ１とＲ２との並列抵抗値（１００Ω）であり、出力電圧ＶｅｇがＶＣＣ×０．２倍であり、例えばＶＣＣが１Ｖのときは０．２Ｖとなる。そのほかの入力２値信号のためのビットの組み合わせを与えると、出力電圧Ｖｅｑは様々な値をとることができる。
【００６４】
図３は、それぞれのセル２００の他の実施形態に係る送信回路１００を示す。この実施形態は、抵抗（第２抵抗）Ｒ２は、ＰＭＯＳトランジスタ３０２に直列接続されたＰＭＯＳトランジスタ３００と、ＮＭＯＳトランジスタ３０６に直列接続されたＮＭＯＳトランジスタ３０４との並列配列に直列接続された抵抗器２２０と抵抗器２２４によって実現され、それぞれのトランジスタがＯＮ抵抗と高抵抗（Ω）のＯＦＦ抵抗を有している、という点を除いて、実施的に図２の実施形態と同一である。
接続交点ＴＸＰとＴＸＮはセル２００の共通交点である。
【００６５】
第１分岐部１０２（図１）が作動している場合の動作として、図２を参照して電流は、ＯＮ作動状態のＰＭＯＳトランジスタ（第１トランジスタ）２０２、第１抵抗器２０４、抵抗器２２０、ＯＮ作動状態のＰＭＯＳトランジスタ３００と３０２とＮＭＯＳトランジスタ３０４と３０６、抵抗器２２４、第２抵抗器２０６、そしてＯＮ作動状態のＰＭＯＳトランジスタ（第２トランジスタ）２０８を通る。
第２分岐部１０４が作動している場合の動作として、電流は、ＯＮ作動状態のＰＭＯＳトランジスタ（第３トランジスタ）２１０、第３抵抗器２１２、ＯＮ作動状態のＮＭＯＳトランジスタ３０６と３０４とＰＭＯＳトランジスタ３０２と３００、抵抗器２２０、第４抵抗器２１４、そしてＯＮ作動状態のＰＭＯＳトランジスタ（第４トランジスタ）２１６を通る。
【００６６】
図４は、さらに他の実施形態に係る送信回路１００を示す。図４の実施形態では、図４の実施形態が「共有抵抗」を有していることを除いて、同じ符号を付したものは一般的に図３の実施形態と同様の構成要素を有する。
【００６７】
この実施形態の例として、第１分岐部１０２の上脚部が、第２分岐部１０４の下脚部と、抵抗器４００を共有する。同様にして、第２分岐部１０４の上脚部が、第１分岐部１０２の上脚部と、抵抗器４０２を共有する。
この配置では、物理的に同じ抵抗器４００と４０２とを用いているので、出力信号の上昇・下降時間が同じである。さらに、共有された抵抗器は、打ち消し合うか、もしくは、プロセスの不釣り合いによっておこる抵抗値の変動を取り除く。さらには、構成要素の数の削減の観点から、集積回路の物的財産がより効率的に利用できる。
【００６８】
ここで説明される送信回路の実施形態は、たくさんの実装（Ｉｍｐｌｅｍｅｔａｔｉｏｎ）やアプリケーションで利用される。例えば、スマートフォン、ネットトップ、タブレットを含む携帯装置や他の携帯インターネット装置（ＭＩＤｓ）、が、低電源経路として設計される。
図５は、様々な実施形態の送信回路及び送信方法を実現しうる、例示的なコンピューターシステム５００を示す。
【００６９】
図５に示すように、コンピューターシステム５００は電源ユニット５０２、多数のプロセッサ（又はプロセッサコア）５０４、プロセッサが読み取り可能でプロセッサが実行可能な指示（命令）５０８を保存したシステムメモリ５０６、該指示５０８をさらに保存可能な大容量記憶装置５１０、及び通信インターフェース５１２を有する。
本願の目的では、「プロセッサ」及び「プロセッサコア」という用語は、異なることが明確に要求されない限り、同意に扱われる。
【００７０】
本願の様々な実施形態では、少なくとも１つのプロセッサ５０４が、送信回路１００に与える入力２値信号を作成する、又は作成させる。
【００７１】
１又は複数の大容量記憶装置５１０又はメモリ５０６は、実体的な、固定の、コンピュータが読み取り可能な装置（例えば、ディスケット、ハードディスク、コンパクトデスク読み取り専用メモリ（ＣＤＲＯＭ）、ハードウエア記録ユニット等）を含む。コンピューターシステムはさらに、例えば、キーボード、表示画面、カーソル制御などの入出力装置（Ｉ／Ｏ装置）５１４を有する。様々な実施形態において、又は、単独の例として、入出力装置５１４は、対応する単数又は複数のセル２００のそれぞれの送信回路１００を有している。送信回路１００及び対応するセル２００は、代わりに又は追加的に、コンピューターシステム５００の他の場所に位置しており、集積回路の一部又はすべてを含む。
【００７２】
図５の様々な構成要素は、１又は複数のバスで表されているシステムバス５１６によって互いに接続されている。複数のバスの場合、構成要素は、複数のバスブリッジにより架橋されている（図示なし）。データはシステムバス５１６介して、入出力装置５１４、例えば、対応するセル２００の送信回路１００とプロセッサ５０４の間等を通る。
【００７３】
システムメモリ５０６と大容量記憶装置５１０は、動作システム、ファームウエアモジュール又はドライバ、アプリケーション等を実行するプログラミング指示の作業コピーや永久コピーを記憶するのに用いられ、ここで、まとめて５０８として示す。
プログラミング指示の永久コピーは、工場又は現地で、例えば、コンパクトデスク等の配布媒体を介して、又は（配布サーバーからの）通信インターフェース５１２を介して、永久記憶装置に入れられる。
【００７４】
様々な実施形態に関して、コンピューターシステム５００の１又は複数の表された構成要素は、キーボード、ＬＣＤスクリーン、不揮発性メモリポート、複数のアンテナ、グラフィクスプロセッサ、アプリケーションプロセッサ、スピーカー、又はカメラを含む他の関連する装置要素を含むことができる。
【００７５】
コンピューターシステム５００の様々な構成要素の残りの構成は公知であるため、説明を省略する。
【００７６】
要約書の内容を含む本出願の実施形態と明細書の説明と図は、厳格に排他的又は限定的に表すことを意図したものではない。ここで特定の実施形態や例が例示した目的のために記載されている場合、様々は変形例が適用可能である。
例えば、上述において、様々な実施形態である構成要素の構成及び接続が信号のＨＩＧＨ／ＬＯＷで記載されている内容は、信号の立ち上がり／立ち下がりエッジ、インバータによる信号の反転、及びＰ型トランジスタ又はＮ型トランジスタ等に対応させることができる。他の実施形態において、Ｎ型トランジスタをＰ型トランジスタの代わりに用いたり、ある信号を反転させたり、ある変化を立ち上がりエッジの代わりに立ち下がりエッジを用いて引き起こしたりさせたり又はその反対などを、他の構成例として与えることができる。
【００７７】
このような変形は上記説明の範囲内におさまるものであり、上述の詳細の説明を踏まえて、前述の又は他の改変が可能である。特許請求項で利用された用語は、上述の特定の実施形態の構造に限られない。
【符号の説明】
【００７８】
１００  送信回路
１０２  第１回路分岐部（第１分岐部）
１０４  第２回路分岐部（第２分岐部）
１０６  抵抗器（第１抵抗）
１０８  抵抗器（第１抵抗）
１１０  抵抗器（第３抵抗）
１１２  抵抗器（第３抵抗）
１１４  テブナン等価回路
１１６  抵抗器
２００  ユニットセル
２０２  第１トランジスタ（第１抵抗）
２０４  第１抵抗器（第１抵抗）
２０６  第２抵抗器（第１抵抗）
２０８  第２トランジスタ（第１抵抗）
２１０  第３トランジスタ（第３抵抗）
２１２  第３抵抗器（第３抵抗）
２１４  第４抵抗器（第３抵抗）
２１６  第４トランジスタ（第３抵抗）
Ｒ２  抵抗（追加抵抗、第２抵抗）
２１８  ＰＭＯＳトランジスタ（第２抵抗）
２２０  抵抗器（第２抵抗）
２２２  ＮＭＯＳトランジスタ（第２抵抗）
２２４  抵抗器（第２抵抗）
３００  ＰＭＯＳトランジスタ（第２抵抗）
３０２  ＰＭＯＳトランジスタ（第２抵抗）
３０４  ＮＭＯＳトランジスタ（第２抵抗）
３０６  ＮＭＯＳトランジスタ（第２抵抗）
４００  抵抗器（共有抵抗）
４０２  抵抗器（共有抵抗）
５００  コンピューターシステム
５０２  電源ユニット
５０４  プロセッサ
５０６  システムメモリ
５０８  指示
５１０  大容量記憶装置
５１２  通信インターフェース
５１４  入出力装置
５１６  システムバス
【図１】
0005788604.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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