(57)【特許請求の範囲】
【請求項１】
２次元マトリクス状に画素が形成された第１の半導体基板と、
前記第１の半導体基板と異なった基板材料からなり信号処理回路が設けられた第２の半導体基板と
を有し、
各々の前記画素毎に第１のバンプと第２のバンプが設けられ、
前記画素の隣接する画素との境界領域を含めた面積がＬ２であるとともに、前記第１のバンプの中心と前記第２のバンプの中心の間隔が（２／３±０.１）×Ｌであり、
且つ、隣り合う画素同士で前記第１のバンプの中心と前記第２のバンプの中心を結ぶ線分の延在方向が互いに直交するとともに、前記隣り合う画素同士の前記線分の中点同士の間隔がＬであり、
前記第１のバンプと前記第２のバンプにより前記第１の半導体基板と前記第２の半導体基板がハイブリッド接合されていることを特徴とする冷却型半導体素子。
【請求項２】
前記画素が一つの受光領域を有するとともに、前記第１のバンプと前記第２のバンプが互いに異なった極性のバンプであることを特徴とする請求項１に記載の冷却型半導体素子。
【請求項３】
前記画素が、互いに分離されて積層された２つの受光領域を有するとともに、前記第１のバンプと前記第２のバンプが互いに同じ極性のバンプであることを特徴とする請求項１に記載の冷却型半導体素子。
【請求項４】
前記画素の隣接する画素との境界領域を含めた平面形状が、正方形であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の冷却型半導体素子。
【請求項５】
前記第１のバンプの一部と前記第２のバンプの一部がＬ×Ｌの正方形からはみ出しており、前記画素が前記第１のバンプの一部と前記第２のバンプを包括する非正方形の形状であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の冷却型半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板材料が互いに異なる素子をハイブリッド接合させた冷却型の半導体素子に関する。
【背景技術】
【０００２】
量子井戸や量子ドットを用いた中・遠赤外線を受光する量子型半導体素子などは、暗電流に起因する雑音を抑制するために液体窒素温度程度の温度に冷却して用いられる。また、これらの赤外線領域に相当するエネルギー差を有する構造を、一般的な半導体回路素子を成すＳｉ基板上に形成するのは困難であるため、Ｓｉとは異なる材料、例えば、ＧａＡｓ基板上に形成される。
【０００３】
しかし、このようなＧａＡｓ基板上では受光機構を働かせるのに十分な信号処理回路素子等の回路素子を形成することが困難な場合が多い。そこで、受光素子はＧａＡｓ基板上に、回路素子はＳｉ基板上に形成し、Ｉｎバンプなどを介してそれらをハイブリッド接合する方式が取られる。受光素子が撮像素子である場合、受光素子および回路素子はそれぞれ２次元アレイ状に画素加工がなされ、それぞれの画素同士がバンプで接合される。
【０００４】
図８は、従来の冷却型光検出素子の概略的断面図である。図に示すように、ＧａＡｓ基板７１上にｎ型ＧａＡｓ下部電極層７２、ｎ型ＧａＡｓ層及びｉ型ＡｌＧａＡｓ層を交互に重ねた多重量子井戸受光層７３及びｎ型ＧａＡｓ上部電極層７４を形成し、ＧａＡｓ基板７１に達する溝により画素７５を形成する。
【０００５】
次いで、ＳｉＯ２或いはＳｉＯＮ等の保護絶縁膜７６を形成したのち、ｎ型ＧａＡｓ下部電極層７２及びｎ型ＧａＡｓ上部電極層７４に対するコンタクト部を開口してＡｕＧｅ／Ａｕ電極７７，７８を形成する。次いで、ＡｕＧｅ／Ａｕ電極７７に接続するＡｕ配線７９を形成して下部電極を上部電極側に引き上げる。次いで、Ｉｎバンプ８０，８１を形成し信号処理回路を形成したシリコン基板８２とＩｎバンプ８０，８１により接合する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０９−１０７１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
受光素子と回路素子ではそれぞれの基板の熱膨張率に違いがあるため、それらを冷却して利用する場合、画素同士の面内方向位置にズレが生じることを意味する。撮像素子開発のトレンドとして画素数の増加が第一に挙げられる。
【０００８】
画素数の増加に伴い素子内の中央から離れた画素ではこのズレが大きいものになり、隣接バンプ間の接触が起こりやすい状況となっているので、この事情を図９を参照して説明する。
【０００９】
図９は、従来の冷却型光検出素子におけるバンプの状態の説明図であり、図９（ａ）は常温における側面図であり、図９（ｂ）は冷却時、即ち、動作時における側面図である。図９（ａ）に示すように、室温においては、画素７５の素子内に占める位置に係わらず直立した状態になっている。しかし、図９（ｂ）に示すように、冷却時にはＧａＡｓ基板の収縮率がＳｉ基板の収縮率より大きいため面内方向の位置ずれが発生する。
【００１０】
この位置ずれは、素子の周辺部の画素で大きくなるため、隣接するバンプ同士の接触が起こる。接触の起こった画素は欠陥となり素子の歩留まりを低下させるため、このような接触が起こり難いようなバンプ配置がなされることが課題となっていた。
【００１１】
図１０は、画素が縦横に等間隔で配置される撮像素子に設けるバンプの配置例を示す平面図である。図１０（ａ）の場合には、画素７５の一辺をＬとした場合、一対のＩｎバンプ８０，８１を画素７５の辺に沿って互いの中心距離がＬ／２になるように配置している。これは、同一画素内および隣接画素間も含めて隣接バンプ間隔を最も広くとった状態に該当する。
【００１２】
図１０（ｂ）は、図１０（ａ）のパンプ配置の場合のバンプの接触に影響する収縮方向の説明図であり、一対のバンプの配置方向に沿った収縮が影響することになる。撮像素子チップを冷却した場合にチップ中央を中心として受光素子と回路素子が収縮することを考えるとき、素子間のズレが隣接バンプ間の接触を最も引き起こし易い状態にある画素の位置は周辺部となる。
【００１３】
単位長さ辺りの受光素子と回路素子の間のズレをＸ、１辺あたりの画素数をＮとした場合に周辺部の位置での素子間のズレはＸＮＬ／２となることから、隣接バンプ間隔Ｌ／２に対する素子間のズレは（ＸＮＬ／２）／（Ｌ／２）＝ＸＮとなる。この指標は、それが大きいほどバンプ接触が起こり易いことを表す。
【００１４】
図１０（ｃ）は、バンプの他の配置例を示す平面図であり、一対のＩｎバンプ８０，８１を画素７５の対角線に沿って互いの中心距離がＬ／（２）１／２になるように配置している。バンプ間隔をＬ／（２）１／２とするのが、同一画素内および隣接画素間も含めて隣接バンプ間隔を最も広くとった状態に該当する。
【００１５】
図１０（ｄ）は、図１０（ｃ）のパンプ配置の場合のバンプの接触に影響する収縮方向の説明図であり、一対のバンプの配置方向に沿った収縮が影響することになる。このバンプの配置で冷却した場合、素子間のズレが隣接バンプ間の接触を最も引き起こし易い状態にある画素の位置は、チップのコーナー部である。
【００１６】
ここでも、単位長さ辺りの受光素子と回路素子の間のズレをＸ、１辺あたりの画素数をＮとした場合にコーナー部での素子間のズレはＸＮＬ／（２）１／２である。したがって、隣接バンプ間隔Ｌ／（２）１／２に対する素子間のズレは（ＸＮＬ／（２）１／２）／（Ｌ／（２）１／２）＝ＸＮとなり、バンプ接触の起こり易さは図１０（ａ）に示した配置と同じになる。このように、単純にパンプを離して配置しても、バンプ接触の起こりやすさは改善されないことになる。
【００１７】
したがって、冷却型半導体素子において、冷却時のパンプの接触を起こりにくくすることを目的とする。
【課題を解決するための手段】
【００１８】
開示する一観点からは、２次元マトリクス状に画素が形成された第１の半導体基板と、前記第１の半導体基板と異なった基板材料からなり信号処理回路が設けられた第２の半導体基板とを有し、各々の前記画素毎に第１のバンプと第２のバンプが設けられ、前記画素の隣接する画素との境界領域を含めた面積がＬ２であるとともに、前記第１のバンプの中心と前記第２のバンプの中心の間隔が（２／３±０．１）×Ｌであり、且つ、隣り合う画素同士で前記第１のバンプの中心と前記第２のバンプの中心を結ぶ線分の延在方向が互いに直交するとともに、前記隣り合う画素同士の前記線分の中点同士の間隔がＬであり、前記第１のバンプと前記第２のバンプにより前記第１の半導体基板と前記第２の半導体基板がハイブリッド接合されていることを特徴とする冷却型半導体素子が提供される。
【発明の効果】
【００１９】
開示の冷却型半導体素子によれば、上述のバンプ配置を採用することによって、冷却時のパンプの接触を起こりにくくすることが可能になる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態の冷却型半導体素子の説明図である。
【図２】バンプ配置の作用効果の説明図である。
【図３】画素区画の変形例の説明図である。
【図４】本発明の実施例１の冷却型半導体素子の製造工程の途中までの説明図である。
【図５】本発明の実施例１の冷却型半導体素子の製造工程の図４以降の途中までの説明図である。
【図６】本発明の実施例１の冷却型半導体素子の製造工程の図５以降の説明図である。
【図７】本発明の実施例２の冷却型半導体素子の説明図である。
【図８】従来の冷却型光検出素子の概略的断面図である。
【図９】従来の冷却型光検出素子におけるバンプの状態の説明図である。
【図１０】画素が縦横に等間隔で配置される撮像素子に設けるバンプの配置例を示す平面図である。
【発明を実施するための形態】
【００２１】
ここで、図１乃至図３を参照して、本発明の実施の形態の冷却型半導体素子を説明する。図１は、本発明の実施の形態の冷却型半導体素子の説明図であり、図１（ａ）は便宜的に左側を断面図的に、右側を側面図的に示した構造説明図であり、図１（ｂ）はバンプの配置状況を示す平面図である。図１（ａ）に示すように、第１の半導体基板１上に、下部電極層２、受光層３及び上部電極層４を順次積層したのち、第１の半導体基板１に達する溝５を形成して画素領域６を区画する。なお、図示は省略するが、垂直入射光に対して応答するために、上部電極層４を利用して回折格子を形成する。
【００２２】
保護絶縁膜７を設けた後、下部電極層２に対するコンタクト電極８を形成するとともに、上部電極層４に対するコンタクト電極９を形成し、コンタクト電極８に配線１０を接続して上部電極層４側に引き上げる。
【００２３】
次いで、コンタクト電極９と配線１０に接続する第１のバンプ１１及び第２のバンプ１２を形成し、この第１のバンプ１１及び第２のバンプ１２を介して信号処理回路を形成した第２の半導体基板１３に接続する。この場合の受光層３は伝導帯側のサブバンド遷移を利用した多重量子井戸受光層でもよいし、ＨｇＣｄＴｅ等のII−VI族化合物半導体を利用したバルク層でも良い。また、第２の半導体基板１３は、シリコン基板でも、ＳｉＧe基板でも良い。また、バンプはＩｎバンプでもＡｕバンプでも或いは他の導電材料でも良いが、軟らかさの点でＩｎが好適である。また、保護絶縁膜はＳｉＯ２でもＳｉＯＮでもＳｉＮでも良い。        
【００２４】
また、図１（ａ）においては、受光層は１層であるが、半絶縁性半導体層を介して互いに波長感度の異なる複数の受光層を積層しても良く、それによって、多波長受光素子を形成することができる。
【００２５】
この場合の第１のバンプ１１及び第２のバンプ１２は、図１（ｂ）に示すように、互いに隣り合う画素領域同士で、第１のバンプ１１の中心と第２のバンプ１２の中心を結ぶ線分の延在方向が互いに直交するように配置する。
【００２６】
また、隣接する画素同士の境界領域を含む画素の面積をＬ２とした場合、第１のバンプ１１の中心と前記第２のバンプ１２の中心の間隔を（２／３±０．１）×Ｌとなるように配置する。
【００２７】
図２は、バンプ配置の作用効果の説明図であり、ここでは、第１のバンプ１１の中心と前記第２のバンプ１２の中心の間隔を（２／３）×Ｌに設定した場合について説明する。まず、図２（ｂ）に示すように、横方向の収縮に対しては、単位長さ辺りの受光素子と回路素子の間のズレをＸ、１辺あたりの画素数をＮとした場合隣接バンプ間隔に対する素子間のズレは（ＸＮＬ／２）／（Ｌ×２／３）＝ＸＮ×３／４となる。これは従来のバンプ配置に対して、ズレの影響が３／４倍に小さくなっていることを意味する。
【００２８】
次いで、隣接する画素間のバンプについて検討すると、図２（ｃ）に示すように、バンプ間隔はＬ×（５）１／２／３となる。図２（ｄ）に示すように、この位置関係のバンプにおいてバンプ接触が最も引き起され易い方向の素子間のズレはＸＮＬ／４×（５）１／２であり、隣接バンプ間隔に対する素子間のズレは（ＸＮＬ／４×（５）１／２）／（Ｌ／３×（５）１／２）＝ＸＮ×３／４となる。この場合でも従来のバンプ配置に対して、ズレの影響が３／４倍に小さくなっている。
【００２９】
なお、図１（ｂ）に示したバンプ配置の場合、バンプの大きさ等によってはバンプの周辺部が画素からはみ出し、画素分離溝側壁でのリークなどの不具合が起こる虞があるので、その対策を図３を参照して説明する。
【００３０】
図３は、画素区画の変形例の説明図であり、画素の形状を従来の正方形から、画素の面積を変えずに、正方形からはみ出たバンプを包括するように変形させたものである。図３（ａ）は、画素が隣接する辺を正方形の形状に対して突出するようにし、画素が隣接しない辺を正方形の形状に対して引っ込むようにした例である。
【００３１】
図３（ｂ）は、バンプが含まれるようにＬ字状パターンと反転Ｌ字状パターンを組み合わせた例である。いずれの場合にも、画素の面積を変えることなく、各々の画素がその画素の２つのバンプを画素内に留めることが可能となる。また、従来の正方形の画素と比べて画素面積は変わらないことから受光効率については従来のそれを維持するものとなっており、また画素の重心について等間隔な画素配置がされていることから撮像面での影響についても従来と相違ないものとなっている。
【００３２】
このように、本発明の実施の形態では、パンプ配置を考慮することで、従来よりバンプ接触が起こり難くなり、それによって、高歩留まりな冷却型半導体素子を実現することが可能になる。
【実施例１】
【００３３】
次に、図４乃至図６を参照して、本発明の実施例１の冷却型半導体素子の製造工程を説明するが、ここでも、便宜的に左側を断面図的に、右側を側面図的に示す。まず、図４（ａ）に示すように、半絶縁性ＧａＡｓ基板２１上に、分子線エピタキシャル法により、厚さが１０００ｎｍでＳｉをドープした１×１０１８ｃｍ−３のｎ型ＧａＡｓ層２２を６００℃の基板温度で成長する。
【００３４】
引き続いて、厚さが５０ｎｍのＡｌ０．２５Ｇａ０．７５Ａｓ層２３１と厚さが５ｎｍのＳｉをドープした１×１０１７ｃｍ−３のｎ型ＧａＡｓ層２３２を１０回交互に成長させたのち、５０ｎｍのＡｌ０．２５Ｇａ０．７５Ａｓ層２３１を成長させて多重量子井戸受光層２３を形成する。引き続いて、上部電極層となる厚さが１０００ｎｍでＳｉをドープした１×１０１８ｃｍ−３のｎ型ＧａＡｓ層２４を成長する。なお、図示は省略するが、垂直入射光に対して応答するために、ｎ型ＧａＡｓ層２４を利用して回折格子を形成する。この多重量子井戸受光層２３においては、入射してきた赤外線は伝導帯側の量子井戸におけるサブバンド間遷移により吸収される。
【００３５】
次いで、図４（ｂ）に示すように、一般的なフォトリソグラフィーおよびドライエッチングにより、レジストパターン２５をマスクとして半絶縁性ＧａＡｓ基板２１に達する分離溝２６を形成して画素領域２７を区画する。なお、ここでは、隣接する画素領域２７との境界部分を含んだ１辺の長さＬが４０μｍの正方形の画素領域とする。
【００３６】
次いで、図４（ｃ）に示すように、レジストパターン２５を除去したのち、全面にＳｉＯ２膜を形成したのち、フォトリソグラフィーおよびドライエッチングにより、ＳｉＯ２膜パターン２８を形成する。
【００３７】
次いで、図５（ｄ）に示すように、レジストパターン２９をマスクにしたマスク蒸着によりＡｕＧｅ及びＡｕを順次蒸着して上下のｎ型ＧａＡｓ層２２，２４に対するコンタクト電極３０，３１を形成する。
【００３８】
次いで、図５（ｅ）に示すように、レジストパターン３２をマスクとしたマスク蒸着によりＡｕを蒸着してＡｕ配線３３を形成する。
【００３９】
次いで、図５（ｆ）に示すように、レジストパターン３４をマスクとしたマスク蒸着によりＩｎを蒸着してＡｕ配線３３に接続するＩｎバンプ３５とコンタクト電極３１に接続するＩｎバンプ３６を形成する。図６（ｇ）は、Ｉｎバンプ３５，３６の配置を示す上面図であり、Ｉｎバンプ３５，３６の下部の直径は１０μｍとし、Ｉｎバンプ３５の中心とＩｎバンプ３６の中心の距離を２Ｌ／３とする。また、隣接する画素領域においては、Ｉｎバンプ３５とＩｎバンプ３６の延在方向が直交するようにＩｎバンプ３５，３６を配置する。
【００４０】
最後に、図６（ｈ）に示すように、シリコン基板４１に画素加工された回路素子４２を形成した信号処理素子４０と受光素子２０とをＩｎバンプ３５，３６を介して圧着接合することにより冷却型半導体素子の基本構造が完成する。これにより各々の画素においてＩｎバンプ３５とＩｎバンプ３６との間に電界が印加され、赤外線が入射したときのバンプ間に流れる電流変化を捉えることによって赤外線の撮像素子として機能する。
【００４１】
このように、本発明の実施例１においては、２つのＩｎバンプを図６（ｇ）に示したように配置しているので、従来構造に比べてバンプ接触が起こりにくくなり、高歩留まりな冷却型半導体素子を実現することができる。
【実施例２】
【００４２】
次に、図７を参照して、本発明の実施例２の冷却型半導体素子を説明するが、本発明の実施例２は多重量子井戸受光層の２層として多波長型にしただけで、基本的製造工程は上記の実施例１と同様であるので、最終構造を示す。
【００４３】
図７は、本発明の実施例２の冷却型半導体素子の説明図であり、ここでも、便宜的に左側を断面図的に、右側を側面図的に示した。まず、上記の実施例１と同様に、半絶縁性ＧａＡｓ基板２１上に、ｎ型ＧａＡｓ層２２、多重量子井戸受光層２３及びｎ型ＧａＡｓ層２４を順次形成する。引き続いて、例えば、Ａｌ組成比が０．３の半絶縁性ＡｌＧａＡｓ層５１、ｎ型ＧａＡｓ層５２、多重量子井戸受光層５３及びｎ型ＧａＡｓ層５４を順次形成する。なお、図示は省略するが、垂直入射光に対して応答するために、ｎ型ＧａＡｓ層５４を利用して回折格子を形成する。
【００４４】
この場合の多重量子井戸受光層５３は、多重量子井戸受光層２３と受光波長が異なるように、厚さが５０ｎｍのＡｌ０．４Ｇａ０．６Ａｓ層と厚さが４ｎｍのＳｉをドープした５×１０１７ｃｍ−３のｎ型ＧａＡｓ層を１０回交互に成長させて形成する。なお、電極層となる各ｎ型ＧａＡｓ層２２，２４，５２，５４は、Ｓｉをドープして、１×１０１８ｃｍ−３の不純物濃度とする。
【００４５】
次いで、２段階のメサエッチングを行って２段構造の画素領域５５を形成したのち、実施例１と同様にＳｉＯ２膜パターン５６を形成し、マスク蒸着法を用いてコンタクト電極５７，５８，５９，６０を形成する。次いで、Ａｕ配線６１，６２を形成したのち、一対のＩｎバンプ６３，６４を形成する。
【００４６】
次いで、シリコン基板４１に画素加工された回路素子４２を形成した信号処理素子４０と受光素子２０とをＩｎバンプ６３，６４を介して圧着接合することにより冷却型半導体素子の基本構造が完成する。これにより各々の画素においてＩｎバンプ６３及びＩｎバンプ６４とｎ型ＧａＡｓ層２２との間に電界を印加することによって、２つの波長体に感度を有する赤外線の撮像素子として機能する。
【符号の説明】
【００４７】
１  第１の半導体基板
２  下部電極層
３  受光層
４  上部電極層
５  溝
６  画素領域
７  保護絶縁膜
８，９  コンタクト電極
１０  配線
１１  第１のバンプ
１２  第２のバンプ
１３  第２の半導体基板
２０  受光素子
２１  半絶縁性ＧａＡｓ基板
２２  ｎ型ＧａＡｓ層
２３  多重量子井戸受光層
２３１  Ａｌ０．２５Ｇａ０．７５Ａｓ層
２３２  ｎ型ＧａＡｓ層
２４  ｎ型ＧａＡｓ層
２５  レジストパターン
２６  分離溝
２７  画素領域
２８  ＳｉＯ２膜パターン
２９  レジストパターン
３０，３１  コンタクト電極
３２  レジストパターン
３３  Ａｕ配線
３４  レジストパターン
３５，３６  Ｉｎバンプ
４０  信号処理素子
４１  シリコン基板
４２  回路素子
５１  半絶縁性ＡｌＧａＡｓ層
５２  ｎ型ＧａＡｓ層
５３  多重量子井戸受光層
５４  ｎ型ＧａＡｓ層
５５  画素領域
５６  ＳｉＯ２膜パターン
５７，５８，５９，６０  コンタクト電極
６１，６２  Ａｕ配線
６３，６４  Ｉｎバンプ
７１  ＧａＡｓ基板
７２  ｎ型ＧａＡｓ下部電極層
７３  多重量子井戸受光層
７４  ｎ型ＧａＡｓ上部電極層
７５  画素
７６  保護絶縁膜
７７，７８  ＡｕＧｅ／Ａｕ電極
７９  Ａｕ配線
８０，８１  Ｉｎバンプ
８２  シリコン基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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