(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体領域（１２）と、
前記半導体領域（１２）の一方の表面に形成された第１導電型のソース領域（１４）と、
前記半導体領域（１２）の他方の表面に形成された第１導電型のドレイン領域（１６）と、
前記半導体領域（１２）のうち、前記ソース領域（１４）寄りの位置に形成された第２導電型の複数の埋め込みゲート領域（１８）とを有する半導体装置において、
各前記埋め込みゲート領域（１８）からそれぞれ前記ドレイン領域（１６）に向けて延在する第２導電型の複数の第１領域（３６ｐ）と、前記第１領域（３６ｐ）間に存する第１導電型の第２領域（３６ｎ）とで超接合構造（３８）が構成され、
前記第１領域（３６ｐ）がｐ型、前記第２領域（３６ｎ）がｎ型、前記埋め込みゲート領域（１８）がｐ型であり、
前記埋め込みゲート領域（１８）は、前記第１領域（３６ｐ）の上部に接続された構成を有し、
前記埋め込みゲート領域（１８）の幅（Ｗｇ）が前記第１領域（３６ｐ）の幅（Ｗｐ）よりも大きく、前記埋め込みゲート領域（１８）の両側が前記第１領域（３６ｐ）よりも横方向に張り出し、隣接する前記埋め込みゲート領域（１８）間のチャネル領域（３０）の長さ（Ｌｃ）が前記埋め込みゲート領域（１８）の厚み（ｔｇ）以下であり、
前記ソース領域（１４）の不純物濃度が１０17ｃｍ-3以上１０21ｃｍ-3未満であり、
前記埋め込みゲート領域（１８）の不純物濃度が１０18ｃｍ-3以上１０21ｃｍ-3未満であり、前記第１領域（３６ｐ）の不純物濃度が１０15ｃｍ-3以上１０18ｃｍ-3未満であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記埋め込みゲート領域（１８）の上端と前記ソース領域（１４）の下端とが接触していることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記埋め込みゲート領域（１８）の上端から前記埋め込みゲート領域（１８）の厚み（ｔｇ）の１／２よりも大きく５／６以下の深さにわたって、不純物濃度が１０16ｃｍ-3以下の低濃度のｎ型領域、又は真性半導体領域（５２）、又は能動的高抵抗半導体層が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記埋め込みゲート領域（１８）は、一方向に延在し、且つ、前記一方向と直交する他方向に配列していることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記半導体領域（１２）のうち、隣接する前記埋め込みゲート領域（１８）間の領域がチャネル領域（３０）を構成し、
前記チャネル領域（３０）は、前記一方向に沿って延在し、且つ、前記他方向に沿って配列していることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ソース領域（１４）は、隣接する前記チャネル領域（３０）にわたって延在していることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
少なくとも前記ソース領域（１４）の延在方向と、前記超接合構造（３８）の接合面の延在方向とが平行であることを特徴とする半導体装置。
【請求項８】
請求項５記載の半導体装置において、
少なくとも前記ソース領域（１４）の延在方向と、前記超接合構造（３８）の接合面の延在方向とが垂直であることを特徴とする半導体装置。
【請求項９】
請求項５記載の半導体装置において、
前記ソース領域（１４）が分離され、
前記ソース領域（１４）は、前記チャネル領域（３０）上において、前記一方向に延在し、且つ、前記他方向に配列していることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
さらに、前記ソース領域（１４）は、島状に分離され、
前記島状のソース領域（１４）は、前記一方向と前記他方向に配列されていることを特徴とする半導体装置。
【請求項１１】
請求項５〜１０のいずれか１項に記載の半導体装置において、
前記半導体領域（１２）の厚み（Ｌａ）に対する前記チャネル領域（３０）の長さ（Ｌｃ）の比が８／１００以下であることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記半導体領域（１２）の厚み（Ｌａ）に対する前記チャネル領域（３０）の長さ（Ｌｃ）の比が１／３００以上６／１００以下であることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記第１領域（３６ｐ）の幅（Ｗｐ）と前記第２領域（３６ｎ）の幅（Ｗｎ）はほぼ同じであることを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のいずれか１項に記載の半導体装置において、
前記第１領域（３６ｐ）の不純物総量と前記第２領域（３６ｎ）の不純物総量はほぼ同じであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば静電誘導型トランジスタ、静電誘導型サイリスタ等の半導体装置に関する。
【背景技術】
【０００２】
超接合構造を有する半導体装置として、従来から、縦型パワーＭＯＳＦＥＴのドリフト層に超接合構造を備えるＭＯＳＦＥＴが知られている。ドリフト層に超接合構造を備える半導体装置は、オフ状態では、ｐ型カラムとｎ型カラムの間の複数の平行なｐｎ接合のそれぞれから空乏層がｐ型カラムとｎ型カラムとの両側に広がってドリフト層を低い電界強度で空乏化する。これは高耐圧化につながる。また、超接合構造を備えるＭＯＳＦＥＴでは、耐圧に対してトレードオフ関係にあるオン抵抗が小さくなるという効果を奏する（特開２０１２−００４１７３号公報参照）。すでに、炭化珪素の静電誘導型トランジスタにおいて超接合を適用し、その性能を向上させる試みがあるが（特許第３２８４１２０号公報参照）、表面構造が複雑であるため、超接合の微細化が困難である。【０００３】
また、従来では、トランジスタの逆モード動作の特性改善が可能な超接合静電誘導型トランジスタを有する電力用半導体装置が開示されている（特開２０１０−０４５２１８号公報）。この半導体装置は、ｐ型ゲート・ドリフト層が縦方向に引き伸ばされた柱状に形成されて、ｐ型ゲート・ドリフト層とｎ型ドリフト層とで超接合構造が構成されている。ただ、この半導体装置は、ｐ型ゲート・ドリフト層がゲート領域を兼用しているため、オン抵抗が高く、オフ時の耐圧も低くなるというおそれがあった。
【発明の概要】
【０００４】
本発明は、超接合構造の利点を利用して、オン特性やオフ特性を良好にすることができる半導体装置を提供することを目的とする。なお、オン特性は導通特性を示し、オフ特性は耐圧特性を示す。
【０００５】
［１］  本発明に係る半導体装置は、第１導電型の半導体領域と、前記半導体領域の一方の表面に形成された第１導電型のソース領域と、前記半導体領域の他方の表面に形成された第１導電型のドレイン領域と、前記半導体領域のうち、前記ソース領域寄りの位置に形成された第２導電型の複数の埋め込みゲート領域とを有する半導体装置において、各前記埋め込みゲート領域からそれぞれ前記ドレイン領域に向けて延在する第２導電型の複数の第１領域と、前記第１領域間に存する第１導電型の第２領域とで超接合構造が構成され、前記第１領域がｐ型、前記第２領域がｎ型、前記埋め込みゲート領域がｐ型であり、前記埋め込みゲート領域は、前記第１領域の上部に接続された構成を有することを特徴とする。
【０００６】
［２］  本発明において、前記埋め込みゲート領域の幅が前記第１領域の幅よりも大きく、前記埋め込みゲート領域の両側が前記第１領域よりも横方向に張り出し、隣接する前記埋め込みゲート領域間のチャネル領域の長さが前記埋め込みゲート領域の厚み以下であり、前記ソース領域の不純物濃度が１０17ｃｍ-3以上１０21ｃｍ-3未満であり、前記埋め込みゲート領域の不純物濃度が１０18ｃｍ-3以上１０21ｃｍ-3未満であり、前記第１領域の不純物濃度が１０15ｃｍ-3以上１０18ｃｍ-3未満であってもよい。
【０００７】
［３］  特に、前記埋め込みゲート領域の上端と前記ソース領域の下端とが接触していてもよい。
【０００８】
［４］  さらに、前記埋め込みゲート領域の上端から前記埋め込みゲート領域の厚みの１／２よりも大きく５／６以下の深さにわたって、不純物濃度が１０16ｃｍ-3以下の低濃度のｎ型領域、又は真性半導体領域、又は能動的高抵抗半導体層（特許第４８３２７２３号公報参照）が形成されていることが好ましい。
【０００９】
［５］  本発明において、前記埋め込みゲート領域は、一方向に延在し、且つ、前記一方向と直交する他方向に配列してもよい。
【００１０】
［６］  この場合、前記半導体領域のうち、隣接する前記埋め込みゲート領域間の領域がチャネル領域を構成し、前記チャネル領域は、前記一方向に沿って延在し、且つ、前記他方向に沿って配列してもよい。
【００１１】
［７］  さらに、前記ソース領域は、隣接する前記チャネル領域にわたって延在してもよい。
【００１２】
［８］  あるいは、少なくとも前記ソース領域の延在方向と、前記超接合構造の接合面の延在方向とが平行であってもよい。
【００１３】
［９］  あるいは、少なくとも前記ソース領域の延在方向と、前記超接合構造の接合面の延在方向とが垂直であってもよい。
【００１４】
［１０］  あるいは、前記ソース領域が分離され、前記ソース領域は、前記チャネル領域上において、前記一方向に延在し、且つ、前記他方向に配列してもよい。
【００１５】
［１１］  この場合、さらに、前記ソース領域は、島状に分離され、前記島状のソース領域は、前記一方向と前記他方向に配列されてもよい。
【００１６】
［１２］  ［６］〜［１１］において、前記半導体領域の厚みに対する前記チャネル領域の長さの比が８／１００以下であってもよい。
【００１７】
［１３］  この場合、前記半導体領域の厚みに対する前記チャネル領域の長さの比が１／３００以上６／１００以下であることが好ましい。
【００１８】
［１４］  本発明において、前記第１領域の幅と前記第２領域の幅はほぼ同じであってもよい。
【００１９】
［１５］  本発明において、前記第１領域の不純物総量と前記第２領域の不純物総量はほぼ同じであることが好ましい。
【００２０】
以上説明したように、本発明に係る半導体装置によれば、超接合構造の利点を利用して、オン特性やオフ特性を良好にすることができる。
【図面の簡単な説明】
【００２１】
【図１】第１の本実施の形態に係る半導体装置（第１半導体装置）の要部を示す断面図である。
【図２】図２Ａは図１におけるＩＩＡ−ＩＩＡ線上の断面図であり、図２Ｂは図２ＡにおけるＩＩＢ−ＩＩＢ線上の断面図である。
【図３】第１半導体装置のオン特性を示すグラフである。
【図４】第１半導体装置のオフ特性を示すグラフである。
【図５】超接合構造を構成する第１領域及び第２領域の不純物濃度のばらつきに対する降伏電圧の変化を示すグラフである。
【図６】第２の本実施の形態に係る半導体装置（第２半導体装置）の要部を示す断面図である。
【図７】図７Ａは図６におけるＶＩＩＡ−ＶＩＩＡ線上の断面図であり、図７Ｂは図７ＡにおけるＶＩＩＢ−ＶＩＩＢ線上の断面図である。
【図８】第３の本実施の形態に係る半導体装置（第３半導体装置）の要部を示す断面図である。
【図９】図９Ａは図８におけるＩＸＡ−ＩＸＡ線上の断面図であり、図９Ｂは図９ＡにおけるＩＸＢ−ＩＸＢ線上の断面図である。
【図１０】第４の本実施の形態に係る半導体装置（第４半導体装置）の要部を示す断面図である。
【図１１】第１半導体装置、第２半導体装置及び第３半導体装置において、ドレイン−ソース間電圧ＶDSを変化させたときの通電電流密度ＪDの特性を示すグラフである。
【図１２】第１半導体装置、第２半導体装置及び第３半導体装置において、ドレイン−ソース間電圧ＶDSを変化させたときのゲート電流密度ＪGの特性を示すグラフである。
【図１３】図１３Ａは第５の本実施の形態に係る半導体装置（第５半導体装置）の要部を示す断面図であり、図１３Ｂは第５半導体装置を図２Ｂと同様にゲート取出し領域の部分で破断した要部を示す断面図である。
【図１４】従来構造の半導体装置の要部を示す断面図である。
【図１５】図１５Ａは第５半導体装置におけるオン状態及びオフ状態のポテンシャルを示す図であり、図１５Ｂは従来構造の半導体装置におけるオン状態及びオフ状態のポテンシャルを示す図である。図中の「ポテンシャル」は、ポテンシャルエネルギーを示す。
【図１６】図１６Ａは第５半導体装置におけるターンオン時のドレイン−ソース間電圧と出力電流の時間的変化を示す特性図であり、図１６Ｂは従来構造の半導体装置におけるターンオン時のドレイン−ソース間電圧と出力電流の時間的変化を示す特性図である。
【図１７】図１７ＡはＦＥＴ（電界効果型トランジスタ）のチャネル領域及びゲート領域周りを模式的に示す断面図であり、図１７Ｂはピンチオフさせる前並びにピンチオフさせた際のＦＥＴのソース及びドレイン間のポテンシャルを示す図である。図中の「ポテンシャル」は、ポテンシャルエネルギーを示す。
【図１８】図１８ＡはＳＩＴ（静電誘導トランジスタ）のチャネル領域及びゲート領域周りを模式的に示す断面図であり、図１８Ｂはピンチオフさせる前並びにピンチオフさせた際のＳＩＴのソース及びドレイン間のポテンシャルを示す図である。図中の「ポテンシャル」は、ポテンシャルエネルギーを示す。
【図１９】第６の本実施の形態に係る半導体装置（第６半導体装置）の要部を示す断面図である。
【図２０】第７の本実施の形態に係る半導体装置（第７半導体装置）の要部を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明に係る半導体装置の実施の形態例を図１〜図２０を参照しながら説明する。なお、本明細書において数値範囲を示す「〜」は、その前後に記載される数値を下限値及び上限値として含む意味として使用される。
【００２３】
先ず、第１の本実施の形態に係る半導体装置（以下、第１半導体装置１０Ａと記す）は、図１に示すように、ｎ型の半導体領域１２（半導体基板でもよい）と、半導体領域１２の一方の表面側に形成されたｎ型の高い不純物濃度のソース領域１４と、半導体領域１２の他方の表面側に形成されたｎ型のドレイン領域１６と、半導体領域１２のうち、ソース領域１４寄りの位置に形成されたｐ型の複数の埋め込みゲート領域１８とを有する。なお、図１において、複数の埋め込みゲート領域１８は、ゲート電極（シンボル「Ｇ」で示す）に電気的に接続される。
【００２４】
また、この第１半導体装置１０Ａは、ソース領域１４に対応した位置に形成されたソース電極２０と、ドレイン領域１６に対応した位置に形成されたドレイン電極２２と、ソース電極２０と電気的に絶縁して形成され、ソース電極２０とドレイン電極２２間に流れる電流の導通を制御する複数のゲート電極２４（図２Ｂ参照）とを有する。各ゲート電極２４は、図示しないが、例えばソース領域１４の周辺で電気的に一括して接続される。なお、ドレイン領域１６とドレイン電極２２との間にｎ型の高濃度領域２５が形成されている。
【００２５】
図２Ｂに示すように、各ゲート電極２４と埋め込みゲート領域１８との間には、各ゲート電極２４と埋め込みゲート領域１８とを電気的に接続するｐ型の複数のゲート取出し領域２８が形成されている。半導体領域１２のうち、隣接する埋め込みゲート領域１８間の領域がチャネル領域３０を構成する。
【００２６】
図２Ａに示すように、複数の埋め込みゲート領域１８は、第１方向（ｙ方向）に延在し、且つ、第１方向と直交する第２方向（ｘ方向）に沿って配列されて形成されている。図１に示すように、埋め込みゲート領域１８の幅Ｗｇは、第１領域３６ｐ（後述する超接合構造３８を構成する）の幅Ｗｐよりも大きく、隣接する埋め込みゲート領域１８に向かって互いに張り出した形状となっている。すなわち、埋め込みゲート領域１８は、第１領域３６ｐの上部に接続された構成を有する。図１では、埋め込みゲート領域１８の断面形状が、扁平なトラック形状となっている例を示している。なお、図２Ａは図１におけるＩＩＡ−ＩＩＡ線上の断面を示し、図２Ｂは図２ＡにおけるＩＩＢ−ＩＩＢ線上の断面を示す。また、図２Ａにおいて、複数の埋め込みゲート領域１８はゲート取出し領域２８を介してゲート電極（シンボル「Ｇ」で示す）に電気的に接続され、ソース領域１４はソース電極（シンボル「Ｓ」で示す）に電気的に接続される。
【００２７】
チャネル領域３０は、図２Ａに示すように、上述した埋め込みゲート領域１８と同様に、第１方向（ｙ方向）に延在し、且つ、第１方向と直交する第２方向（ｘ方向）に沿って配列されて形成されている。図１に示すように、チャネル領域３０の長さＬｃ（第３方向（ｚ方向）の長さ：チャネル長Ｌｃと記す）は短いことが好ましい。ここで、埋め込みゲート領域１８の幅Ｗｇが第１領域３６ｐの幅Ｗｐよりも大きく、埋め込みゲート領域１８の両側が第１領域３６ｐよりも横方向に張り出している。このことから、チャネル長Ｌｃは、実質的に埋め込みゲート領域１８の厚みｔｇに規制され、厚みｔｇと同じかそれよりも短くなる。具体的には、半導体領域１２の厚みＬａに対するチャネル長Ｌｃの比、すなわち、（チャネル長Ｌｃ／半導体領域１２の厚みＬａ）が８／１００以下であり、好ましくは１／３００以上６／１００以下である。
【００２８】
上述したソース領域１４は、図１、図２Ａ及び図２Ｂに示すように、該ソース領域１４を貫通するゲート取出し領域２８を除いて半導体領域１２の一方の表面全体にわたって延在する単一の領域を構成している。すなわち、ソース領域１４は、隣接するチャネル領域３０にわたって延在している。
【００２９】
図２Ｂに示すように、ゲート電極２４とソース領域１４との間にＳｉＯ2等の第１絶縁膜３２が介在されている。さらに、各ゲート電極２４を含む全面にソース電極２０が形成され、各ゲート電極２４とソース電極２０との間には例えばＴＥＯＳ（Ｔｅｔｒａ  ＥｔｈＯｘｙ  Ｓｉｌａｎｅ：Ｓｉ（ＯＣ2Ｈ5）4）による第２絶縁膜３４が介在されている。
【００３０】
そして、図１及び図２Ｂに示すように、この第１半導体装置１０Ａは超接合構造３８を有する。超接合構造３８は、各埋め込みゲート領域１８からそれぞれドレイン領域１６に向けて延在するｐ型の複数の第１領域３６ｐと、第１領域３６ｐ間に存するｎ型の第２領域３６ｎとで構成されている。ここで、ソース領域１４、ドレイン領域１６、埋め込みゲート領域１８及び第１領域３６ｐ（第２領域３６ｎ）の好ましい不純物濃度は、以下の通りである。すなわち、ソース領域１４は１０17ｃｍ-3以上１０21ｃｍ-3未満、ドレイン領域１６は１０17ｃｍ-3以上１０21ｃｍ-3未満、埋め込みゲート領域１８は１０16ｃｍ-3以上１０18ｃｍ-3未満、第１領域３６ｐ（第２領域３６ｎ）は１０15ｃｍ-3以上１０18ｃｍ-3未満である。
【００３１】
超接合構造３８を構成する第１領域３６ｐの不純物総量と第２領域３６ｎの不純物総量はほぼ同じである。超接合構造３８を構成する第１領域３６ｐの幅Ｗｐと第２領域３６ｎの幅Ｗｎが等しい場合、超接合構造３８を構成する第１領域３６ｐの不純物濃度と第２領域３６ｎの不純物濃度はほぼ同じである。「ほぼ同じ」とは、第１領域３６ｐの不純物濃度をＮＡ、第２領域３６ｎの不純物濃度をＮＤとしたとき、
｜ＮＡ−ＮＤ｜／ＮＤ≦５（％）
をいう。これについては後述する。
【００３２】
また、図１に示すように、第１領域３６ｐの幅Ｗｐと第２領域３６ｎの幅Ｗｎはほぼ同じである。「ほぼ同じ」とは、｜幅Ｗｐ−幅Ｗｎ｜≦０．１μｍを示す。これにより、第１領域３６ｐの不純物総量と第２領域３６ｎの不純物総量をほぼ同じにすることが可能となる。
【００３３】
また、超接合構造３８のアスペクト比は大きい方が好ましい。ある特定の降伏電圧に対するオン抵抗を低くすることができる。ここで、超接合構造３８のアスペクト比とは、｛縦方向（ｚ方向）の長さＬｓｊ／（第１領域３６ｐの幅Ｗｐ／２＋第２領域３６ｎの幅Ｗｎ／２）｝を示す。縦方向の長さＬｓｊは、埋め込みゲート領域１８の厚み方向中心位置から超接合構造３８の下端までの長さを示す。
【００３４】
ここで、第１半導体装置１０Ａのオン特性及びオフ特性について図３〜図５を参照しながら説明する。
【００３５】
先ず、前提として、超接合構造３８のアスペクト比を１６．５、第１領域３６ｐ及び第２領域３６ｎの幅Ｗｐ及びＷｎをそれぞれ２μｍ、半導体領域１２の厚みＬａに対するチャネル長Ｌｃの比を１／３００とした。
【００３６】
そして、第１領域３６ｐと第２領域３６ｎの不純物濃度に対するオン特性とオフ特性の変化を確認した。第１領域３６ｐと第２領域３６ｎの不純物濃度を同じにした。従って、第１領域３６ｐと第２領域３６ｎの不純物濃度を、単に、不純物濃度ｎpilと記す。
【００３７】
不純物濃度ｎpilの内訳は、下記表１に示す通りとした。
【００３８】
【表１】
0005721919.tif 000002
【００３９】
表１に示す各不純物濃度について、ゲート−ソース間電圧ＶGSを０．７Ｖとし、ドレイン−ソース間電圧ＶDSを変化させたときの通電電流密度ＪD（オン特性）を確認した。その結果を図３に示す。
【００４０】
図３から、この第１半導体装置１０Ａは、通常のＳＩサイリスタにおいて生じていた約０．７５Ｖ程度のビルトインポテンシャルは主電流の導通路中にはなく、ＭＯＳＦＥＴと同様に、ターンオンと共にＶDS＝０Vから電流が立ち上がっていることがわかる。
【００４１】
また、図３の結果から、不純物濃度ｎpilが高くなるほど、通電電流密度ＪDの立ち上がりが急峻になっている。その変化はほぼ濃度に応じたものとなっている。
【００４２】
さらに、表１に示す各不純物濃度について、ゲート−ソース間電圧ＶGSを−５Ｖ（逆バイアス）とし、ドレイン−ソース間電圧ＶDSを変化させたときの通電電流密度ＪD（オフ特性）を確認した。その結果を図４に示す。
【００４３】
このオフ特性については、不純物濃度ｎpilが６×１０15〜１×１０16ｃｍ-3の範囲ではほとんど変化はなく、降伏電圧は高い電圧レベルとなっている。不純物濃度ｎpilが２×１０16ｃｍ-3では、降伏電圧がわずかに低下し、不純物濃度ｎpilが３×１０16ｃｍ-3では、降伏電圧が急激に低下している。
【００４４】
従って、上述した前提において、オン特性及びオフ特性を共に向上させるには、不純物濃度は、６×１０15ｃｍ-3以上３×１０16ｃｍ-3未満であることが好ましい。この好ましい範囲はあくまでも一例であり、例えば耐圧の要求仕様等が異なってくれば、第１領域３６ｐの不純物濃度の好ましい範囲も異なってくるのは自明である。
【００４５】
次に、第１領域３６ｐの不純物濃度と第２領域３６ｎの不純物濃度が同じ場合と異なる場合とでの降伏電圧の変化を確認した。その前提として、第１領域３６ｐの不純物濃度をＮＡ、第２領域３６ｎの不純物濃度をＮＤとしたとき、第１領域３６ｐ及び第２領域３６ｎ間の不純物濃度のばらつきを｜ＮＡ−ＮＤ｜／ＮＤで求めた。そして、この不純物濃度のばらつきに対する降伏電圧の変化をプロットした。その結果を図５に示す。
【００４６】
図５から、不純物濃度のばらつきが大きくなるにつれて降伏電圧が低下していることがわかる。特に、不純物濃度ｎpilが高いと、その低下の度合いが大きくなっている。この場合、降伏電圧の低下が５０Ｖ未満であれば、オフ特性の大幅な低下を回避できることから、第１領域３６ｐ及び第２領域３６ｎ間の不純物濃度のばらつき｜ＮＡ−ＮＤ｜／ＮＤは５％以下の範囲であることが好ましい。すなわち、「第１領域の不純物濃度と第２領域の不純物濃度はほぼ同じである」の「ほぼ同じ」は、｜ＮＡ−ＮＤ｜／ＮＤが５％以下の範囲であることを示す。
【００４７】
このように、第１半導体装置１０Ａは、オン特性及びオフ特性を良好にすることができる。
【００４８】
次に、第２の本実施の形態に係る半導体装置（以下、第２半導体装置１０Ｂと記す）について、図６、図７Ａ及び図７Ｂを参照しながら説明する。
【００４９】
この第２半導体装置１０Ｂは、上述した第１半導体装置１０Ａとほぼ同様の構成を有するが、以下の点で異なる。すなわち、図６、図７Ａ及び図７Ｂに示すように、ソース領域１４が埋め込みゲート領域１８上で分離され、各ソース領域１４がチャネル領域３０上を第１方向（ｙ方向）に沿ってストライプ状に形成された形態になっている。換言すれば、少なくともソース領域１４の延在方向と、超接合構造３８の接合面（第１領域３６ｐと第２領域３６ｎとの接合面）の延在方向とが平行になっている。ここで、平行とは、１°〜３°程度のばらつきを含む。
【００５０】
ソース領域１４の離間幅Ｗａとしては、第１領域３６ｐの幅Ｗｐとほぼ同じ幅、例えば（幅Ｗｐ−０．１μｍ）以上（幅Ｗｐ＋０．１μｍ）以下が選択可能である。ソース領域１４の幅Ｗｓとしては、第２領域３６ｎの幅Ｗｎとほぼ同じ幅、例えば（幅Ｗｎ−０．１μｍ）以上（幅Ｗｎ＋０．１μｍ）以下が選択可能である。
【００５１】
次に、第３の本実施の形態に係る半導体装置（以下、第３半導体装置１０Ｃと記す）について、図８、図９Ａ及び図９Ｂを参照しながら説明する。
【００５２】
この第３半導体装置１０Ｃは、上述した第２半導体装置１０Ｂとほぼ同様の構成を有するが、図８、図９Ａ及び図９Ｂに示すように、さらに、ソース領域１４が島状に分離されている点で異なる。図９Ａでは、複数の島状のソース領域１４が第１方向（ｙ方向）及び第２方向（ｘ方向）にマトリクス状に配列された例を示す。ソース領域１４の配列はマトリクス状でもよいし、千鳥配列でもよい。
【００５３】
次に、第４の本実施の形態に係る半導体装置（以下、第４半導体装置１０Ｄと記す）について、図１０を参照しながら説明する。
【００５４】
第４半導体装置１０Ｄは、図１０に示すように、埋め込みゲート領域１８上であって、ゲート取出し領域２８を除く部分に、埋め込みゲート領域１８に達するトレンチ溝４０が形成され、該トレンチ溝４０内に絶縁物４２が充填されて構成されている。この場合、トレンチ溝４０の平面形状を適宜変更することで、ソース領域１４をストライプ状にしたり、島状にすることができる。
【００５５】
次に、第１半導体装置１０Ａ、第２半導体装置１０Ｂ及び第３半導体装置１０Ｃの特性の違い、特に、ドレイン−ソース間電圧ＶDSを変化させたときの通電電流密度ＪDとゲート電流密度ＪGを確認した。その結果を図１１及び図１２に示す。なお、ゲート−ソース間電圧ＶGSは０．７Ｖとした。
【００５６】
先ず、図１１に示すように、ドレイン−ソース間電圧ＶDSに対する通電電流密度ＪDの変化は、第１半導体装置１０Ａ、第２半導体装置１０Ｂ及び第３半導体装置１０Ｃ共にほぼ同じ特性を有することがわかる。しかも、ドレイン−ソース間電圧ＶDSの上昇に従って、通電電流密度ＪDがほぼ線形に変化していることから、第１半導体装置１０Ａ、第２半導体装置１０Ｂ及び第３半導体装置１０Ｃはほぼ抵抗とみなすことができる。
【００５７】
そして、図１２に示すように、ドレイン−ソース間電圧ＶDSに対するゲート電流密度ＪGの変化から、ゲート電流は第１半導体装置１０Ａが最も多く流れ、次いで、第２半導体装置１０Ｂであり、最もゲート電流密度ＪGが少なかったのは第３半導体装置１０Ｃであった。この理由としては、第１半導体装置１０Ａは、ソース領域１４が半導体領域１２の一方の表面全体にわたって延在する単一の領域を構成している。このことから、埋め込みゲート領域１８とソース領域１４との対向面積が第２半導体装置１０Ｂ及び第３半導体装置１０Ｃよりも広くなると同時に、埋め込みゲート領域１８とソース領域１４との実効的な距離が短い結果、ゲート電流密度ＪGが高くなったものと考えられる。
【００５８】
これに対して、第２半導体装置１０Ｂは、ソース領域１４の平面形状がストライプ状となっているため、埋め込みゲート領域１８とソース領域１４との対向面積が第１半導体装置１０Ａよりも狭くなり、埋め込みゲート領域１８とソース領域１４との実効的な距離が長くなっている。その結果、第１半導体装置１０Ａよりもゲート電流密度ＪGが低くなったものと考えられる。
【００５９】
第３半導体装置１０Ｃは、ソース領域１４の平面形状が島状となって、埋め込みゲート領域１８とソース領域１４との対向面積が第２半導体装置１０Ｂよりも狭くなることから、第２半導体装置１０Ｂよりもゲート電流密度ＪGが低くなったものと考えられる。
【００６０】
第１半導体装置１０Ａ〜第３半導体装置１０Ｃは、一旦、ターンオンすると、ゲート電流の供給が停止するまで、ゲート電流が流れ続けることとなる。上述したように、第１半導体装置１０Ａ〜第３半導体装置１０Ｃは、抵抗とみなすことができる。そのため、ゲート電流による発熱量（ジュール熱）Ｈは、ゲート電流をＩGS、第１半導体装置１０Ａ〜第３半導体装置１０Ｃのゲート電極２４とソース電極２０間の寄生抵抗成分とゲート電極２４の外付け抵抗の和をＲ、時間をｔとしたとき、
Ｈ＝ＩGS2・Ｒ・ｔ
となる。すなわち、発熱量Ｈは、ゲート電流ＩGSの２乗に比例して大きくなることがわかる。
【００６１】
そのため、半導体装置のオン動作が長時間継続されるような機器（遮断器等）に適用する場合は、第１半導体装置１０Ａを用いるよりも、ゲート電流密度が低い第２半導体装置１０Ｂや第３半導体装置１０Ｃを用いることが好ましく、第３半導体装置１０Ｃを用いることがより好ましいことがわかる。
【００６２】
なお、上述した第３半導体装置１０Ｃでは、少なくともソース領域１４の延在方向と、超接合構造３８の接合面の延在方向とを平行にしたが、垂直になっていてもよい。ここで、垂直とは、１°〜３°程度のばらつきを含む。垂直の場合、チャネル領域３０上にソース領域１４が存在しない箇所を生じるため、チャネルの活用効率は平行の場合よりも低減するが、微細化に有利になるという利点がある。
【００６３】
次に、第５の実施の形態に係る半導体装置（以下、第５半導体装置１０Ｅと記す）について図１３Ａ及び図１３Ｂを参照しながら説明する。
【００６４】
この第５半導体装置１０Ｅは、図１３Ａ及び図１３Ｂに示すように、上述した第１半導体装置１０Ａとほぼ同様の構成を有するが、少なくとも埋め込みゲート領域１８の不純物濃度が高くなっている点で異なる。ここで、埋め込みゲート領域１８の不純物濃度の好ましい範囲は、１０18ｃｍ-3以上１０21ｃｍ-3未満である。その他、ソース領域１４の不純物濃度は、上述した好ましい範囲（１０17ｃｍ-3以上１０21ｃｍ-3未満）の中レベルあるいは高いレベルの濃度である。ドレイン領域１６の不純物濃度についても、上述した好ましい範囲（１０17ｃｍ-3以上１０21ｃｍ-3未満）の中レベルあるいは高いレベルの濃度である。
【００６５】
なお、図１３Ａ及び図１３Ｂにおいて、半導体領域１２をｎ、ソース領域１４をｎ+（ｎ++）、ドレイン領域１６をｎ+（ｎ++）、埋め込みゲート領域１８をｐ++、ゲート取出し領域２８をｐ++、超接合構造３８を構成する第１領域３６ｐをｐと表記した。
【００６６】
ここで、第５半導体装置１０Ｅと従来構造との特性上の違いを図１３Ａ〜図１６Ｂを参照しながら説明する。
【００６７】
従来構造に係る半導体装置１００は、図１４に示すように、ｐ型ゲート・ドリフト層１０２が縦方向に引き伸ばされた柱状に形成されて、ｐ型ゲート・ドリフト層１０２とｎ型ドリフト層１０４とで超接合構造１０６が構成されている。また、この半導体装置１００は、ｐ型ゲート・ドリフト層１０２がゲート領域１０８を兼用している（特開２０１０−０４５２１８号公報の図３参照）。ｎ型ドリフト層１０４の表面には、ｎ型のソース領域１１０が形成され、このソース領域１１０に接してソース電極１１２が形成されている。ｎ型ドリフト層１０４の裏面には、ｎ型のドレイン領域１１４が形成され、このドレイン領域１１４に接してドレイン電極１１６が形成されている。この半導体装置１００は、ｐ型ゲート・ドリフト層１０２がゲート領域１０８を兼用しているため、チャネル領域１１８の長さ（チャネル長Ｌｃ）が長くなるという特徴を有する。
【００６８】
そして、第５半導体装置１０Ｅがオフ状態のとき、図１５Ａの実線Ｌ１ａに示すように、チャネル領域３０に対応する部分に空乏層によるポテンシャル障壁５０が形成される。特に、第５半導体装置１０Ｅは、チャネル長Ｌｃが半導体装置１００よりも短いことから、図１５Ａの実線Ｌ１ａに示すように、狭い範囲でポテンシャル障壁５０が形成され、その分、ポテンシャル障壁５０の高さ（ビルトインポテンシャルＶｂｉ）が大きくなる。その結果、オフ時の耐圧が高くなる。しかも、超接合構造３８を縦方向に長く形成することができるため、超接合構造３８による効果も十分に発揮させることができる。
【００６９】
第５半導体装置１０Ｅがオン状態のとき、図１５Ａの破線Ｌ１ｂに示すように、ポテンシャル障壁５０が低下し、わずかに高さを保った状態となる。第５半導体装置１０Ｅではチャネル長Ｌｃが短いことから、低下したポテンシャル障壁５０が幾分凸状となっていたとしても、狭い範囲であることから、電荷の流れを遮るほどではない。すなわち、オン抵抗Ｒｏｎを低くすることができる。
【００７０】
また、上述したように、オフ状態のとき、図１５Ａの実線Ｌ１ａに示すように、狭い範囲でポテンシャル障壁５０が形成されることから、オンの際に、急速にポテンシャル障壁５０を低下させることができる。そのため、図１６Ａに示すように、ドレイン−ソース間電圧ＶDSが０．９ＶDDとなった時点ｔ１（ゲートがオンとなった時点）から０．１ＶDDとなった時点ｔ２までの時間（立ち上がり時間Ｔ１）を短くすることができる。なお、図１６Ａは、第５半導体装置１０Ｅにおけるターンオン時のドレイン−ソース間電圧ＶDS（実線Ｌ１ｖ参照）と出力電流ＩDS（破線Ｌ１ｉ参照）の時間的変化を示す特性図である。
【００７１】
さらに、第５半導体装置１０Ｅにおいては、電流増幅率ｈｆｅを４００程度まで高めることができる。また、オン動作において、ゲート−ソース間に正の電圧が印加され、低インピーダンスの埋め込みゲート領域１８から主としてチャネル領域３０への少数キャリアの注入が顕著になると、チャネル領域３０は伝導度変調を起こす。これにより、チャネル部の抵抗成分が減少し、オン抵抗がさらに低減される。一方、超接合構造３８へ少数キャリアは注入されにくいため、ターンオフ速度は低下しない。
【００７２】
このように、第５半導体装置１０Ｅは、オフ時の高耐圧を実現することができると共に、オン時のオン抵抗Ｒｏｎを低くすることができる。また、スイッチング速度を高速にすることができ、スイッチングによる損失を低減することができる。
【００７３】
一方、従来構造の半導体装置１００は、オフ状態のとき、図１５Ｂの実線Ｌ２ａに示すように、広い範囲でポテンシャル障壁５０が形成されることから、オンの際に、ポテンシャル障壁５０を低下させるのに時間がかかる。そのため、図１６Ｂに示すように、ドレイン−ソース間電圧ＶDSが０．９ＶDDとなった時点ｔ１（ゲートがオンとなった時点）から０．１ＶDDとなった時点ｔ２までの時間（立ち上がり時間Ｔ１）が第５半導体装置１０Ｅよりも３倍〜５倍程度長くなる。なお、図１６Ｂは、従来構造に係る半導体装置１００におけるターンオン時のドレイン−ソース間電圧ＶDS（実線Ｌ２ｖ参照）と出力電流ＩDS（破線Ｌ２ｉ参照）の時間的変化を示す特性図である。
【００７４】
このように、従来構造に係る半導体装置１００は、オン時のオン抵抗が高いという不都合が生じるおそれがあり、また、スイッチング速度を高速にすることができず、スイッチングによる損失が大きくなるという不都合も生じるおそれがある。
【００７５】
上述した第５半導体装置１０Ｅと従来構造に係る半導体装置１００との効果上の違いは、ＦＥＴ（電界効果型トランジスタ）とＳＩＴ（静電誘導トランジスタ）との違いからも導くことができる（特許２０５０６８号（特公昭２８−６０７７号公報）参照）。
【００７６】
すなわち、ここで、図１７Ａ〜図１８Ｂを参照しながら、ＦＥＴ及びＳＩＴにおいて、チャネル領域２００とゲート領域２０２間に逆バイアスをかけた場合を考える。
【００７７】
図１７Ａ及び図１８Ａは、ＦＥＴ及びＳＩＴのチャネル領域２００及びゲート領域２０２周りを模式的に示す断面図である。図１７Ｂ及び図１８Ｂは、ピンチオフさせる前並びにピンチオフさせた際のＦＥＴ及びＳＩＴのソース及びドレイン間のポテンシャルを示す図である。
【００７８】
図１７Ａ及び図１８Ａにおいて、ピンチオフさせる前の空乏層２０４の境界を一点鎖線で示し、ピンチオフさせた際の空乏層２０４の境界を二点鎖線で示す。また、図１７Ｂの曲線ＬＦａ及び曲線ＬＦｂは、ＦＥＴにおいて、ピンチオフさせる前及びピンチオフさせた際のポテンシャルを示し、図１８Ｂの曲線ＬＳａ及び曲線ＬＳｂは、ＳＩＴにおいて、ピンチオフさせる前及びピンチオフさせた際のポテンシャルを示す。
【００７９】
ＦＥＴは、図１７Ａに示すように、チャネル領域２００とゲート領域２０２間に逆バイアスをかけて、ゲート領域２０２からチャネル領域２００に向かって広がる空乏層２０４が接触した際、すなわち、ピンチオフさせた際のポテンシャルのレベルＶｐａは、ピンチオフさせる前のレベルＶｐからそれほど上がらない。ＳＩＴの場合（図１８Ｂ参照）と比して、低いレベルとなっている。そのため、チャネル長を長くして、チャネル領域２００の電気的抵抗Ｒｓを大きくすることで、電子の流れを制限するようにしている。しかしながら、上述の電気的抵抗Ｒｓが、ＦＥＴをオンする際のオン抵抗として作用してしまい、静電誘導効果が働きにくくなる。
【００８０】
一方、ＳＩＴは、図１８Ｂに示すように、ピンチオフさせた際のポテンシャルのレベルＶｐｂは、ピンチオフさせる前のレベルＶｐよりも大きくなり、真のゲート２０６（図１８Ａ参照）に対応する部分をピークとするポテンシャル障壁２０８が形成されることになる。そのため、ＦＥＴと比して、チャネル領域２００の電気的抵抗ｒｓを小さくできると共に、チャネル長を短くでき、オン抵抗を下げることができる。その結果、静電誘導効果が働きやすくなる。
【００８１】
ＦＥＴとＳＩＴとの比較は以上であるが、特に、第５半導体装置１０Ｅでは、少なくともチャネル領域３０と埋め込みゲート領域１８の不純物濃度を高くしている。そのため、チャネル領域３０の電気的抵抗がさらに低減され、オン抵抗の低下をさらに促進させることができる。しかも、チャネル領域３０の不純物濃度を高くすることと相まって、埋め込みゲート領域１８の不純物濃度を高くしていることから、ゲート抵抗を低くすることができ、ゲートインピーダンスを低下させることができる。その結果、本実施の形態のように、チャネル領域３０を広い範囲にわたって連続形成、あるいは広い範囲にわたって点在させても、均等に動作させることができる（ゲート低インピーダンス効果）。また、導通するときにオン抵抗が低いことから、高速でオンオフ動作を行うことができるという効果も奏する。
【００８２】
次に、第６の実施の形態に係る半導体装置（以下、第６半導体装置１０Ｆと記す）について図１９を参照しながら説明する。
【００８３】
この第６半導体装置１０Ｆは、図１９に示すように、上述した第５半導体装置１０Ｅとほぼ同様の構成を有するが、埋め込みゲート領域１８の上端とソース領域１４の下端との距離が限りなく０ｍｍに近い点で異なる。図１９では、埋め込みゲート領域１８の上端とソース領域１４の下端とを接触させた状態を示す。
【００８４】
この場合、埋め込みゲート領域１８の上端とソース領域１４の下端との距離を限りなく０ｍｍに近くするほどオン抵抗を小さくすることができる。しかも、この第６半導体装置１０Ｆでは、高濃度の埋め込みゲート領域１８としているため、第５半導体装置１０Ｅと同様に、オフ時の高耐圧を実現することができ、応答性も向上させることができる。
【００８５】
次に、第７の実施の形態に係る半導体装置（以下、第７半導体装置１０Ｇと記す）は、図２０に示すように、第６半導体装置１０Ｆとほぼ同様の構成を有するが、埋め込みゲート領域１８の上端から該埋め込みゲート領域１８の厚みｔｇの１／２よりも大きく５／６以下の深さにわたって低濃度のｎ型領域又は真性半導体領域５２が形成されている点で異なる。図２０では、低濃度のｎ型領域又は真性半導体領域５２を、埋め込みゲート領域１８の上端から該埋め込みゲート領域１８の厚みｔｇの３／４の深さにわたって形成した例を示す。低濃度のｎ型領域又は真性半導体領域５２は、埋め込みゲート領域１８及びソース領域１４の不純物濃度との関係から、不純物濃度が１０16ｃｍ-3以下であることが好ましい。また、低濃度のｎ型領域又は真性半導体領域５２は、能動的高抵抗半導体層であってもよい。
【００８６】
この第７半導体装置１０Ｇにおいては、ソース領域１４下に、埋め込みゲート領域１８の厚さｔｇよりも浅い低濃度のｎ型領域又は真性半導体領域５２を形成したので、オフ時に空乏層が広がりやすくなるため、耐圧をさらに向上させることができ、しかも、オン抵抗を低下させることができる。これは、スイッチングの高速化、低損失化にもつながる。
【００８７】
なお、本発明に係る半導体装置は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【要約】
本発明は半導体装置に関する。半導体装置は、ｎ型の半導体領域（１２）と、ｎ型のソース領域（１４）と、ｎ型のドレイン領域（１６）と、ｐ型の複数の埋め込みゲート領域（１８）とを有する。さらに、この半導体装置は、超接合構造（３８）を有する。超接合構造（３８）は、各埋め込みゲート領域（１８）からそれぞれドレイン領域（１６）に向けて延在するｐ型の複数の第１領域（３６ｐ）と、第１領域（３６ｐ）間に存するｎ型の第２領域（３６ｎ）とで構成されている。さらに、埋め込みゲート領域（１８）は、第１領域（３６ｐ）の上部に接続された構成を有する。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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