(57)【特許請求の範囲】
【請求項１】
半導体−オン−絶縁体基板を提供する工程であって、この半導体−オン−絶縁体基板は、
半導体ベース層と、
半導体ベース層の上でこれと接触する誘電体層と、
誘電体層の上でこれと接触する単結晶半導体上部層と、
を含む工程と、
半導体−オン−絶縁体基板の中に少なくとも２つのトレンチを形成する工程であって、少なくとも２つのトレンチは上部層、誘電体層を通って延び、更に部分的にベース層を通って延びる工程と、
少なくとも２つのトレンチを形成する工程の結果として、
ベース層の一部を含むベース部分と、
誘電体層の一部を含み、ベース部分の上でこれと接触する誘電体部分と、
上部層の一部を含み、誘電体部分の上でこれと接触する上部部分と、
を含む少なくとも１つの高層構造を形成する工程と、
少なくとも２つのトレンチの底部に分離領域を形成する工程であって、少なくとも２つのトレンチを部分的に埋める工程を含む工程と、
少なくとも上部部分の露出した側壁面を熱酸化することにより、少なくとも露出した側壁面の上にゲート誘電体層を形成する工程と、
少なくとも１つの高層構造と、ゲート誘電体層と、分離領域との上に導電性層を形成し、少なくとも１つのフローティングゲート半導体メモリデバイスを形成する工程と、を含み、
誘電体部分は、トンネル誘電体層を含み、上部部分は、フローティングゲートを含み、導電性層は、コントロールゲートを含む方法。
【請求項２】
少なくとも２つのトレンチを部分的に埋める工程は、
少なくとも２つのトレンチを絶縁性材料で埋める工程と、
少なくとも２つのトレンチから絶縁性材料を部分的に除去して、少なくとも２つのトレンチの底部に絶縁性材料を残し、これにより分離領域を形成する工程と、を含む請求項１に記載の方法。
【請求項３】
誘電体層は、約６ｎｍから約１０ｎｍの等価酸化膜厚を有する請求項１に記載の方法。
【請求項４】
更に、少なくとも１つの高層構造の上面を熱酸化して、これにより少なくとも１つの高層構造の上面の上にゲート誘電体を形成する工程を含む請求項１に記載の方法。
【請求項５】
分離領域は、少なくとも１つの高層構造のベース部分と誘電体部分と、ゲート誘電体層の一部に接触し、
分離領域は、誘電体部分の上に延びる請求項１に記載の方法。
【請求項６】
少なくとも２つのトレンチを形成する工程は、
半導体−オン−絶縁体基板の上にパターニングされたハードマスク層を形成する工程と、
パターニングされたハードマスク層でパターニングされていない半導体−オン−絶縁体基板の領域中に少なくとも２つのトレンチをエッチングする工程と、を含む請求項１に記載の方法。
【請求項７】
少なくとも２つのトレンチが形成された後に、少なくとも１つの高層構造の上面の上にパターニングされたハードマスク層が残り、
少なくとも１つの高層構造の上に導電体層を形成する工程は、少なくとも１つの高層構造の上面の上に残ったパターニングされたハードマスク層の上に導電性層を形成する工程を含む請求項６に記載の方法。
【請求項８】
更に、少なくとも２つのトレンチを形成した後に、パターニングされたハードマスク層を除去する工程と、
パターニングされたハードマスク層を除去する工程の後で、上部部分の露出した側壁面を熱酸化する前に、少なくとも１つの高層構造の上の角を丸くする工程を含む請求項６に記載の方法。
【請求項９】
少なくとも２つのトレンチを形成する工程は、
第１のエッチングで、上部層を通るエッチングにより誘電体層を露出させ、これにより少なくとも２つの部分的なトレンチを形成する工程と、
第２のエッチングで、誘電体層を通り、ベース層を部分的に通ってエッチングし、これにより、少なくとも２つの部分的なトレンチを、少なくとも２つのトレンチに換える工程と、を含む請求項１に記載の方法。
【請求項１０】
更に、第１エッチングの後で、第２エッチングの前に、少なくとも２つの部分的なトレンチの中に、ドーパント元素を注入する工程を含む請求項９に記載の方法。
【請求項１１】
ゲート誘電体層は、約６ｎｍから約８ｎｍの膜厚を有する請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングゲート半導体デバイスに関し、特に単結晶フローティングゲート半導体デバイスに関する。
【０００２】
本発明は、また、フローティングゲート半導体デバイスの製造方法に関し、特に単結晶フローティングゲート半導体デバイスの製造に関する。
【背景技術】
【０００３】
ＮＡＮＤフラッシュメモリデバイスのために、電気的な小型化と共に物理的な小型化がそれぞれのテクニカルノードで挑戦になってきた。
【０００４】
先端技術のＮＡＮＤフラッシュメモリデバイスでは、より一般にはゲート誘電体と呼ばれるＯＮＯ（酸化物−窒化物−酸化物）インターポリ誘電体（ＩＰＤ）が、フローティングゲートの側壁に沿って延在し、フローティングゲートとコントロールゲートとの間に大きなキャパシタンスと、それゆえに大きな連結比（coupling ratio）を与える。ＩＰＤ層はフローティングデバイス中で、ピッチにより規定された１つの幅で２度存在するため、ＩＰＤ層の膜厚の小型化は、２０ｎｍと２９ｎｍの間に含まれるメモリセルハーフピッチに対応する２Ｘ世代のテクノロジーノード以下で、フラッシュの小型化の制限要素となる。良好なデータ保持を達成するために、ＩＰＤ層の物理的な膜厚が、先端材料を用いて約１２ｎｍから約１５ｎｍに制限される。フローティングゲートとコントロールゲートの膜厚を加える必要があるため、これはすでに、少なくとも２４ｎｍから３０ｎｍのピッチサイズを意味する。
【０００５】
図１は、フローティングゲート構造２、分離領域３、フローティングゲート構造２の周囲を包むインターポリ誘電体層４、トンネル酸化物層５、およびコントロールゲート６を含む、基板１の上の従来のフローティングゲートメモリデバイスの模式図を示す。ピッチＰの内側に、フローティングゲート（ＦＧ）２、インターポリ誘電体（ＩＰＤ）層４、コントロールゲート（ＣＧ）６、および再びインターポリ誘電体（ＩＰＤ）層４のための空間を有する必要があるため、フローティングゲートメモリデバイスのピッチＰの小型化は非常な挑戦になる。ＩＰＤ層に現在使用される材料、例えばＯＮＯやＡｌＯ系誘電体スタックでは、ＩＰＤ層の膜厚はメモリデバイスのために良好なデータ保持（即ち、約１０年のデータ保持）を達成するために、約１２ｎｍから１５ｎｍに限定される。より薄い膜厚に小型化した場合、ＩＰＤ層に使用される材料の電気的特性はもはや十分ではない。なぜなら、より小さな膜厚は、リークを増やし、デバイスの悪い性能を招くからである。
【０００６】
３Ｘ世代テクノロジーノード以下に小型化可能で、２Ｘ世代テクノロジーノード以下にさえも小型化可能な、良好なデータ保持と電気的特性を備えたフローティングゲートデバイスが必要となる。
【発明の概要】
【０００７】
本発明は、添付された請求項に記載された方法およびデバイスに関する。本発明は、このように、フローティングゲート半導体メモリデバイスの製造方法に関し、この方法は、
半導体−オン−絶縁体基板を提供する工程であって、この半導体−オン−絶縁体基板は、
半導体ベース層と、
ベース層の上で接触する誘電体層と、
誘電体層の上で接触する単結晶半導体上部層と、
を含む工程と、
半導体−オン−絶縁体基板の中に少なくとも２つのトレンチを形成する工程であって、トレンチは半導体上部層、誘電体層、および部分的に半導体ベース層を通って延び、これにより少なくとも１つの高層構造（elevated structure）を形成し、この高層構造は、
ベース基板の一部であるベース部分と、
ベース部分の上で接触する、誘電体層の一部である誘電体部分と、
誘電体部分の上で接触する、半導体上部層の一部である単結晶半導体上部部分と、
を含む工程と、
それぞれのトレンチの底に分離領域を形成する工程と、
高層構造の上部部分の側壁面の熱酸化により、少なくとも高層構造の側壁面にゲート誘電体層を形成する工程と、
高層構造とゲート誘電体層との上に導電性層を形成し、これにより少なくとも１つのフローティングゲート半導体メモリデバイスを形成する工程であって、誘電体部分はトンネル誘電体層として働き、半導体上部部分はフローティングゲートとして働き、導電性層はコントロールゲートとして働く工程と、を含む。
【０００８】
ある具体例では、分離領域を形成する工程は、トレンチを絶縁性材料で埋める工程と、それぞれのトレンチ中の絶縁性材料を部分的に除去して、それぞれのトレンチの底に絶縁性材料の一部を残し、それぞれのトレンチ中に絶縁性領域を形成する工程とを含む。
【０００９】
誘電体層の等価酸化膜厚は、好適には６ｎｍと１０ｎｍの間である。
【００１０】
ある具体例によれば、側壁表面のほかに、高層構造の上部表面も酸化される。
【００１１】
好適な具体例では、それぞれのトレンチの底の分離領域は、半導体ベース部分、誘電体部分、およびトレンチのいずれかの側の高層構造のゲート誘電体層の一部に接触し、分離領域は誘電体部分の上に延びる。好適には、誘電体部分の上に延びる分離領域の部分は、５ｎｍから２０ｎｍの範囲の高さを有する。
【００１２】
トレンチは、半導体−オン−絶縁体基板の上にパターニングしたハードマスク層を形成し、ハードマスク層で覆われない領域をエッチングすることにより形成しても良い。
【００１３】
ある具体例では、パターニングされたハードマスク層は、高層構造の上に残り、導電性層はハードマスク層の上に形成される。
【００１４】
他の具体例では、ハードマスク層は、トレンチを形成する工程の後で、ゲート誘電体層を形成する工程の前に除去され、この方法は更に、ハードマスク層の除去後でゲート誘電体層の形成工程の前に、高層構造の上の角を丸くする工程を含む。
【００１５】
本発明の方法の具体例では、少なくとも２つのトレンチを形成する工程は、以下のサブ工程：
上部半導体層を通るエッチングにより第１トレンチを形成し、これにより誘電体層を露出させる工程、
更に誘電体層を通り、ベース層を部分的に通ってエッチングする工程、
を含んでも良い。
【００１６】
後者の具体例では、この方法は更に、第１トレンチの形成工程後で更に誘電体層を通るエッチング工程の前に行われる、第１トレンチの間に形成された空間にドーパント元素を注入する工程を含んでも良い。
【００１７】
ゲート誘電体層の膜厚は、２Ｘ世代テクノロジーノード以下では、好適には６ｎｍと８ｎｍの間である。１Ｘ世代テクノロジーノードでは、より小さい膜厚が好ましく、即ち８ｎｍより小さく、更には６ｎｍより小さい膜厚が好ましい。
【００１８】
本発明は、同様に、フローティングゲート半導体メモリデバイスに関し、このデバイスは、
ベース半導体基板と、少なくとも１つの高層構造と、高層構造のいずれかの側にトレンチを備え、この高層構造は、
ベース基板の一部である、ベース半導体部分と、
ベース部分の上で接触し、トンネル誘電体として働く誘電体部分と、
誘電体部分の上で接触し、フローティングゲートとして働く単結晶半導体上部部分と、
を含み、更に、
それぞれのトレンチの底の分離領域と、
少なくともフローティングゲートの側壁上のゲート誘電体と、
コントロールゲートとを含み、
それぞれのトレンチの底の分離領域は、半導体ベース部分、誘電体部分、およびトレンチのいずれかの側の高層構造のゲート誘電体層の一部に接触し、分離領域は誘電体部分の上に延びる。好適には、誘電体部分の上に延びる分離領域の部分は、５ｎｍから２０ｎｍの範囲の高さを有する。ある具体例では、高層構造はハードマスク層で覆われる。
【００１９】
トンネル酸化物領域は、好適には、６ｎｍから１０ｎｍの範囲の等価酸化物膜厚を有する。高層構造の上部の角は丸くても良く、少なくとも２ｎｍの半径を有する。ゲート誘電体層の膜厚は、好適には６ｎｍと８ｎｍの間である。
【００２０】
半導体メモリデバイスの小型化が、１Ｘ世代テクノロジーノードまで可能であることが、本発明にかかる方法およびデバイスの特徴である。
【００２１】
更に、特にフローティングゲート半導体メモリデバイスに対して、ゲート誘電体層が１２ｎｍより小型にできることが、本発明にかかる方法およびデバイスの長所である。
【００２２】
更に、積極的に小型化されたゲート誘電体層は、メモリセルに対して１０年のデータ保持を得ることができることが、本発明にかかる方法およびデバイスの長所である。
【００２３】
更に、フローティングゲート半導体メモリデバイスが、単純なプロセスフローを用いて製造できることが、本発明にかかる方法およびデバイスの長所である。これにより、フローティングゲート半導体メモリデバイスを製造するための製造コストを低減できる。
【図面の簡単な説明】
【００２４】
【図１】従来技術にかかる不揮発性半導体メモリデバイス、特にフローティグゲート半導体メモリデバイスの概略図を示す。
【図２】本発明の具体例にかかるフローティングゲート半導体デバイスの製造方法の異なる具体例を示す。
【図３】本発明の具体例にかかるフローティングゲート半導体デバイスの製造方法の異なる具体例を示す。
【図４】本発明の具体例にかかるフローティングゲート半導体デバイスの製造方法の異なる具体例を示す。
【図５】本発明の具体例にかかるフローティングゲート半導体デバイスの製造方法の異なる具体例を示す。
【図６】本発明の具体例にかかるフローティングゲート半導体デバイスの製造方法の異なる具体例を示す。
【図７】本発明の具体例にかかるフローティングゲート半導体デバイスの製造方法の異なる具体例を示す。
【図８】本発明の具体例にかかるフローティングゲート半導体デバイスの製造方法の異なる具体例を示す。
【図９】本発明の具体例にかかるフローティングゲート半導体デバイスの製造方法の異なる具体例を示す。
【図１０】本発明の具体例にかかるフローティングゲート半導体デバイスの製造方法の異なる具体例を示す。
【図１１】本発明の具体例にかかるフローティングゲート半導体デバイスの製造方法の異なる具体例を示す。
【図１２Ａ】本発明の具体例にかかるフローティングゲート半導体デバイスの例を示す。概略図を示す。
【図１２Ｂ】本発明の具体例にかかるフローティングゲート半導体デバイスの例を示す。顕微鏡写真を示す。
【図１３】本発明の具体例により製造されたフローティングゲート領域の角を丸めた場合および角を丸めない場合の正のＶＦＢシフトのシミュレーション結果を示す。
【図１４】本発明の具体例にかかるフローティングゲート半導体デバイスについての、１０年後の高温データ保持の実験結果を示す。
【００２５】
請求項中のいずれの参照符号も、範囲を制限するものと解釈されるべきではない。
【００２６】
異なる図面において、同一の参照符号は、同一または類似の要素を示す。
【発明を実施するための形態】
【００２７】
１またはそれ以上の具体例が、添付の図面を参照して詳細に述べられるが、本発明はこれに限定されるものではない。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。当業者は、本発明の範囲に含まれる本発明の多くの変形や修正を認識するであろう。このように、所定の発明の具体例の以下の記載は、本発明の範囲を制限するものと考えるべきではない。
【００２８】
請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈すべきではなく、他の要素や工程を排除しない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００２９】
この明細書を通じて参照される「一の具体例（one embodiment）」または「ある具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「ある具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【００３０】
同様に、例示的な具体例の記載では、能率的に記載し、多くの特徴の１またはそれ以上の理解を助ける目的で、本発明の多くの長所は、時には１つの具体例、図面、またはその記載中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特徴を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例の全ての長所より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【００３１】
更に、ここで記載された幾つかの具体例は幾つかの特徴で、他の具体例に含まれる以外の特徴を含み、異なった具体例の長所の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。
【００３２】
ここで与えられる記載において、多くの特別な細部が示される。しかしながら、本発明の具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この記載の理解をわかりにくくしないために、詳細には示されていない。
【００３３】
本発明にかかるフローティングゲート半導体メモリデバイスの製造方法の具体例は、図２〜図１１を参照してより詳細に述べられる。
【００３４】
本発明の方法の出発材料は、半導体−オン−絶縁体基板１０００である（図２）。半導体−オン−絶縁体基板は、絶縁体層１０１を含み、これは半導体ベース層１００と半導体上部層１０２との間に挟まれる。半導体上部層１０２は、単結晶半導体材料を含み、またはからなる。例えば、半導体−オン−絶縁体基板１０００は、ＳＯＩ基板でも良く、即ち、単結晶シリコン（Ｓｉ）上部層１０２は埋め込みシリコン酸化層１０１（ｂｏｘ層として知られる）の上に接触し、埋め込みシリコン酸化層１０１はシリコンベース層１００の上に接触する。
【００３５】
誘電体層１０１は、好適には非常に薄い層であり、これは、誘電体層１０１の等価酸化膜厚は好適には１０ｎｍより小さく、更に好適には６ｎｍと１０ｎｍの間であることを意味する。
【００３６】
１つの具体例では、少なくとも２つのトレンチ１２１、１２２、１２３が半導体−オン−絶縁体基板１０００の中に形成され（図５）、トレンチ１２１、１２２、１２３は半導体ベース層１００中に延びて、これにより少なくとも１つの高層構造１１１、１１２、１１３、１１４を形成し、それぞれの高層構造は、半導体上部部分１０２’（半導体上部層１０２の一部、）が誘電体部分１０１’（誘電体層１０１の一部）の上に接触し、誘電体部分１０１’は、半導体ベース部分１００’（半導体ベース層１００の一部）の上に接触する。高層構造の半導体上部部分１０２’は、半導体メモリデバイスのフローティングゲートとなる。高層構造の誘電体部分１０１’は、半導体メモリデバイスのトンネル誘電体層として機能する。
【００３７】
少なくとも２つのトレンチ１２１−１２３（およびこれによる高層構造１１１−１１４）は、当業者に知られた従来技術を用いて行われ。例えば更に説明するようなリソグラフィ技術を用いて行われる。
【００３８】
示された具体例では、ハードマスク層１０３は半導体構造１０００の上に形成される（図３）。ハードマスク層１０３は、例えば窒化物層、酸化物層、またはそれらの組み合わせでも良い。
【００３９】
次に、ハードマスク層１０３がパターニングされる（図４）。リソグラフィ技術を用いて、フォトレジスト材料（図示せず）がハードマスク層１０３の上に提供され、露光され、現像され、およびエッチングされる。次に、下にあるハードマスク層１０３が、パターニングされたフォトレジスト材料をマスクとして用いてエッチングされても良い。結果としてハードマスク層１０３がパターニングされ、即ちハードマスク層の中に開口部がエッチングされ、これにより下の半導体基板１０００が露出する。
【００４０】
パターニングされたハードマスク層１０３をマスクに用いて、下の半導体基板１０００がエッチングされて（図５）、これにより半導体基板１０００中に一連の開口部（トレンチ）１２１、１２２、１２３を形成する。換言すれば、半導体基板中に一連の高層構造１１１、１１２、１１３、１１４を形成する。高層構造１１１−１１４は、フィンまたはピローと呼ばれても良い。
【００４１】
代わりの具体例では、少なくとも２つのトレンチを形成する工程は２つの工程で行われ、第１エッチング工程では第１トレンチ１８１、１８２、１８３がエッチングされて、これにより誘電体層１０１が露出し（図１０）、第２エッチング工程では、既に形成された高層構造の間の誘電体層１０１の一部をエッチングし、更に半導体層１００の一部をエッチングすることにより、最終トレンチ１２１、１２２、１２３が形成される（図５）。第１と第２のエッチング工程の間に、ドーパント原子１９０が基板１００に注入され、高層構造１１１、１１２、１１３、１１４の下に拡散させても良い（図１１）。この方法で、構造中のチャネル領域１９１が高層構造の下に、細部は本質的に当業者に知られている例えば熱アニールにより形成される。
【００４２】
ドーピング方法が基板表面に対して垂直（言い換えれば、高層構造の上面に対して垂直）な場合で、高層構造の上面がハードマスク層１０３で覆われる場合、高層構造は、このドーピング工程中ドープされず、または非常に少量の（無視できるような）ドーパントを受けるだけである。基板中のチャネル領域をドーピングする他の方法は、当業者が予想できるであろう。図５に示すように、トレンチ１２１−１２３が１つのエッチング工程中に形成される場合、この方法は、高層構造１１１−１１４の側壁を通って元素を注入することによりドーパント元素を注入し、誘電体部分１０１’の下にチャネル領域を形成する工程を含んでも良い。そのような側壁ドーピングは、当業者に等しく知られている。
【００４３】
高層構造１１１−１１４は、当業者に知られた、例えばスペーサ規定パターニング（spacer-defined patterning）を用いて形成しても良い。
【００４４】
結果の半導体デバイスが用いられる応用やテクノロジーノードに依存して、高層構造の寸法は異なる。好適には、フローティングゲートメモリデバイスの応用では、トレンチの幅Ｗ１（図５参照）は、１４ｎｍから２５ｎｍの範囲であり、高層構造の幅Ｗ２は３ｎｍから３０ｎｍの範囲であり、トレンチの深さＤ１は２３０ｎｍから３７０ｎｍの範囲であり、これにより誘電体層１０１の下のトレンチの部分の深さＤ２は、２００ｎｍから３００ｎｍの範囲である。
【００４５】
次の工程では、高層構造１１１、１１２、１１３、１１４は、高層構造１１１−１１４の間にシャロートレンチ分離（ＳＴＩ）領域１３０を形成することにより、即ち、トレンチ１２１、１２２、１２３を絶縁性材料で部分的に充填することにより、互いに電気的に分離される。これは、最初に、絶縁性材料１３１でトレンチ１２１、１２２、１２３を完全に充填した（図６）後、化学機械研磨（ＣＭＰ）工程でハードマスク層の上の過剰な絶縁性材料を除去して行われても良い。次に、トレンチ中の絶縁性材料１３１の一部がエッチングされて、高層構造１１１、１１２、１１３、１１４の間に開口部１４１、１４２、１４３を残す（図７）。絶縁性材料１３１のエッチングは、例えばドライエッチング技術またはウエットエッチング技術を用いて行われても良い。絶縁性材料１３１は、シリコン酸化物またはＳＴＩ領域を形成する当業者に知られたいずれかの材料を含み、またはからなっても良い。フィンの間の良好な電気的分離を確実にするために、シャロートレンチ分離領域１３０は、好適には十分深く、即ち、例えば約３００ｎｍである。シャロートレンチ分離領域１３０は、フローティングゲートチャネル層１９１からのリークを避けるために、コントロールゲート層１７１中に僅かに延びるべきであり、即ち、好適には、トンネル誘電体部分１０１’の上に５ｎｍから２０ｎｍの範囲で延びるべきである（図９）。後者の具体例では、それぞれの分離領域１３０は、このように、ベース部分１００’の側壁、および誘電体部分１０１’の側壁、およびその中に分離領域１３０が配置されるトレンチのいずれかの側の上の高層構造のゲート誘電体層１６０（の一部）、と横方向に接触する。
【００４６】
高層構造１１１、１１２、１１３、１１４は、単結晶半導体材料から形成され、好適には単結晶Ｓｉから形成される。
【００４７】
全体のハードマスク層、またはその一部１０３のいずれかは、フローティングゲート半導体デバイスの全体の製造フロー中に、存在することが好ましい。ハードマスク層１０３の存在は、セル（高層構造）の角における過大なリークを避ける。代わりに、トレンチ、およびこれにより高層構造の形成工程後に、ハードマスク層が除去されても良い。
【００４８】
シャロートレンチ分離領域１３０の形成後に、ゲート誘電体層１６０が高層構造１１１、１１２、１１３、１１４の全ての側壁表面１８０の上に形成されても良い（図７、図８参照）。もしハードマスクが存在しない場合、またはトレンチ１２１−１２３がハードマスクを含まない技術で形成された場合、ゲート誘電体層１６０は、高層構造１１１、１１２、１１３、１１４の上面に形成されても良い。
【００４９】
本発明では、側壁の表面１８０と、任意的に高層構造１１１、１１２、１１３、１１４の上面に、ゲート誘電体層１６０が、高層構造１１１、１１２、１１３、１１４の半導体材料の熱酸化で形成される。熱酸化は、例えばその場水蒸気発生（ＩＳＳＧ）酸化工程で行われる。
【００５０】
高層構造（即ち、フローティングゲート）の上部部分１０２’のために、単結晶半導体材料（例えば、単結晶シリコン）を用いることにより、単結晶フローティングゲート上に成長した熱酸化物を使用する機会を与えるように、ゲート誘電体層１６０の品質と拡張性が十分に改良できる。
【００５１】
そのような熱成長酸化物層は、多結晶フローティングゲート上に従来方法で堆積させたＯＮＯスタックより薄くなる。本発明の方法は、単結晶層１０２に適用可能であり、これにより薄い横方向の分離層（「横方向」は、フィンの側壁を意味する）、好適には６ｎｍと８ｎｍの間の膜厚を有する分離層を形成できるという長所を提供する。本発明の方法は、それゆえに、メモリデバイスを１Ｘ世代ノードまで小型化できる。
【００５２】
図８に示すように、熱酸化は、ゲート誘電体層１６０が分離領域１３０とオーバーラップするような方法で、ゲート誘電体層１６０を形成する。示された具体例では、このオーバーラップは、誘電体部分１０１’の上面まで延びる。しかしながら、このオーバーラップはより小さな距離で延びて、ゲート誘電体層１６０は誘電体部分１０１’の上面まで延びないで、この上面と、分離領域１３０の上面との間の高さまで延びても良い。
【００５３】
フローティングゲート領域１０２’の上は任意的に丸くても良く、これにより例えば半径が約２ｎｍ、より好適には４ｎｍのような、所定の半径を有する丸い角を形成しても良い。フローティングゲート領域の角の丸みは、過大な電流リークを避ける。ゲート誘電体１６０を形成するための熱酸化は、それ自身が、約２ｎｍまでの半径のような、角の丸みを、ハードマスク１０３が未だにフィンの上に存在するか否かによらず、フィンの上部の角に形成する。２ｎｍより大きい半径を有する丸い角を得るために、例えばＥＰ２０７３２５６に記載されたように、ゲート誘電体１６０を形成する前に好適なプロセスが適用されるのが好ましい。
【００５４】
ゲート誘電体１６０の形成後に、導電性層１７１が、高層構造１１１、１１２、１１３、１１４と誘電体層１６０の上方／上に形成される（図９）。高層構造１１１、１１２、１１３、１１４の間の空洞１４１、１４２、１４３は、導電性材料１７１により埋められる。導電性材料１７１は、また、フィンの上にも形成される。例えばソースとドレイン（ｓ／ｄ）の形成や、フィンの注入やドーピングのような更なる工程が、当業者に知られたように行なわれても良い。
【００５５】
誘電体層１０１の一部がトンネル誘電体層として働き、半導体層１１１、１１２、１１３、１１４の一部がフローティングゲートとして働き、ゲート誘電体層１６０が従来技術のデバイスのインターポリ誘電体層として働き、そして導電性層がコントロールゲート１７１として働く、そのようなフローティングゲート半導体デバイスが形成される。
【００５６】
例−実験結果
具体例にかかる単結晶フローティングゲートデバイスの例と、その電気的な特徴がここで述べられる。
【００５７】
例として、単結晶フローティングゲートと、６ｎｍから８ｎｍの熱成長ＳｉＯ２ゲート誘電体を有するセル構造が提供される。この薄いゲート誘電体は、ＯＮＯの膜厚制限により引き起こされる物理的な小型化の障壁を回避する。シミュレーションでは、１２ｎｍノードまで小さくした場合、そのようなセルは、過大なゲート誘電体リーク無しにプログラム可能であることを示す。モデリングと実験データの組み合わせは、８ｎｍＳｉＯ２ゲート誘電体を有する１２ｎｍメモリセルが１０年のデータ保持を達成することを示す。シミュレーションは、更に、１０ｎｍノードで、６ｎｍゲート誘電体に向かう小型化の可能性を予想する。
【００５８】
提案されたセル構造の断面が、図１２Ａと図１２Ｂに示される。図１２Ａは、半導体フローティングゲートデバイスの模式図であり、一方、図１２Ｂは、半導体フローティングゲートデバイスの顕微鏡写真を示す。Ｓｉ（半導体ベース）層１００を有し、その上に約１０ｎｍの膜厚を有するトンネル酸化物層１０１（ＳＯＩ埋め込み酸化物層）を有するＳＯＩ基板（１００−１０１−１１１）が示される。半導体層では、フローティングゲート領域１１１が形成される。フローティングゲート領域は、約７５ｎｍの膜厚／高さと約５５ｎｍの幅を有する単結晶フローティングゲート領域である。フローティングゲート領域１１１の上には、（フローティングゲート領域のパターニング後に）ＳｉＯ２ハードマスク１０３が形成される。ＳｉＯ２ハードマスク１０３は、フローティングゲート１１１の上でのリークを避ける。フローティングゲートの上部の角は、リークを避けるために、例えば４ｎｍの半径を有するように丸くても良い。単結晶フローティングゲート領域１１１の側壁は、約６ｎｍから８ｎｍの幅を有するＳｉＯ２ゲート誘電体層を形成するために、熱酸化工程（特に、その場水蒸気発生（ＩＳＳＧ）酸化工程）が行われる。その後に、約２５ｎｍの膜厚を有するポリシリコンのコントロールゲート１７１が、フローティングゲート／ゲート誘電体構造の上に（堆積工程とパターニング工程で）形成される。
【００５９】
プログラミング特性と、セルとセルとの干渉を見積もるために、高密度アレイ中に接続されたセルのシミュレーションが、ラファエルＲＣ３（Raphael RC3）を用いて行った。プログラミングとゲート誘電体リークが、ＲＣ３から得られる連結比と組み合わせたシングルメモリセルについて、センタウラスデバイス（Sentaurus device）中の非局所トンネリングモデル（nonlocal tunneling model）を用いて得られる。プログラミング飽和は、ゲート誘電体リークがフローティングゲート電圧ＶＦＧ＝８．５Ｖを有するトンネル酸化物電流と等しくなるような、閾値電圧（Ｖｔｈ）のシフトとして定義される。データ保持は、パーコレーションモデルと、ささげられたフローティングゲートテスト構造の測定との双方により調査される。
【００６０】
フローティングゲート領域の高さと角の丸さの双方が、シングルセルのプログラミング飽和に強い影響を与えることが、図１３に示される。上述のように、ゲート誘電体を形成するための熱酸化は、通常、制限された角の丸さを与え、角の丸さの無い場合は、主に理論的な場合に関する。図１３は、６ｎｍまたは８ｎｍのゲート誘電体層について、角の丸さの有る場合と無い場合の、フローティングゲートの高さを関数とした、正のフラットバンド電圧ＶＦＢウインドウの（図１２に示すような）フローティングゲートデバイスについてのシミュレーション結果を示す。約１．５Ｖの違いが、角の丸さの有る場合と無い場合の間で見られ、これは、角の丸いフローティングゲート領域を有する場合の利点を証明する。しかしながら、ゲート誘電体膜厚は、６ｎｍから８ｎｍの研究範囲内では、プログラミング性能に重大ではない。
【００６１】
また、高温データ保持は、細長いフローティングゲートテスト構造である、多数の単結晶フローティングゲートストライプを含む（図１２Ｂに示すような）ささげられたテスト構造で測定された。フローティングゲート上に成長させた薄いＳｉＯ２ハードマスク（キャッピング）層の品質が非常に良い場合、２００℃の温度で４０時間より長くベークした後に、小さな閾値電圧（Ｖｔｈ）となることが、図１４で明らかに見られる。実線は単結晶フローティングゲートの結果であり、一方、点線は多結晶フローティングゲートの結果を示す。６ｎｍゲート誘電体と、８ｎｍゲート誘電体の結果が示される。
【００６２】
究極のフローティングゲートＮＡＮＤセルの小型化のための、大きく小型化された熱ＳｉＯ２ゲート誘電体を有する単結晶フローティングゲート構造が提供できることが、所定の発明の形態の具体例の利点である。この構造を用いると、ＮＡＮＤフラッシュが、主な障害（幾何学的な小型化、寄生干渉、フローティングゲート電荷）無しに、少なくとも１２ｎｍまで小型化できる。テスト構造のシミュレーション結果および実験結果は、これに必要な大きく小型化されたゲート誘電体は、エラーチェッキングと修正アルゴリズム（ＥＣＣ）により修正可能な、ほんのわずかの壊れたセルを考慮しても、１０年のデータ保持が可能であることを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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