(57)【特許請求の範囲】
【請求項１】
エミッタ側面（１２）上に配置されているエミッタ電極（１１）および前記エミッタ側面（１２）の反対に位置するコレクタ側面（１６）上に配置されているコレクタ電極（１５）を備えたバイポーラパワー半導体デバイス（１）であって、
前記デバイスは、トレンチゲート電極（２）および異なる導電型の複数の層を備えた構造を有し、
前記トレンチゲート電極（２）および前記層は、前記エミッタ側面（１２）と平行な平面に配置され、前記エミッタ側面（１２）からの最大距離に配置されるボトムを各々具備し、前記ゲート電極（２）または前記層は、それまで伸びる、
前記エミッタ側面（１２）上に配置され、前記エミッタ電極（１１）と接する、第１の導電型の少なくとも１つのソース領域（３）と、
前記エミッタ側面（１２）上に配置され、前記少なくとも１つのソース領域（３）を囲み、前記エミッタ電極（１１）および前記少なくとも１つのソース領域（３）と接する、第２の導電型のベース層（４）と、
前記コレクタ側面（１６）上に配置され、前記コレクタ電極（１５）と接する、前記第２の導電型のコレクタ層（８）と、
前記ベース層（４）と前記コレクタ層（８）との間に配置される、前記第１の導電型のドリフト層（７）と、
前記ベース層（４）と同じ平面に配置され、絶縁層（２５）によって前記ソース領域（３）、前記ベース層（４）および前記ドリフト層（７）から電気的に絶縁され、ゲートボトム（２１１）を具備する、前記トレンチゲート電極（２）と、
前記ベース層（４）と前記ドリフト層（７）との間に配置される、前記第１の導電型のエンハンスメント層（５）および前記第２の導電型のウェル層（６）と、前記エンハンスメント層（５）は、前記コレクタ側面（１６）の方のベース層（４）に隣接する、前記ウェル層（６）は、前記コレクタ側面（１６）の方の前記エンハンスメント層（５）に隣接する、
を具備し、
前記デバイス（１）は、
前記エミッタ側面（１２）の方の前記ドリフト層（７）に隣接する、前記第２の導電型の付加的なウェル層（６２）と、
前記エミッタ側面（１２）の方の前記付加的なウェル層（６２）に隣接し、付加的なエンハンスメント層ボトム（５３１）まで伸びる、前記第１の導電型の付加的なエンハンスメント層（５２）と、
をさらに具備し、
前記ゲートボトム（２１１）は、前記付加的なエンハンスメント層ボトム（５３１）より前記コレクタ側面（１６）に接近して位置する、ことを特徴とするデバイス（１）。
【請求項２】
前記デバイス（１）は、さらなる付加的なエンハンスメント層（５５、５５’）およびさらなる付加的なウェル層（６５、６５’）の組を有する少なくとも１つのセットをさらに具備し、
前記さらなる付加的なエンハンスメント層（５５、５５’）および前記さらなる付加的なウェル層（６５、６５’）は、前記ウェル層（６）と前記付加的なエンハンスメント層（５２）との間に積み重ねられ、
前記セットの各々について、前記さらなる付加的なエンハンスメント層（５５、５５’）は、前記さらなる付加的なウェル層（６５、６５’）より前記エミッタ側面（１２）に接近して配置される、ことを特徴とする請求項１に記載のデバイス（１）。
【請求項３】
前記さらなる付加的なエンハンスメント層（５５、５５’）は、前記ドリフト層（７）より高いドーピング濃度を有している、ことを特徴とする請求項２に記載のデバイス（１）。
【請求項４】
前記エンハンスメント層（５）および前記付加的なエンハンスメント層（５２）は、前記ドリフト層（７）より高いドーピング濃度を有している、ことを特徴とする請求項１〜３のうちのいずれかによるデバイス（１）。
【請求項５】
前記付加的なウェル層（６２）は、付加的なウェル層ボトム（６３１）まで伸び、
前記付加的なウェル層ボトム（６３１）は、前記ゲートボトム（２１１）より前記コレクタ側面（１６）に接近して配置され、
前記第１の導電型の接続層（５８）は、前記第１の導電型の前記接続層（５８）が前記絶縁層（２５）および前記ドリフト層（７）に隣接するように配置され、前記絶縁層（２５）と前記ドリフト層（７）とを接続する、ことを特徴とする請求項１または２に記載のデバイス（１）。
【請求項６】
前記接続層（５８）は、前記ゲート電極（２）と前記ドリフト層（７）との間のエリア内で前記付加的なウェル層（６２）と同じ平面に配置される、ことを特徴とする請求項１に記載のデバイス（１）。
【請求項７】
前記付加的なウェル層（６２）は、前記ゲート電極（２）と前記ドリフト層（７）との間のエリアへ伸びる、または、前記付加的なウェル層（６２）は、前記絶縁層（２５）で側面のエリアが制限され、絶縁層（２５）に隣接している、ことを特徴とする請求項６に記載のデバイス（１）。
【請求項８】
前記デバイス（１）は、前記ドリフト層（７）より高いドーピング濃度を有している前記第１の導電型のアノード層（８５）をさらに具備し、
前記アノード層（８５）は、前記コレクタ層（８）と同じ平面および次に配置される、ことを特徴とする請求項１〜７のうちのいずれかによるデバイス（１）。
【請求項９】
前記デバイス（１）は、前記ドリフト層（７）と前記コレクタ層（８）との間に配置される前記第１の導電型のバッファ層（７５）をさらに具備する、ことを特徴とする請求項１〜８のうちのいずれかによるデバイス（１）。
【請求項１０】
付加的なウェル層（６４）の厚さは、前記付加的なエンハンスメント層ボトム（５３１）と前記ゲートボトム（２１１）までの最大との間で測定され、
すべてのエンハンスメント層（５、５２、５５、５５’）およびすべてのウェル層（６、６２、６５、６５’）は、同じ厚さを有している、ことを特徴とする請求項１〜９のうちのいずれかによるデバイス（１）。
【請求項１１】
前記付加的なウェル層（６４）のドーピング濃度は、前記付加的なエンハンスメント層ボトム（５３１）と前記ゲートボトム（２１１）までの最大との間で測定され、
すべてのエンハンスメント層（５、５２、５５、５５’）およびすべてのウェル層（６、６２、６５、６５’）は、同じドーピング濃度を有している、ことを特徴とする請求項１〜１０のうちのいずれかによるデバイス（１）。
【請求項１２】
ΣＮｐｉｔｐｉ＝ｋΣＮｎｉｔｎｉ
Ｎｎｉは、前記エンハンスメント層（５、５２、５５、５５’）の前記ドーピング濃度であり、
Ｎｎｉは、前記ウェル層（６、６２、６５、６５’）の前記ドーピング濃度であり、
ｔｐｉ、ｔｎｉは、前記層の厚さであり、
ｋは、０．５と２との間、または、０．６７と１．５との間のファクターであり、
前記付加的なウェル層（６４）の前記厚さおよび前記ドーピング濃度は、前記付加的なエンハンスメント層ボトム（５３１）と前記ゲートボトム（２１１）までの最大との間で測定される、ことを特徴とする請求項１〜１１のうちのいずれかによるデバイス（１）。
【請求項１３】
前記デバイスは、シリコンまたはＧａＮまたはＳｉＣで作られたウェハに基づいて作られる、ことを特徴とする請求項１〜１２のうちのいずれかによるデバイス（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
発明は、パワーエレクトロニクスの分野、特に請求項１のプリアンブルによるパワー半導体デバイスに関する。
【背景技術】
【０００２】
D. Kimらによる「A dual gate emitter switched thyristor (DTG-EST) with dual trench gate electrode and different gate oxide thickness」、Microelectronic Engineering 70 (2003), 50-57の文献では、トレンチゲート構造を備えた従来技術のエミッタスイッチドサイリスタ（ＥＳＴ）が記述される。そのようなＥＳＴは、ウェハのエミッタ側面１２上のエミッタ電極１１およびウェハのコレクタ側面１６上のコレクタ電極１５を備えたバイポーラパワー半導体デバイス１’である。それは、エミッタ側面１２の反対に位置する。ＥＳＴは、エミッタ側面１２のｎドープソース領域３およびｐドープベース層を具備する。トレンチゲート電極２は、ベース層４と同じ平面に配置される。また、それは、絶縁層２５によってソース領域３およびベース層４から電気的に絶縁される。ｎドープエンハンスメント層５、ｐドープウェル層６およびドリフト層７は、ベース層４上に連続的に配置される。ｐドープコレクタ層８は、コレクタ側面１６の方のドリフト層７上に配置され、コレクタ電極１５と接する。
【０００３】
層は、エミッタ側面１２と平行な平面に配置される。また、各層は、ボトムを具備する。それは、層がエミッタ側面１２から伸びる最大距離である。ｐドープウェル層６は、ウェル層ボトム６１１を具備する。それは、ゲートボトム２１１よりエミッタ側面１２に接近している。
【０００４】
ベース層４およびウェル層６は、三次元に接続され、そのためにショートされるので、ｎドープエンハンスメント層５は、フローティングである。
【０００５】
ＥＳＴは、エンハンスメント層５、ウェル層６およびドリフト層７の間にターンオンＭＯＳＦＥＴを有する。ターンオフＭＯＳＦＥＴは、ソース領域３、ベース層４およびフローティングのエンハンスメント層５の間に形成される。
【０００６】
図１に示されるようなトレンチＥＳＴ設計は、できるだけ低いオン状態の電圧降下を備えたサイリスタ動作を許可するために、ＭＯＳセルでｎ型エンハンスメント層５を導入することに基づく。この場合、エンハンスメント層は、１０１８ｃｍ−３までおよび超えるドーピングを備えたフローティングのｎ型エミッタ層として働く。エンハンスメント層のより弱いドーピングは、オン電圧の増加およびコレクタ電流飽和の徐々の出現によって特徴づけられたそのＩＧＢＴモードでトレンチＥＳＴを動作させる。この設計の場合では、エンハンスメント層は、キャリヤを広げることを改善し、かつＰＩＮ結果を増加させるために作用する。高いコレクタエミッタ電圧および大きな安全動作領域（ＳＯＡ）までトレンチＥＳＴの電流飽和を得るために、エンハンスメント層のドーピングは、１０１６ｃｍ−３近くのレベルに制限されていなければならない。これは、ｎ型エンハンスメント層を使用する従来技術のトレンチ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に匹敵するレベルに、トレンチＥＳＴ性能を制限する。トレンチＩＧＢＴでは、エンハンスメント層５は、デバイスのアバランシェ能力をこのように制限する接合の近くのピーク電界を導入する。
【発明の概要】
【０００７】
発明は、オン電圧およびコレクタ電流飽和（さらに短絡能力と呼ばれた）の間のトレードオフに関してトレンチＥＳＴおよびトレンチＩＧＢＴの両方の制限を克服するバイポーラパワー半導体デバイスを提供することを目的とする。言いかえれば、低いオン電圧および電流飽和を同時に備えたデバイスを提供することを目的とする。
【０００８】
この目的は、請求項１に記載のパワーバイポーラ半導体デバイスによって達成される。
【０００９】
発明のバイポーラパワー半導体デバイスは、エミッタ電極、エミッタ側面上のゲート電極およびエミッタ側面の反対に位置するコレクタ側面上のコレクタ電極を具備する。デバイスは、異なる導電型の複数の層を持った構造を有する。トレンチゲート電極および層はエミッタ側面と平行な平面に配置され、ボトムを各々具備る。それは、エミッタ側面からの最大距離に配置される。層は、それまで伸びる。デバイスは、次の層を具備する：
エミッタ側面（１２）の上に配置され、エミッタ電極（１１）と接する、第１の導電型の少なくとも１つのソース領域（３）と、
エミッタ側面（１２）の上に配置され、少なくとも１つのソース領域（３）を囲み、エミッタ電極（１１）および少なくとも１つのソース領域（３）と接する、第２の導電型のベース層（４）と、
コレクタ側面（１６）の上に配置され、コレクタ電極（１５）と接する、第２の導電型のコレクタ層（８）と、
ベース層（４）とコレクタ層（８）との間に配置される、第１の導電型のドリフト層（７）と、
ベース層（４）と同じ平面に配置され、絶縁層（２５）によってソース領域（３）、ベース層（４）およびドリフト層（７）から電気的に絶縁され、ゲートボトム（２１１）を具備する、トレンチゲート電極（２）と、
ベース層（４）とドリフト層（７）との間に配置される、第１の導電型のエンハンスメント層（５）および第２の導電型のウェル層（６）と、エンハンスメント層（５）は、フローティング層であり、コレクタ側面（１６）の方のベース層（４）に隣接する、ウェル層（６）は、コレクタ側面（１６）の方のエンハンスメント層（５）に隣接する、
エミッタ側面（１２）の方のドリフト層（７）に隣接する、付加的なウェル層（６２）と、
エミッタ側面（１２）の方の付加的なウェル層（６２）に隣接し、付加的なエンハンスメント層ボトム（５３１）を具備する、付加的なエンハンスメント層（５２）と、
ゲートボトムは、付加的なエンハンスメント層ボトムよりコレクタ側面に接近して位置する。
【００１０】
２つの隣接する垂直のトレンチ壁の間の半導体の大部分は、交互のドープ層の水平に配置されたスタックで満たされる。このスタックは、水平のスーパー接合（ＳＪ）システムと見なすことができる。その一方、発明のデバイス中のその機能が、従来のＳＪパワー素子の動作から外れる。主電流の流れは、複数のＰＮ接合の方向に対して垂直であることに注意してください。ＳＪドリフト層の原理によれば、第１および第２の導電型の交互層（すべてのウェルおよびエンハンスメント）のドーピングは、早すぎるブレークダウンの危険を招くことなく、１０１７ｃｍ−３レベルより上に増加されることが可能である。これは、トレンチ電極の垂直チャンネルに沿って特に重要である。ここで、ＭＯＳ空乏層は、デバイス動作中に繰り返し形成される。ＳＪデザインルール（または接近している）（交互のドープ層間のチャージバランス）による水平層スタックを設計することは、ウェル層とドリフト層との間の接合で、ベース層４からのＭＯＳチャネルピンチオフを減少につなぐことを可能にする。そのような設計特微は、非常に高いコレクタエミッタ電圧までコレクタ電流飽和を許可する。他方では、オン状態における正のゲートバイアスは、低オーム抵抗率（高ドーピング層で達成された）および層（伝導サイリスタと同じ原理だが、共通の４層限界を超える）間の低レベルバイポーラの相互作用（プラズマ、過剰ベースチャージ）を加え、低抵抗状態に水平層スタックを入れる。結論として、発明のデバイスの主な特徴は、最小電圧降下でバイポーラプラズマによって最小の刺激を備えた２つのトレンチ間のメサ領域内に、さらに等しく、均質の電流分布を許可する。付加的なエンハンスメントおよびウェル層を備えた発明のデバイスは、従来技術のＩＧＢＴと同じ幾何学的特性および同じ技術（例えば、バッファ層）を示す。有利なオン電圧（それは、１Ｖ未満であり、つまり、約５０％の改良）は、約１．９Ｖを備えた従来技術のデバイスと比較される。デバイスのコレクタ層に近い付加的なウェル層と同様のウェル層は、水平のＳＪ層スタックを垂直のＳＪドリフト層に変換するために、有利に使用することができる。このオプションで、発明のデバイスのターンオフ損失は、３までのファクターによって減少することができる。
【００１１】
ＭＯＳセルの積層されたエンハンスメント層およびウェル層の形を有している水平に積層されたスーパー接合層は、接合の近くのピーク電界を回避する。付加的なエンハンスメント層および付加的なウェルの繰り返しの導入によって、各層のドーピング濃度は、オームの導電率が向上させられるように、向上させることができる。それによって、よりよいキャリヤ拡散特性は、トレンチＩＧＢＴ  ｐ−ベース層より下の従来のｎ型エンハンスメント層の可能性を越える。したがって、オン状態ロスは、減少される。
【００１２】
付加的なエンハンスメント層の高ドープ濃度を有することによって、プラズマは広がる（マルチプルプラズマ拡散が達成される）。さらに、デバイスのソース領域およびベース層部分およびこれらの層は、メサ構造として形成される。電流は、エミッタ側面に垂直な方向（つまり、１次元方向）にほとんど流れる。
【００１３】
さらに、デバイスは、１組以上のさらなる付加的なエンハンスメント層およびさらなる付加的なウェル層を具備してもよい。それは、ウェル層と付加的なエンハンスメント層との間に積み重ねられる。これらの層は、上記の言及された結果をさらに向上させる。
【００１４】
発明のＭＯＳセルの合計伝導率は、オーム部分によって寄与された非常に高いシェアを備えたオームおよびバイポーラ伝導のミックスである。これは、低い量のエミッタ側面のバイポーラキャリヤ変調により速いダイナミクスを許可する。
【００１５】
追加のエンハンスメント層および追加ウェル層の特徴は、スーパー接合構造と組み合わせることができる。付加的なウェル層は、付加的なウェル層ボトムをそこに具備する。それは、ゲートボトムよりコレクタ側面に接近して配置される。ゲートボトムより接近するまたはゲートボトムよりコレクタ側面に近接する付加的なウェル層ボトムを有することによって、トレンチコーナーの高ピーク電界は、減少されるまたはさらに回避される。それにより、デバイスのスイッチング損失は減少する。
【００１６】
積層されたエンハンスメントおよびウェル層のレイアウトは、ｎ−ドリフト層（垂直のスーパー接合ベース）減少を備えたトップＰＮ接合におけるカップリング減少に起因する。デバイスは、電流飽和および短絡能力を提供するように設計することができる。
【図面の簡単な説明】
【００１７】
発明の主題は、添付された図面を参照して、次のテキストで、より詳細に説明されるだろう。
【図１】図１は、従来技術のトレンチエミッタスイッチドサイリスタを示す。
【図２】図２は、発明のバイポーラデバイスの第１の実施形態を示す。
【図３】図３は、１組のさらなる付加的なエンハンスメント層およびさらなる付加的なウェル層を備えた発明のバイポーラデバイスのさらなる実施形態を示す。
【図４】図４は、２組のさらなる付加的なエンハンスメント層およびさらなる付加的なウェル層を備えた発明のバイポーラデバイスのさらなる実施形態を示す。
【図５】図５は、さらなる付加的なエンハンスメント層の複数のセットおよびさらなる付加的なウェル層を備えた発明のバイポーラデバイスのさらなる実施形態を示す。
【図６】図６は、ゲートボトムよりコレクタ側面に接近している付加的なウェル層ボトムを備えた発明のバイポーラデバイスのさらなる実施形態を示す。
【図７】図７は、ゲート電極とドリフト層との間の領域まで伸びるゲートボトムおよび付加的なウェル層よりコレクタ側面に接近している付加的なウェル層ボトムを備えた発明のバイポーラデバイスのさらなる実施形態を示す。
【図８】図８は、ゲート電極とドリフト層との間の領域まで伸びるゲートボトムおよび付加的なウェル層よりコレクタ側面に接近している付加的なウェル層ボトムを備えた発明のバイポーラデバイスのさらなる実施形態を示す。
【図９】図９は、トレンチゲート電極への側面およびトレンチゲート電極に隣接して配置されたゲートボトムおよび接続層よりコレクタ側面に接近している付加的なウェル層ボトムを備えた発明のバイポーラデバイスのさらなる実施形態を示す。
【図１０】図１０は、ゲートボトム、１組のさらなる付加的なエンハンスメント層およびさらなる付加的なウェル層よりコレクタ側面に接近している付加的なウェル層ボトムを備えた発明のバイポーラデバイスのさらなる実施形態を示す。
【図１１】図１１は、ゲートボトム、およびさらなる付加的なエンハンスメント層およびさらなる付加的なウェル層の複数のセットよりコレクタ側面に接近している付加的なウェル層ボトムを備えた発明のバイポーラデバイスのさらなる実施形態を示す。
【図１２】図１２は、バッファ層のない発明のバイポーラデバイスのさらなる実施形態を示す。
【図１３】図１３は、コレクタ層の次に配置されているアノード層を備えた発明のバイポーラデバイスのさらなる実施形態を示す。
【図１４】図１４は、ゲートボトムよりコレクタ側面に接近しているウェル層ボトムを備えた発明のバイポーラデバイスのさらなる実施形態を示す。
【図１５】図１５は、間にウェル層およびエンハンスメント層を備えたトレンチゲート電極の反復の配置を備えた発明のバイポーラデバイスのさらなる実施形態を示す。
【００１８】
図とそれらの意味の中で使用される参照符号は、参照符号のリストで要約される。一般に、同様または同様に機能する部分は、同じ参照符号を与えられる。記述された実施形態は、例として意味され、発明を限定しないものとする。
【発明を実施するための形態】
【００１９】
図２は、エミッタ側面１２に配置されているエミッタ電極１１、およびエミッタ側面１２の反対に位置するコレクタ側面１６に配置されているコレクタ電極１５を備えた発明のバイポーラパワー半導体デバイス１を示す。
【００２０】
デバイスは、トレンチゲート電極２および異なる導電型の複数の層を備えた構造を有する。トレンチゲート電極２および層は、エミッタ側面１２と平行な平面に配置され、エミッタ側面１２と平行な平面にボトム（それは、エミッタ側面１２からの最大距離に配置され、層またはゲートは、それまで伸びる。）を各々具備する。
【００２１】
デバイスは、次のものを具備する：
エミッタ側面１２上に配置され、エミッタ電極１１と接する、少なくとも１つのｎドープソース領域３と、
エミッタ側面１２上に配置され、少なくとも１つのソース領域３を囲み、エミッタ電極１１および少なくとも１つのソース領域３と接する、ｐドープベース層４と、
コレクタ側面１６に配置され、コレクタ電極１５と接する、ｐドープコレクタ層８と、
ベース層４とコレクタ層８との間に配置される、ｎドープドリフト層７と、
ベース層と同じ平面に配置され、絶縁層２５によってソース領域３、ベース層４およびドリフト層７から電気的に絶縁され、ゲートボトム２１１を具備する、トレンチゲート電極２と、
ベース層４とドリフト層７との間に配置される、ｎドープエンハンスメント層５およびｐドープウェル層６と、エンハンスメント層５は、コレクタ側面１６の方のベース層４に隣接する、ウェル層６は、コレクタ側面１６の方のエンハンスメント層５に隣接する、
エミッタ側面１２の方のドリフト層７に隣接する、ｐドープ付加的なウェル層６２と、
エミッタ側面１２の方の付加的なウェル層６２に隣接し、エミッタ側面１２からの最大距離である付加的なエンハンスメント層ボトム５３１を具備する、付加的なｎドープエンハンスメント層５２と、付加的なエンハンスメント層５２は、付加的なエンハンスメント層深さ５３でそれまで伸びる、
ゲートボトム２１１は、付加的なエンハンスメント層ボトム５３１よりコレクタ側面１６に接近して位置する。
【００２２】
デバイス１は、ｎドープバッファ層７５をさらに具備する。それは、ドリフト層７とコレクタ層８との間に配置される。バッファ層７５は、ドリフト層７より高いドーピング濃度を有している。
【００２３】
「同じ平面」では、オーバーラップする平面（エミッタ側面と平行）があることを意味する。例えば、トレンチゲート電極２およびベース層４は、それに配置されが、層とゲートは、同じ厚さを持つ必要はない。
【００２４】
エンハンスメント層５および付加的なエンハンスメント層５２は、フローティング層である。それは、三次元で互いに接続されない。三次元は、エミッタ側面１２に垂直な平面もある。
【００２５】
図１５は、発明のエンハンスメント層５、５２およびウェル層６、６２を間に備えたトレンチゲート電極２の繰り返しの配置を示す。図２または任意の図３〜１４に示されるような構造は、デバイスが、ウェル層（つまり、ウェル層６、付加的なウェル層６２、もしあればさらなる付加的なウェル層６５、６５’）と同様に、エンハンスメント層（つまり、エンハンスメント層５、付加的なエンハンスメント層５２、もしあればさらなる付加的なエンハンスメント層５５、５５’）を備えた２つ以上の複数のトレンチゲート電極２を具備するように、１つのウェハ上で繰り返されてもよい。
【００２６】
図３は、発明のデバイスの別の実施形態を示す。それは、さらなる付加的なエンハンスメント層５５の１つのセットおよびさらなる付加的なウェル層６５をさらに具備する。さらなる付加的なエンハンスメント層５５およびさらなる付加的なウェル層６５は、ウェル層６と付加的なエンハンスメント層５２との間に積み重ねられる。さらなる付加的なエンハンスメント層５５は、さらなる付加的なウェル層６５よりエミッタ側面１２に接近して配置される。
【００２７】
図４に示されるように、発明のデバイスは、図５に示されるようなさらなる付加的なエンハンスメント層５５およびさらなる付加的なウェル層６５の複数のセット５６’または２つ具備してもよい。各セット５６、５６’のために、さらなる付加的なエンハンスメント層５５は、さらなる付加的なウェル層６５よりエミッタ側面１２に接近して配置される。すべての場合については、ｎドープ層は、トレンチゲート電極２とコレクタ層８との間に配置され、そのため、ゲート電極２からコレクタ層８を分離する。
【００２８】
エンハンスメント層５、付加的なエンハンスメント層５２、さらなる付加的なエンハンスメント層５５またはさらなる付加的なエンハンスメント層５５’がある場合にはそのような層は、ドリフト層７より高いドーピング濃度を有している。
【００２９】
図６は、発明のデバイスの別の実施形態を示す。その中で、付加的なウェル層６２は、付加的なウェル層ボトム６３１を具備する。それは、ゲートボトム２１１よりコレクタ側面１６に接近して配置される。付加的なウェル層ボトム６３１は、エミッタ側面１２からの最大距離である。付加的なウェル層６２は、付加的なウェル層深さ６３でそれまで伸びる。
【００３０】
そのような深い付加的なウェル層６２を有していることによって、トレンチゲートボトム２１１における絶縁層２５とドリフト層７との間にスペースがある。ゲートボトム２１１は、ゲート深さ２１に位置する。そのため、スペースは、トレンチゲート電極２とドリフト層７との間に提供される。このスペース（それは、コレクタ側面１６の方のゲート電極の正射影にある、つまり、ゲート電極２とドリフト層７の間）では、ｎチャネルがトレンチゲート電極２とドリフト層７との間に形成されるように、それが絶縁層２５およびドリフト層７に隣接するように、第１の導電型の接続層５８は、配置される。そのような深い付加的なウェル層５２によって、スイッチング損失は、オン状態ロスに影響を及ぼさずに減少される。
【００３１】
図６では、接続層５８は、ゲート電極２とドリフト層７との間のエリア内の付加的なウェル層６２と同じ平面に配置される。図６では、付加的なウェル層６２が絶縁層２５で側面のエリアが制限されるように、接続層５８は、トレンチゲート電極２の側面における絶縁層２５と同じ幅を有している。または、付加的なウェル層６２がトレンチゲート電極２のゲートボトム２１１とドリフト層７との間のエリアへ伸びるように、接続層５８は、図７に示されるような小さな幅を持つことができる。もちろん、接続層５８がトレンチゲート電極２の横方向に伸びるように、接続層５８は、さらにより大きな幅を持っていてもよい。
【００３２】
別の実施形態では、図１０に示されるように、デバイスは、ゲートボトム２１１よりコレクタ側面１６に接近して配置されている付加的なウェル層ボトム６３１の組合せ、１組のさらなる付加的なエンハンスメント層５５’およびさらなる付加的なウェル層６５’を具備する。さらに、図１１に示されるように、トレンチゲート電極２の側面のスペースは、さらなる付加的なエンハンスメント層５５’およびさらなる付加的なウェル層６５’のセットで完全に埋めることができる。
【００３３】
トレンチゲート電極２より下の接続層５８の配置の代わりに、接続層５８は、それがトレンチゲート電極２の側面に配置されるような場所で、絶縁層２５に隣接して、トレンチゲート電極の側面に配置されてもよい（図９）。この場合、接続層５８は、トレンチゲート電極２とドリフト層７との間にｎチャネルを形成する。
【００３４】
図１２に示されるデバイスでは、ドリフト層７は、バッファ層７５が存在しないように、コレクタ層８に隣接する。
【００３５】
デバイス１は、ｎドープアノード層８５を備えた逆伝導バイポーラデバイスとして設計されてもよい。それは、同じ平面およびコレクタ層８の次に配置され、ドリフト層７より高いドーピング濃度を有している（図１３）。アノード層８５は、複数のｎドープゾーンを具備してもよい。複数のｐドープゾーンを備えたコレクタ層８は、その間に配置される。ｎドープゾーンおよびｐドープゾーンは、それぞれ、一方の相互接続されたゾーンを具備してもよい。または、ゾーンは、別の導電型の層によって互いから分離される。コレクタ側面１６と平行な平面中のアノード層８５の合計面積は、一般的に、合計面積の２５％未満、１０％未満、またはさらに５％未満である。合計面積は、アノード層８５およびコレクタ層８のエリアの和である。
【００３６】
すべてのウェル層（つまり、ウェル層６、付加的なウェル層６２、もしある場合は付加的なウェル層６５、６５’）と同様に、すべてのエンハンスメント層（つまり、エンハンスメント層５、付加的なエンハンスメント層５２、もしある場合はさらなる付加的なエンハンスメント層５５、５５’）は、同じ厚さを持っていてもよい。付加的なウェル層６４の厚さは、付加的なエンハンスメント層ボトム５３１とゲートボトム２１１までの最大との間で測定される。要するに、付加的なウェル層６２にボトム６３１（それは、ゲートボトム２１１よりコレクタ側面１６から遠くにある。）を有する場合、付加的なエンハンスメント層ボトム５３１と付加的なウェル層ボトム６３１との間の距離は、付加的なウェル層厚さ６４として得られる。
【００３７】
付加的なウェル層６２にボトム６３１（それは、ゲートボトム２１１よりコレクタ側面１６に接近している。）を有する場合、付加的なエンハンスメント層ボトム５３１とゲートボトム２１１との間の差は、付加的なウェル層厚さ６４として得られる。
【００３８】
別の実施形態では、すべてのエンハンスメント層５、５２、５５、５５’およびすべてのウェル層６、６２、６５、６５’は、同じドーピング濃度を有している。さらに、この場合、付加的なウェル層６２のドーピング濃度は、付加的なエンハンスメント層ボトム５３１と平面までの最大との間で測定される。ゲートボトム２１１は、そこに配置される。要するに、付加的なウェル層６２がボトム（それは、ゲートボトム２１１よりコレクタ側面１６から遠くにある。）を有する場合、ドーピング濃度は、付加的なエンハンスメント層ボトム５３１と付加的なウェル層ボトム６４１との間で測定される。各エンハンスメント／ウェル層のドーピング濃度は、１０１７ｃｍ−３までまたはより大きい値を有してもよい。
【００３９】
付加的なウェル層６２がボトム（それは、ゲートボトム２１１よりコレクタ側面１６に接近して位置する。）を有する場合、ドーピング濃度は、付加的なエンハンスメント層ボトム５３１とゲートボトム２１１との間で測定される。
【００４０】
さらなる実施形態では、それらのドーピング濃度Ｎｎｉを掛けたエンハンスメント層５、５２、５５、５５’の厚さｔｎｉのすべての積の和は、それらのドーピング濃度Ｎｐｉを掛けたウェル層６、６２、６５、６５’の厚さｔｐｉのすべての積の和とファクターｋによって同じである。厚さとドーピング濃度のインデックス「ｉ」については、すべてのエンハンスメント層の厚さとドーピング濃度の積またはウェル層が、それぞれ合計されることを示す。
【００４１】
既に上に説明されていたように、付加的なウェル層６４の厚さおよびドーピング濃度は、付加的なエンハンスメント層ボトム５３１と平面までの最大との間で測定される。ゲートボトム２１１は、そこに配置される。
【００４２】
ΣＮｐｉｔｐｉ＝ｋΣＮｎｉｔｎｉ
ｋは、０．５と２との間のファクターである。エンハンスメント層５、５２、５５、５５’とウェル層６、６２、６５、６５’のドーパントの間でより高い等価を達成するために、ファクターｋは、０．６７と１．５との間の値を持つことができる。
【００４３】
図１４では、エンハンスメント層５およびウェル層６を具備する別の発明のデバイスが示される。エンハンスメント層５は、コレクタ側面１６の方のベース層４に隣接する。ウェル層６は、コレクタ側面１６の方のエンハンスメント層５に隣接する。この場合、ウェル層６は、ドリフト層７に直接隣接する。ウェル層６は、ボトム６１１を有している。それは、エミッタ側面１２からの最大距離である。ウェル層６は、ウェル層深さ６１でそれまで伸びる。ウェル層ボトム６１１は、ゲートボトム２１１よりコレクタ側面１６に接近している。ゲートボトム２１１よりコレクタ側面１６に近いウェル層ボトム６１１を有していることによって、トレンチコーナーにおける高ピーク電界は、縮小されるまたはさらに回避される。それによって、デバイスのスイッチング損失を減少する。付加的なエンハンスメント層５２およびウェル層６２がデバイスに加えられる場合、これは、図６に示されるようなデバイスに起因する。接続層５８は、上（特に、図６〜９）で与えられた説明によって設計することができる。
【００４４】
発明のデバイスは、見本となるように、シリコンまたはＧａＮまたはＳｉＣウェハに基づいて作られる。発明のバイポーラデバイスの製造のために、シリコンまたはＧａＮまたはＳｉＣで見本となるように作られたウェハが提供される。そのようなウェハ内またはそれぞれにおいては、層は、後に拡散する粒子の注入（implant）または堆積（deposition）により、エピタキシャル成長によって一般的に形成される。トレンチゲート電極２の形成のために、エンハンスメント層５、５２、５５、５５’およびウェル層６、６２、６５、６５’は、ギャップを形成するために局所的に除去される。そこに、トレンチゲート電極は、後で作られる。
【００４５】
別の実施形態では、層の導電型は切り替えられる、つまり、第１の導電型のすべての層（例えば、ソース領域）は、ｐ型である。また、第２の導電型のすべての層（例えば、ベース領域）は、ｎ型である。
【００４６】
用語「具備する（comprising）」は、他のエレメントまたはステップを除外しない、不定冠詞「１つ（a）」または「１つ（an）」は、複数を除外しないことが、注目されるべきである。さらに、異なる実施形態に記述されたエレメントは、組み合わせられてもよい。請求項での引用符号が請求項の範囲を制限するとして解釈されないことは、さらに注目されるべきである。
以下に、本出願時の特許請求の範囲に記載された発明を付記する。
[１]  エミッタ側面（１２）上に配置されているエミッタ電極（１１）および前記エミッタ側面（１２）の反対に位置するコレクタ側面（１６）上に配置されているコレクタ電極（１５）を備えたバイポーラパワー半導体デバイス（１）であって、
前記デバイスは、トレンチゲート電極（２）および異なる導電型の複数の層を備えた構造を有し、
前記トレンチゲート電極（２）および前記層は、前記エミッタ側面（１２）と平行な平面に配置され、前記エミッタ側面（１２）からの最大距離に配置されるボトムを各々具備し、前記ゲート電極（２）または前記層は、それまで伸びる、
前記エミッタ側面（１２）上に配置され、前記エミッタ電極（１１）と接する、第１の導電型の少なくとも１つのソース領域（３）と、
前記エミッタ側面（１２）上に配置され、前記少なくとも１つのソース領域（３）を囲み、前記エミッタ電極（１１）および前記少なくとも１つのソース領域（３）と接する、第２の導電型のベース層（４）と、
前記コレクタ側面（１６）上に配置され、前記コレクタ電極（１５）と接する、前記第２の導電型のコレクタ層（８）と、
前記ベース層（４）と前記コレクタ層（８）との間に配置される、前記第１の導電型のドリフト層（７）と、
前記ベース層（４）と同じ平面に配置され、絶縁層（２５）によって前記ソース領域（３）、前記ベース層（４）および前記ドリフト層（７）から電気的に絶縁され、ゲートボトム（２１１）を具備する、前記トレンチゲート電極（２）と、
前記ベース層（４）と前記ドリフト層（７）との間に配置される、前記第１の導電型のエンハンスメント層（５）および前記第２の導電型のウェル層（６）と、前記エンハンスメント層（５）は、前記コレクタ側面（１６）の方のベース層（４）に隣接する、前記ウェル層（６）は、前記コレクタ側面（１６）の方の前記エンハンスメント層（５）に隣接する、
を具備し、
前記デバイス（１）は、
前記エミッタ側面（１２）の方の前記ドリフト層（７）に隣接する、前記第２の導電型の付加的なウェル層（６２）と、
前記エミッタ側面（１２）の方の前記付加的なウェル層（６２）に隣接し、付加的なエンハンスメント層ボトム（５３１）まで伸びる、前記第１の導電型の付加的なエンハンスメント層（５２）と、
をさらに具備し、
前記ゲートボトム（２１１）は、前記付加的なエンハンスメント層ボトム（５３１）より前記コレクタ側面（１６）に接近して位置する、ことを特徴とするデバイス（１）。
[２]  前記デバイス（１）は、少なくとも１組のさらなる付加的なエンハンスメント層（５５、５５’）およびさらなる付加的なウェル層（６５、６５’）をさらに具備し、
前記少なくとも１つのさらなる付加的なエンハンスメント層（５５、５５’）および前記少なくとも１つのさらなる付加的なウェル層（６５、６５’）は、前記ウェル層（６）と前記付加的なエンハンスメント層（５２）との間に積み重ねられ、
前記さらなる付加的なエンハンスメント層（５５、５５’）の各セットは、前記さらなる付加的なウェル層（６５、６５’）より前記エミッタ側面（１２）に接近して配置される、ことを特徴とする前記[１]に記載のデバイス（１）。
[３]  前記少なくとも１つのさらなる付加的なエンハンスメント層（５５、５５’）は、前記ドリフト層（７）より高いドーピング濃度を有している、ことを特徴とする前記[２]に記載のデバイス（１）。
[４]  前記エンハンスメント層（５）の少なくとも１つおよび前記付加的なエンハンスメント層（５２）は、前記ドリフト層（７）より高いドーピング濃度を有している、ことを特徴とする前記[１]〜[３]のうちのいずれかによるデバイス（１）。
[５]  前記付加的なウェル層（６２）は、付加的なウェル層ボトム（６３１）まで伸び、
前記付加的なウェル層ボトム（６３１）は、前記ゲートボトム（２１１）より前記コレクタ側面（１６）に接近して配置され、
前記第１の導電型の接続層（５８）は、それが隣接するように配置され、前記絶縁層（２５）および前記ドリフト層（７）に接続する、ことを特徴とする前記[１]または[２]に記載のデバイス（１）。
[６]  前記接続層（５８）は、前記ゲート電極（２）と前記ドリフト層（７）との間のエリア内で前記付加的なウェル層（６２）と同じ平面に配置される、ことを特徴とする前記[１]に記載のデバイス（１）。
[７]  前記付加的なウェル層（６２）は、前記ゲート電極（２）と前記ドリフト層（７）との間のエリアへ伸びる、または、前記付加的なウェル層（６２）は、前記絶縁層（２５）で側面のエリアが制限され、絶縁層（２５）に隣接している、ことを特徴とする前記[６]に記載のデバイス（１）。 
[８]  前記デバイス（１）は、前記ドリフト層（７）より高いドーピング濃度を有している前記第１の導電型のアノード層（８５）をさらに具備し、
前記アノード層（８５）は、前記コレクタ層（８）と同じ平面および次に配置される、ことを特徴とする前記[１]〜[７]のうちのいずれかによるデバイス（１）。
[９]  前記デバイス（１）は、前記ドリフト層（７）と前記コレクタ層（８）との間に配置される前記第１の導電型のバッファ層（７５）をさらに具備する、ことを特徴とする前記[１]〜[８]のうちのいずれかによるデバイス（１）。 
[１０]  前記付加的なウェル層（６４）の厚さは、前記付加的なエンハンスメント層ボトム（５３１）と前記ゲートボトム（２１１）までの最大との間で測定され、
すべてのエンハンスメント層（５、５２、５５、５５’）およびすべてのウェル層（６、６２、６５、６５’）は、同じ厚さを有している、ことを特徴とする前記[１]〜[９]のうちのいずれかによるデバイス（１）。
[１１]  前記付加的なウェル層（６４）のドーピング濃度は、前記付加的なエンハンスメント層ボトム（５３１）と前記ゲートボトム（２１１）までの最大との間で測定され、
すべてのエンハンスメント層（５、５２、５５、５５’）およびすべてのウェル層（６、６２、６５、６５’）は、同じドーピング濃度を有している、ことを特徴とする前記[１]〜[１０]のうちのいずれかによるデバイス（１）。 
[１２]  ΣＮｐｉｔｐｉ＝ｋΣＮｎｉｔｎｉ
Ｎｎｉは、前記エンハンスメント層（５、５２、５５、５５’）の前記ドーピング濃度であり、
Ｎｎｉは、前記ウェル層（６、６２、６５、６５’）の前記ドーピング濃度であり、
ｔｐｉ、ｔｎｉは、前記層の厚さであり、
ｋは、０．５と２との間、または、０．６７と１．５との間のファクターであり、
前記付加的なウェル層（６４）の前記厚さおよび前記ドーピング濃度は、前記付加的なエンハンスメント層ボトム（５３１）と前記ゲートボトム（２１１）までの最大との間で測定される、ことを特徴とする前記[１]〜[１１]のうちのいずれかによるデバイス（１）。
[１３]  前記デバイスは、シリコンまたはＧａＮまたはＳｉＣで作られたウェハに基づいて作られる、ことを特徴とする前記[１]〜[１２]のうちのいずれかによるデバイス（１）。
【参照リスト】
【００４７】
１  バイポーラ半導体デバイス、
１’  従来技術のバイポーラ半導体デバイス、
１１  エミッタ電極、
１２  エミッタ側面、
１５  コレクタ電極、
１６  コレクタ側面、
２  トレンチゲート電極、
２１  ゲート深さ、
２１１  ゲートボトム、
２５  絶縁層、
２８  さらなる絶縁層、
３  ソース領域、
４  ベース層、
５  エンハンスメント層、
５２  付加的なエンハンスメント層、
５３  付加的なエンハンスメント層深さ、
５５、５５’  さらなる付加的なエンハンスメント層、
５６、５６’  セット、
５８  接続層、
６  ウェル層、
６１  ウェル層深さ、
６１１  ウェル層ボトム、
６２  付加的なウェル層、
６３  付加的なウェル層深さ、
６３１  付加的なウェル層ボトム、
６４  付加的なウェル層厚さ、
６５、６５’  さらなる付加的なウェル層、
７  ドリフト層、
７５  バッファ層、
８  コレクタ層、
８５  アノード層。
【図１】
0005781383.tif 000002
【図２】
0005781383.tif 000003
【図３】
0005781383.tif 000004
【図４】
0005781383.tif 000005
【図５】
0005781383.tif 000006
【図６】
0005781383.tif 000007
【図７】
0005781383.tif 000008
【図８】
0005781383.tif 000009
【図９】
0005781383.tif 000010
【図１０】
0005781383.tif 000011
【図１１】
0005781383.tif 000012
【図１２】
0005781383.tif 000013
【図１３】
0005781383.tif 000014
【図１４】
0005781383.tif 000015
【図１５】
0005781383.tif 000016