(57)【特許請求の範囲】
【請求項１】
電荷ポンプ装置であって、
スイッチ制御モジュールと、
利得＝１／２に対応する第１の利得モードでは、３つのシーケンシャルフェーズの連続的な繰り返しにわたって、複数のノードにフライングキャパシタの第１および第２のノードを連続的に結合し分離するように、
利得＝１に対応する第２の利得モードでは、２つのシーケンシャルフェーズの連続的な繰り返しにわたって、前記複数のノードに前記フライングキャパシタの第１および第２のノードを連続的に結合し分離するように、
前記スイッチ制御モジュールによって構成された複数のスイッチと、
を備え、前記複数のスイッチのうちの少なくとも１つは、可変のオン抵抗を有するように構成される、装置。
【請求項２】
前記複数のノードは、電圧供給ノード、正の出力電圧ノード、およびグラウンドノードを含む、請求項１に記載の装置。
【請求項３】
前記複数のスイッチは、第１のスイッチを含み、
前記複数のスイッチは、第１および第２の利得モードにおける動作のために構成され；
前記電圧供給ノードは、前記第１のスイッチを使用して前記第１のフライングキャパシタノードに結合され、前記グラウンドノードは、前記第２の利得モードの間に、前記第２フライングキャパシタノードに結合され；
前記スイッチ制御モジュールは、前記第２の利得モードの間に、時間とともに前記第１のスイッチの前記オン抵抗を低減させるように構成される；
請求項１に記載の装置。
【請求項４】
前記複数のスイッチは、
前記第１の利得モードの第１のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記出力電圧ノードに前記第２のフライングキャパシタノードを結合するように；
前記第１の利得モードの第２のフェーズの間に、前記出力電圧ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合するように；
前記スイッチ制御モジュールによって構成される、請求項３に記載の装置。
【請求項５】
前記第１のスイッチの前記オン抵抗は、前記第１の利得モードから前記第２の利得モードへの変化の後に、前記第２の利得モードの第１のフェーズの間にのみ、時間とともに低減されるように構成される、請求項３に記載の装置。
【請求項６】
前記複数のスイッチは、
前記第２の利得モードの第１のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合するように、
前記第２利得モジュールの第２のフェーズの間に、前記グラウンドノードに前記第１のフライングキャパシタノードを結合し、負の出力電圧ノードに前記第２のフライングキャパシタノードを結合するように、
前記スイッチ制御モジュールによって構成される、請求項３に記載の装置。
【請求項７】
前記複数のスイッチは、
前記第１の利得モードの第１のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記出力電圧ノードに前記第２のフライングキャパシタノードを結合するように、
前記第１の利得モードの第２のフェーズの間に、前記出力電圧ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合するように、
前記第１の利得モードの第３のフェーズの間に、前記グラウンドノードに前記第１のフライングキャパシタノードを結合し、前記負の出力電圧ノードに前記第２のフライングキャパシタノードを結合するように、
前記スイッチ制御モジュールによってさらに構成される、請求項６に記載の装置。
【請求項８】
前記少なくとも１つのスイッチは、並列に結合された複数のサブスイッチを含み、前記スイッチ制御モジュールは、連続して前記複数のサブスイッチを選択的に閉じることによって、前記少なくとも１つのスイッチの前記オン抵抗を低減させるように構成される、請求項１に記載の装置。
【請求項９】
前記少なくとも１つのスイッチは、ＭＯＳトランジスタを含み、前記スイッチ制御モジュールは、前記ＭＯＳトランジスタのゲート電圧を増大させることによって前記少なくとも１つのスイッチの前記オン抵抗を低減させるように構成される、請求項１に記載の装置。
【請求項１０】
前記複数のスイッチはさらに、前記第２の利得モードの間に前記正の出力電圧ノードに前記電圧供給ノードを結合するように前記スイッチ制御モジュールによって構成されたバイパススイッチを含む、請求項３に記載の装置。
【請求項１１】
前記スイッチ制御モジュールは、前記第２の利得モードの間に前記バイパススイッチの前記オン抵抗を低減させるように構成される、請求項１０に記載の装置。
【請求項１２】
前記複数のスイッチは、
前記第１の利得モードの第１のフェーズの間に、前記出力電圧ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合するように、
前記第１の利得モードの第２のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記出力電圧ノードに前記第２のフライングキャパシタノードを結合するように、
構成される、請求項３に記載の装置。
【請求項１３】
方法であって、
利得＝１／２に対応する第１の利得モードでは、３つのシーケンシャルフェーズの連続的な繰り返しにわたって、複数のノードにフライングキャパシタの第１のノードおよび第２のノードを連続的に結合および分離することと、
利得＝１に対応する第２の利得モードでは、２つのシーケンシャルフェーズの連続的な繰り返しにわたって、前記複数のノードに前記フライングキャパシタの第１のノードおよび第２のノードを連続的に結合および分離することと、
時間とともに複数のスイッチのうちの少なくとも１つのオン抵抗を変化させることと、
を備える方法。
【請求項１４】
前記複数のノードは、電圧供給ノード、正の出力電圧ノード、およびグラウンドノードを含む、請求項１３に記載の方法。
【請求項１５】
前記複数のスイッチは第１のスイッチを含み、前記方法は、
第１および第２の利得モードにおける動作のために前記複数のスイッチを構成することと、
前記第２の利得モードの間に、前記第１のスイッチを使用して前記第１のフライングキャパシタノードに前記電圧供給ノードを結合し、前記第２のフライングキャパシタノードに前記グラウンドノードを結合することと、
前記第２の利得モードの間に、時間とともに前記第１のスイッチの前記オン抵抗を低減させることと、
をさらに備える請求項１４に記載の方法。
【請求項１６】
前記連続的に結合し分離することは、
前記第１の利得モードの第１のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記出力電圧ノードに前記第２のフライングキャパシタノードを結合することと、
前記第１の利得モードの第２のフェーズの間に、前記出力電圧ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合することと、
を含む、請求項１５に記載の方法。
【請求項１７】
前記第２の利得モードの間に時間とともに前記第１のスイッチの前記オン抵抗を低減させることは、前記第１の利得モードから前記第２の利得モードへの変化の後に、前記第２の利得モードの第１のフェーズの間にのみ、前記オン抵抗を低減させることを含む、請求項１５に記載の方法。
【請求項１８】
前記第２の利得モジュールの第２のフェーズの間に、前記グラウンドノードに前記第１のフライングキャパシタノードを結合し、負の出力電圧ノードに前記第２のフライングキャパシタを結合すること、
をさらに備える請求項１７に記載の方法。
【請求項１９】
前記連続的に結合し分離することは、
前記第１の利得モードの第１のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記出力電圧ノードに前記第２のフライングキャパシタノードを結合することと、
前記第１の利得モードの第２のフェーズの間に、前記出力電圧ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合することと、
前記第１の利得モードの第３のフェーズの間に、前記グラウンドノードに前記第１のフライングキャパシタノードを結合し、前記負の出力電圧ノードに前記第２のフライングキャパシタノードを結合することと、
を含む、請求項１５に記載の方法。
【請求項２０】
前記複数のスイッチのうちの少なくとも１つの前記オン抵抗を変化させることは、連続して複数のサブスイッチを選択的に閉じることを含む、請求項１４に記載の方法。
【請求項２１】
前記複数のスイッチのうちの少なくとも１つの前記オン抵抗を変化させることは、ＭＯＳトランジスタのゲート電圧を増大させることを含む、請求項１４に記載の方法。
【請求項２２】
前記第２の利得モードの間に、バイパススイッチを使用して前記正の出力電圧ノードに前記電圧供給ノードを結合すること、をさらに備える請求項１５に記載の方法。
【請求項２３】
前記第２の利得モードの間に前記バイパススイッチの前記オン抵抗を低減させること、
をさらに備える、請求項２２に記載の方法。
【請求項２４】
前記バイパススイッチの前記オン抵抗を低減させることは、連続して複数のサブスイッチを選択的に閉じることを含む、請求項２３に記載の方法。
【請求項２５】
前記パイバススイッチはＭＯＳトランジスタを含み、前記バイパススイッチの前記オン抵抗を低減させることは、前記ＭＯＳトランジスタのゲート電圧を増大させることを含む、請求項２３に記載の方法。
【請求項２６】
前記第１の利得モードの第１のフェーズの間に、前記出力電圧ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合することと、
前記第１の利得モードの第２のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記出力電圧ノードに前記第２のフライングキャパシタノードを結合することと、
をさらに備える請求項１５に記載の方法。
【請求項２７】
装置であって、
利得＝１／２に対応する第１の利得モードでは、３つのシーケンシャルフェーズの連続的な繰り返しにわたって、複数のノードにフライングキャパシタの第１および第２のノードを連続的に結合および分離するように複数のスイッチを構成するための手段と、
利得＝１に対応する第２の利得モードでは、２つのシーケンシャルフェーズの連続的な繰り返しにわたって、前記複数のノードに前記フライングキャパシタの第１および第２のノードを連続的に結合および分離するように前記複数のスイッチを構成するための手段と、
前記第１の利得モードが前記第２の利得モードに変化されると、前記フライングキャパシタの前記第１のノードに前記電圧供給ノードを結合するスイッチの前記オン抵抗を低減させるための手段と、
を備える装置。
【請求項２８】
前記第１の利得モードが前記第２の利得モードに変化されると、正の出力電圧ノードに電圧供給ノードを結合するスイッチの前記オン抵抗を低減させるための手段、をさらに備える請求項２７に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本願は、２００８年３月３日に提出された「System and Method for Reducing Power Consumption for Audio Playback」と題された米国特許出願第１２／０４１，４１４号と、２００９年３月１９日に提出された「Digital Filtering in a Class D Amplifier System to Reduce Noise Fold Over」と題された米国特許出願第１２／４０７，２３８号に関連しており、それらの内容は、それらの全体において、ここにおける参照によってここによって組み込まれる。 
[0002]  本開示は電荷ポンプ(charge pump)に関し、具体的には、電荷ポンプ動作中に電荷ポンプ電圧供給（a charge pump voltage supply）から取り出されたサージ電流（surge current）を減らすための技法に関する。
【背景技術】
【０００２】
[0003]  電荷ポンプ（charge pumps）は電子回路において一般的に利用されており、所与の電圧供給レベルを上げるまたは下げる、および／または、供給（supply）を逆電圧レベルに反転させて負荷回路に電力供給する。電荷ポンプは、例えばクラスＧ増幅器アーキテクチャにおいて、アプリケーションを見つけることができ、ここにおいて、増幅器に提供された電圧供給レベルは、増幅されるべき入力信号のレベルによって変化しうる。このようなアプリケーションでは、電荷ポンプは、例えば電荷ポンプ制御器（a charge pump controller）によって決定されるような入力信号レベルのインジケーションに応じて、電力増幅器に可変電圧供給レベル（variable voltage supply levels）を提供するために使用されうる。電荷ポンプ制御器は、例えば、電荷ポンプの利得モード、および／または、電荷ポンプ切り替え周波数（a charge pump switching frequency）を制御しうる。
【０００３】
[0004]  電荷ポンプの動作の間に、複数のスイッチは、電圧供給（voltage supply）を使用して１以上のキャパシタ（capacitors）を充電し、そのあとで負荷（load）に１以上のキャパシタを結合するように代替的に構成されうる。ある状況（situation）では、例えば電荷ポンプの利得モードが切り替えられるとき、大きな電圧差（a large voltage differential）がこのようなスイッチの１以上の上に置かれる（placed across）。このような大きな電圧差は、受け入れ難い大きなサージ電流が電圧供給から取り出されることを引き起こすことがある。
【０００４】
[0005]  効率的な全体の電荷ポンプ動作を維持しながら、電荷ポンプによって取り出されるサージ電流の最大レベルを低減させるための技法を提供することが望ましいであろう。
【図面の簡単な説明】
【０００５】
【図１】図１は、本開示による電荷ポンプアプリケーションの例示的な実施形態を図示する。
【図２】図２は、本開示による電荷ポンプ内の内部スイッチの例示的な実施形態を図示する。
【図３Ａ】図３Ａは、３つのフェーズにわたる、第１の利得モードにおける、すなわち利得＝１／２である、スイッチの構成を図示する。
【図３Ｂ】図３Ｂは、２つのフェーズにわたる、第２の利得モードにおける、すなわち利得＝１である、スイッチの構成を図示する。
【図４】図４は、ここでは「バイパススイッチ（bypass switch）」とも表されるエキストラスイッチ（extra switch）Ｓ７がフェーズ１の利得＝１の間にパス抵抗を下げるためにＶｄｄとＶｐｏｓとの間で提供される、電荷ポンプの例示的な実施形態を図示する。
【図５】図５は、スイッチ上の大きな電圧差（a large voltage difference across a switch）が大きなサージ電流をもたらす状況（situation）を説明しているプロットを図示する。
【図６】図６は、本開示の例示的な実施形態の動作を説明しているプロットを図示する。
【図７】図７は、並列に結合されたスイッチを使用して時間とともにＲ＿Ｓ１を低減させるためのスキームの例示的な実施形態を図示する。
【図８】図８は、並列に結合されたスイッチを使用して時間とともにＲ＿Ｓ１を低減させるためのスキームの例示的な実施形態を図示する。
【図９】図９は、Ｒ＿Ｓ７の動的調整を達成するために、ＶｄｄおよびＶｐｏｓを結合するスイッチＳ７が複数Ｍ個の（a plurality M of）サブスイッチを使用してさらに実装される、例示的な実施形態を図示する。
【図１０】図１０は、Ｒ＿Ｓ７の動的調整を達成するために、ＶｄｄおよびＶｐｏｓを結合するスイッチＳ７が複数Ｍ個のサブスイッチを使用してさらに実装される、例示的な実施形態を図示する。
【図１１】図１１は、本開示による方法の例示的な実施形態を図示する。
【図１２】図１２は、本開示の電荷ポンプ技法を利用しうるクラスＧ電力増幅機（a Class G power amplifier）の例示的な実施形態を図示する。
【発明を実施するための形態】
【０００６】
[0017]  本開示の様々な態様は、図面を参照して、以下により詳細に説明される。しかしながら、本開示は、多くの異なる形式で具現化されうる、また、本開示全体で示されるいずれの具体的な構造または機能に限定されるように解釈されるべきではない。むしろ、これらの態様は本開示が徹底的で完全であるように提供され、当業者に対して本開示の範囲を十分に伝えるであろう。ここにおける教示に基づいて、当業者は、本開示のいずれの他の態様と組み合わせてまたは独立して実装されるかどうかにかわらず、本開示の範囲がここに開示される本開示のいずれの態様もカバーするように意図されるということを理解すべきである。例えば、ここにおいて記載される任意の数の態様を使用して、本装置は実装されうる、または、本方法は実行されうる。さらに、本開示の範囲は、ここに記載される本開示の様々な態様のほかにまたは加えて他の構造、機能、または構造および機能を使用して実行されるこのような装置または方法をカバーするように意図される。ここにおいて開示される本開示のいずれの態様も特許請求の範囲の１つまたは複数の構成要素によって具現化されうるということは理解されるべきである。
【０００７】
[0018]  添付の図面に関連した下記の詳細の説明は、本発明の例示的な態様の説明として意図されており、本発明が実施されることができる唯一つの例示的な態様を表わすことを意図していない。本明細書の全体にわたって使用されている用語「例示的な（exemplary）」は、「例（example）、インスタンス（instance）、または例証（illustration）として機能している」を意味しており、他の例示的な態様よりも好ましいまたは有利であるとして、必ずしも解釈されるべきではない。詳細な説明は、本発明の例示的な態様の完全な理解を提供する目的で具体的な詳細を含む。本発明の例示的な実施形態はこれらの具体的な詳細なしに実践されうるということは当業者にとって明らかであろう。いくつかの例では、既知の構造およびデバイスは、ここにおいて提示された例示的な態様の新規性を不明瞭にすることを回避するために、ブロック図で示されている。
【０００８】
[0019]  図１は、本開示による電荷ポンプアプリケーションの例示的な実施形態を図示する。図１で図示された電荷ポンプアプリケーションが説明の目的のためだけに与えられており、任意の特定の電荷ポンプアプリケーションに本開示の範囲を限定することを意味していないということに留意されたい。
【０００９】
[0020]  図１では、電荷ポンプ１２０は、電力供給（power supply）１０から供給電圧（supply voltage）Ｖｄｄ１０５ａを供給される。例示的な実施形態では、電力供給１０は、例えば、他の電子モジュールに電力を供給することも行う切り替えモード電力供給（switched-mode power supply）（ＳＭＰＳ）でありうる。電荷ポンプ１２０は、フライングキャパシタ（flying capacitor）Ｃｆｌｙ１２５を連続的（successively）に充電および放電するように複数のスイッチ（図１に図示されず）を構成することによって、電圧Ｖｄｄ１０５ａから出力電圧Ｖｐｏｓ１２０ａおよびＶｎｅｇ１２０ｂを生成する。示されている例示的な実施形態では、電荷ポンプ利得、または、ＶｄｄのレベルからＶｐｏｓおよびＶｎｅｇのレベルまでの相対的な利得は、制御信号ｃｐ＿ｇａｉｎ  １１０ａによって制御される。同様に、内部電荷ポンプスイッチがアクティブ化される周波数を決定する、電荷ポンプ切り替え周波数（charge pump switching frequency）は、制御信号ｃｐ＿ｆｃｌｋ  １１０ｂによって制御される。制御信号ｃｐ＿ｇａｉｎおよびｃｐ＿ｆｃｌｋは、内部電荷ポンプスイッチの開閉を制御するスイッチ制御モジュール１２３に提供されうる。
【００１０】
[0021]  図１で図示されるように、キャパシタＣｐｏｓ１６１およびＣｎｅｇ１６２は、電荷ポンプによって供給されたエネルギーを格納し、また、それぞれ電圧レベルＶｐｏｓ１２０ａおよびＶｎｅｇ１２０ｂを維持して負荷モジュール２０に電力を供給するために、提供されうる。
【００１１】
[0022]  図２は本開示による電荷ポンプ内の内部スイッチの例示的な実施形態を図示する。図２で図示されている特定の電荷ポンプスイッチは説明の目的のためだけに説明されており、本開示の範囲を電荷ポンプの任意の特定の実装に限定することを意味していないということに留意されたい。当業者は、代替のスイッチの数および／またはトポロジが図２を参照してここにおいて説明されるのと同じ機能を達成するために使用されうるということを理解するであろう。このような代替的な例示的な実施形態は、本開示の範囲内にあるということが予期される（contemplated）。
【００１２】
[0023]  図２では、キャパシタＣｆｌｙ１２５は、複数のスイッチＳ１−Ｓ６に結合された、端子（terminals）Ｃ１ｐ、Ｃ１ｎを有する。Ｃ１ｐおよびＣ１ｎはまた、それぞれ、第１のフライングキャパシタノード（flying capacitor node）、第２のフライングキャパシタノードとしてここにおいて表される。スイッチＳ１−Ｓ６は、出力電圧Ｖｐｏｓ１２０ａおよびＶｎｅｇ１２０ｂを生成するため、さらに後述されるように、一連の動作フェーズにわたってスイッチ制御モジュール１２３によって開閉されるように構成される。特に、利得＝１／２に対応する第１の利得モードでは、スイッチＳ１−Ｓ６は、３つのシーケンシャルフェーズの連続的な繰り返し（serial repetition of three sequential phases）にわたって動作され、利得＝１に対応する第２の利得モードでは、スイッチＳ１−Ｓ６は、２つのシーケンシャルフェーズの連続的な繰り返しにわたって動作されうる。
【００１３】
[0024]  図３Ａは、３つのフェーズにわたる、第１の利得モードにおける、すなわち利得＝１／２であるスイッチの構成を図示する。図３Ａで示されているように、フェーズＩの間、Ｃｆｌｙの端子Ｃ１ｐおよびＣ１ｎは、それぞれＶｄｄおよびＶｐｏｓノードに結合される。フェーズＩＩの間に、端子Ｃ１ｐおよびＣ１ｎは、それぞれ、ＶｐｏｓおよびＧＮＤノードに結合される。フェーズＩＩＩの間に、端子Ｃ１ｐおよびＣ１ｎは、それぞれ、ＧＮＤおよびＶｎｅｇノードに結合される。
【００１４】
[0025]  スイッチの前述構成から、フェーズＩおよびフェーズＩＩが、フェーズＩおよびＩＩの間にＶｐｏｓとＧＮＤとの間で半分に供給電圧Ｖｄｄを効率的に分割するとき、Ｃｆｌｙ上の合計電圧（the total voltage across Cfly）が（負荷に従って(subject to loading)）定常状態（steady state）でＶｄｄ／２に近づくであろうということが理解されるであろう。フェーズＩＩＩの間に、Ｃｆｌｙは反転され、Ｖｎｅｇは―Ｖｄｄ／２に近づく。
【００１５】
[0026]  図３Ｂは、２つのフェーズにわたる、第２の利得モードにおける、すなわち利得＝１であるスイッチの構成を図示する。図３Ｂで示されるように、フェーズＩの間に、Ｃｆｌｙの端子Ｃ１ｐは、ＶｄｄおよびＶｐｏｓの両方に結合され、Ｃｆｌｙの端子Ｃ１ｎはＧＮＤに結合される。このフェーズにおいて、供給電圧Ｖｄｄは、ここにおいて「第１のスイッチ」とも表されるスイッチＳ１を介してＣｆｌｙの端子Ｃ１ｐを直接充電する。Ｖｄｄはさらに、スイッチＳ１およびＳ３の直列接続（series connection）を介して正の出力電圧ノードＶｐｏｓに結合され、それによって、キャパシタＣｐｏｓ１６１の端子のうちの１つ（図３Ｂで図示されず）を充電する。フェーズＩにおいて、Ｃｆｌｙ上の合計電圧はＶｄｄに近づき、ＶｐｏｓもＶｄｄに近づく。
【００１６】
[0027]  フェーズＩＩの間に、端子Ｃ１ｐおよびＣ１ｎは、それぞれ、ＧＮＤおよびＶｎｅｇノードに結合される。このフェーズでは、Ｃ１ｎはスイッチＳ５を介して負の出力電圧ノードＶｎｅｇに結合され、それによって、電圧Ｖｎｅｇを−Ｖｄｄに近づかせ、キャパシタＣｎｅｇ１６２の端子の１つ（図３Ｂに図示されず）を充電する。
【００１７】
[0028]  代替的な例示的実施形態において、フェーズのシーケンスは図３Ａおよび図３Ｂで図示されるようなものである必要はなく代わりに代替的に配置されうる、ということを当業者は理解するであろう。例えば、図示されたフェーズのシーケンスは変更されうる。さらに、反転された（負の）供給電圧を必要としない電荷ポンプのあるアプリケーションにおいて、利得モード＝１／２のフェーズＩＩＩは省略されうるということが理解されるであろう。さらなるフェーズも提供されうる。このような代替的な例示的な実施形態は、本開示の範囲内にあるということが予期される。
【００１８】
[0029]  図３Ａを参照して上述されるように、フェーズ１の利得＝１の間に、供給電圧Ｖｄｄは、スイッチＳ１を介してＣｆｌｙの端子Ｃ１ｐを充電するために、および、スイッチＳ１およびＳ３の直列接続を介して正の出力電圧ノードＶｐｏｓを充電するために、要求される（called upon）。２つのスイッチＳ１およびＳ３の直列接続は１つのスイッチのものにわたってＶｄｄとＶｐｏｓとの間のパス抵抗を増大させ、従って、ＶｄｄによってＶｐｏｓを充電するのに必要とされる時間を望ましくなく増大させうる、ということが理解されるであろう。
【００１９】
[0030]  図４は、「バイパススイッチ」ともここで表されるエキストラスイッチＳ７がフェーズ１の利得＝１の間に、ＶｄｄとＶｐｏｓとの間のパス抵抗を下げるためにＶｄｄとＶｐｏｓとの間で提供される、電荷ポンプの例示的な実施形態を図示する。図４では、スイッチＳ７は、フェーズＩの利得＝１の間にのみ閉じられるように構成され、他のすべてのフェーズの間に開かれるように構成される。ＶｄｄとＶｐｏｓとの間で追加の導電性パス（extra conductive path）を提供することによって、フェーズＩの利得＝１の間にＶｐｏｓを充電するように必要とされる時間は有利に短縮されうる。
【００２０】
[0031]  本開示の態様では、本技法は、電荷ポンプの利得モードを切り替えるときに電圧供給ＶＤＤから電荷ポンプによって取り出されるサージ電流を減少させるために提供される。図３Ａを参照して上述されるように、利得＝１／２であるとき、Ｃｆｌｙ上の電圧はＶｄｄ／２に近づく。その後で、利得モードが利得＝１／２から利得＝１へと切り替えられる場合、Ｃ１ｐがＶｄｄに初期結合されるとき、スイッチＳ１上で（across switch S1）最大Ｖｄｄ／２以上の電圧差があることがある。このような電圧差は、Ｖｄｄから大きな供給電流を取り出すことがある、そしてそれは、電力供給（例、ＳＭＰＳ）の電流制限を望ましくなく超過し、Ｖｄｄで電圧リプル（voltage ripple）を導出することがある。
【００２１】
[0032]  図５は、ここにおいて上述された状況を説明しているプロットを図示する。図５では、プロット５ａ）は、電荷ポンプがフェーズＩの利得＝１／２から利得＝１へと切り替わるとき、時間ｔ０に続くＳ１のオン抵抗（on-resistance of S1）（Ｒ＿Ｓ１）を示す。プロット５ａ）からわかるように、Ｓ１が閉じられるとき、Ｒ＿Ｓ１は、時間ｔ０におけるＲ１の一定のオン抵抗（a constant on-resistance of R1）を示す。
【００２２】
[0033]  プロット５ｂ）は、プロット５ａ）に対応する時間期間にわたって電圧供給Ｖｄｄから取り出された電流Ｉ＿Ｖｄｄを示す。プロット５ｂ）からわかるように、ｔ０において、Ｉ＿Ｖｄｄは、ここにおいて上述されるように、Ｓ１上の電圧差がほぼＶｄｄ／２であることに応じて、時間ｔ０において最大値Ｉ０にサージする（surge）。ｔ０の後で、Ｉ＿Ｖｄｄは、ノードＶｐｏｓがだんだん充電されると、時間とともに減少する。Ｉ０の電流は、すぐにｔ０の後、最大電力供給電流制限（maximum power supply current limit）Ｉｍａｘを一時的に超過するということがわかるであろう。
【００２３】
[0034]  サージ電流を減少させるために、オン抵抗Ｒ＿Ｓ１が増加されうるということは理解されるであろう。しかしながら、Ｒ＿Ｓ１を増大させることは、Ｖｐｏｓを充電するのに必要とされる時間を望ましくなく増大させ、Ｖｐｏｓ上に同等の抵抗を増大させ、また、Ｖｐｏｓ上に存在する電圧リプルの量を増大させるであろう。
【００２４】
[0035]  例示的な実施形態では、定常状態の動作の間に低いオン抵抗を同時に保ちながら、利得切り替えから生じるサージ電流を有効に減少させるために、Ｒ＿Ｓ１はフェーズＩの利得＝１の間に時間とともに激的に低減されうる。
【００２５】
[0036]  図６は、本開示の例示的な実施形態の動作を説明しているプロットを図示する。プロット６ａ）で示されるように、時間ｔ０で、オン抵抗Ｒ＿Ｓ１は値Ｒ２に初期設定される。対応する電流プロット６ｂ）からわかるように、時間ｔ０でＶｄｄから取り出される正味電流（net current）Ｉ＿ＶｄｄがＩｍａｘより小さい値Ｉ１であるようにＲ２が選ばれる。ｔ０の後、抵抗Ｒ＿Ｓ１はＲ２からＲ０へと低減され、それによって、ｔ０の後のいくらかの時間の間ほぼ一定に電流Ｉ＿Ｖｄｄを保つ。Ｒ＿Ｓ１がＲ０に達した後で、Ｒ＿Ｓ１は、Ｒ０で一定で保たれるので、Ｉ＿Ｖｄｄは、その後、Ｃ１ｐがしだいに電圧において充電された結果、低減する。
【００２６】
[0037]  時間にわたるＲ＿Ｓ１における低減について示されたプロファイルは説明のためだけ与えられており、本開示の範囲をいずれの特定の示されたプロファイルに限定することを意味しないということは理解されるであろう。例示的な実施形態において、Ｒ＿Ｓ１は、さらに後述されるように、個別のステップ（discrete steps）で、例えば並列に結合されたスイッチを連続的に閉じることによって、低減されうる。代替的な実施形態において、時間とともに抵抗を低減させるための他の技法が適用されうる、例えば、ゲート制御電圧を増大させることによってＭＯＳトランジスタのチャネル抵抗を継続して低減させる等を行う。Ｒ＿Ｓ１は、いずれの他の機能的な関係にしたがって、または、時間とともに線形的に低減されうるということに留意されたい。このような代替的な例示的な実施形態は、本開示の範囲内にあるということが予期される。
【００２７】
[0038]  図７および図８は、並列に結合されたスイッチを使用して時間とともにＲ＿Ｓ１を低減させるためのスキームの例示的な実施形態を図示する。図７および図８は説明の目的のためだけに図示されており、本開示の範囲をＳ１についての可変オン抵抗（a variable on-resistance for S1）を実装するためのいずれの特定の技法に限定すること意味しない、ということに留意されたい。
【００２８】
[0039]  図７では、スイッチＳ１は、複数Ｎ個の並列なサブスイッチＳ１．１〜Ｓ１．Ｎとして実装される。個別のステップでＲ＿Ｓ１を減らすために、サブスイッチは、ｔ０に続く時間とともに連続的に閉じられる。例えば、図８のプロットで図示されているように、Ｓ１．１は時間ｔ０で閉じられ、Ｓ１．２はｔ０に続く時間ｔ１で閉じられる等が行われ、Ｓ１．Ｎは、すべての他のサブスイッチが閉じられた後に、時間ｔＮで閉じられる。
【００２９】
[0040]  さらなる例示的な実施形態では、スイッチＳ１のオン抵抗を低減させるために記載された技法は、図４を参照してここにおいて上述された、バイパススイッチＳ７に対して同様に適用されうる。図４から、大きな電圧差はまた、電荷ポンプがフェーズ１の利得＝１／２から利得＝１に切り替わるとき、Ｓ７上で存在しうる、ということが理解されるであろう。Ｖｄｄから取り出されうる結果として生じるサージ電流を低減させるために、Ｓ７のオン抵抗（Ｒ＿Ｓ７）はまた、フェーズＩの利得＝１の間に時間とともに低減されうる。
【００３０】
[0041]  図９および図１０は、Ｒ＿Ｓ７の動的調整を達成するために、ＶｄｄおよびＶｐｏｓを結合するバイパススイッチＳ７が複数Ｍ個のサブスイッチを使用してさらに実装される、例示的な実施形態を図示する。図９では、サブスイッチＳ７．１〜Ｓ７．Ｍの構成は、図７および図８で図示されているスイッチＳ１．１〜Ｓ１．Ｎについて説明されているのと同様に、動作されうる。例えば、図１０で図示されているように、Ｓ７．１は時間ｔ０’で閉じられ、Ｓ７．２はｔ０’に続く時間ｔ１’で閉じられる等が行われ、Ｓ７．Ｍは、すべての他のサブスイッチが閉じられた後で、時間ｔＭ’で閉じられる。
【００３１】
[0042]  例示的な実施形態がスイッチＳ１およびＳ７のオン抵抗を充電するためにここにおいて説明されてきたが、スイッチＳ１−Ｓ７のいずれかのオン抵抗は本開示の原理に従って変更されうるということは理解されるであろう。このような代替的な例示的な実施形態は、本開示の範囲内にあるということが予期される。
【００３２】
[0043]  図１１は本開示による方法１１００の例示的な実施形態を図示する。図１１は、説明する目的のためだけに示されており、本開示の範囲を示されたいずれの特定の方法に限定することを意味していない、ということは理解されるであろう。
【００３３】
[0044]  図１１では、ブロック１１１０において、フライングキャパシタの第１のノードおよび第２のノードは、複数のノードに連続的に結合および分離されうる。
【００３４】
[0045]  ブロック１１２０において、複数のスイッチのうちの少なくとも１つのオン抵抗は、時間とともに変化する。
【００３５】
[0046]    図１２は、本開示の電荷ポンプ技法を利用しうるクラスＧ電力増幅器の例示的な実施形態を図示する。図１２のアプリケーションは説明の目的のためだけに示されており、電荷ポンプを使用するいずれの特定のアプリケーションに本開示の範囲を限定することを意味していない、ということに留意されたい。電荷ポンプはまたクラスＧ電力増幅器の他に他の回路において使用されうるということが理解されるであろう、また、このような代替の例示的な実施形態は、本開示の範囲内にあることが予期される。
【００３６】
[0047]  図１２では、デジタル入力信号Ｖｉｎ１００ａは電荷ポンプ制御器１１０および信号遅延モジュール１３０の両方に供給される。デジタル入力信号Ｖｉｎ１００ａの遅延バージョン（delayed version）１３０ａは、デジタル／アナログコンバータ（ＤＡＣ）１４０に対して提供され、そしてそれは、信号１００ａの遅延アナログバージョン１４０ａを生成する。アナログ信号１４０ａは電力増幅器（ＰＡ）１５０に供給され、そしてそれは、アナログ出力信号Ｖｏｕｔ１５０ａを生成する。ＰＡ  １５０に対する電力は、電圧レベル１２０ａ、１２０ｂを介して、電荷ポンプ１２０によって供給される。ＰＡ  １５０に対する電圧供給のレベルは動的に調整されうる。
【００３７】
[0048]  電荷ポンプ制御器１１０は、デジタル入力信号Ｖｉｎ  １００ａを受け取り、電荷ポンプ利得制御信号（a charge pump gain control signal）ｃｐ＿ｇａｉｎ  １１０ａおよび電荷ポンプ周波数制御信号（a charge pump frequency control signal）ｃｐ＿ｆｃｌｋ  １１０ｂを生成する。信号１１０ａ、１１０ｂは、それぞれ、電荷ポンプ切り替え周波数（charge pump switching frequency）および電荷ポンプ利得設定（charge pump gain setting）を制御するために、電荷ポンプ１２０へ供給される。電荷ポンプ１２０は、例えば上記で図７−図１１を参照して説明されるように、電荷ポンプ内のサブスイッチおよびスイッチの動作を制御しうる、さらに、電荷ポンプ内のスイッチのうちのいずれかのオン抵抗を変化させうる、スイッチ制御モジュール１２３を含む。スイッチ制御モジュール１２３は、電荷ポンプ１２０内のスイッチの動作を制御するために、信号  ｃｐ＿ｇａｉｎ  １１０ａおよびｃｐ＿ｆｃｌｋ  １１０ｂを受け取りうる。
【００３８】
[0049]  例示的な実施形態では、クラスＧ増幅器の動作ごとに、電荷ポンプ制御器１１０は、信号１１０ａを調整して、例えば、信号Ｖｉｎ１００ａの大きさが大きいとき、電圧Ｖｐｏｓ１２０ａを増加させ（そして電圧Ｖｎｅｇ１２０ｂを低減させ）、それに応じて、Ｖｉｎ１００ｂの大きさが小さいとき、電圧Ｖｐｏｓ１２０ａを低減させる（そして電圧Ｖｎｅｇ１２０ｂを低減させる）。電荷ポンプ制御器１１０はさらに信号１１０ｂを調整して、例えば、信号Ｖｉｎ１００ａのレベルが高いとき電荷ポンプ切り替え周波数を増大させ、信号Ｖｉｎ１００ａのレベルが低いとき電荷ポンプ切り替え周波数を低減させる。
【００３９】
[0050]  示されている例示的な実施形態では、電荷ポンプ１２０に対する電力は、切り替えモード電力供給（a switched-mode power supply）（ＳＭＰＳ）１０５から電圧Ｖｄｄ１０５ａによって供給される。代替の例示的実施形態において電圧Ｖｄｄ  １０５ａはＳＭＰＳモジュールによって供給される必要はなく、代わりに、当技術分野で知られているいずれの他のタイプの電圧供給によって供給されうる、ということが理解されるであろう。
【００４０】
[0051]  本願明細書および特許請求の範囲において、エレメントが別のエレメントに「接続される(connected to)」または「結合される(coupled to)」と参照される場合、それは、他のエレメントに直接接続または結合されることができ、または、介在するエレメント（intervening elements）が存在しうる、ということが理解される。対照的に、エレメントが別のエレメントに「直接接続されている(directly connected to)」、または、「直接結合されている(directly coupled to)」と言及されるときには、介在するエレメントはない。
【００４１】
[0052]  当業者は、情報と信号は、さまざまな異なる技術および技法のうちのいずれかを使用して、表されうるということを理解するであろう。例えば、上記の説明の全体にわたって参照されうる、データ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場あるいは磁粒子、光場あるいは光学粒子、あるいはそれらのいずれかの組み合わせ、によって表わされうる。
【００４２】
[0053]  当業者は、ここにおいて開示される例示的な態様に関連して説明された、様々な説明のための論理ブロック、モジュール、回路、および、アルゴリズムステップは、電子機器、コンピュータソフトウェアあるいは両方の組合せとして実装されうる、ということをさらに理解するであろう。ハードウェアとソフトウェアのこの互換性を明瞭に説明するために、様々な説明のためのコンポーネント、ブロック、モジュール、回路およびステップが、一般に、それらの機能という観点から、上記に説明されてきた。そのような機能が、ハードウェアあるいはソフトウェアとして実装されるかどうかは、特定のアプリケーションと全体のシステムに課された設計制約によって決まる。当業者は、各特定のアプリケーションについて、様々な方法で、記載された機能を実装しうるが、このような実装の決定は、本発明の例示的な態様の範囲からの逸脱を生じさせるものとして解釈されるべきでない。
【００４３】
[0054]  ここにおいて開示された例示的な態様に関連して説明された様々な説明のための論理ブロック、モジュールおよび回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、あるいは他のプログラマブル論理回路、ディスクリートゲートあるいはトランジスタ論理、ディスクリートハードウェアコンポーネント、あるいは、ここに説明された機能を実行するように設計されたそれらのいずれかの組み合わせ、で実装または実行されうる。汎用プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、任意の従来のプロセッサ、制御器、マイクロ制御器、あるいはステートマシンでありうる。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併用しての１以上のマイクロプロセッサ、あるいはいずれかの他のそのような構成、として実装されうる。
【００４４】
[0055]  ここにおいて開示された例示的な態様に関連して説明された方法またはアルゴリズムのステップは、直接に、ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールによって、あるいはその２つの組み合わせで具現化されうる。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）メモリ、フラッシュメモリ、読み取り専用メモリ（ＲＯＭ）、電子的にプログラム可能なＲＯＭ（ＥＰＲＯＭ）、電子的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭあるいは当技術分野において知られている記憶媒体のいずれかの他の形態、において存在しうる。例示的な記憶媒体は、プロセッサに結合されるので、プロセッサが記憶媒体から情報を読み取ることができ、また記憶媒体に情報を書き込むことができる。あるいは、記憶媒体は、プロセッサに一体化されうる。プロセッサと記憶媒体は、ＡＳＩＣにおいて存在しうる。ＡＳＩＣは、ユーザ端末において存在しうる。あるいは、プロセッサと記憶媒体は、ユーザ端末において、ディスクリートコンポーネントとして存在しうる。
【００４５】
[0056]  １つまたは複数の例示的な態様では、記載された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらのいずれかの組み合わせにおいて実装されうる。ソフトウェアで実装される場合には、その機能は、コンピュータ可読媒体上で、１つまたは複数の命令あるいはコードとして、格納または送信されうる。コンピュータ可読媒体は、コンピュータ記憶媒体と、１つの場所から別の場所へのコンピュータプログラムの移送を容易にするいずれかの媒体も含んでいる通信媒体との両方を含む。記憶媒体は、コンピュータによってアクセスされることができる、いずれかの利用可能な媒体であることができる。例として、また限定されないが、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭあるいは他の光学ディスクストレージ、磁気ディスクストレージあるいは他の磁気ストレージデバイス、あるいは、命令あるいはデータ構造の形で所望プログラムコードを格納または搬送するために使用されることができる、また、コンピュータによってアクセスされることができる、任意の他の媒体を備えることができる。また、いずれの接続もコンピュータ可読媒体と適切に名付けられる。例えば、ソフトウェアがウェブサイト、サーバ、あるいは、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者ライン（ＤＳＬ）、あるいは赤外線、無線、およびマイクロ波のような無線技術を使用している他の遠隔ソース、から送信される場合には、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、あるいは赤外線、無線、およびマイクロ波のような無線技術は、媒体の定義に含まれる。ここにおいて使用されるように、ディスク（disk）とディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタル汎用ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイ（登録商標）ディスクを含んでおり、ディスク（disks）は、通常、データを磁気で再生し、ディスク（discs）は、レーザーで光学的に再生する。上記のものの組み合わせも、コンピュータ可読媒体の範囲内に含まれるべきである。
【００４６】
[0057]  開示された例示的な態様の前述の説明は、当業者が本発明を行うまたは使用することを可能にするために提供される。これらの例示的な態様に対する様々な修正は、当業者にとっては容易に明らかであろう、そして、ここにおいて定義された包括的な原理は、本発明の精神あるいは範囲から逸脱することなく、他の例示的な態様に適用されうる。したがって、本開示は、ここに示された例示的な態様に限定されるようには意図されておらず、ここに開示された原理および新規な特徴に整合して最も広い範囲が与えられるべきである。
なお、本願の出願当初の請求項と同一の記載を以下に付記する。
［Ｃ１］ 電荷ポンプ装置であって、
スイッチ制御モジュールと、
複数のノードにフライングキャパシタの第１および第２のノードを連続的に結合し分離するように前記スイッチ制御モジュールによって構成された複数のスイッチと、
を備え、前記複数のスイッチのうちの少なくとも１つは、可変のオン抵抗を有するように構成される、装置。
［Ｃ２］ 前記複数のノードは、電圧供給ノード、正の出力電圧ノード、およびグラウンドノードを含む、Ｃ１に記載の装置。
［Ｃ３］ 前記複数のスイッチは、第１のスイッチを含み、
前記複数のスイッチは、第１および第２の利得モードにおける動作のために構成され；
前記電圧供給ノードは、前記第１のスイッチを使用して前記第１のフライングキャパシタノードに結合され、前記グラウンドノードは、前記第２の利得モードの間に、前記第２フライングキャパシタに結合され；
前記スイッチ制御モジュールは、前記第２の利得モードの間に、時間とともに前記第１のスイッチの前記オン抵抗を低減させるように構成される；
Ｃ１に記載の装置。
［Ｃ４］ 前記複数のスイッチは、
前記第１の利得モードの第１のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記出力電圧ノードに前記第２のフライングキャパシタノードを結合するように；
前記第１の利得モードの第２のフェーズの間に、前記出力電圧ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合するように；
前記スイッチ制御モジュールによって構成される、Ｃ３に記載の装置。
［Ｃ５］ 前記第１のスイッチの前記オン抵抗は、前記第１の利得モードから前記第２の利得モードへの変化の後に、前記第２の利得モードの第１のフェーズの間にのみ、時間とともに低減されるように構成される、Ｃ３に記載の装置。
［Ｃ６］ 前記複数のスイッチは、
前記第２の利得モードの第１のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合するように、
前記第２利得モジュールの第２のフェーズの間に、前記グラウンドノードに前記第１のフライングキャパシタノードを結合し、負の出力電圧ノードに前記第２のフライングキャパシタノードを結合するように、
前記スイッチ制御モジュールによって構成される、Ｃ３に記載の装置。
［Ｃ７］ 前記複数のスイッチは、
前記第１の利得モードの第１のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記出力電圧ノードに前記第２のフライングキャパシタノードを結合するように、
前記第１の利得モードの第２のフェーズの間に、前記出力電圧ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合するように、
前記第１の利得モードの第３のフェーズの間に、前記グラウンドノードに前記第１のフライングキャパシタノードを結合し、前記負の出力電圧ノードに前記第２のフライングキャパシタノードを結合するように、
前記スイッチ制御モジュールによってさらに構成される、Ｃ６に記載の装置。
［Ｃ８］ 前記少なくとも１つのスイッチは、並列に結合された複数のサブスイッチを含み、前記スイッチ制御モジュールは、連続して前記複数のサブスイッチを選択的に閉じることによって、前記少なくとも１つのスイッチの前記オン抵抗を低減させるように構成される、Ｃ１に記載の装置。
［Ｃ９］ 前記少なくとも１つのスイッチは、ＭＯＳトランジスタを含み、前記スイッチ制御モジュールは、前記ＭＯＳトランジスタのゲート電圧を増大させることによって前記少なくとも１つのスイッチの前記オン抵抗を低減させるように構成される、Ｃ１に記載の装置。
［Ｃ１０］ 前記複数のスイッチはさらに、前記第２の利得モードの間に前記正の出力電圧ノードに前記電圧供給ノードを結合するように前記スイッチ制御モジュールによって構成されたバイパススイッチを含む、Ｃ３に記載の装置。
［Ｃ１１］ 前記スイッチ制御モジュールは、前記第２の利得モードの間に前記バイパススイッチの前記オン抵抗を低減させるように構成される、Ｃ１０に記載の装置。
［Ｃ１２］ 前記複数のスイッチは、
前記第１の利得モードの第１のフェーズの間に、前記出力電圧ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合するように、
前記第１の利得モードの第２のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記出力電圧ノードに前記第２のフライングキャパシタノードを結合するように、
構成される、Ｃ３に記載の装置。
［Ｃ１３］ 方法であって、
複数のノードにフライングキャパシタの第１のノードおよび第２のノードを連続的に結合および分離することと、
時間とともに複数のスイッチのうちの少なくとも１つのオン抵抗を変化させることと、
を備える方法。
［Ｃ１４］ 前記複数のノードは、電圧供給ノード、正の出力電圧ノード、およびグラウンドノードを含む、Ｃ１に記載の方法。
［Ｃ１５］ 前記複数のスイッチは第１のスイッチを含み、前記方法は、
第１および第２の利得モードにおける動作のために前記複数のスイッチを構成することと、
前記第２の利得モードの間に、前記第１のスイッチを使用して前記第１のフライングキャパシタノードに前記電圧供給ノードを結合し、前記第２のフライングキャパシタノードに前記グラウンドノードを結合することと、
前記第２の利得モードの間に、時間とともに前記第１のスイッチの前記オン抵抗を低減させることと、
をさらに備えるＣ１４に記載の方法。
［Ｃ１６］ 前記連続的に結合し分離することは、
前記第１の利得モードの第１のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記出力電圧ノードに前記第２のフライングキャパシタノードを結合することと、
前記第１の利得モードの第２のフェーズの間に、前記出力電圧ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合することと、
を含む、Ｃ１５に記載の方法。
［Ｃ１７］ 前記第２の利得モードの間に時間とともに前記第１のスイッチの前記オン抵抗を低減させることは、前記第１の利得モードから前記第２の利得モードへの変化の後に、前記第２の利得モードの第１のフェーズの間にのみ、前記オン抵抗を低減させることを含む、Ｃ１５に記載の方法。
［Ｃ１８］ 前記第２の利得モジュールの第２のフェーズの間に、前記グラウンドノードに前記第１のフライングキャパシタノードを結合し、負の出力電圧ノードに前記第２のフライングキャパシタを結合すること、
をさらに備えるＣ１７に記載の方法。
［Ｃ１９］ 前記連続的に結合し分離することは、
前記第１の利得モードの第１のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記出力電圧ノードに前記第２のフライングキャパシタノードを結合することと、
前記第１の利得モードの第２のフェーズの間に、前記出力電圧ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合することと、
前記第１の利得モードの第３のフェーズの間に、前記グラウンドノードに前記第１のフライングキャパシタノードを結合し、前記負の出力電圧ノードに前記第２のフライングキャパシタノードを結合することと、
を含む、Ｃ１５に記載の方法。
［Ｃ２０］ 前記複数のスイッチのうちの少なくとも１つの前記オン抵抗を変化させることは、連続して複数のサブスイッチを選択的に閉じることを含む、Ｃ１４に記載の方法。
［Ｃ２１］ 前記複数のスイッチのうちの少なくとも１つの前記オン抵抗を変化させることは、ＭＯＳトランジスタのゲート電圧を増大させることを含む、Ｃ１４に記載の方法。
［Ｃ２２］ 前記第２の利得モードの間に、バイパススイッチを使用して前記正の出力電圧ノードに前記電圧供給ノードを結合すること、をさらに備えるＣ１５に記載の方法。
［Ｃ２３］ 前記第２の利得モードの間に前記バイパススイッチの前記オン抵抗を低減させること、
をさらに備える、Ｃ２２に記載の方法。
［Ｃ２４］ 前記バイパススイッチの前記オン抵抗を低減させることは、連続して複数のサブスイッチを選択的に閉じることを含む、Ｃ２３に記載の方法。
［Ｃ２５］ 前記パイバススイッチはＭＯＳトランジスタを含み、前記バイパススイッチの前記オン抵抗を低減させることは、前記ＭＯＳトランジスタのゲート電圧を増大させることを含む、Ｃ２３に記載の方法。
［Ｃ２６］ 前記第１の利得モードの第１のフェーズの間に、前記出力電圧ノードに前記第１のフライングキャパシタノードを結合し、前記グラウンドノードに前記第２のフライングキャパシタノードを結合することと、
前記第１の利得モードの第２のフェーズの間に、前記電圧供給ノードに前記第１のフライングキャパシタノードを結合し、前記出力電圧ノードに前記第２のフライングキャパシタノードを結合することと、
をさらに備えるＣ１５に記載の方法。
［Ｃ２７］ 装置であって、
第１および第２の利得モードの間に、複数のノードにフライングキャパシタの第１および第２のノードを連続的に結合および分離するように複数のスイッチを構成するための手段と、
前記第１の利得モードが前記第２の利得モードに変化されると、前記フライングキャパシタの前記第１のノードに前記電圧供給ノードを結合するスイッチの前記オン抵抗を低減させるための手段と、
を備える装置。
［Ｃ２８］ 前記第１の利得モードが前記第２の利得モードに変化されると、正の出力電圧ノードに電圧供給ノードを結合するスイッチの前記オン抵抗を低減させるための手段、をさらに備えるＣ２７に記載の装置。
【図１】
0005788537.tif 000002
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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