(57)【特許請求の範囲】
【請求項１】
基板、第１のクラッド層、コア層および第２のクラッド層を含む半導体積層と、
前記半導体積層の主面上に設けられた絶縁層と、
前記絶縁層の開口を介して前記主面に接続された電極と、
を備え、
前記第１のクラッド層、前記コア層および前記第２のクラッド層は、前記主面の法線軸に沿って、前記基板上に順に配列されており、
前記第１のクラッド層の導電型は、前記第２のクラッド層の導電型と同じであり、
前記半導体積層は、前記法線軸に直交する一方向に沿って順に配置された第１領域、第２領域および第３領域からなり、
前記第１領域および前記第３領域の各々には、前記法線軸および前記一方向に直交する他方向に沿って第１の溝が設けられ、
前記絶縁層は、前記主面および前記第１の溝に設けられ、
前記第１領域および前記第３領域の高さは、前記第２領域の高さより小さいことを特徴とする量子カスケード半導体レーザ。
【請求項２】
前記第２領域には、前記他方向に沿って一対の第２の溝がさらに設けられ、
前記絶縁層は、前記主面、前記第１の溝および前記第２の溝に設けられていることを特徴とする請求項１に記載の量子カスケード半導体レーザ。
【請求項３】
前記第１の溝の深さは、前記第２の溝の深さと実質的に等しいことを特徴とする請求項２に記載の量子カスケード半導体レーザ。
【請求項４】
前記コア層では、複数の活性層と、前記活性層にキャリアを注入するための複数の注入層とが、交互に配列されていることを特徴とする請求項１〜請求項３のいずれか一項に記載の量子カスケード半導体レーザ。
【請求項５】
前記法線軸および前記一方向によって規定される断面において、前記第１の溝は、矩形状に設けられていることを特徴とする請求項１〜請求項４のいずれか一項に記載の量子カスケード半導体レーザ。
【請求項６】
前記第１領域および前記第３領域の各々には、複数の前記第１の溝が設けられていることを特徴とする請求項１〜請求項５のいずれか一項に記載の量子カスケード半導体レーザ。
【請求項７】
前記半導体積層の前記第１領域および前記第３領域は、前記基板からなる単層であることを特徴とする請求項１〜請求項６のいずれか一項に記載の量子カスケード半導体レーザ。
【請求項８】
請求項１〜請求項７のいずれか一項に記載の量子カスケード半導体レーザと、
搭載面を有する搭載部材と、
前記量子カスケード半導体レーザを前記搭載面に接続する半田材と、
を備え、
前記第１領域の高さと前記第２領域の高さとの差および前記第３領域の高さと前記第２領域の高さとの差は、前記半田材の厚さより大きいことを特徴とするレーザ装置。
【請求項９】
前記半田材は、インジウムからなることを特徴とする請求項８に記載のレーザ装置。
【請求項１０】
量子カスケード半導体レーザの製造方法であって、
第１のクラッド層、コア層および第２のクラッド層を含むエピタキシャル層を基板の主面上に成長して、前記基板及び前記エピタキシャル層を含む半導体積層を形成する工程と、
前記半導体積層の第１領域および前記半導体積層の第３領域上に開口を有するとともに前記半導体積層の第２領域上を覆う部分を有する第１のマスク層を、前記半導体積層の主面上に形成する工程と、
前記第１のマスク層を用いて前記第１領域および前記第３領域をエッチングし、リッジ状の半導体部を前記第２領域に形成する工程と、
前記半導体部を形成した後に、前記第１のマスク層を除去する工程と、
前記第１のマスク層を除去した後に、前記第１領域および前記第３領域の各々の上に、第１の開口部を有するとともに前記第２領域上に一対の第２の開口部を有する第２のマスク層を形成する工程と、
前記第２のマスク層を用いて、前記第１領域、前記第２領域および前記第３領域をエッチングし、前記第１領域および前記第３領域の各々に第１の溝と、前記第２領域に一対の第２の溝とを一括形成する工程と、
前記第１の溝および前記第２の溝を形成した後に、前記第２のマスク層を除去する工程と、
前記第２のマスク層を除去した後に、前記半導体積層の前記主面、前記第１の溝および前記第２の溝に絶縁層を形成する工程と、
前記絶縁層上に電極を形成する工程と、
を備え、
前記第１のクラッド層、前記コア層および前記第２のクラッド層は、前記半導体積層の前記主面の法線軸に沿って、前記基板上に順に配列されており、
前記半導体積層の前記第１領域、前記第２領域および前記第３領域は、前記半導体積層の前記主面の前記法線軸に直交する一方向に沿って順に配置されることを特徴とする量子カスケード半導体レーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、量子カスケード半導体レーザ、レーザ装置および量子カスケード半導体レーザの製造方法に関する。
【背景技術】
【０００２】
半導体光素子として量子カスケード半導体レーザ（ＱＣＬ：Quantum  Cascade  Laser）が知られている。この量子カスケード半導体レーザは、環境ガス分析、医療応用、産業加工などの分野において使用可能な小型かつ低コストの光源として有望視されている。量子カスケード半導体レーザの電流狭窄構造としては、例えば下記の非特許文献１および非特許文献２に記載されているダブルチャンネル構造がある。また、量子カスケード半導体レーザでは、エピタキシャル成長層が形成されている側を下にして半田材を用いて固着する、いわゆるエピダウン実装が用いられることがある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Applied Physics A, vol.93, pp.405-408, 2008
【非特許文献２】IEEE J. of Sel. Topics Quantum Electron., vol.15, No.3, pp.941-951, 2009
【発明の概要】
【発明が解決しようとする課題】
【０００４】
通常、ダイボンド実装では、光素子をヒートシンク等の搭載部材上の半田材に圧着した状態で、半田材を融点以上に加熱して半田材を溶かす。その後、冷却して半田材を固化させることにより、素子をヒートシンク等に固着する。量子カスケード半導体レーザ素子を、このダイボンド実装を用いて、ヒートシンク等の搭載部材に実装する場合、素子の放熱性を改善するために、いわゆるエピダウン実装が採用される。このエピダウン実装では、量子カスケード半導体レーザ素子の活性層を含むエピタキシャル成長層が形成された側の表面（基板と反対側の表面）を、当該搭載部材の表面に半田材を用いて固定し実装する。このエピダウン実装により、量子カスケード半導体レーザ素子を当該搭載部材上に実装する場合、加熱により融解した半田材が量子カスケード半導体レーザ素子の側面に付着して、半田材が側面を這い上がる現象が生じることがある。量子カスケード半導体レーザ素子の側面では、エピタキシャル成長層の各層が露出している。このため、側面に半田材が付着して、付着した半田材が側面を這い上がると、半田材を介して側面にリーク電流が流れ、最悪の場合には、ショートが発生して正常にレーザが動作しない場合がある。したがって、量子カスケード半導体レーザ素子の側面における半田材の這い上がりは、実装歩留まりを低下させ、コストの増加を招く。
【０００５】
そこで本発明は、このような問題点を解決するためになされたものであって、側面における半田材の這い上がりを抑制する構造を有する量子カスケード半導体レーザ、レーザ装置および量子カスケード半導体レーザの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の量子カスケード半導体レーザは、（ａ）第１のクラッド層、コア層および第２のクラッド層を含む半導体積層と、（ｂ）半導体積層の主面上に設けられた絶縁層と、（ｃ）絶縁層の開口を介して主面に接続された電極と、を備える。そして、第１のクラッド層、コア層および第２のクラッド層は、主面の法線軸に沿って順に配列されており、第１のクラッド層の導電型は、第２のクラッド層の導電型と同じである。また、半導体積層は、法線軸に直交する一方向に沿って順に配置された第１領域、第２領域および第３領域からなり、第１領域および第３領域の各々には、法線軸および一方向に直交する他方向に沿って第１の溝が設けられ、絶縁層は、主面および第１の溝に設けられ、第１領域および第３領域の高さは、第２領域の高さより小さい。
【０００７】
この量子カスケード半導体レーザによれば、法線軸に直交する一方向に沿って順に配置された第１領域、第２領域および第３領域からなる半導体積層において、第１領域および第３領域の各々に第１の溝を設けることによって、第２領域から側面までの沿面距離を長くすることができる。ここで、側面とは、法線軸および上記一方向に直交する他方向に沿った量子カスケード半導体レーザの端面である。さらに、第２領域の高さを第１領域の高さおよび第３領域の高さより大きくすることによって、エピダウン実装を行う際に、半田材がまず第２領域上の電極に付着する。このため、第２領域上の電極に付着した半田材が、第２領域上の電極から第１領域又は第３領域上の電極に沿って這い上がったとしても、半田材は第１領域又は第３領域上の電極の途中で止まり側面まで達しない。以上のように、この量子カスケード半導体レーザによれば、半田材が側面まで達することを抑制でき、側面における半田材の這い上がりをなくすことができる。その結果、実装歩留まりの低下を抑制することが可能となる。
【０００８】
また、本発明の量子カスケード半導体レーザにおいては、第２領域には、法線軸および一方向に直交する他方向に沿って一対の第２の溝が、さらに設けられ、絶縁層は、主面、第１の溝および第２の溝に設けられていてもよい。この量子カスケード半導体レーザによれば、活性層への電流狭窄構造として、第２領域に、法線軸および一方向に直交する他方向に沿って一対の第２の溝（チャンネル溝）が設けられている。エピダウン実装を行う際に、半田材がこの第２の溝に沿って這い上がったとしても、第２の溝は絶縁層により覆われているので、半田材の付着による電気的なショートは生じない。また、第２領域上の電極に付着した半田材が、第２の溝に沿って這い上がり、また、第１領域又は第３領域上の電極に沿って這い上がったとしても、半田材は第２の溝内に捕捉されるとともに、第２領域から側面までの沿面距離をさらに長くすることができるので、半田材が第１領域又は第３領域上の電極の途中で止まり、側面まで達しない。したがって、この量子カスケード半導体レーザによれば、半田材による電気的なショートを回避することができるとともに、さらに、半田材が側面まで達することを効果的に抑制でき、側面における半田材の這い上がりをなくすことができる。その結果、実装歩留まりの低下を抑制することが可能となる。
【０００９】
本発明の量子カスケード半導体レーザにおいては、第１の溝の深さは、第２の溝の深さと実質的に等しいことが好ましい。この量子カスケード半導体レーザによれば、第１の溝および第２の溝を同一の工程により形成することが可能となる。
【００１０】
本発明の量子カスケード半導体レーザにおいては、コア層では、複数の活性層と、活性層にキャリアを注入するための複数の注入層とが、交互に配列されていることが好ましい。この量子カスケード半導体レーザによれば、活性層と注入層とが交互に配列されているコア層を有する量子カスケード半導体レーザをエピダウン実装する際に、半田材が側面に達することを抑制でき、側面における半田材の這い上がりをなくすことができる。
【００１１】
本発明の量子カスケード半導体レーザにおいては、法線軸および一方向によって規定される断面において、第１の溝は、矩形状に設けられていることが好ましい。この量子カスケード半導体レーザによれば、第１の溝の断面を矩形状とすることにより、第２領域から側面までの沿面距離をさらに長くすることができ、半田材が側面に達することをさらに抑制できる。また、第１の溝の断面を矩形状とすることにより、第１の溝を這い上がる半田材に下向きの圧力が加えられ、半田材を押し戻すことができる。このため、半田材が第１の溝を這い上がって側面まで達することを抑制できる。
【００１２】
本発明の量子カスケード半導体レーザにおいては、第１領域および第３領域の各々には、複数の第１の溝が設けられていることが好ましい。この量子カスケード半導体レーザによれば、第１領域および第３領域の各々に複数の第１の溝を設けることによって、第２領域から側面までの沿面距離をさらに長くすることができ、半田材が側面に達することをさらに抑制できる。
【００１３】
本発明の量子カスケード半導体レーザにおいては、半導体積層の第１領域および第３領域は、単層であることが好ましい。第１領域および第３領域は第１の溝の形成時および素子分離の劈開時等にプロセスダメージを被るため、第１領域および第３領域が複数の半導体層からなる場合には、各半導体層の破損および剥がれ等の問題が生じやすい。一方、第１領域および第３領域を単層とすることにより、半導体積層の破損および剥がれをなくすことができる。
【００１４】
本発明の量子カスケード半導体レーザにおいては、第１領域の高さと第２領域の高さとの差および第３領域の高さと第２領域の高さとの差は、ダイボンドに用いられる半田材の厚さより大きいことが好ましい。この量子カスケード半導体レーザによれば、第１領域および第３領域上の電極に半田材が直接付着することを抑制することができる。このため、第１の溝と側面との間の電極に半田材が直接付着することを抑制でき、半田材が側面に達することを抑制できる。
【００１５】
本発明のレーザ装置は、上記量子カスケード半導体レーザと、搭載面を有する搭載部材と、量子カスケード半導体レーザを搭載面に接続する半田材と、を備える。また、第１領域の高さと第２領域の高さとの差および第３領域の高さと第２領域の高さとの差は、半田材の厚さより大きい。
【００１６】
このレーザ装置によれば、量子カスケード半導体レーザの第１領域および第３領域上の電極に半田材が直接付着することを抑制することができる。このため、量子カスケード半導体レーザの第１の溝と側面との間の電極に半田材が直接付着することを抑制でき、半田材が量子カスケード半導体レーザの側面に達することを抑制できる。
【００１７】
半田材は、インジウムからなることが好ましい。このレーザ装置によれば、インジウムからなる半田材が量子カスケード半導体レーザの側面に達することを抑制できる。
【００１８】
本発明の量子カスケード半導体レーザの製造方法は、基板に沿って配置された第１領域、第２領域および第３領域からなる半導体積層を、基板上に形成する工程と、第１領域および第３領域上に開口を有するとともに第２領域上を覆う部分を有する第１のマスク層を、半導体積層の主面上に形成する工程と、第１のマスク層を用いて第１領域および第３領域をエッチングし、リッジ状の半導体部を第２領域に形成する工程と、半導体部を形成した後に、第１のマスク層を除去する工程と、第１のマスク層を除去した後に、第１領域および第３領域の各々の上に、第１の開口部を有するとともに第２領域上に一対の第２の開口部を有する第２のマスク層を形成する工程と、第２のマスク層を用いて、第１領域、第２領域および第３領域をエッチングし、第１領域および第３領域の各々に第１の溝と、第２領域に一対の第２の溝とを一括形成する工程と、第１の溝および第２の溝を形成した後に、第２のマスク層を除去する工程と、第２のマスク層を除去した後に、半導体積層の主面、第１の溝および第２の溝に絶縁層を形成する工程と、絶縁層上に電極を形成する工程と、を備える。
【００１９】
この量子カスケード半導体レーザの製造方法によれば、上記工程によって、基板に沿って順に配置された第１領域、第２領域および第３領域からなる半導体積層の第１領域および第３領域の各々に第１の溝と、第２領域に一対の第２の溝とを一括して形成することができる。さらに、第１領域の高さおよび第３領域の高さが第２領域の高さより小さい量子カスケード半導体レーザを製造することができる。この量子カスケード半導体レーザでは、第２領域から側面までの沿面距離は、従来の量子カスケード半導体レーザに比べて、第１の溝の深さだけ長い。また、上記工程によって製造された量子カスケード半導体レーザをエピダウン実装する場合、半田材はまず第２領域上の電極に付着する。このため、第２領域上の電極に付着した半田材が、第２領域上の電極から第１領域又は第３領域上の電極に沿って這い上がったとしても、半田材は第１領域又は第３領域上の電極の途中で止まり側面まで達しない。以上のように、この量子カスケード半導体レーザの製造方法によれば、半田材が側面まで達することを抑制し、側面における半田材の這い上がりを防止する構造を有する量子カスケード半導体レーザを製造することができる。
【発明の効果】
【００２０】
本発明によれば、量子カスケード半導体レーザの側面における半田材の這い上がりを抑制できる。
【図面の簡単な説明】
【００２１】
【図１】本実施形態に係る量子カスケード半導体レーザを概略的に示す図である。
【図２】図１の量子カスケード半導体レーザの製造過程を示す図である。
【図３】図１の量子カスケード半導体レーザの製造過程を示す図である。
【図４】図１の量子カスケード半導体レーザの製造過程を示す図である。
【図５】図１の量子カスケード半導体レーザの製造過程を示す図である。
【図６】（ａ）は図１の量子カスケード半導体レーザのエピダウン実装を説明するための図、（ｂ）は第１比較例のエピダウン実装を説明するための図である。
【図７】（ａ）は第２比較例のエピダウン実装を説明するための図、（ｂ）は第３比較例のエピダウン実装を説明するための図である。
【図８】図１の量子カスケード半導体レーザの第１変形例の構造を概略的に示す図である。
【図９】図１の量子カスケード半導体レーザの第２変形例の構造を概略的に示す図である。
【図１０】図１の量子カスケード半導体レーザの第３変形例の構造を概略的に示す図である。
【図１１】電流狭窄構造に埋め込みヘテロストラクチャー構造を用いた量子カスケード半導体レーザを概略的に示す図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照して本発明の実施の形態を詳細に説明する。可能な場合には、同一の要素には同一の符号を付す。
【００２３】
図１は、本実施形態に係る量子カスケード半導体レーザ１の構造を概略的に示す図である。量子カスケード半導体レーザ１は、ダブルチャンネル構造の電流狭窄構造を有する量子カスケード半導体レーザ素子であって、約３〜２０μｍの中赤外波長領域での発振が可能である。量子カスケード半導体レーザ１の幅は８００μｍ程度で、素子長（共振器長）は２０００μｍ〜３０００μｍ程度であり、通常の光通信に用いるＬＤ素子（素子長３００μｍ）と比較して非常に長い。図１に示されるように、量子カスケード半導体レーザ１は、半導体積層２０と、絶縁層４１と、上部電極（電極）Ｅ１と、下部電極Ｅ２と、を備える。
【００２４】
半導体積層２０は、半導体基板（基板）１０と、下部クラッド層（第１のクラッド層）１１と、下部光閉じ込め層１２と、コア層１３と、上部光閉じ込め層１４と、上部クラッド層（第２のクラッド層）１５と、コンタクト層１６とを含む。この半導体基板１０、下部クラッド層１１、下部光閉じ込め層１２、コア層１３、上部光閉じ込め層１４、上部クラッド層１５、および、コンタクト層１６は、半導体積層２０の主面１６ａの法線軸ＮＶに沿って、順に配列されている。半導体基板１０は、主面１０ａと、主面１０ａと反対側の裏面１０ｂとを有している。半導体基板１０は、例えばｎ型ＩｎＰにより構成される。この半導体基板１０の厚さは、劈開による素子形成が可能な程度の厚さであることが好ましく、例えば１００〜２００μｍ程度である。
【００２５】
下部クラッド層１１、下部光閉じ込め層１２、コア層１３、上部光閉じ込め層１４、上部クラッド層１５、および、コンタクト層１６は、例えばＯＭＶＰＥ（Organometallic  Vapor  Phase  Epitaxy）又はＭＢＥ（Molecular  Beam  Epitaxy）等の結晶成長装置を用いて半導体基板１０の主面１０ａ上に成長した半導体エピタキシャル層２５である。下部クラッド層１１は、半導体基板１０の主面１０ａ上に設けられている。下部クラッド層１１は、例えばｎ型ＩｎＰにより構成され、その厚さは例えば３０００〜４０００ｎｍ程度である。下部光閉じ込め層１２は、下部クラッド層１１上に設けられている。下部光閉じ込め層１２は、例えばｎ型ＧａＩｎＡｓにより構成され、その厚さは例えば４００〜５００ｎｍ程度である。
【００２６】
コア層１３は、下部光閉じ込め層１２および上部光閉じ込め層１４の間に設けられている。コア層１３は、発光領域である複数の活性層と、活性層にキャリアを注入するための複数の注入層とが、交互に配列されたカスケード構造を有している。これらの活性層および注入層は、ＧａＩｎＡｓおよびＡｌＩｎＡｓからなる超格子列で構成されている。コア層１３は、例えば、以下の第１半導体層１３０ａ〜第１６半導体層１３０ｒが順に接続された超格子列を単位積層体１３０とし、この単位積層体１３０が多段に（例えば３０単位）接続された構造を有している。このコア層１３により、８μｍ帯の発振が得られる。なお、単位積層体１３０の第１１半導体層１３０ｋ〜第１６半導体層１３０ｒが活性層に相当し、第１半導体層１３０ａ〜第１０半導体層１３０ｊが注入層に相当する。
【００２７】
（単位積層体１３０の構成例）
第１半導体層１３０ａ：アンドープＧａＩｎＡｓ、厚さ４．０ｎｍ。
第２半導体層１３０ｂ：アンドープＡｌＩｎＡｓ、厚さ１．１ｎｍ。
第３半導体層１３０ｃ：ｎ型ＧａＩｎＡｓ、厚さ３．６ｎｍ、ドープ量２×１０１７ｃｍ−３。
第４半導体層１３０ｄ：ｎ型ＡｌＩｎＡｓ、厚さ１．２ｎｍ、ドープ量２×１０１７ｃｍ−３。
第５半導体層１３０ｅ：ｎ型ＧａＩｎＡｓ、厚さ３．２ｎｍ、ドープ量２×１０１７ｃｍ−３。
第６半導体層１３０ｆ：アンドープＡｌＩｎＡｓ、厚さ１．２ｎｍ。
第７半導体層１３０ｇ：アンドープＧａＩｎＡｓ、厚さ３．０ｎｍ。
第８半導体層１３０ｈ：アンドープＡｌＩｎＡｓ、厚さ１．６ｎｍ。
第９半導体層１３０ｉ：アンドープＧａＩｎＡｓ、厚さ３．０ｎｍ。
第１０半導体層１３０ｊ：アンドープＡｌＩｎＡｓ、厚さ３．８ｎｍ。
第１１半導体層１３０ｋ：アンドープＧａＩｎＡｓ、厚さ２．１ｎｍ。
第１２半導体層１３０ｍ：アンドープＡｌＩｎＡｓ、厚さ１．２ｎｍ。
第１３半導体層１３０ｎ：アンドープＧａＩｎＡｓ、厚さ６．５ｎｍ。
第１４半導体層１３０ｐ：アンドープＡｌＩｎＡｓ、厚さ１．２ｎｍ。
第１５半導体層１３０ｑ：アンドープＧａＩｎＡｓ、厚さ５．３ｎｍ。
第１６半導体層１３０ｒ：アンドープＡｌＩｎＡｓ、厚さ２．３ｎｍ。
【００２８】
上部光閉じ込め層１４は、コア層１３上に設けられている。上部光閉じ込め層１４は、例えばｎ型ＧａＩｎＡｓにより構成され、その厚さは例えば４００〜５００ｎｍ程度である。上部クラッド層１５は、上部光閉じ込め層１４上に設けられている。この上部クラッド層１５は、下部クラッド層１１と同じ導電型であって、例えばｎ型ＩｎＰにより構成されている。また、上部クラッド層１５の厚さは、例えば３０００〜４０００ｎｍ程度である。コンタクト層１６は、上部クラッド層１５上に設けられている。コンタクト層１６は、例えばｎ型ＧａＩｎＡｓにより構成され、その厚さは例えば１００〜１０００ｎｍ程度である。
【００２９】
半導体積層２０は、法線軸ＮＶに直交する一方向（以下、「幅方向」という。）に沿って順に配置された第１領域２０ａ、第２領域２０ｂおよび第３領域２０ｃからなる。また、半導体積層２０は、法線軸ＮＶおよび幅方向で規定される面に直交する他方向（以下、「長さ方向」という。）に沿った面である第１側面２０ｄおよび第２側面２０ｅを有する。この第１側面２０ｄおよび第２側面２０ｅは、絶縁膜で覆われていないため半導体積層２０の各層が露出している。第１領域２０ａは、第１側面２０ｄから幅方向に一定の範囲で区切られる領域であって、第１領域２０ａの幅は、例えば５０〜２００μｍ程度である。第１領域２０ａは、半導体基板１０と下部クラッド層１１とを備える。第３領域２０ｃは、第２側面２０ｅから幅方向に一定の範囲で区切られる領域であって、第３領域２０ｃの幅は、例えば５０〜２００μｍ程度である。第３領域２０ｃは、半導体基板１０と下部クラッド層１１とを備える。第２領域２０ｂは、第１領域２０ａおよび第３領域２０ｃに挟まれた領域であって、第２領域２０ｂの幅は、例えば２００〜８００μｍ程度である。第２領域２０ｂは、半導体基板１０と、下部クラッド層１１と、下部光閉じ込め層１２と、コア層１３と、上部光閉じ込め層１４と、上部クラッド層１５と、コンタクト層１６とを備える。また、第１領域２０ａおよび第３領域２０ｃの高さ（法線軸ＮＶ方向の長さ）は、第２領域２０ｂの高さより小さい。第１領域２０ａの高さと第２領域２０ｂの高さとの差Ｄ１２、および、第３領域２０ｃの高さと第２領域２０ｂの高さとの差Ｄ３２は、ダイボンドに用いる半田材Ｓの厚さより大きい。
【００３０】
第２領域２０ｂには、半導体積層２０の主面１６ａに２つのチャンネル溝３１が設けられている。この２つのチャンネル溝３１は、本実施形態における第２の溝である。この２つのチャンネル溝３１を設けることによって、電流を集中して活性層に注入することができる。この２つのチャンネル溝３１は、長さ方向に沿って延びている。チャンネル溝３１の幅は、素子設計、プロセスおよびその他の諸条件により定められ、例えば１０μｍ〜３００μｍ程度である。チャンネル溝３１は、少なくともコア層１３まではエッチングされている必要があり、可能であれば半導体エピタキシャル層２５全体がエッチングされていることが望ましい。このため、チャンネル溝３１の深さは、数μｍ〜十数μｍ程度（例えば５〜１１μｍ程度）である。チャンネル溝３１の幅方向に沿った断面形状は、底部に平坦部がある形状、例えば矩形である。この２つのチャンネル溝３１の間にメサ部３０が形成される。メサ部３０は、少なくともコンタクト層１６、上部クラッド層１５、上部光閉じ込め層１４、コア層１３を含み、下部光閉じ込め層１２、下部クラッド層１１を含んでもよい。メサ部３０の幅は、例えば５〜１５μｍ程度である。
【００３１】
第１領域２０ａおよび第３領域２０ｃの主面１６ａの各々には、半田閉込溝３２が設けられている。この半田閉込溝３２は、本実施形態における第１の溝である。この半田閉込溝３２は、第１領域２０ａと第２領域２０ｂとの境界および第３領域２０ｃと第２領域２０ｂとの境界から所定の距離Ｌだけ離れて長さ方向に沿って延びている。半田閉込溝３２の幅は、素子設計、プロセス、実装条件およびその他の諸条件により定められ、例えば１０μｍ〜１００μｍ程度である。また、半田閉込溝３２の深さは、チャンネル溝３１と実質的に等しく、数μｍ〜十数μｍ程度である。半田閉込溝３２の幅方向に沿った断面形状は、底部に平坦部がある形状、例えば矩形である。この場合、底部が平坦であるため、第２領域２０ｂから第１側面２０ｄ又は第２側面２０ｅまでの沿面距離をより長くすることができる。チャンネル溝３１および半田閉込溝３２は、ドライエッチング又はウエットエッチングにより形成される。
【００３２】
絶縁層４１は、第１領域２０ａの主面、第２領域２０ｂの主面、第２領域２０ｂの側面、第３領域２０ｃの主面、チャンネル溝３１の内面および半田閉込溝３２の内面に沿って設けられており、メサ部３０の頂面において開口部（開口）４１ａを有する。絶縁層４１は、シリコン酸化物（例えばＳｉＯ２）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸化アルミニウム（例えばＡｌ２Ｏ３）等の誘電体膜により構成され、その厚さは例えば３００〜４００ｎｍ程度である。これらの誘電体膜は、半導体素子の保護膜として従来より汎用的に用いられており、優れた耐久性および絶縁性を有することが知られている。また、これらの誘電体膜は、スパッタおよびＣＶＤ（Chemical  Vapor  Deposition）といった、一般的な半導体成膜装置を用いて容易に成膜することができ、プロセスへの導入が容易である。
【００３３】
上部電極Ｅ１は、絶縁層４１上に設けられており、絶縁層４１の開口部４１ａを介してコンタクト層１６の主面１６ａに接続されている。上部電極Ｅ１は、例えばＧｅ、Ｎｉ、又はＡｕ等の金属により構成され、その厚さは例えば３０００〜５０００ｎｍ程度である。下部電極Ｅ２は、半導体基板１０の裏面１０ｂ上に設けられている。下部電極Ｅ２は、例えばＧｅ、Ｎｉ、又はＡｕ等の金属により構成され、その厚さは例えば５００〜１０００ｎｍ程度である。
【００３４】
このように、量子カスケード半導体レーザ１は、半導体基板１０の主面１０ａに成長した半導体エピタキシャル層２５に対し下部クラッド層１１まで（あるいは、必要に応じてさらに半導体基板１０まで）チャンネル状にエッチングしてメサ部３０を形成し、メサ部３０の側面を絶縁層４１で覆うことにより電流狭窄した構造となっている。なお、コア層１３に導波光が充分に閉じ込められる場合には、下部光閉じ込め層１２および上部光閉じ込め層１４を省略してもよい。
【００３５】
続いて、量子カスケード半導体レーザ１の製造方法について説明する。図２〜図４は、量子カスケード半導体レーザ１の製造手順を示す図である。図２の（ａ）に示されるように、まず、ＬＤプロセスを用いて、半導体基板１０の主面１０ａ上に半導体エピタキシャル層２５（下部クラッド層１１、下部光閉じ込め層１２、コア層１３、上部光閉じ込め層１４、上部クラッド層１５、および、コンタクト層１６）を順に成長する（半導体積層成長工程）。この半導体基板１０および半導体エピタキシャル層２５を含む半導体積層２０は、半導体基板１０の主面１０ａに沿って順に配置された第１領域２０ａ、第２領域２０ｂおよび第３領域２０ｃからなる。そして、フォトリソグラフィー法を用いて、第１領域２０ａおよび第３領域２０ｃに開口を有するとともに第２領域２０ｂの主面上を覆う部分を有するエッチング保護膜（第１のマスク層）Ｍ１を、半導体積層２０上に形成する（第１マスク層形成工程）。このエッチング保護膜Ｍ１として、シリコン窒化物（例えばＳｉＮ）又はシリコン酸化物（例えばＳｉＯ２）等の誘電体膜、レジストが用いられる。
【００３６】
そして、図２の（ｂ）に示されるように、エッチング保護膜Ｍ１により覆われていない第１領域２０ａおよび第３領域２０ｃを深さＤまでエッチングして、第２領域２０ｂにリッジ状の半導体部を形成する（エッチング工程）。このエッチングとしては、ウェットエッチング又はドライエッチングが使用できる。ここでは、垂直方向への選択的なエッチングが可能なドライエッチングを用いた場合について説明する。次に、図２の（ｃ）に示されるように、エッチング保護膜Ｍ１を除去し、第１領域２０ａの主面、第２領域２０ｂの主面、第２領域２０ｂの側面および第３領域２０ｃの主面にエッチング保護膜（第２のマスク層）Ｍ２を形成する（第２マスク層形成工程）。
【００３７】
そして、図３の（ａ）に示されるように、フォトリソグラフィー法を用いて、第２領域２０ｂ上のメサ部３０のチャンネル溝３１を設ける位置と、第１領域２０ａおよび第３領域２０ｃ上の半田閉込溝３２を設ける位置とにおいて、エッチング保護膜Ｍ２を除去する。これにより、第１領域２０ａ上のエッチング保護膜Ｍ２に開口部Ｍ２ａが形成され、第２領域２０ｂ上のエッチング保護膜Ｍ２に一対の開口部Ｍ２ｂが形成され、第３領域２０ｃ上のエッチング保護膜Ｍ２に開口部Ｍ２ｃが形成される。ここでフォトリソグラフィーにおけるマスク合わせ精度を考慮し、第２領域２０ｂから予め必要な距離Ｌだけ離れた位置に、開口部Ｍ２ａおよび開口部Ｍ２ｃを形成する。このようにすることで、マスク合わせにずれが生じても、第１領域２０ａおよび第３領域２０ｃ上に、開口部Ｍ２ａおよび開口部Ｍ２ｃを設けることができる。例えば開口部Ｍ２ａ、開口部Ｍ２ｂおよび開口部Ｍ２ｃのパターンニングにステッパを用いた場合、マスク合わせのずれは多くても２〜３μｍ程度であるので、距離Ｌとしては例えば１０μｍ程度で充分である。
【００３８】
次に、ドライエッチングにより、開口部Ｍ２ａ、開口部Ｍ２ｂおよび開口部Ｍ２ｃを介して第１領域２０ａ、第２領域２０ｂおよび第３領域２０ｃを垂直にエッチングする。その結果、図３の（ｂ）に示されるように、第２領域２０ｂに一対のチャンネル溝３１と、第１領域２０ａおよび第３領域２０ｃの各々に半田閉込溝３２とが一括形成される（溝形成工程）。このチャンネル溝３１および半田閉込溝３２の幅方向に沿った断面形状はいずれも、矩形を呈している。その後、図３の（ｃ）に示されるように、エッチング保護膜Ｍ２を除去し、半導体積層２０の主面全体（第１領域２０ａの主面、第２領域２０ｂの主面、第２領域２０ｂの側面、第３領域２０ｃの主面、チャンネル溝３１の内面および半田閉込溝３２の内面）に、シリコン酸化物（例えばＳｉＯ２）、シリコン窒化物（ＳｉＮ）又は酸化アルミニウム（例えばＡｌ２Ｏ３）等からなる絶縁層４１を形成する（絶縁層形成工程）。
【００３９】
次に、図４の（ａ）に示されるように、フォトリソグラフィーを用いて、メサ部３０上の絶縁層４１を除去する。そして、図４の（ｂ）に示されるように、ＥＢ（Electron  Beam）蒸着又は抵抗加熱蒸着等を用いて、絶縁層４１およびメサ部３０上に上部電極Ｅ１を形成する（電極形成工程）。その後、図４の（ｃ）に示されるように、劈開を容易にするため、半導体基板１０の裏面１０ｂを研磨等することによって半導体基板１０を１００〜２００μｍ程度まで薄くする。さらに、ＥＢ蒸着又は抵抗加熱蒸着等を用いて、裏面１０ｂに下部電極Ｅ２を形成する。以上のようにして、量子カスケード半導体レーザ１を作製する。
【００４０】
なお、量子カスケード半導体レーザ１は、図５に示されるように、半導体ウエハ上において、複数の量子カスケード半導体レーザ１が幅方向に沿って一列に配列された状態で作製される。そして、隣り合う量子カスケード半導体レーザ１の間の平坦部２１の中心位置を劈開位置Ｐとし、劈開によって分離することにより、個々の量子カスケード半導体レーザ１に分離される。ここで、劈開には専用の劈開装置を用いるが、劈開位置Ｐに対して±１０μｍ程度の位置ずれが生じる場合がある。平坦部２１の幅がこの位置ずれに対して小さい場合、劈開の位置ずれによって劈開位置Ｐが半田閉込溝３２の位置に重なることがある。このため、平坦部２１は、劈開の位置ずれを考慮した幅を有することが望ましい。例えば、劈開の位置ずれが±１０μｍ程度の場合、平坦部２１の幅は２０μｍ以上とすることが望ましい。このように、平坦部２１の幅を劈開装置の精度に応じて定めることにより、劈開の位置ずれが生じたとしても劈開位置Ｐが半田閉込溝３２の位置に重なることを防止できる。その結果、半田閉込溝３２が劈開により破壊されることを防止でき、平坦部２１において劈開を良好に行うことが可能となる。
【００４１】
続いて、ダイボンド実装における量子カスケード半導体レーザ１の作用効果について説明する。図６の（ａ）は量子カスケード半導体レーザ１のエピダウン実装を説明するための図、（ｂ）は第１比較例の量子カスケード半導体レーザ１００のエピダウン実装を説明するための図、図７の（ａ）は第２比較例の量子カスケード半導体レーザ２００のエピダウン実装を説明するための図、（ｂ）は第３比較例の量子カスケード半導体レーザ３００のエピダウン実装を説明するための図である。図６および図７に示されるように、各量子カスケード半導体レーザを半田材Ｓを用いて搭載部材２の搭載面２ａにエピダウン実装する場合について説明する。
【００４２】
まず、量子カスケード半導体レーザ１の実装手順について説明する。専用のダイボンド実装機を用い、ヒートシンク等の搭載部材２の搭載面２ａ上に所定量の半田材Ｓを配置し、さらにその上に、量子カスケード半導体レーザ１をエピダウンの方向から圧着する。そして、半田材Ｓの融点レベルまで搭載部材２を加熱し、半田材Ｓを融解した後、搭載部材２の温度を下げて半田材Ｓを固化することにより、量子カスケード半導体レーザ１を搭載部材２に固着する。最後に、専用のワイヤーボンド実装機を用いて、量子カスケード半導体レーザ１の下部電極Ｅ２（エピダウン実装のため、下部電極Ｅ２が上面側にある）と搭載部材２における、下部電極Ｅ２が接続されるべき極性の端子との間をＡｕワイヤーにより配線接続する。なお、下部電極Ｅ２と搭載部材２との間を複数のワイヤーにより接続してもよい。以上のように、量子カスケード半導体レーザ１を半田材Ｓを用いて搭載部材２に実装し、レーザ装置５を作製する。
【００４３】
ところで、量子カスケード半導体レーザの実装に用いられる半田材は、本来、Ａｕ／Ｓｎのように融解時の延性および展性が小さく、素子の側面への回りこみおよび付着の可能性が小さい材料であることが望ましい。しかしながら、このような材料は一般的に硬いため、温度変化が生じた場合、半田材と素子の熱膨張係数の差によって素子に応力がかかりやすい。特に量子カスケード半導体レーザは、液体窒素温度といった相当な低温まで冷却して動作させることが必要な場合がある。このため、硬い半田材を使用した場合、冷却時において素子に過大な応力がかかるため素子が破損されることがある。そこで、量子カスケード半導体レーザのダイボンド実装では、柔らかく、温度変化時に発生する応力が小さいＩｎ（インジウム）が用られる。しかしながら、Ｉｎは柔らかく延性および展性が大きいため、エピダウン実装におけるダイボンド時、素子の側面にまで回り込んで側面に付着しやすい。このため、半田材としてＩｎを用いた場合、半田材としてＡｕ／Ｓｎ等を用いた場合と比較して、側面において電気的なショートが発生しやすい。さらに、量子カスケード半導体レーザの素子は、通常は数ｍｍオーダーと長いため、Ｉｎが素子の側面に付着する確率がさらに高くなる。このような実装時の半田材によるショートは、量子カスケード半導体レーザの実装歩留まりを低下させ、コストの増加を招く。
【００４４】
図６の（ｂ）に示されるように、第１比較例の量子カスケード半導体レーザ１００は、半導体積層１２０の主面１２０ａに２つのチャンネル溝１３１が設けられ、半導体積層１２０の主面１２０ａおよびチャンネル溝１３１に沿って絶縁層１４１が設けられ、絶縁層１４１上に上部電極Ｅ１１が設けられている。また、半導体積層１２０は全面にわたり略同じ高さである。この量子カスケード半導体レーザ１００を搭載部材２の搭載面２ａにエピダウン実装する場合、搭載面２ａにおける上部電極Ｅ１１の実装位置に半田材Ｓが配置される。そして、量子カスケード半導体レーザ１００の上部電極Ｅ１１を半田材Ｓに圧着した状態で、半田材Ｓを加熱し、半田材Ｓが融解した場合、半田材Ｓは上部電極Ｅ１１に沿って延び、一部がチャンネル溝１３１に沿って這い上がり、一部が側面１２０ｄ，１２０ｅに達することがある。このうち、チャンネル溝１３１は、絶縁層１４１により覆われているため、半田材Ｓがチャンネル溝１３１の側壁に付着しても電気的なショートは生じない。一方、側面１２０ｄ，１２０ｅは絶縁層１４１により覆われていないため、量子カスケード半導体レーザ１００では、半田材Ｓが側面１２０ｄ，１２０ｅを這い上がることによって、半田材Ｓを介して、側面１２０ｄ，１２０ｅを経路とするリーク電流が発生することがある。
【００４５】
図７の（ａ）に示されるように、第２比較例の量子カスケード半導体レーザ２００は、半導体積層２２０の主面２２０ａに２つのチャンネル溝２３１が設けられ、側面２２０ｄおよび側面２２０ｅに段部２３２が設けられ、半導体積層２２０の主面２２０ａ、チャンネル溝２３１および段部２３２に沿って絶縁層２４１が設けられ、絶縁層２４１上に上部電極Ｅ２１が設けられている。また、半導体積層２２０は全面にわたり略同じ高さである。この量子カスケード半導体レーザ２００を搭載部材２の搭載面２ａにエピダウン実装する場合、搭載面２ａにおける上部電極Ｅ２１の実装位置に半田材Ｓが配置される。そして、量子カスケード半導体レーザ２００の上部電極Ｅ２１を半田材Ｓに圧着した状態で、半田材Ｓを加熱し、半田材Ｓが融解した場合、半田材Ｓは上部電極Ｅ２１に沿って延び、一部がチャンネル溝２３１に沿って這い上がり、一部が側面２２０ｄ，２２０ｅに達することがある。量子カスケード半導体レーザ１００と比較すると、側面２２０ｄ，２２０ｅに段部２３２が設けられており、この段部２３２は絶縁層２４１によって覆われているため、半田材Ｓが側面２２０ｄ，２２０ｅに達したとしてもリーク電流は生じない。しかし、半導体基板２１０の側面２１０ｄ，２１０ｅは絶縁層２４１により覆われていないため、半田材Ｓが段部２３２を這い上がって半導体基板２１０の側面２１０ｄ，２１０ｅに達した場合には、半田材Ｓを介して、側面２１０ｄ，２１０ｅを経路とするリーク電流が発生することがある。したがって、量子カスケード半導体レーザ２００では、半田材Ｓが側面２１０ｄ，２１０ｅを這い上がることによって、側面２１０ｄ，２１０ｅを経路とするリーク電流が発生することがある。
【００４６】
図７の（ｂ）に示されるように、第３比較例の量子カスケード半導体レーザ３００は、半導体積層３２０の主面３２０ａに２つのチャンネル溝３３１が設けられ、側面３２０ｄおよび側面３２０ｅ近傍に半田閉込溝３３２が設けられ、半導体積層３２０の主面３２０ａ、チャンネル溝３３１および半田閉込溝３３２に沿って絶縁層３４１が設けられ、絶縁層３４１上に上部電極Ｅ３１が設けられている。また、半導体積層３２０は全面にわたり略同じ高さである。この量子カスケード半導体レーザ３００を搭載部材２の搭載面２ａにエピダウン実装する場合、搭載面２ａにおける上部電極Ｅ３１の実装位置に半田材Ｓが配置される。そして、量子カスケード半導体レーザ３００の上部電極Ｅ３１を半田材Ｓに圧着した状態で、半田材Ｓを加熱し、半田材Ｓが融解した場合、半田材Ｓは上部電極Ｅ３１に沿って延び、一部がチャンネル溝３３１に沿って這い上がり、一部が半田閉込溝３３２に沿って這い上がる。チャンネル溝３３１および半田閉込溝３３２は、絶縁層３４１により覆われているため、半田材Ｓがチャンネル溝３３１および半田閉込溝３３２の側壁に付着しても電気的なショートは生じない。
【００４７】
一方、半導体積層３２０は全面にわたり略同じ高さであるため、搭載面２ａにおける上部電極Ｅ３１の全面に対応する位置に半田材Ｓが配置されている場合には、半田閉込溝３３２と側面３２０ｄ，３２０ｅとの間において、半田材Ｓが上部電極Ｅ３１に直接付着する。半田閉込溝３３２と側面３２０ｄ，３２０ｅとの間において上部電極Ｅ３１に付着した半田材Ｓの一部は、融解時、半田閉込溝３３２を経由することなく、側面３２０ｄ，３２０ｅに向かって延びる。そして、半田材Ｓの一部が側面３２０ｄ，３２０ｅに達することがある。側面３２０ｄ，３２０ｅは絶縁層３４１により覆われていないため、量子カスケード半導体レーザ３００では、半田材Ｓが側面３２０ｄ，３２０ｅを這い上がることによって、側面３２０ｄ，３２０ｅを経路とするリーク電流が発生することがある。
【００４８】
これに対し、図６の（ａ）に示されるように、量子カスケード半導体レーザ１では、半導体積層２０が幅方向に沿って配置された第１領域２０ａ、第２領域２０ｂおよび第３領域２０ｃからなり、第１領域２０ａおよび第３領域２０ｃの高さは、第２領域２０ｂの高さより小さい。また、第２領域２０ｂに２つのチャンネル溝３１が設けられ、第１領域２０ａおよび第３領域２０ｃの各々には半田閉込溝３２が設けられている。そして、チャンネル溝３１、半田閉込溝３２、チャンネル溝３１と半田閉込溝３２との間の半導体積層２０の表面、および、半田閉込溝３２と側面２０ｄ，２０ｅとの間の半導体積層２０の表面に沿って絶縁層４１が設けられている。さらに、絶縁層４１上に上部電極Ｅ１が設けられている。
【００４９】
この量子カスケード半導体レーザ１を搭載部材２の搭載面２ａにエピダウン実装する場合、搭載面２ａにおける上部電極Ｅ１の実装位置に半田材Ｓが配置される。そして、量子カスケード半導体レーザ１の上部電極Ｅ１を搭載面２ａに配置された半田材Ｓに圧着した後、半田材Ｓを加熱して融解する。このとき、半田材Ｓは、まず第２領域２０ｂ上の上部電極Ｅ１に付着する。そして、量子カスケード半導体レーザ１が圧着されることにより、半田材Ｓはチャンネル溝３１の側面、第１領域２０ａおよび第３領域２０ｃ上の上部電極Ｅ１に沿って這い上がる。第１領域２０ａおよび第３領域２０ｃ上の上部電極Ｅ１に沿って這い上がった半田材Ｓは、次に第１領域２０ａおよび第３領域２０ｃに設けられた半田閉込溝３２の側面上の上部電極Ｅ１に沿って這い上がる。チャンネル溝３１および半田閉込溝３２は、絶縁層４１により覆われているため、半田材Ｓと半導体積層２０との絶縁性は確保されている。
【００５０】
このように、第１領域２０ａおよび第３領域２０ｃの各々に半田閉込溝３２が設けられることによって、第２領域２０ｂから第１側面２０ｄ又は第２側面２０ｅまでの沿面距離を半田閉込溝３２の深さに応じて長くすることができる。また、第２領域２０ｂの高さを第１領域２０ａの高さおよび第３領域２０ｃの高さより大きくすることによって、エピダウン実装を行う際に、半田材Ｓはまず第２領域２０ｂ上の上部電極Ｅ１に付着する。このため、第２領域２０ｂ上の上部電極Ｅ１に付着した半田材Ｓが、第２領域２０ｂ上の上部電極Ｅ１から第１領域２０ａ又は第３領域２０ｃ上の上部電極Ｅ１に沿って這い上がったとしても、半田材Ｓは第１領域２０ａ又は第３領域２０ｃ上の上部電極Ｅ１の途中で止まり第１側面２０ｄ又は第２側面２０ｅまで達しない。すなわち、半田材Ｓは、半田閉込溝３２においてブロックされ、半田閉込溝３２内で捕捉されるため、半田材Ｓが第１側面２０ｄおよび第２側面２０ｅまで達することを抑制できる。
【００５１】
さらに、第２領域２０ｂ上の上部電極Ｅ１に付着した半田材Ｓが、チャンネル溝３１に沿って這い上がり、また、第１領域２０ａ又は第３領域２０ｃ上の上部電極Ｅ１に沿って這い上がったとしても、半田材Ｓはチャンネル溝３１の溝内にも捕捉される。また、チャンネル溝３１を備えることにより、第２領域２０ｂから第１側面２０ｄ又は第２側面２０ｅまでの沿面距離をさらに長くすることができる。したがって、第２領域２０ｂ上の上部電極Ｅ１から第１領域２０ａ又は第３領域２０ｃ上の上部電極Ｅ１に沿って這い上がった半田材Ｓを、第１領域２０ａ又は第３領域２０ｃ上の上部電極Ｅ１の途中で効果的に止めることができ、半田材Ｓが、第１側面２０ｄ又は第２側面２０ｅまで達するのを回避することができる。
【００５２】
また、チャンネル溝３１に半田材Ｓが補足されることにより、余分な半田をチャンネル溝３１に吸収することができるともに、放熱効果をさらに向上することもできる。このように、量子カスケード半導体レーザ１によれば、半田材Ｓが第１側面２０ｄ又は第２側面２０ｅまで達することを抑制でき、第１側面２０ｄ又は第２側面２０ｅにおける半田材Ｓの這い上がりをなくすことができる。したがって、第１側面２０ｄおよび第２側面２０ｅでの半田材Ｓの這い上がりによる、側面２０ｄ、２０ｅを経路とするリーク電流の発生を防止することができる。以上のことから、量子カスケード半導体レーザ１は、第１比較例〜第３比較例に比べて、ダイボンド実装時のリーク電流の発生を抑制することができ、実装歩留まりを向上させることが可能となる。
【００５３】
また、半田閉込溝３２の幅方向に沿った断面形状は矩形状である。このため、搭載部材２の搭載面２ａ上に量子カスケード半導体レーザ１をエピダウン実装する場合、半田閉込溝３２において、這い上がってきた半田材Ｓに下向きの圧力が加えられる。その結果、半田材Ｓが押し戻されるため、半田材Ｓが半田閉込溝３２を這い上がって第１側面２０ｄ又は第２側面２０ｅまで達することを抑制できる。
【００５４】
また、第１領域２０ａの高さと第２領域２０ｂの高さとの差Ｄ１２、および、第３領域２０ｃの高さと第２領域２０ｂの高さとの差Ｄ３２は、ダイボンドに用いる半田材Ｓの厚さより大きいことが好ましい。差Ｄ１２および差Ｄ３２が半田材Ｓの厚さ以下の場合、第３比較例の量子カスケード半導体レーザ３００と同様に、搭載面２ａにおける第１領域２０ａおよび第３領域２０ｃに対応する位置に半田材Ｓが配置されていると、ダイボンド実装時において半田閉込溝３２と側面２０ｄ，２０ｅとの間の上部電極Ｅ１に半田材Ｓが直接接触する。そして、半田材Ｓが側面２０ｄ，２０ｅに達して、半田材Ｓを介して側面２０ｄ，２０ｅを経路とするリーク電流が発生し、半田閉込溝３２を設けたことによる効果が消失してしまうことがある。一方、差Ｄ１２および差Ｄ３２が半田材Ｓの厚さより大きい場合、ダイボンド実装時において半田閉込溝３２と側面２０ｄ，２０ｅとの間の上部電極Ｅ１に半田材Ｓは直接接触しない。このため、半田閉込溝３２と側面２０ｄ，２０ｅとの間の上部電極Ｅ１から側面２０ｄ，２０ｅへ半田材Ｓが這い上がることを防止できる。
【００５５】
また、チャンネル溝３１および半田閉込溝３２は、同一のエッチング工程により一括で形成される。さらに、チャンネル溝３１および半田閉込溝３２に対し、絶縁層４１の形成および上部電極Ｅ１の形成を、各々同一の工程において一括して行うことができる。したがって、量子カスケード半導体レーザ１は、工程の増加を抑制することができる。このため、生産性の低下および生産コストの増加を抑えつつ、実装歩留まりの改善が可能となる。
【００５６】
なお、量子カスケード半導体レーザ１では、１０Ｖ前後の電圧および数Ａオーダーの電流による大電力駆動が行われる。したがって、駆動時に大量の熱が発生して量子カスケード半導体レーザ１の温度が上がり、光出力低下および高温動作の困難化等、レーザ特性が劣化する場合がある。このレーザ特性の劣化を抑制するため、搭載部材２としてＣマウントと呼ばれる大電力駆動用のキャリアである吸熱用のヒートシンクに、量子カスケード半導体レーザ１をエピダウン実装することがある。この場合、熱の発生源であるコア層１３と搭載部材２との間は数μｍ程度しか離れていないため、コア層１３で生じた熱はすぐ搭載部材２に達し、搭載部材２に効率よく吸収される。したがって、量子カスケード半導体レーザ１の温度上昇を効果的に抑えることができる。ここで、ヒートシンクには熱伝導性の高い材料、例えばＣｕ、ＣｕＷ、窒化アルミ又はダイヤモンド等が用いられる。
【００５７】
（第１変形例）
図８は、量子カスケード半導体レーザ１の第１変形例の構造を概略的に示す図である。図８の量子カスケード半導体レーザ１では、第１領域２０ａおよび第３領域２０ｃは半導体基板１０からなる単層である。なお、図８の量子カスケード半導体レーザ１では、第１領域２０ａおよび第３領域２０ｃにおいて半導体基板１０はエッチングされていないが、さらに半導体基板１０を必要なだけエッチングしてもよい。
【００５８】
第１領域２０ａおよび第３領域２０ｃは、半田閉込溝３２の形成時および素子分離の劈開時等において、プロセスダメージを被る。第１領域２０ａおよび第３領域２０ｃは幅方向の長さが短いため、第１領域２０ａおよび第３領域２０ｃが半導体エピタキシャル層２５を有する場合、このプロセスダメージによって半導体エピタキシャル層２５全体がダメージを受け、半導体エピタキシャル層２５の破損や剥がれ等の問題が生じることがある。特に、高歪の半導体エピタキシャル層２５を用いている場合は、半導体エピタキシャル層２５に加わる応力により、半導体エピタキシャル層２５の破損や剥がれ等の問題が生じやすい。そして、半導体エピタキシャル層２５の破損や剥がれ等が生じた場合、外観検査で不良となり、製造歩留まりが低下する。一方、第１変形例によれば、第１領域２０ａおよび第３領域２０ｃは半導体基板１０からなる単層である。このため、半導体エピタキシャル層２５の破損や剥がれ等は生じない。したがって、外観不良による歩留まり低下を防止できる。
【００５９】
また、第１変形例によれば、第１領域２０ａおよび第３領域２０ｃは半導体基板１０からなるため、半導体エピタキシャル層２５を有する場合と比較して、第１領域２０ａの高さと第２領域２０ｂの高さとの差Ｄ１２、および、第３領域２０ｃの高さと第２領域２０ｂの高さとの差Ｄ３２を大きくできる。したがって、ダイボンド実装時に半田閉込溝３２と側面２０ｄ，２０ｅとの間の上部電極Ｅ１に半田材Ｓが直接付着するのをさらに抑制でき、半田閉込溝３２と側面２０ｄ，２０ｅとの間の上部電極Ｅ１から側面２０ｄ，２０ｅに向かって半田材Ｓが這い上がることを防止できる。さらに、第１領域２０ａおよび第３領域２０ｃの半導体基板１０をエッチングして、差Ｄ１２および差Ｄ３２をさらに大きくすることができ、ダイボンド実装時に半田閉込溝３２と側面２０ｄ，２０ｅとの間の上部電極Ｅ１に半田材Ｓが直接付着するのをさらに抑制できる。
【００６０】
（第２変形例）
図９は、量子カスケード半導体レーザ１の第２変形例の構造を概略的に示す図である。図９の量子カスケード半導体レーザ１では、第１領域２０ａおよび第３領域２０ｃの各々に、複数の半田閉込溝３２が設けられている。この複数の半田閉込溝３２は、半導体積層２０の主面に設けられており、それぞれ長さ方向に沿って延びている。
【００６１】
第２変形例によれば、複数の半田閉込溝３２により、第２領域２０ｂから第１側面２０ｄ又は第２側面２０ｅまでの沿面距離をさらに長くすることができる。このため、半田材Ｓが第１側面２０ｄ又は第２側面２０ｅまで達することをさらに抑制できる。したがって、第２変形例によれば、第１側面２０ｄおよび第２側面２０ｅへの半田材Ｓの這い上がりによるリーク電流の発生をより確実に防止することができる。したがって、ダイボンド実装時のリーク電流の発生を防止することができ、実装歩留まりを向上させることが可能となる。
【００６２】
（第３変形例）
図１０は、量子カスケード半導体レーザ１の第３変形例の構造を概略的に示す図である。図１０の量子カスケード半導体レーザ１では、半田閉込溝３２は、第１領域２０ａと第２領域２０ｂとの境界および第３領域２０ｃと第２領域２０ｂとの境界に沿って延びている。換言すると、上記実施形態において、第１領域２０ａと第２領域２０ｂとの境界および第３領域２０ｃと第２領域２０ｂとの境界からの距離Ｌを０とした場合である。なお、第３変形例では、チャンネル溝３１と半田閉込溝３２とを別工程により形成する。
【００６３】
図１の量子カスケード半導体レーザ１においては、半田閉込溝３２は、第１領域２０ａと第２領域２０ｂとの境界、および第３領域２０ｃと第２領域２０ｂとの境界から所定の距離Ｌ(＞０)だけ離して形成されるため、第２領域２０ｂの側面と半田閉込溝３２の側面との接続界面に屈曲部が生ずる。このような屈曲部では、一般に、均一な膜厚の絶縁膜および良好な膜質の絶縁膜の成膜が困難である。その結果、例えば屈曲部における絶縁層４１の膜厚が局所的に顕著に薄くなったり、屈曲部における絶縁層４１中にピンホール、亀裂等の欠陥が生じたりして、絶縁層４１の絶縁性が悪化することがある。一方、第３変形例においては、距離Ｌが０であるため、第２領域２０ｂの側面と半田閉込溝３２の側面との接続界面に屈曲部は生じない。したがって、屈曲部に起因する上記絶縁性の悪化を回避できる。また、第３変形例では距離Ｌが０であるため、図１の量子カスケード半導体レーザ１に比べて幅方向における素子のサイズを低減できる。したがって、１ウエハから得られる素子数を増加することができ、生産性が向上する。
【００６４】
なお、本発明に係る量子カスケード半導体レーザおよび量子カスケード半導体レーザの製造方法は上記実施形態に記載したものに限定されない。例えば、半田閉込溝３２の幅方向に沿った断面形状は、楕円形又はＶ字としてもよい。また、チャンネル溝３１および半田閉込溝３２の形状を同じにする必要はなく、異なる形状としてもよい。
【００６５】
また、上記実施形態では、第１領域２０ａおよび第３領域２０ｃの各々が半導体基板１０と下部クラッド層１１とからなるが、これに限定されない。第１領域２０ａの高さと第２領域２０ｂの高さとの差Ｄ１２、および、第３領域２０ｃの高さと第２領域２０ｂの高さとの差Ｄ３２を所望の大きさにするため、必要に応じてコンタクト層１６、上部クラッド層１５、上部光閉じ込め層１４、コア層１３、下部光閉じ込め層１２および下部クラッド層１１のいずれかの層までをエッチングで除去してもよい。また、各層を完全に除去する必要はなく、必要な差Ｄ１２および差Ｄ３２の大きさに応じて、例えばコア層１３又は下部クラッド層１１等の層の途中でエッチングを終了してもよい。換言すれば、第１領域２０ａおよび第３領域２０ｃの形成工程において、必要な差Ｄ１２および差Ｄ３２の大きさに応じて、エッチングの深さを自由に選択できる。
【００６６】
また、上記実施形態では、チャンネル溝３１と半田閉込溝３２とを一括形成しているが、チャンネル溝３１と半田閉込溝３２とを、各々別の工程にて作製してもよい。また、メサ部３０の側壁と半田閉込溝３２とには、異なる絶縁層が設けられてもよい。
【００６７】
また、上記実施形態では、隣り合う量子カスケード半導体レーザ１の間に平坦部２１が形成された構造を説明したが、素子分離時の劈開位置を高精度に制御できる場合は、平坦部２１を有しない構造としてもよい。
【００６８】
また、上記実施形態では、電流狭窄構造にダブルチャンネル構造を用いた量子カスケード半導体レーザ１を例示したが、電流狭窄構造はこれには限定されない。例えば、図１１に示されるように、電流狭窄構造に埋め込みヘテロストラクチャー構造を用いた量子カスケード半導体レーザ１Ａとしてもよい。この埋め込みヘテロストラクチャー構造は、ダブルチャンネル構造と同様に、コア層１３を含む半導体積層２０をメサ状にエッチングし、その両側を高抵抗半導体層３５で埋め込んで電流狭窄した構造である。また、コア層はエッチングせず、その上に積層されたコンタクト層、上部クラッド層等の半導体層をリッジ状にエッチングし、さらにその側面を絶縁膜でカバーすることで電流狭窄した、リッジ型構造等、他の任意の電流狭窄構造を用いることができる。
【産業上の利用可能性】
【００６９】
以上説明したように、本発明の実施形態によれば、側面における半田材の這い上がりを抑制する構造を有する量子カスケード半導体レーザ、レーザ装置および量子カスケード半導体レーザの製造方法を提供できる。
【符号の説明】
【００７０】
１…量子カスケード半導体レーザ、２…搭載部材、２ａ…搭載面、５…レーザ装置、１０…半導体基板（基板）、１０ａ…主面、１１…下部クラッド層（第１のクラッド層）、１３…コア層、１５…上部クラッド層（第２のクラッド層）、１６ａ…主面、２０…半導体積層、２０ａ…第１領域、２０ｂ…第２領域、２０ｃ…第３領域、２０ｄ…第１側面、２０ｅ…第２側面、２１…平坦部、３０…メサ部、３１…チャンネル溝（第２の溝）、３２…半田閉込溝（第１の溝）。４１…絶縁層、４１ａ…開口部（開口）、Ｍ１…エッチング保護膜（第１のマスク層）、Ｍ２…エッチング保護膜（第２のマスク層）、Ｍ２ａ…開口部（第１の開口部）、Ｍ２ｂ…開口部（第２の開口部）、Ｍ２ｃ…開口部（第１の開口部）、ＮＶ…法線軸、Ｓ…半田材。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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