(57)【特許請求の範囲】
【請求項１】
半導体基板の第１面側に形成した集積回路と前記集積回路に電気接続するＩ／Ｏパッドを有する半導体装置の製造方法であって、
前記半導体基板の第１面と反対側の面を第２の面とし、
（１）前記半導体基板の第２の面側に、開口を有するドライエッチング用レジストのパターンを形成する工程と、
（２）前記ドライエッチング用レジストをマスクとしてドライエッチング装置でＲＩＥモードでドライエッチングすることで、前記第２の面側から前記半導体基板の厚み方向の所定の位置までの第１の穴を形成し、該第１の穴の前記第２の面側の開口の直径を前記ドライエッチング用レジストの開口よりも大きくし、穴径が穴の底部に向けて細くなるテーパ状の穴の壁面を形成する工程と、
（３）前記ドライエッチング用レジストをマスクとしてドライエッチング装置でボッシュモードでドライエッチングすることで、前記第１の穴の底部から前記Ｉ／Ｏパッドに達する、前記ドライエッチング用レジストの開口と同じ径の円筒状の壁面を有する第２の穴を形成する工程と、
（４）前記第１の穴と前記第２の穴で構成される２段構成の貫通孔の壁面及び前記第２の面に、化学気相蒸着法で無機の絶縁膜を形成する工程と、
（５）前記絶縁膜の全面をドライエッチングすることで前記２段構成の貫通孔の壁面及び前記第２の面に前記絶縁膜を残しつつ前記Ｉ／Ｏパッド上の前記絶縁膜を除去する工程と、
（６）前記Ｉ／Ｏパッドと前記２段構成の貫通孔の壁面に金属膜で貫通電極を形成し、前記貫通電極に接続する前記第２の面の配線パターンを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、ソルダーレジストを印刷する工程を有し、該ソルダーレジストにより前記第１の穴を充填することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低コストで製造でき、かつ、接続信頼性の高い貫通電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＣＣＤやＣＭＯＳの半導体装置から成る固体撮像装置をカメラに装着して、デジタルカメラやビデオカメラとして使われることが多く、携帯電話に付設するカメラ機能としても固体撮像装置とレンズ系からなるカメラモジュールが内蔵されるようになってきた。これらの用途に対して、小型・軽量・薄型でかつ高解像度の固体撮像装置がさらに求められている。例えば、１０００万画素に及ぶ解像画素数を小型の固体撮像素子で実現するために、各画素の大きさを数μｍ四方程度に微細化することも行われている。
【０００３】
従来の固体撮像装置は、特許文献１のように、シリコン基板などの半導体基板の表面に片面露光プロセスにより集積回路の固体撮像素子とその回路パターンを作製する。そして、その半導体基板の表面側にガラス基板２０を貼り合わせ、その半導体基板を裏面から研磨して基板を薄くした上で、その半導体基板に貫通孔（スルー・シリコン・ビア：以下、ＴＳＶと略称する）を加工して、そのＴＳＶの内壁に導電物質を形成して貫通電極を形成し、半導体基板の表面に形成した固体撮像素子にて得られる画像情報の電気信号を貫通電極を介して半導体基板の裏面に導いて、その半導体基板の裏面に形成したＢＧＡ（ボール・グリッド・アレイ）方式の接続端子１６を通じて、外部回路へ電気接続する構造を製造していた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−００３８６３号公報
【特許文献２】特開２００７−０５３１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そのように、シリコン基板などの半導体基板に半導体素子を形成するには、素子形成面の片面露光プロセスによるが、半導体チップを多層積層するためには、貫通孔の壁面に絶縁膜を介して導体層を形成して成る貫通電極が必要となる。その貫通孔は通常プラズマを使用したドライエッチング法により形成されるが、エッチング深さは、通常の半導体プロセスの数倍以上、例えば２０〜５００μｍとなり、その分エッチング時間も長くなる。そのため、半導体基板に形成された半導体素子へのプラズマの影響が大きくなる。長時間プラズマに暴露されると、半導体基板表面の温度が上昇したり、プラズマの電界により半導体素子に不良が生じたりして問題である。
【０００６】
また、半導体基板の裏面まで貫通孔を形成する時間を短くするために、半導体基板の裏面をＣＭＰ（ケミカルメカニカルポリッシング）やエッチングで削って厚さを薄くするが、裏面を削るには時間がかかり製造コストが高くなる問題があった。
【０００７】
この貫通孔を低コストで形成するために、特許文献２のように、穴のドライエッチング加工用の開口を有するドライエッチング用フォトレジストを形成し、その開口よりも外側まで半導体基板を加工する等方エッチングを行ってテーパ状の第１の穴を形成する。その次に、異方性エッチングを行って、テーパ状の第１の穴の底面から半導体基板の下側のＩ／Ｏパッド１２の位置の絶縁膜まで、ドライエッチング用フォトレジストの開口の径で垂
直な円筒状の壁面を有する第２の孔を形成することが考えられる。こうして２段構成の貫通孔の下穴をＩ／Ｏパッド１２の位置の絶縁膜まで形成することが考えられる。
【０００８】
特許文献２の方法では、
（１）２段構成の貫通孔の下穴の壁面と底面に、絶縁膜を形成し、その絶縁膜上にエッチングレジスト用のＡｌ膜を形成する。
（２）更に、そのエッチングレジスト用のＡｌ膜上に、２段構成の貫通孔の底部に開口を有するエッチングレジストのパターンを形成する。
（３）次に、そのエッチングレジストの開口部に露出したＡｌ膜をエッチング液でエッチングする。
（４）次に、そのエッチングレジストを除去する。
（５）次に、２段構成の貫通孔の底部に開口を有するＡｌ膜をエッチングの保護膜として、その開口部分に露出した絶縁膜をドライエッチングにより除去する。
ここまでの工程で、Ｉ／Ｏパッド１２まで達する２段構成の貫通孔を製造する。
（６）次にＡｌ膜を除去する。
（７）次に、Ｉ／Ｏパッド１２に接続する２段構成の貫通孔の壁面に導体を形成する。
【０００９】
特許個文献２の方法では、こうして貫通電極を形成していた。しかし、特許文献２の方法では、以上のように、貫通電極の製造に多くの工程を必要とするので、製造コストが高い問題があった。また、複雑な製造工程が貫通電極の歩留まりを低下させ貫通電極の信頼性を低くする問題があった。
【００１０】
本発明は、上記の問題点に鑑みて提案するものであり、本発明が解決しようとする課題は、低コストな製造方法で製造でき、品質が高く信頼性が高い貫通電極を形成した半導体装置を得ることにある。
【課題を解決するための手段】
【００１５】
上記の課題を解決するための本発明は、
半導体基板の第１面側に形成した集積回路と前記集積回路に電気接続するＩ／Ｏパッドを有する半導体装置の製造方法であって、
前記半導体基板の第１面と反対側の面を第２の面とし、
（１）前記半導体基板の第２の面側に、開口を有するドライエッチング用レジストのパターンを形成する工程と、
（２）前記ドライエッチング用レジストをマスクとしてドライエッチング装置でＲＩＥモードでドライエッチングすることで、前記第２の面側から前記半導体基板の厚み方向の所定の位置までの第１の穴を形成し、該第１の穴の前記第２の面側の開口の直径を前記ドライエッチング用レジストの開口よりも大きくし、穴径が穴の底部に向けて細くなるテーパ状の穴の壁面を形成する工程と、
（３）前記ドライエッチング用レジストをマスクとしてドライエッチング装置でボッシュモードでドライエッチングすることで、前記第１の穴の底部から前記Ｉ／Ｏパッドに達する、前記ドライエッチング用レジストの開口と同じ径の円筒状の壁面を有する第２の穴を形成する工程と、
（４）前記第１の穴と前記第２の穴で構成される２段構成の貫通孔の壁面及び前記第２の面に、化学気相蒸着法で無機の絶縁膜を形成する工程と、
（５）前記絶縁膜の全面をドライエッチングすることで前記２段構成の貫通孔の壁面及び前記第２の面に前記絶縁膜を残しつつ前記Ｉ／Ｏパッド上の前記絶縁膜を除去する工程と、
（６）前記Ｉ／Ｏパッドと前記２段構成の貫通孔の壁面に金属膜で貫通電極を形成し、前記貫通電極に接続する前記第２の面の配線パターンを形成する工程とを有することを特徴とする半導体装置の製造方法である。
【００１６】
また、本発明は、上記の半導体装置の製造方法であって、ソルダーレジストを印刷する工程を有し、該ソルダーレジストにより前記第１の穴を充填することを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１７】
本発明によれば、半導体基板１０に、テーパ状の第１の穴１３ａと垂直な円筒状の壁面を有する第２の穴１３ｂとから成る２段構成の貫通孔１３を形成することで、その２段構成の貫通孔１３に、化学気相蒸着法で、壁面及び底部まで均一な高品質の無機の絶縁膜１４Ａが成膜される効果がある。
【００１８】
また、その絶縁膜１４Ａの全面をドライエッチングすることで２段構成の貫通孔１３の壁面及び半導体基板１０の第２の面に絶縁膜１４を残しつつＩ／Ｏパッド１２上の絶縁膜１４Ａを除去した構造が低コストで形成でき、かつ、Ｉ／Ｏパッド１２と２段構成の貫通孔１３の壁面に金属膜で均一な高品質の貫通電極１５が形成できる効果がある。こうして、低コストな製造方法で製造できる、品質が良く信頼性が高い貫通電極１５を形成した半導体装置が得られる効果がある。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態による半導体装置の概略構造を示す模式断面図である。
【図２】本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（その１）。
【図３】本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（その２）。
【図４】本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（その３）。
【図５】本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（その４）。
【図６】本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（その５）。
【図７】本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（その６）。
【図８】本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（その７）。
【図９】本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（その８）。
【図１０】本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（その９）。
【図１１】本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（その１０）。
【図１２】本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（その１１）。
【図１３】本発明の第１の実施形態による半導体装置の製造方法を示すプロセス図である（その１２）。
【図１４】本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（その１）。
【図１５】本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（その２）。
【図１６】本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（その３）。
【図１７】本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（その４）。
【図１８】本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（その５）。
【図１９】本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（その６）。
【図２０】本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（その７）。
【図２１】本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（その８）。
【図２２】本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（その９）。
【図２３】本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（その１０）。
【図２４】本発明の第２の実施形態による半導体装置の製造方法を示すプロセス図である（その１１）。
【発明を実施するための形態】
【００２０】
以下に添付図面を参照して、本発明の実施形態にかかる半導体装置を詳細に説明する。
【００２１】
＜第１の実施形態＞
以下、本発明の第１の実施形態に係る固体撮像装置の半導体装置を、図面を用いて詳細に説明する。図１は、本実施形態による半導体装置１００の概略構造を示す模式断面図である。なお、図１では、半導体基板１０の面に垂直な面で切断した半導体装置１００の断面図を示す。
【００２２】
図１のように、半導体装置１００は、固体撮像素子の集積回路１１を形成した半導体基板１０と、半導体基板１０に形成された集積回路１１の固体撮像素子の受光面（以下、こ
れを第１面とする）側に配設されたガラス基板２０と、半導体装置１００とガラス基板２０との間に所定の空間（キャビティ３２）を形成するためのスペーサであるキャビティダム３０を備える。半導体基板１０における集積回路１１が形成された面と反対側の面（以下、これを第２面とする）には、外部接続端子４０として、半田ボールが実装されている。
【００２３】
半導体基板１０には、例えばシリコン（１１１）基板を半導体基板１０Ａとして、半導体基板１０Ａの厚さを１００μｍ以下に薄くした半導体基板１０を用いる。半導体基板１０の第１面側に形成する集積回路１１は、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサやＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）センサやフォトダイオードなどの固体撮像素子を形成した集積回路１１である。そして、半導体基板１０の第１面側には、集積回路１１の、絶縁層１２ｂ上に形成した配線１２ａのパターンの一部を用いてＩ／Ｏパッド１２を形成する。
【００２４】
半導体基板１０には、その第２面側から第１面まで貫通してＩ／Ｏパッド１２に達する２段構成の貫通孔１３を形成する。その２段構成の貫通孔１３の側壁には絶縁膜１４を形成し、その絶縁膜１４の壁面に金属で形成した貫通電極１５を形成する。貫通電極１５は、Ｉ／Ｏパッド１２と半導体基板１０の第２面の配線パターン４１とを電気接続する。すなわち、貫通電極１５が、半導体基板１０の配線をＩ／Ｏパッド１２から第２面側の配線パターン４１まで引き出す。
【００２５】
そして、半導体基板１０の配線パターン４１が形成された第２面側を保護する絶縁樹脂のソルダーレジスト４２を形成し、ソルダーレジスト４２の開口４３に露出した配線パターン４１上に半田ボールを形成することで外部接続端子４０を形成する。
【００２６】
半導体基板１０の２段構成の貫通孔１３は、第２面側に広い開口部分を有しテーパ状に穴径が細くなる第１の穴１３ａを有するが、形状がテーパ状であるので、第１の穴１３ａ全体がソルダーレジスト４２で充填できる効果がある。
【００２７】
集積回路１１は、例えばＣＭＯＳセンサやフォトダイオードで集積回路１１を形成する場合、ＣＭＯＳセンサやフォトダイオードなどの半導体素子から成る固体撮像素子の１つの画素を半導体基板１０の第１面に２次元アレイ状に複数配列した構成を形成する。
【００２８】
そして、半導体基板１０の第１面側の集積回路１１の固体撮像素子の画素が形成された領域には、各画素に応じたＲＧＢのカラーフィルタやパッシベーション層を含むカラーフィルタ層５０を形成する。
【００２９】
なお、カラーフィルタ層５０の部分には、半導体基板１０の第１面における集積回路１１の固体撮像素子が形成されていない領域を覆う遮光膜も形成することができる。そして、カラーフィルタ層５０の表面に、集積回路１１の各固体撮像素子と対応する箇所に集光用のマイクロレンズアレイ５１を形成する。
【００３０】
更に、透明なガラス基板２０上に、その半導体基板１０のカラーフィルタ層５０とマイクロレンズアレイ５１の周辺を囲むスペーサとなるキャビティダム３０を形成する。そして、そのガラス基板２０のキャビティダム３０を半導体基板１０の第１面に接着する。そうすることで、透明なガラス基板２０で半導体基板１０の第１面のマイクロレンズアレイ５１の下側を覆い、マイクロレンズアレイ５１の側面をキャビティダム３０で覆う。そうして、半導体基板１０の集積回路１１とカラーフィルタ層５０とマイクロレンズアレイ５１の全方向をガラス基板２０とキャビティダム３０とで塞いだキャビティ３２を形成する。
【００３１】
半導体基板１０の第１面側には、集積回路１１の配線１２ａの一部を用いてＩ／Ｏパッド１２が形成される。Ｉ／Ｏパッド１２のパターンを含む集積回路１１の配線１２ａは、例えばアルミニウム（Ａｌ）膜で形成することができる。ただし、集積回路１１の配線１２ａは、これに限定されず、銅（Ｃｕ）膜やチタニウム（Ｔｉ）膜や他の金属膜または合金膜もしくはそれらの積層膜など、種々の導電体膜を用いることが可能である。
【００３２】
更に、半導体基板１０の第１面に形成された集積回路１１の配線１２ａのパターンの一部で形成したＩ／Ｏパッド１２から、貫通電極１５によって半導体基板１０の第２面側にまで配線を引き出す。その貫通電極１５の配線を半導体基板１０の第２面に形成した配線パターン４１と外部接続端子４０に接続する。
【００３３】
貫通電極１５は、半導体基板１０を第２面側から貫通して第１面のＩ／Ｏパッド１２に達する２段構成の貫通孔１３（コンタクトホールともいう）を用いて形成する。すなわち、２段構成の貫通孔１３の壁面に絶縁膜１４を形成し、その絶縁膜１４上に金属膜で貫通電極１５を形成する。
【００３４】
２段構成の貫通孔１３内の壁面に形成する絶縁膜１４は、貫通電極１５と半導体基板１０との直接接触を防止する。また、絶縁膜１４は、半導体基板１０の第２面上にも延在し、その上に第２面側の配線パターン４１を形成することで、配線パターン４１と半導体基板１０との直接接触を防止する。
【００３５】
この貫通電極１５の金属膜を形成する際に第２面の配線パターン４１の導電層も一緒に形成する。また、貫通電極１５は、２段構成の貫通孔１３の底に露出しているＩ／Ｏパッド１２に電気的に接続させる。
【００３６】
貫通電極１５と配線パターン４１とは、同一の金属の導電層で形成する。貫通電極１５及び配線パターン４１を形成する導電層は、例えば、Ａｌ膜で形成することもでき、あるいは、ＴｉとＣｕとの積層膜を下地層としたＣｕ膜で導電層を形成することもできる。導電層の膜厚は、例えば５μｍ程度とすることができる。
【００３７】
配線パターン４１を形成した半導体基板１０の第２面側には、絶縁性のソルダーレジスト４２を形成しておく。ソルダーレジスト４２は、例えば感光性を備えたエポキシ系の絶縁樹脂を用いて形成することができる。そして、ソルダーレジスト４２には、外部接続端子４０の半田ボールが選択的にマウントされる開口４３を形成する。その開口４３に、液状の半田をセルフアラインさせて半田ボールをボールマウントして外部接続端子４０を形成する。
【００３８】
この、ソルダーレジスト４２は半導体基板１０を熱から保護する。また、ソルダーレジスト４２は２段構成の貫通孔１３の第２面側に開口したテーパ状の第１の穴１３ａを充填する。それにより、ソルダーレジスト４２のその充填部分がアンカーとなって第２面にソルダーレジスト４２を強固に固定する効果がある。これにより、ソルダーレジスト４２の第２面への密着信頼性を高くできる効果がある。
【００３９】
（製造方法）
次に、本実施形態による半導体装置１００の製造方法を、図面と共に詳細に説明する。図２〜図１３は、本実施形態による半導体装置１００の製造方法を示すプロセス図である。なお、本実施形態による半導体装置１００の製造方法では、１つのウエハに対して複数の半導体装置１００を作り込む、いわゆるＷ−ＣＳＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）技術を用いるが、以下では、説明の簡略化のため、１つのチップ（半導体装置１００）に着目する。
【００４０】
（工程１）
本実施形態では、まず、直径２０ｃｍ、３０ｃｍ、もしくは他のサイズのシリコンウェハの半導体基板１０Ａの表面（第１面）に多数の固体撮像素子から成る集積回路１１を形成する。また、集積回路１１の絶縁層１２ｂ上に形成した配線１２ａのパターンの一部でＩ／Ｏパッド１２を形成する。
【００４１】
そのように、半導体基板１０Ａの第１面側に集積回路１１を形成した後に、図２の断面図のように、第１面の固体撮像素子上に各画素に対応させて色分解用のカラーフィルタ層５０と集光用のマイクロレンズアレイ５１を順次形成する。なお、図２における半導体基板１０Ａの第１面の集積回路１１の配線１２ａの一部のＩ／Ｏパッド１２は、その上に貫通電極１５を形成する基礎にする導体パターンである。
【００４２】
（工程２）
次に、図３のように、透明なガラス基板２０上に、半導体基板１０Ａのカラーフィルタ層５０とマイクロレンズアレイ５１の周辺を囲むスペーサとするキャビティダム３０を形成する。
【００４３】
キャビティダム３０の材料としては、接着性に富む樹脂膜であって、熱硬化性のポリイミド、エポキシ樹脂、もしくはアクリルウレタン系の感光性樹脂を利用できる。その感光性樹脂をガラス基板２０に塗布後、露光・現像工程を有するフォトリソグラフィー法により、図３のように、ガラス基板２０上に、半導体基板１０のカラーフィルタとマイクロレンズを取り囲む位置の所望のパターンで、５０〜１００μｍ程度の厚さのキャビティダム３０を形成する。
【００４４】
（工程３）
続いて、図４のように、そのキャビティダム３０を半導体基板１０の第１面に接着することで、透明なガラス基板２０で半導体基板１０の第１面のマイクロレンズアレイ５１の下側を覆う。それにより、図５のように、半導体基板１０とガラス基板２０とキャビティダム３０で全方向を塞がれたキャビティ３２を形成する。こうして、ガラス基板２０とマイクロレンズアレイ５１との間にキャビティ３２の空隙を確保することで、各マイクロレンズの集光効果が損なわれることを防止できる。
【００４５】
（工程４）
次に、図５のように、半導体基板１０Ａを第２面側から薄型化する。この薄型化には、例えば研削とＣＭＰ（ケミカルメカニカルポリッシング）とウェットエッチングとを必要に応じて組み合わせることで行うことができる。また、薄型化後の半導体基板１０の膜厚は、略５０〜１００μｍ以下とすることが好ましい。これにより、半導体装置１００の剛性を維持しつつさらなる小型化および薄型化が可能になる。
【００４６】
（貫通電極（ＴＳＶ）の形成）
（工程５）
次に、図６のように、薄型化された例えば厚さが１００μｍの半導体基板１０の第２面にフォトリソグラフィにて厚さ１０μｍのドライエッチング用フォトレジスト６０を形成する。このドライエッチング用フォトレジスト６０は、半導体基板１０の表面にノボラック系のポジ型の感光性のドライエッチング用フォトレジスト６０をスピンコーターにて最終的に１０μｍ厚となる厚みに塗布してオーブンにて加熱（１３０℃）乾燥する。そのドライエッチング用フォトレジスト６０を露光装置で露光し現像することで、Ｉ／Ｏパッド
１２と対応する位置の２段構成の貫通孔１３を形成する領域に直径２０μｍの開口６１を持つパターンに形成する。
【００４７】
（工程６）
その後、ドライエッチング装置にて、ＳＦ６(６フッ化硫黄)ガスを主成分とするＯ２との混合ガスを用いて、ドライエッチング用フォトレジスト６０をマスクとして、半導体基板１０を第２面側からＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）モードで５分間ドライエッチングを行う。
【００４８】
これにより、図７のように、半導体基板１０の第２面側に、ドライエッチング用フォトレジスト６０の直径２０μｍの開口６１の下に、その開口６１の直径よりも大きい直径５０μｍの開口を有し、第１面側に向かうにつれて直径が小さくなるテーパ状で、深さが５０μｍの第１の穴１３ａを形成する。
【００４９】
（工程７）
次に、ＳＦ６によるエッチングとＣ４Ｆ８(パーフルオロシクロブタン)による側壁の保護膜形成を交互に行うボッシュ方式のドライエッチングを行う。このボッシュモードのドライエッチングは、コイル電圧２５００Ｗにて、エッチングステップ６秒、保護膜形成であるパッシベーションステップ２秒を交互に繰り返し、Ｉ／Ｏパッド１２に達するまで行う。
【００５０】
このボッシュモードのドライエッチングにより、図８に示すように、先に形成したテーパ状の第１の穴１３ａの底から半導体基板１０と絶縁層１２ｂを貫通して第１面側のＩ／Ｏパッド１２に達する５０μｍの深さの第２の穴１３ｂを形成する。この第２の穴１３ｂは、ドライエッチング用フォトレジスト６０の開口６１の直径と同じ大きさの２０μｍの直径で垂直な円筒状の壁面を有する穴に形成される。
【００５１】
以上により、先ず、半導体基板１０の第２面側から、開口径が５０μｍで、第２面側から第１面側に、テーパ状に直径が細くなる第１の穴１３ａを形成し、更に、その第１の穴１３ａの底部からＩ／Ｏパッド１２に達する直径２０μｍで垂直な円筒状の壁面を有する第２の穴１３ｂを形成する。こうして厚さ１００μｍの半導体基板１０を貫通してＩ／Ｏパッド１２に達する、第１の穴１３ａと第２の穴１３ｂとから成る２段構成の貫通孔１３を形成する。図８のように、２段構成の貫通孔１３の断面形状はワイングラス（あるいはカクテルグラス）形状に形成する。
【００５２】
２段構成の貫通孔１３の上部は壁面がテーパ状に上から下に行くにつれて直径がテーパ状に細くなる第１の穴１３ａで構成されているが、そのテーパ状の壁面が２段構成の貫通孔１３への絶縁膜１４Ａの成膜プロセス及び、その上への貫通電極１５の成膜プロセスに適している効果がある。
【００５３】
また、２段構成の貫通孔１３の第１の穴１３ａの底部から下部のＩ／Ｏパッド１２に達する第２の穴１３ｂの壁面が垂直な円筒状で穴径が一定であり、半導体基板１０の厚さが変わっても、２段構成の貫通孔１３の下部の孔の開口径が第２の穴１３ｂの穴径のままで変わらない。この構造が、２段構成の貫通孔１３の第１の穴１３ａの底部からＩ／Ｏパッド１２に至る壁面への安定した絶縁膜１４Ａの成膜プロセス及び、その上への貫通電極１５の成膜プロセスに適している効果がある。
【００５４】
（工程８）
次に、表層のドライエッチング用フォトレジスト６０を、アッシング装置でＯ２ガスを用いて剥離する。
（工程９）
次に、図９のように、シリコンの半導体基板１０の第２面と２段構成の貫通孔１３の壁面に絶縁膜１４Ａを成膜する。絶縁膜１４Ａは、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）などの無機絶縁膜で形成する。
【００５５】
無機の絶縁膜１４Ａを形成するために、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などを用いて絶縁膜１４Ａを形成することができる。例えば、プラズマＣＶＤ装置を用いて化学気相蒸着法でＳｉＯ２による絶縁膜１４Ａを成膜する場合は、材料ガスに、正珪酸四エチルＳｉ（ＯＣ２Ｈ５）４、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）などを用いてＳｉＯ２による絶縁膜１４Ａを成膜することができる。
【００５６】
実験の結果、プラズマＣＶＤ装置を用いて化学気相蒸着法で無機のＳｉＯ２の絶縁膜１４Ａを形成すると、２段構成の貫通孔１３の壁面及び２段構成の貫通孔１３底部まで均一な絶縁膜１４Ａが成膜された。均一な高品質の膜が成膜できるのは、２段構成の貫通孔１３がテーパ状の第１の穴１３ａと垂直な円筒状の壁面を有する第２の穴１３ｂとの複合体であることの効果である。
【００５７】
その絶縁膜１４Ａの各部での厚さは、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍でのＳｉＯ２の絶縁膜１４Ａは膜厚が１．５μｍに形成された。膜形成が難しいとされる２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面には０．６μｍの膜厚の絶縁膜１４Ａが形成された。そして、２段構成の貫通孔１３の第２の穴１３ｂの底のＩ／Ｏパッド１２上には０．５μｍの膜厚の絶縁膜１４Ａが形成された。
【００５８】
（工程１０）
次いで、図１０のように、レジストマスクは使用せずに、酸化膜のドライエッチング装置にて、ＳＦ６ガスを主成分とするＣ４Ｆ８ガスとの混合ガスを用いて、半導体基板１０の全面に渡ってエッチングを行い、２段構成の貫通孔１３の穴底部の０．５μｍのＳｉＯ２膜を除去して穴底のＩ／Ｏパッド１２を露出させるまでエッチングを行う。
【００５９】
この工程を実験した結果、２段構成の貫通孔１３の穴底部の０．５μｍのＳｉＯ２膜を除去して穴底のＩ／Ｏパッド１２を露出させた場合に、２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面には、０．５μｍの膜厚の絶縁膜１４が残った。そして、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍には膜厚が０．７μｍの絶縁膜１４が残り、半導体基板１０の上面にも膜厚が０．７μｍの絶縁膜１４が残った。
【００６０】
すなわち、レジストマスクを使用しないで全面ドライエッチング処理によって、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２を露出させつつ、２段構成の貫通孔１３の側壁に絶縁膜１４を残し、半導体基板１０の第２面にも絶縁膜１４を残すことができる。このように、レジストマスクを使用しない製造方法で、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２のみを露出させように絶縁膜１４Ａをドライエッチングで除去し、それ以外の２段構成の貫通孔１３の壁面と半導体基板１０の第２面上とに絶縁膜１４を残すことができる。
【００６１】
このように、本実施形態では、２段構成の貫通孔１３をテーパ状の第１の穴１３ａと垂直な円筒状の壁面を有する第２の穴１３ｂとの複合体にすることで、レジストマスクを使用しない絶縁膜１４Ａの全面エッチング処理による低コストな手法で、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２を絶縁膜１４から露出させた構造を形成できる効果がある。
【００６２】
レジストマスクを使用しない絶縁膜１４Ａの全面エッチング処理による低コストな手法
で、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２を絶縁膜１４から露出させることができるのは、２段構成の貫通孔１３を構成するテーパ状の第１の穴１３ａと垂直な円柱状の第２の穴とが以下の構成を持つからである。
【００６３】
先ず、２段構成の貫通孔１３を構成する第２の穴１３ｂが、直径２０μｍ程度の垂直な円柱状であるが、その深さが直径の４倍以下（第２の穴１３ｂの直径が１８μｍの場合に第２の穴１３ｂの深さが７０μｍ以下）で比較的浅いため、工程９で化学気相蒸着法で絶縁膜１４Ａを形成すると、第２の穴１３ｂの壁面に均一な絶縁膜１４Ａが比較的厚く成膜されるからである。
【００６４】
次に、本実施形態で、２段構成の貫通孔１３を構成する第１の穴１３ａの開口の直径が５０μｍで深さが５０μｍで、その底部の直径が３０μｍある場合は、テーパ状の壁面の傾きはａｒｃｔａｎ（５０／１０）＝７９度ある。２段構成の貫通孔１３を構成する第１の穴１３ａのテーパ状の壁面の傾きが８０度以下の場合に、絶縁膜１４Ａを成膜するための化学気相蒸着法の材料ガスが第１の穴１３ａ内を妨害されずに自由に流通して第２の穴１３ｂにまで達することができる効果がある。
【００６５】
また、第１の穴１３ａのテーパ状の壁面の傾きは６０度以上あることが望ましい。その理由は、第１の穴１３ａを半導体基板１０の厚さの半分程度の深さまで形成する場合に、第１の穴の開口の直径を、（第１の穴１３ａの底部の直径）＋（半導体基板１０の厚さ／２）よりも小さくして、貫通電極１５の開口の直径を半導体基板１０の厚さよりも小さくすることが望ましいからであある。
【００６６】
以上の理由により、第１の穴１３ａのテーパ状の壁面の傾きは６０度以上８０度以下の傾きが望ましい。なお、テーパ状の壁面の傾きは、半導体基板１０のエッチングのプロセス条件を調整することで制御することができる。
【００６７】
（工程１１）
次に、スパッタリング装置を使用し、図１１のように、半導体基板１０の第２面と２段構成の貫通孔１３の内壁と底面にＡｌ層による金属膜を堆積して貫通電極１５を形成する。貫通電極１５は、シリコン基板の半導体基板１０の表裏を電気的に導通するためのスルー・シリコン・ビア（ＴＳＶ）である。
【００６８】
実験の結果、２段構成の貫通孔１３の上部の第１の穴１３ａのテーパ形状の壁面、２段構成の貫通孔１３の下部の第２の穴１３ｂの垂直な円筒状の壁面、及び２段構成の貫通孔１３の底までＡｌ層による金属膜が均一に成膜されて貫通電極１５が形成できた。そして、２段構成の貫通孔１３の上端の開口部近傍でのＡｌ層の膜厚は６μｍ、一番膜が付きにくい２段構成の貫通孔１３の下部の第２の穴１３ｂの垂直な円筒状の壁面に０．２μｍ、２段構成の貫通孔１３の孔底のＩ／Ｏパッド１２の上に０．３μｍの膜厚のＡｌの金属層が形成できた。
【００６９】
このように、２段構成の貫通孔１３をテーパ状の第１の穴１３ａと垂直な円筒状の壁面を有する第２の穴１３ｂとの複合体にすることで、真空成膜方式により２段構成の貫通孔１３の内壁面に均一な高品質の貫通電極１５を形成することができる効果がある。
【００７０】
また、本実施形態では、金属層を成膜するために、スパッタ法に限られず、ＣＶＤ法の真空成膜方式を用いても、２段構成の貫通孔１３の壁面に欠陥を生じることなく良好に金属層を成膜することができる効果がある。
【００７１】
（工程１２）
次に、半導体基板１０の第２面側を覆う金属層の上にフォトリソグラフィにてフォトレジストを形成する。次に、このフォトレジストで保護された金属層以外のパターンをエッチングして除去することで、半導体基板１０の第２面に配線パターン４１を形成する。
【００７２】
（工程１３）
次に、配線パターン４１が形成された半導体基板１０の第２面側にソルダーレジストの溶液を塗布する。次に、このソルダーレジストを乾燥し、次にフォトリソグラフィ工程およびエッチング工程にてパターニングする。それにより、図１２に示すように、外部接続端子４０の半田ボールをマウントする箇所に開口４３が形成されたソルダーレジスト４２を形成する。
【００７３】
半導体基板１０の第２面側には、広い開口部分を有しテーパ状に穴径が細くなる第１の穴１３ａを有するが、形状がテーパ状であるので、第１の穴１３ａ全体がソルダーレジスト４２で充填できる効果がある。
【００７４】
（工程１４）
次に、既存のボールマウント装置を用いることで、図１３に示すように、ソルダーレジスト４２の開口４３に露出した配線パターン上に半田ボールを搭載して外部接続端子４０を形成する。
【００７５】
（工程１５）
次に、例えばダイヤモンドカッターやレーザ光を用いて半導体基板１０をスクライブ領域に沿ってダイシングすることで、シリコンの半導体基板１０に２次元アレイ状に形成された半導体装置１００を個片化する。
【００７６】
以上のように、本実施形態による半導体装置１００は、第１面に半導体素子としての集積回路１１が形成された半導体基板１０に、その第２面から第１面のＩ／Ｏパッド１２に達する、テーパ状の第１の穴１３ａと円筒状の壁面を有する第２の穴１３ｂからなる２段構成の貫通孔１３を形成する。それにより、その２段構成の貫通孔１３に高品質の絶縁膜１４と高品質の金属層の貫通電極１５（ＴＳＶ）が形成でき、集積回路１１の配線と第２面側の配線パターン４１とを高品質の貫通電極１５で電気接続した半導体装置１００が得られる効果がある。
【００７７】
なお、この第１の穴１３ａと第２の穴１３ｂの深さは必ずしも同じ深さに形成しなくても良く、半導体基板１０の厚み方向の所定の位置まで第１の穴１３ａを形成し、その下に第２の穴１３ｂを形成することで、本発明の効果が得られる。
【００７８】
＜第２の実施形態＞
第２の実施形態は、固体撮像装置以外の半導体装置を製造する点で第１の実施形態と相違する。また、第２の実施形態では、金属層に銅を用いて貫通電極１５（ＴＳＶ）及び配線パターン４１を形成する。
【００７９】
（製造方法）
以下で、第２の実施形態の半導体装置の製造方法を、図面を参照して説明する。
【００８０】
（工程１）
本実施形態では、まず、図１４の断面図のように、シリコンウェハの半導体基板１０Ａの表面に集積回路１１と、その集積回路１１の絶縁層１２ｂ上に形成した配線１２ａの一部を用いてＩ／Ｏパッド１２を形成する。
【００８１】
（工程２）
次に、図１５のように、半導体基板１０Ａに支持基板１２を貼り付けて一体構造を形成する。こうすることで、この一体構造の剛性を高め、半導体基板１０Ａをハンドリングし易くし、半導体基板１０Ａの厚みを１０μｍ〜５０μｍ程度に薄くする構造を形成する加工の加工精度や歩留まりを向上させる。
【００８２】
すなわち、図１５のように、先ず、シリコンの半導体基板１０Ａの表面の集積回路１１とＩ／Ｏパッド１２を覆うシリコン窒化膜等のパッシベーション膜３３を形成し、さらにこのパッシベーション膜３３上に、接着層３４を塗布し、半導体基板１０Ａに接着層３４を介して支持基板１２を貼り合わせる。支持基板１２は、石英やガラス、シリコンウエハ等を用いることができる。
【００８３】
接着層３４は、素子面電極４や半導体素子や層間絶縁膜を保護する機能も有している。接着層３４は、薄膜化した半導体基板１０の裏面加工をした後に半導体基板１０と支持基板１２とを引き剥がすことができる剥離可能な材質を用いる。すなわち、接着層３４には、例えば、熱可塑性の接着剤を用いる。熱可塑性の接着剤は、加熱により軟化させて、貼り合わせ、引き剥がしを行うことができる。
【００８４】
また、支持基板１２に石英やガラスなどの透明な材料を用い、接着層３４には紫外線硬化樹脂を用いて半導体基板１０に支持基板１２を張り合わせることができる。この場合に支持基板１２から半導体基板１０を剥離する方法は、レーザーによる貼り合わせ面の局所加熱や、全体の加熱によって引き剥がすことができる。
【００８５】
（工程３）
次に、図１６のように、半導体基板１０Ａの裏面を削ろことで厚さを薄くする。半導体基板１０Ａの裏面を削る方法としては、研削、研磨等があるが、特に、ドライポリッシュやエッチング、あるいはＣＭＰ（ケミカルメカニカルポリッシング）を実施することが好ましい。こうして削ることで、半導体基板１０の厚さを１００μｍ以下、望ましくは５０μｍ以下の厚さに形成する。また、半導体基板１０を多数積層した半導体装置の厚みを薄くするためには、半導体基板１０の厚みは３０μｍ以下に薄くする方が良い。
【００８６】
（貫通電極（ＴＳＶ）の形成）
次に、以下の工程４から工程１１により金属層に銅を用いた貫通電極（ＴＳＶ）１５及び配線パターン４１を形成する。
【００８７】
（工程４）
次に、図１７のように、薄型化された例えば厚さが１００μｍの半導体基板１０の第２面にフォトリソグラフィにて厚さ１０μｍのドライエッチング用フォトレジスト６０を形成する。そのドライエッチング用フォトレジスト６０を露光装置で露光し現像することで、Ｉ／Ｏパッド１２と対応する位置の２段構成の貫通孔１３を形成する領域に直径２０μｍの開口６１を持つパターンに形成する。
【００８８】
（工程５）
その後、ドライエッチング装置にて、ＳＦ６(６フッ化硫黄)ガスを主成分とするＯ２との混合ガスを用いて、ドライエッチング用フォトレジスト６０をマスクとして、半導体基板１０を第２面側からＲＩＥモードで５分間ドライエッチングを行う。
【００８９】
これにより、図１８のように、半導体基板１０の第２面側に、ドライエッチング用フォトレジスト６０の直径２０μｍの開口６１の下に、その開口６１の直径よりも大きい直径５０μｍの開口を有し、第１面側に向かうにつれて直径が小さくなるテーパ状で、深さが
５０μｍの第１の穴１３ａを形成する。
【００９０】
（工程６）
次に、ＳＦ６によるエッチングとＣ４Ｆ８(パーフルオロシクロブタン)による側壁の保護膜形成を交互に行うボッシュ方式のドライエッチングを行う。このボッシュモードのドライエッチングにより、図１９のように、先に形成したテーパ状の第１の穴１３ａの底から、シリコンの半導体基板１０と絶縁層１２ｂを貫通して半導体基板１０の絶縁層１２ｂの底のＩ／Ｏパッド１２に達する５０μｍの深さの第２の穴１３ｂを形成する。この第２の穴１３ｂは、ドライエッチング用フォトレジスト６０の開口６１の直径と同じ大きさの２０μｍの直径で垂直な円筒状の壁面を有する穴に形成される。
【００９１】
以上により、先ず、半導体基板１０の第２面側から、開口径が５０μｍで、第２面側から第１面側に、テーパ状に直径が細くなる第１の穴１３ａが形成され、更に、その第１の穴１３ａの底部からＩ／Ｏパッド１２に達する直径２０μｍで垂直な円筒状の壁面を有する第２の穴１３ｂが形成される。こうして厚さ１００μｍの半導体基板１０を貫通してＩ／Ｏパッド１２に達する、第１の穴１３ａと第２の穴１３ｂとから成る２段構成の貫通孔１３が形成される。図８のように、２段構成の貫通孔１３の断面形状はワイングラス（あるいはカクテルグラス）形状に形成される。
【００９２】
このように、本実施形態では、第１の実施形態と同様に、２段構成の貫通孔１３の上部は壁面がテーパ状に上から下に行くにつれて直径がテーパ状に細くなる第１の穴１３ａで構成されているが、そのテーパ状の壁面が２段構成の貫通孔１３への絶縁膜１４Ａの成膜プロセス及び、その上への貫通電極１５の成膜プロセスに適している効果がある。
【００９３】
また、２段構成の貫通孔１３の第１の穴１３ａの底部から下部のＩ／Ｏパッド１２に達する第２の穴１３ｂの壁面が垂直な円筒状で穴径が一定であり、半導体基板１０の厚さが変わっても、２段構成の貫通孔１３の下部の孔の開口径が第２の穴１３ｂの穴径のままで変わらない。この構造が、２段構成の貫通孔１３の第１の穴１３ａの底部からＩ／Ｏパッド１２に至る第２の穴１３ｂの壁面への安定した絶縁膜１４Ａの成膜プロセス及び、その上への貫通電極１５の成膜プロセスに適している効果がある。
【００９４】
（工程７）
次に、表層のドライエッチング用フォトレジスト６０を、アッシング装置でＯ２ガスを用いて剥離する。
（工程８）
次に、図２０のように、シリコンの半導体基板１０の第２面と２段構成の貫通孔１３の壁面に絶縁膜１４Ａを成膜する。絶縁膜１４Ａは、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）などの無機絶縁膜で形成する。
【００９５】
無機の絶縁膜１４Ａを形成するために、ＣＶＤなどを用いて絶縁膜１４Ａを形成する。プラズマＣＶＤ装置を用いて化学気相蒸着法で無機のＳｉＯ２の絶縁膜１４Ａを形成すると、２段構成の貫通孔１３の壁面及び２段構成の貫通孔１３底部まで均一な絶縁膜１４Ａが成膜される。均一な高品質の膜が成膜できるのは、２段構成の貫通孔１３がテーパ状の第１の穴１３ａと垂直な円筒状の壁面を有する第２の穴１３ｂとの複合体であることの効果である。
【００９６】
その絶縁膜１４Ａの各部での厚さは、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍でのＳｉＯ２の絶縁膜１４Ａは膜厚が１．５μｍに形成される。２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面には０．６μｍの膜厚の絶縁膜１４Ａが形成される。そして、２段構成の貫通孔１３の第２の穴１３ｂの底のＩ／Ｏパッド１２上には０．５μｍの膜厚の絶縁膜１４Ａが形成される。
【００９７】
（工程９）
次いで、レジストマスクは使用せずに、酸化膜エッチング装置にて、ＳＦ６ガスを主成分とするＣ４Ｆ８ガスとの混合ガスを用いて、半導体基板１０の全面に渡ってエッチングを行う。図２１のように、２段構成の貫通孔１３の穴底部の０．５μｍのＳｉＯ２膜を除去して穴底にＩ／Ｏパッド１２を露出させるまでエッチングを行う。これにより、２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面には、０．５μｍの膜厚が残り、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍の膜厚は、０．７μｍ、半導体基板１０の上面の膜厚も０．７μｍ残すことができる。
【００９８】
すなわち、レジストマスクを使用しない全面エッチング処理によって、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２を露出させつつ、２段構成の貫通孔１３の側壁に絶縁膜１４を残し、半導体基板１０の第２面にも絶縁膜１４を残すことができる。このように、レジストマスクを使用しない製造方法で、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２のみを露出させように絶縁膜１４Ａをエッチングで除去し、それ以外の２段構成の貫通孔１３の壁面と半導体基板１０の第２面上とに絶縁膜１４を残すことができる。
【００９９】
（工程１０）
次に、スパッタリング装置を使用し、図２２のように、半導体基板１０の第２面と２段構成の貫通孔１３の内壁に、チタンナイトライド（ＴｉＮ）またはタンタルナイトライド（ＴａＮ）などの拡散防止層を成膜する。あるいは、この拡散防止層をＣＶＤ法で成膜しても良い。
【０１００】
（工程１１）
次に、スパッタリング法で銅のシード層を形成し、電解めっき法により銅を厚く形成して導電層を形成する。なお、銅のシード層形成はスパッタリング法に代えて、無電解銅めっきで行っても良い。このような工程を経て、金属層として銅を使った貫通電極１５を形成する。貫通電極１５は、シリコンの半導体基板１０の表裏を電気的に導通するためのスルー・シリコン・ビア（ＴＳＶ）である。
【０１０１】
このように、真空成膜方式により２段構成の貫通孔１３の内壁面に拡散防止層を成膜した上で、銅の金属層を形成して、均一な高品質の貫通電極１５を形成できる。これにより、２段構成の貫通孔１３の底部まで欠陥を生じることなく成膜することができる。
【０１０２】
（工程１２）
次に、半導体基板１０の第２面側を覆う金属層の上にフォトリソグラフィにてフォトレジストを形成する。次に、このフォトレジストで保護された金属層以外のパターンをエッチングして除去することで、図２３のように、半導体基板１０の第２面に配線パターン４１を形成する。
【０１０３】
（工程１３）
次に、図２４のように、支持基板１２から半導体基板１０を引き剥がす。すなわち、接着層３４に熱可塑性の接着剤を用た場合は、加熱により熱可塑性の接着剤を軟化させて、支持基板１２から半導体基板１０の引き剥がしを行う。また、紫外線硬化樹脂の接着層３４を使って、張り合わせた場合は、レーザーによる貼り合わせ面の局所加熱や、全体の加熱によって支持基板１２から半導体基板１０を引き剥がす。
【実施例】
【０１０４】
以下、本発明で２段構成の貫通孔１３を形成する実施例を説明する。
＜実施例１＞
先ず、第２の実施形態の工程１から工程３の処理により、図１７のように、薄型化された厚さが８０μｍの半導体基板１０を形成した。
【０１０５】
（工程１）
そうして薄型化された厚さが８０μｍの半導体基板１０の第２面にフォトリソグラフィにて厚さ１０μｍのドライエッチング用フォトレジスト６０を形成した。このドライエッチング用フォトレジスト６０は、Ｉ／Ｏパッド１２と対応する位置の２段構成の貫通孔１３を形成する領域に直径２０μｍの開口６１を持つパターンに形成した。
【０１０６】
（工程２）
その後、ドライエッチング装置を用いて、開口６１を有するドライエッチング用フォトレジスト６０をマスクとして、厚さ８０μｍの半導体基板１０の第２面側から、ＳＦ６(６フッ化硫黄)ガスの流量を１００ｓｃｃｍとし、Ｏ２ガスの流量を２５０ｓｃｃｍとして、コイル電圧を２６００ＷにしたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）モードで、６分間ドライエッチングを行った。
【０１０７】
これにより、図１８のように、半導体基板１０の第２面側に、ドライエッチング用フォトレジスト６０の直径２０μｍの開口６１の下に、その開口６１の直径よりも大きい直径６０μｍの開口を有し、第１面側に向かうにつれて直径が小さくなるテーパ状で、深さが４５μｍの第１の穴１３ａが形成された。
【０１０８】
（工程３）
次に、ドライエッチング装置で、ＳＦ６ガスの流量を２５０ｓｃｃｍにしてコイル電圧を２０００Ｗにて２．５秒のエッチングステップを行い、次に、Ｃ４Ｆ８(パーフルオロシクロブタン)の流量を２５０ｓｃｃｍにしてコイル電圧を２０００Ｗにて１秒間、側壁の保護膜形成を行うパッシベーションステップを行い、両ステップを交互に行うサイクルを繰り返した。このボッシュ方式のドライエッチングのサイクルを７０回、４分５秒間行った。
【０１０９】
これにより、図１９に示すように、先に形成したテーパ状の第１の穴１３ａの底から半導体基板１０の第１面側のＩ／Ｏパッド１２に達する３５μｍの深さの第２の穴１３ｂが形成された。そして、この第２の穴１３ｂは、ドライエッチング用フォトレジスト６０の開口６１の直径と同じ大きさの２０μｍの直径で垂直な円筒状の壁面を有する穴に形成された。
【０１１０】
以上により、先ず、半導体基板１０の第２面側から、開口径が６０μｍで、第２面側から第１面側に、テーパ状に直径が細くなる第１の穴１３ａが４５μｍの深さで形成された。そして、その第１の穴１３ａの底部からＩ／Ｏパッド１２に達する深さが３５μｍで直径が２０μｍで垂直な円筒状の壁面を有する第２の穴１３ｂが形成された。
【０１１１】
こうして厚さ８０μｍの半導体基板１０を貫通してＩ／Ｏパッド１２に達する、第１の穴１３ａと第２の穴１３ｂとから成る２段構成の貫通孔１３が形成された。図１９のように、２段構成の貫通孔１３の断面形状はワイングラス（あるいはカクテルグラス）形状に形成された。
【０１１２】
（工程４）
次に、表層のドライエッチング用フォトレジスト６０を、アッシング装置でＯ２ガスを用いて剥離した。
（工程５）
次に、図２０のように、プラズマＣＶＤ装置を用いて、材料ガスに、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を用いた化学気相蒸着法で、半導体基板１０の第２面と２段構成の貫通孔１３の壁面に、無機のＳｉＯ２の絶縁膜１４Ａを成膜した。
【０１１３】
その結果、２段構成の貫通孔１３の壁面及び２段構成の貫通孔１３底部までＳｉＯ２の均一な絶縁膜１４Ａが成膜された。その絶縁膜１４Ａの各部での厚さは、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍で膜厚が１．５μｍに形成され、２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面には０．６μｍの膜厚の絶縁膜１４Ａが形成された。そして、２段構成の貫通孔１３の第２の穴１３ｂの底のＩ／Ｏパッド１２上には０．５μｍの膜厚の絶縁膜１４Ａが形成された。
【０１１４】
（工程６）
次いで、図２１のように、レジストマスクは使用せずに、酸化膜のドライエッチング装置にて、ＳＦ６ガスを主成分とするＣ４Ｆ８ガスとの混合ガスを用いて、半導体基板１０の全面に渡ってエッチングを行い、２段構成の貫通孔１３の穴底部の０．５μｍのＳｉＯ２膜を除去して穴底のＩ／Ｏパッド１２が露出されるまでエッチングを行った。
【０１１５】
この結果、２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面には、０．５μｍの膜厚の絶縁膜１４が残り、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍には膜厚が０．７μｍの絶縁膜１４が残り、半導体基板１０の上面にも膜厚が０．７μｍの絶縁膜１４が残った。
【０１１６】
すなわち、レジストマスクを使用しない全面エッチング処理によって、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２を露出させつつ、２段構成の貫通孔１３の側壁に絶縁膜１４を残し、半導体基板１０の第２面にも絶縁膜１４を残すことができた。このように、レジストマスクを使用しない製造方法で、２段構成の貫通孔１３の穴底部のＩ／Ｏパッド１２のみを露出させように絶縁膜１４Ａをエッチングで除去し、それ以外の２段構成の貫通孔１３の壁面と半導体基板１０の第２面上とに絶縁膜１４を残すことができた。
【０１１７】
（工程７）
次に、スパッタリング装置を使用し、図２２のように、半導体基板１０の第２面と２段構成の貫通孔１３の内壁と底面にＡｌ層による金属膜を堆積して貫通電極（ＴＳＶ）１５を形成した。
【０１１８】
その結果、Ａｌ層による金属膜が、２段構成の貫通孔１３の上部の第１の穴１３ａのテーパ形状の壁面、２段構成の貫通孔１３の下部の第２の穴１３ｂの垂直な円筒の壁面、及び２段構成の貫通孔１３の底まで均一に成膜されて貫通電極１５が形成できた。そして、Ａｌ層の金属膜の各部分の厚さは、２段構成の貫通孔１３の上端の第１の穴１３ａの開口部近傍で６μｍ、２段構成の貫通孔１３の下部の第２の穴１３ｂの垂直な円筒状の壁面で０．２μｍ、２段構成の貫通孔１３の孔底のＩ／Ｏパッド１２の上では０．３μｍの膜厚のＡｌ層の金属層が形成できた。
【０１１９】
＜実施例２＞
第２の実施形態の工程１から工程３の処理により、図１７のように、薄型化された厚さが９０μｍの半導体基板１０を形成した。
【０１２０】
（工程１）
そうして薄型化された厚さが９０μｍの半導体基板１０の第２面にフォトリソグラフィにて厚さ１０μｍのドライエッチング用フォトレジスト６０を形成した。このドライエッチング用フォトレジスト６０は、Ｉ／Ｏパッド１２と対応する位置の２段構成の貫通孔１
３を形成する領域に直径２０μｍの開口６１を持つパターンに形成した。
【０１２１】
（工程２）
その後、実施例１と同様にして、開口６１を有するドライエッチング用フォトレジスト６０をマスクとして、厚さ９０μｍの半導体基板１０の第２面側から、ＲＩＥモードでドライエッチングを行い、図１８のように、半導体基板１０の第２面側に、直径６０μｍの開口を有するテーパ状で深さが４５μｍの第１の穴１３ａを形成した。
【０１２２】
（工程３）
次に、ドライエッチング装置で、ＳＦ６ガスの流量を２５０ｓｃｃｍにしてコイル電圧を２０００Ｗにて２．５秒のエッチングステップを行い、次に、Ｃ４Ｆ８(パーフルオロシクロブタン)の流量を２５０ｓｃｃｍにしてコイル電圧を２０００Ｗにて１秒間、側壁の保護膜形成を行うパッシベーションステップを行い、両ステップを交互に行うサイクルを繰り返した。このボッシュ方式のドライエッチングのサイクルを９０回、５分１５秒間行った。
【０１２３】
これにより、図１９に示すように、先に形成したテーパ状の第１の穴１３ａの底から半導体基板１０の第１面側のＩ／Ｏパッド１２に達する４５μｍの深さの第２の穴１３ｂが形成された。そして、この第２の穴１３ｂは、ドライエッチング用フォトレジスト６０の開口６１の直径と同じ大きさの２０μｍの直径で垂直な円筒状の壁面を有する穴に形成された。
【０１２４】
以上により、先ず、半導体基板１０の第２面側から、開口径が６０μｍで、第２面側から第１面側に、テーパ状に直径が細くなる第１の穴１３ａが４５μｍの深さで形成された。そして、その第１の穴１３ａの底部からＩ／Ｏパッド１２に達する深さが４５μｍで直径が２０μｍで垂直な円筒状の壁面を有する第２の穴１３ｂが形成された。こうして厚さ９０μｍの半導体基板１０を貫通してＩ／Ｏパッド１２に達する、第１の穴１３ａと第２の穴１３ｂとから成る２段構成の貫通孔１３が形成された。図１９のように、２段構成の貫通孔１３の断面形状はワイングラス（あるいはカクテルグラス）形状に形成された。
【０１２５】
（工程４）
次に、実施例１と同様にして、表層のドライエッチング用フォトレジスト６０を、アッシング装置でＯ２ガスを用いて剥離した。
【０１２６】
（工程５）
次に、実施例１と同様にして、図２０のように、化学気相蒸着法で、半導体基板１０の第２面と２段構成の貫通孔１３の壁面に、無機のＳｉＯ２の絶縁膜１４Ａを成膜した。
【０１２７】
その結果、２段構成の貫通孔１３の壁面及び２段構成の貫通孔１３底部までＳｉＯ２の均一な絶縁膜１４Ａが成膜された。その絶縁膜１４Ａの各部での厚さは、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍で膜厚が１．５μｍに形成され、２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面には０．６μｍの膜厚の絶縁膜１４Ａが形成された。そして、２段構成の貫通孔１３の第２の穴１３ｂの底のＩ／Ｏパッド１２上には０．５μｍの膜厚の絶縁膜１４Ａが形成された。
【０１２８】
（工程６）
次に、実施例１と同様にして、図２１のように、レジストマスクは使用せずに、酸化膜のドライエッチング装置にて、ＳＦ６ガスを主成分とするＣ４Ｆ８ガスとの混合ガスを用いて、半導体基板１０の全面に渡ってエッチングを行い、２段構成の貫通孔１３の穴底部の０．５μｍのＳｉＯ２膜を除去して穴底のＩ／Ｏパッド１２が露出されるまでエッチン
グを行った。
【０１２９】
この結果、２段構成の貫通孔１３の第２の穴１３ｂの垂直な円筒状の壁面には、０．５μｍの膜厚の絶縁膜１４が残り、２段構成の貫通孔１３の第１の穴１３ａの開口部近傍には膜厚が０．７μｍの絶縁膜１４が残り、半導体基板１０の上面にも膜厚が０．７μｍの絶縁膜１４が残った。
【０１３０】
（工程７）
次に、スパッタリング装置を使用し、図２２のように、半導体基板１０の第２面と２段構成の貫通孔１３の内壁に、チタンナイトライド（ＴｉＮ）の拡散防止層を成膜した。
【０１３１】
（工程８）
次に、スパッタリング法で銅のシード層を形成した。
（工程９）
次に、電解めっき法により銅を厚く形成して導電層を形成して貫通電極（ＴＳＶ）１５を形成した。
【０１３２】
その結果、銅層による金属膜が、２段構成の貫通孔１３の上部の第１の穴１３ａのテーパ形状の壁面、２段構成の貫通孔１３の下部の第２の穴１３ｂの垂直な円筒状の壁面、及び２段構成の貫通孔１３の底まで均一に成膜されて貫通電極１５が形成できた。
【０１３３】
なお、本発明は、以上の実施例及び実施形態で説明した構成に限定されない。例えば、以上の実施形態では、２段構成の貫通孔１３を形成する際に、半導体基板１０の第２面側からＲＩＥモードでをエッチングしてテーパ状の第１の穴１３ａを形成し、次にその第１の穴１３ａの底部からボッシュモードで垂直な円筒状の壁面を有する第２の穴１３ｂを形成した。しかし、本発明はこの手順に限定されるものでは無く、以下の手順で２段構成の貫通孔１３を形成することもできる。
【０１３４】
例えば、本発明は、開口６１を有するドライエッチング用フォトレジスト６０をマスクとして半導体基板１０の第２面側からＩ／Ｏパッド１２の近くまでボッシュモードで直径２０μｍの垂直な円筒状の壁面を有する穴を形成して、次に、ＲＩＥモードで第２面側にドライエッチング用フォトレジスト６０の開口６１よりも大きな直径を有する第１の穴１３ａを形成することでワイングラス状の形を有する２段構成の貫通孔１３を形成することもできる。
【０１３５】
また、第１の実施形態では、２段構成の貫通孔１３の絶縁膜１４上にアルミニウム層をスパッタリングで成膜して貫通電極１５を形成し、第２の実施形態では、２段構成の貫通孔１３の絶縁膜１４上にスパッタリングで拡散防止層を形成した上で銅をめっきすることで貫通電極１５を形成したが、第１の実施形態と第２の実施形態の貫通電極１５の導電層を成膜する金属は適宜入れ替えて用いることができる。また、貫通電極１５の導電層を成膜する金属は適宜、Ａｌや銅以外の金属を用いることもできる。
【０１３６】
また、本発明の半導体装置の２段構成の貫通孔１３の形は、その軸に垂直な断面形状は、円形又は楕円形状、あるいは、四角形状に形成することができる。
【０１３７】
また、本発明で用いるドライエッチング用フォトレジスト６０は、フォトレジストに限定されず、電子線で描画することができるレジスト、あるいは、その他の手段で開口６１を形成することができるドライエッチング用レジストを用いることが可能である。
【０１３８】
また、本発明の半導体装置の半導体基板１０の材料はシリコン基板に限られず、他の材
料の半導体基板１０に対しても、本発明の実施形態と同様な形の２段構成の貫通孔１３をＩ／Ｏパッド１２上に形成して、その内壁面に化学気相蒸着法で絶縁膜１４Ａの層を形成して、それを全面ドライエッチングすることで２段構成の貫通孔１３の壁面に絶縁膜１４を残しつつＩ／Ｏパッド１２上の絶縁膜１４Ａを除去した構造が形成でき。その２段構成の貫通孔１３には、容易に均一な金属膜による高品質な貫通電極１５を形成できる効果がある。
【符号の説明】
【０１３９】
１００・・・半導体装置
１０、１０Ａ・・・半導体基板
１１・・・集積回路
１２・・・Ｉ／Ｏパッド
１２ａ・・・（集積回路の）配線
１２ｂ・・・絶縁層
１３・・・２段構成の貫通孔
１３ａ・・・第１の穴
１３ｂ・・・第２の穴
１４、１４Ａ・・・絶縁膜
１５・・・貫通電極、
２０・・・ガラス基板
３０・・・キャビティダム
３２・・・キャビティ
３３・・・パッシベーション膜
３４・・・接着層
４０・・・外部接続端子
４１・・・配線パターン
４２・・・ソルダーレジスト
４３・・・開口
５０・・・カラーフィルタ層
５１・・・マイクロレンズアレイ
６０・・・ドライエッチング用フォトレジスト
６１・・・開口
【図１】
0005810921.tif 000002
【図２】
0005810921.tif 000003
【図３】
0005810921.tif 000004
【図４】
0005810921.tif 000005
【図５】
0005810921.tif 000006
【図６】
0005810921.tif 000007
【図７】
0005810921.tif 000008
【図８】
0005810921.tif 000009
【図９】
0005810921.tif 000010
【図１０】
0005810921.tif 000011
【図１１】
0005810921.tif 000012
【図１２】
0005810921.tif 000013
【図１３】
0005810921.tif 000014
【図１４】
0005810921.tif 000015
【図１５】
0005810921.tif 000016
【図１６】
0005810921.tif 000017
【図１７】
0005810921.tif 000018
【図１８】
0005810921.tif 000019
【図１９】
0005810921.tif 000020
【図２０】
0005810921.tif 000021
【図２１】
0005810921.tif 000022
【図２２】
0005810921.tif 000023
【図２３】
0005810921.tif 000024
【図２４】
0005810921.tif 000025