(57)【特許請求の範囲】
【請求項１】
差動信号の一方となる第１信号を送信する第１トランジスタと、
前記差動信号の他方となる第２信号を送信する第２トランジスタと、
前記第１信号を伝送する第１ノードと、
前記第２信号を伝送する第２ノードと、
前記第１信号を受信する第３トランジスタと、
前記第２信号を受信する第４トランジスタと、
第３ノードと、
前記第１ノードと前記第３ノードの間に結合され、インビーダンス整合回路の一部となる第１回路と、
前記第２ノードと前記第３ノードの間に結合され、インビーダンス整合回路の一部となる第２回路と、
前記第３ノードと第１電源電圧ノードとの間に直列に結合される第１容量および第１抵抗を備え、差動信号に含まれるコモン・モード信号を減衰する第１電力減衰回路と、
前記第３ノードと前記第１電源電圧ノードとの間に直列に結合される第２容量および第２抵抗を備え、差動信号に含まれるコモン・モード信号を減衰する第２電力減衰回路と、
前記第３ノードに結合され、前記第１および第２トランジスタのそれぞれのドレイン端子にバイアスを供給する第１バイアス電源回路と、
を有し、
前記第１回路の回路構成は、前記第２回路の回路構成と同一であり、
前記第１回路のレイアウトは、前記第３ノードを通る中間境界線を軸として前記第２回路のレイアウトと略対称であり、
前記第１電力減衰回路のレイアウトは、前記中間境界線を軸として前記第２電力減衰回路のレイアウトと略対称であり、
前記第３ノードは、
前記中間境界線の延伸方向となる第１方向に延伸する第１メタル配線部分と、 前記第１メタル配線部分と同一の配線層で形成され、前記第１メタル配線部分の一端から前記第１ノードに向けて延伸する第２メタル配線部分と、
前記第１メタル配線部分と同一の配線層で形成され、前記第１メタル配線部分の一端から前記第２ノードに向けて延伸する第３メタル配線部分と、
前記第１メタル配線部分とは異なる配線層で形成され、前記第１方向と直交する前記第２方向に延伸する第４メタル配線部分と、
前記第１メタル配線部分の他端を前記第４メタル配線部分の中間点に結合するビアと、
を備え、
前記第１容量は、ＭＩＭ（Metal Insulator Metal）容量であり、前記第４メタル配線部分の一端に結合され、
前記第２容量は、ＭＩＭ容量であり、前記第４メタル配線部分の他端に結合される、
差動回路。
【請求項２】
請求項１記載の差動回路において、
前記第１および第２回路は、トランスの１次巻線を構成し、
前記トランスの１次巻線は、前記第１メタル配線部分と同一の配線層において、前記中間境界線を軸として略対称に形成されるリング状のメタル配線を備え、
前記第３ノードは、前記トランスの１次巻線の中点である、
差動回路。
【請求項３】
請求項２記載の差動回路において、さらに、
前記トランスの２次巻線を構成し、前記中間境界線を軸として略対称に形成されるリング状のメタル配線と、
前記トランスの２次巻線の中点と前記第１電源電圧ノードとの間に直列に結合される第３容量および第３抵抗を備え、差動信号に含まれるコモン・モード信号を減衰する第３電力減衰回路と、
前記トランスの２次巻線の中点と前記第１電源電圧ノードとの間に直列に結合される第４容量および第４抵抗を備え、差動信号に含まれるコモン・モード信号を減衰する第４電力減衰回路と、
前記トランスの２次巻線の中点に結合され、前記第３および第４トランジスタのそれぞれのゲート端子にバイアスを供給する第２バイアス電源回路と、
を有する、
差動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動回路に係り、特にマイクロ波帯またはミリ波帯の信号の差動増幅ならびにインピーダンス整合に好適な差動回路に関する。
【背景技術】
【０００２】
例えば、非特許文献１には、複数の差動増幅トランジスタ段ならびに各段間を結合するオンチップトランスフォーマを備え、ＣＭＯＳプロセスによって形成された高周波電力増幅器が示されている。オンチップトランスフォーマの１次巻線の中点には、前段の差動増幅トランジスタのドレイン用バイアス電圧が印加され、オンチップトランスフォーマの２次巻線の中点には、後段の差動増幅トランジスタのゲート用バイアスが抵抗を介して印加される。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】“A 60GHz 1V +12.3dBm Transformer-Coupled Wideband PA in 90nm CMOS,”、Proceedings of ISSCC 2008、p.560-561,635
【発明の概要】
【発明が解決しようとする課題】
【０００４】
マイクロ波以上の周波数帯域（３ＧＨｚ以上）における回路設計では集中定数素子だけでなく、分布定数素子を活用するモノリシック集積回路（ＭＭＩＣ）またはハイブリッド集積回路（ＨＩＣ）の技術が必要である。このことを、図１３に示される代表的なマイクロ波増幅器の回路構成を用いて説明する。図１３の回路構成を機能的に分類すると、信号電力を増大する能動増幅素子５０１，５０２，５０３、能動増幅素子の入出力インピーダンスを整合させることによって周波数特性を向上させるインピーダンス整合回路５０４，５０５，５０６，５０７、および、高周波信号を高周波領域５００に閉じ込めて直流電源端子５２３，５２４に接続するための電源回路（高周波チョーク５１０〜５１３、低周波ローパスフィルタ５１４〜５１９）がある。ＭＭＩＣの場合は高周波領域５００の回路を半導体プロセスの１チップに集積する。ＨＩＣの場合は高周波パッケージの中に半導体デバイスチップと受動素子回路のチップを複数実装して集積する。この回路構成は入力端子５２１と出力端子５２２がそれぞれ１つずつという構成のため、シングルエンド方式と呼ばれることがある。
【０００５】
整合回路はフィルタおよびインピーダンス変換器として動作するため、基本的に無損失素子であるインダクタと容量から構成される。ハイパス周波数特性の場合は直列容量または並列インダクタ、ローパス周波数特性の場合は直列インダクタまたは並列容量といった回路構成の選択肢がある。所望周波数が高くて波長がチップ寸法に匹敵するまたはチップ寸法より小さい場合、分布定数効果が強く現れるため、直列インダクタを伝送線路で、もしくは並列インダクタをショートスタブで、もしくは並列容量をオープンスタブで実現することも可能である。
【０００６】
電源回路は直流電流・電圧を能動素子に供給するために必要であるが、それによる所望高周波信号の漏洩損失を防止するためにＲＦチョークが直列に組み込まれている。マイクロ波以上の周波数では１／４波長伝送線路がＲＦチョークとしてしばしば用いられる。図１４（ａ）に示される代表的なＲＦチョークの回路構成を用いて動作原理を説明する。高周波端子５５１は、直列に１／４波長伝送線路５３１、伝送線路５３２、ＤＣボンディングパッド５３３およびボンディングワイヤ５４６を通して、低周波端子５５２と接続されている。１／４波長伝送線路５３１の高周波側が高インピーダンスになるため、低周波側が容量５４１と接地ビア５４２を介してグラウンドに接続される。更に、中間周波数の分離効果を向上するために、ダンピング抵抗５４３、容量５４４と接地ビア５４５を介してパッド５３３がグラウンドに接続される。高周波領域５２０のすぐ外側にパスコン５４７を並列につければさらに低周波の分離効果を向上できる。
【０００７】
図１４（ｂ）は図１４（ａ）の回路の反射周波数特性をシミュレーションから求めた結果である。１／４波長伝送線路５３１と並列容量５４１から構成されるＲＦチョークはグラフからわかるように実際に無損失ではない。▼記号（ｍ９〜ｍ１０）で示される所望周波数範囲では反射が無損失０ｄＢではない。また、所望周波数帯域より周波数が１／２以下の周波数範囲では反射が大きく落ち、分離効果がほとんどない結果、回り込みによる安定性劣化が生じやすくなる。さらに、１／４波長配線が占める面積が大きい課題がある。
【０００８】
増幅器の高周波回路部分を１チップに集積したマイクロ波モノリシック集積回路（ＭＭＩＣ）は２０年以上前から実用化され、高周波特性に対するボンディングワイヤの寄生成分による影響が排除され、所望周波数の特性の再現性が飛躍的に向上した。さらに、最近１０年間にＣＭＯＳプロセスは微細化が進み、ＭＯＳ素子の遮断周波数Ｆｔが１００ＧＨｚ以上に向上し、ミリ波周波数帯域（３０ＧＨｚ〜３００ＧＨｚ）まで適用できるようになってきた。その結果、ＣＭＯＳプロセスの高い再現性とデジタル回路混在可能な特長を活用し、大規模なマイクロ波／ミリ波回路を１チップ集積した例が多数報告されている。ただし、中高マイクロ波帯域では、オンチップのインダクタと容量を用いた低コストＭＭＩＣを実現しにくいため、ＦＥＴチップ、受動高周波回路基板および電源回路から構成されるハイブリッド集積回路（ＨＩＣ）が実用的である。以下の議論ではＭＭＩＣについて説明するが、ＨＩＣおよびミリ波回路にも適用できる議論であることを述べておく。
【０００９】
なお、本明細書では信号が左から入力され、右へ出力されるように説明および図の表示を統一化し、「左」「右」を「横」方向の意味で、「上」「下」を「縦」方向の意味で用いる。一般的に、差動回路は「横」の中間境界線に対して「上下」対称である。
【００１０】
図１３の回路はすでに述べたようにシングルエンド方式であり、入出力がそれぞれ１つしかないが、位相が１８０度異なる２信号を別々に増幅する差動増幅器について次に説明する。図１５は２つのシングルエンド方式増幅器を対称的に配置し、これらを共通の電源端子５２３，５２４に接続して構成した差動式増幅器を示している。入力端子５２１ａから入力される高周波信号は「上」半分（上半と記述）の回路によって増幅され、出力端子５２２ａから出力される。入力端子５２１ｂから入力される高周波信号は「下」半分（下半と記述）の回路によって増幅され、出力端子５２２ｂから出力される。上半回路と下半回路が同じ特性の場合、入力端子５２１ａと５２１ｂにそれぞれ同振幅逆相（振幅の大きさが同じで位相が１８０度異なる）の信号Ｖｉｎ＋とＶｉｎ−が入力されると、出力端子５２２ａと５２２ｂから同振幅逆相の信号が出力される。Ｖｉｎ＋とＶｉｎ−のように同振幅逆相の信号対は差動モード信号と呼ばれる。これに対し、同振幅同位相の信号対はコモン・モード信号と呼ばれる。
【００１１】
差動回路の動作は数学的に差動モードとコモン・モードに分離できる。入力が理想的な差動信号でもコモン・モード信号が存在する可能性がある。典型的な例として図１５では電源端子５２３，５２４から回路に侵入する電源ノイズ、または寄生電磁気結合によって回路に侵入する不要信号などがある。また、回路の特性ばらつきによる非対称性で周波数特性が非対称になることがある。したがって、出力は一般的に理想的ではない。非理想の差動信号から差動モードとコモン・モード信号成分は次のように分離できる。
【００１２】
簡易のために差動モード信号対を分けて述べるとき、正信号と負信号と呼ぶことにする。式（１）と式（２）はそれぞれ正信号の出力と負信号の出力である。振幅は数式上の便宜のために正信号と負信号の平均振幅値Ａと差分振幅値δＡで記述する。同じように位相は正信号と負信号の平均位相値φと差分位相値δφで記述する。正信号の位相がφ＋δφのとき、負信号の位相値はφ＋π−δφで表される。式（３）は式（１）と式（２）の右辺の共通（同相）部分であり、コモン・モード信号成分である。式（４）は式（１）と式（２）の右辺の逆符号（逆相）部分であり、差動モード信号成分である。
【００１３】
【数１】
0005788784.tif 000002
【００１４】
【数２】
0005788784.tif 000003
【００１５】
【数３】
0005788784.tif 000004
【００１６】
【数４】
0005788784.tif 000005
【００１７】
コモン・モード信号を取り除き、差動信号だけ残して出力するためには式（５）に示されるように正信号と負信号の差を求める。たとえば、バランというアナログ回路はよくこの式が用いられる。
【００１８】
【数５】
0005788784.tif 000006
【００１９】
差動式回路はシングルエンド式回路と比べて同相信号、特に電源回路から侵入する雑音に対して信号劣化耐性が優れている。たとえば、無線回路のように使用周波数が数ＧＨｚ以上、入力信号が極めて微弱な信号の場合、雑音耐性の高い差動式回路が有益である。
【００２０】
マイクロ波やミリ波帯域の回路では今までシングルエンド式回路が主流であった。これには例えば３つの理由が挙げられる。第１に、回路面積が増大することが挙げられる。第２に、差動式回路が必要とする対称性を備えた回路特性を実現することが実際上は容易でないことが挙げられる。第３に、差動式回路の設計作業がシングルエンド式回路の設計作業に比べて多くの手間を要することが挙げられる。すなわち、分布定数素子が多く使用されるＭＭＩＣでは素子間の寄生結合が発生しやすく、図１５のようにシングルエンド回路のレイアウト設計を２つ並べて差動回路を構築する方法では差動回路がシングルエンド回路より倍以上面積が大きくならないように複雑なパターンの電磁気解析が必須である。電磁気解析は膨大な時間がかかり、さらに、微調整でも最初から計算するため、差動回路のレイアウト設計が困難となる。
【００２１】
一方、最近では小型化・低コストが図れるＣＭＯＳプロセスのミリ波回路への適用によって、差動式ミリ波回路の開発が少しずつ増えてきた。マイクロ波帯またはミリ波帯の差動増幅器の一例として、非特許文献１に報告される回路がある。図１６はその概略的な回路図を示したものである。ＦＥＴ６３１〜６３４のゲートにそれぞれゲート・バイアス・インピーダンス６２１〜６２４が接続されている。ＦＥＴ６３１，６３２はゲート・バイアス・インピーダンス６２１，６２２、およびトランス６２５を介して信号源６３５と接続され、ＦＥＴ６３３，６３４はドレイン端子がトランス６２７を介して負荷６３６と接続されている。トランス６２５，６２７はシングル・差動変換およびインピーダンス整合に使われる。ＦＥＴ６３１，６３２のドレイン端子はトランス６２６、ゲート・バイアス・インピーダンス６２３，６２４を介してＦＥＴ６３３，６３４と接続されている。トランス６２６は増幅器段の間のインピーダンス整合に使われる。
【００２２】
ゲートバイアス電源６１０は、所定のバイアス電圧を抵抗を介してトランス６２５の２次巻線の中点に供給し、当該バイアス電圧は、トランス６２５およびゲート・バイアス・インピーダンス６２１，６２２を介してＦＥＴ６３１，６３２のゲートに印加される。同様に、ゲートバイアス電源６１２は、所定のバイアス電圧を抵抗を介してトランス６２６の２次巻線の中点に供給し、当該バイアス電圧は、トランス６２６およびゲート・バイアス・インピーダンス６２３，６２４を介してＦＥＴ６３３，６３４のゲートに印加される。また、ドレインバイアス電源６１１は、トランス６２６の１次巻線の中点に所定のバイアス電圧を供給し、当該バイアス電圧は、トランス６２６を介してＦＥＴ６３１，６３２のドレインに印加される。同様に、ドレインバイアス電源６１３は、トランス６２７の１次巻線の中点に所定のバイアス電圧を供給し、当該バイアス電圧は、トランス６２７を介してＦＥＴ６３３，６３４のドレインに印加される。トランス６２５〜６２７は、インピーダンス整合回路であり、電源バイアス電圧を加える回路の一部でもある。
【００２３】
しかしながら、このような構成に対して本発明者等が検討した結果、次のようなことが明らかとなった。まず、トランスは図１７（ａ）に示されるような簡易等価回路で表せる。入力端子６０５ａ，６０６ａの間には、伝送線路６０３ａ，６０１ａ，６０２ａ，６０４ａの直列回路がある。６０１ａと６０２ａは、形状が等しく、相互接点を通る軸６００に対して上下対称に位置する。６０３ａは入力端子６０５ａと６０１ａの間を接続する引き出し伝送線路である。６０４ａは、入力端子６０６ａと６０２ａの間を接続する引き出し伝送線路であり、６０３ａと形状が等しく、軸６００に対して上下対称に位置する。出力端子６０５ｂ，６０６ｂの間には、伝送線路６０３ｂ，６０１ｂ，６０２ｂ，６０４ｂの直列回路がある。６０１ｂと６０２ｂは、形状が等しく、相互接点を通る軸６００に対して上下対称に位置する。６０３ｂは出力端子６０５ｂと６０１ｂの間に接続する引き出し伝送線路である。６０４ｂは、出力端子６０６ｂと６０２ｂの間を接続する引き出し伝送線路であり、６０３ｂと形状が等しく、軸６００に対して上下対称に位置する。６０１ａは６０１ｂと、６０２ａは６０２ｂと互いに電磁気的に結合しており、それぞれの結合係数は等しい。図では強く結合されていることおよび電磁気結合の向きを表すために伝送線路の先端付近に「・」がついている。一般的にほかの電磁気的結合も存在するが、この簡易等価回路では無視できるとする。
【００２４】
差動モードの場合、入力端子６０５ａ，６０６ａは電位の絶対値が同じく、極性が逆である。軸６００に対する対称性により、６０１ａと６０２ａの相互接点の電位は、６０５ａの電位と６０６ａの電位の中間、つまり、常に０Ｖになっている。この状態ではバーチャル接地という現象が生じている。したがって、図１７（ｂ）に示すように相互接点が接地しても差動モード動作は同じである。出力側の回路も同じ現象が起きる。対称性が完璧の場合、６０１ｂと６０２ｂの相互接点がバーチャル接地になっている。分布定数効果が存在する周波数帯では、６０１ａ，６０２ａ，６０１ｂ，６０２ｂは等価的にショートスタブとなっている。
【００２５】
トランスは軸６００を境界に上半回路（端子６０５ａ，６０５ｂおよび伝送線路６０３ａ，６０１ａ，６０１ｂ，６０３ｂ）と下半回路（端子６０６ａ，６０６ｂおよび伝送線路６０４ａ，６０２ａ，６０２ｂ，６０４ｂ）に分離して解析できる。たとえば、上半回路において、伝送線路６０３ａ，６０１ａ，６０１ｂ，６０３ｂが構成する回路はインダクタンスのＴ型回路、つまり、入力から順に直列インダクタンス、並列インダクタンスと直列インダクタンスの回路である。図１６の差動増幅器では入力、出力および段間それぞれのインピーダンス整合回路にインダクタンスＴ型回路が用いられたといえる。
【００２６】
コモン・モード動作の場合、図１７（ａ）に示す簡易等価回路は図１７（ｃ）のように書き換えられる。軸６００に対して上下対称のため、伝送線路６０１ａと６０２ａの相互接点を通して電流が流れない。この接点は等価的にオープンであり、６０１ａおよび６０２ａはオープンスタブのように振舞う。同様に、伝送線路６０１ｂおよび６０２ｂもオープンスタブと等価である。軸６００を境界に上半回路と下半回路を分離してもコモン・モード動作は変化しない。したがって、伝送線路６０３ａ，６０１ａ，６０１ｂ，６０３ｂが構成する回路はＬ−Ｃ−ＬのＴ型回路、つまり、入力から順に直列インダクタンス、並列容量と直列インダクタンスの回路となる。
【００２７】
伝送線路６０１ａ，６０２ａ，６０１ｂ，６０２ｂの等価回路がショートスタブかオープンスタブかによって回路のインピーダンス特性が大きく異なり、その結果、図１６に示されるようなゲインが大きい増幅回路では以下の４つの課題が生じる恐れがある。
【００２８】
（１）整合回路の機能は所望周波数帯域内で能動素子とのインピーダンス整合を向上させることによって電力をなるべく反射させずに通過させることである。しかし、コモン・モードでは図１７（ｃ）で述べたオープンスタブに伴いインピーダンス整合が取れていないため、大きい反射電力が存在すると、正帰還ゲインによって自己発振が起きやすくなる。
【００２９】
（２）例えばコモン・モード信号が差動モード信号と同じ程度の場合、増幅器のゲイン圧縮電力が、すべての信号のベクトル和に対して変わらなくても差動信号だけ取り出してみると見かけ上小さくなり得る。すなわち、仮に差動モード信号のみの場合に第１入力電力以上で増幅器の飽和（増幅器のゲイン圧縮）が生じるとすると、コモン・モード信号が加わることで、差動モード信号の視点では第１入力電力よりも小さい第２入力電力以上で増幅器の飽和が生じてしまうことになる。その結果、波形の歪み等が生じ易くなる。
【００３０】
（３）コモン・モード信号が差動増幅器よりかなり小さい場合でも、増幅器の大電力非線形動作においてコモン・モード信号と差動モード信号が混合（ミキシング）される結果、差動モードの不要信号が生じ得る。代表的には、３次の相互変調歪みに伴い、所望周波数帯域内へのノイズの重畳等が問題となり得る。
【００３１】
（４）回路設計において前記課題（１）〜（３）の現象が抑圧されるように、コモン・モード特性と差動モード特性を同時に設計する必要があり、設計の難易度が増加する。
【００３２】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、信号品質の向上を実現可能な差動回路を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３３】
本願において開示される発明のうち、代表的な実施の形態の概要について簡単に説明すると、下記のとおりになる。
【００３４】
本実施の形態による差動回路は、第１および第２回路と、第１電力減衰回路を備える。第１回路は、第１ノードと第３ノードの間に結合され、インビーダンス整合回路の一部となり、第２回路は、第２ノードと第３ノードの間に結合され、インビーダンス整合回路の一部となる。第１ノードには差動信号の一方となる第１信号が入力され、第２ノードには差動信号の他方となる第２信号が入力される。第１回路の回路構成は、第２回路の回路構成と同一であり、第１回路のレイアウトは、第３ノードを通る中間境界線を軸として第２回路のレイアウトと略対称に配置される。ここで、第１電力減衰回路は、前述した中間境界線を軸として対称のレイアウトを備え、差動信号に含まれるコモン・モード信号を減衰する回路で構成される。
【発明の効果】
【００３５】
前述した代表的な実施の形態によれば、差動回路において信号品質の向上が実現可能になる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態１による差動回路において、その主要部となる差動インピーダンス整合回路の概略的な回路構成例および配置構成例を示す図である。
【図２】（ａ）は、本発明の実施の形態２による差動回路において、図１の電力減衰回路の詳細な回路構成例および配置構成例を示す図であり、（ｂ）は、（ａ）の変形例である。
【図３】本発明の実施の形態３による差動回路において、図１の差動インピーダンス整合回路の詳細な回路構成例および配置構成例を示す図である。
【図４】（ａ）〜（ｄ）は、図３の差動インピーダンス整合回路の特性を検証した結果の一例を示す説明図である。
【図５】本発明の実施の形態４による差動回路において、図１の差動インピーダンス整合回路の詳細な回路構成例および配置構成例を示す図である。
【図６】（ａ）〜（ｄ）は、図５の差動インピーダンス整合回路の特性を検証した結果の一例を示す説明図である。
【図７】本発明の実施の形態４による差動回路において、図５の差動インピーダンス整合回路を適用した差動増幅回路の回路構成例および配置構成例を示す図である。
【図８】本発明の実施の形態５による差動回路において、図１の差動インピーダンス整合回路の詳細な回路構成例および配置構成例を示す図である。
【図９】図８のトランスの簡易的な等価回路である。
【図１０】本発明の実施の形態６による差動回路において、図１の差動インピーダンス整合回路の詳細な３次元構造例（上面、Ａ−Ａ’断面、Ｂ−Ｂ’断面）を示す図である。
【図１１】本発明の実施の形態６による差動回路において、図１の差動インピーダンス整合回路の他の詳細な３次元構造例（上面、Ａ−Ａ’断面、Ｂ−Ｂ’断面）を示す図である。
【図１２】本発明の実施の形態７による差動回路において、その一形態となる高周波差動増幅回路の回路構成例および配置構成例を示す図である。
【図１３】本発明の前提として検討したシングルエンド式マイクロ波増幅器の構成例を示す回路図である。
【図１４】（ａ）は、図１３における電源バイアス回路の構成例を示す回路図であり、（ｂ）は、（ａ）の特性例を示す説明図である。
【図１５】本発明の前提として検討した差動式マイクロ波増幅器の構成例を示す回路図である。
【図１６】従来技術による差動式マイクロ波増幅器の回路図である。
【図１７】（ａ）〜（ｃ）は、本発明の前提として検討したマイクロ波トランスに関する各種等価回路の一例を示す回路図である。
【発明を実施するための形態】
【００３７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３９】
（実施の形態１）
図１は、本発明の実施の形態１による差動回路において、その主要部となる差動インピーダンス整合回路の概略的な回路構成例および配置構成例を示す図である。図１の差動インピーダンス整合回路（差動擬似接地並列回路）では、同じ構造を有する正回路１０１と負回路１０２が中間境界線１００を基準として対称に配置されている。正回路１０１に含まれ、接点１０５に接続されている並列回路１０３と、負回路１０２に含まれ、接点１０６に接続されている並列回路１０４は、中間境界線１００を基準として対称に配置され、直列に接続されている。並列回路１０３と並列回路１０４の相互接点１１０には、電力減衰回路１０７が接続されている。接点１０５には差動信号の一方となる正極信号（＋）が伝送され、接点１０６には差動信号の他方となる負極信号（−）が伝送される。なお、並列回路１０３，１０４は、ここでは、相互接点１１０に対して並列接続される意味で「並列」という用語を用いており、並列回路１０３，１０４の内部回路構成が「並列」という意味ではない。これは以降においても同様である。
【００４０】
差動モードの場合、接点１０５と接点１０６の電位は、理想的には逆相のため、接点１１０の電位が常に０Ｖになっている。したがって、電力減衰回路１０７は正回路１０１および負回路１０２の差動モード動作に影響を与えないため、図１の回路は、差動モードにおいて図１７（ｂ）に示したようなショートスタブまたは並列インダクタンスとして機能する。一方、コモン・モードの場合、接点１０５と接点１０６の電位は同じであるため、接点１０５から並列回路１０３を流れる電力と接点１０６から並列回路１０４を流れる電力は、図１７（ｃ）から判るように、電力減衰回路１０７に流れる部分と反射される部分に分配される。理想の場合、正回路１０１と負回路１０２の間に電力減衰回路１０７による相互作用は生じない。したがって、２つ同じ構成の回路に分けて解析できる。すなわち、例えば並列回路１０３の先端は並列回路１０４との接続がなく、電力減衰回路１０７の代わりにその２倍のインピーダンスに接続していると考えればよい（電力減衰回路１０７をその２倍のインピーダンスの並列接続回路と考え、当該並列接続回路を正回路側と負回路側に分割して考える）。
【００４１】
電力減衰回路１０７の目的はコモン・モード信号の減衰である。正回路１０１において、並列回路１０３の回路構成は所望差動モード特性で決まる。コモン・モード信号が存在する場合、前述した式（１）または式（２）からわかるように振幅が増加するため、一般的に大電力特性が劣化する。ここで、伝達パス途中からコモン・モード信号を取り除けば前記劣化は抑圧される。図１を例に説明すれば、コモン・モード信号が接点１０５を分岐点として出力されずに、並列回路１０３を介して減衰されるように回路を設計する。具体的な方法は、差動モード特性に影響を与えない電力減衰回路１０７の回路構成で最適化する。すなわち、接点１０５から見た並列回路１０３のインピーダンスは、コモン・モード電力を大きく損失させるものとする。ただし、電源のＤＣ電力もコモン・モードであるため、当該ＤＣ電力が減衰されないように周波数選択性を設ける必要がある。コモン・モード信号の減衰率は、接点１０５に接続された前後の回路のインピーダンスとの関連によって決まるため、都度最適化すればよい。
【００４２】
以上、図１のような差動インピーダンス整合回路を用いることで、差動モード信号に影響を与えずに、電力減衰回路１０７によってコモン・モード信号を減衰させることが可能になり、代表的には、差動信号の信号品質を向上させることが実現可能になる。より具体的な効果を述べると、（１）コモン・モード信号に伴う大きい反射電力を大幅に低減でき、正帰還ゲインが抑圧され、自己発振が生じ難くなる。なお、図１の差動インピーダンス整合回路は、逆向き（例えば接点１０５に対して右から左に伝送される）のコモン・モード信号に対しても減衰効果があり、正帰還ゲインを抑圧できる。また、（２）コモン・モード信号が減衰される度合いに比例してゲイン圧縮電力の劣化が改善され、波形の歪み等が生じ難くなる。さらに、（３）差動モード信号とコモン・モード信号によるミキシング成分が低減され、ノイズの低減等が可能になる。そして、これらの結果、設計の難易度が改善される。例えば、上記差動インピーダンス整合回路を適用することで差動増幅器のコモン・モードゲインが大幅に０ｄＢを下回るような場合、コモン・モード特性を考慮しながら差動モード特性を設計する必要がなくなる。
【００４３】
一方、従来技術では、例えば前述した図１６のドレインバイアス電源６１１，６１３は、図１の電力減衰回路１０７を備えずに、図１の相互接点１１０に対して単にバイアス電圧を与えているような回路となっている。また、図１６のゲートバイアス電源６１０，６１２は、バイアス電圧安定化用の容量や、トランスからゲートバイアス電源に向けた高周波信号の漏洩を低減する（反射させる）ための高抵抗素子（例えば百ｋΩオーダ等）を備えた構成となっており、コモン・モード信号に対する配慮は特になされていない。
【００４４】
（実施の形態２）
図２（ａ）は、本発明の実施の形態２による差動回路において、図１の電力減衰回路の詳細な回路構成例および配置構成例を示す図であり、図２（ｂ）は、図２（ａ）の変形例である。図２（ａ）の電力減衰回路１０７は、容量１１１と抵抗１１２の直列回路で構成され、容量１１１の一端は接点１１０に接続され、抵抗１１２の一端はグラウンドに接続される。容量１１１と抵抗１１２は、実施の形態１でも述べた中間境界線１００を基準に対称に配置される。容量１１１は、直流電流をグラウンドから遮断するが、所望周波数では無視できる程度の小さいインピーダンスとなるように、比較的大きい容量値を有する。つまり、単純なハイパスフィルタ（ＨＰＦ）として機能する。
【００４５】
抵抗１１２は、マイクロ波またはミリ波の周波数において電力を減衰する。ただし、抵抗１１２は、電力を減衰するだけでなく、反射する可能性もある。したがって、その抵抗値は、図２（ａ）の回路が図１の電力減衰回路１０７に適用される場合、接点１０５または接点１０６を流れて出力されるコモン・モード電力をなるべく小さくできるように最適化することが望ましい。抵抗によって減衰される電力は熱に変換され、熱伝導および熱放射によって環境に放出される。この際に、例えば信号電力１０ｍＷ以下といったミリ波回路では回路特性に対する影響は無視できる。したがって、図２（ａ）の回路を用いることで、差動特性に影響を与えずに課題のコモン・モード電力だけを減衰させる効果が得られる。特に限定はされないが、抵抗１１２の抵抗値は、例えば、伝送線路のインピーダンス（５０Ω）を鑑みると数Ω〜数百Ω程度となり、この点で図１６のゲートバイアス電源とは異なる。また、図１６のゲートバイアス電源は、バイアスを印加すればよいため、特に本実施の形態のような電力減衰回路１０７の配置の対称性を考慮しない。
【００４６】
図２（ｂ）では、図２（ａ）の容量１１１と抵抗１１２の直列回路の代わりに、容量１１３と抵抗１１５の直列回路１１７と、容量１１４と抵抗１１６の直列回路１１８が設けられる。直列回路１１７と直列回路１１８は、同じ構造を持ち、接点１１０とグラウンドの間に並列に接続され、さらに、中間境界線１００を基準に対称に配置される。なお、図２（ｂ）では中間境界線１００に対して交差する方向に、容量と抵抗が順次配置されているが、特にこれに限定されるものではない。例えば中間境界線１００に対する対称性が維持されるなら、中間境界線１００と同一方向（平行）に容量と抵抗を順次配置するようなことも可能である。
【００４７】
また、ここでは、接点１１０側から順に容量と抵抗を接続したが、抵抗と容量の接続順序を入れ替えることも可能である。このように、対称性を崩さなければ、図２（ａ）の場合と同様に差動特性に影響を与えずに課題のコモン・モード電力だけを減衰させる効果が得られる。なお、差動増幅器では、通常、中間境界線１００と同一方向に複数段の増幅用トランジスタが順次配置されるため、この方向に向けてレイアウトスペースを確保することが困難となる場合があり、この観点からは、図２（ｂ）に示すように、中間境界線１００に対して交差する方向に配置する方が望ましい。
【００４８】
（実施の形態３）
図３は、本発明の実施の形態３による差動回路において、図１の差動インピーダンス整合回路の詳細な回路構成例および配置構成例を示す図である。図３の差動インピーダンス整合回路（差動擬似接地並列回路）において、正回路１０１は伝送線路１２１と容量１２３の直列回路で構成され、負回路１０２は伝送線路１２２と容量１２４の直列回路で構成される。伝送線路１２１の一端は接点１０５に、容量１２３の一端は接点１１０にそれぞれ接続され、伝送線路１２２の一端は接点１０６に、容量１２４の一端は接点１１０にそれぞれ接続される。中間境界線１００を基準に、伝送線路１２１は伝送線路１２２と対称に配置され、容量１２３は容量１２４と対称に配置される。
【００４９】
前述した実施の形態１と同じような原理によって、差動モードの場合、接点１１０の電位が常に０Ｖになっている。伝送線路１２１および伝送線路１２２は、先端がそれぞれ容量１２３および容量１２４を介して擬似接地されているため、容量値が十分小さく、伝送線路の長さｌが式（６）を満たす条件では、オープンスタブまたは並列容量として機能する。ただし、Ｚ０は伝送線路の特性インピーダンス、ωは角速度（＝２πｆ）、ｆは周波数、βは波数（＝２π／波長）とする。一方、コモン・モードの場合、接点１０５から伝送線路１２１に流れる電力と接点１０６から伝送線路１２２に流れる電力は、電力減衰回路１０７によって減衰される。
【００５０】
【数６】
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【００５１】
例えば、ＣＭＯＳプロセスで形成された半導体チップ上のインダクタは、比較的大きな損失を持つ場合がある。そこで、インピーダンス整合回路として並列容量を使用したい場合がある。このような場合でも、実施の形態１で述べたようなコモン・モードの課題が生じ得るが、前述したように電力減衰回路１０７を設けることで、差動特性に影響を与えずに課題のコモン・モード電力だけを減衰させることが可能になる。なお、伝送線路１２１，１２２の形状は、均等線幅または直線等に限らず、ベンド、弧、ステップなどを含む様々な形状を適用することができる。
【００５２】
図４（ａ）〜図４（ｄ）は、図３の差動インピーダンス整合回路の特性を検証した結果の一例を示す説明図である。ここでは、回路パラメータとして、伝送線路は９０ｎｍ  ＣＭＯＳプロセス基板上の幅１０μｍ・線長１００μｍの直線マイクロストリップラインとし、容量は１００ｆＦとしている。また、伝送線路の部分は電磁界解析で周波数特性を求め、容量と抵抗は集中定数素子を使用し、グラウンドは理想のグラウンドとしている。
【００５３】
図４（ａ）には、電力減衰回路１０７が無い場合における差動モード信号の周波数特性（実線）が示されている。ここでは、比較のために、伝送線路１２１、容量１２３と同じ回路パラメータ値のオープンスタブをシングルエンド動作条件でシミュレーションを行った結果（プロット）も併せて示されている。図４（ａ）から判るように、差動モードとシングルエンド動作条件では特性に有意な差がない。図４（ｂ）には、電力減衰回路１０７を設けない場合における差動モード（実線）とコモン・モード（プロット）の特性の比較結果が示されている。コモン・モードでも差動モードでもオープンスタブとして機能するが、コモン・モードは差動モードと比べて集中定数容量の端子間に電位差がない分でそれぞれの特性に乖離がある。
【００５４】
図４（ｃ）には、差動モード動作について、電力減衰回路１０７（ここでは図２（ａ）において容量１ｐＦ、抵抗２５Ωの構成を用いる）の有る場合（プロット）と無い場合（実線）の特性が示されている。ここでは、理想な対称性であるため、有意差が見られない。一方、図４（ｄ）には、コモン・モード動作について、電力減衰回路１０７（回路パラメータは前述）の有りの際（プロット）と無しの際（実線）の特性が示されている。図４（ｄ）から判るように、６０ＧＨｚを中心とする帯域幅２０ＧＨｚ以上の範囲では反射電力が−１０ｄＢ以下であり、コモン・モード信号が９割以上減衰した。
【００５５】
以上のように、電力減衰回路１０７を設けると共に、そのパラメータを最適化することで、所望周波数帯域において差動信号に影響を与えずに（図４（ｃ））、コモン・モード信号を大幅に減衰させることが可能になる（図４（ｄ））。
【００５６】
（実施の形態４）
図５は、本発明の実施の形態４による差動回路において、図１の差動インピーダンス整合回路の詳細な回路構成例および配置構成例を示す図である。図５の差動インピーダンス整合回路（差動擬似接地並列回路）において、正回路１０１は伝送線路１３１で構成され、負回路１０２は伝送線路１３２で構成される。伝送線路１３１は接点１０５と接点１１０に接続され、伝送線路１３２は接点１０６と接点１１０に接続されている。中間境界線１００を基準に、伝送線路１３１と伝送線路１３２は対称に配置される。
【００５７】
前述した実施の形態１と同じような原理によって、差動モードの場合、接点１１０の電位が常に０Ｖになっているため、伝送線路１３１および伝送線路１３２はショートスタブまたは並列インダクタとして機能する。同じくコモン・モードの場合、接点１０５から伝送線路１３１に流れる電力と接点１０６から伝送線路１３２に流れる電力は電力減衰回路１０７によって減衰される。実施の形態３の場合と同じく、伝送線路１３１および伝送線路１３２の形状は、均等線幅または直線等に制限されず、ベンド、弧、ステップなどを含む形状も可能である。
【００５８】
図６（ａ）〜図６（ｄ）は、図５の差動インピーダンス整合回路の特性を検証した結果の一例を示す説明図である。ここでは、回路パラメータとして、伝送線路１３１と１３２は、９０ｎｍ  ＣＭＯＳプロセス基板上の幅１０μｍ・線長１０００μｍの１本直線マイクロストリップラインとしている。シミュレーション方法は、前述した図４の場合と同様である。図６（ａ）には、電力減衰回路１０７が無い場合における差動モード信号の周波数特性（実線）が示されている。ここでは、比較のために、長さ５００μｍのショートスタブに対しシングルエンド動作条件でシミュレーションを行った結果（プロット）も併せて示されている。図６（ａ）から判るように、差動モードとシングルエンド動作条件では特性がほぼ一致した。図６（ｂ）には、電力減衰回路１０７が無い場合における差動モード（実線）とコモン・モード（プロット）の特性の比較結果が示されている。コモン・モード（プロット）ではオープンスタブとして機能するため、差動モード（実線）でのショートスタブとはまったく異なる特性となる。
【００５９】
図６（ｃ）には、差動モード動作について、電力減衰回路１０７（ここでは図２（ａ）において容量１ｐＦ、抵抗１００Ωの構成を用いる）が有る場合（プロット）と無い場合（実線）の特性が示されている。伝送線路の電磁界解析は、線長１０００μｍのマイクロストリップの両端と中点に接続用のポートを設定して行った。ここでは、理想な対称性であるため、プロットと実線の有意差が見られない。図６（ｄ）には、コモン・モード動作について、電力減衰回路１０７（回路パラメータは前述）が有る場合（プロット）と無い場合（実線）の特性が示されている。図６（ｄ）から判るように、電力減衰回路１０７が有る場合には、無い場合と比較して、コモン・モード信号の電力反射を十分に減衰させることが可能になる。
【００６０】
以上のように、電力減衰回路１０７を設けると共に、そのパラメータを最適化することで、所望周波数帯域において差動信号に影響を与えずに（図６（ｃ））、コモン・モード信号を十分に減衰させることが可能になる（図６（ｄ））。
【００６１】
図７は、本発明の実施の形態４による差動回路において、図５の差動インピーダンス整合回路を適用した差動増幅回路の回路構成例および配置構成例を示す図である。図７の差動増幅回路において、正回路１０１は、能動増幅素子（ＦＥＴ：Field effect transistor）１４１、伝送線路１３１，１３３，１３５、および容量１３７から構成され、負回路１０２は、能動増幅素子（ＦＥＴ）１４２、伝送線路１３２，１３４，１３６、および容量１３８から構成される。この内、伝送線路１３１〜１３６および電力減衰回路１０７は、差動インピーダンス整合回路を構成する。
【００６２】
ソース接地となるＦＥＴ１４１のドレイン端子には、順に、伝送線路１３３、伝送線路１３５および容量１３７の直列回路が接続され、伝送線路１３３と伝送線路１３５の相互接点が接点１０５となる。同様に、ソース接地となるＦＥＴ１４２のドレイン端子には、順に、伝送線路１３４、伝送線路１３６および容量１３８の直列回路が接続され、伝送線路１３４と伝送線路１３６の相互接点が接点１０６となる。伝送線路１３１は、接点１０５と接点１１０の間に接続され、伝送線路１３２は、接点１０６と接点１１０の間に接続される。接点１１０には、電力減衰回路１０７が接続されると共に電源端子１４０が接続されている。当該電源端子１４０によってＦＥＴ１４１，１４２のドレインバイアスが供給される。なお、ここでは、ＦＥＴ１４１，１４２のゲートバイアス電源回路の記載は省略している。
【００６３】
ＦＥＴ１４１とＦＥＴ１４２のゲートに入力される信号は、それぞれのＦＥＴによって増幅され、容量１３７と容量１３８の出力側に接続されている回路（図７では省略）へ出力される。図７に示される差動インピーダンス整合回路は、ＦＥＴ１４１およびＦＥＴ１４２の出力側整合回路として機能し、所望周波数帯域において差動モード信号の電力を効率よく伝達させ、コモン・モード信号の電力を減衰させる。回路の対称性が理想の場合、差動モード動作においては、接点１１０がバーチャルグラウンドとなる。この場合、電源端子１４０に接続される電源回路からのバイアス電圧は、接点１１０に印加されるが、電力減衰回路１０７内の容量により電力減衰回路１０７側へは漏洩しない。一方、コモン・モード動作において、高周波信号は電力減衰回路１０７によって減衰（分離）され、ＤＣ成分を含む低周波信号は容量１３７および容量１３８によって分離される。なお、低周波信号の減衰効果が少なく、ＦＥＴ１４１およびＦＥＴ１４２への影響が無視できない場合には、例えば、電源のローパスフィルタ（ＬＰＦ）を強化してコモン・モード信号を更に抑圧するとよい。
【００６４】
この差動インピーダンス整合回路の正回路１０１部分を例とすると、伝送線路１３１，１３３，１３５によってＴ字型の回路（インダクタンスＴ型回路）が構成されている。これによって、トランスと同様のインピーダンス変換機能が得られる。なお、詳細は省略するが、Ｔ字型の回路と同様に、インピーダンス整合回路によく使用されるπ字型の回路についても同様に適用可能であり、同様にコモン・モード信号に対する抑圧効果が期待できる。
【００６５】
（実施の形態５）
図８は、本発明の実施の形態５による差動回路において、図１の差動インピーダンス整合回路の詳細な回路構成例および配置構成例を示す図である。図８において、トランス２００は、入力端子２０３，２０４に接続された一次巻線２０１と、出力端子２０５，２０６に接続された二次巻線２０２から構成され、中間境界線１００を軸に対称に配置されている。回路２１１，２１２および回路２１３，２１４は、それぞれ図２（ｂ）と同様な電力減衰回路である。回路２１１と２１２はパラメータ値も構造も同じ回路であり、中間境界線１００を軸に対称に配置され、その相互接点２３１が二次巻線２０２の中点２３２と接続される。同様に、回路２１３と２１４はパラメータ値も構造も同じ回路であり、中間境界線１００を軸に対称に配置され、その相互接点２３４が一次巻線２０１の中点２３３と接続される。
【００６６】
図８において、トランス２００は図１の並列回路１０３，１０４の部分に対応し、回路２１１〜２１４は図１の電力減衰回路１０７の部分に対応する。ここでは、トランス２００は、半径の異なる２つの円形状を備えているが、必ずしも円形に限らず、例えば八角形や長方形等でもよい。また、半径が同じ円形であってもよい。その場合、一次巻線２０１と二次巻線２０２は異なる配線メタル層で構成される。さらに、ここでは、便宜上、一次巻線２０１と二次巻線２０２の巻線比を１：１としているが、実際には、１：ｎ（ｎは任意の数）となる。この巻線比に応じて、入力端子２０３，２０４と出力端子２０５，２０６間のインピーダンス変換が行われる。
【００６７】
図９は、図８のトランスの簡易的な等価回路である。伝送線路２４１ａ，２４３ａ，２４４ａ，２４２ａをその順に接続して得られた直列回路はトランス２００の一次巻線と等価であり、伝送線路２４１ｂ，２４３ｂ，２４４ｂ，２４２ｂをその順に接続して得られた直列回路はトランス２００の二次巻線と等価である。伝送線路２４３ａと２４３ｂは等価的に平行結合伝送線路を構成し、同様に、伝送線路２４４ａと２４４ｂは等価的に平行結合伝送線路を構成する。伝送線路２４４ａ，２４４ｂは、それぞれ伝送線路２４３ａ，２４３ｂと同一パラメータ値ならびに同一構造を持つ。
【００６８】
中間境界線１００に対する対称性より、前述した実施の形態１と同様の原理によって、差動モードの場合、接点２３３，２３２がバーチャルグラウンドであり、電力減衰回路（回路２１１〜２１４）には差動モード信号が流れないため、電力減衰回路は差動モード動作に影響を与えない。したがって、平行結合伝送線路２４３ａ，２４３ｂは平行ショートスタブとして機能し、平行結合伝送線路２４４ａ，２４４ｂも平行ショートスタブとして機能する。一方、コモン・モードの場合、接点２３３を流れる電力は電力減衰回路（回路２１３，２１４）によって減衰され、接点２３２を流れる電力は電力減衰回路（回路２１１，２１２）によって減衰される。ただし、電力減衰回路に含まれる容量（図２（ｂ）の容量１１３，１１４）でグラウンドから遮断される直流電流に対して減衰効果がないため、電源端子２０７を介して電源回路（図示せず）に接続された一次巻線には直流電流が減衰されずに流れる。なお、図示は省略しているが、同様にして二次巻線側にも電源端子を設けることが可能である。
【００６９】
前記平行結合伝送線路は、動作が独立の伝送線路より複雑であるが、理想的な対称性を持つ場合、差動モード信号に影響を与えずに、コモン・モード信号を減衰させる機能については、これまでに述べた各実施の形態と変わらずに実現可能である。
【００７０】
（実施の形態６）
図１０は、本発明の実施の形態６による差動回路において、図１の差動インピーダンス整合回路の詳細な３次元構造例（上面、Ａ−Ａ’断面、Ｂ−Ｂ’断面）を示す図である。図１０の構造例は、例えば、図５の回路に図２（ｂ）の電力減衰回路１０７を組み合わせたような回路に対応する。ここでは、微細ＣＭＯＳ半導体プロセスのように、複数の配線メタル層を用いて製造するＭＭＩＣを想定する。図１０の上面図においては、同じ配線メタル層で形成された伝送線路４１１，４１２と、電力減衰回路４１７，４１８が示されている。正回路を構成する伝送線路４１１は一端に接点４０５を備え、負回路を構成する伝送線路４１２は一端に接点４０６を備え、伝送線路４１１，４１２の他端は、相互接点４１０で共通に接続される。その相互接点４１０には、電力減衰回路４１７，４１８が並列に接続されている。
【００７１】
電力減衰回路４１７，４１８を構成する容量４１３，４１４は、図１０のＢ−Ｂ’間断面に示すように、ＭＩＭ（Metal Insulator Metal）容量であり、その上部電極は伝送線路４１１，４１２よりも下層の配線メタル層で形成される。容量４１３，４１４の下部電極は、絶縁層を挟んで上部電極と対向して配置される下層の配線メタル層で形成される。当該下部電極は、その下層に形成される薄膜抵抗４１５，４１６の一端にビアを介して接続され、薄膜抵抗４１５，４１６の他端は、その下層の配線メタル層で形成されるグラウンドプレーン４２４にビアを介して接続される。
【００７２】
一般的に、異なる層の配線は製造過程の位置合わせ精度に限界があり、層間ずれが完全になくせない。これが原因で、複数よりも１つの配線メタル層で形成される対称構造が理想に近い。しかし、製造条件によって同じ配線メタル層で形成できない場合がある。例えば、厚いメタル層は、低い抵抗損失を実現できるが、パターン加工精度に関しては薄いメタル層よりも悪くなる。したがって、高精度のＭＩＭ容量を実現するためには高加工精度の薄いメタル層を用いることが望ましく、その逆に伝送線路４１１，４１２は、低抵抗損失となる厚いメタル層を用いることが望ましい。
【００７３】
そこで、図１０では、前述したように伝送線路４１１，４１２と同一の配線メタル層を用いて電力減衰回路を形成することが困難な場合であっても、高い対称性を実現する手段を提供する。図１０の上面図に示すように、相互接点４１０において、伝送線路４１１，４１２と、これに電力減衰回路４１７，４１８を接続するための引き出し部分とは、同じ配線メタル層で形成され、Ｔ字型のパターン４２１になっている。Ｔ字型のパターン４２１は、中間境界線（図１０の上面図におけるＡ−Ａ’ラインに該当）を基準に対称な形状であり、図１０のＡ−Ａ’間断面図およびＢ−Ｂ’間断面図に示すように、当該中間境界線での断面を基準としても対称な形状となる。
【００７４】
図１０の各図面に示すように、前述したＴ字型のパターン４２１を容量４１３，４１４の上部電極（ＭＩＭの電極）に接続するパターン４２２は、別の配線メタル層で形成される。Ｔ字型のパターン４２１は、伝送線路４１１，４１２と同一方向に延伸するＴ字の横線部分と、当該横線部分の相互接点４１０を分岐元として直交方向に延伸するＴ字の縦線部分とを備える。パターン４２２は、パターン４２１におけるＴ字の縦線部分と直交する方向に延伸し（Ｔ字の横線部分と平行に延伸し）、パターン４２１における相互接点４１０からの分岐先（縦線部分の一端）でビア４２３を介してパターン４２１と接続される。
【００７５】
このような構造例を用いると、まず、同じ配線メタル層で形成されるＴ字型部分は、位置合わせがずれても高い対称性が確保できる。さらに、配線メタル層間の位置合わせずれがあっても、ビア４２３から相互接点４１０までの距離（ＬＬ）がビア高さ（ＨＨ）に比べて十分大きい場合、対称性の劣化は無視できる。目安として距離（ＬＬ）対高さ（ＨＨ）の比≧３が望ましい。これによって、伝送線路４１１，４１２および電力減衰回路４１７，４１８を中間境界線を基準として略対称にレイアウトすることが可能になる。
【００７６】
図１１は、本発明の実施の形態６による差動回路において、図１の差動インピーダンス整合回路の他の詳細な３次元構造例（上面、Ａ−Ａ’断面、Ｂ−Ｂ’断面）を示す図である。図１１の構造例は、例えば、図８の回路の一部を詳細に示したものとなっている。図１１の上面図において、トランスの１次巻線４３１の中点を電力減衰回路４３７，４３８に接続する引き出し部分は、当該１次巻線４３１と同じ配線メタル層で形成され、略Ｔ字型のパターン４４１になっている。略Ｔ字型のパターン４４１は、図１０の場合と同様に、中間境界線（中間境界断面）を基準として対称にレイアウトされる。略Ｔ字型のパターン４４１の一端は、図１０の場合と同様に、別のメタル層で形成されるパターン４４２にビア４４３を介して接続され、パターン４４２を介して容量４３３，４３４の上部電極に接続される。これによって、図１０の場合と同じ原理で配線メタル層の間の位置ずれが存在しても高い対称性が確保できる。
【００７７】
（実施の形態７）
図１２は、本発明の実施の形態７による差動回路において、その一形態となる高周波差動増幅回路の回路構成例および配置構成例を示す図である。図１２には、１段目の差動対増幅段となる能動増幅素子（ＦＥＴ）４５１ａ，４５１ｂと、２段目の差動対増幅段となる能動増幅素子（ＦＥＴ）４５２ａ，４５２ｂと、３段目の差動対増幅段となる能動増幅素子（ＦＥＴ）４５３ａ，４５３ｂが示されている。差動入力端子４７１ａ，４７１ｂと１段目の差動対増幅段の入力（ゲート）との間には、入力整合用の差動インピーダンス整合回路４５４が設けられ、３段目の差動対増幅段の出力（ドレイン）と差動出力端子４７２ａ，４７２ｂとの間には、出力整合用の差動インピーダンス整合回路４５７が設けられる。また、１段目の差動対増幅段の出力と２段目の差動対増幅段の入力との間には、段間整合用の差動インピーダンス整合回路４５５が設けられ、２段目の差動対増幅段の出力と３段目の差動対増幅段の入力との間には、段間整合用の差動インピーダンス整合回路４５６が設けられる。
【００７８】
電源端子４７３は、低周波ローパスフィルタ４６４〜４６６および高周波チョーク４６０〜４６２を介して差動インピーダンス整合回路４５４〜４５６にバイアスを供給する。当該バイアスは、差動インピーダンス整合回路４５４〜４５６を介して１段目〜３段目の差動対増幅段となる各ＦＥＴのゲートに印加される。電源端子４７４は、低周波ローパスフィルタ４６７〜４６９および高周波チョーク４６１〜４６３を介して差動インピーダンス整合回路４５５〜４５７にバイアスを供給する。当該バイアスは、差動インピーダンス整合回路４５５〜４５７を介して１段目〜３段目の差動対増幅段となる各ＦＥＴのドレインに印加される。機能的には、低周波ローパスフィルタ４６４〜４６９および高周波チョーク４６０〜４６３は電源回路となり、１段目〜３段目の差動対増幅段、差動インピーダンス整合回路４５４〜４５７および高周波チョーク４６０〜４６３は高周波領域４５０となる。
【００７９】
ここで、差動インピーダンス整合回路４５４〜４５７の少なくともいずれか１個に、これまでの各実施の形態で述べたような方式が適用される。図１２において、電源回路は、正回路と負回路で共通であり、また各増幅段で共通であるように描かれているが、実際には様々な場合がある。例えば、各増幅段毎にバイアスを変えるような場合には、各増幅段毎に電源端子とそれに応じた電源回路が設けられる場合がある。このように、差動インピーダンス整合回路を介してバイアスを与える方法は、特に限定されるものではなく、適宜変更することが可能である。
【００８０】
図１２において、説明のために、正回路と負回路の対称性が理想であり、差動インピーダンス整合回路４５６に本実施の形態による方式が適用されたとする。雑音・不要信号は共通の電源回路の高周波チョーク４６０〜４６３から侵入する。ここで、差動入力信号がゲイン１ｄＢ圧縮レベルの場合を考える。高周波チョーク４６０から侵入された雑音・不要信号は１段目と２段目の差動対によって電力増幅されるが、ゲイン圧縮劣化が無視できる程度とする。しかし、２段目の差動対の出力が３段目の差動対に伝達された場合に、３段目の差動対におけるゲイン圧縮が１ｄＢを超え、波形品質の劣化（歪み）が生じる可能性がある。この場合、出力の差分によって所望の差動モード信号を復元することが困難となる恐れがある。
【００８１】
そこで、本実施の形態の方式を適用した差動インピーダンス整合回路４５６を用いると、２段目の差動対から伝達されるコモン・モード信号電力の大部分を減衰させることができる。その結果、前述したような３段目の差動対におけるゲイン圧縮特性の劣化が抑制される。勿論、ほかの差動インピーダンス整合回路４５４，４５５，４５７にも本実施の形態による方式を適用すれば、コモン・モード信号の抑圧を更に強化できる。この例のように差動増幅器の中でコモン・モード信号が差動モード動作に与える悪影響の改善は出力のベクトル演算では困難である。そこで、本実施の形態による差動インピーダンス整合回路によってコモン・モード信号を予め抑圧し、前述したような不具合の発生を未然に防止する。
【００８２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００８３】
１００  中間境界線
１０１  正回路
１０２  負回路
１０３，１０４  並列回路
１０５，１０６，１１０，２３１〜２３４，４０５，４０６，４１０  接点
１０７，１１７，１１８，２１１〜２１４，４１７，４１８，４３７，４３８  電力減衰回路
１１１，１１３，１１４，１２３，１２４，１３７，１３８，５４１，５４４，５４７  容量
１１２，１１５，１１６，５４３  抵抗
１２１，１２２，１３１〜１３６，２４１ａ〜２４４ａ，２４１ｂ〜２４４ｂ，４１１，４１２，５３１，５３２，６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂ  伝送線路
１４０，２０７，４７３，４７４，５２３，５２４，５５２  電源端子
１４１，１４２，４５１ａ〜４５３ａ，４５１ｂ〜４５３ｂ，５０１〜５０３，５０１ａ〜５０３ａ，５０１ｂ〜５０３ｂ，６３１〜６３４  ＦＥＴ
２００，６２５〜６２７  トランス
２０１，４３１  １次巻線
２０２，４３２  ２次巻線
２０３，２０４，４７１ａ，４７１ｂ，５２１，５２１ａ，５２１ｂ，６０５ａ，６０６ａ  入力端子
２０５，２０６，４７２ａ，４７２ｂ，５２２，５２２ａ，５２２ｂ，６０５ｂ，６０６ｂ  出力端子
４１３，４１４，４３３，４３４  ＭＩＭ容量
４１５，４１６，４３５，４３６  薄膜抵抗
４２１，４２２，４４１，４４２  配線パターン
４２３，４４３，５４２，５４５  ビア
４２４，４４４  グラウンドプレーン
４５０，５００  高周波回路領域
４５４〜４５７，５０４〜５０７，５０４ａ〜５０７ａ，５０４ｂ〜５０７ｂ  差動インピーダンス整合回路
４６０〜４６３，５１０〜５１３，５１０ａ〜５１３ａ，５１０ｂ〜５１３ｂ，５２０  高周波チョーク
４６４〜４６９，５１４〜５１９，５１４ａ〜５１９ａ，５１４ｂ〜５１９ｂ  低周波フィルタ
５３３  ＤＣパッド
５４６  ボンディングワイヤ
５５１  ＲＦ端子
６００  軸
６１０，６１２  ゲートバイアス電源回路
６２１〜６２４  ゲート・バイアス・インピーダンス
６１１，６１３  ドレインバイアス電源回路
６３５  高周波信号源
６３６  負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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