(57)【特許請求の範囲】
【請求項１】
ダブルパターニング方法であって、
スペーサパターンをフォトレジストパターンのエッジの周囲に配置することと、
前記フォトレジストパターンを剥離し、前記スペーサパターンを残すことと、
トリムマスクを前記スペーサパターンの一部分の上に配置することと、
前記トリムマスクによって覆われない前記スペーサパターンの一部分をエッチング除去することと、
前記トリムマスクを除去することであって、前記スペーサパターンの第１残存部分が複数のコアワードラインを画定することと、
パッドマスクおよび前記スペーサパターンの第２残存部分が前記複数のコアワードラインの両側に選択ゲートワードラインを画定するように、パッドマスクを配置することであって、前記選択ゲートワードラインは、選択ゲートチャネル長ターゲットに応じて調整された幅を有するフォトレジストパターンによって画定される、配置することと、
前記パッドマスクならびに前記スペーサパターンの前記第１および第２残存部分を用いて少なくとも１つのパターン転写層をエッチングし、前記選択ゲートワードラインおよび前記複数のコアワードラインをポリシリコン層にエッチング形成することと、を含む、
ダブルパターニング方法。
【請求項２】
前記少なくとも１つのパターン転写層は、ハードマスク層の上の窒酸化シリコン層を含む、請求項１に記載のダブルパターニング方法。
【請求項３】
前記スペーサパターンは、前記フォトレジストパターンから転写されたアモルファスカーボンパターンの周囲に配置される、請求項１に記載のダブルパターニング方法。
【請求項４】
前記スペーサパターンは、酸化物およびアモルファスカーボン層のうちの１つから形成される、請求項１に記載のダブルパターニング方法。
【請求項５】
前記パッドマスクは、パッドをさらに画定する、請求項１に記載のダブルパターニング方法。
【請求項６】
前記選択ゲートワードラインの各々と前記複数のコアワードラインとの間の距離は、等しく、かつターゲット間隔に応じて設定される、請求項１に記載のダブルパターニング方法。
【請求項７】
前記スペーサパターンの厚さは３２ｎｍである、請求項１に記載のダブルパターニング方法。
【請求項８】
ダブルパターニング方法であって、
スペーサパターンをフォトレジストパターンのエッジの周囲に配置することと、
前記フォトレジストパターンを剥離し、前記スペーサパターンを残すことと、
スピンオンカーボン（ＳＯＣ）層を前記スペーサパターンの上に配置することと、
前記ＳＯＣ層が残ってＳＯＣパターンを形成するように、前記スペーサパターンをエッチング除去することと、
トリムマスクを前記ＳＯＣパターンの一部分の上に配置することと、
前記トリムマスクによって覆われない前記ＳＯＣパターンの部分をエッチング除去することと、
前記トリムマスクを除去することであって、前記ＳＯＣパターンの第１残存部分が複数のコアワードラインを画定し、前記ＳＯＣパターンの第２残存部分が該複数のワードラインの両側に選択ゲートワードラインを画定し、前記ＳＯＧパターンの該第１残存部分は該選択ゲートワードラインの各々と該複数のコアワードラインとの間にダミーワードラインも画定することであって、前記選択ゲートワードラインは、選択ゲートチャネル長ターゲットに応じて調整された幅を有するフォトレジストパターンによって画定され、前記選択ゲートワードラインとダミーワードラインとの間の間隔が、選択ゲート−コアセルワードライン間隔ターゲット要件に応じて調整される、除去することと、
前記ＳＯＣパターンの前記第１および第２残存部分を用いて少なくとも１つのパターン転写層をエッチングし、前記選択ゲートワードライン、前記ダミーライン、および前記複数のコアワードラインをポリシリコン層にエッチング形成することと、を含む、
ダブルパターニング方法。
【請求項９】
前記少なくとも１つのパターン転写層は、ハードマスク層の上の窒酸化シリコン層を含む、請求項８に記載のダブルパターニング方法。
【請求項１０】
前記スペーサパターンは、前記フォトレジストパターンから転写されたアモルファスカーボンパターンの周囲に配置される、請求項８に記載のダブルパターニング方法。
【請求項１１】
前記スペーサパターンは、酸化物およびアモルファスカーボン層のうちの１つから形成される、請求項８に記載のダブルパターニング方法。
【請求項１２】
各選択ゲートワードラインと前記ダミーワードラインとの間の距離は、等しく、かつターゲット間隔に応じて設定される、請求項８に記載のダブルパターニング方法。
【請求項１３】
選択ゲートワードラインとダミーワードラインとの間の距離は、スペーサパターンの厚さの２倍に等しい、請求項１２に記載のダブルパターニング方法。
【請求項１４】
選択ゲートワードラインとダミーワードラインとの間の距離は、スペーサパターンの厚さの２倍以下である、請求項１２に記載のダブルパターニング方法。
【請求項１５】
前記スペーサパターンの厚さは３２ｎｍである、請求項８に記載のダブルパターニング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[001]  本開示は、概して半導体製造の分野に関し、具体的には、自己整合型選択ゲートワードラインおよびコアセルワードラインのためのダブルパターニングの分野に関する。
【背景技術】
【０００２】
[002]  今日の半導体業界における動向は、半導体コンポーネントのサイズを縮小しながら、さらに高性能の半導体コンポーネントを生産することである。ダブルパターニング方法は、半導体デバイスの高密度化を実現するための一般的な方法である。ダブルパターニング方法によって、現世代のピッチ幅より小さい構造の形成が可能になる。フィーチャサイズの小型化およびフィーチャ高さの低減を実現する必要性が継続した推進力としてある中、新しい方法論が求められている。
【０００３】
[003]  半導体デバイスの高密度化のために、ポジ型およびネガ型ダブルパターニング技術が利用可能である。図１Ａ〜図１Ｃは、ポジ型ダブルパターニングを用いて半導体パターンを形成する際の工程の断面図である。図１Ａに示すように、フォトレジスト層にパターンを付けてフォトレジストパターン１０２を形成する。フォトレジストパターン１０２は、少なくとも１つのパターン転写層に重なる。一実施形態において、図１Ａに示すように、フォトレジストパターン１０２は、窒酸化シリコン層１０４およびハードマスク層１０６に重なる。別の実施形態において、追加のパターン転写層が用いられる。ハードマスク層１０６は、最終パターンをポリオキシドなどの最終層１０８にエッチング形成する際に用いられる。
【０００４】
[004]  図１Ｂは、フォトレジストパターン１０２のエッジの周囲へのスペーサ１１０の配置を示している。図１Ｃに示すように、残存するフォトレジスト１０２を除去し、スペーサ材料を残して、スペーサパターン１１０を形成する。図１Ｃにさらに示すように、スペーサパターンをテンプレートとして用いて、最終パターン１１２をハードマスク層１０６にエッチング形成する。そして、ハードマスク層１０６を用いてターゲット層１０８をエッチングする。
【０００５】
[005]  図２Ａ〜図２Ｅは、ネガ型ダブルパターニングを用いて半導体パターンを形成する際の工程の断面図である。図１Ａおよび図１Ｂと同様に、図２Ａおよび図２Ｂにおいて、フォトレジスト層２０２を、窒酸化シリコン層２０４およびハードマスク層２０６などの複数のパターン転写層の上に形成し、窒酸化シリコン層２０４およびハードマスク層２０６は、ターゲット層２０８の上にある。図２Ｂに示すように、スペーサ２１０をフォトレジストパターン２０２のエッジの周囲に配置する。図２Ｃにおいて、残存するフォトレジスト２０２を除去し、スペーサ材料を残して、スペーサパターン２１０を形成する。
【０００６】
[006]  図２Ｄは、スペーサパターン２１０の上へのスピンオンカーボン（ＳＯＣ）層２１２の塗布を示している。一実施形態において、ＳＯＣ層２１２は、ウェーハ全体に対して塗布される。図２Ｅに示すように、スペーサパターン２１０をエッチング除去し、ＳＯＣパターン層２１２としてＳＯＣ層２１２を残す。図２Ｅにさらに示すように、ＳＯＣパターン層２１２をエッチングして最終パターン２１４を形成し、最終パターン２１４をターゲット層２０８にエッチング形成する。
【０００７】
[007]  図３は、一対の選択ゲートワードラインと複数のコアセルワードラインとを備える半導体デバイスの一対のトップダウンレイアウトを示している。図３に示すように、選択ゲートワードラインおよびコアセルワードラインにパターンを付ける場合、選択ゲートワードラインと最も近いコアセルワードラインとの間の間隔は変化することがある。この選択ゲートワードライン配置の不整合性は、半導体デバイス動作における多数の周知の問題につながる。選択ゲートワードラインとエッジコアセルワードラインとの間の間隔が外れる場合、ブースト電圧がオフになる。さらに、選択ゲートからエッジセルまでの小さい空間が障害物になる。２つの選択ゲートによって制御されるコアセルの動作は、選択ゲートに対する間隔寸法の影響を受ける。変化する横方向の間隔寸法を伴うそのような問題は、ピッチが減少し続けるにつれてより難しくなる。例えば、問題は３２ｎｍ構造においてかなり厳しくなる。例えば、横方向の小さい差でさえ、第１コアセルワードラインに重なるように選択ゲートが置かれることを招く場合があり、実際にかなりの接合漏れまたはデッドセルにつながる。
【発明の概要】
【０００８】
[008]  本発明は、ダブルパターニング技術を用いた低減ピッチを有する高密度半導体デバイスの生成に固有の課題に対する解決策を提供する。本発明の一実施形態に係る方法において、ダブルパターニングを用いて自己整合型選択ゲートワードラインを製造するプロセスが開示されている。該方法は、フォトレジストパターンのエッジの周囲にスペーサパターンを配置することによって開始する。次に、フォトレジストパターンを剥離し、スペーサパターンを残す。そして、トリムマスクをスペーサパターンの一部分の上に配置する。そして、スペーサパターンのトリムマスクによって覆われない部分をエッチング除去する。トリムマスクを除去し、ここで、スペーサパターンの残存部分が複数のコアワードラインを画定する。パッドマスクを配置し、パッドマスクおよびスペーサパターンの残存部分が複数のコアセルワードラインの両側に選択ゲートワードラインを画定するようにする。最後に、パッドマスクとスペーサパターンの残存部分とを用いて少なくとも１つパターン転写層をエッチングして、選択ゲートワードラインおよび複数のコアセルワードラインをポリオキシド層にエッチング形成する。
【０００９】
[009]  本発明のさらなる実施形態に係る別の方法において、ダブルパターニングを用いて自己整合型選択ゲートワードラインを製造するプロセスが開示される。該方法は、スペーサパターンをフォトレジストパターンのエッジの周囲に配置することによって開始する。スペーサパターンを剥離し、スペーサパターンを残す。そして、スピンオンカーボン（ＳＯＣ）層をスペーサパターンの上に配置する。次に、スペーサパターンをエッチング除去し、ＳＯＣ層が残ってＳＯＣパターンを形成するようにする。トリムマスクをＳＯＣパターンの一部分の上に配置する。そして、ＳＯＣパターンのトリムマスクによって覆われない部分をエッチング除去する。次に、トリムマスクを除去し、ＳＯＣパターンの残存部分が複数のコアセルワードラインと、複数のコアセルワードラインの両側の選択ゲートワードラインと、各選択ゲートワードラインと複数のコアセルワードラインとの間のダミーラインとを画定するようにする。最後に、ＳＯＣパターンを用いて少なくとも１つのパターン転写層をエッチングして、選択ゲートワードライン、ダミーワードラインおよび複数のコアセルワードラインをポリオキシド層にエッチング形成する。
【図面の簡単な説明】
【００１０】
[010]  本発明は、添付の図面と関連付けた以下の詳細な説明を読むことによってさらに理解されよう。これらの図面において、同一の参照符号は同一の要素を示す。
【００１１】
【図１Ａ】[011]  図１Ａは、ポジ型ダブルパターニングの工程を示す従来技術に係る半導体デバイスの概略断面を示す。
【図１Ｂ】[011]  図１Ｂは、ポジ型ダブルパターニングの工程を示す従来技術に係る半導体デバイスの概略断面を示す。
【図１Ｃ】[011]  図１Ｃは、ポジ型ダブルパターニングの工程を示す従来技術に係る半導体デバイスの概略断面を示す。
【図２Ａ】[012]  図２Ａは、ネガ型ダブルパターニングの工程を示す従来技術に係る半導体デバイスの概略断面を示す。
【図２Ｂ】[012]  図２Ｂは、ネガ型ダブルパターニングの工程を示す従来技術に係る半導体デバイスの概略断面を示す。
【図２Ｃ】[012]  図２Ｃは、ネガ型ダブルパターニングの工程を示す従来技術に係る半導体デバイスの概略断面を示す。
【図２Ｄ】[012]  図２Ｄは、ネガ型ダブルパターニングの工程を示す従来技術に係る半導体デバイスの概略断面を示す。
【図２Ｅ】[012]  図２Ｅは、ネガ型ダブルパターニングの工程を示す従来技術に係る半導体デバイスの概略断面を示す。
【図３】[013]  図３は、選択ゲートワードラインとコアセルワードラインとの間隔を示す従来技術に係る半導体の概略トップダウンレイアウトを示す。
【図４Ａ（ａ）】[014]  図４Ａ（ａ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図４Ａ（ｂ）】[014]  図４Ａ（ｂ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図４Ｂ（ａ）】[014]  図４Ｂ（ａ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図４Ｂ（ｂ）】[014]  図４Ｂ（ｂ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図４Ｃ（ａ）】[014]  図４Ｃ（ａ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図４Ｃ（ｂ）】[014]  図４Ｃ（ｂ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図４Ｄ（ａ）】[014]  図４Ｄ（ａ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図４Ｄ（ｂ）】[014]  図４Ｄ（ｂ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図４Ｅ（ａ）】[014]  図４Ｅ（ａ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図４Ｅ（ｂ）】[014]  図４Ｅ（ｂ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図４Ｆ（ａ）】[014]  図４Ｆ（ａ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図４Ｆ（ｂ）】[014]  図４Ｆ（ｂ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図４Ｇ（ａ）】[014]  図４Ｇ（ａ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図４Ｇ（ｂ）】[014]  図４Ｇ（ｂ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ａ（ａ）】[015]  図５Ａ（ａ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ａ（ｂ）】[015]  図５Ａ（ｂ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ｂ（ａ）】[015]  図５Ｂ（ａ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ｂ（ｂ）】[015]  図５Ｂ（ｂ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ｃ（ａ）】[015]  図５Ｃ（ａ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ｃ（ｂ）】[015]  図５Ｃ（ｂ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ｄ】[015]  図５Ｄは、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ｅ（ａ）】[015]  図５Ｅ（ａ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ｅ（ｂ）】[015]  図５Ｅ（ｂ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ｆ（ａ）】[015]  図５Ｆ（ａ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ｆ（ｂ）】[015]  図５Ｆ（ｂ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ｇ（ａ）】[015]  図５Ｇ（ａ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ｇ（ｂ）】[015]  図５Ｇ（ｂ）は、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図５Ｈ】[015]  図５Ｈは、本発明の一実施形態に係る半導体デバイスのトップダウンレイアウトおよび概略断面を示す。
【図６】[016]  図６は、本発明の一実施形態に係るポジ型ダブルパターニング方法の工程を示すフローチャートである。
【図７】[017]  図７は、本発明の一実施形態に係るネガ型ダブルパターニング方法の工程を示すフローチャートである。
【発明を実施するための形態】
【００１２】
詳細な説明
[018]  添付の図面に例示されている本発明の好適な実施形態について、以下、詳細に説明する。以下、本発明を好適な実施形態に関連して説明するが、これらの実施形態は、本発明を限定することを意図したものではないことを理解されたい。逆に、本発明は、添付の請求の範囲によって定義される本発明の精神および範囲に含まれ得る変更、改良および同等物を包含することを意図している。さらに、以下の本発明の実施形態の詳細な説明では、本発明の完全な理解を提供するために、具体的な詳細を数多く記載する。しかし、本発明は、それらの具体的な詳細がなくとも実現できることが当業者には認められよう。その他の場合、公知の方法、手順、構成部品および回路については、本発明の実施形態の態様を不必要に不明瞭にしないように、詳細な説明を省略した。本発明の実施形態を示す図面は、半概略的であり、一定の縮尺通りではなく、特に、寸法の一部は図面において明確な提示のために誇張して図示されている。同様に、記載を容易にするために図面における図は概ね同様の向きを示すが、図面における表現は大部分について任意である。一般に、本発明はいずれの向きにおいても動作することができる。
【００１３】
表記および用語
[019]  以下の詳細な説明のいくつかの部分は、コンピュータメモリ内のデータビットに対する動作の手順、工程、論理ブロック、処理、および他の記号的な表現という観点で表現されている。これらの説明および表現は、当業者によって用いられて、その作用の実質を他業者に最も有効に伝えるための手段である。ここには手順、コンピュータ実行工程、論理ブロック、プロセス等があり、これらは一般に、所望の結果をもたらす首尾一貫した工程または命令シーケンスであると考えられる。これらの工程は、物理量の物理的な操作を必要とするものである。通常、必須ではないが、これらの量は、コンピュータシステムにおいて記憶、転送、結合、比較、および他の方法で操作することができる電気的または磁気的な信号の形態を取る。主に一般的な使用という理由で、これらの信号をビット、値、要素、シンボル、文字、用語、数字等と称することが便利である場合があることがわかっている。
【００１４】
[020]  しかし、これらの用語および同様の用語の全ては適切な物理量と関連付けられ、単にこれらの量に適用される便利な標記にすぎないことに留意するべきである。以下の考察から明らかであるように、特に明記しない限り、本発明全体を通して、「処理する」（半導体パッケージングアセンブリまたはマニュファクチャリングプロセスを指す）または「アクセスする」または「実行する」または「記憶する」または「レンダリングする」等の用語を用いた考察は、コンピュータシステムまたは同様の電子コンピューティングデバイスの行為およびプロセスを指し、それらのシステムまたはデバイスは、コンピュータシステムのレジスタおよびメモリならびに他のコンピュータ読み取り可能媒体内の物理（電子）量として表現されたデータを操作し、コンピュータシステムメモリまたはレジスタあるいは他のそのような情報記憶、伝送、または表示デバイス内の物理量として同様に表現された他のデータに変換するものであることが認められよう。いくつかの実施形態においてあるコンポーネントが示される場合、同一の参照番号の使用によって、そのコンポーネントが最初の実施形態において例示したものと同一のコンポーネントであることを表す。
【００１５】
[021]  本発明は、整合型選択ゲートワードラインを備える半導体デバイスの製造に固有の増加しつつある課題に対する解決策を提供する。本開示のさまざまな実施形態は、コアセルワードラインから選択された距離だけ離れた自己整合型選択ゲートをもたらすポジ型およびネガ型ダブルパターニング手法を提供する。
【００１６】
[022]  図４Ａ（ａ）〜図４Ｇ（ｂ）は、複数のコアセルワードライン間の一対の自己整合型選択ゲートワードラインを製造するポジ型ダブルパターニングの工程を示している。図４Ａ（ａ）は、複数のパターン転写層の上のフォトレジスト層のトップダウンレイアウトである。線Ａ−Ａ’が図４Ａ（ｂ）に示されている。図４Ａ（ａ）および図４Ａ（ｂ）に示すように、フォトレジスト層４０２が複数のパターン転写層４０４、４０６に重なり、パターン転写層４０４、４０６はターゲット層４０８に重なる。一実施形態において、複数のパターン転写層は、窒酸化シリコン層４０４およびハードマスク４０６を含む。一実施形態において、ターゲット層４０８はポリオキシド層である。
【００１７】
[023]  図４Ａ（ａ）にさらに示すように、選択ゲートワードラインを画定するために用いられるフォトレジストの寸法は、選択ゲートチャネル長ターゲットに応じて調整される。図４Ａ（ａ）に示すように、フォトレジストの一部分を用いて選択ゲートワードラインを画定し、フォトレジストの他の部分を用いて複数のコアセルワードラインを画定する。
【００１８】
[024]  図４Ｂ（ａ）は、複数のパターン転写層の上のフォトレジスト層のトップダウンレイアウトを示している。線Ａ−Ａ’が図４Ｂ（ｂ）に示されている。図４Ｂ（ａ）および図４Ｂ（ｂ）に示すように、スペーサ４１０をフォトレジスト層４０２のエッジの周囲に配置する。以下に詳細に述べるとおり、スペーサ４１０を用いてコアセルワードラインおよび選択ゲートワードラインを画定することになる。一実施形態において、スペーサ４１０の厚さは、３２ｎｍである。
【００１９】
[025]  図４Ｃ（ａ）は、複数のパターン転写層の上のスペーサパターンのトップダウンレイアウトを示している。線Ａ−Ａ’が図４Ｃ（ｂ）に示されている。図４Ｃ（ａ）および図Ｃ（ｂ）に示すように、フォトレジスト層４０２が除去されている。フォトレジスト４０２が除去されると、図４Ｃ（ａ）および図４Ｃ（ｂ）に示すスペーサ４１０は、スペーサパターン４１０である。上述のとおり、例示的な実施形態において、各スペーサ４１０の厚さは、３２ｎｍである。
【００２０】
[026]  図４Ｄ（ａ）は、スペーサパターンの一部分に重なるトリムマスクのトップダウンレイアウトを示している。線Ａ−Ａ’が図４Ｄ（ｂ）に示されている。図４Ｄ（ａ）および図４Ｄ（ｂ）に示すように、トリムマスク４１２がスペーサパターン４１０の一部分の上に配置されている。図４Ｄ（ａ）に示すように、スペーサパターン４１０の一部分はトリムマスク４１２の下に位置しないため、露光される。
【００２１】
[027]  図４Ｅ（ａ）は、トリムマスク４１２の除去後のスペーサパターン４１０のトップダウンレイアウトを示している。また、図４Ｅ（ａ）は、スペーサパターン４１０の一部分の除去を示している。線Ａ−Ａ’が図４Ｅ（ｂ）に示されている。図４Ｅ（ａ）および図４Ｅ（ｂ）に示すように、スペーサパターン４１０のトリムマスク４１２の下に位置しない部分がエッチング除去されている。スペーサパターン４１０の露光部分をエッチングした後、トリムマスク４１２を除去する。以下に詳細に述べるとおり、スペーサパターン４１０の残存部分を用いてコアセルワードラインおよび選択ゲートワードラインを画定することになる。
【００２２】
[028]  図４Ｆ（ａ）は、パッドマスク４１４が追加されたスペーサパターン４１０のトップダウンレイアウトを示している。また、図４Ｆ（ａ）は、コアセルワードラインに対するパッド４１６の配置を示している。線Ａ−Ａ’が図４Ｆ（ｂ）に示されている。図４Ｆ（ａ）および図４Ｆ（ｂ）に示すように、パッドマスク４１４を配置し、スペーサパターン４１０の一部分に重なって選択ゲートワードラインを画定する。さらに、パッドマスクの他の部分を用いて各コアセルワードラインと関連付けられたパッド４１６を画定する。すなわち、以下に示すように、パッドマスク４１４およびスペーサパターン４１０の一部分が選択ゲートワードラインを画定する。
【００２３】
[029]  図４Ｇ（ａ）は、選択ゲートワードラインおよび複数のコアセルワードラインを画定するためのエッチパターンのトップダウンレイアウトを示している。また、図４Ｇ（ａ）は、選択ゲートワードラインの幅が選択ゲートチャネル長ターゲット要件に応じて調整され得ることを示している。さらに、図４Ｇ（ａ）は、選択ゲートワードラインとダミーワードラインとの間の間隔が、選択ゲート−コアセルワードライン間隔ターゲット要件に応じて調整され得ることを示している。線Ａ−Ａ’が図４Ｇ（ｂ）に示されている。図４Ｇ（ｂ）に示すように、パッドマスク４１４とスペーサパターン４１０の一部分とを用いて選択ゲートワードライン４１６を画定する。図４Ｇ（ｂ）にさらに示すように、スペーサパターン４１０の一部分を用いてコアセルワードライン４１８を画定する。スペーサパターン４１０およびパッドマスク４１４は、自己整合型選択ゲートワードライン４１６およびパッドを有するコアセルワードライン４１８を画定する。というのは、パターン転写層４０４、４０６をエッチングして、ターゲット層４０８にエッチング形成されることになる選択ゲートワードライン４１６およびパッドを有するコアセルワードライン４１８を画定する。一実施形態において、ワードラインを形成するターゲット層４０８は、ポリオキシドである。一実施形態において、他の層は、ターゲット層４０８の下に存在する。追加の層は、酸化窒化酸化（ＯＮＯ）層と基板層とを含む。他の実施形態は、他の層を含み得る。
【００２４】
[030]  図４Ｇ（ａ）および図４Ｇ（ｂ）に示すように、ポジ型ダブルパターニングの最終結果は、複数のコアセルワードラインの両側に適切に位置決めされた一対の自己整合型選択ゲートワードラインである。選択ゲートワードラインおよびコアセルワードラインを同時に形成することによって、コアセルワードラインに対する選択ゲートワードラインの横方向位置決めを改善することができ、選択ゲート／コアセルワードラインの干渉を防ぎ、コアセルワードラインに対する選択ゲートの偶発的な重なりを防ぐことができる。最終結果によって製造効率が改善され、品質管理が改善される。
【００２５】
[031]  図５Ａ（ａ）〜図５Ｈは、複数のコアセルワードライン間に一対の自己整合型選択ゲートワードラインを製造するネガ型ダブルパターニングの工程を示している。図５Ａ（ａ）〜図５Ｃ（ｂ）は、図４Ａ（ａ）〜図４Ａ（ｂ）と同様である。図５Ａ（ａ）は、複数のパターン転写層の上のフォトレジスト層のトップダウンレイアウトである。図５Ａ（ａ）の線Ａ−Ａ’が図５Ａ（ｂ）に示されている。図５Ａ（ａ）および図５Ａ（ｂ）に示すように、フォトレジスト層５０２が複数のパターン転写層５０４、５０６に重なり、パターン転写層５０４、５０６はターゲット層５０８に重なる。一実施形態において、複数のパターン転写層は、窒酸化シリコン層５０４およびハードマスク５０６を含む。一実施形態において、ターゲット層５０８はポリオキシド層である。
【００２６】
[032]  図５Ａ（ａ）にさらに示すように、選択ゲートワードラインを画定するために用いられるフォトレジストの寸法は、選択ゲートチャネル長ターゲットに応じて調整される。図５Ａ（ａ）に示すように、フォトレジストの一部分を用いて選択ゲートワードラインを画定し、フォトレジストの他の部分を用いて複数のコアセルワードラインを画定する。
【００２７】
[033]  図５Ｂ（ａ）は、複数のパターン転写層の上のフォトレジスト層のトップダウンレイアウトを示している。線Ａ−Ａ’が図５Ｂ（ｂ）に示されている。図５Ｂ（ａ）および図５Ｂ（ｂ）に示すように、スペーサ５１０をフォトレジスト層５０２のエッジの周囲に配置する。以下に詳細に述べるとおり、スペーサ５１０を用いてワードラインおよび選択ゲートワードラインを画定することになる。一実施形態において、スペーサ５１０の厚さは、３２ｎｍである。
【００２８】
[034]  図５Ｃ（ａ）は、複数のパターン転写層の上のスペーサパターンのトップダウンレイアウトを示している。線Ａ−Ａ’が図５Ｃ（ｂ）に示されている。図５Ｃ（ａ）および図５Ｃ（ｂ）に示すように、フォトレジスト層５０２が除去されている。フォトレジスト５０２が除去されると、図５Ｃ（ａ）および図５Ｃ（ｂ）に示すスペーサ５１０は、スペーサパターン５１０である。上述のとおり、例示的な実施形態において、各スペーサ５１０の厚さは、３２ｎｍである。図５Ｃ（ｂ）は、スペーサパターン５１０の一部分５１２が選択ゲートワードラインと第１コアセルワードラインとの間の最終空間を画定することを示している。スペーサパターン５１０のこの部分５１２は、スペーサパターンの厚さの２倍である最大厚さに限定される。
【００２９】
[035]  図５Ｄは、スピンオンカーボン（ＳＯＣ）層５１４の塗布後の複数のパターン転写層の上のスペーサパターン５１０の断面を示している。ＳＯＣ層５１４は、スペーサパターン５１０全体を覆う。一実施形態において、ＳＯＣ層５１４はウェーハ全体を覆う。
【００３０】
[036]  図５Ｅ（ａ）は、スペーサパターンが除去された後の、複数のパターン転写層の上のＳＯＣ層のトップダウンレイアウトを示している。図５Ｅ（ａ）の線Ａ−Ａ’が図５Ｅ（ｂ）に示されている。図５Ｅ（ａ）および図５Ｅ（ｂ）に示すように、スペーサパターン５１０が除去されている。スペーサパターン５１０が除去されると、ＳＯＣ層はＳＯＣパターン層５１４になる。
【００３１】
[037]  図５Ｆ（ａ）は、トリムマスクの配置後の、複数のパターン転写層の上のＳＯＣパターン層のトップダウンレイアウトを示している。図５Ｆ（ａ）の線Ａ−Ａ’が図５Ｆ（ｂ）に示されている。図５Ｆ（ａ）および図５Ｆ（ｂ）に示すように、トリムマスク５１６をＳＯＣパターン層５１４の一部分の上に配置する。図５Ｇ（ａ）および図５Ｇ（ｂ）にさらに示すように、ＳＯＣパターン層５１４の一部分をエッチング除去する。
【００３２】
[038]  図５Ｇ（ａ）は、ＳＯＣパターン層の一部分をエッチング除去した後の、複数のパターン転写層の上のＳＯＣパターン層のトップダウンレイアウトを示している。図５Ｇ（ａ）の線Ａ−Ａ’が図５Ｇ（ｂ）に示されている。図５Ｇ（ａ）および図５Ｇ（ｂ）は、ＳＯＣパターン層５１４の一部分をエッチング除去した後にトリムマスク５１６を除去することを示している。図５Ｇ（ａ）および図５Ｇ（ｂ）にさらに示すように、残存するＳＯＣパターン層５１４が各選択ゲートワードラインと選択ゲートワードライン間の複数のコアセルワードラインとを画定する。また、図５Ｇ（ａ）は、残存するＳＯＣパターン層５１４が、ダミーワードラインと、各選択ゲートワードラインと当該の隣接ダミーラインとの間の間隔とを画定することを示している。なお、図５Ｇ（ａ）は、ダミーワードラインに隣接する第１コアセルワードラインがエッジワードラインであることも示している。
【００３３】
[039]  図５Ｈに示すように、また、図５Ｇ（ａ）に示すように、残存するＳＯＣ層パターン５１４は、選択ゲートワードラインおよび複数のコアセルワードラインを画定するためのエッチパターンである。図５Ｈは、ＳＯＣ層パターン５１４からのパターンがパターン転写層５０４、５０６にどのように転写されて最終的にターゲット層５０８にエッチング形成されるかを示している。図５Ｈは、ハードマスク層５０６への最終パターン５１６のエッチングを示している。そして、この最終エッチパターン５０６をターゲット層５０８にエッチング形成する。一実施形態において、ワードラインを形成するターゲット層５０８は、ポリシリコンである。一実施形態において、他の層は、ターゲット層５０８の下に存在する。追加の層は、酸化窒化酸化（ＯＮＯ）層と基板層とを含む。他の実施形態は、他の層を含み得る。
【００３４】
[040]  図５Ｇ（ａ）および図４Ｈに示すように、ネガ型ダブルパターニングの最終結果は、複数のコアセルワードラインの両側に適切に位置決めされた自己整合型選択ゲートワードラインである。選択ゲートワードラインおよびコアセルワードラインを同時に形成することによって、コアセルワードラインに対する選択ゲートワードラインの横方向位置決めを改善することができ、選択ゲート／コアセルワードラインの干渉を防ぎ、コアセルワードラインに対する選択ゲートワードラインの偶発的な重なりを防ぐことができる。最終結果によって製造効率が改善され、品質管理が改善される。
【００３５】
[041]  図６は、ポジ型ダブルパターニングプロセスの工程を示すフローチャートである。プロセスは、工程６０２においてフォトレジストパターンのエッジの周囲にスペーサを配置することで開始する。一実施形態において、スペーサをアモルファスカーボン層のエッジの周囲に配置し、アモルファスカーボン層のパターンは、先行する工程で除去された先行フォトレジストパターンから転写されている。
【００３６】
[042]  工程６０４において、フォトレジストを剥離し、スペーサ層を残す。フォトレジストパターンが除去されると、スペーサはスペーサパターン層になる。工程６０６において、トリムマスクをスペーサパターン層の一部分の上に配置する。工程６０８において、スペーサパターン層のトリムマスクによって覆われない部分をエッチング除去する。
【００３７】
[043]  工程６１０において、トリムマスクを除去し、スペーサパターン層の残存部分を露出させる。次に、スペーサパターン層の残存部分は、複数のコアワードラインを画定する。工程６１２において、パッドマスクを配置することで、コアセルワードラインの各々に対するパッドを画定する。スペーサパターン層の残存部分の上にパッドマスクを配置することで選択ゲートワードラインを画定する。
【００３８】
[044]  工程６１２において、パッドマスクおよび残存するスペーサパターンを用いて、少なくとも１つのパターン転写層をエッチングしてパターンを形成することで、ターゲット層にエッチング形成される選択ゲートワードラインおよび複数のコアセルワードラインを画定する。一実施形態において、最終ターゲット層はポリシリコン層である。別の実施形態において、少なくとも１つのパターン転写層は、スペーサパターンの下の窒酸化シリコン層と、さらに窒酸化シリコン層の下のハードマスク層とを含む。
【００３９】
[045]  図７は、ネガ型ダブルパターニングプロセスの工程を示すフローチャートである。プロセスは、工程７０２においてフォトレジストパターンのエッジの周囲にスペーサを配置することで開始する。一実施形態において、スペーサをアモルファスカーボン層のエッジの周囲に配置し、アモルファスカーボン層のパターンは、先行する工程で除去された先行フォトレジストパターンから転写されている。
【００４０】
[046]  工程７０４において、フォトレジストを剥離し、スペーサ層を残す。フォトレジストパターンが除去されると、スペーサはスペーサパターン層になる。工程７０６において、スピンオンカーボン（ＳＯＣ）層をスペーサパターンの上に配置する。一実施形態において、ＳＯＣ層はウェーハ全体の上に配置される。
【００４１】
[047]  工程７０８において、スペーサパターンをエッチング除去する。スペーサパターンをエッチング除去することでＳＯＣ層を残して、たった今除去されたスペーサパターン層によって画定されたＳＯＣパターン層を形成する。工程７１０において、トリムマスクをＳＯＣパターン層の一部分の上に配置する。工程７１２において、ＳＯＣパターン層のトリムマスクによって覆われない部分をエッチング除去する。
【００４２】
[048]  工程７１４において、トリムマスクを除去する。トリムマスクを除去して、ＳＯＣパターン層の残存部分を露出させる。ＳＯＣパターン層の残存部分は、複数のコアワードラインと、複数のワードラインの両側の選択ゲートワードラインと、各選択ゲートワードラインと複数のコアセルワードラインとの間のダミーラインとを、それらがターゲット層にエッチング形成される際に画定する。
【００４３】
[049]  工程７１６において、残存するＳＯＣパターン層をテンプレートとして用いて、少なくとも１つのパターン転写層をエッチングして最終パターンを形成することで、選択ゲートワードラインおよび複数のコアセルワードラインを、それらがターゲット層にエッチング形成される際に画定する。一実施形態において、最終ターゲット層はポリシリコン層である。別の実施形態において、該少なくとも１つのパターンは、スペーサパターンの下の窒酸化シリコン層と、さらに窒酸化シリコン層の下のハードマスク層とを含む。
【００４４】
[050]  ポジ型ダブルパターニングを用いる利点には、選択ゲートワードラインとコアセルワードラインとの間の間隔の柔軟性が含まれる。さらに、単一の浸漬ツールしか必要とされない。ただし、ポジ型ダブルパターニングは、３つのマスキングおよびエッチング工程を必要とする。一方、ネガ型ダブルパターニングの利点には、２つのマスク／リソグラフィエッチング工程しか必要としない、より簡単なプロセスが含まれる。ただし、ネガ型ダブルパターニングは、選択ゲートワードラインとコアセルワードラインとの間の間隔についてポジ型ダブルパターニングと比較して低い柔軟性を招く。ネガ型ダブルパターニングにおける選択ゲートワードラインとコアセルワードラインとの間の最大可能間隔は、上述のとおり、スペーサ層の幅の２倍である。
【００４５】
[051]  いくつかの好適な実施形態および方法を本明細書において開示してきたが、本発明の精神および範囲から逸脱することなくそのような実施形態および方法の変形および変更を実施可能であることが、前述の開示から当業者には明らかであろう。本発明は、添付の請求の範囲ならびに適用可能な法律の規則および原理によって必要な程度にのみ限定することが意図される。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４Ａ（ａ）】
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【図４Ａ（ｂ）】
0005753588.tif 000012
【図４Ｂ（ａ）】
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【図４Ｂ（ｂ）】
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【図４Ｃ（ａ）】
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【図４Ｃ（ｂ）】
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【図４Ｄ（ａ）】
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【図４Ｄ（ｂ）】
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【図４Ｅ（ａ）】
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【図４Ｅ（ｂ）】
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【図４Ｆ（ａ）】
0005753588.tif 000021
【図４Ｆ（ｂ）】
0005753588.tif 000022
【図４Ｇ（ａ）】
0005753588.tif 000023
【図４Ｇ（ｂ）】
0005753588.tif 000024
【図５Ａ（ａ）】
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【図５Ａ（ｂ）】
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【図５Ｂ（ａ）】
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【図５Ｂ（ｂ）】
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【図５Ｃ（ａ）】
0005753588.tif 000029
【図５Ｃ（ｂ）】
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【図５Ｄ】
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【図５Ｅ（ａ）】
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【図５Ｅ（ｂ）】
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【図５Ｆ（ａ）】
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【図５Ｆ（ｂ）】
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【図５Ｇ（ａ）】
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【図５Ｇ（ｂ）】
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【図５Ｈ】
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【図６】
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【図７】
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