(57)【特許請求の範囲】
【請求項１】
入力電圧が入力される信号入力端子と、
第１入力端子に前記信号入力端子が接続される第１インバータと、
第２入力端子に前記信号入力端子が接続される第２インバータと、
前記第１インバータの第１出力端子に一端が接続され、前記第２インバータの電源電圧供給端子に他端が接続される容量素子と、
ソース端子に電源端子が接続され、ドレイン端子に前記第２インバータの電源電圧供給端子が接続され、ゲート端子に前記第２インバータの第２出力端子が接続され、前記第２出力端子から供給される出力電圧によってオン、オフされる昇圧用ＭＯＳトランジスタと、
前記出力電圧が出力される信号出力端子と、
を含むことを特徴とする昇圧回路。
【請求項２】
さらに、前記昇圧用ＭＯＳトランジスタと並列に接続された電圧クリップ回路を含むことを特徴とする請求項１に記載の昇圧回路。
【請求項３】
前記電圧クリップ回路は、ダイオード接続されたクリップ用ＭＯＳトランジスタであることを特徴とする請求項２に記載の昇圧回路。
【請求項４】
前記電圧クリップ回路は、前記クリップ用ＭＯＳトランジスタを複数有することを特徴とする請求項３に記載の昇圧回路。
【請求項５】
前記請求項１から４のいずれか１項に記載の昇圧回路と、
前記昇圧回路から出力される前記出力電圧がゲート端子に供給される、駆動用ＭＯＳトランジスタと、
を含むことを特徴とするスイッチ回路。
【請求項６】
入力電圧が入力される信号入力端子と、
第１入力端子に前記信号入力端子が接続される第１インバータと、
第２入力端子に前記信号入力端子が接続される第２インバータと、
前記第１インバータの第１出力端子に一端が接続され、前記第２インバータのグランド電圧供給端子に他端が接続される容量素子と、
ソース端子にグランド端子が接続され、ドレイン端子に前記第２インバータのグランド電圧供給端子が接続され、ゲート端子に前記第２インバータの第２出力端子が接続され、前記第２出力端子から供給される出力電圧によってオン、オフされる降圧用ＭＯＳトランジスタと、
前記出力電圧が出力される信号出力端子と、
を含むことを特徴とする降圧回路。
【請求項７】
さらに、前記降圧用ＭＯＳトランジスタと並列に接続された電圧クリップ回路を含むことを特徴とする請求項６に記載の降圧回路。
【請求項８】
前記電圧クリップ回路は、ダイオード接続されたクリップ用ＭＯＳトランジスタであることを特徴とする請求項７に記載の降圧回路。
【請求項９】
前記電圧クリップ回路は、前記クリップ用ＭＯＳトランジスタを複数有することを特徴とする請求項８に記載の降圧回路。
【請求項１０】
請求項６から９のいずれか１項に記載の降圧回路と、
前記降圧回路から出力される前記出力電圧がゲート端子に供給される、駆動用ＭＯＳトランジスタと、
を含むことを特徴とするスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧を昇圧する昇圧回路、降圧回路、このような昇圧回路を備えたスイッチ回路及び降圧回路を備えたスイッチ回路に関する。
【背景技術】
【０００２】
図８は、従来のＭＯＳスイッチの構成を説明するための図である。なお、本明細書では、ＭＯＳスイッチの文言を、ＭＯＳトランジスタを利用したスイッチを指すものとする。
図８に示したＭＯＳスイッチ８００は、ｐ型のＭＯＳトランジスタ１７、ｎ型のＭＯＳトランジスタ１８を備えている。ＭＯＳトランジスタ１７のゲート端子には、入力信号ＩＮ1が入力される。また、ＭＯＳトランジスタ１８のゲート端子には、入力信号ＩＮ2が入力される、入力信号ＩＮ1、ＩＮ2は、互いに逆の極性を有する電圧信号である。ＭＯＳスイッチ８００から出力される出力信号ＯＵＴは、入力信号ＩＮ1、ＩＮ2の変化に応じて変化する。
【０００３】
すなわち、入力信号ＩＮ1として、Ｌｏｗレベルの電圧ＧＮＤ（グランド）がＭＯＳトランジスタ１７のゲートに入力されると、ＭＯＳトランジスタ１７がオンする。ＭＯＳトランジスタ１７のオンにより、出力信号ＯＵＴはＨｉｇｈレベルの電圧ＶCCとなる。一方、ＭＯＳトランジスタ１８に電圧ＶCCが入力されると、ＭＯＳトランジスタ１８がオンする。ＭＯＳトランジスタ１８のオンにより、出力信号ＯＵＴとして、電圧ＧＮＤが出力される。
【０００４】
以上説明したＭＯＳスイッチにおいて、電圧ＶCCが低い場合について説明する。電圧ＶCCが閾値電圧Ｖth以下の場合、電圧ＶCCが入力信号ＩＮ1、ＩＮ2として入力されたＭＯＳトランジスタ１７、１８のゲート・ソース間電圧Ｖgsは小さく、閾値電圧を超えることがない。このため、ＭＯＳトランジスタ１７、１８は、それぞれオフ状態になっている。
また、入力信号ＩＮ1に電圧ＧＮＤが入力され、ＭＯＳトランジスタ１７、１８のゲート・ソース間電圧Ｖgsがそれぞれの閾値電圧を超えると、ＭＯＳトランジスタ１７がオンして出力信号ＯＵＴは電圧ＶCCとなる。このとき、ＭＯＳトランジスタ１７のゲート・ソース間電圧Ｖgsは、以下のように表される。
Ｖgs＝｜ＧＮＤ−ＶCC｜
しかし、上記したように、電圧ＶCCが低い場合、｜ＧＮＤ−ＶCC｜の値が小さくなる。ＭＯＳトランジスタのオン抵抗は、｜Ｖgs−Ｖth｜の値に反比例する。このため、図８に示したＭＯＳスイッチでは、ＭＯＳトランジスタ１７のオン抵抗が大きくなってしまう。
また、入力信号ＩＮ2としてＨｉｇｈレベルの電圧ＶCCが入力されると、ＭＯＳトランジスタ１８がオンし、出力信号ＯＵＴとして電圧ＧＮＤが出力される。このときにも、電圧ＶCCが低ければ、｜ＶCC−ＧＮＤ｜の値は小さく、ＭＯＳトランジスタ１８のオン抵抗が大きくなってしまう。
【０００５】
以上の課題を解決するための方法としては、ＭＯＳスイッチに閾値電圧の低いＭＯＳトランジスタを選択することが考えられる。また、以上の課題を解決するための方法として、ＭＯＳトランジスタ１７、１８に入力する入力信号を昇圧、または降圧させてオン抵抗を低減することが考えられる。
電源電圧を昇圧する制御には、現在、チャージポンプ回路が用いられている。チャージポンプ回路は、半導体基板上で１０Ｖ以上の電圧を生成することができる。チャージポンプが用いられる技術としては、例えば、ＭＥＭＳ（Micro Electro Mechanical Systems）マイクロフォンや、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などの不揮発性メモリへの書き込み制御がある。
【０００６】
図９、図１０は、一般的なチャージポンプ回路を示した図である。図９に示したチャージポンプ回路は、Ｃｏｃｋｃｒｏｆｔ−Ｗａｌｔｏｎ型チャージポンプ回路と呼ばれるチャージポンプ回路である。図１０に示したチャージポンプ回路は、Ｄｉｃｋｓｏｎ型チャージポンプ回路と呼ばれるチャージポンプ回路である。このような図９、図１０に示したチャージポンプ回路は、例えば、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−８７３８５号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、閾値電圧の低いＭＯＳトランジスタを用いると、わずかな電圧の変動によってＭＯＳトランジスタがオンし、ＭＯＳトランジスタにリーク電流が流れる可能性が高くなる。
また、Ｃｏｃｋｃｒｏｆｔ−Ｗａｌｔｏｎ型チャージポンプ回路は、容量素子９０６〜９０９と、ダイオード素子９０１〜９０５とを含んでいる。そして、Ｄｉｃｋｓｏｎ型チャージポンプ回路は、容量素子１００６〜１０１３と、ダイオード素子１００１〜１００５とを含んでいる。このように、多数の容量素子とダイオード素子を含むチャージポンプ回路は、回路規模が大きくなって、小型化することに不利である。また、消費電流も大きくなって、回路の低消費電力化ができないという欠点がある。
本発明は、上記した点に鑑みてなされたものであり、電源電圧が低電圧であっても、ＭＯＳトランジスタのオン抵抗が小さく、リーク電流の発生を防ぎ、しかも小型化、低消費電力化に適した昇圧回路、降圧回路、昇圧回路を有するスイッチ回路及び降圧回路を有するスイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
以上説明した課題を解決するために、本願発明の一態様の昇圧回路は、入力電圧（例えば図１に示したＩＮ1、ＩＮ2）が入力される信号入力端子（例えば図１に示した入力端子１０３、１０４）と、第１入力端子に前記信号入力端子が接続される第１インバータと、第２入力端子に前記信号入力端子が接続される第２インバータと、前記第１インバータの第１出力端子に一端が接続され、前記第２インバータの電源電圧供給端子に他端が接続される容量素子（例えば図２、図４、図５に示した容量素子２０６、図３、図５、図７に示した容量素子３０６）と、  ソース端子に電源端子が接続され、ドレイン端子に前記第２インバータの電源電圧供給端子が接続され、ゲート端子に前記第２インバータの第２出力端子が接続され、前記第２出力端子から供給される出力電圧によってオン、オフされる昇圧用ＭＯＳトランジスタ（例えば図２、図４、図５に示したＭＯＳトランジスタ２０５、図３、図６、図７に示したＭＯＳトランジスタ３１３）と、前記出力電圧が出力される信号出力端子と、を含むことを特徴とする。
【００１０】
本発明の一態様の昇圧回路は、さらに、前記昇降圧用ＭＯＳトランジスタと並列に接続された電圧クリップ回路（例えば、図４に示したＭＯＳトランジスタ４０７、図５に示したトランジスタユニット２０８、図６に示したＭＯＳトランジスタ６１５、図７に示したトランジスタユニット７０８）を含むことが望ましい。
本発明の一態様の昇圧回路は、前記電圧クリップ回路が、ダイオード接続されたクリップ用ＭＯＳトランジスタ（例えば、図４に示したＭＯＳトランジスタ４０７、図５に示したトランジスタユニット２０８、図６に示したＭＯＳトランジスタ６１５、図７に示したトランジスタユニット７０８）であることが望ましい。
【００１１】
本発明の一態様の昇圧回路は、前記電圧クリップ回路が、前記クリップ用ＭＯＳトランジスタを複数有する（例えばＭＯＳトランジスタ２０８ａ〜２０８ｃ、例えば図７に示したＭＯＳトランジスタ７０８ａ〜７０８ｃ）ことが望ましい。
本発明の一態様のスイッチ回路は、前記請求項１から４のいずれか１項に記載の昇圧回路と、前記昇圧回路から出力される前記第１電圧または前記第３電圧がゲート端子に供給される駆動用ＭＯＳトランジスタ（例えば図１に示したＭＯＳトランジスタ１０７，１０８）と、を含むことが望ましい。
本発明の一態様の降圧回路は、入力電圧が入力される信号入力端子と、第１入力端子に前記信号入力端子が接続される第１インバータと、第２入力端子に前記信号入力端子が接続される第２インバータと、前記第１インバータの第１出力端子に一端が接続され、前記第２インバータのグランド電圧供給端子に他端が接続される容量素子と、ソース端子にグランド端子が接続され、ドレイン端子に前記第２インバータのグランド電圧供給端子が接続され、ゲート端子に前記第２インバータの第２出力端子が接続され、前記第２出力端子から供給される出力電圧によってオン、オフされる降圧用ＭＯＳトランジスタと、前記出力電圧が出力される信号出力端子と、を含むことを特徴とする。
本発明の一態様の降圧回路は、さらに、前記降圧用ＭＯＳトランジスタと並列に接続された電圧クリップ回路を含むことが望ましい。
本発明の一態様の降圧回路は、前記電圧クリップ回路が、ダイオード接続されたクリップ用ＭＯＳトランジスタであることが望ましい。
本発明の一態様の降圧回路は、前記電圧クリップ回路が、前記クリップ用ＭＯＳトランジスタを複数有することが望ましい。
本発明の一態様のスイッチ回路は、前記請求項６から９のいずれか１項に記載の降圧回路と、前記降圧回路から出力される前記出力電圧がゲート端子に供給される、駆動用ＭＯＳトランジスタと、を含むことを特徴とする。
【発明の効果】
【００１２】
上記した本発明によれば、駆動用ＭＯＳトランジスタのゲート端子に電源電圧よりも絶対値が大きい電圧を供給することができる。このため、電源電圧が低電圧であっても、ＭＯＳトランジスタのオン抵抗が小さく、リーク電流の発生を防ぎ、しかも小型化、低消費電力化に適した昇降圧回路、昇降圧回路を有するスイッチ回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態のＭＯＳスイッチを説明するための図である。
【図２】図１に示した昇圧回路を説明するための図である。
【図３】図１に示した降圧回路を説明するための図である。
【図４】本発明の第２実施形態の昇圧回路を示した図である。
【図５】本発明の第３実施形態の昇圧回路を示した図である。
【図６】本発明の第４実施形態の降圧回路を示した図である。
【図７】本発明の第５実施形態の降圧回路を示した図である。
【図８】従来のＭＯＳスイッチの構成を説明するための図である。
【図９】一般的なチャージポンプ回路を示した図である。
【図１０】他の一般的なチャージポンプ回路を示した図である。
【発明を実施するための形態】
【００１４】
以下、本発明の第１実施形態ないし第５実施形態を説明する。
（第１実施形態）
[ＭＯＳスイッチ]
・回路構成
図１は、第１実施形態のＭＯＳスイッチを説明するための図である。図１に示したＭＯＳスイッチは、電圧ＶCCを供給するための電源端子１０１と、電圧ＧＮＤを供給するためのグランド端子１０２との間に接続された、ｐ型のＭＯＳトランジスタ１０７、ｎ型のＭＯＳトランジスタ１０８と、ＭＯＳトランジスタ１０７のゲート端子に接続されている降圧回路１２０、ＭＯＳトランジスタ１０８のゲート端子に接続されている昇圧回路１１０と、を含んでいる。
【００１５】
降圧回路１２０は、外部から電圧信号が入力される入力端子１０３と接続されていて、入力端子１０３に入力される電圧信号を入力信号ＩＮ1と記す。入力信号ＩＮ1は、降圧回路１２０によって入力信号ＩＮ3に降圧され、ＭＯＳトランジスタ１０７のゲート端子に入力される。また、昇圧回路１１０は、外部から電圧信号が入力される入力端子１０４と接続されていて、入力端子１０４に入力される電圧信号を入力信号ＩＮ2と記す。入力信号ＩＮ2は、昇圧回路１１０によって入力信号ＩＮ4に昇圧され、ＭＯＳトランジスタ１０８のゲート端子に入力される。
【００１６】
第１実施形態では、入力信号ＩＮ1、入力信号ＩＮ2として、Ｌｏｗレベルの電圧ＧＮＤまたはＨｉｇｈレベルの電圧ＶCCが入力される。ＭＯＳトランジスタ１０７とＭＯＳトランジスタ１０８との間に接続された出力端子１０５からは、入力信号ＩＮ1、ＩＮ2の変化に応じた出力信号ＯＵＴが出力される。
電圧ＧＮＤが入力信号ＩＮ1として降圧回路１２０に入力された場合、降圧回路１２０から出力される入力信号ＩＮ3の値は、Ｈｉｇｈレベルの電圧ＶCCとなる。また、電圧ＶCCが入力信号ＩＮ1として降圧回路１２０に入力された場合、降圧回路１２０から出力される入力信号ＩＮ3の値は、Ｌｏｗレベルの電圧−ＶCCとなる。また、電圧ＶCCが入力信号ＩＮ2として昇圧回路１１０に入力された場合、昇圧回路１１０から出力される入力信号ＩＮ4の値は、Ｌｏｗレベルの電圧ＧＮＤとなる。また、Ｌｏｗレベルの電圧ＧＮＤが入力信号ＩＮ2として昇圧回路１１０に入力された場合、昇圧回路１１０から出力される入力信号ＩＮ4の値は、Ｈｉｇｈレベルの電圧２ＶCCとなる。
【００１７】
・動作
次に、第１実施形態のＭＯＳスイッチの動作を説明する。
入力信号ＩＮ1として電圧ＶCCが入力されると、降圧回路１２０は、入力信号ＩＮ3として電圧−ＶCCを出力する。ｐ型のＭＯＳトランジスタ１０７は、ゲート端子に電圧−ＶCCが入力されたことによってオンし、電源端子１０１から供給される電圧ＶCCがＨｉｇｈレベルの出力信号ＯＵＴとして、出力端子１０５から出力される。なお、このとき、昇圧回路１１０にも、入力信号ＩＮ2として電圧ＶCCが入力される。昇圧回路１１０は、電圧ＧＮＤをｎ型のＭＯＳトランジ１０８に出力する。ゲート端子に電圧ＧＮＤが印加されたＭＯＳトランジスタ１０８は、オフされる。
【００１８】
以上の動作において、ＭＯＳトランジスタ１０７のゲート・ソース間電圧Ｖgsは、以下のように表される。
Ｖgs＝｜（−Ｖｃｃ）−Ｖｃｃ｜
｜（−Ｖｃｃ）−Ｖｃｃ｜の値は、先に背景技術で説明した、ゲート・ソース間電圧Ｖgs｜ＧＮＤ−ＶCC｜よりも大きくなる。そして、ＭＯＳトランジスタのオン抵抗の値は、Ｖgs−Ｖthに反比例する。このため、第１実施形態によれば、回路を駆動する電圧ＶCCが低い場合であっても、ＭＯＳトランジスタ１０７のオン抵抗の値が従来よりも小さくなることが分かる。
【００１９】
入力信号ＩＮ2として電圧ＧＮＤが入力されると、昇圧回路１１０は、入力信号ＩＮ4として電圧２ＶCCを出力する。ｎ型のＭＯＳトランジスタ１０８は、ゲート端子に電圧２ＶCCが入力されたことによってオンし、電源端子１０１から供給される電圧ＧＮＤがＬｏｗレベルの出力信号ＯＵＴとして、出力端子１０５から出力される。なお、このとき、降圧回路１２０にも、入力信号ＩＮ1として電圧ＧＮＤが入力される。降圧回路１２０は、電圧ＶCCをｐ型のＭＯＳトランジ１０７に出力する。ゲート端子に電圧ＶCCが印加されたＭＯＳトランジスタ１０７は、オフされる。
【００２０】
以上の動作において、ＭＯＳトランジスタ１０８のゲート・ソース間電圧Ｖgsは、以下のように表される。
Ｖgs＝｜２ＶCC−ＧＮＤ｜
｜２ＶCC−ＧＮＤ｜の値は、先に背景技術で説明した、ゲート・ソース間電圧Ｖgs｜ＶCC−ＧＮＤ｜よりも大きくなる。そして、ＭＯＳトランジスタのオン抵抗の値は、Ｖgs−Ｖthに反比例する。このため、第１実施形態によれば、回路を駆動する電圧ＶCCが低い場合であっても、ＭＯＳトランジスタ１０８のオン抵抗の値が従来よりも小さくなることが分かる。
【００２１】
以上説明したように、第１実施形態では、ＭＯＳトランジスタ１０７のゲートをＨｉｇｈレベルの電圧ＶCC、Ｌｏｗレベルの電圧−ＶCCで動作させることができる。このため、ＭＯＳトランジスタ１０７のオン抵抗を低減することができる。また、第１実施形態によれば、ＭＯＳトランジスタ１０８のゲートを、Ｈｉｇｈレベルの電圧２ＶCC、Ｌｏｗレベルの電圧ＧＮＤで動作させることができる。このため、ＭＯＳトランジスタ１０８のオン抵抗を低減することができる。
【００２２】
[昇圧回路]
・回路構成
図２は、第１実施形態の、図１に示した昇圧回路１１０を説明するための図である。昇圧回路１１０は、ｐ型のＭＯＳトランジスタ２０１、２０２、２０５と、ｎ型のＭＯＳトランジスタ２０３、２０４と、容量素子２０６と、によって構成されている。
ＭＯＳトランジスタ２０１とＭＯＳトランジスタ２０３とは、ドレイン端子同士、ゲート端子同士が互いに接続されている。ＭＯＳトランジスタ２０１のソース端子は、電源端子１０１に接続されて電圧ＶCCの供給を受けている。ＭＯＳトランジスタ２０３のソース端子は、グランド端子１０２に接続され、電圧ＧＮＤの供給を受けている。ＭＯＳトランジスタ２０１、２０３は、インバータを構成している。
【００２３】
また、ＭＯＳトランジスタ２０２とＭＯＳトランジスタ２０４とは、ドレイン端子同士、ゲート同士が互いに接続されている。ＭＯＳトランジスタ２０２のソース端子は、電源端子１０１及びＭＯＳトランジスタ２０１のソース端子にＭＯＳトランジスタ２０５を介して接続されている。ＭＯＳトランジスタ２０４のソース端子は、ＭＯＳトランジスタ２０３のソース端子及びグランド端子１０２に接続されている。ＭＯＳトランジスタ２０２、２０４は、インバータを構成している。
【００２４】
ＭＯＳトランジスタ２０１〜２０４のゲート端子は、入力端子１０４に接続され、ゲート端子には入力信号ＩＮ2が入力されている。ＭＯＳトランジスタ２０５のゲート端子は、ＭＯＳトランジスタ１０８に対する入力端子２０７に接続される。入力端子２０７からは、入力信号ＩＮ4が出力される。入力信号ＩＮ4は、図１に示したＭＯＳトランジスタ１０８のゲート端子に入力される。
【００２５】
容量素子２０６の一端は、ＭＯＳトランジスタ２０１、２０３のドレイン端子に接続される。また、容量素子の他の一端は、ＭＯＳトランジスタ２０２のソース端子と、ＭＯＳトランジスタ２０５のドレイン端子とに接続されている。
【００２６】
・動作
次に、第１実施形態の昇圧回路１１０の動作を説明する。
図２において、第１の期間Ｐh1の入力信号ＩＮ2が電圧ＶCCであるとすると、ｎ型のＭＯＳトランジスタ２０３がオンされて、ｐ型のＭＯＳトランジスタ２０１はオフされる。このとき、ＭＯＳトランジスタ２０３のドレイン端子と容量素子２０６の一端との間の電圧が、電圧ＧＮＤになる。第１実施形態では、ＭＯＳトランジスタ２０３のドレイン端子と容量素子２０６の一端との間の一点をポイントＡとする。ポイントＡを、図２中に示す。
【００２７】
以上の動作と同時に、ｎ型のＭＯＳトランジスタ２０４がオンされて、ｐ型のＭＯＳトランジスタ２０２がオフされる。ＭＯＳトランジスタ２０４のオンにより、入力端子２０７からは電圧ＧＮＤが出力される。入力端子２０７から電圧ＧＮＤが出力されるとき、ｐ型のＭＯＳトランジスタ２０５がオンされる。このため、ＭＯＳトランジスタ２０５のドレイン端子と接続される一点に電圧ＶCCが印加される。この一点をポイントＢとする。ポイントＢを、図２中に示す。このとき、容量素子２０６には、ポイントＡの電位を基準にして、電圧ＶCCに相当する電荷が蓄積される。
【００２８】
次の第２の期間Ｐh2では、入力信号ＩＮ2として、電圧ＧＮＤが昇圧回路１１０に入力される。このとき、ｐ型のＭＯＳトランジスタ２０１がオンし、ｎ型のＭＯＳトランジスタ２０３がオフされる。ＭＯＳトランジスタ２０１のオンにより、ポイントＡの電位が電圧ＶCCになる。このとき、第２の期間Ｐh2では、第１の期間Ｐｈ１において、容量素子２０６に＋ＶCCの電荷がチャージされているため、ポイントＡの電位がＶCCになると、ポイントＢの電位が２ＶCCとなる。
【００２９】
また、入力信号ＩＮ2として電圧ＧＮＤが入力されたことにより、ＭＯＳトランジスタ２０２がオンされて、ポイントＢにかかる電圧２ＶCCが、入力端子２０７から出力される。電圧２ＶCCがゲート端子に入力されたＭＯＳトランジスタ２０５は、オフされる。
このような昇圧回路１１０は、図１に示したＭＯＳトランジスタ１０８のゲートを、Ｈｉｇｈレベルの電圧ＶCCと、Ｌｏｗレベルの電圧ＧＮＤとによって動作させることができる。このため、第１実施形態の昇圧回路１１０によれば、ＭＯＳトランジスタ１０８のオン抵抗を、背景技術で説明した構成よりも小さくすることができる。
【００３０】
[降圧回路]
図３は、第１実施形態の、図１に示した降圧回路１２０を説明するための図である。降圧回路１２０は、ｐ型のＭＯＳトランジスタ３０９、３１０と、ｎ型のＭＯＳトランジスタ３１１、３１２、３１３と、容量素子３０６と、によって構成されている。
ＭＯＳトランジスタ３０９とＭＯＳトランジスタ３１１とは、ドレイン端子同士、ゲート端子同士が互いに接続されている。ＭＯＳトランジスタ３０９のソース端子は、電源端子１０１に接続されて電圧ＶCCの供給を受けている。ＭＯＳトランジスタ３１１のソース端子は、グランド端子１０２に接続され、電圧ＧＮＤの供給を受けている。ＭＯＳトランジスタ３０９、３１１は、インバータを構成している。
【００３１】
また、ＭＯＳトランジスタ３１０とＭＯＳトランジスタ３１２とは、ドレイン端子同士、ゲート端子同士が互いに接続されている。ＭＯＳトランジスタ３１０のソース端子は、電源端子１０１及びＭＯＳトランジスタ３０９のソース端子に接続されている。ＭＯＳトランジスタ３１２のソース端子は、ＭＯＳトランジスタ３１１のソース端子及びグランド端子１０２に、ＭＯＳトランジスタ３１３を介して接続されている。ＭＯＳトランジスタ３１０、３１２は、インバータを構成している。
【００３２】
ＭＯＳトランジスタ３０９〜３１２のゲート端子は、入力端子１０３に接続され、ゲート端子には入力信号ＩＮ1が入力されている。ＭＯＳトランジスタ３１３のゲート端子は、ＭＯＳトランジスタ１０７に対する、入力端子３０７に接続される。入力端子３０７からは、入力信号ＩＮ3が出力される。入力信号ＩＮ3は、図１に示したＭＯＳトランジスタ１０７のゲート端子に入力される。
容量素子３０６の一端は、ＭＯＳトランジスタ３０９、３１１のドレイン端子に接続される。また、容量素子の他の一端は、ＭＯＳトランジスタ３１２のソース端子と、ＭＯＳトランジスタ３１３のドレイン端子とに接続されている。
【００３３】
・動作
次に、降圧回路の動作の説明をする。
図３において、第１の期間Ｐh1に入力信号ＩＮ1として電圧ＧＮＤが入力される。このとき、ＭＯＳトランジスタ３０９がオンし、ＭＯＳトランジスタ３０９のオンによってＭＯＳトランジスタ３１１と容量素子３０６との間の一点に電圧ＶCCが印加される。この一点をポイントＣとする。ポイントＣを、図３中に示す。また、入力信号Ｎ1として電圧ＧＮＤが入力されたことにより、ｐ型のＭＯＳトランジスタ３１０がオンされる。ＭＯＳトランジスタ３１０のオンによって入力端子３０７からは入力信号Ｎ3として電圧ＶCCが出力される。
【００３４】
電圧ＶCCは、ｎ型のＭＯＳトランジスタ３１３のゲート端子に入力されて、ＭＯＳトランジスタ３１３がオンされる。このため、ＭＯＳトランジスタ３１３のソースと容量素子３０６との間の一点には、電圧ＧＮＤが印加される。この一点をポイントＤとし、ポイントＤを図３中に示す。ポイントＤがＧＮＤになったことにより、容量素子３０６には、ポイントＣを基準にして、−ＶCCの電荷がチャージされる。
【００３５】
次の第２の期間Ｐh2では、入力信号ＩＮ1として、電圧ＶCCが入力される。電圧ＶCCの入力により、ｎ型のＭＯＳトランジスタ３１１がオンされる。ＭＯＳトランジスタ３１１のオンにより、ポイントＣには電圧ＧＮＤが印加される。
このとき、期間Ｐh2において、容量素子３０６には−ＶCCの電荷がチャージされている。このため、ポイントＣに電圧ＧＮＤがかかると、ポイントＤの電圧は、−ＶCCになる。入力信号ＩＮ1としてＶCCが入力されたことによって、ｎ型のＭＯＳトランジスタ３１２はオンされている。ＭＯＳトランジスタ３１２のオンにより、ポイントＤの電圧である、−ＶCCが入力端子３０７から出力される。
【００３６】
以上、説明したように、降圧回路１２０は、図１に示したＭＯＳトランジスタ１０７のゲートを、Ｈｉｇｈレベルの電圧ＶCCと、Ｌｏｗレベルの電圧−ＶCCとによって動作させることができる。このため、第１実施形態の降圧回路１２０によれば、ＭＯＳトランジスタ１０７のオン抵抗を、背景技術で説明した構成よりも小さくすることができる。
【００３７】
（第２実施形態）
第１実施形態の昇圧回路１１０は、ＭＯＳトランジスタ１０８に対して電圧２ＶCCを入力することができる。ただし、昇圧回路１１０では、ＭＯＳトランジスタ１０８に入力される入力信号ＩＮ3が、プロセスの最大定格電圧を超える恐れがある。例えば、プロセスの最大定格電圧が４Ｖである場合、電圧ＶCCが０．８Ｖ等、２Ｖ以下であれば、昇圧回路１１０は問題なく動作する。しかし、電圧ＶCCが例えば３Ｖの場合、入力信号ＩＮ3が６Ｖになり、ＭＯＳトランジスタ１０８に最大定格電圧を超える電圧がかかることになる。
【００３８】
第２実施形態は、以上の点に鑑みてなされたものであり、図２に示した昇圧回路１１０に、ｐ型のＭＯＳトランジスタ４０７を追加したものである。
図４は、第２実施形態の昇圧回路を示した図である。なお、図４において、図２に示した構成と同様の構成については同様の符号を付し、その説明を略す。
第２実施形態の昇圧回路では、ＭＯＳトランジスタ２０５のソース・ドレイン間に、ｐ型のＭＯＳトランジスタ４０７が接続されている。ＭＯＳトランジスタ４０７の閾値電圧を、０．７Ｖとする。
【００３９】
このような第２実施形態の昇圧回路では、第２の期間Ｐh2において、電圧ＧＮＤが図４に示した昇圧回路に入力されると、ポイントＢに電圧２ＶCCが印加される。ポイントＢの電圧が２ＶCCになると、ｐ型のＭＯＳトランジスタ４０７がオンされる。そして、期間Ｐh1において容量素子２０６蓄積されていた電荷が、ＭＯＳトランジスタ４０７を介して電源端子１０１側に放電される。
【００４０】
ポイントＢの電圧が低下し、電圧２ＶCCから電圧ＶCC＋０．７Ｖに達すると、ＭＯＳトランジスタ４０７がオフされる。このとき、図４に示したポイントＢの電圧は、ＶCC＋０．７Ｖ（３Ｖ＋０．７Ｖ）でクリップされる。このような昇圧回路によれば、例えば、最大定格電圧ＶCCが３Ｖであっても、ＭＯＳトランジスタ１０８に対する入力端子２０７から定格電圧（４Ｖ）以上の電圧が出力されることがない。
【００４１】
（第３実施形態）
第３実施形態は、第２実施形態と同様に、昇圧回路１１０から定格電圧以上の電圧が出力されることを防ぐためになされたものである。このため、第３実施形態では、図２に示した昇圧回路１１０に、ｐ型のＭＯＳトランジスタ２０８ａ〜２０８ｃを多段に接続したＭＯＳトランジスタユニット２０８を追加したものである。
【００４２】
図５は、第３実施形態の昇圧回路を示した図である。なお、図５において、図２、図４に示した構成と同様の構成については同様の符号を付し、その説明を略す。
第３実施形態では、図４に示したＭＯＳトランジスタ４０７に代えて、直列に接続された３つのｐ型のＭＯＳトランジスタ２０８ａ、２０８ｂ、２０８ｃによって構成されるトランジスタユニット２０８を備えている。このようなＭＯＳトランジスタユニット２０８によれば、ＭＯＳトランジスタ４０７よりも高い閾値電圧を得ることができる。このため、第３実施形態によれば、ポイントＢにクリップされる、クリップ電圧を高めることができる。
【００４３】
さらに、第３実施形態によれば、トランジスタ２０８を構成する複数のＭＯＳトランジスタの数や閾値電圧の組み合わせを変更することによって所望のクリップ電圧を生成することができる。なお、この場合、第３実施形態では、閾値電圧が異なるＭＯＳトランジスタを組み合わせるようにしてもよい。
例えば、閾値電圧が０．７ＶのＭＯＳトランジスタと、閾値電圧が０．５ＶのＭＯＳトランジスタとを接続してトランジスタユニットとした場合、クリップ電圧をＶCC＋１．２Ｖとすることができる。
【００４４】
（第４実施形態）
第１実施形態の降圧回路１２０は、ＭＯＳトランジスタ１０９に対して電圧−ＶCCを入力することができる。ただし、降圧回路１２０では、ＭＯＳトランジスタ１０９に入力される入力信号ＩＮ4が、プロセスの最大定格電圧を超える恐れがある。例えば、プロセスの最大定格電圧が４Ｖである場合、電圧ＶCCが０．８Ｖ等であれば、降圧回路１２０は問題なく動作する。しかし、電圧ＶCCが例えば３Ｖの場合、入力信号ＩＮ3が−３Ｖになり、ＭＯＳトランジスタ１０９に最大定格電圧を超える電圧（ＶCC−ＩＮ4＝６Ｖ＞４Ｖ）がかかることになる。
【００４５】
第４実施形態は、以上の点に鑑みてなされたものであり、図３に示した降圧回路１２０に、ｎ型のＭＯＳトランジスタ６１５を追加したものである。
図６は、第４実施形態の降圧回路を示した図である。なお、図６において、図３に示した構成と同様の構成については同様の符号を付し、その説明を略す。
図６に示した降圧回路では、ＭＯＳトランジスタ３１３と出力端子３０７に接続されるノード６０１との間に、ｎ型のＭＯＳトランジスタ６１５が接続されている。ＭＯＳトランジスタ６１５の閾値電圧を０．７Ｖとする。
【００４６】
図６に示したポイントＤの電位が−ＶCCになると、ＭＯＳトランジスタ６１５がオンし、容量素子３０６に蓄積されている電荷が電圧ＧＮＤの側に流れる。ポイントＤにおける電圧が下がり、電圧ＧＮＤ−０．７Ｖに達すると、ＭＯＳトランジスタ６１５がオフされる。このような動作により、図６中に示したポイントＤの電圧が、ＶCC−０．７Ｖ（３Ｖ−０．７Ｖ）にクリップされる。このような昇圧回路によれば、例えば、最大定格電圧ＶCCが３Ｖであっても、ＭＯＳトランジスタ１０９に対する入力端子３０７から定格電圧（４Ｖ）以上の電圧が出力されることがない。
【００４７】
（第５実施形態）
第５実施形態は、第４実施形態と同様に、降圧回路１２０から定格電圧以上の電圧が出力されることを防ぐためになされたものである。このため、第５実施形態では、図６に示した降圧回路１２０に、ｎ型のＭＯＳトランジスタ７０８ａ〜７０８ｃを多段に接続したＭＯＳトランジスタユニット７０８を追加したものである。
【００４８】
図７は、第５実施形態の昇圧回路を示した図である。なお、図７において、図３、図６に示した構成と同様の構成については同様の符号を付し、その説明を略す。
第５実施形態では、図６に示したＭＯＳトランジスタ６１５に代えて、直列に接続された３つのｎ型のＭＯＳトランジスタ７０８ａ、７０８ｂ、７０８ｃによって構成されるトランジスタユニット７０８を備えている。このようなＭＯＳトランジスタユニット７０８によれば、ＭＯＳトランジスタ６１５よりも高い閾値電圧を得ることができる。このため、第５実施形態によれば、ポイントＤにクリップされる、クリップ電圧を高めることができる。
【００４９】
さらに、第５実施形態によれば、トランジスタ７０８を構成する複数のＭＯＳトランジスタの数や閾値電圧の組み合わせを変更することによって所望のクリップ電圧を生成することができる。なお、この場合、第５実施形態では、閾値電圧が異なるＭＯＳトランジスタを組み合わせるようにしてもよい。
例えば、閾値電圧が０．７ＶのＭＯＳトランジスタと、閾値電圧が０．５ＶのＭＯＳトランジスタとを接続してトランジスタユニットとした場合、クリップ電圧をＶCC−１．２Ｖとすることができる。
【産業上の利用可能性】
【００５０】
本発明は、ＭＯＳトランジスタを利用したスイッチ全般に適用することが可能であり、特に、消費電力の低減及び小型化が要求される機器に搭載されるスイッチに好適である。
【符号の説明】
【００５１】
１０７，１０８，２０１〜２０５，２０８ａ〜２０８ｃ，３０９〜３１３，４０７  ＭＯＳトランジスタ
１０１  電源端子
１０２  グランド端子
１０３，１０４，２０７，３０７  入力端子
１０５  出力端子
１１０  昇圧回路
１２０  降圧回路
２０６，３０６  容量素子
２０８，７０８  トランジスタユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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