(57)【特許請求の範囲】
【請求項１】
第１入力信号と、
前記第１入力信号とは、通常、同じタイミングでは入力されない第２入力信号と、
前記第１入力信号を遅延させ第１パルス幅に設定された第１遅延信号と、
前記第２入力信号を遅延させ第２パルス幅に設定された第２遅延信号と、
前記第１入力信号を遅延させかつ前記第１パルス幅よりも大きいパルス幅に設定された第１マスキング信号と、
前記第２入力信号を遅延させかつ前記第２パルス幅よりも大きいパルス幅に設定された第２マスキング信号と、
前記第１遅延信号と前記第２マスキング信号とを論理演算処理する第１論理演算回路部と、
前記第２遅延信号と前記第１マスキング信号とを論理演算処理する第２論理演算回路部とを備え、前記第１遅延信号および前記第２遅延信号に重畳されたノイズがそれぞれ前記第２ノイズマスキング信号および前記第１ノイズマスキング信号によってマスキングされるノイズキャンセル回路。
【請求項２】
前記第１遅延信号、前記第２遅延信号、前記第1マスキング信号、および前記第２マスキング信号は各別にＣＭＯＳインバータによって生成される請求項１に記載のノイズキャンセル回路。
【請求項３】
前記第１マスキング信号のパルス幅は前記第２遅延信号のそれよりも大きく、前記第２マスキング信号のパルス幅は前記第１遅延信号のそれよりも大きい請求項２に記載のノイズキャンセル回路。
【請求項４】
前記第１論理演算回路部および前記第２論理演算回路部は各別に論理和回路、否定論理和回路、論理積回路、および、否定論理積回路の少なくとも１つを有する請求項３に記載のノイズキャンセル回路。
【請求項５】
前記第１論理演算回路部および前記第２論理演算回路部から出力された信号はそれぞれ、フリップフロップのセット信号およびリセット信号として用いられる請求項１から４のいずれか１項に記載のノイズキャンセル回路。
【請求項６】
パルス状の伝達信号の立上りエッジおよび立下りエッジを検知して前記伝達信号のパルス幅よりも小さな第１変換パルスと第２変換パルスに各別に変換する第１パルス変換回路，第２パルス変換回路と、前記第１パルス変換回路で変換された前記第１変換パルスを第１入力信号に生成する第１トランスと、前記第２変換パルスを第２入力信号に生成する第２トランスと、前記第１入力信号を遅延させて第１遅延信号を生成する第１遅延信号生成回路と、前記第２入力信号を遅延させて第２遅延信号を生成する第２遅延信号生成回路と、
前記第１入力信号を遅延させ前記第１遅延信号のパルス幅よりも大きいパルス幅を有する第１マスキング信号を生成する第１マスキング信号生成回路と、前記第２入力信号を遅延させ前記第２遅延信号のパルス幅よりも大きいパルス幅を有する第２マスキング信号を生成する第２マスキング信号生成回路と、前記第１遅延信号と前記第２マスキング信号を論理演算する第１論理演算回路と、前記第２遅延信号と前記第１マスキング信号を論理演算する第２論理演算回路を備える信号伝達回路装置。
【請求項７】
前記第１変換パルスは前記第１トランスの１次巻線側に印加され、その２次巻線側から前記第１入力信号を取り出し、前記第２変換パルスは前記第２トランスの１次巻線側に印加され、その２次巻線側から前記第２入力信号を取り出す請求項６に記載の信号伝達回路装置。
【請求項８】
前記第１遅延信号生成回路および前記第２遅延信号生成回路は、各別にＣＭＯＳインバータを含む請求項６に記載の信号伝達回路装置。
【請求項９】
前記ＣＭＯＳインバータは、第１トランジスタおよび第２トランジスタから成り、前記第１トランジスタのドレインは抵抗素子を介して前記第２トランジスタのドレインに接続され、前記第１トランジスタのソースは第１電位に、前記第２トランジスタのソースは第１電位よりも低電位である第２電位に接続され、前記２つのトランジスタの各ゲートは共通接続されて共通ゲートを成し、前記共通ゲートに第１パルス信号が供給される請求項８に記載の信号伝達回路装置。
【請求項１０】
前記ＣＭＯＳインバータは、前記第１パルス信号を受けて前記第１トランジスタの前記ドレインに出力する請求項８に記載の信号伝達回路装置。
【請求項１１】
前記ＣＭＯＳインバータは、前記第１パルス信号を受けて前記第２トランジスタの前記ドレインに出力する請求項８に記載の信号伝達回路装置。
【請求項１２】
前記第１トランス及び第２トランスの各１次巻線と各２次巻線とは直流的に分離されている請求項７に記載の信号伝達回路装置。
【請求項１３】
前記第１トランス及び第２トランスの各１次巻線と各２次巻線は互いに別々の接地電位に接続される請求項７に記載の信号伝達回路装置。
【請求項１４】
前記第１遅延信号生成回路および前記第２遅延信号生成回路は、請求項１０に記載の前記ＣＭＯＳインバータと請求項１１に記載の前記ＣＭＯＳインバータとが直列に接続されてなる請求項８に記載の信号伝達回路装置。
【請求項１５】
前記第１論理演算回路には前記第１トランスから出力された前記第１入力信号と、前記第２トランス側から取り出した第２入力信号と、前記第１入力信号を前記ＣＭＯＳインバータを介して生成された第３入力信号が入力され、前記第２論理演算回路には、前記第２トランスから出力された前記第１入力信号と、前記第１トランス側から取り出した第２入力信号と、前記第２入力信号を前記ＣＭＯＳインバータを介して生成された第３入力信号が入力される請求項６に記載の信号伝達回路装置。
【請求項１６】
伝達信号パルス復元回路は、前記第１論理演算回路の出力信号をセット信号とし、前記第２論理演算回路の出力信号をリセットとして動作する請求項６に記載のフリップフロップである信号伝達回路装置。
【請求項１７】
前記第１変換パルスは第１バッファを介して前記第１遅延信号生成回路に入力され、前記第２変換パルスは第２バッファを介して前記第２遅延信号生成回路に入力される請求項７に記載の信号伝達回路装置。
【請求項１８】
前記第１変換パルスは第１ＣＭＯＳインバータ群を介して前記第１遅延信号生成回路に入力され、前記第２変換パルスは第２ＣＭＯＳインバータ群を介して前記第２遅延信号生成回路に入力される請求項７に記載の信号伝達回路装置。
【請求項１９】
第１入力信号が入力される第１入力部と、
前記第１入力信号とは、通常、同じタイミングでは入力されない第２入力信号が入力される第２入力部と、
前記第１入力信号を遅延させ第１パルス幅に設定された第１遅延信号を生成する第１遅延部と、
前記第２入力信号を遅延させ第２パルス幅に設定された第２遅延信号を生成する第２遅延部と、
前記第１入力信号に基づき、前記第１遅延信号の前記第１パルス幅よりも大きいパルス幅に設定された第１マスキング信号を生成する第１マスキング信号生成部と、
前記第２入力信号に基づき、前記第２遅延信号の前記第２パルス幅よりも大きいパルス幅に設定された第２マスキング信号を生成する第２マスキング信号生成部と、
前記第１遅延信号と前記第２マスキング信号とを論理演算処理する第１論理演算回路部と、
前記第２遅延信号と前記第１マスキング信号とを論理演算処理する第２論理演算回路部と、
を備えたノイズキャンセル回路。
【請求項２０】
前記第１論理演算回路部は、前記第１論理演算回路部における論理演算処理の結果を出力する第１出力部を備え、
前記第２論理演算回路部は、前記第２論理演算回路部における論理演算処理の結果を出力する第２出力部を備えた請求項１９に記載のノイズキャンセル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズキャンセル回路および信号伝達回路装置に関する。
【背景技術】
【０００２】
従来、ハイブリッド自動車、電気自動車、家電機器、産業機器、および医療機器の分野では、入出力間を直流的に絶縁し、かつ信号の伝達を行うために、アイソレータを用いた信号伝達回路装置が用いられている。
【０００３】
アイソレータ、すなわち絶縁トランスを用いてパルス状の信号を伝達する装置としては、たとえば、特許文献１（国際公開ＷＯ２００８／１４６４５０号パンフレット）、特許文献２（特開２００８−２８８８０９号公報）、特許文献３（米国特許第７０７５３２９号明細書）、及び特許文献４（特開２０１０−１０７６２号公報）などをあげることができる。また、アイソレータとの関連性は高くはないが、信号を遅延させる回路に関連するものとしては特許文献５（特開２００６−５５７６号公報）がある。
【０００４】
特許文献１（国際公開ＷＯ２００８／１４６４５０号パンフレット）は、外部から大きなノイズの誘導を受けても、高精度なディジタル信号を出力することができるアナログ入力装置を得るとしている。
【０００５】
特許文献２（特開２００８−２８８８０９号公報）は、ノイズが連続して印加された場合においても、入力信号に重畳されるノイズの影響を低減しつつ、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行えるノイズ除去回路、絶縁トランスを用いた信号伝送回路および電力変換装置を提供するとしている。
【０００６】
特許文献３（米国特許第７０７５３２９号明細書）は、トランスの一次巻線側にノイズを除去するためのグリッチフィルタを開示する。
【０００７】
特許文献４（特開２０１０−１０７６２号公報）は、本出願人に関するものであり自己診断機能を備えたパワー半導体の駆動回路装置およびそれに用いる信号伝達回路装置を開示する。
【０００８】
特許文献５（特開２００６−５５７６号公報）は、信号伝達回路装置との関連性は高くはないが、信号遅延回路に関するものを開示する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開ＷＯ２００８／１４６４５０号パンフレット
【特許文献２】特開２００８−２８８８０９号公報
【特許文献３】米国特許第７０７５３２９号明細書
【特許文献４】特開２０１０−１０７６２号公報
【特許文献５】特開２００６−５５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
アイソレータすなわち絶縁トランスを使用した場合、誘導性ノイズに対して動作がやや不安定になるとことが懸念されていた。しかし、上記特許文献１〜５のいずれにも、絶縁トランスを用いた信号伝達回路装置に用いるノイズキャンセル回路の具体的な回路構成については開示も示唆もしていない。  
【課題を解決するための手段】
【００１１】
本発明にかかるノイズキャンセル回路は、
（ａ）第１入力信号（ＩＮ１）、
（ｂ）前記第１入力信号とは、通常、同じタイミングでは入力されない第２入力信号（ＩＮ２）、
（ｃ）第１入力信号（ＩＮ１）を遅延させ第１パルス幅に設定された第１遅延信号（ＩＮ１Ｓ）、
（ｄ）第２入力信号（ＩＮ２）を遅延させ第２パルス幅に設定された第２遅延信号（ＩＮ２Ｓ）、
（ｅ）第１入力信号（ＩＮ１）を遅延させかつ第１パルス幅よりも大きいパルス幅に設定された第１マスキング信号（ＩＮ１Ｍ）、
（ｆ）第２入力信号（ＩＮ２）を遅延させかつ第２パルス幅よりも大きいパルス幅に設定された第２マスキング信号（ＩＮ２Ｍ）、
（ｇ）第１遅延信号と第２マスキング信号とを論理演算処理する第１論理演算回路部（１４５ａ）、
（ｈ）第２遅延信号と第１マスキング信号とを論理演算処理する第２論理演算回路部(１４５ｂ)とを備える。そして、第１遅延信号（ＩＮ１Ｓ）および第２遅延信号（ＩＮ２Ｓ）に重畳されたノイズがそれぞれ第２ノイズマスキング信号（ＩＮ２Ｍ）および第１ノイズマスキング信号（ＩＮ１Ｍ）によってマスキングされるものである。
【００１２】
また、本発明にかかるノイズキャンセル回路は、第1遅延信号、第２遅延信号、第１マスキング信号、および第２マスキング信号は、それぞれＣＭＯＳインバータによって生成される。また、第１論理演算回路部および第２論理演算回路部は論理積回路、否定論理積回路、論理和回路、および否定論理和回路の少なくとも１つを備える。
【００１３】
また本発明にかかる別発明である信号伝達回路装置は、
（ａ）パルス状の伝達信号の立上りエッジおよび立下りエッジを検知して伝達信号のパルス幅よりも小さな第１変換パルスと第２変換パルスに各別に変換する第１パルス変換回路および第２パルス変換回路、
（ｂ）第１パルス変換回路で変換された第１変換パルスを第１入力信号に生成する第１トランスと、第２変換パルスを第２入力信号に生成する第２トランス、
（ｃ）第１入力信号を遅延させて第１遅延信号を生成する第１遅延信号生成回路と、第２入力信号を遅延させて第２遅延信号を生成する第２遅延信号生成回路、
（ｄ）第１入力信号を遅延させ第1遅延信号のパルス幅よりも大きいパルス幅を有する第１マスキング信号を生成する第１マスキング信号生成回路と、第２入力信号を遅延させ第２遅延信号のパルス幅よりも大きいパルス幅を有する第２マスキング信号を生成する第２マスキング信号生成回路、
（ｅ）第１遅延信号と第２マスキング信号を論理演算する第1論理演算回路と、第２遅延信号と第１マスキング信号を論理演算する第２論理演算回路を備える信号伝達回路装置である。
【発明の効果】
【００１４】
本発明のノイズキャンセル回路は、２つの入力信号を所定時間遅延させ、かつ所定のパルス幅に設定した遅延信号を用いたものであり、耐ノイズ特性は回路構成を変更することなく遅延信号の遅延時間を設定することで随時調整することができる。
【００１５】
また、本発明の信号伝達回路装置は、回路装置として用意される２つのトランス側から取り出した信号を元にして一方の入力信号を他方の入力信号を元にして生成したマスキング信号によってノイズをマスキングするようにしたので比較的簡易に耐ノイズ特性に優れた信号伝達回路装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態にかかる信号伝達回路装置を示す回路図である。
【図２Ａ】本発明の第１の実施形態にかかる第１ノイズキャンセル回路の概念図を示す。
【図２Ｂ】本発明の第１の実施形態にかかる第２ノイズキャンセル回路の概念図を示す。
【図３】本発明の第１の実施形態にかかる第１ノイズキャンセル回路に生じる信号を模式的に示すタイミングチャートである。
【図４】本発明にかかる図２Ａおよび図２Ｂに示す第１ノイズキャンセル回路および第２ノイズキャンセル回路の等価回路図である。
【図５】本発明にかかる伝達信号Ｓｉｎと第１入力信号ＩＮ１、第２入力信号ＩＮ２とのタイミングチャートを示す。
【図６】本発明の第２の実施形態にかかる信号伝達回路装置を示す回路図である。
【図７】本発明にかかるバッファの具体的な回路構成を示す図である。
【図８Ａ】本発明の第２の実施形態にかかるタイミングチャートである。
【図８Ｂ】本発明の第２の実施形態にかかるもう1つのタイミングチャートである。
【図９Ａ】本発明の第２の実施形態において、２つの入力信号にコモンモードノイズが印加された場合のノイズキャンセル回路の動作を説明するためのタイミングチャートである。
【図９Ｂ】本発明の第２の実施形態において、２つの入力信号にコモンモードノイズが印加された場合で、かつ、２つの入力間でノイズの伝達にずれが生じた場合のノイズキャンセル回路の動作を説明するためのタイミングチャートである。
【図１０】本発明の第３の実施形態にかかる信号伝達回路装置を示す回路図である。
【図１１】本発明の第３の実施形態にかかる信号伝達回路装置におけるタイミングチャートを示す。
【図１２Ａ】本発明の第３の実施形態にかかる信号伝達回路装置において、ノイズキャンセル回路によってノイズがキャンセルされる状態を説明するために用意した第１タイミングチャートである。
【図１２Ｂ】本発明の第３の実施形態にかかる信号伝達回路装置において、ノイズキャンセル回路によってノイズがキャンセルされる状態を説明するために用意した第２タイミングチャートである。
【図１３】本発明の第４の実施形態にかかる信号伝達回路装置の回路図である。
【発明を実施するための形態】
【００１７】
（第１の実施形態）
図１は本発明の第１の実施形態にかかる信号伝達回路装置を模式的に示す回路図である。信号伝達回路装置１００は、電子制御装置１１０、入力側回路１２０、トランス回路１３０、バッファＢＦ１,ＢＦ２、ノイズキャンセル回路１４０、フリップフロップＦＦ、及び出力端子１５０を備える。
【００１８】
信号伝達回路装置１００において、電子制御装置１１０は、たとえばハイブリッド自動車の制御機構との間で信号のやりとりを行い、車全体の制御を行う。電子制御装置１１０ではたとえばパルス状の伝達信号Ｓｉｎが生成される。
【００１９】
入力側回路１２０は、第１パルス変換回路１２１、第２パルス変換回路１２３、及びインバータ１２５を備える。電子制御装置１１０で生成された伝達信号Ｓｉｎは、入力側回路１２０を構成する第１パルス変換回路１２１及び第２パルス変換回路１２３において、伝達信号Ｓｉｎのパルス幅よりも小さな所定のパルス幅にそれぞれ変換される。
【００２０】
第１パルス変換回路１２１は、伝達信号Ｓｉｎの立上りエッジを検出して第１変換パルスＳａ１を生成する。第２パルス変換回路１２３は伝達信号Ｓｉｎの立下りエッジを検出して第２変換パルスＳａ２を生成する。前述のように、第１変換パルスＳａ１及び第２変換パルスＳａ２のパルス幅は伝達信号Ｓｉｎのパルス幅より小さくなるように設定されるが、その大きさは、たとえば伝達信号Ｓｉｎのパルス幅が２５μＳであるとき、第１及び第２変換パルスＳａ１，Ｓａ２はたとえば５ｎＳ程度に設定される。これによって、入力側回路１２０及びトランス回路１３０における消費電力の低減化を図っている。
【００２１】
インバータ１２５は伝達信号Ｓｉｎの立下りエッジを検知するために用意される。インバータ１２５を用意するならば、第１パルス変換回路１２１と第２パルス変換回路１２３は同じ回路で構成することができる。もちろん、インバータ１２５は単独で設けずに第２パルス変換回路１２３側に内蔵させてもよい。なお、第１パルス変換回路１２１が伝達信号Ｓｉｎの立下りエッジを検出し、第２パルス変換回路１２３で立上りエッジを検出するようにしてもよい。
【００２２】
トランス回路１３０は第１トランスＴ１、第２トランスＴ２を備える。トランス回路１３０は、特許文献３及び特許文献４に開示されるように、ＩＣチップ上またはＩＣチップ内に形成することができ、これらのトランスはマイクロトランス、或いはアイソレータとして称されることがある。
【００２３】
第１トランスＴ１は、１次巻線Ｔ１１及び２次巻線Ｔ１２を備える。１次巻線Ｔ１１及び２次巻線Ｔ１２の各一端は共に接地電位に接続されるが、１次巻線Ｔ１１の一端は第１接地電位ＧＮＤ１に、２次巻線Ｔ１２の一端は第２接地電位ＧＮＤ２という具合にそれぞれ別々の接地電位に接続される。接地電位ＧＮＤ１と接地電位ＧＮＤ２とは互いに直流的に絶縁されている。これによって、第１トランスＴ１の１次巻線Ｔ１１側に接続される入力側回路１２０と、第１トランスＴ１の２次巻線Ｔ１２側に接続される後述のノイズキャンセル回路１４０、フリップフロップＦＦ等とは直流的に絶縁される。なお、直流的に絶縁されているとは、両者の接地電位が導体で接続されていないということである。第１トランスＴ１、第２トランスＴ２の１次巻線側と２次巻線側とが直流的に絶縁されていることがアイソレータと称される所以である。
【００２４】
第１トランスＴ１の１次巻線側Ｔ１１から２次巻線Ｔ１２側への信号伝達率を１とし、両者での信号遅延を無視すれば、２次巻線Ｔ１２側には、１次巻線Ｔ１１側に入力された信号と等価な信号を取り出すことができる。ここで「等価」とは振幅および位相がほぼ等しいことを指す。なお、第２トランスＴ２についても第１トランスＴ１と同様のことが言える。
【００２５】
第１トランスＴ１の２次巻線Ｔ１２側にはバッファＢＦ１が接続されている。バッファＢＦ１は第１トランスＴ１とその後段に接続されるノイズキャンセル回路１４０との接続において互いに支障が生じないようにたとえばインピーダンスの整合を行うために用意されている。２次巻線Ｔ１２側に取り出された信号はほぼそのままの大きさでノイズキャンセル回路１４０に伝達してもよいが、信号の振幅を大きくしてもよく、また小さくしてもよい。また、信号の波形を整形してもかまわない。
【００２６】
第２パルス変換回路１２３から出力された第２変換パルスＳａ２は、第２トランスＴ２の１次巻線Ｔ２１に入力される。２次巻線Ｔ２２側からは第２変換信号Ｓａ２とほぼ同じ振幅と位相を有する信号が出力される。２次巻線Ｔ２２側から出力された信号はバッファＢＦ２を介してノイズキャンセル回路１４０に入力される。２次巻線Ｔ２２側に取り出された信号の大きさはほぼそのままノイズキャンセル回路１４０に伝達してもよいが、信号振幅を大きくしてもよく、また小さくしてもよい。また、信号の波形を整形してもかまわない。
【００２７】
なお、バッファＢＦ１,ＢＦ２の前段または後段には所定の振幅の大きさ及び所定の大きさに移相させるために少なくともその一方側に増幅手段、移相手段を設けてもよい。
【００２８】
ノイズキャンセル回路１４０からは２つの信号が取り出される。１つは第１トランスＴ１側に同期したセット信号Ｐｓであり、もう１つは第２トランスＴ２側に同期したリセット信号Ｐｒである。
【００２９】
ノイズキャンセル回路１４０は、バッファＢＦ１,ＢＦ２へ入力された信号に重畳されたノイズを取り除くために用意されている、本発明の大きな特徴はノイズキャンセル回路１４０を設けることにある。ノイズキャンセル回路１４０の詳細な回路構成は後述で明らかにされる。
【００３０】
ノイズキャンセル回路１４０は、第１遅延信号生成回路１４１ａ、第２遅延信号生成回路１４１ｂ、第１マスキング信号生成回路１４３ａ、第２マスキング信号生成回路１４３ｂ、第１論理演算回路部１４５ａ、および第２論理演算回路部１４５ｂを備える。本発明の一実施形態では第１論理演算回路部１４５ａ、第２論理演算回路部１４５ｂを用いたが、これに限定されない。論理積回路（ＡＮＤ）の他に否定論理積回路（ＮＡＮＤ）、論理和回路（ＯＲ）、および否定論理和回路（ＮＯＲ）の少なくとも１つを用いることができる。また、これらのいわゆる論理回路を組み合わせて用いてもかまわない。こうして各種の論理回路の少なくとも１つは本書で論理演算回路部を構成することができる。
【００３１】
本書では「ノイズマスキング」なる語句と「ノイズキャンセル」なる語句を用いる。「ノイズマスキング」および「ノイズキャンセル」は、たとえば擬似ノイズを発生させ、その擬似ノイズを本来のノイズに加算または減算して本来のノイズを除去または減衰させる方法が知られている。しかし、本書で用いる「ノイズマスキング」とは擬似ノイズを発生させるのではなく論理演算回路部を用いて、本来のノイズが出力されないように論理演算を行うことを指すものである。また、「ノイズキャンセル」とは幾つかのノイズマスキング回路で構成された回路全体を指すものとして用いる。
【００３２】
第１遅延信号生成回路１４１ａは、第１入力信号ＩＮ１を遅延させ第１遅延信号ＩＮ１Ｓを生成するために用意される。なお、本書で用いる「遅延」とは、信号の立上りエッジおよび立下りエッジの少なくとも一方側が、時間的に遅く生じるように信号処理することを指す。したがって、「遅延」される前の信号と「遅延」された後の信号の両者間には、パルス幅は同じであったり、或いは小さく（狭く）なったり。或いは大きく（広く）なったりすることが起こり得る。また、第１入力信号ＩＮ１を遅延させる目的は、端的にいえば、後述の第２マスキング信号ＩＮ２Ｍとの論理演算を第１論理演算回路部１４５ａで正常に行うためである。詳細は後述で明らかにされる。
【００３３】
第１マスキング信号生成回路１４３ａは、第２遅延信号生成回路１４１ｂから取り出された遅延信号ＩＮ２Ｓに重畳されているノイズをマスキングするために用意される。すなわち、第１マスキング信号生成回路１４３ａで生成される第１マスキング信号ＩＮ１Ｍは、バッファＢＦ１から取り出された信号を元にして生成されるが、生成した信号はバッファＢＦ２から取り出された信号に重畳されたノイズをマスキングするために用意される。
【００３４】
第２遅延信号生成回路１４１ｂは、第２入力信号ＩＮ２を遅延させ、遅延信号ＩＮ２Ｓを生成するために用意される。第２入力信号ＩＮ２を遅延させる目的は先に述べた遅延信号ＩＮ１Ｓを生成するのと同じである。すなわち、第１マスキング信号ＩＮ１Ｍとの間で所定の論理演算を第２論理演算回路１４０ｂで行うためである。
【００３５】
第２マスク信号生成回路１４３ｂは、信号生成回路１４１ａから取り出された遅延信号ＩＮ１Ｓに重畳されているノイズをマスキングするために用意される。すなわち、第２マスキング信号生成回路１４３ｂで生成される第２マスキング信号ＩＮ２Ｍは、バッファＢＦ２から取り出された信号を元にして生成されるが、生成した信号はバッファＢＦ１から取り出された信号に重畳されたノイズをマスキングするために用意される。
【００３６】
フリップフロップＦＦは、電子制御装置１１０から出力された伝達信号Ｓｉｎと同じ状態に復元するために用意されている。ここで「復元」とは、ほぼ元の信号の形態、位置に戻すことを指す。すなわち、伝達信号Ｓｉｎは入力側回路１２０及びトランス回路１３０での消費電力を低減させるためにパルス幅を小さくして信号処理が施されるが、最終的には元の状態の信号に戻すための復元回路としてフリップフロップＦＦが用意されている。
【００３７】
セット信号ＰｓはフリップフロップＦＦのセット端子Ｓに入力される。これにより、フリップフロップＦＦはセット状態に置かれる。リセット信号Ｐｒは、フリップフロップＦＦのリセット端子Ｒに入力される。これにより、フリップフロップＦＦはリセット状態に置かれる。
【００３８】
フリップフロップＦＦから出力された出力信号Ｓｏｕｔは出力端子１５０に取り出される。出力端子１５０に取り出された出力信号Ｓｏｕｔはたとえば図示しないＩＧＢＴのオン・オフを制御するために利用される。
【００３９】
図２Ａは図１に示す第１遅延信号生成回路１４１ａの内部回路を示すとともに、その周辺の回路部を抜き出したものである。すなわち、第１マスキング回路部１４０Ａは、第１遅延信号生成回路１４１ａ、第２マスキング信号生成回路１４３ｂ、および第１論理演算回路部１４５ａで構成される。
【００４０】
バッファＢＦ１から取り出された第１入力信号ＩＮ１は、第１遅延信号生成回路１４１ａの一部を構成する論理積回路１４９ａの第１入力端ｘ１に入力されると共に、信号遅延回路１４７ａに入力される。信号遅延回路１４７ａからは遅延信号ＩＮ１Ｄとして取り出され、取り出された遅延信号ＩＮ１Ｄは、論理積回路１４９ａの第２入力端ｘ２に入力される。
【００４１】
論理積回路１４９ａの出力端ｘ３には、第１入力信号ＩＮ１と遅延信号ＩＮ１Ｄとが論理積演算された遅延信号ＩＮ１Ｓが出力される
【００４２】
第１論理演算回路部１４５ａには２つの入力端が用意され、第１入力端ｙ１には遅延信号ＩＮ１Ｓが、第２入力端ｙ２には第２マスキング信号ＩＮ２Ｍがそれぞれ入力されている。第２マスキング信号ＩＮ２Ｍは第２マスキング信号生成回路１４３ｂで生成される。第１入力信号ＩＮ１と第２入力信号ＩＮ２が同じタイミングで入力された場合、第２マスキング信号ＩＮ２Ｍは、遅延信号ＩＮ１Ｓと第２マスキング信号ＩＮ２Ｍとは所定の位相差を有することになる。
【００４３】
第１論理演算回路部１４５ａは、遅延信号ＩＮ１Ｓと第２マスキング信号ＩＮ２Ｍとの論理積演算を行い、両者信号が共にハイレベルのときにのみ、その出力端ｙ３にはハイレベルが表れる。したがって、第１パルス変換回路１２１から取り出された第１変換パルスＳａ１は第１トランスＴ１、バッファＢＦ１、第１遅延信号生成回路１４１ａ、および第１論理演算回路部１４５ａを介して取り出されるが、遅延信号ＩＮ１Ｓは、第２パルス変換回路１２３、第２トランスＴ２、バッファＢＦ２、および第２マスキング信号生成回路１４３ｂを介して生成された第２マスキング信号ＩＮ２Ｍの制約を受けることになる。すなわち、第２マスキング信号ＩＮ２Ｍがローレベルの期間においては、遅延信号ＩＮ１Ｓに重畳されるノイズ成分は第１論理演算回路部１４５ａによってマスキングされる。
【００４４】
第１論理演算回路部１４５ａから出力されるセット信号Ｐｓは、フリップフロップＦＦのセット端子Ｓに入力され、後段のフリップフロップＦＦをセットさせる。
【００４５】
図２Ｂに示す第２ノイズマスキング回路部１４０Ｂは、図２Ａに示す第１マスキング回路部１４０Ａと協働してノイズキャンセル回路１４０を構成する。
【００４６】
図２Ｂは、第２遅延信号生成回路１４１ｂの内部と、その周辺の回路部を示す。すなわち、第２マスキング回路部１４０Ｂは、第２遅延信号生成回路１４１ｂ、第１マスキング信号生成回路１４３ａ、および第２論理演算回路部１４５ｂで構成される。
【００４７】
バッファＢＦ２から取り出された第２入力信号ＩＮ２は、論理積回路１４９ｂの第１入力端ｘ１に入力されると共に、信号遅延回路１４７ｂに入力される、信号遅延回路１４７ｂから取り出された遅延信号ＩＮ２Ｄは、論理積回路１４９ｂの第２入力端ｘ２に入力される。
【００４８】
論理積回路１４９ｂの出力端ｘ３には、第２入力信号ＩＮ２と遅延信号ＩＮ２Ｄとが論理積演算された遅延信号ＩＮ２Ｓが出力される
【００４９】
第２論理演算回路部１４５ｂには２つの入力端が用意され、第１入力端ｙ１には遅延信号ＩＮ２Ｓが、第２入力端ｙ２には第１マスキング信号ＩＮ１Ｍがそれぞれ入力されている。第１マスキング信号ＩＮ１Ｍはマスク第１マスキング信号生成回路１４３ａで生成される。第１入力信号ＩＮ１と第２入力信号ＩＮ２が同じタイミングで入力された場合、第１マスキング信号ＩＮ１Ｍは、遅延信号ＩＮ２Ｓと第１マスキング信号ＩＮ１Ｍとは所定の位相差を有している。
【００５０】
第２論理演算回路部１４５ｂは、遅延信号ＩＮ２Ｓと第１マスキング信号ＩＮ１Ｍとの論理積演算を行い両者信号が共にハイレベルのときにのみ、その出力にはハイレベルが表れる。したがって、第２パルス変換回路１２３から取り出された第２変換パルスＳａ２は第２トランスＴ２、バッファＢＦ２、第２遅延信号生成回路１４１ｂ、および第２論理演算回路部１４５ｂを介して取り出されるが、遅延信号ＩＮ２Ｓは、第１パルス変換回路１２１、第１トランスＴ１、バッファＢＦ１、および第１マスキング信号生成回路１４３ａを介して生成された第１マスキング信号ＩＮ１Ｍの制約を受けることになる。すなわち、第１マスキング信号ＩＮ１Ｍがローレベルの期間においては、遅延信号ＩＮ２Ｓに重畳されるノイズは第２論理演算回路部１４５ｂには出力されない。これがノイズキャンセル回路と称される所以である。
【００５１】
第２論理演算回路部１４５ｂの出力端ｙ３から出力されたリセット信号Ｐｒは、フリップフロップＦＦのリセット端子Ｒに入力され、フリップフロップＦＦをリセットさせる。
【００５２】
以上に述べたようにノイズキャンセル回路１４０は、第１マスキング回路部１４０Ａと第２マスキング回路部１４０Ｂによって構成されている。
【００５３】
図３は、図２Ａ、図２Ｂに示す第１および第２マスキング回路部１４０Ａ,１４０Ｂに生じる各種信号を模式的に示す。第１入力信号ＩＮ１、第２入力信号ＩＮ２は、それぞれ論理積回路１４９ａ,１４９ｂの第１入力端ｘ１に入力される。第１入力信号ＩＮ１、第２入力信号ＩＮ２は、それぞれ第１マスキング信号生成回路１４３ａ、第２マスキング信号生成回路１４３ｂに入力される信号である。遅延信号ＩＮ１Ｓ,ＩＮ２Ｓは、それぞれ論理積回路１４９ａ,１４９ｂから出力され、第１マスキング信号ＩＮ１Ｍおよび第２マスキング信号ＩＮ２Ｍは、それぞれ第１マスキング信号生成回路１４３ａおよび第２マスキング信号生成回路１４３ｂから出力される。
【００５４】
図３、最上段に示す第１入力信号ＩＮ１、第２入力信号ＩＮ２は、前に述べたように、それぞれバッファＢＦ１,ＢＦ２から出力される信号であり、そのパルス幅Ｗ１はたとえば５ｎｓ程度に選ばれている。パルス幅Ｗ１の大きさは設計事項であり、伝達信号Ｓｉｎの周波数、パルス幅、第１パルス変換回路１２１、第２パルス変換回路１２３、第１トランスＴ１、第２トランスＴ２の電気的特性に応じて適宜設定される。第１入力信号ＩＮ１、第２入力信号ＩＮ２はそれぞれ立上りエッジＴｒ１、立下りエッジＴｆ１を有する。
【００５５】
遅延信号ＩＮ１Ｄ,ＩＮ２Ｄは、図２Ａ、図２Ｂに示す信号遅延回路１４７ａ,１４７ｂからそれぞれ取り出したものであり、それらは第１入力信号ＩＮ１、第２入力信号ＩＮ２から所定の遅延時間△ｔ１だけ遅延され、そのパルス幅Ｗ２はパルス幅Ｗ１と同じかまたはそれ以上となるように設定される。遅延信号ＩＮ１Ｄ,ＩＮ２Ｄは立上りエッジＴｒ２、立下りエッジＴｆ２をそれぞれ有し、立上りエッジＴｒ２は第１入力信号ＩＮ１、第２入力信号ＩＮ２の立上りエッジＴｒ１よりも時間△ｔ１だけ遅れており、立下りエッジＴｆ２は、立下りエッジＴｆ１よりも時間△ｔ２だけ遅れる状態を示している。なお、図３は作図の都合上、時間△ｔ２が時間△ｔ１よりも大きいものを図示しているが、両者の大小関係の設定は設計事項に過ぎない。したがって、時間△ｔ１と△ｔ２とがほぼ等しくなったり、時間△ｔ１が△ｔ２よりも大きくなったり、或いは時間△ｔ１が△ｔ２よりも小さくなるように設定してもよい。
【００５６】
すなわり、時間△ｔ１，△ｔ２の大きさは、第１入力信号ＩＮ１、第２入力信号ＩＮ２に重畳されたノイズが適切にマスキングされるように設定すればよい。
【００５７】
遅延信号ＩＮ１Ｓは、論理積回路１４９ａで第１入力信号ＩＮ１と遅延信号ＩＮ１Ｄが論理積演算されて生成される信号である。遅延信号ＩＮ２Ｓは、論理積回路１４９ｂで第２入力信号ＩＮ２と遅延信号ＩＮ２Ｄが論理積演算されて生成される信号である。このため、遅延信号ＩＮ１Ｓ，ＩＮ２Ｓは、第１入力信号ＩＮ１、第２入力信号ＩＮ２および遅延信号ＩＮ１Ｄ，ＩＮ２Ｄがハイレベルのときにそれぞれハイレベルとなるために図３に示すように、遅延信号ＩＮ１Ｄ，ＩＮ２Ｄの立上りタイミングＴｒ２でハイレベルとなり、第１入力信号ＩＮ１、第２入力信号ＩＮ２の立下りタイミングＴｆ１でローレベルとなる信号となる。そのパルス幅Ｗ３はパルス幅Ｗ１，Ｗ２よりもたとえば３ｎｓ程度小さく（狭く）なる。
【００５８】
第１マスキング信号ＩＮ１Ｍおよび第２マスキング信号ＩＮ２Ｍは、それぞれ第１マスキング信号生成回路１４３ａおよび第２マスキング信号生成回路１４３ｂで生成され、それらの信号のパルス幅Ｗ４はパルス幅Ｗ１〜Ｗ３よりは大きく、たとえば、７〜１０ｎｓに選ばれる。言い換えれば、パルス幅Ｗ４がこのような大きさに設定されるように時間△ｔ１と△ｔ２が調整される。第１マスキング信号ＩＮ１Ｍ、第２マスキング信号ＩＮ２Ｍのパルス幅Ｗ４は、遅延信号ＩＮ１Ｓ，ＩＮ２Ｓの立上りタイミングＴｒ３および立下りタイミングＴｆ３がばらついても論理積演算に支障が生じないように、十分な大きさ（幅）に設定される。なお、第１論理演算回路部１４５ａおよび第２論理演算回路部１４５ｂで論理積演算を行うにあたり、第２マスキング信号ＩＮ２Ｍおよび第１マスキング信号ＩＮ１Ｍの対象信号として、第１入力信号ＩＮ１、第２入力信号ＩＮ２、遅延信号ＩＮ１Ｄ，ＩＮ２Ｄではなく、遅延信号ＩＮ１Ｓ，ＩＮ２Ｓを用いるようにしたのは、第１論理演算回路部１４５ａおよび第２論理演算回路部１４５ｂでの論理積演算を支障なく行うためである。
【００５９】
なお、図３に示す各種信号のパルス幅Ｗ１、Ｗ２、Ｗ３、およびＷ４で示される期間がこれら各種信号の有効部であり、これらの有効部がハイレベルであるかローレベルであるかによって、論理積演算が行われる。なお、各種信号の有効部とは、信号そのものが存在する信号部分を指しており、必ずしもハイレベルを特定するものでもなく、また、ローレベルを特定するものでもない。したがって、回路構成によって信号有効部がハイレベルになったり、ローレベルになったりする。
【００６０】
図４は、図２Ａ、図２Ｂに示す第１マスキング回路部１４０Ａおよび第２マスキング回路部１４０Ｂと等価な回路ブロック図を示す。図２Ａから明らかになるように、第１ノイズマスキング回路部１４０Ａは、論理積回路１４９ａと第１論理演算回路部１４５ａの２つの論理積回路を採用している。また、図２Ｂから明らかになるように、第２ノイズマスキング回路部１４０Ｂは、論理積回路１４９ｂと第２論理演算回路部１４５ｂの２つの論理積回路を採用している。このように各ノイズマスキング回路部を２つの論理積回路に分けてみたのは、第１遅延信号生成回路１４１ａ、第２遅延信号生成回路１４１ｂの回路構成をより詳細に表すためである。しかし、こうした回路構成は論理積回路は１つに統合することができる。図４は論理積回路１４９ａ，１４９ｂをそれぞれ第１論理演算回路部１４５ａ、第２論理演算回路部１４５ｂに統合した状態を示す。
【００６１】
図４に示す論理積回路１４５０ａ（１４５０ｂ）は、３つの入力端を有する。第１入力端ｚ１には第１入力信号ＩＮ１または第２入力信号ＩＮ２が入力される。これらの各入力信号は、バッファＢＦ１またはバッファＢＦ２から取り出した信号であり、この信号は第１トランスＴ１または第２トランスＴ２から取り出されたものとほぼ同じである。論理積回路１４５０ａ（１４５０ｂ）の第２入力端ｚ２には第１入力信号ＩＮ１または第２入力信号ＩＮ２を所定時間だけ遅延させた遅延信号ＩＮ１Ｄまたは遅延信号ＩＮ２Ｄが入力される。論理積回路１４５０ａ（１４５０ｂ）の第３入力端ｚ３には第２マスキング信号ＩＮ２Ｍまたは第１マスキング信号ＩＮ１Ｍが入力される。こうした回路構成は図２Ａ、２Ｂに示すものと等価であり、論理積回路１４５０ａ（１４５０ｂ）の出力端ｚ４からは、セット信号Ｐｓまたはリセット信号Ｐｒが出力される。なお、図４には論理積回路（ＡＮＤ）を例示したが、否定論理積回路、論理和回路（ＯＲ）、否定論理和回路（ＮＯＲ）、およびインバータ、バッファ等を組み合わせ構成してもよい。こうした各論理回路の少なくとも１つは本発明での論理演算回路部を成す。
【００６２】
図２Ａ、図２Ｂ、図３、および図４に示すノイズキャンセル回路１４０の概念を要約すると次のとおりである。すなわち、本発明にかかるノイズキャンセル回路１４０は、２つの第１入力信号ＩＮ１および第２入力信号ＩＮ２の２つの信号を基にして遅延信号ＩＮ１Ｄ，ＩＮ２Ｄを各別に生成する。さらに第１入力信号ＩＮ１、第２入力信号ＩＮ２を元にしてそれぞれ第１マスキング信号ＩＮ１Ｍ、第２マスキング信号ＩＮ２Ｍを生成する。第１入力信号ＩＮ１と第２入力信号ＩＮ２が同じタイミングで入力された場合、第１マスキング信号ＩＮ１Ｍの有効信号部に遅延信号ＩＮ２Ｓの有効信号部が収まるようにそれぞれの遅延時間△ｔ１，△ｔ２を調整する。また、第２マスキング信号ＩＮ２Ｍの有効信号部に遅延信号ＩＮ１Ｓの有効信号部が収まるようにそれぞれの遅延時間△ｔ１，△ｔ２を調整する。
【００６３】
図５は、図１において、電子制御装置１１０で生成された伝達信号Ｓｉｎと、第１トランスＴ１、第２トランスＴ２側から取り出した第１入力信号ＩＮ１、第２入力信号ＩＮ２との位相関係を模式的に示すタイミングチャートである。
【００６４】
図５（ａ）に示す伝達信号Ｓｉｎは、説明および作図の便宜上、たとえばパルス状の信号を示し、立上りエッジＴｒ、立下りエッジＴｆ、デューティ比が５０％の信号を示している。
【００６５】
図５（ｂ）に示す第１入力信号ＩＮ１は、これまでの説明からも明らかなように、第１トランスＴ１側から取り出されたものであり、伝達信号Ｓｉｎの立上りエッジＴｒを検出して所定のパルス幅Ｗ１に調整された信号である。
【００６６】
図５（ｃ）に示す第２入力信号ＩＮ２は、これまでの説明からも明らかなように、第２トランスＴ２側から取り出した入力信号であり、伝達信号Ｓｉｎの立下りエッジＴｆを検出して、所定のパルス幅に調整された信号である。第２入力信号ＩＮ２のパルス幅Ｗ１は第１入力信号ＩＮ１のパルス幅Ｗ１と同じである。
【００６７】
第１入力信号ＩＮ１、第２入力信号ＩＮ２は伝達信号Ｓｉｎの立上りエッジＴｒおよび立下りエッジＴｆを検出したものであるが、本発明の信号伝達回路装置の最終段ではこれらの各入力信号を元にして、元の伝達信号Ｓｉｎに復元する。
【００６８】
図５（ｂ）において、第１入力信号ＩＮ１が表れる信号区間を区域Ｐ１で、第２入力信号ＩＮ２が表れる信号区間を区域Ｐ２でそれぞれ示す。すなわち、区域Ｐ１は、第１入力信号ＩＮ１は表れるが第２入力信号ＩＮ２は表れない信号部分であり、区域Ｐ２は、第２入力信号ＩＮ２は表れるが第１入力信号ＩＮ１は表れない信号部分を示す。
【００６９】
（第２の実施形態）
図６は本発明の第２の実施形態にかかる信号伝達回路装置を示す回路図である。図６は図１に示すノイズキャンセル回路１４０とフリップフロップＦＦの具体的な回路構成を示している。
【００７０】
なお、図６の主なノードに生じる各種信号は、後述の図８Ａ、図８Ｂ、図９Ａ、および図９Ｂによって説明される。
【００７１】
図６において、第１入力信号ＩＮ１は、図１に示すように、第１トランスＴ１側から取り出される。第１入力信号ＩＮ１はインバータＩＮＶ３１、バッファＢＦ３を介してバッファＢＦ４に遅延信号ＩＮ１１として取り出される。遅延信号ＩＮ１１は第１入力信号ＩＮ１が反転され、かつ、バッファＢＦ３，ＢＦ４によってさらに遅延された信号である。本発明に採用されるバッファはバッファＢＦ３，ＢＦ４に限らずに、その使用目的は各種信号を遅延させるために用意される。遅延された各種信号は所定の時間遅れと所定のパルス幅を有するように、その遅延時間が設定される。本発明に用いるバッファは後述するようにインバータをたとえば２段直列に接続している。したがって、バッファの入力と出力には同相の信号が表れる。
【００７２】
遅延信号ＩＮ１１はインバータＩＮＶ３２で信号の極性が反転されると、その信号は２つの経路に分かれる。１つの経路ｍ１はバッファＢＦ５側であり、他の経路ｍ２はインバータＩＮＶ３４側である。
【００７３】
バッファＢＦ５に入力された遅延信号はインバータＩＮＶ３３に入力されると、インバータＩＮＶ３３から遅延信号ＩＮ１２として取り出される。否定論理和回路ＮＯＲ１の第１入力端ｎ１には遅延信号ＩＮ１２が、その第２入力端ｎ２には第２マスキング信号ＩＮ２４がそれぞれ入力される。
【００７４】
一方、インバータＩＮＶ３４で反転された遅延信号は、バッファＢＦ６を介してインバータＩＮＶ３５に入力されると、インバータＩＮＶ３５から第１マスキング信号ＩＮ１４として取り出される。
【００７５】
特に、インバータＩＮＶ３４、バッファＢＦ６、およびインバータＩＮＶ３５は、第１入力信号ＩＮ１を基にして第１マスキング信号ＩＮ１４を生成するために用意される。
【００７６】
第１マスキング信号ＩＮ１４の極性は遅延信号ＩＮ１１とは逆相であり、第１入力信号ＩＮ１とは同相である。第１マスキング信号ＩＮ１４は、第２入力信号ＩＮ２側に重畳したノイズをマスキングするためのいわゆるマスキング信号として用意したものであり、これが本発明の１つの特徴である。第１マスキング信号ＩＮ１４は、後述の遅延信号ＩＮ２２が出力する信号期間に制約を与える。したがって、第１マスキング信号ＩＮ１４は第２入力信号ＩＮ２側に対してのマスキング作用を有することになる。
【００７７】
第２入力信号ＩＮ２は、図１に示したように、第２トランスＴ２側から取り出される。第２入力信号ＩＮ２はインバータＩＮＶ４１、バッファＢＦ７を介してバッファＢＦ８に遅延信号ＩＮ２１を出力する。遅延信号ＩＮ２１は第２入力信号ＩＮ２の極性が反転され、かつ、バッファＢＦ７，ＢＦ８によってさらに遅延される。バッファＢＦ７，ＢＦ８は、バッファＢＦ３〜ＢＦ６と同等の目的で採用される。すなわち、通常のバッファとは異なり信号を大きく遅延させるために用意されている。
【００７８】
遅延信号ＩＮ２１がインバータＩＮＶ４２で信号の極性が反転されると、その信号は２つの経路に分かれる。１つの経路ｍ３はバッファＢＦ９側であり、他の経路ｍ４はインバータＩＮＶ４４側である。
【００７９】
バッファＢＦ９に入力された遅延信号はインバータＩＮＶ４３に入力されると、インバータＩＮＶ４３から遅延信号ＩＮ２２として取り出される。否定論理和回路ＮＯＲ２の第１入力端ｎ１には遅延信号ＩＮ２２が、その第２入力端ｎ２には第１マスキング信号ＩＮ１４がそれぞれ入力される。
【００８０】
一方、遅延信号ＩＮ２１がインバータＩＮＶ４２によって反転されると、その反転された遅延信号はインバータＩＮＶ４４に入力され、バッファＢＦ１０およびインバータＩＮＶ４５を介して第２マスキング信号ＩＮ２４を出力する。
【００８１】
第２マスキング信号ＩＮ２４の極性は遅延信号ＩＮ２１とは位相は逆相であり、第２入力信号ＩＮ２とは同相である。第２マスキング信号ＩＮ２４は、第１入力信号ＩＮ１側に重畳したノイズをマスキングするためのいわゆるマスキング信号として用意されており、これが本発明の１つの特徴である。第２マスキング信号ＩＮ２４は、第１入力信号ＩＮ１で生成された遅延信号ＩＮ１２が出力する信号期間に制約を与える。したがって、第２マスキング信号ＩＮ２４は第１入力信号ＩＮ１およびその遅延信号に対してのマスキング作用を有することになる。
【００８２】
否定論理和回路ＮＯＲ１の第１入力端ｎ１および第２入力端ｎ２には、それぞれ遅延信号ＩＮ１２および第２マスキング信号ＩＮ２４が入力される。したがって、否定論理和回路ＮＯＲ１の出力端ｎ３にはこれらの信号が論理和演算された演算結果が演算信号ＩＮ１３として出力される。
【００８３】
演算信号ＩＮ１３は、第１入力信号ＩＮ１側の信号がマスキング処理されると、その演算信号ＩＮ１３はインバータＩＮＶ３６で極性が反転されフリップフロップＦＦのセット端子Ｓに入力される。
【００８４】
否定論理和回路ＮＯＲ２の第１入力端ｎ１および第２入力端ｎ２には、それぞれ遅延信号ＩＮ２２および第１マスキング信号ＩＮ１４が入力される。したがって、否定論理和回路ＮＯＲ２の出力端ｎ３にはこれらの信号が否定論理和演算され、その演算信号ＩＮ２３が表われる。演算信号ＩＮ２３は、インバータＩＮＶ４６で極性が反転されフリップフロップのリセット端子Ｒに入力される。
【００８５】
否定論理和回路ＮＯＲ１，ＮＯＲ２は、第１入力信号ＩＮ１、第２入力信号ＩＮ２を元にして生成された各遅延信号、各マスキング信号によって論理演算を行うために用意される。図６に示す一実施形態では否定論理和回路を採用した。しかし、先に説明した図１では、第１論理演算回路部１４５ａ、第２論理演算回路部１４５ｂには論理積回路（ＡＮＤ）を採用したように、論理演算としては様々な回路を組み合わせものを用いることができる。
【００８６】
すなわち、ノイズキャンセル回路１４０を構成するにあたり、論理演算処理を行う回路手段として論理積回路ＡＮＤ、否定論理積回路ＮＡＮＤ、論理和回路ＯＲ、否定論理和回路ＮＯＲのいずれか１つか、あるいはこれらとインバータを組み合わせて構成できることは当業者には比較的容易なことである。
【００８７】
フリップフロップＦＦは、第１入力信号ＩＮ１、第２入力信号ＩＮ２を元の伝達信号Ｓｉｎに復元するために用意される。フリップフロップＦＦは、否定論理積回路ＮＡＮＤ１，ＮＡＮＤ２で構成される。フリップフロップＦＦの出力はインバータＩＮＶ５１を介して出力信号Ｓｏｕｔとして出力端子１５０に出力される。
【００８８】
否定論理積回路ＮＡＮＤ２の１つの入力端子にはインバータＩＮＶ５２を介してリセット信号ＲＥＳＥＴを入力するようにしている。このリセット信号ＲＥＳＥＴはフィリップフロップＦＦのラッチ状態を解除したり、或いは逆にフリップフロップＦＦをラッチしたりするために利用される。
【００８９】
図７は、図６で採用したバッファＢＦ３〜ＢＦ１０の具体的な回路構成を示す。図７において、バッファＢＦは、インバータＩＮＶ１を有すると共にさらにＰチャネル型のＭＯＳトランジスタＰ１とＮチャネル型のＭＯＳトランジスタＮ１で構成したいわゆるＣＭＯＳインバータを有する。ＣＭＯＳインバータは、両トランジスタのゲートＧが共通接続され、ＭＯＳトランジスタＰ１のソースＳは電源電圧ＶＤＤに、そのドレインＤは抵抗Ｒ１の第１端に各別に接続されている。抵抗Ｒ１は、信号を遅延させるために用意される。バッファＢＦを半導体ＩＣで構成した場合、ＭＯＳトランジスタＰ１，Ｎ１の各ドレインＤと接地電位ＧＮＤとの間、或いは抵抗Ｒ１と接地電位ＧＮＤとの間には寄生的な容量Ｃｓが介在される。抵抗Ｒ１と容量Ｃｓによって信号に遅延がもたらされる。
【００９０】
インバータＩＮＶ１は、抵抗Ｒ１が短絡されたすなわち、抵抗Ｒ１を備えないＣＭＯＳインバータで構成している。
【００９１】
ＭＯＳトランジスタＮ１のドレインＤおよびソースＳは、それぞれ抵抗Ｒ１の第２端および接地電位ＧＮＤにそれぞれ接続される。すなわち、ＭＯＳトランジスタＮ１のソースＳは、電源電圧ＶＤＤよりは低電位である接地電位ＧＮＤに接続される。
【００９２】
抵抗Ｒ１は、入力Ｖｉｎを遅延させた出力Ｖｏｕｔ１またはＶｏｕｔ２を得るために用意されている。出力Ｖｏｕｔ１は、ＭＯＳトランジスタＮ１のドレインＤから取り出すようにしている。出力Ｖｏｕｔ２は、ＭＯＳトランジスタＰ１のドレインＤから取り出すようにしている。出力Ｖｏｕｔ１および出力Ｖｏｕｔ２のどちらを選択して出力するかは、共通ゲートＧに入力される第１パルス信号Ｖｉｎ１の立上りエッジ側を遅延させるか、それとも立下りエッジ側を遅延させるかによって決定する。出力Ｖｏｕｔ１は、第１パルス信号Ｖｉｎ１の立下りエッジ側を遅延させる場合に、出力Ｖｏｕｔ２は、その立上りエッジ側を遅延させる場合にそれぞれ利用される。
【００９３】
図８Ａは図６の主なノードに取り出される各種信号のタイミングチャートである。なお、図８Ａは、図５に示す信号区間Ｐ１を拡大したものである。なお、信号区間Ｐ１は、第１入力信号ＩＮ１は表れるが第２入力信号ＩＮ２は表れない信号部分である。
【００９４】
図８Ａ（ａ）はインバータＩＮＶ３１に入力される第１入力信号ＩＮ１を示す。第１入力信号ＩＮ１は時刻ｔ１でローレベルＬＯからハイレベルＨＩに遷移し、時刻ｔ２でハイレベルＨＩからローレベルＬＯに遷移する状態を模式的に示す。第１入力信号ＩＮ１は立上りエッジＴｒ１と立下りエッジＴｆ１を有している。
【００９５】
図８Ａ（ｂ）は、バッファＢＦ４から出力される遅延信号ＩＮ１１を示す。遅延信号ＩＮ１１と第１入力信号ＩＮ１との極性は互いに反転された関係に置かれる。遅延信号ＩＮ１１のパルス幅は時刻ｔ１〜ｔ４までとなり、第１入力信号ＩＮ１の立下りエッジＴｆ１側が遅延される。
【００９６】
図８Ａ（ｃ）は、インバータＩＮＶ３３から出力された遅延信号ＩＮ１２を示す。遅延信号ＩＮ１２は、遅延信号ＩＮ１１と同じ極性であり、そのパルス幅は時刻ｔ２〜ｔ４までとなり、遅延信号ＩＮ１１よりはパルス幅が小さい（狭い）ものとなる。
【００９７】
図８Ａ（ｄ）は、否定論理和回路ＮＯＲ１から出力される演算信号ＩＮ１３を示す。演算信号ＩＮ１３は否定論理和回路ＮＯＲ１の論理値、すなわち、ハイレベルＨＩであるかローレベルＬＯであるかは、第１入力端ｎ１と第２入力端ｎ２に入力される信号、すなわち、遅延信号ＩＮ１２と第２マスキング信号ＩＮ２４のレベル、すなわち、ハイレベルＨＩであるかローレベルＬＯであるかによって決定される。ここで第２マスキング信号ＩＮ２４は後述で明らかにされるが、時刻ｔ１〜ｔ５までの期間ローレベルＬＯとすると、否定論理和回路ＮＯＲ１から出力される演算信号ＩＮ１３は、遅延信号ｉｎ１２によって決定される。すなわち、演算信号ＩＮ１３は、遅延信号ＩＮ１２と逆相となり、パルス幅は等しくなる。
【００９８】
図８Ａ（ｅ）は、インバータＩＮＶ３５から出力される第１マスキング信号ＩＮ１４を示す。第１マスキング信号ＩＮ１４は、第１入力信号ＩＮ１を元にして生成されるが、その用途は第２入力信号ＩＮ２およびその遅延信号に重畳されたノイズをマスキングするためである。
【００９９】
第１マスキング信号ＩＮ１４は、遅延信号ＩＮ１１を元にしておもにインバータＩＮＶ３４、バッファＢＦ６、およびインバータＩＮＶ３５によって生成される。第１マスキング信号ＩＮ１４のパルス幅は、時刻ｔ１〜ｔ５までの期間で示される。遅延信号ＩＮ１１のパルス幅は時刻ｔ１〜ｔ４までであるので、時刻ｔ４〜ｔ５までの幅だけ広げられることになる。通常、バッファＢＦ６はインバータＩＮＶ３４，３５よりも遅延時間を大きく取れる。バッファの数によって信号の遅延時間を所定の大きさに設定することができる。
【０１００】
図８Ａ（ｆ）は、第２入力信号ＩＮ２を示す。第２入力信号ＩＮ２は第２トランスＴ２側から取り出される。第２入力信号ＩＮ２は、図５に示すように信号区間Ｐ１ではローレベルＬＯのままであるので、時刻ｔ１〜ｔ５の期間、ローレベルＬＯを維持する。
【０１０１】
図８Ａ（ｇ）は、バッファＢＦ８から取り出される遅延信号Ｎ２１である。遅延信号Ｎ２１は、入力信号Ｎ２から生成されるものであり、第２入力信号ＩＮ２とは極性が反転された関係に置かれることからハイレベルＨＩを維持したままとなる。
【０１０２】
図８Ａ（ｈ）は、インバータＩＮＶ４３から出力される遅延信号ＩＮ２２である。信号ＩＮ２２は信号ＩＮ２１から生成されたものであり、極性も遅延信号ＩＮ２１と同じとなるので、インバータＩＮＶ４４、バッファＢＦ５、およびインバータＩＮＶ４６を介して取り出されることからハイレベルＨＩを維持する。
【０１０３】
図８Ａ（ｉ）は、否定論理和回路ＮＯＲ２から出力される演算信号ＩＮ２３である。演算信号ＩＮ２３は、遅延信号ＩＮ２２と、第１マスキング信号ＩＮ１４とが否定論理和演算された結果である。遅延信号ＩＮ２２はハイレベルＨＩを維持したままであるので、第１マスキング信号ＩＮ１４のレベルに関わらず、ローレベルＬＯを維持する。
【０１０４】
図８Ａ（ｊ）は、インバータ４５から出力される第２マスキング信号ＩＮ２４を示す。第２マスキング信号ＩＮ２４は、バッファＢＦ８から出力される遅延信号ＩＮ２１が、インバータＩＮＶ４２，ＩＮＶ４４、バッファＢＦ１０、およびインバータＩＮＶ４５を介して取り出され、その極性は遅延信号ＩＮ２１が反転されたものとなるので、ローレベルＬＯを維持する。
【０１０５】
図８Ａ（ｋ）は、出力端子１５０から出力された出力信号Ｓｏｕｔを示す。出力信号Ｓｏｕｔは、演算信号ＩＮ１３がフリップフロップＦＦのセット入力として、演算信号ＩＮ２３がフリップフロップＦＦのリセット入力として生成された信号である。出力信号Ｓｏｕｔは、通常、図１、図５に示す伝達信号Ｓｉｎと同じ大きさに復元される。
【０１０６】
図８Ａ（ｋ）から明らかになるように、出力信号Ｓｏｕｔは第１入力信号ＩＮ１の立上りタイミングよりも時刻（ｔ２−ｔ１）だけ遅れる。
【０１０７】
図８Ｂは図６の主な回路部に取り出される各種信号のタイミングチャートである。なお、図８Ｂは、図５に示す信号区間Ｐ２を拡大したものである。信号区間Ｐ２は、第２入力信号ＩＮ２は表れるが第１入力信号ＩＮ１は表れない信号部分である。
【０１０８】
図８Ｂ（ａ）は、第１入力信号ＩＮ１を示す。第１入力信号ＩＮ１は第１トランスＴ１側から取り出される。第１入力信号ＩＮ１は、図５に示すように信号区間Ｐ２ではローレベルＬＯを維持している。
【０１０９】
図８Ｂ（ｂ）は、バッファＢＦ４から取り出される遅延信号ＩＮ１１である。遅延信号ＩＮ１１は、第１入力信号ＩＮ１から生成されるものであり、第１入力信号ＩＮ１とは極性が反転された関係に置かれハイレベルＨＩを維持する。
【０１１０】
図８Ｂ（ｃ）は、インバータＩＮＶ３３から出力される遅延信号ＩＮ１２である。遅延信号ＩＮ１２は遅延信号ＩＮ１１から生成されたものであり、極性も遅延信号ＩＮ１１と同じハイレベルＨＩを維持する。
【０１１１】
図８Ｂ（ｄ）は、否定論理和回路ＮＯＲ１から出力される演算信号ＩＮ１３である。演算信号ＩＮ１３は、遅延信号ＩＮ１２と、第２マスキング信号ＩＮ２４とが否定論理和演算された結果である。遅延信号ＩＮ１２はハイレベルＨＩを維持したままであるので、第２マスキング信号ＩＮ２４のレベルに関わらず、ローレベルＬＯを維持する。
【０１１２】
図８Ｂ（ｅ）は、インバータ３５から出力される第１マスキング信号ＩＮ１４である。第１マスキング信号ＩＮ１４は、バッファＢＦ４から出力された遅延信号ＩＮ１１が、インバータＩＮＶ３２，ＩＮＶ３４、バッファＢＦ６、およびインバータＩＮＶ３５を介して生成される。第１マスキング信号ＩＮ１４の極性は遅延信号ＩＮ１１が反転されたものであるので、ローレベルＬＯを維持する。
【０１１３】
図８Ｂ（ｆ）はインバータＩＮＶ４１に入力される第２入力信号ＩＮ２を示す。第２入力信号ＩＮ２は時刻ｔ１１でローレベルＬＯからハイレベルＨＩに遷移し、時刻ｔ１２でハイレベルＨＩからローレベルＬＯに遷移する状態を模式的に示す。第２入力信号ＩＮ２は立上りエッジＴｒ１と立下りエッジＴｆ１を有している。
【０１１４】
図８Ｂ（ｇ）は、バッファＢＦ８から出力される遅延信号ＩＮ２１を示す。遅延信号ＩＮ２１と第２入力信号ＩＮ２との極性は互いに反転された関係に置かれる。遅延信号ＩＮ２１のパルス幅は時刻ｔ１１〜ｔ１４までとなり、第２入力信号ＩＮ２の立下りエッジＴｆ１側が遅延された信号が生成される。
【０１１５】
図８ｂ（ｈ）は、インバータＩＮＶ４３から出力された遅延信号ＩＮ２２を示す。遅延信号ＩＮ２２は、遅延信号ＩＮ２１と同じ極性であり、そのパルス幅はローレベルＬＯの期間、すなわち時刻ｔ１２〜ｔ１４までとなり、遅延信号ＩＮ２１よりはパルス幅が小さい（狭い）ものとなる。
【０１１６】
図８ｂ（ｉ）は、否定論理和回路ＮＯＲ２から出力される演算信号ＩＮ２３を示す。演算信号ＩＮ２３の論理値、すなわちハイレベルＨＩであるかローレベルＬＯであるかは、否定論理和回路ＮＯＲ２の第１入力端ｎ１と第２入力端ｎ２に入力される信号、すなわち、遅延信号ＩＮ２２と第１マスキング信号ＩＮ１４のレベルによって決定される。ここで第１マスキング信号ＩＮ１４は上述のとおりローレベルであるので、演算信号ＩＮ２３は、遅延信号ＩＮ２２によって決定される。したがって、遅延信号ＩＮ２２と同じパルス幅となるが、時刻ｔ１２〜ｔ１４の期間がハイレベルＨＩとなり、遅延信号ＩＮ２２とは同じパルス幅であるが信号の極性は逆相となる。
【０１１７】
図８Ｂ（ｊ）は、インバータＩＮＶ３５から出力される第２マスキング信号ＩＮ２４を示す。第２マスキング信号ＩＮ２４は、第２入力信号ＩＮ２を元にして生成されるが、その用途は第１入力信号ＩＮ１およびその遅延信号に重畳されたノイズをマスキングするためである。
【０１１８】
第２マスキング信号ＩＮ２４は、第２入力信号ＩＮ２を元にしておもにインバータＩＮＶ４４、バッファＢＦ１０、およびインバータＩＮＶ４５によって生成される。第２マスキング信号ＩＮ２４のパルス幅は、時刻ｔ１１〜ｔ１５までとなり、遅延信号ＩＮ２１のパルス幅が時刻ｔ１〜ｔ４までであるのに対し、時刻ｔ４〜ｔ５までの幅だけ広げられる。通常、バッファＢＦ１０はインバータＩＮＶ４４，４５よりも遅延時間を大きく取れる。バッファの数によって信号の遅延時間を所定の大きさに設定することができる。
【０１１９】
図８Ｂ（ｋ）は、出力端子１５０から出力された出力信号Ｓｏｕｔを示す。出力信号Ｓｏｕｔは、演算信号ＩＮ１３がフリップフロップＦＦのセット端子Ｓに入力され、演算信号ＩＮ２３がフリップフロップＦＦのリセット端子Ｒに入力されて生成された信号である。出力信号Ｓｏｕｔは、通常、図１、図５に示す伝達信号Ｓｉｎと同じ大きさに復元される。
【０１２０】
図８Ｂ（ｋ）から明らかになるように、出力信号Ｓｏｕｔは第２入力信号ＩＮ２の立上りよりも時刻（ｔ１２−ｔ１１）だけ遅れる。
【０１２１】
図９Ａは、第１入力信号ＩＮ１および第２入力信号ＩＮ２にコモンモードノイズ、いわゆる同相のノイズが印加された場合のノイズキャンセル回路１４０の回路動作を説明するために用意した模式的なタイミングチャートである。なお、図９Ａは図８Ａおよび図８Ｂで示す各入力信号、各遅延信号、各マスキング信号、および各出力信号をノイズとみなしたものと等価である。
【０１２２】
以下、図９Ａ、図６、および図１を用いてノイズキャンセル回路１４０がどのように実行されるかについて説明する。
【０１２３】
図９Ａ（ａ）に示すノイズＮｉｎ１は、第１入力信号ＩＮ１と同じノードに表れる。すなわち、ノイズＮｉｎ１はバッファＢＦ１から取り出され、インバータＩＮＶ３１に印加される。ノイズＮｉｎ１は時刻ｔ２１〜ｔ２２の期間に印加されるとしている。
【０１２４】
図９Ａ（ｂ）に示すノイズＮｉｎ１１は、遅延信号ＩＮ１１と同じノードに表れる。すなわち、バッファ４から出力される。ノイズＮｉｎ１１が生じる期間はパルス幅Ｗ１１で示される時刻ｔ２１〜ｔ２４であり、パルス幅Ｗ１１はバッファＢＦ３，ＢＦ４によって調整される。
【０１２５】
図９Ａ（ｃ）に示すノイズＮｉｎ１２は、遅延信号ＩＮ１２と同じノードに表れる。すなわち、インバータ３３から出力される。ノイズＮｉｎ１２が生じる期間はパルス幅Ｗ１２で示される時刻ｔ２２〜ｔ２４であり、ノイズＮｉｎ１１のパルス幅Ｗ１１よりは狭い。こうしたパルス幅の設定はインバータＩＮＶ３２，３３、およびバッファＢＦ５によって行われる。
【０１２６】
図９Ａ（ｄ）に示すノイズＮｉｎ１３は、演算信号ＩＮ１３と同じノードに表れる。すなわち、否定論理和回路ＮＯＲ１から出力される。ノイズＮｉｎ１３は、否定論理和回路ＮＯＲ１の第１入力端と第２入力端にそれぞれ印加されるノイズＮｉｎ１２，Ｎｉｎ２４のレベルによって決定される。ノイズＮｉｎ２４は後述するように、時刻ｔ２１〜ｔ２５までの期間ハイレベルＨＩであるので、否定論理和回路ＮＯＲ１から出力されるノイズＮｉｎ１３はローレベルＬＯを維持する。この回路状態がノイズのマスキング作用に相当する。
【０１２７】
図９Ａ（ｅ）に示すノイズＮｉｎ１４は、第１マスキング信号ＩＮ１４と同じノードに表れる。すなわち、ノイズＮｉｎ１４は、インバータＩＮＶ３５から取り出される。ノイズＮｉｎ１４は、ノイズＮｉｎ１を元にして生成されるので、図８Ａに示す第１マスキング信号ＩＮ１４と同じ大きさとなる。
【０１２８】
図９Ａ（ｆ）に示すノイズＮｉｎ２は、第２入力信号ＩＮ２と同じノードに表れる。すなわち、ノイズＮｉｎ２は、バッファＢＦ２から取り出され、インバータＩＮＶ４１に印加される。図９Ａは、ノイズＮｉｎ１とノイズＮｉｎ２はコモンモードノイズ、すなわち、両者のノイズは同じタイミングで印加される状態を想定しているので、時刻ｔ２１〜ｔ２２の期間にノイズが生じる。
【０１２９】
図９Ａ（ｇ）に示すノイズＮｉｎ２１は、遅延信号ＩＮ２１と同じノードに表れる。すなわち、バッファ８から出力される。ノイズＮｉｎ２１が生じる期間は時刻ｔ２１〜ｔ２４となり、バッファＢＦ３，ＢＦ４によってパルス幅が広げられる。なお、ノイズＮｉｎ２１は、図９Ａ（ｂ）に示すノイズＮｉｎ１１と同じ大きさである。
【０１３０】
図９Ａ（ｈ）に示すノイズＮｉｎ２２は、遅延信号ＩＮ２２と同じノードに表れる。すなわち、インバータ４３から出力される。ノイズＮｉｎ２２が生じる期間は時刻ｔ２２〜ｔ２４となり、そのパルス幅ｗ２２は、ノイズＮｉｎ２１のパルス幅ｗ２１よりは小さい（狭い）。こうしたパルス幅の設定はインバータＩＮＶ４２，４３、およびバッファＢＦ９によって行われる。なお、ノイズＮｉｎ２２のパルス幅ｗ２２は、図９Ａ（ｃ）に示すノイズＮｉｎ１２のパルス幅ｗ１２と同じとなる。
【０１３１】
図９Ａ（ｉ）に示すノイズＮｉｎ２３は、演算信号ＩＮ２３と同じノードに表れる。ノイズＮｉｎ２３は、ノイズＮｉｎ２２とノイズＮｉｎ１４とが否定論理和演算された結果として出力される。したがって、ノイズＮｉｎ２３は、ローレベルＬＯを維持する。
【０１３２】
図９Ａ（ｊ）に示すノイズＮｉｎ２４は、第２マスキング信号ＩＮ２４と同じノードに表れる。すなわち、インバータＩＮＶ４５から出力される。ノイズＮｉｎ２４は、時刻ｔ２１〜ｔ２５まで生じ、図９Ａ（ｅ）に示すノイズＮｉｎ１４と同じとなる。
【０１３３】
図９Ａ（ｋ）に示すノイズＮｓｏｕｔは、出力信号Ｓｏｕｔと同じノードに表れる。すなわち、出力端子１５０から取り出される。出力端子１５０から出力されるノイズＮｓｏｕｔは、フリップフロップＦＦのセット端子Ｓおよびリセット端子Ｒに印加されて出力されるが、これらの各入力端にはハイレベルが印加されたままであるのでフリップフロップＦＦは動作しないためにノイズＮｓｏｕｔはローレベルＬＯを維持する。
【０１３４】
以上は、図６、図１に示すノイズキャンセル回路１４０の回路動作について図９Ａを用いて説明したものである。図９Ａは第１入力信号ＩＮ１と第２入力信号ＩＮ２にコモンモードノイズ、すなわち、同じ時刻にノイズが印加される場合を述べたものである。
【０１３５】
図６において、コモンモードノイズが印加された場合、ノイズキャンセル回路１４０を正常に動作させるには、否定論理和回路ＮＯＲ１の第１入力端ｎ１に印加されるノイズＮｉｎ１２と、第２入力端ｎ２に印加されるノイズＮｉｎ２４との間に所定のパルス幅の大小関係と位相差を持たせることが要求される。
【０１３６】
なぜならば、否定論理和回路ＮＯＲ１でマスキングの対象となるものはノイズＮｉｎ１２であって、マスキング動作を行うノイズはノイズＮｉｎ２４であるからであり、否定論理和回路ＮＯＲ１が所定の論理値を出力するためには、ノイズＮｉｎ２４とノイズＮｉｎ１２との間には所定のパルス幅の大小関係と位相差が要求されるからである。
【０１３７】
上記の説明を踏まえて再度図９Ａ（ｃ）、（ｊ）の各ノイズに注目する。図９Ａ（ｊ）に示すノイズＮｉｎ２４は、時刻ｔ２１〜ｔ２５の期間に存在するとき、ノイズＮｉｎ１２は、その期間内に収まるように時刻ｔ２２〜ｔ２４に存在させるようにしている。したがって、ノイズＮｉｎ２４のパルス幅Ｗ２４はノイズＮｉｎ１２のパルス幅Ｗ１２よりも大きく（広く）なるように設定する。また、所望するノイズマスキング動作を行うために、ノイズＮｉｎ２４とノイズＮｉｎ１２が共にローレベルＬＯの期間が存在しないようにそれらのノイズのタイミングが設定されているのである。
【０１３８】
同様なことは、否定論理和回路ＮＯＲ２についても言える。すなわち、否定論理和回路ＮＯＲ２の第１入力端ｎ１に印加されるノイズＮｉｎ２２と、第２入力端ｎ２に印加されるノイズＮｉｎ１４との間に所定のパルス幅の大小関係と位相差を持たせることが要求される。
【０１３９】
上記の説明を踏まえて再度図９Ａ（ｅ）、（ｈ）の各ノイズに注目する。図９Ａ（ｅ）に示すノイズＮｉｎ１４は、時刻ｔ２１〜ｔ２５の期間に存在するとき、ノイズＮｉｎ２２は、その期間内に収まるように時刻ｔ２２〜ｔ２４に存在させている。したがって、ノイズＮｉｎ１４のパルス幅Ｗ１４は、図９Ａ（ｈ）に示すノイズＮｉｎ２２のパルス幅Ｗ２２よりも大きく（広く）なるように設定する。また、所望するノイズマスキング動作を行うために、ノイズＮｉｎ１４とノイズＮｉｎ２２が共にローレベルＬＯの期間が存在しないようにそれらのノイズのタイミングが設定されているのである。
【０１４０】
図９ＢはノイズＮｉｎ１およびノイズＮｉｎ２の印加状態に位相のずれが生じた場合を模式的に表す。先に延べた図９ＡはノイズＮｉｎ１およびノイズＮｉｎ２の両者が同相ノイズすなわちコモンモードノイズである場合を想定した。これに対して図９Ｂは、パルス幅ｗで示されるノイズＮｉｎ１とＮｉｎ２との間に１ｗの位相差が生じた場合を模式的に示している。すなわち、ノイズＮｉｎ２がノイズＮｉｎ１よりもこれらのパルス幅ｗと同じ大きさだけ進んだ場合を模式的に示す。
【０１４１】
図９Ｂ（ａ）〜（ｋ）、図６、および図１に基づき本発明にかかるノイズキャンセル回路１４０がどのような挙動を示すかについて説明する。
【０１４２】
図９Ｂ（ａ）に示すノイズＮｉｎ１は、第１入力信号ＩＮ１と同じノードに表れる。すなわち、ノイズＮｉｎ１はバッファＢＦ１から取り出され、インバータＩＮＶ３１に印加される。ノイズＮｉｎ１の信号有効部はパルス幅ｗで示され、時刻ｔ３２〜ｔ３３の期間に印加されている状態を示す。
【０１４３】
図９Ｂ（ｂ）に示すノイズＮｉｎ１１は、遅延信号ＩＮ１１と同じノードであって、ローレベルの期間に表れる。すなわち、バッファＢＦ４から取り出される。ノイズＮｉｎ１１が生じる期間は時刻ｔ３２〜ｔ３５となり、そのパルス幅はノイズＮｉｎ１のたとえば３倍の大きさである３ｗとして示している。バッファＢＦ３，ＢＦ４によってパルス幅が所定の大きさに設定され広げられる。
【０１４４】
図９Ｂ（ｃ）に示すノイズＮｉｎ１２は、遅延信号ＩＮ１２と同じノードに表れる。すなわち、インバータ３３から出力される。ノイズＮｉｎ１２が生じる期間は時刻ｔ３３〜ｔ３５となり、そのパルス幅の大きさは２ｗで示されるようにノイズＮｉｎ１１のパルス幅である３ｗよりは小さく設定されている。こうしたパルス幅の設定はインバータＩＮＶ３２，３３、およびバッファＢＦ５によって行われる。
【０１４５】
図９Ｂ（ｄ）に示すノイズＮｉｎ１３は、演算信号ＩＮ１３と同じノードに表れる。すなわち、否定論理和回路ＮＯＲ１から出力される。ノイズＮｉｎ１３は、ノイズＮｉｎ１２とノイズＮｉｎ２４の両方がハイレベルのときにローレベル、両方がローレベルのときにハイレベル、いずれか一方がハイレベルまたはローレベルのときにローレベルとなる。時刻ｔ３１〜ｔ３３の期間、両者はハイレベルＨＩを維持し、時刻ｔ３３以降はどちらかがハイレベルＨＩまたはローレベルＬＯを維持しているため時刻ｔ３３以降はローレベルＬＯとなり、結果的には、時間の経過すなわち時刻に関わらずローレベルＬＯを維持する。
【０１４６】
図９Ｂ（ｅ）に示すノイズＮｉｎ１４は、第１マスキング信号ＩＮ１４と同じノードに表れる。すなわち、インバータＩＮＶ３５から取り出される。ノイズＮｉｎ１４は、ノイズＮｉｎ１を元にして生じ、特にバッファＢＦ３，ＢＦ４，ＢＦ６によってパルス幅が広げられ、時刻ｔ３２〜ｔ３６までの期間生じ、そのパルス幅の大きさは４ｗで示され、図９Ｂに示す中で最も幅広い信号である。
【０１４７】
図９Ｂ（ｆ）に示すノイズＮｉｎ２は、第２入力信号ＩＮ２と同じノードに表れる。すなわち、インバータＩＮＶ４１に印加される。ノイズＮｉｎ２は、時刻ｔ１〜ｔ２の間に生じるものとしている。すなわち、ノイズＮｉｎ２はノイズＮｉｎ１とは同じパルス幅ｗを有し、パルス幅ｗと同じ位相差１ｗだけノイズＮｉｎ１よりも進んでいる状態を模式的に示している。
【０１４８】
図９Ｂ（ｇ）に示すノイズＮｉｎ２１は、遅延信号ＩＮ２１と同じノードに表れる。すなわち、バッファＢＦ８から出力される。ノイズＮｉｎ２１は、ノイズＮｉｎ２によって生成されるもバッファＢＦ７，ＢＦ８によってノイズＮｉｎ２のパルス幅よりも大きくなるように広げられ、その信号有効部のパルス幅の大きさは３ｗで示すように、ノイズ時刻ｔ３１〜ｔ３４までの期間に存在するとしている。
【０１４９】
図９Ｂ（ｈ）に示すノイズＮｉｎ２２は、遅延信号ＩＮ２２と同じノードに表れる。すなわち、インバータ４３から出力される。ノイズＮｉｎ２２が生じる期間は時刻ｔ３２〜ｔ３４でありそのパルス幅の大きさは２ｗで示され、ノイズＮｉｎ２１のパルス幅である３ｗよりは狭い。こうしたパルス幅はインバータＩＮＶ４２，４３、およびバッファＢＦ９によって決定される。
【０１５０】
図９Ｂ（ｉ）に示すノイズＮｉｎ２３は、演算信号ＩＮ２３と同じノードに表れる。ノイズＮｉｎ２３は、ノイズＮｉｎ２２とノイズＮｉｎ１４とが否定論理和回路ＮＯＲ２で否定論理和演算された結果である。したがって、ノイズＮｉｎ２３は、ノイズＮｉｎ２２とノイズＮｉｎ１４の両方がハイレベルＨＩのときにローレベルＬＯ、両方がローレベルＬＯのときにハイレベルＨＩ、いずれか一方がハイレベルＨＩまたはローレベルＬＯのときにはローレベルＬＯとなるので、時刻に関わらずローレベルを維持する。
【０１５１】
図９Ｂ（ｊ）に示すノイズＮｉｎ２４は、第２マスキング信号ＩＮ２４と同じノードに表れる。すなわち、インバータＩＮＶ４５から出力される。ノイズＮｉｎ２４は、ノイズＮｉｎ２のパルス幅がおもにバッファＢＦ７，ＢＦ８，ＢＦ１０で広げられ、時刻ｔ３１〜ｔ３５までの期間ハイレベルＨＩが生じ、そのパルス幅の大きさは４ｗとして示される。位相は異なるが、図９Ｂ（ｅ）に示すノイズＮｉｎ１４と同じパルス幅となる。
【０１５２】
図９Ｂ（ｋ）に示すノイズＮｓｏｕｔは、出力信号Ｓｏｕｔと同じノードに表れる。すなわち、出力端子１５０に取り出される。出力端子１５０から出力されるノイズＮｓｏｕｔは、フリップフロップＦＦのセット端子Ｓおよびリセット端子Ｒに印加されて出力されるが、これらの各入力端にはハイレベルＨＩが印加されたままであるので、フリップフロップＦＦは動作しないためにノイズＮｓｏｕｔはローレベルＬＯを維持したままとなる。すなわち、ノイズＮｉｎ１，Ｎｉｎ２はノイズマスキングされ出力端子１５０に生じないことになり、ノイズキャンセル回路１４０の動作が正常に動作する。
【０１５３】
このように、ノイズＮｉｎ１とノイズＮｉｎ２の印加状態に位相のずれが生じた場合でも、そのずれが所定以内（たとえば位相差１ｗ）であれば、正常にノイズをマスキングすることができる。また、ずれ１ｗを動作遅延と耐ノイズ特性の観点から最適化する場合には、回路構成そのものを変更せずに、バッファやインバータの組み合わせの変更のみによって比較的容易に実施することができる。
【０１５４】
（第３の実施形態）
図１０は本発明の第３の実施形態にかかる信号伝達回路装置の具体的な回路構成を示す図である。図１に示す信号伝達回路装置１００の電子制御装置１１０および入力側回路１２０を除いた他の回路部すなわちトランス回路１３０およびノイズキャンセル回路１４０を示す。
【０１５５】
図１０において、第１トランスＴ１の１次巻線Ｔ１１および２次巻線Ｔ１２は互いに直流的に絶縁され、たとえばＩＣチップ上またはＩＣチップ内に形成される。１次巻線Ｔ１１側には図１に示すように、たとえば、電子制御装置１１０で生成した伝達信号Ｓｉｎが入力される。２次巻線Ｔ１２側には１次巻線Ｔ１１側に入力された信号とほぼ等価な信号が取り出される。
【０１５６】
第１トランスＴ１の２次巻線Ｔ１２側に取り出される信号は、バッファＢＦ１に入力される。バッファＢＦ１はその前段部と後段部を結合する役目を有する。すなわち、トランス回路１３０とノイズキャンセル回路１４０とを直接電気的に接続したときに生じる不具合を緩衝させるために、たとえばインピーダンス整合を行う。また、バッファＢＦ１には２次巻線Ｔ１２側に取り出された信号を波形整形する役目をもたせることができる。バッファＢＦ１をたとえばコンパレータで構成し、コンパレータの一方の入力端に所定の参照電位Ｅ１を与えておけば、参照電位Ｅ１を参照として波形整形を行うことができる。なお、バッファＢＦ１には増幅手段または減衰手段をもたせるようにしてもよい。
【０１５７】
バッファＢＦ１からは第１入力信号ＩＮ１が取り出される。第１入力信号ＩＮ１は、伝達信号Ｓｉｎの立上りエッジを検出した生成信号Ｓａ１とほぼ等価である。
【０１５８】
第１入力信号ＩＮ１は、２つの信号経路に分かれて信号処理される。１つの信号経路は第１論理演算回路部１４５ａの第１入力端に入力され、論理積演算される１つの対象となる。もう１つの信号経路ではトランジスタＮ１１，Ｐ１１の共通ゲートに入力された後、信号の遅延処理が行われる。トランジスタＮ１１はＮチャネル型ＭＯＳトランジスタであり、トランジスタＰ１１はＰチャネル型ＭＯＳトランジスタからなる。なお、以降の説明において、参照符号の冒頭に「Ｎ」および「Ｐ」が付与されたものは、それぞれ「Ｎチャネル型ＭＯＳトランジスタ」および「Ｐチャネル型ＭＯＳトランジスタ」を指す。
【０１５９】
トランジスタＰ１１，Ｎ１１の各ドレイン間には抵抗Ｒ１１が接続される。トランジスタＰ１１，Ｎ１１のゲートが共通接続されている。両者トランジスタのドレイン同士が共通結合された回路構成はよく知られたＣＭＯＳインバータを成す。すなわち、ＣＭＯＳインバータは、共通ゲートに入力された信号の極性を反転した信号を両者トランジスタのドレイン側に出力する。両者トランジスタのドレイン間の抵抗の有無に関わらず、トランジスタＰ１１とＮ１１からなる回路構成はＣＭＯＳインバータの回路機能を有する。
【０１６０】
トランジスタＰ１１，Ｎ１１のドレイン間に抵抗Ｒ１１を接続する回路構成は、ＣＭＯＳインバータの入力側、すなわち両トランジスタの共通ゲート側に入力された入力信号を積極的に遅延させる目的を有する、いわゆる遅延型インバータの回路機能を有する。抵抗Ｒ１１をトランジスタＰ１１，Ｎ１１のドレインとの間に接続するとき、出力信号を、トランジスタＰ１１のドレインから取り出す形式と、トランジスタＮ１１のドレインから取り出す形式の２通りが考えられる。トランジスタＮ１１のドレインから出力信号を取り出す形式は、抵抗Ｒ１１はトランジスタＰ１１側に介在されることになり、トランジスタＰ１１がオンするとき、すなわち共通ゲート側に入力される第１入力信号ＩＮ１がハイレベルからローレベルに遷移するとき、言い換えれば、第１入力信号ＩＮ１の立上りエッジ側を遅延させる目的で採用される。
【０１６１】
したがって上記の回路構成下では、トランジスタＮ１１のドレインと抵抗Ｒ１１との共通接続点には第１入力信号ＩＮ１の立上りエッジ側が遅延された信号が出力される。
【０１６２】
トランジスタＮ１１のドレインから出力された信号はインバータＩＮＶ１１に入力される。インバータＩＮＶ１１は、トランジスタＰ１１，Ｎ１１、および抵抗Ｒ１１で構成されたインバータと同様に信号の極性を反転させる。
【０１６３】
インバータＩＮＶ１１から出力された信号は、２つの信号経路に分かれる。１つの信号経路はトランジスタＰ１２，Ｎ１２、および抵抗Ｒ１２で構成された遅延型インバータ側であり、もう１つは、インバータＩＮＶ１３側の信号経路である。
【０１６４】
トランジスタＰ１２，Ｎ１２、および抵抗Ｒ１２で構成される、いわゆる遅延型のＣＭＯＳインバータの出力は、Ｐチャネル型であるトランジスタＰ１２のドレインから取り出している。こうした構成は、先に述べたトランジスタＰ１１，Ｎ１１からなる回路構成とは異なる。すなわち、両トランジスタの共通ゲートに入力される信号の立下りエッジ側を遅延させるために用意されている。トランジスタＰ１２，Ｎ１２の共通ゲートと、トランジスタＰ１１，Ｎ１１の共通ゲートに入力される信号極性は同じとなるので、トランジスタＰ１２のドレイン、すなわち、インバータＩＮＶ１２の入力側には、第１入力信号ＩＮ１の立上りエッジ側と立下りエッジ側の両側が遅延された信号が取り出される。
【０１６５】
インバータＩＮＶ１２の基本的な回路動作は、信号の極性を反転させるために用意される。さらに詳しく言えば、第１論理演算回路部１４５ａで所定の論理積演算を行うために信号の極性を揃えるために用意される。インバータＩＮＶ１２から出力された遅延信号ＩＮ１Ｄは、第１論理積演算回路部１４５ａの第２入力端に入力される。
【０１６６】
第１論理演算回路部１４５ａの第１入力端、第２入力端、および第３入力端にはそれぞれ第１入力信号ＩＮ１、遅延信号ＩＮ１Ｄ、および、第２マスキング信号ＩＮ２Ｍがそれぞれ入力される。第１論理演算回路部１４５ａでは、これら３つの各種信号の論理積演算を行い、その論理演算結果を信フリップフロップＦＦをセットさせるセット信号Ｐｓとして取り出す。
【０１６７】
一方、インバータＩＮＶ１１からインバータＩＮＶ１３側に分かれた信号は、第１マスキング信号ＩＮ１Ｍとして第２論理演算回路部１４５ｂの第３入力端に入力される。第１マスキング信号ＩＮ１Ｍは、第２トランスＴ２側、すなわち第２入力信号ＩＮ２に重畳したノイズをキャンセルために用意される。
【０１６８】
以上の説明は、第１トランスＴ１側から取り出される第１入力信号ＩＮ１の信号処理手順に関するものであったが、同様に第２入力信号ＩＮ２の信号処理手順についても説明を行う。
【０１６９】
図１０を再度参照する。第２トランスＴ２の２次巻線Ｔ１２側に取り出される第２入力信号ＩＮ２は、バッファＢＦ２に入力される。バッファＢＦ２はその前段部と後段部を結合する役目を有する。すなわち、トランス回路１３０とノイズキャンセル回路１４０とを直接、電気的に接続したときに生じうる不具合を排除するために、たとえば、両者間でのインピーダンス整合を行う。また、バッファＢＦ２には２次巻線Ｔ２２側に取り出された信号を波形整形する役目も有する。バッファＢＦ２をたとえばコンパレータで構成し、コンパレータの一方の入力端に所定の参照電位Ｅ２を与えておけば、参照電位Ｅ２を参照とした波形整形を行うことができる。なお、バッファＢＦ２には増幅手段または減衰手段をもたせるようにしてもよい。
【０１７０】
バッファＢＦ２からは第２入力信号ＩＮ２が取り出される。第２入力信号ＩＮ２は、伝達信号Ｓｉｎの立下りエッジを検出した第２変換信号Ｓａ２とほぼ等価である。
【０１７１】
第２入力信号ＩＮ２は、２つの信号経路に分かれて信号処理される。１つの信号経路は第２論理演算回路部１４５ｂの第１入力端に入力され、論理積演算される１つの対象となる。もう１つの信号経路はトランジスタＮ２１，Ｐ２１の共通ゲートに入力された後、信号の遅延処理が行われる。トランジスタＮ２１はＮチャネル型ＭＯＳトランジスタであり、トランジスタＰ２１はＰチャネル型ＭＯＳトランジスタからなる。
【０１７２】
トランジスタＰ２１，Ｎ２１の各ドレイン間には抵抗Ｒ２１が接続される。トランジスタＰ２１，Ｎ２１のゲートが共通接続され、両者トランジスタのドレイン同士が共通結合された回路構成はよく知られたＣＭＯＳインバータの回路機能を成す。すなわち、共通ゲートに入力された信号の極性を反転した信号を両者トランジスタのドレイン側に出力する。両者トランジスタのドレイン間の抵抗の有無に関わらず、トランジスタＰ２１，Ｎ２１からなる回路構成はＣＭＯＳインバータの回路機能を有する。
【０１７３】
トランジスタＰ２１，Ｎ２１の各ドレイン間に抵抗Ｒ２１を接続する回路構成は、ＣＭＯＳインバータの入力側、すなわち両トランジスタの共通ゲート側に入力された入力信号を遅延させる目的を有する、いわゆる遅延型インバータの回路機能を成す。抵抗Ｒ２１をトランジスタＰ２１，Ｎ２１の各ドレイン間に接続するとき、出力信号を、トランジスタＰ２１のドレインから取り出す形式と、トランジスタＮ２１のドレインから取り出す形式の２通りが考えられる。トランジスタＮ２１のドレインから出力信号を取り出す形式は、抵抗Ｒ２１は実質的にはトランジスタＰ２１側に介在されることになり、トランジスタＰ２１がオンするとき、すなわち共通ゲート側に入力される信号ＩＮ２がハイレベルからローレベルに遷移するとき、言い換えれば、第２入力信号ＩＮ２の立上りエッジ側を遅延させる目的で採用されている。
【０１７４】
したがって、トランジスタＮ２１のドレインと抵抗Ｒ２１との共通接続点には第２入力信号ＩＮ２の立上りエッジ側が遅延した信号が出力される。
【０１７５】
トランジスタＮ２１のドレインから出力される信号はインバータＩＮＶ２１に入力される。インバータＩＮＶ２１は、トランジスタＰ２１，Ｎ２１、および抵抗Ｒ２１で構成されるインバータと同様に信号の極性を反転させる。
【０１７６】
インバータＩＮＶ２１から出力された信号は、２つの信号経路に分かれる。１つの信号経路はトランジスタＰ２２，Ｎ２２，および抵抗Ｒ２２で構成したＣＭＯＳ型の遅延インバータであり、もう１つは、インバータＩＮＶ２３側の信号経路である。
【０１７７】
トランジスタＰ２２，Ｎ２２、および抵抗Ｒ２２で構成された、いわゆる遅延型のＣＭＯＳインバータの出力は、Ｐチャネル型であるトランジスタＰ２２のドレインから取り出している。こうした構成は、トランジスタＰ２１，Ｎ２１からなる回路構成とは異なる。すなわち、両トランジスタの共通ゲートに入力される信号の立下りエッジ側を遅延させるために用意されている。トランジスタＰ２２，Ｎ２２の共通ゲートと、トランジスタＰ２１，Ｎ２１の共通ゲートに入力される信号極性は同じとなるので、トランジスタＰ２２のドレイン、すなわち、インバータＩＮＶ２２の入力側には、第２入力信号ＩＮ２の立上りエッジ側と立下りエッジ側の両側が遅延された信号が取り出される。
【０１７８】
インバータＩＮＶ２２の基本的な回路動作は、信号の極性を反転させるためである。さらに詳しく言えば、第２論理演算回路部１４５ｂで所定の論理積演算を行うために信号の極性を揃えるために用意される。インバータＩＮＶ２２から出力された遅延信号ＩＮ２Ｄは、論理積演算回路１４５ｂの第２入力端に入力される。
【０１７９】
第２論理演算回路部１４５ｂの第１入力端、第２入力端、および、第３入力端には第２入力信号ＩＮ２、遅延信号ＩＮ２Ｄ、および、第２マスキング信号ＩＮ２Ｍがそれぞれ入力される。第１論理演算回路部１４５ａでは、これら３つの各種信号の論理積演算を行い、その論理演算結果をフリップフロップＦＦをリセットさせるためのリセット信号Ｐｒとして取り出す。
【０１８０】
インバータＩＮＶ２１からインバータＩＮＶ２３側に分かれた信号は、第２マスキング信号ＩＮ２Ｍとして第１論理演算回路部１４５ａの第３入力端に入力される。第２マスキング信号ＩＮ２Ｍは、第１トランスＴ１側、すなわち第１入力信号ＩＮ１に重畳したノイズをキャンセルするために用意される。
【０１８１】
トランジスタＰ１１，Ｎ１１、および抵抗Ｒ１１からなるＣＭＯＳ型の遅延インバータおよびトランジスタＰ２１，Ｎ２１、および抵抗Ｒ２１からなるＣＭＯＳ型の遅延インバータはいずれも、第１入力信号ＩＮ１、第２入力信号ＩＮ２の立下りエッジ、すなわち、第１入力信号ＩＮ１、第２入力信号ＩＮ２がハイレベルからローレベルに遷移するエッジ側を遅延させることは前に説明した通りである。さらに、トランジスタＰ１２，Ｎ１２，および抵抗Ｒ１２からなるＣＭＯＳ型の遅延インバータおよびトランジスタＰ２２，Ｎ２２，および抵抗Ｒ２２からなるＣＭＯＳ型の遅延インバータはいずれも、第１入力信号ＩＮ１、第２入力信号ＩＮ２の立上りエッジ、すなわち、第１入力信号ＩＮ１、第２入力信号ＩＮ２がローレベルからハイレベルに遷移するエッジ側を遅延させることも前に説明したとおりである。
【０１８２】
ここで、遅延信号ＩＮ１Ｄの生成過程に着目してみる。すなわち、バッファＢＦ１から取り出された第１入力信号ＩＮ１は、トランジスタＰ１１，Ｎ１１，および抵抗Ｒ１１で構成されたＣＭＯＳインバータで信号極性が反転されると共に、第１入力信号ＩＮ１の立下りエッジ側すなわち、第１入力信号ＩＮ１のハイレベルの後部側が遅延される。この遅延された信号はインバータＩＮＶ１１で極性が反転され、反転された信号は、トランジスタＰ１２，Ｎ１２、および抵抗Ｒ１２で構成されたＣＭＯＳインバータに入力される。トランジスタＰ１２のドレインすなわちインバータＩＮＶ１２の入力側には第１入力信号ＩＮ１の立上りエッジ側すなわち第１入力信号ＩＮ１のハイレベルの前部側が遅延される。したがって、インバータＩＮＶ１２には、第１入力信号ＩＮ１の立上りエッジ側および立下りエッジの両方のエッジ側が遅延されて出力される。
【０１８３】
上記の状態は、バッファＢＦ２から取り出された第２入力信号ＩＮ２とインバータＩＮＶ２２から取り出された遅延信号ＩＮ２Ｄとの関係についても同様である。なぜならば、第１入力信号ＩＮ１と遅延信号ＩＮ１Ｄとの間に介在される回路部と、第２入力信号ＩＮ２と遅延信号ＩＮ２Ｄとの間に介在される回路部はほぼ同じであるからである。
【０１８４】
こうした状態は再度図３を参照することによってさらに明らかになる。ここで、図３に示す第１入力信号ＩＮ１、第２入力信号ＩＮ２および遅延信号ＩＮ１Ｄ，ＩＮ２Ｄに着目する。遅延信号ＩＮ１Ｄ，ＩＮ２Ｄの立上りエッジＴｒ２は、第１入力信号ＩＮ１、第２入力信号ＩＮ２の立上りエッジＴｒ１よりもが時間△ｔ１だけ遅れている。こうした信号の遅延は、図１０に示すトランジスタＰ１２，Ｎ１２，および抵抗Ｒ１２で構成されたＣＭＯＳインバータによっておもにもたらされる。一方、図３に示す遅延信号ＩＮ１Ｄ，ＩＮ２Ｄの立下りエッジＴｒ２は、第１入力信号ＩＮ１、第２入力信号ＩＮ２の立下りエッジＴｆ１よりも時間△ｔ２だけ遅れている。こうした信号の遅延は、図１０に示すトランジスタＰ１１，Ｎ１１，および、抵抗Ｒ１１で構成されたＣＭＯＳインバータによっておもにもたらされている。
【０１８５】
再度図１０に戻る。第１論理演算回路部１４５ａからはセット信号Ｐｓが、第２論理演算回路部１４５ｂからはリセット信号Ｐｒがそれぞれ取り出される。セット信号ＰｓはフリップフロップＦＦをセットし、リセット信号ＰｒはフリップフロップＦＦをリセットさせる。
【０１８６】
フリップＦＦは、前にも述べたが、第１入力信号ＩＮ１、第２入力信号ＩＮ２を元の状態すなわち図１に示す電子制御装置１１０で生成された伝達信号Ｓｉｎに復元するために用意されている。すなわち、伝達信号Ｓｉｎは、信号伝達回路装置１００全体の消費電力を低減させるために、入力側回路１２０でその信号の立上りエッジおよび立下りエッジの近傍の信号を抜き出すための信号処理が施され、その信号処理はフリップフロップＦＦの前段まで施されるが、最終的には元の伝達信号に復元しなければならない。このためにフリップフロップＦＦが用いられている。
【０１８７】
フリップフロップＦＦから出力された伝達信号Ｓｉｎの出力信号Ｓｏｕｔは、出力端子１５０から出力される。出力端子１５０から出力された出力信号Ｓｏｕｔは、たとえば電子制御装置１１０を制御する帰還信号として用いることができる。
【０１８８】
図１１は、図１、図１０に示す信号伝達回路装置の要部における各種信号のタイミングチャートを示す。図１１の左部分には正規信号を、ぞの右部分には正規信号とは異なる不所望なノイズＮを模式的に示す。
【０１８９】
図１１（ａ）は、電子制御装置１１０で生成された伝達信号Ｓｉｎを示す。伝達信号Ｓｉｎは時刻ｔ１から時刻ｔ５までの期間ハイレベルを維持するものとして示している。すなわち、立上りエッジＴｒ０から立下りエッジＴｆ０までの期間がハイレベルであるとして示す。
【０１９０】
図１１（ｂ）は、バッファＢＦ１から取り出される第１入力信号ＩＮ１を示す。第１入力信号ＩＮ１は、伝達信号Ｓｉｎの立上りエッジＴｒ０を検出して第１パルス変換回路１２１で生成される。第１パルス変換回路１２１で生成された信号は、第１トランスＴ１、バッファＢＦ１を介して取り出される。第１入力信号ＩＮ１は、時刻ｔ１〜ｔ３の期間においては、立上りエッジＴｒ１、立下りエッジＴｆ１、パルス幅Ｗ１として示されている。時刻ｔ９〜ｔ１１の期間では本来の正規信号に不所望なノイズＮ１が重畳している状態を模式的に示している。
【０１９１】
図１１（ｃ）は、バッファＢＦ２から取り出される第２入力信号ＩＮ２を示す。第２入力信号ＩＮ２は、伝達信号Ｓｉｎの立下りエッジＴｆ０を検出して第２パルス変換回路１２３で生成される。第２パルス変換回路１２３で生成された信号は途中、第２トランスＴ２、バッファＢＦ２を介して取り出される。第２入力信号ＩＮ２は、時刻ｔ５〜ｔ７の期間においては、立上りエッジＴｒ２、立下りエッジＴｆ２、パルス幅Ｗ１で示された正規信号が表れる。時刻ｔ１０〜ｔ１３の期間では本来の正規信号とは異なる不所望なノイズＮ２が重畳している状態を模式的に示す。なお、ノイズＮ１,Ｎ２が信号伝達回路装置１００の外部から印加される場合には、ノイズＮ１とノイズＮ２とは同じタイミングで生じることが多いが、本発明にかかるノイズキャンセル回路１４０の効能を説明するために、あえて時間差を設けている。こうした時間差を設けた一例は既に説明済みの図９Ｂの状態に類似する。
【０１９２】
図１１（ｄ）は、インバータＩＮＶ１３から取り出される第１マスキング信号ＩＮ１Ｍを示す。第１マスキング信号ＩＮ１Ｍは、第１入力信号ＩＮ１の立上りエッジＴｒ１同じタイミングすなわち時刻ｔ１で生じる。信号ＩＮの立下りエッジＴｆ１側が遅延された信号を示す。第１マスキング信号ＩＮ１Ｍは、時刻ｔ１でハイレベルからローレベルに遷移し、ローレベルは時刻ｔ４まで継続し、そのパルス幅Ｗ４は第１入力信号ＩＮ１、第２入力信号ＩＮ２のパルス幅Ｗ１よりも大きくなるように設定されている。時刻ｔ９以降は正規な信号とは異なるノイズＮ３を模式的に示している。ノイズＮ３はノイズＮ１に追随し、かつノイズＮ１のパルス幅よりも大きくなる。
【０１９３】
図１１（ｅ）は、インバータＩＮＶ１２に取り出される遅延信号ＩＮ１Ｄを示す。遅延信号ＩＮ１Ｄは、第１入力信号ＩＮ１から生成されるが、トランジスタＰ１１,Ｎ１１、および抵抗Ｒ１１で構成された遅延型のＣＭＯＳインバータでは、第１入力信号ＩＮ１の立下りエッジＴｆ１側が遅延され、トランジスタＰ１２,Ｎ１２,および抵抗Ｒ１２で構成された遅延型のＣＭＯＳインバータでは第１入力信号ＩＮ１の立上りエッジＴｒ１側が遅延されるために、図１１（ｅ）に示すように立上りエッジＴｒ２および立下りエッジＴｆ２のいずれもが第１入力信号ＩＮ１のそれらよりも遅れる。なお、時刻ｔ９以降はノイズＮ４を示すが、正規信号とノイズは同じ回路部で信号処理されるので両者の遅れは同じとなる。したがって、ノイズＮ４が立上る時刻ｔ１１は、第２入力信号ＩＮ２が立上る時刻ｔ１０よりも遅れることになる。
【０１９４】
図１１（ｆ）は、インバータＩＮＶ２３に取り出される第２マスキング信号ＩＮ２Ｍを示す。第２マスキング信号ＩＮ２Ｍの極性は、第２入力信号とは逆相ではあるが、第２入力信号ＩＮ２の立上りエッジＴｒ１とほぼ同じタイミングで生じる。第２マスキング信号ＩＮ２Ｍは、時刻ｔ５でハイレベルからローレベルに遷移し、ローレベルは時刻ｔ８まで継続し、そのパルス幅Ｗ４は第２入力信号ＩＮ２,ＩＮ１のパルス幅Ｗ１よりも大きくなるように、すなわち、Ｗ４＞Ｗ１の関係になるように設定されている。時刻ｔ９以降は正規な信号とは異なるノイズＮ５を模式的に示す。ノイズＮ５はノイズＮ２に追随し、かつノイズＮ２のパルス幅よりも大きくなる。
【０１９５】
図１１（ｇ）は、インバータＩＮＶ２２から取り出される遅延信号ＩＮ２Ｄを示す。遅延信号ＩＮ２Ｄは、第２入力信号ＩＮ２から生成されるが、トランジスタＰ２１,Ｎ２１、および抵抗Ｒ２１で構成される遅延型のＣＭＯＳインバータでは、第２入力信号ＩＮ２の立下りエッジＴｆ１側が遅延され、トランジスタＰ２２,Ｎ２２、および抵抗Ｒ２２で構成された遅延型のＣＭＯＳインバータでは第２入力信号ＩＮ２の立上りエッジＴｒ１側が遅延される。このために、図１１（ｇ）に示すように立上りエッジＴｒ２および立下りエッジＴｆ２のいずれもが第２入力信号ＩＮ２のそれらよりも遅れる。なお、時刻ｔ１１以降はノイズＮ６を示すが、ノイズＮ６は正規信号に追随してほぼ同様の遅れを示すことになる。
【０１９６】
図１１（ｈ）は、フリップフロップＦＦの出力Ｑ即ち出力端子１５０から出力される出力信号Ｓｏｕｔを示す。フリップフロップＦＦの出力Ｑは、第１論理演算回路部１４５ａから出力されたセット信号Ｐｓでセットされ、第２論理演算回路部１４５ｂから出力されたリセット信号Ｐｒでリセットされる。
【０１９７】
セット信号Ｐｓは、図１１に図示しないが、第１入力信号ＩＮ１、遅延信号ＩＮ１Ｄ、および第２マスキング信号ＩＮ２Ｍが共にハイレベルあるときに出力される。したがって、時刻ｔ２〜ｔ３の間にセット信号Ｐｓが出力されるので、フリップフロップＦＦは時刻ｔ２で、ローレベルからハイレベルにセットされる。
【０１９８】
リセット信号Ｐｒは、図１１に図示しないが、第２入力信号ＩＮ２、遅延信号ＩＮ２Ｄ、および第１マスキング信号ＩＮ１Ｍが共にハイレベルあるときに出力される。したがって、時刻ｔ６〜ｔ７の間にリセット信号Ｐｒが出力され、フリップフロップＦＦは時刻ｔ６で、ハイレベルからローレベルにリセットされる。
【０１９９】
図１１の右側の部分はノイズＮが各種信号に重畳された状態を模式的に示す。フリップフロップＦＦは、正規信号とノイズＮ１〜Ｎ６とを判別する回路機能は有していないので、原則的には正規信号のときと同様の論理演算処理を行う。
【０２００】
すなわち、第１論理演算回路部１４５ａの出力すなわちフリップフロップＦＦのセット端子Ｓには第１入力信号ＩＮ１、遅延信号ＩＮ１Ｄ、および第２マスキング信号ＩＮ２Ｍそれぞれに重畳された、ノイズＮ１,Ｎ４,およびＮ５が論理積演算されて出力される。ここで、第１入力信号ＩＮ１、遅延信号ＩＮ１Ｄに着目すると、両者の信号がハイレベルとなるのは、時刻ｔ１１〜ｔ１２の期間だけである。しかし、このときに第２マスキング信号ＩＮ２Ｍはローレベルであるので、ノイズＮ１,Ｎ４は第１論理演算回路部１４５ａに出力されないことが分かる。すなわち、第１入力信号ＩＮ１および遅延信号ＩＮＩＤに重畳されたノイズは第２マスキング信号ＩＮ２Ｍによってマスキングされ、出力信号Ｓｏｕｔに重畳されるという不具合を排除する。
【０２０１】
同様にここで、リセット信号Ｐｒを生成するために用意された第２論理演算回路部１４５ｂに着目する。第２論理演算回路部１４５ｂの出力すなわちフリップフロップＦＦのリセット端子Ｒには第２入力信号ＩＮ２、遅延信号ＩＮ２Ｄ、および第１マスキング信号ＩＮ１Ｍそれぞれに重畳された、ノイズＮ２,Ｎ６,およびＮ３が論理積演算されて出力される。ここで、第２入力信号ＩＮ２、遅延信号ＩＮ２Ｄに着目すると、両者の信号がハイレベルとなるのは時刻ｔ１２〜ｔ１３の期間だけである。しかし、このときに第１マスキング信号ＩＮ１Ｍはローレベルであるから、ノイズＮ２,Ｎ６は、第２論理演算回路部１４５ｂから出力されないことが分かる。すなわち、第２入力信号ＩＮ２および遅延信号ＩＮ２Ｄに重畳されたノイズは第１マスキング信号ＩＮ１Ｍによってマスキングされ、出力信号Ｓｏｕｔに重畳されるという不具合を排除する
【０２０２】
図１２Ａは、図１１に示す正規信号とノイズＮの中からノイズＮのみを抽出して表し、かつ、第１入力信号ＩＮ１、第２入力信号ＩＮ２にそれぞれ重畳するノイズＮ１,Ｎ２が同位相で第１入力信号ＩＮ１、第２入力信号ＩＮ２に印加された状態を模式的に示す。
【０２０３】
これに対して、図１１に示すノイズＮ１,Ｎ２は、入力信号Ｎ１に重畳するノイズＮ１は時刻ｔ９〜ｔ１２の期間に生じるものとし、入力信号Ｎ２に重畳するノイズＮ２は時刻ｔ１０〜ｔ１３の期間に生じるものとした。すなわち、ノイズＮ１とノイズＮ２が生じるタイミングに位相差が生じた状態を想定したものである。
【０２０４】
図１２Ａ（ａ）は第１入力信号ＩＮ１に重畳するノイズＮ１を示す。ノイズＮ１は、時刻ｔ９で立上り、時刻ｔ１２で立下るものとして示している。すなわち、ノイズＮ１は第１入力信号ＩＮ１の中で時刻ｔ９〜ｔ１２の間に重畳されている状態を示している。なお、ノイズＮ１は、図１１に示すノイズＮ１と同等である。
【０２０５】
図１２Ａ（ｂ）は第２入力信号ＩＮ２に重畳するノイズＮ２を示す。ノイズＮ２は、ノイズＮ１と同じタイミングで生じるものとして示している。すなわち、ノイズＮ２とノイズＮ１との間に位相差が生じていないことを示す。
【０２０６】
図１２Ａ（ｃ）はインバータＩＮＶ１３に取り出される第１マスキング信号ＩＮ１Ｍに重畳するノイズＮ３を示す。第１マスキング信号ＩＮ１Ｍは、図１１（ｄ）に示すものと同等であり、時刻ｔ９でハイレベルからローレベルに遷移し、時刻ｔ１４でローレベルからハイレベルに遷移するとしている。第１マスキング信号ＩＮ１Ｍは、第１入力信号ＩＮ１の立下りエッジ側が遅延された信号である。したがって、ノイズＮ３はノイズＮ１の立下りエッジ側が遅延されたものとなる。
【０２０７】
図１２Ａ（ｄ）はインバータＩＮＶ１２から取り出される遅延信号ＩＮ１Ｄに重畳するノイズＮ４を示す。遅延信号ＩＮ１Ｄは、図１１（ｅ）に示すものと同等であり、時刻ｔ１１でローレベルからハイレベルに遷移し、時刻ｔ１４でハイレベルからローレベルに遷移する。遅延信号ＩＮ１Ｄは、第１入力信号ＩＮ１の立上りエッジ側が遅延された信号である。したがって、ノイズＮ４は、ノイズＮ１の立上りエッジ側が遅延されたものとなる。
【０２０８】
図１２Ａ（ｅ）はインバータＩＮＶ２３から取り出される第２マスキング信号ＩＮ２Ｍに重畳するノイズＮ５を示す。第２マスキング信号ＩＮ２Ｍは、図１１（ｆ）に示すものと同等である。すなわち、第２入力信号ＩＮ２の立上りエッジと同タイミングでレベルが遷移するために、時刻ｔ９でハイレベルからローレベルに遷移する。また、時刻ｔ１４でローレベルからハイレベルに遷移する。第２マスキング信号ＩＮ２Ｍは、第２入力信号ＩＮ２の立下りエッジ側が遅延された信号である。したがって、ノイズＮ５はノイズＮ１の立下りエッジ側が遅延されたものとなる。
【０２０９】
図１２Ａ（ｆ）はインバータＩＮＶ２２に取り出される遅延信号ＩＮ２Ｄに重畳されるノイズＮ６を示す。遅延信号ＩＮ２Ｄは、図１１（ｇ）に示すものと同等であり、時刻ｔ１１でローレベルからハイレベルに遷移し、時刻ｔ１４でハイレベルからローレベルに遷移する。遅延信号ＩＮ２Ｄは、第２入力信号ＩＮ２の立上りエッジ側が遅延された信号である。したがって、ノイズＮ６はノイズＮ２の立上りエッジ側が遅延されたものとなる。
【０２１０】
図１２Ａ（ｇ）はフリップフロップＦＦの出力Ｑ即ち出力端子１５０から出力される出力信号Ｓｏｕｔを示す。フリップフロップＦＦの出力Ｑは、第１論理演算回路部１４５ａから出力されたセット信号Ｐｓでセットされ、第２論理演算回路部１４５ｂから出力されたリセット信号Ｐｒでリセットされた信号が出力される。
【０２１１】
セット信号Ｐｓは、第１入力信号ＩＮ１,遅延信号ＩＮ１Ｄ,および第２マスキング信号ＩＮ２Ｍに重畳された各ノイズがいずれもハイレベルのときに出力される。すなわち、ノイズＮ１，Ｎ４，Ｎ５がいずれもハイレベルのときに表れる。ノイズＮ１，Ｎ４が共にハイレベルである期間は時刻ｔ１１〜ｔ１２であるが、この期間、ノイズＮ５はローレベルであるので、セット信号Ｐｓにはノイズは表れない。すなわち、ノイズＮ１，Ｎ４はノイズＮ５によってマスキングされるためにセット信号Ｐｓはハイレベルを維持したままとなる。したがって、フリップフロップＦＦはセットされないので動作しない。
【０２１２】
リセット信号Ｐｒは、第２入力信号ＩＮ２,遅延信号ＩＮ２Ｄ,および第１マスキング信号ＩＮ１Ｍに重畳された各ノイズがいずれもハイレベルのときに出力される。すなわち、ノイズＮ２，Ｎ６，Ｎ３がいずれもハイレベルのときに表れる。ノイズＮ２，Ｎ６が共にハイレベルである期間は時刻ｔ１１〜ｔ１２であるが、この期間、ノイズＮ３はローレベルであるので、リセット信号Ｐｒにはノイズは表れない。すなわち、ノイズＮ２，Ｎ６はノイズＮ３によってマスキングされるためにリセット信号Ｐｒはハイレベルを維持したままとなる。したがって、フリップフロップＦＦは動作しない。
【０２１３】
セット信号Ｐｓおよびリセット信号Ｐｒが共に出力されない場合、すなわち、共にハイレベルまたはローレベルであるとき、フリップフロップＦＦの出力すなわち出力端子１５０から出力される出力信号Ｓｏｕｔはローレベルとなるため全期間に亘ってローレベルが出力され、ノイズは出力されないことになり、ノイズキャンセル効果が奏される。
【０２１４】
図１２Ｂは、図１１に示す正規信号とノイズＮの中からノイズＮのみを抽出して表し、かつ、第１入力信号ＩＮ１、第２入力信号ＩＮ２にそれぞれ重畳するノイズＮ１,Ｎ２に位相差が生じる状態を模式的に示す。こうした状態は図１１の状態に近い。ちなみに、図１１に示すものは、ノイズＮ２は時刻ｔ１０で生じノイズＮ４は時刻ｔ１１で生じるものとし、ノイズＮ２は、ノイズＮ４よりも早く立上る状態を模式的に示したものである。なお、先に述べた図１２Ａに示すものは、第１入力信号ＩＮ１に重畳するノイズＮ１と、第２入力信号ＩＮ２に重畳するノイズＮ２は同じタイミングで生じるとしたものであった。したがって、図１２Ｂに示すものは図１２Ａに示すものよりノイズＮ１とノイズＮ２との位相差が存在するのでより高いノイズキャンセル性能が要求される。
【０２１５】
図１２Ｂ（ａ）は第１入力信号ＩＮ１に重畳するノイズＮ１を示す。ノイズＮ１は、時刻ｔ９で立上り、時刻ｔ１２で立下るものとして示している。すなわち、ノイズＮ１は第１入力信号ＩＮ１の中で時刻ｔ９〜ｔ１２の間で重畳されている。なお、ノイズＮ１は、図１１に示すノイズＮ１と同等である。
【０２１６】
図１２Ｂ（ｂ）は第２入力信号ＩＮ２に重畳するノイズＮ２を示す。ノイズＮ２は、時刻ｔ１１で立上り、時刻ｔ１４で立下がる状態を示す。したがって、ノイズＮ２はノイズＮ１よりも時刻（ｔ１１−ｔ９）だけ遅れて生じる。こうした状態は、図１１に示すノイズのＮ２の立上り時刻ｔ１０、立下り時刻ｔ１３よりも遅いタイミングで生じている状態を示す。
【０２１７】
図１２Ｂ（ｃ）はインバータＩＮＶ１３に取り出される第１マスキング信号ＩＮ１Ｍに重畳するノイズＮ３を示す。ノイズＮ３は、図１１および図１２Ａ（ｃ）に示すものと同等であり、時刻ｔ９でハイレベルからローレベルに遷移し、時刻ｔ１４でローレベルからハイレベルに遷移する。第１マスキング信号ＩＮ１Ｍは、第１入力信号ＩＮ１の立下りエッジ側が遅延された信号である。すなわち、第１入力信号ＩＮ１の立下りは時刻ｔ１２であるのに対し第１マスキング信号ＩＮ１Ｍの立下りはそれよりも遅い時刻ｔ１４となり、時刻（ｔ１４−ｔ１２）だけパルス幅が広げられたものとなる。
【０２１８】
図１２Ｂ（ｄ）はインバータＩＮＶ１２から取り出される遅延信号ＩＮ１Ｄに重畳するノイズＮ４を示す。遅延信号ＩＮ１Ｄは、図１１および図１２Ａ（ｄ）に示すものと同等であり、時刻ｔ１１でローレベルからハイレベルに遷移し、時刻ｔ１４でハイレベルからローレベルに遷移する。ノイズＮ４は、ノイズＮ１の立上りエッジ側および立下りエッジ側が遅延された信号である。
【０２１９】
図１２Ｂ（ｅ）はインバータＩＮＶ２３から取り出される第２マスキング信号ＩＮ２Ｍに重畳されるノイズＮ５を示す。ノイズＮ５は図１２Ｂ（ｂ）に示すノイズＮ２の立上りタイミングで生じるので時刻ｔ１１でハイレベルからローレベルに遷移し、時刻ｔ１６でローレベルからハイレベルに遷移する。
【０２２０】
図１２Ｂ（ｆ）はインバータＩＮＶ２２から取り出される遅延信号ＩＮ２Ｄに重畳するノイズＮ６を示す。ノイズＮ６は、時刻ｔ１３でローレベルからハイレベルに遷移し、時刻ｔ１７でハイレベルからローレベルに遷移する。ノイズＮ６は図１２（ｂ）に示すノイズＮ２の立上りエッジ側が遅延された信号である。
【０２２１】
図１２Ｂ（ｇ）はフリップフロップＦＦの出力Ｑ即ち出力端子１５０から出力される出力信号Ｓｏｕｔを示す。フリップフロップＦＦの出力Ｑは、第１論理演算回路部１４５ａから出力されたセット信号Ｐｓでセットされ、第２論理演算回路部１４５ｂから出力されたリセット信号Ｐｒでリセットされた信号が出力される。
【０２２２】
セット信号Ｐｓは、第１入力信号ＩＮ１,遅延信号ＩＮ１Ｄ,および第２マスキング信号ＩＮ２Ｍに重畳された各ノイズＮ１,Ｎ４,およびノイズＮ５がいずれもハイレベルのときに出力される。ノイズＮ１,Ｎ４信号が共にハイレベルである期間は時刻ｔ１１〜ｔ１２であるが、この期間において第２マスキング信号ＩＮ２Ｍに重畳されるノイズＮ５はローレベルであるので、第１入力信号ＩＮ１、遅延信号ＩＮ１Ｄに重畳される各ノイズはノイズＮ５によってマスキングされるために出力されない。
【０２２３】
リセット信号Ｐｒは、第２入力信号ＩＮ２,遅延信号ＩＮ２Ｄ,および第１マスキング信号ＩＮ１Ｍに重畳された各ノイズがいずれもハイレベルのときに出力される。ノイズＮ２,Ｎ６が共にハイレベルである期間は時刻ｔ１３〜ｔ１４であるが、この期間、第１マスキング信号ＩＮ１Ｍに重畳されるノイズＮ３はローレベルであるので、第２入力信号ＩＮ２、遅延信号ＩＮ２Ｄに重畳される各ノイズはノイズＮ３によってマスキングされるために出力されない。このため、図１２Ｂ（ｇ）に示すように出力Ｓｏｕｔにはノイズが出力されることはない。
【０２２４】
以上説明したように図１２Ａは第１入力信号ＩＮ１、第２入力信号ＩＮ２に重畳するノイズが完全に同相である場合すなわちコモンノイズである場合のノイズキャンセル回路１４０の回路動作を説明した。コモンノイズである場合、ノイズキャンセル回路１４０は正常に動作することが分かった。
【０２２５】
また、図１２Ｂは第１入力信号ＩＮ１、第２入力信号ＩＮ２に重畳するノイズに位相差が生じている場合のノイズキャンセル回路１４０の回路動作を説明した。両者に位相差が生じている場合でもそれが設計範囲内であるならば、図１２Ａに示すものと同様にノイズキャンセル回路１４０は正常に動作することが分かった。
【０２２６】
このように、ノイズＮｉｎ１とノイズＮｉｎ２の印加状態に位相のずれが生じた場合でも、そのずれが設計の所定範囲（たとえば位相差１ｗ）内であれば、正常にノイズをマスキングすることができる。また、ずれ１ｗを動作遅延と耐ノイズ特性の観点から最適化する場合には、回路構成そのものを変更せずに、バッファやインバータの組み合わせの変更のみによって比較的容易に実施することができる。
【０２２７】
要約すると、本発明にかかるノイズキャンセル回路１４０は、２つの入力信号を基にしてそれぞれ第１および第２遅延信号を生成する。さらに該入力信号を元にして第１および第２マスキング信号を生成する。第１マスキング信号の有効信号部分に第２遅延信号の有効分が収まるようにそれぞれの遅延時間を調整する。また、第２マスキング信号の有効信号部分に第１遅延信号の有効部分が収まるようにそれぞれの遅延時間を論理和回路否定論理回路によって論理演算処理を行うものである。
【０２２８】
（第４の実施形態）
図１３は、本発明の第４の実施形態を示す回路構成図である。図１０に示す第３の実施形態は、トランス回路１３０とノイズキャンセル回路１４０とをバッファＢＦ１,ＢＦ２で結合させるものであった。これに対して図１３に示すものは、トランス回路１３０とノイズキャンセル回路１４０とをＣＭＯＳインバータ群で結合させるものである。
【０２２９】
ＣＭＯＳインバータ群は第１トランスＴ１、第２トランスＴ２側とも同じ回路構成を採用している。第１トランスＴ１の２次巻線Ｔ１２側にはトランジスタＰ３１，Ｎ３１で構成した前段ＣＭＯＳインバータと、トランジスタＰ３２，Ｎ３２で構成した後段ＣＭＯＳインバータが接続される。後段のＣＭＯＳインバータの出力は、ノイズキャンセル回路１４０を構成する遅延型ＣＭＯＳインバータのトランジスタＰ１１、Ｎ１１の共通ゲートに接続されている。両者トランジスタの共通ゲートには第１入力信号ＩＮ１が入力される。図１３に示すＣＭＯＳインバータ群は２つのＣＭＯＳインバータすなわち前段ＣＭＯＳインバータと後段ＣＭＯＳインバータとを直列に接続したものであるが、こうした段数には限定されない。たとえば４つのＣＭＯＳインバータを直列に接続してもかまわない。また、信号の極性が入力側と出力側とが互いに逆相になるが３段構成でもかまわない。
【０２３０】
第２トランスＴ２の２次巻線Ｔ２２側にはトランジスタＰ４１、Ｎ４１で構成した前段ＣＭＯＳインバータと、トランジスタＰ４２、Ｎ４２で構成した後段ＣＭＯＳインバータを直列に接続したＣＭＯＳインバータ群が接続される。後段のＣＭＯＳインバータの出力は、ノイズキャンセル回路１４０のトランジスタＰ２１、Ｎ２１の共通ゲートに接続されている。両者トランジスタの共通ゲートには第２入力信号ＩＮ２が入力される。なお、第１トランスＴ１側と同様に、ＣＭＯＳインバータ群は２つのＣＭＯＳインバータすなわち前段ＣＭＯＳインバータと後段ＣＭＯＳインバータとを直列に接続したものであるが、こうした段数には限定されない。たとえば４つのＣＭＯＳインバータを直列に接続してもかまわない。また、信号の極性が入力側と出力側とが互いに逆相になるが３段構成でもかまわない。
【０２３１】
図１３に示すように、トランス回路１３０とノイズキャンセル回路１４０との結合にＣＭＯＳインバータを採用する方式は、各トランジスタのスレッシュホールド電圧がばらつくと、第１入力信号ＩＮ１とＩＮ２のパルス幅が微小に変化してしまうということが起こりうる。しかし、ＣＭＯＳインバータを採用するものは図１０に示すバッファＢＦ１，ＢＦ２を採用する方式に比べて高速処理を期待することができる。したがって、信号伝達回路装置１００の高速化および動作電流の低減化を望む場合には図１３に示すような回路構成を採用するとよい。
【０２３２】
図１３に示す信号伝達回路装置のタイミングチャートとしては、図１１、図１２Ａ、図１２Ｂで用いたものをそのまま適用することができるので詳細な説明は割愛する。
【産業上の利用可能性】
【０２３３】
以上説明したように本発明にかかるノイズキャンセル回路１４０は、基本的な回路構成はそのままにして第１入力信号ＩＮ１とＩＮ２との間の位相差または遅延信号ＩＮ１Ｄと第２入力信号ＩＮ２との位相差を調整することによって、ノイズマスキングの自由度を調整することができるので産業上の利用可能性は極めて高い。
【０２３４】
なお、本発明にかかるノイズキャンセル回路は、本発明の別の発明である信号伝達回路装置と組み合わせることによって、特にその効果が奏される。しかし、これに限らず各種の電子回路装置に幅広く適用することができるので産業上の利用可能性、汎用性がさらに高められる。
【０２３５】
また、本発明にかかる信号伝達回路装置は、電子制御装置から取り出した伝達信号を遅延させ、遅延させた信号によって、ロジック処理することによって、比較的簡単にノイズマスキングを行うことができるので、耐ノイズ特性を向上させた信号伝達回路装置を提供することができるので、その産業上の利用可能性は高い。
【符号の説明】
【０２３６】
１００  信号伝達回路装置
１１０  電子制御装置
１２０  入力側回路
１２１  第１パルス変換回路
１２３  第２パルス変換回路
１３０  トランス回路
１４０  ノイズキャンセル回路
１４０Ａ  第１マスキング回路部
１４０Ｂ  第２マスキング回路部
１４１ａ  第１遅延信号生成回路
１４１ｂ  第２遅延信号生成回路
１４３ａ  第１マスキング信号生成回路
１４３ｂ  第２マスキング信号生成回路
１４５ａ  第１論理演算回路部
１４５ｂ  第２論理演算回路部
１４９ａ,１４９ｂ,１４５０ａ,１４５０ｂ  論理積回路
１４７ａ,１４７ｂ  信号遅延回路
１５０  出力端子
ＢＦ１,ＢＦ２，ＢＦ３，ＢＦ４，ＢＦ５,ＢＦ６，ＢＦ７，ＢＦ８，ＢＦ９，ＢＦ１０  バッファ
ＦＦ  フリップフロップ
ＩＮ１  第１入力信号
ＩＮ２  第２入力信号
ＩＮ１Ｄ，ＩＮ１Ｓ，ＩＮ２Ｄ，ＩＮ２Ｓ  遅延信号
ＩＮＩＭ  第１マスキング信号
ＩＮ２Ｍ  第２マスキング信号
１２５，ＩＮＶ３１,ＩＮＶ３２,ＩＮＶ３３,ＩＮＶ３４,ＩＮＶ３５,ＩＮＶ３６，ＩＮＶ４１，ＩＮＶ４２，ＩＮＶ４３，ＩＮＶ４４，ＩＮＶ４５，ＩＮＶ４６，ＩＮＶ５１，ＩＮＶ５２  インバータ
ＮＡＮＤ１，ＮＡＮＤ２  否定論理積回路
ＮＯＲ１，ＮＯＲ２  否定論理和回路
Ｐｒ  リセット信号
Ｐｓ  セット信号  
Ｓｉｎ  伝達信号  
Ｓａ１  第１変換信号
Ｓａ２  第２変換信号
Ｔ１  第１トランス
Ｔ２  第２トランス
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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