(57)【特許請求の範囲】
【請求項１】
ビットクロックを受ける毎に、マンチェスタ符号化されている受信信号と第１の参照信号との相関値を算出する第１の相関値算出手段と、上記ビットクロックを受ける毎に、上記第１の参照信号との相関値がゼロである第２の参照信号と上記受信信号との相関値を算出する第２の相関値算出手段と、上記第１及び第２の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号又は異符号である旨を示すパルス情報を出力するパルス出力手段と、上記パルス出力手段が出力するパルス情報を平均化するフィルタと、発振器から出力される発振信号を分周してビットクロックを生成するビットクロック生成手段とを備え、
上記ビットクロック生成手段は上記発振信号を分周する際、上記フィルタの出力によって、上記発振信号の分周数を増やしたり、あるいは、減らしたりすることでビットクロックの位相を進めたり、あるいは、遅らせたりすることを特徴とするビットクロック同期回路。
【請求項２】
ビットクロックを受ける毎に、マンチェスタ符号化されている受信信号と第１の参照信号との相関値を算出する第１の相関値算出手段と、上記ビットクロックを受ける毎に、上記第１の参照信号との相関値がゼロである第２の参照信号と上記受信信号との相関値を算出する第２の相関値算出手段と、上記第１及び第２の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号又は異符号である旨を示すパルス情報を出力するパルス出力手段と、上記パルス出力手段が出力するパルス情報を平均化するフィルタと、発振器から出力される発振信号を分周してビットクロックを生成するビットクロック生成手段とを備え、
上記ビットクロック生成手段は上記発振信号を分周する際、上記フィルタの出力を参照して、或る時間内において、異符号となる場合の数と同符号となる場合の数を把握し、異符号となる場合の数より同符号となる場合の数が多ければ、上記発振信号の分周数を減らすことでビットクロックの位相を進め、同符号となる場合の数より異符号となる場合の数が多ければ、上記発振信号の分周数を増やすことでビットクロックの位相を遅らせることを特徴とするビットクロック同期回路。
【請求項３】
上記第１の相関値算出手段は、上記受信信号と上記第１の参照信号との相関値を閾値と比較し、その比較結果に対応するデータを出力することを特徴とする請求項１または請求項２記載のビットクロック同期回路。
【請求項４】
上記第１の参照信号は、１ビットの前半が“＋１”、１ビットの後半が“−１”の信号であり、
上記第２の参照信号は、１ビットの第一四半が“＋１”、１ビットの第二四半及び第三四半が“−１”、１ビットの第四四半が“＋１”の信号である
ことを特徴とする請求項１から請求項３のうちのいずれか１項記載のビットクロック同期回路。
【請求項５】
上記第１の参照信号は、１ビットの前半が“−１”、１ビットの後半が“＋１”の信号であり、
上記第２の参照信号は、１ビットの第一四半が“−１”、１ビットの第二四半及び第三四半が“＋１”、１ビットの第四四半が“−１”の信号である
ことを特徴とする請求項１から請求項３のうちのいずれか１項記載のビットクロック同期回路。
【請求項６】
上記第１の参照信号は、１ビットの前半が“−１”、１ビットの後半が“＋１”の信号であり、
上記第２の参照信号は、１ビットの第一四半が“＋１”、１ビットの第二四半及び第三四半が“−１”、１ビットの第四四半が“＋１”の信号である
ことを特徴とする請求項１記載のビットクロック同期回路。
【請求項７】
上記第１の参照信号は、１ビットの前半が“＋１”、１ビットの後半が“−１”の信号であり、
上記第２の参照信号は、１ビットの第一四半が“−１”、１ビットの第二四半及び第三四半が“＋１”、１ビットの第四四半が“−１”の信号である
ことを特徴とする請求項１記載のビットクロック同期回路。
【請求項８】
上記第１の参照信号は、１ビットの前半が“−１”、１ビットの後半が“＋１”の信号であり、
上記第２の参照信号は、１ビットの第一四半が“＋１”、１ビットの第二四半及び第三四半が“−１”、１ビットの第四四半が“＋１”の信号である場合、
上記パルス出力手段は、上記第１及び第２の相関値算出手段により算出された相関値の符号が等しければ異符号である旨を示し、上記相関値の符号が異なれば同符号である旨を示すパルス情報を出力することを特徴とする請求項２または請求項３記載のビットクロック同期回路。
【請求項９】
上記第１の参照信号は、１ビットの前半が“＋１”、１ビットの後半が“−１”の信号であり、
上記第２の参照信号は、１ビットの第一四半が“−１”、１ビットの第二四半及び第三四半が“＋１”、１ビットの第四四半が“−１”の信号である場合、
上記パルス出力手段は、上記第１及び第２の相関値算出手段により算出された相関値の符号が等しければ異符号である旨を示し、上記相関値の符号が異なれば同符号である旨を示すパルス情報を出力することを特徴とする請求項２または請求項３記載のビットクロック同期回路。
【請求項１０】
マンチェスタ符号化されている変調信号を受信する受信回路と、上記受信回路により受信された変調信号である受信信号と第１の参照信号との相関値を算出する第１の相関値算出手段と、ビットクロックを受ける毎に、上記第１の参照信号との相関値がゼロである第２の参照信号と上記受信信号との相関値を算出する第２の相関値算出手段と、上記第１及び第２の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号又は異符号である旨を示すパルス情報を出力するパルス出力手段と、上記パルス出力手段が出力するパルス情報を平均化するフィルタと、発振器から出力される発振信号を分周してビットクロックを生成するビットクロック生成手段とを備え、
上記ビットクロック生成手段は上記発振信号を分周する際、上記フィルタの出力によって、上記発振信号の分周数を増やしたり、あるいは、減らしたりすることでビットクロックの位相を進めたり、あるいは、遅らせたりすることを特徴とする受信装置。
【請求項１１】
マンチェスタ符号化されている変調信号を受信する受信回路と、上記受信回路により受信された変調信号である受信信号と第１の参照信号との相関値を算出する第１の相関値算出手段と、ビットクロックを受ける毎に、上記第１の参照信号との相関値がゼロである第２の参照信号と上記受信信号との相関値を算出する第２の相関値算出手段と、上記第１及び第２の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号又は異符号である旨を示すパルス情報を出力するパルス出力手段と、発振器から出力される発振信号を分周してビットクロックを生成し、そのビットクロックを上記第１及び第２の相関値算出手段に出力するビットクロック生成手段とを備え、
上記ビットクロック生成手段は上記発振信号を分周する際、上記フィルタの出力を参照して、或る時間内において、異符号となる場合の数と同符号となる場合の数を把握し、異符号となる場合の数より同符号となる場合の数が多ければ、上記発振信号の分周数を減らすことでビットクロックの位相を進め、同符号となる場合の数より異符号となる場合の数が多ければ、上記発振信号の分周数を増やすことでビットクロックの位相を遅らせることを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マンチェスタ符号化されている変調信号を受信する受信装置のビットクロックの同期を確立するビットクロック同期回路と、そのビットクロック同期回路を搭載している受信装置とに関するものである。
【背景技術】
【０００２】
マンチェスタ符号化されている変調信号を受信する受信装置では、例えば、変調信号が、ビット同期信号、フレーム同期信号及びデータ信号から構成されている通信信号であれば（例えば、特許文献１の図６を参照）、そのフレーム同期信号を検出することで、そのデータ信号の先頭位置を確定し、その後、そのデータ信号の先頭から順番にビットクロック毎にデータの判定を行うようにしている（例えば、特許文献２を参照）。
【０００３】
ただし、受信装置のビットクロックが固定周波数の発振信号から作られている場合、そのビットクロックの周波数は、変調信号を生成する送信装置のビットクロックの周波数と完全には一致しない。
このため、送信装置のビットクロックで決まる信号の１クロックの時間長と、受信装置のビットクロックで決まるデータ判定制御に用いる１クロックの時間長が異なることがある。
このように、１クロックの時間長が異なると、受信装置がデータの判定用に生成するビットクロックのタイミングが、受信信号の本来のビットの区切りのタイミングと少しずつずれてゆく問題が発生する。
【０００４】
この問題を回避するために、ビットクロック毎に、本来のビットクロックのタイミングと、そのタイミングからオーバーサンプルクロック（１ビットをオーバーサンプルするクロック）の１つないし２つ分前および後にずれたタイミングとにおいて、受信信号と参照信号の相関値を計算し、それらの相関値の中で、絶対値が最大の相関値が得られるタイミングを正しいビットの区切りの位置として、データ判定を行う受信装置が提案されている（例えば、特許文献３を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−２４４８７３号公報（図６）
【特許文献２】特開２０１０−１３６１９８号公報
【特許文献３】特開２００５−５９５６号公報（段落番号［０００７］）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の受信装置は以上のように構成されているので、ビットクロック毎に、少なくとも３つの相関値を計算する必要があり、相関値の計算量が多くなる（あるいは、回路規模が大きくなる）課題があった。
また、マンチェスタ符号化されている変調信号である受信信号が歪んでいる場合や、その受信信号のＳＮ比が劣化している場合、ビット区切り位置を示す信号（再生ビットクロック）が正しいビットの区切り位置の前後で揺らいでしまうため（受信信号が歪んでいる場合や、受信信号に雑音が重畳されている場合、正しいビットの区切り位置ではないタイミングの相関値の絶対値が最大になることがあるために、ビット区切り位置を示す信号が正しいビットの区切り位置の前後で揺らいでしまうことがある）、適正なビットクロックが安定的に得られない課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、少ない計算量で、適正なビットクロックを安定的に得ることができるビットクロック同期回路を得ることを目的とする。
また、この発明は、少ない計算量で、適正なビットクロックを安定的に得ることができるビットクロック同期回路を用いて、データを正確に復号することができる受信装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係るビットクロック同期回路は、ビットクロックを受ける毎に、マンチェスタ符号化されている受信信号と第１の参照信号との相関値を算出する第１の相関値算出手段と、ビットクロックを受ける毎に、第１の参照信号との相関値がゼロである第２の参照信号と受信信号との相関値を算出する第２の相関値算出手段と、第１及び第２の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号又は異符号である旨を示すパルス情報を出力するパルス出力手段と、パルス出力手段が出力するパルス情報を平均化するフィルタと、発振器から出力される発振信号を分周してビットクロックを生成するビットクロック生成手段とを備え、ビットクロック生成手段が発振信号を分周する際、フィルタの出力によって、発振信号の分周数を増やしたり、あるいは、減らしたりすることでビットクロックの位相を進めたり、あるいは、遅らせたりするようにしたものである。
【発明の効果】
【０００９】
この発明によれば、ビットクロックを受ける毎に、マンチェスタ符号化されている受信信号と第１の参照信号との相関値を算出する第１の相関値算出手段と、ビットクロックを受ける毎に、第１の参照信号との相関値がゼロである第２の参照信号と受信信号との相関値を算出する第２の相関値算出手段と、第１及び第２の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号又は異符号である旨を示すパルス情報を出力するパルス出力手段と、パルス出力手段が出力するパルス情報を平均化するフィルタと、発振器から出力される発振信号を分周してビットクロックを生成するビットクロック生成手段とを備え、ビットクロック生成手段が発振信号を分周する際、フィルタの出力によって、発振信号の分周数を増やしたり、あるいは、減らしたりすることでビットクロックの位相を進めたり、あるいは、遅らせたりするように構成したので、少ない計算量で、適正なビットクロックを安定的に得ることができる効果がある。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１による受信装置を示す構成図である。
【図２】マンチェスタ符号化変調信号及び参照信号Ａ，Ｂの波形を示す説明図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
図１はこの発明の実施の形態１による受信装置を示す構成図である。
図１において、受信回路１は例えばアンテナや復調回路などから構成されており、アンテナが図示せぬ送信装置から送信された送信信号（マンチェスタ符号化されている変調信号）を受信すると、復調回路が当該変調信号を復調して、その復調信号である受信信号をビットクロック同期回路２に出力する処理を実施する。
ただし、送信装置における送信信号の変調方式は特に問わず、どのような方式で変調されていてもよい。また、送信装置が送信信号を変調しないで送信する場合には、受信回路１は当該送信信号を受信すればよく、その送信信号に対する復調処理は行わない。
【００１２】
なお、マンチェスタ符号化されている変調信号（以下、「マンチェスタ符号化変調信号」と称する）は、ビットクロックと同期している場合、例えば、図２の左列に示すように、そのビットクロックの中央で、信号レベルが「Ｌレベル（低電位レベル）からＨレベル（高電位レベル）」または「ＨレベルからＬレベル」に遷移する。
この実施の形態１では、信号レベルが「ＬレベルからＨレベル」に遷移する場合、変調信号が“０”のデータを表し、信号レベルが「ＨレベルからＬレベル」に遷移する場合、変調信号が“１”のデータを表しているものとする。
【００１３】
ビットクロック同期回路２は受信回路１から出力された受信信号とビットクロックの同期を確立して、その受信信号が表しているデータを出力する回路である。
ビットクロック同期回路２の相関器１１は例えばＣＰＵを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されており、分周制御部１８からビットクロックを受ける毎に、受信回路１から出力された受信信号と参照信号Ａ（第１の参照信号）との相関値Ａを算出し、その相関値Ａを比較器１２に出力する処理を実施する。
例えば、参照信号Ａは、図２に示すように、“０”のデータに対応するマンチェスタ符号化変調信号に相当し、１ビットの前半が“＋１”で、１ビットの後半が“−１”の信号である。
【００１４】
比較器１２は例えばＣＰＵを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されており、相関器１１から出力された相関値Ａと所定の閾値（例えば、“０”）を比較し、その比較結果に対応するデータを論理回路１５に出力するとともに、そのデータを外部に出力する処理を実施する。
なお、相関器１１及び比較器１２から第１の相関値算出手段が構成されている。
【００１５】
相関器１３は例えばＣＰＵを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されており、分周制御部１８からビットクロックを受ける毎に、受信回路１から出力された受信信号と参照信号Ｂ（第２の参照信号）との相関値Ｂを算出し、その相関値Ｂを比較器１４に出力する処理を実施する。
参照信号Ｂは、参照信号Ａとの相関値がゼロの信号であり、例えば、図２に示すように、１ビットの第一四半が“＋１”、１ビットの第二四半及び第三四半が“−１”、１ビットの第四四半が“＋１”の信号である。
比較器１４は例えばＣＰＵを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されており、相関器１３から出力された相関値Ｂと所定の閾値（例えば、“０”）を比較し、その比較結果に対応するデータを論理回路１５に出力する処理を実施する。
なお、相関器１３及び比較器１４から第２の相関値算出手段が構成されている。
【００１６】
論理回路１５はパルス出力手段であって、例えばＣＰＵを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されている。そして、比較器１２，１４から出力されたデータを参照して、相関器１１により算出された相関値Ａの符号と、相関器１３により算出された相関値Ｂの符号とを把握し、その相関値Ａの符号と相関値Ｂの符号が等しい場合、同符号であることを示すパルス（パルス情報）を出力する。逆に、相関値Ａの符号と相関値Ｂの符号が異なる場合、異符号であることを示すパルス（パルス情報）を出力する。
後述のように、相関値Ａの符号と相関値Ｂの符号が等しい場合、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる。逆に、相関値Ａの符号と相関値Ｂの符号が異なる場合、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている。
フィルタはパルス出力手段が出力する同符号／異符号を示すパルスを平均化する。フィルタの実現例と具体的な動作は後述する。
【００１７】
ビットクロック生成手段は、フィルタの出力によって、ある時間内に異符号となるより同符号となる場合の数が十分多ければ発振信号の分周数を減らすことでビットクロックの位相を進める。一方、ある時間内に同符号となるより異符号となる場合の数が十分多ければビットクロック生成手段において発振信号の分周数を増やすことでビットクロックの位相を遅らせる。
このように構成することによって、相関値Ａの符号と相関値Ｂの符号が同符号か異符号かによって、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいるか遅れているかを判定し、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる場合は発振信号の分周数を減らすことでビットクロックの位相を進め、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている場合は発振信号の分周数を減らすことでビットクロックの位相を遅らせる。このように制御することで、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置になり、受信信号に正しく同期したビットクロックが得られる。
【００１８】
以下、上述したフィルタの具体的な実現回路の一例を示す。フィルタは、例えば、Ｕ／Ｄカウンタ１６で構成される。パルス出力手段である論理回路１５は、相関値Ａの符号と相関値Ｂの符号が等しい場合、カウント値のカウントダウンを指示するカウントダウンパルスＤＯＷＮをＵ／Ｄカウンタ１６に出力し、相関値Ａの符号と相関値Ｂの符号が異なる場合、カウント値のカウントアップを指示するカウントアップパルスＵＰをＵ／Ｄカウンタ１６に出力する処理を実施する。
【００１９】
Ｕ／Ｄカウンタ１６はＫビットのカウンタであり、論理回路１５からカウントダウンパルスＤＯＷＮが出力された場合、カウント値Ｃ（例えば、動作開始時、繰り上がり（キャリー）発生時及び繰り下がり（ボロー）発生時に、カウント値Ｃとして、２K／２が設定される）をカウントダウン（“１”だけデクリメント）し、そのカウントダウンに伴って、そのカウント値Ｃの繰り下がりが発生すれば、ボロー信号ＢＯＲＲＯＷを分周制御部１８に出力する処理を実施する。
一方、論理回路１５からカウントアップパルスＵＰが出力された場合、カウント値Ｃをカウントアップ（“１”だけインクリメント）し、そのカウントアップに伴って、そのカウント値Ｃの繰り上がりが発生すれば、キャリー信号ＣＡＲＲＹを分周制御部１８に出力する処理を実施する。
なお、Ｕ／Ｄカウンタ１６はカウント手段を構成している。
【００２０】
発振器１７はビットクロックのＮ倍の周波数の発振信号を分周制御部１８に出力する素子である。
分周制御部１８は例えばＣＰＵを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されており、発振器１７から出力される発振信号をＮ分周してビットクロックを生成し、そのビットクロックを相関器１１，１３に出力する処理を実施する。
ただし、分周制御部１８は発振信号を分周する際、Ｕ／Ｄカウンタ１６からボロー信号ＢＯＲＲＯＷが出力されれば、その発振信号の分周数をＮからＮ−１に減らし、その発振信号をＮ−１分周してビットクロックを生成する。
一方、Ｕ／Ｄカウンタ１６からキャリー信号ＣＡＲＲＹが出力されれば、その発振信号の分周数をＮからＮ＋１に増やし、その発振信号をＮ＋１分周してビットクロックを生成する。
なお、分周制御部１８はビットクロック生成手段を構成している。
【００２１】
図１の例では、ビットクロック同期回路２の構成要素である相関器１１、比較器１２、  相関器１３、比較器１４、論理回路１５、Ｕ／Ｄカウンタ１６、発振器１７及び分周制御部１８のそれぞれが専用のハードウェアで構成されているものを想定しているが、ビットクロック同期回路２がコンピュータで構成されていてもよい。
ビットクロック同期回路２がコンピュータで構成される場合、相関器１１、比較器１２、相関器１３、比較器１４、論理回路１５、Ｕ／Ｄカウンタ１６、発振器１７及び分周制御部１８の処理内容を記述しているプログラムをコンピュータのメモリに格納し、当該コンピュータのＣＰＵが当該メモリに格納されているプログラムを実行するようにすればよい。
【００２２】
図２はマンチェスタ符号化変調信号及び参照信号Ａ，Ｂの波形を示す説明図である。
ただし、図２の例では、雑音や歪みがないときの理想的なマンチェスタ符号化変調信号の受信波形を示している。
マンチェスタ符号化変調信号は、上述したように、ビットクロックと同期している場合、そのビットクロックの中央で、信号レベルが「ＬレベルからＨレベル」または「ＨレベルからＬレベル」に遷移するものである。
【００２３】
この実施の形態１では、マンチェスタ符号化変調信号は、信号レベルが「ＬレベルからＨレベル」に遷移する場合、“０”のデータを表し、信号レベルが「ＨレベルからＬレベル」に遷移する場合、“１”のデータを表すものとする。
また、この実施の形態１では、参照信号Ａと参照信号Ｂは、相関値が“０”となるように選択されている。
具体的には、参照信号Ａは、“０”のデータに対応するマンチェスタ符号化変調信号に相当し、１ビットの前半が“＋１”で、１ビットの後半が“−１”になる信号が選択されている。
また、参照信号Ｂは、１ビットの第一四半が“＋１”、１ビットの第二四半及び第三四半が“−１”、１ビットの第四四半が“＋１”になる信号が選択されている。
【００２４】
次に動作について説明する。
受信回路１は、図示せぬ送信装置がマンチェスタ符号化変調信号を送信すると、そのマンチェスタ符号化変調信号を受信する。
受信回路１は、送信装置から送信されたマンチェスタ符号化変調信号を受信すると、そのマンチェスタ符号化変調信号を復調し、その復調信号である受信信号をビットクロック同期回路２に出力する。
送信装置における変調処理や、受信回路１における復調処理自体は公知の技術であるため詳細な説明は省略する。
【００２５】
ビットクロック同期回路２の相関器１１は、受信回路１から受信信号を入力すると、分周制御部１８からビットクロックを受ける毎に、その受信信号と参照信号Ａとの相関値Ａを算出し、その相関値Ａを比較器１２に出力する。
具体的には、相関器１１は、オーバーサンプルクロック（１ビットをオーバーサンプルするクロック）の標本化時刻毎に、その受信信号と参照信号Ａの値を乗算するとともに、その乗算結果である積を１ビットに亘って加算し、その加算結果を相関値Ａとして比較器１２に出力する。
ただし、参照信号Ａが、図２に示すように、“＋１”から“−１”に遷移する信号であって、“＋１”と“−１”のみからなる信号である場合、受信信号と参照信号Ａを乗算しても、その乗算結果の絶対値は受信信号の絶対値と変わりがなく、符号のみが変化するものであるため、受信信号と参照信号Ａの乗算処理を実施することなく、加減算処理だけで相関値Ａを算出することが可能である。
【００２６】
相関器１３は、受信回路１から受信信号を入力すると、分周制御部１８からビットクロックを受ける毎に、その受信信号と参照信号Ｂとの相関値Ｂを算出し、その相関値Ｂを比較器１４に出力する。
具体的には、相関器１３は、相関器１１と同様に、オーバーサンプルクロックの標本化時刻毎に、その受信信号と参照信号Ｂの値を乗算するとともに、その乗算結果である積を１ビットに亘って加算し、その加算結果を相関値Ｂとして比較器１４に出力する。
ただし、参照信号Ｂが、図２に示すように、“＋１”から“−１”に遷移してから“＋１”に遷移する信号であって、“＋１”と“−１”のみからなる信号である場合、受信信号と参照信号Ｂを乗算しても、その乗算結果の絶対値は受信信号の絶対値と変わりがなく、符号のみが変化するものであるため、受信信号と参照信号Ｂの乗算処理を実施することなく、加減算処理だけで相関値Ｂを算出することが可能である。
【００２７】
ここで、相関器１１，１３から出力される相関値Ａ，Ｂとクロック位相の進み遅れの関係について説明する。
［１］マンチェスタ符号化変調信号の信号レベルが「ＬレベルからＨレベル」に遷移する場合（“０”のデータを表している場合）
（ａ）マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置にある場合（図２の左列を参照）
→  受信信号と参照信号Ａとの相関値Ａは「負」になる。
受信信号と参照信号Ｂとの相関値Ｂは「０」になる。
（ｂ）マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる場合（図２の中央列を参照）
→  受信信号と参照信号Ａとの相関値Ａは「負」になる。
受信信号と参照信号Ｂとの相関値Ｂは「負」になる。
（ｃ）マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている場合（図２の右列を参照）
→  受信信号と参照信号Ａとの相関値Ａは「負」になる。
受信信号と参照信号Ｂとの相関値Ｂは「正」になる。
【００２８】
［２］マンチェスタ符号化変調信号の信号レベルが「ＨレベルからＬレベル」に遷移する場合（“１”のデータを表している場合）
（ａ）マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置にある場合（図２の左列を参照）
→  受信信号と参照信号Ａとの相関値Ａは「正」になる。
受信信号と参照信号Ｂとの相関値Ｂは「０」になる。
（ｂ）マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる場合（図２の中央列を参照）
→  受信信号と参照信号Ａとの相関値Ａは「正」になる。
受信信号と参照信号Ｂとの相関値Ｂは「正」になる。
（ｃ）マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている場合（図２の右列を参照）
→  受信信号と参照信号Ａとの相関値Ａは「正」になる。
受信信号と参照信号Ｂとの相関値Ｂは「負」になる。
【００２９】
比較器１２は、相関器１１から相関値Ａを受けると、その相関値Ａと所定の閾値を比較し、その比較結果に対応するデータを論理回路１５に出力するとともに、そのデータを外部に出力する。
この実施の形態１で用いている参照信号Ａは、１ビットの前半が“＋１”で、１ビットの後半が“−１”になる信号であり、１ビットに亘って参照信号Ａを加算すると、その加算結果が“０”となる。
このため、参照信号Ａを用いる場合、その相関値Ａと比較する閾値として“０”を用いることができる。
【００３０】
例えば、閾値が“０”である場合、相関器１１から出力された相関値Ａが「負」であれば（図２に示すように、マンチェスタ符号化変調信号が“０”のデータを表している場合、相関値Ａは、クロック位相の進み遅れに関係なく、常に「負」になる）、“０”の閾値より小さいため、比較結果として、“０”のデータを出力する。
一方、相関器１１から出力された相関値Ａが「正」であれば（図２に示すように、マンチェスタ符号化変調信号が“１”のデータを表している場合、相関値Ａは、クロック位相の進み遅れに関係なく、常に「正」になる）、“０”の閾値より大きいため、比較結果として、“１”のデータを出力する。
【００３１】
比較器１４は、相関器１３から相関値Ｂを受けると、その相関値Ｂと所定の閾値を比較し、その比較結果に対応するデータを論理回路１５に出力する。
この実施の形態１で用いている参照信号Ｂは、“＋１”から“−１”に遷移してから“＋１”に遷移する信号であり、１ビットに亘って参照信号Ｂを加算すると、その加算結果が“０”となる。
このため、参照信号Ｂを用いる場合、その相関値Ｂと比較する閾値として“０”を用いることができる。
【００３２】
例えば、閾値が“０”である場合、相関器１３から出力された相関値Ｂが「負」であれば、“０”の閾値より小さいため、比較結果として、“０”のデータを出力する。
一方、相関器１３から出力された相関値Ｂが「正」であれば、“０”の閾値より大きいため、比較結果として、“１”のデータを出力する。
なお、相関器１３から出力された相関値Ｂが「０」である場合、“０”，“１”以外のデータ（例えば、“２”のデータ）を出力する。あるいは、データの出力を行わないようにする。
【００３３】
論理回路１５は、比較器１２，１４から出力されたデータを参照して、相関器１１により算出された相関値Ａの符号と、相関器１３により算出された相関値Ｂの符号とを把握する。
即ち、論理回路１５は、比較器１２，１４から出力されたデータが“０”であれば、相関値Ａ，Ｂの符号が「負」、比較器１２，１４から出力されたデータが“１”であれば、相関値Ａ，Ｂの符号が「正」であると把握する。
【００３４】
論理回路１５は、相関値Ａの符号と相関値Ｂの符号が等しい場合、即ち、図２の中央列に示すように、“０”のデータを表しているマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいるために、相関値Ａ，Ｂの符号が「負」となっている場合、あるいは、“１”のデータを表しているマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいるために、相関値Ａ，Ｂの符号が「正」となっている場合、カウント値のカウントダウンを指示するカウントダウンパルスＤＯＷＮをＵ／Ｄカウンタ１６に出力する。
【００３５】
一方、相関値Ａの符号と相関値Ｂの符号が異なる場合、即ち、図２の右列に示すように、“０”のデータを表しているマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れているために、相関値Ａの符号が「負」、相関値Ｂの符号が「正」となっている場合、あるいは、“１”のデータを表しているマンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れているために、相関値Ａの符号が「正」、相関値Ｂの符号が「負」となっている場合、カウント値のカウントアップを指示するカウントアップパルスＵＰをＵ／Ｄカウンタ１６に出力する。
なお、比較器１４から出力されたデータが“０”，“１”以外、あるいは、データが出力されない場合、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置にあるため、カウントダウンパルスＤＯＷＮ，カウントアップパルスＵＰのいずれも出力しない。
【００３６】
Ｕ／Ｄカウンタ１６は、Ｋビットのカウンタであり、例えば、動作開始時、繰り上がり（キャリー）発生時及び繰り下がり（ボロー）発生時に、カウント値Ｃとして、２K／２が設定される。
Ｕ／Ｄカウンタ１６は、論理回路１５からカウントダウンパルスＤＯＷＮが出力された場合、カウント値Ｃをカウントダウン（カウント値Ｃを“１”だけデクリメント）する。
また、論理回路１５からカウントアップパルスＵＰが出力された場合、カウント値Ｃをカウントアップ（カウント値Ｃを“１”だけインクリメント）する。
【００３７】
ここで、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる場合、論理回路１５からカウントダウンパルスＤＯＷＮが繰り返し出力されるため、Ｕ／Ｄカウンタ１６のカウント値Ｃが繰り返しカウントダウンされる。
そして、Ｕ／Ｄカウンタ１６のカウント値Ｃが“０”までカウントダウンされた後、論理回路１５からカウントダウンパルスＤＯＷＮが出力されると、カウント値Ｃの繰り下がりが発生するため、そのときだけ、Ｕ／Ｄカウンタ１６がボロー信号ＢＯＲＲＯＷを分周制御部１８に出力する。
【００３８】
一方、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている場合、論理回路１５からカウントアップパルスＵＰが繰り返し出力されるため、Ｕ／Ｄカウンタ１６のカウント値Ｃが繰り返しカウントアップされる。
そして、Ｕ／Ｄカウンタ１６のカウント値Ｃが“２K−１”までカウントアップされた後、論理回路１５からカウントアップパルスＵＰが出力されると、カウント値Ｃの繰り上がりが発生するため、そのときだけ、Ｕ／Ｄカウンタ１６がキャリー信号ＣＡＲＲＹを分周制御部１８に出力する。
【００３９】
発振器１７は、固定の周波数の発振信号を分周制御部１８に出力する素子であり、具体的には、ビットクロックのＮ倍の周波数の発振信号を分周制御部１８に出力する。
分周制御部１８は、発振器１７から出力される発振信号をＮ分周してビットクロック（発振信号の周波数の１／Ｎの信号）を生成し、そのビットクロックを相関器１１，１３に出力する。
【００４０】
ただし、分周制御部１８は、発振信号を分周する際、Ｕ／Ｄカウンタ１６からボロー信号ＢＯＲＲＯＷが出力されれば、その発振信号の分周数をＮからＮ−１に減らし、その発振信号をＮ−１分周してビットクロック（発振信号の周波数の１／Ｎ−１の信号）を生成する。
これにより、分周制御部１８から相関器１１，１３に出力されるビットクロックの周波数が高くなるため、そのビットクロックの位相が進み、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置に近づくようになる。
【００４１】
一方、分周制御部１８は、発振信号を分周する際、Ｕ／Ｄカウンタ１６からキャリー信号ＣＡＲＲＹが出力されれば、その発振信号の分周数をＮからＮ＋１に増やし、その発振信号をＮ＋１分周してビットクロック（発振信号の周波数の１／Ｎ＋１の信号）を生成する。
これにより、分周制御部１８から相関器１１，１３に出力されるビットクロックの周波数が低くなるため、そのビットクロックの位相が遅れ、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置に近づくようになる。
【００４２】
なお、分周制御部１８は、Ｕ／Ｄカウンタ１６からボロー信号ＢＯＲＲＯＷ又はキャリー信号ＣＡＲＲＹが出力されて、発振信号をＮ−１分周又はＮ＋１分周してビットクロックを生成した後、次の発振信号を分周するタイミングで、その発振信号の分周数をＮに戻し、その発振信号をＮ分周してビットクロック（発振信号の周波数の１／Ｎの信号）を生成する。
【００４３】
この実施の形態１では、カウントダウンパルスＤＯＷＮやカウントアップパルスＵＰによって直接的に発振信号の分周数を制御するのではなく、上述したように、カウントダウンパルスＤＯＷＮ又はカウントアップパルスＵＰの出力が連続することで、ボロー信号ＢＯＲＲＯＷ又はキャリー信号ＣＡＲＲＹが出力されたときに、発振信号の分周数を制御するようにしているので、分周制御部１８から出力されるビットクロックの揺らぎ（ジッタ）を抑えることができる。このような分周数の制御方法はランダムウォークフィルタと称される。
【００４４】
以上で明らかなように、この実施の形態１によれば、ビットクロックを受ける毎に、マンチェスタ符号化されている受信信号と参照信号Ａとの相関値Ａを算出する相関器１１と、ビットクロックを受ける毎に、その受信信号と参照信号Ｂとの相関値Ｂを算出する相関器１３と、相関器１１，１３により算出された相関値Ａ，Ｂの符号が等しい場合、カウントダウンパルスＤＯＷＮを出力し、それらの相関値Ａ，Ｂの符号が異なる場合、カウントアップパルスＵＰを出力する論理回路１５と、論理回路１５からカウントダウンパルスＤＯＷＮが出力された場合、カウント値Ｃをカウントダウンするとともに、そのカウントダウンに伴ってカウント値Ｃの繰り下がりが発生すればボロー信号ＢＯＲＲＯＷを出力し、論理回路１５からカウントアップパルスＵＰが出力された場合、そのカウント値Ｃをカウントアップするとともに、そのカウントアップに伴ってカウント値Ｃの繰り上がりが発生すればキャリー信号ＣＡＲＲＹを出力するＵ／Ｄカウンタ１６とを設け、発振器１７から出力される発振信号をＮ分周してビットクロックを生成し、そのビットクロックを相関器１１，１３に出力する分周制御部１８が、その発振信号を分周する際、Ｕ／Ｄカウンタ１６からボロー信号ＢＯＲＲＯＷが出力されれば、その発振信号の分周数を減らし、Ｕ／Ｄカウンタ１６からキャリー信号ＣＡＲＲＹが出力されれば、その発振信号の分周数を増やすように構成したので、少ない計算量で、適正なビットクロックを安定的に得ることができる効果を奏する。
【００４５】
即ち、この実施の形態１によれば、ビットクロック毎に算出する相関値が相関値Ａ，Ｂの２つで足りるため、従来のビットクロック同期回路よりも相関値の計算量が少なくなり、回路規模を小さくすることができる。
また、受信信号が歪んでいる場合や受信信号のＳＮ比が劣化している場合であっても、ビット区切り位置を示す信号（再生ビットクロック）が正しいビットの区切り位置の前後で揺らぐのをランダムウォークフィルタによって防ぐことができるため、適正なビットクロックを安定的に得ることができる。
【００４６】
また、この実施の形態１によれば、少ない計算量で、適正なビットクロックを安定的に得ることができるビットクロック同期回路２を用いて受信装置を構成しているので、データを正確に復号することができる受信装置を得ることができる効果を奏する。
【００４７】
また、この実施の形態１によれば、参照信号Ａが、１ビットの前半が“＋１”、１ビットの後半が“−１”の信号であり、参照信号Ｂが、１ビットの第一四半が“＋１”、１ビットの第二四半及び第三四半が“−１”、１ビットの第四四半が“＋１”の信号であるように構成したので、受信信号と参照信号Ａ，Ｂの乗算処理を実施することなく、加減算処理だけで相関値Ａ，Ｂを算出することが可能になり、計算量の削減を図ることができる効果を奏する。
【００４８】
この実施の形態１では、参照信号Ａが、１ビットの前半が“＋１”、１ビットの後半が“−１”の信号であり、参照信号Ｂが、１ビットの第一四半が“＋１”、１ビットの第二四半及び第三四半が“−１”、１ビットの第四四半が“＋１”の信号であるものを示したが、これは一例に過ぎず、例えば、参照信号Ａが、１ビットの前半が“−１”、１ビットの後半が“＋１”の信号であり、参照信号Ｂが、１ビットの第一四半が“−１”、１ビットの第二四半及び第三四半が“＋１”、１ビットの第四四半が“−１”の信号であっても、受信信号と参照信号Ａ，Ｂの乗算処理を実施することなく、加減算処理だけで相関値Ａ，Ｂを算出することが可能になる。
【００４９】
また、参照信号Ａが、１ビットの前半が“−１”、１ビットの後半が“＋１”の信号であり、参照信号Ｂが、１ビットの第一四半が“＋１”、１ビットの第二四半及び第三四半が“−１”、１ビットの第四四半が“＋１”の信号である場合や、
参照信号Ａが、１ビットの前半が“＋１”、１ビットの後半が“−１”の信号であり、参照信号Ｂが、１ビットの第一四半が“−１”、１ビットの第二四半及び第三四半が“＋１”、１ビットの第四四半が“−１”の信号である場合には、
この実施の形態１において、同符号と判定していた判定を異符号と判定し、異符号と判定していた判定を同符号と判定することで、同一の効果が得られるビットクロック同期回路を構成することができる。
【００５０】
なお、本願発明はその発明の範囲内において、実施の形態の任意の構成要素の変形、もしくは実施の形態の任意の構成要素の省略が可能である。
【符号の説明】
【００５１】
１  受信回路、２  ビットクロック同期回路、１１  相関器（第１の相関値算出手段）、１２  比較器（第１の相関値算出手段）、１３  相関器（第２の相関値算出手段）、１４  比較器（第２の相関値算出手段）、１５  論理回路（パルス出力手段）、１６  Ｕ／Ｄカウンタ（フィルタ）、１７  発振器、１８  分周制御部（ビットクロック生成手段）。
【図１】
0005665709.tif 000002
【図２】
0005665709.tif 000003