(57)【特許請求の範囲】
【請求項１】
第１の出力端子と第２の出力端子とを有する駆動回路と、
容量が可変できるオフセット調整用キャパシタと可変抵抗とを含む可変調整回路と、
入力端子と出力端子とを有し、前記第２の出力端子と前記入力端子との間に前記可変調整回路が接続されており、前記第１の出力端子と前記入力端子との間に接続される被測定キャパシタの静電容量と、前記可変調整回路の静電容量との差に応じた信号を出力する容量測定回路と、
前記可変抵抗の抵抗値を調整する第１の制御回路と、
前記オフセット調整用キャパシタの容量を調整する第２の制御回路と、
前記第１の制御回路で調整後の前記可変抵抗の抵抗値と前記第２の制御回路で調整後の前記オフセット調整用キャパシタの容量を記憶するメモリと、
を備え、
はじめに、前記第１の制御回路は、前記可変抵抗の抵抗値を最大値に設定し、
次に、前記第２の制御回路は、前記容量測定回路の出力信号がフルレンジの中心にくるように、前記オフセット調整用キャパシタの容量を調整し、
次に、前記第１の制御回路は、前記可変抵抗の抵抗値を前記被測定キャパシタに含まれる寄生抵抗の抵抗値に合わせるように、前記可変抵抗の抵抗値を調整することを特徴とする静電容量検出回路。
【請求項２】
前記オフセット調整用キャパシタと前記可変抵抗とは、直列に接続されていることを特徴とする請求項１に記載の静電容量検出回路。
【請求項３】
前記オフセット調整用キャパシタは、
所定の静電容量を有する複数のキャパシタと複数のスイッチとを有し、
前記複数のキャパシタのそれぞれには直列に前記複数のスイッチが接続され、
前記キャパシタと前記スイッチの直列回路のそれぞれが互いに並列に接続され、
前記複数のキャパシタの容量比は１：２：４：・・・：２ｎ（ｎは正の整数）であることを特徴とする請求項１または請求項２に記載の静電容量検出回路。
【請求項４】
前記第２の制御回路は、前記複数のスイッチのオンオフ制御と、このオンオフ制御に対応する前記容量測定回路の出力信号の取得とを繰り返すことにより、前記容量測定回路の出力信号がフルレンジの中心にくるように制御することを特徴とする請求項３に記載の静電容量検出回路。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載の静電容量検出回路を備えることを特徴とするタッチセンサの信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被測定キャパシタの静電容量を検出する静電容量検出回路などに関するものである。
【背景技術】
【０００２】
従来、この種の静電容量検出回路としては、例えば図１１に示すような発明が知られている（例えば特許文献１参照）。
この静電容量検出回路は、図１１に示すように、駆動回路１と、容量電圧変換回路２と、オフセット調整用キャパシタＣｃとを備え、被測定キャパシタＣｓの容量を測定するようになっている。
【０００３】
駆動回路１は、スイッチＳＷ１〜ＳＷ４と、出力端子１１、１２とを備えている。容量電圧変換回路２は、オペアンプＯＰ１と、積分コンデンサＣｆと、スイッチＳＷ５と、入力端子２１および出力端子２２と、を備えている。
オフセット調整用キャパシタＣｃは、静電容量が可変できる可変キャパシタからなり、駆動回路１の出力端子１２と容量電圧変換回路２の入力端子２１との間に接続されている。被測定キャパシタＣｓは、駆動回路１の出力端子１１と容量電圧変換回路２の入力端子２１との間に接続されるが、図１１示すように、直列に接続される寄生抵抗Ｒｓを含んでいる。
【０００４】
容量電圧変換回路２のスイッチＳＷ５は、図１２に示すように、例えばＮ型のＭＯＳトランジスタＭ１とＰ型のＭＯＳトランジスタＭ２とを並列に接続したＭＯＳスイッチで構成されている。
図示のように、Ｎ型のＭＯＳトランジスタＭ１のドレインとバルクとの間には寄生ダイオードＤ１があり、Ｎ型のＭＯＳトランジスタＭ１のソースとバルクとの間には寄生ダイオードＤ２がある。また、Ｐ型のＭＯＳトランジスタＭ２のソースとバルクとの間には寄生ダイオードＤ３があり、Ｐ型のＭＯＳトランジスタＭ２のドレインとバルクとの間には寄生ダイオードＤ４がある。
【０００５】
次に、従来回路の動作について、図面を参照して説明する。
従来回路では、図１３に示すように、「充電フェーズ」と「検出フェーズ」の動作がある。
このような動作により、被測定キャパシタＣｓとオフセット調整用キャパシタＣｃはそれぞれ充放電動作を行う。しかし、オフセット調整用キャパシタＣｃの充放電動作は、被測定キャパシタＣｓの充放電動作に比べて時定数が小さい。このため、電荷の移動は、被測定キャパシタＣｓに比べてオフセット調整用キャパシタＣｃの方が先に起こる。
【０００６】
この結果、「充電フェーズ」の動作から「検出フェーズ」の動作に切り換わる瞬間には、第１の場合と第２の場合の場合があり、これらの場合には以下の現象が生じる。
第１の場合は、スイッチＳＷ１、ＳＷ４がオンからオフに切り換わると同時に、スイッチＳＷ２、ＳＷ３がオフからオンに切り換わる場合である。このため、第１の場合は、駆動回路１の出力端子１１の出力電圧がＶＤＤ（Ｈｉｇｈ）からＶＳＳ（Ｌｏｗ）に切り換わると同時に、出力端子１２の出力電圧がＶＳＳ（Ｌｏｗ）からＶＤＤ（Ｈｉｇｈ）に切り換わる。この場合には、図１３の波形ａで示すように、その切り換わるときにノードＮの電圧（容量電圧変換回路２の入力端子２１の電圧）が一瞬だけＶＤＤを上回る。
【０００７】
第２の場合は、スイッチＳＷ１、ＳＷ４がオフからオンに切り換わると同時に、スイッチＳＷ２、ＳＷ３がオンからオフに切り換わる場合である。このため、第２の場合には、駆動回路１の出力端子１１の出力電圧がＶＳＳからＶＤＤに切り換わると同時に、出力端子１２の出力電圧がＶＤＤからＶＳＳに切り換わる。この場合には、図１３の波形ｂで示すように、その切り換わるときにノードＮの電圧が一瞬だけＶＳＳを下回る。
【０００８】
このため、ノードＮの電圧が波形ａで示すように変化する場合には、図１２の破線Ａで示すように、オフセット調整用キャパシタＣｃの電荷がＭＯＳトランジスタＭ２の寄生ダイオードＤ３を経由して電源側に抜けてしまう。一方、ノードＮの電圧が波形ｂで示すように変化する場合には、図１２の破線Ｂで示すように、ＭＯＳトランジスタＭ１の寄生ダイオードＤ１を経由して電源側からオフセット調整用キャパシタＣｃに対して電荷が供給される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−１１３１８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
この結果、容量−電圧変換に必要である被測定キャパシタＣｓ、オフセット調整用キャパシタＣｃ、および積分コンデンサＣｆの間の電荷保存則が成立しなくなるので、被測定キャパシタＣｓの測定精度が低下するという課題がある。
そこで、本発明の目的は、被測定キャパシタの測定精度の向上を図り、更に検出速度特性を向上した静電容量検出回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決して本発明の目的を達成するために、本発明は、以下のように構成される。
第１の発明は、第１の出力端子と第２の出力端子とを有する駆動回路と、容量が可変できるオフセット調整用キャパシタと可変抵抗とを含む可変調整回路と、入力端子と出力端子とを有し、前記第２の出力端子と前記入力端子との間に前記可変調整回路が接続されており、前記第１の出力端子と前記入力端子との間に接続される被測定キャパシタの静電容量と、前記可変調整回路の静電容量との差に応じた信号を出力する容量測定回路と、前記可変抵抗の抵抗値を調整する第１の制御回路と、前記オフセット調整用キャパシタの容量を調整する第２の制御回路と、前記第１の制御回路で調整後の前記可変抵抗の抵抗値と前記第２の制御回路で調整後の前記オフセット調整用キャパシタの容量を記憶するメモリと、を備え、はじめに、前記第１の制御回路は、前記可変抵抗の抵抗値を最大値に設定し、次に、前記第２の制御回路は、前記容量測定回路の出力信号がフルレンジの中心にくるように、前記オフセット調整用キャパシタの容量を調整し、次に、前記第１の制御回路は、前記可変抵抗の抵抗値を前記被測定キャパシタに含まれる寄生抵抗の抵抗値に合わせるように、前記可変抵抗の抵抗値を調整する。
第２の発明は、第１の発明において、前記オフセット調整用キャパシタと前記可変抵抗とは、直列に接続されている。
【発明の効果】
【００１２】
このように本発明では、オフセット調整用キャパシタと可変抵抗とを含む可変調整回路を備えるようにしたので、被測定キャパシタの測定精度の向上を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態構成を示す図である。
【図２】オフセット調整用キャパシタの具体的な構成を示す回路図である。
【図３】可変抵抗の第１の構成例を示す図である。
【図４】可変抵抗の第２の構成例を示す図である。
【図５】可変抵抗の第３の構成例を示す図である。
【図６】可変抵抗の第４の構成例を示す図である。
【図７】図１のノードＮの電圧変化を示す波形図である。
【図８】オフセット調整用キャパシタの調整手順を示すフローチャートである。
【図９】オフセット容量コードとＡＤＣコードと関係を説明する図である。
【図１０】可変抵抗の調整手順を示すフローチャートである。
【図１１】従来回路の構成を示す図である。
【図１２】スイッチの一例を示す図である。
【図１３】従来回路のノードＮの電圧変化を示す波形図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面を参照して説明する。
（実施形態の構成）
図１は、本発明の実施形態に係る静電容量検出回路の構成を示すブロック図である。
この実施形態に係る静電容量検出回路は、図１に示すように、駆動回路１と、可変調整回路４と、容量電圧変換回路２と、ＡＤ変換回路３と、制御回路５と、メモリ６と、を備えている。
ここで、この実施形態では、容量電圧変換回路２が容量測定回路に相当する。
【００１５】
また、この実施形態では、駆動回路１の出力端子１１と容量電圧変換回路２の入力端子２１との間に、被測定キャパシタ（被測定容量）Ｃｓを予め接続させておき、あるいは測定時に被測定キャパシタＣｓを接続させる。ただし、被測定キャパシタＣｓは、図１に示すように、例えば直列に接続される寄生抵抗Ｒｓを含んでいる。
ここで、被測定キャパシタＣｓは特に限定されないが、静電容量が変化するものであれば良く、例えば、タッチセンサのタッチパネル上の駆動ラインと検出ラインとの間の交差部に形成される静電容量がある。このときの寄生抵抗Ｒｓは、タッチパネル電極の寄生抵抗である。
【００１６】
駆動回路１は、図１に示すように、スイッチＳＷ１〜ＳＷ４と、２つの出力端子１１、１２とを備えている。
スイッチＳＷ１とスイッチＳＷ２は直列に接続され、スイッチＳＷ１の一端に高電位の電圧（例えば電源電圧ＶＤＤ）を印加し、スイッチＳＷ２の一端に低電位の電圧（例えば電源電圧ＶＳＳ）を印加している。そして、スイッチＳＷ１、ＳＷ２をオンオフ制御することにより、電源電圧ＶＤＤと電源電圧ＶＳＳとを出力端子１１から選択的に出力する。
【００１７】
スイッチＳＷ３とスイッチＳＷ４は直列に接続され、スイッチＳＷ３の一端に高電位の電圧を印加し、スイッチＳＷ４の一端に低電位の電圧を印加している。そして、スイッチＳＷ３、ＳＷ４をオンオフ制御することにより、電源電圧ＶＤＤと電源電圧ＶＳＳとを出力端子１２から選択的に出力する。
可変調整回路４は、オフセット調整用キャパシタＣｃの他に可変抵抗Ｒｃを含むものであり、この例ではオフセット調整用キャパシタＣｃと可変抵抗Ｒｃは直列接続されている。この可変調整回路４は、駆動回路１の出力端子１２と容量電圧変換回路２の入力端子２１との間に接続されている。オフセット調整用キャパシタＣｃは、例えば図２に示すように、静電容量が可変できるようになっている。
【００１８】
被測定キャパシタＣｓは、駆動回路１の出力端子１１と容量電圧変換回路２の入力端子２１と間に接続されている。
容量電圧変換回路２は、図１に示すように、オペアンプＯＰ１と、積分コンデンサＣｆと、スイッチＳＷ５と、を備えている。
オペアンプＯＰ１の反転入力端子（−）は入力端子２１に接続され、オペアンプＯＰ１の非反転入力端子（＋）は基準電圧ＶＣＯＭ（例えば０．５ＶＤＤ）が印加される。また、オペアンプＯＰ１の反転入力端子と出力端子との間には、積分コンデンサＣｆとスイッチＳＷ５との並列回路が接続されている。スイッチＳＷ５は、ＭＯＳトランジスタで構成するＭＯＳスイッチ（電子スイッチ）からなり、図１２に示すものなどを使用する。
【００１９】
ＡＤ変換回路３は、容量電圧変換回路２の出力電圧をＡＤ変換し、そのＡＤ変換した値（ＡＤＣコード）を出力する。
制御回路５は、後述のように、可変調整回路４の可変抵抗Ｒｃの抵抗値を調整するようになっており、その調整手順が予め格納されている。また、制御回路５は、後述のように、可変調整回路４のオフセット調整用キャパシタＣｃの静電容量値を調整するようになっており、その調整手順が予め格納されている。メモリ６は、制御回路５で調整後の可変抵抗Ｒｃの抵抗値及びオフセット調整用キャパシタＣｃの容量値を記憶するためのものである。
【００２０】
（オフセット調整用キャパシタの構成）
次に、オフセット調整用キャパシタＣｃの具体的な構成について、図２を参照して説明する。
オフセット調整用キャパシタＣｃは、図２に示すように、例えば１０個のキャパシタＣ０〜Ｃ９と、１０個のスイッチＳＷ０〜ＳＷ９とを備え、静電容量値が可変できるようになっている。
キャパシタＣ０〜Ｃ９とこれらに対応するスイッチＳＷ０〜ＳＷ９とは、それぞれ直列接続されて１０個の直列回路を構成し、この１０個の直列回路が並列に接続されている。そして、その並列接続された並列回路は可変抵抗Ｒｃに直列に接続されている。
【００２１】
キャパシタＣ０は基準容量を有する基準キャパシタとして機能し、キャパシタＣ１〜Ｃ９は容量値を可変させるための可変容量キャパシタとして機能する。
また、キャパシタＣ１〜Ｃ９の各容量値は、基準キャパシタであるキャパシタＣ０の基準容量値の２ｎ  （ｎは正の整数）倍となっている。この例では、Ｃ０＝０．１ｐＦであり、Ｃ１＝０．２ｐＦ、Ｃ２＝０．４ｐＦ、Ｃ３＝０．８ｐＦ・・・Ｃ９＝５１．２ｐＦである。
【００２２】
（可変抵抗の構成）
図３は、可変抵抗Ｒｃの第１構成例を示す。
この可変抵抗Ｒｃは、複数の抵抗の抵抗値をスイッチで切り換えるようになっている。このため、可変抵抗Ｒｃは、抵抗Ｒｋ１、Ｒｋ２、Ｒｋ３・・・Ｒｋｎと、これに対応するスイッチＳＷｋ１、ＳＷｋ２、ＳＷｋ３・・・ＳＷｋｎとが直列に接続され、これらの直列回路が並列に接続されている。
図４は、可変抵抗Ｒｃの第２構成例を示す。
この可変抵抗Ｒｃは、オン抵抗の異なるＭＯＳトランジスタからなるＭＯＳスイッチ（アナログスイッチ）を利用したものである。
このため、可変抵抗Ｒｃは、制御入力信号によりオンオフ制御されるｎ個のＭＯＳスイッチＭ１、Ｍ２、・・・Ｍｎを並列接続している。ＭＯＳスイッチＭ１、Ｍ２、・・・Ｍｎのそれぞれは、並列接続されるＮ型とＰ型のＭＯＳトランジスタと、インバータとからなる。
【００２３】
図５は、可変抵抗Ｒｃの第３構成例を示す。
この可変抵抗Ｒｃは、直列接続されるｎ個の抵抗Ｒ１、Ｒ２・・・Ｒｎと、（ｎ−１）個のスイッチＳＴ１、ＳＴ２・・・ＳＴｎ−１とを備えている。そして、スイッチＳＴ１、ＳＴ２・・・ＳＴｎ−１の各一端側は共通接続され、この共通接続部が抵抗Ｒ１の一端とオフセット調整用キャパシタＣｃとに接続されている。さらに、スイッチＳＴ１、ＳＴ２・・・ＳＴｎ−１の各他端側は、抵抗Ｒ１、Ｒ２・・・Ｒｎの各一端に接続されている。
図６は、可変抵抗Ｒｃの第４構成例を示す。
この可変抵抗Ｒｃは、直列接続されるｎ個の抵抗Ｒ１、Ｒ２・・・Ｒｎと、（ｎ−１）個のスイッチＳＴ１、ＳＴ２・・・ＳＴｎ−１とを備えている。そして、抵抗Ｒ１、Ｒ２・・・Ｒｎ−１の両端に、スイッチＳＴ１、ＳＴ２・・・ＳＴｎ−１がそれぞれ接続されている。
【００２４】
（実施形態の動作）
次に、この実施形態の検出動作について、図面を参照して説明する。
この実施形態が検出動作を開始すると、図１に示す駆動回路１および容量電圧変換回路２は、図７に示すように、「充電フェーズ」と「検出フェーズ」の動作を行う。
「充電フェーズ」の動作では、例えば、駆動回路１のスイッチＳＷ１、ＳＷ４がオン、スイッチＳＷ２、ＳＷ３がオフとなり、容量電圧変換回路２のスイッチＳＷ５がオンになる。このため、オフセット調整用キャパシタＣｃと被測定キャパシタＣｓが充電され、ノードＮの電圧（容量電圧変換回路２の入力端子２１の電圧）は、図７（Ａ）に示すように、基準電位すなわち、オペアンプＯＰ１の非反転入力端子の電圧（例えば０．５ＶＤＤ）になる。
【００２５】
「検出フェーズ」の動作では、駆動回路１のスイッチＳＷ１、ＳＷ４がオンからオフに切り換わると同時に、スイッチＳＷ２、ＳＷ３がオフからオンに切り換わり、かつ、スイッチＳＷ５がオンからオフに切り換わる。このとき、可変抵抗ＲｃがなければノードＮの電圧は電源電圧ＶＤＤを上回ってしまうおそれがあるが、可変抵抗ＲｃがあるためにノードＮの電圧を電源電圧ＶＤＤ以下に抑制することができる（図７（Ａ）参照）。
【００２６】
さらに、可変抵抗Ｒｃの抵抗値を寄生抵抗Ｒｓの抵抗値に合わせて最適化する、すなわち、被測定キャパシタＣｓと寄生抵抗Ｒｓの充放電時定数と、オフセット調整用キャパシタＣｃと可変抵抗Ｒｃの充放電時定数とを合わせることにより、図７（Ｂ）に示すように、ノードＮの電圧変動を大幅に抑制することができる。
このため、この実施形態をタッチパネルの電極間の静電容量の検出に適用する場合には、そのタッチパネルの全ての電極のキャパシタＣｓ、寄生抵抗Ｒｓに最適化したオフセット調整用キャパシタＣｃ、可変抵抗Ｒｃの値を個々に設定できるので、タッチ検出速度特性を最大限引き出すことができる。
【００２７】
このように、この実施形態では、可変抵抗Ｒｃを設けるようにした。このため「充電フェーズ」から「検出フェーズ」の動作に切り換わる瞬間に容量電圧変換回路２の入力電圧が電源電圧を越えることを防止し、スイッチＳＷ５を通じて電荷が電源に抜けてしまうことを防止できるため、容量−電圧変換に係る電荷の保存則が成立させることが可能となり、測定精度の向上を図ることができる。さらに、オフセット調整用キャパシタＣｃ、可変抵抗Ｒｃをタッチパネルの全ての電極に対して個々に最適化できるため、タッチ検出速度特性を最大に引き出すことができる。
【００２８】
（オフセット調整用キャパシタの調整）
次に、図１に示す制御回路５が行う図２に示すオフセット調整用キャパシタＣｃの調整の手順について、図８および図９を参照して説明する。
この調整は、この実施形態の出荷時、あるいは電源の投入時などに行う。
また、この調整例では、オフセット調整用キャパシタＣｃの選択に使用するオフセット容量コードは１０ビットとし、ＡＤ変換回路３のデジタル出力であるＡＤＣコードを１２ビットとして説明する（図９参照）。
図８において、ステップＳ１では、初期値として、オフセット調整用キャパシタＣｃのオフセット容量コードＣとしてＣ＝５１２を設定し、ステップ値（１回の動作に変化させる値）ＳとしてＳ＝２５６を設定する（図９参照）。
【００２９】
ステップＳ２では、オフセット調整用キャパシタＣｃに出力するオフセット容量コードＣの値を設定する。このときには、Ｃ＝５１２を設定する。この設定されたオフセット容量コードＣは、オフセット調整用キャパシタＣｃに出力される（例えば図２を参照）。
ステップＳ３では、ＡＤ変換回路３が出力するＡＤＣコードを取得する。このときには、ノイズを除去するために複数個のＡＤＣコードを取得し、これを平均したものをＡＤＣコードとして取得するものとする。
【００３０】
ステップＳ４では、その取得したＡＤＣコードが「２０４８」以上であるか否かを判定する。この判定の結果、ＡＤＣコードが「２０４８」以上である場合にはステップＳ５に進み、それ以外の場合にはステップＳ６に進む。
ステップＳ５では、選択入力コードＣが小さいため、Ｃ＝Ｃ＋Ｓとする。また、ステップＳ６では、選択入力コードＣが大きいため、Ｃ＝Ｃ−Ｓとする。
【００３１】
ここで、上記のようにステップＳ２において、オフセット容量コードＣとしてＣ＝５１２が入力されたときには、ステップＳ４においてＡＤＣコードが「２０４８」以上ではないためにステップＳ６に進む（図９参照）。
ステップＳ７では、ステップＳ１で設定されているステップ値Ｓを１／２にするために、Ｓ＝Ｓ／２の演算をする。これは、１ビット右にシフトすることに相当する。
【００３２】
ステップＳ８では、ステップＳ７で求めたステップ値Ｓが「１」以上かを判定する。この判定の結果、そのステップ値Ｓが「１」以上の場合にはステップＳ２〜Ｓ７の操作を繰り返し、ステップ値Ｓが「１」以下になったらその処理を終了する。
以上のように、このオフセット調整用キャパシタＣｃの調整では、バイナリサーチの要領でＡＤ変換回路３から出力されるＡＤＣコードをＡＤＣフルレンジの中心になるようにしたので、その調整時間を短縮できる。
【００３３】
（可変抵抗の調整）
次に、図１に示す制御回路５が行う可変抵抗Ｒｃの調整の手順について、図１０を参照して説明する。
この調整例では、Ａ／Ｄ変換回路３のデジタル出力であるＡＤＣコードを１２ビットとして説明する。
ステップＳ１１では、可変抵抗Ｒｃの抵抗値を最大値に設定する。
ステップＳ１２では、図８に示す手順によりオフセット調整用キャパシタＣｃのオフセット容量コードＣを調整し、この調整したオフセット容量コードＣを記憶する（ステップＳ１３）。
【００３４】
ステップＳ１４では、パネル容量値を測定し、ＡＤＣコードを取得する。
ステップＳ１５では、その取得したＡＤＣコードが「２０４８」付近であるか否かを判定する。この判定の結果、ＡＤＣコードが「２０４８」付近であると判定された場合には（Ｙｅｓ）、ステップＳ１６に進む。
ステップＳ１６では、可変抵抗Ｒｃの抵抗値を１ステップだけ減らすように可変抵抗Ｒｃに係るスイッチを制御し、ステップＳ１４に戻る。
【００３５】
その後、ステップＳ１５において、ＡＤＣコードが「２０４８」付近でないと判定された場合には（Ｎｏ）、ステップＳ１７に進む。
ステップＳ１７では、可変抵抗Ｒｃの抵抗値を１ステップだけ増やすように制御する。ステップＳ１８では、その調整された可変抵抗Ｒｃの抵抗値を図１に示すメモリ６に記憶し、可変抵抗Ｒｃの調整を終了する。
【００３６】
このような手順により、可変抵抗Ｒｃの抵抗値の調整を行うようにしたので、この実施形態をタッチパネルの電極間の静電容量の検出に適用する場合には、その検出速度特性を最大限引き出すことができる。
以上のように、この実施形態では、オフセット調整用キャパシタＣｃと可変抵抗Ｒｃを含む可変調整回路４を備えるようにしたので、被測定キャパシタＣｓの測定精度の向上を図ることができる。さらに、検出速度特性の向上を図ることができる。
【００３７】
（実施形態の適用例）
この実施形態は、測定対象となる被測定キャパシタＣｓは、特に問わないが、タッチセンサのタッチパネル上の駆動ラインと検出ラインとの間の交差部に形成される静電容量（容量結合）の測定に適用することができる。このため、この実施形態は、タッチセンサの信号処理回路に適用することができる。この場合には、該当タッチパネルのタッチ検出の精度と速度特性を最大限引き出すことができる。
【産業上の利用可能性】
【００３８】
本発明の静電容量検出回路は、例えば、タッチセンサの信号処理回路に適用できる上に、そのタッチセンサを含む表示装置にも適用することができる。
【符号の説明】
【００３９】
Ｃｃ・・・オフセット調整用キャパシタＣｃ
Ｃｓ・・・被測定キャパシタ
Ｒｃ・・・可変抵抗
Ｒｓ・・・寄生抵抗
１・・・駆動回路
２・・・容量電圧変換回路
３・・・ＡＤ変換回路
４・・・可変調整回路
５・・・制御回路
６・・・メモリ
【図１】
0005770596.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005770596.tif 000014