(57)【特許請求の範囲】
【請求項１】
第１の容量と、該第１の容量の一端と電圧入力端子との間に接続された第１のスイッチと、前記第１の容量の他端と第１のノードとの間に接続された第２のスイッチと、前記第１の容量の前記一端と基準電圧端子との間に接続された第３のスイッチと、前記第１の容量の前記他端と前記基準電圧端子との間に接続された第４のスイッチと、前記第１のノードと前記基準電圧端子の電圧より低い電圧の電源端子との間に接続された第２の容量と、前記第１のノードに非反転入力端子が接続され前記基準電圧端子に反転入力端子が接続されたオペアンプと、ゲートが該オペアンプの出力端子に接続されドレインが前記第１のノードに接続されソースが前記電源端子に接続された第１のトランジスタと、該第１のトランジスタとカレントミラー接続された第２のトランジスタとを備え、
前記第１および第２のスイッチがオン／オフするとき前記第３および第４のスイッチがオフ／オンするように前記第１乃至第４のスイッチを制御し、前記電圧入力端子と前記基準電圧端子との間に入力した入力電圧に比例した出力電流を前記第２のトランジスタのドレインから出力することを特徴とする電圧電流変換回路。
【請求項２】
請求項１に記載の電圧電流変換回路の前記出力電流を利用した電圧制御発振回路であって、
前記第１の容量と同じ製造バラツキをもった第２の容量を備え、該第２の容量に対して、前記出力電流に対応した電流による充電と放電の同一繰り返しを実行し、該繰り返しの単位時間を周期とする発振信号を生成することを特徴とする電圧制御発振回路。
【請求項３】
請求項２に記載の電圧制御発振回路において、
前記第２の容量に対して、前記出力電流に対応した第１の電流を第５のスイッチを介して充電する第１の電流源と、
前記第２の容量から、前記第１の電流と同じ第２の電流を第６のスイッチを介して放電する第２の電流源と、
前記第２の容量の電圧が第１の電圧に上昇すると前記第５のスイッチをオフして前記第６のスイッチをオンさせ、前記第２の容量の電圧が前記第１の電圧より低い第２の電圧に低下すると前記第６のスイッチをオフして前記第５のスイッチをオンさせる動作を繰り返す制御手段と、
を備えることを特徴とする電圧制御発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタを利用した電圧電流変換回路およびその電圧電流変換回路を用いた電圧制御発振回路に関する。
【背景技術】
【０００２】
電圧電流変換回路として使用される抵抗素子は、半導体ウエハプロセスによる生産において出来上がり抵抗値で±２０％程度の製造バラツキがあるところから、抵抗値の精度を上げるために、その抵抗素子を実現する手段としてスイッチトキャパシタが使用される。このスイッチトキャパシタを利用した電圧電流変換回路として図３に示す回路がある。この電圧電流変換回路は、入力電圧Ｖinを、オペアンプＯＰ２とＮＭＯＳトランジスタＭ３により構成されるボルテージホロワ回路に入力させることよって、ノードＮ４に入力電圧Vinと等しい電圧Ｖ１を生成させ、この電圧Ｖ１を、交互にオン／オフするスイッチＳＷ７，ＳＷ８と容量Ｃｓにより構成されるスイッチトキャパシタからなる等価抵抗Ｒに印加することにより、変換電流ＩREFを、
0005802095.tif 000002
として出力させるものである。ｆCLKはスイッチＳＷ７，ＳＷ８をオン／オフ駆動するクロックの周波数である（スイッチトキャパシタについては、例えば、非特許文献１参照）。
【０００３】
このように、入力電圧Ｖinと容量Ｃｓとクロック周波数ｆCLKに依存した出力電流ＩREFを得ることができる。容量Ｃｓとクロック周波数ｆCLKは一定であるので、結局、入力電圧Ｖinに比例した電流ＩREFを得ることができる。
【０００４】
なお、容量ＣBはスイッチＳＷ７，ＳＷ８のスイッチングによって生じる高周波成分を減衰平滑させるためのものである。オペアンプＯＰ２は、バーチャルショートとなるように動作するが、実際のオペアンプでは周波数特性に上限が存在するため、スイッチの過渡的な応答に追随できなくなるとバーチャルショートに誤差が発生する。容量ＣBは過渡状態を平滑化することで、出力電流ＩREFを平滑し、出力電流ＩREFの誤差も減らす効果がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Behzad Razavi著／黒田忠広監訳、「アナログＣＭＯＳ集積回路の設計  応用編」、４９７頁、丸善、平成１５年３月３０日。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、図３に示した電圧電流変換回路は、スイッチＳＷ７，ＳＷ８をＭＯＳトランジスタで構成する際に、その寄生容量Ｃｃ、Ｃｄが容量Ｃｓに追加されることになるので、容量Ｃｓの見かけ上の値が本来の容量値からずれてしまう。このように容量Ｃｓの値がずれると、高精度な周波数ｆCLKのクロックを用いてスイッチトキャパシタを構成しても、出力電流ＩREFの値が目標値からずれてしまうことになる。
【０００７】
また、このようにスイッチトキャパシタ容量Ｃｓと同じデバイス構造の負荷容量ＣLを用い、前記した電圧電流変換回路で生成した電流ＩREFを基にした電流を、その負荷容量ＣLに充放電させることにより機能する電圧制御発振回路を構成すると、容量Ｃｓと容量ＣLは同じデバイス構造であるので同一半導体集積回路内では容量バラツキはキャンセルされるため発振周波数のバラツキも生じない（後記）が、電流ＩREFそのものに前記寄生容量に起因するズレが生じているため、高精度な周波数を発振する電圧制御発振回路を構成することは出来なかった。
【０００８】
本発明の目的は、入力電圧に正確に対応した値の出力電流を得ることができる電圧電流変換回路およびその電圧電流変換回路で生成した電流を用いて高精度な発振周波数を得ることができるようにした電圧制御発振回路を提供することでる。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１にかかる発明の電圧電流変換回路は、第１の容量と、該第１の容量の一端と電圧入力端子との間に接続された第１のスイッチと、前記第１の容量の他端と第１のノードとの間に接続された第２のスイッチと、前記第１の容量の前記一端と基準電圧端子との間に接続された第３のスイッチと、前記第１の容量の前記他端と前記基準電圧端子との間に接続された第４のスイッチと、前記第１のノードと前記基準電圧端子の電圧より低い電圧の電源端子との間に接続された第２の容量と、前記第１のノードに非反転入力端子が接続され前記基準電圧端子に反転入力端子が接続されたオペアンプと、ゲートが該オペアンプの出力端子に接続されドレインが前記第１のノードに接続されソースが前記電源端子に接続された第１のトランジスタと、該第１のトランジスタとカレントミラー接続された第２のトランジスタとを備え、前記第１および第２のスイッチがオン／オフするとき前記第３および第４のスイッチがオフ／オンするように前記第１乃至第４のスイッチを制御し、前記電圧入力端子と前記基準電圧端子との間に入力した入力電圧に比例した出力電流を前記第２のトランジスタのドレインから出力することを特徴とする。
請求項２にかかる発明の電圧制御発振回路は、請求項１に記載の電圧電流変換回路の前記出力電流を利用した電圧制御発振回路であって、前記第１の容量と同じ製造バラツキをもった第２の容量を備え、該第２の容量に対して、前記出力電流に対応した電流による充電と放電の同一繰り返しを実行し、該繰り返しの単位時間を周期とする発振信号を生成することを特徴とする。
請求項３にかかる発明は、請求項２に記載の電圧制御発振回路において、前記第２の容量に対して、前記出力電流に対応した第１の電流を第５のスイッチを介して充電する第１の電流源と、前記第２の容量から、前記第１の電流と同じ第２の電流を第６のスイッチを介して放電する第２の電流源と、前記第２の容量の電圧が第１の電圧に上昇すると前記第５のスイッチをオフして前記第６のスイッチをオンさせ、前記第２の容量の電圧が前記第１の電圧より低い第２の電圧に低下すると前記第６のスイッチをオフして前記第５のスイッチをオンさせる動作を繰り返す制御手段と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明の電圧電流変換回路によれば、スイッチトキャパシタのスイッチ寄生容量が等価抵抗に影響を与えないので、入力電圧に正確に対応した出力電流を生成させることができる。また、スイッチトキャパシタを構成する容量Ｃｓと同じプロセスで製造した同じデバイス構造の負荷容量ＣLを用い、電圧電流変換回路で生成した電流ＩREFを基にした電流を、その容量ＣLに充放電させることにより機能する電圧制御発振回路を構成する場合でも、電流ＩREFそのものにスイッチ寄生容量によるバラツキが生じないため、高精度な周波数信号を発振する電圧制御発振回路を実現できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例の電圧電流変換回路の回路図である。
【図２】本発明の実施例の電圧制御発振回路の回路図である。
【図３】従来の電圧電流変換回路の回路図である。
【発明を実施するための形態】
【００１２】
＜第１の実施例＞
図１に本発明の第１の実施例の電圧電流変換回路１０を示す。電圧入力端子１とノードＮ１の間にスイッチＳＷ１、容量Ｃｓ、スイッチＳＷ２が順次ノードＮ２，Ｎ３を介して接続され、ノードＮ２と基準電圧端子２との間にスイッチＳＷ３が接続され、ノードＮ３と基準電圧端子２との間にスイッチＳＷ４が接続され、これらによりスイッチトキャパシタが構成されている。そして、オペアンプＯＰ１の非反転入力端子にノードＮ１が接続され、反転入力端子に基準電圧端子２が接続されている。このオペアンプＯＰ１の出力端子にはＮＭＯＳトランジスタＭ１のゲートが接続され、そのトランジスタＭ１のドレインがノードＮ１に接続さている。また、ノードＮ１と電源端子３（接地）との間には高周波成分減衰平滑用の容量ＣBが接続されている。ＮＭＯＳトランジスタＭ２は電流ＩREFの出力用であり、トランジスタＭ１とカレントミラー接続されている。
【００１３】
本実施例では、スイッチＳＷ１，ＳＷ２がオン／オフするときはスイッチＳＷ３，ＳＷ４がオフ／オフする。このオン、オフのタイミングは、クロック周波数ｆCLKで行われる。また、オペアンプＯＰ１とトランジスタＭ１によって、ノードＮ１の電圧が基準電圧端子２に印加された基準電圧ＶREFに一致するように、動作する。そして、このときのトランジスタＭ１のドレイン電流は、入力電圧Ｖinに比例した電圧であり、カレントミラー比が１：１のときは、トランジスタＭ２の出力電流ＩREFも同じである。このときの出力電流ＩREFは、前記した式（１）で表される。
【００１４】
ここで、スイッチＳＷ１の電圧入力端子１の側の寄生容量、スイッチＳＷ３，ＳＷ４の基準電圧端子２の側の寄生容量は、いずれも電圧源に接続されるため、無関係となる。また、スイッチＳＷ２のノードＮ１の側の寄生容量は、容量ＣBと合成されるため、無関係となる。また、スイッチＳＷ１，ＳＷ３のノードＮ２側と電源端子３（接地）との間の寄生容量Ｃａは、スイッチＳＷ１がオンのときは入力電圧Ｖinで充電され、スイッチＳＷ３がオンすることで放電される。よって、寄生容量Ｃａに蓄積される電荷はトランジスタＭ１へ流れないため、出力電流ＩREFに影響を与えることはない。また、ノードＮ３の電圧は、オペアンプオＯＰ１により固定されるため、スイッチＳＷ２，ＳＷ４のノードＮ３側と電源端子３（接地）との間の寄生容量Ｃｂへ蓄積される電荷量は変化せず、出力電流ＩREFへの影響はない。また、スイッチＳＷ３，ＳＷ４がオンしたとき、容量Ｃｓの両端が短絡となり、寄生容量Ｃａ，Ｃｂともに、基準電圧ＶREFとなるため、無関係となる。よって、本実施例では、入力電圧Ｖinに正確に比例した出力電流ＩREFを得ることができる。
【００１５】
＜第２の実施例＞
図２に図１の電圧電流変換回路１０で得られる電流ＩREFを利用した電圧制御発振回路２０を示す。電圧制御発振回路２０は、電流Ｉ１，Ｉ２（Ｉ１＝Ｉ２）を供給する電流源Ｉ１，Ｉ２と、負荷容量ＣLと、その負荷容量ＣLの電圧ＶＣが基準電圧Ｖｒ１より高くなれば出力電圧を“Ｈ”にする比較器ＣＰ１と、負荷容量ＣLの電圧ＶＣが基準電圧Ｖｒ２より低くなれば出力電圧を“Ｈ”にする比較器ＣＰ２と、比較器ＣＰ１の出力が“Ｈ”になるとセットされ、比較器ＣＰ２の出力が“Ｈ”になるとリセットされるＳＲフリップフロップ回路ＳＲＦＦと、ＳＲフリップフロップ回路ＳＲＦＦがセットされるとオンして負荷容量ＣLを電流Ｉ１で充電するスイッチＳＷ５と、ＳＲフリップフロップ回路ＳＲＦＦがリセットされるとオンして負荷容量ＣLを電流Ｉ２で放電するスイッチＳＷ６とで構成されている。
【００１６】
本実施例では、電圧電流変換回路１０によって入力電圧Ｖinに比例した電流ＩREFが得られ、この電流ＩREFに対応した電流が電流源Ｉ１，Ｉ２の電流Ｉ１，Ｉ２となる。そして、電流Ｉ１，Ｉ２が大きくなると、負荷容量ＣLの電圧ＶＣが基準電圧Ｖｒ１に上昇するまでの充電時間と、基準電圧Ｖｒ２に降下するまでの放電時間がそれぞれ短くなるので、ＳＲフリップフロップ回路２５のＱ端子から得られる出力信号の周波数ｆoutは、高くなる。電流Ｉ１，Ｉ２が小さくなると、その周波数ｆoutは低くなる。よって、入力電圧Ｖinを高くすると、発振周波数ｆoutが高くなり、入力電圧Ｖinを低くすると、発振周波数ｆoutが低くなるような電圧制御発振動作を行う。
【００１７】
ここで、ΔＶ＝Ｖｒ１−Ｖｒ２として、負荷容量ＣLを流れる電流Ｉによって電圧ΔＶだけ変化する時間ｔは、
0005802095.tif 000003
となる。充電時間と放電時間の合計時間が１周期となるから、発振周波数ｆoutは、
0005802095.tif 000004
となる。ここで、電流ＩはＩREFに比例した電流であるので、
0005802095.tif 000005
であり、出力電流ＩREFは、前記した式（１）で与えられるので、
0005802095.tif 000006
となり、発振周波数ｆoutは、
0005802095.tif 000007
となる。
【００１８】
よって、電圧電流変換回路１０で用いた容量Ｃｓと電圧制御発振回路２０の負荷容量ＣLを、同一基板内に構成することで同じデバイス構造にすれば、それら容量Ｃｓ，ＣLの値の製造バラツキは同じ割合となり、式（６）中のＣｓ／ＣLの値は、製造バラツキによらず一定となる。このため、電圧制御発振回路２０の発振振周波数foutにそのバラツキの影響は現れず、電圧制御発振回路２０は入力電圧Ｖinに対応した高精度な周波数で発振するようになる。
【００１９】
なお、以上では基準電圧端子２に基準電圧ＶREFを印加したが、トランジスタＭ１，Ｍ２のソース電圧が負電圧であれば、この基準電圧端子２を０Ｖにしてもよい。つまり、基準電圧端子２は電源端子３（接地）よりも高い電圧であればよい。
【符号の説明】
【００２０】
１０：電圧電流変換回路、１：電圧入力端子、２：基準電圧端子、３：電源端子（接地）
２０：電圧制御発振回路
【図１】
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【図２】
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【図３】
0005802095.tif 000010