(57)【特許請求の範囲】
【請求項１】
上位の制御回路から供給されるパルス列信号を入力とする１次側回路と、
前記１次側回路から供給される前記パルス列信号をパワー半導体素子のゲート駆動信号とし、当該ゲート駆動信号に基づいて前記パワー半導体素子をオン・オフ駆動する２次側回路と、
前記ゲート駆動信号を前記２次側回路から前記１次側回路へフィードバックさせるフィードバック回路と、
前記１次側回路に設けられ、前記フィードバック回路によるフィードバック信号が前記１次側回路側のパルス列信号と不一致となる状態が一定期間以上継続することを検出する検出回路と、
を有する駆動回路を搭載し、
前記検出回路は、前記フィードバック信号に応じて充放電動作を行う充放電回路と、前記充放電回路の出力電圧を、前記一定期間に対応するように設定された基準電圧と比較する比較回路と、を有する
ことを特徴とする駆動回路基板。
【請求項２】
前記充放電回路は、抵抗素子と容量素子とを直列に接続した回路を有し、
前記フィードバック信号が非アクティブ状態のとき、前記抵抗素子を介して前記容量素子を充電し、前記フィードバック信号がアクティブ状態のとき、前記容量素子に蓄積された電荷を放電する
ことを特徴とする請求項１に記載の駆動回路基板。
【請求項３】
前記フィードバック回路は、前記２次側回路側に設けられた発光ダイオードと、前記１次側回路側に設けられたフォトトランジスタとからなるフォトカプラを有し、
前記フォトトランジスタは、前記容量素子に対して並列に接続され、前記フィードバック信号がアクティブ状態のときに導通状態となって前記容量素子に蓄積された電荷を放電する
ことを特徴とする請求項２に記載の駆動回路基板。
【請求項４】
前記検出回路の検出信号は前記制御回路に供給され、
前記制御回路は、前記制御回路から前記１次側回路へのパルス列信号の供給状態から前記検出回路の検出信号が有効であるか否かを判定し、有効であると判定した場合に、前記１次側回路に対する前記パルス列信号の供給を停止する
ことを特徴とする請求項１〜３のいずれか１項に記載の駆動回路基板。
【請求項５】
前記パルス列信号は、一定の周波数で変化する搬送波を使用したパルス幅変調信号である
ことを特徴とする請求項１〜３のいずれか１項に記載の駆動回路基板。
【請求項６】
パワー半導体素子を搭載したパワー半導体モジュールと、
前記パワー半導体素子を駆動する駆動回路を搭載した駆動回路基板と、を有しており、
前記駆動回路は、
上位の制御回路から供給されるパルス列信号を入力とする１次側回路と、
前記１次側回路から供給される前記パルス列信号をパワー半導体素子のゲート駆動信号とし、当該ゲート駆動信号に基づいて前記パワー半導体素子をオン・オフ駆動する２次側回路と、
前記ゲート駆動信号を前記２次側回路から前記１次側回路へフィードバックさせるフィードバック回路と、
前記１次側回路に設けられ、前記フィードバック回路によるフィードバック信号が前記１次側回路側のパルス列信号と不一致となる状態が一定期間以上継続することを検出する検出回路と、を有し、
前記検出回路は、前記フィードバック信号に応じて充放電動作を行う充放電回路と、前記充放電回路の出力電圧を、前記一定期間に対応するように設定された基準電圧と比較する比較回路と、を有する
ことを特徴とするパワーユニット。
【請求項７】
パワー半導体素子を搭載したパワー半導体モジュールと、
前記パワー半導体素子を駆動する駆動回路を搭載した駆動回路基板と、を有するパワーユニットを備えており、
前記駆動回路は、
上位の制御回路から供給されるパルス列信号を入力とする１次側回路と、
前記１次側回路から供給される前記パルス列信号をパワー半導体素子のゲート駆動信号とし、当該ゲート駆動信号に基づいて前記パワー半導体素子をオン・オフ駆動する２次側回路と、
前記ゲート駆動信号を前記２次側回路から前記１次側回路へフィードバックさせるフィードバック回路と、
前記１次側回路に設けられ、前記フィードバック回路によるフィードバック信号が前記１次側回路側のパルス列信号と不一致となる状態が一定期間以上継続することを検出する検出回路と、を有し、
前記検出回路は、前記フィードバック信号に応じて充放電動作を行う充放電回路と、前記充放電回路の出力電圧を、前記一定期間に対応するように設定された基準電圧と比較する比較回路と、を有する
ことを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路基板、パワーユニットおよび電力変換装置に関する。
【背景技術】
【０００２】
直流電力を交流電力に変換する機能、あるいは、交流電力を直流電力に変換する機能を有する電力変換装置がある。近年、この種の電力変換装置の高出力密度化が求められ、それに伴って電力変換装置の小型化・軽量化が進んでいる。そして、電力変換装置において、パワー半導体素子を搭載したパワー半導体モジュール、コンデンサ、バスバーなどの部品を一体化したパワーユニットの小型化が進むにつれて、パワー半導体素子を駆動するための駆動回路（パワー半導体素子の駆動回路）を搭載する駆動回路基板の小型化のニーズが高まっている。
【０００３】
ところで、パワー半導体素子の駆動回路には、パワー半導体素子のターンオン、ターンオフを制御するための回路の他に、パワー半導体素子や駆動回路の異常を検出するための回路が搭載されている。パワー半導体素子や駆動回路の異常を検出する従来技術として、特許文献１に記載の技術や特許文献２に記載の技術がある。
【０００４】
特許文献１には、パワー半導体素子を駆動する２次側(高圧側)回路にコンパレータを設け、パワー半導体素子のゲート電圧がコンパレータの基準電圧よりも高いか否かを判断し、その判断結果をフォトカプラトランジスタによって１次側(低圧側)回路にフィードバックする技術が記載されている。また、特許文献２には、高圧側回路であるゲート駆動回路に、ゲート電圧判別部とゲート電流判別部とを設け、これらの判別部から出力されるゲート電圧フィードバックパルスおよびゲート電流フィードバックパルスを基にゲートフィードバックパルスを作成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−２９８７８６号公報
【特許文献２】特開２００９−１６５３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、特許文献１，２に記載の従来技術はいずれも、高圧側回路である２次側回路において、パワー半導体素子やゲート駆動回路の異常を検出する回路構成を採っている。そのため、２次側回路の回路規模が大型化するとともに、高耐圧の回路素子を必要とする。したがって、従来技術に係るパワー半導体素子の駆動回路は、回路素子の基板占有面積が大きくなるため、当該駆動回路を搭載する駆動回路基板の小型化に適さない。
【０００７】
そこで、本発明は、小型化に適したパワー半導体素子の駆動回路を搭載した駆動回路基板、当該駆動回路基板を有するパワーユニットおよび当該パワーユニットを備える電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、例えば特許請求の範囲に記載の構成を採用する。
本願は、上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、
上位の制御回路から供給されるパルス列信号を入力とする１次側回路と、
前記１次側回路から供給される前記パルス列信号をパワー半導体素子のゲート駆動信号とし、当該ゲート駆動信号に基づいて前記パワー半導体素子をオン・オフ駆動する２次側回路と、
前記ゲート駆動信号を前記２次側回路から前記１次側回路へフィードバックさせるフィードバック回路と、
前記１次側回路に設けられ、前記フィードバック回路によるフィードバック信号が前記１次側回路側のパルス列信号と不一致となる状態が一定期間以上継続することを検出する検出回路と、
を有する駆動回路を搭載し、
前記検出回路は、前記フィードバック信号に応じて充放電動作を行う充放電回路と、前記充放電回路の出力電圧を、前記一定期間に対応するように設定された基準電圧と比較する比較回路とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、２次側回路の回路構成を簡素化できるとともに、回路素子の基板占有面積を全体的に低減できるため、駆動回路基板および当該駆動回路基板を有するパワーユニットの小型化を図ることができる。また、当該パワーユニットを用いることで、パワーユニットを有する電力変換装置の小型化を図ることができる。
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１０】
【図１】パワー半導体素子の駆動回路の基本的な構成を示すブロック図の例である。
【図２】パワーユニットおよび電力変換装置の構成の概略を示す斜視図の例である。
【図３】参考例に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。
【図４】参考例に係るパワー半導体素子の駆動回路の動作タイミングを示すタイミングチャートの例である。
【図５】パワー半導体素子の駆動回路を制御基板に搭載した際の制御基板上における１次側回路および２次側回路の配置のイメージを示す概略平面図の例である。
【図６】実施例１に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。
【図７】実施例１に係るパワー半導体素子の駆動回路の動作タイミングを示すタイミングチャートの例である。
【図８】部品の基板搭載面積の低減効果について説明する部品の基板搭載イメージ図の例であり、図８Ａに参考例の場合を示し、図８Ｂに実施例１の場合を示す。
【図９】実施例２に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。
【図１０】実施例３に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。
【図１１】実施例４に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。
【発明を実施するための形態】
【００１１】
以下、本発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本発明は実施形態に限定されるものではない。本明細書および図面において、同一の構成要素又は実質的に同一の機能を有する構成要素には同一の符号を付することとし、重複する説明は省略する。
【００１２】
＜電力変換装置＞
電力変換装置は、直流電力を交流電力に変換するインバータの機能、あるいは、交流電力を直流電力に変換するコンバータの機能を有する。この種の電力変換装置は、例えば、蓄電池などに蓄えられたエネルギーを使って、サーバなどの負荷に対して交流の電力を途切れることなく供給することを目的とした無停電電源装置（Uninterruptible Power System：ＵＰＳ）に用いられる。但し、ここで例示した用途は一例であって、無停電電源装置への用途に限られるものではない。
【００１３】
［パワー半導体素子の駆動回路の基本的な構成］
先ず、電力変換装置における主回路のパワー半導体素子の駆動回路の基本的な構成について説明する。図１は、パワー半導体素子の駆動回路の基本的な構成を示すブロック図の例である。
【００１４】
図１において、パワー半導体素子の駆動回路１は、上アームパワー半導体素子２を駆動する上アーム駆動回路４と、下アームパワー半導体素子３を駆動する下アーム駆動回路５と、上位の制御回路６とを有する構成となっている。以下、パワー半導体素子の駆動回路１を単に駆動回路１と記述する場合もある。
【００１５】
上アームパワー半導体素子２および下アームパワー半導体素子３は、高電圧の電源電圧をゲート電圧に応じてスイッチングするスイッチング素子である。パワー半導体素子２，３としては、電圧駆動型の素子の一例である、絶縁ゲートバイポーラトランジスタ（Insulated Bipolar Transistor：ＩＧＢＴ）などを用いることができる。
【００１６】
上アームパワー半導体素子２および下アームパワー半導体素子３は、電力変換装置における主回路であり、高電位側電源と低電位側電源との間に直列に接続されている。すなわち、上アームパワー半導体素子２のドレインが高電位側電源に接続され、下アームパワー半導体素子３のソースが低電位側電源に接続され、上アームパワー半導体素子２のソースと下アームパワー半導体素子３のドレインとが共通に接続されて出力端ＯＵＴとなっている。そして、出力端ＯＵＴに導出される電圧（出力電圧）が不図示の負荷に供給されることになる。
【００１７】
上アーム駆動回路４は、低圧側回路である１次側回路４１と、高圧側回路である２次側回路４２とから構成されている。同様に、下アーム駆動回路５は、１次側回路５１と２次側回路５２とから構成されている。１次側回路４１，５１と２次側回路４２，５２との間には、両者間で信号を電気的に絶縁しつつ伝送する伝送手段４３，５３が設けられている。
【００１８】
伝送手段４３，５３としては、例えば、発光ダイオードとフォトトランジスタとの組み合わせからなる周知のフォトカプラを用いることができる。フォトカプラは、高電圧やノイズから回路を保護し、電気的な絶縁による安全性や伝送する信号の精度を保障することができる。但し、フォトカプラは、信号を電気的に絶縁しつつ伝送する手段の一例であって、伝送手段４３，５３としてはフォトカプラに限られるものではない。
【００１９】
上位の制御回路６は、上アーム駆動回路４および下アーム駆動回路５に対して、これらを制御するためのパルス列信号を供給する。パルス列信号は、例えば、一定の周波数で変化する搬送波を使用したパルス幅変調（Pulse Width Modulation：ＰＷＭ）信号（以下、「ＰＷＭ信号」と記述する）である。パルス列信号がＰＷＭ信号である場合、搬送波の周波数を高くすることにより、制御の精度を高めることができる。
【００２０】
上アーム駆動回路４および下アーム駆動回路５において、１次側回路４１，５１は、上位の制御回路６から供給されるＰＷＭ信号を入力とする。このＰＷＭ信号は、伝送手段４３，５３によって電気的に絶縁されて１次側回路４１，５１から２次側回路４２，５２へ伝送される。２次側回路４２，５２は、１次側回路４１，５１から供給されるＰＷＭ信号をパワー半導体素子２，３のゲート駆動信号とし、当該ゲート駆動信号に基づいてパワー半導体素子２，３をオン・オフ駆動する。
【００２１】
パワー半導体素子２，３のゲート駆動信号は、１次側回路４１，５１から供給されるＰＷＭ信号に対応するパルス列信号である。ここで、２次側回路４２，５２を構成する回路素子（例えば、抵抗素子）やパワー半導体素子２，３に異常があると、パルス列信号であるゲート駆動信号にパルスの欠落（欠損）が発生する場合がある。以下では、ゲート駆動信号のパルスが欠落（欠損）する現象を「パルス欠相」と呼称する。
【００２２】
ゲート駆動信号にパルス欠相が発生するということは、ゲート駆動信号の波形が時間軸方向のある区間でＰＷＭ信号の波形と一致しない、即ち不一致であるということである。そして、上位の制御回路６から供給されるＰＷＭ信号と波形が一致しないゲート駆動信号によってパワー半導体素子２，３を駆動すると、ＰＷＭ信号に対応した正常な駆動を行えないことになる。
【００２３】
そのため、上アーム駆動回路４および下アーム駆動回路５は、ゲート駆動信号のパルス欠相を検出する不図示の検出回路（以下、「パルス欠相検出回路」と記述する）を備えている。このパルス欠相検出回路は、ゲート駆動信号とＰＷＭ信号とが不一致となる状態が一定期間以上継続することをもって、ゲート駆動信号にパルス欠相が生じたことを検出する。そして、パルス欠相検出回路は、ゲート駆動信号のパルス欠相を検出すると、パルス欠相検出信号を制御回路６に供給する。
【００２４】
ところで、制御回路６からは、上アーム駆動回路４および下アーム駆動回路５に対してＰＷＭ信号が常に供給される訳ではなく、ＰＷＭ信号が供給されない場合もある。このように、制御回路６からＰＷＭ信号が供給されない場合にも、パルス欠相検出回路は、ゲート駆動信号とＰＷＭ信号とが不一致となる状態が一定期間以上継続すると判断し、パルス欠相検出信号を出力することになる。しかし、このときのパルス欠相検出信号は、制御回路６からＰＷＭ信号が供給されない場合の検出信号であって、２次側回路４２，５２を構成する回路素子やパワー半導体素子２，３の異常に起因する検出信号ではない。
【００２５】
そこで、制御回路６は、上アーム駆動回路４や下アーム駆動回路５のパルス欠相検出回路からパルス欠相検出信号が供給されると、先ず、上アーム駆動回路４および下アーム駆動回路５の１次側回路４１，５１へ供給するＰＷＭ信号の供給状態からパルス欠相検出信号が有効であるか否かを判定する。ここで、「ＰＷＭ信号の供給状態」とは、上アーム駆動回路４（１次側回路４１）および下アーム駆動回路５（１次側回路５１）に対してＰＷＭ信号（パルス列信号）を供給する状態であるか、ＰＷＭ信号を供給しない状態であるかを言う。
【００２６】
制御回路６は、パルス欠相検出信号が供給されたときのＰＷＭ信号の供給状態が、ＰＷＭ信号を供給しない状態である場合には、パルス欠相検出信号が２次側回路４２，５２を構成する回路素子やパワー半導体素子２，３の異常に起因しない検出信号であるため、パルス欠相検出信号を無効と判定する。また、制御回路６は、パルス欠相検出信号が供給されたときのＰＷＭ信号の供給状態が、ＰＷＭ信号を供給する状態である場合には、パルス欠相検出信号が２次側回路４２，５２を構成する回路素子やパワー半導体素子２，３の異常に起因する検出信号であるため、パルス欠相検出信号を有効と判定する。そして、この場合には、制御回路６は、１次側回路４１，５１へのＰＷＭ信号の供給を停止する。
【００２７】
［パワーユニットおよび電力変換装置の構成］
次に、パワーユニットおよび電力変換装置の構成について説明する。図２は、パワーユニットおよび電力変換装置の構成の概略を示す斜視図の例である。
【００２８】
図２において、パワーユニット１０は、先述したパワー半導体素子２，３と、平滑コンデンサ１１と、受熱ブロック１２と、ヒートパイプ１３と、放熱フィン１４と、バスバー１５と、ヒューズ１６ｎ、１６ｐなどの部品を一体化して構成された単位ユニットである。受熱ブロック１２は、パワー半導体素子２，３を搭載したパワー半導体モジュール１７を両側から挟むように設けられている。ヒートパイプ１３は、受熱ブロック１２に内蔵されている。放熱フィン１４は、ヒートパイプ１３の熱を逃がす作用をなす。バスバー１５は、パワー半導体素子２，３と平滑コンデンサ１１とを接続するための部材である。ヒューズ１６ｎ、１６ｐは、バスバー１５に接続されている。
【００２９】
パワーユニット１０にはさらに、制御基板２０が取り付けられている。制御基板２０は、先述したパワー半導体素子の駆動回路１を搭載した駆動回路基板である。制御基板２０の幅（図のＸ方向のサイズ）によってパワーユニット１０の幅（図のＸ方向のサイズ）が決まる。したがって、制御基板２０を小型化、特に狭幅化できれば、パワーユニット１０を狭幅化できることになる。
【００３０】
電力変換装置３０は、上記構成のパワーユニット１０を複数個用いて、冷却風を排出するためのファンユニット３１や、電力変換装置３０の受動部品３２などを組み合わせることによって構成されている。本例の場合、６個のパワーユニット１０が、電力変換装置３０の中間部に配置された構成となっている。６個のパワーユニット１０は、例えば、インバータ３相分の３個のパワーユニットと、コンバータ３相分の３個のパワーユニットとからなる。但し、電力変換装置３０に配置されるパワーユニット１０の数は６個に限られるものではなく、その数は任意である。ファンユニット３１は電力変換装置３０の上部に配置され、受動部品３２は電力変換装置３０の下部に配置されている。
【００３１】
制御基板２０の狭幅化、それに伴うパワーユニット１０の狭幅化を達成できれば、当該パワーユニット１０を電力変換装置３０に組み込んだ際に、装置前面から制御基板２０への信号チェック時のアクセス性を容易にできるとともに、電力変換装置３０の設置面積を低減し、電力変換装置３０の小型化に寄与することになる。
【００３２】
制御基板（駆動回路基板）２０に搭載されるパワー半導体素子の駆動回路１は、先述したように、ゲート駆動信号とＰＷＭ信号とが不一致となる状態が一定期間以上継続することをもって、ゲート駆動信号のパルス欠相を検出するパルス欠相検出回路を備えている。以下に、パルス欠相検出回路について、より具体的に説明する。
【００３３】
＜参考例に係るパワー半導体素子の駆動回路＞
先ず、上述したパルス欠相検出回路を、図１の２次側回路４２，５２に設ける構成を採るパワー半導体素子の駆動回路１について、参考例に係るパワー半導体素子の駆動回路として説明する。
【００３４】
なお、上アームパワー半導体素子２を駆動する上アーム駆動回路４と、下アームパワー半導体素子３を駆動する下アーム駆動回路５とは、基本的に、同じ回路構成を採る。したがって、以下では、パワー半導体素子の駆動回路１として、上アームパワー半導体素子２を駆動する上アーム駆動回路４を例に挙げて説明することとする。
【００３５】
図３は、参考例に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。また、図４は、参考例に係るパワー半導体素子の駆動回路の動作タイミングを示すタイミングチャートの例である。
【００３６】
上アームパワー半導体素子２を駆動する上アーム駆動回路４において、低圧側回路である１次側回路４１には上位の制御回路６（図１参照）からＰＷＭ信号が入力される。１次側回路４１に入力されたＰＷＭ信号は、伝送手段４３の一例であるフォトカプラ４３Ａによって２次側回路４２へ伝送される。フォトカプラ４３Ａは、ＰＷＭ信号を電気的に絶縁しつつ１次側回路４１から２次側回路４２へ伝送する。
【００３７】
２次側回路４２は、駆動電源として正バイアス電源６１と負バイアス電源６２とを備えている。１次側回路４１から２次側回路４２に伝送されたＰＷＭ信号は、上アームパワー半導体素子２のゲート駆動信号として、バッファ回路６３および抵抗素子６４を介して上アームパワー半導体素子２のゲートに印加される。
【００３８】
バッファ回路６３の出力ノードＮ１と低電位側電源ラインＬ１との間には、抵抗素子６５が接続されている。この抵抗素子６５の一端であるノードＮ２と低電位側電源ラインＬ１との間には、ダイオード６６および抵抗素子６７が直列に接続されている。すなわち、ダイオード６６および抵抗素子６７の直列接続回路が抵抗素子６５に対して並列に接続されている。ノードＮ２は、バッファ回路６３の出力ノードＮ１でもある。また、正バイアス電源６１の正側ノードと低電位側電源ラインＬ１との間には、容量素子６８が接続されている。
【００３９】
２次側回路４２と１次側回路４１との間には、２次側回路４２から１次側回路４１へ信号を伝送する手段の一例としてフォトカプラ４３Ｂが設けられている。このフォトカプラ４３Ｂの発光ダイオード４３１のアノードは、容量素子６８の一端であるノードＮ３に接続されている。ノードＮ３は、正バイアス電源６１の正側ノードでもある。発光ダイオード４３１のカソードと低電位側電源ラインＬ１との間には、ツェナーダイオード６９および抵抗素子７０が直列に接続されている。また、発光ダイオード４３１に対して抵抗素子７１が並列に接続され、ツェナーダイオード６９に対して容量素子７２が並列に接続されている。
【００４０】
そして、抵抗素子６５、ダイオード６６、抵抗素子６７、容量素子６８、ツェナーダイオード６９、抵抗素子７０，７１および容量素子７２によって、先述したパルス欠相検出回路、即ち、ゲート駆動信号のパルス欠相を検出するパルス欠相検出回路が構成されている。この参考例に係るパルス欠相検出回路の回路動作について、図４のタイミングチャートを用いて説明する。図４には、容量素子６８の両端電圧、ゲート駆動信号およびパルス欠相検出信号の各波形を示している。
【００４１】
バッファ回路６３から出力されるゲート駆動信号が非アクティブ（低レベル／Ｌｏｗ）状態になっている場合には、容量素子６８の両端に電位差が生じるため、容量素子６８は抵抗素子６５を介して充電される。また、バッファ回路６３から出力されるゲート駆動信号がアクティブ（高レベル／Ｈｉｇｈ）状態になっている場合には、ノードＮ２とノードＮ３の電位が同電位となり、擬似的に、ノードＮ２とノードＮ３とが短絡された状態となるため、容量素子６８に充電された電荷は、ダイオード６６および抵抗素子６７を介して放電される。放電抵抗である抵抗素子６７の抵抗値よりも充電抵抗である抵抗素子６５の抵抗値が大きければ、放電時間は充電時間よりも短くなる。
【００４２】
図４のタイミングチャートに示す通り、バッファ回路６３から出力されるゲート駆動信号が非アクティブ状態になっているときに容量素子６８が充電されるため、容量素子６８の両端電圧は徐々に上昇する。また、バッファ回路６３から出力されるゲート駆動信号がアクティブ状態になっているときに容量素子６８が放電されるため、容量素子６８の両端電圧は急速に低下する。尚、容量素子６８に印加される最大電圧Ｖｍａｘは、２次側回路４２の駆動電源の正バイアス電源６１および負バイアス電源６２の各電源電圧の合計電圧である。
【００４３】
ここで、ゲート駆動信号に一定期間Ｔ以上非アクティブ状態が継続すると、容量素子６８の両端電圧がパルス欠相検出回路の検知閾値電圧Ｖｔｈに達する。この検知閾値電圧Ｖｔｈは、ツェナーダイオード６９のツェナー電圧と電流制限抵抗である抵抗素子７０の両端電圧、およびフォトカプラ４３Ｂのオン電圧によって決定される。容量素子６８の両端電圧が検知閾値電圧Ｖｔｈに達すると、フォトカプラ４３Ｂが導通状態となる。これにより、パルス欠相検出回路は、ゲート駆動信号とＰＷＭ信号とが不一致となる状態が一定期間Ｔ以上継続したこと、即ちゲート駆動信号にパルス欠相が生じたことを検出する。そして、この検出によるパルス欠相検出信号は、フォトカプラ４３Ｂによって２次側回路４２から１次側回路４１に伝送され、さらに１次側回路４１から上位の制御回路６（図１参照）へ供給される。
【００４４】
尚、図３中の抵抗素子７１および容量素子７２は、パルス欠相の検出時間および電圧の検出には直接寄与しないが、上アームパワー半導体素子２のスイッチング動作などで発生するノイズを吸収するノイズフィルタとして作用する。
【００４５】
図３に示した参考例に係る上アーム駆動回路４において、一般的に、２次側回路４２は高圧を扱う回路であるため、高耐圧の回路素子を用いて構成される。したがって、充電抵抗である抵抗素子６５および容量素子６８は、高耐圧化のために素子が大型化する。また、容量素子６８に関して言えば、高耐圧化かつ大容量化を達成するために、単位容量の大きい電解コンデンサが使用される。しかし、電解コンデンサは対リップルや寿命に関して信頼性が低い。さらに、抵抗素子６５に関して言えば、使用率を考慮し大パワーに対応した仕様にする必要があるため、素子の大型化を招く。
【００４６】
上述した理由から、パルス欠相検出回路を２次側回路４２に設ける構成を採る参考例に係る上アーム駆動回路４では、２次側回路４２の回路規模が大型化するとともに、抵抗素子６５および容量素子６８として高耐圧の回路素子を必要とする。下アーム駆動回路５についても同様である。したがって、参考例に係る上アーム駆動回路４および下アーム駆動回路５を含むパワー半導体素子の駆動回路は、回路素子の占有面積が大きくなるため、当該駆動回路を搭載する制御基板２０の小型化に適さない。
【００４７】
＜本実施形態に係るパワー半導体素子の駆動回路＞
本実施形態に係るパワー半導体素子の駆動回路では、パルス欠相検出回路を１次側回路４１，５１に設ける構成を採る。これにより、本実施形態に係るパワー半導体素子の駆動回路は、パルス欠相検出回路を２次側回路４２，５２に設ける構成を採る比較例に係るパワー半導体素子の駆動回路に比べて、パルス欠相検出回路が存在しない分だけ２次側回路４２，５２の回路構成を簡素化できる。
【００４８】
さらに、本実施形態に係るパワー半導体素子の駆動回路では、パルス欠相検出回路を構成する回路素子の素子耐圧や素子消費電力を小さくすることができる。これにより、パルス欠相検出回路の回路規模を、２次側回路４２，５２に設ける場合に比べて小さくできるため、２次側回路４２，５２の回路構成を簡素化できることと相俟って、回路素子の基板占有面積を全体的に低減できる。その結果、パワー半導体素子の駆動回路を搭載する制御基板２０および当該制御基板２０を有するパワーユニット１０（図２参照）の小型化、特に狭幅化を図ることができるとともに、複数のパワーユニット１０を用いて構成される電力変換装置３０（図２参照）の小型化、それに伴う設置面積の低減に寄与できる。
【００４９】
ところで、図１に示したパワー半導体素子の駆動回路１を制御基板２０に搭載するにあたっては、駆動回路１を構成する部品（回路素子）をできるだけ共通化した方が、制御基板２０のコストを低減する上で好ましい。その際、１次側回路４１，５１については低圧側回路であるため、１次側回路４１，５１間で部品を共通化することが可能である。しかし、２次側回路４２，５２については、通常、上アームパワー半導体素子２および下アームパワー半導体素子３としてパワーが異なる素子が用いられることから、２次側回路４２，５２間で部品を共通化するのは困難である、
【００５０】
図５は、パワー半導体素子の駆動回路１を制御基板２０に搭載した際の制御基板２０上における１次側回路４１，５１および２次側回路４２，５２の配置のイメージを示す概略平面図の例である。なお、図５には、理解を容易にするために、制御基板２０上に１次側回路４１，５１および２次側回路４２，５２のみが搭載された状態を図示しているが、実際には、他の回路なども搭載されることになる。
【００５１】
図５に示すように、部品の共通化が可能な１次側回路４１，５１については共通の回路として制御基板２０に搭載され、部品の共通化が困難な２次側回路４２，５２については個別の回路として制御基板２０に搭載される。その際、個別の回路として制御基板２０に搭載される２次側回路４２，５２については、制御基板２０の小型化、特に狭幅化を図る上で、回路規模の縮小化が重要な課題となる。
【００５２】
これに対して、本実施形態に係るパワー半導体素子の駆動回路によれば、２次側回路４２，５２について、回路構成を簡素化でき、回路素子の基板占有面積を全体的に低減できる。したがって、２次側回路４２，５２の回路規模を縮小化できるため、制御基板２０および当該制御基板２０を有するパワーユニット１０の小型化、特に狭幅化を図る上で、その効果は大きい。
【００５３】
以下に、パルス欠相検出回路を１次側回路４１，５１に設ける構成を採る本実施形態に係るパワー半導体素子の駆動回路の具体的な実施例について説明する。
【００５４】
［実施例１］
図６は、実施例１に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。図７は、実施例１に係るパワー半導体素子の駆動回路の動作タイミングを示すタイミングチャートの例である。実施例１では、パワー半導体素子の駆動回路１として、上アームパワー半導体素子２を駆動する上アーム駆動回路４を例に挙げて説明することとする。後述する実施例においても同様とする。
【００５５】
図６において、１次側回路４１からフォトカプラ４３Ａによって２次側回路４２へ伝送されたＰＷＭ信号は、上アームパワー半導体素子２のゲート駆動信号として、入力用の抵抗素子７３を経た後、バッファ回路６３および抵抗素子６４を介して上アームパワー半導体素子２のゲートに印加される。また、バッファ回路６３から出力されるゲート駆動信号は、電流制限用の抵抗素子７４を経た後フォトカプラ４３Ｂによって２次側回路４２から１次側回路４１へ伝送される。ここで、電流制限用の抵抗素子７４およびフォトカプラ４３Ｂは、ゲート駆動信号を２次側回路４２から１次側回路４１へフィードバックさせるフィードバック回路を構成している。
【００５６】
１次側回路４１は、２次側回路４２からフィードバックされたフィードバック信号（ゲート駆動信号）に応じて充放電動作を行う充放電回路８１と、比較回路の一例であるコンパレータ８２とを有している。充放電回路８１は、第１電源である１次側電源８３と第２電源である低電位側電源の電源ラインＬ２との間に直列に接続された抵抗素子８４と容量素子８５とを有する。そして、充放電回路８１は、フィードバック信号が非アクティブ状態（低レベルの状態）のとき、１次側電源８３から抵抗素子８４を介して容量素子８５を充電する。
【００５７】
また、充放電回路８１は、フィードバック信号がアクティブ状態（高レベルの状態）のとき、容量素子８５に蓄積された電荷を放電する。より具体的には、容量素子８５に対してフォトカプラ４３Ｂのフォトトランジスタ４３２が並列に接続されている。そして、フォトトランジスタ４３２は、フィードバック信号がアクティブ状態のときに導通状態となって容量素子８５に蓄積された電荷を放電する。すなわち、充放電回路８１は、抵抗素子８４と容量素子８５とフォトカプラ４３Ｂのフォトトランジスタ４３２とによって構成されている。
【００５８】
充放電回路８１において、抵抗素子８４と容量素子８５との共通接続ノードＮ１１が、当該充放電回路８１の出力端となる。この出力端に導出される充放電回路８１の出力電圧は、コンパレータ８２の非反転（＋）入力となる。１次側電源８３と電源ラインＬ２との間には、抵抗素子８６と抵抗素子８７とが直列に接続されて、１次側電源８３と電源ラインＬ２との間の電圧を分圧する分圧回路を構成している。そして、抵抗素子８６と抵抗素子８７との共通接続ノードＮ１２に導出される分圧電圧は、コンパレータ８２の反転（−）入力となる。
【００５９】
コンパレータ８２は、反転入力となる分圧電圧を基準電圧とし、充放電回路８１の出力電圧を、当該基準電圧と比較することによって、フィードバック信号が１次側回路４１側のＰＷＭ信号と不一致となる状態が一定期間Ｔ以上継続したか否かを判定する。したがって、基準電圧となる分圧電圧は、抵抗素子８６および抵抗素子８７の各抵抗値によって一定期間Ｔに対応するように設定される。そして、コンパレータ８２は、充放電回路８１の出力電圧が基準電圧を超えると、フィードバック信号がＰＷＭ信号と不一致となる状態が一定期間Ｔ以上継続したと判定し、出力電圧が低レベルから高レベルへ反転する。
【００６０】
コンパレータ８２の出力電圧は、抵抗素子８８を介して出力トランジスタ８９のベースに印加される。出力トランジスタ８９のベースとエミッタとの間には、抵抗素子９０が接続されている。そして、出力トランジスタ８９は、コンパレータ８２の出力電圧の低レベルから高レベルへの極性反転に応答して導通状態となり、フィードバック信号がＰＷＭ信号と不一致となる状態が一定期間Ｔ以上継続したことを示すパルス欠相検出信号を出力する。このパルス欠相検出信号は、１次側回路４１から上位の制御回路６（図１参照）へ供給される。
【００６１】
そして、充放電回路８１、コンパレータ８２、分圧抵抗である抵抗素子８６，８７、出力トランジスタ８９および抵抗素子８８，９０によってパルス欠相検出回路が構成されている。この実施例１に係るパルス欠相検出回路の回路動作について、図７のタイミングチャートを用いて説明する。図７には、容量素子６８の両端電圧、フィードバック信号（ゲート駆動信号）、フォトカプラ４３Ｂの出力およびパルス欠相検出信号の各波形を示している。
【００６２】
２次側回路４２からフィードバックされたフィードバック信号（ゲート駆動信号）が非アクティブ（低レベル／Ｌｏｗ）状態になっている場合には、フォトカプラ４３Ｂのフォトトランジスタ４３２が非導通（オフ）状態となる。これにより、１次側電源８３から抵抗素子８４を介して容量素子８５が充電されるため、容量素子８５の両端電圧が単調増加する。
【００６３】
一方、フィードバック信号（ゲート駆動信号）がアクティブ（高レベル／Ｈｉｇｈ）状態になっている場合には、フォトカプラ４３Ｂのフォトトランジスタ４３２が導通（オン）状態となる。これにより、容量素子８５に蓄積された電荷が、フォトトランジスタ４３２を通して放電されるため、容量素子８５の両端電圧が急速に低下する。尚、容量素子８５に印加される最大電圧Ｖｍａｘは、１次側電源８３の電源電圧によって決定される。
【００６４】
ここで、フィードバック信号（ゲート駆動信号）に一定期間Ｔ以上の非アクティブ状態が継続すると、容量素子８５の両端電圧がパルス欠相検出回路の検知閾値電圧Ｖｔｈに達する。この検知閾値電圧Ｖｔｈは、コンパレータ８２の入力側に設けられた、分圧抵抗である抵抗素子８６および抵抗素子８７によってコンパレータ８２の基準電圧として設定される。容量素子８５の両端電圧が検知閾値電圧Ｖｔｈを超えると、即ち充放電回路８１の出力電圧がコンパレータ８２の基準電圧を超えると、コンパレータ８２の出力の極性が反転するため、出力トランジスタ８９が導通（オン）状態となる。これにより、パルス欠相検出回路は、フィードバック信号（ゲート駆動信号）とＰＷＭ信号とが不一致となる状態が一定期間Ｔ以上継続したことを検出する。そして、この検出によるパルス欠相検出信号は、１次側回路４１から上位の制御回路６（図１参照）へ供給される。
【００６５】
ここで、１次側回路４１に設けられた抵抗素子８４の抵抗値をＲ、容量素子８５の容量値をＣ、１次側電源８３の電源電圧をＶ０とした場合、容量素子８５の両端電圧Ｖｃは、（式１）のように表わせる。
【００６６】
【数１】
0005802315.tif 000002
【００６７】
なお、検知時間Ｔ（図７の一定期間Ｔ）の値をＴｓとした場合、検知閾値電圧Ｖｔｈの電圧値Ｖｓは、（式２）で表わせる。
【００６８】
【数２】
0005802315.tif 000003
【００６９】
この検知閾値電圧Ｖｔｈは、コンパレータ８２の入力側に設けられた抵抗素子８６，８７によってコンパレータ８２の基準電圧として設定可能であるが、抵抗素子８６の抵抗値をＲ１とし、抵抗素子８７の抵抗値をＲ２とすると、検知閾値電圧Ｖｔｈの電圧値Ｖｓは、（式３）のように設定される。
【００７０】
【数３】
0005802315.tif 000004
【００７１】
容量素子８５の両端電圧Ｖｃが検知閾値電圧Ｖｔｈの電圧値Ｖｓよりも大きい場合、コンパレータ８２の出力が極性反転する。そして、コンパレータ８２の反転出力が、パルス出力トランジスタ８９を介して欠相検出信号として出力される。
【００７２】
上述したように、実施例１に係る上アーム駆動回路４では、１次側回路４１に設けられた抵抗素子８４や容量素子８５等によってパルス欠相検出回路を構成しているため、２次側回路４２にパルス欠相検出回路を構成する場合に比べて、パルス欠相検出回路が存在しない分だけ２次側回路４２の回路構成を簡素化できる。
【００７３】
また、パルス欠相検出回路を１次側回路４１に設けることで、２次側回路４２に設ける場合と同じ検知時間Ｔを設定したときの検知閾値電圧Ｖｔｈをより低い電圧に設定することが可能になるため、抵抗素子８４および容量素子８５として、耐圧の低い部品（素子）を用いることが可能になる。これにより、容量素子８５として、例えば、電解コンデンサに比べて対リップルや寿命に関して信頼性が高いセラミックコンデンサを用いることができるため、回路の信頼性を向上できる。
【００７４】
また、低耐圧の部品は容易に小型化できるため、部品（回路素子）の基板搭載面積を低減できる。これにより、２次側回路４２の回路構成を簡素化できることと相俟って、部品の基板占有面積を全体的に低減できるため、パワー半導体素子の駆動回路１を搭載する制御基板２０の小型化、特に狭幅化に寄与できる。
【００７５】
ここで、図８を参照して、１次側回路４１にパルス欠相検出回路を設けることによる、部品の基板搭載面積の低減効果について具体的に説明する。図８は、部品の基板搭載面積の低減効果について説明する部品の基板搭載イメージ図の例である。ここで、図８Ａは図３に示した参考例に係るパワー半導体素子の駆動回路１における２次側回路４２の部品の基板搭載イメージ図であり、図８Ｂは実施例１に係るパワー半導体素子の駆動回路１における１次側回路４１および２次側回路４２の部品の基板搭載イメージ図である。
【００７６】
図８Ａに示すように、参考例に係るパワー半導体素子の駆動回路１では、高圧側回路である２次側回路４２に、充電用の抵抗素子６５、容量素子６８、ダイオード６６および放電用の抵抗素子６７が設けられている。したがって、これらの４つの部品のサイズが大きくなるため、２次側回路４２に関して大きな基板搭載面積を占めることになる。
【００７７】
実施例１に係るパワー半導体素子の駆動回路１では、大きな基板搭載面積を占める上記の４つの部品を２次側回路４２から削除し、代わりに、１次側回路４１に、抵抗素子８４，容量素子８５、基準電圧設定用の抵抗素子８６，８７および出力トランジスタ８９等を設けている。これにより、１次側回路４１に新たに追加した部品としていずれも低耐圧の素子を用いることができるため、図８Ｂから明らかなように、部品サイズが小さく、トータルの回路部品の基板搭載面積を大幅に削減可能となる。
【００７８】
［実施例２］
図９は、実施例２に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。実施例２は、実施例１の変形例である。
【００７９】
図９の実施例２の回路構成は、図６の実施例１の回路構成とは、ノイズフィルタ用の抵抗素子７１と容量素子７２、そしてツェナーダイオード６９を削除した点で異なっている。抵抗素子７１、容量素子７２およびツェナーダイオード６９の３つの部品は、パルス欠相の検出動作に関与しない部品である。したがって、これらの３つの部品を削除しても、パルス欠相の検出動作に関しては、基本的に、図６の実施例１の回路構成の場合と同じようにしてパルス欠相検出信号を導出することができる。但し、ノイズ耐性に関しては、図６の実施例１の回路構成の場合よりも劣る。
【００８０】
実施例２の回路構成では、抵抗素子７１、容量素子７２およびツェナーダイオード６９の３つの部品を削除したことで、２次側回路４２においてパルス欠相の検出動作に関与する部品としては、フィードバック回路を構成する電流制限用の抵抗素子７４およびフォトカプラ４３Ｂだけとなる。これにより、実施例１の回路構成に比べて、２次側回路４２の回路構成をより簡素化できる。そして、実施例２に係るパワー半導体素子の駆動回路は、特に、スイッチング動作の遅い駆動回路に対して適用可能である。
【００８１】
［実施例３］
図１０は、実施例３に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。実施例３は、実施例２の変形例である。
【００８２】
図１０の実施例３の回路構成は、図９の実施例２の回路構成とは、パルス欠相を検出するためのゲート駆動信号の検知点Ａを、入力用の抵抗素子７３とバッファ回路６３との間に設定した点で異なっている。実施例３に係るパワー半導体素子の駆動回路１によれば、ゲート駆動信号の検知点Ａをバッファ回路６３の前に設定することにより、パワー半導体素子２からのスイッチングノイズの影響を受けずに、パルス欠相の検出動作を行うことができる利点がある。２次側回路４２の回路構成の簡素化については、実施例２の場合と同じである。
【００８３】
［実施例４］
図１１は、実施例４に係るパワー半導体素子の駆動回路の回路構成を示す回路図の例である。実施例４は、実施例１の変形例である。
【００８４】
図１１の実施例４の回路構成は、図６の実施例１の回路構成とは、パルス欠相を検出するためのゲート駆動信号の検知点Ｂを、抵抗素子６４とパワー半導体素子２との間に設定した点で異なっている。このように、抵抗素子６４とパワー半導体素子２との間にゲート駆動信号の検知点Ｂを設定した場合でも、基本的に、図６の実施例１の回路構成と同様に、パルス欠相の検出動作を行うことができる。
【００８５】
何故なら、バッファ回路６９が抵抗素子６４を介してパワー半導体素子２のゲートの充放電動作を行う場合、充放電完了時では抵抗素子６４には電流が流れないため、抵抗素子６４の両端の電圧が同じであるからである。また、抵抗素子６４の異常時に、パワー半導体素子２のゲートの充放電が不可能になった場合においても、パルス欠相の検出動作を行うことができる。
【００８６】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例を含む。例えば、上記した実施例は本発明を分かりやすく説明するために詳細したものであり、必ずしも全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００８７】
１  パワー半導体素子の駆動回路
２  上アームパワー半導体素子
３  下アームパワー半導体素子
４  上アーム駆動回路
５  下アーム駆動回路
６  上位の制御回路
１０  パワーユニット
１１  平滑コンデンサ
１２  受熱ブロック
１３  ヒートパイプ
１４  放熱フィン
１５  バスバー
１６ｎ、１６ｐ  ヒューズ
１７  パワー半導体モジュール
２０  制御基板（駆動回路基板）
３０  電力変換装置
４１，５１  １次側回路（低圧側回路）
４２，５２  ２次側回路（高圧側回路）
４３，５３  伝送手段
４３Ａ，４３Ｂ  フォトカプラ
６１  正バイアス電源
６２  負バイアス電源
７３  入力用の抵抗素子
７４  電流制限用の抵抗素子
８１  充放電回路
８２  コンパレータ
８６，８７  分圧用の抵抗素子
【要約】      （修正有）【課題】小型化に適したパワー半導体素子の駆動回路を搭載した駆動回路基板、当該駆動回路基板を有するパワーユニットおよび当該パワーユニットを備える電力変換装置を提供する。【解決手段】駆動回路基板は、上位の制御回路から供給されるパルス列信号を入力とする１次側回路４１と、前記１次側回路から供給される前記パルス列信号をパワー半導体素子のゲート駆動信号とし、当該ゲート駆動信号に基づいて前記パワー半導体素子をオン・オフ駆動する２次側回路４２と、前記ゲート駆動信号を前記２次側回路から前記１次側回路へフィードバックさせるフィードバック回路と、前記１次側回路に設けられ、前記フィードバック回路によるフィードバック信号が前記１次側回路側のパルス列信号と不一致となる状態が一定期間以上継続することを検出する検出回路と、を有する駆動回路を搭載する。【選択図】図６【図１】
0005802315.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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