(57)【特許請求の範囲】
【請求項１】
ドナー基板（１０）の半導体層（１１）と、絶縁体層（６０）と、レシーバ基板（２０）とを備えるセミコンダクタ・オン・インシュレータタイプの構造において、前記レシーバ基板（２０）上に分子付着によって前記ドナー基板（１０）を接合するステップを備え、前記ドナー基板（１０）及び前記レシーバ基板（２０）のうち少なくとも１つが絶縁体層でコーティングされる、セミコンダクタ・オン・インシュレータタイプの構造の製造プロセスであって、電荷キャリアを保持するのに適切な電気的に活性なトラップを備える、いわゆる、トラップ界面（３０）を接合界面に形成するステップを備え、
前記トラップ界面を形成する欠陥（３１）が、前記構造内の所定の一定の深さに位置し、
前記ドナー基板（１０）及び前記レシーバ基板（２０）のうち一方が、第１の誘電体層（４０）でコーティングされ、前記ドナー基板（１０）及び前記レシーバ基板（２０）のうち他方が、第２の誘電体層（５０）でコーティングされ、前記絶縁体層（６０）が、前記第１の誘電体層（４０）及び前記第２の誘電体層（５０）を接合することによって得られ、前記トラップ界面（３０）が、前記第１の誘電体層（４０）と前記第２の誘電体層（５０）との間の界面で形成され、
前記接合前、前記界面上に位置する前記第１の誘電体層（４０）及び前記第２の誘電体層（５０）のうち少なくとも１つの表面上に電気的に活性な前記欠陥（３１）をプラズマによる処理によって形成するステップを備え、
前記接合前、前記界面を形成する前記第１の誘電体層（４０）及び前記第２の誘電体層（５０）のうち少なくとも１つが、プラズマによって活性化される、ことを特徴とする、セミコンダクタ・オン・インシュレータタイプの構造の製造プロセス。
【請求項２】
トンネル誘電体層と呼ばれる前記第１の誘電体層（４０）の厚さが、１．５〜２５ｎｍであり、制御誘電体層と呼ばれる前記第２の誘電体層の厚さが、４〜５０ｎｍであることを特徴とする、請求項１に記載のセミコンダクタ・オン・インシュレータタイプの構造の製造プロセス。
【請求項３】
前記プラズマによる処理が、前記制御誘電体層（５０）上に適用されることを特徴とする、請求項２に記載のセミコンダクタ・オン・インシュレータタイプの構造の製造プロセス。
【請求項４】
前記プラズマが、酸素、アルゴン、窒素、塩素、又はフッ素を含むことを特徴とする、請求項１〜３のいずれか一項に記載のセミコンダクタ・オン・インシュレータタイプの構造の製造プロセス。
【請求項５】
前記接合前、前記ドナー基板（１０）に脆化ゾーンを形成して前記半導体層（１１）を画成するステップと、前記接合後、前記脆化ゾーンに沿った剥離を行って前記半導体層（１１）を前記レシーバ基板（２０）に転写するステップとを備えることを特徴とする、請求項１〜４のいずれか一項に記載のセミコンダクタ・オン・インシュレータタイプの構造の製造プロセス。
【請求項６】
前記レシーバ基板（２０）が、前記制御誘電体層（５０）でコーティングされ、前記接合前、１０１７ｃｍ−３より高い密度を示すドーパントが、前記制御誘電体層（５０）の下にある前記レシーバ基板（２０）に注入されて、前記制御誘電体層（５０）の下に導電性ドープ層（２４）を形成することを特徴とする、請求項２に記載のセミコンダクタ・オン・インシュレータタイプの構造の製造プロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、構造内にデータを格納するために使用されるセミコンダクタ・オン・インシュレータタイプ構造の製造プロセスに関する。
【背景技術】
【０００２】
フラッシュメモリの製造は、チャネルとグリッドとの間のグリッド酸化物に埋め込まれたフローティンググリッドを有するＭＯＳ（金属酸化膜半導体）デバイスの使用に基づく。データは、フローティンググリッドの電子をトラップすることによって格納され、メモリコンポーネントとして作用する。
【０００３】
メモリの原理は、格納されたデータに応じて、トランジスタの電流−電圧特性を修正することから構成される。
【０００４】
データの格納は、フローティンググリッド、又は、適用可能であれば、ノジュールの電荷の格納から構成される。これらの電荷は、図１の矢印で表されるような電流電圧曲線のシフトを引き起こす。データは、読み取り電圧での電流レベルを見ることで読み取られる。図１の実施例において、状態０（放電グリッドに相当）では電流が流れず、状態１（充電グリッドに相当）では電流が流れ得る。
【０００５】
ノジュール及び他のディスクリートストレージデバイス（ｄｉｓｃｒｅｔｅ  ｓｔｏｒａｇｅ  ｄｅｖｉｃｅ）の主な利点は、グリッド酸化物の局所的な欠陥が生じれば、連続したグリッドの場合のように、引き起こされるリークが、フローティンググリッド全体ではなく、単一のノジュールのみを放電することである。
【０００６】
実際、約１０年間にわたり、コンポーネントの小型化に伴う問題を解消するために、フローティンググリッドの従来の連続したストレージデバイスではなく、ディスクリートストレージデバイスを備える新しいメモリデバイスが開発されてきている。このようにして、窒化物等の材料、いわゆる、「ｈｉｇｈ  ｋ」（すなわち、高誘電率）材料又は半導体ナノ結晶等の材料を用いたディスクリートトラップメモリが見受けられ得る。
【０００７】
半導体ナノ結晶（ノジュール又はドットとも呼ばれる）メモリは、高集積密度、低電力消費、及び低製造コストの利点をもたらすため、サイズ縮小の面で非常に有力である。このようにして、シリコン又はゲルマニウムナノ結晶を用いたフラッシュメモリが見受けられる。この点に関して、例えば、Ｋａｎ  ｅｔ  ａｌ、「Ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｇｅ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ：  Ｅｌｅｃｔｒｉｃａｌ  Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ａｎｄ  Ｔｒａｐ  Ｅｎｇｉｎｅｅｒｉｎｇ」（Ａｄｖａｎｃｅｄ  Ｍａｔｅｒｉａｌｓ  ｆｏｒ  Ｍｉｃｒｏ  ａｎｄ  Ｎａｎｏｓｙｓｔｅｍｓ、２００５年１月）という文献を参照できる。
【０００８】
これらのノジュールメモリの原理は、薄いトンネル誘電体を介してナノ結晶と反転層との間の電荷の交換に基づく。電子の充放電、ひいてはデータの充放電は、各ノジュールで実行される。
【０００９】
現在、基板内にナノ結晶を形成するために、例えば、エアロゾル技術、又はＰＥＣＶＤ（プラズマ増強化学気相堆積）、又は注入等の様々な技術が利用可能である。
【００１０】
米国特許出願第２００２／００１７６５７号には、注入及び熱処理によるノジュールの形成が記載されている。ナノ結晶は、酸化物層に形成され、この酸化物層は、その後、不揮発性メモリを製造するためのグリッド酸化物として使用される。
【００１１】
しかしながら、上記文献に記載されるようなノジュールの形成は、シリコン基板に限定され、ＳｅＯＩ（セミコンダクタ・オン・インシュレータ）タイプの基板等の多層基板に適用できない。
【００１２】
実際、絶縁層の上方の基板表面上に半導体層があると、注入ステップが困難になる。そこで、高い注入エネルギを適用することが必要となり、特に、注入領域の精度を損ない、半導体膜にダメージを生じる要因となる。
【００１３】
加えて、半導体層があることで、上記文献に記載されていたもののような熱処理が適用できない。実際、使用される熱処理は、酸化処理であり、存在する酸素は、埋め込み絶縁体層と反応せずに、その表面上にある半導体層と反応する。
【００１４】
米国特許出願第２００４／０１０８５３７号には、ベース基板と、電荷トラップ領域と、半導体層とを備え、トランジスタ等の電子コンポーネントが製造されるとすることができる構造の形成が与えられている。電荷トラップ領域は、トラップ中心を形成する原子種又はナノ結晶が組み込まれる１つ以上の絶縁体層を備える。しかしながら、このトラップ領域は、メモリが正確に機能するのに十分な厚さを有するものでなければならない。実際、満足な均質性及び満足な品質を備えた非常に薄い領域を形成することは困難である。しかしながら、トラップ領域の厚さが増すほど、印加する電圧は高くなる。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
以上のことから、本発明の目的の１つは、先行技術より低い電圧を使用可能な、セミコンダクタ・オン・インシュレータ（ＳｅＯＩ）タイプの基板でのデータ格納を実現することである。
【課題を解決するための手段】
【００１６】
本発明の第１の目的は、ドナー基板の半導体層と、絶縁体層と、レシーバ基板とを備えるセミコンダクタ・オン・インシュレータタイプの構造において、レシーバ基板上にドナー基板を接合するステップを備え、ドナー基板及びレシーバ基板のうち少なくとも１つが絶縁体層でコーティングされる、セミコンダクタ・オン・インシュレータタイプの構造の製造プロセスであって、電荷キャリアを保持するのに適切な電気的に活性なトラップを備える、いわゆる、トラップ界面（ｔｒａｐｐｉｎｇ  ｉｎｔｅｒｆａｃｅ）を接合界面（ｂｏｎｄｉｎｇ  ｉｎｔｅｒｆａｃｅ）に形成するステップを備える製造プロセスに関する。
【００１７】
本明細書における「トラップ界面」という用語は、ある厚さを示す「層」とは対照的に、構造に属する２つの層の間の所与の深さＺにトラップが位置することをさす。この用語は、界面のいずれかの側にある両方の層が、直接接触した状態にあり、連続した表面によって分離されていないことを示す。図２に示すように、Ｚ軸線は、様々な層の表面に対して垂直であり、半導体層の自由表面に軸線の原点を有し、深さの増大方向に向けられる。
【００１８】
本発明の第１の実施形態によれば、トラップ界面は、ドナー基板及びレシーバ基板のうち一方をコーティングする絶縁体層と、ドナー基板及びレシーバ基板のうち他方との間の界面で形成される。
【００１９】
本発明の別の実施形態によれば、ドナー基板及びレシーバ基板のうち一方は、第１の誘電体層でコーティングされ、ドナー基板及びレシーバ基板のうち他方は、第２の誘電体層でコーティングされることで、絶縁体層が、第１の誘電体層及び第２の誘電体層を接合することによって得られ、トラップ界面が、第１の誘電体層と第２の誘電体層との間の界面で形成される。
【００２０】
特に、有益には、「トンネル誘電体層」と呼ばれる第１の誘電体層の厚さは、１．５〜２５ｎｍであり、「制御誘電体層」と呼ばれる第２の誘電体層の厚さは、４〜５０ｎｍである。
【００２１】
単独又は組み合わせられる本発明の他の特性によれば、
・このプロセスは、接合前、界面上に位置する第１の誘電体層及び第２の誘電体層のうち少なくとも１つの表面上に電気的に活性な欠陥を形成するステップを備え、
・上記欠陥の形成が、制御誘電体層上に優先的に適用されるプラズマ処理によって得られ、プラズマが、酸素、アルゴン、窒素、塩素、又はフッ素を含み、
・本発明の１つの別の実施形態によれば、上記欠陥は、界面上に位置する第１の誘電体層及び第２の誘電体層のうち少なくとも１つの表面上に汚染物質を堆積するのに適切な処理によって得られ、
・この処理は、上記汚染物質を含む環境における熱処理であり、この汚染物質は、有益には、ゲルマニウム原子であり、
・上記処理は、上記汚染物質を含有する溶液のスピンコーティングであり、この汚染物質は、ゲルマニウム、ＩＩＩ族元素、ＩＶ族元素及びＶ族元素から選択されたドーパント、Ｋ＋、Ｎａ＋、Ｆ−及びＣｌ−から選択されたイオン、又は鉄及びアルミニウムから選択された金属であり、
・この接合は、分子付着による接合であり、
・接合前、界面を形成する第１の誘電体層と第２の誘電体層のうち少なくとも１つは、プラズマによって活性化され、
・このプロセスは、接合前、ドナー基板に脆化ゾーンを形成して半導体層を画成するステップと、接合後、脆化ゾーンに沿った剥離を行って半導体層をレシーバ基板に転写するステップとを備え、
・レシーバ基板は、制御誘電体層でコーティングされ、接合前、１０１７ｃｍ−３より高い密度を示すドーパントが、上記制御誘電体層の下にあるレシーバ基板に注入されて、制御誘電体層の下に導電性ドープ層を形成する。
【００２２】
本発明の別の目的は、ドナー基板の半導体層と、絶縁体層と、レシーバ基板とを備え、絶縁体層内に、又は絶縁体層とドナー基板及びレシーバ基板のうち１つとの間の界面に、電荷キャリアを保持するのに適切な電気的に活性なトラップを備える、いわゆる、トラップ界面を備える、セミコンダクタ・オン・インシュレータタイプの構造に関する。
【００２３】
特に、有益には、絶縁体層は、第１の誘電体層と、第２の誘電体層とを備え、第１の誘電体層と第２の誘電体層との間の界面にトラップ界面が位置する。
【００２４】
優先的に、「トンネル誘電体層」と呼ばれる第１の誘電体層の厚さは、１．５〜２５ｎｍであり、「制御誘電体層」と呼ばれる第２の誘電体層の厚さは、４〜５０ｎｍである。
【００２５】
１つの特定の実施形態によれば、レシーバ基板は、制御誘電体層でコーティングされ、上記基板は、ベース基板と、酸化物層と、制御誘電体層の下に位置する導電性又は半導体層とを備える複合基板である。
【００２６】
第１及び第２の誘電体層は、優先的に、ＳｉＯ２、ＳｉＯ２−ｘＮｘ（０＜ｘ≦１）、二酸化ハフニウムや酸化イットリウム等の高誘電率（ｈｉｇｈ  ｋ）タイプの誘電体、ストロンチウム及びチタンの二酸化物、アルミナ、二酸化ジルコニウム、五酸化タンタル、二酸化チタン、それらの窒化物及びケイ化物から選択された材料のものである。
【００２７】
トラップ界面は、有益には、窒素及びゲルマニウムから選択された汚染物質、ＩＩＩ族元素、ＩＶ族元素及びＶ族元素から選択されたドーパント、Ｋ＋、Ｎａ＋、Ｆ−及びＣｌ−から選択されたイオン、又は鉄及びアルミニウムから選択された金属を含み、汚染物質の濃度は、１０１３〜１０１５ａｔｏｍｓ／ｃｍ２である。
【図面の簡単な説明】
【００２８】
【図１】グリッドの充電又は放電状態による電流−電圧曲線を示す。
【図２Ａ】本発明によるＳｅＯＩタイプの構造を示す。
【図２Ｂ】ＳｅＯＩタイプの構造の別の実施形態を示す。
【図３Ａ】本発明の第１の実施形態によるプロセスのステップを表す。
【図３Ｂ】本発明の第１の実施形態によるプロセスのステップを表す。
【図３Ｃ】本発明の第１の実施形態によるプロセスのステップを表す。
【図３Ｄ】本発明の第１の実施形態によるプロセスのステップを表す。
【図３Ｅ】本発明の第１の実施形態によるプロセスのステップを表す。
【図４Ａ】本発明の第２の実施形態によるプロセスのステップを表す。
【図４Ｂ】本発明の第２の実施形態によるプロセスのステップを表す。
【図４Ｃ】本発明の第２の実施形態によるプロセスのステップを表す。
【図４Ｄ】本発明の第２の実施形態によるプロセスのステップを表す。
【図４Ｅ】本発明の第２の実施形態によるプロセスのステップを表す。
【図５】本発明の特定の実施形態による基板を示す。
【発明を実施するための形態】
【００２９】
概して、本発明により、２つの基板と、埋め込み絶縁体層とを備えるＳｅＯＩタイプの構造体の製造が可能になり、いわゆる、トラップ界面が電荷キャリアを保持するのに適切な電気的に活性なトラップを含む。このトラップ界面は、絶縁体層内（以下に詳細に記載する図２Ａに表す）か、又は基板の１つと絶縁体層との間の界面（図２ｂに表す）のいずれかに位置する。
【００３０】
トラップは、接合中、界面上にある電気的に活性な欠陥をトラップすることによって得られる。
【００３１】
これらの欠陥は、接合前に２つの基板の１つの表面の汚染により優先的に得られる。
【００３２】
汚染は、基板を接触させて配置した後にトラップを形成する、１つの基板の表面上にある不純物又は汚染物質を濃縮することから構成される。
【００３３】
汚染物質という用語は、元素が位置する層に対する任意の外来元素をさす。本発明の範囲内において、汚染物質は、電気的に活性であるか、懸垂結合を示すか、又は誘電体に局所的に懸垂結合を発生することで、トラップは、電荷キャリアを捕捉し保持するのに適切である。「電荷キャリア」という用語は、電子又は正孔のいずれかをさす。
【００３４】
メモリの応用の場合、トラップは絶縁体層上で実行される。
【００３５】
トラップは、一般に、物理的に動かすことができず、結果的に、伝導に貢献できないように、構造の所与の点で電荷を局所化するステップから構成される。電荷は、エネルギ供給により放出されるとすることができる。電荷は、直接トンネル効果、間接トンネル効果、又は、適用可能であれば、ホットキャリアによってトラップに到達し、直接又は間接トンネル効果によって放出される。
【００３６】
ＳｅＯＩタイプ、より詳しくは、ＵＴＢＯＸ（超薄埋め込み酸化物）タイプの構造を製造するために本発明を用いると、埋め込み絶縁体は、電気的に活性なトラップを含むトラップ界面を備える。
【００３７】
図２Ａに、このような構造が表されている。この構造は、レシーバ基板２０と、２つの誘電体層４０及び５０から形成された絶縁体層６０と、ドナー基板からの薄層１１とを備え、層６０内の２つの誘電体層４０及び５０の間の界面にトラップ界面３０が位置する。
【００３８】
メモリの応用の場合、実際には、妥当な電圧でトンネル効果が有効に働くようにするためには、５〜５０ｎｍの薄い埋め込み誘電体層を有する構造を形成することが好ましい。
【００３９】
トラップは、接合界面上に存在する電気的に活性な欠陥であり、不揮発性メモリに一般に存在するノジュールとして作用する。
【００４０】
概して、提案するプロセスは、以下のステップ、すなわち、
・２つの基板の一方の基板上に、いわゆる、「トンネル」誘電体を形成するステップと、
・他方の基板上に、いわゆる、「制御」誘電体を形成するステップと、
・接合後、トラップ又は電荷リザーバを形成する電気的に活性な欠陥を生じさせるために、２つの誘電体の少なくとも１つの表面を処理するステップと、
・分子付着によって接合するために、トンネル誘電体及び制御誘電体を介して２つの基板を接触させるステップと、
を備える。
【００４１】
誘電体という用語は、導電率が事実上ゼロである材料をさす。「トンネル誘電体」という用語は、非常に薄い誘電体をさし、いわゆる、「制御」誘電体の方が厚みがある。誘電体の厚さの比は、構造の端子に電圧を印加することによって、トンネル誘電体を電荷が通過でき、上記電荷が制御誘電体を通過することができないものでなければならない。このため、直接トンネル効果によって通過が可能なように、十分に薄いトンネル誘電体、すなわち、２ｎｍオーダーの誘電体を使用することが可能であり、又は、間接トンネル効果（又はフォルダ・ノルドハイム効果）により電荷が通過できるように、より厚い誘電体及びより高い電圧を使用することも可能である。後者の場合、制御誘電体は、トンネル誘電体より実質的に厚くなければならず、典型的に、厚さの差は、３倍以上のオーダーになる。
【００４２】
基板は、シリコン、ゲルマニウム、ＩＩＩ−Ｖ族（ＧａＡｓ、ＩｎＰ等）化合物、又はこれらの材料の合金等の任意のタイプの半導体材料から構成されるものとすることができる。
【００４３】
両方の基板は、異なるタイプのものとすることができる。
【００４４】
基板のいずれかが、ＳｅＯＩのような複合構造であってもよく、この場合、少なくとも部分的に伝導性及び／又は絶縁性の材料から構成される。
【００４５】
概して、トンネル誘電体と接触する構造の層は、優先的に、半導体となり得る。
【００４６】
同様に、制御誘電体と接触する構造の層は、優先的に、半導体又は導体（金属又は非常に高ドープされた半導体）となり得る。このようにして、制御誘電体層の下で高ドーズのドーパントを注入することが可能である。この点において、以下に記載する実施例３及び図５を参照されたい。
【００４７】
以下、プロセスの様々なステップについて記載する。
【００４８】
（トンネル誘電体の形成）
トンネル誘電体材料は、以下の材料、すなわち、ＳｉＯ２、ＳｉＯ２−ｘＮｘ（０＜ｘ≦１）、二酸化ハフニウムや酸化イットリウム等の高誘電率の誘電体（ｈｉｇｈ  ｋ  ｔｙｐｅ  ｄｉｅｌｅｃｔｒｉｃｓ）、ストロンチウム及びチタンの二酸化物（ｓｔｒｏｎｔｉｕｍ  ａｎｄ  ｔｉｔａｎｉｕｍ  ｄｉｏｘｉｄｅ）、アルミナ、二酸化ジルコニウム、五酸化タンタル、二酸化チタン、それらの窒化物及びケイ化物から選択される。
【００４９】
概して、ＣＭＯＳコンポーネントグリッド誘電体のものと同等の品質の誘電体を得るために、当業者に既知の任意の技術が使用されるとすることができる。
期待品質は、論理応用専用のトランジスタのものと同様の厚さのグリッド酸化物の厚さである。層の厚さに直接依存する所望の物理及び電気特性を画成するために使用される、当業者に公知のＩＴＲＳ（「国際半導体技術ロードマップ」）が発行するロードマップが利用可能である。
【００５０】
また、使用する誘電体層（トンネル又は制御）が、２つの異なるタイプの層が反応して得られた「複合」構造とすることができることに留意する必要がある。例えば、Ｓｉ上にＨｆＯ２層を堆積することが望ましければ、この層は、シリコン表面上に直接堆積されるのではなく、ＳｉＯｙ（１＜ｙ≦２）タイプの酸化表面上に堆積されて、ＨｆＯ２を堆積する。加えて、存在する層のタイプとは関係なく、この構造に適用される後続する処理は、明確なものではなく、存在する種の間で勾配する界面を生成するとすることができる。
【００５１】
このようにして、堆積される誘電体に対して、当業者に公知の任意の界面パッシベーション技術が使用されるとすることができる。
【００５２】
特に、ドライ熱酸化、ＣＶＤ（化学気相堆積）又はＡＬＤ（原子層堆積）、又はこれらの技術の組み合わせや、いくつかの層を相互作用させるための熱処理の使用が想定されるとすることができる。
【００５３】
このようにして形成される誘電体の厚さは、１．５〜２５ｎｍである。
【００５４】
（制御誘電体の形成）
制御誘電体材料は、以下の材料、すなわち、ＳｉＯ２、ＳｉＯ２−ｘＮｘ（０＜ｘ≦１）、二酸化ハフニウムや酸化イットリウム等の高誘電率の誘電体（ｈｉｇｈ  ｋ  ｔｙｐｅ  ｄｉｅｌｅｃｔｒｉｃｓ）、ストロンチウム及びチタンの二酸化物（ｓｔｒｏｎｔｉｕｍ  ａｎｄ  ｔｉｔａｎｉｕｍ  ｄｉｏｘｉｄｅ）、アルミナ、二酸化ジルコニウム、五酸化タンタル、二酸化チタン、それらの窒化物及びケイ化物から選択される。
【００５５】
例えば、基板がシリコン製であれば、二酸化シリコン層を形成可能にする熱酸化を使用できる。上述した堆積技術（ＣＶＤ、ＡＬＤ）が、ウェット熱酸化とともに想定されるとすることができる。
【００５６】
制御誘電体の厚さは、４〜５０ｎｍである。
【００５７】
図２Ｂに示す本発明の別の実施形態によれば、基板の一方（典型的に、薄層１１が得られるドナー基板）の表面上に絶縁層６０のみを形成して、絶縁体層６０と、絶縁体層６０が接合されるレシーバ基板２０との間の界面にトラップ界面３０を形成することも可能である。この場合、「トンネル」誘電体と「制御」誘電体とを区別する必要がなくなる。以下のステップは、この場合に適用可能である。次に、処理プロセスは、レシーバ基板２０の表面及び／又は絶縁体層６０の表面上に適用される。この場合、この処理は、優先的に、絶縁層の表面上に実行される。
【００５８】
（欠陥の形成）
概して、電気的に活性な欠陥、例えば、電荷キャリア（電子又は正孔）のトラップと、ある程度まで、電荷キャリアの保持とが可能な原子が生成される。
【００５９】
誘電体のいずれかの表面上にこのタイプの欠陥を形成するために、様々なプロセスが使用されるとすることができる。
【００６０】
第１の技術によれば、優先的に制御誘電体上にプラズマを適用することによって、表面欠陥が形成される。
【００６１】
プラズマにより、プラズマが適用される材料内に原子種を取り込むことができる。低エネルギ注入の場合、適用可能であれば、プラズマ組成物と材料とを更に化学反応させて取り込みが実行される。
【００６２】
材料がイオン衝撃を受けるため、構造体は、非常に薄い厚さ（一般には、本明細書に記載する条件下では、３〜６ｎｍ）のダメージを受けたり、変更されたりすることもある。生成される欠陥は、一般に、引き続き、十分な温度で熱処理を適用することによって回復され得る。この熱処理により、取り込まれた原子種が拡散し、非常に薄い厚さのダメージ材料又は修正材料が欠陥の界面に変換され得る。
【００６３】
プラズマ処理が非常に薄いトンネル誘電体に適用されれば、その厚さを修正してしまいやすく、このような事態はトンネル誘電体の特性に影響を及ぼさないように回避すべきものであるため、プラズマ処理は、優先的に、制御誘電体に適用される。
【００６４】
この目的のために、酸素、アルゴン、窒素プラズマ、又は塩素、フッ素を用いる様々なタイプのプラズマが使用されるとすることができる。プラズマの出力、圧力、及び曝露時間は所望の欠陥サイズに応じて適合されるが、使用するプラズマのタイプによっても適合される。
【００６５】
しかしながら、場合によっては、欠陥生成技術としてのみプラズマが使用されるとすることができる。実際、製造プロセスの終わりに、プラズマのすべての効果がなくなれば、これは欠陥を生じなかったことを示す。典型的に、ＳｉＯ２又はＳｉ層をＯ２又はＡｒプラズマで活性化した後、９５０℃の温度でアニール（可能性として、接合強化アニール）処理を施すと、絶縁体層には電気的に活性な欠陥が残らない。
【００６６】
最も有効な欠陥生成は、存在することで欠陥を生成すると共に、窒素等の誘電体に低拡散される元素を含有するプラズマを用いて得られる。
【００６７】
このようにして、窒素プラズマが、酸化物の表面を電気的に活性である酸窒化物表面層に変換する。熱処理後、この表面層は、界面として、又は欠陥の表面として見なされるとすることができる。
【００６８】
欠陥を生成するための別の手段は、処理層の表面を汚染することである。このようにして、特定のレベルの汚染物質を含む炉において行われる熱処理で、表面の欠陥が生成される。
【００６９】
別の技術は、スピンコーティングプロセスによって誘電体表面を汚染することから構成される。このプロセスの原理は、遠心力を用いて少量の汚染物質を基板上に行き渡らせることである。選択された汚染物質は、例えば、ゲルマニウムやドーパント等の溶液中に配置可能な元素であるが、イオン又は金属でもある。ドーパントは、一般的な半導体ドーパント、すなわち、Ｂ、Ａｓ、Ｐ、Ｓｂ、Ｉｎ、Ｇａ、及び、概して、周期表のＩＩＩ族、ＩＶ族、及びＶ族元素を含む。イオンは、Ｋ＋、Ｎａ＋、Ｆ−、又はＣｌ−から選択されるとすることができる。金属は、アルミニウム及び鉄から選択される。接合界面で分離しやすい元素又は誘電体での拡散係数が低い元素が、優先的に選択される。
【００７０】
いずれの場合も（表面汚染又はスピンコーティング）、単原子層の一部に相当する汚染の厚さを達成可能であり、すなわち、表面上にわたって連続した層を形成することなく、表面上にわたって何らかの原子種が配置される。
【００７１】
スピンコーティングは、以下の連続したステップ、すなわち、
・誘電体上に溶解状態の汚染物質を堆積するステップと、
・回転により誘電体の表面全体上に汚染物質を分配するステップと、
・過剰な汚染物質をなくすために、回転速度を上げるステップと、
・汚染物質の厚さを確立するために、一定速度で回転するステップと、
・溶媒が蒸発できるように、特定の時間、回転させるステップと、
を備えるとすることができる。
【００７２】
（接合前の表面活性化）
誘電体層は非常に薄いため、表面は接触状態になる前に優先的に活性化される。特に、有益には、プラズマ活性化が使用される。実際、この場合、薄い誘電体が適用可能であり、汚染物質の拡散を防止するために、低い熱処理を維持することが必要である。その結果、欠陥を生じさせるためにプラズマが使用されなくても、接合を促進するために使用されるとすることができる。従って、プラズマ活性化と、上述した汚染技術の任意のものとを組み合わせることが可能である。
【００７３】
この目的のために、酸素、窒素、アルゴン、ヘリウムプラズマ、又はその組み合わせ等の任意のプラズマ等の接合を実現する任意のプラズマが使用されるとすることができる。直接トンネルの場合、制御誘電体は、トンネル誘電体の厚さを修正しないように、優先的に活性化される。間接又はファウラ・ノルドハイムトンネルの場合、誘電体がより厚い場合、誘電体の一方又は両方を活性化することが可能である。
【００７４】
（ウェハの接合及びキャリアトラップの生成）
基板は、分子付着による接合のために接触状態に配置される。このため、接合前に表面の前処理が実行され、このようにして、満足な基板表面状態を得るために、適切なクリーニング、ブラッシング、及びリンス動作が適用される。
【００７５】
電気的に活性な欠陥を備える界面に沿って、両方の基板を接触した状態に配置することによって、上記欠陥は、２つの基板の間に囲まれるので、電気的に活性なトラップを含むトラップ界面を形成する。
【００７６】
汚染物質の一部分のみがトラップを形成するとすることができるが、汚染物質の種類に応じて、汚染物質の原子が２つ以上のトラップを生成することも可能である。
【００７７】
界面でこのようにして形成されるトラップの密度は、１０１２〜１０１５ｃｍ−２である。
【００７８】
接合界面上に欠陥が存在することで、これらの電荷キャリアをトラップ又は放出できるため、メモリ効果（ｍｅｍｏｒｙ  ｅｆｆｅｃｔ）が生じる。実際、隔離された欠陥が、絶縁体の禁止帯において固有の状態を生じ得る。物理的に、この状態は、追加の電子（電子トラップ）を取り込み、又は一方で、電子を供給する（正孔トラップ）ことから、エネルギの面で著しく利益を享受するであろう懸垂結合又は原子によるものとすることができる。
【００７９】
トラップが、ある厚さの層にではなく、接合界面に位置することで、先行技術より低い電圧を使用することができる。
【００８０】
更に、トラップが、２つの誘電体層の間の界面に位置する場合、トラップを充放電するために、電圧の印加が要求される。
【００８１】
次に、これらのトラップは、誘電体層と半導体材料との間の界面に位置するトラップと比較すると、「低速」であると言われる。後者の場合、「高速」トラップは、デバイスの通常の使用中に充放電を行い、通常、メモリ機能を実行するのに十分な長さの時間、電荷を保持できない。
【００８２】
先行技術のような電荷トラップ層の代わりに、２つの誘電体層の間のトラップ界面を形成する別の利点は、トラップがすべて、構造の同じ深さに位置するということである。このように、この構造に基づいてデバイスが形成される場合、トラップはすべて、チャネル層又は制御電極から同じ距離の位置にあり、これにより、グリッドによってトラップを良好に制御することができる。これにより、要求電圧の変動が低くなり、電荷状態と放電状態との間がより急峻な遷移になる。
【００８３】
任意に、接合界面を強化するために、追加の熱処理が使用される。
【００８４】
（半導体層の剥離）
２つの基板の一方（ドナー基板と呼ぶ）が、薄層をもう一方の基板に転写するためにすでに注入されていれば、この転写を可能にする熱処理が適用される。ドナー基板が多孔性ゾーンを備えていれば、機械的な力を適用することで、もう一方の基板に対する剥離及び転写が可能となる。
【００８５】
最後に、任意に、このようにして転写された半導体層を平滑化するために、仕上げ処理が適用されるとすることができる。
【００８６】
以下、本発明の実施形態のいくつかの実施例について記載する。以下に説明する実施例は、Ｓｍａｒｔ  ＣｕｔＴＭ技術により得られたＳｅＯＩタイプの構造に制約されているが、分子結合を用いた任意の他のプロセスも想定され得ることは言うまでもない。
【００８７】
（実施例１）［単一ＳＯＩ−熱処理による汚染］
図３Ａを参照すると、ドナー基板１０の表面上に、２ｎｍ厚さのトンネル誘電体層４０が形成され、ドナー基板１０に脆化ゾーンを形成するために、層４０を介して注入が実行されて、薄層１１を画成する。
【００８８】
図３Ｂを参照すると、ゲルマニウムを含むウェハに対して一般に使用される炉において、ベース基板（又はレシーバ基板）２０が、表面上に、５ｎｍオーダーのＳｉＯ２制御誘電体層５０を備える。従って、炉は、ゲルマニウム原子によって汚染される。
【００８９】
図３Ｃを参照すると、ベース基板２０は、アルゴン中、およそ１時間、６００℃オーダーの熱処理にさらされる。制御誘電体表面５０上の汚染物質３１の濃度は、１０１３〜１０１４ｃｍ−２オーダーのものである。
【００９０】
次に、制御誘電体５０の表面は、２０秒間、１５０Ｗ出力及び１５０ミリトールの圧力で適用された、アルゴン中のプラズマ処理により活性化される。
【００９１】
図３Ｄを参照すると、ドナー基板１０は、誘電体層４０及び５０を介してベース基板２０上に接合されることで、接合界面に、トラップ界面３０を形成することができる。誘電体層４０及び５０の両方で、ＳｅＯＩ構造の埋め込み絶縁体層６０を形成する。
【００９２】
図３Ｅを参照すると、薄層１１は、５００℃のオーダーの熱処理を適用することにより、ドナー基板１０から剥離される。次に、安定化アニール処理により、接合界面を強化することができる。
【００９３】
最後に、任意に、このようにして転写された薄層１１を平滑化するために、仕上げ処理が適用されるとすることができる。
【００９４】
（実施例２）［二重ＳＯＩ−スピンコーティングによる汚染］
図４Ａを参照すると、薄層１１を画成する脆化ゾーンを生じるように、ドナー基板１０が注入される。ドナー基板１０の表面上に、７ｎｍ厚さの制御誘電体層５０が形成される。
【００９５】
１５秒間、制御誘電体層上に、２５０Ｗ、１５０ミリトールでＯ２プラズマ処理が実行される。
【００９６】
更に、図４Ｂを参照すると、基板２３と、１４５ｎｍ厚さの埋め込み酸化物層２２と、薄い半導体層２１とを備えるＳｅＯＩタイプのベース基板２０が形成される。この基板上に、トンネル誘電体４０が形成される。
【００９７】
図４Ｃを参照すると、トンネル誘電体４０の表面は、スピンコーティングにより汚染される。
【００９８】
スピンコーティングによって、１０１５ａｔｏｍｓ／ｃｍ２オーダーの濃度のゲルマニウム汚染物質を堆積できるようにするために、ほぼ１％硝酸を含有する０．０１ｍｏｌ／ｌの酸性化水溶液（すなわち、およそ０．７ｇ／ｌのゲルマニウム汚染物質）においてゲルマニウムを使用する必要がある。回転速度は、３５００ｒｐｍオーダーである。この点に関して、Ｒ．Ｈｏｌｚｌ  ｅｔ  ａｌ、Ｊｏｕｒｎａｌ  ｏｆ  Ｔｈｅ  Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ、１４６（６）、２２４５−２２５３（１９９９）の文献を参照することもできる。
【００９９】
図４Ｄを参照すると、基板１０は、基板２０上に接合される。
【０１００】
このプロセスの残りは、実施例１のものと違いはない。
【０１０１】
（実施例３）［単一ＳＯＩ−プラズマ汚染］
この代替的な実施形態は、図３Ａ〜図３Ｅを参照しながら記載され得る。
【０１０２】
図３Ａを参照すると、トンネル誘電体層４０を備えるドナー基板１０が、薄層を画成するように注入される。トンネル誘電体層の厚さは５ｎｍである。
【０１０３】
図３Ｂ及び図３Ｃを参照すると、第２の基板２０、すなわち、レシーバ基板はシリコンからできており、基板を酸化することによって形成され、２０ｎｍオーダーの厚さを示すＳｉＯ２でできた制御誘電体層５０を備える。
【０１０４】
任意に、図５を参照すると、層５０の下のレシーバ基板２０に、ドーパントが注入される。層５０の下に達成されるドーパント密度は、少なくとも数ナノメートルの厚さにわたって、１０１７ｃｍ−３より大きい。このように、制御誘電体５０の下にあるこのドープ層２４は伝導性である。
【０１０５】
この基板２０に対して、プラズマ処理が適用され、このプラズマ処理は、第１に、参照番号３１で表す欠陥を生じさせ、第２に、接合される表面を活性化させるためのものである。このため、２０秒間、２５０Ｗ出力、５０ミリトールの圧力で、窒素プラズマが使用される。
【０１０６】
図３Ｄを参照すると、第１及び第２の基板は、欠陥３１が界面に位置されて、トラップ界面３０を形成するように接合される。
【０１０７】
このプロセスの残りは、実施例１のものに類似している。
【０１０８】
トラップ界面を備えるこのような構造の応用には、以下のものがある。
【０１０９】
（応用１：低消費応用のための調節可能な電圧デバイス及び／又は回路）
トランジスタ又は回路は、原則的に、ＳｅＯＩの薄い半導体層に製造される。コンポーネントのデザインにより、例えば、基板又はＢＯＸ下に位置する電極の高極性及びトランジスタのソース及びドレインの接地等、特別に与えられた動作により誘電体に存在するトラップを充放電することが可能となる。
【０１１０】
ＢＯＸが充填されると、トランジスタのしきい値電圧が上がり、所与の動作電圧の電流レベルが下がる（特に、一般に、Ｉｏｆｆとして参照される静的モードのリーク電流）。
【０１１１】
この動作は、あまり高速ではないが、スタンバイ機能を有するデバイス、特に、典型的に、すべてのモバイル応用において特に適切である。
【０１１２】
（応用２：二重グリッドフラッシュメモリ）
「フラッシュ」タイプのメモリのサイズを縮小するために、二重グリッドメモリが製造される。このように、メモリの有効表面積は、シリコン上の有効表面積を増大させることなく倍増し、集積密度が上がる。二重グリッドモードで動作することにより、グリッドの電流制御も強化される。従って、メモリ効果によりデバイスのしきい値電圧の制御が改良され、より高性能のメモリが得られる。
【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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【図１】
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