(57)【特許請求の範囲】
【請求項１】
導電性材料を用いた第１の電極と、
前記第１の電極に接続され、炭素（Ｃ）が前記第１の電極との第１の界面部に面密度がピークになるように含有された、導電型がｐ型の第１の炭化珪素（ＳｉＣ）半導体部と、
前記第１の電極に接続され、導電型がｎ型の第２のＳｉＣ半導体部と、
を備え、
前記第１の界面部の炭素は１モノレイヤー以下であることを特徴とする半導体装置。
【請求項２】
前記導電型がｎ型の第２のＳｉＣ半導体部が、窒素（Ｎ）、燐（Ｐ）、及び砒素（Ａｓ）のうちの少なくとも１種類の元素が、前記第１の電極との第２の界面部に面密度がピークになるように含有され、かつ前記第２の界面部の窒素、燐、砒素のうち少なくとも一つの元素は１モノレイヤー以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の界面部の炭素濃度は、１．２×１０１４／ｃｍ２以上、１．８×１０１５／ｃｍ２以下であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２の界面部の窒素、燐、砒素のうち少なくとも一つの元素の濃度が、１．２×１０１４／ｃｍ２以上、１．８×１０１５／ｃｍ２以下であることを特徴とする請求項２記載の半導体装置。
【請求項５】
ＳｉＣ半導体基板表面にＳｉＯ２／ＳｉＣ構造を作成する工程１と、
前記工程１の後にＣをＳｉＯ２／ＳｉＣ界面近傍に導入する工程２と、
前記工程２の後にＳｉＯ２の一部を除去して導電性材料を製膜する工程３と、
前記工程３の後に前記工程２に於いて導入したＣを拡散させる工程４、
とを少なくとも備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明の実施形態は、半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子では、ｎ型領域、ｐ型領域と金属との低抵抗コンタクトが必要である。Ｓｉ素子の場合、同一金属に対して、ｎ型領域、ｐ型領域と金属との障壁の和は、バンドギャップの大きさの１電子ボルト程度である。この場合は、両領域のドーパントを十分に大きくすることによって、十分に低いコンタクト抵抗を得ることが出来る。つまり、障壁が十分に低く、かつ、ドーパントを十分に導入し、活性化することができるので、ｎ型領域とｐ型領域の両方への同時コンタクト形成は、大きな問題ではない。
【０００３】
しかし、ＳｉＣ素子の場合、ｎ型領域、ｐ型領域と金属との障壁の和は、バンドギャップの大きさの３電子ボルト程度に達する。そこで、現実には、電極に使う金属を、ｎ型領域、ｐ型領域において、二種類の金属を用いて別々に作製するなどの措置が必要となっており、現状では、単一金属でのｎ型領域、ｐ型領域への同時低抵抗コンタクトは困難である。
また、ドーパントを高濃度に導入し、活性化を行うには、長時間の高温プロセスが必須となっており、実用的ではない。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】谷本智他、電子情報通信学会論文誌Ｃ  Vol.J86-C No.4 pp359-367 2003
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、ＳｉＣ半導体基板上に形成されたｎ型半導体領域とｐ型半導体領域を形成した半導体装置において、ｎ型半導体領域とｐ型半導体領域の両領域にまたがって、単一の金属電極用いて同時コンタクトを形成することを目的としている。
【課題を解決するための手段】
【０００６】
この実施の形態の半導体装置は、導電性材料を用いた第１の電極と、前記第１の電極に接続され、炭素（Ｃ）が前記第１の電極との第１の界面部に面密度がピークになるように含有された、導電型がｐ型の第１の炭化珪素（ＳｉＣ）半導体部と、  前記第１の電極に接続され、導電型がｎ型の第２のＳｉＣ半導体部と、を備え、前記第１の界面部の炭素は１モノレイヤー以下であることを特徴とする半導体装置。
【図面の簡単な説明】
【０００７】
【図１】実施の形態の原理を示す図である。
【図２】実施例１の半導体装置の要部断面図である。
【図３】実施例１の半導体装置の製造プロセスを示すフローチャートである。
【図４】実施例１の半導体装置の製造過程を示す断面図である。
【図５】実施例１の半導体装置の製造過程を示す断面図である。
【図６】実施例１の半導体装置の製造過程を示す断面図である。
【図７】実施例１の半導体装置の製造過程を示す断面図である。
【図８】実施例１の半導体装置の製造過程を示す断面図である。
【図９】実施例１の半導体装置の製造過程を示す断面図である。
【図１０】実施例１の効果を示す図である。
【図１１】実施例２の半導体装置の要部断面図である。
【図１２】実施例２の半導体装置の製造プロセスを示すフローチャートである。
【図１３】実施例２の半導体装置の製造過程を示す断面図である。
【図１４】実施例３の半導体装置の要部断面図である。
【図１５】実施例３の半導体装置の製造プロセスを示すフローチャートである。
【図１６】実施例４の半導体装置の要部断面図である。
【図１７】実施例４の半導体装置の製造プロセスを示すフローチャートである。
【発明を実施するための形態】
【０００８】
以下、本実施形態を完成するに至った経緯、原理等について説明する。
前述のように今後、ＳｉＣ半導体素子の微細化が進むと、ＳｉＣ単一素子内のｎ型ＳｉＣ領域とｐ型ＳｉＣ領域の両方に、単一の金属にて、同時にオーミックなコンタクトを取る必要がある。ｎ型ＳｉＣ領域では、オン抵抗が大きくなってしまい、ｐ型ＳｉＣ領域では、実効的に抵抗とキャパシタが形成されることになるので、スイッチング速度に問題が生じている。更に、合わせ精度の制約やプロセスの簡略化の点から、同時、かつ低抵抗のコンタクト形成が必須になってくる。つまり、単一電極にて、ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域の両方に、低抵抗のコンタクトを取る技術が必須である。
【０００９】
現在は、大きなｎ型領域へのコンタクトに関しては、高温プロセスでの界面反応層を用いることで、良好な値が得られている。しかし、ｐ型領域へのコンタクトに関しては、大きな領域ですら、全く十分な値とは言えない。それは、ＳｉＣという材料の材料特性に由来するものである。つまり、この材料が大きなバンドギャップを有しているからである。ｎ型領域へのコンタクトが出来る電極であれば、ｐ型領域との障壁がバンドギャップ程度の大きさになるため、ワイドギャップ半導体の持つ本質的な問題である。
【００１０】
ｐ型領域へのコンタクト抵抗が大きいと、素子駆動時のＲＣ時定数が大きくなるため、動作スピードが遅くなってしまう。また、ｐ型領域に大量の電流が流れる素子（例えば後述の実施例３で示す、ＩＧＢＴ（Insulated Gate Bipolar Transistor））の場合は、大きな損失が発生してしまう。特にｎ型ＳｉＣ領域とｐ型ＳｉＣ領域が隣接した構造に於いて、同一の電位に保つ必要がある構造では、深刻な問題となる。後述の実施例１から実施例４で示す素子が、ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域が隣接した構造の例である。これらの素子では、構造上ｎｐｎバイポーラートランジスタが埋め込まれているが、このトランジスタの動作を制御するために、ｎ領域からｐ領域へのキャリア注入が起こらないようにしている。
【００１１】
高濃度イオン打ち込み（ｐ＋作製、及び、ｎ＋作製）、犠牲酸化膜形成、高温電極形成の各プロセスに於いて、ＳｉＣ基板には、Ｃ欠陥が大量に発生する。
発明者らが行った電子状態計算手法である第一原理計算によると、Ｓｉの欠陥の生成には、放出するＳｉがＳｉバルクになるとした時を基準にすると、７〜８ｅＶのエネルギーが必要である。ＳｉＣ基板表面近傍でも、およそ５ｅＶのエネルギーが必要である。それに対し、Ｃ欠陥の生成は、放出するＣがＣバルクになるとした時を基準にすると、およそ４ｅＶのエネルギーで出現する。更に、ＳｉＣ基板表面では、０．７５〜２ｅＶという低いエネルギーで出現してしまう。上記のプロセスに於いて、Ｃ欠陥が大量に発生するのは、そもそも、ＳｉＣ基板表面やＳｉＯ２との界面、金属との界面に於いて、Ｃ欠陥が出来易いからである。
【００１２】
ここで、第一原理計算は、局所密度近似による密度汎関数法に基づき、Ｓｉはノルム保存擬ポテンシャル、ＣなどＳｉ以外の物質は、バンダービルトらによって開発された、ウルトラソフト擬ポテンシャルを用いて行った。
【００１３】
図１に示すように、Ｃ欠陥が出来ると、ギャップ中状態の出現や伝導帯エッジのバンド構造の変化が発生し、局所的な抵抗変化領域が出来ることになる。つまり、Ｃ欠陥は、電流の面内不均一をもたらすこととなる。デバイス特性の向上には、面内抵抗（バルク及び接触）が均一なセルを作ることが必須である。現状のまま放置すると、局所的な破壊が発生して、寿命が不十分なデバイスとなってしまう。実現するには、何らかの方法で、界面近傍Ｃ欠陥の低減が必須となる。
【００１４】
そこでＳｉＣ基板中でのＣ欠陥の電子状態について考察するために、４Ｈ構造ＳｉＣと、３Ｃ構造ＳｉＣ中でのＣ欠陥の電子状態を第一原理計算により求めた。図１は、４Ｈ構造ＳｉＣ中でのＣ欠陥の状態密度を説明するための図である。基板中にＣ欠陥が出来ると、Ｃ欠陥の周囲にある４つのＳｉがそれぞれ一つのダングリングボンドを持つことになる。Ｓｉのダングリングボンドは、ＳｉＣのバンドギャップの中間付近に状態を持っているので、Ｃ欠陥の周囲にある４つのＳｉが持つダングリングボンドが相互作用をすると、結合状態、反結合状態に分裂した状態をギャップ中に作る。ところが、ＳｉＣは構造によって、伝導帯、価電子帯のエネルギー位置が変わってくる。それ故に、Ｓｉが持つダングリングボンドの相互作用によって発生する、結合状態、反結合状態の、ギャップ中での位置関係は、ＳｉＣの構造に依存することになる。
【００１５】
図１に示すように、４Ｈ構造では、伝導帯直下に反結合状態が発生している。この状態には、電子がトラップするので、移動度を低下させる源となる。
【００１６】
本実施の形態は、このような問題点に鑑みて成されたものであり、一つの電極にて、ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域の両方に、低抵抗のコンタクトを取る技術を提供し、それを用いたＳｉＣ半導体装置を提供することにある。更に、金属／ＳｉＣ界面を通る電流の面内分布を均一化して、デバイスセル間の電流分布をなくし、デバイスとしての信頼性を向上させることを目的としている。  
【００１７】
この第一原理計算により、４Ｈ構造ＳｉＣ基板のＳｉ面、Ｃ面ともに、Ｓｉ面が最表面になることが分かった。Ｓｉ面では、Ｓｉが単一のダングリングボンドを持った状態であり、これは良く知られた構造である。下層のＣが抜けるには、一層下でも２ｅＶ以上、内部では４ｅＶ以上のエネルギーが必要となる。Ｃ面では、従来は、Ｃが単一のダングリングボンドを持った状態が安定であると考えられていた。しかし、最表面のＣは簡単に抜け落ちてしまい、最表面は、下層のＳｉであることが、今回初めて分かった。同様に（１１−２０）面（Ａ面）でも、最表面のＣは抜け落ちていることが分かった。
【００１８】
最表面のＳｉに、Ｃを吸着させた場合の電子状態を求めたところ、価電子帯の頂上に吸着したＣのダングリングボンド由来の局在状態を作り込むことが出来ることが分かった。これは、Ｃ面、Ｓｉ面、Ａ面のいずれでも言えることであった。このＣ吸着によりｐ型低接触コンタクトが可能であることが判明した。
【００１９】
基板表面近傍での欠陥発生機構を解明するために、ＳｉＣ基板表面での欠陥の生成エネルギーを第一原理計算により求めた。ＳｉＣ基板Ｃ面の最表面のＣ欠陥生成に必要なエネルギーは０．７５ｅＶ、ＳｉＣ基板Ｓｉ面の最表面のＳｉ欠陥生成に必要なエネルギーは４．６ｅＶであった。水素終端のとれた、ＳｉＣ基板の最表面の元素は、ダングリングボンドを有しているので、高いエネルギー状態にあり、簡単に離脱して、欠陥を発生させることが分かる。
【００２０】
次に、ＳｉＣ基板中での欠陥の生成エネルギーを第一原理計算により求めた。Ｃ欠陥生成に必要なエネルギーは４．０ｅＶ、Ｓｉ欠陥生成に必要なエネルギーは７．５ｅＶであり、ＳｉＣ基板では、Ｃ欠陥が最もでき易いことが分かった。
【００２１】
金属／ＳｉＣ基板界面近傍、及びＳｉＯ２絶縁膜／ＳｉＣ基板界面近傍では、内部元素（Ｃ、及びＳｉ）と表面で出来た欠陥とが入れ替わりながら拡散していくことになる。このようにして、金属／ＳｉＣ基板界面近傍、及びＳｉＯ２絶縁膜／ＳｉＣ基板界面近傍のＳｉＣ基板中には、多くの欠陥が発生することが分かった。
【００２２】
上記Ｃ欠陥、及び、Ｓｉ欠陥の生成エネルギーから分かるように、イオン打ち込みにより、ドーパントなどを導入すると、Ｃ欠陥が大量に生じる。
【００２３】
いずれにしても、通常のＭＯＳＦＥＴ作製プロセスを通るだけで、少なくともＣ欠陥は１０１７／ｃｍ３以上出来るとされている。多くの場合、１０１８／ｃｍ３以上出来ると考えて良い。
【００２４】
このようにして、金属／ＳｉＣ基板界面近傍、及びＳｉＯ２絶縁膜／ＳｉＣ基板界面近傍には、多くの界面Ｃ欠陥が発生し、４Ｈ型ＳｉＣ基板ＭＯＳＦＥＴでは電極を通過する電流に変動をもたらすことがわかった。
【００２５】
エピＳｉＣ基板では、１０１３／ｃｍ３オーダーのＣ欠陥しかないが、ドーパントなどのイオンを打ち込むと急激に増えることがわかっている。低ドーズであっても、１×１０１７／ｃｍ３に達する。つまり、高ドーズにすると、簡単に１０１８／ｃｍ３に達することになる。
また、実際の４Ｈ構造基板ＭＯＳＦＥＴでは、１×１０１８／ｃｍ３以上の界面状態が報告されることが多い。基板内Ｃ欠陥は、電子を最大４つ出し入れする能力があるので、Ｃ欠陥量にして、２．５×１０１７／ｃｍ３以上に相当する。例えば、８．９×１０１６／ｃｍ３（面密度２×１０１１／ｃｍ２換算）以上、８．９×１０１９／ｃｍ３（面密度２×１０１３／ｃｍ２換算）以下程度に分布している。これは、Ｃ欠陥量にして、２．２×１０１６／ｃｍ３以上、２．３×１０１９／ｃｍ３以下に相当する。但し、最大値としては、上記の８．９×１０１９／ｃｍ３以下と考えておくべきである。これは、ＳｉＯ２の製膜にも依存している。ＳｉＯ２の製膜、ＳｉＯ２剥離、電極金属製膜（Ｎｉ、Ｔｉ、Ａｌなど）によっても、同様にＣ欠陥が生成されてしまう。
【００２６】
以上から、Ｃ欠陥量は、２．２×１０１６／ｃｍ３以上、８．９×１０１９／ｃｍ３以下である。より良いプロセスでは、２．２×１０１６／ｃｍ３以上、２．２×１０１９／ｃｍ３以下に抑制できる。
【００２７】
以上の検討の結果、ＳｉＣ半導体基板上の形成された導電型がｐ型の第１の炭化珪素（ＳｉＣ）半導体部と、導電型がｎ型の第２のＳｉＣ半導体部とを備えたＳｉＣ半導体素子上に、導電性材料を用いた第１の電極を接続させた半導体装置において、前記第１の電極とこれに接続する前記導電型がｐ型の第１のＳｉＣ半導体部との界面部において、炭素（Ｃ）の面密度がピークになるようにすることによって、ｎ型ＳｉＣ（前記第２のＳｉＣ半導体部）、及びｐ型ＳｉＣ（前記第１のＳｉＣ半導体部）、と金属(前記第１の電極)との低抵抗コンタクトが取れるようになることがわかった。しかも、同一電極にて、ｎ型ＳｉＣ、かつ、ｐ型ＳｉＣ、と金属との低抵抗コンタクトが可能となる。また、ｐ型ＳｉＣとの接触では、界面におけるピン止めを用いるため、金属依存性は極めて小さく、従来から使われているｎ型向けの電極（Ｎｉが典型的）を用いれば良いことも判明した。
【００２８】
更に、金属／ＳｉＣ界面を通る電流の面内分布が均一化するので、デバイスセル間の電流分布がなくなり、デバイスとしての信頼性が向上する。つまり、局所的に大電流が流れ、破壊するモードが無くなることがわかった。
【００２９】
すなわち、この実施の形態の半導体装置は、導電性材料を用いた第１の電極と、前記第１の電極に接続され、炭素（Ｃ）が前記第１の電極との第１の界面部に面密度がピークになるように含有された、導電型がｐ型の第１の炭化珪素（ＳｉＣ）半導体部と、前記第１の電極に接続され、導電型がｎ型の第２のＳｉＣ半導体部と、を備えたことを特徴とするものである。
【００３０】
上記実施の形態における半導体装置は、前記導電型がｎ型の第２のＳｉＣ半導体部が、窒素（Ｎ）、燐（Ｐ）、及び砒素（Ａｓ）のうちの少なくとも１種類の元素が、前記第１の電極との第２の界面部に面密度がピークになるように含有されたものであることが好ましい。
【００３１】
上記実施の形態における半導体装置は、前記第１の界面部の炭素は１モノレイヤー以下であり、かつ、前記第２の界面部の窒素、燐、砒素のうち少なくとも一つの元素は１モノレイヤー以下であることが好ましい。
ここで、モノレイヤーの意味は、面に垂直方向に一原子のみがある構造である。たとえば、４Ｈ−ＳｉＣのＳｉ面上の、最表面のＳｉの一部の真上に、一つのＣが吸着した構造が挙げられる。また最表面のＳｉの一部を窒素が置換した構造なども例として挙げられる。
【００３２】
また、界面の原子の面密度について、４Ｈ−ＳｉＣの最表面の元素の面密度は２．４×１０１５／ｃｍ２程度である。この最表面元素のうち５％以上Ｃがパイルアップしていれば、効果が見られる。また、５０％で上記のモノレイヤーとなる。更に７５％まで行くことが可能である。つまり、１．２×１０１４／ｃｍ２以上、１．８×１０１５／ｃｍ２以下にて効果が見られる。更に好ましくは、１．２×１０１４／ｃｍ２以上、１．２×１０１５／ｃｍ２以下である。
【００３３】
上記実施の形態における半導体装置においては、前記第１の界面部の炭素濃度は、１．２×１０１４／ｃｍ２以上、１．８×１０１５／ｃｍ２以下とすることが好ましい。
【００３４】
上記実施の形態における半導体装置においては、前記第２の界面部の窒素、燐、砒素のうち少なくとも一つの元素の濃度が、１．２×１０１４／ｃｍ２以上、１．８×１０１５／ｃｍ２以下であることが好ましい。
【００３５】
さらに他の実施の形態である半導体装置の製造方法は、ＳｉＯ２／ＳｉＣ構造を作成する工程１と、前記工程１の後にＣ（炭素）をＳｉＯ２／ＳｉＣ界面近傍に導入する工程２と、前記工程２の後にＳｉＯ２の一部を除去して導電性材料を製膜する工程３と、前記工程３の後に前記工程２に於いて導入したＣを拡散させる工程４、とを有することを特徴とするものである。
【００３６】
［実施例１］  
上記実施の形態をＤｉＭＯＳＦＥＴに適用した実施例１について、以下、図面を用いて説明する。
【００３７】
図２では、一例として、ＤｉＭＯＳＦＥＴ（Double Implanted Metal Oxide Semiconductor Field Effect Transistor）の構造断面を示している。図２において、高濃度ｎ型（ｎ＋）炭化珪素（ＳｉＣ：シリコンカーバイド）半導体基板２００の表面上に、低濃度ｎ型（ｎ−）ＳｉＣ半導体層２０２が形成され、配置される。（ｎ−）ＳｉＣ半導体層２０２は、（ｎ＋）ＳｉＣ半導体基板２００よりも不純物濃度が低濃度に形成されている。（ｎ−）ＳｉＣ半導体層２０２は、耐圧保持層となる。（ｎ＋）ＳｉＣ半導体基板２００は、ｎ型の炭化珪素（ＳｉＣ）半導体部の一例である。
【００３８】
そして、（ｎ＋）ＳｉＣ半導体基板２００の裏面には、導電性材料の電極２６２が接続され、配置される。電極２６２はドレイン電極となる。電極２６２は第３の電極の一例或いは第２の電極の一例となる。その際、（ｎ＋）ＳｉＣ半導体基板２００は、窒素（Ｎ）、燐（Ｐ）、及び砒素（Ａｓ）のうちの少なくとも１種類の元素が電極２６２との界面部に面密度がピークになるように含有されている。電極２６２は、（ｎ＋）ＳｉＣ半導体基板２００の裏面にオーミック接続される。
【００３９】
そして、（ｎ−）ＳｉＣ半導体層２０２の表面上の一部に、互いに間隔を隔て所定の膜厚の複数の低濃度ｐ型（ｐ−）ＳｉＣ半導体領域２１０が（ｎ−）ＳｉＣ半導体層２０２の表面から内部途中の深さまで選択的に形成され、配置される。（ｐ−）ＳｉＣ半導体領域２１０は第３の半導体部の一例となる。１つの半導体素子には、２つのｐ型（ｐ−）ＳｉＣ半導体領域２１０が（ｎ−）ＳｉＣ半導体層２０２の領域を挟むように配置される。各（ｐ−）ＳｉＣ半導体領域２１０の表面上の一部に、それぞれ（ｐ−）ＳｉＣ半導体領域２１０の表面から内部途中の深さまで所定の膜厚の高濃度ｎ型（ｎ＋）ＳｉＣ半導体領域２３０が選択的に形成され、配置される。そして、各（ｐ−）ＳｉＣ半導体領域２１０の表面上の一部に、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０に隣接してｐ型（ｐ＋）ＳｉＣ半導体領域２２０が配置される。このように、複数のｐ型（ｐ−）ＳｉＣ半導体領域２１０は、（ｎ−）ＳｉＣ半導体層２０２上の少なくとも一部に選択的に形成され、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０とｐ型（ｐ＋）ＳｉＣ半導体領域２２０とに接続して配置される。図１の例では、各（ｐ−）ＳｉＣ半導体領域２１０の表面上の一部に、隣接したｎ型（ｎ＋）ＳｉＣ半導体領域２３０とｐ型（ｐ＋）ＳｉＣ半導体領域２２０とがそれぞれ１つずつ配置される例を示している。そして、１つの半導体素子を形成する際に、２つのｐ型（ｐ＋）ＳｉＣ半導体領域２２０が、２つのｎ型（ｎ＋）ＳｉＣ半導体領域２３０を挟むように配置される。言い換えれば、１つの半導体素子では、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０が、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０の外側に配置される。また、各（ｐ−）ＳｉＣ半導体領域２１０には、それぞれｎ型（ｎ＋）ＳｉＣ半導体領域２３０よりも内側に（ｎ−）ＳｉＣ半導体層２０２と電気的に導通するチャネル領域が形成される。
【００４０】
２つのｎ型（ｎ＋）ＳｉＣ半導体領域２３０表面の一部に跨るように、絶縁膜２５０が形成される。絶縁膜２５０は、例えばＳｉＯ２酸化膜が用いられる。絶縁膜２５０は、両側のｎ型（ｎ＋）ＳｉＣ半導体領域２３０の表面と、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０及びｐ型（ｐ＋）ＳｉＣ半導体領域２２０が形成されていない各（ｐ−）ＳｉＣ半導体領域２１０の表面と、２つの（ｐ−）ＳｉＣ半導体領域２１０間のチャネル間領域となる（ｎ−）ＳｉＣ半導体層２０２の表面とに接して形成される。絶縁膜２５０上には、電極２６０が形成される。絶縁膜２５０は、ゲート絶縁膜の一例である。よって、電極２６０は、両側のｎ型（ｎ＋）ＳｉＣ半導体領域２３０と、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０及びｐ型（ｐ＋）ＳｉＣ半導体領域２２０が形成されていない各（ｐ−）ＳｉＣ半導体領域２１０の部分領域と、２つの（ｐ−）ＳｉＣ半導体領域２１０間のチャネル間領域となる（ｎ−）ＳｉＣ半導体層２０２とに跨るように絶縁膜２５０を介して形成される。電極２６０はゲート電極となる。電極２６０は、第２の電極の一例となる。
【００４１】
また、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０表面の他の一部とｐ型（ｐ＋）ＳｉＣ半導体領域２２０表面上には、電極２４０が形成される。電極２４０はソース電極となる。電極２４０は第１の電極の他の一例となる。
【００４２】
ここで、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０は、炭素（Ｃ）が電極２４０との界面部に面密度がピークになるように含有されている。電極２４０は、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０にオーミック接続される。かかるｐ型（ｐ＋）ＳｉＣ半導体領域２２０は、ＭＯＳでは基板コンタクト領域となる。ｐ型（ｐ＋）ＳｉＣ半導体領域２２０は、第１のＳｉＣ半導体部の一例となる。（Ｐコンタクト）
【００４３】
炭素を界面に導入することが出来ると、価電子帯の頂上近傍に局在状態を作り込むことが可能となる。これを実現するには、（１）界面付近に余分な炭素を導入し、かつ、（２）金属を接続した後にＣを拡散させること、により実現可能である。金属を接続した後では、金属側から、界面局在状態へ電子が移動可能となり、移動により系全体が安定化できるためである。この安定化エネルギーが界面への炭素パイルアップの原動力である。ここで、金属が接続されていないと、電子の移動が出来ないので、炭素が、表面へ集合することが出来ない。つまり、単に炭素が余分にあればよいわけではなく、余分な炭素があり、かつ、金属と接続しており、かつ、その後に炭素の拡散アニールが必要である。炭素の拡散のためのアニールは、上記の電子移動による安定化エネルギーがあるので、７００℃以下程度の低温にて可能となる。以上から、低温プロセスにて、低接触抵抗の（ｐ＋）ＳｉＣ／電極の界面が形成出来る。
【００４４】
一方、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０は、窒素（Ｎ）、燐（Ｐ）、及び砒素（Ａｓ）のうちの少なくとも１種類の元素が電極２４０との界面部に面密度がピークになるように含有されている。電極２４０は、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０にオーミック接続される。かかるｎ型（ｎ＋）ＳｉＣ半導体領域２３０は、ＭＯＳではソース領域となる。ｎ型（ｎ＋）ＳｉＣ半導体領域２３０は、ＳｉＣ半導体部或いは第２のＳｉＣ半導体部の一例となる。（Ｎコンタクト）
【００４５】
窒素、燐、砒素のうちの少なくとも一種類の元素を界面に導入することが出来ると、界面状態を終端することが出来る。これらの元素は、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０中に十分に導入され、高温にて活性化されている。その後、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０に、炭素をイオン注入すると、一部の窒素、燐、砒素などのｎ型ドーパントが格子間に飛び出し、再度拡散することができる状態になる。この状態のｎ型（ｎ＋）ＳｉＣ半導体領域２３０上に、電極２４０を作製し、その後に（７００℃以下程度の）低温アニールすると、界面近傍に窒素、燐、砒素が拡散して、密度が高まる。高温活性化アニールは、電極作製前に行なわれる。その場合は、ドーパントは殆ど拡散しない。しかし、電極を作製した後であれば、基板中の電子の移動が可能となり、界面近傍へのドーパントの集中が可能となる。これは、界面近傍のドーパントと電極との電子のやり取りが可能となったからである。その結果、界面近傍に、より高濃度のｎ＋型の状態が出来ることになる。この時、電極の実効仕事関数が伝導帯底方向に移動する。界面でのドーパントの高濃度化、界面ダイポールの形成が同時に起こっている。
【００４６】
更に、界面のダングリングボンドが窒素、燐、砒素にて終端出来る。従来は、電極作製前にアニールして、ドーパントは格子点にあったので、界面にまで拡散することは無かった。しかし、今回は、界面近傍に窒素、燐、砒素が大量に拡散しているので、界面終端が可能となっている。これにより、界面のダングリングボンドを確実に無くすことが出来る。この時、界面のダングリングボンドへのピン止めが解除される。
以上から、低温プロセスにて、低接触抵抗の（ｎ＋）ＳｉＣ／電極の界面が形成出来る。
【００４７】
本実施の形態では、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０、及び、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０に、炭素をイオン打ち込みにより導入している。これにより、従来多量にあった炭素欠陥を埋めることが出来る。炭素欠陥は、ギャップ中に局在状態を形成するので、接触抵抗に大きな面内分布をもたらしている。本実施の形態の方法により、面内分布の問題が解決できる。  
【００４８】
以上のように、ｎ型ＳｉＣおよびｐ型ＳｉＣそれぞれ用の「界面添加元素」を、電極との界面部に面密度がピークになるように含有させることで、ｎ型およびｐ型、それぞれ共に低抵抗化することができる。さらに、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０及びｐ型（ｐ＋）ＳｉＣ半導体領域２２０上に同時に１種類の金属による電極形成ができる。第１の実施形態では、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０とソース電極となる電極２４０との接合部の低抵抗化と、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０とソース電極となる電極２４０との接合部の低抵抗化と、（ｎ＋）ＳｉＣ半導体基板２００の裏面とドレイン電極となる電極２６２との接合部の低抵抗化と、をすべて実現できる。但し、これに限るものではなく、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０とソース電極となる電極２４０との接合部の低抵抗化と、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０とソース電極となる電極２４０との接合部の低抵抗化と、（ｎ＋）ＳｉＣ半導体基板２００の裏面とドレイン電極となる電極２６２との接合部の低抵抗化とのうち、１つだけ、或いはいずれか２つを実現する構成にしてもよい。
【００４９】
今後、パターンの微細化が進むと、ＳｉＣ単一素子内のｎ型ＳｉＣ領域とｐ型ＳｉＣ領域の両方に同じ金属でコンタクトを取る必要が生じてくる。ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域の両方に同じ金属でコンタクトを取るとなると、合わせ精度の制約やプロセスの簡略化の点から、同時、かつ低抵抗のコンタクト形成が望ましい。言い換えれば、一つの電極にて、ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域の両方に、低抵抗のコンタクトを取る技術が望ましい。そして、かかる低抵抗化を実現できないと、ｎ型ＳｉＣ領域では、オン抵抗が大きくなってしまう。一方、ｐ型ＳｉＣ領域では、実効的に抵抗とキャパシタが形成されることになるので、スイッチング速度に問題が生じてしまう。ｐ型ＳｉＣ領域へのコンタクト抵抗が大きいと、素子駆動時のＲＣ時定数が大きくなるため、動作スピードが遅くなってしまう。これらの問題に対して、第１の実施形態によれば、ｎ型ＳｉＣ領域とｐ型ＳｉＣ領域の両方に同じ金属でコンタクトがとれる。さらに、同時、かつ低抵抗のコンタクト形成ができる。よって、ｎ型ＳｉＣ領域では、オン抵抗を小さくできる。一方、ｐ型ＳｉＣ領域では、スイッチング速度を高速化できる。
【００５０】
上記のように、本実施の形態の技術を用いた場合、コンタクト形成温度は、７００℃程度にて可能である。その結果、ＳｉＣ／絶縁膜界面を荒らさずにプロセスを流すことが可能となる。この低温プロセス化も、特性改善に大きく寄与する。
【００５１】
（製造方法）
本実施例１における半導体装置の製造方法の要部工程を示すフローチャートを図３に示す。図３において、実施例１における半導体装置の製造方法は、（ｎ−）ＳｉＣ膜形成工程（Ｓ１００）と、（ｐ−）化用のイオン注入工程（Ｓ１０２）と、（ｎ＋）化用のイオン注入工程（Ｓ１０４）と、（ｐ＋）化用のイオン注入工程（Ｓ１０６）と、活性化高温アニール工程（Ｓ１０８）と、絶縁膜形成工程（Ｓ１１０）と、炭素イオン注入工程（Ｓ１１２）と、電極（ソース電極）形成工程（Ｓ１１４）と、界面形成のための低温アニール工程（Ｓ１１６）と、電極（ゲート電極）形成工程（Ｓ１１８）と、裏面Ｃイオン注入工程（Ｓ１２０）、電極（ドレイン電極）形成工程（Ｓ１２２）と、アニール工程（Ｓ１２４）という一連の工程を実施する。
【００５２】
実施例１における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図を図４、図５に示す。図４、図５では、図３の（ｎ−）ＳｉＣ膜形成工程（Ｓ１００）からイオン注入工程（Ｓ１０６）までを示している。それ以降の工程は後述する。
【００５３】
図４（ａ）において、（ｎ−）ＳｉＣ膜形成工程（Ｓ１００）として、（ｎ＋）ＳｉＣ半導体基板２００の表面上に、（ｎ−）ＳｉＣ半導体層２０２が形成される。（ｎ＋）ＳｉＣ半導体基板２００として、例えば固体単結晶ＳｉＣ基板が用いられる。（ｎ＋）ＳｉＣ半導体基板２００内の不純物濃度（ドーピング濃度）は、１×１０１６原子／ｃｍ３以上、１×１０２０原子／ｃｍ３未満が好適である。ここでは、例えば、６×１０１７原子／ｃｍ３で形成されたものを用いる。以後の実施例でも、特に断らない限り、ｐ型、ｎ型にかかわらず、基板濃度として６×１０１７原子／ｃｍ３の基板を用いている。（ｎ＋）ＳｉＣ半導体基板２００として、（０００１）面の六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）が好適である。そして、（ｎ−）ＳｉＣ半導体層２０２は、エピタキシャル気相成長法により（ｎ＋）ＳｉＣ半導体基板２００の表面上に（ｎ−）ＳｉＣ膜がエピタキシャル成長することにより形成される。
【００５４】
エピタキシャル層を形成する際、原料ガスとして例えばＳｉＨ４ガスおよびＣ３Ｈ８ガスを用いることができる。また、不純物（ドーパント）としては、窒素（Ｎ）、燐（Ｐ）或いは砒素（Ａｓ）を用いるとよい。（ｎ−）ＳｉＣ半導体層２０２は、耐圧保持層となる。（ｎ−）ＳｉＣ半導体層２０２は、膜厚として、例えば、０．５μｍ以上２０μｍ以下が好適である。ここでは、例えば、１０μｍに形成される。また、（ｎ−）ＳｉＣ半導体層２０２の不純物濃度（ドーピング濃度）は、８×１０１４原子／ｃｍ３以上、３×１０１７原子／ｃｍ３未満が好適である。ここでは、例えば、５×１０１５原子／ｃｍ３で形成されたものを用いる。以後の実施例でも、特に断らない限り、（ｎ−）ＳｉＣの濃度として５×１０１５原子／ｃｍ３を用いている。
【００５５】
図４（ｂ）において、（ｐ−）化用のイオン注入工程（Ｓ１０２）として、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物を選択的に（ｎ−）ＳｉＣ半導体層２０２に注入することにより、（ｐ−）ＳｉＣ半導体領域２１０を形成する。（ｐ−）ＳｉＣ半導体領域２１０における導電性不純物の濃度は、例えば、１×１０１６／ｃｍ３とすることが出来る。以後の実施例でも、特に断らない限り、（ｐ−）ＳｉＣの濃度として１×１０１６原子／ｃｍ３を用いている。ｐ型の不純物となるＡｌイオンの注入の条件としては、例えば、１×１０１５／ｃｍ２、８０ＫｅＶとすることができる。ここでは、例えば３００℃に基板を加熱した。（ｐ−）ＳｉＣ半導体領域２１０における導電性不純物の濃度は、１×１０１３／ｃｍ３以上、５×１０１７／ｃｍ３以下が好適である。より好ましくは１×１０１５／ｃｍ３以上５×１０１６／ｃｍ３以下がよい。
【００５６】
図５（ａ）において、（ｎ＋）化用のイオン注入工程（Ｓ１０４）として、（ｐ−）ＳｉＣ半導体領域２１０表面の一部に、選択的にｎ型の導電性不純物を注入することにより、（ｎ＋）ＳｉＣ半導体領域２３０を形成する。
【００５７】
図５（ｂ）において、（ｐ＋）化用のイオン注入工程（Ｓ１０６）として、（ｐ−）ＳｉＣ半導体領域２１０表面の他の一部に、（ｎ＋）ＳｉＣ半導体領域２３０と隣接するように選択的にｐ型の導電性不純物を注入することにより、（ｐ＋）ＳｉＣ半導体領域２２０を形成する。（ｎ＋）ＳｉＣ半導体領域２３０の形成に用いた酸化膜のマスク２２２を除去した後、再度新たなパターンを有する酸化膜のマスク２３２を、フォトリソグラフィおよびエッチングを用いて形成する。そして、新たなマスク２３２の開口部を通して、ｐ型の導電性不純物を注入することにより、（ｐ＋）ＳｉＣ半導体領域２２０を形成する。（ｐ＋）ＳｉＣ半導体領域２２０における導電性不純物の濃度は、例えば、５×１０１６／ｃｍ２とすることが出来る。ｐ型の不純物となるＡｌイオンの注入の条件としては、例えば、１×１０１５／ｃｍ２、４０ＫｅＶとすることができる。ここでは、３００℃に基板を加熱した。（ｐ＋）ＳｉＣ半導体領域２２０における導電性不純物の濃度は、１×１０１４／ｃｍ２以上１×１０１８／ｃｍ２以下が好適である。より好ましくは５×１０１５／ｃｍ２以上５×１０１７／ｃｍ２以下がよい。
【００５８】
高温アニール工程（Ｓ１０８）として、上述した注入工程の後、活性化アニール処理を行なう。この活性化アニール処理としては、たとえばアルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１６００℃、加熱時間３０分といった条件を用いることができる。このようにして、図５（ｂ）に示す構造を得る。この時、ＳｉＣ内部に導入されたドーパントの活性化は実現できるが、殆ど拡散はしない。
【００５９】
第１の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図を図６から図７に示す。図３に示すフローチャートの絶縁膜形成工程（Ｓ１１０）から電極（ゲート電極）形成工程（Ｓ１１８）までを示している。それ以降の工程は後述する。
【００６０】
図６において、絶縁膜形成工程（Ｓ１１０）として、（ｎ−）ＳｉＣ半導体層２０２、（ｐ−）ＳｉＣ半導体領域２１０、（ｐ＋）ＳｉＣ半導体領域２２０、及び（ｎ＋）ＳｉＣ半導体領域２３０の全体に覆うように酸化膜２５０を形成する。酸化膜２５０の形成方法として、例えばドライ酸化（熱酸化）を行っても良い。例えば、１２００℃、加熱時間３０分という条件のドライ酸化により、緻密な酸化膜を作成できる。あるいは、ＣＶＤなどによりＳｉＯ２膜を製膜してもよい。
【００６１】
次に、図７において、基板全面に炭素イオンを注入する。（ｐ＋）ＳｉＣ半導体領域２２０、及び（ｎ＋）ＳｉＣ半導体領域２３０の絶縁膜２５０との界面近傍に炭素イオンを注入することが目的である。炭素イオンの注入の条件としては、例えば、１×１０１３／ｃｍ２、８０ＫｅＶとすることができる。この段階での、炭素の濃度は、１×１０１３／ｃｍ３以上、５×１０１７／ｃｍ３以下が好適である。より好ましくは１×１０１５／ｃｍ３以上５×１０１６／ｃｍ３以下がよい。
【００６２】
次に、図８（ａ）において、まず、酸化膜２５０上にフォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、（ｐ＋）ＳｉＣ半導体領域２２０表面および（ｎ＋）ＳｉＣ半導体領域２３０表面の一部に位置する酸化膜２５０の部分をエッチングにより除去する。これにより、両側の（ｎ＋）ＳｉＣ半導体領域２３０間を跨ぐ酸化膜２５０が形成できる。
【００６３】
続いて、電極（ソース電極）形成工程（Ｓ１１４）として、かかるレジスト膜と酸化膜２５０が除去されて形成された開口部によって露出された（ｐ＋）ＳｉＣ半導体領域２２０表面および（ｎ＋）ＳｉＣ半導体領域２３０表面の一部に、金属などの導電体膜を形成する。かかる導電体膜が電極２４０となる。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。また、酸化膜２５０の幅をエッチバック等で狭くすれば酸化膜２５０と電極２４０とが接触しないように隙間を形成できる。
【００６４】
ここで、電極２４０となる導電体としては、例えば、ニッケル（Ｎｉ）、或いは窒化チタン（ＴｉＮ）が好適である。従来であれば、この電極は、種類や作成プロセスが大幅に限定されていた。しかし、次の熱処理により、実効仕事関数が、ｎ＋領域では、４．２ｅＶ程度にピン止めされ、ｐ＋領域では、７．２ｅＶ程度にピン止めされるため、安定な導体であれば、特に制限がつかないことが分かる。よって、例えば、その他の金属、或いは金属以外にも加工性に優れる、ｎ型ポリシリコン、ｎ型ポリＳｉＣなどでも良い。
【００６５】
低温アニール工程（Ｓ１１６）として、ソース電極を作成した後に、例えば４００℃の熱処理を行う。例えば、アルゴン（Ａｒ）ガス中で加熱時間５分とする。かかる熱処理により、電極２４０と（ｎ＋）ＳｉＣ半導体領域２３０の界面に窒素を、電極２４０と（ｐ＋）ＳｉＣ半導体領域２２０の界面に炭素を、それぞれ集合させる（パイルアップする）ことができる。これは、電極との電子のやりとりにより、界面にパイルアップすることで、窒素、及び炭素の状態が安定になるからである。ゲート酸化膜となる酸化膜２５０形成後に、従来のような高温（例えば、１６００℃や９５０℃）のアニールを行ってしまうと酸化膜２５０とチャネル領域との界面の劣化が生じてしまうが、本実施形態では、４００℃と大幅に加熱温度を低温化できるので、かかる劣化を抑制できる。このアニール温度は、７００℃以下でないと界面劣化が見られる。
【００６６】
図８（ｂ）において、電極（ゲート電極）形成工程（Ｓ１１８）として、ゲート絶縁膜としての酸化膜２５０上にゲート電極となる電極２６０を形成する。例えば、ｎ型ポリシリコンなどで良い。また、ソース電極もｎ型ポリシリコンとして、ソース電極、ゲート電極とも、さらにＮｉ膜を形成して熱処理をおこなうことで、ＮｉＳｉのサリサイド膜を電極としてもよい。
【００６７】
第１の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を経た断面図を図９に示す。図８以降に、裏面炭素イオン注入工程（Ｓ１２０）、電極（ドレイン電極）形成工程（Ｓ１２２）、低温アニール工程（Ｓ１２４）を経た断面図が示されている。
【００６８】
裏面と電極（ドレイン）との界面形成については、炭素イオン注入工程（Ｓ１２０）を、電極（ドレイン電極）形成工程（Ｓ１２２）前入れれば良い。この時、アニール工程（Ｓ１２４）の低温化（７００℃程度）も実現出来る。
あるいは、裏面と電極（ドレイン）との界面形成のための炭素イオン注入工程（Ｓ１２０）を、上記の炭素イオン注入（Ｓ１１２）と同時に行っても良い。この時、二つのアニール工程（Ｓ１１６）及び（Ｓ１２４）を同時に行うことが出来るように、電極形成（Ｓ１１４）、（Ｓ１２０）、（Ｓ１２２）を連続して行い、その後、低温アニールを一回行うことになる。  
【００６９】
電極（ドレイン電極）形成工程（Ｓ１２２）として、（ｎ＋）ＳｉＣ半導体基板２００の裏面上にドレイン電極となる電極２６２を形成する。その前に、ゲート絶縁膜形成（Ｓ１１０）にて形成した酸化膜は除去している。ここで、裏面電極に関して、従来の電極構成、例えば、Ｎｉ電極などを使うと、８００℃を越える、高温過程が必要になる。そこで、第１の実施形態では、炭素イオンを打ち込み、電極形成後に低温アニールすることで、界面へのピン止め材となる窒素をパイルアップする方法を、裏面コンタクトについても用いる。
【００７０】
低温アニール工程（Ｓ１２４）として、４００℃の熱処理を行う。例えば、アルゴン（Ａｒ）ガス中で加熱時間５分とする。かかる熱処理により、電極２６２と（ｎ＋）ＳｉＣ半導体基板２００の界面に窒素を集合させる（パイルアップする）ことができる。この時、界面付近には、薄くＮｉＳｉができるが、ＳｉＣとの界面に窒素がパイルアップして、実効仕事関数が４．２ｅＶとなり、オーミック接続ができる。
【００７１】
図１０（ａ）のグラフでは、第１の実施形態における（ｐ＋）ＳｉＣと電極との界面に於ける、炭素の面密度分布の一例を示している。縦軸が炭素の面密度、横軸が位置を示している。炭素イオン注入がない場合には、（ｐ＋）ＳｉＣに於いて、炭素の面密度は大きな変化が見えない。その様子は点線にて示した。しかし、炭素イオン注入を行ない、金属を接続し、アニールを行うと、界面に於いてピークが現れることが分かる。その様子は実線にて示した。ＳｉＣの金属との界面部、ここでは、（ｐ＋）ＳｉＣの表面から１０Å内に、炭素のピークが表れていることがわかる。このピークは、ジャスト界面と考えられる。
【００７２】
図１０（ｂ）のグラフでは、第１の実施形態における（ｎ＋）ＳｉＣと電極との界面に於ける、窒素（或いは、燐、砒素などのｎ型ドーパント）の面密度分布の一例を示している。縦軸が窒素の面密度、横軸が位置を示している。炭素イオン注入がない場合には、（ｐ＋）ＳｉＣに於いて、窒素の面密度は、設計に従った分布をしている。その例は点線にて示した。しかし、炭素イオン注入を行ない、金属を接続し、アニールを行うと、界面に於いて窒素密度にピークが現れることが分かる。更に、界面近傍の金属直下に於いて、内側から表面側に向けて窒素が移動して、界面直下の窒素密度が高まることが分かった。その様子は実線にて示した。（ｎ＋）ＳｉＣの金属との界面部、ここでは、ＳｉＣの表面から１０Å内に、窒素のピークが表れていることがわかる。
【００７３】
ここで、（ｎ＋）ＳｉＣ半導体基板２００として、例えば（０００−１）面など、他の面を主表面とする４Ｈ−ＳｉＣ基板を用いてもよい。つまり、本実施例のソース電極とｎ＋領域への窒素（或いは燐、砒素）、ソース電極とｐ＋領域への炭素のパイルアップによるオーミック接続は、その基板方位に関係なく有効と示されていたからである。（１１−２０）面などでも同様である。  
【００７４】
以上に詳述したように、実施例１では、ソース電極／ｎ＋領域界面への窒素、燐、砒素の低温でのパイルアップ、ソース電極／ｐ＋領域界面への炭素の低温でのパイルアップによりオーミック接続が得られた。その結果、（１）ソース電極／ｎ＋領域界面のオン抵抗が従来よりも桁違いに小さくできることが分かった。接触抵抗として、１×１０−５Ωｃｍ２以下が目標であるが、１×１０−７Ωｃｍ２が実現出来ている。（２）ソース電極／ｐ＋領域界面の接触抵抗が従来よりも桁違いに小さく出来ることが分かった。接触抵抗として、１×１０−３Ωｃｍ２以下が目標であるが、こちらも、１×１０−６Ωｃｍ２が実現出来ている。（３）従来構成であれば、ソース電極とｎ＋領域、ｐ＋領域との高温での界面反応層を形成することで、接触を取っていた。ゲート絶縁膜を作成した後に、高温熱工程を通ると、ＳｉＯ２／ＳｉＣ基板界面のダングリングボンドが大量に発生するため、移動度が極端に低下することが知られている。しかし、本実施形態では、低温での添加物質のパイルアップを目的とした低温アニールのみを行っている。その結果、チャネル移動度が従来（高温熱工程通過後、ピーク値２０ｃｍ２／Ｖｓ）の一桁程度大きい値（本実施形態のプロセス通過後、ピーク値２００ｃｍ２／Ｖｓ）を出すことが分かった。この移動度の向上は、オン抵抗に直接的な影響を与えるので、デバイス特性向上に極めて有効である。（４）電極を、ＴｉＮ電極、ポリシリコン電極、Ｗ電極と変えたが、大きな違いは見られなかった。しかし、炭素イオン注入を行なわなかった場合には、電極依存性が極めて強く出ている。
【００７５】
以上のように実施例１によれば、ｐ型ＳｉＣ領域と金属との低抵抗コンタクト、ｎ型ＳｉＣ領域と金属との低抵抗コンタクトが、低温にて実現出来る。また、１つの電極で同時にｐ型ＳｉＣ領域とｎ型ＳｉＣ領域とに接続することも出来る。つまり、隣り合ったｐ型ＳｉＣ領域とｎ型ＳｉＣ領域に、ソース電極をオーミック接続にできる。かつ、裏面ｎ型ＳｉＣ領域に、ドレイン電極をオーミック接続にできる。
【００７６】
本実施例１によれば、炭素イオン注入をしたことで、ＳｉＣ／電極界面近傍に出来た炭素欠陥の多くが、炭素により埋められている。先に示したように、本特許のプロセスを適用しないと、Ｃ欠陥量は、２．２×１０１６／ｃｍ３以上が形成されている。しかし、本特許のプロセスを導入すると、Ｃ欠陥量は、１．０×１０１３／ｃｍ３以下であり、３桁以上の低下がみられる。その結果として、接触抵抗の面内分布が無視できるようになる。本縦型ＭＯＳＦＥＴをユニットとして、並列に並べたデバイスでは、ユニット間で抵抗にばらつきがあると、デバイスの一部に電流が流れ破壊する恐れもある。本特許の方法によれば、その点も大きく改善している。
【００７７】
本実施例で求められた界面炭素、界面窒素を精密に測定すると、およそモノレイヤー程度の分布となっている。面密度は、界面炭素、界面窒素は、それぞれ、およそ１．０×１０１５／ｃｍ２、０．８×１０１５／ｃｍ２である。
【００７８】
［実施例２］
前記実施例１では、（ｎ−）ＳｉＣ半導体層２０２にｐ型ドーパントを選択的に注入して、複数のｐ型ＳｉＣ領域とｐ型ＳｉＣ領域間のｎ型ＳｉＣ領域を形成したが、これに限るものではない。
すなわち、以下、前記実施の形態をＤｉＭＯＳＦＥＴ・エピＣｈに適用した実施例２について、図面を用いて説明する。
【００７９】
図１１では、実施例２における半導体装置の構成を示している。図１１では、図２と同様、ＤｉＭＯＳＦＥＴの構造断面を示している。図１１では、（ｎ−）ＳｉＣ半導体層２０２上に、互いに間隔を隔て所定の膜厚の複数の低濃度ｐ型（ｐ−）ＳｉＣ半導体領域２１２が形成され、（ｐ−）ＳｉＣ半導体領域２１２間に高濃度ｎ型（ｎ＋）ＳｉＣ半導体領域２１４が形成された点以外は、図２と同様である。また、以下、特に説明する内容以外は、第１の実施形態と同様である。
【００８０】
図１２に実施例２における半導体装置の製造方法の要部工程を示すフローチャートを示している。第１の実施形態の（ｐ−）化用のイオン注入工程（Ｓ１０２）の代わりに、（ｎ−）ＳｉＣ膜形成工程（Ｓ１００）と（ｎ＋）化用のイオン注入工程（Ｓ１０４）との間に、（ｐ−）ＳｉＣ膜２１２形成工程（Ｓ１０１）と（ｎ＋）ＳｉＣ膜２１４形成のための（ｎ＋）化用のイオン注入工程（Ｓ１０３）を追加した点以外は図３と同様である。
【００８１】
図１３に実施例２における半導体装置の製造方法のフローチャートに対応して実施される工程を表す。図１３では、（ｐ−）ＳｉＣ膜形成工程（Ｓ１０１）から最終の低温アニール工程（Ｓ１２４）までを示している。
【００８２】
図１３（ａ）において、（ｐ−）ＳｉＣ膜形成工程（Ｓ１０１）として、（ｎ−）ＳｉＣ半導体層２０２上に、（ｐ−）ＳｉＣ半導体層２１２をエピタキシャル成長させる。例えば、０．６μｍの膜厚で形成する。その際、（ｎ＋）ＳｉＣ半導体基板２００側の０．４μｍの不純物濃度は、例えば、４×１０１７／ｃｍ３とし、表面側の０．２μｍの不純物濃度は、例えば、１×１０１６／ｃｍ３とすると好適である。ｐ型の不純物は、Ａｌを用いば良い。
【００８３】
図１３（ｂ）において、（ｎ＋）化用のイオン注入工程（Ｓ１０３）として、（ｐ−）ＳｉＣ半導体層２１２に選択的にＮをイオン注入し、（ｎ＋）ＳｉＣ半導体領域２１４を形成する。具体的には、まず、イオン注入マスクを形成する。たとえばポリシリコン膜を成長させ、所定のレジストマスクプロセスを経た後、ポリシリコン膜のパターニングを行う。その際ポリシリコンのエッチング条件を異方性の強い条件たとえばリアクティブイオンエッチングで形成する。エッチングが異方的であるためマスクは矩形にパターニングされる。このイオン注入マスクを用いて窒素をイオン注入し、ｐ＋エピ層をｎ型に転換させ、下地の（ｎ−）ＳｉＣ半導体層２０２につなげる。これにより、（ｎ＋）ＳｉＣ半導体領域２１４とならなかった（ｐ−）ＳｉＣ半導体層２１２の残りが、図２における（ｐ−）ＳｉＣ半導体領域２１０となる。
【００８４】
以降の工程は、実施例１と同様である。これにより、図１３（ｃ）に示すように、実施例１と同等の半導体装置を形成できる。実施例２では、ＭＯＳチャネル領域をイオン注入する必要がないためイオン注入起因のＭＯＳ界面劣化が防げることが利点である。
【００８５】
［実施例３］
上述した各実施例では、ＤｉＭＯＳＦＥＴについて説明した。しかし、適用可能な半導体装置は、これに限るものではない。実施例３では、一例として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用した場合について説明する。
【００８６】
図１４に実施例３における半導体装置の構成を示す。図１４では、一例として、ＩＧＢＴの構造断面を示している。図１４において、ｎ型（ｎ＋）ＳｉＣ半導体基板２００の代わりに、ｐ型（ｐ＋）ＳｉＣ半導体基板２０１を用いた点、および（ｎ−）ＳｉＣ半導体層２０２の代わりに、ｎ型半導体層２０６として、（ｎ＋）ＳｉＣ半導体層２０３と（ｎ−）ＳｉＣ半導体層２０４の積層構造にした点、以外は図２と同様である。言い換えれば、高濃度ｐ型（ｐ＋）ＳｉＣ半導体基板２０１の表面上に、高濃度ｎ型（ｎ＋）ＳｉＣ半導体層２０３が形成され、配置される。そして、ｎ型（ｎ＋）ＳｉＣ半導体層２０３上に低濃度ｎ型（ｎ−）ＳｉＣ半導体層２０４が形成され、配置される。ｎ型半導体層２０６は、耐圧保持層となる。（ｐ＋）ＳｉＣ半導体基板２０１は、第１のｐ型のＳｉＣ半導体部の一例である。
【００８７】
そして、（ｐ＋）ＳｉＣ半導体基板２０１の裏面には、導電性材料の電極２６２が接続され、配置される。電極２６２はコレクタ電極となる。電極２６２は第３の電極の一例となる。その際、（ｐ＋）ＳｉＣ半導体基板２０１は、炭素が電極２６２との界面部に面密度がピークになるように含有されている。電極２６２は、（ｐ＋）ＳｉＣ半導体基板２０１の裏面にオーミック接続される。また、電極２４０は、第３の実施形態ではエミッタ電極となる。電極２４０がｎ型（ｎ＋）ＳｉＣ半導体領域２３０及びｐ型（ｐ＋）ＳｉＣ半導体領域２２０とオーミック接続される点は上述したとおりである。
【００８８】
以上のように、ｎ型ＳｉＣおよびｐ型ＳｉＣそれぞれ用のピン止め材を電極との界面部に面密度がピークになるように含有させることで、ｎ型およびｐ型、それぞれ共に低抵抗化することができる。さらに、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０及びｐ型（ｐ＋）ＳｉＣ半導体領域２２０上に同時に１種類の金属による電極形成ができる。実施例３では、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０とエミッタ電極となる電極２４０との接合部の低抵抗化と、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０とエミッタ電極となる電極２４０との接合部の低抵抗化と、（ｐ＋）ＳｉＣ半導体基板２０１の裏面とコレクタ電極となる電極２６２との接合部の低抵抗化と、をすべて実現できる。但し、これに限るものではなく、ｎ型（ｎ＋）ＳｉＣ半導体領域２３０とエミッタ電極となる電極２４０との接合部の低抵抗化と、ｐ型（ｐ＋）ＳｉＣ半導体領域２２０とエミッタ電極となる電極２４０との接合部の低抵抗化と、（ｐ＋）ＳｉＣ半導体基板２０１の裏面とコレクタ電極となる電極２６２との接合部の低抵抗化とのうち、１つだけ、或いはいずれか２つを実現する構成にしてもよい。
【００８９】
図１５に実施例３における半導体装置の製造方法の要部工程を示す。図１５において、（ｎ−）ＳｉＣ膜形成工程（Ｓ１００）の前に、（ｎ＋）ＳｉＣ膜形成工程（Ｓ１３０）が追加された点と、電極（ソース電極）形成工程（Ｓ１１４）の代わりに、電極（エミッタ電極）形成工程（Ｓ１１５）が追加された点と、電極（ドレイン電極）形成工程（Ｓ１２２）の代わりに電極（コレクタ電極）形成工程（Ｓ１２３）が追加された点、以外は図３と同様である。
【００９０】
（ｎ＋）ＳｉＣ膜形成工程（Ｓ１３０）として、（ｐ＋）ＳｉＣ半導体基板２０１の表面上に、（ｎ＋）ＳｉＣ半導体層２０３が形成される。（ｎ＋）ＳｉＣ半導体層２０３はコレクタ層となる。（ｎ＋）ＳｉＣ半導体層２０３はエピタキシャル成長することにより形成される。不純物（ドーパント）としては、Ｎを用いればよい。
【００９１】
そして、（ｎ−）ＳｉＣ膜形成工程（Ｓ１００）として、（ｎ＋）ＳｉＣ半導体層２０３上に、（ｎ−）ＳｉＣ半導体層２０５が形成される。（ｎ−）ＳｉＣ半導体層２０５は、（ｎ−）ＳｉＣ半導体層２０２と同様、エピタキシャル成長することにより形成される。（ｎ−）ＳｉＣ半導体層２０２は、膜厚として、例えば、０．５μｍ以上２０μｍ以下が好適である。ここでは、例えば、１０μｍに形成される。
【００９２】
以降、絶縁膜形成工程（Ｓ１１０）まで、第１の実施形態と同様である。また、次の電極（エミッタ電極）形成工程（Ｓ１１５）は、ソース電極をエミッタ電極と読み替えた点以外は電極（ソース電極）形成工程（Ｓ１１４）の内容と同様である。以降、電極（ゲート電極）形成工程（Ｓ１１８）まで、第１の実施形態と同様である。
【００９３】
電極（コレクタ電極）形成工程（Ｓ１２３）として、（ｐ＋）ＳｉＣ半導体基板２０１の裏面上にコレクタ電極となる電極２６２を形成する。ここでは、裏面炭素イオン注入、電極形成、アニールによって形成する点は、第１の実施形態と同様だが、界面では、炭素のパイルアップが形成される。つまり、最終構造としては、窒素がパイルアップしていたｎ型基板によるＭＯＳＦＥＴとは異なったものとなる。
【００９４】
低温アニール工程（Ｓ１２４）として、４００℃の熱処理を行う。例えば、アルゴン（Ａｒ）ガス中で加熱時間５分とする。かかる熱処理により、電極２６２と（ｐ＋）ＳｉＣ半導体基板２０１の界面に炭素を集合させる（パイルアップする）ことができる。この時、界面付近には、薄くＮｉＳｉができるが、ＳｉＣとの界面に炭素がパイルアップして、オーミック接続ができる。
【００９５】
以上のように実施例３では、高性能のＩＧＢＴを得ることができた。バイポーラ動作になるため、伝導度変調が起こり、オン抵抗が小さくなる。その結果、上述したＤｉＭＯＳＦＥＴに比べて、通電能力を大幅に高めることができる。この時、電子電流のみならず、正孔電流も流れるので、エミッタ電極とｐ＋領域との接触抵抗を低くすることは、非常に重要である。第３の実施形態により、十分に低い接触抵抗を得ることができるので、今後の微細加工を伴った、ＩＧＢＴ素子作成において、第３の実施形態の技術は極めて効果的である。
【００９６】
［実施例４］
前記実施例３では、（ｎ−）ＳｉＣ半導体層２０３にｐ型ドーパントを選択的に注入して、複数のｐ型ＳｉＣ領域とｐ型ＳｉＣ領域間のｎ型ＳｉＣ領域を形成したが、これに限るものではない。この実施例４は、ＩＧＢＴにおいて、実施例２における構成を適用させた場合に相当するものである。
【００９７】
図１６に実施例４における半導体装置の構成を示す。図１６では、図１４と同様、ＩＧＢＴの構造断面を示している。図１６では、（ｎ−）ＳｉＣ半導体層２０３上に、互いに間隔を隔て所定の膜厚の複数の低濃度ｐ型（ｐ−）ＳｉＣ半導体領域２１２が形成され、（ｐ−）ＳｉＣ半導体領域２１２間に高濃度ｎ型（ｎ＋）ＳｉＣ半導体領域２１４が形成された点以外は、図１４と同様である。また、以下、特に説明する内容以外は、第３の実施形態と同様である。
図１７に実施例４における半導体装置の製造方法の要部工程を示すフローチャートを示している。実施例１の（ｐ−）化用のイオン注入工程（Ｓ１０２）の代わりに、（ｎ−）ＳｉＣ膜形成工程（Ｓ１００）と（ｎ＋）化用のイオン注入工程（Ｓ１０４）との間に、（ｐ−）ＳｉＣ膜２１２形成工程（Ｓ１０１）と（ｎ＋）ＳｉＣ膜２１４形成のための（ｎ＋）化用のイオン注入工程（Ｓ１０３）を追加した点以外は図１５と同様である。
【００９８】
以降の工程は、実施例３と同様である。これにより、図１６に示すように、実施例３と同等の半導体装置を形成できる。実施例４では、ＭＯＳチャネル領域をイオン注入する必要がないためイオン注入起因のＭＯＳ界面劣化が防げることが利点である。
【００９９】
以上、本発明のいくつかの実施の形態及び実施例を説明したが、これらの実施の形態等は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施の形態等は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１００】
２００…高濃度ｎ型（ｎ＋）ＳｉＣ半導体基板
２０２…ｎ−ＳｉＣ半導体層
２１０…ｐ−ＳｉＣ半導体層
２２０…ｐ＋ＳｉＣ半導体領域
２３０…ｎ＋ＳｉＣ半導体領域
２４０…電極（ソース電極）
２５０…絶縁膜
２６０…電極（ゲート電極）
２６２…導電性材料電極（ドレイン電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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