(57)【特許請求の範囲】
【請求項１】
不揮発固体抵抗素子であって、
第１電極と、
ｐ型シリコン第２電極と、
前記第１電極と前記ｐ型シリコン第２電極との間に電気的に接続された非結晶質シリコンナノ構造とを備え、前記非結晶質シリコンナノ構造は、ナノスケール範囲にある少なくとも２つの次元を有し、
前記第１電極は、前記第１電極と前記ｐ型シリコン第２電極との間に印加される電圧の存在下において、前記非結晶質シリコンナノ構造内にフィラメントを形成する金属イオンを供給する金属電極であり、
前記非結晶質シリコンナノ構造は前記第１電極と前記ｐ型シリコン第２電極とを介して前記非結晶質シリコンナノ構造に印加される電圧に応答して調整可能な抵抗を有し、さらに、
３つ以上の抵抗値間で前記非結晶質シリコンナノ構造の前記抵抗を調整するように動作し得る制御回路を備える、
抵抗素子。
【請求項２】
前記非結晶質シリコンナノ構造は非晶質シリコン含有材料を含む、請求項１に記載の抵抗素子。
【請求項３】
前記ｐ型シリコン第２電極はｐ型ドープポリシリコン材料を含む、請求項１または請求項２に記載の抵抗素子。
【請求項４】
前記非結晶質シリコンナノ構造は対向する端面を有するピラーを含み、各電極は前記端面の異なる１つに接している、請求項１から請求項３のいずれか１項に記載の抵抗素子。
【請求項５】
前記非結晶質シリコンナノ構造は空間３次元の全てにおいてナノスケールである、請求項１から請求項４のいずれか１項に記載の抵抗素子。
【請求項６】
前記空間３次元の各々が１００ｎｍ未満である、請求項５に記載の抵抗素子。
【請求項７】
前記制御回路は、前記非結晶質シリコンナノ構造へ電気的に直列接続される１以上の抵抗要素を含む、請求項１から請求項６のいずれか１項に記載の抵抗素子。
【請求項８】
前記抵抗要素は制御抵抗を含む、請求項７に記載の抵抗素子。
【請求項９】
前記制御回路は、前記非結晶質シリコンナノ構造へ接続される抵抗の総量を選択的に変えるように動作し得る回路とともに前記１以上の抵抗要素を含む、請求項７または請求項８に記載の抵抗素子。
【請求項１０】
前記制御回路は前記非結晶質シリコンナノ構造に直列接続される制御抵抗を与え、前記制御回路はその制御抵抗を関連する抵抗値に設定することによって前記非結晶質シリコンナノ構造の抵抗を任意の抵抗値に調整するように動作可能である、請求項１から請求項９のいずれか１項に記載の抵抗素子。
【請求項１１】
前記抵抗素子が前記非結晶質シリコンナノ構造に直列のダイオードを含むように、前記ｐ型シリコン第２電極に接するｎ型ドープシリコン層をさらに含む、請求項１から請求項１０のいずれか１項に記載の抵抗素子。
【請求項１２】
前記第１電極は、銀、金、アルミニウムからなる群から選択される、請求項１から請求項１１のいずれか１項に記載の抵抗素子。
【請求項１３】
前記非結晶質シリコンナノ構造近くの位置において前記ｐ型シリコン第２電極と接している第２金属電極をさらに含む、請求項１から請求項１２のいずれか１項に記載の抵抗素子。
【請求項１４】
前記第２金属電極は前記非結晶質シリコンナノ構造から１００ｎｍ以下だけ隔てられている、請求項１３に記載の抵抗素子。
【請求項１５】
前記非結晶質シリコンナノ構造は、約３０ｎｍから約６０ｎｍの範囲から選択された直径を有する、請求項１から請求項１４のいずれか１項に記載の抵抗素子。
【請求項１６】
絶縁層をさらに備え、前記非結晶質シリコンナノ構造は前記絶縁層に埋め込まれている、請求項１から請求項１５のいずれか１項に記載の抵抗素子。
【請求項１７】
不揮発固体抵抗素子を有する少なくとも一つのメモリセルを含むメモリ装置であって、
前記不揮発固体抵抗素子は、
第１電極と、
ｐ型シリコン第２電極と、
前記第１電極と前記ｐ型シリコン第２電極との間に電気的に接続された非結晶質シリコンナノ構造とを備え、前記非結晶質シリコンナノ構造は、ナノスケール範囲にある少なくとも２つの次元を有し、
前記第１電極は、前記第１電極と前記ｐ型シリコン第２電極との間に印加される電圧の存在下において、前記非結晶質シリコンナノ構造内にフィラメントを形成する金属イオンを供給する金属電極であり、
前記非結晶質シリコンナノ構造は、前記第１電極と前記ｐ型シリコン第２電極とを介して前記非結晶質シリコンナノ構造に印加される電圧に応答して調整可能な抵抗を有し、
前記不揮発固体抵抗素子の前記非結晶質シリコンナノ構造は前記メモリセル内において調整可能な抵抗を有し、
前記調整可能な抵抗は異なる記憶数に対応する３以上の抵抗のいずれかに設定可能であって、それによって前記メモリセルがマルチレベル数の記憶が可能である、メモリ装置。
【請求項１８】
前記メモリセル内にストアされるべき数に基づいて調整可能な抵抗値を設定するための制御回路をさらに含む、請求項１７に記載のメモリ装置。
【請求項１９】
前記制御回路は前記非結晶質シリコンナノ構造に直列の制御抵抗を含む、請求項１８に記載のメモリ装置。
【請求項２０】
前記ｐ型シリコン第２電極はｐ型ポリシリコンを含む、請求項１７から請求項１９のいずれか１項に記載のメモリ装置。
【請求項２１】
前記第１電極は、銀、金、アルミニウムからなる群から選択される、請求項１７から請求項２０のいずれか１項に記載のメモリ装置。
【請求項２２】
前記第１電極と結合された複数のＣＭＯＳデバイスをさらに備える、請求項１７から請求項２１のいずれか１項に記載のメモリ装置。
【請求項２３】
前記非結晶質シリコンナノ構造は、非晶質シリコン含有材料を含む、請求項１７から請求項２２のいずれか１項に記載のメモリ装置。
【請求項２４】
不揮発固体抵抗素子であって、
第１金属電極と、
ｐ型ポリシリコン電極と、
前記第１金属電極と前記ｐ型ポリシリコン電極との間で少なくとも部分的に配置された絶縁層と、
対向する端面を有しかつ前記絶縁層内に埋め込まれた非結晶質シリコンナノ構造とを備え、前記対向する各端面は前記第１金属電極および前記ｐ型ポリシリコン電極の異なる１つに接続され、前記非結晶質シリコンナノ構造は、ナノスケール範囲にある少なくとも２つの次元を有し、さらに、
前記ｐ型ポリシリコン電極と接触し、かつ、前記ｐ型ポリシリコン電極を介して前記非結晶質シリコンナノ構造と電気的に接続される第２金属電極を備え、
前記第１金属電極は、前記第１金属電極と前記ｐ型ポリシリコン電極との間に印加される電圧の存在下において、前記非結晶質シリコンナノ構造内にフィラメントを形成する金属イオンを供給する金属を含み、それによって前記非結晶質シリコンナノ構造は前記印加電圧に基づいて調整され得る抵抗を示し、
前記第２金属電極は、前記非結晶質シリコンナノ構造から１００ｎｍ以下だけ隔てられている、抵抗素子。
【請求項２５】
前記絶縁層はスピンオングラス層を含む、請求項２４に記載の抵抗素子。
【請求項２６】
前記第１金属電極は、銀、金、アルミニウムからなる群から選択される、請求項２４または請求項２５に記載の抵抗素子。
【請求項２７】
前記第１金属電極と結合された複数のＣＭＯＳデバイスをさらに備える、請求項２４から請求項２６のいずれか１項に記載の抵抗素子。
【請求項２８】
前記非結晶質シリコンナノ構造は、非晶質シリコン含有材料を含む、請求項２４から請求項２７のいずれか１項に記載の抵抗素子。
【請求項２９】
請求項１から請求項１６、請求項２４から請求項２８のいずれか１項に記載の抵抗素子を含む少なくとも１つのメモリセルを有するデジタル不揮発メモリ装置。
【請求項３０】
請求項１から請求項１６、請求項２４から請求項２８のいずれか１項に記載の抵抗素子を含む電気的相互接続を有する、電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は調整可能な抵抗を有する不揮発性で固体状の２端子抵抗素子に関し、これは記憶貯蔵や制御可能な回路接続に使用し得るものである。
【背景技術】
【０００２】
最近では、抵抗ランダムアクセスメモリ（ＲＲＡＭｓ）が、超高密度の不揮発情報記憶のための潜在的候補として顕著な興味を引起している。典型的なＲＲＡＭ装置は、一対の電極間に挟まれた絶縁層からなっており、電気的パルス誘起によるヒステリシス抵抗スイッチング効果を示す。抵抗スイッチングは、ジュール加熱と、二元酸化物（例えば、ＮｉＯやＴｉＯ２）中の電気化学プロセスまたは酸化物、カルコゲニドおよびポリマを含むイオン性導体に関する酸化還元プロセスとによる絶縁体内の導電性フィラメントの形成によって説明されてきた。抵抗スイッチングは、ＴｉＯ２膜および非晶質シリコン（ａ−Ｓｉ）膜中のイオンの電界アシスト拡散によっても説明されてきた。
【０００３】
ａ−Ｓｉ構造の場合、シリコン内への金属イオンの電圧誘起拡散は、ａ−Ｓｉ構造の抵抗を減ずる導電性フィラメントを形成させる。これらのフィラメントはバイアス電圧の除去後にも残って素子の不揮発性を与え、それらは逆極性の印加電圧の駆動力下において金属電極へのイオンの逆拡散によって除去され得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
２つの金属電極間に挟まれたａ−Ｓｉ構造によって形成された抵抗素子は、その制御可能な抵抗特性を示すとして知られてきた。しかし、そのような素子は典型的にはミクロンサイズのフィラメントを有し、サブ１００ナノメータ範囲へスケールダウンされることが阻害されている。また、そのような素子は高い形成電圧を必要とし、これは素子のダメージを生じて製造歩留まりを限定させる。
【課題を解決するための手段】
【０００５】
本発明の１つの態様によれば、不揮発性の固体抵抗素子が提供され、それは第１電極、ｐ型シリコン第２電極、およびそれらの電極間に電気的接続された非結晶質シリコンナノ構造を含んでいる。このナノ構造は、電極を介してナノ構造に印加される電圧に応答して調整可能な抵抗を有する。その非結晶質シリコンナノ構造は、例えば非晶質シリコンナノ構造または非晶質ポリシリコンナノ構造であり得る。
【０００６】
本発明のもう１つの態様では、その抵抗素子が、ディジタル記憶装置中のメモリセルとして使用される。その記憶装置は抵抗素子のアレイを含むことができ、一例では各抵抗素子に関して単一ビットの記憶を提供し、もう１つの例では各メモリセルが１ビットより多いデータをストアし得るように各抵抗素子に関してマルチレベル数の記憶を提供する。
【０００７】
本発明にさらにもう１つの態様では、抵抗素子が、電気回路中の電気的相互接続として使用される。この相互接続は、少なくとも実質的に導電性と実質的に非導電性の状態の間でスイッチされ得る。
【０００８】
本発明にさらにもう１つの態様では、不揮発固体抵抗素子が提供され、それは第１電極、ｐ型ポリシリコン電極、これらの電極間で少なくとも部分的に配置された絶縁層、その絶縁層に埋め込まれた非晶質シリコン構造、および第２金属電極を含んでいる。その非晶質シリコン構造は対向する端面を有し、これらの各々は異なる電極の１つに接続されている。第１電極は金属を含み、複数の電極を横切る印加電圧の存在において、シリコン構造内にフィラメントを形成する金属イオンを供給する。その結果、シリコン構造は、印加電圧に基づいて調整され得る抵抗を示す。第２金属電極は、シリコン構造から１００ｎｍ以下の位置においてポリシリコン電極に接している。
【０００９】
本発明にさらにもう１つの態様では、不揮発固体スイッチング素子をオフ状態からオン状態へ調整する方法が提供され、非結晶質シリコンナノ構造を横切る電圧を印加するステップを含み、印加される電圧は、シリコンナノ構造がオフ状態からオン状態へ切替る所定の確率を達成するように選択された大きさと持続時間を有する。
【図面の簡単な説明】
【００１０】
【図１ａ】本発明によって構成された単一セルａ−Ｓｉ抵抗素子の一実施例の模式図である。
【図１ｂ】図１（ａ）に示されているような素子の部分的に構築されたａ−Ｓｉ構造の上面のＳＥＭ像である。
【図１ｃ】図１（ａ）に示されているような典型的なａ−Ｓｉ構造の抵抗スイッチング特性を示すグラフである。
【図１ｄ】図１（ａ）に示されているようなａ−Ｓｉ素子に関するプログラミング応答を示す波形である。
【図１ｅ】図１（ａ）に示されているようなａ−Ｓｉ素子の耐久性試験の結果を示す波形である。
【図２ａ】或るバイアス電圧に関する典型的なａ−Ｓｉ素子のスイッチング応答の棒グラフである。
【図２ｂ】異なるバイアス電圧に関する典型的なａ−Ｓｉ素子のスイッチング応答の棒グラフである。
【図２ｃ】異なるバイアス電圧に関する典型的なａ−Ｓｉ素子のスイッチング応答の棒グラフである。
【図２ｄ】図１（ａ）に示されているようなａ−Ｓｉ素子の異なる導電性状態における金属イオンの拡散を示す３部模式図である。
【図２ｅ】図１（ａ）に示されているようなａ−Ｓｉ素子に関するスイッチング時間とバイアス電圧との関係を示すグラフである。
【図３ａ】直列接続される異なる制御抵抗または他の手段によって制御される異なるプログラミング電流レベルを用いて典型的なａ−Ｓｉ素子をプログラミングした結果を示すグラフである。
【図３ｂ】プログラムされたａ−Ｓｉ素子の最終的抵抗とその素子をプログラムするために選択されて使用された制御抵抗との相関関係を示すグラフである。
【図３ｃ】直列接続される制御抵抗なしに所定のバイアス電圧を典型的なａ−Ｓｉ素子に印加する場合に、個別単一の抵抗スイッチング事象の確率を時間に対して示すグラフである。
【図３ｄ】直列接続される制御抵抗なしに所定のバイアス電圧を典型的なａ−Ｓｉ素子に印加する場合に、少なくとも１つの抵抗スイッチング事象を有する確率を時間に対して示すグラフである。
【図３ｅ】直列接続される制御抵抗を用いる場合に、典型的なａ−Ｓｉ素子に関して、個別単一の抵抗スイッチング事象の確率を時間に対して示すグラフである。
【図４ａ】図１（ａ）に示されているようなａ−Ｓｉ素子へバイアス電圧が印加されない場合に、オンからオフへの抵抗遷移に関する待ち時間のプロットである。
【図４ｂ】温度に対する待ち時間のグラフである。
【図５】単一のａ−Ｓｉ素子においてマルチレベル数記憶のために複数の制御抵抗を使用する制御回路を示す図である。
【図６】図１に示されているようなａ−Ｓｉ構造の複数を用いたメモリ装置の部分破断平面図である。
【図７】組込みダイオードを有する単一セルａ−Ｓｉ抵抗素子の異なる実施例の模式図である。
【図８】組込みダイオードを有する単一セルａ−Ｓｉ抵抗素子の異なる実施例の模式図である。
【図９】組込みダイオードを有する単一セルａ−Ｓｉ抵抗素子の異なる実施例の模式図である。
【図１０】組込みダイオードを備えたａ−Ｓｉ抵抗素子とそのａ−Ｓｉ素子のマルチレベルプログラミングのためにゲート制御された可変抵抗器として動作する電界効果トランジスタ（ＦＥＴ）の実施例の模式図である。
【図１１】組込みダイオードを備えたａ−Ｓｉ抵抗素子とそのａ−Ｓｉ素子のマルチレベルプログラミングのためにゲート制御された可変抵抗器として動作する電界効果トランジスタ（ＦＥＴ）の異なる実施例の模式図である。
【図１２】ここに開示された基本的ａ−Ｓｉ抵抗素子に関する例示的な内在ダイオード特性のグラフである。
【図１３】ここに開示された基本的ａ−Ｓｉ抵抗素子に関する例示的な内在ダイオード特性のグラフである。
【発明を実施するための形態】
【００１１】
図１（ａ）は、不揮発固体抵抗素子１０を描いており、それは適切な制御回路を用いて種々の値に選択的に設定されかつリセットされ得る抵抗を示すナノスケールａ−Ｓｉ構造を含んでいる。一度設定されれば、その抵抗値は、それを変化させることなくその抵抗を判定するに十分な大きさの小さな電圧を用いて読まれ得る。図解されている実施例は抵抗要素としてａ−Ｓｉを用いているが、非晶質ポリシリコンのような他の非結晶質シリコン（ｎｃ−Ｓｉ）構造も使用され得ることが理解されよう。すなわち、ここで用いられかつ特許請求の範囲で用いられているように、非結晶質シリコン（ｎｃ−Ｓｉ）は、制御可能な抵抗を示す非晶質シリコン（ａ−Ｓｉ）、非晶質ポリシリコン（ポリＳｉ）、またはそれら２つの組合せを意味する。また、ここにおける議論の多くはミクロン範囲の１以上の次元を有するようなより大きなスケールのａ−Ｓｉ構造にも当てはまるが、図示された実施例は、小さなスケールに特有の或る特性を示すａ−Ｓｉナノ構造である。ここで用いられているようなナノ構造の用語は、ナノスケール範囲にある少なくとも２つの次元を有する構造を言及しており、例えば、０．１から１００ナノメータの一般的範囲内における直径または複数の断面次元を有する構造である。これは、全ての空間三次元がナノスケールにある構造を含み、例えば、ナノスケール直径と同程度の長さを有する円柱状のナノコラムまたはナノピラーである。ナノ構造は当業者に知られている種々のナノスケール構造を含み得て、例えば、ナノチューブ、ナノワイヤ、ナノロッド、ナノコラム、ナノピラー、ナノ粒子、およびナノファイバーである。１つのそのような構造が図１（ａ）と１（ｂ）に描かれた実施例であり、それは１００ｎｍ未満（例えば、図示されている特定の例では６０ｎｍ）の直径の円形断面であり得るプラグまたはピラー構造である。そのピラー高さまたは長さは配置に依存し、ナノスケール（例えば、図示されている例では３０ｎｍ）またはそれ以上であり得る。
【００１２】
図１（ａ）と１（ｂ）のａ−Ｓｉ構造１４は、絶縁誘電体１６に埋め込まれている。この絶縁誘電体は種々の材料で造られかつ異なる方法で構築され得るが、図示ではスピンオングラス（ＳＯＧ）であって、これは最初にａ−Ｓｉ構造１４の周りに流されてから固化される。全ての絶縁誘電体が、公知のプロセスによって構築され得る。全体的抵抗素子１０は、熱酸化物層２４で覆われたシリコン基板層２２を用いて構築されている。ａ−Ｓｉピラー１４の下にあるのはボロンドープされたまたは他のｐ型のポリシリコン電極１８であり、これはａ−Ｓｉピラー１４の下端面に接するとともに被さる金属電極２０を受けるようにピラーから横方向に伸びている。この電極は任意の適切な金属で造られ得て、例えばパラジュウムまたは白金のような白金族金属を含み得る。ポリシリコン（ｐ−Ｓｉ）電極１８に対向してａ−Ｓｉピラー１４の上面上にあるのは銀（Ａｇ）金属電極１２であり、これはフィラメント形成イオン源として働く。図示されている実施例では銀が用いられるが、この電極１２（他の金属電極２０も）は種々の他の適切な金属、例えば金（Ａｕ）、ニッケル（Ｎｉ）、アルミ（Ａｌ）、クロム（Ｃｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、タングステン（Ｗ）、バナジウム（Ｖ）、コバルト（Ｃｏ）などから形成され得ることが理解されよう。フィラメント形成イオンを供給し得る他の適切な金属も使用され得る。
【００１３】
図１（ａ）のａ−Ｓｉ素子１０を作製するために、２００ｎｍ厚さの熱酸化物層を備えた最高級シリコン基板上に、Ｂドープｐ−Ｓｉ底部電極１８がＬＰＣＶＤ（低圧化学気相堆積）によって堆積され得る。非晶質シリコン層はＢドープｐ−Ｓｉ上に堆積された３０ｎｍ厚さの層であり得て、その後の２つのＲＩＥ（反応性イオンエッチング）ステップによってａ−Ｓｉピラー１４とｐ−Ｓｉ底部電極１８の構造が規定される。その後、スピンオングラス（ＳＯＧ）が、３０００ＲＰＭの速度でサンプル上にスピンコートされて、３２０℃において１時間で硬化され得る。この絶縁性ＳＯＧ層１６は、２つの電極１２、１８の電気的分離を提供するとともに、ａ−Ｓｉピラー１４のための機械的サポートをも提供する。このように形成された後に、ＳＯＧ層１６は、平坦な平面を生じてａ−Ｓｉピラー１４の端面を露出するように、部分的にエッチングされ得る。その後、ａ−Ｓｉピラー１４の露出された端面上に、Ａｇ電極１２がリフトオフ法を用いるパターニングによって形成され得る。その後、底部ｐ−Ｓｉ層１８にオーミックコンタクトを与えるように、第２金属（白金）電極２０が付与される。白金電極２０はｐ−Ｓｉ電極１８を介する抵抗の最小化を助けるようにａ−Ｓｉピラー１４の近くに配置され、この距離は好ましくは１００ｎｍ以下である。パターン設計は、ＳＯＧ１６を介する直接的漏れ電流を小さく維持するために、頂部と底部の電極間の重なりを最小化するように選択され得る。この製造手続きに対する種々の変更がなされ得て、図１（ａ）の構造またはその素子の抵抗調整性を許容する他の適切なｎｃ−Ｓｉ構造の達成のために他の製造アプローチも用いられ得ることが当業者に理解されよう。米国特許出願公開第２００９／００１４７０７Ａ１号は、図１（ａ）および１（ｂ）に示されたａ−Ｓｉ素子のような不揮発固体抵抗スイッチング素子の特性、使用、および動作に関する付加的な情報を与えている。それはａ−Ｓｉ素子の代替的実施例の構成に関する情報をも提供しており、それらの少なくとも或るものは図１（ａ）および１（ｂ）に示されたａ−Ｓｉ素子の構築に適用可能である。不揮発固体抵抗スイッチング素子の製造、構成、および使用に関して米国特許出願公開第２００９／００１４７０７Ａ１号に開示されて含まれている情報は、その参照によってここに導入される。
【００１４】
図１（ａ）に示されているような単一のａ−Ｓｉ素子は、独立に制御される頂部と底部の電極ペアとともに独立型の設定可能な相互接続またはメモリビットとして使用され得る。底部コンタクトとして化学気相堆積（ＣＶＤ）で堆積されたポリシリコンの使用は、種々の基板上の素子作製を可能にし、多層化された３次元構造の集積の潜在性を含んでいる。連続的なａ−Ｓｉ膜に比べて、図示されているａ−Ｓｉプラグ構造１４は、活性ａ−Ｓｉ領域とフィラメント領域が物理的に明瞭に規定されることを確実にする助けとなる。また、この素子の構成はＣＭＯＳ技術に完全に適合可能であり、神経形態学的ネットワークのような論理回路中の高密度不揮発メモリまたは設定可能な相互接続として現存のシステム中に容易に組入れられ得る。
【００１５】
図１（ｃ）は図１（ａ）に示されているような典型的なａ−Ｓｉピラーの抵抗スイチング特性を示しており、例として、約６０ｎｍの直径と３０ｎｍの厚さを有する素子に関するものである。それは対数目盛によるこのスイチング特性の挿入グラフを含んでおり、これはターンオン過程中にステップ状遷移を示している。これらのナノスケールａ−Ｓｉスイッチのために高電圧の生成は必要ではなく、作製後の素子は正の書込みと負の消去の電圧パルスを印加することによって低抵抗のオン状態と高抵抗のオフ状態の間で繰返して切替えられ得る。小さなバイアスで測定されたオン／オフ抵抗比は、図１（ｃ）に示されているように、１０７ほどに高くなり得る。前述のようにして作製されたａ−Ｓｉ素子の試験は、メモリ素子として、そのａ−Ｓｉスイッチが歩留まり（例えば、６０ｎｍ径のａ−Ｓｉピラーの素子に関して＞９０％）、速度、耐久性、および記憶保持力において優れた性能基準を示している。図１（ｄ）は、典型的な素子における５０ｎｓの書込み／消去のパルス幅での書込み−読出し−消去−読出しの繰り返しパルスシーケンスと出力応答を示している。素子の耐久性試験の結果は図１（ｅ）に示されている。オン電流＜２０μＡでの典型的な素子は、１０５より大きなプログラミングサイクルに対して劣化なしに耐えることが予想される。この限界を超えればオフ状態の導電性が増大し始め、それによって減少されたオン／オフ抵抗比の結果となる。
【００１６】
ａ−Ｓｉ構造におけるスイッチングは、プログラミング電圧の印加によるナノスケールＡｇフィラメントの生成と回復によって説明することができ、図２（ｄ）において模式的に示されている。マイクロスケールの金属／ａ−Ｓｉ／金属構造についての以前の実験的および理論的検討では、フィラメントはa-Ｓｉ層内の欠陥位置にトラップされた正に帯電した一連のＡｇ＋粒子の形にあると示唆されていた。オン状態における導電機構はＡｇ＋チェインを介する電子トンネリングであり、そして素子抵抗は最後のＡｇ＋粒子と底部電極との間のトンネリング抵抗によって支配される。図１（ｃ）に示されているように、この挙動はオフ−オン遷移中の対数目盛による電流のステップ状の増大と整合している。なぜならば、Ａｇフィラメントは、付加的なＡｇ＋粒子が新たなトラップ位置に飛び移るときに、ステップバイステップ様式で成長するからである。
【００１７】
ＣＭＯＳ適合作製プロセスによって提供される微細制御に伴うａ−Ｓｉピラー構造中の明瞭に規定された活性スイッチング領域は、その抵抗スイッチング素子によって提供される特有の特性を調査する詳細な検討を可能にする。フィラメント形成モデルの１つの直接的結論は、スイッチング速度がバイアス依存であろうということである。なぜならば、電子トンネリングと異なって、Ａｇ−粒子の飛び移りは熱活性プロセスであり、その速度はバイアス依存活性化エネルギＥａ’（Ｖ）によって決定されるからであり、
【００１８】
【数１】
0005702725.tif 000002
【００１９】
ここでｋＢはボルツマン係数、Ｔは絶対温度、τは特性滞留時間、そしてνは試行頻度である。図２（ｄ）に示されているように、活性化エネルギはバイアス電圧の印加によって下げることができ、バイアス依存の待ち時間とスイッチング速度の結果となる。
【００２０】
この効果は、バイアス電圧の関数としての第１遷移（すなわち、図１（ｃ）中の第１電流ステップ）に関する待ち時間の検討を通して立証された。その待ち時間は、オフ状態の素子に所定の大きさの正方形パルスを印加して、電流における最初のシャープな増大までの経過時間ｔを測定することによって測定された。その後に素子が負の電圧パルスで消去されて、測定が繰返された。図２（ａ）から（ｃ）は、同じ素子において２．６Ｖ、３．２Ｖおよび３．６Ｖのバイアス電圧での第１遷移に関する待ち時間の棒グラフを示している。スイッチング過程の統計的性質のために、待ち時間はポアソン分布にしたがうはずであり、スイッチングが時間ｔのΔｔ内に起る確率は次式で与えられる。
【００２１】
【数２】
0005702725.tif 000003
【００２２】
図２（ａ）から（ｃ）における棒グラフは唯一のフィッティングパラメータとしてτ（Ｔａｕと表示）を用いて式２にフィットされ得て、それによって１５．３ｍｓ、１．２ｍｓおよび０．０２９ｍｓのτ値をそれぞれ生じる。これらのグラフは、τがＶの強い関数であってＶがわずか１Ｖだけ増大するときにほとんど１０３だけ減少することを示している。図２（ｅ）は５つの異なるバイアス電圧で測定されたτの分布を指数関数的減衰を仮定するフィッティングとともに示しており、フィッティングパラメータとしてτ０とＶ０を扱って、
【００２３】
【数３】
0005702725.tif 000004
【００２４】
式３におけるＶ０の物理的意味に注目することは興味あることである。図２（ｄ）から、まずＥａ’＝Ｅａ−Ｅｄであり、ここでＥａはゼロバイアスにおける活性化エネルギ、Ｅは電界、そしてｄはＡｇ＋トラップ位置間の距離である。Ａｇ＋チェインを横切って電圧のほとんどが落ちると仮定すれば、Ａｇ＋粒子はチェイン内で均等に分布し、Ｅａ’（Ｖ）＝Ｅａ−Ｖ／２ｎとなり、ここでｎはＡｇ＋位置の番号である。そして、式３は式１から直接的に導出され得て、
【００２５】
【数４】
0005702725.tif 000005
【００２６】
重要なことは、図２（ｅ）中のフィッティングから推論された０．１５５ＶのＶ０値が、図１（ｃ）中の片対数Ｉ−Ｖプロット中の主要電流ステップの数で示唆されているように、フィラメント中に３つのＡｇ＋位置が存在する（ｎ＝３）と仮定した場合に、この単純なモデルで予想されるＶ０＝２ｎｋＢＴ≒０．１５６Ｖに非常に近いことである。明らかに式３は、待ち時間が強くバイアス依存性であることを示唆しており、それが印加バイアスの増大によって指数関数的に低減され得ることを示唆している。
【００２７】
バイアス依存のスイッチング特性は、素子動作に対して重要な関係を有している。第１に、そのスイッチングが非常にシャープであるとしても（図１（ｃ）参照）、そのスイッチングは基本的に“堅固な”閾値電圧を有していない。なぜならば、比較的低いバイアス電圧においてもスイッチングが起る限定された確率が常に存在するからである。他方、閾値電圧は、或るプログラミングパルス幅に関して規定され得る。例えば、９５％の成功率が達成される電圧以上として閾値が定義されれば、その閾値電圧は１ｍｓパルス幅に関して３．３Ｖであって、１０ｎｓパルス幅に関して５．１Ｖである。第２に、これらの素子において、外部回路抵抗を調整することによって、マルチレベルビット記憶が達成され得る。素子に直列抵抗が取り付けられれば、それを横切る電圧が最初のスイッチングの後に低下し、引き続くスイッチング事象の待ち時間が顕著に増大する。その結果、続くスイッチング事象が起る前にプログラミングパルスが除去されれば、部分的に形成されたフィラメントが生成され得て、オン状態とオフ状態の間の中間的抵抗値の結果となる。図３（ａ）は、同じプログラミングパルスであるが異なる直列抵抗値を用いて同一素子において得られた最終素子抵抗を示している。その素子において得られた８＝２３の異なる抵抗レベルは、メモリ要素としての各素子が３ビットの情報を記憶し得ることを示唆している。図３（ｂ）に示されているように、素子抵抗Ｒは直列抵抗の抵抗ＲＳとも相関している。なぜならば、待ち時間の延長を生じさせる電圧分割器効果は、素子抵抗がＲＳと同程度のときに最も顕著になるからである。
【００２８】
ａ−Ｓｉ素子内へのマルチレベル数の選択的プログラミングを実行するために、種々のアプローチが用いられ得る。ここで用いられるように、マルチレベル数は、２（バイナリ）より多いレベルまたは値を有する数であり、例えば基数３ディジットまたは数、基数４数などである。マルチレベル数記憶装置はバイナリ情報のマルチビットをストアするために使用することができ、例えば、４レベルａ−Ｓｉ記憶セルは単一のａ−Ｓｉセル内にバイナリデータの２ビットをストアすることができ、８レベルセルはバイナリデータの３ビットをストアすることができる。デジタル回路装置内で使用される場合、メモリセルは、ａ−Ｓｉ素子内へバイナリまたは他の数をプログラムするために適当な制御回路を含むことができる。そのような回路は当業者のレベルの範囲内であり、そのような制御回路の例示的模式図が図５に示されている。図示されている制御回路は、ａ−Ｓｉ構造と直列の回路内への付加的な抵抗の挿入または除去によって、８抵抗レベルの任意の１つでａ−Ｓｉ構造をセットするように使用され得る。この目的のために、回路内への制御抵抗の挿入と除去を切替えるために使用される制御信号へ３ビットのバイナリ入力データを変換するために、デコード回路が用いられ得る。この方法において、デコード回路は、ａ−Ｓｉ構造に直列接続の合計制御抵抗を関連する抵抗値に設定することによって、ａ−Ｓｉ構造の抵抗を所望の複数抵抗値の任意値に設定するように使用され得る。理解されるであろうように、図５の制御回路は模式的なものに過ぎず、ａ−Ｓｉ構造の抵抗値の書込み、消去、および読出しのための具体的な回路構成は当業者に知られ得るであろう。
【００２９】
図５に示されているような制御回路は、ａ−Ｓｉ構造の抵抗を調整するために、上記で議論された種々のステップを実行するように使用され得る。これらのステップは、全体として、ａ−Ｓｉ構造の抵抗を初期抵抗値と最終抵抗値との間で調整するために用いられ得る方法を含む。一般に、その方法は、ａ−Ｓｉ構造（第１抵抗素子）を第２抵抗素子へ電気的に直列接続し、直列接続されたそれらの抵抗素子を横切って電圧を印加するステップを含む。上記で議論されたように、第２抵抗素子は制御抵抗であって、２以上の制御抵抗の１つまたは組合せを含んでいる。制御抵抗は、ａ−Ｓｉ構造に関する所望の最終抵抗値に基づいて（例えば、デコード回路によって）選択される。また、ここで議論されたように、ａ−Ｓｉ構造構造の最終抵抗値は、印加電圧の大きさ、印加電圧の持続時間、またはそれらの両方に基づいて、少なくとも部分的に設定され得る。すなわち、印加ステップは、直列接続の抵抗素子を横切って選択された大きさと持続時間の電圧を印加することによって、最終抵抗値を設定することを含んでいる。また、上記で認識されるように、ａ−Ｓｉ構造を用いてマルチレベル数記憶を行なうことができ、最終抵抗値は複数の選択可能な抵抗値の１つにされる。このために、ａ−Ｓｉ構造を制御抵抗へ直列に電気的接続するステップは、選択可能な抵抗値の選択された１つに基づいて、ａ−Ｓｉ構造に対して選択的に１以上の制御抵抗を直列に挿入または短絡させることによって電気的に制御抵抗を形成することを含む。これも、図５のデコード回路または当業者に明らかであろう他の適切な回路を用いて行なわれ得る。ａ−Ｓｉ素子を初期の抵抗値にリセットするためには、逆極性のリセット電圧がａ−Ｓｉ構造へ印加される。
【００３０】
ａ−Ｓｉ構造はデジタル不揮発メモリ装置のメモリセルとして使用され得て、それはアレイまたは他の適当な構造に配置された多くのａ−Ｓｉメモリセルを有している。図６は、超高密度メモリ装置を形成するために用いら得るような例示的実施例を描いている。図示されたメモリ装置１２６は、ＳｉＯ２上層１２４を有するシリコン基板１２２と、一組の平行なｐ−Ｓｉ電極１１８に直交して重なる一組の平行な金属電極１１２から形成される交差バー構造とを含んでいる。ａ−Ｓｉ抵抗素子（全体として１１０で示されている）は、２つのタイプの電極の各交差位置に配置されている。図１（ａ）の番号付けされた要素に比べて図６において１００だけ異なって番号付けされた要素は、図１（ａ）の番号付けされた要素と必ずしも同一ではないが類似の構造と機能を有し得る。複数の抵抗素子１１０は、メモリ装置１２６の個別にアドレス可能な複数のメモリセルを含む。上側の組の電極１１２と下側の組の電極１１８との間に配置されているのは、ＳＯＧまたは他の絶縁層１１６であって、各メモリセル１１０におけるａ−Ｓｉ構造を含んでいる。絶縁層１１６は基板の上層１２４まで延在し得て、それによって隣合う電極１１８を互いに分離し、または層１１６下の別の絶縁層１２１がこの目的のために用いられ得る。また、コラム内で隣接するセル間にｐ−Ｓｉ電極１１８を延在させる代わりに、それらは各セル位置に限定され得て、Ｐｔまたは他の適当な金属電極が各コラム内のｐ−Ｓｉ電極を相互接続するように用いられ得る。他の変更例も、当業者に明らかであろう。素子１１０のためのセルサイズ１２７は約０．００３μｍ２である。他の例では、セルサイズ１２７は０．００３μｍ２未満または０．０１μｍ２以下であり得る。
【００３１】
各メモリセル１１０は単一のａ−Ｓｉ構造を含み得て、上記で議論されたように、ａ−Ｓｉ構造は単一ビットのデジタル記憶を行なうために使用される調整可能な抵抗を有し得て、または異なるストア数に対応する３以上の任意の抵抗に設定される調整可能な抵抗を有し得る。こうして、各メモリセルはマルチレベル数記憶が可能である。この目的のために、メモリ装置１２６は、任意の選択されたメモリセル１１０にマルチレベルデータを書込むことを可能にするために、図５におけるような制御回路を含み得る。
【００３２】
ビットまたはマルチレベル数記憶のために使用される代わりに、ａ−Ｓｉ構造は、上記で議論されたように、オン状態とオフ状態間でそれを切替える方法によって動作させられ得る。これはａ−Ｓｉ構造を横切って電圧を印加することによって行なうことができ、その印加電圧は、オフ状態からオン状態へ切替えるａ−Ｓｉ素子の所定の確率を達成するように選択された大きさと持続時間を有している。成功裏のスイッチングの所定確率は、例えば９５％またはａ−Ｓｉ素子の特定の応用に望まれるもしくは必要とされる他の任意のパーセンテージであり得る。
【００３３】
上記のように、ａ−Ｓｉ素子の成功裏の動作は、バイアスの大きさに依存するのみならず持続時間にも依存する。また、スイッチング制御要件は、デジタルスイッチング（例えば、単一ビットメモリ）またはアナログ動作（例えば、相互接続）が望まれているかに依存する。上記で議論されたポアソン過程に関して、図３（ｃ）は時間ｔの間に確実に１つのスイッチング事象が起る確率をプロットしているのに対して、図（ｄ）は時間ｔの間に少なくとも１つのスイッチング事象が起る確率をプロットしている。それらは外部直列抵抗が存在しない場合に対応しており、単一のスイッチング率１／τはステップ状のフィラメント形成プロセスに当てはまる。そして、十分長いプログラミングパルスに関して優れたデジタルスイッチとして働くことが明らかである（例えば、ｔｐｕｌｓｅ＞３τに関して９５％の成功率が達成される）。他方、マルチレベル数記憶またはスイッチのアナログ動作に関しては、パルス幅が最適化されなければならない。例えば、最初のスイッチングのみが起る最も高い確率に関して、ｔｐｕｌｓｅはτに集中される必要がある。そうとしても、図３（ｃ）に示されているように、最大の成功率はわずかに３８％程度である。しかし、マルチビット動作に関する成功率は外部直列抵抗の付加によって顕著に改善され得て、引続くスイッチング率を劇的に減少させる。図３（ｅ）は単純化された２ステップフィラメント形成プロセスにおいて最初のスイッチング事象のみが起る確率をプロットしており、そこでは２つの異なる速度が用いられ：
【００３４】
【数５】
0005702725.tif 000006
【００３５】
ここで、素子を横切る電圧が４Ｖ（最初のスイッチング事象の前でＲ＞＞ＲＳ）から２Ｖ（最初のスイッチング事情の後でＲ＝ＲＳ）へ変化するときのスイッチング速度に対応してそれぞれτ１＝３．３６μｓおよびτ２＝１．３０ｓであり、これは最初のスイッチング事象後の電圧分割器効果の結果である。遥かに高い９９％より大きな成功率は、スイッチングを最初の事象のみに限定するように、５τ１＜ｔｐｕｌｓｅ＜０．０１τ２（４Ｖにおける約１３ｍｓの時間余裕）に関して達成され得る。付加的に、類似して示された特性は、他の抵抗スイッチング素子から予想されるものである。なぜならば、それらの多くは例えばイオンの拡散や酸化還元プロセスのような或る種の活性化エネルギプロセスを伴うからである。
【００３６】
バリアの活性化エネルギは、式１において待ち時間の温度依存性から推論することができる。図４（ａ）は、当初にオン状態にプログラムされた素子に関して、１００℃から１５０℃の温度でゼロバイアスにおける時間依存の抵抗変化を示している。図１（ｃ）を再度参照して、オフ状態への突然の遷移は、底部電極に最も近いトラップ位置から頂部電極へ向けてのＡｇ＋粒子の熱活性化飛び移りによるＡｇフィラメントの回復に対応しており、これは図４（ｂ）に示された１／ｋＢＴに対する待ち時間ｔのアレニウス型プロットにおける良好なフィッティングによって立証されている。オン／オフ遷移に関する活性化エネルギはアレニウスプロットの傾斜からこの素子に関して０．８７ｅＶであると推論され、室温における保持時間は外挿からして６年であると見積ることができる。
【００３７】
図６に示されているようなメモリアレイ内に組入れられるときまたは特定の応用のために必要もしくは望まれるとき、ａ−Ｓｉ素子はｐ−ｎ接合の形の内在ダイオードを伴って構築され得る。これは、製造中にｐ型ポリＳｉ電極と第２金属（例えば、白金）電極との間にｎ型層を含めることによって導入され得る。この一例が図７に示されており、Ｐｔ電極下の付加的なｎ型層以外は、図１のａ−Ｓｉ抵抗素子１０と同じであり得る。交差バー型のメモリアレイ内で用いられるとき、この構成は隣接する素子間のクロストークを防止するために使用することができる。なぜならば、１つのセルからそのダイオードを通って流出する順方向導電流は隣接するセルの（そのとき逆バイアスされている）ダイオードによって阻止されるであろうからである。
【００３８】
図８は、従来のＣＭＯＳ製造技術を用いて形成され得る組込みダイオードを含む単一セルａ−Ｓｉ抵抗素子２１０の実施例を描いている。図１の番号付けられた要素に比べて２００だけ異なる図８の番号付けされた要素は、図１の番号付けされた要素に比べて必ずしも同一ではないが類似の構成と機能を有し得る。素子２１０は、ｎ型結晶質シリコン基板２２２を用いて構築され得る。ｐ型シリコン領域２１８は、イオン注入または拡散法のような従来のＣＭＯＳプロセスによって形成されるポリＳｉ層であり得る。ｐ型領域２１８とＡｇ端子２１２とは、上述のように印加バイアスに依存して抵抗を変化させ得るａ−Ｓｉピラー２１４とコンタクトを形成する。絶縁層２１６は、ＳＯＧ（スピンオングラス）またはＣＶＤ（化学気相堆積）法によって形成され得る。第２金属電極２２０は基板層２２２に接しており、例えば、良好な電気的コンタクトを有するＴｉＮ／Ａｌ金属積層であり得る。イオン注入によって形成され得て高度にドープされたｎ型領域２２６はｎ−基板２２２と電極２２０との間の良好な電気的コンタクトをさらに確実にする。ｐ型層２１８はｎ型シリコン基板２２２上に形成されるので、それらは一緒にダイオードを形成する。したがって、電極２１２と２２０が外部コンタクトのために使用されれば、全体的構造は直列接続されたｐｎダイオードを有するａ−Ｓｉ抵抗素子を含む。図９は図８と同様な構造３１０を描いており、主要な相違は基板のタイプであって、それはｐ型基板３１８であり得る。この場合、基板３１８上にｎ型領域３２２が形成され、これも直列接続されたｐｎダイオードをａ−Ｓｉ抵抗素子に与える。
【００３９】
図１０はａ−Ｓｉ抵抗素子４００の１つの例示的実施を描いており、これは多くの異なる抵抗の任意のものにａ−Ｓｉ構造をプログラムするように使用される或る制御回路を含んでおり、それによって素子内のマルチビットまたはマルチレベル数の記憶を可能にする。この構造４００は、従来のＣＭＯＳ製造プロセスで構築され得る。この構造は、ａ−Ｓｉ抵抗素子４０２（ｐｎダイオードを備える）と、ゲートバイアス制御抵抗器として働き得るＦＥＴ４０４とを組合せる。ａ−Ｓｉ素子４０２は、銀または他の適当な金属であり得る頂部電極の下の絶縁層４１６内に埋め込まれたａ−Ｓｉナノピラー４１４を含んでいる。ＦＥＴ４０４は、ゲート酸化物層４３２上に形成されたゲート４３０を含んでいる。ゲート４３０における印加バイアスに依存して、２つのｎ型領域４２３、４２５の間の抵抗が制御され得て、それによって可変抵抗器が生成される。ｎ型領域４２５は、高ドープｎ型領域４２７を介して第２金属電極４２０に接続される。構造４００は、ｐ型シリコン基板４１８上に形成され得る。もう１つのｐ型領域４２１は、素子性能を制御するために、ｐ型基板４１８と異なる抵抗値を有している。ポリＳｉ相互接続４５０は、２つのｎ型領域４２２、４２３を接続することによって、ａ−Ｓｉ抵抗素子４０２とｎ型ＦＥＴ４０４とをつなげる。ＳＴＩ（浅いトレンチ分離）４４０は、ｐ型基板を介する直接的リーク電流を抑制し得る標準的なＣＭＯＳ製造技術である。活性基板（本体）の厚さが薄い（＜１μｍ）場合、素子４００の構造は図１１に示されているように簡略化され得る。これは、基本的に図１０の素子４００からの要素４４０、４５０、および４２３の除去を伴う。基板５１８は、ｐ型シリコンであり得る。ｎ領域５２２はｐｎダイオードのｎ部分として働くとともにＦＥＴの一部としても働き、コンパクトな素子サイズとなる。
【００４０】
上述のように組込みダイオードを形成するための付加されたｎ型層の使用から離れて、ここに開示されている基本的なａ−Ｓｉ抵抗素子は、それ自体が内在的なダイオード特性を示し得る。図１２と１３は、このダイオード特性の例を描いている。これらの図に示されているように、メモリ装置がそのオン状態にあるとき、電流は負バイアスではなくて正バイアスのときのみに素子を通って流れ得る。この内在的ダイオード特性は電流を制御するためにも用いられ得て、交差バーアレイ中のクロストークを防止することができる。その内在的ダイオード特性は、ａ−Ｓｉ堆積条件を制御しおよび／またはプログラミング電流を制御することによって得ることができる。何らかの動作理論に限定されることなく、この内在的特性のありそうな原因は、界面の内蔵電界および／またはＰＥＣＶＤのａ−Ｓｉ／ポリＳｉ間の浅いトラップポテンシャルであると信じられる。自然に後退させられたＡｇ可動イオンは通常のプログラミングバイアスより遥かに小さなバイアスで近くの界面へ再び注入され得て、したがって小さな正の読出し電圧で素子の状態を読み出すときに、オン状態が依然として得られる。このプロセスは、Ａｇ可動イオンが十分なバリアエネルギで他の安定な位置へ後退させられる消去プロセスとは異なる。
【００４１】
上述のことは、本発明の１以上の例示的実施例の説明であると理解されるべきである。本発明はここで説明された特定の実施例に限定されず、特許請求の範囲のみによって規定されるものである。また、上記明細書に含まれる陳述は特定の実施例に関係しており、上記で明言でもって定義された用語または語句を除けば、本発明の範囲または特許請求の範囲で用いられた用語の定義に対する限定として解釈されるべきではない。種々の他の実施例および開示された種々の変更および修正が当業者にとって明らかであろう。そのような他の全ての実施例、変更、および修正は、本願特許請求の範囲の範囲内に含まれることが意図されている。
【００４２】
この明細書および特許請求の範囲において用いられている用語「例えば」、「実例として」、「そのような」、「など」、および動詞「含む」、「有する」、「含有する」、その他の動詞は、１以上の要素または他の項目の列挙に関して使用されるとき、それぞれ開かれたものとして解釈され、その列挙は他の付加的な要素または項目を排除するものとして解釈されるべきでないことを意味している。他の用語は、それらが異なる解釈を必要とする文脈で用いられていない限り、それらの最も広い合理的な意味を用いて解釈されるべきである。
【図１ａ】
0005702725.tif 000007
【図１ｃ】
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【図１ｄ】
0005702725.tif 000009
【図１ｅ】
0005702725.tif 000010
【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
0005702725.tif 000014
【図２ｅ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図４ａ】
0005702725.tif 000021
【図４ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１ｂ】
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