(57)【特許請求の範囲】
【請求項１】
少なくとも１つのセルを含むエレメントを複数有する電気機械変換装置の作製方法であって、
第一の基板に絶縁層を形成し、該絶縁層に空隙を形成する工程と、
第二の基板を前記空隙の形成された絶縁層に接合する工程と、
前記第二の基板を薄化する工程と、
前記第一の基板に、前記空隙の形成された絶縁層の側とは反対の側から前記絶縁層に到達する分割溝を形成することにより、前記第一の基板を前記エレメント毎に分離する工程と、
前記第一の基板の分割溝の少なくとも一部に絶縁部材を埋め込む工程と、
を有し、
前記第一の基板に分割溝を形成する工程と、前記第一の基板の分割溝の少なくとも一部に絶縁部材を埋め込む工程とは、前記第二の基板を前記絶縁層に接合する工程の後に実施し、
前記第二の基板を薄化する工程は、前記第一の基板の分割溝の少なくとも一部に絶縁部材を埋め込む工程の後に行うことを特徴とする作製方法。
【請求項２】
前記第一及び第二の基板として、それぞれ第一及び第二のシリコン基板を用いることを特徴とする請求項１に記載の作製方法。
【請求項３】
前記絶縁部材として、ＴＥＯＳ膜による酸化シリコンを形成することを特徴とする請求項１または２に記載の作製方法。
【請求項４】
前記第一の基板の前記空隙が形成される面側の前記分割溝の幅は、前記第一の基板の他方の表面側の前記分割溝の幅より狭く形成することを特徴とする請求項１乃至３の何れか１項に記載の作製方法。
【請求項５】
前記第一の基板の両面側の前記分割溝の幅より、前記第一の基板内部の前記分割溝の幅を広く形成することを特徴とする請求項１乃至３の何れか１項に記載の作製方法。
【請求項６】
前記分割溝は格子状に形成し、前記絶縁部材は前記分割溝に格子状に配置することを特徴とする請求項１乃至５の何れか１項に記載の作製方法。
【請求項７】
前記絶縁部材を埋め込む工程では、前記絶縁部材により、前記分割溝を充填することを特徴とする請求項１乃至６のいずれか１項に記載の作製方法。
【請求項８】
前記絶縁部材を埋め込む工程では、前記分割溝内の一部は前記絶縁部材により充填されないようにすることを特徴とする請求項１乃至１乃至６のいずれか１項に記載の作製方法。
【請求項９】
シリコン基板と、単結晶シリコン振動膜と、前記シリコン基板の一方の表面と前記振動膜との間に空隙が形成されるように前記振動膜を支持する振動膜支持部と、で形成されるセルを少なくとも１つ含むエレメントを複数有し、
請求項１乃至８の何れか１項に記載の作製方法により作製されたことを特徴とする電気機械変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超音波変換装置などとして用いられる静電容量型トランスデューサアレイ等の電気機械変換装置、及びその作製方法に関する。
【背景技術】
【０００２】
従来、マイクロマシニング技術によって製造される微小機械部材はマイクロメータオーダの加工が可能であり、これらを用いて様々な微小機能素子が実現されている。このような技術を用いた静電容量型トランスデューサ（ＣＭＵＴ；Ｃａｐａｃｉｔｉｖｅ Ｍｉｃｒｏｍａｃｈｉｎｅｄ Ｕｌｔｒａｓｏｎｉｃ Ｔｒａｎｓｄｕｃｅｒ）は、圧電素子の代替品として研究されている。こうしたＣＭＵＴによると、振動膜の振動を用いて超音波を送信、受信することができ、特に、液中において優れた広帯域特性を容易に得ることができる。
【０００３】
静電容量型トランスデューサアレイとして、シリコン基板上に接合等により形成した単結晶シリコン振動膜を用いるものが提案されている（特許文献１参照）。特許文献１に記載の構成では、単結晶シリコン振動膜を有するシリコン膜を共通電極とし、シリコン基板を分割している。そして、分割したシリコン基板を信号取り出し電極として用いて、静電容量型トランスデューサアレイを構成する。さらに、デバイスの剛性を向上するために信号取り出し電極の周囲にフレーム構造を設けている。また、本構成の作製方法では、第一のＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板上に酸化膜、空隙を形成し、各静電容量型トランスデューサエレメントを分離するために、第一のＳＯＩ基板の活性層を分割する。その後、第二のＳＯＩ基板を接合し、そのハンドル層、ＢＯＸ（ｂｕｒｉｅｄ  ｏｘｉｄｅ）層を除去し、単結晶シリコン振動膜を有するシリコン膜を形成する。さらに、第一のＳＯＩ基板の活性層とハンドル層とを電気的に接続するために、単結晶シリコン振動膜を有するシリコン膜、酸化膜、第一のＳＯＩ基板の活性層、ＢＯＸ層をエッチングし、導体を成膜する。そして、単結晶シリコン振動膜を有するシリコン膜と導体を電気的に分離するために、単結晶シリコン振動膜を有するシリコン膜を分割して、静電容量型トランスデューサアレイを作製する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許公開明細書ＵＳ２００８／００４８２１１
【発明の概要】
【発明が解決しようとする課題】
【０００５】
シリコン基板上に単結晶シリコン振動膜を接合等により形成した上記の如き静電容量型トランスデューサアレイにおいては、シリコン基板を分割し、信号取り出し電極として用いることができる。その場合、シリコン基板を分割しているので、トランスデューサアレイの剛性が低下し、実装時の熱応力等により破壊されることがある。また、静電容量型トランスデューサアレイの作製工程途中で、単結晶シリコン振動膜を有するシリコン膜を露出させる場合、その後の熱印加工程やシリコン基板裏面の加工工程等において、単結晶シリコン振動膜が破壊されることがある。こうした場合、静電容量型トランスデューサアレイの製造歩留まりが低下することになり易い。
【課題を解決するための手段】
【０００６】
上記課題に鑑み、少なくとも１つのセルを含むエレメントを複数有する本発明の電気機械変換装置の作製方法は次の工程を有する。第一の基板に絶縁層を形成し、該絶縁膜に空隙を形成する工程。第二の基板を前記空隙の形成された絶縁層に接合する工程。前記第二の基板を薄化する工程。前記空隙の形成された絶縁層の側とは反対の側において前記第一の基板に分割溝を形成し、複数のエレメントを形成する工程。前記第一の基板の分割溝の少なくとも一部に絶縁部材を埋め込む工程。そして、前記第一の基板に分割溝を形成し、複数のエレメントを形成する工程と、前記第一の基板の分割溝の少なくとも一部に絶縁部材を埋め込む工程とは、前記第二の基板を前記絶縁層に接合する工程の後に実施する。さらに、前記第二の基板を薄化する工程は、前記第一の基板の分割溝の少なくとも一部に絶縁部材を埋め込む工程の後に行う。典型的には、前記第一及び第二の基板は、それぞれ第一及び第二のシリコン基板である。
【０００７】
また、上記課題に鑑み、本発明の電気機械変換装置は、セルを少なくとも１つ有するエレメントを複数有する。セルは、シリコン基板と、単結晶シリコン振動膜と、前記シリコン基板の一方の表面と前記振動膜との間に空隙が形成されるように前記振動膜を支持する振動膜支持部と、で形成される。そして、前記電気機械変換装置の作製方法により作製されたことを特徴とする。典型的には、前記電気機械変換装置は、静電容量型トランスデューサアレイとして構成される。
【発明の効果】
【０００８】
本発明によれば、第一の基板に分割溝を形成し、分割溝に絶縁部材を埋め込むことは、第二の基板を接合した後に行うので、第一の基板に分割溝を形成しても、基板剛性を維持できる。また、第二の基板を薄化することは、第一の基板の分割溝に絶縁部材を埋め込んだ後に行う。これによって、第一の基板の剛性を向上させた後に、第二の基板を薄化することができるので、薄化工程時の基板の破壊を防止することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の電気機械変換装置の作製方法の実施形態及び実施例を説明する断面図。
【図２】本発明の電気機械変換装置の実施形態及び実施例を説明する上面図。
【図３】本発明の電気機械変換装置の実施例２を説明する断面図。
【図４】本発明の電気機械変換装置の実施例３を説明する断面図。
【図５】本発明の電気機械変換装置の実施例４を説明する図。
【発明を実施するための形態】
【００１０】
本発明の特徴は次の点にある。所謂接合型の電気機械変換装置及びその作製方法において、エレメントを形成する第一の基板にエレメント間絶縁分離用の分割溝を形成し、この分割溝の少なくとも一部に絶縁部材を埋め込む工程は、メンブレン用の第二の基板を接合する工程後に行う。そして、第二の基板を薄化する工程は、第一の基板の分割溝の少なくとも一部に絶縁部材を埋め込む工程後に行う。こうした考え方に基づき、本発明の電気機械変換装置及びその作製方法は、上記課題を解決するための手段のところで述べた様な基本的な構成を有する。本発明を適用できる電気機械変換装置は、典型的には接合型のＣＭＵＴであるが、磁性膜を用いるＭＭＵＴなどの接合型として構成できる電気機械変換装置に本発明を適用することもできる。
【００１１】
以下、本発明の電気機械変換装置及びその作製方法の実施形態及び実施例を説明する。本発明の一実施形態である静電容量型トランスデューサアレイの構成と駆動原理を図２及び図３を用いて説明する。図２は、本実施形態の静電容量型トランスデューサアレイの上面図であり、図３は、図２のＡ−Ｂ断面図である。本静電容量型トランスデューサアレイは、少なくとも１つのセル１０２を有するエレメント１０１を複数有している。図１では、６つのエレメント１０１のみを記載しているが、エレメント数は幾つでも構わない。また、エレメント１０１は、１６個のセル１０２から構成されているが、個数は幾つであっても構わない。また、セル形状は、円形であるが、四角形、六角形等であっても構わない。複数のエレメント１０１間は、分割溝１０３によって電気的に分離されている。
【００１２】
図３に示すように、セル１０２は、単結晶シリコン振動膜２１、空隙２２、振動膜２１を支持する振動膜支持部２３、及びシリコン基板２０とで構成されている。支持部２３は、シリコン基板２０の一方の表面と振動膜２１との間に空隙２２が形成されるように振動膜２１を支持する。振動膜２１は、積層成膜した振動膜（例えば、窒化シリコン膜）と比較して、残留応力が殆どなく、厚みバラツキが小さく、バネ定数のバラツキが小さいため、エレメント間及びセル間の性能バラツキが小さい。支持部２３は、絶縁体が望ましく、酸化シリコン、窒化シリコン等で形成される。支持部２３が絶縁体でない場合は、シリコン基板２０と振動膜２１との絶縁を行うため、例えば、シリコン基板２０上に絶縁層を形成する必要がある。振動膜２１を有するシリコン膜２４は、エレメント間の共通電極として用いるため、オーミックがとり易い低抵抗基板が望ましく、その抵抗率は０．１Ωｃｍ以下がよい。オーミックとは、電流の方向と電圧の大きさによらず抵抗値が一定であることである。振動膜２１の導電特性を向上するため、振動膜２１を有するシリコン膜２４上に薄いアルミ等を形成してもよい。シリコン基板２０は、そこに分割溝２５を形成し、信号取り出し電極として用いることができる。シリコン基板２０は、信号取り出し電極として用いるため、低抵抗基板であるのが望ましく、抵抗率は０．１Ωｃｍ以下がよい。シリコン基板２０の裏面には、各エレメントの共通電極となるシリコン基板２０のオーミックをとり易くするための金属（不図示）を形成する。例えば、チタン／白金／金の積層構造を形成する。分割溝２５には、絶縁部材を埋め込む。本構成によって、静電容量型トランスデューサアレイの基板剛性を向上することができる。
【００１３】
次に、本実施形態の駆動原理を説明する。静電容量型トランスデューサアレイで超音波を受信する場合、電圧印加手段（不図示）で、単結晶シリコン振動膜２１を有するシリコン膜２４に直流電圧を印加しておく。超音波を受信すると、振動膜２１が変形するため、振動膜２１とシリコン基板２０との間の空隙２２の厚さ距離が変わり、静電容量が変化する。この静電容量変化によって、分割溝２５で分割したシリコン基板２０の各部に電流が流れる。この電流を電流−電圧変換部（不図示）によって電圧に変換し、電圧として超音波を受信することができる。また、単結晶シリコン振動膜２１を有するシリコン膜２４に直流電圧と交流電圧を印加し、静電気力によって振動膜２１を振動させることができる。これによって、超音波を送信することができる。
【００１４】
本実施形態の作製方法について図１の断面図を用いて説明する。まず、図１（ａ）に図示するように、第一のシリコン基板１上に絶縁膜２を成膜する。第一のシリコン基板１は、低抵抗基板であり、抵抗率は０．１Ωｃｍ以下が望ましい。絶縁層２は、酸化シリコンや窒化シリコン等である。絶縁層２は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）や熱酸化等によって形成できる。次に、図１（ｂ）に示すように、空隙３を形成する。空隙３は、ドライエッチング、ウェットエッチング等によって形成することができる。空隙３は、静電容量型トランスデューサアレイのキャパシタを構成する。次に、図１（ｃ）に図示するように、絶縁層２上に第二のシリコン基板４を接合する。第二のシリコン基板４は、樹脂や直接接合、溶融接合などにより接合することができる。直接接合とは、接合界面を活性化させ、接合する方法である。また、溶融接合とは、研磨したシリコン基板やその上にＳｉＯ２膜を形成したものを重ねて熱処理する事によって、分子間力で張り合わせるものである。大気中で表面を重ねると、Ｓｉ−ＯＨによるＯＨ基同士が水素結合する。この状態で数百度に加熱すると、ＯＨ基からＨ２Ｏ分子がとれて酸素で結合する。さらに１０００度以上では酸素がシリコンウェハ中に拡散してＳｉ原子間で結合が生じ、接合力が増加する。第二のシリコン基板４として、ＳＯＩ基板を用いることもできる。ＳＯＩ基板は、シリコン基板（ハンドル層）７と表面シリコン層（活性層）５の間に酸化シリコン層（ＢＯＸ層）６を挿入した構造の基板である。ＳＯＩ基板の活性層５は、厚みバラツキが小さいため、単結晶シリコン振動膜の厚みバラツキを低減することができ、単結晶シリコン振動膜のバネ定数バラツキを低減できる。そのため、静電容量型トランスデューサのエレメント間の性能バラツキを低減することができる。
【００１５】
次に、図１（ｄ）に図示するように、空隙３の形成された絶縁層２の側とは反対の側において第一のシリコン基板１に分割溝８を形成する。分割溝８はエッチングにより形成することができる。この分割溝８によって、第一のシリコン基板１は電気的に分割された複数の電極として用いることができ、各分割されたシリコン基板の部分は、静電容量型トランスデューサアレイの各エレメントの信号取り出し電極として用いることができる。次に、図１（ｅ）に図示するように、絶縁部材９を分割溝８に埋め込む。分割溝８に埋め込む絶縁部材９は、絶縁体であればよく、酸化シリコンや樹脂等でよい。熱酸化或いはＴＥＯＳ（テトラエトキシシラン）膜による酸化シリコンの場合、成膜均一性が高いため、分割溝８の側壁に容易に成膜することができる。また、ＴＥＯＳ膜による酸化シリコンの場合、厚い膜を容易に形成できるので、分割溝８の幅を広くすることができる。これによって、エレメント間の幅を広げることができるので、エレメント間の静電容量を低減することができる。従って、エレメント間のクロストークを低減することができる。絶縁部材９は、分割溝８を完全に埋め戻す必要はなく、基板の剛性が確保できればよい。
【００１６】
次に、図１（ｆ）に示すように、第二のシリコン基板４を薄化し、単結晶シリコン振動膜１０を有するシリコン膜５を形成する。単結晶シリコン振動膜を形成するシリコン膜は、数μｍ以下が望ましいため、第二のシリコン基板１０に対してエッチング、グラインディング、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などを行って、薄化を行う。図１（ｆ）に示すように、ＳＯＩ基板の薄化は、ハンドル層７、ＢＯＸ層６を除去することによって行う。ハンドル層の除去は、グラインディング、ＣＭＰ、エッチングで行うことができる。また、ＢＯＸ層の除去は、酸化膜のエッチング（ドライエッチングやフッ酸等のウェットエッチング）により、実施することができる。フッ酸のようなウェットエッチングは、シリコンがエッチングされることを防止できるので、エッチングによる単結晶シリコン振動膜１０の厚みバラツキを低減できるため、より望ましい。また、単結晶シリコン振動膜を形成する第二の基板として、ＳＯＩ基板を用いない場合、バックグラインディングやＣＭＰなどによって、２μｍ程度まで削ることが可能である。以上のようにして、セルを含むエレメントを複数有する静電容量型トランスデューサアレイを作製することができる。セルは、単結晶シリコン振動膜１０、空隙３、振動膜１０を支持する振動膜支持部１１、及びシリコン基板１とで構成されている。振動膜１０を有するシリコン膜５は、エレメント間の共通電極として用いる。
【００１７】
本実施形態の静電容量型トランスデューサアレイの作製方法では、第一の基板に分割溝を形成し電気的分離を行う工程と、分割溝に絶縁部材を埋め込む工程とは、第二の基板を接合した後に行う。第一の基板を分割すると、基板剛性が非常に低下し、壊れやすくなるため、第一の基板を保持する機構を必要とする。本作製方法では、第一の基板を分割しても、基板剛性を保持できる。また、第二の基板を薄化する工程（薄化の程度によっては第２の基板は膜となる）は、第一の基板の分割溝の少なくとも一部に絶縁部材を埋め込む工程の後に行う。これによって、第一の基板の剛性を向上させた後に、第二の基板を薄化することができるので、薄化工程時の基板の破壊を防止することができる。
【００１８】
また、第二の基板を薄化した工程の後に、第一の基板の裏面の加工工程、熱が印加される工程がある場合は、振動膜が破壊され、製造歩留まりが低下する恐れがある。本作製方法では、第二の基板を薄化し、振動膜を形成する工程の後に、第一の基板の裏面の加工工程や熱が印加される工程は行わない。従って、製造歩留まりを向上することができる。また、二枚の基板、或いは、一枚の基板と一枚のＳＯＩ基板を用いて、振動膜を用いた静電容量型トランスデューサを形成できる。従って、２枚のＳＯＩ基板を用いた構成と比較して、高価なＳＯＩ基板の使用枚数を低減できるので、コストを低減できる。
【００１９】
また、本実施形態の作製方法により作製した静電容量型トランスデューサアレイは、デバイス強度を向上することができる。従って、本実施形態の静電容量型トランスデューサアレイをＰＣＢ基板、ＩＣ等に接続する時に、応力がかかっても破壊されることを防止することができる。また、分割溝に埋め込む絶縁部材９がＴＥＯＳ膜による酸化シリコンの場合、厚膜を形成することが容易であるため、幅が広い分割溝であっても埋め込むことができる。分割したシリコン基板は、各エレメントの信号取り出し電極として用いるため、分割溝の幅が狭い場合、寄生容量となり、クロストークが発生する恐れがある。従って、ＴＥＯＳ膜による酸化シリコンであれば、１０μｍ以上の幅の広い分割溝に絶縁膜を容易に埋め込むことができ、こうした恐れを低減できる。
【００２０】
また、図３に図示するように、基板に形成する分割溝をテーパ形状とすることもできる。テーパ形状とは、第一の基板の空隙２２が形成される面側の分割溝２５の幅が、第一の基板の他方の表面側の分割溝２５の幅より狭いことである。分割した基板は、信号取り出しの電極として用いるため、分割溝の幅を広くして、信号取り出し電極間の寄生容量を低減し、クロストークを減らす方がよい。しかしながら、こうすると、信号取り出し電極上には、セルが多数配置されたエレメントであるため、エレメント間隔も広がってしまう。従って、本例のように、テーパ形状とすることによって、エレメント間隔を広げずに、信号取り出し電極間の寄生容量を低減することができる。これによって、クロストークが小さく、高密度な静電容量型トランスデューサアレイを形成することができる（後述する実施例２参照）。
【００２１】
また、第一の基板の両面側の分割溝の幅より、第一の基板内部の分割溝の幅が広い構造として、絶縁部材を埋め込むこともできる。本構成によって、信号取り出し電極間の寄生容量を低減してクロストークを低減し、かつ、静電容量型トランスデューサアレイの剛性を向上することができる（後述する実施例３参照）。
【００２２】
さらに、絶縁部材を分割溝に格子状に配置することもできる。本構成は、分割溝を形成する時に、第一の基板を格子状に分割する。その後、熱酸化による酸化シリコンを形成する。熱酸化による酸化シリコンの形成では、シリコンも酸化されるため、シリコン基板を格子状に分割し、その後、熱酸化することによって、分割溝に格子状の絶縁部材を形成することができる。本構成によって、絶縁部材を完全に埋め込まなくても、静電容量型トランスデューサアレイの剛性を向上することができる（後述する実施例４参照）。
【００２３】
以下、より具体的な実施例を挙げて本発明を詳細に説明する。
（実施例１）
実施例１の静電容量型トランスデューサアレイの作製方法を図１、図２を用いて説明する。図１は、本実施例の作製方法を説明するための断面図であり、図２は、本実施例の上面図である。本実施例の作製方法では、まず、図１（ａ）に図示するように、第一のシリコン基板１上に絶縁膜２を成膜する。第一のシリコン基板１の抵抗率は０．０１Ωｃｍである。絶縁層２は、熱酸化により形成した酸化シリコンであり、厚さは４００ｎｍである。熱酸化により形成する酸化シリコンは、表面粗さが非常に小さく、第一のシリコン基板上に形成しても、第一のシリコン基板の表面粗さからの粗さの増加を防止することができ、表面粗さは、Ｒｍｓ＝０．２ｎｍ以下である。直接接合、溶融接合等により接合する場合、この表面粗さが大きい場合（例えばＲｍｓ＝０．５ｎｍ以上である場合）、接合することが難しく、接合不良を引き起こす恐れがある。熱酸化による酸化シリコンの場合、表面粗さを増大させないので、接合不良が発生しにくく、製造歩留まりを向上できる。
【００２４】
次に、図１（ｂ）に図示するように、空隙３を形成する。空隙３は、ドライエッチング、ウェットエッチング等によって形成することができる。空隙の深さは２００ｎｍである。空隙３は、静電容量型トランスデューサアレイのキャパシタを構成する。次に、図１（ｃ）に図示するように、第二のシリコン基板４を接合する。第二のシリコン基板は、溶融接合により接合する。第二のシリコン基板として、ＳＯＩ基板を用い、ＳＯＩ基板の活性層５を接合する。活性層５は、単結晶シリコン振動膜を有するシリコン膜として用いる。活性層５の厚みは１μｍであり、厚みバラツキは±５％以下である。また、活性層５の抵抗率は０．０１Ωｃｍである。
【００２５】
次に、図１（ｄ）に図示するように、第一のシリコン基板１に分割溝８を形成する。分割溝８は、シリコン深掘りエッチングにより形成する。分割溝８は、第一のシリコン基板１を貫通する構成である。分割溝８の幅は１０μｍである。この分割溝８によって、第一のシリコン基板１は、電気的に分割された複数の電極として用いることができ、各分割されたシリコン基板は、静電容量型トランスデューサアレイの各エレメントの信号取り出し電極として用いることができる。次に、図１（ｅ）に図示するように、絶縁部材９を分割溝８に埋め込む。分割溝に埋め込む絶縁部材９は、ＴＥＯＳ膜による酸化シリコンである。ＴＥＯＳ膜による酸化シリコンの場合、成膜均一性が高いため、分割溝８側壁に容易に成膜することができる。
【００２６】
次に、図１（ｆ）に示すように、第二のシリコン基板４を薄化し、単結晶シリコン振動膜１０を有するシリコン膜５を形成する。図１（ｆ）に示すように、第二のシリコン基板として用いているＳＯＩ基板の薄化は、ハンドル層７、ＢＯＸ層６を除去することによって行う。ハンドル層７の除去は、グラインディング、ＣＭＰ、エッチングなどで行うことができる。また、ＢＯＸ層６の除去は、フッ酸によるウェットエッチングで行う。フッ酸によるウェットエッチングの場合、シリコンがエッチングされることを防止できるので、エッチングによる単結晶シリコン振動膜１０の厚みバラツキを低減できる。
【００２７】
本実施例の静電容量型トランスデューサアレイの作製方法では、第一のシリコン基板１に分割溝８を形成し、電気的分離を行う工程と、分割溝８にＴＥＯＳ膜による酸化シリコン９を埋め込む工程とは、第二のシリコン基板４を接合した後に行う。これによる効果は上述した通りである。また、第二のシリコン基板４を薄化する工程は、第一のシリコン基板１の分割溝８にＴＥＯＳ膜による酸化シリコン９を埋め込む工程の後に行う。これによる効果も上述した通りである。本作製方法でも、第二のシリコン基板４を薄化し、単結晶シリコン振動膜１０を有するシリコン膜５を形成する工程の後に、第一のシリコン基板の裏面の加工工程、或いは、熱が印加される工程は行わない。従って、製造歩留まりを向上することができる。
【００２８】
（実施例２）
実施例２の静電容量型トランスデューサアレイ及びその製造方法を図３を用いて説明する。実施例２の静電容量型トランスデューサアレイは、実施例１とほぼ同様の方法で作製できる。図３は、本実施例の静電容量型トランスデューサアレイの断面図であり、その上面図は図２とほぼ同様である。
【００２９】
本実施例の静電容量型トランスデューサアレイのセル１０２及びエレメント１０１は図３に示す構造を有する。振動膜支持部２３は、熱酸化による酸化シリコンである。単結晶シリコン振動膜２１を有するシリコン膜２４は、エレメント間の共通電極として用いるため、オーミックをとり易くする。その抵抗率は０．０１Ωｃｍである。シリコン基板２０は、信号取り出し電極として用いるため、抵抗率は０．０１Ωｃｍである。分割溝２５に埋め込んだ絶縁部材２５は、エポキシ樹脂である。本構成によって、静電容量型トランスデューサの基板剛性を向上することができる。本実施例の駆動原理は上述した通りである。
【００３０】
本実施例では、図３に図示するように、第一のシリコン基板２０に形成する分割溝２５はテーパ形状である。テーパ形状とは、第一のシリコン基板２０の空隙２２が形成される面側の分割溝２５の幅が、第一のシリコン基板２０の他方の表面側の分割溝２５の幅より狭い形状である。本実施例のように、分割溝２５をテーパ形状とすることによって、エレメント間隔を広げずに、信号取り出し電極間の寄生容量を低減することができる。これによって、ノイズが低く、高密度な静電容量型トランスデューサアレイを形成することができる。
【００３１】
（実施例３）
実施例３の静電容量型トランスデューサアレイ及びその製造方法を図４を用いて説明する。実施例３の静電容量型トランスデューサアレイは、実施例１とほぼ同様の方法で作製できる。実施例３の構成は、実施例２の静電容量型トランスデューサアレイと略同様である。図４に示すように、セルは、単結晶シリコン振動膜４１、空隙４２、振動膜４１を支持する振動膜支持部４３、及びシリコン基板４０とで構成されている。振動膜４１を有するシリコン膜４４は、エレメント間の共通電極として用いる。
【００３２】
本実施例の静電容量型トランスデューサアレイでは、第一のシリコン基板４０の両面側の分割溝４５の幅より、第一のシリコン基板４０内部の分割溝４５の幅が広く、そこに絶縁部材４６を埋め込む構造である。本構成の分割溝は、第一のシリコン基板４０として、主面の結晶方位が（１００）面のシリコン基板を用い、シリコンの深掘りエッチングにより垂直な分割溝を形成する。そして、その後、ＴＭＡＨ（水酸化テトラメチルアンモニウム）による異方性ウェットエッチングにより形成できる。絶縁部材４６は、ＴＥＯＳ膜による酸化シリコンである。
【００３３】
本構成によって、エレメント間隔を広げずに、信号取り出し電極間の一部を広げることができる。従って、信号取り出し電極間の寄生容量を低減することができる。これによって、ノイズが低く、高密度な静電容量型トランスデューサアレイを形成することができる。さらに、分割溝４５の一部は、絶縁部材４６が充填されていない。信号取り出し電極間の静電容量は、空気或いは真空である方が小さいため、より寄生容量を低減できる。以上の構成によって、信号取り出し電極間の寄生容量を低減し、かつ、静電容量型トランスデューサアレイの剛性を向上することができる。
【００３４】
（実施例４）
実施例４の静電容量型トランスデューサアレイ及びその作製方法を図５を用いて説明する。実施例４の静電容量型トランスデューサアレイは、実施例１とほぼ同様の方法で作製できる。実施例４の静電容量型トランスデューサアレイの構成は、実施例２の静電容量型トランスデューサアレイと略同様である。図５に示すように、セルは、単結晶シリコン振動膜６６、空隙６４、振動膜６６を支持する振動膜支持部６５、及びシリコン基板６０とで構成されている。振動膜６６を有するシリコン膜６３は、エレメント間の共通電極として用いる。
【００３５】
本実施例の静電容量型トランスデューサアレイでは、絶縁部材６１を分割溝６２に格子状に配置する。本構成は、分割溝６２を形成する時に、第一のシリコン基板６０を格子状に分割し、熱酸化による酸化シリコンを形成する。熱酸化による酸化シリコンの形成では、シリコンも酸化されるため、シリコン基板が格子状に分割される。こうして、熱酸化してシリコンを酸化することによって、分割溝に格子状の絶縁部材を形成することができる。さらに、分割溝に絶縁部材を埋め込むこともできる。本構成によって、絶縁部材を完全に埋め込まなくても、静電容量型トランスデューサアレイの剛性を向上することができる。
【符号の説明】
【００３６】
１…第一のシリコン基板（第一の基板）、２…絶縁層、３…空隙、４…第二のシリコン基板（第二の基板）、５…単結晶シリコン振動膜を有するシリコン膜、８…分割溝、９…絶縁部材、１０…振動膜、１１…振動膜支持部
【図１】
0005702966.tif 000002
【図２】
0005702966.tif 000003
【図３】
0005702966.tif 000004
【図４】
0005702966.tif 000005
【図５】
0005702966.tif 000006