(57)【特許請求の範囲】
【請求項１】
電力変換装置を構成する半導体スイッチング素子の駆動回路の電源供給ラインに直列接続された第１，第２のスイッチと、これらのスイッチの直列接続回路の出力側から検出した前記駆動回路の電源電圧を監視する監視手段と、を有し、前記電力変換装置の異常時に発生する遮断信号により前記第１または第２のスイッチをオフさせて前記駆動回路への電源供給を遮断する電力変換装置の保護回路において、
前記遮断信号を、前記直列接続回路の電源入力側の第１のスイッチに対して有効または無効とする遮断信号有効／無効手段と、
前記遮断信号有効／無効手段を制御して前記第１のスイッチをオフさせるための制御信号を出力する制御手段と、
前記第１，第２のスイッチ同士の接続点と接地点との間に接続された抵抗と、
前記直列接続回路の出力側と接地点との間に接続された抵抗及びコンデンサからなる並列接続回路と、を備え、
前記監視手段は、前記遮断信号のオン時において前記制御手段が前記遮断信号有効／無効手段を無効にした際に検出された前記電源電圧が、前記第１，第２のスイッチが共にオンしている時の正常値である場合に、前記第１のスイッチが短絡故障していると判断する機能と、オン状態の前記遮断信号がオフに変化した際に検出された前記電源電圧の低下速度が正常時よりも速くなった場合に、前記第２のスイッチが短絡故障していると判断する機能と、を有することを特徴とする電力変換装置の保護回路。
【請求項２】
請求項１に記載した電力変換装置の保護回路において、
前記監視手段及び制御手段の機能を単一のＣＰＵが有することを特徴とする電力変換装置の保護回路。
【請求項３】
請求項１または２に記載した電力変換装置の保護回路において、
前記遮断信号有効／無効手段を、イネーブル付きバッファＩＣによって構成したことを特徴とする電力変換装置の保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子を備えた電力変換装置の異常を検出して前記スイッチング素子の駆動回路電源を遮断することにより、電力変換装置を保護するようにした保護回路に関するものである。
【背景技術】
【０００２】
図３（ａ），（ｂ）は、インバータ等の電力変換装置に適用される従来の保護回路の主要部を示している。
図３（ａ）は直列冗長回路と呼ばれており、電力変換装置の異常時に、この電力変換装置を構成するＩＧＢＴ等の半導体スイッチング素子のゲート駆動回路電源を、直列接続されたリレーまたはトランジスタからなるスイッチ２１，２２によって遮断するように構成されている。また、図３（ｂ）は並列冗長回路と呼ばれており、電力変換装置の上アームスイッチング素子、下アームスイッチング素子のゲート駆動回路電源を、並列接続されたスイッチ２１，２２によって個別に遮断するように構成されている。
【０００３】
なお、図３（ａ），（ｂ）において、１０は、電力変換装置の異常時に発生する遮断信号によりスイッチ２１，２２を制御するための制御基板、２０Ａ，２０Ｂはゲート駆動回路電源を供給または遮断するためのドライブ基板、１１は上記遮断信号が入力される信号入力端子、１２は信号絶縁用のフォトカプラ、１３はＣＰＵである。
【０００４】
図３（ａ），（ｂ）に示す保護回路では、半導体スイッチング素子の短絡故障等の異常が発生した時に、信号入力端子１１から入力される遮断信号をフォトカプラ１２を介してスイッチ２１，２２に与え、これらのスイッチ２１，２２を同時にオフさせてゲート駆動回路への電源供給を絶つことで全てのスイッチング素子をオフさせ、電力変換装置の出力を遮断してその保護を図っている。
ここでは、安全規格によって求められる冗長性を確保するため、複数のスイッチが直列または並列に接続されており、各スイッチ２１，２２は常に同じ状態（全てのスイッチがオンまたはオフ）で動作することを前提としている。
また、安全規格では「冗長性を損ねるスイッチの単一故障は可能な限り検出できること」も求められており、例えば図３（ａ）ではスイッチ２１，２２の直列接続回路の出力、図３（ｂ）では各スイッチ２１，２２の出力がＣＰＵ１３に読み込まれており、ＣＰＵ１３が各部の信号状態を監視してスイッチの故障を監視する機能も備えている。
【０００５】
なお、図３（ａ），（ｂ）の保護回路は、異常時にゲート駆動回路電源を遮断する方式（以下、電源遮断方式という）の回路構成であるが、この他にも、スイッチの代わりにイネーブル付きバッファＩＣを用いて、電力変換装置の全ゲート駆動信号（三相電力変換装置では６つの信号）をオフにする方式（以下、信号遮断方式という）も公知となっている。
【０００６】
以下、電源遮断方式及び信号遮断方式の利点、問題点につき説明する。ここで、電源遮断方式は、図３（ａ），（ｂ）のように２個のスイッチ２１，２２を備えているものとする。
【０００７】
［電源遮断方式］
（１）直列冗長回路（図３（ａ））
・利点：各スイッチ２１，２２の状態変化や特性のばらつきの影響を受けにくい。
・問題点：短絡故障時にどのスイッチが短絡したのかを検出することが不可能であるか、極めて困難である。
（２）並列冗長回路（図３（ｂ））
・利点：各スイッチ２１，２２の出力信号をＣＰＵ１３に取り込んでいるので、どのスイッチが短絡故障したのかを検出することが比較的容易である。
・問題点：各スイッチ２１，２２の状態変化や特性のばらつきにより、過渡的に意図しない動作になる。また、各スイッチ２１，２２の短絡故障を検出するために、スイッチ２１，２２の出力信号をＣＰＵ１３に入力する信号線がそれぞれ必要であり、図３（ｂ）のようにＣＰＵ１３とスイッチ２１，２２とが別個の基板１０，２０Ｂに配置されている場合には、コネクタの端子数が増えて回路面積の増加やコスト上昇を招く。
【０００８】
［信号遮断方式］
（１）直列冗長回路
・利点：各バッファＩＣの状態変化や特性のばらつきの影響を受けにくい。
・問題点：故障監視の対象が、端子入力に加えて６個のゲート信号であるため監視対象が多い。一方のバッファＩＣがイネーブル固定となるような故障時に、故障検出が不可能であるか、極めて困難である。
（２）並列冗長回路
・利点：各バッファＩＣの故障検出が比較的容易である。
・問題点：各バッファＩＣの状態変化や特性のばらつきにより、過渡的に意図しない動作になる。直列冗長回路と同様に監視対象が多く、故障検出回路が複雑になる。
【０００９】
なお、先行技術文献としての特許文献１には、信号遮断方式による半導体素子の異常検出および保護回路が開示されている。
図４は、この特許文献１に記載された異常検出および保護回路の構成図であり、３０は電力変換装置の上アームまたは下アームの半導体スイッチング素子、４１は短絡検出手段、４２は過電流検出手段、４３は不足電圧検出手段、４４は過熱検出手段、５１〜５４は各検出手段４１〜４４に対応して設けられた異常記憶回路、６０は異常発信回路、７０は統括制御系、８０はスイッチング素子３０のゲート信号を生成する駆動回路、９０は動作停止手段を示している。
【００１０】
図４の回路では、スイッチング素子３０における各種の異常を検出手段４１〜４４により検出して異常記憶回路５１〜５４に記憶し、異常の種類が緊急性を有する場合には、異常記憶回路５１〜５４の出力により動作停止手段９０を動作させてスイッチング素子３０のゲート信号を強制的に接地することにより、スイッチング素子３０の動作を停止させている。
また、異常の種類が緊急性を有しない場合には、異常記憶回路５１〜５４の出力を異常発信回路６０を介して統括制御系７０に送り、異常の種類や他アームのスイッチング素子の状態等を考慮して駆動回路８０に送る開閉指令の論理を変更する、等の処理を行っている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平９−２３８４７６号公報（段落［００１１］〜［００２３］、図１等）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
前述したように、信号遮断方式の保護回路では、監視対象が多く、故障検出回路が複雑になり易い。
また、電源遮断方式では、各スイッチの短絡故障を個別に検出することが困難であり、特に並列冗長回路では、短絡故障を個別に検出するためにスイッチと同数の信号線やコネクタの端子を必要とし、これらが回路の複雑化や回路面積の増加、コストの上昇を招いていた。
そこで、本発明の解決課題は、電源遮断方式を採用することで信号遮断方式の問題点を解消すると共に、電源遮断用の各スイッチの短絡故障を個別に検出可能とし、しかも故障検出用の信号線やコネクタ端子の数を少なくすることができる電力変換装置の保護回路を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、請求項１に係る発明は、電力変換装置を構成する半導体スイッチング素子の駆動回路の電源供給ラインに直列接続された第１，第２のスイッチと、これらのスイッチの直列接続回路の出力側から検出した前記駆動回路の電源電圧を監視する監視手段と、を有し、前記電力変換装置の異常時に発生する遮断信号により前記第１または第２のスイッチをオフさせて前記駆動回路への電源供給を遮断する電力変換装置の保護回路において、
前記遮断信号を、前記直列接続回路の電源入力側の第１のスイッチに対して有効または無効とする遮断信号有効／無効手段と、
前記遮断信号有効／無効手段を制御して前記第１のスイッチをオフさせるための制御信号を出力する制御手段と、
前記第１，第２のスイッチ同士の接続点と接地点との間に接続された抵抗と、
前記直列接続回路の出力側と接地点との間に接続された抵抗及びコンデンサからなる並列接続回路と、を備え、
前記監視手段は、前記遮断信号のオン時において前記制御手段が前記遮断信号有効／無効手段を無効にした際に検出された前記電源電圧が、前記第１，第２のスイッチが共にオンしている時の正常値である場合に、前記第１のスイッチが短絡故障していると判断する機能と、オン状態の前記遮断信号がオフに変化した際に検出された前記電源電圧の低下速度が正常時よりも速くなった場合に、前記第２のスイッチが短絡故障していると判断する機能と、を有するものである。
【００１４】
請求項２に係る発明は、請求項１に記載した電力変換装置の保護回路において、前記監視手段及び制御手段の機能を単一のＣＰＵが有するものである。
【００１５】
請求項３に係る発明は、請求項１または２に記載した電力変換装置の保護回路において、前記遮断信号有効／無効手段を、イネーブル付きバッファＩＣによって構成したものである。
【発明の効果】
【００１７】
本発明によれば、遮断信号によって駆動回路電源を遮断する各スイッチの短絡故障を個別に検出することができると共に、故障検出用の信号線やコネクタ端子の数を少なくして保護回路の構成の簡略化、低コスト化を達成することができる
【図面の簡単な説明】
【００１８】
【図１】本発明の基本形態を示す構成図である。
【図２】本発明の実施形態を示す構成図である。
【図３】従来の保護回路の主要部を示す構成図である。
【図４】特許文献１に係る異常検出および保護回路の構成図である。
【発明を実施するための形態】
【００１９】
以下、図に沿って本発明の実施形態を説明する。
まず、図１は、本発明の基本形態の主要部を示す構成図である。この基本形態に係る保護回路は、前述した図３（ａ）と同様に、電力変換装置の異常時にＩＧＢＴ等の半導体スイッチング素子のゲート駆動回路電源を遮断する電源遮断方式の直列冗長回路を構成している。
【００２０】
図１において、１０Ａは遮断信号によりスイッチ２１，２２を制御するための制御基板、２０Ａは図３（ａ）と同様にゲート駆動回路電源を供給または遮断するためのドライブ基板である。
また、１１は電力変換装置の異常時に上記遮断信号が入力される信号入力端子、１２１，１２２はスイッチ２１，２２に対応して設けられた信号絶縁用のフォトカプラである。更に、１３はＣＰＵであり、このＣＰＵ１３には、フォトカプラ１２１，１２２の出力信号とスイッチ２１，２２の直列接続回路の出力信号とが入力されている。
なお、上記遮断信号は、オフの時にスイッチ２１，２２がオフ（電源遮断）し、オンの時にスイッチ２１，２２がオン（電源供給）するものとする。
【００２１】
１４，１５はフォトカプラ１２１，１２２の出力側とスイッチ２１，２２との間にそれぞれ設けられた遮断信号有効／無効手段としてのイネーブル付きバッファＩＣであり、ＣＰＵ１３からの制御信号（イネーブル信号）がイネーブル端子にそれぞれ入力されている。これらのバッファＩＣ１４，１５は、ＣＰＵ１３から入力される制御信号によって有効／無効（オン／オフ）を制御可能である。
【００２２】
次に、この基本形態の動作を説明する。
ＣＰＵ１３は、プログラムの動作により、イネーブル付きバッファＩＣ１４，１５を１個ずつ強制的に無効とするような制御信号を、一定周期で各バッファＩＣ１４，１５のイネーブル端子に出力する。また、ＣＰＵ１３は、この制御信号を出力する都度、ゲート駆動回路の電源電圧レベルをドライブ基板２０Ａ内のスイッチ２２の出力側から読み込む。
【００２３】
いま、スイッチ２１，２２に故障がなく、その動作が正常な場合には、ＣＰＵ１３からイネーブル付きバッファＩＣを介して一方のスイッチ（例えばスイッチ２１）をオフすることで、直列接続された他方のスイッチ２２がオンしているにも関わらずゲート駆動回路電源は絶たれ、ＣＰＵ１３が読み込む電源電圧レベルも０［Ｖ］に相当するレベルとなるはずである。しかし、仮にスイッチ２１が短絡故障していたとすると、ＣＰＵ１３からの制御信号により、オフ状態にするべきスイッチ２１をバッファＩＣ１４を介して強制的にオフしようとしても、そのオフ動作は不可能であり、スイッチ２１はオン状態を維持する。この時、直列接続された他方のスイッチ２２はオンしているので、ＣＰＵ１３が読み込む電源電圧レベルは、例えば５［Ｖ］や１５［Ｖ］に相当するレベルとなる。
【００２４】
すなわち、スイッチ２１をオフさせるような制御信号をＣＰＵ１３からバッファＩＣ１４に送出した時に、ドライブ基板２０Ａから取り込んだ電源電圧レベルが正常値を示していれば、スイッチ２１が短絡故障していると推定することができる。同様に、スイッチ２２をオフさせるような制御信号をＣＰＵ１３からバッファＩＣ１５に送出した時に、ドライブ基板２０Ａから取り込んだ電源電圧レベルが正常値を示していれば、スイッチ２２が短絡故障していると推定することができる。
この基本形態によれば、ゲート駆動回路の電源電圧をドライブ基板２０ＡからＣＰＵ１３に読み込むための信号線が１本であるにも関わらず、スイッチ２１，２２の短絡故障を個別に検出することができ、信号線の数やコネクタの端子数が少なくて済み、回路の簡略化や低コスト化が可能である。
【００２５】
次に、本発明の実施形態を説明する。図２は、この実施形態の主要部を示す構成図であり、この保護回路も、基本形態と同様に異常時にゲート駆動回路電源を遮断する電源遮断方式の直列冗長回路を構成している。
【００２６】
図２において、制御基板１０Ｃでは、一方のフォトカプラ１２１とスイッチ２１との間だけにイネーブル付きバッファＩＣ１４が接続されており、他方のフォトカプラ１２２とスイッチ２２とは直接接続されている。
また、ＣＰＵ１３には、フォトカプラ１２１，１２２の出力信号とスイッチ２１，２２の直列回路の出力信号とが入力され、ＣＰＵ１３からの制御信号（イネーブル信号）がイネーブル付きバッファＩＣ１４のイネーブル端子に入力されている。
【００２７】
一方、ドライブ基板２０Ｃにおいて、スイッチ２１，２２の相互間には一端が接地された抵抗Ｒ１（抵抗値をＲとする）が接続されていると共に、スイッチ２２の出力側と図示されていないゲート駆動回路との間には、各一端が接地された抵抗Ｒ２（抵抗Ｒ１と同様に、抵抗値をＲとする）とコンデンサＣ（容量値をＣとする）とが互いに並列に接続されている。
【００２８】
次いで、この実施形態の動作を説明する。まず、一方のスイッチ２１の短絡故障を検出する場合の動作を述べる。
信号入力端子１１から入力される遮断信号がオフの時、ＣＰＵ１３は、プログラムの動作により、イネーブル付きバッファＩＣ１４をディスエーブルとするように制御信号を出力する。そして、遮断信号がオフからオンに切り替わった時のゲート駆動回路の電源電圧のレベルを、スイッチ２２の出力側からＣＰＵ１３に読み込む。
【００２９】
仮に、スイッチ２１が短絡故障していなければ、スイッチ２１はオフ状態であるから、ゲート駆動回路電源の供給は絶たれており、ＣＰＵ１３が読み込む電源電圧レベルも０［Ｖ］に相当するレベルとなるはずである。しかし、仮にスイッチ２１が短絡故障していたとすると、この時に他方のスイッチ２２はオン状態に切り替わっているため、ＣＰＵ１３が読み込む電源電圧レベルは、スイッチ２１，２２がいずれもオンしていることにより、例えば５［Ｖ］や１５［Ｖ］に相当するレベルとなる。
つまり、遮断信号がオフからオンに切り替わった時に、ドライブ基板２０Ｃから取り込んだ電源電圧レベルが正常時のレベルを示していれば、スイッチ２１が短絡故障していると推定することができる。
【００３０】
次に、他方のスイッチ２２の短絡故障を検出する場合について説明する。
この場合には、信号入力端子１１から入力される遮断信号がオンからオフに切り替わった時の、ゲート駆動回路の電源電圧のレベルが低下していく速度をＣＰＵ１３が監視する。
【００３１】
いま、スイッチ２２が短絡故障していない正常時には、遮断信号の切り替えに伴ってスイッチ２１，２２はいずれもオフするので、ゲート駆動回路の入力側（スイッチ２２の出力側）には抵抗Ｒ２とコンデンサＣとの並列回路が接続され、コンデンサＣの電圧、すなわちゲート駆動回路の電源電圧は時定数１／ＲＣで放電し、徐々に低下していく。
しかし、スイッチ２２が短絡故障している場合、スイッチ２１はオフするがスイッチ２２はオン状態を保っているので、ゲート駆動回路の入力側（スイッチ２１の出力側）には抵抗Ｒ１，Ｒ２及びコンデンサＣの並列回路が接続されることになり、コンデンサＣの電圧、すなわちゲート駆動回路の電源電圧は時定数１／２ＲＣで放電し、低下していく。つまり、電源電圧が低下する速度は正常時よりも速くなる。
従って、ＣＰＵ１３に読み込まれる電源電圧の低下速度が正常時よりも速くなっている場合には、スイッチ２２が短絡故障していると推定することができる。
【００３２】
上述した各形態では、ＣＰＵ１３が、イネーブル付きバッファＩＣ１４，１５を制御する制御手段としての機能と、ドライブ基板２０Ａまたは２０Ｃから読み込んだ電源電圧に基づいてスイッチ２１，２２の短絡故障を監視する監視手段としての機能とを果たしているが、これらの機能は、それぞれ個別の制御回路と監視回路とによって実現してもよい。
また、本発明は、インバータに限らず各種の電力変換装置の保護回路に適用可能であり、電力変換装置の構成や半導体スイッチング素子の種類等になんら制約されることはない。
【符号の説明】
【００３３】
１０Ａ，１０Ｃ：制御基板
１１：信号入力端子
１２１，１２２：フォトカプラ
１３：ＣＰＵ
１４，１５：イネーブル付きバッファＩＣ
２０Ａ，２０Ｃ：ドライブ基板
２１，２２：スイッチ
Ｒ１，Ｒ２：抵抗
Ｃ：コンデンサ
【図１】
0005787127.tif 000002
【図２】
0005787127.tif 000003
【図３】
0005787127.tif 000004
【図４】
0005787127.tif 000005