(57)【特許請求の範囲】
【請求項１】
第１の位相量子ビットと、
第２の位相量子ビットと、
単一のバイアス源を含む共通バイアス回路であって、前記単一のバイアス源は、第１のバイアス内のノイズが第２のバイアス内のノイズに反相関するように、前記第１のバイアスを前記第１の位相量子ビットに提供し、前記第２のバイアスを前記第２の位相量子ビットに提供するように構成されている、共通バイアス回路と、
を含む、量子ビットセル。
【請求項２】
前記共通バイアス回路は、前記第１のバイアスの大きさが、前記第２のバイアスの大きさに等しく、かつ、前記第１のバイアスの極性が、前記第２のバイアスの極性と反対であるように構成されている、請求項１に記載の量子ビットセル。
【請求項３】
前記第１の位相量子ビットは、前記第２の位相量子ビットに結合されている、請求項１に記載の量子ビットセル。
【請求項４】
前記第１の位相量子ビットは、前記第２の位相量子ビットに容量結合されている、請求項３に記載の量子ビットセル。
【請求項５】
前記第１の位相量子ビットは、前記第２の位相量子ビットに誘導結合されている、請求項３に記載の量子ビットセル。
【請求項６】
前記単一のバイアス源は、バイアス供給部を提供するように構成されている電流源であり、前記第１のバイアスおよび前記第２のバイアスの各々は、前記バイアス供給部から導出されている、請求項１に記載の量子ビットセル。
【請求項７】
前記バイアス供給部は、前記第１の位相量子ビットおよび前記第２の位相量子ビットを含むシステムの第１の励起状態のエネルギーの、前記バイアス電流についての一次導関数が、実質的にゼロに等しくなるように選択されている、請求項６に記載の量子ビットセル。
【請求項８】
前記第１の位相量子ビットは、超電導ループ内に埋め込まれたジョセフソン接合を含む、請求項１に記載の量子ビットセル。
【請求項９】
前記共通バイアス回路は、
前記第１の位相量子ビットに結合された第１のインダクタと、
前記第２の位相量子ビットに結合された第２のインダクタと
を含み、
前記単一のバイアス源は、前記第１のインダクタおよび前記第２のインダクタの各々に供給電流を提供することにより、前記第１の位相量子ビット内の第１のバイアス電流および前記第２の位相量子ビット内の第２のバイアス電流を誘導するように構成されている電流源である、請求項１に記載の量子ビットセル。
【請求項１０】
請求項１に記載の量子ビットセルを含む記憶アレイと、
前記記憶アレイ内にデータを記憶し、前記記憶アレイ内のデータを読み出すように構成されているコントローラと、
を含む、量子システム。
【請求項１１】
量子ビットを記憶するための装置であって、前記装置は、
第１の位相量子ビットであって、前記第１の位相量子ビットは、前記第１の位相量子ビット内に第１のバイアス電流を生成するように、第１のバイアスでバイアスをかけられている、第１の位相量子ビットと、
前記第１の位相量子ビットに結合された第２の位相量子ビットであって、前記第２の位相量子ビットは、前記第２の位相量子ビット内に第２のバイアス電流を生成するように、第２のバイアスでバイアスをかけられており、前記第２のバイアス電流は、前記第１のバイアス電流の大きさに等しい大きさを有し、かつ、前記第１のバイアス電流の極性とは反対の極性を有する、第２の位相量子ビットと
を含む、装置。
【請求項１２】
前記第１のバイアスおよび前記第２のバイアスを提供するように構成されている共通バイアス回路をさらに含む、請求項１１に記載の装置。
【請求項１３】
前記共通バイアス回路は、
前記第１の位相量子ビットに結合された第１のインダクタと、
前記第２の位相量子ビットに結合された第２のインダクタと、
前記第１のインダクタおよび前記第２のインダクタの各々に供給電流を提供することにより、前記第１の位相量子ビット内の前記第１のバイアス電流および前記第２の位相量子ビット内の前記第２のバイアス電流を誘導するように構成されている電流源と
を含む、請求項１２に記載の装置。
【請求項１４】
前記電流源は、前記第１の位相量子ビットおよび前記第２の位相量子ビットを含むシステムの第１の励起状態のエネルギーの、前記バイアス電流についての一次導関数が、実質的にゼロに等しくなるように選択されている供給電流を提供するように構成されている、請求項１３に記載の装置。
【請求項１５】
前記第１の位相量子ビットは、第１の超電導ループ内に埋め込まれた第１のジョセフソン接合を含み、前記第２の位相量子ビットは、第２の超電導ループ内に埋め込まれた第２のジョセフソン接合を含む、請求項１１に記載の装置。
【請求項１６】
前記第１のバイアス電流および前記第２のバイアス電流の各々は、前記第１のジョセフソン接合に関する前記第１のバイアス電流の極性が、前記第２のジョセフソン接合に関する前記第２のバイアス電流の極性と反対であるように提供されている、請求項１５に記載の装置。
【請求項１７】
複数の結合された位相量子ビット内に量子ビットを記憶するための方法であって、前記方法は、
前記複数の結合された位相量子ビットを含む量子ビットセルの第１の励起状態のエネルギーの、共通バイアス電流についての一次導関数が、実質的にゼロに等しくなるように、前記複数の結合された位相量子ビットの各々にバイアスをかけるための共通バイアス供給部を提供することと、
前記量子ビットセルが前記量子ビットの状態を記憶することができるようにエネルギーを提供することと
を含む、方法。
【請求項１８】
前記複数の結合された位相量子ビットの各々にバイアスをかけるための前記共通バイアス供給部を提供することは、第１のバイアス電流で第１の位相量子ビットにバイアスをかけることと、第２のバイアス電流で第２の位相量子ビットにバイアスをかけることとを含み、前記第２のバイアス電流は、前記第１のバイアス電流の大きさに等しい大きさを有し、かつ、前記第１のバイアス電流の極性とは反対の極性を有する、請求項１７に記載の方法。
【請求項１９】
前記複数の結合された位相量子ビットの各々にバイアスをかけるための前記共通バイアス供給部を提供することは、第１のバイアス内のノイズが第２のバイアス内のノイズに反相関するように、前記第１のバイアスで第１の位相量子ビットにバイアスをかけ、前記第２のバイアスで第２の位相量子ビットにバイアスをかけることを含む、請求項１７に記載の方法。
【請求項２０】
前記複数の結合された位相量子ビットの各々にバイアスをかけるための前記共通供給バイアス電流を提供することは、前記共通バイアス供給部を複数のインダクタを含む共通バイアス回路に提供することを含み、各インダクタは、前記複数の結合された位相量子ビットのうちの１つと関連付けられ、かつ、前記関連付けられた位相量子ビット内でバイアス電流を誘導するように構成されている、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願への相互参照）
本発明は、米国特許出願第１３／１６２，６８３号（２０１１年６月１７日出願）に基づく優先権を主張し、その内容は、その全体が参照によって本明細書中に援用される。
【０００２】
（技術分野）
本発明は、概して、量子コンピューティングシステムに関し、より具体的には、コヒーレンスが向上した位相量子ビットアセンブリに関する。
【背景技術】
【０００３】
位相量子ビットは、非ゼロ電流バイアスによってゼロ電圧状態で動作される、電流バイアスがかけられたジョセフソン接合であり得る。ジョセフソン接合は、非常に薄い絶縁障壁（例えば、厚さ約１ナノメートル）によって分離された、２つの超電導金属片から作製される、トンネル接合である。絶縁障壁は、電子（すなわち、超電導状態におけるクーパー対電子）が、著しい速度で障壁を通り抜けることを可能にするほど十分に薄い。ジョセフソン接合を構成する超導体はそれぞれ、超導体に関するギンツブルク‐ランダウ理論によって説明されるように、巨視的波動関数によって説明することができる。２つの超電導波動関数の複素位相の差異は、ジョセフソン接合に対する最も重要な動的変数であって、２つの超電導波動関数の複素位相の差異は、ジョセフソン接合の位相差、すなわち、位相と呼ばれる。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の一側面に従って、量子ビットを記憶するための量子ビットセルが、提供される。本装置は、第１の位相量子ビットと、第２の位相量子ビットと、第１のバイアス内のノイズが、第２のバイアス内のノイズに反相関するように、第１のバイアスを第１の位相量子ビットに提供し、第２のバイアスを第２の位相量子ビットに提供するように構成されている、共通バイアス回路とを備える。
【０００５】
本発明の別の側面に従って、量子ビットを記憶するための装置が、提供される。第１の位相量子ビットは、第１の位相量子ビット内で第１のバイアス電流を生成するように、第１のバイアスでバイアスをかけられる。第２の位相量子ビットは、第１の量子ビットに結合され、第２の位相量子ビットは、第２のバイアスでバイアスをかけられることにより、第２の位相量子ビット内において、第１のバイアス電流に等しくかつ反対の第２のバイアス電流を生成する。
【０００６】
本発明のさらなる側面に従って、複数の結合された位相量子ビット内に量子ビットを記憶するための方法が、提供される。複数の結合された位相量子ビットを備えるシステムの第１の励起状態のエネルギーの、共通バイアス電流についての一次導関数が、実質的に、ゼロに等しくなるように、複数の結合された位相量子ビットの各々にバイアスをかけるために、共通バイアス供給部が、提供される。本システムは、量子ビットを表す状態に置かれる。
本発明は、例えば、以下を提供する。
（項目１）
第１の位相量子ビットと、
第２の位相量子ビットと、
第１のバイアス内のノイズが、第２のバイアス内のノイズに反相関するように、前記第１のバイアスを前記第１の位相量子ビットに提供し、前記第２のバイアスを前記第２の位相量子ビットに提供するように構成されている、共通バイアス回路と、
を備える、量子ビットセル。
（項目２）
前記共通バイアス回路は、前記第１のバイアスが、前記第２のバイアスに等しくかつ反対であるように構成されている、項目１に記載の量子ビットセル。
（項目３）
前記第１の位相量子ビットは、前記第２の位相量子ビットに結合されている、項目１に記載の量子ビットセル。
（項目４）
前記第１の位相量子ビットは、前記第２の位相量子ビットに容量結合されている、項目３に記載の量子ビットセル。
（項目５）
前記第１の位相量子ビットは、前記第２の位相量子ビットに誘導結合されている、項目３に記載の量子ビットセル。
（項目６）
前記共通バイアス回路は、バイアス供給部を提供するように構成されている、電流源を備え、各第１および第２のバイアスは、前記バイアス供給部から導出されている、項目１に記載の量子ビットセル。
（項目７）
前記バイアス供給部は、前記第１および第２の位相量子ビットを備えるシステムの第１の励起状態のエネルギーの、前記バイアス電流についての一次導関数が、実質的にゼロに等しくなるように選択されている、項目６に記載の量子ビットセル。
（項目８）
前記第１の位相量子ビットは、超電導ループ内に埋め込まれたジョセフソン接合を備える、項目１に記載の量子ビットセル。
（項目９）
前記共通バイアス回路は、
前記第１の量子ビットに結合された第１のインダクタと、
前記第２の量子ビットに結合された第２のインダクタと、
前記第１の位相量子ビット内の第１のバイアス電流および前記第２の位相量子ビット内の第２のバイアス電流を誘導するように、前記第１および第２のインダクタの各々に供給電流を提供するように構成されている、電流源と、
を備える、項目１に記載の量子ビットセル。
（項目１０）
項目１に記載の量子ビットセルを備える、記憶アレイと、
前記記憶アレイ内にデータを記憶し、前記記憶アレイ内のデータを読み出すように構成されている、コントローラと、
を備える、量子システム。
（項目１１）
第１の位相量子ビットであって、前記第１の位相量子ビット内に第１のバイアス電流を生成するように、第１のバイアスでバイアスをかけられている、第１の位相量子ビットと、
前記第１の量子ビットに結合された第２の位相量子ビットであって、第２の位相量子ビット内に、前記第１のバイアス電流に等しくかつ反対である第２のバイアス電流を生成するように、第２のバイアスでバイアスをかけられている、第２の量子ビットと、
を備える、量子ビットを記憶するための装置。
（項目１２）
前記第１および第２のバイアスを提供するように構成されている、共通バイアス回路をさらに備える、項目１１に記載の装置。
（項目１３）
前記共通バイアス回路は、
前記第１の量子ビットに結合された第１のインダクタと、
前記第２の量子ビットに結合された第２のインダクタと、
前記第１の位相量子ビット内の前記第１のバイアス電流および前記第２の位相量子ビット内の前記第２のバイアス電流を誘導するように、前記第１および第２のインダクタの各々に供給電流を提供するように構成されている、電流源と、
を備える、項目１２に記載の装置。
（項目１４）
前記電流源は、前記第１および第２の位相量子ビットを備えるシステムの第１の励起状態のエネルギーの、前記バイアス電流についての一次導関数が、実質的にゼロに等しくなるように選択されている供給電流を提供するように構成されている、項目１３に記載の装置。
（項目１５）
前記第１の位相量子ビットは、第１の超電導ループ内に埋め込まれた第１のジョセフソン接合を備え、前記第２の位相量子ビットは、第２の超電導ループ内に埋め込まれた第２のジョセフソン接合を備える、項目１１に記載の装置。
（項目１６）
前記第１のバイアス電流および前記第２のバイアス電流の各々は、前記第１のジョセフソン接合に関する前記第１のバイアス電流の極性が、前記第２のジョセフソン接合に関する前記第２のバイアス電流の極性と反対であるように提供されている、項目１５に記載の装置。
（項目１７）
複数の結合された位相量子ビット内に量子ビットを記憶するための方法であって、
前記複数の結合された位相量子ビットを備えるシステムの第１の励起状態のエネルギーの、共通バイアス電流についての一次導関数が、実質的にゼロに等しくなるように、前記複数の結合された位相量子ビットの各々にバイアスをかけるための共通バイアス供給部を提供することと、
前記システムを前記量子ビットを表す状態に置くことと、
を含む、方法。
（項目１８）
前記複数の結合された位相量子ビットの各々にバイアスをかけるための前記共通バイアス供給部を提供することは、第１のバイアス電流で第１の位相量子ビットにバイアスをかけることと、前記第１のバイアス電流に等しくかつ反対の極性を有する第２のバイアス電流で第２の位相量子ビットにバイアスをかけることとを含む、項目１７に記載の方法。
（項目１９）
前記複数の結合された位相量子ビットの各々にバイアスをかけるための前記共通バイアス供給部を提供することは、前記第１のバイアス内のノイズが、前記第２のバイアス内のノイズに反相関するように、第１のバイアスで第１の位相量子ビットにバイアスをかけることと、第２のバイアスで第２の位相量子ビットにバイアスをかけることとを含む、項目１７に記載の方法。
（項目２０）
前記複数の結合された位相量子ビットの各々にバイアスをかけるための前記共通供給バイアス電流を提供することは、前記共通バイアス供給部を複数のインダクタを備える共通バイアス回路に提供することを含み、各インダクタは、前記複数の結合された位相量子ビットのうちの１つと関連付けられ、前記関連付けられた位相量子ビット内でバイアス電流を誘導するように構成されている、項目１７に記載の方法。
【図面の簡単な説明】
【０００７】
【図１】図１は、本発明のある側面に従った、コヒーレンスが向上した位相量子ビット記憶セルの機能的ブロック線図を図示する。
【図２】図２は、基底状態から第１の励起状態への単一位相量子ビットの遷移に関する励起周波数をバイアス電流の関数として表す、第１の励起スペクトルを図示する。
【図３】図３は、結合された第１および第２の位相量子ビットを備えるシステムに関する励起周波数を表す、第２の励起スペクトルを図示する。
【図４】図４は、本発明のある側面に従った、量子ビットを記憶するための回路の一実施例を図示する。
【図５】図５は、本発明のある側面に従った、複数の量子ビットを記憶し、かつ、読み出すように構成されている、量子システムを図示する。
【図６】図６は、本発明のある側面に従った、複数の結合された位相量子ビット内に量子ビットを記憶するための方法を図示する。
【発明を実施するための形態】
【０００８】
本発明は、コヒーレンスが向上した位相量子ビットアセンブリと、位相量子ビットアセンブリ内に量子情報を記憶するための方法とを対象とする。システムの量子状態は、位相および振幅を有する複素数によって表すことができる。本量子状態位相展開は、以下のように表すことができる。
【０００９】
【数１】
0005766350.tif 000002
式中、ｈは、プランク定数である。
【００１０】
システム内のノイズを表すために、状態ｆ０１をｆ０１（Ｉｂ＋Ｉｎ）として表すことができ、式中、Ｉｂは、印加されたバイアスであって、Ｉｎは、バイアスに乗るノイズである。次いで、時間ｔ後の位相誤差、δφは、以下のように表すことができる。
【００１１】
【数２】
0005766350.tif 000003
さらに、デコヒーレンスの時間尺度ｔ２は、位相変動の平均平方根値、すなわち、
【００１２】
【数３】
0005766350.tif 000004
から計算される。故に、ｆ０１曲線の傾斜を最小にすることは、位相量子ビットに対するコヒーレンス時間の有意な改善を提供すると判定された。
【００１３】
図１は、本発明のある側面に従った、コヒーレンスが向上した位相量子ビットセル１０の機能的ブロック線図を図示する。アセンブリ１０は、複数の位相量子ビット１２および１４を備え、各々は、関連付けられたバイアス源１６からそれぞれのバイアスを提供される。例えば、提供されるバイアスは、位相量子ビット１２および１４に提供される、またはその中で誘導される、バイアス電流、あるいは各位相量子ビット１２および１４に提供される流束を含み得る。一実装では、各位相量子ビット１２および１４は、超電導ループ内に埋め込まれ、かつ、適切な電気接続を介して、位相量子ビット内に提供されるバイアス電流によってバイアスをかけられる、ジョセフソン接合を備える。ループはまた、位相量子ビットを、関連付けられた読取回路に動作可能に接続するために必要な任意の回路要素を備え得る。バイアス電流は、任意の適切な様式（直接電流をジョセフソン接合に提供すること、またはループ内に循環電流を誘導することを含む）において、位相量子ビット１２および１４に提供され得る。しかしながら、位相量子ビット１２および１４の他の実装が、本発明の精神内で可能であって、これらの実装は、異なる様式でバイアスをかけられ得ることが理解される。
【００１４】
本発明のある側面に従って、第１および第２の量子ビット１２および１４は、エネルギーが、第１の量子ビット１２と第２の量子ビット１４との間を通過し得るように結合され得る。用語「結合された」とは、電気導体を用いた機械的結合等の物理的結合の手段だけではなく、容量、誘導、磁気、核、ナノ機械、および光学結合、または前述の任意の組み合わせを含む任意の他の適切な結合手段も包含することが意図されることが理解される。一実施例では、位相量子ビット１２および１４のバイアス電流または流速は、量子ビットによって経験されるノイズが、反相関するように提供される。言い換えると、一方の量子ビットによって経験されるバイアスの所与の変化は、他方の量子ビットに提供されるバイアスにおける等しくかつ反対の変化によって反映される。一実装では、これは、２つの位相量子ビット１２および１４の各々に等しくかつ反対バイアス寄与をもたらす、共通バイアス回路を提供することによって達成することができる。
【００１５】
図２は、基底状態から第１の励起状態への単一位相量子ビットの遷移に関する励起周波数５２をバイアス電流の関数として表す、第１の励起スペクトル５０を図示する。図示された励起スペクトル５０では、量子ビットへのバイアスは、バイアス電流として提供されると仮定される。垂直軸５４は、周波数（ギガヘルツ）を表し、水平軸５６は、バイアス電流と量子ビットの臨界バイアス電流との比を表す。励起周波数は、有意な量のバイアス電流が印加されるまで、バイアス周波数に比較的鈍感であり、位相量子ビットの使用可能スペクトルをその同調可能範囲の約３０％まで制限することが理解される。さらに、バイアス電流の変動に対する励起周波数の感度が、バイアス電流内の少量のノイズさえ、量子ビット内に記憶された量子情報に位相誤差を誘導し得るように、有意である領域に、使用可能スペクトルは、存在する。
【００１６】
図３は、結合された第１および第２の位相量子ビットを備えるシステムに関する励起周波数を表す、第２の励起スペクトル６０を図示する。図示された励起スペクトル６０では、第１および第２の位相量子ビットへのバイアスは、バイアス電流として提供されると仮定されるが、バイアスを提供するための他の方法（例えば、流束バイアス）も、利用可能である。垂直軸６２は、周波数（ギガヘルツ）を表し、水平軸６４は、２つの量子ビットにバイアスをかけるために使用される供給電流Ｉｓと位相量子ビットの臨界バイアス電流との比を表す。図示されたチャートでは、バイアス電流は、「ミラーバイアス」配列の一部として、各量子ビットに提供され、「ミラーバイアス」配列において、量子ビットは、等しくかつ反対のバイアス電流寄与を各量子ビットに提供するための供給電流を使用して、共通バイアス回路を介してバイアスがかけられると仮定される。故に、水平軸６４によって表される供給電流は、第１の量子ビットに提供されるバイアス電流が、共通バイアス回路を通る供給電流が増加するにつれて増加し、第２の量子ビットに提供されるバイアス電流が、共通バイアス回路を通る供給電流が増加するにつれて減少するような、共通バイアス回路を通る電流を指す。
【００１７】
図は、基底状態から第１の励起状態への第１の位相量子ビットの遷移に関する励起周波数６８の第１のプロットと、基底状態から第１の励起状態への第２の位相量子ビットの遷移に関する励起周波数６６の第２のプロットとを含む。しかしながら、２つの量子ビットが結合されると、システムの固有モードが改変されることが、理解される。２つの量子ビットの励起周波数が、同等であるとき、固有状態は、
【００１８】
【数４】
0005766350.tif 000005
として表される第１の励起状態７２と、
【００１９】
【数５】
0005766350.tif 000006
として表される第２の励起状態７４とを含み、式中、ｅｘは、ｘ番目の量子ビットの励起状態を表し、ｇｘは、ｘ番目の量子ビットの基底状態を表し、αおよびβは、状態振幅である。
【００２０】
本発明のある側面に従って、共通バイアス回路への供給電流は、量子ビットに提供されるバイアス電流内のノイズの影響を最小にするように選択され得る。具体的には、供給電流は、結合されたシステムの遷移エネルギー（ｆ０１）の、供給電流（Ｉｓ）についての導関数が、実質的にゼロに等しくなるように選択され得る。エネルギー状態７２および７４の両方に関する遷移周波数は両方とも、共鳴時（すなわち、２つの量子ビットのエネルギーが、
【００２１】
【数５−１】
0005766350.tif 000007
が、実質的にゼロに等しくなるように、実質的に等しい場合）に極値を呈することが理解される。これは、バイアスライン内のノイズへの結合されたシステムの応答を有意に低減させる。
【００２２】
結合された状態のエネルギーＥＣは、以下のように表すことができる。
【００２３】
【数６】
0005766350.tif 000008
式中、Ｅ１は、第１の量子ビットの遷移エネルギーであり、Ｅ２は、第２の量子ビットの遷移エネルギーであり、ｇは、２つの量子ビット間の結合のエネルギーである。
【００２４】
共鳴時、２つの量子ビットの遷移エネルギーは、結合のエネルギーが、量子ビットエネルギーの差異を上回るとき、各量子ビットのエネルギーが、バイアス電流内のノイズによる、小変動δを有する共通エネルギーＥとして表すことができるように、ほぼ等しい。Ｅ１＝Ｅ＋δおよびＥ２＝Ｅ-δとすると、式３は、以下のように書き換えることができる。
【００２５】
【数７】
0005766350.tif 000009
式中、
【００２６】
【数７−１】
0005766350.tif 000010
は、量子ビットのエネルギーの平均である。
【００２７】
故に、量子ビットが、相互に共鳴してバイアスをかけられるとき、結合されたシステムのエネルギー内の小変動は、ほぼ、２つの量子ビット間の結合エネルギーの強度だけ減少され、バイアス回路内のノイズの除去の向上を可能にする。これは、各量子ビットによって被られるバイアスラインからのノイズが、反相関するため生じる。量子ビットのエネルギー減衰時間を表す、結合されたシステムの寿命Ｔ１は、
【００２８】
【数８】
0005766350.tif 000011
として、上記式３および４で使用されたものと同様の態様で計算することができる（式中、ｊγｉは、個々の量子ビットのそれぞれの寿命である）。このことから、共鳴時の結合されたシステムの寿命は、個々の量子ビットの寿命の平均［すなわち、（γ１＋γ２）／２］であることが判定され得る。個々の量子ビットが、共鳴から離れて合わせられると、結合されたシステムの寿命は、各量子ビット内の結合された状態の概算割合を反映する重み付けによって、２つの間を平滑に補間する。
【００２９】
図４は、本発明のある側面に従った、量子ビットを記憶するための量子回路１００の一実施例を図示する。回路１００は、結合要素１３０によって結合された、第１の位相量子ビット１１０および第２の位相量子ビット１２０を備える。図示された回路では、結合要素１３０は、キャパシタとして実装されるが、２つの位相量子ビットが、任意の適切な手段によって結合され得ることが理解される。例えば、２つの量子ビット１１０および１２０は、有意なインダクタンスを有する１つ以上の回路要素を備える、結合要素１３０と誘導結合され得る。
【００３０】
各位相量子ビット１１０および１２０は、超電導ループ内に実装される、ジョセフソン接合１１２および１２２を備える。図示された回路では、各位相量子ビット１１０および１２０はさらに、ジョセフソン接合１１２および１２２と直列のインダクタ１１４および１２４を備え、、各位相量子ビット１１０および１２０は、その関連付けられたジョセフソン接合のためのバイアス電流を関連付けられたバイアス回路１４０から受容するように構成される。回路１００はさらに、それぞれの第１および第２の読取回路１５２および１５４を備え、各々は、その対応する位相量子ビット１１０および１２０の関連付けられた状態を検出するように構成される。図示された実装では、各読取電流１５２および１５４は、ＳＱＵＩＤ磁力計を介して、各量子ビット１１０および１２０を備える超電導ループ内を循環する電流のシフトを測定する。しかしながら、量子ビットの状態は、量子ビットからのマイクロ波または光学信号の反射を測定する等、任意の既存の技術を使用して読み出され得ることが理解される。
【００３１】
図示された実装では、バイアス回路１４０は、第１および第２の量子ビットに提供されるバイアス電流が、電流源によって提供される電流を変化させることによって制御され得るように、電流源１４２と、第１および第２の量子ビット１１０および１２０に関連付けられたインダクタ１１４および１２４に供給電流を提供するための第１および第２のインダクタ１４４および１４６とを含む。例えば、インダクタ１１４、１２４、１４４、および１４６は、第１の量子ビット１１０内で誘導される流束が、ジョセフソン接合１１２に関する極性を有し得るように、構成され得、その極性は、ジョセフソン接合１２２に関する、第２の量子ビット１２０内で誘導される流束の極性と反対である。故に、電流源１４２によって供給される電流の増加は、第１の量子ビット１１０に提供されるバイアス電流を増加させ、かつ、第２の量子ビット１２０に提供されるバイアス電流を減少させる。システムの状態が、組み合わせられたエネルギーの関数であり、２つの量子ビット１１０および１２０によって経験されるノイズが、反相関するため、電流源１４２によって供給される電流内の小変動は、図示された配列において、効果的に相殺され、システムのエネルギーへの小変動の影響を最小にする。
【００３２】
図５は、本発明のある側面に従った、複数の量子ビットを記憶および処理するように構成される、量子システム２００を図示する。メモリ２００は、複数の個々にアドレス可能な量子ビットセルを含む、記憶アレイ２０２を備え得、各セルは、量子ビットの情報を記憶するように構成される。図示された実装では、記憶アレイ２０２内の複数の個々にアドレス可能な量子ビットセルは、本発明に従って実装される、少なくとも１つのコヒーレンスが向上した結合された位相量子ビットアセンブリ２０４を含む。特に、コヒーレンスが向上した位相量子ビットアセンブリ２０４は図１に図示されたアセンブリに類似するアセンブリを備え得る。
【００３３】
記憶アレイ２０２は、コントローラ２０６に動作可能に接続され得、コントローラ２０６は、記憶アレイ内にデータを記憶し、データを読み出し、かつデータに対してゲート動作を行うように構成される。例えば、コントローラ２０６は、個々のアドレス可能な量子ビットセルと関連付けられた個々の量子ビットを、それぞれの周波数範囲に沿って、それぞれの古典的制御機構を介して、同調させるように構成され得る。代替として、コントローラ２０６は、アレイと関連付けられた１つ以上の読取および書込ラインに沿って、電流または電圧を提供することにより、所与の量子ビットセル内に量子情報を記憶し得るか、またはセルから情報を読み取り得る。コントローラ２０６はまた、記憶アレイ２０２内の量子情報の場所を監視し得る。一実装では、コントローラ２０６は、プロセッサと、記憶アレイ２０２上で読取および記憶動作を行うための記憶された実行可能命令とを備える、古典的コンピュータシステムとして、少なくとも部分的に、実装される。
【００３４】
図６は、本発明のある側面に従った、複数の結合された位相量子ビット内に量子ビットを記憶するための方法３００を図示する。３０２では、共通供給電流が、複数の結合された位相量子ビットの各々にバイアスをかけるために提供される。複数の結合された量子ビットは、量子ビット間の結合によって生成される組み合わせられたエネルギー状態を有するシステムを表す。共通供給電流は、本システムの第１の励起状態のエネルギーの、共通供給電流についての一次導関数が、実質的に、ゼロに等しくなるように選択される。システムにこのようにバイアスをかけることによって、供給電流内のノイズに対する結合されたシステムの感度は、有意に低減され得る。複数の位相量子ビットは、任意の適切な手段によってバイアスをかけられ得ることが理解される。一実装では、共通供給電流は、複数のインダクタを備える、共通バイアス回路に提供される。各インダクタは、その関連付けられた位相量子ビット内にバイアス電流を誘導するように、複数の結合された位相量子ビットのうちの関連付けられた１つ内のインダクタと対にされ得る。
【００３５】
一実施例では、共通供給電流は、第１の位相量子ビットに、第１のバイアス電流でバイアスをかけ、かつ、第２の位相量子ビットに、第１の位相量子ビットに等しくかつ反対の第２のバイアス電流でバイアスをかけるように提供され得る。例えば、前述の共通バイアス回路が使用される場合、インダクタは、各量子ビット内に、反対方向を有する電流を誘導するように配列され得る。本配列の１つの利点は、第１のバイアス電流内のノイズを第２のバイアス電流内のノイズに反相関可能にすることである。しかしながら、反相関するバイアスノイズを一対の量子ビットに提供するための他の方法が、本発明の精神内で使用され得ることが理解される。３０４では、システムは、量子ビットを表す状態に置かれる。例えば、エネルギーは、マイクロ波パルスまたは他の適切な手段を介して、システムを特定のエネルギー状態またはエネルギー状態の重ね合わせに置くように、システムに提供され得る。
【００３６】
前述は、本発明の実施例である。当然ながら、本発明を説明する目的のために、構成要素または方法論のあらゆる想定可能な組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識する。故に、本発明は、添付の請求項を含む、本願の範囲内にある、すべてのそのような変更、修正、および変形例を包含するものと意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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