(57)【特許請求の範囲】
【請求項１】
複数のワードライン及び複数のビットラインに従って抵抗性メモリセルを配置するメモリセルアレイであって、抵抗性メモリセルの第１グループは、前記複数のビットラインと第１プレートの間に接続され、抵抗性メモリセルの第２グループは、前記複数のビットラインと第２プレートの間に接続される、メモリセルアレイと、
抵抗性メモリ装置の外部の初期化装置から第１の初期化電圧を受信するとともに、初期化動作時に、前記第１プレートに前記第１の初期化電圧を供給する第１初期化パッドと、
前記初期化装置から第２の初期化電圧を受信するとともに、前記初期化動作時に、前記第２プレートに前記第２の初期化電圧を供給する第２初期化パッドと、
を具備し、
前記第１の初期化電圧及び前記第２の初期化電圧は、前記抵抗性メモリセルの正常動作に関連する正常経路の外部から前記第１プレート及び前記第２プレートにそれぞれ印加されることを特徴とする抵抗性メモリ装置。
【請求項２】
前記第１プレートに接続され、第１制御信号に応答してイネーブル（ｅｎａｂｌｅ）またはディセーブル（ｄｉｓａｂｌｅ）されることができる第１ドライバーと、
前記第２プレートに接続され、第２制御信号に応答してイネーブルまたはディセーブルされることができる第２ドライバーと、
をさらに具備することを特徴とする請求項１に記載の抵抗性メモリ装置。
【請求項３】
前記第１ドライバーと前記第２ドライバーは、前記初期化動作時にディセーブルされ、
前記第１ドライバーと前記第２ドライバーは、正常動作時に同じ電圧を前記第１プレートと前記第２プレートにそれぞれ供給するためにイネーブルされることを特徴とする請求項２に記載の抵抗性メモリ装置。
【請求項４】
前記第１の初期化電圧及び前記第２の初期化電圧が正常経路の外部から前記第１プレート及び前記第２プレートにそれぞれ直接印加されるように、前記正常動作時に前記複数のビットラインの少なくとも１つに前記正常経路を介して接続されるとともに、前記初期化動作時に前記複数のビットラインの各ライン及び全てのラインから切断される感知増幅器及び入出力回路をさらに具備することを特徴とする請求項１に記載の抵抗性メモリ装置。
【請求項５】
前記正常動作時に前記感知増幅器及び入出力回路に前記複数のビットラインの少なくとも１つを選択的に接続するとともに、前記初期化動作時に前記感知増幅器及び入出力回路から前記複数のビットラインの各ライン及び全てのラインを切断するように、前記複数のビットラインの各々にそれぞれ関連する選択スイッチをさらに具備することを特徴とする請求項４に記載の抵抗性メモリ装置。
【請求項６】
前記正常動作時に前記メモリセルアレイに印加された正常電圧を生成するドライバーと、
前記正常動作時に前記第１プレート及び前記第２プレートの少なくとも１つに前記ドライバーを接続し、前記初期化動作時に前記第１プレート及び前記第２プレートを前記ドライバーから切断するスイッチ回路と、
をさらに具備することを特徴とする請求項１に記載の抵抗性メモリ装置。
【請求項７】
前記第１プレートに抵抗性メモリセルの前記第１グループをそれぞれ接続する第１の複数のトランジスタと、
前記第２プレートに抵抗性メモリセルの前記第２グループをそれぞれ接続する第２の複数のトランジスタと
をさらに具備することを特徴とする請求項１に記載の抵抗性メモリ装置。
【請求項８】
前記初期化動作時に、選択されたビットラインに接続された前記第１の複数のトランジスタのうちの１つが、前記選択されたビットラインに接続された前記第２の複数のトランジスタのうちの１つと同時にターンオン（ｔｕｒｎ−ｏｎ）されるように、前記第１の複数のトランジスタと前記第２の複数のトランジスタが同様に動作する、ことを特徴とする請求項７に記載の抵抗性メモリ装置。
【請求項９】
前記第１の複数のトランジスタの１つは、前記初期化動作時に、前記第２の複数のトランジスタのうちの１つに直列に接続される、ことを特徴とする請求項８に記載の抵抗性メモリ装置。
【請求項１０】
前記初期化動作時に、選択されたビットラインに接続された前記第１の複数のトランジスタの１つがターンオンし、前記選択されたビットラインに接続された前記第２の複数のトランジスタの１つがターンオフ（ｔｕｒｎ−ｏｆｆ）されるように、前記第１の複数のトランジスタ及び前記第２の複数のトランジスタが相補的に動作する、ことを特徴とする請求項７に記載の抵抗性メモリ装置。
【請求項１１】
前記複数のビットライン、前記第１プレート、及び前記第２プレートは、前記抵抗性メモリ装置内に互いに並行に配置される、ことを特徴とする請求項１に記載の抵抗性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗性（ｒｅｓｉｓｔｉｖｅ）メモリ装置に係り、特に、正常経路（ｎｏｒｍａｌ  ｐａｔｈ）に影響を与えずに少なくとも一つの初期化経路（ｉｎｉｔｉａｌｉｚａｔｉｏｎ  ｐａｔｈ）を用いて、少なくとも一つの抵抗性メモリセルを初期化することができる抵抗性メモリ装置、該抵抗性メモリ装置の初期化方法、及び該抵抗性メモリ装置を含む電子装置に関する。
【背景技術】
【０００２】
抵抗性メモリセルに含まれたメモリ抵抗（ｍｅｍｏｒｙ  ｒｅｓｉｓｔｏｒ）の抵抗値（ｒｅｓｉｓｔａｎｃｅ）は、前記メモリ抵抗に供給される電圧または電流によって変わる。したがって、前記抵抗性メモリセルは、前記メモリ抵抗の抵抗値の差を用いて情報を保存する。例えば、相変化メモリ（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ）の場合、前記相変化（ｐｈａｓｅ  ｃｈａｎｇｅ）メモリに使われた相変化物質の相変化によって抵抗値の差が発生する。
【０００３】
磁気メモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＭＲＡＭ）の場合、マグネチックピンドレイヤ（ｍａｇｎｅｔｉｃ  ｐｉｎｎｅｄ  ｌａｙｅｒ）とマグネチックフリーレイヤ（ｍａｇｎｅｔｉｃ  ｆｒｅｅ  ｌａｙｅｒ）とのスピン（ｓｐｉｎ）方向が整列状態であるか、または非整列状態であるか否かによって抵抗値の差が発生する。また、酸化物（例えば、ｎｉｃｋｅｌ  ｏｘｉｄｅ、ＮｉＯ）半導体の場合、薄いフィラメント（ｆｉｌａｍｅｎｔ）が、前記酸化物（ｏｘｉｄｅ）内に形成されるか否かによって抵抗値の差が発生する。ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ  ｂｒｉｄｇｉｎｇ  ＲＡＭ）の場合、イオン（ｉｏｎ）の蓄積の有無によって抵抗値の差が発生する。
【０００４】
前述したように、多様な抵抗性メモリのうちから一部の抵抗性メモリには、データ‘１’を意味する高抵抗値（ｈｉｇｈ  ｒｅｓｉｓｔａｎｃｅ）とデータ‘０’を意味する低抵抗値（ｌｏｗ  ｒｅｓｉｓｔａｎｃｅ）との間で行われるプログラム（ｐｒｏｇｒａｍ）動作またはライト（ｗｒｉｔｅ）動作以外に、第３の初期状態（ｉｎｉｔｉａｌｉｚａｔｉｏｎ  ｓｔａｔｅ）が存在することができる。
【０００５】
例えば、フィラメント型（ｆｉｌａｍｅｎｔ  ｔｙｐｅ）ＲＲＡＭ（登録商標）（ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の場合、酸化物内にフィラメントが存在するか否かによって抵抗値が変わる。前記ＲＲＡＭ（登録商標）が、最初に製造された時には、前記酸化物内で前記フィラメントが一度も作られたことがないので、前記ＰＲＡＭ（登録商標）の抵抗は、一般的な高抵抗値より遥かに大きな抵抗値を有する。したがって、初期化を通じて酸化物内にフィラメントが容易に作られるようにする。これをフォーミング（ｆｏｒｍｉｎｇ）と言う。
【０００６】
多様な抵抗メモリが存在し、今後新たに登場するメモリも、広くは抵抗性メモリに分類される可能性が大きい。この際、前記メモリに対する初期化は、前記メモリが販売される前に行われなければならない必須の過程になりうる。
【０００７】
しかし、前記メモリに対する初期化は、前記メモリが販売される以前のテスト段階で、使い捨てで行われなければならないことにもかかわらず、前記初期化時には、前記メモリで行われる正常なプログラム動作またはライト動作を行うために必要な電圧（例えば、１Ｖ）や電流より遥かに高い電圧（例えば、３Ｖ）や電流が要求される。また、初期化のためのプログラム時間またはライト時間は、正常プログラム時間（ｎｏｒｍａｌ  ｐｒｏｇｒａｍ  ｔｉｍｅ）または正常ライト時間より遥かに長い。また。使い捨てである初期化のために抵抗性メモリに具現された初期化関連回路は、オーバーデザイン（ｏｖｅｒ−ｄｅｓｉｇｎ）問題と領域オーバーヘッド（ａｒｅａ  ｏｖｅｒ−ｈｅａｄ）問題とを発生させることがある。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的な課題は、正常経路に影響を与えずに外部から供給された電圧によって生成された少なくとも一つの初期化経路を用いて、少なくとも一つの抵抗性メモリセルを初期化することができる方法と、該方法を行うことができる抵抗性メモリ装置、及び該抵抗性メモリ装置を含む電子装置を提供するところにある。
【課題を解決するための手段】
【０００９】
本発明の実施形態による抵抗性メモリ装置は、初期化動作時に、外部から供給された第１電圧を第１プレートに供給するための第１パッドと、前記初期化動作時に、前記外部から供給された第２電圧を第２プレートに供給するための第２パッドと、ゲート、ドレイン、及び前記第１プレートに接続されたソースを含む第１トランジスタと、ビットラインと前記第１トランジスタの前記ドレインとの間に接続された第１メモリ抵抗と、ゲート、ドレイン、及び前記第２プレートに接続されたソースを含む第２トランジスタと、前記ビットラインと前記第２トランジスタの前記ドレインとの間に接続された第２メモリ抵抗と、を含む。
【００１０】
実施形態によって、前記抵抗性メモリ装置は、前記第１プレートに接続され、第１制御信号に応答してイネーブルまたはディセーブルされることができる第１ドライバーと、前記第２プレートに接続され、第２制御信号に応答してイネーブルまたはディセーブルされることができる第２ドライバーと、をさらに含む。
【００１１】
前記初期化動作時に、前記第１ドライバーと前記第２ドライバーのそれぞれは、ディセーブルされ、正常動作時に、前記第１ドライバーと前記第２ドライバーのそれぞれは、同じ電圧を前記第１プレートと前記第２プレートのそれぞれに供給する。
【００１２】
他の実施形態によって、前記抵抗性メモリ装置は、第３電圧を発生させるためのドライバーと、選択信号に応答して、前記ドライバーから出力された前記第３電圧を前記第１プレートまたは前記第２プレートに供給するためのスイッチ回路と、をさらに含む。
【００１３】
前記初期化動作時に、前記ドライバーは、ディセーブルされ、正常動作時に、前記ドライバーは、イネーブルされる。
【００１４】
前記抵抗性メモリ装置は、前記ビットラインと前記第１プレートとの間に接続された第３トランジスタと、前記ビットラインと前記第２プレートとの間に接続された第４トランジスタと、をさらに含む。
【００１５】
前記初期化動作時に、前記第４トランジスタがターンオンされた間に、前記第１トランジスタがターンオンされるか、または前記第３トランジスタがターンオンされた間に、前記第２トランジスタがターンオンされる。
【００１６】
前記初期化動作時に、前記第１トランジスタと前記第２トランジスタは、前記第１メモリ抵抗、前記ビットライン、及び前記第２メモリ抵抗を通じて直列に接続される。
実施形態によって、前記ビットライン、前記第１プレート、及び前記第２プレートは、互いに平行である。
【００１７】
本発明の実施形態による電子装置は、抵抗性メモリ装置と、前記抵抗性メモリ装置の動作を制御することができる制御装置と、を含む。
【００１８】
抵抗性メモリ装置は、初期化動作時に、外部から供給された第１電圧を第１プレートに供給するための第１パッドと、前記初期化動作時に、前記外部から供給された第２電圧を第２プレートに供給するための第２パッドと、ゲート、ドレイン、及び前記第１プレートに接続されたソースを含む第１トランジスタと、ビットラインと前記第１トランジスタの前記ドレインとの間に接続された第１メモリ抵抗と、ゲート、ドレイン、及び前記第２プレートに接続されたソースを含む第２トランジスタと、前記ビットラインと前記第２トランジスタの前記ドレインとの間に接続された第２メモリ抵抗と、を含む。
【００１９】
前記第１メモリ抵抗と前記第２メモリ抵抗は、高抵抗状態または低抵抗状態で相補的なデータを出力する。
【００２０】
本発明の実施形態による抵抗性メモリ装置の抵抗性メモリセルの初期化方法は、第１プレートに接続された第１抵抗性メモリセルと第２プレートに接続された第２抵抗性メモリセルとをビットラインを用いて直列に接続する段階と、前記第１プレートに供給される第１電圧と前記第２プレートに供給される第２電圧とを用いて、前記第１抵抗性メモリセルと前記第２抵抗性メモリセルとを直列に初期化する段階と、を含む。
【００２１】
前記抵抗性メモリ装置の抵抗性メモリセルの初期化方法は、前記ビットラインを用いて直列に接続する以前に、感知増幅器及び入出力回路と前記ビットラインとを分離する段階をさらに含む。
【００２２】
前記抵抗性メモリ装置の抵抗性メモリセルの初期化方法は、前記ビットラインを用いて直列に接続する以前に、前記第１プレートに接続された第１ドライバーと前記第２プレートに接続された第２ドライバーとをディセーブルさせる段階をさらに含む。前記第１電圧と前記第２電圧のそれぞれは、前記抵抗性メモリ装置の外部から供給される。
【００２３】
本発明の他の実施形態による抵抗性メモリ装置の抵抗性メモリセルの初期化方法は、第１プレートに接続された第１パッドに外部から入力された第１電圧を供給すると同時に、第２プレートに接続された第２パッドに前記外部から入力された第２電圧を供給する段階と、ビットラインと前記第２プレートとの間に接続された第２トランジスタを用いて、前記ビットラインと前記第１プレートとの間に接続された多数個の抵抗性メモリセルを順次に初期化する段階と、前記ビットラインと前記第１プレートとの間に接続された第１トランジスタを用いて、前記ビットラインと前記第２プレートとの間に接続された多数個の抵抗性メモリセルを順次に初期化する段階と、を含む。
【発明の効果】
【００２４】
本発明の実施形態による抵抗性メモリ装置は、初期化動作時に正常経路に影響を与えずに、前記抵抗性メモリ装置の外部から供給された電圧によって形成された少なくとも一つの初期化経路を用いて、少なくとも一つの抵抗性メモリセルを迅速に初期化することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態による抵抗性メモリ装置と初期化装置とを含むシステムのブロック図を示す。
【図２】図１に示されたメモリセルアレイ構造の一実施形態を示す。
【図３】図１に示されたメモリセルアレイ構造の他の実施形態を示す。
【図４】抵抗性メモリセルを初期化する方法を説明するための図である。
【図５】本発明の一実施形態によって抵抗性メモリセルを初期化する方法を説明するための回路図である。
【図６】本発明の他の実施形態によって抵抗性メモリセルを初期化する方法を説明するための回路図である。
【図７】本発明のまた他の実施形態によって抵抗性メモリセルを初期化する方法を説明するための回路図である。
【図８】本発明の実施形態によって正常経路を用いて初期化動作を行うことができる抵抗性メモリ装置のブロック図を示す。
【図９】図８に示された抵抗性メモリ装置の正常経路を用いて行われるライト動作を説明するための回路図である。
【図１０】図８に示された抵抗性メモリ装置の正常経路を用いて行われる初期化する方法を説明するための回路図である。
【図１１】図９と図１０とに示されたソースラインとビットラインのそれぞれに供給される電圧の波形図を示す。
【図１２】図１に示された抵抗性メモリ装置を含む電子装置の一実施形態を示す。
【図１３】図１に示された抵抗性メモリ装置を含む電子装置の他の実施形態を示す。
【図１４】図１に示された抵抗性メモリ装置を含む電子装置のまた他の実施形態を示す。
【図１５】図１に示された抵抗性メモリ装置を含む電子装置のさらに他の実施形態を示す。
【図１６】図１に示された抵抗性メモリ装置を含む電子装置のさらに他の実施形態を示す。
【図１７】図１に示された抵抗性メモリ装置を含む３次元メモリ装置の一実施形態による概略的なブロック図を示す。
【図１８】図１に示された抵抗性メモリ装置を含む３次元メモリ装置の他の実施形態による概略的なブロック図を示す。
【発明を実施するための形態】
【００２６】
本発明と本発明の動作上の利点、及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載の内容を参照しなければならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同じ参照符号は、同じ部材を表わす。
【００２７】
図１は、本発明の実施形態による抵抗性メモリ装置１と初期化装置１００とを含むシステムのブロック図を示し、図２は、図１に示されたメモリセルアレイ構造（ｍｅｍｏｒｙｃｅｌｌ  ａｒｒａｙ  ａｒｃｈｉｔｅｃｔｕｒｅ）の一実施形態を示す。図１を参照すると、前記システムは、抵抗性メモリ装置１と、抵抗性メモリ装置１のメモリセルアレイ１０に具現された多数個の抵抗性メモリセルＭＣを初期化（または、テスト）することができる初期化装置（または、テスター）１００とを含む。
【００２８】
初期化動作時に、初期化装置１００は、複数の電圧Ｖ１、Ｖ２のそれぞれを抵抗性メモリ装置１に具現された複数のパッドＰＡＤ１、ＰＡＤ２のそれぞれに供給し、複数の制御信号を抵抗性メモリ装置１に具現されたコントロールロジック（ｃｏｎｔｒｏｌ  ｌｏｇｉｃ）２２に供給する。複数の電圧Ｖ１、Ｖ２と前記複数の制御信号とによって、コントロールロジック２２は、メモリセルアレイ１０に具現された少なくとも一つの抵抗性メモリセルに対する初期化を行うために、各構成要素２４、２６、２８、４２、及び４４の動作を制御することができる。
【００２９】
抵抗性メモリ装置１は、メモリセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）１０、コントロールロジック２２、ローデコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）２４、カラムデコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）２６、感知増幅器及び入出力回路（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ＆ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｃｉｒｃｕｉｔ）２８、入力ドライバーＤｉｎ、及び出力ドライバーＤｏｕｔを含む。
【００３０】
メモリセルアレイ１０は、多数個のビットラインＢＬ１〜ＢＬｍ、多数個のワードラインＷＬ１〜ＷＬ２ｎ、及び多数個の抵抗性メモリセルＭＣを含む。
【００３１】
多数個の抵抗性メモリセルＭＣのそれぞれは、一つのトランジスタ（ｔｒａｎｓｉｓｔｏｒ）と一つのメモリ抵抗とを含む。ここで、前記メモリ抵抗は、前記メモリ抵抗に供給された電気的信号、例えば、電圧または電流によって抵抗値を変化させて情報を保存することができる素子を意味する。
【００３２】
多数個の抵抗性メモリセルＭＣのうちから第１グループの抵抗性メモリセルのそれぞれのトランジスタのソース（ｓｏｕｒｃｅ）は、第１プレート（ｐｌａｔｅ；または、メッシュ（ｍｅｓｈ））２０に接続され、前記それぞれのトランジスタのゲート（ｇａｔｅ）は、第１グループのワードラインＷＬ１〜ＷＬｎのそれぞれに接続される。前記第１グループの抵抗性メモリセルのそれぞれのメモリ抵抗は、多数個のビットラインＢＬ１〜ＢＬｍのそれぞれと前記それぞれのトランジスタのドレイン（ｄｒａｉｎ）との間に接続される。
【００３３】
第１パッドＰＡＤ１は、第１プレート２０に接続され、第１ドライバー（ｄｒｉｖｅｒ）４２は、第１プレート２０に接続される。初期化動作時に、初期化装置１００は、第１電圧Ｖ１を第１パッドＰＡＤ１を通じて第１プレート２０に供給することができる。実施形態によって、第１プレート２０は、多数個のビットラインＢＬ１〜ＢＬｍと平行に配置される。また他の実施形態によって、第１プレート２０は、多数個のビットラインＢＬ１〜ＢＬｍと垂直に配置されることもある。
【００３４】
多数個の抵抗性メモリセルＭＣのうちから第２グループの抵抗性メモリセルのそれぞれのトランジスタのソースは、第２プレート（または、メッシュ）３０に接続され、前記それぞれのトランジスタのゲートは、第２グループのワードラインＷＬｎ＋１〜ＷＬ２ｎのそれぞれに接続される。前記第２グループの抵抗性メモリセルのそれぞれのメモリ抵抗は、多数個のビットラインＢＬ１〜ＢＬｍのそれぞれと前記それぞれのトランジスタのドレインとの間に接続される。
【００３５】
第２パッドＰＡＤ２は、第２プレート３０に接続され、第２ドライバー４４は、第２プレート３０に接続される。初期化動作時に、初期化装置１００は、第２電圧Ｖ２を第２パッドＰＡＤ２を通じて第２プレート３０に供給することができる。第１プレート２０と第２プレート３０は、導電体の一例である。実施形態によって、第１プレート２０は、多数個のビットラインＢＬ１〜ＢＬｍと平行に配置される。また他の実施形態によって、第１プレート２０は、多数個のビットラインＢＬ１〜ＢＬｍと垂直に配置される。
【００３６】
初期化動作時に、コントロールロジック２２は、初期化装置１００の制御下でメモリセルアレイ１０に具現された多数個の抵抗性メモリセルＭＣのそれぞれを初期化するために、ローデコーダ２４の動作、カラムデコーダ２６の動作、及び複数のドライバー４２、４４の動作を制御することができる。初期化動作時に、ローデコーダ２４は、コントロールロジック２２から出力されたローアドレスをデコーディング（ｄｅｃｏｄｉｎｇ）し、該デコーディング結果によって多数個のワードラインＷＬ１〜ＷＬｎのうちから一つまたはそれ以上のワードラインにワードライン駆動電圧（ｗｏｒｄ  ｌｉｎｅ  ｄｒｉｖｉｎｇ  ｖｏｌｔａｇｅ）を供給することができる。
【００３７】
初期化動作時に、カラムデコーダ２６は、コントロールロジック２２から出力されたカラムアドレスをデコーディングし、該デコーディング結果によって多数個のビットラインＢＬ１〜ＢＬｍのうちから少なくとも一つのビットラインを選択するための少なくとも一つの選択信号を発生させうる。
【００３８】
感知増幅器及び入出力回路２８は、カラムデコーダ２６から出力された前記少なくとも一つの選択信号に応答して、前記少なくとも一つのビットラインを通じて出力された信号を感知し、増幅して、該増幅された信号を出力ドライバーＤｏｕｔに伝送しうる。また、感知増幅器及び入出力回路２８は、カラムデコーダ２６から出力された前記少なくとも一つの選択信号に応答して、入力ドライバーＤｉｎを通じて入力された信号を前記少なくとも一つのビットラインに伝送しうる。
【００３９】
入力ドライバーＤｉｎは、データバスを通じて入力された入力データを感知増幅器及び入出力回路２８に伝送しうる。出力ドライバーＤｏｕｔは、感知増幅器及び入出力回路２８から出力された出力データを前記データバスに伝送しうる。
【００４０】
図３は、図１に示されたメモリセルアレイ構造の他の実施形態を示す。正常動作時に、イネーブルされたドライバー４２は、所定の電圧を発生させ、スイッチング回路４３は、選択信号ＳＥＬによってドライバー４２によって生成された電圧を第１プレート２０または第２プレート３０に供給することができる。
【００４１】
初期化動作時に、ドライバー４２は、初期化装置１００によって制御されるコントロールロジック２２の制御下で、例えば、コントロールロジック２２から出力された制御信号によってディセーブルまたはオフされる。初期化装置１００から出力された第１電圧Ｖ１は、第１パッドＰＡＤ１を通じて第１プレート２０に供給され、初期化装置１００から出力された第２電圧Ｖ２は、第２パッドＰＡＤ２を通じて第２プレート３０に供給される。
【００４２】
図４は、抵抗性メモリセルを初期化する方法を説明するための図である。図４に示されたプロット（ｐｌｏｔ）は、抵抗値Ｒによる抵抗性メモリセルの個数または散布＃ｃｅｌｌを表わす。図２または図３に示された抵抗性メモリセルＭＣのメモリ抵抗は、高抵抗状態の抵抗値ＲＲＥＳＥＴと低抵抗状態の抵抗値ＲＳＥＴとによって相異なる情報（または、データ）を表わす。例えば、高抵抗状態ＲＲＥＳＥＴは、リセット状態を表わし、低抵抗状態ＲＳＥＴは、セット状態を表わす。
【００４３】
正常動作、例えば、ライト動作またはプログラム動作時に、各プレート２０、３０に供給される電圧とビットラインに供給される電圧とによってメモリ抵抗の状態は、高抵抗状態ＲＲＥＳＥＴから低抵抗状態ＲＳＥＴに変わるか、または低抵抗状態ＲＳＥＴから高抵抗状態ＲＲＥＳＥＴに変わる。
【００４４】
抵抗性メモリセルＭＣのメモリ抵抗が製造された時、前記メモリ抵抗の初期状態の抵抗値ＲＦｏｒｍｉｎｇは、高抵抗状態の抵抗値ＲＲＥＳＥＴより高い。したがって、抵抗性メモリ装置１が、製品として出荷される以前に、前記初期状態の抵抗値ＲＦｏｒｍｉｎｇを高抵抗状態の抵抗値ＲＲＥＳＥＴまたは低抵抗状態の抵抗値ＲＳＥＴに変更または調節する過程が必要である。これを初期化動作（ｉｎｉｔｉａｌｉｚａｔｉｏｎ  ｏｐｅｒａｔｉｏｎ）またはフォーミング動作（ｆｏｒｍｉｎｇ  ｏｐｅｒａｔｉｏｎ）と言う。前記初期化動作または前記フォーミング動作を行うためには、電気的信号、例えば、高電圧または高電流が、前記メモリ抵抗に供給されなければならない。また、前記初期化動作は、抵抗値による抵抗性メモリセル、例えば、相変化メモリ（ＰＲＡＭ（登録商標））の散布（ｄｉｓｔｒｉｂｕｔｉｏｎ）を改善するためにも必要である。これをファイアリング動作（ｆｉｒｉｎｇ  ｏｐｅｒａｔｉｏｎ）と言う。
【００４５】
抵抗性メモリ装置１に対する前記初期化動作は、一度だけ行われれば良いので、前記初期化動作は、正常経路、すなわち、抵抗性メモリセルにデータをライトするためのライト動作またはプログラムするためのプログラム動作を行うための経路に影響を与えずに行われなければならない。したがって、図１に示された抵抗性メモリ装置１は、正常経路に影響を与えずに初期化動作を行うために、第１プレート２０に接続された第１パッドＰＡＤ１と第２プレート３０に接続された第２パッドＰＡＤ２とを含む。
【００４６】
図５は、本発明の一実施形態によって抵抗性メモリセルを初期化する方法を説明するための回路図である。図２と図５とを参照して、抵抗性メモリセルを初期化する方法を説明すれば、次の通りである。初期化動作を行うために、各ドライバー４２、４４は、コントロールロジック２２の制御下で、例えば、コントロールロジック２２から出力された各制御信号によってディセーブルまたはオフされる。また、正常経路に影響を与えないために、感知増幅器及び入出力回路２８と第１ビットラインＢＬ１との間に接続された選択スイッチ４０は、ローレベルＬを有する選択信号に応答してオフされる。選択スイッチ４０は、感知増幅器及び入出力回路２８に具現可能である。
【００４７】
初期化装置１００から出力された第１電圧Ｖ１は、第１パッドＰＡＤ１を通じて第１プレート２０に供給され、初期化装置１００から出力された第２電圧は、第２パッドＰＡＤ２を通じて第２プレート３０に供給される。
【００４８】
第１ワードラインＷＬ１と第（ｎ＋１）ワードラインＷＬｎ＋１のそれぞれにハイレベルを有するワードライン駆動電圧が供給され、第１電圧Ｖ１が、第２電圧Ｖ２より高ければ、第１パッドＰＡＤ１と第２パッドＰＡＤ２との間には、第１プレート２０、第１抵抗性メモリセルＭＣ１、第１ビットラインＢＬ１、第（ｎ＋１）抵抗性メモリセルＭＣｎ＋１、及び第２プレート３０を通じて第１初期化経路、例えば、電圧パス（ｖｏｌｔａｇｅ  ｐａｔｈ）または電流パス（ｃｕｒｒｅｎｔ  ｐａｔｈ）が形成される。したがって、第１ビットラインＢＬ１を通じて直列に接続された第１抵抗性メモリセルＭＣ１と第（ｎ＋１）抵抗性メモリセルＭＣｎ＋１は、第１電圧Ｖ１と第２電圧Ｖ２との差によって直列に初期化されうる。
【００４９】
また、第１ワードラインＷＬ１と第（ｎ＋１）ワードラインＷＬｎ＋１のそれぞれにハイレベルを有するワードライン駆動電圧が供給され、第２電圧Ｖ２が、第１電圧Ｖ１より高ければ、第２パッドＰＡＤ２と第１パッドＰＡＤ１との間には、第２プレート３０、第（ｎ＋１）抵抗性メモリセルＭＣｎ＋１、第１ビットラインＢＬ１、第１抵抗性メモリセルＭＣ１、及び第１プレート２０を通じて第２初期化経路、例えば、電圧パスまたは電流パスが形成される。したがって、第１ビットラインＢＬ１を通じて直列に接続された第（ｎ＋１）抵抗性メモリセルＭＣｎ＋１と第１抵抗性メモリセルＭＣ１は、第２電圧Ｖ２と第１電圧Ｖ１との差によって直列に初期化されうる。
【００５０】
図５に示したように、各ドライバー４２、４４と選択スイッチ４０とがオフされることによって、少なくとも一つの初期化経路は、正常経路と無関係に形成される。
【００５１】
前述した方法と同様に、第１プレート２０に接続された第１グループの抵抗性メモリセルのうちから何れか一つと第２プレート３０に接続された第２グループの抵抗性メモリセルのうちから何れか一つは、直列に初期化されうる。
【００５２】
例えば、第２抵抗性メモリセルＭＣ２と第（ｎ＋２）抵抗性メモリセルＭＣｎ＋２は、直列に初期化され、第ｎ抵抗性メモリセルＭＣｎと第２ｎ抵抗性メモリセルＭＣ２ｎは、直列に初期化されうる。
【００５３】
図２または図３に示したように、第１ビットラインＢＬ１と第１プレート２０とに接続された複数の抵抗性メモリセルのうちから何れか一つと第１ビットラインＢＬ１と第２プレート３０とに接続された複数の抵抗性メモリセルのうちから何れか一つとが直列に初期化される間に、第２ビットラインＢＬ２と第１プレート２０とに接続された複数の抵抗性メモリセルのうちから何れか一つと第２ビットラインＢＬ２と第２プレート３０とに接続された複数の抵抗性メモリセルのうちから何れか一つとが直列に初期化されうる。
【００５４】
それと同時に、第ｍビットラインＢＬｍと第１プレート２０とに接続された複数の抵抗性メモリセルのうちから何れか一つと第ｍビットラインＢＬｍと第２プレート３０とに接続された複数の抵抗性メモリセルのうちから何れか一つとが直列に初期化されうる。
【００５５】
図６は、本発明の他の実施形態によって抵抗性メモリセルを初期化する方法を説明するための回路図である。各プレート２０、３０と第１ビットラインＢＬ１との間に各トランジスタＴＲ１、ＴＲ２が接続されたものを除けば、図５に示された構造と図６に示された構造は、互いに同一である。
【００５６】
初期化動作時に、各トランジスタＴＲ１、ＴＲ２がオフ状態であり、第１電圧Ｖ１が第１パッドＰＡＤ１に供給され、第２電圧Ｖ２が第２パッドＰＡＤ２に供給される時、第１ビットラインＢＬ１と第１プレート２０とに接続された複数の抵抗性メモリセルのうちから何れか一つと第１ビットラインＢＬ１と第２プレート３０とに接続された複数の抵抗性メモリセルのうちから何れか一つとが直列に初期化されうる。
【００５７】
また、各トランジスタＴＲ１、ＴＲ２が相補的に動作する時、トランジスタＴＲ１は、第１プレート２０に供給される電圧（例えば、初期化動作時には、第１電圧Ｖ１、または正常動作時には、第１ドライバー４２の出力電圧）で第１ビットラインＢＬ１をプリチャージし、トランジスタＴＲ２は、第２プレート３０に供給される電圧（例えば、初期化動作時には、第２電圧Ｖ２、または正常動作時には、第２ドライバー４４の出力電圧）で第１ビットラインＢＬ１をプリチャージすることができる。
【００５８】
まず、初期化動作時に、初期化装置１００から出力された第１電圧Ｖ１は、第１パッドＰＡＤ１を通じて第１プレート２０に供給され、初期化装置１００から出力された第２電圧Ｖ２は、第２パッドＰＡＤ２を通じて第２プレート３０に供給され、第１電圧Ｖ１は、第２電圧Ｖ２より高いと仮定する。
【００５９】
ハイレベルを有する第２プリチャージ電圧ＰＲＥＴが、ＮＭＯＳトランジスタＴＲ２に供給され、ローレベルを有する第１プリチャージ電圧ＰＲＥＣが、ＮＭＯＳトランジスタＴＲ１に供給されている間に、各ワードラインＷＬ１〜ＷＬｎにハイレベルを有するワードライン駆動電圧が順次に供給されれば、第１パッドＰＡＤ１から第２パッドＰＡＤ２側に初期化経路が生成され、各抵抗性メモリセルＭＣ１〜ＭＣｎのメモリ抵抗は、順次に初期化されうる。
【００６０】
また、ローレベルを有する第２プリチャージ電圧ＰＲＥＴが、ＮＭＯＳトランジスタＴＲ２に供給され、ハイレベルを有する第１プリチャージ電圧ＰＲＥＣが、ＮＭＯＳトランジスタＴＲ１に供給されている間に、各ワードラインＷＬｎ＋１〜ＷＬ２ｎにハイレベルを有するワードライン駆動電圧が順次に供給されれば、第１パッドＰＡＤ１から第２パッドＰＡＤ２側に初期化経路が生成され、各抵抗性メモリセルＭＣｎ＋１〜ＭＣ２ｎのメモリ抵抗は、順次に初期化されうる。第２電圧Ｖ２が、第１電圧Ｖ１より高い時、第２パッドＰＡＤ２から第１パッドＰＡＤ１側に初期化経路が生成される。
【００６１】
図７は、本発明のまた他の実施形態によって抵抗性メモリセルを初期化する方法を説明するための回路図である。図７を参照すると、初期化動作時に、各ドライバー４２、４４と選択スイッチ４０は、オフされ、初期化装置１００から出力された第１電圧Ｖ１と第２電圧Ｖ２のそれぞれは、第１パッドＰＡＤ１と第２パッドＰＡＤ２のそれぞれに供給される。
【００６２】
図７に示したように、第１抵抗性メモリセルＭＣ１のメモリ抵抗を初期化ＦＯＲＭＩＮＧするための電圧（または、電流）を供給する方向と第（ｎ＋１）抵抗性メモリセルＭＣｎ＋１のメモリ抵抗を初期化ＦＯＲＭＩＮＧするための電圧（または、電流）を供給する方向は、非対称的（ａｓｙｍｍｅｔｒｉｃａｌ）、例えば、逆方向である。
【００６３】
また、第１抵抗性メモリセルＭＣ１のメモリ抵抗をリセット状態ＲＥＳＥＴに作るための電圧（または、電流）を供給する方向と第（ｎ＋１）抵抗性メモリセルＭＣｎ＋１のメモリ抵抗をリセット状態ＲＥＳＥＴに作るための電圧または電流を供給する方向は、非対称的であり、第１抵抗性メモリセルＭＣ１のメモリ抵抗をセット状態ＳＥＴに作るための電圧（または、電流）を供給する方向と第（ｎ＋１）抵抗性メモリセルＭＣｎ＋１のメモリ抵抗をセット状態ＳＥＴに作るための電圧（または、電流）を供給する方向は、非対称的である。
【００６４】
この場合、第１抵抗性メモリセルＭＣ１のメモリ抵抗が表わすデータと第（ｎ＋１）抵抗性メモリセルＭＣｎ＋１のメモリ抵抗が表わすデータは、互いに相補的である。
【００６５】
例えば、同一の二進プログラム（ｂｉｎａｒｙ  ｐｒｏｇｒａｍ）データ‘０’に対して第（ｎ＋１）抵抗性メモリセルＭＣｎ＋１が、リセット動作を行う時、第１抵抗性メモリセルＭＣ１は、セット動作を行うことができる。
【００６６】
一方、同一の二進プログラムデータ‘１’に対して第（ｎ＋１）抵抗性メモリセルＭＣｎ＋１が、セット動作を行う時、第１抵抗性メモリセルＭＣ１は、リセット動作を行うことができる。
【００６７】
したがって、データリード動作時に、リセット状態がリード（または、判断）されれば、第（ｎ＋１）抵抗性メモリセルＭＣｎ＋１には、データ‘０’が保存されたと判断され、第１抵抗性メモリセルＭＣ１には、データ‘１’が保存されたと判断されうる。一方、セット状態がリード（または、判断）されれば、第（ｎ＋１）抵抗性メモリセルＭＣｎ＋１には、データ‘１’が保存されたと判断され、第１抵抗性メモリセルＭＣ１には、データ‘０’が保存されたと判断されうる。
【００６８】
図７に示したように、第１ビットラインＢＬ１と第１プレート２０との間に接続された第１グループの抵抗性メモリセルのそれぞれが、トルーセル（ｔｒｕｅ  ｃｅｌｌ）と相補セル（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｃｅｌｌ）のうちから何れか一つで動作する時、第１ビットラインＢＬ１と第２プレート３０との間に接続された第２グループの抵抗性メモリセルのそれぞれは、前記トルーセルと前記相補セルのうちから他の一つで動作することができる。
【００６９】
図７に示したように、第１パッドＰＡＤ１に供給される第１電圧Ｖ１が、第２パッドＰＡＤ２に供給される第２電圧Ｖ２より高いか、または低いか否かによって第１ビットラインＢＬ１と第１プレート２０との間に接続された第１グループの抵抗性メモリセルのそれぞれの初期化方向と第１ビットラインＢＬ１と第２プレート３０との間に接続された第２グループの抵抗性メモリセルのそれぞれの初期化方向とが決定されうる。
【００７０】
図８は、本発明の実施形態によって正常経路を用いて初期化動作を行うことができる抵抗性メモリ装置のブロック図を示す。図８に示された抵抗性メモリ装置１'に含まれたメモリセルアレイ１０'が、一つのプレート２１、または一つの共通ソースラインに接続されたものを除けば、図１に示された抵抗性メモリ装置１と図８に示された抵抗性メモリ装置１'との構造と動作は、実質的に同一である。
【００７１】
図９は、図８に示された抵抗性メモリ装置１'の正常経路を用いて行われるライト動作を説明するための回路図であり、図１０は、図８に示された抵抗性メモリ装置１'の正常経路を用いて行われる初期化する方法を説明するための回路図であり、図１１は、図９と図１０とに示されたソースラインＳ／ＬとビットラインＢＬのそれぞれに供給される電圧の波形図を示す。
【００７２】
図８から図１１を参照すると、正常動作時に、選択スイッチ４０は、ハイレベルＨを有する選択信号に応答してターンオンされる。したがって、ライト動作時に、感知増幅器及び入出力回路２８は、ライトデータをビットラインＢＬを通じて第１抵抗性メモリセルＭＣ１にライトし、リード動作時に、感知増幅器及び入出力回路２８は、第１抵抗性メモリセルＭＣ１から出力された信号をビットラインＢＬを通じて受信し、該受信された信号を感知増幅することができる。
【００７３】
正常ライト（Ｎｏｒｍａｌ  Ｗｒｉｔｅ）動作時に、ビットラインＢＬに供給される電圧（Ｖ（ＢＬ）＝ＧＮＤ）が、共通ソースラインＳ／Ｌに供給される電圧（Ｖ（Ｓ／Ｌ）＝ＶＰＲＥ）より低く、第１ワードラインＷＬ１にのみハイレベルＨを有するワードライン駆動電圧が供給される時、第１抵抗性メモリセルＭＣ１のメモリ抵抗は、リセット状態ＲＥＳＥＴになる。
【００７４】
しかし、正常ライト動作時に、ビットラインＢＬに供給される電圧（Ｖ（ＢＬ）＝Ｖｃｃ）が、共通ソースラインＳ／Ｌに供給される電圧（Ｖ（Ｓ／Ｌ）＝ＶＰＲＥ）より高く、第１ワードラインＷＬ１にのみハイレベルＨを有するワードライン駆動電圧が供給される時、第１抵抗性メモリセルＭＣ１のメモリ抵抗は、セット状態ＳＥＴになる。ここで、ＧＮＤは、接地電圧であり、Ｖｃｃは、抵抗性メモリ装置１'に供給される電源電圧であり、ＶＰＲＥは、接地電圧ＧＮＤより高く、電源電圧Ｖｃｃより低い。ＶＰＲＥは、（１／２）Ｖｃｃであり得る。
【００７５】
ビットラインＢＬに電源電圧Ｖｃｃより高い電圧が供給され、共通ソースラインＳ／Ｌに接地電圧ＧＮＤが供給され、第１ワードラインＷＬ１にのみハイレベルＨを有するワードライン駆動電圧が供給される時、第１抵抗性メモリセルＭＣ１のメモリ抵抗は、初期化ＦＯＲＭＩＮＧされる。
【００７６】
図８から図１１を参照して説明したように、抵抗性メモリ装置１'は、共通ソースラインＳ／Ｌに接地電圧ＧＮＤを供給することによって、正常経路を用いて初期化しようとする抵抗性メモリセルのメモリ抵抗を初期化することができる。
【００７７】
図１２は、図１に示された抵抗性メモリ装置を含む電子装置の一実施形態を示す。図１２を参照すると、携帯電話機（ｃｅｌｌｕｌａｒ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、またはインターネット装置のような無線通信装置として具現可能な電子装置１５０は、メモリ装置（以下、図１の１と図８の１'とを通称して１と称する）と、メモリ装置１の動作、例えば、ライト動作、リード動作、または図８に示された抵抗性メモリ装置１'の初期化動作を制御することができるプロセッサ１６０を含む。図１２には、プロセッサ１６０が、メモリコントローラの機能を含むと示されているが、実施形態によって、プロセッサ１６０とメモリ装置１との間には、プロセッサ１６０の制御下でメモリ装置１の前記動作を制御することができる前記メモリコントローラが具現することが可能である。したがって、プロセッサ１６０と前記メモリコントローラは、メモリ装置１の動作を制御することができる制御装置としての機能を行うことができる。
【００７８】
メモリ装置１に保存されたデータは、プロセッサ１６０または前記メモリコントローラの制御下でディスプレイ１９０を通じてディスプレイされる。
【００７９】
無線送受信器１７０は、アンテナＡＮＴを通じて無線信号を受信するか、伝送しうる。例えば、無線送受信器１７０は、アンテナＡＮＴを通じて受信された無線信号をプロセッサ１６０が処理することができる信号に変更することができる。したがって、プロセッサ１６０は、無線送受信器１７０から出力された信号を処理し、該処理された信号をメモリ装置１に保存するか、またはディスプレイ１９０を通じてディスプレイする。また、無線送受信器１７０は、プロセッサ１６０から出力された信号を無線信号に変換し、該変換された無線信号をアンテナＡＮＴを通じて外部に出力することができる。
【００８０】
入力装置１８０は、プロセッサ１６０の動作を制御するための制御信号、またはプロセッサ１６０によって処理されることができるデータを入力することができる装置であって、タッチパッド（ｔｏｕｃｈ  ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ  ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ  ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）、またはキーボードとして具現可能である。
【００８１】
プロセッサ１６０は、メモリ装置１から出力されたデータ、無線送受信器１７０から出力された無線信号、または入力装置１８０から出力されたデータが、ディスプレイ１９０を通じてディスプレイされるようにディスプレイ１９０の動作を制御することができる。
【００８２】
図１３は、図１に示された抵抗性メモリ装置を含む電子装置の他の実施形態を示す。図１３を参照すると、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）、タブレットコンピュータ（ｔａｂｌｅｔ  ｃｏｍｐｕｔｅｒ）、ネットブック（ｎｅｔ−ｂｏｏｋ）、ｅリーダー（ｅ−ｒｅａｄｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｌａｙｅｒ）、ＭＰ３プレーヤー、またはＭＰ４プレーヤーのようなデータ処理装置として具現可能な電子装置２００は、メモリ装置１とメモリ装置１の動作を制御することができるプロセッサ２１０とを含む。
【００８３】
図１３には、プロセッサ２１０が、メモリコントローラの機能を含むと示されているが、実施形態によって、プロセッサ２１０とメモリ装置１との間には、プロセッサ２１０の制御下でメモリ装置１の前記動作を制御することができる前記メモリコントローラが具現することが可能である。
【００８４】
プロセッサ２１０は、入力装置２２０によって発生した入力信号によってメモリ装置１に保存されたデータをディスプレイ２３０を通じてディスプレイする。例えば、入力装置２２０は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。
【００８５】
図１４は、図１に示された抵抗性メモリ装置を含む電子装置のまた他の実施形態を示す。図１４を参照すると、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）またはスマートカード（ｓｍａｒｔ  ｃａｒｄ）として具現可能な電子装置３００は、メモリ装置１、メモリコントローラ３１０、及びカードインターフェース３２０を含む。メモリコントローラ３１０は、メモリ装置１１とカードインターフェース３２０との間でデータの交換を制御することができる。
【００８６】
実施形態によって、カードインターフェース３２０は、ＳＤ（ｓｅｃｕｒｅ  ｄｉｇｉｔａｌ）カードインターフェース、ＭＭＣ（ｍｕｌｔｉ−ｍｅｄｉａ  ｃａｒｄ）インターフェース、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）インターフェース、またはＩＣ−ＵＳＢ（ＩｎｔｅｒＣｈｉｐ  ＵＳＢ）インターフェースであり得るが、これに限定されるものではない。カードインターフェース３２０は、電子装置３００と通信することができるホストＨＯＳＴの通信プロトコルによってホストＨＯＳＴとメモリコントローラ３１０との間でデータ交換をインターフェースすることができる。前記インターフェースは、ハードウェアを意味することもあり、ソフトウェアを意味することもある。
【００８７】
電子装置３００が、コンピュータ、デジタルカメラ、デジタルオーディオプレーヤー、携帯電話機、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホストに接続される時、前記ホストは、カードインターフェース３２０とメモリコントローラ３１０とを通じてメモリ装置１に保存されたデータを送受信することができる。
【００８８】
図１５は、図１に示された抵抗性メモリ装置を含む電子装置のさらに他の実施形態を示す。図１５を参照すると、電子装置４００は、メモリ装置１とメモリ装置１のデータ処理動作を制御することができるプロセッサ４１０とを含む。図１５には、プロセッサ４１０が、メモリコントローラの機能を含むと示されているが、実施形態によって、プロセッサ４１０とメモリ装置１との間には、プロセッサ４１０の制御下でメモリ装置１の前記動作を制御することができる前記メモリコントローラが具現することが可能である。
【００８９】
電子装置４００のイメージセンサー４２０は、光学イメージをデジタル信号に変換し、該変換されたデジタル信号は、プロセッサ４１０の制御下でメモリ装置１に保存されるか、またはディスプレイ４３０を通じてディスプレイされる。また、メモリ装置１に保存された前記デジタル信号は、プロセッサ４１０の制御下でディスプレイ４３０を通じてディスプレイされる。
【００９０】
図１６は、図１に示された抵抗性メモリ装置を含む電子装置のさらに他の実施形態を示す。図１６を参照すると、電子装置５００は、メモリ装置１とメモリ装置１の動作を制御することができるＣＰＵ５１０とを含む。
【００９１】
電子装置５００は、ＣＰＵ５１０の動作メモリ（ｏｐｅｒａｔｉｏｎ  ｍｅｍｏｒｙ）として使われるメモリ装置５５０を含む。メモリ装置５５０は、ＲＯＭのような不揮発性メモリとして具現可能である。電子装置５００に接続されたホストＨＯＳＴは、メモリインターフェース５２０とホストインターフェース５４０とを通じてメモリ装置１とデータを送受信することができる。
【００９２】
ＣＰＵ５１０の制御によって動作するＥＣＣ（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ  ｃｏｄｅ）ブロック５３０は、メモリインターフェース５２０を通じてメモリ装置１からリードされたデータに含まれたエラーを検出して訂正することができる。ＣＰＵ５１０は、バス５０１を通じてメモリインターフェース５２０、ＥＣＣブロック５３０、ホストインターフェース５４０、及びメモリ装置５５０の間でデータの交換を制御することができる。電子装置５００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）メモリドライブまたはメモリスティック（ｍｅｍｏｒｙ  ｓｔｉｃｋ）として具現可能である。
【００９３】
図１７は、図１に示された抵抗性メモリ装置を含む３次元メモリ装置の一実施形態による概略的なブロック図を示す。図１７を参照すると、３次元メモリ装置６００は、相異なるレイヤに形成された多数個の抵抗性メモリ装置１−１〜１−ｋを含む。
【００９４】
多数個の抵抗性メモリ装置１−１〜１−ｋ（ｋは、自然数）は、ウェーハ積層、チップ積層、またはセル積層として具現可能である。各レイヤの間の電気的連結は、ＴＳＶ（ｔｈｒｏｕｇｈ  ｓｉｌｉｃｏｎ  ｖｉａ）、ワイヤボンディング（ｗｉｒｅ  ｂｏｎｄｉｎｇ）、またはバンプ（ｂｕｍｐ）を利用できる。
【００９５】
多数個の抵抗性メモリ装置１−１〜１−ｋのそれぞれの構造は、図１に示された抵抗性メモリ装置１の構造と実質的に同一である。すなわち、ウェーハ積層またはチップ積層時に、各抵抗性メモリ装置１−１〜１−ｋに具現された各メモリセルアレイ１０−１〜１０−ｋは、二つのプレート２０、３０と二つのプレート２０、３０のそれぞれに設けられた第１パッドＰＡＤ１と第２パッドＰＡＤ２とを含む。
【００９６】
図８に示された抵抗性メモリ装置１'が、多数個積層されて３次元メモリ装置が具現可能である。
【００９７】
図１８は、図１に示された抵抗性メモリ装置を含む３次元メモリ装置の他の実施形態による概略的なブロック図を示す。図１８を参照すると、３次元メモリ装置７００は、相異なるレイヤに形成された多数個の抵抗性メモリ装置１−１'〜１−ｋ'を含む。
【００９８】
多数個の抵抗性メモリ装置１−１'〜１−ｋ'（ｋは、自然数）は、セル積層として具現される。それぞれの抵抗性メモリ装置１−１'〜１−ｋ'は、それぞれのメモリセルアレイ１０−１'〜１０−ｋ'を含む。多数個の抵抗性メモリ装置１−１'〜１−ｋ'のうちから何れか一つ、例えば、抵抗性メモリ装置１−１'の構造は、図１に示された抵抗性メモリ装置１の構造と実質的に同一である。したがって、抵抗性メモリ装置１−１'に具現されたメモリセルアレイ１０−１'は、二つのプレート２０、３０と二つのプレート２０、３０のそれぞれに接続された第１パッドＰＡＤ１と第２パッドＰＡＤ２とを含む。
【００９９】
抵抗性メモリ装置１−１'を除いた残りの各抵抗性メモリ装置１−２'〜１−ｋ'の構造は、各パッドＰＡＤ１、ＰＡＤ２を除けば、図２に示されたメモリセルアレイ構造と実質的に同一である。
【産業上の利用可能性】
【０１００】
本発明は、抵抗性メモリ装置、該抵抗性メモリ装置を含む電子装置で使用可能である。
【符号の説明】
【０１０１】
１：抵抗性メモリ装置
１０：メモリセルアレイ
２２：コントロールロジック
２４：ローデコーダ
２６：カラムデコーダ
２８：感知増幅器及び入出力回路
４２：第１ドライバー
４４：第２ドライバー
１５０、２００、３００、４００、及び５００：電子装置
【図１】
0005754710.tif 000002
【図２】
0005754710.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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