(57)【特許請求の範囲】
【請求項１】
｛０００１｝面に対するオフ角が５０°以上６５°以下である壁面を有し一方の主表面側に開口するトレンチが形成され、炭化珪素からなる基板と、
前記トレンチの前記壁面上に接触して形成された酸化膜と、
前記酸化膜上に接触して配置された電極とを備え、
前記基板は、
前記一方の主表面と前記壁面とを含むように形成された第１導電型のソース領域と、
前記壁面を含み、前記ソース領域に接触するように形成された第２導電型のボディ領域と、
前記壁面を含み、前記ソース領域との間に前記ボディ領域を挟むように前記ボディ領域に接触して形成された第１導電型のドリフト領域とを含み、
前記ソース領域および前記ボディ領域はイオン注入により形成されており、
前記ボディ領域において前記ソース領域と前記ドリフト領域との間に挟まれた領域の前記一方の主表面に垂直な方向における厚みは、１μｍ以下であり、
前記ボディ領域の不純物濃度は、３×１０１７ｃｍ−３以上２×１０１８ｃｍ−３以下である、半導体装置。
【請求項２】
前記ボディ領域において前記ソース領域と前記ドリフト領域との間に挟まれた領域の前記一方の主表面に垂直な方向における厚みは、０．１μｍ以上である、請求項１に記載の半導体装置。
【請求項３】
前記一方の主表面に垂直な方向において、前記一方の主表面から前記ボディ領域と前記ドリフト領域との接触面までの距離は、１．２μｍ以下である、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記壁面のオフ方位と＜０１−１０＞方向とのなす角が５°以下である、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記壁面の、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下である、請求項４に記載の半導体装置。
【請求項６】
前記壁面のオフ方位と＜−２１１０＞方向とのなす角は５°以下である、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項７】
前記壁面は、前記基板を構成する炭化珪素のカーボン面側の面である、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
炭化珪素からなる基板を準備する工程と、
前記基板の一方の主表面側に開口し｛０００１｝面に対するオフ角が５０°以上６５°以下である壁面を有するトレンチを前記基板に形成する工程と、
前記壁面上に接触する酸化膜を形成する工程と、
前記酸化膜上に接触する電極を形成する工程とを備え、
前記基板を準備する工程は、
第１導電型のドリフト領域を形成する工程と、
前記一方の主表面を含む第１導電型のソース領域と、第２導電型のボディ領域とを互いに接触するように形成する工程とを含み、
前記トレンチを形成する工程では、前記ソース領域と前記ボディ領域とを貫通し、前記ドリフト領域に到達する前記トレンチが形成され、
前記ソース領域と前記ボディ領域とを形成する工程では、前記一方の主表面に垂直な方向における前記ソース領域と前記ドリフト領域との間に挟まれた領域の厚みが１μｍ以下となり、前記ボディ領域の不純物濃度が３×１０１７ｃｍ−３以上２×１０１８ｃｍ−３以下となるように、イオン注入により前記ソース領域と前記ボディ領域とが形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、より特定的には、チャネル移動度の低下およびパンチスルーの発生が抑制され、かつ効率的に製造することができる半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高耐圧化、低損失化などを可能とするため、半導体装置を構成する材料としての炭化珪素の採用が進められている。炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
炭化珪素を材料として採用した半導体装置としては、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）など、所定の閾値電圧を境としてチャネル領域における反転層の形成の有無を制御し、電流の導通および遮断をする半導体装置がある。また、ＭＯＳＦＥＴについては、オン抵抗のさらなる低減を達成するため、たとえば従来のプレーナ（平板）型の素子構造に代えて、トレンチ（溝）の壁面に沿ったチャネル領域の形成を特徴とするトレンチ型の素子構造の採用することなどが検討されている（たとえば特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−３２６７５５号公報
【特許文献２】特開２００８−２３５５４６号公報
【特許文献３】特開平８−７０１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、従来のＭＯＳＦＥＴでは、反転層が形成されるボディ領域の不純物濃度を高くするとチャネル移動度が低下するため、ボディ領域の不純物濃度は一定値以下とする必要がある。しかし、ボディ領域の不純物濃度を低くすると、ボディ領域における完全な空乏化（パンチスルー）を抑制するために必要となるボディ領域の厚みが増加する。そのため、たとえばイオン注入によりボディ領域を形成する場合には、必要となるイオン注入の回数も増加し、結果として効率的にＭＯＳＦＥＴを製造することは困難になる。このように、従来のＭＯＳＦＥＴにおいては、チャネル移動度の低下およびパンチスルーの発生を抑制しつつ、効率的に製造することは困難であるという問題点があった。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、その目的は、チャネル移動度の低下およびパンチスルーの発生が抑制され、かつ効率的に製造することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明に従った半導体装置は、｛０００１｝面に対するオフ角が５０°以上６５°以下である壁面を有し一方の主表面側に開口するトレンチが形成され、炭化珪素からなる基板と、トレンチの壁面上に接触して形成された酸化膜と、酸化膜上に接触して配置された電極とを備えている。基板は、上記一方の主表面と上記壁面とを含むように形成された第１導電型のソース領域と、上記壁面を含み、ソース領域に接触するように形成された第２導電型のボディ領域と、上記壁面を含み、ソース領域との間にボディ領域を挟むようにボディ領域に接触して形成された第１導電型のドリフト領域とを含んでいる。ソース領域およびボディ領域は、イオン注入により形成されている。ボディ領域においてソース領域とドリフト領域との間に挟まれた領域の上記一方の主表面に垂直な方向における厚みは、１μｍ以下である。ボディ領域の不純物濃度は、３×１０１７ｃｍ−３以上である。
【０００８】
本発明者は、チャネル移動度の低下およびパンチスルーの発生を抑制しつつ、効率的に半導体装置を製造するための方策について詳細に検討を行なった。その結果、チャネル領域が形成される領域近傍のトレンチ壁面の｛０００１｝面に対するオフ角を所定の範囲、具体的には５０°以上６５°以下とすることにより、チャネル移動度の増加とボディ領域の不純物濃度の増加との相反関係が大幅に改善されるという知見を得て、本発明に想到した。本発明に従った半導体装置において、基板には｛０００１｝面に対するオフ角の範囲が５０°以上６５°以下である壁面を有するトレンチが形成されている。そのため、ボディ領域の不純物濃度を３×１０１７ｃｍ−３以上にまで増加させた場合でも、当該壁面に沿ったチャネル領域におけるチャネル移動度の低下が抑制される。また、ボディ領域の不純物濃度を上記範囲にまで増加させることにより、ボディ領域のソース領域とドリフト領域との間に挟まれた領域において、パンチスルーの発生を抑制するために必要とされる上記一方の主表面に垂直な方向の厚みは、１μｍ以下にまで低減される。これにより、ボディ領域の形成において必要なイオン注入の回数が削減され、結果として効率的に半導体装置を製造することができる。このように、本発明に従った半導体装置によれば、チャネル移動度の低下およびパンチスルーの発生が抑制され、かつ効率的に製造することができる半導体装置を提供することができる。
【０００９】
上記半導体装置において、ボディ領域の不純物濃度は、２×１０１８ｃｍ−３以下であってもよい。これにより、チャネル移動度の低下をより確実に抑制しつつ、半導体装置の閾値電圧を実用的に適切な範囲内に設定することができる。
【００１０】
上記半導体装置において、ボディ領域においてソース領域とドリフト領域との間に挟まれた領域の上記一方の主表面に垂直な方向における厚みは、０．１μｍ以上であってもよい。これにより、イオン注入によってチャネル領域を含む上記領域を容易に形成することができる。
【００１１】
上記半導体装置では、上記一方の主表面に垂直な方向において、上記一方の主表面からボディ領域とドリフト領域との接触面までの距離は、１．２μｍ以下であってもよい。
【００１２】
このように、ボディ領域全体の上記一方の主表面に垂直な方向における厚みを上記範囲とすることにより、ボディ領域の形成において必要なイオン注入の回数がさらに削減され、一層効率的な製造が可能な半導体装置を提供することができる。
【００１３】
上記半導体装置において、トレンチの上記壁面のオフ方位と＜０１−１０＞方向とのなす角が５°以下であってもよい。
【００１４】
＜０１−１０＞方向は、炭化珪素基板における代表的なオフ方位である。そのため、上記壁面のオフ方位と＜０１−１０＞方向とのなす角を上記範囲とすることにより、上記壁面を含むトレンチを容易に形成することができる。
【００１５】
上記半導体装置において、トレンチの上記壁面の、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下であってもよい。
【００１６】
これにより、ボディ領域の不純物濃度の増加によるチャネル移動度の低下をさらに効果的に抑制することができる。ここで、面方位｛０３−３８｝に対するオフ角を−３°以上＋５°以下としたのは、チャネル移動度と上記オフ角との関係を調査した結果、この範囲内で特に高いチャネル移動度が得られたことに基づいている。
【００１７】
また、「＜０１−１０＞方向における｛０３−３８｝面に対するオフ角」とは、＜０１−１０＞方向および＜０００１＞方向を含む平面への壁面の法線の正射影と、｛０３−３８｝面の法線とのなす角度であり、その符号は、上記正射影が＜０１−１０＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。
【００１８】
なお、上記壁面の面方位は、実質的に｛０３−３８｝であることがより好ましく、上記壁面の面方位は｛０３−３８｝であることがさらに好ましい。ここで、上記壁面の面方位が実質的に｛０３−３８｝であるとは、トレンチ形成における加工精度などを考慮して実質的に面方位が｛０３−３８｝とみなせるオフ角の範囲に上記壁面の面方位が含まれていることを意味し、この場合のオフ角の範囲はたとえば｛０３−３８｝に対してオフ角が±２°の範囲である。これにより、ボディ領域の不純物濃度の増加によるチャネル移動度の低下を一層効果的に抑制することができる
上記半導体装置において、トレンチの上記壁面のオフ方位と＜−２１１０＞方向とのなす角は５°以下であってもよい。
【００１９】
＜−２１１０＞方向は、上記＜０１−１０＞方向と同様に、炭化珪素基板における代表的なオフ方位である。そのため、上記壁面のオフ方位と＜−２１１０＞方向とのなす角を上記範囲とすることにより、上記壁面を含むトレンチを容易に形成することができる。
【００２０】
上記半導体装置において、トレンチの上記壁面は、基板を構成する炭化珪素のカーボン面側の面であってもよい。
【００２１】
これにより、ボディ領域の不純物濃度の増加によるチャネル移動度の低下を一層効果的に抑制することができる。ここで、六方晶の単結晶炭化珪素の（０００１）面はシリコン面、（０００−１）面はカーボン面と定義される。つまり、上記壁面のオフ方位と＜０１−１０＞方向とのなす角が５°以下である構成を採用する場合、上記壁面を（０−３３−８）面に近いものとすることにより、チャネル移動度の低下を一層効果的にに抑制することができる。
【００２２】
本発明に従った半導体装置の製造方法は、炭化珪素からなる基板を準備する工程と、基板の上記一方の主表面側に開口し｛０００１｝面に対するオフ角が５０°以上６５°以下である壁面を有するトレンチを基板に形成する工程と、上記壁面上に接触する酸化膜を形成する工程と、酸化膜上に接触する電極を形成する工程とを備えている。基板を準備する工程は、第１導電型のドリフト領域を形成する工程と、上記一方の主表面を含む第１導電型のソース領域と、第２導電型のボディ領域とを互いに接触するように形成する工程とを含んでいる。トレンチを形成する工程では、ソース領域とボディ領域とを貫通し、ドリフト領域に到達するトレンチが形成される。ソース領域とボディ領域とを形成する工程では、上記一方の主表面に垂直な方向におけるソース領域とドリフト領域との間に挟まれた領域の厚みが１μｍ以下となり、ボディ領域の不純物濃度が３×１０１７ｃｍ−３以上となるように、イオン注入によりソース領域とボディ領域とが形成される。
【００２３】
本発明に従った半導体装置の製造方法によれば、チャネル移動度の低下およびパンチスルーの発生を抑制しつつ、上記本発明に従った半導体装置を効率的に製造することができる。
【００２４】
上記半導体装置の製造方法において、ソース領域とボディ領域とを形成する工程では、不純物濃度が２×１０１８ｃｍ−３以下となるようにボディ領域が形成されてもよい。これにより、チャネル移動度の低下を抑制しつつ、半導体装置の閾値電圧を実用的に適切な範囲内に設定することができる。
【００２５】
上記半導体装置の製造方法において、ソース領域とボディ領域とを形成する工程では、上記一方の主表面に垂直な方向におけるソース領域とドリフト領域との間に挟まれた領域の厚みが０．１μｍ以上となるようにソース領域とボディ領域とが形成されてもよい。これにより、イオン注入によってチャネル領域を含む上記領域を容易に形成することができる。
【００２６】
上記半導体装置の製造方法において、ソース領域とボディ領域とを形成する工程では、上記一方の主表面に垂直な方向において、上記一方の主表面からドリフト領域との接触面までの距離が１．２μｍ以下となるようにボディ領域が形成されてもよい。
【００２７】
これにより、ボディ領域の形成において必要なイオン注入の回数がさらに削減され、一層効率的に半導体装置を製造することができる。
【００２８】
上記半導体装置の製造方法において、トレンチを形成する工程では、上記壁面のオフ方位と＜０１−１０＞方向とのなす角が５°以下であるトレンチが基板に形成されてもよい。
【００２９】
このように、炭化珪素基板の代表的なオフ方位である＜０１−１０＞方向と上記壁面のオフ方位とのなす角を上記範囲とすることにより、上記壁面を含むトレンチを容易に基板に形成することができる。
【００３０】
上記半導体装置の製造方法において、トレンチを形成する工程では、上記壁面の、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角が−３°以上５°以下であるトレンチが基板に形成されてもよい。
【００３１】
このように、トレンチの上記壁面の＜０１−１０＞方向における｛０３−３８｝面に対するオフ角を上記範囲とすることにより、ボディ領域の不純物濃度の増加によるチャネル移動度の低下をより効果的に抑制することができる。
【００３２】
上記半導体装置の製造方法において、トレンチを形成する工程では、上記壁面のオフ方位と＜−２１１０＞方向とのなす角が５°以下であるトレンチが基板に形成されてもよい。
【００３３】
このように、炭化珪素基板の代表的なオフ方位である＜−２１１０＞方向と上記壁面のオフ方位とのなす角を上記範囲とすることにより、上記壁面を含むトレンチを容易に基板に形成することができる。
【００３４】
上記半導体装置の製造方法において、トレンチを形成する工程では、上記壁面が基板を構成する炭化珪素のカーボン面側の面であるトレンチが基板に形成されてもよい。
【００３５】
このように、トレンチの上記壁面を炭化珪素のカーボン面側の面とすることにより、ボディ領域の不純物濃度の増加によるチャネル移動度の低下を一層効果的に抑制することができる。
【発明の効果】
【００３６】
以上の説明から明らかなように、本発明に従った半導体装置およびその製造方法によれば、チャネル移動度の低下およびパンチスルーの発生を抑制しつつ、効率的に半導体装置を製造することができる。
【図面の簡単な説明】
【００３７】
【図１】ＭＯＳＦＥＴの構造を示す概略断面図である。
【図２】ＭＯＳＦＥＴの製造方法を概略的に示すフローチャートである。
【図３】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図７】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図８】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図９】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【発明を実施するための形態】
【００３８】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を[]、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
【００３９】
まず、本発明の一実施の形態に係る半導体装置の構造について説明する。図１を参照して、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１は、｛０００１｝面に対するオフ角が８°以下である主表面１０Ａを有し、炭化珪素からなる基板１０と、酸化膜３０と、ゲート電極４０と、層間絶縁膜５０と、ソース電極６０と、ドレイン電極７０と、ソース配線８０とを備えている。基板１０は、炭化珪素基板１１と、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１５とを含んでいる。
【００４０】
基板１０には、側壁面２０Ａと底面２０Ｂとを有し、主表面１０Ａ側に開口するトレンチ２０が形成されている。トレンチ２０は、ソース領域１４およびボディ領域１３を貫通しつつ、底面２０Ｂがドリフト領域１２に位置するように形成されている。また、側壁面２０Ａの｛０００１｝面に対するオフ角は、５０°以上６５°以下となっている。また、ボディ領域１３およびソース領域１４が接触するように隣接して露出するトレンチ壁面の｛０００１｝面に対するオフ角は、いずれも５０°以上６５°以下となっている。
【００４１】
炭化珪素基板１１は、たとえばＮ（窒素）などのｎ型不純物を含むことにより、導電型がｎ型となっている。ドリフト領域１２は、トレンチ２０の側壁面２０Ａと底面２０Ｂとを含み、炭化珪素基板１１の一方の主表面上に形成されている。ドリフト領域１２は、たとえばＰ（リン）などのｎ型不純物を含むことにより導電型がｎ型となっており、その濃度は、炭化珪素基板１１よりも低くなっている。
【００４２】
ボディ領域１３は、側壁面２０Ａを含み、ドリフト領域１２から見て炭化珪素基板１１とは反対側に形成されている。ボディ領域１３は、イオン注入により形成されており、たとえばＡｌ（アルミニウム）やＢ（硼素）などのｐ型不純物を含むことにより、導電型がｐ型となっている。また、ボディ領域１３に含まれるｐ型不純物の濃度は、３×１０１７ｃｍ−３以上となっている。
【００４３】
ソース領域１４は、基板１０の主表面１０Ａとトレンチ２０の側壁面２０Ａとを含み、ボディ領域１３とコンタクト領域１５とに接触するように形成されている。ソース領域１４は、イオン注入により形成されており、たとえばＰ（リン）などのｎ型不純物を含むことにより、導電型がｎ型となっている。また、ソース領域１４に含まれるｎ型不純物の濃度は、ドリフト領域１２よりも高くなっている。
【００４４】
コンタクト領域１５は、主表面１０Ａを含み、ボディ領域１３とソース領域１４とに接触するように形成されている。コンタクト領域１５は、たとえばＡｌ（アルミニウム）やＢ（硼素）などのｐ型不純物を含むことにより、導電型がｐ型となっている。また、コンタクト領域１５に含まれるｐ型不純物の濃度は、ボディ領域１３よりも高くなっている。
【００４５】
このように、基板１０は、主表面１０Ａと側壁面２０Ａとを含むように形成されたソース領域１４と、側壁面２０Ａを含み、ソース領域１４に接触するように形成されたボディ領域１３と、側壁面２０Ａを含み、ソース領域１４との間にボディ領域１３を挟むようにボディ領域１３に接触して形成されたドリフト領域１２とを含んでいる。また、ボディ領域１３において、ソース領域１４とドリフト領域１２との間に挟まれた領域である内部領域１３Ａの主表面１０Ａに垂直な方向における厚みは、１μｍ以下となっており、そのｐ型不純物濃度は、ボディ領域１３の内部領域１３Ａ以外の領域と同様に、３×１０１７ｃｍ−３以上となっている。
【００４６】
酸化膜３０は、側壁面２０Ａおよび底面２０Ｂ、ならびに主表面１０Ａに接触して形成されている。より具体的には、酸化膜３０は、たとえば二酸化珪素（ＳｉＯ２）からなっており、側壁面２０Ａおよび底面２０Ｂ、ならびに主表面１０Ａの一部を覆うように形成されている。
【００４７】
ゲート電極４０は、酸化膜３０上に接触して形成されている。より具体的には、ゲート電極４０は、たとえば不純物が添加されたポリシリコン、Ａｌなどの導電体からなっており、トレンチ２０内を充填するように形成されている。
【００４８】
層間絶縁膜５０は、酸化膜３０とともにゲート電極４０を取り囲むように形成されており、ゲート電極４０をソース電極６０およびソース配線８０に対して電気的に絶縁している。層間絶縁膜５０は、たとえば二酸化珪素（ＳｉＯ２）からなっている。
【００４９】
ソース電極６０は、ソース領域１４およびコンタクト領域１５に接触するように形成されている。ソース電極６０は、ソース領域１４に対してオーミック接触することができる材料、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）、ＴｉｘＳｉｙ（チタンシリサイド）、ＡｌｘＳｉｙ（アルミシリサイド）およびＴｉｘＡｌｙＳｉｚ（チタンアルミシリサイド）などからなっており、ソース領域１４に対して電気的に接続されている。
【００５０】
ドレイン電極７０は、炭化珪素基板１１から見てドリフト領域１２とは反対側に形成されている。ドレイン電極７０は、炭化珪素基板１１とオーミック接触することができる材料、たとえばソース電極６０と同様の材料からなっており、炭化珪素基板１１に対して電気的に接続されている。
【００５１】
ソース配線８０は、ソース電極６０に接触するように形成されている。ソース配線８０は、たとえばＡｌなどの導電体からなっており、ソース電極６０を介してソース領域１４と電気的に接続されている。
【００５２】
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極４０に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極６０とドレイン電極７０との間に電圧が印加されても、ボディ領域１３とドリフト領域１２との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極４０に閾値電圧以上の電圧が印加されると、内部領域１３Ａにおいて側壁面２０Ａに沿うようにキャリアが蓄積し、反転層が形成される。その結果、ソース領域１４とドリフト領域１２とが電気的に接続され、ソース電極６０とドレイン電極７０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。
【００５３】
以上のように、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１において、側壁面２０Ａの｛０００１｝面に対するオフ角の範囲は、５０°以上６５°以下となっている。そのため、ボディ領域１３の不純物濃度を３×１０１７ｃｍ−３以上にまで増加させた場合でも、チャネル移動度の低下が抑制される。また、ボディ領域１３の不純物濃度を上記範囲にまで増加させることにより、内部領域１３Ａにおいてパンチスルーの発生を抑制するために必要とされる主表面１０Ａに垂直な方向の厚みは、１μｍ以下にまで低減される。これにより、ボディ領域１３の形成において必要なイオン注入の回数が削減され、結果として効率的にＭＯＳＦＥＴ１を製造することができる。このように、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１によれば、チャネル移動度の低下およびパンチスルーの発生が抑制され、かつ効率的に製造することができる半導体装置を提供することができる。
【００５４】
また、ＭＯＳＦＥＴ１において、ボディ領域１３の不純物濃度は、２×１０１８ｃｍ−３以下であってもよい。これにより、チャネル移動度の低下をより確実に抑制しつつ、半導体装置の閾値電圧を実用的に適切な範囲内に設定することができる。
【００５５】
また、ＭＯＳＦＥＴ１において、内部領域１３Ａの主表面１０Ａに垂直な方向における厚みは、０．１μｍ以上であってもよい。これにより、イオン注入によってチャネル領域を含む内部領域１３Ａを容易に形成することができる。
【００５６】
また、ＭＯＳＦＥＴ１では、主表面１０Ａに垂直な方向において主表面１０Ａからボディ領域１３とドリフト領域１２との接触面１２Ａまでの距離は、１．２μｍ以下であってもよい。このように、ボディ領域１３全体の主表面１０Ａに垂直な方向における厚みを上記範囲とすることにより、ボディ領域１３の形成において必要なイオン注入の回数がさらに削減され、一層効率的な製造が可能な半導体装置を提供することができる。
【００５７】
また、ＭＯＳＦＥＴ１において、側壁面２０Ａのうち少なくとも一つのオフ方位と＜０１−１０＞方向とのなす角が５°以下であってもよい。また、側壁面２０Ａのうち少なくとも一つのオフ方位と＜−２１１０＞方向とのなす角が５°以下であってもよい。このように、側壁面２０Ａのうち少なくとも一つのオフ方位と、炭化珪素基板における代表的なオフ方位である＜０１−１０＞方向および＜−２１１０＞方向とのなす角を上記範囲とすることにより、側壁面２０Ａを含むトレンチ２０を容易に形成することができる。
【００５８】
また、ＭＯＳＦＥＴ１において、側壁面２０Ａのうち少なくとも一つの、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は、−３°以上５°以下であってもよい。また、側壁面２０Ａのうち少なくとも一つは、基板１０を構成する炭化珪素のカーボン面側の面であってもよい。これにより、ボディ領域１３の不純物濃度の増加によるチャネル移動度の低下をさらに効率的に抑制することができる。
【００５９】
次に、本発明の一実施の形態に係る半導体装置の製造方法について、図１〜図９を参照して説明する。本実施の形態に係る半導体装置の製造方法では、上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１が製造される。
【００６０】
図２を参照して、まず、工程（Ｓ１０）として、基板準備工程が実施される。この工程（Ｓ１０）では、以下に説明する工程（Ｓ１１）〜工程（Ｓ１３）が実施されることにより、炭化珪素からなる基板１０が準備される。まず、工程（Ｓ１１）として、炭化珪素基板準備工程が実施される。この工程（Ｓ１１）では、図３を参照して、たとえば４Ｈ−ＳｉＣからなるインゴットがスライスされることにより炭化珪素基板１１が準備される。
【００６１】
次に、工程（Ｓ１２）として、エピタキシャル成長層形成工程が実施される。この工程（Ｓ１２）では、エピタキシャル成長により、炭化珪素基板１１の一方の主表面上に、導電型がｎ型の炭化珪素層１６が形成される。そして、炭化珪素層１６のうち、後の工程（Ｓ１３）にてイオンが注入されない領域がドリフト領域１２となることにより、ドリフト領域１２が形成される。
【００６２】
次に、工程（Ｓ１３）として、イオン注入工程が実施される。この工程（Ｓ１３）では、まず、たとえばＡｌイオンが主表面１０Ａを含む領域に注入され、導電型がｐ型のボディ領域１３が形成される。次に、たとえばＰイオンが、上記Ａｌイオンの注入深さより浅い注入深さで主表面１０Ａを含む領域に注入され、導電型がｎ型のソース領域１４が形成される。そして、たとえばＡｌイオンが、上記Ｐイオンの注入深さより浅い注入深さで主表面１０Ａを含む領域にさらに注入され、導電型がｐ型のコンタクト領域１５が形成される。
【００６３】
このように、上記工程（Ｓ１０）は、導電型がｎ型のドリフト領域１２を形成する工程と、主表面１０Ａを含む導電型がｎ型のソース領域１４と、導電型がｐ型のボディ領域１３とを互いに接触するように形成する工程とを含んでいる。また、ソース領域とボディ領域とを形成する工程では、イオン注入によりソース領域１４とボディ領域１３とが形成される。また、主表面１０Ａに垂直な方向においてソース領域１４とボディ領域１３との間に挟まれた領域は、チャネル領域を含む内部領域１３Ａとなる。
【００６４】
また、上記工程（Ｓ１３）において、ボディ領域１３は、不純物濃度が３×１０１７ｃｍ−３以上２×１０１８ｃｍ−３以下となるように形成される。より具体的には、ボディ領域１３の形成において、Ａｌイオンは、たとえば１０μＡ以上２０００μＡ以下のビーム電流にて注入される。これにより、チャネル移動度の低下およびパンチスルーの発生を抑制しつつ、ＭＯＳＦＥＴ１の閾値電圧を実用的に適切な範囲内に設定することができる。
【００６５】
また、上記工程（Ｓ１３）において、ボディ領域１３は、主表面１０Ａに垂直な方向において主表面１０Ａからドリフト領域１２との接触面１２Ａまでの距離、すなわちボディ領域１３全体の厚みが１．２μｍ以下となるように形成されることが好ましい。より具体的には、ボディ領域１３の形成において、Ａｌイオンは、たとえば１０ｋｅＶ以上８００ｋｅＶ以下の注入エネルギーで注入される。これにより、ボディ領域１３の形成において必要なイオン注入の回数がより削減され、一層効率的にＭＯＳＦＥＴ１を製造することができる。
【００６６】
また、上記工程（Ｓ１３）において、主表面１０Ａに垂直な方向においてソース領域１４とドリフト領域１２との間に挟まれた領域である内部領域１３Ａの厚みが、０．１μｍ以上１μｍ以下となるようにソース領域１４とボディ領域１３とが形成される。これにより、イオン注入によってチャネル領域を含む内部領域１３Ａを容易に形成することができる。
【００６７】
次に、工程（Ｓ２０）として、トレンチ形成工程が実施される。この工程（Ｓ２０）では、図４を参照して、側壁面２０Ａと底面２０Ｂとを含み、主表面１０Ａ側に開口するトレンチ２０が基板１０に形成される。より具体的には、まず、主表面１０Ａのトレンチ２０を形成すべき領域以外の領域において、たとえばレジストからなるマスク層１７が形成される。次に、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などのドライエッチングにより、ソース領域１４とボディ領域１３とを貫通しつつ、底面２０Ｂがドリフト領域１２に位置するようにトレンチ２０が形成される。次に、図５を参照して、たとえば塩素ガスなどのハロゲン系ガスを用いた熱エッチングにより、側壁面２０Ａの｛０００１｝面に対するオフ角が５０°以上６５°以下とされる。また、上記工程（Ｓ２０）においては、ボディ領域１３およびソース領域１４が接触するように隣接して露出するトレンチ壁面の｛０００１｝面に対するオフ角が、いずれも５０°以上６５°以下となるように形成されてもよい。そして、図６を参照して、トレンチ２０の形成が完了した後に、マスク層１７が除去される。
【００６８】
また、上記工程（Ｓ２０）において、トレンチ２０は、側壁面２０Ａのうち少なくとも一つのオフ方位と＜０１−１０＞方向とのなす角が５°以下となるように形成されてもよい。また、トレンチ２０は、側壁面２０Ａのうち少なくとも一つのオフ方位と＜−２１１０＞方向とのなす角が５°以下となるように形成されてもよい。このように、炭化珪素基板の代表的なオフ方位と側壁面２０Ａのうち少なくとも一つのオフ方位とのなす角を上記範囲とすることにより、側壁面２０Ａを含むトレンチ２０を容易に基板１０に形成することができる。
【００６９】
また、上記工程（Ｓ２０）において、トレンチ２０は、側壁面２０Ａのうち少なくとも一つの、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角が−３°以上５°以下となるように形成されてもよい。また、トレンチ２０は、側壁面２０Ａのうち少なくとも一つが基板１０を構成する炭化珪素のカーボン面側の面となるように形成されてもよい。これにより、ボディ領域１３の不純物濃度の増加によるチャネル移動度の低下をより効果的に抑制することができる。
【００７０】
なお、本実施の形態に係る半導体装置の製造方法では、上記工程（Ｓ２０）において、ＲＩＥなどのドライエッチングの後さらに熱エッチングを基板１０に施すことにより、｛０００１｝面に対するオフ角が５０°以上６５°以下の側壁面２０Ａを有するトレンチ２０が形成されるが、これに限られるものではない。たとえば、エッチング速度の異方性の高いＲＩＥを採用することにより、熱エッチングを施すことなく、｛０００１｝面に対するオフ角が５０°以上６５°以下の側壁面２０Ａを有するトレンチ２０が形成されてもよい。
【００７１】
次に、工程（Ｓ３０）として、活性化アニール工程が実施される。この工程（Ｓ３０）では、基板１０を加熱することにより、上記工程（Ｓ１０）において導入された不純物が活性化される。
【００７２】
次に、工程（Ｓ４０）として、酸化膜形成工程が実施される。この工程（Ｓ４０）では、図７を参照して、たとえば酸素を含む雰囲気中において基板１０が加熱され、側壁面２０Ａおよび底面２０Ｂ、ならびに主表面１０Ａを覆うように酸化膜３０が形成される。
次に、工程（Ｓ５０）として、窒素原子導入工程が実施される。この工程（Ｓ５０）では、窒素原子を含むガスを含有する雰囲気中において基板１０を加熱することにより、酸化膜３０と基板１０を構成する炭化珪素との界面を含む領域に窒素原子が導入される。この工程（Ｓ５０）は必須の工程ではないが、これを実施することにより、酸化膜３０と基板１０を構成する炭化珪素との界面を含む領域に存在する界面準位を低減することができる。そのため、界面準位の存在に起因したチャネル移動度の低下を抑制することができる。窒素原子を含むガスとしては、たとえばＮＯ（一酸化炭素）、ＮＯ２（二酸化窒素）およびＮ２Ｏ（亜酸化窒素）などが用いられてもよい。また、この工程（Ｓ５０）では、上述のように窒素原子を含むガスを含有する雰囲気中において基板１０を加熱した後、たとえばアルゴン雰囲気中において基板１０をさらに加熱してもよい。
【００７３】
次に、工程（Ｓ６０）として、ドレイン電極形成工程が実施される。この工程（Ｓ６０）では、図８を参照して、炭化珪素基板１１において、ドリフト領域１２が形成される側とは反対側の一方の主表面上に、たとえばＮｉからなる膜が形成される。その後、合金加熱処理が施され、上記Ｎｉからなる膜の少なくとも一部がシリサイド化されることにより、ドレイン電極７０が形成される。
【００７４】
次に、工程（Ｓ７０）として、ゲート電極形成工程が実施される。この工程（Ｓ７０）では、たとえばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、トレンチ２０内を充填するように、不純物が添加されたポリシリコン膜が形成される。これにより、酸化膜３０上に接触するようにゲート電極４０が形成される。
【００７５】
次に、工程（Ｓ８０）として、層間絶縁膜形成工程が実施される。この工程（Ｓ８０）では、たとえばＰ（Ｐｌａｓｍａ）−ＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜５０が、ゲート電極４０および酸化膜３０を覆うように形成される。
【００７６】
次に、工程（Ｓ９０）として、ソース電極形成工程が実施される。この工程（Ｓ９０）では、図９を参照して、まず、ソース電極６０を形成すべき領域において、層間絶縁膜５０および酸化膜３０が除去され、ソース領域１４およびコンタクト領域１５が露出した領域が形成される。そして、ドレイン電極７０と同様に、当該領域にたとえばＮｉからなる膜が形成され、当該膜の少なくとも一部がシリサイド化されることにより、ソース電極６０が形成される。
【００７７】
次に、工程（Ｓ１００）として、ソース配線形成工程が実施される。この工程（Ｓ１００）では、図１を参照して、たとえば蒸着法によりＡｌなどの導電体からなるソース配線８０が、ソース電極６０上に接触するように形成される。以上の工程（Ｓ１０）〜（Ｓ１００）を実施することによりＭＯＳＦＥＴ１が製造され、本実施の形態に係る半導体装置の製造方法が完了する。以上のように、本実施の形態に係る半導体装置の製造方法によれば、チャネル移動度の低下およびパンチスルーの発生を抑制しつつ、ＭＯＳＦＥＴ１を効率的に製造することができる。
【００７８】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７９】
本発明の半導体装置およびその製造方法は、チャネル移動度の低下およびパンチスルーの発生を抑制しつつ、効率的に製造することが要求される半導体装置、およびその製造方法において特に有利に適用され得る。
【符号の説明】
【００８０】
１  ＭＯＳＦＥＴ、１０  基板、１０Ａ  主表面、１１  炭化珪素基板、１２  ドリフト領域、１２Ａ  接触面、１３  ボディ領域、１３Ａ  内部領域、１４  ソース領域、１５  コンタクト領域、１６  炭化珪素層、１７  マスク層、２０  トレンチ、２０Ａ  側壁面、２０Ｂ  底面、３０  酸化膜、４０  ゲート電極、５０  層間絶縁膜、６０  ソース電極、７０  ドレイン電極、８０  ソース配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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