(57)【特許請求の範囲】
【請求項１】
トランス駆動のＦＥＴスイッチング駆動回路において、
トランスの出力側に直列接続されたコンデンサと、
前記トランスと前記コンデンサとの直列接続に対して、並列に接続された少なくとも一つのダイオードとを備え、
前記トランスと前記コンデンサとの直列接続に対して、並列に接続され、互いに逆極性に接続された一組のダイオードを備え、
前記トランスと前記コンデンサとの直列接続に対して、並列に接続され、互いに逆極性に並列接続された一組のダイオードを備える
ことを特徴とするＦＥＴスイッチング駆動回路。
【請求項２】
請求項１に記載のトランス駆動のＦＥＴスイッチング駆動回路において、
前記トランスと前記コンデンサとの直列接続に対して並列に接続された前記ダイオードは、整流ダイオードと、前記整流ダイオードと逆極性に直列接続されたツェナーダイオードと、である
ことを特徴とするトランス駆動のＦＥＴスイッチング駆動回路。
【請求項３】
請求項１または請求項２に記載のトランス駆動のＦＥＴスイッチング駆動回路を備える
ことを特徴とするインバータ。
【請求項４】
請求項１または請求項２に記載のトランス駆動のＦＥＴスイッチング駆動回路を備える
ことを特徴とする電源装置。
【請求項５】
請求項１または請求項２に記載のトランス駆動のＦＥＴスイッチング駆動回路を備える
ことを特徴とするブースト回路。
【請求項６】
請求項１または請求項２に記載のトランス駆動のＦＥＴスイッチング駆動回路を備える
ことを特徴とするステップダウン回路。
【請求項７】
請求項１または請求項２に記載のトランス駆動のＦＥＴスイッチング駆動回路を備える
ことを特徴とする同期整流のスイッチングレギュレータ。
【請求項８】
請求項２に記載のトランス駆動のＦＥＴスイッチング駆動回路を動作させる方法であって、
前記ツェナーダイオードの電圧設定値を変更することにより、ＦＥＴのゲートオン電圧値を調整する
ことを特徴とするトランス駆動のＦＥＴスイッチング駆動回路の動作方法。
【請求項９】
請求項８に記載のトランス駆動のＦＥＴスイッチング駆動回路の動作方法において、
駆動されるＦＥＴはＪＦＥＴまたはＭＯＳＦＥＴである
ことを特徴とするトランス駆動のＦＥＴスイッチング駆動回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートバイアス電圧値が駆動電圧波形のデューティー大小に依存して変化しないＦＥＴスイッチング駆動回路等及びその動作方法に関する。
【背景技術】
【０００２】
下記引用文献１には、一次側スイッチングコンバータとして、フルブリッジ結合方式による電流共振形コンバータに対して、部分共振電圧回路を組み合わせた構成を採用し、電流共振形コンバータを形成する各スイッチング素子に対するスイッチング駆動方式としては他励式を採用したスイッチング電源回路が開示されている。
【０００３】
引用文献１によれば、スイッチング素子をスイッチング駆動する場合に、１つのドライブ信号生成回路により、互いに１８０°の位相差を有するとされるハイサイド用の第１のドライブ信号と、ローサイド用の第２のドライブ信号とを生成するようにされる。
【０００４】
そして、第１のドライブ信号を利用して、一方の同じオン／オフタイミングの組となるべき、第１のハーフブリッジ回路のハイサイドのスイッチング素子と、第２のハーフブリッジ回路のローサイドのスイッチング素子とをスイッチング駆動するようにしている。
【０００５】
また、第２のドライブ信号を利用して、他方の同じオン／オフタイミングの組となるべき、第１のハーフブリッジ回路のローサイドのスイッチング素子と、第２のハーフブリッジ回路のハイサイドのスイッチング素子とをスイッチング駆動するようにしている。
【０００６】
このような構成により引用文献１においては、第１のドライブ信号及び第２のドライブ信号を基として、それぞれ、同じオン／オフタイミングの組となるべき２本のスイッチング素子を駆動することが可能となる。
【０００７】
従って、第１のドライブ信号と第２のドライブ信号を生成するためのドライブ信号生成回路としては１系統でよいことになる。そして、このドライブ信号生成回路がＩＣとされる場合には、１つのＩＣによりフルブリッジ結合された４本のスイッチング素子を適正にスイッチング駆動することが可能となることが引用文献１に示されている。
【０００８】
上述のように、１つのＩＣで４本のスイッチング素子をスイッチング駆動することになるから、その分、電源回路としての回路基板サイズの小型軽量化及びコストダウンを図ることができ、ＩＣの数が削減されるのに伴って、ＩＣに接続すべき外付け部品や周辺部品の点数も削減されることになるため、回路基板サイズの小型軽量化及びコストダウンの効果は促進され、ＩＣの数が削減された分、ＩＣにおける電力消費も低減するから、これまでより低消費電力の電源回路が得られることが開示されている。
【０００９】
また、下記引用文献２には、スイッチング電源装置に使用されるゲートドライブ回路のデットタイム調整技術に関する技術思想であって、ゲート信号制御回路内で設定しないでもデッドタイムをゲートドライブ回路内で調整でき、デッドタイムの値をターンオフ、ターンオンの特性が変化した場合にも適正な値とすることができ、電源効率を向上させることのできるゲートドライブ回路を提供することを目的とした発明が記載されている。
【００１０】
引用文献２によれば、電力を変換・調整するために第１スイッチング素子及び第２スイッチング素子を有する共振型スイッチング電源装置において、第１スイッチング素子または第２スイッチング素子のスイッチングによる共振電流が流れる期間中、第１スイッチング素子または第２スイッチング素子のゲート・ドレイン間容量に分流した共振電流により、第１スイッチング素子または第２スイッチング素子のゲート・ソース間電圧がオン閾値電圧より小さくなるようにゲート・ドレイン間容量とゲート抵抗の値を設定したスイッチング電源装置とすることにより、ゲート信号制御回路内で設定しなくてもデッドタイムをゲートドライブ回路内で調整でき、デッドタイムの値をターンオフ、ターンオンの特性が変化した場合にも適正な値とすることができ、効率を向上させることのできるゲートドライブ回路を実現できることが記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−０７２９１８号公報
【特許文献２】特開２０１０−０２８９６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
従来、トランス式のＦＥＴ駆動回路は、ＦＥＴ駆動電圧の正負電圧レベルが、一次側／２次側電圧波形のデューティーに依存して変化していた。このため、ＦＥＴのゲートオン電圧値の変化に対応して、オン抵抗値も異なるものとなるので、ゲートオン時の電力損失も増大する傾向にあった。また、接合型ＦＥＴ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ  ＦＥＴ）やＭＯＳＦＥＴ（エンハンスメントタイプまたは／及びデプレッションタイプ）の駆動が困難であった。
【００１３】
本発明は、上述した問題点に鑑み為された発明であって、ゲートバイアス電圧値が駆動電圧波形のデューティー大小に依存して変化しないＦＥＴスイッチング駆動回路等及びその動作方法を実現することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のＦＥＴスイッチング駆動回路は、トランス駆動のＦＥＴスイッチング駆動回路において、トランスの出力側に直列接続されたコンデンサと、トランスとコンデンサとの直列接続に対して、並列に接続された少なくとも一つのダイオードとを備えることを特徴とする。
【００１５】
また、本発明のＦＥＴスイッチング駆動回路は、好ましくはトランスとコンデンサとの直列接続に対して、並列に接続され、互いに逆極性に接続された一組のダイオードを備えることを特徴とする。
【００１６】
また、本発明のＦＥＴスイッチング駆動回路は、さらに好ましくはトランスとコンデンサとの直列接続に対して、並列に接続され、互いに逆極性に並列接続された一組のダイオードを備えることを特徴とする。
【００１７】
また、本発明のＦＥＴスイッチング駆動回路は、さらに好ましくはトランスとコンデンサとの直列接続に対して、並列に接続され、互いに逆極性に直列接続された一組のダイオードを備えることを特徴とする。
【００１８】
また、本発明のＦＥＴスイッチング駆動回路は、さらに好ましくはトランスとコンデンサとの直列接続に対して並列に接続されたダイオードは、整流ダイオードと、整流ダイオードと逆極性に直列接続されたツェナーダイオードと、であることを特徴とする。
【００１９】
また、本発明のインバータは、上述のいずれかに記載のトランス駆動のＦＥＴスイッチング駆動回路を備えることを特徴とする。
【００２０】
また、本発明の電源装置は、上述のいずれかに記載のトランス駆動のＦＥＴスイッチング駆動回路を備えることを特徴とする。
【００２１】
また、本発明のブースト回路は、上述のいずれかに記載のトランス駆動のＦＥＴスイッチング駆動回路を備えることを特徴とする。
【００２２】
また、本発明のステップダウン回路は、上述のいずれかに記載のトランス駆動のＦＥＴスイッチング駆動回路を備えることを特徴とする。
【００２３】
また、本発明の同期整流のスイッチングレギュレータは、上述のいずれかに記載のトランス駆動のＦＥＴスイッチング駆動回路を備えることを特徴とする。
【００２４】
また、本発明のトランス駆動のＦＥＴスイッチング駆動回路の動作方法は、上述のトランス駆動のＦＥＴスイッチング駆動回路を動作させる方法であって、ツェナーダイオードの電圧設定値を変更することにより、ＦＥＴのゲートオン電圧値を調整することを特徴とする。
【００２５】
また、本発明のトランス駆動のＦＥＴスイッチング駆動回路の動作方法は、好ましくは駆動されるＦＥＴがＪＦＥＴまたはＭＯＳＦＥＴであることを特徴とする。
【発明の効果】
【００２６】
ゲートバイアス電圧値が駆動電圧波形のデューティー大小に依存して変化しないことにより、オン抵抗を低減させて損失を低減したＦＥＴスイッチング駆動回路等及びその動作方法を実現できる。
【図面の簡単な説明】
【００２７】
【図１】第一の実施形態のトランス駆動のＦＥＴスイッチング駆動回路の構成概要を説明する概念図である。
【図２】図１に示すトランス駆動のＦＥＴスイッチング駆動回路の駆動電圧波形等について、（ａ）デューティーが狭い場合と（ｂ）デューティーが広い場合とを比較して説明する図である。
【図３】（ａ）は図１に示す第一の実施形態のトランス駆動のＦＥＴスイッチング駆動回路との比較のために従来の回路例を説明する図であり、（ｂ）は（ａ）に示す従来の回路例においてデューティーが狭い場合についてゲートオン電圧波形を説明する図であり、（ｃ）は（ａ）に示す従来の回路例においてデューティーが広い場合についてゲートオン電圧波形を説明する図である。
【図４】（ａ）は図１に示す第一の実施形態のトランス駆動のＦＥＴスイッチング駆動回路１０００との比較のために従来の他の回路例を説明する図であり、（ｂ）はＰＷＭ等の生成されたパルス信号ＳとＣｉｓｓの電圧Ｖ０との関係を説明する図であり、（ｃ）は図４（ａ）に示す従来の他の回路例においてデューティーが広い場合についてゲートオン電圧波形を説明する図であり、（ｄ）は図４（ａ）に示す従来の他の回路例においてデューティーが狭い場合についてゲートオン電圧波形を説明する図である。
【図５】（ａ）は第二の実施形態のトランス駆動のＦＥＴスイッチング駆動回路の構成概要を説明する概念図であり、（ｂ）は図５（ａ）に示すトランス駆動のＦＥＴスイッチング駆動回路のトランスＴの電圧波形についてデューティーが５０％を典型例として説明する図であり、（ｃ）はコンデンサ（Ｃ２）２１０の電圧について説明する図であり、（ｄ）はＣｉｓｓへの出力電圧（すなわちゲートオン駆動電圧）について説明する図である。
【図６】（ａ）は図５に示す第二の実施形態のトランス駆動のＦＥＴスイッチング駆動回路の電圧波形のデューティーが広い場合について説明する図であり、（ｂ）は図５に示す第二の実施形態のトランス駆動のＦＥＴスイッチング駆動回路の電圧波形のデューティーが狭い場合について説明する図である。
【図７】（ａ）は第三の実施形態のトランス駆動のＦＥＴスイッチング駆動回路３０００の構成概要を説明する概念図であり、（ｂ）は図７（ａ）に示すトランス駆動のＦＥＴスイッチング駆動回路３０００のトランスＴ（但し巻線比Ｎ＝１）の電圧波形についてデューティーが５０％を典型例として説明する図であり、（ｃ）はコンデンサ（Ｃ２）３１０の電圧について説明する図であり、（ｄ）はＣｉｓｓへの出力電圧（すなわちゲートオン駆動電圧）について説明する図である。
【図８】（ａ）は図７に示す第三の実施形態のトランス駆動のＦＥＴスイッチング駆動回路の電圧波形のデューティーが広い場合について説明する図であり、（ｂ）は図７に示す第三の実施形態のトランス駆動のＦＥＴスイッチング駆動回路の電圧波形のデューティーが狭い場合について説明する図である。
【図９】（ａ）は、第四の実施形態のトランス駆動のＦＥＴスイッチング駆動回路の構成概要を説明する概念図である。（ｂ）は図９（ａ）に示すトランス駆動のＦＥＴスイッチング駆動回路のトランスＴ（但し巻線比Ｎ＝１）の電圧波形についてデューティーが５０％を典型例として説明する図であり、（ｃ）はコンデンサ（Ｃ２）４１０の電圧について説明する図であり、（ｄ）はＣｉｓｓへの出力電圧（すなわちゲートオン駆動電圧）Ｖ０について説明する図である。
【図１０】第一の実施形態のトランス駆動のＦＥＴスイッチング駆動回路乃至第四の実施形態のトランス駆動のＦＥＴスイッチング駆動回路のいずれかでドライブ駆動が可能な接合型ＦＥＴ（ＪＦＥＴ）とＭＯＳＦＥＴ（エンハンスメント、デプレション）の特性について説明する概念図であり、（ａ）がＮ型ＦＥＴ特性を説明し、（ｂ）がＰ型ＦＥＴ特性を説明する図である。
【図１１】トランス駆動のスイッチングレギュレータを典型例とする、駆動電圧が一定となる正電圧及びその反転電圧が容易に得られる回路例を説明する図である。
【図１２】第五の実施形態のトランス駆動のＦＥＴスイッチング駆動回路の構成概要を説明する概念図である。
【図１３】図１２に示すトランス駆動のＦＥＴスイッチング駆動回路の駆動電圧波形等についてデューティーが５０％である場合を典型例として説明する図である。
【図１４】図１２に示すトランス駆動のＦＥＴスイッチング駆動回路の駆動電圧波形等についてデューティーが広い場合（ａ）とデューティーが狭い場合（ｂ）とを比較して説明する図である。
【図１５】応用回路例を説明する回路概念図である。
【図１６】応用回路例を説明する回路概念図である。
【図１７】応用回路例を説明する回路概念図である。
【発明を実施するための形態】
【００２８】
実施形態で説明するトランス駆動のＦＥＴスイッチング駆動回路は、トランスの二次側（出力側）にコンデンサをトランスと直列に挿入するとともに、正電圧設定用のツェナーダイオードと負電圧設定用のツェナーダイオードとをトランス及びコンデンサに対して並列接続する。
【００２９】
これにより、トランス駆動のＦＥＴスイッチング駆動回路は、ドライブ波形（駆動波形）のデューティーに依存することなく、ＦＥＴのゲートバイアス電圧を所望の電圧値に一定に維持することができる。また、トランス駆動のＦＥＴスイッチング駆動回路は、各種スイッチング電源装置やスイッチ回路、ブースト回路、ステップダウン回路、同期整流のスイッチングレギュレータ、インバータ等に応用展開が可能である。
【００３０】
従来、トランス式ＦＥＴ駆動回路は、波形のデューティーに依存して、ドライブ電圧の正負電圧レベル、すなわち駆動対象となるＦＥＴのゲートバイアス電圧値が変化していた。このため、ゲートのオン抵抗が増大することとなり、これに伴い電力損失も増大する傾向にあった。さらに、エンハンスタイプの素子（接合型、デプレッション）を駆動する容易な回路構成とすることが困難であった。
【００３１】
実施形態で説明するトランス駆動のＦＥＴスイッチング駆動回路は、デューティー比を変化させてもゲートバイアス電圧を一定に維持することが可能であり、ゲートのオン抵抗の増大を抑制し一定にできる。また、ツェナーダイオードの設定調整により、バイアス電圧を比較的容易に所望値に設定することが可能である。
【００３２】
また、実施形態で説明するトランス駆動のＦＥＴスイッチング駆動回路は、Ｊ−ＦＥＴ（接合型）ＭＯＳＦＥＴやエンハンスタイプの素子（デプレッション）の駆動が比較的シンプルかつ容易な回路構成で実現できる。
【００３３】
（第一の実施形態）
図１は、第一の実施形態のトランス駆動のＦＥＴスイッチング駆動回路１０００の構成概要を説明する概念図である。図１に示すように、ＦＥＴスイッチング駆動回路１０００は、トランスＴの二次側に直列に挿入されたコンデンサ（Ｃ２）１１０と、トランスＴ及びコンデンサ（Ｃ２）１１０に対して並列に挿入されたダイオ−ド（Ｄ１）１２０とツェナーダイオード（ＺＤ１）１４０を備える。
【００３４】
図１から理解できるように、ダイオ−ド（Ｄ１）１２０とツェナーダイオード（ＺＤ１）１４０とは直列にかつ逆極性に接続される。また、ＦＥＴスイッチング駆動回路１０００は、トランスＴ及びコンデンサ（Ｃ２）１１０に対して並列に挿入されたダイオ−ド（Ｄ２）１３０とツェナーダイオード（ＺＤ２）１５０を備える。
【００３５】
図１から理解できるように、ダイオ−ド（Ｄ２）１３０とツェナーダイオード（ＺＤ２）１５０とは直列にかつ逆極性に接続される。また、ダイオ−ド（Ｄ１）１２０とダイオ−ド（Ｄ２）１３０とは逆向きに接続され、ツェナーダイオード（ＺＤ１）１４０とツェナーダイオード（ＺＤ２）１５０とは逆向きに接続される。
【００３６】
図１に示すトランス駆動のＦＥＴスイッチング駆動回路１０００において、コンデンサ（Ｃ２）１１０は、二次側の直流成分をカットする直流カット用コンデンサである。また、ツェナーダイオード（ＺＤ１）１４０は、駆動対象ＦＥＴ１６０のゲートバイアスのうち負電圧を設定するための負電圧設定ツェナーダイオードである。また、ツェナーダイオード（ＺＤ２）１５０は、駆動対象となるＦＥＴ１６０のゲートバイアスのうち正電圧を設定するための正電圧設定ツェナーダイオードである。
【００３７】
上述した構成により、ＦＥＴ１６０のゲート−ソース間に印加される駆動ドライブ電圧は、トランスＴの一次側・二次側における波形デューティーに関係なく、ツェナーダイオード（ＺＤ１）１４０または／及びツェナーダイオード（ＺＤ２）１５０により設定された電圧値に依存して一定電圧となる。
【００３８】
図２は、図１に示すトランス駆動のＦＥＴスイッチング駆動回路１０００の駆動電圧波形等についてデューティーが狭い場合（ａ）とデューティーが広い場合（ｂ）とを比較して説明する図である。図２においては、典型例として、ツェナーダイオード（ＺＤ１）１４０をショート（短絡）し、ツェナーダイオード（ＺＤ２）１５０をオープン（開放）した場合について説明している。
【００３９】
図２に示すように、トランスＴの巻線比が１であると、トランスＴの一次側の電圧Ｖ１と二次側の励起電圧Ｖ２とは等しくなる（Ｖ１＝Ｖ２）。また、励起電圧Ｖ２のピーク間Ｅは、正側の電圧ＶＡと負側の電圧ＶＢとの和となる。また、図２（ａ）に示すように、デューティーが狭い場合には、コンデンサ（Ｃ２）１１０の電圧ＶＣ２はＶＢとなる。一方、図２（ｂ）に示すように、デューティーが広い場合には、コンデンサ（Ｃ２）１１０の電圧ＶＣ２は、デューティーが狭い場合よりも大きな値のＶＢとなる。
【００４０】
従って、ＦＥＴを駆動する電圧として出力されるドライブ電圧Ｖ３の波形は、トランスＴの電圧デューティーが広い場合には広いデューティーとなり、トランスＴの電圧デューティーが狭い場合には狭いデューティーとなるものの、そのピーク値、すなわちＦＥＴ１６０のゲートオン電圧は、デューティーが広い場合でもデューティーが狭い場合でも常に正側を一定電圧値とすることができる。
【００４１】
また、図２から理解できるように、ＦＥＴ１６０の駆動電圧の負側の電圧値は、ダイオ−ド（Ｄ１）１２０による電圧降下に対応する負電圧値となる。図２においては、ツェナーダイオード（ＺＤ１）１４０をショート（短絡）し、ツェナーダイオード（ＺＤ２）１５０をオープン（開放）した場合について説明したが、これに限定されるものではなく、ツェナーダイオード（ＺＤ１）１４０をオープン（開放）し、ツェナーダイオード（ＺＤ２）１５０をショート（短絡）してもよい。また、ツェナーダイオード（ＺＤ１）１４０とツェナーダイオード（ＺＤ２）１５０との降伏電圧値を任意の値に適宜選択または可変設定することにより、ＦＥＴ１６０のゲートオン電圧について、正側と負側とのそれぞれについて一定値に安定させることが可能となり、デューティー比に依存しないゲートオン電圧とできる。
【００４２】
図３（ａ）は、図１に示す第一の実施形態のトランス駆動のＦＥＴスイッチング駆動回路１０００との比較のために従来の回路例を説明する図である。また、図３（ｂ）は、図３（ａ）に示す従来の回路例においてデューティーが狭い場合についてゲートオン電圧波形を説明する図であり、図３（ｃ）は、図３（ａ）に示す従来の回路例においてデューティーが広い場合についてゲートオン電圧波形を説明する図である。
【００４３】
図３（ｂ）に示すようにパルスの周期（一周期を基準として１として示す）に対してパルス幅Ｄが比較的小さくデューティーが狭い場合には、ＦＥＴのゲートオン電圧Ｖ３は比較的大きくなる。一方、図３（ｃ）に示すようにパルスの周期に対してパルス幅Ｄが比較的大きくデューティーが広い場合には、ＦＥＴのゲートオン電圧Ｖ３は比較的小さくなる。
【００４４】
すなわち、ＦＥＴの駆動電圧は平均値（図３（ｂ）（ｃ）における面積）で動作するため、従来回路例ではデューティーが広いか狭いかに依存して面積が一定となるように、そのピーク値が変動する。このため、ＦＥＴのゲートオン電圧値（ピーク値で動作）が変動することとなり、予期せぬゲートオン抵抗の増大や予期せぬ損失の増大を招来していた。なお、図３においてもトランスＴの巻線比ｎ＝１とし、トランスＴの一次側電圧Ｖ１と二次側励起電圧Ｖ２とが等しいものとして例示的に説明している。
【００４５】
また、図４（ａ）は図１に示す第一の実施形態のトランス駆動のＦＥＴスイッチング駆動回路１０００との比較のために従来の他の回路例を説明する図である。また、図４（ｂ）はＰＷＭ等により生成されたパルス信号ＳとＣｉｓｓの電圧Ｖ０との関係を説明する図であり、図４（ｃ）は図４（ａ）に示す従来の他の回路例においてデューティーが広い場合についてゲートオン電圧波形を説明する図であり、図４（ｄ）は図４（ａ）に示す従来の他の回路例においてデューティーが狭い場合についてゲートオン電圧波形を説明する図である。
【００４６】
図４においてＣｉｓｓはいわゆる見かけ上のトランジスタへの入力容量であり、ゲート−ソース間容量Ｃｇｓとゲート−ドレイン間容量Ｃｇｄとを加算した値である。ゲート−ソース間容量Ｃｇｓとゲート−ドレイン間容量Ｃｇｄとは、主にチップサイズとシリコンゲート酸化膜の厚さに依存して決まる値であり温度依存性は低いことが知られている。
【００４７】
また、入力容量Ｃｉｓｓは、例えばパワーＭＯＳＦＥＴのドライブ回路の設計において、ドライブ損失や入力容量を充電するために必要なピークラッシュ電流を計算する場合に用いられることもある。
【００４８】
図４（ｂ）に示すように、例えばデューティー比５０％である場合には正電圧Ｖと負電圧（Ｅ−Ｖ）とは等しくなる。また、駆動電圧の正側ピーク電圧をＶ、負側ピーク電圧を（Ｅ−Ｖ）、すなわちピークトゥーピークを「Ｅ」としてこれを基準とすれば、図４（ｃ）に示すようにデューティーが広い場合には正側ピーク電圧が小さくなり負側ピーク電圧が大きくなり、図４（ｄ）に示すようにデューティーが狭い場合には正側ピーク電圧が大きくなり負側ピーク電圧が小さくなり、すなわちデューティーに依存してゲートオン電圧が変動する。
【００４９】
図４においては、Ｖ・Ｄ＝（Ｅ−Ｖ）・（１−Ｄ）との関係が成立するので、これをＶについて解けば、Ｖ＝Ｅ（１−Ｄ）との関係式が導出されて、ＦＥＴの駆動電圧であるゲートオン電圧のピーク値は、デューティーに依存することが理解できる。一方、図１に示したように、第一の実施形態のトランス駆動のＦＥＴスイッチング駆動回路１０００は、正側においても負側においてもゲートオン電圧を最適な一定値に設定することが可能であるので、ゲートオン動作を安定化させるとともにゲートオン損失の増大を抑制することが可能となる。
【００５０】
（第二の実施形態）
図５（ａ）は、第二の実施形態のトランス駆動のＦＥＴスイッチング駆動回路２０００の構成概要を説明する概念図である。図５（ｂ）は図５（ａ）に示すトランス駆動のＦＥＴスイッチング駆動回路２０００のトランスＴの電圧波形についてデューティーが５０％を典型例として説明する図であり、図５（ｃ）はコンデンサ（Ｃ２）２１０の電圧ＶＣ２について説明する図であり、図５（ｄ）はＣｉｓｓへの出力電圧（すなわちゲートオン駆動電圧）Ｖ０について説明する図である。
【００５１】
図５に示すように、ＦＥＴスイッチング駆動回路２０００は、トランスＴの二次側に直列に挿入されたコンデンサ（Ｃ２）２１０と、トランスＴ及びコンデンサ（Ｃ２）２１０に対して並列に挿入されたダイオ−ド（Ｄ１）２２０とを備える。
【００５２】
図５（ａ）においては、ダイオ−ド（Ｄ１）２２０が紙面下方にアノード電極、紙面上方にカソード電極となるように接続されているが、これに限定されることはなく逆極性に接続してもよい。
【００５３】
図５（ａ）と図５（ｂ）とに示すように、トランスＴの巻線比Ｎ＝１とすれば、トランスＴの一次側電圧Ｖ１と二次側励起電圧Ｖ２とは等しくなる（Ｖ１＝Ｖ２）。またこの場合には図５（ｃ）に示すように、コンデンサ（Ｃ２）２１０の両端電圧ＶＣ２は、（Ｅ−Ｖ−ＶＤ１）で一定となる。ここで、ＶＤ１は、ダイオ−ド（Ｄ１）２２０による電圧降下に対応する電圧値である。
【００５４】
また、図５（ｄ）から理解できるように、Ｃｉｓｓへの出力電圧をＶ０として、正側ピーク値は（Ｅ−ＶＤ１）であり、負側ピーク値としてはＶＤ１となり、ピークトゥーピーク値Ｅは、トランスＴの電圧（Ｖ１＝Ｖ２）とＣｉｓｓへの出力電圧であるＶ０とで、等しいものとなる。
【００５５】
図６（ａ）は図５に示す第二の実施形態のトランス駆動のＦＥＴスイッチング駆動回路２０００の電圧波形のデューティーが広い場合について説明する図であり、（ｂ）は図５に示す第二の実施形態のトランス駆動のＦＥＴスイッチング駆動回路２０００の電圧波形のデューティーが狭い場合について説明する図である。
【００５６】
図６に示すようにデューティーが広い場合には、トランスＴの一次側電圧Ｖ１（すなわち二次側励起電圧Ｖ２に同じ）は、ピークトゥーピークをＥとして正側にＶ、負側に（Ｅ−Ｖ）として生じる。
【００５７】
また、図６から理解できるように、コンデンサ（Ｃ２）２１０の両端電圧ＶＣ２は、（Ｅ−Ｖ−ＶＤ１）として示される。ここで、ＶＤ１はダイオ−ド（Ｄ１）２２０による電圧降下に対応する電圧値である。デューティーが広い場合には、狭い場合に比較して、コンデンサ（Ｃ２）２１０の両端電圧ＶＣ２は高くなる。
【００５８】
また、図６（ａ），（ｂ）の対比から理解できるように、デューティーが広い場合においても狭い場合においても、Ｃｉｓｓへの出力電圧Ｖ０の正側ピーク値は常に一定であり、損失を低減しかつ安定したゲートオン駆動が可能となる。このように、本実施形態においては、駆動パルス電圧を一定に維持することができる。
【００５９】
（第三の実施形態）
図７（ａ）は、第三の実施形態のトランス駆動のＦＥＴスイッチング駆動回路３０００の構成概要を説明する概念図である。図７（ｂ）は図７（ａ）に示すトランス駆動のＦＥＴスイッチング駆動回路３０００のトランスＴ（但し巻線比Ｎ＝１）の電圧波形についてデューティーが５０％を典型例として説明する図であり、図７（ｃ）はコンデンサ（Ｃ２）３１０の電圧ＶＣ２について説明する図であり、図７（ｄ）はＣｉｓｓへの出力電圧（すなわちゲートオン駆動電圧）Ｖ０について説明する図である。
【００６０】
図７（ａ）に示すように、ＦＥＴスイッチング駆動回路３０００は、トランスＴの二次側に直列に挿入されたコンデンサ（Ｃ２）３１０と、トランスＴ及びコンデンサ（Ｃ２）３１０に対して並列に挿入されたダイオ−ド（Ｄ１）３２０及びツェナーダイオード（ＺＤ２）３３０とを備える。
【００６１】
図７（ａ）から理解できるように、ダイオ−ド（Ｄ１）３２０とツェナーダイオード（ＺＤ２）３３０とは直列にかつ逆極性に接続される。図７（ａ）においては、ダイオ−ド（Ｄ１）３２０が紙面下方にアノード電極紙面上方にカソード電極となるように接続され、ツェナーダイオード（ＺＤ２）３３０が紙面上方にアノード電極紙面下方にカソード電極となるように接続されているが、これに限定されることはなく各々逆極性に接続してもよい。
【００６２】
図７（ａ）と図７（ｂ）とに示すように、トランスＴの巻線比Ｎ＝１とすれば、トランスＴの一次側電圧Ｖ１と二次側励起電圧Ｖ２とは等しくなる。またこの場合には図７（ｃ）に示すように、コンデンサ（Ｃ２）３１０の両端電圧ＶＣ２は、（Ｅ−Ｖ−ＶＤ１−ＶＤ２）で一定となる。ここで、ＶＤ１は、ダイオ−ド（Ｄ１）３２０による電圧降下に対応する電圧値であり、ＶＤ２は、ツェナーダイオード（ＺＤ２）３３０による電圧降下に対応する電圧値である。
【００６３】
また、図７（ｄ）から理解できるように、Ｃｉｓｓへの出力電圧をＶ０として、正側ピーク値は（Ｅ−（ＶＤ１＋ＶＤ２））であり、負側ピーク値としては（ＶＤ１＋ＶＤ２）となり、ピークトゥーピーク値Ｅは、トランスＴの電圧（Ｖ１＝Ｖ２）とＣｉｓｓへの出力電圧であるＶ０とで等しいものとなる。
【００６４】
図８（ａ）は図７に示す第三の実施形態のトランス駆動のＦＥＴスイッチング駆動回路３０００の電圧波形のデューティーが広い場合について説明する図であり、（ｂ）は図７に示す第三の実施形態のトランス駆動のＦＥＴスイッチング駆動回路３０００の電圧波形のデューティーが狭い場合について説明する図である。
【００６５】
図８に示すようにデューティーが広い場合には、トランスＴの一次側電圧Ｖ１（二次側励起電圧Ｖ２に同じ）は、ピークトゥーピークをＥとして正側にＶ、負側に（Ｅ−Ｖ）として生じる。
【００６６】
また、図８から理解できるように、コンデンサ（Ｃ２）３１０の両端電圧ＶＣ２は、（Ｅ−Ｖ−（ＶＤ１＋ＶＤ２））として示される。ここで、ＶＤ１はダイオ−ド（Ｄ１）３２０による電圧降下に対応する電圧値であり、ＶＤ２は、ツェナーダイオード（ＺＤ２）３３０による電圧降下に対応する電圧値である。デューティーが広い場合には、狭い場合に比較して、コンデンサ（Ｃ２）３１０の両端電圧ＶＣ２は高くなる。
【００６７】
また、図８（ａ），（ｂ）の対比から理解できるように、デューティーが広い場合においても狭い場合においても、Ｃｉｓｓへの出力電圧Ｖ０の負側ピーク値は常に一定であり、損失を低減しかつ安定したゲートオン駆動が可能となる。すなわち、本実施形態においては、駆動パルス電圧の負電圧を適切に設定することが可能である。
【００６８】
（第四の実施形態）
図９（ａ）は、第四の実施形態のトランス駆動のＦＥＴスイッチング駆動回路４０００の構成概要を説明する概念図である。図９（ｂ）は図９（ａ）に示すトランス駆動のＦＥＴスイッチング駆動回路４０００のトランスＴ（但し巻線比Ｎ＝１）の電圧波形についてデューティーが５０％を典型例として説明する図であり、図９（ｃ）はコンデンサ（Ｃ２）４１０の電圧ＶＣ２について説明する図であり、図９（ｄ）はＣｉｓｓへの出力電圧（すなわちゲートオン駆動電圧）Ｖ０について説明する図である。
【００６９】
図９（ａ）に示すように、ＦＥＴスイッチング駆動回路４０００は、トランスＴの二次側に直列に挿入されたコンデンサ（Ｃ２）４１０と、トランスＴ及びコンデンサ（Ｃ２）４１０に対して並列に挿入されたツェナーダイオ−ド（ＺＤ１）４２０及びツェナーダイオード（ＺＤ２）４３０とを備える。
【００７０】
図９（ａ）から理解できるように、ツェナーダイオ−ド（ＺＤ１）４２０とツェナーダイオード（ＺＤ２）４３０とは直列にかつ逆極性に接続される。図９（ａ）においては、ツェナーダイオ−ド（ＺＤ１）４２０が紙面上方にアノード電極紙面下方にカソード電極となるように接続され、ツェナーダイオード（ＺＤ２）４３０が紙面下方にアノード電極紙面上方にカソード電極となるように接続されているが、これに限定されることはなく各々逆極性に接続してもよい。
【００７１】
図９（ａ）と図９（ｂ）とに示すように、トランスＴの巻線比Ｎ＝１とすれば、トランスＴの一次側電圧Ｖ１と二次側励起電圧Ｖ２とは等しくなる。またこの場合には図９（ｃ）に示すように、コンデンサ（Ｃ２）４１０の両端電圧ＶＣ２は、Ｖ−（ＶＤ１＋ＶＤ２）となり負側で一定となる。ここで、ＶＤ１は、ツェナーダイオ−ド（ＺＤ１）４２０による電圧降下に対応する電圧値であり、ＶＤ２は、ツェナーダイオード（ＺＤ２）４３０による電圧降下に対応する電圧値である。
【００７２】
また、図９（ｄ）から理解できるように、Ｃｉｓｓへの出力電圧をＶ０として、正側ピーク値は（ＶＤ１＋ＶＤ２）であり、負側ピーク値としてはＥ−（ＶＤ１＋ＶＤ２）となり、ピークトゥーピーク値Ｅは、トランスＴの電圧とＣｉｓｓへの出力電圧Ｖ０とで等しいものとなる。すなわち、本実施形態においては、ＦＥＴ駆動電圧の正電圧及び負電圧を適切に設定することが可能である。
【００７３】
なお、本実施形態において、ツェナーダイオ−ド（ＺＤ１）４２０及びツェナーダイオード（ＺＤ２）４３０との接続向きを各々逆向きとしてもよい。
【００７４】
（応用例１）
図１０は、上述した第一の実施形態のトランス駆動のＦＥＴスイッチング駆動回路１０００乃至第四の実施形態のトランス駆動のＦＥＴスイッチング駆動回路４０００のいずれかでドライブ駆動が可能な接合型ＦＥＴ（ＪＦＥＴ）とＭＯＳＦＥＴ（エンハンスメント、デプレション）の特性について説明する概念図であり、（ａ）がＮ型ＦＥＴ特性を説明し、（ｂ）がＰ型ＦＥＴ特性を説明する図である。
【００７５】
本発明においては、ゲートオン電圧を所望の最適値にデューティーに拘わらず一定に維持できることから、図１０に示す種々のＦＥＴに対して、複雑な追加的回路構成を用いることなく、シンプルかつ容易な構成で適切なドライブ駆動を遂行することが可能となる。
【００７６】
（応用例２）
図１１は、トランス駆動のスイッチングレギュレータを典型例とする、駆動電圧が一定となる正電圧及びその反転電圧が容易に得られる回路例を説明する図である。図１１の回路構成を用いれば、二つのＦＥＴ１，ＦＥＴ２に対して、各々デューティーに依存しない一定のゲートオン駆動電圧Ｖ０１，Ｖ０２を供給することが可能となる。
【００７７】
（第五の実施形態）
図１２は、第五の実施形態のトランス駆動のＦＥＴスイッチング駆動回路５０００の構成概要を説明する概念図である。図１２に示すように、ＦＥＴスイッチング駆動回路５０００は、トランスＴの二次側に直列に挿入されたコンデンサ（Ｃ２）５１０と、トランスＴ及びコンデンサ（Ｃ２）５１０に対して並列に挿入されたダイオ−ド（Ｄ１）５２０とツェナーダイオード（ＺＤ２）５４０を備える。
【００７８】
また、図１２から理解できるように、ダイオ−ド（Ｄ１）５２０とツェナーダイオード（ＺＤ２）５４０とは直列にかつ逆極性に接続される。また、ＦＥＴスイッチング駆動回路５０００は、トランスＴ及びコンデンサ（Ｃ２）５１０に対して並列に挿入されたダイオ−ド（Ｄ３）５３０とツェナーダイオード（ＺＤ４）５５０を備える。
【００７９】
また、図１２に示すように、ダイオ−ド（Ｄ３）５３０とツェナーダイオード（ＺＤ４）５５０とは直列にかつ逆極性に接続される。また、ダイオ−ド（Ｄ１）５２０とツェナーダイオード（ＺＤ２）５４０とは直列にかつ逆極性に接続される。また、ダイオ−ド（Ｄ１）５２０とダイオ−ド（Ｄ３）５３０とは逆向きに接続され、ツェナーダイオード（ＺＤ２）５４０とツェナーダイオード（ＺＤ４）５５０とは逆向きに接続される。
【００８０】
図１２に示すトランス駆動のＦＥＴスイッチング駆動回路５０００において、コンデンサ（Ｃ２）５１０は、二次側の直流成分をカットする直流カット用コンデンサである。また、ツェナーダイオード（ＺＤ２）５４０はＣｉｓｓへのバイアスＶ０のうち負電圧を設定するための負電圧設定ツェナーダイオードである。また、ツェナーダイオード（ＺＤ４）５５０は、ＣｉｓｓへのバイアスＶ０のうち正電圧を設定するための正電圧設定ツェナーダイオードである。
【００８１】
ここで、Ｃｉｓｓはいわゆる見かけ上のトランジスタへの入力容量であり、ＦＥＴのゲート−ソース間容量Ｃｇｓとゲート−ドレイン間容量Ｃｇｄとを加算した値である。ゲート−ソース間容量Ｃｇｓとゲート−ドレイン間容量Ｃｇｄとは、主にチップサイズとシリコンゲート酸化膜の厚さに依存して決まる値であり温度依存性は低いことが知られている。
【００８２】
また、入力容量Ｃｉｓｓは、例えばパワーＭＯＳＦＥＴのドライブ回路の設計において、ドライブ損失や入力容量を充電するために必要なピークラッシュ電流を計算する場合に用いられることもある。
【００８３】
上述した構成により、Ｃｉｓｓに印加される電圧Ｖ０は、トランスＴの二次側および二次側における波形デューティーに関係なく、ツェナーダイオード（ＺＤ２）５４０または／及びツェナーダイオード（ＺＤ４）５５０により適切に設定された負電圧・正電圧に依存して一定電圧となる。
【００８４】
図１３は、図１２に示すトランス駆動のＦＥＴスイッチング駆動回路５０００の駆動電圧波形等についてデューティーが５０％である場合を典型例として説明する図である。また、図１３は、ＦＥＴスイッチング駆動回路５０００の基本的な駆動電圧波形である。
【００８５】
具体的には、図１３（ａ）は図１２に示すトランス駆動のＦＥＴスイッチング駆動回路５０００のトランスＴの電圧波形についてデューティーが５０％を典型例として説明する図であり、図１３（ｂ）はコンデンサ（Ｃ２）５１０の電圧ＶＣ２について説明する図であり、図１３（ｃ）はＣｉｓｓへの出力電圧（すなわちゲートオン駆動電圧に対応）Ｖ０について説明する図である。
【００８６】
図１３に示すように、コンデンサ（Ｃ２）５１０の両端電圧ＶＣ２は、ハイサイドが（Ｅ−Ｖ）−（ＶＤ３＋ＶＤ４）となり、ローサイドがＶ−（ＶＤ１＋ＶＤ２）で一定となる。ここで、ＶＤ１は、ダイオ−ド（Ｄ１）５２０による電圧降下に対応する電圧値であり、ＶＤ２は、ツェナーダイオ−ド（ＺＤ２）５４０による電圧降下に対応する電圧値であり、ＶＤ３は、ダイオ−ド（Ｄ３）５３０による電圧降下に対応する電圧値であり、ＶＤ４は、ツェナーダイオ−ド（ＺＤ４）５５０による電圧降下に対応する電圧値である。
【００８７】
また、図１３（ｃ）から理解できるように、Ｃｉｓｓへの出力電圧をＶ０として、正側ピーク値は（ＶＤ３＋ＶＤ４）であり、負側ピーク値としては（ＶＤ１＋ＶＤ２）となり、ピークトゥーピーク値は、トランスＴの電圧のピークトゥーピーク値Ｅに対してＣｉｓｓへの出力電圧であるＶ０のピークトゥーピーク値を、適宜変更することができる。
【００８８】
また、図１４は、図１２に示すトランス駆動のＦＥＴスイッチング駆動回路５０００の駆動電圧波形等についてデューティーが広い場合（ａ）とデューティーが狭い場合（ｂ）とを比較して説明する図である。
【００８９】
図１４に示すように、トランスＴの巻線比がＮ＝１であると、トランスＴの一次側の電圧Ｖ１と二次側の励起電圧Ｖ２とは等しくなる（Ｖ１＝Ｖ２）。また、励起電圧Ｖ２のピーク間電圧Ｅは、正側の電圧Ｖと負側の電圧（Ｅ−Ｖ）との和となる。また、図１４（ａ）に示すように、デューティーが狭い場合には、コンデンサ（Ｃ２）５１０の電圧ＶＣ２は正側ピーク値が（（Ｅ−Ｖ）−（ＶＤ３＋ＶＤ４））となり、負側ピーク値が（Ｖ−（ＶＤ１＋ＶＤ２））となる。
【００９０】
一方、図１４（ｂ）に示すように、デューティーが狭い場合には、コンデンサ（Ｃ２）５１０の電圧ＶＣ２は、デューティーが広い場合よりも小さな値のＶＣ２となる。すなわち、ＶＣ２＝（Ｖ−（ＶＤ１＋ＶＤ２））＋（（Ｅ−Ｖ）−（ＶＤ３＋ＶＤ４）である。
【００９１】
従って、Ｃｉｓｓの印加電圧Ｖ０の波形は、トランスＴの電圧デューティーが広い場合には広いデューティーとなり、トランスＴの電圧デューティーが狭い場合には狭いデューティーとなるものの、そのピーク値は、デューティーが広い場合でもデューティーが狭い場合でも常に正側及び負側を一定電圧値とすることができる。
【００９２】
ここで、図１４において、Ｃｉｓｓへ印加される正側電圧値は（ＶＤ３＋ＶＤ４）であり、Ｃｉｓｓへ印加される負側電圧値は（ＶＤ１＋ＶＤ２）である。但し、ＶＤ１，ＶＤ２，ＶＤ３，ＶＤ４は、各々ダイオ−ド（Ｄ１）５２０，ツェナーダイオード（ＺＤ２）５４０，ダイオ−ド（Ｄ３）５３０，ツェナーダイオード（ＺＤ４）５５０における電圧降下である。
【００９３】
上述したように、トランス駆動のＦＥＴスイッチング駆動回路５０００においては、Ｃｉｓｓへの印加電圧を、パルス幅に関係なく、ダイオード電圧降下値により決定される電圧値のパルスとすることができる。
【００９４】
また、図１４から理解できるように、Ｃｉｓｓへの負側の印加電圧値は、ダイオ−ド（Ｄ１）５２０及びツェナーダイオード（ＺＤ２）５４０による電圧降下に対応する負電圧値となる。また、ツェナーダイオード（ＺＤ２）５４０とツェナーダイオード（ＺＤ４）５５０との降伏電圧値を任意の値に適宜選択または可変設定することにより、Ｃｉｓｓへの印加電圧について、正側と負側とのそれぞれについて一定値に安定させることが可能となり、デューティー比に依存しないＣｉｓｓ印加電圧とできる。
【００９５】
（応用例３）
図１５は、応用回路例１５００を説明する回路概念図である。図１５に示すように、トランスＴの二次側に直列に接続されたコンデンサ１５０１を設けることにより、出力電圧のデューティー依存を解消することが可能となる。
【００９６】
（応用例４）
図１６は、応用回路例１６００を説明する回路概念図である。図１６に示すように、トランスＴの各二次側に直列に接続されたコンデンサ１６０１，１６０２及び、各々並列接続されたダイオード１６０３，１６０４を設けることにより、出力電圧のデューティー依存を解消し、安定した所望の電圧を出力することが可能となる。
【００９７】
（応用例５）
図１７は、応用回路例１７００を説明する回路概念図である。図１７に示すように、トランスＴの二次側に直列に接続されたコンデンサ１７０１及び、並列接続されたシャントレギュレータ１７０２を設けることにより、出力電圧のデューティー依存を解消し、安定した所望の一定電圧を出力することが可能となる。
【００９８】
上述の各実施形態で例示したトランス駆動のＦＥＴスイッチング駆動回路１０００，２０００，３０００，４０００，５０００等は、各実施形態での説明に限定されるものではなく、各実施形態で説明する技術思想の範囲内かつ自明な範囲内で、適宜その構成や動作及び動作方法等を変更することができる。また、説明の便宜上各実施形態ごとに個別に説明しているが、各実施形態の構成を適宜組み合わせて適用し、またその動作も適宜組み合わせてアレンジしてもよい。
【産業上の利用可能性】
【００９９】
本発明のトランス駆動のＦＥＴスイッチング駆動回路は、各種電源やインバータ等の回路の構成として広く適用できる。
【符号の説明】
【０１００】
１０００・・トランス駆動のＦＥＴスイッチング駆動回路、１１０・・コンデンサ（Ｃ２）、１２０・・ダイオ−ド（Ｄ１）、１３０・・ダイオ−ド（Ｄ２）、１４０・・ツェナーダイオード（ＺＤ１）、１５０・・ツェナーダイオード（ＺＤ２）、１６０・・駆動対象ＦＥＴ。
【図１】
0005652921.tif 000002
【図２】
0005652921.tif 000003
【図３】
0005652921.tif 000004
【図４】
0005652921.tif 000005
【図５】
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【図６】
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【図７】
0005652921.tif 000008
【図８】
0005652921.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005652921.tif 000014
【図１４】
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【図１５】
0005652921.tif 000016
【図１６】
0005652921.tif 000017
【図１７】
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