(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層を有する半導体基板（１）と、
前記ドリフト層内に形成された第２導電型のベース領域（４）と、
前記ドリフト層内において、前記ベース領域（４）から離間して形成された第１導電型または第２導電型の第１半導体領域（３）と、
前記ベース領域（４）内に形成された第１導電型の第２半導体領域（５）と、
前記第１半導体領域（３）に接続された第１電極（１１）と、
前記第２半導体領域（５）に接続された第２電極（１０）と、
前記ベース領域（４）の表面にゲート絶縁膜（７）を介して備えられたゲート電極（８）とを有し、
前記第１半導体領域（３）と前記第２半導体領域（５）がメッシュ状に配置したメッシュ構造とされていると共に、前記第１半導体領域（３）を点在させつつ該第１半導体領域（３）の周囲に前記第２半導体領域（５）を配置した上面レイアウトとされ、前記ゲート電極（８）への電圧印加に基づいて前記ベース領域（４）のうち前記ゲート絶縁膜（７）と接する部分にチャネル領域を形成し、前記第１電極（１１）と前記第２電極（１０）との間に電流を流すように構成された横型素子からなるメイン素子（Ｔ１）と、
前記横型素子と同一チップに形成されたセンス素子（Ｔ２、Ｓ１）と、を有する半導体装置のシミュレーション方法であって、
メッシュ状に配置された１つ１つの前記第２半導体領域（５）の種類を当該第２半導体領域（５）が隣接している前記第１半導体領域（３）の数に応じて識別すると共に、点在させられた前記第１半導体領域（３）の１つ１つを１セルとして、各セルの前記第１半導体領域（３）の種類を当該第１半導体領域（３）に隣接している前記第２半導体領域（５）の種類に応じて層別化し、この層別化された種類毎に各セルが同一特性を有しているとして、前記横型素子が層別化された種類毎に異なる特性を有した横型素子を並列接続したシミュレーションモデルを設定してシミュレーションを行うことを特徴とする半導体装置のシミュレーション方法。
【請求項２】
前記層別化された種類毎のセルサイズを当該種類毎のセル数として前記シミュレーションモデルを設定することを特徴とする請求項１に記載の半導体装置のシミュレーション方法。
【請求項３】
前記メイン素子（Ｔ１）を四角形状の中央部が除かれたＯ形状とし、該Ｏ形状の中央に前記センス素子（Ｔ２、Ｓ１）を配置した上面レイアウトとすることを特徴とする請求項１または２に記載の半導体装置のシミュレーション方法。
【請求項４】
前記メイン素子（Ｔ１）を四角形状の一辺に凹部を構成したＵ形状とし、該凹部内に前記センス素子（Ｔ２、Ｓ１）を配置した上面レイアウトとすることを特徴とする請求項１または２に記載の半導体装置のシミュレーション方法。
【請求項５】
前記メイン素子（Ｔ１）を四角形状の一角部を失くしたＬ形状とし、該一角部に前記センス素子（Ｔ２、Ｓ１）を配置した上面レイアウトとすることを特徴とする請求項１または２に記載の半導体装置のシミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳなどの横型素子にて構成されるメイン素子と、このメイン素子に対して隣接配置されるセンス素子とを備えた半導体装置のシミュレーション方法に関するものである。
【背景技術】
【０００２】
従来より、ドレインやソースがメッシュ状（格子状）に配置されたメッシュ構造のＬＤＭＯＳがメイン素子として用いられている温度検出回路やカレントミラー回路では、ＬＤＭＯＳの平面レイアウトが長方形とされるのが一般的である（例えば、特許文献１、２参照）。そして、平面レイアウトが長方形とされたＬＤＭＯＳから所定距離の位置に、センス素子である温度検出素子や電流検出用センス素子が配置される。このように、ＬＤＭＯＳに隣接してセンス素子を配置することで、素子特性のバラツキなどの影響が少なくなるようにしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３０８１９５号公報
【特許文献２】特開平１０−２５６５４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メッシュ構造のＬＤＭＯＳは、トランジスタサイズがドレインの個数に比例することから、ドレイン個数を元にモデル化が成されるが、実際は隣接するソースセルの状態、すなわちドレインと幾つ接しているかという状態により特性差が生じる。このため、すべてのドレインを同じ特性としてシミュレーションを行うと、シミュレーション誤差が生じることになる。特に、小さいサイズのＬＤＭＯＳでは、シミュレーション誤差が顕著になり、設計上の支障になっていた。
【０００５】
また、メイン素子の特性はデバイスのペア性に基づき同一チップ内においてもメイン素子の重心位置（メイン素子の上面形状における重心位置を意味し、長方形状であれば中心位置が重心位置となる）を中心として変化する。このため、センス素子を長方形状のメイン素子に隣接して配置したレイアウトとすると、メイン素子の重心位置からセンス素子の重心位置までの距離が離れ、素子特性にバラツキが生じてしまう。また、温度勾配も発生することになる。したがって、センス素子の特性に誤差、例えば温度検出や電流検出に誤差が生じ、温度検出回路やカレントミラー回路等の設計値との特性誤差（シミュレーション誤差）が顕在化するという問題がある。
【０００６】
本発明は上記点に鑑みて、メッシュ構造の半導体装置において、シミュレーション誤差を抑制し、高精度なシミュレーションが行えるようにすることを第１の目的とする。さらに、センス素子の特性に誤差が生じ難くなるようにすることを第２の目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、メッシュ状に配置された１つ１つの第２半導体領域（５）の種類を当該第２半導体領域（５）が隣接している第１半導体領域（３）の数に応じて識別すると共に、点在させられた第１半導体領域（３）の１つ１つを１セルとして、各セルの第１半導体領域（３）の種類を当該第１半導体領域（３）に隣接している第２半導体領域（５）の種類に応じて層別化し、この層別化された種類毎に各セルが同一特性を有しているとして、層別化された種類毎に異なる特性を有した横型素子を並列接続したシミュレーションモデルを設定してシミュレーションを行うことを特徴としている。
【０００８】
このように、シミュレーションモデルの設定において、点在させられた第１半導体領域（３）をそれに隣接する第２半導体領域（５）の種類別に層別し、層別された種類の数だけ異なる特性の横型素子が存在するものとして扱うようにしている。このため、特性差が加味されたシミュレーションを行うことが可能となり、シミュレーション誤差を抑制でき、高精度なシミュレーションが行えるようにできる。
【０００９】
この場合、請求項２に記載したように、層別化された種類毎のセルサイズを当該種類毎のセル数としてシミュレーションモデルを設定することで、種類毎のセルサイズを規定できる。
【００１０】
請求項３に記載の発明では、メイン素子（Ｔ１）を四角形状の中央部が除かれたＯ形状とし、該Ｏ形状の中央にセンス素子（Ｔ２、Ｓ１）を配置した上面レイアウトとすることを特徴としている。また、請求項４に記載の発明では、メイン素子（Ｔ１）を四角形状の一辺に凹部を構成したＵ形状とし、該凹部内にセンス素子（Ｔ２、Ｓ１）を配置した上面レイアウトとすることを特徴としている。同様に、請求項５に記載の発明では、メイン素子（Ｔ１）を四角形状の一角部を失くしたＬ形状とし、該一角部にセンス素子（Ｔ２、Ｓ１）を配置した上面レイアウトとすることを特徴としている。
【００１１】
これらの上面レイアウトとすることで、素子特性のバラツキを抑制でき、温度勾配も抑制できる。したがって、センス素子（Ｔ２、Ｓ１）の特性の誤差、すなわち電流検出や温度検出の誤差を抑制でき、カレントミラー回路や温度検出回路等の設計値との特性誤差（シミュレーション誤差）を抑制することが可能となる。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態にかかる半導体装置の上面レイアウト図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１に示す半導体装置の回路図である。
【図４】従来の半導体装置の上面レイアウト図である。
【図５】シミュレーションモデルが設定されるＬＤＭＯＳの上面レイアウト例を示した図である。
【図６】図５の上面レイアウト例におけるシミュレーションモデルの設定方法を説明した模式図である。
【図７】シミュレーションモデルの設定方法を示した説明図である。
【図８】モデル化の事例を示した図である。
【図９】本発明の第２実施形態にかかる半導体装置の上面レイアウト図である。
【図１０】従来の半導体装置の上面レイアウト図である。
【図１１】他の実施形態で説明する半導体装置の上面レイアウト図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
図１は、本実施形態にかかる半導体装置の上面レイアウト図である。また、図２は、図１のＡ−Ａ’断面図であり、図３は、図１に示す半導体装置の回路図である。
【００１６】
図１〜図３に示す半導体装置は、メイン素子Ｔ１および電流検出用センス素子Ｔ２が同じ構造のＬＤＭＯＳが備えられたものである。
【００１７】
図１に示すように、メイン素子Ｔ１および電流検出用センス素子Ｔ２を構成するＬＤＭＯＳは同一チップ内に形成されており、図２に示すように、本実施形態ではシリコン等の半導体からなるｎ型半導体基板１に形成されている。ｎ型半導体基板１はドリフト層を構成しており、所定の不純物濃度で構成されている。このｎ型半導体基板１の表面にはＬＯＣＯＳ酸化膜からなる絶縁膜２が形成されている。ｎ型半導体基板１の表層部には、この絶縁膜２と接するように、ｎ型半導体基板１よりも高濃度とされたｎ+型ドレイン領域３が形成されている。
【００１８】
また、ｎ型半導体基板１の表層部には、ｐ型ベース領域４が形成されている。このｐ型ベース領域４は、絶縁膜２の端部近傍で終端しており、部分的に深くされることでディープベースが構成されている。このｐ型ベース領域４の表層部には、絶縁膜２から離間するようにｎ+型ソース領域５が形成されていると共に、ｐ+型コンタクト領域６が形成されている。このｐ+型コンタクト領域６は、ｎ+型ソース領域５を挟んでｎ+型ドレイン領域３の反対側に配置されている。
【００１９】
ｎ+型ソース領域５とｎ+型ドレイン領域３の間に挟まれたｐ型ベース領域４の表面上にはゲート絶縁膜７が配置されており、このゲート絶縁膜７上にドープトＰｏｌｙ−Ｓｉ等で構成されたゲート電極８が備えられている。このような構成により、ゲート電極８の下部に位置するｐ+型ベース領域４の表層部をチャネル領域にすると共に、ｎ型半導体基板１をドリフト層として、ＭＯＳ動作を行うようになっている。
【００２０】
また、ゲート電極８を覆うように層間絶縁膜９が配置され、この層間絶縁膜９上にソース電極１０及びドレイン電極１１がパターニングされている。そして、層間絶縁膜９に形成されたコンタクトホールを介して、ソース電極１０はｎ+型ソース領域５及びｐ+型コンタクト領域６と接続され、ドレイン電極１１はｎ+型ドレイン領域３と接続されている。そして、図示しないが、ソース電極１０及びドレイン電極１１等を覆うようにＳＯＩ基板表面が保護膜等で覆われることでＬＤＭＯＳが構成されている。ＬＤＭＯＳは、メイン素子Ｔ１と電流検出用センス素子Ｔ２の両方において同じ断面構造とされており、図３に示すように、互いのゲート電極８が電気的に接続されると共に互いのｎ+型ドレイン領域３が電気的に接続されることでカレントミラー回路を構成している。そして、メイン素子Ｔ１に流れるドレイン電流を所定比率で減少させた電流を電流検出用センス素子Ｔ２のドレイン電流として流させ、電流検出用センス素子Ｔ２のドレイン電流を検出することで、メイン素子Ｔ１のドレイン電流を検出できる回路構成とされている。
【００２１】
このように構成されたＬＤＭＯＳは、図１に示すように、ｎ+型ドレイン領域３とｎ+型ソース領域５とがメッシュ状（格子状）に配置されたメッシュ構造とされている。そして、本実施形態では、メイン素子Ｔ１を構成するＬＤＭＯＳを四角形状の中央部が除かれたＯ形状（枠状）に構成し、その中央部に電流検出用センス素子Ｔ２を構成するＬＤＭＯＳを配置した上面レイアウト、つまり電流検出用センス素子Ｔ２の周囲をメイン素子Ｔ１で囲んだ構造としている。このような構造により、メイン素子Ｔ１および電流検出用センス素子Ｔ２としてＬＤＭＯＳを備えた半導体装置が構成されている。このような上面レイアウトとすることで、図４に示したような従来の長方形状のメイン素子Ｔ１に隣接して電流検出用センス素子Ｔ２を配置する場合と比較して、メイン素子Ｔ１の重心と電流検出用センス素子Ｔ２の重心との距離を短くすることが可能となる。このため、素子特性のバラツキを抑制でき、温度勾配も抑制できる。したがって、電流検出用センス素子Ｔ２の特性の誤差、本実施形態の場合は電流検出の誤差を抑制でき、カレントミラー回路等の設計値との特性誤差（シミュレーション誤差）を抑制することが可能となる。
【００２２】
なお、図１中においてｎ+型ドレイン領域３は“Ｄ”で表記してあり、ｎ+型ソース領域５は“Ｓ”で表記してある。図２に示すように、ｎ+型ドレイン領域３とｎ+型ソース領域５とは離間して配置されるが、シミュレーションモデルとしては、図１に示すようにメッシュ状とされた各部（各格子）にｎ+型ドレイン領域３とｎ+型ソース領域５のいずれかが配置されたものとしている。
【００２３】
以上のように構成されるＬＤＭＯＳを備えた半導体装置におけるシミュレーション方法について説明する。ただし、メイン素子Ｔ１と電流検出用センス素子Ｔ２の二つが備えられた半導体装置の特性のシミュレーション方法自体はＳＰＩＣＥ等の電気回路シミュレータを用いて従来より行われているものであり、本実施形態では、そのシミュレーションに用いられるシミュレーションモデルの設定方法に特徴があることから、そのシミュレーションモデルの設定方法を説明する。
【００２４】
図５は、シミュレーションモデルが設定されるＬＤＭＯＳの上面レイアウト例（例１〜例３）を示した図である。図６は、図５の上面レイアウト例における本実施形態のシミュレーションモデルの設定方法によりｎ+型ドレイン領域３を層別化したときの状態を示した図である。
【００２５】
図５の例１〜例３に示すように、点在させられたｎ+型ドレイン領域３の周囲にはｎ+型ソース領域５が配置され、ｎ+型ドレイン領域３がｎ+型ソース領域５によって囲まれた状態となる。
【００２６】
従来では、メッシュ状のレイアウトにおいて点在させられた各ｎ+型ドレイン領域３はすべて同じ機能を有するものとして取り扱っている。具体的には、ｎ+型ドレイン領域３の１つ１つを１セルと見なして、セルサイズをセル数（ｎ+型ドレイン領域３の数）で表現し、各セルの特性を同一と想定してモデル化している。このため、図５の例１では、ｎ+型ドレイン領域３が４つであるためセルサイズが４個、例２では、ｎ+型ドレイン領域３が６つであるためセルサイズが６個、ｎ+型ドレイン領域３が９つであるためセルサイズが９個となる。このようなモデル化がメイン素子Ｔ１と電流検出用センス素子Ｔ２とでそれぞれ行われるが、メイン素子Ｔ１も電流検出用センス素子Ｔ２も共に複数の同一セルが備えられたＬＤＭＯＳと見なされていることから、回路図で示した場合には図３に示すような２つのＬＤＭＯＳが並列的に接続されたカレントミラー回路となり、これが従来のシミュレーションモデルとなっている。
【００２７】
これに対して、本実施形態の場合には、従来と同様、ｎ+型ドレイン領域３の１つ１つを１セルと見なしてセルサイズを設定するが、ｎ+型ドレイン領域３をそれに隣接しているｎ+型ソース領域５の種類によって層別する。そして、その層別された種類毎にｎ+型ドレイン領域３のセルを区別する。このような層別化により、図６に示すように、ｎ+型ドレイン領域３を異なる特性毎の種類のセル（セル“１”、セル“２”・・・）に分けられる。
【００２８】
図７は、上記したシミュレーションモデルの設定方法の説明図である。この図を参照して、具体的なシミュレーションモデルの設定方法について説明する。
【００２９】
この図に示すように、ｎ+型ドレイン領域３に隣接しているｎ+型ソース領域５の種類を識別する。すなわち、図７（ａ）に示すように、各ｎ+型ソース領域５について、当該ｎ+型ソース領域５が隣接しているｎ+型ドレイン領域３の数に応じて区分けする。ここでは、ｎ+型ソース領域５のうち隣接しているｎ+型ドレイン領域３の数が０個のものを“Ａ”、１個のものを“Ｂ”、２個のものを“Ｃ”、３個のものを“Ｄ”、４個のものを“Ｅ”として区分けしている。そして、各ｎ+型ドレイン領域３について、それに隣接しているｎ+型ソース領域５の区分けしたときの内訳を調べ、その内訳に基づいて各ｎ+型ドレイン領域３を層別化する。
【００３０】
ｎ+型ソース領域５は、隣接しているｎ+型ドレイン領域３の数に応じて、各ｎ+型ドレイン領域３からの電流が共用して流されることになるため、隣接しているｎ+型ドレイン領域３の数が少ない方が多い方よりも電流を流し易くなる。このため、ｎ+型ソース領域５を隣接しているｎ+型ドレイン領域３の数が少ない方から順に特性に優れたものと想定し、各ｎ+型ドレイン領域３について、隣接しているｎ+型ソース領域５のうち特性に優れたものが多いものから順に順番を付けていく。
【００３１】
例えば、図７（ｂ）に示した図表のように、ｎ+型ドレイン領域３のうち、隣接しているｎ+型ソース領域５の区分けが“Ｂ”３つ、“Ｃ”２つ、“Ｄ”２つのものをセル“１”に層別する。また、ｎ+型ドレイン領域３のうち、隣接しているｎ+型ソース領域５の区分けが“Ｂ”３つ、“Ｃ”２つ、“Ｅ”１つのものをセル“２”に層別する。ｎ+型ドレイン領域３のうち、隣接しているｎ+型ソース領域５の区分けが“Ｂ”２つ、“Ｃ”２つ、“Ｄ”１つ、“Ｅ”が１つのものをセル“３”に層別する。同様にして、残るｎ+型ドレイン領域３についてもセル“４”〜セル“６”に層別する。これにより、ｎ+型ドレイン領域３を隣接するｎ+型ソース領域５の種類に基づいて種類毎に層別できる。
【００３２】
このような方法によって層別化を行うと、図７（ａ）に示したように、例３について、ｎ+型ドレイン領域３をすべて層別化することができる。同様に、例１、例２についても層別化を行うと、図６に示したような形態で各セルを層別できる。
【００３３】
このようにしてｎ+型ドレイン領域３の層別化が行われると、層別化した種類毎では各セルが同じ特性を有しているが、各種類別ではｎ+型ドレイン領域３が異なる特性を有したものであるとして取り扱ってモデル化する。これにより、例１の場合には、セル“１”のｎ+型ドレイン領域３については２つであるためセルサイズが２個、セル“２”のｎ+型ドレイン領域３についても２つであるためセルサイズが２個となる。また、例２の場合には、セル“１”〜セル“３”のｎ+型ドレイン領域３すべて２つずつであるためセルサイズが２個となる。例３の場合には、セル“１”のｎ+型ドレイン領域３については１つであるためセルサイズが１個となる。セル“２”〜セル“４”のｎ+型ドレイン領域３については２つであるためセルサイズが２個となる。また、セル“５”およびセル“６”のｎ+型ドレイン領域３については２つであるためセルサイズが２個となる。
【００３４】
図８は、モデル化の事例を示した図であり、（ａ）がモデル化を行うＬＤＭＯＳの上面レイアウト図（図５の例３に相当）、（ｂ）が（ａ）の上面レイアウトとされたＬＤＭＯＳのモデル化後の回路図である。ここでは、ＳＰＩＣＥのシミュレーションモデルとして用いる場合について説明する。
【００３５】
ＳＰＩＣＥでは、ＬＤＭＯＳのモデルの各種パラメータを予め登録しておき、そのモデルを指定すると、そのモデルの予め登録してあったパラメータが読み出され、シミュレーションを行うＬＤＭＯＳのパラメータとして適用される。例えば、表１に示されるように、Ｎｃｈ型ＭＯＳトランジスタのモデルとしてｎｍ１、ｎｍ２、ｎｍ３、ｎｍ４、ｎｍ５、ｎｍ６・・・が登録されており、各モデルにそれぞれに対応したトランジスタの各種パラメータ（不純物濃度、深さなど）をリスト化したパラメータリスト（level=1・・・）が登録されている。したがって、予め登録しておいたモデルの中から対応するモデルを指定することで、パラメータリストから指定されたモデルのパラメータが読み出され、シミュレーションに用いられる。
【００３６】
【表１】
0005708508.tif 000002
一方、上記したように図５の例３のような上面レイアウトにおいては、セル“１”〜セル“６”に区分けされたｎ+型ドレイン領域３がある。これらセル“１”〜セル“６”はそれぞれ別の特性を有したＬＤＭＯＳであると想定されるため、図７（ｂ）に示すような回路構成、つまりセル“１”〜セル“６”のＬＤＭＯＳ（これら各ＬＤＭＯＳをＭ１〜Ｍ６と表記する）が並列接続された構成となる。そして、このような回路構成において、図７（ｂ）中に示したように、Ｍ１についてはセルサイズＭ＝１、Ｍ２〜Ｍ４についてはセルサイズＭ＝２、Ｍ５およびＭ６についてはセルサイズＭ＝４として表す。これをＳＰＩＣＥでのシミュレーションモデルとして用いる。
【００３７】
例えば、ＳＰＩＣＥでは、ＬＤＭＯＳのドレインＤ、ゲートＧ、ソースＶ、ベースＢの状態を設定すると共に、ＬＤＭＯＳのモデル名を指定する。例えば、ドレイン電圧ＶD、ゲート電圧ＶG、ソース電圧ＶS、基板電位に相当するベース電圧ＶBを設定し、ＬＤＭＯＳのモデル名をｎｍ２などに指定する。また、各モデルのチャネル長Ｌ、チャネル幅Ｗ、ドレイン容量（ドレイン−ベース間容量）ＡＤ、ソース容量（ソース−ベース間容量）ＡＳを設定し、さらにセルサイズを入力する。これにより、表２に示したような形で入力される。
【００３８】
【表２】
0005708508.tif 000003
これにより、図７（ｂ）に示す回路構成についてＳＰＩＣＥによるシミュレーションが実行され、ＬＤＭＯＳのＤＣ特性、具体的にはドレイン電流ＩDとドレイン電圧ＶDとの特性であるＩD−ＶD特性やドレイン電流ＩDとゲート電圧との特性であるＩD−ＶG特性が導出される。同様に、シミュレーションにより、ＬＤＭＯＳの容量特性、具体的にはゲート−ソース間容量ＣGSとゲートソース間電圧ＶGSとの特性であるＣGS−ＶGS特性やドレイン−ソース間容量ＣDSとソース−ドレイン間電圧ＶDSとの特性であるＣDS−ＶDS特性、および、ゲート−ドレイン間容量ＣGDとゲート−ドレイン間電圧ＶGDとの特性であるＣGD−ＶGD特性が導出される。
【００３９】
このように、点在させられたｎ+型ドレイン領域３をそれに隣接するｎ+型ソース領域５の種類別に層別し、層別されたｎ+型ドレイン領域３の数をセルサイズに設定している。そして、層別された種類の数だけ異なる特性のＬＤＭＯＳが存在するものとして扱ったシミュレーションモデルを設定している。これにより、同じＬＤＭＯＳ内に異なる特性のものが存在していることに対して、その特性を加味した実際に近いシミュレーションモデルを設定することが可能となる。このため、特性差が加味されたシミュレーションを行うことが可能となり、シミュレーション誤差を抑制でき、高精度なシミュレーションが行えるようにできる。
【００４０】
以上説明したように、シミュレーションモデルの設定において、点在させられたｎ+型ドレイン領域３をそれに隣接するｎ+型ソース領域５の種類別に層別し、層別されたｎ+型ドレイン領域３の数をセルサイズに設定する。そして、層別された種類の数だけ異なる特性のＬＤＭＯＳが存在するものとして扱うようにしている。このため、特性差が加味されたシミュレーションを行うことが可能となり、シミュレーション誤差を抑制でき、高精度なシミュレーションが行えるようにできる。
【００４１】
また、メイン素子Ｔ１を構成するＬＤＭＯＳをＯ形状（枠状）に構成し、その中央部に電流検出用センス素子Ｔ２を構成するＬＤＭＯＳを配置した上面レイアウト、つまり電流検出用センス素子Ｔ２の周囲をメイン素子Ｔ１で囲んだ構造としている。このような上面レイアウトとすることで、素子特性のバラツキを抑制でき、温度勾配も抑制できる。したがって、電流検出用センス素子Ｔ２の特性の誤差、本実施形態の場合は電流検出の誤差を抑制でき、カレントミラー回路等の設計値との特性誤差（シミュレーション誤差）を抑制することが可能となる。
【００４２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してセンス素子として電流検出用センス素子Ｔ２の代わりに温度検出素子Ｓ１を備えたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４３】
図９は、本実施形態にかかる半導体装置の上面レイアウトを示した図である。この図に示すように、本実施形態では、センス素子として温度検出素子Ｓ１を備えている。温度検出素子Ｓ１は、例えば直列接続されたダイオードによって構成され、ダイオードのＶｆの温特に基づいてメイン素子Ｔ１を構成するＬＤＭＯＳの温度検出を行う。本実施形態でもメイン素子Ｔ１をＯ形状（枠状）に構成し、その中央部に温度検出素子Ｓ１を配置した上面レイアウト、つまり温度検出素子Ｓ１の周囲をメイン素子Ｔ１で囲んだ構造としている。このような構造により、メイン素子Ｔ１を構成するＬＤＭＯＳと温度検出素子Ｓ１を備えた半導体装置が構成されている。
【００４４】
このような上面レイアウトとすることで、図１０に示したような従来の長方形状のメイン素子Ｔ１に隣接して温度検出素子Ｓ１を配置する場合と比較して、メイン素子Ｔ１の重心と温度検出素子Ｓ１の重心との距離を短くすることが可能となる。このため、素子特性のバラツキを抑制でき、温度勾配も抑制できる。したがって、温度検出素子Ｓ１の特性の誤差、本実施形態の場合は温度検出の誤差を抑制でき、温度検出回路等の設計値との特性誤差（シミュレーション誤差）を抑制することが可能となる。
【００４５】
そして、このような回路構成においても、メイン素子Ｔ１を構成するＬＤＭＯＳのシミュレーションモデルの設定を第１実施形態と同様の方法によって行う。これにより、同じＬＤＭＯＳ内に異なる特性のものが存在していることに対して、その特性を加味した実際に近いシミュレーションモデルを設定することが可能となる。このため、特性差が加味されたシミュレーションを行うことが可能となり、シミュレーション誤差を抑制でき、高精度なシミュレーションが行えるようにできる。
【００４６】
（他の実施形態）
上記第１、第２実施形態では、メイン素子Ｔ１をＯ形状とした上面レイアウトを有する半導体装置について説明したが、他の上面レイアウトであっても良い。例えば、図１１（ａ）、（ｂ）に示したように、メイン素子Ｔ１をＬ形状、つまり四角形の四つの角部うちの一つを失くした形状としつつ、その角部に電流検出用センス素子Ｔ２や温度検出素子Ｓ１を備えた構造とすることができる。また、図１１（ｃ）、（ｄ）に示したように、メイン素子Ｔ１をＵ形状、つまり四角形の四辺のうちの一つに凹部を設けた形状としつつ、その凹部内に電流検出用センス素子Ｔ２や温度検出素子Ｓ１を備えた構造としても良い。
【００４７】
上記各実施形態では、Ｎｃｈ型のＬＤＭＯＳを例に挙げて説明したが、各導電型が反転したＰｃｈ型のＬＤＭＯＳについても上記各実施形態と同様の構成を採用することができる。この場合にも、上記各実施形態と同様のシミュレーションモデルを用いたシミュレーション方法を適用することで、上記各実施形態と同様の効果を奏することが可能となる。また、上記各実施形態ではＬＤＭＯＳの構成の一例を示したが、適宜変更可能である。例えば、ｎ型半導体基板１を用いることで、ｎ型半導体基板１がドリフト層として機能するようにしたが、ｐ型半導体基板を用いつつ、このｐ型半導体基板に対してイオン注入などによってｎ型のドリフト層を形成し、その内部にＬＤＭＯＳを構成するようにしても良い。さらに、ＬＤＭＯＳではない一般的な横型のＭＯＳＦＥＴについても本発明を適用できる。
【００４８】
また、ここでは横型素子としてＬＤＭＯＳを例に挙げて説明したが、図２に示す断面構造を有するＬＤＭＯＳにおけるｎ+型ドレイン領域３をｐ+型に変更したＩＧＢＴなどのシミュレーションについても同様のことが言える。ＬＤＭＯＳの場合、ｎ+型ドレイン領域３が第１半導体領域、ｎ+型ソース領域５が第２半導体領域、ドレイン電極１１が第１電極、ソース電極１０が第２電極に相当するが、ＩＧＢＴの場合、ｐ+型コレクタ領域が第１半導体領域、ｎ+型エミッタ領域が第２半導体領域、コレクタ電極が第１電極、エミッタ電極が第２電極に相当することになる。また、勿論、ＩＧＢＴについてもＮｃｈ型に限らずＰｃｈ型の素子とすることもできる。
【符号の説明】
【００４９】
Ｔ１  メイン素子
Ｔ２  電流検出用センス素子
Ｓ１  温度検出素子
１    ｎ型半導体基板
３    ｎ+型ドレイン領域
４    ｐ型ベース領域
５    ｎ+型ソース領域
６    ｐ+型コンタクト領域
７    ゲート絶縁膜
８    ゲート電極
１０  ソース電極
１１  ドレイン電極
【図１】
0005708508.tif 000004
【図２】
0005708508.tif 000005
【図３】
0005708508.tif 000006
【図４】
0005708508.tif 000007
【図５】
0005708508.tif 000008
【図６】
0005708508.tif 000009
【図７】
0005708508.tif 000010
【図８】
0005708508.tif 000011
【図９】
0005708508.tif 000012
【図１０】
0005708508.tif 000013
【図１１】
0005708508.tif 000014