(57)【特許請求の範囲】
【請求項１】
バイポーラ型パワー半導体素子を搭載したパワー半導体モジュールの設計方法であって、
前記バイポーラ型パワー半導体素子に生じる空乏層の厚みにわたりホール速度の逆数を積分することにより、前記バイポーラ型パワー半導体素子におけるホール伝播時間を算出するステップと、
前記パワー半導体モジュールの等価回路を作成するステップと、
前記等価回路の共振周波数を算出するステップと、
前記共振周波数が、前記ホール伝播時間の逆数で表される周波数を含む所定範囲内にあるか否かを判定するステップと、を備え、
前記所定範囲が、前記ホール伝播時間の逆数で表される周波数の９０％以上１１０％以下の範囲であることを特徴とするパワー半導体モジュールの設計方法。
【請求項２】
前記ホール速度は、前記空乏層領域における電界強度に基づき求めたことを特徴とする請求項１に記載のパワー半導体モジュールの設計方法。
【請求項３】
前記バイポーラ型パワー半導体素子は、半導体スイッチ素子を含むことを特徴とする請求項１または２に記載のパワー半導体モジュールの設計方法。
【請求項４】
前記半導体スイッチ素子は、ＩＧＢＴ素子であることを特徴とする請求項３に記載のパワー半導体モジュールの設計方法。
【請求項５】
前記バイポーラ型パワー半導体素子は、複数のＩＧＢＴ素子を含み、
前記パワー半導体モジュールは、前記複数のＩＧＢＴ素子の各々に対応する還流ダイオードを備えたことを特徴とする請求項１ないし４のいずれか１項に記載のパワー半導体モジュールの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワー半導体モジュールの設計方法に関し、特に、モータなどの電気機器を駆動するための電力変換装置などに用いられるバイポーラパワー半導体モジュールにおいて、ターンオフ時の発振を抑制することを可能にする設計方法に関する。 
【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子を用いたパワー半導体モジュールにおいては大容量化が進められている。大容量化にともない、パワー半導体モジュールの内部では複数のパワー半導体チップ（パワー半導体素子）が並列に接続される。このため、パワー半導体モジュールのパッケージ内部には、パワー半導体チップを接続するための結線によるインダクタンスとパワー半導体チップ内部の容量成分とによって形成される複数の共振回路が存在する。 
【０００３】
また、パワー半導体モジュールには、使用用途に応じてさまざまな耐圧クラス（たとえば６００Ｖ〜６５００Ｖ）のパワー半導体チップが用いられるため、パワー半導体チップの容量成分の大きさもパワー半導体モジュールごとに異なり得る。このため、パワー半導体モジュール内部の共振回路とその共振周波数はより複雑に存在する。その共振周波数とＩＧＢＴチップ等のバイポーラパワー半導体素子の特性とがマッチングすることによって発振が生じることが確認されている。このため、パワー半導体モジュールの大容量化を図ることが困難であったり、低ノイズ化を図ることが困難であったりする。 
【０００４】
この発振は、ＩＧＢＴのターンオフ期間中にしばしば観測される。発振現象はＥＭＣ（Electro-Magnetic Compatibility）に関してより重要となっており、他の電子機器に対するＥＭＣに良くない影響を与えるためこの発振を回避する必要がある。 また、ＩＧＢＴT自身のゲート信号に発振による電磁波が重畳することにより、ＩＧＢＴが誤動作する可能性がある。
【０００５】
発振を回避するためには共振回路の特定が必要である。しかし、複雑な三次元構造を有するパワー半導体モジュールにおいては、共振回路の見積りや特定は困難である。このため、従来はパワー半導体モジュールを実際に試作した上で発振の有無等を評価し、その評価結果を設計にフィードバックすることによって発振を回避する方法に依存していた。このため、設計効率の向上およびコスト低減が困難であった。 
【０００６】
また、仮に共振回路を特定できたとしても、その発振の抑制や影響の低減をするための方法が別途必要になる。このための方法としてゲート配線に抵抗素子や高周波損失素子を挿入してゲート信号に重畳するノイズを低減する方法が提案されている。たとえば特開平４−６５８６６号公報（特許文献１）は、抵抗素子を用いた技術を開示する。また、特開２００１−１８５６７９号公報（特許文献２）は、高周波損失素子としてフェライトコアを用いた技術を開示する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−６５８６６号公報
【特許文献２】特開２００１−１８５６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上のように、パワー半導体モジュールの発振によるゲート信号に対する影響を低減するためには試作による評価が必要であるため、設計効率が悪いという問題があった。ゲート配線に抵抗素子や高周波損失素子を挿入する方法は、部品点数の増加およびパワー半導体モジュールの損失の増加をもたらすので、低コスト化、低損失化および小型化が困難であった。また、従来の方法では発振周波数の算出が困難であり、確実な発振回避が困難であった。
【０００９】
本発明は以上の課題を解決するためになされたものであり、その目的は、発振を回避し、かつ、小型化が可能なパワー半導体モジュールの設計方法を提供することである。 
【課題を解決するための手段】
【００１０】
本発明は要約すれば、バイポーラ型パワー半導体素子を搭載したパワー半導体モジュールの設計方法であって、前記バイポーラ型パワー半導体素子に生じる空乏層の厚みにわたりホール速度の逆数を積分することにより、前記バイポーラ型パワー半導体素子におけるホール伝播時間を算出するステップと、前記パワー半導体モジュールの等価回路を作成するステップと、前記等価回路の共振周波数を算出するステップと、前記共振周波数が、前記ホール伝播時間の逆数で表される周波数を含む所定範囲内にあるか否かを判定するステップと、を備え、前記所定範囲が、前記ホール伝播時間の逆数で表される周波数の９０％以上１１０％以下の範囲である。
【発明の効果】
【００１１】
本発明によれば、パワー半導体モジュールに搭載されたバイポーラパワー半導体素子の発振現象を回避することができるので、半導体モジュールの低ノイズ化を図ることができる。また、本発明によれば部品点数を増やすことなく発振現象を回避できるため半導体モジュールの小型化を実現することができる。 
【図面の簡単な説明】
【００１２】
【図１】パワー半導体モジュールの概略側面図である。
【図２】図１に示すパワー半導体モジュールの一部における概略上面図である。
【図３】ＩＧＢＴ素子のターンオフ時に生じる現象を説明する図である。
【図４】シミュレーションのための簡略化されたモデルを示す図である。
【図５】ＩＧＢＴ素子が発振する条件下でＩＧＢＴ素子のコレクタ−エミッタ間の電圧の時間変化をシミュレータにより解析した結果を示す図である。
【図６】図５に示したＩＧＢＴ素子のコレクタ−エミッタ間の発振電圧の時間変化を拡大した図である。
【図７】空乏層における電界強度を示した図である。
【図８】空乏層におけるホール速度を示した図である。
【図９】シミュレーションで得られた空乏層におけるホール密度の時間変化を示した図である。
【図１０】シミュレーションで得られた空乏層におけるホール電流密度の時間変化を示した図である。
【図１１】発振時における電流と電圧の位相関係を示した図である。
【図１２】図１０に示した各時刻におけるホール電流密度のピーク位置を明示した図である。
【図１３】空乏層におけるホール電流密度のピークの伝播速度（黒点）およびホール速度（実線）を示した図である。
【図１４】本発明の実施の形態に従うパワー半導体モジュールの設計方法を実行するコンピュータの構成例を示す図である。
【図１５】本発明の実施の形態のパワー半導体モジュールの設計方法を説明するフローチャートである。
【発明を実施するための形態】
【００１３】
＜実施の形態＞
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下において図中の同一または相当部分には同一符号を付してその説明は繰返さないものとする。 
【００１４】
最初に、パワー半導体モジュールの構成について図を参照しながら説明する。なお、本発明の実施の形態による効果を分かりやすく示すため、以下では高周波損失素子を挿入した構成を有するパワー半導体モジュールを説明する。 
【００１５】
図１は、パワー半導体モジュールの概略側面図である。図２は、図１に示すパワー半導体モジュールの一部における概略上面図である。 
【００１６】
図１および図２を参照して、パワー半導体モジュール１００は、モータなどの電気機器を駆動する電力変換装置（インバータ等）などに用いられる。パワー半導体モジュール１００は、ベース板１と、絶縁メタライズ基板２と、ＩＧＢＴチップ（ＩＧＢＴ素子）３Ａと、還流ダイオードチップ（還流ダイオード素子）３Ｂと、アルミワイヤ４，１２と、主電極端子５Ａ，５Ｂとを備える。 
【００１７】
ベース板１には、Ｃｕ，ＡｌＳｉＣ，Ｃｕ−Ｍｏなどの材料が使用される。ベース板１の表面にはＮｉめっきが施され、その表面側（絶縁メタライズ基板２が搭載される側）にはレジストが塗布される。絶縁メタライズ基板２は、セラミック基板およびその両面に装着されたＡｌ（またはＣｕ）パターンからなる。絶縁メタライズ基板２の枚数はモジュールの規模に応じて定められ、たとえば複数枚用意される。 
【００１８】
ＩＧＢＴチップ３Ａはその裏面のコレクタ電極が絶縁メタライズ基板２の上にはんだ接合され、還流ダイオードチップ３Ｂはその裏面のカソード電極が絶縁メタライズ基板２の上にはんだ接合される。絶縁メタライズ基板２はベース板１に接合される。アルミワイヤ４はＩＧＢＴチップ３Ａのエミッタ電極と還流ダイオードチップ３Ｂのアノード電極とを接続する。アルミワイヤ１２は、ＩＧＢＴチップ３Ａのゲート電極に接続されるゲートワイヤである。主電極端子５Ａ，５Ｂは、外部回路との間で主電流が流れる端子であり、主電極端子５ＡはＩＧＢＴチップ３Ａのコレクタ電極に、主電極端子５ＢはＩＧＢＴチップ３Ａのエミッタ電極にそれぞれ電気的に接続される。主電極端子５Ａ，５Ｂはその表面にＮｉめっきが施されたＣｕ薄板からなり、絶縁メタライズ基板２上のパターンと接合される。 
【００１９】
パワー半導体モジュール１００は、さらに、制御回路基板６と、ケース７と、接続ピン８と、ゲートバランス抵抗１０と、高周波損失素子１１とを備える。制御回路基板６は多層プリント基板により構成され、ＩＧＢＴチップ３Ａのゲート電圧を制御するためにＩＧＢＴチップ３Ａのゲート電極に接続されるゲート配線パターンが形成される。配線は接続ピン（端子）８を介して、絶縁メタライズ基板２の上のパターンと接合されるように構成される。ケース７（図２には示さず）は、ねじ、シリコンゴムによってベース板１に装着される。 
【００２０】
パワー半導体モジュール１００が搭載されるインバータでは、制御回路の信号に従ってパワー半導体モジュール１００が動作する。よって、パワー半導体モジュール１００はその信号の指令に従い、誤動作することなく正常に動作することが求められる。しかしながら、ＩＧＢＴチップ３Ａのターンオフ時にコレクタ・エミッタ間に発振が発生した場合、その電磁波がゲート信号にも影響を及ぼすことがある。この問題を防ぐために、図２に示すように、たとえば並列に接続された複数のＩＧＢＴチップの各々のゲート配線にゲートバランス抵抗１０や高周波損失素子１１を挿入して、ゲート信号に重畳するノイズを低減する方法が用いられることがある。 高周波損失素子１１は、たとえばフェライトコアにより構成される。
【００２１】
しかし、ゲートバランス抵抗等の挿入はスイッチング速度の低下を招き、結果としてスイッチング損失の増大に繋がる。また従来の技術では、パワー半導体モジュールを試作する前に発振の発生を予測することは困難である。 
【００２２】
発明者は、高周波電位振動は主回路コレクタ−エミッタ配線で発生することを確認した。特開２００１−１８５６７９号公報にも開示されているが、モジュールタイプの半導体装置ではＩＧＢＴ素子のコレクタ側が絶縁基板上のパターンにはんだ付けされ、そのエミッタはワイヤボンドにより配線されているので、コレクタ−エミッタ配線間に高周波損失素子を挿入することは極めて困難である。 
【００２３】
ここで、パワー半導体モジュールがターンオフする際に生じる高周波電位振動の発生メカニズムに関しては、"Plasma extraction transit time oscillations in bipolar power devices"（Bernd Gutsmann 他２名、Solid-State Electronics 46 (2002) p.133-138）や、"Investigation on IGBT High-Frequency Plasma Extraction Transient Time Oscillation" (Shigeto Fujita 他３名、IEEE Transaction on Power Electronics, Vol. 24, No. 6 (2009) p.1570-1576)に記載されている。以下その概要について、バイポーラ半導体としてＩＧＢＴを例にとって図３を用いて説明する。 
【００２４】
図３に示すように、ＩＧＢＴチップ３Ａのターンオフ時には、コレクタに印加される電圧に依存した厚み（Ｗ）を有する空乏層（空間電荷層）２１がｎ-層２０に形成される。 
【００２５】
ＩＧＢＴのゲート信号がオンになり、電流がコレクタからエミッタに流れるとｐ＋層２４からｎ-層２０にホール（正孔）が注入される。ゲート信号がオフするとｐ＋層２４からｎ-層２０へのホールの注入はなくなるが、ｎ-層２０にはホールが残る。ｎ-層２０の中で空乏化していない領域のうち、空乏層２１に隣接しホールが残存する部分を残留プラズマ層ともよぶ。コレクタ−エミッタ間の電圧により、ｎ-層２０に残っていたホール２５がエミッタ端子に移動する。この現象は、コレクタ−エミッタ間の電圧の上昇に応じて、空乏層が形成された後でもコレクタ電流が流れることである。この電流がＩＧＢＴ素子のテイル電流である。 
【００２６】
テイル電流が生じる期間であるテイル期間において、テイル電流に寄与するホールに加えて、残留プラズマ層からホール２５の束（ホールパケットとも呼ぶ）が電界により空乏層２１内を走行することにより、ＩＧＢＴチップ３Ａは負性抵抗として動作する。負性抵抗は、バイポーラ半導体に特定の周波数をもつ高周波電圧が重畳したＤＣ電圧が印加された場合に発生する。Gutsmann等は、ＩＧＢＴにおける負性抵抗発生のメカニズムをＢＡＲＩＴＴダイオード(Barrier Injection Transit Time diode)発振と同様と考え、ホールのドリフト速度を一定速度とみなした上で、注入遅れ時間にホールの走行時間（空乏層の厚み（Ｗ）をホールのドリフト速度で割って得られる）を加え逆数を取ることで算出されるとしている。その算出された周波数と、パワー半導体モジュール内の配線により形成される共振回路の共振周波数とが一致するときに、パワー半導体モジュールが負性抵抗発振器として動作する。このモデルでは、注入遅れ時間の存在が負性抵抗すなわち利得の発生に必要不可欠である。
【００２７】
また、Siemieniec等も"The Plasma Extraction Transit-Time Oscillation in Bipolar Power Devices--Mechanism, EMC Effects, and Prevention"（Ralf Siemieniec 他３名、IEEE Transactions on Electron Devices, Vol. 53, No. 2, p.369）において、ターンオフ発振の発生メカニズムはＢＡＲＩＴＴダイオード発振と同様と考え、ホールの束がＢＡＲＩＴＴダイオード発振の場合と同じく飽和速度で、等速で伝播するとしている。Siemieniec等によれば、共振回路の固有振動数ｆと空乏層をホールの束が伝播する時間が式（１）の関係にある場合にターンオフ発振が起こるとしている。
【００２８】
ｆ  ＝  ３ｖｓ  ／  ４Ｗ    …（１）
【００２９】
ここで、Ｗは空乏層の長さ、ｖｓはホールの飽和速度である。
なお、このモデルでは、電圧振動波形のピーク（位相がπ／２）のときに空乏層の一端にホールが注入され、空乏層を３／４サイクルの間に一定速度ｖｓで伝播し、位相が２πのときに空乏層の他端に到達するとしている。また、注入遅れ時間は、位相０から位相π／２までの間の時間に相当するＷ／３ｖｓであるとしている。
【００３０】
発明者は、バイポーラパワー半導体とりわけＩＧＢＴのターンオフ発振に関して、実規模の模擬高電圧ＩＧＢＴ（ＨＶＩＧＢＴ）モジュールを用いたターンオフ発振の実験とシミュレーションを行い、ホールの束が飽和速度で伝播しているとすると、ターンオフ発振の周波数は実験結果と大きく異なることを見出した。そこで、発明者は模擬ＨＶＩＧＢＴモジュールで発生したターンオフ発振のデバイスシミュレーションを行い、負性抵抗発生の様子を調べたところ、発振の起源は負性抵抗であり、負性抵抗がホールの伝播によって発生する点はＰＥＴＴ(Plasma Extraction Transit-Time)発振あるいはＢＡＲＩＴＴダイオードと共通するものの、これらとは異なりホールの伝播は等速度ではないことを見出した。そしてホールの束の伝播の様子と負性抵抗発生の起因となるホールの束により外部回路に誘導される電圧波形が、ＰＥＴＴ発振あるいはＢＡＲＩＴＴダイオードのような矩形とはならず、発振の様子はＰＥＴＴ発振あるいはＢＡＲＩＴＴダイオードとは異なることを見出した。また発明者は、ホール注入遅れ時間は発振周波数とは関係しないことを見出し、更にＩＧＢＴチップがターンオフ発振する場合の発振周波数の簡便な算出方法を発案した。以下にこの算出方法について説明する。
【００３１】
図４は、図１および図２に示した半導体パワーモジュールを簡略化したシミュレーションモデルであり、等価回路とチップ断面構造の概略の両方を示している。シミュレーションは、ＩＧＢＴチップおよび還流ダイオードチップの断面構造に基づきそれらの動作を模擬するデバイスシミュレータと、半導体パワーモジュールの３次元構造に基づいた等価回路（ＩＧＢＴチップおよび還流ダイオードチップの静電容量を含む）における時間変化を模擬する回路シミュレータを互いに連動させて行った。図３は図４のＢ−Ｂ’断面に対応する。図２には６つのＩＧＢＴチップ３Ａと６つの還流ダイオードチップ３Ｂが搭載されたパワー半導体モジュールが示されているが、このシミュレーションモデルでは、１枚の絶縁メタライズ基板２の上の３つのＩＧＢＴチップ３Ａと３つの還流ダイオードチップ３Ｂをそれぞれひとつにまとめて、２つのＩＧＢＴチップと２つの還流ダイオードチップとしている。ＩＧＢＴチップ全体の容量はコレクタ・エミッタ間容量ＣＣＥ、ゲート・コレクタ間容量ＣＧＣ、ゲート・エミッタ間容量ＣＧＥで決まる。シミュレーションモデルでは、実際のＩＧＢＴチップと還流ダイオードチップの底面積を３倍にして、それぞれの静電容量を実験に用いたＩＧＢＴモジュールと合わせている。図４のインダクタンスＬｂｕｓ（＝Ｌｂｕｓ／２＋Ｌｂｕｓ／２）は左右のＩＧＢＴチップとダイオードが配置された絶縁メタライズ基板２を接続する主電極端子５と絶縁メタライズ基板２のパターンのインダクタンスの和である。インダクタンスＬｅｘｔは外部インダクタンスで、実験結果より算出した。ＩＧＢＴチップとダイオードの静電容量とインダクタンスＬｂｕｓは並列共振回路を構成する。この共振回路の固有振動数は８０ＭＨｚである。シミュレーションモデルはゲートバランス抵抗１０、高周波損失素子１１を含んでいない。
【００３２】
図５は、図４においてＩＧＢＴ素子が発振する条件下でＩＧＢＴ素子のコレクタ−エミッタ間電圧をシミュレータにより解析した結果を示す図である。ターンオフ発振のシミュレーションは、発振発生の起源であるＩＧＢＴチップ内部におけるホールの伝播を算出する必要がある。また、ターンオフ発振が高周波現象であるため、デバイスシミュレーションは高時間分解、高空間分解の計算が要求され、長時間を要する。なおデバイスシミュレータにはＭｅｄｉｃｉ（シノプシス社製ソフトウェア）を用いた。コレクタ電圧を１５００Ｖとした。図５から、ＩＧＢＴ素子のターンオフ後に、コレクタ−エミッタ間電圧ＶＣＥに発振が重畳されていることが分かる。 発振周波数は共振周波数と同じ８０ＭＨｚである。なお、実際のデバイスで観測されたターンオフ発振は７５．６ＭＨｚでありほぼ一致している。
【００３３】
図６は図５における振動波形の拡大図である。図６における時刻１２．６９０μｓがほぼ位相０、時刻１２．９７２μｓがほぼ位相２πに対応する。
【００３４】
図７は図６の発振波形のピーク時（位相π／２）におけるＩＧＢＴチップの空乏層中の電界強度を示す。空乏層中の電界強度は、Ｓｉ中のホールが飽和速度となる電界強度１０５Ｖ／ｃｍより低いことが分かる。図７における横軸の深さは、図３に示す空乏層中の位置ｘに対応し、エミッタ側のｐ層（ｐベース層）とｎ-層２０との境界を原点０にとり、コレクタ方向への距離を示すものである（以下の図８、図９、図１０、図１２、図１３および関連する説明においても同様である）。
図８には、図７に示した電界強度をもとにデバイスシミュレーションで得られた空乏層中の位置とホール速度の関係を実線で示している。電界強度が高いほどホール速度は高くなるが、速度が高いほど有効質量が大きくなる等の理由でこれらは比例関係にはない。また、図８よりホールは飽和速度（およそ１００ｋｍ／ｓ）には達していないことが分かる。
【００３５】
図９に、図６に示した周期に対応する空乏層中のホール密度の時間変化のシミュレーション結果を示す。図９に示すようにシミュレーションではホールの束が空乏層を伝播する様子が観測される。図９の各時刻は図６に示した各時刻に対応している。図６と図９の比較より、この伝播は振動波形の周期と同じ周期で起こっていることが分かる。しかし、図９に見られるようにホールの束の拡散が大きいため、伝播の様子を正確には把握しにくい。すなわちホール密度の時間変化からは、ホールの束がどの瞬間に空乏層に注入され、どのような速度で空乏層を伝播し、いつ空乏層から出て行ったのかは明確ではない。よって、ホールの伝播時間とターンオフ発振の周波数の関係を得ることは容易ではなく、発振の周波数を予測することができない。発振は、共振回路の周波数がバイポーラ半導体素子によって決まる発振周波数と一致した場合に発生するが、バイポーラ半導体素子によって決まる発振周波数を容易に見積もる手段がなかったため、これらの周波数が一致しているか否かを判定できなかった。したがって、パワーモジュールがターンオフ発振を発生するか否かは、膨大な時間をかけてシミュレーションを行って高周波振動の有無を調べるか、実際にターンオフ実験を行って発振の発生の有無を確認する以外に方法がなかった。
【００３６】
図１０にシミュレーションから得られたホール電流密度の時間変化を示す（図１０の各時刻は図６の時刻に対応している）。図１１は、図１０に示されたホール電流密度をRamo-Schottkyの式（W. T. Read ”A Proposed High-Frequency, Negative- Resistance Diode”, B.S.T.J., vol.37, p.401, 1958を参照）に適用して得られた、ホールの伝播により外部回路に誘導された電流密度の時間変化の計算結果である。図１１では外部回路に誘導された電流密度の時間変化を図６で示した発振電圧波形と比較している。図１１より、電流波形が電圧波形とほぼ逆位相になっていることから、ＩＧＢＴが負性抵抗となっていることが分かる。
【００３７】
図１０に示したホール電流密度の時間変化からは、ホール電流密度のピークがコレクタ側からエミッタ側へ空乏層を伝播するような振舞をすることが分かる。図１２にホール電流密度のピークが伝播する様子を示す。図１２のデータは図１０と同じであるが、各時刻におけるホール電流密度のピークに○印をつけることで、ホール電流密度のピークが伝搬する様子を分かりやすくしている。図６と図１２から、ホール電流密度のピークは、ＶＣＥの位相がほぼ０のときに空乏層のコレクタ側付近に出現し、２πで空乏層のエミッタ側に到達していることが分かる。すなわち、ホール電流密度のピークが空乏層を伝播する時間は、ターンオフ発振であるＶＣＥの振動波形の１周期の時間と一致している。
【００３８】
図１３は空乏層中の位置ｘにおけるホール電流密度のピークの伝播速度を黒点で示す。ホール電流密度のピークの伝播速度は、図１２に示した各時刻間のホール電流密度のピークの移動距離を、それに対応する時間で割ることで求めることができる。図１３では、空乏層中の位置とホール電流密度の伝播速度の関係を得るために、図１０および図１２で示したホール電流密度分布より細かい時間間隔の結果を用いてプロットしている。図１３には、図７に示した空乏層中の位置とホール速度の関係を実線で示している。図１３に示すように、ホール電流密度のピークの伝播速度（黒点）とホール速度（実線）はほぼ等しいことが分かった。
【００３９】
以上において、ホール電流密度のピークが空乏層を伝播する時間は、ターンオフ発振であるＶＣＥの振動波形の１周期の時間と一致することを説明した。さらに図１３のようにホール電流密度のピークの伝播速度が、ホール速度と一致することが分かった。そのため、伝播時間Ｔｐはホール速度ｖｈ（ｘ）を用いて式（２）のように求めることができる。
【００４０】
【数１】
0005683525.tif 000002
【００４１】
ここで、ｆｒは共振回路の固有振動数、Ｌ、Ｃはそれぞれ共振回路のインダクタンスとキャパシタンスである。また、ｖｈ（ｘ）は空乏層中の位置ｘにおけるホール速度、Ｗは空乏層の長さ（厚さ）である。積分範囲は空乏層の生じる範囲に対応する。最右辺の積分はホールが空乏層を伝播するのにかかる時間を表す。以下では伝播時間Ｔｐの逆数で表される周波数（１／Ｔｐ）を発振中心周波数ともよぶ。この周波数はＩＧＢＴ素子の構造および印加電圧等の条件によりＩＧＢＴ素子により決定される周波数である。
空乏層中の位置とホール速度との関係を求めるには、発振周期より十分細かい時間分解で発振現象をシミューレートする場合と比べて時間分解および空間分解が粗くても構わないため、シミュレーションで短時間に得ることができる。したがって、ホール電流密度の伝播速度をホール速度で代用すると、発振条件が成立するか否かを短時間で容易に判定することができる。
【００４２】
図１３に示したシミュレーションから得られる空乏層中の位置とホール速度の関係を利用し、ホールが空乏層を伝播する時間とパワーモジュール中の共振回路の固有振動の一波長に対応する時間（１／ｆｒ）が同じにならない、即ち、式（２）が成立しない半導体パワーモジュールとすることにより、ターンオフ発振が発生しない半導体パワーモジュールを容易に得ることができる。すなわち式（２）が成立しないようなＬおよびＣの値を持つ半導体パワーモジュールとすれば、ターンオフ発振が発生することがない。
【００４３】
配線長を調整するなどして、上記の式（２）が成立しないようなＬおよびＣの値を持つ半導体パワーモジュールとすることで、ターンオフ時に発振を起こさない半導体パワーモジュールを得ることができる。
ターンオフ発振は、ＩＧＢＴチップに印加する正弦波電圧が負性抵抗により増幅されたものである。正弦波電圧は、ＩＧＢＴモジュール内部の寄生共振回路が、半導体中の熱励起ノイズにより励起されることにより発生する。そのため、ＩＧＢＴチップがターンオフ発振した場合の周波数と一致する固有振動数を持つ寄生共振回路をモジュール内部に存在しないようにすることにより、ターンオフ発振の抑制ができる。
【００４４】
なお、先に負性抵抗は、ホールの伝播によるものであることを述べたが、図９に示されるようにホールは拡散している。そのため、式（２）で求めた発振中心周波数（１／Ｔｐ）から拡散範囲に対応する±１０％程度の範囲で負性抵抗を示しうる。したがって寄生共振回路の周波数が、式（２）で表されるホールの伝播時間の逆数と完全に一致しなくても、デバイスが負性抵抗を示すある一定の周波数範囲、例えば±１０％、であればターンオフ発振を起こしうる。したがって、式（２）が±１０％の範囲で成立しないように判定して、ＬおよびＣの値を設定することで、より確実にターンオフ発振が発生しない半導体モジュールを得ることができる。
なお、本例での共振回路は並列共振回路であったが、直列共振回路であっても発振が発生しうる。
【００４５】
図１４は、本発明の実施の形態に従うパワー半導体モジュールの設計方法を実行するコンピュータの構成例を示す図である。図１４を参照して、コンピュータ１５０には、マウス１１４と、キーボード１１６と、ディスプレイ１１８とが接続される。 
【００４６】
コンピュータ１５０は、それぞれバス１２０に接続された、ＣＰＵ（Central Processing Unit）１０２と、オペレーティングシステムに送られたプログラムなどを記憶したＲＯＭ（Read Only Memory）１０４と、実行されるプログラムをロードするための、およびプログラム実行中のデータを記憶するためのＲＡＭ（Random Access Memory）１０６と、ハードディスク（ＨＤＤ）１０８とを備える。ハードディスク（ＨＤＤ）１０８には、本設計方法を実行するためのソフトウェア（デバイスシミュレータ（デバイスシミュレーションプログラム）、電磁界解析ソフト（電磁界解析プログラム）、発振中心周波数算出プログラム、寄生容量成分抽出プログラム、等価回路モデル作成プログラム、共振周波数算出プログラム、周波数判定プログラム、設計パラメータ変更プログラム等）が格納される。 
【００４７】
図１５は、本発明の実施の形態のパワー半導体モジュールの設計方法を説明するフローチャートである。本実施の形態では、パワー半導体チップが搭載されたパワー半導体モジュールの共振周波数を抽出するとともに、その共振周波数とパワー半導体チップの発振中心周波数との関係を求めることにより発振を回避する。 
【００４８】
図１５を参照して、ステップＳ１〜Ｓ３の処理によりパワー半導体チップの発振中心周波数および容量成分が抽出される。ステップＳ１１〜Ｓ１３の処理によってパワー半導体チップを搭載したパッケージ（図１５では「ＰＫＧ」と示す）のインピーダンスが抽出され、共振回路が算出される。 
【００４９】
ステップＳ１において、パワー半導体素子のチップ構造（チップを構成する各領域の大きさ、不純物濃度、配置等）が決定される。このチップ構造に基づきステップＳ２におけるデバイスシミュレーションを行う。パワー半導体素子のチップ構造の再設計を行う場合は、この決定されたチップ構造を初期パラメータとして、デバイスシミュレーションを行い、後のステップＳ６でＯＫ判定となるまでチップ構造に関するパラメータを変更してステップＳ２以降を繰り返す。
【００５０】
ステップＳ２は、ステップＳ２Ａ〜Ｓ２Ｃを含む。ステップＳ２Ａでは、コンピュータは、たとえば上述のＭｅｄｉｃｉ等のデバイスシミュレータを用いてパワー半導体チップのデバイスシミュレーションを実行する。ステップＳ２Ｂでは、シミュレーションによって正孔のドリフト速度の分布が抽出される。式（２）で示すようにパワー半導体素子の発振中心周波数１／Ｔｐは、パワー半導体チップのターンオフ期間中にホールが空乏層内を走行する時間によって決定される。 
【００５１】
ステップＳ２Ｃでは、式（２）の関係に基づいて、発振中心周波数算出プログラムにより、パワー半導体チップのパワー半導体素子の発振中心周波数が算出される。
【００５２】
ステップＳ３において、デバイスシミュレーションの結果から寄生容量成分抽出プログラムによってパワー半導体素子の容量成分が抽出される。 
【００５３】
一方、ステップＳ１１においてパワー半導体モジュールのパッケージの構造が決定される。「パッケージの構造」とは、具体的には、たとえばベース板、アルミワイヤや絶縁メタライズ基板の構成、パワー半導体チップを外部配線と結線するための主電極の構造などである。この決定されたパッケージの構造を初期パラメータとしてステップＳ１２の電磁界シミュレーションを行う。
【００５４】
ステップＳ１２では、ステップＳ１１で求めたパッケージ構造に対して電磁界解析ソフト（たとえばアンシス社製Ｑ３Ｄ  Ｅｘｔｒａｃｔｏｒ）による電磁界シミュレーションを実行する。ステップＳ１３では、ステップＳ１２でのシミュレーションによって、主電極端子、ワイヤ、および絶縁メタライズ基板を含むパワー半導体モジュールのインピーダンスを抽出する。
【００５５】
ステップＳ４では、ステップＳ３において得られたパワー半導体チップの容量成分、およびステップＳ１３において得られたインピーダンスを用いて等価回路モデル作成プログラムによって等価回路モデルが作成される。次にステップＳ５において、この等価回路モデルから共振周波数算出プログラムによって共振周波数が算出される。続いてステップＳ６では、周波数判定プログラムによって、共振周波数と発振中心周波数の比較および判定が行なわれる。ステップＳ６において共振周波数が発振中心周波数を含む所定の周波数範囲の内部に存在しないと判定されたことは、パワー半導体モジュールの設計が適切（ＯＫ）であること、すなわちＩＧＢＴ素子のターンオフ時の電圧振動が発生しないことを意味する。
【００５６】
一方、ステップＳ６において、共振周波数が発振中心周波数を含む所定の周波数範囲の内部に存在すると判定されたことは、パワー半導体モジュールの設計が適切でない（ＮＧ）こと、すなわちＩＧＢＴ素子のターンオフ時に電圧振動が発生することを意味する。 
【００５７】
なお、上記の共振周波数と発振中心周波数の比較および判定において、共振周波数が、発振中心周波数と一致するか否かで判定することも可能である。しかし、ＩＧＢＴ素子は、式（２）で求めた発振中心周波数（１／Ｔｐ）から±１０％程度の範囲で負性抵抗を示しうる。したがって、判定のための周波数範囲をもうけ、前記所定の周波数範囲を発振中心周波数の±１０％（すなわち発振中心周波数の９０％以上１１０％以下）として、ステップＳ６において共振周波数が発振中心周波数を基準に発振中心周波数の±１０％の範囲の中にはないと判定されたときにパワー半導体モジュールの設計が適切である（ＯＫ）と判断し、共振周波数が発振中心周波数を基準に発振中心周波数の±１０％の範囲内にあると判定されたときにパワー半導体モジュールの設計が適切でない（ＮＧ）と判断すると、より確実に発振を起こさないモジュールを設計することができるためより好ましい。
なお、判定のための周波数範囲を上記以外の範囲にとることもできる。発振周波数の±１０％より広い範囲にとれば、発振に対するマージンをさらに広くとることになるため、さらに確実に発振を回避するモジュールを得ることができる。
【００５８】
ステップＳ６においてコンピュータの周波数判定プログラムが、共振周波数と発振中心周波数の比較および判定を行う。上で説明した基準でＯＫと判断すれば全体の処理が終了し、パワー半導体モジュールの設計は終了する。
ステップＳ６において周波数判定プログラムがＮＧと判断すれば、コンピュータの設計パラメータ変更プログラムが、パッケージ構造に関する設計パラメータ（例えばアルミワイヤ、絶縁メタライズ基板およびその表面に形成された配線パターン、ならびに主電極の大きさ、長さ、配置等）を所定の値だけ変更してパッケージ構造を再設定する。そして、ステップＳ１２から図１５に示した順序で計算や回路成分抽出、等価回路モデル作成をやり直し、ステップＳ６において判定プログラムがＯＫと判断するまで設計パラメータを変更することを繰り返す。
なお、チップ構造についての設計や検討を行う場合には、ステップＳ６において周波数判定プログラムがＮＧと判断したとき、設計パラメータ変更プログラムが、チップ構造に関する設計パラメータを変更してステップＳ２から図１５に示した順序でステップＳ６まで繰り返す。以上がコンピュータによるパワー半導体モジュール設計システムの動作である。
【００５９】
なお、設計者がステップＳ６での判定結果に基づいてパワー半導体モジュールの設計を終了したり、パッケージ構造やチップ構造の再設計を行ったりすることも可能である。また設計者が、ステップＳ２Ｃで算出された発振中心周波数とステップＳ５で算出された共振周波数を人手で比較および判断することも可能である。設計者が再設計を行えば、ステップＳ１２またはステップＳ２から図１５に示した順序で再度計算等をやりなおして、ステップＳ６の判定を行う。
【００６０】
本実施の形態によれば、シミュレーション上で発振の有無を予測することができるため試作を行なわなくてもよい。よって設計効率の向上を図ることができる。また、発振を回避できるのでパワー半導体モジュールの低ノイズ化が可能となる。 
【００６１】
本実施の形態によれば等価回路モデルを適宜変更することによってその共振周波数をシミュレーション上で変更することが可能になる。よって、ゲートに高周波損失素子や抵抗を挿入しなくてもパワー半導体モジュールの発振を回避できる。これによってパワー半導体のスイッチングの立ち上がり時間を長くせずに低損失化が可能となる。 
【００６２】
また、パワー半導体モジュールにおいて高周波損失素子や抵抗を搭載するために必要な領域を確保する必要がなくなるので、パワー半導体モジュールの小型化および低コスト化を実現できる。
【００６３】
なお、本実施の形態においてパワー半導体素子はＩＧＢＴ素子およびダイオードの例で説明した。ＩＧＢＴ素子はパワー半導体モジュールのインバータ回路またはコンバータ回路におけるスイッチング素子として用いられる。しかしＩＧＢＴ素子でなくてもバイポーラ半導体素子であれば負性抵抗領域が存在し得る。したがって、ＩＧＢＴ素子以外のバイポーラ半導体素子を搭載したパワー半導体モジュールであっても、半導体素子の容量成分と、パッケージのインピーダンスとからなる等価回路の共振周波数が、バイポーラ半導体素子の発振中心周波数と一致する場合、または発振中心周波数を含む所定の周波数範囲内にある場合には、発振が生じる可能性がある。本実施の形態をバイポーラ半導体素子を搭載した半導体モジュールの設計に適用することで発振を回避することができる。バイポーラ半導体素子としてＰ／Ｎ接合ダイオード等、バイポーラ半導体のスイッチング素子としてはバイポーラトランジスタ、サイリスタ等を挙げることができる。 
互いに異なる構造または異なる特性を持つ複数のバイポーラ半導体素子をパワー半導体モジュールに搭載するときは、ステップＳ２においては異なる構造または異なる特性のバイポーラ素子それぞれについて発振中心周波数を算出し、ステップＳ６においてはいずれの発振中心周波数の近く（すなわち所定範囲内）にも共振周波数がない場合はＯＫの判定を行い、いずれかの中心周波数の近く（所定範囲内）に共振周波数がある場合はＮＧの判定を行う。
【００６４】
本実施の形態における設計方法は、単数のパワー半導体チップが搭載されたパワー半導体モジュールと、複数のパワー半導体チップが搭載されたパワー半導体モジュールのいずれにも適用できることは言うまでもない。いずれのパワー半導体モジュールにおいても以上で説明した方法により、共振周波数を抽出し、その共振周波数とパワー半導体チップの負性抵抗領域との関係を求めることによって発振を回避することを可能にする。 
【００６５】
複数のパワー半導体素子が搭載されたパワー半導体モジュールにおいては、搭載するチップを外部配線と結線するための主電極端子（図２に示す主電極端子５）、アルミワイヤ（図２に示すアルミワイヤ４，１２）および絶縁基板（図２に示す絶縁メタライズ基板２）のインピーダンスが複雑に存在するため多数の共振周波数が存在する。そのため、１つのパワー半導体素子が搭載されたパワー半導体モジュールよりも発振が生じやすくなるため大容量化が容易ではないという問題があった。 
【００６６】
しかし、シミュレーションによって共振周波数を変更できるので、パワー半導体モジュールの構造が複雑化しても、発振を防止するため個々のパワー半導体素子に対応する高周波損失素子や抵抗を搭載するために必要な領域を確保する必要がなくなる。したがって複数のパワー半導体素子を搭載したパワー半導体モジュールにおいては特に、パワー半導体モジュールの小型化および低コスト化を実現できる。さらには複雑化したモジュールにおいてもシミュレーションによって、マージンを確保しつつ発振を回避する設計が試作前に可能となり、パワー半導体モジュールの大容量化および安定動作化を容易に実現できる。
【００６７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 
【符号の説明】
【００６８】
１  ベース板、２  絶縁メタライズ基板、３Ａ  ＩＧＢＴチップ、３Ｂ  還流ダイオードチップ、４，１２アルミワイヤ、５Ａ，５Ｂ  主電極端子、１０  ゲートバランス抵抗、１１  高周波損失素子、２０  ｎ-層、２１  空乏層、２４  ｐ＋層、２５  正孔、１００  パワー半導体モジュール、１０２  ＣＰＵ、１０４  ＲＯＭ、１０６  ＲＡＭ、１０８  ＨＤＤ、１１４  マウス、１１６  キーボード、１１８  ディスプレイ、１２０  バス、１５０  コンピュータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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