(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体層に形成された半導体素子と、
前記半導体素子の終端部に形成され、ＪＴＥ（Junction Termination Extension）領域およびＦＬＲ（Field Limiting Ring）の少なくとも片方を含む不純物注入領域である終端領域とを備え、
前記終端領域の深さ方向の不純物濃度プロファイルにおいて、最も浅い位置の濃度ピークは表面から０．３５μｍより深い位置にあり、
前記不純物濃度プロファイルにおいて、表面からの深さが０．２μｍの濃度は前記最も浅い位置の濃度ピークの１０分の１以下であること
を特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素半導体層に形成された半導体素子と、
前記半導体素子の終端部に形成され、ＪＴＥ（Junction Termination Extension）領域およびＦＬＲ（Field Limiting Ring）の少なくとも片方を含む不純物注入領域である終端領域と、
前記半導体素子の領域上に形成されるゲート絶縁膜と、
前記終端領域上に形成され、前記ゲート絶縁膜より厚いフィールド絶縁膜と、
を備え、
前記終端領域の深さ方向の不純物濃度プロファイルにおいて、最も浅い位置の濃度ピークは表面から０．３５μｍより深い位置にあり、
前記不純物濃度プロファイルにおいて、表面からの深さが０．２μｍの濃度は前記最も浅い位置の濃度ピークの１０分の１以下であること
を特徴とする炭化珪素半導体装置。
【請求項３】
前記不純物濃度プロファイルにおいて、濃度ピークは１箇所のみである
請求項１または請求項２記載の炭化珪素半導体装置。
【請求項４】
前記終端領域は前記ＦＬＲを含み、
前記半導体素子は、深さ方向の不純物濃度プロファイルが前記ＦＬＲと同じであるウエ
ルを有している
請求項１から請求項３のいずれか一項記載の炭化珪素半導体装置。
【請求項５】
前記終端領域は前記ＪＴＥ領域および前記ＦＬＲの両方を含み、
前記ＪＴＥ領域と前記ＦＬＲは、深さ方向の不純物濃度プロファイルが互いに同じであ
る
請求項１から請求項３のいずれか一項記載の炭化珪素半導体装置。
【請求項６】
前記終端領域を構成する不純物はＡｌである
請求項１から請求項５のいずれか一項記載の炭化珪素半導体装置。
【請求項７】
前記炭化珪素半導体層の表面において、前記終端領域の近傍は平坦である
請求項１から請求項６のいずれか一項記載の炭化珪素半導体装置。
【請求項８】
前記半導体素子はＭＯＳＦＥＴ（Metal oxide semiconductor field effect transistor）である
請求項１から請求項７のいずれか一項記載の炭化珪素半導体装置。
【請求項９】
炭化珪素半導体層に半導体素子を形成する工程と、
前記半導体素子の外周部における前記炭化珪素半導体層の表面部に、不純物のイオン注入
によりＪＴＥ（Junction Termination Extension）領域およびＦＬＲ（Field Limiting Ring）の少なくとも片方を含む終端領域を形成する工程と、
を備え、
前記不純物のイオン注入は、不純物濃度のピークが前記炭化珪素半導体層の表面から０
．３５μｍより深い位置になる注入エネルギーで行われ、
前記イオン注入において、前記終端領域の表面からの深さが０．２μｍの濃度は、前記最も浅い位置の濃度ピークの１０分の１以下であること
を特徴とする炭化珪素半導体装置の製造方法。
【請求項１０】
炭化珪素半導体層に半導体素子を形成する工程と、
前記半導体素子の外周部における前記炭化珪素半導体層の表面部に、不純物のイオン注入によりＪＴＥ（Junction Termination Extension）領域およびＦＬＲ（Field Limiting Ring）の少なくとも片方を含む終端領域を形成する工程と、
前記半導体素子の領域に形成されるゲート絶縁膜よりも厚膜のフィールド絶縁膜を、前記終端領域上に形成する工程と、
を備え、
前記不純物のイオン注入は、不純物濃度のピークが前記炭化珪素半導体層の表面から０．３５μｍより深い位置になる注入エネルギーで行われ、
前記イオン注入において、前記終端領域の表面からの深さが０．２μｍの濃度は、前記最も浅い位置の濃度ピークの１０分の１以下であること
を特徴とする炭化珪素半導体装置の製造方法。
【請求項１１】
前記イオン注入は、前記不純物の種類および注入エネルギーを固定して行われる
請求項９または請求項１０記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記終端領域は前記ＦＬＲを含み、
前記半導体素子を形成する工程は、不純物のイオン注入によりウエルを形成する工程を
含み、
前記ウエルを形成する形成工程と前記ＦＬＲを形成する工程は、同時に行われる
請求項９から請求項１１のいずれか一項記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記終端領域は前記ＪＴＥ領域および前記ＦＬＲの両方を含み、
前記終端領域を形成する工程において、前記ＪＴＥと前記ＦＬＲは同時に形成される
請求項９から請求項１１のいずれか一項記載の炭化珪素半導体装置の製造方法。
【請求項１４】
前記不純物はＡｌである
請求項９から請求項１３のいずれか一項記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記イオン注入の注入エネルギーは３５０ｋｅＶ以上である
請求項１４記載の炭化珪素半導体装置の製造方法。
【請求項１６】
前記終端領域の活性化アニールを行う工程と、
前記活性化アニールの後、犠牲酸化処理により前記終端領域の表面を除去する工程とを
さらに備える
請求項９から請求項１５のいずれか一項記載の炭化珪素半導体装置の製造方法。
【請求項１７】
前記終端領域の表面に対して選択的なドライエッチングは行われない
請求項９から請求項１６のいずれか一項記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置に関し、特に、ＪＴＥ（Junction Termination Extension）またはＦＬＲ（Field Limiting Ring）を含む半導体素子の終端構造に関するものである。
【背景技術】
【０００２】
高耐圧、低損失および高耐熱性を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いて形成した半導体素子（ＭＯＳＦＥＴ（Metal oxide semiconductor field effect transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）など）が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。またＳｉＣの特質として、不純物の拡散係数が非常に小さく、熱処理を施してもイオン注入された不純物が殆ど拡散せずに、イオン注入直後の不純物濃度プロファイルがほぼ維持されるということ知られている。
【０００３】
半導体素子の外周部（終端部）に設けられる終端構造の一つにＪＴＥ（Junction Termination Extension）がある（例えば下記の非特許文献１）。ＪＴＥは、半導体素子の終端部における電界強度を緩和し、素子の耐圧を向上させることができる。従来のＳｉＣ半導体装置の製造方法では、ＪＴＥ領域を形成するためのイオン注入を、注入エネルギーを変えながら多段階に分けて行っていた（図２参照）。これは、不純物が拡散し難いＳｉＣ内に、Ｂｏｘ型の不純物濃度プロファイルのＪＴＥ領域を形成するためである。
【０００４】
またイオン注入によりＪＴＥ領域を形成した後、不純物を活性化させる活性化アニールを施す必要があるが、その活性化アニールの際、ＪＴＥ領域の表面にダメージ層が生じる。そのため、活性化アニールの後、そのダメージ層を犠牲酸化処理やドライエッチングによって除去する必要がある。従ってＪＴＥ領域は、表面のダメージ層が除去された後の状態で、設計通りの耐圧が得られるように形成する必要がある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】B. Jayant Baliga著“Power Semiconductor Devices”PWS Publishing Company, 1995, pp.111-113
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように、ＪＴＥ領域は、活性化アニールによって生じた表面のダメージ層が除去された後の状態で、所望の耐圧が得られるように形成する必要がある。逆に言えば、所望の耐圧が得られるように、ＪＴＥ領域の表面の除去量を決定しなければならない。従来のＳｉＣ半導体装置の製造方法では、このときのＪＴＥ領域表面のエッチング量のマージン（所望の耐圧が得られるエッチング量の範囲）が小さく、所望の耐圧を得るために高精度なエッチング量の制御が必要であった。
【０００７】
本発明は以上のような課題を解決するためになされたものであり、ＪＴＥ領域およびＦＬＲの少なくとも片方を含む終端領域を備える炭化珪素半導体装置の製造において、終端領域表面に生じたダメージ層を除去するエッチング量のマージンを大きくすることを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る炭化珪素半導体装置は、炭化珪素半導体層に形成された半導体素子と、半導体素子の終端部に形成され、ＪＴＥ領域およびＦＬＲの少なくとも片方を含む不純物注入領域である終端領域とを備え、終端領域の深さ方向の不純物濃度プロファイルにおいて、最も浅い位置の濃度ピークは表面から０．３５μｍより深い位置にあり、不純物濃度プロファイルにおいて、表面からの深さが０．２μｍの濃度は最も浅い位置の濃度ピークの１０分の１以下であることを特徴とする。
【０００９】
本発明に係る炭化珪素半導体装置の製造方法は、炭化珪素半導体層に半導体素子を形成する工程と、半導体素子の外周部における炭化珪素半導体層の表面部に、不純物のイオン注入によりＪＴＥ領域およびＦＬＲの少なくとも片方を含む終端領域を形成する工程と、を備え、不純物のイオン注入は、不純物濃度のピークが炭化珪素半導体層の表面から０．３５μｍより深い位置になる注入エネルギーで行われ、イオン注入において、終端領域の表面からの深さが０．２μｍの濃度は、最も浅い位置の濃度ピークの１０分の１以下であることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、終端領域の表面近傍の不純物濃度が低く抑えられるため、終端領域表
面に生じたダメージ層を除去するエッチングによる耐圧の変化が抑えられる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係るＳｉＣ半導体装置の構成を示す断面図である。
【図２】従来のＳｉＣ半導体装置におけるＪＴＥ領域の不純物濃度プロファイルを示す図である。
【図３】本発明の実施の形態１に係るＳｉＣ半導体装置におけるＪＴＥ領域の不純物濃度プロファイルの一例を示す図である。
【図４】本発明の実施の形態１に係るＳｉＣ半導体装置におけるＪＴＥ領域の不純物濃度プロファイルの他の一例を示す図である。
【図５】本発明の実施の形態１に係るＳｉＣ半導体装置の製造工程図である。
【図６】本発明の実施の形態１に係るＳｉＣ半導体装置の製造工程図である。
【図７】本発明の実施の形態１に係るＳｉＣ半導体装置の製造工程図である。
【図８】本発明の実施の形態１に係るＳｉＣ半導体装置の製造工程図である。
【図９】本発明の実施の形態１に係るＳｉＣ半導体装置の製造工程図である。
【図１０】本発明の実施の形態１に係るＳｉＣ半導体装置の製造工程図である。
【図１１】ＪＴＥ領域表面のエッチング量とＳｉＣ半導体装置の耐圧値との関係を示す図である。
【図１２】ＪＴＥ領域表面のダメージ層をドライエッチングによって除去した場合における、ＳｉＣ半導体装置の断面図である。
【図１３】本発明の実施の形態２に係るＳｉＣ半導体装置の構成を示す断面図である。
【図１４】本発明の実施の形態２に係るＳｉＣ半導体装置の製造方法を説明するための図である。
【図１５】本発明の実施の形態２に係るＳｉＣ半導体装置の製造方法を説明するための図である。
【図１６】本発明の実施の形態２に係るＳｉＣ半導体装置の構成を示す断面図である。
【図１７】本発明の実施の形態２に係るＳｉＣ半導体装置の製造方法を説明するための図である。
【発明を実施するための形態】
【００１２】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るＳｉＣ半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。図１（ａ）はＭＯＳＦＥＴのセル部であり、図１（ａ）はＭＯＳＦＥＴの終端部を示している。つまりＭＯＳＦＥＴのチップには図１（ｂ）に示す構造のセルが複数個並列に配設され、最外周のセルの外側が図１（ｂ）の構造となっている。
【００１３】
図１（ａ）の如く、ＭＯＳＦＥＴセルは、ｎ+型ＳｉＣ基板１およびその上に成長させたｎ-型エピタキシャル層２から成るエピタキシャル基板を用いて形成されている。ｎ+型ＳｉＣ基板１およびｎ-型エピタキシャル層２は、それぞれＭＯＳＦＥＴのバッファ層およびドリフト層として機能する。
【００１４】
ＭＯＳＦＥＴセルにおいて、ｎ-型エピタキシャル層２の上部にはベース領域としてのｐ型ウエル３が形成され、その表面部分にｎ型ソース領域４が形成されている。ｎ-型エピタキシャル層２の上面には、一対のｎ型ソース領域４およびｐ型ウエル３に跨るように熱酸化膜のゲート絶縁膜６が形成され、その上に例えばポリシリコンのゲート電極７が配設される。
【００１５】
ゲート電極７上には層間絶縁膜８が形成される。ｎ型ソース領域４およびｐ型ウエル３の一部（ゲート電極７が形成されていない部分）の上の層間絶縁膜８は除去されており、その部分にｎ型ソース領域４およびｐ型ウエル３に接続するソース電極９が形成される。ｐ型ウエル３のソース電極９との接続部分には、他の部分よりも不純物濃度の高いｐ型コンタクト領域５が形成されている。またドレイン電極１０は、ｎ+型ＳｉＣ基板１の裏面に配設される。
【００１６】
一方、終端部では、図１（ｂ）のように、最外周のＭＯＳＦＥＴセルのｐ型ウエル３の外側に隣接するように、ｐ型ウエル３よりも不純物濃度の低いｐ型の不純物注入領域（終端領域）であるＪＴＥ領域１１が形成される。またＪＴＥ領域１１上を含むｎ-型エピタキシャル層２の上面にはフィールド酸化膜１２が形成されている。
【００１７】
本発明との比較例として、従来のＳｉＣ半導体装置におけるＪＴＥ領域の不純物濃度プロファイルを図２に示す。上記したように、従来のＪＴＥ領域の形成方法では、ＪＴＥ領域の不純物濃度プロファイルをＢｏｘ型（図２の破線）にするために、不純物のイオン注入を注入エネルギー（注入深さ）を変えながら多段階に分けて行っていた。図２では、不純物の濃度分布を各段階ごとに個別のグラフとして示している（不純物はＡｌ）。
【００１８】
一方、図３および図４に、本実施の形態に係るＳｉＣ半導体装置におけるＪＴＥ領域の不純物濃度プロファイルを示す。本実施の形態では、ＪＴＥ領域を、１段階のイオン注入（不純物の種類および注入エネルギーを固定したイオン注入）により形成する。図３は、不純物をＡｌ、注入エネルギーを３５０ｋｅＶとした１段階のイオン注入で形成したＪＴＥ領域の不純物濃度プロファイルであり、図４は、不純物をＡｌ、注入エネルギー５００ｋｅＶとした１段階のイオン注入で形成したＪＴＥ領域の不純物濃度プロファイルである。図３および図４からも分かるように、１段階のイオン注入では、不純物濃度ピークは１箇所のみとなる。
【００１９】
ここで、本実施の形態に係るＭＯＳＦＥＴの製造方法を説明する。図５〜図１０はその工程図であり、各図（ａ）はＭＯＳＦＥＴのセル部、各図（ｂ）はＭＯＳＦＥＴの終端部を示している。
【００２０】
まず、ｎ+型ＳｉＣ基板１上にｎ-型エピタキシャル層を成長させて形成したエピタキシャル基板を用意する。ｎ-型エピタキシャル層２の上部に選択的なイオン注入を行うことによって、ｐ型ウエル３、ｎ型ソース領域４、ｐ型コンタクト領域５をそれぞれ形成する（図５）。
【００２１】
そして、ｎ-型エピタキシャル層２上に、最外周のＭＯＳＦＥＴセルのｐ型ウエル３の外側を開口したレジスト２１を形成し、それをマスクにしたイオン注入によりＪＴＥ領域１１を形成する（図６）。上記のとおり、本実施の形態ではＪＴＥ領域１１の形成を１段階のイオン注入により行う。ここではＪＴＥ領域１１の形成を、ｐ型ウエル３、ｎ型ソース領域４およびｐ型コンタクト領域５の形成より後に行っているが、これらの形成順は任意でよい。
【００２２】
次に、注入した各不純物を活性化させるための熱処理（活性化アニール）を行う。そして、ＪＴＥ領域１１を含む領域が開口されたレジスト２２を形成し、それをマスクにした犠牲酸化処理（あらかじめ形成しておいた犠牲酸化膜のウェットエッチング）やドライエッチングによって、活性化アニールの際にＪＴＥ領域１１の表面に生じたダメージ層を除去する（図７）。このダメージ層除去は、ＪＴＥ領域１１部分のみならず、ＭＯＳＦＥＴの特性に影響を与えない限りで、それ以外の領域にも行ってよい。例えば図７では、ＪＴＥ領域１１から外側の領域全体をエッチングしている。特に、犠牲酸化処理は、エッチング量が非常に小さくＭＯＳＦＥＴの特性に殆ど影響しないので、ｎ-型エピタキシャル層２の全面に行ってもよい。
【００２３】
続いて、ｎ-型エピタキシャル層２の上面に、フィールド酸化膜１２およびゲート絶縁膜６を形成する（図８）。そしてフォトリソグラフィ技術を用いて、ゲート絶縁膜６上にゲート電極７を形成し、その上に層間絶縁膜８を形成する（図９）。
【００２４】
その後、ｎ型ソース領域４およびｐ型コンタクト領域５上の層間絶縁膜８に、コンタクトホールを形成する（図１０）。そして当該コンタクトホール内にソース電極９を形成し、さらにｎ+型ＳｉＣ基板１の下面にドレイン電極１０を形成すれば、図１に示したＭＯＳＦＥＴの構成が得られる。図示は省略するが、さらにソース電極９に接続するパッドや、ゲート電極７に接続するパッド、保護膜などを形成することによって、ＭＯＳＦＥＴの半導体装置が完成される。
【００２５】
図１１は、ＪＴＥ領域表面のエッチング量とＭＯＳＦＥＴの耐圧値との関係を示す表である。図１１の表は、Ａｌのイオン注入により形成したＪＴＥ領域１１を有するＭＯＳＦＥＴにおいて、ＪＴＥ領域１１表面のダメージ層除去する際にドライエッチングを行わない場合、ドライエッチング量を０．１μｍ〜０．３μｍとした場合の耐圧値の変化を示している。当該ＭＯＳＦＥＴの耐圧の設計値は１５００Ｖである。
【００２６】
なお、ＪＴＥ領域１１表面のドライエッチングを行わないケース（ドライエッチング量０μｍ）では、犠牲酸化処理のみを行っている。犠牲酸化処理のエッチング量は、ドライエッチングに比べて非常に小さい（１０〜２０ｎｍ程度）ため、犠牲酸化処理によるエッチング量は無視している。
【００２７】
図１１の表では、ＪＴＥ領域１１の形成を、図２に示した従来の多段階のイオン注入（Ｂｏｘ注入）で行った場合と、図３のように注入エネルギーを３５０ｋｅＶに固定した場合と、図４のように注入エネルギーを５００ｋｅＶに固定した場合とを、比較している。
【００２８】
ＪＴＥ領域１１をＢｏｘ注入で形成した場合、１５００Ｖ以上の耐圧を得るためには、ドライエッチング量を０．１μｍ〜０．２μｍの範囲にする必要があった。つまりエッチング量のマージンは０．１μｍであった。
【００２９】
一方、注入エネルギーを３５０ｋｅＶに固定したイオン注入でＪＴＥ領域１１を形成した場合、ドライエッチング量が０μｍ〜０．１μｍの場合に１５００Ｖ以上の耐圧が得られた。つまりエッチング量のマージンはＢｏｘ注入と同様に０．１μｍである。また注入エネルギーを５００ｋｅＶに固定したイオン注入でＪＴＥ領域１１を形成した場合、ドライエッチング量が０μｍ〜０．２μｍの場合に１５００Ｖ以上の耐圧が得られた。つまりエッチング量のマージンは０．２μｍに広がった。
【００３０】
この結果について考察する。従来のＢｏｘ注入で形成したＪＴＥ領域１１の不純物濃度プロファイルは、表面からほぼ一定な濃度であるため、表面をエッチングした後のＪＴＥ領域１１のシート不純物濃度（単位面積当たりの不純物量、単位はｃｍ-2）は、そのエッチング量に伴い大きく変化する。所望の耐圧値を得ることができるエッチング量の範囲（マージン）が小さかったのはこのためと考えられる。
【００３１】
これに対し、１段階のイオン注入で形成したＪＴＥ領域１１の不純物濃度プロファイルは、表面部分が低濃度になるため、表面をエッチングしてもＪＴＥ領域１１のシート不純物濃度の変化は小さい。注入エネルギーを３５０ｋｅＶまたは５００ｋｅＶに固定したとき、エッチング量が０μｍ〜０．１μｍの範囲でＭＯＳＦＥＴの耐圧値の変化が小さいのはこのためと考えられる。
【００３２】
また１段階のイオン注入で注入エネルギーを大きくすると、不純物の濃度ピークが深い位置になり表面部分がより低濃度になるため、エッチング量に対するＪＴＥ領域１１のシート不純物濃度の変化はさらに小さくなる。注入エネルギー３５０ｋｅＶで形成したＪＴＥ領域１１では、図３のように不純物濃度が深さが約０．２μｍの位置でピーク濃度の１０分の１を超えるが、注入エネルギー５００ｋｅＶの場合は、図４のように深さが約０．２〜０．３μｍの位置でもピーク濃度の１０分の１以下の不純物濃度になっている。注入エネルギーを３５０ｋｅＶとした場合よりも、５００ｋｅＶとした場合の方が、エッチング量のマージンが広がったのはこれが理由と考えられる。
【００３３】
さらに注目すべきは、Ｂｏｘ注入の場合はドライエッチングを行わなければ所望の耐圧を得ることができなかったが、１段階のイオン注入の場合はドライエッチングを行わない（犠牲酸化処理のみ）場合でも、所望の耐圧が得られていることである。これは、１段階のイオン注入の場合はＪＴＥ領域１１の表面部分に導入される不純物が少ないので、表面部分のダメージ（イオン注入による形成される結晶欠陥）が少なく、少ないエッチング量でも充分にダメージ層が除去されるからと考えられる。
【００３４】
このように、ＪＴＥ領域１１の深さ方向の不純物濃度プロファイルにおいて、表面部分の濃度を小さくすることにより、ＪＴＥ領域１１表面にドライエッチングを行わない（犠牲酸化処理のみ行う）場合でも、所望の耐圧を得ることができる。この効果は特に、表面部分の不純物濃度をピーク濃度の１０分の１以下としたときに得られた。
【００３５】
またＪＴＥ領域１１を形成するイオン注入の注入エネルギーを大きくして、不純物濃度のピークの位置を深くすれば、ＪＴＥ領域１１のエッチング量に伴うシート不純物濃度の変化が小さくなり、エッチング量のマージンを従来のＢｏｘ注入の場合よりも広くすることができる。この効果は特に、不純物濃度のピークの位置を０．３５μｍよりも深くしたときに得られた。
【００３６】
なお、ＳｉＣに不純物としてＡｌをイオン注入することでＪＴＥ領域を形成する場合、その不純物濃度のピークの位置の深さを０．３５μｍより深くするには、注入エネルギーを３５０ｋｅＶ以上にすればよい。またその場合は、図３に示されるように表面の不純物濃度がピーク濃度の１０分の１以下となるため、ドライエッチングが不要になるという効果も得られる。
【００３７】
なお、ＪＴＥ領域１１の不純物濃度のピーク位置を深くするほど上記の効果を顕著にできるが、その反面、高い注入エネルギーのイオン注入ではビーム電流が小さくなり生産性の低下を伴う。またＭＯＳＦＥＴ等では、オーミックコンタクトをとるために浅いｐ型領域を形成する必要があり、従来のＭＯＳＦＥＴの形成に用いられていたイオン注入装置では、不純物濃度ピークの位置の深さは０．６０μｍ（Ａｌの注入エネルギーで５００ｋｅＶ）程度が限界である。もちろん、不純物濃度のピークの位置が深いＪＴＥ領域１１を形成するために別のイオン注入装置を導入してもよいが、設備投資額が多大になるのみならず、装置の稼働率が下がるため好ましくない。よってコストおよび生産性の観点も考慮すると、ＪＴＥ領域１１の不純物濃度ピークの位置の深さは０．３５μｍ〜０．６０μｍの範囲であることが好ましい。
【００３８】
本実施の形態では、ＪＴＥ領域１１を１段階のイオン注入で形成したが、ＪＴＥ領域１１の深さ方向の不純物濃度プロファイルにおいて、最も浅い位置にあるピークの深さが０．３５μｍよりも深く、またＪＴＥ領域１１の表面部分における濃度が最も浅い位置にあるピークの１０分の１以下となれば、多段階のイオン注入によりＪＴＥ領域１１を形成してもよい（不純物濃度のピークが複数個所あってもよい）。この場合も、上記と同様の効果が得られる。
【００３９】
ｐ型のＪＴＥ領域１１を形成するための不純物は、上の例のようにＡｌを使用することが好ましい。ｐ型の不純物としてはＢもあるが、ＢはＡｌに比べて拡散しやすく、活性化アニールの際にＪＴＥ領域１１の表面部分へ拡散するので、表面部分の濃度を適切に小さく（濃度ピークの１０分の１以下）制御することが困難である。
【００４０】
上記したように本発明では、ＪＴＥ領域１１表面のエッチング量のマージンが大きくなるという効果があり、これは比較的エッチング量が大きくなるドライエッチングを行う場合に特に有効である。しかしＪＴＥ領域１１を選択的にドライエッチングすると、ＪＴＥ領域１１の近傍に段差が生じる。例えば図７のようにレジスト２２を形成し、それをマスクにするドライエッチングを行うと、図１２のようにＪＴＥ領域１１の近傍の表面に段差が生じる（図１２（ａ）はＭＯＳＦＥＴのセル部、図１２（ｂ）はその終端部を示している）。ＪＴＥ領域１１の近傍に段差があると、半導体装置（ＭＯＳＦＥＴ）に電圧が印加されたときに段差部付近で電界集中が生じ、耐圧が低下する場合がある。またスイッチング動作時にも段差部で過渡的に高電界が生じる可能性もある。
【００４１】
従って本発明においては、ＪＴＥ領域１１表面のダメージ層の除去には、選択的なドライエッチングを実施せずに、犠牲酸化処理のみを行うことが好ましい。これによりＪＴＥ領域１１近傍に段差が生じることを防止できる。つまりＪＴＥ領域１１近傍の表面が平坦になる。それにより電界集中の発生を抑制でき、より確実に所望の耐圧を得ることができる。
【００４２】
＜実施の形態２＞
ＪＴＥ以外の終端構造としては、ＦＬＲ（Field Limiting Ring）構造が知られている。ＦＬＲは、ＪＴＥ領域と同様のイオン注入工程により形成可能な不純物注入領域であり、本発明を適用することができる。実施の形態２では、本発明をＦＬＲに適用した構成を示す。
【００４３】
図１３は、本発明の実施の形態２に係るＳｉＣ半導体装置であるＭＯＳＦＥＴの終端部の構成を示す断面図である。ＭＯＳＦＥＴのセル部は、実施の形態１（図１（ａ））と同様であるので、図示は省略する。
【００４４】
図１３のように、本実施の形態に係るＭＯＳＦＥＴの終端部では、最外周のＭＯＳＦＥＴセルのｐ型ウエル３の外側に、ｐ型の不純物注入領域（終端領域）であるＦＬＲ１３を複数個設けている。ＦＬＲ１３のそれぞれにおける深さ方向の不純物濃度プロファイルは、実施の形態１のＪＴＥ領域１１のそれと同様である。すなわち、ＦＬＲ１３の深さ方向の不純物濃度プロファイルにおいては、最も浅い位置にあるピークの深さが０．３５μｍよりも深く、また表面部分における濃度が最も浅い位置にあるピークの１０分の１以下となっている。
【００４５】
ＦＬＲ１３は、実施の形態１のＪＴＥ領域１１と同様の手法により形成可能である。具体的には、実施の形態１で図６を用いて説明したイオン注入工程において、マスクとして使用するレジスト２１の形状を、図１４のようにＦＬＲ１３の形成領域上が開口したパターンにすればよい。その他の工程は実施の形態１と同じでよい。
【００４６】
本実施の形態のＦＬＲ１３によれば、実施の形態１のＪＴＥ領域１１と同様の効果が得られる。つまりＦＬＲ１３の活性化アニールで生じたダメージ層を除去する際の、ＦＬＲ１３表面のエッチング量のマージンが大きくなる。なお、本実施の形態においても、ＦＬＲ１３表面のダメージ層の除去には、ＦＬＲ１３近傍に段差が生じないように、犠牲酸化処理のみを行うことが好ましい。
【００４７】
ここで、ＪＴＥ領域１１はｐ型ウエル３よりも不純物濃度を低くする必要があるが、ＦＬＲ１３はｐ型ウエル３と同じ不純物濃度でもその機能を果たす。ＦＬＲ１３をｐ型ウエル３と同じ不純物濃度にする場合、ｐ型ウエル３とＦＬＲ１３の両者を同じ工程で形成できる。つまり、ｐ型ウエル３を形成するイオン注入工程において、マスクとして使用するレジスト２３の形状を、図１５のようにｐ型ウエル３およびＦＬＲ１３の両方の形成領域上が開口したパターンにすればよい。それにより、終端領域の形成工程（実施の形態１の図６の工程）を独立して行う必要がなくなるため、実施の形態１よりも製造工程数を少なくでき、コスト削減に寄与できる。この場合、ｐ型ウエル３およびＦＬＲ１３における深さ方向の不純物濃度プロファイルは互いに同じになる。つまり、ＦＬＲ１３およびｐ型ウエル３の両方で、その深さ方向の不純物濃度プロファイルにおいて、最も浅い位置にあるピークの深さが０．３５μｍよりも深く、また表面部分における濃度が最も浅い位置にあるピークの１０分の１以下となる。
【００４８】
また、ＪＴＥ領域１１とＦＬＲ１３を併用してもよい。その場合、図１６のように、ｐ型ウエル３の外端部にＪＴＥ領域１１を配設し、さらにＪＴＥ領域１１の外側にＦＬＲ１３を配設する。ＪＴＥ領域１１とＦＬＲ１３を併用する場合、それらの不純物濃度は互いに同じでよい。そうすれば、ＪＴＥ領域１１とＦＬＲ１３を同じ工程で形成できる。つまり、ＪＴＥ領域１１を形成するイオン注入工程（図６）において、マスクとして使用するレジスト２１の形状を、図１７のようにＪＴＥ領域１１およびＦＬＲ１３の両方の形成領域上が開口したパターンにすればよい。この場合、ＪＴＥ領域１１およびＦＬＲ１３における深さ方向の不純物濃度プロファイルは互いに同じになる。
【００４９】
以上の説明では、半導体素子としてＭＯＳＦＥＴを例示したが、本発明は終端構造としてＪＴＥ領域およびＦＬＲの少なくとも片方を備えるＳｉＣ半導体素子に広く適用可能である。
【符号の説明】
【００５０】
１  ｎ+型ＳｉＣ基板、２  ｎ-型エピタキシャル層、３  ｐ型ウエル、４  ｎ型ソース領域、５  ｐ型コンタクト領域、６  ゲート絶縁膜、７  ゲート電極、８  層間絶縁膜、９  ソース電極、１０  ドレイン電極、１１  ＪＴＥ領域、１２  フィールド酸化膜、１３  ＦＬＲ、２１，２２，２３  レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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