(57)【特許請求の範囲】
【請求項１】
フィルタ回路と、
前記フィルタ回路のカットオフ周波数を調整するための信号であるカットオフ周波数調整結果を前記フィルタ回路に対して与えるカットオフ周波数補償回路と、
前記フィルタ回路の出力に基づき、前記フィルタ回路のＱ値を調整するための信号であるＱ値調整信号を前記フィルタ回路に対して与えるＱ値補償回路と
を具備し、
前記カットオフ周波数補償回路は、前記フィルタ回路の容量成分を調整することによって前記フィルタ回路の前記カットオフ周波数を所望の値に調整可能であり、
前記Ｑ値補償回路は、前記カットオフ周波数補償回路による前記フィルタ回路の前記カットオフ周波数の調整の後に、前記フィルタ回路の抵抗成分を調整することによって前記フィルタ回路の前記Ｑ値を所望の値に調整可能であり、
前記フィルタ回路は入力信号から所定の周波数より高い周波数の成分をカットオフした結果の信号を出力するローパスフィルタであり、
前記カットオフ周波数補償回路は、前記ローパスフィルタの前記容量成分の充電と放電との少なくともいずれか一方を利用した時間積分によって前記容量成分の誤差を検出して当該誤差の検出結果に基づき前記容量成分の前記誤差を補償可能であり、
前記Ｑ値補償回路は、基準電圧発生器と、振幅比較器と、制御レジスタとを含み、
前記基準電圧発生器は、前記ローパスフィルタの出力端子の出力信号の振幅を判定するための基準電圧を生成するものであり、
前記振幅比較器は、前記基準電圧発生器から生成される前記基準電圧と前記ローパスフィルタの前記出力信号の前記振幅とを比較するものであり、
前記制御レジスタは、前記ローパスフィルタの前記抵抗成分を調整するＱ値制御情報を格納するものであり、
前記振幅比較器が前記基準電圧発生器から生成される前記基準電圧よりも前記ローパスフィルタの前記出力信号の前記振幅のほうが大きいと判定した場合には、前記ローパスフィルタの前記出力信号の前記振幅を減少させるように前記Ｑ値制御情報の値を変更し、
前記振幅比較器が前記基準電圧発生器から生成される前記基準電圧よりも前記ローパスフィルタの前記出力信号の前記振幅のほうが小さいと判定した場合には、前記ローパスフィルタの前記出力信号の前記振幅を増加させるように前記Ｑ値制御情報の値を変更し、
前記Ｑ値補償回路は、前記所望の値の前記ローパスフィルタのカットオフ周波数の周期よりも十分長い期間に所定の電圧レベルに設定される調整入力信号を生成して前記ローパスフィルタの入力端子に供給するものであり、
前記調整入力信号に前記ローパスフィルタが実質的に直流応答することによって前記ローパスフィルタの前記出力端子に生成される直流応答出力信号の電圧が所定の基準レベルと一致するように、前記Ｑ値補償回路は前記ローパスフィルタの直流ゲインの変動を前記調整入力信号の電圧変化によって相殺可能である
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記ローパスフィルタは、サレンキー型ローパスフィルタである
ことを特徴とする半導体集積回路。
【請求項３】
請求項１において、
前記ローパスフィルタは、縦続接続された複数の演算増幅器を含むアクティブローパスフィルタである
ことを特徴とする半導体集積回路。
【請求項４】
請求項１において、
前記ローパスフィルタは、縦続接続された複数のローパスフィルタを含む
ことを特徴とする半導体集積回路。
【請求項５】
請求項１において、
前記半導体集積回路は、ダイレクトダウンコンバージョン方式の受信機を構成する低雑音増幅器と受信ミキサとＲＦ発振器とチャンネル選択フィルタとを具備し、
前記チャンネル選択フィルタは、前記ローパスフィルタによって構成され、
前記カットオフ周波数補償回路は、前記チャンネル選択フィルタとして構成された前記ローパスフィルタの前記容量成分を調整することによって前記ローパスフィルタの前記カットオフ周波数を前記所望の値に調整可能であり、
前記Ｑ値補償回路は、前記カットオフ周波数補償回路による前記ローパスフィルタの前記カットオフ周波数の前記調整の後に、前記ローパスフィルタの前記抵抗成分を調整することによって前記ローパスフィルタの前記Ｑ値を前記所望の値に調整可能である
ことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記ダイレクトダウンコンバージョン方式の受信機は、ロング・ターム・エボリューション方式に対応可能である
ことを特徴とする半導体集積回路。
【請求項７】
請求項５において、
前記ダイレクトダウンコンバージョン方式の受信機は、マルチ入力マルチ出力通信システムとダイバーシティ受信とに対応可能である
ことを特徴とする半導体集積回路。
【請求項８】
フィルタ回路と、前記フィルタ回路のカットオフ周波数を調整するための信号であるカットオフ周波数調整結果を前記フィルタ回路に対して与えるカットオフ周波数補償回路と、前記フィルタ回路の出力に基づき、前記フィルタ回路のＱ値を調整するための信号であるＱ値調整信号を前記フィルタ回路に対して与えるＱ値補償回路とを具備する半導体集積回路の動作方法であって、
前記カットオフ周波数補償回路を使用して、前記フィルタ回路の容量成分を調整することによって前記フィルタ回路の前記カットオフ周波数を所望の値に調整するステップと、
前記カットオフ周波数補償回路を使用して前記フィルタ回路の前記カットオフ周波数を調整する前記ステップの後に、前記Ｑ値補償回路を使用して、前記フィルタ回路の抵抗成分を調整することによって前記フィルタ回路の前記Ｑ値を所望の値に調整するステップと
を有し、
前記フィルタ回路は入力信号から所定の周波数より高い周波数の成分をカットオフした結果の信号を出力するローパスフィルタであり、
前記カットオフ周波数補償回路は、前記ローパスフィルタの前記容量成分の充電と放電との少なくともいずれか一方を利用した時間積分によって前記容量成分の誤差を検出して当該誤差の検出結果に基づき前記容量成分の前記誤差を補償可能であり、
前記Ｑ値補償回路は、基準電圧発生器と、振幅比較器と、制御レジスタとを含み、
前記基準電圧発生器は、前記ローパスフィルタの出力端子の出力信号の振幅を判定するための基準電圧を生成するものであり、
前記振幅比較器は、前記基準電圧発生器から生成される前記基準電圧と前記ローパスフィルタの前記出力信号の前記振幅とを比較するものであり、
前記制御レジスタは、前記ローパスフィルタの前記抵抗成分を調整するＱ値制御情報を格納するものであり、
前記振幅比較器が前記基準電圧発生器から生成される前記基準電圧よりも前記ローパスフィルタの前記出力信号の前記振幅のほうが大きいと判定した場合には、前記ローパスフィルタの前記出力信号の前記振幅を減少させるように前記Ｑ値制御情報の値を変更し、
前記振幅比較器が前記基準電圧発生器から生成される前記基準電圧よりも前記ローパスフィルタの前記出力信号の前記振幅のほうが小さいと判定した場合には、前記ローパスフィルタの前記出力信号の前記振幅を増加させるように前記Ｑ値制御情報の値を変更し、
前記Ｑ値補償回路は、前記所望の値の前記ローパスフィルタのカットオフ周波数の周期よりも十分長い期間に所定の電圧レベルに設定される調整入力信号を生成して前記ローパスフィルタの入力端子に供給するものであり、
前記調整入力信号に前記ローパスフィルタが実質的に直流応答することによって前記ローパスフィルタの前記出力端子に生成される直流応答出力信号の電圧が所定の基準レベルと一致するように、前記Ｑ値補償回路は前記ローパスフィルタの直流ゲインの変動を前記調整入力信号の電圧変化によって相殺可能である
ことを特徴とする半導体集積回路の動作方法。
【請求項９】
請求項８において、
前記ローパスフィルタは、サレンキー型ローパスフィルタである
ことを特徴とする半導体集積回路の動作方法。
【請求項１０】
請求項８において、
前記ローパスフィルタは、縦続接続された複数の演算増幅器を含むアクティブローパスフィルタである
ことを特徴とする半導体集積回路の動作方法。
【請求項１１】
請求項８において、
前記ローパスフィルタは、縦続接続された複数のローパスフィルタを含む
ことを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項８において、
前記半導体集積回路は、ダイレクトダウンコンバージョン方式の受信機を構成する低雑音増幅器と受信ミキサとＲＦ発振器とチャンネル選択フィルタとを具備し、
前記チャンネル選択フィルタは、前記ローパスフィルタによって構成され、
前記カットオフ周波数補償回路は、前記チャンネル選択フィルタとして構成された前記ローパスフィルタの前記容量成分を調整することによって前記ローパスフィルタの前記カットオフ周波数を前記所望の値に調整可能であり、
前記Ｑ値補償回路は、前記カットオフ周波数補償回路による前記ローパスフィルタの前記カットオフ周波数の前記調整の後に、前記ローパスフィルタの前記抵抗成分を調整することによって前記ローパスフィルタの前記Ｑ値を前記所望の値に調整可能である
ことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記ダイレクトダウンコンバージョン方式の受信機は、ロング・ターム・エボリューション方式に対応可能である
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１２において、
前記ダイレクトダウンコンバージョン方式の受信機は、マルチ入力マルチ出力通信システムとダイバーシティ受信とに対応可能である
ことを特徴とする半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその動作方法に関するもので、特に内蔵フィルタの周波数特性を正確に設定するのに有益な技術に関する。
【背景技術】
【０００２】
携帯電話等の無線移動通信では、音声サービスは将来的には成長が鈍化する一方、先端双方向アプリケーションをサポートするため映像、音声、データを同時に提供するマルチメディアサービスへ将来の移動通信市場はシフトすることが予想される。それに伴って、３８４ｋｂｐｓを越えるピークレートの無線パケットデータアクセスを可能とする高い平均スループットを持った広帯域移動データネットワークが、必要とされている。
【０００３】
従って、無線移動通信は、第２世代と中間の第２．５世代とからより効率的な第３世代にシフトしている。第３世代のユーザーピークデータレートは、ＥＤＧＥ(Enhanced Data Rate for GSM Evolution)で３８４ｋｂｐｓ、ｃｄｍａ２０００とＷＣＤＭＡとで２Ｍｂｐｓまで増加している。第３世代のＷＣＤＭＡに導入されたＨＳＤＰＡ(High Speed Downlink Packet Access)のダウンリンク接続では、１６ＱＡＭの高変調レベルを使用して１４．４Ｍｂｐｓのユーザーピークデータレートが理論上、可能となっている。尚、ＱＡＭは、Quadrature Amplitude Modulation(直交振幅変調)の略である。
【０００４】
第３世代無線ネットワークの拡大に伴って第３世代移動携帯電話端末の低コスト化と低消費電力化とが、重要となっている。ダイレクト・コンバージョン・レシーバー・アーキテクチャーは、シリコンプロセスと回路設計技術とアーキテクチャー・インプリメンテーションとの適切な利用とによって、第３世代移動携帯電話端末の集積化プラットフォームの有力なシステムソリューションとなっている。
【０００５】
ダイレクト・コンバージョン・レシーバーでは、チャンネル外の妨害信号を抑圧するためには、ローパスフィルタで構成されるチャンネル選択フィルタが必要である。下記非特許文献１には、ダイレクト・コンバージョン・レシーバーは、イメージ除去フィルタが不必要であり、チャンネル選択フィルタがオンチップで実現されることが可能なローパス型であるので、無線送受信器(ワイヤレス・トランシーバ)を高集積レベルとするのに好適であることが記載されている。ダイレクト・コンバージョン・レシーバーでは、ＷＣＤＭＡ受信信号は低雑音増幅器で増幅された後に直交ダウンコンバージョンミキサーを構成するＩ信号ミキサーとＱ信号ミキサーに供給される一方、９０度の位相差を持つＩローカル信号とＱローカル信号とがＩ信号ミキサーとＱ信号ミキサーに供給される。Ｉ信号ミキサーから生成されるＩベースバンド信号は第１チャンネル選択フィルタと第１増幅器とに供給される一方、Ｑ信号ミキサーから生成されるＱベースバンド信号は第２チャンネル選択フィルタと第２増幅器とに供給される。
【０００６】
下記非特許文献１には、ダイレクト・コンバージョン・ＷＣＤＭＡ・レシーバーでは、ＲＦフロントエンドからのベースバンド信号を２ＭＨｚ帯域幅のローパスフィルタでフィルタリングする必要があることが記載されている。できるだけ小さな帯域通過リップル等の正確なフィルタ特性を得るためには、部品の正確な値が必要である。アクティブ・フィルタの周波数パラメータはＲＣ積で設定されるので、抵抗と容量との正確な値が実現されなければならない。従って、フィルタは電子的にチューナブルである必要があり、トータル・フィルタ・システムとして自動チューニング方式がチップの上で設計されている。すなわち、ダイレクト・コンバージョン・ＷＣＤＭＡ・レシーバーのベースバンドチャンネル選択フィルタとして設計されたＲＣアクティブ・フィルタは、オンチップチューニング回路によって制御されて、カットオフ周波数を設計値に維持するようにパラメータ偏差を補償する。
【０００７】
バイナリーウェイト５ビット容量マトリックスを使用することによってフィルタ時定数が変化され、スイッチはリニア領域で動作するＮＭＯＳトランジスタによって実現されている。周波数レスポンスのチューニングはプログラマブルアレーの抵抗または容量による素子の配置によって実現されて、アレーの値はオンチップ校正回路によって生成されるディジタルコードによって設定される。
【０００８】
５次チェビシェフ(Chebyshev)ローパスフィルタの各積分器の周波数チューニングは、積分器の時定数をチューニングすることによって実現される。単一の固定素子とＮ個のバイナリー・ウェイト・スイッチ素子を含む並列容量アレートポロジーが採用されている。
【０００９】
下記特許文献１には、アクティブ・フィルタの性能指数(Ｑ値：Quality factor)を調整するフィルタの調整回路が記載されている。アクティブ・フィルタは増幅器と入力抵抗と帰還抵抗と帰還容量によって構成され、調整回路は基準周波数発生回路と位相比較器と基準電圧発生回路と振幅比較器と制御回路によって構成されている。基準周波数発生回路はフィルタの遮断周波数を有する第１の信号とこの第１の信号と位相の異なる第２の信号とを生成して、第１の信号を位相比較器の一方の入力端子に供給して、第２の信号をアクティブ・フィルタの入力端子に供給する。アクティブ・フィルタのフィルタ出力信号である第３の信号が位相比較器の他方の入力端子に供給されるので、位相比較器は第１の信号の位相と第３の信号の位相とを比較することによって周波数とが同じか否かを判定する。アクティブ・フィルタのフィルタ出力信号である第３の信号が振幅比較器の一方の入力端子に供給されて、基準電圧発生回路から生成されるＱ値を規定するための所定の振幅値を示す基準電圧が振幅比較器の他方の入力端子に供給されるので、振幅比較器は第３の信号の振幅値と基準電圧とを比較して比較結果を出力する。位相比較器の位相比較結果と振幅比較器の振幅比較結果が制御回路に供給され、制御回路はアクティブ・フィルタの帰還容量を制御することでアクティブ・フィルタの遮断周波数を調整すると同時にアクティブ・フィルタの帰還抵抗を制御することでアクティブ・フィルタのＱ値を調整する。
【００１０】
下記特許文献１の単一の発明者が筆頭著者となっている下記非特許文献２には、上述した下記特許文献１に記載されたフィルタの調整回路と類似したフィルタチューニングシステムが記載されている。すなわち、下記非特許文献２に記載された５次ローパスフィルタは、ＩＥＥＥによって策定された無線ＬＡＮの規格の１つであるＩＥＥＥ８０２．１１ｎのためのハイスループット拡大オプションのためのダイレクト・コンバージョン・アーキテクチャーの４０ＭＨｚの帯域幅のローパスフィルタに使用される。
【００１１】
下記非特許文献２の図１４に示されたフィルタチューニングシステムは、レプリカフィルタとメインフィルタと基準信号・基準電圧発生器と位相比較器と振幅比較器と制御回路とによって構成されている。メインフィルタは５次チェビシェフアクティブＲＣローパスフィルタによって構成され、レプリカフィルタはメインフィルタのレプリカとしての２次ローパスフィルタによって構成されている。
【００１２】
基準信号・基準電圧発生器から生成され位相が９０度相違するレプリカ入力信号と基準信号とはレプリカフィルタの入力端子と位相比較器の一方の入力端子にそれぞれ供給され、レプリカフィルタのフィルタ出力信号が位相比較器の他方の入力端子と振幅比較器の一方の入力端子に供給され、基準信号・基準電圧発生器から生成される基準電圧が振幅比較器の他方の入力端子に供給される。位相比較器の位相比較結果と振幅比較器の振幅比較結果が制御回路に供給され、制御回路の出力はレプリカフィルタの遮断周波数とレプリカフィルタのＱ値とが調整される。この調整では、最初にレプリカフィルタの遮断周波数が、レプリカフィルタとしての２次ローパスフィルタのトータル帰還抵抗の抵抗値によって調整される。トータル帰還抵抗は、レプリカフィルタとしての２次ローパスフィルタの第１段の増幅器の反転入力端子と第２段の増幅器の出力端子のゲイン−１の信号反転器の出力端子との間に接続されたものである。この調整では、その次に、レプリカフィルタのＱ値が、レプリカフィルタとしての２次ローパスフィルタの局所帰還抵抗の抵抗値によって調整される。局所帰還抵抗は、レプリカフィルタとしての２次ローパスフィルタの第１段の増幅器と第２段の増幅器の各増幅器の反転入力端子と出力端子の間に帰還容量と直列に接続されたものである。この調整では、最後にチューニングされたレプリカフィルタの設定条件が、メインフィルタにコピーされる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−２８１６０４号  公報
【非特許文献】
【００１４】
【非特許文献１】Ｍ．  Ｋｏｎｆａｌ  ｅｔ  ａｌ，  “ＣＭＯＳ  ＡＮＡＬＯＧ  ＢＡＳＥＢＡＮＤ  ＣＨＡＮＮＥＬ  ＦＩＬＴＥＲ  ＦＯＲ  ＤＩＲＥＣＴ  Ａ  ＣＯＮＶＥＲＳＩＯＮ  ＷＣＤＭＡ  ＲＣＥＩＶＥＲ”，  Ｐｒｏｃｅｅｄｉｎｇｓ．  ５ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  ＡＳＩＣ，  ２００３，  Ｖｏｌｕｍｅ  １，  ２１−２４  Ｏｃｔ．  ２００３，  ＰＰ．５７７〜５８０．
【非特許文献２】Ｓｈｏｕｈｅｉ  Ｋｏｕｓａｉ  ｅｔ  ａｌ，“Ａ  １９．７ＭＨｚ，  Ｆｉｆｔｈ−Ｏｒｄｅｒ  Ａｃｔｉｖｅ−ＲＣ  Ｃｈｅｂｙｓｈｅｖ  ＬＰＦ  ｆｏｒ  Ｄｒａｆｔ  ＩＥＥＥ８０２．１１ｎ  Ｗｉｔｈ  Ａｕｔｏｍａｔｉｃ  Ｑｕａｌｉｔｙ−Ｆａｃｔｏｒ  Ｔｕｎｉｎｇ  Ｓｃｈｅｍｅ” ，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴ，  ＶＯＬ．４２，  ＮＯ．１１，ＮＯＶＥＭＢＥＲ  ２００７，  ＰＰ．２３２６〜２３３７．
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明者等は本発明に先立って、第３世代のＷＣＤＭＡの送受信をサポートする携帯電話端末などに搭載される半導体集積回路の研究・開発に従事した。
【００１６】
最初に、第３世代のＷＣＤＭＡの送受信をサポートするレシーバーとして、前記背景技術に記載のようにダイレクト・コンバージョン・ＷＣＤＭＡ・レシーバーのアーキテクチャーが採用された。その結果、前記背景技術に記載のように、希望チャンネル外の妨害信号を抑圧するためのチャンネル選択フィルタが必要となった。
【００１７】
一方、この研究・開発の途中でロング・ターム・エボリューション(ＬＴＥ：Long Term Evolution)と呼ばれる携帯電話の新しい規格への対応が要求されるものであった。従来の規格ではベースバンド信号帯域幅は固定であったのに対して、ＬＴＥ方式では複数の帯域幅から選択して使用できるものである。
【００１８】
すなわち、ＧＳＭ方式では、チャネル帯域幅は例えば２７０ｋＨｚの固定の値が使用され、ＷＣＤＭＡ方式ではチャネル帯域幅は例えば３．８４ＭＨｚの固定の値が使用されていたのに対して、周波数分割多重方式のＬＴＥ方式では１．４ＭＨｚ、３ＭＨｚ、５ＭＨｚ、１０ＭＨｚ、１５ＭＨｚ、２０ＭＨｚから１個のチャネル帯域幅を選択して使用することが可能となる。直交ミキサを使用して、ＲＦ受信信号を同相(Ｉ)と直交成分(Ｑ)に分けてベースバンド信号に直接変換するダイレクト・コンバージョン・アーキテクチャーでは、ベースバンド信号帯域幅を選択受信するチャネル選択フィルタのカットオフ周波数は、チャネル帯域幅の略１／２となる。また、低面積化のためには、ＧＳＭ、ＷＣＤＭＡ、ＬＴＥの異なるモードを１チップで受信するマルチモード・レシーバーの市場要求が高い。その結果、ダイレクト・コンバージョン・ＷＣＤＭＡ・レシーバーをマルチモードに対応させるためには、チャンネル選択フィルタのカットオフ周波数を複数個に可変することが必要となった。尚、ＧＳＭはGlobal System for Mobile Communicationsの略であり、ＷＣＤＭＡはWideband Code Division Multiple Accessの略である。
【００１９】
本発明者等は本発明に先立って、上記特許文献１と上記非特許文献２とに記載されたフィルタ調整方式に関して検討を行った。
【００２０】
上記特許文献１に記載されたフィルタ調整方式ではフィルタに設定すべき遮断周波数と同一の周波数を持つ第１の信号と第２の信号とを位相比較器の一方の入力端子とアクティブ・フィルタの入力端子にそれぞれ供給する必要があるので、上記特許文献１に記載されたフィルタ調整方式をＬＴＥ方式のみに適用するためだけでも、第１の信号と第２の信号の周波数をＬＴＥ方式の複数のベースバンド信号帯域幅のいずれにも設定する必要がある。そのためには、フェーズロックドループ(ＰＬＬ)回路を使用して、ＰＬＬ回路の大きな可変分周比を有する分周器により第１と第２の信号の周波数を大きな変化幅で変更するものとなる。しかし、ＬＴＥ方式の複数のベースバンド信号帯域幅である１．４ＭＨｚ、３ＭＨｚ、５ＭＨｚ、１０ＭＨｚ、１５ＭＨｚ、２０ＭＨｚの６種類のベースバンド帯域幅に対応するカットオフ周波数を生成するための可変分周比を分周器を持つ必要があり、さらに９０度位相が異なる信号を生成する必要があるので、信号生成の回路設計が煩雑となると言う問題がある。
【００２１】
上記非特許文献２に記載されたフィルタ調整方式では、メインフィルタを１９．７ＭＨｚのカットオフ周波数に設定するためには、１９．７ＭＨｚの周波数に近い２０ＭＨｚの周波数のレプリカ入力信号と基準信号とはレプリカフィルタの入力端子と位相比較器の一方の入力端子とにそれぞれ供給する必要が有る。従って、上記非特許文献２に記載のフィルタ調整方式をＬＴＥ方式に適用するためには、レプリカ入力信号と基準信号の周波数をＬＴＥ方式の複数のベースバンド信号帯域幅の全てに設定する必要がある。その結果、ＰＬＬ回路の分周器は上述した６種類の可変分周比を持つ必要があり、さらに９０度位相が異なる信号を生成する必要があるので、信号生成の回路設計が煩雑となると言う問題がある。
【００２２】
上記特許文献１に記載されたフィルタ調整方式では、基準電圧発生回路から生成され振幅比較器の他方の入力端子に供給される基準電圧が、Ｑ値を規定するための所定の振幅値を示すためにアクティブ・フィルタの入力端子に供給される第２の信号の電圧振幅とＤＣ利得とＱ値との積に設定されている。その結果、アクティブ・フィルタのＤＣ利得のバラツキによりアクティブ・フィルタの出力信号の振幅値が変動しても、基準電圧がＤＣ利得のバラツキに応答して変化しないので、振幅比較器の振幅比較結果によってアクティブ・フィルタのＱ値を正確に調整することが不可能となる。
【００２３】
一方、上記非特許文献２に記載されたフィルタ調整方式では、基準信号・基準電圧発生器の１０ビットのＲ−２Ｒデジタル・アナログ変換器(ＤＡＣ)から生成されて振幅比較器の他方の入力端子に供給される基準電圧が１６Ｖｉｎ／πの一定値に設定されている。尚、電圧Ｖｉｎは、レプリカフィルタの入力端子に供給されるレプリカ入力信号の電圧である。従って、トータル帰還抵抗によるレプリカフィルタのピーク周波数の調整で生じるレプリカフィルタのＤＣ利得の変動によって更にレプリカフィルタのピーク周波数での出力電圧信号の電圧信号振幅が変動しても基準電圧が一定値に設定されているので、振幅比較器の振幅比較結果によってレプリカフィルタのＱ値を正確に調整することが不可能となる言う問題も本発明に先立った本発明者等による検討によって明らかとされた。
【００２４】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００２５】
従って、本発明の目的とするところは、半導体集積回路に集積化された内蔵フィルタの周波数特性を正確に設定することにある。
【００２６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２７】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２８】
すなわち、本発明の代表的な実施の形態による半導体集積回路は、フィルタ回路(１)と、前記フィルタ回路のカットオフ周波数を調整するための信号であるカットオフ周波数調整結果を前記フィルタ回路に対して与えるカットオフ周波数補償回路(２)と、前記フィルタ回路の出力に基づき、前記フィルタ回路のＱ値を調整するための信号であるＱ値調整信号を前記フィルタ回路に対して与えるＱ値補償回路(３)とを具備する。
【００２９】
前記カットオフ周波数補償回路は、前記フィルタ回路の容量成分(Ｃ１、Ｃ２)を調整することによって前記フィルタ回路の前記カットオフ周波数を所望の値に調整可能である。
【００３０】
前記Ｑ値補償回路は、前記カットオフ周波数補償回路による前記フィルタ回路の前記カットオフ周波数の調整の後に、前記フィルタ回路の抵抗成分(Ｒ３)を調整することによって前記フィルタ回路の前記Ｑ値を所望の値に調整可能とされたことを特徴とするものである(図３参照)。
【発明の効果】
【００３１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３２】
すなわち、本発明によれば、半導体集積回路に集積化された内蔵フィルタの周波数特性を正確に設定することができる。
【図面の簡単な説明】
【００３３】
【図１】図１は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３を含む本発明の実施の形態１による半導体集積回路の構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１による半導体集積回路の更に詳細な構成を示す図である。
【図３】図３は、図１と図２とに示した本発明の実施の形態１による半導体集積回路のカットオフ周波数補償回路２の構成を示す図である。
【図４】図４は、図３に示すチャンネル選択フィルタ１のフィルタ容量１５１の構成を示す図である。
【図５】図５は、図３に示す抵抗回路２０、電圧・電流変換器３０、充電回路４０の構成を示す図である。
【図６】図６は、図４を参照して説明した図２のチャンネル選択フィルタ１のフィルタ容量１５１の容量値をキャリブレーションするためのキャリブレーション動作を説明する図である。
【図７】図７は、図１と図２に示した本発明の実施の形態１による半導体集積回路のＱ値補償回路３によって調整されるチャンネル選択フィルタとしてのフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の構成を示す図である。
【図８】図８は、図７に示した本発明の実施の形態１によるフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３のデコーダＲ３＿ＤＥＣに供給されるＱ値調整信号としてのＱコードＱｃｏｄｅと帰還抵抗Ｒ３の抵抗値との関係を示す図である。
【図９】図９は、図７に示した本発明の実施の形態１によるフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の複数の抵抗Ｒ３１、Ｒ３２…Ｒ３８の抵抗値の関係を示す図である。
【図１０】図１０は、図１と図２に示した本発明の実施の形態１による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の周波数特性校正動作を説明する図である。
【図１１】図１１は、図１０に示した本発明の実施の形態１による半導体集積回路のフィルタ回路１の周波数特性校正動作のステップＳ２のＱ値補償動作において、Ｑ値補償回路３の制御回路５１がＱ値調整入力信号を生成する様子を説明する図である。
【図１２】図１２は、図１０に示した本発明の実施の形態１による半導体集積回路のフィルタ回路１の周波数特性校正動作のステップＳ２のＱ値補償動作を更に詳細に説明する図である。
【図１３】図１３は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む本発明の実施の形態２による半導体集積回路の他の構成を示す図である。
【図１４】図１４は、図１３に示した本発明の実施の形態２による半導体集積回路のＱ値補償回路３に含まれた基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２からそれぞれ生成される基準電圧ＶｒｅｆＱ、ＶｒｅｆＡ、ＶｒｅｆＢの関係を示す図である。
【図１５】図１５は、図１３に示した本発明の実施の形態２による半導体集積回路のＱ値補償回路３に含まれた３個の基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２と切り換えスイッチＳＷ６０と振幅比較器５０との構成を示す図である。
【図１６】図１６は、図１３に示す本発明の実施の形態２による半導体集積回路のＱ値補償動作の実行後にフィルタ回路１の出力端子から生成されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有する出力電圧信号Ｖｏｕｔとその出力信号ピーク電圧Ｖｏｕｔｐｋと略一定の値に設定された基準電圧ＶｒｅｆＱとの関係を示す図である。
【図１７】図１７は、図１３に示す本発明の実施の形態２による半導体集積回路において、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋの変動低減のための入力信号補償動作が実行される様子を示す図である。
【図１８】図１８は、図１３に示した本発明の実施の形態２による半導体集積回路において、Ｑ値補償動作において、値補償回路３の制御回路５１がＱ値調整入力信号を生成する様子を説明する図である。
【図１９】図１９は、図１３に示した本発明の実施の形態２による半導体集積回路のフィルタ回路１のＱ値補償動作を説明する図である。
【図２０】図２０は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む本発明の実施の形態３による半導体集積回路の他の構成を示す図である。
【図２１】図２１は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なマルチモード・レシーバーを直交ダイレクト・ダウンコンバージョン方式で構成する際にIチャネルとＱチャネルのチャンネル選択フィルタとしての複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄと、これらフィルタ回路の周波数特性を設定するための共通のカットオフ周波数補償回路２と複数のＱ値補償回路３Ａ、３Ｂ、３Ｃ、３Ｄとを含む本発明の実施の形態４による半導体集積回路の他の構成を示す図である。
【図２２】図２２は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なマルチモード・レシーバーを直交ダイレクト・ダウンコンバージョン方式で構成する際にIチャネルとＱチャネルのチャンネル選択フィルタとしての複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄと、これらフィルタ回路の周波数特性を設定するための共通のカットオフ周波数補償回路２と複数のＱ値補償回路３Ａ、３Ｃとを含む本発明の実施の形態５による半導体集積回路の他の構成を示す図である。
【図２３】図２３は、図２２に示した本発明の実施の形態５による半導体集積回路のI系アナログベースバンド回路２１０に含まれた第１Ｑ値補償回路３Ａの構成を示す図である。
【図２４】図２４は、図２２に示す本発明の実施の形態５による半導体集積回路に内蔵されたチャンネル選択フィルタとしての複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄの周波数特性校正動作を説明する図である。
【図２５】図２５は、同相成分のIチャネルと直交成分のＱチャネルの２系統のアナログベースバンド部を有する本発明の実施の形態６による直交ダウンコンバージョン方式の受信機のチャンネル選択フィルタに、上述した本発明の実施の形態１から本発明の実施の形態５までのいずれかの形態による半導体集積回路に内蔵されたフィルタ回路を適用した構成を示す図である。
【図２６】図２６は、マルチ入力マルチ出力(ＭＩＭＯ)通信システムに使用される本発明の実施の形態６による直交ダウンコンバージョン方式の受信機のチャンネル選択フィルタに、上述した本発明の実施の形態１から本発明の実施の形態５までのいずれかの形態による半導体集積回路に内蔵されたフィルタ回路を適用した構成を示す図である。
【図２７】図２７は、図２６に示した本発明の実施の形態７による直交ダイレクトダウンコンバージョン方式の受信機のための半導体集積回路に含まれたＱ値補償回路３の構成を示す図である。
【図２８】図２８は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む本発明の実施の形態８による半導体集積回路の他の構成を示す図である。
【図２９】図２９は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む本発明の実施の形態８による半導体集積回路の他の構成を示す図である。
【発明を実施するための形態】
【００３４】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３５】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、フィルタ回路(１)と、前記フィルタ回路のカットオフ周波数を調整するための信号であるカットオフ周波数調整結果を前記フィルタ回路に対して与えるカットオフ周波数補償回路(２)と、前記フィルタ回路の出力に基づき、前記フィルタ回路のＱ値を調整するための信号であるＱ値調整信号を前記フィルタ回路に対して与えるＱ値補償回路(３)とを具備する。
【００３６】
前記カットオフ周波数補償回路は、前記フィルタ回路の容量成分(Ｃ１、Ｃ２)を調整することによって前記フィルタ回路の前記カットオフ周波数を所望の値に調整可能である。
【００３７】
前記Ｑ値補償回路は、前記カットオフ周波数補償回路による前記フィルタ回路の前記カットオフ周波数の調整の後に、前記フィルタ回路の抵抗成分(Ｒ３)を調整することによって前記フィルタ回路の前記Ｑ値を所望の値に調整可能とされたことを特徴とするものである(図３参照)。
【００３８】
前記実施の形態によれば、半導体集積回路に集積化された内蔵フィルタの周波数特性を正確に設定することができる。
【００３９】
好適な実施の形態では、前記フィルタ回路は、入力信号から所定の周波数より高い周波数の成分をカットオフした結果の信号を出力するローパスフィルタである。
【００４０】
前記カットオフ周波数補償回路は、前記ローパスフィルタの前記容量成分の充電と放電との少なくともいずれか一方を利用した時間積分によって前記容量成分の誤差を検出して当該誤差の検出結果に基づき前記容量成分の前記誤差を補償可能であることを特徴とするものである(図３参照)。
【００４１】
他の好適な実施の形態では、前記Ｑ値補償回路は、基準電圧発生器(Ｒｅｆ５０)と、振幅比較器(５０)と、制御レジスタ(５２)とを含む。
【００４２】
前記基準電圧発生器は、前記ローパスフィルタの出力端子の出力信号の振幅を判定するための基準電圧(ＶｒｅｆＱ)を生成するものである。
【００４３】
前記振幅比較器は、前記基準電圧発生器から生成される前記基準電圧と前記ローパスフィルタの前記出力信号の前記振幅とを比較するものである。
【００４４】
前記制御レジスタは、前記ローパスフィルタの前記抵抗成分を調整するＱ値制御情報を格納するものである。
【００４５】
前記振幅比較器が前記基準電圧発生器から生成される前記基準電圧よりも前記ローパスフィルタの前記出力信号の前記振幅のほうが大きいと判定した場合には、前記ローパスフィルタの前記出力信号の前記振幅を減少させるように前記Ｑ値制御情報の値を変更する(Ｓ１３０)。
【００４６】
前記振幅比較器が前記基準電圧発生器から生成される前記基準電圧よりも前記ローパスフィルタの前記出力信号の前記振幅のほうが小さいと判定した場合には、前記ローパスフィルタの前記出力信号の前記振幅を増加させるように前記Ｑ値制御情報の値を変更する(Ｓ１３１)ことを特徴とするものである(図１２参照)。
【００４７】
より好適な実施の形態では、前記Ｑ値補償回路は、前記所望の値の前記ローパスフィルタのカットオフ周波数の周期よりも十分長い期間に所定の電圧レベルに設定される調整入力信号(Ｖｉｎｐｋ)を生成して前記ローパスフィルタの入力端子に供給するものである。
【００４８】
前記調整入力信号に前記ローパスフィルタが実質的に直流応答することによって前記ローパスフィルタの前記出力端子に生成される直流応答出力信号の電圧(Ｖｏｕｔｐｋ)が所定の基準レベル(ＶｒｅｆＡ)と一致するように、前記Ｑ値補償回路は前記ローパスフィルタの直流ゲイン(ＤＣｇａｉｎ)の変動を前記調整入力信号の電圧変化によって相殺可能であることを特徴とするものである(図１３乃至図１９参照)。
【００４９】
他のより好適な実施の形態では、前記ローパスフィルタは、サレンキー型ローパスフィルタであることを特徴とするものである(図２０参照)。
【００５０】
更に他のより好適な実施の形態では、前記ローパスフィルタは、縦続接続された複数の演算増幅器(ＯＰ１、ＯＰ２)を含むアクティブローパスフィルタであることを特徴とするものである(図２参照)。
【００５１】
別のより好適な実施の形態では、前記ローパスフィルタは、縦続接続された複数のローパスフィルタ(１Ａ、１Ｂ)を含むことを特徴とするものである(図２１、図２２参照)。
【００５２】
更に別のより好適な実施の形態では、前記半導体集積回路は、ダイレクトダウンコンバージョン方式の受信機を構成する低雑音増幅器(３０)と受信ミキサ(４０、７０)とＲＦ発振器(１１０)とチャンネル選択フィルタ(５０、８０)とを具備する。
【００５３】
前記チャンネル選択フィルタは、前記ローパスフィルタによって構成される。
【００５４】
前記カットオフ周波数補償回路は、前記チャンネル選択フィルタとして構成された前記ローパスフィルタの前記容量成分を調整することによって前記ローパスフィルタの前カットオフ周波数を前記所望の値に調整可能である。
【００５５】
前記Ｑ値補償回路は、前記カットオフ周波数補償回路による前記ローパスフィルタの前記カットオフ周波数の前調整の後に、前記ローパスフィルタの前記抵抗成分を調整することによって前記ローパスフィルタの前記Ｑ値を前記所望の値に調整可能であることを特徴とするものである(図２５参照)。
【００５６】
具体的な実施の形態では、前記ダイレクトダウンコンバージョン方式の受信機は、ロング・ターム・エボリューション方式に対応可能であることを特徴とするものである(図１、図２参照)。
【００５７】
他の具体的な実施の形態では、前記ダイレクトダウンコンバージョン方式の受信機は、マルチ入力マルチ出力通信システムとダイバーシティ受信とに対応可能であることを特徴とするものである(図２６参照)。
【００５８】
〔２〕本発明の別の観点の代表的な実施の形態は、フィルタ回路(１)と、前記フィルタ回路のカットオフ周波数を調整するための信号であるカットオフ周波数調整結果を前記フィルタ回路に対して与えるカットオフ周波数補償回路(２)と、前記フィルタ回路の出力に基づき、前記フィルタ回路のＱ値を調整するための信号であるＱ値調整信号を前記フィルタ回路に対して与えるＱ値補償回路(３)とを具備する半導体集積回路の動作方法であって、
前記カットオフ周波数補償回路を使用して、前記ローパスフィルタの容量成分(Ｃ１、Ｃ２)を調整することによって前記ローパスフィルタのカットオフ周波数を所望の値に調整するステップと、
前記カットオフ周波数補償回路を使用して前記ローパスフィルタの前記カットオフ周波数を調整する前記ステップの後に、前記Ｑ値補償回路を使用して、前記ローパスフィルタの抵抗成分(Ｒ３)を調整することによって前記ローパスフィルタの前記Ｑ値を所望の値に調整するステップ(図３、図１０参照)を有することを特徴とするものである。
【００５９】
前記実施の形態によれば、半導体集積回路に集積化された内蔵フィルタの周波数特性を正確に設定することができる。
【００６０】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６１】
［実施の形態１］
《半導体集積回路の構成》
図１は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３を含む本発明の実施の形態１による半導体集積回路の構成を示す図である。
【００６２】
チャンネル選択フィルタとしてのフィルタ回路１の入力端子に入力切り換えスイッチＳＷ１０の出力端子が接続され、入力切り換えスイッチＳＷ１０の一方の入力端子にダイレクト・コンバージョン・マルチモード・レシーバーの受信ミキサから生成されるベースバンド入力信号が供給され、入力切り換えスイッチＳＷ１０の他方の入力端子にＱ値補償回路３から生成されるＱ値調整入力信号が供給され、入力切り換えスイッチＳＷ１０の切り換え制御端子にはＱ値補償回路３から生成されるスイッチ制御信号が供給される。
【００６３】
カットオフ周波数補償回路２は素子バラツキに起因するフィルタ回路１のカットオフ周波数のバラツキを補償するカットオフ周波数調整結果をフィルタ回路１に出力する一方、Ｑ値補償回路３は入力切り換えスイッチＳＷ１０を制御することによって素子バラツキに起因するＱ値のバラツキを補償するためにＱ値調整入力信号とスイッチ制御信号とを入力切り換えスイッチＳＷ１０に出力して、最終的にＱ値調整信号をフィルタ回路１に出力する。
【００６４】
《半導体集積回路の更に詳細な構成》
図２は、図１に示した本発明の実施の形態１による半導体集積回路の更に詳細な構成を示す図である。
【００６５】
図２に示すように、チャンネル選択フィルタとしてのフィルタ回路１は、バイカッド(biquad)構成のアクティブＲＣローパスフィルタによって構成されている。すなわち、図２のフィルタ回路１では、第１段目が入力抵抗Ｒ１と演算増幅器ＯＰ１と帰還容量Ｃ１を含む完全積分器によって構成され、第２段目が入力抵抗Ｒ２と演算増幅器ＯＰ２と帰還容量Ｃ２と帰還抵抗Ｒ３を含む不完全積分器によって構成されている。
【００６６】
第１段目では、入力抵抗Ｒ１の一端と他端とは入力切り換えスイッチＳＷ１０の出力端子と演算増幅器ＯＰ１の反転入力端子とにそれぞれ接続され、帰還容量Ｃ１は演算増幅器ＯＰ１の反転入力端子と出力端子の間に接続され、演算増幅器ＯＰ１の非反転入力端子にはコモンモード電圧Ｖｃが供給される。第２段目では、入力抵抗Ｒ２の一端と他端とは第１段目の演算増幅器ＯＰ１の出力端子と第２段目の演算増幅器ＯＰ２の反転入力端子とにそれぞれ接続され、帰還容量Ｃ２と帰還抵抗Ｒ３は演算増幅器ＯＰ２の反転入力端子と出力端子の間に並列接続され、演算増幅器ＯＰ２の非反転入力端子にはコモンモード電圧Ｖｃが供給される。
【００６７】
第２段目の演算増幅器ＯＰ２の出力端子は電圧利得が１の信号反転器ＩＮＶの入力端子に接続され、信号反転器ＩＮＶの出力端子は抵抗Ｒ４を介して第１段目の演算増幅器ＯＰ１の反転入力端子に接続されている。電圧利得が１の信号反転器ＩＮＶは、入力抵抗Ｒ４と演算増幅器ＯＰ３と帰還抵抗Ｒ４によって構成されている。すなわち、入力抵抗Ｒ４が演算増幅器ＯＰ３の反転入力端子に接続され、帰還抵抗Ｒ４が演算増幅器ＯＰ３の反転入力端子と出力端子との間に接続され、演算増幅器ＯＰ３の非反転入力端子にはコモンモード電圧Ｖｃが供給される。入力抵抗Ｒ４と帰還抵抗Ｒ４とが略同一の抵抗値に設定されることによって、信号反転器ＩＮＶは電圧利得が１(ユニティ・ゲイン)の反転バッファ増幅器として機能する。
【００６８】
図２に示したチャンネル選択フィルタの入力電圧と出力電圧とをそれぞれＶ１とＶ２として、第１段目の演算増幅器ＯＰ１の出力端子の電圧をＶ３とする。第１段目の演算増幅器ＯＰＡ１の入力端子の電流の総和はゼロであるので、次式が成立する。
【００６９】
【数１】
0005665571.tif 000002
【００７０】
また、第２段目の演算増幅器ＯＰ２の入力端子の電流の総和もゼロであるので、次式が成立する。
【００７１】
【数２】
0005665571.tif 000003
【００７２】
上記(２)式から、次式が成立する。
【００７３】
【数３】
0005665571.tif 000004
【００７４】
上記(３)式を上記(１)式に代入すると、次式が成立する。
【００７５】
【数４】
0005665571.tif 000005
【００７６】
上記(４)式を変形すると、次式が成立する。
【００７７】
【数５】
0005665571.tif 000006
【００７８】
ここで、ｓ＝ｊ・２πｆであって、Ｃ１＝Ｃ２＝Ｃ、Ｒ２＝Ｒ４の場合には、ω0とＱとカットオフ周波数ｆｃとは、それぞれ次式で与えられる。
【００７９】
【数６】
0005665571.tif 000007
【００８０】
【数７】
0005665571.tif 000008
【００８１】
【数８】
0005665571.tif 000009
【００８２】
また上記(５)式で与えられる伝達関数Ｈ(ｓ)は、カットオフ周波数ｆｃ(＝１／２πＣＲ２)よりも十分に低い周波数の入力信号では、下記のような直流ゲインＤＣｇａｉｎになる。
【００８３】
【数９】
0005665571.tif 000010
【００８４】
更に上記(５)式で与えられる伝達関数Ｈ(ｓ)はカットオフ周波数ｆｃ(＝１／２πＣＲ２)では、下記のように近似される。
【００８５】
【数１０】
0005665571.tif 000011
【００８６】
従って、図２に示す本発明の実施の形態１では、ダイレクト・コンバージョン・マルチモード・レシーバーのチャンネル選択フィルタをＬＴＥ方式の各ベースバンド信号帯域幅に対応させるために、カットオフ周波数を略１０ＭＨｚ→７．５ＭＨｚ→５ＭＨｚ→２．５ＭＨｚ→１．５ＭＨｚ→７００ｋＨｚと、高周波数から低周波数に切り換える。その結果、周波数ｆの低下に従ってｓ＝ｊ・２πｆの値も低下するので、伝達関数Ｈ(s)を周波数ｆの低下に対して略一定とするために、周波数ｆの低下に従って帰還容量Ｃの値を増加させ、ω0の値を低下する。
【００８７】
また半導体集積回路に集積可能な帰還容量Ｃの値の増加は面積増加につながるため、周波数ｆの低下に従ってＱ＝Ｒ3／Ｒ2の値を低下させて、上記(５)式の分母の第２項の増加によって、伝達関数Ｈ(s)を周波数ｆの低下に対して略一定とすることが可能である。そのためには、図１に示す本発明の実施の形態１によるチャンネル選択フィルタにおいて、第２段の演算増幅器ＯＰ２の反転入力端子と反転出力端子との間に接続されている帰還抵抗Ｒ３を可変抵抗として、周波数ｆの低下に従って可変帰還抵抗Ｒ３の抵抗値を低下するものである。
【００８８】
《カットオフ周波数補償回路とＱ値補償回路３との機能》
図２に示した本発明の実施の形態１による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の直流ゲインＤＣｇａｉｎは上記(９)式で示されたようにＤＣｇａｉｎ＝Ｒ２／Ｒ１で決定される。更に容量Ｃ１＝Ｃ２＝Ｃとすると、カットオフ周波数ｆｃとＱ値とはそれぞれ上記(８)式と上記(７)式とで示されたようにｆｃ＝２πＣＲ２とＱ＝Ｒ３／Ｒ２とで決定することができる。
【００８９】
図１と図２に示した本発明の実施の形態１による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の周波数特性校正動作では、半導体集積回路の素子バラツキによってカットオフ周波数ｆｃが影響されないように、最初にカットオフ周波数補償回路２が容量Ｃ１、Ｃ２の容量値Ｃを正確な値に補償することによって、上記(８)式で示されるカットオフ周波数ｆｃをＬＴＥ方式の所望のベースバンド信号帯域幅に設定する。
【００９０】
その後、図１と図２とに示した本発明の実施の形態１による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の周波数特性校正動作では、半導体集積回路の素子バラツキによってＱ値が影響されないように、Ｑ値補償回路３が帰還抵抗Ｒ３の抵抗値を調整することによって、上記(７)式で示されるＱ値を所望の値に設定する。
【００９１】
図２に示すようにＱ値補償回路３は、フィルタ回路１の出力振幅と基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱとを比較する振幅比較器５０と、振幅比較器５０の振幅比較結果が供給される制御回路５１と、Ｑ値制御情報を格納する制御レジスタ５２によって構成されている。
【００９２】
制御回路５１から生成されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有するＱ値調整入力信号が入力切り換えスイッチＳＷ１０を介してフィルタ回路１の入力端子に供給されるので、上記(５)式で示される伝達関数Ｈ(ｓ)に依存する出力電圧信号がフィルタ回路１の出力端子に生成される。振幅比較器５０と制御回路５１とはフィルタ回路１の出力振幅と基準電圧ＶｒｅｆＱとが一致するように、帰還抵抗Ｒ３の抵抗値を調整するＱ値制御情報を制御レジスタ５２に設定するものである。
【００９３】
その結果、図２に示したＱ値補償回路３を使用することによって、ダイレクト・コンバージョン・マルチモード・レシーバーの受信ミキサから生成されるＬＴＥ方式の所望のベースバンド入力信号の信号帯域幅においてカットオフ周波数ｆｃの付近の信号成分に対するフィルタ回路１の利得としてのＱ値を所望の値に設定することが可能となる。
【００９４】
入力切り換えスイッチＳＷ１０を介してフィルタ回路１の入力端子に供給されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有するＱ値調整入力信号の入力信号ピーク電圧Ｖｉｎｐｋは、フィルタ回路１の演算増幅器ＯＰ１と演算増幅器ＯＰ２の非反転入力端子に供給されるコモンモード電圧Ｖｃと電圧振幅Ｖｐｋｌとによって下記のようになる。
【００９５】
【数１１】
0005665571.tif 000012
【００９６】
一方、フィルタ回路１の演算増幅器ＯＰ１と演算増幅器ＯＰ２では、出力端子の直流電圧レベルが非反転入力端子に供給されるコモンモード電圧Ｖｃと一致するようにコモンモードフィードバック(ＣＭＦＢ)回路が使用されている。その結果、フィルタ回路１の出力端子から生成されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有する出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋは、下記のようになる。
【００９７】
【数１２】
0005665571.tif 000013
【００９８】
一方、フィルタ回路１において設定すべき所望のＱ値がＱ０であるとすると、基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱは、下記のように設定されている。
【００９９】
【数１３】
0005665571.tif 000014
【０１００】
Ｑ値補償回路３がＱ値を所望の値Ｑ０に設定するＱ値補償動作を開始した直後において例えば初期のＱ値が所望の値Ｑ０よりも大きい場合には、上記(１２)式のフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋは上記(１３)式の基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱよりも大きな値となる。このような場合には、振幅比較器５０と制御回路５１とはフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋと基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱとが一致するように帰還抵抗Ｒ３の抵抗値を減少することでＱ値を初期のＱ値よりも低下する。その後、更に振幅比較器５０と制御回路５１とはフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋと基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱとが一致しているか判別して、いまだフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱよりも大きな値である場合には、Ｑ値を更に減少する。このような動作を反復することにより、半導体集積回路の素子バラツキがあったとしても、フィルタ回路１のＱ値を所望の値に設定することが可能となる。
【０１０１】
Ｑ値補償回路３によるＱ値補償動作はＱ値補償回路３が帰還抵抗Ｒ３の抵抗値を調整することで上記(７)式に示されるＱ値を所望の値に調整することが可能なので、Ｑ値を所望の値に調整することが可能となる。
【０１０２】
《カットオフ周波数補償回路の構成》
図３は、図１と図２とに示した本発明の実施の形態１による半導体集積回路のカットオフ周波数補償回路２の構成を示す図である。
【０１０３】
図３に示したように、カットオフ周波数補償回路２は、基準電圧発生器１０、抵抗回路２０、電圧・電流変換器３０、充電回路４０、放電回路５０、切り換えスイッチ６０、キャリブレーション容量７０、電圧比較器８０、ラッチ９０を含んでいる。さらに、カットオフ周波数補償回路２は、クロック供給回路１００、リセット回路１１０、サーチ回路１２０、チャンネル選択フィルタ１、キャリブレーション終了制御回路１６０を含んでいる。また、図３に示すカットオフ周波数補償回路２とチャンネル選択フィルタ１とは、半導体集積回路を構成するシリコン半導体チップの内部に集積化されている。
【０１０４】
特に図３に示したチャンネル選択フィルタ１は、図２に示したフィルタ回路１で説明したように、第１段目が入力抵抗Ｒ１と演算増幅器ＯＰ１と帰還容量Ｃ１を含む完全積分器によって構成され、第２段目が入力抵抗Ｒ２と演算増幅器ＯＰ２と帰還容量Ｃ２と帰還抵抗Ｒ３を含む不完全積分器によって構成され、更に信号反転器ＩＮＶと帰還抵抗Ｒ４とを含んでいる。
【０１０５】
更に図３に示したチャンネル選択フィルタ１は、図３の右下に象徴的に示すように、図２に示すフィルタ回路１に含まれた２個の帰還容量Ｃ１と帰還容量Ｃ２との各容量としてのフィルタ容量１５１とを含むものである。
【０１０６】
図３に示すカットオフ周波数補償回路２は、チャンネル選択フィルタ１の通常動作に先立ったキャリブレーション動作を実行することによってチャンネル選択フィルタ１を所定の周波数特性にチューニングする。周波数チューニングは、フィルタ容量１５１のチューニングによって実行される。従って、カットオフ周波数補償回路２によるキャリブレーション動作の実行完了の後に、所定の周波数特性にチューニングされたチャンネル選択フィルタ１はＬＴＥ方式に対応するダイレクト・コンバージョン・マルチモード・レシーバーで妨害信号を抑圧するものである。
【０１０７】
以下に、カットオフ周波数補償回路２を構成する各回路の構成と動作とに関して、更に詳細に説明する。
【０１０８】
基準電圧発生器１０は、例えば、バンドギャップリファレンス電圧発生回路等によって構成されることによって、半導体集積回路の製造プロセス、動作温度、電源電圧等の影響を実質的に受けることが無い略安定したバンドギャップリファレンス電圧ＶBRGを生成する。すなわち、基準電圧発生器１０からのバンドギャップリファレンス電圧ＶBRGは、変動の極めて小さな定電圧として考えることができる。また、外部から高精度の電源電圧が供給される場合は、抵抗を使用してこの電源電圧を分圧して、分圧電圧を基準電圧として使用することも可能である。
【０１０９】
抵抗回路２０は、図３の左下に示すように、抵抗Ｒ１とＭＯＳトランジスタで構成されオン状態とされたスイッチＳＷ０との直列接続によって構成されている。抵抗回路２０の抵抗Ｒ１とスイッチＳＷ０との直列接続によって電圧・電流変換器３０の電流が決定される。すなわち、スイッチＳＷ０を構成するＭＯＳトランジスタのオン抵抗をＲon(ＳＷ０)とすると、電圧・電流変換器３０の変換電流Ｉは、次式で与えられる。
【０１１０】
【数１４】
0005665571.tif 000015
【０１１１】
電圧・電流変換器３０からの変換電流Ｉは充電回路４０に供給されることによって、充電回路４０の充電電流の値は変換電流Ｉの値によって設定される。充電回路４０の充電電流が切り換えスイッチ６０を介してキャリブレーション容量７０を充電することで、キャリブレーション容量７０の端子電圧は増加する。放電回路５０の放電電流の値は充電回路４０の充電電流の値よりも極めて大きく設定されているので、放電回路５０の極めて大きな放電電流が切り換えスイッチ６０を介してキャリブレーション容量７０を高速放電することで、キャリブレーション容量７０の端子電圧は急速に減少する。
【０１１２】
切り換えスイッチ６０はクロック供給回路１００から供給されるクロック信号ＣＬＫに応答してクロック信号ＣＬＫのローレベル“０”の期間に充電回路４０の充電電流をキャリブレーション容量７０に供給するので、キャリブレーション容量７０は充電回路４０の充電電流によって充電されることができる。また、切り換えスイッチ６０はクロック信号ＣＬＫのハイレベル“１”の期間に放電回路５０の大きな放電電流をキャリブレーション容量７０から流出させるので、キャリブレーション容量７０は放電回路５０の大きな放電電流によって高速放電されることができる。
【０１１３】
キャリブレーション容量７０の容量値とチャンネル選択フィルタ１に含まれるフィルタ容量１５１の容量値とは、サーチ回路１２０の出力からのマルチビット・ディジタル制御信号１７０によって制御可能とされている。図３の右下に示すように、チャンネル選択フィルタ１に含まれるフィルタ容量１５１は、並列接続の複数の容量Ｃｎ、Ｃｎ−１…Ｃ１を含み、複数の容量Ｃｎ、Ｃｎ−１…Ｃ１には複数のスイッチＳＷｎ、ＳＷｎ−１…ＳＷ１が直列接続されている。左から１番目の容量Ｃｎは最大のウェイト(重み)の容量値を持ち、左から１番目のスイッチＳＷｎはマルチビット・ディジタル制御信号１７０の最上位ビット(ＭＳＢ：Most Significant Bit)によってオン・オフが制御される。左から２番目の容量Ｃｎ−１は２番目のウェイト(重み)の容量値を持ち、左から２番目のスイッチＳＷｎ−１はマルチビット・ディジタル制御信号１７０の２番目の上位ビットによってオン・オフが制御される。以下同様に構成され、最後の左からｎ番目の容量Ｃ１は最小のウェイト(重み)の容量値を持ち、左からｎ番目のスイッチＳＷ１はマルチビット・ディジタル制御信号１７０の最下位ビット(ＬＳＢ：Least Significant Bit)によってオン・オフが制御される。サーチ回路１２０からのマルチビット・ディジタル制御信号１７０によって制御されるフィルタ容量１５１によって、チャンネル選択フィルタ１のフィルタ特性を決定するカットオフ周波数ｆｃが設定される。
【０１１４】
キャリブレーション容量７０はチャンネル選択フィルタ１に含まれるフィルタ容量１５１と全く同一の構成あるいは各容量値のウェイトの比が同一の構成で形成されるとともに、キャリブレーション容量７０はサーチ回路１２０からのマルチビット・ディジタル制御信号１７０によってチャンネル選択フィルタ１に含まれるフィルタ容量１５１と全く同一の方法で制御される。その結果、サーチ回路１２０からのマルチビット・ディジタル制御信号１７０の制御によるキャリブレーション容量７０の容量値の変化は、チャンネル選択フィルタ１に含まれるフィルタ容量１５１の容量値の変化と全く同一となる。
【０１１５】
また電圧比較器８０は、非反転入力端子に供給されるキャリブレーション容量７０の端子電圧と反転入力端子に供給される基準電圧発生器１０からのバンドギャップリファレンス電圧ＶBRGの電圧レベルの差を検出する。
【０１１６】
ラッチ９０はクロック信号ＣＬＫに応答してクロック信号ＣＬＫのローレベル“０”の期間に電圧比較器８０の出力信号を取り込むので、充電回路４０の充電電流によって充電されるキャリブレーション容量７０の充電速度の大小の判断としての電圧比較器８０の出力信号がラッチ９０にラッチされる。また、キャリブレーション容量７０の充電速度の大小の判断回数は、サーチ回路１２０の出力からのマルチビット・ディジタル制御信号１７０のビット数と等しいものである。図３に示すチャンネル選択フィルタ１のキャリブレーション動作の間の複数回の充電速度の判断結果はラッチ９０の複数個のフリップフロップに順次格納されて、キャリブレーション動作の完了時点でのラッチ９０の複数個のフリップフロップの格納結果は図１に示すフィルタを理想的な特性にチューニングするための制御情報となっている。尚、キャリブレーション動作期間中にサーチ回路１２０は、例えばバイナリー・サーチ(Binary Search：２探査法)と呼ばれる所定のサーチ・アルゴリズムに従ってフィルタ容量１５１の複数のスイッチＳＷｎ、ＳＷｎ−１…ＳＷ１のオン・オフ制御のためのラッチ９０の複数のフリップフロップの格納情報を順次決定する。尚、充電回路４０とキャリブレーション容量７０とは時間積分器を構成して、キャリブレーション動作の間での複数回の積分速度としての複数回の充電速度の大小の判断結果からチューニング制御情報が生成されている。このように、バイナリー・サーチ(２探査法)によるサーチ・アルゴリズムを使用して半導体集積回路の内蔵フィルタの周波数特性を補償する校正方法は、本発明者等によって出願された特開２０１０−１６５９１号公報に記載されたものである。また、サーチ回路１２０でのサーチ・アルゴリズムには、バイナリー・サーチ以外のリニア・サーチやニュートン法によるサーチ等の他のサーチ・アルゴリズムを使用することも可能である。サーチ回路１２０がクロック信号ＣＬＫのカウントによって積分速度を計測する構成の場合には、クロック信号ＣＬＫが必ずしもスイッチ６０とラッチ９０に直接供給される必要はない。この場合には、充電速度の大小の判断が１回終了するたびに、クロック信号ＣＬＫが供給される代わりに、キャリブレーション容量７０が放電され、電圧比較器８０の出力信号をラッチ９０に取り込むように制御信号をラッチ９０に供給することが可能である。
【０１１７】
《チャンネル選択フィルタのフィルタ容量》
図４は、図３に示すチャンネル選択フィルタ１のフィルタ容量１５１の構成を示す図である。図４に示すようにフィルタ容量１５１は第１端子Ｔ１と第２端子Ｔ２との間に並列接続の５個の容量Ｃ5、Ｃ4、Ｃ3、Ｃ2、Ｃ1を含み、５個の容量Ｃ5…Ｃ1には５個のスイッチＳＷ5、ＳＷ4、ＳＷ3、ＳＷ2、ＳＷ1が直列接続されている。
【０１１８】
また、５個の容量Ｃ5…Ｃ1には１個の固定容量Ｃ6が接続され、この左から１番目の固定容量Ｃ6は最大のウェイト３２Ｃの容量値を持っている。次に左から２番目の容量Ｃ5は２番目のウェイト１６Ｃの容量値を持ち、左から１番目のスイッチＳＷ5はマルチビット・ディジタル制御信号１７０の最上位ビット(ＭＳＢ)の信号Ｄ5によってオン・オフが制御される。左から３番目の容量Ｃ4は３番目のウェイト８Ｃの容量値を持ち、左から２番目のスイッチＳＷ4はマルチビット・ディジタル制御信号１７０の２番目の上位ビットの信号Ｄ4によってオン・オフが制御される。以下同様に構成されて、最後の左から６番目の容量Ｃ１は最小ウェイトの１Ｃ容量値を持ち、左から５番目のスイッチＳＷ1はマルチビット・ディジタル制御信号１７０の最下位ビット(ＬＳＢ) の信号Ｄ1によってオン・オフが制御される。サーチ回路１２０からのマルチビット・ディジタル制御信号１７０によって制御されるフィルタ容量１５１の容量値によって、チャンネル選択フィルタ１のフィルタ特性を決定するカットオフ周波数ｆｃが設定される。
【０１１９】
図４のフィルタ容量１５１の５個のスイッチＳＷ5…ＳＷ1は、左下に示すように並列接続されたＰチャンネルＭＯＳトランジスタＰＭＯＳとＮチャンネルＭＯＳトランジスタＮＭＯＳとＣＭＯＳ構成のインバータ回路Ｉｎｖによって構成されている。５個のスイッチＳＷ5…ＳＷ1は、マルチビット・ディジタル制御信号１７０のハイレベルの信号Ｄ5…Ｄ1によってオン状態に制御される。
【０１２０】
また、図３に示すキャリブレーション容量７０は、図４に示したフィルタ容量１５１の構成と全く同様な構成で形成されることができる。
【０１２１】
また、フィルタ容量の構成としては、図４に示すフィルタ量１５１の構成のみに限定されるものではない。ＬＴＥ方式が受信可能なマルチモード・レシーバーは、容量を可変する範囲が非常に大きいため、例えば、図４の容量Ｃ５とスイッチＳＷ５とディジタル信号Ｄ５の関係と同様に、ディジタル信号Ｄ６がＭＳＢとなるように信号を追加して、容量Ｃ６に対してディジタル信号Ｄ６によって制御されるスイッチＳＷ６を直列に挿入することも可能である。この場合は、容量Ｃ６もマルチビット・ディジタル制御信号１７０によって制御可能となるため、より大きな可変範囲の容量を構成することが可能である。
【０１２２】
《抵抗回路、電圧・電流変換器、充電回路》
図５は、図３に示す抵抗回路２０、電圧・電流変換器３０、充電回路４０の構成を示す図である。
【０１２３】
図５に示すように、抵抗回路２０は抵抗Ｒ１とスイッチＳＷ０との直列接続によって構成され、スイッチＳＷ０は並列接続されたＰチャンネルＭＯＳトランジスタＰＭＯＳとＮチャンネルＭＯＳトランジスタＮＭＯＳとＣＭＯＳ構成のインバータ回路Ｉｎｖによって構成されている。スイッチＳＷ０では、ＮチャンネルＭＯＳトランジスタＮＭＯＳのゲートにはハイレベルの電源電圧Ｖddが供給され、ＰチャンネルＭＯＳトランジスタＰＭＯＳのゲートにはローレベルのインバータ回路Ｉｎｖの出力信号が供給されている。従って、スイッチＳＷ０のＮチャンネルＭＯＳトランジスタＮＭＯＳとＰチャンネルＭＯＳトランジスタＰＭＯＳとは、常時オン状態に制御されている。
【０１２４】
図５の抵抗回路２０のスイッチＳＷ０と図２のフィルタ容量１５１の５個のスイッチＳＷ5…ＳＷ1とは、半導体集積回路のシリコンＣＭＯＳ製造プロセスによって同一の製造条件で同時に製造されることができる。従って、図３の抵抗回路２０のスイッチＳＷ０のＣＭＯＳスイッチのオン抵抗と図２のフィルタ容量１５１の５個のスイッチＳＷ5…ＳＷ1のＣＭＯＳスイッチのオン抵抗とは、略等しい値となる。
【０１２５】
図５に示すように、電圧・電流変換器３０は、ダイオード接続のＰチャンネルＭＯＳトランジスタＱp1と演算増幅器ＯＰ_ＡｍｐとＮチャンネルＭＯＳトランジスタＱ１０と抵抗回路２０によって構成されている。基準電圧発生器１０のバンドギャップリファレンス電圧ＶBRGは演算増幅器ＯＰ_Ａｍｐの非反転入力端子(＋)に供給され、演算増幅器ＯＰ_Ａｍｐの出力端子はＮチャンネルＭＯＳトランジスタＱ１０のゲートに接続され、ＮチャンネルＭＯＳトランジスタＱ１０のソースと抵抗回路２０の抵抗Ｒ1の一端は演算増幅器ＯＰ_Ａｍｐの反転入力端子(−)に接続されている。ゲート・ドレインの接続によってダイオード接続の形式とされたＰチャンネルＭＯＳトランジスタＱp1は、電源電圧ＶddとＮチャンネルＭＯＳトランジスタＱ１０のドレインとの間に接続されている。
【０１２６】
図３に示すように、充電回路４０は、電源電圧Ｖddとキャリブレーション容量７０との間に接続されたＰチャンネルＭＯＳトランジスタＱp2によって構成されている。充電回路４０のＰチャンネルＭＯＳトランジスタＱp2のソース・ゲート間には電圧・電流変換器３０のダイオード接続ＰチャンネルＭＯＳトランジスタＱp1のソース・ゲート電圧が供給されるので、２個のＰチャンネルＭＯＳトランジスタＱp1、Ｑp2はカレントミラーを構成している。例えば、ＭＯＳトランジスタＱp1、Ｑp2の素子サイズを同一とすることよって、カレントミラーの出力側の充電回路４０のＰチャンネルＭＯＳトランジスタＱp2の充電電流はカレントミラーの入力側の電圧・電流変換器３０と抵抗回路２０とに流れる電圧・電流変換器３０の変換電流Ｉによって設定されることができる。
【０１２７】
また、カレントミラーの出力側の充電回路４０のＰチャンネルＭＯＳトランジスタＱp2の充電電流により形成されるキャリブレーション容量７０の端子電圧Ｖtは、電圧比較器８０の非反転入力端子に供給される。また、ＮチャンネルＭＯＳトランジスタＱ１０は、ＮＰＮトランジスタに置換されることも可能である。
【０１２８】
《フィルタ容量のキャリブレーション動作》
図６は、図４を参照して説明した図２のチャンネル選択フィルタ１のフィルタ容量１５１の容量値をキャリブレーションするためのキャリブレーション動作を説明する図である。
【０１２９】
図６のイニシャライズ期間Ｐ０に示すように、図示されてはいないがキャリブレーション動作コマンドに応答して、リセット回路１１０からハイレベルＨのリセット信号Ｒｅｓｅｔが生成される。ハイレベルＨのリセット信号Ｒｅｓｅｔのハイレベルに応答して、ラッチ９０の複数のフリップフロップとサーチ回路１２０とは初期化される。すなわち、ラッチ９０に含まれる最上位ビット(ＭＳＢ) のフリップフロップＤ５から最下位ビット(ＬＳＢ) のフリップフロップＤ１までの５ビットの非反転出力信号は、全てハイレベルの初期状態にセットされる。
【０１３０】
次に、第１期間Ｐ１で、リセット信号ＲｅｓｅｔがローレベルLとなって、クロック供給回路１００からハイレベルＨのクロック信号ＣＬＫが生成され、キャリブレーション動作が開始される。まず第１期間Ｐ１の前半では、クロック信号ＣＬＫがハイレベルＨであるので、キャリブレーション容量７０は放電回路５０の大きな放電電流によって高速放電される。次に第１期間Ｐ１の後半ではクロック信号ＣＬＫがローレベルＬであるので、キャリブレーション容量７０は充電回路４０の充電電流によって充電される。キャリブレーション容量７０とチャンネル選択フィルタ１のフィルタ容量１５１とは、イニシャライズ期間Ｐ０で、図４に示す最大のウェイト３２Ｃの容量値の１個の固定容量Ｃ６のみで構成されている。
【０１３１】
半導体集積回路のシリコンＣＭＯＳ製造プロセスの偏差によって、キャリブレーション容量７０の初期値の固定容量Ｃ6の容量値が増大したとする。すると、第１期間Ｐ１の後半で、電圧比較器８０の非反転入力端子に供給されるキャリブレーション容量７０の端子電圧Ｖtの電圧レベルは、反転入力端子に供給されるリファレンス電圧ＶBRGの電圧レベルを超過できない。従って、第１期間Ｐ１の後半で、電圧比較器８０の出力信号はローレベルＬとなる。第１期間Ｐ１の後半では、ローレベルＬのクロック信号ＣＬＫに応答して、電圧比較器８０のローレベルＬの出力信号がラッチ９０の最上位ビット(ＭＳＢ) のフリップフロップＤ５にセットされる。従って、ラッチ９０の最上位ビット(ＭＳＢ) のフリップフロップＤ５の内容は、初期状態のハイレベルＨから図６の実線Ｄ５(ＳＷ５)に示すようにローレベルＬに変化する。この場合には、次の第２期間Ｐ２では、ラッチ９０のフリップフロップＤ５のローレベルＬによってスイッチＳＷ5はオフ状態に制御されるので、キャリブレーション容量７０の第２期間Ｐ２での初期値は固定容量Ｃ6のみとなる。
【０１３２】
一方、半導体集積回路のシリコンＣＭＯＳ製造プロセスの偏差によって、キャリブレーション容量７０の初期値の固定容量Ｃ6の容量値が減少したとする。すると、第１期間Ｐ１の後半では電圧比較器８０の非反転入力端子に供給されるキャリブレーション容量７０の端子電圧Ｖtの電圧レベルは、反転入力端子に供給されるリファレンス電圧ＶBRGの電圧レベルを超過するものとなる。従って、第１期間Ｐ１の後半で、電圧比較器８０の出力信号はハイレベルＨとなる。第１期間Ｐ１の後半で、ローレベルＬのクロック信号ＣＬＫに応答して、電圧比較器８０のハイレベルＨの出力信号がラッチ９０の最上位ビット(ＭＳＢ) のフリップフロップＤ５にセットされる。従って、ラッチ９０の最上位ビット(ＭＳＢ) のフリップフロップＤ５の内容は、図６の破線Ｄ５(ＳＷ５)に示すように初期状態のハイレベルＨの状態で維持される。この場合には次の第２期間Ｐ２で、ラッチ９０のフリップフロップＤ５のハイレベルＨによってスイッチＳＷ5はオン状態に制御されるので、キャリブレーション容量７０の第２期間Ｐ２での初期値は固定容量Ｃ6に容量Ｃ5のウェイト１６Ｃの容量値が追加された容量となる。
【０１３３】
次に、第２期間Ｐ２では、キャリブレーション容量７０の初期値の容量値は、上述のように第１期間Ｐ１の動作の相違によって、固定容量Ｃ6の容量値のみの場合と、固定容量Ｃ6の容量値に対して容量Ｃ5のウェイト１６Ｃの容量値が追加される場合とがある。
【０１３４】
第２期間Ｐ２から第５期間Ｐ５までの、キャリブレーション容量７０の容量値を調整するディジタル信号Ｄ４〜Ｄ１についても、上述した第１期間Ｐ１と同様に制御するものとする。
【０１３５】
以上のようにして、イニシャライズ期間Ｐ０からスタートされるキャリブレーション動作の第１期間Ｐ１から第５期間Ｐ５までの動作によって、ラッチ９０の最上位フリップフロップＤ５から最下位フリップフロップＤ１の内容がセットされる。ラッチ９０の５ビットフリップフロップＤ５〜Ｄ１の内容によって、キャリブレーション動作の後の通常動作期間のチャンネル選択フィルタ１のフィルタ容量１５１の容量値が決定される。すなわち、フィルタ容量１５１の容量値に対して図４の固定容量Ｃ6に他の容量Ｃ5…容量Ｃ1が追加されるか否が、ラッチ９０の５ビットフリップフロップＤ５〜Ｄ１の内容によって決定される。
【０１３６】
第６期間Ｐ６の後半にキャリブレーション終了制御回路１６０から、ハイレベルＨのキャリブレーション終了信号ＣＡＬが生成される。第６期間Ｐ６の後半でのキャリブレーション終了信号ＣＡＬのローレベルＬからハイレベルＨへの変化に応答して、チャンネル選択フィルタ１のフィルタ容量１５１の５個のスイッチＳＷ5…ＳＷ1のオン・オフ制御を最終的に決定することも可能である。すなわち、信号ＣＡＬのローレベルＬからハイレベルＨへの変化に応答して、ラッチ９０の５ビットの内容をチャンネル選択フィルタ１のフィルタ容量１５１の５個のスイッチＳＷ5…ＳＷ1のオン・オフ制御を最終的に決定する他のラッチの５ビットフリップフロップへ転送するようにすることも可能である。
【０１３７】
このようにバイナリー・サーチ(２探査法)によるサーチ・アルゴリズムを使用して半導体集積回路の内蔵フィルタの周波数特性を補償する校正方法は、本発明者等によって出願された特開２０１０−１６５９１号公報に記載されたものである。またサーチ回路１２０でのサーチ・アルゴリズムには、バイナリー・サーチ以外のリニア・サーチやニュートン法によるサーチ等の他のサーチ・アルゴリズムを使用することも可能である。この場合には、図６の動作シーケンスは、サーチ・アルゴリズムに応じて変更されるものとなる。
【０１３８】
《周波数特性校正動作》
図１０は、図１と図２に示した本発明の実施の形態１による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路１の周波数特性校正動作を説明する図である。
【０１３９】
図１０に示すように、ステップＳ０で周波数特性校正動作が開始されると、最初のステップＳ１で半導体集積回路の素子バラツキによってカットオフ周波数ｆｃが影響されないように、カットオフ周波数補償回路２が容量Ｃ１、Ｃ２の容量値Ｃを正確な値に補償することによって、上記(８)式で示されるカットオフ周波数ｆｃがＬＴＥ方式の所望のベースバンド信号帯域幅に設定される。この初のステップＳ１にて実行されるカットオフ周波数補償動作の詳細は、図３乃至図６を参照して既に説明した通りである。
【０１４０】
その後、次のステップＳ２では半導体集積回路の素子バラツキによってＱ値が影響されないように、Ｑ値補償回路３が帰還抵抗Ｒ３の抵抗値を調整することによって、上記(７)式で示されるＱ値が所望の値に設定される。
【０１４１】
《Ｑ値補償動作》
図７は、図１と図２に示した本発明の実施の形態１による半導体集積回路のＱ値補償回路３によって調整されるチャンネル選択フィルタとしてのフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の構成を示す図である。
【０１４２】
図７に示すように、フィルタ回路１の帰還抵抗Ｒ３は、複数の抵抗Ｒ３１、Ｒ３２…Ｒ３８と、切り換えスイッチＲ３＿ＳＷと、デコーダＲ３＿ＤＥＣによって構成されている。更に、切り換えスイッチＲ３＿ＳＷは複数のスイッチＳＷＲ３１、ＳＷＲ３２…ＳＷＲ３７を含み、デコーダＲ３＿ＤＥＣの入力端子にはＱ値補償回路３から生成されるＱ値調整信号としてのＱコードＱｃｏｄｅが供給され、デコーダＲ３＿ＤＥＣのデコード出力信号によって切り換えスイッチＲ３＿ＳＷの複数のスイッチＳＷＲ３１、ＳＷＲ３２…ＳＷＲ３７のオン状態・オフ状態が制御される。
【０１４３】
更に帰還抵抗Ｒ３の一方の端子と他方の端子との間には、８個の抵抗Ｒ３１、Ｒ３２…Ｒ３８が直列接続される。第１抵抗Ｒ３１と第２抵抗Ｒ３２の第１共通接続点と帰還抵抗Ｒ３の他方の端子の間には第１スイッチＳＷＲ３１が接続され、第２抵抗Ｒ３２と第３抵抗Ｒ３３の第３共通接続点と帰還抵抗Ｒ３の他方の端子の間には第２スイッチＳＷＲ３２が接続され、以下同様に第７抵抗Ｒ３７と第８抵抗Ｒ３８の第７共通接続点と帰還抵抗Ｒ３の他方の端子の間には第７スイッチＳＷＲ３７が接続されている。
【０１４４】
図８は、図７に示した本発明の実施の形態１によるフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３のデコーダＲ３＿ＤＥＣに供給されるＱ値調整信号としてのＱコードＱｃｏｄｅと帰還抵抗Ｒ３の抵抗値との関係を示す図である。
【０１４５】
図９は、図７に示した本発明の実施の形態１によるフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の複数の抵抗Ｒ３１、Ｒ３２…Ｒ３８の抵抗値の関係を示す図である。
【０１４６】
図８に示すように、Ｑ値補償回路３から生成されるＱ値調整信号としてのＱコードＱｃｏｄｅは最小値の０から最大値の７まで変化する。切り換えスイッチＲ３＿ＳＷでは、最小値の０のＱコードＱｃｏｄｅに応答して第１スイッチＳＷＲ３１のみがオン状態となるので、帰還抵抗Ｒ３の調整抵抗は第１抵抗Ｒ３１の抵抗値で設定されて、次に大きな値１のＱコードＱｃｏｄｅに応答して第２スイッチＳＷＲ３２のみがオン状態となるので、帰還抵抗Ｒ３の調整抵抗は第１抵抗Ｒ３１と第２抵抗Ｒ３１の合計の抵抗値で設定され、以下同様に最大値の７のＱコードＱｃｏｄｅに応答して切り換えスイッチＲ３＿ＳＷの複数のスイッチＳＷＲ３１、ＳＷＲ３２…ＳＷＲ３７の全てがオフ状態となるので、帰還抵抗Ｒ３の調整抵抗は第１抵抗Ｒ３１から第７抵抗Ｒ３７の全抵抗の総合計の抵抗値で設定される。
【０１４７】
従って、図７に示した本発明の実施の形態１によるフィルタ回路１の第２段目の不完全積分器の入力抵抗Ｒ２の抵抗値を５ｋΩに設定すると、上記(７)式のＱ＝Ｒ３／Ｒ２の関係で与えられるＱ値は図８に示したように最小値の８ｄＢから最大値の１５ｄＢまで１ｄＢステップで調整されることが可能となる。
【０１４８】
図７に示した例では抵抗Ｒ３の値を可変するための制御方法として、直列に接続された抵抗を切り換える構成を示したが、これのみに限定されない。すなわち、並列接続の抵抗を、切り換えることも可能である。この場合には、図７と同一の調整可変幅の抵抗を構成するためには、トータルの抵抗値と半導体チップ面積が増大する。その反面、抵抗値が大きいため、切り換えスイッチのオン抵抗の影響が少なく、高精度化が可能となる。また、低面積と高精度とを両立するため、抵抗を直列と並列とに切り換えることも可能である。
【０１４９】
《Ｑ値調整入力信号の生成》
ＸＸＸ図１１は、図１０に示した本発明の実施の形態１による半導体集積回路のフィルタ回路１の周波数特性校正動作のステップＳ２のＱ値補償動作において、Ｑ値補償回路３の制御回路５１がＱ値調整入力信号を生成する様子を説明する図である。
【０１５０】
図１１に示すように、ステップＳ１０でＱ値調整入力信号生成動作が開始される。
【０１５１】
最初のステップＳ１１では、Ｑ値調整入力信号としての入力信号電圧Ｖinのピーク電圧Ｖinpkに関して、Ｖinpk＝コモンモード電圧Ｖｃ＋振幅Ｖpk1の関係を設定する。この電圧設定は、ステップＳ１２のカットオフ周波数ｆｃの周期１／２ｆｃの期間継続される。
【０１５２】
さらに次のステップＳ１３で、Ｑ値調整入力信号としての入力信号電圧Ｖinのピーク電圧Ｖinpkに関して、Ｖinpk＝コモンモード電圧Ｖｃ−振幅Ｖpk1の関係を設定する。この電圧設定も、ステップＳ１４のカットオフ周波数ｆｃの周期１／２ｆｃの期間継続された後、ステップＳ１５でＱ値調整入力信号生成動作が終了される。その結果、図１１に示したＱ値調整入力信号生成動作によって、一周期分のＱ値調整入力信号Ｖinが生成されることが可能となる。
【０１５３】
《Ｑ値補償動作の詳細》
図１２は、図１０に示した本発明の実施の形態１による半導体集積回路のフィルタ回路１の周波数特性校正動作のステップＳ２のＱ値補償動作を更に詳細に説明する図である。
【０１５４】
図１２に示すように、ステップＳ１２０でＱ値補償動作が開始される。
【０１５５】
ステップＳ１２１では、入力切り換えスイッチＳＷ１０の切り換え制御端子に供給されるＱ値補償回路３からのスイッチ制御信号による選択によって、入力切り換えスイッチＳＷ１０の他方の入力端子に供給されるＱ値補償回路３からのＱ値調整入力信号が選択されフィルタ回路１の入力端子に供給される。
【０１５６】
ステップＳ１２２では、Ｑ値補償回路３の制御回路５１は、Ｑ値調整信号としてのＱコードＱｃｏｄｅを４の値に設定する。４のＱコードＱｃｏｄｅは、図８に示したＱコードＱｃｏｄｅの最小値０と最大値７との中間の値である。
【０１５７】
ステップＳ１２３では、Ｑ値補償回路３の制御回路５１は、Ｍ値の初期値を１に設定する。図８に示したＱコードＱｃｏｄｅの最小値０から最大値７までは、図７に示す本発明の実施の形態１によるフィルタ回路１の帰還抵抗Ｒ３のデコーダＲ３＿ＤＥＣに供給される３ビットのＱ値調整信号によって指定可能である。ステップＳ１２２で設定されたＱコードＱｃｏｄｅの中間値４から最大値７までの変化はワンステップ変化のＱコードＱｃｏｄｅの３回の増加で可能である一方、ステップＳ１２２で設定されたＱコードＱｃｏｄｅの中間値４から最小値０までの変化はワンステップ変化のＱコードＱｃｏｄｅの４回の減少で可能である。ステップＳ１２４からステップ１３２のループ処理において３回の増加もしくは３回の減少を実行してステップ１３４で４回目の減少を実行するために、ステップＳ１２３で、Ｍ値が初期値１に設定される。
【０１５８】
ステップＳ１２４で、Ｑ値補償回路３の制御回路５１は、Ｎ値の初期値を１に設定する。すなわち、ステップＳ１２５からステップ１２７のループ処理は、図１１に示したＱ値調整入力信号生成動作によりＮ周期分のＱ値調整入力信号Ｖinが生成されることを待つための処理である。
【０１５９】
ステップＳ１２５では、図１１に示したＱ値調整入力信号生成動作が実行されることによって、一周期分のＱ値調整入力信号Ｖinが生成される。
【０１６０】
ステップＳ１２６では、Ｎ値が規定値よりも大きいか否かがＱ値補償回路３の制御回路５１によって判定される。例えば、Ｎ値の規定値を２とした場合、ステップＳ１２６の最初の判定結果は「ＮＯ」となるので、ステップＳ１２７でＱ値補償回路３の制御回路５１によってＮ値は、＋１インクリメントされる。ステップＳ１２７の処理の後にステップＳ１２５に移行するので、ステップＳ１２５の二回目の処理によって図１１に示したＱ値調整入力信号生成動作が実行されることによって、一周期分のＱ値調整入力信号Ｖinが生成される。
【０１６１】
ステップＳ１２６での２回目の判定結果は「ＹＥＳ」となるので、ステップＳ１２８に移行する。ステップＳ１２８では、Ｑ値補償回路３の制御回路５１によってＭ値がＱコードＱｃｏｄｅのビット数よりも小さいか判定される。ステップＳ１３２でのＭ＝Ｍ＋１の処理によるＭ値が４となる以前には、ステップＳ１２８の判定結果は必然的に「ＹＥＳ」となるので、ステップＳ１２９に移行する。
【０１６２】
ステップＳ１２９では、周期Ｌ／ｆｃの期間の間、上記(１２)式で与えられるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記(１３)式で与えられる基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱを超えたか否かがＱ値補償回路３によって判定される。周期Ｌ／ｆｃの期間の間、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱを越えたとステップＳ１２９で判定された場合にはステップＳ１３０に移行する一方、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱを超えなかったとステップＳ１２９で判定された場合にはステップＳ１３１に移行する。
【０１６３】
ステップＳ１３０では、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱよりも大きな値であるとステップＳ１２９で判定されたので、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋを減少するためにＱ値補償回路３の制御回路５１によってＱコードＱｃｏｄｅは−１ディクリメントされる。従って、図７に示した本発明の実施の形態１による半導体集積回路のチャンネル選択フィルタとしてのフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の抵抗値はワンステップ減少される。その結果、上記(７)式のＱ＝Ｒ３／Ｒ２と図８とで示されるＱ値がワンステップ減少されるので、次のステップＳ１２９で判定されるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが減少されるものとなる。
【０１６４】
ステップＳ１３１では、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱよりも小さな値であるとステップＳ１２９で判定されたので、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋを増加するためにＱ値補償回路３の制御回路５１によってＱコードＱｃｏｄｅは＋１インクリメントされる。従って、図７に示した本発明の実施の形態１による半導体集積回路のチャンネル選択フィルタとしてのフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の抵抗値はワンステップ増加される。その結果、上記(７)式のＱ＝Ｒ３／Ｒ２と図８とで示されるＱ値がワンステップ増加されるので、次のステップＳ１２９で判定されるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが増加されるものとなる。
【０１６５】
ステップＳ１３０の処理もしくはステップＳ１３１の処理の後、ステップＳ１３２のＭ＝Ｍ＋１の処理に移行して、ステップＳ１２４からステップ１３２のループ処理が更に２回だけ追加的に実行され、ＱコードＱｃｏｄｅと帰還抵抗Ｒ３とフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが更に２回だけ変更される。それ以降ではステップＳ１３２でのＭ＝Ｍ＋１の処理によるＭ値が４となるので、ステップＳ１２８の判定結果は必然的に「ＮＯ」となるので、ステップＳ１３３に移行する。
【０１６６】
ステップＳ１３３では、周期Ｌ／ｆｃの期間の間、上記(１２)式で与えられるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記(１３)式で与えられる基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱを超えたか否かがＱ値補償回路３によって判定される。周期Ｌ／ｆｃの期間の間、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱを超えたとステップＳ１３３で判定された場合にはステップＳ１３４に移行する一方、出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱを超えなかったとステップＳ１２３で判定された場合にはステップＳ１３５に移行する。
【０１６７】
ステップＳ１３４では、ステップＳ１２４からステップ１３２の合計３回のループ処理によってＱコードＱｃｏｄｅと帰還抵抗Ｒ３とフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが合計３回減少されたにもかかわらず未だに出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱよりも大きな値であるとステップＳ１３３で判定されたので、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋを減少するためにＱ値補償回路３の制御回路５１によってＱコードＱｃｏｄｅは最終的に−１ディクリメントされＱコードＱｃｏｄｅの最小値０に設定される。従って、図７に示した本発明の実施の形態１による半導体集積回路のチャンネル選択フィルタとしてのフィルタ回路１の第２段目の不完全積分器の帰還抵抗Ｒ３の抵抗値は、ＱコードＱｃｏｄｅの最小値０に対応した最小の抵抗値に減少される。
【０１６８】
ステップＳ１３５では、ステップＳ１２４からステップ１３２の合計３回のループ処理によってＱコードＱｃｏｄｅと帰還抵抗Ｒ３とフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが合計３回増加されたにもかかわらず未だに出力信号ピーク電圧Ｖｏｕｔｐｋが基準電圧ＶｒｅｆＱよりも小さな値であるとステップＳ１３３で判定されたので、本当はフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋを増加させたいものである。しかし、この時点では、ＱコードＱｃｏｄｅは初期値４から最大値７まで既に変化しているので、ＱコードＱｃｏｄｅをこれ以上増大することは不可能となっている。従って、ステップＳ１３５では、Ｑ値補償回路３の制御回路５１は、ステップＳ１２４からステップ１３２の合計３回のループ処理によって設定された最大値７のＱコードＱｃｏｄｅを最終的な値として設定するものである。
【０１６９】
ステップＳ１３４の処理もしくはステップＳ１３５の処理の後、ステップＳ１３６では入力切り換えスイッチＳＷ１０の切り換え制御端子に供給されるＱ値補償回路３からのスイッチ制御信号による選択によって、入力切り換えスイッチＳＷ１０の一方の入力端子に供給されるダイレクト・コンバージョン・マルチモード・レシーバーの受信ミキサから生成されるベースバンド入力信号が選択されフィルタ回路１の入力端子に供給される。ステップＳ１３６の処理の後、ステップＳ１３７でＱ値補償動作が終了される。
【０１７０】
ステップＳ１２６におけるＮ値の規定値はステップＳ１２９またはステップＳ１３３での判定の以前に、Ｑ値調整入力信号Ｖinが入力される周期の数を示すもので、この値が小さいほどＱ補償の時間が短縮できる。一方、ステップＳ１３０とステップＳ１３１の処理によりＱコードＱｃｏｄｅの切り換えが生じると、その影響によりＱ値調整入力信号Ｖinの入力に応答するフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記(１２)式で与えられる値に安定しないため、誤差を生じる可能性がある。そのため、少なくともＮ値の規定値は２またはそれ以上に設定する。
【０１７１】
ステップＳ１２９およびステップＳ１３３におけるＬ値は、Ｑ値補償回路３が上記(１２)式で与えられるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記(１３)式で与えられる基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱを超えたか否かを判定する判定周期を示す。Ｌ値を余り大きく設定すると、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記(１３)式で与えられる基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱを超えてないのにも係らず、外部ノイズ等により超えたと誤判定される確率が大きくなるが、逆にＬ値が１未満であると常に超えていないと誤判定される。更に、Ｌ値が大き過ぎるとＱ値補償動作の処理時間が長期化長されるため、Ｌ値は少なくとも１を超過する程度の値に設定する。
【０１７２】
また、本実施の形態のＱ値調整入力信号の周波数はフィルタ回路１のカットオフ周波数と同一であるのが好適であるが、厳密に同一である必要はない。Ｑ値調整入力信号の周波数は、図１１でのステップＳ１２とステップＳ１４の処理時間によって決定されている。ステップＳ１２とステップＳ１４の処理時間は、一般的には半導体集積回路や外部クロック信号によって制限される。従って、Ｑ値調整入力信号の周波数を、フィルタ回路１のカットオフ周波数ｆｃに一致させることは困難である。また一致しようとしても、ステップＳ１２とステップＳ１４の処理時間が相違して、Ｑ値調整入力信号のデューティ比を５０％に設定することが困難な場合がある。しかし、Ｑ値調整入力信号の周波数の誤差が±−２０％程度あり、Ｑ値調整入力信号のデューティ比の変化が６０％〜４０％程度でも、Ｑ値補償を実行することが可能である。この場合には、上記(１２)式で与えられるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記(１３)式で与えられる基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱと同一となったとしても、所望のＱ値から誤差が発生している。しかし、所望のＱ値からの誤差量は一定であるので、誤差量を補償するようにＱコードＱｃｏｄｅを調整することが可能である。ＱコードＱｃｏｄｅを調整は、例えば、図１２に示したＱ値補償動作によって決定されたＱコードＱｃｏｄｅを一定値分加算もしくは減算することで可能となる。
【０１７３】
［実施の形態２］
《半導体集積回路の他の構成》
図１３は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む本発明の実施の形態２による半導体集積回路の他の構成を示す図である。
【０１７４】
図１３に示す本発明の実施の形態２による半導体集積回路が、図２に示した本発明の実施の形態１による半導体集積回路と相違するのは、下記の点である。
【０１７５】
すなわち、図２に示した本発明の実施の形態１による半導体集積回路のＱ値補償回路３は、フィルタ回路１の出力振幅と基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱとを比較する振幅比較器５０と、振幅比較器５０の振幅比較結果が供給される制御回路５１と、Ｑ値制御情報を格納する制御レジスタ５２とによって構成されていた。それに対して、図１３に示す本発明の実施の形態２による半導体集積回路のＱ値補償回路３には、３個の基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２と２個の制御レジスタ５２、５３と、切り換えスイッチＳＷ６０が使用される。
【０１７６】
すなわち、図１３に示した本発明の実施の形態２による半導体集積回路では、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが上記(１２)式で与えられるようにＱ値にのみ依存するたけではなく上記(９)式で与えられる直流ゲインＤＣｇａｉｎに依存することが考慮されたものである。上記(９)式のＤＣｇａｉｎ＝Ｒ２／Ｒ１で与えられるフィルタ回路１の直流ゲインＤＣｇａｉｎが素子バラツキにより変動すると、上記(１２)式のＶoutpk＝Ｖc＋DCgain・Ｑ・Ｖpklで与えられるフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋが変動するものとなる。
【０１７７】
従って、図１３に示した本発明の実施の形態２による半導体集積回路では、Ｑ値補償動作に先立ってフィルタ回路１の直流ゲインＤＣｇａｉｎの変動をＱ値調整入力信号の入力信号ピーク電圧Ｖｉｎｐｋの調整によって補償すると言う入力信号補償動作が実行される。すなわち、上記(１２)式のＶoutpk＝Ｖc＋DCgain・Ｑ・Ｖpklにおいて、直流ゲインＤＣｇａｉｎの変動を入力信号ピーク電圧Ｖｉｎｐｋの変化によって相殺するものである。従って、直流ゲインＤＣｇａｉｎの変動量と入力信号ピーク電圧Ｖｉｎｐｋの変化量とは、反対極性で同一の絶対値に設定される。尚、図１３に示した本発明の実施の形態２による半導体集積回路では、Ｑ値補償動作に先立った入力信号補償動作は、図１０に示したフィルタ回路１の周波数特性校正動作のステップＳ１のカットオフ周波数補償動作の次に実行されるものである。
【０１７８】
図１３に示した本発明の実施の形態２による半導体集積回路では、入力信号補償動作を実行するためにＱ値調整入力信号の入力信号ピーク電圧Ｖｉｎｐｋの調整を、正の振幅のピーク電圧Ｖinpk＋＝コモンモード電圧Ｖｃ＋振幅Ｖpk1＋と負の振幅のピーク電圧Ｖinpk−＝コモンモード電圧Ｖｃ＋振幅Ｖpk1−とで実行するものである。
【０１７９】
Ｑ値調整入力信号の正の振幅の入力信号ピーク電圧Ｖｉｎｐｋ＋の調整のために基準電圧生成器Ｒｅｆ６１から生成される基準電圧ＶｒｅｆＡが使用され、Ｑ値調整入力信号の負の振幅の入力信号ピーク電圧Ｖｉｎｐｋ−の調整のために基準電圧生成器Ｒｅｆ６２から生成される基準電圧ＶｒｅｆＢが使用される。基準電圧ＶｒｅｆＡと基準電圧ＶｒｅｆＢとの中間電圧が、フィルタ回路１の演算増幅器ＯＰ１と演算増幅器ＯＰ２の非反転入力端子に供給されるコモンモード電圧Ｖｃの電圧レベルに設定されている。
【０１８０】
図１７は、図１３に示す本発明の実施の形態２による半導体集積回路において、フィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋの変動低減のための入力信号補償動作が実行される様子を示す図である。
【０１８１】
図１７に示すように、ステップＳ６０で入力信号補償動作が開始される。
【０１８２】
ステップＳ６１では、図１３に示す本発明の実施の形態２による半導体集積回路において、切り換えスイッチＳＷ６０を介して振幅比較器５０の非反転入力端子にＱ値調整入力信号の正の振幅の入力信号ピーク電圧Ｖｉｎｐｋ＋の調整のために基準電圧生成器Ｒｅｆ６１から生成される基準電圧ＶｒｅｆＡが供給される。
【０１８３】
ステップＳ６２では、フィルタ回路１のカットオフ周波数ｆｃの周期１／２ｆｃの期間よりも相当長期間の間にＱ値調整入力信号の正の振幅のピーク電圧Ｖinpk＋＝コモンモード電圧Ｖｃ＋振幅Ｖpk1＋が、入力切り換えスイッチＳＷ１０を介してフィルタ回路１の入力端子に供給される。従って、フィルタ回路１は、上記(９)式のＤＣｇａｉｎ＝Ｒ２／Ｒ１で与えられる直流ゲインＤＣｇａｉｎに従ってＱ値調整入力信号の正の振幅のピーク電圧を直流増幅する。この時に、フィルタ回路１の出力端子から生成される正振幅の出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋ＋は、下記のようになる。
【０１８４】
【数１５】
0005665571.tif 000016
【０１８５】
上記(１５)式で与えられる正振幅の出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋ＋が基準電圧生成器Ｒｅｆ６１から生成される基準電圧ＶｒｅｆＡと一致するように、振幅比較器５０の出力信号によってＱ値調整入力信号の正の振幅の＋振幅Ｖpk1＋の大きさが設定される。この設定値は、制御レジスタ５３の内部に設定結果Ａとして格納される。Ｑ値補償回路３の制御回路５１は、制御レジスタ５３内部に格納された設定結果Ａに応答してＱ値調整入力信号の正の振幅のピーク電圧Ｖinpk＋＝コモンモード電圧Ｖｃ＋振幅Ｖpkの正の振幅の＋振幅Ｖpk1＋の大きさを調整する。
【０１８６】
従って、ステップＳ６３では、Ｑ値補償回路３の制御レジスタ５３の内部に設定結果Ａが格納される。
【０１８７】
ステップＳ６４では、図１３に示す本発明の実施の形態２による半導体集積回路において、切り換えスイッチＳＷ６０を介して振幅比較器５０の非反転入力端子にＱ値調整入力信号の負の振幅の入力信号ピーク電圧Ｖｉｎｐｋ−の調整のために基準電圧生成器Ｒｅｆ６２から生成される基準電圧ＶｒｅｆＢが供給される。
【０１８８】
ステップＳ６５では、フィルタ回路１のカットオフ周波数ｆｃの周期１／２ｆｃの期間よりも相当長期間の間にＱ値調整入力信号の負の振幅のピーク電圧Ｖinpk−＝コモンモード電圧Ｖｃ−振幅Ｖpk1−が、入力切り換えスイッチＳＷ１０を介してフィルタ回路１の入力端子に供給される。従って、フィルタ回路１は、上記(９)式のＤＣｇａｉｎ＝Ｒ２／Ｒ１で与えられる直流ゲインＤＣｇａｉｎに従ってＱ値調整入力信号の負の振幅のピーク電圧を直流増幅する。この時には、フィルタ回路１の出力端子から生成される負振幅の出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋ−は、下記のようになる。
【０１８９】
【数１６】
0005665571.tif 000017
【０１９０】
上記(１６)式で与えられる負振幅の出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋ−が基準電圧生成器Ｒｅｆ６２から生成される基準電圧ＶｒｅｆＢと一致するように、振幅比較器５０の出力信号によってＱ値調整入力信号の負の振幅の−振幅Ｖpk1−の大きさが設定される。この設定値は、制御レジスタ５３の内部に設定結果Ｂとして格納される。Ｑ値補償回路３の制御回路５１は、制御レジスタ５３内部に格納された設定結果Ｂに応答してＱ値調整入力信号の負の振幅のピーク電圧Ｖinpk−＝コモンモード電圧Ｖｃ−振幅Ｖpk−の負の振幅の−振幅Ｖpk1の大きさを調整する。
【０１９１】
従って、ステップＳ６６では、Ｑ値補償回路３の制御レジスタ５３の内部に設定結果Ｂが格納される。最後のステップＳ６７で、入力信号補償動作が終了される。
【０１９２】
図１５は、図１３に示した本発明の実施の形態２による半導体集積回路のＱ値補償回路３に含まれた３個の基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２と切り換えスイッチＳＷ６０と振幅比較器５０との構成を示す図である。
【０１９３】
図１５に示したように、３個の基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２は、電源電圧Ｖｄｄと接地電位との間に直列接続された４個の抵抗Ｒ６０、Ｒ６１、Ｒ６２、Ｒ６３によって構成されている。例えば、電源電圧Ｖｄｄを１Ｖに設定して、４個の抵抗Ｒ６０、Ｒ６１、Ｒ６２、Ｒ６３を３０ｋΩ、１５ｋΩ、１０ｋΩ、４５ｋΩにそれぞれ設定する。その結果、基準電圧ＶｒｅｆＱ、ＶｒｅｆＡ、ＶｒｅｆＢは、それぞれ０．７Ｖ、０．５５Ｖ、０．４５Ｖに設定される。
【０１９４】
また図１５に示したように、振幅比較器５０は、Ｎチャンネル差動ＭＯＳトランジスタＱｎ１、Ｑｎ２と、Ｐチャンネル負荷ＭＯＳトランジスタＱｐ１、Ｑｐ２と、Ｐチャンネル駆動ＭＯＳトランジスタＱｐ３と、出力ＣＭＯＳインバータＩＮＶと、２個の電流源Ｉｓ１、Ｉｓ２と、平滑容量Ｃｒｅｆとによって構成されている。
【０１９５】
図１４は、図１３に示した本発明の実施の形態２による半導体集積回路のＱ値補償回路３に含まれた基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２からそれぞれ生成される基準電圧ＶｒｅｆＱ、ＶｒｅｆＡ、ＶｒｅｆＢの関係を示す図である。
【０１９６】
図１４に示すように、基準電圧ＶｒｅｆＡと基準電圧ＶｒｅｆＢとの中間電圧が、フィルタ回路１の演算増幅器ＯＰ１と演算増幅器ＯＰ２の非反転入力端子に供給されるコモンモード電圧Ｖｃの電圧レベルに設定されている。基準電圧ＶｒｅｆＡとコモンモード電圧Ｖｃとの電圧差ＶｒｅｆＡ−ＶｃはＱ値調整入力信号の正の振幅の＋振幅Ｖpk1＋の大きさと等しく、コモンモード電圧Ｖｃと基準電圧ＶｒｅｆＢとの電圧差Ｖｃ−ＶｒｅｆＢはＱ値調整入力信号の負の振幅の−振幅Ｖpk1−の大きさと等しい。
【０１９７】
さらに基準電圧ＶｒｅｆＱは、上記(１３)式のＶrefQ＝Ｖc＋DCgain・Ｑ0・Ｖpklにより与えられるので、ＶrefQ＝Ｖc＋DCgain・(ＶrefA−Ｖc)・Ｑ0となる。一方、上記(１３)式では、直流ゲインＤＣｇａｉｎはフィルタ回路１の理想の値であり、Ｑ値は理想の所望値Ｑ０であるので、図１４に示す基準電圧ＶｒｅｆＱは半導体集積回路の素子バラツキと無関係に略一定の値に設定されている。
【０１９８】
図１３に示す本発明の実施の形態２による半導体集積回路では、図１７に示した入力信号補償動作の実行終了の後に、振幅比較器５０と略一定の値に設定された基準電圧ＶｒｅｆＱとを使用して、Ｑ値補償動作が実行される。このＱ値補償動作が実行されている期間に、フィルタ回路１の出力端子から生成されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有する出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋは、Ｑ値が１以上の場合には、上記(１２)式のＶoutpk＝Ｖc＋DCgain・Ｑ・Ｖpklで与えられる。
【０１９９】
一方、その以前に実行された入力信号補償動作により直流ゲインＤＣｇａｉｎの変動量と入力信号ピーク電圧Ｖｉｎｐｋの変化量は反対極性で同一の絶対値に設定されているので、直流ゲインＤＣｇａｉｎの変動は入力信号ピーク電圧Ｖｉｎｐｋの変化によって相殺されている。また、上記(１２)式のＶoutpk＝Ｖc＋DCgain・Ｑ・Ｖpklにおいて、出力信号ピーク電圧Ｖｏｕｔｐｋは直流ゲインＤＣｇａｉｎの変動量以外にも、図１３を構成する演算増幅器のＤＣオフセットやコモンモード電圧Ｖｃの変動の影響を受ける。しかしながら、これらの変動量があったとしても、前述の通り図１４に示される関係は同様に維持さるため、入力信号ピーク電圧Ｖｉｎｐｋによって各変動分が相殺されることが可能となる。従って、Ｑ値補償動作の実行期間にフィルタ回路１の出力端子から生成されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有する出力電圧信号の出力信号ピーク電圧Ｖｏｕｔｐｋは、直流ゲインＤＣｇａｉｎの変動および各演算増幅器のＤＣオフセット、コモンモード電圧の変動と無関係に、Ｑ値にのみ依存するものとなる。
【０２００】
図１６は、図１３に示す本発明の実施の形態２による半導体集積回路のＱ値補償動作の実行後にフィルタ回路１の出力端子から生成されるカットオフ周波数ｆｃ(＝１／２πＣＲ２)を有する出力電圧信号Ｖｏｕｔとその出力信号ピーク電圧Ｖｏｕｔｐｋと略一定の値に設定された基準電圧ＶｒｅｆＱとの関係を示す図である。
【０２０１】
従って、振幅比較器５０と略一定の値に設定された基準電圧ＶｒｅｆＱを使用したＱ値補償動作の実行によってフィルタ回路１の実際のＱ値は理想の所望値Ｑ０に設定されるので、半導体集積回路の素子バラツキによる直流ゲインＤＣｇａｉｎの変動および各演算増幅器のＤＣオフセット、コモンモード電圧の変動があっても、フィルタ回路１の実際のＱ値を所望の値に設定することが可能となる。
【０２０２】
図１８は、図１３に示した本発明の実施の形態２による半導体集積回路において、Ｑ値補償動作において、値補償回路３の制御回路５１がＱ値調整入力信号を生成する様子を説明する図である。
【０２０３】
図１８に示すＱ値調整入力信号の生成方法が図１１に示したＱ値調整入力信号の生成方法と相違するのは、図１８に示すＱ値調整入力信号の生成方法では制御レジスタ５３内部に格納された設定結果Ａと設定結果Ｂに応答してＱ値調整入力信号の正の振幅＋Ｖpk1＋と負の振幅−Ｖpk1−の大きさが調整されることである。
【０２０４】
図１８に示すように、ステップＳ７０でＱ値調整入力信号生成動作が開始される。
【０２０５】
最初のステップＳ７１では、Ｑ値調整入力信号としての入力信号電圧Ｖinのピーク電圧Ｖinpkに関して、Ｖinpk＝コモンモード電圧Ｖｃ＋振幅Ｖpk1＋の関係を設定する。この設定において、制御レジスタ５３内部に格納された設定結果Ａを使用して、Ｑ値調整入力信号の正の振幅＋Ｖpk1＋が調整される。この電圧設定は、ステップＳ７２のカットオフ周波数ｆｃの周期１／２ｆｃの期間継続される。
【０２０６】
さらに次のステップＳ７３で、Ｑ値調整入力信号としての入力信号電圧Ｖinのピーク電圧Ｖinpkに関して、Ｖinpk＝コモンモード電圧Ｖｃ−振幅Ｖpk1−の関係を設定する。この設定において、制御レジスタ５３内部に格納された設定結果Ｂを使用して、Ｑ値調整入力信号の負の振幅−Ｖpk1−が調整される。この電圧設定も、ステップＳ７４のカットオフ周波数ｆｃの周期１／２ｆｃの期間継続された後、ステップＳ７５でＱ値調整入力信号生成動作が終了される。その結果、図１８に示したＱ値調整入力信号生成動作によって、一周期分のＱ値調整入力信号Ｖinが生成されることが可能となる。
【０２０７】
《Ｑ値補償動作の詳細》
図１９は、図１３に示した本発明の実施の形態２による半導体集積回路のフィルタ回路１のＱ値補償動作を説明する図である。
【０２０８】
図１９に示す本発明の実施の形態２によるＱ値補償動作が図１２に示した本発明の実施の形態１によるＱ値補償動作と相違するのは、図１９のＱ値補償動作にはステップＳ１３８とステップＳ１３９とが追加されていることである。
【０２０９】
図１９のＱ値補償動作に追加されたステップＳ１３８では、図１７で説明したフィルタ回路１の出力信号ピーク電圧Ｖｏｕｔｐｋの変動低減のための入力信号補償動作が実行されるものである。
【０２１０】
図１９のＱ値補償動作に追加されたステップＳ１３９では、図１５に示した本発明の実施の形態２による半導体集積回路のＱ値補償回路３に含まれた切り換えスイッチＳＷ６０によって基準電圧生成器Ｒｅｆ５０の基準電圧ＶｒｅｆＱが振幅比較器５０に供給されるものである。ステップＳ１３８とステップＳ１３９の以外は、図１９に示す本発明の実施の形態２によるＱ値補償動作は図１２に示した本発明の実施の形態１によるＱ値補償動作と同一であるので、それ以上の図１９のＱ値補償動作の説明を省略する。
【０２１１】
また、本実施の形態２のＱ値調整入力信号の周波数はフィルタ回路１のカットオフ周波数と同一であるのが好適であるが、上述の実施の形態１と同様に、厳密に同一である必要はない。
【０２１２】
［実施の形態３］
《半導体集積回路の他の構成》
図２０は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む本発明の実施の形態３による半導体集積回路の他の構成を示す図である。
【０２１３】
図２０に示す本発明の実施の形態３による半導体集積回路が、図２に示した本発明の実施の形態１による半導体集積回路と相違するのは、下記の点である。
【０２１４】
すなわち、図２０に示す本発明の実施の形態３による半導体集積回路では、チャンネル選択フィルタとしてのフィルタ回路１は、サレンキー(Ｓａｌｌｅｎ−Ｋｅｙ)型のアクティブＲＣローパスフィルタによって構成されている。良く知られているように、図２０のサレンキー型ローパスフィルタ回路１は、演算増幅器ＯＰ１の反転入力端子と出力端子を容量Ｃ２を介して入力の２個の直列抵抗Ｒ１、Ｒ２の接続ノードに接続したものである。このチャンネル選択フィルタとしてのフィルタ回路１は、ベースバンド信号帯域幅である所望のチャネル以外の信号を除去するものである。
【０２１５】
サレンキー型のアクティブＲＣローパスフィルタによって構成されたフィルタ回路１は、ω0とカットオフ周波数ｆｃとＱ値とは、Ｒ１＝Ｒ２＝Ｒの場合には、それぞれ次式で与えられる。
【０２１６】
【数１７】
0005665571.tif 000018
【０２１７】
【数１８】
0005665571.tif 000019
【０２１８】
【数１９】
0005665571.tif 000020
【０２１９】
しかし、図２０のサレンキー型ローパスフィルタ回路１では、演算増幅器ＯＰ１の非反転入力端子に無視できない寄生容量Ｃｐが存在する場合には、第１容量Ｃ１が実効的に増加したようになる。従って、カットオフ周波数ｆｃとＱ値とは、上述した理想値から変化するものとなる。第１容量Ｃ１と第２容量Ｃ２を寄生容量Ｃｐに比較して大きな容量値とすれば、特性変動は補償されるが半導体集積回路の半導体チップ面積と製造コストとが増加してしまう。
【０２２０】
そこでカットオフ周波数補償回路２によって第１容量Ｃ１と第２容量Ｃ２とを図２に示した本発明の実施の形態１と同様に単純に補償したとしても、カットオフ周波数補償動作後のカットオフ周波数ｆｃは理想値より変化したものとなり、Ｑ値も理想値より変化したままとなる。
【０２２１】
従って、図２０に示す本発明の実施の形態３による半導体集積回路では、カットオフ周波数補償回路２によって第１容量Ｃ１と第２容量Ｃ２とを図２に示した本発明の実施の形態１と同様に単純に補償した後に、基準電圧生成器Ｒｅｆ５０と振幅比較器５０とＱ値補償回路３を使用して第１容量Ｃ１の容量値のみの調整によってＱ値を理想値に調整するものである。このように最後のＱ値補償動作によって、サレンキー型ローパスフィルタ回路１のカットオフ周波数ｆｃは更に理想値に設定されるようになる。
【０２２２】
［実施の形態４］
《直交ダイレクト・ダウンコンバージョン方式の受信機》
図２１は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なマルチモード・レシーバーを直交ダイレクト・ダウンコンバージョン方式で構成する際にIチャネルとＱチャネルのチャンネル選択フィルタとしての複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄと、これらフィルタ回路の周波数特性を設定するための共通のカットオフ周波数補償回路２と複数のＱ値補償回路３Ａ、３Ｂ、３Ｃ、３Ｄとを含む本発明の実施の形態４による半導体集積回路の他の構成を示す図である。
【０２２３】
図２１に示したように、I系アナログベースバンド回路２１０は、第１入力切り換えスイッチＳＷ１０と第１ベースバンド増幅器Ａｍｐ１と第１フィルタ回路１Ａと第１Ｑ値補償回路３Ａと第２入力切り換えスイッチＳＷ１１と第２フィルタ回路１Ｂと第２Ｑ値補償回路３Ｂと第２ベースバンド増幅器Ａｍｐ２と共通のカットオフ周波数補償回路２とによって構成されている。
【０２２４】
図２１に示したように、Ｑ系アナログベースバンド回路２１１は、第３入力切り換えスイッチＳＷ１２と第３ベースバンド増幅器Ａｍｐ３と第３フィルタ回路１Ｃと第３Ｑ値補償回路３Ｃと第４入力切り換えスイッチＳＷ１３と第４フィルタ回路１Ｄと第４Ｑ値補償回路３Ｄと第４ベースバンド増幅器Ａｍｐ４によって構成されている。
【０２２５】
最初に、図２１に示した本発明の実施の形態４による半導体集積回路では、共通のカットオフ周波数補償回路２は、順次にI系アナログベースバンド回路２１０の第１フィルタ回路１Ａと第２フィルタ回路１Ｂのカットオフ周波数補償動作を実行するだけではなく、更に順次にＱ系アナログベースバンド回路２１１の第３フィルタ回路１Ｃと第４フィルタ回路１Ｄのカットオフ周波数補償動作を実行するものである。最初に、共通のカットオフ周波数補償回路２は、前段の第１フィルタ回路１Ａのカットオフ周波数補償動作と前段の第３フィルタ回路１Ｃのカットオフ周波数補償動作とを並列に実行可能である。また、共通のカットオフ周波数補償回路２は、後段の第２フィルタ回路１Ｂのカットオフ周波数補償動作と後段の第４フィルタ回路１Ｄのカットオフ周波数補償動作とを並列に実行可能である。ここでのカットオフ周波数補償動作は、図１と図２に示す本発明の実施の形態１による半導体集積回路で実行されるカットオフ周波数補償動作と全く同一であるので、説明を省略する。すなわち、複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄに対して、同時にカットオフ周波数補償動作が可能である。
【０２２６】
その次に、図２１に示した本発明の実施の形態４による半導体集積回路では、Ｑ値補償動作が実行される。すなわち、I系アナログベースバンド回路２１０では第１Ｑ値補償回路３Ａによる第１フィルタ回路１ＡのＱ値補償動作と第２Ｑ値補償回路３Ｂによる第２フィルタ回路１ＢのＱ値補償動作とが並列に実行され、更にＱ系アナログベースバンド回路２１１では第３Ｑ値補償回路３Ｃによる第３フィルタ回路１ＣのＱ値補償動作と第４Ｑ値補償回路３Ｄによる第４フィルタ回路１ＤのＱ値補償動作とが並列に実行される。ここでのＱ値補償動作は、図１と図２に示す本発明の実施の形態１による半導体集積回路で実行されるＱ値補償動作と全く同一であるので、説明を省略する。すなわち、複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄに対して、同時にＱ値補償動作が可能である。
【０２２７】
［実施の形態５］
《直交ダイレクト・ダウンコンバージョン方式の受信機》
図２２は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なマルチモード・レシーバーを直交ダイレクト・ダウンコンバージョン方式で構成する際にIチャネルとＱチャネルのチャンネル選択フィルタとしての複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄと、これらフィルタ回路の周波数特性を設定するための共通のカットオフ周波数補償回路２と複数のＱ値補償回路３Ａ、３Ｃとを含む本発明の実施の形態５による半導体集積回路の他の構成を示す図である。
【０２２８】
図２２に示す本発明の実施の形態５による半導体集積回路が図２１に示した本発明の実施の形態４による半導体集積回路と相違するのは、下記の点である。
【０２２９】
すなわち、図２２に示す本発明の実施の形態５による半導体集積回路からは、図２１に示した本発明の実施の形態４による半導体集積回路に含まれていた第２入力切り換えスイッチＳＷ１１と第４入力切り換えスイッチＳＷ１３と第２Ｑ値補償回路３Ｂと第４Ｑ値補償回路３Ｄとが省略されている。
【０２３０】
従って、I系アナログベースバンド回路２１０では第１フィルタ回路１Ａの出力端子と第２フィルタ回路１Ｂの入力端端子が直接接続され、Ｑ系アナログベースバンド回路２１１では第３フィルタ回路１Ｃの出力端子と第４フィルタ回路１Ｄの入力端端子が直接接続されている。
【０２３１】
更に、I系アナログベースバンド回路２１０では、第１フィルタ回路１Ａの出力信号は第２フィルタ回路１Ｂと第２ベースバンド増幅器Ａｍｐ２とを介して第１Ｑ値補償回路３Ａに供給される。同様に、Ｑ系アナログベースバンド回路２１１では、第３フィルタ回路１Ｃの出力信号は第４フィルタ回路１Ｄと第４ベースバンド増幅器Ａｍｐ４とを介して第３Ｑ値補償回路３Ｃに供給される。
【０２３２】
図２３は、図２２に示した本発明の実施の形態５による半導体集積回路のI系アナログベースバンド回路２１０に含まれた第１Ｑ値補償回路３Ａの構成を示す図である。
【０２３３】
図２に示した本発明の実施の形態１による半導体集積回路のＱ値補償回路３と比較して、図２３に示す第１Ｑ値補償回路３Ａには第２基準電圧生成器Ｒｅｆ５１と切り換えスイッチＳＷ６０とが追加されている。
【０２３４】
図２３に示した第１Ｑ値補償回路３Ａでは、切り換えスイッチＳＷ６０が第１基準電圧生成器Ｒｅｆ５０の第１基準電圧ＶｒｅｆＱ１を選択することにより、振幅比較器５０は前段の第１フィルタ回路１Ａの出力振幅と第１基準電圧ＶｒｅｆＱ１とを比較する。従って、振幅比較器５０と制御回路５１は前段の第１フィルタ回路１Ａの出力振幅と第１基準電圧ＶｒｅｆＱ１が一致するように、前段のＱ１値制御情報を制御レジスタ５２に設定する。また更に切り換えスイッチＳＷ６０が第２基準電圧生成器Ｒｅｆ５１の第２基準電圧ＶｒｅｆＱ２を選択することにより、振幅比較器５０は後段の第２フィルタ回路１Ｂの出力振幅と第２基準電圧ＶｒｅｆＱ２とを比較する。従って、振幅比較器５０と制御回路５１は後段の第２フィルタ回路１Ｂの出力振幅と第２基準電圧ＶｒｅｆＱ２が一致するように、後段のＱ２値制御情報を制御レジスタ５２に設定する。図２２に示した本発明の実施の形態５による半導体集積回路のＱ系アナログベースバンド回路２１０に含まれた第３Ｑ値補償回路３Ｃも、図示されていないが図２２に示したI系アナログベースバンド回路２１０に含まれた第１Ｑ値補償回路３Ａと同様に構成されている。
【０２３５】
図２４は、図２２に示す本発明の実施の形態５による半導体集積回路に内蔵されたチャンネル選択フィルタとしての複数のフィルタ回路１Ａ、１Ｂ、１Ｃ、１Ｄの周波数特性校正動作を説明する図である。
【０２３６】
ステップＳ２００で周波数特性校正動作が開始されると、ステップＳ２０１でカットオフ周波数補償動作が開始される。
【０２３７】
すると、ステップＳ２０２では、共通のカットオフ周波数補償回路２は順次にI系アナログベースバンド回路２１０の第１フィルタ回路１Ａのカットオフ周波数補償動作とＱ系アナログベースバンド回路２１０の第３フィルタ回路１Ｃのカットオフ周波数補償動作を実行するので、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃとが補償すべきカットオフ周波数に設定される。
【０２３８】
ステップＳ２０３では、カットオフ周波数補償回路２は、I系アナログベースバンド回路２１０の後段の第２フィルタ回路１ＢとＱ系アナログベースバンド回路２１０の後段の第４フィルタ回路１Ｄのカットオフ周波数を、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃに設定されたカットオフ周波数よりも高い周波数に暫定的に設定する。
【０２３９】
この理由は、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１ＣとのＱ値補償動作の間に、I系アナログベースバンド回路２１０では、前段の第１フィルタ回路１Ａの出力信号が後段の第２フィルタ回路１Ｂと第２ベースバンド増幅器Ａｍｐ２とを介して第１Ｑ値補償回路３Ａに供給され、Ｑ系アナログベースバンド回路２１１では、前段の第３フィルタ回路１Ｃの出力信号が後段の第４フィルタ回路１Ｄと第４ベースバンド増幅器Ａｍｐ４とを介して第３Ｑ値補償回路３Ｃに供給されるためである。すなわち、前段の第１フィルタ回路１Ａと第３フィルタ回路１Ｃの出力信号の高周波成分が後段の第２フィルタ回路１Ｂと第４フィルタ回路１Ｄとによって減衰されないように、後段の第２フィルタ回路１Ｂと第４フィルタ回路１Ｄのカットオフ周波数を暫定的に高い周波数に設定するものである。
【０２４０】
ステップＳ２０４では、第１Ｑ値補償回路３Ａの制御回路５１から生成されるＱ値調整入力信号と第３Ｑ値補償回路３Ｃの制御回路５１から生成されるＱ値調整入力信号の周波数を、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃに設定されたカットオフ周波数と等しい周波数に設定する。
【０２４１】
ステップＳ２０５では、第１Ｑ値補償回路３Ａと第３Ｑ値補償回路３Ｃでは、切り換えスイッチＳＷ６０が第１基準電圧生成器Ｒｅｆ５０の第１基準電圧ＶｒｅｆＱ１を選択するものである。
【０２４２】
ステップＳ２０６では、第１Ｑ値補償回路３Ａの振幅比較器５０は第１基準電圧ＶｒｅｆＱ１と前段の第１フィルタ回路１Ａの出力振幅とを比較することで、前段の第１フィルタ回路１Ａの前段のＱ１値制御情報が第１Ｑ値補償回路３Ａの制御レジスタ５２に設定されるものである。それと平行して、ステップＳ２０６では、第３Ｑ値補償回路３Ｃの振幅比較器５０は第１基準電圧ＶｒｅｆＱ１と前段の第３フィルタ回路１Ｃの出力振幅とを比較することで、前段の第３フィルタ回路１Ｃの前段のＱ１値制御情報が第３Ｑ値補償回路３Ｃの制御レジスタ５２に設定される。
【０２４３】
ステップＳ２０７では、共通のカットオフ周波数補償回路２は順次にI系アナログベースバンド回路２１０の後段の第２フィルタ回路１Ｂのカットオフ周波数補償動作とＱ系アナログベースバンド回路２１０の後段の第４フィルタ回路１Ｄのカットオフ周波数補償動作を実行することによって、後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄとを補償すべきカットオフ周波数に設定する。
【０２４４】
この時に、後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄに設定すべきカットオフ周波数が前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃに設定されたカットオフ周波数より高い周波数である場合には、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃのカットオフ周波数を後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄに設定すべきカットオフ周波数よりも高い周波数に暫定的に設定する。
【０２４５】
この理由は、その後に実行される後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１ＤのＱ値補償動作の間に、第１Ｑ値補償回路３Ａの制御回路５１から生成されるＱ値調整入力信号と第３Ｑ値補償回路３Ｃの制御回路５１から生成されるＱ値調整入力信号とがそれぞれ前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃとを介して後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄに供給されるためである。すなわち、後段の第２フィルタ回路１Ｂと第４フィルタ回路１ＤのＱ値調整入力信号の高周波成分が前段の第１フィルタ回路１Ａと第３フィルタ回路１Ｃによって減衰されないように、前段の第１フィルタ回路１Ａと第３フィルタ回路１Ｃのカットオフ周波数を暫定的に高い周波数に設定するものである。
【０２４６】
従って、後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１ＤのＱ値補償動作の実行が完了した後には、前段の第１フィルタ回路１Ａと第３フィルタ回路１Ｃのカットオフ周波数は、この高い暫定値からステップＳ２０２で設定した本来のカットオフ周波数の値に復帰される。
【０２４７】
ステップＳ２０８では、第１Ｑ値補償回路３Ａの制御回路５１から生成されるＱ値調整入力信号と第３Ｑ値補償回路３Ｃの制御回路５１から生成されるＱ値調整入力信号の周波数を、後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄに設定されたカットオフ周波数と等しい周波数に設定する。
【０２４８】
ステップＳ２０９では、第１Ｑ値補償回路３Ａと第３Ｑ値補償回路３Ｃでは、切り換えスイッチＳＷ６０が第２基準電圧生成器Ｒｅｆ５１の第２基準電圧ＶｒｅｆＱ２を選択するものである。
【０２４９】
ステップＳ２１０では、第１Ｑ値補償回路３Ａの振幅比較器５０は第２基準電圧ＶｒｅｆＱ２と後段の第２フィルタ回路１Ｂの出力振幅とを比較することで、後段の第２フィルタ回路１Ｂの後段のＱ２値制御情報が第１Ｑ値補償回路３Ａの制御レジスタ５２に設定されるものである。それと平行して、ステップＳ２１０では、第３Ｑ値補償回路３Ｃの振幅比較器５０は第２基準電圧ＶｒｅｆＱ２と後段の第４フィルタ回路１Ｄの出力振幅とを比較することで、後段の第４フィルタ回路１Ｄの後段のＱ２値制御情報が第３Ｑ値補償回路３Ｃの制御レジスタ５２に設定される。
【０２５０】
ステップＳ２１１では、ステップＳ２００で開始された周波数特性校正動作が完了する。この時に、後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄに設定すべきカットオフ周波数が前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃに設定されたカットオフ周波数より高い周波数であった場合には、前段の第１フィルタ回路１Ａと第３フィルタ回路１Ｃとに暫定的に設定された高いカットオフ周波数の設定情報は破棄され、前段の第１フィルタ回路１Ａと第３フィルタ回路１ＣはステップＳ２０２で設定した本来のカットオフ周波数の値に復帰される。
【０２５１】
ステップＳ２０７において、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃのカットオフ周波数を後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄに設定すべきカットオフ周波数よりも高い周波数に暫定的に設定したが、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃとが補償すべきカットオフ周波数に設定しても良い。この結果、前段の第１フィルタ回路１Ａと前段の第３フィルタ回路１Ｃの周波数特性校正に誤差が含まれていたとしても、後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄの周波数特性校正により、誤差を補償するように後段の第２フィルタ回路１Ｂと後段の第４フィルタ回路１Ｄの周波数特性校正が実行される。
【０２５２】
更に図２２に示す本発明の実施の形態５による半導体集積回路では、I系アナログベースバンド回路２１０の第２ベースバンド増幅器Ａｍｐ２の出力端子と第１Ｑ値補償回路３Ａの入力端子との間にデジタル信号処理回路を接続する一方、同様にＱ系アナログベースバンド回路２１１の第４ベースバンド増幅器Ａｍｐ４の出力端子と第３Ｑ値補償回路３Ｃの入力端子との間にデジタル信号処理回路を接続することも可能である。
【０２５３】
従って、この場合にはデジタル信号処理回路の出力信号はデジタルデータであるので、第１Ｑ値補償回路３Ａと第３Ｑ値補償回路３Ｃのアナログ回路で構成された振幅比較器５０の代わりにデジタルコンパレータが使用される。従って、デジタルコンパレータは事前に制御レジスタ等に格納された基準デジタルデータとデジタル信号処理回路の出力信号であるデジタルデータとを比較して、その比較結果によってＱ値補償動作を実行する。
【０２５４】
デジタル信号処理回路はアナログデジタル変換器(ＡＤＣ)とデジタル実効値演算器とによって構成され、例えばI系アナログベースバンド回路２１０の第２ベースバンド増幅器Ａｍｐ２のアナログ出力信号はアナログデジタル変換器(ＡＤＣ)によりデジタル出力信号に変換される。アナログデジタル変換器(ＡＤＣ)のデジタル出力信号はデジタル実効値演算器に供給されることよって、デジタル実効値演算器はデジタル出力信号の実効値を演算する。デジタル実効値演算器実効値の演算方法は、サンプリング値を二乗して、二乗出力を加算して、加算出力を加算回数で除算して平均化して、平均化出力の平方根を算出する方法を採用することが可能である。
【０２５５】
また、サンプリング処理から平均化までの処理を反復して、更にこの反復処理の結果の平均化して、平均化出力の平方根を算出する方法を採用することで、加算結果を保存するレジスタサイズを削減することができる。更に平均化処理の平均回数の増加で雑音が低減されるので、高精度のＱ値補償動作を実行することが可能となる。また二乗出力を加算する加算回数が２のべき乗の場合には、デジタル除算はシフト演算で代用されることが可能であり、デジタル除算の回路規模を削減することが可能となる。また、１／ｆｃの整数倍の時間まで加算して、そのタイミングで平均化すれば、平均化の打ち切りタイミングによる影響を軽減するためのデジタルフィルタ処理をしなくとも平均化可能であり、小面積化が可能となる。
【０２５６】
また、例えばアナログデジタル変換器(ＡＤＣ)のサンプリング周波数が３．２ｆｃとすれば、１／ｆｃの２０倍の時間であれば平均化に必要な加算回数は６４回となり、シフト演算可能でデジタルフィルタ不要となる条件を満足することが可能となる。１／ｆｃの２０倍のタイミングで平均化を完了し比較するためには、図１２あるいは図１９のフローのステップＳ１２９およびステップＳ１３３においてＬ値の値を２０に設定することで可能となる。
【０２５７】
デジタル処理で実効値を使用する方法では、アナログの基準電圧に対し、フィルタ出力のピーク電圧を比較する必要がないため、雑音により比較結果の誤差が生じる可能性が低減される。また、図１５に示した基準電圧生成においても、抵抗比のバラツキにより比較結果の誤差が生じる可能性があった。デジタル処理で実効値を使用する構成では、デジタル値で比較して、比較されるフィルタ出力は実効値の演算回路によって平均化されるため、雑音に強いＱ補償が可能となる。また微細プロセスを使用すれば、デジタル回路はアナログ回路に比較して小さなチップ面積で実現されることが可能なため、半導体チップ面積を低減可能となる。また、図２３のように周波数校正を実行したいＱ値が複数あり、基準電圧が複数ある場合には、デジタル値を複数用意し選択することによって対応可能である。この場合には、デジタル値を記憶するレジスタを用意することで可能となる。更は、ソフトウェアによって半導体集積回路の外部から基準電圧を任意の値に設定可能とすると同時に目標とするＱ値に実際のＱ値を設定可能な方式を採用するものとする。その結果、フィルタ回路の周波数特性は素子バラツキに依存しない任意の値に調整可能となるため、ソフトウェア無線機器における高精度なアナログフィルタ回路を提供することが可能となる。
【０２５８】
［実施の形態６］
《直交ダウンコンバージョン方式の受信機》
図２５は、同相成分のIチャネルと直交成分のＱチャネルの２系統のアナログベースバンド部を有する本発明の実施の形態６による直交ダウンコンバージョン方式の受信機のチャンネル選択フィルタに、上述した本発明の実施の形態１から本発明の実施の形態５までのいずれかの形態による半導体集積回路に内蔵されたフィルタ回路を適用した構成を示す図である。
【０２５９】
図２５に示した本発明の実施の形態６による直交ダイレクトダウンコンバージョン方式の受信機は、アンテナ１０、バンドパスフィルタ２０、低雑音増幅器３０、Ｉ信号ミキサ４０、第１チャネル選択フィルタ５０、第１増幅器６０、Ｑ信号ミキサ７０、第２チャネル選択フィルタ８０、第２増幅器９０、９０度移相器１００、ＲＦ電圧制御発振器１１０を具備している。
【０２６０】
図２５の直交ダイレクトダウンコンバージョン方式の受信機では、低雑音増幅器３０、Ｉ信号ミキサ４０、第１チャネル選択フィルタ５０、第１増幅器６０、Ｑ信号ミキサ７０、第２チャネル選択フィルタ８０、第２増幅器９０、９０度移相器１００、ＲＦ電圧制御発振器１１０は、携帯電話端末に搭載される半導体集積回路の半導体チップに集積化されている。
【０２６１】
ＲＦ電圧制御発振器(ＶＣＯ)１１０と９０度移相器１００とによって、９０度の位相差を持つＩローカル信号とＱローカル信号とがＩ信号ミキサ４０とＱ信号ミキサ７０とにそれぞれ供給される。アンテナ１０によって受信されたＲＦ受信信号はバンドパスフィルタ２０を介して低雑音増幅器３０の入力端子に供給され、低雑音増幅器３０のＲＦ受信増幅信号は直交ダウンコンバージョンミキサを構成するＩ信号ミキサ４０とＱ信号ミキサ７０にそれぞれ供給される。Ｉ信号ミキサ４０から生成されるＩベースバンド信号は第１チャネル選択フィルタ５０と第１増幅器６０に供給される一方、Ｑ信号ミキサ７０から生成されるＱベースバンド信号は第２チャネル選択フィルタ８０と第２増幅器９０とに供給される。
【０２６２】
図２５に示した直交ダイレクトダウンコンバージョン方式の受信機では、同相成分のIチャネルのための第１チャネル選択フィルタ５０と直交成分のＱチャネルのための第２チャネル選択フィルタ８０とに、上述した本発明の実施の形態１から本発明の実施の形態５までのいずれかの形態によるフィルタ回路が使用されたものである。
【０２６３】
［実施の形態７］
《直交ダウンコンバージョン方式の受信機》
図２６は、マルチ入力マルチ出力(ＭＩＭＯ)通信システムに使用される本発明の実施の形態６による直交ダウンコンバージョン方式の受信機のチャンネル選択フィルタに、上述した本発明の実施の形態１から本発明の実施の形態５までのいずれかの形態による半導体集積回路に内蔵されたフィルタ回路を適用した構成を示す図である。
【０２６４】
マルチ入力マルチ出力(ＭＩＭＯ：Multi-Input Multi-Output)通信システムは、無線ＬＡＮの規格の１つであるＩＥＥＥ８０２．１１ｎで採用された高速化技術である。このＭＩＭＯ通信システムの送信システムは同一の送信データを複数のストリームに分割して、この複数のストリームを複数の送信アンテナから同一のＲＦ送信周波数帯域で略同時に送信する。ＭＩＭＯ通信システムの受信システムは送信システムから送信された複数のＲＦ送信信号を複数の受信アンテナで受信して、複数の受信アンテナによって受信した複数のＲＦ受信信号の経路別のひずみを演算処理して元の送信データの信号を取り出すものである。ＭＩＭＯ通信システムのこの原理により、２つのストリームに分割した場合には伝送速度が２倍に改善され、３つのストリームに分割した場合には伝送速度が３倍に改善される。
【０２６５】
また、送信システムの基地局から受信システムが遠い場合やマルチパス等の干渉が多い場合には、アンテナ・ダイバーシティの技術が使用される。ダイバーシティの技術は２つ以上の受信アンテナをＲＦ受信信号の波長よりも十分長い距離で離間することで、フェーディング効果の少ないＲＦ受信信号を受信する確率を向上する方式である。
【０２６６】
図２６に示した本発明の実施の形態７による直交ダイレクトダウンコンバージョン方式の受信機は、このＭＩＭＯ通信システムとダイバーシティ受信とに対応するものである。すなわち、図２６に示した受信機は、メインの受信アンテナ４００と、アンテナスイッチとＲＦフィルタとからなるフロントエンドモジュール４０１と、受信ミキサ４０３と、チャンネル選択フィルタ４０７と、アナログデジタル変換器(ＡＤＣ)４０９だけではなく、ＭＩＭＯ通信システムとダイバーシティ受信とに対応するための受信アンテナ５００と、アンテナスイッチとＲＦフィルタとからなるフロントエンドモジュール５０１と、受信ミキサ５０３と、チャンネル選択フィルタ５０７と、アナログデジタル変換器(ＡＤＣ)５０９とを含んでいる。図２６に示した受信機において、破線４１２の内部の回路が受信機のための半導体集積回路の半導体チップに集積化されている。受信機のための半導体集積回路４１２には、ベースバンド信号処理ＬＳＩ４１０が接続されている。
【０２６７】
メインのアナログデジタル変換器４０９はチャンネル選択フィルタ４０７から生成されるアナログベースバンド受信信号をデジタルベースバンド受信信号に変換してベースバンド信号処理ＬＳＩ４１０に供給して、サブ側でのアナログデジタル変換器５０９はチャンネル選択フィルタ４０７から生成されるアナログベースバンド受信信号をデジタルベースバンド受信信号に変換してベースバンド信号処理ＬＳＩ４１０に供給するものである。尚、メインの受信ミキサ４０３とサブの受信ミキサ５０３には、直交復調のための９０度移相器４０５とＲＦキャリア発振器４０４とが接続されている。また、ベースバンド信号処理ＬＳＩ４１０から生成されるデジタルベースバンド送信信号はデジタルアナログ変換器(ＤＡＣ)４１２によりアナログベースバンド送信信号に変換され、ＲＦ送信信号生成部４１１に供給される。ＲＦ送信信号生成部４１１から生成されるＲＦ送信信号は、フロントエンドモジュール４０１を介して送信アンテナとしても機能する受信アンテナ４００に供給される。
【０２６８】
特に図２６に示した本発明の実施の形態７による直交ダイレクトダウンコンバージョン方式の受信機では、メインのチャンネル選択フィルタ４０７とサブ側のチャンネル選択フィルタ５０７とに、上述した本発明の実施の形態１から本発明の実施の形態５までのいずれかの形態による半導体集積回路に内蔵されたフィルタ回路が使用されるものである。
【０２６９】
図２７は、図２６に示した本発明の実施の形態７による直交ダイレクトダウンコンバージョン方式の受信機のための半導体集積回路に含まれたＱ値補償回路３の構成を示す図である。
【０２７０】
図２７に示すように、図２６に示した半導体集積回路に含まれたＱ値補償回路３は、直交復調のＩ側とＱ側とダイバーシティ受信のメイン側とサブ側の合計４つの受信パスに対応するQ補償回路である。図２７に示すQ補償回路では、各パスのコンパレータ出力の結果は加算器５０２によって加算され、制御回路５１に加算結果を出力する。図２７に示す各パスのＱ値補償回路３は、図１３に示した本発明の実施の形態２と全く同様に、３個の基準電圧生成器Ｒｅｆ５０、Ｒｅｆ６１、Ｒｅｆ６２と２個の制御レジスタ５２、５３と切り換えスイッチＳＷ６０を含んでいる。従って、図２６に示した本発明の実施の形態７による半導体集積回路のメインのチャンネル選択フィルタ４０７とサブ側のチャンネル選択フィルタ５０７では、図１３に示した本発明の実施の形態２と全く同様に、カットオフ周波数補償動作とＱ値補償動作との間に入力信号補償動作が実行されるものである。
【０２７１】
図２７に示す各パスのＱ値補償回路３では、振幅比較器５０はチャンネル選択フィルタの出力振幅を第１基準電圧生成器Ｒｅｆ５０の第１基準電圧ＶｒｅｆＱ１と比較する。その際に、チャンネル選択フィルタの出力振幅が第１基準電圧生成器Ｒｅｆ５０の第１基準電圧ＶｒｅｆＱ１とより大きいと判断した場合には、振幅比較器５０の比較結果はハイレベル“１”となり、逆にチャンネル選択フィルタの出力振幅が第１基準電圧生成器Ｒｅｆ５０の第１基準電圧ＶｒｅｆＱ１とより小さいと判断した場合には、振幅比較器５０の比較結果はローレベル“０”となる。全パスの比較結果を加算器５０２によって加算されて、加算器５０２の加算結果が３以上の場合には、チャンネル選択フィルタの出力振幅が第１基準電圧生成器Ｒｅｆ５０の第１基準電圧ＶｒｅｆＱ１とより大きいと判断して、チャンネル選択フィルタのＱ値補償動作が実行される。
【０２７２】
このようにして、図２６と図２７とに示した本発明の実施の形態７による直交ダイレクトダウンコンバージョン方式の受信機のための半導体集積回路によれば、複数のパスのうち１つのパスの結果が雑音の影響を受けたとしても、その他のパスの結果によって平均化されるので、強い雑音耐性を持つ高精度のＱ値補償動作を実行することが可能となる。
【０２７３】
［実施の形態８］
図２８は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む本発明の実施の形態８による半導体集積回路の他の構成を示す図である。
【０２７４】
図２８に示す本発明の実施の形態８による半導体集積回路が、図１３に示した本発明の実施の形態２による半導体集積回路と相違するのは、下記の点である。
【０２７５】
すなわち、図１３に示した本発明の実施の形態１による半導体集積回路のＱ値補償回路３は、第１段目の演算増幅器ＯＰ１と第２段目の演算増幅器ＯＰ２との各演算増幅器は、単一の出力端子を有するシングルエンド出力型の演算増幅器を利用していた。それに対して、図２８に示す本発明の実施の形態８による半導体集積回路のＱ値補償回路３には、非反転入力端子および反転入力端子の差動入力端子と非反転出力端子および反転出力端子の差動出力端子とを有する完全差動型演算増幅器を、図１３に示した第１段目の演算増幅器ＯＰ１と第２段目の演算増幅器ＯＰ２に使用する。その際に、入力抵抗Ｒ４と演算増幅器ＯＰ３と帰還抵抗Ｒ４によって構成された信号反転器ＩＮＶは省略されて、その代わりに２個の帰還抵抗Ｒ４が第１段目の演算増幅器ＯＰ１の差動入力端子と第２段目の演算増幅器ＯＰ２の差動出力端子との間に接続される。また、振幅比較器５０に供給される出力振幅としては、第２段目の演算増幅器ＯＰ２の差動出力信号の片側である非反転出力信号(＋出力)が供給される。
【０２７６】
更に、高利得の差動増幅回路で問題となるＤＣオフセットキャンセルを実現するために、ＤＣオフセットキャンセル回路とＱ値補償回路３が共用化される。このために、制御回路５１は第２段目の演算増幅器ＯＰ２の差動出力である＋出力と−出力の両者のＤＣ電圧が一致するようなＤＣオフセット設定値ＤＯＳをレジスタ５４に記憶して、この設定値ＤＯＳを読み出すことによってＤＣオフセットキャンセル信号を生成する。Ｑ値調整入力信号とＤＣオフセットキャンセル信号との切り換えが可能なスイッチＳＷ１００が配置され、このスイッチＳＷ１００はＱ値調整入力信号とＤＣオフセットキャンセル信号との任意の信号を選択する。その結果、選択された任意の信号は、抵抗Ｒ１を介して第１段目の演算増幅器ＯＰ１の反転入力端子に供給される。更に、振幅比較器５０に接続される切り換えスイッチＳＷ６００は、第２段目の演算増幅器ＯＰ２の差動出力信号の片側である非反転出力信号(＋出力)と接続可能とされている。また入力切り換えスイッチＳＷ１０は、第１段目の演算増幅器ＯＰ１の非反転入力端子と反転入力端子とに差動入力信号(＋入力、−入力)を供給するか、もしくはコモンモード電圧Ｖｃを供給するかを、切換可能とされている。
【０２７７】
Ｑ値補償動作の際には、スイッチＳＷ１００はＱ値調整入力信号を選択するように制御される。さらに、入力切り換えスイッチＳＷ１０は、Ｑ値補償動作の期間に、第１段目の演算増幅器ＯＰ１の非反転入力端子と反転入力端子とに差動入力信号(＋入力、−入力)を供給するように制御される。図２８に示す本発明の実施の形態８による半導体集積回路のＱ値補償動作は、スイッチＳＷ１００と入力切り換えスイッチＳＷ１０の制御以外は、図１９に示した本発明の実施の形態２によるＱ値補償動作と同様であるので、説明を省略する。
【０２７８】
ＤＣオフセットキャンセル動作は、Ｑ値補償動作によるＤＣオフセットの変動分の影響もキャンセルするために、Ｑ値補償動作の完了後に実行される。ＤＣオフセットキャンセル動作は、第２段目の演算増幅器ＯＰ２の差動出力信号のもう片側である反転出力信号(−出力)が振幅比較器５０に供給されるようにスイッチＳＷ６００が制御される。更に入力切り換えスイッチＳＷ１０は差動入力信号(＋入力、−入力)に含まれるＤＣオフセットが第１段目の演算増幅器ＯＰ１の非反転入力端子と反転入力端子に供給されるように、入力切り換えスイッチＳＷ１０が差動入力信号(＋入力、−入力)を選択するように制御される。
【０２７９】
更に、制御回路５１からのＤＣオフセットキャンセル信号が第１段目の演算増幅器ＯＰ１の反転入力端子に供給されるように、スイッチＳＷ１００が制御される。図２８に示す本発明の実施の形態８による半導体集積回路のＤＣオフセットキャンセル動作は、切り換えスイッチＳＷ１０とスイッチＳＷ６００とスイッチＳＷ１００以外は、図１３に示した本発明の実施の形態２による入力信号補償動作と略同一の動作シーケンスによって実行可能である。すなわち、第２段目の演算増幅器ＯＰ２の差動出力の＋出力と−出力の両者のＤＣ電圧が一致するようなＤＣオフセット設定値ＤＯＳがレジスタ５４に記憶されることとなる。
【０２８０】
ＤＣオフセットキャンセル動作の完了後に所望のＲＦ受信信号を受信する場合は、入力切り換えスイッチＳＷ１０とスイッチＳＷ１００とはＤＣオフセットキャンセル動作中と同様に制御される。レジスタ５４に記憶された設定値ＤＯＳに応答して、制御回路５１からのＤＣオフセットキャンセル信号は第２段目の演算増幅器ＯＰ２の差動出力の＋出力と−出力との間のＤＣオフセット電圧がキャンセルされるような値に調整されて出力される。更に、図２８に示す本発明の実施の形態８による半導体集積回路によれば、図１３に示した本発明の実施の形態２と同様に、Ｑ値調整入力信号を使用するＱ値補償動作によって周波数特性が校正されることが可能となる。
【０２８１】
このように、図２８に示した本発明の実施の形態８による半導体集積回路によれば、ＤＣオフセットキャンセル回路とＱ値補償回路３とを共用化することが可能となる。
【０２８２】
また、Ｑ値調整入力信号とＤＣオフセットキャンセル信号とをデジタル値として、デジタル値に応答した出力電流を生成するデジタルアナログ変換器を使用することによって、デジタル−アナログ変換されたＱ値調整入力信号とＤＣオフセットキャンセル信号を使用することが可能である。図２９は、この例を具体的に示すものである。
【０２８３】
すなわち、図２９は、ロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なダイレクト・コンバージョン・マルチモード・レシーバーのためのチャンネル選択フィルタとしてのフィルタ回路１と、フィルタ回路１の周波数特性を設定するためのカットオフ周波数補償回路２とＱ値補償回路３とを含む本発明の実施の形態８による半導体集積回路の他の構成を示す図である。
【０２８４】
図２９に示す本発明の実施の形態８による半導体集積回路が、図２８に示す本発明の実施の形態８による半導体集積回路と相違するのは、下記の点である。
【０２８５】
すなわち、図２９に示す本発明の実施の形態８による半導体集積回路では、Ｑ値調整入力信号とＤＣオフセットキャンセル信号とはデジタル値とされ、デジタル値に応答したアナログ出力電流を生成するデジタルアナログ変換器ＤＡＣ１が使用される。更に、デジタルアナログ変換器ＤＡＣ１のアナログ出力電流が第１段目の演算増幅器ＯＰ１の非反転入力端子と反転入力端子のいずれに流れるかを選択するために、スイッチＳＷ１０１が使用される。このスイッチＳＷ１０１は抵抗Ｒ１を介して、デジタルアナログ変換器ＤＡＣ１のアナログ出力端子が第１段目の演算増幅器ＯＰ１の非反転入力端子と反転入力端子のいずれかに接続されるように制御される。デジタルアナログ変換器ＤＡＣ１はアナログ出力電流を引き抜くタイプのため、Ｑ値調整入力信号の正の振幅の＋振幅Ｖｐｋ１＋の調整時およびその調整結果である設定結果Ａの適用時には、スイッチＳＷ１０１は演算増幅器ＯＰ１の非反転入力端子にデジタルアナログ変換器ＤＡＣ１のアナログ出力端子が接続されるように制御される。一方、Ｑ値調整入力信号の負の振幅の−振幅Ｖｐｋ１−の調整時、およびその調整結果である設定結果Ｂの適用時には、スイッチＳＷ１０１は演算増幅器ＯＰ１の反転入力端子にデジタルアナログ変換器ＤＡＣ１のアナログ出力端子が接続されるように制御される。
【０２８６】
またＤＣオフセットキャンセル動作では、振幅比較器５０の制御によってＤＣオフセットキャンセル信号を生成しない状態で、第２段目の演算増幅器ＯＰ２の差動出力端子で非反転出力端子(＋出力)のＤＣ電圧が反転出力端子(−出力)のＤＣ電圧より大きいと判断された場合には、スイッチＳＷ１０１はデジタルアナログ変換器ＤＡＣ１のアナログ出力端子を演算増幅器ＯＰ１の非反転入力端子に接続するように制御される。一方、振幅比較器５０の制御によってＤＣオフセットキャンセル信号を生成しない状態で、第２段目の演算増幅器ＯＰ２の差動出力端子で非反転出力端子(＋出力)のＤＣ電圧が反転出力端子(−出力)のＤＣ電圧より小さいと判断された場合には、スイッチＳＷ１０１はデジタルアナログ変換器ＤＡＣ１のアナログ出力端子を演算増幅器ＯＰ１の反転入力端子に接続するように制御される。
【０２８７】
以上説明したように、図２９に示した本発明の実施の形態８による半導体集積回路では、Ｑ値補償動作とＤＣオフセットキャンセル動作とにデジタルアナログ変換器ＤＡＣ１がアナログ出力電流を引き抜くタイプを使用することが可能となる。言い換えれば、引き抜き型のアナログ出力電流は負方向に変化する電圧しか発生できない。このように、単一方向変化のアナログ電圧だけしか生成できないデジタルアナログ変換器を使用しても、Ｑ値補償動作とＤＣオフセットキャンセル動作とが可能となる。アナログ出力電流を引き抜くタイプのデジタルアナログ変換器ＤＡＣ１は、アナログ出力電流を流し込むこともアナログ出力電流を引き抜くことも可能なタイプのデジタルアナログ変換器に比較して回路構成が単純であるので、半導体チップ面積の低減が可能となる。また、アナログ出力電流を流し込むタイプのデジタルアナログ変換器のみ使用する場合は、アナログ出力電流を引き抜くタイプのデジタルアナログ変換器の場合のスイッチＳＷ１０１の制御を逆にすることで対応することが可能である。
【０２８８】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２８９】
例えば、本発明のチャンネル選択フィルタとしてのフィルタ回路は、図２に示したように演算増幅器ＯＰ１、ＯＰ２と抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と容量Ｃ１、Ｃ２を使用したアクティブＲＣローパスフィルタにのみ限定されるものではない。すなわち、図２に示したフィルタ回路１とは反対に、第１段目を不完全積分器によって構成して、第２段目を完全積分器によって構成することも可能である。このような場合であっても、上記(５)式から上記(１３)式までの電気的特性を実現することが可能である。
【０２９０】
また、抵抗成分として入力電圧を出力電流に変換する機能を持った演算トランスコンダクタンス増幅器(ＯＴＡ：Operational Transconductance Amplifier)を使用したＧｍＣフィルタを使用することも可能である。演算トランスコンダクタンス増幅器(ＯＴＡ)のトランスコンダクタンスＧｍは、出力電流Ｉout／入力電圧Ｖinで与えられるので、抵抗の逆数となる。演算トランスコンダクタンス増幅器(ＯＴＡ)の入力電圧・出力電流の変換係数であるトランスコンダクタンスＧｍは、演算トランスコンダクタンス増幅器(ＯＴＡ)のバイアス電流を変化することで調整可能である。従って、ＧｍＣフィルタにおける本発明のＱ値補償動作は、演算トランスコンダクタンス増幅器(ＯＴＡ)のバイアス電流の変化で実行することが可能である。また更に、ＧｍＣフィルタにおける本発明のカットオフ補償動作は、ＧｍＣフィルタの出力端子と接地端子の間に接続される容量の容量値を変化することで調整可能である。尚、その際、シングルエンド入力・シングルエンド出力型の演算トランスコンダクタンス増幅器(ＯＴＡ)と差動入力端子と差動出力端子とを有する完全差動型の演算トランスコンダクタンス増幅器(ＯＴＡ)とのいずれの型でも使用することが可能である。
【０２９１】
また、本発明はロング・ターム・エボリューション(ＬＴＥ)方式に対応可能なマルチモード・レシーバーのチャンネル選択フィルタへの適用のみに限定されるものではない。すなわち、通信方式に密接に関係する校正信号や補正信号等を使用されていないので、例えばＧＳＭとマルチモード方式とに対応可能なデュアルモード・レシーバー向けのチャネル選択フィルタや、それ以外の無線ＬＡＮにも適用可能である。また更に、光通信やテレビ通信等のチャネル選択フィルタに、本発明を適用することが可能である。
【符号の説明】
【０２９２】
１…フィルタ回路
２…カットオフ周波数補償回路
３…Ｑ値補償回路
ＳＷ１０…入力切り換えスイッチ
ＯＰ１、ＯＰ２…抵抗
Ｒ１、Ｒ２、Ｒ３、Ｒ４…信号品質測定回路
Ｃ１、Ｃ２…容量
５０…振幅比較器
５１…制御回路
５２…制御レジスタ
Ｒｅｆ５０…基準電圧生成器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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