(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、インジウムを含む酸化物の半導体層と、
前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面を覆う酸化シリコンの第１の絶縁膜と、
少なくとも前記半導体層の１対の側面を覆い、前記第１の絶縁膜よりも原料ガスの流量比を少なくする、前記第１の絶縁膜よりも成膜レートを遅くする、及び、前記第１の絶縁膜よりも成膜温度を低くする、の少なくとも１つを含み前記半導体層の前記側面を高抵抗化させる条件で形成された酸化シリコンを含む第２の絶縁膜と、
前記第２の絶縁膜上または前記半導体層下に設けられたゲート電極と、
前記半導体層のソース電極コンタクト領域上に設けられたソース電極と、
前記半導体層のドレイン電極コンタクト領域上に設けられ、前記半導体層の１対の側面を挟んで前記ソース電極と対向するドレイン電極と、
を備えた薄膜トランジスタ。
【請求項２】
前記ゲート電極はゲート絶縁層を介して前記半導体層の下に設けられ、
前記半導体層の１対の側面間の幅は前記ゲート電極の幅よりも短い請求項１に記載の薄膜トランジスタ。
【請求項３】
前記半導体層の１対の側面間の幅は、前記第１の絶縁膜の幅よりも長い請求項１または２に記載の薄膜トランジスタ。
【請求項４】
基板と、
前記基板上に設けられ、インジウムを含む酸化物の半導体層と、
前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面を覆う酸化シリコンの第１の絶縁膜と、
少なくとも前記半導体層の１対の側面を覆い、フッ素を５ｗｔ％以上含む樹脂の第２の絶縁膜と、
前記第２の絶縁膜上または前記半導体層下に設けられたゲート電極と、
前記半導体層のソース電極コンタクト領域上に設けられたソース電極と、
前記半導体層のドレイン電極コンタクト領域上に設けられ、前記半導体層の１対の側面を挟んで前記ソース電極と対向するドレイン電極と、
を備えた薄膜トランジスタ。
【請求項５】
基板上のゲート電極上にゲート絶縁層を介してインジウムを含む酸化物の半導体層を形成し、前記半導体層の上面に酸化シリコンの第１の絶縁膜を形成し、少なくとも前記半導体層の１対の側面を覆う酸化シリコンを含む第２の絶縁膜を、前記第１の絶縁膜を形成するときよりもＳｉを含む原料ガスの流量比が少ない、前記第１の絶縁膜を形成するときよりも成膜レートが遅い、及び、前記第１の絶縁膜を形成するときよりも成膜温度が低い、の少なくともいずれか１つを含み前記半導体層の前記側面を高抵抗化させる条件で形成し、
または、基板上にインジウムを含む酸化物の半導体層を形成し、前記半導体層の上面に酸化シリコンの第１の絶縁膜を形成し、少なくとも前記半導体層の１対の側面を覆う酸化シリコンを含む第２の絶縁膜を、前記第１の絶縁膜を形成するときよりもＳｉを含む原料ガスの流量比が少ない、前記第１の絶縁膜を形成するときよりも成膜レートが遅い、及び、前記第１の絶縁膜を形成するときよりも成膜温度が低い、の少なくともいずれか１つを含み前記半導体層の前記側面を高抵抗化させる条件で形成し、第２の絶縁膜上にゲート電極を形成し、
前記第１の絶縁膜及び前記第２の絶縁膜を加工して前記半導体層のソース電極コンタクト領域及びドレイン電極コンタクト領域を露出させ、
前記ソース電極コンタクト領域上にソース電極を形成し、
前記ドレイン電極コンタクト領域上に、前記半導体層の１対の側面を挟んで前記ソース電極と対向するようにドレイン電極を形成する、
薄膜トランジスタの製造方法。
【請求項６】
前記半導体層は、前記基板上に成膜しアニールした後に加工することにより形成される請求項５に記載の薄膜トランジスタの製造方法。
【請求項７】
基板と、
前記基板上に設けられ、インジウムを含む酸化物の半導体層と、
前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面を覆う酸化シリコンの第１の絶縁膜と、
少なくとも前記半導体層の１対の側面を覆い、前記第１の絶縁膜よりも原料ガスの流量比を少なくする、前記第１の絶縁膜よりも成膜レートを遅くする、及び、前記第１の絶縁膜よりも成膜温度を低くする、の少なくとも１つを含み前記半導体層の前記側面を高抵抗化させる条件で形成された酸化シリコンを含む第２の絶縁膜と、
前記第２の絶縁膜上または前記半導体層下に設けられたゲート電極と、
前記半導体層のソース電極コンタクト領域上に設けられたソース電極と、
前記半導体層のドレイン電極コンタクト領域上に設けられ、前記半導体層の１対の側面を挟んで前記ソース電極と対向するドレイン電極と、
を含む薄膜トランジスタを備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、酸化物薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、液晶表示装置や有機ＥＬ表示装置等に広く用いられている。特に、アモルファスシリコンを活性層に用いたＴＦＴが、現在大型液晶表示装置に広く用いられているが、今後のさらなる大型化、高信頼性化、高移動度化などに対応できる新規な活性層の実用化が望まれている。
【０００３】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物は、低温で成膜でき、かつ可視域で透明であるため、プラスチック基板上に形成可能である。従ってこれを半導体層に用いることにより、透明なＴＦＴの実現の可能性がある。さらに、このＴＦＴは、アモルファスシリコンに対して１０倍以上の移動度が得られている。実用化への課題として、さらなる均一性・信頼性の向上が望まれている。
【０００４】
このような信頼性向上の方法として、熱処理によって半導体層の酸素濃度が変化して、その結果、特性が劣化する現象を防止する技術が提案されている。この技術は、半導体層を良質な絶縁層（チャネル保護膜）で覆うことによって特性を安定化させている。
【０００５】
しかしながら、このような構成においては、チャネル保護膜を形成する前に半導体層を加工するプロセスで、半導体層の少なくとも上層が水洗に曝され、半導体層に水分が吸着する。酸化物半導体は、その特性上、水分を膜中に取り込みやすく、膜中の水分を制御することが必要となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１２３７４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
発明が解決しようとする課題は、酸化物半導体を用いた高信頼性の薄膜トランジスタ及びその製造方法、表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、基板と、前記基板上に設けられ、インジウムを含む酸化物の半導体層と、前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面を覆う酸化シリコンの第１の絶縁膜と、少なくとも前記半導体層の１対の側面を覆い、前記第１の絶縁膜よりも原料ガスの流量比を少なくする、前記第１の絶縁膜よりも成膜レートを遅くする、及び、前記第１の絶縁膜よりも成膜温度を低くする、の少なくとも１つを含み前記半導体層の前記側面を高抵抗化させる条件で形成された酸化シリコンを含む第２の絶縁膜と、前記第２の絶縁膜上または前記半導体層下に設けられたゲート電極と、前記半導体層のソース電極コンタクト領域上に設けられたソース電極と、前記半導体層のドレイン電極コンタクト領域上に設けられ、前記半導体層の１対の側面を挟んで前記ソース電極と対向するドレイン電極と、を備えた薄膜トランジスタが提供される。
本発明の別の一態様によれば、基板と、前記基板上に設けられ、インジウムを含む酸化物の半導体層と、前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面を覆う酸化シリコンの第１の絶縁膜と、少なくとも前記半導体層の１対の側面を覆い、フッ素を５ｗｔ％以上含む樹脂の第２の絶縁膜と、前記第２の絶縁膜上または前記半導体層下に設けられたゲート電極と、前記半導体層のソース電極コンタクト領域上に設けられたソース電極と、前記半導体層のドレイン電極コンタクト領域上に設けられ、前記半導体層の１対の側面を挟んで前記ソース電極と対向するドレイン電極と、を備えた薄膜トランジスタが提供される。
【０００９】
本発明の一態様によれば、薄膜トランジスタの製造方法は、基板上のゲート電極上にゲート絶縁層を介してインジウムを含む酸化物の半導体層を形成し、前記半導体層の上面に酸化シリコンの第１の絶縁膜を形成し、少なくとも前記半導体層の１対の側面を覆う酸化シリコンを含む第２の絶縁膜を、前記第１の絶縁膜を形成するときよりもＳｉを含む原料ガスの流量比が少ない、前記第１の絶縁膜を形成するときよりも成膜レートが遅い、及び、前記第１の絶縁膜を形成するときよりも成膜温度が低い、の少なくともいずれか１つを含み前記半導体層の前記側面を高抵抗化させる条件で形成し、または、基板上にインジウムを含む酸化物の半導体層を形成し、前記半導体層の上面に酸化シリコンの第１の絶縁膜を形成し、少なくとも前記半導体層の１対の側面を覆う酸化シリコンを含む第２の絶縁膜を、前記第１の絶縁膜を形成するときよりもＳｉを含む原料ガスの流量比が少ない、前記第１の絶縁膜を形成するときよりも成膜レートが遅い、及び、前記第１の絶縁膜を形成するときよりも成膜温度が低い、の少なくともいずれか１つを含み前記半導体層の前記側面を高抵抗化させる条件で形成し、第２の絶縁膜上にゲート電極を形成する。本製造方法は、さらに、前記第１の絶縁膜及び前記第２の絶縁膜を加工して前記半導体層のソース電極コンタクト領域及びドレイン電極コンタクト領域を露出させ、前記ソース電極コンタクト領域上にソース電極を形成し、前記ドレイン電極コンタクト領域上に、前記半導体層の１対の側面を挟んで前記ソース電極と対向するようにドレイン電極を形成する。
【００１０】
本発明の一態様によれば、基板と、前記基板上に設けられ、インジウムを含む酸化物の半導体層と、前記半導体層のソース電極コンタクト領域およびドレイン電極コンタクト領域を除いた上面を覆う酸化シリコンの第１の絶縁膜と、少なくとも前記半導体層の１対の側面を覆い、前記第１の絶縁膜よりも原料ガスの流量比を少なくする、前記第１の絶縁膜よりも成膜レートを遅くする、及び、前記第１の絶縁膜よりも成膜温度を低くする、の少なくとも１つを含み前記半導体層の前記側面を高抵抗化させる条件で形成された酸化シリコンを含む第２の絶縁膜と、前記第２の絶縁膜上または前記半導体層下に設けられたゲート電極と、前記半導体層のソース電極コンタクト領域上に設けられたソース電極と、前記半導体層のドレイン電極コンタクト領域上に設けられ、前記半導体層の１対の側面を挟んで前記ソース電極と対向するドレイン電極と、を含む薄膜トランジスタを備えた表示装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態における薄膜トランジスタを示す平面模式図である。
【図２】図１のＩＩ−ＩＩ線断面を示す図である。
【図３】比較例の薄膜トランジスタの示す平面模式図である。
【図４】図３のＩＶ−ＩＶ線断面を示す図である。
【図５】薄膜トランジスタにリーク電流が生じた場合の特性を示す図である。
【図６】第１のチャネル保護膜の成膜条件と、それぞれの成膜条件で作成した薄膜トランジスタの特性を示す図である。
【図７】第１の実施形態における薄膜トランジスタの製造方法を示す図である。
【図８】第２の実施形態における薄膜トランジスタを示す平面模式図である。
【図９】図８のＩＸ−ＩＸ線断面を示す図である。
【図１０】第２の実施形態における薄膜トランジスタの製造方法を示す図である。
【図１１】第３の実施形態における薄膜トランジスタを示す平面模式図である。
【図１２】図１１のＸＩＩ−ＸＩＩ線断面を示す図である。
【図１３】第４の実施形態における薄膜トランジスタを示す平面模式図である。
【図１４】図１３のＸＩＶ−ＸＩＶ線断面を示す図である。
【図１５】薄膜トランジスタを用いた画素回路と表示装置の断面を示す図である。
【図１６】ＳＥＭで観察したＴＦＴの一部断面を示す図である。
【図１７】ＳＥＭで観察した、希フッ酸処理した後のＴＦＴの一部断面を示す図である。
【図１８】アニール前後のＩｎＧａＺｎＯ膜を示す平面図である。
【発明を実施するための形態】
【００１２】
以下、実施形態について図面を参照して詳細に説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係るボトムゲート型のＴＦＴの構成を例示する模式図である。  図２は、図１のＴＦＴのＩＩ−ＩＩ線断面を示す図である。
【００１４】
図１、図２に表したように、第１の実施形態に係るＴＦＴ１１は、絶縁層１１０と、絶縁層１１０上に設けられたゲート電極１２０と、ゲート電極１２０を覆うゲート絶縁層１３０と、ゲート絶縁層１３０上に設けられた半導体層１４０と、を備える。さらにＴＦＴ１１は、半導体層１４０を覆うチャネル保護膜１５０と、半導体層１４０に電気的に接続され、ゲート電極１２０を挟むように離間して設けられたソース電極１６１及びドレイン電極１６２と、を備える。
【００１５】
チャネル保護膜１５０は、ソース電極コンタクト領域及びドレイン電極コンタクト領域を除いて、半導体層１４０の上面を覆う第１のチャネル保護膜１５１（第１の絶縁膜）と、少なくとも半導体層１４０のソース電極１６１とドレイン電極１６２の間にある１対のエッジ部１４０Ｅ（側面）を覆う第２のチャネル保護膜１５２（第２の絶縁膜）からなる。ここでは、第２のチャネル保護膜１５２は、第１のチャネル保護膜１５１も覆うこととする。第２のチャネル保護膜１５２は第１のチャネル保護膜１５１よりも酸化度の高い膜とする。
【００１６】
図１においては、絶縁層１１０およびゲート電極１２０を図示していないが、ゲート絶縁層１３０の紙面奥側に設けられていることとする。また、第１のチャネル保護膜１５１の位置および半導体層１４０の位置は破線で表している。
【００１７】
そして、半導体層１４０は、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、錫（Ｓｎ）、珪素（Ｓｉ）の少なくともいずれかと、インジウムと、を含む酸化物を含む。すなわち、半導体層１４０は、例えばＩｎとＧａとＺｎとを含む酸化物膜（すなわち、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物膜）である。また、半導体層１４０は、ＩｎとＺｎとを含む酸化物膜（すなわち、Ｉｎ−Ｚｎ−Ｏ酸化物膜）でも良い。また、半導体層１４０は、ＩｎとＺｎとＳｉを含む酸化物膜（すなわち、Ｉｎ−Ｚｎ−Ｓｉ−Ｏ酸化物膜）でも良い。以下、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物膜を総称して、「ＩｎＧａＺｎＯ膜」と言うことにする。以下で用いるＩｎＧａＺｎＯ膜は、Ｉｎを主成分とする。
【００１８】
なお、絶縁層１１０は基板上に設けることができる。基板には、例えば、透光性のガラス基板や、透光性のプラスチック基板や、プラスチック基板に薄ガラス（厚み１０μｍ）を張り付けた複合基板などを用いることができる。他に、シリコンやステンレスのような非透光性の基板を用いても良い。あるいは、絶縁性の基板を絶縁層１１０とすることもでき、ゲート電極１２０が設けられる部分の表面が絶縁性であれば良い。
【００１９】
ゲート電極１２０には、例えば、ＭｏＷ、Ｔａ、Ｗのような高融点金属を用いることができ、また、ヒロック対策を施したＡｌを主成分とするＡｌ合金や、より低抵抗のＣｕを用いても良い。ただし、これに限らず、ゲート電極１２０には、導電性の任意の材料を用いることができる。
【００２０】
ゲート絶縁層１３０には、例えば酸化シリコン（ＳｉＯｘ）や窒化シリコン（ＳｉＮｘ）、酸窒化シリコンなどの絶縁材料を用いることができる。
【００２１】
第１のチャネル保護膜１５１には、半導体層１４０よりも耐酸性の強い、例えば酸化シリコンなどの酸素を含有する絶縁材料を用いることができる。ＴＦＴ１１の特性のために、半導体層１４０と第１のチャネル保護膜１５１との界面は良質であることが好ましい。
【００２２】
第２のチャネル保護膜１５２にも、半導体層１４０よりも耐酸性の強い酸化シリコンなどが用いられる。第２のチャネル保護膜１５２を第１のチャネル保護膜１５１よりも酸化度の高い膜とする方法については後述する。
【００２３】
ソース電極１６１及びドレイン電極１６２には、任意の導電材料を用いることができ、また、例えば、Ｔｉ／Ａｌ／ＴｉやＭｏ／Ａｌ／Ｍｏ等の任意の導電性の積層膜を用いることができる。
【００２４】
なお、ＴＦＴ１１の耐久性を向上するために、ＴＦＴ１１を覆うように、例えば、酸化シリコンやポリイミド等の樹脂からなるパッシベーション膜が設けられても良い。
【００２５】
酸化物の中でも特にＩｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物を半導体層１４０に用いたＴＦＴ１１は、膜中の水分に敏感である。
【００２６】
ここで、ＴＦＴの特性を詳細に調べたところ、ＩｎＧａＺｎＯ膜上にPE-CVD法で成膜するＳｉＯ２の成膜条件によって大きく変動することがわかった。このため、第１のチャネル保護膜１５１は、良好なTFT特性が発現するのに最適化した成膜条件で成膜することが望ましい。
【００２７】
しかしながら、最適化した成膜条件でＩｎＧａＺｎＯ膜のチャネルのエッジ部１４０Ｅ等、ダメージ部および吸湿した部分を覆った場合、エッジ部１４０Ｅが低抵抗化し、ＴＦＴ特性の閾値が負にシフトする問題が生じることがわかった。この問題は、例えば２００℃以上の熱処理によって改善できるが、プラスチック基板等、耐熱性が乏しい基板を用いた場合には、十分な熱処理が行えない。
【００２８】
しかしながら、エッジ部１４０Ｅ等低抵抗化しやすい部分を覆う材料を、例えばＳｉＨ４比を下げるなど成膜条件を変えて設けることで、エッジ部１４０Ｅを低抵抗化させないことがわかった。  実際、エッジ部１４０Ｅを高抵抗化させても、この部分は膜端から幅にして１μｍ以下と見積もられ、チャネルの実効的な幅の減少は通常無視できる。
【００２９】
本実施形態では、半導体層１４０の上にＴＦＴ特性が最適となる条件で第１のチャネル保護膜１５１を形成し、半導体層１４０のエッジ部１４０Ｅを高抵抗化する条件で形成した第２のチャネル保護膜１５２で覆うことができる。したがって、本実施形態によると、信頼性の高いＴＦＴ１１を得ることができる。また、第１のチャネル保護膜１５１と第２のチャネル保護膜１５２とは、下層への水の浸入を防止する。
【００３０】
比較のために、図３に他の構成を有するＴＦＴ２１１の平面図を示す。また、図４に、図３のＩＶ−ＩＶ線断面図を示す。このＴＦＴ２１１は、絶縁層２１０と、絶縁層２１０上に設けられたゲート電極２２０と、ゲート電極２２０上に設けられたゲート絶縁層２３０と、ゲート絶縁層１３０上に設けられた半導体層２４０と、半導体層２４０の上面およびエッジ部２４０Ｅを覆うチャネル保護膜２５０と、半導体層２４０に電気的に接続され、ゲート電極２２０を挟むように離間して設けられたソース電極２６１及びドレイン電極２６２と、を備える。
【００３１】
図３においては、絶縁層２１０およびゲート電極２２０を図示していないが、ゲート絶縁層２３０の紙面奥側に設けられていることとする。
【００３２】
今回、このＴＦＴ２１１は、半導体層２４０を形成するＩｎＧａＺｎＯ膜のエッジ部２４０Ｅが低抵抗化して、図３に矢印で示すようなリーク電流が生じる場合があることがわかった。
【００３３】
ＴＦＴ２１１の特性を図５に示す。図５の横軸はゲート電圧ＶＧを表し、縦軸はドレイン電流Ｉを表す。実線はリーク電流が生じた場合の特性を表し、破線はリーク電流が生じない場合の特性を表す。それぞれの特性はゲート電圧ＶＧ１０Ｖまでについて表されている。リーク電流が生じると、半導体層２４０のエッジ部２４０Ｅの閾値が負にシフトする不良が生じる。
【００３４】
上述のように半導体層にＩｎＧａＺｎＯ膜を用いたＴＦＴ１１は、ＩｎＧａＺｎＯ膜上に成膜するＳｉＯ２（第１のチャネル保護膜１５１）の成膜条件によって特性が大きく変動する。図６（Ａ）にＩｎＧａＺｎＯ膜上に成膜するＳｉＯ２の第１のチャネル保護膜１５１のＰＥ−ＣＶＤ成膜条件を、図６（Ｂ）にそれぞれの条件で成膜した第１のチャネル保護膜１５１でのＴＦＴ特性を示す。図６（Ａ）で３つの成膜条件それぞれに付した数字と、図６（Ｂ）の各曲線に示した数字は対応する。ＴＦＴの形成プロセスは上述の特許文献１記載の第１の実施例の方法を用いた。なお、第１のチャネル保護膜１５１の成膜にはＳｉＨ４・Ｎ２Ｏガスを用いたＰＥ−ＣＶＤで行った。ここでは最適条件は図６（Ａ）の２段目の条件であり、この条件よりもＳｉＨ４比を下げるとＴＦＴ特性の閾値が正にシフトする。また、同ガス条件の場合は基板温度を下げるほど、またRFの投入電力を上げるほど、ＴＦＴ特性の閾値が正にシフトすることがわかった。すなわち、Siを含む原料ガスの流量比を少なくしたり、あるいは成膜レートを遅くしたり、あるいは成膜温度を低くしたりすることによって、ＴＦＴ特性の閾値を正にシフトさせることができる。膜中のＳｉの酸化度が高いほど、即ちＯ／Ｓｉの元素比が高いほど、ＴＦＴ特性の閾値が正にシフトすると考えられる。  このように、第１のチャネル保護膜１５１を用いたＴＦＴの場合、第１のチャネル保護膜１５１の形成条件を最適化することでＴＦＴ特性を向上させることが出来る。
【００３５】
以下、本実施形態に係るＴＦＴの製造方法の例について説明する。  
図７は、第１の実施形態に係るＴＦＴの製造方法を例示する工程順模式的断面図である。  この断面は、図１のＶＩＩ−ＶＩＩ線断面に対応する。
【００３６】
まず、例えば、ＰＥＮ（ポリエチレンナフタレート）からなる基板１００の主面上に、例えばスパッタリング法でＳｉＯ２を絶縁層１１０として成膜する。その後、ゲート電極１２０となるＡｌ膜及びＭｏ膜を、それぞれ１５０ｎｍ及び３０ｎｍの厚さで、スパッタリングにより成膜して積層する。次いで、図７（Ａ）に表したように、ゲート電極１２０を所定のパターンに加工する。この加工においては、フォトリソグラフィが用いられ、また、エッチングには、燐酸、酢酸及び硝酸の混酸が用いられる。
【００３７】
その後、ゲート絶縁層１３０となるＳｉＯ２膜を、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いたプラズマＣＶＤ（ＰＥ−ＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）法で、例えば３００ｎｍの厚さで成膜する。このときの成膜温度は、ＰＥＮの耐熱性を考慮して１６０℃とする。更にこの上層にスパッタリング法でＳｉＯ２を５０ｎｍ成膜した。
【００３８】
なお、ゲート絶縁層１３０の最上層はその上面に成膜される半導体層１４０の膜特性に影響を与える。本実施例のなかでは、出来るだけ平滑化した膜で水素の含有量が少ない膜が望ましい。
【００３９】
さらに、ＳｉＯ２膜の上に、半導体層１４０となるＩｎＧａＺｎＯ膜（例えばＩｎ２Ｏ３−Ｇａ２Ｏ３−ＺｎＯ膜）を、リアクティブＤＣスパッタリング法で、例えば３０ｎｍの厚さで成膜する。この時、用いるターゲットの組成比は、Ｉｎ：Ｇａ：Ｚｎの原子数比で、１：１：１である。また、この成膜は、酸素とアルゴンと雰囲気中で行われ、酸素の割合は、アルゴンに対して例えば１％程度とした。成膜温度は、特に加熱等を施していないので、おおよそ数十℃程度である。
【００４０】
さらに、第１のチャネル保護膜１５１となるＳｉＯ２膜を、例えば３０ｎｍの厚さで、ＳｉＨ４、Ｎ２Ｏガス（原料ガス）を用いたＰＥ−ＣＶＤ法で成膜する。可能な限り、半導体層１４０と第１のチャネル保護膜１５１は真空一貫工程で、界面を大気に曝すことなく成膜することが望ましい。また第１のチャネル保護膜１５１は後述の半導体層１４０加工時の水のバリア膜として用いる。
【００４１】
十分なバリア性を保持するために、第１のチャネル保護膜１５１は１０ｎｍ以上の膜厚が望ましい。１０ｎｍ以下の膜を用いた場合、小さな欠陥ゴミ等の影響で半導体層１４０加工時に水が浸入し、特性バラツキを生じる虞がある。また、第１のチャネル保護膜１５１の厚さが厚いと、第１のチャネル保護膜１５１のエッチング時に、半導体層１４０およびその下層のゲート絶縁層１３０にエッチングダメージが生じることがある。  例えば、後述の塩素系のＲＩＥを用いた場合、第１のチャネル保護膜１５１の膜厚分布、およびＲＩＥのエッチング速度分布を考慮すると、第１のチャネル保護膜１５１が厚いと、下層のゲート絶縁層１３０まで大きくエッチングしすぎることになる。  また、後述のように、第２のチャネル保護膜１５２をエッチングする際にも、第１のチャネル保護膜１５１の膜厚分、ゲート絶縁層１３０をエッチングすることになる。本実施例の場合、第１のチャネル保護膜１５１の上限として５０nmが好ましい。
【００４２】
続いて、図７（Ｂ）に示すように第１のチャネル保護膜１５１と半導体層を連続的に所定形状に加工する。このエッチングは、例えば塩素ガスを主とするＲＩＥ法によって加工する。後述の工程での第２のチャネル保護膜１５２のカバレッジを考慮して、半導体層１４０（ＩＧＺＯ層）にはサイドエッチを生じさせないようにする。
【００４３】
この後、第２のチャネル保護膜１５２として、ＳｉＯ２膜を全面にＳｉＨ４、Ｎ２Ｏガス（原料ガス）を用いたＰＥ−ＣＶＤ法で成膜する。このときの成膜条件としては、前述の第１のチャネル保護膜１５１の成膜条件に対して、ＳｉＨ４／Ｎ２Ｏのガス比を下げ、ＩｎＧａＺｎＯ膜が高抵抗化する条件で成膜することが重要である。その後、図７（Ｃ）に示すように、第２のチャネル保護膜１５２と第１のチャネル保護膜１５１を所定の形状に加工し、ソース電極１６１、ドレイン電極１６２と接する部分の半導体層１４０を露出させる加工を行う。この加工にはＣＦ４ガスを主成分としたＲＩＥで行った。  通常のＣＦ４ガスでのＲＩＥではＩｎＧａＺｎＯ膜は殆ど加工されないことがわかっている。
【００４４】
この後、ソース電極１６１、ドレイン電極１６２となる、Ｍｏ膜３０ｎｍ、Ａｌ膜２００ｎｍ、およびＭｏ膜５０ｎｍを、スパッタリングによって成膜する。図７（Ｄ）に表したように、これらの膜を所定の形状に形成しＴＦＴ１１が完成する。  プロセス直後のＴＦＴ１１は工程中の紫外線等のダメージを受けているため、アニール炉で１５０℃程度の温度で１時間、アニール処理（加熱処理）が施される。
【００４５】
なお、本具体例では、周辺等の露出した部分のプラスチック基板の色付き等の変質を抑えるため、酸素を除去した窒素雰囲気でアニールを行う。乾燥大気雰囲気でアニールを行っても、ＴＦＴ１１の特性には問題はない。この後、図示しないが、上面に適宜パッシベーション膜を形成する。
【００４６】
酸化物ＴＦＴは特にアニール等の加熱をしなくても、良好な特性を得ることが出来るが、長期信頼性を考慮すると、上記のように例えば１５０℃以上の温度でアニール処理することが望ましい。詳細に調べたところ、ＩｎＧａＺｎＯ膜及び周辺のＳｉＯ２膜、即ちゲート絶縁層１３０や第１のチャネル保護膜１５１や第２のチャネル保護膜１５２等で水素の移動（拡散）が起きていることが確認され、水素がＩｎＧａＺｎＯ−ＴＦＴの特性に影響することがわかった。ところが、ＩｎＧａＺｎＯ膜を所定の形状に加工したのちに、最初のアニール処理をすると、ＩｎＧａＺｎＯとＳｉＯ２中の水素の拡散速度が異なるため、ＩｎＧａＺｎＯ膜の加工形状や大きさによって水素の濃度に分布が起こり、例えば特性のＴＦＴサイズ依存が出ることがわかった。ＳｉＨ４やＴＥＯＳを原料として〜２００℃程度の低温成膜したＰＥＣＶＤ−ＳｉＯ２は膜中に０．１ａｔ％程度の水素を含有する。一方、スパッタ法で成膜したＩｎＧａＺｎＯ膜の水素含有量は、それに比べると遥かに少ない。この状態で、ＩｎＧａＺｎＯ膜を加工した後にアニールし、水素を拡散させると、ＩｎＧａＺｎＯ膜のパターン端と中央で水素濃度差が出ることがわかる。アニール前後のＩｎＧａＺｎＯ膜の上面図と断面図を図１８に示す。図１８（Ａ）は、アニール前のゲート絶縁層１３０とＩｎＧａＺｎＯ膜（半導体層140）を示す上面図とそのＡ−Ａ´線断面図である。図１８（Ｂ）は、アニール後のゲート絶縁層１３０とＩｎＧａＺｎＯ膜（半導体層１４０）を示す上面図とそのＢ−Ｂ´線断面図である。アニール後には、ゲート絶縁層１３０中の水素１が矢印２で表すようにＩｎＧａＺｎＯ膜へ拡散するが、ＩｎＧａＺｎＯ膜のパターン端１４１のほうが中央１４２よりも水素の濃度が高い。
【００４７】
上記問題を解決するには、ＩｎＧａＺｎＯ膜を加工する前にアニール処理をすることが望ましい。
【００４８】
半導体層としてInを主成分とするアモルファスの材料を用いる場合には、低温で製造しても良好な特性のＴＦＴを得ることができる。本実施の形態のＴＦＴ１１も、低温で製造することができ大面積化を図ることができる。
【００４９】
ＩｎＧａＺｎＯ膜端部を第２のチャネル保護膜が覆っている様子を観察した。図１６は、ＳＥＭ（走査型電子顕微鏡）で観察した、ＴＦＴの一部断面を示す図である。図１７は、ＳＥＭで観察した、希フッ酸処理した後のＴＦＴの一部断面を示す図である。用いたＳＥＭは日本電子株式会社製、ＪＳＭ−６０００Ｆを用いた。ＦＥ型のＳＥＭであれば装置は特に限定されない。ＴＦＴを割断しただけでは第１のチャネル保護膜と第１のチャネル保護膜の界面は観察しにくいが、割断面に、例えば希フッ酸（０．５％）で６０秒処理をして観察することで、第１のチャネル保護膜と第２のチャネル保護膜の界面が観察されるようになる。
【００５０】
尚、塩素ガスを主とするＲＩＥ法でＩｎＧａＺｎＯ膜をエッチングする際に、上部第１のチャネル保護膜がエッチング時に後退することで、ＩｎＧａＺｎＯ膜端部は非常に緩やかなテーパー形状となっていることがわかる。
【００５１】
また、希フッ酸処理等を用いずとも、株式会社日立ハイテクノロジーズ製、ＨＤ−２３００等を用い、ＳＴＥＭ（走査透過型電子顕微鏡）で観察をすることで、第１のチャネル保護膜と第２のチャネル保護膜の界面を観察することは可能である。
【００５２】
（第２の実施形態）
図８は、第２の実施形態に係るトップゲート型のＴＦＴの構成を例示する模式図である。図９は図８のＩＸ−ＩＸ線断面図である。
【００５３】
図８、図９に示すように、ＴＦＴ３１１は、基板３００と、基板３００上に設けられた絶縁層３１０と、絶縁層３１０の上に設けられた酸化物からなる半導体層３４０と、半導体層３４０の上に設けられたゲート絶縁層３５０と、を備える。さらにＴＦＴ３１１は、ゲート絶縁層３５０上に設けられたゲート電極３２０と、半導体層３４０のソース電極コンタクト領域３４０Ｓとドレイン電極コンタクト領域３４０Ｄ以外を覆う層間絶縁膜３７０と、半導体層３４０のソース電極コンタクト領域３４０Ｓ上に設けられたソース電極３６１と、ドレイン電極コンタクト領域３４０Ｄ上に設けられたドレイン電極３６２と、を備える。
【００５４】
ゲート絶縁層３５０は、ソース電極コンタクト領域３４０Ｓ及びドレイン電極コンタクト領域３４０Ｄを除いて半導体層１４０を覆う第１のゲート絶縁層３５１（第１の絶縁膜）と、第１のゲート絶縁層３５1および半導体層３４０のエッジ部３４０Ｅ（側面）を覆う第２のゲート絶縁層３５２（第２の絶縁膜）と、からなる。第１のゲート絶縁層３５１の材料は、第１の実施例における第１のチャネル保護膜１５１と同じ材料を用いることができる。第２のゲート絶縁層３５２の材料は、第１の実施例における第２のチャネル保護膜１５２と同じ材料を用いることができる。第２のゲート絶縁層３５２は第１のゲート絶縁層３５１よりも酸化度の高い膜とする。
【００５５】
図８においては、基板３００および絶縁層３１０は省略しているが、紙面奥側に設けられていることとする。また第１のゲート絶縁層３５１はゲート電極３２０の紙面奥側に設けられている。また、第２のゲート絶縁層３５２が設けられている領域は、ゲート電極３２０が設けられている領域と重複する。
【００５６】
以下、本実施形態に係るＴＦＴ３１１の製造方法の例について説明する。  
図１０は、第２の実施形態に係るＴＦＴ３１１の製造方法を例示する工程順模式的断面図である。この断面は図８のＸ−Ｘ線断面と対応する。
【００５７】
まず、例えば、ＰＥＮ（ポリエチレンナフタレート）からなる基板３００の主面上に、例えばスパッタリング法でＳｉＯ２を絶縁層３１０として成膜する。その後、半導体層３４０となるＩｎＧａＺｎＯ膜を、３０ｎｍの厚さで、スパッタリングにより成膜する。連続的に第１の絶縁膜３５１を、ＳｉＯ２をターゲットとして用いた反応性スパッタリング法で３０ｎｍ堆積し、図１０（Ａ）に示すように第１のゲート絶縁層１５１および半導体層３４０を所定の形状に加工する。
【００５８】
その後、半導体層３４０のエッジ部３４０Ｅ、および第１のゲート絶縁層３５１上にＳｉＨ４、Ｎ２Ｏガス（原料ガス）を用いたＰＥ−ＣＶＤで１００ｎｍ成膜する。その後、ゲート電極３２０として、ＭｏＷ合金を１００ｎｍ堆積する。図１０（Ｂ）に示すようにゲート電極３２０、第２のゲート絶縁層３５２、第１のゲート絶縁層３５１を所定の形状に加工し、半導体層３４０のソース電極コンタクト領域３４０Ｓおよびドレイン電極コンタクト領域３４０Ｄを露出させる。
【００５９】
しかる後に、層間絶縁膜３７０とするＳｉＯ２を、ＳｉＨ４、Ｎ２Ｏガス（原料ガス）を用いたＰＥ−ＣＶＤ法で成膜する。この際に、層間絶縁膜３７０と接する半導体層３４０が低抵抗化するように、ＳｉＨ４比の高い成膜条件で成膜する。  また、ＳｉＨ４、Ｎ２Ｏの代わりに、ＴＥＯＳ、Ｏ２ガスを用いても、半導体層３４０を低抵抗化できる。
【００６０】
図１０（Ｃ）に示すように、半導体層３４０のソース電極コンタクト領域３４０Ｓおよびドレイン電極コンタクト領域３４０Ｄに層間絶縁膜３７０を開口する。その後、それぞれの開口にソース電極３６１およびドレイン電極３６２となる、Ｍｏ膜５０ｎｍ、Ａｌ膜２００ｎｍ、Ｍｏ膜５０ｎｍをこの順に積層し、図１０（Ｄ）に示すように所定の形状に加工してＴＦＴ３１１を完成させる。
【００６１】
本実施形態におけるＴＦＴ３１１も、半導体層３４０のエッジ部３４０Ｅを覆う第２の絶縁膜３５２を半導体層３４０の上面を覆う第１の絶縁膜３５１よりも酸化度の高い膜にすることができるので、第１の実施形態と同様の効果を得ることができる。
【００６２】
（第３の実施形態）
図１１は、第３の実施形態に係るボトムゲート型のＴＦＴの構成を例示する模式図である。図１２は図１１のＸＩＩ−ＸＩＩ線断面図である。
【００６３】
本実施例は第１の実施形態に係るＴＦＴの別の形態である。すなわち、本実施形態のＴＦＴ４１１は、半導体層１４０のエッジ部１４０Ｅ間の幅が第１のチャネル保護膜４５１の同方向の幅よりも長い。他の構成については第１の実施形態におけるＴＦＴと同じである。チャネル保護膜４５０は第１のチャネル保護膜４５１と第２のチャネル保護膜４５２とからなる。第１のチャネル保護膜４５１は、半導体層１４０がソース電極１６１とコンタクトするソース領域及びドレイン電極１６２とコンタクトするドレイン領域を除いて、半導体層１４０の上面を覆う。第２のチャネル保護膜４５２は、第１のチャネル保護膜４５１上および半導体層１４０のエッジ部１４０Ｅを覆う。
【００６４】
このようなＴＦＴ４１１を製造するには、ゲート絶縁層１３０上に半導体層１４０および第１のチャネル保護膜４５１を成膜した後、第１のチャネル保護膜４５１であるＳｉＯ２をＣＦ４を主とした、ＲＩＥで所定の形状にエッチングする。その後、半導体層１４０を形成するＩｎＧａＺｎＯ膜を第１のチャネル保護膜１５１の形状より大きな形状に加工する。この場合、ＩｎＧａＺｎＯ膜のエッチング液としては希塩酸やシュウ酸等を用いることができる。
【００６５】
半導体層１４０のエッジ部１４０間の幅と第１のチャネル保護膜４５１の幅を同じとし、連続的に所定形状に加工する場合には、第１のチャネル保護膜４５１に対し半導体層１４０にサイドエッチングが生じる場合がある。また、ＩｎＧａＺｎＯ膜の加工に塩素ガスを用いることもできるが、塩素ガスは猛毒であり、扱いが難しい。
【００６６】
しかしながら、本実施例のＴＦＴ４１１はサイドエッチングが生じにくく、塩素ガスを用いないので容易に製造することができる。
【００６７】
本実施形態におけるＴＦＴ４１１も、半導体層１４０のエッジ部１４０Ｅを覆う第２の絶縁膜４５２を半導体層１４０の上面を覆う第１の絶縁膜４５１よりも酸化度の高い膜にすることができるので、第１の実施形態と同様の効果を得ることができる。
【００６８】
（第４の実施形態）
図１３は、第４の実施形態に係るボトムゲート型のＴＦＴの構成を例示する模式図である。図１４は図１３のＸＩＶ−ＸＩＶ線断面図である。
【００６９】
本実施例は第１の実施形態に係るＴＦＴの別の形態である。すなわち、本実施形態のＴＦＴ５１１においては、半導体層１４０のエッジ部１４０Ｅ間の幅が第１のチャネル保護膜５５１の同方向についての幅よりも短い。他の構成については第１の実施形態におけるＴＦＴと同じである。チャネル保護膜５５０は第１のチャネル保護膜５５１と第２のチャネル保護膜５５２とからなる。第１のチャネル保護膜５５１は、半導体層１４０がソース電極１６１とコンタクトするソース領域及びドレイン電極１６２とコンタクトするドレイン領域を除いて、半導体層１４０の上面を覆う。第２のチャネル保護膜５５２は、第１のチャネル保護膜４５１上および半導体層１４０のエッジ部１４０Ｅを覆う。
【００７０】
このようなＴＦＴ５１１によっても、第１の実施形態と同様の効果を得ることができる。
【００７１】
第２のチャネル保護膜５５２としては、塗布型の絶縁層を用いることができる。塗布型の絶縁層を用いることによって、高価なプロセスである塩素ガスを用いたＲＩＥ等を使うことなくＩｎＧａＺｎＯ膜を加工することができる。  
また、第２のチャネル保護膜５５２に塗布膜を用いることで、半導体層１４０のエッジ部１４０Ｅに１μｍ弱程度再度エッチングが発生しても、この部分に塗布膜が流れ込みエッジ部１４０Ｅを覆うことが出来る。  
また、第２のチャネル保護膜５５２としてはＣ、Ｈ、Ｏ、Ｎ等を主成分とし、さらにＦを含む樹脂が適していることがわかった。  分子の終端部を一部水素からフッ素に置き換えられた樹脂を用いることで、第２のチャネル保護膜５５２に接するＩｎＧａＺｎＯ膜の抵抗値に変化を与えると考えられる。実験で、通常のアクリル樹脂上にＩｎＧａＺｎＯ膜を設けた場合よりも、  Ｆを含む樹脂上にＩｎＧａＺｎＯ膜を設けた場合の方が、２００℃までのアニール範囲においてＩｎＧａＺｎＯ膜のシート抵抗が１桁程度高いことがわかった。なお、樹脂へのＦ添加は  ５wt％以上で効果があった。
【００７２】
（第５の実施形態）
上述の実施形態のＴＦＴは高均一な特性で、信頼性も高い。このようなＴＦＴを用いて、アクティブマトリクス型ＬＣＤを形成することが出来る。図１５（Ａ）に画素回路の等価回路、図１５（Ｂ）にアクティブマトリクス型ＬＣＤの断面構造を示す。なお、ここでは第１の実施形態におけるＴＦＴ１１を用いることとする。他の実施形態のＴＦＴを用いることも可能である。
【００７３】
１つの画素回路は、垂直に交差する配線６０１およびゲート線６０２に囲まれており、ＴＦＴ１１のほかに例えば蓄電キャパシタＣｓや液晶ＬＣを有する。
【００７４】
アクティブマトリクス型ＬＣＤは、液晶セル６００とバックライト６４０を有する。液晶セル６００は、一主面上にＴＦＴ１１と、パッシベーション膜６１１と、画素電極６１２が設けられたアレイ基板６１０と、一主面上にカラーフィルタ層６２１、６２２と対向電極６２３が設けられた対向基板６２０と、アレイ基板６１０と対向基板６２０の間に設けられた液晶層６３０と、を有する。アレイ基板６１０の画素電極６１２上には配向膜６１３が設けられており、対向基板６２０の対向電極６２３上にも配向膜６２４が設けられている。アレイ基板６１０の他主面には偏光板６１４が設けられており、対向基板６２０の他主面にも偏光板６２５が設けられている。
【００７５】
ＩｎＧａＺｎＯ膜を用いたＴＦＴは非常に高信頼であるが、そのバンドギャップよりも大きなエネルギーの紫外線の照射によって、特性が劣化することがわかっている。特性が劣化する波長は４００ｎｍ以下であり、４００nm以上の光を放出しないＬＥＤなど通常のバックライトを用いた場合には、劣化の心配は少ない。
【００７６】
ところが、ＴＦＴに光を照射しながら、ゲート電極に負の電圧を印加することによって、ＴＦＴが劣化する現象があることがわかっている。この現象は４００ｎｍ程度の波長の光でも起き、現状の技術では完全に対策することが難しい。そのため、バックライトからの光をＴＦＴのチャネル領域に入射させないことが重要になる。
【００７７】
ＩｎＧａＺｎＯ膜の屈折率は１．８〜２程度であり、周辺の透明膜であるＳｉＯ２等の屈折率１．４〜１．５に比べ大きい。  このため、ＩｎＧａＺｎＯ膜に光を入射すると、導波モードで光がＩｎＧａＺｎＯ膜内を伝播すると考えられる。したがって、ＩｎＧａＺｎＯ膜をゲート電極で遮光するように、平面的に見てゲート電極内にＩｎＧａＺｎＯ膜のパターンを納めることにより、信頼性を向上させることができる。
【００７８】
また、ＰＥＮ（ポリエチレンナフタレート）などの樹脂上にＴＦＴを形成する場合、下層のゲート電極は、樹脂層からの水分や、ゲート電極下の水に対するバリア膜からの水素に対するバリア効果がある。したがって、水分や水素に敏感なＩｎＧａＺｎＯ層は、平面的に実質的にゲート電極内へ収まるように配置することで、ゲート電極より下層からの水分や水素に対して不敏感にすることが出来る。
【００７９】
したがって、平面的にみてゲート電極内にＩｎＧａＺｎＯ膜のパターンを納めることによって、より信頼性を向上させることが出来る。
【００８０】
本実施形態においては表示装置としてＬＣＤを用いて説明したが、例えば有機ＥＬ表示装置など他の表示装置を用いることも可能である。
【００８１】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、薄膜トランジスタ、その製造方法、表示装置及びその製造方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
【符号の説明】
【００８２】
１  水素、２  水素の拡散を表す矢印、１１  ＴＦＴ、１００  基板、１１０  絶縁層、１２０  ゲート電極、１３０  ゲート絶縁層、１４０  半導体層、１４１  半導体層のパターン端、１４２  半導体層の中央、１５０  チャネル保護膜、１５１  第１のチャネル保護膜、１５２  第２のチャネル保護膜、１６１  ソース電極、１６２  ドレイン電極、２１０  絶縁層、２１１  ＴＦＴ、２２０  ゲート電極、２３０  ゲート絶縁層、２４０  半導体層、２５０  チャネル保護膜、２６１  ソース電極、２６２  ドレイン電極、３００  基板、３１０  絶縁層、３２０  ゲート電極、３４０  半導体層、３４０Ｓ  ソース電極コンタクト領域、３４０Ｄ  ドレイン電極コンタクト領域、３５１  第１の絶縁膜、３５２  第２の絶縁膜、３６１  ソース電極、３６２  ドレイン電極、３７０  第２の層間絶縁膜、４５０  チャネル保護膜、４５１  第１のチャネル保護膜、４５２  第２のチャネル保護膜、５５０  チャネル保護膜、５５１  第１のチャネル保護膜、５５２  第２のチャネル保護膜、６００  液晶セル、６０１  走査線、６０２  ゲート線、６１０  アレイ基板、６１１  パッシベーション膜、６１２  画素電極、６１３  配向膜、６１４  偏光板、６２０  対向基板、６２１  カラーフィルタ層、６２２  カラーフィルタ層、６２３  対向電極、６２４  偏光板、６３０  液晶層、６４０  バックライト、Ｃｓ  逐電キャパシタ、ＬＣ  液晶
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１８】
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【図１６】
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【図１７】
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