(57)【特許請求の範囲】
【請求項１】
入力電圧と負荷の間に接続されて負荷に出力電圧を供給する第１トランジスタと、
前記出力電圧に応じた電圧信号を出力する電圧検出部と、
基準電圧と前記電圧信号との差に応じた差分電圧を出力する差動部と、
前記差分電圧を増幅して前記第１トランジスタの制御電極へ入力する増幅部と、
前記差動部の出力と前記入力電圧との間に接続された位相補償コンデンサと、
前記位相補償コンデンサに並列に配置され、前記差動部及び前記増幅部の少なくともいずか一方の出力へ前記第１トランジスタの出力電流に応じた帰還電流を負帰還させるフィードバック経路と、
を備える定電圧回路。
【請求項２】
前記増幅部は、前記差分電圧に応じた制御信号に従って前記第１トランジスタを駆動する第２トランジスタを備え、
前記フィードバック経路は、前記制御信号に従って前記増幅部の出力へ負帰還させる前記帰還電流を制御する第３トランジスタを備える請求項１に記載の定電圧回路。
【請求項３】
前記第２トランジスタは、前記差分電圧に応じた制御信号が印加されるベース電極と前記入力電圧に接続されるエミッタ電極を備え、前記第１トランジスタを駆動するコレクタ電流を制御し、
前記第３トランジスタは、前記第２トランジスタのベース電極及びエミッタ電極にそれぞれ接続されるベース電極及びエミッタ電極を備え、前記増幅部の出力へ負帰還させる前記帰還電流としてのコレクタ電流を制御する請求項２に記載の定電圧回路。
【請求項４】
前記フィードバック経路は、前記第１トランジスタと共通の制御信号にしたがって、前記帰還電流を制御する第３トランジスタを備える請求項１に記載の定電圧回路。
【請求項５】
前記第１トランジスタは、前記差動部の出力と前記入力電圧にそれぞれ接続されるベース電極とエミッタ電極を備え、前記負荷へ出力するコレクタ電流を制御し、
前記第３トランジスタは、前記第１トランジスタのベース電極及びエミッタ電極にそれぞれ接続されるベース電極及びエミッタ電極を備え、前記帰還電流としてのコレクタ電流を制御する請求項４に記載の定電圧回路。
【請求項６】
前記フィードバック経路は、
前記入力電圧、前記負荷及び前記第１トランジスタに直列接続された抵抗と、
前記抵抗の両端に生じる電位差を検出して該電位差に応じた電流を前記少なくともいずか一方の出力へ加えるセンスアンプと、
を備える請求項１に記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧回路の位相補償技術に関する。
【背景技術】
【０００２】
定電圧直流電源回路として、電圧制御素子が負荷に直列に接続されるシリーズレギュレータが利用されている。シリーズレギュレータは、スイッチングレギュレータと比べて電源リプルやノイズが少なく、安定性が高いという利点を有している。図１は、シリーズレギュレータ回路の概略構成図である。
【０００３】
シリーズレギュレータ回路１００は、第１トランジスタＱ１と、抵抗Ｒ１及びＲ２の直列接続を備える分圧回路と、差動部１と、基準電圧生成部２と、増幅部３と、バイパスコンデンサＣ１と、位相補償コンデンサＣ２を備える。
【０００４】
第１トランジスタＱ１は、入力電圧ＶＩＮと負荷Ｌの間に直列に接続されて負荷Ｌに出力電圧ＶＯＵＴを供給する。第１トランジスタＱ１のエミッタ電極は負荷Ｌに接続され、第１トランジスタＱ１のコレクタ電極は入力電圧ＶＩＮに接続される。
【０００５】
出力電圧ＶＯＵＴを安定化するために、負荷ＬにはバイパスコンデンサＣ１が並列に接続される。抵抗Ｒ１及びＲ２の直列接続を備える分圧回路は、第１トランジスタＱ１の出力電圧ＶＯＵＴとグランドとの間に接続され、出力電圧ＶＯＵＴに比例する分圧電圧Ｖｄｖを生成する。
【０００６】
差動部１は、基準電圧生成部２が生成する基準電圧Ｖｒｅｆと分圧電圧Ｖｄｖを入力し、基準電圧Ｖｒｅｆと分圧電圧Ｖｄｖとの差に応じた差分電圧を増幅部３へ出力する。差動部１の出力と入力電圧ＶＩＮとの間には、位相補償コンデンサＣ２が接続される。
【０００７】
増幅器３の出力は、第１トランジスタＱ１のベース電極へ接続される。増幅器３は、差分電圧を増幅して第１トランジスタＱ１のベース電極へ入力する。
【０００８】
なお、下記特許文献１には、負荷の増大に対応して抵抗値が減少する可変抵抗部を有する増幅段を備えるシリーズレギュレータ電源回路が記載されている。このシリーズレギュレータ電源回路は、さらに位相補償解除手段であるＭＯＳスイッチを備えることにより重負荷時にゼロを生成して、軽負荷時と重負荷時共に最適な周波数特性を確保する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−３１８２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
シリーズレギュレータの位相補償をする際に伝達関数の周波数特性が考慮される。シリーズレギュレータ回路１００が位相補償コンデンサＣ２を備える場合、伝達関数は、負荷Ｌの抵抗及びバイパスコンデンサＣ１の容量で定まる第１ポールと、差動部１の出力インピーダンス及び位相補償コンデンサＣ２の容量で定まる第２ポールを有する。
【００１１】
負荷Ｌの抵抗の値をＲＬ及びバイパスコンデンサＣ１の容量の値をＣｏとするとき、第１ポールの周波数ｆｐ１は次式（１）によって与えられる。
ｆｐ１＝１／（２π×ＲＬ×Ｃｏ）        （１）
【００１２】
差動部１の出力インピーダンスの値をＺ、位相補償コンデンサＣ２の値をＣｐとするとき、第２ポールの周波数ｆｐ２は次式（２）によって与えられる。
ｆｐ２＝１／（２π×Ｚ×Ｃｐ）        （２）
【００１３】
シリーズレギュレータ回路１００が安定的に動作するためには、位相余裕が大きい方が望ましい。位相余裕は、ゲインがゼロに達する周波数においてポールによる位相シフト量が１８０度よりも何度小さいかによって定まる。
【００１４】
本発明は、シリーズレギュレータ回路の位相余裕を増大させることを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様による定電圧回路は、入力電圧と負荷の間に接続されて負荷に出力電圧を供給する第１トランジスタと、出力電圧に応じた電圧信号を出力する電圧検出部と、基準電圧と電圧信号との差に応じた差分電圧を出力する差動部と、差分電圧を増幅して第１トランジスタの制御電極へ入力する増幅部と、差動部及び増幅部の少なくともいずか一方の出力へ第１トランジスタの出力電流に応じた電流を負帰還させるフィードバック経路を備える。
【発明の効果】
【００１６】
本発明によれば、第１トランジスタの出力電流に応じた帰還電流を差動部及び増幅部の少なくとも一方の出力に負帰還させることにより、帰還電流が帰還した差動部及び／又は増幅部の出力インピーダンスを低減することができる。この結果、シリーズレギュレータ回路の利得が低減するため、シリーズレギュレータ回路の位相余裕を増大することが可能となる。
【００１７】
また、本発明によれば、上記帰還電流を差動部の出力に負帰還させることによって差動部の出力インピーダンスを低減することができる。その結果、第２ポールの周波数ｆｐ２を高周波側へ移動させ、シリーズレギュレータ回路の位相余裕を増大することが可能となる。
【００１８】
本発明では、差動部及び／又は増幅部の出力インピーダンスを低下させるために、第１トランジスタの出力電流に応じた帰還電流を負帰還させる。差動部及び／又は増幅部の出力インピーダンスを低下させる他の手法として、差動部や増幅部を構成する回路素子の定数を調整して出力インピーダンスを低下させることも考えられる。しかし、本発明によれば、回路素子の定数を調整する手法と比較して、出力インピーダンスの低下量を大きくすることが容易である。また、本発明によれば出力インピーダンスの調整が容易となるため、より高精度に出力インピーダンスの値を設定することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】シリーズレギュレータ回路の概略構成図である。
【図２】第１実施例によるシリーズレギュレータ回路の構成図である。
【図３】第２実施例によるシリーズレギュレータ回路の構成図である。
【図４】（Ａ）及び（Ｂ）は、ゲインの低減による位相余裕の増加を説明するボード線図である。
【図５】（Ａ）及び（Ｂ）は、出力インピーダンスの低減による位相余裕の増加を説明するボード図である。
【図６】第３実施例によるシリーズレギュレータ回路の構成図である。
【図７】第４実施例によるシリーズレギュレータ回路の構成図である。
【図８】第５実施例によるシリーズレギュレータ回路の構成図である。
【発明を実施するための形態】
【００２０】
以下、添付する図面を参照して本発明の実施例について説明する。図２は、第１実施例によるシリーズレギュレータ回路の構成図である。シリーズレギュレータ回路１０は、第１トランジスタＱ１と、差動部１と、基準電圧生成部２と、増幅部３と、電圧検出部４と、電流信号生成部５と、バイパスコンデンサＣ１と、位相補償コンデンサＣ２を備える。
【００２１】
第１トランジスタＱ１は、ＮＰＮ型のバイポーラトランジスタであって、エミッタ電極及びコレクタ電極が導通電極として、ベース電極が制御電極として使用される。第１トランジスタＱ１のコレクタ電極には入力電圧ＶＩＮが接続され、エミッタ電極には負荷Ｌが接続される。第１トランジスタＱ１は、負荷Ｌに出力電圧ＶＯＵＴおよび出力電流Ｉ１を出力する。
【００２２】
出力電圧ＶＯＵＴの値及び出力電流Ｉ１の値の位相は、ベース電極への印加電圧の値の位相と同相である。すなわち、ベース電極への印加電圧が大きくなるとき出力電圧ＶＯＵＴ及び出力電流Ｉ１は大きくなり、ベース電極への印加電圧が小さくなるとき出力電圧ＶＯＵＴ及び出力電流Ｉ１は小さくなる。
【００２３】
バイパスコンデンサＣ１は負荷Ｌに並列に接続される。電圧検出部４は、第１トランジスタＱ１の出力電圧ＶＯＵＴに応じた電圧信号Ｖ１を出力する。電圧検出部４は、例えば、出力電圧ＶＯＵＴとグランドとの間に接続される複数の抵抗の直列接続を有する分圧回路であってよい。
【００２４】
差動部１は、基準電圧Ｖｒｅｆを生成する基準電圧生成部２及び電圧検出部４の出力に接続される差動増幅器を備える。この差動増幅器の正入力及び負入力にはそれぞれ電圧信号Ｖ１と基準電圧Ｖｒｅｆが印加される。
【００２５】
差動部１の出力は、増幅部３の入力に接続される。差動部１は、基準電圧Ｖｒｅｆと電圧信号Ｖ１との差に応じた差分電圧Ｖ２を差動部３に出力する。基準電圧Ｖｒｅｆよりも分圧電圧Ｖ１が大きくなった場合には差分電圧Ｖ２が大きくなり、基準電圧Ｖｒｅｆよりも分圧電圧Ｖ１が小さくなった場合には差分電圧Ｖ２が小さくなる。位相補償コンデンサＣ２は、差動部１の出力と入力電圧ＶＩＮとの間に接続される。
【００２６】
増幅部３は、反転増幅器を備える。反転増幅器の入力は差動部１の出力に接続され、出力は第１トランジスタＱ１のベース電極へ接続される。増幅部３は、差動部１から出力される差分電圧Ｖ２を反転増幅して第１トランジスタＱ１のベース電極へ入力する。
【００２７】
したがって、基準電圧Ｖｒｅｆよりも分圧電圧Ｖ１が大きくなったとき、第１トランジスタＱ１のベース電極へ印加される電圧が小さくなり、出力電圧ＶＯＵＴが小さくなるように第１トランジスタＱ１が制御される。また、基準電圧Ｖｒｅｆよりも分圧電圧Ｖ１が小さくなったとき、第１トランジスタＱ１のベース電極へ印加される電圧が大きくなり、出力電圧ＶＯＵＴが大きくなるように第１トランジスタＱ１が制御される。
【００２８】
電流信号生成部５は、第１トランジスタＱ１の出力電流Ｉ１に応じた電流信号Ｉ２を生成する。電流信号生成部５によって生成された電流信号を、「帰還電流」と表記することがある。
【００２９】
後述するように、電流信号生成部５は、入力電圧ＶＩＮと第１トランジスタＱ１と負荷Ｌに対して直列接続されたシャント抵抗と、シャント抵抗による降下電圧を検出するセンスアンプにより実現されてよい。また、電流信号生成部５は、第１トランジスタＱ１と共通の制御信号によって制御されるトランジスタ素子により実現されてもよい。また、第１トランジスタＱ１を駆動するために増幅部３に設けられたトランジスタ素子と共通の制御信号によって制御されるトランジスタ素子で、電流信号生成部５を実現してもよい。
【００３０】
図２に示す実施例では、電流信号生成部５は、出力電流Ｉ１の位相と同相の帰還電流Ｉ２を生成してよい。電流信号生成部５は、線路６を経由して帰還電流Ｉ２を差動部１の出力線７へ入力する。なお、電流信号生成部５及び線路６は、特許請求の範囲に記載されたフィードバック経路の一例として挙げられる。
【００３１】
次に、差動部１の出力線７へ入力された帰還電流の作用について説明する。増幅部３は、差動部１の出力電圧Ｖ２を反転増幅する。このため、トランジスタＱ１のベース電極には出力電圧Ｖ２と反対の位相の信号が印加される。したがって、差動部１の出力電圧Ｖ２の変化の方向と、トランジスタＱ１の出力電流Ｉ１の変化の方向とが反対になる。
【００３２】
このため、出力電流Ｉ１の位相と同相の帰還電流Ｉ２を差動部１の出力に帰還させると、帰還電流Ｉ２は差動部１の出力電圧Ｖ２の変化を妨げる向きに作用する。したがって、帰還電流Ｉ２の帰還は負帰還となる。この結果、差動部１における出力電流変化に対する出力電圧Ｖ２の変化が低下し、差動部１の出力インピーダンスが小さくなる。
【００３３】
なお、他の実施例においては、図３に示すように、電流信号生成部５から出力される帰還電流を増幅部３の出力線８へ入力してもよい。図３は、第２実施例によるシリーズレギュレータ回路の構成図である。帰還電流を増幅部３の出力線８へ入力することにより、増幅部３の出力インピーダンスが低下する。
【００３４】
この場合に電流信号生成部５は、帰還電流が負帰還になるように、すなわち帰還電流の変化の方向が増幅部３の出力電圧の変化の方向と反対になるように帰還電流を生成する。電流信号生成部５は、トランジスタＱ１の出力電流Ｉ１の位相と逆相の帰還電流を生成する。
【００３５】
また、他の実施例では、差動部１の出力への帰還電流の負帰還と、増幅部３の出力への帰還電流の負帰還を組み合わせてもよい。
【００３６】
差動部１の出力インピーダンス及び／又は増幅部３の出力インピーダンスを低減することにより、シリーズレギュレータ回路１０のゲインが低減する。この結果、シリーズレギュレータ回路１０の位相余裕が増加する。図４の（Ａ）及び図４の（Ｂ）は、ゲインの低減による位相余裕の増加を説明するボード線図である。
【００３７】
図４の（Ａ）及び図４の（Ｂ）は、それぞれ第１ポールｆｐ１及び第２ポールｆｐ２を有するシリーズレギュレータのゲイン線図及び位相線図である。ゲイン線図において、点線及び実線は、それぞれゲインが低減されない場合及びゲインが低減された場合の特性を示す。
【００３８】
図４の（Ａ）及び図４の（Ｂ）の例では、ゲインが低減されない場合、周波数ｆａにてゲインがゼロになる前に位相シフト量が１８０度に達する。このため位相余裕はゼロである。一方で、ゲインが低減されると周波数ｆｂにてゲインがゼロになっても位相シフト量はまだ１８０度に達しない。このため、位相余裕Ｐｍが存在する。このように、ゲイン低減によってシリーズレギュレータの位相余裕が改善される。
【００３９】
次に、差動部１の出力インピーダンスの低減により位相余裕が増加する効果について説明する。差動部１と増幅部３との間に位相補償コンデンサＣ２が設けられた場合、シリーズレギュレータ回路１０の伝達関数は、上式（２）の周波数で与えられる第２ポールを有する。レギュレータの位相補償をする場合には、第１ポールと第２ポールの間隔ができるだけ広い方が望ましい。
【００４０】
位相補償コンデンサＣ２を集積回路（ＩＣ：Integrated Circuit）内に内蔵する場合には、位相補償コンデンサＣ２の容量には限界がある。このため、通常の場合には第２ポールは第１ポールよりも高周波側に発生する。
【００４１】
第１ポールの周波数は、バイパスコンデンサＣ１の容量と負荷Ｌの抵抗値によって定まる。このため、負荷が大きくなると第１ポールが高周波側に移動するため位相余裕を悪化させる。位相余裕を改善する方法としては、バイパスコンデンサＣ１の容量を大きくすることが考えられるが、バイパスコンデンサＣ１の大容量化はコスト増大の要因となる。
【００４２】
そこで本実施例では、出力インピーダンスの低減により位相余裕を増加する。上式（２）により差動部１のインピーダンスＺが低下すると、第２ポールの周波数が高くなる。第２ポールの周波数が高くなることによる位相余裕への影響を図５の（Ａ）及び（Ｂ）を参照して説明する。図５の（Ａ）及び図５の（Ｂ）は、出力インピーダンスの低減による位相余裕の増加を説明するボード図である。
【００４３】
図５の（Ａ）及び図５の（Ｂ）において、点線及び実線は、それぞれ出力インピーダンスが低減されない場合及び出力インピーダンスが低減された場合の特性を示す。また、ｆｐ１は第１ポールの周波数であり、ｆｐ２１は出力インピーダンスが低減されない場合の第２ポールの周波数であり、ｆｐ２２は出力インピーダンスが低減された場合の第２ポールの周波数である。出力インピーダンスが低減されたことにより、第２ポールの周波数は、ｆｐ２１からより高速のｆｐ２２へ移動している。
【００４４】
図５の（Ａ）及び図５の（Ｂ）の例では、出力インピーダンスが低減されない場合、周波数ｆａにてゲインがゼロになる前に位相シフト量が１８０度に達する。このため位相余裕はゼロである。一方で、出力インピーダンスが低減された状態では、周波数ｆｂにてゲインがゼロになるときに位相シフト量が１８０度に達していないため、位相余裕Ｐｍが存在する。このように、出力インピーダンス低減によってシリーズレギュレータの位相余裕が増加する。
【００４５】
続いて、シリーズレギュレータ回路の他の実施例について説明する。図６は、第３実施例によるシリーズレギュレータ回路の構成図である。シリーズレギュレータ回路１０は、第１トランジスタＱ１と、差動部１と、基準電圧生成部２と、増幅部３と、電圧検出部４と、電流信号生成部５と、バイパスコンデンサＣ１と、差動部１と増幅部３との間に設けられた位相補償コンデンサＣ２を備える。
【００４６】
第１トランジスタＱ１は、ＮＰＮ型のバイポーラトランジスタであって、エミッタ電極及びコレクタ電極が導通電極として、ベース電極が制御電極として使用される。第１トランジスタＱ１のコレクタ電極には入力電圧ＶＩＮが接続され、エミッタ電極には負荷Ｌが接続される。バイパスコンデンサＣ１は負荷Ｌに並列に接続される。
【００４７】
電圧検出部４は、抵抗Ｒ１及びＲ２の直列接続を有する分圧回路を備える。抵抗Ｒ１及びＲ２は、第１トランジスタＱ１の出力電圧ＶＯＵＴとグランドとの間に接続される。電圧検出部４は、第１トランジスタＱ１の出力電圧ＶＯＵＴを、抵抗Ｒ１及びＲ２の比で分圧した分圧電圧Ｖ１を出力する。
【００４８】
差動部１は、ＮＰＮ型トランジスタＱ２及びＱ３により形成される差動対と、トランジスタＱ２及びＱ３のエミッタ電極に共通接続された定電流源２０と、ＰＮＰ型トランジスタＱ４及びＱ５を含むカレントミラー回路と、を備える。また差動部１は、レベルシフト回路を形成する定電流源２１及びＰＮＰ型トランジスタＱ６の直列接続と、レベルシフト回路を形成する定電流源２２及びＰＮＰ型トランジスタＱ７の直列接続を備える。
【００４９】
トランジスタＱ４及びＱ５のエミッタ電極は入力電圧ＶＩＮに接続され、コレクタ電極はそれぞれトランジスタＱ２及びＱ３のコレクタ電極へ接続される。また、トランジスタＱ４及びＱ５のベース電極はトランジスタＱ５のコレクタ電極へ接続される。このようにトランジスタＱ４及びＱ５により形成されたカレントミラー回路は、トランジスタＱ２及びＱ３が形成する差動対に対して能動負荷として接続される。差動部１の出力線７はトランジスタＱ２のコレクタ電極から取り出される。
【００５０】
定電流源２１は、入力電圧ＶＩＮとトランジスタＱ６のエミッタ電極との間に接続され、トランジスタＱ６のコレクタ電極はグランドに接続される。定電流源２１及びトランジスタＱ６は、ベース電極に印加される基準電圧Ｖｒｅｆの電圧レベルをシフトするレベルシフト回路を形成する。トランジスタＱ６のエミッタ電極はトランジスタＱ２のベース電極に接続され、電圧レベルがシフトした後の基準電圧ＶｒｅｆがトランジスタＱ２のベース電極に入力される。
【００５１】
定電流源２２は、入力電圧ＶＩＮとトランジスタＱ７のエミッタ電極との間に接続され、トランジスタＱ７のコレクタ電極はグランドに接続される。定電流源２２及びトランジスタＱ７は、ベース電極に印加される分圧電圧Ｖ１の電圧レベルをシフトするレベルシフト回路を形成する。トランジスタＱ７のエミッタ電極はトランジスタＱ３のベース電極に接続され、電圧レベルがシフトした後の分圧電圧Ｖ１がトランジスタＱ３のベース電極に入力される。
【００５２】
差動対をなすトランジスタＱ２及びＱ３には、それぞれ基準電圧Ｖｒｅｆ及び分圧電圧Ｖ１が入力され、差動部１の出力線７からは基準電圧Ｖｒｅｆ及び分圧電圧Ｖ１の差に応じた差分電圧Ｖ２が出力される。
【００５３】
増幅部３は、レベルシフト回路を形成する定電流源２３及びＰＮＰ型トランジスタＱ８の直列接続と、ＰＮＰ型トランジスタである第２トランジスタＱ９と、抵抗Ｒ４を備える。
【００５４】
定電流源２３は、入力電圧ＶＩＮとトランジスタＱ８のエミッタ電極との間に接続され、トランジスタＱ８のコレクタ電極はグランドに接続される。また、トランジスタＱ８のベース電極は、差動部１の出力線７に接続される。定電流源２３及びトランジスタＱ８は、差動部１からの出力電流を増幅する目的で設けられる。トランジスタＱ８のエミッタ電極は第２トランジスタＱ９のベース電極に接続され、電圧レベルがシフトした後の差分電圧Ｖ２が第２トランジスタＱ９のベース電極に入力される。
【００５５】
ＰＮＰ型トランジスタである第２トランジスタＱ９の第１の導通電極であるエミッタ電極は、入力電圧ＶＩＮに接続される。第２の導通電極であるコレクタ電極と負荷Ｌの間には抵抗Ｒ４が接続され、抵抗Ｒ４には第２トランジスタＱ９のコレクタ電流が流れる。第２トランジスタＱ９のコレクタ電流の位相は、ベース電極に印加された差分電圧Ｖ２の位相と逆であるため、抵抗Ｒ４の両端には差分電圧Ｖ２の位相と反対の位相の電圧降下が現れる。
【００５６】
抵抗Ｒ４の両端には第１トランジスタＱ１のベース電極及びエミッタ電極に接続される。したがって、第１トランジスタＱ１の出力電圧ＶＯＵＴおよび出力電流Ｖ１は、第２トランジスタＱ９のコレクタ電流によって制御される。
【００５７】
基準電圧Ｖｒｅｆよりも分圧電圧Ｖ１が大きくなった場合には、差動部１の出力電圧Ｖ２が大きくなり、その結果第１トランジスタＱ１の出力電圧ＶＯＵＴおよび出力電流Ｖ１が小さくなる。また、基準電圧Ｖｒｅｆよりも分圧電圧Ｖ１が小さくなった場合には、差動部１の出力電圧Ｖ２が小さくなり、その結果第１トランジスタＱ１の出力電圧ＶＯＵＴおよび出力電流Ｖ１が大きくなる。
【００５８】
電流信号生成部５は、ＰＮＰ型トランジスタである第３トランジスタＱ１０と、抵抗Ｒ５を備える。第３トランジスタＱ１０のベース電極は、第２トランジスタＱ９のベース電極に接続され、第３トランジスタＱ１０のエミッタ電極は、抵抗Ｒ５を介して入力電圧ＶＩＮに接続される。すなわち、第３トランジスタＱ１０のエミッタ電極は、抵抗Ｒ５を介して第２トランジスタＱ９のエミッタ電極に接続される。
【００５９】
第３トランジスタＱ１０のコレクタ電流は、第２トランジスタＱ９のコレクタ電流と同相信号となる。第２トランジスタＱ９のコレクタ電流と第３トランジスタＱ１０のコレクタ電流の比は、第２トランジスタＱ９及び第３トランジスタＱ１０のＰＮ接合の接合面の面積と、抵抗Ｒ５によって設定することができる。第３トランジスタＱ１０のコレクタ電流は、例えば、第２トランジスタＱ９のコレクタ電流の１／２０００であってよい。
【００６０】
第３トランジスタＱ１０のコレクタ電極は、線路６を経由して、差動部１の出力線７に接続される。第２トランジスタＱ９のコレクタ電流と同位相の第３トランジスタＱ１０のコレクタ電流は、差分電圧Ｖ２と逆位相であるので、第３トランジスタＱ１０のコレクタ電流を差動部１の出力線７に入力するフィードバックは負帰還となる。したがって、上述の第１実施例と同様に差動部１の出力インピ−ダンスを低減することができる。この結果、シリーズレギュレータ回路１０のゲインが低減される。
【００６１】
本実施例によれば、シリーズレギュレータ回路１０のゲインが低減されシリーズレギュレータ回路１０の位相余裕が増加する。また、差動部１の出力インピ−ダンスの低減により第２ポールの周波数がより高速になり、シリーズレギュレータ回路１０の位相余裕が増加する。
【００６２】
本実施例によれば、差動部１の出力インピ−ダンスを低減するために、第１トランジスタの出力電流Ｉ１に応じた帰還電流を負帰還させる。差動部１の出力インピ−ダンスを低減する方法としては、差動部１を形成する回路素子の定数を変更することも考えられる。しかし、設計上の制約により回路素子の定数を変更して差動部１の出力インピ−ダンスを大きく低減することは実際には困難である。また、出力インピ−ダンスを所望の値に調整することも困難である。
【００６３】
本実施例によれば、帰還電流の大きさを任意に設定することが容易であり、このため回路素子の定数を変更する手法に比べて、出力インピ−ダンスの低減量を大きくすることができる。帰還電流の値により出力インピ−ダンスの値を調整することができるので、出力インピ−ダンスを所望の値に調整することも困難である。
【００６４】
続いて、シリーズレギュレータ回路の他の実施例について説明する。図７は、第４実施例によるシリーズレギュレータ回路の構成図である。図２に示す構成要素と同一の構成要素については同一の参照符号を付する。同一の参照符号が付された構成要素の動作は、特に説明しない限り同じである。
【００６５】
電流信号生成部５は、入力電圧ＶＩＮ、負荷Ｌ及び第１トランジスタＱ１に直列接続されたシャント抵抗Ｒ６と、シャント抵抗Ｒ６の両端に生じる電位差を検出して電位差に応じた電流を出力するセンスアンプ２４を備える。
【００６６】
本実施例では、シャント抵抗Ｒ６は、入力電圧ＶＩＮと第１トランジスタＱ１のコレクタ電極との間に接続される。センスアンプ２４は、シャント抵抗Ｒ６を流れる第１トランジスタＱ１のコレクタ電流に応じた信号を出力することで、第１トランジスタＱ１から負荷Ｌへ出力される出力電流Ｉ１に応じた電流信号を帰還電流として生成する。センスアンプ２４から出力される帰還電流は、線路６を経由して差動部１の出力線７へ入力される。
【００６７】
他の実施例では、シャント抵抗Ｒ６を、第１トランジスタＱ１のエミッタ電極と負荷Ｌとの間に接続してもよい。また、センスアンプ２４から出力される帰還電流の論理を反転させた後に、線路６を経由して増幅部３の出力線８へ入力してもよい。
【００６８】
本実施例によれば、第１トランジスタＱ１の出力電流の検出にセンスアンプを使用することにより、第２実施例に比べて帰還電流の精度を高くすることが可能となる。
【００６９】
続いて、シリーズレギュレータ回路の他の実施例について説明する。図８は、第５実施例によるシリーズレギュレータ回路の構成図である。シリーズレギュレータ回路１０は、第１トランジスタＱ１１と、差動部１と、基準電圧生成部２と、増幅部３と、電圧検出部４と、電流信号生成部５と、バイパスコンデンサＣ１と、差動部１と増幅部３との間に設けられた位相補償コンデンサＣ２を備える。
【００７０】
第１トランジスタＱ１１は、ＰＮＰ型のバイポーラトランジスタであって、エミッタ電極及びコレクタ電極が導通電極として、ベース電極が制御電極として使用される。第１トランジスタＱ１１のエミッタ電極は入力電圧ＶＩＮに接続され、コレクタ電極には負荷Ｌが接続される。第１トランジスタＱ１１のベース電極に印加される制御電圧の位相と出力電圧ＶＯＵＴの位相は反対になる。
【００７１】
バイパスコンデンサＣ１は負荷Ｌに並列に接続される。電圧検出部４は、抵抗Ｒ１及びＲ２の直列接続を有する分圧回路を備える。抵抗Ｒ１及びＲ２は、第１トランジスタＱ１の出力電圧ＶＯＵＴとグランドとの間に接続される。電圧検出部４は、出力電圧ＶＯＵＴの分圧電圧Ｖ１を出力する。
【００７２】
差動部１は、差動増幅器を有する。差動増幅器は、基準電圧Ｖｒｅｆを生成する基準電圧生成部２及び電圧検出部４の出力に接続され、基準電圧Ｖｒｅｆと電圧信号Ｖ１とを入力する。差動増幅器の正入力及び負入力にはそれぞれ基準電圧Ｖｒｅｆと電圧信号Ｖ１が印加される。
【００７３】
差動部１の出力は、増幅部３の入力に接続される。差動部１は、基準電圧Ｖｒｅｆと電圧信号Ｖ１との差に応じた差分電圧Ｖ２を差動部３に出力する。基準電圧Ｖｒｅｆよりも分圧電圧Ｖ１が大きくなった場合には差分電圧Ｖ２が小さくなり、基準電圧Ｖｒｅｆよりも分圧電圧Ｖ１が小さくなった場合には差分電圧Ｖ２が大きくなる。位相補償コンデンサＣ２は、差動部１の出力と入力電圧ＶＩＮとの間に接続される。
【００７４】
増幅部３は、第２トランジスタＱ１９と、入力電圧ＶＩＮと第２トランジスタＱ１９との間に接続される定電流源２５とを備える。第２トランジスタＱ１９は、ＮＰＮ型バイポーラトランジスタであり、ベース電極に差動部１の出力が接続される。エミッタ電極はグランドに接続され、コレクタ電極が定電流源２５に接続される。増幅部３の出力線８は、第２トランジスタＱ１９のコレクタ電極から取り出され、第１トランジスタＱ１１のベース電極へ接続される。第２トランジスタＱ１９の出力電圧の位相は、元の差動電圧Ｖ２の位相と反対となる。
【００７５】
したがって、基準電圧Ｖｒｅｆよりも分圧電圧Ｖ１が大きくなったとき、第１トランジスタＱ１１のベース電極へ印加される電圧が大きくなり、出力電圧ＶＯＵＴはより小さくなるように制御される。また、基準電圧Ｖｒｅｆよりも分圧電圧Ｖ１が小さくなったとき、第１トランジスタＱ１のベース電極へ印加される電圧が小さくなり、出力電圧ＶＯＵＴはより大きくなるように制御される。
【００７６】
電流信号生成部５は、ＰＮＰ型トランジスタである第３トランジスタＱ２０と、抵抗Ｒ１５を備える。第３トランジスタＱ２０のベース電極は、第１トランジスタＱ１１のベース電極に接続され、第３トランジスタＱ２０のエミッタ電極は、抵抗Ｒ１５を介して入力電圧ＶＩＮに接続される。すなわち、第３トランジスタＱ２０のエミッタ電極は、抵抗Ｒ１５を介して第１トランジスタＱ１１のエミッタ電極に接続される。
【００７７】
この結果、第３トランジスタＱ２０のコレクタ電流は、第１トランジスタＱ１１のコレクタ電流と同相信号となる。第１トランジスタＱ１１のコレクタ電流と第３トランジスタＱ２０のコレクタ電流の比は、第１トランジスタＱ１１及び第３トランジスタＱ２０のＰＮ接合の接合面の面積と、抵抗Ｒ１５によって設定される。
【００７８】
第３トランジスタＱ２０のコレクタ電極は、増幅部３の出力線８が接続される第２トランジスタＱ１９のコレクタ電極に接続される。第３トランジスタＱ２０のコレクタ電流は、第２トランジスタＱ１９のコレクタ電極の電位と逆位相であるので、第３トランジスタＱ２０のコレクタ電流のフィードバックは負帰還となる。したがって、増幅部３の出力インピ−ダンスが低減され、シリーズレギュレータ回路１０のゲインが低減される。
【００７９】
本実施例によれば、負荷に直列接続される第１トランジスタ１１と共通の制御信号で制御される他のトランジスタを用いて、増幅部３の出力インピ−ダンスを低減する帰還電流を生成するために使用する第１トランジスタ１１に流れる電流を検出することができる。
【００８０】
他の実施例では、負荷に直列接続される出力トランジスタと共通の制御信号で制御される他のトランジスタを用いて出力トランジスタに流れる電流を検出し、出力トランジスタに流れる電流に応じた帰還電流を、増幅部１の出力に負帰還させてもよい。
【００８１】
例えば、図８に示す回路構成において、分圧電圧Ｖ１及び基準電圧Ｖｒｅｆを差動部１の正入力及び負入力にするとともに、第２トランジスタＱ１９としてＰＮＰ型バイポーラトランジスタを使用する。そして、第３トランジスタＱ２０のコレクタ電流を差動部１の出力線に帰還してよい。
【符号の説明】
【００８２】
１    差動部
３    増幅部
４    電圧検出部
５    電流信号生成部
１０    シリーズレギュレータ回路
Ｃ１    バイパスコンデンサ
Ｃ２    位相補償コンデンサ
Ｌ    負荷
Ｑ１    第１トランジスタ
【図１】
0005697382.tif 000002
【図２】
0005697382.tif 000003
【図３】
0005697382.tif 000004
【図４】
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【図５】
0005697382.tif 000006
【図６】
0005697382.tif 000007
【図７】
0005697382.tif 000008
【図８】
0005697382.tif 000009