(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（３０）と、前記ドリフト層（３０）の上に形成された第２導電型のチャネル層（３１）と、を含む半導体基板（３２）を備え、
前記半導体基板（３２）のうち前記チャネル層（３１）側の一面（３３）とは反対側の他面（３４）側に、第２導電型のコレクタ層（５３）と第１導電型のカソード層（５４）とが同じ階層に形成されており、
前記半導体基板（３２）の前記一面（３３）側において、ＩＧＢＴ素子が形成された領域が表面ＩＧＢＴ専用領域（１０）とされると共に、ダイオード素子が形成された領域が表面ダイオード専用領域（２０）とされ、前記表面ＩＧＢＴ専用領域（１０）と前記表面ダイオード専用領域（２０）とが交互に繰り返し配置され、前記半導体基板（３２）において前記表面ＩＧＢＴ専用領域（１０）と前記表面ダイオード専用領域（２０）との外周領域が周辺部（２５）とされており、
前記表面ＩＧＢＴ専用領域（１０）は、
前記チャネル層（３１）を貫通して前記ドリフト層（３０）に達すると共に、前記表面ＩＧＢＴ専用領域（１０）と前記表面ダイオード専用領域（２０）とが繰り返し交互に配置された繰り返し方向とは垂直方向に延設されたトレンチ（３５）と、
前記トレンチ（３５）の表面に形成されたゲート絶縁膜（３６）と、
前記トレンチ（３５）内において、前記ゲート絶縁膜（３６）の上に形成されたゲート電極（３７）と、
前記チャネル層（３１）の表層部に形成され、当該チャネル層（３１）内において前記トレンチ（３５）の側面に接するように形成された第１導電型のエミッタ領域（３９）と、を備え、
さらに、前記半導体基板（３２）のうちの前記周辺部（２５）には、前記トレンチ（３５）よりも深い第２導電型の外周不純物領域（５６）が形成された半導体装置であって、
前記半導体基板（３２）の一面（３３）に平行な面方向において、前記エミッタ領域（３９）のうち前記トレンチ（３５）の延設方向の端部を終端部（３９ａ）とすると共に、当該終端部（３９ａ）を基準とした距離をａとすると、
前記第２導電型のコレクタ層（５３）は、少なくとも、前記表面ＩＧＢＴ専用領域（１０）に対応する位置と、前記エミッタ領域（３９）の終端部（３９ａ）を囲む該終端部（３９ａ）から距離ａの範囲内に対応する位置と、にそれぞれ設けられており、
前記一面（３３）において前記トレンチ（３５）の延設方向における前記外周不純物領域（５６）のうちの前記表面ダイオード専用領域（２０）側の端部（５６ａ）から前記第１導電型のカソード層（５４）までの距離をｂとし、前記周辺部（２５）における前記ドリフト層（３０）の深さをｃとすると、ａ＞ｃ、かつ、ｂ＜１．５×ｃの条件を満たすように、前記第２導電型のコレクタ層（５３）および前記第１導電型のカソード層（５４）がレイアウトされていることを特徴とする半導体装置。
【請求項２】
前記第２導電型のコレクタ層（５３）が前記トレンチ（３５）の延設方向における前記周辺部（２５）にそれぞれ設けられていることにより前記第１導電型のカソード層（５４）は四角形状にレイアウトされていると共に、前記第２導電型のコレクタ層（５３）が前記エミッタ領域（３９）の終端部（３９ａ）から前記距離ａを半径とする円形状に設けられていることにより当該四角形状の角部が窪んだ形状にレイアウトされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２導電型のコレクタ層（５３）は、前記トレンチ（３５）の延設方向に垂直な方向の幅が、前記トレンチ（３５）の延設方向において前記表面ＩＧＢＴ専用領域（１０）の内側方向における前記エミッタ領域（３９）の終端部（３９ａ）からの距離が前記距離ａ以上となる範囲では前記表面ＩＧＢＴ専用領域（１０）と同じ幅でレイアウトされていると共に、前記トレンチ（３５）の延設方向において前記エミッタ領域（３９）の終端部（３９ａ）からの距離が前記距離ａ以内の範囲では前記終端部（３９ａ）のうち前記トレンチ（３５）の延設方向に垂直な方向の端を基準として前記距離ａを半径とする円形状に変化した幅でレイアウトされており、
前記第１導電型のカソード層（５４）は、前記第２導電型のコレクタ層（５３）が設けられた領域を除いた領域の全体にレイアウトされていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２導電型のコレクタ層（５３）は、前記トレンチ（３５）の延設方向に垂直な方向の幅が、前記トレンチ（３５）の延設方向において前記表面ＩＧＢＴ専用領域（１０）の内側方向における前記エミッタ領域（３９）の終端部（３９ａ）からの距離が前記距離ａ以上となる範囲では前記表面ＩＧＢＴ専用領域（１０）と同じ幅でレイアウトされ、前記トレンチ（３５）の延設方向において前記エミッタ領域（３９）の終端部（３９ａ）の距離が前記距離ａ以内の範囲では前記終端部（３９ａ）のうち前記トレンチ（３５）の延設方向に垂直な方向の端を基準として前記距離ａを半径とする円形状に広がるようにレイアウトされ、前記トレンチ（３５）の延設方向において前記エミッタ領域（３９）の終端部（３９ａ）から前記周辺部（２５）側の範囲では前記表面ＩＧＢＴ専用領域（１０）の両側がそれぞれ前記距離ａだけ広がった幅でレイアウトされており、
前記第１導電型のカソード層（５４）は、前記第２導電型のコレクタ層（５３）が設けられた領域を除いた領域の全体にレイアウトされていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２導電型のコレクタ層（５３）が前記トレンチ（３５）の延設方向における前記周辺部（２５）にそれぞれ設けられていることにより前記第１導電型のカソード層（５４）は四角形状にレイアウトされていると共に、前記第１導電型のカソード層（５４）のうち前記トレンチ（３５）の延設方向における端部は前記エミッタ領域（３９）の終端部（３９ａ）の位置から前記距離ａだけ前記表面ＩＧＢＴ専用領域（１０）における前記トレンチ（３５）の延設方向の内側方向に位置するようにレイアウトされていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型の半導体装置に関する。
【背景技術】
【０００２】
従来より、ＩＧＢＴ（Insulated Gate Bipolar Transistor）領域とダイオード（Free Wheeling Diode）領域とが同じ半導体基板に形成された半導体装置が、例えば特許文献１で提案されている。
【０００３】
この特許文献１では、ダイオード形成部の裏面構造はＮ型カソード領域が形成され、ＩＧＢＴ形成部および周辺部の裏面構造はＰ＋型コレクタ領域が形成された構造になっている。このように、周辺部にカソードＮ型領域を設けていないので、周辺部からダイオード形成部への少数キャリアの注入を少なくすることができ、リカバリ耐量が向上する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２２７８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、ＩＧＢＴ形成部のエミッタ終端部近傍にダイオード形成部のＮ型カソード領域が存在しているので、ＩＧＢＴ素子の終端部にリカバリ電流が流れ込む。これにより、ダイオード形成部のＮ型カソード領域、ＩＧＢＴ素子のＰ型ボディ領域、ＩＧＢＴ素子のＮ型エミッタ領域の寄生ＮＰＮトランジスタ作動によってＩＧＢＴ素子の終端部が破壊するという問題があった。
【０００６】
そこで、ダイオード形成部のＮ型カソード領域をＩＧＢＴ素子のエミッタ終端部から離すために周辺部から離すことが考えられる。しかし、ダイオード形成部のＮ型カソード領域が周辺部から離れることによってダイオード小電流作動時に期待する周辺部からの小数キャリアの注入が無くなるので、ダイオードのスナップバックを引き起こしてしまい、ダイオードが動作しなくなってしまう。
【０００７】
本発明は上記点に鑑み、ＩＧＢＴ終端部でのリカバリ破壊を防ぎ、ダイオードのスナップバックを抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（３０）と、ドリフト層（３０）の上に形成された第２導電型のチャネル層（３１）と、を含む半導体基板（３２）を備え、半導体基板（３２）のうちチャネル層（３１）側の一面（３３）とは反対側の他面（３４）側に、第２導電型のコレクタ層（５３）と第１導電型のカソード層（５４）とが同じ階層に形成されている。
【０００９】
また、半導体基板（３２）の一面（３３）側において、ＩＧＢＴ素子が形成された領域が表面ＩＧＢＴ専用領域（１０）とされ、ダイオード素子が形成された領域が表面ダイオード専用領域（２０）とされ、表面ＩＧＢＴ専用領域（１０）と表面ダイオード専用領域（２０）とが交互に繰り返し配置され、半導体基板（３２）において表面ＩＧＢＴ専用領域（１０）と表面ダイオード専用領域（２０）との外周領域が周辺部（２５）とされている。
【００１０】
また、表面ＩＧＢＴ専用領域（１０）は、チャネル層（３１）を貫通してドリフト層（３０）に達すると共に、表面ＩＧＢＴ専用領域（１０）と表面ダイオード専用領域（２０）とが繰り返し交互に配置された繰り返し方向とは垂直方向に延設されたトレンチ（３５）と、トレンチ（３５）の表面に形成されたゲート絶縁膜（３６）と、トレンチ（３５）内において、ゲート絶縁膜（３６）の上に形成されたゲート電極（３７）と、チャネル層（３１）の表層部に形成され、当該チャネル層（３１）内においてトレンチ（３５）の側面に接するように形成された第１導電型のエミッタ領域（３９）と、を備えている。さらに、半導体基板（３２）のうちの周辺部（２５）には、トレンチ（３５）よりも深い第２導電型の外周不純物領域（５６）が形成されている。
【００１１】
そして、半導体基板（３２）の一面（３３）に平行な面方向において、エミッタ領域（３９）のうちトレンチ（３５）の延設方向の端部を終端部（３９ａ）とすると共に、当該終端部（３９ａ）を基準とした距離をａとすると、第２導電型のコレクタ層（５３）は、少なくとも、表面ＩＧＢＴ専用領域（１０）に対応する位置と、エミッタ領域（３９）の終端部（３９ａ）を囲む該終端部（３９ａ）から距離ａの範囲内に対応する位置と、にそれぞれ設けられていることを特徴とする。
【００１２】
このように、エミッタ領域（３９）の終端部（３９ａ）から距離ａの範囲内にも第２導電型のコレクタ層（５３）が設けられているので、この距離ａの範囲に位置するコレクタ層（５３）によってダイオード動作時においてエミッタ領域（３９）の終端部（３９ａ）の直下付近の少数キャリアを抑えることができる。このため、リカバリ時にエミッタ領域（３９）の終端部（３９ａ）への少数キャリアの流入を防ぐことができ、ひいてはリカバリ破壊を防止することができる。また、ダイオード小電流作動時に周辺部（２５）の外周不純物領域（５６）からの少数キャリア注入を促進することができ、ダイオードのスナップバックを抑制することができる。したがって、リカバリ破壊を防止し、かつ、ダイオードのスナップバックを抑制することができる。
さらに、一面（３３）においてトレンチ（３５）の延設方向における外周不純物領域（５６）のうちの表面ダイオード専用領域（２０）側の端部（５６ａ）から第１導電型のカソード層（５４）までの距離をｂとし、周辺部（２５）におけるドリフト層（３０）の深さをｃとすると、ａ＞ｃ、かつ、ｂ＜１．５×ｃの条件を満たすように、第２導電型のコレクタ層（５３）および第１導電型のカソード層（５４）がレイアウトされていることを特徴とする。このように各距離を規定すると共に条件を満たすように各距離を設定することで、確実にリカバリ破壊を防止し、かつ、ダイオードのスナップバックを抑制することができる（図３参照）。
【００１３】
請求項２に記載の発明のように、第２導電型のコレクタ層（５３）がトレンチ（３５）の延設方向における表面ＩＧＢＴ専用領域（１０）および表面ダイオード専用領域（２０）の周辺部（２５）にそれぞれ設けられていることにより第１導電型のカソード層（５４）は四角形状にレイアウトされていると共に、第２導電型のコレクタ層（５３）がエミッタ領域（３９）の終端部（３９ａ）から距離ａを半径とする円形状に設けられていることにより当該四角形状の角部が窪んだ形状にレイアウトされていても良い。
【００１４】
請求項３に記載の発明のように、第２導電型のコレクタ層（５３）は、トレンチ（３５）の延設方向に垂直な方向の幅が、トレンチ（３５）の延設方向において表面ＩＧＢＴ専用領域（１０）の内側方向におけるエミッタ領域（３９）の終端部（３９ａ）からの距離が距離ａ以上となる範囲では表面ＩＧＢＴ専用領域（１０）と同じ幅でレイアウトされていると共に、終端部（３９ａ）からの距離が距離ａ以内の範囲では終端部（３９ａ）のうち前記トレンチ（３５）の延設方向に垂直な方向の端を基準として距離ａを半径とする円形状に変化した幅でレイアウトされており、第１導電型のカソード層（５４）は、第２導電型のコレクタ層（５３）が設けられた領域を除いた領域の全体にレイアウトされていても良い。
【００１５】
請求項４に記載の発明のように、第２導電型のコレクタ層（５３）は、トレンチ（３５）の延設方向に垂直な方向の幅が、トレンチ（３５）の延設方向において表面ＩＧＢＴ専用領域（１０）の内側方向におけるエミッタ領域（３９）の終端部（３９ａ）からの距離が距離ａ以上となる範囲では表面ＩＧＢＴ専用領域（１０）と同じ幅でレイアウトされ、トレンチ（３５）の延設方向においてエミッタ領域（３９）の終端部（３９ａ）の距離が距離ａ以内の範囲では終端部（３９ａ）のうちトレンチ（３５）の延設方向に垂直な方向の端を基準として距離ａを半径とする円形状に広がるようにレイアウトされ、トレンチ（３５）の延設方向においてエミッタ領域（３９）の終端部（３９ａ）から周辺部（２５）側の範囲では表面ＩＧＢＴ専用領域（１０）の両側がそれぞれ距離ａだけ広がった幅でレイアウトされており、第１導電型のカソード層（５４）は、第２導電型のコレクタ層（５３）が設けられた領域を除いた領域の全体にレイアウトされていても良い。
【００１６】
請求項５に記載の発明のように、第２導電型のコレクタ層（５３）がトレンチ（３５）の延設方向における表面ＩＧＢＴ専用領域（１０）および表面ダイオード専用領域（２０）の周辺部（２５）にそれぞれ設けられていることにより第１導電型のカソード層（５４）は四角形状にレイアウトされていると共に、第１導電型のカソード層（５４）のうちトレンチ（３５）の延設方向における端部はエミッタ領域（３９）の終端部（３９ａ）の位置から距離ａだけ表面ＩＧＢＴ専用領域（１０）におけるトレンチ（３５）の延設方向の内側方向に位置するようにレイアウトされていても良い。
【００１８】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係る半導体装置の平面図である。
【図２】図１のＡ−Ｂ−Ｃ−Ｄ断面図である。
【図３】（ａ）はａ／ｃとリカバリ耐破壊電流（Ａ）との相関関係を示した図であり、（ｂ）はｂ／ｃとスナップバック電圧（Ｖ）との相関関係を示した図である。
【図４】本発明の第２実施形態に係る半導体装置の平面図である。
【図５】本発明の第３実施形態に係る半導体装置の平面図である。
【図６】本発明の第４実施形態に係る半導体装置の平面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ−型、Ｎ＋型、Ｎ＋＋型は本発明の第１導電型に対応し、Ｐ型、Ｐ＋型、Ｐ＋＋型は本発明の第２導電型に対応している。
【００２１】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。
【００２２】
図１は、本実施形態に係る半導体装置の平面図である。また、図２は、図１のＡ−Ｂ−Ｃ−Ｄ断面図である。以下、図１および図２を参照して半導体装置の構成について説明する。
【００２３】
図１および図２に示されるように、半導体装置は、表面ＩＧＢＴ専用領域１０、この表面ＩＧＢＴ専用領域１０に隣接する表面ダイオード専用領域２０と、が交互に繰り返し配置されたＲＣ−ＩＧＢＴである。表面ＩＧＢＴ専用領域１０は多数のＩＧＢＴ素子が形成された領域であり、表面ダイオード専用領域２０はダイオード素子が形成された領域である。本実施形態では、表面ＩＧＢＴ専用領域１０と表面ダイオード専用領域２０とが交互に繰り返された方向を繰り返し方向とする。
【００２４】
これら表面ＩＧＢＴ専用領域１０および表面ダイオード専用領域２０は、図２に示されるように、Ｎ−型のドリフト層３０と、ドリフト層３０の表層部に形成されたＰ型のチャネル層３１と、を含む半導体基板３２を備えている。本実施形態では、ドリフト層３０の表面を半導体基板３２の一面３３とし、裏面を他面３４とする。ドリフト層３０としてはＮ−型のシリコンウェハが用いられ、このシリコンウェハの表層部にＰ型のチャネル層３１が例えば熱拡散で形成される。
【００２５】
このような半導体基板３２に対して、表面ＩＧＢＴ専用領域１０には、チャネル層３１を貫通してドリフト層３０まで達するように複数個のトレンチ３５が形成されている。各トレンチ３５は、半導体基板３２の一面３３に平行な面方向のうち一方向を長手方向とし、この長手方向に沿って延設されている。ここで、トレンチ３５の長手方向（延設方向）とは繰り返し方向に対して垂直方向である。そして、トレンチ３５は例えば複数個等間隔に平行に形成されている。
【００２６】
各トレンチ３５の内壁には、各トレンチ３５の内壁表面を覆うようにゲート絶縁膜３６が形成されている。各トレンチ３５のうち表面ＩＧＢＴ専用領域１０に形成されたトレンチ３５のゲート絶縁膜３６の上にはポリシリコン等のゲート電極３７が埋め込まれている。これにより、トレンチゲート構造が構成されている。一方、各トレンチ３５のうち表面ダイオード専用領域２０に形成されたトレンチ３５のゲート絶縁膜３６の上にはポリシリコン等のトレンチ電極３８が埋め込まれている。これらゲート電極３７およびトレンチ電極３８はトレンチ３５の延設方向に沿ってそれぞれ形成されている。
【００２７】
トレンチ３５は例えばフォトリソグラフィ・エッチング工程により形成され、ゲート絶縁膜３６は熱酸化やＣＶＤ法等で形成される。また、ゲート電極３７およびトレンチ電極３８はＣＶＤ法等でトレンチ３５内に埋め込まれる。
【００２８】
表面ＩＧＢＴ専用領域１０では、チャネル層３１はチャネル領域を構成している。そして、チャネル領域であるチャネル層３１の表層部にＮ＋型のエミッタ領域３９が形成されている。このエミッタ領域３９が設けられた部分が表面ＩＧＢＴ専用領域１０における活性領域である。また、当該チャネル層３１の表層部に、エミッタ領域３９に挟まれるようにＰ＋型の第１コンタクト領域４０が形成されている。
【００２９】
なお、「活性領域」とは、図１に示されるようにエミッタ領域３９が形成された領域を含んだ領域であって、ＩＧＢＴ素子として機能する領域を指す。もちろん、エミッタ領域３９が形成されたその領域のみを意味するのではない。
【００３０】
Ｎ＋型のエミッタ領域３９は、Ｎ−型のドリフト層３０よりも高不純物濃度で構成され、チャネル層３１内において終端しており、かつ、当該チャネル層３１内においてトレンチ３５の側面に接するように形成されている。一方、Ｐ＋型の第１コンタクト領域４０は、Ｐ＋型のチャネル層３１よりも高不純物濃度で構成され、エミッタ領域３９と同様に、チャネル層３１内において終端している。
【００３１】
具体的には、図１に示されるように、エミッタ領域３９は繰り返し方向に沿ってトレンチ３５間の領域に形成されていると共に、トレンチ３５の延設方向に等間隔に複数形成されている。また、第１コンタクト領域４０は、２つのトレンチ３５に挟まれてトレンチ３５の延設方向に沿って棒状に延設されている。これらエミッタ領域３９および第１コンタクト領域４０はそれぞれ専用のマスクが用いられてイオン注入により形成される。
【００３２】
さらに、図２に示されるように、チャネル層３１の上にはＰＳＧ等の層間絶縁膜４１がゲート電極３７上を含むように形成されていると共に、層間絶縁膜４１は第１コンタクト領域４０に沿って開口した第１コンタクトホール４２を有している。上述のように、第１コンタクト領域４０はトレンチ３５の延設方向に沿って形成されているので、第１コンタクトホール４２もトレンチ３５の延設方向に沿って形成されている。これにより、Ｎ＋型のエミッタ領域３９の一部およびＰ＋型の第１コンタクト領域４０が第１コンタクトホール４２から露出している。
【００３３】
また、図１に示されるように、層間絶縁膜４１で覆われたゲート電極３７のうちトレンチ３５の延設方向における端部がゲート引き出し電極４３に覆われている。このゲート引き出し電極４３は、表面ＩＧＢＴ専用領域１０および表面ダイオード専用領域２０の周辺部２５に設けられた電極であり、表面ＩＧＢＴ専用領域１０に対応した部分がトレンチ３５側に突出することでトレンチ３５の延設方向における端部を覆っていると共にゲート電極３７に接触している。
【００３４】
ここで、周辺部２５は、半導体基板３２において表面ＩＧＢＴ専用領域１０と表面ダイオード専用領域２０との外周領域である。すなわち、周辺部２５は表面ＩＧＢＴ専用領域１０と表面ダイオード専用領域２０とが交互に繰り返された領域を囲むように位置している。
【００３５】
上記の層間絶縁膜４１やゲート引き出し電極４３は、例えばフォトリソグラフィ・エッチング工程により形成される。ゲート引き出し電極４３としてはＡｌ等の金属やポリシリコン等が採用される。
【００３６】
そして、図２に示されるように、ゲート引き出し電極４３の上に絶縁層４４およびゲート上部電極４５が順に形成されており、絶縁層４４に設けられたコンタクトホール４６を介してゲート引き出し電極４３とゲート上部電極４５とが電気的に接続されている。これにより、ゲート電極３７はゲート引き出し電極４３を介してゲート上部電極４５に電気的に接続されている。なお、ゲート上部電極４５は例えばフォトリソグラフィ・エッチング手法によりＡｌ等がパターニングされることで形成される。
【００３７】
一方、表面ダイオード専用領域２０では、表面ダイオード専用領域２０におけるチャネル層３１の表層部にＰ＋型の第２コンタクト領域４７が形成されている。この第２コンタクト領域４７の不純物濃度は、表面ＩＧＢＴ専用領域１０の第１コンタクト領域４０の不純物濃度とは異なる濃度になっている。つまり、第２コンタクト領域４７はダイオード特性に最適な不純物濃度に設定されている。
【００３８】
また、表面ダイオード専用領域２０では、トレンチ電極３８を覆うように表面ダイオード専用領域２０の全域に上記の層間絶縁膜４１が形成されている。この層間絶縁膜４１は第２コンタクト領域４７に沿って開口した第２コンタクトホール４８を有している。このような第２コンタクト領域４７は、専用のマスクが用いられてイオン注入により形成される。
【００３９】
そして、表面ＩＧＢＴ専用領域１０および表面ダイオード専用領域２０の両領域において半導体基板３２のチャネル層３１側にエミッタ電極４９が形成されている。具体的には、表面ＩＧＢＴ専用領域１０では、層間絶縁膜４１に設けられた第１コンタクトホール４２にエミッタ電極４９が埋め込まれてエミッタ電極４９とエミッタ領域３９および第１コンタクト領域４０とが電気的に接続されている。また、表面ダイオード専用領域２０では、層間絶縁膜４１に設けられた第２コンタクトホール４８にエミッタ電極４９が埋め込まれてエミッタ電極４９と第２コンタクト領域４７と電気的に接続されている。このようなエミッタ電極４９は、例えばフォトリソグラフィ・エッチング手法によりＡｌ等がパターニングされることで形成される。
【００４０】
さらに、図１に示されるように、表面ダイオード専用領域２０では、トレンチ３５の延設方向の端部を覆うようにトレンチ引き出し電極５０が形成されている。このトレンチ引き出し電極５０は、トレンチ電極３８のうちトレンチ３５の延設方向の端部の上に形成されると共にトレンチ電極３８に電気的に接続されている。なお、トレンチ引き出し電極５０は例えばフォトリソグラフィ・エッチング手法によりＡｌやポリシリコン等がパターニングされることで形成される。
【００４１】
さらに、トレンチ引き出し電極５０の上に絶縁層４４およびエミッタ電極４９が順に形成されており、絶縁層４４に設けられたコンタクトホール５１を介してトレンチ引き出し電極５０とエミッタ電極４９とが電気的に接続されている。これにより、トレンチ電極３８はトレンチ引き出し電極５０を介してエミッタ電極４９に電気的に接続されている。このため、表面ダイオード専用領域２０に形成されたトレンチ電極３８はエミッタ接地されている。
【００４２】
また、表面ＩＧＢＴ専用領域１０および表面ダイオード専用領域２０の全域において、半導体基板３２の他面３４にＮ＋型のフィールドストップ層５２が形成されている。そして、フィールドストップ層５２のうち、少なくとも、表面ＩＧＢＴ専用領域１０の活性領域の上にＰ＋＋型のコレクタ層５３が形成されている。当該コレクタ層５３のレイアウトについては後で説明するが、本実施形態では周辺部２５に対応する領域にもコレクタ層５３が形成されている。一方、表面ダイオード専用領域２０の領域の上にはＮ＋＋型のカソード層５４が形成されている。コレクタ層５３およびカソード層５４は同じ階層に形成され、これらコレクタ層５３およびカソード層５４の上にＡｌ等のコレクタ電極５５が形成されている。
【００４３】
なお、半導体基板３２の一面３３側において、Ｐ＋＋型のコレクタ層５３の領域のうちＩＧＢＴ素子の一部として機能する領域が上述の表面ＩＧＢＴ専用領域１０であり、Ｎ＋＋型のカソード層５４の領域のうちダイオード素子の一部として機能する領域が上述の表面ダイオード専用領域２０である。
【００４４】
フィールドストップ層５２は例えばシリコンウェハの裏面に形成され、コレクタ電極５５は例えばスパッタリングの方法により形成される。なお、各構成要素が形成されたウェハがダイシングカットされることで半導体装置としての半導体チップが得られる。
【００４５】
上記構造において、トレンチ３５の延設方向における表面ＩＧＢＴ専用領域１０および表面ダイオード専用領域２０の周辺部２５に高濃度のＰ型の外周不純物領域５６が形成されている。この外周不純物領域５６は、専用のマスクが用いられてイオン注入によりトレンチ３５よりも深く形成されている。図１に示されるように、チャネル層３１と外周不純物領域５６とは、トレンチ３５の延設方向でオーバーラップしている。これにより、チャネル層３１によって形成される空乏層と外周不純物領域５６によって形成される空乏層とが滑らかに接続される。外周不純物領域５６のうち第１コンタクトホール４２および第２コンタクトホール４８側の端部は、チャネル層３１のうち表面ＩＧＢＴ専用領域１０の周辺部２５側の終端部３１ａおよび表面ダイオード専用領域２０の周辺部２５側の終端部３１ｂに沿うように設けられている。以上が本実施形態に係る半導体装置の構成である。
【００４６】
次に、Ｐ＋＋型のコレクタ層５３とＮ＋＋型のカソード層５４のレイアウトについて説明する。図１に示されるように、半導体基板３２の一面３３に平行な面方向において、エミッタ領域３９のうちトレンチ３５の延設方向の端部を終端部３９ａとする。したがって、終端部３９ａはトレンチ３５の延設方向に垂直な方向において端から端までが終端部３９ａとなる。また、この終端部３９ａを基準とした距離をａとする。
【００４７】
そして、Ｐ＋＋型のコレクタ層５３は、エミッタ領域３９による表面ＩＧＢＴ専用領域１０の活性領域に対応する位置と、終端部３９ａから距離ａの範囲内に対応する位置と、にそれぞれ設けられている。
【００４８】
具体的には、Ｐ＋＋型のコレクタ層５３は、エミッタ領域３９の活性領域のうちトレンチ３５の延設方向においてエミッタ領域３９の終端部３９ａから距離ａまでの範囲ではエミッタ領域３９の活性領域と同じ幅でレイアウトされると共に、トレンチ３５の延設方向においてエミッタ領域３９の終端部３９ａから距離ａまでの範囲では当該終端部３９ａのうちトレンチ３５の延設方向に垂直な方向の端を基準として距離ａを半径とする円形状に幅が広がるようにレイアウトされている。そして、当該終端部３９ａよりも周辺部２５側の領域全体にＰ＋＋型のコレクタ層５３が形成されている。
【００４９】
言い換えると、Ｐ＋＋型のコレクタ層５３がトレンチ３５の延設方向における表面ＩＧＢＴ専用領域１０および表面ダイオード専用領域２０の周辺部２５にそれぞれ設けられていることによりＮ＋＋型のカソード層５４は四角形状にレイアウトされている。つまり、Ｎ＋＋型のカソード層５４がＰ＋＋型のコレクタ層５３に囲まれている。さらに、Ｐ＋＋型のコレクタ層５３がエミッタ領域３９の終端部３９ａから距離ａを半径とする円形状に設けられていることにより当該四角形状の角部が窪んだ形状にレイアウトされている。
【００５０】
さらに言い換えると、Ｎ＋＋型のカソード層５４のうちの周辺部２５側は、表面ＩＧＢＴ専用領域１０の終端部３９ａから距離ａの範囲には存在しないように窪んでおり、逆に、窪んでいない部分は周辺部２５に存在する外周不純物領域５６に近づくように突き出ている。
【００５１】
以上のように、エミッタ領域３９の終端部３９ａから距離ａの範囲内にもＰ＋＋型のコレクタ層５３が位置するようにレイアウトされているので、この距離ａの範囲に位置するコレクタ層５３によって外周不純物領域５６から表面ダイオード専用領域２０側への少数キャリアの注入が抑制される。このため、ＩＧＢＴ終端部すなわちエミッタ領域３９の終端部３９ａでのリカバリ破壊を防止できる。また、トレンチ３５の延設方向に垂直な方向において表面ダイオード専用領域２０（Ｎ＋＋型のカソード層５４に対応する領域）の中央部では外周不純物領域５６からの少数キャリアの注入があるので、ダイオードのスナップバックが抑制することができる。したがって、リカバリ破壊を防止し、かつ、ダイオードのスナップバックを抑制することができる。
【００５２】
発明者らは、Ｐ＋＋型のコレクタ層５３およびＮ＋＋型のカソード層５４のレイアウトにおいて、上述の距離ａの他、半導体基板３２の一面３３においてトレンチ３５の延設方向の外周不純物領域５６の端部５６ａからＮ＋＋型のカソード層５４までの距離をｂとし、周辺部２５におけるドリフト層３０の深さをｃとしたときのリカバリ耐破壊電流とスナップバック電圧をそれぞれ調べた。その結果を図３に示す。なお、距離ａ、ｂ、ｃについては図１および図２に示してある。
【００５３】
図３（ａ）はａ／ｃとリカバリ耐破壊電流（Ａ）との相関関係を示した図である。この図に示されるように、ａ／ｃが１より大きくなるとリカバリ耐破壊電流が増加する。したがって、ａ＞ｃとすることにより、ダイオード動作時におけるＩＧＢＴ活性領域の終端部３９ａの直下付近の少数キャリアを抑えることができる。このため、リカバリ時に表面ＩＧＢＴ活性領域の終端部３９ａへの少数キャリアの流入を防ぐことができる。これにより、リカバリ耐量低下を防ぐことができ、ひいてはリカバリ破壊を防止できる。
【００５４】
また、図３（ｂ）はｂ／ｃとスナップバック電圧（Ｖ）との相関関係を示した図である。この図に示されるように、ｂ／ｃが１．５より小さくなるとスナップバック電圧が減少する。したがって、ｂ＜１．５×ｃとすることにより、ダイオード小電流作動時において、周辺部２５の外周不純物領域５６からの少数キャリア注入を促進することができる。これにより、ダイオードのスナップバックを抑制することができる。  
【００５５】
そして、図３に示される結果から、ａ＞ｃとｂ＜１．５×ｃを同時に満たすためには、上述のようにＰ＋＋型のコレクタ層５３およびＮ＋＋型のカソード層５４をレイアウトすることになる。これにより、リカバリ破壊の防止とダイオードのスナップバックの抑制との両立を図ることができる。
【００５６】
例えば、ドリフト層厚さｃ＝１６０μｍで表面ＩＧＢＴ専用領域１０のエミッタ領域３９の終端部３９ａから外周不純物領域５６までの距離が１００μｍのときは、外周不純物領域５６からのカソード投影の距離は、表面ＩＧＢＴ専用領域１０に接する部分では１００μｍ＋１６０μｍ＝２６０μｍ以上であり、表面ＩＧＢＴ専用領域１０から１６０μｍ以上離れた位置では１６０μｍ×１．５＝２４０μｍ以下である。つまり、Ｎ＋＋型のカソード層５４の外周不純物領域５６側の終端部のラインは２０μｍ以上の出っ張り（引っ込み）を作ることになる。
【００５７】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図４は、本実施形態に係る半導体装置の平面図である。この図に示されるように、本実施形態では、Ｎ＋＋型のカソード層５４は表面ＩＧＢＴ専用領域１０（エミッタ領域３９）の終端部３９ａから距離ａを除いた全ての領域を占めていても第１実施形態と同一の効果が得られる。
【００５８】
具体的には、Ｐ＋＋型のコレクタ層５３は、トレンチ３５の延設方向に垂直な方向の幅が、エミッタ領域３９の活性領域のうちエミッタ領域３９の終端部３９ａから距離ａまでの範囲ではエミッタ領域３９の活性領域と同じ幅でレイアウトされている。また、トレンチ３５の延設方向においてエミッタ領域３９の終端部３９ａから距離ａまでの範囲ではトレンチ３５の延設方向に垂直な方向の端を基準として距離ａを半径とする円形状に変化した幅でレイアウトされている。すなわち、Ｐ＋＋型のコレクタ層５３はエミッタ領域３９の終端部３９ａ側の幅が広がっており、金づちの形状にレイアウトされている。一方、Ｎ＋＋型のカソード層５４は、Ｐ＋＋型のコレクタ層５３が設けられた領域を除いた領域の全体に設けられている。
【００５９】
以上のように、Ｐ＋＋型のコレクタ層５３およびＮ＋＋型のカソード層５４をレイアウトすることができる。なお、図４では、表面ダイオード専用領域２０ではトレンチ３５の延設方向の端部が存在しないため、第１実施形態で示された「距離ｂ」は本実施形態では「０」となる。したがって、ｂ＜１．５×ｃの条件は満たす。
【００６０】
（第３実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図５は、本実施形態に係る半導体装置の平面図である。この図に示されるように、Ｎ＋＋型のカソード層５４は表面ＩＧＢＴ専用領域１０（エミッタ領域３９）から距離ａを除いた一部の領域を占めていても第１実施形態と同一の効果が得られる。
【００６１】
具体的には、Ｐ＋＋型のコレクタ層５３は、トレンチ３５の延設方向に垂直な方向の幅が、エミッタ領域３９の活性領域のうちトレンチ３５の延設方向においてエミッタ領域３９の終端部３９ａから距離ａまでの範囲ではエミッタ領域３９の活性領域と同じ幅でレイアウトされている。また、トレンチ３５の延設方向においてエミッタ領域３９の終端部３９ａから距離ａまでの範囲では当該終端部３９ａのうちトレンチ３５の延設方向に垂直な方向の端を基準として距離ａを半径とする円形状に広がるようにレイアウトされている。この範囲でトレンチ３５の延設方向に垂直な方向の幅が活性領域の幅よりも広くなる。したがって、トレンチ３５の延設方向においてエミッタ領域３９の終端部３９ａから周辺部２５側の範囲ではエミッタ領域３９の活性領域の両側がそれぞれ距離ａだけ広がった幅でレイアウトされている。
【００６２】
一方、Ｎ＋＋型のカソード層５４は、Ｐ＋＋型のコレクタ層５３が設けられた領域を除いた領域の全体に設けられている。このため、Ｎ＋＋型のカソード層５４の幅は、エミッタ領域３９の活性領域側ではＰ＋＋型のコレクタ層５３の幅に対して相対的に広く、周辺部２５では相対的に狭くなっている。
【００６３】
以上のように、Ｐ＋＋型のコレクタ層５３およびＮ＋＋型のカソード層５４をレイアウトすることができる。なお、図５では、表面ダイオード専用領域２０ではトレンチ３５の延設方向の端部が存在しないが、第２実施形態と同様に「距離ｂ」は「０」であり、ｂ＜１．５×ｃの条件は満たす。
【００６４】
（第４実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図６は、本実施形態に係る半導体装置の平面図である。この図に示されるように、本実施形態では、トレンチ３５の延設方向に垂直な方向において、表面ＩＧＢＴ専用領域１０におけるＰ＋＋型のコレクタ層５３の幅が距離ａを半径とする円形に変化するレイアウトではない。
【００６５】
具体的には、第１実施形態と同様に、Ｐ＋＋型のコレクタ層５３がトレンチ３５の延設方向における表面ＩＧＢＴ専用領域１０および表面ダイオード専用領域２０の周辺部２５にそれぞれ設けられていることによりＮ＋＋型のカソード層５４は四角形状にレイアウトされている。そして、Ｎ＋＋型のカソード層５４のうちトレンチ３５の延設方向における端部はエミッタ領域３９の終端部３９ａの位置から距離ａだけエミッタ領域３９の活性領域側に位置するように直線状にレイアウトされている。もちろん、四角形状のＮ＋＋型のカソード層５４の角部は９０度に折り曲がった形状であり、窪んでいない。
【００６６】
このように、Ｎ＋＋型のカソード層５４の端部が直線状にレイアウトされていても、ａ＞ｃ、かつ、ｂ＜１．５×ｃの条件を満たす。例えば、ドリフト層厚さｃ＝１６０μｍで表面ＩＧＢＴ専用領域１０のエミッタ領域３９の終端部３９ａから外周不純物領域５６までの距離が２０μｍのとき、外周不純物領域５６からのカソード投影の距離ｂを一律１８０μｍ〜２４０μｍの範囲内の直線状態とすることができる。
【００６７】
（他の実施形態）
上記各実施形態で示された構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、Ｐ＋＋型のコレクタ層５３およびＮ＋＋型のカソード層５４のレイアウトとは直接関連のないトレンチ引き出し電極５０等のレイアウトを自由に設計することができる。
【符号の説明】
【００６８】
１０    表面ＩＧＢＴ専用領域
２０    表面ダイオード専用領域
２５    周辺部
３０    ドリフト層
３１    チャネル層
３２    半導体基板
３３    半導体基板の一面
３４    半導体基板の他面
３５    トレンチ
３６    ゲート絶縁膜
３７    ゲート電極
３９    エミッタ領域
３９ａ  エミッタ領域の終端部
５３    コレクタ層
５４    カソード層
５６    外周不純物領域
５６ａ  外周不純物領域の端部
【図１】
0005751125.tif 000002
【図２】
0005751125.tif 000003
【図３】
0005751125.tif 000004
【図４】
0005751125.tif 000005
【図５】
0005751125.tif 000006
【図６】
0005751125.tif 000007