(57)【特許請求の範囲】
【請求項１】
入力段に差動対（８，４２）を有し、前記差動対を構成するトランジスタの一方（８ａ，４２ａ）が入力端子（３）に接続される入力状態判定回路（２２）を備え、
前記入力状態判定回路は、前記入力端子に接続される外部スイッチ（５）がオンされた際に、前記入力端子を含む電流経路に電流が流れることによる回路動作に基づいて、次段の回路に信号を出力するもので、
前記差動対を介して流れる動作電流を遮断するための遮断用スイッチ（２３，２４，３７ａ，３７ｂ，４３，４８）と、
この遮断用スイッチのオンオフを制御するスイッチ制御手段（２５）とを備え、
前記動作電流を遮断した状態で前記外部スイッチがオンされた際に、前記入力端子を含む電流経路に、通常の動作時よりも大きい電流を流すように構成されることを特徴とする信号入力回路。
【請求項２】
前記動作電流を供給するため、バイポーラトランジスタで構成されるカレントミラー回路（９）を備え、
前記遮断用スイッチは、前記バイポーラトランジスタの一方のコレクタとベースとの間に接続される第１スイッチ（２３）と、
前記バイポーラトランジスタのベースとエミッタとの間に接続され、前記第１スイッチ（２３）がオフされる期間に、前記スイッチ制御手段によってオンされる第２スイッチ（２４）とで構成されることを特徴とする請求項１記載の信号入力回路。
【請求項３】
前記動作電流を供給するため、ＭＯＳＦＥＴで構成されるカレントミラー回路（４９）を備え、
前記遮断用スイッチは、前記ＭＯＳＦＥＴの一方のドレインとゲートとの間に接続される第１スイッチ（２３）と、
前記ＭＯＳＦＥＴのゲートとソースとの間に接続され、前記第１スイッチがオフされる期間に、前記スイッチ制御手段によってオンされる第２スイッチ（２４）とで構成されることを特徴とする請求項１記載の信号入力回路。
【請求項４】
前記動作電流を供給するためのカレントミラー回路を備え、
前記遮断用スイッチ（３７ａ，３７ｂ）は、前記差動対と、前記カレントミラー回路との間に接続されていることを特徴とする請求項１記載の信号入力回路。
【請求項５】
前記遮断用スイッチ（４３，４８）は、前記入力状態判定回路と、電源又はグランドとの間に接続されていることを特徴とする請求項１記載の信号入力回路。
【請求項６】
前記動作電流が流れている期間に、前記入力状態判定回路の出力信号を、次段の回路が読み込み可能となるようにフィルタリングするフィルタ手段（３０）を備えることを特徴とする請求項１ないし５の何れかに記載の信号入力回路。
【請求項７】
前記スイッチ制御手段は、前記動作電流が流れている期間内に、次段の回路が前記出力信号を読み込むためのトリガ信号を出力することを特徴とする請求項６記載の信号入力回路。
【請求項８】
前記入力状態判定回路はコンパレータ（２２）として構成されており、
前記フィルタ手段は、前記動作電流が流れている期間に前記入力状態判定回路の出力信号を通過させるゲート回路（２８）と、
このゲート回路を介して出力される信号を、前記トリガ信号によってラッチするラッチ回路（２９）とで構成されることを特徴とする請求項７記載の信号入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力段に差動対を有し、前記差動対を構成するトランジスタの一方が入力端子に接続される入力状態判定回路を備える信号入力回路に関する。
【背景技術】
【０００２】
従来、外部スイッチのオンオフに応じてハイ又はローレベルの信号が入力される、例えば車両制御用のユニットであるＥＣＵ（Electronic Control Unit）においては、スイッチ接点の腐食を防止するため、スイッチがオンされた際に通常よりも大きな電流を流すことが行われている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３４３１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記のＥＣＵ等では、外部スイッチがオンされたか否かを判定するため、入力信号レベルを内蔵されているコンパレータにより比較して、当該コンパレータの出力信号を内部回路に入力する構成のものがある。このような構成において、接点の腐食を防止する大電流を流すことを想定すると、そのための回路を別途付加する必要がある。
【０００５】
図１２は想定される構成の一例を示す。ＥＣＵ１は、電源端子２，外部入力端子３及びグランド端子４を備えている。電源端子２は電源に接続され、グランド端子４はグランドに接続されている。外部入力端子３には、常開型である外部スイッチ５の接点５ａが接続されており、外部スイッチ５がオンされると、外部入力端子３は接点５ｂを介してグランドレベル（ローレベル）になる。
【０００６】
外部入力端子３は、ＥＣＵ１に内蔵されるコンパレータ６の入力端子に接続されている。コンパレータ６は、電源端子２とグランド端子４との間に直列に接続される、電流源７，入力差動対８及びカレントミラー回路９により構成されている。入力差動対８は、ＰＮＰトランジスタ８ａ，８ｂで構成され、それぞれのエミッタが電流源７に接続されている。ＰＮＰトランジスタ８ａのベースは、抵抗素子１０を介して外部入力端子３に接続されており、ＰＮＰトランジスタ８ｂのベースには、入力判定用の閾値電圧ＶＴが与えられている。
【０００７】
ＰＮＰトランジスタ８ａ，８ｂのコレクタは、カレントミラー回路９を構成するＮＰＮトランジスタ９ａ,９ｂのコレクタにそれぞれ接続されている。ＮＰＮトランジスタ９ａ,９ｂのエミッタはグランド端子４に接続され、ベースはＮＰＮトランジスタ９ｂのコレクタに共通に接続されている。そして、ＮＰＮトランジスタ９ａのコレクタは、図示しない周知のコンパレータの出力段部に接続されている。
【０００８】
接点腐食防止回路１１は、電源端子２と外部入力端子３との間に接続されており、例えばＰＮＰトランジスタ１２，抵抗素子１３，バッファ回路１４及び出力ＯＮ／ＯＦＦ制御部１５で構成されている。ＰＮＰトランジスタ１２のエミッタ，コレクタは、それぞれ電源端子２，外部入力端子３に接続されており、ベースは、バッファ回路１４を介して出力ＯＮ／ＯＦＦ回路１５に接続されている。抵抗素子１３は、電源端子２とＰＮＰトランジスタ１２のベースとの間に接続されている。
【０００９】
以上の構成において、例えばユーザの操作により外部スイッチ５がオンされて、外部入力端子３が閾値電圧ＶＴよりも低いローレベルになると、ＮＰＮトランジスタ９ａにコレクタ電流が流れる。すると、コンパレータ６の出力信号は出力段部を介してハイレベルになる。ここで、外部スイッチ５がオンされた際にＰＮＰトランジスタ８ａのベースに流れる電流Ｉ２は、電流源７が流す定電流値Ｉ１の１／ｈFE倍であり極めて微小な値となる。
【００１０】
出力ＯＮ／ＯＦＦ回路１５は、例えば数１０ｍｓ周期毎にＰＮＰトランジスタ１２を一定時間オンさせる信号を出力している。そして、外部スイッチ５がオンされている期間内に、出力ＯＮ／ＯＦＦ回路１５がＰＮＰトランジスタ１２のベースにローレベルの信号を出力すれば、電源よりＰＮＰトランジスタ１２を介して外部スイッチ５の接点５ａ，５ｂに大きな電流Ｉ４が流れる。この通電作用によって、接点５ａ，５ｂの腐食を防止することができる。
【００１１】
しかしながら、上記のような接点腐食防止回路１１を、ＥＣＵ１に接続される外部スイッチ５の数に応じて付加することを想定すると、一般に使用される外部スイッチ５は複数になることから、そのために必要なスペースが増加し、ＥＣＵ１の大型化を招くと共にコストアップにも繋がる。
【００１２】
本発明は上記事情に鑑みてなされたものであり、その目的は、入力段に差動対を有する入力状態判定回路を備えるものにおいて、より簡単な構成で外部スイッチの接点腐食を防止するための電流を流すことができる信号入力回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の信号入力回路によれば、入力状態判定回路は、入力段に差動対を有しており、その差動対を構成するトランジスタの一方が入力端子に接続されている。そして、入力端子に接続される外部スイッチがオンされると、その入力端子を含む電流経路に電流が流れることによる回路動作に基づいて次段の回路に信号を出力する。この構成において、差動対を介して流れる動作電流を遮断するための遮断用スイッチを備え、スイッチ制御手段により遮断用スイッチのオンオフを制御する。
【００１４】
すなわち、遮断用スイッチにより差動対を介して流れる動作電流を遮断すれば、入力端子における入力状態の変化は差動対を介して伝達されなくなるので、入力状態判定回路は通常のように入力状態を判定する動作をしなくなる。またこの状態では、入力端子にベースが接続されている差動対トランジスタはＰＮ接合と等価になるから、外部スイッチがオンされるとＰＮ接合が順バイアスとなり、入力端子を含む電流経路に通常の動作時よりも大きい電流が流れる。したがって、外部スイッチの接点に大きな電流を流すことができ、接点の腐食を防止できる。
【００１５】
そして、以上の構成では、入力状態判定回路に遮断用スイッチを設け、そのオンオフを制御することで、差動対を介して外部スイッチの接点に大きな電流を流すことができる。したがって、接点腐食防止用の電流を供給するために追加する回路素子数が少なくなり、回路規模の増大を抑制できる。
【図面の簡単な説明】
【００１６】
【図１】第１実施例であり、ＥＣＵに内蔵されるコンパレータを中心として示す回路構成図
【図２】各信号のタイミングチャート
【図３】第２実施例を示す図１の一部相当図
【図４】第３実施例を示す図３相当図
【図５】第４実施例を示す図３相当図
【図６】第５実施例を示す図３相当図
【図７】第６実施例を示す図３相当図
【図８】第７実施例を示す図３相当図
【図９】第８実施例を示す図３相当図
【図１０】第９実施例を示す図３相当図
【図１１】第１０実施例を示す図３相当図
【図１２】従来技術を示す図３相当図
【発明を実施するための形態】
【００１７】
（第１実施例）
以下、図１２と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図１において、ＥＣＵ２１（制御装置）に内蔵されるコンパレータ２２（入力状態判定回路）は、カレントミラー回路９をなすＮＰＮトランジスタ９ｂのコレクタ，ベース間にＮチャネルＭＯＳＦＥＴ２３（遮断用スイッチ，第１スイッチ）を挿入し、また、ＮＰＮトランジスタ９ｂのベース，エミッタ間にＮチャネルＭＯＳＦＥＴ２４（遮断用スイッチ，第２スイッチ）を挿入して構成されている。
【００１８】
そして、ＮチャネルＭＯＳＦＥＴ２３のゲートは、出力ＯＮ／ＯＦＦ回路１５に替わる出力ＯＮ／ＯＦＦ回路２５（スイッチ制御手段）の出力端子に直接接続され、ＮチャネルＭＯＳＦＥＴ２３のゲートは、前記出力端子にＮＯＴゲート２６を介して接続されている。コンパレータ２２の出力端子となる出力段部２７の出力端子は、次段のアナログスイッチ２８（ゲート回路）を介して、Ｄフリップフロップ２９（ラッチ回路）の入力端子Ｄに接続されている。尚、出力段部２７には、信号のハイレベルを例えば５Ｖに変換するレベルシフト回路を含んでいるものとする。
【００１９】
出力ＯＮ／ＯＦＦ回路２５は、タイマ等を含むロジック回路で構成されており、ＮチャネルＭＯＳＦＥＴ２３及び２４のオンオフを制御すると共に、アナログスイッチ２８の制御端子に信号ＣＬＫ１を出力し、Ｄフリップフロップ２９のクロック端子ＣＫに信号ＣＬＫ２（トリガ信号）を出力する。尚、アナログスイッチ２８及びＤフリップフロップ２９は、フィルタ回路（フィルタ手段）３０を構成している。
【００２０】
次に、本実施例の作用について説明する。出力ＯＮ／ＯＦＦ回路２５は、コンパレータ２２のＮチャネルＭＯＳＦＥＴ２３に出力する切り替え信号を、例えば２０ｍｓ周期において０．２ｍｓだけハイレベルとなる信号とする（図２（ａ）参照）。尚、図２に示す各信号のタイミングは、説明の都合上、実際のタイムスケールとは異なっている。また、出力ＯＮ／ＯＦＦ回路２５は、上記切り替え信号に同期して、信号ＣＬＫ１，ＣＬＫ２を出力する（図２（ｂ），（ｃ）参照）。信号ＣＬＫ１は、切り替え信号がハイレベルとなる期間内の中間位相の前後にハイレベルとなり、信号ＣＬＫ２は、信号ＣＬＫ１がハイレベルとなる期間内の後半にハイレベルとなる。
【００２１】
そして、切り替え信号がハイレベルを示す期間は、ＮチャネルＭＯＳＦＥＴ２３，２４ｂがそれぞれオン，オフしてコンパレータ２２は通常の動作をする。したがって、ユーザの操作により外部スイッチ５がオンされて、外部入力端子３が閾値電圧ＶＴよりも低いローレベルになると、コンパレータ２２の出力信号はハイレベルになる。このときＰＮＰトランジスタ８ａのベースに流れる電流は、前述と同様に電流Ｉ２の１／ｈFE倍となる。
【００２２】
また、コンパレータ２２が動作しており、且つ信号ＣＬＫ１がハイレベルを示す期間内に、図２（ｄ）に示すように外部スイッチ５がオンされていれば、コンパレータ２２の出力信号は、アナログスイッチ２８を介してＤフリップフロップ２９に入力される。そして、信号ＣＬＫ２によりトリガされて、Ｄフリップフロップ２９の出力端子Ｑ（信号Ｑ２）はハイレベルとなる（図２（ｆ）〜（ｈ）参照）。
【００２３】
一方、切り替え信号がローレベルを示す期間は、ＮチャネルＭＯＳＦＥＴ２３，２４がそれぞれオフ，オンになるのでコンパレータ２２は動作しない。また、この状態では、ＰＮＰトランジスタ８ａのコレクタがオープンとなっているので、エミッタ，ベースのＰＮ接合部分がダイオードと等価になっている。このとき、外部スイッチ５がオンされると（図２（ｄ）参照）上記ＰＮ接合が順バイアス状態となるから、ベース電流Ｉ５は略電流Ｉ１に等しくなる。したがって、外部スイッチ５の接点５ａ，５ｂには上記の大きな電流Ｉ５が流れることになり、この通電作用によって接点５ａ，５ｂの腐食が防止される（図２（ｅ）参照）。
【００２４】
以上のように本実施例によれば、入力差動対８を内蔵し、外部入力端子３に接続される外部スイッチ５がオンされると、外部入力端子３を含む電流経路に電流が流れることによる回路動作に基づいて次段の回路に信号を出力するコンパレータ２２において、入力差動対８を介して流れる動作電流を遮断するためのＮチャネルＭＯＳＦＥＴ２３，２４を備え、出力ＯＮ／ＯＦＦ回路２５によりＮチャネルＭＯＳＦＥＴ２３，２４のオンオフを制御する。
【００２５】
そして、ＮチャネルＭＯＳＦＥＴ２３，２４により入力差動対８を介して流れる動作電流を遮断した際に、外部スイッチ５がオンされると、ＰＮＰトランジスタ８ａのエミッタ，ベースを介して、外部入力端子３を含む電流経路，すなわち外部スイッチ５の接点５ａ，５ｂに通常の動作時よりも大きい電流が流れるようにした。これにより、接点５ａ，５ｂの腐食を防止できる。したがって、接点腐食防止用の電流を供給するために追加する回路素子数が少なくなり、回路規模の増大を抑制できる。
【００２６】
この場合、前記動作電流を供給するため、ＮＰＮトランジスタ９ａ，９ｂで構成されるカレントミラー回路９を備え、ＮチャネルＭＯＳＦＥＴ２３をＮＰＮトランジスタ９ｂのコレクタとベースとの間に接続し、ＮチャネルＭＯＳＦＥＴ２４をＮＰＮトランジスタ９ｂのベースとエミッタとの間に接続して、ＮチャネルＭＯＳＦＥＴ２３がオフされる期間に、ＮチャネルＭＯＳＦＥＴ２４をオンさせるようにした。これにより、ＮＰＮトランジスタ９ａ，９ｂのベースに対する電流の供給を停止させる際に前記ベースの電位をローレベルにして誤動作を防止できる。
【００２７】
また、フィルタ回路３０は、出力ＯＮ／ＯＦＦ回路２５がＮチャネルＭＯＳＦＥＴ２３をオンさせている期間に、コンパレータ２２の出力信号を、次段の回路が読み込み可能となるようにフィルタリングする。したがって、コンパレータ２２が通常の動作をしている期間に出力される信号だけを次段の回路に入力することができ、無意味な信号を入力させることを防止できる。
【００２８】
この場合、フィルタ回路３０は、ＮチャネルＭＯＳＦＥＴ２３をオンさせている期間にコンパレータ２２の出力信号を通過させるアナログスイッチ２８と、このアナログスイッチ２８を介して出力される信号を、信号ＣＬＫ２によってラッチするＤフリップフロップ２９とで構成し、出力ＯＮ／ＯＦＦ回路２５は、ＮチャネルＭＯＳＦＥＴ２３をオンさせている期間内に信号ＣＬＫ２を出力する。したがって、アナログスイッチ２８が導通している期間内にＤフリップフロップ２９に入力される信号をトリガ信号ＣＬＫ２によりラッチして、次段の回路に読み込ませることができる。
【００２９】
（第２実施例）
以下、第１実施例と異なる部分について説明する。図３に示すＥＣＵ３１では、コンパレータ３２（入力状態判定回路）の構成が第１実施例とは異なっている。すなわち、ＰＮＰトランジスタ８ａ，８ｂのベースには、ＰＮＰトランジスタ３３ａ,３３ｂ（差動対）のエミッタがそれぞれ接続されている。そして、ＰＮＰトランジスタ３３ａのベースが抵抗素子１０を介して外部入力端子３に接続されており、ＰＮＰトランジスタ３３ｂのベースに閾値電圧ＶＴが与えられている。また、ＰＮＰトランジスタ３３ａ,３３ｂのエミッタは、電流源３４ａ,３４ｂを介して電源端子３に接続されている。
【００３０】
ＰＮＰトランジスタ３３ａ,３３ｂのコレクタは、ＮチャネルＭＯＳＦＥＴ３５ａ，３５ｂ（遮断用スイッチ）のドレインにそれぞれ接続されている。ＮチャネルＭＯＳＦＥＴ３５ａ，３５ｂのソースはグランド端子４に接続されており、ゲートはＮチャネルＭＯＳＦＥＴ２３のゲートに共通に接続されている。尚、コンパレータ出力段部２７及びフィルタ回路３０の図示は省略している。
【００３１】
次に、第２実施例の作用について説明する。ＮチャネルＭＯＳＦＥＴ３５ａ，３５ｂは、ＮチャネルＭＯＳＦＥＴ２３と共に出力ＯＮ／ＯＦＦ回路２５によってオンオフされる。したがって、ＮチャネルＭＯＳＦＥＴ２３，３５ａ及び３５ｂがオフされた際に外部スイッチ５がオンされると、ＰＮＰトランジスタ３３ａ，８ａのコレクタがオープンとなり、ＰＮＰトランジスタ３３ａのベース電流Ｉ６は、略電流Ｉ１に電流源３４ａの電流Ｉ７を加えたものとなる。したがって、外部スイッチ５の接点５ａ，５ｂには、上記の電流Ｉ６が流れることになり、この通電作用によって接点５ａ，５ｂの腐食が防止される。
【００３２】
（第３実施例）
第３実施例は、第１実施例の変形である。第３実施例のコンパレータ３６（入力状態判定回路）は、ＮチャネルＭＯＳＦＥＴ２３，２４に替えて、ＮチャネルＭＯＳＦＥＴ３７ａ，３７ｂ（遮断用スイッチ）を、ＰＮＰトランジスタ８ａ，８ｂのコレクタと、ＮＰＮトランジスタ９ａ，９ｂのコレクタとの間にそれぞれ挿入して構成されている。また、ＮＯＴゲート２６は削除され、ＮチャネルＭＯＳＦＥＴ３７ａ，３７ｂのゲートは、出力ＯＮ／ＯＦＦ回路２５の出力端子に共通に接続されている。
【００３３】
次に、第３実施例の作用について説明する。出力ＯＮ／ＯＦＦ回路２５は、切り替え信号を第１実施例と同様に出力し、当該信号がハイレベルを示す期間は、ＮチャネルＭＯＳＦＥＴ３７ａ，３７ｂがオンしてコンパレー３６は通常の動作をする。一方、切り替え信号がローレベルを示す期間は、ＮチャネルＭＯＳＦＥＴ３７ａ，３７ｂがオフになるのでコンパレータ３６は動作しない。この状態で外部スイッチ５がオンされれば、第１実施例と同様に、ＰＮＰトランジスタ８ａのエミッタからベース側に、すなわち外部スイッチ５の接点５ａ，５ｂに大きな電流Ｉ５が流れることになり、この通電作用によって接点５ａ，５ｂの腐食が防止される。
【００３４】
以上のように第３実施例によれば、ＮチャネルＭＯＳＦＥＴ３７ａ，３７ｂを、ＰＮＰトランジスタ８ａ，８ｂのコレクタと、ＮＰＮトランジスタ９ａ，９ｂのコレクタとの間にそれぞれ挿入したので、ＮチャネルＭＯＳＦＥＴ３７ａ，３７ｂをオフさせることで差動対８を介して流れる動作電流を遮断させて、第１実施例と同様の効果を得ることができる。
【００３５】
（第４実施例）
図５に示すＥＣＵ４１では、入力段がＮＰＮトランジスタ４２ａ，４２ｂからなる差動対４２で構成されている。ＮＰＮトランジスタ４２ａ，４２ｂのコレクタは、それぞれＰチャネルＭＯＳＦＥＴ４３ａ,４３ｂ（遮断用スイッチ）のドレイン，ソースを介して電源端子２に接続されている。ＰチャネルＭＯＳＦＥＴ４３ａ,４３ｂのゲートは、出力ＯＮ／ＯＦＦ回路２５’の出力端子に接続されている。
【００３６】
ＮＰＮトランジスタ４２ａのエミッタは、ＰＮＰトランジスタ４４ａ，４４ｂのエミッタに接続され、ＮＰＮトランジスタ４２ｂのエミッタは、ＰＮＰトランジスタ４５ａ，４５ｂのエミッタに接続されている。ＮＰＮトランジスタ４２ａのベースは、抵抗素子１０を介して外部入力端子３に接続されており、ＰＮＰトランジスタ４２ｂのベースに閾値電圧ＶＴが与えられている。この場合、外部スイッチ５の接点５ｂは、グランドに替えて電源に接続されている。
【００３７】
ＰＮＰトランジスタ４４ａ，４４ｂと、ＰＮＰトランジスタ４５ａ，４５ｂとは、それぞれミラー対４４，４５を構成しており、これらのベースは共通に、ＰＮＰトランジスタ４４ａ，４５ａのコレクタに接続されている。また、ＰＮＰトランジスタ４４ａ，４５ａのコレクタは、電流源４６を介してグランドに接続されており、ＰＮＰトランジスタ４４ｂ，４５ｂのコレクタは、ＮＰＮトランジスタ９ａ，９ｂのコレクタにそれぞれ接続されている。以上がコンパレータ４７（入力状態判定回路）を構成している。
【００３８】
次に、第４実施例の作用について説明する。出力ＯＮ／ＯＦＦ回路２５’によりＰチャネルＭＯＳＦＥＴ４３ａ,４３ｂのゲートをハイレベルにすると、ＰチャネルＭＯＳＦＥＴ４３ａ,４３ｂはオフになり、ＮＰＮトランジスタ４２ａ，４２ｂのコレクタはオープンになる。この状態で外部スイッチ５がオンすると、ＮＰＮトランジスタ４２ａにベース電流が流れるが、この場合のベース電流はエミッタ電流の１／ｈFE倍ではなく、エミッタ電流Ｉ８と略同じ値となる。したがって、外部スイッチ５の接点５ａ，５ｂに大電流を流すことができ、これらの腐食を防止できる。
【００３９】
以上のように第４実施例によれば、ＰチャネルＭＯＳＦＥＴ４３ａ,４３ｂを、電源とコンパレータ４７との間に接続して差動対４２に対する動作電流の供給を停止するようにした。したがって、差動対４２がＮＰＮトランジスタ４２ａ，４２ｂで構成され、外部スイッチ５がオンされると外部入力端子３がハイレベルとなる構成にも適用することができる。
【００４０】
（第５実施例）
第５実施例は第３実施例の変形である。図６に示すように、ＥＣＵ２１Ｂでは、ＮチャネルＭＯＳＦＥＴ３７ａ，３７ｂを削除し、それらに替えてＮＰＮトランジスタ９ａ,９ｂのエミッタとグランド端子４との間に、ＮチャネルＭＯＳＦＥＴ４８（遮断用スイッチ）を接続してコンパレータ３６Ａを構成している。そして、ＮチャネルＭＯＳＦＥＴ４８のオンオフを出力ＯＮ／ＯＦＦ回路により制御する。このように構成される第５実施例による場合も、第１，第３実施例と同様の効果が得られる。
【００４１】
ここで、第５実施例の構成によれば、動作制御用のトランジスタはＮチャネルＭＯＳＦＥＴ４８のみであるから、第３実施例よりも素子数が少なくなるという利点がある。しかしながら、第３実施例では、出力段部２７の入力端子に直結されるＮＰＮトランジスタ９ａのコレクタにおいて動作電流を遮断する構成となっているので、前記コレクタの電位変動が生じない。これに対して、第５実施例では、ＮチャネルＭＯＳＦＥＴ４８をオフさせた場合に、ＮＰＮトランジスタ９ａのコレクタ電位が僅かながら変動する余地がある（但し、前記変動は、レベルシフト回路において吸収されるため、実動作に影響を及ぼすことはない）。
【００４２】
（第６実施例）
第６実施例は第２実施例の変形である。第２実施例のコンパレータ３２では、遮断用スイッチとして用いられているのは、ＮチャネルＭＯＳＦＥＴ２３，２４，３５ａ，３５ｂの４個であるが、図７に示すように、ＥＣＵ３１Ａでは、上記４個のＮチャネルＭＯＳＦＥＴを削除して、第５実施例と同様に、ＮＰＮトランジスタ９ａ,９ｂのエミッタ及びＰＮＰトランジスタ３３ａ，３３ｂのコレクタとグランド端子４との間に、ＮチャネルＭＯＳＦＥＴ４８を接続して、コンパレータ３２Ａを構成している。そして、ＮチャネルＭＯＳＦＥＴ４８のオンオフを出力ＯＮ／ＯＦＦ回路２５により制御する。このように構成される第６実施例によれば、ＮチャネルＭＯＳＦＥＴ４８を１個使用するだけで第２実施例と同様の効果が得られる。
【００４３】
（第７実施例）
第７実施例は第３実施例の変形である。図８に示すように、ＥＣＵ４１Ａでは、ＰチャネルＭＯＳＦＥＴ４３ｂを削除し、ＰチャネルＭＯＳＦＥＴ４３ａのみを使用する。そして、ＮＰＮトランジスタ４２ｂのコレクタもＰチャネルＭＯＳＦＥＴ４３ａのドレインに接続する。このように構成される第７実施例による場合も、第３実施例と同様の効果が得られる。
【００４４】
（第８実施例）
第８実施例は第１実施例の変形である。図９に示すように、ＥＣＵ２１Ｃは、ＥＣＵ２１におけるカレントミラー回路９を、ＮチャネルＭＯＳＦＥＴ４９ａ，４９ｂで構成されるカレントミラー回路４９に置き換えて、コンパレータ２２Ａを構成したものである。このように構成される第８実施例による場合も、第１実施例と同様の効果が得られる。
【００４５】
（第９実施例）
第１〜第８実施例では、ＥＣＵに内蔵される入力状態判定回路としてコンパレータを用いたが、第９実施例はＥＣＵ５１がオペアンプ５２（入力状態判定回路）を内蔵している場合に、前記オペアンプ５２に対して本発明を適用する。外部入力端子３には、外部スイッチ５を介してセンサ５３（例えば電流センサ等）が接続されており、オペアンプ５２の非反転入力端子は外部入力端子３に接続され、反転入力端子はオペアンプ５２の出力端子に接続されている。これにより、電圧フォロワが構成されている。
【００４６】
すなわち、遮断スイッチがオンされている期間に外部スイッチ５がオンされると、オペアンプ５２の非反転入力端子にセンサ５３が出力する電圧が入力され、電圧フォロワとしてのオペアンプ５２は、非反転入力端子の電位に相当する電圧を次段の回路に出力する。オペアンプ５２の入力段部の構成はコンパレータ２２等と同様であり、出力段部２７の構成がオペアンプに対応したもの（周知であるため図示せず）に置き換わるだけである。したがって、上記第１〜第８実施例と同様に遮断スイッチを接続した構成を、オペアンプ５２にも適用可能である。
【００４７】
尚、遮断スイッチがオフされている期間に外部スイッチ５がオンされると、オペアンプ５２の非反転入力端子より流出した大電流がセンサ５３に流入するが、センサ５３は、大電流の流入に耐え得ると共に、グランド側に電流を流出させる経路を備えていることを前提とする。また、オペアンプ５２の出力端子と次段の回路との間にフィルタ回路３０に相当する構成を配置する場合には、Ｄフリップフロップ２９に替えてサンプルホールド回路を配置すれば良い。
以上のように第９実施例によれば、入力状態判定回路としてオペアンプ５２を用いた場合にも、本発明を適用できる。
【００４８】
（第１０実施例）
第１０実施例のＥＣＵ５４は、第９実施例と同様にオペアンプ５２を用いており、反転入力端子と出力端子との間に抵抗素子５５を挿入し、反転入力端子とグランド端子４との間に抵抗素子５６を接続することで、非反転増幅回路５７を構成している。すなわち、遮断スイッチがオンされている期間に外部スイッチ５がオンされると、オペアンプ５２の非反転入力端子にセンサ５３が出力する電圧が入力され、非反転増幅回路５７は、非反転入力端子の電位を、抵抗素子５５，５６の抵抗値で決まる増幅率で増幅して次段の回路に出力する。以上のように構成される第１０実施例についても、第９実施例と同様の効果が得られる。
【００４９】
本発明は上記した、又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
遮断用スイッチを、バイポーラトランジスタで構成しても良い。
フィルタ回路３０は、必要に応じて設ければ良い。
第２実施例におけるＮチャネルＭＯＳＦＥＴ２３，２４を、第３実施例のようにＮチャネルＭＯＳＦＥＴ３７ａ，３７ｂに置き換えても良い。
第８実施例以外の実施例においても、カレントミラー回路９をＭＯＳＦＥＴで構成しても良い。
【符号の説明】
【００５０】
図面中、３は外部入力端子、５は外部スイッチ、８は入力差動対、９はカレントミラー回路、２２はコンパレータ（入力状態判定回路）、２３はＮチャネルＭＯＳＦＥＴ（遮断用スイッチ，第１スイッチ）、２４はＮチャネルＭＯＳＦＥＴ（遮断用スイッチ，第２スイッチ）、２５は出力ＯＮ／ＯＦＦ回路（スイッチ制御手段）、２８はアナログスイッチ（ゲート回路）、２９はＤフリップフロップ（ラッチ回路）、３０はフィルタ回路（フィルタ手段）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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