(57)【特許請求の範囲】
【請求項１】
マイクロ波用磁性体の主面に互いに一端で接続された状態で設けた第１導体及び第２導体と、
前記第１導体及び第２導体の接続点から引き出されて前記第１導体及び第２導体に絶縁状態で交差して前記マイクロ波用磁性体に巻回された第３導体と、
前記第１導体、第２導体及び第３導体の交差部分に直流磁界を印加する永久磁石と、
を備え、
前記第１導体及び第２導体の端部を入出力ポートとし、前記第３導体の端部をグランドポートとし、
前記入出力ポート間に抵抗素子が前記第１導体及び第２導体に対して並列に接続されており、
前記第１導体と前記第３導体との相互インダクタンスと、前記第２導体と前記第３導体との相互インダクタンスとが異なっていること、
を特徴とする非可逆回路素子。
【請求項２】
前記入出力ポート間に容量素子が前記抵抗素子に対して並列に接続されていること、を特徴とする請求項１に記載の非可逆回路素子。
【請求項３】
前記第１導体と前記第２導体との長さが異なっていること、を特徴とする請求項１又は請求項２に記載の非可逆回路素子。
【請求項４】
前記第１導体と前記第３導体との相互インダクタンスと、前記第２導体と前記第３導体との相互インダクタンスとが異なっていること、を特徴とする請求項１又は請求項２に記載の非可逆回路素子。
【請求項５】
前記第１導体と前記第２導体とは前記マイクロ波用磁性体の一主面のみに設けられていること、を特徴とする請求項１ないし請求項４のいずれかに記載の非可逆回路素子。
【請求項６】
さらに、表面に接続用端子電極を設けた回路基板を備え
前記マイクロ波用磁性体はその両主面に前記永久磁石で挟着された一体的な磁性体・磁石素子とされ、
前記磁性体・磁石素子は前記回路基板の表面に前記マイクロ波用磁性体の主面が垂直方向に位置するように実装されていること、を特徴とする請求項１ないし請求項５のいずれかに記載の非可逆回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。
【背景技術】
【０００２】
従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。
【０００３】
この種の非可逆回路素子として、特許文献１には、低損失の２ポート型アイソレータを開示している。この２ポート型アイソレータは、フェライトに互いに電気的に絶縁状態で交差する第１中心電極及び第２中心電極を配置し、第１及び第２中心電極の交差部分に直流磁界を印加するようにしている。そして、入力端子のインピーダンスを５０Ωよりも低くするために、入力端子と入力ポート（第１中心電極の一端）との間に、インダクタを挿入している。
【０００４】
しかし、前記アイソレータでは、インピーダンス変換のためにインダクタを追加部品として用意する必要があり、該インダクタのＱ値によって挿入損失が増加し、また、回路素子自体の小型化に支障を生じる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１０２１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、挿入損失を低下させたり、大型化を招来することなく、入力インピーダンスの低下を達成できる非可逆回路素子を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一形態である非可逆回路素子は、
マイクロ波用磁性体の主面に互いに一端で接続された状態で設けた第１導体及び第２導体と、
前記第１導体及び第２導体の接続点から引き出されて前記第１導体及び第２導体に絶縁状態で交差して前記マイクロ波用磁性体に巻回された第３導体と、
前記第１導体、第２導体及び第３導体の交差部分に直流磁界を印加する永久磁石と、
を備え、
前記第１導体及び第２導体の端部を入出力ポートとし、前記第３導体の端部をグランドポートとし、
前記入出力ポート間に抵抗素子が前記第１導体及び第２導体に対して並列に接続されており、
前記第１導体と前記第３導体との相互インダクタンスと、前記第２導体と前記第３導体との相互インダクタンスとが異なっていること、
を特徴とする。
【０００８】
前記非可逆回路素子において、例えば、第１導体の入出力ポートに高周波電流が入力すると、第２導体及び第３導体に大きな高周波電流が流れて第２導体の入出力ポートから出力される。このとき抵抗素子にはほとんど高周波電流が流れないため、挿入損失が小さくなる。一方、第２導体の入出力ポートから入力された高周波電流は、抵抗素子によって熱として放出され、第１導体にほとんど流れることはない。第１導体、第２導体及び第３導体はそれぞれ磁気的に結合しており、第１導体と第３導体との相互インダクタンスと、第２導体と第３導体との相互インダクタンスとが異なっており、両者の相互インダクタンスを調整することにより、入力側のインピーダンスが低下する。
【０００９】
即ち、前記非可逆回路素子にあっては、マイクロ波用磁性体に設けた導体がインピーダンス変換機能を有し、別部品としてインダクタを追加する必要がなく、挿入損失を低下させたり、大型化を招来することなく、入力インピーダンスの低下を達成できる。
【発明の効果】
【００１０】
本発明によれば、挿入損失を低下させたり、大型化を招来することなく、入力インピーダンスの低下を達成できる。
【図面の簡単な説明】
【００１１】
【図１】第１実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。
【図２】第１実施例において、フェライト・磁石組立体を回路基板上に実装した状態を示す斜視図である。
【図３】第１実施例の等価回路図である。
【図４】第１実施例において、導体や電極を取り付けたフェライトを示す斜視図である。
【図５】第１実施例におけるフェライト・磁石組立体を示す分解斜視図である。
【図６】第１実施例の特性を示すグラフである。
【図７】第２実施例である非可逆回路素子（２ポート型アイソレータ）において、導体や電極を取り付けたフェライトを示す斜視図である。
【図８】第２実施例の特性を示すグラフである。
【図９】第３実施例である非可逆回路素子（２ポート型アイソレータ）において、導体や電極を取り付けたフェライトを示す斜視図である。
【図１０】第３実施例の特性を示すグラフである。
【発明を実施するための形態】
【００１２】
以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。なお、各実施例を示す図において、同じ部品、部分には共通する符号を付し、重複する説明は省略する。
【００１３】
（第１実施例、図１〜図６参照）
第１実施例である非可逆回路素子の分解斜視図を図１に示す。この非可逆回路素子は、２ポート型アイソレータであり、概略、回路基板２０と、マイクロ波用磁性体３２（以下、フェライト３２と記す）と一対の永久磁石４１とからなるフェライト・磁石素子３０と、平板状ヨーク１０と、封止樹脂１１と、チップタイプの抵抗素子Ｒと、チップタイプのコンデンサ素子Ｃとで構成されている。
【００１４】
フェライト３２には、以下に図４及び図５を参照して詳述するように、表裏の主面３２ａ，３２ｂに、第１導体３５、第２導体３６及び第３導体３７が導体膜にて形成されている。ここで、フェライト３２は互いに平行な第１主面３２ａ及び第２主面３２ｂ、上面３２ｃ、下面３２ｄを有する直方体形状をなしている。
【００１５】
永久磁石４１はフェライト３２に対して磁界を主面３２ａ，３２ｂに垂直方向に印加するように主面３２ａ，３２ｂに対向して、例えば、エポキシ系の接着剤４２を介して接着され、フェライト・磁石素子３０を構成している。永久磁石４１の主面はフェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面どうしを対向させて配置されている。
【００１６】
図４及び図５に示すように、第１導体３５は一端が下面３２ｄの右方に設けた電極３５ａに接続された状態で第１主面３２ａを左方に約２／３程度延在して中点導体３８に接続されている。第２導体３６は一端が下面３２ｄの左方に設けた電極３６ａに接続された状態で第１主面３２ａを右方に約１／３程度延在して中点導体３８に接続されている。中点導体３８は上面３２ｃに設けた電極３７ａに接続されている。
【００１７】
第３導体３７は、主として、第２主面３２ｂに設けた導体３７ｂ，３７ｆ，３７ｊと、第１主面３２ａに絶縁層４３を介して設けた導体３７ｄ，３７ｈから構成されている。導体３７ｂ，３７ｆ，３７ｊの上部は電極３７ａ，３７ｅ，３７ｉに接続され、下部は電極３７ｃ，３７ｇ，３７ｋに接続されている。導体３７ｄ，３７ｈの上部は電極３７ｅ，３７ｉに接続され、下部は電極３７ｃ，３７ｇに接続されている。即ち、第３導体３７は、導体３７ｂ，３７ｄ，３７ｆ，３７ｈ，３７ｊ及び電極３７ａ，３７ｃ，３７ｅ，３７ｇ，３７ｉ，３７ｋからなるもので、中点導体３８から引き出されて第１導体３５及び第２導体３６に絶縁状態で交差してフェライト３２に２．５ターン巻回されている。
【００１８】
フェライト３２の上下面３２ｃ，３２ｄに形成された前記電極は、凹部に電極用導体を塗布又は充填して形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極はスルーホールに導体膜として形成したものであってもよい。また、多数個取りの手法で製作される場合、マザーフェライト基板に接着剤を介して永久磁石をも積層した状態でカットされることもある。
【００１９】
フェライト３２としては、ＹＩＧフェライトなどが用いられている。第１、第２及び第３導体３５，３６，３７や各種電極は銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフィなどで形成することができる。絶縁層４３としては、ガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。
【００２０】
永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。
【００２１】
平板状ヨーク１０は、高周波電磁回路を形成するとともにシールド機能を有するもので、前記フェライト・磁石素子３０の上面に封止樹脂１１を介して固定されている。
【００２２】
回路基板２０は、表面に、入力端子電極２１、出力端子電極２２及びグランド端子電極２３が形成されている。前記フェライト・磁石素子３０及び抵抗素子Ｒ、コンデンサ素子Ｃは回路基板２０上に実装される。フェライト・磁石素子３０は、回路基板２０上にフェライト３２の主面３２ａ，３２ｂが垂直方向に位置するように実装される。このとき、電極３５ａは入力端子電極２１に接続され、電極３６ａは出力端子電極２２に接続され、電極３７ｋはグランド端子電極２３に接続される。また、抵抗素子Ｒとコンデンサ素子Ｃは、それぞれ、入力端子電極２１及び出力端子電極２２に接続される。
【００２３】
前記接続関係によって、本２ポート型アイソレータは、図３に示す等価回路に構成される。即ち、第１導体３５と第２導体３６とは中点導体３８で接続され、第１導体３５の端部（電極３５ａ）が入力ポートＰ１とされ、第２導体３６の端部（電極３６ａ）が出力ポートＰ２とされ、第３導体３７の端部（電極３７ｋ）がグランドポートＰ３とされる。また、入力ポートＰ１と出力ポートＰ２との間に、抵抗素子Ｒとコンデンサ素子Ｃとが、第１導体３５及び第２導体３６に対してそれぞれ並列に接続される。
【００２４】
以上の構成からなる２ポート型アイソレータにおいては、入力ポートＰ１に高周波電流が入力すると、第２導体３６及び第３導体３７に大きな高周波電流が流れて出力ポートＰ２から出力される。このとき、抵抗素子ＲやコンデンサＣ１にはほとんど高周波電流が流れないため、挿入損失が小さくなる。一方、出力ポートＰ２から入力された高周波電流は、第１導体３５とコンデンサＣ１とで形成される並列共振回路によって減衰され、かつ、抵抗素子Ｒによって熱として放出される。
【００２５】
第１導体３５、第２導体３６及び第３導体３７はそれぞれインダクタＬ１，Ｌ２，Ｌ３として磁気的に結合しており、第１導体３５と第３導体３７との相互インダクタンスと、第２導体３６と第３導体３７との相互インダクタンスとが異なっており、両者の相互インダクタンスを調整することにより、入力側のインピーダンスが低下する。即ち、本第１実施例においては、第１導体３５（Ｌ１）と第３導体３７（Ｌ３）との結合が相対的に強く、第２導体３６（Ｌ２）と第３導体３７（Ｌ３）の結合が相対的に弱く調整されている。このような調整は、第１導体３５と第２導体３６との長さを異ならせること、第１導体３５と第２導体３６に対する第３導体３７の結合度を異ならせることによって行われる。このように、本第１実施例においては、フェライト３２に設けた導体３５，３６，３７（インダクタＬ１，Ｌ２，Ｌ３）がインピーダンス変換機能を有し、別部品としてインダクタを追加する必要がなく、挿入損失を低下させたり、大型化を招来することなく、入力インピーダンスの低下を達成できる。
【００２６】
本第１実施例のごとく、第３導体３７をフェライト３２に２．５ターン巻回した場合の挿入損失特性を図６の曲線Ａに示し、アイソレーション特性を図６の曲線Ｂに示す。周波数帯域１．９２０〜１．９８０ＧＨｚにおいて、挿入損失が−０．４５２〜−０．４７１ｄＢ、アイソレーションが−１４．２６５〜−１５．９８７ｄＢである。
【００２７】
さらに、本２ポート型アイソレータにおいて、フェライト・磁石素子３０は、フェライト３２と一対の永久磁石４１が接着剤４２で一体化されていることで、機械的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。
【００２８】
（第２実施例、図７及び図８参照）
第２実施例である非可逆回路素子（２ポート型アイソレータ）は、図７に示すように、第３導体３７を第１導体３５及び第２導体３６に絶縁状態で交差してフェライト３２に１．５ターン巻回したものである。なお、図７において、第３導体３７はその全ての構成要素が図示されてはいないが、図５に示した各構成要素の一部を省略して１．５ターン巻回されている。
【００２９】
本第２実施例における第１導体３５、第２導体３６及び第３導体３７の作用効果は前記第１実施例と同様であり、挿入損失特性を図８の曲線Ａに示し、アイソレーション特性を図８の曲線Ｂに示す。周波数帯域１．９２０〜１．９８０ＧＨｚにおいて、挿入損失が−０．５９２ｄＢ、アイソレーションが−１２．９１７〜−２０．０５０ｄＢである。
【００３０】
（第３実施例、図９及び図１０参照）
第３実施例である非可逆回路素子（２ポート型アイソレータ）は、図９に示すように、第３導体３７を第１導体３５及び第２導体３６に絶縁状態で交差してフェライト３２に３．５ターン巻回したものである。なお、図９において、第３導体３７はその全ての構成要素が図示されてはいないが、図５に示した各構成要素を増加させて３．５ターン巻回されている。
【００３１】
本第３実施例における第１導体３５、第２導体３６及び第３導体３７の作用効果は前記第１実施例と同様であり、挿入損失特性を図１０の曲線Ａに示し、アイソレーション特性を図１０の曲線Ｂに示す。周波数帯域１．９２０〜１．９８０ＧＨｚにおいて、挿入損失が−０．４１６〜−０．３９０ｄＢ、アイソレーションが−１１．１８６〜−２０．２８６ｄＢである。
【００３２】
（ターン数と入出力インピーダンスとの関係）
以下の表１に、第３導体３７のフェライト３２に対するターン数と入力インピーダンスＳ１１及び出力インピーダンスＳ２２との関係を示す。ターン数が１．５ターン以上で入出力間のインピーダンス実部に変換特性が現われ、かつ、インピーダンス値自体も大きくなる。また、２．５ターンで、出力インピーダンスが５０Ωになり、入力２５＋ｊ２０Ω、出力５０＋ｊ０Ωのインピーダンス変換機能を有する。
【００３３】
【表１】
0005652116.tif 000002
【００３４】
（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
【００３５】
例えば、永久磁石４１のＮ極とＳ極を反転させれば、入力ポートＰ１と出力ポートＰ２とが入れ替わる。また、前記第１、第２、及び第３導体３５，３６，３７の形状は種々に変更することができる。例えば、第１及び第２導体３５，３６はフェライト３２の主面３２ａ上で２本に分岐していてもよく、側面に回り込んでいてもよい。また、回路基板２０を多層基板とし、コンデンサ素子Ｃなどを内部電極で構成してもよい。
【産業上の利用可能性】
【００３６】
以上のように、本発明は、非可逆回路素子に有用であり、特に、挿入損失を低下させたり、大型化を招来することなく、入力インピーダンスの低下を達成できる点で優れている。
【符号の説明】
【００３７】
２０…回路基板
２１…入力端子電極
２２…出力端子電極
２３…グランド端子電極
３０…フェライト・磁石素子
３２…フェライト
３５…第１導体
３６…第２導体
３７…第３導体
４１…永久磁石
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…グランドポート
Ｒ…抵抗素子
【図１】
0005652116.tif 000003
【図２】
0005652116.tif 000004
【図３】
0005652116.tif 000005
【図４】
0005652116.tif 000006
【図５】
0005652116.tif 000007
【図６】
0005652116.tif 000008
【図７】
0005652116.tif 000009
【図８】
0005652116.tif 000010
【図９】
0005652116.tif 000011
【図１０】
0005652116.tif 000012