(57)【特許請求の範囲】
【請求項１】
流出または流入の出力電流を出力するものであって、パルス信号に応じて前記出力電流のオン／オフが切替えられるチャージポンプと、
周期性を有する多値の参照信号に応じて前記パルス信号を生成するパルス信号生成部と、を備え、
前記出力電流に応じた出力クロック信号を生成するＰＬＬ回路であって、
前記参照信号に応じて前記出力電流がオンであるときの電流量を調整する電流量調整部を備え、
前記パルス信号生成部は、前記参照信号の値と前記参照信号の目標波形を表す目標波形信号の値との差分値の符号に応じて、前記パルス信号として、前記流出のオン／オフを切替えるＵＰ信号、及び前記流入のオン／オフを切替えるＤＮ信号を生成し、
前記電流量調整部は、前記差分値の絶対値に応じて調整信号を生成することで前記電流量を調整し、前記差分値の絶対値が大きいほど、前記電流量が大きくなるように前記電流量の調整を行うことを特徴とするＰＬＬ回路。
【請求項２】
前記参照信号は、正弦波を表すデジタル信号であることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記チャージポンプの出力側に設けられたローパスフィルタと、
前記ローパスフィルタの出力電圧に応じた周波数のクロック信号を前記出力クロック信号として生成する電圧制御発振回路と、
を備えたことを特徴とする請求項１又は請求項２に記載のＰＬＬ回路。
【請求項４】
前記電流量調整部は、前記参照信号の積分値に応じて、前記電流量を調整することを特徴とする請求項３に記載のＰＬＬ回路。
【請求項５】
前記参照信号がゼロクロスとなるべきタイミングであるゼロクロスタイミングを特定する請求項３に記載のＰＬＬ回路であって、
前記電流量調整部は、前記ゼロクロスタイミングにおける前記参照信号の値とゼロとの差分値に応じて、前記電流量を調整することを特徴とするＰＬＬ回路。
【請求項６】
前記参照信号に対して移動平均の算出処理を施す移動平均算出回路を備えたことを特徴とする請求項１〜請求項５のいずれか１項に記載のＰＬＬ回路。
【請求項７】
前記参照信号に対してバンドパスのフィルタ処理を施すバンドパスフィルタを備えたことを特徴とする請求項１〜請求項６のいずれか１項に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号を生成するＰＬＬ［Phase Locked Loop］回路に関する。
【背景技術】
【０００２】
従来、種々の電気機器においてＰＬＬ回路が利用されている。ここで従来のＰＬＬ回路の構成について、主にアナログ信号を処理する形式（アナログ形式）のＰＬＬ回路、および、主にデジタル信号を処理する形式（デジタル形式）のＰＬＬ回路を例に挙げ、以下に簡潔に説明する。
【０００３】
図１１は、アナログ形式のＰＬＬ回路１００の構成図である。本図に示すようにＰＬＬ回路１００は、比較器（位相周波数比較器）１０１、チャージポンプ１０２、ローパスフィルタ１０３、電圧制御発振回路１０４、および分周器１０５を有する。
【０００４】
比較器１０１は、リファレンス周波数信号および分周器１０５の出力信号が入力され、これらの位相比較の結果に応じて、パルス信号ＵＰまたはパルス信号ＤＮを出力する。またチャージポンプ１０２は、流出または流入の出力電流を出力するものであって、パルス信号ＵＰに応じて流出の出力電流のオン／オフが切替えられ、パルス信号ＤＮに応じて流入の出力電流のオン／オフが切替えられるように構成されている。
【０００５】
ローパスフィルタ１０３は、チャージポンプ１０２の出力側に設けられており、入力電圧に低域通過のフィルタ処理を施して、電圧制御発振回路１０４に出力する。また電圧制御発振回路１０４は、ローパスフィルタ１０３の出力電圧に応じた周波数のクロック信号を、出力クロック信号Ｓoutとして生成する。
【０００６】
生成された出力クロック信号Ｓoutは、ＰＬＬ回路１００の外部に出力されるとともに、分周器１０５に入力される。分周器１０５に入力された出力クロック信号Ｓoutは、分周の処理が施された上で、比較器１０１へ出力される。ＰＬＬ回路１００によれば、例えばリファレンス周波数信号が１MHzであり、分周器１０５が２分周を行う場合に、２MHzの出力クロック信号Ｓoutが得られる。
【０００７】
但しＰＬＬ回路１００によれば、リファレンス周波数信号としてデジタル信号（例えば、ＡＤ変換された後の信号）が入力される場合には、上述した位相比較を適切に行うことが難しくなる。これに対し、デジタル形式のＰＬＬ回路２００の構成図を図１２に示す。本図に示すようにＰＬＬ回路２００は、比較器１０１や分周器１０５の代わりに、デジタル回路として構成されたカウンタＡ、カウンタＢ、および比較器２０１を有する。
【０００８】
カウンタＡは、リファレンス周波数信号のクロックをカウントし、カウンタＢは、出力クロック信号Ｓoutのクロックをカウントする。また比較器２０１は、各カウンタによるカウント結果の大小関係に応じて、パルス信号ＵＰまたはパルス信号ＤＮを出力する。
【０００９】
図１３は、１MHzのリファレンス周波数信号から２MHzの出力クロック信号Ｓoutが得られるようにした場合における、各カウンタの動作の様子を模式的に例示したものである。本図に示すように、カウンタＡは１００までのカウントアップを繰返し、カウンタＢは２００までのカウントアップを繰返すように動作する。比較器２０１は、各カウンタのカウントアップを繰返すタイミングにズレが発生したとき、このズレを解消させるように、パルス信号ＵＰまたはパルス信号ＤＮを出力する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−７２４６９号公報
【特許文献２】特許第３０２２８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述したデジタル形式のＰＬＬ回路によれば、デジタル回路をＦＰＧＡ等により制御することや、カウンタのカウント数を可変にすること等により、出力クロック信号の周波数を自由に変更することが可能となる。
【００１２】
しかしこのようなデジタル形式の方式によれば、パルス信号ＵＰやパルス信号ＤＮの周波数が低下することになり（図１３に示す例では、リファレンス周波数信号の１／１００程度となる）、出力クロック信号の周波数制御を精度良く行うことが、難しくなるおそれがある。
【００１３】
本発明は上述した問題に鑑み、出力クロック信号の周波数制御を精度良く行うことが容易となるＰＬＬ回路の提供を目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため本発明に係るＰＬＬ回路は、流出または流入の出力電流を出力するものであって、パルス信号に応じて前記出力電流のオン／オフが切替えられるチャージポンプと、周期性を有する多値の参照信号に応じて前記パルス信号を生成する、パルス信号生成部と、を備え、前記出力電流に応じた出力クロック信号を生成するＰＬＬ回路であって、前記参照信号に応じて前記出力電流の電流量を調節する、電流量調節部を備えた構成とする。
【００１５】
本構成によれば、参照信号に応じてチャージポンプの出力電流の電流量を調節するため、出力クロック信号の周波数制御を精度良く行うことが容易となる。
【００１６】
また上記構成としてより具体的には、前記参照信号は、正弦波を表すデジタル信号である構成としてもよい。また上記構成としてより具体的には、前記パルス信号生成回路は、前記パルス信号として、前記流出のオン／オフを切替えるＵＰ信号、および、前記流入のオン／オフを切替えるＤＮ信号を生成する構成としてもよい。
【００１７】
また上記構成としてより具体的には、前記チャージポンプの出力側に設けられたローパスフィルタと、前記ローパスフィルタの出力電圧に応じた周波数のクロック信号を、前記出力クロック信号として生成する電圧制御発振回路と、を備えた構成としてもよい。
【００１８】
また前記参照信号の目標波形を表す目標波形信号を生成する、上記構成のＰＬＬ回路において、前記電流量調節部は、前記参照信号と前記目標波形信号との差分値に応じて、前記電流量を調節する構成としてもよい。
【００１９】
また上記構成としてより具体的には、前記電流量調節部は、前記差分値の絶対値が大きいほど、前記電流量が大きくなるように前記調節を行う構成としてもよい。また上記構成としてより具体的には、前記パルス信号生成回路は、前記参照信号と前記目標波形信号との差の符号に応じて、ＵＰ信号とＤＮ信号の何れを生成するかを決める構成としてもよい。
【００２０】
また上記構成としてより具体的には、前記電流量調節部は、前記参照信号の積分値に応じて、前記電流量を調節する構成としてもよい。また上記構成としてより具体的には、前記パルス信号生成回路は、前記参照信号の積分値の符号に応じて、ＵＰ信号とＤＮ信号の何れを生成するかを決める構成としてもよい。
【００２１】
また前記参照信号がゼロクロスとなるべきタイミングである、ゼロクロスタイミングを特定する上記構成のＰＬＬ回路において、前記電流量調節部は、前記ゼロクロスタイミングにおける、前記参照信号とゼロとの差分値に応じて、前記電流量を調節する構成としてもよい。また上記構成としてより具体的には、前記パルス信号生成回路は、前記ゼロクロスタイミングにおける、前記参照信号とゼロとの差の符号に応じて、ＵＰ信号とＤＮ信号の何れを生成するかを決める構成としてもよい。
【００２２】
また上記構成としてより具体的には、前記参照信号に対して移動平均の算出処理を施す、移動平均算出回路を備えた構成としてもよい。また上記構成としてより具体的には、前記参照信号に対してフィルタ処理を施す、バンドパスフィルタを備えた構成としてもよい。
【発明の効果】
【００２３】
上述した通り、本発明に係るＰＬＬ回路によれば、参照信号に応じてチャージポンプの出力電流の電流量を調節するため、出力クロック信号の周波数制御を精度良く行うことが容易となる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態に係るＰＬＬ回路の構成図である。
【図２】本発明の実施形態に係るチャージポンプの構成図である。
【図３】第１実施形態に係るＣＰ制御回路の構成図である。
【図４】第１実施形態に係るＣＰ制御回路の動作に関わる説明図である。
【図５】第２実施形態に係るＣＰ制御回路の動作に関わる説明図である。
【図６】第３実施形態に係るＣＰ制御回路の構成図である。
【図７】第３実施形態に係るＣＰ制御回路の動作に関わる説明図である。
【図８】第４実施形態に係るＣＰ制御回路の構成図である。
【図９】第４実施形態に係るＣＰ制御回路の動作に関わる説明図である。
【図１０】第５実施形態に係るＣＰ制御回路の構成図である。
【図１１】従来のアナログ形式のＰＬＬ回路の構成図である。
【図１２】従来のデジタル形式のＰＬＬ回路の構成図である。
【図１３】カウンタの動作に関する説明図である。
【発明を実施するための形態】
【００２５】
本発明の実施形態について、第１実施形態から第５実施形態の各々を例に挙げて、以下に説明する。
【００２６】
１．第１実施形態
［ＰＬＬ回路の全体構成］
まず第１実施形態について説明する。図１は、本実施形態に係るＰＬＬ回路９の構成図である。本図に示すようにＰＬＬ回路９は、正弦波生成部１、ＡＤコンバータ２、チャージポンプ制御回路（以下、「ＣＰ制御回路」と称する）３、チャージポンプ４、ローパスフィルタ５、電圧制御発振回路６、およびゼロクロス信号生成回路７を有している。
【００２７】
正弦波生成部１は、所定周期の正弦波（サイン波）のアナログ信号を生成して、後段側のＡＤコンバータ２に出力する。ＡＤコンバータ２は、前段側から受取るアナログ信号に対してＡＤ［Analog to Digital］変換を実行し、変換済みのデジタル信号（正弦波を表すデジタル信号）を参照信号ＳrefとしてＣＰ制御回路３に送出する。
【００２８】
なおＰＬＬ回路９においては、正弦波生成部１やＡＤコンバータ２が設けられる代わりに、参照信号Ｓrefに相当する信号が外部から入力されるようになっていても良い。また参照信号Ｓrefは、周期性を有する多値の信号であって、正弦波とは異なる形態であっても構わない。ここで本願における「多値の信号」とは、少なくとも３種以上の値となる信号であり、２値のパルス信号などを含まない概念である。なお参照信号Ｓrefは周期性を有するため、クロック信号の一種（リファレンスクロック信号）と見ることも出来る。
【００２９】
ＣＰ制御回路３は、参照信号Ｓrefに基づいて、パルス信号ＵＰ、パルス信号ＤＮ、および調節信号ＳＥＬを生成するデジタル回路である。ＣＰ制御回路３は、これらの信号をチャージポンプ４に送出することにより、チャージポンプ４の動作を制御する。パルス信号ＵＰおよびパルス信号ＤＮは、２値（ＨレベルとＬレベル）のパルス信号であり、各値がオンおよびオフの何れかを表す。なお、ＣＰ制御回路３のより詳細な構成等については、改めて説明する。
【００３０】
チャージポンプ４は、流出または流入の出力電流を出力するものであって、パルス信号ＵＰに応じて当該流出のオン／オフが切替えられ、パルス信号ＤＮに応じて当該流入のオン／オフが切替えられるように形成されている。
【００３１】
すなわちチャージポンプ４は、パルス信号ＵＰがオンのときに、自身から出力側（ＬＰＦ５）へ電流を流出させる（つまり、「流出」の出力電流を出力する）ようにし、パルス信号ＤＮがオンのときに、出力側から自身へ電流を流入させる（つまり、「流入」の出力電流を出力する）ように動作する。チャージポンプ４の出力電流によって、ローパスフィルタ５に入力される電圧が決められる。
【００３２】
またチャージポンプ４は、調節信号ＳＥＬに応じて、出力電流がオンであるときの電流量が変化するように形成されている。ここでチャージポンプ４の構成例について、図２を参照しながら以下に説明する。なおこの例では、調節信号ＳＥＬは、複数の信号（ＳＥＬ−１〜ＳＥＬ−６）からなっている。
【００３３】
図２に示すようにチャージポンプ４は、ＵＰ側のPMOSトランジスタＴ１と、ＤＯＷＮ側のNMOSトランジスタＴ２とを備える。PMOSトランジスタＴ１は、ゲートにはパルス信号ＵＰが入力されるようになっており、ソースには、電流可変用のPMOSトランジスタＴ３〜Ｔ５のドレインが共通接続される。PMOSトランジスタＴ３〜Ｔ５はそれぞれ、ソースが電源に接続され、ゲートに信号ＳＥＬ−１〜ＳＥＬ−３が供給される。
【００３４】
またNMOSトランジスタＴ２は、ゲートにはパルス信号ＤＮが入力されるようになっており、ソースには、電流可変用のNMOSトランジスタＴ６〜Ｔ８のドレインが共通接続される。NMOSトランジスタＴ６〜Ｔ８はそれぞれ、ソースが接地され、ゲートに信号ＳＥＬ−４〜ＳＥＬ−６が供給される。
【００３５】
図２に示す構成によれば、パルス信号ＵＰのオン時に、チャージポンプ４からローパスフィルタ５へ電流が流出する。そしてこの流出に係る電流量は、主に信号ＳＥＬ−１〜ＳＥＬ−３に応じて（つまり、PMOSトランジスタＴ３〜Ｔ５のうちの何れがオンとなるかに応じて）変化する。
【００３６】
またパルス信号ＤＮのオン時に、ローパスフィルタ５からチャージポンプ４へ電流が流入する。そしてこの流入に係る電流量は、主に信号ＳＥＬ−４〜ＳＥＬ−６に応じて（つまり、NMOSトランジスタＴ６〜Ｔ８のうちの何れがオンとなるかに応じて）変化する。なお図２に示した構成は一例であって、チャージポンプ４はその他の構成となっていても構わない。
【００３７】
図１に戻り、ローパスフィルタ５は、チャージポンプ４の出力側に設けられており、入力電圧に低域通過のフィルタ処理を施して、電圧制御発振回路６に出力する。また電圧制御発振回路６は、ローパスフィルタ５の出力電圧に応じた周波数のクロック信号（方形波）を、出力クロック信号Ｓoutとして生成する。生成された出力クロック信号Ｓoutは、ＰＬＬ回路９の外部に出力され、種々の目的に利用される。
【００３８】
なおＰＬＬ回路９は所定の機構（参照信号Ｓrefと出力クロック信号Ｓoutのクロックをカウントして比較する機構や、分周器を用いる機構等であっても構わない）を用いて、参照信号Ｓrefに対応した周波数となるように、出力クロック信号Ｓoutを生成する。本実施形態ではその一例として、１２５kHzの参照信号Ｓrefに基づいて、これが１６逓倍された２MHzの出力クロック信号Ｓoutが生成されるとする。
【００３９】
またＡＤコンバータ２、ＣＰ制御回路３、およびゼロクロス信号生成回路７には、基準クロックＣＬの信号が入力されるようになっている。ＡＤコンバータ２は、基準クロックＣＬの周期でＡＤ変換を行うようになっており、ＣＰ制御回路３は、基準クロックＣＬに応じて所定動作（詳しくは後述する）を行うようになっている。
【００４０】
なお基準クロックＣＬの信号としては、出力クロック信号Ｓoutが用いられるようにしても良く、別途生成されたクロック信号が用いられるようにしても良い。なお以下の説明では、基準クロックＣＬの周波数は、参照信号Ｓrefが１６逓倍されたものであるとする。
【００４１】
ゼロクロス信号生成回路７は、ゼロクロスタイミング（参照信号Ｓrefがゼロクロスとなるべきタイミング）を検知し、ゼロクロスタイミングを表す信号をＣＰ制御回路３に出力する。ゼロクロス信号生成回路７は、一例として、まず参照信号Ｓrefの符号反転検出を行って初めのゼロクロスのタイミングを検知し、その後、基準クロックＣＬを用いて参照信号Ｓrefの周期（本実施形態では１６回分の基準クロックＣＬ）をカウントすることで、永続的にゼロクロスタイミングを検知することが可能である。なお、ＣＰ制御回路３が行う処理においてゼロクロスタイミングの情報が不要である場合には、ゼロクロス信号生成回路７は設けられなくても良い。
【００４２】
［ＣＰ制御回路の構成］
次に、ＣＰ制御回路３の構成等についてより詳細に説明する。図３は、ＣＰ制御回路３の構成図である。本図に示すようにＣＰ制御回路３は、電流量調節回路３１、パルス信号生成回路３２、目標波形生成回路３３、およびコンパレータ３４を有している。
【００４３】
電流量調節回路３１は、入力される信号（本実施形態では、後述する差分信号）に基づいて調節信号ＳＥＬを生成し、チャージポンプ４に出力する。パルス生成回路３２は、入力される信号（本実施形態では、後述する差分信号）に基づいてパルス信号ＵＰおよびパルス信号ＤＮを生成し、チャージポンプ４に出力する。
【００４４】
目標波形生成回路３３は、参照信号Ｓrefの目標波形（本実施形態では１２５kHzの正弦波）の信号を生成する回路である。目標波形生成回路３３は、例えば、基準クロックＣＬの間隔での目標波形の値を表すＬＵＴ［Look up Table］が用意されており、基準クロックＣＬと当該ＬＵＴを用いることにより、目標波形の信号を生成する。
【００４５】
コンパレータ３４は、参照信号Ｓrefの値と目標波形の信号の値との差分値（便宜的に「差分値Ｄ１」とする）を算出し、算出結果の信号を差分信号として、後段側に送出する。なおコンパレータ３４における当該算出は、例えばゼロクロスタイミングの情報が利用され、参照信号Ｓrefと目標波形を同期させるようにして実行される。
【００４６】
［ＣＰ制御回路の動作］
次に、ＣＰ制御回路３の動作についてより詳細に説明する。電流量調節回路３１は、差分信号が表す差分値Ｄ１に応じて、調節信号ＳＥＬを生成する。より具体的には、差分値Ｄ１の絶対値が大きいほどチャージポンプ４での電流量が増大するように、調節信号ＳＥＬが生成される。一例としては、差分値Ｄ１の絶対値（或いはこれに所定係数を乗じた値）が、チャージポンプ４での電流量となるように、調節信号ＳＥＬが生成される。調節信号ＳＥＬは、差分値Ｄ１の絶対値が出来るだけ速やかに小さくなるように、適切に生成されることが望ましい。
【００４７】
またパルス生成回路３２は、差分信号が表す差分値Ｄ１の符号に応じて、パルス信号ＵＰおよびパルス信号ＤＮを生成する。より具体的には、パルス信号ＤＮについては、差分値Ｄ１が正であればオンとし、そうでないときはオフとする。またパルス信号ＵＰについては、差分値Ｄ１が負であればオンとし、そうでないときはオフとする。
【００４８】
また本実施形態では、コンパレータ３４による差分値Ｄ１の算出は、基準クロックＣＬの周期毎に（つまり、基準クロックＣＬのタイミングで毎回）実行される。そしてこの算出結果に従って、差分信号の内容が更新される。また電流量調節回路３１およびパルス生成回路３２による信号生成の動作（信号内容の更新）も、当該算出のタイミングに同期して行われる。
【００４９】
ここで図４は、ＣＰ制御回路３の動作に関わるタイミングチャートを例示している。なお図４の上段は、参照信号Ｓref（実線）と目標波形（破線）の様子（参照信号Ｓrefの位相が遅れている例）を模式的に示しており、図４の下段は、このときのパルス信号ＵＰ、パルス信号ＤＮ、および調節信号ＳＥＬの状態を示している。また図４中の一点鎖線は、基準クロックＣＬの各タイミングを表している。
【００５０】
図４に示すように本実施形態では、基準クロックＣＬの周期毎のタイミング（図４ではｔ１〜ｔ１８が例示されている）において差分値Ｄ１が算出され、それぞれの算出結果が各信号（ＵＰ、ＤＮ、ＳＥＬ）に反映されている。
【００５１】
このように電流量調節回路３１は、参照信号Ｓrefに応じて（より具体的には、参照信号Ｓrefの値と目標波形の信号の値との差分値Ｄ１に応じて）、チャージポンプ４の出力電流の電流量を調節するようになっている。そのためＰＬＬ回路９は、このような調節が行われないものに比べて、差分値Ｄ１の絶対値をより速やかに小さくすること等が可能であり、出力クロック信号の周波数制御を精度良く行うことが容易である。またこれにより、パルス信号ＵＰやパルス信号ＤＮの周波数が小さくても、出力クロック信号Ｓoutに関するジッタの悪化等を低減させることが容易である。
【００５２】
２．第２実施形態
次に、第２実施形態について説明する。なお第２実施形態は、差分値を算出するタイミングに関する点を除き、基本的に第１実施形態と同様である。以下の説明では、第１実施形態と異なる部分の説明に重点をおき、共通する部分については説明を省略することがある。
【００５３】
第２実施形態では、コンパレータ３４による差分値Ｄ１の算出は、ゼロクロスタイミングおよびその前後のタイミング（以下の説明では一例として、基準クロックＣＬの１周期分だけ前後のタイミングとする）においてのみ実行される。そしてこの算出結果に従って、差分信号の内容が更新される。また電流量調節回路３１およびパルス生成回路３２による信号生成の動作（信号内容の更新）も、当該算出のタイミングに同期して行われる。
【００５４】
なお第２実施形態のゼロクロス信号生成部７は、ゼロクロスタイミングだけでなく、その前後のタイミングをも検知し、これらのタイミングを表す信号をＣＰ制御回路３に出力するようになっている。これにより差分値Ｄ１の算出のタイミングを、ゼロクロスタイミングおよびその前後のタイミングのみとすることが可能となっている。
【００５５】
ここで図５は、ＣＰ制御回路３の動作に関わるタイミングチャートを例示している。なお図５の上段は、参照信号Ｓref（実線）と目標波形（破線）の様子（参照信号Ｓrefの位相が遅れている例）を模式的に示しており、図５の下段は、このときのパルス信号ＵＰ、パルス信号ＤＮ、および調節信号ＳＥＬの状態を示している。また図５中の一点鎖線は、基準クロックＣＬの各タイミングを表している。
【００５６】
図５に示すように第２実施形態では、ゼロクロスタイミングおよびその前後のタイミング（図５ではｔ１〜ｔ８が例示されている）においてのみ差分値Ｄ１が算出され、それぞれの算出結果が各信号（ＵＰ、ＤＮ、ＳＥＬ）に反映されている。
【００５７】
このように第２実施形態によれば、ゼロクロスタイミングおよびその前後のタイミングを除いては、差分値Ｄ１の算出が省略される。そのため参照信号Ｓrefと目標波形の間に振幅の差があったとしても、この振幅の差が差分値Ｄ１の算出に与える影響を、極力抑えることが可能である。これにより、ＰＬＬ回路９におけるジッタの悪化を低減させることが容易となる。
【００５８】
３．第３実施形態
次に、第３実施形態について説明する。なお第３実施形態は、ＰＣ制御回路３の構成や動作に関する点を除き、基本的に第１実施形態と同様である。以下の説明では、第１実施形態と異なる部分の説明に重点をおき、共通する部分については説明を省略することがある。
【００５９】
図６は、ＣＰ制御回路３の構成図である。本図に示すようにＣＰ制御回路３は、電流量調節回路３１、パルス信号生成回路３２、および積分回路３６を有している。
【００６０】
電流量調節回路３１は、入力される信号（本実施形態では、後述する積分信号）に基づいて調節信号ＳＥＬを生成し、チャージポンプ４に出力する。パルス生成回路３２は、入力される信号（本実施形態では、後述する積分信号）に基づいてパルス信号ＵＰおよびパルス信号ＤＮを生成し、チャージポンプ４に出力する。また積分回路３６は、参照信号Ｓrefの値の積分値を算出し、算出結果の信号を積分信号として後段側に送出する。
【００６１】
次に、ＣＰ制御回路３の動作についてより詳細に説明する。電流量調節回路３１は、積分信号が表す積分値の絶対値と目標積分量との差分値（便宜的に「差分値Ｄ２」とする）に応じて、調節信号ＳＥＬを生成する。より具体的には、差分値Ｄ２の絶対値が大きいほどチャージポンプ４での電流量が増大するように、調節信号ＳＥＬが生成される。
【００６２】
一例としては、差分値Ｄ２の絶対値（或いはこれに所定係数を乗じた値）が、チャージポンプ４での電流量となるように、調節信号ＳＥＬが生成される。なお目標積分量は、参照信号Ｓrefが理想波形であると仮定した場合の積分値の絶対値（つまり期待される積分値の絶対値）に相当する。参照信号Ｓrefが理想波形である場合には、差分値Ｄ２はゼロとなる。調節信号ＳＥＬは、差分値Ｄ２の絶対値が出来るだけ速やかに小さくなるように、適切に生成されることが望ましい。
【００６３】
またパルス生成回路３２は、差分値Ｄ２の符号に応じて、パルス信号ＵＰおよびパルス信号ＤＮを生成する。より具体的には、パルス信号ＤＮについては、差分値Ｄ２が正であればオンとし、そうでないときはオフとする。またパルス信号ＵＰについては、差分値Ｄ２が負であればオンとし、そうでないときはオフとする。
【００６４】
また本実施形態では、積分回路３６による積分値の算出は、ゼロクロスタイミングが到来する度に実行される。そしてこの算出結果に従って、積分信号の内容が更新される。また電流量調節回路３１およびパルス生成回路３２による信号生成の動作（信号内容の更新）も、当該算出のタイミングに同期して行われる。
【００６５】
ここで図７は、ＣＰ制御回路３の動作に関わるタイミングチャートを例示している。なお図７の上段は、参照信号Ｓrefの様子を模式的に示しており、図７の下段は、このときのパルス信号ＵＰ、パルス信号ＤＮ、および調節信号ＳＥＬの状態を示している。また図７中の一点鎖線は、基準クロックＣＬの各タイミングを表している。
【００６６】
図７に示すように本実施形態では、各ゼロクロスタイミング（図７ではｔ１〜ｔ３が例示されている）において積分値が算出され、それぞれの算出結果が各信号（ＵＰ、ＤＮ、ＳＥＬ）に反映されている。
【００６７】
なお本実施形態では、ゼロクロスタイミングごと、すなわち理想とする参照信号Ｓrefの半周期ごとに積分値を算出するが、その代わりに、一周期ごとに積分値を算出するようにしても良い。このようにすれば目標積分量はゼロとなるため、算出される積分値をそのまま差分値Ｄ２として扱うことができ、ＣＰ制御回路３の回路構成をより簡略化することが容易となる。
【００６８】
４．第４実施形態
次に、第４実施形態について説明する。なお第４実施形態は、ＰＣ制御回路３の構成や動作に関する点を除き、基本的に第１実施形態と同様である。以下の説明では、第１実施形態と異なる部分の説明に重点をおき、共通する部分については説明を省略することがある。
【００６９】
図８は、ＣＰ制御回路３の構成図である。本図に示すようにＣＰ制御回路３は、電流量調節回路３１、およびパルス信号生成回路３２を有している。電流量調節回路３１は、入力される信号（本実施形態では、参照信号Ｓref）に基づいて調節信号ＳＥＬを生成し、チャージポンプ４に出力する。パルス生成回路３２は、入力される信号（本実施形態では、参照信号Ｓref）に基づいてパルス信号ＵＰおよびパルス信号ＤＮを生成し、チャージポンプ４に出力する。
【００７０】
次に、ＣＰ制御回路３の動作についてより詳細に説明する。電流量調節回路３１は、参照信号Ｓrefの値とゼロとの差分値（便宜的に「差分値Ｄ３」とする）に応じて、調節信号ＳＥＬを生成する。より具体的には、差分値Ｄ３の絶対値が大きいほどチャージポンプ４での電流量が増大するように、調節信号ＳＥＬが生成される。一例としては、差分値Ｄ３の絶対値（或いはこれに所定係数を乗じた値）が、チャージポンプ４での電流量となるように、調節信号ＳＥＬが生成される。調節信号は、差分値Ｄ３の絶対値が出来るだけ速やかに小さくなるように、適切に生成されることが望ましい。
【００７１】
またパルス生成回路３２は、差分値Ｄ３の符号に応じて、パルス信号ＵＰおよびパルス信号ＤＮを生成する。より具体的には、パルス信号ＤＮについては、差分値Ｄ３が正であればオンとし、そうでないときはオフとする。またパルス信号ＵＰについては、差分値Ｄ３が負であればオンとし、そうでないときはオフとする。
【００７２】
また本実施形態では、電流量調節回路３１およびパルス生成回路３２による信号生成は、ゼロクロスタイミングが到来する度に実行される。
【００７３】
ここで図９は、ＣＰ制御回路３の動作に関わるタイミングチャートを例示している。なお図９の上段は、参照信号Ｓrefの様子を模式的に示しており、図９の下段は、このときのパルス信号ＵＰ、パルス信号ＤＮ、および調節信号ＳＥＬの状態を示している。また図９中の一点鎖線は、基準クロックＣＬの各タイミングを表している。
【００７４】
図９に示すように本実施形態では、各ゼロクロスタイミング（図９においてｔ１〜ｔ３が例示されているように、理想とする波形（本図中の破線の波形）がゼロクロスとなるタイミング）において積分値が算出され、それぞれの算出結果が各信号（ＵＰ、ＤＮ、ＳＥＬ）に反映されている。
【００７５】
このように電流量調節回路３１は、参照信号Ｓrefに応じて（より具体的には、参照信号Ｓrefの値とゼロとの差分値Ｄ３に応じて）、チャージポンプ４の出力電流の電流量を調節するようになっている。そのためＰＬＬ回路９は、このような調節が行われないものに比べて、差分値Ｄ３の絶対値をより速やかに小さくすること等が可能であり、出力クロック信号の周波数制御を精度良く行うことが容易である。またこれにより、パルス信号ＵＰやパルス信号ＤＮの周波数が小さくても、出力クロック信号Ｓoutに関するジッタの悪化等を低減させることが容易である。
【００７６】
５．第５実施形態
次に、第５実施形態について説明する。なお第５実施形態は、参照信号Ｓrefの移動平均を用いるようにした点を除き、基本的に第４実施形態と同様である。以下の説明では、第４実施形態と異なる部分の説明に重点をおき、共通する部分については説明を省略することがある。
【００７７】
図１０は、ＣＰ制御回路３の構成図である。本図に示すようにＣＰ制御回路３は、電流量調節回路３１、パルス信号生成回路３２、および移動平均算出回路３７を有している。移動平均算出回路３７は、入力される参照信号Ｓrefの値の移動平均を算出し、算出結果を電流決定回路３１およびパルス生成回路３２に送出する。なお移動平均の算出は、例えば、直近の１／８周期分の値を用いて行われる。
【００７８】
電流量調節回路３１は、入力される信号（本実施形態では、参照信号Ｓrefの値の移動平均）に基づいて調節信号ＳＥＬを生成し、チャージポンプ４に出力する。なお調節信号ＳＥＬの生成手順は、参照信号Ｓrefの値の代わりに当該移動平均の値が用いられる点を除き、第４実施形態の場合と同様である。
【００７９】
パルス生成回路３２は、入力される信号（本実施形態では、参照信号Ｓrefの値の移動平均）に基づいてパルス信号ＵＰおよびパルス信号ＤＮを生成し、チャージポンプ４に出力する。なおパルス信号ＵＰおよびパルス信号ＤＮの生成手順は、参照信号Ｓrefの値の代わりに当該移動平均の値が用いられる点を除き、第４実施形態の場合と同様である。
【００８０】
第５実施形態では、参照信号Ｓrefに対して移動平均が算出され、この算出結果を用いて各信号（ＳＥＬ、ＵＰ、ＤＮ）が生成される。そのため、正弦波生成部１から出力される正弦波にノイズが入っていた場合であっても、各信号（ＳＥＬ、ＵＰ、ＤＮ）の生成に当該ノイズの悪影響が及ぶことを、出来るだけ抑えることが可能である。
【００８１】
なお第５実施形態では、第４実施形態のＰＬＬ回路９に移動平均算出回路３７を設けた形態となっているが、第１実施形態から第３実施形態の何れのＰＬＬ回路９についても、移動平均算出回路３７に相当するものを設けることが可能である。この場合にも、参照信号Ｓrefに対して移動平均が算出され、この算出結果を用いて各信号（ＳＥＬ、ＵＰ、ＤＮ）が生成される。そのため、正弦波生成部１から出力される正弦波にノイズが入っていた場合であっても、各信号（ＳＥＬ、ＵＰ、ＤＮ）の生成に当該ノイズの悪影響が及ぶことを、出来るだけ抑えることが可能である。
【００８２】
６．その他
上述した通り各実施形態に係るＰＬＬ回路９は、流出または流入の出力電流を出力するものであって、パルス信号（流出のオン／オフを切替えるパルス信号ＵＰ、および、流入のオン／オフを切替えるパルス信号ＤＮ）に応じて出力電流のオン／オフが切替えられるチャージポンプ４と、周期性を有する多値の参照信号Ｓref（正弦波のアナログ信号がＡＤ変換された信号）に応じてパルス信号ＵＰおよびパルス信号ＤＮを生成する、パルス生成回路３２と、を備えており、チャージポンプ４の出力電流に応じた出力クロック信号Ｓoutを生成する。更にＰＬＬ回路９は、参照信号Ｓrefに応じて前記出力電流がオンである電流量を調節する、電流量調節回路３１をも備えている。
【００８３】
このようにＰＬＬ回路９によれば、参照信号に応じてチャージポンプの出力電流の電流量を調節するため、出力クロック信号の周波数制御を精度良く行うことが容易となっている。
【００８４】
また上述した各実施形態（移動平均算出回路３７を有する場合も含む）において、参照信号Ｓrefの周波数が特定されている場合には、ＡＤコンバータ２の後段側に、参照信号Ｓrefに対してバンドパスのフィルタ処理を施すバンドパスフィルタ（ＢＰＦ）を設けるようにしても良い。このようにすれば、参照信号Ｓrefに含まれるノイズがより減少し、ＰＬＬ回路９でのジッタが改善される。なおバンドパスフィルタは、正弦波生成部１とＡＤコンバータ２の間に設けられるようにしても良い。
【００８５】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００８６】
本発明は、ＰＬＬ回路を有する各種機器に利用することができる。
【符号の説明】
【００８７】
１    正弦波生成部
２    ＡＤコンバータ
３    チャージポンプ制御回路
３１    電流量調節回路
３２    パルス生成回路
３３    目標波形生成回路
３４    コンパレータ
３６    積分回路
３７    移動平均算出回路
４    チャージポンプ
５    ローパスフィルタ
６    電圧制御発振回路
７    ゼロクロス信号生成回路
Ｔ１〜Ｔ８    トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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