(57)【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板の第１の主面に搭載された半導体素子と、
前記配線基板の第２の主面に設けられ、電源用又は接地用の接続端子としてのみ用いられるはんだボールと、
前記第２の主面に立設され、信号用の接続端子としてのみ用いられる長尺状の導電片と、
を有することを特徴とする半導体装置。
【請求項２】
前記導電片は導電ピンであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の主面に形成された第１のランドと、
前記第２の主面において前記第１のランドと間隔をおいて形成され、前記第１のランドよりも直径が小さい第２のランドと、
を有し、
前記第１のランドに前記はんだボールが接合され、前記第２のランドに前記導電片が接合されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
電源用又は接地用の配線層としてのみ用いられる第１の配線層と、信号用の配線層としてのみ用いられる第２の配線層とを備えた多層配線層と、
前記多層配線層の主面に設けられ、前記第１の配線層のみと電気的に接続されたはんだボールと、
前記主面に設けられ、前記第２の配線層のみと電気的に接続された長尺状の導電片と、
を有することを特徴とする配線基板。
【請求項５】
電源用又は接地用の接続端子としてのみ用いられるはんだボールと、信号用の接続端子としてのみ用いられる長尺状の導電片とが主面に設けられた半導体装置と、
前記はんだボールのみが接合した第１のパッドと、前記導電片のみの先端に当接した第２のパッドとを備えた配線基板と、
を有することを特徴とする電子装置。
【請求項６】
配線基板が備える第１のパッドと第２のパッドのうち、少なくとも第２のパッドにはんだを塗布する工程と、
半導体装置が備える電源用又は接地用の接続端子としてのみ用いられるはんだボールを前記第１のパッドに当接させると共に、前記半導体装置が備える信号用の接続端子としてのみ用いられる長尺状の導電片の先端を前記はんだに当接させる工程と、
前記はんだと前記はんだボールとを加熱して溶融させることにより、前記はんだを介して前記第２のパッドに前記導電片を接続すると共に、前記第１のパッドに前記はんだボールを接続する工程と、
を有することを特徴とする電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、配線基板、及び電子装置とその製造方法に関する。
【背景技術】
【０００２】
マザーボード等の配線基板に高密度で実装できる半導体装置として、BGA(Ball Grid Array)型とPGA(Pin Grid Array)型の半導体装置が知られている。これらの半導体装置は、インターポーザ等の配線基板に設けられたはんだボールや導電ピンを外部接続端子として用いるものであり、その外部接続端子を介して外部と信号の入出力を行う。
【０００３】
その外部接続端子は、配線基板内の基板と共に信号経路の一部を形成するが、信号の波形劣化や低速化を防止するには、外部接続端子を含む信号経路のインピーダンス整合を図るのが好ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】実開平７−４２１４５号公報
【特許文献２】特開２００９−２６００６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置、配線基板、及び電子装置とその製造方法において、信号経路のインピーダンス整合を図ることを目的とする。
【課題を解決するための手段】
【０００６】
以下の開示の一観点によれば、配線基板と、前記配線基板の第１の主面に搭載された半導体素子と、前記配線基板の第２の主面に設けられ、電源用又は接地用の接続端子としてのみ用いられるはんだボールと、前記第２の主面に立設され、信号用の接続端子としてのみ用いられる長尺状の導電片とを有する半導体装置が提供される。
【０００７】
また、その開示の別の観点によれば、電源用又は接地用の配線層としてのみ用いられる第１の配線層と、信号用の配線層としてのみ用いられる第２の配線層とを備えた多層配線層と、前記多層配線層の主面に設けられ、前記第１の配線層のみと電気的に接続されたはんだボールと、前記主面に設けられ、前記第２の配線層のみと電気的に接続された長尺状の導電片とを有する配線基板が提供される。
【０００８】
更に、その開示の他の観点によれば、電源用又は接地用の接続端子としてのみ用いられるはんだボールと、信号用の接続端子としてのみ用いられる長尺状の導電片とが主面に設けられた半導体装置と、前記はんだボールのみが接合した第１のパッドと、前記導電片のみの先端に当接した第２のパッドとを備えた配線基板とを有する電子装置が提供される。
【０００９】
そして、その開示の更に別の観点によれば、配線基板が備える第１のパッドと第２のパッドのうち、少なくとも第２のパッドにはんだを塗布する工程と、半導体装置が備える電源用又は接地用の接続端子としてのみ用いられるはんだボールを前記第１のパッドに当接させると共に、前記半導体装置が備える信号用の接続端子としてのみ用いられる長尺状の導電片の先端を前記はんだに当接させる工程と、前記はんだと前記はんだボールとを加熱して溶融させることにより、前記はんだを介して前記第２のパッドに前記導電片を接続すると共に、前記第１のパッドに前記はんだボールを接続する工程とを有する電子装置の製造方法が提供される。
【発明の効果】
【００１０】
以下の開示によれば、電源用又は接地用のはんだボールとは別に、信号用の導電片を形成する。その導電片は、長尺状であるため、球形のはんだボールと比較して他の導電部材と近接し難く、不要な容量が付加され難い。そのため、その容量が原因で信号経路にインピーダンスの不整合が生じ難くなり、信号の高速化を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、BGA型の半導体装置の平面図である。
【図２】図２は、図１のI−I線に沿う断面図である。
【図３】図３は、BGA型の半導体装置の拡大平面図である。
【図４】図４は、BGA型の半導体装置が備えるはんだボールとのその周囲の拡大断面図である。
【図５】図５は、はんだボールに代えて導電ピンを用いたBGA型の半導体装置が備える配線基板の拡大断面図である。
【図６】図６は、はんだボールに代えて導電ピンを用いたBGA型の半導体装置を実装基板に実装したときの断面図である。
【図７】図７は、第１実施形態に係る半導体装置の平面図である。
【図８】図８は、図７のII−II線に沿う断面図である。
【図９】図９は、第１実施形態に係る半導体装置が備える配線基板の拡大平面図である。
【図１０】図１０は、第１実施形態に係る半導体装置が備える配線基板の拡大断面図である。
【図１１】図１１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その１）である。
【図１２】図１２（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その２）である。
【図１３】図１３は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その３）である。
【図１４】図１４は、第１実施形態に係る半導体装置の製造途中の拡大断面図（その４）である。
【図１５】図１５は、第１実施形態に係る電子装置の平面図である。
【図１６】図１６は、図１５のIII−III線に沿う断面図である。
【図１７】図１７（ａ）、（ｂ）は、第１実施形態に係る電子装置の製造方法について説明するための断面図である。
【図１８】図１８（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の拡大断面図（その１）である。
【図１９】図１９（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の拡大断面図（その２）である。
【図２０】図２０は、第２実施形態に係る半導体装置の製造途中の拡大断面図（その３）である。
【図２１】図２１（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の拡大断面図（その１）である。
【図２２】図２２は、第３実施形態に係る半導体装置の製造途中の拡大断面図（その２）である。
【図２３】図２３（ａ）、（ｂ）は、第４実施形態に係る半導体装置の製造途中の拡大断面図（その１）である。
【図２４】図２４は、第４実施形態に係る半導体装置の製造途中の拡大断面図（その２）である。
【図２５】図２５は、第４実施形態において使用する導電性リード６３の拡大断面図である。
【図２６】図２６は、第４実施形態に係る半導体装置の断面図である。
【図２７】図２７（ａ）、（ｂ）は、第４実施形態に係る電子装置の製造方法について説明するための断面図である。
【図２８】図２８は、第５実施形態の第１例に係る配線基板の拡大平面図である。
【図２９】図２９は、第５実施形態の第２例に係る配線基板の拡大平面図である。
【図３０】図３０は、第５実施形態の第３例に係る配線基板の拡大平面図である。
【図３１】図３１は、第５実施形態の第４例に係る配線基板の拡大平面図である。
【図３２】図３２は、第５実施形態の第５例に係る配線基板の拡大平面図である。
【図３３】図３３は、第６実施形態に係る電子装置の断面図である。
【図３４】図３４は、第６実施形態に係る実装基板の拡大断面図である。
【発明を実施するための形態】
【００１２】
本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。
【００１３】
図１は、BGA型の半導体装置１の平面図である。
【００１４】
この半導体装置１は、配線基板２と半導体素子３とを有する。配線基板２は、インターポーザとして供されるものであって、金線等のボンディングワイヤ４によって半導体素子３と電気的に接続される。
【００１５】
なお、半導体素子３は封止樹脂で封止されるが、図１ではその封止樹脂は省略してある。
【００１６】
配線基板２は、信号領域Ａと電源−グランド領域Ｂとに大別される。このうち、信号領域Ａは、半導体素子３との間で信号の入出力を行うためのはんだボールが設けられる領域である。一方、電源−グランド領域Ｂは、半導体素子３に電源を供給したり半導体素子３を接地するためのはんだボールが設けられる領域である。
【００１７】
図２は、図１のI−I線に沿う断面図である。
【００１８】
図２に示すように、配線基板２は、絶縁性基材１０と、第１の配線層１１と、第２の配線層１２とを備える。このうち、第１の配線層１１は配線基板２の第１の主面２ａ側に形成され、第２の配線層１２は第２の主面２ｂ側に形成される。
【００１９】
更に、第１の配線層１１と第２の配線層１２はソルダレジスト層１９によって保護される。
【００２０】
そして、配線基板２の第１の主面２ａには接着剤１３を介して半導体素子３が固着され、第２の主面２ｂにおける第２の配線層１２には外部接続端子としてはんだボール９が接合される。
【００２１】
また、半導体素子３は、金線等のボンディングワイヤ４によって配線基板２と電気的に接続され、封止樹脂６によって封止される。
【００２２】
図３は、はんだボール９側から見た領域Ｃ（図１参照）における半導体装置１の拡大平面図である。
【００２３】
領域Ｃは、信号領域Ａと電源−グランド領域Ｂとの両方を含む領域であるが、図３の例では各領域Ａ、Ｂの別を問わず外部接続端子として複数のはんだボール９が設けられる。
【００２４】
また、それらのはんだボール９は、配線基板２に形成された概略円形の複数のランド１２ａに接合される。
【００２５】
半導体装置１を不図示の実装基板に搭載する際には、そのはんだボール９をリフローすることで、半導体装置１と実装基板とが電気的かつ機械的に接続される。
【００２６】
はんだボール９は、このようにリフローによって実装基板に半導体装置１を簡単に実装できるという利点があるものの、以下に説明するように信号の劣化を防止するという点においては不向きである。
【００２７】
図４は、はんだボール９とのその周囲の拡大断面図である。
【００２８】
図４に示すように、はんだボール９は信号経路Ｐの一部となる。
【００２９】
ここで、配線基板２の内層には不図示のグランドプレーンが形成されており、そのグランドプレーンとはんだボール９との間に不要な容量Cが形成されてしまう。また、はんだボール９は球形であるため、ランド１２ａに隣接する第２の配線１２とはんだボール９とが近接し、これらの間にも不要な容量Ｃが形成されてしまう。そのような容量は、隣接するはんだボール９の間等にも形成され得る。
【００３０】
その結果、配線基板２から外部に出る信号経路Ｐのインピーダンスがはんだボール９において低下し、その信号経路Ｐにおいてインピーダンスの不整合が生じる。例えば、家電製品用の配線基板２では、配線のインピーダンスをシングルエンドの特性インピーダンスについては５０Ω、差動インピーダンスについては１００Ωに固定することが多い。しかし、上記の容量Ｃによってはんだボール９における信号経路Ｐのインピーダンスがこれらの値よりも小さくなってしまう。
【００３１】
そして、このようなインピーダンスの不整合が原因で、信号経路Ｐを流れる信号の波形が崩れ、信号の高速化が妨げられてしまう。
【００３２】
更に、球形のはんだボール９では、その表面と経路Ｐとの間隔ｒ１が経路Ｐに沿って不均一となる。そのため、はんだボール９の断面における信号の反射の仕方が経路Ｐに沿って不均一となり、信号の波形が劣化し易い。
【００３３】
このような不都合を解消するため、はんだボール９に代えて導電ピンを用いることも考えられる。
【００３４】
図５は、はんだボール９に代えて導電ピンを用いた場合の配線基板２の拡大断面図である。
【００３５】
導電ピン１５は、その表面と信号の経路Ｐとの間隔ｒ２が経路Ｐに沿って均一なため、導電ピン１５の断面における信号の反射の仕方が経路Ｐに沿って均一となり、信号の波形が劣化し難くなる。
【００３６】
更に、導電ピン１５の幅は狭いため、配線基板２２内のグランドプレーン（不図示）と導電ピン１５との間に形成される不要な容量Ｃを小さくすることができる。また、ランド１２ａに隣接する第２の配線１２と導電ピン１５とが離れるため、はんだボール９のように不要な容量Ｃも形成され難くなる。これにより、容量Ｃが原因で信号経路Ｐのインピーダンスが低下するのを抑制できるため、信号経路Ｐにおいてインピーダンスの不整合が生じ難くなり、信号の高速化を実現できるようになる。
【００３７】
このように、導電ピン１５は、信号の波形の劣化を防止したり信号を高速化したりするのには有利である。
【００３８】
但し、導電ピン１５は、実装基板に半導体装置１を実装するときに以下のような不都合を招いてしまう。
【００３９】
図６は、実装基板１７に実装された半導体装置１の断面図である。
【００４０】
図６に示すように、実装基板１７には導電ピン１５を通すためのスルーホール１７ａが形成される。そのスルーホール１７ａは、ドリルを用いた穴あけ加工によって実装基板１７に予め形成されるが、その穴あけ加工によって実装基板１７の製造コストが上昇してしまう。
【００４１】
更に、この方法では、スルーホール１７ａからはみ出た部分の導電ピン１５にはんだ１８を塗布して実装基板１７に導電ピン１５を固定するため、導電ピン１５がはみ出た側の実装基板１７の主面１７ａには他の電子部品を実装できないという不都合も生じる。
【００４２】
本願発明者はこのような知見に鑑み、以下に説明するような各実施形態に想到した。
【００４３】
以下、図面を参照して、発明を実施するための実施形態に係る半導体装置とその製造方法、配線基板、及び電子装置について説明する。以下の実施形態の構成は例示であり、本実施形態は以下に説明する構成に限定されない。
【００４４】
（第１実施形態）
図７は、本実施形態に係る半導体装置２１の平面図である。
【００４５】
この半導体装置２１は、配線基板２２と半導体素子２３とを有する。配線基板２２は、インターポーザとして供されるものであって、金線等のボンディングワイヤ２４によって半導体素子２３と電気的に接続される。
【００４６】
なお、半導体素子２３は封止樹脂で封止されるが、図７ではその封止樹脂は省略してある。
【００４７】
配線基板２２は、信号領域Ａと電源−グランド領域Ｂとに大別される。このうち、信号領域Ａは、半導体素子２３との間で信号の入出力を行うための外部接続端子が設けられる領域である。一方、電源−グランド領域Ｂは、半導体素子２３に電源を供給したり半導体素子２３を接地するための外部接続端子が設けられる領域である。
【００４８】
図８は、図７のII−II線に沿う断面図である。
【００４９】
図８に示すように、配線基板２２は、絶縁性基材３０と、第１の配線層３１と、第２の配線層３２とを備える。このうち、第１の配線層３１は配線基板２２の第１の主面２２ａ側に形成され、第２の配線層３２は第２の主面２２ｂ側に形成される。
【００５０】
第１の配線層３１と第２の配線層３２は、いずれも銅箔をパターニングしてなり、１０μm〜２３μmの厚さを有する。また、絶縁性基材３０は、ガラスエポキシ樹脂やポリイミドを材料とするものであって、４５０μmの厚さを有する。
【００５１】
これら第１の配線層３１と第２の配線層３２は、ソルダレジスト層３９によって保護される。
【００５２】
そして、配線基板２２の第１の主面２２ａには接着剤３３を介して半導体素子２３が固着される。その半導体素子２３は、金線等のボンディングワイヤ２４によって配線基板２２と電気的に接続され、封止樹脂４３によって封止される。
【００５３】
更に、本実施形態では、配線基板２２の第２の主面２２ｂに複数の導電ピン３５が外部接続端子として立設されると共に、その導電ピン３５とは別にはんだボール３６も外部接続端子として複数設けられる。
【００５４】
これらの外部接続端子のうち、導電ピン３５は、はんだボール３６よりも長尺であって、配線基板２２を介して半導体素子２３に信号を入出力する長尺状の導電片として供される。
【００５５】
導電ピン３５の材料は特に限定されない。本実施形態では、導電ピン３５の母材として銅を使用し、その銅の腐食防止のために導電ピン３５の表面に金メッキ膜を施す。なお、導電ピン３５と金メッキ膜との密着性を向上させるため、これらの間にニッケルメッキ膜を形成してもよい。
【００５６】
更に、銅に代えて、アルミニウム、金、銀、ステンレス、及びコバールのいずれかを導電ピン３５の材料として使用してもよい。
【００５７】
そして、はんだボール３６は、配線基板２２を介して半導体素子２３に電源を供給したり半導体素子２３を接地するのに供される。
【００５８】
図９は、第２の主面２２ｂ側から見た領域Ｄ（図７参照）における配線基板２２の拡大平面図である。
【００５９】
図９に示すように、上記の導電ピン３５は配線基板２２の信号領域Ａに設けられ、はんだボール３６は電源−グランド領域Ｂに設けられる。
【００６０】
このように信号用の外部接続端子として導電ピン３５を使用することで、図４に示したような不要な容量Ｃが導電ピン３５に付与されるのを抑制でき、導電ピン３５を流れる信号の高速化を実現することができる。
【００６１】
更に、予備的事項で説明したように、はんだボールと比較して導電ピン３５は信号の波形を劣化させ難いので、本実施形態では導電ピン３５を流れる信号が劣化するのを防止することもできる。
【００６２】
特に、半導体素子２３に高速インターフェース用のマクロが設けられ、そのマクロから導電ピン３５に高速差動信号が供給される場合に、上記のような信号の高速化や波形の劣化の防止の実益がある。そのような高速インターフェースの規格としては、例えば、USB(universal Serial Bus)、PCI(Peripheral Component Interconnect)-Express、S-ATA (Serial Advanced Technology Attachment)、FPD Link (Flat Panel Display Link)、DDR(Double Data Rate)、HDMI (High Definition Multimedia Interface)、及びVLDS(Law Voltage Differential Signaling)等がある。
【００６３】
一方、電源用又は接地用の外部接続端子としてははんだボール３６を形成することにより、そのはんだボール３６と配線基板２２内の不図示の接地層との間に意図的に容量を形成し、その容量をデカップリングキャパシタとして機能させることができきる。
【００６４】
更に、はんだボール３６は、導電ピン３５と比較して後述の実装基板との接合強度が高いので、その実装基板と配線基板２２との機械的な接続強度を高めることができる。
【００６５】
また、配線基板２２には第１のランド３２ａと第２のランド３２ｂが間隔をおいて複数設けられており、第１のランド３２ａにはんだボール３６が接合され、第２のランド３２ｂに導電ピン３５が接合される。
【００６６】
第１のランド３２ａと第２のランド３２ｂの平面形状はいずれも概略円形である。また、本実施形態では、隣接する第１のランド３２ａ同士の中心間距離Ｐと、隣接する第２のランド３２ｂ同士の中心間距離Ｐは同一であり、いずれも例えば１．０mm〜１．２７mm程度である。
【００６７】
図１０は、上記した配線基板２２の拡大断面図である。
【００６８】
図１０に示されるように、配線基板２２の絶縁性基材３０には、絶縁性樹脂４０によって埋め込まれたスルーホール３０ａが形成される。そのスルーホール３０ａの内面には銅メッキ膜等の導電膜３７が形成され、その導電膜３７によって絶縁性基材３０の両主面側が電気的に接続されることになる。
【００６９】
そして、絶縁性基材３０の両主面は、厚さが２５μm〜３０μmのソルダレジスト層３９により保護される。
【００７０】
そのレジスト層３９には、上記の第１のランド３２ａと第２のランド３２ｂの各々と重なる第１の開口３９ａと第２の開口３９ｂが形成される。これらの開口の直径は特に限定されないが、第１の開口３９ａの直径Ｅ１は約０．５mmであり、第２の開口３９ｂの直径Ｅ２は約０．４５mmである。
【００７１】
同様に、第１のランド３２ａと第２のランド３２ｂの直径は特に限定されないが、第２のランド３２ｂの直径Ｄ２を第１のランド３２ａの直径Ｄ１よりも小さくするのが好ましい。本実施形態では、直径Ｄ１を約０．６mmとし、直径Ｄ２を約０．５mmとする。
【００７２】
また、上記した導電ピン３５は、ピン固定材４１によって第２のランド３２ｂに接合される。
【００７３】
ここで、本実施形態では、上記のように第２のランド３２ｂの直径Ｄ２を第１のランド３２ａの直径Ｄ１よりも小さくする。このように直径Ｄ２を小さくすると、第２のランド３２ｂと配線基板２２内のグランドプレーン（不図示）との間に生じる容量Ｃを小さくすることができる。また、第２の主面２２ｂ側に形成された導電膜３７や第１のランド３２ａ等の他の導電部材から第２のランド３２ｂが隔てられ、それらの導電部材と第２のランド３２ｂとの間の容量を小さくできる。
【００７４】
これにより、配線基板２２の内部から外部に至る信号経路Ｐのインピーダンスが第２のランド３２ｂにおいて低下するのを抑制でき、信号経路Ｐにおいてインピーダンスの不整合が生じるのを防止できる。
【００７５】
更に、直径Ｄ２を小さくすると、導電ピン３５と第２のランド３２ｂの各々の直径の差が小さくなるので、その直径の差が原因で信号経路Ｐの途中で信号の反射が乱れるのを防止でき、信号の波形劣化を抑制することが可能となる。
【００７６】
なお、導電ピン３５とはんだボール３６の各々のサイズは特に限定されない。本実施形態では、はんだボール３６の直径を約０．６mmとする。
【００７７】
また、第２の主面２２ｂから測った導電ピン３５の高さｈ２は、第２の主面２２ｂから測ったはんだボール３６の高さｈ１以下であるのが好ましい。本実施形態では、例えばｈ１を０．５mm〜０．６mmとし、ｈ２をｈ１の高さ以下、例えば０．５mmとする。
【００７８】
次に、本実施形態に係る半導体装置２１の製造方法について説明する。なお、半導体装置２１の製造方法は下記に限定されない。
【００７９】
図１１〜図１４は、本実施形態に係る半導体装置の製造途中の拡大断面図である。
【００８０】
最初に、図１１（ａ）に示すように、絶縁性基材３０の両面に導体箔３４として銅箔が貼付された銅張基材を用意し、ドリル加工によってその銅張基材にスルーホール３０ａを形成する。導体箔３４の厚さは、例えば約２３μmとするが、これに限らず他の厚さであってもよい。なお、絶縁性基材３０の材料としてはガラスエポキシ樹脂を使用し得るが、これに限らず他の材料であってもよい。絶縁性基材３０の厚さは、例えば約４５０μmとするが、これに限らず他の厚さであってもよい。
【００８１】
そして、スルーホール３０ａの内面に不図示の無電解銅メッキ膜を形成し、その無電解銅メッキ膜を給電層にしてスルーホール３０ａ内に導電膜３７を形成する。
【００８２】
次に、図１１（ｂ）に示すように、導体箔３４をパターニングすることにより、絶縁性基材３０の一方の主面上にボンディングパッド３２ｃを形成すると共に、絶縁性基材３０の他方の主面上に第１のランド３２ａと第２のランド３２ｂとを形成する。
【００８３】
続いて、図１２（ａ）に示すように、スルーホール３０ａ内に絶縁性樹脂４０を埋め込む。
【００８４】
そして、配線基板２２の両主面上にソルダレジスト層３９として印刷法等により感光性樹脂を塗布する。その後、ソルダレジスト層３９を露光、現像して、各ランド３２ａ、３２ｂとボンディングパッド３２ｃの上のソルダレジスト３９に第１〜第３の開口３９ａ〜３９ｃを形成する。
【００８５】
次いで、図１２（ｂ）に示すように、第２のランド３２ｂの上にピン固定材４１を塗布する。
【００８６】
そのピン固定材４１の材料や融点は特に限定されないが、本実施形態では例えば融点が２３０℃程度のSn-Cuはんだをピン固定材４１として使用する。
【００８７】
そして、リフローによりピン固定材４１を加熱して溶融し、ピン固定材４１で第２のランド３２ｂ上に導電ピン３５を接合する。
【００８８】
次に、図１３に示すように、第１のランド３２ａ上にはんだボール３６を接合する。接合に際しては、はんだボール３６を加熱して溶融するが、その加熱温度はピン固定材４１の融点よりも低いため、本工程においてピン固定材４１が溶融して導電ピン３５が脱落することはない。
【００８９】
ここまでの工程により、インターポーザとして供される配線基板２２の基本構造が完成する。
【００９０】
これ以降の工程について、図１４を参照して説明する。
【００９１】
図１４に示すように、配線基板２２の第１の主面２２ａに、接着材３３により半導体素子２３を固着する。
【００９２】
そして、半導体素子２３の不図示の電極とボンディングパッド３２ｃにボンディングワイヤ２４を接続し、半導体素子２３と配線基板２２とを電気的に接続する。その後、封止樹脂４３でボンディングワイヤ２４と半導体素子２３とを封止し、半導体素子２３を外気から保護する。
【００９３】
以上により、本実施形態に係る半導体装置２１の基本構造が完成する。
【００９４】
この半導体装置２１は、以下のように実装基板に実装される。
【００９５】
図１５は、実装基板５０に半導体装置２１を実装してなる電子装置４９の平面図である。
【００９６】
実装基板５０はマザーボード等の配線基板であって、この例ではその実装基板５０に二つの半導体装置２１を実装すると共に、これらの半導体装置２１と同一の面側の実装基板５０に電子部品５１として抵抗素子を実装する。
【００９７】
また、その実装基板５０は、信号領域Ｅと電源−グランド領域Ｆとに大別される。このうち、信号領域Ｅは、信号用の配線が形成される領域である。そして、電源−グランド領域Ｆは、電源用又は接地用の配線が形成される領域である。
【００９８】
更に、この実装基板５０の縁には、上記の各領域Ｅ、Ｆに信号や電源電圧を供給するための複数のコネクタ５３が設けられる。
【００９９】
図１６は、図１５のIII−III線に沿う断面図である。
【０１００】
図１６に示すように、実装基板５０は、第１の配線層７２と、絶縁層７１と、第２の配線層７３とを交互に複数積層してなる多層配線層を有する。
【０１０１】
これらの配線層７２、７３のうち、第１の配線層７２は電源用又は接地用の配線層として供され、第２の配線層７３は信号用の配線層として供される。そして、上記の導電ピン３５は信号用の第２の配線層７３と電気的に接続され、はんだボール３６は接地用又は電源用の第１の配線層７２と電気的に接続される。
【０１０２】
また、その実装基板５０の両主面のうち、半導体装置２１が実装されている側とは反対の主面には、外部接続端子として複数のはんだボール５７が設けられる。
【０１０３】
図１７（ａ）、（ｂ）は、上記の電子装置４９の製造方法について説明するための断面図である。
【０１０４】
図１７（ａ）に示すように、実装基板５０の表面には、ソルダレジスト層５４と、銅箔等の導体箔をパターニングしてなる第１のパッド５９ａと第２のパッド５９ｂとが形成される。
【０１０５】
そして、その実装基板５０の上方に半導体装置２１を配し、第１のパッド５９ａとはんだボール３６とを位置合わせすると共に、第２のパッド５９ｂと導電ピン３５とを位置合わせする。
【０１０６】
なお、本実施形態では、半導体装置２１を実装する前に予めこれらのパッド５９ａ、５９ｂ上に予備はんだ６０を塗布しておく。
【０１０７】
次に、図１７（ｂ）に示すように、導電ピン３５とはんだボール３６の各々が予備はんだ６０に当接した状態で、リフローによって予備はんだ６０とはんだボール３６とを溶融させる。
【０１０８】
これにより、第１のパッド５９ａにはんだボール３６が接続されると共に、第２のパッド５９ｂに予備はんだ６０を介して導電ピン３５が接続され、配線基板５０に半導体装置２１が機械的かつ電気的に接続されることになる。
【０１０９】
なお、本工程での加熱温度は、ピン固定材４１の融点よりも低くするのが好ましい。このような温度で加熱することで、上記のリフローの際にピン固定材４１が溶融して導電ピン３５が不安定になるのを防止しつつ、はんだボール３６と予備はんだ６０のみを溶融させることができる。
【０１１０】
以上により、配線基板５０に半導体装置２１を実装してなる電子装置４９の基本構造が得られたことになる。
【０１１１】
上記した本実施形態では、予備はんだ６０によって第２のパッド５９ｂに導電ピン３５の先端部分を接合する。これにより、導電ピン３５を挿入するためのスルーホールを実装基板５０に形成する必要がなくなるため、スルーホールの加工コストが不要となり、実装基板５０への半導体装置２１の実装コストを低減できる。
【０１１２】
更に、スルーホールに導電ピン３５を挿入しないので、導電ピン３５の先端が実装基板５０を突き抜けることもない。そのため、実装基板５０の両主面のうち、半導体装置２１が実装されている側の主面だけでなく、それとは反対の主面にも抵抗素子等の電子部品を実装でき、実装基板５０への実装密度を向上させることができる。
【０１１３】
ここで、半導体装置２１と実装基板５０との間隔Ｄは導電ピン３５によって規制されるため、導電ピン３５の高さがはんだボール３６の高さよりも高いと、第１のパッド５９ａにはんだボール３６が当接しなくなる。
【０１１４】
そこで、本実施形態では、図１０に示したように、配線基板２２の第２の主面２２ｂから測った導電ピン３５の高さｈ２をはんだボール３６の高さｈ１以下とする。これにより、第１のパッド５９ａにはんだボール３６が確実に当接するようになり、配線基板２２と実装基板５０との接続信頼性が向上する。
【０１１５】
また、信号用の外部接続端子のみを導電ピン３５にし、電源用又は接地用の外部接続端子をはんだボール３６とすることで、第１のパッド５９ａと広く接触するはんだボール３６によって機械的に強固に配線基板２２と実装基板５０とを接続することができる。
【０１１６】
更に、導電ピン３５を信号用の外部接続端子として使用するので、既述のように信号経路Ｐ（図１０参照）におけるインピーダンスの不整合を抑制し、信号の高速化に資することができる。
【０１１７】
（第２実施形態）
次に、第２実施形態に係る半導体装置について、その製造工程を追いながら説明する。なお、本実施形態は、配線基板２２への導電ピン３５の固定方法のみが第１実施形態と相違し、それ以外については第１実施形態と同様である。
【０１１８】
図１８〜図２０は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図１８〜図２０において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１１９】
この半導体装置を製造するには、まず、第１実施形態の図１１（ａ）、（ｂ）の工程を行う。
【０１２０】
これにより、図１８（ａ）に示すように、絶縁性基材３０のスルーホール３０ａ内に導電膜３７が形成された構造が得られる。
【０１２１】
次に、図１８（ｂ）に示すように、絶縁性基材３０の両面にソルダレジスト層３９として印刷法等により感光性樹脂を塗布する。なお、ソルダレジスト層３９はある程度の粘性があるため、スルーホール３０ａがソルダレジスト層３９で埋め込まれることはない。
【０１２２】
その後、ソルダレジスト層３９を露光、現像することにより、ソルダレジスト層３９に第１の開口３９ａ、第３の開口３９ｃ、及び第４の開口３９ｄを形成する。
【０１２３】
これらの開口のうち、第４の開口３９ｄはスルーホール３０ａに重なるように形成され、当該第４の開口３９ｄからスルーホール３０ａの縁の導電膜３７が露出する。
【０１２４】
続いて、図１９（ａ）に示すように、第４の開口３９ｄから露出した部分の導電膜３７にピン固定材４１を塗布し、そのピン固定材４１をリフローして溶融させる。
【０１２５】
そして、スルーホール３０ａに挿入できる直径Ｒを有する導電ピン３５を用意する。本実施形態では、その導電ピン３５の途中の高さに直径Ｒよりも大きいストッパ３５ａを設ける。
【０１２６】
次に、図１９（ｂ）に示すように、ピン固定材４１が溶融した状態でスルーホール３０ａに導電ピン３５を挿入し、ピン固定材４１により導電膜３７に導電ピン３５を接合する。
【０１２７】
ここで、本実施形態では、導電ピン３５にストッパ３５ａを設けたため、スルーホール３０ａのある程度の深さまで導電ピン３５を挿入すると、スルーホール３０ａの縁の導電膜３７にストッパ３５ａが当接する。これにより、導電ピン３５の挿入深さを簡単にコントロールでき、導電ピン３５の先端がスルーホール３０ａを突き抜けるのを防止するこが可能となる。
【０１２８】
その後に、図２０に示すように、第１のランド３２ａ上にはんだボール３６を接合する。接合に際しては、はんだボール３６を加熱して溶融するが、その加熱温度はピン固定材４１の融点よりも低いため、本工程においてピン固定材４１が溶融して導電ピン３５がスルーホール３０ａから脱落することはない。
【０１２９】
ここまでの工程により、インターポーザとして供される配線基板２２の基本構造が完成する。
【０１３０】
この後は、第１実施形態で説明した図１４の工程を行うことで、配線基板２２に半導体素子２３を実装してなる半導体装置を完成させるが、その詳細については省略する。
【０１３１】
以上説明した本実施形態によれば、図２０に示したように、スルーホール３０ａ内に導電ピン３５を挿入し、導電ピン３５と導電膜３７とを直接接続する。
【０１３２】
よって、導電ピン３５と導電膜３７との配線距離を最短にすることができ、導電膜３７から導電ピン３５に至る信号経路において配線遅延が生じるのを抑制でき、導電ピン３５を流れる信号の高速化を実現することができる。
【０１３３】
（第３実施形態）
次に、第３実施形態に係る半導体装置について、その製造工程を追いながら説明する。なお、本実施形態が第２実施形態と相違するのは導電ピン３５の形状のみであり、それ以外は第２実施形態と同様である。
【０１３４】
図２１〜図２２は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図２１〜図２２において、第２実施形態で説明したのと同じ要素には第２実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１３５】
この半導体装置を製造するには、まず、第２実施形態の図１８（ａ）、（ｂ）の工程を行う。
【０１３６】
これにより、図２１（ａ）に示すように、絶縁性基材３０の両面にソルダレジスト層３９が形成された構造を得る。
【０１３７】
そして、スルーホール３０ａ内の導電膜３７上にピン固定材４１を塗布すると共に、スルーホール３０ａに挿入できる直径Ｒを有する導電ピン３５を用意する。
【０１３８】
第２実施形態と異なり、導電ピン３５にはストッパ３５ａ（図１９（ａ）参照）が形成されておらず、導電ピン３５の形状は棒状である。
【０１３９】
次に、図２１（ｂ）に示すように、ピン固定材４１が溶融した状態でスルーホール３０ａに導電ピン３５を挿入し、ピン固定材４１により導電膜３７に導電ピン３５を接合する。
【０１４０】
その後、図２２に示すように、第２実施形態と同様にして、第１のランド３２ａ上にはんだボール３６を接合することにより、インターポーザとして供される配線基板２２の基本構造が得られる。
【０１４１】
この後は、第１実施形態で説明した図１４の工程を行うことで、配線基板２２に半導体素子２３を実装してなる半導体装置を完成させるが、その詳細については省略する。
【０１４２】
以上説明した本実施形態によれば、図２２に示したように、導電ピン３５の形状を、信号経路Ｐに沿って直径Ｒが同一の棒状とする。
【０１４３】
このように配線経路Ｐに沿って直径Ｒを同一にすると、導電ピン３５の断面での信号の反射の仕方が配線経路Ｐに沿って同一となるため、導電ピン３５を流れる信号の波形が劣化するのを防止できる。
【０１４４】
更に、本実施形態では、導電ピン３５にストッパ３５ａ（図２０参照）のような突起を形成しないため、その突起と配線基板２２内のグランドプレーン（不図示）との間に不要な容量Ｃが形成され難い。同様に、ストッパ３５ａのような突起と第１のパッド３２ａとの間にも不要な容量が形成され難い。その結果、それらの容量が原因で導電ピン３５において信号経路Ｐのインピーダンスが低下するのを抑制でき、信号経路Ｐにおけるインピーダンスの不整合を防止できる。
【０１４５】
（第４実施形態）
上記した第１〜第３実施形態では、信号用の外部接続端子として導電ピン３５を形成した。
【０１４６】
これに対し、本実施形態では、導電ピン３５に代えて可撓性を有する導電性リードを長尺状の導電片として形成する。
【０１４７】
図２３〜図２４は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図２３〜図２４において、第１〜第３実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１４８】
この半導体装置を製造するには、まず、第２実施形態の図１１（ａ）〜図１２（ａ）に示す工程を行う。
【０１４９】
これにより、図２３（ａ）に示すように、絶縁性基材３０の両面にソルダレジスト層３９が形成された構造を得る。
【０１５０】
そして、第２のランド３２ｂの上にピン固定材４１を塗布すると共に、可撓性のある導電性リード６３を用意する。このうち、ピン固定材４１の材料は第１実施形態と同様である。
【０１５１】
また、導電性リード６３は、後述のはんだボール３６と比べて長尺な長尺状の導電片の一例である。
【０１５２】
図２５は、その導電性リード６３の拡大断面図である。
【０１５３】
図２５に示すように、導電性リード６３は、概略線状の可撓性フィルム６１と、その表面に形成された導体箔６２とを有する。可撓性フィルム６１と導体箔６２の材料は特に限定されないが、本実施形態では可撓性フィルム６１としてポリイミドを使用し、導体箔６２として銅箔を使用する。
【０１５４】
次に、図２３（ｂ）に示すように、リフローによりピン固定材４１を加熱して溶融し、ピン固定材４１で第２のランド３２ｂ上に導電性リード６３を接合する。これにより、導電性リード６３の導体箔６２（図２５参照）と第２のランド３２ｂとが電気的に接続される。
【０１５５】
次に、図２４に示すように、第１のランド３２ａ上に、ピン固定材４１よりも融点が低いはんだボール３６を接合する。接合に際しては、はんだボール３６をその融点以上に加熱して溶融させるが、本工程ではその加熱温度をピン固定材４１の融点よりも低くすることでピン固定材４１が溶融するのを防止し、第２のランド３２ｂから導電性リード６３が剥離しないようにする。
【０１５６】
なお、はんだボール３６と導電性リード６３のサイズは特に限定されない。本実施形態では、配線基板２２の第２の主面２２ｂから測ったはんだボール３６の高さｈ１を約０．５mmとし、はんだボール３６の直径を約０．６mmとする。また、第２の主面２２ｂから測った導電性リード６３の高さｈ２を０．５mm以下とする。
【０１５７】
ここまでの工程により、インターポーザとして供される配線基板２２の基本構造が完成する。
【０１５８】
その配線基板２２では、信号用の外部接続端子として導電性リード６３が設けられる。
【０１５９】
導電性リード６３は、微細加工が容易なポリイミド等の可撓性フィルム６１を基にして作製できるため、導電ピン３５（図１０参照）と比較してその線幅を更に細くすることができる。そのため、導電性リード６３と配線基板２２内のグランドプレーン（不図示）との間に生じる容量Ｃを小さくすることができる。
【０１６０】
また、このように導電ピン３５の線幅を狭くすることで、導電性リード６３の側面を、第２の主面２２ｂ側に形成された第１のランド３２ａや導電膜３７の導電性部材から更に離すことができる。これにより、その導電性部材と導電性リード６３との間に不要な容量が付加され難くなる。
【０１６１】
その結果、導電性リード６３を通る信号経路のインピーダンスが寄生容量によって低下するのが抑制され、その信号経路でインピーダンスの不整合が生じるのを防止できる。
【０１６２】
図２６は、その配線基板２２に半導体素子２３を実装してなる半導体装置７０の断面図である。
【０１６３】
第１実施形態と同様に、その半導体装置７０においては、配線基板２２の第１の主面２２ａに接着剤３３により半導体素子２３が固着される。
【０１６４】
また、半導体装置７０は、以下のようにして実装基板に実装される。
【０１６５】
図２７（ａ）、（ｂ）は、実装基板５０に半導体装置７０を実装してなる電子装置８０の製造方法について説明するための断面図である。なお、図２７（ａ）、（ｂ）において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１６６】
まず、図２７（ａ）に示すように、実装基板５０の第１のパッド５９ａとはんだボール３６とを位置合わせすると共に、第２のパッド５９ｂと導電性リード６３とを位置合わせする。
【０１６７】
なお、第１のパッド５９ａと第２のパッド５９ｂの各々の上には、予め予備はんだ６０を塗布しておく。
【０１６８】
次に、図２７（ｂ）に示すように、予備はんだ６０に導電性リード６３とはんだボール３６を当接させ、リフローにより予備はんだ６０とはんだボール３６を溶融させる。
【０１６９】
これにより、第１のパッド５９ａにはんだボール３６が接続されると共に、第２のパッド５９ｂに予備はんだ６０を介して導電性リード６３が接続され、配線基板５０に半導体装置７０が機械的かつ電気的に接続されることになる。
【０１７０】
なお、上記のリフローにおける加熱温度は、ピン固定材４１の融点よりも低いため、リフロー時にピン固定材４１が溶融して第２のランド３２ｂから導電性リード６３が剥離することはない。
【０１７１】
また、本工程では、第２のパッド５９ｂに当接した導電性リード６３が変形するため、配線基板２２と実装基板５０との間隔Ｄが狭まり、溶融したはんだボール３６を第１のランド５９ａに確実に当接させることができる。
【０１７２】
以上により、電子装置８０の基本構造が得られたことになる。
【０１７３】
上記した本実施形態によれば、信号用の外部接続端子として導電性リード６３を用いる。概略線状の導電性リード６３は、既述のようにはんだボールと比較して寄生容量が付加され難いため、信号の高速化を実現できる。
【０１７４】
更に、図２７（ｂ）の工程で可撓性を有する導電性リード６３が変形することではんだボール３６が第１のランド５９ａに確実に当接するようになり、実装基板５０と半導体装置７０との接続信頼性を向上させることができる。
【０１７５】
しかも、導電性リード６３を通すためのスルーホールを実装基板５０に形成する必要がないのでスルーホールの加工コストを削減できる。そして、そのスルーホールを導電性リード６３が突き抜けることがないので、半導体装置７０が実装されているのとは反対側の実装基板５０の主面にも抵抗素子等の電子部品を実装でき、実装基板５０への実装密度を向上させることができる。
【０１７６】
（第５実施形態）
本実施形態では、第１〜第４実施形態で説明した導電ピン３５の配置例や、導電ピン３５が接合される第２のランド５９ｂの好適な大きさ等について説明する。
【０１７７】
・第１例
図２８は、第１例に係る配線基板２２の拡大平面図である。なお、図２８において、第１〜第４実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。これについては、後述の第２〜第５例でも同様である。
【０１７８】
図２８に示すように、本例では、隣接する二つの導電ピン３５からなる第１〜第３の対Ｍ１〜Ｍ３を形成する。
【０１７９】
第１〜第３の対Ｍ１〜Ｍ３の各々においては、一方の導電ピン３５には高速差動信号のポジ側の信号が供給され、他方の導電ピン３５には高速差動信号のネガ側の信号が供給される。
【０１８０】
高速差動信号用の入力信号と出力信号は配線基板２２内の隣接する配線を流れるが、信号経路に沿って配線のインピーダンスが変化するのを防止するため、それらの配線の間隔は信号経路に沿って一定であるのが好ましい。
【０１８１】
本例では、上記のように隣接する二つの導電ピン３５を対にして使用するため、これらの二つの導電ピン３５の間隔と配線基板２２内における配線間隔とが大きく異ならず、配線間隔の変動が原因で信号経路のインピーダンスが急激に変化するのを抑制できる。
【０１８２】
なお、図２８のように導電ピン３５を行列状に配列する場合、導電ピン３５の対の態様としては、列方向に隣接する第１の対Ｍ１と、行方向に隣接する第２の対Ｍ２と、斜め方向に隣接する第３の対Ｍ３とがある。
【０１８３】
・第２例
図２９は、第２例に係る配線基板２２の拡大平面図である。
【０１８４】
図２９に示すように、本例では、第１例で説明した第１の対Ｍ１と第２のＭ２の各々において、隣接する導電ピン３５の間隔ｄ１、ｄ２を他の導電ピン３５同士の間隔ｄ３よりも狭くする。
【０１８５】
このようにすると、上記の各間隔ｄ１、ｄ２を、配線基板２２内における隣接する配線の間隔に近づけることができるため、信号経路のインピーダンスが急激に変化するのを抑制できる。
【０１８６】
なお、各間隔ｄ１、ｄ２をどのように狭めるかは特に限定されない。例えば、第１の対Ｍ１におけるように、隣接する第２のランド３２ｂの間隔を他のランド３２ｂ同士の間隔よりも狭めてもよい。
【０１８７】
或いは、第２の対Ｍ２におけるように、隣接する第２のランド３２ｂの間隔を他のランド３２ｂ同士の間隔と同じに維持しながら、第２のランド３２ｂと導電ピン３５の各々の中心を偏心させることにより、間隔ｄ２を狭めてもよい。
【０１８８】
なお、場合によっては、各間隔ｄ１、ｄ２を間隔ｄ３よりも広げてもよい。このように間隔ｄ１、ｄ２を広げると、１００Ωに設定されることが多いドライバー（不図示）の出力インピーダンスやレシーバ（不図示）の入力インピーダンスに信号経路の差動インピーダンスが近くなり、インピーダンス整合が図り易くなることがある。
【０１８９】
・第３例
図３０は、第３例に係る配線基板２２の拡大平面図である。
【０１９０】
本例では、第１例（図２８参照）において一つの導電ピン３５が設けられていた部位に、第２の対Ｍ２の二つの導電ピン３５を設ける。
【０１９１】
このようにしても、第２の対Ｍ２における導電ピン３５同士の間隔を他の導電ピン３５のそれよりも狭くすることができる。その結果、第２の対Ｍ２における導電ピン３５の間隔が配線基板２２内における隣接する配線同士の間隔に近くなり、配線間隔の変動が原因で信号経路のインピーダンスが急激に変化するのを抑制できる。
【０１９２】
本例は上記に限定されない。例えば、第１例において一つの導電ピン３５が設けられていた部位に、列方向に導電ピン３５が隣接する第１の対Ｍ１（図２８参照）や斜め方向に隣接する第３の対Ｍ３（図２８）を設けてもよい。
【０１９３】
・第４例
図３１は、第４例に係る配線基板２２の拡大平面図である。
【０１９４】
本例では、複数の第２のランド３２ｂの中に、その直径Ｌ１が他の第２のランド３２ｂの直径と異なるものを混在させる。
【０１９５】
直径Ｌ１が大きくなると、第２のランド３２ｂと配線基板２２内のグランドプレーン（不図示）との間に生じる容量Ｃを大きくすることができる。また、隣接する第２のランド３２ｂ同士の間隔が狭くなり、これらの間に形成される寄生容量が大きくなる。
【０１９６】
一方、直径Ｌ１が小さければ、第２のランド３２ｂと配線基板２２内のグランドプレーン（不図示）との間に生じる容量Ｃを小さくすることができる。更に、隣接する第２のランド３２ｂ同士の間隔が広くなり、これらの間に形成される寄生容量が小さくなる。
【０１９７】
同様に、複数の導電ピン３５の中に、その直径Ｌ２が他の導電ピン３５の直径と異なるものを混在させ、導電ピン３５と配線基板２２内のグランドプレーンとの間に形成される容量Ｃや、導電ピン３５の間に形成される寄生容量の大きさを調節してもよい。
【０１９８】
このように、上記の直径Ｌ１、Ｌ２は、信号経路に所定の大きさの寄生容量を意図的に付加し、その信号経路のインピーダンスを制御するパラメータとなり得る。よって、本例のように様々な直径Ｌ１、Ｌ２を混在させることで、各々の導電ピン３５を通る信号経路のインピーダンスを自在に制御でき、回路を設計する際の自由度を向上させることができる。
【０１９９】
なお、具体的なインピーダンス値は特に限定されないが、高速差動配線用の信号経路については１００Ω近傍の差動インピーダンスとし、シングルエンド用の信号経路については５０Ω程度の特性インピーダンスとするのが好ましい。
【０２００】
・第５例
図３２は、第５例に係る配線基板２２の拡大平面図である。
【０２０１】
上記した第１〜第４実施形態では、図９に示したように、導電ピン３５とはんだボール３６を信号領域Ａと電源−グランド領域Ｂの各々に分けて形成した。
【０２０２】
これに対し、本実施形態では、図３２に示すように、配線基板２２の一部領域Ｘにおいて複数の導電ピン３５と複数のはんだボール３６とを混在させる。
【０２０３】
このようにしても、第１〜第４実施形態と同様に、導電ピン３５を通る信号の高速化等を実現することができる。
（第６実施形態）
上記した第１〜第５実施形態では、図８に示したように、インターポーザとして供される配線基板２２の外部接続端子の一部を導電ピン３５とし、残りの外部接続端子をはんだボール３６とした。
【０２０４】
本実施形態では、これと同様の構造を実装基板５０に形成する。
【０２０５】
図３３は、本実施形態に係る実装基板５０に半導体装置２１を実装してなる電子装置９０の断面図である。なお、図３３において、第１〜第５実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
【０２０６】
図３３に示すように、本実施形態では、電子装置９０の外部接続端子としてはんだボール５７と導電ピン５８が混在して複数設けられる。
【０２０７】
そして、これらの外部接続端子のうち、はんだボール５７は、接地用又は電源用の第１の配線層７２に電気的に接続され、導電ピン５８は信号用の第２の配線層７３に電気的に接続される。
【０２０８】
なお、図３３では半導体装置２１の外部接続端子として導電ピン３５とはんだボール３６とを混在させた場合を例示しているが、半導体装置２１の外部接続端子としてはんだボール３６のみを設けてもよい。
【０２０９】
図３４は、この実装基板５０の拡大断面図である。
【０２１０】
図３４に示すように、実装基板５０が備える絶縁層７１にはスルーホール７１ａが形成される。スルーホール７１ａは、絶縁層７１の一方の主面側と他方の主面側とを電気的に接続するために形成されるものであり、その内面には銅メッキ膜等の導電膜６８が形成されると共に、絶縁性樹脂６９によって埋め込まれる。
【０２１１】
また、絶縁層７１の一方の主面には、例えば厚さが２３μm程度の銅メッキ膜等の導電膜をパターニングしてなる第１のランド６５ａと第２のランド６５ｂが形成される。これら第１のランド６５ａと第２のランド６５ｂは、ソルダレジスト層６４により保護される。
【０２１２】
また、第１のランド６５ａと第２のランド６５ｂの直径は特に限定されない。本実施形態では、第１実施形態の図１０において第１の直径Ｄ１よりも第２の直径Ｄ２を小さくしたのと同様な理由により、第２のランド６５ｂの直径Ｄ４を第１のランド６５ａの直径Ｄ３よりも小さくする。
【０２１３】
このように直径Ｄ４を小さくすると、第２のランド６５ｂと実装基板５０内のグランドプレーン（不図示）との間に生じる容量Ｃを小さくすることができる。また、実装基板５０の一方の主面５０ａ側に形成された導電膜６８や第１のランド６５ａ等の他の導電部材から第２のランド６５ｂが隔てられ、それらの導電部材と第２のランド６５ｂとの間に生じる容量Ｃを小さくできる。
【０２１４】
これにより、第１実施形態で説明したように、導電ピン５８を通る信号の波形の劣化を防止したり、信号の高速化を実現したりすることができる。
【０２１５】
また、ソルダレジスト層６４の厚さは、例えば２５μm程度とされる。
【０２１６】
そして、第１のランド６５ａにははんだボール５７が接合され、第２のランド６５ｂにははんだ等のピン固定材６６を介して導電ピン５８が接合される。
【０２１７】
はんだボール５７と導電ピン５８の各々のサイズは特に限定されない。本実施形態では、はんだボール５７の直径を約０．６mmとする。
【０２１８】
更に、第１実施形態の図１０において高さｈ２を高さｈ１以下としたのと同じ理由により、実装基板５０の一方の主面５０ａから測った導電ピン５８の高さｈ４を、当該主面５０ａから測ったはんだボール５７の高さ以下とする。
【０２１９】
例えば、はんだボール５７の高さｈ３を約０．５mmとし、導電ピン５８の高さｈ４を０．５mm以下とする。
【０２２０】
これにより、第１実施形態で説明したように、実装基板５０を他の基板に実装する際、導電ピン５８の高さが原因ではんだボール５７に接続不良が発生するのを防止できる。
【０２２１】
更に、はんだボール５７と導電ピン５８の接合順序も特に限定されないが、第１実施形態と同様に、最初に導電ピン５８を第２のランド６５ｂに接合し、その後にはんだボール５７を第１のランド６５ａに接合するのが好ましい。
【０２２２】
この場合、ピン固定材６６の材料として融点がはんだボール５７のそれよりも高い材料を使用するのが好ましい。このようにすると、第１のパッド６５ａにはんだボール５７を接合する際の加熱温度をはんだボール５７の融点よりも高くし、且つピン固定材６６の融点よりも低くすることで、ピン固定材６６が溶融するのを防止でき、第２のランド６５ｂから導電ピン５８が脱落する危険性を低減できる。
【０２２３】
以上説明した本実施形態によれば、実装基板５０の信号用の外部接続端子として導電ピン５８を形成し、接地用又は電源用の外部接続端子としてはんだボール５７を形成する。
【０２２４】
第１実施形態で説明したように、このように信号用に導電ピン５８を形成することで、信号の波形劣化を防止したり、信号の高速化を図ったりすることができる。
【０２２５】
なお、本実施形態は上記に限定されず、導電ピン５８として図２０や図２２のような棒状のピンを使用し、それをスルーホール７１ａに挿入してもよい。更に、図２５のような可撓性のある導電性リード６３を導電ピン５８に代えて使用してもよい。
【０２２６】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０２２７】
（付記１）  配線基板と、
前記配線基板の第１の主面に搭載された半導体素子と、
前記配線基板の第２の主面に設けられた電源用又は接地用のはんだボールと、
前記第２の主面に立設された信号用の長尺状の導電片と、
を有することを特徴とする半導体装置。
【０２２８】
（付記２）  前記導電片は導電ピンであることを特徴とする付記１に記載の半導体装置。
【０２２９】
（付記３）  前記配線基板にスルーホールが形成され、前記導電ピンの一部が前記スルーホールに挿入されたことを特徴とする付記２に記載の半導体装置。
【０２３０】
（付記４）  前記導電ピンの途中の高さに、該導電ピンの直径よりも大きいストッパが設けられたことを特徴とする付記３に記載の半導体装置。
【０２３１】
（付記５）  前記スルーホール内に、前記導電ピンと電気的に接続された導電膜が形成されたことを特徴とする付記３又は付記４に記載の半導体装置。
【０２３２】
（付記６）  前記導電片は、可撓性を有する導電性リードであることを特徴とする付記１に記載の半導体装置。
【０２３３】
（付記７）  前記第２の主面に形成された第１のランドと、
前記第２の主面において前記第１のランドと間隔をおいて形成され、前記第１のランドよりも直径が小さい第２のランドとを更に有し、
前記第１のランドに前記はんだボールが接合され、前記第２のランドに前記導電片が接合されたことを特徴とする付記１〜６のいずれかに記載の半導体装置。
【０２３４】
（付記８）  電源用又は接地用の第１の配線層と、信号用の第２の配線層とを備えた多層配線層と、
前記多層配線層の主面に設けられ、前記第１の配線層と電気的に接続されたはんだボールと、
前記主面に設けられ、前記第２の配線層と電気的に接続された長尺状の導電片と、
を有することを特徴とする配線基板。
【０２３５】
（付記９）  電源用又は接地用のはんだボールと、信号用の長尺状の導電片とが主面に設けられた半導体装置と、
前記はんだボールが接合した第１のパッドと、前記導電片の先端に当接した第２のパッドとを備えた配線基板と、
を有することを特徴とする電子装置。
【０２３６】
（付記１０）  配線基板が備える第１のパッドと第２のパッドのうち、少なくとも第２のパッドにはんだを塗布する工程と、
半導体装置が備える電源用又は接地用のはんだボールを前記第１のパッドに当接させると共に、前記半導体装置が備える信号用の長尺状の導電片の先端を前記はんだに当接させる工程と、
前記はんだと前記はんだボールとを加熱して溶融させることにより、前記はんだを介して前記第２のパッドに前記導電片を接続すると共に、前記第１のパッドに前記はんだボールを接続する工程と、
を有することを特徴とする電子装置の製造方法。
【符号の説明】
【０２３７】
１、２１、７０…半導体装置、２、２２…配線基板、３、２３…半導体素子、４、２４…ボンディングワイヤ、６、４３…封止樹脂、９、３６…はんだボール、１１、３１…第１の配線層、１２、３２…第２の配線層、１３、３３…接着剤、１２ａ…ランド、１５…導電ピン、１７…実装基板、１７ａ、３０ａ…スルーホール、１８、４１、６０…はんだ、１９、２９、５４…ソルダレジスト層、３０…絶縁性基材、３２ａ…第１のランド、３２ｂ…第２のランド、３２ｃ…ボンディングパッド、３４…導体箔、３５、５８…導電ピン、３６、５７…はんだボール、３７…導電膜、４０…絶縁性樹脂、４１…ピン固定材、４９、８０、９０…電子装置、５０…実装基板、５１…電子部品、５３…コネクタ、６１…可撓性フィルム、６２…導体箔、６３…導電性リード、７０…半導体装置、７１…絶縁層、７２…第１の配線層、７３…第２の配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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