(57)【特許請求の範囲】
【請求項１】
フレーム反転駆動する液晶表示装置であって、
前記液晶表示装置は、
マトリクス状に配置された複数の画素と、
複数のコモン線と、
複数の走査線と、
前記複数のコモン線が保持する電位を供給する機能を有するシフトレジスタと、を有し、
前記複数の画素の各々は、液晶素子と、前記液晶素子の第１の電極に印加する電圧を制御する機能を有するトランジスタと、を有し、
前記複数の走査線の各々は、前記複数の画素のうち、行方向に配置された画素が有するトランジスタのゲートと電気的に接続され、
前記複数のコモン線の各々は、前記複数の画素のうち、行方向に配置された画素が有する液晶素子の第２の電極と電気的に接続され、
前記シフトレジスタは、リセット用パルス出力回路と、セット用パルス出力回路と、を有し、
前記セット用パルス出力回路は、
第１のトランジスタ乃至第１０のトランジスタと、
第１の容量素子と、
第２の容量素子と、
第１の入力端子乃至第４の入力端子と、
第１の出力端子と、
第２の出力端子と、
第１の電源線乃至第１０の電源線と、を有し、
前記第１のトランジスタは、第１の端子が前記第１の電源線と接続され、第２の端子が前記第１の出力端子と接続され、
前記第２のトランジスタは、第１の端子が前記第１の出力端子と接続され、第２の端子が前記第２の電源線と接続され、
前記第３のトランジスタは、第１の端子が前記第２の入力端子と接続され、第２の端子が前記第２の出力端子と接続され、ゲートが前記第１のトランジスタのゲートと接続され、
前記第４のトランジスタは、第１の端子が前記第２の出力端子と接続され、第２の端子が前記第３の電源線と接続され、ゲートが前記第２のトランジスタのゲートと接続され、
前記第５のトランジスタは、第１の端子が前記第６のトランジスタの第１の端子と接続され、第２の端子が前記第１のトランジスタのゲートと接続され、ゲートが前記第４の電源線と接続され、
前記第６のトランジスタは、第２の端子が前記第５の電源線と接続され、ゲートが前記第２のトランジスタのゲートと接続され、
前記第７のトランジスタは、第１の端子が前記第６の電源線と接続され、第２の端子が前記第６のトランジスタの第１の端子と接続され、ゲートが前記第３の入力端子と接続され、
前記第８のトランジスタは、第１の端子が前記第７の電源線と接続され、第２の端子が前記第２のトランジスタのゲートと接続され、ゲートが前記第１の入力端子と接続され、
前記第９のトランジスタは、第１の端子が前記第８の電源線と接続され、第２の端子が前記第２のトランジスタのゲートと接続され、ゲートが前記第４の入力端子と接続され、
前記第１０のトランジスタは、第１の端子が前記第２のトランジスタのゲートと接続され、第２の端子が前記第９の電源線と接続され、ゲートが前記第３の入力端子と接続され、
前記第１の容量素子は、一方の端子が前記第１のトランジスタのゲートと接続され、他方の端子が前記第１の出力端子と接続され、
前記第２の容量素子は、一方の端子が前記第２のトランジスタのゲートと接続され、他方の端子が前記第１０の電源線と接続され、
第１のフレーム期間において、前記複数の走査線が順次選択されるのに同期して、前記複数のコモン線に順次第１の電位が保持され、
前記第１のフレーム期間と隣り合う第２のフレーム期間において、前記複数の走査線が順次選択されるのに同期して、前記複数のコモン線に順次第２の電位が保持され、
前記第１の電位と前記第２の電位とは異なることを特徴とする液晶表示装置。
【請求項２】
ゲートライン反転駆動する液晶表示装置であって、
前記液晶表示装置は、
マトリクス状に配置された複数の画素と、
複数の第１のコモン線と、
複数の第２のコモン線と、
複数の走査線と、
前記複数の第１のコモン線が保持する電位を供給する機能を有する第１のシフトレジスタと、
前記複数の第２のコモン線が保持する電位を供給する機能を有する第２のシフトレジスタと、を有し、
前記複数の画素の各々は、液晶素子と、前記液晶素子の第１の電極に印加する電圧を制御する機能を有するトランジスタと、を有し、
前記複数の走査線の各々は、前記複数の画素のうち、行方向に配置された画素が有するトランジスタのゲートと電気的に接続され、
前記複数の第１のコモン線の各々は、前記複数の画素のうち、奇数行の行方向に配置された画素が有する液晶素子の第２の電極と電気的に接続され、
前記複数の第２のコモン線の各々は、前記複数の画素のうち、偶数行の行方向に配置された画素が有する液晶素子の第２の電極と電気的に接続され、
前記第１のシフトレジスタと前記第２のシフトレジスタの各々は、リセット用パルス出力回路と、セット用パルス出力回路と、を有し、
前記セット用パルス出力回路は、
第１のトランジスタ乃至第１０のトランジスタと、
第１の容量素子と、
第２の容量素子と、
第１の入力端子乃至第４の入力端子と、
第１の出力端子と、
第２の出力端子と、
第１の電源線乃至第１０の電源線と、を有し、
前記第１のトランジスタは、第１の端子が前記第１の電源線と接続され、第２の端子が前記第１の出力端子と接続され、
前記第２のトランジスタは、第１の端子が前記第１の出力端子と接続され、第２の端子が前記第２の電源線と接続され、
前記第３のトランジスタは、第１の端子が前記第２の入力端子と接続され、第２の端子が前記第２の出力端子と接続され、ゲートが前記第１のトランジスタのゲートと接続され、
前記第４のトランジスタは、第１の端子が前記第２の出力端子と接続され、第２の端子が前記第３の電源線と接続され、ゲートが前記第２のトランジスタのゲートと接続され、
前記第５のトランジスタは、第１の端子が前記第６のトランジスタの第１の端子と接続され、第２の端子が前記第１のトランジスタのゲートと接続され、ゲートが前記第４の電源線と接続され、
前記第６のトランジスタは、第２の端子が前記第５の電源線と接続され、ゲートが前記第２のトランジスタのゲートと接続され、
前記第７のトランジスタは、第１の端子が前記第６の電源線と接続され、第２の端子が前記第６のトランジスタの第１の端子と接続され、ゲートが前記第３の入力端子と接続され、
前記第８のトランジスタは、第１の端子が前記第７の電源線と接続され、第２の端子が前記第２のトランジスタのゲートと接続され、ゲートが前記第１の入力端子と接続され、
前記第９のトランジスタは、第１の端子が前記第８の電源線と接続され、第２の端子が前記第２のトランジスタのゲートと接続され、ゲートが前記第４の入力端子と接続され、
前記第１０のトランジスタは、第１の端子が前記第２のトランジスタのゲートと接続され、第２の端子が前記第９の電源線と接続され、ゲートが前記第３の入力端子と接続され、
前記第１の容量素子は、一方の端子が前記第１のトランジスタのゲートと接続され、他方の端子が前記第１の出力端子と接続され、
前記第２の容量素子は、一方の端子が前記第２のトランジスタのゲートと接続され、他方の端子が前記第１０の電源線と接続され、
第１のフレーム期間において、前記複数の走査線が順次選択されるのに同期して、前記複数の第１のコモン線に順次第１の電位が保持される動作と、前記複数の第２のコモン線に順次第２の電位が保持される動作と、が交互に行われ、
前記第１のフレーム期間と隣り合う第２のフレーム期間において、前記複数の走査線が順次選択されるのに同期して、前記複数の第１のコモン線に順次前記第２の電位が保持される動作と、前記複数の第２のコモン線に順次前記第１の電位が保持される動作と、が交互に行われ、
前記第１の電位と前記第２の電位とは異なることを特徴とする液晶表示装置。
【請求項３】
請求項１又は２において、
前記第１のトランジスタ乃至前記第１０のトランジスタは、Ｎチャネル型のトランジスタであることを特徴とする液晶表示装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記液晶素子が有する液晶層は、ブルー相を示す液晶材料を有することを特徴とする液晶表示装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の液晶表示装置を具備する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置及び当該液晶表示装置を具備する電子機器に関する。また、本発明は、液晶表示装置の駆動方法に関する。
【背景技術】
【０００２】
液晶表示装置は、テレビ受像機等の大型表示装置から携帯電話等の小型表示装置に至るまで、普及が進んでいる。今後は、より付加価値の高い製品が求められており開発が進められている。近年では高画質化、高付加価値化を図るために、ブルー相を示す液晶材料（以下、ブルー相液晶ともいう）が注目されている。ブルー相液晶は、電界に対する応答速度が従来の液晶材料と比較して非常に優れており、立体視（３Ｄ）映像の表示等のために高いフレーム周波数での駆動が必要な液晶表示装置での利用が注目されている。
【０００３】
特許文献１では、ブルー相液晶の駆動方式として、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）方式を開示している。特許文献１では特に、液晶素子を駆動するための電圧を低減するための、液晶材料を挟持する電極の構成について開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２７１８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に記載のブルー相液晶の駆動方式であるＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）方式では、交流駆動を行うと、駆動電圧が高くなるといった問題がある。駆動電圧を高く設定する必要がある原因について、図２３を参照して以下に説明する。
【０００６】
図２３（Ａ）は、液晶表示装置が有する画素の回路構成を示している。画素２３００は、トランジスタ２３０１と、液晶素子２３０２と、保持容量２３０３とを有する。信号線２３０４（データ線、ソースライン、又はデータ信号線ともいう）には、画像信号（ビデオ信号ともいう）が入力され、走査線２３０５（ゲート線、ゲートライン、又はゲート信号線ともいう）には、ゲート信号（走査信号、選択信号ともいう）が入力される。またコモン線２３０６（共通電位線ともいう）にはコモン電位（共通電位ともいう）が入力され、容量線２３０７には固定電位が入力される。なお説明のため、液晶素子２３０２のトランジスタ２３０１に接続される側の電極を第１の電極（画素電極ともいう）、コモン線２３０６に接続される側の電極を第２の電極（対向電極ともいう）という。
【０００７】
また、液晶表示装置では、液晶素子の劣化（焼き付き）を抑制するために、一定期間毎に、液晶素子における第２の電極の電位（コモン電位ともいう）に対して第１の電極に印加される電圧の極性を反転させる交流駆動が行われている。交流駆動として、フレーム反転駆動、ゲートライン反転駆動、ソースライン反転駆動、ドットライン反転駆動等の駆動方式がある。
【０００８】
例えば、フレーム反転駆動とは、１フレーム期間毎に、液晶素子に印加される電圧の極性を反転させる駆動方法である。なお、１フレーム期間とは、１画面分の画像を表示する期間に相当し、その期間には特に限定はないが、画像をみる人がちらつき（フリッカ）を感じないように少なくとも１／６０秒以下とすることが好ましい。
【０００９】
また、ゲートライン反転駆動とは、同一の走査線に接続された画素が有する液晶素子に印加される電圧の極性を、隣接する走査線に接続された画素が有する液晶素子に対し反転させ、さらに各画素に対しフレーム反転を行う駆動方法である。
【００１０】
図２３（Ｂ）に、反転駆動を行う場合の図２３（Ａ）の画素２３００の動作を説明するためのタイミングチャートの一例を示す。図２３（Ｂ）では、反転駆動の反転駆動期間２３１１及び非反転駆動期間２３１２の各１フレーム期間における、走査線（ＧＬ）、信号線（ＳＬ）、コモン線（ＣＬ）、第１の電極（ＰＥ）、第２の電極（ＣＥ）の電位についてのタイミングチャートを示している。
【００１１】
図２３（Ｂ）では、走査線（ＧＬ）の走査信号の電位は、画素を選択する期間、すなわちトランジスタ２３０１を導通状態（オン状態ともいう）とする期間でＶｇｈ、他の期間、すなわちトランジスタ２３０１を非導通状態（オフ状態ともいう）とする期間でＶｇｌ（Ｖｇｈ＞Ｖｇｌ）としている。また、信号線（ＳＬ）の画像信号の電位は表示する画像に応じて変動するが、ここでは非反転駆動するための電位としてＶｄｈ、反転駆動するための電位としてＶｄｌ（Ｖｄｈ＞Ｖｄｌ）としている。
【００１２】
なお、図２３（Ｂ）では、信号線（ＳＬ）の画像信号の階調に応じて第１の電極（ＰＥ）の電位が異なることとなるが、説明のため、走査線（ＧＬ）の走査信号に応じて反転する（電位がＶｄｈ又はＶｄｌとなる）様子を示している。また、図２３（Ｂ）では、共通電位線（ＣＬ）、すなわち第２の電極（ＣＥ）の電位をＶｃ（一定）としている。
【００１３】
図２３（Ｂ）を用いて説明した反転駆動による駆動方法では、画像信号の電位の極性を反転させることによって、液晶素子２３０２の第１の電極の電位を変化させ、第１の電極と第２の電極との間に印加される電圧の極性を交互に切り替える。よって、信号線（ＳＬ）に書き込まれる画像信号に要する電位の幅は、フレーム反転駆動を行わない場合に比べて２倍となる。よって、画像信号の振幅電圧が大きいため、消費電力が大きくなってしまう。
【００１４】
そこで本発明の一態様は、信号線に書き込まれる画像信号の振幅電圧を小さくすることができる液晶表示装置を提供することを目的とする。
【００１５】
又は、本発明の一態様は、信号線に書き込まれる画像信号の振幅電圧を小さくすることができ、走査線駆動回路の電圧を下げることができる液晶表示装置を提供することを目的とする。
【００１６】
又は、本発明の一態様は、フレーム反転駆動し、信号線に書き込まれる画像信号の振幅電圧を小さくすることができる液晶表示装置及びその駆動方法を提供することを目的とする。
【００１７】
又は、本発明の一態様は、フレーム反転駆動し、信号線に書き込まれる画像信号の振幅電圧を小さくすることができ、走査線駆動回路の電圧を下げることができる液晶表示装置及びその駆動方法を提供することを目的とする。
【００１８】
又は、本発明の一態様は、ゲートライン反転駆動し、信号線に書き込まれる画像信号の振幅電圧を小さくすることができる液晶表示装置及びその駆動方法を提供することを目的とする。
【００１９】
又は、本発明の一態様は、ゲートライン反転駆動し、信号線に書き込まれる画像信号の振幅電圧を小さくすることができ、走査線駆動回路の電圧を下げることができる液晶表示装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の一態様は、フレーム反転駆動する液晶表示装置であって、液晶表示装置は、複数の画素と、複数のコモン線と、複数の走査線と、を有し、複数の画素の各々は、液晶素子と、液晶素子の第１の電極に印加する電圧を制御するトランジスタと、を有し、複数の走査線の各々は、複数の画素のうち、行方向に配置された画素が有するトランジスタのゲートに電気的に接続され、複数のコモン線の各々は、複数の画素のうち、行方向に配置された画素が有する液晶素子の第２の電極に電気的に接続されている。そして、第１のフレーム期間において、複数の走査線を順次選択するのに同期して、複数のコモン線に順次第１の電位が供給（保持）され、第１のフレーム期間と隣り合う第２のフレーム期間において、複数の走査線を順次選択するのに同期して、複数のコモン線に順次第２の電位が供給（保持）され、第１の電位と第２の電位とは異なる液晶表示装置である。
【００２１】
本発明の一態様において、液晶表示装置は、複数のコモン線が保持する電位を供給するシフトレジスタを有し、シフトレジスタは、リセット用パルス出力回路と、セット用パルス出力回路と、を有する。
【００２２】
本発明の一態様は、ゲートライン反転駆動する液晶表示装置であって、液晶表示装置は、複数の画素と、複数の第１のコモン線と、複数の第２のコモン線と、複数の走査線と、を有し、複数の画素の各々は、液晶素子と、液晶素子の第１の電極に印加する電圧を制御するトランジスタと、を有し、複数の走査線の各々は、複数の画素のうち、行方向に配置された画素が有するトランジスタのゲートに電気的に接続され、複数の第１のコモン線の各々は、複数の画素のうち、奇数行の行方向に配置された画素が有する液晶素子の第２の電極に電気的に接続され、複数の第２のコモン線の各々は、複数の画素のうち、偶数行の行方向に配置された画素が有する液晶素子の第２の電極に電気的に接続されている。そして、第１のフレーム期間において、複数の走査線を順次選択するのに同期して、複数の第１のコモン線に順次第１の電位が供給（保持）される動作と、複数の第２のコモン線に順次第２の電位が供給（保持）される動作と、が交互に行われ、第１のフレーム期間と隣り合う第２のフレーム期間において、複数の走査線を順次選択するのに同期して、複数の第１のコモン線に順次第２の電位が供給（保持）される動作と、複数の第２のコモン線に順次第１の電位が供給（保持）される動作と、が交互に行われ、第１の電位と第２の電位とは異なる液晶表示装置である。
【００２３】
本発明の一態様において、液晶表示装置は、複数の第１のコモン線が保持する電位を供給する第１のシフトレジスタと、複数の第２のコモン線が保持する電位を供給する第２のシフトレジスタと、を有し、第１のシフトレジスタと第２のシフトレジスタの各々は、リセット用パルス出力回路と、セット用パルス出力回路と、を有する。
【００２４】
また、本発明の一態様において、リセット用パルス出力回路は、第１のトランジスタ乃至第９のトランジスタと、第１の入力端子乃至第５の入力端子と、出力端子と、第１の電源線乃至第８の電源線と、を有する。リセット用パルス出力回路において、第１のトランジスタは、第１の端子が第１の電源線と接続され、第２の端子が第５のトランジスタの第１の端子と接続され、ゲートが第４の入力端子と接続され、第２のトランジスタは、第１の端子が第５のトランジスタの第１の端子と接続され、第２の端子が第２の電源線と接続され、ゲートが第４のトランジスタのゲートと接続され、第３のトランジスタは、第１の端子が第２の入力端子と接続され、第２の端子が出力端子と接続され、ゲートが第５のトランジスタの第２の端子と接続され、第４のトランジスタは、第１の端子が出力端子と接続され、第２の端子が第３の電源線と接続され、第５のトランジスタは、ゲートが第４の電源線と接続され、第６のトランジスタは、第１の端子が第５の電源線と接続され、第２の端子が第４のトランジスタのゲートと接続され、ゲートが第３の入力端子と接続され、第７のトランジスタは、第１の端子が第６の電源線と接続され、第２の端子が第４のトランジスタのゲートと接続され、ゲートが第１の入力端子と接続され、第８のトランジスタは、第１の端子が第７の電源線と接続され、第２の端子が第４のトランジスタのゲートと接続され、ゲートが第５の入力端子と接続され、第９のトランジスタは、第１の端子が第４のトランジスタのゲートと接続され、第２の端子が第８の電源線と接続され、ゲートが第４の入力端子と接続されている。
【００２５】
リセット用パルス出力回路において、第１のトランジスタ乃至第９のトランジスタは、Ｎチャネル型のトランジスタであってもよい。
【００２６】
また、本発明の一態様において、リセット用パルス出力回路は、第１のトランジスタ乃至第８のトランジスタと、第１の入力端子乃至第４の入力端子と、出力端子と、第１の電源線乃至第７の電源線と、を有する。リセット用パルス出力回路において、第１のトランジスタは、第１の端子が第１の電源線と接続され、第２の端子が第５のトランジスタの第１の端子と接続され、ゲートが第４の入力端子と接続され、第２のトランジスタは、第１の端子が第５のトランジスタの第１の端子と接続され、第２の端子が第２の電源線と接続され、ゲートが第４のトランジスタのゲートと接続され、第３のトランジスタは、第１の端子が第２の入力端子と接続され、第２の端子が出力端子と接続され、ゲートが第５のトランジスタの第２の端子と接続され、第４のトランジスタは、第１の端子が出力端子と接続され、第２の端子が第３の電源線と接続され、第５のトランジスタは、ゲートが第４の電源線と接続され、第６のトランジスタは、第１の端子が第５の電源線と接続され、第２の端子が第４のトランジスタのゲートと接続され、ゲートが第３の入力端子と接続され、第７のトランジスタは、第１の端子が第６の電源線と接続され、第２の端子が第４のトランジスタのゲートと接続され、ゲートが第１の入力端子と接続され、第８のトランジスタは、第１の端子が第４のトランジスタのゲートと接続され、第２の端子が第７の電源線と接続され、ゲートが第４の入力端子と接続されている。
【００２７】
リセット用パルス出力回路において、第１のトランジスタ乃至第８のトランジスタは、Ｎチャネル型のトランジスタであってもよい。
【００２８】
また、本発明の一態様において、セット用パルス出力回路は、第１のトランジスタ乃至第１０のトランジスタと、第１の容量素子と、第２の容量素子と、第１の入力端子乃至第４の入力端子と、第１の出力端子と、第２の出力端子と、第１の電源線乃至第１０の電源線と、を有する。セット用パルス出力回路において、第１のトランジスタは、第１の端子が第１の電源線と接続され、第２の端子が第１の出力端子と接続され、第２のトランジスタは、第１の端子が第１の出力端子と接続され、第２の端子が第２の電源線と接続され、第３のトランジスタは、第１の端子が第２の入力端子と接続され、第２の端子が第２の出力端子と接続され、ゲートが第１のトランジスタのゲートと接続され、第４のトランジスタは、第１の端子が第２の出力端子と接続され、第２の端子が第３の電源線と接続され、ゲートが第２のトランジスタのゲートと接続され、第５のトランジスタは、第１の端子が第６のトランジスタの第１の端子と接続され、第２の端子が第１のトランジスタのゲートと接続され、ゲートが第４の電源線と接続され、第６のトランジスタは、第２の端子が第５の電源線と接続され、ゲートが第２のトランジスタのゲートと接続され、第７のトランジスタは、第１の端子が第６の電源線と接続され、第２の端子が第６のトランジスタの第１の端子と接続され、ゲートが第３の入力端子と接続され、第８のトランジスタは、第１の端子が第７の電源線と接続され、第２の端子が第２のトランジスタのゲートと接続され、ゲートが第１の入力端子と接続され、第９のトランジスタは、第１の端子が第８の電源線と接続され、第２の端子が第２のトランジスタのゲートと接続され、ゲートが第４の入力端子と接続され、第１０のトランジスタは、第１の端子が第２のトランジスタのゲートと接続され、第２の端子が第９の電源線と接続され、ゲートが第３の入力端子と接続され、第１の容量素子は、一方の端子が第１のトランジスタのゲートと接続され、他方の端子が第１の出力端子と接続され、第２の容量素子は、一方の端子が第２のトランジスタのゲートと接続され、他方の端子が第１０の電源線と接続されている。
【００２９】
セット用パルス出力回路において、第１のトランジスタ乃至第１０のトランジスタは、Ｎチャネル型のトランジスタであってもよい。
【００３０】
また、本発明の一態様において、液晶素子が有する液晶層に、ブルー相を示す液晶材料を用いてもよい。
【発明の効果】
【００３１】
本発明の一態様によれば、信号線に書き込まれる画像信号の振幅電圧を小さくすることができる液晶表示装置を提供することができる。
【００３２】
又は、本発明の一態様によれば、信号線に書き込まれる画像信号の振幅電圧を小さくすることができ、走査線駆動回路の電圧を下げることができる液晶表示装置を提供することができる。
【００３３】
又は、本発明の一態様によれば、フレーム反転駆動し、信号線に書き込まれる画像信号の振幅電圧を小さくすることができる液晶表示装置及びその駆動方法を提供することができる。
【００３４】
又は、本発明の一態様によれば、フレーム反転駆動し、信号線に書き込まれる画像信号の振幅電圧を小さくすることができ、走査線駆動回路の電圧を下げることができる液晶表示装置及びその駆動方法を提供することができる。
【００３５】
又は、本発明の一態様によれば、ゲートライン反転駆動し、信号線に書き込まれる画像信号の振幅電圧を小さくすることができる液晶表示装置及びその駆動方法を提供することができる。
【００３６】
又は、本発明の一態様によれば、ゲートライン反転駆動し、信号線に書き込まれる画像信号の振幅電圧を小さくすることができ、走査線駆動回路の電圧を下げることができる液晶表示装置及びその駆動方法を提供することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一形態におけるシフトレジスタの構成を説明する図。
【図２】本発明の一形態におけるリセット用パルス出力回路を説明する図。
【図３】本発明の一形態におけるセット用パルス出力回路を説明する図。
【図４】本発明の一形態におけるシフトレジスタの動作を説明する図。
【図５】本発明の一形態におけるシフトレジスタの動作を説明する図。
【図６】本発明の一形態におけるシフトレジスタの動作を説明する図。
【図７】本発明の一形態におけるシフトレジスタの動作を説明する図。
【図８】本発明の一形態におけるシフトレジスタの動作を説明する図。
【図９】本発明の一形態におけるシフトレジスタの動作を説明する図。
【図１０】本発明の一形態におけるシフトレジスタの動作を説明する図。
【図１１】本発明の一形態におけるシフトレジスタの構成を説明する図。
【図１２】本発明の一形態におけるリセット用パルス出力回路を説明する図。
【図１３】本発明の一形態におけるシフトレジスタの構成を説明する図。
【図１４】本発明の一形態におけるシフトレジスタの構成を説明する図。
【図１５】本発明の一形態におけるシフトレジスタの動作を説明する図。
【図１６】本発明の一形態における駆動回路の構成を説明する図。
【図１７】本発明の一形態におけるフレーム反転駆動を説明する図。
【図１８】本発明の一形態におけるゲートライン反転駆動を説明する図。
【図１９】本発明の一形態における表示パネルの画素の構成を説明する図。
【図２０】本発明の一形態におけるトランジスタの構成を説明する図。
【図２１】本発明の一形態における電子機器を説明する図。
【図２２】本発明の一態様における液晶表示装置の構成を説明する図。
【図２３】画素の回路構成及び反転駆動を行う場合のタイミングチャートを説明する図。
【発明を実施するための形態】
【００３８】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００３９】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００４０】
なお、本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００４１】
なお、本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、具体的には、トランジスタをはじめとするスイッチング素子を介してＡとＢとが接続され、当該スイッチング素子の導通によって、ＡとＢとが概略同電位となる場合や、抵抗素子を介してＡとＢとが接続され、当該抵抗素子の両端に発生する電位差が、ＡとＢとを含む回路の動作に影響しない程度となっている場合等、回路動作を考えた場合、ＡとＢとの間の部分を同じノードとして捉えて差し支えない状態を表す。
【００４２】
（実施の形態１）
本実施の形態では、コモン線駆動回路に設けられるシフトレジスタに関して、リセット用パルス出力回路と、セット用パルス出力回路と、当該リセット用パルス出力回路及びセット用パルス出力回路を有するシフトレジスタの一例を図１〜図１０、図２２を参照して説明する。
【００４３】
はじめに、本実施の形態で説明する、シフトレジスタが設けられたコモン線駆動回路を有する液晶表示装置の構成について、図２２を用いて説明する。
【００４４】
図２２において、液晶表示装置は、基板２２０７上に、複数の画素２２０１が、行方向と列方向にマトリクス状に配置（配列）された画素部２２０２を有し、画素部２２０２の周辺には、信号線駆動回路２２０３、走査線駆動回路２２０４、及びコモン線駆動回路２２０５を有する。これらの駆動回路には、ＦＰＣ２２０６を介して外部より信号が供給される。
【００４５】
なお、信号線駆動回路２２０３、走査線駆動回路２２０４、及びコモン線駆動回路２２０５を、画素部２２０２と同じ基板上に設ける構成としてもよい。画素部２２０２と同じ基板上に、信号線駆動回路２２０３、走査線駆動回路２２０４、及びコモン線駆動回路２２０５を設けることで、外部との接続に必要な端子数を削減することができ、液晶表示装置の小型化を図ることができる。
【００４６】
複数の画素２２０１のそれぞれは、液晶素子２２０８、及び液晶素子２２０８に印加する電圧を制御するトランジスタ２２０９を有する。なお、画素２２０１の配置は図２２に示す構成に限定されず、縦方向又は横方向において、画素が直線上に並んで配置されている構成や、ギザギザな線上に配置されている構成としてもよい。
【００４７】
本実施の形態において、液晶表示装置を交流駆動させることによって、液晶素子の劣化（焼き付き）を抑制することができる。交流駆動方式として、具体的にはフレーム反転駆動方式又はゲートライン反転駆動方式を用いることができる。
【００４８】
また、本実施の形態における液晶素子が有する液晶層として、ブルー相を示す液晶材料を用いることができる。ブルー相を示す液晶は、横電界方式で駆動する液晶である。液晶素子のコモン線に接続される側の電極（第２の電極、対向電極ともいう）を、トランジスタに接続される側の電極（第１の電極、画素電極ともいう）と同じ基板に形成して液晶素子を形成する。なお、本実施の形態における液晶素子には、ブルー相を示す液晶に限らず、横電界方式の液晶、または第１の電極及び第２の電極を同じ基板に形成することができる液晶、を用いることができる。
【００４９】
コモン線駆動回路２２０５には、リセット用パルス出力回路及びセット用パルス出力回路を有するシフトレジスタが設けられている。
【００５０】
次に、リセット用パルス出力回路及びセット用パルス出力回路を有するシフトレジスタの構成について、以下に説明する。
【００５１】
本実施の形態で示すシフトレジスタの構成について、図１を参照して説明する。シフトレジスタは、第１のリセット用パルス出力回路１０＿１〜第ｎのリセット用パルス出力回路１０＿ｎ（ｎは２以上の自然数）と、第１のセット用パルス出力回路２０＿１〜第ｎのセット用パルス出力回路２０＿ｎと、を有している。
【００５２】
リセット用パルス出力回路について、図２を参照して以下に説明する。
【００５３】
第１のリセット用パルス出力回路１０＿１〜第ｎのリセット用パルス出力回路１０＿ｎの各々は、第１の入力端子２０１〜第５の入力端子２０５と、第１の出力端子２０６と、を有している（図２（Ａ）参照）。
【００５４】
第１の入力端子２０１は、リセット初期化信号線１００と接続されている。リセット初期化信号線１００にはリセット初期化信号（ＩＮＩ＿ＲＥＳ）が入力される。
【００５５】
第２の入力端子２０２及び第３の入力端子２０３の各々は、第１の信号線１０１〜第４の信号線１０４のいずれかと接続されている。例えば、図１において、第１のリセット用パルス出力回路１０＿１は、第２の入力端子２０２が第１の信号線１０１と接続され、第３の入力端子２０３が第２の信号線１０２と接続されている。また、第２のリセット用パルス出力回路１０＿２は、第２の入力端子２０２が第２の信号線１０２と接続され、第３の入力端子２０３が第３の信号線１０３と接続されている。
【００５６】
なお、ここでは、第ｎのリセット用パルス出力回路１０＿ｎの第２の入力端子２０２と接続されている信号線が第２の信号線１０２であり、第３の入力端子２０３と接続されている信号線が第３の信号線１０３である場合を示しているが、接続されている信号線は、ｎの値によって異なるものになる。このため、ここで示す構成はあくまでも一例に過ぎないことを付記する。
【００５７】
第１の信号線１０１には第１のリセット用クロック信号（ＲＣＬＫ１）が入力され、第２の信号線１０２には第２のリセット用クロック信号（ＲＣＬＫ２）が入力され、第３の信号線１０３には第３のリセット用クロック信号（ＲＣＬＫ３）が入力され、第４の信号線１０４には第４のリセット用クロック信号（ＲＣＬＫ４）が入力される。
【００５８】
リセット用クロック信号（ＲＣＬＫ）は、一定の間隔でＨ（Ｈｉｇｈ）レベルとＬ（Ｌｏｗ）レベルを繰り返す信号である。ここでは、第１のリセット用クロック信号（ＲＣＬＫ１）〜第４のリセット用クロック信号（ＲＣＬＫ４）は、順に１／４周期分遅延している。本実施の形態では、第１のリセット用クロック信号（ＲＣＬＫ１）〜第４のリセット用クロック信号（ＲＣＬＫ４）を利用して、第１のリセット用パルス出力回路１０＿１〜第ｎのリセット用パルス出力回路１０＿ｎの駆動の制御等を行う。
【００５９】
第１のリセット用パルス出力回路１０＿１の第４の入力端子２０４は、第１の配線１１１と接続されている。第１の配線１１１にはリセットパルス（ＲＳＰ）が入力される。また、第２のリセット用パルス出力回路１０＿２〜第ｎのリセット用パルス出力回路１０＿ｎの第４の入力端子２０４は、一段前段のリセット用パルス出力回路の第１の出力端子２０６と接続されている。一段前段のリセット用パルス出力回路から、第２のリセット用パルス出力回路１０＿２〜第ｎのリセット用パルス出力回路１０＿ｎの第４の入力端子２０４に信号が出力される。
【００６０】
第１のリセット用パルス出力回路１０＿１〜第（ｎ−１）のリセット用パルス出力回路１０＿ｎ−１の第５の入力端子２０５は、一段後段のリセット用パルス出力回路の第１の出力端子２０６と接続されている。一段後段のリセット用パルス出力回路から、第１のリセット用パルス出力回路１０＿１〜第（ｎ−１）のリセット用パルス出力回路１０＿ｎ−１の第５の入力端子２０５に信号が出力される。
【００６１】
次に、図１に示す第１のリセット用パルス出力回路１０＿１〜第ｎのリセット用パルス出力回路１０＿ｎの具体的な構成について、以下に説明する。
【００６２】
第１のリセット用パルス出力回路１０＿１〜第ｎのリセット用パルス出力回路１０＿ｎの各々は、トランジスタ２２１〜トランジスタ２２９（以下、順に第１のトランジスタ〜第９のトランジスタという。）を有している（図２（Ｂ）参照）。また、上述した第１の入力端子２０１〜第５の入力端子２０５及び第１の出力端子２０６に加え、第１の電源線２３１〜第８の電源線２３８から、第１のトランジスタ２２１〜第９のトランジスタ２２９に信号が入力される。
【００６３】
以下において、第１のトランジスタ２２１〜第９のトランジスタ２２９をＮチャネル型のトランジスタとして説明する。
【００６４】
第１のトランジスタ２２１は、第１の端子（ソース又はドレインの一方の端子。以下同様。）が第１の電源線２３１と接続され、第２の端子（ソース又はドレインの他方の端子。以下同様。）が第５のトランジスタ２２５の第１の端子と接続され、ゲートが第４の入力端子２０４と接続されている。第２のトランジスタ２２２は、第１の端子が第５のトランジスタ２２５の第１の端子と接続され、第２の端子が第２の電源線２３２と接続され、ゲートが第４のトランジスタ２２４のゲートと接続されている。
【００６５】
第３のトランジスタ２２３は、第１の端子が第２の入力端子２０２と接続され、第２の端子が第１の出力端子２０６と接続され、ゲートが第５のトランジスタ２２５の第２の端子と接続されている。第４のトランジスタ２２４は、第１の端子が第１の出力端子２０６と接続され、第２の端子が第３の電源線２３３と接続されている。
【００６６】
第５のトランジスタ２２５は、ゲートが第４の電源線２３４と接続されている。第６のトランジスタ２２６は、第１の端子が第５の電源線２３５と接続され、第２の端子が第４のトランジスタ２２４のゲートと接続され、ゲートが第３の入力端子２０３と接続されている。
【００６７】
第７のトランジスタ２２７は、第１の端子が第６の電源線２３６と接続され、第２の端子が第４のトランジスタ２２４のゲートと接続され、ゲートが第１の入力端子２０１と接続されている。第８のトランジスタ２２８は、第１の端子が第７の電源線２３７と接続され、第２の端子が第４のトランジスタ２２４のゲートと接続され、ゲートが第５の入力端子２０５と接続されている。
【００６８】
第９のトランジスタ２２９は、第１の端子が第４のトランジスタ２２４のゲートと接続され、第２の端子が第８の電源線２３８と接続され、ゲートが第４の入力端子２０４と接続されている。
【００６９】
なお、第１の電源線２３１、第４の電源線２３４〜第７の電源線２３７には、第１の電位（例えば、ＶＤＤ）が供給され、第２の電源線２３２、第３の電源線２３３、第８の電源線２３８には、第２の電位（例えば、ＶＳＳ）が供給されるものとする。ここで、ＶＤＤ＞ＶＳＳとする。
【００７０】
また、第１のリセット用クロック信号（ＲＣＬＫ１）〜第４のリセット用クロック信号（ＲＣＬＫ４）は、一定の間隔でＨレベルとＬレベルを繰り返す信号であるが、ＨレベルのときにＶＤＤ、ＬレベルのときにＶＳＳであるとする。また、ここでは説明の簡略化のためＶＳＳ＝０とするが、これに限られない。なお、ＶＤＤとＶＳＳとの差分は、トランジスタのしきい値電圧よりも大きくなるものとし、すなわちトランジスタを導通状態（オン状態）にするものとする。
【００７１】
セット用パルス出力回路について、図３を参照して以下に説明する。
【００７２】
第１のセット用パルス出力回路２０＿１〜第ｎのセット用パルス出力回路２０＿ｎの各々は、第６の入力端子３０１〜第９の入力端子３０４と、第２の出力端子３０５と、第３の出力端子３０６と、を有している（図３（Ａ）参照）。
【００７３】
第６の入力端子３０１は、リセット初期化信号線１００と接続されている。リセット初期化信号線１００にはリセット初期化信号（ＩＮＩ＿ＲＥＳ）が入力される。
【００７４】
第７の入力端子３０２は、第５の信号線１０５又は第６の信号線１０６と接続されている。例えば、図１において、第１のセット用パルス出力回路２０＿１の第７の入力端子３０２は第５の信号線１０５と接続されている。また、第２のセット用パルス出力回路２０＿２の第７の入力端子３０２は第６の信号線１０６と接続されている。
【００７５】
なお、ここでは、第ｎのセット用パルス出力回路２０＿ｎの第７の入力端子３０２と接続されている信号線が第６の信号線１０６である場合を示しているが、接続されている信号線は、ｎの値によって異なるものになる。このため、ここで示す構成はあくまでも一例に過ぎないことを付記する。
【００７６】
第５の信号線１０５には第１のセット用クロック信号（ＳＣＬＫ１）が入力され、第６の信号線１０６には第２のセット用クロック信号（ＳＣＬＫ２）が入力される。
【００７７】
セット用クロック信号（ＳＣＬＫ）は、一定の間隔でＨ（Ｈｉｇｈ）レベルとＬ（Ｌｏｗ）レベルを繰り返す信号である。ここでは、第１のセット用クロック信号（ＳＣＬＫ１）と第２のセット用クロック信号（ＳＣＬＫ２）とは、互いの極性が反転した信号であるとする。本実施の形態では、第１のセット用クロック信号（ＳＣＬＫ１）と第２のセット用クロック信号（ＳＣＬＫ２）を利用して、第１のセット用パルス出力回路２０＿１〜第ｎのセット用パルス出力回路２０＿ｎの駆動の制御等を行う。
【００７８】
第１のセット用パルス出力回路２０＿１の第８の入力端子３０３は、第２の配線１１２と接続されている。第２の配線１１２にはセットパルス（ＳＳＰ）が入力される。また、第２のセット用パルス出力回路２０＿２〜第ｎのセット用パルス出力回路２０＿ｎの第８の入力端子３０３は、一段前段のセット用パルス出力回路の第３の出力端子３０６と接続されている。一段前段のセット用パルス出力回路から、第２のセット用パルス出力回路２０＿２〜第ｎのセット用パルス出力回路２０＿ｎの第８の入力端子３０３に信号が出力される。
【００７９】
第１のセット用パルス出力回路２０＿１の第９の入力端子３０４は、第１の配線１１１と接続されている。また、第２のセット用パルス出力回路２０＿２〜第ｎのセット用パルス出力回路２０＿ｎの第９の入力端子３０４は、一段前段のリセット用パルス出力回路の第１の出力端子２０６と接続されている。一段前段のリセット用パルス出力回路から、第２のセット用パルス出力回路２０＿２〜第ｎのセット用パルス出力回路２０＿ｎの第９の入力端子３０４に信号が出力される。
【００８０】
第１のセット用パルス出力回路２０＿１〜第ｎのセット用パルス出力回路２０＿ｎの第２の出力端子３０５からは、それぞれ、出力信号（ＯＵＴ（１）〜ＯＵＴ（ｎ））が出力される。
【００８１】
次に、第１のセット用パルス出力回路２０＿１〜第ｎのセット用パルス出力回路２０＿ｎの具体的な構成について、以下に説明する。
【００８２】
第１のセット用パルス出力回路２０＿１〜第ｎのセット用パルス出力回路２０＿ｎの各々は、トランジスタ３１０〜トランジスタ３１９（以下、順に第１０のトランジスタ〜第１９のトランジスタという。）と、容量素子３６１（以下、第１の容量素子という。）と、容量素子３６２と（以下、第２の容量素子という。）、を有している（図３（Ｂ）参照）。また、上述した第６の入力端子３０１〜第９の入力端子３０４、第２の出力端子３０５、及び第３の出力端子３０６に加え、第９の電源線３２９〜第１７の電源線３３７から第１０のトランジスタ３１０〜第１９のトランジスタ３１９に信号が入力される。
【００８３】
以下において、第１０のトランジスタ３１０〜第１９のトランジスタ３１９をＮチャネル型のトランジスタとして説明する。
【００８４】
第１０のトランジスタ３１０は、第１の端子が第９の電源線３２９と接続され、第２の端子が第２の出力端子３０５と接続されている。第１１のトランジスタ３１１は、第１の端子が第２の出力端子３０５と接続され、第２の端子が第１０の電源線３３０と接続されている。
【００８５】
第１２のトランジスタ３１２は、第１の端子が第７の入力端子３０２と接続され、第２の端子が第３の出力端子３０６と接続され、ゲートが第１０のトランジスタ３１０のゲートと接続されている。第１３のトランジスタ３１３は、第１の端子が第３の出力端子３０６と接続され、第２の端子が第１１の電源線３３１と接続され、ゲートが第１１のトランジスタ３１１のゲートと接続されている。
【００８６】
第１４のトランジスタ３１４は、第１の端子が第１５のトランジスタ３１５の第１の端子と接続され、第２の端子が第１０のトランジスタ３１０のゲートと接続され、ゲートが第１２の電源線３３２と接続されている。第１５のトランジスタ３１５は、第２の端子が第１３の電源線３３３と接続され、ゲートが第１１のトランジスタ３１１のゲートと接続されている。
【００８７】
第１６のトランジスタ３１６は、第１の端子が第１４の電源線３３４と接続され、第２の端子が第１５のトランジスタ３１５の第１の端子と接続され、ゲートが第８の入力端子３０３と接続されている。第１７のトランジスタ３１７は、第１の端子が第１５の電源線３３５と接続され、第２の端子が第１１のトランジスタ３１１のゲートと接続され、ゲートが第６の入力端子３０１と接続されている。
【００８８】
第１８のトランジスタ３１８は、第１の端子が第１６の電源線３３６と接続され、第２の端子が第１１のトランジスタ３１１のゲートと接続され、ゲートが第９の入力端子３０４と接続されている。第１９のトランジスタ３１９は、第１の端子が第１１のトランジスタ３１１のゲートと接続され、第２の端子が第１７の電源線３３７と接続され、ゲートが第８の入力端子３０３と接続されている。
【００８９】
第１の容量素子３６１は、一方の端子が第１０のトランジスタ３１０のゲートと接続され、他方の端子が第２の出力端子３０５と接続されている。第２の容量素子３６２は、一方の端子が第１１のトランジスタ３１１のゲートと接続され、他方の端子が第１８の電源線３３８と接続されている。
【００９０】
なお、第１２の電源線３３２、第１４の電源線３３４〜第１６の電源線３３６には、第１の電位（例えば、ＶＤＤ）が供給され、第１１の電源線３３１、第１３の電源線３３３、第１７の電源線３３７、第１８の電源線３３８には、第２の電位（例えば、ＶＳＳ）が供給されるものとする。
【００９１】
また、第１のセット用クロック信号（ＳＣＬＫ１）及び第２のセット用クロック信号（ＳＣＬＫ２）は、一定の間隔でＨレベルとＬレベルを繰り返す信号であるが、ＨレベルのときにＶＤＤ、ＬレベルのときにＶＳＳであるとする。また、ここでは説明の簡略化のためＶＳＳ＝０とするが、これに限られない。なお、ＶＤＤとＶＳＳとの差分は、トランジスタのしきい値電圧よりも大きくなるものとし、すなわちトランジスタを導通状態（オン状態）にするものとする。
【００９２】
また、第９の電源線３２９にはコモン電位（ＴＣＯＭＨ）が供給され、第１０の電源線３３０はコモン電位（ＴＣＯＭＬ）が供給される。ここで、ＴＣＯＭＨ＞ＴＣＯＭＬとする。コモン線は、コモン電位（ＴＣＯＭＨ）又はコモン電位（ＴＣＯＭＬ）に保持される。
【００９３】
次に、図１〜図３で示したシフトレジスタの動作について、図４〜図１０を参照して説明する。なお、図４〜図１０において、入力端子、出力端子、及び配線の各々から出力される信号の電位がＨレベルである場合には「Ｈ」、Ｌレベルである場合には「Ｌ」と表記している。
【００９４】
具体的には、図４のタイミングチャートにおいて、第１の期間４０１〜第６の期間４０６に分割して説明する。
【００９５】
なお、以下の説明において、第１のトランジスタ２２１〜第９のトランジスタ２２９及び第１０のトランジスタ３１０〜第１９のトランジスタ３１９をＮチャネル型のトランジスタとし、ゲートとソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったときに導通状態（オン状態）になるものとする。
【００９６】
第１の期間４０１において、リセットパルス（ＲＳＰ）がＨレベルになる。
【００９７】
第１の期間４０１では、第４のリセット用クロック信号（ＲＣＬＫ４）、第１のセット用クロック信号（ＳＣＬＫ１）はＨレベル、第１のリセット用クロック信号（ＲＣＬＫ１）〜第３のリセット用クロック信号（ＲＣＬＫ３）、第２のセット用クロック信号（ＳＣＬＫ２）はＬレベルである。また、セットパルス（ＳＳＰ）はＬレベルである。
【００９８】
リセットパルス（ＲＳＰ）がＨレベルであるため、第１のリセット用パルス出力回路１０＿１において、第４の入力端子２０４にゲートが接続された、第１のトランジスタ２２１と第９のトランジスタ２２９が導通状態になる。
【００９９】
このとき、第５のトランジスタ２２５のゲートには第１の電位（ＶＤＤ）が印加されているため、第５のトランジスタ２２５も導通状態になっている。第１のトランジスタ２２１及び第５のトランジスタ２２５が導通状態であるため、第３のトランジスタ２２３は導通状態になる。よって、図５（Ａ）中の点線矢印のように電流が流れ、第１の出力端子２０６からＬレベルの信号が出力される。
【０１００】
また、第１の期間４０１において、リセットパルス（ＲＳＰ）がＨレベルであるため、第１のセット用パルス出力回路２０＿１の第９の入力端子３０４にゲートが接続された第１８のトランジスタ３１８が導通状態になる。
【０１０１】
第１８のトランジスタ３１８が導通状態であるため、第１１のトランジスタ３１１、第１３のトランジスタ３１３、第１５のトランジスタ３１５は導通状態になる。第１１のトランジスタ３１１が導通状態であるため、図５（Ｂ）中の一点鎖線矢印のように電流が流れ、第２の出力端子３０５から、出力信号（ＯＵＴ（１））としてコモン電位（ＴＣＯＭＬ）が出力される。また、第１３のトランジスタ３１３が導通状態であるため、図５（Ｂ）中の点線矢印のように電流が流れ、第３の出力端子３０６からＬレベルの信号が出力される。
【０１０２】
以上のように、第１の期間４０１において、リセットパルス（ＲＳＰ）がＨレベルであるため、第１のセット用パルス出力回路２０＿１の第２の出力端子３０５から、出力信号（ＯＵＴ（１））としてコモン電位（ＴＣＯＭＬ）が出力される。
【０１０３】
次に、第２の期間４０２において、リセットパルス（ＲＳＰ）がＬレベルになる。
【０１０４】
第２の期間４０２では、第１のリセット用クロック信号（ＲＣＬＫ１）、第２のセット用クロック信号（ＳＣＬＫ２）はＨレベル、第２のリセット用クロック信号（ＲＣＬＫ２）〜第４のリセット用クロック信号（ＲＣＬＫ４）、第１のセット用クロック信号（ＳＣＬＫ１）はＬレベルである。また、セットパルス（ＳＳＰ）はＬレベルである。
【０１０５】
リセットパルス（ＲＳＰ）がＬレベルであるため、第１のリセット用パルス出力回路１０＿１において、第４の入力端子２０４にゲートが接続された、第１のトランジスタ２２１と第９のトランジスタ２２９が非導通状態（オフ状態）になる。
【０１０６】
このとき、第２のリセット用パルス出力回路１０＿２の第１の出力端子２０６から第１のリセット用パルス出力回路１０＿１の第５の入力端子２０５に入力される信号がＬレベルであるため、第８のトランジスタ２２８は非導通状態になる。第８のトランジスタ２２８と第９のトランジスタ２２９が非導通状態であるため、第２のトランジスタ２２２、第４のトランジスタ２２４は非導通状態を保持する。また、第１のトランジスタ２２１が非導通状態になるため、第３のトランジスタ２２３は導通状態を保持する。よって、図６（Ａ）中の点線矢印のように電流が流れ、第１の出力端子２０６からＨレベルの信号が出力される。
【０１０７】
また、第２の期間４０２において、リセットパルス（ＲＳＰ）がＬレベルであるため、第１のセット用パルス出力回路２０＿１の第９の入力端子３０４にゲートが接続された第１８のトランジスタ３１８が非導通状態になる。
【０１０８】
このとき、第８の入力端子３０３に入力されるセットパルス（ＳＳＰ）がＬレベルであるため、第１６のトランジスタ３１６及び第１９のトランジスタ３１９も非導通状態である。第１８のトランジスタ３１８及び第１９のトランジスタ３１９が非導通状態なので、第１１のトランジスタ３１１、第１３のトランジスタ３１３、第１５のトランジスタ３１５は、導通状態を保持する。第１１のトランジスタ３１１が導通状態であることによって、図６（Ｂ）中の一点鎖線矢印のように電流が流れ、第２の出力端子３０５からコモン電位（ＴＣＯＭＬ）が出力される。また、第１３のトランジスタ３１３が導通状態であることにより、図６（Ｂ）中の点線矢印のように電流が流れ、第３の出力端子３０６からＬレベルの信号が出力される。
【０１０９】
また、第１のリセット用パルス出力回路１０＿１の第１の出力端子２０６から出力される信号がＨレベルであるため、第２のリセット用パルス出力回路１０＿２において、第４の入力端子２０４から第１のトランジスタ２２１のゲートと第９のトランジスタ２２９のゲートに第１の電位（ＶＤＤ）が印加されて、第１のトランジスタ２２１と第９のトランジスタ２２９が導通状態になる。
【０１１０】
このとき、第５のトランジスタ２２５のゲートには第１の電位（ＶＤＤ）が印加されているため、第５のトランジスタ２２５も導通状態になっている。第１のトランジスタ２２１及び第５のトランジスタ２２５が導通状態であるため、第３のトランジスタ２２３は導通状態になる。よって、図７（Ａ）中の点線矢印のように電流が流れ、第１の出力端子２０６からＬレベルの信号が出力される。
【０１１１】
また、第２の期間４０２において、第１のリセット用パルス出力回路１０＿１の第１の出力端子２０６から出力される信号が第１の電位（ＶＤＤ）であるため、第２のセット用パルス出力回路２０＿２において、第９の入力端子３０４にゲートが接続された第１８のトランジスタ３１８が導通状態になる。
【０１１２】
第１８のトランジスタ３１８が導通状態であるため、第１１のトランジスタ３１１、第１３のトランジスタ３１３、第１５のトランジスタ３１５は導通状態になる。第１１のトランジスタ３１１が導通状態であるため、図７（Ｂ）中の一点鎖線矢印のように電流が流れ、第２の出力端子３０５から、出力信号（ＯＵＴ（２））としてコモン電位（ＴＣＯＭＬ）が出力される。また、第１３のトランジスタ３１３が導通状態であるため、図７（Ｂ）中の点線矢印のように電流が流れ、第３の出力端子３０６からＬレベルの信号が出力される。
【０１１３】
以上のように、第２の期間４０２において、第２のセット用パルス出力回路２０＿２の第２の出力端子３０５から、出力信号（ＯＵＴ（２））としてコモン電位（ＴＣＯＭＬ）が出力される。
【０１１４】
また、第３の期間４０３において、第１の期間４０１及び第２の期間４０２で述べたのと同様に、第３のセット用パルス出力回路２０＿３〜第ｎのセット用パルス出力回路２０＿ｎの第２の出力端子３０５から、出力信号（ＯＵＴ（３）〜ＯＵＴ（ｎ））として、順次コモン電位（ＴＣＯＭＬ）が出力される。
【０１１５】
次に、第４の期間４０４において、セットパルス（ＳＳＰ）がＨレベルになる。
【０１１６】
第４の期間４０４では、第１のリセット用クロック信号（ＲＣＬＫ１）、第２のセット用クロック信号（ＳＣＬＫ２）はＨレベル、第２のリセット用クロック信号（ＲＣＬＫ２）〜第４のリセット用クロック信号（ＲＣＬＫ４）、第１のセット用クロック信号（ＳＣＬＫ１）はＬレベルである。また、リセットパルス（ＲＳＰ）はＬレベルである。
【０１１７】
よって、第１のトランジスタ２２１、第２のトランジスタ２２２、及び第４のトランジスタ２２４は非導通状態であるため、第３のトランジスタ２２３の導通状態が保持され、第１の出力端子２０６から第１の電位（ＶＤＤ）が出力される（図８（Ａ）参照）。
【０１１８】
また、セットパルス（ＳＳＰ）がＨレベルであるため、第１のセット用パルス出力回路２０＿１において、第８の入力端子３０３にゲートが接続された、第１６のトランジスタ３１６と第１９のトランジスタ３１９が導通状態になる。
【０１１９】
このとき、第１４のトランジスタ３１４のゲートには第１の電位（ＶＤＤ）が印加されているため、第１４のトランジスタ３１４も導通状態になっている。第１６のトランジスタ３１６及び第１４のトランジスタ３１４が導通状態であるため、第１０のトランジスタ３１０及び第１２のトランジスタ３１２は導通状態になる。第１０のトランジスタ３１０が導通状態であるため、図８（Ｂ）中の一点鎖線矢印のように電流が流れ、第２の出力端子３０５から、出力信号（ＯＵＴ（１））としてコモン電位（ＴＣＯＭＨ）が出力される。また、第１２のトランジスタ３１２が導通状態であるため、図８（Ｂ）の点線矢印のように電流が流れ、第３の出力端子３０６からＬレベルの信号が出力される。
【０１２０】
以上のように、第４の期間４０４において、セットパルス（ＳＳＰ）がＨレベルであるため、第１のセット用パルス出力回路２０＿１の第２の出力端子３０５から、出力信号（ＯＵＴ（１））としてコモン電位（ＴＣＯＭＨ）が出力される。
【０１２１】
次に、第５の期間４０５において、セットパルス（ＳＳＰ）がＬレベルになる。
【０１２２】
第５の期間４０５では、第２のリセット用クロック信号（ＲＣＬＫ２）、第１のセット用クロック信号（ＳＣＬＫ１）はＨレベル、第１のリセット用クロック信号（ＲＣＬＫ１）、第３のリセット用クロック信号（ＲＣＬＫ３）、第４のリセット用クロック信号（ＲＣＬＫ４）、第２のセット用クロック信号（ＳＣＬＫ２）はＬレベルである。また、リセットパルス（ＲＳＰ）はＬレベルである。
【０１２３】
第１のリセット用パルス出力回路１０＿１において、第３の入力端子２０３に供給される第２のリセット用クロック信号（ＲＣＬＫ２）がＨレベルであるため、第６のトランジスタ２２６は導通状態になる。第６のトランジスタ２２６が導通状態になるため、第２のトランジスタ２２２及び第４のトランジスタ２２４は導通状態になる。第４のトランジスタ２２４が導通状態であるため、図９（Ａ）中の点線矢印のように電流が流れ、第１の出力端子２０６からＬレベルの信号が出力される。
【０１２４】
また、第５の期間４０５において、セットパルス（ＳＳＰ）がＬレベルであるため、第１のセット用パルス出力回路２０＿１において、第８の入力端子３０３にゲートが接続された、第１６のトランジスタ３１６と第１９のトランジスタ３１９が非導通状態になる。よって、第１０のトランジスタ３１０及び第１２のトランジスタ３１２は導通状態に保持される。第１０のトランジスタ３１０が導通状態であることによって、図９（Ｂ）の一点鎖線矢印のように電流が流れ、第２の出力端子３０５から、出力信号（ＯＵＴ（１））としてコモン電位（ＴＣＯＭＨ）が出力される。また、第１２のトランジスタ３１２が導通状態であることによって、図９（Ｂ）の点線矢印のように電流が流れ、第３の出力端子３０６からＨレベルの信号が出力される。
【０１２５】
また、第１のリセット用パルス出力回路１０＿１の第１の出力端子２０６から出力される信号がＬレベルであるため、第２のリセット用パルス出力回路１０＿２において、第４の入力端子２０４から第１のトランジスタ２２１のゲートと第９のトランジスタ２２９のゲートに第２の電位（ＶＳＳ）が印加されて、第１のトランジスタ２２１と第９のトランジスタ２２９が非導通状態になる。
【０１２６】
よって、第１のトランジスタ２２１、第２のトランジスタ２２２、及び第４のトランジスタ２２４は非導通状態であるため、第３のトランジスタ２２３の導通状態が保持され、第１の出力端子２０６から第１の電位（ＶＤＤ）が出力される（図１０（Ａ）参照）。
【０１２７】
また、第５の期間４０５において、第１のセット用パルス出力回路２０＿１の第３の出力端子３０６からの出力される信号が第１の電位（ＶＤＤ）であるため、第２のセット用パルス出力回路２０＿２において、第８の入力端子３０３にゲートが接続された第１６のトランジスタ３１６及び第１９のトランジスタ３１９が導通状態になる。また、第１４のトランジスタ３１４のゲートには第１の電位（ＶＤＤ）が印加されているため、第１４のトランジスタ３１４は導通状態である。第１６のトランジスタ３１６及び第１４のトランジスタ３１４が導通状態であるため、第１２のトランジスタ３１２及び第１０のトランジスタ３１０は導通状態になる。第１０のトランジスタ３１０が導通状態であるため、図１０（Ｂ）中の一点鎖線矢印のように電流が流れ、第２の出力端子３０５からコモン電位（ＴＣＯＭＨ）が出力される。また、第１２のトランジスタ３１２が導通状態であるため、図１０（Ｂ）中の点線矢印のように電流が流れ、第３の出力端子３０６から第２の電位（ＶＳＳ）が出力される。
【０１２８】
以上のように、第５の期間４０５において、第２のセット用パルス出力回路２０＿２の第２の出力端子３０５から、出力信号（ＯＵＴ（２））としてコモン電位（ＴＣＯＭＨ）が出力される。
【０１２９】
また、第６の期間４０６において、第４の期間４０４及び第５の期間４０５で述べたのと同様に、第３のセット用パルス出力回路２０＿３〜第ｎのセット用パルス出力回路２０＿ｎの第２の出力端子３０５から、出力信号（ＯＵＴ（３）〜ＯＵＴ（ｎ））として、順次コモン電位（ＴＣＯＭＨ）が出力される。
【０１３０】
そして、コモン線駆動回路において、本実施の形態で説明したシフトレジスタがコモン電位を出力するタイミングと、画素部において、走査線（ＧＬ１〜ＧＬｎ）を選択するタイミングと、を同期させ、且つ、フレーム反転駆動することによって、信号線（ＳＬ１〜ＳＬｎ）に書き込まれる画像信号の振幅電圧を小さくすることができる。
【０１３１】
画像信号の振幅電圧を小さくすることができるため、液晶表示装置の消費電力の低減を図ることができる。また、画像信号の振幅電圧を小さくすることができるため、液晶素子を駆動するトランジスタの耐圧のマージンを低く設定できる。
【０１３２】
又は、画像信号の振幅電圧を小さくすることができ、走査線駆動回路の電圧を下げることができるため、液晶表示装置の消費電力の低減を図ることができる。
【０１３３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１３４】
（実施の形態２）
本実施の形態では、コモン線駆動回路に設けられるシフトレジスタであって、上記実施の形態１とは異なるシフトレジスタの構成について、以下に説明する。
【０１３５】
本実施の形態で示すシフトレジスタの構成について、図１１を参照して説明する。シフトレジスタは、第１のリセット用パルス出力回路３０＿１〜第ｎのリセット用パルス出力回路３０＿ｎ（ｎは２以上の自然数）と、第１のセット用パルス出力回路２０＿１〜第ｎのセット用パルス出力回路２０＿ｎと、を有している。
【０１３６】
リセット用パルス出力回路について、図１２を参照して以下に説明する。
【０１３７】
上記実施の形態１では、図１に示すように、第１のリセット用パルス出力回路１０＿１〜第（ｎ−１）のリセット用パルス出力回路１０＿ｎ−１（ｎは２以上の自然数）の第５の入力端子２０５が、一段後段のリセット用パルス出力回路の第１の出力端子２０６と接続されている構成を有している。一方、本実施の形態で示すリセット用パルス出力回路では、図１１に示すように、第１のリセット用パルス出力回路３０＿１〜第（ｎ−１）のリセット用パルス出力回路３０＿ｎ−１（ｎは２以上の自然数）が第５の入力端子を有していない。
【０１３８】
具体的には、第１のリセット用パルス出力回路３０＿１〜第ｎのリセット用パルス出力回路３０＿ｎの各々は、第１の入力端子１２０１〜第４の入力端子１２０４と、第１の出力端子１２０６と、を有している（図１２（Ａ）参照）。
【０１３９】
第１の入力端子１２０１は、リセット初期化信号線１００と接続されている。リセット初期化信号線１００にはリセット初期化信号（ＩＮＩ＿ＲＥＳ）が入力される。
【０１４０】
第２の入力端子１２０２及び第３の入力端子１２０３の各々は、第１の信号線１０１〜第４の信号線１０４のいずれかと接続されている。例えば、図１１において、第１のリセット用パルス出力回路３０＿１は、第２の入力端子１２０２が第１の信号線１０１と接続され、第３の入力端子１２０３が第２の信号線１０２と接続されている。また、第２のリセット用パルス出力回路３０＿２は、第２の入力端子１２０２が第２の信号線１０２と接続され、第３の入力端子１２０３が第３の信号線１０３と接続されている。
【０１４１】
なお、ここでは、第ｎのリセット用パルス出力回路３０＿ｎの第２の入力端子１２０２と接続されている信号線が第２の信号線１０２であり、第３の入力端子１２０３と接続されている信号線が第３の信号線１０３である場合を示しているが、接続されている信号線は、ｎの値によって異なるものになる。このため、ここで示す構成はあくまでも一例に過ぎないことを付記する。
【０１４２】
第１の信号線１０１には第１のリセット用クロック信号（ＲＣＬＫ１）が入力され、第２の信号線１０２には第２のリセット用クロック信号（ＲＣＬＫ２）が入力され、第３の信号線１０３には第３のリセット用クロック信号（ＲＣＬＫ３）が入力され、第４の信号線１０４には第４のリセット用クロック信号（ＲＣＬＫ４）が入力される。
【０１４３】
リセット用クロック信号（ＲＣＬＫ）は、一定の間隔でＨ（Ｈｉｇｈ）レベルとＬ（Ｌｏｗ）レベルを繰り返す信号である。ここでは、第１のリセット用クロック信号（ＲＣＬＫ１）〜第４のリセット用クロック信号（ＲＣＬＫ４）は、順に１／４周期分遅延している。本実施の形態では、第１のリセット用クロック信号（ＲＣＬＫ１）〜第４のリセット用クロック信号（ＲＣＬＫ４）を利用して、第１のリセット用パルス出力回路３０＿１〜第ｎのリセット用パルス出力回路３０＿ｎの駆動の制御等を行う。
【０１４４】
第１のリセット用パルス出力回路３０＿１の第４の入力端子１２０４は、第１の配線１１１と接続されている。第１の配線１１１にはリセットパルス（ＲＳＰ）が入力される。また、第２のリセット用パルス出力回路３０＿２〜第ｎのリセット用パルス出力回路３０＿ｎの第４の入力端子１２０４は、一段前段のリセット用パルス出力回路の第１の出力端子１２０６と接続されている。一段前段のリセット用パルス出力回路から、第２のリセット用パルス出力回路３０＿２〜第ｎのリセット用パルス出力回路３０＿ｎの第４の入力端子１２０４に信号が出力される。
【０１４５】
次に、図１１に示す第１のリセット用パルス出力回路３０＿１〜第ｎのリセット用パルス出力回路３０＿ｎの具体的な構成について、以下に説明する。
【０１４６】
第１のリセット用パルス出力回路３０＿１〜第ｎのリセット用パルス出力回路３０＿ｎの各々は、トランジスタ１２１１〜トランジスタ１２１８（以下、順に第１のトランジスタ〜第８のトランジスタという。）を有している（図１２（Ｂ）参照）。また、上述した第１の入力端子１２０１〜第４の入力端子１２０４及び第１の出力端子１２０６に加え、第１の電源線１２２１〜第７の電源線１２２７から、第１のトランジスタ１２１１〜第８のトランジスタ１２１８に信号が入力される。
【０１４７】
以下において、第１のトランジスタ１２１１〜第８のトランジスタ１２１８をＮチャネル型のトランジスタとして説明する。
【０１４８】
第１のトランジスタ１２１１は、第１の端子（ソース又はドレインの一方の端子。以下同様。）が第１の電源線１２２１と接続され、第２の端子（ソース又はドレインの他方の端子。以下同様。）が第５のトランジスタ１２１５の第１の端子と接続され、ゲートが第４の入力端子１２０４と接続されている。第２のトランジスタ１２１２は、第１の端子が第５のトランジスタ１２１５の第１の端子と接続され、第２の端子が第２の電源線１２２２と接続され、ゲートが第４のトランジスタ１２１４のゲートと接続されている。
【０１４９】
第３のトランジスタ１２１３は、第１の端子が第２の入力端子１２０２と接続され、第２の端子が第１の出力端子１２０６と接続され、ゲートが第５のトランジスタ１２１５の第２の端子と接続されている。第４のトランジスタ１２１４は、第１の端子が第１の出力端子１２０６と接続され、第２の端子が第３の電源線１２２３と接続されている。
【０１５０】
第５のトランジスタ１２１５は、ゲートが第４の電源線１２２４と接続されている。第６のトランジスタ１２１６は、第１の端子が第５の電源線１２２５と接続され、第２の端子が第４のトランジスタ１２１４のゲートと接続され、ゲートが第３の入力端子１２０３と接続されている。
【０１５１】
第７のトランジスタ１２１７は、第１の端子が第６の電源線１２２６と接続され、第２の端子が第４のトランジスタ１２１４のゲートと接続され、ゲートが第１の入力端子１２０１と接続されている。第８のトランジスタ１２１８は、第１の端子が第４のトランジスタ１２１４のゲートと接続され、第２の端子が第７の電源線１２２７と接続され、ゲートが第４の入力端子１２０４と接続されている。
【０１５２】
なお、第１の電源線１２２１、第４の電源線１２２４、第５の電源線１２２５、及び第６の電源線１２２６には、第１の電位（例えば、ＶＤＤ）が供給され、第２の電源線１２２２、第３の電源線１２２３、第７の電源線１２２７には、第２の電位（例えば、ＶＳＳ）が供給されるものとする。ここで、ＶＤＤ＞ＶＳＳとする。
【０１５３】
また、第１のリセット用クロック信号（ＲＣＬＫ１）〜第４のリセット用クロック信号（ＲＣＬＫ４）は、一定の間隔でＨレベルとＬレベルを繰り返す信号であるが、ＨレベルのときにＶＤＤ、ＬレベルのときにＶＳＳであるとする。また、ここでは説明の簡略化のためＶＳＳ＝０とするが、これに限られない。なお、ＶＤＤとＶＳＳとの差分は、トランジスタのしきい値電圧よりも大きくなるものとし、すなわちトランジスタを導通状態（オン状態）にするものとする。
【０１５４】
また、第１のセット用パルス出力回路２０＿１〜第ｎのセット用パルス出力回路２０＿ｎの各々の構成は、実施の形態１で詳述した構成（図３参照）を採用することができるため、ここでは説明を省略する。
【０１５５】
また、本実施の形態で説明したシフトレジスタは、実施の形態１で説明した動作（図４〜図１０参照）と同様の動作をすることができるため、ここでは説明を省略する。
【０１５６】
コモン線駆動回路において、本実施の形態で説明したシフトレジスタがコモン電位を出力するタイミングと、画素部において、走査線（ＧＬ１〜ＧＬｎ）を選択するタイミングと、を同期させ、且つ、フレーム反転駆動することによって、信号線（ＳＬ１〜ＳＬｎ）に書き込まれる画像信号の振幅電圧を小さくすることができる。
【０１５７】
画像信号の振幅電圧を小さくすることができるため、液晶表示装置の消費電力の低減を図ることができる。また、画像信号の振幅電圧を小さくすることができるため、液晶素子を駆動するトランジスタの耐圧のマージンを低く設定できる。
【０１５８】
フレーム反転駆動の際、信号線に書き込まれる画像信号の振幅電圧を小さくすることによって、走査線駆動回路の電圧を下げることができるため、液晶表示装置の消費電力の低減を図ることができる。
【０１５９】
また、本実施の形態で示すリセット用パルス出力回路を採用することによって、シフトレジスタの配線数を削減できるため、配線の引き回し面積を小さくでき、シフトレジスタのレイアウト面積の縮小を図ることができる。また、配線数を削減できるため、シフトレジスタの歩留まりの向上を図ることができる。
【０１６０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１６１】
（実施の形態３）
本実施の形態では、コモン線駆動回路に設けられるシフトレジスタであって、上記実施の形態１〜２とは異なるシフトレジスタの構成について、図１３〜図１５を参照して説明する。本実施の形態では、コモン線駆動回路に第１のシフトレジスタと第２のシフトレジスタを設ける例を示す。
【０１６２】
はじめに、第１のリセット用パルス出力回路及び第１のセット用パルス出力回路を有する第１のシフトレジスタの構成について、以下に説明する。
【０１６３】
本実施の形態で示す第１のシフトレジスタの構成について、図１３を参照して説明する。第１のシフトレジスタは、第１のリセット用パルス出力回路４０＿１〜第（２ｍ−１）のリセット用パルス出力回路４０＿２ｍ−１（ｍは２以上の自然数）と、第１のセット用パルス出力回路５０＿１〜第（２ｍ−１）のセット用パルス出力回路５０＿２ｍ−１（ｍは２以上の自然数）と、を有している。
【０１６４】
図１３で示すリセット用パルス出力回路は、上記実施の形態１又は実施の形態２で説明したリセットパルス出力回路とは、第２の入力端子と第３の入力端子の、第１の信号線１０１〜第４の信号線１０４に対する接続がそれぞれ異なっている。
【０１６５】
具体的には、図１３において、第１のリセット用パルス出力回路４０＿１は、第２の入力端子２０２が第１の信号線１０１と接続され、第３の入力端子２０３が第２の信号線１０２と接続されている。また、第３のリセット用パルス出力回路４０＿３は、第２の入力端子２０２が第３の信号線１０３と接続され、第３の入力端子２０３が第４の信号線１０４と接続されている。
【０１６６】
なお、ここでは、第（２ｍ−１）のリセット用パルス出力回路４０＿２ｍ−１の第２の入力端子２０２と接続されている信号線が第３の信号線１０３であり、第３の入力端子２０３と接続されている信号線が第４の信号線１０４である場合を示しているが、接続されている信号線は、ｍの値によって異なるものになる。このため、ここで示す構成はあくまでも一例に過ぎないことを付記する。
【０１６７】
また、第１のセット用パルス出力回路５０＿１〜第（２ｍ−１）のセット用パルス出力回路５０＿２ｍ−１の第２の出力端子３０５からは、それぞれ、出力信号（ＯＵＴ（１）〜ＯＵＴ（２ｍ−１））（ｍは２以上の自然数）が出力される。
【０１６８】
なお、第１のシフトレジスタにおける第１の配線１３１１、第２の配線１３１２の各々は、図１又は図１１の第１の配線１１１、第２の配線１１２に対応する。第１の配線１３１１には第１のリセットパルス（ＲＳＰ１）が入力され、第２の配線１３１２には第１のセットパルス（ＳＳＰ１）が入力される。
【０１６９】
次に、第２のリセット用パルス出力回路及び第２のセット用パルス出力回路を有する第２のシフトレジスタの構成について、以下に説明する。
【０１７０】
本実施の形態で示す第２のシフトレジスタの構成について、図１４を参照して説明する。第２のシフトレジスタは、第２のリセット用パルス出力回路４０＿２〜第２ｍのリセット用パルス出力回路４０＿２ｍ（ｍは２以上の自然数）と、第２のセット用パルス出力回路５０＿２〜第２ｍのセット用パルス出力回路５０＿２ｍ（ｍは２以上の自然数）と、を有している。
【０１７１】
図１４で示すリセット用パルス出力回路は、上記実施の形態１又は実施の形態２で説明したリセットパルス出力回路とは、第２の入力端子と第３の入力端子の、第１の信号線１０１〜第４の信号線１０４に対する接続がそれぞれ異なっている。
【０１７２】
具体的には、図１４において、第２のリセット用パルス出力回路４０＿２は、第２の入力端子２０２が第２の信号線１０２と接続され、第３の入力端子２０３が第３の信号線１０３と接続されている。また、第４のリセット用パルス出力回路４０＿４は、第２の入力端子２０２が第４の信号線１０４と接続され、第３の入力端子２０３が第１の信号線１０１と接続されている。
【０１７３】
なお、ここでは、第２ｍのリセット用パルス出力回路４０＿２ｍの第２の入力端子２０２と接続されている信号線が第４の信号線１０４であり、第３の入力端子２０３と接続されている信号線が第１の信号線１０１である場合を示しているが、接続されている信号線は、ｍの値によって異なるものになる。このため、ここで示す構成はあくまでも一例に過ぎないことを付記する。
【０１７４】
また、第２のセット用パルス出力回路５０＿２〜第２ｍのセット用パルス出力回路５０＿２ｍの第２の出力端子３０５からは、それぞれ、出力信号（ＯＵＴ（２）〜ＯＵＴ（２ｍ））（ｍは２以上の自然数）が出力される。
【０１７５】
なお、第２のシフトレジスタにおける第１の配線１４１１、第２の配線１４１２の各々は、図１又は図１１の第１の配線１１１、第２の配線１１２に対応する。第１の配線１４１１には第２のリセットパルス（ＲＳＰ２）が入力され、第２の配線１４１２には第２のセットパルス（ＳＳＰ２）が入力される。
【０１７６】
なお、第１のシフトレジスタ及び第２のシフトレジスタの各々が有するリセット用パルス出力回路として、例えば、実施の形態１の図２で示したリセット用パルス出力回路や実施の形態２の図１２で示したリセット用パルス出力回路を用いることができる。また、第１のシフトレジスタ及び第２のシフトレジスタの各々が有するセット用パルス出力回路として、例えば、実施の形態１の図３で示したセット用パルス出力回路を用いることができる。よってここでは、リセット用パルス出力回路とセット用パルス出力回路の具体的な構成の説明は省略する。
【０１７７】
次に、図１３で示した第１シフトレジスタ及び図１４で示した第２のシフトレジスタの動作について、図１５を参照して説明する。具体的には、図１５のタイミングチャートにおいて、第１の期間１５０１〜第１０の期間１５１０に分割して説明する。
【０１７８】
なお、以下の説明において、第１のシフトレジスタ及び第２のシフトレジスタが有するトランジスタをＮチャネル型のトランジスタとし、ゲートとソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったときに導通状態（オン状態）になるものとする。
【０１７９】
第１の期間１５０１では第１のリセットパルス（ＲＳＰ１）がＨレベルになり、第１のシフトレジスタは、実施の形態１の図４で示した第１の期間４０１と同様に動作する。具体的には、第１のセット用パルス出力回路５０＿１の第２の出力端子３０５から、出力信号（ＯＵＴ（１））としてコモン電位（ＴＣＯＭＬ）が出力される。
【０１８０】
第２の期間１５０２では第２のセットパルス（ＳＳＰ２）がＨレベルになり、第２のシフトレジスタは、実施の形態１の図４で示した第４の期間４０４と同様に動作する。具体的には、第２のセット用パルス出力回路５０＿２の第２の出力端子３０５から、出力信号（ＯＵＴ（２））としてコモン電位（ＴＣＯＭＨ）が出力される。
【０１８１】
第３の期間１５０３では、第１のシフトレジスタは、実施の形態１の図４で示した第２の期間４０２と同様に動作する。具体的には、第３のセット用パルス出力回路５０＿３の第２の出力端子３０５から、出力信号（ＯＵＴ（３））としてコモン電位（ＴＣＯＭＬ）が出力される。
【０１８２】
第４の期間１５０４では、第２のシフトレジスタは、実施の形態１の図４で示した第５の期間４０５と同様に動作する。具体的には、第４のセット用パルス出力回路５０＿４の第２の出力端子３０５から、出力信号（ＯＵＴ（４））としてコモン電位（ＴＣＯＭＨ）が出力される。
【０１８３】
第５の期間１５０５では、第１の期間１５０１〜第４の期間１５０４で述べたのと同様に、第５のセット用パルス出力回路５０＿５〜第（２ｍ−１）のセット用パルス出力回路５０＿２ｍ−１（ｍは４以上の自然数）の第２の出力端子３０５と、第６のセット用パルス出力回路５０＿６〜第２ｍのセット用パルス出力回路５０＿２ｍ（ｍは４以上の自然数）の第２の出力端子３０５から、出力信号（ＯＵＴ（５）〜ＯＵＴ（２ｍ−１））（ｍは４以上の自然数）としてコモン電位（ＴＣＯＭＬ）と、出力信号（ＯＵＴ（６）〜ＯＵＴ（２ｍ））（ｍは４以上の自然数）としてコモン電位（ＴＣＯＭＨ）とが、交互に出力される。
【０１８４】
第６の期間１５０６では第２のリセットパルス（ＲＳＰ２）がＨレベルになり、第２のシフトレジスタは、実施の形態１の図４で示した第１の期間４０１と同様に動作する。具体的には、第２のセット用パルス出力回路５０＿２の第２の出力端子３０５から、出力信号（ＯＵＴ（２））としてコモン電位（ＴＣＯＭＬ）が出力される。
【０１８５】
第７の期間１５０７では第１のセットパルス（ＳＳＰ１）がＨレベルになり、第１のシフトレジスタは、実施の形態１の図４で示した第４の期間４０４と同様に動作する。具体的には、第１のセット用パルス出力回路５０＿１の第２の出力端子３０５から、出力信号（ＯＵＴ（１））としてコモン電位（ＴＣＯＭＨ）が出力される。
【０１８６】
第８の期間１５０８では、第２のシフトレジスタは、実施の形態１の図４で示した第２の期間４０２と同様に動作する。具体的には、第４のセット用パルス出力回路５０＿４の第２の出力端子３０５から、出力信号（ＯＵＴ（４））としてコモン電位（ＴＣＯＭＬ）が出力される。
【０１８７】
第９の期間１５０９では、第１のシフトレジスタは、実施の形態１の図４で示した第５の期間４０５と同様に動作する。具体的には、第３のセット用パルス出力回路５０＿３の第２の出力端子３０５から、出力信号（ＯＵＴ（３））としてコモン電位（ＴＣＯＭＨ）が出力される。
【０１８８】
第１０の期間１５１０では、第６の期間１５０６〜第９の期間１５０９で述べたのと同様に、第５のセット用パルス出力回路５０＿５〜第（２ｍ−１）のセット用パルス出力回路５０２ｍ−１（ｍは４以上の自然数）＿の第２の出力端子３０５と、第６のセット用パルス出力回路５０＿６〜第２ｍのセット用パルス出力回路５０＿２ｍ（ｍは４以上の自然数）の第２の出力端子３０５から、出力信号（ＯＵＴ（５）〜ＯＵＴ（２ｍ−１））（ｍは４以上の自然数）としてコモン電位（ＴＣＯＭＨ）と、出力信号（ＯＵＴ（６）〜、ＯＵＴ（２ｍ））（ｍは４以上の自然数）としてコモン電位（ＴＣＯＭＬ）とが、交互に出力される。
【０１８９】
そして、コモン線駆動回路において、本実施の形態で説明したシフトレジスタがコモン電位を出力するタイミングと、画素部において、走査線（ＧＬ１〜ＧＬｎ）を選択するタイミングと、を同期させ、且つ、フレーム反転駆動することによって、信号線（ＳＬ１〜ＳＬｎ）に書き込まれる画像信号の振幅電圧を小さくすることができる。
【０１９０】
画像信号の振幅電圧を小さくすることができるため、液晶表示装置の消費電力の低減を図ることができる。また、画像信号の振幅電圧を小さくすることができるため、液晶素子を駆動するトランジスタの耐圧のマージンを低く設定できる。
【０１９１】
又は、ゲートライン反転駆動の際、信号線に書き込まれる画像信号の振幅電圧を小さくすることができ、走査線駆動回路の電圧を下げることができるため、液晶表示装置の消費電力の低減を図ることができる。
【０１９２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１９３】
（実施の形態４）
本実施の形態では、上記実施の形態１の図２２で示した液晶表示装置が有する駆動回路の構成について、図１６を用いて具体的に説明する。
【０１９４】
図１６（Ａ）に、走査線駆動回路２２０４の構成を示す。走査線駆動回路２２０４は、シフトレジスタ１６１４及びバッファ１６１５を有する。なお、図１６（Ａ）において、複数の走査線（ＧＬ）をＧＬ１〜ＧＬｙ（ｙは任意の自然数）で表している。
【０１９５】
図１６（Ｂ）に、コモン線駆動回路２２０５の構成を示す。コモン線駆動回路２２０５は、シフトレジスタ１６１８及びバッファ１６１９を有する。なお、図１６（Ｂ）において、複数のコモン線（ＣＬ）をＣＬ１〜ＣＬｙ（ｙは任意の自然数）で表している。上記実施の形態１〜３で説明したシフトレジスタは、コモン線駆動回路２２０５のシフトレジスタ１６１８に適用することができる。
【０１９６】
図１６（Ｃ）に、信号線駆動回路２２０３の構成を示す。信号線駆動回路２２０３は、シフトレジスタ１６１１、第１のラッチ回路１６１２、第２のラッチ回路１６１３、及びバッファ１６１７を有する。なお、図１６（Ｃ）において、複数の信号線（ＳＬ）をＳＬ１〜ＳＬｘ（ｘは任意の自然数）で表している。
【０１９７】
上記実施の形態１〜３で説明したシフトレジスタをコモン線駆動回路に適用することによって、アモルファスシリコンを用いたトランジスタでシフトレジスタを設けた場合であっても、コモン線駆動回路を高い周波数で動作させることができる。
【０１９８】
また、酸化物半導体を用いたトランジスタでコモン線駆動回路のシフトレジスタを設けることもできる。酸化物半導体を用いたトランジスタは、オフ電流を低減すると共に、オン電流及び電界効果移動度を高めることができ、またアモルファスシリコンと比べて劣化の度合いを低減することができる。そのため、コモン線駆動回路内の誤動作を低減し、より確度の高い動作を保証するコモン線駆動回路とすることができる。
【０１９９】
なお、信号線駆動回路、走査線駆動回路、及びコモン線駆動回路の構成は、図１６に示した構成に限定されず、例えば、サンプリング回路やレベルシフタ等を具備していてもよい。また、上記駆動回路以外に、ＣＰＵやコントローラ等の回路を基板２２０７に一体形成してもよい。一体形成することによって、接続する外部回路（ＩＣ）の個数が減少し、軽量化、薄型化が図れるため、携帯端末等には特に有効である。
【０２００】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２０１】
（実施の形態５）
上記実施の形態１の図２２に示す液晶表示装置は、交流駆動させることによって、液晶素子の劣化（焼き付き）を抑制することができる。
【０２０２】
本実施の形態では、上記実施の形態１〜３で説明したシフトレジスタを用いて、図２２に示す液晶表示装置を交流駆動させる場合の具体的な動作について、図１７、図１８を用いて説明する。
【０２０３】
まず、実施の形態１又は実施の形態２で説明したシフトレジスタを用いたフレーム反転駆動について、図１７を用いて説明する。
【０２０４】
図１７（Ａ）に、液晶表示装置を構成する画素部の回路図を示す。図１７（Ａ）において、複数の画素１７０１のそれぞれは、液晶素子１７０８と、液晶素子１７０８に印加する電圧を制御するトランジスタ１７０９を有する。また、複数の走査線（ＧＬ）をＧＬ１〜ＧＬｙ（ｙは任意の自然数）、複数の信号線（ＳＬ）をＳＬ１〜ＳＬｘ（ｘは任意の自然数）、複数のコモン線（ＣＬ）をＣＬ１〜ＣＬｙ（ｙは任意の自然数）で表している。コモン線（ＣＬ１〜ＣＬｙ）は、コモン線駆動回路が有するシフトレジスタに接続されている。
【０２０５】
図１７（Ｂ）は、図１７（Ａ）に示した回路をフレーム反転駆動する場合のタイミングチャートである。図１７（Ｂ）において、第１の電極と第２の電極との間に印加される電圧の極性を、「＋」又は「−」で表記している。１フレームにおいて、複数の走査線（ＧＬ１〜ＧＬｙ）が順次選択される。
【０２０６】
また、図１７（Ｃ）に示す模式図は、連続するＮフレーム目（Ｎは任意の自然数）と（Ｎ＋１）フレーム目とで、１フレーム毎に液晶素子１７０８の第１の電極と第２の電極との間に印加される電圧の極性が交互に切り替わる様子を示している。
【０２０７】
フレーム反転駆動を行う場合、信号線（ＳＬ）に書き込まれる画像信号の電位の極性を、液晶素子１７０８の第２の電極の電圧を基準として反転させる。フレーム反転駆動することによって、液晶素子の劣化を防ぐことができる。
【０２０８】
画像信号の電位の極性を反転させることによって、液晶素子１７０８の第１の電極（画素電極ともいう）の電位を変化させ、第１の電極と第２の電極との間に印加される電圧の極性を交互に切り替える。よって、信号線（ＳＬ）に書き込まれる画像信号に要する電位の幅は、フレーム反転駆動を行わない場合に比べて２倍となる。
【０２０９】
そこで、本実施の形態においては、画像信号の電位の極性の反転と同期して、第２の電極（対向電極、コモン電極ともいう）の電位を変化させる。
【０２１０】
具体的には、図１７（Ｃ）のＮフレーム目において、走査線（ＧＬ１〜ＧＬｙ）を選択するタイミングと、図４で説明した第１の期間４０１〜第３の期間４０３において、シフトレジスタが出力信号ＯＵＴ（１）〜ＯＵＴ（ｙ）としてコモン電位（ＴＣＯＭＬ）を出力するタイミングとを、同期させる。また、図１７（Ｃ）の（Ｎ＋１）フレーム目において、走査線（ＧＬ１〜ＧＬｙ）を選択するタイミングと、図４で説明した第４の期間４０４〜第６の期間４０６において、シフトレジスタが出力信号ＯＵＴ（１）〜ＯＵＴ（ｙ）としてコモン電位（ＴＣＯＭＨ）を出力するタイミングとを、同期させる。
【０２１１】
上記のように、走査線（ＧＬ１〜ＧＬｙ）を選択するタイミングと、シフトレジスタがコモン電位を出力するタイミングとを同期させることによって、信号線（ＳＬ１〜ＳＬｘ）に書き込まれる画像信号の振幅電圧を小さくすることができる。これにより、液晶表示装置の消費電力の低減を図ることができる。
【０２１２】
次に、実施の形態３で説明したシフトレジスタを用いたゲートライン反転駆動について、図１８を用いて説明する。
【０２１３】
図１８（Ａ）に、液晶表示装置を構成する画素部の回路図を示す。図１８（Ａ）において、複数の画素１８０１のそれぞれは、液晶素子１８０８と、液晶素子１８０８に印加する電圧を制御するトランジスタ１８０９を有する。また、複数の走査線（ＧＬ）をＧＬ１〜ＧＬ２ｙ（ｙは任意の自然数）、複数の信号線（ＳＬ）をＳＬ１〜ＳＬｘ（ｘは任意の自然数）、複数のコモン線（ＣＬ）をＣＬ１〜ＣＬ２ｙ（ｙは任意の自然数）で表している。コモン線（ＣＬ１、ＣＬ３〜ＣＬ２ｙ−１）（ｙは任意の自然数）は、コモン線駆動回路が有する第１のシフトレジスタに接続され、コモン線（ＣＬ２、ＣＬ４〜ＣＬ２ｙ）（ｙは任意の自然数）は、コモン線駆動回路が有する第２のシフトレジスタに接続されている。
【０２１４】
図１８（Ｂ）は、図１８（Ａ）に示した回路をゲートライン反転駆動する際のタイミングチャートである。図１８（Ｂ）において、第１の電極と第２の電極との間に印加される電圧の極性を、「＋」又は「−」で表記している。１フレームにおいて、走査線（ＧＬ１〜ＧＬ２ｙ）が順次選択される。
【０２１５】
また、図１８（Ｃ）に示す模式図は、連続するＮフレーム目（Ｎは任意の自然数）と（Ｎ＋１）フレーム目とで、行毎に液晶素子１８０８の第１の電極と第２の電極との間に印加される電圧の極性が交互に切り替わる様子を示している。
【０２１６】
ゲートライン反転駆動を行う場合、信号線（ＳＬ）に書き込まれる画像信号の電位の極性を、液晶素子１８０８の第２の電極の電圧を基準として、１つの走査線（ＧＬ）選択期間毎に反転させる。これにより、隣り合う走査線（ＧＬ）に接続されている画素において、互いに逆の極性の画像信号が入力される。ゲートライン反転駆動することによって、液晶素子の劣化を防ぐとともに、ちらつき（フリッカ）を低減することができる。
【０２１７】
画像信号の電位の極性を反転させることによって、液晶素子１８０８の第１の電極（画素電極ともいう）の電位を変化させ、第１の電極と第２の電極との間に印加される電圧の極性を交互に切り替える。よって、信号線（ＳＬ）に書き込まれる画像信号に要する電位の幅は、ゲートライン反転駆動を行わない場合に比べて２倍となる。
【０２１８】
そこで、本実施の形態においては、画像信号の電位の極性の反転と同期して、第２の電極（対向電極、コモン電極ともいう）の電位を変化させる。
【０２１９】
具体的には、図１８（Ｃ）のＮフレーム目において、走査線（ＧＬ１〜ＧＬ２ｙ）を選択するタイミングと、図１５で説明した第１の期間１５０１〜第５の期間１５０５において、シフトレジスタが出力信号ＯＵＴ（１）〜ＯＵＴ（２ｙ）としてコモン電位（ＴＣＯＭＬ）又はコモン電位（ＴＣＯＭＨ）を出力するタイミングとを、同期させる。また、図１８（Ｃ）の（Ｎ＋１）フレーム目において、走査線（ＧＬ１〜ＧＬ２ｙ）を選択するタイミングと、図１５で説明した第６の期間１５０６〜第１０の期間１５１０において、シフトレジスタが出力信号ＯＵＴ（１）〜ＯＵＴ（２ｙ）としてコモン電位（ＴＣＯＭＨ）又はコモン電位（ＴＣＯＭＬ）を出力するタイミングとを、同期させる。
【０２２０】
上記のように、走査線（ＧＬ１〜ＧＬ２ｙ）を選択するタイミングと、シフトレジスタがコモン電位を出力するタイミングとを同期させることによって、信号線（ＳＬ１〜ＳＬｘ）に書き込まれる画像信号の振幅電圧を小さくすることができる。これにより、液晶表示装置の消費電力の低減を図ることができる。
【０２２１】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２２２】
（実施の形態６）
本実施の形態では、液晶表示装置が有する表示パネルの画素の構成の一例について、図１９を用いて説明する。
【０２２３】
図１９（Ａ）は表示パネルが有する複数の画素の１つの平面図を示している。図１９（Ｂ）は図１９（Ａ）の一点鎖線Ａ−Ｂにおける断面図である。
【０２２４】
なお、画素とは、一つの色要素（例えばＲ（赤）、Ｇ（緑）、及びＢ（青）のいずれか１つ）の明るさを制御できる表示単位に相当するものとする。従って、カラー表示する場合には、カラー画像の最小表示単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。ただし、カラー画像を表示するための色要素は、三色に限定されず、三色以上を用いても良いし、ＲＧＢ以外の色を用いても良い。
【０２２５】
図１９（Ａ）において、信号線となる配線層（ソース電極層１９０１ａ又はドレイン電極層１９０１ｂを含む）は、図中上下方向（列方向）に延伸するように配置されている。走査線となる配線層（ゲート電極層１９０３を含む）は、ソース電極層１９０１ａに概略直交する方向（図中左右方向（行方向））に延伸するように配置されている。容量配線層１９０４は、ゲート電極層１９０３に概略平行な方向であって、且つ、ソース電極層１９０１ａに概略直交する方向（図中左右方向（行方向））に延伸するように配置されている。
【０２２６】
図１９（Ａ）において、表示パネルの画素には、ゲート電極層１９０３を有するトランジスタ１９０５が設けられている。トランジスタ１９０５上には、絶縁膜１９０７及び層間膜１９０９が設けられている。
【０２２７】
図１９に示す表示パネルの画素は、トランジスタ１９０５に接続される電極層として透明電極層１９１０を有する。また、コモン線１９１６に接続される透明電極層１９１１を有する。透明電極層１９１０及び透明電極層１９１１は、互いの櫛歯状の形状が噛み合うように、且つ離間して設けられている。トランジスタ１９０５上の絶縁膜１９０７及び層間膜１９０９には、開口（コンタクトホール）が形成されている。開口（コンタクトホール）において、透明電極層１９１０とトランジスタ１９０５とが接続されている。
【０２２８】
図１９に示すトランジスタ１９０５は、ゲート絶縁層１９１２を介してゲート電極層１９０３上に配置された半導体層１９１３を有し、半導体層１９１３に接してソース電極層１９０１ａ及びドレイン電極層１９０１ｂを有する。また、容量配線層１９０４、ゲート絶縁層１９１２、及びドレイン電極層１９０１ｂが積層して、容量素子１９１５を形成している。
【０２２９】
また、トランジスタ１９０５及び液晶層１９１７を間に挟んで、第１の基板１９１８と第２の基板１９１９とが重畳するように配置されている。
【０２３０】
なお、図１９（Ｂ）では、トランジスタ１９０５としてボトムゲート構造の逆スタガ型トランジスタを用いる例を示したが、本明細書で開示する液晶表示装置に適用できるトランジスタの構造は特に限定されない。例えば、ゲート絶縁層を介してゲート電極層が半導体層の上側に配置されるトップゲート構造のトランジスタ、及び、ゲート絶縁層を介してゲート電極層が半導体層の下側に配置されるボトムゲート構造のスタガ型トランジスタ及びプレーナ型トランジスタ等を用いることができる。
【０２３１】
また、トランジスタ１９０５は、チャネル形成領域を１つ有するシングルゲート構造、２つ有するダブルゲート構造、及び３つ有するトリプルゲート構造のいずれかであっても良い。また、チャネル形成領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
【０２３２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２３３】
（実施の形態７）
本実施の形態では、本明細書で開示する液晶表示装置に適用できるトランジスタの構成の一例について、図２０を用いて説明する。図２０は、トランジスタの断面構造を示している。
【０２３４】
なお、図２０に示すトランジスタは、半導体層として酸化物半導体を用いるものである。酸化物半導体を用いることのメリットは、トランジスタのオン状態において高い電界効果移動度（最大値で５ｃｍ２／Ｖｓｅｃ以上、好ましくは最大値で１０ｃｍ２／Ｖｓｅｃ〜１５０ｃｍ２／Ｖｓｅｃ）と、トランジスタのオフ状態において低い単位チャネル幅あたりのオフ電流（例えば単位チャネル幅あたりのオフ電流が１ａＡ／μｍ未満、好ましくは１０ｚＡ／μｍ未満、且つ、８５℃にて１００ｚＡ／μｍ未満）と、が得られることである。
【０２３５】
図２０（Ａ）に示すトランジスタ２０１０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。
【０２３６】
トランジスタ２０１０は、絶縁表面を有する基板２０００上に、ゲート電極層２００１、ゲート絶縁層２００２、酸化物半導体層２００３、ソース電極層２００５ａ、及びドレイン電極層２００５ｂを含む。また、トランジスタ２０１０を覆い、酸化物半導体層２００３に積層する絶縁層２００７が設けられている。絶縁層２００７上にはさらに保護絶縁層２００９が形成されている。
【０２３７】
図２０（Ｂ）に示すトランジスタ２０２０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つであり、逆スタガ型トランジスタともいう。
【０２３８】
トランジスタ２０２０は、絶縁表面を有する基板２０００上に、ゲート電極層２００１、ゲート絶縁層２００２、酸化物半導体層２００３、酸化物半導体層２００３のチャネル形成領域を覆うチャネル保護層として機能する絶縁層２０２７、ソース電極層２００５ａ、及びドレイン電極層２００５ｂを含む。また、トランジスタ２０２０を覆い、保護絶縁層２００９が形成されている。
【０２３９】
図２０（Ｃ）に示すトランジスタ２０３０はボトムゲート型のトランジスタであり、絶縁表面を有する基板２０００上に、ゲート電極層２００１、ゲート絶縁層２００２、ソース電極層２００５ａ、ドレイン電極層２００５ｂ、及び酸化物半導体層２００３を含む。また、トランジスタ２０３０を覆い、酸化物半導体層２００３に接する絶縁層２００７が設けられている。絶縁層２００７上にはさらに保護絶縁層２００９が形成されている。
【０２４０】
トランジスタ２０３０においては、ゲート絶縁層２００２は基板２０００及びゲート電極層２００１上に接して設けられ、ゲート絶縁層２００２上にソース電極層２００５ａ、ドレイン電極層２００５ｂが接して設けられている。そして、ゲート絶縁層２００２、ソース電極層２００５ａ、及びドレイン電極層２００５ｂ上に酸化物半導体層２００３が設けられている。
【０２４１】
図２０（Ｄ）に示すトランジスタ２０４０は、トップゲート構造のトランジスタの一つである。トランジスタ２０４０は、絶縁表面を有する基板２０００上に、絶縁層２０３７、酸化物半導体層２００３、ソース電極層２００５ａ、ドレイン電極層２００５ｂ、ゲート絶縁層２００２、及びゲート電極層２００１を含む。ソース電極層２００５ａ、ドレイン電極層２００５ｂにそれぞれ配線層２０３６ａ、配線層２０３６ｂが接して設けられ接続している。
【０２４２】
本実施の形態では、上述のとおり、半導体層として酸化物半導体層２００３を用いる。酸化物半導体層２００３に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体等を用いることができる。また、上記酸化物半導体はＳｉＯ２を含んでいてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０２４３】
また、酸化物半導体層２００３として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）及びコバルト（Ｃｏ）から選ばれた、一又は複数の金属元素を示す。例えば、Ｍとして、ガリウム（Ｇａ）、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びマンガン（Ｍｎ）、又はガリウム（Ｇａ）及びコバルト（Ｃｏ）等がある。
【０２４４】
酸化物半導体層２００３を用いたトランジスタ２０１０、２０２０、２０３０、２０４０は、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画素において、画像信号等の電気信号を保持するための容量素子を小さく設計することができる。よって、画素の開口率の向上を図ることができる。また、開口率の向上により、低消費電力化を図ることができる。
【０２４５】
また、酸化物半導体層２００３を用いたトランジスタ２０１０、２０２０、２０３０、２０４０は、オフ電流を少なくすることができる。よって、画素において、画像信号等の電気信号の保持時間を長くすることができ、書き込み間隔も長く設定できる。よって、１フレーム期間の周期を長くすることができ、静止画像の表示期間でのリフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果をより高くできる。また、上記トランジスタは、同一基板上に駆動回路及び画素部を作り分けて作製することができるため、液晶表示装置の部品点数を削減することができる。
【０２４６】
絶縁表面を有する基板２０００として使用することができる基板に大きな制限はない。基板２０００として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス等のガラス基板を用いることができる。
【０２４７】
ボトムゲート構造のトランジスタ２０１０、２０２０、２０３０において、下地膜となる絶縁膜を基板とゲート電極層の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能を有し、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、及び酸化窒化シリコン膜から選ばれた、一又は複数の膜による積層構造により形成することができる。
【０２４８】
ゲート電極層２００１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
【０２４９】
ゲート絶縁層２００２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を、単層で又は積層して形成することができる。例えば、第１のゲート絶縁層としてプラズマＣＶＤ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、合計膜厚２００ｎｍのゲート絶縁層とする。
【０２５０】
ソース電極層２００５ａ、ドレイン電極層２００５ｂとしては、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）からから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等の導電膜を用いることができる。また、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属膜の下側及び上側の一方又は双方に、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）等の高融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
【０２５１】
ソース電極層２００５ａ、ドレイン電極層２００５ｂに接続する配線層２０３６ａ、配線層２０３６ｂのような導電膜も、ソース電極層２００５ａ、ドレイン電極層２００５ｂと同様な材料を用いることができる。
【０２５２】
また、ソース電極層２００５ａ及びドレイン電極層２００５ｂ（これらと同じ層で形成される配線層を含む）となる導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０２５３】
酸化物半導体層の上方に設けられる絶縁層２００７、絶縁層２０２７、下方に設けられる絶縁層２０３７として、代表的には、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、又は酸化窒化アルミニウム膜等の無機絶縁膜を用いることができる。
【０２５４】
また、酸化物半導体層の上方に設けられる保護絶縁層２００９として、代表的には、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜等の無機絶縁膜を用いることができる。
【０２５５】
また、トランジスタに起因する表面の凹凸を低減するために、保護絶縁層２００９上に平坦化のための絶縁膜を形成してもよい。平坦化のための絶縁膜としては、例えば、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化のための絶縁膜を形成してもよい。
【０２５６】
このように、本実施の形態を用いて作製した酸化物半導体層を用いたトランジスタは、オフ電流を少なくすることができる。よって、画素において、画像信号等の電気信号の保持時間を長くすることができ、書き込み間隔も長く設定できる。よって、１フレーム期間の周期を長くすることができ、静止画表示期間でのリフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果をより高くできる。また、酸化物半導体層は、レーザ照射等の処理を経ることなく作製でき、大面積基板にトランジスタを形成することができるため、半導体層として用いるのに好適である。
【０２５７】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２５８】
（実施の形態８）
本明細書で開示する液晶表示装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用等のモニタ、デジタルカメラやデジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機等の大型ゲーム機などが挙げられる。上記実施の形態で説明した液晶表示装置を具備する電子機器の例について、図２１を用いて説明する。
【０２５９】
図２１（Ａ）は、電子書籍の一例を示している。図２１（Ａ）に示す電子書籍は、筐体２１００及び筐体２１０１の２つの筐体で構成されている。筐体２１００及び筐体２１０１は、蝶番２１０４により一体になっており、開閉動作を行うことができる。このような構成により、書籍のような動作を行うことが可能となる。
【０２６０】
筐体２１００には表示部２１０２が組み込まれ、筐体２１０１には表示部２１０３が組み込まれている。表示部２１０２及び表示部２１０３は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２１（Ａ）では表示部２１０２）に文章を表示し、左側の表示部（図２１（Ａ）では表示部２１０３）に画像を表示することができる。
【０２６１】
また、図２１（Ａ）では、筐体２１００に操作部等を備えた例を示している。例えば、筐体２１００は、電源入力端子２１０５、操作キー２１０６、スピーカ２１０７等を備えている。操作キー２１０６により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイス等を備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、ＵＳＢケーブル等の各種ケーブルと接続可能な端子など）、記録媒体挿入部等を備える構成としてもよい。さらに、図２１（Ａ）に示す電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
【０２６２】
図２１（Ｂ）は、液晶表示装置を用いたデジタルフォトフレームの一例を示している。例えば、図２１（Ｂ）に示すデジタルフォトフレームは、筐体２１１１に表示部２１１２が組み込まれている。表示部２１１２は、各種画像を表示することが可能であり、例えば、デジタルカメラ等で撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
【０２６３】
なお、図２１（Ｂ）に示すデジタルフォトフレームは、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブル等の各種ケーブルと接続可能な端子など）、記録媒体挿入部等を備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部２１１２に表示させることができる。
【０２６４】
図２１（Ｃ）は、液晶表示装置を用いたテレビジョン装置の一例を示している。図２１（Ｃ）に示すテレビジョン装置は、筐体２１２１に表示部２１２２が組み込まれている。表示部２１２２により、映像を表示することが可能である。また、ここでは、スタンド２１２３により筐体２１２１を支持した構成を示している。表示部２１２２は、上記実施の形態に示した液晶表示装置を適用することができる。
【０２６５】
図２１（Ｃ）に示すテレビジョン装置の操作は、筐体２１２１が備える操作スイッチや、別体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、チャンネルや音量の操作を行うことができ、表示部２１２２に表示される映像を操作することができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０２６６】
図２１（Ｄ）は、液晶表示装置を用いた携帯電話機の一例を示している。図２１（Ｄ）に示す携帯電話機は、筐体２１３１に組み込まれた表示部２１３２の他、操作ボタン２１３３、操作ボタン２１３７、外部接続ポート２１３４、スピーカ２１３５、及びマイク２１３６等を備えている。
【０２６７】
図２１（Ｄ）に示す携帯電話機は、表示部２１３２がタッチパネルになっており、指等の接触により、表示部２１３２の表示内容を操作することができる。また、電話の発信、或いはメールの作成等は、表示部２１３２を指等で接触することにより行うことができる。
【０２６８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２６９】
１０  リセット用パルス出力回路
２０  セット用パルス出力回路
３０  リセット用パルス出力回路
４０  リセット用パルス出力回路
５０  セット用パルス出力回路
１００  リセット初期化信号線
１０１  第１の信号線
１０２  第２の信号線
１０３  第３の信号線
１０４  第４の信号線
１０５  第５の信号線
１０６  第６の信号線
１１１  第１の配線
１１２  第２の配線
２０１  第１の入力端子
２０２  第２の入力端子
２０３  第３の入力端子
２０４  第４の入力端子
２０５  第５の入力端子
２０６  第１の出力端子
２２１  トランジスタ
２２２  トランジスタ
２２３  トランジスタ
２２４  トランジスタ
２２５  トランジスタ
２２６  トランジスタ
２２７  トランジスタ
２２８  トランジスタ
２２９  トランジスタ
２３１  第１の電源線
２３２  第２の電源線
２３３  第３の電源線
２３４  第４の電源線
２３５  第５の電源線
２３６  第６の電源線
２３７  第７の電源線
２３８  第８の電源線
３０１  第６の入力端子
３０２  第７の入力端子
３０３  第８の入力端子
３０４  第９の入力端子
３０５  第２の出力端子
３０６  第３の出力端子
３１０  トランジスタ
３１１  トランジスタ
３１２  トランジスタ
３１３  トランジスタ
３１４  トランジスタ
３１５  トランジスタ
３１６  トランジスタ
３１７  トランジスタ
３１８  トランジスタ
３１９  トランジスタ
３２９  第９の電源線
３３０  第１０の電源線
３３１  第１１の電源線
３３２  第１２の電源線
３３３  第１３の電源線
３３４  第１４の電源線
３３５  第１５の電源線
３３６  第１６の電源線
３３７  第１７の電源線
３３８  第１８の電源線
３６１  容量素子
３６２  容量素子
４０１  第１の期間
４０２  第２の期間
４０３  第３の期間
４０４  第４の期間
４０５  第５の期間
４０６  第６の期間
１２０１  第１の入力端子
１２０２  第２の入力端子
１２０３  第３の入力端子
１２０４  第４の入力端子
１２０６  第１の出力端子
１２１１  トランジスタ
１２１２  トランジスタ
１２１３  トランジスタ
１２１４  トランジスタ
１２１５  トランジスタ
１２１６  トランジスタ
１２１７  トランジスタ
１２１８  トランジスタ
１２２１  第１の電源線
１２２２  第２の電源線
１２２３  第３の電源線
１２２４  第４の電源線
１２２５  第５の電源線
１２２６  第６の電源線
１２２７  第７の電源線
１３１１  第１の配線
１３１２  第２の配線
１４１１  第１の配線
１４１２  第２の配線
１５０１  第１の期間
１５０２  第２の期間
１５０３  第３の期間
１５０４  第４の期間
１５０５  第５の期間
１５０６  第６の期間
１５０７  第７の期間
１５０８  第８の期間
１５０９  第９の期間
１５１０  第１０の期間
１６１１  シフトレジスタ
１６１２  第１のラッチ回路
１６１３  第２のラッチ回路
１６１４  シフトレジスタ
１６１５  バッファ
１６１７  バッファ
１６１８  シフトレジスタ
１６１９  バッファ
１７０１  画素
１７０８  液晶素子
１７０９  トランジスタ
１８０１  画素
１８０８  液晶素子
１８０９  トランジスタ
１９０１ａ  ソース電極層
１９０１ｂ  ドレイン電極層
１９０３  ゲート電極層
１９０４  容量配線層
１９０５  トランジスタ
１９０７  絶縁膜
１９０９  層間膜
１９１０  透明電極層
１９１１  透明電極層
１９１２  ゲート絶縁層
１９１３  半導体層
１９１５  容量素子
１９１６  コモン線
１９１８  第１の基板
１９１９  第２の基板
２０００  基板
２００１  ゲート電極層
２００２  ゲート絶縁層
２００３  酸化物半導体層
２００５ａ  ソース電極層
２００５ｂ  ドレイン電極層
２００７  絶縁層
２００９  保護絶縁層
２０１０  トランジスタ
２０２０  トランジスタ
２０２７  絶縁層
２０３０  トランジスタ
２０３６ａ  配線層
２０３６ｂ  配線層
２０３７  絶縁層
２０４０  トランジスタ
２１００  筐体
２１０１  筐体
２１０２  表示部
２１０３  表示部
２１０４  蝶番
２１０５  電源入力端子
２１０６  操作キー
２１０７  スピーカ
２１１１  筐体
２１１２  表示部
２１２１  筐体
２１２２  表示部
２１２３  スタンド
２１３１  筐体
２１３２  表示部
２１３３  操作ボタン
２１３４  外部接続ポート
２１３５  スピーカ
２１３６  マイク
２１３７  操作ボタン
２２０１  画素
２２０２  画素部
２２０３  信号線駆動回路
２２０４  走査線駆動回路
２２０５  コモン線駆動回路
２２０６  ＦＰＣ
２２０７  基板
２２０８  液晶素子
２２０９  トランジスタ
２３００  画素
２３０１  トランジスタ
２３０２  液晶素子
２３０３  保持容量
２３０４  信号線
２３０５  走査線
２３０６  コモン線
２３０７  容量線
２３１１  反転駆動期間
２３１２  非反転駆動期間
【図１】
0005766012.tif 000002
【図２】
0005766012.tif 000003
【図３】
0005766012.tif 000004
【図４】
0005766012.tif 000005
【図５】
0005766012.tif 000006
【図６】
0005766012.tif 000007
【図７】
0005766012.tif 000008
【図８】
0005766012.tif 000009
【図９】
0005766012.tif 000010
【図１０】
0005766012.tif 000011
【図１１】
0005766012.tif 000012
【図１２】
0005766012.tif 000013
【図１３】
0005766012.tif 000014
【図１４】
0005766012.tif 000015
【図１５】
0005766012.tif 000016
【図１６】
0005766012.tif 000017
【図１７】
0005766012.tif 000018
【図１８】
0005766012.tif 000019
【図１９】
0005766012.tif 000020
【図２０】
0005766012.tif 000021
【図２１】
0005766012.tif 000022
【図２２】
0005766012.tif 000023
【図２３】
0005766012.tif 000024