(57)【特許請求の範囲】
【請求項１】
第１の値の記憶情報が記憶された際の電気抵抗が第１の抵抗値であり、第２の値の記憶情報が記憶された際の電気抵抗が前記第１の抵抗値より大きい第２の抵抗値であり、第３の値の記憶情報が記憶された際の電気抵抗が前記第２の抵抗値より大きい第３の抵抗値であり、第４の値の記憶情報が記憶された際の電気抵抗が前記第３の抵抗値より大きい第４の抵抗値である、多値の記憶情報の記憶が可能な磁気メモリセルと、
電気抵抗が、前記第１の抵抗値より大きく、前記第２の抵抗値より小さい第５の抵抗値に設定される第１のリファレンスセルと、
電気抵抗が、前記第２の抵抗値より大きく、前記第３の抵抗値より小さい第６の抵抗値に設定される第２のリファレンスセルと、
電気抵抗が、前記第３の抵抗値より大きく、前記第４の抵抗値より小さい第７の抵抗値に設定される第３のリファレンスセルと、
前記磁気メモリセルの前記電気抵抗に応じた信号と前記第１のリファレンスセルの前記電気抵抗に応じた信号とを比較する第１の比較器と、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第２のリファレンスセルの前記電気抵抗に応じた信号とを比較する第２の比較器と、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第３のリファレンスセルの前記電気抵抗に応じた信号とを比較する第３の比較器とを含み、前記磁気メモリセルに記憶された記憶情報を読み出す読み出し回路とを有し、
前記第１のリファレンスセルの前記電気抵抗を前記第５の抵抗値に設定する際に前記第１のリファレンスセルに流される電流の方向と、前記磁気メモリセルに記憶された前記記憶情報を前記読み出し回路により読み出す際に前記第１のリファレンスセルに流される電流の方向とが同じ方向であり、
前記第２のリファレンスセルの前記電気抵抗を前記第６の抵抗値に設定する際に前記第２のリファレンスセルに流される電流の方向と、前記磁気メモリセルに記憶された前記記憶情報を前記読み出し回路により読み出す際に前記第２のリファレンスセルに流される電流の方向とが同じ方向であり、
前記第３のリファレンスセルの前記電気抵抗を前記第７の抵抗値に設定する際に前記第３のリファレンスセルに流される電流の方向と、前記磁気メモリセルに記憶された前記記憶情報を前記読み出し回路により読み出す際に前記第３のリファレンスセルに流される電流の方向とが同じ方向である
ことを特徴とする磁気メモリ装置。
【請求項２】
請求項１記載の磁気メモリ装置において、
前記読み出し回路は、前記第１の比較器、前記第２の比較器及び前記第３の比較器による比較結果に基づいて、前記磁気メモリセルに記憶された記憶情報に応じた信号を出力するデコーダを更に有する
ことを特徴とする磁気メモリ装置。
【請求項３】
請求項１記載の磁気メモリ装置において、
前記第１のリファレンスセルは、第１のトランジスタを介して第１のソース線に電気的に接続される第１の磁化自由層と、前記第１の磁化自由層上に形成された第１の非磁性層と、前記第１の非磁性層上に形成された第１の磁化固定層とを有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子上に形成された第２の磁化自由層と、前記第２の磁化自由層上に形成された第２の非磁性層と、前記第２の非磁性層上に形成され、第１のビット線に電気的に接続された第２の磁化固定層とを有する第２の磁気抵抗効果素子とを有し、
前記第２のリファレンスセルは、第２のトランジスタを介して第２のソース線に電気的に接続される第３の磁化自由層と、前記第３の磁化自由層上に形成された第３の非磁性層と、前記第３の非磁性層上に形成された第３の磁化固定層とを有する第３の磁気抵抗効果素子と、前記第３の磁気抵抗効果素子上に形成された第４の磁化自由層と、前記第４の磁化自由層上に形成された第４の非磁性層と、前記第４の非磁性層上に形成され、第２のビット線に電気的に接続された第４の磁化固定層とを有する第４の磁気抵抗効果素子とを有し、
前記第３のリファレンスセルは、第３のトランジスタを介して第３のソース線に電気的に接続される第５の磁化自由層と、前記第５の磁化自由層上に形成された第５の非磁性層と、前記第５の非磁性層上に形成された第５の磁化固定層とを有する第５の磁気抵抗効果素子と、前記第５の磁気抵抗効果素子上に形成された第６の磁化自由層と、前記第６の磁化自由層上に形成された第６の非磁性層と、前記第６の非磁性層上に形成され、第３のビット線に電気的に接続された第６の磁化固定層とを有する第６の磁気抵抗効果素子とを有し、
前記第１のビット線から前記第１のソース線に向かう方向の電流を前記第１のリファレンスセルに流し、前記第１の磁気抵抗効果素子を高抵抗状態とし、前記第２の磁気抵抗効果素子を高抵抗状態とすることにより、前記第１のリファレンスセルの前記電気抵抗を前記第５の抵抗値に設定し、
前記第２のビット線から前記第２のソース線に向かう方向の電流を前記第２のリファレンスセルに流し、前記第３の磁気抵抗効果素子を高抵抗状態とし、前記第４の磁気抵抗効果素子を高抵抗状態とすることにより、前記第２のリファレンスセルの前記電気抵抗を前記第６の抵抗値に設定し、
前記第３のビット線から前記第３のソース線に向かう方向の電流を前記第３のリファレンスセルに流し、前記第５の磁気抵抗効果素子を高抵抗状態とし、前記第６の磁気抵抗効果素子を高抵抗状態とすることにより、前記第３のリファレンスセルの前記電気抵抗を前記第７の抵抗値に設定する
ことを特徴とする磁気メモリ装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の磁気メモリ装置において、
前記磁気メモリセル、前記第１のリファレンスセル、前記第２のリファレンスセル及び前記第３のリファレンスセルが、複数のブロック内にそれぞれ形成されており、
前記複数のブロックのうちの一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記複数のブロックのうちの他のブロック内に形成された前記第１のリファレンスセルの電気抵抗に応じた信号とが、前記第１の比較器により比較され、
前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第２のリファレンスセルの電気抵抗に応じた信号とが、前記第２の比較器により比較され、
前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第３のリファレンスセルの電気抵抗に応じた信号とが、前記第３の比較器により比較される
ことを特徴とする磁気メモリ装置。
【請求項５】
請求項４記載の磁気メモリ装置において、
前記第１のリファレンスセル、前記第２のリファレンスセル及び前記第３のリファレンスセルが、前記複数のブロック内にそれぞれ複数形成されており、
前記他のブロック内に形成された前記第１のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第１のリファレンスセルのうちから選択される一の前記第１のリファレンスセルの電気抵抗に応じた信号であり、
前記他のブロック内に形成された前記第２のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第２のリファレンスセルのうちから選択される一の前記第２のリファレンスセルの電気抵抗に応じた信号であり、
前記他のブロック内に形成された前記第３のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第３のリファレンスセルのうちから選択される一の前記第３のリファレンスセルの電気抵抗に応じた信号である
ことを特徴とする磁気メモリ装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の磁気メモリ装置において、
前記第３のリファレンスセルのサイズは、前記磁気メモリセルのサイズより大きく、
前記第２のリファレンスセルのサイズは、前記第３のリファレンスセルのサイズより大きく、
前記第１のリファレンスセルのサイズは、前記第２のリファレンスセルのサイズより大きい
ことを特徴とする磁気メモリ装置。
【請求項７】
第１の値の記憶情報が記憶された際の電気抵抗が第１の抵抗値であり、第２の値の記憶情報が記憶された際の電気抵抗が前記第１の抵抗値より大きい第２の抵抗値であり、第３の値の記憶情報が記憶された際の電気抵抗が前記第２の抵抗値より大きい第３の抵抗値であり、第４の値の記憶情報が記憶された際の電気抵抗が前記第３の抵抗値より大きい第４の抵抗値である、多値の記憶情報の記憶が可能な磁気メモリセルと、電気抵抗が、前記第１の抵抗値より大きく、前記第２の抵抗値より小さい第５の抵抗値に設定された第１のリファレンスセルと、電気抵抗が、前記第２の抵抗値より大きく、前記第３の抵抗値より小さい第６の抵抗値に設定された第２のリファレンスセルと、電気抵抗が、前記第３の抵抗値より大きく、前記第４の抵抗値より小さい第７の抵抗値に設定された第３のリファレンスセルとを有する磁気メモリ装置の読み出し方法であって、
前記磁気メモリセルの前記電気抵抗に応じた信号と前記第１のリファレンスセルの前記電気抵抗に応じた信号とを第１の比較器により比較し、
前記磁気メモリセルの前記電気抵抗に応じた信号と前記第２のリファレンスセルの前記電気抵抗に応じた信号とを第２の比較器により比較し、
前記磁気メモリセルの前記電気抵抗に応じた信号と前記第３のリファレンスセルの前記電気抵抗に応じた信号とを第３の比較器により比較し、
前記第１の比較器、前記第２の比較器及び前記第３の比較器による比較結果に基づいて前記磁気メモリセルに記憶された前記記憶情報を読み出し、
前記磁気メモリセルに記憶された前記記憶情報を読み出す際に前記第１のリファレンスセルに流される電流の方向は、前記第１のリファレンスセルの前記電気抵抗を前記第５の抵抗値に設定する際に前記第１のリファレンスセルに流される電流の方向と同じであり、
前記磁気メモリセルに記憶された前記記憶情報を読み出す際に前記第２のリファレンスセルに流される電流の方向は、前記第２のリファレンスセルの前記電気抵抗を前記第６の抵抗値に設定する際に前記第２のリファレンスセルに流される電流の方向と同じであり、
前記磁気メモリセルに記憶された前記記憶情報を読み出す際に前記第３のリファレンスセルに流される電流の方向は、前記第３のリファレンスセルの前記電気抵抗を前記第７の抵抗値に設定する際に前記第３のリファレンスセルに流される電流の方向と同じである
ことを特徴とする磁気メモリ装置の読み出し方法。
【請求項８】
請求項７記載の磁気メモリ装置の読み出し方法において、
前記磁気メモリセル、前記第１のリファレンスセル、前記第２のリファレンスセル及び前記第３のリファレンスセルが、複数のブロック内にそれぞれ形成されており、
前記複数のブロックのうちの一のブロック内に形成された前記磁気メモリセルに記憶された記憶情報を読み出す際には、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記複数のブロックのうちの他のブロック内に形成された前記第１のリファレンスセルの電気抵抗に応じた信号とを、前記第１の比較器により比較し、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第２のリファレンスセルの電気抵抗に応じた信号とを、前記第２の比較器により比較し、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第３のリファレンスセルの電気抵抗に応じた信号とを、前記第３の比較器により比較する
ことを特徴とする磁気メモリ装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気メモリ装置及びその読み出し方法
【背景技術】
【０００２】
近時、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配列した磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Magnetic Random Access Memoryという）が注目されている。ＭＲＡＭは、２つの磁性層における磁化方向の組み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と反平行である場合とにおける抵抗変化（すなわち電流或いは電圧の変化）を検知することによって記憶情報の読み出しを行うものである。
【０００３】
また、近時では、多値の情報を記憶し得るメモリセルが提案されている（非特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１００１９２号公報
【非特許文献】
【０００５】
【非特許文献１】T. Ishigaki et al., “A Multi-Level-Cell Spin-Transfer Torque Memory with Series-Stacked Magnetotunnel Junctions," 2010 Symposium on VLSI Technology Digest of Technical Papers, pp. 47-48.
【非特許文献２】K.Tsuchida et al., “A 64Mb MRAM with Clamped-Reference and Adequate-Reference Schemes,” 2010 IEEE International Solid-State Circuits Conference Digest of Technical Papers, pp. 258-259
【非特許文献３】A. Bette et al., “A High-Speed 128Kbit MRAM Core for Future Universal Memory Applications,” 2003 Symposium on VSLI Circuits Digest of Technical Papers, 4-89114-035-6/03
【非特許文献４】上田善寛他、“ＳＴＴ−ＭＲＡＭに向けた低読出し電圧・高速センスアンプの検討、”社団法人電子情報通信学会、信学技報、Vol. 107, No. 1, pp.7-12
【非特許文献５】Young Min Lee et al., “Highly Scalable STT-MRAM with MTJs of TOP-pinned Structure in 1T/1MTJ Cell,” 2010 Symposium on VLSI Technology Digest of Technical Papers, pp.49-50
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、多値の記憶情報を迅速に読み出すことは必ずしも容易ではない。
【０００７】
本発明の目的は、多値の記憶情報を迅速に読み出し得る磁気メモリ装置及びその読み出し方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、第１の値の記憶情報が記憶された際の電気抵抗が第１の抵抗値であり、第２の値の記憶情報が記憶された際の電気抵抗が前記第１の抵抗値より大きい第２の抵抗値であり、第３の値の記憶情報が記憶された際の電気抵抗が前記第２の抵抗値より大きい第３の抵抗値であり、第４の値の記憶情報が記憶された際の電気抵抗が前記第３の抵抗値より大きい第４の抵抗値である、多値の記憶情報の記憶が可能な磁気メモリセルと、電気抵抗が、前記第１の抵抗値より大きく、前記第２の抵抗値より小さい第５の抵抗値に設定される第１のリファレンスセルと、電気抵抗が、前記第２の抵抗値より大きく、前記第３の抵抗値より小さい第６の抵抗値に設定される第２のリファレンスセルと、電気抵抗が、前記第３の抵抗値より大きく、前記第４の抵抗値より小さい第７の抵抗値に設定される第３のリファレンスセルと、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第１のリファレンスセルの前記電気抵抗に応じた信号とを比較する第１の比較器と、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第２のリファレンスセルの前記電気抵抗に応じた信号とを比較する第２の比較器と、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第３のリファレンスセルの前記電気抵抗に応じた信号とを比較する第３の比較器とを含み、前記磁気メモリセルに記憶された記憶情報を読み出す読み出し回路とを有することを特徴とする磁気メモリ装置が提供される。
【０００９】
実施形態の他の観点によれば、第１の値の記憶情報が記憶された際の電気抵抗が第１の抵抗値であり、第２の値の記憶情報が記憶された際の電気抵抗が前記第１の抵抗値より大きい第２の抵抗値であり、第３の値の記憶情報が記憶された際の電気抵抗が前記第２の抵抗値より大きい第３の抵抗値であり、第４の値の記憶情報が記憶された際の電気抵抗が前記第３の抵抗値より大きい第４の抵抗値である、多値の記憶情報の記憶が可能な磁気メモリセルと、電気抵抗が、前記第１の抵抗値より大きく、前記第２の抵抗値より小さい第５の抵抗値に設定された第１のリファレンスセルと、電気抵抗が、前記第２の抵抗値より大きく、前記第３の抵抗値より小さい第６の抵抗値に設定された第２のリファレンスセルと、電気抵抗が、前記第３の抵抗値より大きく、前記第４の抵抗値より小さい第７の抵抗値に設定された第３のリファレンスセルとを有する磁気メモリ装置の読み出し方法であって、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第１のリファレンスセルの前記電気抵抗に応じた信号とを第１の比較器により比較し、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第２のリファレンスセルの前記電気抵抗に応じた信号とを第２の比較器により比較し、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第３のリファレンスセルの前記電気抵抗に応じた信号とを第３の比較器により比較し、前記第１の比較器、前記第２の比較器及び前記第３の比較器による比較結果に基づいて前記磁気メモリセルに記憶された前記記憶情報を読み出すことを特徴とする磁気メモリ装置の読み出し方法が提供される。
【発明の効果】
【００１０】
開示の磁気メモリ装置によれば、磁気メモリセルに第１の記憶情報が書き込まれた際の第１の抵抗値より大きく、磁気メモリセルに第２の記憶情報が書き込まれた際の第２の抵抗値より小さい第５の抵抗値の第１のリファレンスセルが設けられている。また、磁気メモリセルに第２の記憶情報が書き込まれた際の第２の抵抗値より大きく、磁気メモリセルに第３の記憶情報が書き込まれた際の第３の抵抗値より小さい第６の抵抗値の第２のリファレンスセルが設けられている。また、磁気メモリセルに第３の記憶情報が書き込まれた際の第３の抵抗値より大きく、磁気メモリセルに第４の記憶情報が書き込まれた際の第４の抵抗値より小さい第７の抵抗値の第３のリファレンスセルが設けられている。そして、磁気メモリセルの電気抵抗に応じた信号と第１のリファレンスセルの電気抵抗に応じた信号とを比較する第１の比較器が設けられている。また、磁気メモリセルの電気抵抗に応じた信号と第２のリファレンスセルの電気抵抗に応じた信号とを比較する第２の比較器が設けられている。また、磁気メモリセルの電気抵抗に応じた信号と第３のリファレンスセルの電気抵抗に応じた信号とを比較する第３の比較器が設けられている。そして、第１の比較器、第２の比較器及び第３の比較器の比較結果に基づいて、選択された磁気メモリセルに書き込まれた多値の記憶情報を読み出す。従って、多値の記憶情報を迅速に読み出し得る磁気メモリ装置及びその読み出し方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１実施形態による磁気メモリ装置を示す断面図である。
【図２】図２は、第１実施形態による磁気メモリ装置の磁気メモリセルを示す断面図である。
【図３】図３は、第１実施形態による磁気メモリ装置の磁気メモリセルの回路図である。
【図４】図４は、磁気抵抗効果素子の抵抗−電流特性を示す図（その１）である。
【図５】図５は、磁気抵抗効果素子の抵抗−電流特性を示す図（その２）である。
【図６】図６は、第１実施形態による磁気メモリ装置の磁気メモリセルの抵抗−電流特性を示す図である。
【図７】図７は、第１実施形態による磁気メモリ装置の読み出し回路を示す概略図である。
【図８】図８は、第１実施形態による磁気メモリ装置の読み出し回路を示す回路図である。
【図９】図９は、第１実施形態による磁気メモリ装置のメモリセルアレイを示す回路図である。
【図１０】図１０は、第１実施形態による磁気メモリ装置の読み出し回路における読み出し動作のタイミングを示すタイムチャートである。
【図１１】図１１は、デコーダの入力と出力との関係を示す図である。
【図１２】図１２は、第１実施形態による磁気メモリ装置の読み出し回路のシミュレーション結果を示す図である。
【図１３】図１３は、第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その１）である。
【図１４】図１４は、第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その２）である。
【図１５】図１５は、第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その３）である。
【図１６】図１６は、第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その４）である。
【図１７】図１７は、第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その５）である。
【図１８】図１８は、第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その６）である。
【図１９】図１９は、第２実施形態による磁気メモリ装置を示す回路図である。
【発明を実施するための形態】
【００１２】
［第１実施形態］
第１実施形態による磁気メモリ装置及びその読み出し方法を図１乃至図１８を用いて説明する。図１は、本実施形態による磁気メモリ装置を示す断面図である。
【００１３】
図１の紙面左側は、磁気メモリセルが形成される領域２を示している。磁気メモリセルが形成される領域２の紙面右側は、第３のリファレンスセルが形成される領域８を示している。第３のリファレンスセルが形成される領域８の紙面右側は、第２のリファレンスセルが形成される領域６を示している。第２のリファレンスセルが形成される領域６の紙面右側は、第１のリファレンスセルが形成される領域４を示している。
【００１４】
図１に示すように、半導体基板１０上には、素子領域を確定する素子分離領域１２が形成されている。
【００１５】
素子分離領域１２が形成された半導体基板１０上には、ゲート電極１６とソース／ドレイン拡散層１８ａ、１８ｂとを有する選択トランジスタ２０が形成されている。ゲート電極１６は、ワード線ＷＬ（図９参照）を兼ねるものである。ワード線ＷＬは、図１における紙面垂直方向に延在している。
【００１６】
選択トランジスタ２０が形成された半導体基板１０上には、層間絶縁膜２２が形成されている、
層間絶縁膜２２には、ソース／ドレイン拡散層１８ａ、１８ｂに達するコンタクトホール２４ａ、２４ｂがそれぞれ形成されている。
【００１７】
コンタクトホール２４ａ、２４ｂ内には、導体プラグ２６ａ、２６ｂがそれぞれ埋め込まれている。
【００１８】
導体プラグ２６ａ、２６ｂが埋め込まれた層間絶縁膜２２上には、ソース線（ＳＬ）２８と、中継配線３０とが形成されている。ソース線２８は、導体プラグ２６ａを介して選択トランジスタ２０のソース拡散層（ソース端子）１８ａに電気的に接続されている。中継配線３０は、導体プラグ２６ｂを介して選択トランジスタ２０のドレイン拡散層（ドレイン端子）１８ｂに電気的に接続されている。ソース線２８は、図１における紙面左右方向に延在している。ソース線２８は、ワード線（ＷＬ）１６と交差している。
【００１９】
ソース線２８及び中継配線３０が形成された層間絶縁膜２２上には、層間絶縁膜３２が形成されている。層間絶縁膜３２には、中継配線３０に達するコンタクトホール３４が形成されている。
【００２０】
コンタクトホール３４内には、中継配線３０に接続された導体プラグ３６が埋め込まれている。
【００２１】
導体プラグ３６が埋め込まれた層間絶縁膜３２上には、磁気メモリセルＭＣの下部電極３８、及び、リファレンスセル（参照用セル、参照用磁気メモリセル）Ｒｅｆ１〜Ｒｅｆ３の下部電極３８が形成されている。各々の下部電極３８は、導体プラグ３６、中継配線３０、及び、導体プラグ２６ｂを介して、選択トランジスタ２０のドレイン１８ｂに電気的に接続されている。
【００２２】
磁気メモリセルが形成される領域２における下部電極３８上には、磁気抵抗効果素子ＭＴＪ０１と、磁気抵抗効果素子ＭＴＪ０１に直列に接続された磁気抵抗効果素子ＭＴＪ０２とを有する磁気メモリセルＭＣが形成されている。
【００２３】
磁気抵抗効果素子ＭＴＪ０１，ＭＴＪ０２としては、例えば、スピン注入磁化反転（Spin Torque Transfer Magnetization Switching）方式の磁気抵抗効果素子を用いる。かかる磁気抵抗効果素子としては、例えば磁気トンネル接合素子（ＭＴＪ、Magnetic Tunnel Junction）素子を用いる。
【００２４】
磁気トンネル接合素子は、磁化自由層と磁化固定層との間にトンネルバリア層を挟んで構成された磁気抵抗効果素子である。
【００２５】
磁気トンネル接合素子において、磁化自由層側から磁化固定層側に電流を流すと、磁化固定層のスピンと同じ向きのスピンを有する電子が、磁化自由層に注入される。このため、磁化自由層のスピンの向きと磁化固定層のスピンの向きとが同じになり、磁化自由層の磁気モーメントが平行となり、磁気トンネル接合の抵抗が比較的小さくなる。磁気トンネル接合の抵抗が比較的小さい状態（低抵抗状態）は、例えばデータ“０”に関連付けられる。
【００２６】
一方、磁化固定層側から磁化自由層側に電流を流すと、磁化固定層のスピンと反対の向きのスピンを有する電子が、磁化固定層により反射され、磁化自由層に注入される。このため、磁化自由層のスピンの向きと磁化固定層のスピンの向きとが反対になり、磁化自由層の磁気モーメントが反平行となり、磁気トンネル接合の抵抗が比較的大きくなる。磁気トンネル接合の抵抗が比較的大きい状態（高抵抗状態）は、例えばデータ“１”に関連付けられる。
【００２７】
図２は、本実施形態による磁気メモリ装置の磁気メモリセルを示す断面図である。
【００２８】
下部電極３８は、例えば膜厚５ｎｍ程度のタンタル（Ｔａ）膜４０と、例えば膜厚２５ｎｍ程度のルテニウム（Ｒｕ）膜４２と、例えば膜厚１５ｎｍ程度のＴａ膜４４とを順次積層することにより形成されている。
【００２９】
下部電極３８上には、バッファ層４６が形成されている。バッファ層４６としては、例えば、膜厚８ｎｍ程度のＲｕ膜が用いられている。
【００３０】
バッファ層４６上には、磁化自由層４８と、磁化自由層上に形成されたトンネルバリア層５０と、トンネルバリア層５０上に形成された磁化固定層５２とを有する磁気抵抗効果素子ＭＴＪ０１が形成されている。
【００３１】
磁化自由層（磁性層、強磁性層）４８としては、例えば膜厚１．５ｎｍ程度のＣｏＦｅＢ膜が用いられている。
【００３２】
トンネルバリア層（バリア層、非磁性層、トンネル絶縁膜）５０としては、例えば、膜厚１ｎｍ程度のＭｇＯ膜が用いられている。
【００３３】
磁化固定層（磁性層、強磁性層）５２は、例えば、膜厚２．５ｎｍ程度のＣｏＦｅＢ５４膜と、膜厚１ｎｍ程度のＲｕ膜５６と、膜厚２．６ｎｍ程度のＣｏＦｅ膜５８と、膜厚８ｎｍ程度のＩｒＭｎ膜６０とを順次積層することにより形成されている。
【００３４】
磁気抵抗効果素子ＭＴＪ０１上には、中間層６２が形成されている。中間層６２としては、例えば、膜厚５ｎｍ程度のＲｕ膜が用いられている。
【００３５】
中間層６２上には、磁化自由層６４と、磁化自由層６４上に形成されたトンネルバリア層６６と、トンネルバリア層６６上に形成された磁化固定層６８とを有する磁気抵抗効果素子ＭＴＪ０２が形成されている。磁気抵抗効果素子ＭＴＪ０２の面積は、磁気抵抗効果素子ＭＴＪ０１の面積より小さく設定されている。
【００３６】
磁化自由層６４としては、磁気抵抗効果素子ＭＴＪ０１の磁化自由層４８と同様に、例えば膜厚１．５ｎｍ程度のＣｏＦｅＢ膜が用いられている。
【００３７】
トンネルバリア層６６としては、磁気抵抗効果素子ＭＴＪ０１のトンネルバリア層５０と同様に、例えば、膜厚１ｎｍ程度のＭｇＯ膜が用いられている。
【００３８】
磁化固定層６８は、磁気抵抗効果素子ＭＴＪ０１の磁化固定層５２と同様に形成されている。即ち、磁化固定層６８は、例えば、膜厚２．５ｎｍ程度のＣｏＦｅＢ膜７０と、膜厚１ｎｍ程度のＲｕ膜７２と、膜厚２．６ｎｍ程度のＣｏＦｅ膜７４と、膜厚８ｎｍ程度のＩｒＭｎ膜７６とを順次積層することにより形成されている。
【００３９】
磁気抵抗効果素子ＭＴＪ０２上には、キャップ層７８が形成されている。キャップ層７８は、例えば膜厚７ｎｍ程度のＲｕ膜により形成されている。
【００４０】
キャップ層７８上には、上部電極８０が形成されている。上部電極８０は、例えば膜厚４０ｎｍ程度のＴａ膜により形成されている。
【００４１】
こうして、磁気抵抗効果素子ＭＴＪ０１と磁気抵抗効果素子ＭＴＪ０２が直列に接続された磁気メモリセルＭＣが形成されている。
【００４２】
磁気メモリセルＭＣが形成された層間絶縁膜３２上には、磁気メモリセルＭＣを埋め込むように層間絶縁膜８２が形成されている。
【００４３】
磁気メモリセルＭＣの上部電極８０は、層間絶縁膜８２から露出している。
【００４４】
磁気メモリセルＭＣが埋め込まれた層間絶縁膜８２上には、ビット線（ＢＬ）８４が形成されている。ビット線８４は、図１における紙面左右方向に延在している。
【００４５】
図３は、本実施形態による磁気メモリ装置の磁気メモリセルの回路図である。
【００４６】
図３に示すように、磁気抵抗効果素子ＭＴＪ０１と磁気抵抗効果素子０２とが直列に接続されている。磁気抵抗効果素子ＭＴＪ０１の一方の端部は、選択トランジスタＴｒ００のドレインに電気的に接続されている。
【００４７】
なお、図３の選択トランジスタＴｒ００は、図１の選択トランジスタ２０に対応するものである。
【００４８】
選択トランジスタＴｒ００のゲートは、ワード線ＷＬに接続されている。
【００４９】
選択トランジスタＴｒ００のソースは、ソース線ＳＬに接続されている。
【００５０】
磁気抵抗効果素子ＭＴＪ０１の他方の端部と磁気抵抗効果素子ＭＴＪ０２の一方の端部とは、互いに電気的に接続されている。
【００５１】
磁気抵抗効果素子ＭＴＪ０２の他方の端部は、ビット線ＢＬに電気的に接続されている。
【００５２】
図４は、磁気抵抗効果素子の抵抗−電流特性を示す図（その１）である。図４における横軸は磁気抵抗効果素子ＭＴＪ０１に流す電流の大きさを示しており、図４における縦軸は磁気抵抗効果素子ＭＴＪ０１の電気抵抗を示している。図４（ａ）は、磁気抵抗効果素子ＭＴＪ０１の概略を示す斜視図である。図４（ｂ）は、磁気抵抗効果素子ＭＴＪ０１の抵抗−電流特性を示すグラフである。
【００５３】
磁気抵抗効果素子ＭＴＪ０１が低抵抗状態になっている状態において、磁化固定層５２から磁化自由層４８に向かう方向に、閾値電流ＩＣ１より大きい電流を流すと、磁気抵抗効果素子ＭＴＪ０１は低抵抗状態から高抵抗状態に変化する。
【００５４】
一方、磁気抵抗効果素子ＭＴＪ０１が高抵抗状態になっている状態において、磁化自由層４８から磁化固定層５２に向かう方向に、閾値電流ＩＣ１より大きい電流を流すと、磁気抵抗効果素子ＭＴＪ０１は高抵抗状態から低抵抗状態に変化する。
【００５５】
図５は、磁気抵抗効果素子の抵抗−電流特性を示す図（その２）である。図５における横軸は磁気抵抗効果素子ＭＴＪ０２に流す電流の大きさを示しており、図５における縦軸は磁気抵抗効果素子ＭＴＪ０２の電気抵抗を示している。図５（ａ）は、磁気抵抗効果素子ＭＴＪ０２の概略を示す斜視図である。図５（ｂ）は、磁気抵抗効果素子ＭＴＪ０２の抵抗−電流特性を示すグラフである。
【００５６】
磁気抵抗効果素子ＭＴＪ０２が低抵抗状態になっている状態において、磁化固定層６８から磁化自由層６４に向かう方向に、閾値電流ＩＣ２より大きい電流を流すと、磁気抵抗効果素子ＭＴＪ０２は低抵抗状態から高抵抗状態に変化する。
【００５７】
一方、磁気抵抗効果素子ＭＴＪ０２が高抵抗状態になっている状態において、磁化自由層６４から磁化固定層６８に向かう方向に、閾値電流ＩＣ２より大きい電流を流すと、磁気抵抗効果素子ＭＴＪ０２は高抵抗状態から低抵抗状態に変化する。
【００５８】
磁気抵抗効果素子ＭＴＪ０２の面積は、磁気抵抗効果素子ＭＴＪ０１の面積より小さく設定されている。このため、磁気抵抗効果素子ＭＴＪ０２の抵抗状態が変化するのに要する閾値電流ＩＣ２の絶対値は、磁気抵抗効果素子ＭＴＪ０１の抵抗状態が変化するのに要する閾値電流ＩＣ１の絶対値より小さい。また、低抵抗状態における磁気抵抗効果素子ＭＴＪ０１の抵抗値は、低抵抗状態における磁気抵抗効果素子ＭＴＪ０２の抵抗値より小さい。また、高抵抗状態における磁気抵抗効果素子ＭＴＪ０１の抵抗値は、高抵抗状態における磁気抵抗効果素子ＭＴＪ０２の抵抗値より小さい。
【００５９】
図６は、本実施形態による磁気メモリ装置の磁気メモリセルの抵抗−電流特性を示す図である。図６における横軸は電流を示しており、図６における縦軸は電気抵抗を示している。図６（ａ）は、磁気メモリセルＭＣの概略を示す斜視図である。図６（ｂ）は、磁気メモリセルＭＣの抵抗−電流特性を示すグラフである。
【００６０】
磁気メモリセルＭＣは、磁気抵抗効果素子ＭＴＪ０１と磁気抵抗効果素子ＭＴＪ０２とが直列に接続されたものである。従って、磁気メモリセルＭＣにおいては、磁気抵抗効果素子ＭＴＪ０１の抵抗−電流特性と磁気抵抗効果素子ＭＴＪ０２の抵抗−電流特性とが組み合わさった抵抗−電流特性が得られる。
【００６１】
磁気抵抗効果素子ＭＴＪ０１，ＭＴＪ０２の低抵抗状態は、例えばデータ“０”に関連付けられる。一方、磁気抵抗効果素子ＭＴＪ０１，ＭＴＪ０２の高抵抗状態は、例えばデータ“１”に関連付けられる。磁気抵抗効果素子ＭＴＪ０１に書き込まれるデータは、例えば、磁気メモリセルＭＣに記憶される記憶情報の下位ビットに対応付けられる。磁気抵抗効果素子ＭＴＪ０２に書き込まれる情報は、例えば、磁気メモリセルＭＣに記憶される記憶情報の上位ビットに対応付けられる。従って、磁気メモリセルＭＣは、“００”，“０１”，“１０”，“１１”の記憶情報、即ち、多値の記憶情報を記憶することが可能である。
【００６２】
図１に示すように、第１のリファレンスセルが形成される領域４における下部電極３８上には、磁気抵抗効果素子ＭＴＪ１１と、磁気抵抗効果素子ＭＴＪ１１に直列に接続された磁気抵抗効果素子ＭＴＪ１２とを有する第１のリファレンスセルＲｅｆ１が形成されている。第１のリファレンスセルＲｅｆ１の各層の構成は、磁気メモリセルＭＣの各層の構成と同様である。第１のリファレンスセルＲｅｆ１も、磁気メモリセルＭＣと同様に、磁気抵抗効果素子ＭＴＪ１２の面積が、磁気抵抗効果素子ＭＴＪ１１の面積より小さく設定されている。第１のリファレンスセルＲｅｆ１も、磁気メモリセルＭＣと同様に、多値の情報を記憶することが可能である。第１のリファレンスセルに“１１”を記憶した際の抵抗値が、磁気メモリセルに“００”を記憶した際の抵抗値より大きく、磁気メモリセルに“０１”を記憶した際の抵抗値より小さくなるように、第１のリファレンスセルのサイズ（面積）が設定されている。
【００６３】
第２のリファレンスセルが形成される領域６における下部電極３８上には、磁気抵抗効果素子ＭＴＪ２１と、磁気抵抗効果素子ＭＴＪに直列に接続された磁気抵抗効果素子ＭＴＪ２２とを有する第２のリファレンスセルＲｅｆ２が形成されている。第２のリファレンスセルＲｅｆ２の各層の構成は、磁気メモリセルＭＣの各層の構成と同様である。第２のリファレンスセルＲｅｆ２も、磁気メモリセルＭＣと同様に、磁気抵抗効果素子ＭＴＪ２２の面積が、磁気抵抗効果素子ＭＴＪ２１の面積より小さく設定されている。第２のリファレンスセルＲｅｆ２は、磁気メモリセルＭＣと同様に、多値の情報を記憶することが可能である。第２のリファレンスセルに“１１”を記憶した際の抵抗値が、磁気メモリセルに“０１”を記憶した際の抵抗値より大きく、磁気メモリセルに“１０”を記憶した際の抵抗値より小さくなるように、第２のリファレンスセルのサイズ（面積）が設定されている。
【００６４】
第３のリファレンスセルが形成される領域８における下部電極３８上には、磁気抵抗効果素子ＭＴＪ３１と、磁気抵抗効果素子ＭＴＪ３１に直列に接続された磁気抵抗効果素子ＭＴＪ３２とを有する第３のリファレンスセルＲｅｆ３が形成されている。第３のリファレンスセルＲｅｆ３の各層の構成は、磁気メモリセルＭＣの各層の構成と同様である。第３のリファレンスセルＲｅｆ３も、磁気メモリセルＭＣと同様に、磁気抵抗効果素子ＭＴＪ３２の面積が、磁気抵抗効果素子ＭＴＪ３１の面積より小さく設定されている。第３のリファレンスセルＲｅｆ３は、磁気メモリセルＭＣと同様に、多値の情報を記憶することが可能である。第３のリファレンスセルに“１１”を記憶した際の抵抗値が、磁気メモリセルに“１０”を記憶した際の抵抗値より大きく、磁気メモリセルに“１１”を記憶した際の抵抗値より小さくなるように、第３のリファレンスセルのサイズ（面積）が設定されている。
【００６５】
このように、第１のリファレンスセルに“１１”を記憶した際の抵抗値が、磁気メモリセルに“００”を記憶した際の抵抗値より大きく、磁気メモリセルに“０１”を記憶した際の抵抗値より小さくなるように、第１のリファレンスセルのサイズが設定されている。また、第２のリファレンスセルに“１１”を記憶した際の抵抗値が、磁気メモリセルに“０１”を記憶した際の抵抗値より大きく、磁気メモリセルに“１０”を記憶した際の抵抗値より小さくなるように、第２のリファレンスセルのサイズが設定されている。また、第３のリファレンスセルに“１１”を記憶した際の抵抗値が、磁気メモリセルに“１０”を記憶した際の抵抗値より大きく、磁気メモリセルに“１１”を記憶した際の抵抗値より小さくなるように、第３のリファレンスセルのサイズが設定されている。
【００６６】
従って、第３のリファレンスセルＲｅｆ３のサイズ（面積）は、磁気メモリセルＭＣの面積より大きく設定されている。より具体的には、第３のリファレンスセルＲｅｆ３の磁気抵抗効果素子ＭＴＪ３１の面積は、磁気メモリセルＭＣの磁気抵抗効果素子ＭＴＪ０１の面積より大きく設定されている。また、第３のリファレンスセルＲｅｆ３の磁気抵抗効果素子ＭＴＪ３２の面積は、磁気メモリセルＭＣの磁気抵抗効果素子ＭＴＪ０２の面積より大きく設定されている。
【００６７】
また、第２のリファレンスセルＲｅｆ２の面積は、第３のリファレンスセルＲｅｆ３の面積より大きく設定されている。より具体的には、第２のリファレンスセルＲｅｆ２の磁気抵抗効果素子ＭＴＪ２１の面積は、第３のリファレンスセルＲｅｆ３の磁気抵抗効果素子ＭＴＪ３１の面積より大きく設定されている。また、第２のリファレンスセルＲｅｆ２の磁気抵抗効果素子ＭＴＪ２２の面積は、第３の磁気抵抗効果素子Ｒｅｆ３の磁気抵抗効果素子ＭＴＪ３２の面積より大きく設定されている。
【００６８】
また、第１のリファレンスセルＲｅｆ１の面積は、第２のリファレンスセルＲｅｆ２の面積より大きく設定されている。より具体的には、第１のリファレンスセルＲｅｆ１の磁気抵抗効果素子ＭＴＪ１１の面積は、第２のリファレンスセルＲｅｆ２の磁気抵抗効果素子ＭＴＪ２１の面積より大きく設定されている。また、第１のリファレンスセルＲｅｆ１の磁気抵抗効果素子ＭＴＪ１２の面積は、第２の磁気抵抗効果素子Ｒｅｆ２の磁気抵抗効果素子ＭＴＪ２２の面積より大きく設定されている。
【００６９】
磁気メモリセルＭＣの磁気抵抗効果素子ＭＴＪ０１が低抵抗状態の際の抵抗値は、例えば１．８ｋΩ程度とする。磁気メモリセルＭＣの磁気抵抗効果素子ＭＴＪ０１が高抵抗状態の際の抵抗値は、例えば４．０ｋΩ程度とする。磁気メモリセルＭＣの磁気抵抗効果素子ＭＴＪ０２が低抵抗状態の際の抵抗値は、例えば３．６ｋΩ程度とする。磁気メモリセルＭＣの磁気抵抗効果素子ＭＴＪ０２が高抵抗状態の際の抵抗値は、例えば７．９ｋΩ程度とする。
【００７０】
“００”の記憶情報（第１の記憶情報）を磁気メモリセルＭＣに記憶する場合には、磁気抵抗効果素子ＭＴＪ０１を低抵抗状態とし、磁気抵抗効果素子ＭＴＪ０２を低抵抗状態とする。この場合には、磁気抵抗効果素子ＭＴＪ０１が低抵抗状態のときの抵抗値と、磁気抵抗効果素子ＭＴＪ０２が低抵抗状態のときの抵抗値との合計値が、磁気メモリセルＭＣの抵抗値（第１の抵抗値）となる。磁気抵抗効果素子ＭＴＪ０１が低抵抗状態のときの抵抗値が例えば１．８ｋΩであり、磁気抵抗効果素子ＭＴＪ０２が低抵抗状態のときの抵抗値が例えば３．６ｋΩである場合には、磁気メモリセルＭＣの抵抗値は例えば５．４ｋΩとなる。
【００７１】
“０１”の記憶情報（第２の記憶情報）を磁気メモリセルＭＣに記憶する場合には、磁気抵抗効果素子ＭＴＪ０１を高抵抗状態とし、磁気抵抗効果素子ＭＴＪ０２を低抵抗状態とする。この場合には、磁気抵抗効果素子ＭＴＪ０１が高抵抗状態のときの抵抗値と、磁気抵抗効果素子ＭＴＪ０２が低抵抗状態のときの抵抗値との合計値が、磁気メモリセルＭＣの抵抗値（第２の抵抗値）となる。磁気抵抗効果素子ＭＴＪ０１が高抵抗状態のときの抵抗値が例えば４．０ｋΩであり、磁気抵抗効果素子ＭＴＪ０２が低抵抗状態のときの抵抗値が例えば３．６ｋΩである場合には、磁気メモリセルＭＣの抵抗値は例えば７．６ｋΩとなる。
【００７２】
“１０”の記憶情報（第３の記憶情報）を磁気メモリセルＭＣに記憶する場合には、磁気抵抗効果素子ＭＣＪ０１を低抵抗状態とし、磁気抵抗効果素子ＭＴＪ０２を高抵抗状態とする。この場合には、磁気抵抗効果素子ＭＴＪ０１が低抵抗状態のときの抵抗値と、磁気抵抗効果素子ＭＴＪ０２が高抵抗状態のときの抵抗値との合計値が、磁気メモリセルＭＣの抵抗値（第３の抵抗値）となる。磁気抵抗効果素子ＭＴＪ０１が低抵抗状態のときの抵抗値が例えば１．８ｋΩであり、磁気抵抗効果素子ＭＴＪ０２が高抵抗状態のときの抵抗値が例えば７．９ｋΩである場合には、磁気メモリセルＭＣの抵抗値は例えば９．７ｋΩとなる。
【００７３】
“１１”の記憶情報（第４の記憶情報）を磁気メモリセルＭＣに記憶する場合には、磁気抵抗効果素子ＭＴＪ０１を高抵抗状態とし、磁気抵抗効果素子ＭＴＪ０２を高抵抗状態とする。この場合には、磁気抵抗効果素子ＭＴＪ０１が高抵抗状態のときの抵抗値と、磁気抵抗効果素子ＭＴＪ０２が高抵抗状態のときの抵抗値との合計値が、磁気メモリセルの抵抗値（第４の抵抗値）となる。磁気抵抗効果素子ＭＴＪ０１が高抵抗状態のときの抵抗値が例えば４．０ｋΩであり、磁気抵抗効果素子ＭＴＪ０２が高抵抗状態のときの抵抗値が例えば７．９ｋΩである場合には、磁気メモリセルＭＣの抵抗値は例えば１１．９ｋΩとなる。
【００７４】
リファレンスセルＲｅｆ１〜Ｒｅｆ３は、磁気メモリセルＭＣに記憶された記憶情報を判定するために用いられるものである。このため、第１のリファレンスセルＲｅｆ１の抵抗値は、第１の抵抗値より大きく、第２の抵抗値より小さい第５の抵抗値に設定される。即ち、第１のリファレンスセルＲｅｆ１の抵抗値（第５の抵抗値）は、“００”を磁気メモリセルＭＣに書き込んだ際の抵抗値（第１の抵抗値）より大きく、“０１”を磁気メモリセルＭＣに書き込んだ際の抵抗値（第２の抵抗値）より小さく設定される。
【００７５】
また、第２のリファレンスセルＲｅｆ２の抵抗値は、第２の抵抗値より大きく、第３の抵抗値より小さい第６の抵抗値に設定される。即ち、第２のリファレンスセルＲｅｆ２の抵抗値（第６の抵抗値）は、“０１”を磁気メモリセルＭＣに書き込んだ際の抵抗値（第２の抵抗値）より大きく、“１０”を磁気メモリセルＭＣに書き込んだ際の抵抗値（第３の抵抗値）より小さく設定される。
【００７６】
また、第３のリファレンスセルＲｅｆ３の抵抗値は、第３の抵抗値より大きく、第４の抵抗値より大きい第７の抵抗値に設定される。即ち、第３のリファレンスセルＲｅｆ３の抵抗値（第７の抵抗値）は、“１０”を磁気メモリセルＭＣに書き込んだ際の抵抗値（第３の抵抗値）より大きく、“１１”を磁気メモリセルＭＣに書き込んだ際の抵抗値（第４の抵抗値）より小さく設定される。
【００７７】
各々のリファレンスセルＲｅｆ１〜Ｒｅｆ３の磁気抵抗効果素子ＭＴＪ１１，ＭＴＪ１２，ＭＴＪ２１，ＭＴＪ２２，ＭＴＪ３１，ＭＴＪ３２は、いずれも高抵抗状態に設定される。このため、第１のリファレンスセルＲｅｆ１において、磁気抵抗効果素子ＭＴＪ１１を高抵抗状態とし、磁気抵抗効果素子ＭＴＪ１２を高抵抗状態としたときの抵抗値が、上述した第５の抵抗値となる。また、第２のリファレンスセルＲｅｆ２において、磁気抵抗効果素子ＭＴＪ２１を高抵抗状態とし、磁気抵抗効果素子ＭＴＪ２２を高抵抗状態としたときの抵抗値が、上述した第６の抵抗値となる。また、第３のリファレンスセルＲｅｆ３において、磁気抵抗効果素子ＭＴＪ３１を高抵抗状態とし、磁気抵抗効果素子ＭＴＪ３２を高抵抗状態としたときの抵抗値が、上述した第７の抵抗値となる。
【００７８】
第１のリファレンスセルＲｅｆ１の面積を、磁気メモリセルＭＣの面積の例えば１．８倍程度に設定する。そして、第１のリファレンスセルＲｅｆ１に“１１”の記憶情報を書き込む。即ち、第１のリファレンスセルＲｅｆ１の磁気抵抗効果素子ＭＴＪ１１，ＭＴＪ１２をいずれも高抵抗状態とする。そうすると、第１のリファレンスセルＲｅｆ１の抵抗値は、例えば６．５ｋΩ程度となる。第１の抵抗値は例えば５．４ｋΩであり、第２の抵抗値は例えば７．６ｋΩであるため、第１のリファレンスセルＲｅｆ１の抵抗値（第５の抵抗値）は、第１の抵抗値より大きく、第２の抵抗値より小さい、適切な抵抗値となる。
【００７９】
なお、第１のリファレンスセルＲｅｆ１の面積は、磁気メモリセルＭＣの面積の１．８倍程度に限定されるものではない。第１のリファレンスセルＲｅｆ１に“１１”の記憶情報を書き込んだ際の第１のリファレンスセルＲｅｆ１の抵抗値が、第１の抵抗値より大きく、第２の抵抗値より小さくなるように、第１のリファレンスセルＲｅｆ１の面積を適宜設定すればよい。
【００８０】
第２のリファレンスセルＲｅｆ２の面積を、磁気メモリセルＭＣの面積の例えば１．４倍程度に設定する。そして、第２のリファレンスセルＲｅｆ２に“１１”の記憶情報を書き込む。即ち、第２のリファレンスセルＲｅｆ２の磁気抵抗効果素子ＭＴＪ２１，ＭＴＪ２２をいずれも高抵抗状態とする。そうすると、第２のリファレンスセルＲｅｆ２の抵抗値は、例えば８．７ｋΩ程度となる。第２の抵抗値は例えば７．６ｋΩであり、第３の抵抗値は例えば９．７ｋΩであるため、第２のリファレンスセルＲｅｆ２の抵抗値（第６の抵抗値）は、第２の抵抗値より大きく、第３の抵抗値より小さい、適切な抵抗値となる。
【００８１】
なお、第２のリファレンスセルＲｅｆ２の面積は、磁気メモリセルＭＣの面積の１．４倍程度に限定されるものではない。第２のリファレンスセルＲｅｆ２に“１１”の記憶情報を書き込んだ際の第２のリファレンスセルＲｅｆ２の抵抗値が、第２の抵抗値より大きく、第３の抵抗値より小さくなるように、第２のリファレンスセルＲｅｆ２の面積を適宜設定すればよい。
【００８２】
第３のリファレンスセルＲｅｆ３の面積を、磁気メモリセルＭＣの面積の例えば１．１倍程度に設定する。そして、第３のリファレンスセルＲｅｆ３に“１１”の記憶情報を書き込む。即ち、第３のリファレンスセルＲｅｆ３の磁気抵抗効果素子ＭＴＪ３１，ＭＴＪ３２をいずれも高抵抗状態とする。そうすると、第３のリファレンスセルＲｅｆ３の抵抗値は、例えば１０．８ｋΩ程度となる。第３の抵抗値は例えば９．７ｋΩであり、第４の抵抗値は例えば１１．９ｋΩであるため、第３のリファレンスセルＲｅｆ３の抵抗値（第７の抵抗値）は、第３の抵抗値より大きく、第４の抵抗値より小さい、適切な抵抗値となる。
【００８３】
なお、第３のリファレンスセルＲｅｆ３の面積は、磁気メモリセルＭＣの面積の１．１倍程度に限定されるものではない。第３のリファレンスセルＲｅｆ３に“１１”の記憶情報を書き込んだ際の第３のリファレンスセルＲｅｆ３の抵抗値が、第３の抵抗値より大きく、第４の抵抗値より小さくなるように、第３のリファレンスセルＲｅｆ３の面積を適宜設定すればよい。
【００８４】
このように、適切な抵抗値が得られるように、各々のリファレンスセルＲｅｆ１〜Ｒｅｆ３の面積が設定されている。
【００８５】
上述したように、各々のリファレンスセルＲｅｆ１〜Ｒｅｆ３に用いられている磁気抵抗効果素子ＭＴＪ１１，ＭＴＪ１２，ＭＴＪ２１，ＭＴＪ２２，ＭＴＪ３１，ＭＴＪ３２は、上側に磁化固定層が位置し、下側に磁化自由層が位置するものである。このため、各々のリファレンスセルＲｅｆ１〜Ｒｅｆ３に“１１”を書き込む際にリファレンスセルに流す書き込み電流の方向と、磁気メモリセルＭＣに記憶された記憶情報を読み出す際に各リファレンスセルＲｅｆ１〜Ｒｅｆ３に流す読み出し電流の方向とが一致する。このため、磁気メモリセルＭＣに記憶された記憶情報を読み出す際にリファレンスセルＲｅｆ１〜Ｒｅｆ３の磁気抵抗効果素子ＭＴＪ１１，ＭＴＪ１２，ＭＴＪ２１，ＭＴＪ２２，ＭＴＪ３１，ＭＴＪ３２の抵抗状態が書き換えられてしまうことがない。即ち、磁気メモリセルＭＣに記憶された記憶情報を読み出す際に、リファレンスセルＲｅｆ１〜Ｒｅｆ３の抵抗値が変化してしまうことはない。
【００８６】
上述したように、各リファレンスセルＲｅｆ１〜Ｒｅｆ３の面積は、磁気メモリセルＭＣの面積より大きく設定されている。本実施形態によれば、リファレンスセルＲｅｆ１〜Ｒｅｆ３の面積を磁気メモリセルＭＣの面積より小さく設定することを要しないため、磁気メモリセルＭＣの寸法を最小加工寸法に近い寸法に設定し得る。磁気メモリセルＭＣのサイズを最小加工寸法に近い寸法に設定し得るため、大容量の磁気メモリセル装置を得ることが可能である。
【００８７】
図７は、本実施形態による磁気メモリ装置の読み出し回路を示す概略図である。図８は、本実施形態による磁気メモリ装置の読み出し回路を示す回路図である。
【００８８】
読み出し回路は、電流電圧変換回路９０ａ〜９０ｄと、差動増幅型のセンスアンプ（ラッチ型のセンスアンプ、比較器）ＳＡ１〜ＳＡ３と、インバータ９１と、デコーダ９２と、電流負荷回路９４とを有している。
【００８９】
電流電圧変換回路９０ａは、磁気メモリセルＭＣに電流を流し、磁気メモリセルＭＣの抵抗値に応じた信号（電圧）を得るものである。
【００９０】
また、電流電圧変換回路９０ｂ〜９０ｄは、リファレンスセルＲｅｆ１〜Ｒｅｆ３に電流をそれぞれ流し、リファレンスセルＲｅｆ１〜Ｒｅｆ３の抵抗値に応じた信号（電圧）をそれぞれ得るものである。
【００９１】
磁気メモリセルＭＣやリファレンスセルＲｅｆ１〜Ｒｅｆ３の一方の端部は、選択トランジスタＴｒ００〜Ｔｒ０３を介して、接地電位（ＧＮＤ）に電気的に接続し得るようになっている。
【００９２】
なお、選択トランジスタＴｒ００〜Ｔｒ０３は、図１に示す選択トランジスタ２０に対応するものである。
【００９３】
選択トランジスタＴｒ００〜Ｔｒ０３のゲートは、ワード線ＷＬに接続されている。
【００９４】
磁気メモリセルＭＣやリファレンスセルＲｅｆ１〜Ｒｅｆ３の他方の端部は、コラム選択スイッチＣＳ、クランプ用ＮＭＯＳトランジスタＴｒ１０〜Ｔｒ１３、及び、負荷用ＰＭＯＳトランジスタＴｒ２０〜Ｔｒ２３を介して、電源電圧ＶＤＤに接続されている。
【００９５】
コラム選択スイッチＣＳ（図８参照）には、コラム選択信号ＣＳ，／ＣＳが入力されるようになっている。
【００９６】
なお、図７に示すＴｒＣＳは、図８に示すコラム選択スイッチＣＳ内のトランジスタに対応するものである。
【００９７】
クランプ用ＮＭＯＳトランジスタＴｒ１０〜Ｔｒ１３は、磁気メモリセルＭＣやリファレンスセルＲｅｆ１〜Ｒｅｆ３に印加される読み出し電圧をほぼ一定に保つためのものである。クランプ用ＮＭＯＳトランジスタＴｒ１０〜Ｔｒ１３のゲートには、バイアス電圧Ｖｃｌａｍｐがそれぞれ印加されるようになっている。
【００９８】
負荷用ＰＭＯＳトランジスタＴｒ２０〜Ｔｒ２３（図８参照）は、電流負荷（負荷抵抗）として用いられるものである。負荷用ＰＭＯＳトランジスタＴｒ２０〜Ｔｒ２３のソースは、電源電圧ＶＤＤに接続されている。電源電圧ＶＤＤに接続された負荷用ＰＭＯＳトランジスタＴｒ２０〜Ｔｒ２３は、図７に示す電流負荷回路９４に対応している。
【００９９】
負荷用ＰＭＯＳトランジスタＴｒ２０〜Ｔｒ２３のドレインの電位、即ち、クランプ用ＮＭＯＳトランジスタＴｒ１０〜Ｔｒ１３のドレインの電位は、電流電圧変換回路９０ａ〜９０ｄの出力信号Ｖｎ−ｃｅｌｌ、Ｖｎ−ｒｅｆ１〜Ｖｎ−ｒｅｆ３となる。
【０１００】
電流電圧変換回路９０ａ〜９０ｄの出力信号Ｖｎ−ｃｅｌｌ、Ｖｎ−ｒｅｆ１〜Ｖｎ−ｒｅｆ３は、各々のセンスアンプＳＡ１〜ＳＡ３に入力されるようになっている。
【０１０１】
より具体的には、電流電圧変換回路９０ａの出力信号Ｖｎ−ｃｅｌｌは、センスアンプＳＡ１〜ＳＡ３のＮＭＯＳトランジスタＭｎ７１〜Ｍｎ７３（図８参照）のゲートにそれぞれ入力される。
【０１０２】
また、電流電圧変換回路９０ｂ〜９０ｄの出力信号Ｖｎ−ｒｅｆ１〜Ｖｎ−ｒｅｆ３は、各々のセンスアンプＳＡ１〜ＳＡ３のＮＭＯＳトランジスタＭｎ８１〜Ｍｎ８３のゲートにそれぞれ入力される。
【０１０３】
各々の負荷用ＰＭＯＳトランジスタＴｒ２０〜Ｔｒ２３のゲートには、いずれかの負荷用ＰＭＯＳトランジスタＴｒ２０〜Ｔｒ２３のドレインの電圧を印加する。ここでは、負荷用ＰＭＯＳトランジスタＴｒ２２のドレインを、各々の負荷用ＰＭＯＳトランジスタＴｒ２０〜Ｔｒ２３のゲートに電気的に接続している。これにより、各々の負荷用ＰＭＯＳトランジスタＴｒ２０〜Ｔｒ２３のゲートには、負荷用トランジスタＴｒ２２のドレインの電位と同じ電圧が印加されるようになっている。こうして、カレントミラー型のセンスアンプＳＡ１〜ＳＡ３が形成されている。
【０１０４】
図９は、本実施形態による磁気メモリ装置のメモリセルアレイを示す回路図である。
【０１０５】
行方向、即ち、図９における紙面左右方向には、複数のワード線ＷＬが延在している。
【０１０６】
列方向、即ち、図９における紙面上下方向には、複数のビット線ＢＬと複数のソース線ＳＬとが延在している。
【０１０７】
ワード線ＷＬとビット線ＢＬとの各々の交差部には、選択トランジスタＴｒ００〜Ｔｒ０３、磁気メモリセルＭＣ、リファレンスセルＲｅｆ１〜Ｒｅｆ３がそれぞれ形成されている。磁気メモリセルＭＣは、マトリクス状に配されている。リファレンスセルＲｅｆ１〜Ｒｅｆ３は、列方向、即ち、図９における紙面上下方向にそれぞれ配列されている。
【０１０８】
ワード線ＷＬの一方の端部には、ワード線駆動回路９６が接続されている。
【０１０９】
ビット線ＢＬの一方の端部には、ビット線駆動回路９８が接続されている。ビット線駆動回路９８は、磁気メモリセルＭＣやリファレンスセルＲｅｆ１〜Ｒｅｆ３に対して書き込みを行う際に用いられるものである。
【０１１０】
ソース線ＳＬの一方の端部には、ソース線駆動回路１００が接続されている。
【０１１１】
磁気メモリセルＭＣに接続されたビット線ＢＬの他方の端部は、ビット線選択・電流電圧変換回路１０２に接続されている。なお、上述した電流電圧変換回路９０ａは、図９に示すビット線選択・電流電圧変換回路１０２内に形成されている。より具体的には、上述したコラム選択スイッチＣＳ、クランプ用ＮＭＯＳトランジスタＴｒ１０〜Ｔｒ１３、及び、負荷用ＰＭＯＳトランジスタＴｒ２０〜Ｔｒ２３は、ビット線選択・電流電圧変換回路１０２内に形成されている。
【０１１２】
ビット線選択・電流電圧変換回路１０２の出力は、センスアンプＳＡ１〜ＳＡ３に接続されている。センスアンプＳＡ１〜ＳＡ３は、選択された磁気メモリセルＭＣの抵抗値に応じた電圧とリファレンスセルＲｅｆ１〜Ｒｅｆ３の抵抗値に応じた電圧とをそれぞれ比較し、比較した結果を出力するものである。
【０１１３】
センスアンプＳＡ１〜ＳＡ３の出力は、インバータ９１に入力されるようになっている。センスアンプＳＡ１〜ＳＡ３の出力信号は、インバータ９１により反転されて、デコーダ９２に入力されるようになっている。デコーダ９２は、反転されたセンスアンプＳＡ１〜ＳＡ３の出力の論理値を復号し、磁気メモリセルＭＣに記憶されている記憶情報を出力するものである。換言すれば、デコーダ９２は、センスアンプＳＡ１〜ＳＡ３による比較結果に基づいて、選択された磁気メモリセルＭＣに記憶された記憶情報に応じた信号を出力するものである。デコーダ９２は、センスアンプＳＡ１〜ＳＡ３の出力信号の論理値に基づいて、磁気メモリセルＭＣに記憶された記憶情報を１回のステップで復号する。従って、本実施形態によれば、磁気メモリセルＭＣに書き込まれている情報を迅速に読み出すことが可能である。
【０１１４】
次に、本実施形態による磁気メモリ装置の動作、及び、本実施形態による磁気メモリ装置の読み出し方法について説明する。
【０１１５】
図１０は、本実施形態による磁気メモリ装置の読み出し回路における読み出し動作のタイミングを示すタイムチャートである。
【０１１６】
図１０において、Ｖｃｌａｍｐは、クランプ用トランジスタＴｒ１０〜Ｔｒ１３のゲートに印加するバイアス電圧Ｖｃｌａｍｐを示している。／ＣＳ，ＣＳは、コラム選択スイッチＣＳに印加する電圧を示している。ＷＬは、ワード線ＷＬに印加する電圧を示している。
【０１１７】
ｓｅ１は、ＰＭＯＳトランジスタＭ１ｐｒｅ１〜Ｍ１ｐｒｅ３、Ｍ２ｐｒｅ１〜Ｍ２ｐｒｅ３、Ｍ３ｐｒｅ１〜Ｍ３ｐｒｅ３に印加する電圧を示している。ｓｅ２は、ＮＭＯＳトランジスタＭｎ０１，Ｍｎ１１，Ｍｎ０２，Ｍｎ１２，Ｍｎ０３，Ｍｎ１３に印加する電圧を示している。
【０１１８】
／ＲｅａｄＯｕｔ１，／ＲｅａｄＯｕｔ２，／ＲｅａｄＯｕｔ３は、各々のセンスアンプＳＡ１〜ＳＡ３の出力信号をそれぞれ示している。
【０１１９】
まず、初期状態について説明する。
【０１２０】
初期状態においては、ＰＭＯＳトランジスタＭ１ｐｒｅ１〜Ｍ１ｐｒｅ３、Ｍ２ｐｒｅ１〜Ｍ２ｐｒｅ３、Ｍ３ｐｒｅ１〜Ｍ３ｐｒｅ３の制御端子ｓｅ１は、Ｌレベルに設定されている。
【０１２１】
センスアンプＳＡ１〜ＳＡ３の出力信号／ＲｅａｄＯｕｔ１，／ＲｅａｄＯｕｔ２，／ＲｅａｄＯｕｔ３は、電源電圧ＶＤＤとなっている。
【０１２２】
電流電圧変換回路９０ａ〜９０ｄの出力電圧Ｖｎ−ｃｅｌｌ，Ｖｎ−ｒｅｆ１〜Ｖｎ−ｒｅｆ３、即ち、センスアンプＳＡ１〜ＳＡ３の入力電圧Ｖｎ−ｃｅｌｌ，Ｖｎ−ｒｅｆ１〜Ｖｎ−ｒｅｆ３は、電源電圧ＶＤＤとなっている。
【０１２３】
センスアンプＳＡ１〜ＳＡ３のラッチ回路１０４ａ〜１０４ｃのＰＭＯＳトランジスタＭｐ４１，Ｍｐ４２，Ｍｐ４３，Ｍｐ６１，Ｍｐ６２，Ｍｐ６３は、オフ状態となっている。
【０１２４】
次に、プリチャージの段階に移行する。
【０１２５】
プリチャージを行う際には、クランプ用ＮＭＯＳトランジスタＴｒ１０〜Ｔｒ１３のゲートに、所定のバイアス電圧Ｖｃｌａｍｐを印加する。
【０１２６】
そして、／ＣＳの電圧をＬレベルとし、ＣＳの電圧をＨレベルとすることにより、コラム選択スイッチＣＳをオン状態とする。
【０１２７】
そして、ワード線ＷＬに印加する電圧をＨレベルとすると、読み出し回路のセンスアンプＳＡ１〜ＳＡ３のプリチャージが開始される。
【０１２８】
本実施形態では、各々の電流電圧変換回路９０ａ〜９０ｄにクランプ用ＮＭＯＳトランジスタＴｒ１０〜Ｔｒ１３が用いられている。このため、選択された磁気メモリセルＭＣやリファレンスセルＲｅｆ１〜Ｒｅｆ３に印加される電圧（読み出し電圧）は、（バイアス電圧Ｖｃｌａｍｐ−クランプ用トランジスタの閾値電圧）とほぼ等しい電圧となる。
【０１２９】
そして、負荷用ＰＭＯＳトランジスタ（電流負荷）Ｔｒ２０〜Ｔｒ２３により、磁気メモリセルＭＣやリファレンスセルＲｅｆ１〜Ｒｅｆ３に流れる電流（セル電流）が、センスアンプＳＡ１〜ＳＡ３への入力電圧に変換される。即ち、磁気メモリセルＭＣに流れる電流とリファレンスセルＲｅｆ１〜Ｒｅｆ３に流れる電流との差（電流差）を、負荷用ＰＭＯＳトランジスタＴｒ２０〜Ｔｒ２３による大きな負荷抵抗により、大きな電圧差に増幅する。
【０１３０】
このとき、ＰＭＯＳトランジスタＭ１ｐｒｅ１〜Ｍ１ｐｒｅ３、Ｍ２ｐｒｅ１〜Ｍ２ｐｒｅ３、Ｍ３ｐｒｅ１〜Ｍ３ｐｒｅ３の制御端子ｓｅ１の電位は、Ｌレベルに保持されている。このため、センスアンプＳＡ１〜ＳＡ３の出力信号／ＲｅａｄＯｕｔ１，／ＲｅａｄＯｕｔ２，／ＲｅａｄＯｕｔ３は、電源電圧ＶＤＤに維持されている。従って、トランジスタＭｐ３１，Ｍｐ４１，Ｍｐ５１，Ｍｐ６１により形成される第１のセンスアンプのラッチ回路１０４ａは動作しない。また、トランジスタＭｐ３２，Ｍｐ４２，Ｍｐ５２，Ｍｐ６２により形成される第２のセンスアンプのラッチ回路１０４ｂは動作しない。また、トランジスタＭｐ３３，Ｍｐ４３，Ｍｐ５３，Ｍｐ６３により形成される第３のセンスアンプのラッチ回路１０４ｃは動作しない。
【０１３１】
次に、増幅の段階について説明する。
【０１３２】
増幅を行う際には、ＰＭＯＳトランジスタＭ１ｐｒｅ１〜Ｍ１ｐｒｅ３、Ｍ２ｐｒｅ１〜Ｍ２ｐｒｅ３、Ｍ３ｐｒｅ１〜Ｍ３ｐｒｅ３の制御端子ｓｅ１の電位を、Ｈレベルに変化させる。
【０１３３】
また、ＮＭＯＳトランジスタＭｎ０１，Ｍｎ１１，Ｍｎ０２，Ｍｎ１２，Ｍｎ０３，Ｍｎ１３の制御端子ｓｅ２の電位も、Ｈレベルに変化させる。
【０１３４】
そうすると、ＰＭＯＳトランジスタＭ１ｐｒｅ１〜Ｍ１ｐｒｅ３、Ｍ２ｐｒｅ１〜Ｍ２ｐｒｅ３、Ｍ３ｐｒｅ１〜Ｍ３ｐｒｅ３が、オフ状態となる。
【０１３５】
一方、ＮＭＯＳトランジスタＭｎ０１，Ｍｎ１１，Ｍｎ０２，Ｍｎ１２，Ｍｎ０３，Ｍｎ１３は、オン状態となる。
【０１３６】
そうすると、トランジスタＭ７１〜Ｍ７３，Ｍ８１〜Ｍ８３を介して電流が流れ始め、出力端子／ＲｅａｄＯｕｔ１〜／ＲｅａｄＯｕｔ３、Ｒｅｆ１〜Ｒｅｆ３の電位が徐々に低下していく。トランジスタＭ７１〜Ｍ７３，Ｍ８１〜Ｍ８３を流れる電流は、Ｍ７１〜Ｍ７３，Ｍ８１〜Ｍ８３のゲートに印加される電圧Ｖｎ−ｃｅｌｌ，Ｖｎ−ｒｅｆ１〜Ｖｎ−ｒｅｆ３に応じた電流となる。
【０１３７】
センスアンプＳＡ１においては、トランジスタＭ７１、Ｍ８１のゲートに印加される電圧Ｖｎ−ｃｅｌｌ、Ｖｎｒｅｆ１が互いに異なっているため、トランジスタＭ７１，Ｍ８１に流れる電流値は互いに異なったものとなり、互いに異なったスピードで放電が進行する。
【０１３８】
そして、出力端子／ＲｅａｄＯｕｔ１、Ｒｅｆ１の電位が、電源電圧ＶＤＤからトランジスタＭｐ４１，Ｍｐ６１の閾値電圧程度低下したあたりで、ラッチ回路１０４ａの正帰還による増幅が開始され、出力が決定される。
【０１３９】
即ち、選択された磁気メモリセルＭＣの抵抗値が、リファレンスセルＲｅｆ１の抵抗値より大きい場合には、トランジスタＭ７１のゲートに印加される電圧Ｖｎ−ｃｅｌｌが、トランジスタＭｎ８１のゲートに印加される電圧Ｖｎｒｅｆ１より高くなる。この場合には、トランジスタＭ７１のドレインの電位がトランジスタＭ８１のドレインの電位より低くなり、最終的に、出力端子／ＲｅａｄＯｕｔ１の電位がＬレベルとなり、端子Ｒｅｆ１の電位がＨレベルとなる。
【０１４０】
一方、選択された磁気メモリセルＭＣの抵抗値が、リファレンスセルＲｅｆ１の抵抗値より小さい場合には、トランジスタＭ７１のゲートに印加される電圧Ｖｎ−ｃｅｌｌが、トランジスタＭｎ８１のゲートに印加される電圧Ｖｎｒｅｆ１より低くなる。この場合には、トランジスタＭ７１のドレインの電位がトランジスタＭ８１のドレインの電位より高くなり、最終的に、出力端子／ＲｅａｄＯｕｔ１の電位がＨレベルとなり、端子Ｒｅｆ１の電位がＬレベルとなる。
【０１４１】
センスアンプＳＡ２においては、トランジスタＭ７２、Ｍ８２のゲートに印加される電圧Ｖｎ−ｃｅｌｌ、Ｖｎｒｅｆ２が互いに異なっているため、トランジスタＭ７２，Ｍ８２に流れる電流値は互いに異なったものとなり、互いに異なったスピードで放電が進行する。
【０１４２】
そして、出力端子／ＲｅａｄＯｕｔ２、Ｒｅｆ２の電位が、電源電圧ＶＤＤからトランジスタＭｐ４２，Ｍｐ６２の閾値電圧程度低下したあたりで、ラッチ回路１０４ｂの正帰還による増幅が開始され、出力が決定される。
【０１４３】
即ち、選択された磁気メモリセルＭＣの抵抗値が、リファレンスセルＲｅｆ２の抵抗値より大きい場合には、トランジスタＭ７２のゲートに印加される電圧Ｖｎ−ｃｅｌ２が、トランジスタＭｎ８２のゲートに印加される電圧Ｖｎｒｅｆ２より高くなる。この場合には、トランジスタＭ７２のドレインの電位がトランジスタＭ８２のドレインの電位より低くなり、最終的に、出力端子／ＲｅａｄＯｕｔ２の電位がＬレベルとなり、端子Ｒｅｆ２の電位がＨレベルとなる。
【０１４４】
一方、選択された磁気メモリセルＭＣの抵抗値が、リファレンスセルＲｅｆ２の抵抗値より小さい場合には、トランジスタＭ７２のゲートに印加される電圧Ｖｎ−ｃｅｌ２が、トランジスタＭｎ８２のゲートに印加される電圧Ｖｎｒｅｆ２より低くなる。この場合には、トランジスタＭ７２のドレインの電位がトランジスタＭ８２のドレインの電位より高くなり、最終的に、出力端子／ＲｅａｄＯｕｔ２の電位がＨレベルとなり、端子Ｒｅｆ２の電位がＬレベルとなる。
【０１４５】
センスアンプＳＡ３においては、トランジスタＭ７３、Ｍ８３のゲートに印加される電圧Ｖｎ−ｃｅｌｌ、Ｖｎｒｅｆ３が互いに異なっているため、トランジスタＭ７３，Ｍ８３に流れる電流値は互いに異なったものとなり、互いに異なったスピードで放電が進行する。
【０１４６】
そして、出力端子／ＲｅａｄＯｕｔ３、Ｒｅｆ３の電位が、電源電圧ＶＤＤからトランジスタＭｐ４３，Ｍｐ６３の閾値電圧程度低下したあたりで、ラッチ回路１０４ｃの正帰還による増幅が開始され、出力が決定される。
【０１４７】
即ち、選択された磁気メモリセルＭＣの抵抗値が、リファレンスセルＲｅｆ３の抵抗値より大きい場合には、トランジスタＭ７３のゲートに印加される電圧Ｖｎ−ｃｅｌ３が、トランジスタＭｎ８３のゲートに印加される電圧Ｖｎｒｅｆ３より高くなる。この場合には、トランジスタＭ７３のドレインの電位がトランジスタＭ８３のドレインの電位より低くなり、最終的に、出力端子／ＲｅａｄＯｕｔ３の電位がＬレベルとなり、端子Ｒｅｆ３の電位がＨレベルとなる。
【０１４８】
一方、選択された磁気メモリセルＭＣの抵抗値が、リファレンスセルＲｅｆ３の抵抗値より小さい場合には、トランジスタＭ７３のゲートに印加される電圧Ｖｎ−ｃｅｌ３が、トランジスタＭｎ８３のゲートに印加される電圧Ｖｎｒｅｆ３より低くなる。この場合には、トランジスタＭ７３のドレインの電位がトランジスタＭ８３のドレインの電位より高くなり、最終的に、出力端子／ＲｅａｄＯｕｔ３の電位がＨレベルとなり、端子Ｒｅｆ３の電位がＬレベルとなる。
【０１４９】
選択された磁気メモリセルＭＣに記憶されている記憶情報が“００”の場合には、磁気抵抗効果素子ＭＴＪ０１も磁気抵抗効果素子ＭＴＪ０２も、低抵抗状態になっている。この場合には、選択された磁気メモリセルＭＣの抵抗値は、いずれのリファレンスセルＲｅｆ１〜Ｒｅｆ３の抵抗値よりも小さくなる。センスアンプＳＡ１〜ＳＡ３は、選択された磁気メモリセルＭＣの抵抗値に応じた電圧が、リファレンスセルＲｅｆ１〜Ｒｅｆ３の抵抗値に応じた電圧より低い場合には、Ｈレベルの信号を出力する。一方、センスアンプＳＡ１〜ＳＡ３は、選択された磁気メモリセルＭＣの抵抗値に応じた電圧が、リファレンスセルＲｅｆ１〜Ｒｅｆ３の抵抗値に応じた電圧より高い場合には、Ｌレベルの信号を出力する。従って、選択された磁気メモリセルＭＣの抵抗値が、いずれのリファレンスセルＲｅｆ１〜Ｒｅｆ３の抵抗値よりも小さい場合には、いずれのセンスアンプＳＡ１〜ＳＡ３の出力信号／ＲｅａｄＯｕｔ１〜／ＲｅａｄＯｕｔ３もＨレベルとなる。
【０１５０】
センスアンプＳＡ１〜ＳＡ３からのＨレベルの出力信号は、インバータ９１により反転される。このため、インバータ９１の出力信号Ｏｕｔｐｕｔ１〜Ｏｕｔｐｕｔ３、即ち、デコーダ９２への入力信号は、いずれもＬレベルとなる。
【０１５１】
図１１は、デコーダの入力と出力との関係を示す図である。
【０１５２】
図１１に示すように、インバータ９１の出力信号Ｏｕｔｐｕｔ１〜Ｏｕｔｐｕｔ３、即ち、デコーダ９２への入力信号のいずれもがＬレベルの場合には、デコーダ９２からは“００”のデータが出力される。即ち、デコーダ９２の上位ビット（ＭＳＢ、Most Significant Bit）の出力はＬレベルとなり、デコーダ９２の下位ビット（ＬＳＢ、Least Significant Bit）の出力はＬレベルとなる。
【０１５３】
選択された磁気メモリセルＭＣに記憶されている記憶情報が“０１”の場合には、磁気抵抗効果素子ＭＴＪ０１は高抵抗状態になっており、磁気抵抗効果素子ＭＴＪ０２は低抵抗状態になっている。この場合には、選択された磁気メモリセルＭＣの抵抗値は、リファレンスセルＲｅｆ１の抵抗値より大きくなり、リファレンスセルＲｅｆ２及びリファレンスセルＲｅｆ３の抵抗値よりも小さくなる。従って、センスアンプＳＡ１の出力信号／ＲｅａｄＯｕｔ１はＬレベルとなり、センスアンプＳＡ２及びセンスアンプＳＡ３の出力信号／ＲｅａｄＯｕｔ２，／ＲｅａｄＯｕｔ３はＨレベルとなる。センスアンプＳＡ１〜ＳＡ３からの出力信号／ＲｅａｄＯｕｔ１〜／ＲｅａｄＯｕｔ３は、インバータ９１により反転される。このため、インバータ９１からの出力信号Ｏｕｔｐｕｔ１は、Ｈレベルとなり、インバータ９１からの出力信号Ｏｕｔｐｕｔ２，Ｏｕｔｐｕｔ３は、Ｌレベルとなる。
【０１５４】
そして、図１１に示すように、出力信号Ｏｕｔｐｕｔ１がＨレベルであり、出力信号Ｏｕｔｐｕｔ２，Ｏｕｔｐｕｔ３がＬレベルの場合には、デコーダ９２からは“０１”のデータが出力される。即ち、デコーダ９２の上位ビットＭＳＢの出力はＬレベルとなり、デコーダ９２の下位ビットＬＳＢの出力はＨレベルとなる。
【０１５５】
選択された磁気メモリセルＭＣに記憶されている記憶情報が“１０”の場合には、磁気抵抗効果素子ＭＴＪ０１は低抵抗状態になっており、磁気抵抗効果素子ＭＴＪ０２は高抵抗状態になっている。この場合には、選択された磁気メモリセルＭＣの抵抗値は、リファレンスセルＲｅｆ１及びリファレンスセルＲｅｆ２の抵抗値より大きくなり、リファレンスセルＲｅｆ３の抵抗値よりも小さくなる。そして、センスアンプＳＡ１及びセンスアンプＳＡ２の出力はＬレベルとなり、センスアンプＳＡ３の出力はＨレベルとなる。センスアンプＳＡ１〜ＳＡ３からの出力信号／ＲｅａｄＯｕｔ１〜／ＲｅａｄＯｕｔ３は、インバータ９２により反転される。このため、インバータ９２からの出力信号Ｏｕｔｐｕｔ１、Ｏｕｔｐｕｔ２は、Ｈレベルとなり、インバータ９２からの出力信号Ｏｕｔｐｕｔ３は、Ｌレベルとなる。
【０１５６】
そして、図１１に示すように、出力信号Ｏｕｔｐｕｔ１，Ｏｕｔｐｕｔ２がＨレベルであり、出力信号Ｏｕｔｐｕｔ３がＬレベルの場合には、デコーダ９２からは“１０”のデータが出力される。即ち、デコーダ９２の上位ビットＭＳＢの出力はＨレベルとなり、デコーダ９２の下位ビットＬＳＢの出力はＬレベルとなる。
【０１５７】
選択された磁気メモリセルＭＣに記憶されている記憶情報が“１１”の場合には、磁気抵抗効果素子ＭＴＪ０１も磁気抵抗効果素子ＭＴＪ０２も、高抵抗状態になっている。この場合には、選択された磁気メモリセルＭＣの抵抗値は、いずれのリファレンスセルＲｅｆ１〜Ｒｅｆ３の抵抗値よりも大きくなる。そして、センスアンプＳＡ１〜ＳＡ３の出力はいずれもＬレベルとなる。センスアンプＳＡ１〜ＳＡ３からの出力は、インバータ９２により反転される。このため、インバータ９２からの出力信号Ｏｕｔｐｕｔ１〜Ｏｕｔｐｕｔ３は、いずれもＨレベルとなる。
【０１５８】
そして、図１１に示すように、いずれの出力信号Ｏｕｔｐｕｔ１〜Ｏｕｔｐｕｔ３もＨレベルの場合には、デコーダ９２からは“１１”のデータが出力される。即ち、デコーダ９２の上位ビットＭＳＢの出力はＨレベルとなり、デコーダ９２の下位ビットＬＳＢの出力もＨレベルとなる。
【０１５９】
図１２は、本実施形態による磁気メモリ装置の読み出し回路のシミュレーション結果を示す図である。
【０１６０】
図１２は、選択されたメモリセルＭＣに書き込まれた記憶情報が“１０”である場合を示している。
【０１６１】
図１２から分かるように、メモリセルＭＣに書き込まれた情報が“１０”の場合には、センスアンプＳＡ１，ＳＡ２からの出力信号／ＲｅａｄＯｕｔ１，／ＲｅａｄＯｕｔ２は、Ｌレベルとなる。また、センスアンプＳＡ３からの出力信号／ＲｅａｄＯｕｔ３は、Ｈレベルとなる。
【０１６２】
次に、本実施形態による磁気メモリ装置の製造方法について図１３乃至図１８を用いて説明する。図１３乃至図１８は、本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。
【０１６３】
まず、図１３（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に素子領域を画定する素子分離領域１２を形成する。半導体基板１０としては、例えばシリコン基板を用いる。
【０１６４】
次に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極１６とソース／ドレイン拡散層１８ａ、１８ｂとを有する選択トランジスタ２０を形成する。
【０１６５】
次に、図１３（ｂ）に示すように、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、例えばシリコン酸化膜の層間絶縁膜２２を形成する。
【０１６６】
次に、フォトリソグラフィ技術を用い、選択トランジスタ２０のソース／ドレイン拡散層１８ａ、１８ｂに達するコンタクトホール２４ａ、２４ｂを形成する。
【０１６７】
次に、例えばスパッタリング法により、バリアメタル膜を形成する。
【０１６８】
次に、例えばＣＶＤ法により、タングステン膜を形成する。
【０１６９】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜２２の表面が露出するまでタングステン膜及びバリアメタル膜を研磨する。
【０１７０】
こうして、コンタクトホール２４ａ、２４ｂ内に、タングステンの導体プラグ２６ａ、２６ｂが埋め込まれる。
【０１７１】
次に、例えばスパッタリング法により、導電膜を形成する。
【０１７２】
次に、フォトリソグラフィ技術を用いて導電膜をパターニングする。これにより、導体プラグ２６ａを介して選択トランジスタ４０のソース拡散層１８ａに電気的に接続されたソース線２８が形成される。また、導体プラグ２６ｂを介してトランジスタ４０のドレイン拡散層１８ｂに電気的に接続された中継配線３０が形成される（図１４（ａ）参照）。
【０１７３】
次に、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜の層間絶縁膜３２を形成する。
【０１７４】
次に、フォトリソグラフィ技術を用い、中継配線３０に達するコンタクトホール３４を層間絶縁膜３２に形成する。
【０１７５】
次に、例えばスパッタリング法により、バリアメタル膜を形成する。
【０１７６】
次に、例えばＣＶＤ法により、タングステン膜を形成する。
【０１７７】
次に、例えばＣＭＰ法により、層間絶縁膜３２の表面が露出するまでタングステン膜及びバリアメタル膜を研磨する。
【０１７８】
こうして、コンタクトホール３４内に、タングステンの導体プラグ３６が埋め込まれる（図１４（ｂ）参照）。
【０１７９】
次に、全面に、例えばスパッタリング法により、例えば膜厚５ｎｍ程度のタンタル膜４０（図２参照）を形成する。
【０１８０】
次に、全面に、例えばスパッタリング法により、例えば膜厚２５ｎｍ程度のルテニウム膜４２（図２参照）を（図２参照）形成する。
【０１８１】
次に、全面に、例えばスパッタリング法により、例えば膜厚１５ｎｍ程度のＴａ膜４４（図２参照）を形成する。
【０１８２】
これらＴａ膜４０、Ｒｕ膜４２及びＴａ膜４４により、積層膜３８が形成される（図１５（ａ）参照）。積層膜３８は、磁気メモリセルＭＣやリファレンスセルＲｅｆ１〜Ｒｅｆ３の下部電極３８となるものである。
【０１８３】
次に、全面に、例えばスパッタリング法により、例えば膜厚８ｎｍのＲｕ膜のバッファ層４６（図２参照）を形成する。
【０１８４】
次に、全面に、例えばスパッタリング法により、例えば膜厚１．５ｎｍ程度のＣｏＦｅＢ膜の強磁性層４８を形成する。強磁性層４８は、磁化自由層となるものである。
【０１８５】
次に、全面に、例えばスパッタリング法により、例えば膜厚１ｎｍ程度のＭｇＯ膜のトンネルバリア層（トンネル絶縁膜）５０を形成する。
【０１８６】
次に、全面に、例えばスパッタリング法により、例えば、膜厚２．５ｎｍ程度のＣｏＦｅＢ膜５４（図２参照）を形成する。
【０１８７】
次に、全面に、例えばスパッタリング法により、例えば膜厚１ｎｍ程度のＲｕ膜５６（図２参照）を形成する。
【０１８８】
次に、全面に、例えばスパッタリング法により、例えば膜厚２．６ｎｍ程度のＣｏＦｅ膜５８（図２参照）を形成する。
【０１８９】
次に、全面に、例えばスパッタリング法により、例えば膜厚８ｎｍ程度のＩｒＭｎ膜６０（図２参照）を形成する。
【０１９０】
これらＣｏＦｅＢ膜５４、Ｒｕ膜５６、ＣｏＦｅ膜５８、及び、ＩｒＭｎ膜６０により、積層膜５２が形成される。かかる積層膜５２は、磁化固定層となるものである。
【０１９１】
次に、全面に、例えばスパッタリング法により、例えば膜厚５ｎｍ程度のＲｕ膜の中間層６２を形成する。
【０１９２】
次に、全面に、例えばスパッタリング法により、例えば膜厚１．５ｎｍ程度のＣｏＦｅＢ膜の強磁性層６４を形成する。強磁性層６４は、磁化自由層となるものである。
【０１９３】
次に、全面に、例えばスパッタリング法により、例えば膜厚１ｎｍ程度のＭｇＯ膜のトンネルバリア層６６を形成する。
【０１９４】
次に、全面に、例えばスパッタリング法により、例えば、膜厚２．５ｎｍ程度のＣｏＦｅＢ膜７０（図２参照）を形成する。
【０１９５】
次に、全面に、例えばスパッタリング法により、例えば膜厚１ｎｍ程度のＲｕ膜７２（図２参照）を形成する。
【０１９６】
次に、全面に、例えばスパッタリング法により、例えば膜厚２．６ｎｍ程度のＣｏＦｅ膜７４（図２参照）を形成する。
【０１９７】
次に、全面に、例えばスパッタリング法により、例えば膜厚８ｎｍ程度のＩｒＭｎ膜７６（図２参照）を形成する。
【０１９８】
これらＣｏＦｅＢ膜７０、Ｒｕ膜７２、ＣｏＦｅ膜７４、及び、ＩｒＭｎ膜７６により、積層膜６８が形成される。かかる積層膜６８は、磁化固定層となるものである。
【０１９９】
次に、全面に、例えばスパッタリング法により、例えば膜厚７ｎｍ程度のＲｕ膜のキャップ層７８（図２参照）を形成する。
【０２００】
次に、全面に、例えばスパッタリング法により、例えば膜厚４０ｎｍ程度のＴａ膜８０を形成する。かかるＴａ膜８０は、磁気メモリセルＭＣやリファレンスセルＲｅｆ１〜Ｒｅｆ３の上部電極８０となるものである。
【０２０１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜を形成する。
【０２０２】
次に、フォトリソグラフィ技術を用いて、フォトレジスト膜を磁気抵抗効果素子ＭＴＪ０２、ＭＴＪ１２、ＭＴＪ２２、ＭＴＪ３２の平面形状にパターニングする。これにより、フォトレジスト膜のパターン１０６ａ〜１０６ｄが形成される。フォトレジスト膜のパターン１０６ａ〜１０６ｄのサイズは、所望の面積の磁気抵抗効果素子ＭＴＪ０２、ＭＴＪ１２、ＭＴＪ２２、ＭＴＪ３２が得られるように設定される（図１５（ｂ）参照）。
【０２０３】
次に、フォトレジスト膜１０６ａ〜１０６ｄをマスクとして、Ｔａ膜８０、キャップ層７８、積層膜６８、トンネルバリア層６６及び強磁性層６４をエッチングする。これにより、磁化自由層６４とトンネルバリア層６６と磁化固定層６８とを有する磁気抵抗効果素子ＭＴＪ０２、ＭＴＪ１２、ＭＴＪ２２、ＭＴＪ３２が形成される。磁気抵抗効果素子ＭＴＪ０２、ＭＴＪ１２、ＭＴＪ２２、ＭＴＪ３２上には、例えばＴａ膜の上部電極８０が形成された状態となる（図１６（ａ）参照）。
【０２０４】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜を形成する。
【０２０５】
次に、シリコン酸化膜を異方性エッチングする。これにより、磁気抵抗効果素子ＭＴＪ０２、ＭＴＪ１２、ＭＴＪ２２、ＭＴＪ３２の側壁部分にスペーサ１０８が形成される。
【０２０６】
次に、上部電極８０とスペーサ１０８とをマスクとして、中間層６２、積層膜５２、トンネルバリア層５０、強磁性層４８をエッチングする。これにより、磁化自由層４８とトンネルバリア層５０と磁化固定層５２とを有する磁気抵抗効果素子ＭＴＪ０１、ＭＴＪ１１、ＭＴＪ２１、ＭＴＪ３１が形成される（図１６（ｂ）参照）。
【０２０７】
次に、フォトリソグラフィ技術を用い、積層膜３８をパターニングする。これにより、メモリセルＭＣ、リファレンスセルＲｅｆ１〜Ｒｅｆ３の下部電極３８が積層膜により形成される（図１７（ａ）参照）。
【０２０８】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜の層間絶縁膜３２を形成する。
【０２０９】
次に、例えばＣＭＰ法により、上部電極８０の上面が露出するまで層間絶縁膜３２を研磨する（図１７（ｂ）参照）。
【０２１０】
次に、全面に、例えばスパッタリング法により、導電膜を形成する。
【０２１１】
次に、フォトリソグラフィ技術を用いて、導電膜をパターニングする。これにより、導電膜によりビット線８４が形成される。
【０２１２】
こうして、本実施形態による磁気メモリ装置が製造される（図１８参照）。
【０２１３】
このように、本実施形態によれば、リファレンスセルＲｅｆ１〜Ｒｅｆ３が設けられている。そして、リファレンスセルＲｅｆ１の抵抗値は、磁気メモリセルＭＣに“００”が書き込まれた際の抵抗値より大きく、磁気メモリセルＭＣに“０１”が書き込まれた際の抵抗値より小さく設定されている。また、リファレンスセルＲｅｆ２の抵抗値は、磁気メモリセルＭＣに“０１”が書き込まれた際の抵抗値より大きく、磁気メモリセルＭＣに“１０”が書き込まれた際の抵抗値より小さく設定されている。また、リファレンスセルＲｅｆ３の抵抗値は、磁気メモリセルＭＣに“１０”が書き込まれた際の抵抗値より大きく、磁気メモリセルＭＣに“１１”が書き込まれた際の抵抗値より小さく設定されている。そして、磁気メモリセルＭＣの電気抵抗に応じた信号とリファレンスセルＲｅｆ１の電気抵抗に応じた信号とを比較する比較器ＳＡ１が設けられている。また、磁気メモリセルＭＣの電気抵抗に応じた信号とリファレンスセルＲｅｆ２の電気抵抗に応じた信号とを比較する比較器ＳＡ２が設けられている。また、磁気メモリセルＭＣの電気抵抗に応じた信号とリファレンスセルＲｅｆ３の電気抵抗に応じた信号とを比較する比較器ＳＡ３が設けられている。そして、比較器ＳＡ１〜ＳＡ３の出力の論理値に基づいて、磁気メモリセルＭＣに書き込まれている情報が１回のステップでデコーダ９２により復号される。従って、本実施形態によれば、磁気メモリセルＭＣに書き込まれた多値の記憶情報を迅速に読み出し得る磁気メモリ装置を提供することができる。
【０２１４】
［第２実施形態］
第２実施形態による磁気メモリ装置及びその読み出し方法について図１９を用いて説明する。図１９は、本実施形態による磁気メモリ装置を示す回路図である。図１乃至図１８に示す第１実施形態による磁気メモリ装置及びその読み出し方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２１５】
本実施形態による磁気メモリ装置は、複数のブロック１１０ａ、１１０ｂに複数のリファレンスセルＲｅｆ１〜Ｒｅｆ３がそれぞれ設けられているものである。そして、ブロック１１０ａの磁気メモリセルＭＣに書き込まれた記憶情報を読み出す際に、ブロック１１０ｂに形成されたリファレンスセルＲｅｆ１〜Ｒｅｆ３を用いるものである。また、ブロック１１０ｂの磁気メモリセルＭＣに書き込まれた記憶情報を読み出す際に、ブロック１１０ａに形成されたリファレンスセルＲｅｆ１〜Ｒｅｆ３を用いるものである。
【０２１６】
各々のブロック１１０ａ、１１０ｂにおいて、行方向、即ち、図１９における紙面左右方向には、複数のワード線ＷＬが延在している。
【０２１７】
また、各々のブロック１１０ａ、１１０ｂにおいて、列方向、即ち、図１９における紙面上下方向には、複数のビット線ＢＬと複数のソース線ＳＬとが延在している。
【０２１８】
ワード線ＷＬとビット線ＢＬとの各々の交差部には、選択トランジスタＴｒ００〜Ｔｒ０３、磁気メモリセルＭＣ、リファレンスセルＲｅｆ１〜Ｒｅｆ３がそれぞれ形成されている。複数の磁気メモリセルＭＣが、マトリクス状に配されている。また、複数のリファレンスセルＲｅｆ１〜Ｒｅｆ３が、行方向、即ち、図１９における紙面左右方向にそれぞれ配列されている。リファレンスセルＲｅｆ１〜Ｒｅｆ３は、各ブロック１１０ａ、１１０ｂにおいて、例えばそれぞれ４個ずつ設けられている。
【０２１９】
製造ばらつき等により、所望の抵抗値のリファレンスセルＲｅｆ１〜Ｒｅｆ３を得ることが必ずしも容易ではない場合も考えられる。本実施形態によれば、複数のリファレンスセルＲｅｆ１〜Ｒｅｆ３を形成しておき、これら複数のリファレンスセルＲｅｆ１〜Ｒｅｆ３のうちから適切な抵抗値のリファレンスセルＲｅｆ１〜Ｒｅｆ３を適宜選択すればよい。従って、例えば、サイズが少しずつ異なる複数のリファレンスセルＲｅｆ１〜Ｒｅｆ３をそれぞれ形成し、これら複数のリファレンスセルＲｅｆ１〜Ｒｅｆ３のうちから適切な抵抗値のリファレンスセルＲｅｆ１〜Ｒｅｆ３を選択するようにすることも可能である。
【０２２０】
ブロック１１０ａ内に形成されたワード線ＷＬの一方の端部には、ワード線駆動回路９６ａが接続されている。ブロック１１０ｂ内に形成されたワード線ＷＬの一方の端部には、ワード線駆動回路９６ｂが接続されている。
【０２２１】
ブロック１１０ａ内に形成されたビット線ＢＬの一方の端部には、ビット線駆動回路９８ａが接続されている。ブロック１１０ｂ内に形成されたビット線ＢＬの一方の端部には、ビット線駆動回路９８ｂが接続されている。
【０２２２】
ブロック１１０ａ内に形成されたソース線ＳＬの一方の端部には、ソース線駆動回路１００ａが接続されている。ブロック１１０ｂ内に形成されたソース線ＳＬの一方の端部には、ソース線駆動回路１００ｂが接続されている。
【０２２３】
ブロック１１０ａ内の磁気メモリセルＭＣに接続されたビット線ＢＬの他方の端部は、ビット線選択・電流電圧変換回路１０２ａに接続されている。ブロック１１０ｂ内の磁気メモリセルＭＣに接続されたビット線ＢＬの他方の端部は、ビット線選択・電流電圧変換回路１０２ｂに接続されている。
【０２２４】
なお、コラム選択スイッチＣＳ、クランプ用ＮＭＯＳトランジスタＴｒ１０〜Ｔｒ１３、及び、負荷用ＰＭＯＳトランジスタＴｒ２０〜Ｔｒ２３は、ビット線選択・電流電圧変換回路１０２ａ、１０２ｂ内にそれぞれ形成されている。
【０２２５】
ブロック１１０ａ内の磁気メモリセルの記憶情報を読み出す際には、選択された磁気メモリセルの抵抗値に応じた出力信号Ｖｎ−ｃｅｌｌ（図８参照）が、ビット線選択・電流電圧変換回路１０２ａを介してセンスアンプＳＡ１ａ〜ＳＡ３ａにそれぞれ入力される。また、リファレンスセルＲｅｆ１〜Ｒｅｆ３の抵抗値に応じた出力信号Ｖｎ−ｒｅｆ１〜Ｖｎ−ｒｅｆ３が、ビット線選択・電流電圧変換回路１０２ｂを介してセンスアンプＳＡ１ａ〜ＳＡ３ａにそれぞれ入力される。即ち、ブロック１１０ａ内の磁気メモリＭＣの記憶情報を読み出す際には、ブロック１１０ｂ内のリファレンスセルＲｅｆ１〜Ｒｅｆ３を用いて比較が行われる。
【０２２６】
ブロック１１０ａ内の磁気メモリセルの記憶情報を読み出す際には、ビット線選択・電流電圧変換回路１０２ｂは、ブロック１１０ｂ内に形成された複数のリファレンスセルＲｅｆ１のうちから、適切な抵抗値のリファレンスセルＲｅｆ１を選択して用いる。また、ビット線選択・電流電圧変換回路１０２ｂは、ブロック１１０ｂ内に形成された複数のリファレンスセルＲｅｆ２のうちから、適切な抵抗値のリファレンスセルＲｅｆ２を選択して用いる。また、ビット線選択・電流電圧変換回路１０２ｂは、ブロック１１０ｂ内に形成された複数のリファレンスセルＲｅｆ３のうちから、適切な抵抗値のリファレンスセルＲｅｆ３を選択して用いる。
【０２２７】
センスアンプＳＡ１ａは、ブロック１１０ａ内において選択された磁気メモリセルＭＣの抵抗値に応じた出力信号Ｖｎ−ｃｅｌｌと、ブロック１１０ｂ内において選択されたリファレンスセルＲｅｆ１の抵抗値に応じた出力信号Ｖｎ−ｒｅｆ１とを比較する。また、センスアンプＳＡ２ａは、ブロック１１０ａ内において選択された磁気メモリセルＭＣの抵抗値に応じた出力信号Ｖｎ−ｃｅｌｌと、ブロック１１０ｂ内において選択されたリファレンスセルＲｅｆ２の抵抗値に応じた出力信号Ｖｎ−ｒｅｆ２とを比較する。また、センスアンプＳＡ３ａは、ブロック１１０ａ内において選択された磁気メモリセルＭＣの抵抗値に応じた出力信号Ｖｎ−ｃｅｌｌと、ブロック１１０ｂ内において選択されたリファレンスセルＲｅｆ３の抵抗値に応じた出力信号Ｖｎ−ｒｅｆ３とを比較する。
【０２２８】
センスアンプＳＡ１ａ〜ＳＡ３ａの出力は、インバータ９１により反転されて、デコーダ９２ａに入力されるようになっている。デコーダ９２ａは、反転されたセンスアンプＳＡ１ａ〜ＳＡ３ａの出力に基づいて、選択された磁気メモリセルＭＣに記憶されている記憶情報を復号する。
【０２２９】
ブロック１１０ｂ内の磁気メモリセルＭＣの記憶情報を読み出す際には、ブロック１１０ｂ内の電流電圧変換回路９０ａ（図７参照）の出力信号Ｖｎ−ｃｅｌｌが、センスアンプＳＡ１ｂ〜ＳＡ３ｂに入力されるようになっている。ブロック１１０ｂ内の電流電圧変換回路９０ａは、ブロック１１０ｂ内の選択された磁気メモリセルＭＣの抵抗値に応じた出力信号Ｖｎ−ｃｅｌｌを出力するものである。なお、ブロック１１０ｂ内の電流電圧変換回路９０ａは、図１９におけるビット線選択・電流電圧変換回路１０２ｂ内に設けられている。
【０２３０】
ブロック１１０ｂ内の磁気メモリセルの記憶情報を読み出す際には、選択された磁気メモリセルの抵抗値に応じた出力信号Ｖｎ−ｃｅｌｌ（図８参照）が、ビット線選択・電流電圧変換回路１０２ｂを介してセンスアンプＳＡ１ｂ〜ＳＡ３ｂにそれぞれ入力される。また、リファレンスセルＲｅｆ１〜Ｒｅｆ３の抵抗値に応じた出力信号Ｖｎ−ｒｅｆ１〜Ｖｎ−ｒｅｆ３が、ビット線選択・電流電圧変換回路１０２ａを介してセンスアンプＳＡ１ｂ〜ＳＡ３ｂにそれぞれ入力される。即ち、ブロック１１０ｂ内の磁気メモリＭＣの記憶情報を読み出す際には、ブロック１１０ａ内のリファレンスセルＲｅｆ１〜Ｒｅｆ３を用いて比較が行われる。
【０２３１】
ブロック１１０ｂ内の磁気メモリセルの記憶情報を読み出す際には、ビット線選択・電流電圧変換回路１０２ａは、ブロック１１０ａ内に形成された複数のリファレンスセルＲｅｆ１のうちから、適切な抵抗値のリファレンスセルＲｅｆ１を選択して用いる。また、ビット線選択・電流電圧変換回路１０２ａは、ブロック１１０ｂ内に形成された複数のリファレンスセルＲｅｆ２のうちから、適切な抵抗値のリファレンスセルＲｅｆ２を選択して用いる。また、ビット線選択・電流電圧変換回路１０２ａは、ブロック１１０ｂ内に形成された複数のリファレンスセルＲｅｆ３のうちから、適切な抵抗値のリファレンスセルＲｅｆ３を選択して用いる。
【０２３２】
センスアンプＳＡ１ｂは、ブロック１１０ｂ内において選択された磁気メモリセルＭＣの抵抗値に応じた出力信号Ｖｎ−ｃｅｌｌと、ブロック１１０ａ内において選択されたリファレンスセルＲｅｆ１の抵抗値に応じた出力信号Ｖｎ−ｒｅｆ１とを比較する。また、センスアンプＳＡ２ｂは、ブロック１１０ｂ内において選択された磁気メモリセルＭＣの抵抗値に応じた出力信号Ｖｎ−ｃｅｌｌと、ブロック１１０ａ内において選択されたリファレンスセルＲｅｆ２の抵抗値に応じた出力信号Ｖｎ−ｒｅｆ２とを比較する。また、センスアンプＳＡ３ｂは、ブロック１１０ｂ内において選択された磁気メモリセルＭＣの抵抗値に応じた出力信号Ｖｎ−ｃｅｌｌと、ブロック１１０ａ内において選択されたリファレンスセルＲｅｆ３の抵抗値に応じた出力信号Ｖｎ−ｒｅｆ３とを比較する。
【０２３３】
センスアンプＳＡ１ｂ〜ＳＡ３ｂの出力は、インバータ９１により反転されて、デコーダ９２ｂに入力されるようになっている。デコーダ９２ｂは、反転されたセンスアンプＳＡ１ｂ〜ＳＡ３ｂの出力に基づいて、選択された磁気メモリセルＭＣに記憶されている記憶情報を復号する。
【０２３４】
このように、本実施形態では、複数のブロック１１０ａ、１１０ｂに複数のリファレンスセルＲｅｆ１〜Ｒｅｆ３がそれぞれ設けられている。そして、ブロック１１０ａの磁気メモリセルＭＣに書き込まれた記憶情報を読み出す際に、ブロック１１０ｂに形成されたリファレンスセルＲｅｆ１〜Ｒｅｆ３を用いて比較が行われる。また、ブロック１１０ｂの磁気メモリセルＭＣに書き込まれた記憶情報を読み出す際に、ブロック１１０ａに形成されたリファレンスセルＲｅｆ１〜Ｒｅｆ３を用いて比較が行われる。本実施形態によれば、一方のブロックのメモリセルに書き込まれた記憶情報を読み出す際に、他方のブロックのリファレンスセルが用いられるため、他方のブロックに形成された複数のリファレンスセルのうちから適切な抵抗値のリファレンスセルを選択し得る。従って、本実施形態によれば、より信頼性の高い磁気メモリ装置を提供することが可能となる。
【０２３５】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０２３６】
例えば、上記実施形態では、多値の記憶情報を書き込み得る磁気メモリセルとして、四値の記憶情報を書き込み得る磁気メモリセルを例に説明したが、四値に限定されるものではない。例えば、八値の情報を記憶し得る磁気メモリセルを用いてもよい。
【０２３７】
また、上記実施形態では、磁気抵抗効果素子として磁気トンネル接合素子を用いる場合を例に説明したが、磁気抵抗効果素子は、磁気トンネル接合素子に限定されるものではない。例えば、磁気抵抗効果素子として、２つの磁性層が導電性の非磁性層を介して積層された磁気抵抗効果素子を用いてもよい。
【０２３８】
上記実施形態に関し、更に以下の付記を開示する。
【０２３９】
（付記１）
第１の値の記憶情報が記憶された際の電気抵抗が第１の抵抗値であり、第２の値の記憶情報が記憶された際の電気抵抗が前記第１の抵抗値より大きい第２の抵抗値であり、第３の値の記憶情報が記憶された際の電気抵抗が前記第２の抵抗値より大きい第３の抵抗値であり、第４の値の記憶情報が記憶された際の電気抵抗が前記第３の抵抗値より大きい第４の抵抗値である、多値の記憶情報の記憶が可能な磁気メモリセルと、
電気抵抗が、前記第１の抵抗値より大きく、前記第２の抵抗値より小さい第５の抵抗値に設定される第１のリファレンスセルと、
電気抵抗が、前記第２の抵抗値より大きく、前記第３の抵抗値より小さい第６の抵抗値に設定される第２のリファレンスセルと、
電気抵抗が、前記第３の抵抗値より大きく、前記第４の抵抗値より小さい第７の抵抗値に設定される第３のリファレンスセルと、
前記磁気メモリセルの前記電気抵抗に応じた信号と前記第１のリファレンスセルの前記電気抵抗に応じた信号とを比較する第１の比較器と、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第２のリファレンスセルの前記電気抵抗に応じた信号とを比較する第２の比較器と、前記磁気メモリセルの前記電気抵抗に応じた信号と前記第３のリファレンスセルの前記電気抵抗に応じた信号とを比較する第３の比較器とを含み、前記磁気メモリセルに記憶された記憶情報を読み出す読み出し回路と
を有することを特徴とする磁気メモリ装置。
【０２４０】
（付記２）
付記１記載の磁気メモリ装置において、
前記読み出し回路は、前記第１の比較器、前記第２の比較器及び前記第３の比較器による比較結果に基づいて、前記磁気メモリセルに記憶された記憶情報に応じた信号を出力するデコーダを更に有する
ことを特徴とする磁気メモリ装置。
【０２４１】
（付記３）
付記１又は２記載の磁気メモリ装置において、
前記第１のリファレンスセルの前記電気抵抗を前記第５の抵抗値に設定する際に前記第１のリファレンスセルに流される電流の方向と、前記磁気メモリセルに記憶された前記記憶情報を前記読み出し回路により読み出す際に前記第１のリファレンスセルに流される電流の方向とが同じ方向であり、
前記第２のリファレンスセルの前記電気抵抗を前記第６の抵抗値に設定する際に前記第２のリファレンスセルに流される電流の方向と、前記磁気メモリセルに記憶された前記記憶情報を前記読み出し回路により読み出す際に前記第２のリファレンスセルに流される電流の方向とが同じ方向であり、
前記第３のリファレンスセルの前記電気抵抗を前記第７の抵抗値に設定する際に前記第３のリファレンスセルに流される電流の方向と、前記磁気メモリセルに記憶された前記記憶情報を前記読み出し回路により読み出す際に前記第３のリファレンスセルに流される電流の方向とが同じ方向である
ことを特徴とする磁気メモリ装置。
【０２４２】
（付記４）
付記３記載の磁気メモリ装置において、
前記第１のリファレンスセルは、第１のトランジスタを介して第１のソース線に電気的に接続される第１の磁化自由層と、前記第１の磁化自由層上に形成された第１の非磁性層と、前記第１の非磁性層上に形成された第１の磁化固定層とを有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子上に形成された第２の磁化自由層と、前記第２の磁化自由層上に形成された第２の非磁性層と、前記第２の非磁性層上に形成され、第１のビット線に電気的に接続された第２の磁化固定層とを有する第２の磁気抵抗効果素子とを有し、
前記第２のリファレンスセルは、第２のトランジスタを介して第２のソース線に電気的に接続される第３の磁化自由層と、前記第３の磁化自由層上に形成された第３の非磁性層と、前記第３の非磁性層上に形成された第３の磁化固定層とを有する第３の磁気抵抗効果素子と、前記第３の磁気抵抗効果素子上に形成された第４の磁化自由層と、前記第４の磁化自由層上に形成された第４の非磁性層と、前記第４の非磁性層上に形成され、第２のビット線に電気的に接続された第４の磁化固定層とを有する第４の磁気抵抗効果素子とを有し、
前記第３のリファレンスセルは、第３のトランジスタを介して第３のソース線に電気的に接続される第５の磁化自由層と、前記第５の磁化自由層上に形成された第５の非磁性層と、前記第５の非磁性層上に形成された第５の磁化固定層とを有する第５の磁気抵抗効果素子と、前記第５の磁気抵抗効果素子上に形成された第６の磁化自由層と、前記第６の磁化自由層上に形成された第６の非磁性層と、前記第６の非磁性層上に形成され、第３のビット線に電気的に接続された第６の磁化固定層とを有する第６の磁気抵抗効果素子とを有し、
前記第１のビット線から前記第１のソース線に向かう方向の電流を前記第１のリファレンスセルに流し、前記第１の磁気抵抗効果素子を高抵抗状態とし、前記第２の磁気抵抗効果素子を高抵抗状態とすることにより、前記第１のリファレンスセルの前記電気抵抗を前記第５の抵抗値に設定し、
前記第２のビット線から前記第２のソース線に向かう方向の電流を前記第２のリファレンスセルに流し、前記第３の磁気抵抗効果素子を高抵抗状態とし、前記第４の磁気抵抗効果素子を高抵抗状態とすることにより、前記第２のリファレンスセルの前記電気抵抗を前記第６の抵抗値に設定し、
前記第３のビット線から前記第３のソース線に向かう方向の電流を前記第３のリファレンスセルに流し、前記第５の磁気抵抗効果素子を高抵抗状態とし、前記第６の磁気抵抗効果素子を高抵抗状態とすることにより、前記第３のリファレンスセルの前記電気抵抗を前記第７の抵抗値に設定する
ことを特徴とする磁気メモリ装置。
【０２４３】
（付記５）
付記１乃至４のいずれかに記載の磁気メモリ装置において、
前記磁気メモリセル、前記第１のリファレンスセル、前記第２のリファレンスセル及び前記第３のリファレンスセルが、複数のブロック内にそれぞれ形成されており、
前記複数のブロックのうちの一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記複数のブロックのうちの他のブロック内に形成された前記第１のリファレンスセルの電気抵抗に応じた信号とが、前記第１の比較器により比較され、
前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第２のリファレンスセルの電気抵抗に応じた信号とが、前記第２の比較器により比較され、
前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第３のリファレンスセルの電気抵抗に応じた信号とが、前記第３の比較器により比較される
ことを特徴とする磁気メモリ装置。
【０２４４】
（付記６）
付記５記載の磁気メモリ装置において、
前記第１のリファレンスセル、前記第２のリファレンスセル及び前記第３のリファレンスセルが、前記複数のブロック内にそれぞれ複数形成されており、
前記他のブロック内に形成された前記第１のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第１のリファレンスセルのうちから選択される一の前記第１のリファレンスセルの電気抵抗に応じた信号であり、
前記他のブロック内に形成された前記第２のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第２のリファレンスセルのうちから選択される一の前記第２のリファレンスセルの電気抵抗に応じた信号であり、
前記他のブロック内に形成された前記第３のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第３のリファレンスセルのうちから選択される一の前記第３のリファレンスセルの電気抵抗に応じた信号である
ことを特徴とする磁気メモリ装置。
【０２４５】
（付記７）
付記１乃至６のいずれかに記載の磁気メモリ装置において、
前記磁気メモリセルは、第１の磁性層と第２の磁性層とを有し、前記第１の磁性層の磁化方向に対する第２の磁性層の磁化方向に応じて高抵抗状態又は低抵抗状態となる第７の磁気抵抗効果素子と、前記第７の磁気抵抗効果素子に直列に接続され、第３の磁性層と第４の磁性層とを有し、前記第３の磁性層の磁化方向に対する第４の磁性層の磁化方向に応じて高抵抗状態又は低抵抗状態となる第８の磁気抵抗効果素子とを有する
ことを特徴とする磁気メモリ装置。
【０２４６】
（付記８）
付記７記載の磁気メモリ装置において、
低抵抗状態の前記第７の磁気抵抗効果素子の電気抵抗と低抵抗状態の前記第８の磁気抵抗効果素子の電気抵抗とが、互いに異なっており、
高抵抗状態の前記第７の磁気抵抗効果素子の電気抵抗と高抵抗状態の前記第８の磁気抵抗効果素子の電気抵抗とが、互いに異なっている
ことを特徴とする磁気メモリ装置。
【０２４７】
（付記９）
付記７又は８記載の磁気メモリ装置において、
前記第７の磁気抵抗効果素子の抵抗状態を変化させるために要する書き込み電流の大きさと、前記第８の磁気抵抗効果素子の抵抗状態を変化させるために要する書き込み電流の大きさとが、互いに異なっている
ことを特徴とする磁気メモリ装置。
【０２４８】
（付記１０）
付記７乃至９のいずれかに記載の磁気メモリ装置において、
前記第７の磁気抵抗効果素子のサイズと前記第８の磁気抵抗効果素子のサイズとが、互いに異なっている
ことを特徴とする磁気メモリ装置。
【０２４９】
（付記１１）
付記７乃至１０のいずれかに記載の磁気メモリ装置において、
前記第７の磁気抵抗効果素子を低抵抗状態とし、前記第８の磁気抵抗効果素子を低抵抗状態とすることにより、前記磁気メモリセルに前記第１の値の記憶情報が記憶され、
前記第７の磁気抵抗効果素子を高抵抗状態とし、前記第８の磁気抵抗効果素子を低抵抗状態とすることにより、前記磁気メモリセルに前記第２の値の記憶情報が記憶され、
前記第７の磁気抵抗効果素子を低抵抗状態とし、前記第８の磁気抵抗効果素子を高抵抗状態とすることにより、前記磁気メモリセルに前記第３の値の記憶情報が記憶され、
前記第７の磁気抵抗効果素子を高抵抗状態とし、前記第８の磁気抵抗効果素子を高抵抗状態とすることにより、前記磁気メモリセルに前記第４の値の記憶情報が記憶される
ことを特徴とする磁気メモリ装置。
【０２５０】
（付記１２）
付記１乃至１１のいずれかに記載の磁気メモリ装置において、
前記第３のリファレンスセルのサイズは、前記磁気メモリセルのサイズより大きく、
前記第２のリファレンスセルのサイズは、前記第３のリファレンスセルのサイズより大きく、
前記第１のリファレンスセルのサイズは、前記第２のリファレンスセルのサイズより大きい
ことを特徴とする磁気メモリ装置。
【０２５１】
（付記１３）
付記１乃至１２のいずれかに記載の磁気メモリ装置において、
前記第１の比較器、前記第２の比較器及び前記第３の比較器は、それぞれ差動増幅型のセンスアンプである
ことを特徴とする磁気メモリ装置。
【０２５２】
（付記１４）
第１の値の記憶情報が記憶された際の電気抵抗が第１の抵抗値であり、第２の値の記憶情報が記憶された際の電気抵抗が前記第１の抵抗値より大きい第２の抵抗値であり、第３の値の記憶情報が記憶された際の電気抵抗が前記第２の抵抗値より大きい第３の抵抗値であり、第４の値の記憶情報が記憶された際の電気抵抗が前記第３の抵抗値より大きい第４の抵抗値である、多値の記憶情報の記憶が可能な磁気メモリセルと、電気抵抗が、前記第１の抵抗値より大きく、前記第２の抵抗値より小さい第５の抵抗値に設定された第１のリファレンスセルと、電気抵抗が、前記第２の抵抗値より大きく、前記第３の抵抗値より小さい第６の抵抗値に設定された第２のリファレンスセルと、電気抵抗が、前記第３の抵抗値より大きく、前記第４の抵抗値より小さい第７の抵抗値に設定された第３のリファレンスセルとを有する磁気メモリ装置の読み出し方法であって、
前記磁気メモリセルの前記電気抵抗に応じた信号と前記第１のリファレンスセルの前記電気抵抗に応じた信号とを第１の比較器により比較し、
前記磁気メモリセルの前記電気抵抗に応じた信号と前記第２のリファレンスセルの前記電気抵抗に応じた信号とを第２の比較器により比較し、
前記磁気メモリセルの前記電気抵抗に応じた信号と前記第３のリファレンスセルの前記電気抵抗に応じた信号とを第３の比較器により比較し、
前記第１の比較器、前記第２の比較器及び前記第３の比較器による比較結果に基づいて前記磁気メモリセルに記憶された前記記憶情報を読み出す
ことを特徴とする磁気メモリ装置の読み出し方法。
【０２５３】
（付記１５）
付記１４記載の磁気メモリ装置の読み出し方法において、
前記磁気メモリセルに記憶された前記記憶情報を読み出す際に前記第１のリファレンスセルに流される電流の方向は、前記第１のリファレンスセルの前記電気抵抗を前記第５の抵抗値に設定する際に前記第１のリファレンスセルに流される電流の方向と同じであり、
前記磁気メモリセルに記憶された前記記憶情報を読み出す際に前記第２のリファレンスセルに流される電流の方向は、前記第２のリファレンスセルの前記電気抵抗を前記第６の抵抗値に設定する際に前記第２のリファレンスセルに流される電流の方向と同じであり、
前記磁気メモリセルに記憶された前記記憶情報を読み出す際に前記第３のリファレンスセルに流される電流の方向は、前記第３のリファレンスセルの前記電気抵抗を前記第７の抵抗値に設定する際に前記第３のリファレンスセルに流される電流の方向と同じである
ことを特徴とする磁気メモリ装置の読み出し方法。
【０２５４】
（付記１６）
付記１５記載の磁気メモリ装置の読み出し方法において、
前記第１のリファレンスセルは、第１のトランジスタを介して第１のソース線に電気的に接続される第１の磁化自由層と、前記第１の磁化自由層上に形成された第１の非磁性層と、前記第１の非磁性層上に形成された第１の磁化固定層とを有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子上に形成された第２の磁化自由層と、前記第２の磁化自由層上に形成された第２の非磁性層と、前記第２の非磁性層上に形成され、第１のビット線に電気的に接続された第２の磁化固定層とを有する第２の磁気抵抗効果素子とを有し、
前記第２のリファレンスセルは、第２のトランジスタを介して第２のソース線に電気的に接続される第３の磁化自由層と、前記第３の磁化自由層上に形成された第３の非磁性層と、前記第３の非磁性層上に形成された第３の磁化固定層とを有する第３の磁気抵抗効果素子と、前記第３の磁気抵抗効果素子上に形成された第４の磁化自由層と、前記第４の磁化自由層上に形成された第４の非磁性層と、前記第４の非磁性層上に形成され、第２のビット線に電気的に接続された第４の磁化固定層とを有する第４の磁気抵抗効果素子とを有し、
前記第３のリファレンスセルは、第３のトランジスタを介して第３のソース線に電気的に接続される第５の磁化自由層と、前記第５の磁化自由層上に形成された第５の非磁性層と、前記第５の非磁性層上に形成された第５の磁化固定層とを有する第５の磁気抵抗効果素子と、前記第５の磁気抵抗効果素子上に形成された第６の磁化自由層と、前記第６の磁化自由層上に形成された第６の非磁性層と、前記第６の非磁性層上に形成され、第３のビット線に電気的に接続された第６の磁化固定層とを有する第６の磁気抵抗効果素子とを有し、
前記第１のビット線から前記第１のソース線に向かう方向の電流を前記第１のリファレンスセルに流し、前記第１の磁気抵抗効果素子を高抵抗状態とし、前記第２の磁気抵抗効果素子を高抵抗状態とすることにより、前記第１のリファレンスセルの前記電気抵抗が前記第５の抵抗値に設定され、
前記第２のビット線から前記第２のソース線に向かう方向の電流を前記第２のリファレンスセルに流し、前記第３の磁気抵抗効果素子を高抵抗状態とし、前記第４の磁気抵抗効果素子を高抵抗状態とすることにより、前記第２のリファレンスセルの前記電気抵抗が前記第６の抵抗値に設定され、
前記第３のビット線から前記第３のソース線に向かう方向の電流を前記第３のリファレンスセルに流し、前記第５の磁気抵抗効果素子を高抵抗状態とし、前記第６の磁気抵抗効果素子を高抵抗状態とすることにより、前記第３のリファレンスセルの前記電気抵抗が前記第７の抵抗値に設定される
ことを特徴とする磁気メモリ装置の読み出し方法。
【０２５５】
（付記１７）
付記１４乃至１６のいずれかに記載の磁気メモリ装置の読み出し方法において、
前記磁気メモリセル、前記第１のリファレンスセル、前記第２のリファレンスセル及び前記第３のリファレンスセルが、複数のブロック内にそれぞれ形成されており、
前記複数のブロックのうちの一のブロック内に形成された前記磁気メモリセルに記憶された記憶情報を読み出す際には、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記複数のブロックのうちの他のブロック内に形成された前記第１のリファレンスセルの電気抵抗に応じた信号とを、前記第１の比較器により比較し、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第２のリファレンスセルの電気抵抗に応じた信号とを、前記第２の比較器により比較し、前記一のブロック内に形成された前記磁気メモリセルの電気抵抗に応じた信号と、前記他のブロック内に形成された前記第３のリファレンスセルの電気抵抗に応じた信号とを、前記第３の比較器により比較する
ことを特徴とする磁気メモリ装置の読み出し方法。
【０２５６】
（付記１８）
付記１７記載の磁気メモリ装置の読み出し方法において、
前記第１のリファレンスセル、前記第２のリファレンスセル及び前記第３のリファレンスセルが、前記複数のブロック内にそれぞれ複数形成されており、
前記他のブロック内に形成された前記第１のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第１のリファレンスセルのうちから選択される一の前記第１のリファレンスセルの電気抵抗に応じた信号であり、
前記他のブロック内に形成された前記第２のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第２のリファレンスセルのうちから選択される一の前記第２のリファレンスセルの電気抵抗に応じた信号であり、
前記他のブロック内に形成された前記第３のリファレンスセルの前記電気抵抗に応じた信号は、前記他のブロック内に形成された複数の前記第３のリファレンスセルのうちから選択される一の前記第３のリファレンスセルの電気抵抗に応じた信号である
ことを特徴とする磁気メモリ装置の読み出し方法。
【符号の説明】
【０２５７】
１０…半導体基板
１２…素子分離領域
１６…ゲート電極、ワード線
１８ａ…ソース拡散層
１８ｂ…ドレイン拡散層
２０…選択トランジスタ
２２…層間絶縁膜
２４ａ、２４ｂ…コンタクトホール
２６ａ、２６ｂ…導体プラグ
２８…ソース線
３０…中継配線
３２…層間絶縁膜
３４…コンタクトホール
３６…導体プラグ
３８…下部電極、積層膜
４０…Ｔａ膜
４２…Ｒｕ膜
４４…Ｔａ膜
４６…バッファ層
４８…磁化自由層
５０…トンネルバリア層
５２…磁化固定層
５４…ＣｏＦｅＢ膜
５６…Ｒｕ膜
５８…ＣｏＦｅ膜
６０…ＩｒＭｎ膜
６２…中間層
６４…磁化自由層
６６…トンネルバリア層
６８…磁化固定層
７０…ＣｏＦｅＢ膜
７２…Ｒｕ膜
７４…ＣｏＦｅ膜
７６…ＩｒＭｎ膜
７８…キャップ層
８０…上部電極
８２…層間絶縁膜
８４…ビット線
９０ａ〜９０ｄ…電流電圧変換回路
９１…インバータ
９２、９２ａ、９２ｂ…デコーダ
９４…電流負荷回路
９６、９６ａ、９６ｂ…ワード線駆動回路
９８、９８ａ、９８ｂ…ビット線駆動回路
１００、１００ａ、１００ｂ…ソース線駆動回路
１０２、１０２ａ、１０２ｂ…ビット線選択・電流電圧変換回路
１０４ａ〜１０４ｃ…ラッチ回路
１０６ａ〜１０６ｄ…フォトレジスト膜
１０８…スペーサ
１１０ａ、１１０ｂ…ブロック
ＣＳ…コラム選択スイッチ
ＭＣ…メモリセル
ＭＴＪ０１、ＭＴＪ０２、ＭＴＪ１１、ＭＴＪ１２、ＭＴＪ２１、ＭＴＪ２２、ＭＴＪ３１、ＭＴＪ３２…磁気抵抗効果素子
Ｒｅｆ１〜Ｒｅｆ３…リファレンスセル
ＳＡ１〜ＳＡ３、ＳＡ１ａ〜ＳＡ３ａ、ＳＡ１ｂ〜ＳＡ３ｂ…センスアンプ
Ｔｒ０１〜Ｔｒ０３…選択トランジスタ
Ｔｒ１０〜Ｔｒ１３…クランプ用ＮＭＯＳトランジスタ
Ｔｒ２０〜Ｔｒ２３…負荷用ＰＭＯＳトランジスタ
ＴｒＣＳ…トランジスタ
Ｍｎ０１〜Ｍｎ０３、Ｍｎ１１〜Ｍｎ１３…ＮＭＯＳトランジスタ
Ｍ１ｐｒｅ１〜Ｍ１ｐｒｅ３、Ｍ２ｐｒｅ１〜Ｍ２ｐｒｅ３、Ｍ３ｐｒｅ１〜Ｍ３ｐｒｅ３…ＰＭＯＳトランジスタ
Ｍｎ３１〜Ｍｎ３３、Ｍｎ５１〜Ｍｎ５３…ＮＭＯＳトランジスタ
Ｍｐ４１〜Ｍｐ４３、Ｍｐ６１〜Ｍｐ６３…ＰＭＯＳトランジスタ
Ｍｎ７１〜Ｍｎ７３、Ｍｎ８１〜Ｍｎ８３…ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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