(57)【特許請求の範囲】
【請求項１】
第１及び第２のデータ線と、
共通ノードと前記第１のデータ線との間に直列接続される第１及び第２の不揮発性メモリトランジスタを少なくとも含む第１のメモリストリングと、
前記共通ノードと前記第２のデータ線との間に直列接続される第３及び第４の不揮発性メモリトランジスタを少なくとも含む第２のメモリストリングと、
前記共通ノードに接続される第１のデータ保持ノードとコンフィギュレーションデータ出力ノードに接続される第２のデータ保持ノードとを含むフリップフロップ回路と
を具備するコンフィギュレーションメモリ。
【請求項２】
前記第１及び第３の不揮発性メモリトランジスタ内に記憶された１ビットのコンフィギュレーションデータが第１の値を有するとき、前記第１の不揮発性メモリトランジスタの閾値は、前記第３の不揮発性メモリトランジスタの閾値より高く、前記１ビットのコンフィギュレーションデータが第２の値を有するとき、前記第３の不揮発性メモリトランジスタの閾値は、前記第１の不揮発性メモリトランジスタの閾値より高い請求項１に記載のコンフィギュレーションメモリ。
【請求項３】
前記第１のデータ線に第１の電位を印加し、前記第２のデータ線に第２の電位を印加し、前記第１及び第３の不揮発性メモリトランジスタのゲート端子に、前記第１の不揮発性メモリトランジスタの閾値と前記第３の不揮発性メモリトランジスタの閾値との間の読み出し電位を印加することにより、前記第１及び第３の不揮発性メモリトランジスタ内に記憶された１ビットのコンフィギュレーションデータを前記フリップフロップ回路に転送する請求項１に記載のコンフィギュレーションメモリ。
【請求項４】
前記第１及び第３の不揮発性メモリトランジスタのゲート端子に接続される第１の制御線と、前記第２及び第４の不揮発性メモリトランジスタのゲート端子に接続される第２の制御線とをさらに具備する請求項１に記載のコンフィギュレーションメモリ。
【請求項５】
前記第１のデータ線に第１の電位を印加し、前記第２のデータ線に第２の電位を印加し、前記第１の制御線を前記第１の不揮発性メモリトランジスタの閾値と前記第３の不揮発性メモリトランジスタの閾値との間の読み出し電位に設定することにより、前記第１及び第３の不揮発性メモリトランジスタ内に記憶された１ビットのコンフィギュレーションデータを前記フリップフロップ回路に転送する請求項４に記載のコンフィギュレーションメモリ。
【請求項６】
請求項１に記載のコンフィギュレーションメモリにおいて、
電源電位が印加されるグローバル電源線と、ローカル電源線と、前記グローバル電源線と前記ローカル電源線との間に接続される電源スイッチとをさらに具備し、
前記フリップフロップ回路は、フリップフロップ接続される第１及び第２のインバータを備え、前記第１及び第２のインバータは、それぞれ、ソース端子が前記ローカル電源線に接続されるＰチャネル型ＦＥＴを備える
コンフィギュレーションメモリ。
【請求項７】
請求項１又は６に記載のコンフィギュレーションメモリにおいて、
接地電位が印加されるグローバル接地線と、ローカル接地線と、前記グローバル接地線と前記ローカル接地線との間に接続される接地スイッチとをさらに具備し、
前記フリップフロップ回路は、フリップフロップ接続される第１及び第２のインバータを備え、前記第１及び第２のインバータは、それぞれ、ソース端子が前記ローカル接地線に接続されるＮチャネル型ＦＥＴを備える
コンフィギュレーションメモリ。
【請求項８】
請求項１に記載のコンフィギュレーションメモリにおいて、
電源電位が印加されるグローバル電源線と、ローカル電源線と、前記グローバル電源線と前記ローカル電源線との間に接続される電源スイッチと、接地電位が印加されるグローバル接地線と、ローカル接地線と、前記グローバル接地線と前記ローカル接地線との間に接続される接地スイッチと、前記ローカル電源線と前記ローカル接地線との間に接続され、制御信号により制御されるイコライズスイッチとをさらに具備する
コンフィギュレーションメモリ。
【請求項９】
前記イコライズスイッチは、前記ローカル電源線と前記ローカル接地線との間に並列して配置されるＮチャネル型ＦＥＴ及びＰチャネル型ＦＥＴを含む請求項８に記載のコンフィギュレーションメモリ。
【請求項１０】
請求項１に記載のコンフィギュレーションメモリにおいて、
前記共通ノードと前記コンフィギュレーションデータ出力ノードとの間に接続され、制御信号により制御されるイコライズスイッチをさらに具備する
コンフィギュレーションメモリ。
【請求項１１】
請求項１に記載のコンフィギュレーションメモリにおいて、
プリチャージ電位が印加されるプリチャージ電源線と、前記プリチャージ電源線と前記共通ノードとの間に接続される第１のプリチャージスイッチと、前記プリチャージ電源線と前記コンフィギュレーションデータ出力ノードとの間に接続される第２のプリチャージスイッチと、前記共通ノードと前記コンフィギュレーションデータ出力ノードとの間に接続されるイコライズスイッチとをさらに具備し、
前記第１のプリチャージスイッチ、前記第２のプリチャージスイッチ及び前記イコライズスイッチは、制御信号により制御される
コンフィギュレーションメモリ。
【請求項１２】
請求項１に記載のコンフィギュレーションメモリにおいて、
プリチャージ電位が印加されるプリチャージ電源線と、前記プリチャージ電源線と前記コンフィギュレーションデータ出力ノードとの間に接続され、制御信号により制御されるプリチャージスイッチとをさらに具備する
コンフィギュレーションメモリ。
【請求項１３】
請求項１乃至１２のいずれか１項に記載のコンフィギュレーションメモリにおいて、
前記共通ノードに接続され、前記コンフィギュレーションデータ出力ノードから出力されるデータを反転したデータを出力する反転コンフィギュレーションデータ出力ノードをさらに具備する
コンフィギュレーションメモリ。
【請求項１４】
第１及び第２のデータ線と、
共通ノードと前記第１のデータ線との間に直列接続される第１及び第２の不揮発性メモリトランジスタを少なくとも含む第１のメモリストリングと、
前記共通ノードと前記第２のデータ線との間に直列接続される第３及び第４の不揮発性メモリトランジスタを少なくとも含む第２のメモリストリングと、
入力端子が前記共通ノードに接続されるインバータと、
前記インバータの出力端子とコンフィギュレーションデータ入力ノードとの間に接続されるトランスファゲートと、
前記コンフィギュレーションデータ入力ノードとコンフィギュレーションデータ出力ノードとの間に接続されるフリップフロップ回路と
を具備するコンフィギュレーションメモリ。
【請求項１５】
第１及び第２のデータ線と、
共通ノードと前記第１のデータ線との間に直列接続される第１及び第２の不揮発性メモリトランジスタを少なくとも含む第１のメモリストリングと、
前記共通ノードと前記第２のデータ線との間に直列接続される第３及び第４の不揮発性メモリトランジスタを少なくとも含む第２のメモリストリングと、
ゲート端子が前記共通ノードに接続され、ソース端子が接地ノードに接続され、ドレイン端子がコンフィギュレーションデータ入力ノードに接続されるＮチャネル型ＦＥＴと、
前記コンフィギュレーションデータ入力ノードとコンフィギュレーションデータ出力ノードとの間に接続されるフリップフロップ回路とを具備するコンフィギュレーションメモリ。
【請求項１６】
請求項１５に記載のコンフィギュレーションメモリにおいて、
ゲート端子に制御信号が入力され、ソース端子が電源ノードに接続され、ドレイン端子が前記コンフィギュレーションデータ入力ノードに接続されるＰチャネル型ＦＥＴをさらに具備する
コンフィギュレーションメモリ。
【請求項１７】
請求項１４乃至１６のいずれか１項に記載のコンフィギュレーションメモリにおいて、
前記コンフィギュレーションデータ入力ノードに接続され、前記コンフィギュレーションデータ出力ノードから出力されるデータを反転したデータを出力する反転コンフィギュレーションデータ出力ノードをさらに具備する
コンフィギュレーションメモリ。
【請求項１８】
前記第１及び第２のメモリストリングは、１つのアクティブエリア上に形成される請求項１乃至１７のいずれか１項に記載のコンフィギュレーションメモリ。
【請求項１９】
前記第１及び第３の不揮発性メモリトランジスタ内に記憶された１ビットのコンフィギュレーションデータを、前記フリップフロップ回路に転送する請求項１乃至１８のいずれか１項に記載のコンフィギュレーションメモリ。
【請求項２０】
請求項１に記載の第１及び第２のコンフィギュレーションメモリを具備し、
前記第１のコンフィギュレーションメモリの前記第１及び第２のメモリストリングと、前記第２のコンフィギュレーションメモリの前記第１及び第２のメモリストリングとは、第１の方向に第１のピッチで平均して並び、かつ、第１の方向に直交する第２の方向に延び、
前記第１のコンフィギュレーションメモリの前記共通ノードは、第１のビアであり、前記第２のコンフィギュレーションメモリの前記共通ノードは、第２のビアであり、前記第１及び第２のビアは、前記第１の方向に前記第１のピッチの２倍である第２のピッチで平均して並ぶコンフィギュレーションメモリアレイ。
【請求項２１】
前記第１及び第２のコンフィギュレーションメモリの前記フリップフロップ回路は、共に、前記第１の方向において前記第２のピッチの２倍である第３のピッチの範囲内に配置され、かつ、前記第２の方向に並んで配置される請求項２０に記載のコンフィギュレーションメモリアレイ。
【請求項２２】
第１及び第２のデータ線と、
第１及び第２の制御線と、
ゲート端子が前記第１の制御線に接続され、ドレイン端子が前記第１のデータ線に接続され、ソース端子が共通ノードに接続される第１の不揮発性メモリトランジスタ、及び、ゲート端子が前記第１の制御線に接続され、ドレイン端子が前記第２のデータ線に接続され、ソース端子が前記共通ノードに接続される第２の不揮発性メモリトランジスタを備える第１のメモリペアと、
ゲート端子が前記第２の制御線に接続され、ドレイン端子が前記第１のデータ線に接続され、ソース端子が共通ノードに接続される第３の不揮発性メモリトランジスタ、及び、ゲート端子が前記第２の制御線に接続され、ドレイン端子が前記第２のデータ線に接続され、ソース端子が前記共通ノードに接続される第４の不揮発性メモリトランジスタを備える第２のメモリペアと、
前記共通ノードに接続される第１のデータ保持ノードとコンフィギュレーションデータ出力ノードに接続される第２のデータ保持ノードとを含むフリップフロップ回路と
を具備するコンフィギュレーションメモリ。
【請求項２３】
前記第１及び第２の不揮発性メモリトランジスタ内に記憶された１ビットのコンフィギュレーションデータを、前記フリップフロップ回路に転送する請求項２２に記載のコンフィギュレーションメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、コンフィギュレーションメモリに関する。
【背景技術】
【０００２】
フィールドプログラマブルゲートアレイ（Field Programmable Gate Array:ＦＰＧＡ）に代表される再構成可能な論理回路（Reconfigurable logic circuit）は、コンフィギュレーションメモリ(Configuration memory)に記憶されたデータに基づき、所定の論理（回路構成）を実現する。
【０００３】
ここで、１つの論理を実現するためのデータは、コンテキストと呼ばれる。また、近年では、システムの多様化に伴い、複数のコンテキストを格納可能で、複数の論理のうちの１つを選択的に実現できるマルチコンテキスト再構成可能な論理回路が提案されている。
【０００４】
マルチコンテキスト再構成可能な論理回路は、複数のメモリ素子を備えるコンフィギュレーションメモリ内に複数のコンテキストを格納する。論理回路の動作時においては、コンテキストの切り替えを高速に行えることが望ましい。
【０００５】
しかし、このような高速にコンテキストの切り替えを行うことができる論理回路は、コンフィギュレーションメモリをＳＲＡＭ（Static Random Access Memory）から構成する場合がほとんどである。この場合、ＳＲＡＭのエリアサイズ自体が大きいことから、コンテキスト数の増加に伴い、コンフィギュレーションメモリをチップ内の所定エリア内に収めることができなくなる問題がある。
【０００６】
また、ＳＲＡＭは、揮発性であるため、電源遮断時にコンフィギュレーションメモリ内に格納したコンテキストが失われてしまう。このため、低消費電力化のため待機時に電源を遮断する技術を適応できない問題がある。一方、コンフィギュレーションメモリを不揮発性メモリ素子から構成する場合、論理回路の動作時に不揮発性メモリ素子に印加される電圧による誤書き込み(リードディスターブ)が問題となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第7,193,437号
【特許文献２】米国特許第7,804,730号
【非特許文献】
【０００８】
【非特許文献１】Masanori Hariyama et.al, “Novel Switch Block Architecture Using Non-Volatile Functional Pass-gate for Multi-Context FPGAs”, Proceedings of the IEEE Computer Society Annual Symposium on VLSI New Frontiers in VLSI Design, 2005
【発明の概要】
【発明が解決しようとする課題】
【０００９】
実施形態は、不揮発及び小エリアサイズで、リードディスターブを防止可能なコンフィギュレーションメモリを提案する。
【課題を解決するための手段】
【００１０】
実施形態によれば、コンフィギュレーションメモリは、第１及び第２のデータ線と、共通ノードと前記第１のデータ線との間に直列接続される第１及び第２の不揮発性メモリ素子を含む第１のメモリストリングと、前記共通ノードと前記第２のデータ線との間に直列接続される第３及び第４の不揮発性メモリ素子を含む第２のメモリストリングと、前記共通ノードとコンフィギュレーションデータ出力ノードとの間に接続されるフリップフロップ回路と、前記第１及び第３の不揮発性メモリ素子内に第１のコンテキストを第１の相補データとして書き込み、前記第１及び第３の不揮発性メモリ素子から前記フリップフロップ回路内に前記第１のコンテキストを読み出す制御回路とを備える。
【図面の簡単な説明】
【００１１】
【図１】基本ユニットを示す回路図。
【図２】読み出し動作の状態を示す回路図。
【図３】図２の回路の読み出し動作を示す波形図。
【図４】書き込み動作の状態を示す回路図。
【図５】消去動作の状態を示す回路図。
【図６】第１の変形例を示す回路図。
【図７】図６の回路の読み出し動作を示す波形図。
【図８】第２の変形例を示す回路図。
【図９】図８の回路の読み出し動作を示す波形図。
【図１０】第３の変形例を示す回路図。
【図１１】図１０の回路の読み出し動作を示す波形図。
【図１２】第４の変形例を示す回路図。
【図１３】図１２の回路の読み出し動作を示す波形図。
【図１４】第５の変形例を示す回路図。
【図１５】図１４の回路の読み出し動作を示す波形図。
【図１６】第６の変形例を示す回路図。
【図１７】図１６の回路の読み出し動作を示す波形図。
【図１８】第７の変形例を示す回路図。
【図１９】図１８の回路の読み出し動作を示す波形図。
【図２０】適用例としてのＦＰＧＡを示す回路図。
【図２１】図２０のメモリ部及び論理回路部を示す回路図。
【図２２】コンフィギュレーションメモリのレイアウトを示す図。
【図２３】読み出し動作の変形例を示す波形図。
【図２４】読み出し動作の変形例を示す波形図。
【図２５】メモリアレイの変形例を示す図。
【図２６】図２５の回路の読み出し動作を示す波形図。
【図２７】書き込み動作時のメモリアレイを示す図。
【図２８】消去動作時のメモリアレイを示す図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら実施形態を説明する。
【００１３】
（基本ユニット）  
図１は、コンフィギュレーションメモリを示している。
【００１４】
同図は、マルチコンテキスト再構成可能な論理回路において、複数のコンテキストを格納するための基本ユニットを示している。
【００１５】
第１のメモリストリングＭＳ１は、例えば、共通ノードＣＮと第１のデータ線（ビット線）ＢＬ１との間に直列接続される第１、第２及び第３の不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３を含むＮＡＮＤストリングである。
【００１６】
第１、第２及び第３の不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３の一端は、ドレイン側セレクトゲートトランジスタＳＴ１１を介して第１のデータ線ＢＬ１に接続される。また、第１、第２及び第３の不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３の他端は、ソース側セレクトゲートトランジスタＳＴ１２を介して共通ノードＣＮに接続される。
【００１７】
同様に、第２のメモリストリングＭＳ２は、例えば、共通ノードＣＮと第２のデータ線（ビット線）ＢＬ２との間に直列接続される第１、第２及び第３の不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３を含むＮＡＮＤストリングである。
【００１８】
第１、第２及び第３の不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３の一端は、ドレイン側セレクトゲートトランジスタＳＴ２１を介して第２のデータ線ＢＬ２に接続される。また、第１、第２及び第３の不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３の他端は、ソース側セレクトゲートトランジスタＳＴ２２を介して共通ノードＣＮに接続される。
【００１９】
第１の制御線（ワード線）ＷＬ１は、第１及び第２のメモリストリングＭＳ１，ＭＳ２内の第１の不揮発性メモリ素子ＭＣ１１，ＭＣ２１の制御端子に接続される。
【００２０】
同様に、第２の制御線（ワード線）ＷＬ２は、第１及び第２のメモリストリングＭＳ１，ＭＳ２内の第２の不揮発性メモリ素子ＭＣ１２，ＭＣ２２の制御端子に接続される。また、第３の制御線（ワード線）ＷＬ３は、第１及び第２のメモリストリングＭＳ１，ＭＳ２内の第３の不揮発性メモリ素子ＭＣ１３，ＭＣ２３の制御端子に接続される。
【００２１】
第１の不揮発性メモリ素子ＭＣ１１，ＭＣ２１は、１つのメモリペアを構成し、例えば、１ビット（相補データ）を記憶する。同様に、第２の不揮発性メモリ素子ＭＣ１２，ＭＣ２２及び第３の不揮発性メモリ素子ＭＣ１３，ＭＣ２３も、それぞれ、１つのメモリペアを構成し、例えば、１ビット（相補データ）を記憶する。
【００２２】
本例では、１つのコンテキストが、１つの制御線ＷＬｉ（ｉは、１〜３のうちの１つ）に接続される２つの不揮発性メモリ素子ＭＣ１ｉ，ＭＣ２ｉからなる１つのメモリペア（１ビット）により構成される。但し、本例の基本ユニットを複数個組み合わせることにより、１つのコンテキストを複数ビットから構成することは容易に可能である。
【００２３】
また、本例では、コンテキストの数が３つ（メモリペア数に相当）であるが、これに限られない。即ち、この基本ユニットは、メモリペア数（本例では、制御線ＷＬｉの数）を２つ以上とすることにより、マルチコンテキスト再構成可能な論理回路のコンフィギュレーションメモリとして使用可能である。
【００２４】
さらに、本例では、１つのメモリペアを構成する２つの不揮発性メモリ素子ＭＣ１ｉ，ＭＣ２ｉの制御端子に、１つの制御線ＷＬｉが共通に接続される。但し、これに代えて、１つのメモリペアを構成する２つの不揮発性メモリ素子ＭＣ１ｉ，ＭＣ２ｉの制御端子に、それぞれ、独立に、１つの制御線（合計２つの制御線）を接続してもよい。
【００２５】
第１のメモリストリングＭＳ１内の第１、第２及び第３の不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３及び第２のメモリストリングＭＳ２内の第１、第２及び第３の不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３は、それぞれ、例えば、フラッシュメモリセルである。
【００２６】
フラッシュメモリセルは、例えば、半導体層（チャネル）、第１の絶縁層（トンネル絶縁層）、電荷蓄積層、第２の絶縁層（電極間絶縁層／ブロック絶縁層）及びコントロールゲート電極（ワード線）の積層構造を有するＦＥＴ（Field Effect Transistor）である。
【００２７】
電荷蓄積層が電気的に浮遊状態のポリシリコンゲート電極であるとき、フラッシュメモリセルは、フローティングゲート型と呼ばれ、第２の絶縁層は、電極間絶縁層、ＩＰＤ（Inter-polysilicon dielectric）などと呼ばれる。
【００２８】
また、電荷蓄積層が電荷をトラップする機能を有する絶縁層（例えば、窒化シリコン層）であるとき、フラッシュメモリセルは、電荷トラップ型、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）型などと呼ばれ、第２の絶縁層は、リーク電流をブロックするブロック絶縁層と呼ばれる。
【００２９】
セレクトゲートトランジスタＳＴ１１，ＳＴ１２，ＳＴ２１，ＳＴ２２は、第１、第２及び第３の不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ２１，ＭＣ２２，ＭＣ２３と同じ構造を有していてもよいし、異なる構造を有していてもよい。後者の場合、セレクトゲートトランジスタＳＴ１１，ＳＴ１２，ＳＴ２１，ＳＴ２２は、例えば、電荷蓄積層を有しないMOS(Metal-Oxide-Silicon)型ＦＥＴとするのが望ましい。
【００３０】
ドレイン側のセレクトゲートトランジスタＳＴ１１，ＳＴ２１の制御端子は、例えば、セレクトゲート線ＳＧＤに接続され、ソース側のセレクトゲートトランジスタＳＴ１２，ＳＴ２２の制御端子は、例えば、セレクトゲート線ＳＧＳに接続される。
【００３１】
ここで、第１、第２及び第３の制御線ＷＬ１，ＷＬ２，ＷＬ３及びセレクトゲート線ＳＧＤ，ＳＧＳは、第１の方向（ロウ方向）に延び、第１及び第２のデータ線ＢＬ１，ＢＬ２は、第１の方向に直交する第２の方向（カラム方向）に延びる。
【００３２】
また、第１及び第２のメモリストリングＭＳ１，ＭＳ２は、第１及び第２の方向に二次元的に配置されていてもよいし、第１と第２の方向に直交する第３の方向（垂直方向）に三次元的に配置されていてもよい。
【００３３】
フリップフロップ回路ＦＦは、共通ノードＣＮとコンフィギュレーションデータ出力ノードＯＵＴとの間に接続される。フリップフロップ回路ＦＦは、例えば、フリップフロップ接続される第１及び第２のインバータＩＮＶ１，ＩＮＶ２を備える。
【００３４】
インバータＩＮＶ１は、電源ノードＶｄｄと接地ノードＶｓｓとの間に直列接続されるＰチャネルＦＥＴ  Ｐ１及びＮチャネルＦＥＴ  Ｎ１を備える。インバータＩＮＶ２は、電源ノードＶｄｄと接地ノードＶｓｓとの間に直列接続されるＰチャネルＦＥＴ  Ｐ２と及びＮチャネルＦＥＴ  Ｎ２を備える。
【００３５】
インバータＩＮＶ１の入力端子は、共通ノードＣＮに接続され、インバータＩＮＶ１の出力端子は、コンフィギュレーションデータ出力ノードＯＵＴに接続される。また、インバータＩＮＶ２の入力端子は、コンフィギュレーションデータ出力ノードＯＵＴに接続され、インバータＩＮＶ２の出力端子は、共通ノードＣＮに接続される。
【００３６】
コンフィギュレーションデータ出力ノードＯＵＴは、例えば、パストランジスタの制御端子（例えば、ＦＥＴのゲート端子）に接続される。パストランジスタは、所定の論理（回路構成）を実現するためのロジックエレメントを選択的に相互接続する役割を有する。尚、1つの出力ノードＯＵＴが、複数のパストランジスタのゲート端子に接続される場合もある。
【００３７】
ドライバ１１は、第１、第２及び第３の制御線ＷＬ１，ＷＬ２，ＷＬ３及びセレクトゲート線ＳＧＤ，ＳＧＳを駆動する。また、ドライバ１２は、第１及び第２のデータ線ＢＬ１，ＢＬ２を駆動する。
【００３８】
そして、制御回路１０は、本例のコンフィギュレーションメモリ（基本ユニット）の動作を制御する。
【００３９】
例えば、読み出し時に、第１のデータ線ＢＬ１は、第１の電位（例えば、接地電位Ｖｓｓ）に設定され、第２のデータ線ＢＬ２は、第２の電位（例えば、電源電位Ｖｄｄ）に設定される。ここで、読み出しとは、不揮発性メモリ素子からフリップフロップ回路へのデータ転送をいうものとする。即ち、コンフィギュレーションメモリにおける読み出しは、不揮発性メモリ素子からフリップフロップ回路を介してチップの外部にデータを出力するようなＮＡＮＤフラッシュメモリの読み出しとは異なる。
【００４０】
また、第１の制御線ＷＬ１に接続される２つの不揮発性メモリ素子（１メモリペア）内に格納されたコンテキスト（選択されたコンテキスト）を読み出すとき、第１の制御線ＷＬ１は、第１のメモリストリングＭＳ１内の第１の不揮発性メモリ素子ＭＣ１１の閾値と、第２のメモリストリングＭＳ２内の第１の不揮発性メモリ素子ＭＣ２１の閾値との間の読み出し電位Ｖreadに設定される。
【００４１】
その結果、第１の不揮発性メモリ素子ＭＣ１１，ＭＣ２１内に格納された相補データに基づいて、選択されたコンテキスト（第１及び第２の電位うちの１つ）がフリップフロップ回路ＦＦに転送される。また、選択されたコンテキストは、フリップフロップ回路ＦＦにラッチされる。
【００４２】
そして、コンフィギュレーションデータ出力ノードＯＵＴが第２の電位（例えば、電源電位Ｖｄｄ）のとき、例えば、パストランジスタがオン状態となり、パストランジスタの両端に接続される２つのロジックエレメントが相互接続される。
【００４３】
一方、コンフィギュレーションデータ出力ノードＯＵＴが第１の電位（例えば、接地電位）のとき、例えば、パストランジスタがオフ状態となり、パストランジスタの両端に接続される２つのロジックエレメントが互いに分断される。
【００４４】
尚、コンフィグレーションデータ出力端子ＯＵＴは、Ｌｏｏｋ−Ｕｐ−Ｔａｂｌｅ(LUT)回路においては、スイッチトランジスタの入力端子(ソース/ドレイン)に接続される。また、LUT回路においては、コンフィグレーションデータ出力端子ＯＵＴは、インバータの入力に接続され、そのインバータの出力がスイッチトランジスタの入力端子(ソース/ドレイン)に接続される場合もある。
【００４５】
また、共通ノードＣＮに、コンフィギュレーションデータ出力ノードＯＵＴから出力されるデータを反転したデータを出力する反転コンフィギュレーションデータ出力ノードｂＯＵＴをさらに設けてもよい。
【００４６】
（基本動作）  
図１の基本ユニットを複数個組み合わせてアレイ構造を構成するときの基本動作（読み出し／書き込み／消去）について説明する。
【００４７】
１．  読み出し動作  
図２は、読み出し動作時の基本ユニットの状態を示している。図３は、読み出し動作を示す波形図である。
【００４８】
選択されたコンテキストは、第２の制御線ＷＬ２に接続される（ｎ＋１）個の不揮発性メモリ素子（（ｎ＋１）／２個のメモリペア）内に格納された（ｎ＋１）／２ビットとする。但し、ｎは、奇数である。
【００４９】
ここで、第１のセルユニットＣＥＬＬ１は、第１番目のデータ線（First numbered data line）ＢＬ１と第２番目のデータ線（Second numbered data line）ＢＬ２とに接続される第１及び第２のメモリストリングＭＳ１，ＭＳ２とする。
【００５０】
同様に、第ｎのセルユニットＣＥＬＬｎは、第ｎ番目のデータ線（n-numbered data line）ＢＬｎと第（ｎ＋１）番目のデータ線（(n+1)-numbered data line）ＢＬ（ｎ＋１）とに接続される第１及び第２のメモリストリングＭＳ１，ＭＳ２とする。
【００５１】
また、第１及び第２のメモリストリングＭＳ１，ＭＳ２内の複数の不揮発性メモリ素子は、例えば、低い閾値（low-Ｖth）の消去状態（“１”状態）及び高い閾値（high-Ｖth）の書き込み状態（“０”状態）のうちの１つ（１ビット）を保持しているものとする。
【００５２】
・  コンフィギュレーションメモリセットアップ（Configuration Memory Setup）  
まず、時刻ｔ１において、セットアップが行われる。セットアップ動作は、以下の通りである。
【００５３】
(1) セレクトゲート線ＳＧＤ，ＳＧＳは、オン電位Ｖsg-pass（例えば、＋４Ｖ）に設定される。この時、セレクトゲート線ＳＧＤ，ＳＧＳに接続されるセレクトゲートトランジスタは、オン状態になる。
【００５４】
(2) 非選択のコンテキストに接続される非選択の第１及び第３の制御線ＷＬ１，ＷＬ３は、転送電位Ｖpassに設定される。転送電位Ｖpassは、不揮発性メモリ素子の閾値（low-Ｖth／high-Ｖth）にかかわらず、不揮発性メモリ素子をオン状態にすることができる電位である。
【００５５】
従って、非選択の第１及び第３の制御線ＷＬ１，ＷＬ３に接続される全ての非選択の不揮発性メモリ素子は、オン状態になる。
【００５６】
(3) 選択されたコンテキストに接続される選択された第２の制御線ＷＬ２は、読み出し電位Ｖreadに設定される。Ｖreadは、消去状態の閾値（low-Ｖth）よりも大きく、かつ、書き込み状態の閾値（high-Ｖth）よりも小さい値を有する。
【００５７】
従って、第１のセルユニットＣＥＬＬ１において、不揮発性メモリ素子ＭＣ１２が消去状態であり、不揮発性メモリ素子ＭＣ２２が書き込み状態であるとき、不揮発性メモリ素子ＭＣ１２は、オン状態、不揮発性メモリ素子ＭＣ２２は、オフ状態になる。
【００５８】
また、第ｎのセルユニットＣＥＬＬｎにおいて、不揮発性メモリ素子ＭＣ１２が書き込み状態であり、不揮発性メモリ素子ＭＣ２２が消去状態であるとき、不揮発性メモリ素子ＭＣ１２は、オフ状態、不揮発性メモリ素子ＭＣ２２は、オン状態になる。
【００５９】
(4) 奇数番目のデータ線（Odd numbered data lines）に第１の電位（例えば、接地電位Ｖｓｓ）を印加し、偶数番目のデータ線（Even numbered data lines）に第２の電位（例えば、電源電位Ｖｄｄ）を印加する。
【００６０】
その結果、第１のセルユニットＣＥＬＬ１に接続される共通ノードＣＮ１には、第１のデータ線ＢＬ１から第１の電位が転送される。このため、フリップフロップ回路ＦＦ１は、過去の保持データにかかわらず、共通ノードＣＮ１側を第１の電位とし、コンフィギュレーションデータ出力ノードＯＵＴ１側を第２の電位とする状態となり、その後、その状態を維持する。
【００６１】
そして、コンフィギュレーションデータ出力ノードＯＵＴ１からは、第２の電位が出力データＤＡＴＡ１として出力される。
【００６２】
また、第ｎのセルユニットＣＥＬＬｎに接続される共通ノードＣＮｎには、第（ｎ＋１）のデータ線ＢＬ（ｎ＋１）から第２の電位が転送される。このため、フリップフロップ回路ＦＦｎは、過去の保持データにかかわらず、共通ノードＣＮｎ側を第２の電位とし、コンフィギュレーションデータ出力ノードＯＵＴｎ側を第１の電位となり、その後、その状態を維持する。
【００６３】
そして、コンフィギュレーションデータ出力ノードＯＵＴｎからは、第１の電位が出力データＤＡＴＡｎとして出力される。
【００６４】
・  処理の開始（Start processing）  
次に、時刻ｔ２において、ＦＰＧＡ動作が行われる。ＦＰＧＡ動作は、以下の通りである。
【００６５】
全ての制御線ＷＬ１，ＷＬ２，ＷＬ３、全てのセレクトゲート線ＳＧＤ，ＳＧＳ及び全てのデータ線ＢＬ１，…ＢＬ（ｎ＋１）は、接地電位（０Ｖ）に設定される。但し、フリップフロップ回路ＦＦに対する電源電位Ｖｄｄ及び接地電位Ｖｓｓの供給は、引き続き維持される。
【００６６】
従って、フリップフロップ回路ＦＦ１，…ＦＦｎは、時刻ｔ１〜時刻ｔ２においてセットされた値を保持し、これをコンフィギュレーションデータ出力ノードＯＵＴ１，…ＯＵＴｎに出力し続ける。
【００６７】
このように、本例では、各メモリペア内に格納されたコンテキストデータを、コンフィギュレーションメモリセットアップ時にフリップフロップ回路に転送する。そして、フリップフロップ回路は、ＦＰＧＡ動作時に、コンテキストデータをコンフィギュレーションデータ出力ノードに出力する。
【００６８】
即ち、本例では、ＦＰＧＡ動作中において、メモリストリング内の不揮発性メモリ素子及びセレクトゲートトランジスタに、読み出し電位Vread、転送電位Vpassや、オン電位Ｖsg-passなどといったバイアス電位が印加されることがない。
【００６９】
２．  書き込み動作  
図４は、書き込み動作時の基本ユニットの状態を示している。
【００７０】
ここでは、第２の制御線ＷＬ２に接続されるセルユニットＣＥＬＬ１１内の不揮発性メモリ素子ＭＣ１２に対して、選択的にコンテキストを書き込む場合を説明する。
【００７１】
本例では、セルユニットＣＥＬＬ１１内の１つのメモリペアに対して１ビットを書き込む例（残りの全てのメモリペアは非選択の場合）を示すが、これに代えて、１つのコンテキスト（複数ビット）を同時に書き込むことも可能である。
【００７２】
例えば、第２の制御線ＷＬ２に接続される（ｎ＋１）個の不揮発性メモリ素子（（ｎ＋１）／２個のメモリペア）に対して、並行して、１つのコンテキスト（（ｎ＋１）／２ビット）を書き込むことも可能である。但し、ｎは、奇数である。
【００７３】
尚、書き込み動作前の初期状態（コンテキストが全く書き込まれていない状態）において、全てのセルユニットＣＥＬＬ１１，ＣＥＬＬ１２，…ＣＥＬＬｎ１，ＣＥＬＬｎ２内の不揮発性メモリ素子は、低い閾値（low-Ｖth）の消去状態（“１”状態）にあるものとする。
【００７４】
そして、例えば、書き込み動作は、ソース側（共通ノード側）の不揮発性メモリ素子からドレイン側の不揮発性メモリ素子に向かって、選択された不揮発性メモリ素子の閾値を、低い閾値（low-Ｖth）から高い閾値（high-Ｖth）に変化させることにより行う。
【００７５】
(1) セルユニットＣＥＬＬ１１に接続される選択された第２の制御線ＷＬ２は、書き込み電位（例えば、＋１８Ｖ）Ｖprgに設定される。
【００７６】
(2) セルユニットＣＥＬＬ１１に接続される第１のデータ線ＢＬ１は、“０”−書き込み電位、例えば、接地電位Ｖｓｓに設定され、セルユニットＣＥＬＬ１１に接続される第２のデータ線ＢＬ２は、 “１”−書き込み禁止電位（Ｖinhibit）、例えば、＋４Ｖに設定される。
【００７７】
(3) セルユニットＣＥＬＬ１１に接続される非選択の第１及び第３の制御線ＷＬ１，ＷＬ３は、転送電位（例えば、＋１０Ｖ）Ｖpassに設定される。
【００７８】
また、セルユニットＣＥＬＬ１１に接続されるドレイン側セレクトゲート線ＳＧＤは、オン電位（例えば、＋４Ｖ）Ｖsg-passに設定され、セルユニットＣＥＬＬ１１に接続されるソース側セレクトゲート線ＳＧＳは、オフ電位（例えば、０Ｖ）Ｖsg-offに設定される。
【００７９】
転送電位Ｖpass及びオン電位Ｖsg-passは、“０”−書き込み電位及び“１”−書き込み禁止電位を、それぞれ、セルユニットＣＥＬＬ内の第１及び第２のメモリストリングＭＳ１，ＭＳ２を構成する不揮発性メモリ素子のチャネルに転送するための電位である。
【００８０】
従って、チャネルに“０”−書き込み電位が印加される不揮発性メモリ素子ＭＣ１２においては、選択された第２の制御線ＷＬ２に書き込み電位Ｖprgが印加されると、低い閾値（low-Ｖth）の消去状態（“１”状態）から高い閾値（high-Ｖth）の書き込み状態（“０”状態）に変化する。
【００８１】
これに対し、チャネルに“１”−書き込み禁止電位が印加される不揮発性メモリ素子ＭＣ２２においては、選択された第２の制御線ＷＬ２に書き込み電位Ｖprgが印加されると、メモリストリングＭＳ２内のドレイン側セレクトゲートトランジスタがカットオフ状態となり、チャネル電位が上昇(ブースト)される(セルフブースト書き込み阻止法)。このため、不揮発性メモリ素子ＭＣ２２においては、低い閾値（low-Ｖth）の消去状態（“１”状態）が維持される。
【００８２】
尚、VinhibitをメモリストリングＭＳ２のチャネルに転送し、書き込みを阻止しても良い(Vinihibit印加書き込み阻止法)。この場合、Vinhibitを8V程度と、セルフブースト書き込み阻止法の場合よりも高くする。また、Vsg-passも10V程度と高く設定し、ドレイン側セレクトゲートトランジスタを常時ONさせ、Vinhibitの転送を可能とする。
【００８３】
(4) 非選択のセルユニットＣＥＬＬ１２，ＣＥＬＬｎ２に接続される全ての制御線ＷＬ１，ＷＬ２，ＷＬ３は、フローティング状態に設定される。また、非選択のセルユニットＣＥＬＬ１１，ＣＥＬＬｎ２に接続される全てのセレクトゲート線ＳＧＤ，ＳＧＳは、オフ電位（例えば、０Ｖ）Ｖsg-offに設定される。
【００８４】
(5) 非選択のセルユニットＣＥＬＬｎ１，ＣＥＬＬｎ２に接続される第１及び第２のデータ線ＢＬｎ，ＢＬ（ｎ＋１）は、全て、“１”−書き込み禁止電位（Ｖinhibit）、例えば、＋4Ｖに設定される。
【００８５】
このような書き込み動作において、全てのセルユニットＣＥＬＬ１１，ＣＥＬＬ１２，ＣＥＬＬｎ１，ＣＥＬＬｎ２内のソース側セレクトゲートトランジスタは、セレクトゲート線ＳＧＳに印加されるＶsg-offによりオフ状態であるため、“１”−書き込み禁止電位(例えば、＋4Ｖ)Ｖinhibitがフリップフロップ回路ＦＦ１１，ＦＦ１２，ＦＦｎ１，ＦＦｎ２に転送されることはない。
【００８６】
これにより、書き込み動作時の高バイアスによるフリップフロップ回路の破壊を防止することができる。
【００８７】
３．  消去動作  
図５は、消去動作時の基本ユニットの状態を示している。
【００８８】
ここでは、第１、第２及び第３の制御線ＷＬ１，ＷＬ２，ＷＬ３を共通にする複数のセルユニットを、１つのブロックと称することにする。この場合、消去動作は、ブロック単位で行われる（ブロック消去）。
【００８９】
本例では、セルユニットＣＥＬＬ１１，ＣＥＬＬｎ１を第１のブロックＢＫ１とし、第１のブロックＢＫ１に対して消去動作を実行する(ブロック消去)。この時、非選択のセルユニットＣＥＬＬ１２，ＣＥＬＬｎ２を含む第２のブロックＢＫ２に対しては、消去動作を行わない。
【００９０】
但し、当然に、全てのセルユニットＣＥＬＬ１１，ＣＥＬＬｎ１，ＣＥＬＬ１２，ＣＥＬＬｎ２に対して、同時に、消去動作を実行することも可能である（チップ消去）。
【００９１】
(1) 選択ブロックＢＫ１内の全ての制御線ＷＬ１，ＷＬ２，ＷＬ３は、消去電位（例えば、−１８Ｖ）Ｖeraに設定される。
【００９２】
また、選択ブロックＢＫ１内のドレイン側セレクトゲート線ＳＧＤは、オン電位（例えば、＋４Ｖ）Ｖsg-passに設定され、選択ブロックＢＫ１内のソース側セレクトゲート線ＳＧＳは、オフ電位（例えば、０Ｖ）Ｖsg-offに設定される。
【００９３】
(2) 全てのブロックＢＫ１，ＢＫ２に共通の全てのデータ線ＢＬ１，ＢＬ２，ＢＬｎ，ＢＬ（ｎ＋１）は、例えば、接地電位Ｖｓｓに設定される。
【００９４】
ここで、オン電位Ｖsg-passは、例えば、接地電位Ｖｓｓを、選択ブロックＢＫ１内の全ての不揮発性メモリ素子のチャネルに転送するための電位である。
【００９５】
従って、チャネルに接地電位Ｖｓｓが印加される選択ブロックＢＫ１内の全ての不揮発性メモリ素子においては、選択ブロックＢＫ１内の全ての制御線に消去電位Ｖeraが印加されると、各不揮発性メモリ素子の閾値にかかわらず、全ての不揮発性メモリ素子は、低い閾値（low-Ｖth）の消去状態（“１”状態）に変化する。
【００９６】
(3) 非選択ブロックＢＫ２内の全ての制御線ＷＬ１，ＷＬ２，ＷＬ３は、フローティング状態に設定される。また、非選択ブロックＢＫ２内の全てのセレクトゲート線ＳＧＤ，ＳＧＳは、オフ電位（例えば、０Ｖ）Ｖsg-offに設定される。
【００９７】
このような消去動作において、全てのセルユニットＣＥＬＬ１１，ＣＥＬＬ１２，ＣＥＬＬｎ１，ＣＥＬＬｎ２内のソース側セレクトゲートトランジスタは、セレクトゲート線ＳＧＳに印加されるＶsg-offによりオフ状態である。
【００９８】
従って、上述の消去動作に代えて、例えば、選択ブロックＢＫ１内の全ての制御線ＷＬ１，ＷＬ２，ＷＬ３を接地電位Ｖｓｓに設定し、全てのデータ線ＢＬ１，ＢＬ２，ＢＬｎ，ＢＬ（ｎ＋１）を消去電位（例えば、＋１８Ｖ）Ｖeraに設定することにより、消去動作を行う場合に、消去電位Ｖeraがフリップフロップ回路ＦＦ１１，ＦＦ１２，ＦＦｎ１，ＦＦｎ２に転送されることはない。
【００９９】
これにより、消去動作時の高バイアスによるフリップフロップ回路の破壊も防止することができる。
【０１００】
図２２は、第1の実施例の回路のレイアウト図の一例を示す。
【０１０１】
このレイアウトは、複数のコンフィギュレーションメモリをアレイとして配置する場合の各要素の関係に関する。
【０１０２】
例えば、第１のコンフィギュレーションメモリＣＥＬＬ１の第１及び第２のメモリストリングＭＳ１，ＭＳ２と、第２のコンフィギュレーションメモリＣＥＬＬ３の第１及び第２のメモリストリングＭＳ１，ＭＳ２とは、第１の方向に第１のピッチ２Ｆで並び、かつ、第１の方向に直交する第２の方向に延びる。
【０１０３】
第１のコンフィギュレーションメモリＣＥＬＬ１の共通ノードＣＮ１は、例えば、第１のビアＶ１（VIA1: 1st-layer via）あり、第２のコンフィギュレーションメモリＣＥＬＬ３の共通ノードＣＮ３は、例えば、第２のビアＶ３（VIA1: 1st-layer via）である。この場合、第１及び第２のビアＶ１，Ｖ３は、第１の方向に第１のピッチ２Ｆの２倍である第２のピッチ４Ｆで並ぶ。
【０１０４】
第１及び第２のコンフィギュレーションメモリＣＥＬＬ１，ＣＥＬＬ３のフリップフロップ回路ＦＦは、共に、第１の方向において第２のピッチ４Ｆの２倍である第３のピッチ８Ｆの範囲内に配置され、かつ、第２の方向に並んで配置される。
【０１０５】
具体的に説明する。
【０１０６】
１つのセルユニットＣＥＬＬｉ（ｉ＝１，３，５，７，…）に属する第１のメモリストリングＭＳ１と第２のメモリストリングＭＳ２とは、それぞれ、１つのアクティブエリア（Active area）ＡＡ上に形成される。ここで、本実施例では、１つのアクティブエリアは、折り返し形状を有し、折り返し部分が第１及び第２のメモリストリングＭＳ１，ＭＳ２の接続部としての共通ノードＣＮｉ（ｉ＝１，３，５，７，…）となっている。
【０１０７】
第１及び第２のメモリストリングＭＳ１，ＭＳ２の接続部（アクティブエリアＡＡの折り返し部分）には、１つのビアＶｉ（ｉ＝１，３，５，７，…）が接続される。このビアＶｉも共通ノードＣＮｉを構成する。
【０１０８】
このように、アクティブエリアＡＡを折り返し形状（コの字状）にすることで、ビア（アクティブエリアに対するコンタクトビア）の数は、１つのセルユニットＣＥＬＬｉに対して１つでよい。仮に、１つのメモリストリングに１つのアクティブエリアを設けるとすると、１つのセルユニットＣＥＬＬｉに対して２つのビアを設けなければならない。
【０１０９】
従って、本実施例のレイアウトによれば、コンタクトビアの数を削減し、コンフィグレーションメモリアレイの面積を削減することができる。
【０１１０】
例えば、リソグラフィによる最小加工寸法をＦ（フューチャーサイズ）とすると、セルユニットＣＥＬＬｉの第１及び第２のメモリストリングＭＳ１，ＭＳ２（アクティブエリアＡＡ）の第１のピッチは、２Ｆとすることができる。また、この場合、共通ノードＣＮｉ及びコンフィギュレーション出力ノードＯＵＴｉ（ｉ＝１，３，５，７，…）のピッチの平均値は、第１のピッチの２倍である第２のピッチ４Ｆとすることができる。
【０１１１】
これは、第１の方向における共通ノードＣＮｉ及びコンフィギュレーション出力ノードＯＵＴｉの繰り返し周期が最小となる配置である。本レイアウトを採用することで、コンフィギュレーションメモリの占有面積を極めて小さくすることができる。
【０１１２】
（効果）  
本例のコンフィギュレーションメモリの特徴をまとめると、以下のようになる。
【０１１３】
(1) １つのコンテキストは、不揮発性メモリ素子から構成される１つ以上のメモリペアに格納されるため、電源遮断時にコンテキストを保持することができる。このため待機時の電源遮断技術を適応できる。
【０１１４】
(2) １つのコンテキストは、直列接続される複数の不揮発性メモリ素子の１つに格納されるため、マルチコンテキストによりコンテキスト数が増えても、直列接続される不揮発性メモリ素子の数を増やせばよく、コンフィギュレーションメモリのエリアサイズをＳＲＡＭを使用するものに比べて著しく小さくできる。
【０１１５】
(3) ＦＰＧＡ動作中においては、フリップフロップ回路にコンテキストがラッチされるため、不揮発性メモリ素子に、読み出し電位Ｖreadや、転送電位Ｖpassなどのバイアスを印加する必要がなく、リードディスターブを防止することができる。
【０１１６】
（変形例）  
以下では、図１乃至図５で説明した基本ユニットの変形例を説明する。
【０１１７】
上述のコンフィギュレーションメモリでは、メモリストリング内の不揮発性メモリ素子（ＦＥＴ）の駆動力が、フリップフロップ回路に保持されたデータを反転させるのに十分な大きさを有していなければならない。このため、一般的には、不揮発性メモリ素子のサイズ（チャネル幅）を大きくする必要があり、これは、コンフィギュレーションメモリのエリアサイズを小さくする主旨からすれば、望ましくない。
【０１１８】
以下の変形例では、メモリストリング内の不揮発性メモリ素子のサイズを大きくすることなく、不揮発性メモリ素子から読み出されたコンテキストを高速かつ正確にフリップフロップ回路に転送するための技術について提案する。
【０１１９】
具体的には、以下の変形例は、不揮発性メモリ素子からフリップフロップ回路へのコンテキストの書き込みを補助する回路を提案するものである。
【０１２０】
１．  第１の変形例  
図６は、図２のコンフィギュレーションメモリの第１の変形例を示している。同図は、図２と同様に、読み出し動作時の基本ユニットの状態を示している。図７は、読み出し動作を示す波形図である。
【０１２１】
まず、本例のコンフィギュレーションメモリの構成を説明する。
【０１２２】
但し、以下の説明では、図２の基本ユニットと異なる要素について説明し、それらと同じ要素には同一の符号を付すことにより、その詳細な説明を省略する。
【０１２３】
フリップフロップ回路ＦＦ１，…ＦＦｎ内のＰチャネル型ＦＥＴ  Ｐ１，Ｐ２のソース端子は、ローカル電源線Ｐ-localに接続される。また、フリップフロップ回路ＦＦ１，…ＦＦｎ内のＮチャネル型ＦＥＴ  Ｎ１，Ｎ２のソース端子は、ローカル接地線Ｇ-localに接続される。
【０１２４】
一方、電源電位Ｖｄｄは、グローバル電源線Ｐ-globalに印加され、接地電位Ｖｓｓは、グローバル接地線Ｇ-globalに印加される。
【０１２５】
そして、グローバル電源線Ｐ-globalとローカル電源線Ｐ-localとの間には、電源スイッチ（例えば、Ｐチャネル型ＦＥＴ）ＳＷ-powerが接続される。電源スイッチＳＷ-powerが、例えば、Ｐチャネル型ＦＥＴのとき、電源スイッチＳＷ-powerの制御端子（ゲート端子）には、制御信号φApが入力される。
【０１２６】
また、グローバル接地線Ｇ-globalとローカル接地線Ｇ-localとの間には、接地スイッチ（例えば、Ｎチャネル型ＦＥＴ）ＳＷ-groundが接続される。接地スイッチＳＷ-groundが、例えば、Ｎチャネル型ＦＥＴのとき、接地スイッチＳＷ-groundの制御端子（ゲート端子）には、制御信号φAnが入力される。
【０１２７】
プリチャージ電位（例えば、Ｖｄｄ／２）は、プリチャージ電源線Ｐ-preに印加される。そして、プリチャージ電源線Ｐ-preと共通ノードＣＮ１，…ＣＮｎとの間には、第１のプリチャージスイッチ（例えば、Ｎチャネル型ＦＥＴ）ＳＷ-pre1が接続される。
【０１２８】
また、プリチャージ電源線Ｐ-preとコンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎとの間には、第２のプリチャージスイッチ（例えば、Ｎチャネル型ＦＥＴ）ＳＷ-pre2が接続される。
【０１２９】
さらに、共通ノードＣＮ１，…ＣＮｎとコンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎとの間には、イコライズスイッチ（例えば、Ｎチャネル型ＦＥＴ）ＳＷ-equalが接続される。
【０１３０】
これらスイッチＳＷ-pre1，ＳＷ-pre2，ＳＷ-equalが、例えば、Ｎチャネル型ＦＥＴのとき、これらスイッチＳＷ-pre1，ＳＷ-pre2，ＳＷ-equalの制御端子（ゲート端子）には、制御信号φpreが入力される。
【０１３１】
次に、本例のコンフィギュレーションメモリの基本動作を説明する。
【０１３２】
基本動作のうち、書き込み動作及び消去動作については、図４及び図５の説明と同じであるため、ここでの説明を省略する。
【０１３３】
以下では、読み出し動作について説明する。
【０１３４】
選択されたコンテキストは、第２の制御線ＷＬ２に接続される（ｎ＋１）個の不揮発性メモリ素子（（ｎ＋１）／２個のメモリペア）内に格納された（ｎ＋１）／２ビットとする。但し、ｎは、奇数である。
【０１３５】
ここで、第１のセルユニットＣＥＬＬ１は、第１番目のデータ線ＢＬ１と第２番目のデータ線ＢＬ２とに接続される第１及び第２のメモリストリングＭＳ１，ＭＳ２とする。
【０１３６】
同様に、第ｎのセルユニットＣＥＬＬｎは、第ｎ番目のデータ線ＢＬｎと第（ｎ＋１）番目のデータ線ＢＬ（ｎ＋１）とに接続される第１及び第２のメモリストリングＭＳ１，ＭＳ２とする。
【０１３７】
また、第１及び第２のメモリストリングＭＳ１，ＭＳ２内の複数の不揮発性メモリ素子は、例えば、低い閾値（low-Ｖth）の消去状態（“１”状態）及び高い閾値（high-Ｖth）の書き込み状態（“０”状態）のうちの１つ（１ビット）を保持しているものとする。
【０１３８】
・  コンフィギュレーションメモリセットアップ（Configuration Memory Setup）  
まず、時刻ｔ１〜ｔ６にかけて、セットアップが行われる。セットアップ動作は、以下の通りである。
【０１３９】
時刻ｔ１において、例えば、制御信号φAnを接地電位Ｖｓｓに設定し、制御信号φApを電源電位Ｖｄｄに設定する。
【０１４０】
その結果、電源スイッチＳＷ-power及び接地スイッチＳＷ-groundは、共にオフ状態となり、フリップフロップ回路ＦＦ１，…ＦＦｎに対する電源供給が遮断される。即ち、フリップフロップ回路ＦＦ１，…ＦＦｎは、不活性化される。
【０１４１】
時刻ｔ２において、例えば、制御信号φpreを電源電位Ｖｄｄに設定し、第１のプリチャージスイッチＳＷ-pre1、第２のプリチャージスイッチＳＷ-pre2及びイコライズスイッチＳＷ-equalを、それぞれ、オン状態にする。
【０１４２】
その結果、プリチャージ電源線Ｐ-preに印加されたプリチャージ電位（例えば、Ｖｄｄ／２）は、これらスイッチＳＷ-pre1，ＳＷ-pre2，ＳＷ-equalを経由して、共通ノードＣＮ１，…ＣＮｎ及びコンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎに転送される。即ち、共通ノードＣＮ１，…ＣＮｎ及びコンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎの電位は、プリチャージ電位にプリチャージされると共に、イコライズされる。
【０１４３】
尚、本例では、時刻ｔ１と時刻ｔ２とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０１４４】
時刻ｔ３において、例えば、制御信号φpreを接地電位Ｖｓｓに設定し、第１のプリチャージスイッチＳＷ-pre1、第２のプリチャージスイッチＳＷ-pre2及びイコライズスイッチＳＷ-equalを、それぞれ、オフ状態にする。
【０１４５】
その結果、共通ノードＣＮ１，…ＣＮｎ及びコンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎは、プリチャージ電源線Ｐ-preから切断される。
【０１４６】
時刻ｔ４において、セレクトゲート線ＳＧＤ，ＳＧＳをオン電位Ｖsg-pass（例えば、＋４Ｖ）に設定し、非選択の第１及び第３の制御線ＷＬ１，ＷＬ３を転送電位Ｖpassに設定し、選択された第２の制御線ＷＬ２を読み出し電位Ｖreadに設定する。
【０１４７】
また、奇数番目のデータ線ＢＬ１，…ＢＬｎに第１の電位（例えば、接地電位Ｖｓｓ）を印加し、偶数番目のデータ線ＢＬ２，…ＢＬ（ｎ＋１）に第２の電位（例えば、電源電位Ｖｄｄ）を印加する。
【０１４８】
ここで、第１のセルユニットＣＥＬＬ１において、不揮発性メモリ素子ＭＣ１２が消去状態であり、不揮発性メモリ素子ＭＣ２２が書き込み状態であるとき、不揮発性メモリ素子ＭＣ１２は、オン状態、不揮発性メモリ素子ＭＣ２２は、オフ状態になる。
【０１４９】
また、第ｎのセルユニットＣＥＬＬｎにおいて、不揮発性メモリ素子ＭＣ１２が書き込み状態であり、不揮発性メモリ素子ＭＣ２２が消去状態であるとき、不揮発性メモリ素子ＭＣ１２は、オフ状態、不揮発性メモリ素子ＭＣ２２は、オン状態になる。
【０１５０】
その結果、第１のセルユニットＣＥＬＬ１に接続される共通ノードＣＮ１には、第１のデータ線ＢＬ１から第１の電位が転送される。このため、共通ノードＣＮ１の電位は、プリチャージ電位（例えば、Ｖｄｄ／２）から次第に低下し始める。
【０１５１】
また、第ｎのセルユニットＣＥＬＬｎに接続される共通ノードＣＮｎには、第（ｎ＋１）のデータ線ＢＬ（ｎ＋１）から第２の電位が転送される。このため、共通ノードＣＮｎの電位は、プリチャージ電位（例えば、Ｖｄｄ／２）から次第に上昇し始める。
【０１５２】
尚、本例では、時刻ｔ３と時刻ｔ４とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０１５３】
時刻ｔ５において、例えば、制御信号φAnを電源電位Ｖｄｄに設定し、制御信号φApを接地電位Ｖｓｓに設定する。
【０１５４】
その結果、電源スイッチＳＷ-power及び接地スイッチＳＷ-groundは、共にオン状態となり、フリップフロップ回路ＦＦ１，…ＦＦｎに対する電源供給が開始される。即ち、フリップフロップ回路ＦＦ１，…ＦＦｎは、活性化される。
【０１５５】
従って、第１のセルユニットＣＥＬＬ１に対応するフリップフロップ回路ＦＦ１においては、共通ノードＣＮ１が“Ｌｏｗ（Ｖｓｓ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴ１が“Ｈｉｇｈ（Ｖｄｄ）”状態に、急速に固定される。
【０１５６】
また、第ｎのセルユニットＣＥＬＬｎに対応するフリップフロップ回路ＦＦｎにおいては、共通ノードＣＮｎが“Ｈｉｇｈ（Ｖｄｄ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴｎが“Ｌｏｗ（Ｖｓｓ）”状態に、急速に固定される。
【０１５７】
即ち、出力データＤＡＴＡ１は、“Ｈｉｇｈ”状態に固定され、出力データＤＡＴＡｎは、“Ｌｏｗ”状態に固定される。
【０１５８】
尚、フリップフロップ回路ＦＦ１，…ＦＦｎを活性化させる直前の時点において、共通ノードＣＮ１，…ＣＮｎ及びコンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎの電位レベル（Ｈｉｇｈ又はＬｏｗ）は、それぞれ確定している必要はない。
【０１５９】
即ち、その時点において、共通ノードＣＮ１，…ＣＮｎの電位レベルと、コンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎの電位レベルとの間に、大小関係が発生していれば足りる。
【０１６０】
・  処理の開始（Start processing）  
次に、時刻ｔ６において、ＦＰＧＡ動作が行われる。ＦＰＧＡ動作は、以下の通りである。
【０１６１】
全ての制御線ＷＬ１，ＷＬ２，ＷＬ３、全てのセレクトゲート線ＳＧＤ，ＳＧＳ及び全てのデータ線ＢＬ１，…ＢＬ（ｎ＋１）は、接地電位（０Ｖ）に設定される。但し、フリップフロップ回路ＦＦに対する電源電位Ｖｄｄ及び接地電位Ｖｓｓの供給は、引き続き維持される。
【０１６２】
従って、フリップフロップ回路ＦＦ１，…ＦＦｎは、時刻ｔ１〜時刻ｔ６においてセットされた値を保持し、これをコンフィギュレーションデータ出力ノードＯＵＴ１，…ＯＵＴｎに出力し続ける。
【０１６３】
このように、本例では、各メモリペア内に格納されたコンテキストデータを、コンフィギュレーションメモリセットアップ時にフリップフロップ回路に転送する。そして、フリップフロップ回路は、ＦＰＧＡ動作時に、コンテキストデータをコンフィギュレーションデータ出力ノードに出力する。
【０１６４】
即ち、本例では、ＦＰＧＡ動作中において、メモリストリング内の不揮発性メモリ素子及びセレクトゲートトランジスタに、読み出し電位Vread、転送電位Vpassや、オン電位Ｖsg-passなどといったバイアス電位が印加されることがない。
【０１６５】
尚、本例では、時刻ｔ５と時刻ｔ６とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０１６６】
本例のコンフィギュレーションメモリは、図１及び図２の基本ユニットと同じ効果を得ることができる。さらに、本例は、不揮発性メモリ素子の駆動力、即ち、サイズ（チャネル幅）が小さくても、フリップフロップ回路に対するデータセットを高速かつ正確に行うことができる、という特徴を有する。その理由は、以下の通りである。
【０１６７】
(1) 不揮発性メモリ素子からフリップフロップ回路へのコンテキストデータの転送時に、フリップフロップ回路は、不活性化される。
【０１６８】
この時、フリップフロップ回路が活性化されていると、不揮発性メモリ素子には、フリップフロップ回路の駆動力（データ保持力）よりも強い電流駆動能力が要求される。
【０１６９】
本例では、不揮発性メモリ素子からフリップフロップ回路へのデータ転送時に、フリップフロップ回路が不活性化されるため、このような能力は要求されない。
【０１７０】
(2) 不揮発性メモリ素子からフリップフロップ回路へのコンテキストデータの転送時に、不揮発性メモリ素子は、共通ノードとコンフィギュレーション出力ノードとの間に僅かな電位レベルの差を設ける能力があれば足りる。
【０１７１】
コンテキストデータの転送の直前において、共通ノードとコンフィギュレーション出力ノードとは、プリチャージかつイコライズされている。このため、不揮発性メモリ素子により、共通ノードとコンフィギュレーション出力ノードとの間に僅かな電位レベルの差を設け、その後は、フリップフロップ回路の活性化により、高速かつ正確に、共通ノードの電位とコンフィギュレーション出力ノードの電位とを確定できる。
【０１７２】
(3) フリップフロップ回路は、活性化の直前の時点に、共通ノードとコンフィギュレーション出力ノードとの間に僅かな電位レベルの差があれば、活性化によりコンテキストデータを保持することができる。
【０１７３】
即ち、本例では、不揮発性メモリ素子の駆動力のみにより共通ノードの電位を確定させる必要がない。
【０１７４】
また、本例によれば、不揮発性メモリ素子からフリップフロップ回路へのコンテキストの書き込みを補助する回路を新たに付加したことにより、不揮発性メモリ素子のサイズの縮小によるコンフィギュレーションメモリのエリアサイズの縮小を実現できる。
【０１７５】
この効果は、コンテキスト数が増加するに従い顕著になる。
【０１７６】
尚、図２の基本ユニットを採用するか、又は、図６の基本ユニットを採用するかは、コンテキスト数によって決定するのが望ましい。即ち、本例の場合、不揮発性メモリ素子のサイズが縮小される反面、書き込みを補助する回路による面積オーバーヘッドが存在するからである。
【０１７７】
従って、例えば、コンテキスト数が一定数よりも少ないときは、図２の基本ユニットを採用し、コンテキスト数が一定数以上のときは、図６の基本ユニットを採用する、などといった手法を採用するのが望ましい。
【０１７８】
２．  第２の変形例  
図８は、図２のコンフィギュレーションメモリの第２の変形例を示している。同図は、図２と同様に、読み出し動作時の基本ユニットの状態を示している。図９は、読み出し動作を示す波形図である。
【０１７９】
まず、本例のコンフィギュレーションメモリの構成を説明する。
【０１８０】
但し、以下の説明では、図２の基本ユニットと異なる要素について説明し、それらと同じ要素には同一の符号を付すことにより、その詳細な説明を省略する。
【０１８１】
フリップフロップ回路ＦＦ１，…ＦＦｎ内のＰチャネル型ＦＥＴ  Ｐ１，Ｐ２のソース端子は、ローカル電源線Ｐ-localに接続される。また、フリップフロップ回路ＦＦ１，…ＦＦｎ内のＮチャネル型ＦＥＴ  Ｎ１，Ｎ２のソース端子は、ローカル接地線Ｇ-localに接続される。
【０１８２】
一方、電源電位Ｖｄｄは、グローバル電源線Ｐ-globalに印加され、接地電位Ｖｓｓは、グローバル接地線Ｇ-globalに印加される。
【０１８３】
そして、グローバル電源線Ｐ-globalとローカル電源線Ｐ-localとの間には、電源スイッチ（例えば、Ｐチャネル型ＦＥＴ）ＳＷ-powerが接続される。電源スイッチＳＷ-powerが、例えば、Ｐチャネル型ＦＥＴのとき、電源スイッチＳＷ-powerの制御端子（ゲート端子）には、制御信号φApが入力される。
【０１８４】
また、グローバル接地線Ｇ-globalとローカル接地線Ｇ-localとの間には、接地スイッチ（例えば、Ｎチャネル型ＦＥＴ）ＳＷ-groundが接続される。接地スイッチＳＷ-groundが、例えば、Ｎチャネル型ＦＥＴのとき、接地スイッチＳＷ-groundの制御端子（ゲート端子）には、制御信号φAnが入力される。
【０１８５】
本例は、図６の第１の変形例と比べると、プリチャージスイッチＳＷ-pre1，ＳＷ-pre2及びイコライズスイッチＳＷ-equalを省略している点に特徴を有する。
【０１８６】
次に、本例のコンフィギュレーションメモリの基本動作を説明する。
【０１８７】
基本動作のうち、書き込み動作及び消去動作については、図４及び図５の説明と同じであるため、ここでの説明を省略する。
【０１８８】
以下では、読み出し動作について説明する。
【０１８９】
選択されたコンテキストは、第１の変形例と同様に、第２の制御線ＷＬ２に接続される（ｎ＋１）個の不揮発性メモリ素子（（ｎ＋１）／２個のメモリペア）内に格納された（ｎ＋１）／２ビットとする。但し、ｎは、奇数である。
【０１９０】
・  コンフィギュレーションメモリセットアップ（Configuration Memory Setup）  
まず、時刻ｔ１〜ｔ４にかけて、セットアップが行われる。セットアップ動作は、以下の通りである。
【０１９１】
時刻ｔ１において、例えば、制御信号φAnを接地電位Ｖｓｓに設定し、制御信号φApを電源電位Ｖｄｄに設定する。
【０１９２】
その結果、電源スイッチＳＷ-power及び接地スイッチＳＷ-groundは、共にオフ状態となり、フリップフロップ回路ＦＦ１，…ＦＦｎに対する電源供給が遮断される。即ち、フリップフロップ回路ＦＦ１，…ＦＦｎは、不活性化される。
【０１９３】
時刻ｔ２において、セレクトゲート線ＳＧＤ，ＳＧＳをオン電位Ｖsg-pass（例えば、＋４Ｖ）に設定し、非選択の第１及び第３の制御線ＷＬ１，ＷＬ３を転送電位Ｖpassに設定し、選択された第２の制御線ＷＬ２を読み出し電位Ｖreadに設定する。
【０１９４】
また、奇数番目のデータ線ＢＬ１，…ＢＬｎに第１の電位（例えば、接地電位Ｖｓｓ）を印加し、偶数番目のデータ線ＢＬ２，…ＢＬ（ｎ＋１）に第２の電位（例えば、電源電位Ｖｄｄ）を印加する。
【０１９５】
ここで、第１のセルユニットＣＥＬＬ１において、不揮発性メモリ素子ＭＣ１２が消去状態であり、不揮発性メモリ素子ＭＣ２２が書き込み状態であるとき、不揮発性メモリ素子ＭＣ１２は、オン状態、不揮発性メモリ素子ＭＣ２２は、オフ状態になる。
【０１９６】
また、第ｎのセルユニットＣＥＬＬｎにおいて、不揮発性メモリ素子ＭＣ１２が書き込み状態であり、不揮発性メモリ素子ＭＣ２２が消去状態であるとき、不揮発性メモリ素子ＭＣ１２は、オフ状態、不揮発性メモリ素子ＭＣ２２は、オン状態になる。
【０１９７】
その結果、第１のセルユニットＣＥＬＬ１に接続される共通ノードＣＮ１には、第１のデータ線ＢＬ１から第１の電位が転送される。このため、共通ノードＣＮ１の電位は低下し始める。
【０１９８】
また、第ｎのセルユニットＣＥＬＬｎに接続される共通ノードＣＮｎには、第（ｎ＋１）のデータ線ＢＬ（ｎ＋１）から第２の電位が転送される。このため、共通ノードＣＮｎの電位は上昇し始める。
【０１９９】
尚、本例では、時刻ｔ1と時刻ｔ2とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０２００】
時刻ｔ３において、例えば、制御信号φAnを電源電位Ｖｄｄに設定し、制御信号φApを接地電位Ｖｓｓに設定する。
【０２０１】
その結果、電源スイッチＳＷ-power及び接地スイッチＳＷ-groundは、共にオン状態となり、フリップフロップ回路ＦＦ１，…ＦＦｎに対する電源供給が開始される。即ち、フリップフロップ回路ＦＦ１，…ＦＦｎは、活性化される。
【０２０２】
従って、第１のセルユニットＣＥＬＬ１に対応するフリップフロップ回路ＦＦ１においては、共通ノードＣＮ１が“Ｌｏｗ（Ｖｓｓ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴ１が“Ｈｉｇｈ（Ｖｄｄ）”状態に、急速に固定される。
【０２０３】
また、第ｎのセルユニットＣＥＬＬｎに対応するフリップフロップ回路ＦＦｎにおいては、共通ノードＣＮｎが“Ｈｉｇｈ（Ｖｄｄ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴｎが“Ｌｏｗ（Ｖｓｓ）”状態に、急速に固定される。
【０２０４】
即ち、出力データＤＡＴＡ１は、“Ｈｉｇｈ”状態に固定され、出力データＤＡＴＡｎは、“Ｌｏｗ”状態に固定される。
【０２０５】
・  処理の開始（Start processing）  
次に、時刻ｔ４において、ＦＰＧＡ動作が行われる。ＦＰＧＡ動作は、第１の変形例で説明した動作と同じであるため、ここでの説明を省略する。
【０２０６】
尚、本例では、時刻ｔ3と時刻ｔ4とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０２０７】
本例によれば、不揮発性メモリ素子からフリップフロップ回路への書き込みを補助する回路が、電源スイッチＳＷ-power及び接地スイッチＳＷ-groundのみなので、第１の変形例と比べて、書き込みを補助する回路による面積オーバーヘッドが小さくなる利点を有する。
【０２０８】
３．  第３の変形例  
図１０は、図２のコンフィギュレーションメモリの第３の変形例を示している。同図は、図２と同様に、読み出し動作時の基本ユニットの状態を示している。図１１は、読み出し動作を示す波形図である。
【０２０９】
まず、本例のコンフィギュレーションメモリの構成を説明する。
【０２１０】
但し、以下の説明では、図２の基本ユニットと異なる要素について説明し、それらと同じ要素には同一の符号を付すことにより、その詳細な説明を省略する。
【０２１１】
フリップフロップ回路ＦＦ１，…ＦＦｎ内のＰチャネル型ＦＥＴ  Ｐ１，Ｐ２のソース端子は、ローカル電源線Ｐ-localに接続される。また、フリップフロップ回路ＦＦ１，…ＦＦｎ内のＮチャネル型ＦＥＴ  Ｎ１，Ｎ２のソース端子は、ローカル接地線Ｇ-localに接続される。
【０２１２】
一方、電源電位Ｖｄｄは、グローバル電源線Ｐ-globalに印加され、接地電位Ｖｓｓは、グローバル接地線Ｇ-globalに印加される。
【０２１３】
そして、グローバル電源線Ｐ-globalとローカル電源線Ｐ-localとの間には、電源スイッチ（例えば、Ｐチャネル型ＦＥＴ）ＳＷ-powerが接続される。電源スイッチＳＷ-powerが、例えば、Ｐチャネル型ＦＥＴのとき、電源スイッチＳＷ-powerの制御端子（ゲート端子）には、制御信号φApが入力される。
【０２１４】
また、グローバル接地線Ｇ-globalとローカル接地線Ｇ-localとの間には、接地スイッチ（例えば、Ｎチャネル型ＦＥＴ）ＳＷ-groundが接続される。接地スイッチＳＷ-groundが、例えば、Ｎチャネル型ＦＥＴのとき、接地スイッチＳＷ-groundの制御端子（ゲート端子）には、制御信号φAnが入力される。
【０２１５】
プリチャージ電位（例えば、Ｖｄｄ／２）は、プリチャージ電源線Ｐ-preに印加される。そして、プリチャージ電源線Ｐ-preとコンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎとの間には、プリチャージスイッチ（例えば、Ｎチャネル型ＦＥＴ）ＳＷ-pre2が接続される。
【０２１６】
プリチャージスイッチＳＷ-pre2が、例えば、Ｎチャネル型ＦＥＴのとき、プリチャージスイッチＳＷ-pre2の制御端子（ゲート端子）には、制御信号φpreが入力される。
【０２１７】
本例は、図６の第１の変形例と比べると、プリチャージスイッチＳＷ-pre1及びイコライズスイッチＳＷ-equalを省略している点に特徴を有する。
【０２１８】
次に、本例のコンフィギュレーションメモリの基本動作を説明する。
【０２１９】
基本動作のうち、書き込み動作及び消去動作については、図４及び図５の説明と同じであるため、ここでの説明を省略する。
【０２２０】
以下では、読み出し動作について説明する。
【０２２１】
選択されたコンテキストは、第１の変形例と同様に、第２の制御線ＷＬ２に接続される（ｎ＋１）個の不揮発性メモリ素子（（ｎ＋１）／２個のメモリペア）内に格納された（ｎ＋１）／２ビットとする。但し、ｎは、奇数である。
【０２２２】
・  コンフィギュレーションメモリセットアップ（Configuration Memory Setup）  
まず、時刻ｔ１〜ｔ７にかけて、セットアップが行われる。セットアップ動作は、以下の通りである。
【０２２３】
時刻ｔ１において、例えば、制御信号φAnを接地電位Ｖｓｓに設定し、制御信号φApを電源電位Ｖｄｄに設定する。
【０２２４】
その結果、電源スイッチＳＷ-power及び接地スイッチＳＷ-groundは、共にオフ状態となり、フリップフロップ回路ＦＦ１，…ＦＦｎに対する電源供給が遮断される。即ち、フリップフロップ回路ＦＦ１，…ＦＦｎは、不活性化される。
【０２２５】
時刻ｔ２において、例えば、制御信号φpreを電源電位Ｖｄｄに設定し、プリチャージスイッチＳＷ-pre2をオン状態にする。
【０２２６】
その結果、プリチャージ電源線Ｐ-preに印加されたプリチャージ電位（例えば、Ｖｄｄ／２）は、プリチャージスイッチＳＷ-pre2を経由して、コンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎに転送される。即ち、コンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎの電位は、プリチャージ電位にプリチャージされる。
【０２２７】
尚、本例では、時刻ｔ１と時刻ｔ２とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０２２８】
時刻ｔ３において、セレクトゲート線ＳＧＤ，ＳＧＳをオン電位Ｖsg-pass（例えば、＋４Ｖ）に設定し、非選択の第１及び第３の制御線ＷＬ１，ＷＬ３を転送電位Ｖpassに設定し、選択された第２の制御線ＷＬ２を読み出し電位Ｖreadに設定する。
【０２２９】
また、奇数番目のデータ線ＢＬ１，…ＢＬｎに第１の電位（例えば、接地電位Ｖｓｓ）を印加し、偶数番目のデータ線ＢＬ２，…ＢＬ（ｎ＋１）に第２の電位（例えば、電源電位Ｖｄｄ）を印加する。
【０２３０】
ここで、第１のセルユニットＣＥＬＬ１において、不揮発性メモリ素子ＭＣ１２が消去状態であり、不揮発性メモリ素子ＭＣ２２が書き込み状態であるとき、不揮発性メモリ素子ＭＣ１２は、オン状態、不揮発性メモリ素子ＭＣ２２は、オフ状態になる。
【０２３１】
また、第ｎのセルユニットＣＥＬＬｎにおいて、不揮発性メモリ素子ＭＣ１２が書き込み状態であり、不揮発性メモリ素子ＭＣ２２が消去状態であるとき、不揮発性メモリ素子ＭＣ１２は、オフ状態、不揮発性メモリ素子ＭＣ２２は、オン状態になる。
【０２３２】
その結果、第１のセルユニットＣＥＬＬ１に接続される共通ノードＣＮ１には、第１のデータ線ＢＬ１から第１の電位が転送される。また、第ｎのセルユニットＣＥＬＬｎに接続される共通ノードＣＮｎには、第（ｎ＋１）のデータ線ＢＬ（ｎ＋１）から第２の電位が転送される（コンテキストの転送）。
【０２３３】
尚、本例では、時刻ｔ２と時刻ｔ３とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０２３４】
時刻ｔ４において、例えば、制御信号φpreを接地電位Ｖｓｓに設定し、プリチャージスイッチＳＷ-pre2をオフ状態にする。
【０２３５】
その結果、コンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎは、プリチャージ電源線Ｐ-preから切断される。
【０２３６】
ここで、本例では、プリチャージスイッチＳＷ-pre2をオフ状態にするタイミング（時刻ｔ４）は、コンテキストの転送（時刻ｔ３）よりも後である。
【０２３７】
時刻ｔ５において、例えば、制御信号φAnを電源電位Ｖｄｄに設定し、制御信号φApを接地電位Ｖｓｓに設定する。
【０２３８】
その結果、電源スイッチＳＷ-power及び接地スイッチＳＷ-groundは、共にオン状態となり、フリップフロップ回路ＦＦ１，…ＦＦｎに対する電源供給が開始される。即ち、フリップフロップ回路ＦＦ１，…ＦＦｎは、活性化される。
【０２３９】
従って、第１のセルユニットＣＥＬＬ１に対応するフリップフロップ回路ＦＦ１においては、共通ノードＣＮ１が“Ｌｏｗ（Ｖｓｓ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴ１が“Ｈｉｇｈ（Ｖｄｄ）”状態に、急速に固定される。
【０２４０】
また、第ｎのセルユニットＣＥＬＬｎに対応するフリップフロップ回路ＦＦｎにおいては、共通ノードＣＮｎが“Ｈｉｇｈ（Ｖｄｄ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴｎが“Ｌｏｗ（Ｖｓｓ）”状態に、急速に固定される。
【０２４１】
即ち、出力データＤＡＴＡ１は、“Ｈｉｇｈ”状態に固定され、出力データＤＡＴＡｎは、“Ｌｏｗ”状態に固定される。
【０２４２】
尚、本例では、時刻ｔ４と時刻ｔ５とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０２４３】
・  処理の開始（Start processing）  
次に、時刻ｔ６において、ＦＰＧＡ動作が行われる。ＦＰＧＡ動作は、第１の変形例で説明した動作と同じであるため、ここでの説明を省略する。
【０２４４】
尚、本例では、時刻ｔ５と時刻ｔ６とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０２４５】
本例によれば、不揮発性メモリ素子からフリップフロップ回路への書き込みを補助する回路が、電源スイッチＳＷ-power、接地スイッチＳＷ-ground及びプリチャージスイッチＳＷ-pre2のみなので、第１の変形例と比べて、書き込みを補助する回路による面積オーバーヘッドが小さくなる利点を有する。
【０２４６】
４．  第４の変形例  
図１２は、図２のコンフィギュレーションメモリの第４の変形例を示している。同図は、図２と同様に、読み出し動作時の基本ユニットの状態を示している。図１３は、読み出し動作を示す波形図である。
【０２４７】
まず、本例のコンフィギュレーションメモリの構成を説明する。
【０２４８】
但し、以下の説明では、図２の基本ユニットと異なる要素について説明し、それらと同じ要素には同一の符号を付すことにより、その詳細な説明を省略する。
【０２４９】
フリップフロップ回路ＦＦ１，…ＦＦｎ内のＰチャネル型ＦＥＴ  Ｐ１，Ｐ２のソース端子は、ローカル電源線Ｐ-localに接続される。また、フリップフロップ回路ＦＦ１，…ＦＦｎ内のＮチャネル型ＦＥＴ  Ｎ１，Ｎ２のソース端子は、ローカル接地線Ｇ-localに接続される。
【０２５０】
一方、電源電位Ｖｄｄは、グローバル電源線Ｐ-globalに印加され、接地電位Ｖｓｓは、グローバル接地線Ｇ-globalに印加される。
【０２５１】
そして、グローバル電源線Ｐ-globalとローカル電源線Ｐ-localとの間には、電源スイッチ（例えば、Ｐチャネル型ＦＥＴ）ＳＷ-powerが接続される。電源スイッチＳＷ-powerが、例えば、Ｐチャネル型ＦＥＴのとき、電源スイッチＳＷ-powerの制御端子（ゲート端子）には、制御信号φApが入力される。
【０２５２】
また、グローバル接地線Ｇ-globalとローカル接地線Ｇ-localとの間には、接地スイッチ（例えば、Ｎチャネル型ＦＥＴ）ＳＷ-groundが接続される。接地スイッチＳＷ-groundが、例えば、Ｎチャネル型ＦＥＴのとき、接地スイッチＳＷ-groundの制御端子（ゲート端子）には、制御信号φAnが入力される。
【０２５３】
さらに、共通ノードＣＮ１，…ＣＮｎとコンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎとの間には、イコライズスイッチ（例えば、Ｎチャネル型ＦＥＴ）ＳＷ-equalが接続される。
【０２５４】
イコライズスイッチＳＷ-equalが、例えば、Ｎチャネル型ＦＥＴのとき、イコライズスイッチＳＷ-equalの制御端子（ゲート端子）には、制御信号φpreが入力される。
【０２５５】
本例は、図６の第１の変形例と比べると、第１及び第２のプリチャージスイッチＳＷ-pre1，ＳＷ-pre2を省略している点に特徴を有する。
【０２５６】
次に、本例のコンフィギュレーションメモリの基本動作を説明する。
【０２５７】
基本動作のうち、書き込み動作及び消去動作については、図４及び図５の説明と同じであるため、ここでの説明を省略する。
【０２５８】
以下では、読み出し動作について説明する。
【０２５９】
選択されたコンテキストは、第１の変形例と同様に、第２の制御線ＷＬ２に接続される（ｎ＋１）個の不揮発性メモリ素子（（ｎ＋１）／２個のメモリペア）内に格納された（ｎ＋１）／２ビットとする。但し、ｎは、奇数である。
【０２６０】
・  コンフィギュレーションメモリセットアップ（Configuration Memory Setup）  
まず、時刻ｔ１〜ｔ６にかけて、セットアップが行われる。セットアップ動作は、以下の通りである。
【０２６１】
時刻ｔ１において、例えば、制御信号φpreを電源電位Ｖｄｄに設定し、イコライズスイッチＳＷ-equalをオン状態にする。
【０２６２】
その結果、共通ノードＣＮ１，…ＣＮｎの電位とコンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎの電位とは、Ｖｄｄ／２にイコライズされる。
【０２６３】
時刻ｔ２において、例えば、制御信号φAnを接地電位Ｖｓｓに設定し、制御信号φApを電源電位Ｖｄｄに設定する。
【０２６４】
その結果、電源スイッチＳＷ-power及び接地スイッチＳＷ-groundは、共にオフ状態となり、フリップフロップ回路ＦＦ１，…ＦＦｎに対する電源供給が遮断される。即ち、フリップフロップ回路ＦＦ１，…ＦＦｎは、不活性化される。
【０２６５】
尚、本例では、時刻ｔ１と時刻ｔ２とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０２６６】
時刻ｔ３において、例えば、制御信号φpreを接地電位Ｖｓｓに設定し、イコライズスイッチＳＷ-equalをオフ状態にする。
【０２６７】
その結果、共通ノードＣＮ１，…ＣＮｎとコンフィギュレーション出力ノードＯＵＴ１，…ＯＵＴｎとは、互いに切断される。
【０２６８】
時刻ｔ４において、セレクトゲート線ＳＧＤ，ＳＧＳをオン電位Ｖsg-pass（例えば、＋４Ｖ）に設定し、非選択の第１及び第３の制御線ＷＬ１，ＷＬ３を転送電位Ｖpassに設定し、選択された第２の制御線ＷＬ２を読み出し電位Ｖreadに設定する。
【０２６９】
また、奇数番目のデータ線ＢＬ１，…ＢＬｎに第１の電位（例えば、接地電位Ｖｓｓ）を印加し、偶数番目のデータ線ＢＬ２，…ＢＬ（ｎ＋１）に第２の電位（例えば、電源電位Ｖｄｄ）を印加する。
【０２７０】
ここで、第１のセルユニットＣＥＬＬ１において、不揮発性メモリ素子ＭＣ１２が消去状態であり、不揮発性メモリ素子ＭＣ２２が書き込み状態であるとき、不揮発性メモリ素子ＭＣ１２は、オン状態、不揮発性メモリ素子ＭＣ２２は、オフ状態になる。
【０２７１】
また、第ｎのセルユニットＣＥＬＬｎにおいて、不揮発性メモリ素子ＭＣ１２が書き込み状態であり、不揮発性メモリ素子ＭＣ２２が消去状態であるとき、不揮発性メモリ素子ＭＣ１２は、オフ状態、不揮発性メモリ素子ＭＣ２２は、オン状態になる。
【０２７２】
その結果、第１のセルユニットＣＥＬＬ１に接続される共通ノードＣＮ１には、第１のデータ線ＢＬ１から第１の電位が転送される。また、第ｎのセルユニットＣＥＬＬｎに接続される共通ノードＣＮｎには、第（ｎ＋１）のデータ線ＢＬ（ｎ＋１）から第２の電位が転送される。
【０２７３】
尚、本例では、時刻ｔ３と時刻ｔ４とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０２７４】
時刻ｔ５において、例えば、制御信号φAnを電源電位Ｖｄｄに設定し、制御信号φApを接地電位Ｖｓｓに設定する。
【０２７５】
その結果、電源スイッチＳＷ-power及び接地スイッチＳＷ-groundは、共にオン状態となり、フリップフロップ回路ＦＦ１，…ＦＦｎに対する電源供給が開始される。即ち、フリップフロップ回路ＦＦ１，…ＦＦｎは、活性化される。
【０２７６】
従って、第１のセルユニットＣＥＬＬ１に対応するフリップフロップ回路ＦＦ１においては、共通ノードＣＮ１が“Ｌｏｗ（Ｖｓｓ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴ１が“Ｈｉｇｈ（Ｖｄｄ）”状態に、急速に固定される。
【０２７７】
また、第ｎのセルユニットＣＥＬＬｎに対応するフリップフロップ回路ＦＦｎにおいては、共通ノードＣＮｎが“Ｈｉｇｈ（Ｖｄｄ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴｎが“Ｌｏｗ（Ｖｓｓ）”状態に、急速に固定される。
【０２７８】
即ち、出力データＤＡＴＡ１は、“Ｈｉｇｈ”状態に固定され、出力データＤＡＴＡｎは、“Ｌｏｗ”状態に固定される。
【０２７９】
・  処理の開始（Start processing）  
次に、時刻ｔ６において、ＦＰＧＡ動作が行われる。ＦＰＧＡ動作は、第１の変形例で説明した動作と同じであるため、ここでの説明を省略する。
【０２８０】
尚、本例では、時刻ｔ５と時刻ｔ６とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０２８１】
以下では、図２３を参照しつつ、別の読み出し動作について説明する（高速タイミングモード）。
【０２８２】
時刻ｔ１において、
(1) 例えば、制御信号φpreを電源電位Ｖｄｄに設定し、イコライズスイッチＳＷ-equalをオン状態にする。
【０２８３】
(2) 例えば、制御信号φAnを接地電位Ｖｓｓに設定し、制御信号φApを電源電位Ｖｄｄに設定し、フリップフロップ回路FFの電源を遮断する。
【０２８４】
(3) セレクトゲート線ＳＧＤ，ＳＧＳをオン電位Ｖsg-pass（例えば、＋４Ｖ）に設定し、非選択の第１及び第３の制御線ＷＬ１，ＷＬ３を転送電位Ｖpassに設定し、選択された第２の制御線ＷＬ２を読み出し電位Ｖreadに設定する。また、奇数番目のデータ線ＢＬ１，…ＢＬｎに第１の電位（例えば、接地電位Ｖｓｓ）を印加し、偶数番目のデータ線ＢＬ２，…ＢＬ（ｎ＋１）に第２の電位（例えば、電源電位Ｖｄｄ）を印加する。
【０２８５】
時刻t2において、
(1) 例えば、制御信号φpreを接地電位Ｖｓｓに設定し、イコライズスイッチＳＷ-equalをオフ状態にする。
【０２８６】
(2) 例えば、制御信号φAnを電源電位Ｖｄｄに設定し、制御信号φApを接地電位Ｖｓｓに設定する。
【０２８７】
時刻ｔ3において、ＦＰＧＡ動作が行われる。ＦＰＧＡ動作は、第１の変形例で説明した動作と同じであるため、ここでの説明を省略する。尚、本例では、時刻ｔ２と時刻ｔ３とを分けているが、両者を同一のタイミング（同一の時刻）に行ってもよい。
【０２８８】
本例によれば、不揮発性メモリ素子からフリップフロップ回路への書き込みを補助する回路が、電源スイッチＳＷ-power、接地スイッチＳＷ-ground及びイコライズスイッチＳＷ-equalのみなので、第１の変形例と比べて、書き込みを補助する回路による面積オーバーヘッドが小さくなる利点を有する。
【０２８９】
５．  第５の変形例  
図１４は、図２のコンフィギュレーションメモリの第５の変形例を示している。同図は、図２と同様に、読み出し動作時の基本ユニットの状態を示している。図１５は、読み出し動作を示す波形図である。
【０２９０】
まず、本例のコンフィギュレーションメモリの構成を説明する。
【０２９１】
但し、以下の説明では、図２の基本ユニットと異なる要素について説明し、それらと同じ要素には同一の符号を付すことにより、その詳細な説明を省略する。
【０２９２】
フリップフロップ回路ＦＦ１，…ＦＦｎ内のＰチャネル型ＦＥＴ  Ｐ１，Ｐ２のソース端子は、ローカル電源線Ｐ-localに接続される。また、フリップフロップ回路ＦＦ１，…ＦＦｎ内のＮチャネル型ＦＥＴ  Ｎ１，Ｎ２のソース端子は、ローカル接地線Ｇ-localに接続される。
【０２９３】
一方、電源電位Ｖｄｄは、グローバル電源線Ｐ-globalに印加され、接地電位Ｖｓｓは、グローバル接地線Ｇ-globalに印加される。
【０２９４】
そして、グローバル電源線Ｐ-globalとローカル電源線Ｐ-localとの間には、電源スイッチ（例えば、Ｐチャネル型ＦＥＴ）ＳＷ-powerが接続される。電源スイッチＳＷ-powerが、例えば、Ｐチャネル型ＦＥＴのとき、電源スイッチＳＷ-powerの制御端子（ゲート端子）には、制御信号φApが入力される。
【０２９５】
また、グローバル接地線Ｇ-globalとローカル接地線Ｇ-localとの間には、接地スイッチ（例えば、Ｎチャネル型ＦＥＴ）ＳＷ-groundが接続される。接地スイッチＳＷ-groundが、例えば、Ｎチャネル型ＦＥＴのとき、接地スイッチＳＷ-groundの制御端子（ゲート端子）には、制御信号φAnが入力される。
【０２９６】
ローカル電源線Ｐ-localとローカル接地線Ｇ-localとの間には、イコライズスイッチ（例えば、Ｐチャネル型ＦＥＴとＮチャネル型ＦＥＴとからなるＣＭＯＳトランスファゲート）ＳＷ-pgが接続される。
【０２９７】
Nチャネル型FETは接地電位を転送するのに好適であり、一方Pチャネル型FETは電源電位を転送するのに好適である。CMOSトランスファゲートを使用することで、ローカル電源線Ｐ-localとローカル接地線Ｇ-localとの電位をより高い精度で一致させることが出来る。
【０２９８】
イコライズスイッチＳＷ-pgが、例えば、Ｐチャネル型ＦＥＴとＮチャネル型ＦＥＴとからなるＣＭＯＳトランスファゲートのとき、イコライズスイッチＳＷ-pgの制御端子（ゲート端子）には、制御信号φpre, bφpreが入力される。
【０２９９】
尚、イコライズスイッチＳＷ-pgは、Ｐチャネル型ＦＥＴのみ、又は、Ｎチャネル型ＦＥＴのみから構成してもよい。
【０３００】
次に、本例のコンフィギュレーションメモリの基本動作を説明する。
【０３０１】
基本動作のうち、書き込み動作及び消去動作については、図４及び図５の説明と同じであるため、ここでの説明を省略する。
【０３０２】
以下では、読み出し動作について説明する。
【０３０３】
選択されたコンテキストは、第１の変形例と同様に、第２の制御線ＷＬ２に接続される（ｎ＋１）個の不揮発性メモリ素子（（ｎ＋１）／２個のメモリペア）内に格納された（ｎ＋１）／２ビットとする。但し、ｎは、奇数である。
【０３０４】
・  コンフィギュレーションメモリセットアップ（Configuration Memory Setup）  
まず、時刻ｔ１〜ｔ５にかけて、セットアップが行われる。セットアップ動作は、以下の通りである。
【０３０５】
時刻ｔ１において、例えば、制御信号φAnを接地電位Ｖｓｓに設定し、制御信号φApを電源電位Ｖｄｄに設定する。
【０３０６】
その結果、電源スイッチＳＷ-power及び接地スイッチＳＷ-groundは、共にオフ状態となり、フリップフロップ回路ＦＦ１，…ＦＦｎに対する電源供給が遮断される。即ち、フリップフロップ回路ＦＦ１，…ＦＦｎは、不活性化される。
【０３０７】
時刻ｔ２において、例えば、制御信号φpreを電源電位Ｖｄｄに設定し、制御信号bφpreを電源電位Ｖｓｓに設定し、イコライズスイッチＳＷ-pgをオン状態にする。
【０３０８】
その結果、ローカル電源線Ｐ-localの電位とローカル接地線Ｇ-localの電位とは、Ｖｄｄ／２にイコライズされる。また、この結果、共通ノードＣＮ１とＯＵＴ１の電位も、Ｖｄｄ／２に近い値になる。
【０３０９】
尚、本例では、時刻ｔ１と時刻ｔ２とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０３１０】
時刻ｔ３において、例えば、制御信号φpreを電源電位Ｖｓｓに設定し、制御信号bφpreを電源電位Ｖｄｄに設定し、イコライズスイッチＳＷ-pgをオフ状態にする。
【０３１１】
その結果、ローカル電源線Ｐ-localとローカル接地線Ｇ-localとは、互いに電気的に切断される。
【０３１２】
また、セレクトゲート線ＳＧＤ，ＳＧＳをオン電位Ｖsg-pass（例えば、＋４Ｖ）に設定し、非選択の第１及び第３の制御線ＷＬ１，ＷＬ３を転送電位Ｖpassに設定し、選択された第２の制御線ＷＬ２を読み出し電位Ｖreadに設定する。
【０３１３】
また、奇数番目のデータ線ＢＬ１，…ＢＬｎに第１の電位（例えば、接地電位Ｖｓｓ）を印加し、偶数番目のデータ線ＢＬ２，…ＢＬ（ｎ＋１）に第２の電位（例えば、電源電位Ｖｄｄ）を印加する。
【０３１４】
ここで、第１のセルユニットＣＥＬＬ１において、不揮発性メモリ素子ＭＣ１２が消去状態であり、不揮発性メモリ素子ＭＣ２２が書き込み状態であるとき、不揮発性メモリ素子ＭＣ１２は、オン状態、不揮発性メモリ素子ＭＣ２２は、オフ状態になる。
【０３１５】
また、第ｎのセルユニットＣＥＬＬｎにおいて、不揮発性メモリ素子ＭＣ１２が書き込み状態であり、不揮発性メモリ素子ＭＣ２２が消去状態であるとき、不揮発性メモリ素子ＭＣ１２は、オフ状態、不揮発性メモリ素子ＭＣ２２は、オン状態になる。
【０３１６】
その結果、第１のセルユニットＣＥＬＬ１に接続される共通ノードＣＮ１には、第１のデータ線ＢＬ１から第１の電位が転送される。また、第ｎのセルユニットＣＥＬＬｎに接続される共通ノードＣＮｎには、第（ｎ＋１）のデータ線ＢＬ（ｎ＋１）から第２の電位が転送される。
【０３１７】
時刻ｔ４において、例えば、制御信号φAnを電源電位Ｖｄｄに設定し、制御信号φApを接地電位Ｖｓｓに設定する。
【０３１８】
その結果、電源スイッチＳＷ-power及び接地スイッチＳＷ-groundは、共にオン状態となり、フリップフロップ回路ＦＦ１，…ＦＦｎに対する電源供給が開始される。即ち、フリップフロップ回路ＦＦ１，…ＦＦｎは、活性化される。
【０３１９】
従って、第１のセルユニットＣＥＬＬ１に対応するフリップフロップ回路ＦＦ１においては、共通ノードＣＮ１が“Ｌｏｗ（Ｖｓｓ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴ１が“Ｈｉｇｈ（Ｖｄｄ）”状態に、急速に固定される。
【０３２０】
また、第ｎのセルユニットＣＥＬＬｎに対応するフリップフロップ回路ＦＦｎにおいては、共通ノードＣＮｎが“Ｈｉｇｈ（Ｖｄｄ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴｎが“Ｌｏｗ（Ｖｓｓ）”状態に、急速に固定される。
【０３２１】
即ち、出力データＤＡＴＡ１は、“Ｈｉｇｈ”状態に固定され、出力データＤＡＴＡｎは、“Ｌｏｗ”状態に固定される。
【０３２２】
・  処理の開始（Start processing）  
次に、時刻ｔ５において、ＦＰＧＡ動作が行われる。ＦＰＧＡ動作は、第１の変形例で説明した動作と同じであるため、ここでの説明を省略する。
【０３２３】
尚、本例では、時刻ｔ４と時刻ｔ５とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０３２４】
以下では、図２４を参照しつつ、別の読み出し動作について説明する（高速タイミングモード）。
【０３２５】
時刻ｔ１において、
(1) 例えば、制御信号φpreを電源電位Ｖｄｄに設定し、制御信号bφpreを電源電位Ｖｓｓに設定し、イコライズスイッチＳＷ-equalをオン状態にする。
【０３２６】
(2) 例えば、制御信号φAnを接地電位Ｖｓｓに設定し、制御信号φApを電源電位Ｖｄｄに設定し、フリップフロップ回路FFの電源を遮断する。
【０３２７】
(3) セレクトゲート線ＳＧＤ，ＳＧＳをオン電位Ｖsg-pass（例えば、＋４Ｖ）に設定し、非選択の第１及び第３の制御線ＷＬ１，ＷＬ３を転送電位Ｖpassに設定し、選択された第２の制御線ＷＬ２を読み出し電位Ｖreadに設定する。また、奇数番目のデータ線ＢＬ１，…ＢＬｎに第１の電位（例えば、接地電位Ｖｓｓ）を印加し、偶数番目のデータ線ＢＬ２，…ＢＬ（ｎ＋１）に第２の電位（例えば、電源電位Ｖｄｄ）を印加する。
【０３２８】
時刻t2において、
(1) 例えば、制御信号φpreを接地電位Ｖｓｓに設定し、制御信号bφpreを電源電位Ｖｄｄに設定し、イコライズスイッチＳＷ-equalをオフ状態にする。
【０３２９】
(2) 例えば、制御信号φAnを電源電位Ｖｄｄに設定し、制御信号φApを接地電位Ｖｓｓに設定する。
【０３３０】
時刻ｔ3において、ＦＰＧＡ動作が行われる。ＦＰＧＡ動作は、第１の変形例で説明した動作と同じであるため、ここでの説明を省略する。尚、本例では、時刻ｔ２と時刻ｔ３とを分けているが、両者を同一のタイミング（同一の時刻）に行ってもよい。
【０３３１】
本例によれば、不揮発性メモリ素子からフリップフロップ回路への書き込みを補助する回路が、電源スイッチＳＷ-power、接地スイッチＳＷ-ground及びイコライズスイッチＳＷ-pgのみであり、かつ、これらは、全てのフリップフロップ回路ＦＦ１，…ＦＦｎで共有できるため、第１の変形例と比べて、書き込みを補助する回路による面積オーバーヘッドが小さくなる利点を有する。
【０３３２】
６．  第６の変形例  
図１６は、図２のコンフィギュレーションメモリの第６の変形例を示している。同図は、図２と同様に、読み出し動作時の基本ユニットの状態を示している。図１７は、読み出し動作を示す波形図である。
【０３３３】
まず、本例のコンフィギュレーションメモリの構成を説明する。
【０３３４】
但し、以下の説明では、図２の基本ユニットと異なる要素について説明し、それらと同じ要素には同一の符号を付すことにより、その詳細な説明を省略する。
【０３３５】
セルユニットＣＥＬＬ１の共通ノードＣＮ１は、インバータＩ１の入力端子に接続される。インバータＩ１の出力端子は、トランスファゲート（例えば、Ｎチャネル型ＦＥＴ）ＴＧ１を経由して、フリップフロップ回路ＦＦ１の入力ノードＶ１に接続される。
【０３３６】
同様に、セルユニットＣＥＬＬｎの共通ノードＣＮｎは、インバータＩｎの入力端子に接続される。インバータＩｎの出力端子は、トランスファゲート（例えば、Ｎチャネル型ＦＥＴ）ＴＧｎを経由して、フリップフロップ回路ＦＦｎの入力ノードＶｎに接続される。
【０３３７】
インバータＩ１は、制御線ＣＮＴと接地線Ｖｓｓとの間に直列接続されるＰチャネル型ＦＥＴ  ＴＰ１及びＮチャネル型ＦＥＴ  ＴＮ１を備える。また、インバータＩｎは、制御線ＣＮＴと接地線Ｖｓｓとの間に直列接続されるＰチャネル型ＦＥＴ  ＴＰｎ及びＮチャネル型ＦＥＴ  ＴＮｎを備える。
【０３３８】
制御線ＣＮＴには、制御信号ＳＥＴが印加される。また、トランスファゲートＴＧ１，…ＴＧｎが、例えば、Ｎチャネル型ＦＥＴのとき、トランスファゲートＴＧ１，…ＴＧｎの制御端子（ゲート端子）には、制御信号ＳＥＴが入力される。
【０３３９】
次に、本例のコンフィギュレーションメモリの基本動作を説明する。
【０３４０】
基本動作のうち、書き込み動作及び消去動作については、図４及び図５の説明と同じであるため、ここでの説明を省略する。
【０３４１】
以下では、読み出し動作について説明する。
【０３４２】
選択されたコンテキストは、第１の変形例と同様に、第２の制御線ＷＬ２に接続される（ｎ＋１）個の不揮発性メモリ素子（（ｎ＋１）／２個のメモリペア）内に格納された（ｎ＋１）／２ビットとする。但し、ｎは、奇数である。
【０３４３】
・  コンフィギュレーションメモリセットアップ（Configuration Memory Setup）  
まず、時刻ｔ１〜ｔ３にかけて、セットアップが行われる。セットアップ動作は、以下の通りである。
【０３４４】
時刻ｔ１において、セレクトゲート線ＳＧＤ，ＳＧＳをオン電位Ｖsg-pass（例えば、＋４Ｖ）に設定し、非選択の第１及び第３の制御線ＷＬ１，ＷＬ３を転送電位Ｖpassに設定し、選択された第２の制御線ＷＬ２を読み出し電位Ｖreadに設定する。
【０３４５】
また、奇数番目のデータ線ＢＬ１，…ＢＬｎに第１の電位（例えば、接地電位Ｖｓｓ）を印加し、偶数番目のデータ線ＢＬ２，…ＢＬ（ｎ＋１）に第２の電位（例えば、電源電位Ｖｄｄ）を印加する。
【０３４６】
ここで、第１のセルユニットＣＥＬＬ１において、不揮発性メモリ素子ＭＣ１２が消去状態であり、不揮発性メモリ素子ＭＣ２２が書き込み状態であるとき、不揮発性メモリ素子ＭＣ１２は、オン状態、不揮発性メモリ素子ＭＣ２２は、オフ状態になる。
【０３４７】
また、第ｎのセルユニットＣＥＬＬｎにおいて、不揮発性メモリ素子ＭＣ１２が書き込み状態であり、不揮発性メモリ素子ＭＣ２２が消去状態であるとき、不揮発性メモリ素子ＭＣ１２は、オフ状態、不揮発性メモリ素子ＭＣ２２は、オン状態になる。
【０３４８】
その結果、第１のセルユニットＣＥＬＬ１に接続される共通ノードＣＮ１には、第１のデータ線ＢＬ１から第１の電位が転送される。また、第ｎのセルユニットＣＥＬＬｎに接続される共通ノードＣＮｎには、第（ｎ＋１）のデータ線ＢＬ（ｎ＋１）から第２の電位が転送される。
【０３４９】
時刻ｔ２において、例えば、制御信号ＳＥＴを電源電位Ｖｄｄに設定する。
【０３５０】
その結果、トランスファゲートＴＧ１，…ＴＧｎは、オン状態となり、共通ノードＣＮ１，…ＣＮｎの電位（コンテキストデータ）が、インバーターにより反転された後、トランスファゲートＴＧ１，…ＴＧｎを経由して、フリップフロップ回路ＦＦ１，…ＦＦｎに転送される。
【０３５１】
ここで、インバータＩ１，…Ｉｎは、共通ノードＣＮ１，…ＣＮｎに読み出されたコンテキストデータのフリップフロップ回路ＦＦ１，…ＦＦｎへの書き込みを補助する機能を有する。
【０３５２】
従って、第１のセルユニットＣＥＬＬ１に対応するフリップフロップ回路ＦＦ１においては、入力ノードＶ１が“Ｈｉｇｈ（Ｖｄｄ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴ１が“Ｌｏｗ（Ｖｓｓ）”状態に、急速に固定される。
【０３５３】
また、第ｎのセルユニットＣＥＬＬｎに対応するフリップフロップ回路ＦＦｎにおいては、入力ノードＶｎが“Ｌｏｗ（Ｖｓｓ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴｎが“Ｈｉｇｈ（Ｖｄｄ）”状態に、急速に固定される。
【０３５４】
即ち、出力データＤＡＴＡ１は、“Ｌｏｗ”状態に固定され、出力データＤＡＴＡｎは、“Ｈｉｇｈ”状態に固定される。
【０３５５】
尚、本例では、時刻ｔ１と時刻ｔ２とを分けているが、両者を同一のタイミング（同一の時刻に行ってもよい。
【０３５６】
・  処理の開始（Start processing）  
次に、時刻ｔ３において、ＦＰＧＡ動作が行われる。ＦＰＧＡ動作は、例えば、制御信号ＳＥＴをＶｓｓにする点を除いて、第１の変形例で説明した動作と同じであるため、ここでの説明を省略する。
【０３５７】
本例によれば、不揮発性メモリ素子からフリップフロップ回路への書き込みを補助する回路が、インバータＩ１，…Ｉｎ及びトランスファゲートＴＧ１，ＴＧｎであるため、第１の変形例と比べて、書き込みを補助する回路による面積オーバーヘッドが小さくなる利点を有する。
【０３５８】
また、本例では、不揮発性メモリ素子は、インバータ（書き込み補助インバータ）Ｉ１，…Ｉｎの入力ノードを、電源電位Ｖｄｄに充電、又は、接地電位Ｖｓｓに放電すればよい。即ち、不揮発性メモリ素子は、フリップフロップ回路の駆動力に関係なく、そのサイズを決定することができる。
【０３５９】
但し、インバータＩ１，…Ｉｎの駆動力は、フリップフロップ回路に保持されるデータを反転させるために十分な大きさを有していることが必要である。
【０３６０】
７．  第７の変形例  
図１８は、図２のコンフィギュレーションメモリの第７の変形例を示している。同図は、図２と同様に、読み出し動作時の基本ユニットの状態を示している。図１９は、読み出し動作を示す波形図である。
【０３６１】
まず、本例のコンフィギュレーションメモリの構成を説明する。
【０３６２】
但し、以下の説明では、図２の基本ユニットと異なる要素について説明し、それらと同じ要素には同一の符号を付すことにより、その詳細な説明を省略する。
【０３６３】
フリップフロップ回路ＦＦ１において、さらに、電源ノードＶｄｄと接地ノードＶｓｓとの間には、Ｐチャネル型ＦＥＴ  ＴＰ１及びＮチャネル型ＦＥＴ  ＴＮ１が直列接続される。これらＦＥＴ  ＴＰ１，ＴＮ１は、フリップフロップ回路ＦＦ１に対する書き込みバッファ(B1)を構成する。
【０３６４】
共通ノードＣＮ１は、Ｎチャネル型ＦＥＴ  ＴＮ１のゲート端子に接続され、制御線ＣＮＴは、Ｐチャネル型ＦＥＴ  ＴＰ１のゲート端子に接続される。Ｐチャネル型ＦＥＴ  ＴＰ１のドレイン端子及びＮチャネル型ＦＥＴ  ＴＮ１のドレイン端子は、フリップフロップ回路ＦＦ１の入力ノードＶ１に接続される。
【０３６５】
フリップフロップ回路ＦＦｎにおいて、さらに、電源ノードＶｄｄと接地ノードＶｓｓとの間には、Ｐチャネル型ＦＥＴ  ＴＰｎ及びＮチャネル型ＦＥＴ  ＴＮｎが直列接続される。これらＦＥＴ  ＴＰｎ，ＴＮｎは、フリップフロップ回路ＦＦｎに対する書き込みバッファ(Bn)を構成する。。
【０３６６】
共通ノードＣＮｎは、Ｎチャネル型ＦＥＴ  ＴＮｎのゲート端子に接続され、制御線ＣＮＴは、Ｐチャネル型ＦＥＴ  ＴＰｎのゲート端子に接続される。Ｐチャネル型ＦＥＴ  ＴＰｎのドレイン端子及びＮチャネル型ＦＥＴ  ＴＮｎのドレイン端子は、フリップフロップ回路ＦＦｎの入力ノードＶｎに接続される。
【０３６７】
制御線ＣＮＴには、制御信号ＳＥＴが印加される。
【０３６８】
次に、本例のコンフィギュレーションメモリの基本動作を説明する。
【０３６９】
基本動作のうち、書き込み動作及び消去動作については、図４及び図５の説明と同じであるため、ここでの説明を省略する。
【０３７０】
以下では、読み出し動作について説明する。
【０３７１】
選択されたコンテキストは、第１の変形例と同様に、第２の制御線ＷＬ２に接続される（ｎ＋１）個の不揮発性メモリ素子（（ｎ＋１）／２個のメモリペア）内に格納された（ｎ＋１）／２ビットとする。但し、ｎは、奇数である。
【０３７２】
・  コンフィギュレーションメモリセットアップ（Configuration Memory Setup）  
まず、時刻ｔ１〜ｔ３にかけて、セットアップが行われる。セットアップ動作は、以下の通りである。
【０３７３】
時刻ｔ１において、例えば、制御信号ＳＥＴを接地電位Ｖｓｓに設定する。
【０３７４】
その結果、Ｐチャネル型ＦＥＴ  ＴＰ１，…ＴＰｎは、オン状態となり、書き込みバッファＢ１，…Ｂｎの出力は、電源電位Ｖｄｄになる。
【０３７５】
従って、フリップフロップ回路ＦＦ１，…ＦＦｎの入力ノードＶ１，…Ｖｎは、過去の保持データにかかわらず、電源電位Ｖｄｄに強制的にプリセットされる。
【０３７６】
時刻ｔ２において、例えば、制御信号ＳＥＴを電源電位Ｖｄｄに設定する。その結果、Ｐチャネル型ＦＥＴ  ＴＰ１，…ＴＰｎは、オフ状態となる。
【０３７７】
また、セレクトゲート線ＳＧＤ，ＳＧＳをオン電位Ｖsg-pass（例えば、＋４Ｖ）に設定し、非選択の第１及び第３の制御線ＷＬ１，ＷＬ３を転送電位Ｖpassに設定し、選択された第２の制御線ＷＬ２を読み出し電位Ｖreadに設定する。
【０３７８】
また、奇数番目のデータ線ＢＬ１，…ＢＬｎに第１の電位（例えば、接地電位Ｖｓｓ）を印加し、偶数番目のデータ線ＢＬ２，…ＢＬ（ｎ＋１）に第２の電位（例えば、電源電位Ｖｄｄ）を印加する。
【０３７９】
ここで、第１のセルユニットＣＥＬＬ１において、不揮発性メモリ素子ＭＣ１２が消去状態であり、不揮発性メモリ素子ＭＣ２２が書き込み状態であるとき、不揮発性メモリ素子ＭＣ１２は、オン状態、不揮発性メモリ素子ＭＣ２２は、オフ状態になる。
【０３８０】
また、第ｎのセルユニットＣＥＬＬｎにおいて、不揮発性メモリ素子ＭＣ１２が書き込み状態であり、不揮発性メモリ素子ＭＣ２２が消去状態であるとき、不揮発性メモリ素子ＭＣ１２は、オフ状態、不揮発性メモリ素子ＭＣ２２は、オン状態になる。
【０３８１】
その結果、第１のセルユニットＣＥＬＬ１に接続される共通ノードＣＮ１には、第１のデータ線ＢＬ１から第１の電位が転送される。
【０３８２】
第１の電位が接地電位Ｖｓｓのとき、書き込みバッファＢ１内のＮチャネル型ＦＥＴ  ＴＮ１は、オフ状態であるため、フリップフロップ回路ＦＦ１の入力ノードＶ１は、電源電位Ｖｄｄのままである。
【０３８３】
従って、第１のセルユニットＣＥＬＬ１に対応するフリップフロップ回路ＦＦ１においては、入力ノードＶ１が“Ｈｉｇｈ（Ｖｄｄ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴ１が“Ｌｏｗ（Ｖｓｓ）”状態になる。
【０３８４】
一方、第ｎのセルユニットＣＥＬＬｎに接続される共通ノードＣＮｎには、第２のデータ線ＢＬ（ｎ＋１）から第２の電位が転送される。
【０３８５】
第２の電位が電源電位Ｖｄｄのとき、書き込みバッファＢｎ内のＮチャネル型ＦＥＴ  ＴＮｎは、オン状態であるため、フリップフロップ回路ＦＦ１の入力ノードＶｎは、電源電位Ｖｄｄから接地電位Ｖｓｓに変化する。
【０３８６】
従って、第ｎのセルユニットＣＥＬＬｎに対応するフリップフロップ回路ＦＦｎにおいては、入力ノードＶｎが“Ｌｏｗ（Ｖｓｓ）”状態に、コンフィギュレーションデータ出力ノードＯＵＴｎが“Ｈｉｇｈ（Ｖｄｄ）”状態になる。
【０３８７】
即ち、出力データＤＡＴＡ１は、“Ｌｏｗ”状態に固定され、出力データＤＡＴＡｎは、“Ｈｉｇｈ”状態に固定される。
【０３８８】
・  処理の開始（Start processing）  
次に、時刻ｔ３において、ＦＰＧＡ動作が行われる。ＦＰＧＡ動作は、第１の変形例で説明した動作と同じであるため、ここでの説明を省略する。
【０３８９】
本例によれば、不揮発性メモリ素子からフリップフロップ回路への書き込みを補助する回路が、書き込みバッファＢ１，…Ｂｎのみであるため、第１の変形例と比べて、書き込みを補助する回路による面積オーバーヘッドが小さくなる利点を有する。
【０３９０】
（適用例）  
図２０及び図２１は、適用例としてのＦＰＧＡを示している。
【０３９１】
本例のＦＰＧＡにおいて、上述の各実施例に係わる基本ユニットと同じの要素には同じ符号を付すことにより、本例と上述の各実施例との対応関係を明確化する。
【０３９２】
本例のＦＰＧＡ２０は、アレイ状に配置される複数のブロックＢＬＫ１１，…ＢＬＫｉｊ（ｉ及びｊは、いずれも２以上の自然数）、及び、これらブロックＢＬＫ１１，…ＢＬＫｉｊを駆動するためのドライバ１１，１２を備える。
【０３９３】
ドライバ１１は、例えば、コンテキストＩＤに基づいて、ロウ方向に並ぶ複数のブロックＢＬＫ１１，ＢＬＫ１２，…ＢＬＫ１ｊ内の複数のワード線ＷＬ１，…ＷＬｋ（ｋは、２以上の自然数）のうちの１つを選択し、選択されたワード線に接続されるメモリペアに対して、コンテキストの書き込み及び読み出しを実行する。
【０３９４】
ドライバ１２は、例えば、動作／コンテキスト情報に基づいて、書き込み／読み出し／消去時において、複数のビット線ＢＬ１，…ＢＬ（ｎ＋１）の電位を決定する。
【０３９５】
複数のブロックＢＬＫ１１，…ＢＬＫｉｊの各々は、メモリ部１３、及び、論理回路部１４を備える。
【０３９６】
メモリ部１３は、上述の各実施例に係わるメモリストリング（メモリペア）を有する。論理回路部１４は、例えば、ルックアップテーブル、パストランジスタなどを備え、メモリ部１３から出力される出力データＤＡＴＡ１，…ＤＡＴＡｎに基づいて、所定の論理（回路構成）を実現する。
【０３９７】
例えば、読み出し時（ＦＰＧＡ動作時）において、ワード線ＷＬ１が選択されると、メモリ部１３からコンテキスト（Context1）が、出力データＤＡＴＡ１，…ＤＡＴＡｎとして読み出される。論理回路部１４は、メモリ部１３からのコンテキスト（Context1）に基づいて、所定の論理により、入力データＤｉｎ０，Ｄｉｎ１，Ｄｉｎ２，…を、出力データＤｏｕｔにする処理を行う。
【０３９８】
図２１の例では、出力データＤＡＴＡ１，…ＤＡＴＡｎは、パストランジスタＰＴ１，ＰＴ２，…ＰＴｎの制御端子（例えば、ＦＥＴのゲート端子）に接続される。パストランジスタは、所定の論理（回路構成）を実現するためのロジックエレメントを選択的に相互接続する役割を有する。
【０３９９】
尚、出力データＤＡＴＡ１，…ＤＡＴＡｎは、インバータの入力ノードや、スイッチトランジスタの入力端子（例えば、ＦＥＴのソース／ドレイン）などに入力される場合もある。
【０４００】
（メモリアレイの変形例）  
上述の基本ユニット（実施例）及びその変形例においては、コンフィギュレーションメモリを構成するメモリ又はメモリアレイがＮＡＮＤ構造を有する。
【０４０１】
これに対し、この変形例では、コンフィギュレーションメモリを構成するメモリ又はメモリアレイがＮＯＲ構造を有する場合を説明する。
【０４０２】
図２５は、コンフィギュレーションメモリを示している。
【０４０３】
フリップフロップＦＦ及びその動作を制御する回路は、第５の変形例（図１４）と同じであるため、ここでの説明を省略する。また、この部分については、上述の全ての実施例のうち、第５の変形例以外のものに置き換えることも可能である。即ち、フリップフロップ回路ＦＦ及びその動作を制御する回路は、上述の全ての実施例のなかから適宜選択し、採用することができる。
【０４０４】
セルユニットＣＥＬＬ１は、データ線ＢＬ１，ＢＬ２を有する。同様に、セルユニットＣＥＬＬｎも、データ線ＢＬｎ，ＢＬ（ｎ＋１）を有する。制御線ＷＬ１，ＷＬ２，ＷＬ３は、データ線ＢＬ１，ＢＬ２，…ＢＬｎ，ＢＬ（ｎ＋１）に交差する。
【０４０５】
メモリペアＭＰ１は、ゲート端子が制御線ＷＬ１に接続され、ドレイン端子がデータ線ＢＬ１に接続され、ソース端子が共通ノードＣＮ１に接続される不揮発性メモリ素子ＭＣ１１、及び、ゲート端子が制御線ＷＬ１に接続され、ドレイン端子がデータ線ＢＬ２に接続され、ソース端子が共通ノードＣＮ１に接続される不揮発性メモリ素子ＭＣ１２を備える。
【０４０６】
メモリペアＭＰ２は、ゲート端子が制御線ＷＬ２に接続され、ドレイン端子がデータ線ＢＬ１に接続され、ソース端子が共通ノードＣＮ１に接続される不揮発性メモリ素子ＭＣ２１、及び、ゲート端子が制御線ＷＬ２に接続され、ドレイン端子がデータ線ＢＬ２に接続され、ソース端子が共通ノードＣＮ１に接続される不揮発性メモリ素子ＭＣ２２を備える。
【０４０７】
メモリペアＭＰ３は、ゲート端子が制御線ＷＬ３に接続され、ドレイン端子がデータ線ＢＬ１に接続され、ソース端子が共通ノードＣＮ１に接続される不揮発性メモリ素子ＭＣ３１、及び、ゲート端子が制御線ＷＬ３に接続され、ドレイン端子がデータ線ＢＬ２に接続され、ソース端子が共通ノードＣＮ１に接続される不揮発性メモリ素子ＭＣ３２を備える。
【０４０８】
1ビットのコンフィグレーションデータは１つのメモリペア内に記憶される。メモリペアＭＰ２にコンフィグレーションデータ”0”を記憶する場合、例えば、不揮発性メモリ素子ＭＣ２１の閾値をlow-Vthにし、不揮発性メモリ素子ＭＣ２２の閾値をhigh-Vthにする。また、コンフィグレーションデータ”1”を記憶する場合、例えば、不揮発性メモリ素子ＭＣ２１の閾値をhigh-Vthにし、不揮発性メモリ素子ＭＣ２２の閾値をlow-Vthにする。
【０４０９】
そして、例えば、１つのコンテキストは、１本の制御線に接続されるｎ個のメモリペアに記憶される。この場合、１つのコンテキストは、ｎビットのコンフィギュレーションデータとなる。
【０４１０】
本例では、３本の制御線ＷＬ１，ＷＬ２，ＷＬ３を示すが、この場合、３つのコンテキストを格納可能なマルチコンテキスト再構成可能なコンフィギュレーションメモリを実現できる。
【０４１１】
また、例えば、読み出し時（コンテキストの切り替え時）に、メモリペアＭＰ２が選択されたときは、制御線ＷＬ２にVreadを印加し、データ線ＢＬ１，ＢＬ２には第一および第二の電圧を印加する。この結果、メモリペアＭＰ２内の２つの不揮発性メモリ素子ＭＣ２１，ＭＣ２２内に記憶された１ビットのコンフィギュレーションデータが、フリップフロップ回路ＦＦに転送される。
【０４１２】
コンテキストの切り替え時に、非選択のメモリペアＭＰ１，ＭＰ３においては、制御線ＷＬ１，ＷＬ３に、書き込み状態の閾値(high-Vth)及び消去状態の閾値(low-Vth)よりも、さらに低いオフ電位Ｖoffが印加される。これに対して、図１４のＮＡＮＤ構造の場合は、非選択の制御線には、Ｖpassが印加される。従って、本例のメモリアレイ（ＮＯＲ構造）では、上述のＮＡＮＤ構造に比べて、コンテキストの切り替えに伴うリードディスターブが発生し難い、という利点がある。
【０４１３】
また、本例のメモリアレイは、セルユニット内にセレクトゲートトランジスタが不要なため、トランジスタの数からみると、ＮＡＮＤ構造よりも好都合である。
【０４１４】
但し、ＮＯＲ構造は、ＮＡＮＤ構造に比べて、ビアコンタクトの数が多くなるため、不揮発メモリトランジスタの1つ当たりの面積が大きくなる。ＮＡＮＤ構造を採用するか、又は、ＮＯＲ構造を採用するか、は、トランジスタやビアのレイアウトなどを考慮したメモリアレイ全体のサイズに基づいて決定するのが望ましい。
【０４１５】
（動作タイミングチャート）  
図２６は、図２５のメモリの読み出し時のタイミングチャートを示している。
【０４１６】
このタイミングチャートは、第５の変形例のタイミングチャート（図２４）と以下の点で相違している。
【０４１７】
第一に、読み出し時の非選択の制御線ＷＬ１／ＷＬ３の電位がＶoffである点である。
【０４１８】
このＶoffは、既に説明したように、不揮発性メモリ素子の閾値状態によらず、不揮発性メモリ素子を常にオフ状態にする電位のことであり、消去状態の閾値(low-Vth)よりも、さらに低い電位である。
【０４１９】
尚、図１４のＮＡＮＤ構造の場合は、非選択の制御線には、Ｖpassが印加される。
【０４２０】
第二に、ＮＯＲ構造では、セレクトゲートトランジスタが存在しないため、それを制御するセレクトゲート線に関する電位のタイミングが存在しない。
【０４２１】
それ以外は、第５の変形例のタイミングチャート（図１５）と同じであるため、ここでの説明を省略する。
【０４２２】
（書き込み）  
図２７は、図２５のメモリの書き込み時の電位関係を示している。
【０４２３】
書き込みメカニズムに関し、ＮＯＲ型では、Channel Hot Electron injection方式 (CHE方式)が採用される。これに対し、ＮＡＮＤ型では、Fowler-Nordheimトンネル電流方式(FN方式)が採用される。
【０４２４】
このメカニズムの違いにより、ＮＯＲ型のメモリアレイにおいては、  
(1) 非選択の制御線は、Ｖoff（例えば、０Ｖ）に設定される。  
(2) 選択された制御線は、Ｖg_prg （例えば、１０Ｖ）に設定される。Ｖg_prgは、ＮＡＮＤ構造におけるVprgよりも低い電位である。
【０４２５】
(3) 非選択のデータ線は、Ｖoff（例えば、０Ｖ）に設定される。  
(4) 選択されたデータ線は、Ｖd_prg （例えば、３Ｖ）に設定される。
【０４２６】
本例では、セルユニットＣＥＬＬ１内のメモリペアＭＰ２の不揮発性メモリ素子ＭＣ２１を、選択されたメモリセル（トランジスタ）とする。
【０４２７】
不揮発性メモリ素子ＭＣ２１，ＭＣ２２のゲート端子は、共に、Ｖg_prgであるが、Ｖd_prgが印可されるデータ線ＢＬ１に接続される不揮発性メモリ素子ＭＣ２１のみに書き込みが行われ、閾値が上昇する。不揮発性メモリ素子ＭＣ２２の閾値は、上昇しないか、若しくは、不揮発性メモリ素子ＭＣ２１の閾値の上昇量と比較して上昇量が小さい。
【０４２８】
これは、チャネルピンチオフが不揮発性メモリ素子ＭＣ２１のチャネル中で発生し、ホットエレクトロンが不揮発性メモリ素子ＭＣ２１のチャネル中のみで発生するためである。
【０４２９】
（消去）  
図２８は、図２５のメモリの消去時の電位関係を示している。
【０４３０】
ＮＯＲ型の消去動作は、ＮＡＮＤ型の消去動作と同じである。
【０４３１】
ＮＡＮＤ型の消去動作（基本ユニットの消去動作）については、既に説明したので、ここでの詳細な説明を省略する。
【０４３２】
（むすび）  
実施形態によれば、不揮発及び小エリアサイズで、リードディスターブを防止可能なコンフィギュレーションメモリを実現できる。
【０４３３】
尚、上述の基本ユニット（実施例）及び変形例において、メモリペア内の２つの不揮発性メモリ素子には、例えば、相補データ“０”／“１”が記憶される例を説明したが、これに代えて、２つの不揮発性メモリ素子の一方には、常に、高い閾値(high-Vth)を有する“０”状態を記憶させ、他方には、コンフィギュレーションデータの値に応じて、低い閾値(low-Vth)である“１”状態又は高い閾値(high-Vth)である“０”状態を選択的に記憶させてもよい。
【０４３４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、組み合わせて実施することが可能である。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０４３５】
１０：  制御回路、  １１，１２：  ドライバ、  １３：  メモリ部、  １４：  ロジック回路部、  ＭＳ１，ＭＳ２：  メモリストリング、  ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ２１，ＭＣ２２，ＭＣ２３：  不揮発性メモリ素子（メモリセル）、  ＷＬ１，ＷＬ２，ＷＬ３：  制御線、  ＢＬ１，ＢＬ２，ＢＬ３：  データ線、  ＳＧＤ，ＳＧＳ：  セレクトゲート線、  ＦＦ，  ＦＦ１，…ＦＦｎ：  フリップフロップ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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