(57)【特許請求の範囲】
【請求項１】
基板上に形成され、ＩＩＩ族窒化物系化合物半導体で構成されたバッファ層と、
前記バッファ層上に形成され、ＩＩＩ族窒化物系化合物半導体で構成された電子走行層と、
前記電子走行層上に形成され、該電子走行層よりもバンドギャップエネルギーが高いＩＩＩ族窒化物系化合物半導体で構成された電子供給層と、
前記電子供給層上に形成されたドレイン電極と、
前記電子供給層上に形成され、電流阻止状態において前記ドレイン電極に対して負のバイアス電圧が印加され、電流伝導状態において前記ドレイン電極と前記電子走行層に生じる２次元電子ガスを通じて導通するとともに、前記電子供給層との接触面積が、前記ドレイン電極の前記電子供給層との接触面積よりも大きいソース電極と、
を備え、
前記バッファ層は、内部または前記電子走行層との界面に、積層面方向に電気伝導性のある電気伝導層を有する
ことを特徴とする高移動度電界効果トランジスタ。
【請求項２】
前記ソース電極は、前記電子供給層との接触面積が、前記ドレイン電極の前記電子供給層との接触面積よりも２０％以上大きいことを特徴とする請求項１に記載の高移動度電界効果トランジスタ。
【請求項３】
前記電気伝導層は２次元電子ガス層であることを特徴とする請求項１または２に記載の高移動度電界効果トランジスタ。
【請求項４】
前記電気伝導層は２次元ホールガス層であることを特徴とする請求項１または２に記載の高移動度電界効果トランジスタ。
【請求項５】
前記電気伝導層はドーパントが導入された低抵抗層であることを特徴とする請求項１または２に記載の高移動度電界効果トランジスタ。
【請求項６】
前記基板はシリコン基板であることを特徴とする請求項１〜５のいずれか一つに記載の高移動度電界効果トランジスタ。
【請求項７】
前記ドレイン電極と前記ソース電極との間の電流阻止状態における耐圧が２００Ｖ以上であることを特徴とする請求項１〜６のいずれか一つに記載の高移動度電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
従来から、高周波デバイス用半導体素子には、半導体材料としてワイドバンドギャップ型のＩＩＩ族窒化物系化合物半導体、特に窒化ガリウム（ＧａＮ）系化合物半導体が用いられている（以下、ＧａＮ系半導体素子とする）。ＧａＮ系半導体素子では、半導体基板の表面に、例えば有機金属化学気相蒸着（ＭＯＣＶＤ：Metal-Organic  Chemical  Vapor  Deposition）法を用いて形成されたバッファ層やＧａＮドープ層が設けられている。最近では、ワイドバンドギャップ型半導体素子は、高周波用途に加え、電力装置用のパワーデバイスにも適用可能であるという認識から、高耐圧、大電流を扱うデバイスとしての検討も行われている。
【０００３】
公知のショットキーバリアダイオードは、基板の上に、ＧａＮ層を積層するためのバッファ層、ＧａＮ層および窒化アルミニウムガリウム（ＡｌＧａＮ）層が順次積層されている。ＡｌＧａＮ層はＡｌＮとＧａＮの混晶であり、その構成比によってバンドギャップや自発分極、ピエゾ分極の特性が変化する。ＧａＮ層とＡｌＧａＮ層の界面には、ＡｌＧａＮ層のＡｌ組成比と厚さとを制御することによってその濃度が制御された２次元電子ガス（２ＤＥＧ：Two  Dimensional  Electron  Gas）層が形成されている。この２ＤＥＧ層が電子を流す通路となる。
【０００４】
この２ＤＥＧ層は、電子の不純物散乱が小さいため、高移動度で低抵抗の電気伝導層となり、ＡｌＧａＮ層上に形成された電極間の電流経路を提供する。ショットキーバリアダイオードには主たる電極が２つある。アノード電極はＡｌＧａＮ層とショットキー接触して、電子のトンネル電流によって２ＤＥＧ層と電気的に接続している。カソード電極はＡｌＧａＮ層とオーミック接触している。
【０００５】
ここで、カソード電極側に正のバイアス電圧を印加すると、アノード電極側は逆バイア
ス状態となり、アノード電極下の２ＤＥＧ層が空乏化して高耐圧を維持する。一方、アノ
ード電極側に正のバイアス電圧を印加すると、アノード電極側から電子が２ＤＥＧ層へと
トンネルして、大きな電流が流れ、いわゆる整流特性をもったダイオードとしての働きを
する。これによって、ショットキーバリアダイオードは、パワーデバイスに使用すること
が可能となる。ショットキーバリアダイオードは、２ＤＥＧ層の抵抗が低いことと併せて
、ＧａＮ材料のバンドギャップが広いことから、絶縁電界強度がシリコンよりも一桁以上
大きく、高耐圧を実現できるため、パワーデバイスへ期待されている。そのほか、ＧａＮ
系半導体を用いた半導体装置として、トランジスタ動作をするＨＥＭＴ（High  Electron
Mobility  Transistor）や、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field  Effe
ct  Transistor）などの検討がさかんに行われている。
【０００６】
また、ショットキーバリアダイオードは、少数キャリアの蓄積が無いため、高速でスイッチングできるという特徴を有している。基板の上に形成されているバッファ層は、その上のＧａＮ層やＡｌＧａＮ層を形成するために挿入されるもので、ＧａＮとは異なる材料からなる異種基板、たとえばシリコンやサファイア、ＳｉＣなどとの熱膨張係数や格子定数の違いを吸収して、結晶性のよいＧａＮ層やＡｌＧａＮ層を積むためのものである。一般的には、このバッファ層は高抵抗または絶縁性の特性を有し、高耐圧素子において耐圧を維持するために利用される。また、基板としては、最近では高品質で、安価で、大口径が利用可能なシリコン基板を用いることが多い。
【０００７】
また、従来、バッファ層としては、シリコン基板上にＡｌＮ層とＧａＮ層とが繰り返し形成された構造が知られている。このバッファ層は、シリコン基板と窒化物系半導体領域との間の格子定数差および熱膨張係数差を緩和し、クラックの発生や転位を低減させる機能を有する。しかし、バッファ層内のＡｌＮ層とＧａＮ層とのヘテロ界面においても電気伝導層である２ＤＥＧ層が形成され、ＡｌＮ層を挟んだ２ＤＥＧの発生している反対側のＡｌＮ/ＧａＮ界面には反対の分極が発生し、２次元ホールガス（２ＤＨＧ）が発生する（例えば、非特許文献１参照）ことがあるので、これらを電流経路として半導体装置にリーク電流が流れる。このリーク電流を低減するために、ＡｌＮ層とＧａＮ層の間にＡｌＧａＮ層を設ける方法が提案された（例えば、特許文献１参照）。
【０００８】
なお、上記の２ＤＥＧは、ＡｌＮ／ＧａＮ界面の格子定数差によるひずみに由来するピエゾ分極及び自発分極に起因して発生するため、例えば、ひずみが緩和されてしまうと２ＤＥＧが発生しないなど、単純な膜構成のみで２ＤＥＧ濃度は決まらない。２ＤＥＧ濃度の理論計算は、例えば非特許文献２などに記載されている。
【０００９】
ところで、電力装置に使用する半導体素子としては、上記のように高速で動作し、導通抵抗（オン抵抗）が低いということは大きなメリットであるが、オフ状態で高耐圧を維持するときに、電極間に大きな電圧が印加された場合に、電圧印加後に、２ＤＥＧ層の抵抗が上昇して、オン抵抗が上昇するという現象が一般に知られている。
【００１０】
この現象は、大きな電圧が印加されると、陰極側の電極近傍では大きな電界が印加されるため、その電界によって電極から半導体界面や基板半導体側で高エネルギーの電子が注入され、その電子が界面や半導体中の深いトラップに捕獲され、捕獲された電子の負電荷によって２ＤＥＧ層の電子濃度が減少する、というメカニズムによって説明されている。このような現象は電流コラプス、または単にコラプスと呼ばれる。
【００１１】
コラプスを抑制するための一般的な対策としては、界面や半導体中の深い準位を減らしたり、陰極付近の電界を緩和する構造を工夫したりするなどがある。電極付近の電界緩和方法としてもっとも一般的なのが、フィールドプレートと呼ばれる構造である。フィールドプレートは、陰極から陽極へ向かって絶縁膜の上にひさし状に電極を伸ばした構造を有し、陰極側の電位を段階的に陽極側へ伸ばすことで電界緩和を行うものである（たとえば非特許文献３参照）。
【００１２】
図５は、フィールドプレートを有する公知のショットキーバリアダイオードの模式的な断面図である。ショットキーバリアダイオード１００は、基板１０１の上に、バッファ層１０２、ＧａＮ層およびＡｌＧａＮ層１０４が順次積層されている。ＧａＮ層とＡｌＧａＮ層の界面には２ＤＥＧ層１０３ａが形成されている。ＡｌＧａＮ層１０４上には、ＡｌＧａＮ層１０４とオーミック接触するカソード電極１０５、ＡｌＧａＮ層１０４とショットキー接触するアノード電極１０６、およびカソード電極１０５とアノード電極１０６との間に配置されたＳｉＮなどの絶縁膜１０７、が形成されている。
【００１３】
さらに、アノード電極１０６の一部１０８がフィールドプレートとして絶縁膜１０７上を一部覆うようにカソード電極１０５側へと延びた構造となっており、ショットキー接合端での電界集中を緩和している。
【００１４】
また、基板が導電性基板の場合、それが裏面側から電位を与えることによって、陰極での電界に影響を与える。これを利用して電界の緩和を行う技術がある。たとえば、基板としてサファイアのような絶縁体ではなく、シリコンやＳｉＣなどの導電性の材料を用い、基板側の電位を陰極と同じ電位にすることによって、陰極側での電界が緩和され、抵抗増大を抑制することができることが知られている（例えば、特許文献２、３参照）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特許第４５２５８９４号公報
【特許文献２】特開２００８−２３５７３８号公報
【特許文献３】国際公開第２００８/０９６５２１号
【非特許文献】
【００１６】
【非特許文献１】A.Nakajima,  et  al.,  “High  Density  Two-Dimensional  Hole  Gas  Induced  by  Negative  Polarization  at  GaN/AlGaN  Heterointerface”,  Applied  Physics  Express  3(2010),  121004.
【非特許文献２】O.Ambacher,  et  al.,  “Two-dimensional  electron  gases  induced  by  spontaneous  and  piezoelectric  polarization  charges  in  N-  and  Ga-face  AlGaN/GaN  heterostructures”,  Journal  of  Applied  Physics  Vol.85,  No.6,  pp.3222-3233,  1999.
【非特許文献３】W.Saito  et  al.,  “Influence  of  Electric  Field  upon  Current  Collapse  Phenomena  and  Reliability  in  High  Voltage  GaN-HEMTs”,  Proceedings  of  The  22nd  International  Symposium  on  Power  Semiconductor  Device  &  ICs,  Hiroshima,  2010,  pp.137-140.
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、２００Ｖを超える高耐圧の半導体装置に対しては、上記の手法だけでは、コラプスを十分に抑えきれることができないという問題があった。
【００１８】
本発明は、上記に鑑みてなされたものであって、高い耐圧を確保しながらコラプスが抑制された高移動度電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、基板上に形成され、ＩＩＩ族窒化物系化合物半導体で構成されたバッファ層と、前記バッファ層上に形成され、ＩＩＩ族窒化物系化合物半導体で構成された電子走行層と、前記電子走行層上に形成され、該電子走行層よりもバンドギャップエネルギーが高いＩＩＩ族窒化物系化合物半導体で構成された電子供給層と、前記電子供給層上に形成された第１電極と、前記電子供給層上に形成され、電流阻止状態において前記第１電極に対して負のバイアス電圧が印加されるとともに、前記電子供給層との接触面積が、前記第１電極の前記電子供給層との接触面積よりも大きい第２電極と、を備え、前記バッファ層は、内部または前記電子走行層との界面に、積層面方向に電気伝導性のある電気伝導層を有することを特徴とする。
【００２０】
また、本発明に係る半導体装置は、上記の発明において、前記第２電極は、前記電子供給層との接触面積が、前記第１電極の前記電子供給層との接触面積よりも２０％以上大きいことを特徴とする。
【００２１】
また、本発明に係る半導体装置は、上記の発明において、前記電気伝導層は２次元電子ガス層であることを特徴とする。
【００２２】
また、本発明に係る半導体装置は、上記の発明において、前記電気伝導層は２次元ホールガス層であることを特徴とする。
【００２３】
また、本発明に係る半導体装置は、上記の発明において、前記電気伝導層はドーパントが導入された低抵抗層であることを特徴とする。
【００２４】
また、本発明に係る半導体装置は、上記の発明において、前記基板はシリコン基板であることを特徴とする。
【００２５】
また、本発明に係る半導体装置は、上記の発明において、前記第１電極と前記第２電極との間の電流阻止状態における耐圧が２００Ｖ以上であることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、高い耐圧を確保しながらコラプスが抑制された高移動度電界効果トランジスタを実現できるという効果を有する。
【図面の簡単な説明】
【００２７】
【図１】図１は、実施の形態１に係る半導体装置の模式的な断面図である。
【図２】図２は、図１に示す半導体装置の平面図である。
【図３】図３は、図１に示す半導体装置の動作を説明する図である。
【図４】図４は、実施の形態２に係る半導体装置の模式的な断面図である。
【図５】図５は、フィールドプレートを有する公知のショットキーバリアダイオードの模式的な断面図である。
【発明を実施するための形態】
【００２８】
以下に、図面を参照して本発明に係る半導体装置の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付し、重複した説明を適宜省略する。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００２９】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置であるショットキーバリアダイオード
の模式的な断面図である。図２は、図１に示す半導体装置の平面図である。ショットキー
バリアダイオード１０は、シリコンで構成された基板１上に、ＡｌＮ／ＧａＮ構造が複数
積層されたバッファ層２と、バッファ層２上に形成され、ノンドープのｉ−ＧａＮで構成
された電子走行層３と、電子走行層３上に形成され、電子走行層３よりもバンドギャップ
エネルギーが高いＡｌＧａＮで構成された電子供給層４と、電子供給層４上に形成された
、第１電極としてのカソード電極５および第２電極としてのアノード電極６とを備えてい
る。電子走行層３の電子供給層４との界面には２ＤＥＧ層３ａが形成されている。また、
バッファ層２の内部には、電子走行層３の電子供給層４との界面に２ＤＥＧ層３ａが形成
されるのと同じメカニズムで、積層面方向に電気伝導性のある電気伝導層としての２ＤＥ
Ｇ層２ａが形成されている。なお、層構成によっては、正孔の蓄積する２次元ホールガス
（２ＤＨＧ）による電気伝導層となる場合もある。
【００３０】
ショットキーバリアダイオード１０では、カソード電極５側に正のバイアス電圧を印加すると、アノード電極６側は負のバイアス電圧が印加された逆バイアス状態となり、アノード電極下の２ＤＥＧ層３ａが空乏化して電流が流れない電流阻止状態となって、高耐圧を維持する。
【００３１】
ここで、図２にも示すように、カソード電極５の電子供給層４との接触面積Ｓ１と、アノード電極６の電子供給層４との接触面積Ｓ２とを比較すると、接触面積Ｓ２の方が接触面積Ｓ１よりも大きい。これによって、ショットキーバリアダイオード１０のコラプスは抑制される。
【００３２】
以下、図３を参照して具体的に説明する。バッファ層２は、基板１が導電性、特にＳｉ基板のときに、基板とＧａＮ系半導体との間の熱膨張係数差と格子定数差とを緩和するために、ＡｌＮ／ＧａＮ構造の複合的な積層体となっており、これによってエピタキシャルウェハのそりを抑えている。例えば、ＡｌＮ層が５０ｎｍ、ＧａＮ層が３００ｎｍ〜８００ｎｍの複合層を４層以上繰り返した積層体などであってよい。バッファ層２は、基板１と、電子走行層３との間には絶縁性を示すが、内部に面方向の電気伝導性のある２ＤＥＧ層２ａが形成されていることがこれまでの調査で判明している。
【００３３】
このような２ＤＥＧ層２ａは、バッファ層２中に同電位層があるように電気的に振舞う。そのため、２ＤＥＧ層２ａと、カソード電極５、アノード電極６のそれぞれとの間に静電容量がそれぞれＣｃ、Ｃａのキャパシタ７、８が形成される。カソード電極５、アノード電極６の下面から２ＤＥＧ層２ａまでの距離をｄとした場合、Ｃｃ、Ｃａは以下の式（１）、（２）で表される。
【００３４】
Ｃｃ=εＳｃ／ｄ  ・・・  （１）
Ｃａ=εＳａ／ｄ  ・・・  （２）
ここで、εは半導体の誘電率、Ｓｃ、Ｓａはそれぞれカソード電極５、アノード電極６の電子供給層４との接触面積である。電流阻止状態でカソード電極５に印加する電圧をＶａｃとした場合、２ＤＥＧ層２ａの電位Ｖｉは以下の式（３）で表される。
【００３５】
Ｖｉ＝Ｖａｃ×Ｃｃ／(Ｃａ＋Ｃｃ)＝Ｖａｃ×Ｓｃ／(Ｓａ＋Ｓｃ)  ・・・  （３）
【００３６】
２ＤＥＧ層２ａの電位Ｖｉは、負のバイアス電圧が印加されるアノード電極６側の電位に近いことが、アノード電極６側での電界集中を緩和してコラプスを抑制する点で好ましい。ここで、上述したように、このショットキーバリアダイオード１０ではＳａ＞Ｓｃであるから、電位Ｖｉはアノード電極６側の電位に近くなるので、コラプスが抑制される。
【００３７】
表面電極であるアノード電極６での電界強度は、コラプスを決める重要なパラメータであり、その電界を低く抑える必要がある。アノード電極６での電界強度Ｅａは以下の式（４）で求められる。
【００３８】
Ｅａ＝Ｖｉ／ｄ  ・・・  （４）
【００３９】
ここで、カソード電極５、アノード電極６の下面から２ＤＥＧ層２ａまでの距離ｄ（すなわち半導体層の厚さ）には制約がある。耐圧の高い素子を形成するためには、基板１と表面電極間の距離、すなわちバッファ層２、電子走行層３および電子供給層４の層厚も厚くする必要があるので、これらの層厚は、耐圧に比例するように設定される。したがって、距離ｄは設定耐圧とともに厚くなる。しかしながら、必要以上に厚くすると半導体層の成長時間が長くなるとともに、成長が技術的に困難になり、製造コストが高くなってしまう。そのため、半導体層は、所望の耐圧が維持できる範囲内でできるだけ薄くすることが望まれる。本発明者らのこれまでの実測から、距離ｄは、６００Ｖの耐圧を実現するためには１．８μｍ程度、２００Ｖの耐圧を実現するためには０．６μｍ程度であり、耐圧と比例関係にある。
【００４０】
さて、Ｅａを１．５ＭＶ／ｃｍ以下に抑えれば、コラプスが発生しないことがすでに報告されている（非特許文献１参照）。そこで、アノード電極とカソード電極の電極面積比の差分をΔとすると
Ｓａ／Ｓｃ＝１＋Δ  ・・・  （５）
として、上記距離ｄの値（０．６μｍ）を用いて、式（１）〜（５）からΔを求めると、式（６）のようになる。
【００４１】
Δ＝０．２  ・・・  （６）
すなわち、２００Ｖの耐圧を実現する際に、アノード電極６での電界を１．５ＭＶ／ｃｍ以下にするためには、アノード電極６の接触面積Ｓａをカソード電極５の接触面積Ｓｃよりも約２０％以上大きくすれば良い。耐圧と距離ｄがおよそ比例関係にあることから、耐圧にかかわらず、接触面積比を上記のようにすることで、電界を１．５ＭＶ／ｃｍ以下にすることができる。これによって、コラプスが発生しないようにできる。
【００４２】
以上説明したように、本実施の形態１に係るショットキーバリアダイオード１０は、高い耐圧を確保しながらコラプスが抑制されたものとなる。
【００４３】
（実施の形態２）
図４は、本発明の実施の形態２に係る半導体装置であるＨＥＭＴの模式的な断面図である。ＨＥＭＴ２０は、シリコンで構成された基板１上に、ＡｌＮ／ＧａＮ構造が複数積層されたバッファ層９と、バッファ層９上に形成され、ｎ型にドーピングされたＧａＮで構成された電子走行層１１と、電子走行層１１上に形成され、電子走行層１１よりもバンドギャップエネルギーが高いＡｌＧａＮで構成された電子供給層１２と、電子供給層１２上に形成された、第１電極としてのドレイン電極１３、第２電極としてのソース電極１４、およびゲート電極１５とを備えている。電子走行層１１の電子供給層１２との界面には２ＤＥＧ層１１ａが形成されている。また、バッファ層９の内部には、積層面方向に電気伝導性のある電気伝導層としての２ＤＥＧ層９ａが形成されている。
【００４４】
このＨＥＭＴ２０では、ゲートがオフの状態において、ドレイン電極１３側に正のバイアス電圧を印加すると、ソース電極１４側は負のバイアス電圧が印加された逆バイアス状態となり、ソース電極下の２ＤＥＧ層１１ａが空乏化して電流阻止状態となって、高耐圧を維持する。
【００４５】
ここで、ソース電極１４の電子供給層１２との接触面積は、ドレイン電極１３の電子供給層１２との接触面積よりも大きい。これによって、ショットキーバリアダイオード１０の場合と同様に、ＨＥＭＴ２０のコラプスが抑制される。
【００４６】
なお、上記実施の形態において、基板１はシリコンで構成されているが、基板１がＳｉＣ基板やサファイア基板、ＧａＮ基板であっても同様の効果を奏する。
【００４７】
また、バッファ層に形成される電気伝導層は、２ＤＥＧ層に限られず、積層面方向に電気伝導性のある層であればよい。例えば、２次元ホールガス層やＳｉなどのドーパントを導入した低抵抗層であっても良い。低抵抗層は例えば、１Ｅ１２ｃｍ−２以上、１Ｅ１０１４ｃｍ−２以下にＳｉがドーピングされたＧａＮ層などであれば良い。また、電気伝導層は、バッファ層の内部に限らず、電子走行層との界面に形成されてもよい。
【００４８】
また、本発明にかかる半導体装置は、高耐圧が必要なインバータなどの電力変換装置やモーター駆動装置や、種々の電源装置や無停電電源などに使用されるパワーデバイスに有用である。
【００４９】
また、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。
【符号の説明】
【００５０】
１  基板
２、９  バッファ層
２ａ、３ａ、９ａ、１１ａ  ２ＤＥＧ層
３、１１  電子走行層
４、１２  電子供給層
５  カソード電極
６  アノード電極
７、８  キャパシタ
１０  ショットキーバリアダイオード
１３  ドレイン電極
１４  ソース電極
１５  ゲート電極
Ｓ１、Ｓ２  接触面積
【図１】
0005697046.tif 000002
【図２】
0005697046.tif 000003
【図３】
0005697046.tif 000004
【図４】
0005697046.tif 000005
【図５】
0005697046.tif 000006