(57)【特許請求の範囲】
【請求項１】
半導体回路が形成された第１の基板と、
前記第１の基板を貫通し、導電膜が埋め込まれた複数の貫通電極と、
前記第１の基板に電気的に接続される第２の基板と、
前記第２の基板に設けられ、複数の前記貫通電極に対して１つ接合される導電性のバンプと、
を含み、
前記貫通電極は、前記バンプに面する内側面と他の側面とで最表面に露出している材料が異なり、内側面は前記バンプと電気的に接続する導電膜であり、他の側面が絶縁膜で覆われていることを特徴とする半導体装置。
【請求項２】
他の側面の前記絶縁膜は、前記第１の基板と前記導電膜との間に存在する絶縁膜の一部であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体回路が形成された第１の基板と、
前記第１の基板を貫通し、導電膜が埋め込まれた複数の貫通電極と、
前記第１の基板に電気的に接続される第２の基板と、
前記第２の基板に設けられ、複数の前記貫通電極に対して１つ接合される導電性のバンプと、
を含み、
前記貫通電極は、前記バンプに面する内側面と他の側面とで最表面に露出している材料が異なり、内側面に金が配置され、他の側面に銅が配置されていることを特徴とする半導体装置。
【請求項４】
第１の基板に、半導体回路と前記第１の基板を貫通し、導電膜が埋め込まれた複数の貫通電極を形成する工程と、
導電性のバンプが形成された第２の基板を前記第１の基板上に載置し、複数の前記貫通電極に対して１つの前記バンプを配置する工程と、
前記バンプを溶融させて、複数の前記貫通電極に対して１つの前記バンプを接合する工程と、
を含み、
前記貫通電極を形成する工程は、前記貫通電極の前記バンプに面する内側面と他の側面において、異なる材料を最表面に露出させる工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置には、半導体回路の高集積化や、高機能化、処理の高速化が図られている。その一方で、半導体装置のパッケージには、小型化が求められている。半導体装置のパッケージを小型化する方法としては、半導体回路を形成するシリコン基板を貫通する貫通ビア（ＴＳＶ，through-silicon via）を形成し、この貫通ビアを用いて複数のシリコン基板を３次元に実装することが提案されている。
【０００３】
シリコン基板に貫通ビアを形成する方法としては、半導体回路を形成する前に、シリコン基板にビアホールを形成する方法がある。この製造方法は、ビア・ファースト・プロセスと呼ばれている。また、半導体素子を形成する工程の後で、かつ配線を形成する工程の前のシリコン基板にビアを形成する方法がある。この製造方法は、ビア・ミドル・プロセスと呼ばれている。さらに、配線を形成する工程を経た後に、シリコン基板にビアを形成する方法がある。この製造方法は、ビア・ラスト・プロセスと呼ばれている。
【０００４】
例えば、ビア・ミドル・プロセスでは、素子形成後に窒化シリコン膜(以下、ＳｉＮ)などからなる絶縁膜をＣＶＤ（chemical Vapor Deposition）法によって形成する。この後、レジストマスクを用いた異方性ドライエッチングによってシリコン基板にビアを形成する。続いて、ビアの内壁、即ち側壁及び底部を覆うように絶縁膜を形成する。さらに、ビアの内壁にバリアメタル膜とシード層を形成し、めっき法によってビア内にＣｕ膜を埋め込む。ＣＭＰ（Chemical Mechanical Polishing）法によって表面のＣｕ膜、バリアメタル膜、及び絶縁膜を除去した後、ビア表面のＣｕ膜の酸化及び拡散を防止するために、ＳｉＣ又はＳｉＮを成膜する。
【０００５】
この後、貫通ビア及びコンタクトビアに接続する配線層を複数形成する。多層の配線構造を形成した後は、シリコン基板をフェイスダウン状態で裏面側から研削して薄化する。さらに、シリコン基板の裏面をエッチングしてビア内のＣｕ膜を露出させる。これによって、ビアに埋め込まれたＣｕ膜がシリコン基板を貫通し、貫通ビアが形成される。
【０００６】
また、半導体装置では、貫通ビアの下側の端面をそのまま接続端子として用いるケースと、再配線工程によって貫通ビアの下側の端面に接続される配線及び接続端子を形成するケースとがある。
【０００７】
ここで、再配線工程を用いずに、貫通ビアをそのまま接続端子として使用するケースでは、下側の半導体装置の貫通ビアと、上側の半導体装置の配線層に形成したハンダ端子とを接合させる。このように、再配線工程を用いないケースでは、再配線層工程を追加するケースに比べて製造工程を簡略化できるので、製造コストを低くできる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−３０１８６３
【特許文献２】特開２０１０−５６１３９
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、再配線工程を用いない場合には、貫通ビアの配置間隔がそのまま接続端子の配置間隔になる。近年のように半導体装置の回路が微細化したり、高集積化したりして貫通ビアの配置間隔が狭くなると、隣り合う貫通ビアのそれぞれに接合させたハンダ端子同士がショートし易くなる。また、半導体装置の回路の微細化に伴って貫通ビアやハンダ端子を微細化すると、貫通ビアの高さやハンダ端子の高さにばらつきが生じ易くなって、実装精度を低下させる要因になることがある。
この発明は、このような事情に鑑みてなされたものであり、貫通ビアを用いた実装における端子間のショートや実装精度の低下を防止することを目的とする。
【課題を解決するための手段】
【００１０】
実施形態の一観点によれば、半導体回路が形成された第１の基板と、前記第１の基板を貫通し、導電膜が埋め込まれた複数の貫通電極と、前記第１の基板に電気的に接続される第２の基板と、前記第２の基板に設けられ、複数の前記貫通電極に対して１つ接合される導電性のバンプと、を含み、前記貫通電極は、前記バンプに面する内側面と他の側面とで最表面に露出している材料が異なり、内側面は前記バンプと電気的に接続する導電膜であり、他の側面が絶縁膜で覆われていることを特徴とする半導体装置が提供される。
さらに、半導体回路が形成された第１の基板と、前記第１の基板を貫通し、導電膜が埋め込まれた複数の貫通電極と、前記第１の基板に電気的に接続される第２の基板と、前記第２の基板に設けられ、複数の前記貫通電極に対して１つ接合される導電性のバンプと、を含み、前記貫通電極は、前記バンプに面する内側面と他の側面とで最表面に露出している材料が異なり、内側面に金が配置され、他の側面に銅が配置されていることを特徴とする半導体装置が提供される。

【００１１】
また、実施形態の別の観点によれば、第１の基板に、半導体回路と前記第１の基板を貫通し、導電膜が埋め込まれた複数の貫通電極を形成する工程と、導電性のバンプが形成された第２の基板を前記第１の基板上に載置し、複数の前記貫通電極に対して１つの前記バンプを配置する工程と、前記バンプを溶融させて、複数の前記貫通電極に対して１つの前記バンプを接合する工程と、を含み、前記貫通電極を形成する工程は、前記貫通電極の前記バンプに面する内側面と他の側面において、異なる材料を最表面に露出させる工程を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
１つのバンプと複数の貫通電極を接合することで、寸法ばらつきによらずに確実な接合ができる。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。
【図１Ｅ】図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。
【図１Ｆ】図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）である。
【図１Ｇ】図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その７）である。
【図１Ｈ】図１Ｈは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その８）である。
【図１Ｉ】図１Ｉは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その９）である。
【図２】図２は、本発明の第１の実施の形態に係る半導体装置の製造工程の一例における平面図である。
【図３】図３は、本発明の第１の実施の形態に係る半導体装置の貫通電極の配置の一例を示す平面図である。
【図４】図４は、本発明の第１の実施の形態に係る半導体装置の構成の一例を示す図である。
【図５】図５は、本発明の第１の実施の形態に係る半導体装置の貫通電極にバンプを接合した状態を示す平面図である。
【図６】図３は、本発明の第１の実施の形態に係る半導体装置の貫通電極の配置の変形例を示す平面図である。
【図７Ａ】図７Ａは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図７Ｂ】図７Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図７Ｃ】図７Ｃは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図８】図８は、本発明の第２の実施の形態に係る半導体装置の製造工程の一例における平面図である。
【図９】図９は、本発明の第２の実施の形態に係る半導体装置の貫通電極の配置の一例を示す平面図である。
【図１０】図１０は、本発明の第２の実施の形態に係る半導体装置の構成の一例を示す図である。
【図１１】図１１は、本発明の第２の実施の形態に係る半導体装置の貫通電極にバンプを接合した状態を示す平面図である。
【発明を実施するための形態】
【００１４】
発明の目的及び利点は、請求の範囲に具体的に記載された構成要素及び組み合わせによって実現され達成される。
前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、本発明を限定するためのものではない。
【００１５】
（第１の実施の形態）
本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
まず、図１Ａに示す断面構造を得るまでの工程について説明する。
最初に、ｎ型又はｐ型のシリコン（半導体）基板１の一方の面である表面を例えば、Shallow Trench Isolation（ＳＴＩ）により素子分離絶縁膜を形成して、活性領域を画定する。
【００１６】
次いで、シリコン基板１の活性領域にイオン注入法により、ドーパント不純物を導入してウェルを形成する。ドーパント不純物としてp型不純物、例えばボロンを導入すると、シリコン基板１にｐウェル３が形成される。ｐウェル３を形成した後、その活性領域の表面を熱酸化してゲート絶縁膜５を形成する。なお、以下においては、ｐウェル３を形成した場合について説明するが、シリコン基板１にｎウェルを形成した場合も同様の工程が実施される。
【００１７】
続いて、ゲート絶縁膜５の上にポリシリコン膜を例えばＣＶＤ法を用いて１００ｎｍ〜２００ｎｍの膜厚に形成する。さらに、ポリシリコン膜をパターニングしてゲート電極６を形成する。
【００１８】
さらに、ゲート電極６をマスクにしてｐウェル３にイオン注入して第１、第２ソース／ドレインエクステンション８を形成する。その後に、シリコン基板１の上側全面に、絶縁膜としてシリコン酸化膜を例えばＣＶＤ法を用いて形成し、絶縁膜を異方性エッチングすることで、絶縁性サイドウォール１０をゲート電極６の側部に形成する。
【００１９】
続いて、絶縁性サイドウォール１０とゲート電極６をマスクとして用い、シリコン基板１にドーパント不純物を再びイオン注入してゲート電極６の側方のｐウェル３に、ソース
／ドレイン拡散層１１を形成する。
【００２０】
さらに、シリコン基板１の全面に、例えば、スパッタリング法によりコバルト膜等の高融点金属膜を形成する。この後、高融点金属膜を加熱してシリコンと反応させる。これにより、ソース／ドレイン拡散層１１におけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層が形成され、各ソース／ドレイン拡散層１１が低抵抗化する。この後、素子分離絶縁膜２の上などに未反応のまま残っている高融点金属膜を例えばウェットエッチングにより除去する。これにより、ソース／ドレイン拡散層１１上に、例えばコバルトシリサイドで形成されるソース／ドレイン電極１２Ａが形成される。また、ゲート電極６の上部に、例えばコバルトシリサイドからなるシリサイド層１２Ｂが形成される。
【００２１】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜５、ゲート電極６、及びソース／ドレイン電極１２Ａ等から構成される半導体素子であるトランジスタＴ１，Ｔ２が形成される。
【００２２】
さらに、シリコン基板１の上側の全面に、コンタクトビア層間絶縁膜１４として酸化シリコン(ＳｉＯ２)膜をＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法により、約３００ｎｍの厚さに形成する。続いて、不図示のレジスト膜をマスクに用いてコンタクトビア層間絶縁膜１４をエッチングして、コンタクトビア１５をソース／ドレイン拡散層１１のソース／ドレイン電極１２Ａに到達するまで形成する。
【００２３】
そして、コンタクトビア１５を用いてソース／ドレイン電極１２Ａに電気的に接続される導電性プラグ１６を形成する。具体的には、コンタクトビア１５の内面にＴｉ膜と、ＴｉＮ膜とを順番にスパッタリング法等により形成して２層の積層構造を有する密着膜（グルー膜）を作製する。さらに、密着膜上にＷ膜をＣＶＤ法により成長させる。これにより、Ｗ膜でコンタクトビア１５の空隙が埋まる。この後、コンタクトビア層間絶縁膜１４の上面上に成長した余分なＷ膜及び密着膜をＣＭＰ法で除去する。これにより、各コンタクトビア１５に、導電性プラグ１６が形成される。
【００２４】
次に、素子工程後、かつ配線工程前に貫通ビアをシリコン基板内に形成する工程について説明する。
まず、図１Ｂに示す断面構造を得るまでの工程について説明する。コンタクトビア層間絶縁膜１４上の全面に、絶縁膜２２を形成する。絶縁膜２２は、例えばＣＶＤ法により形成されたＳｉＮなどが用いられ、その厚さは７０ｎｍ〜１００ｎｍとする。続いて、後のフォトリソグラフィ工程に使用する下地膜２３を形成する。下地膜２３は、例えば、ＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成されたＳｉＯ２膜であり、その厚さは例えば１５ｎｍ〜３０ｎｍとする。
【００２５】
下地膜２３の全面には、フォトレジスト膜２４をスピンコート法によって形成する。フォトレジスト膜２４には、フォトリソグラフィによって開口部２４Ａを形成する。開口部２４Ａは、貫通ビアを形成する領域に形成される。ここで、フォトレジスト膜２４の材料によっては、下地膜２３は形成しないこともある。
【００２６】
続いて、図１Ｃに示す断面構造を得るまでの工程について説明する。
最初に、フォトレジスト膜２４をマスクにした異方性ドライエッチングによって、下地膜２３、絶縁膜２２、コンタクトビア層間絶縁膜１４、及びシリコン基板１をエッチングして貫通ビア用のビアホール２５を形成する。下地膜２３、絶縁膜２２、コンタクトビア層間絶縁膜１４のエッチングガスは、例えばＣ４Ｆ６、Ｏ２、Ａｒを使用する。シリコン基板１のエッチングガスは、例えばＳＦ６、Ｃ４Ｆ８を使用する。ビアホール２５は、例
えば直径が５μｍ〜１０μｍ、アスペクト比は５〜１０とする。
【００２７】
このとき、ビアホール２５内に保護膜３１として、絶縁膜を例えばＣＶＤ法によって２００ｎｍの厚さに形成する。保護膜３１は、例えば、ビアホール２５を形成するドライエッチング時に、シリコン基板１のエッチングと同時に形成する。このようなエッチング方法としては、例えば、ＳＦ６ガスを用いてシリコン基板１を等方エッチングするエッチングステップと、Ｃ４Ｆ８ガスを用いて保護膜を形成する保護ステップとを交互に繰り返すものがある。これによって、シリコン基板１のビアホール２５内にホール２６（第２のホール）が形成される。この後、残存するフォトレジスト膜２４は、アッシングによって除去する。
【００２８】
さらに、図１Ｄに示す断面構造を得るまでの工程について説明する。
絶縁膜２２上及びビアホール２５の内壁に、バリアメタル膜４１をスパッタ法によって形成する。バリアメタル膜４１は、例えば、Ｔｉ又はＴａとし、厚さは０．２μｍ〜０．３μｍとする。さらに、バリアメタル膜４１の全面に、シード膜として、例えばＣｕ膜をスパッタ法によって厚さ０．６μｍ〜１μｍに形成する。この後、めっき法によって、ビアホール２５内に導電膜、例えばＣｕ膜４７を埋め込む。
【００２９】
続いて、図１Ｅに示す断面構造を得るまでの工程について説明する。
ＣＭＰ法を用いた研磨によって、バリアメタル層４１と、保護膜３１と、下地膜２３、絶縁膜２２を除去する。続いて、ホール２６の表面のＣｕ膜４７の酸化防止と、Ｃｕ膜４７の拡散防止のために保護膜６０を形成する。保護膜６０は、例えば、ＣＶＤ法によって形成したＳｉＣ又はＳｉＮとする。保護膜６０の厚さは、例えば、３０ｎｍ〜５０ｎｍになる。
【００３０】
次に、シリコン基板１の上方に、ホール２６及びコンタクトビア１５に接続する配線層を形成する。例えば、最初に、保護膜６０を覆うように、層間絶縁膜６１を形成する。層間絶縁膜６１は、例えば、プラズマＣＶＤ法により成膜したＳＩＯＣが用いられる。層間絶縁膜６１の厚さは、１２０ｎｍ〜２５０ｎｍとする。
【００３１】
続いて、レジスト膜又はハードマスクを使用して層間絶縁膜６１をドライエッチングし、配線溝６８Ａ，６８Ｂを形成する。配線溝５８Ａ，５８Ｂには、バリアメタル層６９と、不図示のシード層とが順番にスパッタ法によって形成される。さらに、めっき法によって配線溝６８Ａ，６８Ｂ中にＣｕ膜７１が埋め込まれる。余分なＣｕ膜７１及びバリアメタル層６９は、ＣＭＰ法によって除去される。これによって、層間絶縁膜６１に、配線７２Ａ，７２Ｂが埋め込まれた第１の配線層７３が形成される。配線７２Ａは、ホール２６内のＣｕ膜４７と電気的に接続される。配線７２Ｂは、導電性プラグ１６を介してトランジスタＴ１，Ｔ２に電気的に接続される。以降は、同様の処理を繰り返して、必要な層数の配線層８０を形成する。
【００３２】
次に、図１Ｆから図１Ｉを参照して、シリコン基板１の裏面（他方の面）側の処理について説明する。
最初に、図１Ｆに示すように、シリコン基板１上に形成した配線層８０の表面をポリイミド膜などの保護膜８１で覆う。さらに、接着剤を用いてサポート基板(ガラスキャリア)８３に保護膜８１を接着する。これによって、シリコン基板１は、表面をフェイスダウンさせた状態でサポート基板８３に固定される。この後、図１Ｇに示すように、シリコン基板１を裏面側から研削する。Ｃｕ膜４７の近傍までシリコン基板１を研削したら、ウェットエッチングに切り替えてシリコン基板１を選択的に除去し、保護膜３１に覆われたＣｕ膜４７を露出させる。
【００３３】
続いて、図１Ｈに示す断面構造を得るまでの工程について説明する。
保護膜３１で覆われたＣｕ膜４７を含む全面にレジスト膜を塗布によって形成する。レジスト膜をパターニングしてレジストマスク８５を形成する。レジストマスク８５には、複数の開口部８５Ａが形成される。ここで、開口部８５Ａの一例について、図１Ｉと図２を参照して説明する。図２は、保護膜３１で覆われた４つのＣｕ膜４７を１つのグループとして考えた場合の開口部８５Ａの配置を説明する平面図である。この例では、保護膜３１で覆われた４つのＣｕ膜４７の配列の中心Ｃ１を、後の工程で接合させる他の半導体装置のバンプの中心位置とみなす。さらに、中心Ｃ１から他の半導体装置のバンプの最大半径に相当する仮想円Ｅ１を想定する。開口部８５Ａは、４つのＣｕ膜４７を覆う保護膜３１のそれぞれの上面３１Ａと、保護膜３１の仮想円Ｅ１と交差する側部３１Ｂとを露出させている。開口部８５Ａは、側部３１Ｂより狭い領域を露出させても良いし、側部３１Ｂより広い領域を露出させても良い。
【００３４】
続いて、図１Ｉに示す断面構造を得るまでの工程について説明する。
レジストマスク８５を用いて保護膜３１を部分的にエッチングしてＣｕ膜４７の上面及び側面の一部を露出させる。エッチングは、例えばフッ酸水素水を用いたウェットエッチングが採用される。また、ドライエッチングによって保護膜３１を部分的にエッチングしても良い。この後、残ったレジストマスク８５を例えばアッシングによって除去する。これによって、貫通ビア８６（貫通電極）が形成される。この後、シリコン基板１から接着剤８２及びサポート基板８３を除去すると、半導体回路、配線層８０、及び貫通ビア８６を有する半導体チップ８８（半導体装置）が得られる。半導体チップ８８の大きさは、例えば、１０ｍｍ×２５ｍｍで、貫通ビア８６の長さは、例えば５０μｍ〜２００μｍとし、シリコン基板１からの突出長さは１０μｍ〜３０μｍとする。貫通ビア８６のピッチは、例えば４０μｍ〜１００μｍとする。
【００３５】
ここで、図３に平面図を示すように、中心Ｃ１の周囲に配置された４つの貫通ビア８６は、上面が露出しており、中心Ｃ１に面する一部の内側面８６Ａを除いて、外側面８６Ｂが保護膜３１に覆われている。貫通ビア８６の露出している内側面８６Ａの大きさは、仮想円Ｅ１と交差する領域と同程度がそれ以上である。
【００３６】
次に、半導体チップ８８の実装工程について説明する。
図４に示すように、パッケージ基板９０上に半導体チップ８８をフェイスダウン状態で載置する。パッケージ基板９０は、例えば２０ｍｍ×４０ｍｍの大きさで、厚さが１ｍｍの基板９１を有する。基板９１は、例えばエポキシ樹脂やセラミックスを用いて製造されており、基板９１には電極パッド９２，９３を含む回路パターンが形成されている。基板９１の下面にはバンプ９４が電極パッド９２に接合されている。また、基板９１の上面の電極パッド９３には、半導体チップ８８の配線層８０上に形成されたバンプ９５が接合される。バンプ９５は、配線層８０の最上層の不図示の電極パッド上に形成されている。バンプ９５は、例えば鉛フリーハンダを用いて製造されている。
【００３７】
半導体チップ８８は、貫通ビア８６が上向きに突出するように配置されており、貫通ビア８６を接続端子として用い、第２の半導体チップ１００をフェイスダウン状態で実装する。第２の半導体チップ１００は、基板１０１（第２の基板）上に配線層１０２が形成され、配線層１０２の最上層の不図示の複数の電極パッドのそれぞれにバンプ１０３が接合されている。第２の半導体チップ１００のサイズは、例えば５ｍｍ〜２５ｍｍとし、厚さは５０μｍ〜５００μｍとする。さらに、バンプ１０３は、例えば鉛フリーハンダを用いて製造されている。
【００３８】
ここで、図３と、図５の平面図に示すように、第２の半導体チップ８８の１つのバンプ１０３に対して４つの貫通ビア８６が接合される。バンプ１０３は、各貫通ビア８６のＣ
ｕ膜４７が露出している内側面８６Ａに囲まれる領域Ｅ２に導かれる。即ち、この実施の形態では、等間隔に配列された４つの貫通ビア８６の最内面で囲まれた領域Ｅ２は、バンプ１０３の最大直径以下であり、各貫通ビア８６のＣｕ膜４７が露出した内側面８６Ａが必ずバンプ１０３に接触するような大きさである。また、４つの貫通ビア８６の最外面で区画される領域Ｅ３は、バンプ１０３の最大直径より大きく、この領域Ｅ３を越えてハンダ材料が広範囲に拡がることがない大きさになっている。
【００３９】
バンプ１０３を加熱して溶融させると、主に貫通ビア８６のＣｕ膜４７が露出している上面及び内側面８６Ａにバンプ１０３が接合される。このとき、貫通ビア８６の保護膜３１で覆われている部分は、Ｃｕ膜４７が露出している部分に比べてバンプ１０３のハンダ材料に対する濡れ性が低下している。このために、溶融状態のハンダ材料が４つの貫通ビア８６の配列の外側に濡れ広がることはない。これによって、半導体装置１１０（電子装置）が形成される。
【００４０】
以上、説明したように、この実施の形態では、１つのバンプ１０３に対して、４つの貫通ビア８６を接合するようにしたので、貫通ビア８６を微細化したり、配置間隔を狭くしたりしても、バンプ１０３同士のショートが防止される。各貫通ビア８６は、バンプ１０３に面する内周側でＣｕ膜４７を露出させてバンプ１０３との濡れ性を向上させる一方で、バンプ１０３から離れた領域の保護膜３１を残してバンプ１０３との濡れ性を低下させている。このために、実装工程においてバンプ材料が貫通ビア８６の外側にはみ出し難くなり、バンプ１０３や貫通ビア８６のショートを防止する。
【００４１】
また、従来のように、１つのバンプの中央に１つの貫通ビアを配置するケースでは、バンプ及び貫通ビアのそれぞれの形状や高さにばらつきが生じると、接合が難しくなったり、接合強度が低下し易くなったりする。これに対して、この実施の形態では、バンプ１０３の中心と貫通ビア８６の中心をオフセットさせているので、バンプ１０３や貫通ビア８６のばらつきを吸収しつつ確実に接合できる。さらに、１つのバンプ１０３に対して複数の貫通ビア８６を接触させるので、接合不良を低減できる。
【００４２】
ここで、貫通ビア８６の側面を露出させる領域の変形例を図６に示す。この貫通ビア８６は、貫通ビア８６の中心と、仮想の中心Ｃ１とを結ぶ線に直交する仮想線Ｌ１より中心Ｃ１側の保護膜３１をエッチングによって除去している。ここでの保護膜３１は、貫通ビア８６の周方向の半分が残されている。保護膜３１が、これ以上少なくなると、バンプ材料が貫通ビア８６の外側に回り込み易くなって、バンプ１０３がショートする可能性が増える。
【００４３】
また、貫通ビア８６を３角形に配置し、その中心位置にバンプ１０３の中心位置を配置しても良い。３つの貫通ビア８６でバンプ１０３を囲むことで、接合精度が向上すると共に、ハンダ材料の溶け出しを防止できる。さらに、貫通ビア８６を５つ以上配列し、それら貫通ビア８６で囲まれた領域にバンプ１０３を配置しても良い。
【００４４】
（第２の実施の形態）
図面を参照して第２の実施の形態について詳細に説明する。第１の実施の形態と同じ構成要素には同一の符号を付してある。また、第１の実施の形態と重複する説明は省略する。
【００４５】
まず、図１Ａから図１Ｅに示すように、ビアホール２５内にＣｕ膜４７を埋め込むと共に、多層の配線層８０を形成する。さらに、シリコン基板１の裏面を研削及びエッチングによって除去し、保護膜３１で覆われた貫通ビア８６を露出させる。
【００４６】
次に、図７Ａに示す断面構造を得るまでの工程について説明する。
エッチングによって、シリコン基板１から露出している保護膜３１を除去し、Ｃｕ膜４７を露出させる。この後、Ｃｕ膜４７を含むシリコン基板１の全面に、Ｃｕ膜４７よりハンダ材料に対して濡れ性が良好な材料として、例えば、Ａｕの膜を形成する。具体的には、Ｃｕ膜４７を含むシリコン基板１の全面に、Ｎｉ膜１２１と、Ａｕ膜１２２を順番にそれぞれスパッタ法によって形成する。
【００４７】
続いて、図７Ｂに示す断面構造を得るまでの工程について説明する。
全面にレジスト膜を塗布して露光及び現像することによってレジストパターン１２３を形成する。レジストパターン１２３は、例えば、任意の中心Ｃ１に面する側面の一部分の領域だけにアイランド状に残す。また、図８に一部を拡大した平面図を示すように、レジストパターン１２３の大きさは、他の半導体装置のバンプの最大半径に相当する仮想円Ｅ１と交差する部分以上の大きさである。
【００４８】
さらに、図７Ｃに示す断面構造を得るまでの工程について説明する。
エッチングによってレジストパターン１２３から露出しているＡｕ膜１２１及びＮｉ膜１２２を除去する。レジストパターン１２３をアッシング等によって除去すると、Ｎｉ及びＡｕの密着膜１２５が部分的に残される。図９に一部を拡大した平面図を示すように、密着膜１２５は、他の半導体装置のバンプの最大半径に相当する仮想円Ｅ１と交差する部分以上の大きさに形成される。貫通ビア８６の周方向において密着膜１２５を形成する範囲は、第１の実施の形態と同様である。即ち、接合強度の観点からは、密着膜１２５を形成する範囲は、接合対象のバンプと十分な接触面が得られる大きさであることが好ましい。さらに、ハンダ材料のはみ出しを防止する観点からは、図６と同様に中心Ｃ１側の半周に相当する領域以下であることが好ましい。
【００４９】
次に、半導体チップ８８の実装工程について説明する。
図１０に示すように、パッケージ基板９０上に半導体チップ８８をフェイスダウン状態で載置する。半導体チップ８８は、貫通ビア８６が上向きに突出するように配置されており、貫通ビア８６を接続端子として用い、第２の半導体チップ１００をフェイスダウン状態で実装する。
【００５０】
図１１の平面図に示すように、第２の半導体チップ８８の１つのバンプ１０３に対して４つの貫通ビア８６が接合される。バンプ１０３は、各貫通ビア８６に囲まれた領域Ｅ２に導かれる。即ち、この実施の形態では、等間隔に配列された４つの貫通ビア８６の最内面で囲まれた領域Ｅ２は、バンプ１０３の最大直径以下であり、各貫通ビア８６のＣｕ膜４７の内周面に形成された密着膜１２５が必ずバンプ１０３に接触するような大きさである。また、４つの貫通ビア８６の最外面で区画される領域Ｅ４は、バンプ１０３の最大直径より大きく、この領域Ｅ３を越えてハンダ材料が広範囲に拡がることがない大きさになっている。
【００５１】
バンプ１０３を加熱して溶融させると、主に貫通ビア８６のＣｕ膜４７の上面と密着膜１２５にバンプ１０３が接合される。密着膜１２５は、Ｃｕ膜４７よりバンプ１０３のハンダ材料に対する濡れ性が良好なので、溶融状態のハンダ材料は、主に密着膜１２５及びその周囲に留まる。このために、４つの貫通ビア８６の配列の外側に濡れ広がることはない。そして、バンプ１０３を凝固させると、半導体装置１４０が完成する。
【００５２】
以上、説明したように、この実施の形態では、各貫通ビア８６のバンプ１０３に面する内周側にＣｕ膜４７よりハンダ材料への濡れ性が良好な材料を配置し、他の領域のハンダ材料への濡れ性を相対的に低下させている。このために、実装工程においてバンプ材料が貫通ビア８６の外側にはみ出し難くなり、バンプ１０３や貫通ビア８６のショートを防止
する。その他の作用及び効果は、第１の実施の形態と同様である。
【００５３】
ここで、Ｃｕ膜４７よりハンダ材料への濡れ性が良好な材料の他の例としては、ＯＳＰ（Organic Solder Preservation；耐熱性水溶性プリフラックス）がある。ＯＳＰ膜を形成するときは、密着膜１２５を形成する領域に開口部を有するレジストマスクを形成し、開口部にＯＳＰ膜をポッティングによって充填する。ＯＳＰ膜を硬化させた後、レジストマスクを除去する。
【００５４】
ここで挙げた全ての例及び条件的表現は、発明者が技術促進に貢献した発明及び概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例及び条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神及び範囲から逸脱することなく、それに対して種々の変更、置換及び変形を施すことができる。
【００５５】
以下に、前記の実施の形態の特徴を付記する。
（付記１）  半導体回路が形成された第１の基板と、前記第１の基板を貫通し、導電膜が埋め込まれた複数の貫通電極と、前記第１の基板に電気的に接続される第２の基板と、前記第２の基板に設けられ、複数の前記貫通電極に対して１つ接合される導電性のバンプと、を含むことを特徴とする半導体装置。
（付記２）  複数の前記貫通電極で囲まれた領域は、前記バンプの最大径より小さいことを特徴とする付記１に記載の半導体装置。
（付記３）  前記貫通電極は、前記バンプに面する内側面が他の側面に比べて前記バンプへの濡れ性が高められていることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）  前記貫通電極は、前記バンプに面する内側面において前記導電膜が露出しており、他の側面が絶縁膜で覆われていることを特徴とする付記３に記載の半導体装置。
（付記５）  前記貫通電極は、内側面に前記導電膜より前記バンプへの濡れ性が高い膜が形成されていることを特徴とする付記３に記載の半導体装置。
（付記６）  外側面は、前記貫通電極の外周の半分以上であることを特徴とする付記３乃至付記５のいずれか一項に記載の半導体装置。
（付記７）  第１の基板に、半導体回路と前記第１の基板を貫通し、導電膜が埋め込まれた複数の貫通電極を形成する工程と、導電性のバンプが形成された前記第２の基板を前記第１の基板上に載置し、複数の前記貫通電極に対して１つの前記バンプを配置する工程と、前記バンプを溶融させて、複数の前記貫通電極に対して１つの前記バンプを接合する工程と、を含む半導体装置の製造方法。
（付記８）  前記貫通電極を形成する工程は、前記貫通電極の前記バンプに面する内側面において前記導電膜を露出させ、外側面を絶縁膜で覆う工程を含むことを特徴とする特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記貫通電極を形成する工程は、前記貫通電極の前記バンプに面する内側面において前記導電膜より前記バンプに対する濡れ性が高い材料を配置する工程を含むことを特徴とする特徴とする付記７に記載の半導体装置の製造方法。
【符号の説明】
【００５６】
１  シリコン基板（第１の基板）
３１  保護膜（絶縁膜）
４７  Ｃｕ膜（導電膜）
８６  貫通ビア（貫通電極）
８６Ａ  内側面
８６Ｂ  外側面
１０１  基板（第２の基板）
１０３  バンプ
１１０，１４０  半導体装置
【図１Ａ】
0005751131.tif 000002
【図１Ｂ】
0005751131.tif 000003
【図１Ｃ】
0005751131.tif 000004
【図１Ｄ】
0005751131.tif 000005
【図１Ｅ】
0005751131.tif 000006
【図１Ｆ】
0005751131.tif 000007
【図１Ｇ】
0005751131.tif 000008
【図１Ｈ】
0005751131.tif 000009
【図１Ｉ】
0005751131.tif 000010
【図２】
0005751131.tif 000011
【図３】
0005751131.tif 000012
【図４】
0005751131.tif 000013
【図５】
0005751131.tif 000014
【図６】
0005751131.tif 000015
【図７Ａ】
0005751131.tif 000016
【図７Ｂ】
0005751131.tif 000017
【図７Ｃ】
0005751131.tif 000018
【図８】
0005751131.tif 000019
【図９】
0005751131.tif 000020
【図１０】
0005751131.tif 000021
【図１１】
0005751131.tif 000022