(57)【特許請求の範囲】
【請求項１】
互いに対向する第１と第２の主面を有する半導体基板の前記第１の主面に接するように、開口部を有する絶縁層を埋め込み形成する工程と、
前記第１の主面上にLSIを形成する工程と、
前記絶縁層の前記開口部上に前記LSIに接続される導電層を形成する工程と、
前記半導体基板の前記第２の主面から前記半導体基板を選択的にエッチングすることにより、前記第２の主面から前記半導体基板と前記絶縁層の界面までの範囲内において前記開口部のサイズよりも大きいサイズを有し、前記開口部内において自己整合的に前記開口部のサイズに等しく、前記開口部を介して前記導電層に達するホールを形成する工程と、
前記ホール内にビアを形成する工程と
を具備する半導体装置の製造方法。
【請求項２】
互いに対向する第１と第２の主面を有し、前記第１の主面にLSIが形成される半導体基板と、
前記第１の主面において前記半導体基板に接して、開口部を有するように埋め込まれた第１の絶縁層と、
前記第１の主面において前記開口部上に形成され、前記LSIに接続される導電層と、
前記第２の主面から前記開口部を介して前記導電層に接続され、前記第２の主面から前記半導体基板と前記第１の絶縁層の第１の界面までの範囲において前記開口部のサイズよりも大きいサイズを有し、前記開口部内において前記開口部のサイズに等しいビアと、
前記第１の主面において、前記第１の絶縁層上に形成され、前記導電層を覆う第２の絶縁層を具備し、
前記導電層のサイズは、前記開口部のサイズより小さい半導体装置。
【請求項３】
前記第１の絶縁層は、前記LSIを構成する素子を分離する素子分離層の一部である請求項２に記載の半導体装置。
【請求項４】
互いに対向する第１と第２の主面を有し、前記第１の主面にLSIが形成される半導体基板と、
前記第１の主面において前記半導体基板に接して、開口部を有するように埋め込まれた第１の絶縁層と、
前記第１の主面において前記開口部上に形成され、前記LSIに接続される導電層と、
前記第２の主面から前記開口部を介して前記導電層に接続され、前記第２の主面から前記半導体基板と前記第１の絶縁層の第１の界面までの範囲において前記開口部のサイズよりも大きいサイズを有し、前記開口部内において前記開口部のサイズに等しいビアと、
を具備し、
前記第１の絶縁層及び前記導電層は、それぞれアイランド状である半導体装置。
【請求項５】
互いに対向する第１と第２の主面を有し、前記第１の主面にLSIが形成される半導体基板と、
前記第１の主面において前記半導体基板に接して、開口部を有するように埋め込まれた第１の絶縁層と、
前記第１の主面において前記開口部上に形成され、前記LSIに接続される導電層と、
前記第２の主面から前記開口部を介して前記導電層に接続され、前記第２の主面から前記半導体基板と前記第１の絶縁層の第１の界面までの範囲において前記開口部のサイズよりも大きいサイズを有し、前記開口部内において前記開口部のサイズに等しいビアと、
前記第１の主面において、前記第１の絶縁層上に形成され、前記導電層を覆う第２の絶縁層を具備し、
前記導電層のサイズは、前記開口部のサイズより小さく、
前記ビアのサイズは、前記第１の及び第２の絶縁層の第２の界面から前記導電層までの範囲において前記導電層のサイズに等しい半導体装置。
【請求項６】
前記第１の主面において、前記第１の絶縁層上に前記導電層を覆う第２の絶縁層を形成する工程をさらに具備し、
前記導電層を形成する工程は、前記導電層のサイズを前記開口部のサイズより小さく形成する請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
複数のチップを積み重ね、これらチップをTSV (Through Silicon Via)で互いに電気的に接続する技術が知られている。この技術をメモリチップの実装に適用すれば、見かけ上、高速かつ大容量のメモリチップを実現できる。また、TSVを形成する方法として、チップの表面側にLSIを形成した後、LSIが形成されないチップの裏面側から複数のホールを形成するBSV (Backside Via hole)方式が知られている。
【０００３】
しかし、BSV方式を採用する場合、ウェハプロセスにおいてチップの裏面側を研磨し、半導体基板を薄くすることにより、複数のホールのアスペクト比を小さくするプロセスが採用される。この時、半導体基板の厚さに裏面上の位置に応じたばらつきが発生する。従って、１つのチップに対して複数のホールを同時に形成すると、各ホールの深さが同じでないことに起因して各ホールを正しく形成できない場合がある。これは、複数のホール内に導電材料を埋め込む際にカバレッジ不良による信頼性の劣化を招く。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、高信頼性のBSV方式のTSVを実現する技術を提案する。
【課題を解決するための手段】
【０００６】
実施形態に係わる半導体装置は、互いに対向する第１と第２の主面を有し、前記第１の主面にLSIが形成される半導体基板と、前記第１の主面において前記半導体基板に接して、開口部を有するように埋め込まれた第１の絶縁層と、前記第１の主面において前記開口部上に形成され、前記LSIに接続される導電層と、前記第２の主面から前記開口部を介して前記導電層に接続され、前記第２の主面から前記半導体基板と前記第１の絶縁層の第１の界面までの範囲において前記開口部のサイズよりも大きいサイズを有し、前記開口部内において前記開口部のサイズに等しいビアと、前記第１の主面において、前記第１の絶縁層上に形成され、前記導電層を覆う第２の絶縁層とを備え、前記導電層のサイズは、前記開口部のサイズより小さい。
【０００７】
実施形態の半導体装置の製造方法は、互いに対向する第１と第２の主面を有する半導体基板の前記第１の主面に接するように、開口部を有する絶縁層を埋め込み形成する工程と、前記第１の主面上にLSIを形成する工程と、前記絶縁層の前記開口部上に前記LSIに接続される導電層を形成する工程と、前記半導体基板の前記第２の主面から前記半導体基板を選択的にエッチングすることにより、前記第２の主面から前記半導体基板と前記絶縁層の界面までの範囲内において前記開口部のサイズよりも大きいサイズを有し、前記開口部内において自己整合的に前記開口部のサイズに等しく、前記開口部を介して前記導電層に達するホールを形成する工程と、前記ホール内にビアを形成する工程とを備える。
【図面の簡単な説明】
【０００８】
【図１】半導体装置の実施例を示す断面図。
【図２】TSV構造の第１の例を示す平面図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】TSV構造の第２の例を示す平面図。
【図５】図４のＶ−Ｖ線に沿う断面図。
【図６】TSV構造の第３の例を示す平面図。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】TSV構造の第４の例を示す平面図。
【図９】図８のＩＸ−ＩＸ線に沿う断面図。
【図１０】TSV構造の第５の例を示す平面図。
【図１１】図１０のＸＩ−ＸＩ線に沿う断面図。
【図１２】TSV構造の第６の例を示す平面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。
【図１４】TSV構造の第７の例を示す平面図。
【図１５】図１４のＸＶ−ＸＶ線に沿う断面図。
【図１６】TSV構造の第８の例を示す平面図。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。
【図１８】製造方法の実施例を示す断面図。
【図１９】製造方法の実施例を示す断面図。
【図２０】製造方法の実施例を示す断面図。
【図２１】製造方法の実施例を示す断面図。
【図２２】製造方法の実施例を示す断面図。
【図２３】製造方法の実施例を示す断面図。
【図２４】製造方法の実施例を示す断面図。
【図２５】製造方法の実施例を示す断面図。
【図２６】製造方法の実施例を示す断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態を説明する。  
実施形態は、BSV方式のTSVを形成する技術に関する。
【００１０】
例えば、異方性エッチングにより、半導体基板（例えば、シリコン基板）の裏面側から複数のホールを形成する場合、複数のホールの底部には、エッチングストッパとしての絶縁層（例えば、酸化シリコン層）を設けるのが一般的である。
【００１１】
しかし、裏面研磨後の半導体基板の厚さは、例えば、40〜50 μmである反面、エッチングストッパとしての絶縁層の厚さは、0.3 μm程度である。このため、半導体基板に発生する厚さのばらつきを考慮して半導体基板のエッチング時間を増やすと、絶縁層がオーバーエッチングされ、エッチングストッパとしての機能を十分に果たせなくなる場合がある。また、半導体基板と絶縁層とのエッチング選択比が十分に大きいエッチング条件を採用すると、今度は、底部が絶縁層に達したホールでは、エッチャントが異方性を失うことにより横方向のエッチング（サイドエッチング）が発生する。
【００１２】
そこで、実施形態の製造方法では、これらを防止するため、まず、半導体基板の表面側に、予め、ホール(BSV)を形成するときのエッチングストッパとして機能する、開口部を有する絶縁層を形成しておく。また、ビア(TSV)の接続対象となる導電層は、この絶縁層の開口部上に配置する。
【００１３】
この状態において、半導体基板を選択的にエッチングし、半導体基板の裏面側から絶縁層の開口部を介して導電層に達するホールを形成すると、底部が絶縁層に達したホールでは、さらに、絶縁層の開口部に半導体基板が存在するため、その開口部内の半導体基板をオーバーエッチングすることになる。即ち、ホール(BSV)を形成するに当たって、サイドエッチングが発生することはない。また、底部が導電層に達したホールにおいても、その周囲は、絶縁層により取り囲まれているため、サイドエッチングが発生することはない。
【００１４】
以上の技術を採用すれば、ビアを良好なカバレッジでホール内に埋め込むことができるため、高信頼性のBSV方式のTSVを実現することができる。
【００１５】
尚、上述の製造方法を実施するに当たり、ホールのサイズは、半導体基板の裏面から、半導体基板と絶縁層の界面までの範囲内において開口部のサイズよりも大きくする。これにより、ホールのサイズは、開口部内において自己整合的に開口部のサイズに等しくなり、かつ、半導体基板と絶縁層の界面において不連続に変化する。
【００１６】
ここで、ホールのサイズとは、半導体基板の裏面側から見たときのサイズを意味し、部分的に形成されるノッチやミクロな凹凸などは含まないものとする。また、不連続に変化するとは、ホールのサイズが直線的に変化するのではなく、階段状に急激に変化することを意味する。
【００１７】
このように、ホールを自己整合的に導電層上に形成できるため、両者の合わせ精度の向上により、さらなる高信頼性を実現できる。
【００１８】
［半導体装置］  
図１は、実施形態に係わる半導体装置を示している。
【００１９】
半導体基板１１は、例えば、シリコン基板である。半導体基板１１の厚さは、例えば、40〜50 μmの範囲内にある。半導体基板１１の表面側において、LSIエリア内に半導体集積回路が形成される。また、半導体基板１１の表面側において、BSVエリア内に、ホール(BSV)を形成するときのエッチングストッパとして機能する絶縁層１２が形成される。
【００２０】
絶縁層１２は、例えば、酸化シリコン層であり、その厚さは、0.3 μm程度である。絶縁層１２は、例えば、LSIエリア内の半導体集積回路を構成する素子を分離する素子分離絶縁層（例えば、STI-insulator: Shallow Trench Isolation-insulator）の一部を採用することができる。
【００２１】
絶縁層１２は、開口部を有する。また、ビア（裏面バンプ）１７の接続対象となる導電層１３は、絶縁層１２の開口部上に配置され、かつ、LSIエリア内の半導体集積回路に接続される。導電層１３は、例えば、LSIエリア内のMOSトランジスタのゲート電極と同時に形成される。
【００２２】
導電層１３は、絶縁層（層間絶縁層）１４により覆われる。導電層１３は、例えば、導電性ポリシリコン層、金属シリサイド層又はそれらの積層構造を有する。絶縁層１４は、例えば、酸化シリコン層である。
【００２３】
ビア１７は、半導体基板１１の裏面側から、絶縁層１２の開口部を介して、導電層１３に接続される。半導体基板１１とビア１７との間には、両者を絶縁するための絶縁層１５が形成される。絶縁層１５は、例えば、酸化シリコン層である。
【００２４】
ビア１７のサイズは、半導体基板１１の裏面から、半導体基板１１と絶縁層１２の界面までの範囲内において開口部のサイズよりも大きく、かつ、開口部内において開口部のサイズに等しい。また、ビア１７のサイズは、半導体基板１１と絶縁層１２の界面において不連続に変化する。
【００２５】
ここで、ビア１７のサイズとは、半導体基板１１の裏面側からビア１７を見たときのサイズを意味する。例えば、ビア１７が円形のときは、ビア１７のサイズは、直径であり、ビア１７が正方形のときは、ビア１７のサイズは、一辺のサイズである。また、ビア１７のサイズには、従来の課題として掲げたサイドエッチングによる意図しないノッチを含まないものとする。
【００２６】
同様に、開口部のサイズとは、半導体基板１１の裏面側から絶縁層１２の開口部を見たときのサイズを意味する。例えば、開口部が円形のときは、開口部のサイズは、直径であり、開口部が正方形のときは、開口部のサイズは、一辺のサイズである。
【００２７】
半導体基板１１の裏面側には、パッシベーション層（絶縁層）１６が形成される。また、半導体基板１１の表面側には、配線層１８及びパッシベーション層１９が形成される。半導体基板１１の表面側には、導電層１３に接続される表面バンプ２０が形成される。表面バンプ２０は、導電層１３の直上に配置されるのが望ましい。
【００２８】
次に、図１の半導体装置のビア１７の構造例について説明する。  
尚、以下の説明において、図１と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。
【００２９】
図２及び図３は、TSV構造の第１の例を示している。  
図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００３０】
半導体基板１１の表面側には、開口部を有する絶縁層１２と、絶縁層１２の開口部上の導電層１３とが形成される。導電層１３は、絶縁層１４により覆われる。
【００３１】
絶縁層１２の開口部のサイズは、Ｗ１である。また、絶縁層１２は、アイランド状であり、絶縁層１２のサイズは、Ｗ２である。本例では、絶縁層１２及びその開口部ともに、円形であり、絶縁層１２としては、リング状となっている。即ち、Ｗ１は、リングの内径、Ｗ２は、リングの外径となっている。
【００３２】
導電層１３のサイズは、Ｗ３である。本例では、導電層１３は、円形であり、Ｗ１＜Ｗ３＜Ｗ２の関係を有する。
【００３３】
ビア１７のサイズは、半導体基板１１の裏面から、半導体基板１１と絶縁層１２との界面までの範囲内において、Ｗ４である。本例では、ビア１７は、円形であり、Ｗ１＜Ｗ４＜Ｗ２の関係を有する。また、ビア１７のサイズは、開口部内において開口部のサイズＷ１に等しく、かつ、半導体基板１１と絶縁層１２の界面において不連続に変化する。
【００３４】
この構造においては、ビア１７の底部は、絶縁層１２に取り囲まれるため、ホール(BSV)を形成するときにサイドエッチングが発生することはない。
【００３５】
図４及び図５は、TSV構造の第２の例を示している。  
図５は、図４のＶ−Ｖ線に沿う断面図である。
【００３６】
本例は、第１の例の変形例である。本例が第１の例と異なる点は、導電層１３のサイズＷ３のみである。その他の点は、第１の例と同じであるため、その説明を省略する。
【００３７】
本例では、導電層１３のサイズＷ３は、絶縁層１２の開口部のサイズＷ１よりも小さい。この構造においても、ビア１７の底部は、絶縁層１２，１４に取り囲まれるため、ホール(BSV)を形成するときにサイドエッチングが発生することはない。
【００３８】
図６及び図７は、TSV構造の第３の例を示している。  
図７は、図６のＶＩＩ−ＶＩＩ線に沿う断面図である。
【００３９】
本例は、第２の例の変形例である。本例が第２の例と異なる点は、導電層１３が複数の層を備える点のみである。その他の点は、第２の例と同じであるため、その説明を省略する。
【００４０】
本例では、導電層１３は、第１の層（例えば、導電性ポリシリコン層）１３ａと、第２の層（例えば、金属シリサイド層）１３ｂとを備える。この構造においても、ビア１７の底部は、絶縁層１２，１４に取り囲まれるため、ホール(BSV)を形成するときにサイドエッチングが発生することはない。
【００４１】
図８及び図９は、TSV構造の第４の例を示している。  
図９は、図８のＩＸ−ＩＸ線に沿う断面図である。
【００４２】
本例は、第３の例の変形例である。本例が第３の例と異なる点は、導電層１３が第２の層１３ｂのみを備える点（図７の第１の層１３ａが除去されている点）である。その他の点は、第３の例と同じであるため、その説明を省略する。
【００４３】
本例では、導電層１３は、ホール(BSV)を形成する前においては、第１及び第２の層を備える。しかし、ホールを形成するときに、導電層１３を構成する第１の層を除去する。結果として、導電層１３は、第２の層（例えば、金属シリサイド層）１３ｂのみを備える。
【００４４】
この場合、ビア１７のサイズは、絶縁層１２，１４の界面から導電層１３ｂまでの範囲内において導電層１３ｂのサイズＷ３に等しく、かつ、絶縁層１２，１４の界面において不連続に変化する。
【００４５】
この構造においても、ビア１７の底部は、絶縁層１２，１４に取り囲まれるため、ホール(BSV)を形成するときにサイドエッチングが発生することはない。
【００４６】
図１０及び図１１は、TSV構造の第５の例を示している。  
図１１は、図１０のＸＩ−ＸＩ線に沿う断面図である。
【００４７】
半導体基板１１の表面側には、開口部を有する絶縁層１２と、絶縁層１２の開口部上の導電層１３とが形成される。導電層１３は、絶縁層１４により覆われる。
【００４８】
絶縁層１２の開口部は、円形のホールであり、そのサイズは、Ｗ１である。導電層１３は、絶縁層１２上の導電線であり、そのサイズ（配線幅）は、Ｗ３である。導電層１３のサイズＷ３は、開口部のサイズＷ１よりも大きい。
【００４９】
ビア１７のサイズは、半導体基板１１の裏面から、半導体基板１１と絶縁層１２との界面までの範囲内において、Ｗ４である。本例では、ビア１７は、円形であり、Ｗ１＜Ｗ４の関係を有する。また、ビア１７のサイズは、開口部内において開口部のサイズＷ１に等しく、かつ、半導体基板１１と絶縁層１２の界面において不連続に変化する。
【００５０】
この構造においては、ビア１７の底部は、絶縁層１２に取り囲まれるため、ホール(BSV)を形成するときにサイドエッチングが発生することはない。
【００５１】
図１２及び図１３は、TSV構造の第６の例を示している。  
図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。
【００５２】
本例は、第５の例の変形例である。本例が第５の例と異なる点は、導電線としての導電層１３のサイズＷ３のみである。その他の点は、第５の例と同じであるため、その説明を省略する。
【００５３】
本例では、導電線としての導電層１３のサイズ（配線幅）Ｗ３は、絶縁層１２の開口部のサイズＷ１よりも小さい。この構造においても、ビア１７の底部は、絶縁層１２，１４に取り囲まれるため、ホール(BSV)を形成するときにサイドエッチングが発生することはない。
【００５４】
図１４及び図１５は、TSV構造の第７の例を示している。  
図１５は、図１４のＸＶ−ＸＶ線に沿う断面図である。
【００５５】
本例は、第６の例の変形例である。本例が第６の例と異なる点は、導電線としての導電層１３が複数の層を備える点のみである。その他の点は、第６の例と同じであるため、その説明を省略する。
【００５６】
本例では、導電線としての導電層１３は、第１の層（例えば、導電性ポリシリコン層）１３ａと、第２の層（例えば、金属シリサイド層）１３ｂとを備える。この構造においても、ビア１７の底部は、絶縁層１２，１４に取り囲まれるため、ホール(BSV)を形成するときにサイドエッチングが発生することはない。
【００５７】
図１６及び図１７は、TSV構造の第８の例を示している。  
図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図である。
【００５８】
本例は、第７の例の変形例である。本例が第７の例と異なる点は、導電線としての導電層１３が、開口部上において第２の層１３ｂのみを備える点（開口部上において図１５の第１の層１３ａが部分的に除去されている点）である。その他の点は、第７の例と同じであるため、その説明を省略する。
【００５９】
本例では、導電線としての導電層１３は、ホール(BSV)を形成する前においては、第１及び第２の層を備える。しかし、ホールを形成するときに、導電層１３を構成する第１の層の一部を除去する。結果として、導電線としての導電層１３は、開口部上において第２の層（例えば、金属シリサイド層）１３ｂのみを備える。
【００６０】
この場合、ビア１７のサイズは、絶縁層１２，１４の界面から導電層１３ｂまでの範囲内において導電層１３ｂのサイズＷ３に等しく、かつ、絶縁層１２，１４の界面において不連続に変化する。
【００６１】
この構造においても、ビア１７の底部は、絶縁層１２，１４に取り囲まれるため、ホール(BSV)を形成するときにサイドエッチングが発生することはない。
【００６２】
［製造方法］  
次に、半導体装置の製造方法について説明する。
【００６３】
以下の説明では、図８及び図９に示すTSV構造の第４の例に係わる半導体装置の製造方法を例にする。その他の構造については、以下の例を適宜変更することにより容易に製造可能である。
【００６４】
まず、図１８に示すように、半導体基板１１の表面上に絶縁層（例えば、窒化シリコン層）２１を形成する。また、ＰＥＰ(Photo Engraving Process)により、絶縁層２１上にフォトレジスト層２２を形成する。このフォトレジスト層２２をマスクにして、異方性エッチング（例えば、ＲＩＥ）により、絶縁層２１及び半導体基板１１をエッチングすると、図１９に示すように、半導体基板１１内にはトレンチが形成される。
【００６５】
ここで、半導体基板１１の表面からトレンチの底部までの深さは、例えば、0.3 μm程度に設定される。
【００６６】
この後、フォトレジスト層２２は除去される。
【００６７】
次に、図２０に示すように、絶縁層（例えば、酸化シリコン層）１２をトレンチ内に満たす。トレンチ外の絶縁層１２については、例えば、ＣＭＰ(Chemical Mechanical Polishing)により、除去する。ＣＭＰでは、絶縁層２１をストッパとして、絶縁層１２の研磨及び平坦化を実行する。
【００６８】
続けて、図２１に示すように、例えば、ウェットエッチングによりトレンチ内の絶縁層１２をエッチングし、絶縁層１２の表面の位置を半導体基板１１の表面の位置と同じ程度に調整する。この後、絶縁層２１を除去すると、図２２に示すように、開口部のサイズがＷ１であるリング状の絶縁層（BSV形成時のエッチングストッパ）１２が形成される。
【００６９】
尚、絶縁層１２は、半導体集積回路(LSI)を構成する素子を分離する素子分離絶縁層と同時に形成するのが望ましい。
【００７０】
次に、図２３に示すように、半導体基板１１の表面側において、絶縁層１２の開口部上に、アイランド状の導電層１３を形成する。導電層１３は、第１の層（例えば、導電性ポリシリコン層）１３ａ及び第２の層（例えば、NiSi層）１３ｂを備える。
【００７１】
この後、一般的なバックエンドプロセスにより、半導体基板１１の表面側に、配線層及びパッシベーション層を形成し、さらに、表面バンプを形成する（図１参照）。
【００７２】
また、半導体基板１１の裏面を研磨し、半導体基板１１の厚さを40〜50 μmの範囲内に設定する。
【００７３】
次に、図２４（ａ）に示すように、半導体基板１１の裏面上にパッシベーション層１６を形成する。また、ＰＥＰにより、パッシベーション層１６上にフォトレジスト層２３を形成する。このフォトレジスト層２３をマスクにして、異方性エッチング（例えば、ＲＩＥ）でパッシベーション層１６及び半導体基板１１を選択的にエッチングすることにより、半導体基板１１内にホール(BSV)が形成される。
【００７４】
このエッチングは、半導体基板１１と絶縁層１２のエッチング選択比が十分に大きくなる条件により実行される。例えば、ＨＢｒ、ＳＦ６、ＳｉＦ４、Ｏ２などを含むエッチングガスを用いれば、半導体基板１１としてのシリコンのみをエッチングし、絶縁層１２としての酸化シリコンをほとんどエッチングしない十分に大きなエッチング選択比を得ることができる。
【００７５】
また、ホールのサイズは、半導体基板１１の裏面から、半導体基板１１と絶縁層１２の界面までの範囲内において、絶縁層１２の開口部のサイズＷ１よりも大きい値Ｗ４にする。但し、ホールと絶縁層１２との合わせずれにより、ホールが絶縁層１２から外れることを防止するため、ホールと絶縁層１２とのサイズ差Δ（＝（Ｗ２−Ｗ４）／２）は、１μｍ以上とするのが望ましい。
【００７６】
これにより、ホールの底部が絶縁層１２に到達しても、絶縁層１２の開口部内に半導体基板１１が存在するため、その半導体基板１１がオーバーエッチングされることにより、サイドエッチングが発生することはない。
【００７７】
また、ホールの底部が導電層１３に到達した場合においても、その周囲は、絶縁層１２，１４により取り囲まれているため、サイドエッチングが発生することはない。
【００７８】
さらに、絶縁層１２の開口部内において、ホールのサイズは、開口部のサイズＷ１に等しくなる。即ち、ホールと導電層１３との位置合わせは、自己整合的に行われるため、半導体装置の信頼性を向上できる。
【００７９】
尚、ホール(BSV)を形成するときのエッチング条件は、エッチング中に一定であってもよいし、エッチングの途中で変化させてもよい。
【００８０】
例えば、第１のエッチング条件（半導体基板１１のエッチングレートＥｒ１）で、絶縁層１２が露出するまで、半導体基板１１のエッチングを高速に行い、絶縁層１２が露出した後は、第２のエッチング条件（半導体基板１１のエッチングレートＥｒ２（＜Ｅｒ１））で、開口部内の半導体基板１１をエッチングしてもよい。
【００８１】
次に、図２５（ａ）に示すように、導電層１３の一部を選択的に除去する。
【００８２】
本例では、導電層１３のうち第１の層１３ａを除去する。これは、例えば、導電層１３を、半導体集積回路(LSI)を構成するMOSトランジスタのゲート電極と同時に形成するとき、導電層１３は、導電性ポリシリコン層と金属シリサイド層の積層構造になる場合があるからである。
【００８３】
この場合、第１の層１３ａとしての導電性ポリシリコン層を除去すれば、ビアを低抵抗な金属シリサイド層に直接コンタクトさせることができるため、配線抵抗の低抵抗化による高性能化に非常に有効となる。
【００８４】
その結果、ホールのサイズは、絶縁層１２，１４の界面から導電層１３ｂまでの範囲内において導電層１３ｂのサイズＷ３に等しく、かつ、絶縁層１２，１４の界面において不連続に変化することになる。
【００８５】
尚、第１の層１３ａのエッチングは、第１の層１３ａと第２の層１３ｂのエッチング選択比が十分に大きくなる条件により実行される。
【００８６】
例えば、ＨＢｒ、ＳＦ６、ＳｉＦ４、Ｏ２などを含むエッチングガスを用いれば、第１の層１３ａとしての導電性ポリシリコンのみをエッチングし、第２の層１３ｂとしての金属シリサイド層をほとんどエッチングしない十分に大きなエッチング選択比を得ることができる。
【００８７】
また、第１の層１３ａのエッチングは、図２４（ａ）に示す半導体基板１１のエッチングに連続して行うことができる。
【００８８】
これに対し、図２４（ｂ）に示すように、ホールを形成するときのエッチングストッパとして、開口部を有しない絶縁層１２を使用する比較例の場合、例えば、ＨＢｒ、ＳＦ６、ＳｉＦ４、Ｏ２などを含むエッチングガスを用いて半導体基板１１としてのシリコンを選択的にエッチングする。この時、底部が絶縁層１２に達したホールでは、その直下にエッチング対象である半導体基板１１が存在しなくなるため、エッチャントが異方性を失って、サイドエッチングが発生する。
【００８９】
この後、図２５（ｂ）に示すように、例えば、ＣＨＦ３などを含むエッチングガスを用いて絶縁層１２としての酸化シリコンを選択的にエッチングする。さらに、この後、例えば、ＨＢｒ、ＳＦ６、ＳｉＦ４、Ｏ２などを含むエッチングガスを用いて第１の層１３ａとしての導電性ポリシリコン層を選択的にエッチングする。
【００９０】
その結果、ホールの途中に意図しないノッチ２４が形成される。
【００９１】
このサイドエッチングによる意図しないノッチ２４は、第一に、ホールの内面に絶縁層を形成するときのカバレージを悪くする。これは、ホール内に金属を埋め込んだときに、金属と半導体基板１１との短絡という事態を招く。また、このノッチ２４は、ホール内に金属を埋め込むときのカバレージも悪くする。これは、ビアの抵抗値を増大させ、最悪の場合には、ビアの断線を招くため、素子の信頼性を劣化させる。
【００９２】
また、比較例では、ホールの底部が絶縁層１２に達した後に、エッチング条件を変化させ、絶縁層１２をエッチングしなければならないため、プロセス条件が複雑になる。
【００９３】
さらに、絶縁層１２は、予め形成された開口部を有しないため、実施例のプロセスのように、ホールと導電層１３との位置合わせを自己整合的に行うことができない。即ち、ホールの形成時に、ホールと導電層１３との位置合わせを行わなければならず、かつ、製品（ウェハー）ごとに、この精度にはばらつきが発生するため、これが製品特性のばらつきの一因となる。
【００９４】
最後に、図２６に示すように、ホールの内面上に絶縁層（例えば、酸化シリコン層）１５を形成する。例えば、絶縁層１５として酸化シリコン層を用いるときは、熱酸化により、ホールの内面のうち、半導体基板１１が剥き出しになった部分に、酸化シリコン層を選択的に形成することができる。
【００９５】
また、ホール内に金属を埋め込み、ビア（裏面バンプ）１７を形成する。例えば、ビア１７がバリアメタルと金属との積層であるときは、ＰＶＤにより、ホールの内面上にバリアメタルを形成した後、ホールを完全に埋め込む金属を形成する。
【００９６】
ここで、金属が満たされるホールのサイズは、半導体基板１１の裏面側から、Ｗ４、Ｗ１、Ｗ３という具合に段階的に順次小さくなる。即ち、金属をカバレージ良く埋め込むことができるため、ビア１７の信頼性を向上できる。
【００９７】
［むすび］  
実施形態によれば、高信頼性のBSV方式のTSVを実現できる。
【００９８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９９】
１１：  半導体基板、  １２，１４，１５，２１：  絶縁層、  １３：  導電層、  １３ａ：  第１の層、  １３ｂ：  第２の層、  １６，１９：  パッシベーション層、  １７：  ビア（裏面バンプ）、  １８：  配線層、  ２０：  表面バンプ、  ２２，２３：  フォトレジスト層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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