(57)【特許請求の範囲】
【請求項１】
第１電極、記憶層および第２電極をこの順に有し、
前記記憶層は、
フッ化マグネシウム（ＭｇＦ2），フッ化アルミニウム（ＡｌＦ3），フッ化カルシウム(ＣａＦ2)およびフッ化リチウム(ＬｉＦ)のうちの少なくとも１種類を含む抵抗変化層と、
前記抵抗変化層と前記第２電極との間に設けられたイオン源層とを備えた
記憶素子。
【請求項２】
前記抵抗変化層は酸素を含有している
請求項１に記載の記憶素子。
【請求項３】
第１電極、記憶層および第２電極をこの順に有し、
前記記憶層は、第１電極側の抵抗変化層と、前記抵抗変化層と前記第２電極との間に設けられたイオン源層とを備え、
前記第１電極は、フッ素（Ｆ）またはリン（Ｐ）を含み、
前記第１電極と前記抵抗変化層との間に、前記第１電極に接する酸フッ化膜またはリン酸化膜を有する
記憶素子。
【請求項４】
前記抵抗変化層も、フッ素またはリンを含む
請求項３に記載の記憶素子。
【請求項５】
前記イオン源層は、銅（Ｃｕ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）および亜鉛（Ｚｎ）のうちの少なくとも１種類の金属元素を含むと共に、酸素（Ｏ），テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種類を含む
請求項１または３に記載の記憶素子。
【請求項６】
前記イオン源層は、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ）およびタングステン（Ｗ）からなる遷移金属の群のうちの少なくとも１種類を含む
請求項５に記載の記憶素子。
【請求項７】
前記イオン源層は、中間層および前記第２電極と前記中間層との間に設けられたイオン供給層を有し、
前記イオン供給層は、銅，アルミニウム，ゲルマニウムおよび亜鉛のうちの少なくとも１種類の金属元素と、酸素，テルル，硫黄およびセレンのうちの少なくとも１種類と、チタン，ジルコニウム，ハフニウム，バナジウム，ニオブ，タンタル，クロム，モリブデンおよびタングステンからなる遷移金属の群のうちの少なくとも１種類とを含み、
前記中間層は、前記イオン供給層に含まれる前記金属元素のうちの少なくとも１種類と、テルル，硫黄およびセレンのうちの少なくとも１種類とを含む
請求項１または３に記載の記憶素子。
【請求項８】
前記中間層における前記テルル，硫黄およびセレンの含有量に対する前記金属元素の比は、前記イオン供給層における前記酸素，テルル，硫黄およびセレンの含有量に対する前記金属元素の比よりも小さい
請求項７に記載の記憶素子。
【請求項９】
前記第１電極および前記第２電極への電圧印加によって前記イオン源層に含まれる金属元素が移動し、前記抵抗変化層の抵抗状態が変化して情報を記憶する
請求項１乃至８のうちいずれか１項に記載の記憶素子。
【請求項１０】
フッ素（Ｆ）またはリン（Ｐ）を含有させて第１電極を形成する工程と、
前記第１電極上に抵抗変化層およびイオン源層をこの順に設けて、記憶層を形成する工程と
前記記憶層上に第２電極を形成する工程とを含み、
前記第１電極にフッ素またはリンを含有させた後、前記第１電極と前記抵抗変化層との間に、前記第１電極に接する酸フッ化膜またはリン酸化膜を形成する工程とをさらに含む
記憶素子の製造方法。
【請求項１１】
第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加部とを有し、
前記記憶層は、
フッ化マグネシウム（ＭｇＦ2），フッ化アルミニウム（ＡｌＦ3），フッ化カルシウム(ＣａＦ2)およびフッ化リチウム(ＬｉＦ)のうちの少なくとも１種類を含む抵抗変化層と、
前記抵抗変化層と前記第２電極との間に設けられたイオン源層とを備えた
記憶装置。
【請求項１２】
第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加部とを有し、
前記記憶層は、第１電極側の抵抗変化層と、前記抵抗変化層と前記第２電極との間に設けられたイオン源層とを備え、
前記第１電極は、フッ素（Ｆ）またはリン（Ｐ）を含み、
前記第１電極と前記抵抗変化層との間に、前記第１電極に接する酸フッ化膜またはリン酸化膜を有する
記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、イオン源層および抵抗変化層を含む記憶層の電気的特性の変化により情
報を記憶する記憶素子およびその製造方法、並びに記憶装置に関する。
【背景技術】
【０００２】
データストレージ用の半導体不揮発性メモリとしてＮＯＲ型あるいはＮＡＮＤ型のフラッシュメモリが一般的に用いられている。しかし、これらは書き込みおよび消去に大電圧が必要であることや、フローティングゲートに注入する電子の数が限られることから、微細化の限界が指摘されるようになってきている。
【０００３】
そこで次世代不揮発性メモリとして、現在、ＲｅＲＡＭ（Resistance Random Access Memory）やＰＲＡＭ(Phase-Change Random Access Memory)などの抵抗変化型メモリが提案されている。このような抵抗変化型メモリは、原子またはイオンが、熱や電界によって移動することにより伝導パスが形成され、抵抗値が変化すると考えられている。
【０００４】
例えば、特許文献１には、２つの電極の間にカルコゲナイドと金属元素を含むイオン源層およびガドリニウムの酸化膜からなる高抵抗層（抵抗変化層）を備えた記憶素子において、電圧印加により金属元素（イオン）が移動し、高抵抗層に伝導パスが形成されることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４１１５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載された抵抗変化型メモリでは、伝導パスの形成時、および伝導パスの消滅時にイオンが移動する以外の部分にも大きな電圧がかかり、ガドリニウムの酸化膜からなる高抵抗層に劣化が生じていた。この高抵抗層の劣化は、メモリ特性にも影響を与える。抵抗変化型メモリにおける所謂、絶縁耐圧の問題である。
【０００７】
本技術はかかる問題点に鑑みてなされたもので、その目的は、記憶層の劣化に伴うメモリ特性の低下を抑えた記憶素子およびその製造方法、並びに記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本技術の第１の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、フッ化マグネシウム（ＭｇＦ2），フッ化アルミニウム（ＡｌＦ3），フッ化カルシウム(ＣａＦ2)およびフッ化リチウム(ＬｉＦ)のうちの少なくとも１種類を含む抵抗変化層と、抵抗変化層と第２電極との間に設けられたイオン源層とを備えたものである。
【０００９】
本技術の第２の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、第１電極側の抵抗変化層と、抵抗変化層と第２電極との間に設けられたイオン源層とを備え、第１電極は、フッ素（Ｆ）またはリン（Ｐ）を含み、第１電極と抵抗変化層との間に、第１電極に接する酸フッ化膜またはリン酸化膜を有するものである。本技術の記憶素子の製造方法は、上記第２の記憶素子の製造方法である。
【００１０】
本技術の第１および第２の記憶装置は、第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加部とを備え、複数の記憶素子がそれぞれ上記第１および第２の記憶素子により構成されているものである。
【００１１】
本技術の第１および第２の記憶素子（記憶装置）では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素がイオン化して抵抗変化層中に拡散し、第１電極で電子と結合して析出し、あるいは抵抗変化層中に留まり不純物準位を形成する。これにより記憶層内に金属元素を含む伝導パスが形成され、抵抗変化層の抵抗が低くなる（書き込み状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、第１電極に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより金属元素を含む伝導パスが消滅し、抵抗変化層の抵抗が高い状態となる（初期状態または消去状態）。ここでは、抵抗変化層がフッ化物を含有していることにより、または、第１電極がフッ素またはリンを含むことにより、書き込み状態または消去状態にするための大きな電圧が印加されても、その影響を受けにくい。
【発明の効果】
【００１２】
本技術の第１および第２の記憶素子（記憶装置）、並びに本技術の記憶素子の製造方法によれば、抵抗変化層がフッ化物を含有し、あるいは第１電極がフッ素またはリンを含むようにしたので、電圧印加による影響を受けにくい。よって、抵抗変化層の劣化に起因するメモリ特性の低下を抑制することができる。また、本技術の第２の記憶素子（記憶装置）および本技術の記憶素子の製造方法によれば、第１電極と抵抗変化層との間に、第１電極に接する酸フッ化膜またはリン酸化膜を形成したので、この酸フッ化膜またはリン酸化膜により、更に絶縁耐圧は向上する。
【図面の簡単な説明】
【００１３】
【図１】本開示の第１および第２の実施の形態に係る記憶素子の構成を表す断面図である。
【図２】図１に示した記憶素子の変形例の構成を表す断面図である。
【図３】図１の記憶素子を用いたメモリセルアレイの構成を表す断面図である。
【図４】同じくメモリセルアレイの平面図である。
【図５】実施例１に係る記憶素子において電流と電圧との関係の一例を表す特性図である。
【図６】実施例２に係る記憶素子において電流と電圧との関係の一例を表す特性図である。
【図７】実施例３に係る記憶素子において電流と電圧との関係の一例を表す特性図である。
【図８】実施例４に係る記憶素子において電流と電圧との関係の一例を表す特性図である。
【図９】実施例５に係る記憶素子において電流と電圧との関係の一例を表す特性図である。
【図１０】比較例１に係る記憶素子において電流と電圧との関係の一例を表す特性図である。
【図１１】比較例２に係る記憶素子において電流と電圧との関係の一例を表す特性図である。
【図１２】実施例６に係る記憶素子において電流と電圧との関係の一例を表す特性図である。
【図１３】実施例７に係る記憶素子において電流と電圧との関係の一例を表す特性図である。
【図１４】実施例８に係る記憶素子において電流と電圧との関係の一例を表す特性図である。
【図１５】実施例９に係る記憶素子において電流と電圧との関係の一例を表す特性図である。
【図１６】比較例３に係る記憶素子において電流と電圧との関係の一例を表す特性図である。
【図１７】比較例４に係る記憶素子において電流と電圧との関係の一例を表す特性図である。
【図１８】第１電極にフッ素を含むことを表すＸＰＳスペクトル図である。
【図１９】第１電極にリンを含むことを表すＸＰＳスペクトル図である。
【発明を実施するための形態】
【００１４】
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（記憶素子：記憶層がイオン源層と抵抗変化層とから構成され、抵抗変化層がフッ化物を含有する記憶素子）
２．変形例（記憶素子：イオン源層がイオン供給層と中間層とから構成されている記憶素子）
３．第２の実施の形態（記憶素子：下部電極がフッ素またはリンを含む記憶素子）
４．記録装置
５．実施例
【００１５】
〔第１の実施の形態〕
（記憶素子）
図１は、本開示の第１の実施の形態に係る記憶素子１の断面構成図である。この記憶素子１は、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）をこの順に有するものである。
【００１６】
下部電極１０は、例えば、後述（図３）のようにＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が形成された基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），窒化チタン（ＴｉＮ），Ｃｕ（銅），Ａｌ（アルミニウム），Ｍｏ（モリブデン），Ｔａ（タンタル）およびシリサイド等により構成されている。下部電極１０が銅等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には銅等よりなる下部電極１０の表面を、タングステン，窒化タングステン，窒化チタン，窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。また、後述のイオン源層２１にアルミニウムが含まれている場合には、アルミニウムよりもイオン化しにくい材料、例えばクロム（Ｃｒ），タングステン，コバルト（Ｃｏ），シリコン（Ｓｉ），金（Ａｕ），パラジウム（Ｐｄ），モリブデン，イリジウム（Ｉｒ），チタン（Ｔｉ）等のうちの少なくとも１種を含んだ金属膜や、これらの酸化膜または窒化膜を用いることが好ましい。
【００１７】
記憶層２０は上部電極３０側のイオン源層２１および下部電極１０側の抵抗変化層２２により構成されている。本実施の形態ではイオン源層２１，抵抗変化層２２はそれぞれ上部電極３０，下部電極１０に接して設けられている。
【００１８】
イオン源層２１は、抵抗変化層２２と上部電極３０との間に設けられ、抵抗変化層２２に拡散する可動イオン（陽イオンおよび陰イオン）となる元素を含んでいる。陽イオン化可能な元素としては、例えば銅，アルミニウム，ゲルマニウム（Ｇｅ）および亜鉛（Ｚｎ）などの金属元素を１種あるいは２種以上含む。加えて、陰イオン化するイオン導電材料として、酸素（Ｏ），テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）等の１６族元素（カルコゲン元素）を少なくとも１種以上含む。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。
【００１９】
陽イオン化可能な金属元素は、書き込み動作時にカソード電極（例えば下部電極１０）上で還元されて金属状態の伝導パス（フィラメント）を形成するため、上記カルコゲン元素が含まれるイオン源層２１中において金属状態で存在することが可能な化学的に安定な元素が好ましい。このような金属元素としては、上記金属元素のほかに、例えば周期律表上の４Ａ，５Ａ，６Ａ族の遷移金属元素、すなわちチタン，ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル，クロム，モリブデンおよびタングステンが挙げられる。これらの元素のうちの１種あるいは２種以上を用いることができる。この他に、銀（Ａｇ）およびシリコンなどをイオン源層２１の添加元素として用いるようにしてもよい。
【００２０】
このようなイオン源層２１の具体的な材料としては、例えば、ＺｒＴｅＡｌ，ＴｉＴｅＡｌ，ＣｒＴｅＡｌ，ＷＴｅＡｌおよびＴａＴｅＡｌが挙げられる。また、例えば、ＺｒＴｅＡｌに対して、銅を添加したＣｕＺｒＴｅＡｌ，更にゲルマニウムを添加したＣｕＺｒＴｅＡｌＧｅ，加えて添加元素を含むＣｕＺｒＴｅＡｌＳｉＧｅとしてもよい。あるいは、アルミニウムに代えてマグネシウムを用いたＺｒＴｅＭｇとしてもよい。イオン化する金属元素として、ジルコニウムの代わりにチタンやタンタルなどの他の遷移金属元素を用いた場合にも添加元素は同様のものが使用でき、例えばＴａＴｅＡｌＧｅなどとすることも可能である。また、イオン導電材料としてはテルル以外に上記のように硫黄，セレンあるいはヨウ素（Ｉ）を用いてもよく、具体的には、ＺｒＳＡｌ，ＺｒＳｅＡｌ，ＺｒＩＡｌおよびＣｕＧｅＴｅＡｌ等を用いることもできる。アルミニウムを必ずしも含む必要はなく、ＣｕＧｅＴｅＺｒ等を用いてもよい。
【００２１】
なお、イオン源層２１には、記憶層２０における高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコンは、保持特性の向上も同時に期待できる添加元素であり、イオン源層２１にジルコニウムと共に添加することが好ましい。但し、シリコン添加量が少なすぎると膜剥がれ防止効果を望めず、逆に多すぎると良好なメモリ動作特性が得られない。このため、イオン源層２１中のシリコンの含有量は１０〜４５％程度の範囲内であることが好ましい。
【００２２】
抵抗変化層２２は、イオン源層２１と下部電極１０との間に設けられ、電気伝導上のバリアとしての機能を有するものである。下部電極１０と上部電極３０との間に所定の電圧を印加した場合に抵抗変化層２２の抵抗値は変化する。
【００２３】
本実施の形態において、この抵抗変化層２２はフッ化物を含有している。フッ素（Ｆ）は高い電気陰性度をもつため、フッ化物の多くはイオン結合のような強い結合により構成元素同士が結びついているものが多い。このようなフッ化物を含有することにより、抵抗変化層２２は電圧印加、例えば繰り返しの電圧印加，急激な印加電圧の大きさの変化あるいは高電圧印加等に対して影響を受けにくくなり、劣化が抑制される。すなわち、従来より抵抗変化層２２の絶縁耐圧を向上させることが可能となる。このような絶縁耐圧性を向上させる観点から、製造時には抵抗変化層２２にフッ化物を５％以上含有させておくことが好ましく、抵抗変化層２２をフッ化物のみにより形成しておくことがより好ましい。５％以上であれば、酸フッ化物が抵抗変化層２２中でネットワークを形成することができるためである。
【００２４】
上記のように抵抗変化層２２に含有されるフッ化物は、構成元素同士の結合力が強いものが好ましく、また、電気伝導上のバリアとしての役割を担うことから高い抵抗値を有することが好ましい。フッ化物には、バンドギャップが大きく、抵抗値の高いものが多く存在する。具体的には、アルカリ金属のフッ化物であるフッ化リチウム（ＬｉＦ）、フッ化カリウム（ＫＦ）、アルカリ土類金属のフッ化物であるフッ化マグネシウム（ＭｇＦ2）、フッ化カルシウム（ＣａＦ2）、フッ化ストロンチウム（ＳｒＦ2）、フッ化バリウム（ＢａＦ2）、第１３族元素（土類金属）のフッ化物であるフッ化アルミニウム（ＡｌＦ3）、フッ化ガリウム（ＧａＦ3）、ランタノイドのフッ化物であるフッ化ランタン（ＬａＦ3）、フッ化セリウム（ＣｅＦ3）、フッ化プラセオジウム（ＰｒＦ3）、フッ化ネオジム（ＮｄＦ3）、フッ化サマリウム（ＳｍＦ3）、フッ化ユーロピウム（ＥｕＦ3）、フッ化ガドリニウム（ＧｄＦ3）、フッ化ホルミウム（ＨｏＦ3）、フッ化エルビウム（ＥｒＦ3）、フッ化ツリウム（ＴｍＦ3）、フッ化イッテルビウム（ＹｂＦ3）、またはその他のフッ化物としてフッ化カドミウム（ＣｄＦ2）、フッ化イットリウム（ＹＦ3）を用いることが好ましい。中でも、フッ化物としてフッ素とイオン化傾向の高い元素との組み合わせを用いることが好ましく、絶縁耐圧、高抵抗性および扱い易さを考慮するとフッ化マグネシウム，フッ化カルシウム，フッ化アルミニウムおよびフッ化リチウムがより好ましい。それぞれの化合物のバンドギャップは、フッ化マグネシウム  ６ｅＶ，フッ化カルシウム  １０ｅＶ，フッ化アルミニウム  １１ｅＶ，フッ化リチウム  １１ｅＶである。なお、フッ化ナトリウム（ＮａＦ）についても、添加物を加える等して、抵抗値の高い状態であれば用いることができる。但し、抵抗変化層２２の抵抗値によっては、書き込み閾値電圧が大きくなり過ぎる虞があることから抵抗変化層２２の初期抵抗値は１Ω以上１Ｇオーム以下となるように調整することが好ましい。抵抗変化層２２に含まれるフッ化物は１種類でもよく、２種類以上でもよい。
【００２５】
また、抵抗変化層２２は例えば、プラズマ酸化等により酸化され、酸素（Ｏ）を含有していることが好ましい。後述のように、抵抗変化層２２はフッ化物をスパッタリングにより成膜して形成するが、このときフッ化物の一部が還元される虞がある。成膜後、酸化を行うことにより、安定した抵抗変化層２２が形成されると考えられ、結果として優れたメモリ特性を示す記憶素子１が得られる。酸化に代え、フッ素と酸素とを含む化合物を抵抗変化層２２に用いるようにしてもよい。更に窒素（Ｎ）のような他の元素が抵抗変化層２２に含まれていてもよい。
【００２６】
上部電極３０は、下部電極１０と同様に公知の半導体材料を用いることができるが、ポストアニールを経てもイオン源層２１と反応しない安定な材料が好ましい。
【００２７】
本実施の形態の記憶素子１では、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極３０を介して電圧パルスあるいは電流パルスを印加すると、記憶層２０の電気的特性（抵抗値）が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
【００２８】
まず、例えば上部電極３０側が正電位、下部電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加すると、イオン源層２１に含まれる金属元素がイオン化して抵抗変化層２２に拡散し、下部電極１０側で電子と結合して析出する。若しくは、イオン化した金属元素は、抵抗変化層２２中に留まり不純物準位を形成する。その結果、下部電極１０と記憶層２０との界面に金属状態に還元された低抵抗の金属元素の伝導パスが形成される。これにより記憶層２０の抵抗値が低くなり、初期状態の抵抗値（高抵抗状態）よりも低い抵抗値（低抵抗状態）へ変化する。
【００２９】
その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込み可能な記憶装置、いわゆるＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、上述の記録過程のみで記録は完結する。
【００３０】
一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要である。消去過程においては、例えば上部電極３０側が負電位、下部電極１０側が正電位となるように、記憶素子１に対して負電圧を印加する。これにより、記憶層２０内に形成されていた伝導パスの金属元素がイオン化し、伝導パスが消滅、または減少して抵抗値が高くなる。
【００３１】
その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報が消去されたことになる。このような過程を繰り返すことにより、記憶素子１への情報の書き込みと書き込まれた情報の消去とを繰り返し行うことができる。
【００３２】
例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変わり、負電圧の印加による情報の消去過程で「１」から「０」に変わる。なお、ここでは記憶素子１を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。
【００３３】
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、上述のように抵抗変化層２２の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下に調整される。抵抗変化層２２の抵抗値は、例えば、抵抗変化層２２の厚みなどにより制御することが可能である。
【００３４】
本実施の形態では、抵抗変化層２２がフッ化物を含有しているため、書き込み過程または消去過程における電圧印加、例えば繰り返しの電圧印加または高電圧印加によっても、影響を受けにくい。詳細には、電気陰性度の高いフッ素を抵抗変化層２２に含有させることにより、抵抗変化層２２における構成元素同士の結合状態が強固になり、電圧印加の影響を受けにくくなる。よって、例えば酸化ガドリニウム膜等を用いていた従来と比較して、抵抗変化層２２の絶縁耐圧性が向上し、抵抗変化層２２の劣化に起因する記憶素子１のメモリ特性の低下を抑制することができる。
【００３５】
また、本実施の形態では、イオン源層２１が上述の銅，アルミニウム，ゲルマニウムまたは亜鉛など（以下、銅等という。）の他にジルコニウムを含有することが好ましい。
【００３６】
例えば、イオン源層２１がジルコニウムを含まず、金属元素として銅のみを含有する場合、書き込み動作により形成された銅単独の金属フィラメントは、イオン源層２１に溶解しやすく、書き込み電圧パルスが印加されていない状態（データ保持状態）では、再びイオン化し、高抵抗状態へと遷移してしまう。一方、イオン源層２１中にジルコニウムが含まれていると、銅等と共に、ジルコニウムがイオン化元素として働き、銅等とジルコニウムとが混在した伝導パスが形成される。ジルコニウムは、書き込み動作時にカソード電極（例えば下部電極１０）上で還元されると共に、書き込み後の低抵抗状態では金属状態のフィラメントを形成していると考えられる。ジルコニウムが還元された金属フィラメントは、カルコゲン元素を含むイオン源層２１に比較的溶解されにくく、一度書き込み状態（低抵抗状態）となった場合に銅等単独の伝導パスの場合よりも低抵抗状態を保持しやすい。
【００３７】
また、消去状態においてイオン源層２１中にイオンとして溶解しているジルコニウムは、少なくとも銅よりもイオン移動度が低く、温度上昇あるいは長時間の放置によっても移動が生じにくい。つまり、カソード電極（例えば下部電極１０）上での析出が起こりにくく、高抵抗状態が維持される。よって、銅等とジルコニウムとを組み合わせることにより抵抗値の保持性能を向上させることができる。
【００３８】
更に、イオン源層２１はアルミニウムを含むことが好ましい。消去動作において、例えば上部電極３０側が負電位、下部電極１０側が正電位となるように記憶素子１に負電圧を印加すると、イオン源層２１に含まれるアルミニウムが上部電極３０側へと移動し、上部電極３０との界面に酸化膜が形成される。この安定なアルミニウムの酸化膜により、高抵抗状態（消去状態）が安定化される。アルミニウムの他、同様の働きを示すゲルマニウムなどを含んでいてもよい。
【００３９】
上記のように、イオン源層２１がアルミニウム，ゲルマニウムまたはジルコニウムを含む場合、抵抗値の保持性能を向上させることができる。よって、この高い抵抗値保持性能を利用し、高抵抗状態と低抵抗状態との間の中間的な状態を安定して保持することができれば２値だけでなく多値記録可能な記憶素子が実現可能となる。中間的な状態は、低抵抗から高抵抗へと変化させる際の消去電圧を調整することにより、あるいは高抵抗から低抵抗へと変化させる際の書き込み電流を変更して析出する原子の量を調整することにより、作り出すことが可能である。
【００４０】
ところで、書き込み・消去動作特性や抵抗値の保持特性などメモリ動作上の重要な諸特性は、イオン源層２１に含まれる元素の種類およびその添加量が大きく影響する。  
【００４１】
例えば、ジルコニウムの添加量が少ないと上述の抵抗値の保持効果が低いため、イオン源層２１中のジルコニウムの含有量は７．５原子％以上であることが好ましい。一方、多すぎるとイオン源層２１の抵抗値が下がり過ぎてイオン源層２１に有効な電圧印加を行えなくなる。従って、イオン源層２１中のジルコニウムの含有量は７．５以上２６原子％以下であることがより好ましい。
【００４２】
適量の銅をイオン源層２１に添加すると非晶質化が促進され、また、上述のように、銅とジルコニウムとの組み合わせにより抵抗値保持性能が向上する。よって、銅をイオン源層２１に添加することが好ましい。
【００４３】
上述のように、抵抗値の保持性能の点からイオン源層２１にアルミニウムが含まれていることが好ましく、十分な効果を得るために３０原子％以上含有されていることが好ましい。一方、アルミニウムの含有量が多すぎると、アルミニウムイオンの移動が生じやすくなり、アルミニウムイオンの還元によって書き込み状態が作られてしまう。アルミニウムはカルコゲナイドの固体電解質中で金属状態の安定性が低いので、低抵抗な書き込み状態の保持性能が低下する。よって、アルミニウムはイオン源層２１中に３０以上５０原子％以下で含まれていることがより好ましい。
【００４４】
ゲルマニウムは必ずしも含まれていなくてもよいが、ゲルマニウムの含有量が多すぎると書き込み保持特性が低下することから、ゲルマニウムを添加する場合は１５原子％以下とすることが好ましい。
【００４５】
以下、本実施の形態の記憶素子１の製造方法について説明する。
【００４６】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板４１（後述の図３）上に、例えば窒化チタンよりなる下部電極１０のプラグを形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。
【００４７】
続いて、例えば２．０ｎｍの厚さでフッ化マグネシウムを成膜して抵抗変化層２２を形成し、引き続き厚さ４５ｎｍのＣｕＺｒＴｅＡｌよりなるイオン源層２１およびジルコニウムよりなる上部電極３０までを各層の材料に適応した組成からなるターゲットを用いてスパッタリング装置内で、各ターゲットを交換することにより、各層を連続して成膜する。電極径は５０−３００ｎｍφである。合金膜は構成元素のターゲットを用いて同時成膜する。
【００４８】
上部電極３０まで成膜した後、上部電極３０に接続する配線層（図示せず）を形成し、全ての記憶素子１と共通電位を得るためのコンタクト部を接続する。その後、積層膜にポストアニール処理を施す。以上により図１に示した記憶素子１が完成する。
【００４９】
このように本実施の形態では、抵抗変化層２２がフッ化物を含有するようにしたので、書き込み過程または消去過程における繰り返しの電圧印加および高電圧印加によっても、影響を受けにくい。よって、従来よりも抵抗変化層２２の絶縁耐圧性を向上させ、抵抗変化層２２の劣化に起因する記憶素子１のメモリ特性の低下を抑制することができる。
【００５０】
以下、上記実施の形態の変形例および他の実施の形態について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
【００５１】
〔変形例〕
図２は上記実施の形態の変形例に係る記憶素子（記憶素子２）の断面構成を表すものである。この記憶素子２は、イオン源層２１が中間層２１Ａおよびイオン供給層２１Ｂの積層構造を有する点において記憶素子１と異なるものである。
【００５２】
イオン源層２１は、下部電極１０の側から順に、中間層２１Ａと、イオン供給層２１Ｂとが積層された２層構造を有している。即ち、イオン供供給２１Ｂは、中間層２１Ａと上部電極３０との間に設けられている。イオン供給層２１Ｂは、上述のイオン源層２１と同様の構成、すなわち、銅，アルミニウム，ゲルマニウムおよび亜鉛などの金属元素を１種あるいは２種以上およびカルコゲン元素と共に、チタン，ジルコニウム，ハフニウム，バナジウム，ニオブ，タンタル，クロム，モリブデンおよびタングステンからなる遷移金属の群のうちの少なくとも１種を含んでいる。中間層２１Ａは、イオン供給層２１Ｂに含まれる銅，アルミニウム，ゲルマニウムおよび亜鉛などの金属元素のうちの少なくとも１種を含むと共に、テルル，硫黄およびセレンのうち少なくとも１種のカルコゲン元素を含んでいる。このようにイオン源層２１を積層構造とすることにより、上記実施の形態の効果に加えて、保持性能の向上および低電流での不揮発性メモリ動作が可能となる。
【００５３】
中間層２１Ａにおけるカルコゲン元素含有量に対する銅，アルミニウム，ゲルマニウムおよび亜鉛などの金属元素含有量の比は、イオン供給層２１Ｂにおけるカルコゲン元素含有量に対する銅，アルミニウム，ゲルマニウムおよび亜鉛などの金属元素含有量の比よりも小さいことが好ましい。中間層２１Ａ中の銅，アルミニウム，ゲルマニウムおよび亜鉛などの金属元素は、製造時には添加せずに中間層２１Ａを設け、その後のイオン供給層２１Ｂとの濃度勾配により生じた拡散により存在するようになるため、例えばＡｌ2Ｔｅ3の化学量論的組成よりも少なくなると考えられる。このような銅，アルミニウム，ゲルマニウムおよび亜鉛などの金属元素のほとんどはイオン状態で存在していると考えられ、印加した電位が効果的にイオン駆動に用いられることにより、記憶素子１と比較して保持性能の向上および低電流での不揮発性メモリ動作が可能となる。
【００５４】
また、イオン源層２１がアルミニウムを含む場合、書き込み動作（例えば上部電極３０側が正電位、下部電極１０側が負電位となるようにして記憶素子２に対して正電圧を印加）により、イオン源層２１中をアルミニウムイオンが移動して下部電極１０とイオン源層２１との界面付近に金属状態に近いアルミニウムが形成される。この状態で書き込み電圧バイアスを止めて、データ保持状態にすると、金属状態のアルミニウムは容易に酸化され、酸化されたアルミニウムは高抵抗となる。このことが低抵抗状態のデータ保持不良の原因と考えられる。
【００５５】
しかし、カルコゲン元素は、金属状態のアルミニウムと容易に反応するため、下部電極１０側の中間層２１Ａに含まれるカルコゲン元素の量をイオン供給層２１Ｂよりも多くすることにより、金属状態のアルミニウムは、酸化される以前にカルコゲン元素と反応する。よって、データ保持性能を向上させることができる。
【００５６】
更に、消去動作（例えば上部電極３０側が負電位、下部電極１０側が正電位となるようにして記憶素子２に対して負電圧を印加）においても、カルコゲン元素を多く含む中間層２１Ａ中では、アルミニウムイオンは容易に移動することができる。すなわち、消去バイアスでアルミニウムイオンが供給されやすくなり、消去性能が向上する。よって、低抵抗状態と高抵抗状態との抵抗分離幅が拡大される。
【００５７】
このように記憶素子２が良好なデータ保持性能を有することにより、更に低電流での不揮発性メモリ動作が可能となる。以下、これについて説明する。
【００５８】
一般的に、記憶素子をトランジスタと組み合わせて不揮発性メモリセルを構成する場合、先端の半導体プロセスでメモリセルを大容量化するためには、記憶素子の微細化に加え、トランジスタの微細化がなされる。トランジスタはサイズを微細化するほどに駆動電流が低下していくので、高容量で消費電力が低い不揮発性メモリの実現には、低電流で書き換えた状態でのデータ保持性能を向上させなければならない。更に、高速での書き換え動作を実現するためには、微細トランジスタによる低電流かつナノ秒オーダーの短パルスで高速に書き換えた抵抗状態の保持が必要となる。
【００５９】
しかし、より小さな書き換えエネルギーによる抵抗状態の保持は熱擾乱による影響を受けやすいため、低電流，高速であるほど、データ保持は困難となる。ここで、記憶素子２は、良好なデータ保持性能を有するため、低電流で書き換えられたデータの保持が可能、すなわち低電流での不揮発性メモリ動作が可能となる。
【００６０】
〔第２の実施の形態〕
次に、本開示の第２の実施の形態に係る記憶素子（記憶素子３）について説明する。この記憶素子３は、上記第１の実施の形態および変形例の記憶素子１，２と同様に下部電極１１（第１電極）、記憶層６０および上部電極３０（第２電極）をこの順に有するものであり（図１）、記憶層６０は、下部電極１１側の抵抗変化層６２と、上部電極３０側のイオン源層６１とを備えている。記憶素子３は、下部電極１１にフッ素またはリン（Ｐ）を含有している点において記憶素子１，２と異なるものである。
【００６１】
下部電極１１は、下部電極１１の形成時にフッ素またはリンを例えば５％以上含有している。電気陰性度の高いフッ素またはリンを下部電極１１が含有していることにより、抵抗変化層６２の劣化が抑えられ、絶縁耐圧が向上する。下部電極１１は、フッ素とリンとの間で、より電気陰性度の高いフッ素を含有していることが好ましい。また、フッ素またはリンを含有させて下部電極１１を形成した後、下部電極１１の酸化を行うことにより下部電極１１の表面、即ち、下部電極１１と抵抗変化層６２との間の下部電極１１に接する面上に酸フッ化膜またはリン酸化膜が形成される。この酸フッ化膜またはリン酸化膜により、更に絶縁耐圧は向上する。この酸フッ化膜またはリン酸化膜は、フッ素またはリンを含有しない酸化膜と比較して、より多くの種類の元素により構成された膜となるため、お互いの結合が補完された、より強固で安定な膜となる。
【００６２】
抵抗変化層６２は、例えば、陰イオン成分として挙動するＴｅを主成分とする化合物から構成されている。このような化合物としては、例えばＡｌＴｅ，ＭｇＴｅまたはＺｎＴｅなどが挙げられる。この抵抗変化層６２にフッ素またはリンが含まれていてもよい。また、上記の記憶素子１，２のように、抵抗変化層６２がフッ化物により構成されていてもよい。抵抗変化層６２の構成材料は、Ｔｅを主成分とする化合物に限らず、ＧａＯｘ，ＡｌＯｘなどの酸化物でもよい。
【００６３】
イオン源層６１は、単層構造（図１）であっても、上記変形例で説明したように、中間層６１Ａとイオン供給層６１Ｂとの積層構造（図２）であってもよい。
【００６４】
本実施の形態の記憶素子３は、例えば、以下のように製造する。
【００６５】
まず、例えば窒化チタンに、ＳＦ6を含むガスを用いてエッチングを行う。これにより窒化チタンにプラズマフッ化がなされ、フッ素を含有する下部電極１１を形成することができる。この操作により、確実に下部電極１１にフッ素が含まれることは、ＸＰＳ（X-ray Photoelectron Spectroscopy）測定により確認している。ＸＰＳスペクトルの結果を図１８に表す。実線がプラズマフッ化を施した下部電極１１のスペクトルを表し、破線がプラズマフッ化を施していないもののスペクトルを表す。また、プラズマフッ化に代え、リンを含む薬液を用いて窒化チタンを洗浄することにより、リンを含有する下部電極１１を形成することができる。図１９に示したように、同様に下部電極１１がリンを含んでいることを確認している。
【００６６】
次いで、この下部電極１１の表面を室温で酸素雰囲気中にさらす。これにより、下部電極１１の表面に酸フッ化膜またはリン酸化膜が形成される。下部電極１１の酸化は、酸素雰囲気へのサンプルの投入の他、例えばプラズマ酸化等の積極的な酸化処理を行うようにしてもよい。また、別工程により酸フッ化膜またはリン酸化膜を、下部電極１１上に形成してもよい。
【００６７】
下部電極１１の表面を酸化させた後、上記第１の実施の形態と同様にして抵抗変化層６２、イオン源層６１および上電極３０を形成し、最後に例えば３２０℃、２時間の熱処理を行って、記憶素子３を製造する。
【００６８】
〔記憶装置〕
上記記憶素子１，２，３を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１，２，３に、必要に応じて、素子選択用のＭＯＳ（Metal Oxide Semiconductor）トランジスタ、或いはダイオードを接続してメモリセルを構成し、更に配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
【００６９】
図３および図４は多数の記憶素子１，２，３をマトリクス状に配置した記憶装置（メモリセルアレイ４）の一例を表したものであり、図３は断面構成、図４は平面構成をそれぞれ表している。このメモリセルアレイ４では、各記憶素子１，２，３に対して、その下部電極１０，１１側に接続される配線と、その上部電極３０側に接続される配線とが交差するように設けられ、例えばこれら配線の交差点付近に各記憶素子１，２，３が配置されている。
【００７０】
各記憶素子１，２，３は抵抗変化層２２，６２、イオン源層２１，６１および上部電極３０の各層を共有している。すなわち、抵抗変化層２２，６２、イオン源層２１，６１および上部電極３０それぞれは各記憶素子１，２，３に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通のプレート電極ＰＬとなっている。
【００７１】
一方、下部電極１０，１１は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０，１１に対応した位置に各メモリセルの記憶素子１，２，３が規定される。下部電極１０，１１は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１，２，３はこのＭＯＳトランジスタＴｒの上方に設けられている。
【００７２】
ＭＯＳトランジスタＴｒは、基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１，２の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１，２，３の下部電極１０，１１とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１，２，３の他方のアドレス配線であるビット線ＢＬ（図４参照）に接続されている。なお、図４においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１，２，３の下部電極１０，１１、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。
【００７３】
このメモリセルアレイ４では、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲート電極４４をオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレイン領域４３を介して、選択されたメモリセルの下部電極１０，１１に電圧が印加される。ここで、下部電極１０，１１に印加された電圧の極性が、上部電極３０（プレート電極ＰＬ）の電位に比して負電位となるとなる場合は、記憶素子１，２，３の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に下部電極１０，１１に、上部電極３０（プレート電極ＰＬ）に比して正電位の電圧が印加されると、記憶素子１，２，３の抵抗状態が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えばＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このとき、記憶素子１，２，３の抵抗状態により、記憶素子１，２，３にかかる電流または電圧の値は異なるものとなり、これをビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１，２，３の抵抗状態が遷移する電圧等の閾値よりも小さくする。
【００７４】
上記第１，第２の実施の形態および変形例に係る記憶素子１，２，３は、各種の記憶装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ（Programmable Read Only Memory）、電気的に消去が可能なＥＥＰＲＯＭ（Erasable and Programmable Read Only Memory）、或いは高速での書き込み・消去・再生が可能なＲＡＭ等、いずれの記憶装置の形態でも適用することが可能である。
【００７５】
〔実施例〕
以下、本技術の具体的な実施例について比較例を参照しつつ説明する。
【００７６】
（実施例１）
はじめに、上記第１の実施の形態と同様にして図１に示した記憶素子１を作製した。まず、１５０ｎｍφ相当の面積で窒化チタンよりなる下部電極１０を形成し、次いで２ｎｍの厚さでフッ化マグネシウムよりなる抵抗変化層２２、４５ｎｍの厚さでＣｕＺｒＴｅＡｌ（Ｃｕ１１％−Ｚｒ１２％−Ｔｅ３０％−Ａｌ４７％）なるイオン源層２１および２０ｎｍの厚さでジルコニウムよりなる上部電極３０をスパッタリングにより積層した。フッ化マグネシウムはＲＦ（Radio Frequency）マグネトロンスパッタリングにより成膜した。最後にフォトリソグラフィーを用いて加工を行い、記憶素子１を作製した。実施例１の組成および膜厚を簡略的に示すと以下のようになる。
【００７７】
ＴｉＮ／ＭｇＦ2（２ｎｍ）／ＣｕＺｒＴｅＡｌ（４５ｎｍ）／Ｚｒ（２０ｎｍ）
【００７８】
（実施例２）
イオン源層２１を、テルルよりなる厚さ３ｎｍの中間層２１ＡおよびＣｕＺｒＴｅＡｌ（Ｃｕ１１％−Ｚｒ１２％−Ｔｅ３０％−Ａｌ４７％）よりなる厚さ４５ｎｍのイオン供給層２１Ｂの２層からなる積層構造として形成した。この点を除き、実施例１と同様にして、図２に示した記憶素子２を作製した。実施例２の組成および膜厚を簡略的に示すと以下のようになる。
【００７９】
ＴｉＮ／ＭｇＦ2（２ｎｍ）／Ｔｅ（３ｎｍ）／ＣｕＺｒＴｅＡｌ（４５ｎｍ）／Ｚｒ（２０ｎｍ）
【００８０】
（実施例３）
抵抗変化層２２を、厚さ０．５ｎｍのフッ化アルミニウム、イオン源層２１を、テルルよりなる厚さ５ｎｍの中間層２１ＡおよびＣｕＺｒＴｅＡｌ（Ｃｕ１３％−Ｚｒ１３％−Ｔｅ３３％−Ａｌ４１％）よりなる厚さ５０ｎｍのイオン供給層２１Ｂにより形成した。フッ化アルミニウムはＲＦマグネトロンスパッタリングにより成膜した。この点を除き、実施例１と同様にして、図２に示した記憶素子２を作製した。実施例３の組成および膜厚を簡略的に示すと以下のようになる。
【００８１】
ＴｉＮ／ＡｌＦ3（０．５ｎｍ）／Ｔｅ（５ｎｍ）／ＣｕＺｒＴｅＡｌ（５０ｎｍ）／Ｚｒ（５５ｎｍ）
【００８２】
（実施例４）
抵抗変化層２２を、厚さ１ｎｍのフッ化アルミニウム、イオン源層２１を、テルルよりなる厚さ５ｎｍの中間層２１ＡおよびＣｕＺｒＴｅＡｌ（Ｃｕ１３％−Ｚｒ１３％−Ｔｅ３３％−Ａｌ４１％）よりなる厚さ５０ｎｍのイオン供給層２１Ｂにより形成した。すなわち、実施例３と抵抗変化層２２の厚みのみを変えて各層を積層している。この点を除き実施例１と同様にして、図２に示した記憶素子２を作製した。実施例４の組成および膜厚を簡略的に示すと以下のようになる。
【００８３】
ＴｉＮ／ＡｌＦ3（１ｎｍ）／Ｔｅ（５ｎｍ）／ＣｕＺｒＴｅＡｌ（５０ｎｍ）／Ｚｒ（５５ｎｍ）
【００８４】
（実施例５）
厚さ０．５ｎｍのフッ化アルミニウムにより形成した後、このフッ化アルミニウム膜にプラズマ酸化を行って抵抗変化層２２を形成した。次いで、イオン源層２１を、テルルよりなる厚さ５ｎｍの中間層２１ＡおよびＣｕＺｒＴｅＡｌ（Ｃｕ１３％−Ｚｒ１３％−Ｔｅ３３％−Ａｌ４１％）よりなる厚さ５０ｎｍのイオン供給層２１Ｂにより形成した。すなわち、抵抗変化層２２にプラズマ酸化を行ったことを除き、各層の構成は実施例３と同様である。この点を除き、実施例１と同様にして、図２に示した記憶素子２を作製した。実施例５の組成および膜厚を簡略的に示すと以下のようになる。
【００８５】
ＴｉＮ／ＡｌＦ3（０．５ｎｍ）／プラズマ酸化／Ｔｅ（５ｎｍ）／ＣｕＺｒＴｅＡｌ（５０ｎｍ）／Ｚｒ（５５ｎｍ）
【００８６】
（比較例１）
比較例１として、まず、１５０ｎｍφ相当の面積で窒化チタンよりなる下部電極を形成し、次いで２ｎｍの厚さの酸化ガドリニウム（ＧｄＯx）膜（抵抗変化層）、４５ｎｍの厚さのＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１１％−Ｚｒ１１％−Ｔｅ２９％−Ａｌ４２％−Ｇｅ７％）よりなる膜（イオン源層）および５０ｎｍの厚さのタングステンよりなる上部電極をスパッタリングにより積層した。最後にフォトリソグラフィーを用いて加工を行い、比較例１に係る記憶素子を作製した。比較例１の組成および膜厚を簡略的に示すと以下のようになる。
【００８７】
ＴｉＮ／ＧｄＯx（２ｎｍ）／ＣｕＺｒＴｅＡｌＧｅ（４５ｎｍ）／Ｗ（５０ｎｍ）
【００８８】
（比較例２）
比較例２として、まず、１５０ｎｍφ相当の面積で窒化チタンよりなる下部電極を形成した後、プラズマ酸化を行った。次いで２ｎｍの厚さのテルル化アルミニウム（ＡｌＴｅ）（Ａｌ１０％−Ｔｅ９０％）よりなる膜、６０ｎｍの厚さのＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１３％−Ｚｒ１３％−Ｔｅ３１％−Ａｌ３７％−Ｇｅ６％）よりなる膜（イオン源層）および５０ｎｍの厚さのタングステンよりなる上部電極をスパッタリングにより積層した。最後にフォトリソグラフィーを用いて加工を行い、比較例２に係る記憶素子を作製した。比較例２の組成および膜厚を簡略的に示すと以下のようになる。
【００８９】
ＴｉＮ／プラズマ酸化／ＡｌＴｅ（２ｎｍ）／ＣｕＺｒＴｅＡｌＧｅ（４５ｎｍ）／Ｗ（５０ｎｍ）
【００９０】
なお、上記の比較例２の各層の組成は作製時のものであり、実際はプラズマ酸化および製造工程において行われる熱処理（３２０℃アニール）により、以下のようになっていると予測される。すなわち、酸化アルミニウム層（ＡｌＯx）が抵抗変化層に相当する。
【００９１】
ＴｉＮ／ＴｉＯＮ／ＡｌＯx／ＡｌＴｅ／ＣｕＺｒＴｅＡｌＧｅ（４５ｎｍ）／Ｗ（５０ｎｍ）
【００９２】
このようにして作製した実施例１〜５および比較例１，２の記憶素子にトランジスタ（Ｗ（チャネル幅）／Ｌ（チャネル長）＝０．７／０．３４μｍ）を駆動して、電圧を印加し、電流値の変化を測定した。このときの実施例１〜５および比較例１，２での電流と電圧の関係を表す特性図をそれぞれ図５（Ａ），（Ｂ）〜図１１（Ａ），（Ｂ）に示す。図５（Ａ）〜図１１（Ａ）では、連続的に電圧を０→２．５→−１．５Ｖのように印加した。図５（Ｂ）〜図１１（Ｂ）では、０→−３→０Ｖのように印加した。なお、図９（Ｂ）の縦軸のみ縮尺を変えて記載している。
【００９３】
連続的に電圧を０→２．５→−１．５Ｖのように印加した場合、実施例１〜５および比較例１，２共に、正の電圧を印加していくと、高抵抗の初期状態から低抵抗状態へとスイッチし、負の電圧印加に切り替えると、再び高抵抗状態へとスイッチしている。すなわち、メモリスイッチング特性を示している（図５（Ａ）〜図１１（Ａ））。しかしながら、０→−３→０Ｖのように電圧を印加した場合、高抵抗状態が維持されていなければならないのにも関わらず、図１０（Ｂ），図１１（Ｂ）では同じ大きさの印加電圧に対して、電流値が上がっている。つまり、比較例１，２では抵抗値が下がってしまい、比較例１の酸化ガドリニウム層および比較例２の酸化アルミニウム層の劣化に起因するメモリ特性の低下が生じている。
【００９４】
一方、実施例１〜５の図５（Ｂ）〜図９（Ｂ）では、電流値の増大は見られず、高抵抗状態が維持されている。よって、抵抗変化層２２にフッ化物を含有させることにより、抵抗変化層２２の劣化に起因するメモリ特性の低下が抑制されることが確認された。このような効果は、イオン源層２１が単層（実施例１）構造であるか積層（実施例２）構造であるかにもよらず、また、抵抗変化層２２の膜厚にも依存しない（実施例３，４）が、抵抗変化層２２が酸化されている場合に特に高い効果が得られることが確認できた（実施例５）。なお、実施例５では、イオン源層２１が中間層２１Ａおよびイオン供給層２１Ｂからなる例を示したが、イオン源層２１が１層である場合も同様である。
【００９５】
（実施例６）
次に、上記第２の実施の形態と同様にして記憶素子３を作製した。まず、１５０ｎｍφ相当の面積の窒化チタンにＳＦ6を含むガスを用いてエッチングを行い、フッ素を含む下部電極１１を形成した。次いで、この下部電極１１に熱処理を施した後、この下部電極１１を酸素雰囲気にさらして下部電極１１の表面の酸化を行った。続いて、４ｎｍの厚さでＡｌＴｅ（Ａｌ２０％−Ｔｅ８０％）よりなる抵抗変化層６２、８．１６ｎｍの厚さでＣｕＺｒＴｅＡｌ（Ｃｕ１２．９％−Ｚｒ１２．９％−Ｔｅ４１．６％−Ａｌ３２．６％）よりなる中間層６１Ａ、５１．９ｎｍの厚さでＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１２．５％−Ｚｒ１２．５％−Ｔｅ３６％−Ａｌ３２％−Ｇｅ７％）よりなるイオン供給層６１Ｂおよび３０ｎｍの厚さでタングステンよりなる上部電極３０をスパッタリングにより積層した。最後に３２０℃、２時間の熱処理を行って記憶素子３を作製した。実施例６の組成および膜厚を簡略的に示すと以下のようになる。
【００９６】
［ＴｉＮ］−Ｆ／“酸素雰囲気”／ＡｌＴｅ（４ｎｍ）／ＣｕＺｒＴｅＡｌ（８．１６ｎｍ）／ＣｕＺｒＴｅＡｌＧｅ（５１．９ｎｍ）／Ｗ（３０ｎｍ）
【００９７】
（実施例７）
抵抗変化層６２を、厚さ３．５ｎｍのＡｌＴｅ（Ａｌ４０％−Ｔｅ６０％）により形成した。この点を除き、実施例６と同様にして、記憶素子３を作製した。実施例７の組成および膜厚を簡略的に示すと以下のようになる。
【００９８】
［ＴｉＮ］−Ｆ／“酸素雰囲気”／ＡｌＴｅ（３．５ｎｍ）／ＣｕＺｒＴｅＡｌ（８．１６ｎｍ）／ＣｕＺｒＴｅＡｌＧｅ（５１．９ｎｍ）／Ｗ（３０ｎｍ）
【００９９】
（実施例８）
抵抗変化層６２を、厚さ３．５ｎｍのＡｌＴｅ（Ａｌ２０％−Ｔｅ８０％）により形成した。この点を除き、実施例６と同様にして、記憶素子３を作製した。実施例８の組成および膜厚を簡略的に示すと以下のようになる。
【０１００】
［ＴｉＮ］−Ｆ／“酸素雰囲気”／ＡｌＴｅ（３．５ｎｍ）／ＣｕＺｒＴｅＡｌ（８．１６ｎｍ）／ＣｕＺｒＴｅＡｌＧｅ（５１．９ｎｍ）／Ｗ（３０ｎｍ）
【０１０１】
（実施例９）
窒化チタンを、リンを含む薬液（和光純薬工業株式会社製  ＡＦ３００）により洗浄して下部電極１１を形成した。抵抗変化層６２は、厚さ４ｎｍのＡｌＴｅ（Ａｌ４０％−Ｔｅ６０％）により形成した。これらの点を除き、実施例６と同様にして、記憶素子３を作製した。実施例９の組成および膜厚を簡略的に示すと以下のようになる。
【０１０２】
［ＴｉＮ］−Ｐ／“酸素雰囲気”／ＡｌＴｅ（４ｎｍ）／ＣｕＺｒＴｅＡｌ（８．１６ｎｍ）／ＣｕＺｒＴｅＡｌＧｅ（５１．９ｎｍ）／Ｗ（３０ｎｍ）
【０１０３】
（比較例３）
実施例６〜９に対する比較例（比較例３，４）として、フッ素およびリンを含有させずに１５０ｎｍφ相当の面積で窒化チタンよりなる下部電極を形成した。次いで、下部電極のプラズマ酸化を行った後、４ｎｍの厚さのＡｌＴｅ（Ａｌ２０％−Ｔｅ８０％）よりなる膜（抵抗変化層）、８．１６ｎｍの厚さのＣｕＺｒＴｅＡｌ（Ｃｕ１２．９％−Ｚｒ１２．９％−Ｔｅ４１．６％−Ａｌ３２．６％）なる膜（中間層）、５１．９ｎｍの厚さのＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１２．５％−Ｚｒ１２．５％−Ｔｅ３６％−Ａｌ３２％−Ｇｅ７％）よりなる膜（イオン供給層）および３０ｎｍの厚さのタングステンよりなる上部電極をスパッタリングにより積層した。最後にフォトリソグラフィーを用いて加工を行い、比較例３に係る記憶素子を作製した。比較例３の組成および膜厚を簡略的に示すと以下のようになる。
【０１０４】
ＴｉＮ／プラズマ酸化／ＡｌＴｅ（４ｎｍ）／ＣｕＺｒＴｅＡｌ（８．１６ｎｍ）／ＣｕＺｒＴｅＡｌＧｅ（５１．９ｎｍ）／Ｗ（３０ｎｍ）
【０１０５】
（比較例４）
比較例４では、抵抗変化層として、厚さ３．５ｎｍのＡｌＴｅ（Ａｌ２０％−Ｔｅ８０％）膜を形成した。この点を除き、比較例３と同様にして、記憶素子を作製した。比較例４の組成および膜厚を簡略的に示すと以下のようになる。
【０１０６】
ＴｉＮ／プラズマ酸化／ＡｌＴｅ（３．５ｎｍ）／ＣｕＺｒＴｅＡｌ（８．１６ｎｍ）／ＣｕＺｒＴｅＡｌＧｅ（５１．９ｎｍ）／Ｗ（３０ｎｍ）
【０１０７】
このようにして作製した実施例６〜９および比較例３，４の記憶素子にトランジスタ（Ｗ（チャネル幅）／Ｌ（チャネル長）＝０．７／０．３４μｍ）を駆動して、電圧を印加し、電流値の変化を測定した。このときの実施例６〜９および比較例３，４での電流と電圧の関係を表す特性図をそれぞれ図１２（Ａ），（Ｂ）〜図１７（Ａ），（Ｂ）に示す。図１２（Ａ）〜図１７（Ａ）では、連続的に電圧を０→２．５→−１．５Ｖのように印加した。図１２（Ｂ）〜図１７（Ｂ）では、０→−３→０Ｖのように印加した。
【０１０８】
図１２（Ａ）〜図１７（Ａ）では、上記実施例１〜５および比較例１，２と同様にメモリスイッチング特性を示している。一方、図１２（Ｂ）〜図１７（Ｂ）では、図１２（Ｂ）〜図１５（Ｂ）（実施例６〜９）が良好な絶縁耐圧性を示すのに対し、図１６（Ｂ），図１７（Ｂ）（比較例３，４）に、抵抗変化層の劣化に起因するメモリ特性の低下が確認された。このことは、抵抗変化層の膜厚および組成が同じである実施例６と比較例３、実施例８と比較例４をそれぞれ比べることにより明らかである。よって、下部電極１１にフッ素またはリンを含有させることにより、絶縁耐圧が向上し、メモリ特性の低下が抑制されることが確認された。
【０１０９】
以上、実施の形態，変形例および実施例を挙げて本技術を説明したが、本技術は、上記実施の形態等に限定されるものではなく、種々変形することが可能である。
【０１１０】
例えば、上記実施の形態等において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。また、上記実施の形態等では、記憶素子１，２，３およびメモリセルアレイ４の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【０１１１】
なお、本技術は以下のような構成を取ることも可能である。
（１）第１電極、記憶層および第２電極をこの順に有し、前記記憶層は、フッ化物を含む抵抗変化層と、前記抵抗変化層と前記第２電極との間に設けられたイオン源層と
を備えた記憶素子。
（２）前記抵抗変化層はフッ化マグネシウム（ＭｇＦ2），フッ化アルミニウム（ＡｌＦ3），フッ化カルシウム(ＣａＦ2)およびフッ化リチウム(ＬｉＦ)のうちの少なくとも１種類を含む前記（１）に記載の記憶素子。
（３）前記抵抗変化層は酸素を含有している前記（１）または（２）に記載の記憶素子。
（４）第１電極、記憶層および第２電極をこの順に有し、前記記憶層は、第１電極側の抵抗変化層と、前記抵抗変化層と前記第２電極との間に設けられたイオン源層とを備え、前記第１電極は、フッ素（Ｆ）またはリン（Ｐ）を含む記憶素子。
（５）前記抵抗変化層も、フッ素またはリンを含む前記（４）に記載の記憶素子。
（６）前記第１電極と前記抵抗変化層との間に、前記第１電極に接する酸フッ化膜またはリン酸化膜を有する前記（４）または（５）に記載の記憶素子。
（７）前記イオン源層は、銅（Ｃｕ），アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ）および亜鉛（Ｚｎ）のうちの少なくとも１種類の金属元素を含むと共に、酸素（Ｏ），テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種類を含む前記（１）乃至（６）のうちいずれか１つに記載の記憶素子。
（８）前記イオン源層は、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ）およびタングステン（Ｗ）からなる遷移金属の群のうちの少なくとも１種類を含む前記（１）乃至（７）のうちいずれか１つに記載の記憶素子。
（９）前記イオン源層は、中間層および前記第２電極と前記中間層との間に設けられたイオン供給層を有し、前記イオン供給層は、銅，アルミニウム，ゲルマニウムおよび亜鉛のうちの少なくとも１種類の金属元素と、酸素，テルル，硫黄およびセレンのうちの少なくとも１種類と、チタン，ジルコニウム，ハフニウム，バナジウム，ニオブ，タンタル，クロム，モリブデンおよびタングステンからなる遷移金属の群のうちの少なくとも１種類とを含み、前記中間層は、前記イオン供給層に含まれる前記金属元素のうちの少なくとも１種類と、酸素，テルル，硫黄およびセレンのうちの少なくとも１種類とを含む前記（１）乃至（８）のうちいずれか１つに記載の記憶素子。
（１０）前記中間層における前記酸素，テルル，硫黄およびセレンの含有量に対する前記金属元素の比は、前記イオン供給層における前記酸素，テルル，硫黄およびセレンの含有量に対する前記金属元素の比よりも小さい前記（９）に記載の記憶素子。
（１１）前記第１電極および前記第２電極への電圧印加によって前記イオン源層に含まれる金属元素が移動し、前記抵抗変化層の抵抗状態が変化して情報を記憶する前記（１）乃至（１０）のうちいずれか１項に記載の記憶素子。
（１２）フッ素（Ｆ）またはリン（Ｐ）を含有させて第１電極を形成する工程と、前記第１電極上に抵抗変化層およびイオン源層をこの順に設けて、記憶層を形成する工程と前記記憶層上に第２電極を形成する工程とを含む記憶素子の製造方法。
（１３）前記第１電極にフッ素またはリンを含有させた後、前記第１電極と前記抵抗変化層との間に、前記第１電極に接する酸フッ化膜またはリン酸化膜を形成する前記（１２）に記載の記憶素子の製造方法。
（１４）第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加部とを有し、前記記憶層は、フッ化物を含む抵抗変化層と、前記抵抗変化層と前記第２電極との間に設けられたイオン源層とを備えた記憶装置。
（１５）第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加部とを有し、前記記憶層は、第１電極側の抵抗変化層と、前記抵抗変化層と前記第２電極との間に設けられたイオン源層とを備え、前記第１電極は、フッ素（Ｆ）またはリン（Ｐ）を含む記憶装置。
【符号の説明】
【０１１２】
１，２，３・・・記憶素子、４・・・メモリセルアレイ、１０，１１・・・ 下部電極、２０，６０・・・記憶層、２１，６１・・・イオン源層、２１Ａ，６１Ａ・・・中間層、２１Ｂ，６１Ｂ・・・イオン供給層、２２，６２・・・抵抗変化層、３０・・・上部電極、４１・・・基板、４３・・・ソース／ドレイン領域、４４・・・ゲート電極、４５，４７・・・プラグ層、４６・・・金属配線層、４８・・・アクティブ領域、５１，５２・・・コンタクト部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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