(57)【特許請求の範囲】
【請求項１】
容量性マイクロホンを含む集積回路であって、
基板と、
前記基板の上に形成される誘電体層であって、前記誘電体層を貫通するアクセスホールを有し、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域として形成されるフィールド酸化物を含む、前記誘電体層と、
前記誘電体層の上に形成される固定プレートと、
前記固定プレートの上に形成される透過性膜であって、前記透過性膜と前記固定プレートとの間に上側キャビティを定義する空間を有する、前記透過性膜と、
前記基板内に前記誘電体層の下に形成されるバックサイドキャビティであって、前記アクセスホールを介して前記上側キャビティに接続する、前記バックサイドキャビティと、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記バックサイドキャビティが、前記上側キャビティよりも１００倍より大きい容積を有する、集積回路。
【請求項３】
容量性マイクロホンを含む集積回路であって、
基板と、
前記基板の上に形成される誘電体層であって、前記誘電体層を貫通するアクセスホールを有する、前記誘電体層と、
前記誘電体層の上に形成される相互接続領域と、
前記相互接続領域の上に形成される固定プレートであって、前記誘電体層の上に位置する、前記固定プレートと、
前記固定プレートの上に形成される透過性膜であって、前記膜と前記固定プレートとの間に上側キャビティを定義する空間を有する、前記透過性膜と、
前記基板内に前記誘電体層の下に形成されるバックサイドキャビティであって、前記アクセスホールを介して前記上側キャビティに接続する、前記バックサイドキャビティと、
を含む、集積回路。
【請求項４】
容量性マイクロホンを含む集積回路であって、
基板と、
前記基板の上に形成される誘電体層であって、前記誘電体層を貫通するアクセスホールを有する、前記誘電体層と、
前記誘電体層の上に形成される固定プレートと、
前記固定プレートの上に形成されると透過性膜であって、前記膜と前記固定プレートとの間に上側キャビティを定義する空間を有する、前記透過性膜と、
前記基板内に前記誘電体層の上に形成されるバックサイドキャビティであって、前記アクセスホールを介して前記上側キャビティに接続する、前記バックサイドキャビティと、
を含み、
前記バックサイドキャビティが１つより多いキャビティチャンバーを有して形成される、集積回路。
【請求項５】
容量性マイクロホンを含む集積回路であって、
基板の表面のマイクロホン領域内に横方向に間隔を置いて配置される誘電体充填トレンチ領域を含む誘電体層と、
前記誘電体充填トレンチ領域の上に形成される導電体材料の第１の層であって、前記誘電体充填トレンチ領域の間の前記間隔の導電体材料により覆われていない少なくとも一部を有し、前記誘電体充填トレンチ領域の上に形成される前記導電性材料が第１のキャパシタプレートと前記第１のキャパシタプレートの周辺の端子領域とを定義する、前記第１の層と、
前記第１のキャパシタプレートの上に空間を有して形成され、前記第１のキャパシタプレートの周辺に前記端子領域まで下がって延びる導電性材料の第２の層であって、導電性材料の前記第２の層が、前記端子領域の間の前記第１のキャパシタプレートの上に空間を置いて配置され、それを通した穴を有して形成される第２のキャパシタプレートを定義する、前記第２の層と、
を含み、
前記穴を介して前記第１及び第２のキャパシタプレートの間の空間に接続するために前記基板が前記誘電体充填トレンチ領域の下を含む深さまで前記間隔に開いたキャビティを含む、集積回路。
【請求項６】
請求項５に記載の集積回路であって、
導電体材料の前記第１の層が前記充填トレンチ領域の上に形成される金属シリサイドを含む、集積回路。
【請求項７】
容量性マイクロホンを含む集積回路を形成するプロセスであって、
基板を提供することであって、前記基板が前記基板の表面まで延びる半導体領域を含む、前記提供することと、
前記基板の前記表面に誘電体支持層を形成することと、
前記誘電体支持層上に前記容量性マイクロホンの固定プレートを形成することと、
前記誘電体支持層を貫通してアクセスホールを形成することと、
前記固定プレート上に犠牲材料を含むキャパシタキャビティ犠牲層を形成することと、
前記キャパシタキャビティ犠牲層上に透過性膜を形成することと、
前記固定プレートから前記透過性膜がある空間だけ離れるように前記キャパシタキャビティ犠牲層から前記犠牲材料を除去することと、
前記透過性膜を通して、前記アクセスホールを通して前記基板にエッチャントを提供することにより前記基板内にバックサイドキャビティを形成するようにキャビティ形成プロセスを実施することであって、それによって、前記バックサイドキャビティが前記アクセスホールを通して前記透過性膜と前記固定プレートとの間の前記空間に接続され、前記キャビティの底部が前記基板内に配置される、前記実施することと、
を含む、プロセス。
【請求項８】
請求項７に記載のプロセスであって、
前記誘電体支持層が、シャロートレンチアイソレーション（ＳＴＩ）領域形成プロセスによって形成されるフィールド酸化物を含む、プロセス。
【請求項９】
請求項８に記載のプロセスであって、
前記アクセスホールの上に前記基板の前記表面上に１つまたは複数のシリサイド阻止層を形成することを更に含む、プロセス。
【請求項１０】
請求項７に記載のプロセスであって、
前記固定プレートが相互接続領域上に配置されるために、前記固定プレートを形成することが実施される前に前記相互接続領域が形成されるように、前記誘電体支持層上に前記相互接続領域を形成することを更に含む、プロセス。
【請求項１１】
請求項７に記載のプロセスであって、
キャビティ形成プロセスを実施することが、フッ素含有反応性種が前記基板に提供されるようにＳＦ６ガスを含むプラズマを形成することを更に含む、プロセス。
【請求項１２】
請求項７に記載のプロセスであって、
前記バックサイドキャビティが、前記透過性膜と前記固定プレートとの間の空間の容積の１００倍よりも大きい容積を有するように形成される、プロセス。
【請求項１３】
請求項７に記載のプロセスであって、
前記バックサイドキャビティが１つより多いキャビティチャンバーを含むように形成される、プロセス。
【請求項１４】
容量性マイクロホンを含む集積回路を形成するプロセスであって、
基板を提供することであって、前記基板が前記基板の表面に延びる半導体領域を含む、前記提供することと、
前記基板の前記表面に誘電体支持層を形成することと、
前記誘電体支持層の上に前記容量性マイクロホンの固定プレートを形成することと、
前記誘電体支持層を貫通してアクセスホールを形成することと、
前記容量性マイクロホンの透過性膜を形成することであって、ある空間が前記透過性膜を前記固定プレートから離すように前記透過性膜が前記固定プレート上に位置している、前記透過性膜を形成することと、
前記キャビティの底部が前記基板内に位置するように前記基板内にバックサイドキャビティを形成することであって、前記バックサイドキャビティが前記アクセスホールを介して前記透過性膜と前記固定プレートとの間の前記空間に接続される、前記バックサイドキャビティを形成することと、
を含む、プロセス。
【請求項１５】
請求項１４に記載のプロセスであって、
前記誘電体支持層がシャロートレンチアイソレーション（ＳＴＩ）領域形成プロセスにより形成されるフィールド酸化物を含む、プロセス。
【請求項１６】
請求項１４に記載のプロセスであって、
前記固定プレートが前記誘電体支持層に接触するように形成される、プロセス。
【請求項１７】
請求項１４に記載のプロセスであって、
前記バックサイドキャビティが１つより多いキャビティチャンバーを含むように形成される、プロセス。
【請求項１８】
請求項１４に記載のプロセスであって、
前記バックサイドキャビティが前記透過性膜と前記固定プレートとの間の前記空間の容量よりも１００倍より大きい容量を有するように形成される、プロセス。
【請求項１９】
容量性マイクロホンを含む集積回路を形成するプロセスであって、
基板の表面のマイクロホン領域内に横方向に間隔を置いて配置される誘電体充填トレンチ領域を含む誘電体層を形成することと、
前記充填トレンチ領域の上に前記トレンチ領域の間の前記間隔の導電性材料により覆われていない少なくとも一部を残して導電性材料の第１の層を形成することであって、前記トレンチ領域の上に形成される前記導電性材料の第１の層が第１のキャパシタプレートと前記第１のキャパシタプレートの周辺の端子領域とを定義する、前記導電性材料の第１の層を形成することと、
前記第１のキャパシタプレートの上に前記端子領域の露出される少なくとも一部を残して犠牲材料の層を形成することと、
前記第１のキャパシタプレートの上の犠牲材料の前記層の上に前記第１のキャパシタプレートの周辺に前記端子領域まで下がって延びる導電性材料の第２の層を形成することであって、導電性材料の前記第２の層が、前記端子領域の間の前記第１のキャパシタプレートの上に空間を置いて配置され、それを通した穴を有して形成される第２のキャパシタプレートを定義する、前記導電性材料の第２の層を形成することと、
前記第１及び第２のキャパシタプレートの間の前記空間から犠牲材料の前記層の材料を除去することと、
前記材料の除去の後に、前記充填トレンチ領域の下に含む深さまでキャビティを形成するために前記穴を介して前記間隔で前記基板をエッチングすることと、
を含む、プロセス。
【請求項２０】
請求項１９に記載のプロセスであって、
導電性材料の前記第１の層の形成よりも前に、前記基板の上に前記トレンチ領域に間隔を置く前記間隔に拡がるシリサイド防止材料を形成することを更に含み、導電性材料の前記第１の層が前記充填トレンチ領域の上に形成される多結晶シリコンをシリサイドすることにより形成される、プロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は集積回路の分野に関する。より詳細には、本願は集積回路にマイクロホンを一体化することに関する。
【０００２】
集積回路にマイクロホンを一体化するには、所望のレベルのマイクロホン感度を得るためにバックキャビティを形成する必要があることがある。充分な容積のバックキャビティを形成すると、製造コストおよび集積回路の複雑さが増すことがある。
【発明の概要】
【０００３】
バックサイドキャビティを備えた容量性マイクロホンを含む集積回路を、バックサイドキャビティが集積回路の基板内に配置されるように形成し得る。基板にエッチャントがアクセスできるように、基板の表面上の誘電体支持層を通してアクセスホールを形成することができ、バックサイドキャビティを形成するためエッチャントの基板へのアクセスが提供される。バックサイドキャビティは、容量性マイクロホンの固定プレートおよび透過性膜を形成した後で、透過性膜を通しておよび基板へのアクセスホールを通してにエッチャントを供給することによってエッチングされ得る。
【０００４】
添付の図面を参照して例示実施形態を説明する。
【図面の簡単な説明】
【０００５】
【図１Ａ】第１実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図１Ｂ】第１実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図１Ｃ】第１実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図１Ｄ】第１実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図１Ｅ】第１実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図１Ｆ】第１実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図１Ｇ】第１実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図１Ｈ】第１実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図１Ｉ】第１実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【０００６】
【図２Ａ】第２実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図２Ｂ】第２実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図２Ｃ】第２実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図２Ｄ】第２実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図２Ｅ】第２実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図２Ｆ】第２実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図２Ｇ】第２実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図２Ｈ】第２実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【０００７】
【図３Ａ】第３実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図３Ｂ】第３実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図３Ｃ】第３実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図３Ｄ】第３実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図３Ｅ】第３実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図３Ｆ】第３実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図３Ｇ】第３実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図３Ｈ】第３実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【０００８】
【図４Ａ】第４実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図４Ｂ】第４実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図４Ｃ】第４実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図４Ｄ】第４実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図４Ｅ】第４実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図４Ｆ】第４実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【図４Ｇ】第４実施形態に従って形成される容量性マイクロホンを含む集積回路の断面図であり、製造の連続段階を示す。
【０００９】
【図５】２つ以上のキャビティチャンバを含むバックサイドキャビティを備えた容量性マイクロホンを含む集積回路の断面図である。
【発明を実施するための形態】
【００１０】
容量性マイクロホンは、集積回路の基板内にバックキャビティをキャビティが基板の底面まで延びないようにエッチングすることによって集積回路内に形成し得る。さらに、キャビティのエッチングは集積回路の上面で行い得る。基板の上面に誘電体支持層を形成することができ、誘電体支持層内に、キャビティエッチャントの集積回路の上面から基板へのアクセスを提供するアクセスホールを形成することができる。
【００１１】
図１Ａ〜図１Ｉは、第１例示実施形態に従った容量性マイクロホンを含む集積回路の製造における連続した段階を示す。
【００１２】
図１Ａに示すように、集積回路１０００が基板１００２内およびその上に形成される。基板１００２は、通常は単結晶シリコンウエハであるが、シリコンオンインシュレータ（ＳＯＩ）ウエハ、異なる結晶面方位の領域を備えたＨＯＴ（hybrid orientation
technology）ウエハ、またはＩＣ１０００の製造に適切な基板１００２の上面に半導体領域を備えた他の構造とすることもできる。基板１００２の上面に誘電体支持層１００４が形成される。本実施形態では、誘電体支持層１００４は、実質的に、ＳＴＩ（shallow trench
isolation）プロセスを用いてフィールド酸化物１００４で構成される。ＳＴＩでは、集積回路１０００内に、トレンチを通常２００〜５００ナノメートルの深さにエッチングし、通常はトレンチの側壁に熱酸化物層を成長させることによって電気的にパッシベーションし、通常は高密度プラズマ（ＨＤＰ）プロセスまたは高アスペクト比プロセス（ＨＡＲＰ）としても知られるオゾンによる熱化学気相成長（ＣＶＤ）プロセスによって典型的には二酸化シリコンである絶縁材料でトレンチを充填する。シリコンの局所酸化（ＬＯＣＯＳ）プロセスを用いてフィールド酸化物の誘電体支持層を形成することは代替実施形態の範囲内である。後続のキャビティエッチングステップで基板１００２へのアクセスを提供するように、フィールド酸化物１００４内にアクセスホール１００６が形成される。フィールド酸化物１００４は、容量性マイクロホン用に画定される領域で連続している。後続の製造ステップ中に基板１００２上に金属シリサイドが形成されるのを防ぐために、基板１００２の上面にアクセスホール１００６を覆って１つまたは複数の任意選択のシリサイド阻止層１００８を形成してもよい。シリサイド阻止層１００８は、一例では厚さが１０〜１００ナノメートルのシリコン窒化物、代替例では厚さが２５０〜２００ナノメートルの二酸化シリコンとし得る。シリサイド阻止層１００８を形成する場合、シリサイド阻止層１００８は後続の製造ステップ中に除去し得る。
【００１３】
図１Ｂでは、固定プレート１０１０が、アクセスホール１００６に隣接してフィールド酸化物１００４の上に形成される。固定プレート１０１０は、容量性マイクロホンの１つのコンデンサプレートを提供する。任意選択の膜端子１０１２を、図１Ｂに示すように固定プレート１０１０と同時に形成してもよく、または他の製造ステップで形成してもよい。本実施形態の一実施例では、固定プレート１０１０、および形成する場合には任意選択の膜端子１０１２は、完全にシリサイド化された多結晶シリコンとし得る。本実施形態の他の実施例では、固定プレート１０１０、および形成する場合には任意選択の膜端子１０１２は、タングステンやアルミニウムなどの金属とし得る。一実施例では、固定プレート１０１０は幅を１００ミクロン未満とし得る。容量性マイクロホンの動作寿命中に固定プレート１０１０をアイソレーションするために、おそらくは電気的絶縁層である保護層（図示せず）を固定プレート１０１０の上に任意選択で形成してもよい。
【００１４】
図１Ｃでは、基板１００２の上に任意選択の相互接続／誘電体レベル１０１４が形成され得る。これらの誘電体レベルは、二酸化シリコンや、オルガノシリケートガラス（ＯＳＧ）、カーボンをドープしたシリコン酸化物（ＳｉＣＯまたはＣＤＯ）、またはメチルシルセスキオキサン（ＭＳＱ）などの低ｋ誘電体材料とし得る。相互接続レベルは、アルミニウムまたは銅を含み得る。
【００１５】
図１Ｄでは、コンデンサキャビティ犠牲層１０１６が固定プレート１０１０の上に形成される。コンデンサキャビティ犠牲層１０１６は、フォトレジストやポリイミドなどの犠牲材料を含む。本実施形態の一実施例では、コンデンサキャビティ犠牲層１０１６は、フォトリソグラフィプロセスによって、例えば、集積回路１０００の既存の上面に感光性犠牲材料の層を形成し、例えばウエハステッパやウエハスキャナなどのフォトリソグラフィ装置を用いて感光性犠牲材料のパターンを露光し、感光性犠牲材料を現像してコンデンサキャビティ犠牲層１０１６を残すことによって形成し得る。代替実施例では、集積回路１０００の既存の上面上に犠牲材料の層を形成し、この犠牲材料の層の上にフォトレジストパターンを形成してコンデンサキャビティ犠牲層１０１６用の区域を画定し、不要な犠牲材料を除去してコンデンサキャビティ犠牲層１０１６を残してもよい。コンデンサキャビティ犠牲層１０１６を形成する他のプロセスも本実施形態の範囲に含まれる。
【００１６】
図１Ｅでは、連続する透過性膜１０１８がコンデンサキャビティ犠牲層１０１６上に形成される。透過性膜１０１８は、容量性マイクロホンの第２コンデンサプレートを提供する。本実施形態の一実施例では、透過性膜１０１８は、集積回路１０００内の相互接続レベルに用いる金属で形成し得る。透過性膜１０１８内に膜ホール１０２０が形成される。本実施形態の一実施例では、透過性膜１０１８の底面と固定プレート１０１０の上面の間の垂直分離が２００ナノメートル未満である。本実施形態の代替実施例では、透過性膜１０１８の底面と固定プレート１０１０の上面の間の垂直分離が１００ナノメートル未満である。
【００１７】
図１Ｆでは、犠牲層除去プロセス１０２２が実施されてコンデンサキャビティ犠牲層１０１６から犠牲材料が除去される。本実施形態の一実施例では、図１Ｆに示すように、犠牲層除去プロセス１０２２は、膜ホール１０２０を通って拡散し、コンデンサキャビティ犠牲層１０１６から犠牲材料を除去する反応性分子、原子、またはラジカルを提供する。本実施形態の一実施例では、犠牲層除去プロセス１０２２により、離れたプラズマ中で反応性酸素種およびおそらくは反応性フッ素種が生成され、無電界領域内の集積回路１０００に反応性酸素種を拡散させる手段が提供される。本実施形態の代替実施例では、犠牲層除去プロセス１０２２により、集積回路１０００にオゾンが提供される。本実施形態の代替実施例では、犠牲層除去プロセス１０２２により、集積回路に例えば３００〜５００℃上昇した温度、およびおそらくは、反応性雰囲気、例えば酸素、が提供され、それによってコンデンサキャビティ犠牲層１０１６内の犠牲材料が分解する。
【００１８】
図１Ｇでは、キャビティ形成プロセス１０２４が実施されて、アクセスホール１００６内の基板１００２に膜ホール１０２０を通して反応性種が提供される。本実施形態の一実施例では、キャビティ形成プロセス１０２４は、プラズマ状のＳＦ６ガスを用いてフッ素含有反応性種を基板１００２に提供する。キャビティ形成プロセス１０２４によって提供される反応性種によって基板１００２の露出された表面から半導体材料が除去される。フィールド酸化物１００４のエッチング速度は、キャビティ形成プロセス１０２４による基板１００２のエッチング速度よりもはるかに遅く、例えば５％未満である。
【００１９】
図１Ｈは、キャビティ形成プロセス１０２４の後段階中の集積回路１０００を示す。キャビティ形成プロセス１０２４からの反応性種がアクセスホール１００６を通って拡散し、アクセスホール１００６に隣接するフィールド酸化物１００４の下の基板１００２から半導体材料を除去する。
【００２０】
図１Ｉは、容量性マイクロホンの形成が実質的に完了した後の集積回路１０００を示す。容量性マイクロホンの固定プレート１０１０の下の基板１００２にバックサイドキャビティ１０２６が、バックサイドキャビティ１０２６の底部が基板１００２内にあるように形成さている。容量性マイクロホンの動作寿命中の保護のために、膜１０１８およびバックサイドキャビティ１０２６の露出された表面上に保護コーティング（図示せず）を任意選択で形成してもよい。バックサイドキャビティは、アクセスホール１００６を介して固定プレート１０１０と膜１０１８の間の空間につながっている。本実施形態の一実施例では、バックサイドキャビティ１０２６は、膜１０１８を越えて横方向に延びていてもよい。本実施形態の一実施例では、バックサイドキャビティ１０２６の容積は、固定プレート１０１０と膜１０１８の間の空間の容積の１００倍よりも大きい。代替実施形態では、バックサイドキャビティ１０２６の容積が、固定プレート１０１０と膜１０１８の間の空間の容積の１０００倍よりも大きい。
【００２１】
図２Ａ〜図２Ｈは、第２例示実施形態に従った一体型容量性マイクロホンを含む集積回路の製造ステップを示す。
【００２２】
図２Ａは、基板２００２内およびその上に形成される集積回路２０００を示す。本実施形態では、図１Ａを参照して説明したように、ＳＴＩフィールド酸化物２００４の連続する誘電体支持層が、フィールド酸化物２００４内のアクセスホール２００６と共に基板２００２の上面に形成される。本実施形態の一実施例では、図１Ａを参照して説明したように、アクセスホール２００６内の基板２００２の上面に金属シリサイドが形成されないようになっている。誘電体層２０１０および金属相互接続構成要素２０１２を含む相互接続領域２００８が、基板２００２およびフィールド酸化物２００４の上に形成される。本実施形態のいくつかの実施例では、容量性マイクロホン用に画定される区域には金属相互接続構成要素２０１２が配置されない。本実施形態では、アクセスホール２００６の直上には金属相互接続構成要素２０１２が配置されない。
【００２３】
図２Ｂでは、相互接続領域２００８の上に固定プレート２０１４が形成される。本実施形態の一実施例では、固定プレート２０１４は、相互接続領域２００８の金属相互接続構成要素２０１２と同様の材料で形成される。本実施形態では、固定プレート２０１４は、アクセスホール２００６の直上には配置されない。任意選択の膜端子２０１６を、図２Ｂに示すように固定プレート２０１４と同時に形成してもよく、または他の製造ステップで形成してもよい。本実施形態の一実施例では、固定プレート２０１４、および存在する場合には任意選択の膜端子２０１６はアルミニウムを含む。本実施形態の代替実施例では、固定プレート２０１４、および存在する場合には任意選択の膜端子２０１６は銅を含む。容量性マイクロホンの動作寿命中に固定プレート２０１４をアイソレーションするように、おそらくは電気絶縁層である保護層（図示せず）を固定プレート２０１４の上に任意選択で形成してもよい。図２Ｂおよび本実施形態のそれ以降の図では、見やすくするために、相互接続領域２００８内の誘電体層間の境界線を示していない。
【００２４】
図２Ｃでは、相互接続領域２００８内にアクセスビア２０２０用の区域を画定するために、集積回路２０００の既存の上面にアクセスビア・フォトレジストパターン２０１８が形成される。アクセスビア・エッチングプロセス２０２２により、相互接続領域２００８から誘電体材料が除去されて、アクセスビア２０２０が形成される。本実施形態の一実施例では、アクセスビア・エッチングプロセス２０２２は、反応性イオンエッチング（ＲＩＥ）プロセスを用いて実施し得る。ＲＩＥプロセスでは、反応性イオンが集積回路２０００の上面に向けて送られる。一例では、ＲＩＥプロセスはフッ素含有プラズマを含み得る。アクセスビア２０２０は、フィールド酸化物２００４を通るアクセスホール２００６内の基板２００２の半導体材料まで延びる。アクセスビア２０２０の形成が完了した後で、例えば、集積回路２０００を酸素含有プラズマに晒し、次いで湿式洗浄を行って集積回路２０００の上面からあらゆる有機残留物を除去することによって、アクセスビア・フォトレジストパターン２０１８が除去される。
【００２５】
図２Ｄでは、図１Ｄを参照して説明したように、固定プレート２０１４の上にコンデンサキャビティ犠牲層２０２４が形成される。コンデンサキャビティ犠牲層２０２４を形成する他のプロセスも本実施形態の範囲に含まれる。コンデンサキャビティ犠牲層２０２４は、フォトレジストやポリイミドなどの犠牲材料を含む。本実施形態の一実施例では、容量性マイクロホン用に画定される区域の外側に、付加的な犠牲材料２０２６を形成してもよい。図２Ｄに示すように、コンデンサキャビティ犠牲層２０２４の犠牲材料がアクセスビア２０２０内に延び、アクセスビア２０２０を充填してもよい。
【００２６】
図２Ｅでは、図１Ｅを参照して説明したように、連続する浸透性膜２０２８がコンデンサキャビティ犠牲層２０２４上に形成される。図１Ｅを参照して説明したように、透過性膜２０２８内に膜ホール２０３０が形成される。本実施形態の一実施例では、透過性膜２０２８の底面と固定プレート２０１４の上面の間の垂直分離が２００ナノメートル未満である。本実施形態の代替実施例では、透過性膜２０２８の底面と固定プレート２０１４の上面の間の垂直分離は１００ナノメートル未満である。
【００２７】
図２Ｆでは、図１Ｆを参照して説明したように、犠牲層除去プロセス２０３２が実施されてコンデンサキャビティ犠牲層２０２４から犠牲材料が除去される。本実施形態では、アクセスビア２０２０から犠牲材料が除去される。
【００２８】
図２Ｇでは、図１Ｇを参照して説明したように、キャビティ形成プロセス２０３４が実施されて膜ホール２０３０を通して基板２００２に反応性種が提供される。図１Ｇおよび図１Ｈを参照して説明したように、キャビティ形成プロセス２０３４からの反応性種が、アクセスビア２０２０を通って拡散し、基板２００２から半導体材料を除去する。
【００２９】
図２Ｈは、容量性マイクロホンの形成が実質的に完了した後の集積回路２０００を示す。集積回路２０００のフィールド酸化物２００４の下の基板２００２内にバックサイドキャビティ２０３６が、バックサイドキャビティ２０３６の底部が基板２００２内にあるように形成されている。容量性マイクロホンの動作寿命中の保護のために、膜２０２８およびバックサイドキャビティ２０３６の露出された表面上に保護コーティング（図示せず）を任意選択で形成してもよい。バックサイドキャビティは、アクセスホール２００６およびアクセスビア２０２０を介して固定プレート２０１４と膜２０２８の間の空間につながっている。本実施形態の一実施例では、バックサイドキャビティ２０３６は、膜２０２８を越えて横方向に延びていてもよい。本実施形態の一実施例では、バックサイドキャビティ２０３６の容積とアクセスビア２０２０の容積の和が、固定プレート２０１４と膜２０２８の間の空間の容積の１００倍よりも大きい。代替実施形態では、バックサイドキャビティ２０３６の容積とアクセスビア２０２０の容積の和が、固定プレート２０１４と膜２０２８の間の空間の容積の１０００倍よりも大きい。
【００３０】
図３Ａ〜図３Ｈは、第３例示実施形態に従って形成される容量性マイクロホンを含む集積回路の製造ステップを示す。
【００３１】
図３Ａに示すように、集積回路３０００が、図１Ａを参照して説明したように、基板３００２内およびその上に形成される。本実施形態では、容量性マイクロホン用に画定される区域の基板３００２の上面上に誘電体支持層３００４がに形成される。本実施形態の一実施例では、誘電体支持層３００４は、集積回路３０００の上面全体にわたって延び得る。誘電体支持層３００４の上に固定プレート３００６が形成される。固定プレート３００６は、容量性マイクロホンの１つのコンデンサプレートを提供する。任意選択の膜端子３００８を、図３Ａに示すように固定プレート３００６と同時に形成してもよく、または他の製造ステップで形成してもよい。本実施形態の一実施例では、固定プレート３００６、および形成される場合には任意選択の膜端子３００８は、完全にシリサイド化された多結晶シリコンであってよい。本実施形態の他の実施例では、固定プレート３００６、および形成される場合には任意選択の膜端子３００８は、タングステンやアルミニウムなどの金属であってよい。一実施例では、固定プレート３００６は幅を１００ミクロン未満とし得る。容量性マイクロホンの動作寿命中に固定プレート３００６をアイソレーションするように、おそらくは電気絶縁層である保護層（図示せず）を固定プレート３００６の上に任意選択で形成してもよい。
【００３２】
図３Ｂでは、固定プレート３００６に隣接し、誘電体支持層３００４を貫通するアクセスホール３０１２用の区域を画定するために、アクセスホール・フォトレジストパターン３０１０が集積回路３０００の既存の上面に形成される。アクセスホール・エッチングプロセス３０１４により、アクセスホール３０１２内の基板３００２を露出させるため誘電体支持層３００４から誘電体材料が除去される。本実施形態の一実施例では、アクセスホール・エッチングプロセス３０１４は、フッ素含有プラズマを用いるＲＩＥプロセスを含み得る。代替実施例では、アクセスホール・エッチングプロセス３０１４は、例えばフッ化水素酸の希釈溶液、おそらくは緩衝溶液、によるウェットエッチングを用いて実施し得る。アクセスホール３０１２が形成された後で、例えば集積回路３０００を酸素含有プラズマに晒し、次いで、湿式洗浄によって集積回路３０００の上面からあらゆる有機残留物を除去することによって、アクセスホール・フォトレジストパターン３０１０が除去される。
【００３３】
図３Ｃでは、図１Ｃを参照して説明したように、基板３００２の上に任意選択の相互接続および誘電体レベル３０１６を形成してもよい。図１Ｄを参照して説明したように、固定プレート３００６の上にコンデンサキャビティ犠牲層３０１８が形成される。コンデンサキャビティ犠牲層３０１８を形成する他のプロセスも本実施形態の範囲に含まれる。コンデンサキャビティ犠牲層３０１８は、フォトレジストやポリイミドなどの犠牲材料を含む。この犠牲材料はアクセスホール３０１２内に延びている。
【００３４】
図３Ｄでは、図１Ｅを参照して説明したように、連続するコンデンサキャビティ犠牲層３０１８上に形成される。透過性膜３０２０は、容量性マイクロホンの第２コンデンサプレートを提供する。透過性膜３０２０内に膜ホール３０２２が形成される。本実施形態の一実施例では、透過性膜３０２０の底面と固定プレート３００６の上面の間の垂直分離が２００ナノメートル未満である。本実施形態の代替実施例では、透過性膜３０２０の底面と固定プレート３００６の上面の間の垂直分離は１００ナノメートル未満である。
【００３５】
図３Ｅでは、図１Ｆを参照して説明したように、犠牲層除去プロセス３０２４が実施されてコンデンサキャビティ犠牲層３０１８から犠牲材料が除去される。犠牲材料除去プロセス３０２４は、図３Ｆに示すように、コンデンサキャビティ犠牲層３０１８から実質的にすべての犠牲材料が除去されるまで継続される。
【００３６】
図３Ｇでは、図１Ｇを参照して説明したように、キャビティ形成プロセス３０２６が実施されて、膜ホール３０２２を通して基板３００２に反応性種が提供される。図１Ｇおよび図１Ｈを参照して説明したように、キャビティ形成プロセス３０２６がアクセスホール３０１２を通して反応性種を拡散し、基板３００２から半導体材料を除去する。
【００３７】
図３Ｈは、容量性マイクロホンの形成が実質的に完了した後の集積回路３０００を示す。誘電体支持層３００４の下の基板３００２内にバックサイドキャビティ３０２８が、バックサイドキャビティ３０２８の底部が基板３００２内にあるように形成されている。容量性マイクロホンの動作寿命中の保護のために、膜３０２０およびバックサイドキャビティ３０２８の露出された表面上に保護コーティング（図示せず）を任意選択で形成してもよい。バックサイドキャビティは、アクセスホール３０１２を介して固定プレート３００６と膜３０２０の間の空間につながっている。本実施形態の一実施例では、バックサイドキャビティ３０２８は、膜３０２０を越えて横方向に延びていてもよい。本実施形態の一実施例では、バックサイドキャビティ３０２８の容積が、固定プレート３００６と膜３０２０の間の空間の容積の１００倍よりも大きい。代替実施形態では、バックサイドキャビティ３０２８の容積は、固定プレート３００６と膜３０２０の間の空間の容積の１０００倍よりも大きい。
【００３８】
図４Ａ〜図４Ｇは、第４例示実施形態に従って形成される容量性マイクロホンを含む集積回路の製造ステップを示す。
【００３９】
図４Ａを参照すると、図１Ａを参照して説明したように、基板４００２内およびその上に集積回路４０００が形成される。本実施形態では、容量性マイクロホン用に画定される区域の基板４００２の上面に誘電体支持層４００４が形成される。本実施形態の一実施例では、誘電体支持層４００４は、集積回路４０００の上面全体にわたって延び得る。相互接続領域４００６が、誘電体層４００８および金属相互接続構成要素４０１０を含んで誘電体支持層４００４の上に形成される。本実施形態のいくつかの実施例では、容量性マイクロホン用に画定される区域には金属相互接続構成要素４０１０が配置されない。図４Ａおよび本実施形態のそれ以降の図では、見やすくするために、相互接続領域４００６内の誘電体層間の境界線を示していない。容量性マイクロホン用に画定される領域の相互接続領域４００６の上に固定プレート４０１２が形成される。本実施形態の一実施例では、固定プレート４０１２は、相互接続領域４００６の金属相互接続構成要素４０１０と同様の材料で形成される。任意選択の膜端子４０１４、図４Ａに示すように固定プレート４０１２と同時に形成してもよく、または他の製造ステップで形成してもよい。本実施形態の一実施例では、固定プレート４０１２、および存在する場合には任意選択の膜端子４０１４は、アルミニウムを含む。代替実施例では、固定プレート４０１２、および存在する場合には任意選択の膜端子４０１４は、銅を含む。容量性マイクロホンの動作寿命中に固定プレート４０１２をアイソレーションするように、おそらくは電気絶縁層である保護層（図示せず）を固定プレート４０１２の上に任意選択で形成してもよい。
【００４０】
図４Ｂでは、相互接続領域４００６内のアクセスビア４０１８および誘電体支持層４００４を通るアクセスホール４０２２用の領域を画定するために、アクセスビア・フォトレジストパターン４０１６が集積回路４０００の既存の上面上に形成される。アクセスビア・エッチングプロセス４０２０により、相互接続領域４００６および誘電体支持層４００４から誘電体材料が除去されて、相互接続領域４００６を通るアクセスビア４０１８および誘電体支持層４００４を通るアクセスホール４０２２が形成される。本実施形態の一実施例では、アクセスビア・エッチングプロセス４０２０は、フッ素含有プラズマを用いるＲＩＥプロセスを用いて実施し得る。アクセスビア４０１８は、誘電体支持層４００４を通して基板４００２の半導体材料まで延びている。アクセスビア４０１８の形成が完了した後で、図２Ｇを参照して説明したように、アクセスビア・フォトレジストパターン４０１６が除去される。
【００４１】
図４Ｃでは、図２Ｄを参照して説明したように、固定プレート４０１２の上にコンデンサキャビティ犠牲層４０２４が形成される。コンデンサキャビティ犠牲層４０２４は、フォトレジストやポリイミドなどの犠牲材料を含む。本実施形態の一実施例では、容量性マイクロホン用に画定される区域の外側に付加的な犠牲材料４０２６を形成してもよい。コンデンサキャビティ犠牲層４０２４の犠牲材料はアクセスビア４０１８内に延び、図４Ｃに示すようにアクセスビア４０１８を充填してもよい。
【００４２】
図４Ｄでは、図１Ｅを参照して説明したように、連続する透過性膜４０２８がコンデンサキャビティ犠牲層４０２４上に形成される。図１Ｅを参照して説明したように、透過性膜４０２８内に膜ホール４０３０が形成される。本実施形態の一実施例では、透過性膜４０２８の底面と固定プレート４０１２の上面の間の垂直分離が２００ナノメートル未満である。代替実施例では、透過性膜４０２８の底面と固定プレート４０１２の上面の間の垂直分離は１００ナノメートル未満である。
【００４３】
図４Ｅでは、図１Ｆを参照して説明したように、犠牲層除去プロセス４０３２が実施されてコンデンサキャビティ犠牲層から犠牲材料が除去される。本実施形態では、アクセスビア４０１８から犠牲材料が除去される。
【００４４】
図４Ｆでは、図１Ｇを参照して説明したように、キャビティ形成プロセス４０３４が実施されて膜ホール４０３０を通して反応性種が基板４００２に提供される。図１Ｇおよび図１Ｈを参照して説明したように、キャビティ形成プロセス４０３４からの反応性種は、アクセスビア４０１８を通って拡散し、基板４００２から半導体材料を除去する。
【００４５】
図４Ｇは、容量性マイクロホンの形成が実質的に完了した後の集積回路４０００を示す。誘電体支持層４００４の下の基板４００２内にバックサイドキャビティ４０３６が、バックサイドキャビティ４０３６の底部が基板４００２内にあるように形成されている。容量性マイクロホンの動作寿命中の保護のために、膜４０２８およびバックサイドキャビティ４０３６の露出された表面上に保護コーティング（図示せず）を任意選択で形成してもよい。バックサイドキャビティ４０３６は、アクセスビア４０１８を通して固定プレート４０１２と膜４０２８の間の空間につながっている。本実施形態の一実施例では、バックサイドキャビティ４０３６は、膜４０２８を越えて横方向に延びていてもよい。本実施形態の一実施例では、バックサイドキャビティ４０３６の容積とアクセスビア４０１８の容積の和が、固定プレート４０１２と膜４０２８の間の空間の容積の１００倍よりも大きい。代替実施形態では、バックサイドキャビティ４０３６の容積とアクセスビア４０１８の容積の和は、固定プレート４０１２と膜４０２８の間の空間の容積の１０００倍よりも大きい。
【００４６】
図５は、２つ以上のキャビティチャンバを含むバックサイドキャビティを備えた容量性マイクロホンを含む集積回路を示す。集積回路５０００は、図１Ａを参照して説明したように、基板５００２内およびその上に構築される。一実施形態では、図１Ａを参照して説明したように、基板５００２の上面にフィールド酸化物５００４をアクセスホール５００６と共に形成し得る。代替実施形態では、図３Ａを参照して説明したように、基板５００２の上面上に誘電体支持層を形成し得、図３Ｂを参照して説明したように、誘電体支持層内にアクセスホール５００６を形成し得る。いくつかの実施形態では、図２Ａおよび図４Ａを参照して説明したように、基板５００２およびフィールド酸化物５００４または誘電体支持層の上に相互接続領域５００８を形成し得る。このような実施形態では、図２Ｃおよび図４Ｂを参照して説明したように、相互接続領域５００８を通してアクセスビア５０１０が形成される。この特定の実施形態に従って、図１Ｂ、図２Ｂ、図３Ａ、または図４Ａを参照して説明したように、容量性マイクロホンの固定プレート５０１２が基板の上に形成される。この特定の実施形態に従って、図１Ｄ〜１Ｆ、図２Ｄ〜２Ｆ、図３Ｃ〜３Ｅ、または図４Ｃ〜４Ｅを参照して説明したように、固定プレート５０１２の上に、固定プレート５０１２からある空間だけ離れて、容量性マイクロホンの透過性膜５０１４が形成される。
【００４７】
この特定の実施形態に従って、図１Ｇ〜１Ｉ、図２Ｇおよび２Ｈ、図３Ｇおよび３Ｈ、または図４Ｆおよび４Ｇを参照して説明したように、複数のキャビティチャンバ５０１８を備えたバックサイドキャビティ５０１６が、固定プレートの下の基板５００２内に形成される。いくつかの実施実態では、図５に示すように、キャビティチャンバ５０１８間の基板領域の上に膜５０１４が支持され得る。複数のキャビティチャンバを含む実施形態のいくつかの実施例では、バックサイドキャビティ５０１６は膜５０１４を越えて横方向に延び得る。
【００４８】
いくつかの実施形態では、バックサイドキャビティ５０１６の容積と、アクセスビア５０１０が存在する場合にはその容積との和が、固定プレート５０１２と膜５０１４の間の空間の容積の１００倍よりも大きい。代替実施形態では、バックサイドキャビティ５０１６の容積と、アクセスビア５０１０が存在する場合にはその容積との和が、固定プレート５０１２と膜５０１４の間の空間の容積の１０００倍よりも大きい。
【００４９】
例示実施形態の文脈で説明した特徴またはステップの全部または一部を有する例示実施形態の文脈で説明した一つまたは複数の特徴またはステップの異なる組合せを有する実施形態も本明細書に包含されることを意図している。当業者には、本発明の特許請求の範囲内で他の多くの実施形態および変形も可能であることが理解されよう。
【図１Ｃ】
0005683607.tif 000002
【図１Ｄ】
0005683607.tif 000003
【図１Ｅ】
0005683607.tif 000004
【図１Ｆ】
0005683607.tif 000005
【図１Ｇ】
0005683607.tif 000006
【図１Ｈ】
0005683607.tif 000007
【図１Ｉ】
0005683607.tif 000008
【図２Ａ】
0005683607.tif 000009
【図２Ｂ】
0005683607.tif 000010
【図２Ｃ】
0005683607.tif 000011
【図２Ｄ】
0005683607.tif 000012
【図２Ｅ】
0005683607.tif 000013
【図２Ｆ】
0005683607.tif 000014
【図２Ｇ】
0005683607.tif 000015
【図２Ｈ】
0005683607.tif 000016
【図３Ｃ】
0005683607.tif 000017
【図３Ｄ】
0005683607.tif 000018
【図３Ｅ】
0005683607.tif 000019
【図３Ｆ】
0005683607.tif 000020
【図３Ｇ】
0005683607.tif 000021
【図３Ｈ】
0005683607.tif 000022
【図４Ａ】
0005683607.tif 000023
【図４Ｂ】
0005683607.tif 000024
【図４Ｃ】
0005683607.tif 000025
【図４Ｄ】
0005683607.tif 000026
【図４Ｅ】
0005683607.tif 000027
【図４Ｆ】
0005683607.tif 000028
【図４Ｇ】
0005683607.tif 000029
【図５】
0005683607.tif 000030
【図１Ａ】
0005683607.tif 000031
【図１Ｂ】
0005683607.tif 000032
【図３Ａ】
0005683607.tif 000033
【図３Ｂ】
0005683607.tif 000034