(57)【特許請求の範囲】
【請求項１】
それぞれｎ本の走査線によって構成される１又は複数の走査線グループと、
前記１又は複数の走査線グループに電力を供給する、高電位側及び低電位側の２つの電源と、
それぞれ複数の画素回路によって構成されるｎ行の画素行と、を有する表示装置であって、
前記１又は複数の走査線グループのそれぞれを構成するｎ本の走査線は、前記ｎ行の画素行に一本ずつ関連づけられ、
前記１又は複数の走査線グループのそれぞれは、前記各画素回路において互いに共通する制御を行うスイッチ素子のオンとオフを切り替える電極と接続される走査線からなるグループであって、
前記１又は複数の走査線グループのうち所定の１つの走査線グループにおいて、当該所定の１つの走査線グループに含まれるｎ本の走査線のうちの一部の走査線は、前記高電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、残りの走査線は、前記低電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、
前記所定の１つの走査線グループにおける走査線のそれぞれは、１つの画素行のみに信号を出力し、
前記１又は複数の走査線グループは、複数の走査線グループであって、当該複数の走査線グループには、１又は複数の第１走査線グループと、１又は複数の第２走査線グループと、１又は複数の第３走査線グループと、が含まれ、
各画素回路において、前記第１走査線グループに属する走査線と、前記第２走査線グループに属する走査線と、前記第３走査線グループに属する走査線は、それぞれ異なるスイッチ素子のオンとオフを切り替える電極と接続され、かつ、
前記１又は複数の第１走査線グループのそれぞれにおいて、当該第１走査線グループに含まれるｎ本の走査線のうちの一部の走査線は、前記高電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、残りの走査線は、前記低電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、
前記ｎ行の画素行のそれぞれでは、当該画素行内の前記各画素回路に映像信号が入力されるために割り当てられる書込み期間以外の期間において、前記１又は複数の第２走査線グループに属する走査線から、前記低電位側の電源による電位が入力されるとともに、前記１又は複数の第３走査線グループに属する走査線から、前記高電位側の電源による電位が入力される、
ことを特徴とする表示装置。
【請求項２】
請求項１に記載された表示装置であって、
前記ｎ行の画素行のそれぞれにおいて、前記１又は複数の第２走査線グループに属する走査線の本数と前記１又は複数の第３走査線グループに属する走査線の本数は、等しい、
ことを特徴とする表示装置。
【請求項３】
請求項２に記載された表示装置であって、
前記ｎ行の画素行のそれぞれにおいて、前記１又は複数の第１走査線グループに属する走査線の本数と、前記１又は複数の第２走査線グループに属する走査線の本数と、前記１又は複数の第３走査線グループに属する走査線の本数の合計は、奇数であって、
前記ｎ行の画素行のそれぞれにおいて、前記第１走査線グループに属する走査線の本数は１本である、
ことを特徴とする表示装置。
【請求項４】
請求項１に記載された表示装置において、
前記表示装置は、有機ＥＬ表示装置であって、
前記ｎ行の画素行を含んで表示領域が構成され、
前記所定の１つの走査線グループを構成するｎ本の走査線に接続される前記スイッチ素子のそれぞれは、前記各画素回路が有する有機ＥＬ素子を発光させるか否かを制御する発光制御スイッチであり、
前記表示領域が１フレームの画像を表示する１フレーム期間は、前記ｎ行の画素行に映像信号を入力するためのｎ回の書込み期間と、前記表示領域における前記各画素回路の前記発光素子を消灯する非発光期間と、を有し、
前記発光制御スイッチのそれぞれは、前記書込み期間終了後に前記発光素子を発光させ、前記非発光期間に前記発光素子を消灯させる、
ことを特徴とする表示装置。
【請求項５】
請求項１に記載された表示装置であって、
前記一部の走査線は、前記低電位側の電源による電位を基準電位として前記高電位側の電源による電位に変化する信号を出力して、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、
前記残りの一部の走査線は、前記高電位側の電源による電位を基準電位として前記低電位側の電源による電位に変化する信号を出力して、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせる、
ことを特徴とする表示装置。
【請求項６】
請求項１に記載された表示装置において、
前記一部の走査線に接続される前記スイッチ素子のそれぞれは、ＮＭＯＳ素子であって、前記高電位側の電源による電位によって当該ＮＭＯＳ素子はオン状態となり、前記低電位側の電源による電位によって当該ＮＭＯＳ素子はオフ状態となり、
前記残りの一部の走査線に接続される前記スイッチ素子のそれぞれは、ＰＭＯＳ素子であって、前記高電位側の電源による電位によって当該ＰＭＯＳ素子はオフ状態となり、前記低電位側の電源による電位によって当該ＰＭＯＳ素子はオン状態となる、
ことを特徴とする表示装置。
【請求項７】
請求項１に記載された表示装置において、
前記一部の走査線は、前記ｎ本のうちの半分の走査線であり、
前記残りの走査線は、前記ｎ本のうちの残りの半分の走査線である、
ことを特徴とする表示装置。
【請求項８】
請求項７に記載された表示装置において、
前記一部の走査線と、前記残りの走査線は、交互となるように前記ｎ行の画素行に関連づけられる、
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｎ本の走査線によって構成される１又は複数の走査線グループを含む表示装置に関する。
【背景技術】
【０００２】
有機ＥＬ表示装置をはじめとする表示装置は、画像を表示する表示領域を有している。この表示領域は、複数の画素行を含んで構成されて、各画素行は複数の画素回路を含んで構成される。さらに表示装置は、各画素行に対応する複数の走査線と、各画素回路に映像信号を入力する複数の映像信号線とを有している。
【０００３】
各画素行には、それぞれ書込み期間が割り当てられて、各画素行に対応する走査線は、割り当てられた書込み期間のタイミングに合わせて走査信号を出力する。各走査線から出力される走査信号は、高電位および低電位をそれぞれ出力する２つの電源から電力が供給されることによって生成される。
【０００４】
なお、特許文献１には、従来の画素回路と比べてコントラストを向上させ、かつ、電気光学素子の劣化を抑制することのできる表示装置が記載されている。また、図６は、従来の表示装置における画素回路の一例を示す図であり、図７は、図６に記載された画素回路の各走査信号線Ｇｉ，Ｗｉ，Ｕｉ，Ｒｉに入力される走査信号の一例を示すタイミングチャートである。特許文献１に開示されている表示装置では、画像を表示する表示領域内の各画素回路が同一の回路構造となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開ＷＯ２００６／１３７２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、走査信号を出力するための２つの電源の電源能力が不足する場合に、表示不良が生じることがある。
【０００７】
このような表示不良が生じるのは、例えば、所定の画素行の書込み期間と、当該書込み期間の直前の書込み期間とで、大部分の映像信号線から入力される映像信号が大きく変動する場合である。
【０００８】
映像信号線と走査線とが交差する部分には寄生容量が存在しており、映像信号線の電位の変動によって、当該映像信号線と交差する全走査線に対してかかる負荷が変動する。そしてさらに、大部分の映像信号線に印加される電位が大きく変動すると、全走査線の電位も大きく変動することになる。このような電位変動が生じた場合に電源能力が不足すると、前記所定の画素行における映像信号の入力中に走査線の電位が安定せず、当該所定の画素行の各画素回路に書き込まれる映像信号が変動して表示不良を発生させることとなる。
【０００９】
図８は、電源能力の不足に起因する表示不良が発生した例を示す図である。図８の例では、１行目の画素行から順番に書き込んで、白地の画面中央に黒の矩形を表示することを意図している。このため、１行目〜ｍ−１行目までの画素行では映像信号が殆ど変動しない。しかし、ｍ行目の画素行が書き込まれる際には、半数程度の映像信号線に印加される電位が大きく低下する。図８の例では、ｍ行目における映像信号の入力中には、電源能力の不足により走査線の電位が安定せず、ｍ行目の画素行全体で表示不良が発生している。
【００１０】
本発明は、走査線に電力を供給する電源の、電源能力不足によって生じる表示不良を防止した表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明に係る表示装置は、それぞれｎ本の走査線によって構成される１又は複数の走査線グループと、前記１又は複数の走査線グループに電力を供給する、高電位側及び低電位側の２つの電源と、それぞれ複数の画素回路によって構成されるｎ行の画素行と、を有する表示装置であって、前記１又は複数の走査線グループのそれぞれを構成するｎ本の走査線は、前記ｎ行の画素行に一本ずつ関連づけられ、前記１又は複数の走査線グループのそれぞれは、前記各画素回路において互いに共通する制御を行うスイッチ素子と接続される走査線からなるグループであって、前記１又は複数の走査線グループのうち所定の１つの走査線グループにおいて、当該所定の１つの走査線グループに含まれるｎ本の走査線のうちの一部の走査線は、前記高電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、残りの走査線は、前記低電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせる、ことを特徴とする。
【００１２】
また、本発明に係る表示装置の一態様では、前記１又は複数の走査線グループは、１又は複数の第１走査線グループと、１又は複数の第２走査線グループと、１又は複数の第３走査線グループと、を含む複数の走査線グループであって、前記１又は複数の第１走査線グループのそれぞれにおいて、当該第１走査線グループに含まれるｎ本の走査線のうちの一部の走査線は、前記高電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、残りの走査線は、前記低電位側の電源による電位を出力することにより、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、前記ｎ行の画素行のそれぞれでは、当該画素行内の前記各画素回路に映像信号が入力されるために割り当てられる書込み期間以外の期間において、前記１又は複数の第２走査線グループに属する走査線から、前記低電位側の電源による電位が入力されるとともに、前記１又は複数の第３走査線グループに属する走査線から、前記高電位側の電源による電位が入力される、ことを特徴としてもよい。
【００１３】
また、本発明に係る表示装置の一態様では、前記第２走査線グループと前記第３走査線グループは、互いに等しいグループ数となる、ことを特徴としてもよい。
【００１４】
また、本発明に係る表示装置の一態様では、前記１又は複数の走査線グループは、３以上の奇数のグループ数であって、前記１又は複数の第１走査線グループは、１つのグループ数である、ことを特徴としてもよい。
【００１５】
また、本発明に係る表示装置の一態様では、前記表示装置は、有機ＥＬ表示装置であって、前記ｎ行の画素行を含んで表示領域が構成され、前記所定の１つの走査線グループを構成するｎ本の走査線に接続される前記スイッチ素子のそれぞれは、前記各画素回路が有する有機ＥＬ素子を発光させるか否かを制御する発光制御スイッチであり、前記表示領域が１フレームの画像を表示する１フレーム期間は、前記ｎ行の画素行に映像信号を入力するためのｎ回の書込み期間と、前記表示領域における前記各画素回路の前記発光素子を消灯する非発光期間と、を有し、前記発光制御スイッチのそれぞれは、前記書込み期間終了後に前記発光素子を発光させ、前記非発光期間に前記発光素子を消灯させる、ことを特徴としてもよい。
【００１６】
また、本発明に係る表示装置の一態様では、前記一部の走査線は、前記低電位側の電源による電位を基準電位として前記高電位側の電源による電位に変化する信号を出力して、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせ、前記残りの一部の走査線は、前記高電位側の電源による電位を基準電位として前記低電位側の電源による電位に変化する信号を出力して、接続される前記スイッチ素子のそれぞれに前記共通する制御をさせる、ことを特徴としてもよい。
【００１７】
また、本発明に係る表示装置の一態様では、前記一部の走査線に接続される前記スイッチ素子のそれぞれは、ＮＭＯＳ素子であって、前記高電位側の電源による電位によって当該ＮＭＯＳ素子はオン状態となり、前記低電位側の電源による電位によって当該ＮＭＯＳ素子はオフ状態となり、前記残りの一部の走査線に接続される前記スイッチ素子のそれぞれは、ＰＭＯＳ素子であって、前記高電位側の電源による電位によって当該ＰＭＯＳ素子はオフ状態となり、前記低電位側の電源による電位によって当該ＰＭＯＳ素子はオン状態となる、ことを特徴としてもよい。
【００１８】
また、本発明に係る表示装置の一態様では、前記一部の走査線は、前記ｎ本のうちの半分の走査線であり、前記残りの走査線は、前記ｎ本のうちの残りの半分の走査線である、ことを特徴としてもよい。
【００１９】
また、本発明に係る表示装置の一態様では前記一部の走査線と、前記残りの走査線は、交互となるように前記ｎ行の画素行に関連づけられる、ことを特徴としてもよい。
【発明の効果】
【００２０】
本発明によれば、走査線に電力を供給する電源の、電源能力不足によって生じる表示不良を防止した表示装置を提供できる。
【図面の簡単な説明】
【００２１】
【図１】第１の本実施形態に係る表示装置のＴＦＴ基板上の様子を示す図である。
【図２Ａ】第１の実施形態における奇数行の画素行ＰＬ１が有する画素回路ＰＸ１を示す図である。
【図２Ｂ】第１の実施形態における偶数行の画素行ＰＬ２が有する画素回路ＰＸ２を示す図である。
【図３】第１の実施形態における各走査線ＧＡ〜ＧＣから出力される走査信号を示すタイミングチャートである。
【図４Ａ】第２の実施形態における奇数行の画素行ＰＬ１が有する画素回路ＰＸ１を示す図である。
【図４Ｂ】第２の実施形態における偶数行の画素行ＰＬ２が有する画素回路ＰＸ２を示す図である。
【図５】第２の実施形態における各走査線ＧＡ〜ＧＤから出力される走査信号を示すタイミングチャートである。
【図６】従来の表示装置における画素回路の一例を示す図である。
【図７】図６に記載された画素回路の各走査信号線に入力される走査信号の一例を示すタイミングチャートである。
【図８】電源能力の不足に起因する表示不良が発生した例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明に係る各実施形態について、図面を用いて説明する。ただし、以下の説明において、各実施形態で同一の構成要素には同一符号を付し、同一構成要素の繰り返しの説明については省略する。本発明は、下記で説明する各実施形態における技術的思想を逸脱しない範囲内において適宜変更が可能であることはいうまでもない。
【００２３】
［第１の実施形態］
本実施形態に係る表示装置は、ガラス基板上に複数の有機ＥＬ素子が配列されたＴＦＴ基板と、当該ＴＦＴ基板にシール材によって貼り合わされる封止基板とを含んで構成される有機ＥＬ表示装置である。
【００２４】
図１は、本実施形態に係る表示装置のＴＦＴ基板上の様子を示す図である。同図で示すように、ＴＦＴ基板上の表示領域ＤＰは、複数の画素行ＰＬを有しており、本実施形態の表示領域ＤＰは、ｎ行となる画素行ＰＬ１〜ＰＬｎを有している（本明細書において、ｎは１以上の整数である）。そして表示領域ＤＰ内には、複数の映像信号線ＤＬが互いに間隔を置いて図中垂直方向に沿って敷設され、複数の第１走査線ＧＡと、複数の第２走査線ＧＢと、複数の第３走査線ＧＣとが互いに間隔を置いて図中水平方向に沿って敷設される。また、同図で示すように、表示領域ＤＰの周辺には、走査線駆動回路ＧＤＲ及び映像信号線駆動回路ＤＤＲが実装される。
【００２５】
そして、本実施形態では、ｎ本の第１走査線ＧＡ１〜ＧＡｎと、ｎ本の第２走査線ＧＢ１〜ＧＢｎと、ｎ本の第３走査線ＧＣ１〜ＧＣｎが表示領域ＤＰに敷設されており、各画素行ＰＬ１〜ＰＬｎに、これらが一本ずつ関連づけられる。具体的には、図１で示すように、第１走査線ＧＡと、第２走査線ＧＢと、第３走査線ＧＣとが、各画素行に一本ずつ関連づけられる。
【００２６】
また、本実施形態における走査線駆動回路ＧＤＲは、各走査線にＨレベルの電位を出力させるための電源（高電位側の電源）と、各走査線にＬレベルの電位を出力するための電源（低電位側の電源）の２つの電源を有している。走査線駆動回路ＧＤＲは、当該２つの電源を用いることによって、画素行ＰＬ１〜ＰＬｎを選択する走査信号を各走査線に順番に出力させる。画素行の選択の際は、走査線駆動回路ＧＤＲは、当該画素行に関連づけられた第１〜３走査線ＧＡ〜ＧＣにそれぞれ走査信号を出力させ、映像信号線駆動回路ＤＤＲは、選択される画素行に対応して各映像信号線ＤＬに映像信号を出力させる。
【００２７】
そして特に、本実施形態では、各画素行ＰＬ１〜ＰＬｎのうち、奇数行の画素行ＰＬは複数の画素回路ＰＸ１を有しており、偶数行の画素行ＰＬは複数の画素回路ＰＸ２を有している。このため、表示領域ＤＰでは、画素回路ＰＸ１と画素回路ＰＸ２が混在している。
【００２８】
図２Ａは、本実施形態における奇数行である画素行ＰＬ１が有する画素回路ＰＸ１を示す図であり、図２Ｂは、本実施形態における偶数行である画素行ＰＬ２が有する画素回路ＰＸ２を示す図である。同図で示されるように、画素回路ＰＸ１及び画素回路ＰＸ２は、有機ＥＬ素子Oledと、入力スイッチＱ１a及びＱ１ｂの一方と、リセットスイッチＱ２と、発光制御スイッチＱ３と、駆動スイッチＱ４と、キャンセルコンデンサＣ１と、記憶コンデンサＣ２とを含んで構成される。これらの図で示されるように、第２走査線ＧＢはリセットスイッチＱ２のゲート電極と接続され、第３走査線ＧＣは発光制御スイッチＱ３のゲート電極と接続され、奇数行の第１走査線ＧＡは入力スイッチＱ１ａのゲート電極と接続され、偶数行の第１走査線ＧＡは入力スイッチＱ１ｂのゲート電極と接続される。
【００２９】
図２Ａ及び図２Ｂに示すように、画素回路ＰＸ１及び画素回路ＰＸ２には、発光素子として有機ＥＬ素子Oledが設けられており、そのカソード端は共通電極に接続される。また、有機ＥＬ素子Oledのアノード端は、発光制御スイッチＱ３の一端と接続されて、発光制御スイッチＱ３の他端は、駆動スイッチＱ４の一端と接続される。そしてさらに、駆動スイッチＱ４の他端は電源線Voledに接続される。この電源線Voledは、表示領域ＤＰにおいて映像信号線ＤＬとほぼ平行に敷設されて、有機ＥＬ素子Oledに電流を供給する。
【００３０】
また、発光制御スイッチＱ３の他端と駆動スイッチＱ４のゲート電極との間には、リセットスイッチＱ２が接続される。駆動スイッチＱ４の他端と駆動スイッチＱ４のゲート電極との間には、記憶コンデンサＣ２が接続される。さらに、駆動スイッチＱ４のゲート電極には、キャンセルコンデンサＣ１の一端も接続される。そして、キャンセルコンデンサＣ１の他端は、画素回路ＰＸ１では入力スイッチＱ１ａを介して映像信号線ＤＬに接続され、画素回路ＰＸ２では入力スイッチＱ１ｂを介して映像信号線ＤＬに接続される。本実施形態では、第１走査線ＧＡ、第2走査線ＧＢ、第３走査線ＧＣから、高電位側の電源によるＨレベルの電位、および、低電位側の電源によるＬレベルの電位の２つの電位レベルが入力されることによって、各走査線に接続されるスイッチ素子のオン／オフが切り替えられる。
【００３１】
ここで、奇数行の第1走査線ＧＡに接続される入力スイッチＱ１ａが、Ｈレベルの電位の入力を受けて画素回路ＰＸ１において行う制御と、偶数行の第1走査線ＧＡに接続される入力スイッチＱ１ｂが、Ｌレベルの電位の入力を受けて画素回路ＰＸ２において行う制御は、互いに共通する。本実施形態では、具体的には、入力スイッチＱ１ａおよびＱ１ｂは、映像信号線ＤＬの電位をキャンセルコンデンサＣ１に伝達するための制御を行う。すなわち、第１走査線ＧＡ１〜ＧＡｎは、各画素回路において互いに共通する制御を行うスイッチ素子（入力スイッチＱ１ａ又はＱ１ｂ）と接続される。そして本実施形態では、奇数行の入力スイッチＱ１ａは、高電位側の電源による電位が入力されるとＯＮ状態となるＮＭＯＳ素子であり、偶数行の入力スイッチＱ１ｂは、低電位側の電源による電位が入力されるとＯＮ状態となるＰＭＯＳ素子となっている。
【００３２】
本実施形態の画素回路ＰＸ１及びＰＸ２では、上述したように、第１走査線ＧＡに接続されるスイッチ素子がＰＭＯＳ素子とＮＭＯＳ素子となっているが、入力スイッチＱ１ａとＱ１ｂがそれぞれの画素回路において行う制御は互いに共通となるようにしている。このため、奇数行となる第１走査線ＧＡ１と偶数行となる第１走査線ＧＡ２とでは、走査信号として出力される電位が異なることとなる。以下においては、画素回路ＰＸ１及び画素回路ＰＸ２における制御についてさらに説明をするが、上述したような点を除いて、画素回路ＰＸ１と画素回路ＰＸ２は、略同様となる。したがって以下の説明では、画素回路ＰＸ１と同様になる点についての画素回路ＰＸ２の説明を省略しつつ、画素回路ＰＸ１を中心に説明をする。
【００３３】
図３は、本実施形態における各走査線ＧＡ〜ＧＣから出力される走査信号を示すタイミングチャートである。図３で示す書込み期間は、映像信号の入力のために各画素行に割り当てられる期間である。所定の画素行の書込み期間中には、当該所定の画素行に関連づけられた各走査線の走査信号の入力がそれぞれ開始し終了するようになっている。本実施形態の各走査線ＧＡ〜ＧＣは、接続される画素行の書込み期間以外の期間には、Ｈレベルの電位及びＬレベルの電位の二値の電位レベルのうちの一方の電位を基準電位として出力し、当該書込み期間内に、当該一方の電位から他方の電位の矩形波を走査信号として出力する。
【００３４】
図３で示すように、まず、第３走査線ＧＣ１にオフ信号が出力されることにより発光制御スイッチＱ３がオフになる。次に第１走査線ＧＡ１から走査信号が出力されることにより、入力スイッチＱ１ａがオンになると、さらに第２走査線ＧＢ１及び第３走査線ＧＣ１から走査信号が出力されて、リセットスイッチＱ２がオン、発光制御スイッチＱ３がオンになる。これにより、映像信号線ＤＬに入力されている基準レベルの信号電圧がキャンセルコンデンサＣ１の一端に入力されるとともに、リセットスイッチＱ２がオン状態になることで駆動スイッチＱ４がダイオード接続され、さらに発光制御スイッチＱ３がオンすることで有機ＥＬ素子Oledに電流が流れ、駆動スイッチＱ４のゲートにプリチャージ電圧（駆動スイッチＱ４がオンする電位）が印加される。その後、発光制御スイッチＱ３がオフすると駆動スイッチＱ４はドレイン側が開放されたダイオード接続となり、駆動スイッチＱ４のゲート電圧は次第にしきい電圧Ｖｔｈへと向かう。なお、リセットスイッチＱ２は、画素回路ＰＸに書き込まれた輝度情報をリセットするためのスイッチである。
【００３５】
その後、第２走査線ＧＢ１からの走査信号の出力が終了するとリセットスイッチＱ２がオフ状態となり、キャンセルコンデンサＣ１の一端に駆動スイッチＱ４のしきい電圧Ｖｔｈが書き込まれる。そして、第２走査線ＧＢ１及び第３走査線ＧＣ１の走査信号の出力が終了後、第１走査線ＧＡ１の走査信号が出力されている間（入力スイッチＱ１ａがオン状態、リセットスイッチＱ２がオフ状態、発光制御スイッチＱ３がオフ状態の間）に、映像信号線ＤＬから所与の輝度情報に応じた電圧レベルの映像信号が入力される。これによって、駆動スイッチＱ４のゲート電圧は、リセット時の電圧を基準として映像信号線ＤＬから入力される電圧レベルに応じた電圧だけ変化する。
【００３６】
第１走査線ＧＡ１の走査信号の出力が終了すると、駆動スイッチＱ４のゲート電圧はこの変化した電圧を維持することになり、記憶コンデンサＣ２に輝度情報に応じた電荷が蓄積された状態（すなわち、画素回路ＰＸ１に輝度情報が書き込まれた状態）になる。そして、発光制御スイッチＱ３がオン状態になると、駆動スイッチＱ４のゲート電圧の変化に伴って発光制御スイッチＱ３を介して有機ＥＬ素子Oledに電流が流れるようになり、記憶コンデンサＣ２の輝度情報に応じて有機ＥＬ素子Oledが発光するようになる。
【００３７】
以上のようにして、画素行ＰＬ１に割り当てられる書込み期間１が終了すると、画素行ＰＬ２以降に割り当てられる書込み期間（書込み期間２〜書込み期間ｎ）が順番に開始する。図３のタイミングチャートは、表示領域ＤＰが１画面の画像を表示する１フレーム期間の一部を示しており、書込み期間ｎの終了後は、表示領域ＤＰの全体が発光して１画面の画像を表示する。そして特に図３では、上述したように、奇数行の画素行ＰＬに関連づけられる第１走査線ＧＡは、Ｌレベルの電位を基準電位としてＨレベルの電位に変化する走査信号を出力し、偶数行の画素行ＰＬに関連づけられる第１走査線ＧＡは、Ｈレベルの電位を基準電位としてＬレベルの電位に変化する走査信号を出力する。このようにして、奇数行の第１走査線ＧＡおよび偶数行の第１走査線ＧＡは、接続されるスイッチ素子（入力スイッチＱ１ａおよびＱ１ｂ）のそれぞれに、各画素回路において互いに共通する制御（キャンセルコンデンサＣ１に映像信号線ＤＬの電位を伝達するための制御）をさせる。
【００３８】
上記で説明したように、ｎ本の第１走査線ＧＡ１〜ＧＡｎは、各画素回路において互いに共通となる制御をさせるスイッチ素子と接続され、当該ｎ本の第１走査線ＧＡ１〜ＧＡｎには、Ｈレベルの電位を走査信号として出力する走査線と、走査線がＬレベルの電位を走査信号として出力する走査線とが混在している。以下、本明細書では、まず、各画素回路において互いに共通となる制御をさせるスイッチ素子と接続されるｎ本の走査線を、走査線グループというものとする。そしてさらに、走査線グループを構成するｎ本の走査線のうちの一部の走査線が、高電位側の電源による電位を走査信号として出力する走査線であり、残りの走査線が低電位側の電源による電位を走査信号として出力する走査線であるものを、本明細書では、第１走査線グループというものとする。したがって本実施形態では、ｎ本の第１走査線ＧＡ１〜ＧＡｎによって１つの第１走査線グループが構成される。
【００３９】
また、第２走査線ＧＢ１〜ＧＢｎも、各画素回路において共通する制御を行うリセットスイッチＱ２と接続され、第３走査線ＧＣ１〜ＧＣｎも、各画素回路において共通する制御を行う発光制御スイッチＱ３と接続される。本実施形態では、各第２走査線ＧＢ１〜ＧＢｎに接続されるリセットスイッチＱ２、および、各第３走査線ＧＣ１〜ＧＣｎに接続される発光制御スイッチＱ３は、奇数行と偶数行とに関わらず、ＮＭＯＳ素子である。
【００４０】
また本明細書では、走査線グループを構成するｎ本の走査線のそれぞれが、書込み期間以外の期間に低電位側の電源による電位を基準電位として出力する走査線であるものを、第２走査線グループというものとする。さらに、走査線グループを構成するｎ本の走査線のそれぞれが、書込み期間以外の期間に高電位側の電源による電位を基準電位として出力する走査線であるものを、第３走査線グループというものとする。したがって本実施形態では、ｎ本の第２走査線ＧＢ１〜ＧＢｎによって第２走査線グループが構成され、ｎ本の第３走査線ＧＣ１〜ＧＣｎによって第３走査線グループが構成される。
【００４１】
そして、本実施形態では、第１走査線ＧＡの走査信号の出力に用いられる電源が、偶数行と奇数行とで異なっており、第１走査線ＧＡ１〜ＧＡｎに電力を供給するための電源が分散されるようになっている。具体的には、奇数行では、その書込み期間以外の期間に第１走査線ＧＡからＬレベルの電位が出力されて、偶数行では、その書込み期間以外の期間に第１走査線ＧＡからＨレベルの電位が出力される。これにより、図３で示すように、１フレーム期間内の所定のタイミングにおいて、第１走査線ＧＡ１〜ＧＡｎの出力に用いられる電源が分散されるようになっている。このようにして、第１走査線ＧＡ１〜ＧＡｎに電力を供給するための電源が２つのうちの一方に偏るのが改善されて、電源能力不足によって生じる表示不良が発生しにくくなる。
【００４２】
また、図３で示すように、第２走査線グループに属する各第２走査線ＧＢ１〜ＧＢｎは、それぞれの書込み期間以外では、低電位側の電源によるＬレベルの電位を接続される画素行に入力し、第３走査線グループに属する各第３走査線ＧＣ１〜ＧＣｎは、それぞれの書込み期間以外では、高電位側の電源によるＨレベルの電位を接続される画素行に入力する。これにより、第２走査線グループの出力に用いられる電源と、第３走査線グループの各走査線の出力に用いられる電源とが、１フレーム期間内の所定のタイミングにおいて、分散されるようになっている。このようにすることで、電源能力不足による表示不良がさらに発生しにくくなる。
【００４３】
なお、本実施形態のように、走査線グループのグループ数が奇数となる場合には、そのうちのひとつの走査線グループを、第１走査線グループとし、残りの半分ずつを第２走査線グループと第３走査線グループにすることで、電力を供給するための電源がさらに効率的に分散される。
【００４４】
なお、本実施形態では、第１走査線ＧＡ１〜ＧＡｎにおける走査線によって１つの第１走査線グループが構成されて、Ｈレベルの電位を走査信号として出力する走査線と、Ｌレベルの電位を走査信号として出力する走査線とが混在している。また、第１走査線ＧＡ１〜ＧＡｎ、第２走査線ＧＢ１〜ＧＢｎ、第３走査線ＧＣ１〜ＧＣｎによって、３つの第１走査線グループが構成されるようにしてもよい。
【００４５】
［第２の実施形態］
次に、本発明に係る第２の実施形態の表示装置について説明をする。第２の実施形態に係る表示装置は、第１の実施形態に係る表示装置と同様に有機ＥＬ表示装置であるが、表示領域ＤＰでは、さらに複数の第４走査線ＧＤが他の走査線と同様に敷設される。以下の説明では、第２の実施形態に係る表示装置について、第１の実施形態に係る表示装置との差異がある部分を中心にして説明し、第１の実施形態と同様となる部分については説明を省略する。
【００４６】
図４Ａは、第２の実施形態における奇数行の画素行ＰＬが有する画素回路ＰＸ１を示す図であり、図４Ｂは、第２の実施形態における偶数行の画素行ＰＬが有する画素回路ＰＸ２を示す図である。同図で示すように、まず、画素回路ＰＸ１及びＰＸ２は、プリチャージスイッチＱ５を含んでおり、プリチャージスイッチＱ５のゲート電極が第４走査線ＧＤと接続される点で、第１の実施形態とは異なる。このプリチャージスイッチＱ５は、駆動スイッチＱ４の一端と映像信号線ＤＬとの間に接続される。また、奇数行では、第３走査線ＧＣが、発光制御スイッチＱ３ａのゲート電極と接続され、偶数行では、第３走査線ＧＣが、発光制御スイッチＱ３ｂのゲート電極と接続される点で、第２の実施形態は第１の実施形態と異なる。
【００４７】
すなわち、第２の実施形態では、ｎ本の第１走査線ＧＡ１〜ＧＡｎと、ｎ本の第３走査線ＧＣ１〜ＧＣｎとによって、２つの第１走査線グループが構成される。そして、ｎ本の第２走査線ＧＢ１〜ＧＢｎによって、１つの第２走査線グループが構成され、ｎ本の第４走査線ＧＤ１〜ＧＤｎによって、１つの第３走査線グループが構成される。
【００４８】
ここで、第２の実施形態では、奇数行の発光制御スイッチＱ３ａは、高電位側の電源による電位が入力されるとＯＮ状態となるＮＭＯＳ素子であり、偶数行の発光制御スイッチＱ３ｂは、低電位側の電源による電位が入力されるとＯＮ状態となるＰＭＯＳ素子となっている。また、プリチャージスイッチＱ５は、奇数行と偶数行とに関わらず、低電位側の電源による電位が入力されるとＯＮ状態となるＰＭＯＳ素子になっている。
【００４９】
図５は、第２の実施形態における各走査線ＧＡ〜ＧＤから出力される走査信号を示すタイミングチャートである。第２の実施形態では、全画素行の書込み期間終了後、全画素行共通に非発光期間が割り当てられている。
【００５０】
図５で示すように、まず、第３走査線ＧＣ１からの走査信号が出力されることにより、発光制御スイッチＱ３ａがオフになる。次に、第１走査線ＧＡ１から走査信号が出されることにより、入力スイッチＱ１ａがオンになると、さらに第４走査線ＧＤ１及び第２走査線ＧＢ１から走査信号が出力されて、プリチャージスイッチＱ５がオン、リセットスイッチＱ２がオンになる。これにより、映像信号線ＤＬに入力されている基準レベルの信号電圧がキャンセルコンデンサＣ１の一端に入力されるとともに、リセットスイッチＱ２がオン状態になることで駆動スイッチＱ４がダイオード接続され、電源線Voledから駆動スイッチＱ４とプリチャージスイッチＱ５を介して映像信号線ＤＬに電流が流れる。そしてこの時、駆動スイッチＱ４のゲートにプリチャージ電圧（駆動スイッチＱ４がオンする電位）が印加される。その後、プリチャージスイッチＱ５がオフすると駆動スイッチＱ４はドレイン側が開放されたダイオード接続となり、駆動スイッチＱ４のゲート電圧は次第にしきい電圧Ｖｔｈへと向かう。
【００５１】
その後、第２走査線ＧＢ１の走査信号が終了すると、リセットスイッチＱ２がオフ状態となり、キャンセルコンデンサＣ１の一端に駆動スイッチＱ４のしきい電圧Ｖｔｈが書き込まれる。そして、第１走査線ＧＡ１の走査信号が出力されている間に、映像信号線ＤＬから所与の輝度情報に応じた電圧レベルの映像信号が入力される。これによって、駆動スイッチＱ４のゲート電圧は、リセット時の電圧を基準として映像信号線ＤＬから入力される電圧レベルに応じた電圧だけ変化する。駆動スイッチＱ４のゲート電圧はこの変化した電圧を維持することになり、記憶コンデンサＣ２に輝度情報に応じた電荷が蓄積された状態（すなわち、画素回路ＰＸ１に輝度情報が書き込まれた状態）になる。
【００５２】
第１走査線ＧＡ１の走査信号の出力が終了し、第３走査線ＧＣ１の走査信号の出力が終了して発光制御スイッチＱ３ａがオン状態になると、発光制御スイッチＱ３を介して有機ＥＬ素子Oledに電流が流れるようになり、記憶コンデンサＣ２の輝度情報に応じて有機ＥＬ素子Oledが発光するようになる。
【００５３】
以上のようにして、画素行ＰＬ１に割り当てられる書込み期間１が終了すると、画素行ＰＬ２以降に割り当てられる書込み期間（書込み期間２〜書込み期間ｎ）が順番に開始する。そして、書込み期間ｎの終了後には、表示領域ＤＰの全体が発光して画像を表示し、さらに、全画素行ＰＬに共通して非発光期間が割り当てられる。この非発光期間では、奇数行の発光制御スイッチＱ３ａ及び偶数行の発光制御スイッチＱ３ｂは、オフ状態となって、表示領域ＤＰにおける各有機ＥＬ素子Oledを消灯させるように制御する。非発光期間の後、奇数行の発光制御スイッチＱ３ａ及び偶数行の発光制御スイッチＱ３ｂは、再びオン状態となって、表示領域ＤＰにおける各有機ＥＬ素子Oledを発光させるように制御する。
【００５４】
特に図５では、上述したように、奇数行の画素行ＰＬに関連付けられる第３走査線ＧＣは、Ｈレベルの電位を基準電位としてＬレベルの電位に変化する走査信号を出力し、偶数行の画素行ＰＬに関連づけられる第３走査線ＧＣは、Ｌレベルの電位を基準電位としてＨレベルの電位に変化する走査信号を出力する。このようにして、奇数行の第３走査線ＧＣおよび偶数行の第３走査線ＧＣは、接続されるスイッチ素子のそれぞれに、各画素回路において互いに共通する制御をさせる。
【００５５】
第２の実施形態のように、１フレーム期間において非発光期間を表示装置が有する場合には、有機ＥＬ素子Oledを発光させるか否かを制御する各発光制御スイッチに接続されるｎ本の第３走査線ＧＣを１つの第１走査線グループにする。本実施形態では、具体的には、奇数行の第３走査線ＧＣは、Ｈレベルの電位を基準電位としてＬレベルの電位に変化する走査信号を出力し、偶数行の第３走査線ＧＣは、Ｌレベルの電位を基準電位としてＨレベルの電位に変化する走査信号を出力するようにする。このようにすることで、非発光期間においても、第３走査線ＧＣ１〜ＧＣｎに電力を供給するための電源が分散される。
【００５６】
なお、第２の実施形態に係る表示装置では、走査線グループのグループ数は偶数であって、２つの第１走査線グループと、１つの第２走査線グループと、１つの第３走査線グループとを有している。そして、第１走査線グループのうちの１つを第３走査線ＧＣ１〜ＧＣｎのｎ本の走査線によって構成し、非発光期間においても電源を分散させるようにしている。ここで、第２の実施形態では、もう一つの第１走査線グループを、第１走査線ＧＡ１〜ＧＡｎとしているが、第１走査線ＧＡ１〜ＧＡｎの代わりに、第２走査線ＧＢ１〜ＧＢや第４走査線ＧＤ１〜ＧＤｎを第１走査線グループとしてもよい。
【００５７】
なお、上記各実施形態の第１走査線グループでは、奇数行と偶数行において、Ｈレベルの電位を走査信号として出力する走査線と、Ｌレベルの電位を走査信号として出力する走査線とが半分ずつ混在している。上記各実施形態のように、半分ずつ混在するのが望ましい。しかし、第１走査線グループのｎ本の走査線の一部となる一本以上の走査線が、Ｈレベルの電位を走査信号として出力し、残りの走査線が、Ｌレベルの電位を走査信号として出力するようにしても、ｎ本の走査線の全てが一方の電位を走査信号として出力する場合に比して、電力を供給するための電源の偏りが改善される。
【００５８】
なお、第２の実施形態に係る表示装置では、２つの第１走査線グループが存在し、偶数行の画素行には、Ｈレベルの電位を走査信号として出力する第１走査線ＧＡと、Ｌレベルの電位を走査信号として出力する第３走査線ＧＣとが関連づけられ、奇数行の画素行には、Ｌレベルの電位を走査信号として出力する第１走査線ＧＡと、Ｈレベルの電位を走査信号として出力する第３走査線ＧＣとが関連づけられる。しかし、１つの第１走査線グループにおける前記一部の走査線と前記残りの走査線と、他の第１走査線グループにおける前記一部の走査線と前記残りの走査線とは、互いに独立となるように各画素行に関連づけられて良い。
【００５９】
また、上記各実施形態の第１走査線グループは、奇数行と偶数行において、Ｈレベルの電位を走査信号として出力する走査線と、Ｌレベルの電位を走査信号として出力する走査線とが交互に混在している。表示画像の画質を向上させるためにも、交互に混在するのが望ましいが、例えば、表示領域ＤＰの上側の一部分の走査線がＨレベルの電位を走査信号として出力する走査線であって、下側の残りの部分の走査線がＬレベルの電位を走査信号として出力する走査線であっても、電力を供給するための電源の偏りが改善される。
【００６０】
また、ＮＭＯＳとＰＭＯＳとで同じチャネル幅チャネル長ではソース電圧によってオン状態（オン抵抗）が異なるため、同じオン状態となるようにチャネル幅チャネル長を変えても良い。具体的には図４Ａ図４Ｂの発光制御スイッチＱ３ａとＱ３ｂについて、ＮＭＯＳの場合Ｗ/Ｌ＝4/4μｍ、ＰＭＯＳの場合Ｗ/Ｌ＝8/4μｍのようにする。
【００６１】
なお、本実施形態では、各走査線グループの走査線が、書込み期間に出力する走査信号は、矩形波の信号となっている。しかし、矩形波以外の他の波形の信号であっても、当該走査線に接続されるスイッチ素子を各画素回路において共通に駆動させることができる信号であればよい。
【００６２】
なお、上記の各実施形態では、有機ＥＬ表示装置を表示装置の一例として説明したが、液晶表示装置等の他の表示装置であってもよい。
【符号の説明】
【００６３】
ＤＤＲ  映像信号線駆動回路、ＧＤＲ  走査線駆動回路、ＤＬ  映像信号線、ＧＡ１〜ＧＡｎ  第１走査線、ＧＢ１〜ＧＢｎ  第２走査線、ＧＣ１〜ＧＣｎ  第３走査線、ＧＤ１〜ＧＤｎ  第４走査線、ＰＬ１〜ＰＬｎ  画素行、ＰＸ１,ＰＸ２  画素回路、Ｖｏｌｅｄ  電源線、Ｏｌｅｄ  有機ＥＬ素子、Ｑ１ａ、Ｑ１ｂ  入力スイッチ、Ｑ２  リセットスイッチ、Ｑ３,Ｑ３ａ,Ｑ３ｂ  発光制御スイッチ、Ｑ４  駆動スイッチ、Ｑ５  プリチャージスイッチ、Ｃ１  キャンセルコンデンサ、Ｃ２  記憶コンデンサ。
【図１】
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【図２Ａ】
0005766412.tif 000003
【図２Ｂ】
0005766412.tif 000004
【図３】
0005766412.tif 000005
【図４Ａ】
0005766412.tif 000006
【図４Ｂ】
0005766412.tif 000007
【図５】
0005766412.tif 000008
【図６】
0005766412.tif 000009
【図７】
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【図８】
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