(57)【特許請求の範囲】
【請求項１】
第１または第２導電型の炭化珪素基板（１）の主表面上に形成された炭化珪素からなる第１導電型のドリフト層（２）上に、炭化珪素からなる第２導電型のベース領域（３）が形成されていると共に、前記ベース領域の上に炭化珪素からなる第１導電型のソース領域（４）が形成された半導体基板が用いられており、前記ベース領域よりも深いトレンチ（６）内にゲート絶縁膜（８）が形成されていると共に該ゲート絶縁膜上にゲート電極（９）が形成されることでトレンチゲート構造が構成され、前記ソース領域および前記ベース領域に対して電気的に接続されたソース電極（１１）および前記炭化珪素基板の裏面に電気的に接続されたドレイン電極（１２）を有する半導体スイッチング素子を備えた炭化珪素半導体装置の製造方法であって、
エッチングにより、前記ソース領域および前記ベース領域を貫通して前記ドリフト層に達し、かつ、一方向を長手方向とするライン状に前記トレンチを形成するトレンチエッチング工程と、
エピタキシャル成長により、前記トレンチ内に第２導電型の炭化珪素層（３１）を形成したのち、水素エッチングを行うことにより、前記トレンチの底部および該トレンチの長手方向の先端部にのみ残すことで、前記トレンチの底部に位置するラウンド形状底部層（７ａ）と該トレンチの先端部に位置するラウンド形状先端層（７ｂ）とを有する第２導電型層（７）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記第２導電型層を形成する工程では、前記炭化珪素層を形成する際に用いるエピタキシャル成長装置内において、降温することなく連続的に前記水素エッチングを行うことで、前記第２導電型層を形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記トレンチエッチング工程の前に、前記トレンチよりも深い第２導電型のディープ層（５）を形成する工程を有し、
前記ディープ層を形成する工程および前記トレンチエッチング工程では、前記ディープ層を前記トレンチから離間して配置し、前記トレンチの側面もしくは先端から前記ディープ層までの距離（ａ）が、前記半導体スイッチング素子のオフ時にビルトインポテンシャルに基づいて前記底部層から前記ドリフト層側に延びる空乏層幅の３倍以下となるように前記トレンチおよび前記ディープ層をレイアウトすることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記ディープ層を形成する工程および前記トレンチエッチング工程では、前記距離が、前記空乏層幅の２倍以上となるように前記トレンチおよび前記ディープ層をレイアウトすることを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記トレンチエッチング工程では、前記トレンチを複数本並列に配置し、
前記ディープ層を形成する工程では、複数本の前記トレンチのうちの複数が前記ディープ層によって囲まれる平面レイアウトにすることを特徴とする請求項３または４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記トレンチエッチング工程の前に、前記トレンチよりも深い第２導電型のディープ層（５）を形成する工程を有し、
前記トレンチエッチング工程では、前記トレンチを前記長手方向において複数に分割したレイアウトとし、
前記ディープ層を形成する工程では、分割された各トレンチの先端部に重なるように前記第２導電型層を配置することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記第１または第２導電型の炭化珪素基板（１）の主表面が（０００１）Ｓｉ面であり、
前記第２導電型層を形成する工程の後、前記トレンチ内に前記ゲート絶縁膜を形成する工程を有し、該ゲート絶縁膜を形成する工程では、前記ゲート絶縁膜を前記トレンチの底部において該トレンチの側面よりも厚く形成し、前記半導体スイッチング素子のオフ時に前記ラウンド形状先端層（７ｂ）が完全空乏化することによって前記ドリフト層が上下に分断されるようにすることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項８】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成され、一方向を長手方向として先端部を有する形状のトレンチ（６）と、
エピタキシャル成長により前記トレンチの底部および該トレンチの長手方向の先端部にのみ形成され、前記トレンチの底部に形成されたラウンド形状底部層（７ａ）と前記トレンチの先端部に形成されたラウンド形状先端層（７ｂ）とによって構成された第２導電型の炭化珪素からなる第２導電型層（７）と、
前記第２導電型層上において前記トレンチの内壁面に形成されたゲート絶縁膜（８）と、
前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
前記ソース領域および前記ベース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１２）とを備え、
前記ゲート電極への印加電圧を制御することで前記トレンチの側面に位置する前記ベース領域の表面部に反転型のチャネル領域を形成し、前記ソース領域および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型のトレンチゲート構造の半導体スイッチング素子を有してなることを特徴とする炭化珪素半導体装置。
【請求項９】
前記トレンチから離間して配置され、該トレンチよりも深く、かつ、前記ソース電極に電気的に接続された第２導電型のディープ層（５）を有し、
前記トレンチの側面もしくは先端から前記ディープ層までの距離（ａ）が、前記半導体スイッチング素子のオフ時にビルトインポテンシャルに基づいて前記底部層から前記ドリフト層側に延びる空乏層幅の３倍以下とされていることを特徴とする請求項８に記載の炭化珪素半導体装置。
【請求項１０】
前記距離が、前記空乏層幅の２倍以上とされていることを特徴とする請求項９に記載の炭化珪素半導体装置。
【請求項１１】
前記トレンチは複数本並列に配置され、複数本の前記トレンチのうちの複数が前記ディープ層によって囲まれた平面レイアウトとされていることを特徴とする請求項９または１０に記載の炭化珪素半導体装置。
【請求項１２】
前記トレンチは、前記長手方向において複数に分割されていると共に、分割された各トレンチの先端部に重なるように前記第２導電型層が配置されていることを特徴とする請求項８に記載の炭化珪素半導体装置。
【請求項１３】
前記第１または第２導電型の炭化珪素基板（１）の主表面が（０００１）Ｓｉ面であり、
前記ゲート絶縁膜は、前記トレンチの底部において該トレンチの側面よりも厚く形成されており、
前記半導体スイッチング素子のオフ時に前記ラウンド形状先端層（７ｂ）が完全空乏化することによって前記ドリフト層が上下に分断されることを特徴とする請求項８ないし１２のいずれか１つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の半導体スイッチング素子を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体スイッチング素子を有する半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。シリコントランジスタでは、チャネル密度を高くするために、トレンチゲート構造のＭＯＳＦＥＴが採用され、実用化されている。このトレンチゲート構造はＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、トレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍の強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊されてしまうという問題がある。
【０００３】
このような問題を解決するものとして、特許文献１において、トレンチゲート構造を構成するトレンチの底部（底面）より下方にｐ型不純物をイオン注入することでｐ型層を形成した構造が提案されている。このようなｐ型層を形成することにより、トレンチの底部での電界集中を緩和でき、ゲート絶縁膜の破壊を防止することが可能となる。
【０００４】
しかしながら、特許文献１に記載の構造の場合、トレンチの底部全域という広い範囲にｐ型層が形成されており、かつ、ｐ型層がフローティング状態になることから、スイッチング特性が劣化するという問題がある。
【０００５】
このため、特許文献２において、トレンチ底部にｐ型層を形成すると共に、トレンチを深くしつつトレンチ底部においてゲート絶縁膜を厚くした構造において、トレンチの長手方向の両端部にも低濃度ｐ型層が形成されるようにした構造が提案されている。具体的には、トレンチの長手方向の両端部に斜めイオン注入を行うことで低濃度ｐ型層を形成している。これにより、ｐ型ベース領域とトレンチの底部のｐ型層とがトレンチの両端部の低濃度ｐ型層によって連結され、ｐ型層がフローティング状態にならないようにできることから、ターンオン時のスイッチング特性の劣化を抑制することが可能となる。また、オフ時には、トレンチ両端部の低濃度ｐ型層が完全空乏化し、トレンチ底部のｐ型層はフローティング状態となるため、ｎ−型ドリフト層を上下に分割できる。これにより、ｐ型ベース領域とｎ−型ドリフト層のうちｐ型層周囲の空乏層の上下に分かれた部分とその空乏層とによって、擬似的にＰＮＰＮ構造が構成され、高耐圧化が図れる。このようにして、高耐圧、低オン抵抗、高スイッチングスピードの両立が図れるようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−９８１８８号公報
【特許文献２】特開２００７−２４２８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２に記載の構造の場合、トレンチの長手方向の両端部に斜めイオン注入を行うことで低濃度ｐ型層を形成している。このため、ｐ型ベース領域とトレンチの底部のｐ型層とが連結され、ｐ型層がフローティング状態にならないようにできるが、斜めイオン注入が別途必要になるため、イオン注入装置に移動させるなど製造工程が煩雑になり、製造コストが高くなる。また、イオン注入による欠陥ダメージに起因したドレインリークが発生するという問題が生じる。また、イオン注入の場合、トレンチの側面が垂直でないと、トレンチ側面の表面全域においてｎ−型ドリフト層がｐ型化し、ＦＥＴ動作しなくなってしまうが、トレンチの側面を垂直に加工するのが難しい。
【０００８】
本発明は上記点に鑑みて、イオン注入によらず、高耐圧と高スイッチングスピードの両立を図ることができるＳｉＣ半導体装置を製造できるようにすることを第１の目的とする。また、より的確に高耐圧と高スイッチングスピードの両立を図ることができるＳｉＣ半導体装置を提供することを第２の目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明は、半導体スイッチング素子を備えたＳｉＣ半導体装置の製造方法であって、エッチングにより、ソース領域（４）およびベース領域（３）を貫通してドリフト層（２）に達し、かつ、一方向を長手方向とするライン状にトレンチ（６）を形成するトレンチエッチング工程と、エピタキシャル成長により、トレンチ内に第２導電型の炭化珪素層（３１）を形成したのち、水素エッチングを行うことにより、トレンチの底部およびトレンチの長手方向の先端部にのみ残すことで、トレンチの底部に位置するラウンド形状底部層（７ａ）と該トレンチの先端部に位置するラウンド形状先端層（７ｂ）とを有する第２導電型層（７）を形成する工程と、を含んでいることを特徴としている。
【００１０】
このように、トレンチ内に炭化珪素層をエピタキシャル成長によって形成したのち、水素エッチングによって炭化珪素層をトレンチの底部およびトレンチの長手方向の先端部にのみ残すことで第２導電型層を形成している。つまり、炭化珪素層のうちトレンチの側面に形成された部分を取り除くようにしている。このようにエピタキシャル成長によってラウンド形状底部層およびラウンド形状先端層を含む第２導電型層を形成でき、斜めイオン注入によらずに第２導電型層を形成できる。このため、斜めイオン注入が別途必要にならないため、イオン注入装置に移動させるなど製造工程が煩雑になることを抑制でき、製造コストを抑えられる。また、イオン注入による欠陥ダメージも無いため、ドレインリークを抑制できるし、確実にトレンチの側面に第２導電型層が残らないようにすることが可能となる。よって、イオン注入によらず、高耐圧と高スイッチングスピードの両立を図ることができるＳｉＣ半導体装置を製造できるようにすることが可能となる。
【００１１】
請求項２に記載の発明は、第２導電型層を形成する工程では、炭化珪素層を形成する際に用いるエピタキシャル成長装置内において、降温することなく連続的に水素エッチングを行うことで、第２導電型層を形成することを特徴としている。このように同一のエピタキシャル成長装置内において水素エッチングも行うようにすることで、製造工程の簡略化を図ることが可能となる。
【００１２】
請求項８に記載の発明では、ゲート電極への印加電圧を制御することでトレンチの側面に位置するベース領域の表面部に反転型のチャネル領域を形成し、ソース領域およびドリフト層を介して、ソース電極およびドレイン電極の間に電流を流す反転型のトレンチゲート構造の半導体スイッチング素子を有してなるＳｉＣ半導体装置において、ソース領域の表面からベース領域よりも深くまで形成され、一方向を長手方向として先端部を有する形状のトレンチ（６）と、トレンチの底部およびトレンチの長手方向の先端部にのみエピタキシャル成長させることで形成され、トレンチの底部に形成されたラウンド形状底部層（７ａ）とトレンチの先端部に形成されたラウンド形状先端層（７ｂ）とによって構成された第２導電型の炭化珪素からなる第２導電型層（７）とを有してなることを特徴としている。
【００１３】
このように、トレンチの底部に位置する底部層とトレンチの両先端部に形成した先端層とによって第２導電型層を構成し、先端層を介して底部層がベース領域（３）と連結される構造にしている。このような構造のＳｉＣ半導体装置では、半導体スイッチング素子のオフ時には、ビルトインポテンシャルに基づいて底部層からドリフト層に延びる空乏層により、電界が入り込み難くなるようにできる。したがって、高耐圧を得ることが可能となる。一方、半導体スイッチング素子をオフからオンにスイッチングする際には、先端層を介して底部層がベース領域と連結されていてフローティング状態になっていないため、先端層を通じて底部層に即座にホールが供給される。このため、低オン抵抗を実現でき、高スイッチングスピードを得ることが可能となる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の上面レイアウト図である。
【図２】図１のII−II線上でのＳｉＣ半導体装置の断面図である。
【図３】図１の領域Ｒ１に相当するトレンチゲート構造の先端部の拡大図である。
【図４】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図５】図４に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図６】図４（ｄ）および図５（ａ）、（ｂ）の各工程の様子を示した図であって、（ａ）はトレンチ６の斜視断面のイメージ図であり、（ｂ）は各工程中における（ａ）中のＸＹ平面、ＹＺ平面、ＺＸ平面での断面を示した図である。
【図７】本発明の第２実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の上面レイアウト図である。
【図８】図７の領域Ｒ２に相当するトレンチゲート構造の先端部の拡大図である。
【図９】図１のIX−IX線上でのＳｉＣ半導体装置の断面図である。
【図１０】図１のX−X線上でのＳｉＣ半導体装置の断面図である。
【図１１】本発明の第２実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の上面レイアウト図である。
【図１２】図１１のXII−XII線上でのＳｉＣ半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１７】
（第１実施形態）
本発明の第１実施形態について説明する。ここではトレンチゲート構造の半導体スイッチング素子としてｎチャネルタイプの反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
【００１８】
図１に示すＳｉＣ半導体装置は、半導体素子が形成されるセル領域とこのセル領域を囲む外周耐圧構造が備えられた外周領域（終端構造領域）とを有した構成とされている。本実施形態では、半導体素子として、反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられている。
【００１９】
図２に示すように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ＋型基板１の主表面上にＳｉＣからなるｎ−型ドリフト層２とｐ型ベース領域３、および、ｎ＋型ソース領域４が順にエピタキシャル成長させられたものを半導体基板として用いて形成されている。
【００２０】
ｎ＋型基板１は、窒素等のｎ型不純物濃度が例えば１．０×１０１９／ｃｍ３とされ、厚さが３００μｍ程度とされている。ｎ−型ドリフト層２は、窒素等のｎ型不純物濃度が例えば３．０〜７．０×１０１５／ｃｍ３で厚さ１０〜１５μｍ程度とされている。ｎ−型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ−型ドリフト層２のうちｎ＋型基板１側の方がｎ＋型基板１から離れる側よりも高濃度となるようにすることもできる。このようにすると、ｎ−型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【００２１】
また、ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０１６〜２．０×１０１９／ｃｍ３、厚さ２．０μｍ程度で構成されている。ｎ＋型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０２１／ｃｍ３、厚さ０．５μｍ程度で構成されている。
【００２２】
セル領域では、ｐ型ベース領域３内におけるｐ型ベース領域３の表面にｎ＋型ソース領域４が残されており、このｎ＋型ソース領域４およびｐ型ベース領域３を貫通してｎ−型ドリフト層２に達するようにｐ＋型ディープ層５が形成されている。ｐ＋型ディープ層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０１９／ｃｍ３、幅０．５μｍ、深さ２．７μｍ程度で構成されている。このｐ＋型ディープ層５は、後述するトレンチゲート構造を構成するためのトレンチ６やその底部に形成されるｐ型層７よりも深い位置まで形成されており、ｐ＋型ディープ層５の底部において優先的にボディーブレークが生じる構造とされている。本実施形態の場合、ｐ＋型ディープ層５は、セル領域内においてセル領域を複数に区画するように格子状にレイアウトされていると共に、セル領域の外縁を囲むように角部が丸められた四角形状にレイアウトされている。
【００２３】
また、ｐ型ベース領域３およびｎ＋型ソース領域４を貫通してｎ−型ドリフト層２に達するように、例えば幅が０．５〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ＋型ソース領域４が配置されている。トレンチ６は、図１の紙面左右方向を幅方向、紙面垂直方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。図２および図３では、トレンチ６の底部および両先端部のコーナー部が角張った形状となっているが、丸まっていても構わない。
【００２４】
また、トレンチ６は、複数本が並べられることで各トレンチ６が平行に配列されたストライプ状とされている。各トレンチ６は複数本ずつ、ｐ＋型ディープ層５によって区画された各領域に配置されており、その内部において各トレンチ６が等間隔に配置されている。各トレンチ６の間隔は、例えば１〜２μｍとされ、オフ時にトレンチ６の間に電界が入り込まない程度の長さに設定されている。また、トレンチ６のうち最もｐ＋型ディープ層５寄りのものからｐ＋型ディープ層５まで距離や、トレンチ６の両先端からｐ＋型ディープ層５までの距離は、共に距離ａ以下に設定されている。距離ａは、ＭＯＳＦＥＴのオフ時にビルトインポテンシャルに基づいて後述するｐ型ＳｉＣ層７からｎー型ドリフト層２側に延びる空乏層幅に基づいて設定されており、この空乏層幅の２倍以上かつ３倍以下とされている。
【００２５】
さらに、図２および図３に示すように、トレンチ６内にはｐ型ＳｉＣ層７が形成されている。このｐ型ＳｉＣ層７は、ｐ型不純物濃度が例えば３×１０１７〜３×１０１８／ｃｍ３という比較的高濃度で形成されており、厚みは０．２μｍ程度とされている。具体的には、ｐ型ＳｉＣ層７は、トレンチ６の底部および長手方向における両先端部にも形成されている。以下、ｐ型ＳｉＣ層７のうちトレンチ６の底部に形成されている表面がラウンド形状となっている部分を底部ｐ型層７ａといい、トレンチ６の両先端部に形成されている表面がラウンド形状となっている部分を先端ｐ型層７ｂという。
【００２６】
底部ｐ型層７ａは、トレンチ６の底面上にエピタキシャル成長によって形成されたものである。底部ｐ型層７ａの最も浅い位置はｐ型ベース領域３の底部よりも深くされ、最も深い位置はｐ＋型ディープ層５の底部よりも浅くされている。このため、ｐ型ベース領域３と底部ｐ型層７ａの間にｎ−型ドリフト層２が残るようにしてチャネル形成が行えるようにしつつ、ｐ＋型ディープ層５の底部で優先的にボディブレークが生じるようにできる。また、底部ｐ型層７ａのうちの上面は丸みを帯びた曲面となっており、トレンチ６の両側面に対して段差が無い滑らかな状態で接合されている。
【００２７】
先端ｐ型層７ｂも、トレンチ６の両先端面上にエピタキシャル成長によって形成されたものである。先端ｐ型層７ｂのうちのトレンチ６の内側の表面も丸みを帯びた曲面となっており、トレンチ６の両側面に対してほぼ段差が無い状態で接合されている。
【００２８】
これら底部ｐ型層７ａおよび先端ｐ型層７ｂによってｐ型ＳｉＣ層７が構成されている。このため、ｐ型ＳｉＣ層７は、底部ｐ型層７ａについてはｐ型ベース領域３から離間して配置されているが、先端ｐ型層７ｂについてはｐ型ベース領域３に接続されている。したがって、ｐ型ＳｉＣ層７は、ｐ型ベース領域３と同電位に固定され、フローティング状態にはならない構造となっている。なお、ｐ型ＳｉＣ層７は、トレンチ６の両側面にはｐ型ＳｉＣ層７が形成されていない。このため、トレンチ６の両側面においては、ｎ−型ドリフト層２やｐ型ベース領域３およびｎ＋型ソース領域４が露出した状態になっている。
【００２９】
さらに、トレンチ６の内壁面はゲート絶縁膜８にて覆われており、ゲート絶縁膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート絶縁膜８は、例えばトレンチ６の内壁面を熱酸化した熱酸化膜などによって構成されており、ゲート絶縁膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。そして、上記したように、ｐ型ＳｉＣ層７を構成する底部ｐ型層７ａの上面や先端ｐ型層７ｂにけるトレンチ６の内側の表面が丸みを帯びた曲面となっていることから、ゲート絶縁膜８の底面も丸みを帯びた形状となっている。このため、ゲート絶縁膜８は、全体的に均一な膜厚で構成され、トレンチ６のコーナー部で薄くなった部分などが無い状態となっている。このようにして、トレンチゲート構造が構成されている。
【００３０】
また、ｎ＋型ソース領域４およびｐ＋型ディープ層５の表面やゲート電極９の表面には、層間絶縁膜１０を介してソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ＋型ソース領域４）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ＋型ディープ層５）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１０上に形成されることで電気的に絶縁されており、層間絶縁膜１０に形成されたコンタクトホール１３を通じてソース電極１１はｎ＋型ソース領域４およびｐ＋型ディープ層５を介してｐ型ベース領域３と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００３１】
そして、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴがｐ＋型ディープ層５によって区画された各領域に分割されて配置されることでセル領域が構成されている。
【００３２】
一方、外周領域では、セル領域と同様に、ｎ−型ドリフト層２の上部にｐ型ベース領域３が形成されているが、ｐ型ベース領域３を貫通してｎ−型ドリフト層２に達するように凹部２０が形成されることでメサ構造とされている。このため、セル領域から離れた位置ではｎ＋型ソース領域４およびｐ型ベース領域３が除去され、ｎ−型ドリフト層２が露出させられている。
【００３３】
また、凹部２０の下方に位置するｎ−型ドリフト層２の表層部には、セル領域を囲むように、複数本（図１中では３本記載してある）のｐ＋型ガードリング層２１が備えられている。ｐ＋型ガードリング層２１は、ガードリングとして機能できる濃度および深さで構成されていれば良いが、本実施形態では、例えばボロンもしくはアルミニウム等のｐ型不純物濃度および底部の位置がｐ＋型ディープ層５と同じになっている。そして、図示していないが、必要に応じてｐ＋型ガードリング層２１よりも外周にＥＱＲ構造が備えられることにより、セル領域を囲む外周耐圧構造が備えられた外周領域が構成されている。
【００３４】
以上のような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について図４〜図６を参照して説明する。
【００３５】
〔図４（ａ）に示す工程〕
まず、半導体基板として、ＳｉＣからなるｎ＋型基板１の主表面上にＳｉＣからなるｎ−型ドリフト層２とｐ型ベース領域３、および、ｎ＋型ソース領域４が順にエピタキシャル成長させられたトリプルエピ基板を用意する。
【００３６】
〔図４（ｂ）に示す工程〕
ｎ＋型ソース領域４の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのｐ＋型ディープ層５およびｐ＋型ガードリング層２１の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ｐ＋型ディープ層５およびｐ＋型ガードリング層２１の形成予定位置にトレンチ３０を形成する。その後、マスク材を除去する。
【００３７】
〔図４（ｃ）に示す工程〕
トレンチ３０内を含めてｎ＋型ソース領域４の表面全面にｐ＋型層をエピタキシャル成長させる。具体的には、ｐ＋型層によってトレンチ３０内が埋め込まれるようにする。そして、研削やＣＭＰ（Chemical Mechanical Polishing）などによる平坦化によって、ｎ＋型ソース領域４の表面を露出させる。これにより、ｐ＋型層はトレンチに３０内にのみ残り、ｐ＋型層によってｐ＋型ディープ層５およびｐ＋型ガードリング層２１が構成される。
【００３８】
〔図４（ｄ）に示す工程〕
ｎ＋型ソース領域４やｐ＋型ディープ層５およびｐ＋型ガードリング層２１の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのトレンチ６および凹部２０の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥなどの異方性エッチングを行うことで、セル領域においてトレンチ６を形成すると共に外周領域において凹部２０を形成する。その後、マスク材を除去する。
【００３９】
なお、この図４（ｄ）から図５（ａ）、（ｂ）の各工程の様子については図６中に示してあり、図６（ａ）がトレンチ６の斜視断面のイメージ図であり、図６（ｂ）が各工程中における図６（ａ）中のＸＹ平面、ＹＺ平面、ＺＸ平面での断面を示してある。したがって、本工程を実施したときの状態では、図６（ｂ）に示すように、トレンチ６の底部および両先端部のコーナー部が角張った状態になっている。
【００４０】
〔図５（ａ）に示す工程〕
エピタキシャル成長装置を用いて、トレンチ６内を含めてｐ型層（ＳｉＣ層）３１をエピタキシャル成長させる。例えば、ｐ型層３１をｐ型不純物濃度が例えば３×１０１７〜3×１０１８／ｃｍ３という比較的高濃度で形成する。このとき、図６（ｂ）に示すように、トレンチ６の底部および両先端部の表面において、トレンチ６の両側面やｎ＋型ソース領域４などの表面よりもｐ型層３１が厚く形成される。
【００４１】
〔図５（ｂ）に示す工程〕
ｐ型層３１の形成に用いたエピタキシャル成長装置内において、降温することなく連続的に水素エッチングを行うことで、ｐ型層３１を等方的にエッチングすると共にトレンチエッチングのダメージ除去を行う。このように同一のエピタキシャル成長装置内において連続的に水素エッチングも行うようにすることで、製造工程の簡略化を図ることが可能となる。例えば、１６００度以上の減圧下における水素雰囲気、例えば１６２５℃、２．７×１０４Ｐａ（２００Ｔｏｒｒ）の高温水素雰囲気での水素エッチングを実施する。これにより、トレンチエッチングのダメージが除去されると共に、ｐ型層３１のうちのトレンチ６の両側面やｎ＋型ソース領域４などの表面に形成された部分は完全に除去されて下地が露出し、トレンチ６の底部および両先端部の表面に形成された部分が残った状態になる。このようにして、図６（ｂ）に示すように、ｐ型層３１のうちトレンチ６の底部の表面に形成された部分によって底部ｐ型層７ａが構成され、トレンチ６の両先端部の表面に形成された部分によって先端ｐ型層７ｂが構成されて、ｐ型ＳｉＣ層７が形成される。
【００４２】
〔図５（ｃ）に示す工程〕
ウェット雰囲気による熱酸化によってゲート絶縁膜８を形成したのち、ゲート絶縁膜８の表面にドープドＰｏｌｙ−Ｓｉ層を成膜し、このドープドＰｏｌｙ−Ｓｉ層をパターニングすることでトレンチ６内に残し、ゲート電極９を形成する。この後の工程については、従来と同様であり、層間絶縁膜１０の形成工程、フォト・エッチングによるコンタクトホール形成工程、電極材料をデポジションしたのちパターニングすることでソース電極１１やゲート配線層を形成する工程、ｎ＋型基板１の裏面にドレイン電極１２を形成する工程等を行うことで、図２に示すトレンチゲート構造のＭＯＳＦＥＴがセル領域に備えられ、セル領域を囲むｐ＋型ディープ層５およびｐ＋型ガードリング層２１が外周領域に備えられたＳｉＣ半導体装置が完成する。
【００４３】
以上説明したように、本実施形態では、トレンチ６の底部に位置する底部ｐ型層７ａとトレンチ６の両先端部に形成した先端ｐ型層７ｂとによってｐ型ＳｉＣ層７を構成し、先端ｐ型層７ｂを介して底部ｐ型層７ａがｐ型ベース領域３と連結される構造にしている。
【００４４】
このような構造のＳｉＣ半導体装置では、ＭＯＳＦＥＴのオフ時には、ビルトインポテンシャルに基づいて底部ｐ型層７ａからｎ−型ドリフト層２に延びる空乏層により、電界が入り込み難くなるようにできる。したがって、高耐圧を得ることが可能となる。
【００４５】
一方、ＭＯＳＦＥＴをオフからオンにスイッチングする際には、先端ｐ型層７ｂを介して底部ｐ型層７ａがｐ型ベース領域３と連結されていてフローティング状態になっていないため、先端ｐ型層７ｂを通じて底部ｐ型層７ａに即座にホールが供給される。このため、高スイッチングスピードを得ることが可能となる。
【００４６】
また、トレンチ６のうち最もｐ＋型ディープ層５寄りのものからｐ＋型ディープ層５まで距離や、トレンチ６の両先端からｐ＋型ディープ層５までの距離を距離ａ以下に設定している。そして、距離ａをオフ時にｐ型ＳｉＣ層７からｎー型ドリフト層２側に延びる空乏層幅の２倍以上かつ３倍以下としている。このように、距離ａを空乏層幅の２倍以上としているため、オン時の電流経路が狭くなり過ぎてオン抵抗が増大することを抑制できる。また、距離ａを空乏層幅の３倍以下としているため、各トレンチゲート構造とｐ＋型ディープ層５との間においてもオフ時の電界が入り込むことが防止でき、よりゲート絶縁膜８が破壊されることを防止できる。
【００４７】
さらに、このようにトレンチ６の底面にｐ型ＳｉＣ層７を備えていて電界が入り込まないようにできるため、ｐ＋型ディープ層５を各トレンチ６の間すべてに配置しなくても済む。このため、セル領域内におけるトレンチゲート構造の占める割合、つまりセル有効面積を大きくすることが可能となり、よりオン抵抗を低減することが可能となる。さらに、ｐ＋型ディープ層５をトレンチ６から離しているため、ボディーブレーク時のブレークダウン電流がゲート絶縁膜８の近傍に流れないようにできる。このため、ゲート絶縁膜８の信頼性も確保される。
【００４８】
そして、このような構造のＳｉＣ半導体装置において、トレンチ６内にｐ型層３１をエピタキシャル成長によって形成したのち、水素エッチングによってｐ型層３１をトレンチ６の底部および両先端部にのみ残すことでｐ型ＳｉＣ層７を形成している。つまり、ｐ型層３１のうちトレンチ６の側面に形成された部分を取り除くようにしている。このようにエピタキシャル成長によって底部ｐ型層７ａおよび先端ｐ型層７ｂを含むｐ型ＳｉＣ層７を形成でき、斜めイオン注入によらずにｐ型ＳｉＣ層７を形成でき、加えて水素エッチングの効果としてトレンチ形成時に生じたダメージが除去され、トレンチ表面の凹凸も低減されるため、チャネル移動度向上、ゲート絶縁膜寿命も向上する。しかも、斜めイオン注入が別途必要にならないため、イオン注入装置に移動させるなど製造工程が煩雑になることを抑制でき、製造コストを抑えられる。また、イオン注入による欠陥ダメージも無いため、ドレインリークを抑制できるし、トレンチ６の側面にｐ型ＳｉＣ層７が残ることを確実に防止することが可能となる。
【００４９】
なお、本実施形態では、ｐ＋型ディープ層５やｐ＋型ガードリング層２１をトレンチ３０内にエピタキシャル成長によって埋め込むことで形成した埋込エピ型のものとしたが、イオン注入によって形成しても良い。
【００５０】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してｐ＋型ディープ層５の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５１】
図７に示すＳｉＣ半導体装置も、半導体素子が形成されるセル領域と外周領域とを有した構成とされているが、セル領域中に形成されたｐ＋型ディープ層５のレイアウトが第１実施形態に対して変更されている。具体的には、図８の拡大図に示したように、トレンチゲート構造を長手方向において複数に分割し、その分割した各トレンチゲート構造の先端部に重なるようにｐ＋型ディープ層５が配置されるようにしている。そして、ｐ＋型ディープ層５は、並列に並べられた複数のトレンチゲート構造と連続的に交差するようにライン状に構成され、図９に示すように各トレンチ６の下方まで入り込むように配置されている。
【００５２】
また、各トレンチのゲート電極９を接続するトレンチ外ゲート電極については、図８において破線で示したように分割された各トレンチゲート構造の中央において交差するように配置されている。そして、図１０に示すように、第１実施形態と同様、ｎ＋型ソース領域４とソース電極１１との電気的接続については各トレンチゲート構造の間において層間絶縁膜１０に形成されたコンタクトホール13を通じて行っている。このコンタクトホール１３が、図８に示すようにトレンチゲート構造と対向する位置だけでなく、トレンチゲート構造が分割されている位置においても延設され、この部分を通じてｐ＋型ディープ層５とソース電極１１との電気的接続も行っている。
【００５３】
このように、ｐ＋型ディープ層５をトレンチゲートの端部にのみ備えた構造とすることもできる。このような構成とすれば、ｐ＋型ディープ層５の面積を限定することができ、セル領域内におけるトレンチゲート構造の占める割合、つまりセル有効面積を大きくすることが可能となり、よりオン抵抗を低減することが可能となる。さらに、ｐ＋型ディープ層５をトレンチゲート構造のうちのチャネル形成領域から離せるため、ボディーブレーク時のブレークダウン電流がゲート絶縁膜８のうちチャネル形成領域に接する部分の近傍に流れないようにできる。このため、ホットキャリアによるゲート絶縁膜８の劣化を防止でき、ゲート絶縁膜８の信頼性向上を図ることが可能となる。
【００５４】
このような構造のＳｉＣ半導体装置についても、上面レイアウトが異なるが、第１実施形態のＳｉＣ半導体装置と同じ製造方法によって製造することができ、ｐ型ＳｉＣ層７についてはエピタキシャル成長および水素エッチングによって形成することが可能となる。したがって、ｐ型ＳｉＣ層７を斜めイオン注入によって形成しなくて済むため、第１実施形態と同様の効果を得ることができる。
【００５５】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してｐ＋型ディープ層５を無くしてトレンチゲート構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５６】
図１１に示すＳｉＣ半導体装置も、半導体素子が形成されるセル領域と外周領域とを有した構成とされているが、セル領域中にｐ＋型ディープ層５を形成していない構造とされている。また、図１２に示したように、本実施形態のトレンチゲート構造は、トレンチ６を深くしつつ、トレンチ６の底部および両先端部においてｐ型ＳｉＣ層７（底部ｐ型層７ａおよび先端ｐ型層７ｂ）を形成すると共にゲート絶縁膜８を厚くした構造としている。なお、図１２の領域Ｒ３は、図３と同様の上面レイアウトとなっている。
【００５７】
このようなＳｉＣ半導体装置でも、先端ｐ型層７ｂを介してｐ型ベース領域３と底部ｐ型層７ａとが連結され、ｐ型ＳｉＣ層７がフローティング状態にならないようにできることから、スイッチング特性の劣化を抑制することが可能となる。この場合、特許文献２と同様、ｐ型層７ｂの濃度をｐ型層７ａに比較して低くする必要があり、主表面が（０００１）Ｓｉ面を用いることで容易に実現される。これは、（０００１）Ｓｉ面に比較して、それに垂直な（１−１００）ｍ面、（１１−２０）ａ面でのｐ型不純物の取り込み効率が低いためである。これにより、ｐ型ベース領域とｎ−型ドリフト層２のうち底部ｐ型層７ａの周囲の空乏層の上下に分かれた部分とその空乏層とによって、擬似的にＰＮＰＮ構造が構成され、高耐圧化が図れる。このようにして、高耐圧、低オン抵抗、高スイッチングスピードの両立が図れるようにできる。
【００５８】
このような構造のＳｉＣ半導体装置の製造方法は、ｐ＋型ガードリング層２１の形成時にｐ＋型ディープ層５を形成しないこと、ゲート絶縁膜８の形成工程を変更すること以外は、基本的には第１実施形態と同様である。ゲート絶縁膜８の形成工程としては、例えばトレンチ６の底部および両先端部にエピタキシャル成長および水素エッチングによってｐ型ＳｉＣ層７を形成してからＣＶＤ法によって絶縁膜を堆積し、これをエッチバックしてトレンチ６の底部に残してからさらに熱酸化を行うという工程を適用できる。このように、本実施形態のＳｉＣ半導体装置についても、ｐ型ＳｉＣ層７を斜めイオン注入によって形成しなくて済むため、第１実施形態と同様の効果を得ることができる。
【００５９】
（他の実施形態）
上記各実施形態では、本発明を適用した場合の一例について説明したが、適宜設計変更などを行うことができる。例えば、上記各実施形態では、ゲート絶縁膜８の例として熱酸化による酸化膜を挙げたが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１２の形成工程に関しても、ソース電極１１の形成前などとしても構わない。
【００６０】
また、半導体基板としてトリプルエピ基板を用いなくても良い。例えば、ｎ＋型基板１上にエピタキシャル成長させたｎ−型ドリフト層２の表層部にｐ型不純物をイオン注入することでｐ型ベース領域３を形成し、ｐ型ベース領域３の表層部にｎ型不純物にイオン注入することでｎ＋型ソース領域４を形成したものを半導体基板として用いても良い。
【００６１】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００６２】
なお、上記各実施形態では、トレンチ６の長手方向における両先端部にラウンド形状となっている先端ｐ型層７ｂが形成されるようにしているが、少なくとも一方の先端部に形成されていれば、その端部ではゲート絶縁膜８が均一な膜厚で形成される。これにより、上記した効果を得ることができる。
【符号の説明】
【００６３】
１    ｎ＋型基板
２    ｎ−型ドリフト層
３    ｐ型ベース領域
４    ｎ＋型ソース領域
５    ｐ＋型ディープ層
６    トレンチ
７    ｐ型のＳｉＣ層
７ａ  底部ｐ型層（ラウンド形状底部層に相当）
７ｂ  先端ｐ型層（ラウンド形状先端層に相当）
８    ゲート絶縁膜
９    ゲート電極
１１  ソース電極
１２  ドレイン電極
【図１】
0005751213.tif 000002
【図２】
0005751213.tif 000003
【図３】
0005751213.tif 000004
【図４】
0005751213.tif 000005
【図５】
0005751213.tif 000006
【図６】
0005751213.tif 000007
【図７】
0005751213.tif 000008
【図８】
0005751213.tif 000009
【図９】
0005751213.tif 000010
【図１０】
0005751213.tif 000011
【図１１】
0005751213.tif 000012
【図１２】
0005751213.tif 000013