(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有する第１トランジスタと、
前記第１トランジスタのソース／ドレイン領域及びゲート電極を覆う絶縁膜と、
前記絶縁膜中に形成され、前記第１トランジスタのソース／ドレイン領域またはゲート電極に接続される第１コンタクトプラグと
を有し、
前記第１コンタクトプラグは、前記絶縁膜の厚さ方向に延在し前記第１トランジスタのソース／ドレイン領域またはゲート電極に接触する第１柱部と、前記第１柱部の上部から前記絶縁膜の表面と平行な方向に張り出し上面が平坦化された第１鍔部とを有し、
前記絶縁膜は、第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１絶縁膜と異なるエッチング特性を有する第２絶縁膜とを含み、
前記第１柱部は前記第１絶縁膜内に配置され、前記第１鍔部は前記第２絶縁膜内に配置され、前記第２絶縁膜の上面と前記第１鍔部の上面とが揃っている半導体装置。
【請求項２】
前記第１コンタクトプラグは、前記絶縁膜の厚さ方向に延在する第２柱部を有し、前記第１鍔部が、前記第２柱部上まで延在して、前記第１柱部と前記第２柱部とを接続している請求項１に記載の半導体装置。
【請求項３】
前記半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有する第２トランジスタをさらに有し、
前記絶縁膜は、前記第２トランジスタのソース／ドレイン領域及びゲート電極を覆って形成され、
前記第１コンタクトプラグは、前記第１柱部が前記第１トランジスタのソース／ドレイン領域に接触し、前記第２柱部が前記第２トランジスタのゲート電極に接触している請求項２に記載の半導体装置。
【請求項４】
前記第１トランジスタ及び前記第２トランジスタは、ＳＲＡＭ内のロードトランジスタである請求項３に記載の半導体装置。
【請求項５】
前記第１柱部と前記第２柱部とは、前記第２トランジスタのゲート電極の延在方向と交差する方向に並んで配置され、前記第１鍔部は、前記第２トランジスタのゲート電極の延在方向と交差する方向に張り出している請求項３または４に記載の半導体装置。
【請求項６】
前記半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有する第３トランジスタをさらに有し、
前記絶縁膜は、前記第３トランジスタのソース／ドレイン領域及びゲート電極を覆って形成され、
前記絶縁膜中に形成され、前記第３トランジスタのソース／ドレイン領域またはゲート電極に接続される第２コンタクトプラグをさらに有し、
前記第２コンタクトプラグは、前記絶縁膜の厚さ方向に延在し前記第３トランジスタのソース／ドレイン領域またはゲート電極に接触する第３柱部と、前記第３柱部の上部から前記絶縁膜の表面と平行な方向に張り出し上面が平坦化された第２鍔部とを有し、
前記第１柱部、前記第２柱部、及び前記第３柱部は、断面が同一形状である請求項３〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１鍔部は、前記第１トランジスタのゲート電極の延在方向に交差する方向、または当該延在方向に平行な方向の一方向に張り出している請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１鍔部の張り出している方向と交差する方向について、前記第１鍔部と前記第１柱部の寸法が等しい請求項７に記載の半導体装置。
【請求項９】
半導体基板に、ソース／ドレイン領域及びゲート電極を有する第１トランジスタを形成する工程と、
前記第１トランジスタのソース／ドレイン領域及びゲート電極を覆って前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上方に、第２絶縁膜を形成する工程と、
前記第１トランジスタのソース／ドレイン領域上方またはゲート電極上方で、前記第２絶縁膜に、第１方向に延在する第１開口を形成する工程と、
前記第２絶縁膜上方に、レジスト膜を形成する工程と、
前記第１トランジスタのソース／ドレイン領域上方またはゲート電極上方で、前記レジスト膜に、前記第１方向と交差する第２方向に延在する第２開口を、前記第１開口と交差する位置に形成する工程と、
前記第１開口と前記第２開口の交差部である第１交差部で、前記第１絶縁膜をエッチングして、前記第１トランジスタのソース／ドレイン領域またはゲート電極を露出する第１凹部を形成する工程と、
前記レジスト膜を除去する工程と、
前記第１凹部及び前記第１開口を埋め込んで、前記第２絶縁膜上方に導電材料を堆積する工程と、
前記第２絶縁膜上方の前記導電材料を研磨除去して、前記第１凹部内に配置された第１柱部、及び前記第１開口内に配置された第１鍔部を有する第１コンタクトプラグを形成する工程と
を有し、
前記第１絶縁膜を形成する工程と、前記第２絶縁膜を形成する工程とは、前記第１絶縁膜と前記第２絶縁膜とを、相互に異なるエッチングレートでエッチングできる材料で形成し、
前記第１開口を形成する工程は、前記第１絶縁膜に対し前記第２絶縁膜を選択的にエッチングできる条件でエッチングし、
前記第１凹部を形成する工程は、前記第２絶縁膜に対し前記第１絶縁膜を選択的にエッチングできる条件でエッチングする半導体装置の製造方法。
【請求項１０】
前記第２絶縁膜上方に、第３絶縁膜を形成する工程をさらに有し、
前記第２絶縁膜に前記第１開口を形成する工程は、前記第３絶縁膜及び前記第２絶縁膜に、前記第１開口を形成し、
前記導電材料を堆積する工程は、前記第３絶縁膜上方に、前記導電材料を堆積し、
前記第１コンタクトプラグを形成する工程は、前記第３絶縁膜上方の前記導電材料を研磨除去するとともに、前記第３絶縁膜を研磨除去する請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路は微細化の要求が続いており、スタティックランダムアクセスメモリ（ＳＲＡＭ）やロジック回路の寸法を小さくするための技術開発が続けられている。Ｍ１ハーフピッチで４５ｎｍ以下について、各社がロードマップに従って開発を進めているという状況である。
【０００３】
近年、露光装置の向上にはゆるやかな限界が見えてきた。また、微細化に伴う素子特性のばらつき抑制および歩留まり向上が課題として挙げられている。
【０００４】
このような微細化要求の流れの中で、回路の物理的寸法を小さくするには、リソグラフィのパターン寸法を縮小していくだけでなく、各素子の配置方法や配線の接続方法を工夫することの重要性が一層高まってきた。
【０００５】
例えば、ＳＲＡＭを構成するトランジスタを上部配線層と接続するために、通常のコンタクトプラグと、シェアードコンタクトプラグの２種類を用いる技術が提案されている（例えば、特許文献１、２参照）。シェアードコンタクトプラグは、１つのコンタクトホールパターンでトランジスタのゲート電極とソース／ドレイン領域の両方を接続することによって、ＳＲＡＭの面積縮小に貢献することができる。
【０００６】
一方、ばらつき抑制によりリソグラフィのパターンニング精度を向上させるために、比較的単純なラインアンドスペース形状のゲート電極及び活性領域でＳＲＡＭを形成するという方法が用いられるようになっている（例えば特許文献２参照）。リソグラフィの限界を乗り越えるためのパターン形状の工夫がますます重要になっている。
【０００７】
穴形成を行う方法として、２層のマスクパターンを用い、これらのマスクパターンの開口の重なり部分に穴を形成する技術が提案されている（例えば、特許文献３〜６参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３０６４９９９号公報
【特許文献２】特許第４６１８９１４号公報
【特許文献３】特開昭５１−０５１２８３号公報
【特許文献４】特開２００８−２１１０２７号公報
【特許文献５】特開２００５−１５９２６４号公報
【特許文献６】特開２００６−１５６４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一目的は、新規な構造のコンタクトプラグを有する半導体装置、及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、半導体基板と、前記半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有する第１トランジスタと、前記第１トランジスタのソース／ドレイン領域及びゲート電極を覆う絶縁膜と、前記絶縁膜中に形成され、前記第１トランジスタのソース／ドレイン領域またはゲート電極に接続される第１コンタクトプラグとを有し、前記第１コンタクトプラグは、前記絶縁膜の厚さ方向に延在し前記第１トランジスタのソース／ドレイン領域またはゲート電極に接触する第１柱部と、前記第１柱部の上部から前記絶縁膜の表面と平行な方向に張り出し上面が平坦化された第１鍔部とを有し、前記絶縁膜は、第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１絶縁膜と異なるエッチング特性を有する第２絶縁膜とを含み、前記第１柱部は前記第１絶縁膜内に配置され、前記第１鍔部は前記第２絶縁膜内に配置され、前記第２絶縁膜の上面と前記第１鍔部の上面とが揃っている半導体装置が提供される。
【発明の効果】
【００１１】
コンタクトプラグは、柱部上部から絶縁膜の表面と平行な方向に張り出して、柱部より広い鍔部を有する。これにより、鍔部上に配置される配線層の位置ずれに起因する、配線層とコンタクトプラグとの接続不良が生じにくい。さらに、鍔部上に配置される配線層の配置の自由度が高まることにより、配線レイアウトの最適化が容易になる。
【図面の簡単な説明】
【００１２】
【図１】図１Ｔ及び図１Ａは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図２】図２Ｔ及び図２Ａは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図３】図３Ｔ及び図３Ａは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図４】図４Ｔ及び図４Ａは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図５】図５Ｔ及び図５Ａは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図６】図６Ｔ及び図６Ａは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図７】図７Ｔ及び図７Ａは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図８】図８Ｔ、図８Ａ、及び図８Ｐは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図、断面図、及び斜視図である。
【図９】図９Ｔ及び図９Ａは、第１実施例による半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１０】図１０は、第１実施例による、ソース／ドレイン領域、ゲート電極、第１パターンの開口、第２パターンの開口、及び、第１層目配線をまとめて示す概略平面図である。
【図１１】図１１は、第１実施例による、ソース／ドレイン領域、ゲート電極、コンタクトプラグ、及び、第１層目配線をまとめて示す概略平面図である。
【図１２】図１２は、第１実施例によるＳＲＡＭの回路図である。
【図１３】図１３Ｔは、第２実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図１３Ａ及び図１３Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１４】図１４Ｔは、第２実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図１４Ａ及び図１４Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１５】図１５Ｔは、第２実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図１５Ａ及び図１５Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１６】図１６Ｔは、第２実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図１６Ａ及び図１６Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１７】図１７Ｔは、第２実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図１７Ａ及び図１７Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１８】図１８Ｔは、第２実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図１８Ａ及び図１８Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図１９】図１９Ｔは、第２実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図１９Ａ及び図１９Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２０】図２０Ｔは、第２実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図２０Ａ及び図２０Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２１】図２１Ｔは、第２実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図２１Ａ及び図２１Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２２】図２２は、第２実施例による、ソース／ドレイン領域、ゲート電極、第１パターンの開口、第２パターンの開口、コンタクトホール、コンタクトプラグ、及び、第１層目配線をまとめて示す概略平面図である。
【図２３】図２３Ｔは、第３実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図２３Ａ及び図２３Ｂは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２４】図２４Ｔは、第３実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図２４Ａ及び図２４Ｂは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２５】図２５Ｔは、第３実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図２５Ａ及び図２５Ｂは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２６】図２６Ｔは、第３実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図２６Ａ及び図２６Ｂは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２７】図２７Ｔは、第３実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図２７Ａ及び図２７Ｂは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２８】図２８Ｔは、第３実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図２８Ａ及び図２８Ｂは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図２９】図２９Ｔは、第３実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図２９Ａ及び図２９Ｂは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図３０】図３０Ｔは、第３実施例による半導体装置の製造方法の主要工程を示す概略平面図であり、図３０Ａ及び図３０Ｂは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。
【図３１】図３１Ａは、コンタクトプラグと、コンタクトプラグを埋め込む層間絶縁膜とを示す概略斜視図であり、図３１Ｂは、鍔部の延在方向の異なる２種のコンタクトプラグを示す概略斜視図であり、図３１Ｃは、複数の柱部を有するコンタクトプラグの概略斜視図である。
【図３２】図３２は、比較例による半導体装置を示す概略平面図である。
【発明を実施するための形態】
【００１３】
まず、第１実施例による半導体装置の製造方法について説明する。第１実施例では、スタティックランダムアクセスメモリ（ＳＲＡＭ）が形成される。
【００１４】
図１Ｔ〜図９Ｔ、及び、図１Ａ〜図９Ａは、それぞれ、第１実施例による半導体装置の製造方法における主要工程を示す概略的な平面図及び断面図である。平面図に「Ｔ」を付す。平面図の一点鎖線ＡＡに沿った断面図に「Ａ」を付す。図８Ｐは、図８Ｔの一点鎖線ＡＡに沿った断面部分に対応する概略的な斜視図である。
【００１５】
図１Ｔ等の平面図において、紙面左右方向をＸ方向、紙面上下方向をＹ方向と呼ぶこととする。図１Ｔ等の平面図は、１つ分のＳＲＡＭを形成する６つのＭＯＳトランジスタの近傍を示す。
【００１６】
図１Ｔ及び図１Ａを参照する。半導体基板（例えばシリコン基板）１に、例えばシャロートレンチアイソレーション（ＳＴＩ）により素子分離絶縁膜２を形成して、活性領域ａｒを画定する。ｐ型ウェルが形成される領域、つまりｎ型ＭＯＳトランジスタが形成される領域ｒｐｗと、ｎ型ウェルが形成される領域、つまりｐ型ＭＯＳトランジスタが形成される領域ｒｎｗとが、Ｘ方向に交互に配置されている。
【００１７】
ｎ型ＭＯＳトランジスタ形成領域ｒｐｗ内にはｐ型不純物を注入してｐ型ウェルｐｗを形成し、ｐ型ＭＯＳトランジスタ形成領域ｒｎｗ内にはｎ型不純物を注入してｎ型ウェルｎｗを形成する。
【００１８】
ｎ型ＭＯＳトランジスタ形成領域ｒｐｗ内に、Ｙ方向に延在する形状の、ｐ型ウェル内の活性領域ｐｗ１及びｐｗ２が、Ｘ方向に並んで配置されている。活性領域ｐｗ１及びｐｗ２の幅（Ｘ方向寸法）は、それぞれ、例えば８０ｎｍである。
【００１９】
ｐ型ＭＯＳトランジスタ形成領域ｒｎｗ内に、Ｙ方向に延在する形状の、ｎ型ウェル内の活性領域ｎｗ１及びｎｗ２が、Ｘ方向に並んで配置されている。１列目の活性領域ｎｗ１と、２列目の活性領域ｎｗ２とは、Ｙ方向に関して、端部同士が一部重なって、交互に配置されている。活性領域ｎｗ１及びｎｗ２の幅（Ｘ方向寸法）は、それぞれ、例えば５０ｎｍである。
【００２０】
シリコン基板１上に、例えば酸化シリコンによるゲート絶縁膜３を介して、例えばポリシリコンによる導電膜を堆積する。導電膜をパターニングして、ゲート電極ｇｔを形成する。ゲート電極ｇｔは、各々Ｘ方向に延在する形状であり、ゲート電極ｇｔがＸ方向に並んで形成された行が、Ｙ方向に並んで配置されている。各ゲート電極ｇｔのゲート長（Ｙ方向寸法）は、例えば３０ｎｍである。平面図１Ｔにおいて、ゲート電極ｇｔを、右上りのハッチングで示す。
【００２１】
ｎ型ＭＯＳトランジスタ形成領域ｒｐｗでは、ゲート電極ｇｔをマスクとし、ｐ型ウェルｐｗにｎ型不純物を注入して、低濃度ｎ型ソース／ドレイン領域ｓｄｎを形成する。ｐ型ＭＯＳトランジスタ形成領域ｒｎｗでは、ゲート電極ｇｔをマスクとし、ｎ型ウェルｎｗにｐ型不純物を注入して、低濃度ｐ型ソース／ドレイン領域ｓｄｐを形成する。平面図１Ｔにおいて、低濃度ソース／ドレイン領域ｓｄｎ及びｓｄｐ（ソース／ドレイン領域ｓｄ）を、左上りのハッチングで示す。
【００２２】
その後、ゲート電極ｇｔを覆ってシリコン基板１上に、例えば、ＳｉＮ膜、あるいは、ＳｉＯ２膜、あるいは、ＳｉＮ膜とＳｉＯ２膜の積層膜を堆積し、このＳｉＮ膜、あるいは、ＳｉＯ２膜、あるいは、ＳｉＮ膜とＳｉＯ２膜の積層膜を異方性エッチングして、ゲート電極ｇｔの側面上にサイドウォールスペーサ絶縁膜を形成する。そして、ｎ型ＭＯＳトランジスタ形成領域ｒｐｗでは、ゲート電極ｇｔ及びサイドウォールスペーサ絶縁膜をマスクとし、ｎ型不純物を注入して、高濃度ｎ型ソース／ドレイン領域を形成する。ｐ型ＭＯＳトランジスタ形成領域ｒｎｗでは、ゲート電極ｇｔ及びサイドウォールスペーサ絶縁膜をマスクとし、ｐ型不純物を注入して、高濃度ｐ型ソース／ドレイン領域を形成する。
【００２３】
なお、断面図１Ａには、サイドウォールスペーサ絶縁膜と高濃度ソース／ドレイン領域とを示すが、図示の煩雑さ避けるため、以後、サイドウォールスペーサ絶縁膜及び高濃度ソース／ドレイン領域の図示は省略する。
【００２４】
さらに、ソース／ドレイン領域、及び、ゲート電極上面を、シリサイド化する。例えばこのようにして、ＭＯＳトランジスタが形成される。
【００２５】
なお、トランジスタの形成方法は、上述の例に限られない。ゲート絶縁膜を介してゲート電極が形成されていればよく、ゲート絶縁膜は、ＳｉＯ２膜に限らず、ｈｉｇｈ−ｋ膜を用いることもできる。ゲート電極の全部あるいはすくなくとも表面は、金属、シリサイドあるいは合金などの低抵抗材料によって形成することができる。ソース・ドレイン不純物拡散層の表面は、シリサイド、金属あるいは合金などの低抵抗材料よって形成され、また、ＳｉＧｅ等を用いることもでき、ゲート電極との間はゲート絶縁膜およびサイドウォール状のスペーサなどの絶縁材料で分離される。
【００２６】
トランジスタの種類は、プレーナ型、マルチゲート型等を選ばないが、ゲート電極とソース・ドレインが表面方向から見て露出している構造が望ましい。ゲート電極およびソース・ドレイン電極の幅や長さおよび本数は適宜変更可能である。電極と絶縁膜の材質は用途に合わせて変更することができる。
【００２７】
ｐ型ＭＯＳトランジスタ形成領域ｒｎｗの左側に配置されたｎ型ＭＯＳトランジスタ形成領域ｒｐｗにおいて、ゲート電極ｇｔ１と活性領域ｐｗ２との交差部に、ＳＲＡＭの一方のトランスファトランジスタとなるｎ型ＭＯＳトランジスタＴ１が形成される。また、ゲート電極ｇｔ２と活性領域ｐｗ２との交差部に、ＳＲＡＭの一方のドライバトランジスタとなるｎ型ＭＯＳトランジスタＤ１が形成される。
【００２８】
ｐ型ＭＯＳトランジスタ形成領域ｒｎｗにおいて、ゲート電極ｇｔ２と活性領域ｎｗ１との交差部に、ＳＲＡＭの一方のロードトランジスタとなるｐ型ＭＯＳトランジスタＬ１が形成される。また、ゲート電極ｇｔ３と活性領域ｎｗ２との交差部に、他方のロードトランジスタとなるｎ型ＭＯＳトランジスタＬ２が形成される。
【００２９】
ｐ型ＭＯＳトランジスタ形成領域ｒｎｗの右側に配置されたｎ型ＭＯＳトランジスタ形成領域ｒｐｗにおいて、ゲート電極ｇｔ３と活性領域ｐｗ１との交差部に、他方のドライバトランジスタとなるｎ型ＭＯＳトランジスタＤ２が形成される。また、ゲート電極ｇｔ４と活性領域ｐｗ１との交差部に、他方のトランスファトランジスタとなるｎ型ＭＯＳトランジスタＴ２が形成される。
【００３０】
ゲート電極ｇｔ１とゲート電極ｇｔ３とは、Ｘ方向に並んで配置されている。ゲート電極ｇｔ２とゲート電極ｇｔ４とは、Ｘ方向に並んで配置されている。ゲート電極ｇｔ１及びゲート電極ｇｔ３の配置された行と、ゲート電極ｇｔ２及びゲート電極ｇｔ４の配置された行とは、Ｙ方向に隣接している。ゲート電極ｇｔ１及びゲート電極ｇｔ３の配置された行上に配置されたゲート電極ｇｔと、ゲート電極ｇｔ２及びゲート電極ｇｔ４の配置された行上に配置されたゲート電極ｇｔとは、Ｘ方向に関して、端部同士が一部重なって、交互に配置されている。
【００３１】
ゲート電極ｇｔ２は、活性領域ｎｗ１とは交差するが、活性領域ｎｗ２とは交差しない。ゲート電極ｇｔ３は、活性領域ｎｗ２とは交差するが、活性領域ｎｗ１とは交差しない。
【００３２】
ＭＯＳトランジスタＴ１、Ｄ１、Ｌ１、Ｌ２、Ｄ２、及びＴ２が、１つ分のＳＲＡＭを形成する。これらのＭＯＳトランジスタ間の接続関係については、後に説明する。
【００３３】
図２Ｔ及び図２Ａを参照する。ＭＯＳトランジスタＴ１等を覆ってシリコン基板１上に、例えば、酸化シリコン（ＳｉＯ２）を化学気相堆積（ＣＶＤ）で厚さ約１５０ｎｍ（±５０ｎｍ程度）堆積して、層間絶縁膜４を形成する。層間絶縁膜４の表面を、化学機械研磨（ＣＭＰ）で平坦化する。層間絶縁膜４上に、例えば、窒化シリコン（ＳｉＮ）をＣＶＤで厚さ約３０ｎｍ（±２０ｎｍ程度）堆積して、ハードマスク膜５を形成する。
【００３４】
なお、層間絶縁膜４の材料として、その他例えば、テトラエトキシシラン（ＴＥＯＳ）、アンドープトシリケートガラス（ＵＳＧ）、 ボロンリンシリケートガラス（ＢＰＳＧ）、ＳｉＯＣ、ポーラス低誘電率材料などを用いることもできる。また、ハードマスク膜５の材料として、その他例えば、ＳｉＯＮ、ＳｉＣＮ、ＳｉＯ２、ＵＳＧ、ＴＥＯＳなどを用いることもできる。ここで、層間絶縁膜４の材料とハードマスク膜５の材料とは、異なるエッチングレートでエッチングできる（相互に選択的エッチングができる）組み合わせとすることが好ましい。
【００３５】
なお、層間絶縁膜４の下に、ゲート電極とソース／ドレイン領域を覆って、圧縮性あるいは伸縮性のコンタクトエッチストップ層（ＣＥＳＬ）を設けても良い。コンタクトエッチストップ層は、例えばＳｉＮ膜で形成される。
【００３６】
図３Ｔ及び図３Ａを参照する。ハードマスク膜５上に反射防止膜を形成し、反射防止膜上にフォトレジストを塗布する。フォトリソグラフィにより、コンタクトホール形成用の第１パターンで開口が形成されたレジストパターンを形成する。
【００３７】
このレジストパターンをマスクとし、反射防止膜及びハードマスク膜５を、反応性イオンエッチング（ＲＩＥ）でエッチングする。これを、第１のエッチングと呼ぶ。第１のエッチングは、層間絶縁膜４に対してハードマスク膜５を選択的にエッチングできるガスを用いることが好ましい。例えば、ＣＦ４を含む酸素希釈の混合ガスであって、窒化シリコンの選択的エッチングができるような比率で混合されたガスを用いることができる。その他、例えば、Ｃ４Ｆ８、ＣＨ２Ｆ２、ＣＨＦ３、ＣＨ３Ｆなどを用いることもできる。その後、レジストパターン及び反射防止膜を除去する。
【００３８】
第１のエッチングにより、第１パターンで開口ｏｐ１が形成されたハードマスク５が形成される。開口ｏｐ１の底に、層間絶縁膜４が露出する。第１パターンで配置された開口ｏｐ１の各々は、ゲート電極ｇｔの長さ方向（Ｘ方向）に長い矩形状、または、ゲート電極ｇｔの長さ方向に直交する方向（Ｙ方向）に長い矩形状を有する。
【００３９】
図４Ｔ及び図４Ａを参照する。ハードマスク５上に反射防止膜６を形成し、反射防止膜６上にフォトレジストを塗布する。フォトリソグラフィにより、コンタクトホール形成用の第２パターンで開口ｏｐ２が形成されたレジストパターン７を形成する。第２パターンで配置された開口ｏｐ２の各々は、ゲート電極ｇｔの長さ方向（Ｘ方向）に長い矩形状、または、ゲート電極ｇｔの長さ方向に直交する方向（Ｙ方向）に長い矩形状を有する。
【００４０】
図５Ｔ及び図５Ａを参照する。レジストパターン７をマスクとし、反射防止膜６及び層間絶縁膜４をＲＩＥでエッチングする。これを、第２のエッチングと呼ぶ。第２のエッチングは、ハードマスク５に対して層間絶縁膜４を選択的にエッチングできるガスを用いることが好ましい。例えば、ＣＦ４を含むＡｒ希釈の混合ガスであって、酸化シリコンの選択的エッチングができるような比率で混合されたガスを用いることができる。その他、例えば、Ｃ４Ｆ８、ＣＨ２Ｆ２、ＣＨＦ３、ＣＨ３Ｆなどを用いることもできる。
【００４１】
このような選択的エッチングにより、反射防止膜６の除去後、レジストパターン７の開口ｏｐ２内に露出する部分のハードマスク５も、第２のエッチングのマスクとなる。第２のエッチングにより、第２パターンの開口ｏｐ２と第１パターンの開口ｏｐ１とが相互に重なる交差部ｃｒのみで、層間絶縁膜４が除去される。
【００４２】
図６Ｔ及び図６Ａを参照する。レジストパターン７及び反射防止膜６を、アッシング処理及びウェット洗浄によって除去する。このようにして、第１実施例によるコンタクトホール８が形成される。
【００４３】
図１０は、ソース／ドレイン領域ｓｄ、ゲート電極ｇｔ、第１パターンの開口ｏｐ１、第２パターンの開口ｏｐ２、及び、後の工程で形成される第１層目配線１２をまとめて示す概略平面図である。
【００４４】
ソース／ドレイン領域ｓｄは左上りのハッチングで示し、ゲート電極ｇｔは右上りのハッチングで示し、第１パターンの開口ｏｐ１の輪郭は実線で示し、第２パターンの開口ｏｐ２の輪郭は破線で示し、第１層目配線１２の輪郭は点線で示す。図６Ｔ及び図６Ａとともに、図１０も参照して説明を続ける。
【００４５】
第１パターンの開口ｏｐ１と第２パターンの開口ｏｐ２とが交差する交差部ｃｒが、第２のエッチングで層間絶縁膜４が除去されて、深い凹部８ａが形成される領域である。言い換えると、深い凹部８ａを形成すべき領域が交差部ｃｒとして画定されるように、相互に直交する第１パターンと第２パターンとが設定されている。第１パターンの矩形状の開口ｏｐ１と、第２パターンの矩形状の開口ｏｐ２との交差部ｃｒの輪郭、つまり凹部８ａの輪郭は、矩形状となる。
【００４６】
第１パターンの各開口ｏｐ１の幅は例えば３０ｎｍであり、第２パターンの各開口ｏｐ２の幅は例えば３０ｎｍである。交差部ｃｒは、例えば、一辺３０ｎｍの正方形形状となる。面内に複数配置される交差部ｃｒは、同一形状に揃う。交差部ｃｒが同一形状に揃っていることにより、第２のエッチングで複数の凹部８ａを同時形成することが容易になる。
【００４７】
後の工程で、ソース／ドレイン領域ｓｄに接続するコンタクトプラグが形成される領域では、ソース／ドレイン領域ｓｄ上に交差部ｃｒが配置され、ソース／ドレイン領域ｓｄを露出する凹部８ａｓｄが形成される。
【００４８】
後の工程で、ゲート電極ｇｔに接続するコンタクトプラグが形成される領域では、ゲート電極ｇｔ上に交差部ｃｒが配置され、ゲート電極ｇｔを露出する凹部８ａｇｔが形成される。
【００４９】
一方、ハードマスク５の第１パターンの開口ｏｐ１内で、交差部ｃｒの外側領域は、第２のエッチングで層間絶縁膜４が除去されない領域であり、第１のエッチングにより、底に層間絶縁膜４の露出した浅い凹部８ｂが形成されている。
【００５０】
コンタクトホール８は、全体として、浅い凹部８ｂの底の一部に、深い凹部８ａが配置された形状を有する。ハードマスク５において第１パターンで配置された各開口ｏｐ１の輪郭が、各コンタクトホール８の全体的な輪郭と一致する。
【００５１】
コンタクトホール８は、深い凹部として凹部８ａｓｄを有しソース／ドレイン領域ｓｄのみ露出するコンタクトホール８ｓｄと、深い凹部として凹部８ａｇｔを有しゲート電極ｇｔのみ露出するコンタクトホール８ｇｔと、深い凹部として凹部８ａｓｄ及び凹部８ａｇｔを有しソース／ドレイン領域ｓｄ及びゲート電極ｇｔの両方を露出するコンタクトホール８ｓｈの３種類が形成される。
【００５２】
コンタクトホール８ｓｄの形成領域において、第１パターンの開口ｏｐ１の開口は、ゲート電極ｇｔと平行な方向（Ｘ方向）に長く、第２パターンの開口ｏｐ２は、第１パターンの開口ｏｐ１に直交する方向（Ｙ方向）に長い。
【００５３】
コンタクトホール８ｇｔの形成領域において、第１パターンの開口ｏｐ１は、ゲート電極ｇｔと直交する方向（Ｙ方向）に長く、第２パターンの開口ｏｐ２は、第１パターンの開口ｏｐ１に直交する方向（Ｘ方向）に長い。
【００５４】
コンタクトホール８ｓｈの形成領域において、第１パターンの開口ｏｐ１の開口は、ゲート電極ｇｔと直交する方向（Ｙ方向）に長く、第２パターンの開口ｏｐ２は、第１パターンの開口ｏｐ１に直交する方向（Ｘ方向）に長い。
【００５５】
本実施例では、交差部ｃｒは矩形状あるいは、例えば一辺３０ｎｍの正方形形状となるが、第２のエッチングで形成される深い凹部８ａの底において、角が取れて円形形状になってもよい。これは、第２のエッチングで、交差部ｃｒの矩形形状のコーナー部分のエッチングレートが低い場合、あるいはエッチングの反応副生成物がコーナー部分に付着する場合に、コーナー部のエッチングが抑制されて、凹部８ａのエッチング中に深さ方向に進むにつれてコーナー部が消失することによって矩形形状から円形形状へと変化することによる。
【００５６】
図７Ｔ及び図７Ａを参照する。コンタクトホール８の内面を覆って、ハードマスク５上にグルー膜及びバリア膜となる膜９ａ（以下グルー膜９ａと呼ぶ）を形成する。グルー膜９ａは、例えば、Ｔｉ及びＴｉＮをＣＶＤあるいは物理気相堆積（ＰＶＤ）で積層して形成される。グルー膜９ａの材料として、その他、Ｗ、Ｔａ、ＴａＮ、Ｒｕなどを用いることもできる。
【００５７】
コンタクトホール８を埋め込んで、グルー膜９ａ上に、例えば、ＷをＣＶＤで堆積して、導電膜９ｂを形成する。導電膜９ｂの材料として、その他、ＴｉＮ、Ｔｉ、ＴａＮ、Ｔａ、Ｃｕなどを用いることもできる。
【００５８】
図８Ｔ、図８Ａ、及び図８Ｐを参照する。ハードマスク５の上面上に形成された導電膜９ｂ及びグルー膜９ａを、ＣＭＰで研磨除去して、ハードマスク５を露出させる。このようにして、各コンタクトホール８内に、コンタクトプラグ１０が形成される。第２のエッチングでマスクとして用いたハードマスク５は、除去されずに層間絶縁膜５として残される。層間絶縁膜５の上面とコンタクトプラグ１０の上面とが揃って（面一となって）おり、コンタクトプラグ１０の上面は平坦化されている。
【００５９】
コンタクトプラグ１０は、コンタクトホール８の深い凹部８ａ内に形成された柱部１０ａと、コンタクトホール８の浅い凹部８ｂ内に形成された鍔部１０ｂとを有する。柱部１０ａが、層間絶縁膜厚さ方向に延在した柱状部分を形成し、鍔部１０ｂが、柱部１０ａの上部から面内方向（層間絶縁膜の表面と平行な方向）に張り出した鍔状部分を形成している。柱部１０ａが層間絶縁膜４内に配置され、鍔部１０ｂが、ハードマスクとして用いられた層間絶縁膜５内に配置されている。本実施例では、柱部１０ａの厚さ（長さ）に比べて、鍔部１０ｂの厚さは薄い。
【００６０】
鍔部１０ｂは、第１パターンの開口ｏｐ１に整合した形状で形成され、柱部１０ａは、第１パターンの開口ｏｐ１と第２パターンの開口ｏｐ２との交差部に形成される。従って、鍔部１０ｂの張り出している方向と交差する方向の寸法は、鍔部１０ｂと柱部１０ａとで等しくなる。
【００６１】
コンタクトホール８ｓｄ内に形成され、ソース／ドレイン領域ｓｄのみに接続するコンタクトプラグ１０ｓｄと、コンタクトホール８ｇｔ内に形成され、ゲート電極ｇｔのみに接続するコンタクトプラグ１０ｇｔと、コンタクトホール８ｓｈ内に形成され、ソース／ドレイン領域ｓｄ及びゲート電極ｇｔの両方に接続するコンタクトプラグ１０ｓｈの３種類のコンタクトプラグ１０が形成される。
【００６２】
図８Ｐは、コンタクトプラグ１０の形状を示す概略斜視図である。表示をわかりやすくするため、層間絶縁膜４及び層間絶縁膜５を省略している。図８Ｐには、ソース／ドレイン領域ｓｄのみに接続するコンタクトプラグ１０ｓｄと、ソース／ドレイン領域ｓｄ及びゲート電極ｇｔの両方に接続するコンタクトプラグ１０ｓｈとが示されている。
【００６３】
コンタクトプラグ１０ｓｄは、ソース／ドレイン領域ｓｄに接触する柱部１０ａｓｄを有する。コンタクトプラグ１０ｓｄは、ゲート電極ｇｔと平行方向（Ｘ方向）に延在する第１パターンを用いて形成されたことにより、鍔部１０ｂがＸ方向に張り出している。
【００６４】
コンタクトプラグ１０ｓｈは、ソース／ドレイン領域ｓｄに接触する柱部１０ａｓｄと、ゲート電極ｇｔに接触する柱部１０ａｇｔとを有するシェアードコンタクトプラグとなっている。コンタクトプラグ１０ｓｈは、ゲート電極ｇｔと直交方向（Ｙ方向）に延在する第１パターンを用いて形成されたことにより、各柱部１０ａの上部から鍔部１０ｂがＹ方向に張り出している。鍔部１０ｂが、柱部１０ａｓｄと柱部１０ａｇｔとを相互に接続する。
【００６５】
その他、コンタクトプラグ１０ｇｔは、ゲート電極ｇｔに接触する柱部１０ａｇｔを有する。コンタクトプラグ１０ｇｔは、ゲート電極ｇｔと直交方向（Ｙ方向）に延在する第１パターンを用いて形成されたことにより、鍔部１０ｂがＹ方向に張り出している。
【００６６】
なお以下、コンタクトプラグ１０ｓｄまたはコンタクトプラグ１０ｇｔを、シェアードコンタクトプラグ１０ｓｈに対して、通常のコンタクトプラグと呼ぶこともある。
【００６７】
本実施例では、第１パターンの開口の長さ方向途中に交差部を形成したことにより、交差部の外側両側に（柱部の両側外側に）鍔部が張り出した構造が形成されている。なお、第１パターンの開口の長さ方向端部に交差部を形成することも可能であり、この場合は、交差部の外側片側に（柱部の片側外側に）鍔部が張り出した構造が形成されることとなる。ただし、交差部を確実に形成する観点からは、第１パターンの開口の長さ方向途中に交差部を形成する方が、位置ずれに対する許容度が大きい。
【００６８】
このように、鍔部が両側に張り出すようにレイアウト設計することも、鍔部が片側に張り出すようにレイアウト設計することもできる。なお、鍔部が両側に張り出すようにレイアウト設計した場合でも、実際のプロセスでの位置ずれに起因して、出来上がった構造での張り出しが片側のみになる場合はあり得る。また、鍔部が片側に張り出すようにレイアウト設計した場合でも、実際のプロセスでの位置ずれに起因して、出来上がった構造での張り出しが両側になる場合もあり得る。
【００６９】
図９Ｔ及び図９Ａを参照する。コンタクトプラグ１０を覆って、層間絶縁膜５上に、例えば、ＳｉＯＣをＣＶＤで堆積して、あるいは、ポーラス低誘電率材料を塗布して、層間絶縁膜１１を形成する。層間絶縁膜１１上に、第１層目配線のパターンで開口したレジストパターンを形成する。このレジストパターンをマスクとし、層間絶縁膜１１をエッチングして、配線溝を形成する。
【００７０】
配線溝を覆って層間絶縁膜１１上に、バリアメタル膜を形成する。バリアメタル膜は、例えば、ＴａＮまたはＴａをスパッタリングで堆積して形成される。バリアメタル膜上に、例えば、Ｃｕをスパッタリングで堆積して、シード膜を形成する。シード膜上に、Ｃｕを電解めっきにより堆積して、配線溝を埋め込む。そして、層間絶縁膜１１上面上の不要なＣｕ膜、シード膜、及びバリアメタル膜をＣＭＰで除去して、第１層目配線１２を形成する。
【００７１】
さらに、層間絶縁膜１１の上方に、多層配線を形成する。多層配線形成方法として、公知の技術を適宜用いることができる。このようにして、第１実施例による半導体装置が形成される。
【００７２】
図１１及び図１２を参照して、第１実施例のＳＲＡＭを形成するＭＯＳトランジスタ間の接続関係等について説明する。
【００７３】
図１１は、ソース／ドレイン領域ｓｄ、ゲート電極ｇｔ、コンタクトプラグ１０、及び、第１層目配線１２をまとめて示す概略平面図である。なお、第１パターンで配置された各開口ｏｐ１は、各コンタクトプラグ１０の輪郭に対応するので、図１１では、図１０に示した開口ｏｐ１を、コンタクトプラグ１０と読み替えている。また、図１１では、第２パターンの開口ｏｐ２は省略している。
【００７４】
図１２は、第１実施例によるＳＲＡＭの回路図である。
【００７５】
トランスファトランジスタＴ１のゲート電極ｇｔ１に、ワードラインＷＬが、第１層目配線１２ＷＬとコンタクトプラグ１０ｇｔとを介して接続している。
【００７６】
トランスファトランジスタＴ１のビットライン側ソース／ドレイン領域ｓｄに、ビットラインＢＬが、第１層目配線１２ＢＬとコンタクトプラグ１０ｓｄとを介して接続している。
【００７７】
トランスファトランジスタＴ１のメモリ側ソース／ドレイン領域ｓｄが、ドライバトランジスタＤ１の電源電圧側ソース／ドレイン領域ｓｄに接続している（トランスファトランジスタＴ１のメモリ側ソース／ドレイン領域ｓｄとドライバトランジスタＤ１の電源電圧側ソース／ドレイン領域ｓｄとは共通である）。
【００７８】
ドライバトランジスタＤ１の接地電圧側ソース／ドレイン領域ｓｄに、接地電圧Ｖｓｓが、第１層目配線１２Ｖｓとコンタクトプラグ１０ｓｄとを介して接続している。
【００７９】
ドライバトランジスタＤ１のゲート電極ｇｔ２が、ロードトランジスタＬ１のゲート電極ｇｔ２に接続している（ドライバトランジスタＤ１とロードトランジスタＬ１とは、ゲート電極ｇｔ２が共通である）。
【００８０】
ドライバトランジスタＤ１の電源電圧側ソース／ドレイン領域ｓｄが、第１層目配線１２ｄｌを介して、ロードトランジスタＬ１の接地電圧側ソース／ドレイン領域ｓｄに接続されている。ドライバトランジスタＤ１の電源電圧側ソース／ドレイン領域ｓｄと第１層目配線１２ｄｌとの間を、コンタクトプラグ１０ｓｄが接続し、ロードトランジスタＬ１の接地電圧側ソース／ドレイン領域ｓｄと第１層目配線１２ｄｌとの間を、コンタクトプラグ１０ｓｈ１が接続する。
【００８１】
ロードトランジスタＬ１の電源電圧側ソース／ドレイン領域ｓｄに、電源電圧Ｖｄｄが、第１層目配線１２Ｖｄとコンタクトプラグ１０ｓｄとを介して接続している。
【００８２】
ロードトランジスタＬ１の接地電圧側ソース／ドレイン領域ｓｄが、コンタクトプラグ１０ｓｈ１を介して、ロードトランジスタＬ２のゲート電極ｇｔ３に接続している。コンタクトプラグ１０ｓｈ１は、ロードトランジスタＬ１の接地電圧側ソース／ドレイン領域ｓｄと、ロードトランジスタＬ２のゲート電極ｇｔ３の両方に接続するシェアードコンタクトプラグとなっている。
【００８３】
ロードトランジスタＬ２の接地電圧側ソース／ドレイン領域ｓｄが、コンタクトプラグ１０ｓｈ２を介して、ロードトランジスタＬ１のゲート電極ｇｔ２に接続している。コンタクトプラグ１０ｓｈ２は、ロードトランジスタＬ２の接地電圧側ソース／ドレイン領域ｓｄと、ロードトランジスタＬ１のゲート電極ｇｔ２の両方に接続するシェアードコンタクトプラグとなっている。
【００８４】
ロードトランジスタＬ２の電源電圧側ソース／ドレイン領域ｓｄに、電源電圧Ｖｄｄが、第１層目配線１２Ｖｄとコンタクトプラグ１０ｓｄとを介して接続している。
【００８５】
ロードトランジスタＬ２の接地電圧側ソース／ドレイン領域ｓｄが、第１層目配線１２ｄｌを介して、ドライバトランジスタＤ２の電源電圧側ソース／ドレイン領域ｓｄに接続されている。ロードトランジスタＬ２の接地電圧側ソース／ドレイン領域ｓｄと第１層目配線１２ｄｌとの間を、コンタクトプラグ１０ｓｈ２が接続し、ドライバトランジスタＤ２の電源電圧側ソース／ドレイン領域ｓｄと第１層目配線１２ｄｌとの間を、コンタクトプラグ１０ｓｄが接続する。
【００８６】
ロードトランジスタＬ２のゲート電極ｇｔ３が、ドライバトランジスタＤ２のゲート電極ｇｔ３に接続している（ロードトランジスタＬ２とドライバトランジスタＤ２とは、ゲート電極ｇｔ３が共通である）。
【００８７】
ドライバトランジスタＤ２の電源電圧側ソース／ドレイン領域ｓｄが、トランスファトランジスタＴ２のメモリ側ソース／ドレイン領域ｓｄに接続している（ドライバトランジスタＤ２の電源電圧側ソース／ドレイン領域ｓｄとトランスファトランジスタＴ２のメモリ側ソース／ドレイン領域ｓｄとは共通である）。
【００８８】
ドライバトランジスタＤ２の接地電圧側ソース／ドレイン領域ｓｄに、接地電圧Ｖｓｓが、第１層目配線１２Ｖｓとコンタクトプラグ１０ｓｄとを介して接続している。
【００８９】
トランスファトランジスタＴ２のゲート電極ｇｔ４に、ワードラインＷＬが、第１層目配線１２ＷＬとコンタクトプラグ１０ｇｔとを介して接続している。
【００９０】
トランスファトランジスタＴ２の反転ビットライン側ソース／ドレイン領域ｓｄに、反転ビットラインＢＬ−が、第１層目配線１２ＢＬとコンタクトプラグ１０ｓｄとを介して接続している。
【００９１】
このようにして、トランスファトランジスタＴ１及びＴ２と、ドライバトランジスタＤ１及びＤ２と、ロードトランジスタＬ１及びＬ２とにより、第１実施例によるＳＲＡＭが形成されている。
【００９２】
次に、比較例による半導体装置について説明する。
【００９３】
図３２は、比較例による半導体装置を示す概略平面図である。第１実施例と同様なパターンでトランジスタが配置され、第１実施例と同様な接続構造でＳＲＡＭが形成されている。各トランジスタに接続するコンタクトプラグ１１０が、第１実施例と異なる。コンタクトプラグ１１０上に、第１層目配線１１２が形成されている。
【００９４】
比較例のコンタクトプラグ１１０の形成方法について説明する。トランジスタを覆って形成された層間絶縁膜上に、コンタクトプラグ１１０の形成で開口したレジストパターンを形成し、層間絶縁膜をエッチングしてコンタクトホールを形成する。Ｔｉ等のグルー膜を介してＷ膜によりコンタクトホールを埋め込み、余分なＷ膜及びグルー膜をＣＭＰで除去して、コンタクトプラグ１１０を形成する。
【００９５】
コンタクトプラグ１１０として、ソース／ドレイン領域のみに接続するコンタクトプラグ１１０ｓｄと、ゲート電極のみに接続するコンタクトプラグ１１０ｇｔと、ソース／ドレイン領域及びゲート電極の両方に接続するシェアードコンタクトプラグであるコンタクトプラグ１１０ｓｈの３種類が形成されている。
【００９６】
シェアードコンタクトプラグ１１０ｓｈのコンタクトホールは、ソース／ドレイン領域及びゲート電極にまたがって形成されるので、通常のコンタクトプラグ１１０ｓｄまたは１１０ｇｔのコンタクトホールに比べて大きく形成される。断面が円形の通常のコンタクトホールに対し、シェアードコンタクトプラグ１１０ｓｈのコンタクトホールは、それよりも太い円形状、または楕円形状で形成される。
【００９７】
つまり比較例では、面内に大きさの異なるコンタクトホールが形成される。大きさの異なるコンタクトホールの同時形成は、リソグラフィによるレジストパターン形成や、穴加工のエッチングが難しい。
【００９８】
なお、比較例のシェアードコンタクトプラグは、例えば楕円形状の断面部が、ソース／ドレイン領域及びゲート電極の両方にまたがって配置される必要がある。このため、位置ずれに起因して、ソース／ドレイン領域とゲート電極の両方への導通を確保できなくなる接続不良が生じやすい。シェアードコンタクトプラグの寸法を大きくすればこのような接続不良は解消しやすいが、一方、隣接領域との短絡不良が生じやすくなる。
【００９９】
第１実施例において、コンタクトプラグ１０ｓｈは、ソース／ドレイン領域に接触する柱部１０ａｓｄとゲート電極に接触する柱部１０ａｇｔとを有し、さらにこれらの柱部１０ａ同士が鍔部１０ｂで接続されることにより、シェアードコンタクトプラグとすることができる。
【０１００】
第１実施例において、通常のコンタクトプラグ１０ｓｄまたは１０ｇｔの柱部１０ａと、シェアードコンタクトプラグ１０ｓｈの各柱部１０ａとは、大きさを揃えることが容易である。これにより、柱部１０ａを埋め込む凹部８ａを複数同時形成するエッチング等が容易になる。なお、比較例においてシェアードコンタクトプラグを大きくすることで生じやすい短絡不良も、第１実施例では抑制される。
【０１０１】
次に、第２実施例による半導体装置について説明する。第２実施例では、ロジック回路が形成される。第２実施例のロジック回路は、例えば、第１実施例のＳＲＡＭ回路と同時形成されるものである。
【０１０２】
図１３Ｔ〜図２１Ｔは、第２実施例による半導体装置の製造方法の主要工程を示す概略平面図である。図１３Ａ〜図２１Ａ、及び、図１３Ｂ〜図２１Ｂは、第２実施例による半導体装置の製造方法の主要工程を示す概略断面図である。平面図に「Ｔ」を付す。平面図の一点鎖線ＡＡに沿った断面図に「Ａ」を付し、一点鎖線ＢＢに沿った断面図に「Ｂ」を付す。
【０１０３】
図１３Ｔ、図１３Ａ、及び図１３Ｂを参照する。半導体基板（例えばシリコン基板）２１に、例えばシャロートレンチアイソレーション（ＳＴＩ）により素子分離絶縁膜２２を形成して、活性領域ａｒを画定する。ｎ型ＭＯＳトランジスタ形成領域内にはｐ型不純物を注入してｐ型ウェルを形成し、ｐ型ＭＯＳトランジスタ形成領域内にはｎ型不純物を注入してｎ型ウェルを形成する。
【０１０４】
シリコン基板２１上に、例えば酸化シリコンによるゲート絶縁膜２３を介して、例えばポリシリコンによる導電膜を堆積する。導電膜をパターニングして、ゲート電極ｇｔを形成する。ｎ型ＭＯＳトランジスタ形成領域では、ゲート電極ｇｔをマスクとし、ｐ型ウェルにｎ型不純物を注入して、低濃度ｎ型ソース／ドレイン領域ｓｄを形成する。ｐ型ＭＯＳトランジスタ形成領域では、ゲート電極ｇｔをマスクとし、ｎ型ウェルにｐ型不純物を注入して、低濃度ｐ型ソース／ドレイン領域ｓｄを形成する。平面図１３Ｔにおいて、ゲート電極ｇｔを右上がりのハッチングで示し、低濃度ソース／ドレイン領域ｓｄを左上りのハッチングで示す。
【０１０５】
その後、ゲート電極ｇｔの側面上にサイドウォールスペーサ絶縁膜を形成する。そして、ｎ型ＭＯＳトランジスタ形成領域では、ゲート電極ｇｔ及びサイドウォールスペーサ絶縁膜をマスクとし、ｎ型不純物を注入して、高濃度ｎ型ソース／ドレイン領域を形成する。ｐ型ＭＯＳトランジスタ形成領域では、ゲート電極ｇｔ及びサイドウォールスペーサ絶縁膜をマスクとし、ｐ型不純物を注入して、高濃度ｐ型ソース／ドレイン領域を形成する。さらに、ソース／ドレイン領域、及び、ゲート電極上面を、シリサイド化する。例えばこのようにして、ＭＯＳトランジスタが形成される。
【０１０６】
断面図１３Ｂには、サイドウォールスペーサ絶縁膜と高濃度ソース／ドレイン領域とを示すが、図示の煩雑さ避けるため、以後、サイドウォールスペーサ絶縁膜及び高濃度ソース／ドレイン領域の図示は省略する。
【０１０７】
なお、トランジスタの形成方法は、上述の例に限られない。ゲート絶縁膜を介してゲート電極が形成されていればよく、ゲート絶縁膜は、ＳｉＯ２膜に限らず、ｈｉｇｈ−ｋ膜を用いることもできる。ゲート電極の全部あるいはすくなくとも表面は、金属、シリサイドあるいは合金などの低抵抗材料によって形成することができる。ソース・ドレイン不純物拡散層の表面は、シリサイド、金属あるいは合金などの低抵抗材料よって形成され、また、ＳｉＧｅ等を用いることもでき、ゲート電極との間はゲート絶縁膜およびサイドウォール状のスペーサなどの絶縁材料で分離される。
【０１０８】
トランジスタの種類は、プレーナ型、マルチゲート型等を選ばないが、ゲート電極とソース・ドレインが表面方向から見て露出している構造が望ましい。ゲート電極およびソース・ドレイン電極の幅や長さおよび本数は適宜変更可能である。電極と絶縁膜の材質は用途に合わせて変更することができる。
【０１０９】
図１４Ｔ、図１４Ａ、及び図１４Ｂを参照する。ＭＯＳトランジスタを覆ってシリコン基板２１上に、例えば第１実施例の層間絶縁膜４と同様にして、層間絶縁膜２４を形成する。層間絶縁膜２４の表面をＣＭＰで平坦化する。層間絶縁膜２４上に、例えば第１実施例のハードマスク膜５と同様にして、ハードマスク膜２５を形成する。
【０１１０】
なお、層間絶縁膜２４の下に、ゲート電極とソース／ドレイン領域を覆って、圧縮性あるいは伸縮性のコンタクトエッチストップ層（ＣＥＳＬ）を設けても良い。コンタクトエッチストップ層は、例えばＳｉＮ膜で形成される。
【０１１１】
図１５Ｔ、図１５Ａ、及び図１５Ｂを参照する。ハードマスク膜２５上に反射防止膜を形成し、反射防止膜上に、コンタクトホール形成用の第１パターンで開口が形成されたレジストパターンを形成する。
【０１１２】
第１のエッチングとして、このレジストパターンをマスクとし、反射防止膜及びハードマスク膜２５をＲＩＥでエッチングする。第１のエッチングのエッチング条件は、例えば、第１実施例の第１のエッチングと同様である。第１のエッチングにより、第１パターンで開口ｏｐ１が形成されたハードマスク２５が形成される。ハードマスク２５に形成された開口ｏｐ１は、後の工程で鍔部２９ｂが埋め込まれる凹部２７ｂとなる。
【０１１３】
図１６Ｔ、図１６Ａ、及び図１６Ｂを参照する。ハードマスク２５上にフォトレジストを塗布する。フォトリソグラフィにより、コンタクトホール形成用の第２パターンで開口ｏｐ２が形成されたレジストパターン２６を形成する。上述の第１実施例（及び後述の第３実施例）と異なり、第２実施例のように、反射防止膜を介さず、ハードマスク膜上に直接レジストパターンを形成することもできる。
【０１１４】
図１７Ｔ、図１７Ａ、及び図１７Ｂを参照する。第２のエッチングとして、レジストパターン２６をマスクとし、層間絶縁膜２４をＲＩＥでエッチングする。第２のエッチングのエッチング条件は、例えば、第１実施例の第２のエッチングと同様である。
【０１１５】
第２のエッチングにより、第１実施例の第２のエッチングと同様に、第２パターンの開口ｏｐ２と第１パターンの開口ｏｐ１との交差部で層間絶縁膜２４が除去され、後の工程で柱部２９ａが埋め込まれる凹部２７ａが形成される。
【０１１６】
図１８Ｔ、図１８Ａ、及び図１８Ｂを参照する。レジストパターン２６を、アッシング処理及びウェット洗浄によって除去する。このようにして、浅い凹部２７ｂの底に深い凹部２７ａが配置されたコンタクトホール２７が形成される。
【０１１７】
図１９Ｔ、図１９Ａ、及び図１９Ｂを参照する。第１実施例で図７Ｔ及び図７Ａを参照して説明した工程と同様にして、コンタクトホール２７を覆ってハードマスク２５上に、グルー膜２８ａ及び導電膜２８ｂを堆積する。
【０１１８】
図２０Ｔ、図２０Ａ、及び図２０Ｂを参照する。さらに、第１実施例で図８Ｔ、図８Ａ、及び図８Ｐを参照して説明した工程と同様にして、余分な導電膜２８ｂ及びグルー膜２８ａをＣＭＰで研磨除去して、ハードマスク２５を露出させる。このようにして、各コンタクトホール２７内に、第１実施例のコンタクトプラグ１０と同様にして、柱部２９ａと鍔部２９ｂとを有するコンタクトプラグ２９が形成される。
【０１１９】
図２１Ｔ、図２１Ａ、及び図２１Ｂを参照する。さらに、第１実施例で図９Ｔ及び図９Ａを参照して説明した工程、及びその後の工程と同様にして、層間絶縁膜３０中に第１層目配線層３１を形成し、上方の多層配線を形成する。このようにして、第２実施例による半導体装置が形成される。
【０１２０】
図２２は、ソース／ドレイン領域ｓｄ、ゲート電極ｇｔ、第１パターンの開口ｏｐ１、第２パターンの開口ｏｐ２、コンタクトホール２７、コンタクトプラグ２９、及び、第１層目配線３１をまとめて示す概略平面図である。
【０１２１】
第２実施例では、ソース／ドレイン領域とゲート電極に共通に接続するシェアードコンタクトプラグは形成されず、コンタクトプラグ２９は、ソース／ドレイン領域ｓｄに接続するコンタクトプラグ２９ｓｄと、ゲート電極ｇｔに接続するコンタクトプラグ２９ｇｔの２種類が形成される。これに対応して、コンタクトホール２７は、ソース／ドレイン領域ｓｄを露出するコンタクトホール２７ｓｄと、ゲート電極ｇｔを露出するコンタクトホール２７ｇｔの２種類が形成される。
【０１２２】
第１実施例のコンタクトホール８ｓｄの形成領域と同様に、コンタクトホール２７ｓｄの形成領域において、第１パターンの開口ｏｐ１の開口は、ゲート電極ｇｔと平行な方向に長く、第２パターンの開口ｏｐ２は、第１パターンの開口ｏｐ１に直交する方向に長い。
【０１２３】
第１実施例のコンタクトホール８ｇｔの形成領域と同様に、コンタクトホール２７ｇｔの形成領域において、第１パターンの開口ｏｐ１は、ゲート電極ｇｔと直交する方向に長く、第２パターンの開口ｏｐ２は、第１パターンの開口ｏｐ１に直交する方向に長い。
【０１２４】
図２２の右方に配置されたＭＯＳトランジスタについて、ソース／ドレイン領域ｓｄに接続するコンタクトプラグ２９ｓｄ、及びゲート電極ｇｔに接続するコンタクトプラグ２９ｇｔは、どちらも１つの柱部２９ａを有する。
【０１２５】
図２２の左方に配置されたＭＯＳトランジスタについて、ゲート電極ｇｔに接続されるコンタクトプラグ２９ｇｔは、１つの柱部２９ａを有する。一方、ソース／ドレイン領域ｓｄに接続されるコンタクトプラグ２９ｓｄは、共通のソース／ドレイン領域ｓｄに接触する２つの柱部２９ａを有し、２つの柱部２９ａが鍔部２９ｂで接続された構造である。このように、通常のコンタクトプラグも、必要に応じ、複数の柱部が鍔部で接続された構造で形成することができる。
【０１２６】
次に、第３実施例による半導体装置について説明する。第３実施例は、第２実施例と同様に、ロジック回路が形成される。以下主に、第２実施例との違いについて説明する。なお、第２実施例と対応する部材や構造に対して、同一の参照符号を用いる。
【０１２７】
図２３Ｔ〜図３０Ｔは、第３実施例による半導体装置の製造方法の主要工程を示す概略平面図である。図２３Ａ〜図３０Ａ、及び、図２３Ｂ〜図３０Ｂは、第３実施例による半導体装置の製造方法の主要工程を示す概略断面図である。平面図に「Ｔ」を付す。平面図の一点鎖線ＡＡに沿った断面図に「Ａ」を付し、一点鎖線ＢＢに沿った断面図に「Ｂ」を付す。
【０１２８】
まず、第２実施例で図１３Ｔ、図１３Ａ、及び図１３Ｂを参照して説明したように、シリコン基板２１にＭＯＳトランジスタを形成する。
【０１２９】
図２３Ｔ、図２３Ａ、及び図２３Ｂを参照する。第２実施例で図１４Ｔ、図１４Ａ、及び図１４Ｂを参照して説明した工程と同様にして、シリコン基板２１上方に層間絶縁膜２４及びハードマスク膜２５を形成する。第３実施例では、ハードマスク膜２５を第１ハードマスク膜２５と呼ぶ。
【０１３０】
第１ハードマスク膜２５上に、第３実施例では、第２ハードマスク膜４１を形成する。第２ハードマスク膜４１は、例えば、酸化シリコンをＣＶＤで厚さ約２０ｎｍ（±１０ｎｍ程度）堆積して形成される。なお、第２ハードマスク膜４１の材料として、その他例えば、ＳｉＮ、ＴＥＯＳ、ＵＳＧ、ＢＰＳＧ、ＳｉＯＣ、ポーラス低誘電率材料などを用いることもできる。
【０１３１】
第１ハードマスク膜２５の材料・材質と、第２ハードマスク膜４１の材料・材質とは異なることが好ましい。第１ハードマスク膜２５と第２ハードマスク膜４１は、材料・材質が違うと、パターニングにおけるエッチングレートや、ＣＭＰにおける研磨レートが違ってくる。後に図２９Ｔ、図２９Ａ、図２９Ｂ、図３０Ｔ、図３０Ａ、及び図３０Ｂを参照して説明するＣＭＰ工程において、下地となる第１ハードマスク膜２５の方が、上の膜である第２ハードマスク膜４１よりも削れにくいことが好ましい。
【０１３２】
図２４Ｔ、図２４Ａ、及び図２４Ｂを参照する。第２ハードマスク膜４１上に反射防止膜を形成し、反射防止膜上に、コンタクトホール形成用の第１パターンで開口が形成されたレジストパターンを形成する。第１パターン形状は、例えば、第２実施例と同様である。
【０１３３】
第１のエッチングとして、このレジストパターンをマスクとし、反射防止膜、第２ハードマスク膜４１、及び第１ハードマスク膜２５をＲＩＥでエッチングする。第１のエッチングの第１段として、まず、反射防止膜と第２ハードマスク膜４１とをエッチングする。第１段のエッチングには、酸化シリコンを選択的エッチングするエッチングガスが用いられる。
【０１３４】
第１のエッチングの第２段として、さらに、第１ハードマスク膜２５をエッチングする。第２段のエッチングには、窒化シリコンを選択的エッチングするエッチングガスが用いられる。
【０１３５】
第１のエッチングにより、第１パターンで開口ｏｐ１が形成された第２ハードマスク４１及び第１ハードマスク２５が形成される。
【０１３６】
図２５Ｔ、図２５Ａ、及び図２５Ｂを参照する。第２ハードマスク４１上に反射防止膜４２を形成し、反射防止膜４２上にフォトレジストを塗布する。フォトリソグラフィにより、コンタクトホール形成用の第２パターンで開口ｏｐ２が形成されたレジストパターン２６を形成する。第２パターン形状は、例えば、第２実施例と同様である。
【０１３７】
図２６Ｔ、図２６Ａ、及び図２６Ｂを参照する。第２のエッチングとして、レジストパターン２６をマスクとし、反射防止膜４２及び層間絶縁膜２４をＲＩＥでエッチングする。第２のエッチングのエッチング条件は、例えば、第２実施例の第２のエッチングと同様である。
【０１３８】
第３実施例では、層間絶縁膜２４と第２ハードマスク４１とが、例えば酸化シリコンで形成され、材料が同じであるので、第２のエッチングで同時にエッチングされる。第２パターンの開口ｏｐ２の底に第２ハードマスク４１が露出した領域では、第２ハードマスク４１が除去されて、第１ハードマスク２５が露出する。つまり、第２のエッチング終了後の第２ハードマスク４１には、第１パターンの開口ｏｐ１及び第２パターンの開口ｏｐ２が形成されている。第２パターンの開口ｏｐ２と第１パターンの開口ｏｐ１との交差部は、第２のエッチングにより層間絶縁膜２４が除去される。
【０１３９】
図２７Ｔ、図２７Ａ、及び図２７Ｂを参照する。レジストパターン２６及び反射防止膜４２を、アッシング処理及びウェット洗浄によって除去する。このようにして、コンタクトホール２７が形成される。
【０１４０】
図２８Ｔ、図２８Ａ、及び図２８Ｂを参照する。第２実施例で図１９Ｔ、図１９Ａ、及び図１９Ｂを参照して説明した工程と同様にして、グルー膜２８ａ及び導電膜２８ｂを堆積する。
【０１４１】
図２９Ｔ、図２９Ａ、及び図２９Ｂを参照する。まず、ＣＭＰ工程の第１段として、余分な導電膜２８ｂ及びグルー膜２８ａを研磨除去して、第２ハードマスク４１を露出させる。
【０１４２】
図３０Ｔ、図３０Ａ、及び図３０Ｂを参照する。次に、ＣＭＰ工程の第２段として、第２ハードマスク４１、及び、第２ハードマスク４１の開口内に埋め込まれた導電膜２８ｂ及びグルー膜２８ａを研磨除去して、第１ハードマスク２５を露出させる。このようにして、各コンタクトホール２７内に、コンタクトプラグ２９が形成される。
【０１４３】
さらに、第２実施例で図２１Ｔ、図２１Ａ、及び図２１Ｂを参照して説明した工程と同様にして、層間絶縁膜３０中に第１層目配線層３１を形成し、上方の多層配線を形成する。このようにして、第３実施例による半導体装置が形成される。
【０１４４】
第３実施例は、第２実施例に比べ、第１ハードマスク２５上の第２ハードマスク４１が追加されている。コンタクトプラグ２９形成時のＣＭＰで除去すべき、余分な導電膜２８ｂ及びグルー膜２８ａは、第２ハードマスク４１の上面上に形成される。
【０１４５】
余分な導電膜２８ｂ及びグルー膜２８ａを確実に除去するために、通常、下地膜もある程度研磨するオーバー研磨が行われる。第２実施例であれば、この下地膜はハードマスク２５であり、ハードマスク２５がオーバー研磨される。第３実施例であれば、この下地膜は第２ハードマスク４１であり、第２ハードマスク４１がオーバー研磨される。
【０１４６】
第２実施例及び第３実施例では、ハードマスク２５は、鍔部２９ｂの埋め込まれた層間絶縁膜２５として残される。第２実施例は、オーバー研磨により層間絶縁膜２５が研磨されるが、層間絶縁膜２５の不要な研磨は望ましくはない。
【０１４７】
第３実施例では、第１ハードマスク２５上に第２ハードマスク４１を積層し、第２ハードマスク４１上の導電膜２８ｂ及びグルー膜２８ａを研磨除去するようにしたことにより、層間絶縁膜２５の研磨を抑制することができる。
【０１４８】
以上、第２実施例及び第３実施例で説明したように、第１実施例のＳＲＡＭ製造方法で説明したような、柱部と鍔部とを有するコンタクトプラグは、ロジック回路に適用することもできる。
【０１４９】
第１実施例〜第３実施例に沿って説明した、柱部と鍔部とを有するコンタクトプラグについてまとめる。
【０１５０】
図３１Ａは、柱部１０ａと鍔部１０ｂとを有するコンタクトプラグ１０と、コンタクトプラグ１０を埋め込む層間絶縁膜４、５とを示す概略斜視図である。
【０１５１】
図３１Ｂは、鍔部１０ｂの延在方向の異なる２種のコンタクトプラグ１０を示す概略斜視図である。
【０１５２】
上述のように、層間絶縁膜（ハードマスク）５に第１パターンで形成した開口内、及び、第１パターンと第２パターンとの交差部で層間絶縁膜４に形成した凹部内に、金属材料を埋め込むことによって、鍔部１０ｂと柱部１０ａを有するコンタクトプラグ１０を一体的に形成することができる。
【０１５３】
柱部１０ａが、下方のトランジスタのソース／ドレイン領域またはゲート電極に接触する。鍔部１０ｂが、柱部１０ａの上部から面内方向の一方向に張り出している。柱部１０ａが埋め込まれる層間絶縁膜４内の凹部を形成する第２のエッチングに先立つ第１のエッチングにより、鍔部１０ｂが埋め込まれる層間絶縁膜５内の開口を形成しておくことができる。
【０１５４】
実施例のコンタクトプラグ１０は、面内方向について層間絶縁膜を介してゲート電極と対向する部分が、微細な柱部１０ａとなるので、ゲート電極との対向面積が抑制されている。これにより、コンタクトプラグとゲート電極との間に生じる寄生容量を抑制することができる。
【０１５５】
鍔部１０ｂは、柱部１０ａより広く形成されている。これにより、鍔部１０ｂがなく柱部１０ａのみでコンタクトプラグ１０が形成されている場合に比べて、第１層目配線の位置ずれに起因するコンタクトプラグ１０との接続不良が生じにくい。また、第１層目配線とコンタクトプラグ１０との接触面積が広くなるので、低抵抗化が図られる。
【０１５６】
また、鍔部１０ｂが柱部１０ａより広いことにより、鍔部１０ｂを有しない場合に比べて、第１層目配線の配置自由度が高くなる。例えば、第１層目の配線間同士の距離を広げる、あるいは対向長を短くすることによって、第１層目の配線間同士の寄生容量を抑えることができる。
【０１５７】
図３１Ｃは、複数の柱部１０ｂを有するコンタクトプラグ１０の概略斜視図である。隣接するコンタクトプラグ１０の鍔部１０ｂが重なり合うように物理設計の段階でレイアウトを結合することによって、シェアードコンタクトの様なローカルインターコネクトを実現することができる。
【０１５８】
このようなレイアウトと、柱部と鍔部を有するコンタクトプラグをもちいることによって、シリコン基板表面に形成された微細なＳＲＡＭやロジック回路のトランジスタを、その上層に形成する配線層とうまく接続することが容易になる。さらに、鍔部上に配置される配線層の配置の自由度が高まることにより、配線レイアウトの最適化が容易になる。
【０１５９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１６０】
以上説明した第１実施例〜第３実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板と、
前記半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有する第１トランジスタと、
前記第１トランジスタのソース／ドレイン領域及びゲート電極を覆う絶縁膜と、
前記絶縁膜中に形成され、前記第１トランジスタのソース／ドレイン領域またはゲート電極に接続される第１コンタクトプラグと
を有し、
前記第１コンタクトプラグは、前記絶縁膜の厚さ方向に延在し前記第１トランジスタのソース／ドレイン領域またはゲート電極に接触する第１柱部と、前記第１柱部の上部から前記絶縁膜の表面と平行な方向に張り出し上面が平坦化された第１鍔部とを有する半導体装置。
（付記２）
前記第１コンタクトプラグは、前記第１柱部と前記第１鍔部とが、同材料で一体的に形成されている付記１に記載の半導体装置。
（付記３）
前記第１コンタクトプラグは、Ｗ、ＴｉＮ、Ｔｉ、ＴａＮ、Ｔａ、及びＣｕの少なくとも１つを用いて形成されている付記２に記載の半導体装置。
（付記４）
前記第１コンタクトプラグは、前記絶縁膜の厚さ方向に延在する第２柱部を有し、前記第１鍔部が、前記第２柱部上まで延在して、前記第１柱部と前記第２柱部とを接続している付記１〜３のいずれか１つに記載の半導体装置。
（付記５）
前記半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有する第２トランジスタをさらに有し、
前記絶縁膜は、前記第２トランジスタのソース／ドレイン領域及びゲート電極を覆って形成され、
前記第１コンタクトプラグは、前記第１柱部が前記第１トランジスタのソース／ドレイン領域に接触し、前記第２柱部が前記第２トランジスタのゲート電極に接触している付記４に記載の半導体装置。
（付記６）
前記第１トランジスタ及び前記第２トランジスタは、ＳＲＡＭ内のロードトランジスタである付記５に記載の半導体装置。
（付記７）
前記第１柱部と前記第２柱部とは、前記第２トランジスタのゲート電極の延在方向と交差する方向に並んで配置され、前記第１鍔部は、前記第２トランジスタのゲート電極の延在方向と交差する方向に張り出している付記５または６に記載の半導体装置。
（付記８）
前記半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有する第３トランジスタをさらに有し、
前記絶縁膜は、前記第３トランジスタのソース／ドレイン領域及びゲート電極を覆って形成され、
前記絶縁膜中に形成され、前記第３トランジスタのソース／ドレイン領域またはゲート電極に接続される第２コンタクトプラグをさらに有し、
前記第２コンタクトプラグは、前記絶縁膜の厚さ方向に延在し前記第３トランジスタのソース／ドレイン領域またはゲート電極に接触する第３柱部と、前記第３柱部の上部から前記絶縁膜の表面と平行な方向に張り出し上面が平坦化された第２鍔部とを有し、
前記第１柱部、前記第２柱部、及び前記第３柱部は、断面が同一形状である付記５〜７のいずれか１つに記載の半導体装置。
（付記９）
前記第１コンタクトプラグは、前記第１柱部及び前記第２柱部が、ともに前記第１トランジスタの共通のソース／ドレイン領域に接触している付記４に記載の半導体装置。
（付記１０）
前記第１柱部と前記第２柱部とは、前記第１トランジスタのゲート電極の延在方向と平行な方向に並んで配置され、前記第１鍔部は、前記第１トランジスタのゲート電極の延在方向と平行な方向に張り出している付記９に記載の半導体装置。
（付記１１）
前記第１鍔部は、前記第１トランジスタのゲート電極の延在方向に交差する方向、または当該延在方向に平行な方向の一方向に張り出している付記１〜１０のいずれか１つに記載の半導体装置。
（付記１２）
前記第１鍔部の張り出している方向と交差する方向について、前記第１鍔部と前記第１柱部の寸法が等しい付記１１に記載の半導体装置。
（付記１３）
前記絶縁膜は、第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１絶縁膜と異なる材料で形成された第２絶縁膜とを含み、
前記第１柱部は前記第１絶縁膜内に配置され、前記第１鍔部は前記第２絶縁膜内に配置され、前記第２絶縁膜の上面と前記第１鍔部の上面とが揃っている付記１〜１０のいずれか１つに記載の半導体装置。
（付記１４）
前記第１コンタクトプラグは、前記第１柱部を有し他の柱部を有さず、前記第１柱部が前記第１トランジスタのソース／ドレイン領域に接触し、前記第１鍔部は、前記第１トランジスタのゲート電極の延在方向に平行な方向に張り出している付記１〜３のいずれか１つに記載の半導体装置。
（付記１５）
前記第１コンタクトプラグは、前記第１柱部を有し他の柱部を有さず、前記第１柱部が前記第１トランジスタのゲート電極に接触し、前記第１鍔部は、前記第１トランジスタのゲート電極の延在方向に交差する方向に張り出している付記１〜３のいずれか１つに記載の半導体装置。
（付記１６）
さらに、前記鍔部上に形成された配線層を有する付記１〜１５のいずれか１つに記載の半導体装置。
（付記１７）
半導体基板に、ソース／ドレイン領域及びゲート電極を有する第１トランジスタを形成する工程と、
前記第１トランジスタのソース／ドレイン領域及びゲート電極を覆って前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上方に、第２絶縁膜を形成する工程と、
前記第１トランジスタのソース／ドレイン領域上方またはゲート電極上方で、前記第２絶縁膜に、第１方向に延在する第１開口を形成する工程と、
前記第２絶縁膜上方に、レジスト膜を形成する工程と、
前記第１トランジスタのソース／ドレイン領域上方またはゲート電極上方で、前記レジスト膜に、前記第１方向と交差する第２方向に延在する第２開口を、前記第１開口と交差する位置に形成する工程と、
前記第１開口と前記第２開口の交差部である第１交差部で、前記第１絶縁膜をエッチングして、前記第１トランジスタのソース／ドレイン領域またはゲート電極を露出する第１凹部を形成する工程と、
前記レジスト膜を除去する工程と、
前記第１凹部及び前記第１開口を埋め込んで、前記第２絶縁膜上方に導電材料を堆積する工程と、
前記第２絶縁膜上方の前記導電材料を研磨除去して、前記第１凹部内に配置された第１柱部、及び前記第１開口内に配置された第１鍔部を有する第１コンタクトプラグを形成する工程と
を有する半導体装置の製造方法。
（付記１８）
前記第１絶縁膜を形成する工程と、前記第２絶縁膜を形成する工程とは、前記第１絶縁膜と前記第２絶縁膜とを、相互に異なるエッチングレートでエッチングできる材料で形成し、
前記第１開口を形成する工程は、前記第１絶縁膜に対し前記第２絶縁膜を選択的にエッチングできる条件でエッチングし、
前記第１凹部を形成する工程は、前記第２絶縁膜に対し前記第１絶縁膜を選択的にエッチングできる条件でエッチングする付記１７に記載の半導体装置の製造方法。
（付記１９）
前記第２絶縁膜上方に、第３絶縁膜を形成する工程をさらに有し、
前記第２絶縁膜に前記第１開口を形成する工程は、前記第３絶縁膜及び前記第２絶縁膜に、前記第１開口を形成し、
前記レジスト膜を形成する工程は、前記第３絶縁膜上方に、前記レジスト膜を形成し、
前記導電材料を堆積する工程は、前記第３絶縁膜上方に、前記導電材料を堆積し、
前記第１コンタクトプラグを形成する工程は、前記第３絶縁膜上方の前記導電材料を研磨除去するとともに、前記第３絶縁膜を研磨除去する付記１７または１８に記載の半導体装置の製造方法。
（付記２０）
前記半導体基板に前記第１トランジスタを形成する工程は、前記半導体基板に、ソース／ドレイン領域及びゲート電極を有する第２トランジスタを形成し、
前記第１絶縁膜を形成する工程は、前記第１絶縁膜を、前記第２トランジスタのソース／ドレイン領域及びゲート電極を覆って形成し、
前記第１開口を形成する工程は、前記第１開口を、前記第１トランジスタのソース／ドレイン領域上から前記第２トランジスタのゲート電極上に延在するように形成し、
前記第２開口を形成する工程は、前記第１トランジスタのソース／ドレイン領域上で、前記レジスト膜に、前記第２開口を形成するとともに、前記第２トランジスタのゲート電極上で、前記レジスト膜に、前記第１方向と交差する第３方向に延在する第３開口を、前記第１開口と交差する位置に形成し、
前記第１凹部を形成する工程は、前記第１交差部で前記第１絶縁膜をエッチングするとともに、前記第１開口と前記第３開口の交差部である第２交差部で前記第１絶縁膜をエッチングして、前記第１交差部に、前記第１トランジスタのソース／ドレイン領域を露出する前記第１凹部を形成し、前記第２交差部に、前記第２トランジスタのゲート電極を露出する第２凹部を形成し、
前記導電材料を堆積する工程は、前記第１凹部、前記第２凹部、及び前記第１開口を埋め込んで、前記第２絶縁膜上方に前記導電材料を堆積し、
前記第１コンタクトプラグを形成する工程は、前記第２絶縁膜上方の前記導電材料を研磨除去して、前記第１凹部内に配置された前記第１柱部、前記第２凹部内に配置された第２柱部、及び、前記第１開口内に配置された前記第１鍔部を有する前記第１コンタクトプラグを形成する付記１７〜１９のいずれか１つに記載の半導体装置の製造方法。
（付記２１）
前記半導体基板に前記第１トランジスタを形成する工程は、前記半導体基板に、ソース／ドレイン領域及びゲート電極を有する第３トランジスタを形成し、
前記第１絶縁膜を形成する工程は、前記第１絶縁膜を、前記第３トランジスタのソース／ドレイン領域及びゲート電極を覆って形成し、
前記第１開口を形成する工程は、前記第２絶縁膜に、前記第１開口を形成するとともに、前記第３トランジスタのソース／ドレイン領域上方またはゲート電極上方で、前記第２絶縁膜に、第４方向に延在する第４開口を形成し、
前記第２開口を形成する工程は、前記レジスト膜に、前記第２開口及び前記第３開口を形成するとともに、前記第３トランジスタのソース／ドレイン領域上方またはゲート電極上方で、前記レジスト膜に、前記第４方向と交差する第５方向に延在する第５開口を、前記第４開口と交差する位置に形成し、
前記第１凹部を形成する工程は、前記第１凹部及び前記第２凹部を形成するとともに、前記第４開口と前記第５開口の交差部である第３交差部で前記第１絶縁膜をエッチングして、前記第３トランジスタのソース／ドレイン領域またはゲート電極を露出する第３凹部を形成し、
前記導電材料を堆積する工程は、前記第１凹部、前記第２凹部、及び前記第１開口とともに、前記第３凹部及び前記第４開口を埋め込んで、前記第２絶縁膜上方に前記導電材料を堆積し、
前記第１コンタクトプラグを形成する工程は、前記第２絶縁膜上方の前記導電材料を研磨除去して、前記第１コンタクトプラグを形成するとともに、前記第３凹部内に配置された第３柱部、及び前記第４開口内に配置された第２鍔部を有する第２コンタクトプラグを形成し、
前記第１凹部、前記第２凹部、及び前記第３凹部が形成される工程において、前記第１交差部、前記第２交差部、及び前記第３交差部が同一形状である付記２０に記載の半導体装置の製造方法。
【符号の説明】
【０１６１】
１、２１  シリコン基板
２、２２  素子分離絶縁膜
ａｒ  活性領域
ｒｐｗ  ｐ型ウェル領域
ｒｎｗ  ｎ型ウェル領域
ｐｗ１、ｐｗ２  ｐ型ウェル内の活性領域
ｎｗ１、ｎｗ２  ｎ型ウェル内の活性領域
３、２３  ゲート絶縁膜
ｇｔ  ゲート電極
ｓｄ  ソース／ドレイン領域
Ｔ１、Ｔ２  トランスファトランジスタ
Ｄ１、Ｄ２  ドライバトランジスタ
Ｌ１、Ｌ２  ロードトランジスタ
４、２４  層間絶縁膜
５、２５  ハードマスク（層間絶縁膜）
６  反射防止膜
７、２６  レジストパターン
ｏｐ１  第１パターンの開口
ｏｐ２  第２パターンの開口
８、２７  コンタクトホール
８ｓｄ、２７ｓｄ  ソース／ドレイン領域を露出するコンタクトホール
８ｇｔ、２７ｇｔ  ゲート電極を露出するコンタクトホール
８ｓｈ  ソース／ドレイン領域及びゲート電極を露出するコンタクトホール
８ａ、２７ａ  深い凹部
８ａｓｄ  ソース／ドレイン領域を露出する深い凹部
８ａｇｔ  ゲート電極を露出する深い凹部
８ｂ、２７ｂ  浅い凹部
９ａ、２８ａ  グルー膜
９ｂ、２８ｂ  導電膜
１０、２９  コンタクトプラグ
１０ｓｄ、２９ｓｄ  ソース／ドレイン領域に接続するコンタクトプラグ
１０ｇｔ、２９ｇｔ  ゲート電極に接続するコンタクトプラグ
１０ｓｈ  ソース／ドレイン領域及びゲート電極に接続するシェアードコンタクトプラグ
１０ａ、２９ａ  柱部
１０ａｓｄ  ソース／ドレイン領域に接触する柱部
１０ａｇｔ  ゲート電極に接触する柱部
１０ｂ、２９ｂ  鍔部
１１、３０  層間絶縁膜
１２、３１  第１層目配線
４１  ハードマスク
４２  反射防止膜
【図１】
0005754334.tif 000002
【図２】
0005754334.tif 000003
【図３】
0005754334.tif 000004
【図４】
0005754334.tif 000005
【図５】
0005754334.tif 000006
【図６】
0005754334.tif 000007
【図７】
0005754334.tif 000008
【図８】
0005754334.tif 000009
【図９】
0005754334.tif 000010
【図１０】
0005754334.tif 000011
【図１１】
0005754334.tif 000012
【図１２】
0005754334.tif 000013
【図１３】
0005754334.tif 000014
【図１４】
0005754334.tif 000015
【図１５】
0005754334.tif 000016
【図１６】
0005754334.tif 000017
【図１７】
0005754334.tif 000018
【図１８】
0005754334.tif 000019
【図１９】
0005754334.tif 000020
【図２０】
0005754334.tif 000021
【図２１】
0005754334.tif 000022
【図２２】
0005754334.tif 000023
【図２３】
0005754334.tif 000024
【図２４】
0005754334.tif 000025
【図２５】
0005754334.tif 000026
【図２６】
0005754334.tif 000027
【図２７】
0005754334.tif 000028
【図２８】
0005754334.tif 000029
【図２９】
0005754334.tif 000030
【図３０】
0005754334.tif 000031
【図３１】
0005754334.tif 000032
【図３２】
0005754334.tif 000033