(57)【特許請求の範囲】
【請求項１】
電源電圧に応じた電荷を充電可能な第１キャパシタと、
前記第１キャパシタの充電電荷を利用して出力電圧を生成する第２キャパシタと、
前記出力電圧を基準電圧と比較して、前記出力電圧が前記基準電圧を下回ったか否かを示す比較信号を出力するコンパレータと、
前記第１キャパシタに充電動作を行わせるか、または前記第１キャパシタの充電電荷を前記第２キャパシタに転送する動作を行わせるかを切り替える切替器と、
前記第１キャパシタに電荷を充電する周期が各周期ごとにランダム化するように、前記比較信号に基づいて前記切替器の切替タイミングを制御する制御部と、を備えることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記制御部は、周波数は同一でデューティの異なる複数のクロック信号の中から、一つをランダムに選択するデューティ選択部を有し、前記デューティ選択部で選択したクロック信号に同期させて前記切替器を切り替えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記制御部は、前記デューティ選択部で選択したクロック信号の立ち上がりタイミングをランダムに選択する立ち上がり選択部を有し、前記立ち上がり選択部で選択したクロック信号に同期させて前記切替器を切り替えることを特徴とする請求項１または２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記制御部は、前記デューティ選択部で選択したクロック信号の立ち下がりタイミングをランダムに選択する立ち下がり選択部を有し、前記立ち下がり選択部で選択したクロック信号に同期させて前記切替器を切り替えることを特徴とする請求項１乃至３のいずれかに記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記切替器は、個別にオンまたはオフに切替可能な複数のＭＯＳトランジスタを備え、  前記制御部は、前記複数のＭＯＳトランジスタをオンまたはオフするタイミングをランダムに制御するとともに、前記複数のＭＯＳトランジスタの少なくとも一つのオン抵抗を制御することを特徴とする請求項１乃至４のいずれかに記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記制御部は、前記第１キャパシタを充電する期間と、前記第２キャパシタを充電する期間との間に設けられ、前記第１キャパシタおよび前記第２キャパシタのいずれも充電しないデッドタイムの時間長さが周期ごとにランダムになるように前記切替器を切り替えることを特徴とする請求項１乃至５のいずれかに記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記制御部は、ΔΣＤ／Ａ変換器のΔΣ変調器の出力信号、またはΔΣＡ／Ｄ変換器の出力信号に基づいて、前記切替器の切替タイミングを制御することを特徴とする請求項１乃至６のいずれかに記載のＤＣ−ＤＣコンバータ。
【請求項８】
前記コンパレータは、
前記出力電圧を第１基準電圧と比較して、前記出力電圧が前記第１基準電圧を下回ったか否かを示す第１比較信号を出力する第１比較部と、
前記出力電圧を前記第１基準電圧よりも高い第２基準電圧と比較して、前記出力電圧が前記第２基準電圧を下回ったか否かを示す第２比較信号を出力する第２比較部と、を有し、
前記制御部は、前記第１比較信号に基づいて第１周期で前記切替器の切替タイミングを制御すると共に、前記第２比較信号に基づいて前記第１周期よりも短い第２周期で前記切替器の切替タイミングを制御することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項９】
ＤＣ−ＤＣコンバータを有する電源回路と、
前記ＤＣ−ＤＣコンバータの出力電圧に基づいて音声信号のゲイン調整を行う出力アンプと、を備え、
前記ＤＣ−ＤＣコンバータは、
電源電圧に応じた電荷を充電可能な第１キャパシタと、
前記第１キャパシタの充電電荷を利用して出力電圧を生成する第２キャパシタと、
前記出力電圧を基準電圧と比較して、前記出力電圧が前記基準電圧を下回ったか否かを示す比較信号を出力するコンパレータと、
前記第１キャパシタに充電動作を行わせるか、または前記第１キャパシタの充電電荷を前記第２キャパシタに転送する動作を行わせるかを切り替える切替器と、
前記第１キャパシタに電荷を充電する周期が各周期ごとにランダム化するように、前記比較信号に基づいて前記切替器の切替タイミングを制御する制御部と、を有することを特徴とする音声出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、チャージポンプ型のＤＣ−ＤＣコンバータと、このＤＣ−ＤＣコンバータを内蔵する音声出力装置に関する。
【背景技術】
【０００２】
最近の携帯電話やスマートフォンは、デジタル音声データを再生する機能を備えており、音声はヘッドフォンを接続して聞くのが一般的である。ヘッドフォンやイヤースピーカ、LINE出力などで音声を再生する場合は、音声信号の出力ワット数も小さくて済むため、音声出力装置用の電源回路には、チャージポンプ型のＤＣ−ＤＣコンバータが用いられる。チャージポンプ型のＤＣ−ＤＣコンバータは、外付け部品のインダクタが不要のため、ヘッドフォンなどで音声再生を行う小型の電子機器には最適である。
【０００３】
しかしながら、チャージポンプ型のＤＣ−ＤＣコンバータは、出力電圧が基準電圧を下回った場合のみ電圧上昇を行う間欠動作を行うため、負荷電流が一定となる場合には出力リップル電圧に一定周波数のスプリアス成分が含まれてしまう。
【０００４】
このスプリアス成分は、負荷電流とＤＣ−ＤＣコンバータのドライブ能力によっては、可聴帯域に発生し、ＤＣ−ＤＣコンバータを電源として動作するＤＡＣや出力アンプなどに混入してしまう。このとき、ＤＡＣや出力アンプなどの回路の電源電圧変動除去比（ＰＳＲＲ：Power Supply Rejection Ratio）が不十分であると、出力アンプなどの出力にも可聴帯域のスプリアス成分が混入して、不要な音声として可聴され、Ｓ／Ｎ比も劣化してしまう。特に、無信号時は、出力アンプの出力に、ノイズとともに単一周波数の音声が混入し、聴取者が違和感や不快感を感じやすくなる。
【０００５】
上述したスプリアス成分を低減するには、チャージポンプ型ＤＣ−ＤＣコンバータ内のフライングキャパシタやデカップリングキャパシタの接続を切り替えるスイッチ用ＭＯＳのオン抵抗を高めるなどして電流制限を行う対策も考えられるが、スイッチ用ＭＯＳのオン抵抗を高くすると、熱による損失が多くなり、電圧変換効率が低下してしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２７２０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態は、電圧変換効率を低下させずに、出力電圧のリップルによるスプリアス成分が可聴されないようにしたＤＣ−ＤＣコンバータおよび音声出力装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態によれば、電源電圧に応じた電荷を充電可能な第１キャパシタと、
前記第１キャパシタの充電電荷を利用して出力電圧を生成する第２キャパシタと、
前記出力電圧を基準電圧と比較して、前記出力電圧が前記基準電圧を下回ったか否かを示す比較信号を出力するコンパレータと、
前記第１キャパシタに充電動作を行わせるか、または前記第１キャパシタの充電電荷を前記第２キャパシタに転送する動作を行わせるかを切り替える切替器と、
前記比較信号に基づいて前記切替器の切替タイミングを制御する制御部と、を備えることを特徴とするＤＣ−ＤＣコンバータが提供される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示す図。
【図２】本実施形態に係るＤＣ−ＤＣコンバータ１の特性を示す図。
【図３】第２の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図。
【図４】第４の実施形態に係る切替タイミング生成器１２の内部構成の一例を示すブロック図。
【図５】図４の構成をより具体化した切替タイミング生成器１２の内部構成の一例を示すブロック図。
【図６】第４の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図。
【図７】図６の変形例に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図。
【図８】図６と図７を組み合わせて構成したＤＣ−ＤＣコンバータ１を内蔵する音声出力装置の概略構成を示すブロック図。
【図９】第５の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図。
【図１０】図９のＤＣ−ＤＣコンバータ１の特性を示す図。
【図１１】電源電圧を昇圧するＤＣ−ＤＣコンバータ１の概略構成を示すブロック図。
【図１２】電源電圧ＶDDと同等の電圧レベルの出力電圧ＶOUTを出力可能な降圧型のＤＣ−ＤＣコンバータ１の概略構成を示す図。
【図１３】負電圧レベルの出力電圧ＶOUTを生成するＤＣ−ＤＣコンバータ１の概略構成を示す図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
図１は第１の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示す図である。図１のＤＣ−ＤＣコンバータ１は、例えば、音声出力装置の電源回路に用いられる。
【００１２】
図１のＤＣ−ＤＣコンバータ１は、いわゆるチャージポンプ型であり、フライングキャパシタ２と、デカップリングキャパシタ３と、コンパレータ（ＣＯＭＰ）４と、切替器５ａ、５ｂと、制御部（ＣＯＮＴ）６とを備えている。特に、制御部６を設けている点に特徴がある。
【００１３】
フライングキャパシタ２の一端は切替器５ａに接続され、他端は切替器５ｂに接続されている。フライングキャパシタ２は、切替器５ａ、５ｂの切替により、電源電圧に応じた電荷の充電と、充電した電荷の転送とを行う。
【００１４】
デカップリングキャパシタ３の一端は出力端子に接続され、他端は接地されている。デカップリングキャパシタ３は、切替器５ａ、５ｂの切替により、フライングキャパシタ２から転送された電荷の充電と、充電した電荷の放電とを行う。デカップリングキャパシタ３の両端電圧が出力電圧となる。
【００１５】
コンパレータ４は、出力電圧を基準電圧と比較して、出力電圧が基準電圧を下回ったか否かを示す比較信号を出力する。本実施形態に係るコンパレータ４は、出力電圧が基準電圧を下回ると、比較信号をハイレベルにし、出力電圧が基準電圧以上の場合は、比較信号をロウレベルにする。
【００１６】
切替器５ａ、５ｂは、コンパレータ４から出力された比較信号に基づいて、フライングキャパシタ２に充電動作を行わせるか、またはフライングキャパシタ２の充電電荷をデカップリングキャパシタ３に転送する動作を行わせるかを切り替える。
【００１７】
制御部６は、コンパレータ４から出力された比較信号に基づいて、切替器５ａ、５ｂの切替タイミングを制御するための制御信号を生成する。より詳しくは、制御部６は、フライングキャパシタ２に電荷を充電する周期が各周期ごとにランダム化するように、切替器５ａ、５ｂの切替タイミングを制御するための制御信号を生成する。制御部６の制御により、出力電圧のリップルの周期と振幅がランダム化し、スプリアス成分が分散して、スプリアス成分の振幅が低減される。
【００１８】
図２は本実施形態に係るＤＣ−ＤＣコンバータ１の特性を示す図であり、図２（ａ）はＤＣ−ＤＣコンバータ１の出力電圧の波形図である。この図に示すように、本実施形態によれば、出力電圧のリップルの周期と振幅がランダム化する。したがって、出力電圧波形をフーリエ変換（ＦＦＴ）すると、図２（ｂ）に示すように、スプリアス成分が分散化して、いずれのスプリアス成分もレベルが低減されて可聴限界レベルを超えなくなる。
【００１９】
これに対して、ＤＣ−ＤＣコンバータ１に制御部６がない場合は、出力電圧のリップルの周期と振幅は図２（ｃ）のように略一定になる。このため、図２（ｃ）の出力電圧波形をフーリエ変換すると、図２（ｄ）のように、可聴限界レベルを超えるような大きなスプリアス成分が１箇所だけに現れ、これが不要音の発生とＳ／Ｎ比の劣化を招く。
【００２０】
本実施形態では、制御部６が切替器５ａ、５ｂを切り替えるタイミングをランダム化することで、図２（ａ）および図２（ｂ）のような特性を得るようにしているが、制御部６が切替器５ａ、５ｂの切替タイミングを制御する手法には、例えば以下の手法が考えられる。
１）切替器５ａ、５ｂの切替タイミングを、カウンタの計測値を利用してランダムに設定する。
２）切替器５ａ、５ｂの切替タイミングを、乱数発生回路で発生した（疑似）乱数を用いてランダムに設定する。
３）切替器５ａ、５ｂを切り替える際に、フライングキャパシタ２とデカップリングキャパシタ３のどちらにも充電が行われないデッドタイムを設けて、このデッドタイムの時間長をランダムに調整し、結果として、切替器５ａ、５ｂの切替タイミングをランダムに設定する。
４）図１のＤＣ−ＤＣコンバータ１を内蔵する音声出力装置に設けられるΔΣＤ／Ａ変換器のΔΣ変調器の出力を利用して、切替器５ａ、５ｂの切替タイミングをランダムに設定する。また、ΔΣＤ／Ａ変換器に一般的に用いられるスクランブラによってランダム化された信号を用いてもよい。
５）図１のＤＣ−ＤＣコンバータ１を内蔵する音声入力装置に設けられるΔΣＡ／Ｄ変換器の出力を利用して、切替器５ａ、５ｂの切替タイミングをランダムに設定する。
６）切替器５内のフライングキャパシタ２を充電するトランジスタのオン抵抗を切り替えて、スプリアス成分が出現する周波数帯域を高周波側にシフトさせる。
【００２１】
これら１）〜６）を実現する詳細な構成は第２の実施形態以降で説明するが、１）〜６）のいずれか一つだけを採用してもよいし、１）〜６）のうち２以上を任意に組み合わせてもよい。
【００２２】
このように、第１の実施形態では、チャージポンプ型のＤＣ−ＤＣコンバータ１内のコンパレータ４から出力された比較信号に基づいて制御部６で制御信号を生成し、この制御信号を用いて切替器５ａ、５ｂの切替タイミングを調整するため、出力電圧に現れるスプリアス成分のレベルが低減して、Ｓ／Ｎ比も向上する。
【００２３】
（第２の実施形態）
以下に説明する第２の実施形態は、第１の実施形態で説明した切替器５ａ、５ｂの内部構成を具体化したものである。
【００２４】
図３は第２の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図である。図３のＤＣ−ＤＣコンバータ１は、図１と同様に、フライングキャパシタ２と、デカップリングキャパシタ３と、コンパレータ４と、切替器５ａ、５ｂと、制御部６とを備えている。
【００２５】
切替器５ａ、５ｂは、電源端子ＶDDと接地端子ＶSSの間に縦続接続された４つのトランジスタＱ１〜Ｑ４と、トランジスタＱ１に並列接続されたトランジスタＱ５と、トランジスタＱ１〜Ｑ５のゲートに接続されるインバータ群１１とを有する。
【００２６】
制御部６は、トランジスタＱ１〜Ｑ５のオン／オフを制御する切替タイミング生成器（Switching timing generator）１２と、選択パターン生成器（Selection pattern generator）１３と、選択パターン生成器１３の出力信号により選択動作を切り替える第１〜第４マルチプレクサ１４〜１７と、ＡＮＤ回路１８とを有する。
【００２７】
選択パターン生成器１３の出力信号は複数ビットを有し、そのうちの一部の第１ビット列ａは第１マルチプレクサ１４の選択指示用に用いられ、他の一部の第２ビット列ｂは第２マルチプレクサ１５の選択指示用に用いられ、他の一部の第３ビット列ｃは第３マルチプレクサ１６の選択指示用に用いられ、残りの第４ビット列ｄは第４マルチプレクサ１７の選択指示用に用いられる。
【００２８】
選択パターン生成器１３の内部には、不図示のカウンタまたは乱数発生回路が設けられており、カウンタのカウント値または乱数発生回路で生成した乱数に基づいて選択パターン生成器１３の出力信号が生成される。これにより、この出力信号はランダムなビット列になる。選択パターン生成器１３の内部にカウンタを設けて出力信号を生成する場合は、厳密には乱数ではなく、長周期の循環信号であるが、カウンタのビット数が多い場合には周期性が弱まることから、出力電圧に表れるスプリアス成分を可聴限界レベル未満に抑えることができる。
【００２９】
なお、第１〜第４マルチプレクサ１４〜１７のそれぞれで選択する対象信号が２つのみであれば、１ビットのみで選択動作を行えるため、第１〜第４ビット列ａ、ｂ、ｃ、ｄは１ビットだけの場合もありうる。
【００３０】
第１マルチプレクサ１４は、それぞれデューティの異なる４種類のクロック信号の中から一つを第１ビット列ａに基づいて選択する。第１マルチプレクサ１４で選択したクロック信号は、コンパレータ４の出力信号がハイの場合のみ、ＡＮＤ回路１８を通過して、切替タイミング生成器１２に入力される。コンパレータ４の出力信号がハイになるのは、出力電圧が基準電圧を下回った場合であり、この場合のみ、第１マルチプレクサ１４で選択したデューティ比のクロック信号が切替タイミング生成器１２に入力されることになる。
【００３１】
第２マルチプレクサ１５は、立ち下がりタイミングがそれぞれ異なる複数のクロック信号から一つを第２ビット列ｂに基づいて選択する。第２マルチプレクサ１５の出力信号は切替タイミング生成器１２に入力される。切替タイミング生成器１２は、第１マルチプレクサ１４で選択されてＡＮＤ回路１８を通過して入力されたクロック信号の立ち下がりタイミングを、第２マルチプレクサ１５の選択結果に応じて設定する。
【００３２】
第３マルチプレクサ１６は、立ち上がりタイミングがそれぞれ異なる複数のクロック信号から一つを第３ビット列ｃに基づいて選択する。第３マルチプレクサ１６の出力信号は切替タイミング生成器１２に入力される。切替タイミング生成器１２は、第１マルチプレクサ１４で選択されてＡＮＤ回路１８を通過して入力されたクロック信号の立ち上がりタイミングを、第３マルチプレクサ１６の選択結果に応じて設定する。
【００３３】
第４マルチプレクサ１７は、トランジスタＱ１のゲートの論理を決定するためのものであり、トランジスタＱ１を強制オフにするためのドライブオフ信号と、切替タイミング生成器１２の出力信号とのいずれか一方を、第４ビット列ｄに基づいて選択する。
【００３４】
図３では、トランジスタＱ１の動作・非動作の２段階のみの制御としているが、トランジスタＱ１とＱ５だけの２分割だけでなく、３つ以上に分割して、３つ以上のトランジスタの動作・非動作を任意に切り替える複数段階の制御を行ってもよい。
【００３５】
制御部６内に、第１〜第４マルチプレクサ１４〜１７のすべてを必ずしも設ける必要はなく、いずれか一つのみを設けてもよいし、第１〜第４マルチプレクサ１４〜１７の中の１〜４個の任意の組合せを設けてもよい。
【００３６】
切替タイミング生成器１２は、第１〜第３マルチプレクサ１４〜１６の出力信号に基づいて生成されたクロック信号を用いて、トランジスタＱ１〜Ｑ５のオン／オフを制御する。
【００３７】
例えば、フライングキャパシタ２を充電する場合は、トランジスタＱ１もしくはＱ１とＱ５の双方をオンするとともに、トランジスタＱ３をオン、トランジスタＱ４をオフする。トランジスタＱ１，Ｑ５を並列化している理由は、スイッチのオン抵抗を切り替えられるようにするためである。トランジスタＱ１，Ｑ５を両方ともオンすると、トランジスタＱ１のみをオンする場合よりもスイッチのオン抵抗を小さくできる。オン抵抗を切り替えることで、フライングキャパシタ２に充電する単位時間当たりの充電量を可変させることができる。なお、オン抵抗を制御する必要がない場合は、トランジスタＱ１を削除してもよい。
【００３８】
一方、フライングキャパシタ２を放電させて、フライングキャパシタ２の充電電荷をデカップリングキャパシタ３に転送する場合は、トランジスタＱ１，Ｑ３，Ｑ５をオフして、トランジスタＱ２，Ｑ４をオンする。
【００３９】
切替タイミング生成器１２は、フライングキャパシタ２を充電する場合には、各充電周期ごとに、第１〜第３マルチプレクサ１４〜１６の出力信号に基づいて生成されたクロック信号を用いて、トランジスタＱ１，もしくはＱ１とＱ５の双方をオンしてトランジスタＱ２をオフするタイミングを設定する。上述したように、第１〜第３マルチプレクサ１４〜１６の選択動作の切替タイミングは、選択パターン生成器１３がランダムに設定することから、切替タイミング生成器１２が生成するクロック信号のデューティ比、立ち上がりタイミングおよび立ち下がりタイミングもランダムになり、結果として、トランジスタＱ１〜Ｑ５のオン／オフタイミングもランダムになる。
【００４０】
上述したように、第１〜第４マルチプレクサ１４〜１７のうち、少なくとも一つを設ければよいため、切替タイミング生成器１２がトランジスタＱ１〜Ｑ５のオン／オフを制御するタイミングも、クロック信号のデューティ比と、クロック信号の立ち上がりタイミングと、クロック信号の立ち下がりタイミングと、トランジスタＱ１のみ，もしくはＱ１とＱ５のオン抵抗切替との少なくとも一つに基づいて設定されることになる。
【００４１】
このように、第２の実施形態では、選択パターン生成器１３で生成したランダムな出力信号に基づいて、クロック信号のデューティと、クロック信号の立ち上がりタイミングと、クロック信号の立ち下がりタイミングと、フライングキャパシタ２をオンにする際のオン抵抗との少なくとも一つ以上をランダムに変更できるようにしたため、フライングキャパシタ２の充電タイミングと放電タイミングをランダムに切り替えることができる。これにより、ＤＣ−ＤＣコンバータ１の出力信号のリップルの周期と振幅がランダムになり、結果として、出力信号のリップルによるスプリアス成分のレベルが低下して不要音の発生が抑制されてＳ／Ｎ比も向上する。
【００４２】
（第３の実施形態）
以下に説明する第３の実施形態では、フライングキャパシタ２とデカップリングキャパシタ３のどちらも充電しないデッドタイムの時間長をランダムに調整するものである。
【００４３】
図３のＤＣ−ＤＣコンバータ１において、フライングキャパシタ２を充電する場合は、トランジスタＱ１のみ，もしくはＱ１とＱ５の双方をオンするとともに、トランジスタＱ２をオフ，Ｑ３をオンしてトランジスタＱ４をオフする。また、デカップリングキャパシタ３を充電する場合は、トランジスタＱ１，Ｑ３，Ｑ５をオフし、トランジスタＱ２，Ｑ４をともにオンする。
【００４４】
貫通電流が流れないようにするには、フライングキャパシタ２の充電期間とデカップリングキャパシタ３の充電期間との間に、どちらのキャパシタも充電しないデッドタイムを設けるのが有効である。本実施形態では、このデッドタイムの時間長をランダムに調整することで、出力電圧のリップルの周期と振幅をランダム化する。
【００４５】
デッドタイムの時間長をランダム化するには、図３の切替タイミング生成器１２がトランジスタＱ１〜Ｑ５のゲート電位を制御するタイミングを調整することにより実現可能である。
【００４６】
図４は第４の実施形態に係る切替タイミング生成器１２の内部構成の一例を示すブロック図である。図４の切替タイミング生成器１２には、図３のＡＮＤ回路１８の出力信号が入力信号として入力される。
【００４７】
図４の切替タイミング生成器１２は、トランジスタＱ１，Ｑ５のゲート電位を制御する第１ゲート制御部２１と、トランジスタＱ２のゲート電位を制御する第２ゲート制御部２２とを有する。第１ゲート制御部２１は、動作モードによってはトランジスタＱ３のゲート制御に用いてもよく、第２ゲート制御部２２は、動作モードによってはトランジスタＱ４のゲート制御に用いてもよい。
【００４８】
第１ゲート制御部２１は、入力信号を反転するインバータ２３と、インバータ２３の出力信号と第２ゲート制御部２２の出力信号との否定論理積を演算するＮＡＮＤ回路２４と、このＮＡＮＤ回路２４の出力信号を順次遅延させる直列接続された複数段の遅延回路２５と、各遅延回路２５の出力信号のうち一つを選択する切替器２６とを有する。切替器２６は、図３の選択パターン生成器１３の出力信号の一部のビット列（例えば第３ビット列ｃ）に基づいて、いずれか一つの遅延回路２５の出力信号を選択して出力する。
【００４９】
第２ゲート制御部２２は、入力信号と第１ゲート制御部２１の出力信号との否定論理積を演算するＮＡＮＤ回路２７と、このＮＡＮＤ回路２７の出力信号を順次遅延させる直列接続された複数段の遅延回路２８と、各遅延回路２８の出力信号のうち一つを選択する切替器２９とを有する。切替器２９は、図３の選択パターン生成器１３の出力信号の一部のビット列（例えば第２ビット列ｂ）に基づいて、いずれか一つの遅延回路２８の出力信号を選択して出力する。
【００５０】
選択パターン生成器１３の出力信号は、ランダムな信号ビット列であるため、第１ゲート制御部２１と第２ゲート制御部２２はいずれも、ランダムに任意の遅延回路２８の出力信号を選択することになり、第１ゲート制御部２１はトランジスタＱ１，Ｑ５のオン／オフタイミングをランダムに設定し、第２ゲート制御部２２はトランジスタＱ２のオン／オフタイミングをランダムに設定する。よって、デッドタイムの時間長もランダムに調整される。
【００５１】
図５は図４の構成をより具体化した切替タイミング生成器１２の内部構成の一例を示すブロック図である。図５は、図４に示した遅延回路２５を抵抗素子とキャパシタのＲＣ構成にしている。図５の第１ゲート制御部２１は、ＮＡＮＤ回路２４の出力信号経路に直列接続された複数の抵抗素子３１と、これら抵抗素子３１に並列接続されたスイッチ３２と、出力端子と電源電位との間に介装されるキャパシタ３３とを有する。第２ゲート制御部２２は、ＮＡＮＤ回路２５の出力信号経路に直列接続された複数の抵抗素子３４と、これら抵抗素子３４に並列接続されたスイッチ３５と、出力端子と接地電位との間に介装されるキャパシタ３６とを有する。
【００５２】
遅延回路２５は、必ずしも図５のようなＲＣ構成にする必要はなく、例えば図４に示す遅延回路２５等をインバータ２３等の偶数段で構成してもよい。
【００５３】
このように、第３の実施形態では、デッドタイムの時間長を調整することで、出力電圧に表れるスプリアス成分を低減することができる。
【００５４】
（第４の実施形態）
上述した第２の実施形態では、選択パターン生成器１３の内部にカウンタまたは（疑似）乱数発生回路を設けてランダムなビットパターンの出力信号を生成する例を説明したが、他の回路により、ランダムなビットパターンを生成してもよい。例えば、オーディオ機器で最近よく用いられるΔΣＤ／Ａ変換器のΔΣ変調器やΔΣＡ／Ｄ変換器の出力信号はランダムなビットパターンを持つことが知られている。そこで、以下に説明する第４の実施形態に係る選択パターン生成器１３は、ΔΣＤ／Ａ変換器のΔΣ変調器やΔΣＡ／Ｄ変換器で生成されたランダムな信号を利用して、切替器５の切替タイミングを調整するものである。また、マルチビットΔΣＤ／Ａ変換器に一般的に用いられるスクランブラ出力のランダム信号を用いてもよい。
【００５５】
図６は第４の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図である。図６では、図３と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００５６】
図６のＤＣ−ＤＣコンバータ１は、切替器５の内部の選択パターン生成器１３の内部構成が図３と異なっている。図６の選択パターン生成器１３は、ΔΣ変調器４１と、スクランブラ４２と、Ｄ／Ａコンバータ（ＤＡＣ）４３と、直並列変換器４４とを備える。
【００５７】
ΔΣ変調器４１の出力は、ランダム性の高いシングルビットもしくはマルチビット信号である。Ｄ／Ａ変換器４３の出力は、後述するように、出力アンプに接続されている。
【００５８】
直並列変換器４４は、スクランブラ４２を通過した信号ビット列のビット列変換を行う。直並列変換器４４の出力信号もランダム性が高いため、この出力信号を上述した第１〜第４ビット列ａ〜ｄとして利用し、第１〜第４マルチプレクサ１４〜１７の選択を行う。
【００５９】
図７は図６の変形例に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図である。図７は、図６とは異なる構成の選択パターン生成器１３を備えている。図７の選択パターン生成器１３は、デジタルフィルタ５１と、ΔΣＡ／Ｄ変換器５２と、直並列変換器５３とを有する。
【００６０】
ΔΣＡ／Ｄ変換器５２から出力されたランダム性の高いシングルビットもしくはマルチビットの出力信号を直並列変換器５３に入力してビット列変換を行って、上述した第１〜第４ビット列ａ〜ｄを生成する。
【００６１】
図８は図６と図７を組み合わせて構成したＤＣ−ＤＣコンバータ１を内蔵する音声出力装置１０の概略構成を示すブロック図である。図８の音声出力装置１０は、ΔΣ変調器４１、スクランブラ４２、およびデジタルフィルタ５１ａ，５１ｂを内蔵するロジック部５４と、正側および負側のＤＣ−ＤＣコンバータ１ａ，１ｂと、これらのＤＣ−ＤＣコンバータ１ａ，１ｂに接続されたレギュレータ５５ａ，５５ｂと、Ｄ／Ａコンバータ５６と、出力振幅が可変可能な出力アンプ５７と、ヘッドフォン端子５８と、マイク入力端子５９と、入力アンプ６０と、ΔΣＡ／Ｄ変換器５２とを有する。このとき、ヘッドフォン用だけでなく、ＬＩＮＥ端子や携帯電話のイヤースピーカ用の端子などとしても用いることができる。
【００６２】
図８の正側のＤＣ−ＤＣコンバータ１ａは図３と同様に構成されており、ＤＣ−ＤＣコンバータ１ｂは後述する図１３と同様に構成されており、その内部の切替タイミング生成器１２は、図８のΔΣ変調器４１またはΔΣＡ／Ｄ変換器５２の出力を用いて、ランダム化した出力信号を生成する。
【００６３】
このように、第４の実施形態では、音声出力装置１０にもとから設けられているΔΣ変調器４１やΔΣＡ／Ｄ変換器５２の出力信号を用いてランダム信号を生成するため、ＤＣ−ＤＣコンバータ１内の選択パターン生成器１３の内部構成を簡略化できる。
【００６４】
（第５の実施形態）
以下に説明する第５の実施形態は、低周波帯域にスプリアス成分をシフトさせるものである。図９は第５の実施形態に係るＤＣ−ＤＣコンバータ１の概略構成を示すブロック図である。図９では、図３と共通する構成部分には同一符号を付しており、以下では相違点を説明する。
【００６５】
図９のＤＣ−ＤＣコンバータ１は、切替タイミング生成器１２の入力側の構成が図３とは異なっている。図９のＤＣ−ＤＣコンバータ１は、出力電圧ＶOUTを第１基準電圧ＶREF1と比較する第１コンパレータ４ａと、出力電圧ＶOUTを第２基準電圧ＶREF2と比較する第２コンパレータ４ｂと、第１コンパレータ４ａの出力信号がハイのときだけ第１クロック信号ＣＬＫを通過させる第１ＡＮＤ回路１８ａと、第２コンパレータ４ｂの出力信号がハイのときだけ第２クロック信号ＣＬＫobを通過させる第２ＡＮＤ回路１８ｂと、第１ＡＮＤ回路１８ａの出力信号と第２ＡＮＤ回路１８ｂの出力信号との論理和信号を生成するＯＲ回路６１とを有し、ＯＲ回路６１の出力信号が切替タイミング生成器１２に入力される。
【００６６】
第２クロック信号ＣＬＫobは可聴帯域外の周波数のクロック信号であり、第１クロック信号ＣＬＫの周波数よりも高い。第２基準信号ＶREF2は、第１基準信号ＶREF1よりも高い。
【００６７】
出力電圧ＶOUTが第１基準信号ＶREF1よりも低い場合は、第１クロック信号ＣＬＫに同期して、出力電圧ＶOUTを引き上げる第１出力電圧の昇圧動作が行われるとともに、より高速な第２クロック信号ＣＬＫに同期して、より速い周期で出力電圧ＶOUTを引き上げる第２出力電圧の昇圧動作が行われる。
【００６８】
このとき第２出力電圧の昇圧動作では、トランジスタＱ１、Ｑ５のうちＱ１のみを動作させることで第１出力電圧の昇圧動作よりも小さな出力電圧の昇圧量に抑えている。
【００６９】
第１出力電圧の昇圧動作は、第１〜第４の実施形態と同様の通常の出力電圧の昇圧動作であり、この第１出力電圧の昇圧動作の合間に、高速の第２出力電圧の昇圧動作を周期的に行うようにしたことが本実施形態の特徴である。
【００７０】
図１０は図９のＤＣ−ＤＣコンバータ１の特性を示す図であり、図１０（ａ）は図９のＤＣ−ＤＣコンバータ１の出力電圧の波形図である。この図に示すように、本実施形態に係るＤＣ−ＤＣコンバータ１は、第１コンパレータ４ａにより周期的に出力電圧ＶOUTを急増させる第１出力電圧の昇圧動作と、第２コンパレータ４ｂにより、第１出力電圧の昇圧動作より速い周期で出力電圧ＶOUTをわずかに増加させる第２出力電圧の昇圧動作とを行う。したがって出力電圧波形は、図１０（ａ）に示すように、大きい刃の間に細かい刃が並んだ鋸波状になる。図１０（ａ）の細かい刃の周期は、可聴帯域よりも高い第２クロック信号ＣＬＫobに依存している。よって、図１０（ａ）の出力電圧波形のＦＦＴ後の波形は図１０（ｂ）のようになり、２本のスプリアス波形になる。このうちの１本のスプリアスは、第１出力電圧の昇圧動作によるものであり、可聴帯域に現れる。このスプリアスはレベルが低減されて可聴限界レベル未満であり、可聴域の音として出力されるおそれはない。もう１本のスプリアスは、第２出力電圧の昇圧動作によるものであり、可聴帯域外に現れる。このスプリアスの振幅は大きいが、可聴帯域外であるため、やはり可聴域の音として出力されることはない。
【００７１】
このように、第５の実施形態では、ＤＣ−ＤＣコンバータ１の出力電圧ＶOUTを第１基準電圧ＶREF1と比較して出力電圧ＶOUTを制御する通常の第１出力電圧の昇圧動作の合間に、出力電圧ＶOUTを第２基準電圧ＶREF2と比較して出力電圧ＶOUTを制御する高速の第２出力電圧の昇圧動作を周期的に行う。第２出力電圧の昇圧動作により、こまめに出力電圧を引き上げる動作を行うことから、第１出力電圧の昇圧動作を行う周期を上述した第１〜第４の実施形態よりも長くすることができ、スプリアスを低周波帯域にシフトさせることができる。低周波帯域では、不図示の重み付けフィルタの減衰量が大きいため、スプリアスが可聴限界レベルを超えるおそれがなくなる。また、第２出力電圧の昇圧動作は、可聴帯域外の第２クロック信号ＣＬＫobに同期して行われるため、第２出力電圧の昇圧動作により出力電圧に現れるスプリアスは可聴帯域外になり、可聴域の不要な音が発生するおそれはない。
【００７２】
（その他の実施形態）
上述した第１〜第４の実施形態では、チャージポンプ型のＤＣ−ＤＣコンバータ１を用いて、電源電圧を降圧した出力電圧ＶOUTを生成する例を説明したが、一変形例として、電源電圧を昇圧した出力電圧ＶOUTを生成するＤＣ−ＤＣコンバータ１にも適用可能である。
【００７３】
図１１は電源電圧を昇圧するＤＣ−ＤＣコンバータ１の概略構成を示すブロック図である。図１１のＤＣ−ＤＣコンバータ１の切替器５は、連動して動作する第１および第２スイッチ５ａ，５ｂを有する。第１スイッチ５ａは、第１切替状態ではフライングキャパシタ２の一端を電源端子ＶDDに接続し、第２切替状態では出力端子ＶOUTに接続する。第２スイッチ５ｂは、第１切替状態ではフライングキャパシタ２の他端を接地端子ＶSSに接続し、第２切替状態では電源端子ＶDDに接続する。
【００７４】
図１１は、第１スイッチ５ａが第１切替状態にある例を示している。このとき、フライングキャパシタ２の図示の上側の電極の電位はＶDDになり、下側の電極の電位は０Ｖになる。第１スイッチ５ａが第２切替状態に切り替わると、フライングキャパシタ２の下側の電極の電位がＶDDになる。電荷保存の法則により、フライングキャパシタ２の上側の電極の電位は、ＶDD＋ＶDD＝２ＶDDになり、この電圧が出力電圧ＶDDとして出力される。これにより、出力電圧ＶOUTは電源電圧ＶDDよりも高い電圧になる。
【００７５】
図１の変形例として、図１の第２スイッチ５ｂを削除して、フライングキャパシタを常時ＶＳＳに接続することで、図１２に示すように、電源電圧ＶDDと同等の電圧レベルの出力電圧ＶOUTを出力可能な降圧型のＤＣ−ＤＣコンバータ１を構成できる。図１２のＤＣ−ＤＣコンバータ１内の第１スイッチ５は、第１切替状態ではフライングキャパシタ２の一端に出力端子ＶOUTを接続し、第２切替状態では電源端子ＶDDを接続する。
【００７６】
また、他の変形例として、図１３に示すように、負電圧レベルの出力電圧ＶOUTを生成するＤＣ−ＤＣコンバータ１にも適用可能である。図１３のＤＣ−ＤＣコンバータ１内の第１スイッチ５ａは、第１切替状態ではフライングキャパシタ２の一端に接地端子ＶSSを接続し、第２切替状態ではフライングキャパシタ２の他端に電源端子ＶDDを接続する。第２スイッチ５ｂは、第１切替状態ではフライングキャパシタ２の他端に出力端子ＶOUTを接続し、第２切替状態では接地端子ＶSSを接続する。
【００７７】
このように、第１〜第５の実施形態に係るＤＣ−ＤＣコンバータ１は、電源電圧ＶDDを降圧した出力電圧ＶOUTを生成する場合だけでなく、昇圧した出力電圧ＶOUTや、負電圧からなる出力電圧ＶOUTを生成する場合にも適用可能である。
【００７８】
上述した第１〜第５の実施形態に係るＤＣ−ＤＣコンバータ１は、例えば、音声出力装置の電源回路に用いられる。音声出力装置は、図８に示したように、出力アンプ５７を有し、この出力アンプ５７の電源端子にＤＣ−ＤＣコンバータ１の出力電圧を供給可能である。
【００７９】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００８０】
１  ＤＣ−ＤＣコンバータ、２  フライングキャパシタ、３  デカップリングキャパシタ、４  コンパレータ、５  切替器、６  制御部、１２  切替タイミング生成器、１３  選択パターン生成器、１４  第１マルチプレクサ、１５  第２マルチプレクサ、１６  第３マルチプレクサ、１７  第４マルチプレクサ、２１  第１ゲート制御部、  ２２  第２ゲート制御部
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図２】
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【図１０】
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