(57)【特許請求の範囲】
【請求項１】
先行して入力される先行入力信号に対する入力信号の差分信号をサンプリングするサンプリング容量と、
前記サンプリング容量にサンプリングされた前記差分信号にオフセットを付与するオフセット回路と、
前記オフセットの付与された前記差分信号が規定の信号範囲にあるか否かを検出する検出回路とを備え、
前記検出回路により前記オフセットの付与された前記差分信号が前記規定の信号範囲にあると判断される場合には、規定ビット分解能から前記規定の信号範囲に対応するビット数を縮小した縮小ビット分解能で、前記オフセットの付与された前記差分信号のＡＤ変換を行ない、
前記検出回路により前記オフセットの付与された前記差分信号が前記規定の信号範囲にないと判断される場合には、前記規定ビット分解能で前記入力信号のＡＤ変換を行なうことを特徴とするＡＤ変換器。
【請求項２】
前記先行入力信号に対応するＡＤ変換データである既変換データを保持する保持レジスタと、
前記サンプリング容量にサンプリングされた信号を、前記規定ビット分解能または前記縮小ビット分解能で逐次比較型のＡＤ変換を行なう逐次比較ＡＤ変換部と、
前記既変換データと前記逐次比較ＡＤ変換部からの出力データとに応じて、前記入力信号のＡＤ変換データを演算する演算回路とを備え、
前記演算回路により演算されるＡＤ変換データにより前記保持レジスタが更新され、新たな既変換データとして保持されることを特徴とする請求項１に記載のＡＤ変換器。
【請求項３】
前記検出回路により前記オフセットの付与された前記差分信号が前記規定の信号範囲にないと判断される場合、
前記保持レジスタは初期化され、
前記サンプリング容量は前記差分信号に代えて前記入力信号を再サンプリングすることを特徴とする請求項２に記載のＡＤ変換器。
【請求項４】
前記サンプリング容量の基準端子を、サンプリング時に前記既変換データがＤＡ変換されて伝搬する経路に接続し、オフセット付与時に前記オフセット回路に接続する基準切替スイッチを備えることを特徴とする請求項１ないし３の何れか１項に記載のＡＤ変換器。
【請求項５】
前記検出回路により前記オフセットの付与された前記差分信号が前記規定の信号範囲にないと判断される場合、前記基準切替スイッチは、サンプリング時に前記サンプリング容量の基準端子を接地電位に接続することを特徴とする請求項４に記載のＡＤ変換器。
【請求項６】
前記オフセットの値は前記規定の信号範囲の値の１／２であることを特徴とする請求項１ないし５の何れか１項に記載のＡＤ変換器。
【請求項７】
前記検出回路により前記オフセットの付与された前記差分信号が連続して前記規定の信号範囲にあると判断される回数を検出する第１計数手段と、
前記第１計数手段による計数が第１規定数に達することに応じて、前記オフセットまたは前記規定の信号範囲に対応するビット数を１ビット縮小する縮小手段と、
前記検出回路により前記オフセットの付与された前記差分信号が前記規定の信号範囲にないと判断される際の、前記第１計数手段による計数が第２規定数に達していないことに応じて、前記オフセットまたは前記規定の信号範囲に対応するビット数を１ビット拡大する拡大手段とを備えることを特徴とする請求項１ないし６の何れか１項に記載のＡＤ変換器。
【請求項８】
前記サンプリング容量は、第１サンプリング容量と、第２サンプリング容量とを備え、
前記第１サンプリング容量にサンプリングされた信号がＡＤ変換されることに応じて前記第２サンプリング容量がサンプリングを行ない、前記第２サンプリング容量にサンプリングされた信号がＡＤ変換されることに応じて前記第１サンプリング容量がサンプリングを行なうことを特徴とする請求項１ないし７の何れか１項に記載のＡＤ変換器。
【請求項９】
前記第１サンプリング容量の入力端子および前記第２サンプリング容量の入力端子の各々を、サンプリング時に前記入力信号の入力経路に接続する第１入力スイッチと、第２入力スイッチとを備え、
前記基準切替スイッチは、前記第１サンプリング容量の基準端子および前記第２サンプリング容量の基準端子の各々に、第１基準切替スイッチと、第２基準切替スイッチとを備えることを特徴とする請求項８に記載のＡＤ変換器。
【請求項１０】
先行して入力される先行入力信号に対する入力信号の差分信号をサンプリングするステップと、
サンプリングされた前記差分信号にオフセットを付与するステップと、
前記オフセットの付与された前記差分信号が規定の信号範囲にあるか否かを検出するステップと、
前記検出のステップにより前記オフセットの付与された前記差分信号が前記規定の信号範囲にあると判断される場合には、規定ビット分解能から前記規定の信号範囲に対応するビット数を縮小した縮小ビット分解能で、前記オフセットの付与された前記差分信号のＡＤ変換を行なうステップと、
前記検出のステップにより前記オフセットの付与された前記差分信号が前記規定の信号範囲にないと判断される場合には、前記規定ビット分解能で前記入力信号のＡＤ変換を行なうステップとを有することを特徴とするＡＤ変換方法。
【請求項１１】
前記検出のステップにより前記オフセットの付与された前記差分信号が前記規定の信号範囲にないと判断される場合に、前記差分信号に代えて前記入力信号を再サンプリングするステップを有することを特徴とする請求項１０に記載のＡＤ変換方法。
【請求項１２】
前記検出のステップにより前記オフセットの付与された前記差分信号が連続して規定の信号範囲にあると判断される回数を検出するステップと、
前記規定の信号範囲にある回数が第１規定数に達することに応じて、前記オフセットまたは前記規定の信号範囲に対応するビット数を１ビット縮小するステップと、
前記検出のステップにより前記オフセットの付与された前記差分信号が規定の信号範囲にないと判断された際の、前記差分信号が連続して規定の信号範囲にあると判断されていた直前の回数が第２規定数に達していないことに応じて、前記オフセットまたは前記規定の信号範囲に対応するビット数を１ビット拡大するステップとを有することを特徴とする請求項１０または１１に記載のＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願に開示の技術は、ＡＤ変換器およびＡＤ変換方法に関し、特に、時間と共に信号レベルが変位する入力信号に対して、入力信号のサンプリングとデジタル信号への変換とを交互に繰り返すＡＤ変換器およびＡＤ変換方法に関する。
【背景技術】
【０００２】
一群の近接したアナログデータを順次デジタルデータに変換する以下の技術がある。すなわち、最初のアナログデータは、全変動範囲に対応させてデジタルデータに変換して基準変換データとする。その後は、次のアナログデータと基準変換データのアナログ変換された値との差を算出し、算出された差分をデジタル変換して基準変換データに加算する。この処理を繰り返して順次デジタルデータに変換するというものである（例えば、特許文献１など）。
【０００３】
また、Ａ／Ｄ変換の際に、現サンプリングデータと直前のサンプリングデータとの差分を出力して差分データのみをＡ／Ｄ変換するものがある。具体的には、減算回路により直前のデータとの差分を得て、この差分信号をＡ／Ｄ変換器によりデジタルデータに変換する。デジタル変換された差分データはサンプリング毎に加算され、Ｄ／Ａ変換器によりアナログデータに変換されて減算器に入力され、直前のデータとして差分演算が行われる（例えば、特許文献２など）。
【０００４】
その他の関連文献として、特許文献３、４が例示される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−３１５９６０号公報
【特許文献２】特開平４−３３６０３４号公報
【特許文献３】特開２０１０−１６４６６号公報
【特許文献４】特開２００８−１２４５７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
計測したアナログ量の全変動範囲に対応したビット分解能の高い第１のＡ／Ｄ変換素子と、差分のデータをデジタル変換するためのビット分解能の低い第２のＡ／Ｄ変換素子との、２つのＡ／Ｄ変換素子を備えると、回路構成が大きくなる。
【０００７】
また、アナログ信号である差分信号をＡＤ変換する場合、ＡＤ変換を行なうことが可能な信号レベルの範囲には上限があるので、変換の対象となる差分信号の信号レベルが規定の範囲内にあることは必ずしも保証されるものではない。差分信号は入力信号の信号変位であるが、この変位幅がＡＤ変換可能な信号レベルの範囲を越えてしまう場合もあり、逆に、範囲内に収めるためには入力されるアナログ信号の変位幅を制限することが必要となるからである。また、ＡＤ変換が可能な信号レベルの範囲を広げることも考えられるが、これに応じて回路規模や変換時間が増大してしまう恐れがあり好ましくない。
【０００８】
また、入力信号の変位方向は増・減２方向であり差分信号は正・負何れの符号を採る可能性もある。これに対して、ＡＤ変換器の入力電圧範囲には制限があり、通常は、正・負何れか一方の符号の信号のみが入力可能に構成されるものである。このため、入力信号の他方の符号となる変位方向については差分信号のＡＤ変換ができず問題である。
【０００９】
本願に開示される技術は、上記の課題に鑑み提案されたものである。先行する先行入力信号に対する現在の入力信号の差分信号の大きさや符号に関わらずＡＤ変換を可能とするＡＤ変換器およびＡＤ変換方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願に開示される技術に係るＡＤ変換器は、サンプリング容量、オフセット回路、および検出回路を備えている。サンプリング容量では、先行して入力される先行入力信号に対する入力信号の差分信号をサンプリングする。オフセット回路では、サンプリング容量にサンプリングされた差分信号にオフセットを付与する。検出回路では、オフセットの付与された差分信号が規定の信号範囲にあるか否かを検出する。検出回路によりオフセットの付与された差分信号が規定の信号範囲にあると判断される場合には、規定ビット分解能から規定の信号範囲に対応するビット数を縮小した縮小ビット分解能で、オフセットの付与された差分信号のＡＤ変換を行なう。検出回路によりオフセットの付与された差分信号が規定の信号範囲にないと判断される場合には、規定ビット分解能で入力信号のＡＤ変換を行なう。
【発明の効果】
【００１１】
オフセット回路により差分信号にオフセットが付与されるので、先行して入力される先行入力信号に対して入力信号が負側に変位して差分信号が負値となる場合にも、差分信号にオフセットが付与されたＡＤ変換すべき信号は負値となることはない。差分信号についてＡＤ変換が行なわれる際、変換対象の信号を非負値とすることができ、負値を扱う場合の回路構成や変換処理の複雑さを回避することができる。
【００１２】
また、検出回路により差分信号が規定の信号範囲にあるか否かが検出され、検出結果に応じて、差分信号のＡＤ変換を行なうか入力信号のＡＤ変換を行なうかを決定することができる。差分信号が規定の信号範囲にあれば、規定ビット分解能から規定の信号範囲に対応するビット数を縮小した縮小ビット分解能で差分信号のＡＤ変換を行なうことができる。縮小ビット分解能でのＡＤ変換を行なうことで変換時間の短縮を図ることができる。また、差分信号が規定の信号範囲になければ、規定ビット分解能で入力信号のＡＤ変換を行なうことができる。規定ビット分解能でのＡＤ変換を行なうことで入力信号を確実にＡＤ変換することができる。この場合、縮小ビット分解能は、規定ビット分解能から規定の信号範囲に対応するビット数を縮小した分解能であるので、縮小ビット分解能による差分信号のＡＤ変換も規定ビット分解能による入力信号のＡＤ変換も、同じ変換精度でＡＤ変換を行なうことができる。
【図面の簡単な説明】
【００１３】
【図１】実施形態のＡＤ変換器の回路図である。
【図２】実施形態のＡＤ変換器のタイミングチャートである。
【図３】縮小ビット数（ｎ）を制御する制御フローである。
【発明を実施するための形態】
【００１４】
図１は、本実施形態として例示するＡＤ変換器１の回路図である。ＡＤ変換器１では、２つのサンプリング容量３Ａ、３Ｂを備えて、交互のタイミングでサンプリングされた信号を交互に逐次比較してＡＤ変換する。入力信号ＩＮの電圧変位に連続性がある場合に、先行してＡＤ変換された先行入力信号からの差分信号をサンプリングしてＡＤ変換を行ない、先行入力信号に加算してＡＤ変換データを得る。入力信号の変位方向に伴う差分信号の符号の違いを吸収し、変位幅に応じた変換時間の短縮を実現しながら変位幅の違いに関わらず一定の精度を得るＡＤ変換器に係る一例である。
【００１５】
ＡＤ変換器１の構成を説明する。本構成は、比較器５１、逐次比較レジスタ（ＳＡＲ）５３、ＤＡ変換部（ＤＡＣ）５５を備えており、逐次比較型のＡＤ変換が行われる。比較器５１の非反転入力端子には差分信号あるいは入力信号が入力され、反転入力端子にはＤＡ変換部（ＤＡＣ）５５が接続されている。ＤＡ変換部（ＤＡＣ）５５には後述するスイッチ２４を介して逐次比較レジスタ５３が接続されている。
【００１６】
入力信号ＩＮは、スイッチ２２Ａ、２２Ｂの一端に入力される。スイッチ２２Ａ、２２Ｂの他端は、各々、サンプリング容量３Ａ、３Ｂの一端に接続されている。サンプリング容量３Ａ、３Ｂの他端は、各々、スイッチ２１Ａ,２１Ｂの一端に接続されている。スイッチ２１Ａ,２１Ｂの他端は、各々、端子（Ａ）、（Ｂ）、（Ｃ）の３つの端子を備えており、端子（Ａ）、（Ｂ）、（Ｃ）ごとにスイッチ２１Ａ,２１Ｂ間で互いに接続されている。端子（Ａ）は電圧発生器１３のオフセット出力端子（Ｖ２）に接続され、端子（Ｂ）は接地電位に接続され、端子（Ｃ）はスイッチ２６の端子（Ａ）に接続されている。スイッチ２６の一端は容量素子１１を介してスイッチ２５の一端に接続されている。スイッチ２５の他端は端子（Ａ）、（Ｂ）、（Ｃ）の３つの端子を備えている。スイッチ２５の端子（Ａ）は電圧発生器１３のオフセット出力端子（Ｖ２）に接続されている。スイッチ２５の端子（Ｂ）は接地電位に接続されている。スイッチ２５の端子（Ｃ）はスイッチ２６の端子（Ｂ）とＤＡ変換部（ＤＡＣ）５５に接続されている。
【００１７】
また、サンプリング容量３Ａ一端はスイッチ２３、２７の端子（Ａ）に接続され、サンプリング容量３Ｂ一端はスイッチ２３、２７の端子（Ｂ）に接続されている。スイッチ２３、２７の一端は、比較器５１の非反転入力端子、比較器１５Ｕの非反転入力端子、および比較器１５Ｌの反転入力端子に接続されている。
【００１８】
比較器１５Ｕの反転入力端子は電圧発生器１３の規定電圧範囲設定端子（Ｖ１）に接続され、比較器１５Ｌの非反転入力端子は接地電位に接続されている。比較器１５Ｕ、１５Ｌの出力端子は論理和ゲート１７の入力端子に接続されており、論理和ゲート１７の出力端子からフラグ信号Ｆが出力される。
【００１９】
逐次比較レジスタ（ＳＡＲ）５３の出力端子は演算器９に接続されている。また、スイッチ２４の端子（Ａ）に接続されている。また、演算器９には保持レジスタ７の出力端子が接続されている。演算器９の出力端子は保持レジスタ７の入力端子に接続されている。演算器９の出力端子からはＡＤ変換された出力データＯＵＴが出力される。保持レジスタ７の出力端子はスイッチ２４の端子（Ｂ）に接続されている。
【００２０】
電圧発生器１３は発生する電圧を調整するための制御信号Ｓ（ｎ）が入力される。
【００２１】
ＡＤ変換器１では、２つのサンプリング容量３Ａ、３Ｂを備えており、交互に入力信号ＩＮをサンプリングする。この場合、先行してサンプリングされＡＤ変換された既変換データからの差分信号がサンプリングされる。サンプリングされた差分信号は、比較器１５Ｕ、１５Ｌにより、電位発生器１３の規定電圧範囲設定端子（Ｖ１）から出力される規定の電圧範囲ＶＲにあるか否かが判断される。規定の電圧範囲ＶＲにあれば、差分信号が逐次比較によりＡＤ変換される。規定の電圧範囲ＶＲになければ差分信号に代えて入力信号ＩＮが再サンプリングされ、入力信号が逐次比較によりＡＤ変換される。比較器１５Ｕ、１５Ｌにより判断されるに当たりサンプリングされた差分信号には電圧発生器１３のオフセット出力端子（Ｖ２）から出力されるオフセット電圧ＶＯＳが付与される。これにより、入力信号ＩＮの変位方向によって発生する差分信号の負値が解消される。ＤＡ変換部（ＤＡＣ）５５は、逐次比較中の変換データを供給するとともに、次回のサイクルでサンプリングされる側の差分信号の基準の電圧も変換し、サンプリング容量３Ａ、３Ｂのうち次回のサンプリングに係る側に供給される。また、変換データは演算回路９により保持レジスタ７に保持されている変換データとの間で演算されオフセットを相殺した上で出力される。また、演算回路で演算された結果で保持レジスタ７の内容は更新される。
【００２２】
以下、具体的な動作の一例につき、図２のタイミングチャートに基づいて説明する。以下の説明では、規定ビット分解能として１０ビットのビット分解能を有するものとし、入力信号ＩＮの電圧範囲は０〜３Ｖ（Ｖｍａｘ＝３Ｖ）とする。また、電圧発生器１３から出力される電圧を調整するための制御信号Ｓ（ｎ）の設定を２ビット（ｎ＝２）とする。ここで、ビット分解能を２ビット縮小して８ビットの縮小ビット分解能で差分信号をＡＤ変換する設定である。また、サンプリング容量３Ａによりサンプリングされる系統をＡ系統のサンプリング、サンプリング容量３Ｂによりサンプリングされる系統をＢ系統のサンプリングとする。
【００２３】
（状態０）は初期状態である。スイッチ２４、２５、２６は端子（Ｂ）に接続される。初期状態であるので、保持レジスタ７にはデータの保持はなく０００ｈである。したがって、保持レジスタ７の０００ｈがスイッチ２４を介してＤＡ変換部（ＤＡＣ）５５に入力され、ＤＡ変換部（ＤＡＣ）５５から０００ｈをＤＡ変換した０Ｖがスイッチ２６の端子（Ｂ）に印加される。スイッチ２５の端子（Ｂ）は接地電位であるので、初期状態では、容量素子１１の端子間には０Ｖが印加され蓄積電荷は放電される。従って、容量素子１１の端子間電圧は０Ｖとなる。尚、容量素子１１の蓄積電荷を放電するためには、スイッチ２４を端子（Ａ）に接続してもよい。ただし、この場合、逐次比較レジスタ（ＳＡＲ）５３の初期値を０００ｈとしておかなければならない。また、スイッチ２５の端子（Ｂ）に代えて端子（Ｃ）に接続してもよい。これにより、容量素子１１の端子間は短絡状態となり、蓄積電荷を放電することができる。またこの場合、スイッチ２４は何れの端子に接続してもよいドントケア（Ｘ）の状態とすることができる。
【００２４】
初期状態の後、（状態１）〜（状態２）では、サンプリング容量３Ａに差分電圧をサンプリングするＡ系統のサンプリングが行なわれる。（状態１）では、サンプリング容量３Ａへのサンプリングを行なう結線がされる。スイッチ２１Ａは端子（Ｃ）に接続され、スイッチ２２Ａは導通状態とされる。また、既にＡＤ変換した先行の信号からの差分信号をサンプリングする後述の（状態５）、（状態１０）にあわせて、スイッチ２４、２６を端子（Ａ）に、スイッチ２５を端子（Ｃ）に接続される。逐次比較レジスタ（ＳＡＲ）５３の出力データをＤＡ変換部（ＤＡＣ）５５に入力してＤＡ変換しスイッチ２５の端子（Ｃ）に印加する。容量素子１１に蓄積されている電荷に応じた端子間電圧が加算されてスイッチ２１Ａの端子（Ｃ）に印加される。本例では、逐次比較レジスタ（ＳＡＲ）５３の値は０００ｈとするので、容量素子１１にも電荷は蓄積されておらず端子間電圧は０Ｖであることから、スイッチ２１Ａの端子（Ｃ）に印加される差分信号を算出する基準の電圧は０Ｖである。サンプリング容量３Ａには入力信号ＩＮの電圧値２Ｖがサンプリングされる。尚、（状態１）を、（状態５）、（状態１０）にあわせずに、スイッチ２４を端子（Ｂ）に接続しても同様のサンプリングが行なわれる。また、スイッチ２５を端子（Ｂ）に接続しても同様のサンプリングが行なわれる。
【００２５】
尚、この段階では、スイッチ２３、２７はドントケア（Ｘ）である。また、サンプリング容量３Ｂへのサンプリングは行なわれないので、スイッチ２１Ｂはドントケア（Ｘ）、スイッチ２２Ｂは非導通状態とされる。
【００２６】
（状態２）では、サンプリングされた差分信号が規定の電圧範囲ＶＲにあるか否かが判断される。スイッチ２２Ａを非導通状態にしたうえでスイッチ２１Ａを端子（Ｃ）から端子（Ａ）に切り替える。また、スイッチ２７は端子（Ａ）に接続される。スイッチ２１Ａの端子（Ａ）は電圧発生器１３のオフセット出力端子（Ｖ２）に接続されており、オフセット電圧ＶＯＳが印加される。また、比較器１５Ｕの反転入力端子には規定電圧範囲設定端子（Ｖ１）が接続されており規定の電圧範囲ＶＲが印加される。
【００２７】
ここで、電圧発生器１３は制御信号Ｓ（ｎ）によりオフセット電圧ＶＯＳおよび規定の電圧範囲ＶＲが調整される。この場合、ｎ＝２である。ｎ＝２とは、差分信号のＡＤ変換を行なう場合に本来の分解能である規定ビット分解能（１０ビット）から縮小するビット数を示す。２ビットが縮小された縮小ビット分解能（８ビット）で差分信号のＡＤ変換が行なわれる。規定ビット分解能を１０ビットとしているので、１ビット（ＬＳＢ）に対応する電圧幅は、Ｖｍａｘ（＝３Ｖ）を２＾１０−１（＝１０２３）で除した値となる。規定の電圧範囲ＶＲは、ＶＲ＝Ｖｍａｘ／（２＾１０−１）×２＾８＝０．７５０７Ｖである。
【００２８】
また、入力信号ＩＮの変位方向は正負の２方向であり、これに伴い差分信号も正負２方向の電圧範囲にある。したがって、差分信号に付与するオフセット電圧ＶＯＳを規定の電圧範囲ＶＲの１／２とすれば、差分信号を非負値とすることができる。縮小ビット分解能（８ビット）の１／２である７ビット分解能がオフセット電圧ＶＯＳである。オフセット電圧ＶＯＳは、ＶＯＳ＝ＶＲ／２＝３／（２＾１０−１）×２＾７となる。ＶＯＳ＝０．３７５４Ｖである。
【００２９】
スイッチ２１Ａを端子（Ｃ）から端子（Ａ）に切り替えることにより、サンプリング容量３Ａの一端の電圧は、サンプリングされた信号にオフセット電圧ＶＯＳが付加された電圧となる。この電圧が、比較器１５Ｕ、１５Ｌ、および論理和ゲート１７により、接地電位から規定の電圧範囲ＶＲまでの範囲にあるか否かが判断される。サンプリング容量３Ａの一端の電圧が、接地電位と規定の電圧範囲ＶＲとの間の電圧であれば、比較器１５Ｕ、１５Ｌは共に“Ｌ”レベルであり、論理和ゲート１７から出力されるフラグ信号Ｆは“Ｌ”レベルとなる。この場合、規定の電圧範囲ＶＲにあると判断される。サンプリング容量３Ａの一端の電圧が、接地電位より低ければ比較器１５Ｌが“Ｈ”レベルを出力し、規定の電圧範囲ＶＲより高ければ比較器１５Ｕが“Ｈ”レベルを出力する。この場合は、論理和ゲート１７から出力されるフラグ信号Ｆは“Ｈ”レベルとなる。規定の電圧範囲にないと判断される。
【００３０】
（状態２）では、サンプリング容量３Ａの一端の電圧は、サンプリングされた入力信号ＩＮ（２Ｖ）にオフセット電圧ＶＯＳ（０．３７５４Ｖ）が加算された電圧（２．３７５４Ｖ）となる。規定の電圧範囲ＶＲはＶＲ＝０．７５０７Ｖであるので、比較器１５Ｕからは“Ｈ”レベルが出力される。フラグ信号Ｆは“Ｈ”レベルとなり、規定の電圧範囲ＶＲにはないと判断される。
【００３１】
（状態３）では、“Ｈ”レベルのフラグ信号Ｆに応じて差分信号が規定の電圧範囲ＶＲにないと判断され、入力信号ＩＮの再サンプリングが行われる。スイッチ２２Ａが導通状態にされたうえでスイッチ２１Ａは端子（Ｂ）に接続されサンプリング容量３Ａの他端を接地電位に接続する。これにより、サンプリング容量３Ａには入力信号ＩＮがサンプリングされる。（状態３）では、入力信号ＩＮは２Ｖから２．０５Ｖに変位しており、２．０５Ｖがサンプリングされる。また、スイッチ２７はドントケア（Ｘ）の状態に戻す。これにより、フラグ信号Ｆもドントケア（Ｘ）の状態となる。
【００３２】
（状態４）では、サンプリング容量３Ａに再サンプリングされた入力信号ＩＮ（２．０５Ｖ）に対してＡＤ変換が開始される。スイッチ２２Ａは非導通状態にされサンプリング容量３Ａへの入力信号ＩＮからの信号経路が遮断される。また、スイッチ２２Ｂは導通状態にされサンプリング容量３ＢへのＢ系統のサンプリングの準備が行なわれる。スイッチ２３は端子（Ａ）に接続され、サンプリング容量３Ａの一端を比較器５１の非反転入力端子に接続することで、サンプリングされた入力信号ＩＮ（２．０５Ｖ）が変換の対象となる。また、スイッチ２５を端子（Ｃ）に、スイッチ２６を端子（Ａ）に接続する。一方、スイッチ２４を端子（Ａ）に接続することで、逐次比較レジスタ５３とＤＡ変換部（ＤＡＣ）５５が接続され、一般的な逐次比較ＡＤＣの構成となり、以後、クロックＣＬＫのサイクル毎に逐次比較が行なわれる。この場合は、差分信号ではなく入力信号ＩＮのＡＤ変換が行なわれるので、規定ビット分解能（１０ビット）で逐次比較が行なわれる。クロックＣＬＫのサイクルＴ１〜Ｔ１０である。
【００３３】
（状態５）は、クロックＣＬＫのサイクルＴ８である。逐次比較がＭＳＢ（ビット９）からビット２まで行なわれた段階である。この時点での逐次比較レジスタ（ＳＡＲ）５３の変換データは２ｂ８ｈである。（状態５）では、逐次比較によるＡＤ変換を継続しながら、サンプリング容量３Ｂに差分電圧をサンプリングするＢ系統のサンプリングが行なわれる。スイッチ２１Ｂが端子（Ｃ）に接続される。これにより、スイッチ２１Ｂの端子（Ｃ）には、ＤＡ変換部（ＤＡＣ）５５および容量素子１１を介して、逐次比較レジスタ（ＳＡＲ）５３の変換データ（２ｂ８ｈ）がＤＡ変換された電圧（２．０４１Ｖ）に容量素子１１の端子間電圧が付加されて印加される。（状態５）では、容量素子１１の端子間電圧は０Ｖであるため、スイッチ２１Ｂの端子（Ｃ）には変換データ（２ｂ８ｈ）がＤＡ変換された電圧が印加される。通常は、容量素子１１には２段階前の先行する先行入力信号に対応する電圧が蓄積され、これに現在ＡＤ変換中の差分信号（Ａ系統）に対応する逐次比較レジスタ（ＳＡＲ）５３の変換データが加算されて、サンプリング容量３Ｂにサンプリングされる差分電圧（Ｂ系統）を得るための基準の電圧とされる。（状態５）では、初期化動作（状態０）に引き続く動作であるため、容量素子１１の端子間電圧は０Ｖである。サンプリング容量３Ｂには、入力信号ＩＮの電圧である２．３Ｖから２．０４１Ｖを減じた０．２５８９Ｖが差分信号としてサンプリングされる。
【００３４】
（状態６）では、（状態２）の場合と同様に、サンプリングされた差分信号が規定の電圧範囲にあるか否かを判断する。スイッチ２２Ｂを非導通状態にしたうえでスイッチ２１Ｂを端子（Ｃ）から端子（Ａ）に切り替える。また、スイッチ２７を端子（Ｂ）に接続する。差分信号（０．２５８９Ｖ）にオフセット電圧ＶＯＳ（０．３７５４Ｖ）が付加されて得られる０．６３４３Ｖが規定の電圧範囲ＶＲ（０．７５０７Ｖ）と０Ｖの間にあるため、フラグ信号Ｆは“Ｌ”レベルとなる。これにより、差分信号は規定の電圧範囲ＶＲにあると判断され、スイッチ２１Ｂは端子（Ａ）に接続が維持される。また、この時点での逐次比較レジスタ（ＳＡＲ）５３の変換データ（２ｂ８ｈ）が保持レジスタ７に保持される。差分信号を得る際の基準となる電圧に対応する変換データとして保持される。差分信号のＡＤ変換データと共に演算器９に入力され、出力データＯＵＴを演算するために必要とされる。また、後述する（状態７）において容量素子１１に電荷蓄積して電圧を記憶して更に次のサンプリング（Ａ系統のサンプリング）の際の基準となる電圧の一部として使用される。
【００３５】
（状態７）では、（状態４）で開始されたＡＤ変換がクロックＣＬＫのサイクルＴ１０まで継続し逐次比較がＬＳＢまで行なわれた段階である。次のサンプリング（Ａ系統）の準備として、容量素子１１に保持レジスタ７に対応する電圧からオフセット電圧ＶＯＳを減じた電圧が保持される。スイッチ２１Ａ、２７をドントケア（Ｘ）とし、スイッチ２４、２６を端子（Ｂ）に接続、スイッチ２５を端子（Ａ）に接続する。保持レジスタ７に保持されている変換データ（２ｂ８ｈ）がＤＡ変換部（ＤＡＣ）５５を介してＤＡ変換されて電圧（２．０４１Ｖ）が容量素子１１の一端に印加される。容量素子１１の他端はオフセット電圧ＶＯＳ（０．３７５４Ｖ）が印加される。したがって、容量素子１１の端子間電圧は２．０４１Ｖ−０．３７５４Ｖ＝１．６６５７Ｖである。ＡＤ変換され逐次比較レジスタ（ＳＡＲ）５３から出力される変換データは、（状態８）において演算器９を介して出力データＯＵＴとして出力される。
【００３６】
演算器９では、逐次比較レジスタ（ＳＡＲ）５３から出力される差分信号の変換データの下位２ビットと保持レジスタ７に保持されている変換データを加算することで出力データＯＵＴを出力する。また、保持レジスタ７の更新時には、保持レジスタ７に保持しているデータと逐次比較レジスタ（ＳＡＲ）５３の出力データとを加算した値にオフセット電圧ＶＯＳを減算した値を出力する。ただし、差分信号に代えて入力信号をＡＤ変換している場合、演算器９では、オフセット電圧ＶＯＳの減算処理は行われない。
【００３７】
（状態９）では、サンプリング容量３ＢによるＢ系統のサンプリングに対してＡＤ変換が開始される。この場合、サンプリング容量３Ｂにサンプリングされた差分信号は規定の電圧範囲ＶＲにあると判断されているので（状態６）、逐次比較レジスタ（ＳＡＲ）５３に設定される変換データは規定ビット分解能（１０ビット）から２ビット縮小された縮小ビット分解能（８ビット）に設定され逐次比較によるＡＤ変換が行なわれる。ＭＳＢ（ビット９）およびビット８が省略されビット７〜ビット０のＡＤ変換が行なわれる。
【００３８】
スイッチ２３を端子（Ｂ）に接続してサンプリング容量３Ｂの一端を比較器５１の非反転入力端子に接続することで、サンプリングされた差分信号（０．２５８９Ｖ）が変換対象となる。また、スイッチ２６を端子（Ａ）に、スイッチ２５を端子（Ｃ）に接続する。一方、スイッチ２４を端子（Ａ）に接続することで、逐次比較レジスタ５３とＤＡ変換部（ＤＡＣ）５５が接続され、一般的な逐次比較ＡＤＣの構成となり、以後、クロックＣＬＫのサイクル毎に逐次比較が行なわれる。差分信号のＡＤ変換が行なわれるので縮小ビット分解能（８ビット）で逐次比較が行なわれる。クロックＣＬＫのサイクルＴ１２〜Ｔ１９である。
【００３９】
尚、次のサンプリング（Ａ系統）の準備として、スイッチ２２Ａが導通状態とされる。
【００４０】
（状態１０）は、クロックＣＬＫのサイクルＴ１７である。逐次比較がビット７からビット２まで行なわれた段階である。この時点での逐次比較レジスタ（ＳＡＲ）５３の変換データは０ｄ８ｈである。（状態１０）では、逐次比較によるＡＤ変換を継続しながら、サンプリング容量３Ａに差分電圧をサンプリングするＡ系統のサンプリングが行なわれる。スイッチ２１Ａが端子（Ｃ）に接続される。これにより、スイッチ２１Ａの端子（Ｃ）には、ＤＡ変換部（ＤＡＣ）５５および容量素子１１を介して、逐次比較レジスタ（ＳＡＲ）５３の変換データ（０ｄ８ｈ）がＤＡ変換された電圧（０．６３３４Ｖ）に容量素子１１の端子間電圧が付加されて印加される。容量素子１１の端子間電圧は（状態７）において１．６６７５Ｖとされているため、スイッチ２１Ａの端子（Ｃ）には０．６３３４Ｖ＋１．６６５７Ｖ＝２．２９９１Ｖが印加される。ここで、容量素子１１には、２段階前の先行するＡ系統のサンプリングに対するＡＤ変換で得られ保持レジスタ７に保持されている変換データに対する電圧からオフセット電圧ＶＯＳを減じた電圧が記憶されている。（状態１０）での入力信号ＩＮは２．１Ｖであるので、サンプリング容量３Ａにサンプリングされる差分信号は、２．１Ｖ−２．２９９１Ｖ＝−０．１９９１Ｖである。
【００４１】
（状態１１）では、（状態６）の場合と同様に、サンプリングされた差分信号が規定の電圧範囲ＶＲにあるか否かが判断される。スイッチ２２Ａを非導通状態にしたうえでスイッチ２１Ａを端子（Ｃ）から端子（Ａ）に切り替える。また、スイッチ２７を端子（Ａ）に接続する。差分信号（−０．１９９１Ｖ）にオフセット電圧ＶＯＳ（０．３７５４Ｖ）が付加されて得られる０．１７６３Ｖが規定の電圧範囲ＶＲ（０．７５０７Ｖ）と０Ｖの間にあるため、フラグ信号Ｆは“Ｌ”レベルとなる。これにより、差分信号は規定の電圧範囲ＶＲにあると判断され、スイッチ２１Ａは端子（Ａ）に接続が維持される。また、演算器９により、この時点での逐次比較レジスタ（ＳＡＲ）５３の変換データ（０ｄ８ｈ）に保持レジスタ７に保持されている（２ｂ８ｈ）が加算され更にオフセット電圧ＶＯＳ（０８０ｈ）が相殺されて３１０ｈが演算される。この変換データにより保持レジスタ７が更新される。
【００４２】
その後、（状態７）と同様に、（状態９）で開始されたＡＤ変換がクロックＣＬＫのサイクルＴ１９まで継続し逐次比較がＬＳＢまで行なわれる。次のサンプリング（Ｂ系統）の準備として、容量素子１１に保持レジスタ７に対応する電圧からオフセット電圧ＶＯＳを減じた電圧が保持される。スイッチ２１Ｂ、２７をドントケア（Ｘ）とし、スイッチ２４、２６を端子（Ｂ）に接続、スイッチ２５を端子（Ａ）に接続する。保持レジスタ７の変換データ（３１０ｈ）がＤＡ変換部（ＤＡＣ）５５を介してＤＡ変換されて容量素子１１の一端に印加される。容量素子１１の他端はオフセット電圧ＶＯＳが印加される。したがって、容量素子１１の端子間電圧は保持レジスタ７に対応する電圧からオフセット電圧ＶＯＳを減じた電圧である。
【００４３】
（状態１２）では、（状態８）と同様に、演算器９を介して出力データＯＵＴが出力される。
【００４４】
（状態１３）では、Ａ系統のサンプリングによる差分信号のＡＤ変換が開始される。尚、各スイッチの接続は（状態４）の場合と同様であるのでここでの説明は省略する。
【００４５】
図３は、電圧発生器１３においてＡＤ変換のビット分解能を縮小するビット数（ｎ）を入力信号ＩＮの変位幅の大小に応じて調整する際の制御フローである。電圧発生器１３は制御信号Ｓ（ｎ）により縮小ビット数（ｎ）が調整される。制御信号Ｓ（ｎ）は不図示のコントローラから出力される。図３の制御フローはコントローラにおける制御信号Ｓ（ｎ）の調整に係るフローである。
【００４６】
ＡＤ変換器１が起動すると、ＡＤ変換に先立ってカウンタを初期化し（Ｓ１）、ＡＤ変換が実施されるまで待機する（Ｓ３：ＮＯ）。ＡＤ変換が実施されると（Ｓ２：ＹＥＳ）、比較器１５Ｕ、１５Ｌ、および論理和ゲート１７によりサンプリングされた差分信号が規定の電圧範囲ＶＲにあるか否かが判断される（Ｓ５）。
【００４７】
フラグ信号Ｆが“Ｌ”レベルであり規定の電圧範囲ＶＲにあると判断されると（Ｓ５：ＹＥＳ）、カウンタ値が規定値（ｍ）に達したか否かが判断される（Ｓ９）。規定値（ｍ）に達していなければ（Ｓ９：ＮＯ）、カウンタ値を“１”インクリメントして（Ｓ１１）、ステップ（Ｓ３）に戻り、次のＡＤ変換を待つ。規定値（ｍ）に達すれば（Ｓ９：ＹＥＳ）、制御信号Ｓ（ｎ）により縮小ビット数（ｎ）を“１”インクリメントして（Ｓ１３）、ステップ（Ｓ１）に戻り、カウンタを初期化する。
【００４８】
繰り返し行われるＡＤ変換において、サンプリングされる差分信号が規定の電圧範囲ＶＲにあると判断されれば、入力信号ＩＮの変位幅が規定の電圧範囲ＶＲ以下であることとなる。入力信号ＩＮの変位幅が、連続して規定の電圧範囲ＶＲ以下にある場合、規定の電圧範囲ＶＲを１段階狭めても差分信号が規定の電圧範囲ＶＲにあることが期待される。この場合、制御信号Ｓ（ｎ）により縮小ビット数（ｎ）を“１”インクリメントしてビット分解能を１ビット縮小することができ、差分信号のＡＤ変換を信号の電圧範囲に即したビット分解能に縮小して変換時間の短縮を図ることができる。
【００４９】
フラグ信号Ｆが“Ｈ”レベルであり規定の電圧範囲ＶＲにないと判断されると（Ｓ５：ＮＯ）、カウンタ値が規定値（ｋ）を超えているか否かが判断される（Ｓ１７）。規定値（ｋ）を超えていれば（Ｓ１７：ＮＯ）、縮小ビット数（ｎ）を操作せず、ステップ（Ｓ１）に戻り、カウンタを初期化する。規定値（ｋ）を超えていなければ（Ｓ１７：ＹＥＳ）、制御信号Ｓ（ｎ）により縮小ビット数（ｎ）を“１”デクリメントして（Ｓ２１）、ステップ（Ｓ１）に戻り、第１および第２カウンタを初期化する。
【００５０】
繰り返し行われるＡＤ変換において、サンプリングされる差分信号が規定の電圧範囲ＶＲにないと判断されれば、入力信号ＩＮの変位幅が規定の電圧範囲ＶＲを越えていることとなる。入力信号ＩＮの変位幅が、頻繁に規定の電圧範囲ＶＲを越える場合は、規定の電圧範囲ＶＲを１段階広げることで差分信号が規定の電圧範囲ＶＲを超える回数を減少することが期待される。この場合、制御信号Ｓ（ｎ）により縮小ビット数（ｎ）を“１”デクリメントしてビット分解能を１ビット拡大することができ、差分信号のＡＤ変換を信号の電圧範囲に即したビット分解能に調整することができる。
【００５１】
ここで、期待値（ｍ）、（ｋ）を、（ｍ）＞（ｋ）の任意の整数とすることで、フラグ信号Ｆが連続して“Ｈ”になる回数が（ｋ）以上（ｍ）未満であるところで縮小ビット（ｎ）が安定することになる。
【００５２】
ここで、規定値（ｍ）、（ｋ）は、（ｍ）＞（ｋ）を満たす整数である。電圧発生器１３はオフセット回路の一例である。比較器１５Ｕ、１５Ｌ、および論理和ゲート１７は検出回路の一例である。比較器５１、逐次比較レジスタ（ＳＡＲ）５３、ＤＡ変換部５５からなる構成は、逐次比較ＡＤ変換部の一例である。サンプリング容量３Ａ、３Ｂの他端はサンプリング容量の基準端子の一例である。ここで、サンプリング容量３Ａは第１サンプリング容量の一例であり、サンプリング容量３Ｂは第２サンプリング容量の一例である。スイッチ２１Ａ、２１Ｂは基準切替スイッチの一例であり、スイッチ２１Ａは第１基準切替スイッチの一例、スイッチ２１Ｂは第２基準切替スイッチの一例である。また、スイッチ２２Ａ、２２Ｂは第１、第２入力スイッチの一例である。図３の制御フローに記載の第１カウンタによる計数は第１計数手段の一例であり、カウンタ値ｍは第１規定数の一例である。図３の処理（Ｓ１3）は縮小手段の一例である。図３の制御フローに記載の第２カウンタによる計数は第２計数手段の一例であり、カウンタ値ｋは第２規定数の一例である。図３の処理（Ｓ２１）は拡大手段の一例である。
【００５３】
以上、詳細に説明したように、本実施形態によれば、オーディオデータなどの電圧値に比較的連続性がある入力信号ＩＮを繰り返しＡＤ変換する場合に好適なものである。先行してサンプリングされＡＤ変換された先行入力信号に対応する信号を基準の信号として、この信号との差分信号をサンプリングする。サンプリングされた差分信号が規定の電圧範囲ＶＲにあるか否かを判断し、範囲内にあれば差分信号をＡＤ変換するために、ビット分解能が縮小された縮小ビット分解能（８ビット）でＡＤ変換を行なうことができる。範囲外である場合には、差分信号に代えて入力信号ＩＮを再サンプリングして規定ビット分解能（１０ビット）でＡＤ変換を行なうことができる。
【００５４】
差分信号、入力信号の別にかかわらず同じＡＤ変換精度を有する分解能でＡＤ変換を行なうことができる。差分信号についてＡＤ変換を行なう場合、変換精度を落とさずに分解能を縮小することができ、縮小ビット分解能（８ビット）でＡＤ変換を行なうことで規定ビット分解能による場合とは異なり冗長な変換動作をする必要はなくＡＤ変換時間の短縮を図ることができる。
【００５５】
また、入力信号の変位方向によっては差分信号が負値となる場合があるところ、負値を解消するオフセット電圧ＶＯＳを差分信号に付与するので差分信号として負値を扱う必要がなくなり、回路構成が複雑になることなく差分信号についてもＡＤ変換を行なうことができる。
【００５６】
２つのサンプリング容量３Ａ、３Ｂを備え、Ａ系統、Ｂ系統のサンプリングを交互に行なうことができる。一方のサンプリング動作と他方のサンプリングにより得た信号のＡＤ変換動作とを時間的に並行して動作させることができ、繰り返し変位する入力信号ＩＮを繰り返しＡＤ変換する際に効率的な処理を行なうことができる。
【００５７】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。縮小ビット数（ｎ）は適宜の値を選択することができる。また、縮小ビット数（ｎ）の変更に係る規定値（ｍ）、（ｋ）も適宜の値にすることができる。
【符号の説明】
【００５８】
３Ａ、３Ｂ    サンプリング容量
７    保持レジスタ
９    演算器
１１    容量素子
１３    電圧発生器
１５Ｕ、１５Ｌ    比較器
１７    論理和ゲート
２１Ａ、２２Ｂ、２２Ａ、２２Ｂ、２３〜２７    スイッチ
５１    比較器
５３    逐次比較レジスタ（ＳＡＲ）
５５    ＤＡ変換部（ＤＡＣ）
（Ｖ１）    規定電圧範囲設定端子
（Ｖ２）    オフセット出力端子
Ｆ    フラグ信号
ＯＵＴ    出力データ
Ｓ（ｎ）    制御信号
ＶＯＳ    オフセット電圧
ＶＲ    規定の電圧範囲
【図１】
0005652319.tif 000002
【図２】
0005652319.tif 000003
【図３】
0005652319.tif 000004