(57)【特許請求の範囲】
【請求項１】
複数の行および複数の列を構成するように複数の画素が配列された画素アレイを有する固体撮像装置であって、
前記画素アレイは、固定電位に維持される導電体を有し、
各画素は、
光電変換素子と、
電荷を電圧に変換する電荷電圧変換部と、
前記光電変換素子で発生した電荷を前記電荷電圧変換部に転送する転送部と、
前記電荷電圧変換部の電圧を正のゲインで増幅した信号を出力線に出力する増幅部とを含み、
前記出力線は、前記導電体に対して前記電荷電圧変換部の少なくとも一部分を隠すように配置された遮蔽部を有し、
前記光電変換素子は、半導体基板に形成され、
前記電荷電圧変換部は、第１層の配線層に配置された第１配線パターンと、前記第１配線パターンに接続されたコンタクトとを含み、
前記出力線は、前記第１層の配線層に配置され前記第１配線パターンの少なくとも一部分と平行な部分を含む第２配線パターンと、前記第１層の配線層よりも上の層である第２層の配線層に配置された第３配線パターンと、前記第２配線パターンと前記第３配線パターンとを接続するビアとを含み、
前記導電体は、前記第２層の配線層よりも上の層である第３層の配線層に配置された第４配線パターンを含み、前記第３配線パターンが前記遮蔽部の少なくとも一部分を構成する、
ことを特徴とする固体撮像装置。
【請求項２】
複数の画素が配列された画素アレイを有する固体撮像装置であって、
各画素は、
光電変換素子と、
電荷を電圧に変換する電荷電圧変換部と、
前記光電変換素子で発生した電荷を前記電荷電圧変換部に転送する転送部と、
前記電荷電圧変換部の電圧を正のゲインで増幅した信号を出力ノードに出力する増幅部と、を含み、
前記光電変換素子は、半導体基板に配され、
前記電荷電圧変換部は、第１層の配線層に配置された第１配線パターンと、前記第１配線パターンに接続されたコンタクトとを含み、
前記出力ノードは、前記第１層の配線層に配置され前記第１配線パターンの少なくとも一部分と平行な部分を含む第２配線パターンと、前記第１層の配線層よりも上の層である第２層の配線層に配置された第３配線パターンと、前記第２配線パターンと前記第３配線パターンとを接続するビアとを含み、
前記第２層の配線層よりも上の層である第３層の配線層に、固定電位に維持される第４配線パターンが配され、
前記第３配線パターンが前記第１配線パターンの少なくとも一部と前記第４配線パターンの少なくとも一部分との間に配される、
ことを特徴とする固体撮像装置。
【請求項３】
複数の行および複数の列を構成するように複数の画素が配列された画素アレイを有する半導体基板を有する固体撮像装置であって、
前記半導体基板は、固定電位が供給される半導体領域を有し、
各画素は、
電荷蓄積部を有する光電変換素子と、
前記光電変換素子で発生した電荷を電圧に変換する電荷電圧変換部と、
前記電荷電圧変換部の電圧を正のゲインで増幅した信号を出力線に出力する増幅部と、を含み、
前記出力線は、第１の配線層に配置された第１配線パターンを含んで構成され、
前記電荷電圧変換部は、
前記第１の配線層よりも上の層である第２の配線層に配置された第２配線パターンと、
前記光電変換素子の前記電荷蓄積部と前記第２配線パターンとを接続する第１の接続部と、
前記増幅部の入力と前記第２配線パターンとを接続する第２の接続部とを含み、
前記電荷蓄積部、前記第２配線パターン、前記第１の接続部、前記第２の接続部および前記増幅部の入力が共通のノードを構成し、
前記第１配線パターンは、前記第２配線パターンと前記半導体領域との間に、前記第２配線パターンの一部に沿って配された部分を含み、
前記第１配線パターンおよび第２配線パターンは、平面視において、前記電荷蓄積部と重なった部分を有する、
ことを特徴とする固体撮像装置。
【請求項４】
前記画素は、前記増幅部の後段に、前記増幅部で増幅された信号をさらに増幅する第２の増幅部を有する、
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記第２の配線層の上に第３の配線層が配されており、
前記第３の配線層は、平面視において前記電荷蓄積部に重なるように開口部を有する第３配線パターンを含み、前記第２配線パターンは、平面視において前記開口部の中に配置されている、
ことを特徴とする請求項３又は４のいずれかに記載の固体撮像装置。
【請求項６】
前記第１配線パターンと前記第２配線パターンとは平面視において互いに重なり合った重なり部分を有し、
前記重なり部分は、前記開口部の中に配置されている、
ことを特徴とする請求項３乃至５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記第１の接続部は、前記電荷蓄積部の中央部の上に配置されている
ことを特徴とする請求項３乃至６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記増幅部はソースフォロワ回路を有することを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像装置。
【請求項９】
放射線を可視光に変換するシンチレータを更に備え、
前記可視光は前記光電変換素子によって光電変換される、
ことを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像装置。
【請求項１０】
請求項１乃至９のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置から出力される信号を処理するプロセッサと、
を備えることを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置および撮像システムに関する。
【背景技術】
【０００２】
固体撮像装置において、光電変換素子で発生した電荷は、フローティングディフュージョンなどの電荷電圧変換部によって電圧に変換される。電荷をＱ、電圧をＶ、電荷電圧変換部の容量値をＣとすると、Ｖ＝Ｑ／Ｃであるので、電荷電圧変換部の容量値を小さくすることによって感度を向上させることができる。
【０００３】
特許文献１には、受光部１と、蓄積部２と、水平転送部３と、フローティングディフュージョン２３と、出力アンプ２７と、バッファアンプ３１とを備える固体撮像装置が開示されている。受光部１は、垂直方向に連続した複数のシフトレジスタからなる。蓄積部２は、受光部１の複数のシフトレジスタに連続する複数のシフトレジスタからなり、１画面分の情報電荷を蓄積する。水平転送部３は、蓄積部２に蓄積された１画面分の情報電荷を１水平ライン単位で受けて順次出力する。フローティングディフュージョン２３には、水平転送部３から出力される情報電荷が一時的に蓄積される。フローティングディフュージョン２３は、アルミニウム配線２６を介して出力アンプ２７の入力端子に接続されている。出力アンプ２７は、２段のソースホロワ回路からなっている。出力アンプ２７の出力端子は、バッファアンプ３１の入力端子に接続されている。バッファアンプ３１の出力信号は、フローティングディフュージョン２３に生じる電位変動と同一位相であり、フローティングディフュージョン２３を覆うための遮光膜としてのアルミニウム配線３０に印加される。したがって、アルミニウム配線２３とアルミニウム配線３０とが絶縁膜２９を挟んで対向していても、その間の実質的な容量が十分に小さくなり、フローティングディフュージョン２３の容量値の増大が抑えられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−５８３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された発明は、ＣＣＤ固体撮像素子の最終出力部を対象とするものに過ぎず、画素アレイを構成する各画素における電荷電圧変換部の容量値を考慮したものではない。また、当該発明は、フローティングディフュージョンを遮光するための遮光膜としてのアルミニウム配線によるフローティングディフュージョンの容量値の増加を抑えるためにアルミニウム配線にバッファアンプの出力信号を印加するものに過ぎない。即ち、当該発明は、固定電位に維持される導電体による電荷電圧変換部の容量値の増加を抑えるために該導電体と該電荷電圧変換部との間に配置されたアルミニウム配線にバッファアンプの出力信号を印加するものではない。
【０００６】
本発明は、画素アレイを構成する各画素における電荷電圧変換部の実質的な容量値を低減することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の側面は、複数の行および複数の列を構成するように複数の画素が配列された画素アレイを有する固体撮像装置であって、前記画素アレイは、固定電位に維持される導電体を有し、各画素は、光電変換素子と、電荷を電圧に変換する電荷電圧変換部と、前記光電変換素子で発生した電荷を前記電荷電圧変換部に転送する転送部と、前記電荷電圧変換部の電圧を正のゲインで増幅した信号を出力線に出力する増幅部とを含み、前記出力線は、前記導電体に対して前記電荷電圧変換部の少なくとも一部分を隠すように配置された遮蔽部を有し、前記光電変換素子は、半導体基板に形成され、前記電荷電圧変換部は、第１層の配線層に配置された第１配線パターンと、前記第１配線パターンに接続されたコンタクトとを含み、前記出力線は、前記第１層の配線層に配置され前記第１配線パターンの少なくとも一部分と平行な部分を含む第２配線パターンと、前記第１層の配線層よりも上の層である第２層の配線層に配置された第３配線パターンと、前記第２配線パターンと前記第３配線パターンとを接続するビアとを含み、前記導電体は、前記第２層の配線層よりも上の層である第３層の配線層に配置された第４配線パターンを含み、前記第３配線パターンが前記遮蔽部の少なくとも一部分を構成する。
本発明の第２の側面は、複数の画素が配列された画素アレイを有する固体撮像装置であって、各画素は、光電変換素子と、電荷を電圧に変換する電荷電圧変換部と、前記光電変換素子で発生した電荷を前記電荷電圧変換部に転送する転送部と、前記電荷電圧変換部の電圧を正のゲインで増幅した信号を出力ノードに出力する増幅部と、を含み、前記光電変換素子は、半導体基板に配され、前記電荷電圧変換部は、第１層の配線層に配置された第１配線パターンと、前記第１配線パターンに接続されたコンタクトとを含み、前記出力ノードは、前記第１層の配線層に配置され前記第１配線パターンの少なくとも一部分と平行な部分を含む第２配線パターンと、前記第１層の配線層よりも上の層である第２層の配線層に配置された第３配線パターンと、前記第２配線パターンと前記第３配線パターンとを接続するビアとを含み、前記第２層の配線層よりも上の層である第３層の配線層に、固定電位に維持される第４配線パターンが配され、前記第３配線パターンが前記第１配線パターンの少なくとも一部と前記第４配線パターンの少なくとも一部分との間に配される。
本発明の第３の側面は、複数の行および複数の列を構成するように複数の画素が配列された画素アレイを有する半導体基板を有する固体撮像装置であって、前記半導体基板は、固定電位が供給される半導体領域を有し、各画素は、電荷蓄積部を有する光電変換素子と、前記光電変換素子で発生した電荷を電圧に変換する電荷電圧変換部と、前記電荷電圧変換部の電圧を正のゲインで増幅した信号を出力線に出力する増幅部と、を含み、前記出力線は、第１の配線層に配置された第１配線パターンを含んで構成され、前記電荷電圧変換部は、前記第１の配線層よりも上の層である第２の配線層に配置された第２配線パターンと、前記光電変換素子の前記電荷蓄積部と前記第２配線パターンとを接続する第１の接続部と、前記増幅部の入力と前記第２配線パターンとを接続する第２の接続部とを含み、前記電荷蓄積部、前記第２配線パターン、前記第１の接続部、前記第２の接続部および前記増幅部の入力が共通のノードを構成し、前記第１配線パターンは、前記第２配線パターンと前記半導体領域との間に、前記第２配線パターンの一部に沿って配された部分を含み、前記第１配線パターンおよび第２配線パターンは、平面視において、前記電荷蓄積部と重なった部分を有する。
【発明の効果】
【０００８】
本発明によれば、画素アレイを構成する各画素における電荷電圧変換部の実質的な容量値を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態の固体撮像装置の概略構成例を説明する図。
【図２】本発明の実施形態の撮像ブロックの構成例を説明する図。
【図３】本発明の実施形態の画素の構成例を説明する図。
【図４】本発明の実施形態のシフトレジスタの構成例を説明する図。
【図５】本発明の実施形態のタイミングチャートの一例を説明する図。
【図６】画素内読出回路の一部分と光電変換素子の構成例を示すレイアウト図。
【図７】画素内読出回路の一部分と光電変換素子の構成例を示すレイアウト図。
【図８】図６および図７のＡ−Ａ'線における断面図。
【図９】画素の他の例を示す図。
【図１０】画素の構成例を示すレイアウト図。
【図１１】画素の構成例を示すレイアウト図。
【図１２】図１１のＡ−Ａ'線における断面図。
【図１３】放射線撮像システムを例示する図。
【発明を実施するための形態】
【００１０】
図１を参照しながら本発明の１つの実施形態としての固体撮像装置１００の概略構成を説明する。固体撮像装置１００は、例えば、複数の撮像ブロック１０１を配列して構成されうる。この場合、複数の撮像ブロック１０１の配列によって１つの撮像領域を有するセンサパネルＳＰが形成されうる。複数の撮像ブロック１０１は、支持基板１０２の上に配置されうる。固体撮像装置１００が１つの撮像ブロック１０１で構成される場合には、当該１つの撮像ブロック１０１によってセンサパネルＳＰが形成される。複数の撮像ブロック１０１の各々は、例えば、半導体基板に回路素子を形成したものであってもよいし、ガラス基板等の上に半導体層を形成し、その半導体層に回路素子を形成したものであってもよい。複数の撮像ブロック１０１の各々は、複数の行および複数の列を構成するように複数の画素が配列された画素アレイを有する。
【００１１】
固体撮像装置１００は、例えば、Ｘ線等の放射線の像を撮像する装置として構成されてもよいし、可視光の像を撮像する装置として構成されてもよい。固体撮像装置１００が放射線の像を撮像する装置として構成される場合は、典型的には、放射線を可視光に変換するシンチレータ１０３がセンサパネルＳＰの上に設けられうる。シンチレータ１０３は、放射線を可視光に変換し、この可視光がセンサパネルＳＰに入射し、センサパネルＳＰ（撮像ブロック１０１）の各光電変換素子によって光電変換される。
【００１２】
次に、図２を参照しながら各撮像ブロック１０１の構成例を説明する。なお、固体撮像装置１００が１つの撮像ブロック１０１で構成される場合には、１つの撮像ブロック１０１を固体撮像装置として考えることができる。撮像ブロック１０１は、複数の行および複数の列を構成するように複数の画素２０１が配列され、複数の列信号線２０８ａが配置された画素アレイＧＡを有する。複数の画素２０１の各々は、光電変換素子（例えば、フォトダイオード）２０２と、光電変換素子２０２で発生した電荷に応じた信号（光信号）を列信号線２０８ａに出力する画素内読出回路２０３とを含む。画素アレイＧＡには、複数の列信号線２０８ｂが更に配置されてもよく、画素内読出回路２０３は、画素内読出回路２０３のノイズを列信号線２０８ｂに出力するように構成されうる。行方向に沿って隣接する２つの画素２０１のそれぞれにおける画素内読出回路２０３は、例えば、当該２つの画素２０１の境界線を対称軸として線対称に配置されうる。
【００１３】
撮像ブロック１０１は、垂直走査回路２０４と水平走査回路２０５とを含む。垂直走査回路２０４は、例えば、隣接する２つの列の光電変換素子２０２の間に配置されうるが、画素アレイＧＡにおける最も外側の列の光電変換素子２０２の外側に配置されてもよい。垂直走査回路２０４は、例えば、第１クロックＣＬＫ１に従ってシフト動作する垂直シフトレジスタを含み、垂直シフトレジスタによるシフト動作に応じて画素アレイＧＡにおける複数の行を走査する。垂直シフトレジスタは、複数のレジスタを直列接続して構成され、初段のレジスタによって取り込まれたパルスが第１クロックＣＬＫ１に従って順次次段のレジスタに転送される。パルスを保持しているレジスタに対応する行が、選択されるべき行である。
【００１４】
水平走査回路２０５は、例えば、隣接する２つの行の光電変換素子２０２の間に配置されうるが、画素アレイＧＡにおける最も外側の行の光電変換素子２０２の外側に配置されてもよい。水平走査回路２０５は、例えば、第２クロックＣＬＫ２に従ってシフト動作する水平シフトレジスタを含み、水平シフトレジスタによるシフト動作に応じて画素アレイＧＡにおける複数の列を走査する。水平シフトレジスタは、複数のレジスタを直列接続して構成され、初段のレジスタによって取り込まれたパルスが第２クロックＣＬＫ２に従って順次次段のレジスタに転送される。パルスを保持しているレジスタに対応する列が、選択されるべき列である。
【００１５】
垂直走査回路２０４は、垂直シフトレジスタを構成するための１つのレジスタをそれぞれ含む複数の単位垂直走査回路ＶＳＲを垂直方向に配列して構成されうる。各単位垂直走査回路ＶＳＲは、ある列（図２では、最も左側の列（即ち、第１列）。）に属する画素の光電変換素子２０２とその列に隣接する列（図２では、左側から２番目の列（即ち、第２列）。）に属する画素の光電変換素子２０２とによって挟まれる領域に配置されうる。各単位垂直走査回路ＶＳＲは、垂直シフトレジスタを通してパルスが転送されてくると、それが属する行の画素２０１が選択されるように、行選択信号ＶＳＴをアクティブレベルに駆動する。選択された行の画素２０１の光信号、ノイズは、それぞれ列信号線２０８ａ、２０８ｂに出力される。ここで、図２では、列信号線２０８ａと列信号線２０８ｂとが１本の線で示されている。水平走査回路２０５、垂直走査回路２０４の不図示の入力端子には、パルス信号（スタートパルス）ＰＵＬＳＥ１、ＰＵＬＳＥ２がそれぞれ供給される。
【００１６】
水平走査回路２０５は、水平シフトレジスタを構成するための１つのレジスタをそれぞれ含む複数の単位水平走査回路ＨＳＲを水平方向に配列して構成されうる。各単位水平走査回路ＨＳＲは、１つの行（図２では、上から４番目の行（即ち、第４行）。）に属する隣接する２つの画素からなる各対（第１列の画素と第２列の画素からなる対、第３列の画素と第４列の画素からなる対、・・・。）における２つの光電変換素子２０２によって挟まれる領域に配置されている。しかし、各単位水平走査回路ＨＳＲは、列方向に隣接する２つの画素における２つの光電変換素子２０２によって挟まれる領域には配置されていない。このような構成は、列方向における光電変換素子２０２間の隙間を小さくするために有利である。単位水平走査回路ＨＳＲは、水平シフトレジスタを通してパルスが転送されてくると、それが属する列が選択されるように、即ち、当該列の列信号線２０８ａ、２０８ｂが水平信号線２０９ａ、２０９ｂに接続されるようにスイッチ２０７を制御する。即ち、選択された行の画素２０１の光信号、ノイズが列信号線２０８ａ、２０８ｂに出力され、選択された列（即ち、選択された列信号線２０８ａ、２０８ｂ）の信号が水平信号線２０９ａ、２０９ｂに出力される。これによりＸＹアドレッシングが実現される。水平信号線２０９ａ、２０９ｂは、出力アンプ２１０ａ、２１０ｂの入力に接続されていて、水平信号線２０９ａ、２０９ｂに出力された信号は、出力アンプ２１０ａ、２１０ｂによって増幅されてパッド２１１ａ、２１１ｂを通して出力される。
【００１７】
画素アレイＧＡは、それぞれ画素２０１を含む複数の単位セル２００が複数の行および複数の列を構成するように配列されたものとして考えることができる。単位セル２００は、いくつかの種類を含みうる。ある単位セル２００は、単位垂直走査回路ＶＳＲの少なくとも一部分を含む。図２に示す例では、２つの単位セル２００の集合が１つの単位垂直走査回路ＶＳＲを含んでいるが、１つの単位セル２００が１つの単位垂直走査回路ＶＳＲを含んでもよいし、３以上の複数の単位セル２００の集合が１つの単位垂直走査回路ＶＳＲを含んでもよい。他の単位セル２００は、単位水平走査回路ＨＳＲの少なくとも一部分を含む。図２に示す例では、１つの単位セル２００が１つの単位水平走査回路ＨＳＲを含んでいるが、複数の単位セル２００の集合が１つの単位水平走査回路ＶＳＲを含んでもよい。他の単位セル２００は、単位垂直走査回路ＶＳＲの少なくとも一部分および単位水平走査回路ＨＳＲの少なくとも一部分を含む。他の単位セル２００としては、出力アンプ２１０ａの少なくとも一部分を含む単位セル、出力アンプ２１０ｂの少なくとも一部分を含む単位セル、スイッチ２０７を含む単位セルなどを挙げることができる。
【００１８】
図３を参照しながら各画素２０１の構成例を説明する。前述のとおり、画素２０１は、光電変換素子２０２と、画素内読出回路２０３とを含む。光電変換素子２０２は、典型的にはフォトダイオードでありうる。画素内読出回路２０３は、例えば、第１増幅回路３１０、クランプ回路３２０、光信号サンプルホールド回路３４０、ノイズサンプルホールド回路３６０、第２増幅回路のＮＭＯＳトランジスタ３４３、３６３、行選択スイッチ３４４、３６４を含みうる。
【００１９】
光電変換素子２０２は、電荷蓄積部を含み、該電荷蓄積部は、第１増幅回路３１０のＰＭＯＳトランジスタ３０３のゲートに接続されている。ＰＭＯＳトランジスタ３０３のソースは、ＰＭＯＳトランジスタ３０４を介して電流源３０５に接続されている。ＰＭＯＳトランジスタ３０３と電流源３０５とによって第１ソースフォロア回路が構成されている。ＰＭＯＳトランジスタ３０３によってソースフォロア回路を構成することは、１／ｆノイズの低減に有効である。ＰＭＯＳトランジスタ３０４は、そのゲートに供給されるイネーブル信号ＥＮがアクティブレベルになるとオンして第１ソースフォロア回路を動作状態にするイネーブルスイッチである。第１増幅回路３１０は、電荷電圧変換部ＣＶＣの電位に応じた信号を中間ノードｎ１に出力する。
【００２０】
図３に示す例では、光電変換素子２０２の電荷蓄積部およびＰＭＯＳトランジスタ３０３のゲートが共通のノードを構成していて、このノードは、該電荷蓄積部に蓄積された電荷を電圧に変換する電荷電圧変換部ＣＶＣとして機能する。即ち、電荷電圧変換部ＣＶＣには、該電荷蓄積部に蓄積された電荷Ｑと電荷電圧変換部ＣＶＣが有する容量値Ｃとによって定まる電圧Ｖ（＝Ｑ／Ｃ）が現れる。電荷電圧変換部ＣＶＣは、リセットスイッチとしてのＰＭＯＳトランジスタ３０２を介してリセット電位Ｖｒｅｓに接続されている。リセット信号ＰＲＥＳがアクティブレベルになると、ＰＭＯＳトランジスタ３０２がオンして、電荷電圧変換部ＣＶＣの電位がリセット電位Ｖｒｅｓにリセットされる。
【００２１】
クランプ回路３２０は、リセットした電荷電圧変換部ＣＶＣの電位に応じて第１増幅回路３１０によって中間ノードｎ１に出力されるノイズをクランプ容量３２１によってクランプする。つまり、クランプ回路３２０は、光電変換素子２０２で光電変換により発生した電荷に応じて第１ソースフォロア回路から中間ノードｎ１に出力された信号から、このノイズをキャンセルするための回路である。この中間ノードｎ１に出力されるノイズはリセット時のｋＴＣノイズを含む。クランプは、クランプ信号ＰＣＬをアクティブレベルにしてＰＭＯＳトランジスタ３２３をオン状態にした後に、クランプ信号ＰＣＬを非アクティブレベルにしてＰＭＯＳトランジスタ３２３をオフ状態にすることによってなされる。クランプ容量３２１の出力側は、ＰＭＯＳトランジスタ３２２のゲートに接続されている。ＰＭＯＳトランジスタ３２２のソースは、ＰＭＯＳトランジスタ３２４を介して電流源３２５に接続されている。ＰＭＯＳトランジスタ３２２と電流源３２５とによって第２ソースフォロア回路が構成されている。ＰＭＯＳトランジスタ３２４は、そのゲートに供給されるイネーブル信号ＥＮ０がアクティブレベルになるとオンして第２ソースフォロア回路を動作状態にするイネーブルスイッチである。
【００２２】
光電変換素子２０２で光電変換により発生した電荷に応じて第２ソースフォロア回路から出力される信号は、光信号として、光信号サンプリング信号ＴＳがアクティブレベルになることによってスイッチ３４１を介して容量３４２に書き込まれる。電荷電圧変換部ＣＶＣの電位をリセットした直後にＰＭＯＳトランジスタ３２３をオン状態とした際に第２ソースフォロア回路から出力される信号は、ノイズである。このノイズは、ノイズサンプリング信号ＴＮがアクティブレベルになることによってスイッチ３６１を介して容量３６２に書き込まれる。このノイズには、第２ソースフォロア回路のオフセット成分が含まれる。
【００２３】
垂直走査回路２０４の単位垂直走査回路ＶＳＲが行選択信号ＶＳＴをアクティブレベルに駆動すると、容量３４２に保持された信号（光信号）が第２増幅回路のＮＭＯＳトランジスタ３４３および行選択スイッチ３４４を介して列信号線２０８ａに出力される。また、同時に、容量３６２に保持された信号（ノイズ）が第２増幅回路のＮＭＯＳトランジスタ３６３および行選択スイッチ３６４を介して列信号線２０８ｂに出力される。第２増幅回路のＮＭＯＳトランジスタ３４３は、列信号線２０８ａに設けられた不図示の定電流源とソースフォロア回路を構成する。同様に、第２増幅回路のＮＭＯＳトランジスタ３６３は列信号線２０８ｂに設けられた不図示の定電流源とソースフォロア回路を構成する。
【００２４】
画素２０１は、隣接する複数の画素２０１の光信号を加算する加算スイッチ３４６を有してもよい。加算モード時には、加算モード信号ＡＤＤがアクティブレベルになり、加算スイッチ３４６がオン状態になる。これにより、隣接する画素２０１の容量３４２が加算スイッチ３４６によって相互に接続されて、光信号が平均化される。同様に、画素２０１は、隣接する複数の画素２０１の光信号をノイズを加算する加算スイッチ３６６を有してもよい。加算スイッチ３６６がオン状態になると、隣接する画素２０１の容量３６２が加算スイッチ３６６によって相互に接続されて、ノイズが平均化される。
【００２５】
画素２０１は、感度を変更するための機能を有してもよい。画素２０１は、例えば、第１感度変更スイッチ３８０および第２感度変更スイッチ３８２、並びにそれらに付随する回路素子を含みうる。第１変更信号ＷＩＤＥ１がアクティブレベルになると、第１感度変更スイッチ３８０がオンして、電荷電圧変換部ＣＶＣの容量値に第１付加容量３８１の容量値が追加される。これによって画素２０１の感度が低下する。第２変更信号ＷＩＤＥ２がアクティブレベルになると、第２感度変更スイッチ３８２がオンして、電荷電圧変換部ＣＶＣの容量値に第２付加容量３８３の容量値が追加される。これによって画素２０１の感度が更に低下する。
【００２６】
このように画素２０１の感度を低下させる機能を追加することによって、より大きな光量を受光することが可能となり、ダイナミックレンジを広げることができる。第１変更信号ＷＩＤＥ１がアクティブレベルになる場合には、イネーブル信号ＥＮｗをアクティブレベルにして、ＰＭＯＳトランジスタ３０３に加えてＰＭＯＳトランジスタ３８５をソースフォロア動作させてもよい。
【００２７】
垂直走査回路２０４は、種々の構成を有しうるが、例えば、図４（ａ）に示された構成を有しうる。図４（ａ）に示された垂直走査回路２０４は、各単位垂直走査回路ＶＳＲが１つのＤ型フリップフロップ４０１を含み、Ｄ型フリップフロップ４０１のクロック入力に対して第１クロックＣＬＫ１が供給される。初段の単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＤ入力には、パルス信号ＰＵＬＳＥ１が供給され、第１クロックＣＬＫ１によって第１パルス信号ＰＵＬＳＥ１が取り込まれる。初段のＤ型フリップフロップ４０１は、第１クロックＣＬＫ１の１周期分の長さを有するパルス信号をＱ出力から出力する。各単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＱ出力は、その単位垂直走査回路ＶＳＲが属する行を選択するために使用され、例えば、バッファ４０２を介して行選択信号ＶＳＴとして出力される。各単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＱ出力は、次段の単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＤ入力に接続されている。
【００２８】
水平走査回路２０５は、種々の構成を有しうるが、例えば、図４（ｂ）に示された構成を有しうる。図４（ｂ）に示された水平走査回路２０５は、各単位垂直走査回路ＨＳＲが１つのＤ型フリップフロップ４１１を含み、Ｄ型フリップフロップ４１１のクロック入力に対して第２クロックＣＬＫ２が供給される。初段の単位水平走査回路ＨＳＲのＤ型フリップフロップ４１１のＤ入力には、第２パルス信号ＰＵＬＳＥ２が供給され、第２クロックＣＬＫ２によって第２パルス信号ＰＵＬＳＥ２が取り込まれる。初段の単位水平走査回路ＨＳＲは、第２クロックＣＬＫ２の１周期分の長さを有するパルス信号をＱ出力から出力する。各単位水平走査回路ＨＳＲのＱ出力は、その単位水平走査回路ＨＳＲが属する列を選択するために使用され、例えば、バッファ４１２を介して列選択信号ＨＳＴとして出力される。各単位水平走査回路ＨＳＲのＤ型フリップフロップ４１１のＱ出力は、次段の単位水平走査回路ＨＳＲのＤ型フリップフロップ４１１のＤ入力に接続されている。ここで、垂直走査回路２０４による走査期間である垂直走査期間は、水平走査回路２０５による水平走査期間に画素アレイＧＡの行数を乗じた時間である。そして、水平走査期間は、画素アレイＧＡの全ての列を走査するために要する期間である。よって、列を選択する列選択信号ＨＳＴを発生する水平走査回路２０５に供給される第２クロックＣＬＫ２の周波数は、行を選択する行選択信号ＶＳＴを発生する垂直走査回路２０４に供給される第１クロックＣＬＫ１の周波数よりも遙かに高い。
【００２９】
図５を参照しながら各画素２０１に供給される主な信号について説明する。リセット信号ＰＲＥＳ、イネーブル信号ＥＮ、クランプ信号ＰＣＬ、光信号サンプリング信号ＴＳ、ノイズサンプリング信号ＴＮは、ローアクティブの信号である。イネーブル信号ＥＮ０は、図５に示されていないが、イネーブル信号ＥＮと同様の信号でありうる。イネーブル信号ＥＮｗは、図５に示されていないが、第１変更信号ＷＩＤＥ１がアクティブにされる場合には、イネーブル信号ＥＮと同様に遷移しうる。
【００３０】
まず、画素アレイＧＡの全ての行についてイネーブル信号ＥＮがアクティブになり、次いで、光信号サンプリング信号ＴＳがパルス状にアクティブレベルになって、光信号が容量３４２に書き込まれる。次いで、リセット信号ＰＲＥＳがパルス状にアクティブレベルになって、電荷電圧変換部ＣＶＣの電位がリセットされる。次いで、クランプ信号ＰＣＬがパルス状にアクティブレベルになる。クランプ信号ＰＣＬがアクティブレベルであるときに、ノイズサンプリング信号ＴＮがパルス状にアクティブレベルになって、ノイズが容量３６２に書き込まれる。
【００３１】
その後、垂直走査回路２０４の第１行に対応する単位垂直走査回路ＶＳＲがその行選択信号ＶＳＴ（ＶＳＴ０）をアクティブレベルにする。これは、垂直走査回路２０４が画素アレイＧＡの第１行を選択することを意味する。この状態で、水平走査回路２０５の第１列から最終列に対応する単位水平走査回路ＨＳＲが列選択信号ＨＳＴ（ＨＳＴ０〜ＨＳＴｎ）をアクティブレベルにする。これは、水平走査回路２０５が画素アレイＧＡの第１列から最終列までを順に選択することを意味する。これにより、出力アンプ２１０ａ、２１０ｂから画素アレイＧＡの第１行における第１列から最終列までの画素の光信号、ノイズが出力される。その後、垂直走査回路２０４の第２行に対応する単位垂直走査回路ＶＳＲがその行選択信号ＶＳＴ（ＶＳＴ１）をアクティブレベルにする。水平走査回路２０５の第１列から最終列に対応する単位水平走査回路ＨＳＲが列選択信号ＨＳＴ（ＨＳＴ０〜ＨＳＴｎ）をアクティブレベルにする。このような動作を最終行まで行うことによって１つの画像が画素アレイＧＡから出力される。
【００３２】
次に、図６〜図８を参照しながら各画素２０１の構造を例示的に説明する。図６および図７は、画素内読出回路２０３の一部分６００および光電変換素子２０２の構成例を示すレイアウト図である。ここで、図６では、一部分６００が説明の便宜のために拡大されている。また、図６では、画素アレイＧＡ（あるいは画素２０１）における第３層の配線層に配置された導電体パターン６２０が省略されている。図８は、図６および図７のＡ−Ａ'線における断面図である。光電変換素子２０２が形成された半導体基板ＳＵＢは、固定電位（例えば、電源電位ＶＤＤ)に維持されるウェル（不純物領域）８７０を有しうる。ウェル８７０は、固定電位（例えば、電源電位ＶＤＤ）に維持される導電体の一例である。導電体パターン６２０は、画素アレイＧＡ（あるいは画素２０１）に配置され、固定電位（例えば、接地電位ＧＮＤ）に維持される導電体の他の一例である。
【００３３】
画素内読出回路２０３は、前述のとおり、第１増幅回路３１０を含み、第１増幅回路３１０は、電荷電圧変換部ＣＶＣの電位に応じた信号を中間ノード（出力線）ｎ１に出力する。図６〜図８に示す例では、画素内読出回路２０３の一部分６００は、第１増幅回路３１０の一部分である。電荷電圧変換部ＣＶＣは、光電変換素子２０２で発生し電荷蓄積部６５０に蓄積された電荷を電圧に変換する。第１増幅回路（増幅部）３１０は、電荷電圧変換部ＣＶＣの電圧を正のゲインで増幅した信号をノード（出力線）ｎ１に出力する。電荷電圧変換部ＣＶＣの電圧の変化方向とノード（出力線）ｎ１の電圧の変化方向とは等しく、ノード（出力線）ｎ１は、図８に例示されるように、固定電位に維持されたウェル８７０に対して電荷電圧変換部ＣＶＣの少なくとも一部分を隠すように配置されている。したがって、ノード（出力線）ｎ１は、固定電位に維持されたウェル８７０に対して電荷電圧変換部ＣＶＣを遮蔽する遮蔽部として機能する。これにより、電荷電圧変換部ＣＶＣの実効的な寄生容量を低減し、感度を向上させることができる。一例において、８７０に対して電荷電圧変換部ＣＶＣの少なくとも一部分を隠すようにノード（出力線）ｎ１の配線パターンを配置したところ、感度が１．５倍に向上した。第１増幅回路（増幅部）３１０は、図３に例示されるように、例えば、ソースフォロア回路でありうる。
【００３４】
ノード（出力線）ｎ１は、遮蔽部の少なくとも一部分を構成するように第１層の配線層に配置された第１配線パターン８０１を含む。電荷電圧変換部ＣＶＣは、第１層の配線層よりも上の層である第２層の配線層に第１配線パターン８０１に沿って配置された第２配線パターン８０２を含む。
【００３５】
第２層の配線層よりも上の層である第３層の配線層に配置された導電体パターン（第３配線パターン）６２０は、図７に例示されるように、開口部ＯＰを有する。第２配線パターン８２０は、図７に例示されるように、平面視において開口部ＯＰの中に配置されうる。この例では、電荷電圧変換部ＣＶＣの上には、第３層の配線層に配置された導電体パターン６２０が存在しないので、電荷電圧変換部ＣＶＣの上にはノード（出力線）ｎ１を構成する導電パターンは存在しない。しかしながら、電荷電圧変換部ＣＶＣの上に固定電位に維持される接地パターン等の導電体が存在し、それを無視できない場合には、電荷電圧変換部ＣＶＣと該導電体との間にも、ノード（出力線）ｎ１を構成する導電パターンが配置されることが好ましい。
【００３６】
次に、図９〜図１２を参照しながら画素２０１の他の例を説明する。他の例において、画素２０１は、光電変換素子２０２と、画素内読出回路２０３とを含む。画素内読出回路２０３は、電荷電圧変換部ＣＶＣと、リセットＭＯＳトランジスタ１００１と、転送ＭＯＳトランジスタ（転送部）１００２と、増幅ＭＯＳトランジスタ１００３と、選択ＭＯＳトランジスタ１００４とを含む。リセットＭＯＳトランジスタ１００１は、垂直走査回路２０４によって駆動されるリセット信号ＲＥＳがアクティブレベルになると、電荷電圧変換部ＣＶＣの電圧をリセットする。転送ＭＯＳトランジスタ１００２は、垂直走査回路２０４によって駆動される転送信号ＴＸがアクティブレベルになると、光電変換素子２０２で発生した電荷を電荷電圧変換部ＣＶＣに転送する。増幅ＭＯＳトランジスタ（増幅部）１００３は、ノード（出力線）ｎ１と共通のノードを構成する列信号線２０８に接続された電流源１００５とともにソースフォロア回路を構成する。増幅ＭＯＳトランジスタ１００３は、垂直走査回路２０４によって駆動される行選択信号ＳＥＬがアクティブレベルになって選択ＭＯＳトランジスタ１００４がオンすると、電流源１００５とともにソースフォロア回路として動作する。この際、増幅ＭＯＳトランジスタ１００３は、電荷電圧変換部ＣＶＣの電圧を増幅し、該電圧と同一の方向に変化する信号をノード（出力線）ｎ１、列信号線２０８に出力する。列信号線２０８に出力された信号は、出力アンプ２１０によって増幅される。
【００３７】
図１０および図１１は、図９に例示される画素２０１の構成例を示すレイアウト図である。なお、図１０では第２層および第３層の配線層が省略され、図１１では第３層の配線層が省略されている。図１２は、図１１のＡ−Ａ'線における断面図である。図１０〜図１２において、Ｇ−ＲＥＳはリセットＭＯＳトランジスタ１００１のゲート、Ｇ−ＴＸは転送ＭＯＳトランジスタ１００２のゲート、Ｇ−ＳＦは増幅ＭＯＳトランジスタ１００３のゲート、Ｇ−ＳＥＬは選択ＭＯＳトランジスタ１００４のゲートである。
【００３８】
光電変換素子２０２は、半導体基板ＳＵＢに形成されている。電荷電圧変換部ＣＶＣは、第１層の配線層に配置された第１配線パターン１２０１と、光電変換素子２０２と第１配線パターン１２０１とを接続するコンタクト１２０２とを含む。出力線ｃ１は、第２配線パターン１２０３と、第３配線パターン１２０４と、ビア１２０５とを含む。第２配線パターン１２０３は、第１層の配線層に配置され第１配線パターン１２０１の少なくとも一部分と平行な部分を含む。第３配線パターン１２０４は、第１層の配線層よりも上の層である第２層の配線層に配置されている。ビア１２０５は、第２配線パターン１２０３と第３配線パターン１２０４とを接続する。画素アレイＧＡ（あるいは画素２０１）において、第２層の配線層よりも上の層である第３層の配線層には、固定電位（例えば、接地電位ＧＮＤ）に維持された導電体としての第４配線パターン１２１０が配置されている。ノード（出力線）ｎ１の一部を構成する第３配線パターン１２０４は、図１２に例示されるように、固定電位に維持された導電体としての第４配線パターン１２１０に対して電荷電圧変換部ＣＶＣの少なくとも一部分を隠すように配置されている。第３配線パターン１２０４は、固定電位に維持された導電体としての第４配線パターン１２１０に対して電荷電圧変換部ＣＶＣを遮蔽する遮蔽部として機能する。これにより、電荷電圧変換部ＣＶＣの実効的な寄生容量を低減し、感度を向上させることができる。
【００３９】
図１３は本発明に係る固体撮像装置をＸ線診断システム（放射線撮像システム）応用した例を示した図である。放射線撮像システムは、放射線撮像装置６０４０と、放射線撮像装置６０４０から出力される信号を処理するイメージプロセッサ６０７０とを備える。放射線撮像装置６０４０は、前述の固体撮像装置１００を図１（ｂ）に例示されるように放射線を撮像する装置として構成したものである。Ｘ線チューブ（放射線源）６０５０で発生したＸ線６０６０は患者あるいは被験者６０６１の胸部６０６２を透過し、放射線撮像装置６０４０に入射する。この入射したＸ線には被験者６０６１の体内部の情報が含まれている。イメージプロセッサ（プロセッサ）６０７０は、放射線撮像装置６０４０から出力される信号（画像）を処理し、例えば、処理によって得られた信号に基づいて制御室のディスプレイ６０８０に画像を表示させることができる。
【００４０】
また、イメージプロセッサ６０７０は、処理によって得られた信号を伝送路６０９０を介して遠隔地へ転送することができる。これにより、別の場所のドクタールームなどに配置されたディスプレイ６０８１に画像を表示させたり、光ディスク等の記録媒体に画像を記録したりすることができる。記録媒体は、フィルム６１１０であってもよく、この場合、フィルムプロセッサ６１００がフィルム６１１０に画像を記録する。
【００４１】
本発明に係る固体撮像装置は、可視光の像を撮像する撮像システムに応用することもできる。そのような撮像システムは、例えば、固体撮像装置１００と、固体撮像装置１００から出力される信号を処理するプロセッサとを備えうる。該プロセッサによる処理は、例えば、画像の形式を変換する処理、画像を圧縮する処理、画像のサイズを変更する処理および画像のコントラストを変更する処理の少なくとも１つを含みうる。
【図１】
0005751766.tif 000002
【図２】
0005751766.tif 000003
【図３】
0005751766.tif 000004
【図４】
0005751766.tif 000005
【図５】
0005751766.tif 000006
【図６】
0005751766.tif 000007
【図７】
0005751766.tif 000008
【図８】
0005751766.tif 000009
【図９】
0005751766.tif 000010
【図１０】
0005751766.tif 000011
【図１１】
0005751766.tif 000012
【図１２】
0005751766.tif 000013
【図１３】
0005751766.tif 000014