(57)【特許請求の範囲】
【請求項１】
入力端子及び出力端子に接続され、第１のクロック信号に基づき生成される第１の制御信号が制御端に入力され、ブートストラップスイッチを構成する第１のＭＯＳトランジスタと、
一端が第１の電源端に接続され、前記第１のクロック信号に基づきオンオフ制御されることで前記第１のＭＯＳトランジスタの制御端を前記第１の電源端に接続する第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタを保護する役割を持ち前記第２のＭＯＳトランジスタに接続され、制御端が第２の電源端または基準電源端に切り替えて接続される第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタの制御端に前記第２の電源端または前記基準電源端の電圧を選択的に入力可能にするスイッチ部を構成する第４及び第５のＭＯＳトランジスタと、
を備え、
前記第４のＭＯＳトランジスタは、前記第２の電源端と前記第３のＭＯＳトランジスタの制御端との間に接続され、制御端に入力される前記第１のクロック信号に基づきオンオフ制御され、
前記第５のＭＯＳトランジスタは、前記基準電源端と前記第３のＭＯＳトランジスタの制御端との間に接続され、制御端に入力される前記第１のクロック信号と逆位相の第２のクロック信号に基づきオンオフ制御されることを特徴とするブートストラップスイッチ回路。
【請求項２】
第１のコンデンサと、
前記基準電源端と前記第１のコンデンサの一端との間に接続され、第３の制御信号に基づきオンオフ制御される第６のＭＯＳトランジスタと、
前記第１の電源端と前記第１のコンデンサの他端に接続され、前記第１のクロック信号に基づきオンオフ制御される第７のＭＯＳトランジスタと、
一端が前記基準電源端に接続され、制御端から入力される前記第１のクロック信号に基づきオンオフ制御される第８のＭＯＳトランジスタと、
一端が前記第１のコンデンサの他端に接続され、制御端から入力される前記第２のクロック信号に基づきオンオフ制御される第９のＭＯＳトランジスタと、
一端が前記第１のコンデンサの一端に接続され、制御端から入力される第２の制御信号に基づくオンオフ制御により、他端から前記第１の制御信号を出力する第１０のＭＯＳトランジスタであって、前記第２の制御信号は、前記第８のＭＯＳトランジスタ及び前記第９のＭＯＳトランジスタのオンオフ制御により前記第８のＭＯＳトランジスタ及び前記第９のＭＯＳトランジスタの他端から出力される信号である、第１０のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの一端と前記第１のコンデンサの他端との間に接続され、制御端から入力される前記第１の制御信号に基づきオンオフ制御される第１１のＭＯＳトランジスタと、
前記第１０のＭＯＳトランジスタの制御端と前記第１のコンデンサの他端との間に接続され、制御端から入力される前記第１の制御信号に基づきオンオフ制御される第１２のＭＯＳトランジスタと、
を備えることを特徴とする請求項１に記載のブートストラップスイッチ回路。
【請求項３】
前記第６のＭＯＳトランジスタの制御端に前記第３の制御信号が接続され、前記第３の制御信号を生成するチャージ・ポンプをさらに備えることを特徴とする請求項２に記載のブートストラップスイッチ回路。
【請求項４】
前記チャージ・ポンプは、
一端に前記第１のクロック信号が印加される第２のコンデンサと、
前記第２のコンデンサの他端と前記第２の電源端との間に接続される第１３のＭＯＳトランジスタと、
一端に前記第１のクロック信号の反転信号が印加され、他端に前記第１３のＭＯＳトランジスタの制御端が接続される第３のコンデンサと、
一端に前記第２の電源端が接続され、他端に前記第３のコンデンサの他端と前記第１３のＭＯＳトランジスタの制御端が接続され、制御端に前記第２のコンデンサの他端が接続される第１４のＭＯＳトランジスタと、
を備え、
前記第３の制御信号は前記第２のコンデンサの他端から供給される
ことを特徴とする請求項３に記載のブートストラップスイッチ回路。
【請求項５】
前記ブートストラップスイッチ回路の入力端子に入力電圧が接続され、前記ブートストラップスイッチ回路の出力端子に入力信号をサンプリングする第４のコンデンサが接続されるスイッチトキャパシタ回路をさらに有することを特徴とする請求項１乃至４のいずれかに記載のブートストラップスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブートストラップスイッチ回路に関し、特にスイッチオフ時のブートストラップスイッチのゲート電圧制御を行い、小面積で応答性を向上させることのできるブートストラップスイッチ回路に関する。
【背景技術】
【０００２】
近年、各種画像センサや画像処理装置等、アナログ信号をディジタル信号に変換する必要な電子機器は、多くのデータを高速に処理することが求められる。しかしながら、素子の微細化に伴う電源電圧の低下によって、ＭＯＳＦＥＴなどの電界効果トランジスタのオン抵抗が増加傾向にある。またＭＯＳＦＥＴのオン抵抗は入力電圧依存性があり、そのようなスイッチでサンプリングされた信号は、出力波形に多くの歪成分を含んでしまう。スイッチのオン抵抗を下げつつ、オン抵抗に入力電圧依存性を持たないスイッチとして、ブートストラップスイッチ回路がある。
【０００３】
これまで広く用いられてきたブートストラップ回路を図２に示す（例えば、特表２００８−５３３８２４号公報参照）。図２の回路は、ＮＭＯＳトランジスタＭＮ１−ＭＮ１０と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、インバータＩＮＶと、コンデンサＣ１、Ｃ２、Ｃ３と、入力電圧ＶＩＮが入力される入力ノードＩＮと、出力電圧ＶＯＵＴを出力する出力ノードＯＵＴと、クロック信号ノードＰＨＩ、ＰＨＩＺと、高電位の電源電圧ＶＤＤと、低電位の電源電圧ＶＳＳとを含む。ここで、ＮＭＯＳトランジスタＭＮ１はブートストラップスイッチであり、クロック信号ノードＰＨＩ、ＰＨＩＺは、逆相の関係にあり、電圧ＶＤＤとＶＳＳとを交互に出力する。また、低電位側の電源電圧ＶＳＳはグランドに接地されている。
【０００４】
ＮＭＯＳトランジスタＭＮ８及びＭＮ９のドレインは電源電圧ＶＤＤと接続される。また、ＮＭＯＳトランジスタＭＮ８のゲートはコンデンサＣ２のトッププレートに、ソースはコンデンサＣ１のトッププレートに接続される。ＮＭＯＳトランジスタＭＮ９のゲートはコンデンサＣ１のトッププレートに、ソースはコンデンサＣ２のトッププレートに接続される。さらにコンデンサＣ１のボトムプレートはクロック信号ノードＰＨＩＺに接続され、コンデンサＣ２のボトムプレートはインバータＩＮＶのＯＵＴ側に接続される。インバータＩＮＶのＩＮ側にはクロック信号ノードＰＨＩＺが接続される。ＮＭＯＳトランジスタＭＮ８、ＭＮ９と、コンデンサＣ１、Ｃ２と、インバータＩＮＶとは、チャージ・ポンプを形成する。
【０００５】
ＮＭＯＳトランジスタＭＮ１０のドレインは電源電圧ＶＤＤに、ゲートはＮＭＯＳトランジスタＭＮ９のゲートに、ソースはコンデンサＣ３のトッププレートに接続される。また、ＮＭＯＳトランジスタＭＮ７のドレインはコンデンサＣ３のボトムプレートに、ゲートはクロック信号ノードＰＨＩＺに、ソースは電源電圧ＶＳＳに接続される。
【０００６】
ＰＭＯＳトランジスタＭＰ２のソースは電源電圧ＶＤＤに、ドレインはＮＭＯＳトランジスタＭＰ４のドレインに接続されており、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ４のゲートはそれぞれクロック信号ノードＰHＩに接続されている。また、ＮＭＯＳトランジスタＭＰ４のソースはコンデンサＣ３のボトムプレートに接続されている。
【０００７】
ＰＭＯＳトランジスタＭＰ２のドレインおよびＮＭＯＳトランジスタＭＮ４のドレインはＰＭＯＳトランジスタＭＰ１のゲート及びＮＭＯＳトランジスタＭＮ３のドレインに接続されている。ＰＭＯＳトランジスタＭＰ１のソースはコンデンサＣ３のトッププレートに接続され、ドレインはＮＭＯＳトランジスタＭＮ１、ＭＮ２、及びＭＮ３のそれぞれのゲートに接続される。
【０００８】
ＮＭＯＳトランジスタＭＮ５のドレインは、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、及びＭＮ３のそれぞれのゲートに、ゲートは電源電圧ＶＤＤに、ソースはＮＭＯＳトランジスタＭＮ６のドレインに接続される。ＮＭＯＳトランジスタＭＮ６のゲートにはクロック信号ノードＰＨＩＺが、ソースには電源電圧ＶＳＳが接続される。
【０００９】
ＮＭＯＳトランジスタＭＮ２のソースには入力電圧ＶＩＮが入力される入力ノードＩＮ及びＮＭＯＳトランジスタＭＮ１のソースが接続され、ＮＭＯＳトランジスタＭＮ１のドレインには出力電圧ＶＯＵＴを出力する出力ノードＯＵＴが接続される。
【００１０】
図２の回路は次のように動作する。まず、ＮＭＯＳトランジスタＭＮ８、ＭＮ９と、コンデンサＣ１、Ｃ２と、インバータＩＮＶとで形成するチャージ・ポンプを考える。これは次のように動作する。まず、コンデンサＣ１およびＣ２にかかる電圧はゼロとする。
【００１１】
クロック信号ＰＨＩＺがハイになると、コンデンサＣ１のボトムプレートの電圧は上昇して電源電圧ＶＤＤになる。この状態でコンデンサＣ２およびＣ３のボトムプレートは電源電圧ＶＳＳとなり接地されるので、コンデンサＣ２およびＣ３はトッププレートの電圧がＶＤＤ−ＶＴＨＮ（ＶＴＨＮはＮＭＯＳトランジスタＭＮ９およびＭＮ１０のしきい値電圧）まで充電される。
【００１２】
クロック信号ＰＨＩＺがローになると、コンデンサＣ２のトッププレートは昇圧され、２ＶＤＤ−ＶＴＨＮとなる。また、コンデンサＣ１はスイッチＭＮ８を通して充電されてＶＤＤになる。
【００１３】
次の段階でＰＨＩＺが再びハイになると、コンデンサＣ１はＶＤＤに充電されているので、コンデンサＣ１のトッププレートは２ＶＤＤになり、コンデンサＣ２およびＣ３は完全に充電されてＶＤＤになる。
【００１４】
定常状態では、コンデンサＣ１、Ｃ２、Ｃ３は充電されてＶＤＤになり、またコンデンサＣ１およびＣ２のトッププレートの電圧はＶＤＤと２ＶＤＤとの間で変わる。従来のブートストラップスイッチは少なくとも１クロック期間の後にその定常状態に達する。
【００１５】
全てのコンデンサが充電されて電源電圧ＶＤＤになったと仮定すると、ブートストラップスイッチは次のように動作する。
【００１６】
ＰＨＩＺがハイになると、コンデンサＣ２のボトムプレートは接地されてＮＭＯＳトランジスタＭＮ１０はオンになるので、コンデンサＣ３は充電されてＶＤＤになる。ＰＭＯＳトランジスタＭＰ２もオンになり、ＰＭＯＳトランジスタＭＰ１のゲートを駆動してＶＤＤにするのでＰＭＯＳトランジスタＭＰ１はオフになる。また、ＭＮ６はオンになり、これによりＭＮ５もオンになるため、ブートストラップスイッチであるＮＭＯＳトランジスタＭＮ１のゲート端子は接地される。ＭＮ１のゲート端子が接地されることにより、ＮＭＯＳトランジスタＭＮ３、ＭＮ２、ＭＮ１はオフになる。この段階中は、ＮＭＯＳトランジスタＭＮ１は入力ノードＩＮを出力ノードＯＵＴから切り離し、コンデンサＣ３を充電してＶＤＤにする。
【００１７】
ＰＨＩＺがローになると、ＮＭＯＳトランジスタＭＮ６はオフになるので、ＭＮ１のゲート端子は高インピーダンスになる。最初、コンデンサＣ３のボトムプレートは浮遊するが、スイッチＭＮ４がオンになり、コンデンサＣ３をＰＭＯＳトランジスタＭＰ１のゲートとソースとの間に接続するために、ＰＭＯＳトランジスタＭＰ１はすぐオンになり、コンデンサＣ３に蓄積された電荷はＮＭＯＳトランジスタＭＮ１のゲート端子に流れ始める。ＮＭＯＳトランジスタＭＮ１のゲート電圧が上昇するとＮＭＯＳトランジスタＭＮ２はオンになり、コンデンサＣ３のボトムプレートは入力電圧ＶＩＮに上昇し、このためにコンデンサＣ３のトッププレートは電源電圧ＶＤＤ＋入力電圧ＶＩＮに押し上げられる。最終的にこの電圧はＮＭＯＳトランジスタＭＮ１のゲートに現われ、その結果ＭＮ１は完全にオンになって、入力ノードＩＮと出力ノードＯＵＴとを接続する。ＮＭＯＳトランジスタＭＮ２も完全にオンになって、入力ノードＩＮとコンデンサＣ３のボトムプレートとを接続し、またＮＭＯＳトランジスタＭＮ３は完全にオンになって、ＰＭＯＳトランジスタＭＰ１のゲートを駆動して入力電圧レベルにする。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
ここで、ＰＨＩＺがローからハイに遷移する状態を考える。ＮＭＯＳトランジスタＭＮ１、ＭＮ２およびＭＮ３のそれぞれのゲートに接続されたノードＮ１の電位の初期値はＶＤＤ＋ＶＩＮであり、トランジスタＭＮ５のソース及びＭＮ６のドレインに接続されたノードＮ５の電位の初期値はＶＤＤ−ＶＴＨＮであり、また、トランジスタＭＮ５はオフになっている。ＰＨＩＺがハイになると、トランジスタＭＮ６がオンになり、ノードＮ５の電位が下がる。その結果ＮＭＯＳトランジスタＭＮ５が徐々にオンし始め、ノードＮ１の電位が下がり始め、最終的にＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３が完全にオフになる。
【００１９】
上記のとおり、ブートストラップスイッチがオンからオフする過程において、図２ではＮＭＯＳトランジスタＭＮ６がオンした後にＮＭＯＳトランジスタＭＮ５がオンする構成となっているため、ブートストラップスイッチオフ時の応答性が悪いという問題があり、サンプリングエラーを招く場合がある。また、ノードＮ１の電位の減少に時間がかかるとＮＭＯＳトランジスタＭＮ２、ＭＮ３がなかなかオフできず、ノードＮ４の電位がなかなか上昇しない。その結果ＰＭＯＳトランジスタＭＰ１がオフできなくなり、ノードＮ１の電位がコンデンサＣ３トッププレートの電位から下がりきらずにＮＭＯＳトランジスタＭＮ１が長時間オフできない、という動作不良が発生する場合がある。
【００２０】
そこで本発明は、上記の課題に鑑み、スイッチオフ時のブートストラップスイッチのゲート電圧制御を行い、小面積で応答性を向上させることのできるブートストラップスイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明に係るブートストラップスイッチ回路は、上記の目的を達成するために、次のように構成される。
【００２２】
入出力部のスイッチのゲートにたまった電荷を引き抜くための、ゲート制御部のスイッチのゲート電圧を電源電圧と参照電圧を切り替え制御するスイッチ、を備えることを特徴とする。
【００２３】
具体的には、本発明に係るブートストラップスイッチ回路は、入力端子及び出力端子に接続され、第１のクロック信号に基づき生成される第１の制御信号が制御端に入力され、ブートストラップスイッチを構成する第１のＭＯＳトランジスタと、一端が第１の電源端に接続され、前記第１のクロック信号に基づきオンオフ制御されることで前記第１のＭＯＳトランジスタの制御端を前記第１の電源端に接続する第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタを保護する役割を持ち前記第２のＭＯＳトランジスタに接続され、制御端が第２の電源端または基準電源端に切り替えて接続される第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタの制御端に前記第２の電源端または前記基準電源端の電圧を選択的に入力可能にするスイッチ部を構成する第４及び第５のＭＯＳトランジスタと、を備え、前記第４のＭＯＳトランジスタは、前記第２の電源端と前記第３のＭＯＳトランジスタの制御端との間に接続され、制御端に入力される前記第１のクロック信号に基づきオンオフ制御され、前記第５のＭＯＳトランジスタは、前記基準電源端と前記第３のＭＯＳトランジスタの制御端との間に接続され、制御端に入力される前記第１のクロック信号と逆位相の第２のクロック信号に基づきオンオフ制御されることを特徴とする。
【００２６】
また、本発明に係るブートストラップスイッチ回路は、第１のコンデンサと、前記基準電源端と前記第１のコンデンサの一端との間に接続され、第３の制御信号に基づきオンオフ制御される第６のＭＯＳトランジスタと、前記第１の電源端と前記第１のコンデンサの他端に接続され、前記第１のクロック信号に基づきオンオフ制御される第７のＭＯＳトランジスタと、一端が前記基準電源端に接続され、制御端から入力される前記第１のクロック信号に基づきオンオフ制御される第８のＭＯＳトランジスタと、一端が前記第１のコンデンサの他端に接続され、制御端から入力される前記第２のクロック信号に基づきオンオフ制御される第９のＭＯＳトランジスタと、一端が前記第１のコンデンサの一端に接続され、制御端から入力される第２の制御信号に基づくオンオフ制御により、他端から前記第１の制御信号を出力する第１０のＭＯＳトランジスタであって、前記第２の制御信号は、前記第８のＭＯＳトランジスタ及び前記第９のＭＯＳトランジスタのオンオフ制御により前記第８のＭＯＳトランジスタ及び前記第９のＭＯＳトランジスタの他端から出力される信号である、第１０のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの一端と前記第１のコンデンサの他端との間に接続され、制御端から入力される前記第１の制御信号に基づきオンオフ制御される第１１のＭＯＳトランジスタと、前記第１０のＭＯＳトランジスタの制御端と前記第１のコンデンサの他端との間に接続され、制御端から入力される前記第１の制御信号に基づきオンオフ制御される第１２のＭＯＳトランジスタと、を備えることを特徴とする。
【００２７】
また、本発明に係るブートストラップスイッチ回路は、前記第６のＭＯＳトランジスタの制御端に前記第３の制御信号が接続され、前記第３の制御信号を生成するチャージ・ポンプをさらに備えることを特徴とする。
【００２８】
また、本発明に係るブートストラップスイッチ回路は、前記チャージ・ポンプは、一端に前記第１のクロック信号が印加される第２のコンデンサと、前記第２のコンデンサの他端と前記第２の電源端との間に接続される第１３のＭＯＳトランジスタと、一端に前記第１のクロック信号の反転信号が印加され、他端に前記第１３のＭＯＳトランジスタの制御端が接続される第３のコンデンサと、一端に前記第２の電源端が接続され、他端に前記第３のコンデンサの他端と前記第１３のＭＯＳトランジスタの制御端が接続され、制御端に前記第２のコンデンサの他端が接続される第１４のＭＯＳトランジスタと、を備え、前記第３の制御信号は前記第２のコンデンサの他端から供給されることを特徴とする。
【００２９】
また、本発明に係るブートストラップスイッチ回路は、前記ブートストラップスイッチ回路の入力端子に入力電圧が接続され、前記ブートストラップスイッチ回路の出力端子に入力信号をサンプリングする第４のコンデンサが接続されるスイッチトキャパシタ回路をさらに有することを特徴とする。
【発明の効果】
【００３０】
本発明によれば、ゲート制御部の各スイッチサイズを大きくすることなく、入出力部のスイッチのゲート電圧を速やかに下げ、ブートストラップスイッチのオフ時の応答性を高めることができる。
【図面の簡単な説明】
【００３１】
【図１】本実施形態に係るブートストラップスイッチ回路の回路図である。
【図２】従来技術を用いて構成されるブートストラップスイッチ回路の回路図である。
【発明を実施するための形態】
【００３２】
本実施形態に係るブートストラップ回路を図１に示す。図１の回路は、ＮＭＯＳトランジスタＭＮ１−ＭＮ１２と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、インバータＩＮＶと、コンデンサＣ１、Ｃ２、Ｃ３と、入力電圧ＶＩＮが入力される入力ノードＩＮと、出力電圧ＶＯＵＴを出力する出力ノードＯＵＴと、クロック信号ノードＰＨＩ、ＰＨＩＺと、高電位の電源電圧ＶＤＤと、低電位の電源電圧ＶＳＳとを含む。ＮＭＯＳトランジスタＭＮ１はブートストラップスイッチである。クロック信号ノードＰＨＩ、ＰＨＩＺは、逆相の関係にあり、電圧ＶＤＤとＶＳＳとを交互に出力する。また、低電位側の電源電圧ＶＳＳはグランドに接地されている。
【００３３】
ＮＭＯＳトランジスタＭＮ８、ＭＮ９と、コンデンサＣ１、Ｃ２と、インバータＩＮＶとは、図２に記載の従来のブートストラップ回路と同一のチャージ・ポンプを形成する。
【００３４】
ＮＭＯＳトランジスタＭＮ１０のドレインは参照電圧ＶＲＥＦに、ゲートはＮＭＯＳトランジスタＭＮ９のゲートに、ソースはコンデンサＣ３のトッププレートに接続される。また、ＮＭＯＳトランジスタＭＮ７のドレインはコンデンサＣ３のボトムプレートに、ゲートはクロック信号ノードＰＨＩＺに、ソースは電源電圧ＶＳＳに接続される。
【００３５】
ＰＭＯＳトランジスタＭＰ２のソースは参照電圧ＶＲＥＦに、ドレインはＮＭＯＳトランジスタＭＰ４のドレインに接続されており、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ４のゲートはそれぞれクロック信号ノードＰＨＩに接続されている。また、ＮＭＯＳトランジスタＭＮ４のソースはコンデンサＣ３のボトムプレートに接続されている。
【００３６】
ＰＭＯＳトランジスタＭＰ２のドレインおよびＮＭＯＳトランジスタＭＮ４のドレインはＰＭＯＳトランジスタＭＰ１のゲート及びＮＭＯＳトランジスタＭＮ３のドレインに接続されている。ＰＭＯＳトランジスタＭＰ１のソースはコンデンサＣ３のトッププレートに接続され、ドレインはＮＭＯＳトランジスタＭＮ１、ＭＮ２、及びＭＮ３のそれぞれのゲートに接続される。
【００３７】
ＮＭＯＳトランジスタＭＮ１１のドレインは電源電圧ＶＤＤに、ゲートはクロック信号ノードＰＨＩＺに接続され、ＭＮ１２のドレインは参照電圧ＶＲＥＦに、ゲートはクロック信号ノードＰＨＩに接続されている。また、ＮＭＯＳトランジスタＭＮ１１及びＭＮ１２のそれぞれのソースはＮＭＯＳトランジスタＭＮ５のゲートに接続されている。ＮＭＯＳトランジスタＭＮ５のドレインは、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、及びＭＮ３のそれぞれのゲートに、ソースはＮＭＯＳトランジスタＭＮ６のドレインに接続される。ＮＭＯＳトランジスタＭＮ６のゲートにはクロック信号ノードＰＨＩＺが、ソースには電源電圧ＶＳＳが接続される。
【００３８】
ＮＭＯＳトランジスタＭＮ２のソースには入力ノードＩＮ及びＮＭＯＳトランジスタＭＮ１のソースが接続され、ＮＭＯＳトランジスタＭＮ１のドレインには出力ノードＯＵＴが接続される。
【００３９】
以上の構成を有するブートストラップスイッチ回路の動作を、以下に説明する。
【００４０】
ＰＨＩＺがハイになると、コンデンサＣ１のボトムプレートは上昇して電源電圧ＶＤＤになり、トッププレートは２ＶＤＤとなる。これによりＮＭＯＳトランジスタＭＮ１０はオンになるので、コンデンサＣ３は充電されて参照電圧ＶＲＥＦになる。ここで、参照電圧ＶＲＥＦは電源電圧ＶＤＤ以下であり、且つＶＴＨＮを十分に上回る電位であることを言及しておく。ＰＭＯＳトランジスタＭＰ２もオンになり、ＰＭＯＳトランジスタＭＰ１のゲートを駆動して参照電圧ＶＲＥＦにするのでＰＭＯＳトランジスタＭＰ１はオフになる。また、ＮＭＯＳトランジスタＭＮ６はオンになり、ＭＮ５もオンになるため、ＮＭＯＳトランジスタＭＮ１のゲートは接地される。ＭＮ１のゲート端子が接地されることにより、ＮＭＯＳトランジスタＭＮ３、ＭＮ２、ＭＮ１はオフになる。この段階中は、ＮＭＯＳトランジスタＭＮ１は入力ノードＩＮを出力ノードＯＵＴから切り離し、コンデンサＣ３を充電してＶＲＥＦにする。
【００４１】
ＰＨＩＺがローになると、ＮＭＯＳトランジスタＭＮ６はオフとなるので、ＭＮ１のゲート端子は高インピーダンスになる。最初、コンデンサＣ３のボトムプレートは浮遊するが、ＮＭＯＳトランジスタＭＮ４がオンになり、コンデンサＣ３をＰＭＯＳトランジスタＭＰ１のゲートとソースとの間に接続するために、ＰＭＯＳトランジスタＭＰ１はすぐオンになり、コンデンサＣ３に蓄積された電荷は主スイッチＭＮ１のゲートに流れ始める。ＮＭＯＳトランジスタＭＮ１のゲート電圧が上昇するとＮＭＯＳトランジスタＭＮ２はオンになり、コンデンサＣ３のボトムプレートは入力電圧ＶＩＮに上昇し、このためにコンデンサＣ３のトッププレートは参照電圧ＶＲＥＦ＋入力電圧ＶＩＮに押し上げられる。最終的にこの電圧はＮＭＯＳトランジスタＭＮ１のゲートに現われ、その結果ＮＭＯＳトランジスタＭＮ１は完全にオンになって、入力ノードＩＮと出力ノードＯＵＴとを接続する。ＮＭＯＳトランジスタＭＮ２は完全にオンになって、入力ノードＩＮとコンデンサＣ３のボトムプレートとを接続し、またＮＭＯＳトランジスタＭＮ３は完全にオンになって、ＰＭＯＳトランジスタＭＰ１のゲートを駆動して入力電圧レベルにする。このとき、ＮＭＯＳトランジスタ１２がオンしているので、ＮＭＯＳトランジスタＭＮ５のゲート電圧は参照電圧ＶＲＥＦとなり、トランジスタＭＮ５のソース及びＭＮ６のドレインに接続されたノードＮ５の電位はＶＲＥＦ−ＶＴＨＮとなる。つまり、ノードＮ１の電位であるＶＲＥＦ＋ＶＩＮがＭＮ６のドレインに印加されると、ＭＮ６のソース・ドレイン間に過大な電位差が生じＭＮ６が破壊する可能性が高いが、ＭＮ５がＭＮ６のドレイン電圧をＶＲＥＦ−ＶＴＨＮに保つことで、ＭＮ６の破壊を防具ことができるため、ＭＮ５はＭＮ６を保護することができる。
【００４２】
次に、ＰＨＩＺがローからハイに遷移する状態を考える。ＰＨＩＺがハイになるとトランジスタＭＮ１１がオンになるので、トランジスタＭＮ５のゲート電圧がＶＤＤとなる。ＮＭＯＳトランジスタＭＮ１、ＭＮ２およびＭＮ３のそれぞれのゲートに接続されたノードＮ１の電位の初期値はＶＲＥＦ＋ＶＩＮ、ノードＮ５の電位の初期値はＶＲＥＦ−ＶＴＨＮであり、且つＶＤＤ＞ＶＲＥＦなので、トランジスタＭＮ５は完全にオンになる。よって、ＮＭＯＳトランジスタＭＮ６がオンになってノードＮ５の電位が下がるのを待つことなく、ノードＮ１の電位を速やかに下げることが可能となる。その結果、トランジスタＭＮ５、ＭＮ６の面積を大きくすることなくブートストラップスイッチのオンからオフ時の応答性を改善することができる。
【００４３】
図１に記載のブートストラップスイッチ回路をスイッチトキャパシタ回路のスイッチ部に適用することで、入力信号に依らずにスイッチのオン抵抗を一定、且つ小面積でスイッチオフ時の応答性のよいスイッチトキャパシタ回路を実現することができる。
【符号の説明】
【００４４】
ＭＮ１〜ＭＮ１２  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２    ＰＭＯＳトランジスタ
ＩＮＶ            インバータ
Ｃ１〜Ｃ３        コンデンサ
ＩＮ              入力ノード
ＯＵＴ            出力ノード
ＰＨＩ、ＰＨＩＺ  クロック信号ノード
ＶＤＤ、ＶＳＳ    電源電圧
Ｎ１〜Ｎ５        ノード
【図１】
0005702357.tif 000002
【図２】
0005702357.tif 000003