(57)【特許請求の範囲】
【請求項１】
画素に含まれる光電変換素子が複数配置された第１基板に設けられた第１電極パッドと、
前記画素の信号を読み出す読出し部を有する第２基板に設けられた第２電極パッドと、
一端を前記第１電極パッドに接合し、他端を前記第２電極パッドに接合することで、前記第１電極パッドと前記第２電極パッドとを電気的に接続する接続部と、
を有し、
複数の前記画素を、単位画素セルまたは複数画素をまとめたセル毎に複数の領域に区分し、その区分された区分領域のそれぞれには、第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッド（ｎとｍは１以上の整数）が割り当てられており、同一の前記区分領域に割り当てられた第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッドは、複数の前記接続部を介して電気的に接続されるよう構成され、
第１〜第ｎの前記第１電極パッドから第１〜第ｍの前記第２電極パッドに伝達される信号は、互いに同じものである
ことを特徴とする固体撮像装置。
【請求項２】
前記第１基板には複数の前記第１電極パッドが設けられ、
前記第２基板には、前記第１電極パッドの数と同数の前記第２電極パッドが設けられ、
前記第１基板における複数の前記第１電極パッドの中間点の位置と、前記第２基板における複数の前記第２電極パッドの中間点の位置とは同一であり、複数の前記第１電極パッド同士の距離と、複数の前記第２電極パッド同士の距離とは異なる
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１基板に設けられたｎ個（ｎは３以上の整数）の前記第１電極パッドは、前記第１基板上面からの射影図において正ｎ角形となるように配置されており、
前記第２基板に設けられたｎ個の前記第２電極パッドは、前記第２基板上面からの射影図において正ｎ角形となるように配置されており、
前記第１電極パッドが形成する前記正ｎ角形の辺の長さと、前記第２電極パッドが形成する前記正ｎ角形の辺の長さとは異なる
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記第１基板上面からの射影図において正ｎ角形となるように配置された前記第１電極パッドが形成する前記正ｎ角形の中心位置と、前記第２基板上面からの射影図において正ｎ角形となるように配置された前記第２電極パッドが形成する前記正ｎ角形の中心位置とは同一である
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記第１電極パッドと前記第２電極パッドとの大きさは異なる
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
同一の前記区分領域内において、前記第１電極パッドの数と前記第２電極パッドの数とは異なる
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項７】
同一の前記区分領域内において、前記第１電極パッドの数は前記第２電極パッドの数よりも多い
ことを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
同一の前記区分領域内において、前記第１電極パッドの数は前記第２電極パッドの数よりも少ない
ことを特徴とする請求項６に記載の固体撮像装置。
【請求項９】
前記第１基板と前記第２基板とは積層されており、
前記接続部の両端に接合された前記第１電極パッドおよび前記第２電極パッドからなる一組の電極パッドを前記第１基板面および前記第２基板面に平行な仮想水平面に射影した場合に、前記一組の電極パッドのうち一方の電極パッドの射影像が他方の電極パッドの射影像を包含するよう、前記第１電極パッドと前記第２電極パッドとを配置する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１０】
前記一組の電極パッドは、一つの前記第１電極パッドと一つの前記第２電極パッドとの組み合わせにより構成される
ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記一組の電極パッドは、複数の前記第１電極パッドと一つの前記第２電極パッドとの組み合わせにより構成されており、
前記一方の電極パッドは、一つの第２電極パッドであり、
前記他方の電極パッドは、複数の第１電極パッドである
ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１２】
前記一組の電極パッドは、一つの前記第１電極パッドと複数の前記第２電極パッドとの組み合わせにより構成されており、
前記一方の電極パッドは、一つの第１電極パッドであり、
前記他方の電極パッドは、複数の第２電極パッドである
ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１３】
前記画素は、
前記第１基板に含まれる光電変換素子と、
前記第２基板に含まれ、前記光電変換素子で発生し前記接続部を経由した信号を蓄積する信号蓄積回路と、
前記信号蓄積回路に蓄積された信号を出力する出力回路と、
を有することを特徴とする請求項１に記載の固体撮像装置。
【請求項１４】
前記画素は、
前記第２基板に含まれ、前記光電変換素子で発生した信号を蓄積する信号蓄積回路と、
前記光電変換素子で発生した信号を増幅する増幅回路と、
をさらに備え、
前記信号蓄積回路は、前記増幅回路によって増幅された増幅信号を蓄積する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１５】
前記画素は、
前記増幅信号中のノイズを低減するノイズ低減回路
をさらに備え、
前記信号蓄積回路は、前記ノイズが低減された増幅信号を蓄積する
ことを特徴とする請求項１４に記載の固体撮像装置。
【請求項１６】
前記増幅回路は、前記光電変換素子で発生した信号をゲートに受け、前記ゲートに受けた信号を増幅してソースおよびドレインの一方から増幅信号を出力する増幅トランジスタを含む
ことを特徴とする請求項１５に記載の固体撮像装置。
【請求項１７】
前記ノイズ低減回路は、
前記増幅トランジスタから出力された前記増幅信号をクランプするクランプ容量と、
前記クランプ容量でクランプされた前記増幅信号に応じた信号をソースおよびドレインの一方に受け、当該ソースおよびドレインの一方に受けた信号をサンプルホールドして前記信号蓄積回路に蓄積するトランジスタと、
をさらに有することを特徴とする請求項１６に記載の固体撮像装置。
【請求項１８】
前記接続部は、前記光電変換素子から前記信号蓄積回路までの電気的に接続された経路において、前記光電変換素子と前記増幅トランジスタの間、前記増幅トランジスタと前記クランプ容量の間、前記クランプ容量と前記トランジスタの間、または前記トランジスタと前記信号蓄積回路の間に配置されることを特徴とする請求項１７に記載の固体撮像装置。
【請求項１９】
前記接続部はバンプであることを特徴とする請求項１に記載の固体撮像装置。
【請求項２０】
前記接続部は、前記第１基板の表面に形成された第１の電極と、前記第２基板の表面に形成され、前記第１の電極と貼り合わされた第２の電極とを有することを特徴とする請求項１に記載の固体撮像装置。
【請求項２１】
前記第２基板は、前記光電変換素子に入射する光が照射される前記第１基板の表面とは反対側の表面と接続されることを特徴とする請求項１に記載の固体撮像装置。
【請求項２２】
前記光電変換素子をリセットする第１のリセット回路と、
前記増幅回路の入力部をリセットする第２のリセット回路と、
前記複数の光電変換素子のそれぞれで発生した信号を前記増幅回路の入力部に順次転送する転送回路と、
前記信号蓄積回路に蓄積された前記増幅信号を増幅して第２の増幅信号を出力する第２の増幅回路と、
前記第２の増幅回路の入力部をリセットする第３のリセット回路と、
をさらに有することを特徴とする請求項１４に記載の固体撮像装置。
【請求項２３】
画素に含まれる光電変換素子が複数配置された第１基板に設けられた第１電極パッドと、
前記画素の信号を読み出す読出し部を有する第２基板に設けられた第２電極パッドと、
一端を前記第１電極パッドに接合し、他端を前記第２電極パッドに接合することで、前記第１電極パッドと前記第２電極パッドとを電気的に接続する接続部と、
を有し、
複数の前記画素を、単位画素セルまたは複数画素をまとめたセル毎に複数の領域に区分し、その区分された区分領域のそれぞれには、第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッド（ｎとｍは１以上の整数）が割り当てられており、同一の前記区分領域に割り当てられた第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッドは、複数の前記接続部を介して電気的に接続されるよう構成され、
第１〜第ｎの前記第１電極パッドから第１〜第ｍの前記第２電極パッドに伝達される信号は、互いに同じものである
ことを特徴とする撮像装置。
【請求項２４】
画素に含まれる光電変換素子が複数配置された第１基板に設けられた第１電極パッドと、
前記画素の信号を読み出す読出し部を有する第２基板に設けられた第２電極パッドと、
一端を前記第１電極パッドに接合し、他端を前記第２電極パッドに接合することで、前記第１電極パッドと前記第２電極パッドとを電気的に接続する接続部と、
を有し、
複数の前記画素を、単位画素セルまたは複数画素をまとめたセル毎に複数の領域に区分し、その区分された区分領域のそれぞれには、第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッド（ｎとｍは１以上の整数）が割り当てられており、同一の前記区分領域に割り当てられた第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッドは、複数の前記接続部を介して電気的に接続されるよう構成される固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、
前記読み出し部が、前記第１基板に配置された前記光電変換素子で発生した信号を、前記第１電極パッドと、前記接続部と、前記第２電極パッドとを介して読み出す読み出しステップ
を有し、
第１〜第ｎの前記第１電極パッドから第１〜第ｍの前記第２電極パッドに伝達される信号は、互いに同じものである
ことを特徴とする信号読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、撮像装置および信号読み出し方法に関する。
【背景技術】
【０００２】
近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。
【０００３】
従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。
【０００４】
この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。
【０００５】
ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。
【０００６】
この問題を解決するために、単位セル毎に配線層側にマイクロパッドを形成したMOSイメージセンサチップと、MOSイメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続してなる固体撮像装置が特許文献１に開示されている。また、光電変換部が形成された第１基板と、複数のMOSトランジスタが形成された第２基板とを張り合わせた固体撮像装置によりチップ面積の増大を防ぐ方法が特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４９３６１号公報
【特許文献２】特開２０１０−２１９３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、現在一般的にデジタルカメラに用いられている固体撮像素子の画素サイズは、大きい物で数μｍ角である。そのため、従来知られている、単位セル毎に配線層側にマイクロパッドを形成したMOSイメージセンサチップと、MOSイメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続してなる固体撮像装置では、電気的接続点を画素1つに相当する面積、又は複数個に相当する面積のような小さな面積に設けなければならない。従って、電気的接続を高品質に保つ事は非常に困難であり、接続不良の発生割合は非常に高くなってしまう。また、接続不良が生じた画素は、画素欠陥となる。その結果、得られる画質が劣化してしまうという問題がある。
【０００９】
本発明は、上述した課題に鑑みてなされたものであって、より高品質の画像を得ることができ、信号品質の劣化を低減すると共にチップ面積の増大を抑制することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る固体撮像装置は、画素に含まれる光電変換素子が複数配置された第１基板に設けられた第１電極パッドと、前記画素の信号を読み出す読出し部を有する第２基板に設けられた第２電極パッドと、一端を前記第１電極パッドに接合し、他端を前記第２電極パッドに接合することで、前記第１電極パッドと前記第２電極パッドとを電気的に接続する接続部と、を有し、複数の前記画素を、単位画素セルまたは複数画素をまとめたセル毎に複数の領域に区分し、その区分された区分領域のそれぞれには、第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッド（ｎとｍは１以上の整数）が割り当てられており、同一の前記区分領域に割り当てられた第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッドは、複数の前記接続部を介して電気的に接続されるよう構成され、第１〜第ｎの前記第１電極パッドから第１〜第ｍの前記第２電極パッドに伝達される信号は、互いに同じものであることを特徴とする。
【００１１】
本発明の他の態様に係る撮像装置は、画素に含まれる光電変換素子が複数配置された第１基板に設けられた第１電極パッドと、前記画素の信号を読み出す読出し部を有する第２基板に設けられた第２電極パッドと、一端を前記第１電極パッドに接合し、他端を前記第２電極パッドに接合することで、前記第１電極パッドと前記第２電極パッドとを電気的に接続する接続部と、を有し、複数の前記画素を、単位画素セルまたは複数画素をまとめたセル毎に複数の領域に区分し、その区分された区分領域のそれぞれには、第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッド（ｎとｍは１以上の整数）が割り当てられており、同一の前記区分領域に割り当てられた第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッドは、複数の前記接続部を介して電気的に接続されるよう構成され、第１〜第ｎの前記第１電極パッドから第１〜第ｍの前記第２電極パッドに伝達される信号は、互いに同じものであることを特徴とする。
【００１２】
本発明の他の態様に係る信号読み出し方法は、画素に含まれる光電変換素子が複数配置された第１基板に設けられた第１電極パッドと、前記画素の信号を読み出す読出し部を有する第２基板に設けられた第２電極パッドと、一端を前記第１電極パッドに接合し、他端を前記第２電極パッドに接合することで、前記第１電極パッドと前記第２電極パッドとを電気的に接続する接続部と、を有し、複数の前記画素を、単位画素セルまたは複数画素をまとめたセル毎に複数の領域に区分し、その区分された区分領域のそれぞれには、第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッド（ｎとｍは１以上の整数）が割り当てられており、同一の前記区分領域に割り当てられた第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッドは、複数の前記接続部を介して電気的に接続されるよう構成される固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、前記読み出し部が、前記第１基板に配置された前記光電変換素子で発生した信号を、前記第１電極パッドと、前記接続部と、前記第２電極パッドとを介して読み出す読み出しステップを有し、第１〜第ｎの前記第１電極パッドから第１〜第ｍの前記第２電極パッドに伝達される信号は、互いに同じものであることを特徴とする。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態による撮像装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態による撮像装置が備える固体撮像装置の構成を示すブロック図である。
【図３】本発明の第１の実施形態による固体撮像装置の断面図および平面図である。
【図４】本発明の第１の実施形態による画素セルの平面構造および断面構造を示した概略図である。
【図５】本発明の第１の実施形態による画素セルの構成を示すブロック図である。
【図６】本発明の第１の実施形態による画素セルの回路構成を示す回路図である。
【図７】本発明の第１の実施形態による固体撮像装置の動作を示すタイミングチャートである。
【図８】本発明の第２の実施形態による画素セルの平面構造および断面構造を示した概略図である。
【図９】本発明の第２の実施形態による画素セルの平面構造および断面構造を示した概略図である。
【図１０】本発明の第３の実施形態による画素セルの平面構造および断面構造を示した概略図である。
【図１１】本発明の第４の実施形態による画素セルの平面構造および断面構造を示した概略図である。
【発明を実施するための形態】
【００１４】
（第１の実施形態）
以下、図面を参照し、本発明の第１の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。
【００１５】
図１は、本実施形態による撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。
【００１６】
図１に示す撮像装置は、レンズ２０１と、固体撮像装置２０２と、画像処理部２０３と、表示部２０４と、駆動制御部２０５と、レンズ制御部２０６と、カメラ制御部２０７と、カメラ操作部２０８とを備えている。図１にはメモリカード２０９も示されているが、このメモリカード２０９を撮像装置に対して着脱可能に構成することによって、メモリカード２０９は撮像装置に固有の構成でなくても構わない。
【００１７】
図１に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。
【００１８】
レンズ２０１は、固体撮像装置２０２（固体撮像素子）の撮像面に被写体の光学像を結像するための撮影レンズである。固体撮像装置２０２は、複数の画素セルを備え、レンズ２０１によって結像された被写体の光学像を光電変換によりデジタルの画像信号に変換して出力する。画像処理部２０３は、固体撮像装置２０２から出力される画像信号に種々のデジタル的な画像処理を施す。
【００１９】
表示部２０４は、画像処理部２０３により表示用に画像処理された画像信号に基づき画像を表示する。この表示部２０４は、静止画像を再生表示することができると共に、被撮像範囲の画像をリアルタイムに表示する動画（ライブビュー）表示を行うことができるようになっている。駆動制御部２０５は、カメラ制御部２０７からの指示に基づいて固体撮像装置２０２の動作を制御する。なお、駆動制御部２０５は、固体撮像装置２０２内に設けてもよい。レンズ制御部２０６は、カメラ制御部２０７からの指示に基づいて、レンズ２０１の絞りや焦点位置を制御する。
【００２０】
カメラ制御部２０７は、撮像装置全体を制御する。カメラ制御部２０７の動作は、撮像装置が内蔵するROMに格納されているプログラムに規定されている。カメラ制御部２０７は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。カメラ操作部２０８は、ユーザが撮像装置に対する各種の操作入力を行うための操作用の各種部材を有し、操作入力の結果に基づく信号をカメラ制御部２０７へ出力する。カメラ操作部２０８の具体例として、撮像装置の電源をオン・オフするための電源スイッチ、静止画撮影を指示するためのレリーズボタン、静止画撮影モードを単写モードと連写モードの間で切り替えるための静止画撮影モードスイッチなどが挙げられる。メモリカード２０９は、画像処理部２０３により記録用に処理された画像信号を保存するための記録媒体である。
【００２１】
図２は、固体撮像装置２０２の構成を示している。固体撮像装置２０２は、複数の画素セル３０と垂直信号線電流源３１とを有する画素アレイ部２と、垂直走査回路３と、列処理回路４と、水平走査回路５と、出力アンプ６とを有する。画素セル３０は、複数の画素を有する。画素は、光電変換部とメモリとを有する。本実施形態では、光電変換部の数が固体撮像装置２０２の画素数にあたる。また、画素が出力する画素信号は、固体撮像装置２０２が画像を撮像する際にデジタル信号を抽出する単位区画の信号である。なお、図２に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００２２】
画素アレイ部２では、複数の画素セル３０が２次元の行列状に配列されている。図２では、３行×３列の９個の画素セル３０が配列されているが、図２に示す画素セル３０の配列は一例であり、行数および列数は１以上であればよい。また、図２は、それぞれの画素セル３０が行列状に配列されている様子を模式的に示した図であり、図２に示すようにそれぞれの画素セル３０が分離して配置されているわけではない。
【００２３】
また、本実施形態では、固体撮像装置２０２が有する全画素からなる領域を画素信号の読み出し対象領域とするが、固体撮像装置２０２が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。
【００２４】
垂直走査回路３は、例えばシフトレジスタで構成されており、複数の画素を有する画素セル３０を駆動制御し、画素が出力する信号である画素信号を垂直信号線９に出力させる。この駆動制御には、画素のリセット動作、蓄積動作、信号読み出し動作等が含まれる。この駆動制御を行うため、垂直走査回路３は、画素セル３０毎に設けられている制御信号線８を介してそれぞれの画素セル３０へ制御信号（制御パルス）を出力し、画素セル３０を行毎に独立して制御する。なお、図示する例では、垂直走査回路３から１行の画素セル３０への制御信号線８は１本で表現されているが、実際には複数本である。
【００２５】
列処理回路４は、列毎の垂直信号線９に接続されており、画素セル３０から出力された画素信号に対してノイズ除去や増幅等の信号処理を行う。水平走査回路５は、例えばシフトレジスタで構成されており、画素信号を読み出す画素セル３０の列を選択して、選択した画素セル３０の列に係る列処理回路４を順次選択し、列処理回路４から画素信号を順次出力アンプ６に対して出力することにより画素信号を読み出す。出力アンプ６は、水平走査回路５から入力された画素信号に対して信号処理を行い、出力端子１１を介して外部へ画素信号を出力する。
【００２６】
図３は固体撮像装置２０２の断面構造（図３（a））および平面構造（図３（b））を示している。固体撮像装置２０２は、画素セル３０を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された２枚の基板（第１基板２０、第２基板２１）が重なった構造を有する。画素セル３０を構成する回路要素は第１基板２０と第２基板２１に分配して配置されている。第１基板２０と第２基板２１は、画素セル３０の駆動時に２枚の基板間で電気信号を授受可能なように電気的に接続されている。
【００２７】
第１基板２０の２つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第１基板２０に照射された光は光電変換素子に入射する。第１基板２０の２つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板２１との接続用の電極である多数のマイクロパッド２２（第１電極パッド）が形成されている。本実施形態では、１つの画素セル３０毎に２つのマイクロパッド２２が配置される。また、第２基板２１の２つの主面のうち、第１基板２０と対向する側の主面において、マイクロパッド２２と対応する位置には、第１基板２０との接続用の電極である多数のマイクロパッド２３（第２電極パッド）が形成されている。
【００２８】
マイクロパッド２２とマイクロパッド２３の間にはマイクロバンプ２４（接続部）が形成されている。第１基板２０と第２基板２１は、マイクロパッド２２とマイクロパッド２３が互いに対向するように重ねて配置され、マイクロパッド２２とマイクロパッド２３間がマイクロバンプ２４によって電気的に接続されるように一体化されている。第１基板２０に配置されている光電変換素子で発生した信号電荷に基づく信号は、マイクロパッド２２、マイクロバンプ２４、マイクロパッド２３を介して第２基板２１へ出力される。
【００２９】
第１基板２０の２つの主面のうち、光Lが照射される側の主面とは反対側の主面の周辺部には、マイクロパッド２２と同様の構造を有するマイクロパッド２５が形成されている。第２基板２１の２つの主面のうち、第１基板２０と対向する側の主面において、マイクロパッド２５と対応する位置には、マイクロパッド２３と同様の構造を有するマイクロパッド２６が形成されている。マイクロパッド２５とマイクロパッド２６の間にはマイクロバンプ２７が形成されている。第１基板２０に配置された回路要素、または第２基板２１に配置された回路要素を駆動するための電源電圧等は、マイクロパッド２５、マイクロバンプ２７、マイクロパッド２６を介して第１基板２０から第２基板２１へ、または第２基板２１から第１基板２０へ供給される。
【００３０】
第２基板２１の２つの主面のうち一方の主面の周辺部には、第１基板２０、第２基板２１以外の系とのインターフェースとして使用されるパッド２８が形成されている。パッド２８に代えて、第２基板２１を貫通する貫通電極を設け、貫通電極を外部接続用の電極として使用してもよい。図３に示す例では第１基板２０と第２基板２１の主面の面積が異なるが、第１基板２０と第２基板２１の主面の面積が同じであってもよい。また、マイクロバンプを設けずに、第１基板２０の表面に設けたマイクロパッド（第１の電極）と、第２基板２１の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１基板２０と第２基板２１を接続してもよい。
【００３１】
画素セル３０を構成する回路要素は第１基板２０と第２基板２１に分散して配置されている。画素セル３０以外の垂直走査回路３、列処理回路４、水平走査回路５、出力アンプ６に関しては、それぞれ第１基板２０と第２基板２１のどちらに配置されていてもよい。また、垂直走査回路３、列処理回路４、水平走査回路５、出力アンプ６のそれぞれを構成する回路要素が第１基板２０と第２基板２１に分散して配置されていてもよい。画素セル３０以外の構成についても第１基板２０と第２基板２１の間で信号の授受が必要となる場合があるが、画素セル３０と同様にマイクロパッドとマイクロバンプを使用して第１基板２０と第２基板２１を接続したり、マイクロパッド同士を直接接続して第１基板２０と第２基板２１を接続したりすることが可能である。
【００３２】
図４は、画素セル３０の平面構造（図４（a））および断面構造（図４（b））を示している。図４（ａ）に示すように、各画素セル３０の第１基板２０には２つのマイクロパッド２２が形成されており、各画素セル３０の第２基板２１には２つのマイクロパッド２３が形成されている。本実施形態では、マイクロパッド２２とマイクロパッド２３との大きさは同一である。また、マイクロパッド２２とマイクロパッド２３とを第１基板２０および第２基板２１に平行な仮想水平面に射影した場合、同一の射影となる。図４（ｂ）に示すように、マイクロパッド２２とマイクロパッド２３とは、マイクロバンプ２４で電気的に接続されている。なお、図示する例ではマイクロバンプ２４の形状は円柱状であるが、これに限らず、球状など、マイクロパッド２２とマイクロパッド２３とを電気的に接続することができればどのような形状でもよい。また、図示する例では、各画素セル３０の第１基板２０と第２基板２１とに、２つのマイクロパッド２２，２３が形成されているが、これに限らず、３つ以上のマイクロパッド２２，２３を形成されていてもよい。
【００３３】
図５は画素セル３０の構成を示している。図示する例では、画素セル３０は、光電変換部３１１−１〜３１１−４と、マルチプレクサ３２１と、マイクロバンプ２４−１，２４−２と、デマルチプレクサ３４１と、メモリ３５１−１〜３５１−４と、行選択回路３６１とを有する。光電変換部３１１−１〜３１１−４と、マルチプレクサ３２１とは第１基板２０に配置されている。また、デマルチプレクサ３４１と、メモリ３５１−１〜３５１−４と、行選択回路３６１とは第２基板２１に配置されている。
【００３４】
光電変換部３１１−１〜３１１−４は、例えばフォトダイオードなどから構成され、入射した光を電気信号に変換する。マルチプレクサ３２１は、光電変換部３１１−１〜３１１−４が変換した電気信号を、マイクロバンプ２４−１，２４−２を介してデマルチプレクサ３４１に対して順次出力する。なお、本実施形態では、画素セル３０は、マイクロバンプ２４−１とマイクロバンプ２４−２との２つのマイクロバンプ２４を有する。そのため、例えば、マイクロバンプ２４−１が接続不良となったとしても、マイクロバンプ２４−２を介して、第１基板２０のマルチプレクサ３２１から第２基板２１のデマルチプレクサ３４１に電気信号を伝達することができる。
【００３５】
デマルチプレクサ３４１は、マルチプレクサ３２１から入力された電気信号を、メモリ３５１−１〜３５１−４に順次格納する。行選択回路３６１は、メモリ３５１−１〜３５１−４に格納された電気信号を、順次垂直信号線９へと出力する。なお、画素セル３０が有する各部は、図２に示した垂直走査回路３によって制御される。
【００３６】
図６は図５に示した画素セル３０の具体的な回路構成を示している。なお、図６に示した例では、図５中の各部に対応する構成を破線で囲んでいる。具体的には、フォトダイオードＰＤ１〜ＰＤ４が、光電変換部３１１−１〜３１１−４に対応する。また、第１転送トランジスタ４３１〜４３４と、フローティングディフィージョン４５１（ＦＤ）と、第１リセットトランジスタ４３９と、第１増幅トランジスタ４６１（ＳＦ１）とがマルチプレクサ３２１に対応する。また、クランプ容量４２５と、第２転送トランジスタ４３５〜４３８とがデマルチプレクサ３４１に対応する。また、アナログメモリ４２１〜４２４と、第２リセットトランジスタ４４０〜４４３と、第２転送トランジスタ４６２〜４６５がメモリ３５１−１〜３５１−４に対応する。
【００３７】
入射した光を電荷に変換するフォトダイオードＰＤ１〜ＰＤ４の一端は接地されている。また、フォトダイオードＰＤ１〜ＰＤ４の他端は、各々対応する４つの第１転送トランジスタ４３１〜４３４のドレイン端子に接続されている。第１転送トランジスタ４３１〜４３４のゲート端子は垂直走査回路３に接続されており、転送パルスΦＴＸ１−１〜ΦＴＸ１−４が供給される。
【００３８】
フローティングディフィージョン４５１の一端は、第１転送トランジスタ４３１〜４３４のソース端子に接続されており、フローティングディフィージョン４５１の他端は接地されている。第１リセットトランジスタ４３９のドレイン端子は電源電圧ＶＤＤに接続されており、第１リセットトランジスタ４３９のソース端子は第１転送トランジスタ４３１〜４３４のソース端子に接続されている。第１リセットトランジスタ４３９のゲート端子は垂直走査回路３に接続されており、リセットパルスΦＲＳＴ１が供給される。
【００３９】
第１増幅トランジスタ４６１のドレイン端子は電源配線ＶＤＤに接続されている。第１増幅トランジスタ４６１のゲート端子は第１転送トランジスタ４３１〜４３４のソース端子に接続されている。第１増幅トランジスタ４６１のソース端子は、第１基板２０に形成された第１基板２０に形成されたマイクロパッド２２に接続されている。
【００４０】
第１基板２０に形成されたマイクロパッド２２と、第２基板２１に形成されたマイクロパッド２３とは、マイクロバンプ２４−１、２４−２によって接続されている。マイクロパッド２３は、電流源４９１と、クランプ容量４２５の一端とに接続されている。この構成により、電流源４９１の一端と、クランプ容量４２５の一端と、第１増幅トランジスタ４６１のソース端子とは接続されている。電流源４９１の他端は接地されている。
【００４１】
第２転送トランジスタ４３５〜４３８のドレイン端子は、クランプ容量４２５の他端に接続されている。第２転送トランジスタ４３５〜４３８のゲート端子は垂直走査回路３に接続されており、転送パルスΦＴＸ２−１〜ΦＴＸ２−４が供給される。
【００４２】
第２リセットトランジスタ４４０〜４４３のドレイン端子は電源電圧ＶＤＤに接続されており、第２リセットトランジスタ４４０〜４４３のソース端子は第２転送トランジスタ４３５〜４３８のソース端子に接続されている。第２リセットトランジスタ４４０〜４４３のゲート端子は垂直走査回路３に接続されており、リセットパルスΦＲＳＴ２−１〜ΦＲＳＴ２−４が供給される。
【００４３】
容量素子からなるアナログメモリ４２１〜４２４の一端は、第２転送トランジスタ４３５〜４３８のソース端子に接続されており、アナログメモリ４２１〜４２４の他端は接地されている。第２増幅トランジスタ４６２〜４６５のドレイン端子は電源電圧ＶＤＤに接続されている。第２増幅トランジスタ４６２〜４６５の入力部を構成するゲート端子は、第２転送トランジスタ４３５〜４３８のソース端子に接続されている。行選択トランジスタ４７１〜４７４のドレイン端子は第２増幅トランジスタ４６２〜４６５のソース端子に接続されており、行選択トランジスタ４７１〜４７４のソース端子は垂直信号線９に接続されている。行選択トランジスタ４７１〜４７４のゲート端子は垂直走査回路３に接続されており、選択パルスΦＳＥＬ１〜ΦＳＥＬ４が供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
【００４４】
フォトダイオードＰＤ１〜ＰＤ４は、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。第１転送トランジスタ４３１〜４３４は、フォトダイオードＰＤ１〜ＰＤ４に蓄積された信号電荷をフローティングディフィージョン４５１に転送するトランジスタである。第１転送トランジスタ４３１〜４３４のオン／オフは、垂直走査回路３からの転送パルスΦＴＸ１−１〜ΦＴＸ１−４によって制御される。フローティングディフィージョン４５１は、フォトダイオードＰＤ１〜ＰＤ４から転送された信号電荷を一時的に保持・蓄積する容量である。
【００４５】
第１リセットトランジスタ４３９は、フローティングディフィージョン４５１をリセットするトランジスタである。第１リセットトランジスタ４３９のオン／オフは、垂直走査回路３からのリセットパルスΦＲＳＴ１によって制御される。第１リセットトランジスタ４３９と第１転送トランジスタ４３１〜４３４を同時にオンにすることによって、フォトダイオードＰＤ１〜ＰＤ４をリセットすることも可能である。フローティングディフィージョン４５１／フォトダイオードＰＤ１〜ＰＤ４のリセットは、フローティングディフィージョン４５１／フォトダイオードＰＤ１〜ＰＤ４に蓄積されている電荷量を制御してフローティングディフィージョン４５１／フォトダイオードＰＤ１〜ＰＤ４の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。
【００４６】
第１増幅トランジスタ４６１は、ゲート端子に入力される、フローティングディフィージョン４５１に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源４９１は、第１増幅トランジスタ４６１の負荷として機能し、第１増幅トランジスタ４６１を駆動する電流を第１増幅トランジスタ４６１に供給する。第１増幅トランジスタ４６１と電流源４９１はソースフォロワ回路を構成する。
【００４７】
クランプ容量４２５は、第１増幅トランジスタ４６１から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。第２転送トランジスタ４３５〜４３８は、クランプ容量４２５の他端の電圧レベルをサンプルホールドし、アナログメモリ４２１〜４２４に蓄積するトランジスタである。第２転送トランジスタ４３５〜４３８のオン／オフは、垂直走査回路３からの転送パルスΦＴＸ２−１〜ΦＴＸ２−４によって制御される。
【００４８】
第２リセットトランジスタ４４０〜４４３は、アナログメモリ４２１〜４２４をリセットするトランジスタである。アナログメモリ４２１〜４２４のリセットは、アナログメモリ４２１〜４２４に蓄積されている電荷量を制御してアナログメモリ４２１〜４２４の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ４２１〜４２４は、第２転送トランジスタ４３５〜４３８によってサンプルホールドされたアナログ信号を保持・蓄積する。
【００４９】
アナログメモリ４２１〜４２４の容量は、フローティングディフィージョン４５１の容量よりも大きな容量に設定される。アナログメモリ４２１〜４２４には、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
【００５０】
第２転送トランジスタ４６２〜４６５は、ゲート端子に入力される、アナログメモリ４２１〜４２４に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２転送トランジスタ４６２〜４６５と、垂直信号線９に接続された、負荷となる電流源３１とはソースフォロワ回路を構成する。行選択トランジスタ４７１〜４７４は、画素を選択し、第２転送トランジスタ４６２〜４６５の出力を垂直信号線９に伝えるトランジスタである。行選択トランジスタ４７１〜４７４のオン／オフは、垂直走査回路３からの選択パルスΦＳＥＬ１〜ΦＳＥＬ４によって制御される。
【００５１】
図６に示した例では、第１基板２０には、フォトダイオードＰＤ１〜ＰＤ４と、第１転送トランジスタ４３１〜４３４と、フローティングディフィージョン４５１と、第１リセットトランジスタ４３９と、第１増幅トランジスタ４６１とが配置されている。第２基板２１には、電流源４９１と、クランプ容量４２５と、第２転送トランジスタ４３５〜４３８と、第２リセットトランジスタ４４０〜４４３と、アナログメモリ４２１〜４２４と、第２転送トランジスタ４６２〜４６５と、行選択トランジスタ４７１〜４７４とが配置されている。
【００５２】
第１基板２０の第１増幅トランジスタ４６１から出力された増幅信号は、マイクロパッド２２、マイクロバンプ２４−１，２４−２、マイクロパッド２３を介して第２基板２１へ出力される。また、電源電圧VDDは、マイクロパッド２５、マイクロバンプ２７、マイクロパッド２６を介して第１基板２０と第２基板２１の間で授受される。
【００５３】
図６では、マイクロパッド２２、マイクロバンプ２４−１．２４−２、マイクロパッド２３が第１増幅トランジスタ４６１のソース端子と、電流源４９１の一端およびクランプ容量４２５の一端との間の経路に配置されているが、これに限らない。マイクロパッド２２、マイクロバンプ２４、マイクロパッド２３は、フォトダイオードＰＤ１〜ＰＤ４からアナログメモリ４２１〜４２４までの電気的に接続された経路上のどこに配置されていてもよい。
【００５４】
次に、図７を参照し、固体撮像装置２０２の動作を説明する。図７は、垂直走査回路３から行毎に画素セル３０に供給される制御信号を示している。以下では、１つの画素セル３０が４つのフォトダイオードＰＤ１〜ＰＤ４を有する画素セル３０の動作を説明する。なお、複数の画素セル３０のそれぞれにおいて、動作の開始タイミング（図７の期間Ｔ１の開始タイミング）は同一である。
【００５５】
［期間Ｔ１の動作］
期間Ｔ１はリセット期間であり、この期間に各フォトダイオードＰＤ１〜ＰＤ４のリセットを行う。まず、リセットパルスΦＲＳＴ１をハイにすると同時に、各画素セル３０の転送パルスΦＴＸ１−１をハイにする。これによって、フォトダイオードＰＤ１の電圧を電源電圧と同電位となるようにリセットする。
【００５６】
次に、転送パルスΦＴＸ１−１をローにした後に転送パルスΦＴＸ１−２をハイにする。これによって、フォトダイオードＰＤ２の電位を電源電圧と同電位となるようにリセットする。同様に、転送パルスΦＴＸ１−３、ΦＴＸ１−４についても順番にハイにすることで、フォトダイオードＰＤ３，ＰＤ４をリセットする。なお、期間Ｔ１のリセット期間中、リセットパルスΦＲＳＴ１は、常にハイでも良いし、転送パルスΦＴＸ１−１〜ΦＴＸ１−４がハイになるタイミングに合わせてハイにしても良い。このリセット動作が終了すると各フォトダイオードＰＤ１〜ＰＤ４は露光を開始する。
【００５７】
［期間Ｔ２の動作］
期間Ｔ２は、所望の露光期間経過後に行うクランプ動作とメモリ動作を行う期間である。所望の露光期間経過後、リセットパルスΦＲＳＴ１，ΦＲＳＴ２−１と、転送パルスΦＴＸ２−１をハイにする。これによって、フローティングディフィージョン４５１がリセットされているときの電圧信号が、クランプ容量４２５にクランプされる。次に、リセットパルスΦＲＳＴ１，ΦＲＳＴ２−１をローにし、転送パルスΦＴＸ１−１をハイにする。これによって、フォトダイオードＰＤ１に蓄積された電荷に相当する信号電荷がフローティングディフィージョン４５１に転送される。フローティングディフィージョン４５１は、フォトダイオードＰＤ１から転送された電荷を蓄積し、蓄積された電荷に対応する電圧を出力する。このとき、アナログメモリ４２１には、フローティングディフィージョン４５１に蓄積された電荷に対応する電圧がメモリされる。そして、転送パルスΦＴＸ１−１をローにした後に転送パルスΦＴＸ２−１をローにしてメモリ動作を終了する。
【００５８】
転送パルスΦＴＸ１−２，ΦＴＸ２−２、リセットパルスΦＲＳＴ２−２と、転送パルスΦＴＸ１−３，ΦＴＸ２−３、リセットパルスΦＲＳＴ２−３と、転送パルスΦＴＸ１−４，ΦＴＸ２−４、リセットパルスΦＲＳＴ２−４とについても同様の動作を行い、フォトダイオードＰＤ２〜ＰＤ４に蓄積された電荷に対応する電圧をそれぞれアナログメモリ４２２〜４２４にメモリする。
【００５９】
［期間Ｔ３の動作］
期間Ｔ３は読み出し期間である。なお、電気信号を読み出す際には、同一行の画素セル３０からは、同時に各列の垂直信号線９に電気信号が出力される。期間Ｔ３では、まず、行選択パルスΦＳＥＬ１をハイにし、垂直信号線９を介して、アナログメモリ４２１にメモリされている電圧に基づく信号を列処理回路４に入力する。そして、リセットパルスΦＲＳＴ２−１をハイにし、垂直信号線９を介して、アナログメモリ４２１がリセットされているときの電圧に基づく信号を列処理回路４に入力する。列処理回路４は、入力された信号を用いて、フォトダイオードＰＤ１に蓄積された信号電荷に基づいた電気信号であり、ノイズ抑圧などが行われた電気信号を生成する。また、列処理回路４は、生成した電気信号を水平走査回路５に対して入力する。水平走査回路５は、入力された電気信号を出力アンプ６に対して順次出力する。これにより、フォトダイオードＰＤ１に蓄積された信号電荷に基づいた電気信号を読み出すことができる。
【００６０】
行選択パルスΦＳＥＬ２、リセットパルスΦＲＳＴ２−２と、行選択パルスΦＳＥＬ３、リセットパルスΦＲＳＴ２−３と、行選択パルスΦＳＥＬ４、リセットパルスΦＲＳＴ２−４とについても同様の動作を行い、フォトダイオードＰＤ２〜ＰＤ４に蓄積された信号電荷に基づいた電気信号を順次読み出す。これにより、固体撮像装置２０２は、信号品質の劣化を低減した画像を撮像することができる。
【００６１】
上述したとおり、固体撮像装置２０２は、複数の画素を有する画素セル３０を構成する回路要素を２枚の基板のそれぞれに配置し、１つの画素セル３０で、２枚の基板を電気的に接続する複数の接続部（マイクロバンプ２４，２４−１，２４−２）を共有する。この構成により、例えば、複数の接続部のうち、いずれかの接続部の接続が切断されたとしても、他の接続部が接続しているため、２枚の基板間の電気的接続は保たれる。従って、１つの画素セル３０で複数の接続部を共有していることにより、接続部の微細化の技術の進歩を必要とせず、２枚の基板間の電気的接続の信頼性を向上させることができる。また、固体撮像装置２０２は、複数の画素を有する画素セル３０を構成する回路要素を２枚の基板のそれぞれに配置し、２枚の基板を重ね合わせているため、チップ面積の増大を抑制することができる。
【００６２】
従って、本実施形態における固体撮像装置２０２は、より高品質の画像を得ることができ、信号品質の劣化を低減すると共にチップ面積の増大を抑制することができる。
【００６３】
（第２の実施形態）
次に、図面を参照し、本発明の第２の実施形態を説明する。本実施形態における撮像装置の構成は、第１の実施形態における撮像装置の構成と同様の構成である。また、本実施形態における固体撮像装置２０２の構成は、第１の実施形態における固体撮像装置２０２と同様の構成である。本実施形態と第１の実施形態とで異なる点は、各画素セル３０の第１基板２０に形成されているマイクロパッド２２の位置と、第２基板２１に形成されているマイクロパッド２３の位置との関係である。
【００６４】
図８は、画素セル３０の平面構造（図８（a））および断面構造（図８（b））を示している。図８（ａ）に示すように、各画素セル３０の第１基板２０には２つのマイクロパッド２２が形成されており、各画素セル３０の第２基板２１には２つのマイクロパッド２３が形成されている。本実施形態では、マイクロパッド２２とマイクロパッド２３との大きさは同一である。また、マイクロパッド２２とマイクロパッド２３とを第１基板２０および第２基板２１に平行な仮想水平面に射影した場合、一部が重なる射影となる。
【００６５】
図８（ｂ）に示す距離ａは、画素セル３０が有する２つのマイクロバンプ２４の中間点から、第１基板２０に形成された各マイクロパット２２までの距離である。距離ｂは、画素セル３０が有する２つのマイクロバンプ２４の中間点から、第２基板２１に形成された各マイクロパット２３までの距離である。本実施形態では、距離ａと距離ｂとが異なるようにマイクロパット２２，２３を形成する。なお、図示する例では、ａ＞ｂであるが、ｂ＞ａであってもよい。
【００６６】
また、図８（ｂ）に示すように、マイクロパッド２２とマイクロパッド２３とは、マイクロバンプ２４で電気的に接続されている。なお、図示する例ではマイクロバンプ２４の形状は球状であるが、これに限らず、円柱状など、マイクロパッド２２とマイクロパッド２３とを電気的に接続することができればどのような形状でもよい。
【００６７】
図９は、本実施形態において、各画素セル３０の第１基板２０と第２基板２１とに、３つのマイクロパッド２２，２３が形成されている場合における画素セル３０の平面構造（図９（a））および断面構造（図９（b））を示している。図９（ａ）に示すように、各画素セル３０の第１基板２０には３つのマイクロパッド２２が形成されており、各画素セル３０の第２基板２１には３つのマイクロパッド２３が形成されている。本実施形態では、マイクロパッド２２とマイクロパッド２３との大きさは同一である。また、マイクロパッド２２とマイクロパッド２３とを第１基板２０および第２基板２１に平行な仮想水平面に射影した場合、一部が重なる射影となる。また、３つのマイクロパッド２２と、３つのマイクロパッド２３とは、それぞれ正三角形を構成するように形成されている。
【００６８】
図９（ｂ）に示す距離ａは、画素セル３０が有する３つのマイクロバンプ２４の中間点から、第１基板２０に形成された各マイクロパット２２までの距離である。距離ｂは、画素セル３０が有する３つのマイクロバンプ２４の中間点から、第２基板２１に形成された各マイクロパット２３までの距離である。本実施形態では、距離ａと距離ｂとが異なるようにマイクロパット２２，２３を形成する。なお、図示する例では、ａ＞ｂであるが、ｂ＞ａであってもよい。
【００６９】
また、図９（ｂ）に示すように、マイクロパッド２２とマイクロパッド２３とは、マイクロバンプ２４で電気的に接続されている。なお、図示する例ではマイクロバンプ２４の形状は球状であるが、これに限らず、円柱状など、マイクロパッド２２とマイクロパッド２３とを電気的に接続することができればどのような形状でもよい。
【００７０】
なお、図示する例では、各画素セル３０の第１基板２０と第２基板２１とに、３つのマイクロパッド２２，２３が形成されているが、これに限らず、４つ以上のｎ個のマイクロパッド２２，２３を形成されていてもよい。この場合、ｎ個のマイクロパッド２２と、ｎ個のマイクロパッド２３とは、それぞれ正ｎ角形を構成するように形成されている。
【００７１】
上述したとおり、本実形態によれば、画素セル３０が有する２つ以上の複数のマイクロバンプ２４の中間点から、第１基板２０に形成された各マイクロパット２２までの距離と、画素セル３０が有する２つ以上の複数のマイクロバンプ２４の中間点から、第２基板２１に形成された各マイクロパット２２までの距離とが異なる。この構成により、第１基板２０と第２基板２１とを接合する際に接合精度によって位置ずれが生じた場合にも、トータルの接続面積は変化しにくい。例えば、一方のマイクロパット２２，２３とマイクロバンプ２４との接続面積が大きくなり、他方のマイクロパット２２，２３とマイクロバンプ２４との接続面積が小さくなった場合においても、トータルの接続面積は変化しにくい。そのため、第１基板２０と第２基板２１との間の接続面積のばらつきを抑えることができる。従って、本実施形態における固体撮像装置２０２は、より高品質の画像を得ることができ、信号品質の劣化を低減すると共にチップ面積の増大を抑制することができる。
【００７２】
（第３の実施形態）
次に、図面を参照し、本発明の第３の実施形態を説明する。本実施形態における撮像装置の構成は、第１の実施形態における撮像装置の構成と同様の構成である。また、本実施形態における固体撮像装置２０２の構成は、第１の実施形態における固体撮像装置２０２と同様の構成である。本実施形態と第１の実施形態とで異なる点は、各画素セル３０の第１基板２０に形成されているマイクロパッド２２の大きさと、第２基板２１に形成されているマイクロパッド２３の大きさとが異なる点である。
【００７３】
図１０は、画素セル３０の平面構造（図１０（a））および断面構造（図１０（b））を示している。図１０（ａ）に示すように、各画素セル３０の第１基板２０には２つのマイクロパッド２２が形成されており、各画素セル３０の第２基板２１には２つのマイクロパッド２３が形成されている。本実施形態では、マイクロパッド２２とマイクロパッド２３との大きさは異なる。また、マイクロパッド２２とマイクロパッド２３とを第１基板２０および第２基板２１に平行な仮想水平面に射影した場合、マイクロパッド２２にマイクロパッド２３が含まれる射影となる。なお、図示する例では、マイクロパッド２２の大きさ＞マイクロパッド２３の大きさであるが、マイクロパッド２３の大きさ＞マイクロパッド２２の大きさであってもよい。この場合、マイクロパッド２２とマイクロパッド２３とを第１基板２０および第２基板２１に平行な仮想水平面に射影した場合、マイクロパッド２３にマイクロパッド２２が含まれる射影となる。
【００７４】
図１０（ｂ）に示すように、マイクロパッド２２とマイクロパッド２３とは、マイクロバンプ２４で電気的に接続されている。なお、図示する例ではマイクロバンプ２４の形状は球状であるが、これに限らず、球状など、マイクロパッド２２とマイクロパッド２３とを電気的に接続することができればどのような形状でもよい。また、図示する例では、各画素セル３０の第１基板２０と第２基板２１とに、２つのマイクロパッド２２，２３が形成されているが、これに限らず、３つ以上のマイクロパッド２２，２３を形成されていてもよい。
【００７５】
上述したとおり、本実形態によれば、マイクロパッド２２の大きさとマイクロパッド２３の大きさとが異なる。この構成により、第１基板２０と第２基板２１とを接合する際に接合精度によって位置ずれが生じた場合にも、接続面積は変化しない。そのため、第１基板２０と第２基板２１との間の接続面積のばらつきを抑えることができる。従って、本実施形態における固体撮像装置２０２は、より高品質の画像を得ることができ、信号品質の劣化を低減すると共にチップ面積の増大を抑制することができる。
【００７６】
（第４の実施形態）
次に、図面を参照し、本発明の第４の実施形態を説明する。本実施形態における撮像装置の構成は、第１の実施形態における撮像装置の構成と同様の構成である。また、本実施形態における固体撮像装置２０２の構成は、第１の実施形態における固体撮像装置２０２と同様の構成である。本実施形態と第１の実施形態とで異なる点は、各画素セル３０の第１基板２０に形成されているマイクロパッド２２の大きさおよび個数が異なる点である。
【００７７】
図１１は、画素セル３０の平面構造（図１１（a））および断面構造（図１１（b））を示している。図１１（ａ）に示すように、各画素セル３０の第１基板２０には１つのマイクロパッド２２が形成されており、各画素セル３０の第２基板２１には２つのマイクロパッド２３が形成されている。本実施形態では、マイクロパッド２２とマイクロパッド２３との大きさは異なる。また、マイクロパッド２２とマイクロパッド２３とを第１基板２０および第２基板２１に平行な仮想水平面に射影した場合、１つのマイクロパッド２２に２つのマイクロパッド２３が含まれる射影となる。
【００７８】
なお、図示する例では、マイクロパッド２３が２つ形成されているが、３つ以上のマイクロパッド２３が形成されていてもよい。また、図示する例では、マイクロパッド２２が１つ形成されており、マイクロパッド２３が２つ形成されており、マイクロパッド２２の大きさ＞マイクロパッド２３の大きさであるが、マイクロパッド２２が２つ以上形成されており、マイクロパッド２３が１つ形成されており、マイクロパッド２３の大きさ＞マイクロパッド２２の大きさであってもよい。この場合、マイクロパッド２２とマイクロパッド２３とを第１基板２０および第２基板２１に平行な仮想水平面に射影した場合、１つのマイクロパッド２３に２つ以上のマイクロパッド２２が含まれる射影となる。
【００７９】
また、図１１（ｂ）に示すように、マイクロパッド２２とマイクロパッド２３とは、マイクロバンプ２４で電気的に接続されている。なお、図示する例ではマイクロバンプ２４の形状は球柱であるが、これに限らず、円柱状など、マイクロパッド２２とマイクロパッド２３とを電気的に接続することができればどのような形状でもよい。
【００８０】
上述したとおり、本実形態によれば、マイクロパッド２２とマイクロパッド２３との個数が異なり、マイクロパッド２２の大きさとマイクロパッド２３の大きさとが異なる。また、マイクロパッド２２とマイクロパッド２３とを第１基板２０および第２基板２１に平行な仮想水平面に射影した場合、１つのマイクロパッド２２に２つのマイクロパッド２３が含まれる射影、または、マイクロパッド２２とマイクロパッド２３とを第１基板２０および第２基板２１に平行な仮想水平面に射影した場合、１つのマイクロパッド２３に２つのマイクロパッド２２が含まれる射影となる。
【００８１】
この構成により、第１基板２０と第２基板２１とを接合する際に接合精度によって位置ずれが生じた場合にも、接続面積は変化しない。そのため、第１基板２０と第２基板２１との間の接続面積のばらつきを抑えることができる。また、大きなマイクロパッド２２，２３が形成された基板側では、基板の接合時にかかる応力が分散されるため、光電変換部３１１−１〜３１１−４やトランジスタなどのデバイスへの影響が軽減される。従って、本実施形態における固体撮像装置２０２は、より高品質の画像を得ることができ、信号品質の劣化を低減すると共にチップ面積の増大を抑制することができる。なお、第１基板２０側には光電変換部３１１−１〜３１１−４が構成されているため、第１基板２０側のマイクロパッド２２を大きくすることが望ましい。
【００８２】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【００８３】
例えば、本実施形態に係る固体撮像装置は、２枚の基板がマイクロパッドおよびマイクロバンプにより接続されていてもよいし、３枚以上の基板がマイクロパッドおよびマイクロバンプにより接続されていてもよい。また、３枚以上の基板がマイクロパッドおよびマイクロバンプで接続される固体撮像装置の場合、そのうちの２枚の基板が請求項に係る第１基板と第２基板とに相当する。
【００８４】
また、例えば、本発明の一態様に係る固体撮像装置は、
「画素に含まれる光電変換素子が複数配置された第１基板に設けられた第１電極手段と、
前記画素の信号を読み出す読出し部を有する第２基板に設けられた第２電極手段と、
一端を前記第１電極手段に接合し、他端を前記第２電極手段に接合することで、前記第１電極手段と前記第２電極手段とを電気的に接続する接続手段と、
を有し、
複数の前記画素を、単位画素セルまたは複数画素をまとめたセル毎に複数の領域に区分し、その区分された区分領域のそれぞれには、第１〜第ｎの前記第１電極手段、および第１〜第ｍの前記第２電極手段（ｎとｍは１以上の整数）が割り当てられており、同一の前記区分領域に割り当てられた第１〜第ｎの前記第１電極手段、および第１〜第ｍの前記第２電極手段は、複数の前記接続手段を介して電気的に接続されるよう構成される
ことを特徴とする固体撮像装置。」
であってもよい。
【００８５】
また、上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体，ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。
【００８６】
例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「画素に含まれる光電変換素子が複数配置された第１基板に設けられた第１電極パッドと、
前記画素の信号を読み出す読出し部を有する第２基板に設けられた第２電極パッドと、
一端を前記第１電極パッドに接合し、他端を前記第２電極パッドに接合することで、前記第１電極パッドと前記第２電極パッドとを電気的に接続する接続部と、
を有し、
複数の前記画素を、単位画素セルまたは複数画素をまとめたセル毎に複数の領域に区分し、その区分された区分領域のそれぞれには、第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッド（ｎとｍは１以上の整数）が割り当てられており、同一の前記区分領域に割り当てられた第１〜第ｎの前記第１電極パッド、および第１〜第ｍの前記第２電極パッドは、複数の前記接続部を介して電気的に接続されるよう構成される固体撮像装置の前記画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、
前記読み出し部が、前記第１基板に配置された前記光電変換素子で発生した信号を、前記第１電極パッドと、前記接続部と、前記第２電極パッドとを介して読み出す読み出しステップ
を含むプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。
【００８７】
上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。
【００８８】
ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。
【００８９】
また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【００９０】
以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、１または複数の機能を実行するために、１つの部品を複数の部品と置き換えてもよいし、複数の部品を１つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。
【００９１】
本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。
【符号の説明】
【００９２】
２・・・画素アレイ部、３・・・垂直走査回路、４・・・列処理回路、５・・・水平走査回路、６・・・出力アンプ、８・・・制御信号線、９・・・垂直信号線、２０・・・第１基板、２１・・・第２基板、２２，２３，２５，２６・・・マイクロパッド、２４，２４−１，２４−２，２７・・・マイクロバンプ、２８・・・パッド、３０・・・画素セル、３１・・・垂直信号線電流源、２０１・・・レンズ、２０２・・・固体撮像装置、２０３・・・画像処理部、２０４・・・表示部、２０５・・・駆動制御部、２０６・・・レンズ制御部、２０７・・・カメラ制御部、２０８・・・カメラ操作部、２０９・・・メモリカード、３１１−１〜３１１−４・・・光電変換部、３２１・・・マルチプレクサ、３４１・・・デマルチプレクサ、３５１−１〜３５１−４・・・メモリ、３６１・・・行選択回路、４２１〜４２４・・・アナログメモリ、４２５・・・クランプ容量、４３１〜４３４・・・第１転送トランジスタ、４３５〜４３８・・・第２転送トランジスタ、４３９・・・第１リセットトランジスタ、４４０〜４４３・・・第２リセットトランジスタ、４５１・・・フローティングディフィージョン、４６１・・・第１増幅トランジスタ、４６２〜４６５・・・第２転送トランジスタ、４９１・・・電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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