(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に交互に積層された、複数の第１半導体層と、複数の第１絶縁層と、を含む第１積層体と、
前記基板上に交互に積層された、複数の第２半導体層と、複数の第２絶縁層と、を含む第２積層体と、
前記第１積層体に設けられた第１トランジスタであって、
前記複数の第１半導体層のうちの一部の前記第１半導体層と電気的に接続された第１導電部と、
前記複数の第１半導体層と前記複数の第１絶縁層とが積層された第１方向に対して垂直な第２方向において前記第１導電部から離間し、少なくとも前記一部の前記第１半導体層と電気的に接続された第２導電部と、
前記第２方向において前記第１導電部と前記第２導電部との間に設けられ、少なくとも前記一部の前記第１半導体層のそれぞれの側面と対向する第１ゲート電極と、
前記第１ゲート電極と前記第１半導体層との間に設けられた第１ゲート絶縁膜と、
を含む第１トランジスタと、
前記第２積層体に設けられた第２トランジスタであって、
前記複数の第２半導体層のうちの少なくとも一部の前記第２半導体層と電気的に接続された第３導電部と、
前記第３導電部から、前記第１方向に対して垂直な第３方向に離間し、少なくとも前記第３導電部と接続された前記第２半導体層と電気的に接続された第４導電部と、
前記第３方向において前記第３導電部と前記第４導電部との間に設けられ、少なくとも前記第３導電部と接続された前記第２半導体層のそれぞれの側面と対向する第２ゲート電極と、
前記第２ゲート電極と前記第２半導体層との間に設けられた第２ゲート絶縁膜と、
を含む第２トランジスタと、
を備え、
前記複数の第１半導体層の数は、前記複数の第２半導体層の数と同じであり、
前記第１導電部及び前記第２導電部と電気的に接続された前記一部の前記第１半導体層の数は、前記第３導電部及び前記第４導電部と電気的に接続された前記少なくとも一部の第２半導体層の数とは異なる半導体装置。
【請求項２】
前記第１ゲート電極は、
前記一部の前記第１半導体層と対向する第１領域と、
前記複数の第１半導体層のうちの前記一部の前記第１半導体層を除く前記第１半導体層と対向し不純物の濃度が前記第１領域よりも低い第２領域と、
を含む請求項１記載の半導体装置。
【請求項３】
前記第２領域における前記不純物の濃度は、１０２０ｃｍ−３未満であり、
前記第１領域における前記不純物の濃度は、１０２０ｃｍ−３以上である請求項２記載の半導体装置。
【請求項４】
前記一部の前記第１半導体層のうちの、前記第１ゲート電極と対向する部分の不純物の濃度は、前記複数の第１半導体層のうちの前記一部の前記第１半導体層を除く前記第１半導体層のうちの、前記第１ゲート電極と対向する部分の不純物の濃度よりも高い請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記一部の前記第１半導体層のうちの、前記第１ゲート電極と対向する部分の不純物の濃度は、１０１８ｃｍ−３以上であり、
前記複数の第１半導体層のうちの前記一部の前記第１半導体層を除く前記第１半導体層のうちの、前記第１ゲート電極と対向する部分の不純物の濃度は、１０１８ｃｍ−３未満である請求項４記載の半導体装置。
【請求項６】
前記基板上に設けられたメモリ部であって、
前記第１方向に沿って交互に積層された、複数の第３半導体層と、複数の第３絶縁層と、を含む第３積層体と、
前記複数の第３半導体層のそれぞれの側面と対向するコントロールゲート電極と、
前記コントロールゲート電極と前記第３半導体層との間に設けられた第１メモリ膜と、
を含むメモリ部を、
さらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記コントロールゲート電極のうちの、前記複数の第３半導体層のそれぞれの側面と対向する部分の不純物の濃度は、１０２０ｃｍ−３以上である請求項６記載の半導体装置。
【請求項８】
前記基板上に設けられたメモリ部であって、
前記第１方向に沿って交互に積層された、複数の導電層と、複数の第４絶縁層と、を含む第４積層体と、
前記第４積層体を前記第１方向に沿って貫通する半導体ピラーと、
前記半導体ピラーと前記第４積層体との間に設けられた第２メモリ膜と、
を含むメモリ部を、
さらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
【請求項９】
前記第１導電部は、第１シリサイド部と、前記第１シリサイド部と前記基板との間に設けられた第１シリコン部と、を含む請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記複数の第１半導体層は、シリコンを含む請求項１〜９のいずれか１つに記載の半導体装置。
【請求項１１】
前記コントロールゲート電極は、リン、砒素、及び、ボロンのいずれかの不純物を含む請求項６または７に記載の半導体装置。
【請求項１２】
前記複数の第１半導体層は、リン、砒素、ボロン、及び、ゲルマニウムのいずかの不純物を含む請求項１〜１１のいずれか１つに記載の半導体装置。
【請求項１３】
基板と、
前記基板上に交互に積層された、複数の第１半導体層と、複数の第１絶縁層と、を含む第１積層体と、
前記第１積層体に設けられた第１トランジスタであって、
前記複数の第１半導体層のうちの一部の前記第１半導体層と電気的に接続された第１導電部と、
前記複数の第１半導体層と前記複数の第１絶縁層とが積層された第１方向に対して垂直な第２方向において前記第１導電部から離間し、少なくとも前記一部の前記第１半導体層と電気的に接続された第２導電部と、
前記第２方向において前記第１導電部と前記第２導電部との間に設けられ、少なくとも前記一部の前記第１半導体層のそれぞれの側面と対向する第１ゲート電極と、
前記第１ゲート電極と前記第１半導体層との間に設けられた第１ゲート絶縁膜と、
を含む第１トランジスタと、
前記基板上に設けられたメモリ部であって、
前記第１方向に沿って交互に積層された、複数の第２半導体層と、複数の第２絶縁層と、を含む第２積層体と、
前記複数の第２半導体層のそれぞれの側面と対向するコントロールゲート電極と、
前記コントロールゲート電極と前記第２半導体層との間に設けられた第１メモリ膜と、
を含むメモリ部と、
を備え、
前記第１ゲート電極は、
前記一部の前記第１半導体層と対向する第１領域と、
前記複数の第１半導体層のうちの前記一部の前記第１半導体層を除く前記第１半導体層と対向し不純物の濃度が前記第１領域よりも低い第２領域と、
を含み、
前記第２領域における前記不純物の濃度は、１０２０ｃｍ−３未満であり、
前記第１領域における前記不純物の濃度は、１０２０ｃｍ−３以上であり、
前記コントロールゲート電極のうちの、前記複数の第２半導体層のそれぞれの側面と対向する部分の不純物の濃度は、１０２０ｃｍ−３以上である半導体装置。
【請求項１４】
基板と、
前記基板上に交互に積層された、複数の第１半導体層と、複数の第１絶縁層と、を含む第１積層体と、
前記第１積層体に設けられた第１トランジスタであって、
前記複数の第１半導体層のうちの一部の前記第１半導体層と電気的に接続された第１導電部と、
前記複数の第１半導体層と前記複数の第１絶縁層とが積層された第１方向に対して垂直な第２方向において前記第１導電部から離間し、少なくとも前記一部の前記第１半導体層と電気的に接続された第２導電部と、
前記第２方向において前記第１導電部と前記第２導電部との間に設けられ、少なくとも前記一部の前記第１半導体層のそれぞれの側面と対向する第１ゲート電極と、
前記第１ゲート電極と前記第１半導体層との間に設けられた第１ゲート絶縁膜と、
を含む第１トランジスタと、
前記基板上に設けられたメモリ部であって、
前記第１方向に沿って交互に積層された、複数の導電層と、複数の第２絶縁層と、を含む第２積層体と、
前記第２積層体を前記第１方向に沿って貫通する半導体ピラーと、
前記半導体ピラーと前記第２積層体との間に設けられたメモリ膜と、
を含むメモリ部と、
を備えた半導体装置。
【請求項１５】
基板上に複数の半導体膜と複数の絶縁膜とを交互に積層して、第１領域と、前記複数の半導体膜と前記複数の絶縁膜とが積層された第１方向に対して垂直な第２方向において前記第１領域と離間した第２領域と、を有する積層母体を形成し、
前記第１領域において前記積層母体の上面から前記積層母体の一部を除去して、前記複数の半導体膜のうちの一部の半導体膜の第１側面を露出させる第１除去部を形成し、前記第２領域において前記積層母体の上面から前記積層母体の一部を除去して、前記複数の半導体膜のうちの一部の半導体膜の第２側面を露出させる第２除去部を形成し、
前記第１除去部に導電性材料を埋め込んで前記第１側面と電気的に接続された第１導電部を形成し、前記第２除去部に前記導電性材料を埋め込んで前記第２側面と電気的に接続された第２導電部を形成し、
前記積層母体の一部を除去して、前記第１領域及び前記第２領域の間をつなぐ部分を有し、前記複数の半導体膜の、前記第１方向と前記第２方向とに沿う第３側面と、前記第３側面の反対側の第４側面と、が露出した第１積層体を形成し、
前記第３側面上及び前記第４側面上に第１ゲート絶縁膜を形成し、
前記第１領域と前記第２領域との間の前記第１ゲート絶縁膜上に第１ゲート電極を形成して、前記基板上に、第１トランジスタを形成することを含む半導体装置の製造方法。
【請求項１６】
前記積層母体は、前記第１領域及び前記第２領域から離間した第３領域と、前記第１領域及び前記第２領域から離間し前記第１方向に対して垂直な第３方向において前記第３領域から離間した第４領域と、を有し、
前記第１除去部及び前記第２除去部の形成は、前記第３領域において前記積層母体の上面から前記積層母体の一部を除去して、前記複数の半導体膜のうちの一部の半導体膜の第５側面を露出させる第３除去部を形成し、前記第４領域において前記積層母体の上面から前記積層母体の一部を除去して、前記複数の半導体膜のうちの一部の半導体膜の第６側面を露出させる第４除去部を形成することを含み、前記第１側面と前記第２側面とにおいて露出する前記半導体膜の数は、前記第５側面と前記第６側面とにおいて露出する前記半導体膜の数とは異なり、
前記第１導電部及び前記第２導電部の形成は、前記第３除去部に前記導電性材料を埋め込んで第３導電部を形成し、前記第４除去部に前記導電性材料を埋め込んで第４導電部を形成することを含み、
前記第１積層体の形成は、前記積層母体の一部を除去して、前記第３領域及び前記第４領域の間をつなぐ部分を有し、前記複数の半導体膜の、前記第１方向と前記第３方向とに沿う第７側面と、前記第７側面の反対側の第８側面と、が露出した第２積層体を形成することを含み、
前記第１ゲート絶縁膜の形成は、前記第７側面上及び前記第８側面上に第２ゲート絶縁膜を形成することを含み、
前記第１ゲート電極の形成は、前記第３領域と前記第４領域との間の前記第２ゲート絶縁膜上に第２ゲート電極を形成して、前記基板上に、第２トランジスタを形成することを含む、請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記基板上にメモリ部をさらに形成し、
前記第１積層体の形成は、前記積層母体の一部を除去して、前記複数の半導体膜の、前記第１方向と、前記第１方向に対して垂直な第４方向と、に沿う第９側面と、前記第９側面の反対側の第１０側面と、が露出した第３積層体を形成することを含み、
前記メモリ部の形成は、
前記第９側面上及び前記第１０側面上に第１メモリ膜を形成し、
前記第１メモリ膜上にコントロールゲート電極を形成することを含む請求項１５または１６に記載の半導体装置の製造方法。
【請求項１８】
前記基板上にメモリ部をさらに形成し、
前記メモリ部の形成は、前記複数の半導体膜及び前記複数の絶縁膜のそれぞれを前記第１方向に沿って貫通する貫通孔を形成し、前記貫通孔の内面に第２メモリ膜を形成し、前記貫通孔の残余の空間に半導体材料を埋め込んで半導体ピラーを形成することを含む、請求項１５または１６に記載の半導体装置の製造方法。
【請求項１９】
前記第１ゲート電極の形成は、前記第１ゲート電極に第１イオン注入を行うことを含み、
前記第１イオン注入の注入方向と前記第１方向との角度の絶対値は、０度以上７度未満である請求項１５〜１８のいずれか１つに記載の半導体装置の製造方法。
【請求項２０】
前記複数の半導体膜のうちで前記第１導電部と前記第２導電部との間の部分に第２イオン注入をさらに行い、前記第２イオン注入の注入方向と前記第１方向との角度の絶対値は、０度以上７度未満である請求項１５〜１９のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トランジスタやメモリなどの半導体装置が普及している。半導体装置において、占有面積を増やすことなく、特性を向上することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１０／０２９５０２２Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、占有面積を増やすことなく、特性を向上させた半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、基板と、第１積層体と、第２積層体と、第１トランジスタと、第２トランジスタと、を備えた半導体装置が提供される。前記第１トランジスタは、前記第１積層体に設けられる。前記第１積層体は、前記基板上に交互に積層された、複数の第１半導体層と、複数の第１絶縁層と、を含む。前記第２積層体は、前記基板上に交互に積層された、複数の第２半導体層と、複数の第２絶縁層と、を含む。前記第１トランジスタは、第１導電部と、第２導電部と、第１ゲート電極と、第１ゲート絶縁膜と、を含む。前記第１導電部は、前記複数の第１半導体層のうちの一部の前記第１半導体層と電気的に接続される。前記第２導電部は、前記複数の第１半導体層と前記複数の第１絶縁層とが積層された第１方向に対して垂直な第２方向において前記第１導電部から離間し、少なくとも前記一部の前記第１半導体層と電気的に接続される。前記第１ゲート電極は、前記第２方向において前記第１導電部と前記第２導電部との間に設けられ、少なくとも前記一部の前記第１半導体層のそれぞれの側面と対向する。前記第１ゲート絶縁膜は、前記第１ゲート電極と前記第１半導体層との間に設けられる。前記第２トランジスタは、前記第２積層体に設けられる。前記第２トランジスタは、第３導電部と、第４導電部と、第２ゲート電極と、第２ゲート絶縁膜と、を含む。前記第３導電部は、前記複数の第２半導体層のうちの少なくとも一部の前記第２半導体層と電気的に接続される。前記第４導電部は、前記第３導電部から、前記第１方向に対して垂直な第３方向に離間し、少なくとも前記第３導電部と接続された前記第２半導体層と電気的に接続される。前記第２ゲート電極は、前記第３方向において前記第３導電部と前記第４導電部との間に設けられ、少なくとも前記第３導電部と接続された前記第２半導体層のそれぞれの側面と対向する。前記第２ゲート絶縁膜は、前記第２ゲート電極と前記第２半導体層との間に設けられる。前記複数の第１半導体層の数は、前記複数の第２半導体層の数と同じである。前記第１導電部及び前記第２導電部と電気的に接続された前記一部の前記第１半導体層の数は、前記第３導電部及び前記第４導電部と電気的に接続された前記少なくとも一部の第２半導体層の数とは異なる。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）〜図１（ｄ）は、第１の実施形態に係る半導体装置を示す模式図である。
【図２】図２（ａ）〜図２（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す模式図である。
【図３】図３（ａ）及び図３（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す模式図である。
【図４】図４（ａ）及び図４（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す模式図である。
【図５】図５（ａ）〜図５（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す模式図である。
【図６】第１の実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図７】第１の実施形態に係る別の半導体装置を示す模式的断面図である。
【図８】第１の実施形態に係る別の半導体装置を示す模式的断面図である。
【図９】第１の実施形態に係る別の半導体装置を示す模式的断面図である。
【図１０】第２の実施形態に係る半導体装置を示す模式的断面図である。
【図１１】図１１（ａ）及び図１１（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す模式図である。
【図１２】図１２（ａ）及び図１２（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す模式図である。
【図１３】第３の実施形態に係る半導体装置を示す模式的断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は、第４の実施形態に係る半導体装置を示す模式的断面図である。
【図１５】図１５（ａ）〜図１５（ｃ）は、第５の実施形態に係る半導体装置を示す模式図である。
【図１６】図１６（ａ）〜図１６（ｃ）は、第５の実施形態に係る半導体装置の製造方法を示す模式図である。
【図１７】図１７（ａ）及び図１７（ｂ）は、第５の実施形態に係る半導体装置の製造方法を示す模式図である。
【図１８】図１８（ａ）及び図１８（ｂ）は、第５の実施形態に係る半導体装置の製造方法を示す模式図である。
【図１９】図１９（ａ）〜図１９（ｃ）は、第５の実施形態に係る半導体装置の製造方法を示す模式図である。
【図２０】図２０（ａ）〜図２０（ｃ）は、第５の実施形態に係る半導体装置の製造方法を示す模式図である。
【図２１】第５の実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図２２】図２２（ａ）及び図２２（ｂ）は、第５の実施形態に係る別の半導体装置を示す模式的断面図である。
【図２３】第５の実施形態に係る別の半導体装置を示す模式的斜視図である。
【図２４】図２４（ａ）〜図２４（ｄ）は、第５の実施形態に係る別の半導体装置を示す模式的断面図である。
【図２５】図２５（ａ）及び図２５（ｂ）は、第６の実施形態に係る半導体装置を示す模式図である。
【図２６】図２６（ａ）及び図２６（ｂ）は、第６の実施形態に係る半導体装置の製造方法を示す模式的断面図である。
【図２７】図２７（ａ）〜図２７（ｃ）は、第６の実施形態に係る半導体装置の製造方法を示す模式的断面図である。
【図２８】第６の実施形態に係る半導体装置の製造方法を示すフローチャートである。
【発明を実施するための形態】
【０００７】
（第１の実施形態）  
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
図１（ａ）〜図１（ｄ）は、第１の実施形態に係る半導体装置の構成を例示する模式図である。  
図１（ａ）は、模式的斜視図であり、図１（ｂ）は、模式的上面図であり、図１（ｃ）及び図１（ｄ）は、模式的断面図である。図１（ｃ）は、図１（ｂ）のＡ１−Ａ２線断面図である。図１（ｄ）は、図１（ｂ）のＢ１−Ｂ２線断面図である。
【０００９】
図１（ａ）〜図１（ｄ）に表したように、半導体装置１１０は、第１トランジスタ１０と、基板１１と、を備える。基板１１は、例えば、略長方形の板状である。基板１１は、主面１１ａを有している。第１トランジスタ１０は、主面１１ａの上に設けられる。基板１１には、例えば、シリコンが用いられる。第１トランジスタ１０と基板１１との間には、例えば、層間絶縁膜１２が設けられる。層間絶縁膜１２は、例えば、主面１１ａの全体に形成される。層間絶縁膜１２は、第１トランジスタ１０と基板１１とを電気的に絶縁する。層間絶縁膜１２には、例えば、シリコン酸化膜が用いられる。
【００１０】
第１トランジスタ１０は、第１積層体２０と、第１導電部２１と、第２導電部２２と、第１ゲート電極２３と、第１ゲート絶縁膜２４と、を含む。  
第１積層体２０は、Ｚ軸方向に沿って交互に積層された、複数の第１半導体層２５（例えば第１半導体層２５ａ〜２５ｃ）と、複数の第１絶縁層２６（第１絶縁層２６ａ〜２６ｃ）と、を含む。第１半導体層２５ａ〜２５ｃをまとめて第１半導体層２５と称す。第１絶縁層２６ａ〜２６ｃをまとめて第１絶縁層２６と称す。複数の第１半導体層２５の数は、任意である。複数の第１絶縁層２６の数は、任意である。
【００１１】
第１半導体層２５には、例えば、ポリシリコンが用いられる。第１絶縁層２６には、例えば、シリコン酸化膜が用いられる。第１半導体層２５として、単結晶シリコンを用いると、例えば、抵抗などのばらつきが縮小できる。
【００１２】
説明の便宜上、主面１１ａに対して垂直な第１方向をＺ軸方向とする。Ｚ軸方向は、第１半導体層２５と第１絶縁層２６との積層方向である。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向とする。
【００１３】
第１半導体層２５と第１絶縁層２６とにおいて、１層目の第１半導体層２５ａ、１層目の第１絶縁層２６ａ、２層目の第１半導体層２５ｂ、２層目の第１絶縁層２６ｂ、３層目の第１半導体層２５ｃ、及び、３層目の第１絶縁層２６ｃが、この順に積層されている。第１半導体層２５及び第１絶縁層２６は、主面１１ａに対して垂直なＺ軸方向に沿って、交互に積層されている。本願明細書において、「積層」は、互いに接して重ねられる場合の他に、間に別の要素が挿入されて重ねられる場合も含む。
【００１４】
１つの第１半導体層２５及び１つの第１絶縁層２６のそれぞれの厚さ（Ｚ軸方向に沿った長さ）は、例えば、３ｎｍ以上５０ｎｍ以下である。また、第１半導体層２５の幅（例えばＹ軸方向に沿った長さ）及び第１絶縁層２６の幅（例えばＹ軸方向に沿った長さ）は、例えば、３ｎｍ以上５０ｎｍ以下である。但し、第１半導体層２５の幅及び第１絶縁層２６の幅は、任意である。例えば、第１半導体層２５の幅及び第１絶縁層２６の幅は、５０ｎｍよりも広くても良い。これにより、第１トランジスタ１０において、大きな電流を流すことができる。
【００１５】
第１導電部２１は、第１半導体層２５のうちの一部の第１半導体層２５ｐと電気的に接続される。この例では、第１導電部２１は、２層目の第１半導体層２５ｂと３層目の第１半導体層２５ｃとに電気的に接続される。第２導電部２２は、少なくとも上記の一部の第１半導体層２５ｐ（第１導電部２１と接続された第１半導体層２５）と電気的に接続される。すなわち、この例では、第２導電部２２は、２層目の第１半導体層２５ｂと３層目の第１半導体層２５ｃと電気的に接続される。
【００１６】
第２導電部２２は、第１導電部２１から、Ｚ軸方向に対して垂直な第２方向に離間している。この例では、第２方向は、Ｘ軸方向である。すなわち、第２導電部２２は、第１導電部２１からＸ軸方向に離間している。但し、第２方向は、Ｘ軸方向に限らず、Ｚ軸方向に対して垂直な任意の方向でよい。
【００１７】
第１積層体２０は、例えば、直方体状である。第１半導体層２５と第１絶縁層２６とは、例えば、それぞれ略長方形の板状である。例えば、第１半導体層２５及び第１絶縁層２６は、第２方向に延びる。この例では、第１積層体２０は、Ｘ軸方向に沿って延びる。第１導電部２１は、第１積層体２０のＸ軸方向の一端に設けられる。第２導電部２２は、第１積層体２０のＸ軸方向の他端に設けられる。但し、第１積層体２０の延びる方向は、第２方向に限らず、Ｚ軸方向に対して垂直な任意の方向でよい。
【００１８】
第１導電部２１と、第１導電部２１と接続された第１半導体層２５の一部２５ｐ（この例では第１半導体層２５ｂ及び２５ｃ）と、が、第１トランジスタ１０のソース部１３となる。第２導電部２２と、第２導電部２２に接続された第１半導体層２５の一部２５ｐ（第１半導体層２５ｂ及び２５ｃ）と、が、第１トランジスタ１０のドレイン部１４となる。
【００１９】
なお、第１導電部２１側がドレイン部１４で、第２導電部２２側がソース部１３でもよい。以下では、第１導電部２１側がソース部１３で、第２導電部２２側がドレイン部１４である場合として説明する。
【００２０】
例えば、第１導電部２１及び第２導電部２２は、複数の第１半導体層２５の最上層から下層に向かって伸びる。例えば、第１導電部２１のうちの最上層及び第２導電部２２のうちの最上層は、上方に露呈している。複数の第１半導体層２５の「最上層」は、第１半導体層２５のうちで、基板１１から最も離れた位置にある第１半導体層である。この例では、３層目の第１半導体層２５ｃが、最上層に相当する。「上方」は、基板１１から、最上層の第１半導体層２５ｃに向かう方向（Ｚ軸方向に沿う方向）である。
【００２１】
第１導電部２１及び第２導電部２２には、例えば、ポリシリコンが用いられる。  
第１導電部２１は、例えば、第１シリサイド部２１ａと、第１シリコン部２１ｂと、を含むことができる。第１シリサイド部２１ａは、第１導電部２１のうちの上部側に設けられる。第１シリコン部２１ｂは、第１シリサイド部２１ａと基板１１との間に設けられる。第１シリサイド部２１ａは、第１導電部２１と配線（図示しない）とを接続する際の接続端子となる。
【００２２】
第２導電部２２は、例えば、第２シリサイド部２２ａと、第２シリコン部２２ｂと、を含むことができる。第２シリサイド部２２ａは、第２導電部２２のうちの上部側に設けられる。第２シリコン部２２ｂは、第２シリサイド部２２ａと基板１１との間に設けられる。第２シリサイド部２２ａは、第２導電部２２と配線（図示しない）とを接続する際の接続端子となる。
【００２３】
第１シリサイド部２１ａ及び第２シリサイド部２２ａには、例えば、ニッケルシリサイド、プラチナシリサイド、ニッケルプラチナシリサイド、コバルトシリサイド、チタンシリサイド、パラジウムシリサイド、タングステンシリサイド、または、エルビウムシリサイドなどが用いられる。第１シリコン部２１ｂ及び第２シリコン部２２ｂには、例えば、ポリシリコンが用いられる。
【００２４】
第２方向において、第１トランジスタ１０のソース部１３とドレイン部１４との間に、第１ゲート電極２３が配置される。この例では、第１ゲート電極２３は、第１積層体２０のＸ軸方向の中央部に配置されている。第１ゲート電極２３は、第１積層体２０のＹ軸方向の２つの側面２０ｓ（第１方向と第２方向とに対して平行な面）と、第１積層体２０の上面２０ｕと、に対向する。第１ゲート電極２３は、第１半導体層２５のそれぞれの側面２５ｓ（第１方向と第２方向とに対して平行な面）と対向する。
【００２５】
なお、本願明細書においては、「対向」とは、直接面する状態に加え、間に別の要素が存在している状態で面する状態も含む。
【００２６】
第１ゲート電極２３には、例えば、ポリシリコン単体膜、金属半導体化合物単体膜、金属膜、または、積層膜などを用いることができる。金属半導体化合物単体膜としては、例えば、金属シリサイドなどを用いることができる。金属膜としては、例えば、ＴｉＮ、ＷまたはＴａＣなどを用いることができる。また、積層膜としては、例えば、金属半導体化合物膜とポリシリコン膜などの半導体との積層膜、または、金属膜とポリシリコン膜などの半導体との積層膜などが用いられる。
【００２７】
第１ゲート電極２３は、配線を接続する際の接続端子となるシリサイド部２３ａを含むことができる。シリサイド部２３ａは、第１ゲート電極２３のうちの上側部分に設けられている。シリサイド部２３ａには、例えば、第１導電部２１の第１シリサイド部２１ａと同様の材料が用いられる。
【００２８】
第１ゲート絶縁膜２４は、第１ゲート電極２３と第１積層体２０との間に設けられる。第１ゲート絶縁膜２４は、例えば、第１ゲート電極２３及び第１積層体２０に接する。第１ゲート絶縁膜２４は、第１ゲート電極２３と第１積層体２０とを電気的に絶縁する。第１ゲート絶縁膜２４は、第１ゲート電極２３と第１半導体層２５との間に設けられる。
【００２９】
第１ゲート絶縁膜２４には、例えば、シリコン酸化膜、シリコン酸窒化膜、高誘電率膜（ｈｉｇｈ−ｋ膜）、または、積層膜などを用いることができる。高誘電率膜には、例えば、ハフニウム酸化膜やジルコニウム酸化膜などを用いることができる。また、積層膜には、例えば、シリコン酸化膜と高誘電率膜との積層膜などを用いることができる。
【００３０】
第１トランジスタ１０において、第１ゲート電極２３に電圧を印加することにより、第１半導体層２５のうちの、第１ゲート電極２３と対向する部分に、チャネルが形成される。第１トランジスタ１０は、例えば、積層ナノワイヤチャネルトランジスタである。２層目及び３層目の第１半導体層２５ｂ及び２５ｃは、第１導電部２１及び第２導電部２２によって電気的に互いに接続されている。一方、１層目の第１半導体層２５ａは、１層目の第１絶縁層２６ａによって、第１半導体層２５ｂ及び２５ｃと絶縁されている。第１トランジスタ１０においては、第１半導体層２５ｂ及び２５ｃがチャネルとして機能し、第１半導体層２５ａはチャネルとして機能しない。
【００３１】
半導体装置１１０では、第１導電部２１及び第２導電部２２と電気的に接続されている第１半導体層２５の層数を変更することで、第１トランジスタ１０の占有面積を増やすことなく、第１トランジスタ１０の特性を制御できる。例えば、第１トランジスタ１０の電流を広い範囲で精度良く制御することができる。また、占有面積を増やすことなく、集積度が向上できる。また、コストを低減できる。
【００３２】
本実施形態に係る半導体装置１１０では、チャネルとして機能しない１層目の第１半導体層２５ａが、チャネルとして機能する２層目及び３層目の第１半導体層２５ｂ及び２５ｃから電気的に絶縁されている。チャネルとして機能しない第１半導体層２５ａを通じて流れるリーク電流が抑制でき、消費電力を抑えることができる。第１トランジスタ１０の、上面から見たときのレイアウトは、単層チャネルトランジスタと同じであるため、従来の回路レイアウトをそのまま利用することができる。半導体装置１１０においては、レイアウトの設計に伴うコストの増大を避けることもできる。
【００３３】
本実施形態に係る半導体装置１１０の製造方法の例について説明する。  
図２（ａ）〜図２（ｃ）、図３（ａ）及び図３（ｂ）、図４（ａ）及び図４（ｂ）、並びに、図５（ａ）〜図５（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式図である。  
図２（ａ）は、模式的断面図であり、図２（ｂ）は、模式的上面図であり、図２（ｃ）は、模式的断面図（図２（ｂ）のＣ１−Ｃ２線断面図）である。図３（ａ）は、模式的上面図であり、図３（ｂ）は、模式的断面図（図３（ａ）のＤ１−Ｄ２線断面図）である。図４（ａ）は、模式的上面図であり、図４（ｂ）は、模式的断面図（図４（ａ）のＥ１−Ｅ２線断面図）である。図５（ａ）は、模式的上面図であり、図５（ｂ）は、模式的断面図であり、図５（ｃ）は、模式的断面図である。図５（ｂ）は、図５（ａ）のＦ１−Ｆ２線断面を模式的に示している。また、図５（ｃ）は、図５（ａ）のＧ１−Ｇ２線断面を模式的に示している。
【００３４】
図２（ａ）に表したように、半導体装置１１０の製造において、まず、基板１１の主面１１ａの上に層間絶縁膜１２を形成する。さらに、層間絶縁膜１２の上に、１層目の半導体膜３０ａ、１層目の絶縁膜３１ａ、２層目の半導体膜３０ｂ、２層目の絶縁膜３１ｂ、３層目の半導体膜３０ｃ、及び、３層目の絶縁膜３１ｃを、この順に積層し、積層母体４０を形成する。積層母体４０は、第１領域４０ａと、第２方向（この例ではＸ軸方向）において、第１領域４０ａと離間した第２領域４０ｂとを有する。
【００３５】
このように、半導体膜３０ａ〜３０ｃ及び絶縁膜３１ａ〜３１ｃを、基板１１の主面１１ａの上にＺ軸方向に沿って交互に積層する。以下、半導体膜３０ａ〜３０ｃをまとめて半導体膜３０と称す。絶縁膜３１ａ〜３１ｃをまとめて絶縁膜３１と称す。半導体膜３０は、第１半導体層２５となる。絶縁膜３１は、第１絶縁層２６となる。半導体膜３０には、例えば、アモルファスシリコン膜が用いられる。絶縁膜３１には、例えば、シリコン酸化膜が用いられる。
【００３６】
図２（ｂ）及び図２（ｃ）に表したように、積層母体４０に、第１除去部３２及び第２除去部３３を形成する。第１除去部３２は、第１領域４０ａにおいて積層母体４０の上面４０ｕから積層母体４０の一部を除去して形成される。第１除去部３２は、一部の半導体膜３０の第１側面ＳＳ１を露出させる。この例では、２層目の半導体膜３０ｂ、２層目の絶縁膜３１ｂ、３層目の半導体膜３０ｃ、及び、３層目の絶縁膜３１ｃの一部を除去して第１除去部３２を形成する。第１除去部３２は、２層目の半導体膜３０ｂの第１側面ＳＳ１と、３層目の半導体膜３０ｃの第１側面ＳＳ１と、を露出させる。
【００３７】
第２除去部３３は、第２領域４０ｂにおいて積層母体４０の上面４０ｕから積層母体４０の一部を除去して形成される。第２除去部３３は、一部の半導体膜３０の第２側面ＳＳ２を露出させる。この例では、２層目の半導体膜３０ｂ、２層目の絶縁膜３１ｂ、３層目の半導体膜３０ｃ、及び、３層目の絶縁膜３１ｃの一部を除去して第２除去部３３を形成する。第２除去部３２は、２層目の半導体膜３０ｂの第２側面ＳＳ２と、３層目の半導体膜３０ｃの第２側面ＳＳ２と、を露出させる。第１除去部３２及び第２除去部３３は、例えば、フォトリソグラフ処理及びエッチング処理を積層母体４０に施すことによって形成する。
【００３８】
図３（ａ）及び図３（ｂ）に表したように、第１除去部３２に導電性材料３４を埋め込み、第２除去部３３に導電性材料３５を埋め込む。導電性材料３４及び３５には、例えば、アモルファスシリコンが用いられる。導電性材料３４及び３５の埋め込みは、例えば、ウェーハ全体にアモルファスシリコン層を堆積させた後、ＣＭＰ（Chemical Mechanical Polishing）によって表面を平坦化することで行う。
【００３９】
図４（ａ）及び図４（ｂ）に表したように、積層母体４０の一部を除去する。これにより、第１側面ＳＳ１と電気的に接続された第１導電部２１と、第２側面ＳＳ２と電気的に接続された第２導電部２２と、が形成され、第１積層体２０が形成される。第１積層体２０は、第１領域４０ａ及び第２領域４０ｂの間をつなぐ部分を有する。第１積層体２０においては、半導体膜３０の、第１方向（Ｚ軸方向）と第２方向（この例であるＸ軸方向）とに沿う第３側面ＳＳ３と、第３側面ＳＳ３の反対側の第４側面ＳＳ４と、が露出する。第１積層体２０を形成することで、１層目の絶縁膜３１ａ、２層目の絶縁膜３１ｂ及び３層目の絶縁膜３１ｃにより、半導体装置１１０の第１絶縁層２６が形成される。本例では、第１導電部２１及び第２導電部２２の形成と、第１積層体２０の形成と、を同時に行っている。第１導電部２１及び第２導電部２２の形成は、第１積層体２０の形成と別に行ってもよい。
【００４０】
第１積層体２０を形成した後、熱処理を行い、アモルファスシリコンを含む１層目の半導体膜３０ａ、２層目の半導体膜３０ｂ及び３層目の半導体膜３０ｃ、並びに、第１導電部２１及び第２導電部２２の導電性材料をポリシリコンに結晶化させる。これにより、半導体膜３０から第１半導体層２５が形成される。第１側面ＳＳ１、第２側面ＳＳ２、第３側面ＳＳ３及び第４側面ＳＳ４は、第１半導体層２５の側面２５ｓとなる。熱処理は、第１積層体２０の形成のための加工の前に行っても良い。
【００４１】
図５（ａ）〜図５（ｃ）に表したように、第３側面ＳＳ３上及び第４側面ＳＳ４上に第１ゲート絶縁膜２４を形成する。この後、第１領域４０ａ（第１導電部２１）と第２領域４０ｂ（第２導電部２２）との間の第１ゲート絶縁膜２４上に第１ゲート電極２３を形成する。例えば、第１積層体２０の形成、及び、熱処理を行った後、ウェーハ全体に第１ゲート絶縁膜２４となるシリコン酸化膜を堆積させる。そのシリコン酸化膜の上に、第１ゲート電極２３となるポリシリコン膜を堆積させる。そして、シリコン酸化膜及びポリシリコン膜の不要な部分をエッチングすることにより、第１ゲート電極２３及び第１ゲート絶縁膜２４を形成する。本例では、第１ゲート絶縁膜２４のＸ軸方向の幅が、第１ゲート電極２３のＸ軸方向の幅と同じである。第１ゲート絶縁膜２４のＸ軸方向の幅は、第１ゲート電極２３のＸ軸方向の幅よりも広くてもよい。
【００４２】
第１ゲート電極２３及び第１ゲート絶縁膜２４を形成した後、第１半導体層２５、第１絶縁層２６、第１導電部２１及び第２導電部２２に、不純物をドーピングする。これにより、ソース部１３及びドレイン部１４が形成される。不純物のドーピングには、例えば、ビーム線イオン注入、気相ドーピング、及び、プラズマドーピングなどの手法が用いられる。この後、第１シリサイド部２１ａ、第２シリサイド部２２ａ及びシリサイド部２３ａを、それぞれ第１導電部２１、第２導電部２２及び第１ゲート電極２３の上部に形成する。  
以上により、本実施形態に係る半導体装置１１０が完成する。
【００４３】
図６は、第１の実施形態に係る半導体装置の製造方法を例示するフローチャートである。  
図６に表したように、半導体装置１１０の製造方法は、積層母体４０を形成するステップＳ１１０と、第１除去部３２及び第２除去部３３を形成するステップＳ１２０と、第１導電部２１及び第２導電部２２を形成するステップＳ１３０と、第１積層体２０を形成するステップＳ１４０と、第１ゲート絶縁膜２４を形成するステップＳ１５０と、第１ゲート電極２３を形成するステップＳ１６０と、を含む。これにより、占有面積を増やすことなく、特性を向上させた半導体装置１１０を製造することができる。
【００４４】
ステップＳ１１０では、例えば、図２（ａ）に関して説明した工程を実施する。ステップＳ１２０では、例えば、図２（ｂ）及び図２（ｃ）に関して説明した工程を実施する。ステップＳ１３０では、例えば、図３（ａ）及び図３（ｂ）に関して説明した工程を実施する。ステップＳ１４０では、例えば、図４（ａ）及び図４（ｂ）に関して説明した工程を実施する。ステップＳ１５０及びステップＳ１６０では、例えば、図５（ａ）〜図５（ｃ）に関して説明した工程を実施する。
【００４５】
なお、上記のステップＳＳ１１０〜Ｓ１５０の順序は、技術的に可能な範囲で入れ替えが可能であり、また、同時に実施することができる。例えば、ステップＳ１４０は、ステップＳ１１０とステップＳ１２０との間で実施してもよい。すなわち、第１積層体２０を形成した後に、第１除去部３２及び第２除去部３３を形成してもよい。
【００４６】
図７は、第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  図７は、図１（ｂ）のＢ１−Ｂ２線断面に相当する断面図である。  
図７に表したように、本実施形態に係る別の半導体装置１２０においては、第１トランジスタ１０の第１積層体２０は、１層〜５層の第１半導体層２５ａ〜２５ｅと、１層〜５層の第１絶縁層２６ａ〜２６ｅと、を有する。第１積層体２０は、５層構造を有する。この例では、第１トランジスタ１０においては、最上層である５層目から３層目までの３層の第１半導体層２５ｃ〜２５ｅと、第１導電部２１と、が電気的に接続され、第１半導体層２５ｃ〜２５ｅと、第２導電部２２と、が電気的に接続されている。
【００４７】
第１半導体層２５と第１絶縁層２６との積層数は、任意のｎ層（ｎは２以上の自然数）でよい。第１導電部２１及び第２導電部２２が電気的に接続される第１半導体層２５の数は、ｍ層（ｍは１以上ｎ未満の自然数）でよい。
【００４８】
第１導電部２１が電気的に接続される第１半導体層２５の数は、第２導電部２２が電気的に接続される第１半導体層２５の数と、同じでなくてもよい。第２導電部２２は、少なくとも、第１導電部２１が電気的に接続される第１半導体層２５と電気的に接続される。第２導電部２２は、第１導電部２１が電気的に接続される第１半導体層２５の数よりも多くても良い。例えば、半導体装置１１０において、第１導電部２１が第１半導体層２５ｂ及び２５ｃに接続されているときに、第２導電部２２は第１半導体層２５ａ、２５ｂ及び２５ｃに電気的に接続されてもよい。
【００４９】
図８は、第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  図８は、図１（ｂ）のＢ１−Ｂ２線断面に相当する断面図である。  
図８に表したように、本実施形態に係る別の半導体装置１２２においては、第１トランジスタ１０の第１積層体２０は、１層〜４層の第１半導体層２５ａ〜２５ｄと、１層〜４層の第１絶縁層２６ａ〜２６ｄと、を有する。第１積層体２０は、４層構造を有する。第１トランジスタ１０においては、２層目の第１半導体層２５ｂと３層目の第１半導体層２５ｃとが、第１導電部２１及び第２導電部２２に電気的に接続されている。１層目の第１半導体層２５ａと２層目の第１半導体層２５ｂとは、１層目の第１絶縁層２６ａによって電気的に絶縁されている。また、３層目の第１半導体層２５ｃと４層目の第１半導体層２５ｄとは、３層目の第１絶縁層２６ｃによって電気的に絶縁されている。
【００５０】
半導体装置１１０では、最上層に位置する３層目の第１半導体層２５ｃと、２層目の第１半導体層２５ｂと、が、第１導電部２１及び第２導電部２２により接続されている。半導体装置１２２に示すように、第１導電部２１及び第２導電部２２とに電気的に接続される第１半導体層２５は、最上層の第１半導体層２５を含まなくても良い。第１導電部２１及び第２導電部２２が電気的に接続される第１半導体層２５は、ｎ層の第１半導体層２５のうちの任意の位置の第１半導体層２５でよい。
【００５１】
例えば、最上層の第１半導体層２５に第１導電部２１及び第２導電部２２が電気的に接続される構成においては、半導体装置の製造が容易になる。第１導電部２１及び第２導電部２２の一部を上方に露呈させると、第１導電部２１及び第２導電部２２への配線の接続が容易になる。
【００５２】
半導体装置１１０では、Ｘ軸方向及びＹ軸方向において第１導電部２１及び第２導電部２２のうちの側面部分が露呈している。実施形態において、第１導電部２１及び第２導電部２２の形状は、これに限らない。第１導電部２１及び第２導電部２２は、第１積層体２０の内部に設けられた柱状でも良い。第１導電部２１及び第２導電部２２は、例えばコンタクトプラグの形状を有しても良い。
【００５３】
図９は、第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  図９は、図１（ｂ）のＡ１−Ａ２線断面に相当する断面図である。  
半導体装置１１０においては、第１トランジスタ１０の第１ゲート絶縁膜２４は、第１ゲート電極２３と第１積層体２０との間に設けられ、第１積層体２０のＹ軸方向の２つの側面２０ｓと、第１積層体２０の上面２０ｕと、に対向している。  
これに対し、図９に表したように、本実施形態に係る別の半導体装置１２４においては、第１トランジスタ１０の第１ゲート絶縁膜２４は、第１半導体層２５のそれぞれの側面２５ｓ上に設けられている。
【００５４】
このように、第１ゲート絶縁膜２４は、第１ゲート電極２３と第１積層体２０との間に限ることなく、少なくとも第１ゲート電極２３と第１半導体層２５との間に設ければよい。第１ゲート絶縁膜２４は、例えば、複数の第１半導体層２５のそれぞれの側面２５ｓに対応して複数設けられる。このような第１ゲート絶縁膜２４を形成する場合は、例えば、積層母体４０の一部を除去して第１積層体２０を形成（図４（ｂ）に表した状態）した後、積層母体４０に熱酸化プロセスを施す。これにより、ポリシリコンを含む第１半導体層２５の側面２５ｓの部分が酸化し、シリコン酸化膜を含む第１ゲート絶縁膜２４が形成される。
【００５５】
（第２の実施形態）  
図１０は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。  
図１０は、図１（ｂ）のＢ１−Ｂ２線断面に相当する断面図である。  
本実施形態に係る半導体装置１３０は、第１トランジスタ１０に加え、第２トランジスタ６０をさらに備える。第２トランジスタ６０は、第１トランジスタ１０が設けられる基板１１の主面１１ａの上に設けられる。
【００５６】
第１トランジスタ１０の構成は、第１の実施形態に関して説明した構成と同じとすることができる。第２トランジスタ６０は、第２積層体６１と、第３導電部６２と、第４導電部６３と、第２ゲート電極６４と、第２ゲート絶縁膜６５と、を含む。第２積層体６１は、Ｚ軸方向に沿って交互に積層された、複数の第２半導体層６６ａ〜６６ｃと、複数の第２絶縁層６７ａ〜６７ｃと、を含む。
【００５７】
第３導電部６２は、第３シリサイド部６２ａと、第３シリコン部６２ｂと、を含む。第４導電部６３は、第４シリサイド部６３ａと、第４シリコン部６３ｂと、を含む。第２ゲート電極６４の上部には、シリサイド部６４ａが設けられる。第２半導体層６６ａ〜６６ｃをまとめて第２半導体層６６と称す。また、第２絶縁層６７ａ〜６７ｃをまとめて第２絶縁層６７と称す。
【００５８】
第３導電部６２は、第２半導体層６６のうちの一部の第２半導体層６６ｐと電気的に接続される。この例では、第３導電部６２は、３層目の第２半導体層６６ｃと電気的に接続される。第４導電部６３は、少なくとも前記一部の第２半導体層６６ｐと電気的に接続される。この例では、第４導電部６３は、３層目の第２半導体層６６ｃと電気的に接続される。第４導電部６３は、第３導電部６２から、Ｚ軸方向に対して垂直な第３方向に離間している。この例では、第３方向は、Ｘ軸方向である。すなわち、第４導電部６３は、第３導電部６２からＸ軸方向に離間している。但し、第３方向は、Ｘ軸方向に限ることなく、Ｚ軸方向に対して垂直な任意の方向でよい。
【００５９】
第２積層体６１は、例えば、直方体状である。第２半導体層６６と第２絶縁層６７とは、例えば、それぞれ略長方形の板状である。例えば、第２半導体層６６及び第２絶縁層６７は、第３方向（この例ではＸ軸方向）に延びる。第３導電部６２は、例えば、第２積層体６１のＸ軸方向の一端に設けられる。第４導電部６３は、例えば、第２積層体６１のＸ軸方向の他端に設けられる。
【００６０】
第２積層体６１の延びる方向は、第３方向に限ることなく、Ｚ軸方向に対して垂直な任意の方向でよい。本例では、第１トランジスタ１０の第２方向は、第２トランジスタ６０の第３方向に対して平行である。ただし実施形態はこれに限らない。例えば、第２方向は、第３方向に対して非平行でもよい。
【００６１】
第２ゲート電極６４は、第３方向において第３導電部６２と第４導電部６３との間に設けられる。第２ゲート電極６４は、第２積層体６１のＹ軸方向の２つの側面６１ｓ（第１方向と第３方向とに対して平行な面）と、第２積層体６１の上面６１ｕと、に対向する。この例では、第２ゲート電極６４は、第２積層体６１の第３方向（この例ではＸ軸方向）の中央部に配置されている。第２ゲート電極６４は、第２半導体層６６のそれぞれの側面６６ｓ（第１方向と第３方向とに対して平行な面）と対向する。第２ゲート絶縁膜６５は、第２ゲート電極６４と第２積層体６１との間に設けられる。従って、第２ゲート絶縁膜６５は、第２ゲート電極６４と第２半導体層６６との間に設けられる。
【００６２】
例えば、第２半導体層６６には、第１半導体層２５の材料と同じ材料が用いられる。例えば、第２半導体層６６のそれぞれの厚さは、第１半導体層２５のそれぞれの厚さと同じである。例えば、第２絶縁層６７には、第１絶縁層２６の材料と同じ材料が用いられる。第２絶縁層６７のそれぞれの厚さは、第１絶縁層２６のそれぞれ厚さと同じである。第１半導体層２５及び第２半導体層６６は、例えば、基板１１の上に積層された半導体膜３０を加工することによって形成される。第１絶縁層２６及び第２絶縁層６７は、例えば、基板１１の上に積層された絶縁膜３１を加工することによって形成される。複数の第２半導体層６６のそれぞれの、基板１１からの距離は、複数の第１半導体層２５の、それぞれの基板１１からの距離と同じである。
【００６３】
第１トランジスタ１０においては、例えば、２層目及び３層目の第１半導体層２５ｂ及び２５ｃに、第１導電部２１及び第２導電部２２が接続されている。第１トランジスタ１０においては、１層目の第１半導体層２５ａは、２層目及び３層目の第１半導体層２５ｂ及び２５ｃと、１層目の第１絶縁層２６ａによって絶縁されている。第１トランジスタ１０においては、２層目及び３層目の第１半導体層２５ｂ及び２５ｃがチャネルとして機能し、１層目の第１半導体層２５ａはチャネルとして機能しない。
【００６４】
第２トランジスタ６０においては、例えば、３層目の第２半導体層６６ｃに、第３導電部６２及び第４導電部６３が接続されている。第２トランジスタ６０においては、１層目及び２層目の第２半導体層６６ａ及び６６ｂは、３層目の第２半導体層６６ｃと、２層目の第２絶縁層６７ｂによって絶縁されている。第２トランジスタ６０では、３層目の第２半導体層６６ｃがチャネルとして機能し、１層目及び２層目の第２半導体層６６ａ及び６６ｂはチャネルとして機能しない。
【００６５】
半導体装置１３０では、第１トランジスタ１０における第１導電部２１及び第２導電部２２と電気的に接続された一部の第１半導体層２５ｐの数は、第２トランジスタ６０における第３導電部６２及び第４導電部６３と電気的に接続された一部の第２半導体層６６ｐの数とは異なる。半導体装置１３０では、例えば、第１トランジスタ１０及び第２トランジスタ６０のそれぞれに必要とされる特性（例えば電流量）に応じて、第１トランジスタ１０及び第２トランジスタ６０における接続される半導体層の数が任意に変更される。半導体装置１３０においては、接続される半導体層の数を変化させても、第１トランジスタ１０及び第２トランジスタ６０の占有面積は変化しない。半導体装置１３０においては、第１トランジスタ１０及び第２トランジスタ６０のそれぞれの特性が向上できる。さらにコストが低減できる。
【００６６】
例えば、実施形態に係る半導体装置によりＣＭＯＳ回路を形成することができる。例えば、第１トランジスタ１０によりｐ形トランジスタを形成し、第２トランジスタ６０によりｎ形トランジスタを形成する。ｐ形トランジスタ（第１トランジスタ１０）における接続される半導体層の層数を、ｎ形トランジスタ（第２トランジスタ６０）における接続される半導体層の層数よりも多くする。例えば、前者を後者の約２倍に設定する。これにより、ｐ形トランジスタの電流特性とｎ形トランジスタの電流特性とにおけるアンバランスを解消することができる。また、例えば、ＳＲＡＭ回路においては、プルダウン用ｎ形トランジスタとパスゲート用ｎ形トランジスタとで、接続する半導体層の層数を変更する。これにより、ＳＲＡＭの動作マージンを適正化することができる。
【００６７】
なお、複数の第１トランジスタ１０を、基板１１の主面１１ａ上に設けることができる。さらに、複数の第２トランジスタ６０を、基板１１の主面１１ａに設けることができる。接続される半導体層の層数が、第１トランジスタ１０及び第２トランジスタ６０とは異なるトランジスタを、さらに設けてもよい。
【００６８】
図１１（ａ）及び図１１（ｂ）と、図１２（ａ）及び図１２（ｂ）と、は、第２の実施形態に係る半導体装置の製造方法を例示する模式図である。  
図１１（ａ）及び図１１（ｂ）は、図２（ｂ）のＣ１−Ｃ２線断面に相当する断面図である。図１２（ａ）は、模式的上面図である。図１２（ｂ）は、図１２（ａ）のＨ１−Ｈ２線断面に相当する断面図である。  
本実施形態に係る半導体装置１３０の製造方法においては、例えば、基板１１の主面１１ａの上に、半導体膜３０と、絶縁膜３１とを、Ｚ軸方向に交互に積層し、積層母体４０を形成する（図２（ａ）参照）。
【００６９】
図１１（ａ）に表したように、積層母体４０は、第１領域４０ａ及び第２領域４０ｂに加え、第３領域４０ｃと、第４領域４０ｄと、をさらに有する。第３領域４０ｃは、第１領域４０ａ及び第２領域４０ｂから離間する。第４領域４０ｄは、第１領域４０ａ及び第２領域４０ｂから離間し、Ｚ軸方向（第１方向）に対して垂直なＸ軸方向（第３方向）において第３領域４０ｃから離間する。
【００７０】
積層母体４０を形成した後、積層母体４０の一部を除去し、第１除去部３２及び第２除去部３３を形成する。この時、第１除去部３２及び第２除去部３３の形成の少なくとも一部と同時に、第３除去部６８及び第４除去部６９の少なくとも一部を形成する。また、この際、第１トランジスタ１０に対応する部分と、第２トランジスタ６０に対応する部分と、に積層母体４０を分ける。以下、第１トランジスタ１０に対応する積層母体４０の半導体膜３０を、半導体膜３０ａ〜３０ｃと称す。第１トランジスタ１０に対応する積層母体４０の絶縁膜３１を、絶縁膜３１ａ〜３１ｃと称す。第２トランジスタ６０に対応する積層母体４０の半導体膜３０を、半導体膜３０ｄ〜３０ｆと称す。第２トランジスタ６０に対応する積層母体４０の絶縁膜３１を、絶縁膜３１ｄ〜３１ｆと称す。
【００７１】
第３除去部６８は、第３領域４０ｃにおいて積層母体４０の上面４０ｕから積層母体４０の一部を除去して形成する。第３除去部６８は、複数の半導体膜３０のうちの一部の半導体膜３０の第５側面ＳＳ５を露出させる。この例では、３層目の半導体膜３０ｆ及び３層目の絶縁膜３１ｆの一部を除去して第３除去部６８を形成する。第３除去部６８は、３層目の半導体膜３０ｆの第５側面ＳＳ５を露出させる。
【００７２】
第４除去部６９は、第４領域４０ｄにおいて積層母体４０の上面４０ｕから積層母体４０の一部を除去して形成する。第４除去部６９は、複数の半導体膜３０のうちの一部の半導体膜３０の第６側面ＳＳ６を露出させる。この例では、３層目の半導体膜３０ｆ及び３層目の絶縁膜３１ｆの一部を除去して第４除去部６９を形成する。第４除去部６９は、３層目の半導体膜３０ｆの第６側面ＳＳ６を露出させる。
【００７３】
第１側面ＳＳ１と第２側面ＳＳ２とにおいて露出する半導体膜３０の数は、第５側面ＳＳ５と第６側面ＳＳ６とにおいて露出する半導体膜３０の数とは異なる。本例では、第１側面ＳＳ１と第２側面ＳＳ２とにおいて露出する半導体膜３０の数は、２層目の半導体膜３０ｂと、３層目の半導体膜３０ｃと、の２層である。一方、第５側面ＳＳ５と第６側面ＳＳ６とにおいて露出する半導体膜３０の数は、３層目の半導体膜３０ｆの１層である。
【００７４】
図１１（ｂ）に表したように、第１除去部３２に導電性材料３６を埋め込む。第２除去部３３、第３除去部６８、及び、第２除去部３３と第３除去部６８との間の領域に、導電性材料３７を埋め込む。第４除去部６９に導電性材料３８を埋め込む。導電性材料３６〜３８の埋め込みは、例えば、同時に行うことができる。
【００７５】
図１２（ａ）及び図１２（ｂ）に表したように、積層母体４０の一部を除去する。これにより、第１側面ＳＳ１と電気的に接続された第１導電部２１と、第２側面ＳＳ２と電気的に接続された第２導電部２２と、が形成される。第５側面ＳＳ５と電気的に接続された第３導電部６２と、第６側面ＳＳ６と電気的に接続された第４導電部６３と、が形成される。第１領域４０ａ及び第２領域４０ｂの間をつなぐ部分を有する第１積層体２０が形成される。第１積層体２０においては、半導体膜３０の、第１方向（Ｚ軸方向）と第２方向（Ｘ軸方向）とに沿う第３側面ＳＳ３と、第３側面ＳＳ３の反対側の第４側面ＳＳ４と、が露出する。さらに、第３領域４０ｃ及び第４領域４０ｄの間をつなぐ部分を有する第２積層体６２が形成される。第２積層体６１においては、半導体膜３０の、第１方向（Ｚ軸方向）と第３方向（Ｘ軸方向）とに沿う第７側面ＳＳ７と、第７側面ＳＳ７の反対側の第８側面ＳＳ８と、が露出する。
【００７６】
第１の実施形態と同様の手順で、第１ゲート電極２３と第１ゲート絶縁膜２４とを形成する。この際、第７側面ＳＳ７上及び第８側面ＳＳ８上に第２ゲート絶縁膜６５を形成する。第３領域４０ｃ（第３導電部６２）と第４領域４０ｄ（第４導電部６３）との間の第２ゲート絶縁膜６５上に、第２ゲート電極６４を形成する。
【００７７】
以上により、第１トランジスタ１０及び第２トランジスタ６０が形成され、半導体装置１３０が完成する。このように、第１トランジスタ１０の第１積層体２０と、第２トランジスタ６０の第２積層体６１と、は、同じ積層母体４０から形成される。
【００７８】
以上説明したように、半導体装置１３０の製造方法では、図６に表したフローチャートのステップＳ１２０において、第３除去部６８及び第４除去部６９を形成することを含み、ステップＳ１３０において、第３導電部６２及び第４導電部６３を形成することを含み、ステップＳ１４０において、第２積層体６１を形成することを含み、ステップＳ１５０において、第２ゲート絶縁膜６５を形成することを含み、ステップＳ１６０において、第２ゲート電極６４を形成することを含む。
【００７９】
（第３の実施形態）  
図１３は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。  
図１３は、図１（ｂ）のＡ１−Ａ２線断面に相当する断面図である。  
本実施形態に係る半導体装置１４０においては、第１トランジスタ１０の第１ゲート電極２３は、高濃度領域１４５と、低濃度領域１４６と、を有する。低濃度領域１４６における不純物の濃度は、高濃度領域１４５の不純物の濃度よりも低い。半導体装置１４０における第１ゲート電極２３以外の構成は、半導体装置１１０と同様である。
【００８０】
高濃度領域１４５は、上記の一部の第１半導体層２５ｐと対向する。この例では、高濃度領域１４５は、２層目の第１半導体層２５ｂと、３層目の第１半導体層２５ｃと、に対向する。低濃度領域１４６は、上記の一部の第１半導体層２５ｐを除く第１半導体層２５と対向する。この例では、低濃度領域１４６は、１層目の第１半導体層２５ａと対向する。高濃度領域１４５の不純物濃度は、例えば、１０２０ｃｍ−３以上である。一方、低濃度領域１４６の不純物濃度は、例えば、１０２０ｃｍ−３未満である。このように、第１ゲート電極２３では、チャネルとして機能する２層目及び３層目の第１半導体層２５ｂ及び２５ｃと対向する部分の不純物濃度が、チャネルとして機能しない１層目の第１半導体層２５ａと対向する部分の不純物濃度よりも高い。
【００８１】
第１トランジスタ１０がｎ形である場合、第１ゲート電極２３の不純物には、例えば、ｎ形の不純物であるリンや砒素が用いられる。一方、第１トランジスタ１０がｐ形である場合、第１ゲート電極２３の不純物には、例えば、ｐ形の不純物であるボロンが用いられる。
【００８２】
半導体装置１４０では、第１ゲート電極２３のうち、チャネルとして機能する２層目及び３層目の第１半導体層２５ｂ及び２５ｃと対向する部分に、高濃度領域１４５を設けている。高濃度領域１４５には、比較的高濃度の不純物がドープされている。このため、高濃度領域１４５の部分では、チャネルに対する第１ゲート電極２３の制御性が確保され、適正な動作が得られる。一方、半導体装置１４０では、チャネルとして機能しない１層目の第１半導体層２５ａと対向する部分に、低濃度領域１４６を設けている。このため、低濃度領域１４６の部分では、第１ゲート電極２３に電圧を印加しても、低濃度領域１４６には空乏層が広がり、第１ゲート電極２３として十分に機能しない。従って、半導体装置１４０では、ゲート容量が低減でき、第１トランジスタ１０の動作速度が向上する。
【００８３】
半導体装置１４０を製造する場合には、例えば、第１の実施形態と同様の手順で第１ゲート絶縁膜２４及び第１ゲート電極２３を形成（図５（ａ）〜（ｃ）参照）する。  
この後、図１３に表したように、上方から第１イオン注入ＩＭ１を行って第１ゲート電極２３に不純物を注入する。第１イオン注入ＩＭ１を行った後、熱処理を施し、注入した不純物を２層目の第１半導体層２５ｂと対向する部分まで拡散させる。これにより、１層目の第１半導体層２５ａと対向する部分に低濃度領域１４６が形成され、２層目及び３層目の第１半導体層２５ｂ及び２５ｃと対向する部分に高濃度領域１４５が形成される。以下、半導体装置１１０と同様の手順で第１トランジスタ１０を形成することで、半導体装置１４０が完成する。
【００８４】
例えば、第１イオン注入ＩＭ１の注入方向とＺ軸方向（第１方向）との角度を、互いに実質的に平行にする。この角度の絶対値を、例えば、０度以上７度未満とする。これにより、第１ゲート電極２３への第１イオン注入ＩＭ１において、第１ゲート電極２３の全体に不純物が導入されるのが抑制される。また、第１イオン注入ＩＭ１の注入角度、加速電圧及びドーズ、及び、第１イオン注入ＩＭ１の後の熱処理の条件は、不純物を拡散させるべき第１半導体層２５の層数と、第１絶縁層２６の層数と、に応じて適宜調整する。
【００８５】
（第４の実施形態）  
図１４（ａ）及び図１４（ｂ）は、第４の実施形態に係る半導体装置の構成を示す模式的断面図である。  
図１４（ａ）及び図１４（ｂ）は、半導体装置１１０における図１（ｂ）のＡ１−Ａ２線断面に相当する断面図である。
【００８６】
本実施形態に係る半導体装置１５０の第１トランジスタ１０において、第１半導体層２５ａ〜２５ｃの不純物の濃度に違いがある。半導体装置１５０における第１半導体層２５以外の構成は、半導体装置１１０と同様である。
【００８７】
上記の一部の第１半導体層２５ｐのうちの、第１ゲート電極２３と対向する部分の不純物の濃度は、例えば、１０１８ｃｍ−３以上である。この例では、２層目及び３層目の第１半導体層２５ｂ及び２５ｃの、第１ゲート電極２３と対向する部分の不純物の濃度が、例えば、１０１８ｃｍ−３以上である。
【００８８】
一方、複数の第１半導体層２５のうちの上記の一部の第１半導体層２５ｐを除く第１半導体層２５のうちの、第１ゲート電極２３と対向する部分の不純物の濃度は、例えば、１０１８ｃｍ−３未満である。この例では、１層目の第１半導体層２５ａの、第１ゲート電極２３と対向する部分の不純物の濃度が、例えば、１０１８ｃｍ−３未満である。
【００８９】
第１トランジスタ１０がｎ形である場合、第１半導体層２５の不純物には、例えば、リン及び砒素などのｎ形の不純物が用いられる。第１トランジスタ１０がｐ形である場合、第１半導体層２５の不純物には、例えば、ボロンなどのｐ形の不純物が用いられる。また、第１トランジスタ１０がｎ形またはｐ形の場合に、不純物としてゲルマニウムを用いても良い。
【００９０】
第１トランジスタ１０がｎ形である場合、第１ゲート電極２３の不純物には、例えば、ボロンなどのｐ形の不純物が用いられる。一方、第１トランジスタ１０がｐ形である場合、第１ゲート電極２３の不純物には、例えば、リンや砒素などのｎ形の不純物が用いられる。第１ゲート電極２３の不純物の濃度は、第１半導体層２５及び第１絶縁層２６のそれぞれと対向する部分において、例えば、１０２０ｃｍ−３以上である。
【００９１】
例えば、第１トランジスタ１０がｎ形である場合、チャネルとして機能する２層目及び３層目の第１半導体層２５ｂ及び２５ｃに、比較的高濃度のｎ形の不純物またはゲルマニウムをドープする。これにより、第１半導体層２５ｂ及び２５ｃでは、電子が誘起しやすい状況、換言すれば、第１トランジスタ１０としての閾値電圧が低い状況になる。例えば、ゲルマニウムドープの場合には、ゲルマニウムをドープすることによって、ポリシリコングレインのサイズが大きくなる。このため、グレインバウンダリ（結晶粒界）電荷に起因する閾値電圧の増加が抑制される。
【００９２】
一方、チャネルとして機能しない１層目の第１半導体層２５ａには、第１半導体層２５ｂ及び２５ｃに比べて低濃度の不純物しか含まれていない。このため、第１半導体層２５ａは、電子が誘起されにくい状況、換言すれば、第１トランジスタ１０としての閾値電圧が高い状況になっている。
【００９３】
半導体装置１５０では、例えば、第１トランジスタ１０を動作させる際に、第１ゲート電極２３に印加するオン電圧を、第１半導体層２５ｂ及び２５ｃの閾値電圧よりも高く、第１半導体層２５ａの閾値電圧よりも低く設定する。これにより、第１半導体層２５ｂ及び２５ｃに電子が誘起され、第１半導体層２５ａには電子が誘起されない。これにより、ゲートと第１半導体層２５ａとの間の容量が低減でき、第１トランジスタ１０の動作速度が向上する。この際、第１ゲート電極２３の不純物をｐ形とする。これにより、第１半導体層２５ａの閾値電圧が、０Ｖよりも高くなり、０Ｖ以上の現実的なオン電圧の設定が可能となる。
【００９４】
本実施形態に係る半導体装置１５０を製造する場合には、例えば、アモルファスシリコン層などの一部をエッチングして第１積層体２０を形成（図４（ａ）及び図４（ｂ）参照）する。  
この後、図１４（ｂ）に表したように、上方から第２イオン注入ＩＭ２を行い、第１積層体２０に不純物を注入する。この後、熱処理を施して、注入した不純物を第１半導体層２５ｂ及び２５ｃに拡散させる。以下、半導体装置１１０と同様の手順で、第１トランジスタ１０を形成する。これにより半導体装置１５０が完成する。
【００９５】
例えば、第２イオン注入ＩＭ２の注入方向とＺ軸方向（第１方向）との角度の絶対値を、例えば、０度以上７度未満とする。これにより、第１積層体２０への第２イオン注入ＩＭ２において、第１積層体２０の全体に不純物が導入されるのが抑制される。また、第２イオン注入ＩＭ２の注入角度、加速電圧及びドーズ、第２イオン注入ＩＭ２の後の熱処理の条件は、不純物を拡散させるべき半導体層の層数に応じて適宜調整する。
【００９６】
（第５の実施形態）  
図１５（ａ）〜図１５（ｃ）は、第５の実施形態に係る半導体装置の構成を示す模式図である。  
図１５（ａ）は、模式的上面図であり、図１５（ｂ）及び図１５（ｃ）は、模式的断面図である。図１５（ｂ）は、図１５（ａ）のＩ１−Ｉ２線断面を模式的に示している。また、図１５（ｃ）は、図１５（ａ）のＪ１−Ｊ２線断面を模式的に示している。
【００９７】
図１５（ａ）及び図１５（ｂ）に表したように、本実施形態に係る半導体装置１６０では、第１の実施形態に関して説明した第１トランジスタ１０と、第１メモリ部１６２（メモリ部）と、が、基板１１の上に設けられている。第１トランジスタ１０は、例えば、第１メモリ部１６２の周辺回路に含まれる。第１トランジスタ１０は、例えば、第１メモリ部１６２に印加する電圧の制御に用いられる。
【００９８】
第１メモリ部１６２は、例えば、第１〜第３のメモリストリング１６３〜１６５と、第１〜第３のレイヤ選択トランジスタ１６６〜１６８と、ソース側選択ゲートトランジスタ１７０と、を含む。第１メモリ部１６２は、垂直ゲート型積層メモリである。
【００９９】
第１メモリ部１６２は、第３積層体１７２を有している。第３積層体１７２は、第１〜第３のメモリストリング１６３〜１６５、第１〜第３のレイヤ選択トランジスタストリング１６６〜１６８、及び、ソース側選択ゲートトランジスタ１７０に共通に用いられる。第３積層体１７２は、Ｚ軸方向に沿って交互に積層された、複数の第３半導体層１７３ａ〜１７３ｃと、複数の第３絶縁層１７４ａ〜１７４ｃと、を有している。第３半導体層１７３ａ〜１７３ｃをまとめて第３半導体層１７３と称す。第３絶縁層１７４ａ〜１７４ｃをまとめて第３絶縁層１７４と称す。
【０１００】
第３積層体１７２は、Ｚ軸方向に対して垂直な第４方向に沿って延びる。この例では、第４方向はＸ軸方向である。但し、第４方向は、Ｚ軸方向に対して垂直な任意の方向でよい。また、本例では、第１トランジスタ１０の第２方向は、第１メモリ部１６２の第４方向に対して平行である、第２方向は、第４方向に対して非平行でもよい。
【０１０１】
例えば、第３半導体層１７３には、第１半導体層２５の材料と同じ材料が用いられる。例えば、第３半導体層１７３のそれぞれの厚さは、第１半導体層２５のそれぞれの厚さと同じである。第１半導体層２５及び第３半導体層１７３は、例えば、基板１１の上に積層された半導体膜３０を加工することによって形成される。例えば、第３絶縁層１７４には、第１絶縁層２６の材料と同じ材料が用いられる。例えば、第３絶縁層１７４のそれぞれの厚さは、第１絶縁層２６のそれぞれの厚さと同じである。第１絶縁層２６及び第３絶縁層１７４は、例えば、基板１１の上に積層された絶縁膜３１を加工することによって形成される。複数の第３半導体層１７３のそれぞれの、基板１１からの距離は、複数の第１半導体層２５の、それぞれの基板１１からの距離と同じである。
【０１０２】
第１メモリストリング１６３は、コントロールゲート電極１７５と、第１メモリ膜１７９と、を有している。第１メモリ膜１７９は、第１外側絶縁膜１７６と、第１電荷蓄積層１７７と、第１内側絶縁膜１７８と、を含む。  
コントロールゲート電極１７５及び第１メモリ膜１７９は、例えば、第１トランジスタ１０の第１ゲート電極２３及び第１ゲート絶縁膜２４と同様の形状に形成されている。コントロールゲート電極１７５及び第１メモリ膜１７９は、第３積層体１７２のＹ軸方向の２つの側面１７２ｓ（第１方向と第４方向とに対して平行な面）と、第３積層体１７２の上面１７２ｕと、に対向する。コントロールゲート電極１７５及び第１メモリ膜１７９は、第３半導体層１７３のそれぞれの側面１７３ｓ（第１方向と第４方向とに対して平行な面）と対向する。
【０１０３】
第１内側絶縁膜１７８は、第３積層体１７２とコントロールゲート電極１７５との間に設けられる。第１内側絶縁膜１７８は、例えば、第３積層体１７２に接する。第１電荷蓄積層１７７は、コントロールゲート電極１７５と第１内側絶縁膜１７８との間に設けられる。第１電荷蓄積層１７７は、例えば、第１内側絶縁膜１７８に接する。第１外側絶縁膜１７６は、コントロールゲート電極１７５と第１電荷蓄積層１７７との間に設けられる。第１外側絶縁膜１７６は、例えば、コントロールゲート電極１７５に接し、第１電荷蓄積層１７７に接する。
【０１０４】
コントロールゲート電極１７５には、例えば、ポリシリコン単体膜、金属半導体化合物単体膜、金属膜、または、積層膜などが用いられる。金属半導体化合物単体膜としては、例えば、金属シリサイドなどが挙げられる。金属膜としては、ＴｉＮ、Ｗ、及び、ＴａＣなどが挙げられる。積層膜としては、例えば、金属半導体化合物膜とポリシリコン膜などの半導体との積層膜、または、金属膜とポリシリコン膜などの半導体との積層膜などが挙げられる。
【０１０５】
第１外側絶縁膜１７６及び第１内側絶縁膜１７８には、例えば、シリコン酸化膜、シリコン酸窒化膜、高誘電率膜（ｈｉｇｈ−ｋ膜）、または、積層膜などが用いられる。高誘電率膜としては、例えば、ハフニウム酸化膜やジルコニウム酸化膜などが挙げられる。また、積層膜としては、例えば、シリコン酸化膜と高誘電率膜との積層膜などが挙げられる。第１電荷蓄積層１７７には、例えば、シリコン窒化膜、高誘電率膜（ｈｉｇｈ−ｋ膜）、または、ポリシリコン膜などが用いられる。
【０１０６】
第１メモリ膜１７９は、コントロールゲート電極１７５とともに、情報を記憶するメモリセルを形成する。第１メモリストリング１６３では、第３半導体層１７３のうちの、コントロールゲート電極１７５及び第１メモリ膜１７９と対向する部分が、それぞれメモリセルとして機能する。すなわち、第１メモリストリング１６３において、Ｚ軸方向に並ぶ３つのメモリセルが形成される。メモリセルのそれぞれにおいて、第１電荷蓄積層１７７に蓄積された電荷に応じて電流の流れ具合を変化させることにより、１ビットまたは複数ビットの情報を記憶する。
【０１０７】
なお、第１メモリ膜１７９は、第１外側絶縁膜１７６と、第１電荷蓄積層１７７と、第１内側絶縁膜１７８と、を含むものに限定されない。第１メモリ膜１７９は、ドット状の電荷蓄積層を有していてもよい。第１外側絶縁膜１７６は、積層膜でもよい。第１電荷蓄積層１７７は積層膜でもよい。第１内側絶縁膜１７８は積層膜でもよい。第１メモリ膜１７９は、例えば、第３半導体層１７３のそれぞれの側面１７３ｓと対向する部分にのみ設けてもよい。また、例えば、第１メモリ膜１７９のうちの第１内側絶縁膜１７８のみを、側面１７３ｓと対向する部分のみに設けてもよい。第１メモリ膜１７９は、メモリセルを形成できるものであればよい。
【０１０８】
第２メモリストリング１６４及び第３メモリストリング１６５の構成は、例えば、第１メモリストリング１６３の構成と同じである。第２メモリストリング１６４及び第３メモリストリング１６５は、Ｚ軸方向に沿って並ぶ複数（この例では３つ）のメモリセルを含む。すなわち、この例では、第１メモリ部１６２に、計９個のメモリセルが含まれる。また、第１メモリ部１６２では、第３半導体層１７３ａに含まれる３つのメモリセルが直列に接続されている。同様に、第３半導体層１７３ｂ及び１７３ｃのそれぞれに含まれる３つのメモリセルも直列に接続されている。
【０１０９】
なお、メモリストリングの数は、３つに限ることなく、１つ又は２つでもよいし、４つ以上でもよい。第１メモリ部１６２では、第３積層体１７２の積層数と、第３積層体１７２に設けられたメモリストリングの数と、に応じて、メモリセルの数を任意に設定することができる。
【０１１０】
第１レイヤ選択トランジスタ１６６〜第３レイヤ選択トランジスタ１６８は、それぞれ第１メモリストリング１６３〜第３メモリストリング１６５に直列に接続されている。第１レイヤ選択トランジスタ１６６〜第３レイヤ選択トランジスタ１６８は、それぞれゲート電極１８０と、ゲート絶縁膜１８１と、を有している。ゲート電極１８０及びゲート絶縁膜１８１の構成は、第１トランジスタ１０の第１ゲート電極２３及び第１ゲート絶縁膜２４の構成と同様とすることができる。
【０１１１】
第１レイヤ選択トランジスタ１６６において、ゲート電極１８０と３層目の第３半導体層１７３ｃとが対向する部分に、第１ノーマリーオン領域１６６ａが設けられている。第２レイヤ選択トランジスタ１６７において、ゲート電極１８０と２層目の第３半導体層１７３ｂとが対向する部分に、第２ノーマリーオン領域１６７ａが設けられている。第３レイヤ選択トランジスタ１６８において、ゲート電極１８０と１層目の第３半導体層１７３ａとが対向する部分に、第３ノーマリーオン領域１６８ａが設けられている。第１ノーマリーオン領域１６６ａ〜第３ノーマリーオン領域１６８ａは、高濃度の不純物をドープした領域であり、ゲート電極１８０に印加する電圧に関係なく短絡状態となっている。
【０１１２】
第１メモリ部１６２を動作させる際には、例えば、第１レイヤ選択トランジスタ１６６〜第３レイヤ選択トランジスタ１６８のいずれかのゲート電極１８０にオフ電圧を印加し、残りのゲート電極１８０にオン電圧を印加する。これにより、オフ電圧を印加した第１レイヤ選択トランジスタ１６６〜第３レイヤ選択トランジスタ１６８に形成された第１ノーマリーオン領域１６６ａ〜第３ノーマリーオン領域１６８ａで短絡した第３半導体層１７３のメモリセルの選択が可能となる。例えば、３層目の第３半導体層１７３ｃに並ぶメモリセルを選択する場合には、第１レイヤ選択トランジスタ１６６のゲート電極１８０にオフ電圧を印加し、第２レイヤ選択トランジスタ１６７及び第３レイヤ選択トランジスタ１６８のゲート電極１８０にオン電圧を印加する。
【０１１３】
ソース側選択ゲートトランジスタ１７０は、第１メモリストリング１６３〜第３メモリストリング１６５と、第１レイヤ選択トランジスタ１６６〜第３レイヤ選択トランジスタ１６８とは反対側において、直列に接続されている。ソース側選択ゲートトランジスタ１７０は、ゲート電極１８２と、ゲート絶縁膜１８３と、を有している。ゲート電極１８２及びゲート絶縁膜１８３の構成は、第１トランジスタ１０の第１ゲート電極２３及び第１ゲート絶縁膜２４の構成と同様とすることができる。
【０１１４】
ゲート電極１８２及びゲート絶縁膜１８３は、第３積層体１７２のＹ軸方向の２つの側面１７２Ｓと、第３積層体１７２の上面１７２ｕと、に対向している。ゲート電極１８２は、第３半導体層１７３のそれぞれのＹ軸方向の両側の側面１７３Ｓと対向する。第１メモリ部１６２を動作させる際には、例えば、ソース側選択ゲートトランジスタ１７０のゲート電極１８２にオン電圧を印加する。これにより、第１メモリストリング１６３〜第３メモリストリング１６５の全体を選択することができる。
【０１１５】
ソース側選択ゲートトランジスタ１７０のソース（メモリソース１８４）において、その上側部分にシリサイド部１８４ａが形成されている。シリサイド部１８４ａには、ソース線１８５が接続されている。第３レイヤ選択トランジスタ１６８のドレイン（メモリドレイン１８６）には、その上側部分にシリサイド部１８６ａが形成されている。シリサイド部１８６ａには、ビット線１８７が接続されている。
【０１１６】
この例では、第１トランジスタ１０の第１積層体２０は、Ｘ軸方向において、第１メモリ部１６２の第３積層体１７２と並ぶ。ただし、実施形態において、第１積層体２０の延在方向と、第３積層体１７２の延在方向と、の関係は任意である。
【０１１７】
以下、本実施形態に係る半導体装置１６０の製造方法の例について説明する。  
図１６（ａ）〜図１６（ｃ）、図１７（ａ）及び図１７（ｂ）、図１８（ａ）及び図１８（ｂ）、図１９（ａ）〜図１９（ｃ）、及び、図２０（ａ）〜図２０（ｃ）は、第５の実施形態に係る半導体装置の製造方法を例示する模式図である。  
図１６（ａ）は、模式的上面図であり、図１６（ｂ）は、模式的断面図（図１６（ａ）のＫ１−Ｋ２線断面図）であり、図１６（ｃ）は、模式的断面図（図１６（ａ）のＫ１−Ｋ２線断面図）である。図１７（ａ）は、模式的上面図であり、図１７（ｂ）は、模式的断面図（図１７（ａ）のＬ１−Ｌ２線断面図）である。図１８（ａ）は、模式的上面図であり、図１８（ｂ）は、模式的断面図（図１８（ａ）のＭ１−Ｍ２線断面図）である。図１９（ａ）は、模式的上面図であり、図１９（ｂ）は、模式的断面図（図１９（ａ）のＮ１−Ｎ２線断面図）であり、図１９（ｃ）は、模式的断面図（図１９（ａ）のＯ１−Ｏ２線断面）である。図２０（ａ）は、模式的上面図であり、図２０（ｂ）は、模式的断面図（図２０（ａ）のＰ１−Ｐ２線断面）であり、図２０（ｃ）は、模式的断面図（図２０（ａ）のＱ１−Ｑ２線断面）である。
【０１１８】
半導体装置１６０を製造する場合には、まず、例えば、半導体装置１１０と同様に、基板１１の主面１１ａの上に層間絶縁膜１２を形成し、その上に、積層母体４０を形成する（図２（ａ）参照）。
【０１１９】
図１６（ａ）及び図１６（ｂ）に表したように、積層母体４０の一部を除去する。これにより、第１トランジスタ１０に対応する第１トランジスタ用母体１９０と、第１メモリ部１６２に対応する第１メモリ用母体１９２と、が積層母体４０から形成される。第１トランジスタ用母体１９０において、第１除去部３２及び第２除去部３３を形成する。第１メモリ用母体１９２において、第１レイヤ選択トランジスタ１６６〜第３レイヤ選択トランジスタ１６８のそれぞれにおいて、第１ノーマリーオン領域１６６ａ〜第３ノーマリーオン領域１６８ａを形成するための階段部１９３を形成する。
【０１２０】
階段部１９３では、Ｘ軸方向の一端において、２層目の半導体膜３０ｂ及び２層目の絶縁膜３１ｂのＸ軸方向の長さが、１層目の半導体膜３０ａ及び１層目の絶縁膜３１ａのＸ軸方向の長さよりも短い。また、３層目の半導体膜３０ｃ及び３層目の絶縁膜３１ｃのＸ軸方向の長さが、２層目の半導体膜３０ｂ及び２層目の絶縁膜３１ｂのＸ軸方向の長さよりも短い。
【０１２１】
半導体装置１６０では、第１メモリ部１６２の階段部１９３と、第１トランジスタ１０の第１除去部３２及び第２除去部３３と、を同時に形成することができる。これにより、半導体装置１６０では、製造工程数及びプロセスコストが抑えられる。
【０１２２】
図１６（ｃ）に表したように、半導体膜３０の階段部１９３側の端部に、不純物をドープする。半導体膜３０の階段部１９３側の端部は、第１レイヤ選択トランジスタ１６６〜第３レイヤ選択トランジスタ１６８の第１ノーマリーオン領域１６６ａ〜第３ノーマリーオン領域１６８ａとして機能する領域である。これにより、導体膜３０の階段部１９３側の端部に、第１ノーマリーオン領域１６６ａ〜第３ノーマリーオン領域１６８ａの基となる短絡領域１９４ａ〜１９４ｃが形成される。
【０１２３】
図１７（ａ）及び図１７（ｂ）に表したように、短絡領域１９４ａ〜１９４ｃを形成した後、図１６（ａ）及び図１６（ｂ）の工程で除去した領域に、導電性材料１９５ａ〜１９５ｃを埋め込む。この埋め込み処理は、例えば、ウェーハ全体にアモルファスシリコン層を堆積した後、ＣＭＰによって表面を平坦化することによって行う。
【０１２４】
図１８（ａ）及び図１８（ｂ）に表したように、第１トランジスタ用母体１９０の一部を除去して、第１トランジスタ用母体１９０から第１積層体２０を形成する。第１メモリ用母体１９２の一部を除去して、第３積層体１７２を形成する。第３積層体１７２においては、半導体膜３０の、第１方向（Ｚ軸方向）と、第４方向（この例ではＸ軸方向）と、に沿う第９側面ＳＳ９と、第９側面ＳＳ９の反対側の第１０側面ＳＳ１０と、が露出する。この後、熱処理を行うことによって、半導体膜３０及び導電性材料１９５ａ〜１９５ｃをポリシリコン層に結晶化させ、第１半導体層２５及び第３半導体層１７３を形成する。なお、熱処理は、第１積層体２０及び第３積層体１７２を形成する前に行ってもよい。
【０１２５】
図１９（ａ）〜図１９（ｃ）に表したように、第９側面ＳＳ９上及び第１０側面ＳＳ１０上に第１メモリ膜１７９を形成する。第１メモリ膜１７９の形成では、例えば、第１内側絶縁膜１７８と、第１電荷蓄積層１７７と、第１外側絶縁膜１７６と、をこの順に形成する。この後、第１メモリ膜１７９上にコントロールゲート電極１７５を形成する。コントロールゲート電極１７５及び第１メモリ膜１７９は、例えば、第３積層体１７２に膜成長処理及びエッチング処理を施すことによって形成する。これにより、第１メモリストリング１６３〜第３メモリストリング１６５が形成される。
【０１２６】
図２０（ａ）〜図２０（ｃ）に表したように、例えば、膜成長処理を行い、ゲート絶縁膜となる材料と、ゲート電極となる材料と、を第１積層体２０及び第３積層体１７２の上にこの順に堆積させる。この後、例えば、エッチング処理を行い、第１ゲート電極２３、第１ゲート絶縁膜２４、ゲート電極１８０、ゲート絶縁膜１８１、ゲート電極１８２、及び、ゲート絶縁膜１８３を形成する。これにより、第１レイヤ選択トランジスタ１６６〜第３レイヤ選択トランジスタ１６８、及び、ソース側選択ゲートトランジスタ１７０を第３積層体１７２が形成される。
【０１２７】
さらに、第１導電部２１、第２導電部２２、メモリソース１８４、及び、メモリドレイン１８６の上部をシリサイド化することにより、第１シリサイド部２１ａ、第２シリサイド部２２ａ、シリサイド部１８４ａ及び１８６ａを形成する。そして、シリサイド部１８４ａの上に、ソース線１８５を形成し、シリサイド部１８６ａの上に、ビット線１８７を形成する。  
以上により、半導体装置１６０が完成する。
【０１２８】
第１メモリ部１６２の周辺回路を、第１メモリ部１６２の下地層に形成する構成がある。この場合、第１メモリ部１６２を形成する際の熱によって周辺回路に悪影響を与えてしまうことがある。このように、第１メモリ部１６２の形成により、周辺回路に熱負荷が加えられる。また、周辺回路の悪影響を懸念して第１メモリ部１６２を形成する際の熱処理を抑えると、第１メモリ部１６２において十分に高い性能が得られない。
【０１２９】
これに対し、本実施形態に係る半導体装置１６０では、第１メモリ部１６２の第３積層体１７２と、第１メモリ部１６２の周辺回路である第１トランジスタ１０の第１積層体２０とが、同じ積層母体４０から形成される。このため、半導体装置１６０では、周辺回路を第１メモリ部１６２の下地層に形成する場合のように、熱負荷の制約を受けることがない。従って、半導体装置１６０では、第１メモリ部１６２の形成に十分な熱負荷をかけることができ、第１メモリ部１６２において高い性能を得ることができる。また、高い熱負荷を加えることが可能になることで、メモリソース１８４及びメモリドレイン１８６の上部にシリサイド部１８４ａ及び１８６ａを形成できる。これにより、寄生抵抗の低減及び動作速度が向上する。
【０１３０】
また、半導体装置１６０では、第１メモリ部１６２の第３積層体１７２の積層構造は、第１メモリ部１６２の周辺回路に含まれる第１トランジスタ１０の第１積層体２０の積層構造と同じである。従って、半導体装置１６０では、多くの製造プロセスを共通化することができる。一方、第１メモリ部１６２の周辺回路を第１メモリ部１６２とは異なるバルク平面型トランジスタで作製する参考例の場合には、製造プロセスの共通化は困難である。これに対して、半導体装置１６０においては、製造工程数及びプロセスコストを大幅に低減することができる。
【０１３１】
また、半導体装置１６０では、第３積層体１７２の積層数ｎを増やすことにより、第１メモリ部１６２の占有面積を増やすことなく、記憶できるメモリのビット数を増加させることができる。このため、半導体装置１６０では、第１メモリ部１６２の集積度が向上する。また、コストを抑えることもできる。
【０１３２】
また、半導体装置１６０では、第３積層体１７２及びこれに設けられた第１メモリストリング１６３〜第３メモリストリング１６５をＹ軸方向に並列に複数並べた構造にすることにより、記憶できるメモリのビット数をさらに増加させることができる。
【０１３３】
また、半導体装置１６０では、第１メモリ部１６２及び周辺回路（第１トランジスタ１０）のレイアウトが、従来のバルク単層に形成したメモリ部及び周辺回路部のレイアウトと同じである。このため、従来の回路レイアウトをそのまま利用することができ、新レイアウト設計に伴うコストの増大を抑えることができる。
【０１３４】
図２１は、第５の実施形態に係る半導体装置の製造方法を例示するフローチャートである。  
図２１に表したように、半導体装置１６０の製造方法は、積層母体４０を形成するステップＳ２１０と、第１除去部３２及び第２除去部３３を形成するステップＳ２２０と、第１導電部２１及び第２導電部２２を形成するステップＳ２３０と、第１積層体２０及び第３積層体１７２を形成するステップＳ２４０と、第１メモリ膜１７９を形成するステップＳ２５０と、コントロールゲート電極１７５を形成するステップＳ２６０と、第１ゲート絶縁膜２４を形成するステップＳ２７０と、第１ゲート電極２３を形成するステップＳ２８０と、を含む。これにより、占有面積を増やすことなく、特性を向上させた半導体装置１６０を製造することができる。
【０１３５】
ステップＳ２１０では、例えば、図２（ａ）に関して説明した工程を実施する。ステップＳ２２０では、例えば、図１６（ａ）及び図１６（ｂ）に関して説明した工程を実施する。ステップＳ２３０では、例えば、図１７（ａ）及び図１７（ｂ）に関して説明した工程を実施する。ステップＳ２４０では、例えば、図１８（ａ）及び図１８（ｂ）に関して説明した工程を実施する。ステップＳ２５０及びステップＳ２６０では、例えば、図１９（ａ）〜図１９（ｃ）に関して説明した工程を実施する。ステップＳ２７０及びステップＳ２８０では、例えば、図２０（ａ）〜図２０（ｃ）に関して説明した工程を実施する。
【０１３６】
なお、ステップＳ２１０〜Ｓ２８０の順序は、任意である。例えば、ステップＳ２５０及びステップＳ２６０は、ステップＳ２８０の後に実施してもよい。すなわち、第１ゲート電極２３及び第１ゲート絶縁膜２４を形成した後に、コントロールゲート電極１７５及び第１メモリ膜１７９を形成してもよい。
【０１３７】
図２２（ａ）及び図２２（ｂ）は、第５の実施形態に係る半導体装置の別の構成を示す模式的断面図である。  
図２２（ａ）及び図２２（ｂ）は、図１５（ａ）のＩ１−Ｉ２線断面に相当する断面図である。
【０１３８】
図２２（ａ）に表したように、本実施形態に係る別の半導体装置２００には、第２の実施形態に関して説明した第１トランジスタ１０及び第２トランジスタ６０と、第５の実施形態に関して説明した第１メモリ部１６２と、が、基板１１の主面１１ａの上に設けられている。この例では、第１トランジスタ１０及び第２トランジスタ６０では、第１導電部２１及び第２導電部２２が接続する第１半導体層２５の数は、第３導電部６２及び第４導電部６３が接続する第２半導体層６６の数の２倍である。第１トランジスタ１０はｐ形であり、第２トランジスタ６０はｎ形である。
【０１３９】
半導体装置２００を製造する場合には、例えば、基板１１の上に層間絶縁膜１２を形成し、その上に、積層母体４０を形成する（図２（ａ）参照）。
【０１４０】
図２２（ｂ）に表したように、積層母体４０の一部を除去し、第１トランジスタ１０に対応する第１トランジスタ用母体１９０と、第１メモリ部１６２に対応する第１メモリ用母体１９２と、第２トランジスタ６０に対応する第２トランジスタ用母体２０２と、を積層母体４０から形成する。
【０１４１】
第１トランジスタ用母体１９０、第１メモリ用母体１９２、及び、第２トランジスタ用母体２０２の形成では、第１トランジスタ１０の第１除去部３２及び第２除去部３３と、第２トランジスタ６０の第３除去部６８及び第４除去部６９と、第１メモリ部１６２の階段部１９３と、を同時に形成することができる。
【０１４２】
より詳しくは、第１トランジスタ用母体１９０では、第１メモリ用母体１９２の２層目の半導体膜３０ｂの形状を形成する際に、第１除去部３２及び第２除去部３３を同時に形成する。そして、第２トランジスタ用母体２０２では、第１メモリ用母体１９２の３層目の半導体膜３０ｃの形状を形成する際に、第３除去部６８及び第４除去部６９を同時に形成する。
【０１４３】
以下、上記第５の実施形態と同様の手順で、第１トランジスタ１０と、第２トランジスタ６０と、第１メモリ部１６２と、を形成する。  
このように、半導体装置２００では、ｐ形の第１トランジスタ１０と、ｎ形の第２トランジスタ６０と、第１メモリ部１６２と、を基板１１の主面１１ａ上に形成する際に、エッチングの工程を共通化できる。これにより、製造工程数及びプロセスコストを大幅に低減することができる。
【０１４４】
図２３は、第５の実施形態に係る半導体装置の別の構成を示す模式的斜視図である。  
図２３に表したように、本実施形態に係る別の半導体装置２１０は、第１トランジスタ１０と、第２トランジスタ６０と、メモリ部２２０と、を備える。第１トランジスタ１０と、第２トランジスタ６０と、メモリ部２２０と、は、基板１１の主面１１ａの上に設けられている。
【０１４５】
メモリ部２２０は、２つの積層体２２１及び２２２を含む。積層体２２１は、本体部２２１ａと、本体部２２１ａからＸ−Ｙ平面内において突出する第１突出部２２１ｂと、第２突出部２２１ｃと、を有している。積層体２２２は、本体部２２２ａと、本体部２２２ａからＸ−Ｙ平面内において突出する第１突出部２２２ｂと、第２突出部２２２ｃと、を有している。また、積層体２２１及び２２２においては、半導体装置２００と同様に、半導体層と絶縁層とがそれぞれ３層ずつＺ軸方向に交互に積層されている。
【０１４６】
本体部２２１ａ及び２２２ａは、略直方体状である。また、本体部２２１ａ及び２２２ａは、互いに略平行に配置されている。  
積層体２２１において、第１突出部２２１ｂと第２突出部２２１ｃとの間隔は、例えば、Ｙ軸方向（本体部２２１ａの延在方向）における第１突出部２２１ｂ及び第２突出部２２１ｃの幅さよりも広い。
【０１４７】
積層体２２２において、第１突出部２２２ｂと第２突出部２２２ｃとの間隔は、例えば、Ｙ軸方向における第１突出部２２２ｂ及び第２突出部２２２ｃの幅さよりも広い。
【０１４８】
積層体２２１の第１突出部２２１ｂは、積層体２２２の第１突出部２２２ｂと第２突出部２２２ｃとの間に位置する。積層体２２２の第１突出部２２２ｂは、積層体２２１の第１突出部２２１ｂと第２突出部２２１ｃとの間に位置する。メモリ部２２０では、第１突出部２２１ｂ及び２２２ｂと、第２突出部２２１ｃ及び２２２ｃと、を組み合わせるようにして、２つの積層体２２１及び２２２を配置している。
【０１４９】
メモリ部２２０には、第１〜第４の４つのコントロールゲート電極２２３〜２２６が設けられている。第１コントロールゲート電極２２３〜第４コントロールゲート電極２２６は、第１突出部２２１ｂ及び２２２ｂと、第２突出部２２１ｃ及び２２２ｃと、のそれぞれの上面と対向する。第１コントロールゲート電極２２３〜第４コントロールゲート電極２２６は、第１突出部２２１ｂ及び２２２ｂと、第２突出部２２１ｃ及び２２２ｃと、のそれぞれのＹ軸方向の２つの側面と対向する。第１コントロールゲート電極２２３〜第４コントロールゲート電極２２６は、第１突出部２２１ｂ及び２２２ｂと、第２突出部２２１ｃ及び２２２ｃと、に含まれる半導体層のそれぞれの側面と対向する。
【０１５０】
第１コントロールゲート電極２２３〜第４コントロールゲート電極２２６と、第１突出部２２１ｂ及び２２２ｂと、の間には、メモリ膜２６０が設けられる。第１コントロールゲート電極２２３〜第４コントロールゲート電極２２６と、第２突出部２２１ｃ及び２２２ｃと、の間にも、メモリ膜２６０が設けられる。
【０１５１】
メモリ膜２６０は、例えば、外側絶縁膜（例えば第１外側絶縁膜１７６）と、電荷蓄積層（例えば第１電荷蓄積層１７７）と、内側絶縁膜（例えば第１内側絶縁膜１７８）と、が含まれる。メモリ部２２０では、第１突出部２２１ｂ及び２２２ｂと第２突出部２２１ｃ及び２２２ｃとのうちの、第１コントロールゲート電極２２３〜第４コントロールゲート電極２２６と対向する部分が、それぞれメモリセルとして機能する。
【０１５２】
本体部２２１ａは、第１〜第３のレイヤ選択トランジスタ２２８〜２３０を有する。本体部２２２ａは、第４〜第６のレイヤ選択トランジスタ２３２〜２３４を有する。
【０１５３】
メモリ部２２０でも、第１〜第３のレイヤ選択トランジスタ２２８〜２３０、及び、第４〜第６のレイヤ選択トランジスタ２３２〜２３４の階段形状の部分を形成する際に、第１トランジスタ１０の第１除去部３２及び第２除去部３３と、第２トランジスタ６０の第３除去部６８及び第４除去部６９と、を同時に形成することができる。
【０１５４】
従って、半導体装置２１０では、製造工程数及びプロセスコストを大幅に低減することができる。また、メモリ部２２０の積層体２２１及び２２２は、第１トランジスタ１０の第１積層体２０及び第２トランジスタ６０の第２積層体６１と同じ積層母体４０から形成できる。このため、半導体装置２１０では、メモリ部２２０において高い性能を得ることができる。
【０１５５】
図２４（ａ）〜図２４（ｄ）は、第５の実施形態に係る半導体装置の別の構成を示す模式的断面図である。  
図２４（ａ）及び図２４（ｃ）は、図１５（ａ）のＪ１−Ｊ２線断面に相当する断面図である。また、図２４（ｂ）及び図２４（ｄ）は、図１（ｂ）のＡ１−Ａ２線断面に相当する断面図である。
【０１５６】
図２４（ｂ）に表したように、本例では、２層目の第１半導体層２５ｂ及び３層目の第１半導体層２５ｃ（一部の第１半導体層２５ｐ）と対向する高濃度領域２５０と、１層目の第１半導体層２５ａ（一部の第１半導体層２５ｐを除く第１半導体層２５）と対向し、不純物の濃度が高濃度領域２５０よりも低い低濃度領域２５２と、が、第１トランジスタ１０の第１ゲート電極２３に設けられている。高濃度領域２５０の不純物の濃度は、例えば、１０２０ｃｍ−３以上である。低濃度領域２５２の不純物の濃度は、例えば、１０２０ｃｍ−３未満である。  
これにより、適正な動作が得られ、動作速度が向上する。
【０１５７】
図２４（ａ）に表したように、例えば、第１メモリストリング１６３のコントロールゲート電極１７５には、高濃度領域２５４が設けられる。高濃度領域２５４は、第３半導体層１７３ａ〜第３半導体層１７３ｃのそれぞれと対向する。高濃度領域２５４の不純物濃度は、例えば、１０２０ｃｍ−３以上である。また、図示は省略するが、第２メモリストリング１６４及び第３メモリストリング１６５のコントロールゲート電極１７５、第１〜第３のレイヤ選択トランジスタ１６６〜１６８のゲート電極１８０、及び、ソース側選択ゲートトランジスタ１７０のゲート電極１８２にも、第３半導体層１７３ａ〜第３半導体層１７３ｃのそれぞれと対向する高濃度領域が設けられる。
【０１５８】
これにより、第１メモリ部１６２では、チャネルに対するコントロールゲート電極１７５、及び、ゲート電極１８０及び１８２の制御性が確保される。第１メモリ部１６２では、第１〜第３のメモリストリング１６３〜１６５、第１〜第３のレイヤ選択トランジスタ１６６〜１６８、及び、ソース側選択ゲートトランジスタ１７０において、適正な動作が得られる。
【０１５９】
図２４（ｄ）に表したように、第１ゲート電極２３の高濃度領域２５０及び低濃度領域２５２を製造する場合には、例えば、第１ゲート電極２３の上方から第３イオン注入ＩＭ３を行う。第３イオン注入ＩＭ３の注入方向とＺ軸方向との角度の絶対値は、例えば、０度以上７度未満とする。この後、熱処理により注入した不純物を拡散させる。これにより、第１ゲート電極２３のうちの、２層目及び３層目の第１半導体層２５ｂ及び２５ｃと対向する部分に、不純物を導入する。不純物を導入した部分が高濃度領域２５０となり、不純物を導入していない部分が低濃度領域２５２となる。第３イオン注入ＩＭ３の注入角度、加速電圧とドーズ、及び、第３イオン注入ＩＭ３の後の熱処理の条件は、不純物を拡散させるべき半導体層の層数及び絶縁層の層数に応じて適宜調整する。
【０１６０】
図２４（ｃ）に表したように、第１メモリ部１６２のコントロールゲート電極１７５の高濃度領域２５４を製造する場合には、コントロールゲート電極１７５の上方から第４イオン注入ＩＭ４を行う。第４イオン注入ＩＭ４の注入方向とＺ軸方向との角度の絶対値を、例えば、７度以上４５度以下とする。コントロールゲート電極１７５の側面部分全体に不純物が導入される。これにより、第３半導体層１７３ａ〜第３半導体層１７３ｃの全てと対向する高濃度領域２５４を形成することができる。
【０１６１】
（第６の実施形態）  
図２５（ａ）及び図２５（ｂ）は、第６の実施形態に係る半導体装置の構成を示す模式図である。  
図２５（ａ）は、模式的上面図であり、図２５（ｂ）は、模式的断面図である。また、図２５（ｂ）は、図２５（ａ）のＲ１−Ｒ２線断面を模式的に示している。
【０１６２】
図２５（ａ）及び図２５（ｂ）に表したように、本実施形態に係る半導体装置２８０は、第１トランジスタ１０に加え、第２メモリ部２８２（メモリ部）をさらに備える。第１トランジスタ１０及び第２メモリ部２８２は、基板１１の主面１１ａ上に設けられている。この例では、主面上１１ａ上に、層間絶縁膜１２が設けられ、層間絶縁膜１２の上に、接続部用導電層１２ａが設けられ、接続部用導電膜１２ａの上に層間絶縁膜１２ｂが設けられている。  
第２メモリ部２８２は、縦型チャネルメモリである。第１トランジスタ１０は、例えば、第２メモリ部２８２の周辺回路として機能する。
【０１６３】
第２メモリ部２８２は、第４積層体２８３を有している。第４積層体２８３は、Ｚ軸方向に沿って交互に積層された、複数の第４半導体層２８４ａ〜２８４ｃと、複数の第４絶縁層２８５ａ〜２８５ｃと、を有している。第４半導体層２８４ａ〜２８４ｃをまとめて第４半導体層２８４と称す。第４絶縁層２８５ａ〜２８５ｃをまとめて第４絶縁層２８５と称す。第４半導体層２８４には、例えば、不純物をドープしたポリシリコンなどの導電性の半導体が用いられる。第４半導体層２８４は、コントロールゲート電極として機能する。
【０１６４】
第４積層体２８３は、Ｚ軸方向に対して垂直な第５方向に沿って延びている。この例では、第５方向はＸ軸方向である。但し、第５方向は、Ｚ軸方向に対して垂直な任意の方向でよい。また、本例では、第１トランジスタ１０の第２方向は、第２メモリ部２８２の第５方向と平行であるが、第２方向は、第５方向に対して非平行でもよい。
【０１６５】
３層目の第４絶縁層２８５ｃの上には、選択ゲート電極２８６が設けられる。選択ゲート電極２８６の上には、層間絶縁膜２８７が設けられる。第２メモリ部２８２は、第１半導体ピラー２９０と、第２半導体ピラー２９１と、を、さらに含む。第１半導体ピラー２９０は、層間絶縁膜１２、第４積層体２８３、選択ゲート電極２８６、及び、絶縁膜２８７を、Ｚ軸方向に沿って貫通する。第１半導体ピラー２９０は、第４半導体層２８４のそれぞれの側面２８４ｓと対向する。
【０１６６】
第２半導体ピラー２９１は、層間絶縁膜１２、第４積層体２８３、及び、選択ゲート電極２８６を、Ｚ軸方向に沿って貫通する。第２半導体ピラー２９１は層間絶縁膜２８７の一部の中にさらに設けられる。第２半導体ピラー２９１は、第４半導体層２８４のそれぞれの側面２８４ｓと対向する。
【０１６７】
第１半導体ピラー２９０と第２半導体ピラー２９１とは、接続部用導電層１２ａ内に設けられた接続用半導体層２９２を介して互いに接続されている。第１半導体ピラー２９０、第２半導体ピラー２９１、及び、接続用半導体層２９２には、例えば、ポリシリコンが用いられる。接続部用導電層１２ａには、例えばポリシリコンが用いられる。
【０１６８】
第２メモリ部２８２は、第２メモリ膜２９７を、さらに含む。第２メモリ膜２９７は、第２内側絶縁膜２９４と、第２電荷蓄積層２９５と、第２外側絶縁膜２９６と、を含む。第２内側絶縁膜２９４は、第１半導体ピラー２９０、第２半導体ピラー２９１、及び、接続用半導体層２９２の周囲を覆う筒状である。第２電荷蓄積層２９５は、第２内側絶縁膜２９４の周囲を覆う筒状である。第２外側絶縁膜２９６は、第２電荷蓄積層２９５の周囲を覆う筒状である。
【０１６９】
第２外側絶縁膜２９６は、第１半導体ピラー２９０と第４積層体２８３との間に設けられる。第２電荷蓄積層２９５は、第１半導体ピラー２９０と第２外側絶縁膜２９６との間に設けられる。第２内側絶縁膜２９４は、第１半導体ピラー２９０と第２電荷蓄積層２９５との間に設けられる。第２外側絶縁膜２９６は、第２半導体ピラー２９１と第４積層体２８３との間にも設けられる。第２電荷蓄積層２９５は、第２半導体ピラー２９１と第２外側絶縁膜２９６との間にも設けられる。第２内側絶縁膜２９４は、第２半導体ピラー２９１と第２電荷蓄積層２９５との間にも設けられる。第２外側絶縁膜２９６は、第４半導体層２８４のそれぞれの側面２８４ｓと対向する部分のみに設けてもよい。
【０１７０】
第２メモリ部２８２では、第１半導体ピラー２９０のうちの、第４半導体層２８４のそれぞれの側面２８４ｓと対向する部分と、第２半導体ピラー２９１のうちの、第４半導体層２８４のそれぞれの側面２８４ｓと対向する部分と、のそれぞれが、メモリセルとして機能する。
【０１７１】
このように、第２メモリ膜２９７は、第４半導体層２８４、第１半導体ピラー２９０、及び、第２半導体ピラー２９１とともに、情報を記憶するメモリセルを形成する。第２メモリ膜２９７は、さらに多くの膜または層を含むこともでき、任意であり、第２メモリ膜２９７は、メモリセルを形成できるものであればよい。
【０１７２】
第１半導体ピラー２９０と第２半導体ピラー２９１との間には、層間絶縁膜２９８が設けられている。層間絶縁膜２９８は、第４半導体層２８４と第１半導体ピラー２９０とで形成されるメモリセルと、第４半導体層２８４と第２半導体ピラー２９１とで形成されるメモリセルとを、電気的に分断する。層間絶縁膜２９８には、例えば、シリコン酸化膜が用いられる。
【０１７３】
層間絶縁膜２８７の上には、ビット線３００が設けられる。ビット線３００は、第１半導体ピラー２９０と電気的に接続されている。また、層間絶縁膜２８７中に、例えばＹ軸方向に延びるソース線３０２が設けられる。ソース線３０２は、第２半導体ピラー２９１と電気的に接続されている。
【０１７４】
図２６（ａ）及び図２６（ｂ）と図２７（ａ）〜図２７（ｃ）は、第６の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。  
図２６（ａ）及び図２６（ｂ）と図２７（ａ）〜図２７（ｃ）とは、それぞれ図２５（ａ）のＲ１−Ｒ２線断面を模式的に示している。
【０１７５】
図２６（ａ）に表したように、半導体装置２８０を製造する場合には、例えば、基板１１上に層間絶縁膜１２を形成し、その上に接続部用導電層１２ａを形成する。接続部導電層１２ａのうちの、接続用半導体層２９２が設けられる部分に溝２９９ｔを形成し、溝２９９ｔに犠牲層２９９ｓを埋め込む。犠牲層２９９ｓには、例えば、窒化シリコンが用いられる。表面を平坦化し、接続部導電層１２ａ及び犠牲層２９９ｓの上に層間絶縁膜１２ｂを形成する。この後、層間絶縁膜１２ｂの上に、積層母体４０を形成する。
【０１７６】
図２６（ｂ）に表したように、積層母体４０の一部を除去し、第１トランジスタ１０に対応する第１トランジスタ用母体１９０と、第２メモリ部２８２に対応する第２メモリ用母体３１０と、を積層母体４０から形成する。
【０１７７】
図２７（ａ）に表したように、第２メモリ用母体３１０の３層目の絶縁膜３１ｃの上に、選択ゲート電極２８６を形成する。選択ゲート電極２８６を形成した後、第２メモリ用母体３１０及び選択ゲート電極２８６の、第１半導体ピラー２９０と第２半導体ピラー２９１との間に対応する位置に、層間絶縁膜２９８を形成する。その後、選択ゲート電極２８６の上に層間絶縁膜２８７の一部となる層を形成する。  
さらに第１半導体ピラー２９０に対応する位置に、層間絶縁膜２８７、選択ゲート電極２８６及び第２メモリ用母体３１０を、Ｚ軸方向に沿って貫通する第１貫通孔３１２を形成する。また、第２半導体ピラー２９１に対応する位置に、層間絶縁膜２８７、選択ゲート電極２８６及び第２メモリ用母体３１０を、Ｚ軸方向に沿って貫通する第２貫通孔３１４を形成する。第２メモリ用母体３１０により、第４積層体２８３が形成される。第１貫通孔３１２及び第２貫通孔３１４は、例えば、同時に形成される。このとき、犠牲層２２９ｓを除去する。第１貫通孔３１２及び第２貫通３１４は、溝２９９ｔにより接続される。
【０１７８】
図２７（ｂ）に表したように、第１貫通孔３１２の内面３１２ａ、及び、第２貫通孔３１４の内面３１４ａに、第２メモリ膜２９７を形成する。例えば、第２外側絶縁膜２９６と、第２電荷蓄積層２９５と、第２内側絶縁膜２９４と、を、この順に、内面３１２ａ及び３１４ａに形成する。
【０１７９】
図２７（ｃ）に表したように、第２メモリ膜２９７を所定の形状に加工した後、第１貫通孔３１２の残余の空間３１２ｂに、半導体材料を埋め込んで、第１半導体ピラー２９０を形成する。また、第２貫通孔３１４の残余の空間３１４ｂに、半導体材料を埋め込んで、第２半導体ピラー２９１を形成する。
【０１８０】
その後、第２半導体ピラー２９１の一端に接するように、ソース線３０２を形成する。ソース線３０２を形成した後、層間絶縁膜２８７となる層を形成する。層間絶縁膜２８７の上に、ビット線３００を形成する。以上により、第２メモリ部２８２が形成される。そして、半導体装置１６０と同様の手順で第１トランジスタ１０を形成することにより、半導体装置２８０が完成する。
【０１８１】
このように、半導体装置２８０でも、第４積層体２８３の形成と、第１トランジスタ１０の第１積層体２０の形成とを共通化することができる。本実施形態に係る半導体装置２８０でも、上記第５の実施形態に係る半導体装置１６０と同様に、製造工程数及びプロセスコストを大幅に低減することができる。また、第２メモリ部２８２において高い性能を得ることができる。
【０１８２】
第２メモリ部２８２において、コントロールゲート電極となる第４積層体２８３の積層数を増やすことによって、第２メモリ部２８２の占有面積を増やすことなく、メモリのビット数を増加させることができる。このため、半導体装置２８０では、第２メモリ部２８２の集積度を向上し易い。また、コストを抑えることもできる。また、第２メモリ部２８２では、半導体ピラーの本数を増やすことによって、メモリのビット数をさらに増加させることができる。
【０１８３】
図２８は、第６の実施形態に係る半導体装置の製造方法を例示するフローチャートである。  
図２８に表したように、半導体装置２８０の製造方法は、積層母体４０を形成するステップＳ３１０と、第１除去部３２及び第２除去部３３を形成するステップＳ３２０と、第１導電部２１及び第２導電部２２を形成するステップＳ３３０と、第１積層体２０を形成するステップＳ３４０と、第１ゲート絶縁膜２４を形成するステップＳ３５０と、第１ゲート電極２３を形成するステップＳ３６０と、第１貫通孔３１２及び第２貫通孔３１４を形成するステップＳ３７０と、第２メモリ膜２９７を形成するステップＳ３８０と、第１半導体ピラー２９０及び第２半導体ピラー２９１を形成するステップＳ３９０と、を含む。これにより、占有面積を増やすことなく、特性を向上させた半導体装置２８０を製造することができる。
【０１８４】
ステップＳ３１０では、例えば、図２６（ａ）に関して説明した工程を実施する。ステップＳ３２０では、例えば、図２６（ｂ）に関して説明した工程を実施する。ステップＳ３３０では、図３（ａ）及び図３（ｂ）に関して説明した工程を実施する。ステップＳ３４０では、図４（ａ）及び図４（ｂ）に関して説明した工程を実施する。ステップＳ３５０及びステップＳ３６０では、例えば、図５（ａ）〜図５（ｃ）に関して説明した工程を実施する。ステップＳ３７０では、例えば、図２７（ａ）に関して説明した工程を実施する。ステップＳ３８０では、例えば、図２７（ｂ）に関して説明した工程を実施する。ステップＳ３９０では、例えば、図２７（ｃ）に関して説明した工程を実施する。
【０１８５】
なお、ステップＳ３１０〜Ｓ３９０の順序は、技術的に可能な範囲で入れ替えが可能であり、また、同時に実施できる。例えば、ステップＳ３７０〜Ｓ３９０は、ステップＳ３２０の後に実施してもよい。すなわち、第２メモリ部２８２は、積層母体４０から第１トランジスタ用母体１９０及び第２メモリ用母体３１０を形成した後、第１トランジスタ１０の後に形成してもよいし、第１トランジスタ１０の前に形成してもよい。例えば、第１ゲート電極２３及び第１ゲート絶縁膜２４の形成は、第２メモリ膜２９７の形成と実質的に同時に行ってもよい。第１トランジスタ１０の形成工程の一部は、第２メモリ部２８２の形成工程の一部と実質的に同時に行ってもよい。半導体装置２８０は、第２トランジスタ６０を、さらに備えてもよい。第２メモリ部２８２を、第１トランジスタ１０及び第２メモリ部２８２と別に形成してもよい。この場合には、第４半導体層２８４として、任意の導電性材料を用いることができる。
【０１８６】
上記実施形態では、メモリ部として、垂直ゲート型積層メモリと縦型チャネルメモリとを示したが、メモリ部は、これに限定されない。メモリ部は、例えば、抵抗変化層と電極とを積層してなる抵抗変化型のメモリなどでもよい。
【０１８７】
実施形態によれば、占有面積を増やすことなく、特性を向上させた半導体装置及びその製造方法が提供される。
【０１８８】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されない。例えば、半導体装置に含まれる、基板、第１トランジスタ、第１半導体層、第１絶縁層、第１積層体、第１導電部、第２導電部、第１ゲート電極、第１ゲート絶縁膜、第２トランジスタ、第２半導体層、第２絶縁層、第２積層体、第３導電部、第４導電部、第２ゲート電極、第２ゲート絶縁膜、低濃度領域、高濃度領域、第１メモリ部、第３半導体層、第３絶縁層、第３積層体、コントロールゲート電極、第１メモリ膜、第２メモリ部、第４半導体層、第４絶縁層、第４積層体、半導体ピラー、第２メモリ膜、第１シリサイド部、及び、第１シリコン部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１８９】
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１９０】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１９１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１９２】
１０…第１トランジスタ、  １１…基板、  １１ａ…主面、  １２…層間絶縁膜、  １２ａ…接続部用導電層、  １２ｂ…層間絶縁膜、  １３…ソース部、  １４…ドレイン部、  ２０…第１積層体、  ２０ｓ…側面、  ２０ｕ…上面、  ２１…第１導電部、  ２１ａ…第１シリサイド部、  ２１ｂ…第１シリコン部、  ２２…第２導電部、  ２２ａ…第２シリサイド部、  ２２ｂ…第２シリコン部、  ２３…第１ゲート電極、  ２３ａ…シリサイド部、  ２４…第１ゲート絶縁膜、  ２５、２５ａ、２５ｂ、２５ｃ、２５ｄ、２５ｅ、２５ｐ…第１半導体層、  ２５ｓ…側面、  ２６、２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ…第１絶縁層、  ３０、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ…半導体膜、  ３１、３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ、３１ｆ…絶縁膜、  ３２…第１除去部、  ３３…第２除去部、  ３４、３５、３６、３７、３８、１９５ａ、１９５ｂ、１９５ｃ…導電性材料、  ４０…積層母体、  ４０ａ…第１領域、  ４０ｂ…第２領域、  ４０ｃ…第３領域、  ４０ｄ…第４領域、  ６０…第２トランジスタ、  ６１…第２積層体、  ６１ｓ…側面、  ６１ｕ…上面、  ６２…第３導電部、  ６２ａ…第３シリサイド部、  ６２ｂ…第３シリコン部、  ６３…第４導電部、  ６３ａ…第４シリサイド部、  ６３ｂ…第４シリコン部、  ６４…第２ゲート電極、  ６５…第２ゲート絶縁膜、  ６６、６６ａ、６６ｂ、６６ｃ、６６ｐ…第２半導体層、  ６６ｓ…側面、  ６７、６７ａ、６７ｂ、６７ｃ…第２絶縁層、  ６８…第３除去部、  ６９…第４除去部、  １１０、１２０、１２２、１２４、１３０、１４０、１５０、１６０、２００、２１０、２８０…半導体装置、  １４５…高濃度領域、  １４６…低濃度領域、  １６２…第１メモリ部、  １６３…第１メモリストリング、  １６４…第２メモリストリング、  １６５…第３メモリストリング、  １６６…第１レイヤ選択トランジスタ、  １６６ａ…第１ノーマリーオン領域、  １６７…第２レイヤ選択トランジスタ、  １６７ａ…第２ノーマリーオン領域、  １６８…第３レイヤ選択トランジスタ、  １６８ａ…第３ノーマリーオン領域、  １７０…ソース側選択ゲートトランジスタ、  １７２…第３積層体、  １７２ｓ…側面、  １７２ｕ…上面、  １７３、１７３ａ、１７３ｂ、１７３ｃ…第３半導体層、  １７３ｓ…側面、  １７４、１７４ａ、１７４ｂ、１７４ｃ…第３絶縁層、  １７５…コントロールゲート電極、  １７６…第１外側絶縁膜、  １７７…第１電荷蓄積層、  １７８…第１内側絶縁膜、  １７９…第１メモリ膜、  １８０、１８２…ゲート電極、  １８１、１８３…ゲート絶縁膜、  １８４…メモリソース、  １８４ａ、１８６ａ…シリサイド部、  １８５…ソース線、  １８６…メモリドレイン、  １８７…ビット線、  １９０…第１トランジスタ用母体、  １９２…第１メモリ用母体、  １９３…階段部、  １９４ａ、１９４ｂ、１９４ｃ…短絡領域、  ２２０…メモリ部、  ２２１、２２２…積層体、  ２２１ａ、２２２ａ…本体部、  ２２１ｂ、２２２ｂ…第１突出部、  ２２１ｃ、２２２ｃ…第２突出部、  ２２３…第１コントロールゲート電極、  ２２４…第２コントロールゲート電極、  ２２５…第３コントロールゲート電極、  ２２６…第４コントロー���ゲート電極、  ２２８…第１レイヤ選択トランジスタ、  ２２９…第２レイヤ選択トランジスタ、  ２３０…第３レイヤ選択トランジスタ、  ２３２…第４レイヤ選択トランジスタ、  ２３３…第５レイヤ選択トランジスタ、  ２３４…第６レイヤ選択トランジスタ、  ２５０、２５４…高濃度領域、  ２５２…低濃度領域、  ２６０…メモリ膜、  ２８２…第２メモリ部、  ２８３…第４積層体、  ２８４、２８４ａ、２８４ｂ、２８４ｃ…第４半導体層、  ２８４ｓ…側面、  ２８５、２８５ａ、２８５ｂ、２８５ｃ…第４絶縁層、  ２８６…選択ゲート電極、  ２８７…層間絶縁膜、  ２９０…第１半導体ピラー、  ２９１…第２半導体ピラー、  ２９２…接続用半導体層、  ２９４…第２内側絶縁膜、  ２９５…第２電荷蓄積層、  ２９６…第２外側絶縁膜、  ２９７…第２メモリ膜、  ２９８…層間絶縁膜、  ２９９ｓ…犠牲層、  ２９９ｔ…溝、  ３００…ビット線、  ３０２…ソース線、  ３１０…第２メモリ用母体、  ３１２…第１貫通孔、  ３１２ａ…内面、  ３１２ｂ…空間、  ３１４…第２貫通孔、  ３１４ａ…内面、  ３１４ｂ…空間、  ＩＭ１…第１イオン注入、  ＩＭ２…第２イオン注入、  ＩＭ３…第３イオン注入、  ＩＭ４…第４イオン注入、  ＳＳ１…第１側面、  ＳＳ２…第２側面、  ＳＳ３…第３側面、  ＳＳ４…第４側面、  ＳＳ５…第５側面、  ＳＳ６…第６側面、  ＳＳ７…第７側面、  ＳＳ８…第８側面、  ＳＳ９…第９側面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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