(57)【特許請求の範囲】
【請求項１】
半導体基板（１００）と、セルアレイとを備えるパワーＩＧＢＴであって、
上記半導体基板（１００）は、第１の伝導型のエミッタ区域（１１）と、該エミッタ区域（１１）に隣接する第２の伝導型のドリフト区域（１２）と、を有し、
上記セルアレイは、多数のトランジスタセル（１３）を備え、
上記多数のトランジスタセル（１３）は、それぞれ、ソース区域（１５）と、該ソース区域（１５）と上記ドリフト区域との間に配置されるボディ区域（１４）と、上記ソース区域（１５）および上記ボディ区域（１４）から絶縁されるように配置されるゲート電極（１６）と、を有し、
上記ソース区域（１５）と上記ボディ区域（１４）とは、端子電極（１８）により短絡されており、
上記セルアレイは、第１のセル密度を有する第１のセルアレイ部分（１０１）と、該第１のセル密度より低い第２のセル密度を有する第２のセルアレイ部分（１０２）と、を有し、
上記第１のセルアレイ部分（１０１）と上記第２のセルアレイ部分（１０２）との間の遷移領域内に、少なくとも１つのトランジスタセル（１３３）が、上記第２のセルアレイ部分（１０２）から上記第１のセルアレイ部分（１０１）への方向に向かって、備えられ、
上記少なくとも１つのトランジスタセル（１３３）において、上記ボディ区域（１４）のうち、上記ソース区域（１５）に隣接する部分（１４１）は、上記ボディ区域（１４）の別の部分と比較してドーピング濃度が高く、
上記ソース区域（１５）の横方向において、上記部分（１４１）は、上記ソース区域（１５）の寸法の全体に沿って延びつつ、上記ドリフト区域（１２）に向かっており、かつ、上記ボディ区域（１４）と上記端子電極（１８）との境界の全体に延びていないことを特徴とするパワーＩＧＢＴ。
【請求項２】
上記第１のセルアレイ部分（１０１）と上記第２のセルアレイ部分（１０２）との間の遷移領域内に、ソース区域を持たない、少なくとも１つの改変トランジスタセル（１３１）が、上記第２のセルアレイ部分（１０２）から上記第１のセルアレイ部分（１０１）への方向に向かって、備えられる、請求項１に記載のパワーＩＧＢＴ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、パワーＩＧＢＴに関する。
【０００２】
〔背景〕
パワーＩＧＢＴは、例えば、Stengl, Tihanyi: "Leistungs-MOS-FET-Praxis" (Power MOS-FET practice), Pflaum出版社, Munich, 1992, pages 101-104、あるいはBaliga: "Power Semiconductor Devices," PWS Publishing, 1995, pages 428-431に記載されている。
【０００３】
図１は、垂直パワーＩＧＢＴの部分断面図である。このＩＧＢＴは、エミッタ区域（emitter zone）１１を有する半導体基板１００を備える。図１に示される素子では、エミッタ区域１１は、半導体基板１００の背面側の領域に配置される。このエミッタ区域１１は、ＩＧＢＴの場合にはコレクタとも称される。該エミッタ区域１１は、エミッタ区域１１に対して相補的にドープされたドリフト区域（drift zone）１２に隣接する。半導体基板１００の背面側とは反対側にある正面側の領域には、同一に構成されたトランジスタセルを多数備えるセルアレイが存在する。これらのトランジスタセルは、それぞれ、ソース区域１５およびボディ区域１４を有する。ボディ区域１４は、ソース区域１５とドリフト区域１２との間に配置される。また、ボディ区域１４は、ソース区域１５およびドリフト区域１２に対して相補的にドープされる。
【０００４】
ドリフト区域１２とソース区域１５との間のボディ区域１４内には、伝導チャネルまたは反転チャネルを制御するために、ゲート電極１６が備えられる。ゲート電極１６は、ソース区域１５およびボディ区域１４に隣接して配置される。また、ゲート電極１６は、ゲート絶縁層１７によって半導体基板から絶縁される。該ボディ区域１４は、ドリフト区域１２内において、互いに距離を置いて配置される。該ボディ区域１４は、例えば、図１に示される図の平面に対して垂直に広がる平面内において、長方形または六角形の断面を有する。該ゲート電極１６は、例えばStengl, Tihanyi, loc cit., page 33において説明されているように、上記平面では格子状であり、さらに凹みを有する。この凹みを用いて、端子電極１８は、個々のトランジスタセルのソース区域１５およびボディ区域１４を接点接続し、これによって上記ボディ区域１４と上記ソース区域１５とを短絡させる。この場合、上記ゲート電極１６は、別の絶縁層１９によって、この端子電極１８から絶縁されている。
【０００５】
垂直パワーＩＧＢＴは、上記エミッタ区域１１と、ソース電極とも称される端子電極１８との間に正電圧が印加された時、および上記ボディ区域１４内に反転チャネルを形成するための適切な駆動電位が上記ゲート電極１６に印加された時に作動する。該ＩＧＢＴが作動すると、上記ドリフト区域１２は、ｐ型荷電キャリアまたはホールによって満たされる。これらのｐ型荷電キャリアまたはホールは、パワーＩＧＢＴのスイッチが切られている時、ボディ区域１４を経由して、より低電位の端子電極１８へと必然的に流れる。上記素子のスイッチを切るとき、該素子に印加される電圧の時間的変化、あるいは該素子を流れる電流の時間的変化が、スイッチ切断動作中に所定の制限値を超過しないように、ゲート電位を緩やかに変化させることを確実に行う必要がある。こうして、上記素子は、停止される。これらの制限値は、製造者によって具体的に規定され、いわゆる安全作動領域（Safe Operating Area; SOA）の範囲において、素子を確実に作動させるために用いられる。
【０００６】
上記素子は、あまりにも急激にスイッチが切断されると、該素子のいわゆる「ラッチアップ」が生じる可能性がある。ラッチアップとは、ｎ型にドープされたソース区域１５、ｐ型にドープされたボディ区域１４、およびｎ型にドープされたドリフト区域１２から形成された寄生ｎｐｎバイポーラトランジスタが作動する際の動作である。上記寄生ｎｐｎバイポーラトランジスタが作動すると、結果として、上記ソース区域１５、ボディ区域１４、ドリフト区域１２、およびエミッタ区域１１から形成された寄生サイリスタが発火する。これによって、もはや素子の制御が不可能となり、破壊に至る可能性がある。素子のスイッチが切断されようとしている時にドリフト区域１２から流出するホール電流が、非常に大きいため、該ホール電流によって、ボディ区域１４内で、ソース区域１５の下で、上記寄生バイポーラトランジスタの閾値電圧より大きい電圧降下が起こったとき、上記寄生ｎｐｎバイポーラトランジスタは、作動する。
【０００７】
上記セルアレイの別の領域と比較してセル密度が低く、それゆえ、上記ドリフト区域１２からホールを除去するための上記ソース電極１８との端子接点がより少ないセルアレイの領域では、「ラッチアップ」動作の危険性が特に高い。図１に示される素子では、このようにセル密度の低い領域を示すために、参照符号１０２が用いられている。上記実施例において、上記セル密度の低い領域は、セルアレイに加えて、ゲートリード（gate lead）２２が備えられる領域である。該ゲートリード２２は、ゲート電極１６を、インピーダンスが低くなるようにゲート電位に接続するために用いられる。ドリフト区域１２内のゲートリード２２の下には、トランジスタセルは備えられておらず、特にソース電極１８への端子は備えられていない。上記素子のスイッチが切断されようとしている時、セル密度の低い上記領域１０２に隣接して配置されるトランジスタセルのボディ区域１４を経由して、上記ゲートリード２２下のホールを、ドリフト区域１２の領域から流出させる必要がある。従って、上記素子のスイッチが切断されようとしている時、上記領域１０２からより遠く離れて配置されるセルアレイ内の他のトランジスタセルと比較して、上記領域１０２に隣接して配置されるトランジスタセルでは、ホールの電流密度が高くなる。この結果、これらのトランジスタセルに関しては、「ラッチアップ」の危険が特に高くなる。この場合、これらのトランジスタセルは、上記素子のスイッチを切断しようとしている時、素子全体の最大許容電流または電圧の変化を制限する。
【０００８】
この場合、上記素子のスイッチを切断しようとしている時に、上記素子内で起こる電流または電圧の変化は、スイッチの切断動作が緩やかであるほど小さい。しかし、スイッチの切断動作の所要時間が増加するほど、スイッチング損失が増大する。
【０００９】
本発明の一実施形態にかかるパワーＩＧＢＴは、第１の伝導型のエミッタ区域と、第２の伝導型のドリフト区域とを有する半導体基板を備えている。上記ドリフト区域は、上記エミッタ区域に隣接している。また、上記パワーＩＧＢＴは、多数のトランジスタセルを有するセルアレイを備える。上記多数のトランジスタセルは、それぞれ、ソース区域と、ボディ区域と、ゲート電極とを有する。上記ボディ区域は、上記ソース区域と上記ドリフト区域との間に配置される。上記ゲート電極は、上記ソース区域およびボディ区域から絶縁されるように配置される。また、上記トランジスタセルにおいて、上記ソース区域と上記ボディ区域とは、短絡されている。上記セルアレイは、第１のセル密度を有する第１のセルアレイ部分（section）と、上記第１のセル密度より低い第２のセル密度を有する第２のセルアレイ部分とを有する。また、上記第２のセル密度は、ゼロであってもよい。具体的には、これは、上記第２のセルアレイ部分にトランジスタセルが存在しないという事実と同じ意味である。
【００１０】
「ラッチアップ」動作を改善するために、上記第１のセルアレイ部分の領域よりも、第２のセルアレイ部分の領域において、上記エミッタ区域のエミッタ効率を低下させる。上記第２のセルアレイ部分の領域において、上記エミッタ区域のエミッタ効率がより低下しているため、上記ＩＧＢＴが作動すると、エミッタ効率がそれほど低下されていない従来の素子と比較して、上記第２のセルアレイ部分の領域において、ドリフト区域内のｐ型荷電キャリアまたはホールが少ない。上記第２のセルアレイ部分の領域では、このようにホール濃度がより低いため、上記ＩＧＢＴのスイッチが切断されようとしている時、第１のセルアレイ部分と第２のセルアレイ部分との間の遷移領域内に配置されるトランジスタセルに負荷されるホール電流は、従来の素子よりも小さい。それゆえ、上記トランジスタセルの「ラッチアップ」傾向が低くなる。
【００１１】
本発明の一実施形態は、第１のセルアレイ部分の領域内に第１のエミッタ部分を有し、第２のセルアレイ部分の領域内に第２のエミッタ部分を有する、エミッタ区域を備える。この実施形態は、第２のエミッタ部分の領域におけるエミッタ効率を低下させるために、第２のエミッタ部分の第１の伝導型のドーパント原子の有効ドーピング濃度を、第１のエミッタ部分の有効ドーピング濃度より低くすることにより提供される。上記エミッタ区域を形成する時、例えばイオン注入およびその後のアニーリング工程を用いて、第１のエミッタ部分よりも第２のエミッタ部分へ注入するドーパント原子を少なくすることによって、第２のエミッタ部分の有効ドーピング濃度を低くすることができる。
【００１２】
また、第２のエミッタ部分の有効ドーピング濃度は、以下の方法によって、第１のエミッタ部分の有効ドーピング濃度よりも低くすることができる。まず、上記と同様の方法によって、双方のエミッタ部分のドーピング濃度が同一になるように２つのエミッタ部分をドープする。しかし、そのとき、第２のエミッタ部分の領域内に結晶欠陥を形成させる。上記欠陥は、有効ドーピング濃度を低くする。また、上記欠陥は、例えば、いわゆる「ダメージ注入（damage implantation）」によって形成することができる。このダメージ注入では、第２のエミッタ区域内に非ドーパント原子が注入され、その結果、該第２のエミッタ区域において、これらの非ドーパント原子が結晶欠陥となる。
【００１３】
さらに、第２のセルアレイ部分の領域内にあるエミッタ区域を完全に除くことも可能である。しかし、この結果、反対方向への電圧（つまり、負のドレイン−ソース電圧）を遮断できるＩＧＢＴの機能が失われる。
【００１４】
ドリフト区域内のエミッタ側（つまり、上記ボディ区域よりも上記エミッタ区域に近接した位置）で、セルアレイのボディ区域とエミッタ区域との間に配置された、該ドリフト区域と同じ伝導型のフィールドストップ区域（field stop zone）を有するパワーＩＧＢＴの場合では、エミッタのドーピング濃度を低くすることによってエミッタ効率を低下させる代わりに、あるいはそれに加えて、素子の「ラッチアップ」動作を改善するために、第１のセルアレイ部分の領域内のフィールドストップ区域よりも第２のセルアレイ部分の領域内のフィールドストップ区域のドーピング濃度を高くすることができる。第２のセルアレイ部分の領域内にあるフィールドストップ区域のドーピング濃度のほうを高くすることによって、エミッタ区域のドーピング濃度を低くした場合と同様に、エミッタ効率は低下する。従って、ＩＧＢＴが作動する時、第２のセルアレイ部分の領域内にあるドリフト区域において、ホール電流密度が低下する。第２のセルアレイ部分の領域内におけるホール電流密度を可能な限り効果的に低下させるために、エミッタ効率を低下させたこの区域は、側面方向に、第１のセルアレイ部分にまで到達させることが好ましい。第１のセルアレイ部分に向かう、エミッタ効率が低下した上記区域の範囲は、自由荷電キャリアの拡散距離の０．１〜２倍であることが好ましい。
【００１５】
エミッタのドーピング濃度を局所的に低くする、あるいはフィールドストップ区域のドーピング濃度を局所的に高くすることによって、上記エミッタ効率を低下させることの代わりに、あるいはそれに加えて、ドリフト区域の別の部分と比較して、第２のセルアレイ部分の領域内において、上記ドリフト区域内におけるホールの荷電キャリア寿命を短くしてもよい。これによって、素子のスイッチを切断しようとしている時、第１のセルアレイ部分と第２のセルアレイ部分との間の遷移領域内にあるトランジスタセルを経由して、ドリフト区域部分の第２のセルアレイ部分の領域から除去すべきホールが少なくなる。それゆえ、同様に、素子の「ラッチアップ」動作が改善される。ドリフト区域における第２のセルアレイ部分の領域内における荷電キャリア寿命は、具体的には、ドリフト区域の第２のセルアレイ部分内の結晶格子欠陥の濃度を増加させることによって実現することができる。しかし、例えば、プラチナなどの重金属に局所的に拡散させることも可能である。
【００１６】
上記説明した方法の代わりに、あるいはこの方法に加えて、「ラッチアップ」動作を改善するために、第１のセルアレイ部分と第２のセルアレイ部分と間の遷移領域内に、第２のセルアレイ部分から第１のセルアレイ部分への方向に向かって、１つまたはそれ以上のトランジスタセルを配置してもよい。該トランジスタセルは、そのソース区域の、ホールの流れる方向の寸法が、第１のセルアレイ部分の別の領域内のトランジスタセルのソース区域より小さくなるように配置される。ソース区域の寸法が縮小されていないトランジスタセルと比較して、上記方法では、ソース区域と、ボディ区域と、ドリフト区域とから形成された寄生バイポーラトランジスタを必要とすることなく、より高いホール電流を流すことができる。特に、第１のセルアレイ部分と第２のセルアレイ部分との間の遷移領域内に、第２のセルアレイ部分から第１のセルアレイ部分への方向に向かって、「改変トランジスタセル」を１つまたはそれ以上備えてもよい。該トランジスタセルは、ソース区域を有しないように改変されている。
【００１７】
さらに、第１のセルアレイ部分と第２のセルアレイ部分との間の遷移領域内に、第２のセルアレイ部分から第１のセルアレイ部分に向かって、少なくとも１つのトランジスタセルを備えることが可能である。該トランジスタセルでは、ソース区域の下にあるボディ区域は、ボディ区域の別の部分よりもドーピング濃度が高くなった部分を少なくとも１つ有している。所定のホール電流では、このようにドーピング濃度を局所的に高くすることによって、寄生ｎｐｎバイポーラトランジスタ内における電圧降下が低下する。従って「ラッチアップ」傾向も低下する。
【００１８】
図面を参照しながら、本発明の実施形態について、以下、より詳細に説明する。
【００１９】
図１は、垂直パワーＩＧＢＴの部分断面図である。
【００２０】
図２は、セル密度を低下させたセルアレイ部分と、該セルアレイ部分の領域内に設けられ、エミッタ効率を低下させたエミッタ区域とを備える、本発明にかかるＩＧＢＴの部分断面図である。
【００２１】
図３は、図２にかかるパワーＩＧＢＴの平面図である。
【００２２】
図４は、図２にかかるＩＧＢＴのトランジスタセルの、図２に示す断面Ａ−Ａに沿った断面図である。
【００２３】
図５は、セル密度を低下させたセルアレイ部分の領域内にエミッタ区域が存在しない、本発明にかかるパワーＩＧＢＴを示す。
【００２４】
図６は、セル密度を低下させたセルアレイ部分の領域内において、ドーピング濃度が別の領域よりも高いフィールドストップ区域を有する、本発明にかかるパワーＩＧＢＴを示す。
【００２５】
図７は、セル密度が低いセルアレイ部分の領域内において、ドリフト区域における荷電キャリア寿命を低下させた、本発明にかかるパワーＩＧＢＴを示す。
【００２６】
図８は、セル密度が異なる第１のセルアレイ部分と第２のセルアレイ部分との間の遷移領域において、端子電極とボディ区域との間の短絡回路領域が増大された、本発明にかかるパワーＩＧＢＴを示す。
【００２７】
図９は、第１のセルアレイ部分と第２のセルアレイ部分との間の遷移領域内にトランジスタセルが配置され、該トランジスタセルのソース区域の寸法が、ホールの流れる方向に向かって小さくなっている、本発明にかかるパワーＩＧＢＴを示す。
【００２８】
図１０は、セル密度が異なる２つのセルアレイ部分の間の遷移領域内のボディ区域のドーピング濃度が局所的に増加されたトランジスタセルを少なくとも１つ有する、本発明にかかるパワーＩＧＢＴを示す。
【００２９】
図１１は、トレンチＩＧＢＴの形態である本発明にかかるパワーＩＧＢＴを示す。
【００３０】
上記図面では、特に明記されていない限り、同一の参照符号は同義であり、同一素子領域を示す。
【００３１】
図２は、本発明にかかるパワーＩＧＢＴの第１の実施形態の部分断面図を示す。図３は、図２にかかるＩＧＢＴの縮尺平面図を示す。図４は、図２に示される断面Ａ−Ａに沿った断面図を示す。
【００３２】
図２に示されるＩＧＢＴは垂直パワーＩＧＢＴであり、第１の伝導型のエミッタ区域１１を第１の側（この実施例では背面側）の領域内に有する半導体基板を備える。該エミッタ区域１１は、上記半導体基板１００の第２の側（この実施例では正面側）の方向において、ドリフト区域１２と隣接する。該ドリフト区域１２は、上記エミッタ区域１１に対して相補的にドープされる。同一に構成されたトランジスタセル１３を複数備えたセルアレイは、正面側の領域に配置される。これらトランジスタセル１３は、それぞれ、第２の伝導型のソース区域１５、および第１の伝導型のボディ区域１４を有する。該ボディ区域１４は、ソース区域１５と上記ドリフト区域との間に配置される。
【００３３】
ＩＧＢＴの場合は、エミッタ区域１１およびボディ区域１４は、通常、ｐ型にドープされる。一方、トランジスタセル１３のドリフト区域１２およびソース区域１５は、通常、ｎ型にドープされる。個々のトランジスタセル１３のソース区域１５およびボディ区域１４は、端子電極（以下、ソース電極と称する）１８によって接点接続され、該端子電極１８を用いて短絡される。個々のトランジスタセル１３のボディ区域１４に隣接して、ゲート電極１６が配置される。該ゲート電極１６は、ゲート絶縁層１７によって半導体基板１００から電気的に絶縁される。そして、ゲート電極１６は、トランジスタセル１３内のソース区域１５とドリフト区域１２との間にあるボディ区域１４内において、反転チャネルを制御するために用いられる。上記セルアレイの個々のトランジスタセル１３は、一般的に、ドリフト区域１２およびエミッタ区域１１を有する。上記トランジスタセルは、共通のソース電極１８によって互いに並列接続される。該ソース電極１８は、別の絶縁層１９によってゲート電極１６から絶縁される。
【００３４】
図２にかかる実施例に示されるトランジスタセルは、いわゆるＤＭＯＳ（Double Diffused MOS; 二重拡散ＭＯＳ）セルである。図４を参照すると、トランジスタセルは、例えば、いわゆる「長方形セル」、つまり、セルのボディ区域１４が長方形、特に正方形のセルである。言うまでもなく、ボディ区域１４は、公知の方法によって、他の任意の形状、特に六角形または細片形にすることも可能である。
【００３５】
個々のトランジスタセル１３は、共通のゲート電極１６を有する。該ゲート電極１６は、平面図では格子状であり、接点部分１８１の領域内に凹み１６１を有する。該凹み１６１は、ソース電極１８がソース区域１５およびボディ区域１４を短絡させるために用いられる。
【００３６】
図３を参照すると、ゲート電極（図２における１６）にゲート電位を印加するために用いられるゲートパッド２４が半導体基板１００上に配置される。ゲートリード２２は、ゲートパッド２４から半導体基板１００上を伸びている。該ゲートリード２２はフィンガ状であり、ゲートフィンガとも称される。
【００３７】
図２の左側部分は、上記ゲートリード２２の１つの部分的断面を示す。上記ゲートリード２２は、凹み２３１を有する絶縁層２３上に配置される。該凹み２３１は、上記ゲートリード２２が上記ゲート電極１６の部分１６２を接点接続するために用いられる。接点接続されたゲート電極の上記部分１６２は、絶縁層２０によって半導体基板１００から絶縁される。上記絶縁層２０は、トランジスタセルの領域内にあるゲート絶縁層１７よりも厚いことが好ましい。
【００３８】
上記ゲートリード２２の下にはトランジスタセルは備えられない。また、特に、この領域には、ソース電極１８への端子が全く備えられない。これによって、ゲートリード２２の下の領域内のドリフト区域１２からホールが流出でき、その一方で、素子のスイッチが切断される。同様に、ゲートパッド２４の下にもトランジスタセルは備えられない。
【００３９】
第２のセルアレイ部分１０２の領域内で、ゲートリード２２に対向する表側の下にあるドリフト区域１２内に、半導体区域１４３を任意に備えることが可能である。該半導体区域は、ドリフト区域１２に対して相補的にドープされており、好ましくはトランジスタセルが備えられない領域全体を占めている。該半導体区域１４３のドーピング濃度は、トランジスタセル１３のボディ区域１４のドーピング濃度と一致してもよい。この場合、該半導体区域１４３は、トランジスタセルのボディ区域１４を形成するために用いられる方法工程と同一の方法工程を用いて形成することができる。しかし、別の方法工程を用いて該半導体区域１４３を形成してもよい。
【００４０】
図２に示されるように、上記ドリフト区域に対して相補的にドープされた半導体区域１４３は、トランジスタセル１３のボディ区域１４に隣接していてもよい。また、該半導体区域１４３は、該ボディ区域１４によってソース電極１８に接続されていてもよい。詳細は図示されていないが、該半導体区域１４３をフローティングするように配置することも可能である。つまり、上記半導体区域１４３をトランジスタセルのボディ区域へ接続せず、その結果、この半導体区域をソース電位へ接続させないように配置することもできる。
【００４１】
図示されている実施例では、上記ＩＧＢＴのセルアレイは、第１のセルアレイ部分１０１と第２のセルアレイ部分１０２との２つのセルアレイ部分を有する。セル密度、すなわち、上記半導体基板の所定領域あたりのトランジスタセルの個数は、上記２つのセルアレイ部分において異なる。なお、上記所定領域は、トランジスタセルに必要な領域よりも大きい。上記実施例では、第２のセルアレイ部分１０２の領域にトランジスタセルが存在していないため、この領域におけるセル密度はゼロである。上記実施例では、第１のセルアレイ部分１０１と第２のセルアレイ部分１０２との境界は破線で示されている。この境界は、第２のセルアレイ部分１０２側の、第１のセルアレイ部分１０１の縁に配置されるセルとの境界をなしている。
【００４２】
図２に示される素子の場合、本発明は、第２のセルアレイ部分１０２の領域内において、エミッタ１１の他の領域よりエミッタ効率が低い、背面側のエミッタ１１を備える。上記エミッタ効率を低下させることが可能な方法の１つとして、エミッタのドーピング濃度を局所的に低くする方法がある。この場合、上記エミッタ１１は、第１のセルアレイ部分１０１の領域内に第１のエミッタ部分１１１を有し、第２のセルアレイ部分１０２の領域内に第２のエミッタ部分１１２を有する。この場合、ｐ型ドーパント原子を用いたエミッタ１１の有効ドーピング濃度は、第１のエミッタ部分１１１より第２のエミッタ部分１１２において低い。
【００４３】
イオン注入を用いてエミッタ区域１１を形成する時、第２のエミッタ部分１１２に注入するドーパント原子を、第１のエミッタ部分１１１に注入するドーパント原子より少なくすることによって、第２のエミッタ部分１１２のドーピング濃度を低下させることができる。上記目的のために、例えば２段階の注入方法が行われる。この場合、第１段階では、より高濃度にドープされた第１のエミッタ部分へのみドーパント原子を注入するマスク注入（masked implantation）が行われる。第２段階では、半導体基板１００の背面側の領域全体にわたって、ドーパント原子が注入される。ｐ型にドープされたエミッタ区域１１を形成するための適切なドーパント材料は、例えばホウ素である。
【００４４】
さらに、まず均一にドープされたエミッタ区域を形成し、その後、第２のエミッタ部分１１２を形成するエミッタ区域１１の領域内に、マスク注入法により、非ドーピング粒子を注入することによって、有効ドーピング濃度が異なるエミッタ１１を形成することもできる。この場合、上記非ドーピング粒子は、有効ｐ型ドーピング濃度を低下させる結晶欠陥を生じさせる。
【００４５】
第１のエミッタ部分１１１内にあるエミッタ１１と比較して、第２のエミッタ部分１１２内にあるエミッタ１１のエミッタ効率を低下させることによって、ＩＧＢＴが作動する時、ドリフト区域１２において、第１のエミッタ部分１１１の上よりも、第２のエミッタ部分１１２の上のほうが、ｐ型荷電キャリアが少なくなる。エミッタ効率を局所的に低下させない従来のパワーＩＧＢＴと比較して、本発明にかかるパワーＩＧＢＴの場合では、ソース電極１８への端子を全く有しない第２のセルアレイ部分１０２から、ｐ型荷電キャリアを除去する必要がほとんどない。従って、素子のスイッチを切断すると、第１のセルアレイ領域１０１と第２のセルアレイ領域１０２と間の遷移領域内にあるトランジスタセルに負荷するホール電流、および第１のセルアレイ領域１０１の縁に配置されるトランジスタセルに負荷するホール電流が低下する。これによって、第１のセルアレイ部分１０１の縁の領域内にあるトランジスタセルの「ラッチアップ」強度が増す。
【００４６】
図５を参照すると、特に、第２のセルアレイ領域１０２の下のエミッタの存在を完全に省くことが可能できる。この場合、上記ドリフト区域１２は、上記半導体基板１００の背面側に達し、かつ該背面側に設けられた端子電極２６にまで達する。
【００４７】
ドーピング濃度が低下した第２のエミッタ部分１１２は、区域内に、好ましくは上記領域内における自由荷電キャリアの拡散距離の０．１〜２倍の距離にわたって、横方向に向かって、第１のセルアレイ領域１０１のトランジスタセルの下にまで延びていることが好ましい。これによって、素子が作動すると、第１のセルアレイ領域と第２のセルアレイ領域との間の遷移領域、および第１のセルアレイ領域１０１の縁の領域において、スイッチの切断動作中に流出されるべきｐ型荷電キャリアが、エミッタ１１からドリフト区域１２へ注入される。
【００４８】
パワーＩＧＢＴ内に、ドリフト区域１２と伝導型が同じであるが、ドリフト区域１２より高濃度にドープされたフィールドストップ区域２５が任意で備えられる。このフィールドストップ区域２５は、エミッタ区域１１とボディ区域１４との間に配置されるが、ボディ区域１４よりもエミッタ区域１１に近接して配置されることが好ましい。特に、エミッタ区域１１に直接隣接して配置されてもよい。上記フィールドストップ区域２５は、図２において破線で示されている。
【００４９】
第２のセルアレイ部分１０２の領域内にあるエミッタ区域のドーピング濃度を局所的に低下させることによってエミッタ効率を下げることの代わりに、あるいはそれに加えて、第２のセルアレイ部分１０２の領域内にあるフィールドストップ区域２５のドーピング濃度を局所的に増加させることによって、該素子の「ラッチアップ」強度を高めることができる（図６を参照）。この方法は、さらにエミッタ効率を下げる。図６では、フィールドストップ区域２５は、２つのフィールドストップ区域部分２５１および２５２を有する。そのうち、第１のフィールドストップ区域部分２５１は、第１のセルアレイ部分１０１のトランジスタセルの下に配置され、第２のフィールドストップ区域部分２５２より低濃度にドープされる。第２のフィールドストップ区域部分２５２は、第２のセルアレイ部分１０２の領域内に配置され、より高濃度にドープされる。また、第２のフィールドストップ区域部分２５２は、横方向に延び、第１のセルアレイ部分１０１のトランジスタセルの下、つまり、第１のセルアレイ部分１０１の縁の領域内に配置されるトランジスタセルの下にまで達していることが好ましい。より高濃度にドープされたフィールドストップ区域は、第１のセルアレイ部分に向かって、横方向に、自由荷電キャリアの拡散距離の０．１〜２倍延びていることが好ましい。
【００５０】
フィールドストップ区域２５のドーピング濃度を局所的に増加させることによって、素子が作動する時、第２のフィールドストップ区域部分２５２の領域内にあるドリフト区域１２へ注入されるｐ型荷電キャリアが少なくなる。従って、素子のスイッチを切断する時、上記領域からｐ型荷電キャリアを除去する必要がほとんどない。
【００５１】
エミッタのドーピング濃度を局所的に低下させるか、あるいはフィールドストップ区域のドーピング濃度を局所的に増加させることによって、エミッタ効率を局所的に下げるという上述の方法に代えて、あるいはこの方法に加えて、少数の荷電キャリア（すなわち、本実施形態ではｐ型荷電キャリアまたはホール）の荷電キャリア寿命を、第２のセルアレイ部分１０２の領域内のドリフト区域１２において短縮することができる（図７を参照）。図７にかかる素子は、第１のセルアレイ部分１０１の領域内にある第１のドリフト区域部分１２１、および第２のセルアレイ部分１０２の領域内にある第２のドリフト区域部分１２２の２つのドリフト区域部分を有する。この場合、第１のドリフト区域部分１２１よりも第２のドリフト区域部分１２２におけるｐ型荷電キャリアの荷電キャリア寿命は短い。この場合、第２のドリフト区域部分１２２は、第１のセルアレイ部分１０１の縁の領域内に配置されるトランジスタセルのボディ区域１４の下にまで、横方向に伸びていることが好ましい。第２のドリフト区域部分１２２は、第１のセルアレイ部分１０１に向かって、自由荷電キャリアの拡散距離の０．１〜２倍延びていることが好ましい。第２のドリフト区域部分１２２における荷電キャリア寿命が短縮すると、素子のスイッチを切断しようとする時、ドリフト区域の上記部分から流出すべきｐ型荷電キャリアが少なくなる。従って、第１のセルアレイ部分１０１の縁の領域内のトランジスタセルに負荷されるホール電流が低下する。それゆえ、従来の素子と比較してトランジスタセルの「ラッチアップ」強度が高まる。
【００５２】
第２のドリフト区域部分１２２内における荷電キャリア寿命は、例えば電子、陽子、またはヘリウム原子などの高エネルギー粒子を用いた半導体基板のマスク放射（masked irradiation）によってパワーＩＧＢＴを形成する方法の過程で、短縮させることができる。上記のような放射に用いるマスクとして、金属マスクを用いることができる。これらの高エネルギー粒子によって、第２のドリフト区域部分１２２の領域内に結晶欠陥が形成される。そのため、このドリフト区域部分１２２内におけるｐ型荷電キャリア寿命が短縮される。
【００５３】
第２のドリフト区域部分１２２内における荷電キャリア寿命の短縮は、特に、短縮の程度が垂直方向で変化する程度となるように、実施することができる。このような荷電キャリア寿命の垂直方向での変化は、特に、陽子またはヘリウム原子を用いて半導体基板１００の正面側または背面側を放射することによって達成することができる。このような「重」粒子によって、上記半導体基板内に不均一な結晶欠陥分布が形成される。この結晶欠陥は、放射側の方向で最大となる。第２のドリフト区域部分１２２は、エミッタ区域１１に隣接した領域内、つまり、ホールが上記ドリフト区域に注入される領域、またはゲートリードの下あるいはトランジスタセル１３のボディ区域１４近傍の領域において、荷電キャリア寿命が最も短縮されるように形成させることが有利である。
【００５４】
「ラッチアップ」強度を増加させるための上記方法の代わりに、あるいはこの方法に加えて、第１のセルアレイ部分１０１の縁の領域内にあって、該第１のセルアレイ部分１０１のトランジスタセルのボディ区域とソース電極１８との間にある接点領域を、第１のセルアレイ部分１０１の別のトランジスタセルと比較して、拡大させることが可能である（図８を参照）。例えば、第１のセルアレイ部分１０１の縁の領域内に、ソース区域を持たない改変セル１３２を備えることによって、電極部分１８１は、上記セル内のボディ区域１４とのみ接点接続される。これによって、上記接点領域を拡大させることができる。図８において破線で示されているように、第１のセルアレイ部分１０１の縁の領域内に、ｐ型にドープされた半導体区域１４２を形成することも可能である。端子電極１８を用いて、ｐ型にドープされた半導体区域１４２を、複数の位置あるいは領域全体において、接点接続するために、この半導体区域の横方向の寸法を、トランジスタセルのボディ区域の横方向の寸法より大きくする。
【００５５】
図２〜図７の方法の代わりに、あるいはこれらの方法に加えて、「ラッチアップ」強度を増加させる別の方法がある。すなわち、第１のセルアレイ部分１０１の縁の領域内に、改変トランジスタセル１３１を備える（図９を参照）。該トランジスタセルのソース区域１５１の寸法を、半導体基板１００の横方向にある第１のセルアレイ部分１０１の他のトランジスタセル１３より小さくする。これらの改変トランジスタセル１３１では、「標準的な」ソース区域１５（つまり、寸法が縮小されていないソース区域１５）の下よりも、改変ソース区域１５１の下において、所定のホール電流によって引き起こされる電圧降下が小さい。これによって、第１のセルアレイ部分１０１の縁の領域内にある上記トランジスタセルの「ラッチアップ」強度が増す。
【００５６】
第１のセルアレイ部分１０１の縁の領域内にあるトランジスタセルのソース区域１５の下における電圧降下を減少させるための別の方法として、ソース区域１５の下の縁の領域のトランジスタセルのうち、少なくともボディ区域１４の部分をより高濃度にドープする方法がある（図１０を参照）。より高濃度にドープされた部分は、図１０の参照符号１４１によって示されている。所定のホール電流を用いて、ボディ区域１４のドーピング濃度を局所的に高めることによって、ボディ区域１４のドーピング濃度が局所的に高められていない「標準的な」トランジスタセルのソース区域の下よりも、上記のような改変トランジスタセル１３１のソース区域１５の下のほうが、電圧降下が小さくなる。
【００５７】
要約すると、図２〜図７を参照しながら説明した方法、すなわち、エミッタのドーピング濃度を局所的に低くする、フィールドストップ区域のドーピング濃度を局所的に高める、あるいはドリフト区域内における荷電キャリア寿命を局所的に短縮することによって、エミッタ効率を局所的に低下させる方法によれば、「ラッチアップ」強度を高めることができる。これらの方法は、互いに代替として、あるいは他と共に実施することができる。これらの方法に加えて、あるいはこれらの方法の代わりに、パワーＩＧＢＴの「ラッチアップ」強度をさらに高めるために、図８〜図１０に関する説明によれば、第１のセルアレイ領域１０１の縁の領域内にあるトレンチセルを改変することができる。
【００５８】
パワーＩＧＢＴの「ラッチアップ」強度を高めるための本発明にかかる方法について、プレーナトランジスタセルまたはＤＭＯＳセルを有するセルアレイを備えたパワーＩＧＢＴを参照しながら説明してきた。言うまでもなく、これらの方法、すなわちエミッタ区域のドーピング濃度を局所的に下げること、またはフィールドストップ区域のドーピング濃度もしくはドリフト区域内における荷電キャリア寿命を局所的に下げることによって、エミッタ効率を低下させる方法は、トレンチセルを有するセルアレイを備えたパワーＩＧＢＴにも応用可能である。
【００５９】
図１１は、そのようなトレンチセルを有するパワーＩＧＢＴを示す。このＩＧＢＴは、個々のトランジスタセル１３のゲート電極１６が、半導体基板１００内へと垂直に延びるトレンチにおいて、少なくとも断面部に配置されるという事実によって、上述したプレーナセルを有するＩＧＢＴとは区別される。この場合、ゲート電極１６は、ゲート絶縁層１７によって半導体基板１００の半導体区域から絶縁される。また、ゲート電極１６は、ドリフト区域１４を通過して、ドリフト区域１２に向かって、垂直方向に延びる。この場合、個々のトランジスタセルは、特に、共通のボディ区域を有する。ゲート電極１６へ駆動電位が印加されたときにボディ区域１４内に伝導チャネルが形成されるチャネル区域が、上記素子内を垂直に延びる。
【００６０】
トレンチセルを有するパワーＩＧＢＴでは、第１のセル密度を有する第１のセルアレイ部分と、より低い第２のセル密度を有する第２のセルアレイ部分との間の遷移領域内において、（冒頭において説明した）「ラッチアップ」問題が同様に存在する。この問題を回避または軽減するために、図１１にかかる素子において、第２のセルアレイ部分１０２の領域内に、エミッタ効率が低下したエミッタ区域１１を備える。この目的のために、上記実施例では、第１のエミッタ部分内にあるエミッタのドーピング濃度と比較して、第２のエミッタ部分１１２内にあるエミッタ１１のドーピング濃度を低くする。エミッタのドーピング濃度を局所的に低くすることによってエミッタ効率を低下させる方法の代わりに、あるいはこの方法に加えて、上述したように、第２のセルアレイ部分の領域内において、ドーピング濃度が局所的に高められたフィールドストップ区域を備えることによってエミッタ効率を低下させる方法がある。
【００６１】
エミッタ効率を低下させることの代わりに、あるいはエミッタ効率を低下させることに加えて、図７〜図１０を参照しながら説明した、ラッチアップ問題を軽減または回避するための別の方法を、トレンチセルを有するパワーＩＧＢＴの場合に適用することも可能である。これらの方法は、ドリフト区域内における荷電キャリア寿命を局所的に短縮する方法、第１のセルアレイ部分１０１の縁に配置されるセル内のソース区域１５に隣接するボディ区域１４のドーピング濃度を局所的に高くする方法、第１のセルアレイ部分１０１の縁に配置されるセル内のソース区域１５の寸法を縮小する方法、あるいは、ソース電極１８と、第１のセルアレイ部分１０１の縁に配置されるボディ区域１４との間にある短絡回路領域を拡大する方法を含む。
【図面の簡単な説明】
【００６２】
【図１】垂直パワーＩＧＢＴの部分断面図である。
【図２】セル密度が低下したセルアレイ部分と、該セルアレイ部分の領域内に設けられ、エミッタ効率が低下したエミッタ区域とを備える、本発明にかかるＩＧＢＴの部分断面図である。
【図３】図２にかかるパワーＩＧＢＴの平面図である。
【図４】図２にかかるＩＧＢＴのトランジスタセルの断面Ａ−Ａに沿った断面図である。
【図５】セル密度が低下したセルアレイ部分の領域内にエミッタ区域が存在しない、本発明にかかるパワーＩＧＢＴを示す図である。
【図６】セル密度が低下したセルアレイ部分の領域内にドーピング濃度が別の領域よりも高いフィールドストップ区域を有する、本発明にかかるパワーＩＧＢＴを示す図である。
【図７】セル密度が低いセルアレイ部分の領域内において、ドリフト区域における荷電キャリア寿命が短縮された、本発明に従ったパワーＩＧＢＴを示す図である。
【図８】端子電極とボディ区域との間の短絡回路領域が、セル密度の異なる第１のセルアレイ部分と第２のセルアレイ部分との間の遷移領域において増大された、本発明にかかるパワーＩＧＢＴを示す図である。
【図９】第１のセルアレイ部分と第２のセルアレイ部分との間の遷移領域内にトランジスタセルが配置されており、該トランジスタセルのソース区域の寸法が、ホールの流れる方向に向かって小さくなっている、本発明にかかるパワーＩＧＢＴを示す図である。
【図１０】セル密度が異なる２つのセルアレイ部分の間の遷移領域内のボディ区域のドーピング濃度が局所的に増加されたトランジスタセルを少なくとも１つ有する、本発明にかかるパワーＩＧＢＴを示す図である。
【図１１】トレンチＩＧＢＴの形態である、本発明にかかるパワーＩＧＢＴを示す図である。
【符号の説明】
【００６３】
１１            エミッタ区域
１２            ドリフト区域
１３            トランジスタセル
１４            ボディ区域
１５            ソース区域
１６            ゲート電極
１７            ゲート絶縁層
１８            端子電極、ソース電極
１９、２０      絶縁層
２２            ゲートリード
２３            絶縁層
２４            ゲートパッド
２５            フィールドストップ区域
１００          半導体基板
１１１、１１２  エミッタ部分
１２１、１２２  ドリフト区域部分
１３１〜１３３  改変トランジスタセル
１４１〜１４３  第１の伝導型の半導体区域
１５１          ソース区域
１６１          ゲート電極の凹み
１６２          ゲート電極の部分
１８１          端子電極の接点部分
２３１          凹み
２５１、２５２  フィールドストップ区域部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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