(57)【特許請求の範囲】
【請求項１】
ノッチを６時方向とした場合における３時方向の結晶方位が＜１００＞方向である第１の基板の主表面上にフォトダイオード含んだ活性領域であるフォトダイオード層を形成する工程と、
前記フォトダイオード層の上に、配線およびそれを覆う絶縁層を含む配線層を形成する工程と、
前記配線層の上に絶縁膜を形成する工程と、
前記フォトダイオード層の結晶方位とノッチを６時方向とした場合における３時方向の結晶方位が＜１００＞方向である第２の基板の結晶方位とが一致するように、前記第１の基板と前記第２の基板のノッチを揃えることにより前記第１の基板の前記絶縁膜に前記第２の基板を接合する工程を
備えることを特徴とする半導体装置の製造方法。
【請求項２】
ノッチを６時方向とした場合における３時方向の結晶方位が＜１００＞方向である支持基板と、
前記支持基板の主表面上に形成された絶縁膜と、
前記絶縁膜の上に形成され、絶縁層で覆われた配線層と、
前記配線層の上に位置し、前記支持基板とは別の基板であってノッチを６時方向とした場合における３時方向の結晶方位が＜１００＞方向である基板から形成されたフォトダイオード層を
備え、
前記支持基板と前記フォトダイオード層の結晶方位が一致している
ことを特徴とする半導体装置。
【請求項３】
前記フォトダイオード層は、貫通電極を
さらに備えることを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
裏面照射型ＣＭＯＳイメージセンサでは、配線層を形成したデバイスウェハとそれを支持するための支持ウェハを直接接合方式にて貼り合せ、その後にデバイスウェハのＳｉを除去してパッケージへの電極取り出しのための配線層を作製する必要がある。
【０００３】
デバイスウェハのＳｉを除去後にリソグラフィー工程を行うと、配線層が本来正しい位置より１０〜５００ｎｍ程度ずれている問題がある。特にＣＭＯＳイメージセンサでは、カラーフィルタ工程の許容位置ずれ量が厳しく、分光特性に影響するため、ウェハ歩留まりに直接影響する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１０９５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術では、上述した位置ずれを効果的に抑制することができないという問題がある。
【０００６】
本発明の一つの実施形態は、ウェハの結晶方位起因の応力による配線層のずれを効果的に抑制することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一つの実施形態の半導体装置の製造方法は、第１の基板の主表面上にフォトダイオード含んだ活性領域であるフォトダイオード層を形成する工程と、前記フォトダイオード層の上に、配線およびそれを覆う絶縁層を含む配線層を形成する工程と、前記配線層の上に絶縁膜を形成する工程を備える。実施形態の半導体装置の製造方法は、前記フォトダイオード層の結晶方位と第２の基板の結晶方位とが一致するように、前記第１の基板の前記絶縁膜に前記第２の基板を接合する工程をさらに備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１及び第２の実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図２】図２は、第１の実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図３】図３は、第１の実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図４】図４は、第１の実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図５】図５は、第１の実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図６】図６は、第１の実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図７】図７は、第２の実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図８】図８は、第２の実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図９】図９は、第２の実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１０】図１０は、第２の実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１１】図１１は、第２の実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【図１２】図１２は、第２の実施形態にかかる半導体装置の製造方法の一工程を示す断面図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１の実施形態）
本実施形態の半導体装置の製造方法は、例えば裏面照射型ＣＭＯＳイメージセンサの製造方法に適用可能である。本実施形態の半導体装置の製造方法を以下に図１乃至図６の断面図を用いて説明する。
【００１１】
デバイスウエハとしての第１の基板１としては、例えば、ＳＯＩウェハや多層エピタキシャル（Epitaxial）基板を用いる。図１は、ＳＯＩウェハを第１の基板１として用いた場合の断面図を示す。第１の基板１は、シリコン層１０、後述するエッチストッパ層３として機能するＢＯＸ酸化膜、シリコン層４からなる。
【００１２】
シリコン層４（フォトダイオード層）に対して、リソグラフィー工程、成膜工程、エッチング工程、イオン注入工程などのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）と呼ばれる工程を繰り返すことで、活性層を形成し、さらに活性層にトランジスタやフォトダイオード等のデバイスを作製する。
【００１３】
次に、図２に示すようにＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）と呼ばれる工程にて電気接続のための配線層７を形成する。例えば、配線層７の配線７０はダマシン構造のＣｕでも良い。また、上部配線７１はＡｌを用いても良い。配線７０、上部配線７１を覆う絶縁層６は例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜である。
【００１４】
配線層７形成後の最表面は接合面となるため、平坦にする必要がある。例えば、絶縁膜８を形成する工程（ＣＶＤ、塗布など）と研削する工程（ＣＭＰ（Chemical Mechanical Polish）、ＲＩＥなど）を繰り返すことで、図３に示すような平坦な最表面となる絶縁膜８を形成する。配線層７がダマシン構造のＣｕ配線のみを含む場合は、ダマシン構造を作る際にＣＭＰで平坦化されているため、最表面を必ずしも再度平坦にする必要はない。
また、接合面の絶縁膜８は酸化膜でも良く、ＴＥＯＳなどを材料としたＳｉＯ2やＬｏｗ−ｋ膜を用いても良い。
【００１５】
上述した工程を経た第１の基板１を、図４に示すように支持ウェハである第２の基板２と貼り合わせる。ここで第１の基板１のシリコン層４（フォトダイオード層）の結晶方位と第２の基板２の結晶方位が同じ向きとなるように貼り合わせる。例えば図４に示すようにノッチから見た矢印方向が＜１００＞方向となる基板同士をそれぞれのノッチが揃うように貼り合わせて結晶方位を合致させる。シリコン層１０とシリコン層４の結晶方位が揃っている（同じ）場合は、第１の基板１と第２の基板２の２つの基板同士を位置ずれなくアライメントさせることになる。揃える結晶方位の方向は必ずしも＜１００＞方向同士でなくてもよく、基板の内部応力緩和ができるのであれば、＜１１０＞方向同士或いは他の方向同士であっても同じ方向に揃っていればよい。なお、第２の基板２にＳＯＩ基板を用いてもよい。
【００１６】
第２の基板２の表面は、たとえば未加工の基板表面であっても良い。また、一度膜を成膜した表面をＲＩＥなどでドライエッチングし基板表面を露出させた面でも良い。また、ＴＥＯＳを材料としたＳｉＯ2や熱酸化ＳｉＯ2膜などを第２の基板２の接合表面としても良い。また、第２の基板２は、配線層の上に絶縁層が形成された面を接合面としてもよい。
【００１７】
第１の基板１と第２の基板２の基板を貼り合せる工程では、接合面を洗浄する工程、接合面を活性化する工程、接合面を再度洗浄する工程を有する（図示せず）。接合面を洗浄する工程では、アルカリ、酸洗浄などの金属汚染を除去する洗浄や有機物を除去するＯ3処理などの洗浄を行う。また、ダストを除去するために２流体洗浄やメガソニック（Mega Sonic）洗浄を用いても良い。
【００１８】
また、接合面を活性化する工程ではイオンビーム、イオンガンやＲＩＥなどのプラズマ処理を用いても良い。活性化に使用するガスは例えば、Ａｒ、Ｎ2、Ｏ2、Ｈ2などを用いて表面にダメージを与えにくい条件で活性化させる。当然、ガス種は混合させても単独でも良い。
【００１９】
上記活性化後、接合面を再度洗浄する工程では、主に活性化工程で付着したダストを除去するために、２流体洗浄、メガソニック（Mega Sonic）洗浄、水洗のみなど活性化層へダメージを与えない洗浄方法を用いる。活性化から貼合までを真空中で連続して行う場合は、当然ながら再洗浄は行わない。また、活性化から貼合までの清浄度が十分に高い場合は再洗浄を省略してもよい。
【００２０】
貼合では、図４に示すように第１の基板１（のシリコン層４）と第２の基板２の２つの基板同士を位置ずれなくアライメントさせた後、例えば中央部を加圧し自発接合のボンディングウェーブ（Bonding Wave）が同心円状に進展するように貼り合せる。その際のアライメントにはメカニカル、外形認識、マーク合せ方式などを用いてum以下の精度で合せる必要がある。
【００２１】
貼り合せた後、必要に応じて基板同士の位置ずれ測定（XYθ）、ボイド検査を実施し貼合の出来栄えを検査する。位置ずれ検査は透過方式の外形検出、反射方式のエッジ検出などを用いる。また、ボイド検査では、赤外線（IR）、超音波（SAT）、X線などを用いる。
【００２２】
第１の基板１と第２の基板２を貼り合せた基板は、200〜1000℃の高温で数時間アニールし接合強度を向上させる。一般的に高温なほど強度が高くなる傾向にあるが、ＦＥＯＬ材料の耐熱温度を考えると400℃前後で数時間が限界である。また、貼り合せ直後強度が十分に高い場合は、アニールの省略、低温化、短時間化が可能である。
【００２３】
その後、図５に示すように第一の基板１の側を機械研削によるＢＳＧ（Back Side Grind）や薬液処理（フッ硝酸、ＫＯＨ、ＴＭＡＨ）などにて薄化する。薄化工程では例えばエッチストッパ層３や厚さ制御にて終点検出を行い面内均一性、荒さなどを精度管理しながら加工する。特にエッチストッパ層３を用いる場合は、ＳＯＩウェハのＢＯＸ酸化膜や多層エピタキシャル（Epitaxial）基板の濃度差をエッチストッパ層３に用いる。その後、必要に応じてＲＩＥや薬液にてエッチストッパ層３は除去する（図６）。
【００２４】
その後、図６のシリコン層４の上にパッケージへの電極を取り出すためのパッド（Pad）を形成する（以下図示せず）。例えば、リソグラフィーとＣＶＤ、スパッタによる配線層形成や上部配線７１をＲＩＥなどで露出させることでパッドを作製することができる。その際、回路部の遮光層などを同時に形成しても良い。また、センサ特性が向上できる膜をセンサ上に形成しても良い。
【００２５】
その後、反射防止膜、カラーフィルタ（ＣＦ：Color Filter）、マイクロレンズを形成することでウェハ工程を呼ばれる工程が完了する。続いて、後工程と呼ばれるパッケージ工程にて、ダイシングによる個辺化、セラミックパッケージなどへのマウント、ワイヤボンディングによる電極とパッケージ間の電気接続、保護ガラスの搭載、樹脂封止することでセンサ半導体装置としての機能が完成する。
【００２６】
本実施形態により、フォトダイオード層を形成したウェハのノッチの結晶方位と支持ウェハのノッチの結晶方位を同方位にすることで、結晶方位依存のヤング率差による応力を低減し、接合後のパターン変形を抑制することが可能となる。即ち、ウェハの結晶方位起因の応力による配線層のずれ（パターン歪み）を低減でき、ずれ量の厳しい工程の特性向上と歩留まり向上が可能となる。
【００２７】
（第２の実施形態）
本実施形態の半導体装置の製造方法は、例えば裏面照射型ＣＭＯＳイメージセンサの製造方法に適用可能である。本実施形態の半導体装置の製造方法を以下に図１、図７乃至図１２の断面図を用いて説明する。
【００２８】
デバイスウエハとしての第１の基板１としては、図１に示したように例えば、ＳＯＩウェハや多層エピタキシャル（Epitaxial）基板を用いる。第１の基板１は、シリコン層１０、後述するエッチストッパ層３として機能するＢＯＸ酸化膜、シリコン層４からなる。
【００２９】
シリコン層４（フォトダイオード層）に対して、リソグラフィー工程、成膜工程、エッチング工程、イオン注入工程などのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）と呼ばれる工程を繰り返すことで、活性層を形成し、さらに活性層にトランジスタやフォトダイオード等のデバイスを作製する。
【００３０】
本実施形態においては、その後、図７に示すようにシリコン層４のフォトダイオードの周囲に、この後の第１の基板１の除去工程のあと裏面との電気接続を取るために貫通電極５を形成する。貫通電極５は例えば、ＤＴ(Deep Trench)などの側壁を導電膜で被覆した側面導通やＤＴを導電性材料で埋めた構造が利用できる。
【００３１】
その後、図８に示すようにＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）と呼ばれる工程にて電気接続のための配線層７を形成する。例えば、配線層７の配線７０はダマシン構造のＣｕでも良い。また、上部配線７１はＡｌを用いても良い。配線７０、上部配線７１を覆う絶縁層６は例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜である。
【００３２】
配線層７形成後の最表面は接合面となるため、平坦にする必要がある。例えば、絶縁膜８を形成する工程（ＣＶＤ、塗布など）と研削する工程（ＣＭＰ（Chemical Mechanical Polish）、ＲＩＥなど）を繰り返すことで、図９に示すような平坦な最表面となる絶縁膜８を形成する。配線層７がダマシン構造のＣｕ配線のみを含む場合は、ダマシン構造を作る際にＣＭＰで平坦化されているため、最表面を必ずしも再度平坦にする必要はない。
また、接合面の絶縁膜８は酸化膜でも良く、ＴＥＯＳなどを材料としたＳｉＯ2やＬｏｗ−ｋ膜を用いても良い。このように、第１の基板１の表面は、フォトダイオード層４の上にトランジスタ等を形成した層や電気接続のための配線層７が形成され、その上層を絶縁膜８で覆い接合面としている。
【００３３】
上述した工程を経た第１の基板１を、図１０に示すように支持ウェハである第２の基板２と貼り合わせる。ここで第１の基板１のシリコン層４（フォトダイオード層）の結晶方位と第２の基板２の結晶方位が同じ向きとなるように貼り合わせる。例えば図１０に示すようにノッチから見た矢印方向が＜１００＞方向となる基板同士をそれぞれのノッチが揃うように貼り合わせて結晶方位を合致させる。シリコン層１０とシリコン層４の結晶方位が揃っている（同じ）場合は、第１の基板１と第２の基板２の２つの基板同士を位置ずれなくアライメントさせることになる。揃える結晶方位の方向は必ずしも＜１００＞方向同士でなくてもよく、基板の内部応力緩和ができるのであれば、＜１１０＞方向同士或いは他の方向同士であっても同じ方向に揃っていればよい。なお、第２の基板２にＳＯＩ基板を用いてもよい。
【００３４】
第２の基板２の表面は、たとえば未加工の基板表面であっても良い。また、一度膜を成膜した表面をＲＩＥなどでドライエッチングし基板表面を露出させた面でも良い。また、ＴＥＯＳを材料としたＳｉＯ2や熱酸化ＳｉＯ2膜などを第２の基板２の接合表面としても良い。また、第２の基板２は、配線層の上に絶縁層が形成された面を接合面としてもよい。
【００３５】
第１の基板１と第２の基板２の基板を貼り合せる工程およびアニールなどの詳細は第１の実施形態と同様である。第１の基板１と第２の基板２を貼り合せた後は、図１１に示すように第１の基板１の側を機械研削によるＢＳＧ（Back Side Grind）や薬液処理（フッ硝酸、ＫＯＨ、ＴＭＡＨ）などにて薄化する。薄化工程では例えばエッチストッパ層３や厚さ制御にて終点検出を行い面内均一性、荒さなどを精度管理しながら加工する。特にエッチストッパ層３を用いる場合は、ＳＯＩウェハのＢＯＸ酸化膜や多層エピタキシャル（Epitaxial）基板の濃度差をエッチストッパ層３に用いる。
【００３６】
その後、図１２に示すようにＲＩＥや薬液にてエッチストッパ層３を除去して、貫通電極５を露出させる工程では、次の工程でパッドおよび配線を作る際のリソグラフィー工程でアライメントマークが容易に検出できる段差を確保したり、アライメントマークが容易に検出できる構造にする必要がある。
【００３７】
その後、図１２のシリコン層４の上に貫通電極５からパッケージへの電極を取り出すため、パッドを形成する必要がある（以下図示せず）。一般的にパッドにはＡｌ配線が用いられ、貫通電極５の直上、または貫通電極５より外周部に形成する。例えば、リソグラフィーとＣＶＤ、スパッタによる配線層形成によりパッドを作製することができる。その際、回路部の遮光層などを同時に形成しても良い。また、センサ特性が向上できる膜をセンサ上に形成しても良い。
【００３８】
その後、反射防止膜、カラーフィルタ、マイクロレンズを形成することでウェハ工程を呼ばれる工程が完了する。続いて、後工程と呼ばれるパッケージ工程にて、ダイシングによる個辺化、セラミックパッケージなどへのマウント、ワイヤボンディングによる電極とパッケージ間の電気接続、保護ガラスの搭載、樹脂封止することでセンサ半導体装置としての機能が完成する。
【００３９】
薄化後のリソグラフィー工程では、精度良くマスクとアライメントマークを合せる必要がある。本工程の合せ精度が悪いとフォトダイオードとカラーフィルタのずれ量が増大し、画素特性が劣化する。ただし、ＣＦ工程の合せ基準が薄化前のマークを基準とする際はその限りではない。
【００４０】
ＣＦ工程における合わせ精度を十分に確保するには、基準となるマークがフォトダイオードからずれていない必要がある。即ち、貫通電極５形成のためのＤＴが形成された層の応力・歪みの低減が必要である。基準マークには、例えばＤＴマークや薄化後の最初のリソグラフィー工程のマークが用いられる。基準マークとフォトダイオードのずれを小さくするには、リソグラフィー工程の合せ精度だけでなく、第１の基板１と第２の基板２を貼り合せる際の内部応力を小さくすること、すなわち第１の基板１自体の内部応力が小さいことが重要である。これにより貼り合せによる歪みを小さくすることができ、歩留まり、センサ性能が向上する。
【００４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
１  第１の基板、２  第２の基板、３  エッチストッパ層、４  シリコン層（フォトダイオード層）、５  貫通電極、６  絶縁層、７  配線層、８  絶縁膜、１０  シリコン層、７０  配線、７１  上部配線。
【図１】
0005665599.tif 000002
【図２】
0005665599.tif 000003
【図３】
0005665599.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0005665599.tif 000008
【図８】
0005665599.tif 000009
【図９】
0005665599.tif 000010
【図１０】
0005665599.tif 000011
【図１１】
0005665599.tif 000012
【図１２】
0005665599.tif 000013