(57)【特許請求の範囲】
【請求項１】
受信語の誤りの有無を示す誤り有無情報を生成する誤り検出回路と、
前記受信語の誤り箇所を示す誤りパターンを生成する誤りパターン生成回路と、
前記受信語の情報を保持する遅延回路と、
前記受信語に含まれるアイドル制御ブロックを予測検出した結果である予測アイドル情報を生成するアイドル予測検出回路と、
通常時は前記遅延回路に書き込まれた受信語の情報シンボルと検査シンボルの両方を読み出し、前記アイドル予測情報が有意であって前記誤り有無情報が誤り無しを示すときは、前記有意のアイドル予測情報および前記誤り無しを示す誤り有無情報に対応する情報シンボルの少なくとも一部を前記遅延回路から読み出さないリード制御回路と、
前記遅延回路から読み出された受信語を前記誤りパターンに基づいて訂正する演算回路とを備えることを特徴とする誤り訂正復号回路。
【請求項２】
請求項１記載の誤り訂正復号回路において、
さらに、前記アイドル制御ブロックを予測検出したときに、前記遅延回路に前記情報シンボルの少なくとも一部を書き込まないライト制御回路を備えることを特徴とする誤り訂正復号回路。
【請求項３】
受信語の誤りの有無を示す誤り有無情報を生成する誤り検出ステップと、
前記受信語の誤り箇所を示す誤りパターンを生成する誤りパターン生成ステップと、
前記受信語に含まれるアイドル制御ブロックを予測検出した結果である予測アイドル情報を生成するアイドル予測検出ステップと、
通常時は遅延回路に書き込まれた受信語の情報シンボルと検査シンボルの両方を読み出し、前記アイドル予測情報が有意であって前記誤り有無情報が誤り無しを示すときは、前記有意のアイドル予測情報および前記誤り無しを示す誤り有無情報に対応する情報シンボルの少なくとも一部を前記遅延回路から読み出さないリード制御ステップと、
前記遅延回路から読み出された受信語を前記誤りパターンに基づいて訂正する演算ステップとを備えることを特徴とする誤り訂正復号方法。
【請求項４】
請求項３記載の誤り訂正復号方法において、
さらに、前記アイドル制御ブロックを予測検出したときに、前記遅延回路に前記情報シンボルの少なくとも一部を書き込まないライト制御ステップを備えることを特徴とする誤り訂正復号方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パケット通信のための誤り訂正復号回路に関するものである。
【背景技術】
【０００２】
光通信分野で、誤り訂正方式として２元ＢＣＨ符号や非２元ＢＣＨ符号であるリードソロモン符号を用いる方式が知られている。２元ＢＣＨ符号やリードソロモン符号の詳細については、たとえば非特許文献１や非特許文献２に記載されている。
近年の光通信分野において省電力化の要求が高まり、通信装置の構成要素を省電力化できるようにする回路レベルでの検討や、複数の通信装置同士を協調させることにより通信装置を省電力化するプロトコルレベルでの検討がなされている。たとえば、通信においては、一日のトラヒック量が変動することが知られているので、トラヒック量に応じて機能の一部を有効化無効化することにより省電力化を図る方法がある。
【０００３】
回路レベルでの検討では、各回路の省電力化を検討する必要がある。そのため、リードソロモン符号やＢＣＨ符号の符号化回路や復号回路についても省電力化することが求められている。特に、復号回路は符号化回路よりも複雑な処理を行うため、消費電力が大きく、復号回路の省電力化が必要とされる。
【０００４】
従来のパケット通信のための誤り訂正復号回路について、ＩＥＥＥ８０２．３ａｖ規格の１０Ｇ−ＥＰＯＮ（10 Gigabit-Ethernet(登録商標) Passive Optical Network）で採用されているＲＳ（２５５，２２３，８）を例として、図８乃至図１０を用いて説明する。ＲＳ（２５５，２２３，８）は、符号長２５５バイト、情報シンボル長２２３バイト、検査シンボル長３２（＝２５５−２２３）バイト、バイト長８ビットのリードソロモン符号であることを示す。
【０００５】
以降、受信語のフォーマット、機能ブロック（遅延回路、誤り検出回路、誤りパターン生成回路、パケット検出回路）、タイミングチャートの順番で説明する。なお、符号語とは、リードソロモン符号のようなブロック符号の処理となる単位を意味し、受信語とは、回路内部で処理するときの単位を意味している。
【０００６】
受信語のフォーマットの概要を図８に示す。このフォーマットの詳細については、非特許文献３、非特許文献４に記載されている。受信データ列は、光信号を電気信号に変換し、シリアルパラレル変換して６６ビット単位に分割したものである。ＩＥＥＥ８０２．３ａｖ規格では、受信データ列は、図８に示すように受信符号語１００の連続であり、各受信符号語１００はペイロード１０１とパリティ１０２とから構成される。ペイロード１０１には、６６ビット長の伝送ブロック１０３，１０４が２７個あり、パリティ１０２には、６６ビット長のパリティブロック１０５が４個ある。６６ビット長のブロック１０３〜１０５は、それぞれ２ビットのヘッダと６４ビットのデータフィールドとを含む。６６ビット長の伝送ブロック１０３，１０４のデータフィールド部分は、ビット“０”とビット“１”の出現確率が均等となるようにスクランブル処理されている。スクランブル処理については、非特許文献４に記載されている。６６ビット長のパリティブロック１０５のデータフィールド部分は、ＲＳ（２５５，２２３，８）の検査シンボルを８バイトずつ含む。
【０００７】
６６ビット長の伝送ブロック１０３，１０４としては、パケットデータを含むデータブロック１０３と、パケットデータでない制御ブロック１０４とがある。データブロック１０３のときは、２ビットのヘッダ値が“０１”となり、６４ビットのデータフィールドにパケットデータが格納される。制御ブロック１０４のときは、２ビットのヘッダが“１０”となり、６４ビットのデータフィールドにはさまざまな値が入る。制御ブロック１０４には、いくつかの種類があるが、代表的なものとしては、固定パターンのアイドル制御ブロックがある。アイドル制御ブロックのデータフィールドには、８ビット長の固定値のタイプコード（０ｘ１Ｅ）と７ビット長のアイドルコード（０ｘ００）が８個格納される。ただし、アイドル制御ブロックは、受信データ列における段階ではスクランブル処理により固定パターンでない。その他の制御ブロック１０４としては、パケットの先頭を示すスタート制御ブロックや、パケットの末尾を示すターミネート制御ブロックがある。
【０００８】
受信データ列から、受信符号語を取り出して、受信符号語から符号語を構成する。受信データ列から符号語を取り出すためには、６６ビット長の各伝送ブロック１０３，１０４からそれぞれ２ビットヘッダの先頭ビットを除去して、６５ビット長の伝送ブロック１０３ａ，１０４ａを２７個生成し、この２７個の伝送ブロック１０３ａ，１０４ａの先頭に２９ビットの連続した“０”の集まりからなるブロック１０６を付加して、２２３バイト（＝２７×６５ビット＋２９ビット）長の情報シンボルブロック１０７を得る。さらに、６６ビット長の各パリティブロック１０５からそれぞれヘッダを除去して、６４ビット長のパリティブロック１０５ａを４個生成し、この４個のパリティブロック１０５ａを３２バイト長の検査シンボルブロック１０８とする。この情報シンボルブロック１０７と検査シンボルブロック１０８とを２５５バイト長の符号語１０９として誤り訂正復号処理を行う。
【０００９】
そのため、２５５バイト長の受信語１１０は、本従来例においては符号語１０９を１バイト単位に分割したものと定義される。したがって、受信語１１０には、符号語１０９の各バイトが連続して現れる。
【００１０】
従来のパケット通信における誤り訂正復号回路のブロック図の一例を図９に示す。遅延回路２０２は、誤り検出回路２００および誤りパターン生成回路２０１の処理時間の分だけ受信語２０６を遅延させ、遅延させた受信語２０７を出力する。遅延回路２０２は、一般的にはメモリにより構成され、ライトアクセスやリードアクセスの際に大きな電力を消費する。
【００１１】
誤り検出回路２００は、受信語２０６からエラー・シンドローム２０８を演算する。このエラー・シンドローム２０８の詳細については、非特許文献１および非特許文献２に記載されている。ＲＳ（２５５，２２３，８）の場合は、エラー・シンドローム２０８が３２個ある。すべてのエラー・シンドローム２０８が“０”のとき、受信語２０６に誤りがないことを示し、少なくとも１つのエラー・シンドローム２０８が“０”でないとき、受信語２０６に誤りがあることを示す。
【００１２】
誤りパターン生成回路２０１は、エラー・シンドローム２０８から、２５５バイト長の誤りパターン２０９を求める処理を行う。誤りパターン２０９は、受信語２０６に誤りがないときはすべて“０”となり、受信語２０６に誤りがあるときは誤りの生じた箇所のビットが“１”となる。誤り訂正符号の誤り訂正能力範囲内であれば、誤りが生じたすべての箇所が“１”となる誤りパターン２０９を求めることができる。したがって、通常は誤り訂正能力を超えないように通信方式やデバイスが設計される。
【００１３】
排他的論理和回路２０３は、遅延回路２０２から出力された受信語２０７と誤りパターン２０９の排他的論理和をとることにより、受信語２０７の誤りを訂正し、訂正受信語２１０を出力する。
パケット検出回路２０５は、訂正受信語２１０から、検査シンボルを削除するとともに、情報シンボルに格納されたスタート制御ブロックやターミネート制御ブロック、アイドル制御ブロック、データブロック等を検出し、アイドル制御ブロックを削除することにより、パケットデータを再構成する。このとき、伝送ブロックはすべてスクランブル処理された状態なので、パケット検出回路２０５は、伝送ブロックのスクランブル処理を解除するデスクランブル処理を行っている。
【００１４】
図１０は図９に示した誤り訂正復号回路の動作を示すタイミングチャートである。図１０におけるクロックは、図示しないクロック生成手段によって符号語および受信語２０６の各バイトに同期して生成される。符号語および受信語２０６の長さは２５５バイトであるから、符号語先頭フラグ２１１の発生間隔は２５５クロックである。符号語先頭フラグ２１１の１クロック後に、受信語２０６に符号語の先頭シンボルに相当するＤ２２３が現れる。図１０において、Ｄ２２３は情報シンボルの第２２３バイトであり、Ｄ１は情報シンボルの第１バイトであることを示している。情報シンボルＤ２２３からＤ１まで連続的に受信すると、情報シンボルブロックの末尾となる。また、Ｐ３２は検査シンボルの第３２バイトであり、Ｐ１は検査シンボルの第１バイトであることを示している。検査シンボルＰ３２からＰ１まで連続的に受信すると、検査シンボルブロックの末尾、すなわち符号語の末尾となる。ここでは、Ｄ２２３を最も早く受信するため、先頭シンボルと定義した。
【００１５】
受信語２０６の情報シンボルおよび検査シンボルに同期して、パリティ区間信号２１４が出力される。パリティ区間信号２１４は、受信語２０６に検査シンボルが現れるときに有意（ＨＩＧＨ）となり、受信語２０６に情報シンボルが現れるときに非有意（ＬＯＷ）となる。有意、非有意の定義については、本発明では以降、有意をＨＩＧＨ、非有意をＬＯＷとする。ただし、有意をＬＯＷ、非有意をＨＩＧＨとしてもよく、有意をＨＩＧＨにするかＬＯＷにするかは回路の設計の際に定まる。
【００１６】
この従来例においては、誤り検出回路２００のシンドローム演算および誤りパターン生成回路２０１の誤り訂正処理が終了し、符号語に対応する誤りパターン２０９が出力されるタイミングを、符号語の受信完了時点（図１０のｔ２）から１００クロック後の時点とした。図１０において、ＥＤ２２３は情報シンボルＤ２２３に対応する誤りパターンであり、ＥＤ１は情報シンボルＤ１に対応する誤りパターンであることを示している。また、ＥＰ３２は検査シンボルＰ３２に対応する誤りパターンであり、ＥＰ１は検査シンボルＰ１に対応する誤りパターンであることを示している。
【００１７】
遅延回路２０２は、誤り検出回路２００および誤りパターン生成回路２０１の処理時間の分、すなわち１００クロック分だけ受信語２０６を遅延させ、遅延させた受信語２０７を出力する。これにより、受信語２０７は、誤りパターン２０９のタイミングと合うように遅延回路２０２から出力される。例えば、誤りパターン２０９のシンボルＥＤ２２３に合わせて受信語２０７の情報シンボルＤ２２３が遅延回路２０２から出力される。
排他的論理和回路２０３は、受信語２０７と誤りパターン２０９の排他的論理和をとり、１クロック後に訂正受信語２１０を出力する。
【００１８】
パリティ区間信号生成回路２０４は、遅延回路２０２の遅延時間（１００クロック）と排他的論理和回路２０３の遅延時間（１クロック）とを足した遅延時間分だけパリティ区間信号２１４を遅延させたパリティ区間信号２１２を生成する。このパリティ区間信号２１２は、訂正受信語２１０に検査シンボルが現れるときに有意（ＨＩＧＨ）となり、訂正受信語２１０に情報シンボルが現れるときに非有意（ＬＯＷ）となる。
【００１９】
パケット検出回路２０５は、パリティ区間信号２１２のタイミングに基づいて訂正受信語２１０から検査シンボルを削除すると共に、情報シンボルのアイドル制御ブロックを削除することにより、パケット２１３を再構成する。
以上が、従来の誤り訂正復号回路の動作の概要である。
【００２０】
光通信分野では、データの誤り率が小さいことが多いため、符号語に誤りがある場合よりも誤りがない場合の確率が高いことが多い。したがって、符号語に誤りがないときの復号処理の省電力化を行えば、効果が大きいことが期待される。符号語に誤りがないときの誤り訂正復号回路の動的消費電力の大部分を遅延回路２０２が占めている。
また、トラヒックがないときは、アイドル制御ブロックで埋められたペイロードとペイロードの誤りを検出するためのパリティとからなる符号語を訂正するため、従来の誤り訂正復号回路では、受信語がアイドル制御ブロックしか含まない場合でも、遅延回路２０２に対して受信語の書き込みと読み出しが行われる。
【先行技術文献】
【非特許文献】
【００２１】
【非特許文献１】今井秀樹著，「情報理論」，昭晃堂，ｐｐ．１７７，１９８４年，ＩＳＢＮ４−７８５６−１１３９−１
【非特許文献２】西村芳一著，「無線データ通信におけるディジタル・エラー訂正技術入門」，ＣＱ出版，ｐｐ．７７−９４，２００４年，ＩＳＢＮ４−７８９８−３３９７−６
【非特許文献３】IEEE802.3av-2009，ｐｐ．１２４
【非特許文献４】“64B/66B overview 10Gb/s phy for EPON SG”，＜http://www.ieee802.org/3/10GEPON_study/public/july06/thaler_1_0706.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【００２２】
以上のように、従来の誤り訂正復号回路では、符号語がデータブロックを含まず、アイドル制御ブロックしか含まないときであっても、遅延回路に対して常に符号語の書き込みと読み出しが行われていた。同様に、パリティについても、遅延回路への書き込みと読み出しが常に行われていた。このように遅延回路への書き込みと読み出しが常に行われる理由は、符号語に誤りが含まれている可能性があり、アイドル制御ブロックしか含まないことを判定することが困難であるためである。
【００２３】
したがって、従来の誤り訂正復号回路では、符号語がアイドル制御ブロックしか含まないときであっても、データブロックを含むときと同様の電力を遅延回路が消費するので、消費電力を削減できないという問題点があった。また、従来の誤り訂正復号回路では、検査シンボルブロックについても遅延回路への書き込みと読み出しを常に行うので、消費電力を削減できないという問題点があった。
【００２４】
本発明は、上記課題を解決するためになされたもので、従来よりも消費電力を削減することができる誤り訂正復号回路および方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
また、本発明の誤り訂正復号回路は、受信語の誤りの有無を示す誤り有無情報を生成する誤り検出回路と、前記受信語の誤り箇所を示す誤りパターンを生成する誤りパターン生成回路と、前記受信語の情報を保持する遅延回路と、前記受信語に含まれるアイドル制御ブロックを予測検出した結果である予測アイドル情報を生成するアイドル予測検出回路と、通常時は前記遅延回路に書き込まれた受信語の情報シンボルと検査シンボルの両方を読み出し、前記アイドル予測情報が有意であって前記誤り有無情報が誤り無しを示すときは、前記有意のアイドル予測情報および前記誤り無しを示す誤り有無情報に対応する情報シンボルの少なくとも一部を前記遅延回路から読み出さないリード制御回路と、前記遅延回路から読み出された受信語を前記誤りパターンに基づいて訂正する演算回路とを備えることを特徴とするものである。
また、本発明の誤り訂正復号回路の１構成例は、さらに、前記アイドル制御ブロックを予測検出したときに、前記遅延回路に前記情報シンボルの少なくとも一部を書き込まないライト制御回路を備えることを特徴とするものである。
【００３０】
また、本発明の誤り訂正復号方法は、受信語の誤りの有無を示す誤り有無情報を生成する誤り検出ステップと、前記受信語の誤り箇所を示す誤りパターンを生成する誤りパターン生成ステップと、前記受信語に含まれるアイドル制御ブロックを予測検出した結果である予測アイドル情報を生成するアイドル予測検出ステップと、通常時は遅延回路に書き込まれた受信語の情報シンボルと検査シンボルの両方を読み出し、前記アイドル予測情報が有意であって前記誤り有無情報が誤り無しを示すときは、前記有意のアイドル予測情報および前記誤り無しを示す誤り有無情報に対応する情報シンボルの少なくとも一部を前記遅延回路から読み出さないリード制御ステップと、前記遅延回路から読み出された受信語を前記誤りパターンに基づいて訂正する演算ステップとを備えることを特徴とするものである。
【発明の効果】
【００３１】
本発明によれば、検査シンボルの少なくとも一部を遅延回路から読み出さないため、遅延回路へのリードアクセス回数を削減することができ、遅延回路の消費電力を削減することができる。その結果、本発明では、誤り訂正復号回路の消費電力を削減することができる。
【００３２】
また、本発明では、検査シンボルの少なくとも一部を遅延回路に書き込まないため、遅延回路へのライトアクセス回数を削減することができ、遅延回路の消費電力を削減することができる。その結果、本発明では、誤り訂正復号回路の消費電力を削減することができる。
【００３３】
また、本発明では、受信語の情報シンボルブロックがアイドル制御ブロックを含むときに、遅延回路から少なくとも一部を読み出さないため、遅延回路へのリードアクセス回数を削減することができ、遅延回路の消費電力を削減することができる。その結果、本発明では、誤り訂正復号回路の消費電力を削減することができる。
【００３４】
また、本発明では、アイドル制御ブロックを予測検出したときに、遅延回路に情報シンボルの少なくとも一部を書き込まないことにより、遅延回路へのライトアクセス回数を削減することができ、遅延回路の消費電力を削減することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の参考例に係る誤り訂正復号回路の構成を示すブロック図である。
【図２】本発明の第１の参考例に係る誤り訂正復号回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態に係る誤り訂正復号回路の構成を示すブロック図である。
【図４】本発明の実施の形態に係る誤り訂正復号回路の動作を示すタイミングチャートである。
【図５】本発明の実施の形態に係るリード制御回路の動作を示すフローチャートである。
【図６】本発明の第２の参考例に係る誤り訂正復号回路の構成を示すブロック図である。
【図７】本発明の第３の参考例に係る誤り訂正復号回路の構成を示すブロック図である。
【図８】受信語のフォーマットを示す図である。
【図９】従来の誤り訂正復号回路の構成を示すブロック図である。
【図１０】従来の誤り訂正復号回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００３６】
［第１の参考例］
以下、本発明の参考例を図示例と共に説明する。本発明の第１の参考例は、検査シンボルブロックの遅延回路への書き込みと読み出しをしないことによって、遅延回路のリード回数およびライト回数を削減し、消費電力を低減することを特徴とする。
【００３７】
図１は本参考例の誤り訂正復号回路の構成を示すブロック図、図２は本参考例の誤り訂正復号回路の動作を示すタイミングチャートである。本参考例の誤り訂正復号回路は、誤り検出回路１と、誤りパターン生成回路２と、ライト制御回路３と、遅延回路４と、リード制御回路５と、排他的論理和回路６と、パリティ区間信号生成回路７と、パケット検出回路８とを有する。本参考例と従来例との違いは、ライト制御回路３およびリード制御回路５が追加された点である。
【００３８】
以下、本参考例の誤り訂正復号回路の動作について説明する。従来と同様に、図２におけるクロックは、図示しないクロック生成手段によって符号語および受信語９の各バイトに同期して生成される。符号語先頭フラグ１６の発生間隔は２５５クロックである。
誤り検出回路１は、受信語９からエラー・シンドローム１０を演算する。誤りパターン生成回路２は、エラー・シンドローム１０から２５５バイト長の誤りパターン１１を求める処理を行う。本参考例においても、誤り検出回路１のシンドローム演算および誤りパターン生成回路２の誤り訂正処理が終了し、符号語に対応する誤りパターン１１が出力されるタイミングを、符号語の受信完了時点（図２のｔ２）から１００クロック後の時点とした。
【００３９】
パリティ区間信号生成回路７は、符号語先頭フラグ１６に基づいてパリティ区間信号１７を生成する。パリティ区間信号１７は、受信語９に３２クロック分の検査シンボルが現れるときに有意（ＨＩＧＨ）となり、受信語９に情報シンボルが現れるときに非有意（ＬＯＷ）となる。
【００４０】
ライト制御回路３は、受信語９を遅延回路４に出力すると共に、パリティ区間信号１７に基づいてライト指示信号１３を生成する。ライト指示信号１３は、パリティ区間信号１７が有意（ＨＩＧＨ）のとき、すなわち受信語９に検査シンボルが現れるときに非有意（ＬＯＷ）となり、パリティ区間信号１７が非有意（ＬＯＷ）のとき、すなわち受信語９に情報シンボルが現れるときに有意（ＨＩＧＨ）となる。
【００４１】
ライト制御回路３は、ライト指示信号１３が有意（ＨＩＧＨ）のときに遅延回路４に受信語９を書き込み、ライト指示信号１３が非有意（ＬＯＷ）のときに遅延回路４への書き込みを行わない。したがって、検査シンボルＰ３２〜Ｐ１が受信される３２クロックの間は、遅延回路４への受信語９の書き込みが行われないことになる。遅延回路４は、誤り検出回路１および誤りパターン生成回路２の処理時間の分、すなわち１００クロック分だけ受信語９を遅延させ、遅延させた受信語１２を出力する。
【００４２】
パリティ区間信号生成回路７は、遅延回路４の遅延時間（１００クロック）から遅延回路４の読み出しに要する時間（１クロック）を引いた遅延時間（９９クロック）分だけパリティ区間信号１７を遅延させたパリティ区間信号１８を生成する。本参考例では、誤り検出回路１および誤りパターン生成回路２の処理に１００クロックを要し、符号語の受信に２５５クロックを要しているので、３５５（＝２５５＋１００）クロック後に遅延回路４から受信語を読み出すために、パリティ区間信号１７に対するパリティ区間信号１８の遅延時間を３５４クロックとした。
【００４３】
リード制御回路５は、パリティ区間信号１８に基づいてリード指示信号１４を生成する。リード指示信号１４は、パリティ区間信号１８が有意（ＨＩＧＨ）のとき、すなわち受信語１２に検査シンボルが現れるタイミングよりも１クロック前のときに非有意（ＬＯＷ）となり、パリティ区間信号１８が非有意（ＬＯＷ）のとき、すなわち受信語１２に情報シンボルが現れるタイミングよりも１クロック前のときに有意（ＨＩＧＨ）となる。
【００４４】
リード制御回路５は、リード指示信号１４が有意（ＨＩＧＨ）のときに遅延回路４から受信語１２を読み出し、リード指示信号１４が非有意（ＬＯＷ）のときに遅延回路４からの読み出しを行わない。したがって、受信語１２に検査シンボルＰ３２〜Ｐ１が現れる３２クロックの間は、遅延回路４からの受信語１２の読み出しが行われないことになる。このため、受信語１２の検査シンボルの期間の値は不定となる。図２では、ＸＸで不定を表している。
【００４５】
演算回路である排他的論理和回路６は、遅延回路４から読み出された受信語１２と誤りパターン１１の排他的論理和をとり、１クロック後に訂正受信語１５を出力する。上記のとおり、受信語１２の検査シンボルの期間の値は不定なので、訂正受信語１５においても検査シンボルの期間の値は不定となる。後段のパケット検出回路８において検査シンボルの期間の値は利用されないため、訂正受信語１５の検査シンボルに対応する期間の値が不定となっても問題ない。
【００４６】
リード制御回路５は、遅延回路４からの受信語１２の読み出しに要する時間（１クロック）と排他的論理和回路６の遅延時間（１クロック）とを足した遅延時間（２クロック）分だけパリティ区間信号１８を遅延させたパリティ区間信号１９を生成する。パリティ区間信号１９は、訂正受信語１５に３２クロック分の検査シンボルが現れるときに有意（ＨＩＧＨ）となり、訂正受信語１５に情報シンボルが現れるときに非有意（ＬＯＷ）となる。
【００４７】
パケット検出回路８は、パリティ区間信号１９のタイミングに基づいて訂正受信語１５から検査シンボルを削除すると共に、訂正受信語１５の情報シンボルに格納されたスタート制御ブロックやターミネート制御ブロック、アイドル制御ブロック、データブロック等を検出し、アイドル制御ブロックを削除することにより、パケット２０を再構成する。このとき、伝送ブロックはすべてスクランブル処理された状態なので、パケット検出回路８は、伝送ブロックのスクランブル処理を解除するデスクランブル処理を行っている。
以上で、本参考例の誤り訂正復号回路の動作が終了する。
【００４８】
本参考例では、受信語９の検査シンボルを遅延回路４に書き込まないようにし、また受信語９を遅延させた受信語１２の検査シンボルを遅延回路４から読み出さないようにしたので、遅延回路４の書き込みと読み出しに要する電力を削減することができ、従来と比較して誤り訂正復号回路の消費電力を削減することができる。
【００４９】
なお、本参考例では、受信語９のすべての検査シンボルを遅延回路４に書き込まず、電力削減効果を大きくしたが、受信語９の検査シンボルの一部を遅延回路４に書き込んでもよい。検査シンボルの一部を書き込む場合でも、従来のようにすべての検査シンボルを遅延回路に書き込む場合と比較して消費電力を削減することができる。同様に、遅延回路４から受信語１２の一部の検査シンボルを読み出してもよい。
【００５０】
また、本参考例では、受信語のビット幅が８ビットであり、１クロック毎に１シンボルを遅延回路４に書き込む構成とし、３２クロックの期間だけ遅延回路４の書き込みおよび読み出しがなされない例を示したが、受信語のビット幅を４０ビット（５バイト）やその他のビット幅にしてもよい。例えば、検査シンボルのみで受信語が構成される期間が１クロック以上存在する２５６ビット（３２バイト）以下であればよい。このとき、パリティ区間信号は、受信語に検査シンボルのみが含まれるときに有意となり、受信語に検査シンボル以外のシンボルも含まれるときに非有意となるように構成する。
【００５１】
また、本参考例では、有意をＨＩＧＨ、非有意をＬＯＷとしたが、有意をＬＯＷ、非有意をＨＩＧＨとしてもよい。また、信号毎に有意／非有意とＨＩＧＨ／ＬＯＷとの対応付けを変更してもよい。
【００５２】
［実施の形態］
次に、本発明の実施の形態について説明する。本実施の形態は、ＲＳ（２５５，２２３，８）の復号処理において、アイドル制御ブロックを予測検出し、アイドル制御ブロックだと判定した部分に誤りがないと判明した場合は、当該アイドル制御ブロックの部分を遅延回路から読み込まないことを特徴とする。これにより、本実施の形態では、遅延回路のリードアクセス回数を減らし、消費電力を削減する。
【００５３】
図３は本実施の形態の誤り訂正復号回路の構成を示すブロック図、図４は本実施の形態の誤り訂正復号回路の動作を示すタイミングチャートである。本実施の形態の誤り訂正復号回路は、誤り検出回路１ａと、誤りパターン生成回路２と、遅延回路４と、リード制御回路５ａと、排他的論理和回路６と、パリティ区間信号生成回路７ａと、パケット検出回路８ａと、アイドル予測検出回路２１とを有する。本実施の形態と従来例との違いは、リード制御回路５ａおよびアイドル予測検出回路２１が追加された点である。
【００５４】
以下、本実施の形態の誤り訂正復号回路の動作について説明する。従来と同様に、図４におけるクロックは、図示しないクロック生成手段によって符号語および受信語９の各バイトに同期して生成される。
誤り検出回路１ａは、受信語９からエラー・シンドローム１０を演算する。また、誤り検出回路１ａは、受信語９の誤り有無情報２２を出力する。誤り有無情報２２は、エラー・シンドローム１０のいずれもが“０”（受信語９に誤り無し）のときに非有意（ＬＯＷ）となり、少なくとも１つのエラー・シンドローム１０が“０”でないときに有意（ＨＩＧＨ）となる。
【００５５】
誤りパターン生成回路２は、エラー・シンドローム１０から２５５バイト長の誤りパターン１１を求める処理を行う。本実施の形態においても、誤り検出回路１ａのシンドローム演算および誤りパターン生成回路２の誤り訂正処理が終了し、符号語に対応する誤りパターン１１が出力されるタイミングを、符号語の受信完了時点（図４のｔ３）から１００クロック後の時点とした。
遅延回路４は、誤り検出回路１ａおよび誤りパターン生成回路２の処理時間の分、すなわち１００クロック分だけ受信語９を遅延させ、遅延させた受信語１２を出力する。
【００５６】
アイドル予測検出回路２１は、受信データ列２３および符号語先頭フラグ１６を入力として、アイドル制御ブロックを予測検出した結果である予測アイドル情報２４を出力する。具体的には、アイドル予測検出回路２１は、符号語先頭フラグ１６のタイミングに基づいて、符号語の情報シンボルブロックに対応する２７個の伝送ブロックを検出し、この２７個の伝送ブロックがすべてアイドル制御ブロックの固定パターンと一致したときは、この２７個の伝送ブロックが受信語１２に現れる２２３クロックの期間において予測アイドル情報２４を有意（ＨＩＧＨ）とし、受信語１２の残りの３２クロックの期間において予測アイドル情報２４を非有意（ＬＯＷ）とする。
【００５７】
また、アイドル予測検出回路２１は、２７個の伝送ブロックのうち少なくとも１つがアイドル制御ブロックの固定パターンと一致しないとき、２５５バイト長の受信語１２のすべての期間で予測アイドル情報２４を非有意（ＬＯＷ）とする。
なお、符号語の受信開始時点（図４のｔ１）から３５５（＝２５５＋１００）クロック後に遅延回路４から受信語１２が読み出されるが、遅延回路４からの受信語１２の読み出しに１クロック分の時間がかかる。そこで、アイドル予測検出回路２１は、２７個の伝送ブロックがすべてアイドル制御ブロックの固定パターンと一致した場合、符号語の受信開始時点から３５４（＝２５５＋１００−１）クロック後に予測アイドル情報２４を有意（ＨＩＧＨ）とする。
【００５８】
また、伝送ブロックのデータフィールドはビット“０”とビット“１”の出現確率が均等となるようにスクランブル処理されているため、アイドル予測検出回路２１は、アイドル制御ブロックの検出のためにデスクランブル回路（不図示）を内部に備えている。図４では、デスクランブル処理後のデータ列を受信データ列２７として記載している。デスクランブル回路の詳細については、例えば非特許文献３に記載がある。
【００５９】
リード制御回路５ａは、遅延回路４に対してリード指示信号１４を出力し、パケット検出回路８ａに対して確定アイドル情報２５を出力する。予測アイドル情報２４が有意（ＨＩＧＨ）のときにリード指示信号１４を非有意（ＬＯＷ）にすることがリード制御回路５ａの特徴であるが、アイドル予測検出回路２１による予測が外れることがある。予測が外れることがあるのは、現在の符号語にビット誤りがある場合と、直前の符号語にビット誤りがある場合である。
【００６０】
現在の符号語に誤りがある場合は、アイドル制御ブロックでない伝送ブロックが、アイドル制御ブロックのパターンに偶然一致することが起こりうる。
また、直前の符号語の情報シンボルブロックの末尾（Ｄ９〜Ｄ１）の伝送ブロックにビット誤りがある場合も、アイドル制御ブロックでない伝送ブロックが、アイドル制御ブロックのパターンに偶然一致することが起こりうる。アイドル予測検出回路２１内のデスクランブル回路において、ある伝送ブロックに対して正しくデスクランブル処理を行うためには、その直前のビット誤りのない伝送フレームデータが必要である。その理由は、デスクランブル回路が直前の５６ビット分の情報を利用するためである。
【００６１】
以上のことを鑑み、リード制御回路５ａは、図５のフローチャートに従ってリード指示信号１４を出力する。具体的には、リード制御回路５ａは、直前の符号語の誤り有無情報２２が誤り無し（非有意）を示し、かつ現在の符号語の誤り有無情報２２が誤り無しを示し、かつ予測アイドル情報２４が有意（ＨＩＧＨ）であって、かつ符号語の情報シンボルに含まれる末尾の伝送ブロックに対応する期間でないときに（ステップＳ１においてＹＥＳ）、リード指示信号１４を非有意（ＬＯＷ）とする（ステップＳ２）。
【００６２】
また、リード制御回路５ａは、ステップＳ１が判定ＹＥＳのときに、遅延回路４からの受信語１２の読み出しに要する時間（１クロック）と排他的論理和回路６の遅延時間（１クロック）とを足した遅延時間（２クロック）分だけ予測アイドル情報２４を遅延させた確定アイドル情報２５を生成する（ステップＳ２）。すなわち、確定アイドル情報２５は、訂正受信語１５の２７個の伝送ブロックがアイドル制御ブロックしか含まないとき、この２７個の伝送ブロックが訂正受信語１５に現れる２２３クロックの期間において有意（ＨＩＧＨ）となる。
【００６３】
また、リード制御回路５ａは、直前の符号語の誤り有無情報２２が誤り有り（有意）を示すことと、現在の符号語の誤り有無情報２２が誤り有りを示すことと、予測アイドル情報２４が非有意（ＬＯＷ）であることと、末尾の伝送ブロックに対応する期間であることのうち少なくとも１つが該当するときに（ステップＳ１においてＮＯ）、リード指示信号１４を有意（ＨＩＧＨ）とする（ステップＳ３）。また、リード制御回路５ａは、ステップＳ１が判定ＮＯのときに、確定アイドル情報２５を非有意（ＬＯＷ）とする（ステップＳ３）。
【００６４】
リード制御回路５ａは、リード指示信号１４が有意（ＨＩＧＨ）のときに遅延回路４から受信語１２を読み出し、リード指示信号１４が非有意（ＬＯＷ）のときに遅延回路４からの読み出しを行わない。
図４の時刻ｔ１より２５５クロック前に受信を開始した符号語については、この符号語をリード制御回路５ａが処理する期間（図４の時刻ｔ２からｔ４）において予測アイドル情報２４が有意（ＨＩＧＨ）であるが、直前の符号語の誤り有無情報２２（時刻ｔ２以前の誤り有無情報２２）が有意（ＨＩＧＨ）となっている。このため、リード制御回路５ａは、リード指示信号１４を有意（ＨＩＧＨ）とし、確定アイドル情報２５を非有意（ＬＯＷ）とする。
【００６５】
また、図４の時刻ｔ１で受信を開始した符号語については、この符号語をリード制御回路５ａが処理する期間（図４の時刻ｔ４からｔ６）において予測アイドル情報２４が有意（ＨＩＧＨ）であり、かつ直前の符号語の誤り有無情報２２（時刻ｔ４以前の誤り有無情報２２）が非有意（ＬＯＷ）となっている。このため、リード制御回路５ａは、リード指示信号１４を非有意（ＬＯＷ）とし、確定アイドル情報２５を有意（ＨＩＧＨ）とする。ただし、リード制御回路５ａは、末尾の伝送ブロック（６５ビット、９クロック）に対応する期間についてはリード指示信号１４を有意（ＨＩＧＨ）とする。
【００６６】
排他的論理和回路６は、遅延回路４から読み出されリード制御回路５ａから出力された受信語１２と誤りパターン１１の排他的論理和をとり、１クロック後に訂正受信語１５を出力する。
【００６７】
パリティ区間信号生成回路７ａは、遅延回路４の遅延時間（１００クロック）と排他的論理和回路６の遅延時間（１クロック）とを足した遅延時間（１０１クロック）分だけ第１の参考例のパリティ区間信号１７を遅延させたパリティ区間信号２６を生成する。パリティ区間信号２６は、訂正受信語１５に３２クロック分の検査シンボルが現れるときに有意（ＨＩＧＨ）となり、訂正受信語１５に情報シンボルが現れるときに非有意（ＬＯＷ）となる。
【００６８】
パケット検出回路８ａは、パリティ区間信号２６のタイミングに基づいて訂正受信語１５から検査シンボルを削除し、訂正受信語１５の情報シンボルに格納されたスタート制御ブロックやターミネート制御ブロック、アイドル制御ブロック、データブロック等を検出してアイドル制御ブロックを削除し、また確定アイドル情報２５を有意（ＨＩＧＨ）が有意のときにはすべてのアイドル制御ブロックを削除することにより、パケット２０を再構成する。このとき、伝送ブロックはすべてスクランブル処理された状態なので、パケット検出回路８ａは、伝送ブロックのスクランブル処理を解除するデスクランブル処理を行っている。以上で、本実施の形態の誤り訂正復号回路の動作が終了する。
【００６９】
本実施の形態では、アイドル制御ブロックを予測検出し、アイドル制御ブロックだと判定した部分に誤りがないと判明した場合は、当該アイドル制御ブロックの部分を遅延回路４から読み込まないようにしたので、遅延回路４の読み出しに要する電力を削減することができ、従来と比較して誤り訂正復号回路の消費電力を削減することができる。
【００７０】
なお、本実施の形態では、受信語のビット幅が８ビットであり、１クロック毎に１シンボルを遅延回路４に書き込む構成とする例を示したが、受信語のビット幅を４０ビット（５バイト）やその他のビット幅にしてもよい。
また、本実施の形態では、“０”の値であるＤ２２３〜Ｄ２２１について、受信語に現れることとしたが、“０”であるため省略して２５２クロックで１符号語とする構成としてもよい。
【００７１】
また、本実施の形態では、１符号語がすべてアイドル制御ブロックであるときに１符号語を単位としてリード指示信号１４を非有意（ＬＯＷ）とする例を示したが、複数のアイドル制御ブロックの一致区間についてリード指示信号１４を非有意（ＬＯＷ）とする構成としてもよい。ただし、その一致区間に含まれる最初と最後の伝送ブロックに関してはリード指示信号１４を誤りの有無にかかわらず有意（ＨＩＧＨ）とする必要がある。
また、本実施の形態では、予測アイドル検出回路２１は受信データ列を入力としたが、受信語を入力としてもよい。
【００７２】
また、本実施の形態では、符号語の構成がＩＥＥＥ８０２．３ａｖ準拠であり、アイドル制御ブロックの検出のために、受信データ列に対してデスクランブル回路が必要な例を示したが、ＩＥＥＥ８０２．３ａｖと異なる変換が受信データ列に施されているときは、受信データ列をアイドル制御ブロックの検出可能な形式に変換するための変換回路を備えても同様の効果が得られる。このような変換回路としては、例えば、受信データ列の位置を交換するデインタリーブ処理を行う変換回路や、ＩＥＥＥ８０２．３ａｖ規格とは異なるデスクランブル処理を行う変換回路がある。
【００７３】
また、本実施の形態では、符号語の構成がＩＥＥＥ８０２．３ａｖ準拠であり、アイドル制御ブロックの検出のために、デスクランブル回路が必要な例を示したが、一般に、アイドル制御ブロックが固定パターンである場合であれば、デスクランブル回路が不要であり、受信語との比較とした構成としてもよい。
【００７４】
また、本実施の形態では、受信語９の伝送ブロックがアイドル制御ブロックの固定パターンと一致したときも遅延回路４へ書き込みを行ったが、受信語９の伝送ブロックがアイドル制御ブロックの固定パターンと一致し、前後の受信語と依存関係がないときは、前記アイドル制御ブロックの固定パターンと一致した区間だけ遅延回路４に受信語９を書き込まないようライト制御回路を付加し、アイドル予測情報に基づいて、リード制御回路５ａにてアイドル制御ブロックと同一のパターンを受信語１２として出力すればよい。
【００７５】
［第２の参考例］
次に、本発明の第２の参考例について説明する。図６は本参考例の誤り訂正復号回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本参考例の誤り訂正復号回路は、誤り検出回路１と、誤りパターン生成回路２と、ライト制御回路３と、遅延回路４と、排他的論理和回路６と、パリティ区間信号生成回路７ｂと、パケット検出回路８とを有する。
【００７６】
本参考例は、第１の参考例からリード制御回路５を削除したものである。リード制御回路５がないため、パリティ区間信号生成回路７ｂは、第１の参考例のパリティ区間信号１８を、排他的論理和回路６の遅延時間（１クロック）だけ遅延させたパリティ区間信号２８を生成してパケット検出回路８に出力すればよい。その他の構成の動作は第１の参考例で説明したとおりである。
【００７７】
こうして、本参考例では、受信語９の検査シンボルを遅延回路４に書き込まないようにしたので、遅延回路４の書き込みに要する電力を削減することができ、従来と比較して誤り訂正復号回路の消費電力を削減することができる。
【００７８】
［第３の参考例］
次に、本発明の第３の参考例について説明する。図７は本参考例の誤り訂正復号回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本参考例の誤り訂正復号回路は、誤り検出回路１と、誤りパターン生成回路２と、遅延回路４と、リード制御回路５と、排他的論理和回路６と、パリティ区間信号生成回路７ｃと、パケット検出回路８とを有する。
【００７９】
本参考例は、第１の参考例からライト制御回路３を削除したものである。パリティ区間信号生成回路７ｃの動作は、パリティ区間信号１７を外部に出力しない点以外は、第１の参考例のパリティ区間信号生成回路７と同じである。
【００８０】
こうして、本参考例では、受信語９を遅延させた受信語１２の検査シンボルを遅延回路４から読み出さないようにしたので、遅延回路４の読み出しに要する電力を削減することができ、従来と比較して誤り訂正復号回路の消費電力を削減することができる。
【００８１】
なお、本発明は上述のものに限定されるものではなく、本発明の要旨を逸脱しない範囲で変更を加えることはもちろんである。本発明の復号方法は、マイクロコンピュータや、ネットワークプロセッサなどを用いたソフトウェアプログラムや、ＬＳＩなどの論理回路で実装できることは明らかである。
例えば誤り訂正復号回路は、ＣＰＵ、記憶装置及びインタフェースを備えたコンピュータと、これらのハードウェア資源を制御するプログラムによって実現することができる。ＣＰＵは、記憶装置に格納されたプログラムに従って第１の参考例、実施の形態、及び第２、第３の参考例で説明した処理を実行する。
【産業上の利用可能性】
【００８２】
本発明は、誤り訂正復号回路に適用することができる。
【符号の説明】
【００８３】
１，１ａ…誤り検出回路、２…誤りパターン生成回路、３…ライト制御回路、４…遅延回路、５，５ａ…リード制御回路、６…排他的論理和回路、７，７ａ，７ｂ，７ｃ…パリティ区間信号生成回路、８，８ａ…パケット検出回路、２１…アイドル予測検出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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