【事件の表示】
　特許第２９８８５９９号「配線板および高速ＩＣパッケージ」の請求項２に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２９８８５９９号の請求項２に係る特許を維持する。
【理　由】
［１］手続の経緯
　本件特許第２９８８５９９号（平成４年１月８日出願、平成１１年１０月８日設定登録）は、異議申立人京セラ株式会社により特許異議の申立てがなされ、取消理由を通知し、その指定期間内である平成１２年１２月５日に訂正請求がなされたものである。
　
［２］訂正の適否についての判断
（１）訂正事項
（１−１）訂正前の請求項２を、
　「【請求項２】導電性基板と、前記導電性基板上に半導体素子を搭載するために開口部が設けられた第１の誘電体基板と、前記第１の誘電体基板周囲上にあって前記開口部より大きな開口部と一部切り欠き部が設けられた第２の誘電体基板からなり、前記第１の誘電体基板の前記導電性基板側に設けられた接地用導電体膜と、前記接地用導電体膜と対向する面に設けられたストリップ状の導電体膜によりマイクロストリップ線路が構成され、かつ前記接地用導電体膜と前記第２の誘電体基板の上面に設けられた接地用導電体膜と前記第１の誘電体基板および前記第２の誘電体基板の層間に設けられたストリップ状の導電体膜によりストリップ線路が構成され、前記マイクロストリップ線路および前記ストリップ線路の延長上にある導電体膜上に設けられた金属性のリードからなる高速ＩＣパッケージにおいて、
　前記第１の誘電体基板が少なくとも２層の誘電体シートからなり、誘電体シートの層間の一部に導電体層が設けられ、前記導電体層と第１の誘電体基板に設けられた接地用導電体膜がほぼ同電位となるように電気的に連結された構成であって、
　かつ前記導電体層と前記誘電体シートとストリップ状の導電体膜からなるマイクロストリップ線路の特性インピーダンスが、第１の誘電体基板に設けられた接地用導電体膜と第２の誘電体基板の上面に設けられた接地用導電体膜と、前記マイクロストリップ線路用ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なる幅のストリップ状の導電体膜からなるストリップ線路の特性インピーダンスおよび第１の誘電体基板に設けられた接地用導電体膜と層間の導電体層が設けられていない第１の誘電体基板と、前記ストリップ線路用ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なる幅のストリップ状の導電体膜からなるマイクロストリップ線路の特性インピーダンスとほぼ同一になるようにし、
　前記導電体層は、前記マイクロストリップ線路あるいは前記ストリップ線路を構成する領域以外では除去されていることを特徴とする高速ＩＣパッケージ。」と訂正する。
　
（１−２）特許明細書の段落【０００７】の記載を、
　「また、導電性基板と、該導電性基板上に半導体素子を搭載するために開口部が設けられた第１の誘電体基板と、該第１の誘電体基板周囲上にあって前記開口部より大きな開口部と一部切り欠き部が設けられた第２の誘電体基板からなり、該第１の誘電体基板の該導電性基板側に設けられた接地用導電体膜と、該接地用導電体膜と対向する面に設けられたストリップ状の導電体膜によりマイクロストリップ線路が構成され、かつ該接地用導電体膜と該第２の誘電体基板の上面に設けられた接地用導電体膜と該第１の誘電体基板および該第２の誘電体基板の層間に設けられたストリップ状の導電体膜によりストリップ線路が構成され、該マイクロストリップ線路およびストリップ線路の延長上にある導電体膜上に設けられた金属性のリードからなる高速ＩＣパッケージにおいて、
　該第１の誘電体基板が少なくとも２層の誘電体シートから構成した。さらに、誘電体シートの層間の一部に導電体層を設け、該導電体層と該接地用導電体膜がほぼ同電位となるように電気的に連結される構成とした。これにより、高速ＩＣパッケージの配線部および端子部を、該導電体層と誘電体シートとストリップ状の導電体膜からなるマイクロストリップ線路と、第１の誘電体基板に設けられた接地用導電体膜と第２の誘電体基板の上面に設けられた接地用導電体膜と前記ストリップ状の導電体膜の延長上にあって、該導電体膜の幅と異なるストリップ状の導電体膜からなるストリップ線路と、第１の誘電体基板に設けられた接地用導電体膜と層間の導電体層が設けられていない第１の誘電体基板と前記ストリップ線路用ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なるストリップ状の導電体膜からなるマイクロストリップ線路から構成されるようにした。そして、前記導電体層は、前記マイクロストリップ線路あるいは前記ストリップ線路を構成する領域以外では除去されているように構成した。」と訂正する。
　
（２）訂正の目的の適否、新規事項の追加の有無、及び拡張、又は変更の存否
（２−１）上記訂正事項（１−１）について
　特許明細書の特許請求の範囲の請求項２に記載された「導電体層」を、「前記マイクロストリップ線路あるいは前記ストリップ線路を構成する領域以外では除去されている」ものに限定した。上記限定事項は、特許明細書の段落【００１４】に記載されていたものである。
　したがって、この訂正は、特許法第１２０条の４第２項ただし書第１号に規定する特許請求の範囲の減縮に該当する。
　
　また、混合して用いられていた「前記」及び「該」を「前記」に統一すると共に、直前に記載された同一名詞を指し示す必要がある場合にのみ「該」を使用するようにして当該請求項の記載を明りょうにした。
　したがって、この訂正は、同法第１２０条の４第２項ただし書第３号に規定する明りょうでない記載の釈明に該当する。
　
　また、「第２の誘電体基板の上面に設けられた導電体膜」を「前記第２の誘電体基板の上面に設けられた接地用導電体膜」に訂正した。「前記第２の誘電体基板の上面に設けられた導電体膜」が「前記第２の誘電体基板の上面に設けられた接地用導電体膜」であることは、図４より明らかである。
　したがって、この訂正は、同法第１２０条の４第２項ただし書第２号に規定する誤記の訂正に該当する。
　
　さらに、「ストリップ状の導電体膜の延長上」を「マイクロストリップ線路用ストリップ状の導電体膜の延長上」に訂正した。「ストリップ状の導電体膜の延長上」が「マイクロストリップ線路用ストリップ状の導電体膜の延長上」であることは、段落【００１２】の記載より明らかである。
　したがって、この訂正は、同法第１２０条の４第２項ただし書第３号に規定する明りょうでない記載の釈明に該当する。
　
（２−２）上記訂正事項（１−２）について
　特許請求の範囲に係わる上記訂正事項（１−１）によって明細書の【課題を解決するための手段】の欄の記載が不明りょうにならないように、その記載を訂正後の特許請求の範囲に整合させたものである。
　したがって、この訂正は、同法第１２０条の４第２項ただし書第３号に規定する明りょうでない記載の釈明に該当する。
　
　そして、上記訂正事項（１−１）、（１−２）は、願書に添付した明細書又は図面に記載した事項の範囲内での訂正であり、また実質上特許請求の範囲を拡張し又は変更するものでもない。
　
（３）まとめ
　以上のとおりであるから、上記訂正は、特許法（平成６年改正法）附則第６条第１項の規定によりなお従前の例によるとされる、同法第１２０条の４第３項において準用する同法による改正前の特許法（平成５年改正法）第１２６条第１項ただし書、及び第２項の規定に適合するので、当該訂正を認める。
　
［３］特許異議の申立てについての判断
（１）申立ての理由の概要
　異議申立人京セラ株式会社は、甲第１、２号証を提出して、本件請求項２に係る発明は甲第１号証または甲第２号証に記載された発明であり、また、本件請求項２に係る発明は甲第１号証または甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであり、本件請求項２に係る発明の特許を取り消すべき旨主張している。
　
（２）本件請求項２に係る発明
　本件請求項２に係る発明（以下、「本件発明」という。）は、訂正明細書の特許請求の範囲の請求項２に記載された、以下のとおりのものである。
　「【請求項２】導電性基板と、前記導電性基板上に半導体素子を搭載するために開口部が設けられた第１の誘電体基板と、前記第１の誘電体基板周囲上にあって前記開口部より大きな開口部と一部切り欠き部が設けられた第２の誘電体基板からなり、前記第１の誘電体基板の前記導電性基板側に設けられた接地用導電体膜と、前記接地用導電体膜と対向する面に設けられたストリップ状の導電体膜によりマイクロストリップ線路が構成され、かつ前記接地用導電体膜と前記第２の誘電体基板の上面に設けられた接地用導電体膜と前記第１の誘電体基板および前記第２の誘電体基板の層間に設けられたストリップ状の導電体膜によりストリップ線路が構成され、前記マイクロストリップ線路および前記ストリップ線路の延長上にある導電体膜上に設けられた金属性のリードからなる高速ＩＣパッケージにおいて、
　前記第１の誘電体基板が少なくとも２層の誘電体シートからなり、誘電体シートの層間の一部に導電体層が設けられ、前記導電体層と第１の誘電体基板に設けられた接地用導電体膜がほぼ同電位となるように電気的に連結された構成であって、
　かつ前記導電体層と前記誘電体シートとストリップ状の導電体膜からなるマイクロストリップ線路の特性インピーダンスが、第１の誘電体基板に設けられた接地用導電体膜と第２の誘電体基板の上面に設けられた接地用導電体膜と、前記マイクロストリップ線路用ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なる幅のストリップ状の導電体膜からなるストリップ線路の特性インピーダンスおよび第１の誘電体基板に設けられた接地用導電体膜と層間の導電体層が設けられていない第１の誘電体基板と、前記ストリップ線路用ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なる幅のストリップ状の導電体膜からなるマイクロストリップ線路の特性インピーダンスとほぼ同一になるようにし、
　前記導電体層は、前記マイクロストリップ線路あるいは前記ストリップ線路を構成する領域以外では除去されていることを特徴とする高速ＩＣパッケージ。」
　
（３）刊行物に記載の事項
（３−１）刊行物１（申立人の提出した甲第１号証に対応する。）
　上記刊行物１の特開昭６３−１０８７５６号公報には、３ＧＨｚ〜５０ＧＨｚの超高周波の動作周波数で作動させる半導体素子等の素子を収容する超高周波素子用パッケージに関する発明（以下、「引用発明１」という。）が、第１〜８、２１〜２５図とともに開示されており、さらに以下の事項が記載されている。
　
従来の技術として
　「従来より、第２１図ないし第２３図に示すような構造の半導体素子等の素子を収容するパッケージ１がある。図中の第２１図はパッケージ１の一部破断平面図を示し、第２２図、第２３図はパッケージの一部縦断正面図を示す。以下このパッケージ１の構造を説明する。該パッケージ１は、通常、その素子搭載面２に半導体素子等の素子を装着する素子保持用のボンデング層３を有する、金属基板４（第２２図に示したもの。）の表面・・・に、半導体素子等の素子を収容可能な方形状の透孔５を穿設したセラミック部材等からなる中間絶縁層６ｂを積層する。そして、中間絶縁層６ｂ上面にメタライズ層等からなる入出力用の伝送線路７を形成する。さらに、該中間絶縁層６ｂの上面には、その上面に封止用キャップ（図示せず）を被着させるメタライズ層等からなるシール層８を備えたセラミック部材等からなる最上絶縁層６ｃを、上記の中間絶縁層６ｂ上面の伝送線路７の一部を覆うようにして積層する。図中のパッケージ１は以上のような多層構造をしている。」（第１頁左欄１６行〜右欄１７行）
　
発明の目的について
　「本発明は、かかる従来の問題点を解決するためになされたもので、その目的は、超高周波用の高集積度の半導体素子等の素子を収容するパッケージ１において、その各インナーリード部７ａのパターン幅Ａを、アウターリード部７ｂのパターン幅Ｃに規制されずに、伝送線路７の特性インピーダンスのマッチングを図りながら、自在に小幅に形成できる、絶縁度が高く、製造が容易で、実用に適する超高周波素子用パッケージを提供することにある。」（第２頁左下欄１２行〜右下欄１行）
　
発明の実施例について
　「次に、本発明の実施例につき、図面に基づき説明する。第１図ないし第１５図には、本発明の超高周波素子用パッケージ１０の好適な各種の実施例を示す。図中において、既述の従来のパッケージ１と同一部材には、同一符号を付して、その説明を省略する。
　第１図および第２図は本発明の超高周波素子用パッケージの一例を示し、第１図は該パッケージ中の伝送線路７０の平面図、第２図は該パッケージの縦断面図を示す。図中のパッケージ１０は中間絶縁層６ｂ等の絶縁層６に誘電率８．０のアルミナセラミックを用い、中間絶縁層６ｂ上面に沿って備える伝送線路７０のパターンピッチを０．６５ｍｍとすると共に、該伝送線路７０のパターン長さを２ｍｍとした。また、中間絶縁層６ｂの厚さを０．４ｍｍとすると共に、最上絶縁層６ｃの厚さを０．４ｍｍとした。さらに、伝送線路中のインナーリード部７０ａのパターン幅Ａを、該伝送線路７０の特性インピーダンスを５０オームにマッチングさせながら、アウターリード部７０ｂと同一幅の０．５ｍｍから０．２ｍｍに縮小するために、伝送線路中のインナーリード部７０ａ直下の該インナーリード部から０．１７ｍｍ下がった中間絶縁層６ｂ中に水平に伝送線路７０の特性インピーダンス調整用のメタライズ層等からなる調整物体層１５を介在させると共に、該調整物体層１５からその下方にかけての中間絶縁層６ｂ中に、その内部に導体を充填した接地層１３に導通するヴィアホール１４を複数個設けた。図中のパッケージ１０は以上のように構成したものである。」（第３頁左上欄３行〜右上欄１２行）、
　「第３図および第４図は本発明の超高周波素子用パッケージの他の一例を示し、第３図は該パッケージ中の伝送線路の平面図、第４図は該パッケージの縦断面図を示す。図中のパッケージ１０は、中間絶縁層６ｂおよび最上絶縁層６ｃに誘電率８．０のアルミナセラミックを用い、その中間絶縁層６ｂ上面に沿って備える伝送線路７０のパターンピッチを０．６５ｍｍとすると共に、該伝送線路７０のパターン長さを２ｍｍとした。また、中間絶縁層６ｂの厚さを０．４ｍｍとすると共に、最上絶縁層６ｃの厚さを０．４ｍｍとした。さらに、伝送線路のインナーリード部７０ａのパターン幅Ａを、該伝送線路７０の特性インピーダンスを５０オームにマッチングさせながら、アウターリード部７０ｂと同一幅の０．５ｍｍから０．１２ｍｍに縮小するために、伝送線路中のインナーリード部７０ａ直下の該インナーリード部から０．１１ｍｍ下がった中間絶縁層６ｂ中に水平にメタライズ層からなる伝送線路７０の特性インピーダンス調整用の調整物体層１５を介在させると共に、該調整物体層１５からその下方にかけての中間絶縁層６ｂ中に、その内部にメタライズ層を充填した接地層１３に導通するヴィアホール１４を複数個設けた。また、伝送線路中のインナーリード部７０ａ直下の一部とシール部７０ｃ直下の一部にかけての中間絶縁層６ｂ内の中途部と、シール部７０ｃを覆う最上絶縁層６ｃ内の中途部に、それぞれ水平にメタライズ層からなる伝送線路７０の特性インピーダンス調整用の調整物体層１５をその上下の各調整物体層１５間に０．６ｍｍの間隔をあけて設けると共に、該各調整物体層１５からその下方とその上方にかけての中間絶縁層６ｂ中と最上絶縁層６ｃ中に、その内部に導体を充填した１個ないし複数個の接地層１３に導通するヴィアホール１４を設けた。また、伝送線路中のシール部７０ｃおよびアウターリード７０ｂ部の一部のパターン幅Ｂを０．１６ｍｍに縮小形成するために、伝送線路中のアウターリード部７０ｂ直下の該アウターリード部から０．１４ｍｍ下がった中間絶縁層６ｂ中に水平にメタライズ層からなる伝送線路７０の特性インピーダンス調整用の調整物体層１５を介在させると共に、該調整物体層１５からその下方にかけての中間絶縁層６ｂ内に、その内部に導体を充填した接地層１３に導通するヴィアホール１４を複数個設けた。図中のパッケージ１０は以上のように構成したものである。」（第３頁左下欄５行〜第４頁左上欄１０行）
　
発明の効果について
　「以上説明したように、本発明の超高周波素子用パッケージにおいては、伝送線路周囲のパッケージを構成する絶縁層内に介在させる伝送線路の特性インピーダンスを調整する調整物体の絶縁層内における介在位置、その介在させる量や密度、およびその調整物体の材質等を適宜選択することにより、調整物体を介在させた絶縁層部分の誘電率を、他の絶縁層部分に比べて、局部的に自在に増大またはは減少させることができる。従って、調整物体を介在させた絶縁層部分直上の絶縁層上面等に沿って形成するメタライズ層等からなる伝送線路の一部のインナーリード部やアウターリード部等のパターン幅を、伝送線路の特性インピーダンスのマッチングを図りながら、他の伝送線路のパターン幅に規制されずに、パッケージ内部に収容する高集積度の超高周波用の半導体素子等の素子の接続パターンピッチやリ一ド線等の幅に合わせて自在に小幅または大幅に形成できる。」（第５頁左下欄１５行〜右下欄１２行）
　
　なお、第２１図および第２２図によれば、伝送線路７のアウターリード部７ｂにはリード９が設けられていることが示されている。
　
（３−２）刊行物２（申立人の提出した甲第２号証に対応する。）
　上記刊行物２の特開昭５８−１２１６５１号公報には、超高速パルス集積回路用パッケージの構造に関する発明（以下、「引用発明２」という。）が開示され、さらに以下の事項が記載されている。
　
発明の構成として
　「接地導体上に誘電体が装着され該誘電体上にリード電極が設けられたパッケージにおいて、前記接地導体、前記誘電体および前記リード電極によって構成される複数個の伝送路が一定の特性インピーダンスを有するようにリード線の幅に応じて前記誘電体の厚さが対応する寸法に設定されていることを特徴とする集積回路用パッケージ。」（特許請求の範囲）
　
実施例として
　「第２図（ａ）および（ｂ）は本発明の実施例の断面図及び平面図であって、１は信号入出力用リード線、２は線幅が途中で異なるメタライズドリード線、３はボンディングワイヤ、４は半導体チップ、５は接地導体、６は金属性カバー、７は誘電体、８は誘電体７中に設けられたメタライズド接地導体、９は接地導体５とメタライズド接地導体８を導通させるスルーホールである。ここで、メタライズドリード線２の線幅が異なる位置とスルーホール９の位置は概ね一致し、リード線１と接地導体５およびメタライズドリード線２の線幅の狭い部分とメタライズド接地導体８の各々の対は特定の特性インピーダンスを有するマイクロストリップラインを構成する。このような構造になっているため、マイクロストリップラインの特性インピーダンスを外部駆動回路あるいは出力回路の伝送路インピーダンスと一致させることにより、入出力信号は波形歪を受けることなく半導体チップに入力あるいは半導体チップから出力することができる。」（第２頁左上欄１７行〜右上欄１５行）
　
　さらに、申立人は、参考資料１として、特開昭６３−２６１８５９号公報を、参考資料２として特開平２−８７７０１号公報をそれぞれ提出しているが、参考資料１、２には、いずれも高周波集積回路用パッケージにおいて誘電体基板の１部に切り欠きを設けたものが開示されている。
　
（２）本件発明と引用発明１、２との対比、判断
１）本件発明と引用発明１との対比
　引用発明１における「金属基板４」、半導体素子等の素子を収容可能な方形状の透孔５を穿設したセラミック部材等からなる「中間絶縁層６ｂ」、中間絶縁層６ｂの上面に積層された「最上絶縁層６ｃ」、中間絶縁層６ｂの下面に形成された「接地層１３」、中間絶縁層６ｂの上面に形成されたメタライズ層等からなる入出力用の伝送線路７０中の「インナーリード部７０ａおよびアウターリード部７０ｂ」、最上絶縁層６ｃの上面に形成された「接地層１３」、伝送線路７０中の「シール部７０ｃ」、「リード線９」、および中間絶縁層６ｂ中に介在させた、伝送線路７０の特性インピーダンス調整用の「調整物体層１５」は、それぞれ本件発明における、「導電性基板」、「第１の誘電体基板」、「第２の誘電体基板」、第１の誘電体基板の導電性基板側に設けられた「接地用導電体」、「この接地用導電体膜と対向する面に設けられたストリップ状の導電体膜」、「第２の誘電体基板の上面に設けられた導電体膜」、「第１の誘電体基板および第２の誘電体基板の層間に設けられたストリップ状の導電体膜」、「金属性のリード」、および「少なくとも２層の誘電体シートからなる第１の誘電体基板の誘電体シートの層間の一部に設けられた導電体膜」に対応する。
　
　してみると、本件発明と引用発明１とは、本件発明の構成に沿って記載すると、
　「導電性基板と、前記導電性基板上に半導体素子を搭載するために開口部が設けられた第１の誘電体基板と、前記第１の誘電体基板周囲上にあって前記開口部より大きな開口部が設けられた第２の誘電体基板からなり、前記第１の誘電体基板の前記導電性基板側に設けられた接地用導電体膜と、前記接地用導電体膜と対向する面に設けられたストリップ状の導電体膜によりマイクロストリップ線路が構成され、かつ前記接地用導電体膜と前記第２の誘電体基板の上面に設けられた接地用導電体膜と前記第１の誘電体基板および前前言第２の誘電体基板の層間に設けられたストリップ状の導電体膜によりストリップ線路が構成され、前記マイクロストリップ線路および前記ストリップ線路の延長上にある導電体膜上に設けられた金属性のリードからなる高速ＩＣパッケージにおいて、
　前記第１の誘電体基板が誘電体シートからなり、誘電体シートが少なくとも２層の誘電体シートからなり、誘電体シートの層間の一部に導電体層が設けられ、前記導電体層と第１の誘電体基板に設けられた接地用導電体膜がほぼ同電位となるように電気的に連結された構成であって、かつ前記導電体層と前記誘電体シートとストリップ状の導電体膜からなるマイクロストリップ線路の特性インピーダンスが、第１の誘電体基板に設けられた接地用導電体膜と第２の誘電体基板の上面に設けられた接地用導電体膜と、前記マイクロストリップ線路用ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なる幅のストリップ状の導電体膜からなるストリップ線路の特性インピーダンスおよび第１の誘電体基板に設けられた接地用導電体膜と導電体層が設けられていない第１の誘電体基板と、前記ストリップ線路用ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なる幅のストリップ状の導電体膜からなるマイクロストリップ線路の特性インピーダンスとほぼ同一になるようにした高速ＩＣパッケージ」の点で一致する。
　
　しかしながら、以下の点Ａ、Ｂで相違する。
Ａ．本件発明では、導電体層が、マイクロストリップ線路あるいはストリップ線路を構成する領域以外では除去されているのに対し、引用発明１では、調整物体層１５は、インナーリード部７０ａ、アウターリード部７０ｂ、シール部７０ｃの領域以外では除去されているのか否かわからない点。
Ｂ．本件発明では、第２の誘電体基板に一部切り欠き部が設けられているのに対し、引用発明１にはこのような切り欠きが設けられていない点。
　
　そこで、上記相違点Ａについて検討すると、刊行物１には、「伝送線路の特性インピーダンスを調整する調整物体の絶縁層内における介在位置、その介在させる量や密度、及びその調整物体の材質等を適宜選択することにより」、調整物体を介在させた絶縁層部分の誘電率を局部的に変えて、伝送線路の特性インピーダンスのマッチングを図ることが記載されている。
　しかしながら、調整物体の絶縁層内における介在位置、その介在させる量については、第２、４、６、８図に絶縁層内の調整物体層１５の断面が記載されているだけで、具体的に、「インナーリード部７０ａ、アウターリード部７０ｂ、およびシール部７０ｃ」（本件発明の「マイクロストリップ線路あるいはストリップ線路」に対応する。）が構成する領域に対して、どのような領域に介在させて伝送線路の特性インピーダンスを調整するのかは明らかではないし、インナーリード部７０ａ、アウターリード部７０ｂ、およびシール部７０ｃが構成する領域以外では、調整物体を除去することは単なる設計的事項であるとすることもできない。
　
　そして、本件発明は、上記相違点Ａの構成により、不必要な「導電体層」を除去することによって、密着性が良くしかも熱膨張係数に差のない「誘電体シート」同士が直接密着する面積を増やし、誘電体シートの剥離を防止するという顕著な効果を奏するものである。
　
　したがって、本件発明は、引用発明１ではないし、また引用発明１に基づいて当業者が容易に発明をすることができたものでもない。
　
２）本件発明と引用発明２との対比
　引用発明２における「接地導体５」、「誘電体７」、「メタライズドリード線２」、「信号入出力リード線１」、および「メタライズド接地導体８」は、本件発明における、「導電性基板および第１の誘電体基板の導電性基板側に設けられた接地用導電体膜」、「第１の誘電体基板および第２の誘電体基板」、「ストリップ状の導電体膜」、「金属性のリード」、および「第１の誘電体基板が少なくとも２層の誘電体シートからなる第１の誘電体基板の誘電体シートの層間の一部に設けられた導電体膜」に対応する。
　また、刊行物２に記載の集積回路用パッケージにおいては、誘電体７は半導体素子を搭載するために開口部が設けられた第１の誘電体基板と、この第１の誘電体基板周囲上にあって前記開口部より大きな開口部が設けられた第２の誘電体基板からなることは明らかであり、接地導体５とメタライズドリード線２によりマイクロストリップ線路が構成されており、接地導体５と金属性カバー６とメタライズドリード線２によりストリップ線路が構成されており、信号入出力リード線１はマイクロストリップ線路およびストリップ線路の延長上にあるメタライズドリード線２に設けられており、メタライズド接地導体８は誘電体７中に設けられたものであり、またメタライズド接地導体８は接地導体５と同電位となるようにスルーホール９により導通していることが記載されている。
　
　してみると、本件発明と引用発明２とは、本件発明の構成に沿って記載すると、
「導電性基板と、前記導電性基板上に半導体素子を搭載するために開口部が設けられた第１の誘電体基板と、前記第１の誘電体基板周囲上にあって前記開口部より大きな開口部と一部切り欠き部が設けられた第２の誘電体基板からなり、前記第１の誘電体基板の前記導電性基板側に設けられた接地用導電体膜と、前記接地用導電体膜と対向する面に設けられたストリップ状の導電体膜によりマイクロストリップ線路が構成され、かつ前記接地用導電体膜と前記第２の誘電体基板の上面に設けられた接地用導電体膜と前記第１の誘電体基板および前記第２の誘電体基板の層間に設けられたストリップ状の導電体膜によりストリップ線路が構成され、前記マイクロストリップ線路および前記ストリップ線路の延長上にある導電体膜上に設けられた金属性のリードからなる高速ＩＣパッケージにおいて、
　前記第１の誘電体基板が少なくとも２層の誘電体シートからなり、誘電体シートの層間の一部に導電体層が設けられ、前記導電体層と第１の誘電体基板に設けられた接地用導電体膜がほぼ同電位となるように電気的に連結された高速ＩＣパッケージ。」の点で一致する。
　
　しかしながら、以下の点Ａ、Ｂ、Ｃ、およびＤで相違する。
Ａ．本件発明では、導電体層が、マイクロストリップ線路あるいはストリップ線路を構成する領域以外では除去されているのに対し、引用発明２では、メタライズド接地導体８は、メタライズドリード線２の領域以外では除去されているのか否かわからない点。
Ｂ．本件発明では、第２の誘電体基板に一部切り欠き部が設けられているのに対し、引用発明２ではこのような切り欠きが設けられていない点。
Ｃ．本件発明では、第１の誘電体基板が少なくとも２層の誘電体シートからなり、誘電体シートの層間の一部に導電体層が設けられているのに対し、引用発明２では、メタライズド接地導体８は、誘電体７中に設けられている点。Ｄ．本件発明では、導電体層と誘電体シートとストリップ状の導電体膜からなるマイクロストリップ線路の特性インピーダンスが、第１の誘電体基板に設けられた接地用導電体膜と第２の誘電体基板の上面に設けられた接地用導電体膜と、前記マイクロストリップ線路用ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なる幅のストリップ状の導電体膜からなるストリップ線路の特性インピーダンスおよび第１の誘電体基板に設けられた接地用導電体膜と層間の導電体層が設けられていない第１の誘電体基板と、前記ストリップ線路用ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なる幅のストリップ状の導電体膜からなるマイクロストリップ線路の特性インピーダンスとほぼ同一になるようにしているのに対し、引用発明２では、メタライズド接地導体８と誘電体７とメタライズドリード線２からなるマイクロストリップ線路の特性インピーダンスが、接地導体５と金属性カバー６とマイクロストリップ線路を構成するメタライズドリード線２と異なる線幅のメタライズドリード線２からなるストリップ線路の特性インピーダンスおよび接地導体５とメタライズ接地導体８が設けられていない誘電体７とストリップ線路を構成するメタライズドリード線２と異なる線幅のメタライズドリード線２からなるマイクロストリップ線路の特性インピーダンスとほぼ同一であるか否かわからない点。
　
　そこで、上記相違点Ａについて検討すると、刊行物２には、「メタライズドリード線２の線幅が異なる位置とスルーホール９の位置は概ね一致し、リード線１と接地導体５およびメタライズドリード線２の線幅の狭い部分とメタライズド接地導体８の各々の対は特定の特性インピーダンスを有するマイクロストリップラインを構成する」ことにより、「マイクロストリップラインの特性インピーダンスを外部駆動回路あるいは出力回路の伝送路インピーダンスと一致させること」が記載されている。
　しかしながら、メタライズド接地導体８の誘電体７中における領域については、第２〜４図に誘電体７中のメタライズド接地導体８の断面が記載されているだけで、具体的に、「メタライズドリード線２」（本件発明の「マイクロストリップ線路あるいはストリップ線路」に対応する。）が構成する領域に対して、どのような領域に設けることにより、マイクロストリップラインの特性インピーダンスを外部駆動回路あるいは出力回路の伝送路インピーダンスと一致させるのかは明らかではないし、また、メタライズドリード線２が構成する領域以外では、メタライズド接地導体を除去することは単なる設計的事項であるとすることもできない。
　
　そして、本件発明は、上記１）で示したとおりの顕著な効果を奏するものである。
　
　したがって、本件発明は、上記相違点Ｂ、Ｃ、およびＤについては検討するまでもなく、引用発明２ではないし、また引用発明２に基づいて当業者が容易に発明をすることができたものでもない。さらに、本件発明は、引用発明１、２を組み合わせても本件発明を容易に想到することはできないから、引用発明１、２に基づいて当業者が容易に発明をすることができたものではない。
　
［４］むすび
　以上のとおりであるから、特許異議の申立ての理由によっては、本件発明についての特許を取り消すことはできない。
　また、他に本件発明に係る特許を取り消すべき理由を発見しない。
　したがって、本件発明についての特許は、拒絶の査定をしなければならない特許出願に対してなされたものとは認められない。
　よって、特許法（平成６年改正法）附則第１４条の規定に基づく、平成７年政令第２０５号第４条第２項の規定により、上記のとおり決定する。
【異議決定日】
平成１３年２月１３日（２００１．２．１３）
【訂正の要旨】
訂正の要旨
（１）特許請求の範囲の減縮、明りょうでない記載の釈明、および誤記の訂正を目的として、訂正前の請求項２を、
　「【請求項２】導電性基板と、前記導電性基板上に半導体素子を搭載するために開口部が設けられた第１の誘電体基板と、前記第１の誘電体基板周囲上にあって前記開口部より大きな開口部と一部切り欠き部が設けられた第２の誘電体基板からなり、前記第１の誘電体基板の前記導電性基板側に設けられた接地用導電体膜と、前記接地用導電体膜と対向する面に設けられたストリップ状の導電体膜によりマイクロストリップ線路が構成され、かつ前記接地用導電体膜と前記第２の誘電体基板の上面に設けられた接地用導電体膜と前記第１の誘電体基板および前記第２の誘電体基板の層間に設けられたストリップ状の導電体膜によりストリップ線路が構成され、前記マイクロストリップ線路および前記ストリップ線路の延長上にある導電体膜上に設けられた金属性のリードからなる高速ＩＣパッケージにおいて、
　前記第１の誘電体基板が少なくとも２層の誘電体シートからなり、誘電体シートの層間の一部に導電体層が設けられ、前記導電体層と第１の誘電体基板に設けられた接地用導電体膜がほぼ同電位となるように電気的に連結された構成であって、
　かつ前記導電体層と前記誘電体シートとストリップ状の導電体膜からなるマイクロストリップ線路の特性インピーダンスが、第１の誘電体基板に設けられた接地用導電体膜と第２の誘電体基板の上面に設けられた接地用導電体膜と、前記マイクロストリップ線路用ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なる幅のストリップ状の導電体膜からなるストリップ線路の特性インピーダンスおよび第１の誘電体基板に設けられた接地用導電体膜と層間の導電体層が設けられていない第１の誘電体基板と、前記ストリップ線路用ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なる幅のストリップ状の導電体膜からなるマイクロストリップ線路の特性インピーダンスとほぼ同一になるようにし、
　前記導電体層は、前記マイクロストリップ線路あるいは前記ストリップ線路を構成する領域以外では除去されていることを特徴とする高速ＩＣパッケージ。」と訂正する。
（２）明りょうでない記載の釈明を目的として、特許明細書の段落【０００７】の記載を、
　「また、導電性基板と、該導電性基板上に半導体素子を搭載するために開口部が設けられた第１の誘電体基板と、該第１の誘電体基板周囲上にあって前記開口部より大きな開口部と一部切り欠き部が設けられた第２の誘電体基板からなり、該第１の誘電体基板の該導電性基板側に設けられた接地用導電体膜と、該接地用導電体膜と対向する面に設けられたストリップ状の導電体膜によりマイクロストリップ線路が構成され、かつ該接地用導電体膜と該第２の誘電体基板の上面に設けられた接地用導電体膜と該第１の誘電体基板および該第２の誘電体基板の層間に設けられたストリップ状の導電体膜によりストリップ線路が構成され、該マイクロストリップ線路およびストリップ線路の延長上にある導電体膜上に設けられた金属性のリードからなる高速ＩＣパッケージにおいて、
　該第１の誘電体基板が少なくとも２層の誘電体シートから構成した。さらに、誘電体シートの層間の一部に導電体層を設け、該導電体層と該接地用導電体膜がほぼ同電位となるように電気的に連結される構成とした。これにより、高速ＩＣパッケージの配線部および端子部を、該導電体層と誘電体シートとストリップ状の導電体膜からなるマイクロストリップ線路と、第１の誘電体基板に設けられた接地用導電体膜と第２の誘電体基板の上面に設けられた接地用導電体膜と前記ストリップ状の導電体膜の延長上にあって、該導電体膜の幅と異なるストリップ状の導電体膜からなるストリップ線路と、第１の誘電体基板に設けられた接地用導電体膜と層間の導電体層が設けられていない第１の誘電体基板と前記ストリップ線路用ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なるストリップ状の導電体膜からなるマイクロストリップ線路から構成されるようにした。そして、前記導電体層は、前記マイクロストリップ線路あるいは前記ストリップ線路を構成する領域以外では除去されているように構成した。」と訂正する。
（５４）【発明の名称】
配線板および高速ＩＣパッケージ
（５７）【特許請求の範囲】
　【請求項１】　第１の誘電体基板と第２の誘電体基板の層間に設けられたストリップ状の導電体膜と、該ストリップ状の導電体膜を挟むように該第１の誘電体基板と該第２の誘電体基板のそれぞれの一面に設けられた接地用導電体膜によりストリップ線路が構成された配線板において、
　該第１の誘電体基板および該第２の誘電体基板が、少なくとも２層の誘電体シートからなり、各誘電体シートの層間の一部に導電体層が設けられ、該導電体層と該各接地用導電体膜がほぼ同電位となるように電気的に連結されて構成され、
　かつ第１の誘電体基板に設けられた導電体層と第２の誘電体基板に設けられた導電体層と、第１の誘電体基板と第２の誘電体基板の層間に設けられたストリップ状の導電体膜とからなるストリップ線路の特性インピーダンスが、第１の誘電体基板に設けられた接地用導電体膜と第２の誘電体基板に設けられた接地用導電体膜と前記ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なる幅のストリップ状の導電体膜からなるストリップ線路の特性インピーダンスとほぼ同一になるようにしたことを特徴とする配線板。
　【請求項２】　導電性基板と、
前記
前記
前記
前記
前記
前記
前記
接地用
前記
前記
前記
び前記ス
　
前記
前記
　かつ
前記
と前記誘
前記マイクロストリップ線路用
し、
　前記導電体層は、前記マイクロストリップ線路あるいは前記ストリップ線路を構成する領域以外では除去されている
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明はマイクロストリップ線路あるいはストリップ線路の配線幅を変えても、所望の特性インピーダンスを確保できるようにした、配線板の構造および本構造を応用した高速ＩＣパッケージに関する。
　【０００２】
　【従来の技術】
　配線板は、従来一般に、図５に示すように、誘電体基板１０１と、該誘電体基板１０１の一面に設けられた接地用導電体膜１０２と、該接地用導電体膜１０２に対向する面に設けられたストリップ状の導電体膜１０３からなるマイクロストリップ線路により構成される場合が多い。この構成において、該マイクロストリップ線路の特性インピーダンスは、該誘電体基板１０１の比誘電率εｒが明らかであれば、該誘電体基板１０１の厚さｈと該ストリップ状の導電体膜１０３の幅ｗによって、ほぼ決定される。すなわち、該誘電体基板１０１の厚さｈが決まると、所定の特性インピーダンスに対応する該ストリップ状の導電体膜１０３の幅ｗは自動的に所定の幅となる。
　【０００３】
　また、他の配線板としては、図６のようなストリップ線路により構成される場合もある。これは、一面に接地用導電体膜１０５が設けられた第１の誘電体基板１０４の上に第２の誘電体基板１０６が設けられ、該第２の誘電体基板１０６の上面には接地用導電体膜１０７が形成されている。さらに、該第１の誘電体基板１０４と該第２の誘電体基板１０６の層間にはストリップ状の導電体膜１０８が設けられている。かかる構成の配線板において、該第１の誘電体基板１０４と該第２の誘電体基板１０６の比誘電率εｒが明らかであれば、該ストリップ線路の特性インピーダンスは、該第１の誘電体基板１０４の厚さと、該第２の誘電体基板１０６の厚さの和Ｂおよび該ストリップ状の導電体膜１０８の幅Ｗによって、ほぼ決定される。すなわち、該接地用導電体膜１０５，１０７の間に挟まれた誘電体の厚さＢが決まると、所定の特性インピーダンスに対応する該ストリップ状の導電体膜１０８の幅Ｗは自動的に所定の幅となる。
　【０００４】
　さらに、これらの配線板を応用した高速ＩＣパッケージ２００には、従来一般に、図７に示す構成が取られる。すなわち、導電性基板と、該導電性基板上に半導体素子を搭載するために開口部１０９が設けられた第１の誘電体基板１１０と、該第１の誘電体基板１１０周囲上にあって前記開口部１０９より大きな開口部と一部切り欠き部１１８が設けられた第２の誘電体基板１１１からなり、該第１の誘電体基板１１０の上面にはストリップ状の導電体膜１１２およびその延長上に形成された同様のストリップ状の導電体膜１１３が設けられ、該導電体膜１１３の上には金属性のリードが具備されている。さらに、詳細には、図８に図７のＧ部の拡大平面図および拡大断面図を図９に示す。これらの図に示す構成において、該第１の誘電体基板１１０の該導電性基板１１７側に設けられた接地用導電体膜１１６と、該接地用導電体膜１１６と対向する面に設けられたストリップ状の導電体膜１１２によりマイクロストリップ線路が構成され、かつ該接地用導電体膜１１６と該第２の誘電体基板１１１の上面に設けられた導電体膜１１５と該第１の誘電体基板１１０および該第２の誘電体基板１１１の層間に設けられたストリップ状の導電体膜１１４によりストリップ線路が構成され、さらに該ストリップ状の導電体膜１１２，１１４の延長上にある導電体膜１１３と該第１の誘電体基板１１０および接地用導電体膜１１６によりマイクロストリップ線路が構成されている。また、該導電体膜１１３上には金属性のリード１１４ａが設けられている。
　かかる高速ＩＣパッケージでは、半導体素子が開口部１０９内の導電性基板１１７上に搭載され、半導体素子の端子と該導電体膜１１３の端部がワイヤボンディング等で電気的に接続された状態において、高速信号が金属性のリード１１４ａおよび導電体膜１１３等から構成される入力端子に入力されると、他の導電体膜１１１，１１２およびワイヤボンディング等を介して、該半導体素子に伝達される。しかる後、半導体素子内で処理された出力信号は、前述と逆の手順で別の出力端子から取り出される。
　【０００５】
　【発明が解決しようとする課題】
　しかしながら、従来のマイクロストリップ線路から構成される配線基板では、比誘電率εｒが明らかであれば、誘電体基板の厚さとストリップ状の導電体膜の幅によって、ほぼ決定される。すなわち、該誘電体基板の厚さが決まると、所定の特性インピーダンスに対応するストリップ状の導電体膜の幅は自動的に所定の幅に決まるため、ストリップ状の導電体膜の幅を自由に設定できない欠点があった。
　また、従来のストリップ線路から構成される配線基板においても、２つの接地用導電体膜の間に挟まれた誘電体基板の厚さが決まると、所定の特性インピーダンスに対応して、誘電体基板の層間に設けられたストリップ状の導電体膜の幅は自動的に所定の幅となるため、前述と同様にストリップ状の導電体膜の幅が制限される欠点があった。
　また、マイクロストリップ線路から構成される第１の誘電体基板と、一面の導電体膜が形成された第２の誘電体基板と第１の誘電体基板の層間に形成されたストリップ線路を主な配線とする従来の高速ＩＣパッケージにおいては、前述の配線板と同様に、第１の誘電体基板の厚さと第２の誘電体基板の厚さによって、各線路の所定の特性インピーダンスに対応してストリップ状の導電体膜の幅が決まり、導電体膜の幅を自由に変えて配線を引き回せない欠点があった。一方、ストリップ状の導電体膜の幅は、配線の展開部においては配線数を多く取るために小さく、パッケージの端子となる部分では、金属性のリードを接合させる上での機械的強度等から大きくとることが多い。このため、配線の展開部におけるマイクロストリップ線路の特性インピーダンスを所定の値にすると、パッケージの端子となる部分の特性インピーダンスを同じ値にすることができず、この部分での電気的特性の悪化を生じる欠点があった。
　本発明は、前記従来技術が持っていた問題点として、配線板の線路の配線幅あるいは高速ＩＣパッケージに用いる線路の配線幅が制限される点、高速ＩＣパッケージの端子での電気的特性の悪化の点について解決した新たな配線板あるいは高速ＩＣパッケージを提供することを目的とするものである。
　【０００６】
　【課題を解決するための手段】
　本発明は、前記問題点を解決するために、第１の誘電体基板と第２の誘電体基板の層間に設けられたストリップ状の導電体膜と、該ストリップ状の導電体膜を挟むように該第１の誘電体基板と該第２の誘電体基板のそれぞれの一面に設けられた接地用導電体膜によりストリップ線路が構成された配線板において、該第１の誘電体基板および該第２の誘電体基板を、それぞれ少なくとも２層の誘電体シートで構成した。さらに、それぞれの誘電体シートの層間の一部に導電体層を設け、該導電体層と接地用導電体膜がほぼ同電位となるように電気的に連結される構成とした。これにより、配線板が、第１の誘電体基板の層間の導電体層と第２の誘電体基板の層間の導電体層とその間の誘電体領域とストリップ状の導電体膜からなるストリップ線路と、層間の導電体層が設けられていない第１の誘電体基板および第２の誘電体基板と該第１の誘電体基板の接地用導電体膜および第２の誘電体基板の接地用導電体膜と前記ストリップ状の導電体膜の延長上にあって、幅の異なるストリップ状の導電体膜からなるストリップ線路から構成されるようにした。
　【０００７】
　また、導電性基板と、該導電性基板上に半導体素子を搭載するために開口部が設けられた第１の誘電体基板と、該第１の誘電体基板周囲上にあって前記開口部より大きな開口部と一部切り欠き部が設けられた第２の誘電体基板からなり、該第１の誘電体基板の該導電性基板側に設けられた接地用導電体膜と、該接地用導電体膜と対向する面に設けられたストリップ状の導電体膜によりマイクロストリップ線路が構成され、かつ該接地用導電体膜と該第２の誘電体基板の上面に設けられた
接地用
　該第１の誘電体基板が少なくとも２層の誘電体シートから構成した。さらに、誘電体シートの層間の一部に導電体層を設け、該導電体層と該接地用導電体膜がほぼ同電位となるように電気的に連結される構成とした。これにより、高速ＩＣパッケージの配線部および端子部を、該導電体層と誘電体シートとストリップ状の導電体膜からなるマイクロストリップ線路と、第１の誘電体基板に設けられた接地用導電体膜と第２の誘電体基板の上面に設けられた接地用導電体膜と前記ストリップ状の導電体膜の延長上にあって、該導電体膜の幅と異なるストリップ状の導電体膜からなるストリップ線路と、第１の誘電体基板に設けられた接地用導電体膜と層間の導電体層が設けられていない第１の誘電体基板と前記ストリップ線路用ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なるストリップ状の導電体膜からなるマイクロストリップ線路から構成されるようにした。
そして、前記導電体層は、前記マイクロストリップ線路あるいは前記ストリップ線路を構成する領域以外では除去されているように構成した。
　【０００８】
　【作用】
　本発明によれば、上記のように誘電体基板を少なくとも２層の誘電体シートと該誘電体シートの層間に接地用導電体膜とほぼ同電位の導電体膜を設ける構成としたため、マイクロストリップ線路あるいはストリップ線路の配線幅を途中で変えることが可能になる。このため、線路の幅を変えつつ、かつ線路の特性インピーダンスをほぼ同一にすることができるようになる。したがって、上記問題点を除去できるのである。
　【０００９】
　【実施例】
　次に本発明の実施例について説明する。なお、実施例は一つの例示であって、本発明の精神を逸脱しない範囲で、種々の変更あるいは改良を行い得ることは言うまでもない。
　【００１０】
（実施例１）
　図１は、本発明の第１の実施例を示す斜視図、図２は図１の断面構造を示した図であって、９，１３，１６，１８は誘電体シート、１０，１９は接地用導電体膜、１１、１７は層間に形成された導電体層、１２ａ，２０は導電性ヴィアである。
　この実施例において、片面に接地用導電体膜１０が形成された誘電体シート９上面であって、Ｄ−Ｄ′−Ｅ′−Ｅの面１２に到るまでほぼ均一な導電体層１１が設けられ、該導電体層１１と接地用導電体膜１０間を電気的に連結するための導電性ヴィア１２ａが複数個設けられている。該導電体層１１および誘電体シート９の上には別の誘電体シート１３が積層され、さらに、該誘電体シート１３上にＤ−Ｄ′−Ｅ′−Ｅの面１２を境にして幅が異なるストリップ状の導電体膜１４および１５が設けられている。このストリップ状の導電体膜１４および１５が形成される面を境にして、前記接地用導電体膜１０と誘電体シート９，１３および導電体層１１、導電性ヴィア１２ａからなる基板を鏡面投影した基板、すなわち誘電体シート１６，１８と導電体層１７と接地用導電体膜１９および導電体層１７と接地用導電体膜１９を電気的に接続するための導電性ヴィア２０から構成される基板が、誘電体シート１３およびストリップ状の導電体膜１４，１５の上に設けられている。
　かかる構成において、１つのストリップ線路は、ストリップ状の導電体膜１４とそれを挟むように配置された導電体層１１，１７を有する誘電体基板６２から構成される。他のストリップ線路としては、ストリップ状の導電体膜１４とそれを挟むように配置された接地用導電体膜１０，１９を有する誘電体基板６３から構成される。
　【００１１】
　このような構造になっているため、同一の配線板内で誘電体の厚さを等価的に変えることができ、したがってストリップ線路のストリップ状の導電体膜の幅を容易に変えることができるようになった。すなわち、マイクロストリップ線路の特性インピーダンスを所定の値に設定したまま、線路幅を自由に選択出来るようになった。すなわち、配線板の配線設計が容易となる利点がある。
　【００１２】
（実施例２）
　図３および図４は、それぞれ第２の実施例を示す高速ＩＣパッケージの端子周囲を示す平面図及び断面図であって、２１，２５は誘電体シート、２２，３０は接地用導電体膜、２３は誘電体シート２１，２５の層間に設けられた導電体層、２４は接地用導電体膜２２と導電体層２３を電気的に接続するための導電性ヴィア、２６，２７，２８はストリップ状の導電体膜、２９は金属性のリード、３１は第２の誘電体基板、３２は導電性基板、６４は第１の誘電体基板である。基本構成は第１の実施例に類似している。
　かかる構成において、配線板は２つのマイクロストリップ線路と１つのストリップ線路から構成される。第１のマイクロストリップ線路は、導電性基板３２に接合された接地用導電体膜２２とほぼ同電位となるようにｐ−ｑで切った面までほぼ均一に形成された導電体層２３と誘電体シート２５およびその上に形成されたストリップ状の導電体膜２６から構成される。ストリップ線路は、前記ストリップ状の導電体膜２６の延長上にある幅の異なるストリップ状の導電体膜２７とそれを挟むように設けられた第１の誘電体基板６４および第２の誘電体基板３１と誘電体基板のそれぞれの一面に形成された接地用導電体膜２２および３０から構成される。また第２のマイクロストリップ線路は、該ストリップ線路のストリップ状の導電体膜２７の延長上にあって、該導電体膜の幅と異なるストリップ状の導電体膜２８と第１の誘電体基板６４と接地用導電体膜２２から構成される。
　【００１３】
　このような構成となっているため、マイクロストリップ線路のストリップ状の導電体膜の幅を自由に変えることができるようになった。これにより、高速ＩＣパッケージの配線および端子周辺において、所定の特性インピーダンスを場所によらず一定にすることが可能となり、従来パッケージで問題だった不要な反射を無くすことができるようになった。
　【００１４】
　以上の実施例においては、２層の誘電体シートの層間に設けた導電体層をほぼ均一に形成したものとした説明したが、マイクロストリップ線路あるいはストリップ線路を構成する領域以外の導電体層を除去したメッシュ構造であっても、本発明の効果を阻害するものでないことは言うまでもない。
　また、誘電体基板を２層の誘電体シートから構成した場合について説明したが、３種以上の異なる幅を有するストリップ状の導電体膜を設けたい場合には、誘電体基板を３層以上で構成し、各層間に設けた導電体層がそれぞれのストリップ状の導電体膜の幅に対応するような位置に設定すればよい。すなわち、３種以上のストリップ状の導電体膜幅に対応する線路の特性インピーダンスをほぼ同一になるようにすればよく、本発明の範疇に入ることは言うまでもない。
　さらに、本発明実施例では、層間に設けた導電体層と接地用導電体膜を電気的に連結するのに複数の導電性ヴィアなる手段を用いて説明したが、誘電体基板の端面に導電体膜を形成する手段を用いてもかまわない。
　【００１５】
　【発明の効果】
　以上説明したように、本発明によれば、第１の誘電体基板と第２の誘電体基板の層間に設けられたストリップ状の導電体膜と、該ストリップ状の導電体膜を挟むように該第１の誘電体基板と該第２の誘電体基板のそれぞれの一面に設けられた接地用導電体膜によりストリップ線路が構成された配線板において、該第１の誘電体基板および該第２の誘電体基板が、少なくとも２層の誘電体シートからなり、各誘電体シートの層間の一部に導電体層が設けられ、該導電体層と該各接地用導電体膜がほぼ同電位となるように電気的に連結されて構成され、かつ第１の誘電体基板に設けられた導電体層と第２の誘電体基板に設けられた導電体層と、第１の誘電体基板と第２の誘電体基板の層間に設けられたストリップ状の導電体膜とからなるストリップ線路の特性インピーダンスが、第１の誘電体基板に設けられた接地用導電体膜と第２の誘電体基板に設けられた接地用導電体膜と前記ストリップ状の導電体膜の延長上にあって該導電体膜の幅と異なる幅のストリップ状の導電体膜からなるストリップ線路の特性インピーダンスとほぼ同一になるように構成しているため、マイクロストリップ線路あるいはストリップ線路のストリップ状の導電体膜の幅を容易に変えることができ、配線板設計の自由度を大幅に向上できる利点がある。
　また、高速ＩＣパッケージにおいては、上記とほぼ同様の構成を配線および端子部に設けているため、配線設計の柔軟性が向上するだけでなく、端子部での不要反射を除去できる利点がある。さらに、誘電体シートの層数を変えることにより、端子部におけるマイクロストリップ線路の特性インピーダンスを配線等におけるマイクロストリップ線路とほぼ同じ特性インピーダンスとしつつ、金属性のリードを具備した端子部でのリード接続強度が十分高くとれる配線幅を実現できる利点がある。
　このように、従来技術に比べ、配線板設計の自由度の向上、高速ＩＣパッケージの大幅な電気的特性の向上が図られるなど、高速動作の半導体素子をパッケージに搭載して、１０Ｇｂ／ｓ以上の優れたモジュールを実現する上で、本発明の効果は大なるものがある。
【図面の簡単な説明】
　【図１】
　本発明の第１の実施例の斜視図である。
　【図２】
　本発明の第１の実施例の断面図である。
　【図３】
　本発明の第２の実施例を説明するための高速ＩＣパッケージ端子周辺を拡大した平面図である。
　【図４】
　本発明の第２の実施例を説明するための高速ＩＣパッケージ端子周辺を拡大した断面図である。
　【図５】
　マイクロストリップ線路からなる従来配線板を説明する斜視図である。
　【図６】
　ストリップ線路からなる従来配線板を説明する斜視図である。
　【図７】
　従来一般の高速ＩＣパッケージを説明する平面図である。
　【図８】
　図７に示した従来パッケージの端子周辺を拡大した平面図である。
　【図９】
　図７に示した従来パッケージの端子周辺を拡大した断面図である。
　【符号の説明】
　　９　誘電体シート
　１０　接地用導電体膜
　１１　導電体層
　１２　線路の境界を示す平面
　１２ａ　導電性ヴィア
　１３　誘電体シート
　１４　ストリップ状の導電体膜
　１５　ストリップ状の導電体膜
　１６　誘電体シート
　１７　導電体層
　１８　誘電体シート
　１９　接地用導電体膜
　２０　導電性ヴィア
　２１　誘電体シート
　２２　接地用導電体膜
　２３　導電体層
　２４　導電性ヴィア
　２５　誘電体シート
　２６　ストリップ状の導電体膜
　２７　ストリップ状の導電体膜
　２８　ストリップ状の導電体膜
　２９　リード
　３０　接地用導電体膜
　３１　誘電体基板
　３２　誘電体基板
　６２　誘電体基板
　６３　誘電体基板
　６４　誘電体基板
　１０１　誘電体基板
　１０２　接地用導電体膜
　１０３　ストリップ状の導電体膜
　１０４　誘電体基板
　１０５　接地用導電体膜
　１０６　誘電体基板
　１０７　接地用導電体膜
　１０８　ストリップ状の導電体膜
　１１０　誘電体基板
　１１１　誘電体基板
　１１２　ストリップ状の導電体膜
　１１３　ストリップ状の導電体膜
　１１４　ストリップ状の導電体膜
　１１４ａ　リード
　１１６　接地用導電体膜
　１１７　誘電体基板