(57)【要約】  カルコゲニド型メモリ・デバイスにおいて導電性相互接続部の上側に金属キャップを形成する方法が提供され、該方法は、基板１０の上側に第１導電性材料の層２１を形成する工程と、基板及び第１導電性材料の上側に絶縁層２０を堆積させる工程と、絶縁層に開口２２を形成して、第１導電性材料の少なくとも一部分を露出させる工程と、絶縁層の上側に且つ開口内に第２導電性材料３０を堆積させる工程と、第２導電性材料を部分的に除去して開口内に導電性区域を形成する工程と、開口内の導電性区域を絶縁層の上面よりも低い高さまで凹ます工程と、開口内の凹まされた導電性区域の上側に第３導電性材料のキャップ４０を形成する工程と、キャップの上側にカルコゲニド型メモリ・セル材料のスタックを堆積させる工程と、カルコゲニド型メモリ・セル材料のスタックの上側に導電性材料を堆積させる工程とを備え、第３導電性材料は、コバルト、銀、金、銅、ニッケル、パラジウム、白金、及びそれらの合金の群の中から選択される。
2008519465.tif 000002
【特許請求の範囲】
【請求項１】
カルコゲニド型メモリ・デバイスにおける導電性の相互接続部の上側に金属キャップを形成する方法であって、
基板の上側に第１導電性材料の層を形成する工程と、
前記基板及び前記第１導電性材料の上側に絶縁層を堆積させる工程と、
前記絶縁層に開口を形成して、前記第１導電性材料の少なくとも一部分を露出させる工程と、
前記絶縁層の上側に且つ前記開口内に第２導電性材料を堆積させる工程と、
前記第２導電性材料を部分的に除去して前記開口内に導電性区域を形成する工程と、
前記開口内の前記導電性区域を前記絶縁層の上面よりも低い高さまで凹ます工程と、
前記開口内の凹まされた前記導電性区域の上側に第３導電性材料のキャップを形成する工程と、
前記キャップの上側にカルコゲニド型メモリ・セル材料のスタックを堆積させる工程と、
前記カルコゲニド型メモリ・セル材料のスタックの上側に導電性材料を堆積させる工程と、
を備え、前記第３導電性材料が、コバルト、銀、金、銅、ニッケル、パラジウム、白金、及びそれらの合金の群の中から選択される方法。
【請求項２】
第３導電性材料の前記キャップが無電解メッキによって形成される、請求項１に記載の方法。
【請求項３】
前記の凹まされた導電性区域の表面を活性化する工程を備える、請求項２に記載の方法。
【請求項４】
前記第３導電性材料がコバルトを含む、請求項１に記載の方法。
【請求項５】
前記第２導電性材料がタングステンを含む、請求項１に記載の方法。
【請求項６】
前記第２導電材料の堆積の前に、前記開口に耐熱金属又は耐熱金属窒化物の層を堆積する工程を含む、請求項１に記載の方法。
【請求項７】
前記耐熱金属がチタンを含む、請求項６に記載の方法。
【請求項８】
前記耐熱金属窒化物が窒化チタンを含む、請求項６に記載の方法。
【請求項９】
前記キャップの一部を除去して前記キャップを平坦にする工程を含む、請求項１に記載の方法。
【請求項１０】
前記キャップが約２００〜５００Åの厚さを有するように形成される、請求項１に記載の方法。
【請求項１１】
前記絶縁層が、ボロフホスホシリケート・ガラス、テトラエチルオルトシリケート・ガラス及び窒化ケイ素からなる群から選択される、請求項１に記載の方法。
【請求項１２】
カルコゲニド型メモリ・デバイスのための導電性相互接続部であって、
半導体基板上に開口を有する絶縁層と、
前記開口内の凹んだタングステン層と、
前記タングステン層上に無電解メッキされた金属キャップであって、コバルト、銀、金、ニッケル、パラジウム、白金及びそれらの合金からなる群から選択される金属を含む金属キャップと、
前記金属キャップ上のカルコゲニド型メモリ・セルのスタックと、
前記スタック上の導電性材料と、
を具備する導電性相互接続部。
【請求項１３】
前記金属がコバルトを含む、請求項１２に記載の導電性相互接続部。
【請求項１４】
前記金属キャップが前記絶縁層の上面と同一面になるよう平坦化される、請求項１２に記載の導電性相互接続部。
【請求項１５】
プロセッサと該プロセッサに結合されたカルコゲニド型メモリ・デバイスとを備えるプロセッサ型システムであって、前記カルコゲニド型メモリ・デバイスが、
半導体基板上に開口を有する絶縁層と、
前記開口内の凹んだタングステン層と、
前記タングステン層上に無電解メッキされた金属キャップであって、コバルト、銀、金、ニッケル、パラジウム、白金及びそれらの合金からなる群から選択される金属を含む金属キャップと、
前記金属キャップ上のカルコゲニド型メモリ・セルのスタックと、
前記スタックの上側の導電性材料と、
を具備するシステム。
【請求項１６】
前記金属がコバルトを含む、請求項１５に記載のシステム。
【請求項１７】
前記金属キャップが前記絶縁層の上面と同一面になるよう平坦化される、請求項１２に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気化学的蒸着の分野に関するもので、特に、導電性相互接続部の上側に金属キャップを無電解メッキする方法、及び、こうした構造を備えるカルコゲニド型メモリ・デバイスに関する。
【０００２】
集積回路の動作特性及び信頼性は、集積回路上の半導体デバイス間で電気信号を運ぶのに使用されるビア及び相互接続部の構造及び特性にますます依存するようになってきている。集積回路の製作における進歩によって、密度即ち典型的なチップに含まれる半導体デバイスの数と速度とが増加することとなった。相互接続構造及び形成技術はそれほど急速には進歩せず、ますます集積回路の信号速度に対する制限となりつつある。
【０００３】
今日、典型的には、高性能集積回路は複数層の金属導電線を有する。これらの金属層は二酸化ケイ素のような材料の比較的薄い絶縁層によって分離される。金属線間を接続するよう、絶縁層を通ってビアが形成される。金属線に対する過度の応力を回避するために、金属導電線を可能な限り平面に維持することが望ましいことが多い。第１の金属パッド又は線を覆う絶縁層において、上側の層が絶縁層の平面上に維持されるように、タングステン金属プラグを使用してビアを充填することが多い。プラグがない場合、上側の層はビアの中へ侵入して下側の第１の金属と接触することになる。
【０００４】
典型的には、チタン（Ｔｉ）の層が、それに続くタングステン・コンタクトに対する接着層として、下側の第１の金属と接触するよう配置される。次いで、タングステン金属の堆積、典型的には化学蒸着（ＣＶＤ）プロセスによってビアが充填される。高アスペクト比のビアを充填すべき場合、堆積プロセス期間にビアの側壁に蒸着されるタングステンは開口を狭くする（pinch off）ので、ビア内に埋め込まれた「キーホール」と呼ばれる空隙が残る。ＣＶＤ蒸着プロセスからの過剰なタングステンが典型的には化学機械研磨（ＣＭＰ）プロセスを用いて除去されると、埋め込まれた「キーホール」は開かれ、露出された空隙がビアの上端に残る。こうした空隙はその後の他の層の形成や層間の電気接続に対して悪影響を及ぼす。
【０００５】
したがって、当該分野には、半導体デバイスのための製造プロセスのその後の層に対して良好な電気接続を生じる、金属で充填された高アスペクト比のビアを提供するプロセスに対する要求が依然として存在する。
【０００６】
本発明は当該要求に合致するものであり、金属キャップを導電性プラグ、ビア又は相互接続部の上側に形成してプラグ、ビア又は相互接続部におけるキーホールを覆い又は充填し、半導体デバイスのその後の層に対して良好な電気的接触を行わせる方法を提供する。金属キャップはコバルト、銀、金、ニッケル、パラジウム、白金又はそれらの合金から形成されることが好ましい。金属キャップは例えばタングステン・プラグ又は相互接続部の上側に金属の無電解堆積によって形成されることが好ましい。金属キャップ構造を採用したカルコゲニド型メモリ・デバイスも開示される。
【０００７】
更に詳細には、本発明の１つの態様によると、
カルコゲニド型メモリ・デバイスにおいて導電性の相互接続部の上側に金属キャップを形成する方法が提供され、該方法は、基板の上側に第１導電性材料の層を形成する工程と、基板及び第１導電性材料の上側に絶縁層を堆積させる工程とを含む。絶縁層に開口を形成して、第１導電性材料の少なくとも一部分を露出させ、また、第２導電性材料を絶縁層の上側に且つ開口内に堆積させる。第２導電性材料を部分的に除去して開口内に導電性区域を形成し、開口内の導電性区域を絶縁層の上面よりも低い高さまで凹ます。開口内の凹まされた導電性区域の上側に第３導電性材料のキャップを形成する。キャップの上側にカルコゲニド材料を堆積させ、カルコゲニド材料の上側に導電性材料を堆積させる。
【０００８】
第３導電性材料は、コバルト、銀、金、銅、ニッケル、パラジウム、白金、及びそれらの合金の群の中から選択される。第３導電性材料のキャップは無電解メッキによって形成されることが好ましい。無電解メッキ・プロセスを使用する場合、第３導電性材料の無電解メッキの前に、凹まされた導電性区域の表面を活性化してもよい。
【０００９】
本発明の他の実施の形態においては、カルコゲニド型メモリ・デバイスにおいて導電性の相互接続部の上側に金属キャップを形成する方法が提供され、該方法は、基板の上側に絶縁層を設ける工程を含み、絶縁層は開口を有しており、開口は基板上の第１導電性材料の少なくとも一部分を露出させる。第２導電性材料を絶縁層の上側に且つ開口内に堆積させる。第２導電性材料を部分的に除去して開口内に導電性区域を形成し、開口内の導電性区域を絶縁層の上面よりも低い高さまで凹ます。開口内の凹まされた導電性区域の上側に第３導電性材料のキャップを形成する。第３導電性材料は、コバルト、銀、金、銅、ニッケル、パラジウム、白金、及びそれらの合金の群の中から選択されることが好ましい。キャップの上側にカルコゲニド型メモリ・セル材料のスタックを堆積させ、カルコゲニド・スタックの上側に導電性材料を堆積させる。
【００１０】
本発明の他の実施の形態においては、カルコゲニド型メモリ・デバイスにおいて導電性の相互接続部の上側に金属キャップを形成する方法が提供され、該方法は、基板の上側に絶縁層を設ける工程を含み、絶縁層は開口を有しており、開口は基板上の第１導電性材料の少なくとも一部分を露出させる。第２導電性材料を絶縁層の上側に且つ開口内に堆積させる。第２導電性材料を部分的に除去して開口内に導電性区域を形成し、開口内の導電性区域を絶縁層の上面よりも低い高さまで凹ます。開口内の凹まされた導電性区域の上側にコバルト金属のキャップを形成する。キャップの上側にカルコゲニド型メモリ・セル材料のスタックを堆積させ、カルコゲニド・スタックの上側に導電性材料を堆積させる。
【００１１】
本発明の更に他の実施の形態においては、カルコゲニド型メモリ・デバイスにおいてタングステンの相互接続部の上側に金属キャップを形成する方法が提供され、該方法は、絶縁層における開口内で凹まされたタングステンの相互接続部を形成し、凹まされたタングステン層の上側に金属の無電解メッキによって金属キャップを形成する工程を含む。金属は、コバルト、銀、金、銅、ニッケル、パラジウム、白金、及びそれらの合金の群の中から選択されることが好ましい。
【００１２】
本発明の更に他の実施の形態においては、半導体回路のための導電性金属相互接続部を形成する方法が提供され、該方法は、半導体デバイスが形成された半導体構造を設け、半導体構造の上側に絶縁層を形成し、絶縁層に半導体構造に向かってトレンチを形成する工程を含む。トレンチは実質的にタングステンで充填され、タングステンは絶縁層の上面よりも低い高さまで凹まされる。凹まされたタングステンの上側に無電解メッキによって金属キャップを堆積させる。金属キャップはコバルト、銀、金、銅、ニッケル、パラジウム、白金、及びそれらの合金の群の中から選択されることが好ましい。
【００１３】
本発明の更に他の実施の形態においては、カルコゲニド型メモリ・デバイスのための導電性相互接続部が提供され、相互接続部は、半導体基板上に開口を有する絶縁層と、開口内の凹んだタングステン層と、タングステン層上に無電解メッキされた金属キャップとを備える。金属キャップは、コバルト、銀、金、ニッケル、パラジウム、白金及びそれらの合金からなる群から選択される金属を含むことが好ましい。金属キャップ上にカルコゲニド型メモリ・セルのスタックを設け、スタック上側に導電性材料を設ける。
【００１４】
本発明の更に他の実施の形態においては、プロセッサ型システムが提供され、該システムは、プロセッサと該プロセッサに結合されたカルコゲニド型メモリ・デバイスとを備える。カルコゲニド型メモリ・デバイスは、半導体基板上に開口を有する絶縁層と、開口内の凹んだタングステン層と、タングステン層上に無電解メッキされた金属キャップとを備える。金属キャップは、コバルト、銀、金、ニッケル、パラジウム、白金及びそれらの合金からなる群から選択される金属を含むことが好ましい。金属キャップ上にカルコゲニド型メモリ・セルのスタックを設け、スタック上に導電性材料を設ける。
【００１５】
したがって、本発明の特徴は、導電性のプラグ、ビア又は相互接続部の上側に金属キャップを形成して、導電性のプラグ、ビア又は相互接続部を保護すると共に、半導体デバイスにおけるその後の層に対して良好な電気的接続を行う方法を提供することである。また、本発明の特徴は、金属キャップ構造を採用したカルコゲニド型メモリ・デバイスを提供することにある。本発明のこれらの及び他の利点は、本発明の例示の実施の形態を示す添付の図に関連して提供される以下の詳細な説明から明らかになるであろう。
【００１６】
留意されるように、本明細書で記述されるプロセス工程及び構造は集積回路を製造するための完全なプロセスを形成するものではない。本発明の実施の形態は当該分野で使用される種々の集積回路製造技術と関連させて実施可能である。したがって、発明の理解に必要な限り、共通に実施されるプロセスは本明細書での記述に含まれる。
【００１７】
本明細書で使用される用語「基板」は、露出された半導体表面を有する任意の半導体構造を含む。この用語は、例えば、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイヤ（ＳＯＳ）、ドープされた又はドープされない半導体、基礎半導体基盤によって支持されたシリコンのエピタキシャル層その他の半導体構造等の構造を含む。半導体はシリコン型である必要はない。半導体はシリコン・ゲルマニウム又はゲルマニウムであり得る。本明細書で「基板」に言及するとき、基礎半導体又は基盤内に又はそれらの上に領域又は接合を形成するように、以前のプロセス工程が利用されている。本明細書で用いるように、用語「上側に」は、下側の層又は基板の表面の上側に形成されていることを意味する。
【００１８】
ここで図面を参照すると、同じ要素は同じ参照数字で指示されており、図１〜図９は、金属キャップを備える少なくとも１つの相互接続部を有するカルコゲニド型メモリ・デバイスを製造する方法の例示の実施の形態を図示している。プロセスは集積回路構造１０の製造に続いて開始される。しかし、プロセスは集積回路製造の任意の段階で適用されてもよい。簡単にするため、本発明の実施の形態は上側金属化層に関連させて説明される。
【００１９】
図１〜図９は、基礎基板１１と複数の製造された層１３とを有する、部分的に製造された集積回路構造１０を示している。下記の回路の１つ以上の層又はデバイスと電気的に接続される一連の導電性の区域２１が、従来の技術によって回路構造１０上に形成される。図示していないが、理解されるように、集積回路構造１０は、基板１１の上側の層１３に作られたトランジスタ、コンデンサ、ワード線、ビット線、活性区域等を含む。
【００２０】
図２に示すように、構造１０の上側に絶縁層２０が設けられる。絶縁層２０は、例えば、テトラエチルオルトシリケート（ＴＥＯＳ）やボロホスホシリケート・ガラス（ＢＰＳＧ）、ボロシリケート・ガラス（ＢＰＧ）のような絶縁材料、又は他の非導電性の（ドープされ又はドープされない）酸化物、窒化物及びオキシニトライドであることが好ましい。複数の層で形成される絶縁層２０は厚さが５０００〜２００００オングストローム前後であることが好ましい。図３に示すように、構造１０の最も上側の部分に設けられる導電性の区域と相互接続部が電気的に接続される位置に、少なくとも若干の開口２２が設けられる。
【００２１】
再び図３を参照すると、相互接続トレンチ２２のような複数の開口が絶縁層２０にパターニングされてエッチングされる。開口２２は導電性区域２１の部分を露出するように整列される。図４に示すように、絶縁層２０を均一に覆い且つ相互接続トレンチ２２の内側を覆うように、オプションの接着層２４が構造１０の表面の上側に堆積される。当該分野で慣用されているように、オプションの接着層２４は、導電性区域２１とその後に堆積される導電材料との間の接着を強化するために用いられる。デバイスの製造に用いられる材料に依存して、接着層２４が不要な例も存在し得る。
【００２２】
オプションの接着層２４はチタン（Ｔｉ）のような耐熱性の金属で形成されることが好ましい。図４に示すように、１つの実施の形態においては、物理的気相成長（ＰＶＤ）、化学蒸着（ＣＶＤ）又は原子層堆積（ＡＬＤ）を用いて、オプションの薄いＴｉ層２４が堆積される。しかし、接着層として、任意の他の適宜の材料、例えば、窒化タングステン、タングステン・タンタル、タンタル窒化ケイ素、その他の三元化合物を用いてもよい。オプションの接着層２４は厚さが１００〜５００オングストローム前後であることが好ましく、２００オングストローム前後であることが更に好ましい。
【００２３】
図５を参照すると、好ましくはタングステンを含む導電性相互接続材料が構造１０の上側に且つ相互接続トレンチ２２に形成される。導電性相互接続部３０は、ＣＶＤやＡＬＤ等を含む当該分野で慣用されている任意の技術を用いて形成される。両技術はトレンチ２２の適合充填を生じる。しかし、トレンチのアスペクト比及び深さに依存して、こうした適合蒸着技術はタングステン・プラグ内にキーホールを形成する結果となり得る。典型的には、相互接続部３０は１０００〜５０００オングストローム前後の厚さ、好ましくは２０００オングストローム前後の厚さを有する。図６を参照すると、導電性相互接続部３０から過剰な材料が除去される。典型的には、こうした材料は、当該分野において周知の化学機械平坦化（ＣＭＰ）技術を用いて除去される。過剰な材料の除去は絶縁層２０の上面２５と実質的に同じ高さで停止されることが望ましい。
【００２４】
図７を参照すると、導電性相互接続部３０は絶縁層２０の上面２５よりも適宜の距離だけ低く、凹み又は陥凹部を作るように、更に平坦化又は過剰研磨される。相互接続材料を凹ますのに、任意の適宜の方法を用いることができる。例えば、導電性相互接続部３０は選択的に過剰研磨され、化学機械的に平坦化され、ウェット・エッチングされ又はドライ・エッチングされてトレンチ２２内に且つ絶縁層２０の面よりも低く、相互接続材料を凹ますことができる。典型的には、２００〜５００オングストローム前後の凹みが好ましい。
【００２５】
１つの実施の形態においては、オプションとして、相互接続材料３０の凹みの表面は、以後の金属メッキに対して選択的になるよう活性化される。しかし、実施の形態によっては、当業者は認識するように、面の活性化は不要である。面の活性化は多くの技術を用いて達成され得る。面は、無電解メッキの分野で公知の任意の活性化溶液、例えば塩化パラジウム溶液に対する露出によって活性化されることが好ましい。面露出のための典型的な時間枠は、選択された特定の活性化溶液に依存して、１０秒前後〜２分前後である。
【００２６】
図８を参照すると、次いで、無電解メッキ・プロセスを用いて、金属が凹み内に選択的に堆積される。凹みに形成される金属層は、半導体構造における隣接の材料に適合する任意の材料を含み得る。金属層はコバルト、銀、金、銅、ニッケル、パラジウム、白金、又はそれらの合金を含むことが好ましい。金属はコバルトを含むことが最も好ましい。これは、コバルトは入手が容易であり、以後の処理のための平滑な表面を促進する微細なグレイン構造を提供するからである。
【００２７】
２００〜５００オングストローム前後の厚さを持つ金属キャップを形成することが好ましい。キャップのメッキ速度を制御することにより、絶縁層２０の上面と実質的に同一平面のキャップを作ることができる。基板上に過剰な金属がメッキされた場合には、過剰部分を慣用の処理方法、例えば、図８に示す構造の平坦化によって除去して金属層を分離し、図示のように個々の金属キャップ４０が作られる。図８の構造は、次いで、機能回路を作るように更に処理される。
【００２８】
図９に示すように、適宜のカルコゲニド材料５０のスタックを絶縁層２０及び金属キャップ４０の上側に堆積させることによって、メモリ・デバイスが形成される。カルコゲニド材料はＧｅ３Ｓｅ７Ｇｅ４Ｓｅ６のようなカルコゲン化ガラスから形成し得る。このガラスは、ガラス内の銀のような拡散された金属イオンに対する導電経路を印加電圧の存在下で形成することができる。カルコゲニド・スタック５０の上側に別の導電性電極６０が堆積され、メモリ・デバイスの形成が完了する。不揮発性メモリ・デバイスの例は、ムーア及びギルトンに対する米国特許第６３４８３６５号に示されている。「スタック」は、拡散金属イオンを含み且つメモリ・セルを形成するに足る１つ以上の層のカルコゲニド・ガラス材料を意味する。
【００２９】
図１０を参照すると、集積回路４４８を含む典型的なカルコゲニド型メモリ・システム４００が図示されている。集積回路４４８は、本発明の１つ以上の実施の形態に従って製造された導電性相互接続部及びカルコゲニド型メモリを採用している。コンピュータ・システムのようなプロセッサ・システムは、一般に、マイクロプロセッサ、ディジタル信号プロセッサ、その他のプログラム可能なディジタル論理デバイスのような中央処理ユニット（ＣＰＵ）４４４を備え、ＣＰＵ４４４はバス４５２を介して入力／出力（Ｉ／Ｏ）デバイス４４６を通信する。集積回路４４８におけるカルコゲニド型メモリはバス４５２を介して、典型的にはメモリ・コントローラによりシステムと通信する。
【００３０】
コンピュータ・システムの場合、システムは、バス４５２を介してＣＰＵ４４４と通信するフロッピー・ディスク４５４、コンパクト・ディスク（ＣＤ）ＲＯＭドライブ４５６等の周辺装置を備え得る。集積回路４４８は１つ以上の導電性相互接続部及びカルコゲニド型メモリ・デバイスを備えることができる。所望であれば、集積回路４４８は単一の集積回路においてＣＰＵ４４４等のプロセッサと組み合わされ得る。カルコゲニド型メモリ・デバイスを含む装置及びシステムの他の例は、時計、テレビジョン、携帯電話機、車両、航空機等を含む。
【００３１】
当業者には明らかなとおり、発明の範囲から逸脱することなく、種々の変更を行うことができ、本発明は、明細書及び図面において説明した特定の実施の形態に限定されると考えられるべきではなく、特許請求の範囲の範囲よってのみ限定される。
【図面の簡単な説明】
【００３２】
【図１】発明の実施の形態に従って基板表面に金属層を含む、部分的に製造されたカルコゲニド型メモリ・デバイスの部分の例の断面図である。
【図２】基板の表面の上側に絶縁層を含む、部分的に製造されたカルコゲニド型メモリ・デバイスの部分の断面図である。
【図３】絶縁層に形成された開口を含む、部分的に製造されたカルコゲニド型メモリ・デバイスの部分の断面図である。
【図４】オプションの適合接着層を含む、部分的に製造されたカルコゲニド型メモリ・デバイスの部分の断面図である。
【図５】絶縁層の開口を充填する導電性材料を含む、部分的に製造されたカルコゲニド型メモリ・デバイスの部分の断面図である。
【図６】過剰な導電性材料が除去された、部分的に製造されたカルコゲニド型メモリ・デバイスの部分の断面図である。
【図７】導電性材料の表面が絶縁層の上面よりも低く凹まされた、部分的に製造されたカルコゲニド型メモリ・デバイスの部分の断面図である。
【図８】開口を充填する導電性材料上に導電性材料のキャップを備える、部分的に製造されたカルコゲニド型メモリ・デバイスの部分の断面図である。
【図９】カルコゲニド型メモリ・セル材料のスタックがキャップの上に位置し、他の導電性材料の層がカルコゲニド型メモリ・セル・スタックの上に位置する、部分的に製造されたカルコゲニド型メモリ・デバイスの部分の断面図である。
【図１０】本発明の追加の実施の形態に係る、１つ以上のカルコゲニド型メモリ・デバイスを有するプロセッサ・システムを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008519465.tif 000012
【国際調査報告】
2008519465.tif 000013
2008519465.tif 000014
2008519465.tif 000015