(57)【特許請求の範囲】
【請求項１】
相補の第１および第２記憶ノードを含むラッチ回路と、
一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第１抵抗変化素子と、
一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第２抵抗変化素子と、
前記第１および第２抵抗変化素子をラッチ回路に接続するスイッチ回路と
を備え、
前記スイッチ回路は、外部から前記ラッチ回路に論理が書き込まれる通常動作時に、前記第１および第２抵抗変化素子と前記ラッチ回路との接続を遮断し、前記ラッチ回路に保持されている論理を前記第１および第２抵抗変化素子に書き込むストア動作時に、前記第１抵抗変化素子の一端および前記第２抵抗変化素子の他端を前記第１記憶ノードに接続し、前記第１抵抗変化素子の他端および前記第２抵抗変化素子の一端を前記第２記憶ノードに接続すること
を特徴とする不揮発性ラッチ回路。
【請求項２】
前記スイッチ回路は、前記第１および第２抵抗変化素子に保持されている論理を前記ラッチ回路に戻すリストア動作時に、前記第１抵抗変化素子の他端をハイレベル電圧線およびロウレベル電圧線の一方に接続し、前記第１抵抗変化素子の一端を前記第１記憶ノードに接続し、前記第２抵抗変化素子の他端を前記ハイレベル電圧線および前記ロウレベル電圧線の一方に接続し、前記第２抵抗変化素子の一端を前記第２記憶ノードに接続すること
を特徴とする請求項１記載の不揮発性ラッチ回路。
【請求項３】
前記スイッチ回路は、
前記第１記憶ノードと前記第１抵抗変化素子の一端との間に配置される第１スイッチと、
前記第１記憶ノードと前記第２抵抗変化素子の他端との間に配置される第２スイッチと、
前記第２記憶ノードと前記第１抵抗変化素子の他端との間に配置される第３スイッチと、
前記第２記憶ノードと前記第２抵抗変化素子の一端との間に配置される第４スイッチと、
前記第１抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第５スイッチと、
前記第２抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第６スイッチと
を備えていることを特徴とする請求項１または請求項２記載の不揮発性ラッチ回路。
【請求項４】
前記スイッチ回路は、前記第１および第２抵抗変化素子に保持されている論理を前記ラッチ回路に戻すリストア動作時に、前記第１抵抗変化素子の一端および前記第２抵抗変化素子の他端を前記第１記憶ノードに接続し、前記第１抵抗変化素子の他端をハイレベル電圧線およびロウレベル電圧線の一方に接続し、前記第２抵抗変化素子の一端を前記ハイレベル電圧線および前記ロウレベル電圧線の他方に接続すること
を特徴とする請求項１記載の不揮発性ラッチ回路。
【請求項５】
前記スイッチ回路は、
前記第１記憶ノードと前記第１抵抗変化素子の一端との間に配置される第１スイッチと、
前記第１記憶ノードと前記第２抵抗変化素子の他端との間に配置される第２スイッチと、
前記第２記憶ノードと前記第１抵抗変化素子の他端との間に配置される第３スイッチと、
前記第２記憶ノードと前記第２抵抗変化素子の一端との間に配置される第４スイッチと、
前記第１抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第５スイッチと、
前記第２抵抗変化素子の一端と、前記ハイレベル電圧線および前記ロウレベル電圧線の他方との間に配置される第６スイッチと
を備えていることを特徴とする請求項１または請求項４記載の不揮発性ラッチ回路。
【請求項６】
相補の第１および第２記憶ノードを含むラッチ回路と、
一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第１抵抗変化素子と、
一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第２抵抗変化素子と、
前記第１および第２抵抗変化素子をラッチ回路に接続するスイッチ回路と
を備え、
前記スイッチ回路は、外部から前記ラッチ回路に論理が書き込まれる通常動作時に、前記第１および第２抵抗変化素子と前記ラッチ回路との接続を遮断し、前記第１および第２抵抗変化素子に保持されている論理を前記ラッチ回路に戻すリストア動作時に、前記第１抵抗変化素子の他端をハイレベル電圧線およびロウレベル電圧線の一方に接続し、前記第１抵抗変化素子の一端を前記第１記憶ノードに接続し、前記第２抵抗変化素子の他端を前記ハイレベル電圧線および前記ロウレベル電圧線の一方に接続し、前記第２抵抗変化素子の一端を前記第２記憶ノードに接続し、
前記スイッチ回路は、
前記第１記憶ノードと前記第１抵抗変化素子の一端との間に配置される第１スイッチと、
前記第１記憶ノードと前記第２抵抗変化素子の他端との間に配置される第２スイッチと、
前記第２記憶ノードと前記第１抵抗変化素子の他端との間に配置される第３スイッチと、
前記第２記憶ノードと前記第２抵抗変化素子の一端との間に配置される第４スイッチと、
前記第１抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第５スイッチと、
前記第２抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第６スイッチと
を備えていること
を特徴とする不揮発性ラッチ回路。
【請求項７】
相補の第１および第２記憶ノードを含むラッチ回路と、
一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第１抵抗変化素子と、
一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第２抵抗変化素子と、
前記第１および第２抵抗変化素子をラッチ回路に接続するスイッチ回路と
を備え、
前記スイッチ回路は、外部から前記ラッチ回路に論理が書き込まれる通常動作時に、前記第１および第２抵抗変化素子と前記ラッチ回路との接続を遮断し、前記第１および第２抵抗変化素子に保持されている論理を前記ラッチ回路に戻すリストア動作時に、前記第１抵抗変化素子の一端および前記第２抵抗変化素子の他端を前記第１記憶ノードに接続し、前記第１抵抗変化素子の他端をハイレベル電圧線およびロウレベル電圧線の一方に接続し、前記第２抵抗変化素子の一端を前記ハイレベル電圧線および前記ロウレベル電圧線の他方に接続し、
前記スイッチ回路は、
前記第１記憶ノードと前記第１抵抗変化素子の一端との間に配置される第１スイッチと、
前記第１記憶ノードと前記第２抵抗変化素子の他端との間に配置される第２スイッチと、
前記第２記憶ノードと前記第１抵抗変化素子の他端との間に配置される第３スイッチと、
前記第２記憶ノードと前記第２抵抗変化素子の一端との間に配置される第４スイッチと、
前記第１抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第５スイッチと、
前記第２抵抗変化素子の一端と、前記ハイレベル電圧線および前記ロウレベル電圧線の他方との間に配置される第６スイッチと
を備えていること
を特徴とする不揮発性ラッチ回路。
【請求項８】
請求項１ないし請求項７のいずれか１項記載の不揮発性ラッチ回路と、
前記不揮発性ラッチ回路の出力に接続される論理回路と、
前記スイッチ回路の動作を制御するための制御信号を生成する信号生成回路と
を備えていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化素子を有する不揮発性ラッチ回路および不揮発性ラッチ回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
近時、磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子等の抵抗変化素子を用いた不揮発性ラッチ回路が提案されている（例えば、特許文献１−２、非特許文献１参照。）。この種の不揮発性ラッチ回路では、互いに異なる抵抗値に設定される一対の抵抗変化素子が、ラッチ回路の電源端子と電源線との間に配置される。例えば、ラッチ回路に保持されている論理が抵抗変化素子に書き込まれるとき、ラッチ回路に保持されている論理に応じて、互いに逆向きの電流が一対の抵抗変化素子にそれぞれ流される。抵抗変化素子に保持されている論理をラッチ回路に読み出すとき、抵抗変化素子の抵抗値に応じて異なる電流が、ラッチ回路内の中間状態に設定される相補のノードにそれぞれ供給される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−８５７７０号公報
【特許文献２】特表２００２−５１１６３１号公報
【非特許文献】
【０００４】
【非特許文献１】W. Zhao, et al., Integration of Spin-RAM technology in FPGA circuits, IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT) 2006, PP799-802
【発明の概要】
【発明が解決しようとする課題】
【０００５】
抵抗変化素子がラッチ回路の電源端子と電源線との間に配置されるとき、ラッチ回路の論理が書き換えられる毎に、抵抗変化素子に電流が流れる。これにより、抵抗変化素子の磁化特性が劣化するおそれがあり、読み出しマージン等の電気的特性が低下するおそれがある。
【課題を解決するための手段】
【０００６】
本発明の一形態では、不揮発性ラッチ回路は、相補の第１および第２記憶ノードを含むラッチ回路と、一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第１抵抗変化素子と、一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第２抵抗変化素子と、第１および第２抵抗変化素子をラッチ回路に接続するスイッチ回路とを備え、スイッチ回路は、外部からラッチ回路に論理が書き込まれる通常動作時に、第１および第２抵抗変化素子とラッチ回路との接続を遮断し、ラッチ回路に保持されている論理を第１および第２抵抗変化素子に書き込むストア動作時に、第１抵抗変化素子の一端および第２抵抗変化素子の他端を第１記憶ノードに接続し、第１抵抗変化素子の他端および第２抵抗変化素子の一端を第２記憶ノードに接続する。
【発明の効果】
【０００７】
通常動作時に、第１および第２抵抗変化素子とラッチ回路との接続を遮断することで、外部からラッチ回路の論理が書き換えられるときに、抵抗変化素子に電流が流れることを防止でき、第１および第２抵抗変化素子の磁化特性が劣化することを防止できる。この結果、読み出しマージン等の電気的特性の低下を防止できる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態における不揮発性ラッチ回路の例を示している。
【図２】別の実施形態における不揮発性ラッチ回路の例を示している。
【図３】図２に示した磁気トンネル接合素子ＭＴＪ１およびスイッチＳＷ１、ＳＷ３の素子構造の例を示している。
【図４】図２に示した不揮発性ラッチ回路のストア動作の例を示している。
【図５】図２に示した不揮発性ラッチ回路のリストア動作の例を示している。
【図６】図２に示した不揮発性ラッチ回路の通常動作の例を示している。
【図７】図２に示した不揮発性ラッチ回路を有する半導体集積回路の動作の例を示している。
【図８】別の実施形態における不揮発性ラッチ回路の例を示している。
【図９】図８に示した不揮発性ラッチ回路のリストア動作の例を示している。
【図１０】別の実施形態における不揮発性ラッチ回路の例を示している。
【図１１】図１０に示した不揮発性ラッチ回路の通常動作の例を示している。
【図１２】別の実施形態における不揮発性ラッチ回路の例を示している。
【図１３】別の実施形態における不揮発性ラッチ回路の例を示している。
【図１４】図１３に示した不揮発性ラッチ回路のストア動作の例を示している。
【図１５】図１３に示した不揮発性ラッチ回路のリストア動作の例を示している。
【図１６】別の実施形態における不揮発性ラッチ回路に形成される抵抗変化素子の電気的特性の例を示している。
【図１７】上述した不揮発性ラッチ回路が搭載される半導体集積回路の例を示している。
【図１８】上述した不揮発性ラッチ回路が搭載される半導体集積回路の別の例を示している。
【図１９】上述した不揮発性ラッチ回路が搭載される半導体集積回路の別の例を示している。
【図２０】図１９に示したスイッチマトリックスの例を示している。
【図２１】図１９に示した論理ブロックの例を示している。
【発明を実施するための形態】
【０００９】
以下、実施形態を図面を用いて説明する。以下の説明では、信号または電圧が伝達される信号線には、信号名と同じ符号を使用する。信号名および信号線名の先頭に付した”／”は、負論理であることを示している。
【００１０】
図１は、一実施形態における不揮発性ラッチ回路ＮＶＬＴの例を示している。不揮発性ラッチ回路ＮＶＬＴは、ラッチ回路ＬＴ、スイッチ回路ＳＷおよび磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２を有している。ラッチ回路ＬＴは、ハイレベル電圧線の一例である電源線ＶＤＤおよびロウレベル電圧線の一例である接地線ＶＳＳに接続され、電源電圧ＶＤＤおよび接地電圧ＶＳＳを受けて動作する。例えば、電源電圧ＶＤＤは１．２Ｖである。
【００１１】
ラッチ回路ＬＴは、相補の記憶ノードＮＤ１、ＮＤ２の間に並列かつ互いに逆向きに配置され、一方の入力と他方の出力とが互いに接続された一対のインバータＩＶ１、ＩＶ２を有している。例えば、インバータＩＶ１、ＩＶ２は、ＣＭＯＳインバータである。記憶ノードＮＤ１は、入力データを受ける入力端子ＤＴに接続され、記憶ノードＮＤ２は、出力データを出力する出力端子／ＤＴに接続されている。例えば、記憶ノードＮＤ１が論理０のとき、ラッチ回路ＬＴは論理０を記憶していると定義し、記憶ノードＮＤ１が論理１のとき、ラッチ回路ＬＴは論理１を記憶していると定義する。
【００１２】
磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、スイッチ回路ＳＷを介してラッチ回路ＬＴの記憶ノードＮＤ１、ＮＤ２または接地線ＶＳＳに接続される。各磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、トンネル絶縁膜を介して積層された２つの強磁性層（固定層と自由層）を有している。自由層は矢印の先端側に配置され、固定層は矢印の後端側に配置されている。例えば、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、磁気ランダムアクセスメモリ（Magnetic Random Access Memory；ＭＲＡＭ）に形成される素子である。磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の構造は、図３で説明する。
【００１３】
磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の電気抵抗は、固定層と自由層の磁化方向が平行のときに低く（パラレル状態）、固定層と自由層の磁化方向が反平行のときに高い（アンチパラレル状態）。例えば、各磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２がパラレル状態のときを論理０と定義し、各磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２がアンチパラレル状態のときを論理１と定義する。
【００１４】
磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、自由層から固定層に電流を流すことにより抵抗値が低い低抵抗状態（パラレル状態）になり、固定層から自由層に電流を流すことにより抵抗値が高い高抵抗状態（アンチパラレル状態）になる。すなわち、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する抵抗変化素子の一種である。
【００１５】
スイッチ回路ＳＷは、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６を有している。スイッチＳＷ１は、磁気トンネル接合素子ＭＴＪ１の一端（例えば、固定層側）を記憶ノードＮＤ１に接続する。スイッチＳＷ２は、磁気トンネル接合素子ＭＴＪ２の他端（例えば、自由層側）を記憶ノードＮＤ１に接続する。スイッチＳＷ３は、磁気トンネル接合素子ＭＴＪ１の他端（例えば、自由層側）を記憶ノードＮＤ２に接続する。スイッチＳＷ４は、磁気トンネル接合素子ＭＴＪ２の一端（例えば、固定層側）を記憶ノードＮＤ２に接続する。スイッチＳＷ５は、磁気トンネル接合素子ＭＴＪ１の他端を接地線ＶＳＳに接続する。スイッチＳＷ６は、磁気トンネル接合素子ＭＴＪ２の他端を接地線ＶＳＳに接続する。
【００１６】
不揮発性ラッチ回路ＮＶＬＴの外部からラッチ回路ＬＴに論理が書き込まれる通常動作時に、スイッチ回路ＳＷは、スイッチＳＷ１−ＳＷ６をオフし、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２とラッチ回路ＬＴとの接続を遮断する。これにより、通常動作中に、ラッチ回路ＬＴの論理の書き換えに伴い記憶ノードＮＤ１、ＮＤ２に流れる電流は、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に流れない。この結果、通常動作中に磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の磁化特性が劣化することを防止でき、劣化により読み出しマージン等の電気的特性が低下することを防止できる。
【００１７】
ラッチ回路ＬＴに保持されている論理を磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に書き込むストア動作時に、スイッチ回路ＳＷは、スイッチＳＷ１−ＳＷ４をオンし、スイッチＳＷ５、ＳＷ６をオフする。これにより、磁気トンネル接合素子ＭＴＪ１の一端および磁気トンネル接合素子ＭＴＪ２の他端は、記憶ノードＮＤ１に接続される。磁気トンネル接合素子ＭＴＪ１の他端および磁気トンネル接合素子ＭＴＪ２の一端は、記憶ノードＮＤ２に接続される。
【００１８】
例えば、ラッチ回路ＬＴが論理１を記憶しているとき(ＮＤ１＝”１”、ＮＤ２＝”０”）、磁気トンネル接合素子ＭＴＪ１では、固定層から自由層に向けて電流が流れ、磁気トンネル接合素子ＭＴＪ２では、自由層から固定層に向けて電流が流れる。これにより、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、それぞれ高抵抗状態および低抵抗状態に設定される。これとは反対に、ラッチ回路ＬＴが論理０を記憶しているとき(ＮＤ１＝”０”、ＮＤ２＝”１”）、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、それぞれ低抵抗状態および高抵抗状態に設定される。
【００１９】
ストア動作では、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、記憶ノードＮＤ１、ＮＤ２の間に並列に接続される。このため、磁気トンネル接合素子対が直列に接続されるときに比べて、書き込み電圧（この例では、ＶＤＤ）を低くできる。換言すれば、通常の電源電圧ＶＤＤを用いて（すなわち、昇圧回路等を用いることなく）、ストア動作を実行できる。
【００２０】
磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に保持されている論理をラッチ回路ＬＴに戻すリストア動作時に、スイッチ回路ＳＷは、スイッチＳＷ５、ＳＷ６をオンし、磁気トンネル接合素子ＭＴＪ１の他端および磁気トンネル接合素子ＭＴＪ２の他端を接地線ＶＳＳに接続する。また、スイッチ回路ＳＷは、スイッチＳＷ１、ＳＷ４をオンし、磁気トンネル接合素子ＭＴＪ１の一端を記憶ノードＮＤ１に接続し、磁気トンネル接合素子ＭＴＪ２の一端を記憶ノードＮＤ２に接続する。スイッチＳＷ２、ＳＷ３はオフされる。
【００２１】
これにより、記憶ノードＮＤ１は、磁気トンネル接合素子ＭＴＪ１を介して接地線ＶＳＳに接続され、記憶ノードＮＤ２は、磁気トンネル接合素子ＭＴＪ２を介して接地線ＶＳＳに接続される。この状態で、ラッチ回路ＬＴに電源電圧ＶＤＤを供給すると、記憶ノードＮＤ１、ＮＤ２の電圧は徐々に上昇する。
【００２２】
例えば、磁気トンネル接合素子ＭＴＪ１が高抵抗状態で、磁気トンネル接合素子ＭＴＪ２が低抵抗状態のとき、記憶ノードＮＤ２の方が記憶ノードＮＤ１より、接地線ＶＳＳに放電される電荷が多い。このため、記憶ノードＮＤ１の電圧は、記憶ノードＮＤ２の電圧より高くなる。この状態で、電源電圧ＶＤＤが、ラッチ回路ＬＴのインバータＩＶ１、ＩＶ２が正常に動作する電圧（例えば、ＶＤＤの２分の１）まで上昇すると、ラッチ回路ＬＴは、相対的に高い記憶ノードＮＤ１の電圧と、相対的に低い記憶ノードＮＤ２の電圧をラッチし、論理０のデータ信号／ＤＴを出力する。すなわち、リストア動作が実行される。
【００２３】
このとき、磁気トンネル接合素子ＭＴＪ１を介して、ハイレベルの記憶ノードＮＤ１から接地線ＶＳＳに電流が流れる。しかし、この電流の向きは、磁気トンネル接合素子ＭＴＪ１を高抵抗状態にするために必要な電流の向きと同じため、磁気トンネル接合素子ＭＴＪ１の抵抗状態が変わることはない。記憶ノードＮＤ２は、電源電圧ＶＤＤの２分の１を最大電圧として接地電圧ＶＳＳまで低下するため、磁気トンネル接合素子ＭＴＪ２に流れる電流は、ストア動作時に流れる電流より少ない。このため、磁気トンネル接合素子ＭＴＪ２の固定層側から自由層側に一時的に流れる電流により、磁気トンネル接合素子ＭＴＪ２が低抵抗状態から高抵抗状態に切り替わることはない。
【００２４】
磁気トンネル接合素子ＭＴＪ１が低抵抗状態で、磁気トンネル接合素子ＭＴＪ２が高抵抗状態のときのリストア動作では、上述とは逆に、記憶ノードＮＤ１の電圧は、記憶ノードＮＤ２の電圧より低くなる。ラッチ回路ＬＴは、相対的に低い記憶ノードＮＤ１の電圧と、相対的に高い記憶ノードＮＤ２の電圧をラッチし、論理１のデータ信号／ＤＴを出力する。
【００２５】
なお、リストア動作は、図２または図１３等に示すように、ラッチ回路ＬＴのインバータＩＶ１、ＩＶ２を互いにショートするショートスイッチ（ｎＭＯＳトランジスタＮ３またはｐＭＯＳトランジスタＰ３）を一時的にオンすることで実行されてもよい。
【００２６】
以上、この実施形態では、外部からのデータによりラッチ回路ＬＴの論理が書き換えられるときに、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に電流が流れることを防止できる。したがって、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に書き込まれた磁化量が変化することを防止でき、トンネル絶縁膜や自由層の特性が劣化することを防止できる。磁化特性の劣化が防止できるため、読み出しマージン等の電気的特性の低下を防止できる。
【００２７】
通常動作中に、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２が、ラッチ回路ＬＴの電流経路に接続されないため、ラッチ回路ＬＴを高速に動作できる。ストア動作時に、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２が記憶ノードＮＤ１、ＮＤ２の間に並列に接続されるため、書き込み電圧を低くできる。この結果、ラッチ回路ＬＴに供給される通常の電源電圧ＶＤＤを用いて、ストア動作を確実に実行できる。
【００２８】
磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２をラッチ回路ＬＴに接続した状態で、電源電圧ＶＤＤをラッチ回路ＬＴに供給することで、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗状態を変えることなく、リストア動作を実行できる。不揮発性ラッチ回路ＮＶＬＴに必要なトランジスタ数を従来に比べて少なくでき、不揮発性ラッチ回路ＮＶＬＴの回路面積を小さくできる。
【００２９】
図２は、別の実施形態における不揮発性ラッチ回路ＮＶＬＴの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、ラッチ回路ＬＴは、一方の入力と他方の出力とが互いに接続された一対のＣＭＯＳインバータＩＶ１、ＩＶ２と、ＣＭＯＳインバータＩＶ１、ＩＶ２を互い接続するｎＭＯＳトランジスタＮ３とを有している。ｎＭＯＳトランジスタＮ３のゲートは、リストア動作時にハイレベルに活性化されるリストア信号ＲＳを受けている。
【００３０】
ＣＭＯＳインバータＩＶ１は、電源線ＶＤＤと接地線ＶＳＳの間に配置されたｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１により形成される。ＣＭＯＳインバータＩＶ２は、電源線ＶＤＤと接地線ＶＳＳの間に配置されたｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２により形成される。ＣＭＯＳインバータＩＶ１の入力およびＣＭＯＳインバータＩＶ２の出力は、入力端子ＤＴに接続されている。ＣＭＯＳインバータＩＶ１の出力およびＣＭＯＳインバータＩＶ２の入力は、出力端子／ＤＴに接続されている。なお、ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１の駆動能力は、入力データＤＴを不揮発性ラッチ回路ＮＶＬＴに供給する出力回路（ドライバ）の駆動能力より小さい。これにより、ラッチ回路ＬＴに保持されている論理は、入力データＤＴに応じて容易に反転させることができる。
【００３１】
スイッチ回路ＳＷのスイッチＳＷ１−ＳＷ４は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのソース、ドレインが互いに接続されるＣＭＯＳトランスファゲートを有している。スイッチＳＷ１は、オア信号ＯＲがハイレベルで、オア信号／ＯＲがロウレベルのときにオンし、磁気トンネル接合素子ＭＴＪ１の一端（固定層側）を記憶ノードＮＤ１に接続する。
【００３２】
オア信号ＯＲは、ストア信号ＳＴまたはリストア信号ＲＳのいずれかがハイレベルに活性化されているときハイレベルに活性化される。オア信号／ＯＲはストア信号ＳＴまたはリストア信号ＲＳのいずれかがハイレベルに活性化されているときロウレベルに活性化される。ストア信号ＳＴは、ストア動作時にハイレベルに活性化される。オア回路ＯＲ１は、ストア信号ＳＴおよびリストア信号ＲＳに基づいて、オア信号ＯＲ、／ＯＲを生成する。インバータＩＶ３は、ストア信号ＳＴの論理を反転してストア信号／ＳＴを生成する。ストア信号／ＳＴの活性化レベルはロウレベルである。
【００３３】
スイッチＳＷ２は、ストア信号ＳＴ、／ＳＴが活性化されているときにオンし、磁気トンネル接合素子ＭＴＪ２の他端（自由層側）を記憶ノードＮＤ１に接続する。スイッチＳＷ３は、ストア信号ＳＴ、／ＳＴが活性化されているときにオンし、磁気トンネル接合素子ＭＴＪ１の他端（自由層側）を記憶ノードＮＤ２に接続する。スイッチＳＷ４は、オア信号ＯＲ、／ＯＲが活性化されているときにオンし、磁気トンネル接合素子ＭＴＪ２の一端（固定層側）を記憶ノードＮＤ２に接続する。
【００３４】
スイッチＳＷ５、ＳＷ６は、ｎＭＯＳトランジスタを有している。スイッチＳＷ５のｎＭＯＳトランジスタは、ドレインを磁気トンネル接合素子ＭＴＪ１の他端に接続し、ソースを接地線ＶＳＳに接続し、ゲートをリストア信号線ＲＳに接続している。スイッチＳＷ６のｎＭＯＳトランジスタは、ドレインを磁気トンネル接合素子ＭＴＪ２の他端に接続し、ソースを接地線ＶＳＳに接続し、ゲートをリストア信号線ＲＳに接続している。
【００３５】
例えば、ストア信号ＳＴおよびリストア信号ＲＳは、不揮発性ラッチ回路ＮＶＬＴの外部で生成される。オア回路ＯＲ１およびインバータＩＶ３は、不揮発性ラッチ回路ＮＶＬＴの外部に形成されてもよい。さらに、複数の不揮発性ラッチ回路ＮＶＬＴが半導体集積回路内に形成されるとき、オア回路ＯＲ１およびインバータＩＶ３は、複数の不揮発性ラッチ回路ＮＶＬＴに共通に設けられてもよい。
【００３６】
図３は、図２に示した磁気トンネル接合素子ＭＴＪ１およびスイッチＳＷ１、ＳＷ３の素子構造の例を示している。スイッチＳＷ１、ＳＷ３は、半導体基板ＳＵＢの表面に形成され、磁気トンネル接合素子ＭＴＪ１は、半導体基板ＳＵＢの上方に形成される。例えば、半導体基板ＳＵＢはｐ形基板である。ｐ形基板は、ｎＭＯＳトランジスタの基板領域（ｐ形ウエル領域ＰＷ）として使用される。ｐ形ウエル領域ＰＷ内には、ｐＭＯＳトランジスタの基板であるｎ形ウエル領域ＮＷが形成されている。
【００３７】
スイッチＳＷ１は、オア信号ＯＲをゲートで受けるｎＭＯＳトランジスタおよびオア信号／ＯＲをゲートで受けるｐＭＯＳトランジスタを有している。スイッチＳＷ１のｎＭＯＳトランジスタの拡散層ＤＲの一方およびｐＭＯＳトランジスタの拡散層ＤＲの一方は、記憶ノードＮＤ１（ＤＴ）に接続されている。スイッチＳＷ１のｎＭＯＳトランジスタの拡散層ＤＲの他方およびｐＭＯＳトランジスタの拡散層ＤＲの他方は、磁気トンネル接合素子ＭＴＪ１の固定層ＰＬに接続されている。特に限定されないが、ｎＭＯＳトランジスタのゲートおよびｐＭＯＳトランジスタのゲートは、ポリシリコン配線層ＰＯＬＹを用いて形成される。
【００３８】
スイッチＳＷ３は、ストア信号ＳＴをゲートで受けるｎＭＯＳトランジスタおよびストア信号／ＳＴをゲートで受けるｐＭＯＳトランジスタを有している。スイッチＳＷ３のｎＭＯＳトランジスタの拡散層ＤＲの一方およびｐＭＯＳトランジスタの拡散層ＤＲの一方は、記憶ノードＮＤ２（／ＤＴ）に接続されている。スイッチＳＷ３のｎＭＯＳトランジスタの拡散層ＤＲの他方およびｐＭＯＳトランジスタの拡散層ＤＲの他方は、磁気トンネル接合素子ＭＴＪ１の自由層ＦＬに接続されている。
【００３９】
例えば、磁気トンネル接合素子ＭＴＪ１は、第２金属配線層Ｍ２と第３金属配線層Ｍ３の間に、固定層ＰＬ、トンネル絶縁膜ＴＬおよび自由層ＦＬを順に積層して形成される。、磁気トンネル接合素子ＭＴＪ１の自由層ＦＬは、第３金属配線層Ｍ３を介してスイッチＳＷ５に接続される。図３では、記憶ノードＮＤ１、ＮＤ２を含む配線は、第１金属配線層Ｍ１に形成されているが、他の金属配線層に形成されてもよい。
【００４０】
なお、図３の磁気トンネル接合素子ＭＴＪ１を磁気トンネル接合素子ＭＴＪ２に置き換え、スイッチＳＷ１、ＳＷ３をスイッチＳＷ４、ＳＷ２に置き換え、記憶ノードＮＤ１、ＮＤ２を入れ替えることで、図２に示した磁気トンネル接合素子ＭＴＪ２およびスイッチＳＷ２、ＳＷ４の構造になる。この際、磁気トンネル接合素子ＭＴＪ２の自由層ＦＬは、第３金属配線層Ｍ３を介してスイッチＳＷ２、ＳＷ６に接続される。
【００４１】
図４は、図２に示した不揮発性ラッチ回路ＮＶＬＴのストア動作の例を示している。ストア動作では、ストア信号ＳＴは論理１に設定され、リストア信号ＲＳは論理０に設定される。これにより、図２に示したスイッチＳＷ１−ＳＷ４はオンし、スイッチＳＷ５、ＳＷ６はオフし、ラッチ回路ＬＴのｎＭＯＳトランジスタＮ３はオフする。図４は、このときの等価的な状態を示している。
【００４２】
まず、ラッチ回路ＬＴが論理１を保持しているとき（ＮＤ１＝”１”、ＮＤ２＝”０”）、ｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ１はオンし、ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ２がオフする。これにより、破線の矢印で示すように、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２を介して、電源線ＶＤＤから接地線ＶＳＳに電流が流れる。各磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２を流れる電流量がＩＣのとき、電源電流は２ＩＣになる。
【００４３】
磁気トンネル接合素子ＭＴＪ１は、固定層から自由層に向けて電流が流れるため、高抵抗状態ＲＨに設定される。磁気トンネル接合素子ＭＴＪ２は、自由層から固定層に向けて電流が流れるため、低抵抗状態ＲＬに設定される。すなわち、ラッチ回路ＬＴに保持されている相補の論理が、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に書き込まれる。
【００４４】
一方、ラッチ回路ＬＴが論理０を保持しているとき（ＮＤ１＝”０”、ＮＤ２＝”１”）、ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ２はオンし、ｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ１がオフする。これにより、破線の矢印で示すように、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２を介して、電源線ＶＤＤから接地線ＶＳＳに電流が流れる。各磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２を流れる電流量がＩＣのとき、電源電流は２ＩＣになる。
【００４５】
磁気トンネル接合素子ＭＴＪ１は、自由層から固定層に向けて電流が流れるため、低抵抗状態ＲＬに設定される。磁気トンネル接合素子ＭＴＪ２は、固定層から自由層に向けて電流が流れるため、高抵抗状態ＲＨに設定される。すなわち、ラッチ回路ＬＴに保持されている相補の論理が、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に書き込まれる。
【００４６】
ストア動作では、図１に示した不揮発性ラッチ回路ＮＶＬＴと同様に、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、電源線ＶＤＤと接地線ＶＳＳの間に並列に接続される。このため、通常の電源電圧ＶＤＤを書き込み電圧として、ストア動作を実行できる。
【００４７】
図５は、図２に示した不揮発性ラッチ回路ＮＶＬＴのリストア動作の例を示している。リストア動作では、ストア信号ＳＴは論理０に設定される。リストア信号ＲＳは論理１に設定された後、論理０に設定される。これにより、図２に示したスイッチＳＷ２、ＳＷ３はオフし、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ６およびラッチ回路ＬＴのｎＭＯＳトランジスタＮ３は一時的にオンする。図４は、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ６がオンしているときの等価的な状態を示している。この実施形態のリストア動作は、電源電圧ＶＤＤが通常の電圧（この例では、１．２Ｖ）のときに実行される。これにより、リストア動作を確実かつ安定して実行できる。
【００４８】
まず、論理１のリストア信号ＲＳによりｎＭＯＳトランジスタＮ３がオンする。ラッチ回路ＬＴの一対のＣＭＯＳインバータの入力同士および出力同士は互いに接続され、記憶ノードＮＤ１、ＮＤ２の電圧は、電源電圧のほぼ２分の１になる。このように、ｎＭＯＳトランジスタＮ３は、記憶ノードＮＤ１、ＮＤ２を互いに接続するショートスイッチとして機能する。
【００４９】
磁気トンネル接合素子ＭＴＪ１が高抵抗状態ＲＨに設定され、磁気トンネル接合素子ＭＴＪ２が低抵抗状態ＲＬに設定されているとき、電流ＩＣ１が、記憶ノードＮＤ１から磁気トンネル接合素子ＭＴＪ１を介して接地線ＶＳＳに流れる。また、電流ＩＣ１より多い電流ＩＣ２が、記憶ノードＮＤ２から磁気トンネル接合素子ＭＴＪ２を介して接地線ＶＳＳに流れる。これにより、記憶ノードＮＤ１の電圧ＶＨは、記憶ノードＮＤ２の電圧ＶＬより高くなる。
【００５０】
次に、リストア信号ＲＳが論理０に変化されると、ＳＷ１、ＳＷ４、ＳＷ５、ＳＷ６およびｎＭＯＳトランジスタＮ３はオフする。ｎＭＯＳトランジスタＮ３のオフにより、ラッチ回路ＬＴは正常な動作を開始し、記憶ノードＮＤ１、ＮＤ２の電圧レベルに応じて論理１をラッチする。すなわち、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２から相補の論理が読み出され、ラッチ回路ＬＴに書き戻される。
【００５１】
一方、磁気トンネル接合素子ＭＴＪ１が低抵抗状態ＲＬに設定され、磁気トンネル接合素子ＭＴＪ２が高抵抗状態ＲＨに設定されているとき、電流ＩＣ２が、記憶ノードＮＤ１から磁気トンネル接合素子ＭＴＪ１を介して接地線ＶＳＳに流れる。また、電流ＩＣ２より少ない電流ＩＣ１が、記憶ノードＮＤ２から磁気トンネル接合素子ＭＴＪ２を介して接地線ＶＳＳに流れる。これにより、記憶ノードＮＤ１の電圧ＶＬは、記憶ノードＮＤ２の電圧ＶＨより高くなる。
【００５２】
この後、リストア信号ＲＳが論理０に変化されると、上述と同様にラッチ回路ＬＴは正常な動作を開始し、記憶ノードＮＤ１、ＮＤ２の電圧レベルに応じて論理０をラッチする。すなわち、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２から相補の論理が読み出され、ラッチ回路ＬＴに書き戻される。
【００５３】
図６は、図２に示した不揮発性ラッチ回路ＮＶＬＴの通常動作の例を示している。通常動作では、ストア信号ＳＴおよびリストア信号ＲＳは、ともに論理０に設定される。これにより、図２に示したスイッチＳＷ１−ＳＷ６はオフし、ラッチ回路ＬＴのｎＭＯＳトランジスタＮ３はオフする。図４は、このときの等価的な状態を示している。
【００５４】
スイッチＳＷ１−ＳＷ６がオフするため、磁気トンネル接合素子ＭＴＪ１の両端および磁気トンネル接合素子ＭＴＪ２の両端は、フローティング状態に設定される。すなわち、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２とラッチ回路ＬＴとの接続は遮断され、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２はラッチ回路ＬＴから切り離される。この状態で、ラッチ回路ＬＴは、不揮発性ラッチ回路ＮＶＬＴの外部から供給される入力データＤＴの論理をラッチし、ラッチしている論理を反転して出力データ／ＤＴとして出力する。
【００５５】
通常動作では、ラッチ回路ＬＴの論理の書き換えに伴い記憶ノードＮＤ１、ＮＤ２に流れる電流は、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に流れない。この結果、図１に示した不揮発性ラッチ回路ＮＶＬＴと同様に、通常動作中に磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の磁化特性が劣化することを防止できる。
【００５６】
図７は、図２に示した不揮発性ラッチ回路ＮＶＬＴを有する半導体集積回路の動作の例を示している。例えば、半導体集積回路は、フリップフロップ等のラッチ回路を含む論理回路である。図２に示した不揮発性ラッチ回路ＮＶＬＴは、論理回路中のラッチ回路の少なくとも１つとして使用される。例えば、半導体集積回路は、パワーオン時にストア信号ＳＴを生成し、パワーオフ時にリストア信号ＲＳを生成する信号生成回路を有している。
【００５７】
不揮発性ラッチ回路ＮＶＬＴの磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、パワーオン前に相補の論理を保持している。磁気トンネル接合素子ＭＴＪ１の抵抗値ＲＭＴＪ１および磁気トンネル接合素子ＭＴＪ２の抵抗値ＲＭＴＪ２は、ＭＴＪ２高抵抗状態ＲＨまたは低抵抗状態ＲＬに設定されている（図７（ａ)）。まず、パワーオンＰＯＮにより、半導体集積回路に供給される電源電圧ＶＤＤが徐々に上昇する（図７（ｂ)）。不揮発性ラッチ回路ＮＶＬＴの記憶ノードＮＤ１、ＮＤ２の一方および他方は、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に保持されている論理とは無関係に論理０（＝ＶＤＤ）および論理１（＝ＶＳＳ）に変化する（図７（ｃ））。
【００５８】
信号生成回路は、電源電圧ＶＤＤが所定の値（例えば、１．２Ｖ）まで上昇した後、リストア信号ＲＳを一時的に活性化する（図７（ｄ））。リストア信号ＲＳが活性化されている間、記憶ノードＮＤ１、ＮＤ２の電圧は、電源電圧ＶＤＤのほぼ半分（ＶＤＤ／２＝０．６Ｖ）になる。このとき、電流ＩＭＴＪ１、ＩＭＴＪ２が、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２にそれぞれ流れる。
【００５９】
記憶ノードＮＤ１、ＮＤ２の電圧は、リストア信号ＲＳが活性化中に、電源電圧ＶＤＤのほぼ半分に設定される。これにより、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２にそれぞれ流れる電流値ＩＭＴＪ１、ＩＭＴＪ２を、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗値が変化するために必要な書き込み電流値ＩＰ、ＩＡＰよりも小さくできる（図７（ｅ））。具体的には、図５に示した低抵抗状態の磁気トンネル接合素子ＭＴＪ１（またはＭＴＪ２）に流れる電流ＩＣ２は、高抵抗状態に設定するための書き込み電流ＩＰより小さい。したがって、リストア期間ＲＥＳＴＲ中に、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗値が電流ＩＭＴＪ１、ＩＭＴＪ２により変化することを防止できる。
【００６０】
リストア信号ＲＳが非活性化されると、図５で説明したように、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に保持されている相補の論理が記憶ノードＮＤ１、ＮＤ２の電圧差に応じてラッチ回路ＬＴに読み出される。これにより、記憶ノードＮＤ１、ＮＤ２の電圧は、電源電圧ＶＤＤまたは接地電圧ＶＳＳに変化する（図７（ｆ））。すなわち、リストア動作が実行される。
【００６１】
この後、通常動作期間ＯＰに、半導体集積回路は、システムとしての通常動作を実行する。不揮発性ラッチ回路ＮＶＬＴのラッチ回路ＬＴの論理は、通常動作中に書き換えられる（図７（ｇ））。ストア信号ＳＴおよびリストア信号ＲＳは、通常動作期間ＯＰに論理０に非活性化されている（図７（ｈ））。このため、図６に示したように、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、ラッチ回路ＬＴから切り離され、ラッチ回路ＬＴの動作の影響を受けない。換言すれば、ラッチ回路ＬＴの動作に伴う電流は、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に流れない。この結果、通常動作期間ＯＰに磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗値が変動することを防止でき、不揮発性ラッチ回路ＮＶＬＴおよび不揮発性ラッチ回路ＮＶＬＴを有する半導体集積回路の信頼性を向上できる。
【００６２】
通常動作の完了後、信号生成回路は、ストア期間ＳＴＲにストア信号ＳＴを活性化する（図７（ｉ））。これにより、図４で説明したように、ストア動作が実行される。すなわち、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、ラッチ回路ＬＴの電源端子ＶＤＤと接地端子ＶＳＳとの間に並列かつ互いに逆向きに接続される。各磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に独立に電源電圧ＶＤＤが印加されるため、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に流れる電流値を、書き込み電流値ＩＰ、ＩＡＰより容易に大きくできる。このため、ラッチ回路ＬＴに供給される電源電圧ＶＤＤを用いて、ラッチ回路ＬＴに保持されている相補の論理を、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗値として確実に書き込みできる。
【００６３】
このように、本実施形態では、単一の電源電圧ＶＤＤにより、リストア動作時の電流値ＩＭＴＪ１、ＩＭＴＪ２を書き込み電流値ＩＰ、ＩＡＰより小さくでき、ストア動作時の電流値ＩＭＴＪ１、ＩＭＴＪ２を書き込み電流値ＩＰ、ＩＡＰより大きくできる。また、ストア動作では、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２が並列に接続されるため、直列に接続される回路構成に比べて書き込み電圧を小さくできる。
【００６４】
ストア動作の完了後、パワーオフＰＯＦＦにより、電源電圧ＶＤＤが徐々に低下する（図７（ｊ））。これに伴い、ラッチ回路ＬＴに保持されている論理は、徐々に失われる（図７（ｋ））。しかしながら、ラッチ回路ＬＴに保持されている論理は、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２により、パワーオフＯＦＦ後も保持される（図７（ｌ））。
【００６５】
この後、パワーオンＰＯＮにより電源電圧ＶＤＤが再び上昇すると、半導体集積回路は、リストア動作を実行し、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２に保持されている論理をラッチ回路ＬＴに読み出す（図７（ｍ））。
【００６６】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、スイッチ回路ＳＷにｎＭＯＳトランジスタＮ３を形成することにより、電源電圧ＶＤＤが不揮発性ラッチ回路ＮＶＬＴに供給されている状態で、リストア動作を実行できる。これにより、リストア動作を確実かつ安定して実行できる。
【００６７】
図８は、別の実施形態における不揮発性ラッチ回路ＮＶＬＴの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、スイッチ回路ＳＷが、図２に示したスイッチ回路ＳＷと相違している。また、リストア信号／ＲＳを生成するインバータＩＶ４が新たに形成されている。不揮発性ラッチ回路ＮＶＬＴのその他の構成は、図２と同様である。なお、図８では、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の位置は、図２と逆である。
【００６８】
スイッチＳＷ１は、オア信号ＯＲがハイレベルで、オア信号／ＯＲがロウレベルのときにオンし、磁気トンネル接合素子ＭＴＪ１の一端（固定層側）を記憶ノードＮＤ１に接続する。スイッチＳＷ２は、オア信号ＯＲがハイレベルで、オア信号／ＯＲがロウレベルのときにオンし、磁気トンネル接合素子ＭＴＪ２の他端（自由層側）を記憶ノードＮＤ１に接続する。スイッチＳＷ３は、ストア信号ＳＴ、／ＳＴが活性化しているときにオンし、磁気トンネル接合素子ＭＴＪ１の他端（自由層側）を記憶ノードＮＤ２に接続する。スイッチＳＷ４は、ストア信号ＳＴ、／ＳＴが活性化しているときにオンし、磁気トンネル接合素子ＭＴＪ２の一端（固定層側）を記憶ノードＮＤ２に接続する。
【００６９】
スイッチＳＷ５のｎＭＯＳトランジスタは、ドレインを磁気トンネル接合素子ＭＴＪ１の他端に接続し、ソースを接地線ＶＳＳに接続し、ゲートをリストア信号線ＲＳに接続するｎＭＯＳトランジスタを有している。スイッチＳＷ６のｎＭＯＳトランジスタは、ドレインを磁気トンネル接合素子ＭＴＪ２の一端に接続し、ソースを電源線ＶＤＤに接続し、ゲートをリストア信号線／ＲＳに接続するｐＭＯＳトランジスタを有している。
【００７０】
例えば、ストア信号ＳＴおよびリストア信号ＲＳは、不揮発性ラッチ回路ＮＶＬＴの外部で生成される。なお、オア回路ＯＲ１およびインバータＩＶ３、ＩＶ４は、不揮発性ラッチ回路ＮＶＬＴの外部に形成されてもよい。さらに、複数の不揮発性ラッチ回路ＮＶＬＴが半導体集積回路内に形成されるとき、オア回路ＯＲ１およびインバータＩＶ３、ＩＶ４は、複数の不揮発性ラッチ回路ＮＶＬＴに共通に設けられてもよい。
【００７１】
図９は、図８に示した不揮発性ラッチ回路ＮＶＬＴのリストア動作の例を示している。なお、ストア動作および通常動作は、図４および図６と同様に実施される。なお、不揮発性ラッチ回路ＮＶＬＴを有する半導体集積回路の動作は、図７と同様に実行される。
【００７２】
図５と同様に、リストア動作では、ストア信号ＳＴは論理０に設定され、リストア信号ＲＳは論理１に設定された後、論理０に設定される。これにより、図８に示したスイッチＳＷ３、ＳＷ４はオフし、スイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６およびラッチ回路ＬＴのｎＭＯＳトランジスタＮ３は一時的にオンする。図４は、スイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６およびｎＭＯＳトランジスタＮ３がオンしているときの等価的な状態を示している。
【００７３】
図５と同様に、ｎＭＯＳトランジスタＮ３がオンされているとき、記憶ノードＮＤ１、ＮＤ２は互いに接続され、記憶ノードＮＤ１、ＮＤ２の電圧は、ほぼＶＤＤ／２になろうとする。一方、リストア信号ＲＳが論理１に活性化している間、磁気トンネル接合素子ＭＴＪ２、ＭＴＪ１は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続される。磁気トンネル接合素子ＭＴＪ２の自由層側と磁気トンネル接合素子ＭＴＪ１の固定層側とに接続される中間ノードは、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗値に応じて分圧電圧を生成する。この結果、記憶記憶ノードＮＤ１の電圧は、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２による抵抗分割に依存して、電圧ＶＤＤ／２より高い電圧または電圧ＶＤＤ／２より低い電圧になる。
【００７４】
例えば、磁気トンネル接合素子ＭＴＪ１が高抵抗状態ＲＨで、磁気トンネル接合素子ＭＴＪ２が低抵抗状態ＲＬのとき、記憶ノードＮＤ１の電圧は、ＶＤＤ／２より高くなる（図９の左側）。磁気トンネル接合素子ＭＴＪ１が低抵抗状態ＲＬで、磁気トンネル接合素子ＭＴＪ２が高抵抗状態ＲＨのとき、記憶ノードＮＤ１の電圧は、ＶＤＤ／２より低くなる（図９の右側）。一方、記憶ノードＮＤ２の電圧は、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗状態に拘わりなく、ほぼ電圧ＶＤＤ／２である。なお、低抵抗状態の磁気トンネル接合素子ＭＴＪ１またはＭＴＪ２に流れる電流は、高抵抗状態に変化することを防止するために、図７に示した書き込み電流ＩＡＰより少なくする必要がある。高抵抗状態の磁気トンネル接合素子ＭＴＪ１またはＭＴＪ２に流れる電流の向きは、高抵抗状態に設定するために必要な電流の向きと同じため、電流値は制限されない。
【００７５】
リストア信号ＲＳが論理０に変化されると、スイッチＳＷ１−ＳＷ６およびラッチ回路ＬＴのｎＭＯＳトランジスタＮ３はオフする。磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２は、電源線ＶＤＤ、接地線ＶＳＳおよび記憶ノードＮＤ１から切り離される。ｎＭＯＳトランジスタＮ３のオフにより、ラッチ回路ＬＴは正常な動作を開始し、記憶ノードＮＤ１、ＮＤ２の電圧差に応じた論理をラッチする。例えば、磁気トンネル接合素子ＭＴＪ１が高抵抗状態ＲＨで、磁気トンネル接合素子ＭＴＪ２が低抵抗状態ＲＬのとき、記憶ノードＮＤ１の電圧は電源電圧ＶＤＤになり、記憶ノードＮＤ２の電圧は接地電圧ＶＳＳになる。磁気トンネル接合素子ＭＴＪ１が低抵抗状態ＲＬで、磁気トンネル接合素子ＭＴＪ２が高抵抗状態ＲＨのとき、記憶ノードＮＤ１の電圧は接地電圧ＶＳＳになり、記憶ノードＮＤ２の電圧は電源電圧ＶＤＤになる。すなわち、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２から相補の論理が読み出され、ラッチ回路ＬＴに戻される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００７６】
図１０は、別の実施形態における不揮発性ラッチ回路ＮＶＬＴの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、ラッチ回路ＬＴが図２に示したラッチ回路ＬＴと相違している。不揮発性ラッチ回路ＮＶＬＴのその他の構成は、図２と同様である。
【００７７】
この実施形態のラッチ回路ＬＴは、クロック同期タイプであり、入力端子ＤＴとインバータＩＶ１の入力との間に配置されるスイッチＳＷ７と、インバータＩＶ２の出力とインバータＩＶ１の入力との間に配置されるスイッチＳＷ８とを有している。例えば、スイッチＳＷ７、ＳＷ８は、ＣＭＯＳトランスファゲートを有している。クロックＣＫ、／ＣＫは、相補の信号である。
【００７８】
スイッチＳＷ７は、クロックＣＫが論理１でクロック／ＣＫが論理０のときにオンし、入力データＤＴをインバータＩＶ１の入力に伝達する。インバータＩＶ１は、入力データＤＴの論理を反転し、出力データ／ＤＴとして出力端子／ＤＴおよびインバータＩＶ２の入力に出力する。このとき、スイッチＳＷ８はオフしているため、ラッチ動作は行われない。
【００７９】
スイッチＳＷ８は、クロックＣＫが論理０でクロック／ＣＫが論理１のときにオンし、インバータＩＶ２の出力をインバータＩＶ１の入力に接続する。このとき、入力データＤＴがラッチ回路ＬＴにラッチされる。スイッチＳＷ７は、スイッチＳＷ８がオンしているときにオフするため、新たな入力データＤＴの受け付けは禁止される。
【００８０】
図１０に示した不揮発性ラッチ回路ＮＶＬＴのストア動作およびリストア動作は、クロックＣＫが論理０のときに実行されることを除き、図４および図６と同様である。なお、不揮発性ラッチ回路ＮＶＬＴを有する半導体集積回路の動作は、図７と同様に実行される。複数の不揮発性ラッチ回路ＮＶＬＴが半導体集積回路内に形成されるとき、クロックＣＫ、／ＣＫは、複数の不揮発性ラッチ回路ＮＶＬＴに共通に供給されてもよく、不揮発性ラッチ回路ＮＶＬＴ毎に供給されてもよい。また、図１０に示すスイッチＳＷの代わりに、図８に示したスイッチＳＷを用いて、不揮発性ラッチ回路ＮＶＬＴを形成してもよい。
【００８１】
例えば、ストア信号ＳＴおよびリストア信号ＲＳは、不揮発性ラッチ回路ＮＶＬＴの外部で生成される。なお、オア回路ＯＲ１およびインバータＩＶ３は、不揮発性ラッチ回路ＮＶＬＴの外部に形成されてもよい。さらに、複数の不揮発性ラッチ回路ＮＶＬＴが半導体集積回路内に形成されるとき、オア回路ＯＲ１およびインバータＩＶ３は、複数の不揮発性ラッチ回路ＮＶＬＴに共通に設けられてもよい。
【００８２】
図１１は、図１０に示した不揮発性ラッチ回路ＮＶＬＴの通常動作の例を示している。この例では、通常動作期間ＯＰに、クロックＣＫ、／ＣＫは周期的に生成される。なお、クロックＣＫ、／ＣＫは、ラッチ動作が必要なときに生成されてもよい。
【００８３】
まず、クロックＣＫの立ち上がりエッジに同期して、図１０に示したスイッチＳＷ７がオンし、スイッチＳＷ８がオフする。インバータＩＶ１は入力データＤＴを受け、受けた入力データＤＴの論理（Ｄ１、Ｄ２、Ｄ３）を反転して出力データ／ＤＴ（／Ｄ１、／Ｄ２、／Ｄ３）を出力する。
【００８４】
次に、クロックＣＫの立ち下がりエッジに同期して図１０に示したスイッチＳＷ７がオフし、スイッチＳＷ８がオンする。スイッチＳＷ８のオンにより、インバータＩＶ２の出力がインバータＩＶ１の入力に接続され、入力データＤＴの論理（Ｄ１、Ｄ２、Ｄ３）がラッチされる。クロックＣＫが論理０の間、スイッチＳＷ７がオフするため、新たな入力データＤＴの変化は、インバータＩＶ１に伝達されない。通常動作期間ＯＰの完了後、クロックＣＫ、／ＣＫが停止し、図７と同様に、ストア期間ＳＴＲにストア動作が実行される。
【００８５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、クロック同期タイプのラッチ回路ＬＴを用いて、不揮発性ラッチ回路ＮＶＬＴを形成できる。
【００８６】
図１２は、別の実施形態における不揮発性ラッチ回路ＮＶＬＴの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態の不揮発性ラッチ回路ＮＶＬＴは、マスタースレーブフリップフロップとして形成される。なお、図１２に示す不揮発性ラッチ回路ＮＶＬＴを有する半導体集積回路の動作は、図７と同様に実行される。
【００８７】
不揮発性ラッチ回路ＮＶＬＴは、マスターラッチ回路ＭＬＴ、スレーブラッチ回路ＳＬＴ、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２およびスイッチ回路ＳＷを有している。例えば、スイッチ回路ＳＷは、図２および図１０に示したスイッチ回路ＳＷと同じであり、スレーブラッチ回路ＳＬＴの記憶ノードＮＤ１、ＮＤ２に接続されている。なお、スイッチ回路ＳＷとして、図８に示すスイッチ回路ＳＷまたは図１３に示すスイッチ回路ＳＷを用いてもよい。スイッチ回路ＳＷは、マスターラッチ回路ＭＬＴに接続されてもよい。２つのスイッチ回路ＳＷが、マスターラッチ回路ＭＬＴおよびスレーブラッチ回路ＳＬＴにそれぞれ接続されてもよい。
【００８８】
マスターラッチ回路ＭＬＴは、入力データＩＮの論理を反転したデータをインバータＩＶ１の入力に伝達するスイッチＳＷ９およびインバータＩＶ２の出力をインバータＩＶ１の入力に接続するスイッチＳＷ１０を有している。例えば、スイッチＳＷ９、ＳＷ１０は、ＣＭＯＳトランスファゲートを有している。マスターラッチ回路ＭＬＴは、クロックＣＫが論理１のときに入力データＩＮを入力データＤＴとして出力し、クロックＣＫが論理０のときに、入力データＩＮの論理をラッチし、新たな入力データＩＮの受け付けを禁止する。
【００８９】
スレーブラッチ回路ＳＬＴは、入力データＤＴの論理をインバータＩＶ１の入力に伝達するスイッチＳＷ１１およびインバータＩＶ２の出力をインバータＩＶ１の入力に接続するスイッチＳＷ１２を有している。例えば、スイッチＳＷ１１、ＳＷ１２は、ＣＭＯＳトランスファゲートを有している。スレーブラッチ回路ＳＬＴは、クロックＣＫが論理０のときに入力データＤＴの論理を反転し、出力データ／ＤＴとして出力し、クロックＣＫが論理１のときに、入力データＤＴの論理をラッチし、新たな入力データＤＴの受け付けを禁止する。スレーブラッチ回路ＳＬＴは、スイッチＳＷ１１、ＳＷ１２で受けるクロックＣＫ、／ＣＫの論理が逆なことを除き、図１０に示したラッチ回路ＬＴと同じ回路である。
【００９０】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、マスタースレーブフリップフロップを用いて、不揮発性ラッチ回路ＮＶＬＴを形成できる。
【００９１】
図１３は、別の実施形態における不揮発性ラッチ回路ＮＶＬＴの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、ラッチ回路ＬＴは、インバータＩＶ１、ＩＶ２を互い接続するｐＭＯＳトランジスタＰ３を有している。スイッチ回路ＳＷのスイッチＳＷ５、ＳＷ６は、ｐＭＯＳトランジスタをそれぞれ有している。また、リストア信号／ＲＳを生成するインバータＩＶ４が新たに形成されている。
【００９２】
磁気トンネル接合素子ＭＴＪ１の一端（自由層側）は、スイッチＳＷ１を介して記憶ノードＮＤ１に接続され、磁気トンネル接合素子ＭＴＪ１の他端（固定層側）は、スイッチＳＷ３を介して記憶ノードＮＤ２に接続されている。磁気トンネル接合素子ＭＴＪ２の一端（自由層側）は、スイッチＳＷ４を介して記憶ノードＮＤ２に接続され、磁気トンネル接合素子ＭＴＪ１の他端（固定層側）は、スイッチＳＷ２を介して記憶ノードＮＤ１に接続されている。すなわち、磁気トンネル接合素子ＭＴＪ１の向きは、図２の磁気トンネル接合素子ＭＴＪ１の向きと逆である。磁気トンネル接合素子ＭＴＪ２の向きは、図２の磁気トンネル接合素子ＭＴＪ２の向きと逆である。不揮発性ラッチ回路ＮＶＬＴのその他の構成は、図２と同様である。
【００９３】
ラッチ回路ＬＴのｐＭＯＳトランジスタＰ３は、ソースおよびドレインを記憶ノードＮＤ１、ＮＤ２にそれぞれ接続し、ゲートをリストア信号線／ＲＳに接続している。なお、図１３に示すラッチ回路ＬＴの代わりに、リストア信号ＲＳをゲートで受けるｎＭＯＳトランジスタＮ３を有する図２に示したラッチ回路ＬＴを形成してもよい。
【００９４】
スイッチ回路ＳＷにおいて、スイッチＳＷ５のｐＭＯＳトランジスタは、ドレインを磁気トンネル接合素子ＭＴＪ１の他端（固定層側）に接続し、ソースを電源線ＶＤＤに接続し、ゲートをリストア信号線／ＲＳに接続している。スイッチＳＷ６のｐＭＯＳトランジスタは、ドレインを磁気トンネル接合素子ＭＴＪ２の他端に接続し、ソースを電源線ＶＤＤに接続し、ゲートをリストア信号線／ＲＳに接続している。
【００９５】
例えば、ストア信号ＳＴおよびリストア信号ＲＳは、不揮発性ラッチ回路ＮＶＬＴの外部で生成される。なお、オア回路ＯＲ１およびインバータＩＶ３、ＩＶ４は、不揮発性ラッチ回路ＮＶＬＴの外部に形成されてもよい。さらに、複数の不揮発性ラッチ回路ＮＶＬＴが半導体集積回路内に形成されるとき、オア回路ＯＲ１およびインバータＩＶ３、ＩＶ４は、複数の不揮発性ラッチ回路ＮＶＬＴに共通に設けられてもよい。
【００９６】
図１４は、図１３に示した不揮発性ラッチ回路ＮＶＬＴのストア動作の例を示している。図４と同じ動作については、詳細な説明は省略する。ストア動作中のストア信号ＳＴおよびリストア信号ＲＳの論理は図４と同じである。この実施形態では、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の向きが図２と逆である。このため、ラッチ回路ＬＴに論理１が保持されているとき（ＮＤ１＝”１”、ＮＤ２＝”０”）、磁気トンネル接合素子ＭＴＪ１は低抵抗状態ＲＬに設定され、磁気トンネル接合素子ＭＴＪ２は高抵抗状態ＲＨに設定される。ラッチ回路ＬＴに論理０が保持されているとき（ＮＤ１＝”０”、ＮＤ２＝”１”）、磁気トンネル接合素子ＭＴＪ１は高抵抗状態ＲＨに設定され、磁気トンネル接合素子ＭＴＪ２は低抵抗状態ＲＬに設定される。
【００９７】
図１５は、図１３に示した不揮発性ラッチ回路ＮＶＬＴのリストア動作の例を示している。図５と同じ動作については、詳細な説明は省略する。リストア動作中のストア信号ＳＴおよびリストア信号ＲＳの論理は図５と同じである。まず、リストア信号ＲＳが論理１に設定されると、リストア信号／ＲＳが論理０に変化する。ｐＭＯＳトランジスタＰ３は、論理０のリストア信号／ＲＳを受けてオンし、ラッチ回路ＬＴの一対のＣＭＯＳインバータの入力同士および出力同士が互いに接続される。これにより、記憶ノードＮＤ１、ＮＤ２の電圧は、ほぼＶＤＤ／２になる。
【００９８】
論理０のリストア信号／ＲＳにより、図１３に示したスイッチＳＷ５、ＳＷ６はオンする。またリストア信号ＲＳが論理１に設定されるとオア信号ＯＲが論理１に設定されＳＷ１、ＳＷ４はオンする。これにより、電源線ＶＤＤと記憶ノードＮＤ１とは、スイッチＳＷ５、磁気トンネル接合素子ＭＴＪ１およびスイッチＳＷ１を介して接続される。同様に、電源線ＶＤＤと記憶ノードＮＤ２とは、スイッチＳＷ６、磁気トンネル接合素子ＭＴＪ２およびスイッチＳＷ４を介して接続される。そして、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の抵抗値に応じた電流ＩＣ１またはＩＣ２が記憶ノードＮＤ１、ＮＤ２にそれぞれ供給される。
【００９９】
低抵抗状態ＲＬの磁気トンネル接合素子ＭＴＪ１（またはＭＴＪ２）に接続される記憶ノードＮＤ１（またはＮＤ２）は、電圧ＶＨになり、高抵抗状態ＲＨの磁気トンネル接合素子ＭＴＪ２（またはＭＴＪ１）に接続される記憶ノードＮＤ２（またはＮＤ１）は、電圧ＶＨより低い電圧ＶＬになる。この後、図５と同様に、リストア信号ＲＳが論理０に変化され、ラッチ回路ＬＴは、記憶ノードＮＤ１、ＮＤ２の電圧レベルに応じた論理をラッチする。なお、不揮発性ラッチ回路ＮＶＬＴを有する半導体集積回路の動作は、図７と同様に実行される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【０１００】
図１６は、別の実施形態における不揮発性ラッチ回路ＮＶＬＴに形成される抵抗変化素子の電気的特性の例を示している。例えば、図１６の特性を有する抵抗変化素子は、抵抗変化メモリ（ＲｅＲＡＭ；Resistive Random Access Memory）に形成される素子である。
【０１０１】
図１６に示す特性を有する一対の抵抗変化素子は、図１、図２、図８、図１０、図１３に示した磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２の代わりに配置される。特に限定されないが、抵抗変化素子は、ＳｒＲｕＯ３により形成される電極と、ＳｒＺｒＯ３膜と、Ａｕにより形成される電極とを積層することにより形成される。
【０１０２】
図１６において、横軸は、抵抗変化素子の両端に印加される電圧差である書き込み電圧ＶＷＲを示す。縦軸は、抵抗変化素子の両端に印加される電圧に応じて流れる電流である書き込み電流ＩＷＲを示している。例えば、低抵抗状態ＲＬの抵抗変化素子に１．０Ｖ以上の書き込み電圧ＶＷＲを印加すると、実線の矢印で示すように、初めに４０μＡ程度流れている書き込み電流ＩＷＲは、１０μＡ以下まで減少する。すなわち、１．０Ｖの書き込み電圧ＶＷＲの印加により、抵抗変化素子の抵抗状態は高抵抗状態ＲＨに変化する。
【０１０３】
同様に、高抵抗状態ＲＨの抵抗変化素子に−１．０Ｖ以下の書き込み電圧ＶＷＲを印加すると、破線の矢印で示すように、初めに−７μＡ程度流れている書き込み電流ＩＷＲは−４０μＡ程度まで増加する。すなわち、−１．０Ｖの書き込み電圧ＶＷＲの印加により、抵抗変化素子の抵抗状態は低抵抗状態ＲＬに変化する。これにより、上述した実施形態のストア動作が実現可能である。１．０Ｖより小さい電圧差では、抵抗変化素子の抵抗状態は変化しない。このため、上述した実施形態のリストア動作が実現可能である。
【０１０４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、抵抗変化メモリ（ＲｅＲＡＭ；Resistive Random Access Memory）に形成される抵抗変化素子を用いて、不揮発性ラッチ回路ＮＶＬＴを形成できる。
【０１０５】
図１７は、上述した不揮発性ラッチ回路ＮＶＬＴが搭載される半導体集積回路ＳＥＭの例を示している。例えば、半導体集積回路ＳＥＭは、不揮発性ラッチ回路ＮＶＬＴの列と、論理回路の一種である組み合わせ回路ＣＬとを交互に配置することで形成されている。各組み合わせ回路ＣＬは、ＮＡＮＤゲート、ＮＯＲゲートおよびインバータ等の論理ゲートを組み合わせて形成されている。
【０１０６】
半導体集積回路ＳＥＭは、図２等に示したストア信号ＳＴおよびリストア信号ＲＳ等の制御信号を生成する信号生成回路ＳＧＥＮを有している。半導体集積回路ＳＥＭは、図７に示したように、電源電圧ＶＤＤの供給が開始されるパワーオン時にリストア動作を実行し、各不揮発性ラッチ回路ＮＶＬＴの抵抗変化素子からラッチ回路ＬＴに論理を読み出す。これにより、組み合わせ回路ＣＬの状態は、前回のパワーオフ時の状態に復元される。そして、リストア動作後に通常動作が実行される。
【０１０７】
半導体集積回路ＳＥＭは、図７に示したように、電源電圧ＶＤＤの供給が停止されるパワーオフ時にストア動作を実行し、各不揮発性ラッチ回路ＮＶＬＴのラッチ回路ＬＴから抵抗変化素子に論理を書き込む。これにより、半導体集積回路ＳＥＭは、電源がオフされる前の状態を保持でき、電源がオンされたときに元の動作の続きをすぐに開始できる。また、バッテリーバックアップ等が不要であるため、電源がオフされているときの消費電力をゼロにできる。
【０１０８】
図１８は、上述した不揮発性ラッチ回路ＮＶＬＴが搭載される半導体集積回路ＳＥＭの別の例を示している。図１７と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態の半導体集積回路ＳＥＭは、いわゆるパワーゲーティング技術を採用している。
【０１０９】
電源線ＶＤＤは、内部電源線であり、電源スイッチＶＤＳＷを介して外部電源線ＥＶＤＤに接続される。接地線ＶＳＳは、内部接地線であり、接地スイッチＶＳＳＷを介して外部接地線ＥＶＳＳに接続される。電源スイッチＶＤＳＷは、ゲートでローパワー信号／ＬＰを受けるｐＭＯＳトランジスタを有している。接地スイッチＶＳＳＷは、ゲートでローパワー信号ＬＰを受けるｎＭＯＳトランジスタを有している。ローパワー信号ＬＰ、／ＬＰは、図１８に示す回路ブロックの動作を停止するときに、論理０、論理１にそれぞれ設定され、図１８に示す回路ブロックを動作させるときに、論理１、論理０にそれぞれ設定される。
【０１１０】
特に限定されないが、半導体集積回路ＳＥＭは、図１８と同様の複数の回路ブロックを有している。そして、回路ブロックの動作を開始するときに、その回路ブロックに対応するローパワー信号ＬＰ、／ＬＰが論理１、論理０にそれぞれ設定され、回路ブロックに電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。信号生成回路ＳＧＥＮは、回路ブロック毎に形成され、電源電圧ＶＤＤが所定の値まで上昇したときに、リストア信号ＲＳを活性化する。図７に示した動作は、各回路ブロックの動作を示している。
【０１１１】
これにより、各不揮発性ラッチ回路ＮＶＬＴのリストア動作が実行され、各不揮発性ラッチ回路ＮＶＬＴの抵抗変化素子からラッチ回路ＬＴに論理が読み出される。さらに、図１７と同様に、各回路ブロックのパワーオフ時に各不揮発性ラッチ回路ＮＶＬＴのストア動作が実行され、各不揮発性ラッチ回路ＮＶＬＴのラッチ回路ＬＴから抵抗変化素子に論理が書き込まれる。
【０１１２】
パワーゲーティング技術を採用する半導体集積回路ＳＥＭに、上述した不揮発性ラッチ回路ＮＶＬＴを形成することで、回路ブロック毎にストア動作およびリストア動作を実行できる。この結果、半導体集積回路ＳＥＭの消費電力を細かく制御でき、半導体集積回路ＳＥＭ全体の消費電力を削減できる。さらに、パワーオン後にすぐに動作を開始できるため、半導体集積回路ＳＥＭの性能を向上できる。
【０１１３】
図１９は、上述した不揮発性ラッチ回路ＮＶＬＴが搭載される半導体集積回路ＳＥＭの別の例を示している。図１７と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態の半導体集積回路ＳＥＭは、例えば、ＦＰＧＡ（Field Programmable Gate Array）である。半導体集積回路ＳＥＭは、複数の論理ブロックＬＢＬＫと、論理ブロックＬＢＬＫの周囲に配線される配線チャネルＷＣＨと、配線チャネルＷＣＨの交差部分に形成されるスイッチマトリックスＳＷＭとを有している。
【０１１４】
図２０は、図１９に示したスイッチマトリックスＳＷＭの例を示している。スイッチマトリックスＳＷＭは、配線マトリックスＳＷＭの各配線の交差部分に形成される複数のスイッチ群ＳＷＧを有している。
【０１１５】
各スイッチ群ＳＷＧは、６つの選択スイッチＳＳＷ１−ＳＳＷ６と、これ等選択スイッチＳＳＷ１−ＳＳＷ６をオン／オフを制御する６つの不揮発性ラッチ回路ＮＶＬＴとを有している。例えば、各選択スイッチＳＳＷ１−６は、ＣＭＯＳトランスファゲートを有しており、各不揮発性ラッチ回路ＮＶＬＴから出力される出力データ／ＤＴの論理に応じてオンまたはオフされる。各不揮発性ラッチ回路ＮＶＬＴは、上述した不揮発性ラッチ回路ＮＶＬＴのいずれかであり、図２等に示したストア信号ＳＴおよびリストア信号ＲＳに応じて動作する。
【０１１６】
例えば、選択スイッチＳＳＷ１、ＳＳＷ６がオンされ、選択スイッチＳＳＷ２−ＳＳＷ５がオフされることにより、図２０の左側に延びる配線ＷＬと上側に延びる配線ＷＵが互いに接続され、下側に延びる配線ＷＤと右側に延びる配線ＷＲとが互いに接続される。あるいは、選択スイッチＳＳＷ３−ＳＳＷ４がオンされ、選択スイッチＳＳＷ１、ＳＳＷ２、ＳＳＷ５、ＳＳＷ６がオフされることにより、配線ＷＬ、ＷＲが互いに接続され、配線ＷＵ、ＷＤが互いに接続される。
【０１１７】
図２１は、図１９に示した論理ブロックＬＢＬＫの例を示している。論理ブロックＬＢＬＫは、複数の論理セルＬＣＥＬを有している。各論理セルＬＣＥＬは、ルックアップテーブルＬＵＴおよびフリップフロップＦＦを有している。
【０１１８】
ルックアップテーブルＬＵＴは、アドレスデコーダＡＤＥＣ、８つの不揮発性ラッチ回路ＮＶＬＴ、８つのＡＮＤ回路およびＯＲ回路を有している。アドレスデコーダＡＤＥＣは、３ビットのアドレスＡ２、Ａ１、Ａ０の論理をデコードし、デコード結果をＡＮＤ回路に出力する。各不揮発性ラッチ回路ＮＶＬＴは、保持している論理を出力データ／ＤＴとして、対応するＡＮＤ回路に出力する。ＯＲ回路は、ＡＮＤ回路のいずれかが論理１を出力するときに、出力信号ＯＵＴを論理１に設定する。
【０１１９】
不揮発性ラッチ回路ＮＶＬＴは、図１および図２等で説明したように、論理０を記憶しているときに、論理１の出力データ／ＤＴを出力する。例えば、アドレスＡ２、Ａ１、Ａ０＝”１１１”に対応する不揮発性ラッチ回路ＮＶＬＴに論理０を記憶させ、他の不揮発性ラッチ回路ＮＶＬＴに論理１を記憶させることで、ルックアップテーブルＬＵＴは、ＡＮＤ回路として動作する。アドレスＡ２、Ａ１、Ａ０＝”０００”に対応する不揮発性ラッチ回路ＮＶＬＴに論理１を記憶させ、他の不揮発性ラッチ回路ＮＶＬＴに論理０を記憶させることで、ルックアップテーブルＬＵＴは、ＯＲ回路として動作する。なお、ルックアップテーブルＬＵＴは、４ビットのアドレスを受けるアドレスデコーダＡＤＥＣ、１６個の不揮発性ラッチ回路ＮＶＬＴおよび１６個のＡＮＤ回路を有していてもよい。
【０１２０】
各不揮発性ラッチ回路ＮＶＬＴは、図２等に示したストア信号ＳＴおよびリストア信号ＲＳに応じて動作する。例えば、図２０および図２１に示す不揮発性ラッチ回路ＮＶＬＴの入力端子（図１等のＤＴ）は、半導体集積回路ＳＥＭに形成されるシフトレジスタの記憶段の出力にそれぞれ接続されている。
【０１２１】
まず、ＦＰＧＡに論理を形成するときに、シフトレジスタを介して不揮発性ラッチ回路ＮＶＬＴのラッチ回路ＬＴにデータがラッチされる。この動作は、図７に示した通常動作期間ＯＰの動作と同様である。但し、ラッチ回路ＬＴへのラッチ動作は１回実施すればよい。ラッチ回路ＬＴにデータがラッチされた後、ラッチされたデータは、ストア信号ＳＴにより抵抗変化素子（例えば、磁気トンネル接合素子ＭＴＪ１、ＭＴＪ２）に書き込まれる。この動作は、図７に示したストア期間ＳＴＲの動作と同様である。これにより、ＦＰＧＡの論理が形成される。
【０１２２】
この後、ＦＰＧＡのパワーオン毎に、リストア信号ＲＳが生成され、不揮発性ラッチ回路ＮＶＬＴの抵抗変化素子に保持されているデータがラッチ回路ＬＴに読み出され、ＦＰＧＡの論理が生成される。この動作は、図７に示したリストア期間ＲＥＳＴＲの動作と同様である。そして、ＦＰＧＡにより、システムの少なくとも一部の機能が実現される。
【０１２３】
不揮発性ラッチ回路ＮＶＬＴを用いて形成されるＦＰＧＡでは、パワーオン毎にＥＥＰＲＯＭ等から論理を形成するためのデータをロードする必要はない。このため、パワーオン後にシステムの動作をすぐに実行できる。
【０１２４】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
相補の第１および第２記憶ノードを含むラッチ回路と、
一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第１抵抗変化素子と、
一端から他端に電流を流すこと、および、他端から一端に電流を流すことにより抵抗値が変化する第２抵抗変化素子と、
前記第１および第２抵抗変化素子をラッチ回路に接続するスイッチ回路と
を備え、
前記スイッチ回路は、外部から前記ラッチ回路に論理が書き込まれる通常動作時に、前記第１および第２抵抗変化素子と前記ラッチ回路との接続を遮断すること
を特徴とする不揮発性ラッチ回路。
（付記２）
前記スイッチ回路は、前記ラッチ回路に保持されている論理を前記第１および第２抵抗変化素子に書き込むストア動作時に、前記第１抵抗変化素子の一端および前記第２抵抗変化素子の他端を前記第１記憶ノードに接続し、前記第１抵抗変化素子の他端および前記第２抵抗変化素子の一端を前記第２記憶ノードに接続すること
を特徴とする付記１記載の不揮発性ラッチ回路。
（付記３）
前記スイッチ回路は、前記第１および第２抵抗変化素子に保持されている論理を前記ラッチ回路に戻すリストア動作時に、前記第１抵抗変化素子の他端をハイレベル電圧線およびロウレベル電圧線の一方に接続し、前記第１抵抗変化素子の一端を前記第１記憶ノードに接続し、前記第２抵抗変化素子の他端を前記ハイレベル電圧線および前記ロウレベル電圧線の一方に接続し、前記第２抵抗変化素子の一端を前記第２記憶ノードに接続すること
を特徴とする付記１または付記２記載の不揮発性ラッチ回路。
（付記４）
前記スイッチ回路は、
前記第１記憶ノードと前記第１抵抗変化素子の一端との間に配置される第１スイッチと、
前記第１記憶ノードと前記第２抵抗変化素子の他端との間に配置される第２スイッチと、
前記第２記憶ノードと前記第１抵抗変化素子の他端との間に配置される第３スイッチと、
前記第２記憶ノードと前記第２抵抗変化素子の一端との間に配置される第４スイッチと、
前記第１抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第５スイッチと、
前記第２抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第６スイッチと
を備えていることを特徴とする付記２または付記３記載の不揮発性ラッチ回路。
（付記５）
前記スイッチ回路は、前記第１および第２抵抗変化素子に保持されている論理を前記ラッチ回路に戻すリストア動作時に、前記第１抵抗変化素子の一端および前記第２抵抗変化素子の他端を前記第１記憶ノードに接続し、前記第１抵抗変化素子の他端をハイレベル電圧線およびロウレベル電圧線の一方に接続し、前記第２抵抗変化素子の一端を前記ハイレベル電圧線および前記ロウレベル電圧線の他方に接続すること
を特徴とする付記１または付記２記載の不揮発性ラッチ回路。
（付記６）
前記スイッチ回路は、
前記第１記憶ノードと前記第１抵抗変化素子の一端との間に配置される第１スイッチと、
前記第１記憶ノードと前記第２抵抗変化素子の他端との間に配置される第２スイッチと、
前記第２記憶ノードと前記第１抵抗変化素子の他端との間に配置される第３スイッチと、
前記第２記憶ノードと前記第２抵抗変化素子の一端との間に配置される第４スイッチと、
前記第１抵抗変化素子の他端と、前記ハイレベル電圧線および前記ロウレベル電圧線の一方との間に配置される第５スイッチと、
前記第２抵抗変化素子の一端と、前記ハイレベル電圧線および前記ロウレベル電圧線の他方との間に配置される第６スイッチと
を備えていることを特徴とする付記２または付記５記載の不揮発性ラッチ回路。
（付記７）
前記リストア動作の開始時に前記第１記憶ノードと前記第２記憶ノードとを互いに接続するショートスイッチを備えていること
を特徴とする付記３または付記５記載の不揮発性ラッチ回路。
（付記８）
前記第１スイッチ、前記第２スイッチ、前記第３スイッチおよび前記第４スイッチは、ＣＭＯＳトランスファゲートであること
を特徴とする付記４または付記６項記載の不揮発性ラッチ回路。
（付記９）
前記第１抵抗変化素子および前記第２抵抗変化素子は、磁気ランダムアクセスメモリに形成される磁気トンネル接合素子であること
を特徴とする付記１ないし付記８のいずれか１項記載の不揮発性ラッチ回路。
（付記１０）
前記第１抵抗変化素子および前記第２抵抗変化素子は、抵抗変化メモリに形成される抵抗変化素子であること
を特徴とする付記１ないし付記８のいずれか１項記載の不揮発性ラッチ回路。
（付記１１）
付記１ないし付記１０のいずれか１項記載の不揮発性ラッチ回路と、
前記不揮発性ラッチ回路の出力に接続される論理回路と、
前記スイッチ回路の動作を制御するための制御信号を生成する信号生成回路と
を備えていることを特徴とする半導体集積回路。
【０１２５】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１２６】
ＡＤＥＣ‥アドレスデコーダ；ＣＬ‥組み合わせ回路；ＤＲ‥拡散層；ＤＴ‥入力端子；／ＤＴ‥出力端子；ＥＶＤＤ‥外部電源線；ＥＶＳＳ‥外部接地線；ＦＬ‥自由層；ＩＡＰ、ＩＰ‥書き込み電流値；ＩＶ１、ＩＶ２‥インバータ；ＬＢＬＫ‥論理ブロック；ＬＣＥＬ‥論理セル；ＬＰ、／ＬＰ‥ローパワー信号；ＬＴ‥ラッチ回路；ＬＵＴ‥ルックアップテーブル；Ｍ１−Ｍ３‥金属配線層；ＭＬＴ‥マスターラッチ回路；ＭＴＪ１、ＭＴＪ２‥磁気トンネル接合素子；ＮＤ１、ＮＤ２‥記憶ノード；ＮＶＬＴ‥不揮発性ラッチ回路；ＮＷ‥ｎ形ウエル領域；ＯＰ‥通常動作期間；ＯＲ、ＯＲ‥オア信号；ＰＬ‥固定層；ＰＯＦＦ‥パワーオフ；ＰＯＬＹ‥ポリシリコン配線層；ＰＯＮ‥パワーオン；ＰＷ‥ｐ形ウエル領域；ＲＥＳＴＲ‥ストア期間；ＲＨ‥高抵抗状態；ＲＬ‥低抵抗状態；ＲＭＴＪ１、ＲＭＴＪ２‥抵抗値；ＲＳ、／ＲＳ‥リストア信号；ＳＥＭ‥半導体集積回路；ＳＧＥＮ‥信号生成回路；ＳＬＴ‥スレーブラッチ回路；ＳＳＷ１−ＳＳＷ６‥選択スイッチ；ＳＴ、／ＳＴ‥ストア信号；ＳＵＢ‥半導体基板；ＳＷ‥スイッチ回路；ＳＷ１−ＳＷ６‥スイッチ；ＳＷＧ‥スイッチ群；ＳＷＭ‥スイッチマトリックス；ＶＤＤ‥電源線；ＶＤＳＷ‥電源スイッチ；ＶＳＳ‥接地線；ＶＳＳＷ‥接地スイッチ；ＷＣＨ‥配線チャネル；ＷＤ、ＷＬ、ＷＲ、ＷＵ‥配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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