(57)【要約】  増幅器のための電力乗算器装置は、電力乗算器制御段１０と、増幅器段１３と、上記電力乗算器制御段１０に接続可能な第１のスイッチング段１１とを備える。増幅器段１３は、電力乗算器制御段１０に接続可能である。本電力乗算器装置は、第１の出力端子１と、第２の出力端子２とを有し、増幅器段１３は、上記第１の出力端子１と上記第２の出力端子２との間に接続可能な負荷２０を駆動するために第２の出力端子２に接続可能である。第１のスイッチング段１１は、切り替え可能なＤＣ電圧レベルを第１の出力端子１に印加するために上記第１の出力端子１に接続可能である。増幅器装置の電力出力を増幅する方法も開示されている。
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【特許請求の範囲】
【請求項１】
増幅器のための電力乗算器装置であって、
電力乗算器制御段と、
増幅器段と、
前記電力乗算器制御段に接続可能な第１のスイッチング段とを備え、前記増幅器段は前記電力乗算器制御段に接続可能であり、前記電力乗算器装置は第１の出力端子と第２の出力端子とを有し、前記増幅器段は前記第１及び第２の出力端子の間に接続可能な負荷を駆動するために前記第２の出力端子に接続可能であり、
前記第１のスイッチング段は、切り替え可能なＤＣ電圧レベルを前記第１の出力端子に印加するために前記第１の出力端子に接続可能である電力乗算器装置。
【請求項２】
前記増幅器は、
前記電力乗算器制御段に接続可能なパルス幅変調器段と、
前記パルス幅変調器段に接続可能な電力ドライバ段と、
前記電力ドライバ段に接続可能な第２のスイッチング段とを備え、
前記第２のスイッチング段は、前記第１及び第２の出力端子の間に接続可能な負荷を駆動するために前記第２の出力端子に接続可能である請求項１記載の電力乗算器装置。
【請求項３】
前記第２のスイッチング段とグラウンドとの間に接続可能な低域通過フィルタをさらに備える請求項２記載の電力乗算器装置。
【請求項４】
前記第２のスイッチング段は直列に接続可能な少なくとも２つのＭＯＳＦＥＴを備える請求項２又は請求項３記載の電力乗算器装置。
【請求項５】
前記第１のスイッチング段は、前記第１の出力端子に印加されるべき所定の複数のＤＣ電圧レベルのうち１つ又は複数を選択するためのセレクタを備える、請求項２乃至４のいずれか１つに記載の電力乗算器装置。
【請求項６】
前記電力乗算器制御段は乗算器と、減算器と、比較器とを備える請求項２乃至５のいずれか１つに記載の電力乗算器装置。
【請求項７】
前記第１のスイッチング段を介して複数の切り替え可能なＤＣ電圧レベルを前記第１の出力端子に供給するために前記電力ドライバ段及び前記第１のスイッチング段に接続可能な第３のスイッチング段をさらに備える請求項２乃至６のいずれか１つに記載の電力乗算器装置。
【請求項８】
前記第３のスイッチング段は、直列に接続可能な少なくとも２つのＭＯＳＦＥＴを備える請求項７記載の電力乗算器装置。
【請求項９】
前記スイッチング段は、パルス幅変調信号発生器を備える請求項２乃至８のいずれか１つに記載の電力乗算器装置。
【請求項１０】
前記第１のスイッチング段はスイッチングモード電源を備える請求項２乃至９のいずれか１つに記載の電力乗算器装置。
【請求項１１】
前記増幅器段は、第１の入力及び第２の入力を有するＤ級アナログ増幅器と、利得とを含む、先行する請求項のいずれか１つに記載の電力乗算器装置。
【請求項１２】
前記電力乗算器制御段は比較器段と、インタフェース段とを備える請求項１１記載の電力乗算器装置。
【請求項１３】
前記増幅器の前記第１の入力に接続可能でありかつ前記増幅器の前記利得の逆数に一致する分圧比を有する分圧器をさらに備える請求項１１又は請求項１２記載の電力乗算器装置。
【請求項１４】
第１の出力端子と第２の出力端子とを有するデジタル増幅器システムから出力される電力を増幅する方法であって、
電力乗算器制御段に入力信号を印加するステップと、
前記電力乗算器制御段において１つ又は複数の信号を生成するステップと、
前記１つ又は複数の信号のうち１つ又は複数を使用して増幅器段を制御するステップと、
前記増幅器段を介して前記第２の出力端子を駆動するステップと、
前記電力乗算器制御段からの１つ又は複数の信号を使用して、第１のスイッチング段を制御するステップと、
前記第１のスイッチング段において、複数の電圧レベルから１つ又は複数の切り替え可能なＤＣ電圧レベルを選択するステップと、
前記１つ又は複数の選択された電圧レベルを前記第１の出力端子に印加して、前記第１及び第２の出力端子の間に接続可能な負荷を通して実質的に歪みのない波形を生成するステップとを含む方法。
【請求項１５】
前記増幅器段を制御するステップは、前記１つ又は複数の信号のうち１つ又は複数を使用してパルス幅変調段を制御することによって幅を変調されたパルスのトレーンを生成するステップを含み、
前記第２の出力端子を駆動するステップは、第２のスイッチング段を介して、前記幅を変調されたパルスのトレーンを使用して前記第２の出力端子を駆動するステップを含む請求項１４記載の方法。
【請求項１６】
前記パルスのトレーンを前記第１の出力端子に印加する前に、低域通過フィルタ内で前記幅を変調されたパルスのトレーンを前記第１のスイッチング段から濾波するステップをさらに含む請求項１５記載の方法。
【請求項１７】
前記第２のスイッチング段において前記第２の出力端子を駆動するステップは、直列に接続可能な少なくとも２つのＭＯＳＦＥＴを駆動するステップを含む請求項１５又は請求項１６記載の方法。
【請求項１８】
前記第１のスイッチング段において選択するステップは、前記第２の出力端子に印加されるべき複数の所定のＤＣ電圧レベルのうちの１つ又は複数を選択するステップを含む請求項１５乃至１７のいずれか１つに記載の方法。
【請求項１９】
前記電力乗算器制御段において１つ又は複数の信号を生成するステップは、
前記入力信号を所定の係数で乗算するステップと、
前記入力信号を所定の基準値と比較し、前記入力信号が前記基準値を超えるとき、前記パルス幅変調器に印加される信号を前記変調器の動作範囲内に保持するために前記入力信号を減少させるステップと、
前記入力信号の振幅に応じて、前記第１のスイッチング段を制御する１つ又は複数の制御信号を決定するステップとを含む請求項１５乃至１８の１つに記載の方法。
【請求項２０】
前記第１のスイッチング段を介し、前記電力ドライバ段及び前記第１のスイッチング段に接続可能な第３のスイッチング段を使用して、複数の切り替え可能なＤＣ電圧レベルを前記第１の出力端子に供給するステップをさらに含む請求項１５乃至１９のいずれか１つに記載の方法。
【請求項２１】
前記複数のレベルを供給するステップは、直列に接続可能な少なくとも２つのＭＯＳＦＥＴを使用するステップを含む請求項２０記載の方法。
【請求項２２】
前記第１のスイッチング段において前記第１の出力端子に印加されるべき前記１つ又は複数の電圧を選択するステップは、各パルスに関連する幅を有する複数のパルスを有するパルス幅変調信号を発生するステップを含み、前記幅は前記電力乗算器制御段によって制御される請求項１５乃至２１のいずれか１つに記載の方法。
【請求項２３】
前記複数のパルスを使用して第３のスイッチング段を駆動することによって、低域通過フィルタを介して選択された電圧レベルを前記第１の出力端子に印加するステップをさらに含む請求項２２記載の方法。
【請求項２４】
前記第１のスイッチング段において前記第１の出力端子に印加されるべき前記１つ又は複数の電圧を選択するステップは、スイッチングモード電源を切り替えることによって、前記第１の出力端子に印加されるべき所定の電圧を生成するステップを含み、前記電圧は前記電力乗算器制御段からの前記１つ又は複数の信号によって決定される請求項１５乃至２３のいずれか１つに記載の方法。
【請求項２５】
前記第２の出力端子を駆動するステップは、前記増幅器段の出力が前記増幅器の線形動作範囲内に留まるように、前記入力信号を前記増幅器段の負の入力に印加するステップと、分圧器を介して前記スイッチング段の出力からのＤＣ電圧を前記増幅器段の正の入力に印加するステップとを含む請求項１５乃至２４のいずれか１つに記載の方法。
【請求項２６】
前記電力乗算器制御段において１つ又は複数の信号を生成するステップは、
前記入力信号を所定の基準値と比較し、前記入力信号が前記基準値を超えるとき、前記入力信号の振幅に応じて、前記第１のスイッチング段を制御する前記１つ又は複数の制御信号を決定するステップを含む請求項１４乃至２５のいずれか１つに記載の方法。
【請求項２７】
前記増幅器段は利得を有し、前記方法は前記１つ又は複数の制御信号を使用して前記増幅器段を制御するステップをさらに含み、
前記制御するステップは、前記第１のスイッチング段からの出力を減衰させることによって前記増幅器段の利得に相当する量を減衰された減衰信号を供給するステップと、前記減衰された信号を前記入力信号から減算することによって前記増幅器段から出力される信号をその動作範囲内に維持するステップとを含む請求項２６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力乗算器装置及び方法に関し、特に、Ｄ級デジタル増幅器に使用するための装置に関する。
【背景技術】
【０００２】
現在、４オームの負荷に対して従来のＤ級デジタル増幅器から導出され得る典型的な最大出力電力は約１００ワットから２００ワットまでである。この最大出力電力には、増幅器に使用される半導体に起因して限界がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
増幅器を小型化して小型の製品設計を容易にするためには、使用される集積回路のサイズを保持することが望ましいが、同時に、特にその高効率に起因してＤ級デジタル増幅器にとって望ましい、より高い出力電力に対する需要も存在する。
【課題を解決するための手段】
【０００４】
概して、本発明が提供する電力乗算器装置及び方法において、パルス幅変調段に印加される信号の範囲を制限し、第１のスイッチング段の出力を本装置の出力端子に印加し、切り替えされた電位を本装置の別の出力に印加して実質的に歪みのない出力信号を生成することによって、本装置の電力が増大される。
【０００５】
本発明の第１の態様によれば、増幅器のための電力乗算器装置が提供される。上記装置は、
電力乗算器制御段と、
増幅器段と、
上記電力乗算器制御段に接続可能な第１のスイッチング段とを備え、上記増幅器段は上記電力乗算器制御段に接続可能であり、上記電力乗算器装置は第１の出力端子と第２の出力端子とを有し、上記増幅器段は上記第１及び第２の出力端子の間に接続可能な負荷を駆動するために上記第２の出力端子に接続可能であり、
上記第１のスイッチング段は、切り替え可能なＤＣ電圧レベルを上記第１の出力端子に印加するために上記第１の出力端子に接続可能である。
【０００６】
本発明の第２の態様によれば、第１の出力端子と第２の出力端子とを有するデジタル増幅器システムから出力される電力を増幅する方法が提供される。上記方法は、
電力乗算器制御段に入力信号を印加するステップと、
上記電力乗算器制御段において１つ又は複数の信号を生成するステップと、
上記１つ又は複数の信号のうち１つ又は複数を使用して増幅器段を制御するステップと、
上記増幅器段を介して上記第２の出力端子を駆動するステップと、
上記電力乗算器制御段からの１つ又は複数の信号を使用して、第１のスイッチング段を制御するステップと、
上記第１のスイッチング段において、複数の電圧レベルから１つ又は複数の切り替え可能なＤＣ電圧レベルを選択するステップと、
上記１つ又は複数の選択された電圧レベルを上記第１の出力端子に印加して、上記第１及び第２の出力端子の間に接続可能な負荷を通して実質的に歪みのない波形を生成するステップとを含む。
【発明を実施するための最良の形態】
【０００７】
以下、添付の図面を参照して、本発明の好適な特徴を、例示のみを目的として説明する。
【０００８】
図１は、ＢＴＬ構成内部の単一チャネルにおける、スピーカ負荷を駆動する従来のＤ級デジタル増幅器システムを示す概略ブロック図である。
【０００９】
本システムは、パルス幅変調器集積回路４と、電力段ドライバ集積回路５と、負荷７を駆動するＭＯＳＦＥＴ  Ｈブリッジ段６とを備える。デジタル音声入力信号はパルス幅変調器回路４に供給され、パルス幅変調器回路４から出力されるパルス幅変調された信号は電力段ドライバ５に印加される。電力段ドライバ５の出力はＭＯＳＦＥＴ  Ｈブリッジ段６を駆動し、ＭＯＳＦＥＴ  Ｈブリッジ段６は負荷７を駆動する。
【００１０】
負荷７への歪みのない最大出力を生成する、図１のシステムにおけるデジタル入力信号のピーク振幅（Ｖｃｃピークツーピークボルト）をＡで示す。この構成では、出力電力に対する主たる制限は、電力段ドライバＩＣ５の電力処理能力に起因する。
【００１１】
図２は、本発明の第１の好適な実施形態に係るシステムを示し、本システムは、電力乗算器制御段１０と、スイッチング段１１と、パルス幅変調器段１２と、電力ドライバ段１３と、２つのパワーＭＯＳＦＥＴ  Ｍ１、Ｍ２と、インダクタＬ１と、キャパシタＣ１と、負荷２０とを備える。パルス幅変調器段１２、電力ドライバ段１３及び２つのパワーＭＯＳＦＥＴ  Ｍ１及びＭ２は、増幅器段を形成する。
【００１２】
図２のシステムにおいて、デジタル音声入力信号３０は電力乗算器制御段１０に印加され、電力乗算器制御段１０はこの信号の振幅を、例えば３倍にして上記信号のレベルをチェックする。従来のＤ級増幅器において供給電圧Ｖｃｃに対して歪みのない最大ピークツーピーク出力を生成するデジタル入力信号のピーク振幅であるＡを信号が下回る場合、好適にはマルチウェイスイッチであるスイッチング段１１は電圧１／２Ｖｃｃを選択する。
【００１３】
信号レベルがＡを超える場合、マルチウェイスイッチ１１はグラウンド（ＧＮＤ）に切り換え、３倍にされた入力信号の結果からレベルＡが減算される。上記レベルが２Ａを超える場合、スイッチ１１は電圧−１／２Ｖｃｃを選択し、３倍にされた信号結果からレベル２Ａが減算される。何れの場合も、この結果は、好適にはＰＷＭプロセッサＩＣであるパルス幅変調器段１２に送られる。従って、ＰＷＭプロセッサＩＣ１２への入力の振幅は、オーバーフローが発生しないように常にＡ未満に維持され、信号はシステムの線形動作範囲内に留まる。
【００１４】
乗算された信号はパルス幅変調器１２に印加されて帯域幅を変調されたパルスのトレーンが生成され、次いで上記トレーンは電力ドライバ段１３に印加される。
【００１５】
同様に、入力信号３０の負のピークの場合、信号のレベルが−Ａ又は２Ａを超えると、マルチウェイスイッチ１１はそれぞれＶｃｃ又は３／２Ｖｃｃに切り換える。また、３倍された信号の結果から−Ａ又は２Ａが減算され、この結果がＰＷＭプロセッサＩＣ１２に送られる。
【００１６】
電力ドライバ段１３は、電源Ｖｃｃを通して直列に接続される２つのＭＯＳＦＥＴ  Ｍ１及びＭ２を駆動する。２つのＭＯＳＦＥＴ  Ｍ１及びＭ２の接続部は、インダクタＬ１の第１の端に接続される。Ｌ１の出力は、ノード２においてキャパシタＣ１の片側に接続され、かつ負荷２０の１つの端子にも接続される。キャパシタＣ１の他の側は接地される。電力乗算器制御１０からのデジタル出力は、電圧源Ｖｃｃ、３／２Ｖｃｃ、１／２Ｖｃｃ、グラウンド及び−１／２Ｖｃｃの範囲にも接続されるスイッチング段１１に印加される。
【００１７】
スイッチング段１１は、電力乗算器制御ユニット１０による決定に従って電圧源の１つを選択し、選択された電圧レベルはノード１において負荷２０の第２の側に印加される。インダクタＬ１及びキャパシタＣ１は、低域通過フィルタを形成する。
【００１８】
図３は、音声入力信号３０として振幅Ａの正弦波入力信号が印加される場合の、図２の回路のノード２における信号をプロットしたものである。
【００１９】
図４は、ノード１における対応する信号をプロットしたものである。図５は、図２のシステムの負荷２０を通る対応する全体の信号のプロット、及び従来のブリッジ接続負荷（ＢＴＬ）増幅器からの信号の波形を示す。図６は、図２のシステムを使用するプロットにおけるノード１、ノード２及び負荷２０を通る信号を表す。
【００２０】
図５に示すように、双方で同じ集積回路を使用したとき、図１に示すタイプの従来システムではピーク振幅Ｖｃｃが達成されるのに対して、図２のシステムを使用すれば、１．５Ｖｃｃのピーク振幅が達成される。電力に関して言えば、図２のシステムを使用すると、出力電力を、図１に示すタイプの従来システムからの電力の例えば２．２５倍に増加することができる。これは、下記の計算式によって表される。
【００２１】
もとの出力電力は、次式で表される。
【００２２】
【数１】
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【００２３】
電力増幅器の出力電力は、次式で表される。
【００２４】
【数２】
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【００２５】
電力乗算器制御段１０はデジタル信号プロセッサを使用して実装してよいことから、図２のシステムは、適切なアルゴリズムを使用して容易に実装してもよい。また、必要な集積回路の数を減らすことから、ＰＷＭプロセッサ１２内に電力乗算器制御段１０を包含することも可能かつ望ましい場合がある。
【００２６】
入力信号３０は、本明細書では純粋な正弦波であるものとして説明しかつ図示しているが、任意の形式の入力信号を使用してよい。
【００２７】
本発明の別の好適な実施形態に係るシステムの代替実施形態を図７に示す。図７の回路は図２に示すものと同じであるが、切り替えされる電圧の数が３つ、即ち−１／２Ｖｃｃ、１／２Ｖｃｃ及び３／２Ｖｃｃに減少している点が異なる。
【００２８】
図７の実施形態では、電力乗算器制御段１０はこの入力信号を５倍にし、信号のレベルをチェックする。信号がＡを下回る場合、マルチウェイスイッチ１１は、負荷２０の第１の側に印加されるべき電圧１／２Ｖｃｃを選択する。信号レベルがＡを超える場合、マルチウェイスイッチ１１は−１／２Ｖｃｃに切り換え、同時に５倍にされた信号の結果から２Ａが減算される。この結果は、ＰＷＭプロセッサＩＣ１２に送られる。
【００２９】
負の側についても同様に、信号レベルが−Ａを超える場合、マルチウェイスイッチ１１は電圧３／２Ｖｃｃを選択し、５倍された信号の結果から−２Ａが減算され、この結果がＰＷＭプロセッサＩＣ１２に送られる。
【００３０】
図８は、デジタル音声入力信号３０として振幅Ａの正弦波入力信号が印加される場合の、図７のシステムのノード２における信号をプロットしたものである。
【００３１】
図９は、図７のシステムのノード１における対応する信号のプロットを示し、図１０は、あるプロットにおける図７のシステムのノード１、ノード２及び負荷２０を通る信号を示す。
【００３２】
図１１は、本発明の別の好適な実施形態を示し、当該実施形態は、ＭＯＳＦＥＴドライブがフルブリッジを包含する点で図２及び図７の実施形態とは異なる。これに対して、図２に示す最初に記述した実施形態では、Ｈブリッジの半分しか使用されないことが分かる。また、図１１の実施形態が有するスイッチング電圧のステップ数は、図２の実施形態より少ない。
【００３３】
図１１のシステムでは、デジタル入力信号３０は電力乗算器制御段１０に印加され、ここで乗算されてサンプリングされる。図２のシステムの場合のように、信号レベルの振幅は、要求に応じてチェックされかつ調整されて、上記レベルをＰＷＭプロセッサＩＣ１２の動作範囲内に維持する。乗算された出力信号はＰＷＭプロセッサＩＣ１２に印加され、次に、ＰＷＭプロセッサＩＣ１２から出力される幅を変調されたパルスは電力ドライバ段１３の入力に印加される。この段１３からの出力は、ＭＯＳＦＥＴ  Ｍ１及びＭ２に印加されると同時に、別の２つのＭＯＳＦＥＴ  Ｍ３及びＭ４にも印加される。Ｍ１及びＭ２は電源Ｖｃｃを通してグラウンドに直列に接続され、接続部はインダクタＬ１に取り込まれ、インダクタＬ１の第２の端子はノード２においてキャパシタＣ１の第１の端子及び負荷２０の第１の端子に接続される。ＭＯＳＦＥＴ  Ｍ３及びＭ４は、電源Ｖｃｃを通して直列に接続されて接地される。Ｍ３とＭ４との間の接続部はインダクタＬ２の第１の端子に接続され、インダクタＬ２の第２の端子はキャパシタＣ２に接続される。キャパシタＣ１及びＣ２のもう一方の端子は接地される。Ｌ２の第２の端子は、さらにノード３においてスイッチングユニット１４の入力に接続される。スイッチングユニット１４への他の電圧入力は、−１／２Ｖｃｃ及び３／２Ｖｃｃである。スイッチング段動作は、電力乗算器段１０によって制御される。
【００３４】
図１１のシステムにおいて、動作原理は、図２の実施形態と同じであるが、図１１に示す構成では、ＧＮＤ、１／２Ｖｃｃ及びＶｃｃのＤＣ電圧は３ウェイスイッチ１４に接続されるＨブリッジ側への負荷のノード１に供給される。ＤＣ電圧は、電力ドライバ段１３からＬ２及びＣ２により形成される低域通過フィルタを介してＭ３及びＭ４に印加されるパルス幅変調器（ＰＷＭ）信号の幅を制御することによって、３ウェイスイッチ１４を介して印加される。これらのＤＣ電圧を生成するためのＰＷＭ信号を図１２に示す。
【００３５】
本発明の別の好適な代替実施形態を図１３に示す。この実施形態では、入力信号３０は電力乗算器制御１０に印加され、電力乗算器制御１０の出力はパルス幅変調器１２に印加される。パルス幅変調器１２からのパルス幅を変調されたパルスは、電力ドライバ段１３に印加され、この段の出力は、電源を通して直列に接続されるＭＯＳＦＥＴ  Ｍ１及びＭ２を制御する。ＭＯＳＦＥＴ  Ｍ１及びＭ２の接続部はインダクタＬ１の第１の端子に接続され、インダクタＬ１の第２の端子は負荷２０の第１の端子及びキャパシタＣ１の第１の端子に接続されてノード２を形成する。電力乗算器制御段１０からの制御出力はパルス幅変調信号発生器段１５に印加され、パルス幅変調信号発生器段１５の出力は、電源３／２Ｖｃｃ及び−１／２Ｖｃｃ間に直列に接続される別のＭＯＳＦＥＴ  Ｍ３及びＭ４の対を駆動する。ＭＯＳＦＥＴ  Ｍ３及びＭ４の接続部はインダクタＬ２の第１の端子に接続され、インダクタＬ２の第２の端子は、キャパシタＣ２の第１の端子及び負荷２０の第２の端子に接続されてノード１を形成する。Ｃ１及びＣ２の第２の端子は、共に接地される。
【００３６】
図１３の実施形態では、ノード１へのＤＣ電圧−１／２Ｖｃｃ、ＧＮＤ、１／２Ｖｃｃ、Ｖｃｃ及び３／２Ｖｃｃ間の切り替えは、ＰＷＭ信号発生器１５により、Ｌ２及びＣ２で形成される低域通過フィルタを介し、図１４に関して以下に示すＰＷＭ信号の幅を制御することによってもたらされる。
【００３７】
図１４は、様々なスイッチング電圧に対する、図１３のシステムのＭ３及びＭ４にそれぞれ印加されるパルス幅変調信号を示す。
【００３８】
−１／２Ｖｃｃのスイッチング電圧を得るためには、上側のトランジスタＭ３がオフにされ、下側のトランジスタＭ４がオンにされる。
【００３９】
接地状態を得るためには、１／３のサイクルに渡って上側のトランジスタＭ３がオンにされて下側のトランジスタＭ４がオフにされ、次いで残りの２／３のサイクルに渡ってＭ３がオフにされてＭ４がオンにされる。
【００４０】
スイッチング電圧１／２Ｖｃｃを得るためには、半サイクルに渡ってＭ３がオンにされてＭ４がオフにされ、次いで残りの半サイクルに渡ってＭ３がオフにされ、Ｍ４がオンにされる。
【００４１】
スイッチング電圧Ｖｃｃを得るためには、２／３のサイクルに渡ってＭ３がオンにされてＭ４がオフにされ、次いで残りの１／３のサイクルに渡ってＭ４がオンにされ、Ｍ３がオフにされる。
【００４２】
スイッチング電圧３／２Ｖｃｃを得るためには、サイクルの持続時間に渡ってＭ３がオンにされ、Ｍ４がオフにされる。
【００４３】
本発明の別の好適な実施形態を図１５に示す。スイッチングモード電源は、ＤＣ電圧間を切り替えるために使用される。図２のシステムの場合のように、信号レベルの振幅は、必要に応じてチェックされかつ調整されて、上記レベルをＰＷＭプロセッサ１２の動作範囲内に維持する。デジタル音声入力信号３０は電力乗算器制御段１０に印加されて乗算され、乗算された出力は次にパルス幅変調器段１２に印加される。パルス幅変調器段１２から出力されるパルス幅を変調されたパルスは、電源を通して直列に接続されるＭＯＳＦＥＴトランジスタＭ１及びＭ２の対を駆動する電力ドライバ段１３に印加される。ＭＯＳＦＥＴトランジスタＭ１及びＭ２の接続部はインダクタＬ１の第１の端子に接続され、インダクタＬ１の第２の端子はキャパシタＣ１の第１の端子及び負荷２０の第１の端子に接続されてノード２を形成する。
【００４４】
電力乗算器制御段１０のスイッチング出力はスイッチングモード電源１６に印加され、その出力電圧は−１／２Ｖｃｃ、グラウンド、１／２Ｖｃｃ及び３／２Ｖｃｃ間で切り替えされる。
【００４５】
スイッチングモード電源１６の出力電圧は負荷２０の第２の端子に印加されてノード１を形成し、キャパシタＣ１の第２の端子は接地される。図１５に示すスイッチングモード電源１６からの別の出力電圧Ｖ１、Ｖ２及びＶ３は、例えばマイクロコントローラである本機器内の他のデバイスに供給される他の電圧である。
【００４６】
電力乗算器制御段１０はデジタル信号プロセッサを使用して実装されてもよいことから、図２、図７、図１１、図１３及び図１５のシステムは適切な従来の制御アルゴリズムを使用して容易に実装してもよい。
【００４７】
図１６は、デジタルモードで動作する図２、図７、図１１、図１３及び図１５の実施形態とは対照的である、アナログモードで動作する本発明の別の好適な実施形態を示す。図１６のシステムは、第１（正）の入力及び第２（負）の入力を有するＤ級アナログ増幅器２３と、スイッチング段２４と、比較器段２５と、別のインタフェース段２６と、負荷２７と、増幅器２３の利得の逆数に等しい分圧比を有する抵抗器Ｒ９及びＲ１０で形成される抵抗分圧器ネットワークとを含む。比較器段２５及び別のインタフェース段２６は、電力乗算器制御段を形成する。
【００４８】
図１６のシステムでは、アナログ入力信号１９が利得Ｇｖを有するＤ級アナログ増幅器２３の負の入力に印加される。アナログ入力信号１９は比較器段２５にも印加され、ここで正の電圧供給Ｖｒｅｆ及び負の電圧供給−Ｖｒｅｆから得られる複数のＤＣ電圧と比較される。比較器段２５内には、Ｖｒｅｆと−Ｖｒｅｆとの間に、連続する６つの抵抗器Ｒ１〜Ｒ６のチェーンが接続されて、複数のＤＣ電圧を提供する。抵抗器Ｒ３及びＲ４間の接続部は接地される。比較器段２５内には、また４つの比較器が存在する。アナログ入力信号１９は各比較器の一方の入力に印加され、各比較器の他の入力は抵抗器Ｒ１〜Ｒ６のチェーンにおける接続部に接続される。上記接続部は、Ｒ１とＲ２の間、Ｒ２とＲ３の間、Ｒ４とＲ５の間及びＲ５とＲ６の間に存在する。好適には、抵抗器Ｒ１〜Ｒ６の抵抗値は等しい。従って、信号は電圧±１／３Ｖｒｅｆ及び±２／３Ｖｒｅｆと比較される。
【００４９】
比較器の出力は、スイッチング段２４を制御する制御回路を備えてもよい、別の段２６に接続される。段２６の出力は、スイッチング段２４に接続される。
【００５０】
スイッチング段２４の出力は、負荷２７の第１（正）の端子に接続され、かつ抵抗器Ｒ９及びＲ１０で形成される分圧器の抵抗器Ｒ９にも接続される。Ｒ９とＲ１０の間の接続部は、Ｄ級アナログ増幅器２３の第１（正）の端子に接続される。Ｒ１０の他の端子は接地される。負荷２７の第２（負）の端子の出力は、Ｄ級アナログ増幅器２３の出力に接続される。
【００５１】
図１６のシステムでは、Ｄ級増幅器２３への供給電圧は、合計出力電圧振幅（ピークツーピーク）の３分の１しか必要としない。従って、歪みのない合計出力電圧が±Ｖｃｃであれば、Ｖｒｅｆは、±Ｖｒｅｆの入力振幅（ピークツーピーク）が歪みのない出力±Ｖｃｃを発生するように選ばれる。
【００５２】
入ってくる信号１９の正の偏位が１／３Ｖｒｅｆのレベルを超える場合、Ｒ２とＲ３の接続部に接続される比較器は、段２６を介して１／３Ｖｃｃに相当する出力Ｖｃｃ１を発生するようにスイッチング段２４を設定する出力を発生する。
【００５３】
正の偏位が２／３Ｖｒｅｆを超える場合、Ｒ１とＲ２の接続部に接続される比較器は、２／３Ｖｃｃに等しい出力Ｖｃｃ２を発生するようにスイッチング段２４を設定する出力を生成する。
【００５４】
入ってくる信号１９の負の偏位が−１／３Ｖｒｅｆのレベルを超える場合、Ｒ４とＲ５の接続部に接続される比較器は、−１／３Ｖｃｃに相当する出力−Ｖｃｃ１を発生すべくスイッチング段２４を設定するために段２６が使用する出力を発生する。
【００５５】
負の偏位が−２／３Ｖｒｅｆを超える場合、Ｒ５とＲ６の接続部に接続される比較器は、−２Ｖｃｃ１に等しい出力−Ｖｃｃ２を発生するようにスイッチング段２４を設定する出力を生成する。
【００５６】
図１６には、負荷２７の第１（正）及び第２（負）の端子における波形も示されている。図１６の実施形態では、Ｄ級増幅器２３は上記増幅器が単独で生成するように設計されているものより高い出力電力を達成することができる。図２から図１５までの実施形態におけるように、増幅器に印加される電圧を増大することなく従来の増幅器設計より高い出力電力を生成すること、又は、より低い供給電圧で同じ出力電力を生成することが可能である。
【００５７】
抵抗器Ｒ９及びＲ１０間の接続部はＤ級アナログ増幅器２３の正の端子に接続されることから、増幅器２３から出力される信号の結果的なレベルが増幅器２３の線形動作範囲内にあるように、入力信号レベルからこの接続部における信号レベルが減算される。
【００５８】
これまでに説明した本発明の実施形態には、様々な修正が行われてもよい。例えば、先に述べた実施形態に対しては、他の構成要素及び方法ステップを追加することも、これらで置換することもできる。従って、本明細書では特定の実施形態を使用して本発明を説明しているが、当業者である読者には明らかとなるように、本発明の精神及び範囲を逸脱することなく、クレームの範囲内で多くの変形が可能である。
【図面の簡単な説明】
【００５９】
【図１】従来のＤ級デジタル増幅器構成を示す概略ブロック図である。
【図２】本発明の好適な一実施形態に係る増幅器を示す概略回路図である。
【図３】図２の回路のノード２における出力信号の波形を示す。
【図４】図２の回路のノード１における信号の波形を示す。
【図５】図２の回路の負荷を通って存在する信号の波形、及び従来のブリッジ接続負荷（ＢＴＬ）増幅器からの信号の波形を示す。
【図６】図２の回路のノード２及びノード１における負荷を通る波形を表す。
【図７】本発明の別の好適な実施形態に係る増幅器を示す概略回路図である。
【図８】図７の回路のノード２における出力信号の波形を示す。
【図９】図７の回路のノード１における信号の波形を示す。
【図１０】図７の回路のノード２及びノード１における負荷を通る波形を表す。
【図１１】本発明の別の好適な実施形態に係る増幅器を示す概略回路図である。
【図１２】図１１の回路におけるパルス幅変調器からのＤＣ変調電圧に対するパルス幅変調信号を略示したものである。
【図１３】本発明の別の好適な実施形態に係る増幅器を示す概略回路図である。
【図１４】図１３の回路におけるパルス幅変調器からのＤＣ変調電圧のパルス幅変調信号を略示したものである。
【図１５】本発明のさらに別の好適な実施形態に係る増幅器を示す概略回路図である。
【図１６】アナログモードで動作する本発明の別の好適な実施形態を示す概略回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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