(57)【要約】  リソグラフィマスク（６２）を位置合わせするシステム及び方法を説明する。一態様では、基板（８）上の基板アライメントマーク（７０）とリソグラフィマスク（６２）上のマスクアライメントマーク（６８）との間の推進力に少なくとも部分的に基づいて、基板（８）とリソグラフィマスク（６２）とが位置合わせされ、これは、基板（８）とリソグラフィマスク（６２）との少なくとも一方を移動させて相互アランメントさせる。
2008516450.tif 000002
【特許請求の範囲】
【請求項１】
基板（８）とリソグラフィマスク（６２）とを、基板（８）上の基板アライメントマーク（７０）とリソグラフィマスク（６２）上のマスクアライメントマーク（６８）との間の推進力に少なくとも部分的に基づいて位置合わせすることであって、基板（８）とリソグラフィマスク（６２）との少なくとも一方を移動させて相互アランメントさせる、基板（８）とリソグラフィマスク（６２）とを位置合わせすることを含むことを特徴とするリソグラフィ方法。
【請求項２】
前記位置合わせすることが、基板アライメントマーク（７０）とマスクアライメントマーク（６８）との両端に電位を印加することによって前記推進力を生成することを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記推進力が、前記基板（８）と前記リソグラフィマスク（６２）とを相互アランメントさせるための移動を妨げる、前記基板（８）と前記リソグラフィマスク（６２）との間の摩擦力より実質的に大きいことを特徴とする請求項１に記載の方法。
【請求項４】
次いで、前記リソグラフィマスク（６２）上の第２の基板アライメントマークと前記リソグラフィマスク（６２）上の第２のマスクアライメントマークとの間の第２の推進力に少なくとも部分的に基づいて、前記基板（８）と前記リソグラフィマスク（６２）とを位置合わせすることをさらに含み、前記第２の推進力は、前記基板（８）と前記リソグラフィマスク（６２）とを移動させてより正確に相互アランメントさせ、前記第１の基板アライメントマークと前記第１のマスクアライメントマークとの間の前記推進力が、前記第２の推進力より大きいことを特徴とする請求項１に記載の方法。
【請求項５】
基板（８）上の基板アライメントマーク（７０）とリソグラフィマスク（６２）上のマスクアライメントマーク（６８）とに電気接続され、前記基板（８）と前記リソグラフィマスク（６２）との少なくとも一方を移動させて相互アライメントさせる推進力を前記基板アライメントマーク（７０）と前記マスクアライメントマーク（６８）との間に生成するように構成された静電結合型アライメントシステム（５８）を備えることを特徴とするリソグラフィシステム。
【請求項６】
前記静電結合型アライメントシステム（５８）は、前記基板アライメントマーク（７０）と前記マスクアライメントマーク（６８）との両端に電位を印加するように構成されることを特徴とする請求項５に記載のシステム。
【請求項７】
前記静電結合型アライメントシステム（５８）は、次に、前記リソグラフィマスク（６２）上の第２の基板アライメントマークと前記リソグラフィマスク（６２）上の第２のマスクアライメントマークとの間に、前記基板（８）と前記リソグラフィマスク（６２）とを移動させてより正確に相互アランメントさせる第２の推進力を生成するように構成されており、前記第１の基板アライメントマークと第１のマスクアライメントマークとの間に前記静電結合型アライメントシステム（５８）によって生成された前記推進力が第２の推進力より大きいことを特徴とする請求項５に記載のシステム。
【請求項８】
リソグラフィマスク（６２）であって、
対応する表面レリーフパターンを基板（８）上の薄膜（６）にインプリントするために露出された表面レーフパターン（６６）と、
前記基板（８）上の対応するアライメントマークと静電結合するように配列された静電結合領域（１０４）を有する導電性要素を包む第１のアライメントマーク（９８）と、
前記基板（８）上の対応するアライメントマークと静電結合するように配列された静電結合領域（１０６）を有する導電性要素を含む第２のアライメントマーク（１００）とを含み、
前記第１のアライメントマーク（９８）の前記静電結合領域（１０４）が、前記第２のアライメントマーク（１００）の前記静電結合領域（１０６）より大きい、リソグラフィマスクを備えることを特徴とするリソグラフィシステム。
【請求項９】
前記基板（８）上の対応するアライメントマークと静電結合するように配列された静電結合領域（１０４，１０５）を有する各導電性要素をそれぞれ含む前記第１のアライメントマーク（９８）を有する第１組の複数のアライメントマーク（９８，９９）と、
前記基板（８）上の対応するアライメントマークと静電結合するように配列された静電結合領域（１０６，１０７，１０８，１０９）を有する各導電性要素をそれぞれ含む第２のアライメントマーク（１００）を有する第２組の複数のアライメントマーク（１００，１０１，１０２，１０３）とをさらに含み、
前記第１組のアライメントマーク（９８，９９）の前記静電結合領域（１０４，１０５）は、第１の面積値範囲内のそれぞれの静電結合領域を有し、前記第２組のアライメントマーク（１００，１０１，１０２，１０３）の前記静電結合領域（１０６，１０７，１０８，１０９）は、前記第１の面積値範囲と異なる第２の面積値範囲内のそれぞれの静電結合領域を有することを特徴とする請求項８に記載のシステム。
【請求項１０】
対応する表面レリーフパターンを基板（８）上の薄膜（６）にインプリントするように露出された表面レリーフパターン（６６）と、少なくとも１つの磁気的に極性化されたアライメントマークとを含むリソグラフィマスク（６２）を備えることを特徴とするリソグラフィシステム。
【発明の詳細な説明】
【背景技術】
【０００１】
表面にパターンを作成する数多くの様々なリソグラフィ方法が提案されてきた。例えば、集積回路の製造には一般に光リソグラフィ技術が使用される。光リソグラフィは、マスクから、表面（例えば、半導体基板）を覆う放射線感受性の薄層（例えば、フォトレジスト）に幾何学形状パターンを転写する方法である。一般に、光リソグラフィは、表面にフォトレジスト層を付着させ、そのフォトレジストにマスクを介して選択的に紫外線をあて、露光した（又は、露光されていない）フォトレジスト領域を選択的に除去することを含む。得られるパターン形成したレジスト構造を処理して、（例えば、エッチングによって）パターンを下の層に転写したり、（例えば、リフトオフプロセスによって）パターンをパターン形成したレジスト構造の上に付着される上側層に転写したりすることができる。現在の露光ツールは、一般に、約０．１〜１μｍの解像度と約０．５μｍのレジストレーションが可能である。
【０００２】
光リソグラフィの解像度とレジストレーションの限界とを改善するために、他のリソグラフィ技術が開発されてきた。例えば、Ｘ線リソグラフィは、約０．５μｍ（マイクロメートル）かそれを超える解像度と約０．５μｍのレジストレーションを有する。イオンビームリソグラフィは、約１０ｎｍ（ナノメートル）の解像度が可能である。インプリントリソグラフィは、マスターパターンとの接触によって表面が修正される、放射物を利用しないリソグラフィ技術である。マスターパターンは、表面に直接リソグラフィマスクを形成するか、表面で化学反応を行うことができる。インプリントリソグラフィを使用して、薄膜に超微細（２５ｎｍ以下）パターンを作成することができる。
【０００３】
図１Ａ〜図１Ｄを参照すると、米国特許第５，７７２，９０５号は、基板８上に配置された薄膜６内に超微細（２５ｎｍ以下）パターンを作成するインプリントリソグラフィ法について述べている。この方法によれば、リソグラフィマスク１０は、本体１２と、複数の露光された突出特徴部１６を含むリソグラフィマスキング層１４とを有する。操作の際、リソグラフィマスク１０が薄膜６に押し付けられてレリーフパターンが形成される（図１Ｂ）。一実施形態では、特徴部１６は、薄膜６に完全に押し込まれず、従って特徴部１６は基板８と接触しない。リソグラフィマスクを除去した後で、薄膜６には、圧縮（即ち、薄い）領域１８と非圧縮領域２０とから成るレリーフパターンができる（図１Ｃ）。薄膜層６を更に処理して、薄膜６の圧縮領域１８の下にある基板領域２２を（例えば、エッチングによって）露出させることができる（図１Ｄ）。薄膜６にできたパターンは、基板８に付着された材料に（例えば、リフトオフ処理によって）転写することができる。代替として、薄膜６のパターンは、（例えば、エッチングによって）基板８に直接転写されてもよい。
【０００４】
図２に示したように、米国特許第５，７７２，９０５号は、更に、リソグラフィマスク１０を薄膜６に対して位置合わせするために使用することができるアライメントシステム２４を開示している。アライメントシステム２４は、基板８を支持する固定ブロック２６と、リソグラフィマスク１０を支持する可動リソグラフィマスクブロック２８とを含む。制御装置３０は、リソグラフィマスクブロック２８を固定ブロック２６の支持面と平行な平面内で移動させるように構成されたＸ−Ｙポジショナ３２の動作と、リソグラフィマスクブロック２８を固定ブロック２６の支持面と直角な方向に移動させるように構成されたＺポジショナ３４の動作とを制御する。アライメントマーク３６がリソグラフィマスク１０によって支持され、これと相補的なマーク３８が基板１８によって支持される。可動リソグラフィマスクブロック２８上のセンサ４０は、アライメントマーク３６及び３８に結合される。センサ４０は、アライメント信号４２を制御装置３０に提供するように構成される。一実施形態では、センサ４０は光学検出器であり、アライメントマーク３６及び３８は、リソグラフィマスク１０を薄膜６に対して位置合わせするためにモアレアライメント技術を使用可能にするモアレアライメントパターンを生成するように構成される。別の実施形態では、アライメントマーク３６及び３８が導電性材料から形成され、センサ４０が、アライメントマーク３６と３８の間の静電容量を検出するように構成される。この実施形態では、アライメントマーク３６と３８間の静電容量が最大になるまで可動リソグラフィマスクブロック２８を移動させることによって、リソグラフィマスク１０を薄膜６に対して位置合わせすることができる。
【発明の開示】
【０００５】
本発明は、リソグラフィマスクを位置合わせするシステム及び方法を特徴とする。
【０００６】
本発明の一態様では、基板とリソグラフィマスクとが、基板上の基板アライメントマークとリソグラフィマスク上のマスクアライメントマークとの間の推進力に少なくとも部分的に基づいて位置合わせされ、この推進力は、基板とリソグラフィマスクとの少なくとも一方を移動させて相互アランメントさせる。
【０００７】
別の態様では、本発明は、静電結合型アライメントシステムを含むリソグラフィシステムを特徴とする。アライメントシステムは、基板上の基板アライメントマークとリソグラフィマスク上のマスクアライメントマークとの間に、基板とリソグラフィマスクとの少なくとも一方を移動させて相互アライメントさせる推進力を生成するように構成される。
【０００８】
別の態様では、本発明は、リソグラフィマスクを含むリソグラフィシステムを特徴とする。リソグラフィマスクは、対応する表面レリーフパターンを基板上の薄膜にインプリントするために露出された表面レリーフパターンを有する。リソグラフィマスクは、また、第１と第２のアライメントマークを有する。第１のアライメントマークは、基板上の対応するアライメントマークと静電結合するように配列された静電結合領域を有する導電性要素を含む。第２のアライメントマークは、基板上の対応するアライメントマークと静電結合するように配列された静電結合領域を有する導電性要素を含む。第１のアライメントマークの静電結合領域は、第２のアライメントマークの静電結合領域より大きい。
【０００９】
本発明の別の態様では、リソグラフィシステムは、対応する表面レリーフパターンを基板上の薄膜にインプリントするために露出された表面レリーフパターンと、少なくとも１つの磁気的に分極されたアライメントマークで構成されるリソグラフィマスクとを含む。
【００１０】
本発明の他の特徴及び利点は、図面と特許請求の範囲を含む以下の説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００１１】
以下の説明では、類似の要素を示すために類似の参照番号を使用する。更に、図面は、例示的な実施形態の主な特徴を図表で例示するものである。図面は、実際の実施形態のあらゆる特徴を示すものではなく、描いた要素の相対的寸法を示すものでもなく、また一律の縮尺でもない。
【００１２】
図３を参照すると、一実施形態では、リソグラフィシステム５０は、制御装置５２、走査システム５４、光学アライメントシステム５６、及び静電結合型アライメントシステム５８を含む。制御装置５２は、走査システム５４の動作を制御するように構成されている。制御装置５２は、いかなる特定のハードウェア、ファームウェア又はソフトウェア構成にも限定されず、より正確に言うと、いかなる計算又は処理環境で実施されてもよい。例えば、制御装置５２は、ハイレベルの手続き又はオブジェクト指向のプログラミング言語、或いはアセンブリ又は機械語で実施されてもよく、どんな場合も、プログラミング言語は、コンパイラ型でもインタープリタ型言語でもよい。
【００１３】
走査システム５４は、走査ヘッド６０を固定ブロック２６の支持面と平行な平面（即ち、ｘ−ｙ平面）内で正確に移動させるように構成されている。走査システム５４は、また、走査ヘッド６０を固定ブロック２６の支持面と直角な方向（即ち、ｚ方向）に正確に移動させるように構成される。走査ヘッド６０は、レリーフパターンの複数の突出特徴部６６と少なくとも１つのマスクアライメントマーク６８とを支持する本体６４を有するリソグラフィマスク６２を支持するように構成される。一実施形態では、走査ヘッド６０は、ｚ軸走査アクチュエータによって垂直方向に移動させ、別のｘ−ｙ軸走査アクチュエータによって水平方向に移動させることができる。ｚ軸走査アクチュエータとｘ−ｙ軸走査アクチュエータは両方とも、走査ヘッド６０上に支持されてもよい。一実施形態において、ｚ軸走査アクチュエータとｘ−ｙ軸走査アクチュエータは、米国特許第６，１３６，２０８号と第５，８０１，４７２号に記載された平面静電アクチュエータの１つ又は複数を含むことができ、これらは、引用により本明細書に組み込まれるものとする。
【００１４】
光学アライメントシステム５６は、基板８の表面から受け取った光に基づいて制御装置５２に位置基準信号を送るように構成される。例えば、一実施形態では、光学アライメントシステム５６は、基板８上に支持された適切に構成された光学アライメントマークから生成されたモアレアライメントパターンを検出するように構成されたセンサを含む。この実施形態では、制御装置５２が、種々様々なモアレアライメント技術のいずれかを使用して、リソグラフィマスク６２を移動させて、基板８上に支持された１つ又は複数の光学アライメントマーク（図示せず）に対して粗く（即ち、おおまかに）位置合わせすることができる。他の実施形態は、様々な光学技術（例えば、直接目視観測）を使用して、リソグラフィマスク６２を基板８上に支持された１つ又は複数の光学アライメントマークに対して大まかに位置合わせすることができる。
【００１５】
前述のように、基板８とリソグラフィマスク６２上にそれぞれ配置された少なくとも１対のアライメントマーク間の推進力の生成に基づいて、リソグラフィマスク６２を原子的精度（例えば、約１０ｎｍ以下）で位置合わせすることができる。図示した実施形態では、この推進力は、基板を移動させてリソグラフィマスクと相互アランメントさせる。詳細には、推進力によって、各対のアライメントマークが揃い、正規の状態で接触する。リソグラフィマスク６２と基板８上の特徴部との間のアライメント精度は、マスクアライメントマーク６８と基板アライメントマーク７０が形成された寸法にほぼ対応する。いくつかの実施形態では、アライメントマーク６８は、リソグラフィマスク６２上に、約１０ｎｍまで下がったアライメントマーク寸法を達成できる標準のリソグラフィ技術を使用して形成される。基板アライメントマーク７０は、同様に構成されたリソグラフィマスクを使用して形成されてもよい。このようにして、基板８上の特徴部を、リソグラフィマスク６２の特徴部と、約±５ｎｍ以下のアライメント許容範囲内で位置合わせすることができる。
【００１６】
図４と図５Ａ〜図５Ｅを参照すると、一実施形態では以下のように、リソグラフィを利用して基板８を処理することができる。
【００１７】
最初に図４と図５Ａを参照すると、基板８上に、パターン形成された下側層７４と１つ又は複数のアライメントマーク７０とが配置される（ステップ８０）。本明細書で使用されるとき、用語「基板」は、広義には任意の支持構造を指す。支持構造には、例えば、半導体ウェーハやチップなどの基礎支持体、並びに基礎支持体上に形成された１つ又は複数の層、素子又は構造物がある。一実施形態においては、下側層７４は、複数の導電性ワイヤから成るワイヤ層でよい。アライメントマーク７０は、導電性要素９３から形成されてもよく、これらの各々は、１つ又は複数の特定の幾何学形状を有するようにパターン形成された導電材料（例えば、アルミニウムやチタン）から形成される。アライメントマーク７０はそれぞれ、それぞれの静電結合領域９３上に配置された絶縁層９１も有する。アライメントマーク７０の導電性要素９３は、基板８上に支持されたそれぞれの導電性ワイヤ及びそれぞれのボンディングパッドによって、静電結合アライメントシステム５８に電気接続されてもよい。
【００１８】
図５Ｂを参照すると、鋳造できる薄膜６が、１つ又は複数のアライメントマーク７０の上以外のパターン形成した下側層７４の上に配置される（図４のステップ８２）。一実施形態では、この膜６は、熱可塑性重合体（例えば、ポリメチルメタクリル樹脂（ＰＭＭＡ））を含む。パターン形成されたリソグラフィマスク６２は、１つ又は複数の光学アライメントマーク７６に対して比較的大雑把にアライメント（例えば、約５００ｎｍのサブマイクロメートル精度）するように移動される（図４のステップ８４）。前述のように、モアレパターン光学アライメント技術によってパターン形成したリソグラフィマスク６２を大まかに位置合わせすることができる。次に、パターン形成したリソグラフィマスク６２は、基板８上の１つ又は複数のそれぞれのアライメントマーク７０によって、マスク６２上の１つ又は複数のアライメントマーク６８間の静電結合に基づいてより高精度に位置合わせされる（図４のステップ８５）。
【００１９】
示した実施形態では、各マスクアライメントマーク６８は、基板上の対応するアライメントマーク７０と静電結合するように配置された静電結合領域８７を有する導電性要素８６を含む。同様に、各基板アライメントマーク７０は、リソグラフィマスク６２上の対応するアライメントマーク６８と静電結合するように配置された静電結合領域９５を有する導電性要素９３を含む。マスクアライメントマーク６８と基板アライメントマーク７０の少なくとも一方はそれぞれ電気絶縁層８９及び９１も有する。マスクアライメントマーク６８と基板アライメントマーク７０は、マスクアライメントマーク６８と基板アライメントマーク７０の両端に電位を印加することによって容量的に互いに結合される。用語「静電結合」は概して、マスクアライメントマーク６８と基板アライメントマーク７０との静電結合領域に逆極性の電荷を蓄積することによって生じる引力又は推進力を指す。推進力は、リソグラフィマスク６２と基板８との少なくとも一方を移動させて相互アランメントさせる。静電結合領域８７及び９５は、マスクアライメントマーク６８と基板アライメントマーク７０とが接触アライメントされたときにコンデンサ構造（即ち、電気絶縁体で分離された１対の導電体）を形成するように、互いに対向し、すなわち向か合う導電性要素８６及び９３の表面領域に対応する。電気絶縁層８９及び９１は、静電結合アライメントプロセスの際にマスクアライメントマーク６８と基板アライメントマーク７０とが接触したときに、それらが電気的に接続するのを防ぐ。いくつかの実施態様では、電気絶縁層８９及び９１は、図示した実施形態のように静電結合領域８７及び９５を覆うだけでなく、むしろ、マスクアライメントマーク６８と基板アライメントマーク７０の導体性素子８６及び９３を完全に覆う。
【００２０】
マスクアライメントマーク６８と基板アライメントマーク７０の重なり向かい合っている静電結合領域がＡで、アライメントマーク６８と７０の間の距離がｄであると仮定すると、マスクアライメントマーク６８と基板アライメントマーク７０の間に蓄えられるエネルギーはＣ・Ｖ2であり、ここで、
〔数１〕
は、２つのアライメントマーク６８と７０の間の静電容量であり、
〔数２〕
〔数３〕
はそれぞれ２つのアライメントマーク６８と７０との間の材料の真空誘電率と有効誘電率である。アライメントマーク６８と７０との間の推進力ｆは、ｆ＝ＣＶ2／ｄによって与えられる。いくつかの実施態様では、アライメントマーク６８と７０の間の推進力ｆは、ｆ＿１０-11Ｖ2Ａ／ｄ2によって近似させることができ、ここでｆ、Ｖ、Ａ及びｄはそれぞれ、ニュートン、ボルト、ｎｍ2、及びｎｍの単位である。マスク６２と基板８とを位置合わせするために、力ｆは、基板とリソグラフィマスクとの間の摩擦力より大きくなければならず、基板とリソグラフィマスクの少なくとも一方が動いて相互アランメントするのを妨げる。このため、ＶとＡとを大きくし、ｄを小さくすることができる。図示した実施形態では、値ｄは、通常、光学アライメントシステム５６の粗いプレアライメント精度によって決まる。場合によって、ｄの値は、基板に対するマスク６２の制御された動き又はランダムな動きによってさらに小さくすることができる。いくつかの実施態様では、ｄは、１０〜１００ｎｍまで小さくすることができる。有効静電結合領域（Ａ）を大きくするために、静電結合領域の長さと深さを大きくし且つ／又は複数のアライメントマーク対６２及び７０を使用することができる。Ａが数ｍｍ2で、ｄが値１０〜１００ｎｍを有する場合、推進力ｆは、数ニュートンであり、従って、多くの実施態様で摩擦力に逆らう動きに打ち勝つことができる。
【００２１】
静電結合プロセスにおいて、制御装置５２は、走査システム５４内のクラッチや他の類似の機構を解放して、走査ヘッド６０が、少なくともｘ−ｙ平面において粗いアライメント位置の近くの限られた面積範囲にわたって実質的に自由に動くことを可能にする。これにより、リソグラフィマスク６２は、マスクアライメントマーク６８と基板アライメントマーク７０との間の推進力の下で、基板８と相互アランメントすることができる。
【００２２】
図５Ｃを参照すると、パターン形成したリソグラフィマスク６２を位置合わせするプロセス（図４のステップ８４と８５）の間又は後で、リソグラフィマスク６２は膜６に、レリーフパターンを膜６に転写するために十分な成形圧力で付勢される（図４のステップ８８）。いくつかの実施態様において、マスクアライメントマーク６８は、リソグラフィマスク６２の基部６４から突出可能でかつ後退可能である。例えば、各マスクアライメントマーク６８は、コントローラ５２が基部６４の方に選択的に近づき遠ざかることができる圧電素子（例えば、ピエゾアクチュエータ）上に取り付けられる。これらの実施形態では、マスクアライメントマーク６８を、静電結合アライメントのステップの間に基板８の方に突出させ（図４のステップ８５）、リソグラフィマスク６２を膜６に押し込む前に基板から後退させてもよい（図４のステップ８８）。この圧縮成形のステップにおいて、膜６は、鋳型６２の硬さに対して膜６が十分に柔らかくなる温度に加熱されて、膜６が鋳型６２の突出特徴部６６に合致できるようにしてもよい。例えば、一実施形態では、膜６は、膜６のガラス遷移温度以上の温度に加熱されてもよい。
【００２３】
図５Ｄを参照すると、レリーフパターンを膜６に転写した（図４のステップ８８）後で、鋳型６２を膜６から除去する（図４のステップ９０）。次に、パターン形成した膜６が更に処理されてもよい（図４のステップ９２）。例えば、一実施形態では、パターン形成した膜６の薄い領域１８を除去して（例えば、エッチングによって）、下側層（又は、基板）の基礎領域９４を露出させることができる。
【００２４】
図５Ｅに示したように、一実施形態では、膜６の得られたパターンは、後で基板８に付着される材料９６に転写されてもよい（例えば、リフトオフ処理によって）。別の実施形態では、膜６の得られたパターンは、基板８に直接転写されてもよい（例えば、エッチングによって）。
【００２５】
いくつかの実施形態では、静電結合アライメントプロセス（図４のステップ８５）が段階的に進行する。最初の段階で、リソグラフィマスク６２と基板８は、静電結合領域を有するそれぞれのアライメントマークを、第１のアライメント精度に対応する第１の面積値範囲（例えば、ｔ・ｌ1〜ｔ・ｌ2。ここで、ｔは、静電結合領域の共通厚さ寸法であり、ｌ1とｌ2は、範囲約１００ｎｍ〜約５００ｎｍの長さ寸法である）内のそれぞれの領域と静電結合することによって位置合わせされる。次の段階で、リソグラフィマスク６２と基板８は、静電結合領域を有するそれぞれのアライメントマークを、第１のアライメント精度より高い第２のアライメント精度に対応する第２の面積値範囲（例えば、ｔ・ｌ3〜ｔ・ｌ4。ここで、ｔは、静電結合領域の共通厚さ寸法であり、ｌ3とｌ4は、範囲約５０ｎｍ〜約１００ｎｍの長さ寸法である）内のそれぞれの領域と静電結合することによって位置合わせされる。いくつかの実施態様では、第１組のアライメントマークの静電結合領域は、第２組のアライメントマークの静電結合領域より少なくとも１．５倍大きい。そのような実施態様のいくつかでは、第１組のアライメントマークの静電結合領域は、第２のアライメントマークの静電結合領域より少なくとも１０倍大きい。追加のアライメント段階が実行される場合があり、各段階は、定められた最終アライメント精度が達成されるまで、次第に小さくなる面積値を持つ静電結合領域を有するそれぞれの組のアライメントマーク対の静電結合を含む。
【００２６】
図６は、第１組のアライメントマーク９８，９９と第２組のアライメントマーク１００，１０１，１０２，１０３を含むリソグラフィマスク６２の実施形態を示す。この実施形態では、第１組のアライメントマークの静電結合領域が互いに電気接続され、第２組のアライメントマークの静電結合領域が互いに電気接続されている。しかしながら、第１組のアライメントマークの静電結合領域は、第２組のアライメントマークの静電結合領域から電気的に分離されている。各アライメントマーク９８〜１０３は、前述のように、基板８上の対応するアライメントマークと静電結合するように配置された静電結合領域１０４，１０５，１０６，１０７，１０８，１０９を有するそれぞれの導電性要素を含む。示した実施形態では、第１組のアライメントマーク９８、９９の静電結合領域１０４，１０５は、第１の面積値範囲内のそれぞれの静電結合領域を有し、第２組のアライメントマーク１００〜１０３の静電結合領域１０６〜１０９は、第１の面積値範囲と異なる第２の面積値範囲内のそれぞれの静電結合領域を有する。各組のアライメントマークは、固定ブロック２６の露出した支持面と平行なｘ−ｙ平面におけるリソグラフィマスク６２の正確なアライメントを可能にするように、リソグラフィマスク６２の異なる直角縁に配置される。
【００２７】
前述のインプリントリソグラフィプロセスを使用して、種々様々なナノスケール素子を製造することができる。
【００２８】
図７を参照すると、いくつかの実施形態において、前述のリソグラフィプロセスを使用して、０以外の角度で交差する２本の導電性ワイヤ１１２，１１４と、ワイヤ１１２，１１４の間に挟まれた双安定分子又は分子化合物層１１６（記号Ｒで示される）とを含む分子電子デバイス１１０を製造することができる。詳細には、米国特許第６，５４２，４００号及び第６，５４１，３０９号に記載されているような分子電子デバイス１１０を製造することができ、これらの両方は、Ｙｏｎｇ  Ｃｈｅｎによって発明され、米国カリフォルニア州パロアルトのＨｅｗｌｅｔｔ−Ｐａｃｋａｒｄ社に譲渡され、引用により本明細書に組み込まれるものとする。しかしながら、これらの実施形態では、導電性ワイヤ１１２，１１４が、前述のインプリントリソグラフィプロセスによってパターン形成され位置合わせされてもよい。
【００２９】
各ワイヤ１１２，１１４は、金属又はドープ半導体材料から形成されてもよい。ワイヤ１１２，１１４の交点（又は、接合部）にある特定の分子１８（記号Ｒsによって示された）が、スイッチ分子として働き、分子電子デバイス１１０の活動部分に対応する。動作において、分子電子デバイス１１０の状態は、ワイヤ１１２，１１４の両端に比較的高い状態変更電圧を印加することによって変更することができる。状態変更電圧の大きさは、スイッチ分子１１８を酸化又は還元するのに十分である。スイッチ分子１１８は、電荷のバランスをとる働きをする分子種の酸化還元対を含むことがあり、このことによって、分子種のうちの１つが酸化（又は、還元）されたときに他の分子種が還元（又は、酸化）される。動作において、１つの例では、一方の分子種が還元され、関連した分子種（酸化還元対のもう一方）が酸化されてもよい。別の例では、一方の分子種が還元され、ワイヤ１１２，１１４の一方が酸化されてもよい。第３の例では、一方の分子種が酸化され、ワイヤ１１２，１１４の一方が還元されてもよい。第４の例では、一方のワイヤが酸化され、他方のワイヤと関連した酸化物が還元されてもよい。これらの各例において、酸化又は還元は、２本のワイヤ間のトンネル距離又はトンネル障壁の高さに作用し、それによりワイヤ接合の両端の電荷輸送速度が指数関数的に変化する。この電子的機能は、分子電子デバイス１０を電気スイッチとして動作させるための基礎として働く。
【００３０】
分子電子デバイス１１０の一般的な特徴に関する更に他の詳細は、引用により本明細書に組み込まれる米国特許第６，１２８，２１４号から知ることができる。
【００３１】
分子層１６として選択される分子又は材料により、分子電子デバイス１１０は、下側ワイヤ層１１２と上側ワイヤ層１１４を制御可能に接続し又は切断するために使用することができる種々様々な電気的スイッチング機能のいずれかを示すことができる。分子電子デバイスは、単独に構成可能又は再構成可能である。単独に構成可能な実施形態では、分子電子デバイス１１０の初期状態は開かれていてもよく閉じられていてもよい。分子電子デバイス１１０に特定のしきい電圧より高い電気バイアスをかけることによって、活性材料又は分子１１８は、デバイスの初期状態を永久的に反転するように酸化又は還元されることがあり、それによりデバイスのスイッチング状態が不可逆的に開閉される。再構成可能な実施形態では、スイッチングデバイスは、活性材料又は分子１１８を可逆的に酸化還元するように選択された極性と適切なしきい値を超える印加電圧の大きさとを繰り返すことによって何度も開閉することができる。
【００３２】
一般に、下側ワイヤ層１１２と上側ワイヤ層１１４の間に形成される電気接続の種類は、ワイヤ層１１２，１１４と分子層１１６が形成される材料に依存する。表１は、様々なデバイス材料の組み合わせから得ることができる様々なタイプの電気的スイッチング機能を示す。
【００３３】
【表１】
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【００３４】
図８を参照すると、一実施形態において、分子電子デバイス１１０は、複数行で複数列に配列された複数のメモリセル１２２を含む抵抗性分子ワイヤクロスバーメモリ１２０に組み込まれてもよい。各メモリセル１２２は、それぞれの下側ワイヤ線１２４，１２６，１２８，１３０とそれぞれの上側ワイヤ線１３２，１３４，１３６，１３８の間に結合された分子電子デバイス１１０を含む。メモリセルの両端の電圧は、メモリセルが結合された下側ワイヤ線と上側ワイヤ線に印加される電圧によって決定される。制御回路１４０は、メモリセルアレイ１２０内の１つ又は複数のメモリセル１２２をアドレス指定（又は、選択）し、そこに情報をプログラムし、またそこから情報を読み出すように構成される。分子電子デバイス１１０は、下側ワイヤ線と上側ワイヤ線との間に挟まれた分子１１８の電気化学的還元又は酸化によって作動する。この実施形態では、分子層１１６の分子はボルタモグラムに大きなヒステリシスを有するように選択され、このことによって、スイッチを相対的に高い電圧で酸化し、その状態をより低い電圧で読み出すことができる。スイッチが（電気化学的に）閉じられているとき、接続ワイヤ間の抵抗は低く、これは論理レベル「１」に対応することができる。スイッチが開かれているとき、抵抗は高く、これは論理レベル「０」に対応することができる。抵抗性分子クロスバメモリの動作に関する更なる詳細は、米国特許第６，１２８，２１４号から知ることができる。
【００３５】
他の実施形態は、特許請求の範囲内である。
【００３６】
例えば、抵抗性分子ワイヤクロスバメモリの他に、他の分子ワイヤクロスバメモリの実施形態は、表１に示した他のスイッチング機能のどれかを提供するように構成された分子電子デバイスのアレイを含むことができる。更に、前述の分子電子デバイスは、１つ又は複数のロジック（メモリと対称的に）機能を実行するように設計された回路で実施されてもよい。
【００３７】
更に、前述の実施形態のマスクアライメントマークと基板アライメントマークとの間に生成される推進力は、静電気の静電結合力に対応する。他の実施形態では、様々な方法で推進力を生成することができる。例えば、いくつかの実施形態では、推進力は、第１の磁気極性を示す１つ又は複数のマスクアライメントマークと、第１の磁気極性と逆の第２の磁気極性を示す１つ又は複数の対応する基板アライメントマークの間に生成される磁力に対応する。
【００３８】
更に他の実施形態は、特許請求の範囲内である。
【図面の簡単な説明】
【００３９】
【図１Ａ】先行技術のリソグラフィインプリントプロセスにおけるリソグラフィマスクと基板上に配置された成形可能な薄膜との概略断面側面図である。
【図１Ｂ】薄膜に押し付けられた図１Ａのリソグラフィマスクの概略断面側面図である。
【図１Ｃ】レリーフパターンを支持する図１Ａの薄膜の概略断面側面図である。
【図１Ｄ】薄い領域が除去されて基板の基礎領域を露出させた後の図１Ｃのパターン形成された薄膜の概略断面側面図である。
【図２】先行技術のリソグラフィシステムの概略ブロック図である。
【図３】静電結合型アライメントシステムを含むリソグラフィシステムの実施形態の概略ブロック図である。
【図４】図３のリソグラフィシステムによって実行されるマスクアライメント段階と成形可能な薄膜のパターン形成段階を含むリソグラフィ方法の実施形態のフローチャートである。
【図５Ａ】パターン形成された下側層と基板アライメントマークを支持する基板の実施形態の概略断面側面図である。
【図５Ｂ】マスクアライメントマークを支持するパターン形成されたリソグラフィマスクと、パターン形成された下側層の上に配置された薄膜を有する図５Ａの基板の実施形態の断面側面図である。
【図５Ｃ】レリーフパターンを薄膜に転写するために薄膜に押し付けられた図５Ｂのパターン形成されたリソグラフィマスクの概略断面側面図である。
【図５Ｄ】基板の基礎領域を露出させるために薄い領域が除去された図５Ｃのパターン形成された薄膜の概略断面側面図である。
【図５Ｅ】図５Ｄの薄膜パターンをリフトオフプロセスによって上側層に転写した後の図５Ａの基板の概略断面側面図である。
【図６】様々なアライメント精度範囲のサイズにされた２組のアライメントマークを含むマスクの実施形態の概略平面図である。
【図７】２つの交差した導電性ワイヤの間に挟まれた少なくとも１つの電気的にアドレス指定可能な分子種で構成された分子電子デバイスの実施形態の概略斜視図である。
【図８】インプリントリソグラフィプロセスによって製造された分子電子デバイスのアレイを含む抵抗性クロスバーメモリ構造の実施形態の回路図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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