(57)【要約】  少なくとも１つのアドレスバスを通じてメモリ装置のデータをアドレッシングするステップと、少なくとも１つのコマンドバスを通じて少なくともメモリ装置へ及びメモリ装置からのデータフローを制御するステップと、少なくとも１つのデータバスを通じてメモリ装置へ及びメモリ装置からデータを転送するステップと、を含む、メモリ装置に記憶されるデータにインターフェイスを通じてアクセスする方法であり、コマンドバス上のコマンドがインターフェイスに接続されたメモリ装置のタイプに応じて調整される。
2008536230.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置に記憶されたデータにインターフェイスを通じてアクセスするための方法であって、
少なくとも１つのアドレスバスを通じて前記メモリ装置上のデータをアドレッシングするステップと、
少なくとも１つのコマンドバスを通じて少なくとも前記メモリ装置へ及び前記メモリ装置からのデータフローを制御するステップと、
少なくとも１つのデータバスを通じて前記メモリ装置へ及び前記メモリ装置からデータを転送するステップと、を含み、
前記コマンドバス上のコマンドが、前記インターフェイスに接続されたメモリのタイプに応じて調整される、方法。
【請求項２】
前記コマンドバス上のコマンドを用いて、前記インターフェイスに接続された前記メモリのタイプに応じて、少なくとも第一の待ち時間を調整するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記第一の待ち時間が、前記メモリ内の待ち時間レジスタ設定を変えることによって調整される、請求項２に記載の方法。
【請求項４】
前記コマンドバス上のコマンドを用いて、前記インターフェイスに接続された前記メモリのタイプに応じて、少なくともバーストモード待ち時間を調整するステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記第一の待ち時間を調整するための前記コマンドが、他のタイプのメモリに対する異なる使用のため予約される、請求項２に記載の方法。
【請求項６】
前記第一の待ち時間が、前記メモリにアクセスするための前記インターフェイスの構成を設定する間に設定される、請求項２に記載の方法。
【請求項７】
前記コマンドバス上の書込み保護コマンドを用いて、前記メモリの少なくとも一部を書込み保護するステップをさらに含む、請求項１に記載の方法。
【請求項８】
前記書込み保護するステップが、前記アドレスバス上の書込み保護コマンドを用いるステップをさらに含む、請求項７に記載の方法。
【請求項９】
前記コマンドバス上の揮発性メモリ用に予約されるコマンドを用いて、不揮発性メモリのアドレスエリアを書込み保護するステップをさらに含む、請求項１に記載の方法。
【請求項１０】
拡張モードレジスタ設定を用いて、前記メモリのアドレスエリアを書込み保護するステップをさらに含む、請求項１に記載の方法。
【請求項１１】
前記コマンドバス上のコマンドを用いて、
Ａ）ＤＤＲと、
Ｂ）ＳＤＲＡＭと、
Ｃ）ＲＡＭＢＵＳと、
のタイプのメモリ装置のうち少なくとも１つを書込み保護するステップをさらに含む、請求項１に記載の方法。
【請求項１２】
チップ選択信号を用いて、前記インターフェイスによってサポートされる前記メモリのタイプを選択するステップをさらに含む、請求項１に記載の方法。
【請求項１３】
集積回路とメモリ装置との間のインターフェイスを取るためのインターフェイスであって、
データをアドレッシングするためのアドレスバスピンと、
少なくとも前記メモリ装置へ及び前記メモリ装置からのデータフローを制御するための制御バスピンと、
前記メモリ装置へ及び前記メモリ装置からデータを転送するためのデータバスピンと、を含み、
前記インターフェイスが、該インターフェイスに接続された前記メモリ装置のタイプに応じて前記コマンドバス上のコマンドを調整するように配置される、インターフェイス。
【請求項１４】
請求項１３に記載のインターフェイスを含む、集積回路。
【請求項１５】
中央処理装置及びメモリ装置を含むコンピュータシステムであって、前記中央処理装置が、請求項１３に記載のインターフェイスを通じて前記メモリ装置と接続されている、コンピュータシステム。
【請求項１６】
複数のメモリ装置が、前記処理装置と接続されている、請求項１５に記載のコンピュータシステム。
【請求項１７】
前記処理装置が、前記インターフェイスに接続された前記メモリのタイプを選択するように構成される、請求項１５に記載のコンピュータシステム。
【請求項１８】
コンピュータプログラムが記憶されているコンピュータプログラム製品であって、前記プログラムは、コマンドバス上のコマンドがインターフェイスに接続されたメモリ装置のタイプに応じて調整可能であるように、前記メモリ装置と集積回路との間でデータを転送するために少なくとも１つのプロセッサを操作する命令を含む、コンピュータプログラム製品。
【請求項１９】
中央処理装置とメモリ装置を持つ移動通信装置であって、前記ＣＰＵと前記メモリ装置との間のインターフェイスを取るためのインターフェイスを含み、前記インターフェイスが、
前記メモリ装置のデータをアドレッシングするためのアドレスバスピンと、
少なくとも前記メモリ装置へ及び前記メモリ装置からのデータフローを制御するための制御バスピンと、
前記メモリ装置へ及び前記メモリ装置からデータを転送するためのデータバスピンと、を含み、
前記インターフェイスが、前記インターフェイスに接続された前記メモリ装置のタイプに応じて前記コマンドバス上のコマンドを調整するように構成される、移動通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、一般に、メモリ装置に記憶されるデータへのインターフェイスを通じてのアクセスに関するものである。
【背景技術】
【０００２】
メモリテクノロジーにおいて、ＤＲＡＭまたはその他のメモリ装置などメモリ装置内部のデータにアクセスする必要がある。従って、これまでに様々なアドレッシングストラテジーが提案されている。
【０００３】
ＤＲＡＭの１つの可能な形態は、アドレス多重化である。この技法は、アドレスを半分に分割し、各半分を交替でアドレスバスピン上のチップへ送ることができるようにする。
【０００４】
チップは、行（ロー）と列（カラム）で構成されるメモリコンデンサの大きな配列を有する。配列の中の１つのロケーションを読み取るために、制御回路は、まずその行番号を計算し、これをＤＲＡＭのアドレスピンに入れる。制御回路は、次に行アドレス選択（ＲＡＳ）ピンをトグルで切り替えて、ＤＲＡＭが行アドレスを読み取るようにする。内部的に、ＤＲＡＭは選択された行をセンスアンプと呼ばれる一群の増幅器に接続し、これらの増幅器はこの行の全てのコンデンサの内容を読み取る。制御回路は、次に同じアドレスピンに望みのロケーションの列番号を入れ、列アドレス選択（ＣＡＳ）ピンをトグルで切り替えて、ＤＲＡＭが列アドレスを読み取るようにする。ＤＲＡＭはこれを使用して、選択された列に対応するセンスアンプの出力を選択する。ＣＡＳアクセス時間と呼ばれる遅延の後、この出力をＤＲＡＭデータＩ／Ｏピン上で外界に提供する。
【０００５】
データをＤＲＡＭへ書き込むために、制御論理は同じ２段階アドレッシング法を用いるが、動作の終了時にチップからデータを読み取る代わりに、制御論理は動作開始時にデータをチップへ送る。
【０００６】
読取りまたは書込み動作後、制御回路はＲＡＳ及びＣＡＳピンをそのオリジナル状態に戻して、ＤＲＡＭを次の動作に備えて準備する。ＤＲＡＭは動作と動作の間にプレチャージインターバルと呼ばれる一定の間隔を必要とする。
【０００７】
制御回路が特定の行を選択したら、制御回路は、ＤＲＡＭがこの行をアクティブに維持している間、アドレスピンに様々な列アドレスを入れそのたびにＣＡＳをトグルで切り替えることによって数個の列を順次選択することができる。これは、完全な行−列プロシージャを用いて各ロケーションにアクセスするより速い。この方法はメモリの連続的アドレスに記憶されることが多いマイクロプロセッサ命令を取り出すために有益である。
【０００８】
さらに、コマンドは一般にコマンドバス上のコマンドストローブを通じて与えられる。異なるコマンドの数はコマンドバスのピンの数によって左右され、コマンドバスのピンの数がＮのとき２N個のコマンドが可能である。異なるコマンドの数を増やす要望に対して、コマンドバスを拡張する必要がある。ただし、特定用途向け集積回路（ＡＳＩＣ）設計においてダイサイズは重要なファクタであるので、コマンドバスのピンの数を減少させる必要がある。
【０００９】
さらに、バスのサイズはメモリ装置と中央処理装置（ＣＰＵ）との間の接続インターフェイスの全体サイズにも関係する。必要とされるデータ転送速度が速ければ、それだけ選択されるデータバスの接続ピンの数が大きくなる。これによってインターフェイスのサイズが増大する。さらに、プロトコールの問題を除けば、アドレスバスのピンの数及びインターフェイスのピンの全体数は、インターフェイスに使用されるメモリのタイプを決定する。しかし、様々な種類のメモリ装置を使用できる融通性に対する要望は対処されていない。データバスのデータスループットに関する様々な種類の能力を持つ様々な種類のメモリ装置の使用を可能にするフレキシブルインターフェイスが必要とされている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
標準的コンポーネントの柔軟な使用が益々必要とされるのに伴い、同じ１つのインターフェイスで揮発性メモリ及び不揮発性メモリの両方を使用できるようにするメモリインターフェイスを提供する必要がある。ただし、不揮発性メモリと揮発性メモリはインターフェイスについて異なる前提条件を持つので、両方のタイプのメモリに使用できるようにインターフェイスを適合させることができる必要がある。
【課題を解決するための手段】
【００１１】
本発明の１つの形態に従えば、メモリ装置に記憶されたデータにインターフェイスを通じてアクセスするための方法であって、少なくとも１つのアドレスバスを通じて前記メモリ装置上のデータをアドレッシングするステップと、少なくとも１つのコマンドバスを通じて少なくとも前記メモリ装置へ及び前記メモリ装置からのデータフローを制御するステップと、少なくとも１つのデータバスを通じて前記メモリ装置へ及び前記メモリ装置からデータを転送するステップと、を含み、前記コマンドバス上のコマンドが、前記インターフェイスに接続されたメモリのタイプに応じて調整される、方法が提供される。
【００１２】
別の形態に従えば、集積回路とメモリ装置との間のインターフェイスを取るためのインターフェイスであって、データをアドレッシングするためのアドレスバスピンと、少なくとも前記メモリ装置へ及び前記メモリ装置からのデータフローを制御するための制御バスピンと、前記メモリ装置へ及び前記メモリ装置からデータを転送するためのデータバスピンと、を含み、前記インターフェイスが、該インターフェイスに接続された前記メモリ装置のタイプに応じて前記コマンドバス上のコマンドを調整するように配置される、インターフェイスが提供される。
【００１３】
本発明の他の１つの形態は、中央処理装置及びメモリ装置を含むコンピュータシステムであって、前記中央処理装置が、このインターフェイスを通じて前記メモリ装置と接続されている、コンピュータシステムである。
【００１４】
本発明のさらなる形態は、コンピュータプログラムが記憶されているコンピュータプログラム製品であって、前記プログラムは、コマンドバス上のコマンドがインターフェイスに接続されたメモリ装置のタイプに応じて調整可能であるように、前記メモリ装置と集積回路との間でデータを転送するために少なくとも１つのプロセッサを操作する命令を含む、コンピュータプログラム製品である。
【００１５】
本発明のさらなる形態は、中央処理装置とメモリ装置を持つ移動通信装置であって、前記ＣＰＵと前記メモリ装置との間のインターフェイスを取るためのインターフェイスを含み、前記インターフェイスが、前記メモリ装置のデータをアドレッシングするためのアドレスバスピンと、少なくとも前記メモリ装置へ及び前記メモリ装置からのデータフローを制御するための制御バスピンと、前記メモリ装置へ及び前記メモリ装置からデータを転送するためのデータバスピンと、を含み、前記インターフェイスが、前記インターフェイスに接続された前記メモリ装置のタイプに応じて前記コマンドバス上のコマンドを調整するように構成される、移動通信装置である。
【発明を実施するための最良の形態】
【００１６】
前置きとして、本発明の実施例は、ダイナミックＲＡＭ（ＤＲＡＭ）などの記憶集積回路などの集積回路をポータブル無線通信端末のベースバンド回路などの他の回路に接続するために必要とされるＩＣピンの数を減少させる。さらに、データバス上のデータフロー速度、バス幅及びタイミングに融通性を与えることによって、実施例に従った共通インターフェイスによって様々なタイプのメモリ装置をサポートすることができる。例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）などの様々な揮発性メモリ装置だけでなく、例えば、ＮＯＲ及びＮＡＮＤフラッシュメモリ、あるいは、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）などの各種の不揮発性メモリも、同じインターフェイスで使用することができる。エクゼキューションインプレイス（eXecution In Place−ＸＩＰ）モジュールとしてフラッシュメモリを使用することができる。これも共通インターフェイスで実行できる。
【００１７】
不揮発性メモリに対する現在のメモリインターフェイスの使用を拡張するためには、様々なテクノロジー間で変動する初期アクセス時間（第一の待ち時間）を考慮に入れたメモリコントローラの設計を必要とするだろう。例えば、異なる不揮発性メモリのテクノロジー、そして、異なる揮発性メモリのテクノロジーでさえ、異なる待ち時間を持つかも知れない。さらに、異なるメモリテクノロジーにおいては、バーストモードの待ち時間が異なる可能性があり、これも共通インターフェイスにおいて考慮しなければならない。さらに、いくつかのタイプのメモリには書込み保護が必要であり、他のタイプのメモリでは書込み保護が必要ではないかも知れない。
【００１８】
どのタイプのメモリが使用されるかの決定は、装置のカテゴリーに左右されるだろう。低次カテゴリーの装置においては、本出願において説明されるようなフレキシブルインターフェイスを備えた不揮発性メモリを使用することができる。これを、適切な性能を持つＤＲＡＭメモリに使用されるのと同じ先端的ＤＲＡＭインターフェイスにすることができるので、異なるタイプのメモリに特製のインターフェイスを備える必要を完全に取り除く。ＤＲＡＭメモリを必要とせず不揮発性メモリしか必要としない装置の場合には、本発明のインターフェイスは、不揮発性タイプのメモリ用の既存のインターフェイスのどれよりもシステムにとってより良い性能を示す。本発明の実施例に従ったインターフェイスは、使用されるメモリのタイプには関係なくシステムにインターリービング（interleaving）及びパイプライニング（pipelining）を付加する可能性を与える。
【００１９】
特に高次及び中次カテゴリーの装置において必要とされる場合、スタティックランダムアクセスメモリ（ＳＲＡＭ）及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）、例えばＮＯＲ及びＮＡＮＤフラッシュメモリまたは不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）などの各種不揮発性メモリ、並びに、マスメモリタイプをカバーするためには単純にインターフェイスを多重化すればよいので、システム設計を容易にかつコスト安にする。
【００２０】
本発明の実施例は、インターフェイスに接続されたメモリのタイプに応じてコマンドバス上のコマンドを調整することによって、メモリ装置との共通インターフェイス上の制御とデータのアドレッシングを行うための新規の技法を提供する。
【００２１】
コマンドの調整は、チップ選択信号を用いて、インターフェイスによってサポートされるメモリのタイプを選択することを含むことができる。
【００２２】
さらに、コマンドバス上のコマンドを用いてインターフェイスに接続されたメモリのタイプに応じて第一の待ち時間を調整することができる。メモリにアクセスするためにインターフェイスの構成を設定する間に第一の待ち時間を設定することができる。
【００２３】
さらに、メモリ内部の待ち時間レジスタの設定を変えることによって第一の待ち時間を調整することができる。
【００２４】
さらに、任意に、コマンドバス上のコマンドを用いて、インターフェイスに接続されたメモリのタイプに応じてバーストモードの待ち時間を調整することができる。
【００２５】
様々なタイプのメモリを使用できるようにするために、コマンドバス上で書込み保護コマンドを用いて、メモリの少なくとも一部の書込み保護をサポートすることができる。書込み保護は、アドレスバス上で書込み保護コマンドを使用することを含むことができる。コマンドバス上で揮発性メモリ用に予約されるコマンドを用いて、不揮発性メモリの一定のアドレスエリアを保護することができる。
【００２６】
差動クロックタイミング、差動ストローブタイミング、多様なクロック周波数及びオプションのＤＬＬによる信頼性を提供することができる。さらに、差動タイミングデータを記憶する特殊なレジスタを配備することによって、フレキシブルインターフェイスの構成を設定するための値を、例えばメモリ装置に記憶することができる。
【実施例】
【００２７】
図１は、インターフェイス１４を通じて中央処理装置（ＣＰＵ）１２に結合されるメモリ装置１０の単純化されたブロック図である。従来の二方向データ信号ライン、アドレス信号ライン及び制御信号ライン（読取り／書込み信号ラインなど）の他に、インターフェイスはコマンドサブバス１４Ａ及びクロック信号ライン１４Ｂを含む。メモリ装置１０がＣＰＵ１２とは別個のＩＣに配置される場合、ＩＣピンまたは端子を通じてインターフェイス１４の信号ラインの各々をメモリ装置１０に接続する必要がある。他の実施例において、メモリ装置１０及びＣＰＵ１２を同じＩＣパッケージに統合するか、または同じＩＣパッケージ内部で結合することができる。ただし、この場合でも、インターフェイスはメモリ装置１０に対するインターフェイスとなる。インターフェイスの対象のメモリ装置のための制御機能を集積回路上の論理か付加的ＣＰＵによって実行することができる。
【００２８】
いくつかの信号ラインを任意の制御バスに配置できることに留意されたい。
【００２９】
バスは、図１に示される制御バス、アドレスバス及びデータ（データストローブを含む）バスであることが可能である。クロック信号は一般にバスと呼ばれない。伝統的メモリは単一のクロック信号を持つが、もっと先端的なメモリにおいては２つの信号ラインを必要とする差動クロックが使用される。
【００３０】
データをアドレッシングするためのアドレスバスと、少なくともダイナミックランダムアクセスメモリへのデータフロー及びダイナミックランダムアクセスメモリからのデータフローを制御するための制御バスと、ダイナミックランダムアクセスメモリへ及びダイナミックランダムアクセスメモリからデータを転送するためのデータバスと、ダイナミックランダムアクセスメモリへクロック信号を与えるためのクロック１４Ｂと、によって、ＣＰＵとメモリ装置との間のインターフェイス１４を構成することができる。コマンドサブバス１４Ａによって制御バスを拡張することができる。待ち時間タイミングを調整し及び（または）書込み保護モードをもたらすためにコマンドサブバス１４Ａを使用することができる。
【００３１】
ダイナミックランダムアクセスメモリ１０へ及びダイナミックランダムアクセスメモリ１０からデータを転送するためのデータバス上のデータフロー速度を変動させるようにインターフェイス１４を構成することができる。１つのクロックサイクル内においてデータバスで転送されるデータビット数を制御バス上の少なくとも１つのコマンドを通じて調整することができるように、インターフェイスは、データフロー速度を変動させるための命令を制御バス上で受け取ることができる。ＤＲＡＭ１０の特殊なレジスタにデータフロー速度を記憶することができる。
【００３２】
データバスのデータバス幅を、例えばｘ２、ｘ４、ｘ８、ｘ１６などに変化させることができる。これらの値を制御バス上で与えることができる。値を特殊なレジスタに記憶することができる。
【００３３】
説明されるインターフェイス１４は、様々なタイプのメモリ１０をＣＰＵに接続できるようにし、データフロー速度、データバス幅、待ち時間、バーストモード及び（または）書込み保護を設定することによって、メモリの能力を構成することができる。少ないピン数及び低データ転送速度でローエンドシステムを作動することができるのに対して、より高い品質のメモリ１０によってサポートすることができるより高いデータ転送速度でハイエンドシステムを作動することができる。
【００３４】
例えばモードレジスタ設定（ＭＲＳ）サイクルを通じて、データサイクル数／クロック及びバースト長を設定することができる。別個に値を設定することができる。バースト長を設定するために１つのＭＲＳサイクルを使用することができ、データサイクル数／クロックを設定するために１つのＭＲＳサイクルを使用することができる。
【００３５】
クロック１４Ｂのクロック周波数も変動可能である。例えば、１ＭＨｚから２６６ＭＨｚまでの値またはそれ以上の値でも可能である。メモリ１０のデジタルロックループ（ｄｌｌ）オプションがアクティブになると、クロックとストローブとの同期を維持することができる。クロック周波数が動的に変化するとき付加的クロックでＤＬＬを安定化することができる。
【００３６】
メモリ装置１０及びＣＰＵ１２が携帯電話など通信端末の一部を成す場合、少なくとも１つのアンテナ１６Ｃに結合するための無線周波（ＲＦ）送信器１６Ａ及びＲＦ受信器１６Ｂを有するＲＦトランシーバ１６などの無線セクションがある場合もある。この場合、ＲＦセクション２０とは対照的に、メモリ１０及びＣＰＵ１２を通信端末のベースバンド（ＢＢ）セクション１８の一部を成すと見なすことができる。この実施例において、ＣＰＵ１２をデジタル信号プロセッサ（ＤＳＰ）またはこれと同等の高速処理論理とするか、またはこれに結合できることに留意されたい。
【００３７】
一般に、装置の様々な実施例において、本発明に従って構成され作動される回路を、携帯電話、無線通信機能を持つまたは持たない携帯情報端末（ＰＤＡ）、無線通信機能を持つまたは持たないポータブルコンピュータ、無線通信機能を持つまたは持たないデジタルカメラなど画像取得装置、無線通信機能を持つまたは持たないゲーム機、無線通信機能を持つまたは持たない音楽記憶及び再生装置、無線または有線のインターネットアクセス及びブラウジングを可能にするインターネット装置、並びにこれらの機能の組合せを組み込むポータブルユニット、端末及び装置に含めることができるが、これらに限定されない。
【００３８】
図１の実施例において、コマンドサブバス１４ＡはＣＭＤ０及びＣＭＤ１と呼ばれる２つの信号ラインを含む。コマンドサブバス１４Ａには２本より多い信号ラインもあり得る。回路はサブコマンドバス上のクロック信号のｎ個の連続エッジ遷移で動作することができる。ここでｎ＞＝２である。
【００３９】
各コマンドサブバス１４Ｂ信号ラインの状態を、クロックパルスごとに２回、すなわち立ち上がりエッジに１回、立ち下がりエッジに１回サンプリングすることができる。これによってクロックパルスごとに２つの信号ライン状態、及びコマンドサブバス１４Ａの２つのコマンド信号ラインを用いて最高１６の個別のコマンドをエンコードする能力が生じる。ＣＭＤ０及びＣＭＤ１をサンプリングするためにまず立ち下がりエッジが使用された後に次の立ち上がりエッジが使用されるようにクロックエッジサンプリングを構成することができることに留意されたい。いずれの場合にも、少なくとも１つの他の信号ラインのレベルによってエンコードされる情報を決定するために、２つの連続クロックエッジを使用してこの少なくとも１つの他の信号ラインの状態またはレベルをサンプリングする。
【００４０】
先端的コマンドを図２に示される通りとすることができる。例えば、クロック信号１４Ｂの立ち上がりエッジにおいてＣＭＤ０ハイ（“１”）及びＣＭＤ１ハイ（“１”）とし、かつクロック信号１４Ｂの立ち下がりエッジにおいてＣＭＤ０ロー（“０”）及びＣＭＤ１ロー（“０”）としてＭＲＳサイクルに入ることができる。４つのコマンド信号ライン状態のこのシーケンス（図３において、１１００）は、モードレジスタ設定（ＭＲＳ）コマンドの受信としてメモリ装置１０内の制御論理１０Ａによって解釈される。ＭＲＳコマンドはモードレジスタ設定コマンドモードに入ることができるようにし、このモードにおいて、バースト長、データサイクル数／クロック、データバス幅、第一の待ち時間、バースト待ち時間、書込み保護などの構成を設定することができる。
【００４１】
図２は、同時にＳＲＡＭ、ＤＲＡＭ、ＮＡＮＤ及びＮＯＲフラッシュメモリ並びに（あるいは）ＮＶＲＡＭに使用されるコマンドセットの例を示している。ＤＲＡＭはコマンドセット全体を必要としない。インターフェイス１４は、インターフェイスの単独のＤＲＡＭまたはＳＲＡＭの使用によって占有されないコマンドを利用することができる。ＤＲＡＭまたはＳＲＡＭに使用されるのと同じコマンドセットを、インターフェイス１４上の不揮発性メモリを使用するためにも適用することができる。例えば、ＤＲＡＭまたはＳＲＡＭ用に定義される２つのＲＦＵコマンドを使用することによって第一の待ち時間を変更することができる。例えば、これらの２つのコマンドは不揮発性コマンド１及び不揮発性コマンド２とすることができる。
【００４２】
例えば、クロック信号１４Ｂの立ち上がりエッジにおいてＣＭＤ０ハイ（“１”）及びＣＭＤ１ハイ（“１”）としかつクロック信号１４Ｂの立ち下がりエッジにおいてＣＭＤ０ロー（“０”）及びＣＭＤ１ロー（“１”）として、不揮発性コマンド１をＡＳＩＣからインターフェイス１４を通じてサブコマンドバス１４Ａでメモリ装置へ送ることができる。
【００４３】
この４つの信号ライン状態のシーケンス（１１０１）の受信は、メモリ装置１０の制御論理１０Ａによって不揮発性コマンドの受信として解釈される。
【００４４】
コマンド“１１０１”が受信されると、メモリ装置はＭＲＳモードに入ることができる。アドレスバス上の信号はコマンドとして解釈される。アドレスバス上の特定のアドレス信号は、特定のコマンド、例えば不揮発性消去コマンドを識別することができる。アドレス信号は別個の不揮発性コマンドを相互に分離するために使用される。
【００４５】
一部のコマンド例えば読取りコマンド（０１００）を、ＤＲＡＭ及びＮＶＲＡＭ用に同一にすることができる。
【００４６】
不揮発性メモリ装置を用いる場合、例えばＩＤ読取り、消去など異なるコマンドを相互に分離できる変動アドレスと一緒に、コマンド（１１１０）を使用することもできる。コマンド“１１１０”及び“１１０１”の両方またはその一方だけを使用することができる。
【００４７】
例えば、他の実施方法は、オートリフレッシュ（００１０）またはプレチャージ（１００１）など他の場合には不揮発性タイプのメモリにおいて使用されないコマンドを使用するものである。
【００４８】
“１１１０”及び“１１０１”のみを使用することによって利用可能なコマンド以外のコマンドが必要とされる場合、不揮発性メモリはオートリフレッシュまたはプレチャージコマンドを必要としないので、オートリフレッシュまたはプレチャージコマンドを付加的に使用することができる。不揮発性メモリ装置用のコマンドとしてオートリフレッシュ及びプレチャージを使用する場合、新しいコマンドを定義する必要はない。これは既存の装置における実施をより容易にする。
【００４９】
図３には待ち時間タイミングを設定するための方法が示されている。
【００５０】
不揮発性メモリは揮発性メモリとは異なる種類のＣＡＳ待ち時間を持つことが多いので、別個の不揮発性モードレジスタ設定を実施することができる。
【００５１】
このために、インターフェイス１４、特にサブコマンドバス１４Ａを通じて、ＣＰＵ１２からメモリ装置１０へコマンド（１１００）を送ることができる（３００）。
【００５２】
メモリ装置は、このコマンド（１１００）の受信をＭＲＳモードに入るものと解釈する（３０２）。ＭＲＳモードにおいて、アドレス及び（または）データバスラインにおけるビットパターンを変動させることによって、待ち時間設定を設定することができる（３０４）。この方法によって、ＣＡＳ待ち時間設定の融通性を大幅に増大することができるだろう。
【００５３】
現在のＤＲＡＭは、通常、２または３サイクルのＣＡＳ待ち時間を有する。このＣＡＳ待ち時間の設定はモードレジスタ設定コマンドによって行われる。不揮発性メモリは、大抵これより大きい例えば１０サイクルを必要とする。現在のモードレジスタにおいては１０サイクルを設定することはできないので、新たな付加的モードレジスタ設定コマンドが必要となるだろう。ただし、ＤＲＡＭはそれでもその通常のモードレジスタを使用し、不揮発性メモリ装置はもっと大きいＣＡＳ待ち時間を設定することができる自身のモードレジスタを持つことができる。
【００５４】
アドレス及び（または）データバス上でＭＲＳコマンド（１１００）及び待ち時間設定を受信した後このＭＲＳモードを終了できる（３０６）。
【００５５】
待ち時間タイミングを設定するために、ＣＰＵ１２は、インターフェイス１４を通じてメモリ装置１０からその待ち時間設定範囲を要求することができる。ＣＰＵ１２は、次にそれ自体及びメモリに適切な値を設定することができる。ただし、ＣＰＵ１２がシステムの製造工程中に待ち時間タイミングの適切なセットアップを行うよう構成されており、ＭＲＳモードを通じてメモリ装置を適切なモードに設定するようにすることもできる。
【００５６】
ＮＶＲＡＭなど不揮発性テクノロジーが揮発性メモリと同じインターフェイスに使用される場合、何らかの書込み保護が必要である。書込み保護を与えるインターフェイスをＤＲＡＭ、ＳＲＡＭ、ＮＶＲＡＭ、ＮＯＲフラッシュなどに使用することができる。
【００５７】
主としてオペレーティングシステムなど重要なデータを含む不揮発性メモリの場合に、書込み保護を含むインターフェイスが必要とされる。しかし、時には、揮発性メモリのデータを保護することが重要な場合があるので、書込み保護を含むメモリインターフェイスは、たとえ揮発性メモリのアクセスの場合にもシステムの機能性を向上させる。この種の状況の一例は、マスメモリから揮発性メモリ装置へロードされたオペレーティングシステムイメージである。
【００５８】
コードまたはデータが不揮発性メモリに記憶されるとき、一部のエリア例えばオペレーティングシステムエリアを保護する必要がある。現在のＤＲＡＭインターフェイスは不揮発性記憶エリアを保護する方法を提供しない。
【００５９】
共通記憶インターフェイスに書込み保護機能を持つことによって、１つの同じインターフェイス上でも同じインターフェイスプロトコルで揮発性及び不揮発性の両方のメモリの使用が可能になる。
【００６０】
インターフェイス１４で書込み保護（ＷＰ）信号を使用して、書込み保護を導入することができる。この書込み保護信号をコマンドバス上の特殊コマンドと結合されるアドレスバス上の信号とすることができる。また、拡張モードレジスタ設定として、またはコマンドバス上の別個のコマンドと一緒に、書込み保護を導入することもできる。
【００６１】
例えば、アドレスバス上のＷＰ信号と一緒に、オートリフレッシュコマンドまたはプレチャージコマンドを使用することができる。アドレスバス上のＷＰ信号は、アドレッシング対象の特定のブロックが保護されるべきか否かを示すことができる。１つ（またはそれ以上）のアドレス信号を新たな書込み保護コマンドと一緒に使用して、保護のタイプを選択することができる。１つの特定のＷＰアドレス信号を用いることによって、インターフェイスに書込み保護機能、並びに書込み及び読取り保護機能が与えられる。
【００６２】
例えば、ＷＰ信号が受信され、特定のアドレスエリアに関する書込み保護がアクティブになると、書込み操作はもはやできない。同じことを制約付の読取りアクセスに応用することができる。より先端的な方法において、１つまたはそれ以上のアドレス信号をコマンドバス上の新たな「書込み保護コマンド」と一緒に用いて、保護のタイプを選択することができる。例えば、特殊なアドレス信号で保護のタイプ、例えば書込み保護／書込み及び読取り保護を選択することができる。保護されるまたは保護されないアドレスブロックを選択するためにアドレスバス上のアドレス信号の残りを使用することができる。アドレスバス上のアドレス信号がアドレスブロックを選択するために十分ではない場合、データバス上のデータ信号を使用することできる。
【００６３】
保護されるまたは保護されないブロックを選択するためにアドレスバス上の他のアドレス信号を使用することができる。
【００６４】
インターフェイスは、モードレジスタ設定コマンドによって構成設定を行うためにレジスタにアクセスできるようにする。モードレジスタ設定コマンドは、レジスタへの書込みのために使用される。アドレス信号を通じて実際のレジスタの構成設定を行うことができる。書き込み対象のレジスタを選択するために、バンクアドレスＢＡ０及びＢＡ１を使用することができる。ＣＡＳ待ち時間、バーストタイプ、バースト長などの構成を設定するために、揮発性メモリ装置にＢＡ０＝‘０’及びＢＡ１＝‘０’を使用することができる。
【００６５】
移動ＳＤＲＡＭ及び移動ＤＤＲには、拡張モードレジスタ（ドライバ強度、部分配列リフレッシュ、温度補償リフレッシュ構成）のためにＢＡ０＝‘０’及びＢＡ１＝‘１’が使用される。ＰＣ  ＤＤＲは、拡張モードレジスタ（ＤＤＬ、ドライバ強度）のためにＢＡ０＝‘１’及びＢＡ１＝‘０’を使用する。
【００６６】
現在、ＢＡ０＝‘１’及びＢＡ１＝‘１’は使用されていない。フレキシブルインターフェイスのため、書込み保護モードを導入するために、ＢＡ０＝‘１’及びＢＡ１＝‘１’を使用することが提案される。「書込み保護レジスタ設定」コマンド（ＢＡ０＝‘１’及びＢＡ１＝‘１’アドレスのモードレジスタコマンド）を発行することによって、ブロックを保護することができる。
【００６７】
図４は、一定の記憶エリアに書込み保護を与えるためのフローチャートを示している。インターフェイス上の不揮発性メモリを使用する際、上記の通りオートリフレッシュ及びプレチャージのコマンドは、制御バスにおいては使用されない。セルフリフレッシュエントリ及び終了のコマンドは、揮発性メモリ装置には必ずしも必要でない場合がある。不揮発性メモリにこの種のコマンドを利用することによって、この種のメモリを書込み保護モードにすることができる。揮発性メモリが使用される場合、書込み保護のためにこの種のコマンドを使用することはできない。新たなコマンドが必要である。この点に関して、２つの実施方法が可能である。１つの実施方法に従えば、不揮発性及び揮発性の両方のメモリは新たなコマンドを使用する。別の実施方法に従えば、不揮発性メモリは既存の揮発性メモリコマンドを使用し、揮発性メモリは新たなコマンドを使用する。
【００６８】
例えば、サブコマンドバス１４Ａ上のオートリフレッシュコマンドまたはセルフリフレッシュコマンドを受信することによって（４００）、メモリ装置を書込み保護モードにすることができる（４０２）。
【００６９】
不揮発性メモリ装置においてこれらのコマンドのうち１つを受信した（４００）後、メモリ装置は各メモリアクセスを書込み保護コマンドと解釈することができる。この場合、どのアドレスブロックが書込み保護されるかを識別する（４０６）ためにアドレスバスでのブロックアドレスの受信（４０４）を使用することができる。ただし、上記の方法を使って、バンクまたはページまたはその他のメモリエリアを保護することもできる。
【００７０】
これらのアドレスブロックに関して、書込み保護がアクティブになる（４０８）。書込み保護をアクティブにするか否かは、アドレスバス上の下位ビットの状態に応じて変動し得る。例えば、アドレスバスの最下位ビットを使用して、書込み保護のアクティブ化を識別することができる。ブロックが保護された（４０８）後、メモリ装置を再びノーマルモードへ戻すことができる。これは、再びインターフェイス１４でプレチャージコマンドまたはセルフリフレッシュコマンドを送り（４１０）、このコマンド受信後ノーマルモード（４１２）に入ることによって可能になる。
【００７１】
別の実施例に従えば、１つ（またはそれ以上）のアドレス信号を書込みコマンドと一緒に使用して、パスワード保護を使用するか否かを指示することができる。パスワード保護を指示するために１つしかアドレス信号が使用されない場合、２つしか状態はない。すなわち、パスワード保護が使用されるか、パスワード保護が使用されないかである。
【００７２】
アドレスバス上で複数のアドレス信号を利用できる場合、保護のためにより多くのパスワードを導入することができる（ユーザーパスワード、オペレーティングシステムパスワードなど）。例えば、データバス上の信号をパスワードとして解釈することもできる。
【００７３】
インターフェイスがバースト書込みをサポートする場合、パスワードを順次送ることができる。例えば、８ワード（１６ビット）バーストの場合、パスワード長を１６バイトとすることができる。読取りコマンドをインターフェイス上でノーマルな読み取りとして解釈することができ、ＸＩＰの使用を可能にする。
【００７４】
これで、ＤＤＲ、ＳＤＲＡＭまたはＲＡＭＢＵＳなどのメモリ装置のため、既存のインターフェイスに、本発明の実施例に従った書込み保護を使用することができる。
【００７５】
図５に示される通り、行アドレスＲを２つの部分Ｒａ、Ｒｂに分割することができ、列アドレスＣも２つの部分Ｃａ、Ｃｂに分割することができる。行アドレスＲを２つの部分Ｒａ、Ｒｂに分割し列アドレスＣを２つの部分Ｃａ、Ｃｂに分割することによって、アドレスバスＡＤＤＲＥＳＳのピンの数を実質的に２分の１だけに減少することができる。例示されるケースにおいて、部品の数Ｎ＝２及びアドレスバスサイズ例ＡＤＲ＝１３は、結果として本発明の実施例に従えばピン総数Ｔは、となる。
【００７６】
タイミングチャートから判る通り、第一の立ち上がりエッジの始まりに、行アドレスＲの第一の部分Ｒａが与えられる。その後、タイミングクロック信号ＣＬＯＣＫすなわちストローブのすぐ次の立ち下がりエッジに、行アドレスの第二の部分Ｒｂが与えられる。それによって、クロックピリオドの半分の待ち時間で、完全な行アドレスＲが与えられる。２つの立ち上がりエッジの待ち時間で、２つの部分Ｃａ、Ｃｂ内で列アドレスが与えられる。
【００７７】
図５から判る通り、２つの立ち上がりエッジの待ち時間後、最初の立ち下がりエッジで列アドレスＣの第一の部分Ｃａが与えられる。ただし、２つより多い部分で列アドレスを構成することができる。そのような場合、本発明の実施例に従って、２つの立ち上がりエッジの待ち時間後第一の立ち下がりエッジより前に第一の部分を送ってしまうことができる。列アドレスを早期に送るための唯一の制限は、行アドレスが完全に送られる必要があることである。
【００７８】
その後、次の立ち上がりエッジに列アドレスＣの第二の部分Ｃｂを送ることができる。アドレス情報が２つの部分に分割される場合、行アドレスＲはクロックサイクルの半分の待ち時間で与えられ、列アドレスＣは、アドレス情報が分割されない場合と同じ時点で与えられる。データはアドレス情報が分割されない場合と同じ時点にデータバスで与えられる。立ち下がり中すでにアドレッシングが可能なので、コントローラまたは中央処理装置は標準アドレッシングの場合よりクロックピリオドの半分早く列アドレスＣを送り始めることができるので、列アドレスＣはクロックサイクルの半分だけ遅延しない。
【００７９】
図６は、中央処理装置ＣＰＵ１２、ＣＰＵ１２と大容量メモリ装置１０．２との間の第一の共通インターフェイス１４．１、ＣＰＵ１２と揮発性メモリ装置１０．１との間の第二の共通インターフェイス１４．２及びＣＰＵ１２と揮発性メモリ装置１０．３（例えば、ＸｉＰ）との間の第三の共通インターフェイスを含む消費者用電子装置２を示している。全てのインターフェイス１４は同じ種類のものである。待ち時間、バースト、書込み保護の柔軟な設定を可能にすることによって、インターフェイスプロトコルは、大容量メモリ装置１０．２、揮発性メモリ装置１０．１及び不揮発性メモリ装置１０．３をサポートする。
【００８０】
メモリ装置１０．１は、処理手段１０．１Ｃ及び実データを記憶するためのメモリバンク１０．１Ｄを含む。
【００８１】
例えばコンピュータプログラム製品であるデータ記憶媒体などの大容量メモリ装置は、メモリ装置１０．１または１０．３からデータを取り出すために、インターフェイス１４．１を通じてＣＰＵ１２へコンピュータプログラムを与えることができる。
【００８２】
コンピュータプログラムは、１クロックサイクル内にデータバス上で転送されるデータビット数が制御バス上の少なくとも１つのコマンドを通じて調整可能であるように、ダイナミックランダムアクセスメモリへ及びダイナミックランダムアクセスメモリからデータを転送するためのデータバスのデータフロー速度が変動するように、ダイナミックランダムアクセスメモリと特定用途向け集積回路（ＡＳＩＣ）との間でデータを転送するための少なくとも１つのプロセッサを操作する命令を含む。
【図面の簡単な説明】
【００８３】
【図１】バスを通じてメモリ装置に結合される中央処理装置の単純化されたブロック図であり、バスは複数のコマンド信号ライン、アドレス信号ライン、クロック信号ライン及び制御信号ラインを含む。
【図２】１つの実施例に従ってコマンドバス上で転送される様々なコマンドを含む表である。
【図３】本発明の実施例に従った待ち時間設定方法のフローチャートである。
【図４】本発明の実施例に従った書込み保護設定方法のフローチャートである。
【図５】メモリアドレッシングのタイミングチャートである。
【図６】本発明の実施例に従った方法及びメモリ装置を用いる消費者用電子装置である。
【図１】
2008536230.tif 000003
【図２】
2008536230.tif 000004
【図３】
2008536230.tif 000005
【図４】
2008536230.tif 000006
【図５】
2008536230.tif 000007
【図６】
2008536230.tif 000008
【手続補正書】
【提出日】平成20年1月9日(2008.1.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ装置とインターフェイスを取るための方法であって、
前記インターフェイス上のコマンドが、前記インターフェイスに接続される前記メモリ装置のタイプに応じて調整され、
待ち時間が調整される、方法。
【請求項２】
前記待ち時間が、待ち時間レジスタ設定を変えることによって調整される、請求項１に記載の方法。
【請求項３】
前記インターフェイスが、異なる種類の能力を有する異なるタイプのメモリ装置へ及び該メモリ装置からのアクセスを提供する、請求項１に記載の方法。
【請求項４】
前記インターフェイスが、揮発性メモリ装置又は不揮発性メモリ装置へ及び該メモリ装置からのアクセスを提供する、請求項３に記載の方法。
【請求項５】
前記異なるタイプのメモリ装置から選択された１つのタイプの接続されるメモリ装置上のデータのアドレッシングと、
前記インターフェイスを通じて前記接続されるメモリ装置へ及び該メモリ装置からの少なくともデータフローの制御と、をさらに提供する、請求項３に記載の方法。
【請求項６】
前記インターフェイスの少なくとも１つのデータバスを通じて、前記接続されるメモリ装置へ及び該メモリ装置からのデータの転送をさらに提供する、請求項１に記載の方法。
【請求項７】
前記インターフェイスの少なくとも１つのアドレスバスを通じて前記メモリ装置上のデータのアドレッシングと、
前記インターフェイスの少なくとも１つのコマンドバスを通じて前記メモリ装置へ及び該メモリ装置からの少なくともデータフローの制御と、をさらに提供する、請求項１に記載の方法。
【請求項８】
前記メモリ装置の待ち時間設定範囲は、前記インターフェイスを通じて前記メモリ装置から要求される、請求項１に記載の方法。
【請求項９】
前記インターフェイスのコマンドバス上のコマンドを用いて、前記インターフェイスに接続される前記メモリ装置のタイプに応じて、少なくとも前記待ち時間を調整することをさらに含む、請求項１に記載の方法。
【請求項１０】
前記待ち時間が、前記メモリ装置内で待ち時間レジスタ設定を変えることによって調整される、請求項９に記載の方法。
【請求項１１】
前記インターフェイスのコマンドバス上のコマンドを用いて、前記インターフェイスに接続される前記メモリ装置のタイプに応じて、少なくともバーストモード待ち時間を調整することをさらに含む、請求項１に記載の方法。
【請求項１２】
前記待ち時間を調整するための前記コマンドが、他のタイプのメモリ装置に対する異なる使用のため予約される、請求項１に記載の方法。
【請求項１３】
前記待ち時間が、前記メモリ装置にアクセスするための前記インターフェイスの構成を設定する間に設定される、請求項１に記載の方法。
【請求項１４】
前記インターフェイスのコマンドバス上の書込み保護コマンドを用いて、前記メモリ装置の少なくとも一部を書込み保護することをさらに含む、請求項１に記載の方法。
【請求項１５】
前記書込み保護することが、前記インターフェイスのアドレスバス上の書込み保護コマンドを用いることをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記インターフェイスのコマンドバス上の揮発性メモリ装置用に予約されるコマンドを用いて、不揮発性メモリ装置のアドレスエリアを書込み保護することをさらに含む、請求項１に記載の方法。
【請求項１７】
拡張モードレジスタ設定を用いて、前記メモリ装置のアドレスエリアを書込み保護することをさらに含む、請求項１に記載の方法。
【請求項１８】
前記インターフェイスのコマンドバス上のコマンドを用いて、
Ａ）ＤＤＲと、
Ｂ）ＳＤＲＡＭと、
Ｃ）ＲＡＭＢＵＳと、
のタイプの前記メモリ装置のうち少なくとも１つを書込み保護することをさらに含む、請求項１に記載の方法。
【請求項１９】
チップ選択信号を用いて、前記インターフェイスによってサポートされる前記メモリ装置のタイプを選択することをさらに含む、請求項１に記載の方法。
【請求項２０】
集積回路と、異なる種類の能力を有する異なるタイプの複数のメモリ装置のうちの１つとの間のインターフェイスを取るためのインターフェイスであって、該インターフェイスは、
データをアドレッシングし、
前記異なるタイプのメモリ装置から選択された１つのタイプのメモリ装置へ及び該メモリ装置からの少なくともデータフローを制御し、
前記インターフェイスが、共通の該インターフェイスに接続される前記メモリ装置のタイプに応じてコマンドを調整するように構成され、待ち時間が調整される、インターフェイス。
【請求項２１】
前記メモリ装置の待ち時間設定範囲は、前記異なる種類の能力を有する異なるタイプのメモリ装置が前記インターフェイスに接続可能であることによって、前記インターフェイスによって前記異なるタイプのメモリ装置を使用することができるように、前記インターフェイスを通じて設定される、請求項２０に記載のインターフェイス。
【請求項２２】
データをアドレッシングするためのアドレスバスと、
前記メモリ装置へ及び該メモリ装置からの少なくともデータフローを制御するための制御バスと、
前記メモリ装置へ及び該メモリ装置からデータを転送するためのデータバスと、をさらに提供する、請求項２０に記載のインターフェイス。
【請求項２３】
前記接続されるメモリ装置へ及び該メモリ装置からデータを転送するためのデータバスをさらに提供する、請求項２０に記載のインターフェイス。
【請求項２４】
前記待ち時間が、待ち時間レジスタ設定を変えることによって調整される、請求項２０に記載のインターフェイス。
【請求項２５】
前記インターフェイスが、異なる種類の能力を有する異なるタイプのメモリ装置へ及び該メモリ装置からのアクセスを提供する、請求項２０に記載のインターフェイス。
【請求項２６】
前記インターフェイスが、揮発性メモリ装置又は不揮発性メモリ装置へ及び該メモリ装置からのアクセスを提供する、請求項２５に記載のインターフェイス。
【請求項２７】
前記異なるタイプのメモリ装置から選択された１つのタイプの接続されるメモリ装置上のデータのアドレッシングと、
前記インターフェイスを通じて前記接続されるメモリ装置へ及び該メモリ装置からの少なくともデータフローの制御と、をさらに提供する、請求項２５に記載のインターフェイス。
【請求項２８】
請求項２０に記載のインターフェイスを含む、集積回路。
【請求項２９】
中央処理装置及びメモリ装置を含むコンピュータシステムであって、前記中央処理装置が、請求項２０に記載のインターフェイスを通じて前記メモリ装置と接続されている、コンピュータシステム。
【請求項３０】
複数のメモリ装置が、前記処理装置と接続されている、請求項２９に記載のコンピュータシステム。
【請求項３１】
前記処理装置が、前記インターフェイスに接続される前記メモリのタイプを選択するように構成される、請求項２９に記載のコンピュータシステム。
【請求項３２】
コンピュータプログラムが記憶されているコンピュータプログラム製品であって、前記プログラムは、インターフェイスのコマンドバス上のコマンドが前記インターフェイスに接続されるメモリ装置のタイプに応じて調整可能であるように、前記メモリ装置と集積回路との間でデータを転送するために少なくとも１つのプロセッサを操作する命令を含む、コンピュータプログラム製品。
【請求項３３】
中央処理装置とメモリ装置を持つ移動通信装置であって、請求項２０に記載のインターフェイスを含む移動通信装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明の１つの形態に従えば、メモリ装置とインターフェイスを取るための方法であって、前記インターフェイス上のコマンドが、前記インターフェイスに接続される前記メモリ装置のタイプに応じて調整され、待ち時間が調整される、方法が提供される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
別の形態に従えば、集積回路と、異なる種類の能力を有する異なるタイプの複数のメモリ装置のうちの１つとの間のインターフェイスを取るためのインターフェイスであって、該インターフェイスは、データをアドレッシングし、前記異なるタイプのメモリ装置から選択された１つのタイプのメモリ装置へ及び該メモリ装置からの少なくともデータフローを制御し、前記インターフェイスが、共通の該インターフェイスに接続される前記メモリ装置のタイプに応じてコマンドを調整するように構成され、待ち時間が調整される、インターフェイスが提供される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明のさらなる形態は、コンピュータプログラムが記憶されているコンピュータプログラム製品であって、前記プログラムは、インターフェイスのコマンドバス上のコマンドが前記インターフェイスに接続されるメモリ装置のタイプに応じて調整可能であるように、前記メモリ装置と集積回路との間でデータを転送するために少なくとも１つのプロセッサを操作する命令を含む、コンピュータプログラム製品である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明のさらなる形態は、中央処理装置とメモリ装置を持つ移動通信装置であって、上記の集積回路と、異なる種類の能力を有する異なるタイプの複数のメモリ装置のうちの１つとの間のインターフェイスを取るためのインターフェイスを含む、移動通信装置である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
例えば、クロック信号１４Ｂの立ち上がりエッジにおいてＣＭＤ０ハイ（“１”）及びＣＭＤ１ハイ（“１”）としかつクロック信号１４Ｂの立ち下がりエッジにおいてＣＭＤ０ロー（“０”）及びＣＭＤ１ハイ（“１”）として、不揮発性コマンド１をＡＳＩＣからインターフェイス１４を通じてサブコマンドバス１４Ａでメモリ装置へ送ることができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
例えば、サブコマンドバス１４Ａ上のオートリフレッシュコマンドまたはプレチャージコマンドを受信することによって（４００）、メモリ装置を書込み保護モードにすることができる（４０２）。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
これらのアドレスブロックに関して、書込み保護がアクティブになる（４０８）。書込み保護をアクティブにするか否かは、アドレスバス上の下位ビットの状態に応じて変動し得る。例えば、アドレスバスの最下位ビットを使用して、書込み保護のアクティブ化を識別することができる。ブロックが保護された（４０８）後、メモリ装置を再びノーマルモードへ戻すことができる。これは、再びインターフェイス１４でオートリフレッシュコマンドまたはプレチャージコマンドを送り（４１０）、このコマンド受信後ノーマルモード（４１２）に入ることによって可能になる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
図５に示される通り、行アドレスＲを２つの部分Ｒａ、Ｒｂに分割することができ、列アドレスＣも２つの部分Ｃａ、Ｃｂに分割することができる。行アドレスＲを２つの部分Ｒａ、Ｒｂに分割し列アドレスＣを２つの部分Ｃａ、Ｃｂに分割することによって、アドレスバスＡＤＤＲＥＳＳのピンの数を実質的に２分の１だけに減少することができる。例示されるケースにおいて、部品の数Ｎ＝２及びアドレスバスサイズ例ＡＤＲ＝１３は、結果として本発明の実施例に従えばピン総数Ｔは、例えば、次の数式（１）のようになる。
【数１】
2008536230.tif 000009
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
図６は、中央処理装置ＣＰＵ１２、ＣＰＵ１２と大容量メモリ装置１０．２との間の第一の共通インターフェイス１４．１、ＣＰＵ１２と揮発性メモリ装置１０．１との間の第二の共通インターフェイス１４．２及びＣＰＵ１２と不揮発性メモリ装置１０．３（例えば、ＸｉＰ）との間の第三の共通インターフェイスを含む消費者用電子装置２を示している。全てのインターフェイス１４は同じ種類のものである。待ち時間、バースト、書込み保護の柔軟な設定を可能にすることによって、インターフェイスプロトコルは、大容量メモリ装置１０．２、揮発性メモリ装置１０．１及び不揮発性メモリ装置１０．３をサポートする。
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2008536230.tif 000010
【国際調査報告】
2008536230.tif 000011
2008536230.tif 000012