【事件の表示】
　特許第２７６０７３４号「縦方向導電性高出力ＭＯＳＦＥＴ」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２７６０７３４号の特許を維持する。
【理　由】
一.手続の経緯
　本件特許第２７６０７３４号の発明は、昭和５９年３月２１日（優先権主張　１９８３年３月２１日　米国）に出願された特願昭５９−５４１３７号の一部を平成５年６月８日に新たな特許出願としたものであって、平成１０年３月２０日に設定登録され、その後、平成１０年１２月１日に三菱電機株式会社より、また同年同月同日に株式会社ディスクより特許異議申立がなされ（なお、株式会社ディスクは平成１１年７月２２日に特許異議申立を取り下げた。）、平成１１年９月２８日付で取消理由通知をし、その指定期間内である平成１２年４月２１日に訂正請求がなされたものである。
二.訂正の適否の判断
（イ）訂正の要旨
訂正事項
特許請求の範囲の請求項１を
「一導電型の半導体ウエハと、
　チャンネル領域を規定するべくソース領域を有するベース領域を具備するＭＯＳＦＥＴ領域と；
　該チャンネル領域上に形成された絶縁層と、
　該チャンネル領域上の該絶縁層の上面に形成された導電性ゲート手段と、
　該ソース領域及び該ベース領域に接触するソース電極手段と、
　該半導体ウエハの他表面に接続されたドレイン電極と、
　広い露出した金属表面を有し、該ゲート手段に接続されそして外部からの接続が可能なゲートパッドと、該ゲートパッドは該半導体ウエハの一表面上の絶縁層上に形成されることと、
　該ゲートパッド及び該絶縁層の下に形成された該半導体ウエハの一表面上の反対導電型の広いベース領域と、
　該ゲートパッドの外周部を取り囲む該ソース電極を該ゲートパッドの下の該広いベース領域に電気的に接続する直接接続手段であって、反対導電型の該ベース領域及び該広いベース領域と一導電型の該半導体ウエハとで形成されるダイオードが順方向バイアスされるダイオードモードで動作するときに、該広いベース領域が該ダイオードが逆方向バイアスされるＭＯＳＦＥＴモードで注入していた少数キャリアを該ゲートパッドを取り囲むＭＯＳＦＥＴ領域に流入させることなく該広いベース領域で効率よく収集するようにさせる手段と、
　から成ることを特徴とする縦方向導電性高出力ＭＯＳＦＥＴ。」と訂正する。
（ロ）訂正の適否
　上記訂正事項は特許請求の範囲の減縮に該当し、願書に添付した明細書又は図面に記載された事項の範囲内であり、実質的に特許請求の範囲を拡張又は変更するものではない。
　上記訂正された特許請求の範囲請求項１に係る発明の独立特許要件について検討すると、当審が通知した取消理由において提示した刊行物（特願昭５７−７６２６号（出願日昭和５７年１月２２日　特開昭５８−１２５８７３号公報（昭和５８年７月２７日公開）参照）には、「第１図に示すように、ドレイン電極となるＮ＋層２を有するＮ基板１の表面にＰ領域３を設け、Ｐ領域Ｐ表面の一部にＮ＋領域４を設けてソースとし、ソース・ドレイン間の前記Ｐ領域表面のチャネル電流をその上の絶縁ゲート電極５に印加する電圧によって制御する構造を有するものであり、前記ソースＮ＋領域４の設けられたＰ領域（ＭＯＳＦＥＴのユニット）は基板（チップ）表面にメッシュ状に配置され、基体周辺部及びボンディングパッド部の基体表面にはＭＯＳＦＥＴの耐圧を保持するために周辺Ｐ層６を設け、」（第１頁右欄第６〜１７行）及び「本発明では周辺Ｐ層６の表面の一部にＮ＋領域８を設けてソース電極のＡｌ配線９を接続することにより、周辺Ｐ層６にもＭＯＳＦＥＴ構造を取り入れた点に特色がある。このような構造によればＯＮ時に注入（実線の矢印）された正孔（ｈ）はＯＦＦ時に両側のＭＯＳＦＥＴ（ユニットをなす内側のＭＯＳＦＥＴと周辺Ｐ層を用いたＭＯＳＦＥＴ）を通って引き抜きがなされ（同図の破線の矢印）これまでのように内側のＭＯＳＦＥＴへ電流の集中がなく、ダイオード破壊は起こりにくい。第５図は本発明によるＭＯＳＦＥＴの一実施例を全体平面図で示すものであり、同図の実線で囲む部分は周辺Ｐ層６と周辺Ｎ＋拡散領域８を示し、破線で囲む部分はゲート電極となるＡｌ層（ボンディングパッド）、一点鎖線で囲む部分はソース電極となるＡｌ層であり、これらは同図及び第５Ａ図、第５Ｂ図に示すようにコンタクト穴１０，１１を通して絶縁ゲート５や周辺Ｎ＋領域８に接続することになる。」（第２頁右上欄第５行〜左下欄第４行）が記載されている。本件請求項１に係る発明と刊行物記載の発明とを対比すると、両者は「一導電型の半導体ウエハと、チャンネル領域を規定するべくソース領域を有するベース領域を具備するＭＯＳＦＥＴ領域と；該チャンネル領域上に形成された絶縁層と、該チャンネル領域上の該絶縁層の上面に形成された導電性ゲート手段と、該ソース領域及び該ベース領域に接触するソース電極手段と、該半導体ウエハの他表面に接続されたドレイン電極と、広い露出した金属表面を有し、該ゲート手段に接続されそして外部からの接続が可能なゲートパッドと、該ゲートパッドは該半導体ウエハの一表面上の絶縁層上に形成されることと、該ゲートパッド及び該絶縁層の下に形成された該半導体ウエハの一表面上の反対導電型の広いベース領域と、から成ることを特徴とする縦方向導電性高出力ＭＯＳＦＥＴの点で一致する。そこで、本件請求項１に係る発明における「該ゲートパッドの外周部を取り囲む該ソース電極を該ゲートパッドの下の該広いベース領域に電気的に接続する直接接続手段であって、反対導電型の該ベース領域及び該広いベース領域と一導電型の該半導体ウエハとで形成されるダイオードが順方向バイアスされるダイオードモードで動作するときに、該広いベース領域が該ダイオードが逆方向バイアスされるＭＯＳＦＥＴモードで注入していた少数キャリアを該ゲートパッドを取り囲むＭＯＳＦＥＴ領域に流入させることなく該広いベース領域で効率よく収集するようにさせる手段」なる構成について上記刊行物に記載があるか否か検討する。上記刊行物の第５Ａ図を見ると、本件請求項１に係る発明における「ゲートパッドの下の広いベース領域」に相当する周辺部Ｐ層６は、本件請求項１に係る発明のようにゲートパッドの外周部を取り囲むソース電極には接続されておらず、ゲートパッドＧに接続されている。よって、上記刊行物記載の発明は本件請求項１に係る発明における上記構成を有していない点で本件請求項１に係る発明と相違する。また、平成１１年９月２８日付の取消理由通知書において揚げた特許法第３６条第４項及び５項違反の点は平成１２年４月２１日付の特許異議意見書及び訂正請求によって解消された。したがって、本件特許請求の範囲請求項１に係る発明が特許出願の際独立して特許を受けることができない発明とすることはできない。
　以上のとおりであるから、上記訂正請求は、特許法第１２０条の４第２項及び同第３項で準用する同第１２６条第２〜４項の規定に適合するので、当該訂正を認める。
三．特許異議申立についての判断
(1)本件発明
　特許請求の範囲請求項１に係る発明は上記二．（イ）で揚げたとおりである。
(2)申立の理由の概要
　申立人三菱電機株式会社は、甲第１号証（特開昭５８−２５２６４号公報）、甲第２号証（PCI SEPTEMBER 1982 Proceedings pp.133-146）及び甲第３号証（上記刊行物）を提示し、特許請求の範囲請求項１に係る発明は甲第１号証及び甲第２号証記載の発明に基づいて当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることがず、甲第３号証記載の発明と同一であるから、同法第２９条の２の規定により特許を受けることがず、また、明細書には当業者が実施できる程度に発明を記載しておらず、本件請求項１には発明の構成に欠くことができない事項のみが記載されていないから同法第３６条第４、５項の規定により特許を受けることができない旨主張する。
(3)判断
　（イ）甲第１号証には、「第１図は本発明の一実施例で、Ｎチャンネル−たて型ＭＯＳＦＥＴの断面図である。同図において、矢印Ａ方向は半導体ペレットの中央部分であって、その中央部分にはたて型ＭＯＳＦＥＴの主要部が構成されている。一方、矢印Ｂ方向は半導体ペッレトの周辺部分である。第１図に示されたたて型ＭＯＳＦＥＴによれば、Ｎ＋型半導体（Ｎ＋型シリコン）基板１の主表面にＮ−型半導体（Ｎ−型シリコン）層２がエピタキシャル成長によって形成されている。これらＮ＋型半導体基板１ならびにＮ−型半導体層２はＭＯＳＦＥＴのドレイン領域として働く。このＮ−型半導体層２内には選択的にＰ型ウエル（Well）領域３，３０，３１が形成されている。図に示されたＰ型ウエル領域３，３０，３１は互いに独立分離されたものである。Ｐ型ウエル領域３０，３１内にはこのＰ型ウエル領域３０，３１よりも浅いＰ＋型領域３００，３１０が多結晶半導体いわゆる多結晶シリコンより成るゲート電極９によって自己整合形成されている。そして、このＰ＋型領域３００，３１０内にはＮ＋型領域５がゲート電極９に対して自己整合形成されている。このＮ＋型領域５がＭＯＳＦＥＴのソース領域として働く。そしてさらに、Ｎ＋型領域５ならびにＰ＋型領域３００，３１０には層間絶縁膜、例えばリン・シリケートガラス層１０の開孔を通してアルミニウム等の金属より成るソース電極Ｓが接続されている。上記Ｐ＋型領域３００，３１０の表面はそのゲート電極９に与えられる電圧によってＮ−型半導体層（ドレイン領域）５とＮ＋型領域（ソース領域）５とをつなぐＮチャンネル層が形成される。すなわち、本発明のたて型ＭＯＳＦＥＴの基本構造は、Ｎ−型半導体層２，Ｐ＋型領域３００，３１０，Ｎ＋型領域５，ゲート絶縁膜７およびゲート電極９より成っている。ところで、上記Ｐ型ウエル領域３０，３１は、それぞれＮ−型半導体層２とＰ＋型領域３００およびＮ−型半導体層２とＰ＋型領域３１０との間のＰＮ接合の耐圧（ドレイン耐圧）を向上させるために設けられたものである。すなわち、Ｐ＋型領域３００，３１０はチャンネル長（ドレイン・ソース間の距離）を決定づける一つの要素であり、チャンネル長を小さくするために浅く形成される。このため、上記ＰＮ接合の曲部は電界集中を起こしやすく低い電圧でブレークダウンしてしまう。これを防止するためにＰ＋型領域３００，３１０よりも深いＰ型ウエル領域３０，３１を設けることによって、上記ＰＮ接合の曲部における電界集中をやわらげている。次に、Ｐ型ウエル領域３内にはＰ型コンタクト領域４が選択的に形成されている。このＰ＋型コンタクト領域４はＰ＋型領域３００，３１０と同時に形成される。そして、このＰ＋型コンタクト領域４に対してソース電極Ｓが接続されている。特に、このソース電極は左側において、Ｐ型ウエル領域３よりもはり出して形成されて、Ｎ−型半導体層２とＰ型ウエル領域３との間のＰＮ接合の耐圧を向上させる工夫がなされている。このＰ型ウエル領域２の表面には、フィールド絶縁膜（フィールドＳｉＯ２膜）６が形成され、そしてそのフィールド絶縁膜６の表面には保護素子として使用する多結晶半導体（多結晶シリコン）層８が形成されている。そして、この多結晶��リコン層８は図から明らかなようにゲート電極９と連続的に形成されている。保護素子として使用する多結晶半導体層８はＮ＋型半導体部８ａ，８ｂと、これらＮ＋型半導体部８ａ、８ｂに挟まれたＰ型半導体部８ｃとにより構成されている。そして、上記Ｎ＋型半導体部８ａとＰ型半導体部８ｃとの間、ならびに上記Ｎ＋型半導体部８ｂとＰ型半導体部８ｃとの間にそれぞれ形成されたＰＮ接合が上記ＭＯＳＦＥＴの保護素子を構成する。すなわち、多結晶半導体層８はバック・ツ・バックダイオードを構成する。上記Ｐ型半導体部８ｃは、Ｐ＋型領域３００，３１０ならびにＰ型コンタクト領域４を形成する時のボロン不純物のドーピングによってＰ型化される。・・・一方、上記Ｎ＋型半導体部８ａ、８ｂはＮ＋型領域（ソース領域）５を形成する時のリン不純物のドーピングンによってＮ型化される。・・・上記Ｎ＋型半導体部５ａにはリンシリケートガラス膜１０の開孔を通してソース電極Ｓが接続されている。そして、上記Ｎ＋型半導体部８ｂにはリンシリケートガラス膜１０の開孔を通してゲート電極Ｇが接続されている。このゲート電極Ｇはソース電極Ｓと同様にアルミニウム等の金属材料より成る。一方、Ｎ＋型半導体基板１の裏面にはアルミニウム等の金属材料より成るドレイン電極Ｄが形成されている。なお、Ｎ＋型領域５０ならびにガードリング電極ＧＲはチャンネルストッパー（Ｎ−型半導体層２の表面に形成される寄生チャンネルをおさえる手段）である。このＮ＋型領域５０はＮ＋型領域５と同時に形成される。・・・第１図に示したたて型ＭＯＳＦＥＴは第２図に示す等価回路を構成する。第２図において、ＰＤが保護素子としての機能をはたすバック・ツ・バックダイオードである。このバック・ツ・バックダイオードＰＤは第１図に示した多結晶半導体層８によって構成されている。そしてさらに、バック・ツ・バックダイオードＰＤ中のダイオードＤ１は第１図に示したＮ＋型半導体部８ｂとＰ型半導体部８ｃとにより構成され、ダイオードＤ２は第１図に示したＰ型半導体部８ｃとＮ＋型半導体部８ａとにより構成されている。第１図に示した保護素子すなわち多結晶半導体層８（８ａ，８ｂ、８ｃ）ならびにゲート電極（多結晶半導体層）９は第３図に示すように半導体ペレット１００の表面上に形成されている。この第３図において、まず、ゲート電極９が点線枠内全体においてハニカムコア形Ｈの如きメッシュ状に形成されている。そして、このゲート電極９を取り囲んで半導体ペレット１００の周辺に多結晶半導体層８が形成されている。さらに、上記多結晶半導体層８ならびにゲート電極９が形成された半導体ペレット１００表面上には第４図に示すようにゲート電極Ｇ，ソース電極Ｓそしてガードリング電極ＧＲが形成されている。なお、第４図において、ＧＰおよびＳＰはそれぞれワイヤーが接続されるゲート電極引き出し用ボンディングパッドおよびソース電極引き出し用ボンディングパッドである。」（第２頁左下欄第６行〜第４頁左下欄第４行）が記載され、甲第２号証には、ゲートボンディングパッドが酸化膜を介してＮ−エピタキシャル層上に形成され、ゲートボンディングパッドが酸化膜を介して形成されているＮ−エピタキシャル層の表面にはＰ＋層が形成��れた縦型ＭＯＳＦＥＴが記載されている。本件特許請求の範囲請求項１に係る発明と上記甲第１，２号証記載の発明とを対比すると、上記甲第１，２号証記載の発明は、本件特許請求の範囲請求項１に係る発明である「縦型ＭＯＳＦＥＴにおいてダイオードモード時ゲートパッド周辺のダイオード部の破壊を防止することを目的として反対導電型のベース領域及び広いベース領域と一導電型の半導体ウエハとで形成されるダイオードが順方向バイアスされるダイオードモードで動作するときに、広いベース領域がダイオードが逆方向バイアスされるＭＯＳＦＥＴモードで注入していた少数キャリアをゲートパッドを取り囲むＭＯＳＦＥＴ領域に流入させることなく広いベース領域で効率よく収集するようにさせるためにゲートパッドの外周部を取り囲むソース電極をゲートパッドの下の広いベース領域に電気的に接続する直接接続手段を設けた」点がない。したがって、本件特許請求の範囲請求項１に係る発明は上記甲第１，２号証記載の発明に基づいて当業者が容易に発明し得たとはいえない。
　（ロ）上記二．（ロ）で述べたとおり、本件特許請求の範囲請求項１に係る発明は甲第３号証記載の発明と同一とはいえない。
　（ハ）ゲートパッド下のＰ＋型拡散領域へのソース電極の接続方法は平成１２年４月２１日付の特許異議意見書の図面に示すように当業者であれば容易に実施できるものである。本件特許請求の範囲請求項１に係る発明は、「接続手段」を「直接接続手段」と訂正したことにより、「ごく弱い接合」は本件特許請求の範囲請求項１に係る発明から除かれることとなる。
　したがって、特許異議申立人が指摘する特許法第３６条第４，５項違反は解消されている。
(4)むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては本件特許請求の範囲請求項１に係る発明の特許を取り消すことはできない。
　また、他に本件特許請求の範囲請求項１に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１２年６月８日（２０００．６．８）
【訂正の要旨】
訂正の要旨
特許請求の範囲請求項１を
「一導電型の半導体ウエハと、
　チャンネル領域を規定するべくソース領域を有するベース領域を具備するＭＯＳＦＥＴ領域と；
　該チャンネル領域上に形成された絶縁層と、
　該チャンネル領域上の該絶縁層の上面に形成された導電性ゲート手段と、
　該ソース領域及び該ベース領域に接触するソース電極手段と、
　該半導体ウエハの他表面に接続されたドレイン電極と、
　広い露出した金属表面を有し、該ゲート手段に接続されそして外部からの接続が可能なゲートパッドと、該ゲートパッドは該半導体ウエハの一表面上の絶縁層上に形成されることと、
　該ゲートパッド及び該絶縁層の下に形成された該半導体ウエハの一表面上の反対導電型の広いベース領域と、
　該ゲートパッドの外周部を取り囲む該ソース電極を該ゲートパッドの下の該広いベース領域に電気的に接続する直接接続手段であって、反対導電型の該ベース領域及び該広いベース領域と一導電型の該半導体ウエハとで形成されるダイオードが順方向バイアスされるダイオードモードで動作するときに、該広いベース領域が該ダイオードが逆方向バイアスされるＭＯＳＦＥＴモードで注入していた少数キャリアを該ゲートパッドを取り囲むＭＯＳＦＥＴ領域に流入させることなく該広いベース領域で効率よく収集するようにさせる手段と、
　から成ることを特徴とする縦方向導電性高出力ＭＯＳＦＥＴ。」と訂正する。
（５４）【発明の名称】
縦方向導電性高出力ＭＯＳＦＥＴ
（５７）【特許請求の範囲】
　【請求項１】　一導電型の半導体ウエハと、
　チャンネル領域を規定するべくソース領域を有するベース領域を具備するＭＯＳＦＥＴ領域と；
　該チャンネル領域上に形成された絶縁層と、
　該チャンネル領域上の該絶縁層の上面に形成された導電性ゲート手段と、
　該ソース領域及び該ベース領域に接触するソース電極手段と、
　該半導体ウエハの他表面に接続されたドレイン電極と、
　広い露出した金属表面を有し、該ゲート手段に接続されそして外部からの接続が可能なゲートパッドと、該ゲートパッドは該半導体ウエハの一表面上の絶縁層上に形成されることと、
　該ゲートパッド及び該絶縁層の下に形成された該半導体ウエハの表面上の反対導電型の広いベース領域と、
　
該ゲートパッドの外周部を取り囲む
直接
　から成ることを特徴とする縦方向導電性高出力ＭＯＳＦＥＴ。
　【請求項２】　該ＭＯＳＦＥＴ領域は、該半導体ウエハの一表面に横方向に実質的に対称的に配分された反対導電型の複数のベース領域であって、該複数のベース領域は縦方向導電性高出力ＭＯＳＦＥＴを構成するべく電気的に並列に接続される複数の閉鎖形状のセル素子を構成することと、該複数のベース領域の各領域内でそのそれぞれの周囲から横方向に離間して形成され、該それぞれのベース領域内に反転可能なそれぞれのチャンネル領域を規定する一導電型のそれぞれのソース領域と、を具備することを特徴とする請求項１記載の縦方向導電性高出力ＭＯＳＦＥＴ。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は縦方向導電性高出力ＭＯＳＦＥＴに関し、特にダイオード動作モードにおけるデバイスの故障防止を目的とする。
　【０００２】
　【従来の技術】
　縦方向導電性高出力ＭＯＳＦＥＴとしては、一般にこれには限られないが、５０００個を越える非常に多くのセルを単一の小さなチップ領域上に形成することによりＭＯＳＦＥＴ領域が構成され、デバイスは全て並列に接続される。通常、各セルは、主となるウエハ又はチップの一表面に拡散されるベース領域から構成される。ソース領域は各ベース領域の内部に形成され、従来のＭＯＳＦＥＴチャネルを規定する。各ＭＯＳＦＥＴチャネルは、多結晶シリコンから形成される従来のＭＯＳＦＥＴゲートの下方に位置する。ゲート素子は共通して接続され、チップの一表面にあって外部との接続が可能な共通のゲート電極パッドに接続することができる。このようなゲート電極パッドを使用すると、接続に好都合である。ソース領域は、それぞれ従来のように、チップの表面全体を被覆し且つデバイスのソース電極への接続を容易にするソース電極パッドに至る単一のシート電極に接続される。電極パッドは、通常パッド表面とその下方のシリコンウエハ又はチップ表面とその間に設けられる酸化物層の上面に支持される。従来、パッド領域の下方のシリコンはセルのベース領域と同じ導電型を有する。
　【０００３】
　各ベース領域内のソースとそれぞれ接触するソース電極は、セルのベース領域の中心部とも接触する。従って、デバイス全体はソース電極が一方の極性である時に単一接合デバイス、すなわちダイオードとして動作するが、ソース電極が他方の極性である時にはＭＯＳＦＥＴとして動作する。特定の回路条件下で、上述のような構造のＭＯＳＦＥＴデバイスはダイオードモードでの動作中に故障が生じることが判明している。検査によれば故障は電極パッドの周囲のセル素子で生じた。
　【０００４】
　【発明が解決しようとする課題】
　上述の問題を分析してみると、デバイスはＭＯＳＦＥＴとして動作する時に多数キャリアデバイスとして動作するため、互いに並列に接続されるそれぞれのセルは負荷電流の適切な割当て分のみを搬送することがわかる。これに対し、デバイスがダイオードとして動作される時には、デバイスは少数キャリアデバイスとして動作するので、より多くの電流を流すダイオードは局部的に加熱される。すなわち、そのようなダイオードはさらに多くの電流が流れる傾向にあるので、いくつかのセルがデバイスを破壊するほど大きな電流を流すようになるまで続く。この電流「取込み」の傾向は、デバイスの接続用パッドの縁部に隣接して配置されるセル素子ではさらに顕著である。これは、パッドの下の領域がデバイスの動作中に下地領域内ヘキャリアを弱く注入するためである。その後、デバイスがダイオードとして動作されると、パッドの周囲の下地領域に注入されたキャリアは、ソース電極に確実に接続されて独立した並列ダイオードとして動作する隣接するセル素子によりきわめて急速に収集される。しかしながら、パッドの下の領域は、ソース電極に堅固に接続されていないために、キャリア収集ができない。その結果、パッドの縁部にすぐ隣接するダイオードは直ちにパッドの周囲から離れた位置にあるセルより高い導電レベルを有するようになり、デバイス全体の許容電流以上の電流が流れるので、デバイスは故障する。
　【０００５】
　【課題を解決するための手段】
　本発明は、上記の課題を解決するために、一導電型の半導体ウエハと、チャンネル領域を規定するべくソース領域を有するベース領域を具備するＭＯＳＦＥＴ領域と；該チャンネル領域上に形成された絶縁層と、該チャンネル領域上の該絶縁層の上面に形成された導電性ゲート手段と、該ソース領域及び該ベース領域に接触するソース電極手段と、該半導体ウエハの他表面に接続されたドレイン電極と、広い露出した金属表面を有し、該ゲート手段に接続されそして外部からの接続が可能なゲートパッドと、該ゲートパッドは該半導体ウエハの一表面上の絶縁層上に形成されることと、該ゲートパッド及び該絶縁層の下に形成された該半導体ウエハの一表面上の反対導電型の広いベース領域と、該ソース電極を該ゲートパッドの下の該広いベース領域に電気的に接続する接続手段であって、反対導電型の該ベース領域及び該広いベース領域と一導電型の該半導体ウエハとで形成されるダイオードが順方向バイアスされるダイオードモードで動作するときに、該広いベース領域が該ダイオードが逆方向バイアスされるＭＯＳＦＥＴモードで注入していた少数キャリアを該ゲートパッドを取り囲むＭＯＳＦＥＴ領域に流入させることなく該広いベース領域で効率よく収集するようにさせる手段と、から成ることを特徴とする縦方向導電性高出力ＭＯＳＦＥＴを提供するものである。
　【０００６】
　このように、ソース電極と、ゲートパッドの周囲を完全に取囲む下のシリコン表面とを接続する直接接続手段を設けたことにより、パッドの直ぐ下のベース型材料は、デバイス全体がダイオードとして動作する間にあらかじめパッドの下方に注入されていた少数キャリアを非常に効率良く収集する。その結果、それらのキャリアは隣接するセル素子ではなく、パッドの下の領域により直ちに排除されるので、隣接するセル素子が他のセル素子より効率の高いダイオードであって、ダイオードモードでの動作中に最終的に故障することになり得るものになることはない。
　【０００７】
　【実施例】
　以下、添付の図面を参照して本発明を説明する。
　【０００８】
　まず、図１に関して説明する。図１には半導体チップ１０が示されている。図１に示されるチップは、通常長さ約１００ｍｉｌ（約２．５ｍｍ）、幅約１００ｍｉｌ（約２．５ｍｍ）であり、その中に含まれるＭＯＳＦＥＴセルの数は６０００個を越える。それらのＭＯＳＦＥＴセルは後述するように並列に接続される。
　【０００９】
　チップの表面は、ソースワイヤリードに接続することができる広い露出金属表面を有するソースパッド１１を含む。また、ゲートパッド１２も同様に広い露出金属表面を有し、ゲートリードをこの表面に接続することができる。デバイスの底面にはドレイン電極１３（図３及び図４）が設けられている。
　【００１０】
　図２、図３及び図４は、図１のウエハ又はチップの上面に形成される個々のＭＯＳＦＥＴセルが六角形状である場合のセルの構成を示す。ただし、個々のセルについては長方形又は正方形などの他の閉鎖セル形状を使用しても良い。図２、図３及び図４に示されるデバイスはＮチャンネル型デバイスであるが、本発明に従ってＰチャンネル型デバイスも形成し得ることは明らかであろう。
　【００１１】
　図示の例において半導体チップはＮ＋型シリコン基板１５と、その上に形成されるＮ−型エピタキシャル層１６とから構成される。Ｎ−型エピタキシャル層１６は、図示されるように六角形の形状を有するＰ＋型ベース拡散セル１７，１８及び１９などの複数のベース拡散セルを含むが、その他の形状を採用しても良い。Ｎ−型エピタキシャル層１６は、ベースと同時に形成される広いＰ＋型拡散領域即ち広いベース領域２０をさらに有する。このＰ＋型拡散領域２０は図１のソースパッド１１の領域全体の下方に形成される。このＰ＋拡散領域２０は、後述のＭＯＳＦＥＴモードにおいてドレイン電圧がソースパッド１１の下の酸化物層の下面に加えられるのを防止する。図１のゲートパッド１２の領域全体の下方にも同様のＰ＋型拡散領域（図示せず）が形成される。
　【００１２】
　Ｐ＋型ベース拡散セル１７，１８及び１９などのＰ＋型セルは、それぞれソース拡散領域３０，３１及び３２として示される六角形のＮ＋型ソース拡散領域を含む。図４にも同様のセル配置が示されているが、この場合、六角形のＰ＋型ベース拡散セル２１，２２及び２３はソース拡散領域２４，２５及び２６をそれぞれ含む。ソース拡散領域２４，２５，２６，３０，３１及び３２の外縁部とＰ＋型ベース拡散セル２１，２２，２３，１７，１８及び１９との間の環状領域は、それぞれ六角形のチャンネルを規定する。それらのチャンネルは対応するゲート電極によりそれぞれ被覆される。図３及び図４において、ゲート電極は、各チャンネルの上方に位置する格子部を有する多結晶シリコンゲート格子４０として示されている。多結晶シリコンゲート格子４０は半導体チップ１０の表面上で支持され、実際には格子の形状を有する酸化シリコン層４１の内部に形成されている。この酸化シリコン層４１は、シリコンの表面に延在し、ソースパッド１１の領域全体の下面に形成される酸化物の延長領域４２を有する。同様にこの延長領域４２は、ゲートパッド１２の導電性材料の下面に形成される。
　【００１３】
　酸化シリコン層４１はいくつかの絶縁層から構成されていても良い。たとえば、酸化シリコン層は、多結晶シリコンゲート格子４０のすぐ下に１０００オングストローム程度の非常に薄い二酸化シリコン層を含むことができる。ゲート格子を内部に含む絶縁性酸化シリコン層４１の上方の層として、多結晶シリコンゲート格子４０をソース電極から確実に絶縁するために、ゲート格子４０の上方と周囲に形成される再溶融シロックスを使用することができる。酸化シリコン層４１は、ソース拡散領域３１及び３２（図３）並びに２４，２５及び２６（図４）の外側の周辺部のみを被覆し、もって、これらのソース拡散領域との電気的な接触が可能になる。
　【００１４】
　次に、図３及び図４に示されるアルミニウムシート電極６０は、半導体チップの表面全体を被覆し、各ソース拡散領域の内周部及び対応するＰ＋型ベース拡散セルの中心に露出するＰ＋型領域と接触する。アルミニウムシート電極６０は、小さなゲートパッド１２と、それより大きくソースパッド１１に至るソース電極とに分割される。多結晶シリコンゲート格子４０は、ゲートパッド１２に適切に接続される。ソース電極は、延長領域４２と同じ広がりをもって延在する。また、図４に示されるように、半導体チップの縁部においては、アルミニウムシート電極６０のソースパッド１１の縁部６１はチップの縁部に達していない。次に、チャンネルストッパ電極６２が通常の方法により形成され、下方に位置するＮ−型材料と、ドレイン電極１３とに接続される。
　【００１５】
　ソースパッドとゲートパッドを除くデバイスの上面全体は、デバイスの上面保護のために、酸化物層又はその他の適切な絶縁層７０により被覆される。図１、図３及び図４に示されるように、この絶縁層７０はソースパッド１１の領域とゲートパッド１２の領域においては取除かれる。
　【００１６】
　この種の従来のデバイス、特に複数の並列接続セルを使用する従来の縦方向導電性高出力ＭＯＳＦＥＴデバイスにおいては、デバイスがダイオードモードで動作された時に、セルがソースパッド１１又はゲートパッド１２の境界に隣接する領域で故障してしまうことが時折見られた。すなわち、図３及び図４に示されるデバイスは、アルミニウムシート電極６０のソース電極及びドレイン電極１３の電位に応じてＭＯＳＦＥＴモード又はダイオードモードで動作することができる。ドレイン電極１３が正であり、ソース電極が負である時、デバイスの導電はＭＯＳＦＥＴモードで制御される。そこで、多結晶シリコンゲート格子４０に適切な電位が印加されると、各ソース拡散領域の外周部と各ベース拡散セルの外周部との間のチャンネル領域は反転されるので、ゲート電位が印加された時、ドレイン電極１３からアルミニウムシート電極６０のソース電極まで導電路が形成される。しかしながら、ソース電極の電位とドレイン電極の電位が逆転され、ソース電極が正になると、デバイス全体は、Ｐ＋型ベース拡散領域とＮ−型エピタキシャル層との間にダイオード接合が形成された順方向バイアスダイオードとして動作する。
　【００１７】
　デバイスがダイオードとして動作している時、デバイスの６０００個を越えるセルはそれぞれ電流を並列に流す。接続用パッドの周囲のダイオード素子の故障は、ソースパッド１１にごく弱く接続されているＰ＋型拡散領域２０が、デバイスがＭＯＳＦＥＴトランジスタとして動作する間に、Ｎ−型エピタキシャル層の内部に少数キャリアを弱く注入しているということが認識されるまで解明されなかった。ソース電極とドレイン電極１３との間の電位が逆転されると、Ｐ＋型拡散領域２０により形成される接合はそれらの注入キャリアを効率良く収集することができなくなるので、キャリアは図３及び図４のソース拡散領域３２及び２６を含むセルのようなパッドを取囲む個々のセルの内部へ優先的に流入する。セルがソース電極に確実に接続されているので、Ｐ＋型拡散領域からあらかじめ注入されているキャリアを容易に収集することができる。その結果、それらのセルはソースパッド１１からさらに離間している他のセルより効率の高いダイオードとなる。デバイスがダイオードとして動作する時、少数キャリアデバイスとして動作するので、それらのセルは過度に導通しデバイスに許容電流以上の電流を流そうとするため、デバイスに故障が生じる。
　【００１８】
　デバイスがダイオードで動作する時にさらに効率良く少数キャリアを収集するために、ソースパッド１１の周辺部においてアルミニウムシート６０のソース電極から下方に位置するＰ＋型拡散領域２０の周辺部まで直接の電気的接続が形成されるが、これは本発明の範囲外である。同様に本発明によれば、ゲートパッド１２の周辺部においてソース電極６０から下方に位置するＰ＋型拡散領域までの接続が成立する。
　【００１９】
　たとえば、図２、図３及び図４、特に図２においては８０，８１及び８２により示されるように、複数の開口がパッドの周辺部に形成される。すなわち、アルミニウムシート電極６０がデバイスの表面にかぶせられる間、図３の接続点８６により示されるように、Ｐ＋型拡散領域２０への接続は開口８２を介してなされる。図４には、ソースパッド１１の領域に形成される同様の開口９０を断面図で示す。ソース電極から下方に位置するＰ＋型拡散領域２０への接続は接続点９１において行なわれる。
　【００２０】
　接続点８６，９１の数又は間隔は重要ではないが、例えば図２に示すように１つおきのセル素子に隣接する開口８０，８１及び８２の点で１つずつの接続点を設ければ十分であることがわかっている。本発明によれば、ゲートパッド１２の外周部を取囲むソース電極からゲートパッドの下方に位置するＰ＋型拡散領域までの延長領域を介する接続のための接続点も同様に配置される（図示せず）。
　【００２１】
　この実施例のデバイスの場合、ソースパッド１１は３０ｍｉｌ×２５ｍｉｌ（０．７６ｍｍ×０．６４ｍｍ）の大きさであった。ソースパッドの周辺部には約４０の接続点が設けられ、各接続点の間の間隔は約３ｍｉｌ（約７６μｍ）であった。接続点８６，９１は、パッドの有効縁部から内方へ、セルの幅にほぼ等しい約１ｍｉｌ（約２５μｍ）の距離だけ離間させることができる。
【図面の簡単な説明】
　【図１】
　ソースリード及びゲートリードに接続されるべきソースパッドとゲートパッドをデバイスの上面に有する代表的な縦方向導電性高出力ＭＯＳＦＥＴの拡大平面図である。
　【図２】
　図１のシリコンチップのシリコン表面の「Ａ」で示される円の内部の領域の接合パターンの拡大図である。
　【図３】
　図２のシリコン表面に配置される電極を示す、図２の線３−３に沿った図２のチップの横断面図である。
　【図４】
　チップの上面及び縁部のパッドを示す図３と同様の、図１の線４−４に沿った横断面図である。
　【符号の説明】
　１０　半導体チップ
　１１　ソースパッド
　１２　ゲートパッド
　１３　ドレイン電極
　１５　Ｎ＋型シリコン基板
　１６　Ｎ−型エピタキシャル層
　１７，１８，１９，２１，２２，２３　Ｐ＋型ベース拡散セル
　２０　Ｐ＋型拡散領域
　２４，２５，２６，３０，３１，３２　ソース拡散領域
　４０　多結晶シリコンゲート格子
　４１　酸化シリコン層
　４２　延長領域
　６０　アルミニウムシート電極
　７０　絶縁層
　８０，８１，８２，９０　開口