(57)【要約】【課題】割り込み要求信号装置を順調に作動させ、且つ特殊なソフトウエア、又は駆動プログラム必要とせず、割り込みサービスルーチンを順調に実行する複数の割り込み要求信号を処理するバスロジックゲート回路を提供する。【解決方法】複数の入力端と割り込み信号出力端を具える出力オア・ゲート４と、複数のゲート回路３ａ、３ｂ・・・３ｎとを含み、システムバスのターゲット装置が発生させる複数の装置端割り込み要求信号を受信しキュー処理を行うロジックゲート回路１００であって、該出力オア・ゲートの割り込み要求信号出力端と各ターゲット装置との間に接続し、該ターゲット装置の発生する装置端割り込み要求信号を受信し、該出力オア・ゲートの割り込み要求信号端の信号の状態と該ターゲット装置の装置端割り込み要求信号の状態に基づいてゲート信号を発生させて装置端割り込み要求信号を送信するか、又はキュー処理を行うか決定する。【選択図】図３
0003140328.tif 000002
【実用新案登録請求の範囲】
【請求項１】
複数の入力端、及び割り込み信号出力端を具える出力オア・ゲートと、複数のゲート回路とを含み、コンピュータのシステムバスのターゲット装置が発生させる複数の装置端割り込み要求信号を受信し、キュー処理を行うロジックゲート回路であって、該複数のゲート回路は、該出力オア・ゲートの割り込み要求信号出力端とそれぞれのターゲット装置との間に接続し、該ターゲット装置の発生する装置端割り込み要求信号を受信し、且つ該出力オア・ゲートの割り込み要求信号端の信号の状態、及び該ターゲット装置の装置端割り込み要求信号の状態に基づいてゲート信号を発生させて該ターゲット装置の発生させる装置端割り込み要求信号を、該ゲート回路を介して該出力オア・ゲートに転送するか、もしくは該ゲート回路においてキュー処理を行うか決定することを特徴とする、複数の割り込み信号を処理するバスロジック回路。
【請求項２】
前記ゲート回路のそれぞれがインバータを含み、該インバータが入力端と出力端を具え、かつ該入力端が該出力オア・ゲートの割り込み要求信号出力端に接続し、該出力端が該ゲート回路に接続することを特徴とする、請求項１に記載の複数の割り込み要求信号を処理するバスロジック回路。
【請求項３】
前記ゲート回路がアンド・ゲートとオア・ゲートを含み、該アンド・ゲートは装置端割り込み要求信号入力端と、ゲート信号入力端及び出力端を具え、該装置端割り込み要求信号入力端はターゲット装置に接続して該ターゲット装置から発生する装置端割り込み要求信号を受信し、該出力端は該出力オア・ゲートの入力端に接続し、該オア・ゲートは第１入力端と、第２入力端と出力端とを具え、該第１入力端は該オア・ゲートのゲート信号入力端に接続し、該第２入力端は該インバータの出力端に接続し、該出力端は該アンド・ゲートのゲート信号入力端に接続し、該オア・ゲートは該アンド・ゲートの出力端及び出力オア・ゲートの割り込み信号出力端の状態に基づいてゲート信号を発生させて、且つ該ゲート信号を該アンド・ゲートのゲート信号入力端に転送することを特徴とする、請求項２に記載の複数の割り込み要求信号を処理するバスロジック回路。
【請求項４】
前記ゲート回路のアンド・ゲートがリセット信号に接続するリセット入力端を具えることをと特徴とする、請求項３に記載の複数の割り込み要求信号を処理するバスロジック回路。
【請求項５】
前記バスがＩＳＡバスであることを特徴とする、請求項１に記載の複数の割り込み要求信号を処理するバスロジック回路。
【考案の詳細な説明】
【技術分野】
【０００１】
この考案は、割り込み要求信号の処理回路に関し、特にコンピュータシステムにおいて複数の割り込み要求信号を処理するバスインタフェース処理回路に関する。
【背景技術】
【０００２】
典型的なコンピュータシステム、もしくはディジタルシステムの構造は、主に中央演算処理装置、ディスクドライバー、入力装置、出力装置、主記憶装置などのハードパーツを含む、これらハードパーツはバスによって連結してデータ伝送、制御の機能を達成する。目下、バスの規格については、異なるシステムのニーズと特性に応じて各種異なるバスの規格とタイプを有する。
【０００３】
図１は、ＩＳＡバスを含むコンピュータシステム、もしくはディジタルシステムの構造を示すブロック図である。典型的なコンピュータシステムは、図示するように
中央演算処理装置１１と、主記憶装置１２と、ＰＣＩブリッジ１３と、少なくとも１つのＰＣＩ装置１４と、ＰＣＩ／ＩＳＡブリッジ１５と、複数のＩＳＡ装置Ｄ１、Ｄ２・・・Ｄｎを含む。
【０００４】
中央演算処理装置１１と主記憶装置１２はシステムバス２１に接続し、システムバス２１は、さらにＰＣＩブリッジ１３を介してＰＣＩ(Peripheral Component Interconnect)バス２２に接続する。ＰＣＩバス２２はＰＣＩ-ＳＩＧの策定したバス規格によるものであって、主にマイクロプロセッサシステムにおいてデータの高速転送機能を達成する。
【０００５】
ＰＣＩバス２２は、主に各種ＰＣＩ装置１４（例えばＬＡＮインタフェースカード、ビデオカード、入出力インタフェースカードなどのインタフェース装置）との接続に供する。また、ＰＣＩバス２２はＰＣＩ／ＩＳＡブリッジ１５を介してＩＳＡ(Industry Standard Architecture)バス２３に接続する。ＩＳＡバスは各種ＩＳＡ装置Ｄ１、Ｄ２・・・Ｄｎとの接続に供する。
【０００６】
ＩＳＡ装置Ｄ１、Ｄ２・・・ＤＮ（ターゲット装置）は、それぞれ装置端から割り込み要求信号Ｄ１_ＩＮＴ、Ｄ２_ＩＮＴ…Ｄｎ_ＩＮＴを発生し、ＩＳＡバス２３を介して割り込み要求信号コントローラ１６に送信して、送信された該割り込みに対応する割り込みサービスルーチン (Interrupt Service Routine)を実行する。
【０００７】
然しながら、目下策定されているＩＳＡバスの標準規格によれば、ＩＳＡバスは割り込み要求信号のＩＳＡ装置を１１個しかサポートできない。よって、割り込み要求信号のＩＳＡ装置が１１個を超える場合、目下の技術ではシステムに特殊なソフトウエア、もしくは駆動プログラムをインストールして割り込み要求信号を処理している。
【０００８】
即ち、従来の技術において標準規格を超える割り込み要求信号をサポートする場合は、例えば、一部の共有ロジック回路を介して、一部の割り込み要求の装置をシステムの割り込み要求信号端に接続しなければならない。しかも、この場合システムは予め特殊な、もしくはユーザーが特定するソフトウエア、もしくは駆動プログラムをロードして割り込みサービスルーチンを処理する。
【０００９】
従来の技術において、ＩＳＡバス装置端から出力する割り込み要求信号の立ち上がりエッジを検知した場合、特殊な/カスタマイズされたソフトウエア、または駆動プログラムがロードされていなく、例えば従来の技術によるロジック回路を利用するのであれば、ほとんどの割り込み要求信号は処理のロスが発生する。しかも、ロジック回路の状態がどうしても高レベル状態になるため、このＩＳＡバスの割り込み要求信号はロックされる。
【００１０】
上述する従来の技術は、割り込み信号の処理に関して信号検知のロスが発生するという問題以外に、仮にそれぞれの割り込み信号を正常に処理できたとしても、その処理速度は遅くなり、かつ実際にシステムに応用した場合、
コンピュータシステムが割り込み要求信号を処理する場合の負担を増加させることになる。よって、係る欠点はメーカーがコンピュータシステムもしくはディジタルシステムを発展させる上で不利な要素となる。
【考案の開示】
【考案が解決しようとする課題】
【００１１】
この考案は、それぞれの装置端から出力する割り込み要求信号を受信してキュー処理を行い、それぞれの割り込み要求信号装置の順調な作動を達成する、複数の割り込み要求信号を処理するバスロジックゲート回路を提供することを課題とする。
【００１２】
また、この考案はコンピュータシステム、もしくはディジタルシステムにおけるＩＳＡバスの複数の割り込み要求信号を処理する回路であって、特殊な、もしくはユーザーが特定するソフトウエア、もしくは駆動プログラムをインストール、またはロードすることなく、割り込み要求信号に対応する割り込みサービスルーチンの順調な実行を達成する、複数の割り込み要求信号を処理するバスロジックゲート回路を提供することを課題とする。
【課題を解決するための手段】
【００１３】
そこで、本考案者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、それぞれのターゲット装置から発生する割り込み要求信号をロジックゲート回路で処理し、さらに該ロジックゲート回路によって割り込み要求信号をバスに伝送するという信号処理方法を実行するバスロジック回路であって、かつ該ロジック回路は、複数の入力端と割り込み要求信号出力端とを具える出力オア・ゲートと、該出力オア・ゲートの割り込み要求信号の出力端に接続する入力端と及び出力端とを具えるインバータと、複数のターゲット装置から発生する装置端割り込み要求信号をして、該ゲート回路を通過させるか、該ゲート回路に暫時保存するための複数のゲート回路を含んでなる複数の割り込み要求信号を処理するバスロジックゲート回路によって課題を解決できる点に着眼し、係る知見に基づいて本考案を完成させた。
【００１４】
なお、実施の形態によっては、それぞれのゲート回路はアンド・ゲートとオア・ゲートとを含み、該オア・ゲートは該アンド・ゲートの出力端、及び出力オア・ゲートの割り込み要求信号出力端の状態に基づいてゲート信号を発生させて、該アンド・ゲートのゲート信号入力端に出力するように構成する。
【００１５】
以下この考案について具体的に説明する。請求項１に記載する複数の割り込み要求信号を処理するバスロジックゲート回路は、複数の入力端、及び割り込み信号出力端を具える出力オア・ゲートと、複数のゲート回路とを含み、コンピュータのシステムバスのターゲット装置が発生させる複数の装置端割り込み要求信号を受信し、キュー処理を行うロジックゲート回路であって、該複数のゲート回路は、該出力オア・ゲートの割り込み要求信号出力端とそれぞれのターゲット装置との間に接続し、該ターゲット装置の発生する装置端割り込み要求信号を受信し、且つ該出力オア・ゲートの割り込み要求信号端の信号の状態、及び該ターゲット装置の装置端割り込み要求信号の状態に基づいてゲート信号を発生させて該ターゲット装置の発生させる装置端割り込み要求信号を、該ゲート回路を介して該出力オア・ゲートに転送するか、もしくは該ゲート回路においてキュー処理を行うか決定する。
【００１６】
請求項２に記載する複数の割り込み要求信号を処理するバスロジックゲート回路は、請求項１におけるゲート回路のそれぞれがインバータを含み、該インバータが入力端と出力端を具え、かつ該入力端が該出力オア・ゲートの割り込み要求信号出力端に接続し、該出力端が該ゲート回路に接続する。
【００１７】
請求項３に記載する複数の割り込み要求信号を処理するバスロジックゲート回路は、請求項２におけるゲート回路がアンド・ゲートとオア・ゲートとを含み、該アンド・ゲートは装置端割り込み要求信号入力端と、ゲート信号入力端及び出力端を具え、該装置端割り込み要求信号入力端はターゲット装置に接続して該ターゲット装置から発生する装置端割り込み要求信号を受信し、該出力端は該出力オア・ゲートの入力端に接続し、該オア・ゲートは第１入力端と、第２入力端と、第１出力端とを具え、該第１入力端は該オア・ゲートのゲート信号入力端に接続し、該第２入力端は該インバータの出力端に接続し、該出力端は該アンド・ゲートのゲート信号入力端に接続し、該オア・ゲートは該アンド・ゲートの出力端及び出力オア・ゲートの割り込み信号出力端の状態に基づいてゲート信号を発生させて、且つ該ゲート信号を該アンド・ゲートのゲート信号入力端に転送する。
【００１８】
請求項４に記載する複数の割り込み要求信号を処理するバスロジック回路は、請求項３におけるゲート回路のアンド・ゲートがリセット信号に接続するリセット入力端を具える。
【００１９】
請求項５に記載する複数の割り込み要求信号を処理するバスロジック回路は、請求項１におけるバスがＩＳＡバスである。
【考案の効果】
【００２０】
この考案による複数の割り込み要求信号を処理するバスロジック回路を用いた信号処理によれば、特殊なソフトウエア、もしくは駆動プログラムを用いることなく、従来の技術に見られるコンピュータのシステムバスはサポートできる割り込み要求信号の数に制限があるという問題を改善することができ、割り込み要求信号に対応する割り込みサービスルーチンの順調な実行を達成することができ、フレキシブルな割り込み設定を実現できるとともに、コンピュータシステムが割り込み要求信号を処理する場合の負担を抑制し、スムーズな信号処理を達成するという利点を有する。
【考案を実施するための最良の形態】
【００２１】
この考案は複数の割り込み要求信号を処理するバスロジックゲート回路を提供するものであって、複数の入力端、及び割り込み信号出力端を具える出力オア・ゲートと、複数のゲート回路を含み、コンピュータのシステムバスのターゲット装置が発生させる複数の装置端割り込み要求信号を受信し、キュー処理を行う。該複数のゲート回路は、該出力オア・ゲートの割り込み要求信号出力端とそれぞれのターゲット装置との間に接続し、該ターゲット装置の発生する装置端割り込み要求信号を受信し、且つ該出力オア・ゲートの割り込み要求信号端の信号の状態、及び該ターゲット装置の装置端割り込み要求信号の状態に基づいてゲート信号を発生させて該ターゲット装置の発生させる装置端割り込み要求信号を、該ゲート回路を介して該出力オア・ゲートに転送するか、もしくは該ゲート回路においてキュー処理を行うか決定する。かかるバスロジックゲート回路の構造と特徴を説明するために、具体的な実施例を挙げ図面を参考にして以下に詳述する。
【００２２】
図２は、この考案によるロジックゲート回路１００の複数のＩＳＡ装置から出力する割り込み要求信号Ｄ１_ＩＮＴ、Ｄ２_ＩＮＴ、Ｄ３_ＩＮＴ…Ｄｎ_ＩＮＴとＩＳＡバス２３との間の回路接続を示した説明図である。それぞれの装置端の割り込み要求信号Ｄ１_ＩＮＴ、Ｄ２_ＩＮＴ、Ｄ３_ＩＮＴ…Ｄｎ_ＩＮＴは、この考案によるロジックゲート回路１００を経過した後、ＩＳＡバス２３に送信される。
【００２３】
図３は、この考案によるロジックゲート回路１００に係る他の回路図である。
【００２４】
図４は図３に開示する割り込み要求信号Ｄ１_ＩＮＴ、Ｄ２_ＩＮＴ、Ｄ３_ＩＮＴ…Ｄ８_ＩＮＴとキュー処理を実行したそれぞれの割り込み要求信号の波形を示した説明図である。
【００２５】
図２から図４に開示するように、この考案によるロジックゲート回路１００は、複数のゲート回路３ａ、３ｂ・・・３ｎを含み、それぞれのターゲット装置が発生させた割り込み要求信号Ｄ１_ＩＮＴ、Ｄ２_ＩＮＴ、Ｄ３_ＩＮＴ…Ｄｎ_ＩＮＴは、装置端からロジックゲート回路１００の各ゲート回路３ａ、３ｂ・・・３ｎに送信され、さらにそれぞれのゲート回路３ａ、３ｂ・・・３ｎは、ロジック信号を発生させて出力オア・ゲート４のロジック信号出力端４ａに出力し、出力オア・ゲート４の割り込み要求信号出力端４ｂから割り込み要求信号ＩＮＴ１をＩＳＡバス２３に出力する。
【００２６】
第１ゲート回路３ａを例に挙げると、ゲート回路３ａはアンド・ゲート３１とオア・ゲート３２とを含み、アンド・ゲート３１は、ターゲット装置の発生する装置端割り込み要求信号Ｄ１_ＩＮＴに接続する装置端割り込み要求信号入力端３１ａを具える。アンド・ゲート３１は、オア・ゲート３２の出力端３２ｃに接続するゲート信号入力端３１ｂを別途具える。
【００２７】
オア・ゲート３２は、アンド・ゲート３１の出力第１出力端３２ａを具える。オア・ゲート３２の第２出力３２ｂはインバータ５を介して出力オア・ゲート４の割り込み要求信号出力端４ｂに接続して、出力オア・ゲート４の割り込み要求信号出力端４ｂの出力する割り込み要求信号ＩＮＴ１の状態をオア・ゲート３２の第２入力端３２ｂに転送する。この構造によれば、オア・ゲート３１が、アンド・ゲート３１の出力端３１ｄ、及び出力オア・ゲート４の割り込み要求信号出力端４ｂの状態に基づいてゲート信号Ｓ１を発生させてアンド・ゲート３１のゲート信号入力端３１ｂに転送する。
【００２８】
ロジックゲート回路１００のそれぞれのゲート回路３ａ、３ｂ・・・３ｎにおけるそれぞれのアンド・ゲート３１は、別途リセット入力端３１ｃを設け、リセット信号♯ＲＳＴに共同で接続して、初期化作業を実行する場合にリセット信号♯ＲＳＴによってそれぞれのアンド・ゲート３１をリセットする。
【００２９】
ターゲット装置のいずれもが装置端割り込み要求信号を発生しない場合は、ロジックゲート回路１００のそれぞれのゲート回路３ａ、３ｂ・・・３ｎのアンド・ゲート３１のアンド・ゲート３１の出力端３１ｂは、いずれも低レベル状態電位となる。よって割り込み要求信号はない。
【００３０】
その内の１ゲート装置に装置端割り込み要求信号が発生した場合（例えばターゲット装置Ｄ１に装置端割り込む要求信号Ｄ１_ＩＮＴが発生した場合）、ゲート回路３ａのアンド・ゲート３１の出力端３１ｄが高レベル状態電位のロジック信号をオア・ゲート４の入力端４ａに転送する。よって、出力オア・ゲート４の割り込み要求信号出力端４ｂは、該ターゲット装置の割り込み要求信号ＩＮＴ１をＩＳＡバス２３に転送する。
【００３１】
この場合、オア・ゲート３２の第１出力端３２ａは高レベル状態となり、かつオア・ゲート３２の第２入力端３２ｂは低レベル状態を呈するが、アンド・ゲート３１の出力端３１ｄをしてＩＳＡ承知の装置端割り込み要求信号Ｄ１_ＩＮＴのレベルにしたがって状態を転換させる。但し、オア・ゲート３２の出力端３２Ｃは高レベル状態を呈する。故に、第１ゲート回路３aを除き、その他それぞれのゲート回路３ｂ・・・３ｎのアンド・ゲートは制限される。したがってこの場合、縦令その他ＩＳＡ装置に装置端割り込み要求信号が発生し、そのゲート回路３ｂ・・・３ｎにおけるアンド・ゲートに転送されても、該ゲート回路３ｂ・・・３ｎにおける出力端は高レベル状態のロジック信号を出力オア・ゲート４に出力することができない。
【００３２】
１つのＩＳＡ装置の装置端割り込み要求信号（例えばＤ１_ＩＮＴ）の割り込みサービスルーチン処理が完成して、はじめて第２のＩＳＡ装置の装置端割り込み要求信号（例えばＤ２_ＩＮＴ）がゲート回路３ｂにおけるアンド・ゲート、出力オア・ゲートを介してＩＳＡバス２３に転送される。即ち、第２のＩＳＡ装置の装置端割り込み要求信号Ｄ２_ＩＮＴが、ゲート回路３ｂのオア・ゲートに保持、もしくはキューされ、第１のＩＳＡ装置の装置端の割り込み要求信号Ｄ１_ＩＮＴの処理が完成した後、該第２のＩＳＡ装置の装置端割り込み要求信号Ｄ２_ＩＮＴが、出力オア・ゲート４を介してＩＳＡバス２３に転送される。
【００３３】
ＩＳＡバス２３によって割り込み要求信号Ｄ１_ＩＮＴ、Ｄ２_ＩＮＴ、Ｄ３_ＩＮＴ…Ｄｎ_ＩＮＴを読み取ると、これら割り込み要求信号Ｄ１_ＩＮＴ、Ｄ２_ＩＮＴ、Ｄ３ＩＮＴ…Ｄｎ_ＩＮＴの信号立ち上がりエッジを検知する。よって、第２のＩＳＡ装置の装置端の割り込み要求信号の読み取りに、ロスが発生することはない。
【００３４】
図４に、それぞれの装置端割り込み要求信号の波形を開示する。例えばＤ１_ＩＮＴ、Ｄ２_ＩＮＴ、Ｄ２_ＩＮＴ…Ｄ８_ＩＮＴの内の割り込み要求信号Ｄ４_ＩＮＴは、時間ｔ１〜ｔ２の間に高レベル状態の信号立ち上がりエッジＬ１を呈すると、ロジックゲート回路１００は、出力オア・ゲート４の割り込み信号出力端４ｂから、該信号立ち上がりエッジＬ１に対応して高レベル状態の割り込み要求信号ＩＮＴ１をＩＳＡバスに出力し、さらにシステムが該割り込み要求信号Ｄ４_ＩＮＴに対応する割り込みサービスルーチンを実行する。
【００３５】
この場合、割り込み要求信号Ｄ６_ＩＮＴが時間ｔ２において高レベル状態の信号立ち上がりエッジＬ２を呈した場合、ロジックゲート回路１００は割り込み要求信号Ｄ６_ＩＮＴをロジック回路１００に暫時保存（キュー）し、割り込み要求信号Ｄ４_ＩＮＴに対応する割り込みサービスルーチンの実行が完了（即ち信号立ち上がりエッジＬ３）するのを待って、割り込み要求信号Ｄ６_ＩＮＴの処理を継続して実行する。係るシリアル実行方式は、それぞれの割り込み要求信号は異なる時間ｔ３〜ｔ５に発生する信号立ち上がりエッジＬ４、Ｌ６、信号の立下りエッジＬ５、Ｌ７の順序にしたがってそれぞれの割り込み要求信号に対応する割り込みサービスルーチンを実行する。
【００３６】
以上から明らかなように、この考案の提供する複数の割り込み要求信号のバスロジックゲート回路は、産業上の利用価値を確かに具えるものであり、かつ実用新案の要件を具えるものである。故に、法に従い出願をする。但し、上述する実施例はこの考案の好ましい実施の形態であって、この考案の実施の範囲を限定するものではない。したがって、当業者のなし得る修正、もしくは変更であって、この考案の精神の下においてなされ、この考案に対して均等の効果を有するものは、いずれもこの考案の登録請求の範囲に含まれるものとする。
【図面の簡単な説明】
【００３７】
【図１】ＩＳＡバスを含むコンピュータシステム、もしくはディジタルシステムの構造を示したブロック図
【図２】この考案による」ロジックゲート回路であって、複数のＩＳＡ装置から発生する装置端割り込み要求信号とＩＳＡバス間の回路の接続を示した説明図
【図３】この考案によるロジックゲート回路の回路図
【図４】図３におけるそれぞれの装置端割り込み要求信号とそれぞれの割り込み要求信号をシリアルに実行した場合の信号の波形を示した説明図
【符号の説明】
【００３８】
１００      ロジックゲート回路
１１        中央演算処理装置
１２        主記憶装置
１３        ＰＣＩブリッジ
１４        ＰＣＩ装置
１５        ＰＣＩ/ＩＳＡブリッジ
１６        割り込み要求信号コントローラ
２１        システムバス
２２        ＰＣＩバス
２３        ＩＳＡバス
３ａ        ゲート回路
３ｂ        ゲート回路
３ｃ        ゲート回路
３ｄ        ゲート回路
３ｆ        ゲート回路
３ｇ        ゲート回路
３ｈ        ゲート回路
３ｉ        ゲート回路
３ｊ        ゲート回路
３ｋ        ゲート回路
３ｌ        ゲート回路
３ｍ        ゲート回路
３ｎ        ゲート回路
３１        アンド・ゲート
３１a       装置端割り込み要求信号入力端
３１ｂ      ゲート信号入力端
３１ｃ      リセット入力端
３１ｄ      出力端
３２        オア・ゲート
３２ａ      第１入力端
３２ｂ      第２入力端
３２ｃ      出力端
４          出力オア・ゲート
４ａ        ロジック信号入力端
４ｂ        割り込み要求信号出力端
５          インバータ
Ｄ１、Ｄ２・・・Ｄｎ  ＩＳＡ装置
Ｄ１_ＩＮＴ、Ｄ２_ＩＮＴ…Ｄｎ_ＩＮＴ 装置端割り込み要求信号
ＩＮＩ１、ＩＮＩ２・・・    割り込み要求信号
♯ＲＳＴ    リセット信号
Ｌ１        信号立ち上がりエッジ
Ｌ２        信号立ち上がりエッジ
Ｌ４        信号立ち上がりエッジ
Ｌ６        信号立ち上がりエッジ
Ｌ３        信号立下りエッジ
Ｌ５        信号立下りエッジ
Ｌ７        信号立下りエッジ                                        
Ｓ１        ゲート信号
【図１】
0003140328.tif 000003
【図２】
0003140328.tif 000004
【図３】
0003140328.tif 000005
【図４】
0003140328.tif 000006