【事件の表示】
　特許第３０４５２６６号「液晶表示装置の駆動回路」の請求項１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３０４５２６６号の請求項１に係る特許を維持する。
【理　由】
第１　手続の経緯
　本件に係る特許第３０４５２６６号の特許請求の範囲（請求項の数１）に記載された発明は、平成４年１２月１０日に出願され、平成１２年３月１７日にその特許の設定登録がなされ、その後、特許異議の申立がなされ、取消理由通知がなされ、その指定期間内である平成１３年３月２６日に訂正請求がなされたものである。
　
第２　訂正の適否について
　１　訂正明細書に係る発明
　　訂正明細書の特許請求の範囲（請求項の数１）に記載された発明（以下「本件訂正発明」という。）は、次に掲げるものである。
「ポリシリコンよりなる薄膜トランジスタで構成され液晶表示装置を駆動するマトリクスアレイと、一連のｎビットの画素データからなるデジタル映像信号を１ライン分ずつ順次格納するシフトレジスタ回路と、該シフトレジスタ回路に順次格納される１ライン分のデジタル映像信号を１水平期間保持するラッチ回路と、該ラッチ回路より出力される１ライン分のデジタル映像信号を構成する各画素データを第１のｎ進カウンタより出力されるデータ値と比較し一致した時点で一致パルスを発生するデジタルコンパレータ回路と、各水平周期毎に白レベルと黒レベル間のアナログランプ波形を発生する変換用アナログ信号発生回路と、上記一致パルスにより上記変換用アナログ信号発生回路からの上記アナログランプ波形をサンプリングして上記一致パルスの発生タイミングに対応したレベルのアナログ電圧を発生するアナログスイッチ回路とを備え、該アナログスイッチ回路からのサンプリング出力を上記マトリクスアレイの選択されている水平ラインにおける所定の画素に対応した薄膜トランジスタに供給して、上記液晶表示装置の所定の画素に所定のアナログ映像信号を供給するようにした液晶表示装置の駆動回路において、
　上記変換用アナログ信号発生回路に第２のｎ進カウンタより出力されるデータ値に対して、液晶の電圧・透過率特性に応じた映像信号のガンマ補正を行わせるガンマ補正回路を設けたことを特徴とする液晶表示装置の駆動回路」
　
　２　訂正の要旨の適否
　　上記訂正は、次に掲げるものである。
　訂正前特許請求の範囲の【請求項１】記載中の
「上記変換用アナログ信号発生回路に上記アナログランプ波形に対して、液晶の電圧・透過率特性に応じた映像信号のガンマ補正を行わせるガンマ補正回路を設けたことを特徴とする液晶表示装置の駆動回路。」との記載を、
　訂正後【請求項１】記載において
「上記変換用アナログ信号発生回路に第２のｎ進カウンタより出力されるデータ値に対して液晶の電圧・透過率特性に応じた映像信号のガンマ補正を行わせるガンマ補正回路を設けたことを特徴とする液晶表示装置の駆動回路。」と、特許請求の範囲の減縮を目的とする訂正
　これに伴い、訂正前特許請求の範囲の【請求項１】記載中の「ｎ進力ウン夕」との記載を、訂正後「第１のｎ進力ウンタ」とし、記載が明瞭になるように訂正
　また、特許請求の範囲の記載と発明の詳細な説明の記載との整合を取るため、明細書【００１３】欄における「ｎ進力ウンタ」との記載を、「第１のｎ進カウンタ」とし、
　更に、明細書【００１４】欄における
「また上記の液晶表示装置の駆動回路において、水平周期毎に上記のアナログランプ波形を発生する上記変換用アナログ信号発生回路に、上記アナログランプ波形に対して液晶の電圧・透過率特性に応じた映像信号のガンマ補正を行わせるガンマ補正回路を設けた構成にする。」との記載を
「また上記の液晶表示装置の駆動回路において、水平周期毎に上記のアナログランプ波形を発生する上記変換用アナログ信号発生回路に第２のｎ進カウンタより出力されるデータ値に対して液晶の電圧・透過率特性に応じた映像信号のガンマ補正を行わせるガンマ補正回路を設けた構成にする。」として、記載が明瞭になるように訂正
　
　３　訂正の適否についての結論
　　上記訂正請求は、特許法第１２０条の４第２項第１号及び第３号に規定する特許請求の範囲の減縮及び明りょうでない記載の釈明を目的とするものであり、同法第１２０条の４第３項で準用する同法第１２６条第２項及び第３項の規定に適合するので、上記訂正を認める。
　
第３　刊行物発明、及び、本件訂正発明と刊行物発明との対比・検討
　１　刊行物発明
　　当審の取消理由で引用した刊行物１，２は次に掲げるものである。
　　刊行物１：特開昭６３−１０７３８０号公報
　　　　　　　(異議申立人が提出した甲第１号証)
　　刊行物２：特開平１−９２７９７号公報
　　　　　　　(異議申立人が提出した甲第２号証)
　
　　(1) 刊行物１の発明
　　　刊行物１には、本件訂正発明との対比において、次に掲げる発明が記載されている。
「薄膜トランジスタで構成され液晶表示装置を駆動するマトリクスアレイと、一連のｎビットの画素データからなるデジタル映像信号を１ライン分ずつ順次格納するシフトレジスタ回路と、該シフトレジスタ回路に順次格納される１ライン分のデジタル映像信号を１水平期間保持するラッチ回路と、該ラッチ回路より出力される１ライン分のデジタル映像信号を構成する各画素データを第１のｎ進カウンタより出力されるデータ値と比較し一致した時点で一致パルスを発生するデジタルコンパレータ回路と、各水平周期毎に白レベルと黒レベル間のアナログランプ波形を発生する変換用アナログ信号発生回路と、上記一致パルスにより上記変換用アナログ信号発生回路からの上記アナログランプ波形をサンプリングして上記一致パルスの発生タイミングに対応したレベルのアナログ電圧を発生するアナログスイッチ回路とを備え、該アナログスイッチ回路からのサンプリング出力を上記マトリクスアレイの選択されている水平ラインにおける所定の画素に対応した薄膜トランジスタに供給して、上記液晶表示装置の所定の画素に所定のアナログ映像信号を供給するようにした液晶表示装置の駆動回路において、
　上記変換用アナログ信号発生回路に上記アナログランプ波形に対して、液晶の電圧・透過率特性に応じた映像信号のガンマ補正を行わせるガンマ補正回路を設けたことを特徴とする液晶表示装置の駆動回路」
　
　　(2) 刊行物２の発明
　　　刊行物２には、本件訂正発明との対比において、
「Ｐ−ＳｉＴＦＴ（ポリシリコンよりなる薄膜トランジスタ）で構成したＴＦＴ液晶ディスプレイ」が記載されている。
　
　２　本件訂正発明と刊行物発明との対比・検討
　　本件訂正発明と刊行物１，２の発明とを対比・検討すると、刊行物１，２の発明は、本件訂正発明おける次に掲げる事項を具備していないし、刊行物１，２には、この事項を示唆する記載もなされていない。
　本件明細書段落【００３３】に「ｎビットカウンター回路７１は図１に示すｎビットカウンター回路１５と同一構成」と記載された「ｎビットカウンター回路７１」であるところの「第２のｎ進カウンタ」
　そして、上記事項により、本件訂正発明は、本件明細書に記載の
「映像信号レベルに応じたデジタル信号値をアナログ信号に変換してＴＦＴアレイに供給する場合、変換用のアナログ入力信号を液晶のガンマ補正に合わせて予め補正した信号とするので簡単な構成で液晶のガンマ補正を行わせることができ、階調再現性の優れた表示を行わせるようにすることができる」という効果を奏するものである。
　したがって、本件訂正発明は、刊行物１，２の発明に基いて当業者が容易に発明をすることができたものとは認められない。
　
第４　特許異議の申立の理由の概要
　特許異議申立人は、本件訂正前の発明は、甲第１，２号証（取消理由で引用した刊行物１，２と同じ）に記載された発明と同一ないしはこの発明に基いて当業者が容易に発明をすることができたものであるから、本件訂正前の発明に係る特許は、特許法第２９条第１項第２項の規定に違反してなされたもので、この特許は取り消すべきものである旨主張している。
　確かに、本件訂正前の発明は、甲第１，２号証に記載された発明と同一ないしはこの発明に基いて当業者が容易に発明をすることができたものである。
　しかし、本件訂正発明は、上記第３で対比・検討したとおり、甲第１，２号証に記載された発明に基いて当業者が容易に発明をすることができたものとは認められない。
　
第５　むすび
　以上、本件訂正発明は、刊行物１，２の発明に基いて当業者が容易に発明をすることができたものとは認められない。
　また、他に本件訂正発明に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１３年４月５日（２００１．４．５）
【訂正の要旨】
　訂正前特許請求の範囲の【請求項１】記載中の
「上記変換用アナログ信号発生回路に上記アナログランプ波形に対して、液晶の電圧・透過率特性に応じた映像信号のガンマ補正を行わせるガンマ補正回路を設けたことを特徴とする液晶表示装置の駆動回路。」との記載を、
　訂正後【請求項１】記載において
「上記変換用アナログ信号発生回路に第２のｎ進カウンタより出力されるデータ値に対して液晶の電圧・透過率特性に応じた映像信号のガンマ補正を行わせるガンマ補正回路を設けたことを特徴とする液晶表示装置の駆動回路。」と、特許請求の範囲の減縮を目的とする訂正
　これに伴い、訂正前特許請求の範囲の【請求項１】記載中の
「ｎ進カウンタ」との記載を、訂正後「第１のｎ進カウンタ」とし、
　また、特許請求の範囲の記載と発明の詳細な説明の記載との整合を取るため、明細書【００１３】欄における「ｎ進カウンタ」との記載を、「第１のｎ進カウンタ」とし、
　更に、明細書【００１４】欄における
「また上記の液晶表示装置の駆動回路において、水平周期毎に上記のアナログランプ波形を発生する上記変換用アナログ信号発生回路に、上記アナログランプ波形に対して液晶の電圧・透過率特性に応じた映像信号のガンマ補正を行わせるガンマ補正回路を設けた構成にする。」との記載を
「また上記の液晶表示装置の駆動回路において、水平周期毎に上記のアナログランプ波形を発生する上記変換用アナログ信号発生回路に第２のｎ進カウンタより出力されるデータ値に対して液晶の電圧・透過率特性に応じた映像信号のガンマ補正を行わせるガンマ補正回路を設けた構成にする。」として、記載が明瞭になるように訂正
（５４）【発明の名称】
液晶表示装置の駆動回路
（５７）【特許請求の範囲】
　【請求項１】　ポリシリコンよりなる薄膜トランジスタで構成され液晶表示装置を駆動するマトリクスアレイと、一連のｎビットの画素データからなるデジタル映像信号を１ライン分ずつ順次格納するシフトレジスタ回路と、該シフトレジスタ回路に順次格納される１ライン分のデジタル映像信号を１水平期間保持するラッチ回路と、該ラッチ回路より出力される１ライン分のデジタル映像信号を構成する各画素データを
第１の
　上記変換用アナログ信号発生回路に
第２のｎ進カウンタより出力されるデータ値に対して
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は液晶表示装置の駆動回路に係り、特にポリシリコンＴＦＴを用いた薄膜トランジスタマトリクスアレイ（以下「ＴＦＴアレイ」という）を有してなるアクティブマトリクス型液晶表示装置の駆動回路に関するものである。
　【０００２】
　【従来の技術】
　従来、ポリシリコン型のアクティブマトリクス型液晶表示装置の水平ラインを駆動する駆動回路としては、例えば図８に示すようなものが提案されている。同図において、２１はシフトレジスタであり、スタートパルス２２とクロック２３によりサンプリングパルスを順次発生させ液晶表示装置の対応するソースライン２８に配置されたアナログスイッチ２４を順次ＯＮさせ、該アナログスイッチ２４の一方より供給されるアナログ映像信号２５を順次ソースライン２８に供給する。そして走査側ドライバー２６により選択される水平ライン２９の薄膜トランジスタ（以下「ＴＦＴ」という）３０を介して映像信号を液晶表示素子２７の各画素２０に充電する。
　【０００３】
　一方、１、２、３は入力されるアナログ映像信号のＲ、Ｇ、Ｂ信号をデジタル信号に変換するＡ／Ｄ変換回路であり、該Ａ／Ｄ変換回路１、２、３によりデジタル信号に変換されたＲ、Ｇ、Ｂ信号はデジタル映像信号処理回路４で各種の信号処理が施される。デジタル映像信号処理回路４で信号処理が施されたデジタル映像信号Ｒ、Ｇ、Ｂは、それぞれＤ／Ａ変換回路５、６、７でアナログ信号に変換された後増幅され、上記アナログ映像信号２５となって上記アナログスイッチ２４に供給される。
　【０００４】
　図８において液晶表示素子２７は単色表示を行わせるものを例示しているが、各ソースラインをＲ、Ｇ、Ｂ信号に対応して設けることによりカラー表示を行わせる液晶表示装置の駆動回路となる。
　【０００５】
　またアモルファスシリコンＴＦＴによるアクティブマトリクス型の液晶表示装置のソースラインを駆動する回路として、例えば図９に示すようなものが提案されている。これは上記図８に示すものとは異なり、映像信号はデジタル信号であり所定ビットの画素データからなるデジタル映像信号ＳＶｄを１ライン分ずつ順次格納するシフトレジスタ回路（データレジスタ）３２と、このシフトレジスタ回路３２に順次格納される１ライン分のデジタル映像信号を１水平期間保持するラッチ回路３３と、このラッチ回路３３より出力される１ライン分のデジタル映像信号を構成する各画素データをｎビットカウンタ３９より逐次増加、または減少させ出力されるデータ値とを比較し、一致した時点で一致パルス４０を発生するデジタルコンパレータ回路３４と、この一致パルス４０により通常は外部より供給される上記ｎ進カウンタ３９の１周期と同期したランプ波形による変換用のアナログ入力電圧４１をサンプリングするアナログスイッチ回路３６と、このアナログスイッチ回路３６からのサンプリング出力を次の１水平周期保持するアナログラッチ回路３７と、出力段３８により構成するものである。図中２７１はアモルファスシリコンＴＦＴ３０１と液晶の画素２０１をマトリクス状に配列した液晶表示素子である。
　【０００６】
　また、液晶に加える電圧と光の透過率は一般に図５において曲線５０で示すような関係になっている。同図で示した黒レベルと白レベルの範囲で映像信号をそのままリニアに加えると光出力は黒付近と白付近で縮んだ映像となり、品位の悪い階調再現性のない映像となる。このため液晶の透過率カーブを考慮して予め液晶に加えるアナログ映像信号やデジタル映像信号を図中点線で示す映像信号補正カーブ５１に応じてガンマ補正する。
　【０００７】
　図１０及び図１１はガンマ補正回路の構成図であり、アナログ映像信号のＲ、Ｇ、Ｂ信号はそれぞれＡ／Ｄ変換回路６０、６１、６２でデジタル信号に変換されて補正用ＲＯＭ６３、６４、６５に導かれ、該補正用ＲＯＭ６３、６４、６５でデジタルＲ、Ｇ、Ｂ信号は予め記憶された上記図５に示す映像信号補正カーブ５１に応じたルックアップテーブル方式の情報によりガンマ補正が施される。
　【０００８】
　図１０は上記補正用ＲＯＭ６３、６４、６５でガンマ補正が施されたデジタルＲ、Ｇ、Ｂ信号を出力するものであるが、図１１は上記デジタルＲ、Ｇ、Ｂ信号をＤ／Ａ変換回路６６、６７、６８によりアナログＲ、Ｇ、Ｂ信号に変換して出力する。そして、上記デジタル或いはアナログＲ、Ｇ、Ｂ信号は上記液晶表示素子２７、２７１のソースラインに供給される。
　【０００９】
　【発明が解決しようとする課題】
　図８に示す従来の駆動回路はアナログ映像信号を直接サンプリングする方式である。液晶を駆動する駆動回路はポリシリコンＴＦＴで構成されているためトランジスタの移動度が高く高速である。そのため、図８に示すような簡単な回路構成で可能であるが、高速とはいえ水平方向の画素数（アナログスイッチの数、ＴＦＴの数）を多くし、高解像度の表示を得ようとすれば１水平期間の映像信号期間は限られているので、１サンプリングに割当てられる時間は画素数に応じて短くなる。しかもアナログサンプルであるため、高い液晶駆動電圧まで充電するには限界がある。
　【００１０】
　これを解決するためにアナログ映像信号を多重化したり、時間軸を伸長し液晶ドライバーへの信号数を増加させる等の試みが行われている。しかしこのような処理は外部のアナログ映像信号の処理を複雑なものとするので回路負担が増大するという欠点があった。また、高度な映像処理を望む場合にはデジタル化が適しており、図８に示すようにアナログ映像信号をＡ／Ｄ変換しデジタル処理する過程を踏んでいるが、表示用のデバイスがアナログ信号入力であるとデジタル処理の後にＤ／Ａ変換を必要とするため、この分回路が増大するという欠点があった。
　【００１１】
　一方、図９に示す従来の他の駆動回路ではデジタル映像信号入力となっているのでアナログ信号への変換については時間的余裕があり上記の欠点はないが、次のような問題がある。即ち、図９の従来例は動作が遅いアモルファスシリコンＴＦＴを用いているので、ソースライン２８から与えられるアナログ信号は各ソースに関して同時に１Ｈ期間ずつ与えなければならず、そのため各出力線路にランダムに与えられるレベルシフタ３５の出力によりサンプリングされたアナログスイッチ回路３６の出力（時間的にランダム）をいったんホールドし、更にラッチ回路３７を介してソースライン２８に与えることにより全てのソースラインの信号タイミングを同一にするとともに、その保持期間を１Ｈとしている。このように、サンプリングした後再度アナログ信号をラッチしバッファを介してソースラインに供給するため、これらの回路をドライバーＩＣとするためには、この分チップ面積が増大するという欠点があるとともに、この部分のバラツキにより表示品位が低下するという問題があった。
　【００１２】
　また、図１０及び図１１に示すようなルックアップ方式のガンマ補正を行うものにおいては直接デジタル映像信号が補正用ＲＯＭに入力されるため、ＲＯＭ内での変換時間が１サンプル以内であることが必要とされる。従って水平方向の画素数や水平周期が短い映像信号であると高速なＲＯＭを必要とし、コスト高の要因となる欠点があった。
　【００１３】
　【課題を解決するための手段】
　本発明は上記従来装置の問題を解決するもので、ポリシリコンよりなる薄膜トランジスタで構成したマトリクスアレイにより液晶表示装置を駆動するアクティブマトリクス型液晶表示装置の駆動回路において、一連のｎビットの画素データからなるデジタル映像信号を１ライン分づつ順次格納するシフトレジスタ回路と、該シフトレジスタ回路に順次格納される１ライン分のデジタル映像信号を１水平期間保持するラッチ回路と、該ラッチ回路より出力される１ライン分のデジタル映像信号を構成する各画素データを
第１の
　【００１４】
　また上記の液晶表示装置の駆動回路において、水平周期毎に上記のアナログランプ波形を発生する上記変換用アナログ信号発生回路に
第２のｎ進カウンタより出力されるデータ値に対して
　【００１５】
　【作用】
　上記の構成によれば、外部より供給される一連のｎビットの画素データからなるデジタル映像信号はシフトレジスタ回路に１ライン分づつ順次格納され、上記シフトレジスタ回路に格納された１ライン分のデジタル映像信号はラッチ回路に供給されて、ここで１水平期間保持される。上記ラッチ回路より導出される１ライン分のデジタル映像信号のｎビットの各画素データはデジタルコンパレータ回路でｎ進カウンタから出力されるデータと比較され、各画素データ毎に一致した時点で一致パルスを発生する。
　【００１６】
　この各画素毎に生じる一致パルスはアナログスイッチ回路で変換用アナログ信号発生回路からの各水平期間毎に生ずる白レベルと黒レベル間のアナログランプ波形をサンプリングし、上記一致パルスの発生タイミングに対応したレベルのアナログ電圧を発生させ、上記アナログスイッチ回路より導出される各画素毎のアナログ電圧を走査側ドライバーにより選択されている水平ラインの各対応する画素に供給し、映像表示を行わせる。ポリシリコンＴＦＴは動作が早いためソースラインから与えられるアナログ信号は短時間でよいので、アナログスイッチ回路の出力をホールドしたり、ラッチしたりする必要はない。
　【００１７】
　また、上記の水平周期毎にアナログランプ波形を発生する変換用アナログ信号発生回路にガンマ補正回路を設けると、アナログランプ波形は液晶の電圧・透過率特性に応じてガンマ補正されたものとなる。このガンマ補正が施されたアナログランプ波形を上記のアナログスッチ回路に供給すると、上記の各画素毎に供給されるアナログ電圧はガンマ補正が施されたものとなり、液晶表示装置には白レベル及び黒レベル近傍でも歪のない映像を再生することができる。
　【００１８】
　【実施例】
　図１は本発明の一実施例のブロック図である。図１において１１はタイミング発生回路であり、このタイミング発生回路１１にはｎビットのデータよりなるデジタル映像信号ＳＶｄに同期した水平同期信号ＨＤ及び垂直同期信号ＶＤが基準タイミング信号として供給される。１２はｍ段ｎビットのシフトレジスタ回路であり、このシフトレジスタ回路１２にはｎビットの上記デジタル映像信号ＳＶｄが供給される。また上記シフトレジスタ回路１２には上記タイミング発生回路１１よりクロックＣＬＫが供給され、各水平期間においてデジタル映像信号ＳＶｄが１ライン分づつ順次格納される。
　【００１９】
　各水平期間でシフトレジスタ回路１２に格納される１ライン分の画素データはｍ段ｎビットのデータラッチ回路１３に供給される。このデータラッチ回路１３には上記タイミング発生回路１１より水平ブランキング期間内に発生するラッチパルスＰＬが供給され、シフトレジスタ回路１２より供給される１ライン分の画素データがラッチされ、次の１水平期間保持される。上記データラッチ回路１３より出力される１ライン分の画素データはｍ段ｎビットで構成するデジタルコンパレータ回路１４に供給される。
　【００２０】
　一方、上記タイミング発生回路１１からはｎビットカウンタ回路１５に供給する比較カウンタ用クロックＣＣＬＫと１水平周期毎に出力されるスタートパルスＳｐが出力される。ｎビットカウンタ回路１５において、その出力ＱＤ０〜ＱＤｎは１水平周期毎に比較カウンタ用クロックＣＣＬＫのクロック周期で１ビットずつ増加していく。そしてｎビットカウンタ回路１５のカウンタ出力ＱＤ０〜ＱＤｎは上記ｍ段ｎビットのデジタルコンパレータ回路１４に供給される。
　【００２１】
　このデジタルコンパレータ回路１４では上記データラッチ回路１３より供給される１ライン分の画素データと、ｎビットカウンタ回路１５の出力ＱＤ０〜ＱＤｎとを各段とも各ビット毎に比較し、一致した時点で比較カウンタ用クロックＣＣＬＫの１個分のパルスが発生する。各画素データはｎビットであり、ｎビットカウンタ回路１５の出力もｎビットであるからｎビットカウンタ回路１５の１周期、即ち１水平周期内で１ライン分の画素データ全てを比較でき画素データの値に応じた時点で各段毎に一致パルスＣｐを出力する。
　【００２２】
　上記ｍ段ｎビットのシフトレジスタ回路１２、データラッチ回路１３及びデジタルコンパレータ回路１４と、ｎビットカウンタ回路１５の詳細な回路構成の一例として４ビット構成の回路を図２及び図３に例示する。同図中、図１に対応する部分は同一符号で示す。上記各回路１２〜１５における個々の回路構成は通常広く用いられているものであるから詳細な動作説明は省略する。
　【００２３】
　一方、上記デジタルコンパレータ回路１４からの一致パルスＣｐは、レベルシフタ１６により規定のパルス電圧にレベルアップされ、次段のアナログスイッチ回路１７のゲートに供給される。アナログスイッチ回路１７の入力は変換用のアナログ入力信号Ｔａに接続されている。変換用のアナログ入力信号Ｔａは上記タイミング発生回路１１からの比較カウンター用クロックＣＣＬＫとスタートパルスＳｐにより同期がとられている変換用アナログ信号発生回路１８からのランプ波形であるが詳細は後述する。
　【００２４】
　各段の上記アナログスイッチ回路１７は上記レベルシフタ１６から一致パルスＣｐが供給される期間ＯＮするから上記アナログ入力信号Ｔａがサンプルされ、この電圧値は画素データに対応した電圧値となる。そして、各段の上記アナログスイッチ回路１７の出力は液晶を駆動するＴＦＴマトリクスアレイの対応する各段のソースライン２８に直接供給され、タイミング発生回路１１からのコントロール信号で制御される走査側ドライバー２６により選択されＯＮした１水平ラインの対応する各段のＴＦＴ３０を通して画素２０の液晶を充電する。
　【００２５】
　上記のように各段のアナログスイッチ回路１７がＯＮする期間は各段の一致パルスＣｐの期間であり、これは画素クロックに対して十分期間が長いため安定して映像を書き込むことが可能となる。即ち、例えば１水平期間の映像有効期間をＴＨとした場合、水平方向の画素数を１０００とすると図８に示す従来の構成ではＴＨ／１０００の期間が画素クロックの期間であり、アナログスイッチ回路１７のサンプリング期間であるが、図１に示す本発明の構成において画素データを８ビットとした場合には１０００画素であってもＴＨ／２５６となり、約４倍の時間をとることが可能になる。
　【００２６】
　図４はｎビットカウンター回路１５によりｍ段ｎビットのデジタルコンパレータ回路１４から一致パルスＣｐを導出し、レベルシフタ１６とアナログスイッチ回路１７及び変換用アナログ信号発生回路１８によりソースライン出力を得る場合の時間軸に対する信号変換過程を示す図であり、Ｌ段目の４ビット信号の場合を例示している。
　【００２７】
　図４において（ａ）はｎビットカウンター回路（ｎ＝４）１５のカウンター出力波形である。ｍ段ｎビットのデジタルコンパレータ回路１４に入力されるＬ段目のデジタル映像信号の値がｋであるとすると、図４（ｂ）に示すように図４（ａ）のカウンター出力がｋになった時点でデジタルコンパレータ回路１４より一致パルスＣｐが導出される。
　【００２８】
　一方変換用アナログ発生回路１８から供給される変換用のアナログ入力信号Ｔａは図４（ｃ）に示すように白レベル電圧から黒レベル電圧までランプ状に変化する波形にする。同図においては、電圧が高い方を黒レベルとしているが、これはノーマリホワイトモードの液晶素子に対するものである。ノーマリブラックモードでは黒レベルと白レベルの表現を入れ替えるようにすればよい。
　【００２９】
　従って、デジタルコンパレータ回路１４より導出される図４（ｂ）に示す一致パルスＣｐはレベルシフタ１６で規定のパルス電圧にレベルアップされた後、図４（ｃ）に示す変換用のアナログ入力信号Ｔａと共にアナログスイッチ回路１７に供給され、該アナログスイッチ回路１７より図４（ｄ）に示すような上記ｋの値に対応したアナログ電圧値を示すＬ段目のソースライン出力電圧ＰＬを導出する。このソースライン出力電圧ＰＬはＬ段目のソースライン２８に供給され、走査側ドライバー２６により選択されている水平ライン２９の交点に位置するＴＦＴ３０を介し、該ＴＦＴ３０に接続された画素２０を形成する液晶に印加される。上記の説明はＬ段目についてのものであるが、第１段目よりｍ段目までの各段のソースライン２８についても同様にして入力される映像信号に対応した画素情報が供給される。
　【００３０】
　なお、液晶は交流駆動させるが交流駆動を行わせるには図４（ｃ）に示すような白レベルから黒レベルに向かう右上がりの直線よりなるランプ波形の極性を交互に反転させ、交互に黒レベルから白レベルへ右下がりの直線になるようにする。この場合、液晶の対向電極の印加電圧も上記極性に応じて変化させる必要があるが、これは周知の技術であるのでここでは説明を省略する。
　【００３１】
　液晶に加える電圧と光の透過率特性は上述するように一般に図５に示すような曲線５０となっている。従って図５に示す黒レベル電圧と白レベル電圧の範囲において、映像信号に対して電圧をリニアに加えると光出力は黒付近と白付近で縮んだものとなり、品位の悪い階調再現性のない映像となる。このため液晶の透過率特性を示す上記曲線５０を考慮して、予め液晶に加えるアナログ映像信号やデジタル映像信号を補正するいわゆるガンマ補正が行われる。
　【００３２】
　本発明においては上記のガンマ補正を次のようにして行わせている。即ち図６に示すように、図１の変換用アナログ信号発生回路１８より導出する変換用のアナログ入力信号Ｔａを白レベル電圧と黒レベル電圧間で直線的に変化する点線で示す直線Ｌ１より上記液晶のガンマ補正を行わせる曲線Ｌ２に変化させ、これを導出するようにする。
　【００３３】
　図７はガンマ補正回路のブロック図であり、このガンマ補正回路は図１の変換用アナログ信号発生回路１８内に設けられる。図７において、タイミング発生回路１１より導出される比較カウンター用クロックＣＣＬＫと１水平周期毎に出力されるスタートパルスＳｐをｎビットカウンター回路７１に供給する。このｎビットカウンター回路７１は図１に示すｎビットカウンター回路１５と同一構成であり、カウンター出力Ｑ０・・・Ｑｎ（ｎビット）を導出してこれを次段のメモリ７２のアドレスに入力する。メモリ７２はデータテーブルとなっており、そのデータ内容は上記アドレス順に上記ガンマ補正の補正カーブに対応する値になっている。
　【００３４】
　従って上記メモリ７２のデータ出力は上記ガンマ補正の補正カーブで補正されたものとなり、このガンマ補正が施されたデータ出力がＤ／Ａコンバータ７３のデータ入力として供給される。その結果、上記比較カウンター用クロックＣＣＬＫのステップで上記Ｄ／Ａコンバータ７３の出力が変化し、１水平期間のガンマ補正用の補正カーブを持った変換用のアナログ入力信号Ｔａを発生させることができる。この場合・比較カウンター用クロックＣＣＬＫのステップは階調分のステップ数でよいので、回路自体は図１０、図１１に示す従来のガンマ補正用のメモリより低速の安価なものでよい。７４はバッファアンプであり、このバッファアンプ７４では白レベルと黒レベルの電圧調整が行えるようにしている。
　【００３５】
　尚、上述する本発明の実施例は単色表示を行わせるものであるが同様の構成を映像信号のＲ、Ｇ、Ｂ各信号に対して設け、Ｒ、Ｇ、Ｂ３原色のドットで１画素を形成するようにすればカラー表示を行う液晶表示装置の駆動回路を得ることができる。
　【００３６】
　【発明の効果】
　本発明は上記の構成であるのでアナログ映像信号をホールドする等の処理を行う必要がなく、１ラインの画素数が増大した高解像度の表示を行わせる場合も比較的簡単な構成で入力映像信号に対応してＴＦＴアレイの駆動を正確に行わせることができる。また、映像信号レベルに応じたデジタル信号値をアナログ信号に変換してＴＦＴアレイに供給する場合、変換用のアナログ入力信号を液晶のガンマ補正に合わせて予め補正した信号とするので簡単な構成で液晶のガンマ補正を行わせることができ、階調再現性の優れた表示を行わせるようにすることができる。
【図面の簡単な説明】
　【図１】
　本発明の一実施例のブロック図。
　【図２】
　本発明の要部の具体的な構成を示すブロック図。
　【図３】
　本発明の他の要部の具体的な構成を示すブロック図。
　【図４】
　本発明の動作説明図。
　【図５】
　液晶の印加電圧に対する透過率特性を示す図。
　【図６】
　液晶のガンマ補正の動作説明図。
　【図７】
　本発明に用いる液晶のガンマ補正回路のブロック図。
　【図８】
　従来例の構成図。
　【図９】
　他の従来例の構成図。
　【図１０】
　従来例における液晶のガンマ補正回路の構成図。
　【図１１】
　従来例における液晶の他のガンマ補正回路の構成図。
　【符号の説明】
１２　シフトレジスタ回路
１３　データラッチ回路
１４　デジタルコンパレータ回路
１５　ｎビットカウンター回路
１７　アナログスイッチ回路
１８　変換用アナログ信号発生回路
２０　画素
３０　ＴＦＴ