(57)【要約】【課題】  従来のデュアル・サリサイド処理における典型的な位置ずれの問題を克服する、新規なデュアル・サリサイド・プロセスを提供すること。【解決手段】  相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを製作する方法であって、本方法は、第１のタイプの半導体デバイス（１３０）を収容するために半導体基板（１０２）の中に第１のウェル領域（１０３）を形成するステップと、第２の半導体デバイス（１４０）を収容するために半導体基板（１０２）の中に第２のウェル領域（１０４）を形成するステップと、第１のタイプの半導体デバイス（１３０）をマスク（１１４）で遮蔽するステップと、第２のタイプの半導体デバイス（１４０）の上に第１の金属層（１１８）を堆積させるステップと、第２のタイプの半導体デバイス（１４０）の上で第１のサリサイド形成を行うステップと、マスク（１１４）を除去するステップと、第１及び第２のタイプの半導体デバイス（１３０、１４０）の上に第２の金属層（１２３）を堆積させるステップと、第１のタイプの半導体（１３０）の上で第２のサリサイド形成を行うステップとを含む。本方法は、１つのパターン形成段階しか必要とせず、また、異なるデバイスの上に異なるシリサイド材料を形成するプロセスを単純化するため、パターンの重なりを排除することができる。【選択図】  図１７【特許請求の範囲】
【請求項１】
相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを製作する方法であって、
第１のタイプの半導体デバイス（１３０）を収容するために半導体基板（１０２）の中に第１のウェル領域（１０３）を形成するステップと、
第２のタイプの半導体デバイス（１４０）を収容するために前記半導体基板（１０２）の中に第２のウェル領域（１０４）を形成するステップと、
前記第１のタイプの半導体デバイス（１３０）をマスク（１１４）で遮蔽するステップと、
前記第２のタイプの半導体デバイス（１４０）の上に第１の金属層（１１８）を堆積させるステップと、
前記第２のタイプの半導体デバイス（１４０）の上で第１のサリサイド形成を行うステップと、
前記マスク（１１４）を除去するステップと、
前記第１及び第２のタイプの半導体デバイス（１３０、１４０）の上に第２の金属層（１２３）を堆積させるステップと、
前記第１のタイプの半導体デバイス（１３０）の上で第２のサリサイド形成を行うステップと、
を含む方法。
【請求項２】
前記第２のタイプの半導体デバイス（１４０）から前記第２の金属層（１２３）を除去するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記第１のウェル領域（１０３）はＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域として作られ、前記第２のウェル領域（１０４）はＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域として作られる、請求項１に記載の方法。
【請求項４】
前記第１のウェル領域（１０３）はＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域として作られ、前記第２のウェル領域（１０４）はＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域として作られる、請求項１に記載の方法。
【請求項５】
前記第１の金属層（１１８）は、前記第２の金属層（１２３）とは異なる材料で形成される、請求項１に記載の方法。
【請求項６】
前記第１のタイプの半導体デバイス（１３０）は、
前記第１のウェル領域（１０３）の上に絶縁体層（１１２）を作るステップと、
前記絶縁体層（１１２）の上にゲート領域（１１３）を作るステップと、
前記ゲート領域（１１３）の両側に絶縁スペーサ（１１１）を形成するステップと、
前記第１のウェル領域（１０３）にソース／ドレイン領域（１２９）を注入するステップと、
によって形成される、請求項１に記載の方法。
【請求項７】
前記第２のタイプの半導体デバイス（１４０）は、
前記第２のウェル領域（１０４）の上に絶縁体層（１０７）を作るステップと、
前記絶縁体層（１０７）の上にゲート領域（１０８）を作るステップと、
前記ゲート領域（１０８）の両側に絶縁スペーサ（１０９）を形成するステップと、
前記第２のウェル領域（１０４）にソース／ドレイン領域（１２８）を注入するステップと、
によって形成される、請求項１に記載の方法。
【請求項８】
前記第１の金属層（１１８）及び前記第２の金属層（１２３）の各々の上にキャップ層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項９】
前記キャップ層は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含む、請求項８に記載の方法。
【請求項１０】
前記第１の金属層（１１８）及び前記第２の金属層（１２３）は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、Ｎｂ、及びこれらの合金のいずれかを含む、請求項１に記載の方法。
【請求項１１】
半導体基板（１０２）の上に集積回路を形成する方法であって、
前記半導体基板（１０２）の上に第１及び第２のタイプの半導体デバイス（１３０、１４０）の各々を形成するステップと、
前記第２のタイプの半導体デバイス（１４０）の上に第１の金属層（１１８）を堆積させるステップと、
前記第２のタイプの半導体デバイス（１４０）のみの上で第１のサリサイド形成を行うステップと、
前記第１及び第２のタイプの半導体デバイス（１３０、１４０）の両方の上に第２の金属層（１２３）を堆積させるステップと、
前記第１のタイプの半導体デバイス（１３０）のみの上で第２のサリサイド形成を行うステップと、
を含む方法。
【請求項１２】
前記第１の金属層（１１８）の堆積の前に、前記第１のタイプの半導体デバイス（１３０）をマスク（１１４）で遮蔽するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記第１のサリサイド形成を行った後に、前記マスク（１１４）を除去するステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記第２のタイプの半導体デバイス（１４０）から前記第２の金属層（１２３）を除去するステップをさらに含む、請求項１１に記載の方法。
【請求項１５】
前記第１の金属層（１１８）は、前記第２の金属層（１２３）とは異なる材料で形成される、請求項１１に記載の方法。
【請求項１６】
前記第１のタイプの半導体デバイス（１３０）は、
前記第１のウェル領域（１０３）の上に絶縁体層（１１２）を作るステップと、
前記絶縁体層（１１２）の上にゲート領域（１１３）を作るステップと、
前記ゲート領域（１１３）の両側に絶縁スペーサ（１１１）を形成するステップと、
前記第１のウェル領域（１０３）にソース／ドレイン領域（１２９）を注入するステップと、
によって形成される、請求項１１に記載の方法。
【請求項１７】
前記第１のウェル領域（１０３）は、ＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域及びＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域のいずれかとして作られる、請求項１６に記載の方法。
【請求項１８】
前記第２のタイプの半導体デバイス（１４０）は、
前記第２のウェル領域（１０４）の上に絶縁体層（１０７）を作るステップと、
前記絶縁体層（１０７）の上にゲート領域（１０８）を作るステップと、
前記ゲート領域（１０８）の両側に絶縁スペーサ（１０９）を形成するステップと、
前記第２のウェル領域（１０４）にソース／ドレイン領域（１２８）を注入するステップと、
によって形成される、請求項１１に記載の方法。
【請求項１９】
前記第２のウェル領域（１０４）は、ＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域及びＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域のいずれかとして作られる、請求項１８に記載の方法。
【請求項２０】
前記第１の金属層（１１８）及び前記第２の金属層（１２３）の各々の上にキャップ層を形成するステップをさらに含む、請求項１１に記載の方法。
【請求項２１】
前記キャップ層は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含む、請求項２０に記載の方法。
【請求項２２】
前記第１の金属層（１１８）及び第２の金属層（１２３）は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、Ｎｂ、及びこれらの合金のいずれかを含む、請求項１１に記載の方法。
【請求項２３】
半導体基板（２０２）の上に金属シリサイド層を形成する方法であって、
第１のタイプの半導体デバイス（２３０）を収容するために前記半導体基板（２０２）の中に第１のウェル領域（２０３）を形成するステップと、
第２のタイプの半導体デバイス（２４０）を収容するために前記半導体基板（２０２）の中に第２のウェル領域（２０４）を形成するステップと、
前記第２のタイプの半導体デバイス（２４０）の上に第１の金属層（２２１）を選択的に形成するステップと、
前記第１の金属層（２２１）の上にキャップ層（２２２）を堆積させるステップと、
前記キャップ層（２２２）及び前記第１のタイプの半導体デバイス（２３０）の上に第２の金属層（２２３）を堆積させるステップと、
前記第１及び第２のタイプの半導体デバイス（２３０、２４０）の上でサリサイド形成を行うステップと、
を含む方法。
【請求項２４】
前記第１及び第２のタイプの半導体デバイスの上でサリサイド形成を行う前記ステップは、
前記第１及び第２の金属層（２２１、２２３）をアニールするステップと、
前記キャップ層（２２２）を除去するステップと、
前記第１及び第２のタイプの半導体デバイス（２３０、２４０）から未反応の金属を除去するステップと、
によって達成される、請求項２３に記載の方法。
【請求項２５】
前記第１のウェル領域（２０３）はＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域として作られ、前記第２のウェル領域（２０４）はＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域として作られる、請求項２３に記載の方法。
【請求項２６】
前記第１のウェル領域（２０３）はＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域として作られ、前記第２のウェル領域（２０４）はＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域として作られる、請求項２３に記載の方法。
【請求項２７】
前記第１の金属層（２２１）は、前記第２の金属層（２２３）とは異なる材料で形成される、請求項２３に記載の方法。
【請求項２８】
前記第１のタイプの半導体デバイス（２３０）は、
前記第１のウェル領域（２０３）の上に絶縁体層（２１２）を作るステップと、
前記絶縁体層（２１２）の上にゲート領域（２１３）を作るステップと、
前記ゲート領域（２１３）の両側に絶縁スペーサ（２１１）を形成するステップと、
前記第１のウェル領域（２０３）にソース／ドレイン領域（２２９）を注入するステップと、
によって形成される、請求項２３に記載の方法。
【請求項２９】
前記第２のタイプの半導体デバイス（２４０）は、
前記第２のウェル領域（２０４）の上に絶縁体層（２０７）を作るステップと、
前記絶縁体層（２０７）の上にゲート領域（２０８）を作るステップと、
前記ゲート領域（２０８）の両側に絶縁スペーサ（２０９）を形成するステップと、
前記第２のウェル領域（２０４）にソース／ドレイン領域（２２８）を注入するステップと、
によって形成される、請求項２３に記載の方法。
【請求項３０】
前記サリサイド形成を行う前に、前記第２の金属層（２２３）の上に第２のキャップ層を形成するステップをさらに含む、請求項２３に記載の方法。
【請求項３１】
前記キャップ層（２２２）及び前記第２のキャップ層は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含む、請求項３０に記載の方法。
【請求項３２】
前記第１の金属層（２２１）及び前記第２の金属層（２２３）は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、Ｎｂ、及びこれらの合金のいずれかを含む、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般に、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスの製作に関し、より詳細には、デバイス性能を向上させるためにＣＭＯＳ技術においてデュアル自己整合シリサイドを形成する方法に関する。本発明は、半導体製造の分野において有用性を有する。
【背景技術】
【０００２】
用語サリサイド（salicide）は、自己整合シリサイド（Self-ALIgned siliCIDE）を意味し、自己整合的な方法で形成されるシリサイドのことを言う。サリサイドは、典型的には、金属層（例えば、Ｔｉ、Ｃｏ、Ｎｉ等）をシリコン層の上に堆積させ、次いでこの半導体構造体をアニールすることによって形成される。露出したシリコン又はポリシリコンに金属が接触した場所で、シリサイドが形成される。次に未反応の金属が選択的にエッチングで除去され、その下にある導電性ゲート（通常、ポリシリコン）及びソース／ドレイン構造に自動的に整合したシリサイドが残される。用語「シリサイド」及び「サリサイド」は、本明細書において相互に交換可能に用いられる。サリサイド・プロセスは、通常、ＭＯＳ（金属酸化膜半導体）及びＣＭＯＳプロセスにおいて、接触抵抗及びシート抵抗を低減するために実施される。
【０００３】
図１は、デバイス５１の各々の側（ＮＦＥＴ（Ｎ型電界効果トランジスタ）８０及びＰＦＥＴ（Ｐ型電界効果トランジスタ）７０）に同じシリサイドを有する従来のＣＭＯＳデバイス５１を示す。ＣＭＯＳデバイス５１は、基板５２と、その中に作られたＮウェル（Ｎ型レトログレード・ウェル）領域５３及びＰウェル（Ｐ型レトログレード・ウェル）領域５４とから成る。シャロー・トレンチ分離領域５５もまた、ＣＭＯＳデバイス５１に含まれる。ＣＭＯＳデバイス５１のＮＦＥＴ部分８０は、シリサイド層６０によってキャッピングされたＮＦＥＴゲート５８を含む。さらに、絶縁側壁スペーサ５９が、ＮＦＥＴゲート５８の周囲に作られる。ＮＦＥＴゲート誘電体５７が、ＮＦＥＴゲート５８の下に位置する。さらに、ＮＦＥＴソース／ドレイン・シリサイド・コンタクト５６を含むＮＦＥＴソース／ドレイン注入領域６８もまた、Ｐウェル領域５４内のＮＦＥＴゲート５８の両側に形成される。同様に、ＣＭＯＳデバイス５１のＰＦＥＴ部分７０は、シリサイド層６７でキャッピングされたＰＦＥＴゲート６３を含む。さらに、絶縁側壁スペーサ６１が、ＰＦＥＴゲート６３の周囲に作られる。ＰＦＥＴゲート誘電体６２が、ＰＦＥＴゲート６３の下に位置する。さらに、ＰＦＥＴソース／ドレイン・シリサイド・コンタクト６６を含むＰＦＥＴソース／ドレイン注入領域６９もまた、Ｎウェル領域５３内のＰＦＥＴゲート６３の両側に形成される。図１において同一のハッチング表記で示されるように、ＮＦＥＴソース／ドレイン・シリサイド５６、ＮＦＥＴゲート・シリサイド層６０、ＰＦＥＴソース／ドレイン・シリサイド６６、及びＰＦＥＴゲート・シリサイド層６７は全て、同じシリサイド材料を含む。
【０００４】
しかしながら、このアプローチの欠点の１つは、デュアル・サリサイド・アプローチと比較した場合に、デバイス性能が最適ではないことである。実際に、ＣＭＯＳデバイスのＮＦＥＴ領域及びＰＦＥＴ領域の性能は、異なる種類のシリサイドをそれぞれ（ソース／ドレイン及びゲートのエリアための）ＮＦＥＴ及びＰＦＥＴのエリアに適用すること（デュアル・サリサイド・プロセス）によって、最適化することができる。
【０００５】
図２から図４は、従来のデュアル・サリサイドＣＭＯＳデバイス１（すなわち、２つの異なるシリサイド材料から形成されるＣＭＯＳデバイス１）を形成する反復ステップを示す。一般に、図２に示されるように、デュアル・サリサイド・プロセスは、第１のシリサイド封止膜（例えば、酸化膜又は窒化膜）１４をデバイス１全体の上に堆積させることを伴う。次いで、第１のリソグラフィ・パターン形成及びエッチング・プロセスを行って、デバイス１のＮＦＥＴ領域４０の上の部分の封止膜１４を除去する。ＮＦＥＴ領域４０は、基板２の中に形成されたＰウェル４と、Ｐウェル４の中に形成されたＮＦＥＴソース／ドレイン注入領域１８と、Ｐウェル４の上に形成されたＮＦＥＴゲート誘電体７と、ゲート誘電体７の上に形成されたＮＦＥＴゲート８とからなる。一対の絶縁側壁９もまた、ＮＦＥＴゲート８の周囲に形成される。さらに、シャロー・トレンチ分離領域５もまた、ＣＭＯＳデバイス１に含まれる。膜１４の残りの部分は、デバイス１のＰＦＥＴ領域３０を保護する。ＰＦＥＴ領域３０はＮＦＥＴ領域４０と同様に作られ、ＰＦＥＴ領域３０は、基板２の中に形成されたＮウェル３と、Ｎウェル３の中に形成されたＰＦＥＴソース／ドレイン注入領域１９と、Ｎウェル３の上に形成されたＰＦＥＴゲート誘電体１２と、ＰＦＥＴゲート誘電体１２の上に形成されたＰＦＥＴゲート１３とからなる。一対の絶縁側壁１１が、同様にＰＦＥＴゲート１３の周囲に形成される。ＮＦＥＴ領域４０の上でサリサイド・プロセスを行って、ＮＦＥＴゲート８の上にシリサイド層１０を形成し、同時にＮＦＥＴソース／ドレイン・シリサイド・コンタクト６を形成する。
【０００６】
次に、図３に示されるように、第１の封止膜１４がデバイス１から除去され、第２のシリサイド封止膜（例えば、酸化膜又は窒化膜）１５がデバイス１全体の上に堆積される。次いで、第２のリソグラフィ・パターン形成及びエッチング・プロセスを行って、デバイス１のＰＦＥＴ領域３０の上の部分の封止膜１５を除去する。その後、ＰＦＥＴ領域３０の上でサリサイド・プロセスを行って、ＰＦＥＴゲート１３の上にシリサイド層１７を形成し、同時にＰＦＥＴソース／ドレイン・シリサイド・コンタクト１６を形成する。図４に示されるように、デバイス１のＮＦＥＴ部分４０のシリサイドは、デバイス１のＰＦＥＴ部分３０のシリサイドとは異なる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図２〜図４において提示されるような従来の２つのリソグラフィー段階によるデュアル・サリサイド・プロセスの問題点の１つは、図５に示されるように、２つのリソグラフィー段階の間の処理の際に生じる位置ずれである（点線で囲まれた部分が、位置ずれが生じたデバイス１のエリアを表す）。ＮＦＥＴ領域４０とＰＦＥＴ領域３０との間のこの位置ずれは、（図５においてＳＲＡＭ（同期ランダム・アクセス・メモリ）セル・レイアウトとして示される）デバイス１においてアンダーレイ（underlay）をもたらし、これはデバイス及び／又は回路エリアにおける高いシート抵抗又はオープン・サーキットを引き起こし、その結果、デバイス／回路の性能が低下する可能性がある。したがって、この位置ずれの問題を克服する新規なデュアル・サリサイド・プロセスが要望されている。
【課題を解決するための手段】
【０００８】
上記の観点から、本発明の実施形態は、ＣＭＯＳデバイスを製作する方法を提供し、本方法は、第１のタイプの半導体デバイスを収容するために半導体基板の中に第１のウェル領域を形成するステップと、第２の半導体デバイスを収容するために半導体基板の中に第２のウェル領域を形成するステップと、第１のタイプの半導体デバイスをマスクで遮蔽するステップと、第２のタイプの半導体デバイスの上に第１の金属層を堆積させるステップと、第２のタイプの半導体デバイスの上で第１のサリサイド形成を行うステップと、マスクを除去するステップと、第１及び第２のタイプの半導体デバイスの上に第２の金属層を堆積させるステップと、第１のタイプの半導体デバイスの上で第２のサリサイド形成を行うステップとを含む。本方法は、第２のタイプの半導体デバイスから第２の金属層を除去するステップをさらに含む。第１の実施形態においては、第１のウェル領域はＮＦＥＴウェル領域として作られ、第２のウェル領域はＰＦＥＴウェル領域として作られる。第２の実施形態においては、第１のウェル領域はＰＦＥＴウェル領域として作られ、第２のウェル領域はＮＦＥＴウェル領域として作られる。
【０００９】
さらに、第１の金属層は、第２の金属層とは異なる材料で形成される。さらに、第１のタイプの半導体デバイスは、第１のウェル領域の上に絶縁体層を作るステップと、絶縁体層の上にゲート領域を作るステップと、ゲート領域の両側に絶縁スペーサを形成するステップと、第１のウェル領域にソース／ドレイン領域を注入するステップとによって形成される。さらに、第２のタイプの半導体デバイスは、第２のウェル領域の上に絶縁体層を作るステップと、絶縁体層の上にゲート領域を作るステップと、ゲート領域の両側に絶縁スペーサを形成するステップと、第２のウェル領域にソース／ドレイン領域を注入するステップとによって形成される。本方法は、第１の金属層及び第２の金属層の各々の上にキャップ層を形成するステップをさらに含み、キャップ層は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含み、第１の金属層及び第２の金属層は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、Ｎｂ、及びこれらの合金のいずれかを含む。
【００１０】
本発明の別の態様は、半導体基板の上に集積回路を形成する方法を提供し、本方法は、半導体基板の上に第１及び第２のタイプの半導体デバイスの各々を形成するステップと、第２のタイプの半導体デバイスの上に第１の金属層を堆積させるステップと、第２のタイプの半導体デバイスのみの上で第１のサリサイド形成を行うステップと、第１及び第２のタイプの半導体デバイスの両方の上に第２の金属層を堆積させるステップと、第１のタイプの半導体デバイスのみの上で第２のサリサイド形成を行うステップとを含む。本方法は、第１の金属層の堆積の前に第１のタイプの半導体デバイスをマスクで遮蔽するステップと、第１のサリサイド形成を行った後にマスクを除去するステップとをさらに含む。さらに、本方法は、第２のタイプの半導体デバイスから第２の金属層を除去するステップをさらに含む。さらに、第１の金属層は、第２の金属層とは異なる材料で形成される。さらに、第１のタイプの半導体デバイスは、第１のウェル領域の上に絶縁体層を作るステップと、絶縁体層の上にゲート領域を作るステップと、ゲート領域の両側に絶縁スペーサを形成するステップと、第１のウェル領域にソース／ドレイン領域を注入するステップとによって形成される。
【００１１】
さらに、第１の実施形態によれば、第１のウェル領域は、ＮＦＥＴウェル領域及びＰＦＥＴウェル領域のいずれかとして作られる。また、第２のタイプの半導体デバイスは、第２のウェル領域の上に絶縁体層を作るステップと、絶縁体層の上にゲート領域を作るステップと、ゲート領域の両側に絶縁スペーサを形成するステップと、第２のウェル領域にソース／ドレイン領域を注入するステップとによって形成される。第２の実施形態によれば、第２のウェル領域は、ＮＦＥＴウェル領域及びＰＦＥＴウェル領域のいずれかとして作られる。本方法は、第１の金属層及び第２の金属層の各々の上にキャップ層を形成するステップをさらに含み、キャップ層は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含み、第１の金属層及び第２の金属層は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、Ｎｂ、及びこれらの合金のいずれかを含む。
【００１２】
本発明の別の実施形態は、半導体基板の上に金属シリサイド層を形成する方法を提供し、本方法は、第１のタイプの半導体デバイスを収容するために半導体基板の中に第１のウェル領域を形成するステップと、第２の半導体デバイスを収容するために半導体基板の中に第２のウェル領域を形成するステップと、第２のタイプの半導体デバイスの上に第１の金属層を選択的に形成するステップと、第１の金属層の上にキャップ層を堆積させるステップと、キャップ層及び第１のタイプの半導体デバイスの上に第２の金属層を堆積させるステップと、第１及び第２のタイプの半導体デバイスの上でサリサイド形成を行うステップとを含み、第１及び第２のタイプの半導体デバイスの上でサリサイド形成を行うステップは、第１及び第２の金属層をアニールするステップと、キャップ層を除去するステップと、第１及び第２のタイプの半導体デバイスから未反応の金属を除去するステップとによって達成される。１つの実施形態においては、第１のウェル領域はＮＦＥＴウェル領域として作られ、第２のウェル領域はＰＦＥＴウェル領域として作られる。第２の実施形態においては、第１のウェル領域はＰＦＥＴウェル領域として作られ、第２のウェル領域はＮＦＥＴウェル領域として作られる。さらに、第１の金属層は、第２の金属層とは異なる材料で形成される。
【００１３】
さらに、第１のタイプの半導体デバイスは、第１のウェル領域の上に絶縁体層を作るステップと、絶縁体層の上にゲート領域を作るステップと、ゲート領域の両側に絶縁スペーサを形成するステップと、第１のウェル領域にソース／ドレイン領域を注入するステップとによって形成される。さらに、第２のタイプの半導体デバイスは、第２のウェル領域の上に絶縁体層を作るステップと、絶縁体層の上にゲート領域を作るステップと、ゲート領域の両側に絶縁スペーサを形成するステップと、第２のウェル領域にソース／ドレイン領域を注入するステップとによって形成される。本方法は、サリサイド形成を行う前に第２の金属層の上に第２のキャップ層を形成するステップをさらに含み、キャップ層及び第２のキャップ層は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含み、第１の金属層及び第２の金属層は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、Ｎｂ、及びこれらの合金のいずれかを含む。
【００１４】
一般に、本発明の実施形態は、ＣＭＯＳデバイスのＮＦＥＴ領域及びＰＦＥＴ領域のソース／ドレイン・エリア及びゲート・エリアにおいて、１つのリソグラフィー段階のみで、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＰｄＳｉ、ＰｔＳｉ、ＴａＳｉ２、ＲｅＳｉ等及びそれらの合金などのデュアル・サリサイドを形成する（すなわち、異なるサリサイドの形成）、ダブル自己整合技術を提供する。したがって、本発明の実施形態は、必要なリソグラフィー段階を減らし、デュアル・サリサイド形成プロセスを極めて簡単なものとし、いくつかの従来技術に付随する位置ずれの問題を排除する。さらに、本発明の実施形態は、ＮＦＥＴ領域において１つのサリサイドを形成し、ＰＦＥＴ領域において異なるサリサイドを形成することによって、ＣＭＯＳデバイスの性能を最適化することを可能にする。
【００１５】
本発明の実施形態のこれら及び他の態様は、以下の説明と添付図面とを組み合わせて考えると、よりよく認識され、理解されるであろう。しかしながら、以下の説明は、本発明の好ましい実施形態及びその多くの具体的な詳細を示しているが、例示のみの目的で提示され、限定を目的としないことを理解されたい。本発明の趣旨から逸脱することなく、本発明の実施形態の範囲内で多くの変更及び改変を行うことができ、本発明の実施形態はそのような改変の全てを含む。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態は、以下の詳細な説明から、図面を参照して、よりよく理解されるであろう。
【００１７】
本発明の実施形態並びにその種々の特徴及び利点の詳細は、添付図面に示され以下の記載で詳述される非限定的な実施形態を参照して、より詳しく説明される。図面に示された特徴は必ずしも一定の縮尺で描かれていないことに留意されたい。周知の構成要素及び処理技術の記載は、本発明の実施形態を不必要に不明瞭にしないように、省略されている。本明細書で用いられる例は、本発明の実施形態を実行できる方法の理解を容易にすること、及び、さらに当業者が本発明の実施形態を実行できるようにすることのみを意図している。したがって、これらの例は、本発明の実施形態の範囲を限定するものと解釈すべきではない。
【００１８】
上記のように、従来のデュアル・サリサイド処理において典型的な位置ずれの問題を克服する、新規なデュアル・サリサイド・プロセスが要望されている。本発明の実施形態は、１つのパターン形成段階しか必要としないためパターンの重なりを排除できる、異なるデバイスの上に異なるシリサイド材料を形成する簡単な製造方法を提供することによって、この要望を満たす。ここで図面を参照して、より具体的には、全図面を通して同様の参照符号が常に対応する特徴を表している図６から図１８を参照して、本発明の好ましい実施形態が示される。
【００１９】
図６から図９は、本発明の第１の実施形態による、デュアル・サリサイドＣＭＯＳデバイス１０１を製作する反復ステップを示す。図６に示されるように、本発明の第１の実施形態によるデュアル・サリサイド・プロセスは、第１のシリサイド封止膜（例えば、酸化物、窒化物、又はＴｉＮの膜）１１４をデバイス１０１全体の上に堆積させることを伴う。次いで、第１の（且つ唯一の）リソグラフィ・パターン形成及びエッチング・プロセスを行って、デバイス１０１のＮＦＥＴ領域１４０の上の部分の封止膜１１４を除去する。ＮＦＥＴ領域１４０は、基板１０２の中に形成されたＰウェル１０４と、Ｐウェル１０４の中に形成されたＮＦＥＴソース／ドレイン注入領域１２８と、Ｐウェル１０４の上に形成されたＮＦＥＴゲート誘電体１０７と、ゲート誘電体１０７の上に形成されたＮＦＥＴゲート１０８とを含む。一対の絶縁側壁１０９もまた、ＮＦＥＴゲート１０８の周囲に形成される。さらに、ＣＭＯＳデバイス１０１中の種々のデバイスの間を電気的に分離するために、シャロー・トレンチ分離領域１０５もまたＣＭＯＳデバイス１０１に含まれる。次いで、第１の金属層１１８が、デバイス１０１の上に堆積される。必要に応じて、次のアニーリング・プロセスの際のシリサイドの酸化を防ぐために、第１の金属層１１８の上にキャップ層（図示せず）を形成してもよい。さらに、当業者であれば、任意のキャップ層を第１の金属層１１８の上にどのように組み込むか容易に理解できるであろう。
【００２０】
１つの実施形態においては、基板１０２は、単結晶シリコン層を含む。或いは、基板１０２は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム・リン（ＧａＰ）、インジウム・ヒ素（ＩｎＡｓ）、インジウム・リン（ＩｎＰ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ガリウム・ヒ素（ＧａＡｓ）、又は他の半導体を含む、いずれかの適切な半導体材料を含むことができるが、これらに限定されるものではない。膜１１４の残りの部分は、デバイス１のＰＦＥＴ領域１３０を保護する。ＰＦＥＴ領域１３０は、ＮＦＥＴ領域１４０と同様に作られており、ＰＦＥＴ領域１３０は、基板１０２の中に形成されたＮウェル１０３と、Ｎウェル１０３の中に形成されたＰＦＥＴソース／ドレイン注入領域１２９と、Ｎウェル１０３の上に形成されたＰＦＥＴゲート誘電体１１２と、ＰＦＥＴゲート誘電体１１２の上に形成されたＰＦＥＴゲート１１３とを含む。一対の絶縁側壁１１１が、同様にＰＦＥＴゲート１１３の周囲に形成される。さらに、レトログレード・ウェル領域（Ｐウェル１０４及びＮウェル１０３）は、高エネルギー・イオン注入及びアニーリングといった周知の技術を用いて形成することができる。ＮＦＥＴ領域１４０の上でサリサイド・プロセスを行って、図７に示されるように、ＮＦＥＴゲート１０８の上にシリサイド層１１０を形成し、ＮＦＥＴソース／ドレイン・シリサイド・コンタクト１０６を形成する。
【００２１】
次いで、図８に示されるように、シリサイド封止膜１１４をデバイス１０１から除去し、第２の金属層１２３をデバイス１０１全体の上（すなわち、ＮＦＥＴ領域１４０及びＰＦＥＴ領域１３０の両方の上）に堆積させる。必要に応じて、次のアニーリング・プロセスの際のシリサイドの酸化を防ぐために、第２の金属層１２３の上にキャップ層（図示せず）を形成してもよい。さらに、当業者であれば、任意のキャップ層を第２の金属層１２３の上にどのように組み込むか容易に理解できるであろう。その後、図９に示されるように、アニーリング・プロセスを行った後、その結果として、ＰＦＥＴゲート１１３の上のシリサイド層１１７と、ＰＦＥＴゲート１１３の両側のソース／ドレイン・シリサイド・コンタクト１１６とが形成される。図９に示されるように、デバイス１０１のＮＦＥＴ部分１４０のシリサイドは、デバイス１０１のＰＦＥＴ部分１３０のシリサイドとは異なる。さらに、本発明の第１の実施形態によって提供されるデュアル・サリサイド・プロセスは、１回のみのリソグラフィ・パターン形成及びエッチング・プロセスをシリサイド封止膜１１４の上で実行することによって行われる。したがって、従来のアプローチとは違って第２の封止膜は不要であり、そのため第２のパターン形成プロセスを必要としない。さらに、１回のパターン形成プロセスしか必要としないため位置ずれの問題は生じず、それにより、従来のデバイスにおいてしばしば見られた上記の位置ずれの問題が克服される。
【００２２】
上記の説明及び添付図面は、ＮＦＥＴ領域１４０が先にサリサイド・プロセスの対象となることを示しているが、本発明の実施形態は、そのような順番に限定されるものではない。逆に、ＰＦＥＴ領域１３０は、同様且つ最適に、先にサリサイド・プロセスの対象とすることができ、本発明の実施形態は、いかなる特定の順番にも限定されるものではない。実際には、デバイス１０１の、より高いサーマル・バジェット（thermal budget）を必要とする方の側（ＮＦＥＴ側１４０又はＰＦＥＴ側１３０）に、先にシリサイドを形成することが好ましい。このようにして、第２のシリサイドを形成する際の第１のシリサイドに対する影響を最小化することができる。本発明の実施形態の下では、サーマル・バジェットは、急速加熱処理（ＲＴＰ）を用いて低減することができる。
【００２３】
図１０から図１３は、本発明の第２の実施形態による、デュアル・サリサイドＣＭＯＳデバイス２０１を製作する反復ステップを表しており、これは、（デバイスの両側の）両方のシリサイドが共通のシリサイド化温度域（temperature window）を有する場合に用いると有利である。図１０に示されるように、本発明の第２の実施形態によるデュアル・サリサイド・プロセスは、第１の金属層２２１をデバイス２０１全体の上に堆積させることを伴う。次いで、ＴｉＮなどのキャップ層２２２を第一の金属層２２１の上に堆積させる。図１０に示されるＣＭＯＳデバイス２０１は、一般にＮＦＥＴ領域２４０及びＰＦＥＴ領域２３０を含むものであり、より詳細には、基板２０２の中に形成されたＰウェル２０４と、Ｐウェル２０４の中に形成されたＮＦＥＴソース／ドレイン注入領域２２８と、Ｐウェル２０４の上に形成されたＮＦＥＴゲート誘電体２０７と、ゲート誘電体２０７の上に形成されたＮＦＥＴゲート２０８とを含む。同様に、ＰＦＥＴ領域２３０は、基板２０２の中に形成されたＮウェル２０３と、Ｎウェル２０３の中に形成されたＰＦＥＴソース／ドレイン注入領域２２９と、Ｎウェル２０３の上に形成されたＰＦＥＴゲート誘電体２１２と、ＰＦＥＴゲート誘電体２１２の上に形成されたＰＦＥＴゲート２１３とを含む。一対の絶縁側壁２１１がＰＦＥＴゲート２１３の周囲に形成され、一対の絶縁側壁２０９がＮＦＥＴゲート２０８の周囲に同様に形成される。さらに、ＣＭＯＳデバイス２０１の種々のデバイスの間を電気的に分離するために、シャロー・トレンチ分離領域２０５もまたＣＭＯＳデバイス２０１に含まれる。
【００２４】
次いで、図１１に示されるように、第一の（且つ唯一の）リソグラフィ・パターン形成及びエッチング・プロセス（好ましくは、異方性ドライ・エッチング・プロセス）を行って、デバイス２０１のＰＦＥＴ領域２３０の上の金属層２２１及びキャップ層２２２の部分を除去する。次に、図１２に示されるように、第２の金属層２２３をデバイス２０１全体の上に堆積させる。追加のキャップ層（図示せず）を第２の金属層２２３の上に堆積させる場合もある。追加のキャップ層（図示せず）は、アニーリングを伴う、プロセスの次のステップの際に、シリサイドの酸化を防ぐことができる。さらに、当業者であれば、任意のキャップ層を第２の金属層２２３の上にどのように組み込むか容易に理解できるであろう。
【００２５】
次に、図１３に示されるように、アニーリング・プロセスを行って両方のシリサイド（すなわち、ＮＦＥＴ領域２４０のシリサイド及びＰＦＥＴ領域２３０のシリサイド）を形成し、ＮＦＥＴゲート２０８の上のシリサイド層２１０と、ＰＦＥＴゲート２１３の上のシリサイド層２１７と、ＮＦＥＴゲート２０８の両側のソース／ドレイン・シリサイド・コンタクト２０６及びＰＦＥＴゲート２１３の両側のソース／ドレイン・シリサイド・コンタクト２１６とを得る。図１３に示されるように、デバイス２０１のＮＦＥＴ部分２４０のシリサイドは、デバイス２０１のＰＦＥＴ部分２３０のシリサイドとは異なる。この後、未反応のキャップ層２２２（又は、第２の任意のキャップ層も堆積された場合には、複数のキャップ層）及び金属がエッチング・プロセスで選択的に剥ぎ取られ、図１３に示されるデュアル・サリサイドＣＭＯＳデバイス２０１が形成される。さらに、シリサイド材料は、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＰｄＳｉ、ＰｔＳｉ、ＴａＳｉ２、ＲｅＳｉ等、及びそれらの合金を含むことができる。
【００２６】
本発明の第１の実施形態の場合と同様に、第２の実施形態の上記の説明及び添付図面は、ＰＦＥＴ領域２３０が先にサリサイド・プロセスの対象となることを示しているが、本発明の実施形態はそのような順番に限定されるものではない。この場合も、ＮＦＥＴ領域２４０は、同様且つ最適に、先にサリサイド・プロセスの対象とすることができ、本発明の実施形態は、いかなる特定の順番にも限定されるものではない。
【００２７】
図１４（Ａ）から図１４（Ｆ）は、本発明の実施形態による自己整合デュアル・サリサイドＣＭＯＳデバイスを製作する反復ステップを示す。例えば、ＮｉＳｉをＣｏＳｉ２の上に重ねる場合には、以下のシーケンスを（図１４（Ａ）から１４（Ｆ）に示されるように）実行することができる。このプロセスはＳｉベース３０１から始まり（図１４（Ａ））、次いでＣｏ／ＴｉＮ層３０２をＳｉベース３０１の上に堆積させる（図１４（Ｂ））。次いで、図１４（Ｃ）に示されるように、第１のＲＴＰを行ってＣｏＳｉ層３０３を形成する。次に、ＴｉＮ及び未反応のＣｏを剥ぎ取り、第２のＲＴＰを行ってＣｏＳｉ２層３０４を形成する（図１４（Ｄ））。その後、図１４（Ｅ）に示されるように、Ｎｉ／ＴｉＮ層３０５をＣｏＳｉ２層３０４の上に堆積させる。次に、ＮｉＳｉ形成のための条件を再現するために、第３のＲＴＰを行う。さらに、図１４（Ｆ）に示されるように、ＴｉＮ層及び未反応のＮｉ層を剥ぎ取った後、この場合にはＣｏＳｉ２である第１のシリサイド３０４の上に、ＮｉＳｉを一部含む非常に薄い層３０６が残る場合もある。
【００２８】
図１５は、ＮｉＳｉをＣｏＳｉ２の上に重ねる、図１４（Ａ）から１４（Ｆ）に示されるプロセスにおける３つのステップの際のシリサイドのシート抵抗を示す。図１５に示されるように、第１の段階（ＣｏＳｉ２形成後）から、第２の段階（ＣｏＳｉ２形成後＋５０ＡのＢＨＦ（緩衝フッ化水素酸すなわちＢＯＥ（緩衝酸化物エッチング（buffered oxide etch）））洗浄））、第３の段階（ＣｏＳｉ２形成後＋５０Ａ  ＢＨＦ洗浄＋ＮｉＳｉ形成アニール）にかけて、シート抵抗の顕著な変化はない。実際に、シート抵抗は、３つの段階を通してほぼ一定のままであり、およそ８．１〜８．２オーム／スクエアである。シート抵抗の顕著な変化がないことは、第１のシリサイド（ＣｏＳｉ２）の上に第２のシリサイド（ＮｉＳｉ）がほとんど形成されていないことを示しているので、有利である。このことは、図１６に示される、オージェ電子による深さプロファイル分析によって確認される。
【００２９】
図１６は、図１４（Ｆ）に示される最終的なデュアル・サリサイド構造体由来の種々の物質の相対濃度（％）の深さプロファイルを示す。これは、最終的に得られるシリサイドの上には、若干のＮｉがＣｏシリサイドに混合した薄い層のみが存在することを示す。図１６は、本発明の実施形態によって、異なるデバイスのエリアに異なるシリサイドを形成することができることを証明している。
【００３０】
本発明の第１及び第２の実施形態についてのプロセス・フロー図は、図６から図１６において提示される構成要素に言及する説明を含む図１７及び図１８のフローチャートに示されており、図１７は、本発明の第１の実施形態によるＣＭＯＳデバイス１０１の作製方法を説明し、この方法は、第１のタイプの半導体デバイス１３０を収容するために半導体基板１０２の中に第１のウェル領域１０３を形成するステップ（４０１）と、第２のタイプの半導体デバイス１４０を収容するために半導体基板１０２の中に第２のウェル領域１０４を形成するステップ（４０３）と、第１のタイプの半導体デバイス１３０をマスク１１４で遮蔽するステップ（４０５）と、第２のタイプの半導体デバイス１４０の上に第１の金属層１１８を堆積させるステップ（４０７）と、第２のタイプの半導体デバイス１４０の上で第１のサリサイド形成を行うステップ（４０９）と、マスク１１４を除去するステップ（４１１）と、第１及び第２のタイプの半導体デバイス１３０、１４０の上に第２の金属層１２３を堆積させるステップ（４１３）と、第１のタイプの半導体デバイス１３０の上で第２のサリサイド形成を行うステップ（４１５）とを含む。
【００３１】
本方法は、第２のタイプの半導体デバイス１４０から第２の金属層１２３を除去するステップをさらに含む。１つの実施形態においては、第１のウェル領域１０３はＮＦＥＴウェル領域として作られ、第２のウェル領域１０４はＰＦＥＴウェル領域として作られる。別の実施形態においては、第１のウェル領域１０３はＰＦＥＴウェル領域として作られ、第２のウェル領域１０４はＮＦＥＴウェル領域として作られる。さらに、第１の金属層１１８は、第２の金属層１２３とは異なる材料で形成される。さらに、第１のタイプの半導体デバイス１３０は、第１のウェル領域１０３の上に絶縁体層１１２を作るステップと、絶縁体層１１２の上にゲート領域１１３を作るステップと、ゲート領域１１３の両側に絶縁スペーサ１１１を形成するステップと、第１のウェル領域１０３にソース／ドレイン領域１２９を注入するステップとによって、形成される。さらに、第２のタイプの半導体デバイス１４０は、第２のウェル領域１０４の上に絶縁体層１０７を作るステップと、絶縁体層１０７の上にゲート領域１０８を作るステップと、ゲート領域１０８の両側に絶縁スペーサ１０９を形成するステップと、第２のウェル領域１０４にソース／ドレイン領域１２８を注入するステップとによって、形成される。本方法は、必要に応じて、第１の金属層１１８及び第２の金属層１２３の各々の上にキャップ層（図示せず）を形成するステップをさらに含み、キャップ層（図示せず）は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含み、第１の金属層１１８及び第２の金属層１２３は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、Ｎｂ、及びこれらの合金のいずれかを含む。
【００３２】
図１８は、半導体基板２０２の上に金属シリサイド層を形成する方法を説明する、本発明の第２の実施形態によるプロセス・フローを示すものであり、本方法は、第１のタイプの半導体デバイス２３０を収容するために半導体基板２０２の中に第１のウェル領域２０３を形成するステップ（５０１）と、第２のタイプの半導体デバイス２４０を収容するために半導体基板２０２の中に第２のウェル領域２０４を形成するステップ（５０３）と、第２のタイプの半導体デバイス２４０の上に第１の金属層２２１を選択的に形成するステップ（５０５）と、第１の金属層２２１の上にキャップ層２２２を堆積させるステップ（５０７）と、キャップ層２２２及び第１のタイプの半導体デバイス２３０の上に第２の金属層２２３を堆積させるステップ（５０９）と、第１及び第２のタイプの半導体デバイス２３０、２４０の上でサリサイド形成を行うステップ（５１１）とを含み、サリサイド形成を行うプロセス（５１１）は、第１及び第２の金属層２２１、２２３をアニールするステップと、キャップ層２２２を除去するステップと、第１及び第２のタイプの半導体デバイス２３０、２４０から未反応の金属を除去するステップとによって達成される。本方法は、必要に応じて、サリサイド形成を行うプロセス（５１１）の前に第２の金属層２２３の上に第２のキャップ層（図示せず）を形成するステップをさらに含み、キャップ層２２２及び第２のキャップ層（図示せず）は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含み、第１の金属層２２１及び第２の金属層２２３は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、Ｎｂ、及びこれらの合金のいずれかを含む。
【００３３】
１つの実施形態においては、第１のウェル領域２０３はＮＦＥＴウェル領域として作られ、第２のウェル領域２０４はＰＦＥＴウェル領域として作られる。別の実施形態においては、第１のウェル領域２０３はＰＦＥＴウェル領域として作られ、第２のウェル領域２０４はＮＦＥＴウェル領域として作られる。さらに、第１の金属層２２１は、第２の金属層２２３とは異なる材料で形成される。さらに、第１のタイプの半導体デバイス２３０は、第１のウェル領域２０３の上に絶縁体層２１２を作るステップと、絶縁体層２１２の上にゲート領域２１３を作るステップと、ゲート領域２１３の両側に絶縁スペーサ２１１を形成するステップと、第１のウェル領域２０３にソース／ドレイン領域２２９を注入するステップとによって、形成される。さらに、第２のタイプの半導体デバイス２４０は、第２のウェル領域２０４の上に絶縁体層２０７を作るステップと、絶縁体層２０７の上にゲート領域２０８を作るステップと、ゲート領域２０８の両側に絶縁スペーサ２０９を形成するステップと、第２のウェル領域２０４にソース／ドレイン領域２２８を注入するステップとによって、形成される。
【００３４】
一般に、本発明の実施形態は、ＣＭＯＳデバイスのＮＦＥＴ領域及びＰＦＥＴ領域のソース／ドレイン・エリア及びゲート・エリアにおいて、１つのリソグラフィー段階のみで、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＰｄＳｉ、ＰｔＳｉ、ＴａＳｉ２、ＲｅＳｉ等及びそれらの合金などのデュアル・サリサイドを形成する（すなわち、異なるサリサイドの形成）、ダブル自己整合技術を提供する。したがって、本発明の実施形態は、必要なリソグラフィー段階を減らし、デュアル・サリサイド形成プロセスを極めて簡単なものとし、いくつかの従来技術に付随する位置ずれの問題を排除する。さらに、本発明の実施形態は、ＮＦＥＴ領域において１つのサリサイドを形成し、ＰＦＥＴ領域において異なるサリサイドを形成することによって、ＣＭＯＳデバイスの性能を最適化することを可能にする。
【００３５】
上記の特定の実施形態の説明は、本発明の一般的な性質を十分に明らかにするものであるため、他者は、現在の知識を適用して、包括的な概念から逸脱することなく種々の用途のためにこの特定の実施形態を容易に改変し及び／又は適合させることができ、したがって、このような適合及び改変は、開示された実施形態の均等物の意味及び範囲内にあるものと理解されるべきであり、かつそのように意図されている。本明細書において用いられている用語又は術語は、説明を目的とするものであり、限定を目的とするものではないことを理解されたい。したがって、好ましい実施形態に関して本発明を説明してきたが、当業者であれば、本発明の実施形態は特許請求の範囲の趣旨及び範囲内で改変して実施できることが分かるであろう。
【図面の簡単な説明】
【００３６】
【図１】デバイスの両側に同じシリサイドを有する従来のサリサイドＣＭＯＳデバイスを示す概略図である。
【図２】従来のデュアル・サリサイドＣＭＯＳデバイスを製作する反復ステップを示す概略図である。
【図３】従来のデュアル・サリサイドＣＭＯＳデバイスを製作する反復ステップを示す概略図である。
【図４】従来のデュアル・サリサイドＣＭＯＳデバイスを製作する反復ステップを示す概略図である。
【図５】ＣＭＯＳデバイスの従来のＳＲＡＭセル・レイアウトを示す概略図である。
【図６】本発明の第１の実施形態によるデュアル・サリサイドＣＭＯＳデバイスを製作する反復ステップを示す概略図である。
【図７】本発明の第１の実施形態によるデュアル・サリサイドＣＭＯＳデバイスを製作する反復ステップを示す概略図である。
【図８】本発明の第１の実施形態によるデュアル・サリサイドＣＭＯＳデバイスを製作する反復ステップを示す概略図である。
【図９】本発明の第１の実施形態によるデュアル・サリサイドＣＭＯＳデバイスを製作する反復ステップを示す概略図である。
【図１０】本発明の第２の実施形態によるデュアル・サリサイドＣＭＯＳデバイスを製作する反復ステップを示す概略図である。
【図１１】本発明の第２の実施形態によるデュアル・サリサイドＣＭＯＳデバイスを製作する反復ステップを示す概略図である。
【図１２】本発明の第２の実施形態によるデュアル・サリサイドＣＭＯＳデバイスを製作する反復ステップを示す概略図である。
【図１３】本発明の第２の実施形態によるデュアル・サリサイドＣＭＯＳデバイスを製作する反復ステップを示す概略図である。
【図１４】本発明の実施形態による自己整合デュアル・サリサイドＣＭＯＳデバイスを製作する反復ステップを示す概略図である。
【図１５】本発明の実施態様によるシリサイドのシート抵抗を示すグラフ図である。
【図１６】図１４（Ｆ）に示される自己整合デュアル・シリサイド構造体のスパッタ時間に対する相対濃度の百分率を示すグラフ図である。
【図１７】本発明の第１の実施形態による好ましい方法を示すフロー図である。
【図１８】本発明の第２の実施形態による好ましい方法を示すフロー図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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