【事件の表示】
　特許第２８９２４４４号「表示装置の列電極駆動回路」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２８９２４４４号の特許を維持する。
【理　由】
１．手続の経緯
　特許第２８９２４４４号の請求項１に係る発明についての出願は、平成２年６月１４日に特許出願され、平成１１年２月２６日に設定登録され、その後、その特許について特許異議申立人　佐藤勝明より特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成１２年４月３日に訂正請求がなされ、再度取消理由通知がなされ、その指定期間内である平成１２年５月３１日に、平成１２年４月３日付け訂正請求が取り下げられるとともに、再度訂正請求がなされたものである。
　
２．訂正の適否について
ア．訂正の内容
　平成１２年５月３１日付け訂正請求書にて特許権者が求める訂正の内容は以下のとおりである。
ａ．請求項１の「同一サンプリング期間に入力される隣接する行電極に対応する表示信号を、実質的に同一のサンプリング周期で且つ互いに異なるタイミングでサンプルホールドする複数のサンプルホールド手段と」の記載を「同一サンプリング期間に入力される隣接する行電極に対応する異なる表示信号を入力し、該入力した信号を実質的に同一のサンプリング周期で且つ互いに異なるタイミングでそれぞれサンプルホールドする複数のサンプルホールド手段と」と訂正する。
ｂ．明細書８頁８行−８頁２０行の「（課題を解決するための手段）
　本発明の列電極駆動回路は、複数の列電極と行電極を備えた表示装置の列電極駆動回路であって、同一サンプリング期間に入力される隣接する行電極に対応する表示信号を、実質的に同一のサンプリング周期で且つ互いに異なるタイミングでサンプルホールドする複数のサンプルホールド手段と、前記行電極毎に該複数のサンプルホールド手段の内の何れかを選択し、選択されたサンプルホールド手段がホールドしている表示信号を同一の列電極に供給する出力手段とを備えており、そのことにより上記目的が達成される。」の記載を「（課題を解決するための手段）
　本発明の列電極駆動回路は、複数の列電極と行電極を備えた表示装置の列電極駆動回路であって、同一サンプリング期間に入力される隣接する行電極に対応する異なる表示信号を入力し、該入力した信号を実質的に同一のサンプリング周期で且つ互いに異なるタイミングでそれぞれサンプルホールドする複数のサンプルホールド手段と、前記行電極毎に該複数のサンプルホールド手段の内の何れかを選択し、選択されたサンプルホールド手段がホールドしている表示信号を同一の列電極に供給する出力手段とを備えており、そのことにより上記目的が達成される。」と訂正する。
ｃ．明細書１５頁１１行の「第４の実施例」の記載を「参考例」と訂正する。
ｄ．明細書１５頁１２及び１７行の「本実施例」の記載を「本参考例」と訂正する。
ｅ．明細書１６頁８行の「第５の実施例」の記載を「第４の実施例」と訂正する。
ｆ．明細書１７頁５−６行の「第８図に本発明の第６の実施例を示す。本実施例については、第１〜５の実施例よりも」の記載を「第８図に本発明の第５の実施例を示す。本実施例については、第１〜４の実施例よりも」と訂正する。
ｇ．明細書２１頁２０−２２頁１１行の「また、デルタ配列の表示ユニットに特に適合した本発明の列電極駆動回路に於いて、２個のサンプルホールド手段に同一の表示信号を与えた場合には、該２個のサンプルホールド手段によってデルタ配列にマッチしたタイミングでサンプリングが行われる。このようにしてサンプリングされた表示信号は、サンプリング期間の半分の時間で順次表示ユニットの駆動に用いられることが可能であるため、外部メモリや表示信号の倍速変換回路を用いることなく、デルタ配列の利点を活かして行電極を増やすことなく、高い表示品位を得ることができる。」の記載を削除する。　
　
イ．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記ａに関する記載として、「例えばインターレース走査方式の表示信号をフィールドメモリを用いて倍速ノンインターレース表示する表示方式は、奇数フィールドに属する表示信号を列電極駆動回路116に表示信号VAとして与え、偶数フィールドに属する表示信号を列電極駆動回路116に表示信号VBとして与える」（明細書６頁１４−２０行）、「サンプルホールド回路12Aはシフトレジスタから出力された奇数番目のサンプリング信号q1、q3、・・・、q2n-1に従って表示信号VAの電圧成分をサンプリングし、ホールドする。これに対してサンプルホールド回路12Bは、シフトレジスタ11から出力された偶数番目のサンプリング信号q2、q4、・・・、q2nに従って、表示信号VAに対応する行に隣接する行のための表示信号VBの電圧成分をサンプリングし、ホールドする。
　出力バッファ回路13Aは、サンプルホールド回路12Aがホールドした電圧にほぼ等しい電圧信号QA1〜QAnを出力パルスＴに従って同時に取り込み、選択信号Ｕのレベルが正の期間に、列電極141へ並列に出力する。他方、出力バッファ回路13Bは、サンプルホールド回路12Bがホールドした電圧にほぼ等しい電圧信号QB1〜QBnを出力パルスＴに従って同時に取り込み、選択信号Ｕのレベルが負の期間に列電極141へ並列に出力する。」（明細書１０頁６行−１１頁４行）の記載がある。
　したがって、上記ａの訂正は、願書に添付した明細書に記載した事項の範囲内で、サンプルホールド手段のサンプルホールドする信号が実施例の一部に記載された内容となるよう、特許請求の範囲を具体的に限定したものであるから、特許請求の範囲の減縮である。
　上記ｂの訂正は、特許請求の範囲の訂正にあわせて、対応する発明の詳細な説明の記載を訂正するものであるから明りょうでない記載の釈明である。
　上記ｃ乃至ｇの訂正は特許請求の範囲の訂正にあわせて、該特許請求の範囲に含まれなくなった実施例を削除し、当該実施例に基づく効果を削除するものであるから、明りょうでない記載の釈明である。
　
　そして、上記ａ乃至ｇの訂正は、新規事項の追加に該当せず、また、実質上特許請求の範囲を拡張し、または変更するものではない。
　
ウ．独立特許要件の判断
Ａ．特許法第３６条について
　上記訂正により、特許請求の範囲の記載と、発明の詳細な説明の記載との対応が明りょうとなり、当審が平成１２年４月２０日付け取消理由通知書で指摘した記載不備は解消した。
　
Ｂ．訂正後の本件発明
　訂正明細書の請求項１に係る発明（以下、本件発明という）は、その特許請求の範囲の請求項１に記載された下記のとおりのものである。
　　　　記　　　　
　複数の列電極と行電極を備えた表示装置の列電極駆動回路であって、
　同一サンプリング期間に入力される隣接する行電極に対応する異なる表示信号を入力し、該入力した信号を実質的に同一のサンプリング周期で且つ互いに異なるタイミングでそれぞれサンプルホールドする複数のサンプルホールド手段と、
　前記行電極毎に該複数のサンプルホールド手段の内の何れかを選択し、選択されたサンプルホールド手段がホールドしている表示信号を同一の列電極に供給する出力手段とを備えた表示装置の列電極駆動回路。
　
Ｃ．特許法第２９条について
i)引用刊行物の記載事項
　本件発明に対して、当審が平成１２年２月８日付け取消理由通知で通知した取消理由の概要は、「本件発明は、本件出願前に国内において頒布された下記の刊行物に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。」というものである。
　そして、上記取消理由通知で引用した刊行物１には下記のとおりの記載がある。
刊行物１：特開平２−８４６８５号
「第１図は本発明に係るフルライン駆動方式のディスプレイ装置の一実施例を示す回路図である。
　入力端子３０，３１，３２には夫々映像信号を色復調して得られるＲ、Ｂ、Ｇ信号が導入される。これらのＲ、Ｂ、Ｇ信号はスイッチＳａを構成するＳ２０，Ｓ２１，Ｓ２２を介してサンプリング回路３３又はサンプリング回路３４に導入される。これらのスイッチＳ２０乃至Ｓ２２は端子３５に導入される制御信号Ｐ１により制御され、制御信号Ｐ１の”Ｈ”で端子ａを選択し、”Ｌ”で端子ｂを選択する。これにより、入力端子３０，３１，３２に導入された色信号は水平走査線期間の前半にはサンプリング回路３３に入力され、後半にはサンプリング回路３４に入力される。
　端子３６には水平及び垂直方向の画素数に基づいたサンプリングパルスＰｓが導入されており、サンプリングパルスＰｓは第６図の従来例のサンプリングパルスＰ８の２倍の周波数である。サンプリング回路３３，３４はいずれもパルスＰｓのタイミングで入力端子３０，３１，３２からの色信号をＲ信号、Ｂ信号、Ｇ信号の順にサンプリングする。サンプリング回路３３，３４でサンプリングされた色信号は夫々ホールド回路３７，３８に入力される。ホールド回路３７，３８はいずれも１／２水平走査線期間色信号を保持し、ホールド回路３７からの色信号はスイッチ群Ｓｂ及びスイッチ群Ｓｄを介して液晶パネル３９に供給され、ホールド回路３８からの色信号はスイッチ群Ｓｃ及びスイッチ群Ｓｅを介して液晶パネル３９に供給される。
　即ち、ホールド回路３７に導入された色信号を導入された順番にＲ１，Ｂ１，Ｇ１，Ｒ２，Ｂ２，Ｇ２，Ｒ３，Ｂ３・・・とすると、スイッチＳ２３ａの端子ａ，ｂには夫々Ｒ１、Ｂ１信号が導入され、スイッチＳ２４ａの端子ａ，ｂには夫々Ｇ１、Ｒ２信号が導入され、スイッチＳ２５ａの端子ａ，ｂには夫々Ｂ２、Ｇ２信号が導入される。以下、同様にして、ホールド回路３７からの色信号はスイッチ群Ｓｂの各スイッチの端子ａ，ｂに導入される。また、同様に、ホールド回路３８からの色信号は導入された順番にスイッチ群Ｓｃの各スイッチＳ２３ｂ、Ｓ２４ｂ、Ｓ２５ｂ、・・・の端子ａ，ｂに導入される。スイッチ群Ｓｂの各スイッチＳ２３ａ、Ｓ２４ａ、・・・のコモン端ｃはスイッチ群Ｓｄの各スイッチＳ２６ａ、Ｓ２７ａ・・・を介して液晶パネル３９の端子４５ａ、４６ａに接続され、スイッチ群Ｓｃの各スイッチＳ２３ｂ、ｓ２４ｂ、・・・のコモン端ｃはスイッチ群Ｓｅの各スイッチＳ２６ｂ、Ｓ２７ｂ、・・・を夫々介して液晶パネル３９の端子４５ｂ、４６ｂ、・・・に接続される。
　端子４０には１／４水平周期で”Ｈ”、”Ｌ”が切替わる制御信号Ｐ２が導入されており、スイッチ群Ｓｂ、Ｓｃの各スイッチは制御信号Ｐ２の”Ｈ”で端子ａを選択し、制御信号Ｐ２の”Ｌ”で端子ｂを選択する。また端子４１，４２には夫々制御信号Ｐ３，Ｐ４が導入されており、スイッチ群Ｓｄ、Ｓｅの各スイッチは夫々制御信号Ｐ３，Ｐ４の”Ｈ”でオンとなる。
　液晶パネル３９は従来と同一構成の各画素により従来と同一の画素配置で構成されており、端子４５ａ、４６ａ、・・・及び４５ｂ、４６ｂ、・・・は信号線ＳＬ１ａ、ＳＬ２ａ、・・・及び信号線ＳＬ１ｂ、ＳＬ２ｂ、・・・に夫々接続されている。垂直方向駆動回路４３は走査信号を出力して走査線Ｌ１ａ、Ｌ２ａ、・・・を順次選択し、垂直方向駆動回路４４は走査信号を出力して走査線Ｌ１ｂ、Ｌ２ｂ、・・・を順次選択する。
　次に、このように構成された実施例装置の動作について第２図、第３図及び第４図を参照して説明する。第２図は各種信号を示すタイミングチャートであり、第２図（ａ）は映像信号を示し、第２図（ｂ）はスイッチ群Ｓａを制御する制御信号Ｐ１を示し、第２図（ｃ）はスイッチ群Ｓｂ、Ｓｃを制御する制御信号Ｐ２を示し、第２図（ｄ）はスイッチ群Ｓｄを制御する制御信号Ｐ３を示し、第２図（ｅ）はスイッチ群Ｓｅを制御する制御信号Ｐ４を示している。
　第２図（ａ）、（ｂ）に示すように、水平走査線期間の前半の周期Ｔ３には制御信号Ｐ１は”Ｈ”であり、スイッチ群Ｓａは端子ａを選択する。この周期Ｔ３の色信号はサンプリング回路３３により、第６図に示す従来装置の２倍のサンプリング周波数でサンプリングされる。サンプリング回路３３からの色信号はホールド回路３７において１／２水平走査線期間保持され、周期Ｔ４においてスイッチ群Ｓｂ、Ｓｄを介して液晶パネル３９に出力される。スイッチ群Ｓｂは周期Ｔ４の前半の期間Ｔ７には端子ａを選択し、周期Ｔ４の後半の期間Ｔ８には端子ｂを選択する。従って期間Ｔ４の前半の期間Ｔ７には、例えば、ホールド回路３７からのＲ１，Ｇ１，Ｂ２信号が液晶パネル３９に供給され、期間Ｔ４の後半の期間Ｔ８には、例えば、ホールド回路３７からのＢ１，Ｒ２，Ｇ２信号が液晶パネル３９に供給されることになる。また、水平走査線期間の後半の期間Ｔ４には、サンプリング回路３４にＲ信号、Ｂ信号、Ｇ信号の順で色信号がサンプリングされ、これらの色信号はホールド回路３８で保持された後、次の期間Ｔ３において出力される。即ち、ホールド回路３８からは期間Ｔ５において、例えば、Ｒ１，Ｇ１，Ｂ２信号が出力され、期間Ｔ６には、例えば、Ｂ１，Ｒ２，Ｇ２信号が出力される。
　第３図はこの状態を説明するための説明図であり、Ｒｅはホールド回路３７，３８の読込みを示し、Ｗ１，Ｗ２は夫々Ｒ信号、Ｇ信号、Ｂ信号の順の出力及びＢ信号、Ｒ信号、Ｇ信号の順の出力を示している。Ｒ信号、Ｂ信号、Ｇ信号の順にサンプリングされた色信号は、スイッチ群Ｓｂ、Ｓｃにより１信号おきに出力されることになるが、サンプリング周波数が従来の２倍であるので、従来と同様の解像度を得ることができる。
　垂直方向駆動回路４３は周期Ｔ４において画面の左側の画素を走査する走査線Ｌ１ａ、Ｌ２ａ、・・・を１／４水平周期で順次切換え選択する。・・・従って、期間Ｔ７には水平走査期間の前半のＲ、Ｇ、Ｂ信号が画面の左側の第ｎ（ｎ＝１，２，３，・・・）行目に表示され、期間Ｔ８には水平走査期間の前半のＢ、Ｒ、Ｇ信号が画面の左側の第（ｎ＋１）行目に表示される。」（公報５頁左上欄１５行−６頁左下欄１４行）
　「第５図は第１図の構成を具体的に示したものであり、第５図の実施例が第１図の実施例と異なる点は、スイッチ群Ｓａが省略され、サンプリング回路３３，３４が２つのシフトレジスタ５３，５４及びスイッチ群Ｓｆにより構成され、ホールド回路３７，３８がコンデンサＣｈにより構成されていることである。シフトレジスタ５３にはサンプリングパルスＰａが導入され、シフトレジスタ５４にはサンプリングパルスＰｂが導入される。シフトレジスタ５３はサンプリングパルスＰａの立上がりエッジでスイッチ群Ｓｆの各スイッチを紙面の左側から順次オンとする制御信号Ｐ５３をレベルシフタ５５を介して出力する。一方、シフトレジスタ５４はサンプリングパルスＰｂの立ち上がりエッジでスイッチ群Ｓｆの各スイッチを紙面の左側から順次オンとする制御信号Ｐ５４をレベルシフタ５５を介して出力する。従って、サンプリングパルスＰａの周波数を従来のサンプリングパルスＰ８と同一の周波数、即ち、第１図のサンプリングパルスＰｓの１／２の周波数にし、サンプリングパルスＰｂをサンプリングパルスＰａから半周期ずれたパルスに設定すれば、スイッチ群Ｓｂ、Ｓｃの端子ａ，ｂには、第１図の実施例と同様の色信号が供給されることになる。」（公報６頁右下欄１６行−７頁左上欄１８行）
　
ii)対比・判断
　本件発明と上記刊行物１に記載された発明とを対比すると、上記刊行物１には本件発明を特定する事項である「同一サンプリング期間に入力される隣接する行電極に対応する異なる表示信号を入力し、該入力した信号を実質的に同一のサンプリング周期で且つ互いに異なるタイミングでそれぞれサンプルホールドする複数のサンプルホールド手段」の記載がない。
　したがって、本件発明は、上記刊行物１に記載された発明と異なる構成を有しているものであり、上記異なる構成は、単なる表現の差異とも、当業者が適宜なし得た設計的事項であるともいうことはできないから、上記刊行物１に記載された発明ではない。
　よって、本件発明は、平成１２年１月２７日付け取消理由通知で通知した取消理由を解消している。
　なお、本件発明は、上記刊行物１に記載されていない構成「同一サンプリング期間に入力される隣接する行電極に対応する異なる表示信号を入力し、該入力した信号を実質的に同一のサンプリング周期で且つ互いに異なるタイミングでそれぞれサンプルホールドする複数のサンプルホールド手段」を有することにより、上記刊行物１に記載された発明とは異なる「サンプリングタイミングが互いにサンプリング周期の1/2だけ異なる２個のサンプルホールド手段によって、表示ユニットの２行分の表示信号を同時に処理することができる。従って、外部にラインメモリ又はフレームメモリを設けることにより、表示信号を外部で倍速変換することなく、倍速変換表示と同等の表示を高い表示品位をもって行うことができる。このように、本発明の列電極駆動回路は倍速変換手段を内蔵していると見做すこともできる。」という効果を奏するものであり、本件発明は上記刊行物１に記載された発明から当業者が容易に発明をすることができたものであるとも言えない。
　
　よって、本件発明は、特許出願の際独立して特許を受けることができるものである。
　
エ．むすび
　以上のとおりであるから、上記訂正は、特許法第１２０条の４第２項および同条第３項で準用する第１２６条第２から４項までの規定に適合するので、当該訂正を認める。
　
３．特許異議の申し立てについて
ア．申立の概要
　特許異議申立人　佐藤勝明は本件発明の特許に対して、証拠として甲第１号証（当審が取消理由で通知した刊行物１とその内容は同じである）を提出し、本件請求項１に係る発明の特許は、特許法第２９条第２項の規定に違反してなされたものであるから、上記発明の特許は、特許法第１１３条第１項第２号の規定により取り消されるべきものである旨主張している。
　
イ．判断
　特許異議申立人佐藤勝明が提出した甲第１号証には、上記「２．ウ．Ｃ．i」のとおりの記載があり、本件発明１及び２と上記証拠の対比・判断については、上記「２．ウ．Ｃ．ii」に記載したとおりである。
　
ウ．むすび
　以上のとおりであるから、特許異議申立の理由および証拠によっては、本件発明の特許を取り消すことはできない。　
　
　また、他に本件発明の特許を取り消すべき理由を発見しない。
　
　よって結論のとおり決定する。　
【異議決定日】
平成１２年６月２１日（２０００．６．２１）
【訂正の要旨】
訂正の要旨
ａ．請求項１の「同一サンプリング期間に入力される隣接する行電極に対応する表示信号を、実質的に同一のサンプリング周期で且つ互いに異なるタイミングでサンプルホールドする複数のサンプルホールド手段と」の記載を、特許請求の範囲の減縮を目的として同一サンプリング期間に入力される隣接する行電極に対応する異なる表示信号を入力し、該入力した信号を実質的に同一のサンプリング周期で且つ互いに異なるタイミングでそれぞれサンプルホールドする複数のサンプルホールド手段と」と訂正する。
ｂ．明細書８頁８行一８頁２０行の「（課題を解決するための手段）
本発明の列電極駆動回路は、複数の列電極と行電極を備えた表示装置の列電極駆動回路であって、同一サンプリング期間に入力される隣接する行電極に対応する表示信号を、実質的に同一のサンプリング周期で且つ互いに異なるタイミングでサンプルホールドする複数のサンプルホールド手段と、前記行電極毎に該複数のサンプルホールド手段の内の何れかを選択し、選択されたサンプルホールド手段がホールドしている表示信号を同一の列電極に供給する出力手段とを備えており、そのことにより上記目的が達成される。」の記載を、明りょうでない記載の釈明を目的として「（課題を解決するための手段）
本発明の列電極駆動回路は、複数の列電極と行電極を備えた表示装置の列電極駆動回路であって、同一サンプリング期間に入力される隣接する行電極に対応する異なる表示信号を入力し、該入力した信号を実質的に同一のサンプリング周期で且つ互いに異なるタイミングでそれぞれサンプルホールドする複数のサンプルホールド手段と、前記行電極毎に該複数のサンプルホールド手段の内の何れかを選択し、選択されたサンプルホールド手段がホールドしている表示信号を同一の列電極に供給する出力手段とを備えており、そのことにより上記目的が達成される。」と訂正する。
ｃ．明細書１５頁１１行の「第４の実施例」の記載を、明りょうでない記載の釈明を目的として「参考例」と訂正する。
ｄ．明細書１５頁１２及び１７行の「本実施例」の記載を、明りょうでない記載の釈明を目的として「本参考例」と訂正する。
ｅ．明細書１６頁８行の「第５の実施例」の記載を、明りょうでない記載の釈明を目的として「第４の実施例」と訂正する。
ｆ．明細書１７頁５−６行の「第８図に本発明の第６の実施例を示す。本実施例については、第１〜５の実施例よりも」の記載を、明りょうでない記載の釈明を目的として「第８図に本発明の第５の実施例を示す。本実施例については、第１〜４の実施例よりも」と訂正する。
ｇ．明細書２１頁２０−２２頁１１行の「また、デルタ配列の表示ユニットに特に適合した本発明の列電極駆動回路に於いて、２個のサンプルホールド手段に同一の表示信号を与えた場合には、該２個のサンプルホールド手段によってデルタ配列にマッチしたタイミングでサンプリングが行われる。このようにしてサンプリングされた表示信号は、サンプリング期間の半分の時間で順次表示ユニットの駆動に用いられることが可能であるため、外部メモリや表示信号の倍速変換回路を用いることなく、デルタ配列の利点を活かして行電極を増やすことなく、高い表示品位を得ることができる。」の記載を、明りょうでない記載の釈明を目的として削除する。
（５４）【発明の名称】
表示装置の列電極駆動回路
（５７）【特許請求の範囲】
　１．複数の列電極と行電極を備えた表示装置の列電極駆動回路であって、
　同一サンプリング期間に入力される隣接する行電極に対応する
異なる
入力し、該入力した信号を
それぞれ
　前記行電極毎に該複数のサンプルホールド手段の内の何れかを選択し、選択されたサンプルホールド手段がホールドしている表示信号を同一の列電極に供給する出力手段とを備えた表示装置の列電極駆動回路。
【発明の詳細な説明】
（産業上の利用分野）
　本発明は表示装置の列電極駆動回路に関し、特に、マトリクス型液晶表示装置の駆動回路に好適に使用される列電極駆動回路に関する。
（従来の技術）
　従来の表示装置の一例であるマトリクス型液晶表示装置のブロック図を第１１図に示す。第１１図のマトリクス型液晶表示装置は、２個の互いに対向する基板を有し、一方の基板上に複数の行電極１１１及び行電極１１１に交差する複数の列電極１１２が設けられている表示ユニットとしての液晶パネル１１０を備えている。行電極１１１と列電極１１２との各交点には、絵素を構成するための絵素電極１１３及び絵素電極１１３をそれに対応する列電極１１２に接続するためのスイッチングトランジスタ１１４が配設されている。１個の行電極１１１に対応する複数の絵素電極１１３によって１個の行が構成される。
　液晶パネル１１０には、行電極１１１に走査パルスを順次与えるための行電極駆動回路１１５と、絵素電極１１３に印加すべき電圧信号である表示信号を列電極１１２に供給するための列電極駆動回路１１６とが接続されている。行電極駆動回路１１５によって或る行電極１１１に走査パルスが与えられると、その行電極１１１に対応するスイッチングトランジスタ１１４がオン状態、即ち導通状態になり、オン状態になったスイッチングトランジスタ１１４に接続された絵素電極１１３に列電極１１２上の表示信号が伝達される。行電極駆動回路１１５及び列電極駆動回路１１６の動作はコントロール回路１１７によって制御される。
　第１１図に示すような、絵素毎にスイッチングトランジスタ１１４が設けられたマトリクス型液晶表示装置は、多数の行電極１１１に対してマルチプレックス駆動を行う場合に於いてもスイッチングトランジスタ１１４のスイッチング機能により高コントラストの表示が可能であるため、携帯型電子機器を始めとする電子機器の表示装置として広く用いられている。
　列電極駆動回路１１６の一例の構成を第１２図に示す。第１２図の列電極駆動回路１１６は、液晶パネル１１０の２行分に相当する表示信号の処理を同時に行うものであり、シフトレジスタ１２１と、２個のサンプルホールド回路１２２Ａ及び１２２Ｂと、２個の出力バッファ回路１２３Ａ及び１２３Ｂとを有している。
　シフトレジスタ１２１は、クロック信号φに従ってサンプリング信号Ｓをシフトすることにより、サンプリング信号ｑ１、ｑ２、…、ｑｎを順次出力する。サンプルホールド回路１２２Ａは、サンプリング信号ｑ１〜ｑｎに基づいて、表示信号ＶＡの電圧成分をサンプリングし、ホールドする。他方のサンプルホールド回路１２２Ｂは、サンプリング信号ｑ１〜ｑｎに基づいて、表示信号ＶＢの電圧成分をサンプリングし、ホールドする。出力バッファ回路１２３Ａは、サンプルホールド回路１２２Ａがホールドした電圧にほぼ等しい電圧信号ＱＡ１〜ＱＡｎを出力パルスＴに従って取り込み、選択信号Ｕのレベルが正の期間に列電極１１２へ並列に出力する。他方、出力バッファ回路１２３Ｂは、サンプルホールド回路１２２Ｂがホールドした電圧にほぼ等しい電圧信号ＱＢ１〜ＱＢｎを出力パルスＴに従って取り込み、選択信号Ｕのレベルが負の期間に列電極１１２へ並列に出力する。
　第１３図に列電極駆動回路１１６の動作のタイミングを示す。表示信号ＶＡ及びＶＢは、何れもシリアルに入力される。ｉ番目のサンプリング期間に於いて、シフトレジスタ１２１からサンプリング信号ｑ１、…、ｑｊ、…、ｑｎが出力される時点での表示信号ＶＡの電圧成分ＶＡｉ，１、…、ＶＡｉ，ｊ、…、ＶＡｉ，ｎが、サンプルホールド回路１２２Ａによってサンプリングされ、ホールドされる。また、同じサンプリング期間に於いて、表示信号ＶＢの電圧成分ＶＢｉ＋１，１、…、ＶＢｉ＋１，ｊ、…、ＶＢｉ＋１，ｎが、サンプルホールド回路１２２Ｂによってサンプリングされ、ホールドされる。サンプルホールド回路１２２Ａはホールドした電圧ＶＡｉ，ｊ（ｊ＝１〜ｎ）に基づく電圧信号ＱＡｊ（Ｊ＝１〜ｎ）を出力し、これらの電圧信号は、次の（ｉ＋１番目の）サンプリング期間の前半の選択信号Ｕが正である期間に於いて、出力バッファ回路１２３Ａから電圧信号Ｑｊとして出力される。他方、サンプルホールド回路１２２ＢはホールドしたＶＢｉ＋１，ｊ（ｊ＝１〜ｎ）に基づく電圧信号ＱＢｊ（ｊ＝１〜ｎ）を出力し、これらの電圧信号は、上記ｉ＋１番目のサンプリング期間の後半の選択信号Ｕが負である期間に於いて、出力バッファ回路１２３Ｂから電圧信号Ｑｊとして出力される。
　上述した列電極駆動回路１１６では、液晶パネル１１０の２行分の表示信号のサンプリング処理が同時に行われる。従って、例えばインターレース走査方式の表示信号をフィールドメモリを用いて倍速ノンインターレース表示する表示方式は、奇数フィールドに属する表示信号を列電極駆動回路１１６に表示信号ＶＡとして与え、偶数フィールドに属する表示信号を列電極駆動回路１１６に表示信号ＶＢとして与えることにより、表示信号の周波数を上げることなく容易に実現される。
（発明が解決しようとする課題）
　ところで、液晶パネルの絵素の配列としては、第１１図に示した格子状の配列の他に、第１４図の液晶パネル１４０ように１行毎に絵素の配列が１／２絵素だけずれている、いわゆるデルタ配列が知られている。テレビジョン信号に基づく表示に於いては、絵素数が同一である場合にはデルタ配列の液晶パネル１４０の方が格子状の配列の液晶パネル１１０よりも優れた表示品位を達成することができる。
　しかし、上述の列電極駆動回路１１６では、２個のサンプルホールド回路１２２Ａ、１２２Ｂの表示信号のサンプリングのタイミングが同一であるため、デルタ配列の液晶パネル１４０に対しては、表示信号のサンプリングタイミングとサンプリングされた表示信号に対応する絵素の位置とが整合しない行が１行おきに発生し、表示品位が低下する。このように、従来の列電極駆動回路１１６は、デルタ配列の液晶パネルには不向きであるという問題を有していた。
　本発明はこのような現状に鑑みてなされたものであり、その目的とするところは、格子状の配列でないデルタ配列等の絵素配列を有する表示ユニット（例えば液晶パネル）を有する表示装置に於いて良好な表示品位を得ることができる表示装置の列電極駆動回路を提供することにある。
（課題を解決するための手段）
　本発明の列電極駆動回路は、複数の列電極と行電極を備えた表示装置の列電極駆動回路であって、同一サンプリング期間に入力される隣接する行電極に対応する
異なる
入力し、該入力した
それぞれ
（実施例）
　本発明の実施例について以下に説明する。
　第１図に本発明の第１の実施例のブロック図を示す。第１図の列電極駆動回路１０は、第１４図のデルタ配列の液晶パネル１４０を駆動するためのものであり、シフトレジスタ１１と、２個のサンプルホールド回路１２Ａ及び１２Ｂと、２個の出力バッファ回路１３Ａ及び１３Ｂとを有している。
　シフトレジスタ１１は、従来のシフトレジスタ１２１（第１２図）の２倍（２ｎ）の段数、即ち液晶パネル１４０の列電極１４１の数の２倍の段数を有しており、従来のシフトレジスタ１２１のためのクロックφの２倍の周波数を有するクロックφＤに従ってサンプリング信号Ｓをシフトすることにより、サンプリング信号ｑ１、ｑ２、…、ｑ２ｎを順次出力する。サンプルホールド回路１２Ａ及び１２Ｂは、従来のサンプルホールド回路１２２Ａ及び１２２Ｂとそれぞれ同様の構成を有しているが、サンプルホールド回路１２Ａはシフトレジスタから出力された奇数番目のサンプリング信号ｑ１、ｑ３、…、ｑ２ｎ−１に従って表示信号ＶＡの電圧成分をサンプリングし、ホールドする。これに対してサンプルホールド回路１２Ｂは、シフトレジスタ１１から出力された偶数番目のサンプリング信号ｑ２、ｑ４、…、ｑ２ｎに従って、表示信号ＶＡに対応する行に隣接する行のための表示信号ＶＢの電圧成分をサンプリングし、ホールドする。
　出力バッファ回路１３Ａは、サンプルホールド回路１２Ａがホールドした電圧にほぼ等しい電圧信号ＱＡ１〜ＱＡｎを出力パルスＴに従って同時に取り込み、選択信号Ｕのレベルが正の期間に、列電極１４１へ並列に出力する。他方、出力バッファ回路１３Ｂは、サンプルホールド回路１２Ｂがホールドした電圧にほぼ等しい電圧信号ＱＢ１〜ＱＢｎを出力パルスＴに従って同時に取り込み、選択信号Ｕのレベルが負の期間に列電極１４１へ並列に出力する。
　第２図に列電極駆動回路１０の動作のタイミングを示す。表示信号ＶＡ及びＶＢは何れもシリアルに入力される。表示信号ＶＡについては、シフトレジスタ１１から奇数番目のサンプリング信号ｑ１、…、ｑ２ｊ−１、…、ｑ２ｎ−１が出力される時点に於ける表示信号ＶＡの電圧成分ＶＡｉ，１、…、ＡＡｉ，２ｊ−１、…、ＶＡｉ，２ｎ−１（液晶パネル１４０の第ｉ行に対応）がサンプルホールド回路１２Ａによってサンプリングされる。これに対し、表示信号ＶＢについては、シフトレジスタ１１からの偶数番目のサンプリング信号が出力される時点に於ける該表示信号の電圧成分ＶＢｉ＋１，２、…、ＶＢｉ＋１，２ｊ、…、ＶＢｉ＋１，２ｎ（液晶パネル１４０の第ｉ＋１行に対応）が、サンプルホールド回路１２Ｂによってサンプリングされる。サンプルホールド回路１２Ａはホールドした電圧ＶＡｉ，２ｊ−１（ｊ＝１〜ｎ）に基づく電圧信号ＱＡｊ（ｊ＝１〜ｎ）を出力し、これらの電圧信号は、次の（第ｉ＋２行及び第ｉ＋３行のための）サンプリング期間の前半の選択信号Ｕが正である期間に於いて、出力バッファ回路１３Ａから電圧信号Ｑｊとして出力される。他方、サンプルホールド回路１２Ｂはホールドした電圧ＶＢｉ＋１，２ｊ（ｊ＝１〜ｎ）に基づく電圧信号ＱＢｊ（Ｊ＝１〜ｎ）を出力し、これらの電圧信号は、上記次のサンプリング期間の後半の選択信号Ｕが負である期間に於いて出力バッファ回路１３Ｂから電圧信号Ｑｊとして出力される。
　サンプルホールド回路１２Ａのサンプリング周期と、サンプルホールド回路１２Ｂのそれとは、何れもクロック信号φＤの周期の半分に等しい。しかし、サンプルホールド回路１２Ｂのサンプリングのタイミングは、サンプルホールド回路１２Ａのそれとは上記サンプリング周期の１／２だけ遅れている。このように本実施例では、デルタ配列に適合した表示信号のサンプリングが行われ、そのため、デルタ配列の液晶パネル１４０上に良好な表示を行うことが可能となっている。更に、本実施例によれば、液晶パネル１４０の２行分の表示信号のサンプリングが１サンプリング期間に同時に行われ、サンプリングされた表示信号は次のサンプリング期間に時分割で列電極１４１の駆動に用いられる。従って、外部に表示信号の倍速変換回路を設けることなく、倍速変換表示と同等の表示が可能となっている。
　第３図に本発明の第２の実施例の要部を示す。本実施例は、第１図のシフトレジスタ１１に代えて、液晶パネル１４０の列電極の数（ｎ）に等しい段数（ｎ段）を有する２個のシフトレジスタ３１Ａ及び３１Ｂを備えている。シフトレジスタ３１Ａはクロック信号φＡに従ってサンプリング信号ＳＡをシフトし、サンプルホールド回路１２Ａのためのサンプリング信号ｑＡ１〜ｑＡｎを順次出力する。シフトレジスタ３１Ｂはクロック信号φＡと同じ周期のクロック信号φＢに従ってサンプリング信号ＳＢをシフトし、サンプルホールド回路１２Ｂのためのサンプリング信号ｑＢ１〜ｑＢｎを順次出力する。本実施例では、第４図に示すように、クロック信号φＢの位相がクロック信号φＡのそれと１／２クロック周期だけ異なっているため、サンプルホールド回路１２Ｂのサンプリングのタイミングとサンプルホールド回路１２Ａのそれとは、サンプリング周期（クロック周期に等しい）の１／２だけ異なっており、第１図の列電極駆動回路１０と同様の効果が得られる。
　本発明の第３の実施例の要部を第５図に示す。本実施例は、シフトレジスタ１１の出力側に機能切換回路５４を付加することにより、従来の列電極駆動回路１１６（第１２図）と同様の動作が可能とされたものである。機能切換回路５４は、シフトレジスタ１１の出力するサンプリング信号の内の２個のサンプリング信号ｑ２ｊ−１及びｑ２ｊ（ｊ＝１〜ｎ）毎に設けられており、２個のＡＮＤゲート５４１及び５４２、ＯＲゲート５４３並びにインバータ５４４から構成されている。サンプリング信号ｑ１及びｑ２に対応する機能切換回路５４では、第５図から容易に理解されるように、機能切換信号ＤがＨレベルの場合に、サンプルホールド回路１２Ｂ（第１図参照）に伝達されるサンプリング信号ｑ２′はサンプリング信号ｑ１に等しくなり、機能切換信号Ｄがしレベルの場合に、サンプリング信号ｑ２′はサンプリング信号ｑ２に等しくなる。従って、機能切換信号ＤがＨレベルの場合には本実施例は従来の列電極駆動回路１１６（第１２図）と同様に動作し、機能切換信号ＤがＬレベルの場合には本実施例は第１図の列電極駆動回路と同様に動作する。
　第６図に本発明の
参考例
参考例
参考例
参考例
　第７図に本発明の第
４
　第８図に本発明の第
５
　本実施例は、２個のシフトレジスト８１Ａ及び８１Ｂを有している。シフトレジスタ８１Ａ及び８１Ｂのそれぞれは、直列に接続されたＤフリップフロップ８１１によって構成されている。シフトレジスタ８１Ａ及び８１Ｂの初段のＤフリップフロップ８１１のＤ入力には、サンプリング信号Ｓが与えられる。シフトレジスタ８１ＡのＣＫ入力には、デューティ比が５０％のクロック信号φが与えられる。他方のシフトレジスタ８１ＢのＣＫ入力には、クロック信号φ及び機能選択信号Ｄを入力とする排他的論理分（ＸＯＲ）ゲート８７の出力が与えられる。機能選択信号Ｄがしレベルの場合には、シフトレジスタ８１Ａ及び８１Ｂに同一のクロック信号が与えられるため、本実施例は従来の列電極駆動回路１１６（第１２図）と同様に動作する。他方、機能選択信号ＤがＨレベルの場合には、ＸＯＲゲート８７の出力はクロック信号φの位相を反転したものとなるので、第９図に示すように、シフトレジスタ８１Ｂのサンプリング信号ｑＢ１、…の出力のタイミングは、シフトレジスタ８１Ａのサンプリング信号ｑＡ１、…の出力のタイミングと、サンプリング周期に等しいクロック周期ｔｓの１／２（１／２ｔｓ）だけずれ、本実施例は第１の実施例と同様に動作する。
　尚、シフトレジスタ８１Ａ及び８１Ｂから出力されるサンプリング信号は、次に述べるサンプルホールド回路８２Ａ及び８２Ｂのサンプリングタイミングをサンプリング周期の１／２、即ち１／２ｔｓだけずらすことができればよいので、第１０図に示す信号ｑＡ１′、ｑＢ１′のようにそれらのパルス幅がｔｓよりも長くてもよい。
　サンプルホールド回路８２Ａは、アナログスイッチ８２１及びサンプリングコンデンサ８２２から構成されている。アナログスイッチ８２１はシフトレジスタ８１Ａからの対応するサンプリング信号に従って導通し、このとき入力表示信号ＶＡがサンプリングコンデンサ８２２に加えられる。サンプリングコンデンサ８２２の充電に要する時間がサンプリング周期ｔｓよりも充分に短いならば、サンプリングコンデンサ８２２には、サンプリング信号のｑＡ１、…の立ち下がりの時点での表示信号ＶＡの電圧が保持される。サンプルホールド回路８２Ｂは、サンプルホールド回路８２Ａと同様の構成を有しているが、シフトレジスタ８１Ｂから出力されるサンプリング信号ｑＢ１、…に従って表示信号ＶＢをサンプリングし、ホールドする。表示信号ＶＡ及びＶＢのサンプリングポイントを第９図に示す。この場合のサンプルホールド回路８２Ａ、８２Ｂにおいて、第１０図に示すｑＡ１′、ｑＢ１′を用いることにより、相前後して導通するスイッチ８２１等の導通時間がその一部で重なるので、サンプリングコンデンサに十分な充電時間が確保されるため、サンプリング周期が短い高精細な表示を有効に行うことが可能となる。
　ホールド回路８３Ａは、アナログスイッチ８３１及びホールドコンデンサ８３２から構成されている。アナログスイッチ８３１は出力パルスＴに従って導通し、このときサンプルホールド回路８２Ａのサンプリングコンデンサ８２２に保持されている電圧が同時にホールドコンデンサ８３２へ転送される。サンプリングコンデンサ８２２からホールドコンデンサ８３２への電圧の転送は、サンプルホールド回路８２Ａによるサンプリングが行われていない期間（例えばテレビジョン信号では水平帰線期間）を利用して実施される。ホールド回路８３Ｂはホールド回路８３Ａと同様の構成を有しており、ホールド回路８３Ｂには、出力パルスＴに従って、サンプルホールド回路８２Ｂに保持されている電圧が転送される。
　出力選択回路８４は、選択信号Ｕに従ってホールド回路８３Ａの出力とホールド回路８３Ｂの出力との何れかを選択的に出力するアナログスイッチ８４１を有している。出力選択回路８４からの出力は、バッファ回路８５を介して液晶パネル１４０の列電極１４１へ伝達される。
　以上ではデルタ配列の表示ユニットに適合する実施例についてのみ説明したが、本発明はこのような実施例に限定されず、本発明は、一般に、複数のサンプルホールド回路を備え、それらのサンプルホールド回路のサンプリングのタイミングが異なっている列電極回路を包含している。
（発明の効果）
　本発明によれば、格子状の配列でないデルタ配列等の絵素配列を有する表示ユニット（例えば液晶パネル）を有する表示装置に於いて良好な表示品位を得ることができる表示装置の列電極駆動回路が提供される。
　デルタ配列の表示ユニットに特に適合した本発明の列電極駆動回路では、サンプリングタイミングが互いにサンプリング周期の１／２だけ異なる２個のサンプルホールド手段によって、表示ユニットの２行分の表示信号を同時に処理することができる。従って、外部にラインメモリ又はフレームメモリを設けることにより、表示信号を外部で倍速変換することなく、倍速変換表示と同等の表示を高い表示品位をもって行うことができる。このように、本発明の列電極駆動回路は倍速変換手段を内蔵していると見做すこともできる
。
【図面の簡単な説明】
　第１図は本発明の第１の実施例のブロック図、第２図はその実施例の動作を説明するためのタイミング図、第３図は本発明の第２の実施例の要部を示すブロック図、第４図は第３図の列電極駆動回路に入力される信号のタイミングを示す図、第５図は本発明の第３の実施例の要部を示すブロック図、第６図は本発明の
参考例
４
５
　１１、３１Ａ、３１Ｂ、８１Ａ、８１Ｂ…シフトレジスタ、１２Ａ、１２Ｂ、８２Ａ、８２Ｂ…サンプルホールド回路、１３Ａ、１３Ｂ、７３…出力バッファ回路、８３Ａ、８３Ｂ…ホールド回路、８４…出力選択回路、８５…バッファ回路。