【事件の表示】
　特許第２９１８９２５号「半導体装置」の請求項１ないし６に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２９１８９２５号の請求項１ないし５に係る特許を維持する。
【理　由】
１．　経緯
　特許出願　　　　　　　　　　　　　平成　元年　９月２９日
　特許設定登録（特許第２９１８９２５号）
　　　　　　　　　　　　　　　　　　平成１１年　４月２３日
　特許異議申立（申立人吉田春男）　　平成１２年　１月　７日
　取消理由通知　　　　　　　　　　　平成１２年　４月１８日
　特許異議意見書　　　　　　　　　　平成１２年　７月１４日
　訂正請求書　　　　　　　　　　　　平成１２年　７月１４日
　
２．　訂正請求について
２．１　訂正請求の概要
訂正事項
　特許請求の範囲を、次のように訂正しようとするものである。
「
（１）
を介在させ、かつ前記第１の低抵抗領域を取り囲むように
及び前記第２の絶縁体膜
（２）
を介在させ、かつ前記第１の低抵抗領域を取り囲むように
及び前記第２の絶縁体膜
（３）
又は２
（４）
３
（５）
４
　
２．２　訂正の目的の適否、新規事項、実質変更について
　上記訂正事項は、明らかに特許請求の範囲の減縮に該当し、設定登録された明細書または図面に記載した事項の範囲内であり、実質上特許請求の範囲を拡張し、または変更するものではない。
　
２．３　訂正請求のまとめ
　以上の通りであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書、第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３．特許異議申立について
３．１本件特許発明の要旨
　訂正された本件特許の特許請求の範囲（１）〜（５）に係る発明は、上記訂正請求で添付された訂正明細書に記載されたとおりであり、即ち上記の訂正発明１〜５のとおりである。
　
３．２特許異議申立理由の概要及び取消理由の概要
　特許異議申立人吉田春男は、甲第１号証（ＰＥＳＣ’８８　ＲＥＣＯＲＤ　（ＡＰＲＩＬ　１９８８），　第１３２５頁〜第１３２９頁）、甲第２号証（ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ　１９８７、第４５４頁〜第４５６頁）、甲第３号証（特開平１−１０３８５１号公報）、甲第４号証（Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＩＳＰＳＤ’８８、第１２７頁〜第１３２頁）、甲第５号証（ＩＥＤＭ’８２、第８５頁〜第８８頁）、甲第６号証（特開昭５５−１６４５６号公報）を提出し、本件特許の請求項１〜６に係る発明は、甲第１号証〜甲第６号証に記載の発明に基づいて当業者が容易に発明をすることができたものであると主張している。
　上記取消理由も同趣旨である。
　
３．３引用例記載の発明
　甲第１号証には、次のことが示されている。
「図２に、ＳＤＢを用いた誘電体分離基板の作成工程を示す。
１）まず、鏡面を持った高抵抗Ｎ形基板の一方の表面にＮ形の拡散層を形成する。そして、この表面に厚さ１μｍ以上の酸化膜を形成する。
２）この酸化された表面と高抵抗のＰ形基板の表面を直接接着する。
３）ラッピングによって、酸化膜上のＮ形基板の厚さを３０μｍにする。
４）シリコン島を分離するため、異方性エッチングによってＶ溝を形成する。Ｖ溝の側壁に高濃度の燐をドーピングし、そしてその表面を酸化する。」、
「図１に開発したＬＤＭＯＳの断面図を示す。高抵抗ＳＩＰＯＳ膜はドレインゲートポリシリコン間で電気的に接続され、抵抗性フィールドプレートとして作用する。」、
「しかしながら、高抵抗ＳＩＰＯＳ膜を備えた場合の耐圧は、Ｎ−ドリフト層のイオンドーズ量を２×１０１２ｃｍ−２にしても耐圧は低下しなかった。」。
　甲第２号証の第４５４頁右欄第２３行乃至同欄下から第６行には「図１に、典型的なシリコンホトダイオードアレイの製造シーケンスを示す。（１００）面に並行にカットされた４００μｍ厚のｎ形９〜１２Ω・ｃｍのシリコンウエハを鏡面研磨し、１１００℃のウェット酸素中で熱酸化した。熱酸化膜を１μｍ厚成長した後、そのウエハと５５０μｍ厚の他の鏡面研磨ベアウエハを１１００℃、４時間の熱処理によって貼り合わせた。ＳＯＩウエハの一方の面をラップし、ＳＯＩ層の厚さが７０μｍになるまで化学的に研磨した。現在の技術では、厚さは±５μｍ内で制御できた。Ｖ溝を異方性の化学エッチングによって形成し（図１（ｃ））、ウエット酸素中で酸化してから、多結晶シリコンを充填した（図１（ｄ））。トップ表面をラップし、ＳＯＩ層の厚さが５０μｍになるまで再び鏡面研磨した。それぞれの単一結晶島のための完全誘電体分離が成し遂げられ、そのウエハは通常のシリコンデバイス製造プロセスの準備が整った。ボロンとリンをそれぞれ、感光領域と基板コンタクト領域に選択的に拡散した。」と記載されており、下地基板上に１μｍの絶縁膜を介して形成された高抵抗半導体層に、絶縁膜に達する素子分離溝を設け、分離構内に多結晶シリコンを埋め込み、素子領域の表面の素子分離領域から所定距離離れた位置に第１の低抵抗領域を形成し、この第１の低抵抗領域から所定距離離れ、素子分離領域からも所定距離離れた位置に第２の低抵抗領域を形成し、第１、第２の低抵抗領域にそれぞれ電極を形成することが開示されている。
　甲第３号証の第３頁右上欄第１０行〜第１９行には「１はｎ＋型Ｓｉ基板であり、この上に酸化膜２により基板１から分離され、酸化膜３により横方向に他の素子領域から分離された島状の高抵抗シリコン層４（第１の半導体層）が形成されている。この高抵抗シリコン層４は、不純物濃度が充分に低いｐ−−型またはｎ−−型である。素子分離領域には多結晶シリコン膜５が埋め込まれている。高抵抗シリコン層４の表面中央部にカソード領域となる高不純物濃度のｎ＋型層６（第２の半導体層）が形成されている。」と記載され、第３頁左下欄第２行〜第５行には「ｐ−型層４の周辺部には、アノード電極を取り出すための高不純物濃度のｐ＋型層８，９（第４の半導体層）が拡散形成されている。」と記載され、第３頁左下欄第１０行〜第１２行には「ｐ＋型層８には第１の電極１１が、ｎ＋型層６には第２の電極１２がそれぞれ形成されている。」と記載され、同頁同欄第１３行〜第１６行には「ｎ＋型シリコン基板と高抵抗シリコン層４に対応する高抵抗シリコン基板とを直接接着技術を用いて貼り合わせる。」と記載され、第６頁左上欄第１７行〜第２０行には「素子の逆バイアス印加電圧の一部を分離絶縁膜に負担させることにより、第１の半導体層が薄いものであっても十分な高耐圧特性を得ることが可能になる。」と記載されている。
　甲第４号証の第１２９頁右欄第２８行乃至同欄第５９行には「デバイスパラメータの依存性について一層の見識を得るため、耐圧特性の再結晶化シリコン層下の酸化膜厚依存性に関しても調べた。酸化膜厚を４μｍまで増加させると、その増加とともにドレイン耐圧が上昇するという結果を示した。４μｍは今回実施した実験の最大膜厚である。素子耐圧の下地酸化膜厚（１μｍ厚と４μｍ厚）依存性について、チャネル長が５μｍの場合と１０μｍの場合の結果を図８と図９にそれぞれ示す。オフセット長が３０μｍ以上のときは、ドレイン耐圧が下地酸化膜の厚さに強く依存していることが、これらの図からはっきりとわかる。これは、オフセット層が十分に大きい場合には素子耐圧が主に垂直方向の電界によって決まるためである。それ故に、もし下地酸化膜が十分に厚い場合には、増加した酸化膜間で電圧ドロップが発生し、任意のドレイン電圧における電界強度が低下することになる。一方、オフセッツト長が十分に大きな値でない時は、素子耐圧は水平方向の電界強度で決まり、下地酸化膜の厚さに依存しなくなる。」と記載されている。
　甲第５号証の第８６頁左欄第９行乃至同欄第１５行には「最終的なデバイス構成に到達するための手順にはいくつかの考慮すべき点が含まれている。まず、アノードとカソードの内側エッジと外側エッジの電界強度がほぼ等しくなるように、アノード、ゲート、カソード、シリコン島の側壁のそれぞれが関係を持って配置される。」と記載されている。
　甲第６号証の第４頁左下欄第５行には「支持領域１１に最高電位を与える」と記載されている。
　
３．４対比・検討
３．４．１訂正発明１と引用例との対比
　甲第１号証に記載の発明では、シリコン島には島底部及び素子分離領域と接する部分に高濃度の不純物拡散層（Ｐ＋層やＮ層）が形成されており、かかる高濃度の不純物拡散層がシリコン島の島底部及び素子分離領域と接する部分に形成されることにより、逆バイアス状態においてシリコン島の高抵抗半導体層（Ｐ−層やＮ−層）中に形成される空乏層がシリコン島下の誘電体膜及び素子分離領域に到達することはなく、訂正発明１の構成である「前記第１および第２の低抵抗領域間に逆バイアス電圧を印加して空乏層が前記第１の絶縁体膜
及び前記第２の絶縁体膜
　甲第２号証に記載の発明は、フォトダイオードの例であり、高耐圧素子を対象とする本願発明とは用途が異なり、Ｐ＋層とＮ＋層との間に数１００Ｖもの逆バイアス電圧を印加することはあり得ない。ＳＯＩ層中の空乏層がＳＯＩ層底部に接する酸化膜及びＶ溝側壁の酸化膜に達するという記載及び示唆がなく、訂正発明１の構成である「前記第１および第２の低抵抗領域間に逆バイアス電圧を印加して空乏層が前記第１の絶縁体膜
及び前記第２の絶縁体膜
　甲第３号証に記載の発明は、逆バイアス印加電圧の一部を分離絶縁膜に負担させる旨の構成要件については本願発明と共通するが、本願発明のように第１および第２の低抵抗領域間の逆バイアス電圧印加により形成される空乏層が溝側壁の第２の絶縁体膜に達した状態となるという構成要件については開示されていない。即ち、訂正発明１の構成である「前記第１および第２の低抵抗領域間に逆バイアス電圧を印加して空乏層が前記第１の絶縁体膜
及び前記第２の絶縁体膜
　甲第４号証に記載の発明は、ソース・ドレインとしてＰ＋層或いはＮ＋層が設けられているＣＭＯＳが開示されるにとどまり、当該Ｐ＋層或いはＮ＋層の底部が下地酸化膜に接する構造となっている。したがって、再結晶化シリコン層のＣＭＯＳと半導体基板間の電圧の全部が下地酸化膜に印加される構成となり、訂正発明１の構成である「前記第１および第２の低抵抗領域間に逆バイアス電圧を印加して空乏層が前記第１の絶縁体膜
及び前記第２の絶縁体膜
　甲第５号証に記載の発明は、アノードとカソードの内側エッジと外側エッジの電界強度がほぼ等しくなるように、アノード、ゲート、カソード、シリコン島の側壁のそれぞれが関係を持って配置されることを示すのみであり、訂正発明１の構成である「前記第１および第２の低抵抗領域間に逆バイアス電圧を印加して空乏層が前記第１の絶縁体膜
及び前記第２の絶縁体膜
　してみると、訂正発明１は、甲第１号証〜甲第５号証記載の発明に基づいて当業者が容易に発明をすることができたものではない。
３．４．２　訂正発明２と引用例との対比
　甲第１号証〜甲第５号証記載の発明との対比は上記３．４．１と同様である。
　甲第６号証に記載の発明は「支持領域１１に最高電位を与える」と記載されているが、基板を特定の電位に固定する技術が示されいるとしても、訂正発明２の構成である「前記第１および第２の低抵抗領域間に逆バイアス電圧を印加して空乏層が前記第１の絶縁体膜
及び前記第２の絶縁体膜
　してみると、訂正発明２は、甲第１号証〜甲第６号証記載の発明に基づいて当業者が容易に発明をすることができたものではない。
３．４．３　訂正発明３〜５と引用例との対比
　訂正発明３〜５は、訂正発明１又は２を引用する従属形式であり、上記３．４．１及び３．４．２で述べたように訂正発明１又は２は、甲第１号証〜甲第５号証又は甲第１号証〜甲第６号証記載の発明に基づいて当業者が容易に発明をすることができたものではないので、訂正発明３〜５も、甲第１号証〜甲第６号証記載の発明に基づいて当業者が容易に発明をすることができたものではない。
　
３．５特許異議についてのまとめ
　上述したように、特許異議申立の理由及び証拠によっては、訂正発明１〜５に係る特許を取り消すことはできない。
　又、他に訂正発明１〜５に係る特許を取り消すべき理由を発見しない。従って、本件訂正請求に係る発明についての特許は拒絶の査定をしなければならない特許出願に対してされたものと認めない。
　従って、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、訂正請求に係る特許請求の範囲（１）〜（５）（訂正発明１〜５）を維持する。
　よって、上記結論とおり決定する。
【異議決定日】
平成１３年３月１２日（２００１．３．１２）
【訂正の要旨】
訂正事項
　特許請求の範囲を、特許請求の範囲の減縮を目的として、次のように訂正する。
「（１）
を介在させ、かつ前記第１の低抵抗領域を取り囲むように
及び前記第２の絶縁体膜
（２）
を介在させ、かつ前記第１の低抵抗領域を取り囲むように
及び前記第２の絶縁体膜
（３）
又は２
（４）
３
（５）
４
（５４）【発明の名称】
半導体装置
（５７）【特許請求の範囲】
（１）　下地半導体基板と、この半導体基板上に形成された厚さ１μｍ以上の第１の絶縁体膜と、この第１の絶縁体膜上に形成された高抵抗半導体層と、この高抵抗半導体層に形成されかつ前記第１の絶縁体膜に達する溝の側壁に形成された第２の絶縁体膜および前記溝内に埋め込まれた多結晶シリコン膜によって前記高抵抗半導体層を高耐圧素子領域と低耐圧素子領域とに横方向に分離する素子分離領域と、前記高耐圧素子領域の表面の前記素子分離領域から所定距離離れた位置に形成された第１導電型で高不純物濃度の第１の低抵抗領域と、前記高耐圧素子領域の表面の前記第１の低抵抗領域から所定距離離れ前記素子分離領域からも所定距離離れた位置で前記素子分離領域との間に前記高抵抗半導体層
を介在させ、かつ前記第１の低抵抗領域を取り囲むように
及び前記第２の絶縁体膜
（２）　下地半導体基板と、この半導体基板上に形成された厚さ１μｍ以上の第１の絶縁体膜と、この第１の絶縁体膜上に形成された高抵抗半導体層と、この高抵抗半導体層に形成されかつ前記第１の絶縁体膜に達する溝の側壁に形成された第２の絶縁体膜および前記溝内に埋め込まれ電位が特定の値に固定された多結晶シリコン膜によって前記高抵抗半導体層を高耐圧素子領域と低耐圧素子領域とに横方向に分離する素子分離領域と、前記高耐圧素子領域の表面の前記素子分離領域から所定距離離れた位置に形成された第１導電型で高不純物濃度の第１の低抵抗領域と、前記高耐圧素子領域の表面の前記第１の低抵抗領域から所定距離離れ前記素子分離領域からも所定距離離れた位置で前記素子分離領域との間に前記高抵抗半導体層
を介在させ、かつ前記第１の低抵抗領域を取り囲むように
及び前記第２の絶縁体膜
（
３
又は２
（
４
３
（
５
４
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
　本発明は、誘電体分離構造の高耐圧素子を用いる半導体装置に関する。
（従来の技術）
　高耐圧半導体素子を分離する有力な方法として、誘電体分離法がよく知られている。
　第１４図は、そのような誘電体分離を施した従来の高耐圧ダイオードの例である。７１はｐ＋型Ｓｉ基板であり、直接接着技術によってこれとｐ−型Ｓｉ基板を接着した基板ウェーハを用いている。７３は接着界面であり、７２はこの接着界面部の酸化膜である。この接着基板ウェーハのｐ−型基板側を接着界面７３に達する深さにエッチングして溝を掘ることにより島状のｐ−型層７４を形成し、溝の側面に酸化膜厚７３を形成して、この溝には多結晶シリコン膜７６を埋め込む。こうして酸化膜７２，７５により他の領域から分離された島状ｐ−型層７４の中央表面部にｎ＋型層７８、更にその周辺にｎ−型層７９を形成して、ダイオードが構成されている。ｐ−型層７４の周辺部にはアノード電極を取出すためのｐ＋型層８０が形成されている。また、大電流を流せるようにするために、島状ｐ−型層７４の周囲を取囲むように酸化膜７２，７５に沿ってｐ＋型層７７が設けられている。
　このダイオードは、アノード・カソード間に逆バイアスを印加した時、空乏層はｎ＋型層７８からｐ−型層７４側に伸びる。空乏層先端がｐ＋型層７７に達するまで逆バイアスを大きくすると、パンチスルーを応じる。従ってこのダイオードの耐圧を充分高いものとするためには、ｎ＋型層７８とｐ＋型層７７間の距離ｄを十分大きくとることが必要である。具体的に例えば、６００Ｖの耐圧を得るためには、およそｄ＝４５μｍが必要である。このようにｐ−型層７４の厚みを大きくすると、素子分離のための溝もそれだけ深くすることが必要になり、特に横方向の誘電体分離を行うことが困難になる。
（発明が解決しようとする課題）
　以上のように従来の誘電体分離構造の半導体素子では、十分な高耐圧化を図るためには空乏層が伸びる高抵抗半導体層を十分に厚くすることが必要となり、そうすると素子分離が技術的に難しくなる、という問題があった。
　本発明は、このような問題を解決した、誘電体分離構造の高耐圧素子を用いる半導体装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
　本発明の半導体装置は、下地半導体基板と、この半導体基板上に形成された厚さ１μｍ以上の第１の絶縁体膜と、この第１の絶縁体膜上に形成された高抵抗半導体層と、この高抵抗半導体層に形成されかつ前記第１の絶縁体膜に達する溝の側壁に形成された第２の絶縁体膜および前記溝内に埋め込まれた多結晶シリコン膜によって前記高抵抗半導体層を高耐圧素子領域と低耐圧素子領域とに横方向に分離する素子分離領域と、前記高耐圧素子領域の表面の前記素子分離領域から所定距離離れた位置に形成された第１導電型で高不純物濃度の第１の低抵抗領域と、前記高耐圧素子領域の表面の前記第１の低抵抗領域から所定距離離れ前記素子分離領域からも所定距離離れた位置で前記素子分離領域との間に前記高抵抗半導体層が介在するよう形成された第２導電型で高不純物濃度の第２の低抵抗領域と、前記第１の低抵抗領域に形成された第１の電極と、前記第２の低抵抗領域に形成された第２の電極とを備え、前記第１および第２の低抵抗領域間に逆バイアス電圧を印加して空乏層が前記第１の絶縁体膜に達したときに、前記第１の絶縁体膜が前記第１または第２の低抵抗領域と前記下地半導体基板との間に印加される電圧の一部を分担することを特徴とする。
　本発明の半導体装置は、下地半導体基板と、この半導体基板上に形成された厚さ１μｍ以上の第１の絶縁体膜と、この第１の絶縁体膜上に形成された高抵抗半導体層と、この高抵抗半導体層に形成されかつ前記第１の絶縁体膜に達する溝の側壁に形成された第２の絶縁体膜および前記溝内に埋め込まれ電位が特定の値に固定された多結晶シリコン膜によって前記高抵抗半導体層を高耐圧素子領域と低耐圧素子領域とに横方向に分離する素子分離領域と、前記高耐圧素子領域の表面の前記素子分離領域から所定距離離れた位置に形成された第１導電型で高不純物濃度の第１の低抵抗領域と、前記高耐圧素子領域の表面の前記第１の低抵抗領域から所定距離離れ前記素子分離領域からも所定距離離れた位置で前記素子分離領域との間に前記高抵抗半導体層が介在するよう形成された第２導電型で高不純物濃度の第２の低抵抗領域と、前記第１の低抵抗領域に形成された第１の電極と、前記第２の低抵抗領域に形成された第２の電極とを備え、前記第１および第２の低抵抗領域間に逆バイアス電圧を印加して空乏層が前記第１の絶縁体膜に達したときに、前記第１の絶縁体膜が前記第１または第２の低抵抗領域と前記下地半導体基板との間に印加される電圧の一部を分担することを特徴とする。
（作用）
　本発明では、第１、第２の低抵抗領域間に逆バイアス電圧を印加した時に、この電圧は横方向にかかると同時に、高電位側電極に続くｎ＋型領域と基板との間に深さ方向にも印加される。すると、第１または第２の低抵抗領域の周囲のｐｎ接合から高抵抗半導体層内に空乏層が広がる。印加電圧を大きくすると、空乏層は第１の絶縁体膜にまで達し、深さ方向に印加された電圧は高抵抗半導体層と第１の絶縁体膜とで分担される。高電圧をかけたときにアバランシェブレークダウンを防ぐには、印加電圧全体のうち第１の絶縁体膜にかかる部分が大きい方が良い。しかも、高抵抗半導体層と第１の絶縁体膜との界面で電束密度は連続であるので、高抵抗半導体層内で縦方向の電極が強くならないようにするためには、第１の絶縁体膜中の電界も弱い方が良い。従って第１の絶縁体膜に大きな電圧がかかっても、その電界が強くならないように、この膜は厚い方が良い。印加電圧が同じなら、この膜の厚さは厚いが、高抵抗半導体層にかかる電圧は小さく、電界も弱くなる。本発明では、この第１の絶縁体膜を１μｍ以上と厚くして、高耐圧化を図っている。
　また、高抵抗半導体層の表面において高電位側電極が低電位側の電極よりも外側にあるとき、この高電位側電極を設けてあるｎ＋型領域と分離領域との間にも電圧が生じる。本発明の素子では、分離領域の電位を０電位から浮いたある適当な電位に設定することによって、この部分の電圧を小さくし、アバランジェ・ブレークダウンを防ぐことができる。
　こうして本発明によれば、誘電体分離構造の素子の高耐圧化が図られ、また従来と同程度の耐圧でよい場合には高抵抗半導体層の厚みを薄くすることができ、素子分離が容易になる。
（実施例）
　第１図は、一実施例の高耐圧ダイオードである。１はＳｉ基板であり、この上に酸化膜２（第１の絶縁体膜）により基板１から分離され、酸化膜３（第２の絶縁体膜）により横方向に他の素子領域から分離された島状の高抵抗シリコン層４が形成されている。下地の酸化膜２は、１μｍ以上の厚さとする。高抵抗シリコン層４は、不純物濃度が十分に低いｎ−型である。素子分離領域には他結晶シリコン膜５が埋め込まれている。高抵抗シリコン層４の表面中央部にアノード領域となる高不純物濃度のｐ＋型層６（第１の低抵抗領域）が形成されている。ｐ＋型領域６から距離をおいて、カソード領域となる高不純物濃度のｎ＋型領域７（第２の低抵抗領域）が形成されている。上から見たとき、ｎ＋型領域７はｐ＋型領域６を取り囲む形になっている。ｎ＋型領域７は第２の絶縁体膜３からも距離所定の距離をとってある。ｐ＋型領域６には第１の電極８が、ｎ＋型領域７には第２の電極９がそれぞれ形成されている。
　このダイオードを製造するには先ず、シリコン基板１と高抵抗シリコン層４に対応する高抵抗シリコン基板とを直接接着技術を用いて貼り合わせる。即ち２枚の基板を鏡面研磨しておき、その研磨面同志を洗浄な雰囲気下で密着させ、所定の熱処理を加えることにより一体化する。この際、少なくとも一方の基板の接着面に予め酸化膜２を形成しておくことにより、図のように基板１と電気的に分離された高抵抗シリコン層４が得られる。次にエッチングにより素子分離溝を形成し、島状に分離されたシリコン層４の側面に酸化膜３を形成する。そして分離溝内に多結晶シリコン膜５を埋め込んだ後、ｐ＋型領域６およびｎ＋型領域７を拡散刑状し、電極８、９を形成する。
　このように構成されたダイオードにおいて、第１の電極８と第２の電極９間に逆バイアスを印加すると、ｐ＋型領域６の周辺部分から外側へ向かって空乏層が広がる。また、基板１は通常接地されるので、酸化膜２と高抵抗シリコン層４との界面からも上へ向かって空乏層が広がる。印加電圧を高くすると、空乏層はｐ＋型領域６の周囲のｐｎ接合から酸化膜２やｎ＋型領域７、更には酸化膜３にまで達し、ｎ＋型領域７から下方へ向かう強い電界が生じる。しかし酸化膜２の厚さを１μｍ以上と厚くしてあるので、印加電圧の多くの部分をこの酸化膜で支え、高抵抗シリコン層４中の電界はアバランシェブレークダウンを生じる値以下に抑えられる。こうして、３５０Ｖ以上の高耐圧が得られる。酸化膜２の厚さを２μｍ以上にすると、４５０Ｖ以上と更に高耐圧になるので、より望ましい。
　また高抵抗シリコン層４と酸化膜２との界面には、素子を作る工程において自然に正の界面電荷が生じており、この電荷は酸化膜２中の電界を強くして高抵抗シリコン層４中の電界を弱める効果を持つので、更に電圧を高める働きがある。
　多結晶シリコン膜５の内部は電位が均一であり、その値はほぼ０であるので、ｎ＋型層７から分離領域の多結晶シリコン膜５へ向かって横方向の電界も生じる。ｎ＋型層７と酸化膜３との間に距離を設けることによって、この電界が強くなってブレークダウンすることを防いでいる。酸化膜２と同様に、酸化膜３の厚さは、厚い方が望ましい。
　第２図は第１図の実施例において高抵抗シリコン層４の底部に低不純物濃度のバッファ用ｎ−型層１０を設けた例である。この層は、アノード・カソード間に逆バイアスを印加した時に空乏化して正の空間電荷を生じ、酸化膜２中に生じている強い電界を高抵抗シリコン層４中で速やかに弱めることにより、耐圧を高める働きを持つ。但し、第１図の例のように、このバッファ用　ｎ−層４がなくても、高抵抗シリコン層４と酸化膜２との間に生じている正の界面電荷が、同様の効果を持つ。
　第３図は第１図の実施例のダイオードにおいて分離領域の多結晶シリコン膜５を接地した例である。多結晶シリコン膜５の電位を固定して耐圧を高めるために、こうすることが望ましい。なお、逆バイアス印加時に高電位のｎ＋型領域７と多結晶シリコン膜５との間に電圧がかかっているので、多結晶シリコン膜５の電位を浮かせることは更に望ましい。また、第２図と同様に、高抵抗シリコン層４の底部にバッファ用ｎ−型層１０を更に設けることは好ましい。
　第４図は第２図の実施例において、多結晶シリコン膜５の電位をアノード電極電位とカソード電極電位の中間の電位に固定した例である。ｎ＋型領域７から多結晶シリコン膜５へ向かう電界を弱めるために、第３図のように多結晶シリコン膜５を接地する方法よりも更に望ましい。また、多結晶シリコン膜５の電位を浮かせる方法に比べても、耐圧が安定するので更に好ましい。ｒ１、ｒ２の抵抗値は等しくても良いが、異なっても良い。
　ｒ１、ｒ２を加えた全抵抗値は大きい方が望ましい。なお、バッファ用ｎ−型層１０と酸化膜２との界面には正の界面電荷が生じているので、バッファ用ｎ−型層１０はなくても良い。
　第５図は第３図のダイオードにおいて第２の電極９と多結晶シリコン膜５とを高抵抗膜（例えばＳＩＰＯＳ）１１でつないだ実施例である。この膜を微小電流が流れて一様な電位勾配を作ることにより、ｎ＋型領域７から多結晶シリコン膜５に至る部分において局所的な電界集中を抑え、この部分でのブレークダウンを防ぐ。第２図と同様に高抵抗シリコン層４の底部のバッファ用ｎ−型層を設けても良い。
　第６図は、第１図の例において、ｐｎ接合終端における電界集中を防ぐためにｐ＋型領域６の周囲にｐ−型領域１２を形成した例である。やはり第２図と同様に高抵抗シリコン層４の底部にバッファ用ｎ−型層を設けても良い。
　第７図は誘電体分離を用いてロジックと高耐圧素子を同一基板上に形成した例である。高耐圧素子部分は第２図のダイオードにおいて　ｐ＋型領域６とｎ＋型領域７の位置を交換し、更に高抵抗シリコン層４と酸化膜３との界面にｎ＋型層１３を形成した構成になっている。このダイオードから、多結晶シリコン膜５を埋め込んだ素子分離領域を隔てて島状の高抵抗シリコン層に、ロジックを構成する素子の１つとしてｎｐｎトランジスタ１４が形成されている。高耐圧素子におけるｎ＋型層１３は、ロジック素子の側面にｎ＋型層を形成するために、必然的に同時に形成されている層である。
　アノードカソード間に逆バイアスを印加したときに、ｎ＋型層１３とｎ＋型領域７とが空乏層によって隔てられずに中性領域でつながっていると、ｎ＋型層１３もカソード電極と同じ電位になる。こうしてｎ＋型層１３が高電位になると、酸化膜２のｎ＋型層１３の下に位置する部分に高電圧がかかり、このため高抵抗シリコン層４中のｎ＋型層１３とｎ−型層１０との境界付近にも強い電界が生じてアバランシェブレークダウンが起こりやすい。しかし、この実施例においては、逆バイアス印加時に　ｐ＋型領域６の周囲と酸化膜２の上面とから空乏層が広がり、ある電圧以上の逆バイアスをかけるとこれらの空乏層がつながってｎ＋型層１３とｎ＋型領域７とを分断するのでｎ＋型層１３の電位はそれ以上上がらない。こうしてｎ＋型層１３とｎ−型層１０との境界付近におけるブレークダウンは防がれる。
　またｎ＋型層１３を設けることにより、縦に流れる電子電流に対する抵抗が下がるので電流を多くとることができる（Ｐチャネルの場合）。その結果、ラッチアップを防ぐことができる。
　第８図は、第７図の高耐圧ダイオードにおいてバッファ用ｎ−型層がない例である。高抵抗シリコン層４と酸化膜２との界面に正の界面電荷が存在するので、この実施例でもやはり高耐圧が得られる。
　第９図は、第７図においてｐｎ接合終端部の電界集中を弱めるために、ｐ＋型領域６の内側にｐ−型領域１５を形成した例である。逆バイアスがある電圧以上になるとｐ＋型領域６から酸化膜２に至るまで空乏層がつながり、それよりも酸化膜３側に残ったｎ型領域はそれ以上電位が上がらないので、ｐ＋型領域６の外側にはｐ−型領域がなくても良い。ｎ＋型層１３が空乏層によってｎ−型領域７から分断される以前でのｐｎ接合終端での電界集中を弱めるために、ｐ＋型領域６の外側にもｐ−型領域を設けても良い。また、第８図と同様にｎ−型層１０がなくても良い。
　第１０図は、第８図において高耐圧ダイオードを第１図の構造にしたものである。但し、同一基板上にロジック素子も形成しているために、高耐圧ダイオードの側面にｎ＋型層１３が形成されている。ｎ＋型領域７からｎ＋型層１３までｎ型の中性領域でつながっていると、ｎ＋型層１３全体がカソード電極と同じく高電位となるので、高抵抗シリコン層４とｎ＋型層１３との境界を酸化膜２に近い部分で局所的に電界が強くなるのでアバランシェブレークダウンが起こりやすい。しかし、この実施例では、ｐ＋型領域６の周囲から空乏層が広がると同時に高抵抗シリコン層４と酸化膜２との界面からも空乏層が広がり、ある電圧以上を印加すると空乏層がｎ＋型領域７の周囲にまで達し、ｎ＋型層１３はｎ＋型領域７から空乏層によって隔てられる。ｎ＋型層１３の電位はそれ以上上がらないので、この部分でのブレークダウンは抑えられる。
　なお、第７図と同様に素子の底部にバッファ用ｎ−型層があっても良い。
　第１１図は、第１０図において第５図と同様にｎ＋型領域７と多結晶シリコン膜５との間に高抵抗膜１１を設けた例である。この膜に一様な電位勾配が生じるために更に高耐圧化が図れる。また、素子底部にバッファ用ｎ−型層を形成しても良い。
　第１２図は、第７図の例においてｐ＋型領域６とｎ＋型層１３とを高抵抗膜１６でつないだ例である。このように一様な電位勾配を作ることにより、更に高耐圧化を図っている。また素子底部のｎ−型層１０はなくても良い。
　第１３図は、第１２図の例において、ｐ＋型領域６とｎ＋型領域７の位置を交換した例である。やはり高抵抗膜１６を設けることにより耐圧を高めている。また　ｎ−型層１０はなくても良い。
　以上全ての実施例において、下地基板はシリコンと熱膨張係数の地階絶縁体であっても良い。
（発明の効果）
　以上述べたように本発明によれば、絶縁体膜で分離された十分に不純物濃度が低い高抵抗の半導体層の表面に第１導電型の第１の低抵抗領域を有し、その領域から所定距離離れて第２導電型の第２の低抵抗領域を有する誘電体分離構造の高耐圧素子を用いた半導体装置において、分離絶縁体膜を厚くして素子の逆バイアス印加電圧の一部を分離絶縁膜に負担させ、かつ絶縁体膜中の電界が強くなりすぎないように抑えることにより、高抵抗半導体層が薄いものであっても十分な高耐圧特性を得ることが可能になる。また高抵抗半導体層が薄くてもよい結果、誘電体分離構造の形成が容易になる。
【図面の簡単な説明】
　第１図は本発明の一実施例のダイオードを示す図，第２図は素子の底部にｎ−型層を設けた実施例のダイオードを示す図，第３図は分離領域を接地した誘電体分離構造の実施例ダイオードを示す図，第４図は第３図の実施例を変形して分離領域の電位を適当な値に設定した実施例のダイオードを示す図，第５図は第３図の実施例を変形した他の実施例を示す図，第６図は第１図の実施例を変形した実施例のダイオードを示す図，第７図はロジック素子と高耐圧素子を同一基板上に作った実施例を示す図，第８図，第９図は第７図の実施例を変形した実施例を示す図，第１０図は第８図の実施例の高耐圧素子のアノード領域とカソード領域の位置を交換した実施例を示す図，第１１図は第１０図の実施例を変形した実施例を示す図，第１２図，第１３図はそれぞれ第７図，第１０図の実施例を変形した実施例を示す図，第１４図は従来例のダイオードを示す図である。
　【符号の説明】
１…基板，
２…酸化膜（第１の素子分離絶縁体膜），
３…酸化膜（第２の素子分離絶縁体膜），
４…高抵抗シリコン層，
５…多結晶シリコン層，
６…ｐ＋型領域（第１の低抵抗領域），
７…ｎ＋型領域（第２の低抵抗領域），
８…第１の電極（アノード電極），
９…第２の電極（カソード電極），
１０…ｎ−型層（バッファ用半導体層），
ｌｌ…高抵抗膜，
１２…ｐ−型領域，
１３…ｎ＋型領域，
１４…ｎｐｎトランジスタ，
１５…ｐ−型領域，
１６…高抵抗膜