【事件の表示】
　特許第２８６７７７４号「半導体メモリ装置」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２８６７７７４号の請求項に係る特許を維持する。
【理　由】
一.手続の経緯
　本件特許第２８６７７７４号の発明は、平成４年１月６日に出願され、平成１０年１２月２５日に設定登録され、その後、平成１１年９月６日に高橋豊治より、同年同月１０日にセイコーエプソン株式会社よりそれぞれ特許異議申立がなされ、平成１２年１月１９日付で取消理由通知をし、その指定期間内である平成１２年４月１７日に訂正請求がなされたものである。
二.訂正の適否の判断
（イ）訂正の要旨
訂正事項
特許請求の範囲を
「【請求項１】相補の一対の選択信号線を駆動する行デコーダと、第１及び第２のワード線駆動電流供給信号線を駆動するワード線駆動電流供給回路と、前記一対の選択信号線及び前記第１及び第２のワード線駆動電流供給信号線に接続され、前記一対の選択信号線のうちの一方が所定の論理レベルであり他方が前記所定の論理レベルとは異なる論理レベルであることに応答して、前記第１及び第２のワード線駆動電流供給信号線より供給される駆動電流を第１及び第２のワード線に供給するワード線駆動回路と、第１及び第２のワード線と交差し前記第１のワード線に対応する第１のビット線と、前記第１及び第２のワード線と交差し前記第２のワード線に対応する第２のビット線とを備え、前記ワード線駆動回路は、前記第１のワード線駆動電流供給信号線と前記第１のワード線との間に接続された一導電型の第１のトランジスタと、前記第１のワード線と基準電位との間に接続された前記一導電型の第２のトランジスタと、前記第２のワード線駆動電流供給信号線と前記第２のワード線との間に接続された前記一導電型の第３のトランジスタと、前記第２のワード線と前記基準電位との間に接続された前記一導電型の第４のトランジスタと、を備え、前記第１及び第３のトランジスタは、前記一対の選択信号線のうちの前記一方の選択信号線の論理レベルに基づきその導通状態が制御され、前記第２及び第４のトランジスタは、前記一対の選択信号線のうちの前記他方の選択信号線の論理レベルに基づきその導通状態が制御されることを特徴とする半導体メモリ装置。
【請求項２】前記第１及び第２のワード線の夫々は、多結晶シリコンと金属シリサイドの積層膜からなることを特徴とする請求項1記載の半導体メモリ装置。
【請求項３】前記第１乃至第４のトランジスタはいずれもＮ型ＭＯＳトランジスタであり、前記一対の選択信号線のうちの前記一方の選択信号線は、第１及び第２のセルフブート回路を介して前記第１及び第３のトランジスタの夫々のゲート電極に接続されており、前記一対の選択信号線のうちの前記他方の選択信号線は、前記第２及び第４のトランジスタの夫々のゲート電極に直接接続されていることを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】行デコーダと、前記行デコーダにより駆動されそれぞれ一方向に延在して敷設された複数対の選択信号線と、複数のワード線駆動電流供給回路と、前記複数のワード線駆動電流供給回路によりそれぞれ駆動されそれぞれ前記一方向とは異なる方向に延在して敷設された複数のワード線駆動電流供給信号線と、前記複数対の選択信号線のうち対応する一対の選択信号線及び前記複数のワード線駆動電流供給信号線のうち対応するワード線駆動電流供給信号線にそれぞれ接続された複数のワード線駆動回路と、前記複数のワード線駆動回路によりそれぞれ駆動され、それぞれ前記一方向に延在し、それぞれ対応するワード線駆動回路から前記行デコーダに近づく方向に向って且つ前記対応するワード線駆動回路から前記行デコーダに遠ざかる方向に向って敷設された複数のワード線とを備え、前記複数のワード線駆動回路のそれぞれは、前記対応する一対の選択信号線のうちの一方が所定の論理レベルであり他方が前記所定の論理レベルとは異なる論理レベルであることに応答して、前記対応するワード線駆動電流供給信号線より供給される駆動電流を前記対応するワード線に供給する一方、前記対応する一対の選択信号線のうちの前記他方が前記所定の論理レベルであり前記一方が前記異なる論理レベルであることに応答して、前記対応するワード線駆動電流供給信号線より供給される駆動電流が前記対応するワード線へ供給されることを禁止し、前記複数対の選択信号線の配線ピッチは、前記複数のワード線の配線ピッチの少なくとも２倍であることを特徴とする半導体メモリ装置。
【請求項５】前記複数のワード線駆動回路のそれぞれは、前記複数のワード線駆動電流供給信号線のうち対応する第１のワード線駆動電流供給信号線と前記複数のワード線のうち対応する第１のワード線との間に接続された一導電型の第１のＭＯＳトランジスタと、前記第１のワード線と第１の基準電位との間に接続されゲートが前記対応する一対の選択信号線のうちの前記他方に接続された前記一導電型の第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと前記対応する一対の選択信号線のうちの前記一方との間に接続されゲートが第２の基準電位に接続された前記一導電型の第３のＭＯＳトランジスタと、前記複数のワード線駆動電流供給信号線のうち対応する第２のワード線駆動電流供給信号線と前記複数のワード線のうち対応する第２のワード線との間に接続された前記一導電型の第４のＭＯＳトランジスタと、前記第２のワード線と前記第１の基準電位との間に接続されゲートが前記対応する一対の選択信号線のうちの前記他方に接続された前記一導電型の第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのゲートと前記対応する一対の選択信号線のうちの前記一方との間に接続されゲートが前記第２の基準電位に接続された前記一導電型の第６のＭＯＳトランジスタとを含み、　前記複数のワード線駆動回路のうち前記一方向で隣接するワード線駆動回路間に配置された第１のビット線及び第２のビット線を更に備え、前記第１のビット線は前記第１及び第２のワード線と交差し且つ前記第１のワード線に対応し、第２のビット線は前記第１及び第２のビット線と交差し且つ前記第２のワード線に対応することを特徴とする請求項４記載の半導体メモリ装置。
【請求項６】行デコーダと、前記行デコーダにより駆動されそれぞれ一方向に延在して敷設された複数の選択信号線と、複数のワード線駆動電流供給回路と、前記複数のワード線駆動電流供給回路によりそれぞれ駆動される複数のワード線駆動電流供給信号線と、前記複数の選択信号線のうち対応する選択信号線及び前記複数のワード線駆動電流供給信号線のうち対応するワード線駆動電流供給信号線にそれぞれ接続された複数のワード線駆動回路と、前記複数のワード線駆動回路によりそれぞれ駆動され、夫々前記一方向に延在し、それぞれ対応するワード線駆動回路から前記行デコーダに近づく方向に向って且つ前記対応するワード線駆動回路から前記行デコーダに遠ざかる方向に向って敷設された複数のワード線とを備え、前記複数のワード線駆動回路のそれぞれは、前記対応するワード線駆動電流供給信号線と前記対応するワード線との間に接続された一導電型の第１のＭＯＳトランジスタと、前記対応するワード線と基準電位との間に接続された逆導電型の第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタのゲートに前記対応する選択信号線を共通接続する手段とを含むことを特徴とする半導体メモリ装置」と訂正する。
（ロ）訂正の適否
　上記訂正事項は請求項３を削除し、請求項１，２，４，５，６及び７に新たな構成を付加して減縮し、請求項４，５，６及び７を請求項３，４，５及び６としたものであり、特許請求の範囲の減縮及び不明瞭な記載の釈明に該当し、願書に添付した明細書又は図面に記載された事項の範囲内であり、実質的に特許請求の範囲を拡張又は変更するものではない。
　上記訂正された特許請求の範囲請求項１〜６に係る発明の独立特許要件について検討すると、当審が通知した取消理由において提示した刊行物１（特開平２−３３７９９号公報）には、「行アドレス信号の一部を用いて行デコーダ（第１デコーダ）により第１行デコーダ出力を選択し、第１行デコーダ出力と行アドレス信号の他部とを用いて第２行デコーダによりワード線を選択する２段の階層構造のワード線選択回路」が、同様に提示した刊行物２（特公平３−４７７４６号公報）及び刊行物８（特開平２−２６３３９１号公報）には、「行デコーダの出力及びゲート信号により駆動され、右ワード線及び左ワード線を選択する一対のアンドゲートからなるワード線選択回路」が、同様に提示した刊行物３（特願平３−３０６９２８号（特開平５−１２０８８１号公報参照）の願書に最初に添付した明細書及び図面）には、「デコーダにより選択された一対のメインワード線及びブロック選択信号線とにより駆動され、２つの直列接続したＭＯＳトランジスタ及びブースト用ＭＯＳトランジスタからなり、ローカルワーロ線を選択するワード線駆動回路を有する半導体記憶装置」が、同様に提示した刊行物４（特開平２−２４１０５７号公報）及び刊行物５（特開平２−３５７７３号公報）には、「ポリサイドゲート電極」が、同様に提示した刊行物６（米国特許第４，５０９，１４８号明細書）には、「メインデコーダ及び付加デコーダからの信号により駆動され、２つの直列接続したＭＯＳトランジスタ及びブースト用ＭＯＳトランジスタからなり、ワード線を選択するバッファ回路を有する半導体メモリ回路」が、同様に提示した刊行物７（米国特許第４，３４４，００５号明細書）には、「第１デコーダ及び第２デコーダにより選択され、ワード線を駆動する２つの並列接続したＭＯＳトランジスタ及びこれらと直列接続した１つのＭＯＳトランジスタとからなるバッファゲートを有するデコーダ回路」が、同様に提示した刊行物９（IEEE ISSC91 Conference, Digest of Technical Papers）には、「グローバル・ロウ・デコーダ、サブ・グローバル・ロウ・デコーダ、及びサブ・グローバル・ロウ・デコーダの出力線である一対のサブ・グローバル・ワード線上の選択信号及びプレ・デコーダからの電流により駆動され、３つのＭＯＳトランジスタからなり、ワード線を駆動する一対のワード・デコーダからなる３段の階層構造のワード・デコーダ回路」が、同様に提示した刊行物１０（IEEE Journal of Solid-State Circuits,Vol.25,No.5,October 1990）には、「グローバル・ロウ・デコーダ、サブ・グローバル・ロウ・デコーダ、及びローカル・ワード線を駆動するローカル・ワード・デコーダからなる３段の階層構造のワードデコーダを有するＲＡＭ」が、同様に提示した刊行物１１（特開平２−６２７８０号公報）には、「メイン・グローバル・デコーダ、サブ・グローバル・デコーダ、及びローカル・デコーダからなる３段の階層構造のワードデコーダを有する半導体記憶装置」が、同様に提示した刊行物１２（特開平２−１６８６７４号公報）、刊行物１３（特開平３−１８８６７０号公報）、刊行物１４（特開平２−１０８６７号公報）、刊行物１６（特開昭６３−６８７０号公報）及び刊行物１７（特開平２−４５９７４号公報）には、「ポリサイドワード線」が、そして同様に提示した刊行物１５（特開平２−２４８９６号公報）には、「メインワード線に接続され、一端がアースに、他端が共通にセクションデコード線に接続され、セクションワード線を駆動する２つのＭＯＳトランジスタからなる一対のインバータを有する半導体メモリ」がそれぞれ記載されている。
　本件請求項１に係る発明と刊行物３記載の発明とを対比すると、本件請求項１に係る発明の「第１のワード線駆動電流供給信号線と第１のワード線との間に接続された一導電型の第１のトランジスタと、第１のワード線と基準電位との間に接続された一導電型の第２のトランジスタと、第２のワード線駆動電流供給信号線と第２のワード線との間に接続された一導電型の第３のトランジスタと、第２のワード線と基準電位との間に接続された一導電型の第４のトランジスタと、を備え、第１及び第３のトランジスタは、一対の選択信号線のうちの一方の選択信号線の論理レベルに基づきその導通状態が制御され、第２及び第４のトランジスタは、一対の選択信号線のうちの他方の選択信号線の論理レベルに基づきその導通状態が制御されるワード線駆動回路」は刊行物３には記載されていない。よって、本件請求項１に係る発明は刊行物３記載の発明と同一とはいえない。同様の理由により、本件請求項２及び３に係る発明も刊行物３記載の発明と同一とはいえない。また、本件請求項１に係る発明と刊行物１，２または９記載の発明とを対比すると、本件請求項１に係る発明の「第１のワード線駆動電流供給信号線と第１のワード線との間に接続された一導電型の第１のトランジスタと、第１のワード線と基準電位との間に接続された一導電型の第２のトランジスタと、第２のワード線駆動電流供給信号線と第２のワード線との間に接続された一導電型の第３のトランジスタと、第２のワード線と基準電位との間に接続された一導電型の第４のトランジスタと、を備え、第１及び第３のトランジスタは、一対の選択信号線のうちの一方の選択信号線の論理レベルに基づきその導通状態が制御され、第２及び第４のトランジスタは、一対の選択信号線のうちの他方の選択信号線の論理レベルに基づきその導通状態が制御されるワード線駆動回路」は刊行物１，２または９には記載されていない。よって、本件請求項１に係る発明は刊行物１，２または９記載の発明と同一とはいえない。本件請求項２に係る発明と刊行物４または５記載の発明とを対比すると、本件請求項２に係る発明の「第１のワード線駆動電流供給信号線と第１のワード線との間に接続された一導電型の第１のトランジスタと、第１のワード線と基準電位との間に接続された一導電型の第２のトランジスタと、第２のワード線駆動電流供給信号線と第２のワード線との間に接続された一導電型の第３のトランジスタと、第２のワード線と基準電位との間に接続された一導電型の第４のトランジスタと、を備え、第１及び第３のトランジスタは、一対の選択信号線のうちの一方の選択信号線の論理レベルに基づきその導通状態が制御され、第２及び第４のトランジスタは、一対の選択信号線のうちの他方の選択信号線の論理レベルに基づきその導通状態が制御されるワード線駆動回路」は刊行物４または５には記載されていない。よって、本件請求項２に係る発明は刊行物４または５記載の発明と同一とはいえない。そして、本件請求項６に係る発明と刊行物７または１５記載の発明とを対比すると、本件請求項６に係る発明の「それぞれ対応するワード線駆動回路から行デコーダに近づく方向に向って且つ対応するワード線駆動回路から行デコーダに遠ざかる方向に向って敷設された複数のワード線」は刊行物７または１５には記載されていない。よって、本件請求項６に係る発明は刊行物７または１５記載の発明と同一とはいえない。また、本件請求項１に係る発明と刊行物１または２記載の発明、刊行物９記載の発明、または刊行物９，１０及び１１記載の発明とを対比すると、本件請求項１に係る発明の「第１のワード線駆動電流供給信号線と第１のワード線との間に接続された一導電型の第１のトランジスタと、第１のワード線と基準電位との間に接続された一導電型の第２のトランジスタと、第２のワード線駆動電流供給信号線と第２のワード線との間に接続された一導電型の第３のトランジスタと、第２のワード線と基準電位との間に接続された一導電型の第４のトランジスタと、を備え、第１及び第３のトランジスタは、一対の選択信号線のうちの一方の選択信号線の論理レベルに基づきその導通状態が制御され、第２及び第４のトランジスタは、一対の選択信号線のうちの他方の選択信号線の論理レベルに基づきその導通状態が制御されるワード線駆動回路」は刊行物１，２，９，１０及び１１には記載されていない。そして、本件請求項１に係る発明は上記構成によって半導体メモリ装置の回路面積を効率的に低減できるという顕著な効果を奏する。よって、本件請求項１に係る発明は刊行物１または２記載の発明、刊行物９記載の発明、または刊行物９，１０及び１１記載の発明に基づき当業者が容易に発明することができたとはいえない。本件請求項２に係る発明と刊行物４記載の発明、刊行物５記載の発明、刊行物９記載の発明及び周知技術（刊行物１１〜１４，１６及び１７記載の技術）、または刊行物９及び１０記載の発明並びに周知技術（刊行物１１〜１４，１６及び１７記載の技術）とを対比すると、本件請求項２に係る発明の「第１のワード線駆動電流供給信号線と第１のワード線との間に接続された一導電型の第１のトランジスタと、第１のワード線と基準電位との間に接続された一導電型の第２のトランジスタと、第２のワード線駆動電流供給信号線と第２のワード線との間に接続された一導電型の第３のトランジスタと、第２のワード線と基準電位との間に接続された一導電型の第４のトランジスタと、を備え、第１及び第３のトランジスタは、一対の選択信号線のうちの一方の選択信号線の論理レベルに基づきその導通状態が制御され、第２及び第４のトランジスタは、一対の選択信号線のうちの他方の選択信号線の論理レベルに基づきその導通状態が制御されるワード線駆動回路」は刊行物４，５，９〜１４，１６及び１７には記載されていない。そして、本件請求項２に係る発明は上記構成によって半導体メモリ装置の回路面積を効率的に低減できるという顕著な効果を奏する。よって、本件請求項２に係る発明は刊行物４記載の発明、刊行物５記載の発明、刊行物９記載の発明及び周知技術（刊行物１１〜１４，１６及び１７記載の技術）、または刊行物９及び１０記載の発明並びに周知技術（刊行物１１〜１４，１６及び１７記載の技術）に基づき当業者が容易に発明することができたとはいえない。本件請求項３に係る発明と刊行物１及び６記載の発明または刊行物２及び６記載の発明とを対比すると、本件請求項３に係る発明の「第１のワード線駆動電流供給信号線と第１のワード線との間に接続された一導電型の第１のトランジスタと、第１のワード線と基準電位との間に接続された一導電型の第２のトランジスタと、第２のワード線駆動電流供給信号線と第２のワード線との間に接続された一導電型の第３のトランジスタと、第２のワード線と基準電位との間に接続された一導電型の第４のトランジスタと、を備え、第１及び第３のトランジスタは、一対の選択信号線のうちの一方の選択信号線の論理レベルに基づきその導通状態が制御され、第２及び第４のトランジスタは、一対の選択信号線のうちの他方の選択信号線の論理レベルに基づきその導通状態が制御されるワード線駆動回路」は刊行物１，２及び６には記載されていない。そして、本件請求項３に係る発明は上記構成によって半導体メモリ装置の回路面積を効率的に低減できるという顕著な効果を奏する。よって、本件請求項３に係る発明は刊行物１及び６記載の発明または刊行物２及び６記載の発明に基づき当業者が容易に発明することができたとはいえない。本件請求項４に係る発明と刊行物１及び６記載の発明または刊行物２及び６記載の発明とを対比すると、本件請求項４に係る発明の「それぞれ対応するワード線駆動回路から行デコーダに近づく方向に向って且つ対応するワード線駆動回路から行デコーダに遠ざかる方向に向って敷設された複数のワード線」は刊行物１，２及び６には記載されていない。そして、本件請求項４に係る発明は上記構成によって半導体メモリ装置の回路面積を削減できるという顕著な効果を奏する。よって、本件請求項４に係る発明は刊行物１及び６記載の発明または刊行物２及び６記載の発明に基づき当業者が容易に発明することができたとはいえない。同様の理由により、本件請求項５に係る発明は刊行物１及び６記載の発明または刊行物２及び６記載の発明に基づき当業者が容易に発明することができたとはいえない。本件請求項６に係る発明と刊行物７記載の発明または刊行物１５記載の発明とを対比すると、本件請求項６に係る発明の「それぞれ対応するワード線駆動回路から行デコーダに近づく方向に向って且つ対応するワード線駆動回路から行デコーダに遠ざかる方向に向って敷設された複数のワード線」は刊行物７及び１５には記載されていない。そして、本件請求項６に係る発明は上記構成によって半導体メモリ装置の回路面積を削減できるという顕著な効果を奏する。よって、本件請求項６に係る発明は刊行物７記載の発明または刊行物１５記載の発明に基づき当業者が容易に発明することができたとはいえない。
　したがって、本件特許請求の範囲請求項１〜６に係る発明が特許出願の際独立して特許を受けることができない発明であるとすることはできない。
　以上のとおりであるから、上記訂正請求は、特許法第１２０条の４第２項及び同第３項で準用する同第１２６条第２〜４項の規定に適合するので、当該訂正を認める。
三．特許異議申立についての判断
(1)本件発明
　特許請求の範囲請求項１〜６に係る発明は上記二．（イ）に記載したとおりである。
(2)申立の理由の概要
　申立人高橋豊治は、甲第１号証（上記刊行物１）、甲第２号証（上記刊行物２）、甲第３号証（上記刊行物３）、甲第４号証（上記刊行物４）、甲第５号証（上記刊行物５）、甲第６号証（上記刊行物６）、甲第７号証（上記刊行物７）及び甲第８号証（上記刊行物８）を提示し、請求項１に係る発明は、甲第１号証または甲第２号証記載の発明と同一であるから特許法第２９条第１項第３号の規定によりその特許が取り消されるべきであり、甲第１号証または甲第２号証記載の発明に基づき当業者が容易に発明できたものであるから特許法第２９条第２項の規定によりその特許が取り消されるべきでありまた甲第３号証記載の発明と同一であるから特許法第２９条の２の規定によりその特許が取り消されるべきであり、請求項２に係る発明は、甲第４号証または甲第５号証記載の発明と同一であるから特許法第２９条第１項第３号の規定によりその特許が取り消されるべきであり、甲第４号証または甲第５号証記載の発明に基づき当業者が容易に発明できたものであるから特許法第２９条第２項の規定によりその特許が取り消されるべきでありまた甲第３号証記載の発明と同一であるから特許法第２９条の２の規定によりその特許が取り消されるべきであり、請求項３に係る発明は、甲第１号証または甲第２号証記載の発明と甲第６号証記載の発明とに基づき当業者が容易に発明できたものであるから特許法第２９条第２項の規定によりその特許が取り消されるべきでありまた甲第３号証記載の発明と同一であるから特許法第２９条の２の規定によりその特許が取り消されるべきであり、請求項４に係る発明（訂正後の請求項３に係る発明に対応する）は、甲第１号証または甲第２号証記載の発明と甲第６号証記載の発明とに基づき当業者が容易に発明できたものであるから特許法第２９条第２項の規定によりその特許が取り消されるべきであり、請求項５に係る発明（訂正後の請求項４に係る発明に対応する）は、甲第１号証または甲第２号証記載の発明と甲第６号証記載の発明とに基づき当業者が容易に発明できたものであるから特許法第２９条第２項の規定によりその特許が取り消されるべきであり、請求項６に係る発明（訂正後の請求項５に係る発明に対応する）は、甲第１号証または甲第２号証記載の発明と甲第６号証記載の発明とに基づき当業者が容易に発明できたものであるから特許法第２９条第２項の規定によりその特許が取り消されるべきであり、そして請求項７に係る発明（訂正後の請求項６に係る発明に対応する）は、甲第７号証記載の発明と同一であるから特許法第２９条第１項第３号の規定によりその特許が取り消されるべきであり、甲第７号証記載の発明に基づき当業者が容易に発明できたものであるから特許法第２９条第２項の規定によりその特許が取り消されるべきである旨主張する。また、申立人セイコーエプソン株式会社は、甲第１号証（上記刊行物９）、甲第２号証（上記刊行物１０）、甲第３号証（上記刊行物１１）、甲第４号証（上記刊行物１２）、甲第５号証（上記刊行物１３）、甲第６号証（上記刊行物１４）、甲第７号証（上記刊行物１５）、参考資料１（上記刊行物１６）、参考資料２（上記刊行物１７）及び参考図１（甲第１号証の図２に符号を追加した図）を提示し、請求項１に係る発明は甲第１号証記載の発明と同一であり、またはそれに基づいて当業者が容易に発明することができたものであるから、特許法第２９条第１項第３号及び同法同条第２項の規定により特許を受けることができず、また甲第１号証、甲第２号証及び甲第３号証記載の発明に基づいて当業者が容易に発明することができたものであるから特許法第２９条第２項の規定により特許を受けることができず、請求項２に係る発明は甲第１号証記載の発明または/及び甲第２号証記載の発明に周知技術（甲第３号証〜甲第６号証、参考資料１及び参考資料２記載の技術）を組み合わせたものに基づいて当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることができず、また請求項７に係る発明は甲第７号証記載の発明と同一であり、またはそれに基づいて当業者が容易に発明することができたものであるから、特許法第２９条第１項第３号及び同法同条第２項の規定により特許を受けることができない旨主張する。
(3)判断
　上記二．（ロ）で述べたとおり、本件訂正後の請求項１〜３に係る発明は、申立人高橋豊治の提示した甲第３号証記載の発明と同一とはいえず、本件訂正後の請求項１に係る発明は、申立人高橋豊治の提示した甲第１号証または甲第２号証記載の発明または申立人セイコーエプソン株式会社の提示した甲第１号証記載の発明と同一とはいえず、本件訂正後の請求項２に係る発明は、申立人高橋豊治の提示した甲第４号証または甲第５号証記載の発明と同一とはいえず、本件訂正後の請求項６に係る発明は、申立人高橋豊治の提示した甲第７号証記載の発明または申立人セイコーエプソン株式会社の提示した甲第７号証記載の発明と同一とはいえず、本件訂正後の請求項１に係る発明は、申立人高橋豊治の提示した甲第１号証記載の発明または甲第２号証記載の発明、または申立人セイコーエプソン株式会社の提示した甲第１号証記載の発明または甲第１号証、甲第２号証及び甲第３号証記載の発明に基づき当業者が容易に発明できたとはいえず、本件訂正後の請求項２に係る発明は、申立人高橋豊治の提示した甲第４号証記載の発明または甲第５号証記載の発明、または申立人セイコーエプソン株式会社の提示した甲第１号証記載の発明及び周知技術または甲第１号証及び甲第２号証記載の発明並びに周知技術に基づき当業者が容易に発明できたとはいえず、本件訂正後の請求項３，４及び５に係る発明は、申立人高橋豊治の提示した甲第１号証及び甲６号証記載の発明または甲第２号証及び甲６号証記載の発明に基づき当業者が容易に発明できたとはいえず、そして本件訂正後の請求項６に係る発明は、申立人高橋豊治の提示した甲第７号証記載の発明または申立人セイコーエプソン株式会社の提示した甲第７号証記載の発明に基づき当業者が容易に発明できたとはいえない。
(4)むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては本件特許請求の範囲請求項１〜６に係る発明の特許を取り消すことはできない。
　また、他に本件特許請求の範囲請求項１〜６に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１２年５月９日（２０００．５．９）
【訂正の要旨】
訂正の要旨
特許請求の範囲を
「【請求項１】相補の一対の選択信号線を駆動する行デコーダと、第１及び第２のワード線駆動電流供給信号線を駆動するワード線駆動電流供給回路と、前記一対の選択信号線及び前記第１及び第２のワード線駆動電流供給信号線に接続され、前記一対の選択信号線のうちの一方が所定の論理レベルであり他方が前記所定の論理レベルとは異なる論理レベルであることに応答して、前記第１及び第２のワード線駆動電流供給信号線より供給される駆動電流を第１及び第２のワード線に供給するワード線駆動回路と、第１及び第２のワード線と交差し前記第１のワード線に対応する第１のビット線と、前記第１及び第２のワード線と交差し前記第２のワード線に対応する第２のビット線とを備え、前記ワード線駆動回路は、前記第１のワード線駆動電流供給信号線と前記第１のワード線との間に接続された一導電型の第１のトランジスタと、前記第１のワード線と基準電位との間に接続された前記一導電型の第２のトランジスタと、前記第２のワード線駆動電流供給信号線と前記第２のワード線との間に接続された前記一導電型の第３のトランジスタと、前記第２のワード線と前記基準電位との間に接続された前記一導電型の第４のトランジスタと、を備え、前記第１及び第３のトランジスタは、前記一対の選択信号線のうちの前記一方の選択信号線の論理レベルに基づきその導通状態が制御され、前記第２及び第４のトランジスタは、前記一対の選択信号線のうちの前記他方の選択信号線の論理レベルに基づきその導通状態が制御されることを特徴とする半導体メモリ装置。
　【請求項２】前記第１及び第２のワード線の夫々は、多結晶シリコンと金属シリサイドの積層膜からなることを特徴とする請求項１記載の半導体メモリ装置。
　【請求項３】前記第１乃至第４のトランジスタはいずれもＮ型ＭＯＳトランジスタであり、前記一対の選択信号線のうちの前記一方の選択信号線は、第１及び第２のセルフブート回路を介して前記第１及び第３のトランジスタの夫々のゲート電極に接続されており、前記一対の選択信号線のうちの前記他方の選択信号線は、前記第２及び第４のトランジスタの夫々のゲート電極に直接接続されていることを特徴とする請求項１記載の半導体メモリ装置。
　【請求項４】行デコーダと、前記行デコーダにより駆動されそれぞれ一方向に延在して敷設された複数対の選択信号線と、複数のワード線駆動電流供給回路と、前記複数のワード線駆動電流供給回路によりそれぞれ駆動されそれぞれ前記一方向とは異なる方向に延在して敷設された複数のワード線駆動電流供給信号線と、前記複数対の選択信号線のうち対応する一対の選択信号線及び前記複数のワード線駆動電流供給信号線のうち対応するワード線駆動電流供給信号線にそれぞれ接続された複数のワード線駆動回路と、前記複数のワード線駆動回路によりそれぞれ駆動され、それぞれ前記一方向に延在し、それぞれ対応するワード線駆動回路から前記行デコーダに近づく方向に向って且つ前記対応するワード線駆動回路から前記行デコーダに遠ざかる方向に向って敷設された複数のワード線とを備え、前記複数のワード線駆動回路のそれぞれは、前記対応する一対の選択信号線のうちの一方が所定の論理レベルであり他方が前記所定の論理レベルとは異なる論理レベルであることに応答して、前記対応するワード線駆動電流供給信号線より供給される駆動電流を前記対応するワード線に供給する一方、前記対応する一対の選択信号線のうちの前記他方が前記所定の論理レベルであり前記一方が前記異なる論理レベルであることに応答して、前記対応するワード線駆動電流供給信号線より供給される駆動電流が前記対応するワード線へ供給されることを禁止し、前記複数対の選択信号線の配線ピッチは、前記複数のワード線の配線ピッチの少なくとも２倍であることを特徴とする半導体メモリ装置。
　【請求項５】前記複数のワード線駆動回路のそれぞれは、前記複数のワード線駆動電流供給信号線のうち対応する第１のワード線駆動電流供給信号線と前記複数のワード線のうち対応する第１のワード線との間に接続された一導電型の第１のＭＯＳトランジスタと、前記第１のワード線と第１の基準電位との間に接続されゲートが前記対応する一対の選択信号線のうちの前記他方に接続された前記一導電型の第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと前記対応する一対の選択信号線のうちの前記一方との間に接続されゲートが第２の基準電位に接続された前記一導電型の第３のＭＯＳトランジスタと、前記複数のワード線駆動電流供給信号線のうち対応する第２のワード線駆動電流供給信号線と前記複数のワード線のうち対応する第２のワード線との間に接続された前記一導電型の第４のＭＯＳトランジスタと、前記第２のワード線と前記第１の基準電位との間に接続されゲートが前記対応する一対の選択信号線のうちの前記他方に接続された前記一導電型の第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのゲートと前記対応する一対の選択信号線のうちの前記一方との間に接続されゲートが前記第２の基準電位に接続された前記一導電型の第６のＭＯＳトランジスタとを含み、前記複数のワード線駆動回路のうち前記一方向で隣接するワード線駆動回路間に配置された第１のビット線及び第２のビット線を更に備え、前記第１のビット線は前記第１及び第２のワード線と交差し且つ前記第１のワード線に対応し、第２のビット線は前記第１及び第２のビット線と交差し且つ前記第２のワード線に対応することを特徴とする請求項４記載の半導体メモリ装置。
　【請求項６】行デコーダと、前記行デコーダにより駆動されそれぞれ一方向に延在して敷設された複数の選択信号線と、複数のワード線駆動電流供給回路と、前記複数のワード線駆動電流供給回路によりそれぞれ駆動される複数のワード線駆動電流供給信号線と、前記複数の選択信号線のうち対応する選択信号線及び前記複数のワード線駆動電流供給信号線のうち対応するワード線駆動電流供給信号線にそれぞれ接続された複数のワード線駆動回路と、前記複数のワード線駆動回路によりそれぞれ駆動され、夫々前記一方向に延在し、それぞれ対応するワード線駆動回路から前記行デコーダに近づく方向に向って且つ前記対応するワード線駆動回路から前記行デコーダに遠ざかる方向に向って敷設された複数のワード線とを備え、前記複数のワード線駆動回路のそれぞれは、前記対応するワード線駆動電流供給信号線と前記対応するワード線との間に接続された一導電型の第１のＭＯＳトランジスタと、前記対応するワード線と基準電位との間に接続された逆導電型の第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタのゲートに前記対応する選択信号線を共通接続する手段とを含むことを特徴とする半導体メモリ装置」と訂正する。
（５４）【発明の名称】
半導体メモリ装置
（５７）【特許請求の範囲】
　【請求項１】　相補の一対の選択信号線を駆動する行デコーダと、
第１及び第２の
第１及び第２の
第１及び第２の
第１及び第２の
第１及び第２のワード線と交差し前記第１のワード線に対応する第１のビット線と、前記第１及び第２のワード線と交差し前記第２のワード線に対応する第２のビット線と
第１の
第１の
第１の
前記第２のワード線駆動電流供給信号線と前記第２のワード線との間に接続された前記一導電型の第３のトランジスタと、前記第２のワード線と前記基準電位との間に接続された前記一導電型の第４のトランジスタと、
及び第３
第４の
　【請求項２】　前記
第１及び第２の
の夫々
　【請求項
３
乃至
４
第１及び第２の
及び第３
及び第４
夫々の
１
　【請求項
４
、
前記一方向に延在し、それぞれ対応するワード線駆動回路から前記行デコーダに近づく方向に向って且つ前記対応するワード線駆動回路から前記行デコーダに遠ざかる方向に向って
　【請求項
５
複数のワード線駆動電流供給信号線のうち対応する第１の
複数のワード線のうち対応する第１の
第１の
前記複数のワード線駆動電流供給信号線のうち対応する第２のワード線駆動電流供給信号線と前記複数のワード線のうち対応する第２のワード線との間に接続された前記一導電型の第４のＭＯＳトランジスタと、前記第２のワード線と前記第１の基準電位との間に接続されゲートが前記対応する一対の選択信号線のうちの前記他方に接続された前記一導電型の第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのゲートと前記対応する一対の選択信号線のうちの前記一方との間に接続されゲートが前記第２の基準電位に接続された前記一導電型の第６のＭＯＳトランジスタとを
、
　
前記複数のワード線駆動回路のうち前記一方向で隣接するワード線駆動回路間に配置された第１のビット線及び第２のビット線を更に備え、前記第１のビット線は前記第１及び第２のワード線と交差し且つ前記第１のワード線に対応し、第２のビット線は前記第１及び第２のビット線と交差し且つ前記第２のワード線に対応する
　【請求項
６
　行デコーダと、
前記行デコーダにより駆動されそれぞれ一方向に延在して敷設された複数の選択信号線と、
、夫々前記一方向に延在し、それぞれ対応するワード線駆動回路から前記行デコーダに近づく方向に向って且つ前記対応するワード線駆動回路から前記行デコーダに遠ざかる方向に向って敷設された
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】本発明は、半導体メモリ装置に関し、特にダイナミック型半導体メモリ装置（以下、ダイナミックＲＡＭという）の配線レイアウトおよび構造に関する。
　【０００２】
　【従来の技術】従来のダイナミックＲＡＭのメモリセルアレイは、例えば図７に示すようにワード線ＷＬ０〜５と、ビット線ＢＬ０〜７と、その交点に配置されたメモリセルＭＣ００〜５３によって構成され、ワード線ＷＬ０〜５は通常、層抵抗数十Ωの多結晶シリコンまたは、層抵抗数Ωの金属シリサイドと多結晶シリコンの積層膜からなっていた。また、高速化の要求から実質的なワード抵抗を小さくするために、メモリセル上にワード線ＷＬ０〜５に沿って同じピッチでアルミニウムに代表される金属配線ＷＯ０´〜５´を走らせて、一定の間隔でワード線ＷＬ０〜５と金属配線ＷＬ０´〜５´がそれぞれ接続され、金属配線ＷＬ０´〜５´が行デコーダーの出力端子に接続されていた。
　【０００３】高集積化が進むに連れて、配線ピッチが小さくなる一方、メモリセルは容量を確保するためにスタックなどの３次元構造となり、金属配線ＷＬ０´〜５´のようなメモリセルの上を走る配線のメモリセルアレイの内外での段差は、１６Ｍ以上のダイナミックＲＡＭでは１μｍ〜１．５μｍにもなるため、リソグラフィーは大きなフォーカスマージンを必要とする。また、金属配線のエッチングでは一般にレジストとの選択比が小さいために、レジストを厚く塗布しなければならない。このため、多結晶シリコンや金属シリサイド等からなるワード線ＷＬ０〜５の形成に比べ、金属配線ＷＬ０´〜５´の形成は非常に困難であり、セル内コンタクトなどの技術が進んできたため、金属配線ＷＬ０´〜５´の加工限界でメモリセルの寸法が決定されるようになった。
　【０００４】
　【発明が解決しようとする課題】上述した従来のダイナミックＲＡＭでは、メモリセル上にワード線と同じピッチで金属配線を作成しなければならなかったため、セル内コンタクトの技術が進んでくると、メモリセルの寸法がメモリセル上を通過する金属配線の加工限界で制限されてしまい、メモリセル縮小の妨げとなっていた。
　【０００５】
　【課題を解決するための手段】本発明の半導体メモリ装置は、ワード線が金属配線で裏打ちしなくてもワード線の抵抗による配線遅延が気にならない程度に分割されており、ワード線を駆動するのに最低限必要な回路からなるワード線駆動回路が分割されたそれぞれのワード線に接続され、メモリセル上をワード線に対して２倍以上のピッチで平行に走る第１の金属配線とワード線駆動回路上をワード線に垂直に走る第２の金属配線によってワード線が選択されることを特徴とする。
　【０００６】
　【実施例】次に本発明の実施例を図面を用いて説明する。図１は本発明の第１の実施例を示す回路図である。また、図２は図１の３ａに代表される本発明で用いたワード線駆動回路の回路図である。メモリセルアレイはワード線を分断する方向に複数のブロックに分割され、ワード線駆動回路３ａ〜ｄ，４ａ〜ｄ，５ａ〜ｄは、全てのブロックの両側に配置され、それぞれのワード線は交互にワード線駆動回路３ａ〜ｄ，４ａ〜ｄ，５ａ〜ｄに接続されている。ワード線ＷＬ００〜Ｂ３がビット線ＢＬ０〜５と交差する点にメモリセルＭＣ００〜Ｂ２が配置されているが、ワード線がシリサイドと多結晶シリコンの積層膜からなる場合、ワード線は２５６本のビット線と交差する程度の長さ以下にするのが望ましい。ワード線駆動回路を選択するために、行デコーダーからは相補信号ＸＳＷ０〜２とＸＳＷ０〜２がメモリセルアレイ上をワード線に対して２倍のピッチで平行に走り、ワード線駆動回路３〜ｄ，４ａ〜ｄ，５ａ〜ｄにそれぞれ接続されている。また、ワード線駆動電流供給信号ＲＡ０〜３がワード線駆動回路上をワード線に対して垂直に走り、ＲＡ０信号とＲＡ２信号がワード線駆動回路３ａ，４ａ，５ａ，３ｃ，４ｃ，５ｃに、ＲＡ１信号とＲＡ２信号が３ｂ，４ｂ，５ｂ，３ｄ，４ｄ，５ｄにそれぞれ交互に入力されている。
　【０００７】ワード線駆動回路３ａ〜ｄ，４ａ〜ｄ，５ａ〜ｄはセルフ・ブート型の駆動回路２台で構成されている。図３は本発明で用いたワード線駆動回路の動作を示す波形図である。例えば、ＸＳＷ０とＲＡ０が選択されたとすると、ＸＳＷ０．ＸＳＷ０信号によってＮ型トランジスタＱ２３，Ｑ２６がオフして、節点２１，２２が電源電位からＮ型トランジスタＱ２２，Ｑ２５のしきい値電圧分降下した電位付近まで上がった後、ＲＡ０が昇圧電位まで上昇することによって節点２１の電位が容量結合でＲＡ０よりも高い電位に上昇し、ワード線ＷＬ００がＲＡ０と同じ電位まで上昇する。このとき、３ａだけでなく３ｃでも同様にしてＷＬ０２の電位が上昇し、メモリセルＭＣ００，ＭＣ０１，ＭＣ０２が選択される。
　【０００８】図４は本発明の第２の実施例を示す回路図である。また、図５は図４の３ａに代表される本発明で用いたワード線駆動回路の回路図である。メモリセルアレイはワード線を分断する方向に複数のブロックに分割され、ワード線駆動回路３ａ〜８ｄは、全てのブロックの両側に配置され、それぞれのワード線は交互にワード線駆動回路３ａ〜８ｄに接続されている。ワード線駆動回路を選択するために、行デコーダーからはＸＳＷ０〜５がメモリセルアレイ上をワード線に対して２倍のピッチで平行に走り、ワード線駆動回路３ａ〜ｄ，４ａ〜ｄ，５ａ〜ｄ，６ａ〜６ｄ，７ａ〜７ｄ，８ａ〜８ｄにそれぞれ接続されている。また、ワード線駆動電流供給信号ＲＡ０〜１がワード線駆動回路上をワード線に対して垂直に走り、ＲＡ０信号がワード線駆動回路３ａ〜８ａ，３ｃ〜８ｃに、ＲＡ１信号が３ｂ〜８ｂ，３ｄ〜８ｄにそれぞれ交互に入力されている。
　【０００９】ワード線駆動回路３ａ〜８ｄはＣＭＯＳ構成の駆動回路２台で構成されている。図６は本発明で用いたワード線駆動回路の動作を示す波形図である。例えば、ＸＳＷ０とＲＡ０が選択されたとすると、ＸＳＷ０信号によってＮ型トランジスタＱ５２がオフして、Ｐ型トランジスタＱ５１のゲート電位が接地電位となった後、ＲＡ０が昇圧電位まで上昇することによって、Ｑ５１がオン状態になり、ワード線ＷＬ０１がＲＡ０と同じ電位まで上昇する。このとき、３ａだけでなく３ｃでも同様にしてＷＬ０２の電位が上昇する。本実施例は、ワード線駆動回路をＣＭＯＳ構成にしているので、行デコーダーの出力を相補信号にする必要がなく、最少の信号線でワード線駆動回路を選択することが出来る。
　【００１０】
　【発明の効果】以上説明したように本発明は、メモリセルアレイ上を走る金属配線がワード線の２倍以上のピッチで形成されているため、金属配線の加工限界に左右される事なく容易にメモリセルの縮小化を行うことが可能となる。
【図面の簡単な説明】
　【図１】本発明の第１実施例の回路図である。
　【図２】第１実施例のワード線駆動回路の回路図である。
　【図３】第１実施例のワード線立ち上げ時の動作を示す各部信号の波系図である。
　【図４】本発明の第２実施例の回路図である。
　【図５】第２実施例のワード線駆動回路の回路図である。
　【図６】第２実施例のワード線立ち上げ時の動作を示す各部信号の波形図である。
　【図７】従来例の回路図である。
　【符号の説明】
１　行デコーダー
２ａ，２ｂ，２ｃ，２ｄ　ワード線駆動電流供給回路
３ａ，３ｂ，３ｃ，３ｄ，４ａ，４ｂ，４ｃ，４ｄ，５ａ，５ｂ，５ｃ，５ｄ，６ａ，６ｂ，６ｃ，６ｄ，７ａ，７ｂ，７ｃ，７ｄ，８ａ，８ｂ，８ｃ，８ｄ
ワード線駆動回路
ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ００，ＷＬ０２，ＷＬ１１，ＷＬ１３，ＷＬ２０，ＷＬ２２，ＷＬ３１，ＷＬ３３，ＷＬ４０，ＷＬ４２，ＷＬ５１，ＷＬ５３，ＷＬ６０，ＷＬ６２，ＷＬ７１，ＷＬ７３，ＷＬ８０，ＷＬ８２，ＷＬ９１，ＷＬ９３，ＷＬＡ０，ＷＬＡ２，ＷＬＢ１，ＷＬＢ３　　ワード線
ＷＬ０´〜ＷＬ５´　ワード線裏打ち金属配線
ＸＳＷ０，ＸＳＷ１，ＸＳＷ２，ＸＳＷ３，ＸＳＷ４，ＸＳＷ５，ＸＳＷ０，ＸＳＷ１，ＸＳＷ２，ＸＳＷ３，ＸＳＷ４，ＸＳＷ５　行デコード信号
ＭＣ００，ＭＣ０１，ＭＣ０２，ＭＣ１０，ＭＣ１１，ＭＣ１２，ＭＣ２０，ＭＣ２１，ＭＣ２２，ＭＣ３０，ＭＣ３１，ＭＣ３２，ＭＣ４０，ＭＣ４１，ＭＣ４２，ＭＣ５０，ＭＣ５１，ＭＣ５２，ＭＣ６０，ＭＣ６１，ＭＣ６２，ＭＣ７０，ＭＣ７１，ＭＣ７２，ＭＣ８０，ＭＣ８１，ＭＣ８２，ＭＣ９０，ＭＣ９１，ＭＣ９２，ＭＣＡ０，ＭＣＡ１，ＭＣＡ２，ＭＣＢ０，ＭＣＢｌ，ＭＣＢ２　　メモリセル
Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４，Ｑ２５，Ｑ２６，Ｑ５２　Ｎ型トランジスタ
Ｑ５１　Ｐ型トランジスタ