【事件の表示】
　特許第２７６５１１８号「ドットマトリックスプリンタの印字データ生成回路」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２７６５１１８号の特許を維持する。
【理　由】
［１］手続きの経緯
　本件特許第２７６５１１８号発明は、平成１年１０月３１日に特許出願され、平成１０年４月３日にその特許の設定登録がなされ、その後、相原光政より請求項１に係る発明について特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成１１年１０月２９日に訂正請求がなされたものである。
［２］訂正の適否についての判断
１．訂正の要旨
（１）訂正事項ａ
　特許請求の範囲を次に訂正する。
「１．ｍ行ｎ列のマトリックスビットパターンをｎ行ｍ列のマトリックスビットパターンに変換すると共に、そのビットパターンにおける空白を検出するものであって、
　ｍ行ｎ列のマトリックスビットパターンが記憶された記憶手段からそのビットパターンを行毎に読み出す手段と、
　読み出されたｎビットの行ビットパターンを各行毎に記憶するｍ個の行ビットパターン記憶手段と、
　これら各行ビットパターン記憶手段に夫々記憶された行ビットパターン毎にビットを選択出力するｍ個のビット単位出力手段と、
　前記ｍ個の行ビットパターン記憶手段の各々に記憶された行ビットパターンの各ビットに基づき、当該ｍ個の行ビットパターン記憶手段に記憶されたマトリックスビットパターンが空白であるか否かを判断して、そのことを順次記憶する空白検出手段と
　を備えたことを特徴とするドットマトリックスプリンタの印字データ生成回路。」
（２）訂正事項ｂ
　発明の詳細な説明の（課題を解決するための手段）の項の「前記行ビットパターン記憶手段に記憶された行ビットパターンの各ビットに基づき空白を検出する」を「前記ｍ個の行ビットパターン記憶手段の各々に記憶された行ビットパターンの各ビットに基づき、当該ｍ個の行ビットパターン記憶手段に記憶されたマトリックスビットパターンが空白であるか否かを判断して、そのことを順次記憶する」に訂正する。
（３）訂正事項ｃ
　発明の詳細な説明の（作用）の項の「基づいてマトリックスビットパターンの所定ビットが空白か否かを判断することができる。」を「基づいて、当該ｍ個の行ビットパターン記憶手段に記憶されたマトリックスビットパターンが空白であるか否かを判断して、そのことを順次記憶する。」に訂正する。
（４）訂正事項ｄ
　発明の詳細な説明の［発明の効果］の項の「列ビットパターン記憶手段に記憶された列ビットパターンに基づいてマトリックスビットパターンの行列変換を実行するビット単位出力手段及び空白検出手段が動作するように構成したので、行列変換機能及び空白検出機能を簡単な回路構成で実現することができる」を「マトリックスビットパターンが空白であるか否かを、そのマトリックスビットパターンを行列変換するために行ビットパターン記憶手段に記憶したときに同時に判断して順次記憶するように構成したので、行列変換機能及び空白検出機能を簡単な回路構成で実現するとともに、その結果に基づいて最短時間で印字を実行することができる」に訂正する。
２．訂正の目的、新規事項禁止、拡張変更禁止の各要件の判断
（１）訂正事項ａ
　本訂正は、願書に添付した明細書に記載した事項（特に、本件特許公報６欄２８〜４０行の記載を参照。）の範囲内で、空白検出手段について限定するものであり、特許請求の範囲の減縮を目的とするものであって、上記各要件を満たすものである。
（２）訂正事項ｂ，ｃ，ｄ
　これらの訂正は、訂正事項ａに伴う訂正であり、上記各要件を満たすものである。
３．独立特許要件の判断と訂正の適否のまとめ
　以下に述べるように、訂正後の発明は特許出願の際独立して特許を受けることができない発明とすることはできないことから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号。以下「平成６年改正法」という。）附則第６条第１項の規定によりなお従前の例によるとされる、平成１１年改正前の特許法第１２０条の４第３項において準用する平成６年改正法による改正前の特許法第１２６条第１項ただし書、第２項乃至第３項の規定に適合するので、当該訂正を認める。
［３］異議申立についての判断
１．本件請求項１に係る発明
　本件請求項１に係る発明は、訂正明細書及び図面の記載からみて、訂正明細書の特許請求の範囲の請求項１に記載された事項により特定されるとおりのものである（上記訂正事項ａ参照。以下、「本件発明」という。）。
２．異議申立ての証拠とその記載事項
　これに対し、異議申立人は、甲第１乃至３号証を提出し、本件発明は、甲第１号証に記載された発明であり、あるいは、甲第１号証又は甲第１，２号証又は甲第１，２，３号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第１項あるいは同条第２項の規定により特許を受けることができない旨主張している（当審が通知した取消理由は、申立人が提出した証拠と主張理由をそのまま採用したものである。）。
　甲第１乃至３号証とそれぞれの記載事項は次のとおりである。
（１）甲第１号証：特開昭５９−１６７７７２号公報
「ディジタル２値画像データを複数の２次元正方形画像データに分割し、該２次元正方形画像データを基本回転単位とする回転装置において、前記２次元正方形画像データが均一レベルであるか否かを判定する手段、および該手段による判定結果が均一レベルの時、回転処理を省き直ちに前記２次元正方形画像データと同一データを回転結果とする手段を設けたことを特徴とする画像データ回転装置。」（特許請求の範囲）、「従来・・・画像データを回転する必要が生ずる場合・・・回転部分をハードウェアで実現することにより回転処理時間の短縮化を図っている。すなわち、第１図（Ａ）に示したようなディジタル画像データの２次元正方形（ａ：ｎ×ｎビット）をシフトレジスタを有する回転装置に送り、・・・シフトレジスタにより並−直列変換する際に９０°，１８０°，２７０°回転して、回転単位ａの回転が行われる。・・・しかし・・・処理時間・・・には限度がある。・・・本発明の目的は・・・画像データの特徴を利用して高速処理を行う・・・ことにある。」（１頁左下欄１７行〜２頁左上欄２行）、「第２図は、回転装置を有する画像システムのブロック図である。白黒の２値画像としての画像データが、スキャナ等の入力装置５からバス８を介してシステム内に入ってくる。その画像データは画像データ用ビットマップメモリ３に展開される。この画像データとその他のファイル（グラフィックデータやキャラクタコードデー夕等から成る）とを編集する際、画像データを回転させる必要が生じた場合は、回転装置７により回転処理し、回転処理を含む編集結果はディスプレイ４およびプリンタ等の出力装置６に出力される。これら一連の処理は、ＣＰＵ１がシステムメモリ２によりバス８を介して制御する。」（２頁左上欄６〜１９行）、「本回転装置は、ｎ×ｎビットの画像データに対応した２次元のバッファを有する。ここでｎはシステム内のデータバス８のビット数またはその整数倍に対応している。本説明においてはｎ＝８で、時計方向に９０°回転させることとする。」（２頁右上欄２〜６行）、「まず、システムは第３−１図のように回転の対象となるビットマップメモリ３上の１ページ分の画像データを、主，副走査方向各々８ビットずつの単位ブロックａ11，ａ12，ａ21，ａ22・・・に区切る。ここで、ＡBは画像模様を示している。次にａ11ブロックの画像データを回転装置へ転送する。転送される画像データは主走査方向の８ビットを単位として順次副走査方向に１ラインずつずれる。第３−２図に示すように回転装置では、最初の主走査方向８ビットをストローブパルスＳＴＢ０でシフトレジス夕Ｓ・Ｒ０にセットし、副走査方向に順番にシフトレジスタＳ・Ｒ７までセットする。このようにしてシフトレジスタに入力された画像データによる画像イメージを第３−３図に示す。」（２頁右上欄７行〜左下欄１行）、「８ライン分（シフトレジスタＳ・Ｒ０からＳ・Ｒ７まで）セットされると、次にシフトクロックにより各シフトレジスタのＤ7ビットからＤ0ビットまで、Ｓ・Ｒ０のＤ7→Ｓ・Ｒ１のＤ7→・・・Ｓ・Ｒ７のＤ7→Ｓ・Ｒ０のＤ6→Ｓ・Ｒ１のＤ6・・・Ｓ・Ｒ６のＤ6→Ｓ・Ｒ７のＤ0という様に順番に出力バッファ９のアドレスは０から７まで進む。シフトレジスタから送ら���た画像データの出力バッファ９内でのイメージを第３−４図に示す。第３−４図から明らかなように、アドレス０は各シフトレジスタのＤ7ビットにより、アドレス１は各シフトレジスタのＤ6ビットにより、・・・アドレス７は各シフトレジスタのＤ0ビットによりそれぞれ構成され、これをシステムにアドレス０〜７の順番で送出することにより、画像データは結果として時計方向に９０°回転されることになる。」（２頁左下欄２〜１７行）、「ここで、・・・ブロックＡを回転させた結果は、ブロックＢの場所に書き込まなければならない。・・・回転結果をビットマップメモリ３上にもどす時、アドレスが変わる事・・・と、戻す場所・・・には回転されていないデータが残っている事に注意する必要がある。・・・仮バッファが必要となる。」（２頁左下欄１８行〜右下欄１５行）、「ところで、回転装置の回転単位ａの大きさは・・・かなり小さな２次元領域となる。・・・均一レベルのデータは、単位ブロックａが小さければ小さいほど多くなる。一方、均一レベルの画像データは回転しても、回転前後でパターンが同じである。従って、均一レベルの画像データは回転処理を省き、直ちにそのデータをＣＰＵに返すことにより、回転処理時間を短縮することができる。」（２頁右下欄１６行〜３頁左上欄１０行）、「第５図は均一レベル検出回路の一例を示す図である。８ビット並列の入力データ（“１”は黒，“０”は白を示すものとする）をフリップフロップ１０のＪ入力に入れ、フリップフロップ１０をストローブパルスＳＴＢ０〜ＳＴＢ７でストローブしてやると、単位ブロック内が白（“０”）の均一レベルか否かがフリップフロップ１０のＱ出力で判定できる。すなわち、フリップフロップ１０のＱ出力が“０”であればオール白の均一レベルであり、“１”であれば白の均一レベルではないことを示す。同様に、黒（“１”）の均一レベルもフリップフロップのＪ入力の前にインバータを接続すれば検出することができる。均一レベルが判明したら、シフトレジスタＳ・Ｒのシフトクロックによる並−直列変換を行わずに入力データと同じレベルの同量のデータをシステムに返せばよい。」（３頁左上欄１１行〜右上欄８行）、「以上説明したように、本発明によれば、画像データは均一レベルの領域を多く含み、この均一レベルのデータは回転前後でパターンが不変であるという特徴を利用し、・・・均一レベルの場合は回転処理を省き、直ちにデータを上位装置に返すことにより、回転処理の高速化が図れる。」（３頁右下欄１１〜１８行）、等が第１〜７図と共に記載されている。
　これらの記載によれば、甲第１号証には、ｎ×ｎビットのディジタル２次元正方形画像データを９０°を基本に回転すると共に、その２次元正方形画像データにおける全白及び全黒の均一レベルを検出するものであって、回転前の２次元正方形画像データが記憶された記憶手段からその画像データを行毎に読み出す手段と、読み出されたｎビットの行画像データを各行毎に記憶するｎ個の行画像データの記憶手段と、これら各行画像データの記憶手段に夫々記憶された行画像データ毎にビットを選択出力するｎ個のビット単位の出力手段と、前記ｎ個の行画像データの記憶手段の各々に記憶された行画像データの各ビットに基づき、当該ｎ個の行画像データの記憶手段に記憶された２次元正方形画像データが全白及び全黒の均一レベルであるか否かを判断して、全白及び全黒の均一レベルの時には回転処理を省いて、直ちに該２次元正方形画像データと同一データを回転結果とする手段を設けた画像システムの画像データ回転装置、の発明が記載されているものと認められる。
（２）甲第２号証：特開昭６４−７７５４６号公報
「ページデータに基づいてソースデータからメモリ上にイメージデータを作成し、そのイメージデータを読み出して用紙にプリントするページプリンタにおいて、前記メモリ上に作成されたイメージデータを９０°回転させるデータ回転手段と、該データ回転手段によって回転されたイメージデータをバッファリングする回転データバッファメモリと、前記メモリ上に作成されたイメージデータを直接出力するか、前記回転データバッファメモリにバッファリングされた回転イメージデータを出力するかを選択する出力選択手段とを設けたことを特徴とするページプリンタ。」（特許請求の範囲）、「レーザプリンタのような・・・ページプリンタにおいて、用紙と印字文字の配列関係が異なる「ポートレート」と「ランドスケープ」の２種類の印字モードがある。・・・ランドスケープモードの場合には、ポートレートモードの場合に対して文字を９０°回転して印字する必要がある。・・・この発明は・・・両方の印字モードでプリントできるページプリンタにおいて、フォントデータ用のメモリを増加せず、ページデータおよびイメージデータの作成プログラムも共通化して処理能率を高め、コスト低減及びプリント所要時間の短縮を計ることを目的とす。」（１頁右下欄５行〜２頁右上欄１５行）、「まず、この発明を実施するために必要なデータ回転手段であるデータ回転器の構成例を第１図に示す。このデータ回転器１４３は、・・・ｎ×ｎビットのマトリックスメモリ１４４と、入力クロック発生回路１４５及び出力クロック発生回路１４６とによって構成されている。・・・このデータ回転器１４３によって９０°回転させる際には、作成されたイメージデータのうち先ずｎ×ｎドットの二次元データを・・・マトリックスメモリ１４４に入力し・・・９０°回転させた状態で読み出して・・・回転データバッファ領域に新たなイメージデータを作成する。・・・データ回転器１４３へのイメージデータの入力・・・は、第３図に示すようにデータの上の方からｎドットずつなされ、出力・・・は第４図に示すようにデータの左の方からｎドットずつなされる。」（２頁左下欄１０行〜３頁左上欄３行）、等が第１〜３４図と共に記載されている。
（３）甲第３号証：特開昭５９−１５４５３６号公報
「印字不要エリアに対して不必要な印字ヘッドの移動を行なわないプリンタのモーションミニマイズ方式において、第１のＣＰＵがラインバッファ内に格納されているプリントイメージに合わせて編集処理されたデータを、ドット列単位で開始番地と終了番地の両方向から検索して、ヘッドの実印字位置を認識し、これに基づいてプリンタ装置を制御する第２のＣＰＵが、実印字エリアの右又は左にある印字不要エリアを無視して印字ヘッドを停止させる制御を行なうことを特徴とするプリンタのモーションミニマイズ方式。」（特許請求の範囲）、「モーションミニマイズ方式というのは最短距離の印字を実現するための方式である。これは第１図に示す如くプリンタ等の印字の際に、印字コードＴに対しては印字ヘッドＨが移動するのは勿論であるが、印字不要スペースコードＳに対しては印字ヘッドＨの不必要な移動を省略して、プリンタのトータル的な印字スピードを上げようというものである。このトータル的な印字スピードのアップという有効性から従来からほとんどのプリンタがモーションミニマイズ方式を採用している。」（１頁右下欄３〜１２行）、「次に第３図を用いて上記動作を更に詳しく説明する。ＣＰＵ９は受信したデータをプリントイメージに合わせるためのデータ編集処理を行ないながら、ラインバッファ１０にデータを格納して行く。最終データのラインバッファ１０への格納が終了した後、ＣＰＵ９はラインバッファ１０の検索を開始する。先ず、ラインバッファ１０の開始番地から検索を行ない、実印字位置を、認識した番地を開始番地としてＤＭＡ１１のアドレスレジスタに格納する。次に、ＣＰＵ９はラインバッファ１０の終了番地から検索を行ない、実印字位置を認識した番地から、実印字エリアを算出し、これをレングス長としてＤＭＡ１１のレングスレジスタに格納する。」（３頁右上欄６〜１９行）、等が第１〜５図と共に記載されている。
３．対比・判断
　本件発明（前者）と甲第１号証記載の発明（後者）とを対比するに、後者のｎ×ｎビットのディジタル２次元正方形画像データは“所定行数所定列数のマトリックスビットパターン”を表す点で前者の「ｍ行ｎ列のマトリックスビットパターン」に対応し、後者のディジタル２次元正方形画像データを９０°を基本に回転することは“行と列を入れ替えたマトリックスビットパターンに変換する”点で前者の「ｎ行ｍ列のマトリックスビットパターンに変換する」ことに対応し、後者の２次元正方形画像データにおける全白及び全黒の均一レベルを検出することは“マトリックスビットパターンの均一レベルを検出する”点で前者の「ビットパターンにおける空白を検出する」ことに対応し、後者の回転前の２次元正方形画像データが記憶された記憶手段は“所定行数所定列数のマトリックスビットパターンが記憶された記憶手段”である点で前者の「ｍ行ｎ列のマトリックスビットパターンが記憶された記憶手段」に対応し、後者の読み出されたｎビットの行画像データを各行毎に記憶するｎ個の行画像データの記憶手段は“読み出された所定列数ビットの行ビットパターンを各行毎に記憶する所定行数個の行ビットパターン記憶手段”である点で前者の「読み出されたｎビットの行ビットパターンを各行毎に記憶するｍ個の行ビットパターン記憶手段」に対応し、後者の記憶された行画像データ毎にビットを選択出力するｎ個のビット単位の出力手段は“記憶された行ビットパターン毎にビットを選択出力する所定行数個のビット単位出力手段”である点で前者の「記憶された行ビットパターン毎にビットを選択出力するｍ個のビット単位出力手段」に対応し、後者の当該ｎ個の行画像データの記憶手段に記憶された２次元正方形画像データが全白及び全黒の均一レベルであるか否かを判断して、全白及び全黒の均一レベルの時には回転処理を省いて、直ちに該２次元正方形画像データと同一データを回転結果とする手段は“当該所定行数個の行ビットパターン記憶手段に記憶されたマトリックスビットパターンが均一レベルであるか否かを判断する検出手段”である点で前者の「当該ｍ個の行ビットパターン記憶手段に記憶されたマトリックスビットパターンが空白であるか否かを判断して、そのことを順次記憶する空白検出手段」に対応し、後者の画像システムの画像データ回転装置は“回路”である点で前者の「ドットマトリックスプリンタの印字データ生成回路」に対応するから、両者は、“所定行数所定列数のマトリックスビットパターンを行と列を入れ替えたマトリックスビットパターンに変換すると共に、そのビットパターンにおける均一レベルを検出するものであって、所定行数所定列数のマトリックスビットパターンが記憶された記憶手段からそのビットパターンを行毎に読み出す手段と、読み出された所定列数ビットの行ビットパターンを各行毎に記憶する所定行数個の行ビットパターン記憶手段と、これら各行ビットパターン記憶手段に夫々記憶された行ビットパターン毎にビットを選択出力する所定行数個のビット単位出力手段と、前記所定行数個の行ビットパターン記憶手段の各々に記憶された行ビットパターンの各ビットに基づき、当該所定行数個の行ビットパターン記憶手段に記憶されたマトリ��クスビットパターンが均一レベルであるか否かを判断する検出手段とを備えた回路”である点で一致し、次の点で相違する。
（相違点）
　前者が、ｍ行ｎ列のマトリックスビットパターンについて、空白（全白の均一レベル）であるか否かを判断して、そのことを順次記憶する空白検出手段を備えたドットマトリックスプリンタの印字データ生成回路であるのに対し、後者は、ｎ行ｎ列の２次元正方形画像データからなるマトリックスビットパターンについて、全白及び全黒の均一レベルであるか否かを判断して、全白及び全黒の均一レベルの時には変換処理としての回転処理を省いて、直ちに該２次元正方形画像データと同一データを回転結果とする手段を備えた画像システムの画像データ回転装置である点。
　相違点について検討するに、後者において、画像データ回転装置による処理結果がプリンタ等に出力されることからみて、該画像データ回転装置をプリンタ自体に組み込んでドットマトリックスプリンタの印字データ生成回路とすることは単なる設計的事項と認められ、全白の均一レベルについて回転処理を省くだけでも処理効率が向上することは明らかであるから、均一レベルの判断対象を全白（空白）のみとすることも単なる設計的事項と認められる。
　また、後者におけるｎ行ｎ列のマトリックスビットパターンをｍ行ｎ列のマトリックスビットパターンとすることについては、後者を単に画像データが回転処理されるものとしてみる場合には、単なる設計的事項あるいは容易に想起し得る事項といえなくもないが、後者を前者と対比する意義は後者が均一レベルの判断結果の扱いに係る事項も備えていることにあり、この意義からすれば単なる設計的事項とも容易に想起し得る事項ともいえない。
　すなわち、後者は、均一レベルのデータが回転前後でパターンが不変であるという特徴を利用して回転処理の高速化を図るものであって、マトリックスビットパターンがｎ行ｎ列の２次元正方形画像データからなることと均一レベルの時には回転処理を省いて同一データを回転結果とすることとは密接に関連しており、この関連においてマトリックスビットパターンをｍ行ｎ列とすることはできないことから、申立人の、前者におけるｍ行ｎ列のマトリックスと後者におけるｎ行ｎ列のマトリックスとは些細な相違であって実質的な相違でないとの主張は採用できない。
　加えて、後者は、均一レベルの判断を同一データをＣＰＵに返して回転結果とすることで回転処理を省くことに用いているだけであって、各マトリックスビットパターンについて空白であること及び空白でないこととを記憶しておくことについては示唆も必要もないため、後者から前者の空白であるか否かの判断を順次記憶することは容易に想起されないものである。
　これらのことから、上記相違点が後者に実質的に備わっているとも後者から容易に想到し得ることとも認められない。
　甲第２号証には、メモリ上に作成されたイメージデータを９０°回転させるデータ回転手段を設けたページプリンタに係る発明が記載されているが、該イメージデータはｎ×ｎドットからなるものであり、均一レベルの判断結果を順次記憶することについては記載も示唆もないため、甲第２号証の記載を勘案しても上記相違点を容易に想到し得るとは認められない。
　甲第３号証には、ラインバッファ内に格納されているプリントイメージに合わせて編集処理されたデータをドット列単位で開始番地と終了番地の両方向から検索してヘッドの実印字位置を認識することに基づいて印字ヘッドを制御するプリンタのモーションミニマイズ方式に係る発明が記載されているが、これを甲第１号証記載の発明に適用することが容易に想起されたとしても、その適用により想到されるものは、せいぜい、均一レベルと判断した時には回転処理を省くことを行った後の回転処理済みの画像データについて改めてドット列単位で開始番地と終了番地の両方向から検索してヘッドの実印字位置を認識することに基づいて印字ヘッドを制御するものであり、均一レベルの判断結果をモーションミニマイズ動作のために順次記憶しておくこと、さらには、均一レベルの判断結果を回転処理の省略には用いずにマトリックスビットパターンをｍ行ｎ列とすることなど容易に想到し得るとは認められないため、甲第２号証の記載に加え、甲第３号証の記載を勘案しても上記相違点を容易に想到し得るとは認められない。
　そして、本件発明は、特に、マトリックスビットパターンが空白であるか否かを行列変換するために行ビットパターン記憶手段に記憶したときに同時に判断して順次記憶する構成により、行列変換機能及び空白検出機能を簡単な回路構成で実現するとともに、その結果に基づいて最短時間で印字を実行することができるという、明細書記載の格別の効果を奏することから、甲第１号証に記載された発明であるとも、あるいは、甲第１号証又は甲第１，２号証又は甲第１，２，３号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるとも認めることができない。
［４］むすび
　以上のとおりであるから、特許異議の申立ての理由によっては本件発明についての特許を取り消すことはできない。
　また、他に本件発明についての特許を取り消すべき理由を発見しない。
　したがって、本件発明についての特許は拒絶の査定をしなければならない特許出願に対してされたものと認めない。
　よって、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、上記のとおり決定する。
【異議決定日】
平成１２年８月３１日（２０００．８．３１）
【訂正の要旨】
　　　　　　　　　　　　　訂正の要旨
（１）訂正事項ａ
　特許請求の範囲を次に訂正する。
「１．ｍ行ｎ列のマトリックスビットパターンをｎ行ｍ列のマトリックスビットパターンに変換すると共に、そのビットパターンにおける空白を検出するものであって、
　ｍ行ｎ列のマトリックスビットパターンが記憶された記憶手段からそのビットパターンを行毎に読み出す手段と、
　読み出されたｎビットの行ビットパターンを各行毎に記憶するｍ個の行ビットパターン記憶手段と、
　これら各行ビットパターン記憶手段に夫々記憶された行ビットパターン毎にビットを選択出力するｍ個のビット単位出力手段と、
　前記ｍ個の行ビットパターン記憶手段の各々に記憶された行ビットパターンの各ビットに基づき、当該ｍ個の行ビットパターン記憶手段に記憶されたマトリックスビットパターンが空白であるか否かを判断して、そのことを順次記憶する空白検出手段と
　を備えたことを特徴とするドットマトリックスプリンタの印字データ生成回路。」
（２）訂正事項ｂ
　発明の詳細な説明の（課題を解決するための手段）の項の「前記行ビットパターン記憶手段に記憶された行ビットパターンの各ビットに基づき空白を検出する」を「前記ｍ個の行ビットパターン記憶手段の各々に記憶された行ビットパターンの各ビットに基づき、当該ｍ個の行ビットパターン記憶手段に記憶されたマトリックスビットパターンが空白であるか否かを判断して、そのことを順次記憶する」に訂正する。
（３）訂正事項。
　発明の詳細な説明の（作用）の項の「基づいてマトリックスビットパターンの所定ビットが空白か否かを判断することができる。」を「基づいて、当該ｍ個の行ビットパターン記憶手段に記憶されたマトリックスビットパターンが空白であるか否かを判断して、そのことを順次記憶する。」に訂正する。
（４）訂正事項ｄ
　発明の詳細な説明の［発明の効果］の項の「列ビットパターン記憶手段に記憶された列ビットパターンに基づいてマトリックスビットパターンの行列変換を実行するビット単位出力手段及び空白検出手段が動作するように構成したので、行列変換機能及び空白検出機能を簡単な回路構成で実現することができる」を「マトリックスビットパターンが空白であるか否かを、そのマトリックスビットパターンを行列変換するために行ビットパターン記憶手段に記憶したときに同時に判断して順次記憶するように構成したので、行列変換機能及び空白検出機能を簡単な回路構成で実現するとともに、その結果に基づいて最短時間で印字を実行することができる」に訂正する。
（５４）【発明の名称】
ドットマトリックスプリンタの印字データ生成回路
（５７）【特許請求の範囲】
　１．ｍ行ｎ列のマトリックスビットパターンをｎ行ｍ列のマトリックスビットパターンに変換すると共に、そのビットパターンにおける空白を検出するものであって、
　ｍ行ｎ列のマトリックスビットパターンが記憶された記憶手段からそのビットパターンを行毎に読み出す手段と、
　読み出されたｎビットの行ビットパターンを各行毎に記憶するｍ個の行ビットパターン記憶手段と、
　これら各行ビットパターン記憶手段に夫々記憶された行ビットパターン毎にビットを選択出力するｍ個のビット単位出力手段と、
　前記
ｍ個の
の各々に
、当該ｍ個の行ビットパターン記憶手段に記憶されたマトリックスビットパターンが空白であるか否かを判断して、そのことを順次記憶
　を備えたことを特徴とするドットマトリックスプリンタの印字データ生成回路。
【発明の詳細な説明】
［発明の目的］
　（産業上の利用分野）
　本発明はｍ行ｎ列のマトリックスビットパターンをｎ行ｍ列のマトリックスビットパターンに変換すると共に、そのビットパターンにおける空白を検出する機能を備えたドットマトリックスプリンタの印字データ生成回路に関する。
　（従来の技術）
　従来より、プリンタにおいては印刷パターンに対応するビットパターンを印刷順に記憶する印字用イメージバッファを備えており、印刷しようとする文字パターンに対応したビットパターンを例えばＣＧ（キャラクタジェネレータ）から読出してその印字用イメージバッファに記憶させることにより、所定の文字パターンを印刷するようにしている。しかして、このような印字用イメージバッファを備えたプリンタでは、レーザビームプリンタのように文字パターンに対応したｍ行ｎ列のマトリックスビットパターンを列方向（横方向）のビットパターンに基づいて順次印刷するラインプリンタとマトリックスビットパターンの行方向（縦方向）のビットパターンに基づいて順次印刷するドットマトリックスプリンタとが供されており、同一の印刷パターンであっても、夫々のプリンタの印字用イメージバッファに順次記憶されているビットパターンは異なっている。つまり、１つのｍ行ｎ列のマトリックスビットに着目した場合、シリアルプリンタの印字用イメージバッファには、１列目からｎ列目までのｍビットの列ビットパターン（縦方向ビットパターン）がアドレスの小さい順に記憶されているのに対して、ラインプリンタの印字用イメージバッファには、１行目からｍ行目までのｎビットの行ビットパターン（横方向ビットパターン）がアドレスの小さい順に記憶されている。
　ところで、近年、ラインプリンタ用の印字パターンデータをシリアルプリンタにて印字したいという要望がある。しかしながら、上述したようにシリアルプリンタとラインプリンタとでは印字用イメージバッファに記憶されるビットパターンが互いに異なるため、ラインプリンタの印字用イメージバッファに記憶されたマトリックスビットパターンをシリアルプリンタに適合するように変換してから印刷する必要がある。このため、行列変換用プログラムに基づいてｍ行ｎ列のマトリックスビットをｎ行ｍ列のマトリックスビットに変換することにより、ｎビットのｍ個の列ビットパターンからｍビットのｎ個の行ビットパターンを作成するようにしている。
　一方、シリアルプリンタでは、印字ヘッドを１行目から最終行まで移動させてから次の行の１行目に移動させるのが通常であるが、行方向の印刷パターンにおいて空白部が行端部に存在していた場合、その空白部分に印字ヘッドを移動させることは印字速度向上の妨げとなる。このため、空白検出プログラムに基づいて行端部に位置する空白部を検出し、その空白部をスキップさせて印字ヘッドを移動させることにより印字速度の向上を図ることが行われている。
　（発明が解決しようとする課題）
　しかしながら、上述した従来例の場合、印刷実行用のＣＰＵによりマトリックスビットパターンの行列変換及び空白検出を行う構成であるため、ＣＰＵの負担が大きく印刷処理の速度が低下してしまうという問題がある。また、ＣＰＵの負担軽減のために行列変換機能若しくは空白検出機能を夫々ロジック回路で実現することが考えられるが、それでは回路構成が複雑化してコストが増大してしまう。
　本発明は上記事情に鑑みてなされたもので、その目的は、行列変換機能及び空白検出機能を簡単な回路構成で実現することができるドットマトリックスプリンタの印字データ生成回路を提供するにある。
［発明の構成］
　（課題を解決するための手段）
　本発明は、ｍ行ｎ列のマトリックスビットパターンをｎ行ｍ列のマトリックスビットパターンに変換すると共に、そのビットパターンにおける空白を検出するドットマトリックスプリンタの印字データ生成回路であって、ｍ行ｎ列のマトリックスビットパターンが記憶された記憶手段からそのビットパターンを行毎に読み出す手段を設け、読み出されたｎビットの行ビットパターンを各行毎に記憶するｍ個の行ビットパターン記憶手段を設け、これら各行ビットパターン記憶手段に夫々記憶された行ビットパターン毎にビットを選択出力するｍ個のビット単位出力手段を設け、前記
ｍ個の
の各々に
、当該ｍ個の行ビットパターン記憶手段に記憶されたマトリックスビットパターンが空白であるか否かを判断して、そのことを順次記憶
　（作用）
　記憶手段に記憶されたｍ行ｎ列のマトリックスビットパターンが行毎に読み出されると、そのｎビットの行ビットパターンは各行毎に行ビットパターン記憶手段に記憶される。すると、ビット単位出力手段は、行ビットパターン記憶手段に夫々記憶された行ビットパターン毎にビットを選択出力する。従って、各ビット単位出力手段から出力されたビット群に基づいてマトリックスビットパターンを行列変換することができる。
　一方、空白検出手段は、行列変換機能の主要部を成す行ビットパターン記憶手段に記憶された行列ビットパターンの各ビットに基づいて
、当該ｍ個の行ビットパターン記憶手段に記憶されたマトリックスビットパターンが空白であるか否かを判断して、そのことを順次記憶する。
　（実施例）
　以下、本発明の一実施例を図面を参照して説明する。尚、本実施例では８行８列の行列変換を行うものとする。
　まず、第１図において、行ビットパターン記憶手段たる第１乃至第８のラッチ回路１〜８の各データ入力端子Ｄ０〜Ｄ７は図示しないＣＰＵのデータバスＤＸ０〜ＤＸ７と接続されている。また、各ラッチ回路１〜８の各クロック端子ＣｋはＣＰＵの制御によりその信号パターンが決定されるストローブ信号線と接続されており、そのストローブ信号線からのストローブ信号ＣＥが有効化するタイミングでもって入力端子Ｄ０〜Ｄ７のビットデータをラッチして各出力端子Ｑ０〜Ｑ７に出力する。そして、第１乃至第８のラッチ回路１〜８の各出力端子Ｑ０〜Ｑ７はビット単位出力手段たる第１乃至第８のマルチプレクサ９〜１６の各入力端子Ｄ０〜Ｄ７と夫々接触されている。これらマルチプレクサ９〜１６のビットセレクト端子Ｓ０〜Ｓ２はＣＰＵの制御によりその信号パターンが決定される信号線と接続されており、その信号線からのセレクト信号ＳＥＬの信号パターンに基づいて８個の入力ビットＤ０〜Ｄ７の何れかのビット信号が第１乃至第８のマルチプレクサ９〜１６のそれぞれからＣＰＵのデータバスへビット信号ＤＹ０〜ＤＹ７として出力される。
　一方、第１乃至第８のラッチ回路１〜８の各出力端子Ｑ０〜Ｑ７は８入力形の第１乃至第８のオア回路１７〜２４と夫々接続されている。そして、各オア回路１７〜２４の出力端子は８入力形の第９のオア回路２５と接続されており、その第９のオア回路２５から出力端子がＣＰＵと接続されている。この場合、第１乃至第９のオア回路１７〜２５から空白検出手段２６が構成されている。
　そして、ＣＰＵは、後述するように第１乃至第８のマルチプレクサ９〜１６からのビット信号ＤＹ０〜ＤＹ７に基づいてドットマトリックスビットパターンの行列変換を行うと共に、第９のオア回路２５からのフラグ信号Ｆｘに基づいて空白を検出する。
　ここで、第３図に示す記憶手段たる印字用イメージバッファ２７には、外部のホストコンピュータから与えられた印字データに対応したマトリックスビットパターンがアドレスの小さい順に順次記憶されている。つまり、ＣＧに記憶されているマトリックスビットパターンが例えば８行８列で示される場合は、印字用イメージバッファ２７にはそのマトリックスビットパターンが列方向（横方向）に区切って示される８ビット毎の行ビットパターンとして順次記憶されている。この場合、印字パターンが第２図に示すように「Ｈ」，「Ｉ」……であるときは、印字用イメージバッファ２７には「Ｈ」，「Ｉ」，……に対応したビットパターンを列方向に順次区切った行ビットパターンが第３図に示すように記憶されている。
　次に上記構成の作用を第２図及び第３図を参照して説明する。
　まず、ＣＰＵは印字用イメージバッファ２７の「００００」番地から８ビットの行ビットパターン「００００００００」を読み込んでそれをデータバスに出力すると共に、ストローブ信号ＣＥ０のみを有効化させる。すると、第１のラッチ回路１のみが選択され、これに応じて第１のラッチ回路１はＣＰＵからのビットパターンを入力してそれを出力端子Ｑ０〜Ｑ７から出力する。同様にして、ＣＰＵは、０１００番地に記憶された行ビットパターン「０１０００１００」，０２００番地に記憶された行ビットパターン「０１０００１００」，０３００番地に記憶された行ビットパターン「０１０００１００」，０４００番地に記憶された行ビットパターン「０１１１１１００」，０５００番地に記憶された行ビットパターン「０１０００１００」，０６００番地に記憶された行ビットパターン「０１０００１００」，０７００番地に記憶された行ビットパターン「０１０００１００」を順次第２乃至第８のラッチ回路２〜８に記憶させる。続いて、ＣＰＵはセレクト信号ＳＥＬの信号パターンを制御することにより、第１乃至第８のマルチプレクサ９〜１６から入力端子Ｄ０に入力しているビット信号ＤＹ０〜ＤＹ７を出力させる。このとき、各マルチプレクサ９〜１６から出力されるビット信号ＤＹ０〜ＤＹ７は各列ビットパターンの第１ビットに夫々対応しており、そのビット列は「００００００００」でマトリックスビットパターンの第１列のビットパターン（縦方向ビットパターン）に対応する。次に、ＣＰＵは、列ビットパターン「００００００００」を読込んでそれを印字用イメージバッファ２７の例えば１０００番地に書込む。同様にして、ＣＰＵは、セレクト信号線ＳＥＬの信号パターンを順次制御することにより、各ラッチ回路２〜８の同一ビットのビット信号により構成される第２列目以降の列ビットパターン「０１１１１１１１」，「００００１０００」，「００００１０００」，「００００１０００」，「０１１１１１１１」，「００００００００」，「００００００００」を各マルチプレクサ９〜１６から読込むと共にそれらの列ビットパターンを１００１番地以降から順次書込む。この結果、印字用イメージバッファの１０００番地からは第５図に示す列ビットパターンが記憶される。つまり、印字用イメージバッファ２７には第４図に示すマトリックスビットパターンを縦方向に区切った列ビットパターンが記憶され、この結果、１つのマトリックスビットパターンの行列変換が終了される。
　一方、第１乃至第８のラッチ回路１〜８に記憶されたマトリックスビットパターンの少なくとも１ビットが「Ｈ」というビットパターンである場合、例えば第２のラッチ回路２に記憶された列ビットパターンは「０１０００１００」であるから、第２のオア回路１８からのフラグ信号Ｆ１ひいては第９のオア回路２５からのフラグ信号Ｆｘの信号レベルはハイレベルとなっている。これにより、ＣＰＵは、第１乃至第８のラッチ回路１〜８に記憶されたマトリックスビットパターンは空白でないと判断する。
　さて、第１乃至第８のラッチ回路１〜８に記憶されたマトリックスビットパターンが空白つまりビットが全て「０」であった場合、第１乃至第８のオア回路１７〜２４から出力されるフラグ信号Ｆ０〜Ｆ７の信号レベルはロウレベルであるから、第９のオア回路２５から出力される信号レベルはロウレベルである。これにより、ＣＰＵは、第１乃至第８のラッチ回路１〜８に記憶されているマトリックスビットパターンは空白であると判断してそのことを記憶する。同様に次のマトリックスビットパターン以降のマトリックスビットパターンが空白であるか否かを、そのマトリックスビットパターンを行列変換するために第１乃至第８のラッチ回路１〜８に記憶したときに同時に判断してそのことを順次記憶する。
　そして、ＣＰＵは、上述の如く各ラッチ回路１〜８に記憶された行ビットパターンに基づいて全てのマトリックスビットパターンの行列変換及び空白検出を実行したところで、その空白検出結果に基づいて印字用イメージバッファを参照して印字を実行する。即ち、１ページ分の印字イメージを記憶するページバッファが第６図に示すパターン（空白でないマトリックスビットパターンを○で示す）であった場合、ＣＰＵは印字ヘッドを空白部に極力位置させないよう移動させることにより、最短時間で印字を実行する。
　要するに、上記構成のものによれば、マトリックスビットパターンの行列変換機能及び空白検出機能の双方を、マトリックスビットパターンを記憶するための第１乃至第８のラッチ回路１〜８を主体として構成したので、両機能をプログラム若しくは独立したハード回路で実行させる従来例と違って、簡単な回路構成で両機能を実現することができる。
　尚、上記実施例では、第９のオア回路２５からのフラグ信号Ｆｘに基づいてマトリックスビットパターン毎に空白検出を行うように構成したが、これに代えて、第１乃至第８のオア回路１７〜２４からのフラグ信号Ｆ０〜Ｆ７を直接ＣＰＵに出力することにより、マトリックスビットパターンの各行ビットパターン毎に空白検出を行うように構成してもよい。また、マトリックスビットパターンの行ビットパターン毎に空白検出を行いたい場合は、各ラッチ回路１〜８の各出力Ｑ０列〜Ｑ７列の論理和をフラグ信号として出力するように構成してもよい。
［発明の効果］
　以上の説明から明らかなように、本発明のドットマトリックスプリンタの印字データ生成回路によれば、
マトリックスビットパターンが空白であるか否かを、そのマトリックスビットパターンを行列変換するために行ビットパターン記憶手段に記憶したときに同時に判断して順次記憶する
とともに、その結果に基づいて最短時間で印字を実行する
【図面の簡単な説明】
　図面は本発明の一実施例を示すもので、第１図は電気的構成を示すブロック図、第２図は行列変換前の印字イメージと印字用イメージバッファとの関係を示す対応関係図、第３図は行列変換前の印字イメージバッファに記憶されたビットパターンを示す模式図、第４図及び第５図は行列変換後における夫々第２図及び第３図相当図、第６図はページバッファを示す模式図である。
　図中、１〜８は第１乃至第８のラッチ回路（行ビットパターン記憶手段）、９〜１６はマルチプレクサ（ビット単位出力手段）、２６は空白検出手段、２７は印字用イメージバッファ（記憶手段）である。