【事件の表示】
　特許第２８９９０１８号「半導体装置」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２８９９０１８号の特許を維持する。
【理　由】
一.手続の経緯
　本件特許第２８９９０１８号の発明は、平成１年８月３１日に出願され、平成１１年３月１２日に設定登録され、その後、平成１１年１２月１日に福永真由美より特許異議申立がなされ、平成１２年３月１３日付で取消理由通知をし、その指定期間内である平成１２年５月２２日に訂正請求がなされたものである。
二.訂正の適否の判断
（イ）訂正の要旨
(1）訂正事項ａ
特許請求の範囲の請求項１を
「高濃度ｐ型半導体基板上にＰＩＮフォトダイオードのＩ層として用いられる低濃度ｐ型エピタキシャル層が形成され、さらにその上にｎ型エピタキシャル層が形成されており、前記ｎ型エピタキシャル層中への不純物ドープにより形成されたｎ型コレクタ層、ｐ型ベース層およびｎ型エミッタ層によってｎｐｎバイポーラトランジスタが構成されており、このｎｐｎバイポーラトランジスタの下側全体が前記低濃度ｐ型エピタキシャル層よりも高い不純物濃度を持つｐ型埋込層で囲まれている半導体装置において、
前記ｎｐｎバイポーラトランジスタの下側には、前記ｎ型コレクタ層の下側全体に接する不純物濃度が１０１９〜１０２０／ｃｍ３のｎ型埋込層が前記低濃度ｐ型エピタキシャル層中への不純物ドープにより形成されており、前記ｐ型埋込層は前記ｎ型埋込層の下側全体に接する不純物濃度が１０１５〜１０１６／ｃｍ３の層であって前記低濃度ｐ型エピタキシャル層中への不純物ドープにより形成されていることを特徴とする半導体装置。」と訂正する。
(2）訂正事項ｂ
明細書第３頁第１６行〜第４頁第８行（特許明細書第２頁左欄第４〜１４行）の「上記課題を・・・囲まれているものである。」を「上記課題を解決するために、本発明の半導体装置は、高濃度ｐ型半導体基板上にＰＩＮフォトダイオードのＩ層として用いられる低濃度ｐ型エピタキシャル層が形成され、さらにその上にｎ型エピタキシャル層が形成されており、ｎ型エピタキシャル層中への不純物ドープにより形成されたｎ型コレクタ層、ｐ型ベース層およびｎ型エミッタ層によってｎｐｎバイポーラトランジスタが構成されており、ｎｐｎバイポーラトランジスタの下側全体が低濃度ｐ型エピタキシャル層よりも高い不純物濃度を持つｐ型埋込層で囲まれている半導体装置において、ｎｐｎバイポーラトランジスタの下側には、ｎ型コレクタ層の下側全体に接する不純物濃度が１０１９〜１０２０／ｃｍ３のｎ型埋込層が低濃度ｐ型エピタキシャル層中への不純物ドープにより形成されており、ｐ型埋込層はｎ型埋込層の下側全体に接する不純物濃度が１０１５〜１０１６／ｃｍ３の層であって低濃度ｐ型エピタキシャル層中への不純物ドープにより形成されていることを特徴とする。」と訂正する。
（ロ）訂正の適否
　訂正事項ａは特許請求の範囲の減縮に該当し、願書に添付した明細書又は図面に記載された事項の範囲内であり、実質的に特許請求の範囲を拡張又は変更するものではない。また、訂正事項ｂは不明瞭な記載の釈明に該当し、願書に添付した明細書又は図面に記載された事項の範囲内であり、実質的に特許請求の範囲を拡張又は変更するものではない。
　上記訂正された特許請求の範囲請求項１に係る発明の独立特許要件について検討すると、当審が通知した取消理由において引用した刊行物１（特開平１−２０５５６４号公報）には、「第１図は本発明の一実施例に係る光半導体装置の断面図である。図示の通り、第１導電型の不純物を高濃度に含むｐ＋型の半導体基板１０の上面（表面）側にはｐ−型の第１の半導体結晶成長層２０が形成され、この上面（表面）側にはｎ型半導体からなる第２の半導体結晶成長層３０が形成されている。・・・この半導体基板１０の表面に形成されたｐ−型およびｎ型半導体結晶成長層２０，３０は、例えばエピタキシャル成長法により形成されるもので、・・・そして、このように形成されるチップは、フォトダイオード形成部１００と、バイポーラＩＣなどによる信号処理回路部２００を含んでいる。ｐ−型半導体結晶成長層２０の裏面側部分には、ｐ型のオートドープ層２１が濃度勾配を持って、・・・形成される。・・・ｐ−型半導体結晶成長層２０とｎ型半導体結晶成長層３０の境界部の信号処理回路部２００には、ｎ＋型の埋込層２３が形成され、バイポーラトランジスタのコレクタ抵抗を下げる役割をなしている。さらに、この埋込層２３の上方のｎ型半導体結晶成長層３０中には、ｎｐｎ型のバイポーラトランジスタの一部を構成するｐ型拡散層３１およびｎ＋型拡散層３３が形成されている。」（第４頁右下欄第７行〜第５頁右上欄第２行）が、同様に引用した刊行物２（特開昭６３−１７４３５７号公報）には、「〔従来の技術〕第４図は従来の光センサと関係回路とを同一チップ上に構成したＩＣの構造例を示す断面図で、図において、(2)はｐ＋形基板、(3)はｎ＋形層からなるフローティングコレクタ、(4)はｐ＋形分離層、(5)はｎ−形エピタキシャル成長層、(6)はｐ−形ベース層、(7a)、(7b)及び(7c)はｎ＋形の拡散層で、それぞれ光センサーのカソード、ｎｐｎトランジスタのコレクタ及び同じくエミッタを構成する。」（第１頁右欄第５〜１３行）、「〔作用〕この発明における、高比抵抗基板は光センサーの長波長感度を上げ、一方関係回路素子形成領域下の高濃度ｐ＋形拡散は従来の基板と同様に各素子の分離を完全に行う。」（第２頁左下欄第１８行〜右下欄第２行）、「〔実施例〕第１図はこの発明の一実施例の構成を示す断面図で、第４図の従来例と同一符号は同等部分を示し、その重複説明は避ける。第１図において、(1)は高比抵抗のｐ−形基板、(2B)はＢ領域の関係回路素子形成部分のｎ−形エピタキシャル成長層(5b)の下面分離用のｐ＋形拡散層である。」（第２頁右下欄第３〜９行）及び「そして部分Ｂの関係回路素子としてｎｐｎトランジスタについてはその下面をｐ＋形拡散層(2B)が形成されているので、従来の構造と全く同様の特性を得ることができる。」（第３頁左上欄第２〜５行）が記載されている。しかしながら、上記各刊行物には、上記訂正された特許請求の範囲請求項１に係る発明の構成要件である「ｎ型コレクタ層の下側全体に接するｎ型埋込層の不純物濃度が１０１９〜１０２０／ｃｍ３である点及び当該ｎ型埋込層の下側全体に接するｐ型埋込層の不純物濃度が１０１５〜１０１６／ｃｍ３である点」が記載されていない。そして、上記訂正された特許請求の範囲請求項１に係る発明は、上記構成要件を採用することによって、ｐ型埋込層からｎｐｎバイポーラトランジスタのコレクタ層にｐ型不純物が拡散してｎｐｎバイポーラトランジスタの特性を劣化させることがなく、また、ｐ型埋込層の不純物濃度が１０１５〜１０１６／ｃｍ３とあまり高くないためにコレクタ容量があまり大きくならないという顕著な効果を奏する。よって、上記訂正された特許請求の範囲請求項１に係る発明は、上記各刊行物記載の発明に基づいて当業者が容易に発明できたものということはできない。
　したがって、上記訂正された特許請求の範囲請求項１に係る発明が特許出願の際独立して特許を受けることができない発明であるとすることはできない。
　以上のとおりであるから、上記訂正請求は、特許法第１２０条の４第２項及び同第３項で準用する同第１２６条第２〜４項の規定に適合するので、当該訂正を認める。
三．特許異議申立についての判断
(1)本件発明
　本件特許請求の範囲請求項１に係る発明は上記二．（イ）(1)に記載したとおりである。
(2)申立の理由の概要
　申立人福永真由美は、甲第１号証（上記刊行物１）、甲第２号証（上記刊行物２）及び参考資料（米津宏雄著「半導体基礎用語辞典」第１００頁〜第１０１頁、平成２年４月２０日２版、工学図書株式会社発行）を提示し、請求項１に係る発明は、甲第１号証及び甲第２号証記載の発明に基づき当業者が容易に発明できたものであるから特許法第２９条第２項の規定によりその特許が取り消されるべきである旨主張する。
(3)判断
　上記二．（ロ）で述べたとおり、本件特許請求の範囲請求項１に係る発明は、申立人福永真由美の提示した甲第１号証及び甲２号証記載の発明に基づき当業者が容易に発明できたとはいえない。なお、上記参考資料には、パンチスルー現象についての解説が記載されているが、上記甲第１，２号証記載の発明に上記参考資料記載事項を組み合わせても、本件特許請求の範囲請求項１に係る発明が当業者にとって容易に発明することができたとはいえない。
(4)むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては本件特許請求の範囲請求項１に係る発明の特許を取り消すことはできない。
　また、他に本件特許請求の範囲請求項１に係る発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１２年８月１日（２０００．８．１）
【訂正の要旨】
訂正の要旨
（１）訂正事項ａ
特許請求の範囲の請求項１を
「高濃度Ｐ型半導体基板上にＰＩＮフォトダイオードのＩ層として用いられる低濃度Ｐ型エピタキシャル層が形成され、さらにその上にｎ型エピタキシャル層が形成されており、前記ｎ型エピタキシャル層中への不純物ドープにより形成されたｎ型コレクタ層、Ｐ型ベース層およびｎ型エミッタ層によってｎｐｎバイポーラトランジスタが構成されており、このｎｐｎバイポーラトランジスタの下側全体が前記低濃度Ｐ型エピタキシャル層よりも高い不純物濃度を持つｐ型埋込層で囲まれている半導体装置において、
前記ｎｐｎバイポーラトランジスタの下側には、前記ｎ型コレクタ層の下側全体に接する不純物濃度が１０１９〜１０２０／ｃｍ３のｎ型埋込層が前記低濃度ｐ型エピタキシャル層中への不純物ドープにより形成されており、前記ｐ型埋込層は前記ｎ型埋込層の下側全体に接する不純物濃度が１０１５〜１０１６／ｃｍ３の層であって前記低濃度ｐ型エピタキシャル層中への不純物ドープにより形成されていることを特徴とする半導体装置。」と訂正する。
（２）訂正事項ｂ
明細書第３頁第１６行〜第４頁第８行（特許明細書第２頁左欄第４〜１４行）の「上記課題を・・・囲まれているものである。」を「上記課題を解決するために、本発明の半導体装置は、高濃度ｐ型半導体基板上にＰＩＮフォトダイオードのＩ層として用いられる低濃度ｐ型エピタキシャル層が形成され、さらにその上にｎ型エピタキシャル層が形成されており、ｎ型エピタキシャル層中への不純物ドープにより形成されたｎ型コレクタ層、ｐ型ベース層およびｎ型エミッタ層によってｎｐｎバイポーラトランジスタが構成されており、ｎｐｎバイポーラトランジスタの下側全体が低濃度Ｐ型エピタキシャル層よりも高い不純物濃度を持つｐ型埋込層で囲まれている半導体装置において、ｎｐｎバイポーラトランジスタの下側には、ｎ型コレクタ層の下側全体に接する不純物濃度が１０１９〜１０２０／ｃｍ３のｎ型埋込層が低濃度ｐ型エピタキシャル層中への不純物ドープにより形成されており、ｐ型埋込層はｎ型埋込層の下側全体に接する不純物濃度が１０１５〜１０１６／ｃｍ３の層であって低濃度ｐ型エピタキシャル層中への不純物ドープにより形成されていることを特徴とする。」と訂正する。
（５４）【発明の名称】
半導体装置
（５７）【特許請求の範囲】
　【請求項１】高濃度ｐ型半導体基板上にＰＩＮフォトダイオードの１層として用いられる低濃度ｐ型エピタキシャル層が形成され、さらにその上にｎ型エピタキシャル層が形成されており、前記ｎ型エピタキシャル層中への不純物ドープにより形成されたｎ型コレクタ層、ｐ型ベース層およびｎ型エミッタ層によってｎｐｎバイポーラトランジスタが構成されており、このｎｐｎバイポーラトランジスタの下側全体が前記低濃度ｐ型エピタキシャル層よりも高い不純物濃度を持つｐ型埋込層で囲まれている半導体装置において、
　前記ｎｐｎバイポーラトランジスタの下側には、前記ｎ型コレクタ層の下側全体に接する不純物濃度が１０１９〜１０２０／ｃｍ３のｎ型埋込層が前記低濃度Ｐ型エピタキシャル層中への不純物ドープにより形成されており、前記ｐ型埋込層は前記ｎ型埋込層の下側全体に接する不純物濃度が１０１５〜１０１６／ｃｍ３の層であって前記低濃度ｐ型エピタキシャル層中への不純物ドープにより形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
〔産業上の利用分野〕
　本発明はプレーナ型ｎｐｎトランジスタを含む半導体装置、特に、ＰＩＮホトダイオードが形成される半導体基板にプレーナ型ｎｐｎトランジスタが形成されている半導体装置に関するものである。
〔従来の技術〕
　受光素子としてＰＩＮホトダイオードが用いられ、その信号処理回路用の電子素子としてｎｐｎバイポーラトランジスタが用いられている光受信回路が従来から知られている。しかし、その従来回路では、ＰＩＮホトダイオードとｎｐｎバイポーラトランジスタとがそれぞれ別々のチップに形成されていて、ハイブリッドＩＣ基板上にて相互に配線接続されていたにすぎない。
〔発明が解決しようとする課題〕
　しかし、従来のハイブリッドＩＣによる構成では、配線により寄生容量が大きいとか、組み込み工程を自動化しにくい等の問題があり、モノリシック化が望まれていた。
　本発明の課題は、このような問題点を解消することにある。
〔課題を解決するための手段〕
　上記課題を解決するために、本発明の半導体装置は、高濃度ｐ型半導体基板上にＰＩＮフォトダイオードのＩ層として用いられる低濃度ｐ型エピタキシャル層が形成され、さらにその上にｎ型エピタキシャル層が形成されており、ｎ型エピタキシャル層中への不純物ドープにより形成されたｎ型コレクタ層、ｐ型ベース層およびｎ型エミッタ層によってｎｐｎバイポーラトランジスタが構成されており、ｎｐｎバイポーラトランジスタの下側全体が低濃度ｐ型エピタキシャル層よりも高い不純物濃度を持つｐ型埋込層で囲まれている半導体装置において、ｎｐｎバイポーラトランジスタの下側には、ｎ型コレクタ層の下側全体に接する不純物濃度が１０１９〜１０２０／ｃｍ３のｎ型埋込層が低濃度ｐ型エピタキシャル層中への不純物ドープにより形成されており、ｐ型埋込層はｎ型埋込層の下側全体に接する不純物濃度が１０１５〜１０１６／ｃｍ３の層であって低濃度ｐ型エピタキシャル層中への不純物ドープにより形成されていることを特徴とする。
〔作用〕
　ＰＩＮホトダイオードのＩ層として用いられる低濃度ｐ型エピタキシャル層の上にｎｐｎトランジスタが形成されるため、何等対策を施さなければ近傍のトランジスタとパンチスルーを起こすが、ｐ型埋込層が設けられているのでこれが防止される。ｐ型埋込層がｎｐｎトランジスタの下側全体に設けられているので、基板への抵抗が小さい。また、ｐ型埋込層がｎｐｎトランジスタの下側周辺全体に設けられている場合は、コレクタ容量が小さい。
〔実施例〕
　第１図は本発明の半導体装置の一実施例を示す部分断面斜視図であり、第２図はその製造過程を示す工程断面図である。
　初めに第２図を参照しながらその製造方法を説明する。不純物濃度が１０２０〜１０２１／ｃｍ３程度の高濃度ｐ型半導体基板１上に不純物濃度が１０１２〜１０１４／ｃｍ３程度の低濃度ｐ型エピタキシャル層２を３０〜５０μｍの厚さで形成する。なお、図示が省略されているが半導体基板１の裏面にはオートドープ阻止のためのＳｉＯ２膜が形成されている（第２図（Ａ）参照）。つぎに、表面にＳｉＯ２膜３を形成し、フォトリソグラフィ技術によってそのＳｉＯ２膜３を加工する。そのＳｉＯ２膜３をマスクとして上方からボロンをイオン注入し、ｎｐｎトランジスタのためのｐウェル埋込層４を形成する。この埋込層４の不純物濃度は１０１５〜１０１６／ｃｍ３程度である（第２図（Ｂ）参照）。ｐウエル埋込層４の位置で示されるように、同図におけるほぼ右半分がｎｐｎトランジスタ形成領域であり、左半分がＰＩＮホトダイオード形成領域である。ついで再び、フォトリソグラフィ技術などを用いて表面のＳｉＯ２膜３を加工し、加工後のＳｉＯ２膜をマスクとしてアンチモン（Ｓｂ）を熱拡散する。これによって、ｎｐｎトランジスタ用のｎ型埋込層５およびＰＩＮホトダイオード用のｎ型埋込層６が形成される。ｎ型埋込層５、６の不純物濃度は１０１９〜１０２０／ｃｍ３程度である（第２図（Ｃ）参照）。第３図は上述した埋込層４〜６のプロファイルを示しており、曲線Ａがアンチモンのプロファイルであり、曲線Ｂがボロンのプロファイルである。その後、表面のＳｉＯ２膜を除去し、２μｍ±０．２μｍの厚さのｎ型エピタキシャル層７を形成する。その不純物濃度は１０１５〜１０１６／ｃｍ３程度である（第２図（Ｄ）参照）。以上で、埋込拡散とエピタキシャル成長工程が終わる。
　引き続いて、分離プロセスについて説明する。
　ｎ型エピタキシャル層７の表面全体に、ＳｉＯ２膜８およびＳｉＮ膜９を形成する。そして、その上にレジスト１０を塗布し、フォトリソグラフィ技術を用いて所望領域のＳｉＯ２膜８およびＳｉＮ膜９をエッチングで除去する。その後、ＳｉＯ２膜８およびＳｉＮ膜９をマスクとして、ｎ型エピタキシャル層７を表面から０．１μｍの深さまでウェットエッチングし、さらに０．７μｍの深さまで異方性ドライエッチングして、浅い溝を形成する（第２図（Ｅ）参照）。ここで、所望領域とは、ｎｐｎトランジスタの分離領域、ｎｐｎトランジスタ内部に将来設けるｐ型ベース層とコレクタウォールとの分離領域、ＰＩＮフォトダイオードの受光領域等である。
　つぎに、レジスト１１を塗布し、フォトリソグラフィ技術により分離領域に設けられた溝の上方のみを除去する。そして、レジスト１１をマスクとして３．０μｍの異方性ドライエッチングを行い、浅い溝のうち分離領域にある溝を深くする。その後、レジスト１１を残したままボロンのイオン注入を行い、深い溝のそれぞれの底部にｐ＋のストッパ層を形成する（第２図（Ｆ）参照）。つぎに、レジスト１０、１１を除去した後、再びレジストを塗布しフォトリソグラフィでレジストをエッチングし、残ったレジストをマスクとしてボロンをイオン注入し、ｐ＋タブ１２を形成する。ｐ＋タブ１２は、ＰＩＮホトダイオード領域およびｎｐｎトランジスタ領域をそれぞれ取り囲むように形成される。ついで、レジストを除去し、各溝の内面にＳｉＯ２膜およびＳｉＮ膜を形成する。そして、異方性エッチングにより各溝の側壁のＳｉＮ膜を残したまま底部のＳｉＮ膜を除去する（第２図（Ｇ）参照）。続いて、６気圧、１０５０℃雰囲気で熱酸化を行う。これにより、ＳｉＮ膜で覆われていない部分が酸化される。この酸化によって得られる酸化膜の厚さは１．５μｍ程度であり、浅い溝をほぼ埋め尽してしまう。その後、ポリシリコン１３を表面全体に堆積することにより、深い溝も穴埋めしてしまう。そして、ポリシリコン１３の表面にＳｉｏ２膜およびＳｉＮ膜を形成し、ドライエッチングにより深い溝の上部にのみ残るようにパターニングする（第２図（Ｈ）参照）。つぎに、ポリシリコン１３をエッチングする。これによって、深い溝の内部にのみポリシリコン１３が残る。そして、表面に残されたＳｉＮ膜をドライエッチングにより除去した後、酸化を行って表面を平坦化する（第２図（Ｉ）参照）。
　つぎに、表面にＳｉＯ２膜２６およびＳｉＮ膜２７を形成する。これら膜の所望の領域をフォトリソグラフィ技術を利用してパタ−ニングする。残されたＳｉＯ２膜２６およびＳｉＮ膜２７をマスクとして燐を拡散することにより、ｎｐｎトランジスタのコレクタウォールとなるｎ＋層１５およびＰＩＮホトダイオードの電極引き出し層となるｎ＋層１６を形成する（第２図（Ｊ）参照）。なお、第２図（Ｊ）から（Ｍ）では、深い溝の中のポリシリコンおよびＳｉＮ膜の表示は簡単のため省略してある。続いて、ＳｉＮ膜の開口部を酸化した後、エミッタ領域にマスク１７を形成し、マスク１７の下の部分以外の場所のＳｉＮを除去し、ボロンをイオン注入して外部ベース１８を形成する（第２図（Ｋ）参照）。さらに、マスク１７およびＳｉＮを除去してボロンをイオン注入して真性ペース１９を形成する（第２図（Ｌ）参照）。その後、ポリシリコン２１を堆積する。そして、砒素をイオン注入する（第２図（Ｍ）参照）。ついで、不要なポリシリコンをドライエッチングして除去し、ＳｉＯ２膜をＣＶＤで堆積する。その後、加熱してエミッタ２２を形成する（第２図（Ｎ）参照）。
　第１図に示す半導体装置は、以上の工程を経た後、必要な電極を形成したものであり、同一基板上にＰＩＮホトダイオード３１とｎｐｎトランジスタ３２とがモノシリックに形成されている。ＰＩＮホトダイオード３１は、高濃度Ｐ型半導体基板１をＰ層、低濃度ｐ型エピタキシャル層２をＩ層、ｎ型埋込層６をＮ層とするＰＩＮホトダイオードである。ｎ型埋込層６には電極取出層１６を介してカソード電極３３が設けられており、基板１の裏面には図示省略したアノード電極が設けられている。電極間に逆バイアスが印加された状態で光が入射すると、低濃度ｐ型エピタキシャル層２の空乏領域でキャリアが発生し、このキャリアが空乏領域の電界によって移動して光電流となる。また、ｐ＋タブ層上の電極３４は、裏面の電極と共にＰＩＮホトダイオードのアノード電極として機能するものである。この電極３４がアノード電極として付加されることにより、アノード電極を裏面電極のみとしたときよりも寄生抵抗を低減することができる。
　ｎｐｎトランジスタ３２には、図示のように、エミッタ電極３５、ベース電極３６、コレクタ電極３７が設けられている。ｐ型埋込層４は周囲の素子との間のパンチスルーを防止するために設けられている。また、分離溝の底部の周囲にはストッパ層２９が設けられ、パンチスルーを一層効果的に防止している。本実施例では、ｎｐｎトランジスタ３２全体に渡る領域にｐ型埋込層４が形成されているが、第４図に示すごとく、ｎｐｎトランジスタ３２の周囲を取り囲むようにｐ型埋込層４１を設けてもよい。第１図に示すｐ型埋込層４は、コレクタ容量が比較的大きくなってしまうが、基板への抵抗が小さくなるという長所をもっている。一方、第４図に示すｐ型埋込層４１は、コレクタ容量を小さくすることができるが、基板への抵抗が大きくなってしまう。例えば、前者のタイプでは、コレクタ容量０．２８８ｐＦ、抵抗０．３Ωとすることができ、後者のタイプでは、コレクタ容量０．０９ｐＦ、抵抗３３０Ωとすることができる。いずれのタイプの埋込層を用いるかは、用途に応じて適宜選択することが望ましい。
〔発明の効果〕
　以上説明したように、本発明の半導体装置によれば、ＰＩＮホトダイオードの１層として用いられる低濃度ｐ型エピタキシャル層の上にｎ型エピタキシャル層が形成され、そのｎ型エピタキシャル層中にｎｐｎトランジスタが形成されているが、ｎｐｎトランジスタ領域において、低濃度ｐ型エピタキシャル層中にそれよりも濃い濃度をもつｐ型埋込層が設けられているので、近傍のトランジスタとパンチスルーを起こすことがない。
【図面の簡単な説明】
第１図は本発明の一実施例である半導体装置の部分断面斜視図、第２図はその製造方法を示す工程断面図、第３図は埋込層のプロファイルを示すグラフ、第４図は他の実施例を示す部分断面斜視図である。１……高濃度ｐ型半導体基板、２……低濃度ｐ型エピタキシャル層、４、４１……ｐ型埋込層、５、６……ｎ型埋込層、７……ｎ型エピタキシャル層、１２……ｐ＋タブ、１８……外部ベース、１９……真性ベース、２２……エミッタ、２３……コレクタ、３１……ｐＩＮホトダイオード、３２……ｎｐｎトランジスタ。