(57)【要約】  論理回路ＬＣを備える電子装置が提供される。論理回路ＬＣは、少なくとも一の電子ユニットＥＵ、特に一の論理ゲートを有する。電子ユニットＥＵは、論理演算を実行する第１電子的構成要素ＥＣ１；及び、論理回路ＬＣのソフトエラー感度を改善するための少なくとも一の第２電子的構成要素ＥＣ２を有する。第１及び第２電子的構成要素ＥＣ１，ＥＣ２は実質的に同一の論理機能を備えて実装される。第２電子的構成要素ＥＣ２は重複である。加えて、第１及び第２電子的構成要素ＥＣ１，ＥＣ２の入力はそれぞれ結合され、第１及び第２電子的構成要素ＥＣ１，ＥＣ２の出力はそれぞれ結合される。
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【特許請求の範囲】
【請求項１】
論理演算を実行する第１電子的構成要素、及び論理回路のソフトエラー感度を改善する少なくとも一の第２電子的構成要素を有する少なくとも一の電子ユニットを備える前記論理回路を有する電子装置であって、
第１及び第２電子的構成要素が実質的に同一の論理機能を実現し、
第１及び第２電子的構成要素がそれぞれ相互に結合された入力及び出力を有する電子装置。
【請求項２】
第１及び第２電子的構成要素が少なくとも部分的に物理的に分離している請求項１に記載の電子装置。
【請求項３】
第１及び第２電子的構成要素が、論理ゲート、トランジスタのゲート及びトランジスタの内の少なくとも一つである請求項１又は２に記載の電子装置。
【請求項４】
第１及び第２電子的構成要素の遅延が一致している請求項１から３のいずれか一項に記載の電子装置。
【請求項５】
前記電子ユニットが、Ｐ型トランジスタである第１及び第２トランジスタ並びにＮ型トランジスタである第３及び第４トランジスタを備えるＮＡＮＤゲートとして実現され、
第１及び第２トランジスタが増加した駆動強度を有する請求項３に記載の電子装置。
【請求項６】
第１及び第２トランジスタの内の少なくとも一のトランジスタが、当該トランジスタを２つのトランジスタで置換することにより重複化され、
当該２つのトランジスタのドレインが連結され、ゲートとソースが分離されている請求項５に記載の電子装置。
【請求項７】
論理回路の設計方法であって、
論理演算を実行する第１電子的構成要素を各々有する複数の電子ユニットを供給するステップ、
前記論理回路のソフトエラー感度を改善するために前記複数の電子ユニットの少なくとも一つに少なくとも一の第２電子的構成要素を供給するステップ、
第１及び第２電子的構成要素が同一の論理機能を実質的に実現し、かつ第２電子的構成要素が重複となるように、第２電子的構成要素を選択するステップ、及び、
第１及び第２電子的構成要素の出力及び入力をそれぞれ相互に結合するステップ、
を有する設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路を有する電子装置及び論理回路を設計する方法に関する。
【背景技術】
【０００２】
ソフトエラーから集積回路（ＩＣ）を保護することは、最先端のサブミクロン集積回路技術の信頼性においてますます重要な問題となってきている。中性子又はα粒子が半導体装置に衝突すると、電子−正孔対の形で電荷が発生する。蓄積した電荷の一部は、衝突場所近傍のｐｎ接合により収集され、過渡的な電流パルスとなる。衝突の接合がオフ状態のドランジスタのドレインである場合、電流パルスはこのドレイン接合に接続された回路ノードの電圧レベルを乱す。回路がＳＲＡＭセル、ラッチ又はフリップフロップのようなメモリセルである場合には、当該電圧レベルの乱れは回路の状態の変更（ビット反転）につながる。中性子やα粒子の衝突により生じるそのようなビット反転は、ｓｉｎｇｌｅ−ｅｖｅｎｔ  ｕｐｓｅｔ（ＳＥＵ）又はソフトエラーと呼ばれる。セル中に記憶されていた元のデータは失われるが、装置が恒久的に損傷してしまう訳ではない。ソフトエラーは当該エラーが発生したシステムの状態を変更してしまうので、集積回路をソフトエラーから保護することは重要である。
【０００３】
加えて、組み合わせ論理回路はますます全体的なソフトエラー率に寄与する。衝突の回路ノードが論理ゲート中にある場合、乱されたノード電圧は、組み合わせ論理回路中を伝搬する電圧（又は電流）パルスとなりうる。そのようなパルスは、ｓｉｎｇｌｅ−ｅｖｅｎｔ  ｔｒａｎｓｉｅｎｔ（ＳＥＴ）と呼ばれる。最終的にＳＥＴはシステムのメモリセル中に誤ったデータビットが記憶される結果をもたらす可能性がある。そのような破壊されたデータビットも同様にソフトエラーと呼ばれる。
【０００４】
ソフトエラー率を改善するためのひとつのアプローチとして、放射線対策を施したＳＲＡＭセルやフリップフロップといった、いわゆる耐放射線性改善（ｒａｄｉａｔｉｏｎ−ｈａｒｄｅｎｅｄ）（メモリ）セルの使用がある。耐放射線性の改善は、集積回路の処理に特別なオプションを適用することで行うことができるが、これらは高価であり、また常に利用できるわけではない。代わりに、例えば余分な抵抗又は容量素子を追加することにより、メモリ素子の回路設計を変更することができる。しかしながらこの変更は、面積、タイミング及び／又は電力消費のオーバーヘッドを招く。
【０００５】
非特許文献１には、論理回路におけるソフトエラー障害の影響を低減するアプローチが述べられている。同文献中では、回路中においてソフトエラーの影響を最も受けやすいノードのみが対象となっている。エラーの発生を検出するために、回路の出力が同時誤り検出（ｃｏｎｃｕｒｒｅｎｔ  ｅｒｒｏｒ  ｄｅｔｅｃｔｉｏｎ：ＣＥＤ）により観測される。エラーが検出されると、システムは障害を修復することができる。しかしながら、ＣＥＤは電力消費、面積及びタイミングについて非常に大きなオーバーヘッドを招く。当該アプローチは、ソフトエラー障害の発生に対して最も感度が高いノードを論理回路中で選択する。ＳＥＴがラッチされる確率は、実装されている論理機能及び入力データの分布に依存する。さらに、ノードの感度は当該ノードの電気容量及び当該ノードを駆動するゲートの大きさに影響を受ける。そのうえ、回路ノードとメモリセルとの間の論理深度もまた、ノード電圧の乱れがメモリ素子中のソフトエラーをもたらす確率の指標となる。
【非特許文献１】"Cost-Effective Approach for Reducing Soft Error Failure Rate in Logic Circuits", Mohanram and Touba, ITC 2003, pp 893-901, September 30-October 2, Charlotte, NC, USA
【発明の開示】
【発明が解決しようとする課題】
【０００６】
通常、同時誤り検出（ＣＥＤ）は、パリティ等の誤り検出符号、複製化及び比較等を用いる。エラーの発生を測定するため、出力を観測する照合器が用いられる。しばしば、論理回路の主要な入力近傍のノード群が選択され、かつ、複製化される。ＳＥＴが発生し論理回路中を伝搬すると、そのようなＳＥＴは同時誤り検出（ＣＥＤ）により検出される。したがって、ソフトエラーに対して最も影響を受けやすいノードを選択した後、ソフトエラーの発生を検出するために、これらのノードは重複化される。
【０００７】
しかしながら、論理回路中のノードのいくつかを重複化することは、主流のアプリケーションの受け入れられない電力消費、面積（３０−２００％）及びタイミングについてのオーバーヘッドをもたらす可能性がある。加えて、同時誤り検出を可能にするために追加された余分な回路もまた、ソフトエラーに曝され、かつタイミング動作をさらに悪化させる可能性がある。
【０００８】
本発明の目的は、同時誤り検出（及び訂正）回路のような甚大なオーバーヘッドを生じることなく、ソフトエラーの影響を受けにくい電子装置を提供することである。
【０００９】
この目的は、請求項１に記載の電子回路及び請求項７に記載の論理回路の設計方法により解決される。  
【課題を解決するための手段】
【００１０】
よって、論理回路を備える電子装置が提供される。当該論理回路は、論理演算を実行する第１電子的構成要素、及び当該論理回路のソフトエラー感度を改善する少なくとも一の第２電子的構成要素を備える少なくとも一の電子ユニット、とりわけ一の論理ゲートを有する。第１及び第２電子的構成要素は、実質的に同一の論理機能を実現する。第２電子的構成要素は重複である。加えて、第１及び第２電子的構成要素の入力はそれぞれ結合され、第１及び第２電子的構成要素の出力はそれぞれ結合される。
【００１１】
したがって、誤り訂正及び検出用の追加の重複電子的構成要素の出力を結合するため、又は機能部品を論理的に結合するための追加の論理ゲートは必要無い。さらに、追加の電子的構成要素を、放射線に強い電子的構成要素にする必要は無く、当該追加の電子的構成要素を標準セルライブラリから選択することができる。誤り訂正符号化のための余分な回路が必要無いので、タイミングへの影響と同様に、必要な面積オーバーヘッドが小さい。
【００１２】
本発明のさらなる特徴によると、第１及び第２電子的構成要素は、少なくとも部分的に、物理的に分離している。したがって、電子的構成要素の駆動強度全体を低下させることなく、第１電子的構成要素内の回路及び第２電子的構成要素内の回路ノードが同時に乱される確率が著しく低減される。
【００１３】
本発明のまたさらなる特徴によれば、第１及び第２電子的構成要素は、論理ゲート、トランジスタのゲート及びトランジスタの内の少なくとも一つである。したがって、電子的構成要素の複製化は、論理ゲートを基準として、及び／又はトランジスタを基準として行なうことができる。
本発明はまた、論理回路の設計方法に関する。論理演算を実行する第１電子的構成要素を各々が有する複数の電子ユニットを提供する。複数の電子ユニットの少なくとも一つの中に、論理回路のソフトエラー感度を改善する少なくとも一つの第２電子的構成要素を提供する。第２電子的構成要素は第１及び第２電子的構成要素が同一の論理機能を実質的に実現するように選択され、第２電子的構成要素は重複である。第１及び第２電子的構成要素の出力及び入力が、それぞれ相互に結合される。
本発明は、電子装置のソフトエラー感度が同一の入力及び出力を共有した、すなわち並列に配置されたゲートのような追加の（選択的には、物理的に分離した）重複電子素子を付加することで改善される、とのアイデアに基づく。これは、別々のゲートの出力が直接接続されているとして、通常は設計規則に違反する。しかしながら、これらの電子素子が論理的に等価であれば、当該電子素子の出力が出力を同一の値に駆動するので、現実の設計規則の違反は発生しない。追加の重複電子素子又は構成要素の提供は、セルの内部回路に適用することができ、又は論理回路中の論理ツリーの一部に適用することができる。同一の駆動強度が一つの（より大きな）構成要素ではなく２つの構成要素により実現される場合には、当該２つの構成要素の内の一つのみが同じときに影響を受けるので、ＳＥＴが低減される。
【００１４】
本発明のこれらの及び他の特徴は、以下に述べられる実施の形態から明らかであり、かつ、以下に述べられる実施の形態を参照して明確にされるであろう。
【発明を実施するための最良の形態】
【００１５】
図１は、集積回路の設計に一般的に適用される論理ゲートである電子ユニット、特にＮＡＮＤゲートの回路図を示す。全部で４つのトランジスタＴ１−Ｔ４が示されている。第１及び第２Ｐ型トランジスタＴ１，Ｔ２は、それらのドレインを電源電圧Ｖｄｄに接続し、それらのソースを出力端子ＯＵＴに接続して、並列に配置されている。第３及び第４トランジスタＴ３、Ｔ４は、出力端子とグランドとの間に直列に接続されている。具体的には、第３トランジスタＴ３（Ｎ型トランジスタ）は、そのドレインを出力端子ＯＵＴに接続され、そのソースを第４トランジスタＴ４（同様にＮ型トランジスタ）のドレインに接続されている。第１トランジスタＴ１と第２トランジスタＴ２とは、これら２つのトランジスタがソフトエラーに対する感度に関して補償効果が生じるように並列に接続されているため、ＳＥＴの発生に対してそれほど重要でない。加えて、Ｐ型トランジスタは、Ｎ型トランジスタに比べて、ＳＥＴに対して感度が低い。これは、Ｎ型トランジスタ中ではＳＥＴがドレイン中における電子の収集により発生し、一方、Ｐ型ドランジスタ中ではＳＥＴは正孔の収集に対応するからである。電子は正孔よりも移動度が大きいので、Ｐ型トランジスタ中に比べて、Ｎ型トランジスタ中のＳＥＴの方が概して大振幅でありかつパルス幅が大きい。
図１の回路図において、第３トランジスタＴ３（Ｎ型トランジスタ）のドレインが、それがＮ型トランジスタであるために、最も重要な部分である。さらに、第３トランジスタＴ３のドレインは出力に直接接続されており、このことは、Ｔ３のドレイン中で発生したＳＥＴが出力に直接影響することを意味する。
【００１６】
第４トランジスタＴ４（Ｎ型トランジスタ）は、第３トランジスタと同じ問題に実質的に曝されている。しかし、第４トランジスタＴ４は第３トランジスタＴ３と直列に結合されている。したがって、Ｔ４のドレイン中で発生したＳＥＴは、トランジスタＴ３が導通している場合に出力ＯＵＴに影響を及ぼすことができるのみである。さらに、Ｔ３が導通する場合、Ｔ３の抵抗成分がＴ４のドレイン中で発生したＳＥＴをそれが出力ＯＵＴに到達する前に減衰させる。
【００１７】
図２Ａは、図１に示すような複製化した又は二重のトランジスタの回路図を示す。ここで、第３トランジスタＴ３が複製化され、入力及び出力はそれぞれ結合され又は連結される。第３トランジスタＴ３の複製化は、ＳＥＴに対する感度を低減し、結果としてシステムのソフトエラー率（ＳＥＲ）に対する回路の寄与を低減するために行なわれる。
【００１８】
図２Ｂは、図２Ａによる二重トランジスタＴＡ，ＴＢの第１の実施の形態に関するレイアウトを示す。ここで、ゲートＧがそれらのＳＥＴに対する感度を低減するために分離されている。ここでは、ドレイン領域Ｄはまだ接続されており、図２Ｂのレイアウトは最小限のドレイン面積に関して有利であり、コストが削減され、かつ、チップ上の面積が最小限になる。しかしながら、ゲートがあまりにも小さく又はあまりにも互いに近くに設計されると、粒子の衝突が両方のゲートに影響し、かつ、ゲート下部に配置された両方のチャネルに、それぞれ電流を引き起こす可能性がある。
【００１９】
図２Ｃは、図２Ａによる二重トランジスタＴＡ，ＴＢの第２の実施の形態に関するレイアウトを示す。ここで、図２Ｂのレイアウトと比較すると、ドレイン領域Ｄが分離されている。この実施の形態は、トランジスタの物理的な分離が十分であれば、概して電離粒子の衝突が両方のトランジスタ中に同時にＳＥＴを生じさせないので、特に有利である。この効果は、トランジスタのサイズが小さくなると、さらに重要となる。しかし、トランジスタＴＡ，ＴＢの複製化は面積が増加する結果となり、コストの上昇を招く。
【００２０】
トランジスタＴＡ，ＴＢが図２Ｃのように複製化されるが、ドレインサイズは図２Ｂと同一の面積である。オフ状態のトランジスタは高感度だが、感度は同じままである。この場合、ドレインのサイズをこのサイズの半分だけとして、部分的に複製したトランジスタの駆動強度を元の単一トランジスタと同一にすると良い。
【００２１】
図３は、本発明の第３の実施の形態の回路図を示す。ここで、ＮＡＮＤゲートが二重化され、一方で入力ＡとＢとがそれぞれ連結され、他方で２つの個々のＮＡＮＤゲートの出力が連結されている。換言すれば、２つのＮＡＮＤゲートが並列に配置されている。第２のＮＡＮＤゲートの提供により、第１のＮＡＮＤで発生した如何なるＳＥＴも第２のＮＡＮＤの性能に影響しないので、電子ユニット全体のソフトエラー感度が低減する。よって、一方のＮＡＮＤゲート中で発生したＳＥＴは、他方のＮＡＮＤゲートの動作によって、大部分が補償される。
【００２２】
図４は、第４の実施の形態の回路図である。図３による第２の実施の形態と対比すると、ここでは、第１のＮＡＮＤゲートは全く同一に複製化されてないが、同一の論理機能により複製化されている。この具体的な場合では、出力にインバータを備えたＮＯＲゲートにより複製化されている。したがって、ゲートの複製化は、必ずしも完全に同一な複製化である必要はなく、他の等価な回路も、第１のＮＡＮＤゲートとその等価な複製化回路との遅延が一致しさえすれば、可能である。図４の回路配置によれば、ＮＡＮＤゲート内部からのＳＥＴの伝搬は、ＮＯＲゲートとインバータがＮＡＮＤゲートに並列に配置されていることにより、著しく減衰される。また、電子ユニットの入力Ａ及びＢにおけるデータの乱れは、その２つが全く同一の伝搬遅延を有していないと仮定すると、電子ユニットの出力において抑制される。
【００２３】
本発明の第１ないし第４の実施の形態によれば、追加の重複かつ物理的に分離した電子的構成要素を挿入することで最も感度の高い電子的構成要素の駆動強度を増加させることにより、放射線が誘起するソフトエラーに対する論理ゲートの感度は低減される。挿入される追加の電子的構成要素は、追加のゲート又は追加のトランジスタとすることができる。入力および出力端子は、重複の追加の電子的構成要素が並列に配置されるように、相互に連結され、これにより電流パルスを抑制する能力が向上する。単一の（より大きな）構成要素よりはむしろ２つの構成要素により同じ駆動強度が実現される場合には、その２つの構成要素の内の一つのみが同じときに影響を受けるので、ＳＥＴが低減される。（最小限のサイズの）２つのＮＡＮＤゲートがフリップフロップの入力を駆動すると、一方のＮＡＮＤゲートの出力において引き起こされ電流パルスは、２つのＮＡＮＤゲートの結合した駆動能力によって、低減された振幅を有する。そのような配置において、２つの電子的構成要素間の物理的な分離が十分大きい場合には、両方の電子的構成要素中で同時にＳＥＴが発生する確率は非常に小さい。
【００２４】
第２のＮＡＮＤゲートは、好ましくは、第１のＮＡＮＤゲートと並列に配置されている。すなわち入力が共有され、かつ、第１及び第２のＮＡＮＤゲートの出力が連結されている。
【００２５】
好ましくは、第２のＮＡＮＤゲートは重複であり、かつ、第１のＮＡＮＤゲートと実質的に同一のサイズであり、同一の特性を有している。したがって、電離粒子の衝突により引き起こされたＳＥＴが減衰するように、追加の駆動強度が最も感度が高いノードすなわち出力に与えられる。また、より大きな出力電気容量もまた、電子ユニットの出力を安定化させる。
【００２６】
上記は、論理ゲートにのみ適用されるのではなく、いかなるセル又は電子回路の内部にも適用することができ、論理回路のソフトエラー率感度を低減するために、追加のゲート、ラッチ、フリップフロップ等を並列に配置することができる。
【００２７】
さらに、回路中の論理ツリーの一部を、重複の構成要素が並列に配置されるように、二重化することができる。ここで、追加の重複ユニットが、第２の追加重複ユニットにより保護される元のユニットと全く同一であることは必ずしも必要ない。第２の重複ユニットの実装は、その論理機能が元のユニットのものと同じでありさえすれば、第１のユニットと異なっていてもよい。加えて、回路の正しい機能を保証するために、両方のユニットの遅延は十分に一致すべきである。そのような配置は、特に、グリッチ伝搬の低減に関して有利である。例えば、ＮＡＮＤゲートがその入力として"Ａ＝１， Ｂ＝１"を受ける場合、入力におけるグリッチ（１→０）はそのゲートを通過する。しかしながら、図４に示すようなインバータを備えたＮＯＲゲートは、基本的に同一の論理機能を実現するが、入力の組み合わせが"Ａ＝１，  Ｂ＝１"の場合は、単発の入力における立下りグリッチは伝搬させない。
【００２８】
２つの出力を実際に接続することは、ｌａｙｏｕｔ−ｖｅｒｓｕｓ−ｓｃｈｅｍａｔｉｃ（ＬＶＳ）チェックにより検出される、標準的な集積回路設計ソフトにおける典型的な設計規則違反を発生させることに、特に注意すべきである。しかしながら、本発明によれば、特定の設計規則に意図的に違反するとしても、これは有利である。第１及び第２ユニットの出力が常に同一の向きに駆動し、かつ、グリッチのような不一致が単に一時的なものであれば、具体的な電気的問題は予期されない。
【００２９】
論理ゲートのトランジスタの駆動強度を選択的に増加させることは、非常に効果的でありうる点に注意すべきである。例えば、図１のＮＡＮＤゲート中のｐ型トランジスタＴ１及びＴ２の駆動強度を増加させることは、ｎ型トランジスタＴ３及びＴ４のソフトエラー率に対する寄与を著しく低減させる。この選択的な駆動強度の強化のためには、図２Ｂのトランジスタの実装が好ましい。この方法により、最小限の（高感度な）ドレイン面積により最大限の駆動強度を得られるからである。
【００３０】
図１のＴ１及びＴ２のために図２Ｂの案を用いる場合、右側のソースをＴ１およびＴ２の両方で共有することができ、一方、両方のトランジスタのドレインはそれぞれ小さくかつ物理的に分離される。この部分的な複製化は、セルの（ピーク）ソフトエラー感度を低減するための非常に効果的な方法であろう。
【００３１】
第１ないし第４の実施の形態のいずれにも基づく可能性がある本発明の第５の実施の形態によれば、発生したｓｉｎｇｌｅ−ｅｖｅｎｔ  ｔｒａｎｓｉｅｎｔｓ（ＳＥＴ）に対してクリティカルなＲＴＬレベルの回路記述中のセルを、自動的に特定するためのアルゴリズムが提供される。クリティカルであるとみなされたそれらのセルは、回路のソフトエラー感度を低減するために、特定されたセルに並列に重複セルを挿入することにより修正される。
【００３２】
ここでセル毎のＳＥ感度の測定基準（測定基準はセルのレイアウト及びテクノロジに依存する）がクリティカルなセルを選択するために用いられる。これらの任意のセルから発生したＳＥＴが回路の出力まで伝搬する確率が計算される。出力部におけるソフトエラー率（ＳＥＲ）に最も寄与するセルが、ＳＥＲクリティカルセルである。これらのセルは、耐放射線性改善セル、より大きなセル又は複製化セル（上記実施の形態に沿って述べられたような、同一の入力および出力を物理的に共有する同一のセルの複数の例）により自動的に置き換えられる。保護されたセルによるセルの置き換えは、特定の故障率（エラー確率）が満たされるまで行われる。
【００３３】
これにより、よりクリティカルなノードだけが保護され、ある特定の故障率のために要求される以上のノードは保護されないので、回路のＳＥＲ感度が非常にコスト効率良く低減される。好ましくは、システムレベルにおけるＳＥＲに最も大きく寄与するゲートだけが修正され、修正（重複ゲートの追加）はシステムの（ＳＥ）故障率が満たされたら直ちに停止される。個々のゲートの寄与は、論理機能の構造およびトポロジー（実装）に依存する。
【００３４】
設計全体を見直し、各々のゲートの寄与を分析し、必要な場所に適切な修正を行うことは、設計者にとって退屈な仕事である。設計者のためにこの仕事を行うツール（又はアルゴリズム）が望まれている。
【００３５】
回路分析の構造化された手段が使用されている。最も正確な結果は、全入力値分析により得られる。すなわち、全ての起こり得る入力ベクトルが（それらの発生する可能性を考慮して）論理回路に適用され、出力までの論理パス上の全てのノードが分析され、そして出力ソフトエラー確率（ＳＥＲ）に対するそれらの寄与が計算される。好ましくは、入力データが入力から出力に伝搬され、その後ＳＥ分析が出力から入力に向けて逆向きに実行され、又は代わりに、ネットリスト分析を実行する間に、あるノードのソフトエラー感度値を順方向に伝達する。概して、出力から離れる程、電気的マスキング効果（全てのゲートは多かれ少なかれローパスフィルタとして振る舞い、小さな過渡信号が出力に到達する確率を低減する）により出力ソフトエラー率に対する寄与は小さくなる。論理的に有効であるパスのみが観測される必要がある。例えば、他方の入力が'０'であるＡＮＤゲートの入力における正のグリッチ（突然の'１'）はそのゲートを通過せず、そのブランチはその入力の組み合わせに対しては出力ＳＥＲに寄与しない。このようにしてトポロジー構造（再収斂経路）を取り扱うことができることが本発明の利点である。さらなる利点は、全ての回路を一度に分析する必要が無く、アルゴリズムが副回路に別々に作用できる点である。これにより複雑さが減少し、実行時間が迅速化する。完全なネットリスト分析よりもむしろ経験則を適用することにより、及び／又は統計的により適切なベクトルを選択すること若しくはベクトルの代表的なセットを選択することにより、入力ベクトルセットを削減することで、（正確性が若干低下することを犠牲にして）アルゴリズムの実行時間をさらに減少させることができる。
【００３６】
各々の有効な論理パスに対して、及びそのパス上の各々のノードに対して、そのノードにおいて発生するであろうＳＥＴの確率及びその特定のＳＥＴが出力まで伝搬できる確率を、例えばコンパクトモデルを用いて、計算することができる。
【００３７】
このアプローチは、ＲＴＬレベルのネットリスト（論理ブロック）に基づいて、及び／又はゲートの駆動強度に関するより多くの情報が入手可能であれば（経路情報が有る又は無い）ゲートレベルのネットリストに基づいてこの分析を行うソフトウェアツールとして、実装することが可能である。
【００３８】
このアプローチは、ソフトエラーが問題であると考えられているデジタル集積回路の設計において、全ての組み合わせ論理回路に適用することが可能である。このアプローチは、自動車用及び医学的応用に対して、計算サーバ用の集積回路に対して、及びより大きなデジタルシステムに対しては第１である。技術の進歩に伴って、最新技術は本質的にソフトエラーに対して感度がより高いので、ソフトエラーはより小規模の設計に対しても同様により重要となる。
【００３９】
最も高感度なゲート又はノードだけは保護するので、電子装置のソフトエラー率を低減するためにわずかな追加論理回路のみ、すなわち限られた数の追加論理ゲートのみが必要であることが、上記の実施の形態の主な利点である。ここで、最も下位の論理レベルが、これらが典型的にフリップフロップの入力に最も近く且つ電離粒子の衝突により発生した如何なるＳＥＴもが電子ユニットを直ちに通過し得るので、最も重要であると考えられる。さらに、論理回路の論理ツリー中でより早く配置された電子ユニットがより高い論理マスキングの確率を有している。すなわち、衝突されたノードが論理的に有効でないパス中に存在する確率が高い。上述の同時誤り検出法と対照的に、同時誤り検出ユニットと保護されたユニットとの出力を結合するための追加の論理回路は必要ない。さらに、誤り訂正および検出のための追加の回路が必要無く、かつ２つの機能パスを論理的に合成するための回路は必要無い。このことは、この回路も同様にＳＥＵに対して感度が高いであろうから、特に利点である。
【００４０】
専用の耐放射線性改善電子ユニットの代わりに、正規の標準セルライブラリから選択される標準ゲートを使うことができることが、さらなる利点である。 
【００４１】
上述の本発明の原理は、フリップフロップ、他のセル又は電子ユニットのいかなる内部に対しても使用することができる。デコード／訂正回路を用いても、そのような回路それ自体も電離粒子の衝突に対して感度が高いので、上述したようなソフトエラー率の低減を達成することができない。上述の配置によって、非常に小さな面積オーバーヘッドのみで、そのような回路さえも保護することができる。
【００４２】
さらに、ゲートのような電子的構成要素の電子ユニットを物理的に分離することにより、すなわち電子ユニットをスクランブルすることにより、同時に発生するＳＥＴの確率が著しく低減される。入射粒子、特に中性子は、その衝突が一より多くの電離粒子をもたらす可能性があるので、又は蓄積した電子が複数の接合により収集されるために、一より多くのＳＥＴを引き起こすことがある。電子的構成要素を物理的に分離することにより、元の構成要素と重複の構成要素との両方が同時にＳＥＴに曝される確率を、実際的に０まで低減することができる。一方の構成要素においてＳＥＴが引き起こされた場合、他方が出力ノードを安定化する。このようにして、重複の論理ゲートの使用は、それらがスクランブルされているとすると、同じ駆動強度を持つ一つのより大きなゲートと比べて、改善されたソフトエラー感度をもたらす。単一の衝突により電子−正孔対が発生する面積に比べて加工寸法が小さくなるにつれて、上述の本発明の原理は、より小さな寸法を有する最先端技術にとってさらに重要になる可能性がある。大きなトランジスタの場合は、当該トランジスタの相対的に大きな収集効率のために、引き起こされたＳＥＴは大きな振幅及び大きなパルス幅を持ち得る。しかしながら、電荷収集効率はドレイン接合の面積が小さくなるにつれて小さくなるので、小さなトランジスタはより低い収集効率を有する。したがって、引き起こされるＳＥＴもまた、より狭幅となり且つより少ない電荷を含む。同じときトランジスタの一つのみが影響を受けるので、上述の本発明の原理は、将来のシリコン技術世代におけるソフトエラーに対処するための拡張可能な手段を提供する。
【００４３】
上述の実施の形態は本発明を制限するよりはむしろ説明に役立つことを意図しており、当業者は特許請求の範囲から逸脱することなく多くの代わりの実施の形態を設計することが可能である。「有する」の語は、特許請求の範囲中に挙げられもの以外の構成要素やステップの存在を排除しない。単数形の構成要素は、複数のその構成要素が存在することを排除しない。いくつかの手段を列挙した装置の請求項において、これらの手段のいくつかは一の同じハードウェアの項目によって実施化することができる。特定の手段が相互に異なる従属請求項中に列挙されているという単なる事実は、これらの手段の組み合わせを利用することができないこと示すものではない。
【図面の簡単な説明】
【００４４】
【図１】電子ユニットの回路図である。
【図２Ａ】図１の二重トランジスタの回路図である。
【図２Ｂ】図２Ａの二重トランジスタの第１の実施の形態に係るレイアウトである。
【図２Ｃ】図２Ａの二重トランジスタの第２の実施の形態に係るレイアウトである。
【図３】第３の実施の形態の回路図である。
【図４】第４の実施の形態の回路図である。
【図１】
2008522525.tif 000003
【図２Ａ】
2008522525.tif 000004
【図２Ｂ】
2008522525.tif 000005
【図２Ｃ】
2008522525.tif 000006
【図３】
2008522525.tif 000007
【図４】
2008522525.tif 000008
【国際調査報告】
2008522525.tif 000009
2008522525.tif 000010
2008522525.tif 000011