【事件の表示】
　特許第２７５１９６１号「ＤＣ／ＤＣコンバータ」の請求項に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２７５１９６１号の請求項に係る特許を維持する。
【理　由】
 １．手続の経緯
　本件特許第２７５１９６１号の請求項に係る発明は、平成４年８月２７日に特許出願されたものであって、平成１０年２月２７日にその特許の設定登録がなされ、その後、三浦次郎及び齋藤雄一より特許異議の申立がなされ、取消理由通知がなされ、その指定期間内である平成１２年５月９日に訂正請求がなされたものである。
２．訂正の適否
（１）訂正の内容
ア．特許明細書の特許請求の範囲の記載中、「このデッドバンドに、前記トランスの漏れインダクタンス若しくは外付けのインダクタと前記双方のスイッチング手段に含まれる前記各キャパシタンスとの共振により、前記キャバシタンスの一方を充電するとともに、前記キャバシタンスの他方を放電するように構成し」という記載を、「前記第１のスイッチング手段がオフで、前記第２のスイッチング手段がオンの期間中に、前記トランスの漏れインダクタンス若しくは外付けのインダクタを流れるインダクタ電流が下降して前記トランスの磁化電流と等しくなった状態から、前記第１のスイッチング手段のデューティーに依存して、前記インダクタ電流がさらに下降する第１のモードと、前記インダクタ電流が前記磁化電流と等しいまま保持される第２のモードが存在し、これらの各モードのいずれにおいても、前記デッドバンドに、前記トランスの漏れインダクタンス若しくは外付けのインダクタと前記双方のスイッチング手段に含まれる前記各キャパシタンスとの共振により、前記キャパシタンスの一方を充電するとともに、前記キャパシタンスの他方を放電するように構成し」と訂正することにより、特許請求の範囲の記載を、
「直流入力電源と、一次巻線と二次巻線とを備えたトランスと、固有のキャパシタンスを含み前記直流入力電源からの電力を選択的に前記トランスの一次巻線に印加する第１のスイッチング手段と、前記トランスの一次巻線と前記第１のスイッチング手段間に挿入接続された容量性素子と、固有のキャパシタンスを含み前記トランスの一次巻線と前記容量性素子との直列回路の両端に接続された第２のスイッチング手段と、前記トランスの二次巻線に接続される整流回路と、この整流回路に接続される容量性または誘導性のフィルター回路とを備え、前記第１のスイッチング手段および前記第２のスイッチング手段はそれぞれ所定の時間間隔で交互にオンオフされ、かつ、その間に前記双方のスイッチング手段がオフとなる一定のデッドバンドが存在し、前記第１のスイッチング手段がオフで、前記第２のスイッチング手段がオンの期間中に、前記トランスの漏れインダクタンス若しくは外付けのインダクタを流れるインダクタ電流が下降して前記トランスの磁化電流と等しくなった状態から、前記第１のスイッチング手段のデユーティーに依存して、前記インダクタ電流がさらに下降する第１のモードと、前記インダクタ電流が前記磁化電流と等しいまま保持される第２のモードが存在し、これらの各モードのいずれにおいても、前記デッドバンドに、前記トランスの漏れインダクタンス若しくは外付けのインダクタと前記双方のスイッチング手段に含まれる前記各キャパシタンスとの共振により、前記キャパシタンスの一方を充電するとともに、前記キャパシタンスの他方を放電するように構成し、さらに前記容量性素子は、前記トランスの一次巻線に対して正方向および負方向に電流を流すものであることを特徴とするＤＣ／ＤＣコンバータ。」と訂正する。
イ．特許明細書（以下、単に明細書という）の段落番号【０００８】第１１〜１４行目，同段落番号【００６２】第１１〜１４行目にある「このデッドバンドに、前記トランスの漏れインダクタンス若しくは外付けのインダクタと前記双方のスイッチング手段に含まれる前記各キャパシタンスとの共振により、前記キャパシタンスの一方を充電するとともに、前記キャパシタンスの他方を放電するように構成し」という記載を、「前記第１のスイッチング手段がオフで、前記第２のスイッチング手段がオンの期間中に、前記トランスの漏れインダクタンス若しくは外付けのインダクタを流れるインダクタ電流が下降して前記トランスの磁化電流と等しくなった状態から、前記第１のスイッチング手段のデューティーに依存して、前記インダクタ電流がさらに下降する第１のモードと、前記インダクタ電流が前記磁化電流と等しいまま保持される第２のモードが存在し、これらの各モードのいずれにおいても、前記デッドバンドに、前記トランスの漏れインダクタンス若しくは外付けのインダクタと前記双方のスイッチング手段に含まれる前記各キャパシタンスとの共振により、前記キャパシタンスの一方を充電するとともに、前記キャパシタンスの他方を放電するように構成し」と訂正する。
ウ．明細書の段落番号【０００９】第２行目にある「上記構成により、双方のスイッチング手段がオフとなるデッドバンドに」という記載を、「上記構成により、第１のスイッチング手段がオフで、第２のスイッチング手段がオンの期間中に、トランスの漏れインダクタンス若しくは外付けのインダクタを流れるインダクタ電流が下降してトランスの磁化電流と等しくなった状態から、第１のスイッチング手段のデューティーに依存して、インダクタ電流がさらに下降する第１のモードと、インダクタ電流が磁化電流と等しいまま保持される第２のモードのいずれにおいても、双方のスイッチング手段がオフとなるデッドバンドに」と訂正する。
エ．明細書の段落番号【００２６】第４〜５行目にある「回路は図４ｄのモード　４、あるいは、図４ｇのモード７のいずれかに移行する」という記載を、「回路は図４ｄの第１のモードに相当するモード４、あるいは、図４ｇの第２のモードに相当するモード７のいずれかに移行する」と訂正する。
（２）訂正の適否
ア．訂正の目的の適否、新規事項の追加及び拡張・変更の存否
　前記訂正アは、請求項についての訂正であって、特許請求の範囲の減縮を目的とするものである。
　前記訂正イ〜エは、訂正アに対応したものであって、明瞭でない記載の釈明を目的とするものである。
　そして、前記訂正ア〜エは、いずれも、新規事項の追加に該当せず、又、実質上特許請求の範囲を拡張し、又は変更するものではない。
イ．独立特許要件の判断
（ア）訂正後の請求項に係る発明
　訂正後の請求項に係る発明は、補正された訂正請求書に添付された訂正明細書及び図面の記載からみて、その特許請求の範囲請求項に記載された前記（２．（１）ア）のとおりのものである。
（イ）刊行物の記載
［取消理由で引用した刊行物］
ａ．特開平２−１３２６２号公報（以下、刊行物１という）には、「ＤＣ−ＤＣコンバータ」に関して、
・「（１）シャントダイオード及びシャント容量を有するパワースイッチからなるハーフブリッジ・インバータ；
　整流ダイオードと、実質的にインピーダンス変換を行ない、実質的に単一周波数の信号を整流するよう動作するリアクティブ素子とを有する共振整流器；
　前記共振整流器の入力インピーダンスに対して直列に接続されて、動作周波数において誘導性リアクタンスを示し、前記各パワースイッチから前記共振整流器へ、エネルギーを単一周波数において伝達する直列共振回路；及び、
　前記直列共振回路のインピーダンスを変化させ、前記共振整流器の入力インピーダンスに印加される電圧を制御するために、動作周波数を変化させるように動作する電圧安定化回路；
を有することを特徴とするＤＣ／ＤＣコンバータ。
（２）前記直列共振回路が、互いに値の近接した誘導性及び容量性直列共振インピーダンスを有する直列ＬＣ回路を有し、比較的小さな周波数変化が大きなインピーダンス変化を生成することを特徴とする請求項１記載のＤＣ／ＤＣコンバータ。
（３）前記パワースイッチが、一方のパワースイッチに関するシャント容量から他方のパワスイッチに関するシャント容量へ電荷が移動するのに十分な非導通期間を有して、交互に導通状態になることを特徴とする請求項２記載のＤＣ／ＤＣコンバータ。
（４）　省略
（５）　省略」（特許請求の範囲）
なる発明が記載され、更に以下の記載がある。
・「第1図のコンバータは、パワースイッチを入力電圧より大きい高ストレス電圧にさらすことなく高電圧入力を用いることが可能なハーフブリッジインバータ110を有している。後述するように、これらのパワースイッチは、当該スイッチの固有容量におけるエネルギー蓄積による高動作周波数での散逸損失を避けるために、ゼロ電圧スイッチングモードで動作する。」
・「本発明を具体化したパワーコンバータの模式図が第２図に示されており、当該図面において、DC電圧源200（・・・）が入力端子201及び202に接続されている。２個のパワースイッチ211、221は直列共振に接続されている。・・・
　　　　　　・・・途中略・・・
　スイッチ211、221は半導体パワースイッチであり、第３図に示されているように、ＭＯＳＦＥＴパワーデバイスであることが望ましい。パワースイッチ211、221は、各々、主電力経路をシャントしている内部ダイオード212、223を有することが望ましく、各々、主電力経路をシャントしている寄生容量213、223を有している。」
・「当該駆動力は、２個のパワースイッチ211、221が交互に導通状態とし、かつ、その間にデッドタイムを有し、電圧、電流間の位相が後段の直列共振回路によって制御されるように行なわれる。２個のパワースイッチは、各々、ゼロ電圧スイッチングモードで動作させられ、印加される電圧がゼロに下がるまでは、いずれのスイッチもオンとなるようにバイアスされることはない。パワースイッチをゼロ電圧スイッチングモードで動作させることによって、当該スイッチの固有容量に蓄積されたエネルギーが、当該スイッチを通して放電されて散逸する、ということは起こらない。」
・「２個のパワースイッチ211、221によってスイッチされた出力電圧は、節点225において、直列共振接続されたインダクタ226、キャパシタ227よりなる直列共振回路に印加される。各素子の値は、当該直列共振回路の共振周波数が当該コンバータの動作周波数よりわずかに低く、当該共振回路が、節点225において、パワースイッチの出力に対して誘導性インピーダンスを示すように選択されている。当該ＬＣインピーダンスは、２個のパワースイッチ211、221が、スイッチング電流をスイッチング電圧に対して遅延させるようにし、２スイッチ間のオフ時間の重なりを、当該スイッチ固有容量に蓄積された電荷を当該非導通（オフ）の期間に放電させるように設定することによって、ゼロ電圧スイッチングモードで動作することを可能にしている。」
・「変成器235の二次巻線236は、リークリアクタンス237を介して、寄生容量242を有するダイオード241へ接続されている。当該寄生容量242は、前記リークリアクタンス237と共に共振回路を形成して、ダイオード241に印加される電圧波形をリンギングを有さない単一パルス波形であるように制御する。」
・「当該整流器の出力は、ＲＦチョークインダクタンス251を介して出力端子295に接続されている。」
・「第３図に示された電力コンバータの模式図には、互いに直列共振に接続された２個のパワーＭＯＳＦＥＴスイッチ311、321が示されており、当該直列共振に接続されたパワーＭＯＳＦＥＴは、入力端子301、302と並列に接続されている。　・・・
　　　　　　　　　　　　・・・途中略・・・
　パワーＭＯＳＦＥＴスイッチ311、321は、自らの主導通経路をシャントしている寄生容量、313、323を有している。　・・・
　　　　　　　　　　　　・・・途中略・・・
　両方のパワーＭＯＳＦＥＴは、交互の導通期間の間に、２個のパワーＭＯＳＦＥＴスイッチが非導通となる制御されたデッドタイムを有するように、交互にスイッチされる。
　　　　　　　　　　　　・・・途中略・・・
パワーＭＯＳＦＥＴスイッチ311、321の各々に印加される電圧は、パワーＭＯＳＦＥＴスイッチ321に対する波形430によって示されるているように、近似的に矩形波となる。節点325におけるスイッチングされた出力電流は、第４図において電流波形440として示されているように実質的に正弦波であり、インダクタ326、キャパシタ327からなる直列共振回路に印加される。この回路は、当該出力電流をこのような正弦波形を有するように拘束する。当該コンバータは、当該直列共振ＬＣ回路の共振周波数よりわずかに高い周波数で動作する。このことにより、　・・・当該直列共振回路が、節点325における電流、電圧波形を制御し、前記正弦波的電流（波形440）を前記矩形波電圧に対して遅らせることが可能となる。
　よって、パワーＭＯＳＦＥＴスイッチ311、321のスイッチング間に実質的に当該デバイス内でのスイッチング損失が防止されるように、電荷が一方のパワーＭＯＳＦＥＴスイッチのシャント寄生容量から掃き出されて他方のパワーＭＯＳＦＥＴスイッチへ移動させられる。　・・・
　　　　　　　　　　　　　・・・途中略・・・
　変成器335の一次巻線334に印加される電流波形は、さらに、前記直列共振ネットワークによって実質的に正弦波となるように拘束される。よって、二次巻線336は、実質的に正弦波である電流を、整流ダイオード341、整流ダイオード343を含む共振整流器へ印加する。
　当該共振整流器は、整流ダイオード341、343の寄生容量342、344が高周波数のリンギングを除去するために、リークインダクタンスと共振するように設計されている。」
・「２個のパワーＭＯＳＦＥＴスイッチは、間にデッドタイムをはさんで交互にスイッチングされるのに対して、当該デバイス間の節点に接続された直列共振回路を介しての正弦波電流は連続していることに留意されたい。」
・「第５図に示された第１期間における初期状態にいては、パワースイッチ511は閉（即ち、導通状態となるようバイアスされている）であり、スイッチ521は開である。・・・
　　　　　　　　　　　　・・・途中略・・・
寄生容量513は放電状態にあり、寄生容量523は入力電圧レベルまで充電されていて、節点525は、電圧波形551によって示されているように、入力電圧Ｖ0の電位にある。
　次の期間においては、第６図に示されているように、双方のパワースイッチ611、621が開（非導通）となる。寄生容量623は放電し、寄生容量613が電荷を蓄積する。節点625における電流は、正弦波形602によって従って変化し続けるが、節点625の電位は、波形652によって示されているようにゼロに減少する。電流を示す矢印２は、電流が寄生容量613、623を通じて流れていることを示している。」
・「第６期間においては、双方のパワースイッチが開となり、波形1006によって示されている正弦波電流は、寄生容量1013、1023を介して流れる電流を示す矢印６によって示されている電流経路を辿ることになる。容量1013が放電されて容量1023が充電され、節点1025における電圧は、電圧波形1055に示されているように、入力電圧の値まで上昇する。
　第７期間における電流は、第11図の矢印７によって示されているように、スイッチ1111の内部ダイオード1112を経由するものとなる。節点1125における電流は、依然として正弦波形である。波形1157によって示されている節点1125における電圧は、入力電圧の値である。
　動作サイクルは、第12図に示されている第８期間で完了する。スイッチ1211は閉であり、正弦波形1208によって示される電流はゼロに戻る。
　　　　　　　　　　　　・・・途中略・・・
　以上の、インバータの動作に関する記述、それらに付随する電流、電圧波形により、パワースイッチ、その寄生素子を流れる正弦波電流が、スイッチに印加される矩形波より遅れていることは明らかである。この位相の遅れにより、一方のスイッチに関する寄生容量から他方のスイッチに関する寄生容量への電荷の移行が保証される。このことにより、当該インバータの動作効率が向上させられる。」（第８頁左下欄第７行）
ｂ．特開平３−１０７３７０号公報（以下、刊行物２という）には、スイッチング素子のターンオン、ターンオフ時の電流と電圧の重なりをなくして、損失を低減することのできるハーフブリッジ型ＤＣ−ＤＣコンバータの構成に関する
・「（１）一対のスイッチング素子を交互にオンしてトランスの入力側に交互に反対方向の電流を流し、その出力側の誘起電圧からセンタタップ方式の整流回路と平滑回路を用いて直流電力を得るようにしたハーフブリッジ型ＤＣ−ＤＣコンバータにおいて、それぞれのスイッチング素子に並列にコンデンサを接続し、トランスの入力側の巻線に直列にインダクタとコンデンサの直列回路を接続し、一対のスイッチング素子が両方共オフしている時間を前記スイッチング素子に並列接続するコンデンサ並びに前記インダクタとコンデンサの直列回路のインダクタとコンデンサから構成される直列回路の共振周波数の周期の１／６〜１／３に相当する時間に設定してあることを特徴とするＤＣ−ＤＣコンバータ。
（２）該インダクタがトランスの漏れインダクタンスにより得られる特許請求の範囲第１項記載のＤＣ−ＤＣコンバータ。
（３）省略」（特許請求の範囲の欄）
なる発明が記載され、更に、以下の記載がある。
・「次に、このように構成された第１図のＤＣ−ＤＣコンバータの動作を第２図の電流と電圧の波形図を参照しながら説明する。
　　　　　　　　　　　　・・・途中略・・・
　時刻ｔ5にトランジスタＱ1がターンオンすると、コンデンサＣ1の電圧はトランスＴ1の一次巻線Ｌ1、インダクタＬ2、コンデンサＣ4からなる直列回路に加えられる。ここでＤＣ−ＤＣコンバータが動作中の場合、平滑コンデンサＣOには出力電圧が充電されているので、この電圧がトランスＴ1の一次巻線Ｌ1と二次巻線Ｌ2の巻数比に応じて現れる。このために一次巻線Ｌ1は電圧源の役割をするので、直列回路にはコンデンサＣ6のキャパシタンス、インダクタＬ2のインダクタンスのみによる過度現象である第１の正弦波共振が発生する。そのため、トランジスタＱ1からトランスＴ1を流れる電流ＩQ1はこの共振作用に従って零からなめらかに上昇する。トランジスタＱ1がオンした後はこの正弦波共振は持続し、」
・「なおここですでに述べたように、トランスＴ1の一次巻線Ｌ1は電圧源の役割をするが、このことは交流理論上は二次巻線Ｌ2を短絡された状態と等価であり、二次巻線Ｌ2を短絡されたトランスＴ1の一次巻線Ｌ1に直列に漏れインダクタンスが発生することは周知であることから、一次巻線と直列接続するインダクタＬ3を漏れインダクタンスで構成してもよいことになる。また、コンデンサＣ6は、コンデンサＣ1、Ｃ2のキャパシタンスをコンデンサＣ6のキャパシタンスの１/２に選択することにより除くこともできる。」　
・「以上述べたように本発明のハーフブリッジ型のＤＣ−ＤＣコンバータは、トランスの一次巻線にインダクタとコンデンサを接続しているので、スイッチング素子がターンオンしたときに電流は急峻に立ち上がることなく共振作用に従ってなめらかに上昇する。
　またターンオフした時に、スイッチング素子の電流は遮断されるがその両端の電圧は前記インダクタとコンデンサ、さらにスイッチング素子に並列に設けたコンデンサから構成される直列回路による別の共振作用に従ってなめらかに上昇する。
　従って、スイッチング素子がターンオン、ターンオフする時、電流と電圧の少なくともいずれかが零であり電流と電圧の重なりによるスイッチング損失を生じない。」
ｃ．「第93回パワーエレクトロニクス研究会例会資料「可飽和リアクトルを用いたソフトスイッチングＰＷＭシングルエンディッドＤＣ−ＤＣコンバータ」」（以下、刊行物３という）には、スイッチング周波数固定で、出力制御範囲が広く、各素子の電圧・電流責務も小さい等、従来のＰＷＭコンバータの長所を維持しながら、広い負荷変動範囲にわたってソフトスイッチングを実現する回路方式のシングルエンディッド回路への適用例について、以下の記載がある。
・「図１に本提案に基づいたシングルエンディッド回路の一例を示す。また、図２にその動作波形を示す。スイッチング素子S1とS2は交互に駆動され、駆動信号の切り換わり時点では、それぞれ休止期間tda，tdbが設けられている。tdaおよびtdbは通常スイッチング周期Ｔに比べて十分短い値である。　
　SL1，SL2は後述するように、効率的にソフトスイッチングを実現するための可飽和リアクトルである。
　出力の制御はデューティ比Ｄを変化することにより行われ、トランスの磁束バランスは、コンデンサＣ3により保たれる。
　動作説明を簡潔にするため、ここでは以下のように仮定する。
＊各素子は理想的な素子とする。
＊コンデンサＣ1、Ｃ2の容量はＣ1＝Ｃ2＝Ｃとする。
＊　　　省略
＊　　　省略
＊コンデンサＣ3のリップル電圧は十分小さく、Ｃ3の電圧を直流電圧Ｅｃで表す。」
・図２の各部動作波形図を参照してのｔ0〜ｔ6までの各期間ごとの動作の詳細な説明
ｄ．実願平２−１１６３００号(実開平号４−７２８８３公報)の願書に最初に添付した明細書および図面の内容を撮影したマイクロフィルム(以下、刊行物４という)には、
トランス結合によるスイッチング電源において、簡単な構成でスイッチあるいは補助スイッチを設けたときの主スイッチにかかる電圧を低減すること目的としてなされたスイッチング電源装置に関する発明について、以下の記載がある。
　実施例を基本回路を示した第１図と、これをより具体的に示した第２図を用いての説明部分に、
・「まず第１図において11は直流電源であり、電圧Ｖiを発生するものである。この直流電源11には、主スイッチ12と補助スイッチ13とが直列に接続されている。
　　　　　　　　　　　　・・・途中略・・・
　この第１図の回路においては、主スイッチ12が開閉したときに直流電源11からの電流がトランス16の一次側コイル17に反応して、二次側コイル18に電圧が誘起される。そして主スイッチ12がオフのときにトランス16に生ずるフライバック電圧は、主スイッチ12とは逆の周期でオン、オフする補助スイッチ13がオンのとき、フライバック電圧が電圧値Ｖiにクランプされ、電流がトランス16の一次側コイル17、コンデンサ15、補助スイッチ13、一次側コイル17の回路で流れる。また、この電流は、トランス16のインダクタンスとコンデンサ15のキャパシタとの共振電流であるので、逆の方向すなわち、トランス16の一次側コイル17、コンデンサ15、補助スイッチ13の回路でも流れることになる。このようにして、主スイッチ12がオフの期間に、コンデンサ15にはＶFの電圧が蓄積される。このため、トランス16にかかる電圧はＶi−ＶFとなる。
　第２図の回路は第１図の回路をより具体的にしたものである。この回路においては、主スイッチ12にコンデンサ29とダイオード30とが並列に接続されており、補助スイッチ13にダイオード31が並列接続されている。そしてさらに、トランス16の一次側コイル17と、主スイッチ12と補助スイッチ13との接続点との間に、インダクタ32が接続されている。
　この回路において、制御回路14の信号により主スイッチ12がオフになると、主スイッチ12のドレイン電圧Ｖpは上昇する。そして、その値が入力側の直流電源11の電圧Ｖiに達すると、この時オンとなった補助スイッチ13またはダイオード31によってクランプされ、トランス16の一次側コイル17、インダクタ32、ダイオード31または補助スイッチ13、コンデンサ15の回路で電流が流れる。電流はトランス16とインダクタ32のインダクタンスとコンデンサ15のキャパシタとの共振電流なので、続いて反対方向即ち、コンデンサ15、補助スイッチ13、インダクタ32、トランス16の一次側コイル17、コンデンサ15の回路で流れる。
　そのとき、制御回路14により補助スイッチ13がオフになると、インダクタ32およびトランス16に蓄積されたエネルギにより、引続きインダクタ32、トランス16の一次コイル17、コンデンサ15、直流電源11、コンデンサ29、インダクタ32の回路で電流が流れる。そしてコンデンサ29に蓄積された電荷が放電され、主スイッチ12のドレイン電圧Ｖpがゼロになる。　このとき、制御回路14により主スイッチ12がオンするため、ゼロ電圧スイッチングが実現される。主スイッチ12がオンの期間に、トランス16の二次側コイル18に電圧が発生する。　以上の動作が連続することにより、主スイッチ12にかかる電圧がＶiで、しかもゼロ電圧スイッチング機能を得ることができることになる。」
　（考案の効果）の項に、
・「比較的簡単な構成で、入力側と出力側との絶縁ができるトランス結合でゼロ電圧スイッチングが行えるスイッチング電源が得られることになる。そして、・・・ところを、それぞれ２５０ボルトまたは５００ボルト耐圧のスイッチで間に合うことになるので、高効率となり、また小型化が可能となる。」
［異議申立人齋藤雄一が提出した他の刊行物］
ｅ．特開平２−１７９２６７号公報（甲第２号証（特公平６−１０１９３０号公報）に対応する公開公報、以下、刊行物５という）には、特にスイッチ素子の寄生容量によるサージ電流の発生を防止する目的のもとになされたスイッチング電源装置に関する発明について、スイッチ素子に並列に少なくともリアクトルを接続して、そのリアクトルに蓄えられたエネルギーにより少なくとも前記スイッチ素子の寄生容量を当該スイッチ素子のオフ期間に充放電するようにしたものが記載されている。
ｇ．雨宮好文著”現代電子回路学［Ｉ］”昭５４．１２．２５株式会社オーム社発行ｐ．９３（甲第５号証、以下、刊行物６という）には、出力トランスを用いるＤＥＰＰ方式を出力トランスを用いないＳＥＰＰ方式へ変換するときの負荷と電源の変化と、負荷回路に挿入したコンデンサが端子電圧一定の電池のように働く旨の記載がある。
（ウ）対比・判断
　刊行物１記載の発明と本件訂正後の発明とを対比する。
　刊行物１記載の発明は、ＤＣ−ＤＣコンバータにおいて、パワースイッチを入力電圧より大きい高ストレス電圧にさらすことのないようにしている点で本件訂正後発明と共通するものである。
　刊行物１記載の発明において、インダクタ（226）とキャパシタ（227）の直列回路が本件訂正後発明のトランスの漏れインダクタンス若しくは外付けのインダクタ（Ｌ）と容量性素子（Ｃ3）の直列回路と一見類似しているので検討する。
　刊行物１記載の発明は、もともと、各スイッチ（211、221）の印加電圧を矩形波とし、前記直列回路の共振によって正弦波の出力電流を得ようとするものであり、前記直列回路は、端子（195）における出力電圧の安定化をインバータ（110）のパワースイッチング周波数の小さな変化で行うための可変リアクタンス直列共振回路として機能するよう互いに近接した値を有する比較的容量の大きい誘導性及び容量性リアクタンス素子を有するものとされている。
　これに対して、本件訂正後の発明は、負荷に対応した所定のパルス幅で各スイッチング手段を駆動するものであって、前記容量性素子は、定常時において、その両端の電圧がデューテイー比に対応した略一定の直流電圧となり、リップルを無視できるほど大きなものを用いることを前提とするものであり、又、トランスの漏れインダクタンス若しくは外付けのインダクタ（Ｌ）は、各スイッチング手段に含まれる固有のキャパシタンスと共振するように選定されて、デッドバンド中に前記各キャパシタンスの一方を充電するとともに他方を放電するように構成されるものであって、両者の前記直列回路は異なる特性を有するものである。
　更に、本件訂正後の発明が各スイッチング手段のデューティーに依存して、駆動されるのに対して、刊行物１記載の発明はこのような駆動態様を採用していない点で相違するものである。
　刊行物２記載の発明と本件訂正後の発明とを対比する。
　刊行物２記載の発明は、デッドバンド期間において、スイッチング素子の両端の電圧はインダクタ（Ｌ3）とコンデンサ（Ｃ6）、さらにスイッチング素子に並列に設けたコンデンサ（Ｃ4）から構成される直列回路による別の共振作用に従ってなめらかに上昇するとされ、コンデンサＣ6が共振作用に係わるものとされており、デッドバンド期間の充放電動作において本件訂正後の発明と相違し、更に、本件訂正後の発明が備えるデューティーに依存し、トランスの磁化電流に関連した各運転モードを考慮していない点でも相違が認められる。
　刊行物３記載のものと本件訂正後の発明とを対比する。
　刊行物３の記載は前記したとおりであり、出力の制御をデューティ比を変えることにより行う点、回路構成（図１）で、本件訂正後の発明が備える容量性素子と、トランスの磁束バランスを保つという機能において共通するコンデンサＣ3がトランスの一次巻線に直列に接続されている点で共通するものといえる。
　しかしながら、トランスの漏れインダクタンス若しくは外付けのインダクタについての記載、したがって、デッドバンドにおける、そのインダクタンス若しくはインダクタと各スイッチング手段に含まれる各キャパシタンスとの共振による充放電動作についての記載はなく、この点で刊行物３記載の発明は、本件訂正後の発明とは相違するものと認める。
　刊行物４の記載について検討する。
　デッドタイムは、主スイッチ12がオフで、主スイッチ12がオフ期間中にオンオフする補助スイッチ13がオフの時である。主スイッチ１２がオフの期間中にオンされた補助スイッチ１３がオフになると、インダクタ３２およびトランス１６に蓄積されたエネルギにより、引続きインダクタ32、トランス16の一次コイル17、コンデンサ15、直流電源11、コンデンサ29、インダクタ32の回路で電流が流れる。そしてコンデンサ29に蓄積された電荷が放電され、主スイッチ12のドレイン電圧Vpがゼロになるとされてはいるが、補助スイッチ13が並列にコンデンサを有する旨の記載はなく、本件訂正後の発明が備える、双方のスイッチング手段に含まれる各キャパシタンスとインダクタンスとの共振による各キャパシタンスの充放電のための構成を示唆する記載はない。
　更に、刊行物５、６及び参考文献を検討しても、本件訂正後の発明が備える「トランスの漏れインダクタンス若しくは外付けのインダクタと双方のスイッチング手段に含まれる各キャパシタンスとの共振により、キャパシタンスの一方を充電するとともに、キャパシタンスの他方を放電する」ようにしたデッドバンド期間における充放電のための構成についてこれを示唆する記載は見いだせない。
　そして、本件訂正後の発明は、デッドバンド期間における充放電のための構成を備えることにより、明細書記載の所期の効果を奏するものである。
　結局、本件訂正後の発明は、前記いずれの刊行物に記載された発明とも同一であると言うことはできず、又前記いずれの刊行物に記載された発明のいかなる組合わせによっても容易には導出することができず、本件訂正後の発明について、特許法第29条第1項及び第2項の規定により、特許を受けることができないとすることはできない。
　又、他に本件訂正後の発明を、特許出願の際独立して特許を受けることができない発明とするにたる理由を発見しない。
　以上のとおりであるから、前記訂正請求は、特許法第120条の4第2項の規定及び同条第3項で準用する第126条第2〜4項の規定に適合するので、当該訂正を認める。
３．特許異議の申立についての判断
（１）申立の理由の概要
　申立人三浦次郎は、甲第１〜３号証刊行物（前記刊行物１〜３）を、申立人齋藤雄一は、甲第１〜５号証刊行物（それぞれ、前記刊行物４、５、前記参考文献、前記刊行物２、６）を、それぞれ提出し、請求項に係る発明は、各刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、本件特許は、特許法第29条2項の規定に違反してなされたものであるから、特許を取り消すべきである旨主張している。
（２）本件請求項に係る発明
　本件請求項に係る発明は、訂正明細書及び図面の記載からみて、訂正後の特許請求の範囲に記載された前記（２．（１）ア）したとおりのものである。
（３）甲各号証刊行物の記載
　いずれも、前記したとおりである。
（４）判断
　本件訂正後の請求項に係る発明が前記各刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものともすることができないことは前記したとおりである。
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件請求項に係る特許を取り消すことはできない。
　又、他に本件特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。　　
【異議決定日】
平成１３年１月２３日（２００１．１．２３）
【訂正の要旨】
訂正の要旨
（１）訂正事項１
　特許明細書の特許請求の範囲の記載を、特許請求の範囲の減縮及び明瞭でない記載の釈明を目的として、
請求の範囲の請求項１にある
「このデッドバンドに、前記トランスの漏れインダクタンス若しくは外付けのインダクタと前記双方のスイッチング手段に含まれる前記各キャパシタンスとの共振により、前記キャバシタンスの一方を充電するとともに、前記キャバシタンスの他方を放電するように構成し」という記載を、「前記第１のスイッチング手段がオフで、前記第２のスイッチング手段がオンの期間中に、前記トランスの漏れインダクタンス若しくは外付けのインダクタを流れるインダクタ電流が下降して前記トランスの磁化電流と等しくなった状態から、前記第１のスイッチング手段のデューティーに依存して、前記インダクタ電流がさらに下降する第１のモードと、前記インダクタ電流が前記磁化電流と等しいまま保持される第２のモードが存在し、これらの各モードのいずれにおいても、前記デッドバンドに、前記トランスの漏れインダクタンス若しくは外付けのインダクタと前記双方のスイッチング手段に含まれる前記各キャパシタンスとの共振により、前記キャパシタンスの一方を充電するとともに、前記キャパシタンスの他方を放電するように構成し」と訂正することにより、特許請求の範囲の欄の記載を
「直流入力電源と、一次巻線と二次巻線とを備えたトランスと、固有のキャパシタンスを含み前記直流入力電源からの電力を選択的に前記トランスの一次巻線に印加する第１のスイッチング手段と、前記トランスの一次巻線と前記第１のスイッチング手段間に挿入接続された容量性素子と、固有のキャパシタンスを含み前記トランスの一次巻線と前記容量性素子との直列回路の両端に接続された第２のスイッチング手段と、前記トランスの二次巻線に接続される整流回路と、この整流回路に接続される容量性または誘導性のフィルター回路とを備え、前記第１のスイッチング手段および前記第２のスイッチング手段はそれぞれ所定の時間間隔で交互にオンオフされ、かつ、その間に前記双方のスイッチング手段がオフとなる一定のデッドバンドが存在し、前記第１のスイッチング手段がオフで、前記第２のスイッチング手段がオンの期間中に、前記トランスの漏れインダクタンス若しくは外付けのインダクタを流れるインダクタ電流が下降して前記トランスの磁化電流と等しくなった状態から、前記第１のスイッチング手段のデューティーに依存して、前記インダクタ電流がさらに下降する第１のモードと、前記インダクタ電流が前記磁化電流と等しいまま保持される第２のモードが存在し、これらの各モードのいずれにおいても、前記デッドバンドに、前記トランスの漏れインダクタンス若しくは外付けのインダクタと前記双方のスイッチング手段に含まれる前記各キャパシタンスとの共振により、前記キャパシタンスの一方を充電するとともに、前記キャパシタンスの他方を放電するように構成し、さらに前記容量性素子は、前記トランスの一次巻線に対して正方向および負方向に電流を流すものであることを特徴とするＤＣ／ＤＣコンバータ。」と訂正する。
（２）訂正事項２
　特許請求の範囲と発明の詳細な説明との整合を図るために、明瞭でない記載の釈明を目的として、明細書の段落番号【０００８】第１１〜１４行目，同段落番号【００６２】第１１〜１４行目にある「このデッドバンドに、前記トランスの漏れインダクタンス若しくは外付けのインダクタと前記双方のスイッチング手段に含まれる前記各キャパシタンスとの共振により、前記キャパシタンスの一方を充電するとともに、前記キャパシタンスの他方を放電するように構成し」という記載を、「前記第１のスイッチング手段がオフで、前記第２のスイッチング手段がオンの期間中に、前記トランスの漏れインダクタンス若しくは外付けのインダクタを流れるインダクタ電流が下降して前記トランスの磁化電流と等しくなった状態から、前記第１のスイッチング手段のデューティーに依存して、前記インダクタ電流がさらに下降する第１のモードと、前記インダクタ電流が前記磁化電流と等しいまま保持される第２のモードが存在し、これらの各モードのいずれにおいても、前記デッドバンドに、前記トランスの漏れインダクタンス若しくは外付けのインダクタと前記双方のスイッチング手段に含まれる前記各キャパシタンスとの共振により、前記キャパシタンスの一方を充電するとともに、前記キャパシタンスの他方を放電するように構成し」と訂正する。
（３）訂正事項３
　明瞭でない記載の釈明を目的として、明細書の段落番号【０００９】第２行目にある「上記構成により、双方のスイッチング手段がオフとなるデッドバンドに」という記載を、「上記構成により、第１のスイッチング手段がオフで、第２のスイッチング手段がオンの期間中に、トランスの漏れインダクタンス若しくは外付けのインダクタを流れるインダクタ電流が下降してトランスの磁化電流と等しくなった状態から、第１のスイッチング手段のデューティーに依存して、インダクタ電流がさらに下降する第１のモードと、インダクタ電流が磁化電流と等しいまま保持される第２のモードのいずれにおいても、双方のスイッチング手段がオフとなるデッドバンドに」と訂正する。
（４）訂正事項４
　明瞭でない記載の釈明を目的として、明細書の段落番号【００２６】第４〜５行目にある「回路は図４ｄのモード　４、あるいは、図４ｇのモード７のいずれかに移行する」という記載を、「回路は図４ｄの第１のモードに相当するモード４、あるいは、図４ｇの第２のモードに相当するモード７のいずれかに移行する」と訂正する。
（５４）【発明の名称】
ＤＣ／ＤＣコンバータ
（５７）【特許請求の範囲】
　　【請求項１】　直流入力電源と、一次巻線と二次巻線とを備えたトランスと、固有のキャパシタンスを含み前記直流入力電源からの電力を選択的に前記トランスの一次巻線に印加する第１のスイッチング手段と、前記トランスの一次巻線と前記第１のスイッチング手段間に挿入接続された容量性素子と、固有のキャパシタンスを含み前記トランスの一次巻線と前記容量性素子との直列回路の両端に接続された第２のスイッチング手段と、前記トランスの二次巻線に接続される整流回路と、この整流回路に接続される容量性または誘導性のフィルター回路とを備え、前記第１のスイッチング手段および前記第２のスイッチング手段はそれぞれ所定の時間間隔で交互にオンオフされ、かつ、その間に前記双方のスイッチング手段がオフとなる一定のデッドバンドが存在し、
前記第１のスイッチング手段がオフで、前記第２のスイッチング手段がオンの期間中に、前記トランスの漏れインダクタンス若しくは外付けのインダクタを流れるインダクタ電流が下降して前記トランスの磁化電流と等しくなった状態から、前記第１のスイッチング手段のデューティーに依存して、前記インダクタ電流がさらに下降する第１のモードと、前記インダクタ電流が前記磁化電流と等しいまま保持される第２のモードが存在し、これらの各モードのいずれにおいても、前記
【発明の詳細な説明】
　　　【０００１】
　　【産業上の利用分野】
　本発明は、ＭＨｚ領域における高スイッチング周波数化を可能にした、いわゆる共振形のＤＣ／ＤＣコンバータに関する。
　　　【０００２】
　　【従来の技術】
　従来、ＤＣ／ＤＣコンバータ技術の動向は、磁気またはフィルター素子の形状および重量を減らすための、ＭＨｚ領域における高スイッチング周波数化に向けられている。しかし、従来のパルス幅変調（ＰＷＭ）コンバータにおいては、非常に高いスイッチング損失によって、一般にこうした高周波数領域で使用することが不可能であった。このような理由により、最近は、ＩＥＥＥ　パワーエレクトロニクス会報　Ｖｏ．１．ＰＥ−１，１９８７年１月号の第６２〜７１頁に記載された、Ｋ．Ｈ．リウ，オルガンティ，Ｆ．Ｃ．リーによる「準共振形コンバータのトポロジーおよびその特性」や、Ｋ．Ｈ．リウ，Ｆ．Ｃ．リーに与えられた、米国特許４７２０６６７号の「全波モードにおけるゼロ電流スイッチ準共振形コンバータの動作」により紹介された、ゼロ電流スイッチング準共振形コンバータ（ＺＣＳ−ＱＲＣ）、あるいは、ＩＥＥＥ　ＰＥＳＣレコード　１９８６年６月号の第５８〜７０頁に記載された、Ｋ．Ｈ．リウ，Ｆ．Ｃ．リーによる「ＤＣ／ＤＣコンバータにおけるゼロ電圧スイッチング技術」や、ＩＥＥＥ　パワーエレクトロニクス　スペシャリスト会議，ブラックスバーグ，Ｖａ，１９８７年の第４０４〜４１３頁に記載された、Ｗ．Ａ．ダビッツ，Ｐ．グラツキー，Ｆ．Ｃ．リーによる「ゼロ電圧スイッチ準共振形バック型またはフライバック型コンバーター　１０ＭＨｚでの実験結果」により紹介された、ゼロ電圧スイッチング準共振形コンバータ（ＺＶＳ−ＱＲＣ）、あるいは、ＩＥＥＥ／ＰＥＳＣ会議　１９８８年の、Ｗ．Ａ．ダビッツ，Ｆ．Ｃ．リーによる「ゼロ電圧スイッチングマルチ共振技術　高周波準共振形コンバータにおける性能改良のための新規なアプローチ」や、パワーエレクトロニクス　ＮＯ−１，１９９１年１月号の第１４１〜１５０頁に記載された、ドラカン　マクシモビッチ，スロボダン　クックによる「準共振形コンバータの定周波制御」により紹介された、最新形であるゼロ電圧スイッチングマルチ共振形コンバータのような共振スイッチに、研究者の注意が向けられている。また、４個のスイッチが必要とされる、ＩＥＥＥ　パワーエレクトロニクス　スペシャリスト会議，１９８７年の第４２４〜４３０頁に記載された、Ｏ．Ｄ．パターソン，Ｄ．Ｍ．ディーバンによる「疑似共振フルブリッジＤＣ／ＤＣコンバータ」や、バセット，ジョン　Ａ．に与えられた、欧州特許０　４２８　３７７　Ａ２号により公知の「ゼロ電圧スイッチングと定スイッチング周波数を特徴とする新規なＰＷＭトポロジー」も、注目すべき価値のあるコンバータである。
　　　【０００３】
　図１２は、前記欧州特許０　４２８　３７７　Ａ２号において提案された、絶縁型トランスを用いたＤＣ／ＤＣコンバータを示すものである。１は一次側に一次巻線１Ａと、二次側に二次巻線１Ｂとを備えた絶縁型トランスであり、この一次巻線１ＡとＭＯＳ型ＦＥＴ２との直列回路が直流入力電源３の両端に接続されることで、直流入力電源３からの直流入力電圧ＶＩＮが、選択的にトランス１の一次巻線１Ａに印加される。また、一次巻線１Ａ間には、容量性素子たるキャパシタ４とＭＯＳ型ＦＥＴ５との直列回路が接続され、これらＦＥＴ２，５は、それぞれ固有のキャパシタンスたるキャパシタ６，７と、ダイオード８，９が含まれ、ＦＥＴ２とダイオード８とにより第１のスイッチング手段が構成され、一方、ＦＥＴ５とダイオード９とにより第２のスイッチング手段が構成される。
　　　【０００４】
　一方、トランス１の二次側において、二次巻線１Ｂには整流ダイオード１１，１２を介してフィルター回路１０が接続されており、このフィルター回路１０は、インダクタ１３と、平滑用キャパシタ１４とからなる。そして、図示しない制御回路により前記ＦＥＴ２，５をスイッチングすることで、二次巻線１Ｂに誘起された電圧がダイオード１１，１２およびフィルター回路１０を介して、直流出力電圧Ｖｏｕｔとして出力される。このとき、ＦＥＴ２をターンオンする前に、前記トランス１の一次巻線１Ａに蓄積されたエネルギーによってキャパシタ６が放電され、ＦＥＴ５をターンオンする前に、一次巻線１Ａに蓄積されたエネルギーによってキャパシタ７が放電されるように構成すれば、ゼロ電圧スイッチングが達成されると同時に、各ＦＥＴ２，５におけるスイッチング損失は最小になる。
　　　【０００５】
　こうした各コンバータの背景にある原理は、ＭＯＳ型ＦＥＴからなる能動素子２，５がターンオンする前に、電流あるいは電圧のいずれか一方をゼロにし、かつ、このスイッチング素子２，５がターンオフされる間にソフトスイッチングを行うことにある。すなわち、絶縁型トランスにおいて固有に存在する漏れインダクタンスと、スイッチング素子２，５の寄生キャパシタンス６，７が、ゼロ電圧／電流スイッチングのメカニズムを達成するのに一般的に利用され、ターンオンおよびスイッチオフ時におけるスイッチング損失は、これらのコンバータにおいては略ゼロとなる。
　　　【０００６】
　　【発明が解決しようとする課題】
　前記従来技術に示された回路において、キャパシタ４の両端間の電圧Ｖｃは、ＦＥＴ２，５に対するデューティをＤとすれば、Ｖｃ＝ＶＩＮ×Ｄ／（１−Ｄ）となる。仮に、デューティＤが０．５であり、キャパシタ４の電圧Ｖｃが入力電圧ＶＩＮに等しいものとすると、ＦＥＴ２がオンの場合には、キャパシタ４が充電されることによって、ＦＥＴ５のドレイン電位はＦＥＴ２のソースを基準電位とすると＋ＶＩＮとなるため、ＦＥＴ５のソース・ドレイン間には入力電圧ＶＩＮの２倍の電圧が印加される。一方、ＦＥＴ２がオフの場合には、キャパシタ４が放電されることによって、ＦＥＴ５のドレイン電位はＦＥＴ２のソースを基準電位とすると−ＶＩＮとなるため、ＦＥＴ２のソース・ドレイン間にも入力電圧ＶＩＮの２倍の電圧が印加される。つまり、ＦＥＴ２，５のスイッチングにより、このＦＥＴ２，５のソース・ドレイン間には、少なくとも入力電圧ＶＩＮの２倍の電圧ストレスが加わるため、定格電圧のより大きなスイッチング素子２，５を使用しなければならず、しかも、これに伴ってＦＥＴ２，５のオン抵抗が大きくなるため、トランス１の一次側電力の損失が増加するといった欠点を有していた。
　　　【０００７】
　そこで、本発明は上記問題点を解決して、共振形コンバータの利点を損なうことなく、各スイッチング手段間に加えられる電圧ストレスを最小にして、その定格電圧を小さくするとともに、トランスのコアを完全利用することの可能なＤＣ／ＤＣコンバータを提供することを目的とする。
　　　【０００８】
　　【課題を解決するための手段】
　本発明は直流入力電源と、一次巻線と二次巻線とを備えたトランスと、固有のキャパシタンスを含み前記直流入力電源からの電力を選択的に前記トランスの一次巻線に印加する第１のスイッチング手段と、前記トランスの一次巻線と前記第１のスイッチング手段間に挿入接続された容量性素子と、固有のキャパシタンスを含み前記トランスの一次巻線と前記容量性素子との直列回路の両端に接続された第２のスイッチング手段と、前記トランスの二次巻線に接続される整流回路と、この整流回路に接続される容量性または誘導性のフィルター回路とを備え、前記第１のスイッチング手段および前記第２のスイッチング手段はそれぞれ所定の時間間隔で交互にオンオフされ、かつ、その間に前記双方のスイッチング手段がオフとなる一定のデッドバンドが存在し、
前記第１のスイッチング手段がオフで、前記第２のスイッチング手段がオンの期間中に、前記トランスの漏れインダクタンス若しくは外付けのインダクタを流れるインダクタ電流が下降して前記トランスの磁化電流と等しくなった状態から、前記第１のスイッチング手段のデューティーに依存して、前記インダクタ電流がさらに下降する第１のモードと、前記インダクタ電流が前記磁化電流と等しいまま保持される第２のモードが存在し、これらの各モードのいずれにおいても、前記
　　　【０００９】
　　【作用】
　上記構成により、
第１のスイッチング手段がオフで、第２のスイッチング手段がオンの期間中に、トランスの漏れインダクタンス若しくは外付けのインダクタを流れるインダクタ電流が下降してトランスの磁化電流と等しくなった状態から、第１のスイッチング手段のデューティーに依存して、インダクタ電流がさらに下降する第１のモードと、インダクタ電流が磁化電流と等しいまま保持される第２のモードのいずれにおいても、
　　　【００１０】
　　【実施例】
　以下、本発明の各実施例につき、図１乃至図１１を参照して説明する。
　　　【００１１】
　図１乃至図６は、本発明におけるＤＣ／ＤＣコンバータの第１実施例を示すものである。図１は容量性のフィルターを備えたソフトスイッチコンバータの回路図を示すものであり、周波数制御と、提案される新規な非対称パルス幅変調（ＰＷＭ）制御（Ｄ，１−Ｄ）との双方に適応可能な、新しいＤＣ／ＤＣコンバータトポロジーである。同図において、ＶＳは電源たる直流入力電源であり、この直流入力電源ＶＳからの電力は、ＭＯＳ型ＦＥＴＳ１により選択的にトランスＴ１の一次巻線に印加される。また、トランスＴ１の一次巻線とＦＥＴＳ１との間には、容量性素子たるブロッキングキャパシタＣ３が挿入接続されるとともに、このキャパシタＣ３と、トランスＴ１の一次巻線とにより構成される直列回路の両端には、ＭＯＳ型ＦＥＴＳ２が接続される。各ＦＥＴＳ１，Ｓ２は、それぞれ固有のキャパシタンスとしてのキャパシタＣ１，Ｃ２と、ダイオードＤ１，Ｄ２を含み、このダイオードＤ１，Ｄ２はＭＯＳ型ＦＥＴＳ１，Ｓ２に内蔵のボディーダイオードか、あるいは、外付けのダイオードで構成することが可能である。また、キャパシタＣ１，Ｃ２は、出力側のキャパシター素子Ｃｏで構成することが可能である。ダイオードＤ１およびＦＥＴＳ１全体を表わすのに、第１のスイッチング手段たるスイッチＱ１を用い、同様に、ダイオードＤ２およびＦＥＴＳ２を、第２のスイッチング手段たるスイッチＱ２として表わす。
　　　【００１２】
　スイッチＱ１，Ｑ２はキャパシタＣ３が介在しないトーテムポール形に接続されているために、素子の定格電圧上における付加的な損失はなくなる。このスイッチＱ１，Ｑ２は交互にターンオンされ、その間に電圧の転移を可能にするためのデッドバンドが存在することで、ゼロ電圧スイッチングが達成され得る。前記キャパシタＣ３は、動作サイクルの一部分に対するエネルギー源として作用するものである。このキャパシタＣ３の他の機能は、トランスＴ１が飽和するのを避けるための、ブロッキングキャパシタとして作用することにある。また、定常動作状態の下では、キャパシタＣ３によって吸収／排出される平均のチャージ量が１サイクルを通してゼロに等しくなるように、トランスＴ１の磁化電流が適当な値で自動的にセットされる。インダクタＬはトランスＴ１の漏れインダクタンスを用いることが可能であり、必要ならば、外付けのインダクタにより増加させることができる。このインダクタＬは、素子のゼロ電圧スイッチングを達成するのに利用される。
　　　【００１３】
　トランスＴ１の二次側電流は、このトランスＴ１の二次巻線の両端にダイオードＤ３，Ｄ４を接続してなるセンタータップ形の整流回路によって整流され、直接容量性のフィルター回路たるキャパシタＣ０に供給される。この出力方式における重要な利点とは、出力側ダイオードＤ３，Ｄ４が、出力電圧Ｖｏの２倍に理想的に制限されることにある。したがって、ダイオードＤ３，Ｄ４の低い順方向電圧降下は、総合効率を向上させることに用いられる。
　　　【００１４】
　スイッチＱ１は時間ＤＴの間隔で、また、スイッチＱ２は時間（１−Ｄ）Ｔの間隔で交互にターンオンし、その間にある一定のデッドバンドが存在するようにする。Ｄの可変は、動作時におけるデューティーサイクルに基づくものであり、このデューティーサイクルＤを変化させることによって、出力の制御が達成される。こうした制御は、それぞれ対をなすスイッチが時間ＤＴの間隔でターンオンする、従来例の「疑似共振フルブリッジＤＣ／ＤＣコンバータ」とは異なる。回路の動作は、デューティーサイクルＤが０％から５０％の間と、５０％から１００％の間で、実際に非対称となる。したがって、制御の全範囲はデューティーサイクルＤが５０％から１００％と、０％から５０％とで達成され得るものであり、コンバータの動作はデューティーサイクルＤの範囲の一方に対してのみ解析されることが必要である。次の説明は、デューティーサイクルＤの範囲が０％から５０％の場合に基づくものである。
　　　【００１５】
　次に、図１における回路の動作原理を説明する。先ず、本回路における基本的な動作として、次の仮定が成り立つものとする。
・トランスＴ１の二次側漏れインダクタンスは無視する。
・出力側ダイオードＤ３，Ｄ４の順方向降下、および、接合キャパシタンスは無視されるものとする。
・ブロッキングキャパシタＣ３は、キャパシタＣ３間電圧Ｖｃが略一定となり、リプルを無視できる程大きなものを用いる。
・キャパシタＣｏは、出力電圧Ｖｏが一定となるような大きなものを用いる。
・磁化インダクタンスＬＭは、磁化電流ＩＭが略一定となるような大きなものを用いる。
・電圧リプルを無視することにより、ブロッキングキャパシタＣ３に印加する電圧ＶＣは、Ｄ×ＶＳと略等しい直流電圧となる。
　　　【００１６】
　動作状態に基づく図１における回路の各波形を、図２および図３に示す。これらの各状態において、図１の回路は１サイクルの動作中に、種々のトポロジー的モードを経る。図２および図３に対して、回路の概略の電流変換比率は、次の数式に示される。
　　　【００１７】
　【数１】
　　　【００１８】
　【数２】
　　　【００１９】
　但し、Ｖ０＝出力側電圧、ＶＳ＝入力側直流電圧、ｎ＝トランス巻線比、ｆｓ＝スイッチング周波数、Ｄ＝スイッチＱ１のデューティーサイクルである。
　　　【００２０】
　図４は、図１の回路が経過する、種々のトポロジー的モードに対する方式を示すものである。回路の動作は次のようにして説明され得る。最初に、回路は図４ａにおけるモード１の状態にあるものと仮定する。なぜならば、このモードは図２および図３の双方に共通するからである。モード１において、スイッチＱ１（ＦＥＴＳ１あるいはダイオードＤ１）とダイオードＤ３はオンとなり、一方、スイッチＱ２（ＦＥＴＳ２あるいはダイオードＤ２）とダイオードＤ４はオフとなる。インダクタ電流ｉＬは、スイッチＱ１がスイッチオフする時まで、次の数式に示すように、磁化電流ＩＭのレベルより所定の割合で上昇傾斜する。
　　　【００２１】
　【数３】
　　　【００２２】
　【数４】
Ｖｏ’　＝　ｎＶｏ
　　　【００２３】
　但し、ＶＯ’＝一次側に反射された出力電圧、ＶＣ＝キャパシタＣ３に印加する一定の直流電圧、ｉＬ＝一次側インダクタンス電流である。
　　　【００２４】
　直ちに、インダクタＬはキャパシタＣ１，Ｃ２と共振し、コンバータは図４ｂのモード２の状態となる。初めにＦＥＴＳ１に流れる電流は切換えられ、キャパシタＣ１，Ｃ２をそれぞれ充電／放電する。キャパシタＣ１はＦＥＴＳ１に対して無損失スナバとして作用し、これによって、スイッチがターンオフの状態で、ソフトスイッチングが達成される。普通キャパシタＣ１，Ｃ２は非常に小さな値であるため、この共振が持続している時間は通常、非常に短い。最初に入力供給電圧ＶＳが印加されるキャパシタＣ２は放電してゼロボルトとなり、キャパシタＣ１は充電して入力電圧ＶＳとなる。キャパシタＣ２が完全に放電すると、回路は図４ｃのモード３に移行して、スイッチＱ２のダイオードＤ２が導通し始める。その後、インダクタ電流ｉＬがその極性を変える前に、ＦＥＴＳ２はゼロ電圧スイッチングを行う。ここで、インダクタ電流ｉＬは、次の数式に示す下降傾斜をなす。
　　　【００２５】
　【数５】
　　　【００２６】
　このモードは、インダクタ電流ｉＬが磁化電流ＩＭと等しくなり、ダイオードＤ３を流れる電流ｉＤ３がゼロアンペアに一致するまで継続する。この状態から、ブロッキングキャパシタＣ３の電圧ＶＣ（Ｄ×ＶＳ）が、一次側に反射された出力電圧Ｖ０’よりも大きいか、あるいは小さいかによって、回路は図４ｄの
第１のモードに相当する
第２のモードに相当する
　　　【００２７】
　【数６】
　　　【００２８】
　ＦＥＴＳ２がターンオフするとこのモードは停止し、回路は図４ｅのモード５に移行する。再度このモード５においては、インダクタＬがキャパシタＣ１，Ｃ２と共振するが、モード２と比較して反対の方向をなす。このモードにおいては、ＦＥＴＳ２はソフトにターンオンするとともに、ＦＥＴＳ１は無損失状態でターンオンする。キャパシタＣ１の電圧がゼロボルトに達すると、直ちにダイオードＤ１は導通し始め、かつ、回路は図４ｆのモード６になる。このポイントでは、インダクタ電流ｉＬが再び磁化電流ＩＭと等しくなり、ダイオードＤ４を流れる電流ｉＤ４がゼロに減少するまで、インダクタ電流ｉＬは次の数式のように上昇傾斜して、回路はその動作の１サイクルを完了する。
　　　【００２９】
　【数７】
　　　【００３０】
　モード３に引続き、ブロッキングキャパシタＣ３の電圧ＶＣが一次側に反射された出力電圧Ｖ０’と等しいか、あるいはそれ以下の場合には、回路は選択的に図４ｇのモード７に移行する。磁化インダクタンスＬＭはインダクタＬよりもはるかに大きいため、トランスＴ１の電圧ＶＸはブロッキングキャパシタＣ３の電圧ＶＣの負電圧に等しくなる。磁化インダクタンスＬＭは大きく、これによって、インダクタ電流ｉＬは次の数式のように減少して略ゼロとなる。
　　　【００３１】
　【数８】
　　　【００３２】
　したがって、インダクタ電流ｉＬは略一定値を示し、磁化電流ＩＭと等しくなる。そして、スイッチＱ２が再びスイッチオフとなるまで、この一定の状態を保持する。その後、回路は図４ｂのモード２に移行し、インダクタＬは再度キャパシタＣ１，Ｃ２と共振する。キャパシタＣ２に印加する電圧がゼロボルトに達すると回路はモード１に戻り、これによってその動作の１サイクルが完了する。
　　　【００３３】
　上述のように、図１の回路は固定されたデューティーサイクルＤの下で、周波数を可変制御しながら動作することも可能である。デューティーサイクルＤはあらゆる値となり得るが、実効電流が最低となり、しかも、これによって最高の効率を達成する約５０％程度のデューティーＤが賢明である、しかしながら、ＩＥＥＥ　パワーエレクトロニクス会報　Ｖｏｌ．４，ＮＯ．４，１９８７年１０月号の第４５９〜４６９頁、Ｍ．Ｍ．ヨバノビッチ，Ｗ．Ａ．ダビッッ，Ｆ．Ｃ．リーによる、「ゼロ電圧スイッチング準共振形およびマルチ共振形技術を用いた高周波オフラインパワー変換」に記載されたハーフブリッジ型のゼロ電圧スイッチング準共振形コンバータにおいては、周波数制御の方法が、入力電圧ＶＳや負荷ＲＬの変動のために広い周波数の範囲上に及ぶ可能性がある。したがって、この制御方法は、制限された負荷範囲における利用に対してのみ、良い候補となる。
　　　【００３４】
　上述の周波数範囲が広いという問題点を解決するために提案された方法は、入力電圧ＶＳの変動に対してのみ変化する、周波数制御の機構を紹介するためのものである。これは、制御する周波数の範囲をより狭くさせるものである、すなわち、コンバータは、ＰＷＭ制御の下で負荷変動に対して動作する。
　　　【００３５】
　また、ＦＥＴＳ１がオン、ＦＥＴＳ２がオフの状態では、ＦＥＴＳ２のソース・ドレイン間電圧は、入力電圧ＶＳにスイッチＱ１のダイオードＤ１による電圧降下分が加えられるとともに、ＦＥＴＳ１がオフ、ＦＥＴＳ２がオンの状態においても、ＦＥＴＳ１のソース・ドレイン間電圧は、同様に入力電圧ＶＳにスイッチＱ２のダイオードＤ２による電圧降下分が加えられる。すなわち、ＦＥＴＳ１，Ｓ２のソース・ドレイン間は、いかなる場合においても、キャパシタＣ３の充放電電圧が直接印加されることがなく、各ＦＥＴＳ１，Ｓ２に対する電圧ストレスは、従来例の回路に比べてはるかに小さくなる。
　　　【００３６】
　次に、図１に示す回路に対する実験結果について説明する。新規なソフトスイッチコンバータとして、出力５０Ｗのコンバータが、入力範囲４２Ｖ〜６３Ｖ、出力５Ｖ、負荷範囲０〜１０Ａ用に設計される。パワーステージ用に使用された各部品は、以下の表の通りである。
　　　【００３７】
　【表１】
　　　【００３８】
　図５は、図１における回路の電流並びに電圧波形である。図中、上段はインダクタ電流ｉＬ、中段はスイッチＱ１のゲート・ソース間電圧ＶＧＳ１およびドレイン・ソース間電圧ＶＤＳ１、下段はスイッチＱ２のゲート・ソース間電圧ＶＧＳ２およびドレイン・ソース間電圧ＶＤＳ２であり、各波形は入力４２Ｖ、出力５Ｖ、および負荷範囲１０Ａの条件の下で測定されたものである。さらに、デューティーは動作状態において約５０％である。
　　　【００３９】
　図５における上段の波形はインダクタ電流ｉＬのものであり、その形は理論的な分析において予測された三角波形状をなす。図５の中段の電圧波形は、スイッチＱ１がターンオンする前にゼロに降下し、かつ、ターンオン時に除々に上昇するスイッチＱ１のドレイン・ソース間電圧ＶＤＳ１を示している。これは、スイッチＱ１に対して無損失スイッチングが行われていることを証明するものである。一方、下段の波形は、スイッチＱ２に対してゼロ電圧スイッチングが行われていることを示すものである。
　　　【００４０】
　図６は各入力電圧ＶＳにおける効率対出力電力曲線を示している。実線はコンバータが入力電圧ＶＳ全体に対して、固定周波数動作の下で運転していることを示し、また、点線は異なる入力電圧ＶＳに対して、異なる周波数の下での動作を示している。この回路では、入力電圧ＶＳが４２Ｖ、周波数１４２ｋＨｚ、全負荷状態において、最も効率が良いことがわかる。これによって、ゲート駆動の損失を除いて、約８５％の効率を達成できる。しかし、入力電圧ＶＳが５０Ｖおよび６３Ｖにおける他の２本の実線は、入力電圧ＶＳの増加による効率の低下を示している。これは、より高い入力電圧ＶＳによって、全負荷状態で回路がより小さなデューティーで動作することに起因する。回路の実効電流は、デューティーが約５０％で入力電圧ＶＳが４２Ｖの時と比較して高くなり、結果的に効率の悪化を招く。
　　　【００４１】
　点線は、スイッチング周波数をそれぞれ２４５ｋＨｚと３３５ｋＨｚに上昇した場合の、入力電圧ＶＳが５０Ｖと４３Ｖに対する改善された効率を示すものである。周波数の上昇によって、回路はより高いデューティーで実際に動作することが可能となり、回路の実効電流を最終的に減少する。すなわち、スイッチング周波数が入力電圧ＶＳに基づいて変化するならば、回路にとって好適である。
　　　【００４２】
　次に、図７乃至図１１に基づいて、本発明の第２実施例を説明する。図７は誘導性フィルタータイプのトポロジーを示すものであり、図８は、提案された非対称のデューティーサイクルＰＷＭ制御の下での、異なる動作モードに対する各電流および電圧波形を示すものである。図１における出力側のフィルターは、容量性から誘導性のフィルターに変更される。トランスＴ１の二次側電流は整流され、インダクタＬ０と、キャパシタＣ０とにより構成される誘導性フィルターに供給される。この方式では、追加のインダクタＬ０が必要である、本トポロジーにおける重要な利点とは、一次側および二次側の電流が略方形波に近づくことにある。本実施例における回路に対して提案された制御方法は、新規な非対称タイプのパルス幅変調制御方法（Ｄ，１−Ｄ）であり、前述のハーフブリッジ型のゼロ電圧スイッチング準共振形コンバータにおける、大きな制御周波数の変化を伴うといった問題点を解決するものである。各スイッチＱ１，Ｑ２の動作時において、ゼロ電圧スイッチング、一定の周波数、および低い電圧ストレスという第１実施例における回路の特徴の殆どが、本回路に継続される。さらに、一次側および二次側の矩形の電流波形が、より低い実効電流を与え、これによって、パワー半導体素子やその他の素子に対して導通損を低くすることを可能にする。概略の電圧変換比率は、次の数式のように示される。
　　　【００４３】
　【数９】
　　　【００４４】
　但し、Ｄ＝Ｑ１のデューテイーサイクルである。図８に示すように、回路はその動作を行うために、１個のシーケンスのみを備えているに過ぎないが、本回路における実際の動作モードは、非常に複雑である。しかしながら、これは、８つの基本的な動作モードによって明確に説明され得るとともに、各トポロジー的モードに対する説明図は、図７において示される。回路１でキャパシタＣ３，磁化インダクタンスＬＭおよび順電圧降下ＶＦに対してなされた仮説を、次の説明においてそのまま使用する。
　　　【００４５】
　図９ａに示すように、回路はモード１の状態にあるものと仮定する。このモードにおいて、ＦＥＴＳ１はターンオンするとともに、ＦＥＴＳ２はオフする。出力電流はダイオードＤ３を流れ、一次側インダクタ電流ｉＬはＬｏの傾斜に基づいて上昇傾斜する。この傾斜は、次の数式のように近似される。
　　　【００４６】
　【数１０】
　　　【００４７】
　但し、Ｌｏ＝出力側フィルターのインダクタンスである。ＦＥＴＳ１がターンオフすると、回路は図９ｂに示すモード２に移行し、インダクタＬの連続電流が、キャパシタＣ２，Ｃ１をリニアーに放電／充電する。キャパシタＣ２の電圧、すなわち入力電圧ＶＳは、素早くキャパシタＣ３の電圧Ｖｃに放電され、一方、キャパシタＣ１は（ＶＳ−ＶＣ）なる電圧に充電される。その後、コンバータは図９ｃに示すモード３に移行し、トランスＴ１の電圧Ｖｘがゼロボルトにクランプされるとともに、インダクタＬはキャパシタＣ２の電圧がゼロボルトに達するまでに、キャパシタＣ１，Ｃ２と共振する。キャパシタＣ１，Ｃ２の値が低く、しかも、インダクタ電流ｉＬが適度に高いことから、モード２およびモード３の間隔時間は通常、非常に短い。キャパシタＣ２が放電してゼロボルトとなると、スイッチＱ２のボディーダイオードＤ２は電流を流し出す。ダイオードＤ２が導通状態にある間、ＦＥＴＳ２はターンオンされ、これによって、ゼロ電圧スイッチングが行われる。
　　　【００４８】
　ダイオードＤ２とＦＥＴＳ２との導通は、図９ｄに示す本コンバータのモード４における動作を記す。このモードでは、トランスＴ１は短絡状態のままであるため、双方の出力側ダイオードＤ３，Ｄ４は導通して、出力側インダクタＬ０のコアがリセットするのを可能にする。このモードの間、一次側インダクタンスＬの電圧はＶＣでクランプされ、かつ、インダクタ電流ｉＬは次の数式に示すように、所定の割合で下降傾斜する。
　　　【００４９】
　【数１１】
　　　【００５０】
　このインダクタ電流ｉＬが変化している間、ダイオードＤ４を流れる電流ｉＤ４＝ｉ０となるまで、ダイオードＤ３における電流ｉＤ３は下降傾斜し、一方、ダイオードＤ４における電流ｉＤ４は上昇傾斜する。図９ｅに示すモード５において、ダイオードＤ３は完全にオフし、トランスＴ１の電圧ＶＸは、ゼロボルトからキャパシタＣ３の電圧ＶＣの負電圧にその極性を反転する。このとき、インダクタ電流ｉＬは、次の数式に示すような緩やかな割合でさらに下降傾斜する。
　　　【００５１】
　【数１２】
　　　【００５２】
　図９ｆに示すモード６においてＳ２はスイッチオフし、モード２のように、負の連続インダクタ電流ｉＬがキャパシタＣ１／Ｃ２を（ＶＳ−ＶＣ）／Ｖｃなる電圧にそれぞれ充電／放電する。その後、図７ｇに示すモード７に移行し、一方、キャパシタＣ２は共振によってＶＳに充電される。
　　　【００５３】
　ボディーダイオードＤ１が導通すると、スイッチＱ１はモード８にてターンオンする。このモードにおいては、モード４のように出力側フィルターのインダクタＬ０がリセットされ得るように、トランスＴ１の電圧ＶＸが短絡される。しかしながら、このときのインダクタ電流ｉＬは，次の数式に示す割合で上昇傾斜する。
　　　【００５４】
　【数１３】
　　　【００５５】
　ここに、動作全体のサイクルが完了する。また、動作中においては、図１における回路と同様に、ＦＥＴＳ１がオン、ＦＥＴＳ２がオフの状態では、ＦＥＴＳ２のソース・ドレイン間電圧は、入力電圧ＶＳにスイッチＱ１のダイオードＤ１による電圧降下分が加えられ、ＦＥＴＳ１がオフ、ＦＥＴＳ２がオンの状態では、ＦＥＴＳ１のソース・ドレイン間電圧は、入力電圧ＶＳにスイッチＱ２のダイオードＤ２による電圧降下分が加えられる。したがって、いかなる場合でも、ＦＥＴＳ１，Ｓ２のソース・ドレイン間にキャパシタＣ３の充放電電圧が直接印加されず、各ＦＥＴＳ１，Ｓ２への電圧ストレスは、従来例の回路に比べてはるかに小さくなる。
　　　【００５６】
　次に、本実施例における図７に示す回路の実験結果について説明する。本実施例においては、図１に示す回路に９６２ｎＨの出力側インダクタＬ０を追加することによって、同様に、出力５０Ｗのコンバータが設計される。変更点は、以下の表の通りである。
　　　【００５７】
　【表２】
　　　【００５８】
　図１０は、図７に示す回路の電流および電圧に対する実験波形を示すものである。図中、上段はインダクタ電流ｉＬ、中段はスイッチＱ１のゲート・ソース間電圧ＶＧＳ１およびドレイン・ソース間電圧ＶＤＳ１、下段はスイッチＱ２のゲート・ソース間電圧ＶＧＳ２およびドレイン・ソース間電圧ＶＤＳ２である。図１０において、上段の波形はインダクタ電流ｉＬのものである。下段の４つの波形は、この回路も同様に、双方のスイッチＱ１，Ｑ２に対して、ゼロ電圧スイッチングが達成されていることを示すものである。
　　　【００５９】
　図１１は、各入力電圧ＶＳにおける効率対出力電力曲線を示している。この回路では、出力側が全負荷電流時で、かつ、入力電圧ＶＳが４２Ｖの場合、効率８７．６％を達成する。しかしながら、第１実施例の回路と同様に、入力電圧ＶＳが高くなるにしたがって、効率が低下する。すわわち、入力電圧ＶＳが６０Ｖでは効率は８７．１％になり、入力電圧ＶＳが６３Ｖでは効率は８５．８％になる。しかし、準方形波の形状をなす電流によって、この低下はそれほど急激なものとはならない。効率の低下は、入力電圧ＶＳが高くなることにより、磁化電流ＩＭのリプルがより高くなることに起因するものと推量する。
　　　【００６０】
　以上のように、上記各実施例では、共振回路の一部分として、絶縁型トランスＴ１の漏れインダクタンスと、ＭＯＳ型ＦＥＴＳ１，Ｓ２の寄生キャパシタンスとを利用した、新規な非対称のＰＷＭ制御を伴う新たなソフトスイッチコンバータが紹介された。図１および図７における各実施例の回路は、いずれもＦＥＴＳ１，Ｓ２がキャパシタＣ３の介在しないトーテムポール形に接続されているため、このＦＥＴＳ１，Ｓ２のソース・ドレイン間に印加される電圧は、入力電圧ＶＳにダイオードＤ１，Ｄ２の電圧降下分を加えたものに過ぎない。すなわち、ＦＥＴＳ１，Ｓ２に対する電圧ストレスは、従来例に比べてはるかに小さいため、共振形コンバータの利点を損なうことなく、より小さな定格電圧のＦＥＴＳ１，Ｓ２を使用する、ことが可能となり、しかも、同時にＦＥＴＳ１，Ｓ２のオン抵抗も小さくなるため、トランスＴ１の一次側の電力損失を減少させ、かつ、回路の全体的な効率を改良することもできる。
　　　【００６１】
　上記各回路における利点、効果は、次の通りである。
・図１に示す回路において、出力側ダイオードＤ３，Ｄ４に対する電圧ストレスを低下でき、ダイオードＤ３，Ｄ４に対する導通損を低下することができる。
・図７に示す回路において、回路の実効電流を低下できるため、ダイオードＤ１，Ｄ２やＭＯＳ型ＦＥＴＳ１，Ｓ２に対する導通損を低下できる。
・各ＦＥＴＳ１，Ｓ２がキャパシタＣ３の介在しないトーテムポール形に接続されるため、このＦＥＴＳ１，Ｓ２に対する電圧ストレスを低下できる。すなわち、ＭＯＳ型ＦＥＴＳ１，Ｓ２の定格電圧および導通損を低く抑えることができる。
・全負荷状態における、入力側の回路電流を低下させることができる。すなわち、入力側の各素子に対する電流ストレスを低下できる。
・特に、図１に示す回路において、少ない部品点数で構成できる。
・トランスＴ１に対して、正方向および負方向に電流を流すことにより、このトランスＴ１のコアを完全利用することが可能となる。
・負荷変動に対する動作周波数の固定化を図ることができる。
・無負荷を含む広範囲な負荷状態に対応できる。
・不完全な負荷状態であっても、全体の効率が高い。
　　　【００６２】
　　【発明の効果】
　本発明は直流入力電源と、一次巻線と二次巻線とを備えたトランスと、固有のキャパシタンスを含み前記直流入力電源からの電力を選択的に前記トランスの一次巻線に印加する第１のスイッチング手段と、前記トランスの一次巻線と前記第１のスイッチング手段間に挿入接続された容量性素子と、固有のキャパシタンスを含み前記トランスの一次巻線と前記容量性素子との直列回路の両端に接続された第２のスイッチング手段と、前記トランスの二次巻線に接続される整流回路と、この整流回路に接続される容量性または誘導性のフィルター回路とを備え、前記第１のスイッチング手段および前記第２のスイッチング手段はそれぞれ所定の時間間隔で交互にオンオフされ、かつ、その間に前記双方のスイッチング手段がオフとなる一定のデッドバンドが存在し、
前記第１のスイッチング手段がオフで、前記第２のスイッチング手段がオンの期間中に、前記トランスの漏れインダクタンス若しくは外付けのインダクタを流れるインダクタ電流が下降して前記トランスの磁化電流と等しくなった状態から、前記第１のスイッチング手段のデューティーに依存して、前記インダクタ電流がさらに下降する第１のモードと、前記インダクタ電流が前記磁化電流と等しいまま保持される第２のモードが存在し、これらの各モードのいずれにおいても、前記
【図面の簡単な説明】
　　【図１】
　本発明の第１実施例を示す回路図である。
　　【図２】
　同上各部の波形図である。
　　【図３】
　同上各部の波形図である。
　　【図４】
　同上回路の動作状態を示す説明図である。
　　【図５】
　同上回路の電流および電圧を示す波形図である。
　　【図６】
　同上各入力電圧における効率対出力電力の特性を示すグラフである。
　　【図７】
　本発明の第２実施例を示す回路図である。
　　【図８】
　同上各部の波形図である。
　　【図９】
　同上回路の動作状態を示す説明図である。
　　【図１０】
　同上回路の電流および電圧を示す波形図である。
　　【図１１】
　同上各入力電圧における効率対出力電力の特性を示すグラフである。
　　【図１２】
　従来例を示す回路図である。
　【符号の説明】
　ＶＳ　直流入力電源
　Ｔ１　トランス
　Ｑ１　スイッチ（第１のスイッチ手段）
　Ｑ２　スイッチ（第２のスイッチ手段）
　Ｃ１，Ｃ２　キャパシタ（キャパシタンス）
　Ｃ３　キャパシタ（容量性素子）
　Ｄ３，Ｄ４　ダイオード（整流回路）
　Ｌ　インダクタ
　Ｃ０　キャパシタ（フィルター回路）
　Ｌ０　インダクタ（フィルター回路）