(57)【要約】  デュアルゲート半導体装置の製造方法は、シリコン体（１６）の第１の表面（１４）の一部分上に第１のゲート（１２）が形成された後であるが、前記第１の表面の反対側のシリコン体の第２の表面（４４）上に第２のゲート（５２）を形成する前に行われるソース及びドレインコンタクト領域（３４，３６）のシリサイド化を備える。第１のゲート（１２）はソース及びドレインコンタクト領域がシリコンチャネル（１８）に位置合わせされることを保証するマスクの働きをする。さらに、製造の早い段階でシリサイド化を行うことにより、第２のゲートの材料の選択が高温処理により制限されない。シリサイド化によるシリコン体の第２の表面での材料特性の違いがシリサイドのソースコンタクト領域とドレインコンタクト領域との間に前記第２のゲートを横方向に位置合わせされることを可能にすることが有利である。
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【特許請求の範囲】
【請求項１】
チャネルと前記チャネルにより横方向に分離されたソース及びドレインコンタクト領域とを備えるデュアルゲート半導体装置の製造方法であって、
シリコン体の第１の表面の一部分上に第１のゲートを形成し、それにより前記第１のゲート下の前記シリコン体にチャネルを画定するステップと、
シリサイドのソース及びドレインコンタクト領域を画定するために、前記シリコン体の前記第１のゲートにより覆われていない領域をシリサイド化するステップと、
その後、前記第１の表面の反対側の前記シリコン体の第２の表面上に、前記シリサイドのソースコンタクト領域とドレインコンタクト領域との間に横方向に位置合わせされる第２のゲートを形成するステップと、
を備える方法。
【請求項２】
前記第２のゲートが形成される前に、前記シリサイドのソースコンタクト領域とドレインコンタクト領域との間の前記第２の表面に前記第２のゲートが形成される凹部を形成するステップをさらに備える請求項１に記載の方法。
【請求項３】
前記凹部は前記シリサイドのソースコンタクト領域とドレインコンタクト領域との間のシリコンの一部を前記第２の表面から選択的にエッチングすることにより形成されることを特徴とする請求項２に記載の方法。
【請求項４】
選択的エッチングの前に前記第２の表面を酸化するステップをさらに備える請求項３に記載の方法。
【請求項５】
前記第２のゲート形成前に、前記第２のゲートと前記シリサイドのソースコンタクト領域及び／又はドレインコンタクト領域との接触を防ぐために前記凹部内に少なくとも１つの絶縁スペーサを形成するステップをさらに備える請求項２、３又は４のいずれかに記載の方法。
【請求項６】
前記シリコン体の前記第２の表面は当初第１の基板により支持される絶縁層に接着されている請求項１乃至５のいずれかに記載の方法。
【請求項７】
前記シリサイドのソース及びドレインコンタクト領域が画定された後に前記第１のゲート及び前記シリコン体の前記第１の表面に第２の基板を接着するステップと、
その後、前記シリコン体の前記第２の表面を露出するために前記第１の基板及び前記絶縁層を除去するステップと、
をさらに備える請求項６に記載の方法。
【請求項８】
前記第１の表面上に前記第１のゲートに隣接する少なくとも１つのスペーサを形成するステップと、
その後、前記シリサイドのソース及びドレインコンタクト領域が画定される前に前記チャネルに隣接する接合領域を画定するために前記第１の表面の露出部分を介してドーパントを注入するステップと、
をさらに備える請求項１乃至７のいずれかに記載の方法。
【請求項９】
前記シリサイド化のステップは、
前記第１の表面上に金属層を堆積するステップと、
その下にシリサイドのソース及びドレインコンタクト領域を形成するために前記金属層をアニールするステップと、
その後、前記第１の表面から前記金属層を除去するステップと、
を含むことを特徴とする請求項１乃至８のいずれかに記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明はチャネルと、チャネルによって横方向に分離されたソース及びドレインコンタクト領域を有するシリコン体を備えるデュアルゲート半導体装置に関する。
【０００２】
今日の電子機器市場におけるより小さくよりコンパクトな電子装置に対する要求は製造業者に、より小さくよりコンパクトな集積回路（ＩＣ）及びその他の半導体装置を提供するという課題を与える。金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は多くのＩＣの主要な構成部品であるため、かなり多くのウェーハスペースを占める。例えば５０ｎｍ未満のＣＭＯＳアプリケーションでは、ＩＣ内のＭＯＳＦＥＴのサイズを低減することはサイズ低減課題の達成において重要な役割を果たす。
【０００３】
いくつかの問題はトランジスタ装置のサイズ縮小に関連する。例えば、導電チャネルの長さがより短くされたときに短チャネル効果はより明白になるであろう。ドレイン電圧の影響を受けているチャネル内へドレインの空乏領域が延長することでこれらの効果が引き起こされる。短チャネル効果を抑えるため、２以上のゲートを有するトランジスタ構造を備えることが知られている。各ゲートは、２つ以上の方向から電圧を印加することによりチャネルの伝導を制御するようにされる。
【０００４】
このような構造の一例は、チャネルを含む半導体の対向する表面に配置され、それぞれのゲート絶縁体によりそこから分離される２つのゲートを有する平面デュアルゲートＭＯＳＦＥＴである。互いに正確なゲート配列がないと、短チャネル効果は不良デバイス特性をもたらす。さらに、ゲートとチャネル間の好ましくない重なりは容量増大をもたらし、デバイス動作速度低下を引き起こす。このような配列誤差はデバイスサイズの低減により悪化する。そのためチャネルに対して及び互いに正確なゲートの配列は小さいＭＯＳＦＥＴ、例えばゲート長が１００ｎｍ未満、のデバイス特性にとって重要になっている。
【０００５】
ＵＳ−Ｂ−６，５９３，１９２は、第１のゲートが第２のゲートに対して位置合わせされ、それぞれ半導体層の反対側に形成されるデュアルゲートセミコンダクタ・オン・インシュレータ（ＳＯＩ）装置の形成方法の一例を開示する。ここで、第１のゲート構造はマスキング層が堆積される前に活性領域の上方に形成され、第１のゲート構造により覆われていない半導体層の領域を露出するためにパターン形成される。ソース及びドレイン領域を通って、マスキング層内のウィンドウを介して下の絶縁層へコンタクト開口部がエッチング加工される。そしてソース及びドレインコンタクト構造を形成するために、コンタクト開口部に導電材料が充填される。ハンドルウェーハが構造の上面に貼り付けられ、ソース及びドレインコンタクト構造だけでなく絶縁層を露出するためにバルク基材も除去される。ＵＳ−Ｂ−６，５９３，１９２の図８に示されるように、隣接したソース及びドレイン構造５８間に開口２６を形成するために絶縁層２０の一部が除去される。このような除去は、マスキング層の蒸着及び層２０の所望の領域を露出するため層２０の材料を選択的に除去しコンタクト構造５８の材料は除去しない適当なエッチングプロセスによるエッチング処理での層のパターン形成により達成される。ＵＳ−Ｂ−６，５９３，１９２の図９に示されるように、第２のトランジスタゲート構造９５は開口２６内に形成される。
【０００６】
第２のゲート構造は第１のトランジスタゲート構造４５及びそれらの間のチャネル領域に対して自己整合される。ソース及びドレインコンタクト構造５８は第１及び第２のトランジスタゲート構造の配列を与える。しかし、ＵＳ−Ｂ−６，５９３，１９２に記載の装置において深いソース及びドレインコンタクト構造を形成するため、構造がチャネル領域に対して位置合わせされていることを保証するためのいくつかの処理ステップが必要となる。
【０００７】
本発明の目的はデュアルゲート半導体装置の改良された製造方法を提供することである。
【０００８】
本発明の別の目的はＵＳ−Ｂ−６，５９３，１９２に開示されているより少ないステップのデュアルゲート半導体装置の製造方法を提供することである。
【０００９】
本発明によれば、チャネルと前記チャネルにより横方向に分離されたソース及びドレインコンタクト領域とを備えるデュアルゲート半導体装置の製造方法は、シリコン体の第１の表面の一部分上に第１のゲートを形成し、それにより前記第１のゲート下の前記シリコン体にチャネルを画定するステップと、シリサイドのソース及びドレインコンタクト領域を画定するために、前記シリコン体の前記第１のゲートにより覆われていない領域をシリサイド化するステップと、その後、前記第１の表面の反対側の前記シリコン体の第２の表面上に、前記シリサイドのソースコンタクト領域とドレインコンタクト領域との間に横方向に位置合わせされた第２のゲートを形成するステップと、を備える方法である。
【００１０】
第２のゲートの形成前のソース及びドレインコンタクト領域のシリサイド化により、ソース及びドレインの材料と第２の表面上のシリコン体との違いが第２のゲートを第１のゲートに対して位置合わせるために利用される。深いコンタクト開口部をエッチングするためにＵＳ−Ｂ−６，５９３，１９２の方法では必要とされるマスキング層をシリサイドプロセスが必要としないことは有利である。実際、シリコン体のシリサイド化の間、第１のゲートがマスクの役割を果たす。そのため、シリサイド化されたソース及びドレインコンタクト領域は本質的に第１のゲートに自己整合される。この工程段階数の低減はより早い、それゆえより安い、製造フローを与える。
【００１１】
シリサイド化は第２のゲートの形成前に実行される。そのため、シリサイド化に付随する比較的高温範囲が第２のゲートに用いられる材料の選択を制限せず、従って、より柔軟なプロセスを与える。
【００１２】
好ましい実施形態では、第２のゲートはシリサイドのソースコンタクト領域とドレインコンタクト領域との間の第２の表面に形成される凹部に形成される。単に第２の表面からシリサイドのソースコンタクト領域とドレインコンタクト領域の間のシリコンの一部を選択的にエッチングすることで凹部を形成することができる。このような選択的エッチングは、（第１のゲートから離れた）第２の表面上のシリサイド化したソース／ドレインコンタクトとシリコン体との特性の違いにより可能となる。例えば、シリコン体の第２の表面は酸化することができる。凹部を形成するために酸化されたシリコンを選択的にエッチングすることを可能にするエッチングシリサイドのソース／ドレインコンタクトは酸化されない。好ましくは、第２のゲートとシリサイドのソース及び／又はドレインコンタクト領域の間が接触することを防止するために、第２のゲート形成前に凹部内に絶縁スペーサが形成される。
【００１３】
シリサイドのソース及びドレインコンタクト領域が画定される前に第１の表面上の第１のゲートに隣接してスペーサを形成することができる。チャネルに隣接した接合領域を画定するため第１の表面の露出部分を介してドーパントを注入するために、これらのスペーサはシリコン体のマスクオフ領域に使用される。
【００１４】
本発明は、単なる一例として、添付した図面を参照して説明され、図１乃至図５は本発明の第１の実施形態による製造の様々な段階でのデュアルゲート半導体装置の断面図を示し、図６は本発明の第２の実施形態によって作られたデュアルゲート半導体装置の断面図を示す。
【００１５】
図は単なる概略図であり、縮尺通りに描かれていないことが分かるであろう。特に例えば層や領域のような特定の大きさが拡大され、他の大きさが低減されたかもしれない。図面では同じ又は同様の部分を示すために同じ参照番号が用いられている。
【００１６】
本発明によるデュアルゲート半導体装置の製造方法の一例は図１乃至図５を参照して説明される。下記の方法における堆積、パターン形成、エッチング及びシリコンウェーハへの色々な導電、絶縁、半導体構造のドープには様々な公知の半導体製造技術を利用できることが当業者は分かるであろう。例えば、後に要求に応じてパターン形成される導電層を堆積するために低圧化学気相成長（ＬＰＣＶＤ）を用いることができる。
【００１７】
図１に示されるように、第１のゲート１２はシリコン体１６の第１の表面１４の一部分上に形成され、それにより第１のゲート下のシリコン体中にチャネル１８が画定される。シリコン体１６は第１の基板２２により支持される絶縁層２０に接着され、それによりシリコン・オン・インシュレータ（ＳＯＩ）ウェーハ２４を形成し、絶縁層２０は例えばシリコン酸化物である。この絶縁層は一般にＳＯＩウェーハの埋め込み酸化物と言われる。シリコン体は逐次酸化及び酸化物のウェットエッチングを用いて３０−６０ｎｍ、典型的には４０ｎｍ、の厚さに薄くされる。
【００１８】
第１のゲート１２が形成される前に、シリコン体１６に絶縁領域２６を形成しなければならない。これらは同じウェーハ上の隣接する半導体装置間における電気的干渉を防止する働きをし、シャロートレンチ分離などの公知の技術を用いて形成される。そして、第１のゲート１２のゲート誘電体２８を与えるために、シリコン酸化物又はハイ−Ｋのゲート絶縁層が成長又は堆積される。
【００１９】
シャロートレンチ分離の代替物として、近接した活性領域を分離するためにシリコンの局所的酸化（ＬＯＣＯＳ）を使用することができる。シリコン体は十分薄いため、もしＬＯＣＯＳを用いる場合、薄い酸化のみが必要とされる。これはＬＯＣＯＳ酸化物の活性領域への横方向延長、いわゆる“バーズビーク”、を小さくすることを確実にする。別の処理オプションは埋め込み酸化膜（ＢＯＸ）により分離されたシリコンのメサ、又はアイランドを単にエッチングすることである。
【００２０】
そして、多結晶シリコン（ポリシリコン）層がゲート絶縁層上に堆積される。これはゲート誘電体２８によりシリコンチャネル１８から分離される第１のゲート１２を画定するためにゲート絶縁層と共にパターン形成及びエッチングが行われる。あるいは、ゲート形成のために金属又は他の高導電材料の電極を用いることができる。
【００２１】
ドープされた接合領域３０はチャネル１８により横方向に間隔を空けてシリコン体１６内に画定される。この画定プロセスは酸化物、窒化物又は両方の組み合わせで形成され、それぞれシリコン体の第１の表面１４上の第１のゲート１２に隣接した１組のスペーサ３２を必要とする。スペーサ３２は約４５ｎｍの大きさを有する。そして、ＮＭＯＳではｎ型（例えばヒ素やリン）、ＰＭＯＳではｐ型（ボロン又はインジウム）のドーパントがシリコン体１６の第１の表面１４の露出した部分を介して注入される。これは加熱により活性化される。一般にピーク温度の持続時間か１秒未満と極めて短く、温度上昇率及び下降率が非常に高い（１００℃／ｓ以上）、いわゆる“スパイク”高速熱アニール（ＲＴＡ）が用いられる。結果としてこれによりドーパントはスペーサ３２の下部に部分的に拡散するが、チャネル１８内へは拡散しない。
【００２２】
図２を参照すると、シリサイドのソース及びドレインコンタクト領域３４、３６を画定するために、一般的なＣＭＯＳ自己整合シリサイドプロセスが用いてシリコン体１６の第１のゲート１２によって覆われていない領域がシリサイド化される。このシリサイドプロセスは金属、例えばニッケル、コバルト又はチタン、の層を第１の表面１４上に堆積することを含む。そしてその下のシリコン体の中にシリサイドのソース及びドレインコンタクト領域３４、３６を形成するため、これを約３８０−４５０℃にＲＴＡにより加熱し、ニッケルをアニールする。そして、残った（下部のシリコンと反応しなかった）ニッケル層は第１の表面１４から除去される。
【００２３】
代替的には、ニッケルの代わりに例えばコバルト又はチタンを使用してもよい。シリサイド形成のため必要な温度はコバルトでは約７００℃、チタンでは約８５０℃の温度が必要である。
【００２４】
ソース及びドレインコンタクト領域３４、３６だけでなく、第１のゲート１２もシリサイドプロセスのために露出され、シリサイド化する。
【００２５】
シリサイド化プロセスの間、第１のゲート１２及び絶縁スペーサ３２はナチュラルマスクとして働き、これはシリサイドのソース及びドレインコンタクト領域３４、３６は本質的に第１のゲート１２に自己整合であることを意味する。さらに、絶縁スペーサ３２の存在はシリサイド化した領域間が接触することが回避されることを保証する。
【００２６】
シリサイドは埋め込み酸化物２０までシリコン体の厚さ分形成される。シリサイドの厚さ及び横方向の広がりは堆積されたニッケルの量及びシリコン層の厚さに依存する。もし多量のニッケルが堆積されていれば、図に示されるようにシリサイドはスペーサの下へ広がるであろう。これは装置の直列抵抗を低減し有利である。
【００２７】
非晶質の注入（図示しない）はシリサイド化前にソース及びドレインコンタクト領域３４、３６をアモルファスにする。一般にシリサイド化プロセスは結晶シリコン内よりもアモルファスシリコン内の方が早い。そのため、適切な温度を選択することにより、シリサイドがチャネル接合部を交差することを阻止できる。
【００２８】
シリコンチャネル１８はドープされた接合領域と共に、横方向に間隔を空けたシリサイドのソース及びドレインコンタクト領域３４、３６間に画定される。ソース及びドレインコンタクト領域の固有の自己整合のため、チャネルは上を覆う第１のゲートスタックに位置合わせされる。
【００２９】
図３を参照すると、図２に示される構造に酸化物融着により第２のウェーハが接合される。ここでは、第２のシリコン酸化物４０の第２の絶縁層４０が第２の基板４２を第１のゲート１２及びシリコン体１６の第１の表面１４の露出部分に接合する働きをする。第１のウェーハがシリコン体１６の反対側の処理（裏側処理）のために除去される間、半導体装置の扱いを容易にするため、この第２のウェーハ４０、４２は一般にハンドリングウェーハと呼ばれる。
【００３０】
第２のウェーハがシリコン体に接合されると、第１の基板２２及び絶縁層２０はシリコン体１６の第２の表面４４を露出するために除去される。この除去は化学ウェットエッチング又は研磨又は両者の組み合わせによって行うことができる。
【００３１】
図４は第１の基板及び絶縁層を除去し、裏側処理のために上下逆にした半導体装置を示す。
【００３２】
シリコン体１６の露出した第２の表面４４は酸化処理される。これはチャネル１８のシリコンを深さ約６０ｎｍまで酸化するが、シリサイドのソース及びドレインコンタクト３４、３６まではしない。
【００３３】
その後、選択的エッチングが行われ、シリサイドのソース及びドレインコンタクト領域３４、３６間の第２の表面４４に凹部を形成するために、酸化したシリコンが除去される。酸化物除去のため、例えばバッファードオキサイドエッチ（ＢＯＥ）を用いることができる。選択的エッチングの広がりはシリサイドのソース及びドレインコンタクトの側壁により制限されるため、形成される凹部は第１のゲート及びシリコンチャネルと位置合わせされる。選択的エッチングにより、第１のゲート１２の反対側のシリコン体の部分が残る。この残った部分は最終的な装置の導電チャネル１８を形成し、チャネルは第１のゲート１２及び凹部と位置合わせされる。
【００３４】
チャネル１８の厚さは酸化ステップ中にシリコン体１６の露出した第２の表面４４が酸化される範囲により容易に制御できることが有利である。典型的には、チャネルの厚さは１０ｎｍであり、シリサイドのソース及びドレインコンタクト領域３４、３６は４０−５０ｎｍ残る。より厚いソース及びドレインは、うまく制御された厚さを有する薄いチャネルがゲートにより十分制御できるとしても、装置が低い直列抵抗を有し、その結果好適なトランジスタ特性を有することを保証する。
【００３５】
例えばシリコン酸化物のゲート絶縁層はシリコン体１６の第２の表面上方に堆積される。その後これは凹部内にゲート電極４８を形成するためにパターン形成される。その後、ポリシリコン又は金属の層が第２の表面上に堆積されパターン形成されることで、第２のゲート５２がシリコン体の第２の表面上に形成される。しかし、第２のゲート５２を形成するためにポリシリコン以外の導電体を用いることができることが分かる。この第２のゲートスタックを形成する前にシリサイド化を行うことにより、材料の融点が選択を制限しない。
【００３６】
第２のゲート５２はシリサイドのソース及びドレインコンタクト領域３４、３６の間に横方向に位置合わせされる。これは第２のゲートも第１のゲート１２及びチャネル１８と位置合わせされることを保証し、それにより所望の電気特性を有するデュアルゲート半導体装置が得られる。
【００３７】
図５に示されるように、ゲート電極４８は第２のゲート５２とチャネル１８の間だけでなく、第２のゲート５２とシリサイドのソース及びドレインコンタクト領域３４、３６との間にも絶縁を与える。しかし図６に示されるように、絶縁性を高め、質の悪い被覆ステップによる短絡のおそれを低減するために、第２のゲート形成前に凹部内に絶縁スペーサ５５を形成することができる。スペーサは望まない容量性効果を引き起こす第２のゲートと接合領域３９の重なりを低減する役割も果たす。
【００３８】
第２のゲート５２の厚さは第２の表面４４の凹部の深さにより決まる。しかしこの厚さは適切な処理により凹部の深さより深く又は浅くすることができることが当業者には理解されるであろう。
【００３９】
凹部の選択的エッチングの前にシリコン体の第２の表面４４上に酸化が行われることが予想されるが、他のエッチング技術を適用できることが分かる。これが可能なのは、絶縁層２０の除去後、露出した第２の表面はシリサイドのソース及びドレインコンタクト領域３４、３６と第１のゲート１２の反対側のシリコンとの２つの異なる材料を有するためである。例えば、シリコンはシリサイド領域に対して選択的に直接エッチング除去され、これにより酸化せずに凹部を形成できる。
【００４０】
第２のゲートスタックを形成する自己整合の凹部を備える明確な有利点があるにもかかわらず、第２の表面上の材料特性の違いにより凹部を形成せずに直接第２のゲートスタック（電極及びゲート）を形成させることが考えられる。例えば、シリサイドプロセスにおいて用いられる条件はシリサイドのソース及びドレインコンタクト領域３４、３６をもたらすため適合され、第２の表面４４から影響を受けていないシリコンを越えて少量はみ出す。このようなはみ出しはシリサイドに変換されるときにシリコンが受ける量の増幅に影響される。これは第２の表面上の異なる材料間の接合部に、第２のゲート５２を第１のゲート１２にそろえるために有利に利用される小さいステップを効果的に形成する。
【００４１】
図５を参照して要約すれば、デュアルゲート半導体装置の製造方法は、シリコン体１６の第１の表面１４の一部分上に第１のゲート１２を形成する後だが、シリコン体の第１の表面の反対側の第２の表面４４上に第２のゲート５２を形成する前に、ソース及びドレインコンタクト領域３４、３６のシリサイド化が行われることを有する。第１のゲート１２はシリサイドのソース及びドレインコンタクト領域がシリコンチャネル１８に位置合わせされることを確保するためのマスクの働きをする。さらに、シリサイド化を製造の早い段階で行うことにより、第２のゲートの材料の選択が高温処理により制限されない。シリサイド化によるシリコン体の第２の表面での材料特性の違いが、第２のゲートをシリサイドのソースコンタクト領域とドレインコンタクト領域との間に横方向に位置合わせされることを可能にすることが有利である。
【００４２】
この開示を読むことにより、当業者には他の変形が明らかとなる。このような変形はデュアルゲート半導体装置のすでに知られている設計、製造、及び使用やその構成部品である他の特徴を含んでよく、ここですでに説明されている特徴に代えて又は加えて用いてもよい。本願では請求の範囲は特徴の特定の組み合わせがあらわされているが、本願の開示の範囲は、任意の請求の範囲で主張されているものと同じ発明に関係するか否か、及び同じ技術的課題を本発明と同じように軽減するか否かを問わず、明確に又は黙示的に又は概括的にここで開示されている任意の新しい特徴又は任意の新しい特徴の組み合わせも含むことが理解されるべきである。これにより出願人らは本願又はこれから派生するさらなる出願の審査の間に、このような特徴及び／又は特徴の組み合わせの新しい請求の範囲を策定できることを通知する。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態による各製造段階でのデュアルゲート半導体装置の断面図である。
【図２】本発明の第１の実施形態による各製造段階でのデュアルゲート半導体装置の断面図である。
【図３】本発明の第１の実施形態による各製造段階でのデュアルゲート半導体装置の断面図である。
【図４】本発明の第１の実施形態による各製造段階でのデュアルゲート半導体装置の断面図である。
【図５】本発明の第１の実施形態による各製造段階でのデュアルゲート半導体装置の断面図である。
【図６】本発明の第２の実施形態によって作られたデュアルゲート半導体装置の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2008500721.tif 000009
2008500721.tif 000010
2008500721.tif 000011