(57)【要約】  オンチップ実施に適し且つポータブルのバッテリ付勢システムに使用するための低電力ＤＣ−ＤＣスイッチモード電源（ＳＭＰＳ）用の新規なデジタルコントローラが提供される。このデジタルコントローラは、超高一定スイッチング周波数での動作を許し、簡単な低電力デジタルハードウェアで実施することができる。デジタルコントローラは、二次マルチビットシグマ−デルタ（Σ−Δ）原理に基づくデジタルパルス巾変調器（ＤＰＷＭ）と、二重サンプリングモードＰＩＤ補償器とを備えている。出力電圧は、スイッチング周波数より低い周波数でサンプリング（アンダーサンプリング）されるか、又はスイッチングレートでサンプリングされる。定常状態では、アンダーサンプリングは、低い電力消費を生じるが、過渡状態中には、スイッチングレートでのサンプリングが高速過渡応答を与える。本発明の別の態様は、ここに述べるＤＰＷＭに依存する二重サンプリング／クロッキング構成である。高い一定スイッチング周波数で動作する低電力ＤＣ−ＤＣスイッチモード電源を制御するための方法も提供される。【選択図】      図１
2008522564.tif 000002
【特許請求の範囲】
【請求項１】
ＤＣ−ＤＣスイッチングコンバータに使用するためのデジタルコントローラであって、
（ａ）マルチビットデジタルパルス巾変調器(ＤＰＷＭ)、及び
（ｂ）前記ＤＰＷＭにリンクされた二重サンプリング／クロッキングモード補償器、
を備えたデジタルコントローラにおいて、
前記ＤＰＷＭ及び前記二重サンプリング／クロッキングモード補償器は、その結合において、高い一定のスイッチング周波数で動作する低電力ＤＣ−ＤＣスイッチモード電源を制御するように動作でき、且つ前記デジタルコントローラが低電力消費のものであることを特徴とするデジタルコントローラ。
【請求項２】
前記デジタルコントローラの出力電圧は、前記スイッチング周波数より低い周波数でサンプリング（アンダーサンプリング）されるか、又はスイッチングレートでサンプリングされる、請求項１に記載のデジタルコントローラ。
【請求項３】
前記アンダーサンプリングは、電力消費の減少を生じさせる一方、過渡中には、前記スイッチングレートでのサンプリングが高速過渡応答を与える、請求項２に記載のデジタルコントローラ。
【請求項４】
前記ＤＰＷＭは、パルス巾変調信号ｃ(ｔ)のデューティ比を複数の考えられる個別の値の間で変更することができ、複数のスイッチング周期にわたり、前記複数のスイッチング周期からの出力に基づいて、平均デューティ比の値が確立され、該平均デューティ比の値は、高分解能デジタル制御コマンドに等しい、請求項１に記載のデジタルコントローラ。
【請求項５】
前記ＤＰＷＭは、二次マルチビットシグマ−デルタ（Σ−Δ）原理に基づく、請求項１に記載のデジタルコントローラ。
【請求項６】
前記デジタルコントローラは、更に、電力消費を減少し且つＤＰＷＭの定常状態における有効分解能を改善し、これにより、複数の過渡状態中のその応答を改善するための二重モード補償器を備えた、請求項５に記載のデジタルコントローラ。
【請求項７】
前記ＤＰＷＭは、遅延線を含み、該遅延線は、異なる電力ステージにおける周波数スイッチングを可能にするためにデジタルプログラム可能なセルを含む、請求項５に記載のデジタルコントローラ。
【請求項８】
前記デジタルコントローラは、外部クロックとの同期を許すために、アナログプログラム可能な遅延セル、及び1/2線＋１周波数レギュレータを備えた、請求項７に記載のデジタルコントローラ。
【請求項９】
（ａ）高い動作周波数は、１ないし５ＭＨｚであり、
（ｂ）超高速スイッチング周波数は、１０ＭＨｚより高く、
（ｃ）高い分解能は、制限サイクル発振を伴わずに密接な出力電圧調整を与える分解能であり、更に、
（ｄ）低い分解能は、高い周波数（前記(ａ)の）において６ビット未満の分解能を有する従来のカウンタベース解決策の分解能である、
請求項１に記載のデジタルコントローラ。
【請求項１０】
比較的高い一定スイッチング周波数で低電力ＤＣ−ＤＣスイッチモード電源を制御するための方法において、
（ａ）高分解能デジタルパルス巾変調器（ＤＰＷＭ）の定常モードにおいてアンダーサンプリングを行ない、更に、
（ｂ）過渡中にスイッチングレートでサンプリングを行なって、
前記ＤＰＷＭの有効分解能が比較的低くなるようにしたことを特徴とする方法。
【請求項１１】
（ａ）高い動作周波数は、１ないし５ＭＨｚであり、
（ｂ）超高速スイッチング周波数は、１０ＭＨｚより高く、
（ｃ）高い分解能は、制限サイクル発振を伴わずに密接な出力電圧調整を与える分解能であり、更に、
（ｄ）低い分解能は、高い周波数（前記(ａ)の）において６ビット未満の分解能を有する従来のカウンタベース解決策の分解能である、
請求項１０に記載の方法。
【請求項１２】
二次マルチビットシグマ−デルタ（Σ−Δ）原理を二重サンプリング補償器と結合して、高周波数及び低電力消費を達成する、請求項１０に記載の方法。
【請求項１３】
前記二次マルチビットシグマ−デルタ（Σ−Δ）原理を使用して、前記ＤＰＷＭの一部分であるＤＣ−ＤＣからのトーンを排除する、請求項１０に記載の方法。
【請求項１４】
前記ＤＰＷＭは、リング発振器構造をベースとし、前記方法は、前記ＤＰＷＭの周波数を制御するデジタル方法を含む、請求項１０に記載の方法。
【請求項１５】
混合信号実施を使用して、リング発振器に基づき前記ＤＰＷＭの周波数を制御する、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電力ポータブル装置において供給電圧を制御するためのデジタル装置及び方法に係る。
【背景技術】
【０００２】
セルラー電話、ポータブルデータアシスタント及びＭＰ３プレーヤのような低電力装置では、可変供給（即ちバッテリ）電圧を一定出力値へ移行するためにアナログ制御のスイッチモード電源（ＳＭＰＳ）が使用される。アナログコントローラ及び直流−直流（ＤＣ−ＤＣ）スイッチング電力コンバータの相互作用を介して調整が行われる。コントローラのタスクは、出力電圧を監視して、電力を効率的に処理するスイッチングコンバータ用の適切な低電力パルス巾変調制御信号を発生することである。システム全体で小さな重量及びサイズを許すために、通常、コントローラは、供給される装置の適切な動作の妨げにならない高い一定周波数（スイッチング周波数ｆsw）で信号を発生することが望まれる。既存のポータブル装置では、制御タスクを遂行するために専用アナログ集積回路（ＩＣ）が一般に使用される。アナログコントローラは、高速で、低電力消費であるが、多数の問題で悩まされている。それらは、一般に、長く且つ退屈な設計プロセスを必要とすると共に、ＩＣ実施技術が変更になるたびに完全に設計し直すことをしばしば必要とし、従って、大部分のポータブル装置の基礎となる急速に変化するデジタルハードウェアと一体化するには融通性がなく且つ適していない。更に、アナログコントローラは、温度変化や、製造プロセスの変更や、経年変化に敏感である。
【０００３】
低電力スイッチＳＭＰＳのデジタル制御は、システム特性を著しく改良することができる。これは、進歩した制御法則や電力管理技術を簡単に導入でき、迅速な開発及び実施を可能にする自動設計ツールを使用でき、外部の影響及びパラメータ変更に対してあまり敏感でなく、少数の外部の受動的要素で実現でき、且つ設計ポータビリティがあって、１つのＩＣ実施技術から別の、より進歩したＩＣ実施技術へ簡単に移行できるといった効果を発揮する。これらは、全て、電力効率の良い小型のハードウェアで実施する必要がある近代的なポータブル用途において著しく望まれる特徴である。
【０００４】
自動デジタル設計のための近代的なツールは、迅速な開発プロセス、及びある実施技術から別の実施技術への簡単な設計移行を許す。更に、デジタル実施は、優れた融通性から利益を得る。同じハードウェアで多数の異なるファンクションを遂行できると共に、他の用途に良く適するように既存の設計を容易に変更することができる。
【０００５】
又、デジタルハードウェアは、温度変化や経年変化のような外部の影響を受け難いことも示している。デジタルシステムのオペレーションは、通常、全ての作用状態において不変のままである。
【０００６】
更に、デジタル制御は、バッテリ寿命の著しい延長を生じる電圧スケーリングに基づく電力節約（管理）技術の簡単な実施も許す。これらの技術では、最小の電力消費を許すために、装置の供給電圧がその処理負荷に基づいて変化される。デジタルハードウェアを使用すると、これらの技術は、システムの複雑さを著しく高めることなく実施することができる。これは、最も近代的なポータブル装置の標準的部分であるデジタルマイクロプロセッサとの簡単な通信を経て行うことができる。アナログハードウェアでの電力節約技術の実施は、複雑なタスクである。これは、付加的なハードウェアを必要とし、電力消費及び装置のサイズを増加し得る。
【０００７】
デジタル制御の上述した効果は知られているが、低電力用途では、アナログパルス巾変調（ＰＷＭ）コントローラがほぼ占有的に使用されている。デジタルコントローラを散発的に使用する主たる理由は、それらの電力消費と、アナログ対応部に比してスイッチング周波数が非常に低いことである。デジタルハードウェアの電力消費は、スイッチング周波数とハードウェアのサイズ（オンチップ面積）との積に比例し、既存の解決策では、出力負荷により解決される電力をしばしば越える。その結果、デジタル制御ＳＭＰＳの全体的な効率が悪くなる。低いスイッチング周波数は、一般に、大きく、重く、そしてより高価な電力ステージを生じさせ、これは、デジタル制御の上述した効果の幾つか又は全部を帳消しにしてしまう。
【０００８】
低電力用途におけるデジタル制御ＳＭＰＳの劣った性能は、主として、基本的機能ブロック、デジタルパルス巾変調器、補償器、及びアナログ／デジタルコントローラの動作が低速で且つ電力効率が悪いことにより引き起こされる。最近の製品及び出版物（以下の参照文献１−４）は、改良された性能をもつデジタルコントローラを示している。それらは、ラップトップコンピュータやカムコーダーのような大型のポータブルシステムにデジタル制御ＳＭＰＳを導入することを許すが、小型のポータブル装置についてはまだ適していない。ターゲットとする用途では、それらは、依然、電力消費が高く、比較的低いスイッチング周波数で動作する。これら解決策の最大周波数は、４００ｋＨｚから１ＭＨｚであり、これは、５ＭＨｚまでの周波数で動作する容易に入手できるアナログコントローラのスイッチング周波数より著しく低い（以下の参照文献５−６）。又、既知のデジタルコントローラは、近い将来、１０ＭＨｚより著しく高いスイッチング周波数で動作することが期待される、やがて現われるＳＭＰＳと共に動作することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
それ故、電力消費が低く且つ１０ＭＨｚを越えるスイッチング周波数（超高スイッチング周波数）で動作することのできる低電力ＳＭＰＳのデジタル制御装置及び方法が要望される。
【課題を解決するための手段】
【００１０】
本発明は、１から１２ＭＨｚのプログラム可能なスイッチング周波数で動作できる高速低電力デジタルＳＭＰＳコントローラを提供することにより、技術を進歩させると共に、前述の問題を克服する助けをする。この解決策は、更に高い周波数で動作するよう容易に変更することもできる。シミュレーションが示すように、これは、最適化により約１２０ＭＨｚで動作することができ、そして６０ＭＨｚで動作するＤＰＷＭが構成される。通常使用されるＦＰＧＡシステムと共に実施されて、新規なコントローラは、高い９ビット分解能で６０ＭＨｚまでの周波数においてパルス巾変調信号を発生することができる。オンチップ実施が選択された場合は、周波数範囲を容易に更に拡張することができる。本発明は、デジタルロジックゲートのみで実施することもできるし、デジタルゲートと、最小数の非常に簡単なアナログ要素との組み合せで実施することもできる。後者の場合に、アナログ要素は、更なる電力及びサイズ減少のために使用できると共に、従来のアナログ設計に必要とされる時間の小部分で開発することができる。
【００１１】
本発明の１つの態様は、オンチップ実施に適しており且つポータブルのバッテリ付勢システムに使用するための低電力ＤＣ−ＤＣスイッチモード電源（ＳＭＰＳ）用の新規なデジタルコントローラである。このコントローラは、超高一定スイッチング周波数での動作を許し、簡単な低電力デジタルハードウェアで実施することができる。これらの利益は、二次マルチビットシグマ−デルタ（Σ−Δ）原理に基づく新規に設計されたデジタルパルス巾変調器（ＤＰＷＭ）を二重サンプリングモードＰＩＤ補償器と結合することにより達成される。出力電圧は、スイッチング周波数より低い周波数でサンプリング（アンダーサンプリング）されるか、又はスイッチングレートでサンプリングされる。定常状態では、アンダーサンプリングは、低い電力消費を生じるが、過渡状態中には、スイッチングレートでのサンプリングが高速過渡応答を与える。
【００１２】
本発明の別の態様は、ここに述べるＤＰＷＭに依存するが、ここに述べる特定のＤＰＷＭを越えて適用することもできる二重サンプリング／クロッキング構成である。従って、本発明の別の態様は、二重サンプリング／クロッキングモードを制御するための装置及び方法である。
【００１３】
本発明の更に別の態様は、１０ＭＨｚより著しく高い一定スイッチング周波数において電力効率の良い動作を可能にするＳＭＰＳのデジタル制御方法である。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して、本発明の好ましい実施形態を一例として詳細に説明する。
図１は、本発明のコントローラにより調整されるＤＣ−ＤＣ（直流−直流）バック(buck)スイッチングコンバータのブロック図である。コントローラは、本発明の新規なＤＰＷＭを結合するもので、これは、Ａ／Ｄ及びＤ／Ａ変換に使用されるマルチビットシグマデルタ原理と、新規な二重サンプリング／クロッキング制御構成とに一部分基づいて、簡単なハードウェアを使用して高いスイッチング周波数及び低い電力消費を達成するものである。
【００１５】
図１の代表的なバックコンバータは、一定スイッチングレートｆsw＝１／ＴswでトランジスタＭをスイッチングすると共に、トランジスタがオン状態であるスイッチング周期の部分を変更することで、入力電圧を低い出力値へ変換する。トランジスタの「オン時間」と、全スイッチング周期Ｄ＝ｔon／ＴSとの比は、デューティ比として定義される。トランジスタの出力におけるパルス波形は、出力ＬＣフィルタへ通され、高周波成分を除去すると共に、負荷に必要なＤＣ電圧を得る。
【００１６】
出力電圧ｖout(ｔ)の調整は、次のように行われる。アナログ／デジタルコンバータ（Ａ／Ｄ）は、減衰されたアナログ出力電圧Ｈｖout(ｔ)をそのデジタル等価物Ｈｖout［ｎ］へ変換する。減衰は、通常、出力電圧を、Ａ／Ｄに対して適切な値に減少するために遂行される。ある場合には、調整された出力電圧が充分低いときに、Ａ／Ｄの入力への直接的な接続が可能となる。デジタル等価物は、次いで、希望の基準値Ｖref［ｎ］と比較されて、エラー信号ｅ［ｎ］を形成し、これは、デジタル二重モード補償器及びモード制御回路へ通される。補償器は、エラー信号を処理して、デジタル制御信号ｄ［ｎ］を生成し、これは、二次マルチビットＤＰＷＭの入力となる。このＤＰＷＭは、制御値をパルス巾変調信号ｃ(ｔ)へ移行し、そのデューティ比は、ｄ［ｎ］に比例する。
【００１７】
制御値ｄ［ｎ］は、エラー信号ｅ［ｎ］に依存するだけでなく、以前のエラー及び制御値、各々、ｅ［ｎ−１］、ｅ［ｎ−２］、及びｄ［ｎ−１］にも依存する。一般に、エラー信号が負であって出力電圧が基準より高いことを意味するときには、補償器がｄ［ｎ］を減少して、出力の減少を生じさせる。出力電圧が低いときには、逆の動作が行われる。
【００１８】
コントローラ及びスイッチングコンバータは、低電力コントローラ信号を電力用トランジスタに適したレベルに増幅するゲートドライバを通して接続されるのが好ましい。
【００１９】
二次マルチビットシグマデルタ原理に基づく低電力超高周波数デジタルパルス巾変調器
低電力ＤＣ−ＤＣ  ＳＭＰＳでは、デジタルパルス巾変調器（ＤＰＷＭ）は、最小量の電力を使用して高周波信号を与えることが必要であるだけでなく、信号のデューティ比の値を正確に調整できねばならない（即ち、高い分解能を有していなければならない）。以下の参照文献８、９に説明された理由で、望ましからぬ「制限サイクル」発振を出力に伴わずに、電源の正確な出力電圧調整及び動作を行うには、ＤＰＷＭの高い分解能が必要である。
【００２０】
高分解能、高周波数ＤＰＷＭの設計は、挑戦的課題であることが分かっている（以下の参照文献１０に示すように）。従来の解決策は、オンチップ面積と電力消費との間、又はスイッチング周波数とＤＰＷＭの分解能との間で設計上の妥協を行なう種々のアーキテクチャーを与える。カウンタを使用する従来の設計は、ほとんどの用途においてスイッチング周波数より著しく高い周波数のクロック信号を必要とし、ひいては、高い周波数及び高い分解能の両方が要求されるときに高い電力消散を一般的に示す。リング発振器（遅延セル）及びマルチプレクサを含む設計は、電力消費が実質的に低いが、高分解能信号を生成するために大きなオンチップ面積（即ち大型のマルチプレクサ）を一般的に必要とする。
【００２１】
最近提供されたアーキテクチャー、例えば、ハイブリッド、遅延ロックループ、及びセグメント化遅延線は、２つの以前の概念を結合するか、又は異なる配列の遅延セルで動作する。これらの解決策は、１ＭＨｚまでの周波数における高分解能動作（８−１０ビット）と、より高い周波数における減少分解能での動作とを示している。これら解決策の分解能及び最大周波数は、遅延セルの伝播時間、即ちタイムステップと、リングに含まれるセルの数とによって制限される。
【００２２】
本発明の１つの特定の実施形態に基づき、ＤＰＷＭの有効分解能を改善するために、デジタルディザを従来技術に従って導入することができる。しかしながら、この実施は、比較的大きなルックアップテーブルの使用を必要とすると共に、有効ＤＰＷＭ分解能を著しく改善するために比較的長い平均化シーケンスを必要とする。更に、この実施は、出力に大きな低周波発振を導入し、従って、低電力用途には実際的でないことが分かっている。
【００２３】
多数の他の解決策では、シグマ−デルタ（Σ−Δ）変調器が、電力用デジタル／アナログコンバータ、スイッチモード増幅器（参照文献１０に説明された）、又はＳＭＰＳ（参照文献１１に列挙された）の一部分として使用される。電力増幅器及びデジタル／アナログコンバータでは、通常、単一ビットシグマ−デルタ変調器が使用される。これは、デジタル１及び０のセットを発生し、多数のサイクルにわたる平均値が希望の高分解能入力値に等しくされる。この単一ビット解決策は、一般に、低電力ＳＭＰＳには適していない。単一ビットΣ−Δ変調器により形成される信号シーケンスは、ノイズに敏感なバッテリ付勢装置に干渉し得る可変周波数を有する。更に、この可変周波数は、スイッチングコンバータに高い電流ストレスを生じさせ、付加的なロスを導入し、高価な電力ステージの顕著な過剰設計を要求する。低分解能マルチビットＤＰＷＭ（コアＤＰＷＭ）及び一次Σ−Δを結合して、一定のスイッチング周波数を得る解決策（以下の参照文献１１に示す）は、ノイズ問題を部分的に解消するだけであり、通常、有効分解能の僅かな改善しか生じない。これらの解決策では、一次Σ−Δは、コアＤＰＷＭの分解能が低いときに振幅が望ましからぬほど大きくなるトーン（不所望な低周波数信号）（以下の参照文献１２に示された）を導入する。更に、これらの解決策では、平均化を行なうために、補償器が低速化され、通常、制御ループの動的（速度）が妥協される。
【００２４】
二次（Σ−Δ）マルチビットデジタルパルス巾変調器アーキテクチャー
ここに紹介する新規なＤＰＷＭアーキテクチャーが図２及び３に示されている。これは、電力浪費の高周波、高分解能ＤＰＷＭの必要性を排除し、従って、高いスイッチング周波数において電力効率の良い動作を許す。本発明の二次Σ−Δ  ＤＰＷＭは、本発明の特定の実施形態において、コアＤＰＷＭと称される高周波数、低分解能ＤＰＷＭと、遅延線（好ましくは、図５に示す１組のＤラッチベースの遅延セル、又は図６に示すアナログセル）と、２つの加算器とを備えている。
【００２５】
図２及び３に示す本発明の特定の実施形態では、Σ−Δ  ＤＰＷＭの有効分解能が８ビットであり、そして低分解能ＤＰＷＭは、３ビットユニットである。図２及び３の構成は、説明上使用されるものであることに注意されたい。多数又は少数のビットの入力値と、異なる分解能のコアＤＰＷＭを伴う設計も考えられ、実現可能である。システムは、低分解能のコアＤＰＷＭにより発生されるプログラム可能なスイッチング周波数のクロック信号と同期される。
【００２６】
図３は、従来知られたリング発振器アーキテクチャー（例えば、参照文献３に説明された）の変形を使用する本発明による低分解能のプログラム可能な周波数のＤＰＷＭ実施を示す。この場合も、システムは、外部クロックを必要としないが（そのような特徴が希望であれば）、そのスイッチング周波数は、図１に示すように、外部信号と同期させることができる。
【００２７】
本発明の低分解能ＤＰＷＭは、パルス巾変調信号ｃ(ｔ)のデューティ比を８つの考えられる個別の値（この例では、０、０．１２５、０．２５、０．３７５、０．５、０．６７５、０．７５、及び０．８７５）間で変更するように動作できる。
【００２８】
これらの変更は、多数のスイッチング周期にわたって実行されて、平均デューティ比の値を生じ、この値は、高分解能のデジタル制御コマンドｄ［ｎ］に等しく、これは、この場合、８ビット値である（図２及び３を参照）。高分解能値に向かう高速収斂、即ち短い平均化周期が、二次Σ−Δループと共に与えられる（参照文献１２に列挙されている）。参照文献１２に説明されたように、各シグマ−デルタは、出力における一連の低分解能値が高分解能入力と同じ平均値をもつよう強制する内部フィードバックループとして振舞う。この特定の実現化においては、低分解能の出力は、３ビットコアＤＰＷＭの制御信号であり、そして入力は、図３に示すように、ｄ［ｎ］であって、二次Σ−Δループの全デジタル実現化を許す。必要な処理は、簡単なハードウェアで実行することができる。遅延ブロックは、２組のＤフリップ−フロップレジスタで実施され、そして２での乗算は、電力及び面積に飢えた乗算器の使用を避けて、演算シフトにより実行される。その結果、小型で電力効率の良いハードウェアで完全なΣ−Δループを実施することができる。
【００２９】
平均化は、スイッチングコンバータそれ自体、即ち出力ＬＣフィルタにより実行され、そのコーナー周波数ｆC＝１／（２π√ＬＣ）は、ｆav＝１／Ｔavより著しく低い。但し、Ｔavは、平均周期である。
【００３０】
従来提案された一次実施に勝る本発明の二次Σ−Δ  ＤＰＷＭの効果は、テーブル１、及び図４ａ、４ｂの実験波形で示されている。テーブル１は、図３に示すマルチビットΣ−Δ  ＤＰＷＭ、及び従来技術で示された一次マルチビットΣ−Δ  ＤＰＷＭの一連のロジック状態を示す。これらの状態は、２４個のスイッチングサイクルにわたって観察され、そして同じ高分解能、任意に選択された入力ｄ［ｎ］が仮定される。又、両変調器が３ビットの低分解能コアＤＰＷＭを使用することも仮定する。
【００３１】
【表１】
2008522564.tif 000003
【００３２】
一次及び二次出力信号のシーケンスを比較すると、一次の出力は、スイッチング周波数より著しく低い周波数において周期的シーケンスを発生することが明らかであろう。この場合に７つの連続する０．２５の値の後に０．３７５が続くことを特徴とする周期的シーケンスは、幾つかの入力に対して周波数が出力ＬＣフィルタのコーナー周波数よりも低いトーンを表わす。その結果、一次マルチビットΣ−Δ  ＤＰＷＭを使用した実験で得られた図４ａに示すように、トーン周波数における望ましからぬ発振が抑制されず、コンバータの出力に発生し得る。
【００３３】
二次Σ−Δ  ＤＰＷＭの場合には、上記テーブルに示されたように、トーンが、より高い周波数（ＬＣコーナー周波数を越える）へとプッシュされ、電源のノイズ除去及び正常な動作を許す。一般的な二次Σ−Δ変調器のノイズ抑制作用は、文献（例えば、参照文献１２）及び多数の調査論文に完全に説明されている。一次Σ−Δ  ＤＰＷＭを図３のシステムの置き換えたときに得られる実験結果が図４ｂに示されている。それらは、二次Σ−Δ  ＤＰＷＭのノイズ抑制及び積極的作用を確認するものである。又、上記テーブルは、本発明の二次構造体が、高分解能の入力値に向かって非常に高速な変換を有し（平均デューティ比がたった８サイクル後に高分解能入力に到達し）、高速動的応答を許すことも示している。
【００３４】
プログラム可能なリング発振器ベースのＤＰＷＭ
図３は、リング発振器をベースとするプログラム可能な周波数をもつ３ビットコアＤＰＷＭを示す。これは、８対１のマルチプレクサ（一般的に、２Ntr対１、但し、Ｎtrは、コアＤＰＷＭの分解能）、プログラム可能な遅延時間をもつ８個の遅延セル（一般的に、２Nt個のセル）より成る遅延線、及びＳ−Ｒラッチで構成される。各スイッチングサイクルの始めに、出力ＳＲラッチがセットされ、パルスが、ゼロ入力に接続されたセルから発振器を経て左へ伝播し、そして出力信号ｃ(ｔ)が高になる。発振器を経て伝播するパルスが、入力ワードｄtr［ｎ］により選択された入力に到達すると、出力ＳＲがリセットされて、出力が低となる。このように、パルス巾変調された信号が形成される。ｃ(ｔ)の周波数、即ちスイッチング周波数は、リング発振器の全８個のセルの合計遅延により決定される。ＤＰＷＭのここに示す実施形態では、以下に示すアナログ又はデジタル遅延セルを使用して周波数を変更することができる。
【００３５】
プログラム可能なデジタル遅延セル
図５の代表的なプログラム可能なデジタル遅延セルは、１６個の個別の時間遅延を発生し、これらの値は、４ビットの周波数制御値ｆ［３：０］に依存する。これは、１６個の正縁トリガー型Ｄフリップ−フロップと、２個の４対１マルチプレクサとを備えている。図５に示したように、１２個のＤフリップ−フロップは、４個が各２つのマルチプレクサ入力（即ち、タップ）間にあるようにして、一方のマルチプレクサに接続され、そして残りの４個のＤフリップ−フロップは、１つが各２つのタップ間にあるようにして、他方のマルチプレクサに接続される。遅延セルｉの入力からその出力Ｏｕへの信号の伝播時間（セルの時間遅延）は、信号がｆ［３：０］により選択されたマルチプレクサタップに到達するまでに伝播する内部遅延の数及びＤフリップ−フロップの数に依存する。信号は、４個のフリップ−フロップで形成された大きな遅延ブロックのセットを通して伝播を開始する。次いで、制御ワードｆ［３：２］の２つの最上位ビットにより選択された第１のマルチプレクサタップに到達すると、マルチプレクサを通して移動し、そして単一Ｄフリップ−フロップ遅延ブロックの次のセットを通して伝播し続ける。最終的に、ｆ［１：０］により選択された第２マルチプレクサのタップに到着すると、出力へと移動する。
【００３６】
１６対１ビットのマルチプレクサを１つだけ使用し、且つ各２つのタップ間に単一のＤフリップ−フロップを使用する別の実施形態も考えられることに注意されたい。しかしながら、１６対１のマルチプレクサを実現するには、５個の４対１マルチプレクサを必要とし、ここに提案する解決策より相当に大きなオンチップ面積となる。
【００３７】
プログラム可能なアナログ遅延セル
図６は、オンチップ実施において、セルのサイズ及び電力消費を更に減少するのに使用できるプログラム可能なデジタル遅延セルのアナログ等価物を示す。セルは、変更された電流欠乏遅延セルである。この場合に、ノードａに見られる等価キャパシタンスを放電することにより遅延を生じさせるＮ−ＭＯＳ電流ミラートランジスタが、１０個のトランジスタのセットに置き換えられる。図６に示すように、それらの５つは、ロジックスイッチとして働き、そして別の５つは、同じ外部回路でバイアスされる電流ミラートランジスタである。この実施形態では、単一のバイアス回路が８個全部の遅延セル間で共有される。電流ミラートランジスタは、異なるサイズとされ（Ｗ／Ｌ、Ｗ／Ｌ、２Ｗ／Ｌ、４Ｗ／Ｌ及び８Ｗ／Ｌ）、それらに流れるバイアス電流に異なるミラー作用を生じさせ、ひいては、異なる遷移（遅延）時間を生じさせる。トランジスタの数が多いほど、遷移時間が速いことに対応するとすれば、遷移周期中に並列に動作する電流ミラートランジスタの数を変えることで、周波数制御入力ｆ［３：０］及びスイッチングトランジスタを通じて、プログラム可能な遅延時間が達成される。
【００３８】
周波数同期ブロック
ある用途では、ＳＭＰＳのスイッチング周波数を外部クロックと同期させることが望まれる。図６は、この特徴を許す新規な周波数同期ブロックを示す。同期は、外部信号周期の半分をコアＤＰＷＭの遅延セルの半分の遅延時間と比較することにより達成される。
【００３９】
システムは、遅延線の「半分＋１セル」レプリカと、４つの縁トリガー型Ｄフリップ−フロップと、組み合せロジックと、４ビットレジスタ（アキュムレータ）とで構成される。３ビットリングベースのコアＤＰＷＭが使用される場合は、遅延線の「半分＋１セル」レプリカは、５個の遅延セルのみを有し、これは、ＤＰＷＭの８個のセルと同じである。外部クロックの立上り縁において、スタート信号が生成されて、遅延線レプリカに通され、その第４及び第５セル（Ｎ／２及びＮ／２＋１）が２つの縁トリガー型フリップ−フロップに接続される。次いで、その直後の負の縁において、ストローブ信号が生成され、２つのレプリカの遅延線の状態の「スナップショット」が撮影されて、簡単なデジタルロジックで処理される。スナップショットフリップ−フロップの出力における２つのゼロは、低速伝播（即ち、長いスイッチング周期）を指示し、デジタルロジックの出力に１を発生する。その結果、周波数制御レジスタｆsw［３：０］の値が増加し、それに応じてスイッチング周波数が増加する。デジタルロジックの入力における２つの１は、高速のスイッチング周波数の動作を指示し、これは、負の出力を生じ、ｆswの低下を引き起こす。入力が１０であり且つ周波数レジスタが不変のままであるときには、ＤＰＷＭ及び外部クロックの半分の周期が等しいと仮定する。
【００４０】
正確に５０％デューティ比をもつ理想的な外部クロックが仮定されることに注意されたい。理想的でないクロック信号が適用される場合には、この回路は、僅かな変更を必要とする。この場合、遅延線を「全長＋１」レプリカに置き換える必要があり、そしてスタート及びストローブ信号をクロック信号の２つの連続する縁で生成する必要がある。
【００４１】
二重サンプリング／クロッキングモードコントローラ
ここでは、既に述べたＤＰＷＭ及び他の低電力高周波数構成体と共に使用するのに適したコントローラを説明する。コントローラのブロック図が図８に示されている。これは、二重サンプリング／クロッキング構成を使用して、低電力消費、及びシステムの過渡状態に対する高速応答を生じさせる。
【００４２】
コントローラは、次のように動作する。スイッチングコンバータの減衰された出力電圧Ｈｖout(ｔ)（図１を参照）は、窓処理Ａ／Ｄを使用してそのデジタル等価物Ｈｖout［ｎ］へと変換され、次いで、基準値Ｖref［ｎ］と比較される。窓処理Ａ／Ｄは、エラー信号ｅ［ｎ］の７個のみの考えられる個別値（−３から＋３）の１つを発生し、これに基づいてコントローラの動作モードがセットされる。エラーは、ヒステリシスロジック＆クロック分割器ブロックで監視される。
【００４３】
エラーが小さく、−３から＋３の範囲内にあるときには、システムは、クロック（図５のｃｌｋ１）がスイッチング周波数より低い状態で、定常モードで動作する。このモードでは、高分解能の制御値ｄs-s［ｎ］が６番目のサイクルごとに更新され、Σ−Δ  ＤＰＷＭが平均化を実行するのを許す。この特定の実施形態では、８つのスイッチング周期にわたって平均化が実行され、パルス巾変調信号の高い有効分解能を生じさせる。更に、コントローラのスイッチング動作は、あまり頻繁でなく、アンダーサンプリングが電力消費を最小にする。更に、アンダーサンプリングは、Ａ／Ｄ変換時間、デジタル補償器の処理時間及びＤＰＷＭの有効遅延を含むデジタル制御ループの全処理遅延の影響も最小にし、改善されたシステム安定性を生じさせる。このため、サンプリング／更新周期が増加されるときには、遅延とサンプリング周期との比に比例する位相シフトが最小にされる。
【００４４】
定常モードにより制限されるシステムの動的特性を改善するために、動的モードが導入される。コントローラは、ヒステリシスロジックが３より大きい絶対的エラーを確認したときに動的モードに入る。このときに、システムのクロックレート、二重モードルックアップテーブル（ＬＵＴ）ベースの補償器の制御法則を変更し、そしてΣ−Δ  ＤＰＷＭの内部フィードバックの影響を有効に排除する。このモードでは、Σ−Δ  ＤＰＷＭ内の高速ＤＰＷＭには、各スイッチングサイクルに更新される低分解能コアＤＰＷＭ入力値ｄtr［ｎ］（図２及び３を参照）に対応する制御入力の最上位ビットが直接供給される。コントローラは、エラーの絶対値が１より下がるまで動的モードに留まり、次いで、定常モードにスイッチバックする。定常状態では、制限サイクルを伴わない動作のために必要なパルス巾変調信号の高分解能が再び保証される。過渡状態にあるときに、コントローラは、著しく高速で動作して、より多くの電力を燃やすが、定常状態では、低速で、より効率的に動作する。この考え方は、９９％の時間、定常モードで動作し、全ての時間に電力を燃やす必要がないようにすることをベースとする。従来の解決策は、妥協を使用し、非常に低速ではないが本発明のコントローラより著しく大きな電力を要するコントローラを形成するものであった。
【００４５】
二重モードルックアップモードをベースとする補償器
図９に示す二重モードルックアップテーブル補償器は、従来の乗算器ベース実施の融通性と、以前の技術で示された従来のルックアップテーブル補償器（以下の参照文献３）の低電力消費とを結合する。
【００４６】
従来のＤＳＰ及びマイクロプロセッサベースの補償器実施では、デジタル乗算器を使用して制御値ｄ［ｎ］を計算する。通常、計算は、エラー信号ｅ［ｎ］の現在値、以前のエラー値ｅ［ｎ−１］、ｅ［ｎ−２］、・・・ｅ［ｎ−ｋ］、及び以前の制御出力値ｄ［ｎ−１］、ｄ［ｎ−２］、・・・ｄ［ｎ−ｍ］を使用して行なわれる。新たな値を計算するための一般的アルゴリズムは、次の式で示すことができる。
ｄ［ｎ］＝α1ｄ［ｎ−１］＋α2ｄ［ｎ−２］＋・・・＋αmｄ［ｎ−ｍ］＋
β1ｅ［ｎ］＋β2ｅ［ｎ−１］＋・・・＋βkｅ［ｎ−ｋ］
但し、αi及びβiは、システムの動的性能を形作る補償器係数である。この形式の計算は、一般に、乗算器の使用を必要とし、これは、一般に、大きなオンチップ面積をとり、電力消費が高くなる。低電力装置では、乗算器によりとられる電力の量が、乗算数が最小のアルゴリズムを実行するときでも、通常、許容できないほど高く、当該用途に適さないことになる。
【００４７】
それとは別に、ルックアップテーブル（ＬＵＴ）をベースとする解決策が、従来技術で提案されている（参照文献３に示すように）。提案された解決策では、次の式で表わされる少数の予め計算された値が、ルックアップテーブルに保持され、電力に飢えた乗算器の必要性を排除する。
ｄ［ｎ］＝ｄ［ｎ−１］＋ａｅ［ｎ］＋ｂｅ［ｎ−１］＋ｃｅ［ｎ−２］
その結果、コントローラの電力消費が著しく減少され、比較的小さなチップ面積の実現が許される。
【００４８】
しかしながら、この提案された解決策は、融通性に欠けるという難点があり、従って、本発明の制御方法には適さない。
【００４９】
図９の新規な解決策は、特定の制御値を示すために多数のエントリーを伴う二重モードルックアップテーブルを示す。このテーブルは、低速、普通及び高速と称する３つの主たる部分に分離することができる。定常モードにおける動作及びエラー信号の小さな値に対応するエントリーは、低速部分に記憶され、そして動的モードの動作についての値は、テーブルの高速部分に保持される。普通の部分は、２セットのレジスタを有し、テーブルの出力は、モード制御ビットにより選択された動作モードに依存する。この実施形態は、システムサイズ及び複雑さの最小限の増加で、レギュレータの融通性を許す。２セットの完全に独立したルックアップテーブルでこのシステムを効率的に実施できることに注意されたい。しかしながら、この実施は、システムの電力消費及び補償器により占有されるオンチップ面積については極めて効率が悪い。
【００５０】
確認
本発明の動作は、異なる実施技術を使用する２つの実現化で確認される。第１に、低価格のＦＰＧＡ開発ボードを使用した全デジタルプロートタイプが構築された。次いで、特定用途向け集積回路（ＡＳＩＣ）が構築される。ＡＳＩＣは、図６に示すアナログ遅延セルを使用する。
【００５１】
ＦＰＧＡシステムを使用して、図２及び３のブロック図に基づくＤＰＷＭが構成され、パルス巾変調波形が測定された。
【００５２】
図１０は、制御コマンドｄ［ｎ］（図２を参照）が２つの８ビット値間で切り換えられるときにロジック分析器で捕えられたパルス巾変調波形を示す。新規なＤＰＷＭのこのＦＰＧＡ実施は、６０ＭＨｚまでの一定周波数における動作を許し、これは、他の既知の一定周波数の全デジタル解決策より１桁も高速であることが分かっている。この場合に、低分解能ＤＰＷＭの遅延セルは、ＦＰＧＡのＤフリップ−フロップで構成されており、その典型的な伝播遅延は、２．５ｎｓである。
【００５３】
実験による確認（全デジタルＦＰＧＡ実施）
確認の結果、本発明のアーキテクチャーは、デジタルコントローラを使用できるスイッチング周波数を著しく高めることが示された。使用するＦＰＧＡ構造体よりも高速である集積回路にこの設計を伝達することにより、更に高い周波数（最適化を伴い１００ＭＨｚ及び約１２０ＮＨｚの範囲）でもパルス巾変調信号を達成できると仮定するのが合理的である。これは、当業者に知られた仕方で集積回路に対してアーキテクチャーを実施することに基づく。このようなオンチップ実施のシミュレーション結果が図１１に示され、これらは、１１５ＭＨｚの周波数における動作を確認するものである。
【００５４】
閉ループ動作
コントローラの動作を更に確認するために、図１に示すブロック図に基づく実験システムが構成された。バックコンバータのスイッチングロスを制限するために、スイッチング周波数は、図５に示すプログラム可能な遅延セルを使用して２ＭＨｚに減少された。
【００５５】
バックコンバータは、４Ｖから１０Ｖまで変化する入力電圧で、３．３Ｖの調整された出力において動作し、その出力に１Ａまでの電流を供給するように設計される。定常モードにおける閉ループ動作の結果が図１２に示されている。充分に調整された出力電圧を維持するために、Σ−Δ  ＤＰＷＭコントローラが次々のスイッチング周期にわたりデューティ比（即ち、ｔon時間）をどのように変化させるか明らかである。
【００５６】
図１３は、１２ＭＨｚの超高スイッチング周波数で動作する小型３００ｍＷスイッチングコンバータでの実験結果を示す。この場合に、調整される出力電圧は、１．２Ｖにセットされ、入力電圧は、３．３Ｖである。これらの結果は、新規な方法及びアナログのプログラム可能な遅延セルを使用して特定用途向け集積回路で得られたものである。
【００５７】
０．１Ａないし１Ａの出力負荷変化に対する負荷過渡応答の測定結果が図１４に示されている。過渡状態の際に、動的モードが制御信号モードの高値でアクチベートされ（図８を参照）、コントローラは、負荷変化により生じたオーバーシュートを素早く減少した。第２段階において、出力電圧が希望の調整値に近付くと、モード信号がゼロ値に戻り、そしてコントローラは、改良された電圧調整で特徴付けられた定常モードへ戻る。二重サンプリング技術は、良好な出力電圧調整、及び高速動的応答の両方を生じることが明らかである。
【００５８】
本書は、超高一定スイッチング周波数で動作する低電力ＤＣ−ＤＣコンバータのためのデジタルコントローラについて説明する。マルチビット二次シグマ−デルタ変換（二次Σ−Δ  ＤＰＷＭ）をベースとするデジタルパルス巾変調器（ＤＰＷＭ）の新規なアーキテクチャーが紹介された。二次Σ−Δ  ＤＰＷＭアーキテクチャーは、オンチップ実施に特に適している。これは、高分解能高周波数パルス巾変調信号の生成を許し、小型の低電力ハードウェアで実施することができる。又、本発明は、コントローラの動的性能に不利益を伴うことなく、デジタルコントローラの電力消費に更なる減少を許す新規な二重サンプリング／クロッキングモード制御構成も提供する。実験的ＦＰＧＡベースの実施は、新規なアーキテクチャーの効果を確認する。６０ＭＨｚの周波数におけるパルス巾変調信号が発生され、そして２ＭＨｚで動作するＤＣ−ＤＣコンバータの閉ループ動作が示された。
【００５９】
参照文献
［１］J. Xiao, A. Peterchev, J. Zhang, S.R. Sanders, “An Ultra-Low-Power Digitally-Controlled Back Converter IC for Cellular Phone Applications”in Proc. IEEE APEC'04 Conf., ２００４年、第３８３−３９１ページ。
［２］A. V. Petrchev, J. Xiao, S. R. Sanders, “Architecture and IC Implementation of a Digital VRM Controller”IEEE Transactions on Power Electronics, Special Issue on Digital Control、第１８巻、第３５６−３６４ページ、２００３年１月。
［３］B. Patella, A. Prodic, A. Zirger, D. Maksimovic, “High-Frequency digital controller PWM controller IC for DC-DC converters” IEEE Transactions on Power Electronics, Special Issue on Digital Control、第１８巻、第４３８−４４６ページ、２００３年１月。
［４］A. P. Dancy, R. Amirtharajah, A. P. Chandrakasan, “High-Efficiency Multiple-Output DC-DC Conversion For Low-Voltage Systems”IEEE Transactions on VLSI Systems, 第８巻、第２５２−２６３ページ、２０００年６月。
［５］データシート、ＴＰＳ６２３００、５００ｍＡ、３ＭＨｚ、ステップダウンコンバータ、Texas Instruments Inc.
［６］データシート、ＭＡＸ８５６００、４ＭＨｚ、５００ｍＡ、ステップダウンＤｃ−Ｄｃコンバータ、Maxim。
［７］A. V. Peterchev, S. R. Sanders, “Quantization Resolution and Limit Cycling in Digitally Controlled PWM Converters” IEEE Transactions on Power Electronics, Special Issue on Digital Control、第１８巻、第３０１−３０８ページ、２００３年１月。
［８］H. Peng, A. Prodic, E. Alarcon, D. Maksimovic, “Modeling of Quantization Effects in Digitally Controlled DC-DC Converters”in Proc. IEEE PESC Conf., 2004, ２００４年６月、第４３１２−４３１８ページ。
［９］A. Syed, E. Ahmed, D. Maksimovic, E. Alarcon, “Digital Pulse With Modulator Architectures” in Proc. IEEE PESC'04 Conf.,２００４年、第４６８９−４６９５ページ。
［１０］Smith, K. M.; Smedley, K. M.; Yunhong Ma; “Realization of a digital PWM power amplifier using noise and ripple shaping”IEEE PESC'95 第９６−１０２ページ。
［１１］Z. Lu, Z. Qian, Y. Zang, W. Yao, G. Chan, Y. Wang, “Reduction of digital PWM limit ring with novel control algorithm”IEEE APEC 2001、第５２１−５２５ページ。
［１２］D. A. Johns, K. Martin, Analog Integrated Circuit Design, Wiley & Sons, １９９７年、第５３７−５５９ページ。
【図面の簡単な説明】
【００６０】
【図１】本発明のデジタルコントローラで調整されるバックコンバータのブロック図である。
【図２】マルチビット二次シグマデルタ変換に基づく本発明のデジタルパルス巾変調器（ＤＰＷＭ）のブロック図である。
【図３】マルチビット二次シグマデルタＤＰＷＭの詳細な実施を示す図である。
【図４ａ】一次マルチビットシグマデルタＤＰＷＭが使用される場合の実験的スイッチングコンバータの出力電圧における望ましからぬ低周波トーンを示す図で、Ｃｈ１：コンバータ出力電圧のＡＣ成分（スケール１００ｍＶ／目盛）、及びＣｈ２：パルス巾変調信号である。
【図４ｂ】二次マルチビットシグマデルタＤＰＷＭが実験的システムにおいてノイズ問題をいかに排除するか示す図で、Ｃｈ１：コンバータ出力電圧のＡＣ成分（スケール１００ｍＶ／目盛）、及びＣｈ２：パルス巾変調信号（図１のｃ(ｔ)）である。
【図５】本発明のＤＰＷＭのプログラム可能遅延セルのデジタル実施を示す図である。
【図６】本発明のＤＰＷＭのプログラム可能遅延セルのアナログ実施を示す図である。
【図７】外部クロック信号との周波数同期を許す周波数調整ブロックを示す図である。
【図８】本発明のデジタルコントローラの二重サンプリング／クロッキングモードを示すブロック図である。
【図９】柔軟な二重モードルックアップテーブルに基づくデジタル補償器を示す図である。
【図１０】Σ−Δデジタルパルス巾変調器により発生された６０ＭＨｚの実験的パルス巾変調波形を示す図である。
【図１１】シミュレーション結果、即ちΣ−Δ  ＤＰＷＭ  ＩＣにより発生された１１５ＭＨｚにおけるパルス巾変調波形を示す図で、Ｃ及びｃ-は、デッドタイム回路（図４）の出力であり、デューティ６から９は、１０ビット入力制御値ｄ［ｎ］の最上位４ビットである。
【図１２】Ｖin＝８Ｖの場合に２．０６ＭＨｚスイッチング周波数における本発明のデジタルコントローラの定常動作を示す図で、Ｃｈ．１：出力電圧ｖout(ｔ)（５００ｍＶ／目盛）、Ｃｈ．２：パルス巾変調制御信号ｃ(ｔ)、そして時間スケールは、２００ｎｓ／目盛である。
【図１３】Ｖin＝３．３Ｖの場合に１２ＭＨｚスイッチング周波数における本発明のデジタルコントローラの定常動作を示す図で、Ｃｈ．１：パルス巾変調制御信号ｃ(ｔ)、時間スケールは、１００ｎｓ／目盛、Ｃｈ．２：出力電圧ｖout(ｔ)（２００ｍＶ／目盛）である。
【図１４】０．１Ａと１Ａとの間の負荷変化に対する過渡応答を示す図で、Ｃｈ．１：出力電圧ｖout(ｔ)（５０ｍＶ／目盛−ＡＣスケール）、Ｃｈ．２：負荷過渡、及び時間スケールは、１００μｓ／目盛である。
【図１】
2008522564.tif 000004
【図２】
2008522564.tif 000005
【図３】
2008522564.tif 000006
【図４ａ】
2008522564.tif 000007
【図４ｂ】
2008522564.tif 000008
【図５】
2008522564.tif 000009
【図６】
2008522564.tif 000010
【図７】
2008522564.tif 000011
【図８】
2008522564.tif 000012
【図９】
2008522564.tif 000013
【図１０】
2008522564.tif 000014
【図１１】
2008522564.tif 000015
【図１２】
2008522564.tif 000016
【図１３】
2008522564.tif 000017
【図１４】
2008522564.tif 000018
【手続補正書】
【提出日】平成19年6月18日(2007.6.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＤＣ−ＤＣスイッチングコンバータに使用するためのディジタルコントローラであって、
マルチビットディジタルパルス幅変調器と、
該ディジタルパルス幅変調器にリンクされた２重サンプリング／クロッキングモード補償器と、
を備え、
前記ディジタルパルス幅変調器と前記２重サンプリング／クロッキングモード補償器とが、高い一定のスイッチング周波数で動作する低電力ＤＣ−ＤＣスイッチモード電源を制御するように協働して動作することができるようになっており、
低電力消費により動作することができる、ことを特徴とするディジタルコントローラ。
【請求項２】
スイッチング周波数より低い周波数でアンダーサンプリングされること及びスイッチングレートでサンプリングされることのうちの少なくとも一方とすることができる出力電圧を発生させる、請求項１に記載のディジタルコントローラ。
【請求項３】
出力電圧を発生させ、
スイッチングレートで前記出力電圧をサンプリングして高速過渡応答を与えることができ、
さらに、スイッチング周波数より低い周波数で前記出力電圧をアンダーサンプリングして消費電力を低減する、請求項１に記載のディジタルコントローラ。
【請求項４】
定常モード及び動的モードを有するように構成され、
サンプリングすることができる出力電圧を発生させる、ディジタルコントローラであって、
前記出力電圧は、前記ディジタルコントローラが前記定常モードにあるときにはスイッチング周波数より低い周波数でサンプリングされ、前記ディジタルコントローラが前記動的モードにあるときにはスイッチングレートでサンプリングされる、請求項１に記載のディジタルコントローラ。
【請求項５】
前記ディジタルパルス幅変調器が、複数のスイッチング周期にわたって該複数のスイッチング周期からの出力に基づいている複数の考えられる個別の値の間において、パルス幅変調信号のデューティ比を変化させるように動作可能となっており、
高分解能ディジタル制御コマンドに等しい平均デューティ比の値が確立される、請求項１に記載のディジタルコントローラ。
【請求項６】
前記ディジタルパルス幅変調器が２次マルチビットシグマ−デルタディジタルパルス幅変調を用いる、請求項１に記載のディジタルコントローラ。
【請求項７】
前記ディジタルパルス幅変調器が２次マルチビットシグマ−デルタディジタルパルス幅変調を用いるディジタルコントローラであって、
さらに、電力消費を低減するための２重モード補償器を含み、
前記ディジタルパルス幅変調器の定常状態における有効分解能を向上させて複数の過渡状態の間における応答を向上させる、請求項１に記載のディジタルコントローラ。
【請求項８】
前記ディジタルパルス幅変調器が２次マルチビットシグマ−デルタディジタルパルス幅変調を用いかつ遅延線を含むディジタルコントローラであって、
前記遅延線が、ディジタルプログラム可能なセルを含んで異なる電力ステージにおける周波数スイッチングを可能としている、請求項１に記載のディジタルコントローラ。
【請求項９】
前記ディジタルパルス幅変調器が２次マルチビットシグマ−デルタディジタルパルス幅変調を用いかつ遅延線を含むディジタルコントローラであって、
前記遅延線が、ディジタルプログラム可能なセルを含んで異なる電力ステージにおける周波数スイッチングを可能としており、
さらに、外部クロックとの同期を可能にするためのアナログプログラム可能な遅延セル及び１／２線＋１周波数レギュレータを具備する、請求項１に記載のディジタルコントローラ。
【請求項１０】
高い動作周波数が約１ＭＨｚと５ＭＨｚとの間にある請求項１に記載のディジタルコントローラ。
【請求項１１】
超高速スイッチング周波数が約１０ＭＨｚより高い請求項１に記載のディジタルコントローラ。
【請求項１２】
高い分解能が制限サイクル発振を伴わずに十分な出力電圧調整を与える分解能である、請求項１に記載のディジタルコントローラ。
【請求項１３】
低い分解能が、６ビット未満の分解能を有する約１ＭＨｚと５ＭＨｚとの間における高い周波数の間における通常のカウンタベース解決策の分解能である、請求項１に記載のディジタルコントローラ。
【請求項１４】
ＤＣ−ＣＤスイッチングコンバータに使用するためのディジタルコントローラであって、
マルチビットディジタルパルス幅変調器と、
該ディジタルパルス幅変調器にリンクされた２重サンプリング／クロッキングモード補償器と、
を備え、
前記ディジタルパルス幅変調器と前記２重サンプリング／クロッキングモード補償器とが、高い一定のスイッチング周波数で動作する低電力ＤＣ−ＤＣスイッチモード電源を制御するように協働して動作することができるようになっており、
出力電圧を発生させ、低い電力消費により動作することができ、
スイッチングレートで前記出力電圧をサンプリングして高速過渡応答を与えることができ、
さらに、スイッチング周波数より低い周波数で前記出力電圧をアンダーサンプリングして、当該ディジタルコントローラが前記スイッチングレートで前記出力電圧をサンプリングするときに生ずる消費電力のレベルよりも低いレベルにまで消費電力を低減することができる、
ことを特徴とするディジタルコントローラ。
【請求項１５】
定常モード及び動的モードを有するように構成され、
サンプリングすることができる出力電圧を発生させる、ディジタルコントローラであって、
前記出力電圧は、前記ディジタルコントローラが前記定常モードにあるときにはスイッチング周波数より低い周波数でサンプリングされ、前記ディジタルコントローラが前記動的モードにあるときにはスイッチングレートでサンプリングされる、請求項１４に記載のディジタルコントローラ。
【請求項１６】
前記ディジタルパルス幅変調器が、複数のスイッチング周期にわたって該複数のスイッチング周期からの出力に基づいている複数の考えられる個別の値の間において、パルス幅変調信号のデューティ比を変化させるように動作可能となっており、
高分解能ディジタル制御コマンドに等しい平均デューティ比の値が確立される、請求項１４に記載のディジタルコントローラ。
【請求項１７】
前記ディジタルパルス幅変調器が２次マルチビットシグマ−デルタディジタルパルス幅変調を用いる、請求項１４に記載のディジタルコントローラ。
【請求項１８】
前記ディジタルパルス幅変調器が２次マルチビットシグマ−デルタディジタルパルス幅変調を用いるディジタルコントローラであって、
電力消費を低減するための２重モード補償器を含み、
前記ディジタルパルス幅変調器の定常状態における有効分解能を向上させて複数の過渡状態の間における応答を向上させる、請求項１４に記載のディジタルコントローラ。
【請求項１９】
前記ディジタルパルス幅変調器が２次マルチビットシグマ−デルタディジタルパルス幅変調を用いかつ遅延線を含むディジタルコントローラであって、
前記遅延線が、ディジタルプログラム可能なセルを含んで異なる電力ステージにおける周波数スイッチングを可能としている、請求項１４に記載のディジタルコントローラ。
【請求項２０】
前記ディジタルパルス幅変調器が２次マルチビットシグマ−デルタディジタルパルス幅変調を用いかつ値沿線を含むディジタルコントローラであって、
前記遅延線が、ディジタルプログラム可能なセルを含んで異なる電力ステージにおける周波数スイッチングを可能としており、
さらに、外部クロックとの同期を可能にするためのアナログプログラム可能な遅延セル及び１／２線＋１周波数レギュレータを具備する、請求項１４に記載のディジタルコントローラ。
【請求項２１】
高い動作周波数が約１ＭＨｚと５ＭＨｚとの間にある請求項１４に記載のディジタルコントローラ。
【請求項２２】
超高速スイッチング周波数が約１０ＭＨｚより高い請求項１４に記載のディジタルコントローラ。
【請求項２３】
高い分解能が制限サイクル発振を伴わずに十分な出力電圧調整を与える分解能である、請求項１４に記載のディジタルコントローラ。
【請求項２４】
低い分解能が、６ビット未満の分解能を有する約１ＭＨｚと５ＭＨｚとの間における高い周波数の間における通常のカウンタベース解決策の分解能である、請求項１４に記載のディジタルコントローラ。
【請求項２５】
比較的高い一定のスイッチング周波数で低電力ＤＣ−ＤＣスイッチモード電源を制御する方法であって、
高分解能ディジタルパルス幅変調器の定常状態モードにおいてアンダーサンプリングを行う段階と、
過渡中にスイッチングレートでサンプリングを行って前記ディジタルパルス幅変調器の有効分解能が比較的低くなるようにする段階と、
を含むことを特徴とする方法。
【請求項２６】
高い動作周波数が約１ＭＨｚと５ＭＨｚとの間にある請求項２５に記載の方法。
【請求項２７】
長高速スイッチング周波数が約１０ＭＨｚより高い請求項２５に記載の方法。
【請求項２８】
高い分解能が制限サイクル発振を伴わずに十分な出力電圧調整を与える分解能である、請求項２５に記載の方法。
【請求項２９】
低い分解能が、６ビット未満の分解能を有する約１ＭＨｚと５ＭＨｚとの間における高い周波数の間における通常のカウンタベース解決策の分解能である、請求項２５に記載の方法。
【請求項３０】
２次マルチビットシグマ−デルタ原理を２重サンプリング補償器とともに用いて高周波数及び低電力消費を達成する、請求項２５に記載の方法。
【請求項３１】
２次マルチビットシグマ−デルタ原理を用いて前記ディジタルパルス幅変調器の一部であるＤＣ−ＤＣスイッチモード電源からのトーンを排除する、請求項２５に記載の方法。
【請求項３２】
前記ディジタルパルス幅変調器のベースをリング発振器構造とする段階と、
前記ディジタルパルス幅変調器の周波数をディジタル制御する段階と、
をさらに含む請求項２５に記載の方法。
【請求項３３】
混合信号実施を用いてリング発振器に基づいた前記ディジタルパルス幅変調器の周波数を制御する段階をさらに含む請求項３２に記載の方法。
【国際調査報告】
2008522564.tif 000019
2008522564.tif 000020