(57)【特許請求の範囲】
【請求項１】
対象回路の設計データを基に前記対象回路のシミュレーションを行なうコンピュータに、
前記対象回路のアイパターンを生成すべく予め規定されたテストパターンにおいて同じ値が最も長く連続する際の連続最長ビット数を取得させ、
前記対象回路に立上りステップ信号を入力した際の立上りステップ応答のシミュレーションを実行させ、
前記対象回路に立下りステップ信号を入力した際の立下りステップ応答のシミュレーションを実行させ、
前記立上りステップ応答のシミュレーションおよび立下りステップ応答のシミュレーションの結果を解析させ、
前記連続最長ビット数および前記解析結果に基づき、アイパターンのアイ内の上側形状を規定する上側テストパターンと、アイパターンのアイ内の下側形状を規定する下側テストパターンとを生成させ、
前記対象回路に前記上側テストパターンおよび前記下側テストパターンを入力した際の応答のシミュレーションを実行させることを特徴とする回路シミュレータプログラム。
【請求項２】
前記コンピュータに、
前記上側テストパターンを生成させる際、
前記立下りステップ応答の解析結果に基づき、前記立下りステップ応答の立下り変化開始時刻から、前記連続最長ビット数に１ビット分の時間を乗じた連続最長ビット時間内で前記立下りステップ応答が最小値に到達するまでの立下りピーク時間幅を算出させ、
前記立下りピーク時間幅と前記連続最長ビット時間とを比較させ、
前記立下りピーク時間幅が前記連続最長ビット時間よりも小さい場合、１ビット分の“１”の後に前記立下りピーク時間幅に応じた数の“０”が連続するパターンを一単位として含むパターンを、前記上側テストパターンとして生成させる一方、
前記立下りピーク時間幅が前記連続最長ビット時間以上である場合、１ビット分の“１”の後に前記連続最長ビット時間に応じた数の“０”が連続するパターンを一単位として含むパターンを、前記上側テストパターンとして生成させることを特徴とする請求項１記載の回路シミュレータプログラム。
【請求項３】
前記コンピュータに、
前記下側テストパターンを生成する際、
前記立上りステップ応答の解析結果に基づき、前記立上りステップ応答の立上り変化開始時刻から、前記連続最長ビット数に１ビット分の時間を乗じた連続最長ビット時間内で前記立上りステップ応答が最大値に到達するまでの立上りピーク時間幅を算出させ、
前記立上りピーク時間幅と前記連続最長ビット時間とを比較させ、
前記立上りピーク時間幅が前記連続最長ビット時間よりも小さい場合、１ビット分の“０”の後に前記立上りピーク時間幅に応じた数の“１”が連続するパターンを一単位として含むパターンを、前記下側テストパターンとして生成させる一方、
前記立上りピーク時間幅が前記連続最長ビット時間以上である場合、１ビット分の“０”の後に前記連続最長ビット時間に応じた数の“１”が連続するパターンを一単位として含むパターンを、前記下側テストパターンとして生成させることを特徴とする請求項２記載の回路シミュレータプログラム。
【請求項４】
前記コンピュータに、前記上側テストパターンおよび前記下側テストパターンを生成させる前に、前記立上りステップ応答の解析結果および前記立下りステップ応答の解析結果に基づき、前記対象回路における反射量をチェックさせ、
前記反射量が許容値を超えたと判断した場合、その旨を利用者に通知する処理を前記コンピュータに実行させるとともに前記コンピュータにおいて前記対象回路に対する処理を終了させる一方、前記反射量が前記許容値以下であると判断した場合、前記コンピュータに前記上側テストパターンおよび前記下側テストパターンを生成させることを特徴とする請求項１乃至請求項３のいずれか一項に記載の回路シミュレータプログラム。
【請求項５】
前記コンピュータに、
前記立上りステップ応答の解析および前記立下りステップ応答の解析を実行させる際、
前記立上りステップ信号または前記立下りステップ信号の入力遅延時間と、前記連続最長ビット数に１ビット分の時間を乗じた連続最長ビット時間と、前記対象回路の入力端から観測点までの伝搬遅延時間に１よりも大きい所定係数を乗じた値とを加算したステップ応答解析時間を算出させ、
前記ステップ応答解析時間に亘って前記立上りステップ応答の解析および前記立下りステップ応答の解析を実行させることを特徴とする請求項２乃至請求項４のいずれか一項に記載の回路シミュレータプログラム。
【請求項６】
対象回路の設計データを基に前記対象回路のシミュレーションを行なう装置であって、
前記対象回路のアイパターンを生成すべく予め規定されたテストパターンにおいて同じ値が最も長く連続する際の連続最長ビット数を取得する取得部と、
前記対象回路に立上りステップ信号を入力した際の立上りステップ応答のシミュレーションと、前記対象回路に立下りステップ信号を入力した際の立下りステップ応答のシミュレーションとを実行するシミュレーション部と、
前記立上りステップ応答のシミュレーションおよび立下りステップ応答のシミュレーションの結果を解析するステップ応答解析部と、
前記連続最長ビット数および前記解析結果に基づき、アイパターンのアイ内の上側形状を規定する上側テストパターンと、アイパターンのアイ内の下側形状を規定する下側テストパターンとを生成するテストパターン生成部とを有し、
前記シミュレーション部は、前記上側テストパターンと前記下側テストパターンとを用いて、前記対象回路のシミュレーションを行なうことを特徴とする装置。
【請求項７】
コンピュータにより、対象回路のアイパターンを、予め規定されたテストパターンに基づき、シミュレーションによって生成する方法であって、
前記テストパターンにおいて同じ値が最も長く連続する際の連続最長ビット数を取得し、
立上りステップ信号を前記対象回路に入力した際の立上りステップ応答の解析、および、立下りステップ信号を前記対象回路に入力した際の立下りステップ応答の解析をそれぞれ実行し、
前記連続最長ビット数と前記立下りステップ応答の解析結果とに基づき、前記アイパターンのアイ内の上側形状を規定する上側テストパターンを生成するとともに、前記連続最長ビット数と前記立上りステップ応答の解析結果とに基づき、前記アイパターンのアイ内の下側形状を規定する下側テストパターンを生成する、アイパターン生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、回路シミュレータプログラム，装置およびアイパターン生成方法に関する。
【背景技術】
【０００２】
アイパターン（eye pattern）は、信号波形の遷移を多数サンプリングし重ね合わせてグラフィカルに表示したものである。より具体的には、例えば、図２５に示すように、アイパターンは、過渡波形からクロックの周期でサンプリングした波形を重ね合わせたもので、高速伝送波形の伝送可否判断に使用される。なお、図２５は一般的なアイパターンの一例を示す図である。
【０００３】
アイパターンの描き方について図２６（Ａ）〜図２６（Ｃ）を参照しながら説明する。図２６（Ａ）〜図２６（Ｃ）はアイパターンの描き方を説明する図である。また、図２６（Ａ）は過渡波形の一例を示す図、図２６（Ｂ）は図２６（Ａ）に示す過渡波形からフレーム毎にサンプリングされた波形を示す図、図２６（Ｃ）はフレーム毎にサンプリングされた波形を重ね合わせて描画されたアイパターンを示す図である。
【０００４】
図２６（Ａ）に示すような過渡波形のアイパターンを描く場合、まず、当該過渡波形について、クロック周期のトリガを中心にして前後同じ幅を有する複数のフレームが規定される。図２６（Ａ）では４つのフレーム１〜４が図示されている。各フレームの領域は、１ビット分の信号幅よりも若干広くなるように規定され、これにより、前後のフレーム間には重複する領域が存在している。
【０００５】
上述のように規定された各フレームの波形が、図２６（Ａ）に示す過渡波形からサンプリングされる。このとき、フレーム１〜４のそれぞれについてサンプリングされた波形は例えば図２６（Ｂ）に示すようになる。
そして、図２６（Ｂ）に示すようにフレーム毎にサンプリングされた波形を、例えばトリガのタイミングを基準にして重ね合わせることにより、図２６（Ｃ）に示すように、アイパターンが描画される。
【０００６】
このように描画されたアイパターンを参照することで、以下のように波形品質の判定・確認を行なうことができる。
アイパターンにおいて、複数の波形が同じ位置（タイミング）で重なっていれば、アイパターンを成す波形の幅は細くなり、アイパターンは、中央の空間（アイパターンの内側の形状）が広く開いた状態になる。このような状態を「アイが開いている」と言う。判定対象波形のアイパターンのアイが開いている場合、判定対象波形は、品質の良い波形であると判定される。
【０００７】
逆に、アイパターンにおいて、複数の波形の位置（タイミング）がずれていれば、アイパターンを成す波形の幅は太くなり、アイパターンは、中央の空間が閉じた状態になる。このような状態を「アイが閉じている」と言う。判定対象波形のアイパターンのアイが閉じている場合、信号の伝送が不可能になり、判定対象波形は、品質の悪い波形であると判定される。
【０００８】
一般に、判定対象となる伝送信号の規格毎に、アイ（アイパターンの内側）が、どの程度、開いている必要があるかが定義されており、判定対象回路で得られたアイパターンのアイのサイズが、定義されたサイズに満たない場合、その判定対象回路は、規格の認定を受けることができない。なお、伝送信号の規格としては、例えば、ＵＳＢ（Universal Serial Bus），ＰＣＩ（Peripheral Component Interconnect）-Express，ＤＤＲ（Double Data Rate）メモリ等の規格が挙げられる。
【０００９】
ここで、アイパターンをシミュレーションによって生成する一般的な手順について、図２７に示すフローチャート（ステップＳ１，Ｓ２）に従って説明する。
シミュレーションに先立ち、対象回路に関する回路情報、および、入力パルスのテストパターンが、それぞれデータベースＤ１およびＤ２に予め保存されている。
【００１０】
そして、データベースＤ２におけるテストパターンを対象回路に入力した時に当該対象回路から出力される波形が、データベースＤ１における回路情報に基づく回路シミュレーションによって得られる（ステップＳ１）。ついで、回路シミュレーションによって得られた出力波形のアイパターンが、図２６（Ａ）〜図２６（Ｃ）を参照しながら上述した手順で作成され、ディスプレイ上に表示される（ステップＳ２）。
【００１１】
ところで、近年、信号の伝送速度が高速になっており、アイパターンによる波形品質の確認が極めて重要となっている。特に、波形品質の確認に際しては、アイパターンの内側の形状つまりアイの形状が重要であり、シミュレーションによってアイパターンの内側の形状を効率よく求めることが望まれている。
【００１２】
しかし、アイパターンの内側の形状は、入力信号のビットパターンに依存する符号間干渉や、伝送損失や、多重反射の現象が組み合わさって複雑に変化するほか、アイパターンの内側の形状としてワーストケースが発生するテストパターンは、対象回路の回路条件毎に異なる。このため、アイパターンの内側（アイ）の形状を正確に求めるには、様々なテストパターンを対象回路に入力する必要があり、その様々なテストパターンによる出力波形のシミュレーションに、多大な時間を要する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−３６８８２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
１つの側面では、本件は、アイパターンを高速かつ高精度に生成することを目的とする。
【課題を解決するための手段】
【００１５】
本件の回路シミュレータプログラムは、対象回路の設計データを基に前記対象回路のシミュレーションを行なうコンピュータに、前記対象回路のアイパターンを生成すべく予め規定されたテストパターンにおいて同じ値が最も長く連続する際の連続最長ビット数を取得させ、前記対象回路に立上りステップ信号を入力した際の立上りステップ応答のシミュレーションを実行させ、前記対象回路に立下りステップ信号を入力した際の立下りステップ応答のシミュレーションを実行させ、前記立上りステップ応答のシミュレーションおよび立下りステップ応答のシミュレーションの結果を解析させ、前記連続最長ビット数および前記解析結果に基づき、アイパターンのアイ内の上側形状を規定する上側テストパターンとアイパターンのアイ内の下側形状を規定する下側テストパターンとを生成させ、前記対象回路に前記上側テストパターンおよび前記下側テストパターンを入力した際の応答のシミュレーションを実行させる。
【００１６】
また、本件の装置は、対象回路の設計データを基に前記対象回路のシミュレーションを行なう装置であって、前記対象回路のアイパターンを生成すべく予め規定されたテストパターンにおいて同じ値が最も長く連続する際の連続最長ビット数を取得する取得部と、前記対象回路に立上りステップ信号を入力した際の立上りステップ応答のシミュレーションと、前記対象回路に立下りステップ信号を入力した際の立下りステップ応答のシミュレーションとを実行するシミュレーション部と、前記立上りステップ応答のシミュレーションおよび立下りステップ応答のシミュレーションの結果を解析するステップ応答解析部と、前記連続最長ビット数および前記解析結果に基づき、アイパターンのアイ内の上側形状を規定する上側テストパターンと、アイパターンのアイ内の下側形状を規定する下側テストパターンとを生成するテストパターン生成部とを有し、前記シミュレーション部は、前記上側テストパターンと前記下側テストパターンとを用いて、前記対象回路のシミュレーションを行なう。
【００１７】
さらに、本件のアイパターン生成方法は、コンピュータにより、対象回路のアイパターンを、予め規定されたテストパターンに基づき、シミュレーションによって生成するものであって、前記テストパターンにおいて同じ値が最も長く連続する際の連続最長ビット数を取得し、立上りステップ信号を前記対象回路に入力した際の立上りステップ応答の解析、および、立下りステップ信号を前記対象回路に入力した際の立下りステップ応答の解析をそれぞれ実行し、前記連続最長ビット数と前記立下りステップ応答の解析結果とに基づき、前記アイパターンのアイ内の上側形状を規定する上側テストパターンを生成するとともに、前記連続最長ビット数と前記立上りステップ応答の解析結果とに基づき、前記アイパターンのアイ内の下側形状を規定する下側テストパターンを生成する。
【発明の効果】
【００１８】
本件によれば、アイパターンを高速かつ高精度に生成することができる。
【図面の簡単な説明】
【００１９】
【図１】本実施形態のアイパターン生成装置のハードウェア構成および機能構成を示すブロック図である。
【図２】符号間干渉を説明するための回路を示す図である。
【図３】（Ａ），（Ｂ）は、それぞれ、図２に示す回路の送信波形の例を示す図である。
【図４】（Ａ），（Ｂ）は、それぞれ、図３（Ａ）および図３（Ｂ）に示す送信波形を図２に示す回路によって伝送して得られた受信波形の例を示す図である。
【図５】アイパターンの内側の形状を模式的に示す図である。
【図６】回路情報を説明すべく対象回路の具体的な構成例を示す回路図である。
【図７】図１に示すアイパターン生成装置によるアイパターン生成手順を説明するためのフローチャートである。
【図８】図１に示す伝搬遅延時間算出部による算出手順を説明するためのフローチャートである。
【図９】図１に示す取得部による連続最長ビット数の取得手順を説明するためのフローチャートである。
【図１０】図１に示すステップ応答解析部による解析手順を説明するためのフローチャートである。
【図１１】（Ａ），（Ｂ）は図１に示すステップ応答解析部による解析結果を示す図であり、（Ａ）は解析対象の定義情報の一例を示す図、（Ｂ）は（Ａ）の定義情報によって特定される解析対象についての解析結果の一例を示す図である。
【図１２】図１に示す変化開始時刻判断部による判断手順を説明するためのフローチャートである。
【図１３】図１に示すチェック部による反射量チェック手順を説明するためのフローチャートである。
【図１４】図１に示すチェック部による反射量チェック手順を説明するための波形図である。
【図１５】図１に示すテストパターン生成部による、アイの上側テストパターンの生成手順を説明するためのフローチャートである。
【図１６】図１に示すテストパターン生成部による、アイの下側テストパターンの生成手順を説明するためのフローチャートである。
【図１７】図１に示すテストパターン生成部による、アイの上側／下側テストパターンの生成手順を説明するための波形図である。
【図１８】（Ａ），（Ｂ）は、それぞれ、図１７の波形図に対応する状態で生成される上側テストパターンおよび下側テストパターンを示す図である。
【図１９】図１に示すテストパターン生成部による、アイの上側／下側テストパターンの生成手順を説明するための波形図である。
【図２０】（Ａ），（Ｂ）は、それぞれ、図１９の波形図に対応する状態で生成される上側テストパターンおよび下側テストパターンを示す図である。
【図２１】（Ａ），（Ｂ）は、それぞれ、図２０（Ａ）および図２０（Ｂ）に示す上側テストパターンおよび下側テストパターンを対象回路に入力した際の、当該対象回路からの出力波形（応答波形）をシミュレートした結果を示す図である。
【図２２】（Ａ），（Ｂ）は、それぞれ、図２１（Ａ）および図２１（Ｂ）に示す出力波形（応答波形）から生成される上側アイパターンおよび下側アイパターンを示す図である。
【図２３】図２２（Ａ）および図２２（Ｂ）に示す上側アイパターンおよび下側アイパターンを合成して生成されるアイパターンを示す図である。
【図２４】対象回路について本実施形態のアイパターン生成装置によって得られたアイパターン（図２３）と同対象回路について従来技術によって得られたアイパターン（図２５）とを重ね合わせて示す図である。
【図２５】一般的なアイパターンの一例を示す図である。
【図２６】（Ａ）〜（Ｃ）はアイパターンの描き方を説明する図であり、（Ａ）は過渡波形の一例を示す図、（Ｂ）は（Ａ）に示す過渡波形からフレーム毎にサンプリングされた波形を示す図、（Ｃ）はフレーム毎にサンプリングされた波形を重ね合わせて描画されたアイパターンを示す図である。
【図２７】アイパターンをシミュレーションによって生成する一般的な手順を説明するためのフローチャートである。
【発明を実施するための形態】
【００２０】
以下、図面を参照して実施の形態を説明する。
〔１〕概要
〔１−１〕アイが閉じる原因
アイパターンのアイが閉じる原因は、幾つか考えられるが、本実施形態では、シミュレーションで求めることが可能な以下の３つの現象(1)〜(3)が、アイが閉じる原因として取り扱われる。
【００２１】
(1) 伝送損失
伝送損失とは、ドライバ素子から出力された信号がレシーバ素子に到達するまでに減衰する現象である。高速伝送では、素子の立上り速度／立下り速度が速いため、伝送される信号は、高い周波数成分を有している。しかし、ＰＣＢ（Printed Circuit Board）上の配線では、高周波成分の減衰が大きいため、信号波形が大きく鈍り、アイが小さくなる。
(2) 反射
ドライバ素子とレシーバ素子との間における要素によりインピーダンスの不整合が生じると、その要素において、信号が、透過する信号と反射する信号とに分かれ、信号波形が大きく乱れる。このような信号波形の乱れによりアイが小さくなる。高速に伝送される信号では、このような反射はできるだけ小さく抑える必要がある。
(3) 入力パターンに依存する符号間干渉
符号間干渉については、次項〔１−２〕にて詳述する。
【００２２】
〔１−２〕符号間干渉
符号間干渉とは、入力信号のパターンによって、受信波形において立上り波形や立下り波形が変わってくる現象である。伝送速度が高速になると、それまで０または１として扱えていたデジタル信号が、０または１に安定する前に次のビットに遷移するようになり、アナログ的な振る舞いを示し、符号間干渉が発生する。
【００２３】
図２〜図４を参照しながら、符号間干渉についてより具体的に説明する。ここで、図２は、符号間干渉を説明するための回路を示す図である。図３（Ａ）および図３（Ｂ）は、それぞれ、図２に示す回路の送信波形の例を示す図である。図４（Ａ）および図４（Ｂ）は、それぞれ、図３（Ａ）および図３（Ｂ）に示す送信波形を図２に示す回路によって伝送して得られた受信波形の例を示す図である。なお、図３（Ａ），図３（Ｂ），図４（Ａ）および図４（Ｂ）において、横軸は時間、縦軸は電圧を示す。
【００２４】
図２に示す回路においては、ドライバ素子，伝送路およびレシーバ素子がそなえられている。ドライバ素子は、０，１からなる二値信号を入力されると、二値信号に応じた送信波形を出力する。ドライバ素子からの送信波形は、伝送路を介してレシーバ素子に伝送され、レシーバ素子によって受信される。図２に示すように、ドライバ素子に二値信号として０１が入力されると、ドライバ素子は立上りステップ信号（立上り波形）を出力する。そして、立上りステップ信号（立上り波形）が伝送路を伝送されると、レシーバ素子での受信波形は、図２に示すように、立上り波形が鈍った状態になっている。
【００２５】
図２に示すような回路において、ドライバ素子に対して、例えば１０の繰り返し信号を入力パターンとして入力した場合、ドライバ素子から伝送路に入力される送信波形は、図３（Ａ）に示すように周期的に変化する矩形波となる。図３（Ａ）に示すような矩形波が伝送路を伝送されると、レシーバ素子での受信波形は、図４（Ａ）に示すように、周期的に変化する正弦波となる。
【００２６】
一方、図２に示すような回路において、ドライバ素子に対して、例えば二値信号１１０００００１０１１０を入力パターンとして入力した場合、ドライバ素子から伝送路に入力される送信波形は、図３（Ｂ）に示すように、入力信号の値１または０に応じた矩形波となる。図３（Ｂ）に示すような矩形波が伝送路を伝送されると、レシーバ素子での受信波形は、図４（Ｂ）に示すように、入力パターンに依存して大きく変化する。このとき、図３（Ｂ）および図４（Ｂ）に示すように、入力パターンにおいて、同じ値０（または１）のビットが連続した後に１ビットだけ他の値１（または０）に変化し再び元の値０（または１）に戻る場合に、符号間干渉が大きくなる。
【００２７】
つまり、同じ値０または１のビットが連続すると、受信側での電圧レベル（ＤＣ(Direct Current)レベル）がLow側またはHigh側に変化する。反射が無い場合、電圧レベルが最もLow側またはHigh側に寄っている状態で波形が短いビット幅で変化すると、図４（Ｂ）の符号Ｐを付した部分に示すように、波形は、実際のビットの値に対応する電圧レベルまで到達することができず、マージンが小さく最も厳しい状態になる。したがって、入力パターンにおいて同じ値のビットが連続した後に１ビットだけ他の値に変化し再び元の値に戻る場合に、符号間干渉によるアイパターンの内側形状（アイ形状）のワーストケースが発生する。
【００２８】
〔１−３〕伝送損失と反射と符号間干渉とが組み合わさった場合のアイパターンの内側形状のワーストケース
符号間干渉によるアイパターンの内側形状のワーストケースについて述べたが、実際の回路では、アイパターンの内側形状は、符号間干渉以外に、伝送損失の影響やインピーダンス不整合による多重反射の影響を受ける。このため、アイパターンの内側形状のワーストケースは、符号間干渉に加え伝送損失を考慮した状態での多重反射を含み、電圧レベルがHigh側に最も大きく（またはLow側に最も小さく）なった後にテストパターンのビット値が短く（１ビットだけ）変化した場合に発生する。また、反射は回路構成に依存して多重に発生するため、アイパターンの内側形状において反射を考慮するには様々なテストパターンでシミュレーションを行なう必要があり、反射のための解析処理に多大な時間を要している。
【００２９】
〔１−４〕本実施形態におけるアイパターンの生成原理
判定対象波形のアイパターンの内側形状は、当該判定対象波形のワーストケースに対応している。以下の説明では、図５に示すように、アイパターンの内側形状の上側、つまり上側の波形を「アイの上側」と呼び、アイパターンの内側形状の下側、つまり下側の波形を「アイの下側」と呼ぶ。なお、図５は、アイパターンの内側（アイ）の形状を模式的に示す図である。また、図５において、横軸は時間、縦軸は電圧を示す。
【００３０】
本実施形態では、対象回路についてのステップ応答解析を行なうことにより伝送損失を含んだ反射の影響を事前に調べ、調べた結果と予め規定されたアイパターン生成用テストパターンとに基づき、下記のような上側テストパターンおよび下側テストパターンが生成される。上側テストパターンは、アイの上側の形状を規定し、下側テストパターンは、アイの下側の形状を規定する。これらの上側／下側テストパターンは、伝送損失および反射の影響を考慮し、且つ、アイの上側／下側形状のワーストケースを発生させ、且つ、最も短いパターン長を有している。生成された上側および下側テストパターンをそれぞれ対象回路に入力した際の、当該対象回路からの出力波形がシミュレートされ、シミュレートされた上側および下側出力波形からそれぞれ上側および下側アイパターンが生成される。そして、生成された上側および下側アイパターンを合成してアイパターンが生成される。
【００３１】
このように、本実施形態では、ステップ応答解析を行ない、その解析結果の波形形状を読み取ることで事前に伝送損失を含む多重反射が最も載る期間（タイミング）が調べられる。そして、調べたタイミングに基づき、アイパターンの内側形状のワーストケースを求めるための効率的な上側および下側テストパターンが生成される。つまり、アイの上側とアイの下側とが短時間でワーストケースとなる上側および下側テストパターンが生成される。これらのテストパターンに基づき回路シミュレーションを行なって上側および下側アイパターンが生成され、生成されたアイパターンが合成される。これにより、ワーストケースの内側形状を有するアイパターンが高速かつ高精度に生成される。
【００３２】
〔１−５〕本実施形態におけるアイパターンの基本的な生成手順
上記項目〔１−１〕〜〔１−４〕で説明した事項に基づき、本実施形態では、基本的に下記手順(11)〜(17)に従ってアイパターンの生成が行なわれる。
(11) 入力パルスのテストパターンにおいて同じ値が最も長く連続する際の連続最長ビット数（図７，図１０の符号Ｄ２２参照）を取得する。取得した連続最長ビット数に１ビット分の時間を乗じた連続最長ビット時間（図７，図１０，図１７，図１９の符号Ｄ３１参照）を算出する。なお、１ビット分の時間は、回路動作条件として設定される。
【００３３】
(12) 立上りステップ応答の解析および立下りステップ応答の解析を行なう（図７のステップＳ３０および図１０参照）。
(13) ステップ応答解析の結果に基づき大きな反射が有るか否かをチェックする（図７のステップＳ５０および図１３，図１４参照）。反射が大きい場合、対象回路において高速伝送を行なうことはできず、まずは反射を抑える設計を行なう必要があるため、エラー表示を行なってユーザに通知する（図７のステップＳ５２参照）。このように反射が大きい場合、アイパターン解析処理を行なう以前の問題であるため、アイパターン解析処理を行なわないようにすることで、無駄な解析処理を省略する。
【００３４】
(14) 立下りステップ応答の解析結果に基づき、立下りステップ応答の波形が変化を開始してから、連続最長ビット時間内で電圧値がピークとなるまでの時間である立下りピーク時間幅を算出する。同様に、立上りステップ応答の解析結果に基づき、立上りステップ応答の波形が変化を開始してから、連続最長ビット時間内で電圧値がピークとなるまでの時間である立上りピーク時間幅を算出する（図１５のステップＳ６１０／符号ｄ６４および図１６のステップＳ７１０／符号ｄ７４参照）。
【００３５】
(15) 立下りピーク時間幅と連続最長ビット時間との大小関係に基づき、以下のように上側テストパターンを生成する。
立下りピーク時間幅 ＜ 連続最長ビット時間の場合、立下りピーク時間幅を使用して上側テストパターンを生成する（図１５のステップＳ６１２および図１８（Ａ）参照）。
立下りピーク時間幅 ≧ 連続最長ビット時間の場合、連続最長ビット時間を使用して上側テストパターンを生成する（図１５のステップＳ６１３および図２０（Ａ）参照）。
同様に、立上りピーク時間幅と連続最長ビット時間との大小関係に基づき、以下のように下側テストパターンを生成する。
立上りピーク時間幅 ＜ 連続最長ビット時間の場合、立上りピーク時間幅を使用して下側テストパターンを生成する（図１６のステップＳ７１２および図１８（Ｂ）参照）。
立上りピーク時間幅 ≧ 連続最長ビット時間の場合、連続最長ビット時間を使用して下側テストパターンを生成する（図１６のステップＳ７１３および図２０（Ｂ）参照）。
【００３６】
(16) 上側テストパターンおよび下側テストパターンについての応答波形（対象回路からの出力波形）をそれぞれ回路シミュレーションによって取得し、得られた上側出力波形および下側出力波形からそれぞれ上側アイパターンおよび下側アイパターンを作成する（図７のステップＳ６１，Ｓ６２，Ｓ７１，Ｓ７２参照）。
(17) 上側アイパターン（図２２（Ａ）参照）と下側アイパターン（図２２（Ｂ）参照）とを合成し、対象回路についての一つのアイパターンを生成する（図２３参照）。
【００３７】
〔２〕本実施形態のアイパターン生成装置の構成
以下、上記項目〔１−１〕〜〔１−５〕で説明した事項に基づく、本実施形態のアイパターン生成装置について、図１〜図２５を参照しながら説明する。
図１は、本実施形態のアイパターン生成装置１のハードウェア構成および機能構成を示すブロック図であり、本実施形態のアイパターン生成装置１は、回路シミュレータの一機能としてそなえられる。
【００３８】
図１に示すアイパターン生成装置１は、一般的なパーソナルコンピュータ等の計算機から構成され、対象回路のアイパターンを、高速シリアル伝送の規格によって予め規定されたテストパターン（後述）に基づき、シミュレーションによって生成する。
アイパターン生成装置１は、ＣＰＵ（Central Processing Unit）１０，ＲＡＭ（Randam Access Memory）２０，ＲＯＭ（Read Only Memory）３０，外部記憶装置４０，入出力デバイスコントローラ５０，キーボード５１，マウス５２，ディスプレイ５３，ネットワークアダプタ６０およびバス７０を有している。
【００３９】
ここで、入出力デバイスコントローラ５０は、マンマシンインタフェースとして機能する入出力デバイスとしてのキーボード５１，マウス５２およびディスプレイ５３を制御する。キーボード５１およびマウス５２は、設計者によって操作され各種情報を本装置１に入力する。ディスプレイ５３は、ＣＰＵ１０による処理結果等の各種情報を表示する。
また、ネットワークアダプタ６０は、外部のネットワーク（図示略）と本装置１とを接続するインタフェースである。バス７０は、ＣＰＵ１０，ＲＡＭ２０，ＲＯＭ３０，外部記憶装置４０，入出力デバイスコントローラ５０およびネットワークアダプタを相互に通信可能に接続する。
【００４０】
ＣＰＵ（処理部）１０は、回路シミュレータプログラム（アイパターン生成プログラム）を実行することにより、後述する伝搬遅延時間算出部１１，取得部１２，ステップ応答解析部１３，変化開始時刻判断部１４，チェック部１５，テストパターン生成部１６，シミュレーション部１７，アイパターン生成部１８および合成部１９としての機能を果たす。
ＲＡＭ２０，ＲＯＭ３０および外部記憶装置４０は、本装置１の記憶部を成し、アイパターンの生成処理に係る各種情報を記憶する。外部記憶装置４０としては、ＨＤＤ（Hard Disk Drive），ＳＳＤ（Solid State Drive）などが用いられる。
【００４１】
上記記憶部には、ＣＰＵ１０によってアイパターンの生成処理を行なうために必要な各種情報、例えば、上述した回路シミュレータプログラム（アイパターン生成プログラム）や、後述する回路情報Ｄ１１，回路動作条件Ｄ１２，入力パルスのテストパターンＤ１３，反射許容電圧Ｄ１４が予め記憶される。また、上記記憶部には、ＣＰＵ１０によるアイパターンの生成処理中に生成される各種情報、例えば、後述する符号Ｄ２１，Ｄ２２，Ｄ３１〜Ｄ３３，Ｄ４１〜Ｄ４４，Ｄ５１，Ｄ５２，Ｄ６１〜Ｄ６３，Ｄ７１〜Ｄ７３，Ｄ８１，ｄ１０，ｄ２０〜ｄ２３，ｄ３０，ｄ４０〜４２，ｄ５０，ｄ６０〜ｄ６４，ｄ７０〜ｄ７４で示す各種情報が記憶される。
【００４２】
上記記憶部に予め記憶される回路情報Ｄ１１は、アイパターン作成対象の回路（対象回路）を構成する受動部品のモデルや、同回路を構成する伝送線路に関する情報（プリント板の配線情報）を含む。受動部品にはドライバ素子，レシーバ素子，抵抗等が含まれる。
ここで、図６は、回路情報Ｄ１１を説明すべく対象回路の具体的な構成例を示す回路図である。この図６において、ＤＶ１は信号を駆動して伝送線路へ出力するドライバ素子、ＲＶ１は伝送線路から受けるレシーバ素子、Ｒ１はドライバ素子ＤＶ１とレシーバ素子ＲＶ１との間の伝送線路上における抵抗（例えば抵抗値＝１５Ω）である。また、図６において、ＳＥＧ１はドライバ素子ＤＶ１と抵抗Ｒ１との間のプリント板の配線情報（例えば線長Ｌ１＝１０mm）、ＳＥＧ２は抵抗Ｒ１とレシーバ素子ＲＶ１との間のプリント板の配線情報（例えば線長Ｌ２＝１０００mm）である。さらに、図６において、Ｎ１はドライバ素子ＤＶ１の出力端と配線ＳＥＧ１の入力端との接続点ノード、Ｎ３は配線ＳＥＧ１の出力端と抵抗Ｒ１の入力端との接続点ノード、Ｎ４は抵抗Ｒ１の出力端と配線ＳＥＧ２の入力端との接続点ノード、Ｎ２は配線ＳＥＧ２の出力端とレシーバ素子ＲＶ１の入力端との接続点ノードである。
【００４３】
回路情報Ｄ１１には、ドライバ素子ＤＶ１やレシーバ素子ＲＶ１のモデルが含まれ、そのモデルとしては、例えばＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）モデルまたはＩＢＩＳ（I/O Buffer Information Specification）モデルが割り付けられる。また、回路情報Ｄ１１における配線情報ＳＥＧ１，ＳＥＧ２には、基板の断面構造に関する情報（例えば電源，ＧＮＤ層厚，絶縁層厚，レジスト厚，比誘電率，誘電正接，導体の位置，パターンの焼付け方向，導体の断面形状，導電率等）と、線長および線幅とが含まれる。
【００４４】
上記記憶部に予め記憶される回路動作条件Ｄ１２は、上記対象回路の動作する条件（どの素子がドライバとなり、どの素子がレシーバとなるか、ドライバの動作周波数は幾つか等の情報、波形の観測点）を定義する。例えば、図６に示すような回路についての回路動作条件Ｄ１２は、ドライバ素子がＤＶ１であり、ドライバ素子ＤＶ１によって駆動される信号の周波数が５００ＭＨｚ（ビット幅に換算すると１ビット幅は１ｎｓ）であり、レシーバ素子がＲＶ１であり、観測点ノード（アイパターンを観測すべきノード）がＮ２であることを定義する。
【００４５】
上記記憶部に予め記憶される、入力パルスのテストパターンＤ１３は、上記対象回路のドライバ素子ＤＶ１への入力信号を０，１のビット列で表現したものである。高速シリアル伝送では、その規格によってテストパターンが予め規定されており、当該テストパターンを使用したテストでアイが規定値以上に開くことが求められている。ＵＳＢについて規定されている５１２ビットのテストパターン（以下「ＵＳＢ用テストパターン」という）の例を以下に示す。
01010101010101010101010101010100001010001010101010101010101010101010101010101010101010101010101010101010101010101100110011001100110011001100110011001100110011001100110011001100111100001111000011110000111100001111000011110000111100001111000011111110000000111111100000001111111000000011111110000000111111100000001111111000000011111110000000111111100000001111111011111110111111101111111011111110111111101111111011111110100000001000000010000000100000001000000010000000100000001000000010000000100000001011100011000010
【００４６】
ついで、ＣＰＵ１０が果たす機能、つまり伝搬遅延時間算出部１１，取得部１２，ステップ応答解析部１３，変化開始時刻判断部１４，チェック部１５，テストパターン生成部１６，シミュレーション部１７，アイパターン生成部１８および合成部１９としての機能について説明する。
【００４７】
伝搬遅延時間算出部１１は、回路情報Ｄ１１に基づいて伝搬遅延時間の計算値Ｄ２１（図７，図８参照）を算出し記憶部に格納する。伝搬遅延時間は、ドライバ素子ＤＶ１の出力端Ｎ１に波形が出力されてから、受信端である観測点Ｎ２に当該波形が届くまでの時間である。ここで、伝搬遅延時間算出部１１は、ドライバ素子ＤＶ１の出力端Ｎ１から観測点Ｎ２までの間において信号が通過する全ての要素について、信号が通過するのに必要な時間を遅延時間として求め、各要素の遅延時間の合計値を伝搬遅延時間の計算値Ｄ２１として算出する。なお、実際の伝搬遅延時間は、レシーバ素子ＲＶ２の内部にある容量成分の影響を受けるため、伝搬遅延時間算出部１１による伝搬遅延時間の計算値には微小な誤差が含まれている。
【００４８】
取得部１２は、テストパターンＤ１３において同じ値が最も長く連続する際の連続最長ビット数Ｄ２２（図７，図９参照）を取得し記憶部に格納する。つまり、取得部１２は、テストパターンＤ１３から、０または１が連続するビット数の最大値を連続最長ビット数Ｄ２２として求める。ここで、基本的に、テストパターンＤ１３は、上下対称に設定されるので、０が連続するビット数の最大値と１が連続するビット数の最大値とは同じになる。したがって、取得部１２は、０または１のいずれか一方のみについて、連続最長ビット数を取得すればよい。ただし、０が連続するビット数の最大値と１が連続するビット数の最大値とが異なる場合、取得部１２は、０についての連続最長ビット数と１についての連続最長ビット数とを別々に取得する。
【００４９】
ステップ応答解析部１３は、立上りステップ信号（立上り波形）を対象回路に入力した際の立上りステップ応答の解析、および、立下りステップ信号（立下り波形）を対象回路に入力した際の立下りステップ応答の解析をそれぞれ実行する。このとき、ステップ応答解析部１３は、所定のステップ応答解析時間に亘って立上りステップ応答の解析および立下りステップ応答の解析を実行する。なお、ステップ応答解析部１３による解析結果Ｄ３２，Ｄ３３（図７，図１０参照）は、例えば図１１（Ａ）および図１１（Ｂ）に示すようなテーブル形式で出力され、記憶部に格納される。また、上記所定のステップ応答解析時間は、アイパターンの生成に必要な最小限のデータを得るための時間、つまり最短の解析時間であり、以下のように算出される。
【００５０】
[ステップ応答解析時間]（図１０の符号ｄ３０参照）
＝[入力パルス(立上りステップ信号または立下りステップ信号)の入力遅延時間]
＋[連続最長ビット時間]＋[伝搬遅延時間]×[マージン係数(所定係数)]
ここで、入力パルスの入力遅延時間は、ステップ応答解析で入力する入力波形（立上り波形または立下り波形）の変化（０から１への変化または１から０への変化）が始まってから完了するまでの時間で、予め設定され、記憶部に格納されている。
【００５１】
連続最長ビット時間は、取得部１２によって得られた連続最長ビット数Ｄ２２に、対象回路の回路動作条件Ｄ１２で定義される動作周波数から算出される１ビット分の時間を乗算して得られる時間Ｄ３１（図７，図１０参照）である。
伝搬遅延時間は、伝搬遅延時間算出部１１によって算出された、波形が対象回路の入力端Ｎ１から観測点Ｎ２に届くまでの時間の計算値Ｄ２１である。
マージン係数(所定係数)は、伝搬遅延時間の計算値Ｄ２１の計算誤差を見込むためのもので、システム固定の値である。マージン係数としては、１以上で１に近い値が採用される。
なお、立上りステップ信号を入力した際の立上りステップ応答波形および立下りステップ信号を入力した際の立下りステップ応答波形は、ステップ応答解析部１３による解析の実行に先立ち、後述するシミュレーション部１７によるシミュレーションによって取得される。
【００５２】
変化開始時刻判断部１４は、ステップ応答解析部１３による立上りステップ応答解析結果Ｄ３２および立下りステップ応答解析結果Ｄ３３に基づき、立上りステップ応答波形の立上り変化開始時刻Ｄ４１と、立下りステップ応答波形の立下り変化開始時刻Ｄ４２と、立下りステップ応答波形のHigh時のＤＣ電圧値Ｄ４３と、立上りステップ応答波形のLow時のＤＣ電圧値Ｄ４４とを求め、記憶部に格納する（図７，図１２参照）。
【００５３】
立上りステップ応答波形のLow時のＤＣ電圧値Ｄ４４は、立上りステップ応答解析結果Ｄ３２に基づき、ドライバ素子ＤＲ１が波形をLowからHighに立ち上げる前の波形から求められ、実際には、立上りステップ応答波形の時刻０の電圧値として求められる。
立下りステップ応答波形のHigh時のＤＣ電圧値Ｄ４３は、立下りステップ応答解析結果Ｄ３３に基づき、ドライバ素子ＤＲ１が波形をHighからLowに立ち下げる前の波形から求められ、実際には、立下りステップ応答波形の時刻０の電圧値として求められる。
【００５４】
立上りステップ応答波形の立上り変化開始時刻Ｄ４１は、立上りステップ応答解析結果Ｄ３２に基づき、観測点Ｎ２で立上りステップ応答波形が立ち上がり始める時刻として求められる。
立下りステップ応答波形の立下り変化開始時刻Ｄ４２は、立下りステップ応答解析結果Ｄ３３に基づき、観測点Ｎ２で立下りステップ応答波形が立ち下がり始める時刻として求められる。
【００５５】
チェック部１５は、ステップ応答解析部１３による立上りステップ応答解析結果Ｄ３２および立下りステップ応答解析結果Ｄ３３と、変化開始時刻Ｄ４１，Ｄ４２と、ＤＣ電圧値Ｄ４３，Ｄ４４と、反射許容電圧Ｄ１４とに基づき、対象回路における多重反射の量をチェックし、反射量チェック結果Ｄ５１（図７，図１３参照）を記憶部に格納する。チェック部１５は、反射量が許容値を超えたと判断した場合、その旨を利用者に通知するとともに対象回路に対する処理を終了させる一方、反射量が前記許容値以下であると判断した場合、テストパターン生成部１６による処理を実行させる。
【００５６】
テストパターン生成部１６は、連続長ビット時間Ｄ３１（連続最長ビット数Ｄ２２）と立下りステップ応答の解析結果Ｄ３３と立下り変化開始時刻Ｄ４２とに基づき、アイパターンのアイ内の上側形状を規定する上側テストパターンＤ６１を生成し記憶部に格納する。また、テストパターン生成部１６は、連続長ビット時間Ｄ３１（連続最長ビット数Ｄ２２）と立上りステップ応答の解析結果Ｄ３２と立上り変化開始時刻Ｄ４１とに基づき、アイパターンのアイ内の下側形状を規定する下側テストパターンＤ７１を生成し記憶部に格納する。
【００５７】
テストパターン生成部１６が上側テストパターンＤ６１を生成する詳細な手順については、図１５および図１７〜図２０を参照しながら後述するが、基本的な手順は、以下の項目(21)〜(24)の通りである。
(21) 立下りステップ応答の解析結果Ｄ３３に基づき、立下りステップ応答の立下り変化開始時刻Ｄ４２から、連続最長ビット時間Ｄ３１内で立下りステップ応答が最小値に到達するまでの立下りピーク時間幅ｄ６４（図１５参照）を算出する。
(22) 立下りピーク時間幅ｄ６４と連続最長ビット時間Ｄ３１（連続最長ビット数Ｄ２２に１ビット分の時間を乗じた時間）とを比較する。
【００５８】
(23) 立下りピーク時間幅ｄ６４が連続最長ビット時間Ｄ３１よりも小さい場合、１ビット分の“１”の後に立下りピーク時間幅ｄ６４に応じた数の“０”が連続するパターン（一単位分のパターン）を２回繰り返したものを、上側テストパターンＤ６１として生成する（図１５，図１８（Ａ）参照）。
(24) 立下りピーク時間幅ｄ６４が連続最長ビット時間Ｄ３１以上である場合、１ビット分の“１”の後に連続最長ビット時間Ｄ３１に応じた数の“０”が連続するパターン（一単位分のパターン）を２回繰り返したものを、上側テストパターンＤ６１として生成する（図１５，図２０（Ａ）参照）。
【００５９】
テストパターン生成部１６が下側テストパターンＤ７１を生成する詳細な手順については、図１６〜図２０を参照しながら後述するが、基本的な手順は、以下の項目(31)〜(34)の通りである。
(31) 立上りステップ応答の解析結果Ｄ３２に基づき、立上りステップ応答の立上り変化開始時刻Ｄ４１から、連続最長ビット時間Ｄ３１内で立上りステップ応答が最大値に到達するまでの立上りピーク時間幅ｄ７４（図１６参照）を算出する。
(32) 立上りピーク時間幅ｄ７４と連続最長ビット時間Ｄ３１とを比較する。
【００６０】
(33) 立上りピーク時間幅ｄ７４が連続最長ビット時間Ｄ３１よりも小さい場合、１ビット分の“０”の後に立上りピーク時間幅ｄ７４に応じた数の“１”が連続するパターン（一単位分のパターン）を２回繰り返したものを、下側テストパターンＤ７１として生成する（図１６，図１８（Ｂ）参照）。
(34) 立上りピーク時間幅ｄ７４が連続最長ビット時間Ｄ３１以上である場合、１ビット分の“０”の後に連続最長ビット時間Ｄ３１に応じた数の“１”が連続するパターン（一単位分のパターン）を２回繰り返したものを、下側テストパターンＤ７１として生成する（図１６，図２０（Ｂ）参照）。
【００６１】
シミュレーション部１７は、上側テストパターンＤ６１および下側テストパターンＤ７１をそれぞれ対象回路に入力した際の、対象回路からの出力波形（観測点Ｎ２で観測される応答波形）をシミュレートする。得られた上側シミュレーション結果Ｄ６２（図７，図２１（Ａ）参照）および下側シミュレーション結果Ｄ７２（図７，図２１（Ｂ）参照）は、記憶部に格納される。このとき、シミュレーション部１７による解析時間は、アイパターンの生成に必要な最小限のデータを得るための時間、つまり最短の解析時間であり、以下のように算出される。
【００６２】
[シミュレーション解析時間]
＝[テストパターンの時間]＋[伝搬遅延時間]×[マージン係数(所定係数)]
ここで、伝搬遅延時間およびマージン係数(所定係数)は、ステップ応答解析時間の算出時に用いられるものと同じものであるので、その説明は省略する。テストパターンの時間は、テストパターン生成部１６によって生成されたテストパターンＤ６１，Ｄ７１のビット数に、対象回路の回路動作条件Ｄ１２で定義される動作周波数から算出される１ビット分の時間を乗算して得られる時間である。
【００６３】
アイパターン生成部１８は、上側テストパターンＤ６１および下側テストパターンＤ７１についてシミュレートされた出力波形Ｄ６２，Ｄ７２から、それぞれ、上側アイパターンＤ６３（図７，図２２（Ａ）参照）および下側アイパターンＤ７３（図７，図２２（Ｂ）参照）を生成する。生成された上側アイパターンＤ６３および下側アイパターンＤ７３は記憶部に格納される。
【００６４】
合成部１９は、上側アイパターンＤ６３と下側アイパターンＤ７３とを合成し、対象回路のアイパターンＤ８１（図７，図２３，図２４参照）を生成し、生成したアイパターンＤ８１を記憶部に格納する。
【００６５】
〔３〕本実施形態のアイパターン生成装置の動作
次に、上述のごとく構成された本実施形態のアイパターン生成装置１の具体的な動作について、図７〜図２５を参照しながら説明する。
〔３−１〕アイパターン生成手順
まず、図７に示すフローチャート（ステップＳ１０〜Ｓ８０）に従って、図１に示すアイパターン生成装置１によるアイパターン生成手順を説明する。なお、フローチャートにおいて、実線矢印は処理の流れを示し、破線矢印はデータの流れを示している。
【００６６】
まず、伝搬遅延時間算出部１１において、回路情報Ｄ１１に基づき、伝搬遅延時間の計算値Ｄ２１が算出され記憶部に格納される（ステップＳ１０）。ステップＳ１０での伝搬遅延時間Ｄ２１の算出手順については、図８を参照しながら後述する。
また、取得部１２において、テストパターンＤ１３において同じ値が最も長く連続する際の連続最長ビット数Ｄ２２が取得され記憶部に格納される（ステップＳ２０）。ステップＳ２０での連続最長ビット数Ｄ２２の取得手順については、図９を参照しながら後述する。
【００６７】
そして、ステップ応答解析部１３において、ステップ応答解析時間（図１０の符号ｄ３０参照）に亘って、立上りステップ応答の解析および立下りステップ応答の解析が実行される（ステップＳ３０）。ステップ応答解析時間ｄ３０は、ステップ応答解析部１３において上述した式に基づいて算出される。また、ステップ応答解析時間ｄ３０の算出に伴って、連続最長ビット時間Ｄ３１は、連続最長ビット数Ｄ２２に、対象回路の回路動作条件Ｄ１２で定義される動作周波数から算出される１ビット分の時間を乗算することにより算出され、記憶部に格納される。さらに、ステップ応答解析部１３による立上りステップ応答の解析結果Ｄ３２および立下りステップ応答の解析結果Ｄ３３も記憶部に格納される。ステップＳ３０での解析手順およびその解析結果については、図１０，図１１（Ａ）および図１１（Ｂ）を参照しながら後述する。
【００６８】
ステップ応答の解析結果が得られると、変化開始時刻判断部１４において、記憶部から立上りステップ応答の解析結果Ｄ３２および立下りステップ応答の解析結果Ｄ３３が読み込まれる。そして、変化開始時刻判断部１４において、読み込まれた解析結果Ｄ３２，Ｄ３３に基づき、立上り変化開始時刻Ｄ４１と、立下り変化開始時刻Ｄ４２と、High時のＤＣ電圧値Ｄ４３と、Low時のＤＣ電圧値Ｄ４４とが求められ、記憶部に格納される（ステップＳ４０）。ステップＳ４０での判断手順については図１２を参照しながら後述する。
【００６９】
この後、チェック部１５において、ステップ応答の解析結果Ｄ３２，Ｄ３３と変化開始時刻Ｄ４１，Ｄ４２とＤＣ電圧値Ｄ４３，Ｄ４４と反射許容電圧Ｄ１４とに基づき、対象回路における多重反射の量がチェックされ、そのチェック結果（ＯＫ／ＮＧ）Ｄ５１が記憶部に格納される（ステップＳ５０）。チェック部１５において、反射量が許容値を超えたと判断された場合つまりチェック結果Ｄ５１がＮＧである場合（ステップＳ５１のＮＧルート）、ディスプレイ５３を通じ「高速伝送不可」である旨が表示され利用者に通知され（ステップＳ５２）、対象回路に対する処理が終了される。一方、反射量が前記許容値以下であると判断した場合つまりチェック結果Ｄ５１がＯＫである場合（ステップＳ５１のＯＫルート）、次の処理（ステップＳ６０，Ｓ７０）が実行される。ステップＳ５０での反射量チェック手順については、図１３および図１４を参照しながら後述する。
【００７０】
チェック結果Ｄ５１がＯＫである場合、テストパターン生成部１６において、連続長ビット時間Ｄ３１と立下りステップ応答の解析結果Ｄ３３と立下り変化開始時刻Ｄ４２とに基づき、アイパターンのアイ内の上側形状を規定する上側テストパターンＤ６１が生成され記憶部に格納される（ステップＳ６０）。ステップＳ６０での上側テストパターンＤ６１の生成手順については、図１５および図１７〜図２０を参照しながら後述する。
【００７１】
また、チェック結果Ｄ５１がＯＫである場合、テストパターン生成部１６において、連続長ビット時間Ｄ３１と立上りステップ応答の解析結果Ｄ３２と立上り変化開始時刻Ｄ４１とに基づき、アイパターンのアイ内の下側形状を規定する下側テストパターンＤ７１が生成され記憶部に格納される（ステップＳ７０）。ステップＳ７０での下側テストパターンＤ７１の生成手順については、図１６〜図２０を参照しながら後述する。
【００７２】
上側テストパターンＤ６１および下側テストパターンＤ７１が生成されると、シミュレーション部１７において、上側テストパターンＤ６１および下側テストパターンＤ７１をそれぞれ対象回路に入力した際の、対象回路からの出力波形（観測点Ｎ２で観測される応答波形）がシミュレートされる。得られた上側シミュレーション結果（出力波形）Ｄ６２および下側シミュレーション結果（出力波形）Ｄ７２は、記憶部に格納される（ステップＳ６１，Ｓ７１）。シミュレーション部１７の動作については、図２１（Ａ）および図２１（Ｂ）を参照しながら後述する。
【００７３】
出力波形Ｄ６２およびＤ７２が得られると、アイパターン生成部１８において、出力波形Ｄ６２，Ｄ７２から、それぞれ、上側アイパターンＤ６３および下側アイパターンＤ７３が生成され記憶部に格納される（ステップＳ６２，Ｓ７２）。アイパターン生成部１８の動作については、図２２（Ａ）および図２２（Ｂ）を参照しながら後述する。
【００７４】
そして、合成部１９において、上側アイパターンＤ６３と下側アイパターンＤ７３とを合成することにより対象回路のアイパターンＤ８１が生成され記憶部に格納される（ステップＳ８０）。合成部１９の動作については、図２３〜図２５を参照しながら後述する。
なお、図７において、ステップＳ６０〜Ｓ６２の処理とステップＳ７０〜Ｓ７２の処理とは、並列的に実行されているが、直列的に実行されてもよい。
【００７５】
〔３−２〕伝搬遅延時間算出部による算出手順
図８に示すフローチャート（ステップＳ１０１〜Ｓ１０４）に従って、伝搬遅延時間算出部１１による伝搬遅延時間Ｄ２１の算出手順（図７のステップＳ１０での詳細な処理）について説明する。
まず、伝搬遅延時間算出部１１は、記憶部の回路情報Ｄ１１を参照し、ドライバから観測点に繋がるパスが存在するか否かを判断する（ステップＳ１０１）。そのようなパスが存在しない場合（ステップＳ１０１のＮＯルート）、アイパターンを生成すべき対象回路が存在しないため、伝搬遅延時間算出部１１は処理を終了する。
【００７６】
パスが存在する場合（ステップＳ１０１のＹＥＳルート）、伝搬遅延時間算出部１１は、ドライバから観測点までの経路上に存在する要素を抽出し、記憶部に処理対象要素ｄ１０として格納する（ステップＳ１０２）。この後、伝搬遅延時間算出部１１は、記憶部における伝送遅延時間の計算値Ｄ２１を格納する領域を“０”に初期化してから（ステップＳ１０３）、抽出された全ての処理対象要素ｄ１０の遅延時間を算出して加算し、伝送遅延時間の計算値Ｄ２１として記憶部に格納する（ステップＳ１０４）。
【００７７】
例えば、図６に示すように、ドライバ素子ＤＲ１から観測点ノードＮ２に繋がるパスが存在する場合、回路情報Ｄ１１から、ドライバ素子ＤＲ１から観測点ノードＮ２までの経路上に存在する要素ｄ１０として、ＳＥＧ１およびＳＥＧ２の配線情報が抽出される。また、配線の単位長さ当たりの伝搬遅延時間は、基板の断面構造から求められ、その値を６ｎｓ（ナノ秒）／ｍとすると、
ＳＥＧ１の伝搬遅延時間＝１０ｍｍ×６ｎｓ／ｍ＝６０ｐｓ（ピコ秒）
ＳＥＧ２の伝搬遅延時間＝１０００ｍｍ×６ｎｓ／ｍ＝６０００ｐｓ
となる。したがって、ドライバ素子ＤＶ１の出力端Ｎ１に波形が出力されてから、受信端である観測点Ｎ２に当該波形が届くまでの伝搬遅延時間Ｄ２１は、ＳＥＧ１の伝搬遅延時間とＳＥＧ２の伝搬遅延時間との和、つまり６０＋６０００＝６０６０ｐｓ＝６．０６ｎｓとなる。
【００７８】
〔３−３〕取得部による連続最長ビット数の取得手順
図９に示すフローチャート（ステップＳ２０１〜Ｓ２１１）に従って、取得部１２による連続最長ビット数の取得手順（図７のステップＳ２０での詳細な処理）について説明する。
まず、取得部１２は、入力パルスのテストパターンＤ３１の先頭ビットの値を、記憶部におけるバッファ１にコピーする（ステップＳ２０１；図９の符号ｄ２１参照）。また、取得部１２は、処理対象ビット番号として“２”を記憶部に格納する（ステップＳ２０２；図９の符号ｄ２０参照）。
【００７９】
ついで、取得部１２は、バッファ１の値ｄ２１を、記憶部におけるバッファ２にコピーする（ステップＳ２０３；図９の符号ｄ２２参照）。また、取得部１２は、テストパターンＤ１３において、処理対象ビット番号ｄ２０により指定されるビットの値を読み出し、読み出した値をバッファ１に格納することによりバッファ１の値ｄ２１を書き換える（ステップＳ２０４）。
【００８０】
この後、取得部１２は、バッファ１の値ｄ２１とバッファ２の値ｄ２２とが等しいか否かを判定する（ステップＳ２０５）。バッファ１の値ｄ２１とバッファ２の値ｄ２２とが等しい場合（ステップＳ２０５のＹＥＳルート）、取得部１２は、記憶部における着目連続最長ビット数ｄ２３に１を加算してから（ステップＳ２０６）、ステップＳ２０８の処理へ移行する。なお、着目連続最長ビット数ｄ２３には、初期値として“１”が設定される。一方、バッファ１の値ｄ２１とバッファ２の値ｄ２２とが等しくない場合（ステップＳ２０５のＮＯルート）、取得部１２は、着目連続最長ビット数ｄ２３を“１”にリセットしてから（ステップＳ２０７）、ステップＳ２０８の処理へ移行する。
【００８１】
そして、取得部１２は、着目連続最長ビット数ｄ２３が記憶部における連続最長ビット数Ｄ２２よりも大きいか否かを判定する（ステップＳ２０８）。なお、連続最長ビット数Ｄ２２には、初期値として“１”が設定される。着目連続最長ビット数ｄ２３が連続最長ビット数Ｄ２２よりも大きい場合（ステップＳ２０８のＹＥＳルート）、取得部１２は、着目連続最長ビット数ｄ２３を連続最長ビット数Ｄ２２にコピーする（ステップＳ２０４）。これにより、連続最長ビット数Ｄ２２の値が、着目連続最長ビット数ｄ２３の値に書き換えられる。この後、取得部１２は、ステップＳ２１０の処理へ移行する。一方、着目連続最長ビット数ｄ２３が連続最長ビット数Ｄ２２以下である場合（ステップＳ２０８のＮＯルート）、取得部１２は、ステップＳ２１０の処理へ移行する。
【００８２】
ステップＳ２１０において、取得部１２は、処理対象ビット番号ｄ２０と入力パルスのテストパターンＤ１３のビット数とが等しいか否かを判定する。処理対象ビット番号ｄ２０と入力パルスのテストパターンＤ１３のビット数とが等しくない場合（ステップＳ２１０のＮＯルート）、取得部１２は、処理対象ビット番号ｄ２０の値に１を加算し（ステップＳ２１１）、ステップＳ２０３の処理に戻る。一方、処理対象ビット番号ｄ２０と入力パルスのテストパターンＤ１３のビット数とが等しい場合（ステップＳ２１０のＹＥＳルート）、取得部１２は、処理を終了する。
【００８３】
取得部１２が図９に示すフローチャートに従った処理を実行することにより、処理の終了時に、連続最長ビット数Ｄ２２には、テストパターンＤ１３において同じ値が最も長く連続する際の連続最長ビット数が格納される。
例えば、上記ＵＳＢ用テストパターンでは、“０”は最大７個連続し“１”も最大７個連続している。このようなテストパターンに対し図９に示すフローチャートに従った処理を実行することにより、連続最長ビット数Ｄ２２として“７”が取得される。
【００８４】
〔３−４〕ステップ応答解析部による解析手順
図１０に示すフローチャート（ステップＳ３０１〜Ｓ３０４）に従って、ステップ応答解析部１３による解析手順（図７のステップＳ３０での詳細な処理）について説明する。
まず、ステップ応答解析部１３は、連続最長ビット数Ｄ２２に、回路動作条件Ｄ１２で定義される動作周波数から算出される１ビット分の時間を乗算することにより、連続最長ビット時間Ｄ３１を算出する（ステップＳ３０１）。連続最長ビット時間Ｄ３１は、同じ値が最も長く維持される時間である。
【００８５】
ついで、ステップ応答解析部１３は、上述したように、ステップ応答解析時間ｄ３０を[入力パルスの入力遅延時間]＋[連続最長ビット時間Ｄ３１]＋[伝搬遅延時間の計算値Ｄ２１]×[マージン係数]として算出する（ステップＳ３０２）。そして、ステップ応答解析部１３は、ステップ応答解析時間ｄ３０に亘って、立上りステップ信号（立上り波形）を対象回路に入力した際の立上りステップ応答の解析を実行し、解析結果Ｄ３２を取得する（ステップＳ３０３）。また、ステップ応答解析部１３は、ステップ応答解析時間ｄ３０に亘って、立下りステップ信号（立下り波形）を対象回路に入力した際の立下りステップ応答の解析を実行し、解析結果Ｄ３３を取得する（ステップＳ３０４）。ステップＳ３０３，Ｓ３０４は、図１０に示すように、並列的に実行されてもよい、直列的に実行されてもよい。
【００８６】
ここで、対象回路が図６に示す回路であり、テストパターンＤ１３が、上記ＵＳＢ用テストパターンである場合のステップ応答解析について、具体的に説明する。
この場合、動作周波数は５００ＭＨｚであり、１ビット幅の時間は１／（２×動作周波数）＝１ｎｓとなる。また、連続最長ビット数Ｄ２２は７であり、伝搬遅延時間の計算値Ｄ２１は６．０６ｎｓである。そして、マージン係数（所定係数）を１．０１とすると、ステップＳ３０１，Ｓ３０２で算出されるステップ応答解析時間ｄ３０は、以下の通りである。
[ステップ応答解析時間ｄ３０]
＝[入力パルスの入力遅延時間]＋[連続最長ビット時間Ｄ３１]
＋[伝搬遅延時間の計算値Ｄ２１]×[マージン係数(所定係数)]
＝１ｎｓ＋７×１ｎｓ＋６．０６ｎｓ×１．０１
＝１４．１２０６ｎｓ
【００８７】
そして、ステップＳ３０３，Ｓ３０４では、回路情報Ｄ１１のドライバ素子ＤＲ１にステップ波形を入力した際のステップ応答解析が実行され、観測点ノードＮ２での受信波形（応答波形）がシミュレートされる。ステップ応答解析は、立上りステップ波形と立下りステップ波形との両方について実行され、立上りについての解析結果Ｄ３２および立下りについての解析結果Ｄ３３が得られる。
【００８８】
このとき、立上りステップ応答解析の解析条件は、以下の通りである。
・入力信号（ステップ波形）：  “０”が入力パルスの遅延時間（１ｎｓ）だけ連続した後に“１”が連続するパルス
・解析時間：  ステップ応答解析時間ｄ３０（１４．１２０６ｎｓ）
・観測点ノードＮ２での応答波形を立上りステップ応答解析結果Ｄ３２として記憶部に格納
【００８９】
また、立下りステップ応答解析の解析条件は、以下の通りである。
・入力信号（ステップ波形）：  “１”が入力パルスの遅延時間（１ｎｓ）だけ連続した後に“０”が連続するパルス
・解析時間：  ステップ応答解析時間ｄ３０（１４．１２０６ｎｓ）
・観測点ノードＮ２での応答波形を立下りステップ応答解析結果Ｄ３３として記憶部に格納
【００９０】
上述のような解析条件の下で得られた立上りステップ応答解析結果Ｄ３２の具体例を図１１（Ａ）および図１１（Ｂ）に示す。
立上りステップ応答解析結果Ｄ３２には、図１１（Ａ）に示すような解析対象の定義情報と、図１１（Ａ）の定義情報によって特定される解析対象についての、図１１（Ｂ）に示すような解析結果（観測点ノードＮ２での応答波形）とが含まれている。
【００９１】
図１１（Ａ）に示すように、解析対象を特定する定義情報には、ドライバ名とレシーバ名とＵｐ／Ｄｏｗｎ種別と観測点ノード名とが含まれている。なお、Ｕｐ／Ｄｏｗｎ種別は、当該解析対象が立上りおよび立下りのいずれの解析であるかを示す情報である。例えば図６に示す回路についての立上りステップ応答解析結果Ｄ３２の定義情報には、図１１（Ａ）に示すように、ドライバ名“ＤＶ１”と、レシーバ名“ＲＶ１”と、Ｕｐ／Ｄｏｗｎ種別“Ｕｐ”と、観測点ノード名“ＲＶ１＿ＰＩＮ（Ｎ２）”とが含まれる。
【００９２】
また、図１１（Ｂ）に示す解析結果においては、観測点ノードＮ２での応答波形が、時間０から１０ｐｓ毎に観測点ノードＮ２で観測されうる電圧値［単位：Ｖ］として得られている。例えば図１１（Ｂ）では、時間０ｐｓ，１０ｐｓ，２０ｐｓ，３０ｐｓ，３００ｐｓ，３１０ｐｓ，１０００ｐｓの時に、それぞれ電圧値０Ｖ，０Ｖ，０Ｖ，０Ｖ，１．５Ｖ，１．６Ｖ，３．３Ｖが観測点ノードＮ２での応答波形として現われることが示されている。
【００９３】
このように、立上りステップ応答解析結果Ｄ３２は、図１１（Ａ）および図１１（Ｂ）に示すようなテーブル形式で出力され、記憶部に格納される。また、立下りステップ応答解析結果Ｄ３３も、図１１（Ａ）および図１１（Ｂ）と同様のテーブル形式で出力され、記憶部に格納される。
なお、前述したように、立上りステップ信号を入力した際の立上りステップ応答波形および立下りステップ信号を入力した際の立下りステップ応答波形は、ステップ応答解析部１３による解析の実行に先立ち、シミュレーション部１７によるシミュレーションによって取得されている。
【００９４】
〔３−５〕変化開始時刻判断部による判断手順
図１２に示すフローチャート（ステップＳ４０１〜Ｓ４１３）に従って、変化開始時刻判断部１４による判断手順（図７のステップＳ４０での詳細な処理）について説明する。
変化開始時刻判断部１４は、記憶部から立上りステップ応答の解析結果Ｄ３２または立下りステップ応答の解析結果Ｄ３３を読み込み、まず、時刻０における電圧値ｄ４０を取得し、記憶部に格納する（ステップＳ４０１）。変化開始時刻判断部１４は、現在の処理対象が立上り解析結果であるか否かを判定する（ステップＳ４０２）。
【００９５】
現在の処理対象が立上り解析結果である場合（ステップＳ４０２のＹＥＳルート）、変化開始時刻判断部１４は、立上りステップ応答波形（解析結果Ｄ３２）の時刻０の電圧値ｄ４０を、Low時のＤＣ電圧値Ｄ４４として記憶部に格納する（ステップＳ４０３）。そして、変化開始時刻判断部１４は、Low時のＤＣ電圧値Ｄ４４と、予め設定されたマージン電圧値とを加算した値を、起点チェック電圧値ｄ４１として算出し、記憶部に格納する（ステップＳ４０４）。
【００９６】
現在の処理対象が立上り解析結果でない、つまり立下り解析結果である場合（ステップＳ４０２のＮＯルート）、変化開始時刻判断部１４は、立下りステップ応答波形（解析結果Ｄ３３）の時刻０の電圧値ｄ４０を、High時のＤＣ電圧値Ｄ４３として記憶部に格納する（ステップＳ４０５）。そして、変化開始時刻判断部１４は、High時のＤＣ電圧値Ｄ４３から、予め設定されたマージン電圧値を減算した値を、起点チェック電圧値ｄ４１として算出し、記憶部に格納する（ステップＳ４０６）。
【００９７】
起点チェック電圧値ｄ４１が算出されると、変化開始時刻判断部１４は、着目データの電圧値を、立上りステップ応答の解析結果Ｄ３２または立下りステップ応答の解析結果Ｄ３３から取得し、電圧値ｄ４２として記憶部に格納する（ステップＳ４０７）。ここで、最初は、解析結果Ｄ３２，Ｄ３３における時間１０ｐｓの電圧値が、着目データの電圧値ｄ４２として抽出され、２回目以降は、解析結果Ｄ３２，Ｄ３３における１０ｐｓだけ進めた時間の電圧値が、着目データの電圧値ｄ４２として抽出される。
【００９８】
着目データの電圧値ｄ４２が抽出されると、変化開始時刻判断部１４は、現在の処理対象が立上り解析結果であるか否かを、再度、判定する（ステップＳ４０８）。現在の処理対象が立上り解析結果である場合（ステップＳ４０８のＹＥＳルート）、変化開始時刻判断部１４は、着目データの電圧値ｄ４２が起点チェック電圧値ｄ４１よりも大きいか否かを判定する（ステップＳ４０９）。着目データの電圧値ｄ４２が起点チェック電圧値ｄ４１よりも大きい場合（ステップＳ４０９のＹＥＳルート）、変化開始時刻判断部１４は、着目データの時刻、つまり解析結果Ｄ３２において着目データの電圧値ｄ４２が得られた時の時間を、立上り変化開始時刻Ｄ４１として記憶部に格納する（ステップＳ４１０）。着目データの電圧値ｄ４２が起点チェック電圧値ｄ４１以下である場合（ステップＳ４０９のＮＯルート）、変化開始時刻判断部１４は、ステップＳ４１２の処理へ移行する。
【００９９】
現在の処理対象が立上り解析結果でない、つまり立下り解析結果である場合（ステップＳ４０８のＮＯルート）、変化開始時刻判断部１４は、着目データの電圧値ｄ４２が起点チェック電圧値ｄ４１よりも小さいか否かを判定する（ステップＳ４１１）。着目データの電圧値ｄ４２が起点チェック電圧値ｄ４１よりも小さい場合（ステップＳ４１１のＹＥＳルート）、変化開始時刻判断部１４は、着目データの時刻、つまり解析結果Ｄ３３において着目データの電圧値ｄ４２が得られた時の時間を、立下り変化開始時刻Ｄ４２として記憶部に格納する（ステップＳ４１０）。着目データの電圧値ｄ４２が起点チェック電圧値ｄ４１以上である場合（ステップＳ４１１のＮＯルート）、変化開始時刻判断部１４は、ステップＳ４１２の処理へ移行する。
【０１００】
ステップＳ４１２において、変化開始時刻判断部１４は、着目データのデータ番号と解析結果Ｄ３２またはＤ３３のデータ数とが等しいか否かを判定する。着目データのデータ番号と解析結果Ｄ３２またはＤ３３のデータ数とが等しくない場合（ステップＳ４１２のＮＯルート）、変化開始時刻判断部１４は、着目データをデータ番号順に一つ進め（ステップＳ４１３）、ステップＳ４０７の処理に戻る。一方、着目データのデータ番号と解析結果Ｄ３２またはＤ３３のデータ数とが等しい場合（ステップＳ４１２のＹＥＳルート）、変化開始時刻判断部１４は、処理を終了する。
【０１０１】
上述のようにして、ステップ応答の解析結果Ｄ３２，Ｄ３３に基づき、High時のＤＣ電圧値Ｄ４３とLow時のＤＣ電圧値Ｄ４４とが取得される。また、ステップ応答の解析結果Ｄ３２とLow時のＤＣ電圧値Ｄ４４とマージン電圧値とに基づき、観測点Ｎ２で立上りステップ応答波形が立ち上がり始める立上り変化開始時刻Ｄ４１が取得される。さらに、ステップ応答の解析結果Ｄ３３とHigh時のＤＣ電圧値Ｄ４３とマージン電圧値とに基づき、観測点Ｎ２で立下りステップ応答波形が立ち下がり始める立下り変化開始時刻Ｄ４２が取得される。
【０１０２】
〔３−６〕チェック部による反射量チェック手順
図１３に示すフローチャート（ステップＳ５０１〜Ｓ５１２）に従って、図１４を参照しながら、チェック部１５による反射量チェック手順（図７のステップＳ５０での詳細な処理）について説明する。なお、図１４は、チェック部１５による反射量チェック手順を説明するための波形図である。
【０１０３】
まず、チェック部１５は、初期化処理として、記憶部における反射量チェック結果Ｄ５１に“ＯＫ”にセットする処理を行なう（ステップＳ５０１）。また、チェック部１５は、記憶部における反射量チェック開始時刻ｄ５０に、立上り変化開始時時刻Ｄ４１または立下り変化開始時刻Ｄ４２を格納する（ステップＳ５０２）。このとき、立上りステップ応答解析結果Ｄ３２を処理対象とする場合、立上り変化開始時時刻Ｄ４１が反射量チェック開始時刻ｄ５０に格納される一方、立下りステップ応答解析結果Ｄ３３を処理対象とする場合、立下り変化開始時時刻Ｄ４２が反射量チェック開始時刻ｄ５０に設定される。
【０１０４】
反射量チェック開始時刻ｄ５０に時刻Ｄ４１またはＤ４２を格納すると、チェック部１５は、解析結果Ｄ３２またはＤ３３における時刻０のデータを処理対象データとして抽出し（ステップＳ５０３）、処理対象データが存在するか否かを判定する（ステップＳ５０４）。処理対象データが存在しない場合（ステップＳ５０４のＮＯルート）、チェック部１５は処理を終了する。
【０１０５】
処理対象データが存在する場合（ステップＳ５０４のＹＥＳルート）、チェック部１５は、処理対象データの時刻が反射量チェック開始時刻ｄ５０を超えているか否かを判定する（ステップＳ５０５）。処理対象データの時刻が反射量チェック開始時刻ｄ５０を超えている場合（ステップＳ５０５のＹＥＳルート）、チェック部１５は、現在の処理対象が立上り解析結果であるか否かを判定する（ステップＳ５０６）。
【０１０６】
現在の処理対象が立上り解析結果である場合（ステップＳ５０６のＹＥＳルート）、チェック部１５は、処理対象データの時刻が、応答波形Ｄ３２が立ち上がってから最初にHigh時のＤＣ電圧値Ｄ４３を超えた時刻ｔ５１（図１４参照）以降であるか否かを判定する（ステップＳ５０７）。処理対象データの時刻が時刻ｔ５１以降である場合（ステップＳ５０７のＹＥＳルート）、チェック部１５は、処理対象データの電圧値が、High時のＤＣ電圧値Ｄ４３から、予め設定された反射量許容電圧値Ｄ１４を減算したレベルＬ１（図１４参照）を下回っているか否かを判定する（ステップＳ５０８）。処理対象データの電圧値がレベルＬ１を下回った場合（ステップＳ５０８のＹＥＳルート；図１４の符号Ｘ１で示す領域参照）、チェック部１５は、反射量チェック結果Ｄ５１を“ＯＫ”から“ＮＧ”にセットし（ステップＳ５０９）、処理を終了する。
【０１０７】
現在の処理対象が立上り解析結果でない、つまり立下り解析結果である場合（ステップＳ５０６のＮＯルート）、チェック部１５は、処理対象データの時刻が、応答波形Ｄ３３が立ち下がってから最初にLow時のＤＣ電圧値Ｄ４４を下回った時刻ｔ５２（図１４参照）以降であるか否かを判定する（ステップＳ５１０）。処理対象データの時刻が時刻ｔ５２以降である場合（ステップＳ５１０のＹＥＳルート）、チェック部１５は、処理対象データの電圧値が、Low時のＤＣ電圧値Ｄ４４に、予め設定された反射量許容電圧値Ｄ１４を加算したレベルＬ２（図１４参照）を超えているか否かを判定する（ステップＳ５１１）。処理対象データの電圧値がレベルＬ２を超えた場合（ステップＳ５１１のＹＥＳルート；図１４の符号Ｘ２で示す領域参照）、チェック部１５は、反射量チェック結果Ｄ５１を“ＯＫ”から“ＮＧ”にセットし（ステップＳ５０９）、処理を終了する。
【０１０８】
一方、処理対象データの時刻が反射量チェック開始時刻ｄ５０以前の場合（ステップＳ５０５のＮＯルート）、または、処理対象データの時刻が時刻ｔ５１の前である場合（ステップＳ５０７のＮＯルート）、または、処理対象データの電圧値がレベルＬ１以上の場合（ステップＳ５０８のＮＯルート）、または、処理対象データの時刻が時刻ｔ５２の前である場合（ステップＳ５１０のＮＯルート）、または、処理対象データの電圧値がレベルＬ２以下の場合（ステップＳ５１１のＮＯルート）、チェック部１５は、解析結果Ｄ３２またはＤ３３において現在の処理対象データの次のデータを処理対象データとして抽出し（ステップＳ５１２）、ステップＳ５０４の処理に移行する。なお、解析結果Ｄ３２またはＤ３３が例えば図１１（Ｂ）に対応するものである場合、次のデータは、時間を１０ｐｓだけ進めた時のデータである。
【０１０９】
チェック部１５が、ステップＳ５０９の処理を実行することなく解析結果Ｄ３２，Ｄ３３における全ての処理対象データに対する処理を完了してステップＳ５０４でＮＯ判定となった場合、反射量チェック結果Ｄ５１は最終的に“ＯＫ”となる。
これに対し、応答波形Ｄ３２が立ち上がってから最初にHigh時のＤＣ電圧値Ｄ４３を超えた時刻ｔ５１（図１４参照）以降に、応答波形Ｄ３２がレベルＬ１（＝[High時のＤＣ電圧値Ｄ４３]−[反射量許容電圧値Ｄ１４]）を下回った場合（図１４の領域Ｘ１参照）、反射量が大きく許容値を超えていると判断され、反射量チェック結果Ｄ５１は“ＮＧ”となる。
【０１１０】
同様に、応答波形Ｄ３２が立ち上がってから最初にLow時のＤＣ電圧値Ｄ４４を下回った時刻ｔ５２（図１４参照）以降に、応答波形Ｄ３３が、レベルＬ２（＝[Low時のＤＣ電圧値Ｄ４４]＋[反射量許容電圧値Ｄ１４]）を超えた場合（図１４の領域Ｘ２参照）、反射量が大きく許容値を超えていると判断され、反射量チェック結果Ｄ５１は“ＮＧ”となる。
【０１１１】
反射量チェック結果Ｄ５１がＮＧである場合、チェック部１５は、「高速伝送不可」である旨が表示され利用者に通知され（図７のステップＳ５２）、対象回路に対する処理が終了される。一方、反射量チェック結果Ｄ５１がＯＫである場合、アイパターン生成装置１は、テストパターン生成部１６による次の処理（ステップＳ６０，Ｓ７０；図１５，図１６参照）を実行する。
【０１１２】
上述のようにして、ステップ応答の解析結果（応答波形）Ｄ３２，Ｄ３３に基づき大きな反射が有るか否かがチェックされる。反射が多い場合、対象回路において高速伝送を行なうことはできず、まずは反射を抑えるための設計変更を行なう必要があるため、その旨が、ディスプレイ５３を通じユーザに通知される。また、反射が多いと判断した場合、それ以降の処理を行なわないようにすることで、無駄な解析処理を実行することが抑止される。
【０１１３】
〔３−７〕アイの上側／下側テストパターンの生成手順
〔３−７−１〕アイの上側テストパターンの生成手順
図１５に示すフローチャート（ステップＳ６０１〜Ｓ６１３）に従って、テストパターン生成部１６による、アイの上側テストパターンＤ６１の生成手順（図７のステップＳ６０での詳細な処理）について説明する。アイの上側テストパターンＤ６１は、アイパターンのアイ内の上側形状を規定するもので（図５参照）、アイの上側を短時間で求めるためのテストパターンである。
【０１１４】
なお、以下の説明では図１７，図１８（Ａ），図１９および図２０（Ａ）を参照する。図１７および図１９は、テストパターン生成部１６による、アイの上側テストパターンＤ６１の生成手順を説明するための波形図である。図１８（Ａ）および図２０（Ａ）は、それぞれ、図１７および図１９の波形図に対応する状態で生成される上側テストパターンＤ６１を示す図である。なお、図１７および図１９では、解析時間のマージンを大きくしてステップ応答波形を分かりやすく示しているが、実際の解析時間は、連続最長ビット時間Ｄ３１の直後までである。
【０１１５】
まず、テストパターン生成部１６は、立下りステップ応答解析結果Ｄ３３から、着目データの時刻を取得し、時刻ｄ６０として記憶部に格納する（ステップＳ６０１）。処理開始時における着目データの時刻は０である。立下りステップ応答解析結果Ｄ３３が例えば図１１（Ｂ）に対応するものである場合、後述するステップＳ６０９の処理で着目データを一つ進める都度、ステップＳ６０１において、着目データの時刻ｄ６０はデータ番号順に１０ｐｓずつ進むことになる。
【０１１６】
着目データの時刻ｄ６０を取得すると、テストパターン生成部１６は、着目データの時刻ｄ６０が立下り変化開始時刻Ｄ４２を超えたか否かを判定する（ステップＳ６０２）。着目データの時刻ｄ６０が立下り変化開始時刻Ｄ４２以前の場合（ステップＳ６０２のＮＯルート）、テストパターン生成部１６は、着目データをデータ番号順に一つ進め（ステップＳ６０９）、ステップＳ６０１の処理へ移行する。着目データの時刻ｄ６０が立下り変化開始時刻Ｄ４２を超えた場合（ステップＳ６０２のＹＥＳルート）、テストパターン生成部１６は、着目データの時刻ｄ６０が立下り変化開始開始時刻Ｄ４２に連続最長ビット時間Ｄ３１を加算した時刻Ｔ１（図１７，図１９参照）に達したか否かを判定する（ステップＳ６０３；図１７，図１９参照）。
【０１１７】
着目データの時刻ｄ６０が時刻Ｔ１以前の場合（ステップＳ６０３のＹＥＳルート）、テストパターン生成部１６は、立下りステップ応答解析結果Ｄ３３から、現在の着目データの電圧値を取得し、電圧値ｄ６１として記憶部に格納する（ステップＳ６０４）。着目データの電圧値ｄ６１を取得すると、テストパターン生成部１６は、着目データの電圧値ｄ６１が最小電圧値ｄ６２よりも小さいか否かを判定する（ステップＳ６０５）。なお、最小電圧値ｄ６２は、記憶部に設定される値で、最小電圧値ｄ６２の初期値としては∞が設定される。
【０１１８】
着目データの電圧値ｄ６１が最小電圧値ｄ６２よりも小さい場合（ステップＳ６０５のＹＥＳルート）、テストパターン生成部１６は、最小電圧値ｄ６２に、現在の着目データの電圧値ｄ６１をセットするとともに（ステップＳ６０６）、記憶部の立下りピーク時間ｄ６３に、現在の着目データの時刻ｄ６０をセットする（ステップＳ６０７）。着目データの時刻ｄ６０を立下りピーク時間ｄ６３にセットした後、もしくは、着目データの電圧値ｄ６１が最小電圧値ｄ６２以上の場合（ステップＳ６０５のＮＯルート）、テストパターン生成部１６は、着目データのデータ番号と解析結果Ｄ３３のデータ数とが等しいか否かを判定する（ステップＳ６０８）。
【０１１９】
着目データのデータ番号と解析結果Ｄ３３のデータ数とが等しくない場合（ステップＳ６０８のＮＯルート）、テストパターン生成部１６は、着目データをデータ番号順に一つ進め（ステップＳ６０９）、ステップＳ６０１の処理へ移行する。着目データのデータ番号と解析結果Ｄ３３のデータ数とが等しい場合（ステップＳ６０８のＹＥＳルート）、テストパターン生成部１６は、記憶部の立下りピーク時間幅ｄ６４に、[立下りピーク時間ｄ６３]−[立下り変化開始時刻Ｄ４２]をセットする（ステップＳ６１０）。このときセットされる立下りピーク時間幅ｄ６４は、立下りステップ応答の波形が変化を開始してから電圧値がピークとなるまでの時間Ｔｐｋｄｎであり、[立下りピーク時間幅ｄ６４]＜[連続最長ビット時間Ｄ３１]である（図１７参照）。
【０１２０】
なお、応答波形Ｄ３３が最小電圧値（ピーク）に到達する前に、ステップＳ６０３において着目データの時刻ｄ６０が時刻Ｔ１（＝[立下り変化開始開始時刻Ｄ４２]＋[連続最長ビット時間Ｄ３１]）に達したと判定された場合（ＮＯルート；図１９参照）、テストパターン生成部１６は、立下りピーク時間幅ｄ６４に、[立下りピーク時間ｄ６３]−[立下り変化開始時刻Ｄ４２]をセットする（ステップＳ６１０）。ただし、このときの[立下りピーク時間ｄ６３]は上記時刻Ｔ１（＝[立下り変化開始開始時刻Ｄ４２]＋[連続最長ビット時間Ｄ３１]）に一致もしくはほぼ一致している。このため、ステップＳ６１０でセットされる立下りピーク時間幅ｄ６４は、[時刻Ｔ１]−[立下り変化開始時刻Ｄ４２]となり、連続最長ビット時間Ｄ３１に一致もしくはほぼ一致する。つまり、立下りピーク時間幅ｄ６４は、連続最長ビット時間Ｄ３１となり、[上記時間Ｔｐｋｄｎ]≧[立下りピーク時間幅ｄ６４]≧[連続最長ビット時間Ｄ３１]である（図１９参照）。
【０１２１】
立下りピーク時間幅ｄ６４が設定されると、テストパターン生成部１６は、立下りピーク時間幅ｄ６４が連続最長ビット時間Ｄ３１よりも小さいか否かを判定する（ステップＳ６１１）。立下りピーク時間幅ｄ６４が連続最長ビット時間Ｄ３１よりも小さい場合（ステップＳ６１１のＹＥＳルート；図１７参照）、テストパターン生成部１６は、立下りピーク時間幅ｄ６４（＝Ｔｐｋｄｎ）を使用して、以下のような上側テストパターンＤ６１を生成し（ステップＳ６１２）、処理を終了する。
【０１２２】
つまり、テストパターン生成部１６は、１ビット分の“１”の後に立下りピーク時間幅Ｔｐｋｄｎに応じた数の“０”が連続するパターン（一単位分のパターン）を２回繰り返したものを、上側テストパターンＤ６１として生成する。これにより、上側テストパターンＤ６１として「１ビット時間分の“１”，Ｔｐｋｄｎ時間分の“０”，１ビット時間分の“１”，Ｔｐｋｄｎ時間分の“０”」が生成される。例えばＴｐｋｄｎ＝１４ｎｓであり１ビット幅の時間が１ｎｓである場合、図１８（Ａ）に示すような上側テストパターンＤ６１＝「１ｎｓ(１ビット)の“１”，１４ｎｓ(１４ビット)の“０”，１ｎｓ(１ビット)の“１”，１４ｎｓ(１４ビット)の“０”」＝「100000000000000100000000000000」が生成される。
【０１２３】
図１８（Ａ）に示す上側テストパターンＤ６１において一単位分のパターン「１ビット時間分の“１”，Ｔｐｋｄｎ時間分の“０”」を２回繰り返しているのは、図４（Ｂ）に符号Ｐで示す部分のごとくアイの上側のワーストケースを発生させる立上りパルスＰ１１を含む上側テストパターンＤ６１を生成するためである。このとき、Ｔｐｋｄｎ時間分の“０”の後に１ビット分の立上りパルスＰ１１を生成することにより、波形の電圧レベルが最もLow側に寄っている状態で波形が短いビット幅で変化することになる。したがって、図１８（Ａ）に示す上側テストパターンＤ６１によって、符号間干渉によるアイの上側のワーストケースが発生すると考えられ、ワーストケースのアイの上側を短時間で求めるための上側テストパターンＤ６１が得られる。
【０１２４】
立下りピーク時間幅ｄ６４が連続最長ビット時間Ｄ３１以上の場合（ステップＳ６１１のＮＯルート；図１９参照）、テストパターン生成部１６は、連続最長ビット時間Ｄ３１を使用して、以下のような上側テストパターンＤ６１を生成し（ステップＳ６１３）、処理を終了する。
【０１２５】
つまり、テストパターン生成部１６は、１ビット分の“１”の後に連続最長ビット時間Ｄ３１に応じた数の“０”が連続するパターン（一単位分のパターン）を２回繰り返したものを、上側テストパターンＤ６１として生成する。これにより、上側テストパターンＤ６１として「１ビット時間分の“１”，連続最長ビット時間分の“０”，１ビット時間分の“１”，連続最長ビット時間分の“０”」が生成される。例えば、上記ＵＳＢ用テストパターンの場合、連続最長ビット時間Ｄ３１＝７ｎｓ（連続最長ビット数Ｄ２２＝７）であり１ビット幅の時間が１ｎｓであり、図２０（Ａ）に示すような上側テストパターンＤ６１＝「１ｎｓ(１ビット)の“１”，７ｎｓ(７ビット)の“０”，１ｎｓ(１ビット)の“１”，７ｎｓ(７ビット)の“０”」＝「1000000010000000」が生成される。
【０１２６】
図２０（Ａ）に示す上側テストパターンＤ６１において一単位分のパターン「１ビット時間分の“１”，連続最長ビット時間分の“０”」を２回繰り返しているのは、図１８（Ａ）に示す例と同様、図４（Ｂ）に符号Ｐで示す部分のごとくアイの上側のワーストケースを発生させる立上りパルスＰ１２を含む上側テストパターンＤ６１を生成するためである。このとき、[上記時間Ｔｐｋｄｎ]≧[連続最長ビット時間Ｄ３１]である。このため、上記ＵＳＢ用テストパターンを対象回路に入力した際の応答波形の電圧最小値は、立下りステップ応答波形Ｄ３３の最小値まで到達せず、図１９に示す時刻Ｔ１（＝[立下り変化開始開始時刻Ｄ４２]＋[連続最長ビット時間Ｄ３１]）の時点における電圧値となる。つまり、時刻Ｔ１以降の立下りステップ応答波形Ｄ３３を考慮する必要がない。このとき、連続最長ビット時間分（７ビット分）の“０”の後に１ビット分の立上りパルスＰ１２を生成することにより、波形の電圧レベルが最もLow側に寄っている状態で波形が短いビット幅で変化することになる。したがって、図２０（Ａ）に示す上側テストパターンＤ６１によって、符号間干渉によるアイの上側のワーストケースが発生すると考えられ、ワーストケースのアイの上側を短時間で求めるための上側テストパターンＤ６１が得られる。
【０１２７】
〔３−７−２〕アイの下側テストパターンの生成手順
図１６に示すフローチャート（ステップＳ７０１〜Ｓ７１３）に従って、テストパターン生成部１６による、アイの下側テストパターンＤ７１の生成手順（図７のステップＳ７０での詳細な処理）について説明する。アイの下側テストパターンＤ７１は、アイパターンのアイ内の下側形状を規定するもので（図５参照）、アイの下側を短時間で求めるためのテストパターンである。
【０１２８】
なお、以下の説明では図１７，図１８（Ｂ），図１９および図２０（Ｂ）を参照する。図１７および図１９は、テストパターン生成部１６による、アイの下側テストパターンＤ７１の生成手順を説明するための波形図である。図１８（Ｂ）および図２０（Ｂ）は、それぞれ、図１７および図１９の波形図に対応する状態で生成される下側テストパターンＤ７１を示す図である。なお、図１７および図１９では、上述した通り、解析時間のマージンを大きくしてステップ応答波形を分かりやすく示しているが、実際の解析時間は、連続最長ビット時間Ｄ３１の直後までである。
【０１２９】
まず、テストパターン生成部１６は、立上りステップ応答解析結果Ｄ３２から、着目データの時刻を取得し、時刻ｄ７０として記憶部に格納する（ステップＳ７０１）。処理開始時における着目データの時刻は０である。立上りステップ応答解析結果Ｄ３２が例えば図１１（Ｂ）に対応するものである場合、後述するステップＳ７０９の処理で着目データを一つ進める都度、ステップＳ７０１において、着目データの時刻ｄ７０はデータ番号順に１０ｐｓずつ進むことになる。
【０１３０】
着目データの時刻ｄ７０を取得すると、テストパターン生成部１６は、着目データの時刻ｄ７０が立上り変化開始時刻Ｄ４１を超えたか否かを判定する（ステップＳ７０２）。着目データの時刻ｄ７０が立上り変化開始時刻Ｄ４１以前の場合（ステップＳ７０２のＮＯルート）、テストパターン生成部１６は、着目データをデータ番号順に一つ進め（ステップＳ７０９）、ステップＳ７０１の処理へ移行する。着目データの時刻ｄ７０が上下り変化開始時刻Ｄ４１を超えた場合（ステップＳ７０２のＹＥＳルート）、テストパターン生成部１６は、着目データの時刻ｄ７０が立上り変化開始開始時刻Ｄ４１に連続最長ビット時間Ｄ３１を加算した時刻Ｔ２（図１７，図１９参照）に達したか否かを判定する（ステップＳ７０３；図１７，図１９参照）。
【０１３１】
着目データの時刻ｄ７０が時刻Ｔ２以前の場合（ステップＳ７０３のＹＥＳルート）、テストパターン生成部１６は、立上りステップ応答解析結果Ｄ３２から、現在の着目データの電圧値を取得し、電圧値ｄ７１として記憶部に格納する（ステップＳ７０４）。着目データの電圧値ｄ７１を取得すると、テストパターン生成部１６は、着目データの電圧値ｄ７１が最大電圧値ｄ７２よりも大きいか否かを判定する（ステップＳ７０５）。なお、最大電圧値ｄ７２は、記憶部に設定される値で、最大電圧値ｄ７２の初期値としては−∞が設定される。
【０１３２】
着目データの電圧値ｄ７１が最大電圧値ｄ７２よりも小さい場合（ステップＳ７０５のＹＥＳルート）、テストパターン生成部１６は、最大電圧値ｄ７２に、現在の着目データの電圧値ｄ７１をセットするとともに（ステップＳ７０６）、記憶部の立上りピーク時間ｄ７３に、現在の着目データの時刻ｄ７０をセットする（ステップＳ７０７）。着目データの時刻ｄ７０を立上りピーク時間ｄ７３にセットした後、もしくは、着目データの電圧値ｄ７１が最大電圧値ｄ７２以下の場合（ステップＳ７０５のＮＯルート）、テストパターン生成部１６は、着目データのデータ番号と解析結果Ｄ３２のデータ数とが等しいか否かを判定する（ステップＳ７０８）。
【０１３３】
着目データのデータ番号と解析結果Ｄ３２のデータ数とが等しくない場合（ステップＳ７０８のＮＯルート）、テストパターン生成部１６は、着目データをデータ番号順に一つ進め（ステップＳ７０９）、ステップＳ７０１の処理へ移行する。着目データのデータ番号と解析結果Ｄ３２のデータ数とが等しい場合（ステップＳ７０８のＹＥＳルート）、テストパターン生成部１６は、記憶部の立上りピーク時間幅ｄ７４に、[立上りピーク時間ｄ７３]−[立上り変化開始時刻Ｄ４１]をセットする（ステップＳ７１０）。このときセットされる立上りピーク時間幅ｄ７４は、立上りステップ応答の波形が変化を開始してから電圧値がピークとなるまでの時間Ｔｐｋｕｐであり、[立上りピーク時間幅ｄ７４]＜[連続最長ビット時間Ｄ３１]である（図１７参照）。
【０１３４】
なお、応答波形Ｄ３２が最大電圧値（ピーク）に到達する前に、ステップＳ７０３において着目データの時刻ｄ７０が時刻Ｔ２（＝[立上り変化開始開始時刻Ｄ４１]＋[連続最長ビット時間Ｄ３１]）に達したと判定された場合（ＮＯルート；図１９参照）、テストパターン生成部１６は、立上りピーク時間幅ｄ７４に、[立上りピーク時間ｄ７３]−[立上り変化開始時刻Ｄ４１]をセットする（ステップＳ６１０）。ただし、このときの[立上りピーク時間ｄ７３]は上記時刻Ｔ２（＝[立上り変化開始開始時刻Ｄ４１]＋[連続最長ビット時間Ｄ３１]）に一致もしくはほぼ一致している。このため、ステップＳ７１０でセットされる立上りピーク時間幅ｄ７４は、[時刻Ｔ２]−[立上り変化開始時刻Ｄ４１]となり、連続最長ビット時間Ｄ３１に一致もしくはほぼ一致する。つまり、立上りピーク時間幅ｄ７４は、連続最長ビット時間Ｄ３１となり、[上記時間Ｔｐｋｕｐ]≧[立上りピーク時間幅ｄ７４]≧[連続最長ビット時間Ｄ３１]である（図１９参照）。
【０１３５】
立上りピーク時間幅ｄ７４が設定されると、テストパターン生成部１６は、立上りピーク時間幅ｄ７４が連続最長ビット時間Ｄ３１よりも小さいか否かを判定する（ステップＳ７１１）。立上りピーク時間幅ｄ７４が連続最長ビット時間Ｄ３１よりも小さい場合（ステップＳ７１１のＹＥＳルート；図１７参照）、テストパターン生成部１６は、立上りピーク時間幅ｄ７４（＝Ｔｐｋｕｐ）を使用して、以下のような下側テストパターンＤ７１を生成し（ステップＳ７１２）、処理を終了する。
【０１３６】
つまり、テストパターン生成部１６は、１ビット分の“０”の後に立上りピーク時間幅Ｔｐｋｕｐに応じた数の“１”が連続するパターン（一単位分のパターン）を２回繰り返したものを、下側テストパターンＤ７１として生成する。これにより、下側テストパターンＤ７１として「１ビット時間分の“０”，Ｔｐｋｕｐ時間分の“１”，１ビット時間分の“０”，Ｔｐｋｕｐ時間分の“１”」が生成される。例えばＴｐｋｕｐ＝１４ｎｓであり１ビット幅の時間が１ｎｓである場合、図１８（Ｂ）に示すような下側テストパターンＤ７１＝「１ｎｓ(１ビット)の“０”，１４ｎｓ(１４ビット)の“１”，１ｎｓ(１ビット)の“０”，１４ｎｓ(１４ビット)の“１”」＝「011111111111111011111111111111」が生成される。
【０１３７】
図１８（Ｂ）に示す下側テストパターンＤ７１において一単位分のパターン「１ビット時間分の“０”，Ｔｐｋｕｐ時間分の“１”」を２回繰り返しているのは、アイの下側のワーストケースを発生させる立下りパルスＰ２１を含む下側テストパターンＤ７１を生成するためである。このとき、Ｔｐｋｕｐ時間分の“１”の後に１ビット分の立下りパルスＰ２１を生成することにより、波形の電圧レベルが最もHigh側に寄っている状態で波形が短いビット幅で変化することになる。したがって、図１８（Ｂ）に示す下側テストパターンＤ７１によって、符号間干渉によるアイの下側のワーストケースが発生すると考えられ、ワーストケースのアイの下側を短時間で求めるための下側テストパターンＤ７１が得られる。
【０１３８】
立上りピーク時間幅ｄ７４が連続最長ビット時間Ｄ３１以上の場合（ステップＳ７１１のＮＯルート；図１９参照）、テストパターン生成部１６は、連続最長ビット時間Ｄ３１を使用して、以下のような下側テストパターンＤ７１を生成し（ステップＳ７１３）、処理を終了する。
【０１３９】
つまり、テストパターン生成部１６は、１ビット分の“０”の後に連続最長ビット時間Ｄ３１に応じた数の“１”が連続するパターン（一単位分のパターン）を２回繰り返したものを、下側テストパターンＤ７１として生成する。これにより、下側テストパターンＤ７１として「１ビット時間分の“０”，連続最長ビット時間分の“１”，１ビット時間分の“０”，連続最長ビット時間分の“１”」が生成される。例えば、上記ＵＳＢ用テストパターンの場合、連続最長ビット時間Ｄ３１＝７ｎｓ（連続最長ビット数Ｄ２２＝７）であり１ビット幅の時間が１ｎｓであり、図２０（Ｂ）に示すような下側テストパターンＤ７１＝「１ｎｓ(１ビット)の“０”，７ｎｓ(７ビット)の“１”，１ｎｓ(１ビット)の“０”，７ｎｓ(７ビット)の“１”」＝「0111111101111111」が生成される。
【０１４０】
図２０（Ｂ）に示す下側テストパターンＤ７１において一単位分のパターン「１ビット時間分の“０”，連続最長ビット時間分の“１”」を２回繰り返しているのは、図１８（Ｂ）に示す例と同様、アイの下側のワーストケースを発生させる立下りパルスＰ２２を含む上側テストパターンＤ７１を生成するためである。このとき、[上記時間Ｔｐｋｕｐ]≧[連続最長ビット時間Ｄ３１]である。このため、上記ＵＳＢ用テストパターンを対象回路に入力した際の応答波形の電圧最大値は、立上りステップ応答波形Ｄ３２の最大値まで到達せず、図１９に示す時刻Ｔ２（＝[立上り変化開始開始時刻Ｄ４１]＋[連続最長ビット時間Ｄ３１]）の時点における電圧値となる。つまり、時刻Ｔ２以降の立上りステップ応答波形Ｄ３２を考慮する必要がない。このとき、連続最長ビット時間分（７ビット分）の“１”の後に１ビット分の立下りパルスＰ２２を生成することにより、波形の電圧レベルが最もHigh側に寄っている状態で波形が短いビット幅で変化することになる。したがって、図２０（Ｂ）に示す下側テストパターンＤ７１によって、符号間干渉によるアイの下側のワーストケースが発生すると考えられ、ワーストケースのアイの下側を短時間で求めるための下側テストパターンＤ７１が得られる。
【０１４１】
〔３−８〕シミュレーション部の動作
上述ようにして上側テストパターンＤ６１および下側テストパターンＤ７１が生成されると、シミュレーション部１７は、上側テストパターンＤ６１および下側テストパターンＤ７１をそれぞれ対象回路に入力した際の、対象回路からの出力波形（観測点Ｎ２で観測される応答波形）をシミュレートする。このとき、シミュレーション部１７は、前述したように算出されるシミュレーション解析時間だけ、解析処理を実行する。
【０１４２】
図２０（Ａ）に示す上側テストパターンＤ６１についての上側シミュレーション結果Ｄ６２としては、例えば、図２１（Ａ）に示すような応答波形（出力波形，過渡解析波形）が得られる。図２０（Ｂ）に示す下側テストパターンＤ７１についての下側シミュレーション結果Ｄ７２としては、例えば、図２１（Ｂ）に示すような応答波形（出力波形，過渡解析波形）が得られる。これらの上側シミュレーション結果（応答波形）Ｄ６２および下側シミュレーション結果（応答波形）Ｄ７２は、解析結果Ｄ３２，Ｄ３３と同様、例えば図１１（Ａ）および図１１（Ｂ）に示すようなテーブル形式で出力され、記憶部に格納される（ステップＳ６１，Ｓ７１）。
【０１４３】
〔３−９〕アイパターン生成部の動作
上述のような出力波形Ｄ６２およびＤ７２が得られると、アイパターン生成部１８は、出力波形Ｄ６２，Ｄ７２から、それぞれ、図２２（Ａ）に示す上側アイパターンＤ６３と、図２２（Ｂ）に示す下側アイパターンＤ７３とを生成し、記憶部に格納する（ステップＳ６２，７２）。
【０１４４】
図２２（Ａ）に示す上側アイパターンＤ６３は、図２１（Ａ）に示す出力波形Ｄ６２から２ｎｓ幅のフレームでサンプリングされた波形を重ね合わせることによって生成されている。同様に、図２２（Ｂ）に示す下側アイパターンＤ７３は、図２１（Ｂ）に示す出力波形Ｄ７２から２ｎｓ幅のフレームでサンプリングされた波形を重ね合わせることによって生成されている。
【０１４５】
〔３−１０〕合成部の動作
合成部１９は、図２２（Ａ）に示す上側アイパターンＤ６３と、図２２（Ｂ）に示す下側アイパターンＤ７３とを合成することにより、図２３に示す、対象回路のアイパターンＤ８１を生成し記憶部に格納する（ステップＳ８０）。図２３に示すアイパターンＤ８１は、図２０（Ａ）に示す１６ビットの上側テストパターンＤ６１と図２０（Ｂ）に示す１６ビットの下側テストパターンＤ７１とに基づき生成されている。
【０１４６】
ここで、図２５には、ＵＳＢについて規定されている５１２ビットの上記ＵＳＢ用テストパターンを用いて従来技術によって生成された一般的なアイパターンが示されている。
図２５に示すアイパターンと、本実施形態のアイパターン生成装置１によって得られた図２３に示すアイパターンＤ８１とを重ね合わせると、図２４に示すようになる。図２４に示すように、図２３に示す本実施形態で生成されるアイパターンＤ８１のアイの開き具合と、図２５に示す従来技術によって得られたアイパターンのアイの開き具合とは、ほぼ一致している。
【０１４７】
〔３−１１〕作用効果
上述したように、本実施形態のアイパターン生成装置１によれば、対象回路についてのステップ応答解析を行なうことにより伝送損失を含んだ反射の影響が事前に調べられる。そして、調べられた結果と、予め規定されたアイパターン生成用テストパターン（例えば上記ＵＳＢ用テストパターン）Ｄ１３の連続最長ビット数Ｄ２２とに基づき、アイパターンの内側形状のワーストケースを求めるための効率的な上側／下側テストパターンＤ６１／Ｄ７１が生成される。
【０１４８】
このようにアイの上側／下側に最短時間でワーストケースを発生させる上側／下側テストパターンＤ６１／Ｄ７１を用いてアイパターンＤ８１の生成を行なうことにより、ワーストケースの内側形状を有するアイパターンＤ８１が高速かつ高精度に生成される。したがって、対象回路についてアイパターンの検証を高速かつ高精度に行なうことができる。
【０１４９】
また、アイパターンＤ８１の生成に用いられる上側／下側テストパターンＤ６１／Ｄ７１は、それぞれ例えば１６ビットであり、予め規定されたアイパターン生成用テストパターン（例えば上述した５１２ビットのＵＳＢ用テストパターン）Ｄ１３よりも大幅に少なくなる。このため、回路シミュレーションの結果として得られる応答波形のデータ量や、当該応答波形から得られるアイパターンのデータ量を、大幅に削減することができ、アイパターン生成装置１において記憶部を有効に利用することが可能になる。
【０１５０】
さらに、本実施形態のアイパターン生成装置１によれば、ステップ応答の解析結果（応答波形）Ｄ３２，Ｄ３３に基づき大きな反射が有るか否かがチェックされ、反射が多い場合、その旨がディスプレイ５３を通じユーザに通知される。反射量の大きい対象回路では高速伝送を行なうことはできず、反射を抑えるための設計変更を行なう必要があり、その旨が、ディスプレイ５３を通じユーザに通知される。また、反射が多い場合、それ以降の処理を行なわないようにすることで、無駄な解析処理を実行することが抑止される。
【０１５１】
以下に、従来技術を用いた場合のアイパターン生成のための解析時間（シミュレーション解析時間）と、本実施形態のアイパターン生成装置１によるアイパターン生成のための解析時間とを比較する。ここでは、対象回路が図６に示した回路であり、且つ、予め規定されているテストパターンが上述した５１２ビットのＵＳＢ用テストパターンである場合について説明する。また、上述した例と同様、１ビット幅の時間は１ｎｓ、入力パルスの入力遅延時間は１ｎｓ、マージン係数（所定係数）は１．０１とする。
【０１５２】
[従来技術での解析時間]
＝[入力パルスの入力遅延時間]
＋[ＵＳＢ用テストパターンのビット数]×[１ビット幅の時間]
＋[伝搬遅延時間]×[マージン係数]
＝１ｎｓ＋５１２×１ｎｓ＋６．０６ｎｓ×１．０１
＝５１９．１２０６ｎｓ
【０１５３】
[本実施形態での立上りステップ応答解析時間ｔ１]
＝[入力パルスの入力遅延時間]
＋[連続最長ビット時間]＋[伝搬遅延時間]×[マージン係数]
＝１ｎｓ＋７×１ｎｓ＋６．０６ｎｓ×１．０１
＝１４．１２０６ｎｓ
【０１５４】
[本実施形態での立下りステップ応答解析時間ｔ２]
＝[入力パルスの入力遅延時間]
＋[連続最長ビット時間]＋[伝搬遅延時間]×[マージン係数]
＝１ｎｓ＋７×１ｎｓ＋６．０６ｎｓ×１．０１
＝１４．１２０６ｎｓ
【０１５５】
[本実施形態での上側テストパターンのシミュレーション解析時間ｔ３]
＝[上側テストパターンのビット数]×[１ビット幅の時間]
＋[伝搬遅延時間]×[マージン係数]
＝（１＋７＋１＋７）×１ｎｓ＋６．０６ｎｓ×１．０１
＝２２．１２０６ｎｓ（ワーストケース時間）
【０１５６】
[本実施形態での下側テストパターンのシミュレーション解析時間ｔ４]
＝[下側テストパターンのビット数]×[１ビット幅の時間]
＋[伝搬遅延時間]×[マージン係数]
＝（１＋７＋１＋７）×１ｎｓ＋６．０６ｎｓ×１．０１
＝２２．１２０６ｎｓ
【０１５７】
[本実施形態のアイパターン生成装置１による解析時間]
＝ｔ１＋ｔ２＋ｔ３＋ｔ４
＝７２．４８２４ｎｓ
上記の通り、本実施形態のアイパターン生成装置１による解析時間は、従来技術での解析時間の、およそ７分の１となる。これに伴い、解析処理に要するデータ量も大幅に削減されることになる。
【０１５８】
〔４〕その他
以上、本発明の好ましい実施形態について詳述したが、本発明は、係る特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。
【０１５９】
上述した伝搬遅延時間算出部１１，取得部１２，ステップ応答解析部１３，変化開始時刻判断部１４，チェック部１５，テストパターン生成部１６，シミュレーション部１７，アイパターン生成部１８および合成部１９としての機能の全部もしくは一部は、コンピュータ（ＣＰＵ，情報処理装置，各種端末を含む）が所定のアプリケーションプログラム（回路シミュレータプログラム（アイパターン生成プログラム））を実行することによって実現される。
【０１６０】
そのプログラムは、例えばフレキシブルディスク，ＣＤ（ＣＤ−ＲＯＭ，ＣＤ−Ｒ，ＣＤ−ＲＷなど），ＤＶＤ（ＤＶＤ−ＲＯＭ，ＤＶＤ−ＲＡＭ，ＤＶＤ−Ｒ，ＤＶＤ−ＲＷ，ＤＶＤ＋Ｒ，ＤＶＤ＋ＲＷなど），ブルーレイディスク等のコンピュータ読取可能な記録媒体に記録された形態で提供される。この場合、コンピュータはその記録媒体からプログラムを読み取って内部記憶装置または外部記憶装置に転送し格納して用いる。
【０１６１】
ここで、コンピュータとは、ハードウエアとＯＳ（オペレーティングシステム）とを含む概念であり、ＯＳの制御の下で動作するハードウエアを意味している。また、ＯＳが不要でアプリケーションプログラム単独でハードウェアを動作させるような場合には、そのハードウェア自体がコンピュータに相当する。ハードウエアは、少なくとも、ＣＰＵ等のマイクロプロセッサと、記録媒体に記録されたプログラムを読み取る手段とをそなえている。上記回路シミュレータプログラム（アイパターン生成プログラム）は、上述のようなコンピュータに、上記各部１１〜１９の機能を実現させるプログラムコードを含んでいる。また、その機能の一部は、アプリケーションプログラムではなくＯＳによって実現されてもよい。
【０１６２】
〔５〕付記
以上の本実施形態を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
対象回路の設計データを基に前記対象回路のシミュレーションを行なうコンピュータに、
前記対象回路に立上りステップ信号を入力した際の立上りステップ応答のシミュレーションを実行させ、
前記対象回路に立下りステップ信号を入力した際の立下りステップ応答のシミュレーションを実行させ、
前記立上りステップ応答のシミュレーションおよび立下りステップ応答のシミュレーションの結果を解析させ、
前記解析結果に基づき、アイパターンのアイ内の上側形状を規定する上側テストパターンと、アイパターンのアイ内の下側形状を規定する下側テストパターンとを生成させ、
前記対象回路に前記上側テストパターンおよび前記下側テストパターンを入力した際の応答のシミュレーションを実行させることを特徴とする回路シミュレータプログラム。
【０１６３】
（付記２）
前記コンピュータに、
前記対象回路のアイパターンを生成するべく予め規定されたテストパターンにおいて同じ値が最も長く連続する際の連続最長ビット数を取得させ、
前記上側テストパターンを生成させる際、
前記立下りステップ応答の解析結果に基づき、前記立下りステップ応答の立下り変化開始時刻から、前記連続最長ビット数に１ビット分の時間を乗じた連続最長ビット時間内で前記立下りステップ応答が最小値に到達するまでの立下りピーク時間幅を算出させ、
前記立下りピーク時間幅と前記連続最長ビット時間とを比較させ、
前記立下りピーク時間幅が前記連続最長ビット時間よりも小さい場合、１ビット分の“１”の後に前記立下りピーク時間幅に応じた数の“０”が連続するパターンを一単位として含むパターンを、前記上側テストパターンとして生成させる一方、
前記立下りピーク時間幅が前記連続最長ビット時間以上である場合、１ビット分の“１”の後に前記連続最長ビット時間に応じた数の“０”が連続するパターンを一単位として含むパターンを、前記上側テストパターンとして生成させることを特徴とする付記１記載の回路シミュレータプログラム。
【０１６４】
（付記３）
前記コンピュータに、
前記上側テストパターンを生成させる際、
上記一単位分のパターンを２回繰り返したものを、前記上側テストパターンとして生成させることを特徴とする付記２記載の回路シミュレータ生成プログラム。
【０１６５】
（付記４）
前記コンピュータに、
前記下側テストパターンを生成する際、
前記立上りステップ応答の解析結果に基づき、前記立上りステップ応答の立上り変化開始時刻から、前記連続最長ビット数に１ビット分の時間を乗じた連続最長ビット時間内で前記立上りステップ応答が最大値に到達するまでの立上りピーク時間幅を算出させ、
前記立上りピーク時間幅と前記連続最長ビット時間とを比較させ、
前記立上りピーク時間幅が前記連続最長ビット時間よりも小さい場合、１ビット分の“０”の後に前記立上りピーク時間幅に応じた数の“１”が連続するパターンを一単位として含むパターンを、前記下側テストパターンとして生成させる一方、
前記立上りピーク時間幅が前記連続最長ビット時間以上である場合、１ビット分の“０”の後に前記連続最長ビット時間に応じた数の“１”が連続するパターンを一単位として含むパターンを、前記下側テストパターンとして生成させることを特徴とする付記２または付記３記載の回路シミュレータプログラム。
【０１６６】
（付記５）
前記コンピュータに、
前記下側テストパターンを生成させる際、
上記一単位分のパターンを２回繰り返したものを、前記下側テストパターンとして生成させることを特徴とする付記４記載の回路シミュレータプログラム。
【０１６７】
（付記６）
前記コンピュータに、前記上側テストパターンおよび前記下側テストパターンを生成させる前に、前記立上りステップ応答の解析結果および前記立下りステップ応答の解析結果に基づき、前記対象回路における反射量をチェックさせ、
前記反射量が許容値を超えたと判断した場合、その旨を利用者に通知する処理を前記コンピュータに実行させるとともに前記コンピュータにおいて前記対象回路に対する処理を終了させる一方、前記反射量が前記許容値以下であると判断した場合、前記コンピュータに前記上側テストパターンおよび前記下側テストパターンを生成させることを特徴とする付記１〜付記５のいずれか一項に記載の回路シミュレータプログラム。
【０１６８】
（付記７）
前記コンピュータに、
前記立上りステップ応答の解析および前記立下りステップ応答の解析を実行させる際、
前記立上りステップ信号または前記立下りステップ信号の入力遅延時間と、前記連続最長ビット数に１ビット分の時間を乗じた連続最長ビット時間と、前記対象回路の入力端から観測点までの伝搬遅延時間に１よりも大きい所定係数を乗じた値とを加算したステップ応答解析時間を算出させ、
前記ステップ応答解析時間に亘って前記立上りステップ応答の解析および前記立下りステップ応答の解析を実行させることを特徴とする付記２〜付記６のいずれか一項に記載の回路シミュレータプログラム。
【０１６９】
（付記８）
前記コンピュータに、
前記上側テストパターンおよび前記下側テストパターンをそれぞれ前記対象回路に入力した際の、前記対象回路からの出力波形をシミュレートさせ、
前記上側テストパターンおよび前記下側テストパターンについてシミュレートされた前記出力波形から、それぞれ、上側アイパターンおよび下側アイパターンを生成させ、
前記上側アイパターンと前記下側アイパターンとを合成し、前記対象回路のアイパターンを生成させることを特徴とする付記１〜付記７のいずれか一項に記載の回路シミュレータプログラム。
【０１７０】
（付記９）
対象回路の設計データを基に前記対象回路のシミュレーションを行なう装置であって、
前記対象回路に立上りステップ信号を入力した際の立上りステップ応答のシミュレーションと、前記対象回路に立下りステップ信号を入力した際の立下りステップ応答のシミュレーションとを実行するシミュレーション部と、
前記立上りステップ応答のシミュレーションおよび立下りステップ応答のシミュレー ションの結果を解析するステップ応答解析部と、
前記解析結果に基づき、アイパターンのアイ内の上側形状を規定する上側テストパターンと、アイパターンのアイ内の下側形状を規定する下側テストパターンとを生成するテストパターン生成部とを有し、
前記シミュレーション部は、前記上側テストパターンと前記下側テストパターンとを用いて、前記対象回路のシミュレーションを行なうことを特徴とする装置。
【０１７１】
（付記１０）
前記対象回路のアイパターンを生成すべく予め規定されたテストパターンにおいて同じ値が最も長く連続する際の連続最長ビット数を取得する取得部をさらに有し、
前記テストパターン生成部は、
前記立下りステップ応答の解析結果に基づき、前記立下りステップ応答の立下り変化開始時刻から、前記連続最長ビット数に１ビット分の時間を乗じた連続最長ビット時間内で前記立下りステップ応答が最小値に到達するまでの立下りピーク時間幅を算出し、
前記立下りピーク時間幅と前記連続最長ビット時間とを比較し、
前記立下りピーク時間幅が前記連続最長ビット時間よりも小さい場合、１ビット分の“１”の後に前記立下りピーク時間幅に応じた数の“０”が連続するパターンを一単位として含むパターンを、前記上側テストパターンとして生成する一方、
前記立下りピーク時間幅が前記連続最長ビット時間以上である場合、１ビット分の“１”の後に前記連続最長ビット時間に応じた数の“０”が連続するパターンを一単位として含むパターンを、前記上側テストパターンとして生成することを特徴とする付記９記載の装置。
【０１７２】
（付記１１）
前記テストパターン生成部は、
上記一単位分のパターンを２回繰り返したものを、前記上側テストパターンとして生成することを特徴とする付記１０記載の装置。
【０１７３】
（付記１２）
前記テストパターン生成部は、
前記立上りステップ応答の解析結果に基づき、前記立上りステップ応答の立上り変化開始時刻から、前記連続最長ビット数に１ビット分の時間を乗じた連続最長ビット時間内で前記立上りステップ応答が最大値に到達するまでの立上りピーク時間幅を算出し、
前記立上りピーク時間幅と前記連続最長ビット時間とを比較し、
前記立上りピーク時間幅が前記連続最長ビット時間よりも小さい場合、１ビット分の“０”の後に前記立上りピーク時間幅に応じた数の“１”が連続するパターンを一単位として含むパターンを、前記下側テストパターンとして生成する一方、
前記立上りピーク時間幅が前記連続最長ビット時間以上である場合、１ビット分の“０”の後に前記連続最長ビット時間に応じた数の“１”が連続するパターンを一単位として含むパターンを、前記下側テストパターンとして生成することを特徴とする付記１０または付記１１記載の装置。
【０１７４】
（付記１３）
前記テストパターン生成部は、
上記一単位分のパターンを２回繰り返したものを、前記下側テストパターンとして生成することを特徴とする付記１２記載の装置。
【０１７５】
（付記１４）
前記テストパターン生成部によって前記上側テストパターンおよび前記下側テストパターンを生成する前に、前記立上りステップ応答の解析結果および前記立下りステップ応答の解析結果に基づき、前記対象回路における反射量をチェックするチェック部をさらに有し、
前記チェック部は、前記反射量が許容値を超えたと判断した場合、その旨を利用者に通知するとともに前記対象回路に対する処理を終了させる一方、前記反射量が前記許容値以下であると判断した場合、前記テストパターン生成部による処理を実行させることを特徴とする付記９〜付記１３のいずれか一項に記載の装置。
【０１７６】
（付記１５）
前記ステップ応答解析部は、
前記立上りステップ信号または前記立下りステップ信号の入力遅延時間と、前記連続最長ビット数に１ビット分の時間を乗じた連続最長ビット時間と、前記対象回路の入力端から観測点までの伝搬遅延時間に１よりも大きい所定係数を乗じた値とを加算したステップ応答解析時間を算出し、
前記ステップ応答解析時間に亘って前記立上りステップ応答の解析および前記立下りステップ応答の解析を実行することを特徴とする付記１０〜付記１４のいずれか一項に記載の装置。
【０１７７】
（付記１６）
前記シミュレーション部は、前記上側テストパターンおよび前記下側テストパターンをそれぞれ前記対象回路に入力した際の、前記対象回路からの出力波形をシミュレートし、
前記上側テストパターンおよび前記下側テストパターンについてシミュレートされた前記出力波形から、それぞれ、上側アイパターンおよび下側アイパターンを生成するアイパターン生成部と、
前記上側アイパターンと前記下側アイパターンとを合成し、前記対象回路のアイパターンを生成する合成部とをさらに有することを特徴とする付記９〜付記１５のいずれか一項に記載の装置。
【０１７８】
（付記１７）
コンピュータにより、対象回路のアイパターンを、予め規定されたテストパターンに基づき、シミュレーションによって生成する方法であって、
前記テストパターンにおいて同じ値が最も長く連続する際の連続最長ビット数を取得し、
立上りステップ信号を前記対象回路に入力した際の立上りステップ応答の解析、および、立下りステップ信号を前記対象回路に入力した際の立下りステップ応答の解析をそれぞれ実行し、
前記連続最長ビット数と前記立下りステップ応答の解析結果とに基づき、前記アイパターンのアイ内の上側形状を規定する上側テストパターンを生成するとともに、前記連続最長ビット数と前記立上りステップ応答の解析結果とに基づき、前記アイパターンのアイ内の下側形状を規定する下側テストパターンを生成する、アイパターン生成方法。
【０１７９】
（付記１８）
前記上側テストパターンを生成する際、
前記立下りステップ応答の解析結果に基づき、前記立下りステップ応答の立下り変化開始時刻から、前記連続最長ビット数に１ビット分の時間を乗じた連続最長ビット時間内で前記立下りステップ応答が最小値に到達するまでの立下りピーク時間幅を算出し、
前記立下りピーク時間幅と前記連続最長ビット時間とを比較し、
前記立下りピーク時間幅が前記連続最長ビット時間よりも小さい場合、１ビット分の“１”の後に前記立下りピーク時間幅に応じた数の“０”が連続するパターンを一単位として含むパターンを、前記上側テストパターンとして生成する一方、
前記立下りピーク時間幅が前記連続最長ビット時間以上である場合、１ビット分の“１”の後に前記連続最長ビット時間に応じた数の“０”が連続するパターンを一単位として含むパターンを、前記上側テストパターンとして生成する、付記１７記載のアイパターン生成方法。
【０１８０】
（付記１９）
前記下側テストパターンを生成する際、
前記立上りステップ応答の解析結果に基づき、前記立上りステップ応答の立上り変化開始時刻から、前記連続最長ビット数に１ビット分の時間を乗じた連続最長ビット時間内で前記立上りステップ応答が最大値に到達するまでの立上りピーク時間幅を算出し、
前記立上りピーク時間幅と前記連続最長ビット時間とを比較し、
前記立上りピーク時間幅が前記連続最長ビット時間よりも小さい場合、１ビット分の“０”の後に前記立上りピーク時間幅に応じた数の“１”が連続するパターンを一単位として含むパターンを、前記下側テストパターンとして生成する一方、
前記立上りピーク時間幅が前記連続最長ビット時間以上である場合、１ビット分の“０”の後に前記連続最長ビット時間に応じた数の“１”が連続するパターンを一単位として含むパターンを、前記下側テストパターンとして生成する、付記１７または付記１８に記載のアイパターン生成方法。
【０１８１】
（付記２０）
前記上側テストパターンおよび前記下側テストパターンを生成する前に、前記立上りステップ応答の解析結果および前記立下りステップ応答の解析結果に基づき、前記対象回路における反射量をチェックし、
前記反射量が許容値を超えたと判断した場合、その旨を利用者に通知するとともに前記対象回路に対する処理を終了させる一方、前記反射量が前記許容値以下であると判断した場合、前記上側テストパターンおよび前記下側テストパターンを生成する処理を実行させる、付記１７〜付記１９のいずれか一項に記載のアイパターン生成方法。
【符号の説明】
【０１８２】
１    アイパターン生成装置（コンピュータ）
１０    ＣＰＵ（処理部）
１１    伝搬遅延時間算出部
１２    取得部
１３    ステップ応答解析部
１４    変化開始時刻判断部
１５    チェック部
１６    テストパターン生成部
１７    シミュレーション部
１８    アイパターン生成部
１９    合成部
２０    ＲＡＭ（記憶部）
３０    ＲＯＭ（記憶部）
４０    外部記憶装置（記憶部）
５０    入出力デバイスコントローラ
５１    キーボード
５２    マウス
５３    ディスプレイ
６０    ネットワークアダプタ
７０    バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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