【事件の表示】
　特許第２９７０５７０号「楽音発生装置」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第２９７０５７０号の特許を維持する。
【理　由】
I【手続きの経緯】
　特許第２９７０５７０号に係る発明についての出願は、平成４年１月８日に特許出願した特願平４−１７８７号の一部を平成９年１月２３日に新たな特許出願とし、平成１１年８月２７日にその発明についての設定登録がなされた後、その特許について、特許異議の申立てがなされたものである。
II【本件発明】
　特許第２９７０５７０号に係る発明（以下「本件発明」という。）は、その特許請求の範囲の請求項１に記載された次のとおりのものである。
「【請求項１】アドレスにより指定される各記憶位置にデータを読み書き可能な記憶手段であって、Ｎ個の発音チャネルに対応する第１から第Ｎの記憶領域を備え、各記憶領域に複数種類の楽音パラメータを記憶する記憶手段と、
　各発音指示に応じて、前記発音チャネルのうちの少なくとも１つの発音チャネルを割当て、前記記憶手段の、割り当てた発音チャネルに対応する記憶領域に、形成すべき楽音に対応した複数種類の楽音パラメータを書き込み、楽音の生成指示を行う制御手段と、
　一定のサンプリング周期毎に、前記記憶手段より各発音チャネルの前記複数種類の楽音パラメータを順次読み出す読出手段と、
　１つの楽音生成方式にかかる複数処理のそれぞれを担当する複数の直列接続された処理ブロックを備え、前記サンプリング周期毎に、読み出された各発音チャネルの複数種類の楽音パラメータに基づき、各処理ブロックがそれぞれ前記サンプリング周期をＮ分割したＮ個の時分割チャネル動作を行なうとともに、全体としてパイプライン動作を行って、Ｎ個の楽音を生成する楽音形成手段と、
　を備えた楽音発生装置であり、
　前記記憶手段は、前記各時分割チャンネルをＭ分割したＭ個のタイムスロット毎にアクセスされ、　前記読出手段は、各時分割チャネルにおけるＭ個の各タイムスロットにおいて、それぞれ種類毎に異なる発音チャネルに対応した前記複数種類の楽音パラメータを示す読出アドレスを順次発生するアドレス発生手段を備えるとともに、
　前記複数の処理ブロックは、それぞれ、前記読出アドレスに応じて前記記億手段から読み出された複数種類の楽音パラメータのうち、各処理ブロックの処理に必要な楽音パラメータが読み出されたタイムスロットでラッチするラッチ手段を備えており、
　各発音チャネルに対応する記憶領域に記憶された前記複数種類の楽音パラメータが、それぞれ、当該楽音パラメータを使用する各処理ブロックの処理タイミングに対応するタイミングで読み出され、前記各処理ブロックのラッチ手段にラッチされること特徴とする楽音発生装置。」
III【申立ての理由の概要】
　特許異議申立人は、証拠として甲第１号証（特開平２−１７９６９９号公報）を提出し、本件発明は、甲第１号証をもとに容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができないものであるから、特許を取り消すべき旨主張している。
　また、同申立人は、参考資料（電子通信学会ハンドブック委員会編「電子通信ハンドブック」（昭５４−３−３０）オーム社ｐ１６７）を提出し、本件発明の特許は、その明細書が特許法第３６条第５項の規定に適合していない出願に対してなされたものであり取り消されるべき旨主張している。
IV【甲第１号証記載の発明】
　甲第１号証には、「楽音波形生成装置」（発明の名称）に関し、図面と共に次のとおりの記載がる。
１．「キーボード１の各キー及び音色スイッチ２の各スイッチは、キーアサイナ回路３０によって走査され、操作キーに応じた音高で、操作音色スイッチに応じた音色の楽音が１６チャンネルの楽音生成系の空チャンネルに割り当てられる。このチャンネル割り当て内容は、アサイメントメモリ回路３２に記憶される。」（公報第２頁右下欄第１行〜第７行）
２．「また同じくＲＯＭ２０より読み出された波形やエンベロープに関する音色データは、アサイメントメモリ回路３２の空チャンネルに応じたエリアに書き込まれ、さらに同じくＲＯＭ２０より読み出された波形データＲＤそのものは波形データ伸長補間回路５０へと送られる。アサイメントメモリ回路３２には、キーボード１の操作キーに応じた周波数ナンバスピードデータＦＳも空チャンネルに応じたエリアに書き込まれる。
　この周波数ナンバスピードデータＦＳは、周波数ナンバ累算器４０で各チャンネルごとに順次累算され、ＲＯＭアドレス制御回路３１を介してＲＯＭ２０に読み出アドレスデータとして与えられ、波形データＲＤが周波数ナンバスピードデータＦＳに応じた速度、すなわち音高に応じた速度で読み出され、波形データ伸長補間回路５０に入力される。読み出される波形データＲＤはＲＯＭ２０内に多数記憶されており、これらの選択はアサイメントメモリ回路３２より読み出されるバンクデータによって行われる。上記波形データ伸長補間回路５０では、データ圧縮された状態でＲＯＭ２０より読み出されてきた差分データが伸長されるとともに、各波形データＲＤのサンプルポイント地点の間の補間地点も求められて乗算回路７０に送られる。この補間は周波数ナンバ累算器４０からの周波数ナンバ累算値ＦＡの一部を使って行われる。
　また、アサイメントメモリ回路３２からのエンベロープに関するデータは、エンベロープ発生器６０へ送られてエンベロープ波形が生成され、上記乗算回路７０へ送られる。乗算回路７０では、上記伸長補間波形データＩＰの各サンプル値とエンべロープ波形の各サンプル値ＥＡとが乗算され、シフト回路８０でデータシフトが行われて、系列累算回路９０で系列ごとに累算され、Ｄ−Ａ変換器１００を介してサウンドシステム１１０より放音出力される。」（公報第３頁左上欄第１３行〜同頁左下欄第９行）
３．「第６図は、アサイメントメモリ回路３２のアサイメントメモリ３２０の記憶内容を示すもので、アサイメントメモリ３２０は、１６チャンネル分の音色データのメモリエリアが形成されており、各チャンネルエリアにＲＯＭ２０からの音色データがセットされる。この場合、セットされる音色データのうちエンべロープデータはＥＧ０〜１５の各エンべロープグループエリアにセットされ、それ以外のデータはＣＨ０〜１５の各チャンネルエリアに分かれてセットされる。ＣＨ０〜１５にセットされるデータは、バンクデータ（Ａ）（Ｂ）、エンべロープグループデータ（Ａ）（Ｂ）、周波数ナンバスピードデータＦＳ、キーオン信号データ、データ長信号データＤ８１６、系列データＧＲ、イニシャル周波数ナンバデータ、ループトップデータ、ループエンドデータよりなっており、このうち周波数ナンバスピードデータＦＳ、キーオン信号データ、エンペロープグループデータ（Ａ）（Ｂ）以外のデータについては、ＲＯＭ２０の記憶内容のところで説明したとおりである。」（公報第６頁右下欄第１１行〜第７頁左上欄第１０行）
４．「このセレクタ３２１を介してシステムクロック発生器１０からのクロック信号ＣＫの集合である読出アドレスデータもアサイメントメモリ３２０に与えられるほか、ＣＰＵ３００からのアクセスアドレスデータも与えられる。
　これらのアドレスデータの切換状態を示したのが第２図最下段のタイムチャートであり、クロック信号群ＣＫに基づいたバンクデータ（Ａ）（Ｂ）とエンペロープグループデータ（Ａ）（Ｂ）、これに続いて周波数ナンバスピードデータＦＳの読み出しの後、上記エンべロープグループデータ（Ａ）とフェーズデータＰＡに基づいたエンベロープスピードデータ（Ａ）ＥＳとエンべロープレベルデータ （Ａ）ＥＬの読み出しが行われ、この後ＣＰＵ３００のアクセスが行われる。そして同じくクロック信号群ＣＫに基づいたイニシャル周波数ナンバ、キーオン、データ長信号データＤ８１６、系列データＧＲの各データと、これに続いてループトップデータ、ループエンドデータとが読み出され、上記エンべロープグループデータ（Ｂ）とフェーズデータＰＡに基づいたエンべロープスピードデータ（Ｂ）ＥＳとエンべロープレベルデータ（Ｂ）ＥＬの読み出しが行われ、この後ＣＰＵ３００のアクセスが行われる。そしてこれらのアクセス処理が１６チャンネル分練り返し行われていく。」（公報第７頁右下欄第５行〜第８頁左上欄第１０行）
５．「このような周波数ナンバスピードデータＦＳは、ＣＨ０〜１５の１６チャンネル分、周波数ナンバ累算器４０で累算され、各チャンネルの周波数ナンバ累算値ＦＡは上記ラッチ群４１５にメモリされている。」（公報第８頁右下欄第３行〜第７行）
６．「第１７図はエンべロープ発生器６０を示すもので上記アサイメントメモリ回路３２からのエンべロープスピードデータＥＳ０〜５は、ラッチ６４１を介しエンペロープスピードデータ伸長回路６００で第２２図に示すようなデータ伸長が行われ、イクスクルシブオアゲート群６４３を介しアダー６４４で、それまでのエンペロープ累算値ＥＡ０〜１５に累算され、セレクタ６４９、ラッチ群６５０を介し、上記エンペロープ累算値ＥＡ０〜１５として、再びアダー６４４に与えられるとともに、ラッチ６５１を介して、乗算回路７０及びシフト回路８０へ出力される。上記ラッチ群６５０は３２個のラッチよりなり、１６音色分の（Ａ）（Ｂ）２つの楽音についての計３２個分のエンペロープ累算値ＥＡが累算可能となっている。」（公報第１３頁左上欄第６行〜第２０行）
７．「この系統は、例えば第１系統はチャンネルＣＨ０〜３の（Ａ）（Ｂ）の楽音、第２系統はチャンネルＣＨ４〜７の（Ａ）（Ｂ）の楽音、第３系統はチャンネルＣＨ８〜１１の（Ａ）（Ｂ）の楽音、 第４系統はチャンネルＣＨ１２〜１５の（Ａ）（Ｂ）の楽音が割り当てられ、各チャンネルの楽音データが各系列ごとに累算される。
　この系列を決めるのが、上述したアサイメントメモリ回路３２からの系列データＧＲ０、１であり、デコーダ９０７は、この系列データＧＲ０、１とクロック信号ＣＫ８をクロック信号ＣＫ３及びクロック信号ＣＫ２の反転信号（第３５図（３））のタイミングで取り込んでデコードし、ラッチバッファ９１０の中の累算値を書き込むラッチを順次選択する。・・・（中略）・・・
　またこの系列データＧＲ０、１はセレクタ９０８を介して、デコーダ９０９に与えられ、デコーダ９０９は、この系列データＧＲ０、１とクロック信号ＣＫ８とをクロック信号ＣＫ３及びクロック信号ＣＫ２又はクロック信号ＣＫ２の反転信号のタイミングで取り込んでデコードし、３ステートバッファをコントロールして、ラッチバッファ９１０の中の累算途中のデータを読み出すラッチを順次選択する。これは、第３５図の例であれば、（５）に示すように、系列ＧＲ０ｂ、ＧＲ１ｂ、ＧＲ２ｂ…で示すタイミングである。」（公報第１８頁左下欄第１２行〜第１９頁左上欄第２行）
V【当審の判断】
《第２９条第２項違反について》
　本件発明と甲第１号証に記載の発明を対比すると、次のことが認められる。
（１）本件発明は、明細書の記載によれば、従来の楽音発生装置では、ある１つの楽音信号の発生に使用される複数種類のパラメータを記憶手段から一括して（ないしは連続して）読み出しているが、音源内の複数の回路は、処理を行うタイミング（換言すれば、パラメータを必要とするタイミング）が互いに異なっているために、パラメータを一括して読み出した場合、各回路が実際にパラメータを必要とするタイミングまでこれらのパラメータを保持しておく必要があり、そこで、従来の楽音発生装置は、記憶手段から一括して読み出した複数種類のパラメータをラッチ等にそれぞれ記憶しておき、各回路が処理を行うタイミングで各パラメータを出力するようにしてあり、各パラメータの出力タイミングを調整するためラッチ等の余分な回路を必要とするために、発音チャネル数の大きな音源の場合や、音源内の各回路へ供給するパラメータの数・種類が多い場合に、回路の規模が大きくなってしまい、楽音発生装置が高価になってしまうという問題点に鑑み、楽音形成に使用されるパラメータの出力タイミングを調整するためのラッチ等の余分な回路を必要とせず、回路規模が小さく安価な楽音発生装置を提供することを目的（特許明細書の【発明が解決しようとする課題】の記載参照）として請求項１に記載の構成を採用、特に、”複数の直列接続された処理ブロックを全体としてパイプライン動作を行って、Ｎ個の楽音を生成する楽音発生装置”を前提として、各時分割チャネルにおけるＭ個の各タイムスロットにおいて、「それぞれ種類毎に異なる発音チャネルに対応した前記複数種類の楽音パラメータを示す読出アドレスを順次発生する」点の構成を採用することによって、各発音チャネルに対応する記憶領域に記憶された前記複数種類の楽音パラメータが、それぞれ、当該楽音パラメータを使用する各処理ブロックの処理タイミングに対応するタイミングで読み出され、前記各処理ブロックのラッチ手段にラッチされるようにしたものといえる（特許明細書の【課題を解決するための手段】の記載参照）。
（２）これに対して、甲第１号証には、アサイメントメモリ３２０は、ＣＨ０からＣＨ１５及びＥＧ０からＥＧ１５のメモリエリアを備え、この各メモリエリアは１６個の発音チャンネルに対応し、そのＣＨ０からＣＨ１５のメモリエリアには、バンクデータ（Ａ）（Ｂ）、エンベロープグループデータ（Ａ）（Ｂ）、周波数ナンバスピードデータＦＳ、キーオン信号データ、データ長信号データ、系列データＧＲ、イニシャル周波数ナンバデータ、ループトップデータ、ループエンドデータなどの各データが記憶されること、そしてキーアサイナ回路３０では、キーボード１の各キーの操作に応じてチャンネルが割り当てられ、アサイメントメモリ３２０にチャンネル割り当て内容が記憶されることが記載されており（甲第１号証の上記１．３．の記載参照）、それらに記載の「アサイメントメモリ３２０」、「キーアサイナ回路３０」は、それぞれ本件発明の「記憶手段」、「制御手段」に対応するものといえる。
（３）甲第１号証に記載のシステムクロック発生器１０からのクロック信号ＣＫ７の一周期は、サンプリング周期に対応しており、そして、アサイメントメモリ３２０からは、ＣＨ０からＣＨＩ５までの各チャンネルごとに、各データが順次読み出されるものであるから（甲第１号証の上記４．７．の記載参照）、甲第１号証に記載のものも、本件発明でいう“読出手段”を有するものといえる。
（４）甲第１号証には、アサイメントメモリ３２０、キーアサイナ回路３０、システムクロック発生器１０、周波数ナンバ累算器４０、ＲＯＭ２０、波　形データ伸長補間回路５０、エンベロープ発生器６０、乗算回路７０、シフト回路８０、系列累算回路９０、Ｄ−Ａ変換器１００、サウンドシステム１１０が順次接続された楽音波形生成装置が示されており（甲第１号証の上記２．の記載参照）、また上記各回路が、ラッチを有することが示されており（甲第１号証の上記５．〜７．の記載参照）、甲第１号証に記載のものも、本件発明と同様の“楽音発生装置”を対象としているといえ、その各回路（各処理ブロック）が、“ラッチ手段”を有する点でも、本件発明と変わりがない。
（５）上記（１）〜（４）の点を踏まえると、両者は共に、「アドレスにより指定される各記憶位置にデータを読み書き可能な記憶手段であって、Ｎ個の発音チャネルに対応する第１から第Ｎの記憶領域を備え、各記憶領域に複数種類の楽音パラメータを記憶する記憶手段と、
　各発音指示に応じて、前記発音チャネルのうちの少なくとも１つの発音チャネルを割当て、前記記憶手段の、割り当てた発音チャネルに対応する記憶領域に、形成すべき楽音に対応した複数種類の楽音パラメータを書き込み、楽音の生成指示を行う制御手段と、
　一定のサンプリング周期毎に、前記記憶手段より各発音チャネルの前記複数種類の楽音パラメータを順次読み出す読出手段と、
　１つの楽音生成方式にかかる複数処理のそれぞれを担当する複数の直列接続された処理ブロックを備え、前記サンプリング周期毎に、読み出された各発音チャネルの複数種類の楽音パラメータに基づき、各処理ブロックがそれぞれ前記サンプリング周期をＮ分割したＮ個の時分割チャネル動作を行なうとともに、Ｎ個の楽音を生成する楽音形成手段と、
　を備えた楽音発生装置であり、
　前記記憶手段は、前記各時分割チャンネルをＭ分割したＭ個のタイムスロット毎にアクセスされ、　前記読出手段は、各時分割チャネルにおけるＭ個の各タイムスロットにおいて、読出アドレスを順次発生するアドレス発生手段を備えるとともに、
　前記複数の処理ブロックは、それぞれ、前記読出アドレスに応じて前記記億手段から読み出された複数種類の楽音パラメータのうち、各処理ブロックの処理に必要な楽音パラメータが読み出されたタイムスロットでラッチするラッチ手段を備えており、
　各発音チャネルに対応する記憶領域に記憶された前記複数種類の楽音パラメータが、それぞれ、読み出され、前記各処理ブロックのラッチ手段にラッチされること特徴とする楽音発生装置。」である点で、基本的な構成は共通しているといえる。
　しかしながら、甲第１号証には、本件発明の上記問題点や課題についての認識が記載されていないばかりでなく、上記（１）で摘示した点の構成については具体的に何も記載がなく、示唆もない。
　したがって、本件発明は、甲第１号証に記載の発明に基づいて当業者が容易になし得たものとはいえない。
　そして、本件発明は、上記（１）で摘示した点の構成を採用することによって、「記憶手段から読み出される楽音パラメータの出力タイミングを、各楽音パラメータの種類毎に異なる時分割チャネルの期間に設定できるので、音源内に設けられた各回路が処理を行うタイミングで、これら各回路の使用する楽音パラメータを記憶手段から読み出せる。したがって、各楽音パラメータの出力タイミングを調整するためのラッチ等を省略することができ、回路規模が小さく安価な楽音発生装置を実現できる」（特許明細書の【発明の効果】の記載）等の明細書に記載の顕著な効果を奏するものと認められる。
《第３６条第５項違反について》
　異議申立人は、特許明細書の発明の詳細な説明に記載されているのは「縦続接続」であり、この「縦続接続」は、出願当初の特許請求の範囲には記載されていたのに、その後の補正によって「直列接続」に変更されたものであり、上記参考資料によれば、「直列接続」と「縦続接続」とは異なるものであり、本件明細書及び図７の処理ブロックの接続状態から判断すると、当該処理ブロックにおける接続状態は、「直列接続」ではなく「縦続接続」であるから、本件特許明細書の特許請求の範囲の請求項１における「直列接続」なる用語については、発明の詳細な説明に記載されているものとはいえず、特許法第３６条第５項に規定する要件を満たしていない旨の主張しているので、以下で検討する。
　本件特許明細書の特許請求の範囲における「直列接続」とある用語は、特許明細書の発明の詳細な説明及び図面の記載によれば、各処理ブロックの各処理を順次に行うように前段の処理ブロックと後段の処理ブロックとを順次に直列に接続することを意味することは明らかであり、当初明細書に記載の「縦続接続」とは表現上の差異があるとしても、特許請求の範囲に記載の「直列接続」は、実質的に「縦続接続」と同じものといえる。
　したがって、本件明細書の特許請求の範囲の記載は、特許を受けようとする発明が発明の詳細な説明に記載したものであるという要件を満たしているものといえ、本件発明の特許は、特許法第３６条第５項の規定に違反してされたものとはいえない。
VI【むすび】
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては本件発明の特許を取り消すことはできない。
　また、他に本件請求項１に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１２年１０月２６日（２０００．１０．２６）