(57)【要約】  奇数の除数を有する分周器は、周波数を持つ周期クロック信号（Ｃｋ）を受信するためのクロック入力を有し、第１の偶数は前記奇数の除数より小さい、偶数の除数を有するバイナリカウンタ（１０）を備える。回路はさらにバイナリカウンタに結合され、前記カウンタ（１０）の入力（ＩＮ）に入力されるカウント終了信号（ＥＯＣ）を、クロック信号（Ｃｋ）の偶数周期毎にクロック（Ｃｋ）の間生成するカウント終了回路（２０）を備える。回路はさらにバイナリカウンタ及びクロック信号（Ｃｋ）に結合され、奇数の除数によって分割された周波数信号（Ｃｋ）の周波数と実質的に同じ周波数を有する出力信号（ＯＵＴ）を生成する出力生成器（３０）を含む。
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【特許請求の範囲】
【請求項１】
奇数の除数を有する分周器であって、
前記奇数の除数から１を引いた偶数の除数を有し、周波数を持つ周期クロック信号を受信するためのクロック入力を有するバイナリカウンタと、
前記バイナリカウンタに結合された生成用のカウント終了回路と、
前記カウンタの入力端子に入力される前記クロック信号の前記偶数周期後のクロック周期のカウント終了信号と、
前記バイナリカウンタ及びクロック信号に結合され、前記奇数の除数により分割された周波数信号の周波数とほぼ同一の周波数を有する出力信号を生成する出力生成器と、
を備える分周器。
【請求項２】
前記出力生成器は組み合わせ論理回路であることを特徴とする請求項１に記載の分周器。
【請求項３】
前記カウント終了回路は前記バイナリカウンタにより生成される２つの最上位ビットを受信し、クロック周期でフリップフロップの状態を変える信号を供給するＡＮＤゲートを備えることを特徴とする請求項１又は２に記載の分周回路。
【請求項４】
前記フリップフロップはＤフリップフロップであることを特徴とする請求項３に記載の分周回路。
【請求項５】
前記バイナリカウンタはグレイカウンタであることを特徴とする請求項１乃至４のいずれかに記載の分周器。
【請求項６】
前記バイナリカウンタはＤフリップフロップを備えることを特徴とする請求項１乃至５のいずれかに記載の分周回路。
【請求項７】
前記出力生成器により生成される前記出力信号はほぼ５０％のデューティサイクルを備えることを特徴とする請求項５又は６に記載の分周器。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は分周器に関する。
【０００２】
分周器は広く普及しているデジタル装置であり、入力クロック信号の周波数の分割や分割されたクロック周波数を有する出力信号を与えるために用いられる。出力信号の周波数と、例えばクロック信号である入力信号の周波数との比率は除数と呼ばれる。一般に、整数が除数を表す。
【０００３】
分周器は比較的単純な状態機械であり、様々な方法で実施され得る。１つの可能な方法はカウンタを用いることである。この場合、分周器の設計は特定のカウンタの設計となる。例えばDouglas Lewin,“Design of Logic Systems”, Van Nostrand Reinhold (UK) Co.Ltd.,1985,Paragraph 6.3. に記載されているようにカウンタ設計のよく知られた技術が開発されている。一般に、除数Ｎを有する分周器はＮ状態を有する状態機械であり、広く用いられている実施はフリップフロップを用いるものである。Ｎ状態を有するカウンタを実施するためのフリップフロップの最小数は以下の関係を保持する最小の整数ｍである：Ｎ<２ｍ。例えば、５と８の間の除数を有する分周器は少なくとも３つのフリップフロップを用いて実施され得る。フリップフロップの出力では、分割された周波数を見出すことができる。より大きい除数が必要なときは、それぞれが除数を与えるいくつかのカウンタを直列接続するのが好ましい。例えば２５６による除算が必要なことを考えてみよう。２５６＝１６＊１６と書くことができ、除算はそれぞれ除数１６を有する第１及び第２のカウンタを直列接続することにより実行できる。第１のカウンタはクロック信号を受信し、１６による除算後、カウント終了（ＥＯＣ）信号を生成し、それは第２のカウンタのクロック入力に入力される。ＥＯＣ信号は第１のカウンタが１６での除算を終えたことを示す。ＥＯＣ信号を実行する回路は、一般にその複雑性が特定のカウンタの実施に依存する組み合わせ論理回路である。もちろん、できるかぎり単純な回路に実施することが望まれる。
【０００４】
通信回路においては、分周器は局部発振器の周波数を分割するため例えばプリスケーラ内に用いられる。好ましくは、分割された信号のデューティサイクルは５０％であるべきである。周期Ｔを有する周期二値信号は、信号の各周期にロウ状態が続くハイ状態の連続から成る。信号がハイ状態である期間ｔｕｐの間は、デューティサイクルはｔｕｐ／Ｔであり、百分率で表される。
【０００５】
一般に、奇数の除数を有する分周器の出力信号は５０％のデューティサイクルを持たない。
【０００６】
しかし、ＵＳ４，３４８，６４０は出力信号が５０％のデューティサイクルであるクロック３分割器を表す。分周器はＪＫフリップフロップを有する状態機械として設計される。１と１／２分割回路のクロックの２分割フリップフロップは、３分割回路と対称になる。１と１／２分割回路は１組のＪＫフリップフロップ及び論理ゲートを含み、周波数Ｆのクロックパルスを受信し、周波数Ｆ／３の非対称パルスを有する複数の交差信号ストリームとほぼ３３％のデューティサイクルとを生成する。ストリームの１つのサイクルのデューティ部の前半の間に出力パルスを与え、ストリームの１つのサイクルのデューティ部の後半の間にもう一つの出力パルスを与え、２＊Ｆ／３の出力周波数を与えるために、入力クロックパルスがこれらのストリームの２つに対してゲートされ、２分割フリップフロップのクロックとなる。３状態、すなわち３分割回路、を有する状態機械を実施するために３つのフリップフロップが用いられることが観察される。さらに、回路の組み合わせ部は比較的複雑であり、奇数の除数を有する他の分周器の設計は示されていない。
【０００７】
従って、本発明の目的は改良された分周器を与えることである。
【０００８】
この目的は、奇数の除数を有し、
前記奇数の除数から１を引いた偶数の除数を有し、周波数を持つ周期クロック信号を受信するためのクロック入力を有するバイナリカウンタと、
前記バイナリカウンタに結合された生成用のカウント終了回路と、
前記カウンタの入力端子に入力される前記クロック信号の前記偶数周期後のクロック周期間の「カウント終了」信号と、
前記バイナリカウンタ及びクロック信号に結合され、前記奇数の除数により分割された周波数信号の周波数と実質的に同一の周波数を有する出力信号を生成する出力生成器と、
を備える分周器において達成される。
【０００９】
従って、３分割回路には１つのフリップフロップのみ必要であり、すなわち２分割カウンタにとって１つである。カウント終了回路はクロック周期で出力信号を生成し、そのためフリップフロップで実施されるか又は例えばマルチプレクサのような組み合わせ回路として用いられ得る。カウント終了回路がフリップフロップで実施されたとき、３分割回路にとって必要なフリップフロップの合計数は２であり、従来技術の回路に用いられているフリップフロップの数よりさらに少ない。さらに、上記設計方法はどんな奇数の除数を有する分周器にも拡張することができる。
【００１０】
カウント終了回路は、バイナリカウンタにより生成される最上位の２ビットを受信し、クロック周期でフリップフロップの状態を変えるための信号を与えるＡＮＤゲートを備えることが好適である。フリップフロップで実施されるあらゆるバイナリカウンタが一連のフリップフロップを備える。フリップフロップの出力では周波数が除数により分割されたクロック周波数である信号が得られる。このフリップフロップは最上位フリップフロップと呼ばれる。最上位フリップフロップの出力及び最上位フリップフロップに結合される列の前段のフリップフロップの出力は、この出願を通じて最上位出力と称する。
【００１１】
本発明の実施例では、バイナリカウンタはグレイカウンタである。グレイカウンタは、ある状態から次の状態へ順に移るときに１ビットだけ変わるという特徴を持つグレイコードを用いて状態をコード化する。この特徴は、カウンタがある状態から次の状態に移るときに不具合が現れ得る比較的高周波の分周器の設計に有用である。
【００１２】
ＣＭＯＳのような特定の技術では実施が比較的容易で、集積回路の比較的小領域を占めるため、バイナリカウンタはＤフリップフロップを備えることが好適である。
【００１３】
本発明の上述及びその他の特徴と有利点は、添付の図面を参照して、以下の本発明の実施例の説明から明らかになるであろう。
【００１４】
図１は本発明の実施例による分周器のブロック図を表す。奇数の除数を有する分周器は偶数の除数を有するバイナリカウンタ１０を備える。この除数は奇数の除数から１を引いたものである。バイナリカウンタは周波数を持つ周期的クロック信号Ｃｋを受信するためのクロック入力を有する。分周器はさらにバイナリカウンタに結合され、クロック信号Ｃｋの偶数周期後のクロックＣｋ周期の間カウント終了信号ＥＯＣを生成するカウント終了回路２０を備える。カウント終了信号ＥＯＣはカウンタ１０の入力ＩＮに入力される。分周器はバイナリカウンタに結合されクロック信号が入力される出力生成器３０も含み、出力生成器３０は偶数の除数により分割されたクロック信号Ｃｋの周波数とほぼ等しい周波数を有する出力信号ＯＵＴを生成する。
【００１５】
従って、３分割回路にはフリップフロップが１つだけ必要であり、すなわち２分割カウンタにとって１つである。カウント終了回路はクロック周期で出力信号を生成し、そのためフリップフロップに、又は例えばマルチプレクサとして組み合わせ回路を用いて、実施され得る。カウント終了回路がフリップフロップで実施された時、３分割回路に必要なフリップフロップの合計数は２であり、つまり従来技術の回路に使用されているフリップフロップの数より少ない。さらに、上記設計方法は、この出願の以下で明らかなように、あらゆる奇数の除数を有する分周器に拡張できる。
【００１６】
図２は本発明による出力生成器３０の実施例を表す。例えば２入力ＯＲゲート３２に結合された２入力ＡＮＤゲート３１のような組み合わせ回路のみを備える。ＡＮＤゲート３１はクロック信号Ｃｋ及びカウンタにより生成される最上位出力信号Ｑ１を受信する。ＯＲゲートは前段のカウンタにて生成される出力Ｑ２を受信する。
【００１７】
図３は本発明によるカウント終了回路の実施例を表す。カウント終了回路２０はバイナリカウンタ１０により生成される最上位２ビットＱ１、Ｑ２を受信し、クロック周期でフリップフロップの状態を変える信号を供給するＡＮＤゲート２１を備える。フリップフロップの出力においては、周波数が除数により分割されたクロック周波数である信号が得られる。このフリップフロップは最上位フリップフロップと呼ばれる。最上位フリップフロップの出力及び最上位フリップフロップに結合される列の前段のフリップフロップの出力は、この出願を通して、最上位出力と呼ばれる。
【００１８】
一般にカウンタはＲＯＭ，ＲＡＭ，マルチプレクサのような他のタイプのクロック制御記憶素子を用いたり、ＭＯＳ，バイポーラ，ＢｉＣＭＯＳ等の異なる技術を用いたりして実装され得ることに注意すべきである。
【００１９】
図４は本発明の実施例による５分割回路の実装を表す。回路は最上位フリップフロップＤＦＦ１及びフリップフロップＤＦＦ２を有するグレイコードカウンタを備え、４分割カウンタを実装する。フリップフロップの出力は、フリップフロップＤＦＦ３へ結合されるＡＮＤゲートを実装するカウント終了回路にフィードバックされる。カウント終了回路はカウンタへ入力されるＥＯＣ信号を生成する。出力生成器は図３に示されるようなＯＲゲートに結合されるＡＮＤゲートを備える。５分割回路の信号波形は図５ａ及び５ｂに示される。
【００２０】
出力ＯＵＴ信号が５０％のデューティサイクルを有することが容易にわかる。
【００２１】
図６は本発明の実施例による７分割回路の実施を表す。フリップフロップＤＦＦ１，ＤＦＦ２及びＤＦＦ３は最上位フリップフロップであるＤＦＦ１と共に６分割グレイカウンタを実施する。残りの構成要素は５分割回路の実施におけるものと同じである。
【００２２】
除数とは無関係に出力信号が論理式Ｃｋ＊Ｑ１＋Ｑ２を有することが観測される。さらに、カウント終了回路の実施がカウンタの除数に依存していないことが観測される。従って、奇数分周回路の設計のための一般的な設計方法が得られる。ｘが奇数である除数ｘ＝ｙ＋１を考えてみよう。その方法は、
ｙ分割カウンタの設計及び実装を行うステップと、
カウンタを図２に示されるようなカウント終了回路に結合するステップと、
カウンタを式Ｃｋ＊Ｑ１＋Ｑ２に対応する出力生成器に結合するステップと、
を備えるべきである。
【００２３】
本発明の保護範囲はここに記載された実施例に限定されるものではないことがわかる。本発明の保護範囲は請求の範囲の参照番号によって限定されない。‘備える’という単語は請求の範囲で述べられている以外の部品を除外しない。要素の前の単語‘ａ（ｎ）’はこれらの要素が複数あることを除外しない。本発明の一部を形成する手段は専用ハードウェア又はプログラムされたプロセッサの形成に実行され得る。本発明は各々の新しい特徴又は特徴の組み合わせに属する。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例による分周器のブロック図である。
【図２】本発明による出力生成器の実施例を示す図である。
【図３】本発明によるカウント終了回路の実施例を示す図である。
【図４】本発明の実施例による５分割回路の実施を示す図である。
【図５ａ】本発明の実施例による５分割回路の信号波形を示す図である。
【図５ｂ】本発明の実施例による５分割回路の信号波形を示す図である。
【図６】本発明の実施例による７分割回路の実施を示す図である。
【図７】本発明の実施例による７分割回路の信号波形を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【国際調査報告】
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