(57)【要約】  縦型部品を具備する電気デバイス、及びそれを製造する方法が開示される。電気デバイスは、例えばゲート包囲型トランジスタ等の縦型チャネルを具備するＦＥＴ素子、又は二重ゲート型トランジスタ等のトランジスタ素子とし得る。先ず、例えばナノワイヤー等の伸張構造が基板に設けられる。続いて、誘電体層によって基板と伸張構造とから分離された第１の導電層が設けられる。さらに、分離層によって第１の導電層から分離された第２の導電層が、伸張構造の少なくとも頂部に接触するように設けられる。
2008500719.tif 000002
【特許請求の範囲】
【請求項１】
電気デバイスの製造方法であって：
ａ）主表面を有する基板に、該主表面から突出する伸張構造を設ける工程、
ｂ）前記主表面及び前記伸張構造に誘電体層を設ける工程；及び
ｃ）前記誘電体層によって前記基板及び前記伸張構造から電気的に分離された第１の導電層を有する一組の層を設ける工程であって、該一組の層の各々が前記主表面に垂直方向のそれぞれの厚さを有し、前記第１の導電層が、該一組の層の該それぞれの厚さにより決定される長さにわたって前記伸張構造に面する部分を有する、ところの一組の層を設ける工程、
を有する製造方法。
【請求項２】
請求項１に記載の製造方法であって、前記一組の層を設ける工程が：
ｃ１）前記第１の導電層を設ける副工程、
ｃ２）前記第１の導電層の前記伸張構造に面する一部を覆う保護層を設ける副工程であり、該第１の導電層の該伸張構造に面する残りの部分は露出される、ところの保護層を設ける副工程、及び
ｃ３）前記保護層をマスクとして用いて前記第１の導電層の前記残りの部分を除去する副工程、
を有することを特徴とする製造方法。
【請求項３】
請求項２に記載の製造方法であって、前記除去する副工程が前記第１の導電層を前記保護層よりも効率的に除去するエッチング処理を有することを特徴とする製造方法。
【請求項４】
請求項２に記載の製造方法であって、前記保護層がスピンコーティングにより設けられることを特徴とする製造方法。
【請求項５】
請求項１に記載の製造方法であって、前記一組の層を設ける工程に先立って、前記伸張構造の外端部が蓋構造で包まれることを特徴とする製造方法。
【請求項６】
請求項５に記載の製造方法であって、前記一組の層が前記第１の導電層から構成されることを特徴とする製造方法。
【請求項７】
請求項１又は２に記載の製造方法であって：
ｄ）前記伸張構造の少なくとも頂部に接触する第２の導電層を設ける工程、
をさらに有することを特徴とする製造方法。
【請求項８】
請求項７に記載の製造方法であって、工程ｃ）と工程ｄ）との間に、前記第２の導電層を前記第１の導電層から電気的に分離するために分離層が設けられることを特徴とする製造方法。
【請求項９】
請求項８に記載の製造方法であって、前記第２の導電層を設ける工程に先立って、前記伸張構造の一部を露出させるために前記分離層の頂部が除去されることを特徴とする製造方法。
【請求項１０】
基板であり、該基板に電気的に接触する突出伸張構造を具備する主表面を有する基板、及び
誘電体層によって前記基板及び前記伸張構造から電気的に分離され、ある長さにわたって該伸張構造に面する部分を有する第１の導電層であり、該第１の導電層の該伸張構造に面する部分が有する前記主表面に垂直方向の厚さが該第１の導電層の残りの部分の厚さより大きいところの第１の導電層、
を有する電気デバイス。
【請求項１１】
基板であり、該基板に電気的に接触する突出伸張構造を具備する主表面を有する基板、及び
誘電体層によって前記基板及び前記伸張構造から電気的に分離され、ある長さにわたって該伸張構造に面する部分を有する第１の導電層であり、該第１の導電層の該伸張構造に面する部分が有する前記主表面に垂直方向の厚さが該第１の導電層の残りの部分の厚さより小さいところの第１の導電層、
を有する電気デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型部品を具備する電気デバイスの製造方法、及び縦型部品を具備するデバイスに関する。本発明は、特に、縦型チャネルを具備するＦＥＴ素子に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）技術が発展するにつれ、集積回路の性能は目覚ましい速度で向上し続けている。この継続的な進展は、継続的に線幅の縮小が可能にされて同一面積にますます多くのトランジスタが収まるようになり、単位面積当たりにますます多くの機能が収まるようになったことに拠るものである。
【０００３】
しかしながら、従来のＭＯＳＦＥＴを50nm技術の節目を超えて縮小するためには、従来のＭＯＳＦＥＴを制約している基礎物理による障壁を回避するイノベーションを必要とする。しばしば挙げられる２つの問題は、薄いゲート誘電体での電荷キャリアのトンネリング、及びアクティブチャネル内の電荷密度の制御である。現行のプレーナ型ＭＯＳＦＥＴ構造についての改善は二重ゲート型ＦＥＴの実現である。二重ゲート構成ではゲート静電容量が増大することにより、チャネルの静電制御が改善される。
【０００４】
特許文献１に縦型ＭＯＳトランジスタの製造方法が開示されている。その方法においては、導電層を適当な厚さまでエッチングすることによりゲート長が決定される。このためにはエッチング時間の非常に優れた制御が必要であるが、それは、特にトランジスタがかなり小さい寸法を有するときには困難である。
【特許文献１】国際公開第９８／４２０２６号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、縦型部品を具備する電気デバイスの改善された製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題に鑑み、本発明の第１の態様に従った製造方法は：
ａ）主表面を有する基板に、主表面から突出する伸張構造を設ける工程、
ｂ）主表面及び伸張構造に誘電体層を設ける工程；及び
ｃ）誘電体層によって基板及び伸張構造から電気的に分離された第１の導電層を有する一組の層を設ける工程であって、該一組の層の各々が主表面に垂直方向のそれぞれの厚さを有し、第１の導電層が、該一組の層の該それぞれの厚さにより決定される長さにわたって伸張構造に面する部分を有する、ところの一組の層を設ける工程、
を有する。
【０００７】
故に、本発明は、伸張構造（elongate  structure）に面する第１の導電層の部分の大きさ、例えば長さ及び／又は厚さ等、が一組の層のそれぞれの厚さによって決定される製造方法を提供するものである。素子の大きさを決定するために層の厚さを利用することは１つの利点である。なぜなら、１つ又は複数の層の厚さは非常に正確に制御され得るからである。層の厚さは、小さくは１個若しくは数個の原子の層、すなわち、単分子層（mono-layer）まで制御され得る。単分子層の定義は技術的に既知である。故に、層の厚さはナノスコピック、マイクロスコピック又はメゾスコピックの精度で制御され得る。
【０００８】
この電気デバイスは、例えば半導体に基づく電子デバイス等の電子デバイスであってもよい。例えば、電子デバイスはゲート包囲型トランジスタ（gate-around  transistor）、又は二重ゲート型トランジスタ等のトランジスタ素子であってもよい。
【０００９】
基板及び／又は伸張構造は絶縁体、すなわち、それを流れる電流が無視できるほどの低い導電率を有する材料から成ってもよいし、導電体、すなわち、金属の導電率を有する材料から成ってもよいし、あるいは半導体、すなわち、金属と絶縁体との間の導電率を有し、その導電率が不純物レベルなどの様々な特性に依存する材料から成ってもよい。基板及び伸張構造は同一の導電率を有する必要はない。すなわち、一方が絶縁体で他方が半導体であってもよい。しかしながら、双方の材料が半導体であるなど、双方が同一の導電率を有してもよい。基板及び／又は伸張構造の材料の各々は周期表の２つ以上の元素を含んでもよい。すなわち、基板及び／又は伸張構造の材料の各々は二元、三元又は四元化合物であってもよいし、あるいは各々は５以上の元素を含む化合物であってもよい。基板はバルク材から成る基板である必要はない。基板は同一又は異なる材料から成るバルク材に支持された最上層であってもよい。また、基板はバルク材によって支持された積層体であってもよい。一例として、基板はSiウェハ等のSi基板によって支持されたSiGeから成る最上層とし得る。
【００１０】
伸張構造はナノ構造、メソ構造又はマイクロ構造としてもよく、例えば、気相−液相−固相成長法（ＶＬＳ成長法）等によって基板上に成長されたナノ構造等とし得る。伸張構造としてナノ構造を設けることは、例えば、伸張構造の格子と基板の格子との間の格子不整合等の問題が回避され、基板と伸張構造との間にエピタキシャル関係が提供され得るので、有利である場合がある。
【００１１】
伸張構造は基板から突出し得る。伸張構造は、基板に実質的に垂直に突出するように設けられてもよいが、90°とは異なる角度で基板から突出するように設けられてもよい。その角度は伸張構造及び基板の性質に依存する。例えば、Ge(111)に成長されたInPのナノワイヤーは２つの方向に成長し得る。すなわち、基板から垂直に突出する部分と、基板から35°の角度の部分とが存在し得る。しかしながら、如何なる角度も意図され、基板上の伸張構造の集合については、様々な角度が存在したり、角度分布が存在したりしてもよい。伸張構造は特定のアスペクト比、すなわち、特定の長さ−直径比を有してもよい。アスペクト比は、例えば25より大きい、50より大きい、100より大きい、250より大きいなど、10より大きくし得る。直径は伸張構造の長手方向に垂直に得られる。
【００１２】
伸張構造は実質的に単結晶構造とし得る。単結晶構造を設けることは、例えば、この構造の電流輸送の理論的詳細、又はこの構造の他の種類の理論的サポート若しくはその特性の見識との関係において、有利である場合がある。さらに、実質的に単結晶構造であることの利点として、より洗練された動作をするデバイスが実現され得ることが挙げられる。例えば、非単結晶構造に基づくデバイスと比較して、よりはっきりした閾値電圧、より小さいリーク電流、より優れた導電率などを具備するトランジスタ装置が得られる場合がある。
【００１３】
伸張構造は本質的に半導電性にされてもよく、ドーピングされてｐ型半導電性又はｎ型半導電性にされる。さらに、伸張構造は、各部分が真性半導体、ｎ型半導体若しくはｐ型半導体であるような、少なくとも２つの部分を有してもよい。故に、例えばｐｎ接合、ｐｎｐ接合、ｎｐｎ接合などを有する部品等の、異なる種類の半導体デバイスが設けられてもよい。長手方向にある部分群は、例えば、気相成長法を用いて成長中に気相の組成を変化させることにより得られる。
【００１４】
伸張構造は、フォノン・バンドギャップ素子、量子ドット素子、熱電素子、光素子、ナノ電子機械アクチュエータ、ナノ電子機械センサ、電界効果トランジスタ、赤外線検出器、共鳴トンネルダイオード、単一電子トランジスタ、磁気センサ、発光素子、光変調器、光検出器、光導波路、光カップラ、光スイッチ、及びレーザから成るグループから選択される素子の機能部品としてもよい。
【００１５】
誘電体層が基板の主表面及び伸張構造に設けられる。誘電体層は１つ又は複数の工程で設けられ得る。誘電体層は１つ又は複数の材料で構成されてもよい。誘電体層の厚さは基板と伸張構造との結合構造にわたって変化してもよい。
【００１６】
誘電体層は第１及び第２の誘電体層を有してもよい。第１の誘電体層は基板の主表面を覆い、伸張構造の少なくとも一部に隣接且つ接触してもよい。伸張構造は、例えばＦＥＴ素子などのトランジスタ素子の電流チャネル等の、通電チャネルとして機能し得る。第１の誘電体層は、基板を１つ又は複数のゲート電極から分離する誘電体隔壁であってもよいし、それを提供するものであってもよい。第１の誘電体層は、例えばSiO2又はスピンオンガラス（Spin-on-glass；SOG）等、好適な如何なる材料から成ってもよい。第１の誘電体層はある一定の厚さ、例えば、10nmから1000nmの範囲、50nmから500nmの範囲、100nmから250nmの範囲、を有する層として設けられ得る。第１の誘電体層は、基板とゲート電極との間の寄生容量が低い、無視できる、全くないようにするため、誘電性の結合を具備してもよい。第１の誘電体層はSiO2の誘電率よりも低い誘電率を具備してもよく、第１の誘電体層は技術的に知られているような低K（low-K）材料としてもよい。使用可能なlow-K材料の例は、SiLK（ダウ・ケミカル社の商標）、ブラック・ダイアモンド（アプライド・マテリアル社の商標）及びオーロラ（Aurora；ＡＳＭＩ社の商標）等である。
【００１７】
第２の誘電体層は伸張構造の少なくとも一部を覆っている。しかしながら、第２の誘電体層は試料全体に設けられてもよい。第２の誘電体層は第１の誘電体層を形成した後に設けられ得る。第２の誘電体層は、例えばプラズマＣＶＤ（plasma  enhanced  chemical  vapor  deposition；ＰＥＣＶＤ）等の化学気相堆積（ＣＶＤ）法を用いて設けられ得る。また、第２の誘電体層は原子層成長法（atomic  layer  deposition；ＡＬＤ）によって設けられてもよい。第２の誘電体層は、伸張構造を１つ又は複数のゲート電極から分離する誘電体隔壁であってもよいし、それを提供するものであってもよい。故に、第２の誘電体層はゲート誘電体であってもよいし、それを提供するものであってもよい。第２の誘電体層は、例えばSiO2等の好適な如何なる材料から成ってもよい。第２の誘電体層はある一定の厚さ、例えば、1nmから100nmの範囲、1.5nmから50nmの範囲、2nmから10nmの範囲、又は5nm等、を有する層として設けられ得る。第２の誘電体層の厚さは導電体と伸張構造との間に十分な電気絶縁が得られるように選定され得る。特に、第２の誘電体層の厚さの下限は、十分な電気絶縁が得られることに関係する。第２の誘電体層はSiO2の誘電率よりも高い誘電率を具備してもよく、第２の誘電体層は技術的に知られているような高K（high-K）材料から成ってもよい。使用可能なhigh-K材料の例は、酸化タンタル又は酸化ハフニウム等の材料である。誘電体層の厚さの上限は、第１の導電層とチャネルすなわち伸張構造との間の、所定の電位差での所望のチャネルコンダクタンス変化によって決定されてもよい。ゲートとチャネルとの間の誘電体層は産業上重要なシステムにおいては1nmから10nmの間である。
【００１８】
以上、第１及び第２の誘電体層に関連して誘電体層の様々な態様について説明したが、これらに代わって単層の誘電体層又は３層以上の誘電体層が設けられてもよいことは理解されるところである。また、上述のような第１及び第２の誘電体層は誘電体層の第１及び第２の部分を構成してもよい。
【００１９】
少なくとも第１の導電層を有する一組の層が試料の少なくとも一部に設けられる。第１の導電層は、Al、Pt、Zr、Hf、TiW、Cr、Ta若しくはZn、ITO、又はその他の好適な何れかの材料から成る層とし得る。第１の導電層は、例えばＦＥＴ素子のゲート電極などの電極としての機能を果たす。
【００２０】
第１の導電層は、第１の導電層の実質的に均一で連続した層が堆積されるように、スパッタ技術又はその他の何れかの関連技術を用いて基板上に設けられ得る。
【００２１】
上記の一組の層を形成するに先立って、伸張構造の頂端部すなわち外端部が、例えば鈴状の蓋等の蓋構造で包み込まれる。この頂端部の封入は専用の処理工程で実現されてもよいが、例えば上述のような第２の誘電体層の堆積に関連して、誘電体層の堆積処理中に実現されてもよい。なぜなら、このような処理においては、端部にはより多くの材料が堆積され得るからである。端部では材料の輸送特性によってより多くの材料が堆積され得る。この効果はシャドーイング（shadowing）効果として技術的に知られている（例えば、文献（S.Wolf及びR.N.Tauber著、「Silicon  Processing  in  the  VLSI」第６版、186頁、1986年、Attice出版、米国）を参照）。
【００２２】
第１の導電層は熱的堆積技術を用いて基板に設けられてもよい。伸張構造が蓋構造に封入される一実施形態では、蓋構造の影になることにより、導電層の第１部分が基板と実質的に共平面の層として誘電体層に堆積され、導電層の第２部分が蓋構造の頂部に堆積され得る。
【００２３】
第１の導電層の厚さは使用される堆積法に依存し、第１の導電層は、例えば25nmと500nmとの間、50nmと250nmとの間、75nmと100nmとの間など、10nmと1μmとの間の厚さを有する。
【００２４】
一組の層を設ける工程は：
ｃ１）第１の導電層を設ける副工程、
ｃ２）第１の導電層の伸張構造に面する一部を覆う保護層を設ける副工程であり、該第１の導電層の該伸張構造に面する残りの部分は露出される、ところの保護層を設ける副工程、及び
ｃ３）保護層をマスクとして用いて第１の導電層の前記残りの部分を除去する副工程、
を有してもよい。
【００２５】
故に、保護層は一組の層に含まれる層としてもよい。第１の導電層の覆われた部分が第１の部分及び第２の部分を有するように、保護層はある一定の厚さを有してもよい。第１の部分は少なくとも誘電体層によって基板から分離された第１の導電層の部分であり、第２の部分は少なくとも誘電体層によって伸張構造から分離された第１の導電層の部分である。保護層の厚さは上述のような第１の誘電体層と同等の厚さとしてもよい。保護層はSOG層としてもよいし、第１の導電層上にスピンコーティングされた、例えばPMMA、PIQ又はBCB等の保護層としてもよい。
【００２６】
第１の導電層を保護層よりも効率的に除去するエッチング処理を施すことが可能であり、その結果、保護層に覆われた第１の導電層の部分が残される一方で、保護層に覆われていない部分が除去される。エッチング後、保護層は煮沸アセトン内で溶解させることにより除去され得る。
【００２７】
本発明によれば、ゲート長は確実に決定される。なぜなら、ゲート長は導電層の厚さと、導電層上にスピンされた保護層の厚さとに依存するからである。この方法では、所望のゲート長が得られるまでエッチングすることによりゲート長が決定される方法と比較して、ゲート長をより正確に決定することができる。上記エッチングにより決定する方法は高精度のエッチング時間制御を必要とするが、特にトランジスタが例えば200nm以下のチャネル長などのかなり小さい寸法を有する場合には、そのような制御は困難である。
【００２８】
伸張構造の少なくとも頂端部に電気接触するように第２の導電層が設けられ得る。第２の導電層は頂部コンタクトとしての機能を果たす。頂部コンタクトはトランジスタのソース又はドレインとしての機能を果たし得る。
【００２９】
第２の導電層を第１の導電層から電気的に分離するため、分離層が設けられ得る。分離層はSiO2から成る場合がある。
【００３０】
第２の導電層を形成するのに先立ち、伸張構造の一部を露出させるように分離層の頂部が除去される。分離層の頂部は研磨によって除去され得る。試料は、伸張構造が得られる頂部表面に達するまで研磨されてもよいし、所望の厚さが得られるまで研磨されてもよい。
【００３１】
伸張構造と第２の導電層との接触面積を増大させるため、分離層の頂部の選択的エッチングが実施されてもよい。故に、伸張構造の頂部は第２の導電層に組み込まれてもよく、それにより、伸張構造と第２の導電層との間の電気接触が容易に向上される。
【００３２】
第２の導電層は、例えばTi/Al/Au若しくはTi/Zn/Au、導電性ポリマー、又はインジウム錫酸化物（ITO）等の他の種類の導電体等の金属又は金属混合物といった、好適な如何なる材料から成ってもよい。第２の導電層は、例えば、10nmから1000nmの範囲、50nmから500nmの範囲、100nmから250nmの範囲等のある一定の厚さを有し得る。基板と第２の導電層とは伸張構造によって電気的に接続されてもよく、伸張構造の導電率に応じて導電性又は半導電性の接続が得られる。
【００３３】
研磨された表面にはフォトレジストがスピンコーティングされ得る。光リソグラフィにより、コンタクト領域がフォトレジストに定められてもよく、リソグラフィで定められた領域に従って第２の導電層が設けられてもよい。第２の導電層はコンタクトパッドの形態で設けられてもよい。
【００３４】
本発明の第２の態様に従って提供される電気デバイスは：
基板であり、該基板に電気的に接触する突出伸張構造を具備する主表面を有する基板、及び
誘電体層によって前記基板及び前記伸張構造から電気的に分離され、ある長さにわたって該伸張構造に面する部分を有する第１の導電層であり、該第１の導電層の該伸張構造に面する部分が有する前記主表面に垂直方向の厚さが該第１の導電層の残りの部分の厚さより大きい、あるいは小さいの何れかであるところの第１の導電層、
を有する。
【００３５】
このようなデバイスは、例えば現行のプレーナ型ＭＯＳＦＥＴ素子に対して改善されたデバイスである。ゲート包囲型（gate-around）配置は、チャネル材料の自由度を増すとともに、ゲート静電容量の増大、及びチャネルの電荷キャリア制御の改善を容易にするものである。
【００３６】
本発明のこれら及び他の態様、特徴及び／又は利点は、以降で述べられる実施形態を参照して明らかになるであろう。
【発明を実施するための最良の形態】
【００３７】
単に例として、図面を参照しながら、本発明の実施形態について説明する。図は概略を示すものであり、縮尺通りには描かれていない。別々の図面に含まれる似通った参照符号は同一又は似通った部分を参照するものとする。図面及び説明は単なる例であり、本発明の範囲を設定するものと見なされるべきものではない。
【００３８】
ここでは、細長い伸張構造はナノ構造、より具体的にはナノワイヤーであるとして実施形態を説明する。しかし、ナノワイヤーという用語は特定の実施形態の説明に関連させて用いられるものであり、伸張構造という用語の限定としてではなく、伸張構造の一例として捉えられるべきものである。
【００３９】
実施形態にて説明されるナノワイヤーはＶＬＳ成長法によって成長され得る。しかしながら、ここで提示される実施形態に関連する処理工程は、ナノワイヤーが如何にして設けられるかに関係なくゲート包囲型トランジスタ（gate-around-transistor）を設けるものであればよい。ゲート包囲型トランジスタを設けるための処理工程に関する唯一の要件は、起点として、基板から実質的に突出した構造を実現できることである。
【００４０】
例えばSi基板上のSiナノワイヤーといったナノワイヤーは例えばホモエピタキシャル成長され、また、Ge基板上のInPナノワイヤーといったナノワイヤーは例えばヘテロエピタキシャル成長される。
【００４１】
図１ａ乃至１ｋ、及び図２ａ乃至２ｉは、ゲート包囲型トランジスタの製造に含まれる処理工程群の２つの実施形態を示している。最初に図１に示される実施形態について説明し、続いて図２に示される実施形態について説明する。
【００４２】
図１ａにて、半導体基板1上に実質的に垂直にナノワイヤー2が設けられる。ナノワイヤーがＶＬＳ成長法を用いて成長される場合、ナノワイヤーはその自由端にて金属粒子3によって終端される。
【００４３】
図１ｂに示される続く処理工程にて、基板に第１の誘電体層4が設けられる。この層は基板の全部分を覆っているがナノワイヤーとは接触しておらず、ナノワイヤーの少なくとも一部に隣接している。第１の誘電体層は、例えばスピンオンガラス（SOG）とし得る。この層の厚さは100nm程度とし得る。以下で明らかになるように、SOGは基板1をゲート電極6Aから電気的に分離するために設けられる。SOGは堆積後、300℃で熱的にアニールされる。SOGは、例えば東京応化工業社又はアライド・シグナル社から提供されている種類とし得る。
【００４４】
図１ｃに示される続く処理工程にて、第２の誘電体層5が設けられる。この層は10nmから50nm程度の厚さ12とし得る。この層は、例えばプラズマ化学気相堆積法（ＰＥＣＶＤ）又は原子層成長法（ＡＬＤ）によって堆積されるSiO2層とし得る。この層は試料温度をT=300℃に保ちながら堆積される。こうして、ナノワイヤー全体が薄層で覆われるが、端部では、材料の輸送特性によってより多くの材料が堆積されることになる。
【００４５】
図１ｄに示される続く処理工程にて、第１の導電層6が、例えばスパッタによって堆積されたAl層等の、薄い（50nm）金属層の形態で設けられる。
【００４６】
次の処理工程（図１ｅ）にて、保護層7が設けられる。保護層は第１の誘電体層と同等の厚さを有する。保護層は金属層上にスピンコーティングされた第２のSOG層とし得る。
【００４７】
誘電体−金属界面13はその表面と次の層との間の接触角を調整するため、例えばHMDS等の下塗剤（primer）によって修飾され得る。あるいは、薄い（例えば50nm）SiO2層がＰＥＣＶＤによって金属上に直接的に堆積されることも可能である。
【００４８】
第１の導電層の保護層7より上方に突出する部分は、図１ｆに示される続く工程にてエッチングされる。保護層の厚さ11は第１の導電層の厚さ12より大きい。その厚さの差は10倍以上としてもよい。この厚さの差により、第１の導電層の保護層より上方に突出する部分のエッチング処理後、第１の導電層はＬ字形状6A、6Bを得ることになる。Al層に対するエッチングはＰＥＳにより実行されてもよい。その他の材料は適当なエッチング法によりエッチングされ得る。例えば、TiWはH2O2/NH4OH混合物によりエッチングすることができ、PtはHCl/HNO3混合物、ZnはHCl、Co及びNiはH2O2/H2SO4混合物、そしてTa、Zr及びHfはHFによりエッチングされ得る。
【００４９】
エッチング処理前に導電層表面にスピンコーティングされた保護層は、金属のエッチング処理中に縦方向のマスクとして機能し得る。保護層は金属膜の水平部分のみを覆うことが期待される。リソグラフィにより構造化されたものではなく表面構造自体によるレジスト層を保護層としてもよい。故に、保護層は自己集合性のレジスト層とし得る。エッチング後、保護層は煮沸アセトン内で溶解させることにより除去され得る。
【００５０】
続いて図１ｇに示されるように、試料全体が分離層8（約2μm厚さ）で覆われる。この層は、例えば、T=300℃にてＰＥＣＶＤにより堆積されたSiO2層とし得る。
【００５１】
それから、試料はナノワイヤーの頂部表面9に到達するまで、あるいは所望の厚さが得られるまで研磨され（図１ｈ）、ナノワイヤーの一部が分離層から開放されるように分離層の頂部が除去される（図１ｉ）。研磨された表面の頂部は、ナノワイヤーの接触面積を拡大するように除去されてもよい。研磨された層の頂部の除去は例えばエッチングにより実現され得る。SiO2層は、例えばNH4F又はHF等の緩衝（buffered）酸化物エッチングでエッチングされてもよい。
【００５２】
図１ｊにて、第２の導電層10が最上層として設けられる。すなわち、頂部コンタクト金属がナノワイヤー上に堆積される。第２の導電層は所望のパターンに従ってパターン化されてもよく、例えば、格子及び金属パッドが設けられ得る。頂部コンタクト金属パッドの例として、ｎ型InPナノワイヤーに対してはTi/Al/Au層が、ｐ型InPナノワイヤーに対してはTi/Zn/Au層が堆積され得る。また、例えばSiチップ上のＬＥＤ等の光エレクトロニクス用途では、ITO電極等の透明電極が設けられてもよい。
【００５３】
ゲート電極に導電性コンタクトを構築するため、頂部コンタクトパッドが定められていない領域の分離層のSiO2がF2プラズマ内でエッチングされる。このエッチングはゲート金属で停止する。金属層を突き出しているナノワイヤーが除去される。InPナノワイヤーに対しては選択的InPエッチング（例えば、HCl）が用いられ得る。
【００５４】
故に、図１ｋに示される電子デバイスはゲート包囲型トランジスタとなる。ゲート包囲型トランジスタはドレイン1、電流チャネル2、ソース10、ナノワイヤーを囲む部分を有するゲート電極6、及びナノワイヤーを電極から分離するデート誘電体5を有している。
【００５５】
図２ａ乃至ｈは、代わりの実施形態及び代わりの工程図を示している。図２ａ乃至ｃは図１ａ乃至ｃに関連して述べられた処理工程と同様である。
【００５６】
図２ｄに示される処理工程にて、電極25が熱的気相堆積20により堆積される。例えば、薄い（50nm）アルミニウム層が堆積される。この気相堆積処理において、ナノワイヤー頂部のSiO2堆積物から成る鈴状の蓋部21はシャドーマスクとして機能する。
【００５７】
続く工程群２ｅ乃至ｈは図１ｇ乃至図１ｊに関連して述べられた工程群と同様である。
【００５８】
故に、図１に関連して述べられた処理から得られるゲート包囲型トランジスタと、図２に関連して述べられた処理から得られるゲート包囲型トランジスタとの間の主な構造差は、ゲート電極の幾何学形状である。
【００５９】
従って、図２ｉに示される電子デバイスもまたゲート包囲型トランジスタである。ゲート包囲型トランジスタはドレイン1、電流チャネル2、ソース10、ゲート電極25、及びナノワイヤーを電極から分離するデート誘電体5を有する。
【００６０】
縦型ナノワイヤーに基づくゲート包囲型構造を製造することには多数の利点がある。ゲート包囲型配置に付随してゲート静電容量が増大される。さらに、所与の部品の要求に基づいてナノワイヤー素子が選択され得る。例えば、チャネルの電荷密度制御の改善が望まれる場合、例えばInGaAs等の高移動度材料がチャネルとして成長されてもよい。
【００６１】
図１及び２においては単一のゲート包囲型トランジスタの製造について説明してきた。これらの処理工程群を図３に関連して述べられる工程群と組み合わせることにより、ゲート包囲型トランジスタの配列が設けられ得る。しかしながら、ナノ構造の配列を設けるその他の手法も同様に意図される。
【００６２】
図３ａ乃至ｄは、ゲート包囲型トランジスタの配列を設けるための４つの処理工程を概略的に示している。左側の図（30A、30B、30C及び30D）は処理工程の上面図を示し、一方、右側の図（31A、31B、31C及び31D）は対応する側面図を示している。
【００６３】
先ず、第１の処理工程（図３ａ）にて、行32を為す基板材料が設けられる。これらの行はリソグラフィ処理を用いて設けられてもよい。例えば金粒子などの金属粒子33が基板の行に沿って、ナノワイヤーが成長されるべき位置に配列状に設けられ得る。
【００６４】
図３ｂに示される処理工程にて、例えばInP又は他の半導体材料から成るナノワイヤーがＶＬＳ成長法を用いて成長される。それにより、金属粒子の位置で基板から突出するナノワイヤー34が設けられる。
【００６５】
図３ｃの処理工程にて誘電体35が設けられる。誘電体層の頂部は行36状に設けられた第１の導電体である。この行は好適なリソグラフィ法を用いて設けられてもよい。また、分離層37が第１の導電体の頂部に設けられる。
【００６６】
図３ｄの処理工程にて行38を成す第２の導電体が設けられる。第２の導電体は頂部コンタクトとして機能し得る。
【００６７】
故に、図３ａ乃至ｄに示された処理工程群に従うことで、行32、36、38の何れの組がアドレスされるかを制御することによって、個々のナノワイヤーへの電気接続が形成され得る。この実施形態では、行群の交点を覆う領域に単一のナノワイヤーのみが存在しているが、個々の交点を覆う領域に例えば束を成すナノワイヤー等の２つ以上のナノワイヤーが存在してもよい。
【００６８】
本発明について好適な実施形態に関連させて説明してきたが、本発明をここで説明された特定の形態に限定することを意図するものではない。
【００６９】
ここでは、限定のためではなく説明のため、開示された実施形態に関する例えば材料選択、前処理条件、技術等の一定の具体的詳細が、本発明の明確且つ完全な理解を提供するために説明されている。しかしながら、この開示の意図及び範囲を有意に逸脱することなく、ここで説明された詳細とは厳密には一致しない他の実施形態にて本発明が実施され得ることは当業者に容易に理解されるところである。また本明細書では、不必要に不明りょうとすることを避けるため、周知の装置、回路及び手順についての詳細な説明は省略している。
【００７０】
単数形への言及は複数形を包含することを意図するものであり、その逆も成り立つこと、及び、具体的な数の特徴又はデバイスへの言及はその具体的な数の特徴又はデバイスに本発明を限定するものと解釈されるものではないことは認識されるところである。さらに、“含む”、“有する”及び“包含する”といった表現は、排他的なものではない、すなわち、その他の品目の存在を排除するものではない、と解釈されるべきものである。
【図面の簡単な説明】
【００７１】
【図１ａ】ゲート包囲型トランジスタの第１実施形態を設けるための処理工程を示す概略図である。
【図１ｂ】ゲート包囲型トランジスタの第１実施形態を設けるための処理工程を示す概略図である。
【図１ｃ】ゲート包囲型トランジスタの第１実施形態を設けるための処理工程を示す概略図である。
【図１ｄ】ゲート包囲型トランジスタの第１実施形態を設けるための処理工程を示す概略図である。
【図１ｅ】ゲート包囲型トランジスタの第１実施形態を設けるための処理工程を示す概略図である。
【図１ｆ】ゲート包囲型トランジスタの第１実施形態を設けるための処理工程を示す概略図である。
【図１ｇ】ゲート包囲型トランジスタの第１実施形態を設けるための処理工程を示す概略図である。
【図１ｈ】ゲート包囲型トランジスタの第１実施形態を設けるための処理工程を示す概略図である。
【図１ｉ】ゲート包囲型トランジスタの第１実施形態を設けるための処理工程を示す概略図である。
【図１ｊ】ゲート包囲型トランジスタの第１実施形態を設けるための処理工程を示す概略図である。
【図１ｋ】ゲート包囲型トランジスタの第１実施形態を設けるための処理工程を示す概略図である。
【図２ａ】ゲート包囲型トランジスタの第２実施形態を設けるための処理工程を示す概略図である。
【図２ｂ】ゲート包囲型トランジスタの第２実施形態を設けるための処理工程を示す概略図である。
【図２ｃ】ゲート包囲型トランジスタの第２実施形態を設けるための処理工程を示す概略図である。
【図２ｄ】ゲート包囲型トランジスタの第２実施形態を設けるための処理工程を示す概略図である。
【図２ｅ】ゲート包囲型トランジスタの第２実施形態を設けるための処理工程を示す概略図である。
【図２ｆ】ゲート包囲型トランジスタの第２実施形態を設けるための処理工程を示す概略図である。
【図２ｇ】ゲート包囲型トランジスタの第２実施形態を設けるための処理工程を示す概略図である。
【図２ｈ】ゲート包囲型トランジスタの第２実施形態を設けるための処理工程を示す概略図である。
【図２ｉ】ゲート包囲型トランジスタの第２実施形態を設けるための処理工程を示す概略図である。
【図３ａ】ゲート包囲型トランジスタの配列を設けるための処理工程を示す概略図である。
【図３ｂ】ゲート包囲型トランジスタの配列を設けるための処理工程を示す概略図である。
【図３ｃ】ゲート包囲型トランジスタの配列を設けるための処理工程を示す概略図である。
【図３ｄ】ゲート包囲型トランジスタの配列を設けるための処理工程を示す概略図である。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
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【図１ｆ】
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【図１ｇ】
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【図１ｈ】
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【図１ｉ】
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【図１ｊ】
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【図１ｋ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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【図２ｇ】
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【図２ｈ】
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【図２ｉ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【国際調査報告】
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