(57)【要約】  Ｓｉ歪み層１６をＳｉ基板１０上に形成する方法は、Ｓｉ基板１０上に第１のＳｉＧｅバッファ層１２を形成するステップを含む。それから、イオン注入法を用いて、第１のＳｉＧｅバッファ層に非晶質化インプラントを注入し、第１のＳｉＧｅバッファ層を非晶質にする。アニール処理の前に、第１のＳｉＧｅバッファ層上に、第２のＳｉＧｅバッファ層１４を成長させる。これにより、緩和ＳｉＧｅ層１２，１４を生成する。それから、Ｓｉの歪み層１６を成長させる。
2008519428.tif 000002
【特許請求の範囲】
【請求項１】
結晶質のＳｉ下位層上に第１のＳｉＧｅバッファ層を形成することによって、第１のＳｉＧｅバッファ層上の第１の主要面、および第１のＳｉＧｅバッファ層とＳｉ下位層との間のＳｉＧｅ／Ｓｉ界面を有する中間の半導体ステージを形成するステップと、
中間の半導体ステージの第１の主要面に、中間の半導体ステージを第１の主要面から基板に向かってエンド・オブ・レンジ領域まで非晶質化する非晶質化インプラントを注入することによって、第１のＳｉＧｅバッファ層を非晶質化させて、エンド・オブ・レンジ領域が、高い欠陥密度を有し、かつ低い欠陥密度の結晶質領域上に存在するようにする注入ステップと、
エンド・オブ・レンジ領域上の第１のＳｉＧｅバッファ層を再成長させることによって、緩和ＳｉＧｅ層を形成する再成長ステップと、
を含む、半導体デバイスの製造方法。
【請求項２】
前記ＳｉＧｅバッファ層上に、Ｓｉの歪みエピ層を成長させる成長ステップを更に含む、請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記非晶質化のステップを１００℃以下の温度で実行する、請求項１または２に記載の半導体デバイスの製造方法。
【請求項４】
前記ＳｉＧｅバッファを再成長させるステップを、５００℃〜７００℃の温度で３０秒〜３０分間実行する、請求項１〜３の何れか一項に記載の半導体デバイスの製造方法。
【請求項５】
前記注入ステップを、前記エンド・オブ・レンジ領域が前記第１のＳｉＧｅバッファ層とＳｉ下位層との間の界面を含むように実行する、請求項１〜４の何れか一項に記載の半導体デバイスの製造方法。
【請求項６】
前記中間の半導体ステージの非晶質化する領域と前記エンド・オブ・レンジ領域との間の界面は、前記第１のＳｉＧｅバッファ層とＳｉ下位層との間の界面までの、前記第１のＳｉＧｅバッファ層の厚さの２０％以内の距離にする、請求項１〜５の何れか一項に記載の半導体デバイスの製造方法。
【請求項７】
前記ＳｉＧｅバッファ層を再成長させるステップの後に、前記第１のＳｉＧｅバッファ層上に、第２のＳｉＧｅバッファ層をエピタキシャル成長させるステップを更に含む、請求項１〜６の何れか一項に記載の半導体デバイスの製造方法。
【請求項８】
前記第１のＳｉＧｅバッファ層を再成長させた後で、かつ前記第２のＳｉＧｅバッファ層を成長させるステップの前に、前記第１のＳｉＧｅバッファ層から酸化物を除去するステップを含む、請求項７に記載の半導体デバイスの製造方法。
【請求項９】
前記非晶質化インプラントをＧｅ、Ｓｉ、Ａｓ、ＡｒまたはＸｅとする、請求項１〜８の何れか一項に記載の半導体デバイスの製造方法。
【請求項１０】
前記非晶質化インプラントを、２０ｋｅＶ〜４００ｋｅＶのエネルギーレベルで、かつ２×１０１４〜３×１０１５ｃｍ−２のドーズ量で注入するＧｅとする、請求項１〜９の何れか一項に記載の半導体デバイスの製造方法。
【請求項１１】
前記ＳｉＧｅバッファを再成長させるステップを、５００℃〜７００℃の温度で３０秒〜３０分間実行する、請求項１〜１０の何れか一項に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス構造、特に、歪み層構造を成長させる方法に関する。
【背景技術】
【０００２】
例えば新規なＣＭＯＳ半導体デバイスにおいて、キャリアの移動度を高めるために、歪みシリコン層が提案されている。このような歪み層は、例えばＳｉＧｅのバッファ層上に、エピ層を堆積することによって成長させることができる。
【０００３】
例えばＵＳ２００４／０１１５８８８には、ＳｉＧｅ層および歪みＳｉ層を半導体基板上に順次形成する、半導体デバイスの製造方法が記載されている。ＳｉＧｅ層および歪みＳｉ層は双方とも、超高真空化学気相成長（ＵＨＶ−ＣＶＤ）法によって形成される。歪みＳｉ層の頂部には、ゲート酸化物層およびゲートが形成される。
【０００４】
ＵＳ２００４／００８７１１９には、歪みＳｉＧｅ層を形成する方法が記載されている。ＳｉＧｅ層は、この層が基板と格子整合するために歪みが生じる。その後、水素が注入される。マイクロ波放射を用いて、歪みＳｉＧｅ層を緩和させる。それから、その頂部にＳｉの歪み層を成長させる。
【０００５】
米国特許明細書第６，７０３，２９３号が教示している方法では、臨界温度より高い温度でＳｉ基板上のＳｉＧｅ膜に水素イオンを注入して、ＳｉＧｅ層の下に高密度の水素を含有する層を形成する。それから、ＳｉＧｅ層を、臨界温度より高い温度での更なるイオン注入法により、非晶質にする。臨界温度は、約１５５℃であると報告されている。それから、ＳｉＧｅ膜を緩和膜として再結晶化するために、高温アニール処理を行う。高温アニールの前に、ＳｉＧｅの頂部にＳｉキャップを成長させるようにするのが好適である。Ｓｉキャップは、再結晶化用のシード層として用いることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、緩和ＳｉＧｅ層を成長させる方法を改善する必要がまだあり、また、Ｓｉ歪み層をさらに改善して成長させる必要もある。
【課題を解決するための手段】
【０００７】
本発明は、
結晶質のＳｉ下位層上に第１のＳｉＧｅバッファ層を形成することによって、第１のＳｉＧｅバッファ層上の第１の主要面、および第１のＳｉＧｅバッファ層とＳｉ下位層との間のＳｉＧｅ／Ｓｉ界面を有する中間の半導体ステージを形成する形成ステップと、
中間の半導体ステージの第１の主要面に、中間の半導体ステージを第１の主要面から基板に向かってエンド・オブ・レンジ領域（end of range region）まで非晶質化する非晶質化インプラントを注入することによって、第１のＳｉＧｅバッファ層を非晶質化させて、前記エンド・オブ・レンジ領域が、高い欠陥密度を有し、かつ低い欠陥密度の結晶質領域上に存在するようにする注入ステップと、
エンド・オブ・レンジ領域上の第１のＳｉＧｅバッファ層を再成長させることによって、緩和ＳｉＧｅ層を形成する再成長ステップと、
を含む、半導体デバイスの製造方法を提供する。
【０００８】
本方法によれば、極めて緩和し、そのためＳｉ歪み層に大きな歪みを与えることができるＳｉＧｅバッファ層を提供することが可能になる。
【０００９】
本方法は、複雑な処理ステップを必要としないという特別な利点を有し、既存の処理フローにて容易に実施することができる。
【００１０】
本発明による方法は、非晶質層の直下の、エンド・オブ・レンジ（ＥＯＲ）領域における欠陥密度を局所的に高くする。ＥＯＲ領域の欠陥密度は、Ｓｉ層のバルクを含む結晶質領域よりも高くなる。このエンド・オブ・レンジ領域の欠陥は、上方の層を再成長させた後にこの上方層を緩和させる。低温での再成長は、最初は非晶質の領域を再結晶化し、ＥＯＲ領域が無ければ、この再結晶化により歪みＳｉＧｅ層を容易かつ簡単に再成長させることができる。しかしながら、高い欠陥密度のＥＯＲ領域があれば、良好な緩和ＳｉＧｅ層を再成長させることができる。
【００１１】
米国特許第６，７０３，２９３号に記載の方法では、埋込み非晶質ＳｉＧｅ層を形成しており、すなわち、この場合には、非晶質化したＳｉＧｅ上に結晶質のＳｉＧｅ層が残り、したがって再結晶化は、非晶質ＳｉＧｅ層上の結晶質ＳｉＧｅ層からだけでなく下方からも始まり、これにより、上方からの結晶成長が下方からの結晶成長と落ち合うＳｉＧｅ層の中間に不整転位が導入されるという点で、この方法は本発明の方法とは異なる。
【００１２】
米国特許第６，７０３，２９３号では、再結晶化を高温（６５０℃〜１０００℃）で実行している。本発明では、高温の処理は不要であり、非晶質化を低温で実行することができ、再成長は７００℃またはそれ以下で、所望により５５０℃まで下げて行うことができるのが、更に特別な利点である。
【００１３】
本発明は、米国特許第６，７０３，２９３号およびＵＳ２００４／００８７１１９の双方に開示されている、水素注入ステップを使用する方法より優れた更なる利点を有している。上記文献に記載されているように、インプラントとしてＨ＋を使用すると、バブルを形成し、ＳｉＧｅ層全体にわたってＳｉＧｅに局所的な欠陥を誘発し、この欠陥はその後ＳｉＧｅを緩和させる。これに対し、本発明では、Ｇｅを用いて、ＳｉのＥＯＲ領域に高密度の欠陥を生成し、それから緩和ＳｉＧｅを生成する。本発明による方法には、ＳｉＧｅ層に水素のバブルを生成するＨ＋イオンを使用しないという利点がある。このようなバブルは、この後に続くステップ、特に熱後処理において排出することができるも、処理が困難であり、不要な水素を生成する。
【００１４】
非晶質の第１のＳｉＧｅ層は、再成長ＳｉＧｅをできるだけ緩和させるキャップ層のない段階で、頂部から下方に優先的に再成長させることができる。これに対し、ＵＳ２００４／０１１５８８８に記載されているような、Ｓｉキャップ層を有する段階でＳｉＧｅを再成長させる構成では、Ｓｉキャップ層からＳｉＧｅを再成長させており、このＳｉキャップ層は、本質的に異なる格子定数を有するためＳｉＧｅ層に若干の歪みを導入する。
【００１５】
本発明の方法は、再成長の後に、ＳｉＧｅバッファ層上にＳｉの歪みエピ層を成長させるステップを更に含むようにするのが好適である。それから、ＣＭＯＳおよび他のデバイスを、歪みＳｉ層に形成することができる。
【００１６】
非晶質化のステップは、１００℃以下の温度で、更に好適には６０℃以下で、更に好適には室温にて行うようにするのが好適である。
【００１７】
結晶質半導体と、中間の半導体ステージの非晶質化する領域とエンド・オブ・レンジ領域との間の非晶質半導体との間の非晶質／結晶質界面は、Ｓｉ下位層とＳｉＧｅバッファ層との間の物質界面に極めて近付けるのが好適である。したがって、非晶質／結晶質界面は、物質界面まで、ＳｉＧｅバッファ層の厚さの２０％、好適には１０％、５％、更に好適にはこの厚さの２％以内の距離にするのが好適である。
【００１８】
したがって、好適実施例では、注入のステップを、エンド・オブ・レンジ領域が第１のＳｉＧｅバッファ層とＳｉ下位層との間の界面を含むように実行する。
【００１９】
また、本発明の方法は、ＳｉＧｅバッファ層を再成長させるステップの後に、第１のＳｉＧｅバッファ層上に、第２のＳｉＧｅバッファ層をエピタキシャル成長させるステップを更に含むようにするのが好適である。
【００２０】
本発明の方法は、必要に応じて、第１のＳｉＧｅバッファ層を再成長させた後で、かつ第２のＳｉＧｅバッファ層を成長させるステップの前に、第１のＳｉＧｅバッファ層から酸化物を除去するステップを含むようにすることもできる。
【００２１】
Ｓｉ結晶層はＳｉ基板とすることができる。
【００２２】
好適な非晶質化インプラントは、Ｇｅ、Ｓｉ、Ａｓ、ＡｒまたはＸｅである。
【００２３】
好適例においては、非晶質化インプラントは、２０ｋｅＶ〜４００ｋｅＶのエネルギーで、かつ２×１０１４〜３×１０１５ｃｍ−２のドーズ量で注入するＧｅとする。
【００２４】
ＳｉＧｅバッファを再成長させるステップは、５００℃〜７００℃の温度で実行することができる。
【００２５】
特定の実施態様では、ＳｉＧｅバッファを再成長させるステップは、６００℃〜７００℃の温度で、１〜１０分間行うようにする。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施例を、添付の図面を参照して説明する。
【００２７】
図１を参照するに、本発明の実施例による半導体デバイスの製造方法は、シリコン基板１０を用いて開始する。
【００２８】
シリコン基板１０の頂部に、第１のＳｉＧｅバッファ層１２を、５０ｎｍ〜５００ｎｍまでの厚さにエピタキシャル成長させて、中間の半導体ステージを形成する。バッファ層のＧｅ含有量は、５％〜５０％の範囲にする。このステージにおけるＳｉＧｅ層は歪むことになり、すなわち、この層はそれ固有の格子定数を有していない。
【００２９】
その後、中間の半導体ステージを、イオン注入装置のチャンバ内に位置付けて、Ｇｅを、２０ｋｅＶ〜４００ｋｅＶのエネルギーで、かつ２×１０１４ｃｍ−２〜３×１０１５ｃｍ−２のドーズ量で、注入する。この注入は、非晶質／結晶質界面まで第１のＳｉＧｅバッファ層１２を非晶質化する効果を有する。この界面の直ぐ下は、極めて多数の欠陥を有するエンド・オブ・レンジ領域であり、これは欠陥数が少ない結晶層の上に存在する。したがって、非晶質化ステップは、Ｓｉ基板１０とＳｉＧｅバッファ１２との間の界面付近に位置付けることが期待される、ＥＯＲ欠陥を提供する効果を有する。
【００３０】
この非晶質化ステップは室温で実行することができ、技術的に非常に簡単である。
【００３１】
本実施例による非晶質化ステップは、ＳｉＧｅ層１２を、その厚さ全体にわたって、すなわち、頂部からＳｉ基板１０との界面まで、非晶質化する。非晶質半導体と結晶質半導体との間の界面は、Ｓｉ／ＳｉＧｅ界面に近いＳｉＧｅバッファ内に位置するようにするのが好適である。この場合には、欠陥が豊富なＥＯＲ領域が、Ｓｉ／ＳｉＧｅ界面を覆うようにする。
【００３２】
次に、非晶質化したＳｉＧｅバッファ層を、比較的低い温度で再成長させる。この再成長ステップに要する時間の長さは、選択する温度によって変化する。典型的な場合においては、７００℃で、３０秒〜２分の再成長時間にするのが好適である。６５０℃では、典型的な再成長時間は、２〜３分である。６００℃では、典型的な再成長時間は、３〜１０分である。さらに低い温度、例えば５５０℃またはそれ以下であっても、適切な時間の長さを選定すれば、再成長させることは可能である。これらの温度は異なる処理条件では変えることができ、当業者であれば、このような異なる処理条件において、適切な温度および時間を選定することが可能である。
【００３３】
比較的低い温度での再成長は、ＥＯＲ欠陥を局所化することになり、これによって、再成長ＳｉＧｅ層１２を歪みなく形成することができる。
【００３４】
再成長ステップは、表面に酸化物を形成することになるので、この酸化物は、次のステップとして、例えば、短時間の反応性イオンエッチング（ＲＩＥ）ステップを実行することにより除去することができる。
【００３５】
その後、第１のＳｉＧｅバッファ層１２上に、第２のＳｉＧｅバッファ層１４をエピタキシャル成長させる。
【００３６】
この時点で、随意に、高熱量の熱アニールを行うことができるが、これは省略するのが簡便である。
【００３７】
次に、ＳｉＧｅ層１２，１４の頂部にシリコン層１６を成長させる。Ｓｉ層１６は歪むようになる。
【００３８】
本発明者らは、ラマン実験を行い、ＳｉＧｅ層の歪みについて、本実施例による方法の効果を判定した。図２に、７５ｋｅＶかつ１×１０１５ｃｍ２のドーズ量で印加するＧｅを用いる、非晶質化ステップの結果を示す。５２０におけるＳｉのピーク２０を参照として用いる。グラフ２２は再成長前のスペクトルを示しており、５１３付近にＳｉＧｅのピーク２４を有している。７００℃で１分間再成長させた後のラマンスペクトルをグラフ２６によって示してあり、これは５０５にてピーク２８を有している。これは、再成長後には、ＳｉＧｅ層が完全に緩和することを示している。
【００３９】
本実施例は、いくつかの効果を提供する。第１に、本実施例は緩和を改善し、したがって、Ｓｉ層１６に、より大きな歪みを与え、これによって、デバイスの特性を改善することができる。
【００４０】
第２に、本発明による方法は、既存の処理フローに統合するのが容易であり、特に新規な処理ステップを必要としない。
【００４１】
歪み層を生成した後に処理を続行させて、ゲート、ソースおよびドレインを形成して、例えばＣＭＯＳトランジスタのようなトランジスタや他のコンポーネントを生成することができる。なお、このように実施される種々の多くの処理ステップが存在することは当業者には明らかであり、そのような処理ステップの説明は省略する。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施例による構造を示す側面図である。
【図２】本発明の一実施例による方法を使用して得られたＳｉＧｅ層のラマンスペクトル、およびイオン注入ステップを省略した比較例を示す図である。
【図１】
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【図２】
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【国際調査報告】
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