【事件の表示】
　特許第２９８６０３５号「電子楽器用効果装置」の請求項１、２に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２９８６０３５号の請求項１ないし２に係る特許を維持する。
【理　由】
I【手続きの経緯】
　特許第２９８６０３５号の請求項１及び２に係る発明についての出願は、平成４年７月１６日に特許出願され、平成１１年１０月１日にその特許の設定登録がなされ、その後、廣田修一より特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成１２年１０月３０日に訂正請求がなされたものである。
II【訂正の適否についての判断】
ア．訂正の内容
　特許権者が求めている訂正の内容は、以下のａ、ｂのとおりである。
ａ．特許請求の範囲の請求項１及び２の記載を次のとおりに訂正する。
「【請求項１】入力される楽音波形を複数の信号経路に分け、各信号経路への入力を各信号経路中に配された基本構成要素である乗算器、加算器、遅延素子によって加工し、上記複数の信号経路からの各出力をすべて加算することにより、加工が施された楽音波形を出力するように構成されていて、しかも、上記遅延素子の出力の一部を該遅延素子の入力側へと戻すフィードバック路が、上記複数の信号経路のそれぞれに含まれるように構成されているディジタルシグナルプロセッサを備えた電子楽器用効果装置において、
　上記複数の信号経路中にそれぞれ配された複数の基本構成要素で用いるデータの内、
効果毎に設定可能なパラメータの変更に伴って
となった
　上記ディジタルシグナルプロセッサは、上記単一の共有データを上記共有記憶手段から読み出し、該読み出した単一の共有データを上記複数の基本構成要素で用いることを特徴とする電子楽器用効果装置。
　【請求項２】上記共有データは上記ディジタルシグナルプロセッサの乗算器で用いる乗算係数であることを特徴とする請求項１記載の電子楽器用効果装置。」
ｂ．明細書の段落【０００６】【課題を解決するための手段】の「複数の基本構成要素で共有可能なデータ」とある記載を、「
効果毎に設定可能なパラメータの変更に伴って
となった
イ．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正ａは、特許明細書の特許請求の範囲の請求項１の「複数の基本構成要素で共有可能なデータ」を、「効果毎に設定可能なパラメータの変更に伴って複数の基本構成要素で共有可能となったデータ」と限定するものであるから、特許請求の範囲の減縮に該当する。また、上記訂正ｂは、上記特許請求の範囲の訂正に伴い、これと整合を図るためのものであり、明りょうでない記載の釈明に該当する。そして、上記訂正ａ、ｂは、特許明細書の【実施例】の段落【００１７】〜【００２０】の「モードの選択によりＤＳＰ２３にて実行されるプログラムが変更される。この際に例えばリバーブならば、第１〜４乗算器３１ａ〜３１ｄの乗算係数の乗算係数が共有できる等のように、予め各モードに応じて共有できる乗算係数は同一のラベルが付けられ、係数ＲＡＭ２５ａの同一アドレスに格納される。・・・（中略）・・・例えばリバーブやディレイならばタイム、コーラスやフランジャならばモジュレーションスピードやモジュレーションディプス、デイストーションならばレベルといった各種パラメータを設定できる。・・・（中略）・・・図５は、パラメータが変更になった場合、その変更後の設定値を係数ＲＡＭ２５ａに格納する際に実行されるプログラムのフローチャートである。・・・（中略）・・・例えばリバーブタイムを長くする等のパラメータの変更に対し、まず対応した係数ＲＡＭ２５ａのアドレスに格納されている係数を入れ替える（Ｓ８１）。次に、その変更にともない、乗算係数等の係数が共有可能であるかどうか、つまり同一のアドレスに格納できるかどうかが判断される（Ｓ８３）。例えばリバーブならば第１〜４乗算器３１ａ〜３１ｄの乗算係数をアドレス値４Ａに格納できるというように判断される。同一のアドレスに格納できると判断された場合、同一のアドレスに共有データとしての係数値が格納される（Ｓ８５）。乗算係数等のデータを同一のアドレスに格納できないと判断された場合は、各アドレスに対応したデータをそれぞれ格納する（Ｓ８７）。」との記載に基づくものであるから、上記訂正ａ、ｂは、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。
ウ．むすび
　以上のとおりであるから、上記訂正は、特許法の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書、第２項の規定に適合するので、当該訂正を認める。
III【特許異議の申立てについての判断】
ア．申立ての理由の概要
　申立人廣田修一は、証拠として甲第１号証：特開昭６４−６８７９８号公報、甲第２号証：特開昭６０−２５４９０９号公報を提出し、請求項１及び２に係る発明は、甲第１号証、甲第２号証をもとに容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができないものであるから、特許を取り消すべき旨主張している。
イ．本件の請求項１及び２に係る発明
　本件の請求項１及び２に係る発明（以下、「本件発明１及び２」という。）は、上記訂正に係る訂正明細書の特許請求の範囲の請求項１及び２に記載されたとおりのものである。
ウ．引用刊行物記載の発明
　当審で通知した取消しの理由で引用した刊行物１（上記甲第１号証）には、「効果付加装置」（発明の名称）に関し、図面と共に次のとおりの記載がある。
１．「従来、音響機器の高性能化に対応して楽音信号等に電子的にコーラス、エコー、残響効果等の効果を付加する効果付加装置が種々開発されている。」（公報第１頁右下欄第２行〜第４行）
２．「第１図は、効果付加と音色パラメータの変更を時分割で行うようにした効果付加装置の具体的構成を示すブロック図である。この具体的構成はデジタル信号処理用ＬＳＩ（ＤＳＰ）等により実現したものである。」（公報第２頁右上欄第１５行〜第１９行）
３．「第２図（ａ）は、音色パラメータメモリ１６の内部構成を示しており、・・・（中略）・・・アドレス４に１つの遅延回路が使用する波形データメモリの大きさに対応するＤＷ、具体的にはＦＦＦｈ ・・・（中略）・・・アドレス１２に入力信号データ×ＶＯＬＩの内容に対応するＷＡＶＥをそれぞれ記憶する。」（公報第３頁左上欄第１８行〜右上欄第１５行）
４．「第２図（ｂ）は、音色パラメータメモリ１７の内部構成を示しており、音色パラメータとしてアドレス０〜３にそれぞれ遅延回路１〜４、即ち上述した原理ブロック図中の遅延回路１−１〜１−４のフィードバック乗数の内容に対応するｇ１〜ｇ４即ち、後述する第４図の原理ブロック図の中の乗算器１−５〜１−８のフィードバック乗数に相当するｇ１〜ｇ４及びアドレス４〜７にそれぞれ遅延回路１−１〜１−４の遅延時間の内容に対応するｔ１〜ｔ４、アドレス８，９に入力側の音量の内容に対応するＶＯＬＩ、出力側の音量の内容に対応するＶＯＬＯ、・・・（中略）・・・をそれぞれ記憶する。」（公報第３頁右上欄第１６行〜左下欄第１８行）
５．「第３図は、本発明の効果付加装置の機能ブロック図である。つまり後述するように、第１図に示した構成によって、この第３図に示す機能を、時分割的に１サンプル時間毎に実行するのである。同図において、効果付加回路１は、波形データメモリ２４等に対応する遅延回路で構成されており、その入出力側にはそれぞれ入出力音量調整用の乗算器２，３が設けられている。出力側乗算器３の出力側には、該乗算器３から出力される出力データと入力信号データとを加算し出力する加算器４が設けられている。」（公報第３頁右下欄第４行〜第１４行）
６．「第４図は、第３図の効果付加回路の一例を示す機能ブロック図である。同図において、効果付加回路１は、フィードバックループを持つ複数（実施例では４つ）の波形データメモリ２４に相当する遅延回路１−１，１−２，１−３，１−４を有し、それぞれ独自に第２図（ｂ）の音色パラメータメモリ１７に記憶された遅延時間（ｔ１〜ｔ４）が設定される。各フィードバックループ上には、第２図（ｂ）の音色パラメータメモリ１７に記憶されたフィードバック乗数（ｇ１〜ｇ４）をそれぞれ乗算するための乗算器１−５，１−６，１−７，１−８が設けられており、各フードバック信号データは、各々共通な入力信号データと各遅延回路１−１，１−２，１−３，１−４の入力側に設けられた加算器１−９，１−１０，１−１１，１−１２で加算される。そして、各遅延回路１−１，１−２，１−３，１−４の出力は、加算器１−１３で加算し出力される。これらの効果付加及び音色パラメータの変更は時分割で処理が行われる。
　このような機能ブロックによる効果付加装置の動作を説明する。
　まず、効果音を与える音色パラメータとして所定のフィードバック乗数（ｇ１〜ｇ４）と遅延時間（ｔ１〜ｔ４）が設定され，かつ入出力音量（ＶＯＬＩ，ＶＯＬＯ）にも所定の値（例えば１．０）が与えられる。入力信号データは、効果付加回路１でそれぞれ遅延回路１−１，１−２，１−３，１−４とフィードバックループにより所定の残響等の効果が付加されて加算器４より出力される。この効果付加の処理は遅延回路１−１，１−２　，１−３，１−４ごとに第１図の具体的な回路では時分割処理される。」（公報第４頁左上欄第１行〜右上欄第１２行）
　同じく引用した刊行物２（上記甲第２号証）には、「ディジタルフィルタ」（発明の名称）に関し、図面と共に次のとおりの記載がある。
１．「本発明は直線位相の有限インパルス応答デイジタルフィルタのインパルス応答列の対称性を利用し半分のインパルス応答列に対応するフィルタ係数のみを記憶回路に記憶させ、これを可逆計数器を用いて読み出すことにより、記憶回路の記憶容量を半減することを目的としている。」（公報第２頁右上欄第７行〜第１２行）
２．「第１図において、・・・（中略）・・・２はＲＯＭ等からなる第２の記億回路で、２進係数データＨ（０），Ｈ（１），……Ｈ（Ｍ−１），Ｈ（Ｍ）を記憶させてある。本例ではフィルタ次数をＮとしてあり、・・・（中略）・・・すなわち、全係数データのうち半分だけを記憶回路２に記憶させてある。３は上記係数データを読み出すための可逆計数器、４は制御回路で、可逆計数器３のアップダウンの切換え等を行なうものである。５は乗算器で、入力データと係数データとの乗算を行なうものである。６は加算器、７は累算器である。」（公報第２頁右上欄第１４行〜左下欄第１１行）
エ．対比・判断
〔本件発明１について〕
　本件発明１と各刊行物に記載の発明を対比すると、次のことが認められる。
（１）訂正明細書の請求項１の記載によれば、本件発明１は、入力される楽音波形を複数の信号経路に分け、各信号経路への入力を各信号経路中に配された基本構成要素である乗算器、加算器、遅延素子によって加工し、上記複数の信号経路からの各出力をすべて加算することにより、加工が施された楽音波形を出力するように構成されていて、しかも、上記遅延素子の出力の一部を該遅延素子の入力側へと戻すフィードバック路が、上記複数の信号経路のそれぞれに含まれるように構成されているディジタルシグナルプロセッサを備えた電子楽器用効果装置を前提要件として、同装置において、上記複数の信号経路中にそれぞれ配された複数の基本構成要素で用いるデータの内、“
効果毎に設定可能なパラメータの変更に伴って
となった
（２）これに対し、刊行物１には、楽音信号に残響効果等の効果を付加する効果付加装置が記載されており（刊行物１の上記１．２．の記載参照）、その実施例には、フィードバックループを持つ複数の波形データメモリ２４に相当する遅延回路１−１，１−２，１−３，１−４を有し、それぞれ独自に音色パラメータメモリ１７に記憶された遅延時間（ｔ１〜ｔ４）が設定され、各フィードバックループ上には、音色パラメータメモリ１７に記憶されたフィードバック乗数（ｇ１〜ｇ４）をそれぞれ乗算するための乗算器１−５，１−６，１−７，１−８が設けられており、各フィードバック信号データは、各々共通な入力信号データと各遅延回路１−１，１−２，１−３，１−４の入力側に設けられた加算器１−９，１−１０，１−１１，１−１２で加算され、そして、各遅延回路１−１，１−２，１−３，１−４の出力は、加算器１−１３で加算し出力されることが記載されており（刊行物１の上記４．〜６．の記載参照）、また音色パラメータメモリ１６のアドレス４に１つの遅延回路が使用する波形データメモリの大きさに対応するＤＷを記憶することも記載されている（刊行物１の上記３．の記載参照）。
　それらの記載によると、刊行物１に記載のものも、“入力される楽音波形を複数の信号経路に分け、各信号経路への入力を各信号経路中に配された基本構成要素である乗算器、加算器、遅延素子によって加工し、上記複数の信号経路からの各出力をすべて加算することにより、加工が施された楽音波形を出力するように構成されていて、しかも、上記遅延素子の出力の一部を該遅延素子の入力側へと戻すフィードバック路が、上記複数の信号経路のそれぞれに含まれるように構成されているディジタルシグナルプロセッサを備えた楽音信号の効果装置”を対象としているといえ、しかも各遅延回路で使用する波形データメモリの大きさ（ＤＷ）を記憶している記憶手段を有するものといえ、その点では本件発明１と類似しているといえる。
　しかしながら、刊行物１に記載の音色パラメータメモリ１６は、効果毎に設定可能なパラメータの変更には影響を受けないデータＤＷを記憶しているものに過ぎず、パラメータの変更とは無関係な定常的な共有可能なデータＤＷを記憶する記憶手段といえ、そしてこのデータＤＷは、共有可能である場合とない場合とがパラメータの変更に伴って動的に変化するデータではないので、パラメータの変更に応じて動的に記憶手段の使用効率が最適化されることを予定するものとはいえない。要するに刊行物１に記載のものは、パラメータの変更に伴って複数の基本構成要素で共有可能となったデータが発生することを予定しておらず、本件発明１の上記構成Ａについて何も記載がなく、示唆もない。
（２）また、刊行物２には、直線位相の有限インパルス応答デイジタルフィルタのインパルス応答列の対称性を利用し半分のインパルス応答列に対応するフィルタ係数のみを記憶回路に記憶させ、これを可逆計数器を用いて読み出すことにより、記憶回路の記憶容量を半減することが記載されている（刊行物２の上記１．２．の記載参照）。
　しかしながら、このフィルタ係数は、共有可能である場合とない場合とがパラメータの変更に伴って動的に変化するデータとはいえず、パラメータの変更に応じて記憶回路の使用効率が最適化されることを予定するものでもない。すなわち刊行物２に記載のものもパラメータの変更に伴って複数の基本構成要素で共有可能となったデータが発生することを予定しておらず、本件発明１の上記構成Ａについて何も記載がなく、示唆もない。
（３）以上のように、上記各引用例のいずれにも、上記構成Ａについて何も記載がなく、示唆もないのであるから、それら各刊行物に記載の発明を組み合わせても本件発明１が容易になし得るとはいえない。
　そして、本件発明１は、上記構成Ａを採用することにより、「電子楽器用効果装置のＤＳＰを構成する基本構成要素で用いられるデータの内、複数の基本構成要素で共有可能なデータについては、単一の共有データとしてメモリに格納される。共有可能なデータが単一の共有データとして格納されることでメモリの使用効率は向上する。」等の明細書に記載の顕著な効果を奏するものといえる（特許明細書の【発明の効果】の記載）。
　よって、本件発明１は、刊行物１、２に記載された発明に基づいて容易に発明をすることができたものとはいえない。
〔本件発明２について〕
　本件発明２は、本件発明１を引用し、これに更に、「上記共有データは上記ディジタルシグナルプロセッサの乗算器で用いる乗算係数」である点を限定したものであるから、本件発明１に対する上記判断と同様の理由により、本件発明２は、刊行物１、２に記載の発明から容易に発明をすることができたものとはいえない。
IV【むすび】
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件発明１及び２に係る特許を取り消すことはできない。
　また、他に本件発明１及び２に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１２年１１月１６日（２０００．１１．１６）
【訂正の要旨】
　　　訂正の要旨
▲１▼訂正事項ａ
　特許請求の範囲の請求項１にある「複数の基本構成要素で共有可能なデータ」との記載を、特許請求の範囲の減縮を目的として
「効果毎に設定可能なパラメータの変更に伴って複数の基本構成要素で共有可能となったデータ」との記載に訂正する。
　これに伴い、特許請求の範囲の記載と発明の詳細な説明との整合をとるため、明細書の段落【０００６】にある「複数の基本構成要素で共有可能なデータ」との記載を、明りょうでない記載の釈明を目的として
「効果毎に設定可能なパラメータの変更に伴って複数の基本構成要素で共有可能となったデータ」との記載に訂正する。
（５４）【発明の名称】
電子楽器用効果装置
（５７）【特許請求の範囲】
　【請求項１】　入力される楽音波形を複数の信号経路に分け、各信号経路への入力を各信号経路中に配された基本構成要素である乗算器、加算器、遅延素子によって加工し、上記複数の信号経路からの各出力をすべて加算することにより、加工が施された楽音波形を出力するように構成されていて、しかも、上記遅延素子の出力の一部を該遅延素子の入力側へと戻すフィードバック路が、上記複数の信号経路のそれぞれに含まれるように構成されているディジタルシグナルプロセッサを備えた電子楽器用効果装置において、
　上記複数の信号経路中にそれぞれ配された複数の基本構成要素で用いるデータの内、
効果毎に設定可能なパラメータの変更に伴って
となった
　上記ディジタルシグナルプロセッサは、上記単一の共有データを上記共有記憶手段から読み出し、該読み出した単一の共有データを上記複数の基本構成要素で用いることを特徴とする電子楽器用効果装置。
　【請求項２】　上記共有データは上記ディジタルシグナルプロセッサの乗算器で用いる乗算係数であることを特徴とする請求項１記載の電子楽器用効果装置。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は音源から出力される楽音を入力として波形に加工を施すための電子楽器用効果装置に関する。
　【０００２】
　【従来の技術】
　従来、音源から出力される楽音波形に音声処理加工を施す電子楽器用効果装置（以下、単に効果装置ともいう）では、例えば、図８（ａ）に示すＤＳＰ（ディジタルシグナルプロセッサ）１０１を用いて楽音に効果を付加するプログラムを作成していた。ＤＳＰ１０１は、１２個の乗算器（第１乗算器１０３ａ，第２乗算器１０３ｂ，・・・，第１２乗算器１０３ｍ）、５個の加算器（第１加算器１０５ａ，第２加算器１０５ｂ，・・・，第５加算器１０５ｅ）、４個の遅延素子（第１遅延素子１０７ａ，第２遅延素子１０７ｂ，第３遅延素子１０７ｃ，第４遅延素子１０７ｄ）等から構成されている。
　【０００３】
　このＤＳＰ１０１を用いたプログラムでは、各乗算器１０３ａ〜１０３ｍの乗算係数それぞれに対応したラベルＣ１〜Ｃ１２が付けられている。これらラベルＣ１〜Ｃ１２を基に、乗算器１０３ａ〜１０３ｍにて波形に乗算処理を施す際にメモリ内に格納されている乗算係数が読み出される。図８（ｂ）はこれら乗算係数がメモリ内に格納されている状態を示している。図に示すように例えば、アドレス４Ａ（１６進）には、データ（つまり乗算係数）として４０００Ｈ（１６進）が格納されており、そのフラグは第１乗算器１０３ａのラベルとなっているＣ１である。第１乗算器１０３ａが乗算処理を実行する際には、フラグＣ１からアドレス４Ａに格納されている乗算係数４０００Ｈが読み出されることになる。
　【０００４】
　【発明が解決しようとする課題】
　しかしこのような従来の効果装置では、ＤＳＰ１０１の乗算器１０３ａ〜１０３ｍの乗算係数全てに対して、それぞれメモリのアドレスが割り当てられ、データとして格納されていた。つまりＤＳＰ１０１として所望の機能を果たす際、多くの場合同一の乗算係数を用いていた。そのため従来の効果装置では、メモリ内に同一の乗算係数が複数格納されることになり、メモリの使用効率が悪いという問題があった。
　【０００５】
　本発明は、上記課題を解決するためになされたものであり、効果装置のＤＳＰを構成する基本構成要素で用いられるデータをメモリの使用効率良く格納することを目的とする。
　【０００６】
　【課題を解決するための手段】
　上記目的を達成するために、本発明は次のような構成をしている。即ち、図７に例示するように、
　入力される楽音波形を複数の信号経路に分け、各信号経路への入力を各信号経路中に配された基本構成要素である乗算器、加算器、遅延素子によって加工し、上記複数の信号経路からの各出力をすべて加算することにより、加工が施された楽音波形を出力するように構成されていて、しかも、上記遅延素子の出力の一部を該遅延素子の入力側へと戻すフィードバック路が、上記複数の信号経路のそれぞれに含まれるように構成されているディジタルシグナルプロセッサを備えた電子楽器用効果装置において、
　上記複数の信号経路中にそれぞれ配された複数の基本構成要素で用いるデータの内、
効果毎に設定可能なパラメ−タの変更に伴って
となった
　上記ディジタルシグナルプロセッサは、上記単一の共有データを上記共有記憶手段から読み出し、該読み出した単一の共有データを上記複数の基本構成要素で用いることを特徴とする電子楽器用効果装置を要旨とする。
　【０００７】
　【作用】
　本発明の電子楽器用効果装置では、ＤＳＰを構成する複数の基本構成要素（乗算器、加算器、遅延要素等）で用いるデータの内、共有可能なデータは単一の共有データとして共有記憶手段に格納される。つまりＤＳＰが所望の機能を果たすために各基本構成要素で用いるデータが格納される際、同一のデータで処理できる基本構成要素のデータが予め定められており、それら予め定められた複数データについては、単一の共有データとして格納される。格納された共有データは、複数の基本構成要素で共通して用いられる。そのためメモリの使用効率が向上する。
　【０００８】
　【実施例】
　図１は、本願発明の一実施例としての効果装置１の要部ブロック図である。
　効果装置１は、システムコントロール部３、信号処理部５、パネルＳＷ（スイッチ）群７、表示部９、トーンジェネレータ１１、サンドシステム１３等から構成されている。
　【０００９】
　システムコントロール部３は、ＲＡＭ（ランダムアクセスメモリ）１５、システムコントロールＣＰＵ１７、ＲＯＭ（リードオンリメモリ）１９等から構成されている。ＲＡＭ１５は、データが一時的に格納されるランダムアクセスメモリである。システムコントロールＣＰＵ１７は、効果装置１のシステムコントロール等に関する各種制御処理を実行する中央処理装置である。ＲＯＭ７は、システムコントロールの処理に用いるデータやプログラム等が格納されているリードオンリメモリである。
　【００１０】
　信号処理部５は、信号処理用ＲＯＭ２１、ＤＳＰ２３、信号処理用ＲＡＭ２５等から構成されている。信号処理用ＲＯＭ２１は、ＤＳＰ２３にて処理されるデータやプログラム等が格納されているリードオンリメモリである。ＤＳＰ２３は、ディジタル信号として入力される楽音波形に対して所定の加工処理を施し、目的とする楽音波形をディジタル信号として出力するデジタルシグナルプロセッサである。デジタルシグナルプロセッサは、パイプライン処理により高速にディジタル信号処理を実行するもので、一般に、図２（ｂ）に示すように、乗算器２３ａ、加算器２３ｂ、２つのバッファ（Ａバッファ２３ｄ，Ｂバッファ２３ｅ）等から構成されている。本実施例のＤＳＰ２３の詳細な構成については後述する。信号処理用ＲＡＭ２５は、楽音波形、ＤＳＰ２３で用いる各種係数等のデータが一時的に格納されるランダムアクセスメモリである。信号処理用ＲＡＭ２５は図２（ｂ）に示すように、ＤＳＰ２３の処理で用いる乗算係数等が格納される係数ＲＡＭ２５ａ、楽音波形データ等が格納されるデータＲＡＭ等を備えている。
　【００１１】
　パネルＳＷ群７は、効果装置１に備えられている各種機能の操作を行う等のパネルスイッチが集合している。パネルＳＷ群７は、モードセレクトＳＷ部２７、パラメータセレクトＳＷ部２９等を備えている。モードセレクトＳＷ部２７は、ＤＳＰ２３が楽音波形に施す処理として例えば、リーバーブ、ディレイ、コーラス、フランジャ、ディストーション等の中からユーザが所望とするものを選択するためのスイッチである。パラメータセレクトＳＷ部２９は、ＤＳＰ２３の乗算係数等の変数を設定するためのスイッチであり、例えばリバーブやディレイならばタイム、コーラスやフランジャならばモジュレーションスピードやモジュレーションディプス、ディストーションならばレベルといった各種パラメータを設定できる。
　【００１２】
　表示部９は、処理する楽音波形、各種設定値等を表示する液晶パネルである。
　トーンジェネレータ１１は、データバスを通して送られてくる楽音波形に、ピッチコントロール等の処理を施し、処理が施された楽音波形をサウンドシステム１３に送る電気回路である。サウンドシステム１３は、トーンジェネレータ１１から送られてくる楽音波形を外部に送出するためのインタフェース回路である。サウンドシステム１３は、Ｄ／Ａ変換器１３ａ，第１アンプ１３ｂ，スピーカ１３ｃ，マイク１３ｄ，第２アンプ１３ｅ，Ａ／Ｄ変換器１３ｆ等を備えている。Ｄ／Ａ変換器１３ａは、ピッチコントロール等の処理が施された楽音波形をトーンジェネレータ１１から受け、ディジタル信号からアナログ信号へ変換するディジタル／アナログ変換器である。第１アンプ１３ｂは、Ｄ／Ａ変換器１３ａから送られてくるアナログ信号としての楽音波形を電気的に増幅する増幅器である。スピーカ１３ｃは、第１アンプ１３ｂから送られる増幅された楽音信号を外部に出力するスピーカである。マイク１３ｄは、外部の音源から出力される楽音等を入力し、その楽音等を電気信号として第２アンプ１３ｅに送信するマイクロフォンである。第２アンプ１３ｅは、マイク１３ｄから送られる楽音信号としての電気信号を電気的に増幅する増幅器である。Ａ／Ｄ変換器１３ｆは、第２アンプ１３ｅから送られてくるアナログ信号としての楽音信号をディジタル信号に変換するアナログ／ディジタル変換器である。
　【００１３】
　図２（ａ）は、効果装置１の楽音処理過程を示している。入力されるアナログ信号としての楽音信号はＡ／Ｄ変換器１３ｆでディジタルデータとしての楽音波形に変換され、信号処理部５でＤＳＰ２３により楽音波形に加工処理が施され、Ｄ／Ａ変換器１３ａでアナログ信号としての楽音信号に変換される。
　【００１４】
　図２（ｂ）は、信号処理部５の要部を示している。図示するようにＤＳＰ２３および信号処理用ＲＡＭ２５は、データバスおよび係数バスを介して信号の送受信を実行する。
　図３（ａ）は、ＤＳＰ２３の構成を示している。ＤＳＰ２３は、１２個の乗算器（第１乗算器３１ａ，第２乗算器３１ｂ，・・・，第１２乗算器３１ｍ）、５個の加算器（第１加算器３３ａ，第２加算器３３ｂ，・・・，第５加算器３３ｅ）、４個の遅延素子（第１遅延素子３５ａ，第２遅延素子３５ｂ，第３遅延素子３５ｃ，第４遅延素子３５ｄ）等から構成されている。ＤＳＰ２３の場合、楽音波形に例えばリバーブ（初期反射音および残響音から構成される）等の処理を施す際、各乗算器３１ａ〜３１ｍの内で、例えば第１〜４乗算器３１ａ〜３１ｄの乗算係数を共有できることがわかっている。そのため予め楽音波形に加工を施すプログラムでは、第１〜４乗算器３１ａ〜３１ｄのラベルは同一のＣ１とされており、係数ＲＡＭ２５ａ内から同一のデータを乗算係数として読み出す。
　【００１５】
　図３（ｂ）は、係数ＲＡＭ２５ａ内にて乗算係数が格納されている状態を示している。このように第１〜４乗算器３１ａ〜３１ｄの乗算係数のデータは全て４０００Ｈ（１６進）としてアドレス４Ａに格納されている。
　図４および図５は、効果装置１のＣＰＵ１７にて実行されるプログラムのフローチャートである。このプログラムは、楽音に効果を施す際に操作者がパネルＳＷ群７を操作して、各種設定値を信号処理用ＲＡＭ２５等に書き込む処理を実行する。
【００１６】
　効果装置１の電源が入れられ、初期化処理が終了すると、ＣＰＵ１７はパネルＳＷ群７のいずれかのスイッチが押されることで、スイッチのイベントがオンされるのを待機する（ステップ４１、以下Ｓ４１とする）。ここでパネルＳＷ群７のいずれかのスイッチが押されイベントが発生すると次の処理に進み、それがコネクションスイッチであるかどうかが判断される（Ｓ４３）。コネクションスイッチは、効果装置１にてＤＳＰ２３が複数使用される場合に、それらＤＳＰ２３の接続状態（例えば並列や直列等）を選択するためのスイッチである。イベントがコネクションスイッチであった場合、現在の設定値を一つだけ増加させるＩＮＣボタンが押されているがどうかの判断がされる（Ｓ４５）。ＩＮＣボタンが押されていると判断された場合は、現在のコネクションの一つ後の設定に変更され、変更後の値が表示部９に表示される（Ｓ４７，Ｓ４９）。ステップ４５にて、ＩＮＣボタンが押されていないと判断された場合は、現在のコネクションの一つ前の設定に変更され変更後の設定値が表示部９に表示される（Ｓ５１，Ｓ５３）。ここで、ＩＮＣボタンが押されていないのに設定を変更するのは、既にステップ４３でコネクションスイッチが押されていて、操作者はコネクションを変更することを決定しているためである。この設定方法については、例えばプラス，マイナスボタンを設ける等さまざまな方法を採用することができる。
　【００１７】
　ステップ４３にて、イベントがコネクションスイッチによるものでないと判断された場合、そのイベントがモードセレクトＳＷ部２７によるものであるかどうかが判断される（Ｓ５５）。モードセレクトＳＷ部２７は、既に記述したように例えばリーバーブ、ディレイ、コーラス、フランジャ、ディストーション等の楽音に効果を与えるモードの選択を行うためのスイッチである。イベントがモードセレクトＳＷ部２７であった場合、現在の設定値を一つだけ増加させるＩＮＣボタンが押されているがどうかの判断がされる（Ｓ５７）。以下の処理はコネクションスイッチの場合と同様であり、変更後の設定値が表示部９に表示される（Ｓ５９，Ｓ６１，Ｓ６３，Ｓ６５）。モードの選択によりＤＳＰ２３にて実行されるプログラムが変更される。この際に例えばリバーブならば、第１〜４乗算器３１ａ〜３１ｄの乗算係数の乗算係数が共有できる等のように、予め各モードに応じて共有できる乗算係数は同一のラベルが付けられ、係数ＲＡＭ２５ａの同一アドレスに格納される。
　【００１８】
　ステップ５５にて、イベントがモードセレクトＳＷ部２７によるものでないと判断された場合、そのイベントがパラメータセレクトＳＷ部２９によるものであるかどうかが判断される（Ｓ６９）。以下の処理はコネクションスイッチの場合と同様であり、変更後の設定値が表示部９に表示される（Ｓ７１，Ｓ７３，Ｓ７５，Ｓ７７）。パラメータの設定により、ＤＳＰ２３の乗算係数等の変数を設定するためのスイッチであり、例えばリバーブやディレイならばタイム、コーラスやフランジヤならばモジュレーションスピードやモジュレーションディプス、ディストーションならばレベルといった各種パラメータを設定できる。
　【００１９】
　ステップ６７でパラメータセレクトＳＷ部２９によるものでないと判断された場合、および各種設定値が変更されて表示部９に表示された後は、再びステップ４１に戻り、スイッチのイベントがオンされるのを待機する。
　図５は、パラメータが変更になった場合、その変更後の設定値を係数ＲＡＭ２５ａに格納する際に実行されるプログラムのフローチャートである。図４に示したフローチャートのステップ７１，７５にて新しいパラメータに設定されると、ＣＰＵ１７は、図５に示すフローチャートに基づいて処理を実行する。
　【００２０】
　例えばリバーブタイムを長くする等のパラメータの変更に対し、まず対応した係数ＲＡＭ２５ａのアドレスに格納されている係数を入れ替える（Ｓ８１）。
　次に、その変更にともない、乗算係数等の係数が共有可能であるかどうか、つまり同一のアドレスに格納できるかどうかが判断される（Ｓ８３）。例えばリバーブならば第１〜４乗算器３１ａ〜３１ｄの乗算係数をアドレス値４Ａに格納できるというように判断される。同一のアドレスに格納できると判断された場合、同一のアドレスに共有データとしての係数値が格納される（Ｓ８５）。乗算係数等のデータを同一のアドレスに格納できないと判断された場合は、各アドレスに対応したデータをそれぞれ格納する（Ｓ８７）。このようにしてパラメータ設定のイベントが実行される。
　【００２１】
　次に、ＣＰＵ１７が処理の一つとして行っている楽音波形の加工処理手順を図６のフローチャートに基づき説明する。
　処理を行う前の楽音波形は信号処理用ＲＡＭ２５等に格納されている。波形処理を行おうとする者が、各種パラメータを設定し、効果装置１を操作することで、ＣＰＵ１７は図６に示すフローを開始する。まず最初に、信号処理用ＲＡＭ２５等に格納されている処理を行う前の楽音波形を読み出す（Ｓ９１）。次に、この波形をＤＳＰ２３に通して加工処理を施す（Ｓ９３）。加工処理が施された楽音波形は、信号処理用ＲＡＭ２５に格納される（Ｓ９５）。以上の手順でＣＰＵ１７は楽音波形の加工処理を実行する。
　【００２２】
　以上説明したように、本実施例の効果装置１は、入力される楽音波形にリバーブ等の加工を施すＤＳＰ２３にて、共有できる乗算係数が係数ＲＡＭ２５ａの同一のアドレスに格納される。そのため係数ＲＡＭ２５ａでは、従来のように重複したデータが格納されることがなくなり、メモリの使用効率が向上した。
　【００２３】
　また係数ＲＡＭ２５ａ内にて、データが一箇所に格納されるのでアクセス効率が良く転送処理時間が短くなるという効果もある。
　また本実施例では、リバーブの乗算係数が共有できることを示したが、ディレイ、コーラス、フランジャ、ディストーション等の効果を与えるプログラムを選択した場合においても、特に乗算係数が共有できる箇所は多くあり、それぞれを共有にすることで全体としてのメモリ効率はかなり向上する。ＤＳＰのデータとしては、乗算係数だけでなく、他にも遅延時間等さまざまなパラメータがあり、それらを共有化することで、さらに使用されるメモリの領域を小さくすることができる。
　【００２４】
　尚、効果装置１としては、シンセサイザ、電子ピアノ、電子オルガン等、ＤＳＰを用いて楽音加工を実行するさまざまな電子楽器に適用することができる。
　【００２５】
　【発明の効果】
　以上詳述したように本発明では、電子楽器用効果装置のＤＳＰを構成する基本構成要素で用いられるデータの内、複数の基本構成要素で共有可能なデータについては、単一の共有データとしてメモリに格納される。共有可能なデータが単一の共有データとして格納されることでメモリの使用効率は向上する。
【図面の簡単な説明】
　【図１】　　本発明一実施例としての効果装置の楽音波形加工処理を示す要部構成図である。
　【図２】　　ＤＳＰの波形処理手順の要部構成図である。（ａ）は楽音信号を処理する過程を示すブロック図であり、（ｂ）はＤＳＰの構成を示すブロック図である。
　【図３】　　本実施例のＤＳＰの構成および乗算係数が係数ＲＡＭに格納される状態を示す説明図である。（ａ）はＤＳＰの構成を示す構成図であり、（ｂ）は、乗算係数が係数ＲＡＭに格納されている状態を示すメモリマップである。
　【図４】　　本実施例のＣＰＵが実行する第１フローチャートである。
　【図５】　　本実施例のＣＰＵが実行する第２フ口ーチャートである。
　【図６】　　本実施例のＣＰＵが実行する第３フローチャートである。
　【図７】　　本発明の構成例示図である。
　【図８】　　従来技術としてのＤＳＰの構成および乗算係数が係数ＲＡＭに格納される状態を示す説明図である。（ａ）はＤＳＰの構成を示す構成図、（ｂ）は乗算係数が係数ＲＡＭに格納されている状態を示すメモリマップである。
　【符号の説明】
１・・・効果装置、３・・・システムコントロール部、
５・・・信号処理部、７・・・パネルＳＷ群、
１７・・・ＣＰＵ、２１・・・信号処理用ＲＯＭ、
２３・・・ＤＳＰ、２５・・・信号処理用ＲＡＭ、
２５ａ・・・係数ＲＡＭ、２５ｂ・・・係数ＲＯＭ、
２７・・・モードセレクトＳＷ部、２９・・・パラメータセレクトＳＷ部、
３１ａ・・・第１乗算器、３１ｂ・・・第２乗算器、
３１ｃ・・・第３乗算器、３１ｄ・・・第４乗算器