【事件の表示】
　特許第２９５１８０２号「クロック発生回路」の請求項１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２９５１８０２号の請求項１に係る特許を維持する。
【理　由】
（１）手続きの経緯
　特許２９５１８０２号の請求項１に係る発明は、平成４年８月７日に特許出願され、平成１１年７月９日にその特許の設定登録がなされ、その後、異議申立人・依田昌三により特許異議の申立がなされ、取消理由通知がなされ、その指定期間内である平成１２年９月２６日に訂正請求がなされたものである。
（２）訂正の適否
ア．訂正明細書の発明
　訂正明細書の請求項１に係る発明は、その特許請求の範囲に記載された次のとおりのものである。
　「【請求項１】クロック信号を入力して該入力クロック信号と位相の異なる１または複数のクロック信号を発生するクロック発生回路において、パルス信号を入力して所定の期間だけ遅延した遅延出力を得るＣＭＯＳパルス遅延回路であって、遅延を発生するインバータの２つのスイッチ手段のそれぞれにオン抵抗を可変にするための電圧制御可変抵抗素子を直列に配置したＣＭＯＳパルス遅延回路を複数個縦列に用い、入力クロック信号の１周期間の遅延を得る回路と、入力クロック信号と、前記回路により１周期遅延されたクロック信号との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように、前記回路を構成する前記ＣＭＯＳパルス遅延回路の各々の電圧制御可変抵抗素子に印加する制御電圧を増減させる制御回路と、から構成されることを特徴とするクロック発生回路。」
イ．訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　特許権者が求めている訂正の内容は以下のａ、ｂのとおりである。
　ａ−１　請求項１中の、「入力」を「該入力クロック信号」に訂正し、「の位相誤差を検出して、位相誤差が小さくなるように、」を「との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように、」に訂正して、上記ア．で示した訂正明細書の請求項１のように訂正する。
　ａ−２　【００１１】、【００１３】、【００５０】の段落を特許請求の範囲の記載と同じように訂正する。
　ｂ　【００３７】の段落中の「第１のインバータ１と、この第１のインバータ１の出力に接続された第２のインバータ２」を「第１のインバータ２１と、この第１のインバータ２１の出力に接続された第２のインバータ２２」に、【０００５】の段落中の「Ｐ型ＭＯＳキャパシタ２８」を「Ｐ型ＭＯＳキャパシタ２７」に、【０００７】の段落中の「Ｎ型ＭＯＳトランジスタ２３」を「Ｎ型ＭＯＳトランジスタ２４」に、【００１７】の段落中の「Ｎ型ＭＯＳトランジスタ６のドレイン」を「Ｎ型ＭＯＳトランジスタ６のソース」に、【００３７】の段落中の「また制御回路９は、」を「また制御回路３９は、」に、【００３８】の段落中の「制御回路９は」を「制御回路３９は」に、【００３８】の段落中の「Ｎ型ＭＯＳトランジスタ１１」を「Ｎ型ＭＯＳトランジスタ１２」に、【００４０】の段落中の「Ｎ型ＭＯＳトランジスタ５３」を「Ｎ型ＭＯＳトランジスタ５４」に、【００４６】の段落中の「遅延量は減少し」を「遅延量は増大し」に、図３の制御回路３９のブロック中の「ＣＬＫ１」を「ＣＬＫ２」に、図３の制御回路３９のブロック中の「ＣＬＫ２」を「ＣＬＫ１」にそれぞれ訂正する。
　上記訂正ａ−１の第１点として、「入力」を「該入力クロック信号」と訂正する点は、入力の意味を明りょうにするものであり、上記訂正ａ−１の第１点は明りょうでない記載の釈明を目的とし、上記訂正ａ−１の第２点として、「の位相誤差を検出して、位相誤差が小さくなるように、」を「との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように、」と訂正する点は、「入力クロック信号と、前記回路により１周期遅延されたクロック信号の位相誤差を検出して、位相誤差が小さくなるように、」を下位概念である「入力クロック信号と、前記回路により１周期遅延されたクロック信号との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように、」に限定するものであり、上記訂正ａ−１の第２点は特許請求の範囲の減縮を目的とし、上記訂正ａ−１は段落【００３５】〜【００４７】にその記載があり、新規事項の追加にも該当せず、また実質上特許請求の範囲を拡張又は変更するものではない。
　上記訂正ａ−２は、特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るための訂正であり、明りょうでない記載の釈明を目的とするものであって、新規事項の追加に該当せず、また実質上特許請求の範囲を拡張又は変更するものではない。
　上記訂正ｂは、誤記の訂正を目的とするものであり、新規事項の追加に該当せず、また実質上特許請求の範囲を拡張又は変更するものではない。
ウ．むすび
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号。以下「平成６年改正法」という。）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項で準用する平成６年改正法による改正前の特許法第１２６条第１項ただし書、第２項及び第３項の規定に適合するので、当該訂正を認める。
（３）特許異議の申立てについて
ア．申立て理由の概要
  異議申立人・依田昌三は、証拠として甲第１号証（特願平３−２３８４２１号の願書に最初に添付した明細書又は図面（特開平５−３４２３号公報参照））、甲第２号証（特開平２−１６２０号公報）（刊行物１）、甲第３号証（特開平３−２３７６０９号公報）（刊行物２）、甲第４号証（特開昭６１−３９７２１号公報）（刊行物３）、甲第５号証（Ｄｅｓｉｇｎ　ｏｆ　ＰＬＬ−Ｂａｓｅｄ　Ｃｌｏｃｋ　Ｇｅｎｅｒａｔｉｏｎ　Ｃｉｒｃｕｉｔｓ，ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，ＶＯＬ．ＳＣ−２２，ＮＯ．２，ＡＰＲＩＬ　１９８７）（刊行物４）を提出し、本件請求項１に係る発明は、その出願の日前の他の出願であって、その出願後に出願公開された特願平３−２３８４２１号の願書に最初に添付した明細書又は図面（以下「先願明細書」という）に記載された発明と同一であり、しかも、本件請求項１に係る発明の発明者が上記先願明細書に記載された発明の発明者と同一であるとも、本件出願の時において、その出願人が上記他の出願の出願人と同一であるとも認められず、本件請求項１に係る発明の特許は、特許法第２９条の２の規定に違反してされたものであるから、また、本件請求項１に係る発明は甲第２号証〜甲第５号証に記載された発明に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定に違反してされたものであるから、特許を取り消すべき旨主張している。　
イ．引用刊行物の発明
　訂正明細書の請求項１に係る発明に対して、当審が通知した取消理由（第２９条の２）で引用した先願明細書には、「縦続接続された可変遅延時間を有する複数の遅延素子（Ｅ）を有し、基準クロック（ＥＣＫ）を受けて、これを遅延させた遅延クロック（ＤＣＫ）を出力する遅延ユニットと、前記基準クロックと前記遅延クロックとの位相差を検出し、この位相差を９０°の整数倍に設定する制御信号を生成して前記複数の遅延素子に出力する制御手段（ＰＤＤ，ＣＴ；ＰＬＬ）とを有することを特徴とする基準遅延発生装置。」（請求項１）、「図１では、ＶＣＤ，ＰＤＤ，ＣＴがＰＬＬを構成し、遅延クロックＤＣＫ，ＸＤＣＫが９０°の整数倍、例えば１周期遅れで非遅延クロックＣＫ0 ，ＸＣＫ0 と同相になるように、制御信号Ｖｃ を従って各遅延素子Ｅ1 〜Ｅn の遅延時間を変える。」（段落【００１３】）、「収束した状態では遅延クロックと無遅延クロックは同相、但し１周期遅れ（複数周期遅れでも同相になるが、ここでは１周期遅れに調整したとして）になる。」（段落【００１６】）、「遅延素子ＥはｐチャネルＭＯＳトランジスタＱ3 〜Ｑ5 ，ｎチャネルＭＯＳトランジスタＱ6 〜Ｑ8 で構成される。」（段落【００１８】）、「図４の波形図を参照しながら動作を説明すると、（ａ）は遅延クロックＤＣＫが無遅延クロックＣＫ0 より進んでいる（１周期端末で遅れている）場合で、このときのアンドゲートＡＮＤの出力ＣＫ0 ．ＤＣＫ、オアゲートＯＲの出力ＣＫ0 ＋ＤＣＫの出力は図示の如くなり、前者をＣＫ0 でＤＦＦ1 に、後者をＣＫ0 でＤＦＦ2 に取込むとその出力ＵＰ，ＤＮは図示の如く共にＨレベルになる。」（段落【００１９】）「図４（ｂ）のようにＣＫ0 とＤＣＫが同相であるとアンド出力とオア出力は同じになり、ＵＰ出力はＨ、ＤＮ出力はＬになる。また同図（ｃ）のようにＤＣＫがＣＫ0 より遅れると、アンド出力、オア出力は図示の如くなり、ＵＰ出力もＤＮ出力も共にＬになる。」（段落【００２０】）、「この出力信号ＵＰ，ＤＮがチャージポンプ回路ＣＰのトランジスタＱ1 ，Ｑ2 に加わると、上記（ａ）ならＱ1 オフ、Ｑ2 オン、キャパシタＣ2 は放電して電圧Ｖc は低下する。これは遅延素子Ｅi のトランジスタＱ8 ，Ｑ7 の電流を減少させ、トランジスタＱ3 従ってＱ4 の電流も同様にし（これらはカレントミラーを構成する）、遅延素子Ｅi の遅延時間（信号伝搬時間）を大にする。」（段落【００２１】）、「図４（ｂ）のように同相で、信号ＵＰがＨ、ＤＮがＬであるとチャージポンプ回路ＣＰのトランジスタＱ1 はオフ、Ｑ2 もオフで、制御回路ＣＴはハイインピーダンス状態となる。よって、キャパシタＣ1 ，Ｃ2 の充放電はなく、電圧Ｖｃ はホールド状態となる。図４（ｃ）のようにＤＣＫが遅れてＵＰがＬ、ＤＮもＬであると、Ｑ1 オン、Ｑ2 オフになり、キャパシタＣ2 は充電されてＶｃ が上る。これはＱ8 ，Ｑ7 の電流を大にし、Ｑ3 従ってＱ4 の電流も大にし、遅延素子Ｅの遅延時間を小にする。」（段落【００２２】）が記載されている。
　当審が通知した取消理由（第２９条第２項）で引用した刊行物１には、「上記ＰＬＬ部１は、基準周波数Ｆｒｅｆの入力信号および基準電位Ｖｒｅｆが入力し、ループ内部の遅延回路部の遅延時間が一定（たとえば上記Ｆｒｅｆの周期Ｔの１／２）になるように帰還制御を行うものである。」（３頁右上欄７〜１１行）、「上記可変遅延回路３，１０は、それぞれ例えば第２図に示すような基本回路が所要数縦続接続されて構成されている。」（３頁右下欄５〜７行）が記載されている。
　当審が通知した取消理由（第２９条第２項）で引用した刊行物２には、「第６図のＶＣＯは、トランジスタＴ10，Ｔ13，Ｔ11，Ｔ14，Ｔ12，Ｔ15によって構成されインバータによるリングオシレータのソース電流を制御することによって、発信周波数ｆｖｃｏが決定する・・・。このソース電流は、トランジスタＴ16，Ｔ17によって、Ｔ5に流れる電流・・・をＴ7，Ｔ8，Ｔ9及びＴ19，Ｔ20，Ｔ21のカレントミラー回路にて制御される。」（２頁左上欄８〜１４行）、が記載されている。
  当審が通知した取消理由（第２９条第２項）で引用した刊行物３には、「第１２図はその一例で、ｐチャネルＭＯＳ−ＦＥＴ１２とｎチャネルＭＯＳ−ＦＥＴ１４でＣＭＯＳインバータを構成し、その内側に遅延時間制御用のｐチャネルＭＯＳ−ＦＥＴ１６とｎチャネルＭＯＳ−ＦＥＴ１８を設置している。第１３図の実施例は、第１２図の回路を複数段接続し、更に外側に遅延時間制御用ｐチャネルＭＯＳ−ＦＥＴ３６，ｎチャネルＭＯＳ−ＦＥＴ３８を接続したものである。この回路では、ＭＯＳ−ＦＥＴ１６，１８のゲートに印加される電圧ｖ１，ｖ２と、ＭＯＳ−ＦＥＴ３６，３８のゲートに印加される電圧ｖ５，ｖ６の２系統で遅延時間が制御される。」（３頁右下欄２〜１５行）が記載されている。
　当審が通知した取消理由（第２９条第２項）で引用した刊行物４には、インバータを構成する２つのスイッチ手段（ＰＭＯＳ、ＮＭＯＳ）と、各トランジスタのオン抵抗を可変にするための電圧制御可変抵抗素子（ＰＭＯＳ、ＮＭＯＳ）とで構成される基本回路要素を複数個縦列して、入力クロック信号の１周期の遅延を得るクロック発生回路が開示されている。
ウ．対比・判断
  ・第２９条の２について
　訂正明細書の請求項１に係る発明と先願明細書に記載された発明とを対比すると、制御回路が、入力クロック信号の１周期間の遅延を得る回路を構成するＣＭＯＳパルス遅延回路の各々の電圧制御可変抵抗素子に印加する制御電圧を増減させる際、訂正明細書の請求項１に係る発明では「入力クロック信号と、前記回路により１周期遅延されたクロック信号との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように」動作しているのに対して、先願明細書に記載された発明では、「入力クロック信号と、前記回路により１周期遅延されたクロック信号の位相誤差を検出して、位相誤差が小さくなるように」動作している点で相違する。
　そこで、上記相違点について検討すると、訂正明細書の請求項１に係る発明では、入力クロック信号と、１周期遅延されたクロック信号との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように動作しているのに反して、先願明細書に記載された発明では、入力クロック信号と、１周期遅延されたクロック信号の位相誤差を検出して、位相誤差が小さくなるように、即ち入力クロック信号と、１周期遅延されたクロック信号は同一の幅を持ち、そのクロック信号の位相誤差の遅れ又は進みを小さくなるように動作しているので、上記相違点は課題解決のための具体化手段における微差でない。
  したがって、訂正明細書の請求項１に係る発明が、先願明細書に記載された発明であると言えない。
  ・第２９条第２項について
  訂正明細書の請求項１に係る発明と上記刊行物１、２、３、４に記載された発明とを対比すると、上記刊行物１、２、３、４に記載された発明には、訂正明細書の請求項１に係る発明の構成に欠くことができない事項すなわち必須の構成要件である「入力クロック信号と、前記回路により１周期遅延されたクロック信号との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように・・・制御電圧を増減させる制御回路」を備えておらず、その構成要件により、訂正明細書の請求項１に係る発明は、２つのスイッチ手段の一方に直列に配置された抵抗素子の抵抗値を増減させることにより立ち下がり遅延時間が制御され、他方のスイッチ手段に直列に配置された抵抗素子の抵抗値を増減させることにより立ち上がり遅延時間が制御されて、「正確な位相のクロック発生器が構成でき、しかもマイクロプロセッサ等のクロック周波数を下げることができる。」という顕著な効果を奏するものであり、訂正明細書の請求項１に係る発明が、上記刊行物１、２、３、４に記載された発明であるとも、また上記刊行物１、２、３、４に記載された発明から当業者が容易に発明をすることができたものともいえない。
エ．異議申立人の主張
　申立人は、１）特許異議申立書１０頁２１〜２５行で「甲第３号証は、甲第２号証と同様に、ＰＬＬを用いた電圧制御発信回路に関するものであり、甲第２号証に甲第３号証を組み合わせる点にも不自然はない。してみれば、甲第２号証の第１図に示す第１の可変遅延回路３において、その基本回路を甲第３号証に開示された回路構成に置き換えることは当業者が容易に推考できたものである。」、特許異議申立書１１頁２〜７行で「甲第４号証には、その第１３図の回路を電圧制御発信回路で用いる旨の記載はないが、複数のインバータを直列接続すれば発信回路を構成できることは周知であり、当業者であれば、第１３図の回路を発信回路に適用することも容易に推考できたものである。してみれば、甲第２号証の第１の可変遅延回路３を甲第４号証と同様の回路で構成することも、当業者が必要に応じて任意に選択可能な設計事項にすぎない。」、２）特許異議申立書１２頁１１〜１６行で「甲第５号証は、ＶＣ０制御入力信号により、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの双方を制御しているといえる。このように、甲第５号証には、本願発明の構成要件Ａ〜Ｃに類似した構成が開示されており、本願発明は、甲第５号証の記載から当業者が容易に推考できたものである。」と主張している。
  しかし、甲第２、３、４号証の記載内容から、甲第２号証に甲第３号証又は甲第４号証を適用する理由が何ら存在せず、また、甲第５号証には、インバータを構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタと、それらのトランジスタのオン抵抗を可変にするためのＰＭＯＳトランジスタ、ＮＭＯＳトランジスタとで構成される基本回路要素を複数個縦列して、入力クロック信号の１周期の遅延を得るクロック発生回路が示されているが、それらの動作が不明であるので、上記申立人の主張１）、２）を採用することができない。
オ．むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、訂正明細書の請求項１に係る発明の特許を取り消すことはできない。
　また、他に訂正明細書の請求項１に係る発明の特許を取り消すべき理由を発見しない。
　したがって、訂正明細書の請求項１に係る発明についての特許は拒絶の査定をしなければならない特許出願に対してされたものでない。
　よって、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１２年１１月１３日（２０００．１１．１３）
【訂正の要旨】
訂正の要旨
　訂正ａ−１）　請求項１中の、「入力」を「該入力クロック信号」に訂正し、「の位相誤差を検出して、位相誤差が小さくなるように、」を「との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように、」に訂正する。
　訂正ａ−２）　【００１１】、【００１３】、【００５０】の段落を特許請求の範囲の記載と同じように訂正する。
　訂正ｂ）　【００３７】の段落中の「第１のインバータ１と、この第１のインバータ１の出力に接続された第２のインバータ２」を「第１のインバータ２１と、この第１のインバータ２１の出力に接続された第２のインバータ２２」に、【０００５】の段落中の「Ｐ型ＭＯＳキャパシタ２８」を「Ｐ型ＭＯＳキャパシタ２７」に、【０００７】の段落中の「Ｎ型ＭＯＳトランジスタ２３」を「Ｎ型ＭＯＳトランジスタ２４」に、【００１７】の段落中の「Ｎ型ＭＯＳトランジスタ６のドレイン」を「Ｎ型ＭＯＳトランジスタ６のソース」に、【００３７】の段落中の「また制御回路９は、」を「また制御回路３９は、」に、【００３８】の段落中の「制御回路９は」を「制御回路３９は」に、【００３８】の段落中の「Ｎ型ＭＯＳトランジスタ１１」を「Ｎ型ＭＯＳトランジスタ１２」に、【００４０】の段落中の「Ｎ型ＭＯＳトランジスタ５３」を「Ｎ型ＭＯＳトランジスタ５４」に、【００４６】の段落中の「遅延量は減少し」を「遅延量は増大し」に、図３の制御回路３９のブロック中の「ＣＬＫ１」を「ＣＬＫ２」に、図３の制御回路３９のブロック中の「ＣＬＫ２」を「ＣＬＫ１」にそれぞれ訂正する。
　上記訂正ａ−１の第１点として、「入力」を「該入力クロック信号」と訂正する点は、入力の意味を明りょうにするものであり、上記訂正ａ−１の第１点は明りょうでない記載の釈明を目的とし、上記訂正ａ−１の第２点として、「の位相誤差を検出して、位相誤差が小さくなるように、」を「との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように、」と訂正する点は、「入力クロック信号と、前記回路により１周期遅延されたクロック信号の位相誤差を検出して、位相誤差が小さくなるように、」を下位概念である「入力クロック信号と、前記回路により１周期遅延されたクロック信号との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように、」に限定するものであり、上記訂正ａ−１の第２点は特許請求の範囲の減縮を目的とし、上記訂正ａ−１は段落【００３５】〜【００４７】にその記載があり、新規事項の追加にも該当せず、また実質上特許請求の範囲を拡張又は変更するものではない。
　上記訂正ａ−２は、特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るための訂正であり、明りょうでない記載の釈明を目的とするものであって、新規事項の追加に該当せず、また実質上特許請求の範囲を拡張又は変更するものではない。
　上記訂正ｂは、誤記の訂正を目的とするものであり、新規事項の追加に該当せず、また実質上特許請求の範囲を拡張又は変更するものではない。
（５４）【発明の名称】
クロック発生回路
（５７）【特許請求の範囲】
　【請求項１】　クロック信号を入力して
該
クロック信号
　パルス信号を入力して所定の期間だけ遅延した遅延出力を得るＣＭＯＳパルス遅延回路であって、遅延を発生するインバータの２つのスイッチ手段のそれぞれにオン抵抗を可変にするための電圧制御可変抵抗素子を直列に配置したＣＭＯＳパルス遅延回路を複数個縦列に用い、入力クロック信号の１周期間の遅延を得る回路と、
　入力クロック信号と、前記回路により１周期遅延されたクロック信号
との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように、
から構成されることを特徴とするクロック発生回路。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明はディジタルＣＭＯＳ集積回路に広く利用でき、特に高速クロック発生回路に好適なＣＭＯＳパルス遅延回路及びこれを用いたクロック発生回路に関する。
　【０００２】
　【従来の技術】
　従来、パルス遅延回路としては例えば特開昭６０−１３７１２２号公報に示されているように、前段のＣＭＯＳインバータの出力にＭＯＳキャパシタを接続したものが知られている。以下図面を参照しながらそのようなパルス遅延回路の動作原理の説明を行う。
　【０００３】
　図２において、遅延回路は第１のインバータ
２１
２１
２２
　【０００４】
　第１のインバータ１は互いのドレインが接続されたＰ型ＭＯＳトランジスタ２３とＮ型ＭＯＳトランジスタ２４とからなる。遅延回路の入力はＰ型ＭＯＳトランジスタ２３、Ｎ型ＭＯＳトランジスタ２４のゲートに供給されており、またドレイン結合点がインバータ１の出力となっている。
　【０００５】
　第２のインバータ２２は同様にドレインが接続されたＰ型ＭＯＳトランジスタ２５とＮ型ＭＯＳトランジスタ２６とからなる。第１のインバータ２１の出力がＰ型ＭＯＳトランジスタ２５、Ｎ型ＭＯＳトランジスタ２６のゲートに供給されており、ドレイン結合点が遅延回路の出力となっている。
　【０００６】
　第１のインバータ２１の出力にはＰ型ＭＯＳキャパシタ
２７
　【０００７】
　インバータの２１の入力がロー（ＧＮＤ）レベルからハイ（ＶＣＣ）レベルへ瞬時に変化したとき、Ｐ型ＭＯＳトランジスタ２３がオフ、Ｎ型ＭＯＳトランジスタ２４がオンし、ハイレベルであったインバータ２１の出力はＮ型ＭＯＳトランジスタ２４のオン抵抗によりＧＮＤへ接続される。すなわちインバータ２１の出力電圧はコンデンサとオン抵抗により緩やかに低下していき、インバータ２２の反転電圧を下回ったときインバータ２２の出力はローレベルからハイレベルへ変化する。このときの遅延時間は、Ｎ型ＭＯＳトランジスタ
２４
　【０００８】
　【発明が解決しようとする課題】
　従来技術において遅延時間を決定するＭＯＳトランジスタのオン抵抗、ＭＯＳキャパシタの容量、インバータの反転電圧等のパラメーターが、製造時のばらつき、デバイス温度、電源電圧によって異なり、結果として正確な遅延時間が得られなかった。また、そのようなパルス遅延回路を用いるため、位相を正確に発生するクロック発生器を構成することができなかった。
　【０００９】
　また、これとは別に、マイクロプロセッサのクロック発生器は、複数の位相を発生させるために出力クロックの周波数よりも整数倍だけ高い周波数のクロック入力を必要としているが、このことが高速化の障害となり、更に消費電力の損失にもなっていた。
　【００１０】
　従って、本発明の目的は、パルス信号の立ち上がり遅延時間と立ち下がり遅延時間とをそれぞれ独立して制御することにより正確な遅延時間を得ることができるパルス遅延回路を提供することにあり、またその応用として位相の正確なクロック発生器を提供することである。
　【００１１】
　【課題を解決するための手段】
　上記目的は、本発明によれば、クロック信号を入力して
該
クロック信号
との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように、
　【００１２】
　【００１３】
　【作用】
　上記構成にてなるＣＭＯＳパルス遅延回路によれば遅延を発生するインバータの２つのスイッチ手段のオン抵抗は電圧制御可変抵抗素子の抵抗値、従ってこの抵抗素子に印加される制御電圧によって可変とされる。遅延回路の遅延時間は前述のオン抵抗に比例するので、結局遅延時間は電圧制御可変抵抗素子に印加する制御電圧によって制御されることになる。２つのスイッチ手段の一方に直列に配置された抵抗素子の抵抗値を増減させることにより立ち下がり遅延時間が制御され、他方のスイッチ手段に直列に配置された抵抗素子の抵抗値を増減させることにより立ち上がり遅延時間が制御される。
　【００１４】
　このような遅延回路をクロック発生回路に用いた場合は、制御回路によって入力クロック信号と、１周期遅延されたクロック信号
との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように、
　【００１５】
　【実施例】
　本発明による遅延時間を電圧で制御する機能を持つ遅延回路の実施例を図１に示す。
　【００１６】
　遅延回路は、全体としては、１つの入力端子Ｉと、同じく１つの出力端子０と、２つの制御端子Ａ、Ｂを備えており、インバータ１と、インバータ２とから構成されている。
　【００１７】
　インバータ１はＰ型ＭＯＳスイッチ部３から５とＮ型ＭＯＳスイッチ部６から８にて構成されている。Ｐ型ＭＯＳトランジスタ３のソースには高電位側の電源電圧ＶＣＣが引加されておりドレインはＰ型ＭＯＳトランジスタ４のソースに接続されている。Ｐ型ＭＯＳトランジスタ４のドレインはＮ型ＭＯＳトランジスタ７のドレインに、Ｎ型ＭＯＳトランジスタ７のソースはＮ型ＭＯＳトランジスタ６のドレインにそれぞれ接続されている。Ｐ型ＭＯＳトランジスタ４とＮ型ＭＯＳトランジスタ７のドレイン接続点がインバータ１の出力となっている。また、Ｐ型ＭＯＳトランジスタ４のソース−ドレイン間には並列にＰ型ＭＯＳトランジスタ５が接続されており、Ｎ型ＭＯＳトランジスタ７のソース−ドレイン間には並列にＮ型ＭＯＳトランジスタ８が接続されている。Ｐ型ＭＯＳトランジスタ４のゲートは制御端子Ａに、Ｎ型ＭＯＳトランジスタ７のゲートは制御端子Ｂにそれぞれ接続されている。Ｐ型ＭＯＳトランジスタ５のゲートにはＧＮＤがＮ型ＭＯＳトランジスタ８のゲートにはＶＣＣがそれぞれ接続されている。Ｎ型ＭＯＳトランジスタ６の
ソース
　【００１８】
　入力端子Ｉと制御端子Ａとの間にはＰ型ＭＯＳキャパシタ９が挿入されており、入力端子Ｉと制御端子Ｂとの間にはＮ型ＭＯＳキャパシタ１０が挿入されている。
　【００１９】
　Ｐ型ＭＯＳキャパシタ９、Ｎ型ＭＯＳキャパシタ１０は、端子Ａ，ＢがそれぞれＰ型ＭＯＳトランジスタ４、Ｎ型ＭＯＳトランジスタ７のゲート−ドレイン間容量によって、インバータ１の出力と結合しているために、端子Ａ，Ｂをハイインピーダンス状態にしたとき、制御電圧が変化してしまう現象を防止する機能を持つ。
　【００２０】
　Ｐ型ＭＯＳキャパシタ９はＰ型ＭＯＳトランジスタ４と同じ大きさ、Ｎ型ＭＯＳキャパシタ１０はＮ型ＭＯＳトランジスタ２と同じ大きさにする。端子Ａ，Ｂが常時ローインピーダンスで駆動されるときには特にＰ型ＭＯＳキャパシタ９、Ｎ型ＭＯＳキャパシタ１０は必要でない。
　【００２１】
　上記の構成によれば、端子Ａに与えられる電圧によりインバータ１のＰ型ＭＯＳスイッチ部のオン抵抗を、端子Ｂに与えられる電圧によりインバータ２のＮ型ＭＯＳスイッチ部のオン抵抗を変化させ得る。
　【００２２】
　ここでＰ型ＭＯＳトランジスタ３、Ｎ型ＭＯＳトランジスタ６は入力信号によりオン、オフするスイッチ機能を、Ｐ型ＭＯＳトランジスタ４、Ｎ型ＭＯＳトランジスタ７は電圧制御可変抵抗機能を、Ｐ型ＭＯＳトランジスタ５、Ｎ型ＭＯＳトランジスタ８は定抵抗としての機能を持つ。
　【００２３】
　Ｐ型ＭＯＳトランジスタ５、Ｎ型ＭＯＳトランジスタ８は省略されても目的の機能を実現できるが、Ｐ型ＭＯＳトランジスタ４、Ｎ型ＭＯＳトランジスタ７がオフする電圧が端子Ａ，Ｂに与えられたとき、入力信号が伝達しないため、オン抵抗の最大値を制限するために設けられている。
　【００２４】
　インバータ２はＰ型ＭＯＳトランジスタ１１と、Ｎ型ＭＯＳトランジスタ１２とからなり、Ｐ型ＭＯＳトランジスタ１１のソースにはＶＣＣが引加されておりドレインはＮ型ＭＯＳトランジスタ１２のドレインに接続されている。Ｎ型ＭＯＳトランジスタ１２のソースはＧＮＤに接続されている。Ｐ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジスタ１２のゲートにはインバータ１の出力、すなわちＰ型ＭＯＳトランジスタ４とＮ型ＭＯＳトランジスタ７のドレイン接続点が接続されている。Ｐ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジスタ１２のドレイン接続点はインバータ２の出力となっており、これが遅延回路の出力端子Ｏに接続されている。
　【００２５】
　インバータ１の出力にはＰ型ＭＯＳトランジスタ１１、Ｎ型ＭＯＳトランジスタ１２のゲート容量や、インバータ１自身の出力容量からなるキャパシタＣが構成されている。さらに大きな容量値が必要な場合、従来技術で用いられているようなＭＯＳキャパシタを接続するとよい。
　【００２６】
　インバータ２はインバータ１のオン抵抗とキャパシタＣにより緩やかに変化する波形の中間電圧を中心に急峻な波形を整形する機能を持つ。インバータ２の出力にさらに偶数個のインバータを付加し、より急激な波形に整形してもよい。
　【００２７】
　上記構成によれば、入力端子に印加される入力信号がローレベルからハイレベルへ瞬時に変化したとき、Ｐ型ＭＯＳトランジスタ３がオフ、Ｎ型ＭＯＳトランジスタ６がオンし、ハイレベルであったインバータ１の出力は、電圧制御可変抵抗としてのＮ型ＭＯＳトランジスタ７とＮ型ＭＯＳトランジスタ６のオン抵抗とによりＧＮＤへ接続される。Ｎ型ＭＯＳトランジスタ７の抵抗としての値はゲートに印加される制御電圧に依存し、Ｎ型ＭＯＳトランジスタ７のオン抵抗値までの任意の値を取り得る。このときのインバータ１のオン抵抗はＮ型ＭＯＳトランジスタ７の抵抗としての値とＮ型ＭＯＳトランジスタ６のオン抵抗との和となるので、結局インバータ１のオン抵抗は制御端子Ｂに印加する制御電圧に基づき変化することになる。
　【００２８】
　インバータ１の出力電圧はコンデンサとインバータ１のオン抵抗により緩やかに低下していき、インバータ２の反転電圧を下回ったときインバータ２の出力はローレベルからハイレベルへ変化する。
　【００２９】
　このときの遅延時間は、インバータ１のオン抵抗をＲｎ´、コンデンサの全容量値をＣ、インバータ２の反転電圧を１／２ＶＣＣとしたとき約０．７Ｒｎ´Ｃであり、インバータ１のオン抵抗Ｒｎ´に比例する。従って、制御端子Ｂに印加する制御電圧を変化させることにより、立ち上がり遅延量を制御し得る。この場合、制御電圧を増加させると、Ｎ型ＭＯＳトランジスタ７の抵抗値は減少し、その結果遅延量は減少し、一方制御電圧を減少させると、Ｎ型ＭＯＳトランジスタ７の抵抗値は増加し、その結果立ち上がり遅延量は増加する。
　【００３０】
　また、入力端子に印加される入力信号がハイレベルからローレベルへ瞬時に変化したときは、Ｐ型ＭＯＳトランジスタ３がオン、Ｎ型ＭＯＳトランジスタ６がオフし、ローレベルであったインバータ１の出力は、電圧制御可変抵抗としてのＰ型ＭＯＳトランジスタ４とＰ型ＭＯＳトランジスタ３のオン抵抗とによりＶＣＣへ接続される。Ｐ型ＭＯＳトランジスタ４の抵抗としての値はゲートに印加される制御電圧に依存し、Ｐ型ＭＯＳトランジスタ４のオン抵抗値までの任意の値を取り得る。このときのインバータ１のオン抵抗はＰ型ＭＯＳトランジスタ４の抵抗としての値とＰ型ＭＯＳトランジスタ３のオン抵抗との和となるので、結局インバータ１のオン抵抗は制御端子Ａに印加する制御電圧に基づき変化することになる。
　【００３１】
　インバータ１の出力電圧はコンデンサとインバータ１のオン抵抗により緩やかに上昇していき、インバータ２の反転電圧を上回ったときインバータ２の出力はハイレベルからローレベルへ変化する。
　【００３２】
　このときの遅延時間は、インバータ１のオン抵抗をＲｐ´、コンデンサの全容量値をＣ、インバータ２の反転電圧を１／２ＶＣＣとしたとき約０．７Ｒｐ´Ｃであり、インバータ１のオン抵抗Ｒｐ´に比例する。従って、制御端子Ａに印加する制御電圧を変化させることにより、立ち下がり遅延量を制御し得る。この場合、制御電圧を減少させると、Ｐ型ＭＯＳトランジスタ４の抵抗値が減少し、その結果遅延量は減少し、一方、制御電圧を増加させるとＰ型ＭＯＳトランジスタ４の抵抗値が増加し、その結果立ち下がり遅延量は増加する。
　【００３３】
　以上、詳述したように本実施例のＣＭＯＳパルス遅延回路によれば、パルス信号の立ち上がり遅延時間と立ち下がり遅延時間とをそれぞれ独立して制御することが可能となり、より正確な遅延時間を得ることができる。
　【００３４】
　次に、上記の遅延回路を用いたクロック発生回路の実施例を図３に示す。図３において遅延回路１から８は図１に示された遅延回路であり、それぞれ入力端子Ｉ、出力端子Ｏ、制御端子Ａ、Ｂを備える。
　【００３５】
　８個の遅延回路３１から３８により入力クロック１周期だけの遅延時間を得る。初段の遅延回路３１の入力端子Ｉには入力クロックが供給されており、２段目から８段目まで遅延回路３２から３８の入力端子には前段の出力が入力されている。最終段（８段目）の遅延回路３８の出力は制御回路３９のＣＬＫ２入力に供給されている。制御回路３９のＣＬＫ１入力には入力クロックが供給されている。制御回路３９は例えば図４に示されるような回路であり、２つの出力Ａ、Ｂを有し、出力Ａは遅延回路３１から３８の制御端子Ａに、出力Ｂは同じく制御端子Ｂに接続されている。遅延回路３９は入力クロックと１周期遅延したクロックとの位相誤差を検出して誤差を小さくなるように遅延回路３１から３８の制御端子Ａ，Ｂの電圧を増減させる。
　【００３６】
　制御回路３９は図４に示すように、ＣＬＫ１入力に印加される信号と、ＣＬＫ２入力に印加される信号の反転信号とが入力される２入力ＡＮＤ回路４１と、ＣＬＫ２入力に印加される信号と、ＣＬＫ１入力に印加される信号の反転信号とが入力される２入力ＡＮＤ回路４２とを備えている。これらの２入力ＡＮＤ回路４１、４２は位相誤差を検出する為のものである。
　【００３７】
　また制御回路
３９
　【００３８】
　制御回路
３９
１２
　【００３９】
　ＮＡＮＤ回路４７の出力（ＶＰ１）はＰ型ＭＯＳトランジスタ５１のゲートに入力されており、ＡＮＤ回路４８の出力（ＶＮ１）はＮ型ＭＯＳトランジスタ５２に入力されている。Ｐ型ＭＯＳトランジスタ５１のソースはＶＣＣに接続され、ドレインはＮ型ＭＯＳトランジスタ５２のドレインに接続されている。Ｎ型ＭＯＳトランジスタ１２のソースはＧＮＤに接続されており、Ｐ型ＭＯＳトランジスタ５１とＮ型ＭＯＳトランジスタ５２のドレイン接続点は出力端子Ａに接続されている。
　【００４０】
　ＮＡＮＤ回路４９の出力（ＶＰ２）はＰ型ＭＯＳトランジスタ５３のゲートに入力されており、ＡＮＤ回路５０の出力（ＶＮ２）はＮ型ＭＯＳトランジスタ５４に入力されている。Ｐ型ＭＯＳトランジスタ５３のソースはＶＣＣに接続され、ドレインはＮ型ＭＯＳトランジスタ５４のドレインに接続されている。Ｎ型ＭＯＳトランジスタ
５４
　【００４１】
　図５は図４で示された制御回路の動作を説明するためのタイミングチャートである。
　【００４２】
　図５（ａ）はクロックの立ち下がり遅延がクロック１周期よりも大きいときの動作を示している。この場合、誤差部分では、ＡＮＤ回路４１からの出力はロー、ＡＮＤ回路４２からの出力はハイ、前記した第１反転出力はハイなので、内部信号ＶＮ１に誤差に比例した幅の正のパルスが発生しＮ型ＭＯＳトランジスタ５２をオンさせるので、端子Ａの電圧は低下する。端子Ａの電圧を低下させると、各遅延回路のＰ型ＭＯＳトランジスタ４の抵抗値が減少し、その結果として遅延量は減少し、全体としてクロックの立ち下がり遅延誤差は解消される。
　【００４３】
　対して、図５（ｂ）のようにクロックの立ち下がり遅延がクロック１周期よりも小さいとき、誤差部分では、ＡＮＤ回路４１からの出力はハイ、ＡＮＤ回路４２からの出力はロー、前記した第１反転出力はハイなので、内部信号ＶＰ１に誤差を比例した幅の負のパルスが発生しＰ型ＭＯＳトランジスタ５１をオンさせるので、端子Ａの電圧は上昇する。端子Ａの電圧を上昇させると、各遅延回路のＰ型ＭＯＳトランジスタ４の抵抗値が増加し、その結果として遅延量は増加し、全体としてクロックの立ち下がり遅延誤差は解消される。
　【００４４】
　クロック信号と１周期遅延されたクロック信号とがともにハイまたはともにローの部分では、ＡＮＤ回路４１、４２からの出力がともにローとなり、ＶＰ１、ＶＮ１にパルスが発生しない（ＶＰ１はハイ、ＶＮ１はロー）。従って、Ｐ型ＭＯＳトランジスタ１２、Ｎ型ＭＯＳトランジスタ１２の両方ともオフとなり端子Ａがハイインピーダンス状態になるため電圧値を保持することができる。
　【００４５】
　図５（ｃ）はクロックの立ち上がり遅延がクロック１周期よりも大きいときの動作を示している。この時、誤差部分では、ＡＮＤ回路４１からの出力はロー、ＡＮＤ回路４２からの出力はハイ、前記した第２反転出力はハイなので、内部信号ＶＰ２に誤差に比例した幅の負のパルスが発生しＰ型ＭＯＳトランジスタ５３をオンさせるので、端子Ｂの電圧は上昇する。端子Ｂの電圧を上昇させると、各遅延回路のＮ型ＭＯＳトランジスタ７の抵抗値が減少し、その結果として遅延量は減少し、全体としてクロックの立ち上がり遅延誤差は解消される。
　【００４６】
　対して、図５（ｄ）のようにクロックの立ち上がり遅延がクロック１周期よりも小さいとき、誤差部分では、ＡＮＤ回路４１からの出力はハイ、ＡＮＤ回路４２からの出力はロー、前記した第２反転出力はハイなので、内部信号ＶＮ２に誤差に比例した幅の正のパルスが発生しＮ型ＭＯＳトランジスタ５４をオンさせるので、端子Ｂの電圧は低下する。端子Ｂの電圧を低下させると、各遅延回路のＮ型ＭＯＳトランジスタ７の抵抗値が増大し、その結果として遅延量は
増大
　【００４７】
　クロック信号と１周期遅延されたクロック信号とがともにハイまたはともにローの部分では、ＡＮＤ回路４１、４２からの出力がともにローとなり、ＶＰ２、ＶＮ２にパルスが発生しない（ＶＰ２はハイ、ＶＮ２はロー）。従って、Ｐ型ＭＯＳトランジスタ５３、Ｎ型ＭＯＳトランジスタ５４の両方ともオフとなり端子Ｂがハイインピーダンス状態になるため電圧を保持することができる。
　【００４８】
　以上の制御により、入力クロックと１周期遅延したクロックの位相は自動的に正確に合わされ、φ１からφ８の出力クロックの位相は正確に１／８の位相誤差を持つことになる。
　【００４９】
　以上、詳述したように本実施例のパルス発生回路によれば正確なクロック位相を発生することができる。
　【００５０】
　【発明の効果】
　本発明によれば、遅延を発生するインバータの２つのスイッチ手段のそれぞれにオン抵抗を可変にするための電圧制御可変抵抗素子を直列に配置したので、精度の高いパルス遅延回路が容易に実現し、その応用としてのクロック発生回路において、このＣＭＯＳパルス遅延回路を複数個縦列に用い、入力クロック信号の１周期間の遅延を得る回路と、入力クロック信号と、前記回路により１周期遅延されたクロック信号
との立ち上がり遅延誤差、及び立ち下がり遅延誤差を、それぞれ検出して、該立ち上がり遅延誤差及び立ち下がり遅延誤差が小さくなるように、
【図面の簡単な説明】
　　【図１】
　本発明にてなるＣＭＯＳパルス遅延回路の一実施例を示す回路図である。
　　【図２】
　ＣＭＯＳパルス遅延回路の従来例を示す回路図である。
　　【図３】
　本発明にてなるクロック発生回路の一実施例を示す回路図である。
　　【図４】
　図３に示したクロック発生回路における制御回路を詳細に示す回路図である。
　　【図５】
　図３に示す制御回路の動作を説明するためのタイミングチャートである。
　　【符号の説明】
　１、２　インバータ
　３、４、５、１１　Ｐ型ＭＯＳトランジスタ
　６、７、８、１２　Ｎ型ＭＯＳトランジスタ
　３１〜３８　遅延回路
　３９　制御回路
　４１、４２、４８、５０　ＡＮＤ回路
　４３、４５、５１、５３　Ｐ型ＭＯＳトランジスタ
　４４、４６、５２、５４　Ｎ型ＭＯＳトランジスタ
【図面】