(57)【要約】  ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）デバイスは、通常リフレッシュモード中、あるいはセルフリフレッシュモードなどの静的リフレッシュモード中のいずれかにおいて動作可能である。セルプレート電圧セレクタは、通常リフレッシュモード中に、また静的リフレッシュモード中のメモリセルがリフレッシュされているときに供給電圧の２分の１の電圧をＤＲＡＭアレイのセルプレートに結合する。静的リフレッシュモード中におけるリフレッシュバーストの間において、セルプレート電圧セレクタは、低減させられた電圧をセルプレートに結合する。これは、それぞれのアクセストランジスタのソース／ドレインと基板との間に形成されるダイオード接合の両端間の電圧を低減させる。この低減させられた電圧は、メモリセルキャパシタから流れ出る放電電流を低減させ、それによって必要とされるリフレッシュレートの低減と、その結果としての電力消費の低減とを可能にする。
2008522346.tif 000002
【特許請求の範囲】
【請求項１】
各メモリセルが、複数のメモリセルのキャパシタに共通であるセルプレートによって形成される前記メモリセルキャパシタを含む、定期的リフレッシュを必要とするメモリセルのアレイを有するダイナミックランダムアクセスメモリデバイスを動作させる方法であって、
通常動作モードにおいて、前記セルプレートを第１の電圧にバイアスする工程と、
静的リフレッシュモードにおいて、前記アレイ中のメモリセルがリフレッシュされるべきとき以外に前記セルプレートを第２の電圧にバイアスする工程と、
前記静的リフレッシュモードにおいて、前記アレイ中のメモリセルがリフレッシュされるべきときに前記セルプレートを前記第１の電圧にバイアスする工程と
を具えたことを特徴とする方法。
【請求項２】
前記静的リフレッシュモードは、セルフリフレッシュモードを含むことを特徴とする請求項１記載の方法。
【請求項３】
前記アレイ中のメモリセルが前記静的リフレッシュモードにおいてリフレッシュされるべきときに前記アレイ中の前記メモリセルをバーストでリフレッシュする工程をさらに具えたことを特徴とする請求項１記載の方法。
【請求項４】
前記第１の電圧は、前記ダイナミックランダムアクセスメモリデバイスについての２分の１の供給電圧にほぼ等しく、前記第２の電圧は、前記ダイナミックランダムアクセスメモリデバイスについての２分の１の供給電圧よりも小さいことを特徴とする請求項１記載の方法。
【請求項５】
前記通常動作モードにおいて前記アレイ中の前記メモリセルをリフレッシュする工程とをさらに具えたことを特徴とする請求項１記載の方法。
【請求項６】
各メモリセルが、複数のメモリセルのキャパシタに共通であるセルプレートによって形成される前記メモリセルキャパシタを含む、定期的リフレッシュを必要とするメモリセルのアレイを有するダイナミックランダムアクセスメモリデバイスを動作させる方法であって、
通常動作モードにおいて、前記セルプレートを第１の電圧にバイアスする工程と、
前記通常モードにおける動作から静的リフレッシュモードにおける動作へと前記メモリデバイスをスイッチングした後に、前記セルプレートを第２の電圧にバイアスする工程と、
前記静的リフレッシュモードにおいて、前記アレイ中の前記メモリセルがリフレッシュされていない、リフレッシュ期間よりも実質的に長い休止期間を伴って散在される前記リフレッシュ期間中に前記アレイ中の前記メモリセルを定期的にリフレッシュする工程と、
前記静的リフレッシュモードにおいて、前記休止期間中に前記セルプレートを前記第２の電圧にバイアスする工程と、
前記静的リフレッシュモードにおいて、前記リフレッシュ期間中に前記セルプレートを前記第１の電圧にバイアスする工程と、
前記静的リフレッシュモードにおける動作から前記通常モードにおける動作へと前記メモリデバイスをスイッチングした後に、前記セルプレートを前記第１の電圧にバイアスする工程と
を具えたことを特徴とする方法。
【請求項７】
前記静的リフレッシュモードは、セルフリフレッシュモードを含むことを特徴とする請求項６記載の方法。
【請求項８】
前記第１の電圧は、前記ダイナミックランダムアクセスメモリデバイスについての２分の１の供給電圧にほぼ等しく、前記第２の電圧は、前記ダイナミックランダムアクセスメモリデバイスについての２分の１の供給電圧よりも小さいことを特徴とする請求項６記載の方法。
【請求項９】
各メモリセルが、複数のメモリセルのキャパシタに共通であるセルプレートによって形成される前記メモリセルキャパシタを含む、定期的リフレッシュを必要とするメモリセルのアレイを有するダイナミックランダムアクセスメモリデバイスにおいて、前記メモリデバイスが通常動作モードにおいて動作しているときに前記メモリデバイスによって消費される電力に比べて、前記メモリデバイスが静的リフレッシュモードにおいて動作しているときに前記メモリデバイスによって消費される電力を低減させるためのシステムであって、
前記アレイ中の前記メモリセルが、前記通常動作モードおよび前記静的リフレッシュモードにおいてリフレッシュされるようにする制御信号を生成し、前記ダイナミックランダムアクセスメモリデバイスが前記通常動作モードにおいて動作しているとき、または前記ダイナミックランダムアクセスメモリデバイスが前記静的リフレッシュモードにおいて動作しており、リフレッシュコントローラが、前記アレイ中の前記メモリセルがリフレッシュされるようにする制御信号を生成しているときに、第１の制御信号を生成するように動作可能であり、前記ダイナミックランダムアクセスメモリデバイスが前記静的リフレッシュモードにおいて動作しており、前記リフレッシュコントローラが、前記アレイ中の前記メモリセルがリフレッシュされるようにする制御信号を生成していないときに、第２の制御信号を生成するように動作可能である前記リフレッシュコントローラと、
リフレッシュコントローラおよび前記アレイの前記セルプレートに結合され、前記第１の制御信号に応じて通常バイアス電圧を前記セルプレートに印加し、前記第２の制御信号に応じて静的リフレッシュバイアス電圧を前記セルプレートに印加するように動作可能であるセルプレート電圧セレクタと
を具えたことを特徴とするシステム。
【請求項１０】
前記リフレッシュコントローラによって前記セルプレート電圧セレクタに結合される前記の第１および第２の制御信号は、相補的信号を含むことを特徴とする請求項９記載のシステム。
【請求項１１】
前記リフレッシュコントローラが前記第２の制御信号を生成するように動作可能である静的リフレッシュモードは、セルフリフレッシュモードを含むことを特徴とする請求項９記載のシステム。
【請求項１２】
前記セルプレート電圧セレクタは、
入力端子および出力端子を有し、その前記出力端子が前記セルプレートに結合されており、その入力端子に印加された電圧の大きさに比例する大きさを有する電圧をその出力端子に印加する増幅器と、
第１の電圧と第２の電圧を受け取り、前記リフレッシュコントローラから前記の第１および第２の制御信号を受け取るように結合されており、前記第１の制御信号に応じて前記増幅器の前記入力端子に前記第１の電圧を結合するように動作可能であり、前記第２の制御信号に応じて前記増幅器の前記入力端子に前記第２の電圧を結合するように動作可能であるセレクタ回路と
を具えたことを特徴とする請求項９記載のシステム。
【請求項１３】
前記増幅器は、１の利得を有し、そのために前記第１の電圧は、前記通常バイアス電圧にほぼ等しく、前記第２の電圧は、前記静的リフレッシュバイアス電圧にほぼ等しいことを特徴とする請求項１２記載のシステム。
【請求項１４】
前記リフレッシュコントローラによって前記セルプレート電圧セレクタに結合された前記の第１および第２の制御信号は、相補的信号を含み、前記セレクタは、前記の第１および第２の信号によって制御され、前記の第１および第２の電圧を前記増幅器の前記入力端子にそれぞれ交互に結合するように動作可能である１対のクロス結合されたパスゲートを備えることを特徴とする請求項１２記載のシステム。
【請求項１５】
前記通常バイアス電圧は、前記ダイナミックランダムアクセスメモリデバイスについての２分の１の供給電圧にほぼ等しく、前記静的リフレッシュバイアス電圧は、前記ダイナミックランダムアクセスメモリデバイスについての２分の１の供給電圧よりも小さいことを特徴とする請求項９記載のシステム。
【請求項１６】
前記リフレッシュコントローラは、前記静的リフレッシュモードにおいて、前記メモリセルがリフレッシュされた期間よりも実質的に長い休止の期間が続くバーストにおいて、前記アレイ中の前記メモリセルがリフレッシュされるようにするように制御信号を生成するように動作可能であることを特徴とする請求項９記載のシステム。
【請求項１７】
メモリデバイスの外部アドレス端子に加えられた行アドレス信号を受け取り復号化するように動作可能な行アドレス回路と、
前記外部アドレス端子に加えられた列アドレス信号を受け取り復号化するように動作可能な列アドレス回路と、
おのおのが、前記アレイ中の複数のメモリセルのキャパシタに共通であるセルプレートによって形成される前記メモリセルキャパシタを含み、前記復号化された行アドレス信号および前記復号化された列アドレス信号によって決定されるロケーションにおいて前記アレイに書き込まれ、前記アレイから読み取られるデータを記憶するように動作可能である前記メモリセルの前記アレイと、
前記メモリデバイスの前記アレイから外部データ端子へと読取りデータ信号を結合するように動作可能な読取りデータパス回路と、
前記メモリデバイスの前記外部データ端子からの書込みデータ信号を結合し、前記書込みデータ信号を前記アレイに結合するように動作可能な書込みデータパス回路と、
前記メモリデバイスのそれぞれの外部コマンド端子に加えられる複数のコマンド信号を復号化するように動作可能であり、前記復号化されたコマンド信号に対応する制御信号を生成するように動作可能であるコマンドデコーダと、
前記コマンドデコーダおよびメモリセルの前記アレイに結合され、前記コマンドデコーダからの制御信号に応答して、通常リフレッシュモードまたは静的リフレッシュモードのいずれかにおいて動作し、前記アレイ中の前記メモリセルが、前記通常リフレッシュモードおよび前記静的リフレッシュモードにおいてリフレッシュされるようにするように動作可能であり、さらにリフレッシュコントローラが前記通常リフレッシュモードにおいて動作しているときに、または前記リフレッシュコントローラが前記静的リフレッシュモードにおいて動作しており、前記リフレッシュコントローラが前記アレイ中の前記メモリセルがリフレッシュされるようにしているときに、第１の制御信号を生成するように動作可能であり、前記リフレッシュコントローラが前記静的リフレッシュモードにおいて動作しており、前記リフレッシュコントローラが、前記アレイ中の前記メモリセルがリフレッシュされるようにしていないときに、第２の制御信号を生成するように動作可能である前記リフレッシュコントローラと、
リフレッシュコントローラおよびメモリセルの前記アレイの前記セルプレートに結合され、前記第１の制御信号に応じて通常バイアス電圧を前記セルプレートに印加し、前記第２の制御信号に応じて静的リフレッシュバイアス電圧を前記セルプレートに印加するように動作可能であるセルプレート電圧セレクタと
を具えたことを特徴とするダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）デバイス。
【請求項１８】
前記リフレッシュコントローラによって前記セルプレート電圧セレクタに結合される前記の第１および第２の制御信号は、相補的信号を含むことを特徴とする請求項１７記載のＤＲＡＭデバイス。
【請求項１９】
前記リフレッシュコントローラが前記第２の制御信号を生成するように動作可能である静的リフレッシュモードは、セルフリフレッシュモードを含むことを特徴とする請求項１７記載のＤＲＡＭデバイス。
【請求項２０】
前記セルプレート電圧セレクタは、
入力端子および出力端子を有し、その前記出力端子が前記セルプレートに結合されており、その入力端子に印加された電圧の大きさに比例する大きさを有する電圧をその出力端子に印加する増幅器と、
第１の電圧と第２の電圧を受け取り、前記リフレッシュコントローラから前記の第１および第２の制御信号を受け取るように結合されており、前記第１の制御信号に応じて前記増幅器の前記入力端子に前記第１の電圧を結合するように動作可能であり、前記第２の制御信号に応じて前記増幅器の前記入力端子に前記第２の電圧を結合するように動作可能であるセレクタ回路と
を具えたことを特徴とする請求項１７記載のＤＲＡＭデバイス。
【請求項２１】
前記増幅器は、１の利得を有し、そのために前記第１の電圧は、前記通常バイアス電圧にほぼ等しく、前記第２の電圧は、前記静的リフレッシュバイアス電圧にほぼ等しいことを特徴とする請求項２０記載のＤＲＡＭデバイス。
【請求項２２】
前記リフレッシュコントローラによって前記セルプレート電圧セレクタに結合された前記の第１および第２の制御信号は、相補的信号を含み、前記セレクタは、前記の第１および第２の信号によって制御され、前記の第１および第２の電圧を前記増幅器の前記入力端子にそれぞれ交互に結合するように動作可能である１対のクロス結合されたパスゲートを備えることを特徴とする請求項２０記載のＤＲＡＭデバイス。
【請求項２３】
前記通常バイアス電圧は、前記ダイナミックランダムアクセスメモリデバイスについての２分の１の供給電圧にほぼ等しく、前記静的リフレッシュバイアス電圧は、前記ダイナミックランダムアクセスメモリデバイスについての２分の１の供給電圧よりも小さいことを特徴とする請求項１７記載のＤＲＡＭデバイス。
【請求項２４】
前記リフレッシュコントローラは、前記静的リフレッシュモードにおいて、前記メモリセルがリフレッシュされた期間よりも実質的に長い休止の期間が続くバーストにおいて、前記アレイ中の前記メモリセルがリフレッシュされるようにするように動作可能であることを特徴とする請求項１７記載のＤＲＡＭデバイス。
【請求項２５】
プロセッサバスを有するプロセッサと、
前記プロセッサバスを介して前記プロセッサに結合されて、データをコンピュータシステム中に入力することができるようになっている入力デバイスと、
前記プロセッサバスを介して前記プロセッサに結合されて、データを前記コンピュータシステムから出力することができるようになっている出力デバイスと、
前記プロセッサバスに結合されて、データを記憶することができるようになっているダイナミックランダムアクセスメモリデバイスと
を備えるプロセッサベースのシステムであって、前記ダイナミックランダムアクセスメモリデバイスは、
前記メモリデバイスの外部アドレス端子に加えられた行アドレス信号を受け取り復号化するように動作可能な行アドレス回路と、
前記外部アドレス端子に加えられた列アドレス信号を受け取り復号化するように動作可能な列アドレス回路と、
おのおのが、前記アレイ中の複数のメモリセルのキャパシタに共通であるセルプレートによって形成される前記メモリセルキャパシタを含み、前記復号化された行アドレス信号および前記復号化された列アドレス信号によって決定されるロケーションにおいて前記アレイに書き込まれ、前記アレイから読み取られるデータを記憶するように動作可能である前記メモリセルの前記アレイと、
前記メモリデバイスの前記アレイから外部データ端子へと読取りデータ信号を結合するように動作可能な読取りデータパス回路と、
前記メモリデバイスの前記外部データ端子からの書込みデータ信号を前記アレイに結合するように動作可能な書込みデータパス回路と、
前記メモリデバイスのそれぞれの外部コマンド端子に加えられる複数のコマンド信号を復号化するように動作可能であり、前記復号化されたコマンド信号に対応する制御信号を生成するように動作可能であるコマンドデコーダと、
前記コマンドデコーダおよびメモリセルの前記アレイに結合され、前記コマンドデコーダからの制御信号に応答して、通常リフレッシュモードまたは静的リフレッシュモードのいずれかにおいて動作し、前記アレイ中の前記メモリセルが、前記通常リフレッシュモードおよび前記静的リフレッシュモードにおいてリフレッシュされるようにするように動作可能であり、さらにリフレッシュコントローラが前記通常リフレッシュモードにおいて動作しているときに、または前記リフレッシュコントローラが前記静的リフレッシュモードにおいて動作しており、前記リフレッシュコントローラが前記アレイ中の前記メモリセルがリフレッシュされるようにしているときに、第１の制御信号を生成するように動作可能であり、前記リフレッシュコントローラが前記静的リフレッシュモードにおいて動作しており、前記リフレッシュコントローラが、前記アレイ中の前記メモリセルがリフレッシュされるようにしていないときに、第２の制御信号を生成するように動作可能である前記リフレッシュコントローラと、
リフレッシュコントローラおよびメモリセルの前記アレイの前記セルプレートに結合され、前記第１の制御信号に応じて通常バイアス電圧を前記セルプレートに印加し、前記第２の制御信号に応じて静的リフレッシュバイアス電圧を前記セルプレートに印加するように動作可能であるセルプレート電圧セレクタと
を具えたことを特徴とするプロセッサベースのシステム。
【請求項２６】
前記リフレッシュコントローラによって前記セルプレート電圧セレクタに結合される前記の第１および第２の制御信号は、相補的信号を含むことを特徴とする請求項２５記載のプロセッサベースのシステム。
【請求項２７】
前記リフレッシュコントローラが前記第２の制御信号を生成するように動作可能である静的リフレッシュモードは、セルフリフレッシュモードを含むことを特徴とする請求項２５記載のプロセッサベースのシステム。
【請求項２８】
前記セルプレート電圧セレクタは、
入力端子および出力端子を有し、その前記出力端子が前記セルプレートに結合されており、その入力端子に印加された電圧の大きさに比例する大きさを有する電圧をその出力端子に印加する増幅器と、
第１の電圧と第２の電圧を受け取り、前記リフレッシュコントローラから前記の第１および第２の制御信号を受け取るように結合されており、前記第１の制御信号に応じて前記増幅器の前記入力端子に前記第１の電圧を結合するように動作可能であり、前記第２の制御信号に応じて前記増幅器の前記入力端子に前記第２の電圧を結合するように動作可能であるセレクタ回路と
を具えたことを特徴とする請求項２５記載のプロセッサベースのシステム。
【請求項２９】
前記増幅器は、１の利得を有し、そのために前記第１の電圧は、前記通常バイアス電圧にほぼ等しく、前記第２の電圧は、前記静的リフレッシュバイアス電圧にほぼ等しいことを特徴とする請求項２８記載のプロセッサベースのシステム。
【請求項３０】
前記リフレッシュコントローラによって前記セルプレート電圧セレクタに結合された前記の第１および第２の制御信号は、相補的信号を含み、前記セレクタは、前記の第１および第２の信号によって制御され、前記の第１および第２の電圧を前記増幅器の前記入力端子にそれぞれ交互に結合するように動作可能である１対のクロス結合されたパスゲートを備えることを特徴とする請求項２８記載のプロセッサベースのシステム。
【請求項３１】
前記通常バイアス電圧は、前記ダイナミックランダムアクセスメモリデバイスについての２分の１の供給電圧にほぼ等しく、前記静的リフレッシュバイアス電圧は、前記ダイナミックランダムアクセスメモリデバイスについての２分の１の供給電圧よりも小さいことを特徴とする請求項２５記載のプロセッサベースのシステム。
【請求項３２】
前記リフレッシュコントローラは、前記静的リフレッシュモードにおいて、前記メモリセルがリフレッシュされた期間よりも実質的に長い休止の期間が続くバーストにおいて、前記アレイ中の前記メモリセルがリフレッシュされるようにするように動作可能であることを特徴とする請求項２５記載のプロセッサベースのシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、参照により本明細書に組み込まれている、２００４年１２月３日に出願された「SYSTEM AND METHOD FOR REDUCING POWER CONSUMPTION DURING EXTENDED REFRESH PERIODS OF DYNAMIC RANDOM ACCESS MEMORY DEVICES」という名称の米国特許出願第１１／００３，５４７号明細書の出願日の恩典を主張するものである。
【０００２】
本発明は、ダイナミックランダムアクセスメモリデバイスに関し、より詳細にはリフレッシュとリフレッシュの間の時間が増大させられることができるように拡張リフレッシュ期間中のメモリセルリーケージを低減させ、それにより電力消費を低減させるためのシステムおよび方法に関する。
【背景技術】
【０００３】
ラップトップコンピュータ、携帯型個人情報端末（Ｐｏｒｔａｂｌｅ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、セル電話など多数のバッテリ電源供給されるポータブル電子デバイスは、大きなストレージ容量と低電力消費を実現するメモリデバイスを必要とする。電力消費を低減させ、それによってそのようなデバイスの再充電の間の動作時間を伸ばすために、諸デバイスは、一般的にそのデバイスが使用されていないときには低電力モードで動作する。低電力モード中には、マイクロプロセッサ、関連する制御チップ、メモリデバイスなどの電子コンポーネントに印加される１つまたは複数の供給電圧は、一般的に当業者によって理解されるように諸コンポーネントの電力消費を低下させるために低減させられる。それらの供給電圧は、低電力モード中の電力消費を低減させるために変化させられるが、メモリデバイスなどの諸電子コンポーネントに記憶されるデータは、保持される必要がある。
【０００４】
大きなストレージ容量が、一般的に使用可能なストレージの量を最大にするためにこれらのデバイス中において望まれる。この理由のために、ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）（「ＤＲＡＭ」）デバイスを利用することが、通常は望ましく、このＤＲＡＭデバイスは、スタティックランダムアクセスメモリ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）（「ＳＲＡＭ」）デバイスや、フラッシュメモリ（ＦＬＡＳＨ  ｍｅｍｏｒｙ）デバイスなどの不揮発性メモリなど、他のタイプのメモリよりも比較的大きなストレージ容量を有する。しかし、ＤＲＡＭデバイスは、それらのメモリセルが、それらがデータを記憶するための手段のために絶えずリフレッシュされる必要があるという短所を有する。ＤＲＡＭメモリセルをリフレッシュすることは、かなりのレートで電力を消費する傾向がある。当技術分野においてよく知られているように、ＤＲＡＭメモリセルは、それぞれ１ビットのデータを記憶するために２つの電圧のうちの一方に充電されるキャパシタから構成される。電荷は、様々な手段によってキャパシタからリークする。ＤＲＡＭメモリセルがそれらのセルを元の電圧まで再充電することによりリフレッシュされる必要があることは、この理由のためである。リフレッシュは、一般的にメモリセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）の各行中の諸メモリセルからデータビットを実質的に読み取り、次いでこれらの同じデータビットをその行中の同じ諸セルに逆に書き込むことによって実施される。このリフレッシュは一般に、リフレッシュとリフレッシュの間に過剰にリークしないようにメモリセルに記憶された電荷を保持するために必要とされるレートで、行ごとに実施される。メモリセル行がリフレッシュされるたびごとに、メモリセルごとのディジット線対は、相補的な電圧へとスイッチングされ、次いで均衡させられ、これはかなりの量の電力を消費する。メモリセルアレイ中の列数は、メモリ容量が増大すると共に増大するので、各行を作動させる際に消費される電力は、それに応じて増大する。
【０００５】
リフレッシュによって消費される電力量は、いくつかのリフレッシュモードのうちのどれがアクティブであるかにも依存する。セルフリフレッシュモード（Ｓｅｌｆ  Ｒｅｆｒｅｓｈ  ｍｏｄｅ）は通常、データが、ＤＲＡＭデバイスから読み取られず、またはそれに書き込まれない期間中にアクティブになる。ポータブル電子デバイスは、多くの場合にかなりの期間にわたって非アクティブであるので、セルフリフレッシュ中に消費される電力量は、バッテリ充電の間にどれだけ長く電子デバイスが使用され得るかを決定する際の重要なファクタになり得る。
【０００６】
任意のリフレッシュモードにおいてＤＲＡＭデバイスをリフレッシュすることにより消費される電力量は、リフレッシュを実施するために必要なレートに比例する。ＤＲＡＭデバイスについての必要とされるリフレッシュレートが低下させられ得る場合には、リフレッシュ電力消費もそのように低下させられ得る。必要とされるリフレッシュレートは、電荷が、メモリセルキャパシタからリークするレートによって決定される。したがって、リフレッシュとリフレッシュの間に必要とされる時間を増大させようとする一部の試みは、リフレッシュのレートをメモリセルキャパシタからの電荷リークのレートの関数として調整することに焦点を当ててきている。例えば、電荷がメモリセルキャパシタからリークするレートは、温度の関数であるので、一部の電力節約技法は、リフレッシュレートを温度の関数として調整する。結果として、リフレッシュは、必要よりも頻繁には行われない。
【０００７】
リフレッシュとリフレッシュの間に必要とされる時間を増大させようとする他の試みは、メモリセルキャパシタからの電荷リーク量を低減させることに焦点を当ててきている。図１を参照すると典型的なＤＲＡＭアレイ１００の一部分は、そのおのおのがワード線ＷＬとディジット線ＤＬとに結合された複数のメモリセル１１０を含んでいる。アレイ１００中のメモリセル１１０は、行および列の形に配列され、ワード線は、メモリセル１００の行ごとに設けられている。ワード線ＷＬは、行デコーダ１１２に結合され、行アドレスＡ０〜ＡＸに応じて行デコーダ１１２によって作動させられる。図１に示されるように、ＤＲＡＭアレイ１００は、折返しディジット線アーキテクチャを有し、そのために相補的なディジット線ＤＬおよびＤＬ＊がメモリセル１１０の列ごとに設けられる。オープンディジット線アーキテクチャ（図示せず）を有するメモリアレイ中には、単一ディジット線ＤＬが、アレイ中にメモリセル１１０の列ごとに含められる。他のディジット線は、隣接したアレイのそばに設けられる。しかし、ＤＲＡＭアレイに伴う問題の以降の議論と、そのような問題を解決しようとする従来の試みは、オープンディジット線アーキテクチャを有するアレイ、ならびに折返しディジット線アーキテクチャを有するアレイに適用可能である。
【０００８】
アレイが、折返しディジット線アーキテクチャを有するか、あるいはオープンディジット線アーキテクチャを有するかにかかわらず、各メモリセル１１０は、セルプレート１１６とストレージノード１１８との間に結合されたメモリセルキャパシタ１１４を含んでいる。セルプレートは、通常はアレイ中においてメモリセル１１０のすべてに共通であり、セルプレートは、一般にＶCC／２の電圧にバイアスされる。アクセストランジスタ１２０は、ストレージノード１１８と、メモリセル１１０を含む列についてのディジット線ＤＬとの間に結合される。アクセストランジスタ１２０のゲートは、メモリセル１１０を含む行についてのワード線ＷＬに結合される。データビットが、メモリセル１１０に書き込まれるべきときに、データビットに対応する電圧、一般にＶCCまたはゼロボルトのいずれかが、メモリセル１１０が結合されるディジット線ＤＬに対して印加され、ワード線ＷＬに対して印加された電圧は、ハイ（ｈｉｇｈ）に駆動されてアクセストランジスタ１２０をターンオン（ｔｕｒｎ  ＯＮ）させる。次いでアクセストランジスタは、ディジット線ＤＬをキャパシタ１１４に結合して、キャパシタ１１４にディジット線ＤＬの電圧を記憶させる。読取り動作では、ディジット線ＤＬは、まず均衡電圧に、一般にＶCC／２に均衡させられ、次いでワード線ＷＬは、ハイに駆動させられて、アクセストランジスタ１２０をターンオンさせる。次いでアクセストランジスタ１２０は、キャパシタ１１４をディジット線ＤＬに結合して、キャパシタ１１４に記憶された電圧に応じて均衡電圧より上または下へと、ディジット線ＤＬ上の電圧をわずかだけ変化させる。ｎ−センス増幅器１３０およびｐ−センス増幅器１３２は、通常ゼロボルトのアクティブローＮＳＥＮＳＥ＊信号（ａｃｔｉｖｅ  ｌｏｗ  ＮＳＥＮＳＥ＊  ｓｉｇｎａｌ）をｎ−センス増幅器１３０に印加することに応じて、また通常ＶCCのアクティブハイＰＳＥＮＳＥ信号（ａｃｔｉｖｅ  ｈｉｇｈ  ＰＳＥＮＳＥ  ｓｉｇｎａｌ）をｐ−センス増幅器１３２に印加することに応じて電圧が増大しているか減少しているかを感知する。ＮＳＥＮＳＥ＊信号とＰＳＥＮＳＥ信号は、ＤＲＡＭ中の制御回路（図示せず）によって供給される。電圧増大が感知された場合、ｐ−センス増幅器１３２は、ディジット線ＤＬをＶCCへと駆動し、電圧減少が感知された場合には、ｎ−センス増幅器１３０は、ディジット線ＤＬをゼロボルトへと駆動する。次いでセンス増幅器１３０、１３２によってディジット線ＤＬに印加された電圧は、最初に充電された電圧までキャパシタ１１４を再充電する。列デコーダ１３６は、相補的ディジット線対ＤＬ、ＤＬ＊のうちの１対を列アドレスＡ０〜ＡＹに応じて相補的入出力線ＩＯ、ＩＯ＊へと結合する。
【０００９】
ワード線ＷＬをアクティブにし、次いでそのアクティブワード線ＷＬについての行中のすべてのメモリセル１００のディジット線電圧を感知する前述のメモリ読取りプロセスは、メモリセル１００をリフレッシュするために行われるものである。キャパシタ１１４上の電圧が、リフレッシュとリフレッシュの間にＶCCから過剰に放電されており、またはゼロボルトから過剰に充電されている場合には、センス増幅器１３０、１３２が、メモリセルキャパシタ１１４が充電された電圧を正確に読み取ることは、不可能になる可能性がある。結果は、データ保持エラーとして知られている、メモリセル１００の間違った読取りとなる。
【００１０】
当技術分野においてよく知られているように、メモリセルキャパシタ１１４上に置かれた電荷は、様々なパスを介して放散する。１つの放電パスは、キャパシタ１１４の誘電体それ自体を介するものである。別の重要な放電パスは、トランジスタ１２０がターンオフ（ｔｕｒｎ  ＯＦＦ）されるときにディジット線ＤＬにキャパシタ１１４を結合するアクセストランジスタ１２０を介するものである。このリーク電流は、トランジスタ１２０の「サブスレッショールド（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ）」リーク電流として知られている。アクセストランジスタ１２０のサブスレッショールドリーク電流を低減させることにより、キャパシタ１１４は、データ保持エラーが回避されるようにするためにキャパシタ１１４上に最初に置かれた電圧に十分近い電圧を保持することができるようになる。様々なアプローチが、アクセストランジスタ１２０のサブスレッショールドリーク電流を低減させて、それによりメモリセルキャパシタ１１４が、リフレッシュとリフレッシュの間のより長い期間にわたって電荷を保持できるようにするために使用されている。これらのアプローチのうちの一部は、ワード線がアクティブでないときにワード線を負電圧にバイアスすることにより、または基板をより小さな負電圧にバイアスすることにより、アクセストランジスタ１２０のしきい値電圧ＶTを増大させることを利用している。
【００１１】
メモリセルキャパシタ１１４上に置かれた電荷が放散することができる別のパスは、アクセストランジスタ１２０から基板に至るものである。図２を参照すると、典型的なメモリセルアクセストランジスタ１２０は、Ｐ型基板１４０中の上方にある、第１のｎドープされたソース／ドレイン領域１４２と第２のｎドープされたソース／ドレイン領域１４４を有するＮＭＯＳトランジスタの形をしている。第１のｎドープされたソース／ドレイン領域１４２は、ディジット線ＤＬに結合され、第２のｎドープされたソース／ドレイン領域１４４は、メモリセルキャパシタ１１４に結合される。アクセストランジスタ１２０はまた、酸化物層１４８によって基板１４０から絶縁されたゲート電極１４６によって形成されたゲートも含む。ゲート電極１４６は、ワード線ＷＬに結合される。メモリセルキャパシタに結合されたｎドープされたソース／ドレイン領域１４４とｐドープされた基板１４０は、一緒にダイオード接合１５０を形成し、このダイオード接合は、アクセストランジスタ１２０とメモリセルキャパシタ１１４と一緒に図３に概略的に示される。基板１４０は、−０．５Ｖなど一般的に負となる電圧ＶDDにバイアスされる。前述のように、セルプレート１１６は、一般的に図３に示されるように１ＶなどのＶCC／２にバイアスされる。したがって、メモリセルキャパシタ１１４が、この例では２ＶのＶCCの電圧に充電されるときにダイオード接合１５０は、２．５ｖの電圧で逆バイアスされる。あいにく、たとえダイオード接合１５０が逆バイアスされるとしても、かなりの電荷量は、ダイオード接合１５０を介してリークする。この電荷リークは、メモリセルキャパシタ１１４が、リフレッシュされることなくその電荷を保持することができる期間を制限する。結果として、メモリセルキャパシタ１１４は、頻繁にリフレッシュされる必要があり、それによってメモリセルキャパシタ１１４を含むＤＲＡＭデバイスにかなりの電力を消費させる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
したがって、必要とされるリフレッシュとリフレッシュの間の時間を増大させられ得るようにし、それによってＤＲＡＭデバイスがあまり電力を消費しないことを可能にするための、ダイオード接合１５０を介した電荷リークを低減させる技法が必要になっている。
【課題を解決するための手段】
【００１３】
アレイ中のメモリセルをリフレッシュするシステムおよび方法により、リフレッシュが、通常リフレッシュモード（ｎｏｒｍａｌ  ｒｅｆｒｅｓｈ  ｍｏｄｅ）で、あるいはセルフリフレッシュモード（ｓｅｌｆ−ｒｅｆｒｅｓｈ  ｍｏｄｅ）などの静的リフレッシュモード（ｓｔａｔｉｃ  ｒｅｆｒｅｓｈ  ｍｏｄｅ）で行われるようにすることができる。通常リフレッシュモードでは、アレイ用のセルプレートは、供給電圧の２分の１など、第１の電圧にバイアスされる。セルプレートはまた、静的リフレッシュモードにおいてメモリセルがリフレッシュされているときにも第１の電圧にバイアスされ、この静的リフレッシュモードは、バースト様式で行われることが好ましい。しかし、セルプレートは、静的リフレッシュモードにおいてメモリセルがリフレッシュされていないときには第２の電圧にバイアスされる。この第２の電圧は、諸メモリセルについてのアクセストランジスタのソース／ドレインと基板との間の電圧を低減させ、それによってメモリセルキャパシタからのリーク電流を低減させる。結果として、低減させられたリフレッシュレートを達成することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の一実施形態の動作原理は、図４に示されるメモリセル１１０によって例示され、このメモリセルは、アクセストランジスタ１２０と、メモリセルキャパシタ１１４と、ダイオード接合１５０とを含んでいる。図４に示されるように、メモリセルキャパシタ１１４は、最初にＶCCまで充電され、このＶCCは、この例では、２Ｖである。以前に説明されたように、この状態は、ダイオード接合１５０の両端間に２．５Ｖを設定し、この結果、メモリセルキャパシタ１１４からのかなりのリークがもたらされる。本発明の一実施形態によれば、図４に示されるメモリセル１１０を含むＤＲＡＭが、セルフリフレッシュモードで動作することになるとき、そのＤＲＡＭは、セルプレート１１６上のバイアス電圧をＶCC／２からそれより小さな電圧ＶCC／２−ΔＶへと低減させ、これは、この例においては、１Ｖから０．５Ｖへの電圧の変化となる。セルプレート１１６上の電圧が、ΔＶだけ低減させられるとき、メモリセルキャパシタ１１４の他方のプレート１１８上の電圧もΔＶだけ低減させられ、これは、この例ではその電圧を１．５Ｖまで低減させる。したがってダイオード接合１５０の両端間の電圧は、２．５Ｖから２．０Ｖへと低減させられる。ダイオード接合１５０の両端間の電圧のこの比較的小さな低減でさえ、電荷がメモリセルキャパシタ１１４からリークするレートをかなり低減させ、それにより、必要とされるリフレッシュレートの低減を可能にする。
【００１５】
セルプレート電圧をＶCCからＶCC−ΔＶへと低減させることは、かなりの電力量を必要とし、それ故に比較的頻度を低くしてそれを行うことが一般に有利になるはずである。この理由のために、セルプレート電圧は、データが、かなりの期間にわたってＤＲＡＭデバイスから読み取られず、あるいはＤＲＡＭデバイスに書き込まれないセルフリフレッシュおよび他の任意の静的リフレッシュモード中だけで低減させられることが好ましい。さらにこの期間中のリフレッシュは、ＤＲＡＭアレイの部分が絶えずリフレッシュされている分散モード中ではなくて全体のＤＲＡＭアレイが高速シーケンスでリフレッシュされるバーストモードで行われるべきである。バーストリフレッシュモードを使用することにより、リフレッシュとリフレッシュの間にかなりの時間が存在することになり、リフレッシュ中にセルプレート電圧は、ＶCCからＶCC−ΔＶへと低減させられることが可能であり、それによってセルプレート電圧を低減させる際に招かれる電力の消費量を伴ってさえ、かなりの電力を節約することが可能である。
【００１６】
必要とされるリフレッシュレートは、セルプレート電圧をさらに一層低減させることにより、さらに一層低減することができ、そのようにしない理由は、メモリセルキャパシタ１１４が最初に０Ｖに充電されている、図５に示される例を使用して説明される。したがって、セルプレート１１６上の電圧が、１Ｖから０．５Ｖへと低減させられるときに、メモリセルキャパシタ１１４の他方のプレート１１８上の電圧は、−０．５Ｖへと低減させられる。ダイオード接合１５０の両端間の電圧は、それによって０．５Ｖから０Ｖへと低減させられる。しかし、セルプレート１１６の電圧が、さらに大きな範囲まで低減させられた場合には、メモリセルキャパシタ１１４のプレート１１８上の電圧は、さらに負になることさえあるはずであり、ダイオード接合１５０を順バイアスする可能性もある。ダイオード接合１５０が順バイアスされることになる場合には、電流リークは、異常に高くなってしまうはずである。ダイオード接合１５０を順バイアスすることは、基板電圧ＶＤＤをさらに一層負にすることにより防止することができるが、そうすることは、かなりの電力を消費するはずであり、ＤＲＡＭデバイスの他の部分の動作と干渉する可能性があり、また基板中の記憶電圧と他の差の間の電圧の差を増大させることにより、その他の点で電荷リークを増大させる可能性がある。したがって、ダイオード接合１５０が順バイアスにならないようにする必要性は、セルプレート電圧を静的リフレッシュモードで低減させることができる範囲を制限する。
【００１７】
本発明の一実施形態によるシンクロナスＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）（「ＳＤＲＡＭ」）デバイス２００が、図６に示される。ＳＤＲＡＭ２００は、制御バス２０６上で受け取られるハイレベルコマンド（ｈｉｇｈ  ｌｅｖｅｌ  ｃｏｍｍａｎｄ）信号に応じてＳＤＲＡＭ２００の動作を制御するコマンドデコーダ２０４（ｃｏｍｍａｎｄ  ｄｅｃｏｄｅｒ）を含んでいる。一般的にメモリコントローラ（図６には示されず）によって生成される、これらのハイレベルコマンド信号は、クロックイネーブル（ｃｌｏｃｋ  ｅｎａｂｌｅ）信号ＣＫＥ＊、クロック信号ＣＬＫ、チップセレクト（ｃｈｉｐ  ｓｅｌｅｃｔ）信号ＣＳ＊、ライトイネーブル（ｗｒｉｔｅ  ｅｎａｂｌｅ）信号ＷＥ＊、行アドレスストローブ（ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）信号ＲＡＳ＊、列アドレスストローブ信号ＣＡＳ＊、およびデータマスク（ｄａｔａ  ｍａｓｋ）信号ＤＱＭであり、これらの中で「＊」は、アクティブロー（ａｃｔｉｖｅ  ｌｏｗ）として信号を指定する。コマンドデコーダ２０４は、ハイレベルコマンド信号に応じて一連のコマンド信号を生成して、ハイレベルコマンド信号のおのおのによって指定される機能（例えば、読取りまたは書込み）を実行する。例えば、コマンドデコーダ２０４は、コマンドを受け取り、復号化して、ＳＤＲＡＭがある期間にわたってアクティブでないことが予想されるときにＳＤＲＡＭがセルフリフレッシュモードに入るようにさせる。これらのコマンド信号、およびこれらがそれらのそれぞれの機能を達成する様式は、従来のものである。したがって、簡略にするためこれらのコマンド信号についてのさらなる説明は、省略されることになる。
【００１８】
ＳＤＲＡＭ２００は、アドレスバス２１４を介して行アドレスと列アドレスを受け取るアドレスレジスタ２１２を含んでいる。アドレスバス２１４は、一般にメモリコントローラ（図６には示されず）に適用される。行アドレスは、一般にまずアドレスレジスタ２１２によって受け取られ、行アドレスマルチプレクサ２１８に加えられる。行アドレスマルチプレクサ２１８は、行アドレスの一部分を形成するバンクアドレスビット（ｂａｎｋ  ａｄｄｒｅｓｓ  ｂｉｔ）の状態に応じて２つのメモリバンク２２０、２２２のいずれかに関連するいくつかのコンポーネントに対して行アドレスを結合する。メモリバンク２２０、２２２のおのおのに関連して、行アドレスを記憶するそれぞれの行アドレスラッチ２２６があり、行アドレスを復号化し、対応する信号をアレイ２２０または２２２のうちの一方に加える行デコーダ２２８がある。行アドレスマルチプレクサ２１８はまた、アレイ２２０、２２２中のメモリセルをリフレッシュするための行アドレスラッチ２２６に行アドレスを結合する。行アドレスは、リフレッシュカウンタ２３０によってリフレッシュする目的で生成され、このリフレッシュカウンタは、リフレッシュコントローラ２３２によって制御される。リフレッシュコントローラ２３２は、次にコマンドデコーダ２０４によって制御される。
【００１９】
本発明の一実施形態によれば、リフレッシュコントローラ２３２は、セルプレート電圧セレクタ２３４に結合される。より詳細には、セルプレート電圧セレクタ２３４は、その回路セレクタにそれぞれのメモリバンク２２０、２２２中のセルプレートに対して通常バイアス電圧ＶNまたは静的リフレッシュバイアス電圧ＶRのいずれかを印加させる相補的制御信号Ｃ、Ｃ＊を受け取る。図６に示される実施形態においては、通常バイアス電圧ＶNは１Ｖであり、静的リフレッシュバイアス電圧ＶRは０．５Ｖである。
【００２０】
動作中に、セルフリフレッシュモードなどの静的リフレッシュモードに入るときに、リフレッシュコントローラ２３２は、そのセルプレート電圧セレクタにメモリバンク２２０、２２２中のセルプレートに電圧ＶNを結合することを中断させ、代わりにそれらのセルプレートに電圧ＶRを結合させるセルプレート電圧セレクタ２３４に対して制御信号Ｃ、Ｃ＊を加える。バンク２２０、２２２中のメモリセルの行のうちの任意の行のリフレッシュを開始するのに先立って、リフレッシュコントローラ２３２は、セルプレート電圧セレクタ２３４に対して制御信号Ｃ、Ｃ＊を加えて、セルプレート電圧セレクタに通常バイアス電圧ＶNをセルプレートに結合させる。次いでリフレッシュコントローラ２３２は、メモリバンク２２０、２２２中のメモリセルのすべてのバーストリフレッシュを開始する。次いでリフレッシュコントローラ２３２は、セルプレート電圧セレクタ２３４に再び静的リフレッシュバイアス電圧ＶRをメモリバンク２２０、２２２中のセルプレートに結合させる。セルフリフレッシュモードなどの静的リフレッシュモードを終了するときに、リフレッシュコントローラ２３２は、そのセルプレート電圧セレクタに通常バイアス電圧ＶNをメモリバンク２２０、２２２のセルプレートに対して印加させるセルプレート電圧セレクタ２３４に対して制御信号Ｃ、Ｃ＊を加える。
【００２１】
行アドレスがアドレスレジスタ２１２に加えられ、行アドレスラッチ２２６のうちの１つに記憶された後に、列アドレスが、アドレスレジスタ２１２に加えられる。アドレスレジスタ２１２は、列アドレスを列アドレスラッチ２４０に結合する。ＳＤＲＡＭ２００の動作モードに応じて、列アドレスは、バーストカウンタ２４２を介して列アドレスバッファ２４４に結合されるか、あるいはバーストカウンタ２４２に結合され、このバーストカウンタが、アドレスレジスタ２１２によって出力される列アドレスから出発して、一連の列アドレスを列アドレスバッファ２４４に加えるかのいずれかである。いずれの場合にも、列アドレスバッファ２４４は、列アドレスを列デコーダ２４８に加える。
【００２２】
アレイ２２０、２２２のうちの一方から読み取られるべきデータは、それぞれアレイ２２０、２２２のうちの一方についての列回路２５４、２５５に結合される。次いでデータは、データ出力レジスタ２５６を介してデータバス２５８に結合される。
【００２３】
アレイ２２０、２２２のうちの一方に書き込まれるべきデータは、データバス２５８からデータ入力レジスタ２６０へと結合される。書込みデータは列回路２５４、２５５に結合され、そこでそれらのデータは、それぞれアレイ２２０、２２２のうちの一方に転送される。マスクレジスタ２６４は、データマスクＤＭ信号に応答して、アレイ２２０、２２２から読み取られるべきデータを選択的にマスクすることなどにより、列回路２５４、２５５へのデータと列回路からのデータのフロー（ｆｌｏｗ）を選択的に変更する。
【００２４】
図６のＳＤＲＡＭ２００中のセルプレート電圧セレクタ回路２３４として使用され得るセルプレート電圧セレクタ２７０の一実施形態が、図７に示される。セルプレート電圧セレクタ２７０は、パスゲート（ｐａｓｓ  ｇａｔｅ）が交互にイネーブルにされるようにする様式で制御信号Ｃ、Ｃ＊によって制御される１対のパスゲート２７２、２７５を含んでいる。パスゲート２７２は、ＶCC／２の通常電圧ＶNを受け取るように結合されるが、パスゲート２７４は、ＶCC／４の静的リフレッシュバイアス電圧ＶRを受け取るように結合される。図７に示される実施形態において、ＶCCは、２ボルトに等しく、したがってＶCC／２は１Ｖに等しく、ＶCC／４は、０．５Ｖに等しい。しかし、他の電圧も使用することができる。いずれにしても、これらの電圧は、従来手段によって実現される。
【００２５】
パスゲート２７２、２７４は、ＶCC／２またはＶCC／４のいずれかを電圧フォロワ（ｖｏｌｔａｇｅ  ｆｏｌｌｏｗｅｒ）として動作するように構成される差動増幅器２８０に交互に結合する。増幅器２８０の出力は、セルプレート２９０に結合される。当技術分野においてよく知られているように、電圧フォロワとして構成される増幅器２８０は、その非反転入力（「＋」）に印加された電圧に等しい電圧をその出力に印加する。増幅器２８０は、どのパスゲート２７２、２７４が導通しているかに応じて、ＶCC／２またはＶCC／４のいずれかにセルプレート２９０を急速に駆動するために十分な電流駆動力を有する。
【００２６】
セルプレート電圧セレクタ２７０の動作は、図８に示される真理値表２９６によって概要が示される。ＳＤＲＡＭ２００の通常動作中に、あるいはメモリセルが、静的リフレッシュモード中にバースト様式でリフレッシュされるべきときに、リフレッシュコントローラ２３２（図６）は、「１、０」の制御信号Ｃ、Ｃ＊を出力して、パスゲート２７２を導電性にし、またパスゲート２７４を非導電性にする。次いで差動増幅器２８０は、ＶCC／２の通常バイアス電圧ＶNを受け取り、それをセルプレート２９０に印加する。静的リフレッシュモードにおけるリフレッシュとリフレッシュの間の期間中に、リフレッシュコントローラ２３２は、「０、１」の制御信号Ｃ、Ｃ＊を出力して、パスゲート２７２を非導電性にし、またパスゲート２７４を導電性にする。次いで差動増幅器２８０は、ＶCC／４の静的リフレッシュバイアス電圧ＶRを受け取り、それをセルプレート２９０に印加する。
【００２７】
図６に示されるＳＤＲＡＭ２００は、様々な電子システム中で使用することができる。例えば、ＳＤＲＡＭは、図９に示されるコンピュータシステム３００などのプロセッサベースのシステム中で使用することができる。コンピュータシステム３００は、特定の計算またはタスクを実施する特定のソフトウェアを実行するなど様々なコンピューティング機能を実施するためのプロセッサ３０２を含んでいる。プロセッサ３０２は、通常はアドレスバス、制御バス、およびデータバスを含むプロセッサバス３０４を含んでいる。さらに、コンピュータシステム３００は、オペレータがコンピュータシステム３００とインターフェースすることができるようにするためにプロセッサ３０２に結合されるキーボードやマウスなど、１つまたは複数の入力デバイス３１４を含んでいる。一般的にコンピュータシステム３００は、プロセッサ３０２に結合される１つまたは複数の出力デバイス３１６も含んでおり、そのような出力デバイスは、一般的にプリンタまたはビデオの端末である。１つまたは複数のデータストレージデバイス３１８もまた、一般的にプロセッサ３０２が内部または外部のストレージ媒体（図示せず）にデータを記憶し、あるいはそれからデータを取り出すことができるようにするためにプロセッサ３０２に結合される。典型的なストレージデバイス３１８の例は、ハードディスクおよびフロッピー（登録商標）ディスク、テープカセット、およびコンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）を含んでいる。プロセッサ３０２は一般的に、通常はスタティックランダムアクセスメモリ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）（「ＳＲＡＭ」）であるキャッシュメモリ３２６に、またメモリコントローラ３３０を介してＳＤＲＡＭ２００にも結合される。メモリコントローラ３３０は通常、ＳＤＲＡＭ２００に結合される制御バス３３６とアドレスバス３３８を含んでいる。データバス３４０は、（図に示されるように）直接に、メモリコントローラ３３０を介して、あるいは他の何らかの手段によってＳＤＲＡＭ２００からプロセッサバス３０４へと結合される。
【００２８】
本発明は、開示される実施形態に関して説明されてきているが、当業者なら、本発明の趣旨および範囲を逸脱することなく、形態および細部において変更を行うことができることを理解されよう。そのような修正形態は、十分に当業者の技量の範囲内に含まれる。例えば、セルプレートセレクタ２７０の動作は、主としてセルフリフレッシュモード中における使用の場合において論じられてきているが、セルプレートセレクタの動作は他の静的リフレッシュモード中においても使用することができることが理解されよう。また本明細書中では特定のセルプレート電圧および電圧比が論じられてきているが、他の電圧および電圧比を使用することもできることが理解されよう。したがって、本発明は、添付の特許請求の範囲による以外には限定されない。
【図面の簡単な説明】
【００２９】
【図１】典型的なＤＲＡＭメモリセルアレイの一部分を示す概略図である。
【図２】図１のメモリセルアレイ中で使用される典型的なアクセストランジスタの断面図である。
【図３】図２のアクセストランジスタによって形成されるダイオード接合を示す概略図である。
【図４】メモリセルキャパシタがＶCCまで充電されている、図３のメモリセルを示す概略図である。
【図５】メモリセルキャパシタが０Ｖまで充電されている、図３のメモリセルを示す概略図である。
【図６】本発明の一実施形態によるＤＲＡＭデバイスのブロック図である。
【図７】図６のＤＲＡＭデバイス中で使用されるセルプレート電圧セレクタを示すブロック図である。
【図８】図７のセルプレート電圧セレクタの動作を示す真理値表を示す図である。
【図９】図６のＤＲＡＭデバイスを使用したプロセッサベースのシステムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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