(57)【要約】メモリ（１０）は、複数のメモリセルと、低電圧高周波差動アドレス信号を受信するためのシリアル・アドレス・ポート（４７）と、高周波低電圧差動データ信号を受信するためのシリアル入力／出力データポート（５２、５４）とを有する。メモリ（１０）は、２つの異なるモード、即ち、通常モード及びキャッシュラインモードのうちの１つで動作し得る。キャッシュラインモードでは、メモリは、単一アドレスから全キャッシュラインにアクセスし得る。完全なヒドゥン・リフレッシュモードによって、キャッシュラインモードで動作しつつ適時のリフレッシュ動作が可能になる。データは、多数のサブアレイ（１５、１７）に挿入することによって、メモリアレイ（１４）に記憶される。ヒドゥン・リフレッシュ動作モード時、１つのサブアレイ（１５）がアクセスされ、その間、他のサブアレイ（１７）がリフレッシュされる。２つ以上のメモリ（１０）を互いに連鎖接続して、高速低電力メモリシステムを提供し得る。
2008500676.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリバンクを有する集積回路メモリにアクセスするための方法であって、
前記複数のメモリバンクのうちの１つにアクセスするための初期アドレスを供給すること、
前記集積回路メモリの単一のアクセス時、前記初期アドレスに基づいて、前記集積回路メモリからキャッシュラインを連続的にバーストすること、
を備える、方法。
【請求項２】
請求項１に記載の方法において、
前記複数のメモリバンクのうち１つのバンクが、２つのサブバンクに分割されており、
前記集積回路メモリから前記キャッシュラインをバーストすることは、前記２つのサブバンク間にバーストを挿入することを含む、方法。
【請求項３】
請求項２に記載の方法において、
前記キャッシュラインのバースト時、前記２つのサブバンクのうちの一方のサブバンクに対してリフレッシュ動作が行われる間に、前記２つのサブバンクのうちの他方がアクセスされる、方法。
【請求項４】
請求項１に記載の方法は更に、
制御レジスタにキャッシュラインモードビットを設定することによって、前記キャッシュラインのバーストをイネーブル状態にすることを備える、方法。
【請求項５】
請求項１に記載の方法は更に、
モードレジスタのビットフィールドにおける少なくとも１つのビットを用いて前記キャッシュラインの幅を決定することを備える、方法。
【請求項６】
請求項５に記載の方法において、
前記ビットフィールドを用いて、バーストカウンタに計数値が設定される、方法。
【請求項７】
集積回路メモリであって、
キャッシュラインバーストモードビットを記憶するための第１モードレジスタビットフィールドと、
キャッシュラインバーストの長さを記憶するための第２モードレジスタビットフィールドと、
複数バンクのメモリセルを有するメモリアレイと、
前記メモリアレイ内の位置にアクセスするアドレスを受信するためのアドレス端子であって、前記アドレスの受信に応じて、キャッシュラインが前記メモリアレイから読み出される、アドレス端子と、
を備える、集積回路メモリ。
【請求項８】
請求項７に記載の集積回路メモリにおいて、
前記複数のメモリバンクのうち１つのバンクが、２つのサブバンクに分割されており、前記２つのサブバンク間にバーストを挿入することによって、前記キャッシュラインが前記集積回路メモリからバーストされる、集積回路メモリ。
【請求項９】
請求項７に記載の集積回路は更に、
バーストカウンタを備えており、
前記第２モードレジスタビットフィールドを用いて、前記バーストカウンタに計数値が設定される、集積回路メモリ。
【請求項１０】
請求項７に記載の集積回路メモリにおいて、
前記アドレス端子がアドレスを連続的に受信する、集積回路メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路メモリに関し、特に、シリアルデータ及びキャッシュラインバーストモードを有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、２つの論理状態を表す電荷を蓄積するコンデンサに依存する公知のメモリタイプである。ＤＲＡＭ集積回路は、例えば、パソコン及びワークステーション用のメモリモジュールとして用いられる。
【０００３】
一般的な傾向として、システム中のメモリ装置の数は、減少する方向に向かっている。メモリ装置は、より幅の広いバス、例えば、３２ビット幅のバスを用いることによって、より大きい帯域幅を達成して、より高速のプロセッサに対応しようとしている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、より幅の広いバスをクロック制御して、より大きい帯域幅を得ようとすると、消費電力が増加し、システムのスイッチングノイズ問題が生じる。
従って、メモリ装置の消費電力を増やすことなく、また、深刻なノイズの問題を生じることなく、より大きい帯域幅を提供し得るＤＲＡＭが必要である。
【発明を実施するための最良の形態】
【０００５】
本発明の優位点は、以下の図面及び好適な実施形態から当業者に容易に理解し得る。
一般的に、一実施形態において、本発明は、複数のメモリセルを有するメモリと、低電圧高周波差動アドレス及びデータ信号を受信するための直列の受信器と、高周波低電圧差動アドレス及びデータ信号を送信するための直列の送信器とを提供する。例示した実施形態を説明するために、直列信号用の高周波数は、１秒間当たり約２ギガビットより大きいことを意味する。また、低電圧差動信号は、約２００〜３００ミリボルト（ｍＶ）の電圧の揺れを有する。
【０００６】
連続するアドレス及びデータ信号を送信及び受信することによって、並列のアドレス及びデータ信号を提供するメモリより相対的に低い消費電力で高速動作が可能になる。また、パッケージ化された集積回路のピン数は、大きく低減し得る。
【０００７】
他の実施形態において、メモリは、２つの異なるモードのうちの１つで動作し得る。通常モードでは、本発明に基づくＤＲＡＭは、任意の従来のＤＲＡＭと同様に動作する。キャッシュラインモードでは、ＤＲＡＭは、キャッシュライン幅を制御するための拡張モードレジスタビットフィールドを用いる。キャッシュライン幅を設定して、単一アドレスから一回のバーストで全キャッシュラインの書き込み又は読み出しを行い得る。完全なヒドゥン・リフレッシュ（ｈｉｄｄｅｎ  ｒｅｆｒｅｓｈ）モードによって、キャッシュラインモードで動作しつつメモリセルのタイムリーなリフレッシュが可能になる。ユーザがプログラム可能なビットフィールドは、拡張モードレジスタに確保され、リフレッシュ動作間の許容可能な最大時間期間を記憶する。データは、多数のバンク又はバンクのメモリセルに挿入することによってメモリアレイに記憶される。ヒドゥン・リフレッシュ動作モード時、一方の半バンクがアクセスされ、その間、他方の半バンクがリフレッシュされる。更に他の実施形態において、リフレッシュカウンタが、各バンクのメモリセルに設けられる。ＲＥＡＤＹ／ＨＯＬＤ信号は、リフレッシュカウンタとクロックカウンタとの比較に基づき生成される。ＲＥＡＤＹ／ＨＯＬＤ信号は、バンクのメモリセルのうちの少なくとも１つが限界時間の期間に達したことをリフレッシュカウンタが示しており、通常のリフレッシュを開始してデータの完全性を保持しなければならない場合、データ転送を停止してリフレッシュ動作を行わせることをプロセッサに伝えるために用いられる。限界時間の期間は、リフレッシュ期間に残っている最大時間であってよい。より良いシステム信頼性を提供するために、受信／送信された情報がパリティタイプのチェックに合格しない場合、ＢａｄＲｘＤａｔａ信号が提供される。
【０００８】
更に他の実施形態において、２つ以上の集積回路メモリを互いに連鎖接続して、高速低電力メモリシステムを提供し得る。
図１は、本発明の一実施形態に基づく集積回路メモリ１０をブロック図で示す。メモリ１０は、メモリアレイ１２、命令デコーダ４０、アドレスバッファ４２、制御信号発生器４４、モードレジスタ４６、バーストカウンタ４８、データ制御ラッチ回路５０、読み出しデータバッファ５２、書き込みデータバッファ５４、送受信器５６、クロックカウンタ５８、リフレッシュカウンタ６０、６２、６４及び６６、並びにレディ制御バッファ６８を含む。メモリアレイ１２は、メモリアレイ、即ち、バンク１４、１６、１８及び２０、行デコーダ２２、２４、２６及び２８、並びに列デコーダ３０、３２、３４及び３６を含む。
【０００９】
メモリアレイ１２は、ビットラインとワードライン（図示せず）の交点に接続されるアレイ状のメモリセルである。メモリセルは、例えば、メモリバンク１４、１６、１８及び２０等の多数のバンクのメモリセルに構成し得る。各メモリバンク１４、１６、１８及び２０に関連するものは、アドレスの受信に応じてメモリセルを選択するための行及び列デコーダである。例えば、行デコーダ２２及び列デコーダ３０は、メモリバンク１４において、１つ又は複数のメモリセルを選択するために用いられる。例示した実施形態において、メモリセルは、コンデンサ及び接続トランジスタを有する従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルである。コンデンサは、記憶された論理状態を表す電荷を蓄積するためのものである。接続トランジスタは、メモリセルにアクセスする時、選択されたワードラインに応じて、コンデンサをビットラインに接続するためのものである。他の実施形態では、メモリアレイ１２には、記憶された論理状態を維持するために定期的なリフレッシュ処理が必要な又は不要な他のメモリセルタイプを含み得る。
【００１０】
アドレス情報は、２線式（１秒間当たり２ギガビットより大きい）高速低電圧差動（２００〜３００ｍＶの揺れの）アドレス信号を用いて、パケットの形態でメモリ１０に連続的に供給される。アドレスパケットは、ヘッダ及びアドレスビット並びに他のバスプロトコル部を含む。アドレスパケット８０については、図４に示し後述する。差動アドレス信号ＣＡ／ＣＡ＊は、送受信器５６の入力端子に供給される。尚、信号名の後の星印（＊）は、その信号が、同じ名前を有するが星印のない信号の論理的な補元であることを示す。送受信器５６については、より詳細に後述する。着信アドレスパケット送受信器５６は、復号後、アドレスバッファ４２及び命令デコーダ４０にアドレス及びヘッダ情報を供給する。また、より詳細に後述するように、命令デコーダ４０は、例えば、読み出し及び書き込み命令並びに制御ビットを含むヘッダ情報を受信して、メモリ１０がキャッシュラインモード又は通常モードで動作すべきか判断する。アドレスパケットの残りは、アドレスバッファ４２に供給される。アドレスバッファ４２の出力端子は、モードレジスタ４６に接続される。アドレスパケットからのヘッダ情報は、モードレジスタ４６及び命令デコーダ４０に記憶される。そして、従来、アドレス部は、行及び列デコーダに設けられる。
【００１１】
モードレジスタ４６の出力端子は、バーストカウンタ４８及び制御信号発生器４４の入力端子にモード信号ＭＯＤＥを供給する。バーストカウンタ４８の出力端子は、読み出しデータバッファ５２及び書き込みデータバッファ５４に接続される。制御信号発生器４４からの制御信号は、データ制御ラッチ回路５０、行デコーダ２２、２４、２６、及び２８、列デコーダ３０、３２、３４、及び３６、クロックカウンタ５８、並びにリフレッシュカウンタ６０、６２、６４、及び６６の入力に供給される。列デコーダ３０、３２、３４、及び３６は、データ制御ラッチ回路５０に双方向に接続される。読み出しバッファ５２は、データ制御ラッチ回路５０に接続された入力と、送受信器５６に接続された出力と、を有する。書き込みデータバッファ５４は、送受信器５６に接続された入力と、データ制御ラッチ回路５０に接続された出力と、を有する。送受信器５６は、“ＴｘＤＱ／ＴｘＤＱ＊”、“ＲｘＤＱ／ＲｘＤＱ＊”、“ＴｘＤＱ＿ＣＨＡＩＮ／ＴｘＤＱ＿ＣＨＡＩＮ＊”、“ＲｘＤＱ＿ＣＨＡＩＮ／ＲｘＤＱ＿ＣＨＡＩＮ＊”、及び“ＣＡ＿ＣＨＡＩＮ／ＣＡＣＨＡＩＮ＊”で示す差動データ信号を送信／受信するための端子を含む。また、送受信器５６は、基準クロック信号ＲＥＦ＿ＣＬＫを受信し、これに応じて、内部クロック信号Ｔｘ＿ＣＬＫを送信する。メモリシステムが単一のクロック領域上で動作し得るように、送受信器５６は、残りのメモリシステムによって用いられるクロック領域である送信器クロック領域（Ｔｘ＿ＣＬＫ）に受信経路を去るデータが渡ることを保証するエラスティックバッファ（ｅｌａｓｔｉｃ  ｂｕｆｆｅｒ）を用いる。更に送受信器５６は、後述するように、信号ＢＡＤ＿ＲｘＤＡＴＡを送信する。
【００１２】
メモリ１０は、パイプライン制御され、その動作は、高速差動クロック信号を用いてタイミングがとられる。クロックカウンタ５８は、アクセスサイクルカウンタであり、Ｔｘ＿ＣＬＫを受信するための入力と、レディ制御バッファ６８に接続された出力と、を有する。各行デコーダ２２、２４、２６、及び２８は、リフレッシュカウンタ６６、６４、６２、及び６０にそれぞれ接続され、リフレッシュアドレスを受信する。更に、各リフレッシュカウンタ６０、６２、６４、及び６６は、制御信号発生器４４から制御信号を受信して、いつメモリセルアレイ１４、１６、１８、及び２０が、リフレッシュされるべきか示す。レディ制御バッファ回路６８は、クロックカウンタ５８並びに各リフレッシュカウンタ６０、６２、６４、及び６６からその値を受信するように接続される。これに応じて、レディ制御回路６８は、制御信号ＲＥＡＤＹ／ＨＯＬＤをプロセッサ（図示せず）に出力する。尚、メモリ１０に接続されたプロセッサは、メモリ１０を構成するためにモードレジスタ制御ビットを記憶するためのレジスタで構成される。
【００１３】
動作中、差動アドレス信号ＣＡ／ＣＡ＊は、送受信器５６の２線式入力端子に連続的に供給される。送受信器５６は、アドレス及び制御データを含むパケット８０（図４）を復号し並列化する。パケット８０においてエラーが検出されると、ＢａｄＲｘＤａｔａ信号がアサートされ、プロセッサに対してアドレスを再送するように警告する。送受信器による復号及び並列化の後、ヘッダ及びアドレス情報は、命令デコーダ４０及びアドレスバッファ４２の入力に供給される。アドレスパケット８０の制御ビット８４によって決定されるように、アクセスが読出しアクセス又は書き込みアクセスかどうかに依存して、差動データ信号ＲｘＤＱ／ＲｘＤＱ＊は、送受信器５６に受信され、また、ＴｘＤＱ／ＴｘＤＱ＊は、送受信器５６によって送信される。データ書き込みの場合、パケット９０（図５）が、受信され、復号され、並列化される。復号化及び並列化は、アドレスパケットが処理されるやり方と同様なやり方で行われる。アレイ１２から受信されたデータは、符号化され、ＦＣＳ（フレームチェックシーケンス）ビットが、送受信器５６によって計算される。結果的に生じるパケットは、ＴｘＤＱ出力に供給される。他の選択肢として、連続するアドレス及びデータパケットは、ＲｘＤＱ／ＲｘＤＱ＊と同じ２線式端子上で送信又は受信され、オプションとして、メモリ１０を含むパッケージ化されたメモリ装置上の４つのピン（ＣＡ／ＣＡ＊及びＣＡ＿ＣＨＡＩＮ／ＣＡ＿ＣＨＡＩＮ＊）の必要性を省き得る。一実施形態において、この構成は、モードレジスタ４６のレジスタビットを割り当て、連続するアドレス又はシリアルデータを連続する多重化差動アドレス及びデータに再構成することによって達成し得る。データ及びアドレスパケットは、タイムスロットベースで２線式端子に供給される。この構成によって、ＣＡ／ＣＡ＊及びＣＡ＿ＣＨＡＩＮ／ＣＡ＿ＣＨＡＩＮ＊に関連したアドレスバスの電源を切ることができる。このアドレス及びデータの多重化によって、追加のレイテンシ（ｌａｔｅｎｃｙ）を犠牲にして電力が低減される。ＤＣ＿ＡＤＤＲＥＳＳは、アドレスバッファ４２の第２入力端子に供給される。多数の集積回路メモリ１０が、メモリモジュールにおいて互いに連鎖接続される場合、ＤＣ＿ＡＤＤＲＥＳＳは、図６で後述するように、どのメモリ集積回路がアクセスされているかを特定するために、また、メモリがアクセスできるようにするために用いられる。アドレス信号ヘッダ情報の１つのビットは、メモリが通常モード又はキャッシュラインモードで動作すべきか判断する。他の実施形態において、モードレジスタの１つのビットが、メモリがキャッシュラインモードで又は通常モードで動作すべきかを判断する。
【００１４】
メモリ１０がキャッシュラインモードで動作する場合、直列のＤＱ端子、即ち、ピンを介して、全キャッシュラインを読み出す又は書き込むために、単一アドレスが用いられる。メモリ１０が通常モードで動作する場合、１つの位置にアクセスし、従来のバースト長で、例えば、８ビット又は１６ビットバーストでアクセスを開始するために、単一アドレスが用いられる。連続動作の場合、バーストが長いほど効率が良い。キャッシュライン用のバースト長及び通常のバースト長は、図４のヘッダ制御ビット８４に制御ビットを設定することによって選択される。連続するアドレス信号ＣＡ／ＣＡ＊は、モードレジスタのセットアップ時、アドレスバッファからモードレジスタ４６に渡される。モードレジスタ４６は、キャッシュラインバースト長を選択するためのビットを含む、アドレス情報の代わりに供給されたアドレスパケット及び操作符号からの制御ビット８４に応じて、設定される。一実施形態において、キャッシュラインの長さは、モードレジスタ４６の拡張モードレジスタ７０（図３）に設定される。拡張モードレジスタ７０については、より詳細に後述する。モード信号ＭＯＤＥは、バーストカウンタ４８にビット数を設定するために供給される。また、ＭＯＤＥ信号は、制御信号発生器４４に供給される。制御信号発生器４４は、信号ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬを提供して、行デコーダ２２、２４、２６、及び２８、列デコーダ３０、３２、３４、及び３６、リフレッシュカウンタ６０、６２、６４、及び６６、クロックカウンタ５８、並びにデータ制御ラッチ回路５０の動作をＭＯＤＥ信号に基づき制御する。アドレスバッファ４２は、アドレス信号ＲＯＷ＿ＡＤＤＲＥＳＳ及びＣＯＬＵＭＮ＿ＡＤＤＲＥＳＳを供給する。ＲＯＷ＿ＡＤＤＲＥＳＳ信号及びＣＯＬＵＭＮ＿ＡＤＤＲＥＳＳ信号は、メモリセルアレイ１２における位置を選択し、動作モードに依存して、キャッシュラインバースト又は通常のバーストのいずれかを開始する。
【００１５】
キャッシュラインバースト時、バーストデータは、選択されたバンクの２つのメモリサブバンク間に、例えば、２つの等しい部位間に又はメモリセルバンク１４の半アレイ１５及び１７間に挿入（ｉｎｔｅｒｌｅａｖｅ）される。データは、選択されたバンクに挿入され、データがバーストされている間、アクセスされていない半アレイにおいてリフレッシュ動作が可能になる。例えば、キャッシュラインが、キャッシュライン読み出し動作中にアレイ１４からバーストされている場合、読み出されてキャッシュラインを満たすデータは、バンク１４のサブバンク１５及び１７から交互にバーストされる。具体的には、２５６ビットキャッシュラインバーストの場合、１２８ビットは、サブアレイ１５からバーストされ、また、１２８ビットは、サブアレイ１７からバーストされる。このデータは、データ制御ラッチ回路５０を介してメモリアレイ１２から供給される。データ制御ラッチ回路５０は、読み出しデータバッファ５２にデータを供給する前に、タイミング及び更なるアドレス復号処理を行う。読み出しデータバッファ５２は、データを送受信器５６に供給する。データを符号化及び連続化した後、送受信器５６は、連続する差動データパケットを提供してメモリ１０から出力する。同様に、送受信器５６は、着信データを処理し、並列化されたデータを書き込みデータバッファ５４に渡す。データパケットは、図５に示すフォーマットを用いて、送受信器５６を介して連続的に入力又は出力される。
【００１６】
メモリ１０は、全自動のヒドゥン・リフレッシュ又は従来のリフレッシュを用いるオプションを提供する。拡張モードレジスタの１つのビットは、キャッシュラインモード時、自動のヒドゥン・リフレッシュオプションをイネーブル状態にするかどうか選択するために用いられる。他の選択肢として、通常のリフレッシュモードが用いられる。例示した実施形態において、ヒドゥン・リフレッシュは、メモリ１０がキャッシュラインモードである時、オプションとして利用可能なだけである。ヒドゥン・リフレッシュモードでは、１つ又は複数のバンクのメモリセルがリフレッシュされ、その間、キャッシュラインバーストが他のバンクで起こる。更に、リフレッシュは、現時点で読み出し又は書き込みがなされていない半バンク上で実現し得る。バンクの半分を用いると、バンクがリフレッシュできないというデータパターンの可能性が低減又は排除される。幾つかの又は他の全てのバンクが用いられない他のモードでは、ヒドゥン・リフレッシュは、支障なく継続し得る。言い換えると、ヒドゥン・リフレッシュは、一方のバンク半分をリフレッシュし、その間、他方のバンク半分の読み出又は書き込みを行うことによって達成される。
【００１７】
ＤＲＡＭにおいて、メモリセルコンデンサからの電荷漏れは、ＦＥＴ（電界効果トランジスタ）接合漏れと同様、温度により変動する。従って、温度が上昇するにつれて、メモリセルは、もっと頻繁にリフレッシュする必要がある。メモリ１０のリフレッシュレートは、拡張モードレジスタ７０のＲＭＣ（リフレッシュ最大クロック）のビットフィールド７６に全リフレッシュ用のクロックの最大数を設定することによって、製造業者が指定したリフレッシュレートから変更し得る。ビットフィールド７６に設定する値は、例えば、リフレッシュレート対温度及び電圧を示すグラフによって決定し得る。メモリ製造業者は、リフレッシュレートを調整し得るように、そのグラフを規定する必要がある。
【００１８】
メモリ１０に関連したプロセッサは、全リフレッシュのためのクロックサイクルの最大数を登録し、そして、拡張モードレジスタのセットアップ時、その情報をメモリに伝達する。これによって、特定の温度及び電圧に対して、最適なリフレッシュレートでメモリをリフレッシュする優位点が提供される。また、これによって、メモリは、特定の温度に対して、高い信頼度でデータを記憶するのに必要な頻度でのみリフレッシュし得る。更に、最悪の温度、電圧、及びプロセス変動に基づく高い固定リフレッシュレートを最大リフレッシュ時間に従って分類された部品に用いるメモリと比較して、リフレッシュサイクルが少なくなると、メモリの消費電力が小さくなる。
【００１９】
レディ／ホールド信号ＲＥＡＤＹ／ＨＯＬＤは、オプションとして提供され、データ管理が貧弱でリフレッシュレートの余裕がほとんどない場合、プロセッサの読み出し／書き込みを停止し、通常の自己リフレッシュを可能にする。リフレッシュカウンタ６０、６２、６４、及び６６でカウントされる各バンク用のリフレッシュ動作は、メモリアレイ１２のバンク２０、１８、１６、及び１４に対応する。例えば、メモリセルアレイ１４は、行デコーダ２２を介して、リフレッシュカウンタ６６に接続される。リフレッシュカウンタ６０、６２、６４、及び６６は、リフレッシュ動作の数をカウントし、それらそれぞれのメモリセルアレイ２０、１８、１６、及び１４にリフレッシュアドレスを供給する。ワードラインカウンタは、バンク中の最大アドレスで初期化され、最も小さいアドレスの方にカウントダウンされる。クロックカウンタは、ＲＭＣ値に初期化される。リフレッシュカウンタ６０、６２、６４、及び６６中の値は、レディ制御バッファ６８において比較器を用いて、クロックカウンタ５８の値と比較される。各バンクにおいてリフレッシュ更新動作を完了するために残っているサイクルの数は、ＲＥＡＤＹ／ＨＯＬＤ信号の制御のためにリフレッシュを完了するのに必要なクロックカウンタ５８に残っているクロックの数と比較される。リフレッシュを終了するために残っている任意のリフレッシュカウンタ６０、６２、６４、及び６６の計数値が、ビットフィールド７６に記憶されたＲＭＣ値によって初期化されたカウンタ上のクロック計数値の数に等しい又はオプションとしてそれに近づく場合、ＲＥＡＤＹ／ＨＯＬＤ信号がアサートされ、こうして、プロセッサの読み出し又は書き込み動作が停止されて、クロックカウンタ５８の計数が完了する前に、リフレッシュ動作が完了する。クロックカウンタ５８及びリフレッシュカウンタは、クロック計数が完了した時点で、開始条件に全てリセットされる。
【００２０】
図２は、図１のメモリの送受信器５６を示すブロック図である。送受信器５６は、受信経路１０７及び送信経路１０９を含む。受信経路１０７は、受信器増幅器１１０、適応等化器１１２、直並列変換器・クロック回復１１４、デコーダ１１６、デエンベッダ（ｄｅ−ｅｍｂｅｄｄｅｒ）１１８、及び受信器位相同期ループ（ＰＬＬ）１２０を含む。送信経路１０９は、送信器増幅器１２２、並直列変換器１２４、エンコーダ１２６、エンベッダ（ｅｍｂｅｄｄｅｒ）１２８、及び送信器ＰＬＬ１３０を含む。
【００２１】
直列相互接続を用いると、集積回路が相対的に小さいピン数を有するという優位点が提供される。また、直列相互接続を用いると、並列相互接続の集積回路より相対的に低い消費電力を集積回路に提供し得る。しかしながら、直列の高速データリンク又は相互接続を用いると、高い信頼度のデータ伝送を保証するために、少なくとも何らかの信号処理及びオーバーヘッドが必要である。一実施形態に基づき、供給源同期高速直列リンクが、物理層インターフェイスにおいて、即ち、電気的なインターフェイス及びメモリ対メモリコントローラリンクプロトコルにおいて定義される。直列リンクは、パケット、帯域内制御符号、及び符号化されたデータを用いて、受信側リンクパートナに情報を提供する。情報には、例えば、パケットの開始及び終了ビット、何らかの制御符号、周期的冗長検査、メモリアドレス、及びメモリデータを含み得る。オープンシステムインターフェイス（ＯＳＩ）用語を用いると、リンクは、連続するビットストリーム中のパケットをリンクの送信端に配置するために、また、リンクの受信端においてビットストリームを抽出するために、物理符号化サブレイヤ（ＰＣＳ）及び物理媒体接続（ＰＭＡ）サブレイヤを用いる。ＰＣＳは、リンクを介した送信及び受信のために、データ符号化法を用いて、データを符号化したり復号化したりする。伝送符号化法の一例は、ファイバチャネル（Ｘ３．２３０）及びギガビットイーサネット（ＩＥＥＥ８０２．３ｚ）で定義される８ｂ／１０ｂコーダ／デコーダであり、この場合、データの各バイトは、１０ビットＤＣ平衡ストリーム（１と０の数が等しい）に変換され、また、連続した１又は０の最大数は５である。コードの冗長性は、１０ビットストリームの各々が、クロック回復を可能にするのに、また、６つの１及び４つの０の複数のコードに６つの０及び４つの１の１つのコードが続くのに、また、逆の場合も同様に、“充分な”信号遷移を有することを保証するために用いられる。この理由により、各８ビットグループは、それを表す２つの１０ビットコードグループを有する。１０ビットコードグループのうちの一方は、０より１が多い“ランニング・ディスパリティ（running disparity）”をバランスするために用いられ、他方は、ランニング・ディスパリティが１より多い０を有する場合に用いられる。残っている１０ビットコードグループのうちの少数の選択されたグループが、制御／命令コードとして用いられ、残りは、検出された場合、送信エラーを示すべき無効なコードとして検出される。コンマキャラクタと呼ばれる１０ビットコードグループ（００１１１１１ＸＸＸ及び１１０００００ＸＸＸ）内における特別な７ビットパターンが、幾つかの命令コードにおいてのみ存在し、クロック同期化及び語アライメントをイネーブル状態にするために用いられる。ＰＣＳは、また、アイドルシーケンスの追加、符号化側での符号アライメント、及び受信側でのデータ及び語アライメントの再構築に用い得る。ＰＭＡサブレイヤは、１０ビットコードグループの並直列変換及び直並列変換を行う。ＰＭＡサブレイヤは、また、クロック回復及び受信されたビットストリームの１０ビットコードグループ境界へのアライメントに対して責任を負うこ���ができる。
【００２２】
本発明に基づくメモリシステムは、ＩＥＥＥ８０２．３ＸＡＵＩ定義のインターフェイス及び毎秒１０ギガビットのイーサネットインターフェイス等の他の高速直列インターフェイスに用いられるものと同様な差動電流操作ドライバを用いる。本発明の一実施形態に基づくインターフェイスは、本来、チップ対チップ接続を意図していることから、低いピークツーピーク電圧揺れが用いられ、これにより、送受信器５６が用いる全体的な電力が相対的に低くなる。
【００２３】
送受信器５６は、物理媒体からやって来るアドレス、データ及び制御符号を受信し復号するための受信経路１０７と、アドレス、データ、及び制御符号を符号化し、物理媒体に送信するための送信経路１０９と、を含む。受信経路１０７は、ＡＣ結合を用いて、異なる物理的な構成及び／又は異なる技術を使用するドライバと受信器との間の相互運用性を保証する。受信器増幅器１１０は、オンチップ供給源終端インピーダンス両端の差動信号を検出する。受信増幅器１１０の出力は、適応等化器１１２に供給される。適応等化器１１２は、物理媒体によって生じた受信信号への歪みを補正する。等化に続き、直並列変換器・クロック回復１１４のクロック回復ブロックは、シリアルデータを取得し、データ遷移を用いて、クロックを生成する。タイミング基準（例えば、位相同期ループ）は、より低い周波数の基準クロックＲＥＦ＿ＣＬＫを取得して、受信信号遷移によって決定される周波数のより高い周波数クロックＲｘ＿ＣＬＫを生成する。そして、受信器により回復されたクロックＲｘＣＬＫは、受信経路１０７における残りの機能のためのタイミング基準として用い得る。適応等化器１１２の出力は、直並列変換器・クロック回復１１４に供給される。このブロックは、受信信号の直並列変換を行う。この時点で、受信器信号は、まだ符号化されている。デコーダ１１６は、信号の復号を行う。８ｂ／１０ｂ符号化信号の場合、直並列変換器１１４を去る各１０ビットコードグループは、８ビットデータコードグループ（メモリアドレス又はメモリデータ）又は制御符号に復号される。デコーダ１１６は、受信されたストリーム全体において共通のパターンを検索するパターン検出器を有し、また、これを用いて、データストリーム語境界とクロック信号Ｒｘ＿ＣＬＫとの同期をとる。アドレス、データ、及び制御符号語は、デエンベッダ１１８に供給される。デエンベッダ１１８は、弾性バッファを用いて、受信器クロック領域からメモリクロック領域（Ｔｘ＿ＣＬＫ）への通信を可能にする。デエンベッダ１１８は、適切な制御応答を生成し、データ及びアドレスを所望のバス幅にグループ化する。そして、これらの信号は、送受信器５６を出て、書き込みデータバッファ５４、命令デコーダバッファ４０、及びアドレスバッファ４２に到達する。無効なコードが検出された場合又はフレームチェックシーケンスエラーが検出された場合、送受信器ＢａｄＲｘＤａｔａ信号がアクティブな状態にされ、データを再送するように送信側プロセッサに警告する。図４及び図５に示すフレームチェックシーケンス（ＦＣＳ）は、周期的冗長チェックサム（ＣＲＣ）を用いて、伝送のエラーを検出するパケット中のフィールドである。チェックサムは、数学的なアルゴリズムを用いて生成され、パケットに添付される。ＣＲＣの値は、メッセージの内容に基づく。受信器５６は、受信されたパケットのＣＲＣを再計算し、それを添付されたＣＲＣと比較する。値が一致すれば、メッセージは、エラーがないと見なされる。
【００２４】
送受信器５６の送信器経路１０９は、それ自体のクロック発生器ブロック１３０を有する。送信器ＰＬＬ１３０は、本質的には、基準クロックＲＥＦ＿ＣＬＫを取得し、かなり周波数レートが高いクロック信号Ｔｘ＿ＣＬＫを生成するクロック乗算器である。そして、送信器クロックＴｘ＿ＣＬＫは、送信経路の残りの機能のためのタイミング基準として、また、メモリ１０の残りのブロックによって用い得る。アドレス、データ及び制御符号語エンベッダ１２８は、アドレスバッファ４２、読み出しデータバッファ５２、命令デコーダバッファ４０から、その入力を受信し、また、パケットから制御情報を受信する。エンコーダ１２６は、用いられる適切な符号化方法に合わせて、送信され入力したストリームを符号化し、また、受信された際、パケットに対する精度の判断を可能にするＣＲＣの符号化を含む。８ｂ／１０ｂエンコーダの場合、エンコーダ１２６は、８ビットグループの各グループを適切な１０ビットコードグループに符号化し、ＤＣ平衡を保証するランニング・ディスパリティを維持する。エンコーダの出力は、並直列変換器１２４に供給される。並直列変換器１２４は、送信データストリームの並直列変換を行う。そして、この並直列変換されたデータストリームは、送信器増幅器１２２に供給される。一実施形態において、送信器増幅器１２２は、差動電流操作ドライバとして実現し得る。
【００２５】
図３は、図１のメモリ１０のモードレジスタ４６の拡張モードレジスタ１０を示すブロック図である。拡張モードレジスタ１０は、キャッシュライン幅動作モードを選択するための、また、単一バースト時、メモリ１０から読み出される又はそれに書き込まれるデータの幅を選択するための、ＣＬＷ（キャッシュライン幅）のビットフィールド７２を有する。一例として、例示した実施形態において、２つのビットを用いて、３つの異なる幅のうちの１つを選択する。ビットフィールド７２の［０、０］の値は、キャッシュラインモードが選択され１２８ビットのバースト長を有することを示し得る。また、ビットフィールド７２の［０、１］の値は、キャッシュラインモードが選択され、２５６ビットのバースト長を有することを示し得る。同様に、ビットフィールド７２の［１、０］の値は、キャッシュラインモードが選択され、５１２ビットのバースト長を有することを示し得る。メモリ１０を通常モードで用いる場合、ビットフィールド７２は、［１、１］の値を有し得る。ビットフィールド７２には、もっと多い又はより少ないキャッシュライン幅を可能にするための異なる数のビットを含み得ること、また、選択される特定のキャッシュライン幅が異なり得ることを当業者は容易に認識されるであろう。また、これらのビットは、異なる組合せで用いて、例示した幅を選択し得る。例えば、［０、０］を［１、１］の代わりに用いると、メモリが、キャッシュラインモードの代わりに通常モードで動作しようとしていることを示し得る。追加のビットを用いて、更に多くのオプションを提供し得る。
【００２６】
ビットフィールド７４は、オプションのビットフィールドであり、また、完全なヒドゥン・リフレッシュモードと従来のリフレッシュモードとの間を選択するための１つのビットを含む。他の実施形態において、ヒドゥン・リフレッシュモードは、図４におけるビットフィールド８４の制御ビットにヒドゥン・リフレッシュ制御ビットを含むことによって選択し得る。完全なヒドゥン・リフレッシュモードは、キャッシュラインモード時のみに用い得るが、従来のリフレッシュモードは、キャッシュラインモード及び通常モード時、用い得る。
【００２７】
例示した実施形態において、ビットフィールド７６は、ＲＭＣ（リフレッシュ最大クロック）を記憶するための８ビットを含む。ＲＭＣは、ヒドゥン・リフレッシュモード時、用いられ、リフレッシュ期間を定義する。ビットフィールド７６に記憶されたＲＭＣ計数値の数に達する前に、全てのメモリセルが、リフレッシュされなければならない。メモリが動作すると予想される周囲温度が相対的に低い場合又は動作電圧が指定された最大電圧未満である場合、リフレッシュレートは、メモリ用の製造業者の仕様によって定義されるリフレッシュレートより長くてよく、一桁大きくてもよいことが多い。リフレッシュレートを小さくすると、バッテリ駆動式の用途の場合、消費電力を低減し得る。
【００２８】
図４は、図１のメモリ用のシリアルアドレスパケット８０を示すブロック図である。シリアルアドレスパケット８０は、低電圧差動信号ＣＡ／ＣＡ＊として、プロセッサによってメモリ１０に供給される。アドレスパケット８０において、ビットフィールド８２は、パケットの開始を定義するためのビットを含む。ビットフィールド８４は、メモリ動作をセットアップするための複数の制御ビットを含む。例えば、メモリにアクセスして読み出し又は書き込みを行うべきかどうか判断するために、１つのビットを用い得る。また、１つのビットをビットＨＲに用いて、上述した自動ヒドゥン・リフレッシュモードを用いるべきかどうか判断し得る。ビットフィールド８６は、図６に示すように、２つ以上のメモリが互いに連鎖接続される場合、どのメモリがアクセスされているかをアドレス指定するための２つのビット（「ＤＣアドレス」で示す）を含む。例示した実施形態において、ビットフィールド８６における２つのビットによって、最大４つの集積回路メモリを連鎖接続して、例えば、パソコン用のメモリモジュールに用い得る。他の実施形態において、ビットフィールド８６に追加のビットを含むと、５つ以上の集積回路メモリを互いに連鎖接続し得る。例えば、３つのビットによって、最大８つの集積回路メモリを互いに連鎖接続し得る。ビットフィールド８５は、上述したように、ＦＣＳビットを記憶するためのものである。ビットフィールド８８は、アクセスされるアドレスを、ビットフィールド８６によって選択されたメモリに記憶するためのものである。ビットフィールド８８のビット数は、メモリセルの数及びメモリの構成に依存する。ビットフィールド８９は、アドレスパケットの終端を示すための“Ｅｎｄ＿Ｂｉｔ”を含む。
【００２９】
図５は、図１のメモリ用のシリアルデータパケット９０を示すブロック図である。データパケット９０は、アドレスパケット８０と同時に、低電圧差動信号ＲｘＤＱ／ＲｘＤＱ＊としてメモリ１０に送信される。データパケット９０において、ビットフィールド９１は、データパケットの開始を示すためのビットを含む。ビットフィールド９２は、メモリ動作が読み出し又は書き込みかに依存して、読み出しデータ又は書き込みデータのいずれかを含む。ビットフィールド９２に含まれるデータビットの数は、任意の数であってよい。一実施形態において、データビットの数は、キャッシュライン幅に等しい。ビットフィールド９３は、日付パケットの終了ビットを含む。ビットフィールド９４は図２で説明したように、ＦＣＳビットを含む。
【００３０】
図６は、図１のメモリで実現されるメモリシステム１００を示すブロック図である。メモリシステム１００は、プロセッサ１０８に接続され、メモリ１０、１０２、１０４、及び１０６を含む。各メモリ１０２、１０４、及び１０６は、図１〜５に示して上述したように、メモリ１０と同様である。メモリシステム１００において、メモリ１０は、プロセッサ１０８から差動アドレス信号ＣＡ／ＣＡ＊を受信するための入力と、プロセッサ１０８とメモリシステム１００との間で差動データ信号ＴｘＤＱ／ＴｘＤＱ＊及びＲｘＤＱ／ＲｘＤＱ＊を送信するための双方向端子と、を有する。また、メモリ１０は、メモリ１０２のアドレス入力に差動アドレス信号ＣＡ＿ＣＨＡＩＮ／ＣＡ＿ＣＨＡＩＮ＊を供給するための出力と、メモリ１０とメモリ１０２の端子との間で差動データ信号ＴｘＤＱ＿ＣＨＡＩＮ／ＴｘＤＱ＿ＣＨＡＩＮ＊を送信するための端子と、を有する。メモリ１０２は、メモリ１０４のアドレス入力に差動アドレス信号ＣＡ１ＣＨＡＩＮ／ＣＡ１ＣＨＡＩＮ＊を供給するための出力と、メモリ１０４のデータ端子間において、データ信号ＴｘＤＱ１ＣＨＡＩＮ／ＴｘＤＱ１ＣＨＡＩＮ＊及びＲｘＤＱ１ＣＨＡＩＮ／ＲｘＤＱ１ＣＨＡＩＮ＊の通信を行うための端子と、を有する。同様に、メモリ１０４は、メモリ１０６のアドレス入力にアドレス信号ＣＡ２ＣＨＡＩＮ／ＣＡ２ＣＨＡＩＮ＊を伝達し、また、メモリ１０４及び１０６の双方向端子間において、データ信号ＴｘＤＱ２ＣＨＡＩＮ／ＴｘＤＱ２ＣＨＡＩＮ＊及びＲｘＤＱ２ＣＨＡＩＮ／ＲｘＤＱ２ＣＨＡＩＮ＊の通信を行う。
【００３１】
アドレス及びデータを受信する場合、及びチェーン内の次のメモリにデータを送信する場合、連鎖接続されたメモリは、受信経路及び送信経路に供給された全ての機能を必ずしも用いない。例えば、ＣＡ／ＣＡ＊において受信された連続するアドレスは、受信器増幅器１１０を通過して、適応等化器１１２を使用し、そして、送信器増幅器１２２に直接到達し、そこを出てＣＡ＿ＣＨＡＩＮ／ＣＡ＿ＣＨＡＩＮ＊になり得る。送信器増幅器の機能は、受信器クロックを用いて、行われる。同様に、ＲｘＤＱ／ＲＸＤＱ＊は、ＲｘＤＱ＿ＣＨＡＩＮ／ＲｘＤＱ＿ＣＨＡＩＮ＊によって受信し、適応等化器１１２を介して送信器増幅器１２２に再送信し得る。図６に示すように、アドレス・レイテンシ及びＣＡＳ（コラム・アドレス・ストローブ）レイテンシは、チェーン内の位置に基づき、各メモリに対して調整される。
【００３２】
各メモリ１０、１０２、１０４、及び１０６は、２ビットチップアドレス信号ＤＣ＿ＡＤＤＲＥＳＳを受信するための２つの入力を有する。図６に示すように、２ビットアドレスの値は、メモリシステム１００の各メモリに対して固有である。例えば、メモリ１０は、［０、０］のＤＣ＿ＡＤＤＲＥＳＳが割り当てられ、メモリ１０２は、［０、１］のＤＣ＿ＡＤＤＲＥＳＳが割り当てられ、メモリ１０４は、［１、０］のＤＣ＿ＡＤＤＲＥＳＳが割り当てられ、メモリ１０６は、［１、１］のＤＣ＿ＡＤＤＲＥＳＳが割り当てられる。一例として、［１、０］がビットフィールド８６にある状態で、アドレスパケット８０がプロセッサ１０８から伝達される場合、メモリ１０４がアクセスされ、ビットフィールド８８からアドレスを受信する（図４参照）。アドレスパケット８０は、複数の連続する差動信号ＣＡ／ＣＡ＊の形態でメモリ１０の差動アドレス入力端子に供給される。アドレスパケット８０は、アドレスバッファ４２に供給され、そして、そこで差動信号ＣＡ＿ＣＨＡＩＮ／ＣＡ＿ＣＨＡＩＮ＊としてメモリ１０を出て、アドレス入力端子メモリ１０２に供給される。アドレスパケットは、同様にして、他の各メモリに供給される。アドレスパケットに応じて、メモリ１０４は、読み出し動作時、プロセッサ１０８にデータパケット９０を供給するか又は書き込み動作時、プロセッサ１０８からデータパケット９０を受信する。例えば、メモリアクセスが、メモリ１０４からの読み出し動作である場合、データパケットは、メモリ１０２及び１０を介してプロセッサ１０８に供給される。連続するアドレス及びデータ信号は、極めて高速で、例えば、１秒間当たり２ギガビット以上でクロック制御されることから、同等な従来のＤＲＡＭより低い消費電力で、極めて迅速にデータを供給し得る。
【００３３】
プロセッサ１０８は、メモリ１０、１０２、１０４、及び１０６を初期化できるように、また、メモリ１０、１０２、１０４、及び１０６により共有されるバスを適切に駆動できるように、メモリ１０、１０２、１０４、及び１０６のレジスタ及びインターフェイスと同様なレジスタ及びインターフェイスを含む。
【００３４】
例示の目的のために選択された本明細書の実施形態に対する種々の変更及び変形は、当業者には、容易に起こるであろう。そのような変形及び変更が本発明の範囲から逸脱しない限り、それらは、本発明の範囲内に含まれるものとし、この範囲は、添付の特許請求の範囲の請求項の適正な解釈によってのみ評価される。
【図面の簡単な説明】
【００３５】
【図１】本発明に基づく集積回路メモリを示すブロック図。
【図２】図１の送受信器を示すブロック図。
【図３】図１のメモリのモードレジスタを示すブロック図。
【図４】図１のメモリ用のシリアルアドレスパケット構成を示すブロック図。
【図５】図１のメモリ用のシリアルデータパケット構成を示すブロック図。
【図６】図１のメモリを有するメモリシステムを示すブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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