(57)【要約】  強誘電性キャパシタ構造を製造するための方法（１００）が提供され、この方法は、半導体デバイス内のパターニングされた強誘電性キャパシタ構造をエッチング及びクリーニングする方法（１２８）を含む。この方法は、上部電極の一部をエッチングし（１４０）、強誘電性材料をエッチングし（１４１）、下部電極をエッチングして（１４２）、パターニングされた強誘電性キャパシタ構造を画定し、更に下部電極拡散障壁構造の一部をエッチングする（１４３）ことを含む。この方法は更に、パターニングされた強誘電性キャパシタ構造を第１のアッシング・プロセスを用いてアッシングし（１４４）、第１のアッシング・プロセスの後ウェット・クリーニング・プロセスを実行し（１４５）、ウェット・クリーニング・プロセスの直後に、パターニングされた強誘電性キャパシタ構造を第２のアッシング・プロセスを用いて高温の酸化雰囲気中でアッシングする（１４６）ことを含む。
2008526000.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイス内に強誘電性キャパシタ構造を製造する方法であって、この方法は、
誘電性材料の上に下部電極拡散障壁構造を形成し、下部電極は誘電性材料内の導電性構造に少なくとも部分的に連結し、
下部電極拡散障壁構造の上に下部電極を形成し、
下部電極の上に強誘電性材料を形成し、
強誘電性材料の上に上部電極を形成し、
パターニングされたエッチング・マスクを上部電極の上に形成し、パターニングされたエッチング・マスクは、上部電極の一部を露出させ、
パターニングされたエッチング・マスクを用いて、上部電極、強誘電性材料、及び下部電極の一部をエッチングして、パターニングされた強誘電性キャパシタ構造を画定し、
パターニングされたエッチング・マスクを用いて下部電極拡散障壁構造の一部をエッチングし、
パターニングされた強誘電性キャパシタ構造を、第１のアッシング・プロセスを用いてアッシングし、
第１のアッシング・プロセスの後、ウェット・クリーニング・プロセスを実行し、更に、
ウェット・クリーニング・プロセスの直後、パターニングされた強誘電性キャパシタ構造を、第２のアッシング・プロセスを用いて酸化雰囲気中で約摂氏３００度又はそれ以上の温度でアッシングする
ことを含む方法。
【請求項２】
請求項１に記載の方法であって、第１のアッシング・プロセス、ウェット・クリーニング・プロセス、及び第２のアッシング・プロセスは、下部電極拡散障壁構造の一部をエッチングした後、及びパターニングされた強誘電性キャパシタ構造の上に上部拡散障壁又は誘電体材料が形成される前に実行される方法。
【請求項３】
請求項１又は請求項２に記載の方法であって、第１のアッシング・プロセス、ウェット・クリーニング・プロセス、及び第２のアッシング・プロセスは、上部電極、強誘電性材料、及び下部電極の一部をエッチングした後、及び下部電極拡散障壁構造の一部をエッチングする前に実行される方法。
【請求項４】
請求項１又は請求項２に記載の方法であって、第１のアッシング・プロセス、ウェット・クリーニング・プロセス、及び第２のアッシング・プロセスは、下部電極拡散障壁構造の一部をエッチングした後、及びパターニングされた強誘電性キャパシタ構造の上に上部拡散障壁又は誘電体材料が形成される前に実行される方法。
【請求項５】
請求項１に記載の方法であって、更に
下部電極拡散障壁構造の一部をエッチングした後、第２のウェット・クリーニング・プロセスを実行し、更に
第２のウェット・クリーニング・プロセスの後、パターニングされた強誘電性キャパシタ構造を、第３のアッシング・プロセスを用いてアッシングすること
を含む方法。
【請求項６】
請求項１から請求項５のうち任意の請求項に記載の方法であって、第２のアッシング・プロセスの後、パターニングされた強誘電性キャパシタ構造の上に上部拡散障壁又は誘電体材料を形成することを更に含む方法。
【請求項７】
半導体デバイス内の強誘電性キャパシタ構造をエッチング及びクリーニングする方法であって、
上部電極、強誘電性材料、及び下部電極の一部をエッチングして、パターニングされた強誘電性キャパシタ構造を画定し、
下部電極拡散障壁構造の一部をエッチングし、
パターニングされた強誘電性キャパシタ構造を、第１のアッシング・プロセスを用いてアッシングし、
第１のアッシング・プロセスの後、ウェット・クリーニング・プロセスを実行し、更に、
ウェット・クリーニング・プロセスの後、パターニングされた強誘電性キャパシタ構造を、第２のアッシング・プロセスを用いて酸化雰囲気中で約摂氏３００度又はそれ以上の温度でアッシングし、ウェット・クリーニング・プロセスと第２のアッシング・プロセスとの間に材料形成処理がないこと
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的に半導体デバイスに関し、更に特定して言えば、半導体デバイスの製造において、エッチングされた強誘電性キャパシタ構造をクリーニングする方法に関連する。
【背景技術】
【０００２】
メモリ・システムは、パーソナル・コンピュータ・システム、組み込みプロセッサ・ベースのシステム、ビデオ画像処理回路、携帯電話、及び同様のものなど、多くの電子製品で用いられる、データ、プログラム・コード、及び／又は他の情報の蓄積に用いられる。強誘電性メモリは、「ＦＲＡＭ」又は「ＦＥＲＡＭ」と呼ぶこともあり、通常、１トランジスタ１キャパシタ（１Ｔ１Ｃ）又は２トランジスタ２キャパシタ（２Ｔ２Ｃ）セル構成に構成される不揮発性形式のメモリであり、これらの構成において、各メモリ・セルは、アクセス・トランジスタと強誘電性誘電体材料を用いて形成されるセル・キャパシタとの１つ又はそれ以上の対を含む。ＦＥＲＡＭメモリ・セルの不揮発性は、セル・キャパシタの強誘電性誘電体材料の双安定（ｂｉ−ｓｔａｂｌｅ）又は多安定（ｍｕｌｔｉ−ｓｔａｂｌｅ）特性に起因し、この強誘電性材料は多数の電気的に区別し得る安定状態を有している。強誘電性メモリは大抵、単体メモリ集積回路（ＩＣ）に及び／又はオンボード不揮発性メモリ、マイクロプロセッサ、ＤＳＰ、通信チップなどを有する論理回路などの他の半導体製品に製造される。強誘電性メモリ・セルは、典型的に、折り返しビット線、開放型ビット線などのアレイ・アーキテクチャに構成され、個別のセルは、アドレス復号器回路からのプレート線及びワード線信号によって選択され、このデータは、ラッチ又はセンスアンプ回路を用いてビット線に沿ってセルから読み出されるか又はセルへ書き込まれる。典型的な１Ｔ１Ｃメモリ・セルにおいて、強誘電性キャパシタはプレート線信号とＭＯＳセル・トランジスタのソース／ドレインとの間に結合され、他方のソース／ドレインはビット線に接続され、トランジスタ・ゲートはワード線制御信号に接続されて、読み出し及び書き込み動作の間キャパシタをビット線に選択的に結合する。
【０００３】
強誘電性メモリアレイは、典型的に、ＣＭＯＳ論理回路と共にデバイス・ウエハに構成され、セル・トランジスタは、そのデバイス内に論理トランジスタと同時に形成され、強誘電性キャパシタは、ウエハ基板の上のキャパシタ層に構成される。例えば、強誘電性セル・キャパシタの構成は、トランジスタ形成の後（例えば、標準の「フロントエンド」処理の後）、及び金属化又は相互接続処理の前（例えば、「バックエンド」処理の前）のＣＭＯＳ製造プロセス・フローに統合されてもよい。強誘電性キャパシタのＣＭＯＳプロセス・フローへの典型的な統合において、半導体本体上／内にトランジスタが形成され、トランジスタの上にＰＭＤ（ｐｒｅ−ｍｅｔａｌ  ｄｉｅｌｅｃｔｒｉｃ）層が、そのＰＭＤレベル誘電体を介してトランジスタのゲート及びソース／ドレイン端子へと延びるタングステン・コンタクトを含んで構成される。その後、強誘電性セル・キャパシタが、ＰＭＤレベルの上の第１のレベル間又は層間誘電体層（例えば、ＩＬＤ０）に構成され、ここで、セル・キャパシタ電極の一方（例えば、下部又は底部電極）は、タングステンＰＭＤコンタクトの１つを介してセル・トランジスタ端子（例えば、典型的に、ソース／ドレイン）に接続され、他方のキャパシタ電極（頂部又は上部電極）及び残りのトランジスタ端子の他の構成要素（例えば、信号配線）との相互接続は、ＩＬＤ０レベルより上の１つ又はそれ以上の金属化層又はレベルに提供される。
【０００４】
強誘電性セル・キャパシタを最初のＩＬＤ０レベル又は他のレベルに構成する際、上部キャパシタ電極と下部キャパシタ電極との間のリークだけでなく、下部電極の上に形成される強誘電性材料の結晶化度（ｃｒｙｓｔａｌｌｉｎｉｔｙ）及び配向を最小化することが重要である。しかし、従来の強誘電性セル製造手法は、大抵、特にキャパシタ寸法が一層小さく縮小される場合、許容しがたいレベルのリーク及び強誘電性セル・キャパシタの分極性能の劣化を招いており、そのため、半導体デバイスの製造において強誘電性キャパシタを製造するための改良された方法が必要とされている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の１つ又はそれ以上の側面を基本的に理解するために、簡略化した概要を以下に示す。この概要は、後に示す更に詳細な説明の前置きとして、本発明の１つ又はそれ以上の概念を簡略化した形式で示しており、本発明の包括的な全体像ではない。この点で、この概要が本発明の要所または決定的な要素を明らかにすることも、この概要が本発明の範囲を正確に記述することも意図していない。強誘電性セル・キャパシタ積層構造をパターニングするために用いられるエッチング・プロセスは、強誘電性材料の損傷を引き起こす可能性がある。本発明者らは、従来のポスト・エッチ・クリーニング・オペレーションは、強誘電性材料の損傷及びキャパシタ・リークの緩和を促進させ得るが、これらの問題点、特に、寸法がますます小さな寸法に縮小される場合のキャパシタ・リークは、強誘電性キャパシタを用いる半導体デバイスの製造において問題として残ることを見出している。本発明は、エッチングされた強誘電性キャパシタ構造が、上に重なる誘電体（ＩＬＤ）材料を形成する前にクリーニングされる、半導体製造手法に関連する。強誘電性キャパシタ構造を製造するための、及び半導体デバイス内のパターニングされた強誘電性キャパシタ構造をエッチング及びクリーニングするための方法が提供され、これらにより、キャパシタ・リーク及び他の性能劣化が緩和され得る。
【課題を解決するための手段】
【０００６】
本発明の１つの側面において、半導体デバイス内に強誘電性キャパシタ構造を製造するための方法が提供され、この方法は、誘電性材料の上に下部電極拡散障壁構造を形成し、更に、下部電極拡散障壁構造の上に下部電極を、下部電極の上に強誘電性材料を、及び強誘電性材料の上に上部電極を形成することを含む。その後、パターニングされたエッチング・マスクが上部電極の上に提供され、上部電極の一部を露出させる。この方法は更に、上部電極、強誘電性材料、及び下部電極の一部をエッチングして、パターニングされた強誘電性キャパシタ構造を画定し、パターニングされたエッチング・マスクを用いて、下部電極拡散障壁構造の一部及びエッチングすることを含む。また、この方法は、パターニングされた強誘電性キャパシタ構造を、第１のアッシング・プロセスを用いてアッシングし、第１のアッシング・プロセスの後、ウェット・クリーニング・プロセスを実行し、ウェット・クリーニング・プロセスの直後、パターニングされた強誘電性キャパシタ構造を、第２のアッシング・プロセスを用いて酸化雰囲気中で高温でアッシングすることを含む。一例において、第２のアッシング・プロセスは、ウェット・クリーニングの後、Ｏ２ガス・フローを用いて、約摂氏３００度又はそれ以上の温度で２分から３分間実行される。１つの実施例において、第１のアッシング・プロセス、ウェット・クリーニング・プロセス、及び第２のアッシング・プロセスは、下部電極拡散障壁構造をエッチングした後に実行され、代替の実施例では、下部電極拡散障壁構造は、第１のアッシング・プロセス、ウェット・クリーニング・プロセス、及び第２のアッシング・プロセスの前にエッチングされる。
【０００７】
本発明の別の側面は、半導体デバイス内の強誘電性キャパシタ構造をエッチング及びクリーニングする方法を提供し、この方法は、上部電極、強誘電性材料、及び下部電極の一部をエッチングして、パターニングされた強誘電性キャパシタ構造を画定し、下部電極拡散障壁構造の一部をエッチングし、パターニングされた強誘電性キャパシタ構造を第１のアッシング・プロセスを用いてアッシングし、第１のアッシング・プロセスの後ウェット・クリーニング・プロセスを実行し、及びウェット・クリーニング・プロセスの後、パターニングされた強誘電性キャパシタ構造を、第２のアッシング・プロセス用いて、酸化雰囲気中で約摂氏３００度など又はそれ以上の高温でアッシングし、ウェット・クリーニング・プロセスと第２のアッシング・プロセスとの間に材料形成処理がないことを含む。
【０００８】
以下の説明及び添付の図面は、本発明の或る例示の側面及び実施例を詳細に説明する。これらは、本発明の原理が用いられ得る様々な方法のうちの幾つかを示すに過ぎない。
【実施例】
【０００９】
本発明を、添付の図面を参照して説明し、これらの図面では、全体を通して同様の参照番号は同様の要素を示している。本発明は、エッチングされた強誘電性キャパシタ積層構造の高温アッシング・プロセス及びウェット・クリーニングの利用に関連し、これらにより、半導体デバイスの製造におけるキャパシタ・リークが緩和され得る。本発明は、任意の種類の半導体デバイス、例えば、強誘電性セル・キャパシタを備えたメモリ・セルを有するデバイス、又は強誘電性キャパシタが用いられる集積回路などの他のデバイスにおいて実施され得る。本発明の種々の側面及び利点を図面と関連させて本明細書に図示及び説明するが、図示する構造は必ずしも正確な縮尺で描かれていない。
【００１０】
図１Ａ及び１Ｂは、本発明の種々の側面に従って、シリコン基板４を含むウエハに形成される半導体デバイス２内にセル・トランジスタＴ及び強誘電性キャパシタＣを備えた、例示の強誘電性メモリ・セル（１Ｔ１Ｃ）を図示する。例示のデバイス２は、折り返しビット線アレイに構成され得る１Ｔ１Ｃセル構造を用いるが、本発明の種々の側面は、如何なる特定のセル・タイプ又はアレイ・アーキテクチャにも制限されず、代わりに２Ｔ２Ｃセル又は他のセル・タイプと共に用いられてもよく、全てのこのような代替の実施例は、本発明及び添付の特許請求の範囲に包含されると考えられる。図１Ａに図示するように、セル・トランジスタＴは、基板４の導電性ゲート電極とチャネル領域との間にゲート誘電体を有するゲート構造１０を含み、ＳＴＩ絶縁構造８間に位置する能動領域のチャネルの両側にソース／ドレイン６が形成され、トランジスタ・ソース／ドレイン６及びゲート１０の上に導電性珪化物構造７が形成される。
【００１１】
ＰＭＤ（ｐｒｅ−ｍｅｔａｌ  ｄｉｅｌｅｃｔｒｉｃ）１４が、基板４の上にセル・トランジスタＴを覆うように供給され、ＰＭＤ層１４には、任意の適切な誘電性材料及び厚みを用いることができる。任意の適切な材料及び寸法（例えば、タングステン（Ｗ）、ポリシリコン、又は他の導電性材料）を用いて、導電性記憶ノード・コンタクト１６ａ及び導電性ビット線コンタクト１６ｂが、ＰＭＤ層１４を介して形成されて、セル・トランジスタ・ソース／ドレイン６の珪化物構造７と接続し、ここで、ゲート１０の導電性ポリシリコン電極が、図示したデバイス２のメモリ・アレイ・ワード線接続を形成する。垂直の強誘電性キャパシタＣは、セル記憶ノード・ソース／ドレイン・コンタクト１６ａの上（例えば、ＰＭＤレベルの上）に形成され、二層下部電極拡散障壁構造３０ａ、３０ｂ、及び二層下部又は底部電極１８ａ、１８ｂ、その上を覆う強誘電性材料２０（この例ではＰＺＴ）、及びＰＺＴ２０の上の二層上部又は頂部電極２２を含む。パターニングされた強誘電性キャパシタＣの上に多層側壁又は上部拡散障壁４６が形成され、多層側壁又は上部拡散障壁４６は、アルミニウム酸化物材料ＡｌＯｘ及びシリコン窒化物材料ＳｉＮを含む。第１のレベル間又は層間誘電体層（ＩＬＤ０）２４が障壁４６の上に形成され、導電性コンタクト２６が誘電体２４を介して（及び障壁４６を介して）形成されて上部キャパシタ電極２２（プレート線）と及びＰＭＤレベル１４のビット線コンタクト１６と結合し、デバイス２は、更に上に重なる金属化層又はレベル（図示せず）を含んでいてもよい。
【００１２】
図１Ｂは、例示の強誘電性キャパシタＣの更なる詳細を図示し、強誘電性キャパシタＣは、多層上部（頂部）電極２２ａ、２２ｂ（総称して２２と呼ぶ）と多層下部（底部）電極１８ａ、１８ｂ（１８と総称する）との間の垂直のキャパシタ積層構造に挟まれたＰＺＴ強誘電性材料２０を含み、キャパシタ積層エッチ・ハードマスク３２の残った部分が、上部電極２２とＩＬＤ０プレート線コンタクト２６との間に位置する。下部電極拡散障壁３０ａ、３０ｂ（３０と総称する）の少なくとも一部が、ＰＭＤ誘電体１４の記憶ノード・コンタクト１６ａの上に形成される。本発明の範囲内で、任意の適切な単層又は多層の上部及び下部電極又は拡散障壁を用いることができる。キャパシタ誘電体２０の後続の処理の間、ＰＭＤコンタクト１６ａを保護するため、導電性拡散障壁３０が、下部電極層１８ａ及び１８ｂの蒸着の前に記憶ノード・コンタクト１６ａの上に形成される。導電性障壁３０は、コンタクト１６ａの劣化を防ぐ又は抑制する任意の適切な導電性材料又は複数の材料、例えば、ＴｉＡＩＮ、又は、ＴａＳｉＮ、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＨｆＡＩＮ、ＣｒＮ、ＴａＡｌＮ、ＣｒＡｌＮ、又は任意の他の導電性材料、又はそれらの積層又は組み合わせを含む、他の候補となり得る障壁（これらのうち幾つかは、ＴｉＮに比べ酸化速度が遅い）などであってよく、障壁３０ａ、３０ｂ（３０と総称する）は、一例において、約１００ｎｍ又はそれより薄い厚みを有するなど、薄いことが好ましい。デバイス２の例示の下部電極障壁３０は、任意の適切な厚み（例えば、一例では約４０ｎｍ）のＴｉＮの第１の障壁層３０ａ、及び図示した実施例の約３０ｎｍなどの任意の適切な厚みのＴｉＡｌＮの第２の障壁層３０ｂを含む。代替として、第２の障壁層３０ｂは、ＴｉＡｌＯＮであってもよく、又は、１つの候補となり得る実施例において約６０ｎｍの厚みを有するＴｉＡｌＮなど、単一の障壁層３０をコンタクト１６ａの全体又は一部の上に形成することもできる。
【００１３】
下部電極層１８は、その下にあるコンタクト１６ａと電気的に接続するように障壁３０の上に形成される。一例において、下部電極１８は、約２５〜１００ｎｍの全厚を有し、酸素内で安定であり、貴金属、又はＩｒ、ＩｒＯｘ、Ｐｔ、Ｐｄ、ＰｄＯｘ、Ａｕ、Ｒｕ、ＲｕＯｘ、Ｒｈ、ＲｈＯｘ、ＬａＳｒＣｏＯ３、（Ｂａ，Ｓｒ）ＲｕＯ３、ＬａＮｉＯ３などの導電性酸化物、又はそれらの積層又は組み合わせを含むが、他の材料も用いられ得る。ＰＺＴ材料が強誘電体２０に用いられる場合、適切な底部電極１８の例には、５０ｎｍのＩｒ、或いは３０ｎｍのＩｒＯｘ及び２０ｎｍのＩｒで構成される積層が含まれる。例示のデバイス２では、下部イリジウム（Ｉｒ）層１８ａは、障壁３０ｂ上に、図示した例の約２０ｎｍなどの任意の適切な厚みまで形成される。その後、下部イリジウム酸化物（ＩｒＯｘ）層１８ｂが、下部Ｉｒ層１８ａの上に、図示した実施例の約３０ｎｍなどの任意の適切な厚みまで形成される。ＩｒＯｘ層１８ｂは、上に重なるＰＺＴ材料２０内のキュアリング酸素欠損によるスイッチング耐久（ｓｗｉｔｃｈｉｎｇ  ｅｎｄｕｒａｎｃｅ）疲労特性を改善するように有利に機能し得、ＰＺＴ２０の形成の間、ＩｒＯｘ層１８ｂの減少（例えば、酸素含有量の損失）を防止又は緩和することが望ましい。
【００１４】
例示の強誘電性材料２０は、例えば、約３００から１０００Å、好ましくは一例の約７００Å、の任意の適切な厚みを有するＰＺＴであり、ＰＺＴは、有機金属化学気相蒸着（ＭＯＣＶＤ）などの任意の適切な蒸着方法又は他の材料形成手法によって、好ましくは、ＩｒＯｘ材料１８ｂの減少を防止又は抑制する方式で、デバイス２内に形成され得る。ＰＺＴキャパシタ誘電体２０の所望の材料特性を提供するために、任意のポスト蒸着高速熱アニール（ＲＴＡ）が用いられてもよい。任意の適切な強誘電性材料２０を用いることができ、本発明はＰＺＴに限定されない。
【００１５】
上部電極２２は、ＰＺＴ２０の上に約１００ｎｍなど又はそれより薄い任意の適切な厚みまで形成される上部ＩｒＯｘ層２２ａ、及び上部ＩｒＯｘ層２２ａの上に約１００ｎｍなど又はそれより薄い任意の適切な厚みまで形成される上部Ｉｒ層２２ｂを含む。パターニングされた強誘電性キャパシタ積層構造Ｃをエッチングする際に用いるため、上部Ｉｒ層２２ｂの上にハードマスク３２が形成され、このハードマスク３２はＴｉＮ、ＴｉＡｌＮなど任意の適切な材料であり得る。ＰＺＴ強誘電性材料２０と組み合わせて、上部ＩｒＯｘ層２２ａの代わりに他の材料で代替することもでき、その際、多数の相対する状態の書き込み／読み出しオペレーション（疲労）による劣化を最小にするため、単一の純貴金属ではなく、ＩｒＯｘ、ＲｕＯｘ、ＲｈＯｘ、ＰｄＯｘ、ＰｔＯｘ、ＡｇＯｘ、（Ｂａ，Ｓｒ）ＲｕＯ３、ＬａＳｒＣｏＯ３、ＬａＮｉＯ３、ＹＢａ２Ｃｕ３Ｏ７−ｘなどの導電性酸化物頂部電極を有することは利点となる。また、本発明の厳密な要求条件ではないが、上部電極構造のその後形成されるプレート線コンタクト２６及びハードマスク３２への接続に低抵抗を提供するため、上部酸化物層２２ａの上に上部Ｉｒ層２２ｂ又は別の適切な貴金属層を有することは利点となる。
【００１６】
導電性ハードマスク３２は、上部電極２２の上に蒸着され、その後、任意の適切なリソグラフィ手法を用いてパターニングされる。その後、パターニングされたハードマスク３２は、上部及び下部電極及びＰＺＴ２０を選択的にエッチングする際に用いられて、図１Ｂに示すようなパターニングされた垂直の強誘電性キャパシタ構造Ｃを画定する。また、その単一のマスク３２が、露出された下部電極拡散障壁二層構造３０ａ、３０ｂをエッチングするために例示のデバイス２に用いられるが、この単一の積層エッチング・マスク３２の利用は、デバイス２内の強誘電性キャパシタＣの寸法の縮小を促進する。ハードマスク３２は、任意の適切な単層又は多層材料であってもよく、キャパシタ積層構造パターニングの後、上部電極の上に残っている必要はない。例示のデバイス２では、単層のＴｉＮ又はＴｉＡｌＮ３２が、上部Ｉｒ層２２ｂの上に形成され、パターニングされ、強誘電性キャパシタ構造Ｃをエッチングする間、エッチング・マスクとして用いられる。
【００１７】
デバイス２は更に、パターニングされたキャパシタ積層構造Ｃの上に形成される単層又は多層の上部又は側壁拡散障壁４６を含み、これは、後続の製造処理の間、ＰＺＴ材料２０への水素拡散を抑制するよう機能する。例示のデバイス２では、水素障壁４６は、パターニングされたキャパシタＣの上に形成されるアルミニウム酸化物（ＡｌＯｘ）第１層、及びＡｌＯｘの上に形成されるシリコン窒化物（ＳｉＮ）第２上部拡散障壁層を含む。その後、上部障壁４６の上にＩＬＤ０材料２４が形成され、キャパシタＣの上部電極への接続（例えば、プレート線接続）のため導電性コンタクト２６がＩＬＤ０２４を介して形成され、このプレート線コンタクト２６は、図１Ｂに示すように、残っているハードマスク３２の一部を介してＩｒ層２２ｂに結合されてもよく、或いは上部Ｉｒ２２ｂに直接接続されてもよい。
【００１８】
ここで図２から図６Ｉを参照すると、図２、図３、及び図５は、本発明の１つ又はそれ以上の側面に従って、例示の半導体デバイス製造プロセス・フロー又は方法１００の２つの例示の実施例を図示し、図４Ａから図４Ｔ及び図６Ａから図６Ｉは、製造の種々の段階の処理を受ける例示のデバイス２を図示する。図２、図３、及び図５の方法１００は一連の行為又は事象として図示及び説明されているが、本発明は、このような行為又は事象の説明される順序に制限されないことを理解されたい。例えば、幾つかの行為は、本発明に従って、異なる順序で、及び／又は本明細書に図示及び／又は説明されたものとは別の他の行為又は事象と同時に成されてもよい。また、本発明に従った方法を実施するために、図示した全ての工程が必ずしも必要とされるわけではない。
【００１９】
更に、本発明の方法は、本明細書に図示及び説明されるデバイスの製造に関連して実施され得るだけでなく、図示されていない他のデバイス及び構造に関連して実施されてもよいことに注意されたい。例えば、例示の方法１００は、上述の例示の半導体デバイス２、又は他の強誘電性メモリ・デバイス及びその強誘電性キャパシタを製造する際に用いられ得る。また、以下の例は、ＰＺＴ強誘電性材料及びＩｒ／ＩｒＯｘ電極材料を用いて形成される例示の強誘電性キャパシタを図示するが、本発明は、任意の適切な誘電性材料及び電極材料と共に製造される強誘電性キャパシタに関連して用いることができ、そのような全ての変形の実施例は、本発明の範囲に含まれると考えられる。
【００２０】
また、例示の半導体デバイスは、本明細書では、フロントエンド・コンタクト形成後及び上に重なる金属化レベルの形成前に、誘電体層又はレベル（図１Ａ及び１ＢのＩＬＤ０２４）に形成される強誘電性キャパシタＣと共に示されているが、本発明の種々の側面は、例えば、強誘電性キャパシタがマルチレベル半導体デバイス設計の任意のレベルに形成される、製造プロセスの他の地点で用いることができる。更に、本発明は、任意の種類の半導体本体の上又は中に製造される半導体デバイス（例えば、集積回路）に用いられ得、これらは、シリコン基板（例えば、図１Ａ、図１Ｂ、図４Ａから図４Ｔ、及び図６Ａから図６Ｉのデバイス２内の半導体本体４など）、ＳＯＩウエハ、基板の上に形成されるエピタキシャル層などを含むが、これらに限定されない。この点で、本発明は、本明細書に図示及び／又は説明される例に制限されず、全てのこのような代替の実施例が本発明の範囲及び添付の特許請求の範囲に含まれることを意図している。
【００２１】
図２は、１２８にキャパシタ積層エッチング及びクリーニングを含む方法１００を図示し、１２８の処理の１つの例示の実施例が、図３に更に図示されている。図４Ａから４Ｔは、順に、更に以下に説明するように、図２及び３の実施例に従って処理されるデバイス２を示す。また、図５は、図２の１２８のキャパシタ積層エッチング及びクリーニングの代替の実施例を提供し、図６Ａから６Ｉは、図２及び図５の例示の実施例に従ったデバイス２の製造を示す。
【００２２】
図２において、方法１００は１０２で開始し、１０４で、半導体本体４のｎ及びｐウェルの形成、及びウエハのフィールド領域の絶縁構造（例えば、図４ＡのＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造８又はシリコンの局所酸化（ＬＯＣＯＳ）手法を用いて形成されるフィールド酸化物構造）の形成など、フロントエンド処理が実行される。１０６で、論理又はアナログ回路用及び強誘電性メモリ・セル用にトランジスタが形成される（例えば、例示のメモリ・セル・トランジスタＴが図４Ａの半導体本体４に形成される）。１０８で、珪化物構造７がトランジスタ端子（例えば、ソース／ドレイン及びゲート）に形成され、本明細書ではＰＭＤ（ｐｒｅ−ｍｅｔａｌ  ｄｉｅｌｅｃｔｒｉｃ）（図４ＡのＰＭＤ層１４）と呼ぶ、最初の誘電性材料がトランジスタの上に形成され、セル・トランジスタ・ビット線ソース／ドレイン６での珪化物７への接続のため、及び、その後形成される強誘電性セル・キャパシタとの記憶ノードでの接続のためのソース／ドレイン６での珪化物７への接続のため、導電性コンタクト１６（例えば、タングステン、ポリシリコン、又は他の導電性材料）がＰＭＤ層を介して形成される。例示のデバイス２では、ゲート１０は、ワード線構造を形成し、ここで、コンタクト１６は、図４Ａに図示するように、必ずしも個別のトランジスタ・ゲート１０の真上に形成される必要はない。最初のＰＭＤ層１４を形成する際に任意の所望の厚みの任意の適切な誘電性材料１４を１０８で用いることができる。１つの候補となり得る実施例において、ＰＭＤ材料１４の一部を選択的にエッチングするため、選択的エッチング・プロセス（図示しないが、反応性イオン・エッチング又は適切なエッチング・マスクを用いた他の適切なエッチング・プロセス）が１０８で用いられ、これにより、図４Ａに図示するように、導電性コンタクト１６ａ及び１６ｂを形成するためタングステン又は他の導電性材料１６がその中に供給される、開口部が形成される。
【００２３】
１１０〜１２２において、強誘電性キャパシタ層が、ＰＭＤ層１４及びそのコンタクト１６の上に形成され（図４Ｂ〜４Ｈ）、これらは、上部及び下部導電性キャパシタ電極及び拡散障壁層３０、１８、２２、及び電極層１８と２２との間の強誘電性材料（ＰＺＴ）層２０の形成を含む。その後、１２４及び１２６で、導電性積層エッチング・ハードマスクが形成され、パターニングされる（図４Ｉ及び４Ｊ）。単層又は多層を含む、強誘電性キャパシタ誘電体、電極、及び障壁層を形成する際に、一般に、任意の適切な材料、材料厚み、及び層形成プロセスが本発明の範囲内で用いられ得る。
【００２４】
図示した実施例では、二層導電性底部又は下部電極拡散障壁構造３０が、１１０及び１１２でまず形成され、１１０で、ＰＭＤ誘電体１４及びＰＭＤタングステン・コンタクト１６の上に、スパッタリング、化学気相蒸着（ＣＶＤ）、又は他の適切な材料蒸着プロセス１５２を介して約４ｎｍの厚みまで形成されるＴｉＮ層３０ａを含み（図４Ｂ）、これらに限定されないが、ＴａＳｉＮ、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、ＨｆＡＩＮ、ＣｒＮ、ＴａＡｌＮ、ＣｒＡｌＮ、又は任意の適切な厚みまで形成される任意の他の導電性材料３０を含むが、他の材料及びプロセスも用いられ得る。例示の方法１００では、ＴｉＮ層３０ａの形成のために用いられる蒸着プロセス１５２は、Ａｒ＋Ｎ２又はＡｒ＋ＮＨ３を用いる反応性スパッタ蒸着であるが、プロセス１５２のＡｒの代わりに他の不活性ガスで代替することもできる。他の適切な蒸着手法１５２は、化学気相蒸着（ＣＶＤ）又はプラズマ・エンハンストＣＶＤ（ＰＥＣＶＤ）を含み得る。更に図４Ｃを参照すると、タングステン（Ｗ）がコンタクト１６に用いられる場合、例示のデバイス２のように、二層拡散障壁３０ａ及び３０ｂを蒸着することが好ましい。図２の１１２で、ＴｉＡｌＮ又はＴｉＡｌＯＮ層３０ｂが、図４Ｃに図示するように、蒸着プロセス１６０を介してＴｉＮ層３０ａの上に蒸着される。層３０ｂは、１１２で、図示した実施例の約３０ｎｍなどの任意の適切な厚みまで形成され得る。任意の適切な蒸着プロセス１６０が１１２で用いられ得、物理気相蒸着（ＰＶＤ）、ＣＶＤ又はＰＥＣＶＤ蒸着を含むがこれらに限定されず、ＴｉＡｌＮの好ましいアルミニウムの割合は約３０〜６０％Ａｌであり、改良された酸化抵抗を有するために更に好ましくは、約４０〜５０％である。
【００２５】
その後、１１４及び１１６で下部電極層１８が形成される。１１４で、図４Ｄに示すように、蒸着プロセス１６２を介して障壁３０の上に下部電極金属層１８ａが形成される。例示のデバイス２では、層１８ａは、スパッタ蒸着プロセス１６２によって、摂氏４５０度より低い蒸着温度で約２０ｎｍの厚みまで蒸着されたＩｒであるが、１１４でＣＶＤ又はＰＶＤプロセス及び他の材料及び厚みを代替として用いることもできる。層１８ａに用いられ得る他の適切な導電性材料は、ＩｒＯｘ、Ｐｔ、Ｐｄ、ＰｄＯｘ、ＩｒＰｔ合金、Ａｕ、Ｒｕ、ＲｕＯｘ、（Ｂａ，Ｓｒ，Ｐｂ）ＲｕＯ３、（Ｓｒ，Ｂａ，Ｐｂ）ＩｒＯ３、Ｒｈ、ＲｈＯｘ、ＬａＳｒＣｏＯ３など、又はそれらの任意の積層又は組み合わせを含むが、これらに限定されない。その後１１６で、図４Ｅに図示するように、ＰＶＤ又はスパッタ蒸着プロセス１６４を用いて、例示のデバイス２では約３０ｎｍの厚みまで蒸着された下部ＩｒＯｘなどの金属酸化物層１８ｂが形成される。一般に、図示したデバイス２の上部及び下部電極１８及び２２は、どちらもイリジウム及びイリジウム酸化物（Ｉｒ及びＩｒＯｘ）を含む二層であり、電極のＩｒＯｘ層１８ｂと２２ａとの間にはチタン酸ジルコン酸鉛（ＰＺＴ）強誘電性材料２０が形成され、Ｉｒ１８ａの第１層及び上に重なるＩｒＯｘ層１８ｂは、図示したデバイス２の障壁層３０ａ及び３０ｂと共に用いられるが、これらの層について、本発明は如何なる特定の材料又は厚みにも制限されない。
【００２６】
更に図４Ｆを参照すると、その後、１１８で、下部ＩｒＯｘ層１８ｂの上にＰＺＴ強誘電性材料２０が形成される。材料２０は、任意の適切な強誘電性材料を用いる有機金属化学気相蒸着（ＭＯＣＶＤ）など、任意の適切な蒸着プロセス１７２を用いて、１１８で下部電極材料１８ｂの上に蒸着され、任意の適切な蒸着プロセス１７２は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（チタン酸ジルコン酸鉛：ＰＺＴ）、ドナー（Ｎｂ、Ｌａ、Ｔａ）アクセプタ（Ｍｎ、Ｃｏ、Ｆｅ、Ｎｉ、Ａｌ）及び／又は両方を有するドープされたＰＺＴ、又はＳｒＴｉＯ３、ＢａＴｉＯ３又はＣａＴｉＯ３でドープされた及び合金化されたＰＺＴ、又はそれらの積層又は組み合わせ、又は任意の所望の厚み（例えば、３００から１０００Å、図示した例では好ましくは約７００Å）まで形成された他の（例えば、ＰＺＴではない）強誘電性材料を含むが、これらに限定されない。
【００２７】
ここで図２及び図４Ｇを参照すると、ＰＺＴ材料２０の蒸着の後、１２０〜１２２で、その上に貴金属層を有する、Ｉｒ、ＩｒＯｘ、ＲｕＯｘ、ＲｈＯｘ、ＰｄＯｘ、ＰｔＯｘ、ＡｇＯｘ、（Ｂａ，Ｓｒ）ＲｕＯ３、ＬａＳｒＣｏＯ３、ＬａＮｉＯ３、ＹＢａ２Ｃｕ３Ｏ７−Ｘ、又はそれらの積層又は組み合わせなど、任意の適切な導電性材料又は複数の材料を用いて、頂部電極２２が形成される。図示したデバイス２では、上部電極２２は、ＰＺＴ２０の上に形成される上部ＩｒＯｘ層２２ａ及びＩｒＯｘ層２２ａの上に形成されるＩｒ層２２ｂを含む二層であり、電極層２２は、１２０及び１２２で、本発明に従った任意の適切なプロセスを用いて任意の所望の厚みまで形成され得る。図示した例では、上部ＩｒＯｘ層２２ａは、１２０で、Ａｒ＋Ｏ２中のスパッタ蒸着プロセス又は反応性ＰＶＤプロセス１７４を介して、強誘電性材料２０の上面上に約１００ｎｍ又はそれより薄い厚み（例えば、一例では約３０ｎｍ）まで形成される（図４Ｇ）。この実施例において、Ｐｂベースの強誘電体２０の場合、多数の相対する状態の書き込み／読み出しオペレーション（疲労）による劣化を最小にするため、ＰＺＴ２０のすぐ上に純貴金属ではなく、ＩｒＯｘ、ＲｕＯｘ、ＲｈＯｘ、ＰｄＯｘ、ＰｔＯｘ、ＡｇＯｘ、（Ｂａ，Ｓｒ）ＲｕＯ３、ＬａＳｒＣｏＯ３、ＬａＮｉＯ３、ＹＢａ２Ｃｕ３Ｏ７−Ｘなどの導電性酸化物頂部電極を有することが有利となる。また、第１の上部電極材料２２ａが酸化物である場合、その後形成される金属プレート線コンタクト２６と酸化物２２ａとの間の低コンタクト抵抗を維持するのを促進するため、その上に貴金属層２２ｂを有することが利点となる。このため、例示の方法１００では、上部Ｉｒ層２２ｂ又は他の適切な金属が１２２で蒸着され、例示の上部Ｉｒ層２２ｂは、図４Ｈに示すように、蒸着プロセス１８２を用いてデバイス２の上部ＩｒＯｘ２２ａの上に約１００ｎｍ又はそれより薄い厚みまで蒸着される。任意の適切な蒸着プロセス１８２、導電性材料２２ｂ、及び厚みを１２２で用いることができ、例示のプロセス１８２は、約２０ｎｍのＩｒ２２ｂを形成するためＡｒ中でのＰＶＤ蒸着である。
【００２８】
更に図４Ｉを参照すると、１２４で、蒸着プロセス１８３を介して、ＴｉＮ、ＴｉＡｌＮ又は他の適切な導電性材料のハードマスク層３２が形成され（例えば、上部Ｉｒ層２２ｂの上に蒸着される）、ハードマスク３２は、任意の適切な厚みの単層又は多層構造であり得る。図４Ｊに図示するように、その後、ハードマスク材料３２は、後続のキャパシタ積層構造のエッチングにおいてエッチング・ハードマスクとして機能するように、下にある層２２、２０、１８、及び３０の、デバイス２のキャパシタ領域となり得る部分を覆うようにパターニングされ、デバイス２の残りを露出させる。このようにして、ハードマスク材料３２は、１２８のエッチング・プロセスを実行する前に、キャパシタＣの所望の最終的な寸法（面積）及び形状に従ってパターニングされる。
【００２９】
１２８で、パターニングされたハードマスク３２を用いるエッチングによって、キャパシタ積層構造が画定され、図３は、本発明に従った１２８のエッチング及びクリーニング処理の１つの例示の実施例を図示する。特に、発明者らは、キャパシタ電極及び誘電体層がパターニングされた（例えば、エッチングされた）後、酸化雰囲気中で第１のアッシング・オペレーション、ウェット・クリーニング・オペレーション、及び第２のアッシング・オペレーションを（ウェット・クリーニングと第２のアッシングとの間に介在する蒸着工程がない状態で）実行することにより、強誘電性キャパシタ・リークの量が低減されることを見出しており、図３及び図４Ｋから図４Ｑのエッチング及びクリーニング実施例は、これらのクリーニング工程を下部電極拡散障壁層３０のエッチングの後実行し、図５及び図６Ａから図６Ｉの実施例は、これらのクリーニング工程を、下部電極１８と下部電極拡散障壁３０のエッチングの間に実行する。
【００３０】
ここで図３及び図４Ｋを参照し、キャパシタ電極及び強誘電性材料層２２、１８、及び２０は、個別のエッチング・プロセス及び個別のマスクを用いてエッチングされてもよく、又はこれらは、本発明の範囲内で単一のプロセス及び単一のマスク３２を用いてエッチングされてもよい。例示のデバイス２では、図４Ｋに示すように、単一のエッチング・マスク３２が、上部電極層２２ａ及び２２ｂの露出された部分の除去で開始する反応性イオン・エッチング（ＲＩＥ）プロセス１８４と関連して、図３の１４０〜１４３で用いられる。１４１で、強誘電性材料２０の露出された部分は、プロセス１８４（図４Ｌ）によって取り除かれる。プロセス１８４は下部電極層１８の露出された部分を取り除くため１４２で継続し、これにより、図４Ｍに図示するように、パターニングされた強誘電性キャパシタ構造Ｃが画定される。この実施例では、その後、エッチング・プロセス１８４は、図４Ｎに示すように、下部電極拡散障壁層３０の露出された部分を取り除くため１４３で継続し、エッチング・プロセス１８４のエッチング化学物質（ｃｈｅｍｉｓｔｒｙ）及び設定は層毎に調節されてもよく、又は個別のエッチング・プロセスが用いられてもよい。なお、キャパシタ構造層をパターニングする際に任意の適切なエッチング・プロセス又は複数のプロセスを用いることができ、本発明は、反応性イオン・エッチング手法に制限されないことに注意されたい。
【００３１】
その後、本発明に従って、１４４〜１４６でポスト・エッチ・クリーニングが実行される。１４４で、パターニングされた強誘電性キャパシタ構造Ｃが、第１のアッシング・プロセス１８５（図４Ｏ）を用いてアッシングされ、これは、本発明の範囲内の任意の適切なアッシング・プロセスであり得る。一例において、第１のアッシング・プロセス１８５は、キャパシタ積層エッチング・プロセス１８４で生じた残留粒子を取り除くため、約４８０秒間、約１４００Ｗの電力、及び約２０００ｍＴの圧力下で、約３５００／５００ｓｃｃｍの流量の酸素（例えば、Ｏ２＋Ｎ２）を用いる、約摂氏２５０度のチャック温度でのプラズマを用いるが、任意の適切なアッシング・プロセス及びパラメータを本発明の範囲内で用いることができる。
【００３２】
１４５で、積層構造Ｃを更にクリーニングするため、脱イオン（ＤＩ）水、又は適切な濃度のリン酸又は硫酸水を含むがこれらに限定されない、任意の適切な流体を用いて、ウェット・クリーニング・プロセス１８６が実行され（図４Ｐ）、例示のウェット・クリーニング・オペレーション１８６はほぼ室温で実行され、或いはわずかに高めた温度で実行されてもよい。任意の適切なウェット・クリーニング・プロセス１８６を１４５で本発明の範囲内で実行することができる。
【００３３】
その後、第２のアッシング・オペレーション１８８が１４６で実行され（図４Ｑ）、ウェット・クリーニング・プロセス１８６と第２のアッシング・プロセス１８８との間に介在する材料形成工程はない（例えば、第２のアッシングは、１４５のウェット・クリーニングの直後に１４６で実行される）。例示の方法１００では、第２のアッシング・プロセス１８８は、約２１０秒間、約１５００ＷのＲＦ電力、及び約１０００ｍＴの圧力下で、約４０００ｓｃｃｍの流量の酸素（Ｏ２）（例えば、酸化雰囲気）を用い、一例の摂氏３００〜３５０度など約摂氏３００度又はそれ以上のチャック温度でのプラズマを用いるが、本発明はこれらの特定の設定値に制限されない。用いられ得る例示のアッシング・ツールは、Ｆｕｓｉｏｎ２００ＭＣであるが、他のツールも用いられ得、本発明で考慮されている。第２のアッシング・プロセス１８８は、任意の適切なアッシング・ツール又は装置を用いて実行され得、アッシング・オペレーション１８８での高電流、低エネルギー・プラズマの提供を促進するため、リモートＲＦプラズマ（例えば、１３．５ＭＨｚ）及び／又は電子サイクロトロン共鳴（ＥＣＲ）プラズマ・アッシング（例えば、２ＧＨｚ）を含み得る。図４Ｎに示すように、ハードマスク３２の一部がエッチング・プロセス１８４の終了後に残っていてもよく、或いはハードマスク３２は、エッチング１８４によって又は後続のクリーニング・オペレーション１８５、１８６、及び／又は１８８によって、完全に取り除かれてもよいことに注意されたい。発明者らは、１４６で第２のアッシング・プロセスを実行することが、強誘電性キャパシタ・リークを低減させるように作用し、酸化を介するなど強誘電性材料の修復を提供する助けともなり得ることを見出している。
【００３４】
本発明の別の例示の側面において、アッシング・プロセスは、Ｏ２の物理的ボンバードを増加させるため、基板バイアス及び一層低い圧力を用いることによって更に修正され得る。物理的ボンバードが大きくなると、酸化の際及び／又は強誘電性キャパシタの側面の残留物を取り除く際に有効となり得る。このような場合の例示のプロセス条件には、約摂氏２５０〜３５０度の温度の約１０００／２００ｓｃｃｍの流量のＯ２／Ｎ２中で、約１２０秒の持続時間の１５００Ｗのリモート・プラズマ電力、２００Ｗの基板プラズマ電力、５００ｍＴｏｒｒの圧力が含まれる。
【００３５】
図２に戻り更に図４Ｒを参照すると、その後、デバイス２の後続の（例えば、バックエンド）処理における強誘電性材料２０への水素拡散を防ぐ又は抑制するため、１３０で、適切な蒸着プロセス又はプロセス１９０（図４Ｒ）を介して、パターニングされた強誘電性キャパシタＣの上に、任意の単層又は多層水素拡散障壁４６が形成される（図２）。一例において、障壁４６は、約３０ｎｍ又はそれより薄い厚みを有し、ＡｌＯｘ、Ｔａ２Ｏ５、ＡｌＮ、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、又はそれらの任意の積層又は組み合わせの第１層、及び約３０ｎｍ又はそれより薄い厚みを有する、ＳｉＮ、ＡｌＮ、又はそれらの積層又は組み合わせを含む第２の障壁層（例えば、上述の図１Ｂのデバイス２のＡｌＯｘ及びＳｉＮ層４６）を含み、障壁層４６は、本発明に従って任意の適切な処理によって形成されてもよく或いは省かれてもよい。また、図示した例では、ＡｌＯｘ層は、鉛（Ｐｂ）及び水素（Ｈ）拡散障壁として機能し、一方、シリコン窒化物（例えば、Ｓｉ３Ｎ４）層はその後、コンタクト・エッチ・ストップとして用いられる。この例では、ＡｌＯｘは、パターニングされた強誘電性キャパシタ積層Ｃの上に、原子層蒸着（ＡＬＤ）１９０を用いて１３０で蒸着されるが、パターニングされたキャパシタ構造ＣのＰＺＴ材料２０と反応しない他の蒸着手法及び材料が代替として用いられてもよい。その後、１３０で、ＰＥＣＶＤ又は他の適切な蒸着プロセス１９０を用いて、ＡｌＯｘ層の上に、シリコン窒化物（Ｓｉ３Ｎ４）の蒸着によって第２の水素障壁層が形成される。
【００３６】
１３０の上部拡散障壁４６の形成の後、レベル間誘電体（例えば、ＩＬＤ０）が１３２で蒸着され（図４Ｓの層２４）、その後、レベル間誘電体は、上部強誘電性キャパシタ電極２２への、及び下にある最初のＰＭＤ層１４内の事前に形成されたビット線コンタクト１６ｂへの電気的結合のため、選択的にエッチングされてバイア／コンタクト開口部を形成する。開口部は、図４Ｓに示すように、その後、導電性材料（例えば、銅、アルミニウム、タングステン、又は他の導電性材料）で充填されて、ＩＬＤ０層内のビット線及びキャパシタ・プレート線コンタクト又はバイア２６を形成する（例えば、キャパシタレベルのＩＬＤ０バイア（Ｖ０））。ＩＬＤ材料２４は、二酸化シリコン（ＳｉＯ２）、ＦＳＧ、又は他の適切な誘電体であり得る。その後、図４Ｔに示すように、１３４で更なる金属化レベルが形成され得、これらは導電性プレート線配線構造８２及びＩＬＤ１ビット線バイア８４を備えた別のＩＬＤ材料８０（例えば、ＩＬＤ１レベル）、及びその上に重なるＩＬＤ２誘電体９０を含み、ＩＬＤ２誘電体９０には導電性（例えば、銅）のビット線配線構造９２が形成されており、その後、他のバックエンド処理が実行されて（図示せず）デバイス２を完成させ、例示の製造方法１００は１３６で終了する。
【００３７】
本発明の別の候補となり得る実施例が図５及び図６Ａから図６Ｉに示されており、図５は、図２の１２８のキャパシタ積層エッチング及びクリーニングの代替の実施例を図示し、図６Ａから図６Ｉは、図２及び図５の実施例に従ったデバイス２の製造を示す。図２の１２６でハードマスクがパターニングされた後、図５の２００で１２８のキャパシタ積層エッチング及びクリーニングが開始し、上部電極層２２ａ及び２２ｂの露出された部分を先ず取り除くため、エッチング・プロセス１８４が開始される（図６Ａ）。２０１で、強誘電性材料２０の露出された部分がプロセス１８４によって取り除かれ（図６Ｂ）、２０２で、下部電極層１８の露出された部分を取り除くためエッチング１８４が継続し（図６Ｃ）、これによりパターニングされた強誘電性キャパシタ構造Ｃが画定される。
【００３８】
この実施例では、その後、本発明に従って下部電極拡散障壁構造３０の露出された部分が取り除かれる前に、２０３〜２０５でポスト・エッチ・クリーニングが実行される。２０３で、第１のアッシング・プロセス１９１が実行される（図４Ｏ）、これは本発明の範囲内の任意の適切なアッシング・プロセスであり得る（例えば、上述の図４Ｏの例示の第１のアッシング・プロセス１８５など）。２０４で、任意の適切な流体（例えば、脱イオン（ＤＩ）水、リン酸、硫酸、など）を用いて図４Ｐのウェット・クリーニング・プロセス１９２が実行される。その後２０５で、図６Ｆの第２のアッシング・オペレーション１９３が実行され、プロセス１９２と１９３との間に介在する材料形成工程はない。図５及び図６Ａから図６Ｉの実施例では、例示の第２アッシング・プロセス１９３は、約２１０秒間、約１５００ＷのＲＦ電力、及び約１０００ｍＴｏｒｒの圧力下で、約４０００ｓｃｃｍの流量の酸素（Ｏ２）（例えば、酸化雰囲気）を用い、約摂氏３００度又はそれ以上のチャック温度（例えば、約３００〜４００）でのプラズマを用いるが、本発明は、上記のプロセス条件に制限されない。また、用いられ得る例示のアッシング・ツールは、Ｆｕｓｉｏｎ２００ＭＣである。上記の例では、タングステン（Ｗ）コンタクトが露出されないため、アッシング・プロセスは、前述の例よりも更に一層強くしてもよい。このアッシングは、温度を高めること、アッシング時間を増加させること、又は基板バイアスを操作して一層物理的に（ｐｈｙｓｉｃａｌ）すること、及び／又は圧力を低下させることのいずれかによって、一層強くされ得る。
【００３９】
上述の例において、用語「アッシング」は、高度に酸化させるプロセスを説明するために用いられている。しかし、本発明のアッシング・プロセスは、Ｏ２に加え又はＯ２の代わりに、他の化学物質を含んでいてもよい。例えば、アッシング・プロセスは、Ｏ２の代わりに又はＯ２に加えて、Ｎ２Ｏ、オゾン、ＮＯ２、又はＨ２Ｏなどの化学物質を含んでいてもよく、更に、Ｎ２、Ａｒ、Ｎｅ又はＨｅなどの希ガス、及びフルオロカーボン（例えば、ＣＦ４）などのより反応性の高い化合物など、他の構成要素も含んでいてもよい。本発明に用いられるプロセス・ツールはアッシャーを含み得るが、代替としてエッチング・ツールであってもよい。特に、代替の酸化ガスは、それらが潜在的により高い反応性があるため、主要な（ｐｒｉｍａｒｙ）酸化ガスとしてＯ２よりも潜在的な利点を有する。例えば、これらのガスは、プラズマ形成の後にＯ２のみよりも多くの酸素ラジカルを生成し得る。実際、所望のプロセスが大きな基板バイアスを含み、より低い電圧で動作する場合、典型的なアッシング型ツールは充分な能力を有さない可能性があり、その様な場合、より一般的なエッチング・ツールが用いられ得る。
【００４０】
この実施例では、更に、下部電極拡散障壁層３０の露出された部分を取り除くため、エッチング・プロセス１８４（図２Ｇ）がその後２０６で再開される（例えば、又は別のエッチング・プロセスが開始される）。その後、更なるクリーニングが実行され得る。例えば、図６Ｈでは、第２のウェット・クリーニング・オペレーション１９６が２０７で実行され得、その後、第３のアッシング・プロセス１９８（図６Ｉ）が、上述の図２の１３０の上部拡散障壁の形成の前に２０８で実行され得、第３のアッシング・オペレーション１９８は、幾らか低い温度及び／又は短い時間（例えば、一例では約摂氏３００度より低い温度で約１分又はそれより短い間）で実行され得る。この点で、２０７及び２０８のクリーニング工程は任意であり、本発明の範囲内で、それぞれ任意の適切なウェット・クリーニング及びアッシング・プロセス１９６及び１９８であってよい。
【００４１】
１つ又はそれ以上の実施例に関連して本発明を図示及び説明してきたが、本発明の範囲から逸脱することなく、図示した例に種々の変形及び／又は変更が成され得る。
【図面の簡単な説明】
【００４２】
【図１Ａ】図１Ａは、１Ｔ１Ｃ強誘電性メモリ・セルを形成するためＭＯＳセル・トランジスタ・ソース／ドレインに結合される下部電極を備えた強誘電性セル・キャパシタを有する、本発明の１つ又はそれ以上の側面に従った半導体デバイス・ウエハの一部の例示の強誘電性メモリ・セルを断面で図示する部分側面図である。
【図１Ｂ】図１Ｂは、図１Ａのメモリ・セル内の強誘電性セル・キャパシタ構造を更に図示する断面の部分側面図である。
【図２】図２は、本発明の１つ又はそれ以上の側面が実行され得る強誘電性キャパシタを備えた半導体デバイスを製造するためのプロセスを図示するフローチャートである。
【図３】図３は、本発明に従って、図１Ａ及び図１Ｂのデバイス内の強誘電性キャパシタ積層をエッチング及びクリーニングするための第１の例示の手法を図示するフローチャートである。
【図４Ａ−４Ｔ】図４Ａから図４Ｔは、本発明の１つ又はそれ以上の側面に従って、図３の積層エッチング及びクリーニング手法を用いる、図２の製造プロセスに全般的に従った、図１Ａ及び図１Ｂのデバイスの強誘電性メモリ・セル強誘電性キャパシタ積層の形成を断面で図示する部分側面図である。
【図５】図５は、本発明に従って、図２の製造プロセスに用いられ得る強誘電性キャパシタ積層をエッチング及びクリーニングするための第２の例示の手法を図示するフローチャートであり、或るクリーニング工程は、下部電極拡散障壁材料のエッチングの前に実行される。
【図６Ａ−６Ｉ】図６Ａから図６Ｉは、本発明に従った図５の積層エッチング及びクリーニング手法を用いた、図１Ａ及び図１Ｂのデバイスの強誘電性メモリ・セル強誘電性キャパシタ積層の形成を断面で図示する部分側面図である。
【図１Ａ】
2008526000.tif 000003
【図１Ｂ】
2008526000.tif 000004
【図２】
2008526000.tif 000005
【図３】
2008526000.tif 000006
【図４Ａ】
2008526000.tif 000007
【図４Ｂ】
2008526000.tif 000008
【図４Ｃ】
2008526000.tif 000009
【図４Ｄ】
2008526000.tif 000010
【図４Ｅ】
2008526000.tif 000011
【図４Ｆ】
2008526000.tif 000012
【図４Ｇ】
2008526000.tif 000013
【図４Ｈ】
2008526000.tif 000014
【図４Ｉ】
2008526000.tif 000015
【図４Ｊ】
2008526000.tif 000016
【図４Ｋ】
2008526000.tif 000017
【図４Ｌ】
2008526000.tif 000018
【図４Ｍ】
2008526000.tif 000019
【図４Ｎ】
2008526000.tif 000020
【図４Ｏ】
2008526000.tif 000021
【図４Ｐ】
2008526000.tif 000022
【図４Ｑ】
2008526000.tif 000023
【図４Ｒ】
2008526000.tif 000024
【図４Ｓ】
2008526000.tif 000025
【図４Ｔ】
2008526000.tif 000026
【図５】
2008526000.tif 000027
【図６Ａ】
2008526000.tif 000028
【図６Ｂ】
2008526000.tif 000029
【図６Ｃ】
2008526000.tif 000030
【図６Ｄ】
2008526000.tif 000031
【図６Ｅ】
2008526000.tif 000032
【図６Ｆ】
2008526000.tif 000033
【図６Ｇ】
2008526000.tif 000034
【図６Ｈ】
2008526000.tif 000035
【図６Ｉ】
2008526000.tif 000036