(57)【要約】特別な試験回路が非同期タイミング回路の試験に必要である。非同期タイミング回路１４は、フィードバック信号及び更なる信号の入力部を備える組合せ論理回路２２を有する時間連続フィードバックループ２２，２６を有する。フィードバックループは正ループ利得を有する。タイミング回路を有する試験準備回路は、試験モードへ切り替えられる。試験モードで、試験データはシフトレジスタ構造体１２によりシフトされる。フィードバックループの更なる入力信号は、シフトレジスタ構造体１２からの試験データに依存して制御される。時間連続フィードバックループ２２，２６は、最初に、シフトレジスタ構造体１２のレジスタ３１からの試験データをフィードバック信号の代わりとするよう、試験モードで中断される。次に、時間連続フィードバックループは、更なる信号が安定した後に、試験モードで元に戻される。フィードバックループによって決定された試験結果は、シフトレジスタ構造体１２による搬送のために、フィードバックループが元に戻される間捕捉される。従って、試験目的のためにレジスタがフィードバックループに加えられる必要はない。結果として、非同期タイミング回路の試験容易性は最小限の遅延しかもたらさない。
2008509388.tif 000002
【特許請求の範囲】
【請求項１】
試験制御回路；
レジスタを有する試験走査シフトレジスタ構造体；
フィードバック信号及び更なる信号のための入力部を備える組合せ論理回路を含む時間連続フィードバックループ、並びに、前記試験制御回路の制御下で、該フィードバックループに沿って時間連続信号を送る動作モードと、前記シフトレジスタ構造体の前記レジスタからの試験信号によって前記フィードバック信号を置き換えて前記時間連続フィードバックループを中断する中断モードとの間で切替え可能である多重化回路を有する非同期タイミング回路；
を有し、
前記試験制御回路は、前記シフトレジスタ構造体の内容によって決定される更なる信号が試験モードで前記組合せ論理回路の前記更なる信号のための前記入力へ印加されることを制御し、最初に、前記更なる信号が安定するまでは前記中断モードに前記多重化回路を保ち、次に、前記試験モード中に前記時間連続フィードバックループを元に戻すよう前記動作モードへと前記多重化回路を切替えて、前記時間連続フィードバックループが元に戻される間に試験結果を捕捉するよう配置される、
非同期制御されるタイミングを有する試験準備回路。
【請求項２】
前記フィードバックループは正ループ利得を有する、請求項１記載の試験準備回路。
【請求項３】
前記非同期タイミング回路は、多重化回路を各々有する複数の相互接続された時間連続フィードバックループを有し、
前記多重化回路は、前記試験制御回路の制御下で、動作モードと、前記シフトレジスタ構造体の夫々のレジスタからの夫々の試験信号によって前記フィードバック信号を置き換えて、前記多重化回路が含まれるところの前記時間連続フィードバックループを中断する中断モードとの間で切替え可能であり、
前記試験制御回路は、前記多重化回路が、選択されたフィードバックループ又はフィードバックループの結合に対してのみ実質的に同時に前記試験モードの間に前記動作モードへと切り替えられることを制御するよう配置され、
結合は、少なくとも１つの結合からの元に戻されないフィードバックループが、少なくとも１つの結合の時間連続フィードバックループのみが元に戻される場合に、少なくとも１つの結合からの如何なる他の時間連続フィードバックループの更なる信号にも作用するように構成される、請求項１記載の試験準備回路。
【請求項４】
前記試験制御回路は、夫々のフィードバックループ、又は時間連続フィードバックループの結合の前記多重化回路へ夫々の試験イネーブル信号を印加するための複数の試験イネーブル出力部を有する、請求項３記載の試験準備回路。
【請求項５】
前記試験走査シフトレジスタ構造体は、前記フィードバックループへ結合された入力部を備える更なるレジスタを有し、
前記試験制御回路は、前記多重化回路が前記動作モードにある間に、前記更なるレジスタに、前記試験モードにおいて前記フィードバックによって決定される試験結果を捕捉させるよう配置される、請求項１記載の試験準備回路。
【請求項６】
前記更なるレジスタの入力は、前記多重化回路の出力信号を受信する、請求項５記載の試験準備回路。
【請求項７】
組合せ論理データ回路と、該組合せ論理回路へ結合され、通常動作の間にデータを送信及び受信するデータレジスタとを有する論理データ処理回路を有し、
前記データレジスタは、前記試験走査シフトレジスタ構造体の一部を形成し、
前記更なるレジスタは、前記データレジスタのうちの１つの一部であり、
前記シフトレジスタ構造体は、前記時間連続フィードバックループ及び前記組合せ論理回路へ各々結合された入力部と、前記更なるレジスタの入力部へ結合された出力部とを有するマルチプレクサを有する、請求項５記載の試験準備回路。
【請求項８】
前記非同期タイミング回路は、負ループ利得を有する更なる時間連続フィードバックループを有し、
該更なるフィードックループは、第１及び第２の更なる多重化回路を有し、
該第１及び第２の更なる多重化回路は、前記試験制御回路の制御下で、前記更なるフィードバックループに沿って時間連続信号を送る動作モードと、試験モードとの間で切替え可能であり、
前記試験制御回路は、前記第１及び第２の更なる多重化回路が各々前記更なるフィードバックループを中断されたままとするところの代替の試験サブモードを提供するよう配置される、請求項１記載の試験準備回路。
【請求項９】
フィードバック信号及び更なる信号のための入力部を備える組合せ論理回路を含む時間連続フィードバックループを有する非同期タイミング回路を有する試験準備回路であって、試験走査シフトレジスタ構造体を有する試験準備回路の試験方法であって：
前記試験準備回路を試験モードへ切り替えるステップ；
該試験モードにおいて前記シフトレジスタ構造体を介して試験データをシフトインするステップ；
前記シフトレジスタ構造体からの試験データに依存する前記更なる信号を制御するステップ；
フィードバック信号の代わりに前記シフトレジスタ構造体におけるレジスタから試験データを用いて、前記試験モードにおいて前記時間連続フィードバックループを中断するステップ；
前記更なる信号が安定した後、前記試験モードにおいて前記時間連続フィードバックループを元に戻すステップ；及び
前記シフトレジスタ構造体による搬送ために、前記フィードバックループが元に戻される間に、前記フィードバックループによって決定される試験結果を捕捉するステップ；
を有する試験方法。
【請求項１０】
前記非同期タイミング回路が複数の相互接続された時間連続フィードバックループを有する場合に、
前記複数の時間連続フィードバックループにおけるフィードバック信号の代わりに前記シフトレジスタ構造体の夫々のレジスタからの試験データを用いて、前記試験モードにおいて前記複数の時間連続フィードバックループを中断するステップ；及び
前記複数の時間連続フィードバックループからのグループに関して選択的に前記試験モードにおいて前記時間連続フィードバックループを元に戻すステップ；
を有し、
前記グループは、該グループからの時間連続フィードバックループが、前記グループ外の時間連続フィードバックループが中断されたままである場合に、前記グループの如何なる他の時間連続フィードバックループの更なる信号にも作用しないように選択される、請求項９記載の試験方法。
【請求項１１】
前記フィードバックループは正ループ利得を有する、請求項９記載の試験方法。
【請求項１２】
前記時間連続フィードバックループが元に戻される間に、前記シフトレジスタ構造体の一部を形成する更なるレジスタにおいて前記試験結果を捕捉するステップを有する、請求項９記載の試験方法。
【請求項１３】
前記試験準備回路が、組合せ論理回路と、通常動作の間にデータを送信及び受信するよう前記組合せ論理回路へ結合され、前記試験走査シフトレジスタ構造体の一部を形成するデータレジスタとを有する論理データ処理回路を有する場合に、
前記時間連続フィードバックループが元に戻される間に、前記データレジスタの１つにおいて前記試験結果を捕捉するステップを有する、請求項９記載の試験方法。
【請求項１４】
フィードバック信号のためのフィードバック入力部及び少なくとも１つの更なる信号のための更なる入力部を備える組合せ論理回路を含み、レジスタから試験信号を受信するための入力部を備える多重化回路を更に含む時間連続フィードバックループを有する非同期タイミング回路を有する試験準備回路であって、最初に、前記レジスタから前記フィードバック入力部へ前記試験信号を印加するよう試験の間に前記多重化回路により前記時間連続フィードバックループを中断し、次に、前記時間連続フィードバックループが元に戻される間に試験結果を捕捉するよう試験の間に前記時間連続フィードバックループを元に戻すように、配置される試験準備回路のための試験パターンを発生させる方法であって：
時間連続フィードバックループを伴わない回路のための試験パターンを発生させるよう設計された試験パターン発生器コンピュータプログラムを実行するステップ；及び
試験パターン発生器コンピュータプログラムを実行するコンピュータへ前記試験準備回路の設計説明書の修正版を提示するステップ；
を有し、
前記修正版において、前記フィードバック入力部は、前記多重化回路の状態とは無関係なレジスタへ結合される前記多重化回路の入力部へ結合される、方法。
【請求項１５】
前記試験準備回路へ前記発生した試験パターンを印加するステップを有する、請求項１４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非同期制御回路の試験、試験実施に備えて非同期タイミング回路を有する試験準備回路、及びこのような回路のための試験パターンを発生させる方法に関する。
【背景技術】
【０００２】
試験容易性は、大きな電子回路の必須の特性である。同期クロック回路は、従来、走査回路技術により試験容易とされる。同期回路は、レジスタからの入力データを基に組合せ論理回路によって生成される出力データを周期的に捕捉するレジスタを含む。走査回路技術は、試験の間、シフトレジスタ構造体（「走査回路（ｓｃａｎ  ｃｈａｉｎ）」）において試験用回路のレジスタを結合する。走査回路は、試験信号により組合せ論理回路の入力信号を制御して、試験信号に対するこれらの組合せ論理回路の応答を捕捉することを可能にする。捕捉された応答は、回路が不具合を有するかどうかを判断するために用いられる。
【０００３】
非同期回路への走査回路技術の適用は、更なる問題を生じさせる。非同期回路は、組合せ論理回路へ接続された夫々のレジスタ（例えば、フリップフロップ又はラッチ）がデータを捕捉するよう動作するときを決定するタイミング回路を有する。非同期回路のタイミング回路は、通常、タイミング信号が印加される異なったレジスタに対して個々に動的条件に応答してタイミング信号の発生を適合させるようアプリケーション依存構造で接続された多数の論理回路を有する。試験の間に、これらの適応タイミング信号は、概して、中央クロックからのより厳密なタイミング信号によって置換されるべきである。これが実行される場合、レジスタ間の組合せ回路は、組合せ回路の場合と同じように試験され得る。
【０００４】
しかし、非同期回路の場合には、タイミング回路は、同様に試験されるべきである。この回路は、データ回路の従来のレジスタ−組合せ論理構造を有さないので、走査回路試験に容易には順応しない。走査回路試験の影響を受けやすいタイミング回路を作る１つの方法は、試験目的のためにタイミング回路にマスター−スレーブ・ラッチ対を挿入することによってタイミング回路をデータ回路のようにして、走査シフトレジスタ構造でこれらのラッチ対を接続することである。通常動作の間に、ラッチは、非同期動作を実現するよう透過的（ｔｒａｎｓｐａｒｅｎｔ）にされるが、試験の間に、ラッチはレジスタとして動作する。有効に、これは、データ回路と同形式のレジスタ／組合せ論理構造をタイミング回路に与える。このようにして、試験信号によりタイミング回路における信号を制御して、タイミング回路における組合せ論理回路の応答を観測することを可能にする。
【０００５】
この技術は、原理上、非同期回路のタイミング部の試験の解決法を提供するが、特段の注意がタイミング回路内の時間連続フィードバックループへ払われるべきである。このようなループは、通常、所定の信号設定によって決定される状態遷移を伴って、一連の連続した状態をとるよう設計された非同期状態機械を実施するために用いられる。デジタル回路における時間連続フィードバックループは、前の入力信号の変化に対する出力信号の依存性を導入する効果を有する。これは、正確に動作する回路の試験入力信号と出力信号との間に相関関係が存在することを妨げるので、試験目的にとっては望ましくない。試験信号の印加の間の過渡信号設定（電圧の瞬間的な急上昇（ｇｌｉｔｃｈ））は出力信号に影響を及ぼすことがある。
【０００６】
従来、これが試験の間に生ずることは、走査シフトレジスタ構造体からのマスター−スレーブ・ラッチ対がタイミング回路の夫々の時間連続フィードバックループに挿入されることを確実にすることによって防がれる。マスター−スレーブ・ラッチ対が試験の間に非透過的な状態に置かれる場合に、時間連続フィードバックループは中断される。これは、出力信号が過渡信号設定に依存しないことを確実にする。結果として、予測可能な試験応答が確実にされる。
【０００７】
しかし、タイミング回路におけるラッチの追加は、回路の速度を遅くする。非同期タイミング回路における更なるラッチによって導入される遅延は、これらのラッチが動作の間は機能しないので、全体にオーバーヘッドである。これは、試験及び通常動作のいずれの間にも用いられて、オーバーヘッドを構成しない回路のデータ部におけるレジスタと対比されうる。
【０００８】
国際出願公開ＷＯ０２／１０１９２６号は、非同期タイミング回路の試験が、より少ないオーバーヘッドで如何に実現され得るかを記載する。動的走査シフトレジスタは、オーバーヘッドを最低限とするようフィードバックループに一体化される。この文献に従って、時間連続フィードバックループは、夫々のフィードバックループで少なくとも２つのトライステート出力回路を用いることによって中断される。試験の間に、夫々のフィードバックループにおけるトライステート出力のうちの少なくとも１つは、フィードバックループを中断するよう高インピーダンス状態に保たれる。更なるトライステート結合ドライバは、動的シフトレジスタが形成されうるように、特に試験のために連続するフィードバックループのノード間に加えられる。試験の間に、動的シフトレジスタは、走査シフトレジスタを介して内外に試験データをシフトするために用いられる。
【０００９】
この構造は、全ての必要とされる試験機能（試験データのシフト搬送、試験データの適用、応答の捕捉、及び、電圧の瞬間的な急上昇が試験結果に影響を及ぼすことの防止）を提供する。更に、ラッチの代わりにトライステート出力のみが加えられるべきであるから、タイミング回路には増大した時間遅延はほとんど存在しない。しかし、動的シフトレジスタの使用は、回路の信頼性を低下させる。従来の試験装置は、特別の試験装置がこのようなレジスタを使用するよう設計されるべきであるように、このことを扱うことができない。更に、現在のＩＣ技術では、動的回路動作は、特に、遅い試験器クロックが用いられる場合に、極めて信頼できない。これは、この既知の技術を用いることを魅力のないものとする。
【特許文献１】国際出願公開ＷＯ０２／１０１９２６号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特に、本発明は、非同期タイミング回路において過度の遅延を導入せずに、且つ、試験結果が過渡信号設定に依存するリスクを冒さずに、非同期タイミング回路における時間連続フィードバックループを備える回路で信号を制御及び観測するよう静的な走査回路互換性構造を用いて非同期タイミング回路の試験を提供することを目的とする。
【００１１】
特に、本発明は、走査回路における追加のレジスタを最小限に留めて、静的走査回路互換性構造を用いて非同期タイミング回路の試験を提供することを目的とする。
【００１２】
特に、本発明は、時間連続フィードバックループを含まない従来の試験パターン発生器が使用可能であるところの時間連続フィードバックループを有する非同期タイミング回路の試験の方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に従う試験準備回路は、請求項１に挙げられる。本発明に従って、時間連続フィードバックループは、フィードバックループによって決定されたデータを捕捉するよう、第１に中断され、次に、試験の間、一時的に元に戻される。時間連続フィードバックループの回復の前に、多重化回路は、時間連続フィードバックループのフィードバック入力へループ試験データを入力するために用いられる。多重化回路は、試験データによって決定されるループのループ外入力信号が安定した後に、試験の間、時間連続フィードバックループを元に戻す。これは、予測不可能な履歴依存性の出力信号を防ぐ。これは、元に戻された時間連続フィードバックループにより試験を実行することを可能にするので、フィードバックループにラッチを有する必要はない。これは、静的ラッチが、非同期タイミング回路の遅延に影響を及ぼさずに、試験データを供給及び捕捉するようループ外の走査シフトレジスタ構造で用いられうることを意味する。望ましくは、フィードバックループの信号経路において信号の更なる多重化回路のみを提供する回路が設けられて、試験目的のためだけに働く、例えばラッチ又はフリップフロップなどの、レジスタは、ループの周りの信号経路に含まれない。これは、通常動作の間の速度損失を最小限とする。
【００１４】
実施例において、非同期タイミング回路は、複数の相互接続された時間連続フィードバックループを有する（ここで用いられる「相互接続された」とは、１つの時間連続フィードバックループから他への信号の時間連続結合及び／又は他の時間連続フィードバックループへの１つの時間連続フィードバックループの少なくとも一部の組み込みを含む）。この場合に、１つの時間連続フィードバックループの回復の後の信号発生は、予測不可能な出力信号を生じさせるよう、他の時間連続フィードバックループの入力信号に影響を及ぼしうる。これを防ぐために、本発明に従って、試験制御回路は、結合外のフィードバックループを中断されたままとするよう、１度に所定の結合のフィードバックループでのみ時間連続フィードバックループを元に戻す。幾つかの異なった結合のフィードバックループが用いられても良く、フィードバックループはいずれも別個に元に戻される。結合におけるフィードバックループは、結合外のフィードバックループが中断されたままである場合に、結合における如何なるフィードバックループからの信号も、結合における他のフィードバックループのいずれの入力信号にも影響を及ぼさないように選択される。これのために必要とされる結合の最小数は、２結合である。これらは、共に、非同期タイミング回路の全てのフィードバックループを有する。最悪の場合の状況は、夫々のフィードバックループに別々の結合を必要としうるが、通常、約５〜７の異なった結合で、全てのフィードバックループを含むには十分であることが知られる。
【００１５】
望ましくは、フィードバックループからの試験結果は、時間連続フィードバックループが元に戻される間、試験走査シフトレジスタ構造体におけるラッチに直接的に捕捉される。これは、複雑さを最小限とする。代替的に、当然、試験走査シフトレジスタ構造体の外側のラッチが用いられても良く、結果は、後でシフトレジスタに送られる。どちらの場合にも、ラッチは、付加的な遅延を最小限とするよう、時間連続フィードバックループのフィードバック経路の外側に置かれても良い。望ましくは、捕捉用ラッチは、多重化構造体の出力部へ（即ち、出力信号が多重化回路の選択された入力部での信号に相関的に依存するところの出力部へ）直接的に結合された入力部を有する。このようにして、試験データ生成ラッチ及び捕捉用ラッチは、試験データのシフト機能を実行するよう、シフトレジスタ構造体の一部であるレジスタに容易に一体化されうる。
【００１６】
実施例において、捕捉用ラッチは、通常動作の間に（タイミング信号とは対照的に）ラッチされたデータを供給及び／又は受信するために用いられるデータレジスタの一部である。このようにして、最低限の付加的なラッチが、試験目的のために必要とされる。望ましくは、マルチプレクサは、試験結果が元に戻された時間連続フィードバックから捕捉されるところの試験モードと、データが回路から捕捉されるところの他のモードとの間で切り替わるよう、このデータレジスタの前に加えられる。
【００１７】
本発明に従う回路は時間連続フィードバックループを試験するので、従来の試験パターン発生用ソフトウェアが用いられる場合に問題が生ずる。この種のソフトウェアは、回路の全てのノードでの不具合があらわにされるようにパターンを選択するよう設計される。これのために、試験用回路の回路設計は、通常はフィードバックループが存在しないと仮定して、解析されるべきである。このようなソフトウェアは、修正設計では、シフトレジスタ構造体から来る多重化構造体の入力部が、実際の設計で多重化構造体の出力部へ結合されたフィードバックループの入力部へ結合されるという意味では、試験用回路の実際の回路設計に対応しない修正回路設計により与えられる場合であっても使用されうる。当然、このような修正設計は、通常動作の間に適切には機能しないが、試験の間は、実際の回路と同じ出力信号を発生させる。これは、この修正回路に対して発生した試験パターンが実際の回路を試験するために使用可能であることを意味する。
【発明を実施するための最良の形態】
【００１８】
本発明の上記並びに他の目的及び利点について、添付の図面を参照して、限定されない例により更に詳細に説明する。
【００１９】
図１は、典型的なデジタル回路の編成を表す。回路は、組合せ論理回路１０と、レジスタ１２と、タイミング回路１４と、試験制御回路１６とを有する。タイミング回路１４は、入力インターフェース１４ａ及び出力インターフェース１４ｂと、レジスタ１２へ結合された出力部とを有する。組合せ論理回路１０の入力部及び出力部は、レジスタ１２へ結合されている。レジスタ１２の幾つかは、また、外部端子へ結合された入力部又は出力部を有する。更に、レジスタ１２は、走査シフトレジスタ構造体において、互い及びタイミング回路１４の一部と直列に接続されている。試験制御回路１６は、レジスタ１２及びタイミング回路１４へ結合された（結合は明示的に図示されない。）制御出力部を有する。
【００２０】
動作において、組合せ論理回路１０は、デジタル出力信号を形成するようデジタル入力信号を用いる。入力信号は、レジスタ１２の出力から組合せ論理回路１０へ供給され、組合せ論理回路１０からの出力信号は、レジスタ１２の入力部で受信される。タイミング回路１４によって制御される時点で、出力信号はレジスタ１２にコピーされる。その後、出力信号は、新しい入力信号として組合せ論理回路１０へ供給される。
【００２１】
組合せ論理回路１０は単一の箱として示されるが、当然のことながら、この箱は、多数のこのような別々の論理回路の集まりを表しうる。同様に、レジスタは行で示されるが、当然のことながら、通常動作において、レジスタの夫々は、連続した論理回路の間のレジスタとして機能する。組合せ論理回路の１つの箱及びレジスタの行を含む図の提示は、説明目的のために選択されたに過ぎず、使用可能な機能を表しているわけではない。
【００２２】
図１の回路は、試験モードを支持するよう設計される。試験モードでは、試験制御回路１６は、試験入力及び出力データが回路網を介して回路の中及び外にシフトされうるように、シフトレジスタとして機能するようレジスタ１２へ制御信号を送信する。更に、試験入力データが回路内の選択された位置にある場合に、試験制御回路１６は、組合せ論理回路１０が組合せ論理回路１０からの試験入力データに応答して生成する出力信号を捕捉するようにレジスタ１２を制御することができる。
【００２３】
図１ａは、図１の回路における使用のためのレジスタ１２の従来の実施例を示す。レジスタは、マルチプレクサ１２０と、第１及び第２のラッチ１２２、１２４とを有する。組合せ論理回路１０（図示せず。）からの信号のためのレジスタの入力部は、マルチプレクサ１２０の第１の入力へ結合されている。マルチプレクサ１２０は、第１のラッチ１２２のデータ入力部へ結合された出力部を有する。第１のラッチ１２２は第２のラッチ１２４へ結合された出力部を有し、一方、第２のラッチ１２４は、組合せ論理回路１０（図示せず。）へ結合された出力部を有する。マルチプレクサ１２０の第２の入力部は、走査シフトレジスタ構造体における前のレジスタ１２（図示せず。）の出力部へ結合されている。通常の動作の間に、試験制御回路１６は、組合せ論理回路１０（図示せず。）からの信号を送るようマルチプレクサ１２０を制御する。ラッチ１２２、１２４のタイミング入力部でのタイミング信号は、組合せ論理回路１０の一部からのデータを捕捉して、捕捉されたデータを組合せ論理回路１０の他の部分へ送るために用いられる。
【００２４】
試験モードにおいて、試験制御回路１６は、最初に、その第２の入力部からの、即ち、走査シフトレジスタ構造体における前のレジスタの出力部からのデータを送るようマルチプレクサ１２０を制御する。これは、試験データがシフトインされることを可能にする。試験データが、組合せ論理回路１０によって用いられるべきところの位置に達した場合に、試験制御回路１６は、組合せ論理回路１０からのデータを送るようマルチプレクサ１２０を設定する。これは、第１のラッチ１２２が組合せ論理回路１０からの試験入力データへの応答を捕捉することを可能にする。組合せ論理回路１０は、レジスタ１２のいずれか１つからの試験データへ論理演算を適用することによってこの応答を形成する。回路は、その出力信号が一旦安定すると前の一時的な信号設定に依存しないので、結合していると考えられる。応答が捕捉された後、試験制御回路１６は、試験結果がシフトアウトされうるように、その第２の入力部からデータを送るようマルチプレクサ１２０を制御する。
【００２５】
図１の回路は、非同期回路である。これは、タイミング回路１４が、例えば入力インターフェース１４ａ若しくは出力インターフェース１４ｂから受信されるタイミング信号及び／又は内部遅延に依存する、タイミング回路１４が様々なレジスタ１２に組合せ論理回路１０からの出力信号を捕捉させる時点の間の時間差、を適合させる能力を有することを意味する。
【００２６】
非同期タイミング回路１４は、同期タイミング回路とは異なる。同期タイミング回路では、レジスタがデータを捕捉する時点は、中央クロックによって定められる。中央クロックは、連続した捕捉動作の間の十分な遅延を確実にするクロック周波数を有する。非同期回路では、その時点は、タイミング回路で保存された過渡状態情報とともに、様々な発生源からのタイミング信号で論理演算の結果として選択される。多種多様な形式の非同期タイミング回路が、この目的のために本来知られる。試験の間に、時点の選択は、通常、試験クロックにより実行される。この目的のために、マルチプレクサ（図示せず。）は、通常、試験クロック信号によって非同期タイミング信号を置き換えるよう、レジスタ１２のタイミング制御入力部に加えられる。これは、組合せ論理回路１０の試験に対処する。しかし、タイミング回路１４の内部部品は、望ましくは同様に試験されるべきである。
【００２７】
図２は、非同期タイミング回路１４の部品２０の典型的な構造を示す。この部品は、フィードフォワード形式で用いられる第１の組合せ論理回路２１と、出力部２４がその入力部の１つへのフィードバック接続２６を有するところの第２の組合せ論理回路２２とを有する。第１の組合せ論理回路２１の入力は、通常、部品２０と同様の構造を有する部品（図示せず。）の出力部から派生する。この例で、第１の組合せ論理回路２１は、２つの入力部及び２つの出力部を有し、第２の組合せ論理回路２２は、３つの入力部ａ、ｂ、ｃ（これらのうちの１つはフィードバック入力として働く。）及び１つの出力部を有する。しかし、当然、他の例では、他の数の入力部及び出力部があっても良い。
【００２８】
第２の組合せ論理回路２２及びそのフィードバック２６の組合せは、Ｃエレメントと呼ばれる。第２の組合せ論理回路２２の論理関数は、フィードバックが前の入力信号値に依存する状態にＣエレメントを固定するために使用されるよう設計される。第２の組合せ論理回路２２の入力信号（ａ，ｂ）の値は、異なるカテゴリー、即ち、設定信号値、リセット信号値、及び保持信号値に区別されうる。入力信号（ａ，ｂ）が設定値を仮定する場合、これにより、出力２４における信号は第１の値と推測される。入力信号（ａ，ｂ）がリセット値を仮定する場合、これにより、出力２４における信号は第２の値と推測される。入力信号（ａ，ｂ）が保持値を仮定する場合、これにより、その値がなんであろうとも、出力２４における信号はその前の値のままである。
【００２９】
簡単な例で、第２の組合せ論理回路２２は、第１及び第２のＮＡＮＤゲート（図示せず。）から成るラッチを有しても良い。第１のＮＡＮＤゲートは、第２の組合せ論理回路２２のｃ入力へ結合された第１の入力部と、第２のＮＡＮＤゲートの第１の入力部へ結合された出力部とを有する。第２のＮＡＮＤゲートは、第２の組合せ論理回路２２の出力２４へ結合された出力部を有する。この場合に、第２の組合せ論理回路２２の入力部ａ、ｂは、夫々、ＮＡＮＤゲートの第２の入力部へ結合されうる。しかし、実際には、第２の組合せ論理回路２２は、通常、その入力部の更に複雑な論理関数を有しうる。
【００３０】
図３は、図２の部品２０の変形を示す。これは、試験を支持するよう変形されている。マルチプレクサ３０は、第２の組合せ論理回路２２の出力に加えられている。部品２０に加えて、走査シフトレジスタ構造体の一部を形成する第１及び第２のレジスタ３１、３２が示されている。マルチプレクサ３０は、第２の組合せ論理回路２２の出力部へ結合された第１の入力部と、第１のレジスタ３１の出力部へ結合された第２の入力部と、出力２４及びフィードバック２６へ結合された出力部と、試験制御回路１６（図示せず。）へ結合された制御入力部ＴＥとを有する。
【００３１】
動作において、通常動作モード（回路が試験されない場合）では、試験制御回路１６（図示せず。）は、その第１の入力部からその出力部へ信号を送るようマルチプレクサ３０を制御する。結果として、部品２０は、加えられたマルチプレクサ３０により僅かに増大した遅延を伴って、図２の回路と同じように機能する。
【００３２】
試験モードでは、試験入力データは、最初に、走査シフトレジスタ構造体を介してシフトインされる。このシフト相の間に、試験制御回路１６（図示せず。）は、マルチプレクサ３０が第１のレジスタ３１からマルチプレクサ３０の出力部へ信号を送るように、マルチプレクサ３０の制御入力で制御信号ＴＥを設定する。このようにして、マルチプレクサ３０のみが、走査シフトレジスタ構造体において機能上挿入される。
【００３３】
その後、部品２０は試験される。最初に、試験制御回路１６（図示せず。）は、マルチプレクサ３０が第１のレジスタ３１からマルチプレクサ３０の出力部へ信号を送るような値に制御信号ＴＥを保つ。即ち、フィードバックループは、最初に中断されたままとされる。試験入力信号は、第１の組合せ論理回路２１の入力部へのタイミング回路の他の部品（図示せず。）を介して、部品２０へ印加される。マルチプレクサ３０は、この段階ではフィードバックループを中断されたままであるから、第２の組合せ論理回路２２の出力信号は、その入力部で一時的な前の信号設定に依存しない。
【００３４】
次に、第２の組合せ論理回路２２の入力信号が安定すると、試験制御回路１６は、マルチプレクサ３０がその第１の入力部から、即ち、第２の組合せ論理回路２２の出力部から信号を送るように制御信号ＴＥを変更する。信号ａ、ｂが設定値又はリセット値を有するならば、第２の組合せ論理回路２２の出力部での信号は、夫々、設定値又はリセット値に保ち、マルチプレクサ３０の出力信号は、この値を推測しうる。信号ａ、ｂが設定値又はリセット値を有さないならば、第２の組合せ論理回路２２の出力部での信号は、その前の値、即ち、マルチプレクサ３０の第２の入力部での信号によって予め決定される値を保持しうる。従って、マルチプレクサ３０の出力信号は、また、その前の値を保持しうる。フィードバックループが試験プロシージャーにおいて元に戻されるところのこの相の間に、第２のレジスタ３２でのクロックレベル変化により、マルチプレクサ３０の出力信号は第２のレジスタで捕捉される。
【００３５】
その後、試験制御回路１６は、マルチプレクサ３０がその第２の入力部からその出力部へ信号を送るように、マルチプレクサ３０の制御信号ＴＥを設定する。これは、そのシフトレジスタ関数へ走査シフトレジスタ構造体を返す。目下、試験出力データは、走査シフトレジスタ構造体を介してシフトされる。
【００３６】
その第１の入力から信号を送るためのマルチプレクサ３０の切替えは、一時的にフィードバックループを生成するが、このループは、（回路を適切に機能させる）予測不可能な過渡信号設定への如何なる依存性ももたらさない。これは、マルチプレクサ３０が、第２の組合せ論理回路２２の他の入力が安定するまでフィードバックループを中断されたままとするよう、第１のレジスタ３１から信号を供給し続けるためである。第２の組合せ論理回路２２の結果として得られる出力信号は、第１のレジスタ３１からの保持される予め印加された入力信号の関数、又は、その他の入力信号の関数であっても良く、タイミングリスクを伴わずに第２のレジスタ３２で捕捉されうる。
【００３７】
図１ａの回路の使用による相異は留意されるべきである。まず第１に、当然、図３の回路は、タイミング回路１４の一部に関連しており、一方、図１ａの回路は、データのために用いられる組合せ論理回路１０からの試験出力データを捕捉するために用いられる。更に、図１ａの回路は、フィードフォワード回路にのみ適用され、これらの回路は、従来の走査試験の実行の際にフィードバック経路を含まない。対照的に、図３では、試験下の部品は、状態情報の保持をもたらすフィードバックループを有する。しかし、Ｃエレメントに関する特定の場合に、フィードバックは、そのフィードバック信号を除くその入力信号が全て暗転するまで中断されるので、これは如何なる問題ももたらさない。
【００３８】
タイミング回路１４のある実施例で、フィードバックループの幾つかは、負ループ利得を有しうる。この負ループ利得は、それらのループの周りで奇数回の反転がある場合に生ずる。通常、このようなフィードバックループは、通常使用の間にそれらのループが安定することを確実にするよう他のフィードバックループと織り交ぜられる。しかし、試験の間に、負ループ利得を有するこのようなフィードバックループがそれ自体で元に戻され、一方、安定化ループは中断されたままである場合には、これは、元に戻されたフィードバックループが限定的な状態へと安定することを防ぐことができる。このようなタイミング回路では、更なる試験回路は、望ましくは、ループを元に戻すことなくこれらのフィードバックループを試験することを可能にするよう、特に負ループ利得を有するループに設けられる。
【００３９】
図３ａは、負ループ利得を有する選択された部品が如何にこの目的のために変形されうるかを示す。更なるマルチプレクサ３４が、第１の入力を元のマルチプレクサ３０の出力部へ結合され、出力部を出力２４及びフィードバック接続２６結合されながら、ループ内に加えられている。更なるレジスタ３６（通常、代替的には透過的に作られる一対のラッチから作られる。）は、元のマルチプレクサ３０の出力へ結合された入力部と、更なるマルチプレクサ３４の第２の入力部へ結合された出力部とを有する。更なるマルチプレクサ３４の制御入力部ＴＥａは、試験制御回路（図示せず。）からの更なる試験制御信号ＴＥ２を受信する。
【００４０】
通常動作において、両マルチプレクサ３０、３４の制御回路１６（図示せず）は、フィードバックループが連続的に閉じられるようにマルチプレクサの制御信号ＴＥ、ＴＥ２を制御する。試験シフト動作の間に、マルチプレクサ３０、３４の制御回路１６（図示せず。）は、レジスタ３１、３２、３６が走査シフトレジスタ構造体の一部として機能するように、マルチプレクサの制御信号ＴＥ、ＴＥ２を制御する（随意的に、ループの試験が必要とされない場合には、レジスタ３６は、マルチプレクサ３０、３４の適切な切替えによってシフトモードにおいてシフトレジスタから取り除かれても良い。これにより、シフトに必要とされる時間は低減される。）。
【００４１】
２つの試験動作モードが用いられる。第１の試験モードでは、試験制御回路１６（図示せず。）は、元のマルチプレクサ３０が第２の組合せ論理回路２２の出力部を元のマルチプレクサ３０の出力部へ結合し、更なるマルチプレクサ３４が更なるレジスタ３６の出力部を更なるマルチプレクサ３４の出力部へ結合するように、マルチプレクサの制御信号ＴＥ、ＴＥ２を制御する。このようにして、ループは中断されたままであり、更なるレジスタ３６からの試験入力データは、第２の組合せ論理回路２２へ供給され、結果は、更なるレジスタ３６で捕捉される（更なるレジスタ３６の出力は、また、レジスタ３２で捕捉される。）。第２の試験モードで、制御回路１６（図示せず。）は、元のマルチプレクサ３０がレジスタ３１の出力部を元のマルチプレクサ３０の出力部へ結合し、更なるマルチプレクサ３４が元のマルチプレクサ３０の出力部を更なるマルチプレクサ３４の出力部へ結合するように、マルチプレクサの制御信号ＴＥ、ＴＥ２を制御する。このようにして、ループは、また、中断されたままであり、目下、レジスタ３１からの試験入力データは、それが第２の組合せ論理回路２２によって捕捉されるところの出力２４へ供給され、結果は、更なるレジスタ３２で捕捉される（更に、レジスタ３１の出力は、また、更なるレジスタ３６で捕捉される。）。
【００４２】
留意すべきは、この試験方法が、ループにおいて２つのマルチプレクサ３０、３４を必要とする点である。これは、通常動作の速度を低下させる。図３ｂに示されるように、マルチプレクサのうちの１つは、第２の組合せ論理回路２２の出力部を更なるマルチプレクサ３４の第２の入力部へ直接的に結合することによってループから取り除かれうる。これは、ループを閉じ、更なるレジスタ３６から試験データを供給し、更なるレジスタ３６で試験結果を捕捉することなく試験を実行することを可能にする。しかし、この場合には、第２の組合せ論理回路２２と更なるマルチプレクサ３４との間のループ部分を試験することが不可能である。従って、明らかであるように、最大限の試験容易性を支持するために、より多くのマルチプレクサが、フィードバックループが試験の一部として元に戻されうるところの正帰還（図３）を有するフィードバックループの場合よりも挿入されるべきである。
【００４３】
明らかであるように、マルチプレクサ３０、３４が直列であることは、本実施例で必須ではない。それらマルチプレクサ３０、３４は、論理回路が通常動作においてマルチプレクサ間で動作可能であるように、ループに沿ってどこに含まれても良い。更に、当然のことながら、２つのマルチプレクサの使用は、この場合には必ずしも必須というわけではない。負ループ利得を有するループは、他の方法で、例えば、他の関連するループを元に戻すことによって安定化されうるならば、これは、このようなループを試験するために用いられても良い。
【００４４】
第１及び第２のレジスタ３１、３２は、部品２０へ試験入力データを供給して、部品２０から応答データを捕捉する以外の目的のためには走査シフトレジスタ構造体に含まれないレジスタであっても良い。しかし、更なる実施例では、１又はそれ以上のレジスタが、組み合わせ回路１０からのデータを捕捉するためにも使用されうるレジスタ１２から用いられても良い。
【００４５】
図４は、組合せ回路１０（図４には図示せず。）及び部品２０からの試験結果を捕捉するためにレジスタ１２を使用する回路の実施例を示す。これを可能にするために、更なるマルチプレクサ４０が加えられている。更なるマルチプレクサ４０は、マルチプレクサ３０の出力へ結合された第１の入力部と、レジスタ１２の入力部へ通常結合された組合せ論理回路１０の出力部へ結合された第２の入力部とを有する。更なるマルチプレクサ４０の出力部は、レジスタ１２の入力部へ結合されている。更なるマルチプレクサ４０の制御入力部ＴＣは、試験制御回路１６（図示せず。）へ結合されている。動作において、試験モードでは、試験制御回路１６は、試験応答データを組合せ論理回路の代わりに部品２０から捕捉させる制御回路を作動させるオプションを有する。通常モードでは、レジスタ１２は、タイミング回路１４で機能しない。このモードでは、レジスタ１２は、組合せ論理回路１０と協働で動作するようデータレジスタとして機能する。
【００４６】
本発明は特定の回路実施例により表されてきたが、当然のことながら、本発明はこれらの実施例に限定されない。例えば、組合せ論理回路１０とタイミング回路１４との間の完全な分離が示されている。この分離は、例えば、パイプライン回路に適用される。この回路では、データは段階的に論理的に処理され、少なくとも、前のデータが次のステップで処理される場合には、ステップの合間に保存される。しかし、本発明は、このような完全な分離に限定されない。他の例で、タイミング回路は、例えば、データ値依存の遅延を導入するよう、あるいは、データ信号の到着に応答してタイミング信号を発生させるよう、組合せ回路から入力信号を受信しても良い。更に、タイミング回路は、タイミング回路１４が要求又は応答信号を送信又は受信するところのハンドシェイクなどの双方向交信を用いても良い。
【００４７】
更に、簡単のために単一のシフトレジスタ構造体が示されたが、当然のことながら、更なるシフトレジスタを含むより複雑な構造体、又は、枝分かれした若しくは１つにまとまったシフト経路を有するシフトレジスタが当然使用されても良い。また、マルチプレクサの使用が記述されてきたが、当然のことながら、このようなマルチプレクサは、多重化機能を如何なる回路により実施されても良い。これは、制御データ入力部での制御信号の値に依存して一方又は他方のデータ入力からデータをコピーする入出力関係を有する論理回路、出力と夫々の入力との間で制御信号により制御されるスイッチを有する回路、又は、マルチプレクサ出力部へ結合された出力と、夫々の入力部へ結合された入力部とを有するトライステート・ドライバを含む。制御信号は、どのドライバが高インピーダンス出力状態にないかを決定する。
【００４８】
夫々の場合において、マルチプレクサ機能は、例えば、前の組合せ論理回路の最終状態でトライステート段を用いることによって、又は、多重化に対応する入出力関係に組合せ論理回路の入出力関係を統合することによって、マルチプレクサの前にある組合せ論理回路に一体化されても良い。
【００４９】
更に、マルチプレクサが一方で第２の組合せ論理回路２２の出力部と、他方で部品２０の出力及びフィードバック接続との間に結合されるところの実施例が示されてきたが、当然のことながら、マルチプレクサはフィードバックループ内の他の場所に置かれても良い。図５は、マルチプレクサ３０がフィードバック接続内であるが、第２の組合せ論理回路２２の出力と部品２０の出力部との間の接続の外側に置かれるところの例を示す。説明目的のために、更なるマルチプレクサ５０は、試験データがシフトモードで第１のレジスタ３１から第２のレジスタ３２へシフトされうること、又は、試験結果データが試験の間に捕捉されうることを確実にするよう、走査シフトレジスタ構造体に加えられている。更なるマルチプレクサ５０は、第２のレジスタ３２がマルチプレクサ３０の出力又はこの出力に依存して相関的である信号、を搬送する信号ラインへ結合される場合には除かれても良い。これが可能であるかどうかは、部品の出力信号が十分に観測可能であるかどうかに依存する。
【００５０】
代替的に、マルチプレクサは、それがフィードバックループを中断する場合に、第２の組合せ論理回路２２の内部に置かれても良い。夫々の場合において、これは、（ａ）フィードバックループが連続的に動作するところの通常動作、（ｂ）フィードバックループが中断されて、試験データが走査試験レジスタ構造体を介してシフトされうるところのシフト動作、（ｃ）他の入力が安定するまでのループへの試験データの供給、（ｄ）フィードバックループのその後の回復、及び（ｅ）フィードバックループが試験の間に一時的に元に戻される間の試験結果データの捕捉、を支持することを可能にする。
【００５１】
出力２４が他の部品２０のフィードバックループの入力部へ結合される場合に問題が生じることがある。これは、フィードバックループが回復されると、出力２４での信号が変化しうるためである。他の部品でのフィードバックループが同時に回復されると、これは、過渡信号が出力に影響を及ぼすリスクを伴って、他の部品の入力信号がそのフィードバックループの回復後に変化する効果を有しうる。
【００５２】
１つの解決法は、試験の間に、出力２４での信号発生が更なるフィードバックループ下流（図示せず。）に影響を及ぼすことを無効にするよう更なる回路（例えば、図示されない更なるマルチプレクサ。）を加えることである。しかし、このような更なる回路は、回路動作の速度を遅くしうる。従って、このような更なる回路を回避することが有利である。
【００５３】
図６は、複数の部品２０を含む非同期タイミング回路の一部を示す。部品２０の夫々は、マルチプレクサ（図示せず。）と、試験制御回路１６と、走査回路構造体３１、３２の一部とを有する。示されるように、夫々の部品２０は、試験入力データを受信して、試験出力データを出力するよう、走査シフトレジスタ構造体へ結合されている。試験制御回路１６は、部品の夫々へ結合された異なる試験イネーブル出力ＴＥ１、ＴＥ２及びＴＥ３を有する。夫々の試験イネーブル出力ＴＥ１、ＴＥ２及びＴＥ３は、複数の異なる部品２０（図示せず。）へ結合されうる。当然のことながら、更なるレジスタ（図示せず。）は、走査シフトレジスタ構造体に含まれても良く、更なる接続（図示せず。）は、部品２０と他の部品（図示せず。）との間に存在しても良い。図７は、試験イネーブル出力ＴＥ１、ＴＥ２、ＴＥ３及びクロックラインＣＬＫＩ及びＣＬＫＩＩにおける信号パルスの一例を示す。示されるように、クロックラインＣＬＫＩ及びＣＬＫＩＩは、重複パルスを有さない。そのパルスの間に、レジスタ３１、３２は、夫々透過的であり、パルスの外側で、レジスタ３１、３２はデータを保持する。夫々の試験イネーブル信号ＴＥ１、ＴＥ２、ＴＥ３は、フィードバックループを回復して、ＣＬＫＩのパルスの開始に対して遅延を伴って開始する負のパルスを含む。この遅延は、ＣＬＫＩのパルスで変化するフィードバックループのフィードバック入力が、マルチプレクサ３０がフィードバックループを回復する前に安定することを確実にする程十分な大きさを有するよう配置される。ＴＥ１、ＴＥ２、ＴＥ３の負パルスは、フィードバックループからのデータが捕捉された場合に、少なくとも第２のクロックＣＬＫＩＩのパルスの終了まで続く。
【００５４】
予測不可能な試験結果を防ぐよう、相互に異なったクロック周期で（場合により、しかし必ずしもそうであるわけではないが、隣接するクロック周期で）フィードバックループを回復するようパルスを含む異なった試験イネーブル信号ＴＥ１、ＴＥ２、ＴＥ３が用いられる。特に、フィードバックループを有する特定の部品２０に対する試験イネーブル信号ＴＥ１、ＴＥ２、ＴＥ３は、特定の部品２０へ入力信号を供給するフィードバックループを有する他の部品に対する試験イネーブル信号ＴＥ１、ＴＥ２、ＴＥ３がパルスを含まない場合にのみパルスを含む。
【００５５】
このようにして、予測可能な試験結果は、更なる回路がタイミング回路に含まれることを必要とせずに実現され得る。このために必要とされる異なった試験イネーブル信号ＴＥ１、ＴＥ２、ＴＥ３の数は、タイミング回路の構造に依存する。当然、部品２０が存在する数だけ異なったタイミング回路を使用すれば、如何なる場合にも十分である。しかし、通常、例えば５又は７の異なった試験イネーブル信号ＴＥ１、ＴＥ２、ＴＥ３といった、より少ない数の異なった試験イネーブル信号ＴＥ１、ＴＥ２、ＴＥ３を使用すれば十分である。フィードバックループを有する夫々の特定の部品２０は、特定の部品２０へ入力信号を供給するフィードバックループを有する他の部品２０に対する試験イネーブル信号ＴＥ１、ＴＥ２、ＴＥ３がパルスを含まない場合にのみパルスを含む試験イネーブル信号を有すれば十分である。同じ試験イネーブル信号ＴＥ１、ＴＥ２、ＴＥ３は、同じく複数個の他の部品へ入力信号を供給しない複数の部品へ供給されても良い。
【００５６】
図８は、異なった試験イネーブル信号を発生させるための回路を示す。回路は、選択発生回路８４と、デコーダ８０と、行素子８２とを有する。１つのデコーダ８０及び行素子８２の回路構造は、更に詳細に示される。通常（非同期）動作の間に、回路の両入力ＴＥ及びＴＭは、全ての選択出力ＴＥ１〜５が零であるように論理零であり、部品２０がフィードバックループに非同期に動作することを可能にする。試験の間に、入力ＴＥ、ＴＭは、最初に、シフトを可能にするよう論理をハイ（ｈｉｇｈ）とされる。目下、全てのＴＥ１〜５は論理ハイである。次に、サンプリングの間に、ＴＥは、選択発生回路８４が、出力パルスを発生させるべき試験イネーブル信号をエンコードする選択信号を印加される間、論理をロー（ｌｏｗ）にされる。結果として、ツリー構造で結合されたデコーダ８０は、フィードバックループを回復するよう、選択された出力での試験イネーブル信号を下げる。後に、ＴＥは、再び論理をハイとされ、試験イネーブル信号をエンコードする信号は、他のフィードバックループを確立する前に変更される。組合せ論理回路１０が試験される場合に、試験イネーブル信号のいずれも論理をローとされない。選択符号は、例えば、走査シフトレジスタ構造体の一部を介して選択発生回路８４へ供給されても良い。
【００５７】
図９は、試験パターン計算回路９０と、試験パターン印加回路９２と、試験用装置９４とを有する試験環境を示す。試験用装置９４は、図１〜８で示された回路を含む。試験パターン計算回路９０は、試験用装置９４の全ての想定される起こり得る不具合を検出するための試験パターンの組を計算し、計算されたテストパターンを試験パターン印加回路９２へ送る。試験パターン印加回路９２は、試験用装置９４へ信号を送信して、適切な試験モードへ切替え、試験パターン印加回路９２へ引き続いて（且つ／あるいは並列に）接続された試験用装置９４へこれらの試験パターンを供給する。
【００５８】
試験パターン計算回路９０は、例えば、適切にプログラミングされたコンピュータである。プログラムは、全ての想定される不具合を検出するための試験パターンを発生させるよう、試験用装置９４内の回路の解説書を用いる。この目的のためのプログラムは極めて複雑であるが、フィードバックループを有さない組合せ論理回路を試験するために当該技術において本来知られる。
【００５９】
望ましくは、図に示された形式のフィードバックループを有する回路のための試験パターンは、また、発生することができることが確実にされる。実施例において、これは、試験パターン計算回路９０へ仮想回路の解説書を提供することによって実現される。仮想回路は、例えば、試験パターンの計算の前に試験用回路解説書を修正する予備的処理プログラムにより得られても良い。仮想回路は、仮想回路に従ってフィードバック接続２６がマルチプレクサ３０の出力部に代わって第１のレジスタ３１の出力部から第２の組合せ論理回路２２の入力部へ結合される点を除いて、試験用装置９４の回路に等しい。即ち、仮想的な回路では、マルチプレクサ３０の如何なる状態においてもフィードバックが存在しない。
【００６０】
これは、フィードバックループを含まない組合せ論理回路のために試験パターンを発生させるためのプログラムを用いて試験パターンを発生させることを可能にする。試験用装置が適切に動作する場合に、その装置は、試験モードで仮想回路に予測されるのと同じ出力信号を有しうる。従って、試験解析は、仮想回路が試験されたかのように進む。このため、従来の試験装置が使用可能である。
【図面の簡単な説明】
【００６１】
【図１】回路編成を表す。
【図１ａ】レジスタセルを表す。
【図２】非同期タイミング回路の典型的な部品を示す。
【図３】非同期タイミング回路の試験準備部を示す。
【図３ａ】代替の試験準備部を示す。
【図３ｂ】代替の試験準備部を示す。
【図４】非同期タイミング回路の試験準備部を示す。
【図５】非同期タイミング回路の試験準備部を示す。
【図６】試験準備非同期タイミング回路の一部を示す。
【図７】試験回路における信号パルスの一例を示す。
【図８】異なった試験イネーブル信号を発生させるための回路を示す。
【図９】試験環境を示す。
【図１】
2008509388.tif 000003
【図１ａ】
2008509388.tif 000004
【図２】
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【図３】
2008509388.tif 000006
【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
2008509388.tif 000015
2008509388.tif 000016
2008509388.tif 000017