【事件の表示】
　特許第３０２９３００号「駆動回路」の請求項１、２に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３０２９３００号の請求項１ないし２に係る特許を維持する。
【理　由】
理由
１．手続の経緯
　特許第３０２９３００号の請求項１、２に係る発明は、平成３年１月３１日に出願され、平成１２年２月４日に設定登録され、その後、異議申立人　古川　京子より特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成１３年２月９日に訂正請求がなされたものである。
　
２．訂正の適否について
（１）訂正の内容
　特許権者が求める訂正の内容は以下のとおりである。　
ａ．特許請求の範囲の請求項１において、「【請求項１】　駆動データがシリアルに入力されるデータ入力端子と、複数のラッチ手段から構成され前記駆動データを順次ラッチしてパラレルに出力するデータラッチ回路と、前記ラッチ手段をラッチ可能状態にするラッチ信号をクロックパルス入力端子に入力されるクロックパルスに応答して前記複数のラッチ手段に順番に出力し且つ前記複数のラッチ手段へのラッチ信号出力の終了に際して終了信号を出力するシフトレジスターと、前記データ入力端子と前記データラッチ回路との間に前記終了信号が入力されたときデータの前記データラッチ回路への入力を禁止する第１ゲート回路とを備えてなることを特徴とする駆動回路。」とあるのを「【請求項１】　駆動データがシリアルに入力されるデータ入力端子と、複数のラッチ手段から構成され前記駆動データを順次ラッチしてパラレルに出力するデータラッチ回路と、前記ラッチ手段をラッチ可能状態にするラッチ信号をクロックパルス入力端子に入力されるクロックパルスに応答して前記複数のラッチ手段に順番に出力し且つ前記複数のラッチ手段へのラッチ信号出力の終了に際して終了信号を出力するシフトレジスターと、前記データ入力端子と前記データラッチ回路との間に設けられ、前記終了信号が入力されたとき前記ラッチ回路へ送られる前記駆動データを所定の論理レベルに固定して、新たな駆動データの前記データラッチ回路への入力を禁止する第１ゲート回路と、を備えてなることを特徴とする駆動回路。」と訂正する。
　
（２）訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項ａは、本件発明１を特定する事項である「前記データ入力端子と前記データラッチ回路との間に前記終了信号が入力されたときデータの前記データラッチ回路への入力を禁止する第１ゲート回路」を、これに含まれる事項である「前記データ入力端子と前記データラッチ回路との間に設けられ、前記終了信号が入力されたとき前記ラッチ回路へ送られる前記駆動データを所定の論理レベルに固定して、新たな駆動データの前記データラッチ回路への入力を禁止する第１ゲート回路」に限定し、しかも、「前記ラッチ回路へ送られる前記駆動データを所定の論理レベルに固定」することは願書に添付された明細書の段落０１００、０１０１に記載されていたものであるから、特許請求の範囲の減縮を目的とした明細書の訂正に該当する。
　また上記訂正事項ａは、新規事項の追加には該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
　
（３）むすび
　したがって、上記訂正は、特許法第１２０条の４第２項及び同条３項で準用する第１２６条第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３．特許異議の申し立てについての判断
（１）特許異議申立の概要
ａ．申立人　古川　京子　は、次の甲第１、２号証を提出し、請求項１、２に係る発明の特許は、甲第１、２号証より、特許法第２９条第１項第３号もしくは特許法第２９条第２項の規定に違反してなされたものであるから取り消すべき旨、主張している。
甲第１号証：特開平２−３７３８７号公報（引用刊行物１）
甲第２号証：特開昭６３−２７１２９８号公報（引用刊行物２）
　
（２）本件発明
　本件請求項１、２に係る発明（以下、「本件発明１、２」という。）は、上記訂正請求書の特許請求の範囲の請求項１、２に記載された次のとおりの事項により特定されるものである。
「【請求項１】　駆動データがシリアルに入力されるデータ入力端子と、複数のラッチ手段から構成され前記駆動データを順次ラッチしてパラレルに出力するデータラッチ回路と、前記ラッチ手段をラッチ可能状態にするラッチ信号をクロックパルス入力端子に入力されるクロックパルスに応答して前記複数のラッチ手段に順番に出力し且つ前記複数のラッチ手段へのラッチ信号出力の終了に際して終了信号を出力するシフトレジスターと、前記データ入力端子と前記データラッチ回路との間に設けられ、前記終了信号が入力されたとき前記ラッチ回路へ送られる前記駆動データを所定の論理レベルに固定して、新たな駆動データの前記データラッチ回路への入力を禁止する第１ゲート回路と、を備えてなることを特徴とする駆動回路。
【請求項２】　前記クロックパルス入力端子と前記シフトレジスターとの間に前記終了信号が入力されたとき前記クロックパルスの前記シフトレジスターへの入力を禁止する第２ゲート回路とを備えてなることを特徴とする請求項１記載の駆動回路。」
　
（３）本件発明１について
ア．引用刊行物および異議申立人提出刊行物に記載された発明
　当審が平成１２年１２月６日に通知した取消しの理由において引用した刊行物１（異議申立人　古川　京子　提出甲第１号証），刊行物２（異議申立人　古川　京子　提出甲第２号証）にはそれぞれ次のとおりの発明が記載されている。
　
ａ．引用刊行物１：特開平２−３７３８７号公報
「表示データＤ００〜１５は、第７図に示すように、表示データＴＤ０〜７を２データ毎にまとめた１６ビットのデータとなる。」（第５頁右上欄第８〜１１行）
「セグメントドライバユニット２５は、第５図に示すように、８個の同一構成のセグメントドライバＳＤ０〜ＳＤ７から構成されている。」（第５頁左下欄第８〜１０行）
「５３はラッチ回路であり、３２ビットのラッチ５４−０〜５４−９から構成されている。」（第５頁左下欄第１８〜２０行）
「セグメントドライバＳＤ０のラッチ５４−０〜５４−９の総てに表示データが読み込まれると、セグメントドライバＳＤ０の端子ＥＯが“１”となり、この“１”信号がセグメントドライバＳＤ１（第５図）の端子ＥＩへ供給される。これにより、以後、パラレルコンバータ２６から出力される表示データがセグメントドライバＳＤ１のラッチ５４−０〜５４−９に順次読み込まれる。」（第６頁右上欄第１８行〜同頁左下欄第６行）
「まず、水平同期信号ＨＳＹＮが出力されると、Ｄ−ＦＦ４９−０〜４９−１０が各々リセットされる。これにより、インバータ５０の出力信号ＳＴ０が“１”、Ｄ−ＦＦ４９−１〜４９−１０の出力信号ＳＴ１〜ＳＴ９およびＦＥが各々“０”となる。信号ＦＥが“０”になると、アンドゲート５１の出力が“０”となり、したがって、インバータ４４の出力が“１”となる。ここで、端子ＥＩへ“０”が印加されている場合は、アンドゲート４２の出力信号ＡＣＴが“０”となり、したがって、ナンドゲート４３の出力およびオアゲート４６の出力が共に“１”に固定される。この場合、ラッチ５４−０〜５４−９に表示データが読み込まれることはない。」（第７頁左上欄第１８行〜同頁右上欄第１１行）
「次に、端子ＥＩへ“１”が印加されると、アンドゲート４２の出力信号ＡＣＴが“１”となり、インバータ４５の出力が“０”となる。この結果、以後、転送クロックＣＰＥがオアゲート４６からクロックパルスＣＫＥとして出力され、また、ナンドゲート４３から転送クロックＣＰＯを反転した信号がクロックパルスＣＫＯとして出力される。」（第７頁右上欄第１２行〜１８行）
「さて、セグメントドライバＳＤ０（第５図）は端子ＥＩへ常時“１”が印加されており、水平同期信号ＨＳＹＮが出力された時点において信号ＡＣＴが“１”となる。信号ＡＣＴが“１”になると、ラッチ５５がスルー状態となる。」（第７頁右上欄第１９行〜同頁左下欄第３行）
「この状態において、パラレルコンバータ２６から、第１１図に示ように、表示データＤ００〜Ｄ１５および第３転送クロックＣＰＥ，ＣＰＯが出力されると、オアゲート４６（第８図）、ナンドゲート４３から各々第１１図に示すクロックパルスＣＫＥ，ＣＫＯが出力される。そして、クロックパルスＣＫＥの最初の立ち下りにおいて、ラッチ５５を通過した表示データＤ００〜１５の第０番目のデータがレジスタ５６に読み込まれる。次に、クロックパルスＣＫＯが立ち上がると、Ｄ−ＦＦ４９−０〜４９−１０が各入力端Ｄのデータを読み込む。この結果、インバータ５０の出力信号ＳＴ０が“０”に立ち下り（第１１図参照）、この立ち下りにおいて、レジスタ５６から出力されている第０番目の表示データＤ００〜１５およびラッチ５５から出力されている第１番目の表示データＤ００〜１５が共にラッチ５４−０に読み込まれる。また、この時、第１１図に示すように、Ｄ−ＦＦ４９−１の出力信号ＳＴ１が“１”に立ち上がる。」（第７頁左下欄第３行〜同頁右下欄第２行）
「次に、クロックパルスＣＫＥが、再び立ち下がると、第２番目の表示データＤ００〜１５がレジスタ５６に読み込まれ、次いでクロックパルスＣＫＯが立ち上がると、信号ＳＴ１が“０”に立ち下がり、この立ち下がりにおいて、ラッチ５４−１に第２番目および第３番目の表示データＤ００〜１５が読み込まれる。また、この時、Ｄ−ＦＦ４９−２の出力信号ＳＴ２が“１”に立ち上がる。以下、同様の動作が繰り返されて、ラッチ５４−２〜５４−９に順次表示データＤ００〜Ｄ１５が読み込まれる。」、「そして、最後に、Ｄ−ＦＦ４９−１０の出力信号ＦＥが“１”に立ち上がると（第１１図における時刻te参照)、この時、同時にクロックパルスＣＫＥも“１”に立ち上がることから、アンドゲート５１の出力が“１”となり、この“１”信号が端子ＥＯから出力され、次のセグメントドライバＳＤ１の端子ＥＩへ印加される。これにより、以後、表示データＤ００〜１５がセグメントドライバＳＤ１内のラッチ５４−０〜５４−９に順次読み込まれる。」（第７頁右下欄第３〜１３行）
「そして、最後に、Ｄ−ＦＦ４９−１０の出力信号ＦＥが“１”に立ち上がると（第１１図における時刻te参照)、この時、同時にクロックパルスＣＫＥも“１”に立ち上がることから、アンドゲート５１の出力が“１”となり、この“１”信号が端子ＥＯから出力され、次のセグメントドライバＳＤ１の端子ＥＩへ印加される。これにより、以後、表示データＤ００〜１５がセグメントドライバＳＤ１内のラッチ５４−０〜５４−９に順次読み込まれる。」（第７頁右下欄第１３行〜第８頁左上欄第２行）
「一方、アンドゲート５１の出力が“１”になると、インバータ４４の出力が“０”となり、したがって、アンドゲート４２の出力信号ＡＣＴが“０”となる。この結果、以後セグメントドライバＳＤ０に表示データＤ００〜１５が読み込まれることはない。」（第８頁左上欄第２〜７行）
と記載されると共に、第１図に全体構成を示すブロック図、第７図にパラレルコンバータの動作を示すタイミングチャート、第８図にセグメントドライバの構成を示す回路図が示されている。
　
ｂ．引用刊行物２：特開昭６３−２７１２９８号公報
「第１図はこの発明の概念図である。
　図において、表示駆動回路は、１水平の画素数ｎをｌ分割してｍ画素分ずつ（ｍは実用的には６０〜２００）で構成した駆動回路部１ａ〜１ｌと、この駆動回路１中のシフトレジスタがシリアルデータＤINのシフト動作を完了したことを検知し終了信号を発生させる終了信号発生回路２ａ〜２ｌと、シリアルデータＤINと終了信号発生回路の終了信号を入力することによりクロックパルスφのシフトレジスタ４ａ〜４ｌへの入力を制御するクロック制御回路３ａ〜３ｌを有し、各駆動回路部１、終了信号発生回路２、クロック制御回路３からなるブロックをｌブロック縦続接続して構成される。」（第３頁左上欄第９行〜同頁右上欄第２行）
「次に動作について説明する。
　まずシリアルデータＤINがシフトレジスタ４ａに入力するとともにクロック制御回路３ａに入力し、これによりクロック制御回路３ａは出力信号φｃをシフトレジスタ４ａに出力しシフト動作が開始し、出力Ｑａ１〜Ｑａｍ信号を出力する。この最終段でシフトレジスタ４ａはＱｍを次のブロックのシフトレジスタ４ｂの入力に出力する。このＱｍ信号は同時に終了信号発生回路２ａにシリアルデータＤINとして入力し終了信号５ａを発生させる。終了信号５ａはクロック制御回路３ａに入力し出力信号のφｃの供給を停止させシフトレジスタ４ａの動作を停止させる。」（第３頁右上欄第３〜１５行）
「ｌブロックに分割されたシフトレジスタは、そのブロックでシリアルデータのシフトをする必要がある時のみ動作し、他は動作を停止することができ、シフトレジスタで消費する電力を１／ｌに減少させることができるのである。」（第３頁左下欄第２〜６行）
「Ｑ１〜Ｑｍが順次“Ｈ”になり、最後にＱｍが“Ｌ”に戻ってしまうと次に終了信号５が“Ｈ”になる。このため、クロック制御回路３の中のＲ−Ｓフリップフロップ７が、リセットされてクロック制御信号１１が“Ｌ”になり、φが２入力ＡＮＤゲート回路９を通過するのを阻止してしまう。従って、ｍビットシフトレジスタ４はシフト動作を停止し、Ｑ１〜Ｑｍはすべて“Ｌ”状態を保つ。」（第４頁左下欄第８行目〜１５行目）
と記載されると共に、第１図に概念図、第４図に第１の実施例回路図が示されている。
　
イ．対比・判断
　本件発明１と上記引用刊行物１に記載された発明とを対比する。
　上記引用刊行物１は、「表示パネル駆動回路」に関するものである。
上記引用刊行物１には、「表示データＤ００〜１５は、第７図に示すように、表示データＴＤ０〜７を２データ毎にまとめた１６ビットのデータとなる。」と記載されているものの、第７図に示すようにパラレルの２データが順次シリアルに入力され、この２データずつラッチ５４−０〜５４−９に順次ラッチされるのであるから、上記引用刊行物１の「表示データＤ００〜１５」は本件発明１のシリアルに入力される「駆動データ」に相当する。
「５３はラッチ回路であり、３２ビットのラッチ５４−０〜５４−９から構成されている。」、「次に、クロックパルスＣＫＯが立ち上がると、Ｄ−ＦＦ４９−０〜４９−１０が各入力端Ｄのデータを読み込む。この結果、インバータ５０の出力信号ＳＴ０が“０”に立ち下り（第１１図参照）、この立ち下りにおいて、レジスタ５６から出力されている第０番目の表示データＤ００〜１５およびラッチ５５から出力されている第１番目の表示データＤ００〜１５が共にラッチ５４−０に読み込まれる。また、この時、第１１図に示すように、Ｄ−ＦＦ４９−１の出力信号ＳＴ１が“１”に立ち上がる。」、「次に、クロックパルスＣＫＥが、再び立ち下がると、第２番目の表示データＤ００〜１５がレジスタ５６に読み込まれ、次いでクロックパルスＣＫＯが立ち上がると、信号ＳＴ１が“０”に立ち下がり、この立ち下がりにおいて、ラッチ５４−１に第２番目および第３番目の表示データＤ００〜１５が読み込まれる。また、この時、Ｄ−ＦＦ４９−２の出力信号ＳＴ２が“１”に立ち上がる。以下、同様の動作が繰り返されて、ラッチ５４−２〜５４−９に順次表示データＤ００〜Ｄ１５が読み込まれる。」、「そして、最後に、Ｄ−ＦＦ４９−１０の出力信号ＦＥが“１”に立ち上がると（第１１図における時刻te参照)、この時、同時にクロックパルスＣＫＥも“１”に立ち上がることから、アンドゲート５１の出力が“１”となり、この“１”信号が端子ＥＯから出力され、次のセグメントドライバＳＤ１の端子ＥＩへ印加される。これにより、以後、表示データＤ００〜１５がセグメントドライバＳＤ１内のラッチ５４−０〜５４−９に順次読み込まれる。」と記載されるように「ラッチ回路５３」は、複数のラッチ５４−０〜５４−９から構成され、表示データＤ００〜Ｄ１５を順次ラッチしてパラレルに出力するものであるから、上記引用刊行物１の「ラッチ回路５３」は本件発明１の「複数のラッチ手段から構成され前記駆動データを順次ラッチしてパラレルに出力するデータラッチ回路」に相当し、「シフトレジスタ回路４８」は、ラッチ５４−０〜５４−９をラッチ可能状態とするラッチ信号ＳＴ０〜ＳＴ９を、クロックパルスＣＰＯ（ＣＫＯ）に応答してラッチ５４−０〜５４−９に順番に出力し、且つ複数のラッチ５４−０〜５４−９へのラッチ信号出力の終了に際して出力信号ＦＥを出力するものであるから、上記引用刊行物１の「シフトレジスタ回路４８」は本件発明１の「前記ラッチ手段をラッチ可能状態にするラッチ信号をクロックパルス入力端子に入力されるクロックパルスに応答して前記複数のラッチ手段に順番に出力し且つ前記複数のラッチ手段へのラッチ信号出力の終了に際して終了信号を出力するシフトレジスター」に相当する。
　また、「端子ＥＩへ“０”が印加されている場合は、アンドゲート４２の出力信号ＡＣＴが“０”となり、したがって、ナンドゲート４３の出力およびオアゲート４６の出力が共に“１”に固定される。この場合、ラッチ５４−０〜５４−９に表示データが読み込まれることはない。」、「出力信号ＦＥが“１”に立ち上がると（第１１図における時刻te参照)、この時、同時にクロックパルスＣＫＥも“１”に立ち上がることから、アンドゲート５１の出力が“１”」となり「一方、アンドゲート５１の出力が“１”になると、インバータ４４の出力が“０”となり、したがって、アンドゲート４２の出力信号ＡＣＴが“０”となる。この結果、以後セグメントドライバＳＤ０に表示データＤ００〜１５が読み込まれることはない。」、「信号ＡＣＴが“１”になると、ラッチ５５がスルー状態となる。」なる記載より、上記引用刊行物１の「ラッチ５５」は本件発明１の「終了信号が入力されたとき、新たな駆動データの前記データラッチ回路への入力を禁止する第１ゲート回路」
に相当する。
　したがって両者は、「駆動データがシリアルに入力されるデータ入力端子と、複数のラッチ手段から構成され前記駆動データを順次ラッチしてパラレルに出力するデータラッチ回路と、前記ラッチ手段をラッチ可能状態にするラッチ信号をクロックパルス入力端子に入力されるクロックパルスに応答して前記複数のラッチ手段に順番に出力し且つ前記複数のラッチ手段へのラッチ信号出力の終了に際して終了信号を出力するシフトレジスターと、前記データ入力端子と前記データラッチ回路との間に設けられ、前記終了信号が入力されたとき、新たな駆動データの前記データラッチ回路への入力を禁止する第１ゲート回路と、を備えてなることを特徴とする駆動回路。」で一致し、次の点で相違する。
　
（相違点）
　本件発明１のものは、「前記データラッチ回路への入力を禁止する第１ゲート回路」が「前記終了信号が入力されたとき前記ラッチ回路へ送られる前記駆動データを所定の論理レベルに固定」するものであるのに対して、上記引用刊行物１に記載されたものは、ラッチ回路への入力を禁止する回路は「ラッチ５５」により構成されている点
　
　そこで、上記相違点を検討する。
　上記引用刊行物１には、「出力信号ＡＣＴが“０”」の場合「ラッチ５４−０〜５４−９に表示データが読み込まれることはない」と記載されているものの、これは「ナンドゲート４３の出力およびオアゲート４６の出力が共に“１”に固定される」ため、「クロックパルスＣＰＯ」が「Ｄ−ＦＦ４９−１０」へ入力されなくなることによるものであり、「ラッチ５５」の動作に関する記載は、「信号ＡＣＴが“１”になると、ラッチ５５がスルー状態となる。」と記載されているのみである。
　一般にラッチは入力信号を保持するものであるから、上記「ラッチ５５」は、「出力信号ＡＣＴが“０”」になった場合、該“０”信号入力時に「ラッチ５５」へ入力されていた表示データを保持し「ラッチ５５」より出力するものと認める（「１９７７年版　最新ＴＴＬＩＣ規格表」、初版、ＣＱ出版株式会社、昭和５２年６月１０日、ｐ．８３の波形参照）。
　したがって、「ラッチ５５」の出力は、「出力信号ＡＣＴが“０”」になった時点の表示データにより変化するものであり、「所定の論理レベルに固定」するものではない。
　更に、上記引用刊行物２にも、「駆動データを所定の論理レベルに固定」することは記載も示唆もされていない。
　してみると、上記相違点に係る構成は、上記刊行物１及び上記刊行物２を組み合わせたとしても到達することができず、且つ、設計的事項とも解することができないから、本件発明１を想到するには、格別の困難性があるものと言うべきである。
　
　よって、本件発明１は、異議申立人提出の各刊行物に記載された発明と同一とも、各刊行物に記載された発明から容易に想到し得るものとも認められないから、特許法第２９条第１項第３号または特許法第２９条第２項の規定に違反したものとすることができない。
　
（４）本件発明２について
　本件発明２は、本件発明１を引用したものであるので、本件発明２と異議申立人提出の各刊行物との対比・判断は、上記「本件発明１について」と同様である。
　
　よって、本件発明２は、異議申立人提出の各刊行物に記載された発明と同一とも、各刊行物に記載された発明から容易に想到し得るものとも認められないから、特許法第２９条第１項第３号または特許法第２９条第２項の規定に違反したものとすることができない。
　
（７）むすび
　以上のとおりであるから、各特許異議の申立ての理由および、証拠によっては、本件請求項１、２の特許を取り消すことはできない。　
　また、他に本件発明の特許を取り消すべき理由を発見しない。
　よって結論のとおり決定する。　
【異議決定日】
平成１３年５月１８日（２００１．５．１８）
【訂正の要旨】
訂正の要旨
訂正個所
ａ．特許請求の範囲の請求項１において、「【請求項１】　駆動データがシリアルに入力されるデータ入力端子と、複数のラッチ手段から構成され前記駆動データを順次ラッチしてパラレルに出力するデータラッチ回路と、前記ラッチ手段をラッチ可能状態にするラッチ信号をクロックパルス入力端子に入力されるクロックパルスに応答して前記複数のラッチ手段に順番に出力し且つ前記複数のラッチ手段へのラッチ信号出力の終了に際して終了信号を出力するシフトレジスターと、前記データ入力端子と前記データラッチ回路との間に前記終了信号が入力されたときデータの前記データラッチ回路への入力を禁止する第１ゲート回路とを備えてなることを特徴とする駆動回路。」とあるのを「【請求項１】　駆動データがシリアルに入力されるデータ入力端子と、複数のラッチ手段から構成され前記駆動データを順次ラッチしてパラレルに出力するデータラッチ回路と、前記ラッチ手段をラッチ可能状態にするラッチ信号をクロックパルス入力端子に入力されるクロックパルスに応答して前記複数のラッチ手段に順番に出力し且つ前記複数のラッチ手段へのラッチ信号出力の終了に際して終了信号を出力するシフトレジスターと、前記データ入力端子と前記データラッチ回路との間に設けられ、前記終了信号が入力されたとき前記ラッチ回路へ送られる前記駆動データを所定の論理レベルに固定して、新たな駆動データの前記データラッチ回路への入力を禁止する第１ゲート回路と、を備えてなることを特徴とする駆動回路。」と訂正する。
（５４）【発明の名称】
駆動回路
（５７）【特許請求の範囲】
　【請求項１】　駆動データがシリアルに入力されるデータ入力端子と、複数のラッチ手段から構成され前記駆動データを順次ラッチしてパラレルに出力するデータラッチ回路と、前記ラッチ手段をラッチ可能状態にするラッチ信号をクロックパルス入力端子に入力されるクロックパルスに応答して前記複数のラッチ手段に順番に出力し且つ前記複数のラッチ手段へのラッチ信号出力の終了に際して終了信号を出力するシフトレジスターと、前記データ入力端子と前記データラッチ回路との間に
設けられ、
前記ラッチ回路へ送られる前記駆動データを所定の論理レベルに固定して、新たな駆動
、
　【請求項２】　前記クロックパルス入力端子と前記シフトレジスターとの間に前記終了信号が入力されたとき前記クロックパルスの前記シフトレジスターへの入力を禁止する第２ゲート回路とを備えてなることを特徴とする請求項１記載の駆動回路。
　【請求項３】　カスケード接続時にイネーブル信号を入力するために設けられたイネーブル信号入力端子と、前記イネーブル信号を次段に接続されている駆動回路に出力するために設けられたイネーブル信号出力端子と、前記シフトレジスターから出力される所定の前記ラッチ信号に応答して前記イネーブル信号を前記イネーブル信号出力端子に出力するイネーブル信号出力回路とを備えてなり、前記第２ゲート回路が前記イネーブル信号に応答して前記クロックパルスの前記シフトレジスターへの入力を開始することを特徴とする請求項２記載の駆動回路。
　【請求項４】　駆動データがシリアルに入力されるデータ入力端子と、複数のラッチ手段から構成され前記駆動データを順次ラッチしてパラレルに出力するデータラッチ回路と、前記ラッチ手段をラッチ可能状態にするラッチ信号をクロックパルスに応答して前記複数のラッチ手段に出力するシフトレジスターとを具備するドライバー回路を複数カスケード接続した駆動回路において、前記複数のドライバー回路のうち動作する所定のドライバー回路に入力されるイネーブル信号のイネーブル信号入力端子と、このイネーブル信号入力端子に入力されるイネーブル信号に基づいて動作・非動作を判定する判定回路と、前記データ入力端子と前記データラッチ回路との間にこの判定回路からの非動作判定出力に応答して前記駆動データの前記データラッチ回路への入力を禁止するゲート回路とをそれぞれの前記ドライバー回路に設けたことを特徴とする駆動回路。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　この発明は、駆動回路に関し、特に液晶ディスプレイ（以下ＬＣＤと略す）駆動用ＩＣの様に駆動回路をカスケード接続し、シリアルで送られてくる多量のデータをラッチし、パラレルで出力する回路を構成する場合において、消費電力の低減化に好適なものである。
　【０００２】
　【従来の技術】
　例えば、ＬＣＤ表示用の駆動回路のように、多数の出力が必要な駆動回路は、データ生成回路から、シリアルで出力されたデータをパラレルデータに変換するデータラッチ回路を有する駆動回路が用いられている。
　【０００３】
　一般に、このようなデータラッチ回路を有する駆動回路は、端子数が１００ピン程度の大型ＩＣによって構成される。ところで、端子数が１００ピン程度のＩＣの場合は８０出力が限度であり、またＴＡＢによる端子数が１８０ピン程度のＩＣの場合は１６０出力が限度である。
　【０００４】
　したがって転送するデータが、６４０ビットの様な多数のデータを処理するシステムを構成する場合は、８０〜１６０出力のＩＣを、８〜４個カスケード接続する必要がある。
　【０００５】
　この種の回路は、特願平０１−３２６５８０号として本発明者らによって提案されたものがあり、以下図面を用いて説明する。
　【０００６】
　図３は、従来の駆動回路をカスケード接続した状態を示す回路構成図、図３は、図４の回路各部の動作波形図である。
　【０００７】
　なお、以下の説明においてカスケード接続の２段目を次段と称し、３段目以後の各段を代表したものとする。また、次段ＬＣＤドライバー７４の回路構成は初段ＬＣＤドライバー３７と同一なので省略する。
　【０００８】
　図３において、図示しないデータ生成回路よりシリアルで送られてくるデータＤＳは初段ＬＣＤドライバー３７および次段ＬＣＤドライバー７４の入力端子Ｔ１にそれぞれ与えられる。また上記シリアルデータＤＳに同期して、入力されるクロックパルスＣＰが各段の入力端子Ｔ２に与えられるとともに、上記シリアルデータＤＳをラッチするためのラッチパルスＬＰが各段の入力端子Ｔ３に与えられる。
　【０００９】
　イネーブル信号は、前段のドライバーの端子Ｔ５から出力され後段ドライバーの端子Ｔ４に与えられる。なお、初段ＬＣＤドライバー３７の場合は前段のドライバーがないので、イネーブル入力端子Ｔ４は接地（“Ｌ“レベルに接続）される。
　【００１０】
　入力端子Ｔ１に与えられたシリアルデータＤＳはバッファーＡ１を介してデータラッチ回路１に与えられる。データラッチ回路１は、ラッチ手段として複数のフリップフロップ回路（以下ＦＦと略する）２６〜３０によって構成されている。これらのＦＦ２６〜３０は、データＦＦか又はデータラッチが用いられ、シリアルデータＤＳは各ＦＦ２６〜３０のデータ入力端子Ｄに与えられる。
　【００１１】
　一方、入力端子Ｔ３に与えられたラッチパルスＬＰは、バッファーＡ３を介して、初段次段判定回路２，イネーブルラッチ回路４，シフトレジスター５，イネーブル信号出力回路６，ラッチ付きドライブ回路７，およびカウント回路８に、それぞれ供給される。
　【００１２】
　シフトレジスター５は、ＦＦ１５，１７〜２１とＡＮＤゲート１６によって構成され、上記ラッチパルスＬＰは、ＦＦ１５のセット入力端子Ｓに与えられるとともに、ＦＦ１７〜２１のリセット入力端子Ｒに与えられる。
　【００１３】
　これらのＦＦ１５，１７〜２１は、前のＦＦの出力端子Ｑから出力された信号が次のＦＦのデータ入力端子Ｄに与えられるように接続される。なお、初めのＦＦ１５のデータ入力端子Ｄは接地（“Ｌ“レベルに接続）されている。
　【００１４】
　これらのＦＦ１５，１７〜２０の出力端子Ｑから出力された信号の内、ＦＦ１７〜２０のＱ出力が、データラッチ回路１を構成するＦＦ２７〜３０のラッチ入力端子Ｌに与えられる。
　【００１５】
　また、シフトレジスター５におけるＦＦ１５のＱ出力は、ＡＮＤゲート１６を介してデータラッチ回路１におけるＦＦ２６のラッチ入力端子Ｌに与えられる。
　【００１６】
　上記アンドゲート１６の一方の入力端子には、クロック制御回路３を構成する３入力ＡＮＤゲート１４の出力が与えられ、ＡＮＤゲート１４の出力が“Ｈ“レベルになるタイミングで上記ＦＦ１５のＱ出力信号が、上記ＦＦ２６のラッチ入力端子Ｌに与えられる。
　【００１７】
　上記クロック制御回路３は、上記３入力ＡＮＤゲート１４とＯＲゲート１３とで構成され、上記クロックパルスＣＰ，初段次段判定回路２の出力信号，イネーブル・ラッチ回路４の出力信号，およびシフトレジスター５における最終段のＦＦ２１の反転Ｑ端子出力信号に基いて回路の動作クロック信号を出力する。
　【００１８】
　上記クロック制御回路３から出力されるシフトクロック信号は、上記ＡＮＤゲート１６の他に、ＦＦ１５，１７〜２１のクロック入力端子にそれぞれ与えられる。
　【００１９】
　上記、初段次段判定回路２は、データ生成回路から送られているシリアルデータＤＳが当該回路に与えられるものか、或いは次段回路に与えられるものかを判定するために設けられ、３つのＤ形のＦＦ９，１０，１１によって構成されている。
　【００２０】
　又、カウント回路８は、クロックパルスを分周して、イネーブル信号の受信用クロックを間引くことにより、イネーブル信号の遅延時間の影響を受けない様にするために設けられており、Ｄ形ＦＦ７５と、２入力ＡＮＤゲート７６により構成されている。
　【００２１】
　又、イネーブルラッチ回路４は、入力端子Ｔ４に与えられるイネーブル信号を、前記カウント回路８の出力によりラッチする為に設けられ、Ｄ形ＦＦ１２により構成されている。
　【００２２】
　一方、上記シフトレジスター５における最終段よりも２つ前の段に設けられているＦＦ１９のＱ出力端子が、イネーブル信号出力回路６を構成するＮＯＲゲート２３の一方の入力端子に与えられる。上記イネーブル信号出力回路６は、上記ＮＯＲゲート２３とＮＯＲゲート２２およびインバーター２４により構成され、上記ＮＯＲゲート２３，２２により、Ｒ−Ｓ・ＦＦが構成される。
　【００２３】
　上記インバーター２４の出力が端子Ｔ５に与えられ、これがイネーブル信号として、後段の駆動回路の入力端子Ｔ４に導出される。
　【００２４】
　次に、カスケード接続時の動作について説明する。
　【００２５】
　データ生成回路より送られてくるシリアルデータ信号ＤＳ，クロックパルス信号ＣＰ，ラッチパルス信号ＬＰは、図４の波形図に示すような波形になっており、波形は連続している。
　【００２６】
　ラッチパルスＬＰが入力されるとＦＦ１０，７５，１２，１７〜２１がラッチパルスの“Ｈ”レベルの部分でリセットされるため、これらのＦＦのＱ出力端子は“Ｌ”レベルになる。
　【００２７】
　ＦＦ２１の場合は反転Ｑ出力“Ｈ”となりＡＮＤゲート１４の第１入力端子にこの信号を送る。ＮＯＲ２２，２３により構成されるＲ−Ｓ・ＦＦは同様にリセットされＱ出力は、“Ｌ”レベルになるが、インバーター２４を通して、Ｔ５より“Ｈ”レベルを出力する。
　【００２８】
　ＦＦ１５はラッチパルスの“Ｈ”レベルによりセットされて、Ｑ出力端子が“Ｈ”レベルになる。
　【００２９】
　次に、ラッチパルスＬＰが“Ｈ”→“Ｌ”に立ち下がった時、ＦＦ９のＱ出力が“Ｈ”レベルになる。このＦＦ９のＱ出力が、ＦＦ１０のＤ入力端子に送られ、また、ラッチ回路２６〜３０にラッチされていたシリアルデータＤＳがラッチ付きＬＣＤドライブ回路７にラッチされて出力端子３２〜３６よりＬＣＤ駆動レベルが出力される。
　【００３０】
　次に、データ生成回路から送られてくるクロックパルスＣＰの立ち上がり時点では、データ生成回路から送られてくるシリアルデータＤＳが、データラッチ回路１の各ＦＦ２６〜３０のＤ入力端子に入力される。
　【００３１】
　また、初段ＬＣＤドライブ回路３７の入力端子Ｔ４は“Ｌ”レベルに設定されており、この“Ｌ”レベルがインバーターＡ４で反転されることにより“Ｈ”レベルになり、ＦＦ１１と１２のＤ入力端子に送られている。よって一度でもＦＦ１０のＱ出力が立ち下がると、ＦＦ１１のＱ出力が“Ｈ”レベルになる。この“Ｈ”レベルの出力は、２入力ＯＲゲート１３の第１入力端子および３入力ＡＮＤゲート１４の第２入力端子に送られる。
　【００３２】
　この場合３入力ＡＮＤゲート１４の第１入力端子は“Ｈ”レベルになっているので、このＡＮＤゲート１４の第３入力端子に与えられるクロックパルスＣＰはそのまま出力される。
　【００３３】
　一方、次段ＬＣＤドライバー７４の入力端子Ｔ４は初段ＬＣＤドライブ回路３７の出力端子Ｔ５から“Ｈ”レベルのイネーブル信号が与えられる。この“Ｈ”レベルの信号はインバータＡ４により“Ｌ”レベルに反転され、ＦＦ１１，１２のＤ入力端子に送られる。
　【００３４】
　また、ＦＦ１１のクロック入力端子に与えられるＦＦ１０のＱ出力が一度でも“Ｈ”から“Ｌ”レベルに立ち下がるとＦＦ１１のＱ出力は、“Ｌ”レベルに固定され、これが２入力ＯＲゲート１３の第１入力端子に供給される。
　【００３５】
　一方、上記ゲート１３の第２入力端子に与えられるＦＦ１２のＱ出力は、“Ｌ”レベルなので、２入力ＯＲゲート１３の出力は“Ｌ”レベルになる。
　【００３６】
　したがって、この場合２入力ＯＲゲート１３の出力が供給される３入力ＡＮＤゲート１４においては、ＡＮＤ条件が成立しないため、このＡＮＤゲート１４の第３入力端子に与えられているクロックパルスＣＰの通過が禁止されている。
　【００３７】
　さて、初段ＬＣＤドライバー３７は、以上の状態においてクロックパルスＣＰが入力されると、ＡＮＤゲート１４を通って２入力ＡＮＤゲート１６の第２入力端子に送られる。この場合、上記２入力ＡＮＤゲート１６の第１入力端子は“Ｈ”レベルなので、上記２入力ＡＮＤゲート１６の出力は“Ｈ”になる。
　【００３８】
　次に、このクロックパルスＣＰが“Ｈ”→“Ｌ”に立ち下がると図４に示すようにＦＦ１５のＱ出力は“Ｌ”レベルになり、ＦＦ１７のＱ出力は“Ｈ”レベルになる。この時、２入力ＡＮＤゲート１６の出力は“Ｌ”レベルになり、この出力信号が、ＦＦ２６のラッチ入力端子Ｌに送られるため、シリアルデータＤＳの最初のデータがＦＦ２６にラッチされる。これと同時にＦＦ１０のＱ出力は“Ｈ”レベルになり、ＦＦ９をリセットする。同様に、ＦＦ７５は１つカウントが進み、Ｑ出力がＨになる。次段ＬＣＤドライバー７４のＦＦ９，１０，７５も同様の動作をする。
　【００３９】
　次に２番目のシリアルデータＤＳと、クロックパルスＣＰが送られてくると、ＦＦ１７のＱ出力は“Ｌ”レベルとなり、ＦＦ１８のＱ出力は“Ｈ“レベルになる。この時、ＦＦ１７のＱ出力はＦＦ２７のラッチ入力端子Ｌに与えられるため、２番目のシリアルデータＤＳがＦＦ２７にラッチされる。この時、ＦＦ７５のＱ出力が入力されている２入力ＡＮＤゲート７６の第１入力端子には、“Ｈ”レベルが入力されているので第２入力端子のクロックパルスＣＰは、ＡＮＤゲート７６を通ってＦＦ１２のクロック入力端子に入力される。ＦＦ１２はデータ入力端子の“Ｈ”レベル（反転Ｔ４信号）を読み込んでＱ出力より出力する。以下、ＦＦ７５，１２，ＡＮＤゲート７６によりクロックパルスの偶数回ごとにＴ４端子に入力される信号を読み込み、ＯＲゲート１３の第２入力端子へ“Ｈ”レベルを出力する。
　【００４０】
　又、同時にＦＦ１０は、ＦＦ９のＱ出力の“Ｌ”レベルを読み込みＱ出力端子から出力する。この立ち下がりにより、ＦＦ１１はＴ４端子に入力される信号の逆論理を読み込んで（この場合は“Ｈ”）をＯＲゲート１３の第１入力端へ出力する。
　【００４１】
　次段ＬＣＤドライバー７４では、ＦＦ９，１０，１１，７５，１２，ＡＮＤゲート７６により同様に動作しＦＦ１１，１２より“Ｌ”レベルが読み込まれてＯＲゲート１３へ出力する。
　【００４２】
　ＯＲゲート１３は、入力された信号が２つとも“Ｌ”の為３入力ＡＮＤゲートの第２入力端子を“Ｌ”として、第３入力端子のクロックパルスＣＰ信号に禁止をかける。
　【００４３】
　次に初段のＬＣＤドライバー３７に、３番目のシリアルデータＤＳと、クロックパルスＣＰが送られてくると、ＦＦ１８のＱ出力は、“Ｌ”レベルになり、このときＦＦ１８のＱ出力がＦＦ２８のラッチ入力端子に与えられるため、３番目のシリアルデータがＦＦ２８にラッチされる。この様にして、データ生成回路より送られてくるシリアルデータＤＳをクロックパルスＣＰに同期して順次データーラッチ回路１の各ＦＦ２６〜３０にラッチしていく。そして、初段ＬＣＤドライバー３７に対応する最後のデータの１つ前のシリアルデータＤＳが入力されると（最最終ロックパルスＣＰの２つ前のクロックが入力されると）ＦＦ１９のＱ出力が“Ｈ”レベルになり、イネーブル信号出力回路６の２入力ＮＯＲゲート２３に伝達される。
　【００４４】
　ＮＯＲゲート２３は、ＮＯＲゲート２２とＲ−Ｓ・ＦＦを構成しており伝達された信号によりＲ−Ｓ・ＦＦはセットされるが、インバーター２４により反転された“Ｌ”レベルをＴ５より出力し、次段のＴ４へ伝送する。この信号がイネーブル信号であり、次段のＬＣＤドライバー７４の入力端子Ｔ４を通り、初段ＬＣＤドライバー７３と同様にインバーターＡ４を介してＦＦ１１及び１２の各Ｄ入力端子に与えられる。
　【００４５】
　ここでさらにクロックパルスＣＰが入力されると、ＦＦ１９のＱ出力は“Ｌ”になりこの１９のＱ出力がＦＦ２９のラッチ入力端子に与えられるため最後から２番目のデータが、ＦＦ２９にラッチされる。同時にＦＦ２０のＱ出力が“Ｈ”レベルになる。この時次段のＦＦ７５のＱ出力が“Ｈ”となるが、まだＡＮＤゲート７６の出力は、パルスが出力されない。
　【００４６】
　さらに、クロックパルスＣＰが入力されるとＦＦ２０のＱ出力は“Ｌ”レベルになり、このＦＦ２０のＱ出力がＦＦ３０のラッチ入力端子に与えられるため、初段の最後のデータＤＳが、ＦＦ３０にラッチされる。一方、ＦＦ２１のＱ出力は、“Ｈ”レベルに又、反転Ｑ出力は“Ｌ”レベルになる。この反転Ｑ出力信号の“Ｌ”レベルが終了信号として３入力ＡＮＤゲート１４の第１入力に加えられる。この結果、データ生成回路より送られてくるクロックパルスＣＰが上記３入力ＡＮＤゲート１４で禁止される。
　【００４７】
　一方、これと同時に次段ＬＣＤドライバー７４のフリップフロップ７５のＱ出力が“Ｈ”の為、クロックパルスＣＰは、ＡＮＤゲート７６を介して、ＦＦ１２のクロック入力端子に伝達されるのでＦＦ１２はクロックパルスＣＰの立ち下がり時に、イネーブル信号を反転した“Ｈ”レベルを読み込みＱ出力より２入力ＯＲゲート１３の第２入力端を通して、３入力ＡＮＤゲート１４の第２入力端へ伝達する。このＡＮＤゲート１４の第１入力端も“Ｈ”レベルになっているので、この後、データ生成回路から送られてくるクロックパルスＣＰは、３入力ＡＮＤゲート１４を通ることができ、ＦＦ１５，１７〜２１のクロック入力端子と、２入力ＡＮＤゲート１６の第２入力端子に送られることになる。
　【００４８】
　さて、次にデータ生成回路より送られてくるクロックパルスＣＰが、次段が最初に動作するパルスであり、このクロックパルスの立ち下がりでＦＦ１５のＱ出力は“Ｈ”→“Ｌ”レベルに反転するとともに、ＦＦ１７のＱ出力が“Ｈ”レベルになる。又、この時、２入力ＡＮＤゲート１６の第１入力はこのクロックパルスが立ち下がるまで“Ｈ”が入力されているので、この図１だけクロックパルスＣＰはＡＮＤゲート１６を通ってＦＦ２６のラッチ入力端子に入力される。
　【００４９】
　ＦＦ２６〜３０のＤ入力端子には、データ生成回路からシリアルデータＤＳが入力されているので、次段ＬＣＤドライバー７４は前記クロックパルスＣＰの立ち下がりでＦＦ２６はデータＤＳをラッチしてＱ出力からドライブ回路７へ送る。
　【００５０】
　次にクロックパルスＣＰがデータ生成回路より送られてくると、ＦＦ１７のＱ出力は“Ｌ”レベル、ＦＦ１８のＱ出力は、“Ｈ”レベルになり、このクロックＣＰに対応したシリアルデータＤＳがＦＦ２７にラッチされる。以後同様に、データ生成回路より送られてくるシリアルデータＤＳがクロックパルスＣＰにより順次ラッチされて行く。
　【００５１】
　そして、次段ＬＣＤドライバー７４に入力される最後のクロックパルスＣＰの２つ前のクロックパルスＣＰが入力されると、シフトレジスター５における最終段より２つ手前のＦＦ１９のＱ出力が“Ｈ”レベルになる。この“Ｈ”レベルにより２入力ＮＯＲ２３，２２で構成されるＲ−Ｓ・ＦＦがセットされ、この“Ｈ”レベルがインバーター２４を通して、“Ｌ”レベルとなり、出力端子Ｔ５から３段目のＬＣＤドライバーのイネーブル入力端子Ｔ４に送られる。
　【００５２】
　次のクロックパルスＣＰがデータ生成回路より送られてくると次段ＬＣＤドライバー７４のＦＦ１９のＱ出力は“Ｌ”になり、ＦＦ２０のＱ出力は“Ｈ”になる。
　【００５３】
　この時、ＦＦ１９のＱ出力はＦＦ２９のラッチ端子Ｌへ送られ、これに対応するシリアルデータがＦＦ２９にラッチされる。
　【００５４】
　次にクロックパルスＣＰがデータ生成回路より送られてくるとＦＦ２０のＱ出力は“Ｌ”になり、ＦＦ２１のＱ出力は“Ｈ”，反転Ｑ出力は“Ｌ”になる。この時ＦＦ２０のＱ出力はＦＦ３０のラッチ端子Ｌへ送られ、これに対応するシリアルデータが、ＦＦ３０にラッチされる。
　【００５５】
　一方、ＦＦ２１の反転Ｑ出力（“Ｌ”レベル）が、３入力ＡＮＤゲート１４の第１入力端子に与えられることにより、３入力ＡＮＤゲート１４の出力は“Ｌ”に固定される。
　【００５６】
　ＦＦ２６〜３０のＱ出力はラッチ付きＬＣＤドライバー回路７に送られる。
　【００５７】
　以後、同様に３段目以後のＬＣＤドライバーにもデータが転送された後データ生成回路より、ラッチパルスＬＰが送られてくると、ＬＣＤドライバー回路７は、各ＬＣＤドライバーのデータラッチ回路１から、ラッチ付きＬＣＤドライバー回路７に、入力されているデータをラッチして出力端子３２〜３６にパラレルに出力する。
　【００５８】
　【発明が解決しようとする課題】
　以上説明した様に、従来の駆動回路ではカスケード接続における低消費電力化の為、イネーブル信号を用いてデータ生成回路より、転送されてくるデータをラッチして出力するＩＣのみにクロックが入り、他は入力に禁止がかかる様にしているのである。
　【００５９】
　これにより、動作時の消費電流がロジック側の電源を５Ｖ，ＬＣＤドライブ側の電源を４０Ｖとした時ＬＣＤを接続しない状態で、又、クロックパルス速度が、３ＭＨｚ程度で約５ｍＡあり、クロックを受け付けない状態で、２ｍＡ程度にはなっていた。
　【００６０】
　又、従来例は１ＢＩＴのデータ転送の場合を示したがＬＣＤ画面の大型化にともない、４ＢＩＴ，８ＢＩＴ，１２ＢＩＴ等に増加し、又、データを転送するクロックパルスＣＰの周波数も、３ＭＨｚから６ＭＨｚ，８ＭＨｚと増加することになる。
　【００６１】
　これにともない消費電流も、クロックパルスの周波数とほぼ比例し５ｍＡ（３ＭＨｚ），１０ｍＡ（６ＭＨｚ），１３ｍＡ（８ＭＨｚ）、同様にクロックを受け付けない状態においても２ｍＡ（３ＭＨｚ），４ｍＡ（６ＭＨｚ），５ｍＡ（８ＭＨｚ）又、データのＢＩＴ数に応じても１３ｍＡ（１ＢＩＴ），１９ｍＡ（４ＢＩＴ），２７ｍＡ（８ＢＩＴ），３５ｍＡ（１２ＢＩＴ）、同様にクロックを受け付けない状態でも５ｍＡ（１ＢＩＴ），１１ｍＡ（４ＢＩＴ），１９ｍＡ（８ＢＩＴ），２７ｍＡ（１２ＢＩＴ）と増加することになる。
　【００６２】
　これは、大画面のＬＣＤ表示のための駆動回路における低電力化の課題である。
　【００６３】
　【課題を解決するための手段】
　この発明は、前記課題を解決するため、駆動データがシリアルに入力されるデータ入力端子と、複数のラッチ手段から構成され前記駆動データを順次ラッチしてパラレルに出力するデータラッチ回路と、前記ラッチ手段をラッチ可能状態にするラッチ信号をクロックパルス入力端子に入力されるクロックパルスに応答して前記複数のラッチ手段に順番に出力し且つ前記複数のラッチ手段ヘラッチ信号出力の終了に際して終了信号を出力するシフトレジスターと、前記テータ入力端子と前記データラッチ回路との間に前記終了信号が入力されたとき前記駆動データの前記データラッチ回路への入力を禁止する第１ゲート回路とを備えてなることを特徴とする駆動回路であって、また、前記クロックパルス入力端子と前記シフトレジスターとの間に前記終了信号が入力されたとき前記クロックパルスの前記シフトレジスターへの入力を禁止する第２ゲート回路を設けたものである。
　【００６４】
　また、さらにカスケード接続時にイネーブル信号を入力するために設けられたイネーブル信号入力端子と、前記イネーブル信号を次段に接続されている駆動回路に出力するために設けられたイネーブル信号出力端子と、前記シフトレジスタから出力される所定の前記ラッチ信号に応答して前記イネーブル信号を前記イネーブル信号出力端に出力するイネーブル信号出力回路とを備えてなり、前記第２ゲート回路は前記終了信号と共に前記イネーブル信号にも応答して前記クロックパルスの前記シフトレジスターへの入力を禁止するようにしたものである。
　【００６５】
　また、駆動データがシリアルに入力されるデータ入力端子と、複数のラッチ手段から構成され前記駆動データを順次ラッチしてパラレルに出力するデータラッチ回路と、前記ラッチ手段をラッチ可能状態にするラッチ信号をクロックパルスに応答して前記複数のラッチ手段に出力するシフトレジスターとを具備するドライバー回路を複数カスケード接続した駆動回路において、前記複数のドライバー回路のうち動作する所定のドライバー回路に入力されるイネーブル信号のイネーブル信号入力端子と、このイネーブル信号入力端子に入力されるイネーブル信号に基づいて動作・非動作を判定する判定回路と、前記データ入力端子と前記データラッチ回路との間にこの判定回路からの非動作判定出力に応答して前記駆動データの前記データラッチ回路への入力を禁止するゲート回路とをそれぞれの前記ドライバー回路に設けたことを特徴とする。
　【００６６】
　【作用】
　以上の様にこの発明によれば、カスケード接続された複数の駆動回路それぞれにおいて、クロックパルスＣＰを受け付け状態で、データ入力も受け付け、クロックパルスＣＰの非受け付け状態で、データ入力も非受け付け状態となるので、動作は正常に行われ、しかも非動作状態では、データラッチ回路やシフトレジスター等が非動作状態となり、大幅な消費電流の低減化が可能になる。
　【００６７】
　【実施例】
　図１は、この発明の実施例を示す回路図であり、図２は図１の回路各部の動作波形図であり、以下図面を用いて説明する。
　【００６８】
　なお、図１の回路において、図３と同一の部分には同一の符号を付して説明を省略する。なお、以下の説明においてカスケード接続の２段目を次段と称し、３段目以後の各段を代表し、また、次段ＬＣＤドライバー７４の回路構成は初段ＬＣＤドライバー３７と同一なので省略する。
　【００６９】
　図１において、図示しないデータ生成回路よりシリアルで送られてくるデータＤＳは初段ＬＣＤドライバー３７および次段ＬＣＤドライバー７４の入力端子Ｔ１に、それぞれ与えられる。又、上記シリアルデータＤＳに同期して入力されるクロックパルスＣＰが各段の入力端子Ｔ２に与えられるとともに、上記シリアルデータＤＳをラッチするためのラッチパルスＬＰが各段の入力端子Ｔ３に与えられる。
　【００７０】
　イネーブル信号は、前段のドライバー端子Ｔ５から出力され、後段ドラバーの端子Ｔ４に与えられる。なお初段ＬＣＤドライバー３７の場合は前段のドライバーがないのでイネーブル入力端子Ｔ４は接地（“Ｌ”レベル接続）される。
　【００７１】
　入力端子Ｔ１に与えられるシリアルデータＤＳは、データ入力制御回路５０内の２入力ＡＮＤゲートＡ４０の第１入力端子に入力される。ＡＮＤゲートＡ４０の出力は、データラッチ回路１内の複数のＦＦ２６〜３０のデータ入力端子に接続される。これらのＦＦ２６〜３０は、データフリップフロップ（Ｄ−Ｆ／Ｆ）か、又は、データラッチ（Ｄ−ラッチ）が用いられる。
　【００７２】
　一方、入力端子Ｔ３に与えられたラッチパルスＬＰはバッファーＡ３を介して、初段／次段判定回路２，カウント回路８，イネーブルラッチ回路４，イネーブル信号出力回路６，シフトレジスター５，ラッチ付き，ドライブ回路７にそれぞれ供給される。
　【００７３】
　シフトレジスター５は、ＦＦ１５，１７〜２１によって構成され、上記ラッチパルスＬＰは、ＦＦ１５のセット入力端子Ｓに与えられるとともにＦＦ１７〜２１のリセット入力端子Ｒにも与えられる。
　【００７４】
　これらのＦＦ１５，１７〜２１は、前のＦＦの出力端子Ｑから出力された信号が、次のＦＦのデータ入力端子Ｄに与えられるように接続される。なお、初めのＦＦ１５のデータ入力端子Ｄは、接地（“Ｌ”レベルに接続）されている。
　【００７５】
　これらＦＦ１５，１６〜２０の出力端子Ｑから出力された信号の内ＦＦ１７〜２０のＱ出力がデータラッチ回路１を構成するＦＦ２７〜３０のラッチ入力端子Ｌに与えられる。
　【００７６】
　又、シフトレジスター５におけるＦＦ１５のＱ出力はＡＮＤゲート１６の第１入力端子に接続され、出力はデータラッチ回路１のＦＦ２６のラッチ端子Ｌに入力される。
　【００７７】
　又、入力端子Ｐ２に与えられたクロックパルスＣＰは、バッファーＡ２を介して初段次段判定回路２，カウンター回路８，クロック制御回路３に供給される。
　【００７８】
　初段次段判定回路２は、ＦＦ９，１０，１１により構成され、ＦＦ９のデータ入力端子は、ＶＤＤ（“Ｈ”レベル）に接続され、クロック入力端子はラッチパルスＬＰが入力されている。Ｑ出力は、ＦＦ１０のデータ入力に接続されＦＦ１０のクロック入力端子には、クロックパルスＣＰが入力され、リセット入力端子Ｒには、ラッチパルスＬＰが入力され、Ｑ出力はＦＦ９のリセット入力端子ＲとＦＦ１１のクロック入力端子に接続されている。ＦＦ１１のデータ入力端子はイネーブル信号として初段の場合は、Ｔ４入力端子の“Ｌ”レベルをインバーターＡ４を介して“Ｈ”レベルが入力される。次段の場合は、Ｔ４入力端子の“Ｈ”レベルをインバーターＡ４を介して、“Ｌ”レベルが入力される。なお、ＦＦ１１のＱ出力は初段時“Ｈ”，次段時“Ｌ”となるクロック制御信号となる。なお、ＩＣのピンが有る場合には、この初段次段判定回路をとり、直接入力信号として“Ｈ”または“Ｌ”を、ＩＣ外部より入力しても良い。
　【００７９】
　又、カウンター回路８はＦＦ７５とＡＮＤゲート７６により構成され、ＦＦ７５の反転Ｑ出力端子はＤ（データ）入力端子に接続されることにより、Ｔ−フリップフロップ（以後Ｔ−ＦＦと略す）として動作する。さらにクロック入力端子には、クロックパルスＣＰが入力されて、その後縁で動作する。Ｑ出力端子は、ＡＮＤゲート７６の第１入力端子に接続され第２入力端子には、クロックパルスＣＰが接続される。ＡＮＤゲート７６の出力端子はイネーブルラッチ回路４のＦＦ１２のクロック入力端子には接続される。ＦＦ１２は前記イネーブル信号が入力される。
　【００８０】
　ＦＦ１１のＱ出力は、クロック制御回路３のＯＲゲート１３の第１入力端子に、ＦＦ１２のＱ出力はＯＲゲート１３の第２入力端子に接続され、ＯＲゲート１３の出力はＡＮＤゲートＡ４１の第２入力端子に接続され、第１入力端子には、前記ＦＦ２１の反転Ｑ出力が接続され、ＡＮＤゲートＡ４１の出力は、ＡＮＤゲートＡ４２の第１入力端子と、前記入力データ制御回路５０のＡＮＤゲートＡ４０の第２入力端子に接続される。ＡＮＤゲートＡ４２の第２入力端子には、クロックパルスＣＰが入力され、出力端子はＦＦ１５〜２１のクロック入力端子とＡＮＤゲート１６の第２入力端子に接続される。イネーブル出力回路６は、２入力ＮＯＲ２２，２３とインバーター２４により構成される。ＮＯＲ２２の第１入力端子には、ラッチパルスＬＰが入力され第２入力端子には、ＮＯＲ２３の出力が接続される。ＮＯＲ２２の出力端子は、ＮＯＲ２３の第１入力端子と、インバーター２４を介して、イネーブル出力端子Ｔ５へ接続される。ＮＯＲ２３の第２入力端子には前記ＦＦ１９のＱ出力端子が接続される。
　【００８１】
　ドライブ回路（ラッチ付きドライブ回路）１のＬ入力端子には、ラッチパルスＬＰが接続され、データラッチ回路１のＦＦ２６〜３０のＱ出力からの入力は、ドライブ回路１を介して出力端子３２〜３６へ接続される。
　【００８２】
　次に、カスケード接続時の動作について図２の動作波形図を用いて説明する。
　【００８３】
　データ生成回路より送られてくるシリアルデータ信号ＤＳ，クロックパルスＣＰ，ラッチパルス信号ＬＰは図２の波形図に示すような波形になっており、波形は連続している。
　【００８４】
　まず、初段次段判定回路２は、従来と同様に、ラッチパルスＬＰが入力された後のクロックパルスＣＰの２クロック目の後縁で、イネーブル入力端子の反転したレベルをＦＦ１１が読み込むことにより実行される。
　【００８５】
　これにより初段は、“Ｈ”レベルを読み込んで、ＦＦ１１のＱ出力より出力する。一方、イネーブル信号出力回路６のＮＯＲ２２，２３はＲ−Ｓ・ＦＦを構成しており、上記ラッチパルスＬＰよりリセットされる。この出力信号がインバーター２４を介して、“Ｈ”レベルとなり次段のイネーブル信号入力となる。よって、次段のＦＦ１１は、インバーターＡ４より反転された“Ｌ”レベルを読み込んでＦＦ１１のＱ出力より出力する。
　【００８６】
　これにより、初段は“Ｈ”，次段は“Ｌ”と判定される。
　【００８７】
　初段の３７においては、ＦＦ１１のＱ出力が“Ｈ”レベルの為、ＯＲゲート１３の出力は“Ｈ”レベルに固定される。次段７４においてはＦＦ１１のＱ出力が“Ｌ”レベルの為ＯＲゲート１３の出力は、ＦＦ１２のＱ出力により、決定される。
　【００８８】
　カウンター回路８はラッチパルスＬＰにより初期リセットされ、以後入力されるクロックパルスＣＰの偶数個目のパルスのみを通過させる様に動作する。このクロックの後縁でイネーブルラッチ回路４のＦＦ１２は、初段３７の場合は“Ｈ”を次段７４の場合は“Ｌ”を読み込んでＯＲゲート１３の第２入力へ、各レベルを出力する。（なお、初段の場合は、イネーブル入力端子Ｔ４が“Ｌ”レベル固定の為、以後の動作は同一の為省略する。）よって、次段ＯＲゲート１３の入力は２つとも“Ｌ”レベルの為出力は“Ｌ”レベルとなり、次段のＡＮＤゲートＡ４１の出力も“Ｌ”，ＡＮＤゲートＡ４２の出力も“Ｌ”，ＡＮＤゲートＡ４０の出力も“Ｌ”に固定される。
　【００８９】
　つまり、次段７４においては、クロックパルスＣＰとデータ入力信号ＤＳに禁止がかかりＡＮＤゲートＡ４０，Ａ４２の出力が“Ｌ”レベルに固定される為、スタティック状態に保持され、消費電流がシフトレジスター５やデータラッチ回路１，データ入力制御回路５０，クロック制御回路３においてまったく流れない。
　【００９０】
　一方、初段３７のＡＮＤゲート４１の第２入力端子は“Ｈ”レベルであり、第１入力端子に接続されるＦＦ２１の反転Ｑは、ラッチパルスＬＰにより初期セットされ“Ｈ”レベルとなり、ＡＮＤゲート４１の出力も“Ｈ”レベルとなる。このＡＮＤゲート４１の“Ｈ”レベルはＡＮＤゲートＡ４０の第２入力端子と、ＡＮＤゲートＡ４２の第１入力端子に伝達され、各ＡＮＤゲートＡ４０，Ａ４２の入力禁止を解除し、ＡＮＤゲートＡ４０は、第１入力端子に入力されるシリアルデータ信号を、ＡＮＤゲートＡ４２の第２入力端子に入力されるクロックパルス信号を、それぞれ出力する。
　【００９１】
　さて、初段３７，次段７４のシフトレジスター５のＦＦ１５，１７〜２１の内、ＦＦ１５はラッチパルスＬＰにより、セットされＱ出力が“Ｈ”レベル他のＦＦ１７〜２１はリセットされてＱ出力が“Ｌ”レベルになっている。
　【００９２】
　よって、ＡＮＤゲート１６の第１入力端子が“Ｈ”レベルとなり禁止が解除され、ＡＮＤゲートＡ４２の出力パルスを通して、ＦＦ２６のラッチ入力端子Ｌに伝達する。（ＦＦ２６〜３０がデータラッチを用いた場合には、この様にＦＦ２６のラッチ入力信号が“Ｈ”になるのを防ぐため、ＡＮＤゲート１６が必要であるがＦＦ２６〜３０がデータフリップフロップを用いた場合には、クロックのエッジでデータを取り込むので、ＡＮＤゲート１６は不要である。）ただし、次段の場合にはＡＮＤゲートＡ４２の出力が“Ｌ”固定の為、データラッチ回路へのラッチ信号は禁止されている。
　【００９３】
　初段の場合はＡＮＤゲートＡ４０，Ａ４２とも禁止が解除されているので、クロックパルスＣＰはＡＮＤゲートＡ４２，ＡＮＤゲート１６を通ってＦＦ２６のラッチ入力端子に伝達される。よって、クロックパルスＣＰに同期して入力されるシリアルデータＤＳもＡＮＤゲートＡ４０を通って、ＦＦ２６〜３０のデータ入力に入力されているので、初段３７のラッチパルスＬＰ入力後、初めに入力されるクロックパルスＣＰにより、ＦＦ２６はシリアルデータＤＳを読み込んで、ドライブ回路７へ伝送する。又、このクロックパルスの後縁でＦＦ１５は“Ｌ”を読み込んで、Ｑ出力より出力するので、ＡＮＤゲート１６に禁止がかかり、以後ＡＮＤゲート４２から出力されるシフトクロックパルス（クロックパルスＣＰ）をＦＦ２６へ伝達しない。さらにこのクロックパルス（シフトクロックパルス）の後縁により、ＦＦ１７はＤ入力端子の“Ｈ”レベルを読み込んでＱ出力より出力する。
　【００９４】
　次に、ラッチパルスＬＰが入力された後、２番目のクロックパルスＣＰ入力は、同様にＡＮＤゲートＡ４２を通ってシフトレジスター５に伝達される。（以後このＡＮＤゲートＡ４２の出力信号をシフトクロックパルスと言う。）このパルスの後縁で、ＦＦ１７は“Ｌ”を読み込んで、Ｑ出力を“Ｌ”レベルにし、ＦＦ１８は“Ｈ”を読み込んで、Ｑ出力を“Ｈ”レベルにする。
　【００９５】
　よって、ＦＦ１７のＱ出力の“Ｈ”レベルが伝達されていたＦＦ２７は、クロックパルスＣＰと同期して、入力されているシリアルデータＤＳを読み込んでＱ出力より、ドライブ回路７へ伝達する。
　【００９６】
　以後、同様にラッチパルスＬＰが入力された後、３番目のクロックパルスＣＰ入力により、ＦＦ２８はＦＦ１８のＱ出力信号により、シリアルデータＤＳを読み込んでドライブ回路７へ出力する。
　【００９７】
　これらの動作を続けて、初段３７に送るデータの最後から３番目のデータが、ドライブ回路７へ伝達された時、ＦＦ１９のＱ出力が“Ｈ”レベルとなり、この信号により、イネーブル信号出力回路６のＲ−Ｓ・ＦＦはセットされる。このセットされた“Ｈ”レベルが、インバータ２４を介して“Ｌ”レベルとなって出力端子Ｔ５より出力される。
　【００９８】
　Ｔ５より出力されたイネーブル信号（“Ｌ”レベル）は次段７４のイネーブル信号入力端子Ｔ４に入力されインバーターＡ４を介して、ＦＦ１１，１２のデータ入力端子に伝達される。この時、ＦＦ１２のクロック入力端子にパルスが入力されるが、イネーブル信号は初段３７のＡＮＤゲート４２，ＦＦ１９，ＮＯＲゲート２３，２２，インバーター２４の遅れがあり、この時の変化を読み込めない。初段３７に送る、最後から２番目のクロックパルスＣＰが入力されると、ＦＦ１９のＱ出力端子は“Ｌ”レベルになり、ＦＦ２０のＱ出力端子が“Ｈ”レベルになる。よって、初段３７に送る最後から２番目のシリアルデータＤＳは、ＦＦ２９に読み込まれて、ドライブ回路７に伝達される。
　【００９９】
　次段は、この時、ＡＮＤゲート７６からパルスが出力され無い為、ＦＦ１２は、データ入力端子の“Ｈ”レベルを読み込まずＡＮＤゲートＡ４１の第２入力端子は“Ｌ”レベルを保持し、シリアルデータＤＳ入力と、クロックパルスＣＰ入力に禁止がかかる。
　【０１００】
　初段３７に送る、最後のクロックパルスＣＰが入力されると、（ＦＦ２６〜３０へのラッチパルス出力の終了に際して）、ＦＦ２０のＱ出力端子が“Ｌ”レベル、ＦＦ２１のＱ出力端子が“Ｈ”レベル、反転Ｑ出力端子が“Ｌ”レベルとなる。よって、初段３７に送る最後のシリアルデータＤＳは、ＦＦ３０に読み込まれて、ドライブ回路７に伝達される。そして、ＦＦ２１の反転Ｑ出力の“Ｌ”レベルが、ＡＮＤゲートＡ４１の第１入力端子に入力されて、ＡＮＤゲートＡ４１からＡＮＤゲートＡ４０の第２入力端子と、ＡＮＤゲートＡ４２の第１入力端子へ伝達され、ＡＮＤゲートＡ４０とＡ４２の出力を“Ｌ”レベルに固定する。
　【０１０１】
　つまり、初段３７はデータ生成回路より送られてくる初段分のデータとり込み入力が終了すると、直ちにシリアルデータＤＳ入力と、クロックパルスＣＰの入力に禁止がかかり、消費電流がシフトレジスター５やデータラッチ回路１データ入力制御回路５０，クロック制御回路３において、まったく流れなくなる。
　【０１０２】
　一方次段７４は、初段３７の最後に入力されたクロックパルスＣＰの後縁により、ＦＦ１２はデータ入力端子の“Ｈ”レベルを読み込んでＱ出力端子より、ＯＲゲート１３の第２入力端子に出力する。この“Ｈ”レベルにより、ＯＲゲート１３は出力が“Ｈ”になり、ＡＮＤゲートＡ４１の第２入力端子へ出力する。ＡＮＤゲート４１の第１入力端子はＦＦ２１の反転Ｑ出力が入力されているが、このレベルはすでにラッチパルスＬＰにより初期リセットされて“Ｈ”レベルになっておりＡＮＤゲートＡ４１の出力は“Ｈ”となる。ＡＮＤゲートＡ４１の“Ｈ”レベルはＡＮＤゲートＡ４０の第２入力端子とＡＮＤゲートＡ４２の第１入力端子に伝達され、今までのデータ入力とクロックパルスＣＰの入力禁止を解除する。
　【０１０３】
　よって、初段７４に伝送するクロックパルスＣＰ終了後のクロックパルスＣＰ（次段に入力する初めのクロックパルス）から（以後次段の第１パルスと言う。）ＡＮＤゲートＡ４２，ＡＮＤゲート１６を介して、ＦＦ２６のラッチ入力端子に伝達され、次段７４に送る初めのシリアルデータＤＳがＦＦ２６に読み込まれて、ドライブ回路７へ伝達される。
　【０１０４】
　また、次段の第１パルスにより、ＦＦ１５は“Ｌ”レベルを読み込んでＱ出力は、“Ｌ”レベルになり、ＦＦ１７は“Ｈ”レベルを読み込んでＱ出力が“Ｈ”レベルになる。このように本発明の実施例ではカスケード接続において、初段／次段判定回路２、イネーブルラッチ回路４がそれぞれのＬＣＤドライバーの動作・非動作判定回路として機能している。
　【０１０５】
　以後、データ生成回路から送られてくるクロックパルスＣＰと、シリアルデータＤＳは次段７４の内部において初段３７と同様に、ＦＦ２７〜３０に取り込まれていく。さらに、次段７４に伝達されるシリアルデータの最後から３番目のデータ伝送後、イネーブル出力回路のＲ−Ｓ・ＦＦはセットされ、インバーター２４を介して“Ｌ”レベルとなったイネーブル信号が、３段目のドライブ回路へ、伝達される。
　【０１０６】
　さらに、次段７４の最後のシリアルデータ伝送後、ＦＦ２１の反転Ｑ出力が“Ｌ”レベルとなって、ＡＮＤゲートＡ４１の出力が“Ｌ”レベルとなり、この“Ｌ”レベルにより、ＡＮＤゲートＡ４０，Ａ４２は、出力が“Ｌ”レベルに固定されてシリアルデータＤＳ入力とクロックパルスＣＰ入力に禁止がかかり、消費電流が、シフトレジスター５，データラッチ回路１，データ入力回路５０，クロック制御回路３においてまったく流れなくなる。
　【０１０７】
　以後、３段目，４段目……等の次段も同様に動作し、最後のデータ伝送後、ラッチパルスＬＰが入力され、全てのドライバー（初段３７，次段７４等）のドライブ回路１のラッチ入力端子に、ラッチパルスＬＰが入力され、ＦＦ２６〜３０のデータ信号をラッチし、出力端子３２〜３６へ出力し、一つの周期を終了する。
　【０１０８】
　以上説明した様に、この発明の実施例によれば選択されて、データ伝送実行中のみ、デーララッチ回路１とシフトレジスター５が動作し、又、データ入力制御回路５０とクロックパルス制御回路３の入力禁止が解除されて正常に動作し、非選択でデータ伝送入力が行なわれない間はデータラッチ回路１とシフトレジスター５が停止し、又、データ入力制御回路５０とクロックパルス制御回路３の入力に禁止がかかり、出力が“Ｌ”レベル固定となる。よって、ロッジ側の電源を５Ｖ，ＬＣＤドライブ側の電源を４０ＶとしＬＣＤ負荷を接続しない状態で、クロックパルスの周波数が３ＭＨｚ程度では消費電流が選択時約５ｍＡあり、非選択時約１ｍＡとなる。
　【０１０９】
　もし、従来の駆動回路を用いたＩＣを８個使用した場合のシステム消費電流は５＋２×７＝１９ｍＡである。これに本発明を使用すると、５＋１×７＝１２ｍＡとなり、約６３％に低下することがわかる。
　【０１１０】
　又、図１の駆動回路においてはデータ入力制御回路５０の構成をＡＮＤゲートＡ４０で構成した場合を述べたが、ＯＲゲートを使用しても同様の効果が得られる。この例を図５に示す。
　【０１１１】
　図５は、図１のデータ入力制御回路５０とクロック制御回路３の部分のみを抜粋したものである。他の部分は図１と同じ為、図を省略している。図５のデータ入力端子Ｔ１はデータ入力制御回路５０を構成するＯＲゲートＡ４４の第１入力端子に接続され、クロック制御回路３のＡＮＤゲートＡ４１の出力信号はインバーター４３を介して、ＯＲゲートＡ４４の第２入力端子に接続され、ＯＲゲートＡ４４の出力はＦＦ２６〜３０のデータ入力端子へ接続される。図１の動作と異なる点は選択時、ＡＮＤゲートＡ４２の出力は“Ｈ”レベルであり、この“Ｈ”レベルはインバーターＡ４３を介して“Ｌ”レベルとなり、ＯＲゲートＡ４４の第２入力端子に接続される。よって、データ入力端子Ｔ１の信号がＯＲゲートＡ４４を介して、ＦＦ２６〜３０のデータ入力端子に伝達される。
　【０１１２】
　又、非選択時、ＡＮＤゲートＡ４２の出力は“Ｌ”レベルであり、この“Ｌ”レベルは、インバーターＡ４３を介して“Ｈ”レベルとなり、ＯＲゲートＡ４４の第２入力端子に接続される、よってデータ入力端子Ｔ１の信号によらず、ＯＲゲートＡ４４の出力は“Ｈ”レベルとなり、ＦＦ２６〜３０のデータ入力端子に伝達される。
　【０１１３】
　よって、データ入力制御回路５０の非選択時のレベルが“Ｈ”レベルになるだけで、図１の駆動回路と同様の結果が得られることは、明白である。
　【０１１４】
　次にデータ生成回路から送られてくるシリアルデータが４ＢＩＴの場合を図６に示す。シリアルデータが、８ＢＩＴや１２ＢＩＴ等においても、４ＢＩＴと同じ様に、データ入力制御回路内を構成するゲートを増加変更すればよいので、説明を省略する。
　【０１１５】
　図６は、図１のデータ入力制御回路５０，クロックパルス制御回路３，データラッチ回路１，シフトレジスター５の部分のみを抜粋したものである。他の部分は、図１と同じ為、図を省略している。図６のデータ入力端子Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４は、それぞれデータ入力制御回路５０を構成する２入力ＡＮＤゲートのＡ４０１，Ａ４０２，Ａ４０３，Ａ４０４の第１入力端子に接続され、クロック制御回路３のＡＮＤゲートＡ４１の出力がＡ４０１，Ａ４０２，Ａ４０３，Ａ４０４の第２入力端子に接続される。ＡＮＤゲートＡ４０１，Ａ４０２，Ａ４０３，Ａ４０４の出力は、データラッチ回路１の４ＢＩＴデータＦＦ（以後４ＢＩＴ−ＦＦと略す。）２６ａ〜３０ａのデータ入力端子Ｄ０，Ｄ１，Ｄ２，Ｄ３に接続され、４ＢＩＴ−ＦＦ２６ａ〜３０ａのＱ０，Ｑ１，Ｑ２，Ｑ３出力端子は、ドライブ回路７へ接続される。４ＢＩＴ−ＦＦ２６ａのラッチ信号は、シフトレジスター５のＡＮＤゲート１６の出力端子、４ＢＩＴ−ＦＦ２７ａのラッチ信号は、ＦＦ１７のＱ出力端子，４ＢＩＴ−ＦＦ２９ａのラッチ信号は、ＦＦ１９のＱ出力端子，４ＢＩＴ−ＦＦ３０ａのラッチ信号はＦＦ２０のＱ出力端子がそれぞれ接続されている。図１の動作と異なる点は、シリアルデータＤＳが、Ｄ０Ｓ，Ｄ１Ｓ，Ｄ２Ｓ，Ｄ３Ｓの４ＢＩＴになったことにより、データ入力制御回路５０を構成している２入力ＡＮＤゲートが、入力ＢＩＴ数と同数の４つに増加し（Ａ４０１，Ａ４０２，Ａ４０３，Ａ４０４）又、シフトレジスター５により出力されるラッチ信号により、入力データ制御回路の出力信号を読み込むＦＦ２６〜３０が、１ＢＩＴのデータを読み込む、データラッチから４ＢＩＴのデータを読み込むデータラッチとなっている点である。
　【０１１６】
　これにより図１同じクロックパルスＣＰの周波数により転送されるデータが４倍になり、１ＢＩＴシリアルに比べ４ＢＩＴシリアルでは４倍の面積のＬＣＤ表示画面を駆動することができる。
　【０１１７】
　しかも非選択状態において動作している部分は、図１の場合と同様の部分のみであり、他は全く動作しておらず消費電流的には１ＢＩＴ時と全く変化がない。
　【０１１８】
　よって、ロジック部を５Ｖ，ＬＣＤドライブ部を４０ＶとしＬＣＤ負荷を接続しない状態で、クロックパルスの周波数が３ＭＨｚでは、選択時約７．２５ｍＡあり、非選択時約１ｍＡに減少する。（従来は選択時約７．２５ｍＡ，非選択時約４．２５ｍＡ）もし、従来の駆動回路を用いたＩＣを８個使用した場合のシステム消費電流は、７．２５＋４．２５×７＝３７ｍＡであり、本発明を使用すると、７．２５＋１×７＝１４．２５ｍＡとなり、約３８．５％に低下することになる。
　【０１１９】
　同様に８ＢＩＴシリアルデータ，１２ＢＩＴシリアルデータにおいても低消費電流となり下表の様になる。
　【０１２０】
　【表１】
　【０１２１】
　よって、本発明はＬＣＤ等の大画面化に伴ない、データ転送のクロックパルスＣＰの高速化や、シリアルデータの多ＢＩＴ化において、シリアルデータ入力部にデータ入力制御回路を具備し、クロックパルスを制御するクロックパルス制御回路とともにデータ入力も制御し選択時のみデータ入力と、クロックパルス入力の禁止を解除しデータラッチ回路やシフトレジスターが動作し非選択時には、クロックパルス入力に禁止をかけて、データラッチ回路やシフトレジスターの動作を停止するばかりでなくデータ入力にも禁止をかけて、内部のデータ配線の論理レベルを固定してデータ入力バッファーの動作消費電流と配線容量や、データラッチ回路の入力容量の充放電電流をも停止する様にしたので、システム全体の大幅な低消費電流化を行うことができる。
　【０１２２】
　【発明の効果】
　以上詳細に説明したようにこの発明によれば、シリアルに入力される駆動データと、データラッチ回路へのデータのラッチが終了した際シフトレジスターから出力される終了信号やカスケード接続におけるそれぞれのドライバー回路の動作・非動作を判定する判定回路からの非動作判定出力とを入力とするゲート回路を設けたので、カスケード接続時における非動作駆動回路のデータラッチ回路やシフトレジスターの動作をクロックパルスと共に停止することができ、さらにそれら回路の充放電電流をも停止することができるので、ＬＣＤ等のシステム全体の大幅な低消費電流化を行うことができるのである。
【図面の簡単な説明】
　【図１】本発明の実施例を説明するための駆動回路の構成図。
　【図２】図１に示した駆動回路各部の動作波形図。
　【図３】従来の駆動回路の構成図。
　【図４】図３に示した駆動回路各部の動作波形図。
　【図５】本発明の第２の実施例を説明するための部分回路図。
　【図６】本発明の第３の実施例を説明するための部分回路図。
　【符号の説明】
１　データラッチ回路
２　初段次段判定回路
３　クロック制御回路
４　イネーブルラッチ回路
５　シフトレジスター
６　イネーブル信号出力回路
７　ラッチ付きドライブ回路
８　カウント回路
５０　データ入力制御回路