(57)【要約】  本発明は、基板（１１）と、第１及び第２半導体層（２、３）を連続して備える半導体層構造体と第１導電型の表面領域を有するシリコンの半導体本体（１）とを備え、表面領域には第１導電型と逆の第２導電型のチャネルを有する電界効果トランジスタ（Ｍ）が設けられ、表面領域は、電界効果トランジスタ（Ｍ）のための第２導電型のソース及びドレイン領域（４Ａ、４Ｂ）と、第２半導体層（３）の一部分を形成する、前記ソース及びドレイン領域間に挿入されたより低いドーピング濃度を有するチャネル領域（３Ａ）と、チャネル領域（３Ａ）の下に埋め込まれ、チャネル領域（３Ａ）のものよりはるかに高いドーピング濃度を有し、第１半導体層（２）の一部分を形成する第１導電型の埋め込み半導体領域（２Ａ）とが設けられる、半導体装置（１０）に関する。本発明によれば、半導体本体（１）には、電界効果トランジスタ（Ｍ）だけでなく、それぞれ第２、第１及び第２導電型のエミッタ、ベース及びコレクタ領域（５Ａ、５Ｂ、５Ｃ）を有するバイポーラ・トランジスタ（Ｂ）も設けられ、エミッタ領域（５Ａ）は第２半導体層（３）内に形成され、ベース領域（５Ｂ）は第１半導体層（２）内に形成される。このようにして、高周波用途に非常に適した、本発明による方法を使用して製造するのが容易なＢｉ（Ｃ）ＭＯＳ  ＩＣ（１０）が得られる。好ましくは、第１半導体層（２）はＳｉ−Ｇｅを備えデルタドープされるが、第２半導体層（３）はひずみＳｉを備える。
2008500720.tif 000002
【特許請求の範囲】
【請求項１】
基板と、少なくとも第１及び第２半導体層を連続して備える半導体層構造体と第１導電型の表面領域とを有するシリコンの半導体本体とを備え、前記表面領域には前記第１導電型と逆の第２導電型のチャネルを有する電界効果トランジスタが設けられ、前記表面領域は、前記電界効果トランジスタのための前記第２導電型のソース及びドレイン領域と、前記第２半導体層の一部分を形成する、前記ソースとドレイン領域との間に挿入されたより低いドーピング濃度を有するチャネル領域と、前記チャネル領域の下に配置され、前記チャネル領域よりはるかに高いドーピング濃度を有し、前記第１半導体層の一部分を形成する前記第１導電型の埋め込み半導体領域とが設けられた半導体装置であって、前記半導体本体には、前記電界効果トランジスタだけでなく、それぞれ前記第２、第１及び第２導電型のエミッタ領域、ベース領域及びコレクタ領域を有するバイポーラ・トランジスタも設けられ、前記エミッタ領域は前記第２半導体層内に形成され、前記ベース領域は前記第１半導体層内に形成されることを特徴とする半導体装置。
【請求項２】
前記第１及び第２半導体層はエピタキシによって形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体層はシリコン及びゲルマニウムの混晶を含み、前記第２半導体層はシリコンを含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１半導体層の厚さ、又は、前記第１半導体層に、好ましくはその下面で隣接し、シリコンとゲルマニウムの混晶を含む別の半導体層の厚さが、前記第２半導体層が機械的に応力を加えられるように寸法を決められることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１半導体層の下に且つ前記第１半導体層に隣接する別の半導体層の下に、シリコンとゲルマニウムの混晶を含む別の半導体層が配置され、ゲルマニウム含有量は前記第１半導体層の方向にゼロから前記第１半導体層のゲルマニウム含有量まで漸次増加することを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記第１半導体層は厚さ方向のデルタ特性を有する前記第１導電型のためのドーピング原子の濃度プロファイルが付与されることを特徴とする、前記請求項のいずれか一項に記載の半導体装置。
【請求項７】
前記バイポーラ・トランジスタの前記エミッタ領域は、前記第２導電型のための複数のドーピング原子を前記第２半導体層に局所的に導入することによって、前記第２半導体層内に形成されることを特徴とする、前記請求項のいずれか一項に記載の半導体装置。
【請求項８】
前記ＭＯＳトランジスタのチャネル電位は前記ＭＯＳトランジスタを取り囲むいわゆるウェル領域のための抵抗形成接続領域を介して制御されることができることを特徴とする、前記請求項のいずれか一項に記載の半導体装置。
【請求項９】
前記第１導電型はｐ型導電型であり、その結果、前記ＭＯＳトランジスタはＮＭＯＳトランジスタであり、前記バイポーラ・トランジスタはＮＰＮトランジスタであることを特徴とする、前記請求項のいずれか一項に記載の半導体装置。
【請求項１０】
基板と、少なくとも第１及び第２半導体層を連続して備える半導体層構造体と第１導電型の表面領域が設けられたシリコンの半導体本体とを備え、前記表面領域には前記第１導電型と逆の第２導電型のチャネルを有する電界効果トランジスタが設けられ、前記表面領域は、前記電界効果トランジスタのための前記第２導電型のソース及びドレイン領域と、前記第２半導体層の一部分を形成するように形成された、前記ソースとドレイン領域との間に挿入された低ドーピング濃度を有するチャネル領域と、前記チャネル領域の下に配置され、前記チャネル領域よりはるかに高いドーピング濃度を有する前記第１導電型の埋め込み半導体領域とが設けられ、さらに前記埋め込み半導体領域は前記第１半導体層の一部分を形成するように形成された半導体装置を製造する方法であって、前記半導体本体には、前記電界効果トランジスタだけでなく、それぞれ前記第２、第１及び第２導電型のエミッタ領域、ベース領域及びコレクタ領域を有するバイポーラ・トランジスタも設けられ、前記エミッタ領域は前記第２半導体層内に形成され、前記ベース領域は前記第１半導体層内に形成されることを特徴とする半導体装置を製造する方法。
【請求項１１】
前記第１及び第２半導体層はエピタキシによって形成されることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記第１半導体層はシリコン及びゲルマニウムの混晶で作られ、前記第２半導体層はシリコンで作られることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記第１半導体層の下に且つシリコンとゲルマニウムの混晶の隣接する別の半導体層の下に、そのゲルマニウム含有量が前記第１半導体層の方向に増加するシリコンとゲルマニウムの混晶の別の半導体層が形成されることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記半導体層構造体のエピタキシャル成長は、ＭＯＳトランジスタと前記バイポーラ・トランジスタの電気的絶縁のための分離領域を設けるために、或いは前記コレクタ領域の複数の部分を形成するため又はいわゆるウェル領域を形成するために、１回又は複数回中断されることを特徴とする請求項１２又は１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板と、少なくとも第１及び第２半導体層を連続して含む半導体層構造体と第１導電型の表面領域を有するシリコンの半導体本体とを備え、表面領域には第１導電型と逆の第２導電型のチャネルを有する電界効果トランジスタが設けられ、表面領域は、電界効果トランジスタのための第２導電型のソース及びドレイン領域と、第２半導体層の一部分を形成する、前記ソースとドレイン領域との間に挿入された低ドーピング濃度を有するチャネル領域と、チャネル領域の下に配置され、チャネル領域のものよりはるかに高いドーピング濃度を有し、第１半導体層の一部分を形成する第１導電型の埋め込み半導体領域とが設けられる半導体装置に関する。本発明はまた、そのような装置を製造する方法にも関する。用語「チャネル」は、トランジスタの動作中に形成されるソースとドレインの間の細い導電領域を意味するとみなされることに留意すべきである。用語「表面領域」は、とりわけチャネル領域及びそこに形成されるべきチャネルを備えた、半導体本体の表面に配置された半導体本体の一部分を意味するとみなされるべきである。
【背景技術】
【０００２】
そのような装置及び方法は、２００１年８月７日に発行された米国特許第６２７１５５１号明細書から知られている。前記文献には、低濃度にドープされたチャネル・ゾーン及び、前記チャネル・ゾーンの下に、接地エリアとして機能する高濃度にドープされた埋め込みゾーン、たとえばＮＭＯＳトランジスタ内のｐ型を備えたＭＯＳ（＝金属酸化膜半導体）トランジスタの説明が提供されている。それによれば、このトランジスタは、一方ではチャネル領域において高い移動度を示し、他方ではいわゆる短チャネル効果は抑制され、その結果、しきい値電圧の変化及びいわゆるパンチスルー効果の発生は防止される。知られているトランジスタでは、ＳｉＧｅを含む半導体領域はチャネル・ゾーンと埋め込み（特にｐ型）ゾーンの間に存在し、その結果、埋め込みゾーンからチャネル・ゾーンへの望ましくない拡散は抑制される。チャネル・ゾーンと埋め込みゾーンは両方とも半導体層構造体の一部分を形成する。埋め込みゾーンは注入済み半導体層であるように形成され、チャネル・ゾーンは、前記半導体本体の表面に隣接する半導体本体の層状の部分によって形成される。知られている装置は、高周波信号処理及び／又はデジタル・ロジック用途用のＣＭＯＳ（＝相補型ＭＯＳ）回路を備えたＩＣ（＝集積回路）の製造に非常に適している。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
知られている装置の欠点は、モバイル技術や光ネットワークなど高周波数範囲内での多くの用途に適していないことにある。
【０００４】
従って、本発明の目的は、前記用途に適し、製造するのが非常に容易である装置を提供することである。
【課題を解決するための手段】
【０００５】
これを達成するために、最初のパラグラフで述べられたタイプの装置は、本発明によれば、半導体本体には、前記電界効果トランジスタだけでなく、それぞれ第２、第１及び第２導電型のエミッタ領域、ベース領域及びコレクタ領域を有するバイポーラ・トランジスタも設けられ、エミッタ領域は第２半導体層内に形成され、ベース領域は第１半導体層内に形成されることを特徴とする。本発明は、まず第一に、前記用途は、信号処理手段の他に、送信及び／又は受信回路をしばしば必要とするという認識に基づく。
【０００６】
バイポーラ・トランジスタはこの目的に適しており、本発明は、さらに、（多数の）ＭＯＳトランジスタを備えた装置内のそのようなバイポーラ・トランジスタの集積は、一方では、高周波特性を有するバイポーラ・トランジスタに対して導電性を有し、他方では、そのような集積は非常に簡単なやり方で達成されることができるという認識に基づく。これは、高濃度にドープされた、好ましくはデルタドープされたベース領域がバイポーラ・トランジスタの高周波特性を向上し、バイポーラ・トランジスタのベース領域がＭＯＳトランジスタの高濃度にドープされた埋め込みゾーンと同時に形成されることができ、その結果、製造工程は簡単なままであるということに帰されることができる。本発明は、さらに、エミッタ領域もまた、第２半導体層内に容易に形成されことができるという認識に基づく。ＭＯＳトランジスタがチャネル領域として動作できるようにするために、この層は低濃度にドープされるべきであり、逆の導電型の高濃度にドープされたエミッタ領域は、前記の層に高濃度の所望の不純物を局所的に導入することによって前記の層内で容易に局所的に形成されることができる。
【０００７】
本発明は最終的に、第１半導体層内の又はその近くのＳｉとＧｅの混晶は、ＭＯＳトランジスタのためだけでなく、形成されたバイポーラ・トランジスタでの使用のためにも有利であるという認識に基づく。
【０００８】
本発明の半導体装置の好ましい実施形態では前記第１及び第２半導体層はエピタキシによって形成される。これとは異なり、前記半導体層は、両者とも、例えば、イオン注入により形成されてもよいが、エピタキシを用いることにより種々の重要な効果をもたらす。後者の技術では、特に、前記第１半導体層に非常に高濃度のドーピングを行え、そして、デルタ状の、スパイク状とも呼ばれる、ドーピング・プロファイルが付与できる。さらに、前記ＭＯＳトランジスタ及びバイポーラ・トランジスタは共に、普及しているエピタキシャル工程で簡単に形成され、所望の分離領域も簡単に形成される。この場合、装置の両部分は、所謂、差動型であり、即ち、ＭＯＳトランジスタの部分並びにバイポーラ・トランジスタの部分が分離領域上方に載置され、これらの部分が非単結晶材料を含む。
【０００９】
好ましくは、前記第１半導体層はシリコン及びゲルマニウムの混晶を含み、前記第２半導体層はシリコンを含む。この層はＭＯＳトランジスタにおいて周知の機能である拡散バリアとして用いられてもよく、一方、バイポーラ・トランジスタのバンドギャップが小さいことから、ＳｉＧｅがバイポーラ・トランジスタの高周波特性をさらに高めることになる。前記第１半導体層の厚さ、又は、前記第１半導体層に、好ましくはその下面で隣接し、ＳｉＧｅを含む別の半導体層の厚さが、ＳｉＧｅ含有層より格子定数の小さい前記シリコンを含む第２半導体層が機械的に応力を加えられるように寸法を決められると効果的である。そのような応力がチャネル領域の電荷キャリアの移動度を高め、ＭＯＳトランジスタの高周波特性を改善することになり、そして、バイポーラ・トランジスタの場所では悪影響を与えない。
【００１０】
前記半導体装置の好ましい変形例では、前記第１半導体層の下に又は前記第１半導体層に隣接する別の半導体層の下に、シリコンとゲルマニウムの混晶を含む別の半導体層が配置され、ゲルマニウム含有量は前記第１半導体層の方向にゼロから前記第１半導体層のゲルマニウム含有量まで漸次増加する。そのようなバッファ層が、半導体層内の結晶ダメージを排除し、又は、そのような結晶ダメージを伴う欠陥がＭＯＳトランジスタ並びにバイポーラ・トランジスタの活性領域に到達し、その特性に悪影響を与えることを排除する。
【００１１】
上記の如く、前記第１半導体層は、好ましくは、厚み方向にデルタ又はスパイク状の、前記第１導電型のためのドーピング原子の濃度プロファイルが付与される。これにより、ＳｉＧｅ含有第１半導体層の一部分がＭＯＳトランジスタの埋め込み領域とチャネル領域との間に位置することになり、両者間の拡散バリアとして機能できるものとなる。
【００１２】
前記バイポーラ・トランジスタの前記エミッタ領域は、好ましくは、最も近い多結晶シリコン領域からの外方拡散により、好ましくは、前記第２半導体層に適切な不純物を局所的に導入することによって形成される。好ましくは、前記ＭＯＳトランジスタのチャネル電位は前記ＭＯＳトランジスタを取り囲む抵抗性領域、所謂、ウェル領域を介して制御されてもよい。電子の移動度がホールの移動度よりはるかに高いので、前記ＭＯＳトランジスタはＮＭＯＳトランジスタで、前記バイポーラ・トランジスタはＮＰＮトランジスタであると好ましい。
【００１３】
基板と、少なくとも第１及び第２半導体層を連続して備える半導体層構造体と第１導電型の表面領域が設けられたシリコンの半導体本体とを備え、前記表面領域には前記第１導電型と逆の第２導電型のチャネルを有する電界効果トランジスタが設けられ、前記表面領域は、前記電界効果トランジスタのための前記第２導電型のソース及びドレイン領域と、前記第２半導体層の一部分を形成するように形成され、前記ソースとドレイン領域との間に挿入された低ドーピング濃度を有するチャネル領域と、前記チャネル領域の下に配置され、前記チャネル領域よりはるかに高いドーピング濃度を有する前記第１導電型の埋め込み半導体領域とが設けられ、さらに前記埋め込み半導体領域は前記第１半導体層の一部分を形成するように形成される半導体装置を製造する方法が、本発明に従って、前記半導体本体には、前記電界効果トランジスタだけでなく、それぞれ前記第２、第１及び第２導電型のエミッタ領域、ベース領域及びコレクタ領域を有するバイポーラ・トランジスタも設けられ、前記エミッタ領域は前記第２半導体層内に形成され、前記ベース領域は前記第１半導体層内に形成されることを特徴とする。
【００１４】
好ましくは、前記第１及び第２半導体層はエピタキシによって形成され、前記第１半導体層はＳｉ及びＧｅの混晶で作られ、前記第２半導体層はＳｉで作られる。ＳｉＧｅ含有層の下に、好ましくは、含有量の異なるＳｉＧｅ含有バッファ層が得成される。エピタキシャル工程が効果的に一回又は複数回中断されて、ＭＯＳトランジスタ及びバイポーラ・トランジスタの電気的絶縁のための分離領域を形成し、又は、コレクタ領域又は所謂ウェル領域を形成する。
【００１５】
本発明のこれらの並びに他のアスペクトが以下に記載される（各）実施形態を参照することにより明白、明瞭となる。
【００１６】
図は比例して描かれておらず、明瞭のために強く誇張されている大きさもある。可能な場合はいつでも、対応する領域又は部分は同じハッチング及び同じ参照数字によって示される。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明による半導体装置の実施形態の、厚さ方向と直角の概略横断面図である。この例の装置１０は、基板１１、この場合はｐ型シリコン基板及び、この場合はドープされたＳｉＧｅ且つｐ型の第１半導体層２と、ＭＯＳトランジスタＭとバイポーラ・トランジスタＢの両方が形成される、この場合は低濃度にドープされたＳｉの第２半導体層３とを備えた半導体層構造体を備える（図１参照）。第１半導体層２と基板の間に、この場合は、そのＧｅ含有量がほぼゼロからほぼ第１半導体層２のＧｅの含有量まで増大するＳｉＧｅの別のｎ型半導体層９と、そのＧｅ含有量が第１半導体層１の含有量と同じ、すなわち、この場合は約２５％であるＳｉＧｅの別のｎ型半導体層８とを連続して備える半導体層構造体の別の部分が存在する。半導体層構造体はエピタキシによって形成される。
【００１８】
適切な局所イオン注入によって埋め込みコレクタ接続領域５Ｃ１を局所的に形成するために、別の半導体層８と他の半導体層９の成長の間に、初めてエピタキシャル成長工程が中断される。別の半導体層８の形成後に、半導体本体１の表面に、この段階で凹所とされた分離領域２０、この場合はいわゆるトレンチ分離領域２０を形成するために、成長工程は二回目の中断となる。この段階で、ｐ型ウェル領域６も、半導体本体１内でＭＯＳトランジスタが形成されるべき場所に形成され、バイポーラ・トランジスタが形成されるべき場所に高濃度にドープされたコレクタ領域５Ｃが形成され、両方の領域は適切な局所イオン注入によって形成される。第１半導体層２の下に、第１半導体層２と同じＳｉＧｅ含有量を有する低濃度にドープされた薄いバッファ層１２がある。
【００１９】
第１半導体層２には、スパイク又はデルタ状のｐ型ドーピング・プロファイル２２が付与され、その結果、この層の部分２ＡはＮＭＯＳトランジスタＭの場所に高濃度にドープされたｐ型接地エリア２Ａを形成し、別の部分５Ｂはバイポーラ・トランジスタＢの場所に高濃度にドープされたベース領域５Ｂを形成する。この場合は「ひずみ」シリコンを含んだ第２半導体層３の部分３ＡがＭＯＳＴ  Ｍのチャネル領域３Ａを形成し、別の部分では、エミッタ接続領域５Ａ１として機能する多結晶シリコン領域５Ａ１からの適切な、この場合はｎ型の、ドーピング原子の外方拡散によってバイポーラ・トランジスタＢの場所にエミッタ領域５Ａが形成される。前記領域にはまた、絶縁スペーサ１５によってエミッタ５から分離されるベース接続領域５Ｂ１も形成される。ＭＯＳトランジスタＭは、ここでは二酸化シリコンの、ゲート誘電体１６によってチャネル領域３Ａから分離され、絶縁スペーサ１７によってその範囲を定められる、ここではやはり多結晶シリコンで作られたゲート電極１４をさらに備える。それに隣接するソース及びドレイン領域４Ａ、４Ｂには、ゲート誘電体１６まで延びる低濃度にドープされた浅い延長部が設けられる。
【００２０】
この例の装置１０は、優れた高周波特性を有し、移動電話、光ネットワーク及び衝突予防ロボット・システムなどの用途に使用されるＩＣに非常に適している。装置１０のバイポーラ部分はその場合高周波送信／受信部として機能し、（Ｃ）ＭＯＳ部分は高周波信号処理に使用される。さらに、該装置は、将来のサブミクロン・プロセス技術におけるさらなる小型化に非常に適していて、いずれにしても、以下でさらに詳しく説明されるように、容易に製造されることができる。まず第一に、本発明による装置１０の好ましい特性が以下でさらに説明される。
【００２１】
図２は図１の装置のＭＯＳトランジスタの正規化電流（Ｉｄ）を様々なドレイン電圧に対するゲート電圧（Ｖｇ）の関数として線形目盛で示し、図３は同じ結果を対数目盛で示す。曲線２３、３３は５０ｍＶのドレイン電圧Ｖｄに対して得られるが、曲線２４、３４ではこの電圧Ｖは１Ｖであった。特に図３から、サブスレッショルド係数は８５ｍＶ／ｄｅｃａｄｅであり、ＤＩＢＬ（＝ドレイン誘導障壁低下（Drain Induced Barrier Lowering））は２３ｍＶであると推論することができる。これらの値は、本発明による装置における短チャネル効果の優れた制御を示している。そのような値は知られている方式の多くでは達成できないと考えられるはずである。
【００２２】
図４は、図１の装置のバイポーラ・トランジスタのカットオフ周波数（ｆＴ）を電流密度（Ｊ）の関数として示す。この図の結果としての曲線４１は、バイポーラ・トランジスタは非常に有利な高周波特性を有することを示す。最大カットオフ周波数ｆＴは２５０ＧＨｚを超える。
【００２３】
図５は、図１の装置のバイポーラ・トランジスタの電流密度（Ｊ）を、順方向アクティブ・モードのベース−エミッタ電圧（Ｖｂｅ）の関数として示す。曲線５１はコレクタ電流Ｉｃに対応し、曲線５２はベース電流Ｉｂに対応し、これらに伴ってコレクタ−ベース電圧はゼロである。このいわゆるガンメル・プロットは、バイポーラ・トランジスタがほぼ理想的な特性を有していることを示す。
【００２４】
図６は、図１の装置のバイポーラ・トランジスタの電流利得（β）を電流密度（Ｊ）の関数として示す。曲線６１は、１００を超える高利得が電流密度の広い範囲にわたって達成可能であることを示す。
【００２５】
この例の装置１０は、とりわけ以下に説明される方法で製造されることができる。
【００２６】
図７から９は、本発明による方法の一実施形態による製造工程の連続的段階における図１の装置の、厚さ方向と直角の概略横断面図である。開始材料としては、シリコンのｐ型基板１１が使用される（図７参照）。この基板上には、Ｓｉ−Ｇｅを含み、そのＧｅ含有量が約ａｔ．０％から約３５ａｔ．％まで増加する３５００ｎｍの厚さのｎ型バッファ層９が設けられる。次に、成長工程は中断され、バイポーラ・トランジスタＢが形成されるように、マスクによってｎ＋接続領域５Ｃ１が局所的に形成される。続いて、そのＧｅ含有量が約３５ａｔ．％である厚さ５００ｎｍのＳｉ−Ｇｅ層８が設けられる。
【００２７】
続いて、（図８参照）、分離領域２０が、この場合は同じ半導体本体内で凹所とされ、たとえば二酸化シリコンで充填されるいわゆるトレンチ分離領域２０の形で形成される。次に、この場合はｎ型Ｓｉ−Ｇｅの、バッファ層８０をつけることによってエピタキシ工程が続けられる。続いて、局所イオン注入及び適切なマスクによって、ＭＯＳトランジスタＭが形成されるべき場所にｐ型ウェル領域６が形成され、バイポーラ・トランジスタＢが形成されるべき場所にｎ＋型コレクタ領域８１が形成される。
【００２８】
続いて（図９参照）、Ｇｅ含有量がＳｉ−Ｇｅ層８のものと同じである２０から４０ｎｍの範囲の厚さのＳｉ−Ｇｅの第１半導体層２を設けることによって成長工程が再開される。その成長工程中、層２はｐ型ドーピング元素、この場合はホウ素原子、の高ドーピング・スパイク２２が設けられる。次に、成長工程は、低濃度に（ｐ型）ドープされ、５から１０ｎｍの範囲の厚さを有するひずみシリコンの第２半導体層３を生成することによって完了する。
【００２９】
次に（図１参照）、それ自体で知られている方式で、形成されるべきＭＯＳトランジスタＭ及びバイポーラ・トランジスタＢは、この例の装置１０の説明中に上に述べられた、欠けている部分を追加することによって完成される。少数の部分は、図面では述べられず、示されなかった。それらには、接続導体、いわゆるボンド・パッドの形をした及び／又はしていないコンタクト・メタライゼーション、及び該コンタクト・メタライゼーションに必要な１つ又は複数の絶縁及び／又は導電及び／又は半導電層、並びに使用されてもされなくてもよいパッシベーション及び／又は保護層などがある。続いて、最終組立てができる状態になっている個々の装置１０が、ダイシングなどの分離工程の後で得られる。
【００３０】
本発明は上に提供された例示的実施形態に限定されず、本発明の範囲内で多くの変形形態及び変更形態が当業者には可能である。たとえば、本発明は、ＢｉＭＯＳだけでなく、ＢｉＣＭＯＳ（＝バイポーラ相補型金属酸化膜半導体）ＩＣ（＝集積回路）にも使用されることができる。本発明はまた、ＰＮＰトランジスタと組み合わされたＰＭＯＳトランジスタにも適用されることができる。ＳＴＩ分離領域の代わりに、ＬＯＣＯＳ（＝シリコン局所酸化）法によって得られる分離領域が代替として使用されてもよいことにさらに留意される。本発明による装置の構造は、１つ又は複数のメサ形部分を備えるようにだけではなく、（実質的に）完全にプレーナであるようにも形成されてよい。Ｓｉ−Ｇｅの混晶の他に、有利には、ＳｉとＣの混晶などその他の混晶が使用されてもよい。
【００３１】
本発明による方法に関しても、多くの変形形態及び変更形態が可能であることは同様にあてはまる。たとえば、エミッタ領域の高濃度にドープされた部分が、その場でドープされた多結晶シリコンからの外方拡散によって、又は気相ドーピングによって代替として形成されてもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明による半導体装置の実施形態を示す厚さ方向と直角の概略横断面図である。
【図２】図１の装置のＭＯＳトランジスタの正規化電流（Ｉｄ）を様々なドレイン電圧に対するゲート電圧（Ｖｇ）の関数として線形目盛で示す図である。
【図３】図２の結果を対数目盛で示す図である。
【図４】図１の装置のバイポーラ・トランジスタのカットオフ周波数（ｆＴ）を電流密度（Ｊ）の関数として示す図である。
【図５】図１の装置のバイポーラ・トランジスタの電流密度（Ｊ）をベース−エミッタ電圧（Ｖｂｅ）の関数として示す図である。
【図６】図１の装置のバイポーラ・トランジスタの電流利得（β）を電流密度（Ｊ）の関数として示す図である。
【図７】本発明による方法の一実施形態による製造工程の連続的段階における図１の装置を示す厚さ方向と直角の概略横断面図である。
【図８】本発明による方法の一実施形態による製造工程の連続的段階における図１の装置を示す厚さ方向と直角の概略横断面図である。
【図９】本発明による方法の一実施形態による製造工程の連続的段階における図１の装置を示す厚さ方向と直角の概略横断面図である。
【図１】
2008500720.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008500720.tif 000007
【図６】
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【図７】
2008500720.tif 000009
【図８】
2008500720.tif 000010
【図９】
2008500720.tif 000011
【国際調査報告】
2008500720.tif 000012
2008500720.tif 000013
2008500720.tif 000014