(57)【要約】      （修正有）【課題】ベースバンドハードウエア伝送構造を提供する。【解決手段】ベースバンドハードウエア伝送構造は無線デジタル信号受信発信ユニット、双方向データインターフェース、クロック校正機能ブロック、相関器、マイクロコントローラー、コーダー、クロック事件制御モジュール、データシリアルパラレル転換モジュール、ダイレクトメモリーアクセスブロック、受信発信モジュール命令コントローラー、オシレーターの組合設計である。比較的低周波クロックのマイクロコントローラーを使用し、周波数ホップ通信システム精確タイミング同期を提供することができ、回路作動時の電力消費を節減し、待機時間を延長し、実質的にデジタルデータパケット伝送効率とメッセージ安定度同等効果を向上させることができる。各式ベースバンドハードウエア伝送構造或いは類似の構造に適用することができる。【選択図】図１
0003144078.tif 000002
【実用新案登録請求の範囲】
【請求項１】
無線デジタル信号受信発信ユニット、双方向データインターフェース、クロック校正機能ブロック、相関器(Correlator)、マイクロコントローラー、クロック事件制御モジュール、データシリアルパラレル転換モジュール、ダイレクトメモリーアクセスブロック、コーダー、受信発信モジュール命令コントローラー、オシレーターを含み、
該無線デジタル信号受信発信ユニットは信号を受信し、
該双方向データインターフェースは無線デジタル信号受信発信ユニットに接続し、該無線デジタル信号受信発信ユニット１０の信号を受信し、
該クロック校正機能ブロックは該双方向データインターフェースに接続し、クロックフォロー端とクロック自主端のクロック特性を校正し、
該相関器は該クロック校正機能ブロックに接続し、しかも該相関器は入力信号データの接序コード相似度が予め設定する所定値に達するかを判定し、次に接序コード中断信号を発生し、該マイクロコントローラーと該クロック事件制御モジュールに伝達し、受信触発信号を発生し、データシリアルパラレル転換モジュールに外部信号の受信を開始可能であると通知し、マイクロコントローラー権位はダイレクトメモリーアクセスブロックからのデータのアクセスを一時停止し、
該マイクロコントローラーは相関器、ダイレクトメモリーアクセスブロック、コーダーと接続し、パラレルバスを経由し、最高クロックによりデータの連続読取り書込みを制御し、出力/入力ウェイティング時間は不要で、
該クロック事件制御モジュールは相関器、データシリアルパラレル転換モジュール及びオシレーターと接続し、該相関器が伝送する接序コード中断信号を受信し、しかも中断信号触発時のシステム時間を抽出し、同時に時間ロックにより、システムと付属デジタル時分割多重音声設備同期タイムフレーム信号対位を精確に企画し、
該データシリアルパラレル転換モジュールは相関器、マイクロコントローラー、クロック事件制御モジュール及びダイレクトメモリーアクセスブロックと接続し、信号を受信することを特徴とするベースバンドハードウエア伝送構造。
【請求項２】
請求項１記載のベースバンドハードウエア伝送構造において、前記クロック校正機能ブロックは受信データクロック修正器を設置し、ローカル高周波クロック信号により外から受信した信号を演算し、還元するサンプルクロックであることを特徴とするベースバンドハードウエア伝送構造。
【請求項３】
請求項１記載のベースバンドハードウエア伝送構造において、前記相関器はシフターと接序コード比較器を含み、
該接序コード比較器により入力データの接序コード相似度が予め設定する所定値に達するかを判定し、次に接序コード中断信号を発生し、同時にマイクロコントローラーとクロック事件制御モジュールに伝達し、接序コード比較器はしかも受信触発信号を発生し、データシリアルパラレル転換モジュールに通知し、向こうからの信号を開始することを特徴とするベースバンドハードウエア伝送構造。
【請求項４】
請求項１記載のベースバンドハードウエア伝送構造において、前記データシリアルパラレル転換モジュールは２個の事件監視器と１個のデータ指標器を設置し、それぞれ２種の中断信号、ウェイクアップ中断信号 (Wake_Int)、パケット伝送完成中断信号(Wrap_Int)とデータアドレス中断信号(Addr_Int)を発生し、該データシリアルパラレル転換モジュールはマイクロコントローラーと共用のランダムアクセスメモリーを接続することを特徴とするベースバンドハードウエア伝送構造。
【請求項５】
請求項１記載のベースバンドハードウエア伝送構造において、前記無線デジタル信号受信発信ユニットはさらに受信発信モジュール命令コントローラーを接続することを特徴とするベースバンドハードウエア伝送構造。
【請求項６】
請求項１記載のベースバンドハードウエア伝送構造において、前記ダイレクトメモリーアクセスブロックはランダムアクセスメモリーとメモリー仲裁多重器を含むことを特徴とするベースバンドハードウエア伝送構造。
【請求項７】
請求項１記載のベースバンドハードウエア伝送構造において、前記データシリアルパラレル転換モジュール内にはロジックコントローラーを設置し、システムの受信データアレンジを制御することを特徴とするベースバンドハードウエア伝送構造。
【請求項８】
請求項１記載のベースバンドハードウエア伝送構造において、前記クロック事件制御モジュールはシステム時間抽出レジスターを設置し、接序コード比較器が中断信号を発生する時のシステム時間とカウントを抽出及び記録し、時間ロックにより、クロックフォロー端は精確なシステムタイミングを発生し、付属相関ユニットが使用する参考に供し、及び通信同期タイムフレーム受信発信タイムスロットの対位とすることを特徴とするベースバンドハードウエア伝送構造。
【請求項９】
請求項１記載のベースバンドハードウエア伝送構造において、前記コーダーは信号データ受信後、マイクロコントローラーによりランダムアクセスメモリーからデータをコーダーに伝送し、巡回冗長検査等エラー探知とデコードの機能を実施することを特徴とするベースバンドハードウエア伝送構造。
【請求項１０】
無線デジタル信号受信発信ユニット、双方向データインターフェース、クロック校正機能ブロック、相関器(Correlator)、マイクロコントローラー、クロック事件制御モジュール、データシリアルパラレル転換モジュール、ダイレクトメモリーアクセスブロック、コーダー、受信発信モジュール命令コントローラー、オシレーターを含み、
該デジタル信号受信発信ユニットは信号の発信を行い、
該双方向データインターフェースは該デジタル信号受信発信ユニットに接続し、無線デジタル信号受信発信ユニットの信号発信に供し、
該マイクロコントローラーは相関器、ダイレクトメモリーアクセスブロック及びコーダーと接続し、パラレルバスを経由し、最高クロックによりデータの連続読取り書込みを制御し、出力/入力ウェイティング時間が不要で、
該クロック事件制御モジュールは相関器、データシリアルパラレル転換モジュール及びオシレーターと接続し、
該データシリアルパラレル転換モジュールは相関器、マイクロコントローラー、クロック事件制御モジュール及びダイレクトメモリーアクセスブロックと接続し、信号を発信することを特徴とするベースバンドハードウエア伝送構造。
【請求項１１】
請求項１０記載のベースバンドハードウエア伝送構造において、前記無線デジタル信号受信発信ユニットはさらに受信発信モジュール命令コントローラーを接続することを特徴とするベースバンドハードウエア伝送構造。
【請求項１２】
請求項１０記載のベースバンドハードウエア伝送構造において、前記ダイレクトメモリーアクセスブロックはランダムアクセスメモリーとメモリー仲裁多重器を含むことを特徴とするベースバンドハードウエア伝送構造。
【請求項１３】
請求項１０記載のベースバンドハードウエア伝送構造において、前記データシリアルパラレル転換モジュール内にはロジックコントローラーを設置し、システムのデータスケジュール発信を制御することを特徴とするベースバンドハードウエア伝送構造。
【請求項１４】
請求項１０記載のベースバンドハードウエア伝送構造において、前記コーダーは信号データ発送前に、マイクロコントローラーによりランダムアクセスメモリーからデータをコーダーに伝送し、前方誤り訂正とスクランブルの機能を実施することを特徴とするベースバンドハードウエア伝送構造。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案はベースバンドハードウエア伝送構造に関し、特に無線デジタル信号受信発信ユニット、双方向データインターフェース、クロック回復校正機能ブロック、相関器、マイクロコントローラー、コーダー、クロック事件制御モジュール、データシリアルパラレル転換モジュール、ダイレクトメモリーアクセスブロック、受信発信モジュール命令コントローラー、オシレーターを含み、クロック回復校正機能ブロックは該双方向データインターフェースに接続し、回復校正のクロックを抽出し、本機と向こう側の発信端からの信号のデータ及びクロック特性を受信し同期を達成し、該相関器は伝送して来たデータと本機の接序コードの相似度が設定条件に達するかどうかを比較し、次にデータパケット接序コード中断信号を発生し、該マイクロコントローラーと該クロック事件制御モジュールに伝達し、受信触発信号を発生し、データシリアルパラレル転換モジュールに、回復校正クロックにより外部からの信号のデータを受信開始可能であると通知し、該マイクロコントローラーは制御データの読取り及びシフトを行い、該クロック事件制御モジュールは該相関器が伝送するデータパケット接序コード中断信号を受信し、ハードウエア方式により、中断信号触発時のシステム時間を記録し、該データシリアルパラレル転換モジュールは操作モードに基づき設定し、内部に出力し、或いは外部からのデータを受信し、数個のハードウエアシステム状態発生システム事件中断信号を監視し、該ダイレクトメモリーアクセスブロックはデータの一定順序での入力を維持し、或いはランダムアクセスメモリーに出力し、該コーダーは受信発信の信号に対して前方誤り訂正、巡回冗長検査或いはスクランブルの機能を執行し、これにより比較的低周波クロックのマイクロコントローラー及び本考案のハードウエア回路モジュールを使用し、公知高周波クロックマイクロコントローラーでなければ完成できなかった機能を達成することができ、実質的に有効な信号伝送と処理の能力を向上させることができ、周波数ホップ通信システム精確タイミング同期を提供し、デジタル信号伝送と処理時に発生するエラーの確率を低下させ、回路作動時の電力消費を節減し、待機時間を延長し、高効率ベースバンドデジタルデータパケットの伝送を達成することができるベースバンドハードウエア伝送構造に関する。
【背景技術】
【０００２】
公知のデジタルデータ演算と伝送は、多くはソフトウエアによりマイクロコントローラーを制御し、データの抽出、演算、伝送、保存等機能を執行する。
しかし、マイクロコントローラーの中断回数は比較的多く、データシフトが頻繁であるため、マイクロコントローラーは経常的な作動状態となる。同期信号のシステム時間抽出は、中断前執行指令の長さが異なるため、システムタイミング震え(jitter)拡大が起こり易く、よってデータ伝送エラーを引き起こす。マイクロコントローラーは無意味な再送或いはリンク再建ステップ執行しなければならず、マイクロコントローラーの演算能力と全体デジタルデータ伝送効率を低下させ、同時に電力消費を拡大してしまう。特に環境保護、節電、伝送品質を重視する携帯式音声設備では、実際の必要に符合しない。
【０００３】
公知の携帯式音声設備は通常は、使用時間が長い機能、同時にコンパクトで軽量との特徴を具備する必要がある。
操作機能においては、高速演算或いは伝送能力を具備しようとするなら、高クロックのチップ、オシレーター或いはマイクロコントローラーを設置しなければならない。その結果、設備の消費電力は増大してしまう。もし電源容量を拡大するなら、コンパクトで軽量との特徴を実現することはできず、さらには全体重量も増大する。
解決方法としては、マイクロコントローラーの単位時間内における作業クロックを減少させ、スタンバイ状態を増大させ、電力消費を減少させる。
【０００４】
しかし、オーダーメイドベースバンド回路は、最低消費エネルギー条件下があり、初めて設備の基本機能を維持することができるため、実務上は、現在使用される2.4GHz ISMウェーブバンドのブルートゥース(Blue Tooth) 無線デジタル信号モジュールにより、そのベースバンド回路前端処理RFのデジタル信号受信発信ユニットはオシレーターの最低作業クロックが約12MHz必要である。もしベースバンド回路とデジタル信号受信発信ユニットが同一のオシレーターを共用するなら、システムの消費電力を減少させることができる。
【０００５】
しかし、作業クロックが約12MHzのオシレーターを伝送データ、音声圧縮及びデジタル信号処理において操作するなら、そのクロック速度は明らかに不足する。しかも一般公知のデータシリアルパラレル転換モジュールは8bitの外部信号データを受信すると、一中断信号をマイクロコントローラーへと発生し、中断信号の過度の頻繁とウェイティング時間の過長を引き起こし、マイクロコントローラーが受信発信データの命令を待ち処理する時間が過長となり、他のコールコントロール(Call Control)或いはデジタル信号処理(ボイスバンドスペクトラル分析、音声圧縮)等の比較的高処理クロックが必要な作業を執行することができない。ひどい時には、全体データ伝送効率と演算の速度を低下させてしまい、同時に電力消費を拡大してしまうため、実際の使用上では使用者のニーズを満たすことはできない。
【考案の開示】
【考案が解決しようとする課題】
【０００６】
本考案の主な目的は、無線デジタル信号受信発信ユニット、双方向データインターフェース、クロック回復校正機能ブロック(受信データクロック修正器を含む)、相関器(シフターと接序コード比較器を含む)、マイクロコントローラー、コーダー、クロック事件制御モジュール(システムクロック、タイマー、システム時間抽出レジスター、発信同期パルス発生器を含む)、データシリアルパラレル転換モジュール(二事件監視器、データ指標器、ロジックコントローラー、シフターを含む)、ダイレクトメモリーアクセスブロック(ランダムアクセスメモリーとメモリー仲裁多重器を含む)、受信発信モジュール命令コントローラー及びオシレーター等の組合設計により、該相関器において接序コード比較器により入力データの相似度が所定値に達するか判定し、次に接序コード中断信号を発生し、同時にマイクロコントローラーとクロック事件制御モジュールに伝達し、触発のシステム時間を中断し、ハードウエア抽出により、相対的にソフトウエア抽出のタイミング震えにより発生するクロック誤差を減少させ、接序コード中断信号は同時にマイクロコントローラーシステムにメッセージ受信開始を通知し、マイクロコントローラーとクロック事件制御モジュールは共に相同の中断信号を受信し（公知構造のマイクロコントローラーが、他のソフトウエア指令をなお執行していることにより、それが中断スケジュールに入る時間を不一致とし、中断信号抽出のタイミングとカウントが誤差或いは遅延を発生することを回避することができる）、これにより、マイクロコントローラーは精確な参考時間を備え、本機と主クロック機器タイムフレーム偏移誤差を調整し、さらに修正を行い、こうして双方は許容可能な誤差範囲内において通信或いはデータ伝達の機能を維持し、この他、接序コード比較器は受信触発信号をデータシリアルパラレル転換モジュールのロジックコントローラーへと発生し、これによりシリアルパラレルシフターからの受信データの伝送を開始しメモリーに進入し、ロジックコントローラーは周期的にメモリー仲裁多重器に告知し、外部信号データ受信の作業を開始し、同時にマイクロコントローラーシフトメモリー内データの執行優先権を一時停止し、この制御ロジックは直接メモリーアクセス方式とマイクロコントローラーインパクトウェイティングメカニズムの対応により、全体の実用性を拡大することができる。
【０００７】
本考案の次の目的は、該データシリアルパラレル転換モジュールに設置する２個の事件監視器とデータ指標器により、それぞれウェイクアップ中断信号、パケット伝送完成中断信号とデータアドレス中断信号を発生し、データシリアルパラレル転換モジュールとマイクロコントローラーはメモリー仲裁多重器及び共用のランダムアクセスメモリーに接続し、該メモリー仲裁多重器はランダムアクセスメモリーへの信号の一定の順序での入力或いは出力を維持し、データシリアルパラレル転換モジュールは８bitの外部信号データを受信する度に、先ずランダムアクセスメモリーのバッファー(Buffer)に保存し、公知の手順とは異なり、先にマイクロコントローラーに入力し処理し、データアドレス信号はアクセス受信データをメモリー絶対アドレスの累加指標とし、受信データがある容量にまでなると、システムは実際の要求に基づき、適時ウェイクアップ中断信号を発信し、マイクロコントローラーに最高クロックを取るように通知し、パラレルバスを経由し、ランダムアクセスメモリーに一次的に受信済みデータを大量処理させ、マイクロコントローラー処理性能を大幅に向上させ、パケット伝送が信号中断を完成しパケットデータ受信を終了後、マイクロコントローラーにデータ受信を段落するよう通知し、マイクロコントローラーは相対的により多くの時間を用い他の音声信号、デジタル信号の処理、演算或いは他の応用を執行可能で、全体の機能及び効率を高めることができるベースバンドハードウエア伝送構造を提供することである。
【０００８】
本考案の更に別の目的は、ベースバンドハードウエア伝送構造を提供し、該双方向データインターフェースは該クロック回復校正機能ブロックに連接し、該クロック回復校正機能ブロックが設置する受信データクロック修正器により、外から受信する信号のサンプルクロックを回復することができ、同時に該サンプルクロックとローカルクロック同期の機能を備える。
【０００９】
本考案の更に別の目的は、ベースバンドハードウエア伝送構造を提供し、該コーダーは受信した信号に対して巡回冗長検査を行い、発送する信号に対して前方誤り訂正とスクランブルの機能を実施し、本考案信号伝送の機能性と安全性を向上させる。
【００１０】
上記目的を解決するため、本考案は下記のベースバンドハードウエア伝送構造を提供する。
ベースバンドハードウエア伝送構造は無線デジタル信号受信発信ユニット、双方向データインターフェース、クロック回復校正機能ブロック、相関器、マイクロコントローラー、コーダー、クロック事件制御モジュール、データシリアルパラレル転換モジュール、ダイレクトメモリーアクセスブロック、受信発信モジュール命令コントローラー、オシレーターを含み、
発信同期パルス発生器によりシステム時間を監視し、予定時間において１個のデータ発信時間定位パルスを発生し、このパルス触発データシリアルパラレル転換モジュールはランダムアクセスメモリー内のデータのシフターへの読取り保存を開始し、
ロジックコントローラーは既に出力されたデータ容量をカウントし、周期的にデータを補填しシフターに入り、データシリアルパラレル転換器とダイレクトメモリーアクセスブロック作動方式は受信モードと相同で、
同時に、マイクロコントローラーパラレルバスを経由し、最高クロックによりデータをランダムアクセスメモリーに書込み、
これにより本考案発信と受信機能は比較的低クロックのマイクロコントローラーハードウエア構造により、精確なタイミング同期を達成し、システム全体回路作動時の電力消費を節減し、待機時間を延長し、及び実質的にデジタルデータパケット伝送効率と安全を向上させ、全体の実用性及び機能性を拡大することができる。
【課題を解決するための手段】
【００１１】
請求項１の考案は無線デジタル信号受信発信ユニット、双方向データインターフェース、クロック校正機能ブロック、相関器(Correlator)、マイクロコントローラー、クロック事件制御モジュール、データシリアルパラレル転換モジュール、ダイレクトメモリーアクセスブロック、コーダー、受信発信モジュール命令コントローラー、オシレーターを含み、
該無線デジタル信号受信発信ユニットは信号を受信し、
該双方向データインターフェースは無線デジタル信号受信発信ユニットに接続し、該無線デジタル信号受信発信ユニット１０の信号を受信し、
該クロック校正機能ブロックは該双方向データインターフェースに接続し、クロックフォロー端とクロック自主端のクロック特性を校正し、
該相関器は該クロック校正機能ブロックに接続し、しかも該相関器は入力信号データの接序コード相似度が予め設定する所定値に達するかを判定し、次に接序コード中断信号を発生し、該マイクロコントローラーと該クロック事件制御モジュールに伝達し、受信触発信号を発生し、データシリアルパラレル転換モジュールに外部信号の受信を開始可能であると通知し、マイクロコントローラー権位はダイレクトメモリーアクセスブロックからのデータのアクセスを一時停止し、
該マイクロコントローラーは相関器、ダイレクトメモリーアクセスブロック、コーダーと接続し、パラレルバスを経由し、最高クロックによりデータの連続読取り書込みを制御し、出力/入力ウェイティング時間は不要で、
該クロック事件制御モジュールは相関器、データシリアルパラレル転換モジュール及びオシレーターと接続し、該相関器が伝送する接序コード中断信号を受信し、しかも中断信号触発時のシステム時間を抽出し、同時に時間ロックにより、システムと付属デジタル時分割多重音声設備同期タイムフレーム信号対位を精確に企画し、
該データシリアルパラレル転換モジュールは相関器、マイクロコントローラー、クロック事件制御モジュール及びダイレクトメモリーアクセスブロックと接続し、信号を受信することを特徴とするベースバンドハードウエア伝送構造としている。
請求項２の考案は、請求項１記載のベースバンドハードウエア伝送構造において、前記クロック校正機能ブロックは受信データクロック修正器を設置し、ローカル高周波クロック信号により外から受信した信号を演算し、還元するサンプルクロックであることを特徴とするベースバンドハードウエア伝送構造としている。
請求項３の考案は、請求項１記載のベースバンドハードウエア伝送構造において、前記相関器はシフターと接序コード比較器を含み、
該接序コード比較器により入力データの接序コード相似度が予め設定する所定値に達するかを判定し、次に接序コード中断信号を発生し、同時にマイクロコントローラーとクロック事件制御モジュールに伝達し、接序コード比較器はしかも受信触発信号を発生し、データシリアルパラレル転換モジュールに通知し、向こうからの信号を開始することを特徴とするベースバンドハードウエア伝送構造としている。
請求項４の考案は、請求項１記載のベースバンドハードウエア伝送構造において、前記データシリアルパラレル転換モジュールは２個の事件監視器と１個のデータ指標器を設置し、それぞれ２種の中断信号、ウェイクアップ中断信号 (Wake_Int)、パケット伝送完成中断信号(Wrap_Int)とデータアドレス中断信号(Addr_Int)を発生し、該データシリアルパラレル転換モジュールはマイクロコントローラーと共用のランダムアクセスメモリーを接続することを特徴とするベースバンドハードウエア伝送構造としている。
請求項５の考案は、請求項１記載のベースバンドハードウエア伝送構造において、前記無線デジタル信号受信発信ユニットはさらに受信発信モジュール命令コントローラーを接続することを特徴とするベースバンドハードウエア伝送構造としている。
請求項６の考案は、請求項１記載のベースバンドハードウエア伝送構造において、前記ダイレクトメモリーアクセスブロックはランダムアクセスメモリーとメモリー仲裁多重器を含むことを特徴とするベースバンドハードウエア伝送構造としている。
請求項７の考案は、請求項１記載のベースバンドハードウエア伝送構造において、前記データシリアルパラレル転換モジュール内にはロジックコントローラーを設置し、システムの受信データアレンジを制御することを特徴とするベースバンドハードウエア伝送構造としている。
請求項８の考案は、請求項１記載のベースバンドハードウエア伝送構造において、前記クロック事件制御モジュールはシステム時間抽出レジスターを設置し、接序コード比較器が中断信号を発生する時のシステム時間とカウントを抽出及び記録し、時間ロックにより、クロックフォロー端は精確なシステムタイミングを発生し、付属相関ユニットが使用する参考に供し、及び通信同期タイムフレーム受信発信タイムスロットの対位とすることを特徴とするベースバンドハードウエア伝送構造としている。
請求項９の考案は、請求項１記載のベースバンドハードウエア伝送構造において、前記コーダーは信号データ受信後、マイクロコントローラーによりランダムアクセスメモリーからデータをコーダーに伝送し、巡回冗長検査等エラー探知とデコードの機能を実施することを特徴とするベースバンドハードウエア伝送構造としている。
【００１２】
請求項１０の考案は、無線デジタル信号受信発信ユニット、双方向データインターフェース、クロック校正機能ブロック、相関器(Correlator)、マイクロコントローラー、クロック事件制御モジュール、データシリアルパラレル転換モジュール、ダイレクトメモリーアクセスブロック、コーダー、受信発信モジュール命令コントローラー、オシレーターを含み、
該デジタル信号受信発信ユニットは信号の発信を行い、
該双方向データインターフェースは該デジタル信号受信発信ユニットに接続し、無線デジタル信号受信発信ユニットの信号発信に供し、
該マイクロコントローラーは相関器、ダイレクトメモリーアクセスブロック及びコーダーと接続し、パラレルバスを経由し、最高クロックによりデータの連続読取り書込みを制御し、出力/入力ウェイティング時間が不要で、
該クロック事件制御モジュールは相関器、データシリアルパラレル転換モジュール及びオシレーターと接続し、
該データシリアルパラレル転換モジュールは相関器、マイクロコントローラー、クロック事件制御モジュール及びダイレクトメモリーアクセスブロックと接続し、信号を発信することを特徴とするベースバンドハードウエア伝送構造としている。
請求項１１の考案は、請求項１０記載のベースバンドハードウエア伝送構造において、前記無線デジタル信号受信発信ユニットはさらに受信発信モジュール命令コントローラーを接続することを特徴とするベースバンドハードウエア伝送構造としている。
請求項１２の考案は、請求項１０記載のベースバンドハードウエア伝送構造において、前記ダイレクトメモリーアクセスブロックはランダムアクセスメモリーとメモリー仲裁多重器を含むことを特徴とするベースバンドハードウエア伝送構造としている。
請求項１３の考案は、請求項１０記載のベースバンドハードウエア伝送構造において、前記データシリアルパラレル転換モジュール内にはロジックコントローラーを設置し、システムのデータスケジュール発信を制御することを特徴とするベースバンドハードウエア伝送構造としている。
請求項１４の考案は、請求項１０記載のベースバンドハードウエア伝送構造において、前記コーダーは信号データ発送前に、マイクロコントローラーによりランダムアクセスメモリーからデータをコーダーに伝送し、前方誤り訂正とスクランブルの機能を実施することを特徴とするベースバンドハードウエア伝送構造としている。
【考案の効果】
【００１３】
本考案は比較的低周波クロックのマイクロコントローラーハードウエア構造により、相対的に高速クロックのマイクロコントローラーでなければ完成できなかった機能を達成することができ、実質的に有効な信号伝送効率、処理能力とメッセージ安定度を向上させることができ、無線周波数ホップ通信システム精確タイミング同期を提供し、信号伝送と処理時に発生するエラーの確率を減少させ、回路作動時の電力消費を節減し、待機時間を延長し、及び高効率デジタルデータパケット伝送同等効果を達成し、全体の機能及び効率を高めることができる。
【考案を実施するための最良の形態】
【００１４】
図１に示すように、本考案ベースバンドハードウエア伝送構造は、無線デジタル信号受信発信ユニット１０、双方向データインターフェース２０、クロック校正機能ブロック３０(受信データクロック修正器３１を含む)、相関器(Correlator)４０(シフター４１と接序コード比較器４２を含む)、マイクロコントローラー(MCU-Micro Control Unit)５０、コーダー(Coder)９０、クロック事件制御モジュール６０(システムクロック６１(System Clock)、発信同期パルス発生器６２、システム時間抽出レジスター６３、タイマー（Timer）６４を含む)、データシリアルパラレル転換モジュール７０(二事件監視器７１、７２、データ指標器７３、シフター７４、ロジックコントローラー７５を含む)、ダイレクトメモリーアクセス(DMA-Direct Memory Access)ブロック１００(ランダムアクセスメモリー (RAM-Random-Access Memory)８０、メモリー仲裁多重器１３０を含む)、受信発信モジュール命令コントローラー１２０、オシレーター１１０を含む。
【００１５】
前記の双方向データインターフェース２０、クロック校正機能ブロック３０、相関器４０、マイクロコントローラー５０、クロック事件制御モジュール６０、データシリアルパラレル転換モジュール７０、コーダー９０、ダイレクトメモリーアクセスブロック１００及び受信発信モジュール命令コントローラー１２０はシステムモジュール１５０を組成する。
該無線デジタル信号受信発信ユニット１０は無線デジタル信号の受信と発信を行う。
該双方向データインターフェース２０は該無線デジタル信号受信発信ユニット１０に接続し、該無線デジタル信号受信発信ユニット１０により信号を伝送する。
該クロック校正機能ブロック３０は該双方向データインターフェース２０に接続する。該クロック校正機能ブロック３０は受信データクロック修正器３１を設置し、本機と外来信号のデータとクロック特性を校正並びにシンクロする。
【００１６】
該相関器４０の接序コード比較器４２は該クロック校正機能ブロック３０に接続する。その機能を以下に説明する。
外部から受信した信号の接序コードの相似度が予め設定する所定値に達するかどうかを比較対照する。比較対照完成後は、接序コード中断信号(Access Code_Int)を発生し、該マイクロコントローラー５０と該クロック事件制御モジュール６０のシステム時間抽出レジスター６３に伝送する。ハードウエアにより、接序コード中断信号触発システムの時間の抽出と記録を執行し、システムタイミング調整の参考基準とし、信号タイミング同期の精確度を向上させ、タイミングの震えによる信号抽出エラーの発生を回避することができる。また、公知構造のマイクロコントローラー５０が、他のソフトウエア指令をなお執行していることにより、それが中断スケジュールに入る時間を不一致とし、接序コード中断信号のタイミング発生誤差或いは不一致性の遅延を招き、システム同期の精確性が不十分となることを同時に回避することができる。
【００１７】
こうして、マイクロコントローラー５０は精確データを備え、時間はタイムフレーム偏移誤差を調整し、これによりクロックフォロー端とクロック自主端は許容可能な誤差範囲内において通信或いはデータ伝達の機能を維持する。
該相関器４０の比較器４２は受信触発信号(Rx_Trig)を発生し、データシリアルパラレル転換モジュール７０のロジックコントローラー７５に通知し、制御信号を発生し、シフター７４からのデータの受信を開始する。周期性データ完成時に、メモリー仲裁多重器１３０の権位を取得し、マイクロコントローラー５０はランダムアクセスメモリー８０からのデータアクセスを一時停止する。しかも受信データをデータ指標器７３定位指標に基づきランダムメモリーに保存する。受信した外部データがある容量に達すると、データシリアルパラレル転換モジュール７０の事件監視器７１は実際の要求に基づき、適時ウェイクアップ中断信号(Wake_Int)を発信し、マイクロコントローラー５０に通知し待機状態を中止させ、ランダムアクセスメモリー８０に既に受信したデータを一次的に大量処理させ、マイクロコントローラー処理の能力と効率を拡大する。
データ受信完成後、データシリアルパラレル転換モジュール７０の事件監視器７２はパケット伝送完成中断信号(Wrap_Int)を発信し、マイクロコントローラー５０に通知し、データ受信を一段落させ、こうしてデータの読取り、処理、演算を執行し、或いはデータ信号を他の付属音声処理ユニットに伝送し、本考案全体の実用性と機能性を拡大する(図２参照)。
【００１８】
該マイクロコントローラー５０は、相関器４０、ダイレクトメモリーアクセスブロック１００、コーダー９０（該コーダー９０は前方誤り訂正(FEC：Forward Error Correction)、巡回冗長検査(CRC：Cyclic Redundant Check)、スクランブル(Scramble)の３種の機能を執行することができる。信号データ発送前と信号データ受信後に、マイクロコントローラー５０によりランダムアクセスメモリー８０からデータをコーダー９０に伝送し、前方誤り訂正、スクランブル或いは巡回冗長検査等のエラー探知、エンコードとデコードの機能をそれぞれ実施し、本考案のデータ安全性及びシステム安定性を向上させる。）及びデータシリアルパラレル転換モジュール７０と接続し、データのアクセスを制御する（内、該相関器４０はシフター(Shifter)４１と接序コード比較器(Thresholder)４２を含み、該接序コード比較器４２により、入力された信号データの接序コード相似度が所定値に達しているかどうかを判定し、次に接序コード中断信号を発信し、同時にマイクロコントローラー５０とクロック事件制御モジュール６０に伝達する。接序コード比較器４２はまた受信触発信号(Rx_Trig)を発生し、データシリアルパラレル転換モジュール７０に通知し、向こうからのデータの受信を開始することができる）。
【００１９】
該クロック事件制御モジュール６０は相関器４０及びデータシリアルパラレル転換モジュール７０と接続し、該相関器４０の接序コード比較器４２が伝送する接序コード中断信号(Access Code_Int)を受信し、該中断信号事件発生時のシステム時間を抽出及び記録する。同時に、時間比較によりクロックフォロー端ロック無線通信システムタイミングを再調整し、しかも付属相関ユニットに使用の参考を提供し、及び通信同期タイムフレーム受信発信タイムスロット(Time Slot)の起点とする。
該データシリアルパラレル転換モジュール７０は二個の事件監視器７１、７２及びデータ指標器７３を設置し、２種の制御マイクロコントローラー５０の中断信号をそれぞれ発生する。
ウェイクアップ中断信号 (Wake_Int)とパケット伝送完成中断信号(Wrap_Int)、及びデータアクセスアドレス信号はランダムアクセスメモリー８０にデータを保存するアドレス参考指標とし、こうしてデータは後続タイムスロット(Time Slot)の抽出、処理と演算を執行される。
【００２０】
発送状態時(図３参照)には、システムタイムスロット(Time Slot)はクロック事件制御モジュール６０により制御が計画され、発信同期パルス発生器６２を経由し一個のパルスをデータシリアルパラレル転換モジュール７０のロジックコントローラー７５へと発生し、指示ロジックコントローラー７５は制御信号をメモリー仲裁多重器１３０へと発生し、マイクロコントローラー５０スロット位置にランダムアクセスメモリー８０からのデータのアクセスを一時停止させ、しかもパラレルバスにより最高クロック周期性補填伝送データを取りデータシリアルパラレル転換モジュール７０のシフター７４へ送り、双方向データインターフェース２０と無線デジタル信号受信発信ユニット１０を経て、こうして信号を発想する。
【００２１】
内、該無線デジタル信号受信発信ユニット１０はさらに受信発信モジュール命令コントローラー１２０を接続する。
別に、該ランダムアクセスメモリー８０はさらにメモリー仲裁多重器１３０を接続し、該メモリー仲裁多重器１３０は先ずマイクロコントローラー５０とデータシリアルパラレル転換モジュール７０を接続し、これにより信号は一定のスケジュール順序で、ランダムアクセスメモリーを書込み或いは読取り、これによりデータアクセスを制御する。
この他、システムモジュール１５０のオシレートクロックはオシレーター１１０により統一提供され、システムモジュール１５０のオシレートクロックもまた無線デジタル信号受信発信ユニット１０へと出力し、同一オシレーター１１０の設計を共用することで、システムの消費電力を低下させ、クロック同期の精確度を強化し、全体の機能性を拡大することができる。
【図面の簡単な説明】
【００２２】
【図１】本考案実施例の接続ブロックチャートである。
【図２】本考案受信実施例のフローチャートである。
【図３】本考案発信実施例のフローチャートである。
【符号の説明】
【００２３】
１０  無線デジタル信号受信発信ユニット
２０  双方向データインターフェース
３０  クロック校正機能ブロック
３１  受信データクロック修正器
４０  相関器
４１  シフター
４２  接序コード比較器
５０  マイクロコントローラー
６０  クロック事件制御モジュール
６１  システムクロック
６２  発信同期パルス発生器
６３  システム時間抽出レジスター
６４  タイマー
７０  データシリアルパラレル転換モジュール
７１  事件監視器
７２  事件監視器
７３  データ指標器
７４  シフター
７５  ロジックコントローラー
８０  ランダムアクセスメモリー
９０  コーダー
１００  ダイレクトメモリーアクセスブロック
１１０  オシレーター
１２０  受信発信モジュール命令コントローラー
１３０  メモリー仲裁多重器
１５０  システムモジュール
【図１】
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【図２】
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【図３】
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