(57)【要約】  従来技術によれば、高周波クロック制御される集積回路、殊にマイクロプロセッサに対するクロック周波数上昇は目下約３ＧＨｚの物理的な壁にぶち当たっている。というのは、ダイナミックな電流変化を満足できる仕方で補償調整することができないからである。新規な電子的な給電装置により二桁のＧＨｚ領域に対して道が拓けるようにしたい。ダイナミックな電流変化の迅速な補償調整を可能にするために、ダイナミック電流変化補償回路（１０）が集積回路（１１）の隣接近傍に配置されるまたは集積回路自体に集積される。調整増幅器（８）はオプチカルカップラー（９）を介してパルス幅変調器（２）に対して影響を与える。更に、プッシュプル電圧変換部（３，４）は同期整流部（５）によって調整される。特有の使用領域は、その開発が発生したパワー問題によって立ち後れた、将来の高出力プロセッサの給電である。
2008519578.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミックな作動電流変化が発生場所で直接補償される、高周波作動またはクロック制御される集積回路（１１）に対するエレクトロニクス給電装置であって、ダイナミック電流変化補償回路（１０）は電流変化の発生箇所の直接近傍に配置されるまたは集積回路自体に集積される（１２．１）
エレクトロニクス給電装置。
【請求項２】
低電圧給電部（１４．２）の配置は集積回路のチップ支持体（１２．２）上にて行われる
請求項１記載のエレクトロニクス給電装置。
【請求項３】
集積回路（１２．２）および低電圧給電部（１４．２）が共通の冷却ブロック（１３）によって冷却される
請求項１または２記載のエレクトロニクス給電装置。
【請求項４】
低電圧給電部（１４．１）の調整（２，８）は１次側で−直流分離（４，９）を行ってまたは行わずに−集積回路（１１）の給電電圧（４，５）への変換の前に行われる
請求項１から３までのいずれか１項記載のエレクトロニクス給電装置。
【請求項５】
プッシュプル変換型変圧器（４）の漂遊インダクタンスが低電圧給電部（１４．１）に対する蓄積インダクタンスとして利用される
請求項１から４までのいずれか１項記載のエレクトロニクス給電装置。
【請求項６】
１次側のパルス幅変調周波数（２）はプッシュプル変換器（３）周波数の数倍である
請求項１から５までのいずれか１項記載のエレクトロニクス給電装置。
【請求項７】
それぞれダブル巻きから成っているプッシュプル２次巻線が変圧器外側脚（４Ａ）に取り付けられかつ同期整流部（５）において並列接続される
請求項１から６までのいずれか１項記載のエレクトロニクス給電装置。
【請求項８】
出力的なオーバサイズにより給電部は付加的に周辺回路に対するポイント・オブ・ロード・コンバータとして用いることができる
請求項１から７までのいずれか１項記載のエレクトロニクス給電装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高い作動周波数を有する電子回路に対するエレクトロニクス給電装置に関する。ここ二三十年の間、コンピュータの処理能力は「モールの法則」によれば平均して一年半毎に倍増されてきた。この能力の上昇はますます小さくなっている半導体ストラクチャ、結果的に増大していく集積密度およびこれにより可能になった、クロック周波数の絶え間ない上昇によって実現された。これらシステムの給電のために結果的に、作動電流を相応に高くした場合作動電圧は段階的に低下していくことになった。これにより必要になる、調整精度を上げるという課題の他に、クロック周波数と共に付加的に、給電に対するダイナミックな要求が著しく高まった。
【０００２】
約２ないし３ＧＨｚのクロック周波数によって作動される今日の高出力プロセッサでは、プロセッサの申し分な機能が妨害されないようにするために、作動電圧は約３５０Ａ／μｓのダイナミックな負荷電流変化がある場合、±５％以上オーバシュートすることは許されない（約±０．０５ないし０．０７５Ｖ）。
【０００３】
電流供給線路が例えば僅か１．５ｍｍ長しかなく、幅は１ｃｍで導体間隔が１．５ｍｍの場合（２層の回路板）、約３ｎＨの線路インダクタンスが生じる。従って約３５０Ａ／μｓのダイナミックな電流変化があると、電流供給線路にそれだけで、約±１Ｖの電圧ピーク、すなわちＵＢ＝１．５Ｖの場合には作動電圧の約±７０％が誘起される。
【０００４】
今日通例の技術においてこのダイナミックな要求を、高い作動周波数のポイント・オブ・ロードＤＣ／ＤＣコンバータ−今日の形態においては同期整流部およびデジタル位相制御部および調整部を有している多相のステップダウン型変圧器として実現されている−並びにチップ面上に分配されている比較的多くの数のサポートコンデンサによって充足しようとしており、その際多数の、プロセッサチップ全体に分配されている給電コンタクトがリードインダクタンスを低減している。
【０００５】
高容量のサポートコンデンサに代わって比較的僅かなＥＳＲおよび比較的小さなインダクタンスを有する比較的僅かな数の小さなコンデンサを使用することができるようにするために、例えばＥｒｉｃｓｓｏｎ社のまたはＵＳ特許６４７２８５５Ｂ２に記載のＤＲＣ回路 (Dynamic Load Transient Response Circuit) も使用される。
【０００６】
これらの技術の使用にも拘わらず、クロックレートを一層高めようとする努力は物理的な限界（専門雑誌では「パワー問題」と称される）に突き当たっている。２００３年１２月の段階では２００５年度にはＣＰＵクロック周波数は１５ＧＨｚになるだろうと予測されていたが今日の技術ではそれはまだ実現されていない。Ｘアーキテクチャのような、チップレベル上での付加的なデザインの工夫、外部のサポートコンデンサに接続されている複数の給電領域への分配、およびその他の措置によっても、約４ＧＨｚのクロック周波数が、これ以上ストラクチャを小型化しても超えられない最高のリミット周波数として実現されたにとどまる。
【０００７】
ストラクチャ幅を９０ｎｍにするだけで実現可能である、７０ＧＨｚより上のトランジスタセルのリミット周波数も、蒸発式冷却において（例えばヒートパイプ）１ｋＷ／ｃｍ２の可能な熱放出も（チップと蒸発温度との間のＡＴ≒５℃の場合）、十分に満足できるまでにはまだ至っていないのが現状である。
【０００８】
今日可能なクロックレートを上回る際にコントロール不能なシステム崩壊の原因となるのはクロック周波数および作動電流に比例している作動電圧スパイク（過渡）である。これらはチップ上にボンディング接続されている比較的多数のサポートコンデンサにも拘わらず、所定のクロック周波数から、まだ安全である±１０％の作動電圧領域を著しく上回るもしくは下回っている。ソフトウェアおよびデータ流に依存していて、ビットパリティ変動（パリティノイズ）が原因で生じる、サポートコンデンサのインダクタンスおよびＥＳＲにこのような電圧スパイクを生成するクロック周波数を有する作動電流のダイナミックな変化がある。
【０００９】
４０Ａの電流消費、２ＧＨｚのクロック周波数、２０サポートコンデンササイズ１２１０（３．２×２．４×２．５ｍｍ）において典型的なプロセッサの作動データ、１．５Ｖの作動電圧ＵＢを用いた計算例：
４０Ａ／２０→２Ａ／コンデンサ→０．２５ｎｓパルス幅を有する１％の電流ノイズにおいてサポートコンデンサに±０．０２Ａ／０．２５ｎｓ≒±８・１０７Ａ／ｓのダイナミックな電流変化が生じる。
【００１０】
チップからの平均コンデンサ間隔が２．５ｍｍ／２＋０．２５ｍｍの場合、チップによって形成されるインダクタンスは式Ｌｃ＝μ０・Ａ／１を介して次のように見積もられる：
Ｌｃ＝μ０・１．５ｍｍ・２．５ｍｍ／２．５ｍｍ≒１．９ｎＨ。
【００１１】
従ってこのインダクタンスにおいて電流ノイズにより誘起される電圧は
±８・１０７Ａ／ｓ・１．９ｎＨ≒±０．１５Ｖ
になる。
【００１２】
この値は障害のない作動にちょうどまだ許容される、±１０％のＵＢの作動電圧スパイクに相応している。
【００１３】
問題を難しくするのは、集積密度がますます高まってきて（Ｃ−Ｍｏｓゲート長に相応しているストラクチャ幅は１３０ｎｍ→９０ｎｍ→６５ｎｍ→４５ｎｍとなってきた）、作動電流が増加してくると、作動電圧を２Ｖから０．９Ｖに低減しなければならないことであり、その際サポートコンデンサの数は殆ど増やせず、そのサイズおよびチップ間隔を低減することはできない。このことは、一般に「物理的な限界」と見なされる、これ以上のクロック周波数上昇に対する阻害要因として説明される。
【００１４】
本発明の課題はこれらの欠点が発生箇所において直接取り除かれるようにすることである。この課題は、冒頭に述べた形式のエレクトロニクス電源装置において本発明により、ダイナミックな電流変化補償回路を例えば加算ユニット、キャッシュメモリ、データバスドライバ等のような電流変化の発生箇所の直接近傍に配置するまたは集積回路自体に集積することによって解決される。
【００１５】
ダイナミックな作動電圧一定保持部を（電流変化補償回路を用いて）回路板のミリメートル領域から半導体チップレベルのマイクロメートル領域に移すことにより、負荷（電流消費回路）への電流供給インダクタンスが同じスケーリングファクターだけ低減される。過渡的な作動電圧に対する許容幅を同じとした場合、本発明によればクロック周波数を理論的にはスケーリングファクターの逆数だけ高めることができる。
【００１６】
この場合簡単な電流変化補償回路は例えば、作動電圧に関して容量的に逆結合されていて、半導体チップ内または半導体チップ上の適当な箇所に分路調整器としてＣＰＵ作動電圧に対して並列に接続されている数個のトランジスタ（ミラー・インテグレータ）によって実現される。用途に応じて、約１ないし１０％の分路電流（局所的な作動電流成分）により発生するダイナミックなすべての電流変化はほぼ完全に補償調整されかつ外部の給電部に対する給電線路においてＩＣによって生成されるものの約１％に低減される。
【００１７】
本発明は、給電線路およびサポートコンデンサにおける電流ノイズ源が確実な作動を妨げる電圧スパイクをもはや誘起する可能性がないという利点を有している。これによりクロック周波数が約係数１０だけ上昇されるという他に、サポートコンデンサおよびチップに対する給電電圧リードコンタクトの数も約９０％だけ低減され、これにより製造コストを著しく抑えることができしかも信頼性は著しく高められる。チップアーキテクチャは本発明が使用されるとそれだけで著しく簡単化され、これにより設計の手間および設計時間が著しく低減される。
【００１８】
クロック周波数の最大３％を有する約２０％ないし１１０％のプログラムに依存した作動電圧変化はＵＢ±１０％が維持されているとして更にプロセッサの主給電部によって補償調整されなければならない。この種の要求を約２５０ＧＨｚのクロック周波数においてもなお充足できるようにするために、主給電部をマイクロプロセッサからできるだけ近いところに（つまり直接その上に）配置しかつこれを今日普通の技術より一層最適化することが必要になってくる。以下に、種々様々なサブ機能においてこの形式で最適化されている給電部、つまり信頼性を著しく上げかつ同時に製造コストを下げておいて効率を高めるためのこのような改良のシナジー効果を可能にする給電部の形態について説明する。
【００１９】
本発明の実施形態の１つによれば、低電圧給電部は集積回路のチップ支持体上に配置されている。これにより、集積回路に対する可能な限り短い給電線路が集積回路の給電電圧の短縮された補償調整時間を可能にすることになる。更にこれにより、集積回路の支持基板に給電のためにこれまで必要であったスペースが不要になることになる。
【００２０】
別の実施形態は、集積回路および低電圧給電部が共通の冷却ブロックによって冷却されることにある。これにより、給電部に対する別個の冷却の手間が省かれかつ負荷および給電に対する共通の過温度保護が可能になることになる。更に冷却ブロックは低電圧給電部の機械的な部分として実現されている場合消費装置に対する電流リードとしても用いることができる。
【００２１】
別の実施形態によれば、低電圧給電部の調整は１次側で−直流分離を行ってまたは行わずに−集積回路の給電電圧への変換の前に行われる。これにより、調整を変圧比だけ低減された１次電流で行うことができるようになる。これにより製造コストが低減されかつ給電の効率が高められる。
【００２２】
更にこれまで必要だったＤＣ中間回路変換器モジュールを省略することができることになる。というのは、直流分離部を備えた低電圧給電部は給電バス（例えば４８Ｖ）において直接作動することができるからである。
【００２３】
更に、集積回路を脅かす可能性がある、同期整流器段またはその調整部の故障による給電電圧上昇は本発明によりもはや発生しなくなることになる。
【００２４】
別の実施形態によれば、プッシュプル変換型変圧器の漂遊インダクタンスが低電圧給電部に対する蓄積インダクタンスとして利用される。これによりこれまでの技術によれば付加的に必要だった蓄積インダクタンスの省略が実現される。
【００２５】
別の実施形態によれば、１次側のパルス幅変調周波数はプッシュプル変換器周波数の数倍である。これにより、同期整流器に対するスイッチング周波数は従来技術の場合よりも２０〜５０倍低くかつこれにより相応に低いスイッチング損失しか生じないことになる。
【００２６】
別の実施形態によれば、それぞれ１つのダブル巻きから成っているプッシュプル２次巻線は変圧器外側脚部に券回されておりかつ同期整流の際に並列接続される。これにより本発明によれば、同じ電流負荷において同期整流のために必要であるトランジスタの数がこれまでの技術に比べて半減される。
【００２７】
別の実施形態によれば、出力的なオーバサイズにより給電部は付加的に周辺回路に対するポイント・オブ・ロード・コンバータとして用いることができる。これにより、周辺回路の給電に対する所要スペースがいらなくなる。
【００２８】
図面には本発明の基本的な実施例を示しており、その際：図１は発生箇所で直接ダイナミックな電流変化が補償されるエレクトロニクス給電装置のブロック回路図を示し、図２はエレクトロニクス給電装置および給電すべき集積回路とこれらの共通の冷却部との基本的な機械的な構造を示している。
【００２９】
エレクトロニクス給電装置は電源もしくは給電用バスコネクション１．１もしくは１．２を必要とする。パルス幅変調部２がプッシュプル電圧変換器３に供給される電流を決定する。プッシュプル電圧変換器３はパルス幅変調部出力電圧の積分された平均値から方形電圧を形成する。プッシュプル変換型変圧器４によってプッシュプル変換器出力電圧は所望の主給電電圧並びに必要とされる補助電圧に変換される。同期整流器５において変換されたプッシュプル電圧は主給電のために整流されかつ並列接続される。補助電圧生成部７はプッシュプル変換型変圧器４の別の２次巻線から給電される。同時にこの２次巻線は同期整流器の制御（同期整流器制御部６）のために用いられる。補助電圧生成部７によって給電される調整増幅器８は主給電部の電圧を組み込まれている参照と比較しかつ調整偏差をオプチカルカップラー９を介してパルス幅変調部２の制御のために伝送する。補助電圧生成部７は主給電部の他に、ダイナミック電流変化補償回路１０の調整電子回路にも給電する。これにより負荷１１での電圧の変化はほぼ完全に補償調整される。
【００３０】
温度保護機能はダイナミック電流変化補償回路１０または集積回路１１から出る制御信号を介して実現されるようにすることができる。許容チップ温度以下に選択することができる大きさ（例えば最大許容チップ温度に対して−３０Ｋ）に達するとこの場合、調整増幅器８が制御されて、主給電および補助電圧がコントロールされながら下げられるようにする。冗長的な設計においては調整増幅器８が、予め定めた温度を上回ると自動的に主給電および補助電圧を下げることができるようにしてもよい。
【００３１】
機械的な構造において、上方にスルーコンタクトされているはずであるチップ支持体１２．２に、導電性であってかつ熱伝導性の材料（例えば銅）から成る冷却ブロック１３が被着される。この冷却ブロックはセグメント化されていて、正および負の電流供給が可能になるようになっており、補助電圧に対する接続端子は冷却ブロックを通ってガイドされる。主給電用変圧器２次巻線は変圧器外側脚部を取り囲む、導電性の成型品によって形成されかつ冷却ブロックのプラスおよびマイナスを導くセグメントに接続されかつ同期整流器のＭＯＳＦＥＴの支持体として並びにその熱放出のために用いられる。コンデンサＣがプラスおよびマイナスを導くセグメントを橋絡しかつ給電部１４．１に対する積分コンデンサとしておよび負荷１１並びにダイナミック電流変化補償回路１０に対するサポートコンデンサとして作用する。
【００３２】
負荷１１およびダイナミック電流変化補償回路１０の上方に、冷却水に対する蒸発室が冷却ブロック内に形成されている。冷却水は同軸線路１５の内側の導管１５．１を介して供給される。蒸気形式の凝集状態において存在する冷却水は外側の導管１５．２を介して放出される。
【図面の簡単な説明】
【００３３】
【図１】発生箇所で直接ダイナミックな電流変化が補償されるエレクトロニクス給電部のブロック回路図
【図２】エレクトロニクス給電部および給電すべき集積回路とこれらの共通の冷却部との基本的な機械的な構造を示す略図
【図１】
2008519578.tif 000003
【図２】
2008519578.tif 000004
【国際調査報告】
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