【事件の表示】
　特許第２９２０９１９号「インターフェイス装置」の請求項１、２に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２９２０９１９号の請求項１、２に係る特許を取り消す。
【理　由】
１．手続の経緯
　本件特許第２９２０９１９号の請求項１及び２に係る発明は、昭和６３年９月２７日に特許出願され、平成１１年４月３０日にその特許権の設定登録がなされ、その後、全請求項について、平成１２年１月１９日に飯島洋より特許異議の申立てがなされ、これにより、当審において平成１２年４月２７日付けで前記請求項１及び２に係る発明について取消理由が通知され、その指定期間内である平成１２年７月１７日に訂正請求がなされたものである。
２．訂正の適否についての判断
(1)訂正の内容
ア．訂正事項ａ
　平成１０年１０月１９日付の手続補正書により補正された特許請求の範囲の第１項に係る記載「（１）信号を入力し、前記信号に対応したデータを出力するデータ入力回路と、前記データ入力回路から出力された前記データを記憶する記憶手段と、前記記憶手段から前記データを読み出し、前記データに対応した信号を出力するデータ出力回路とを備えたインターフェイス装置において、前記記憶手段はそれぞれｎビット（ｎは自然数）のデータバスが接続されたｍ個（ｍは自然数）のメモリデバイスで構成されており、前記データ入力回路から送出されたｎビットデータを前記ｍ個のメモリデバイスに順次データ書き込みを行う一方、前記メモリデバイスから、前記ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出して前記データ出力回路に送出するよう構成したことを特徴とするインターフェイス装置。」を、「（１）信号を入力し、前記信号に対応したデータを出力するデータ入力回路と、前記データ入力回路から出力された前記データを記憶する記憶手段と、前記記憶手段から前記データを読み出し、前記データに対応した信号を出力するデータ出力回路とを備えたインターフェイス装置において、前記記憶手段はそれぞれｎビット（ｎは自然数）のデータバスが接続されたｍ個（ｍは自然数）のメモリデバイスで構成されており、前記データ入力回路から送出されたｎビットデータを第１のクロックに基づいて前記ｍ個のメモリデバイスに順次データ書き込みを行う一方、前記第１のクロックとは非同期の第２のクロックに基づき、前記メモリデバイスから、前記ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出して前記データ出力回路に送出するよう構成したことを特徴とするインターフェイス装置。」と訂正する。
イ．訂正事項ｂ
　平成１０年１０月１９日付の手続補正書により補正された明細書第４頁１７行目〜第５頁２行目に係る記載、「上記問題点を解決するために、本発明のインターフェイス装置は、信号を入力し、前記信号に対応したデータを出力するデータ入力回路と、前記データ入力回路から出力された前記データを記憶する記憶手段と、前記記憶手段から前記データを読み出し、前記データに対応した信号を出力するデータ出力回路とを備えたインターフェイス装置において、前記記憶手段はそれぞれｎビット（ｎは自然数）のデータバスが接続されたｍ個（ｍは自然数）のメモリデバイスで構成されており、前記データ入力回路から送出されたｎビットデータを前記ｍ個のメモリデバイスに順次データ書き込みを行う一方、前記メモリデバイスから、前記ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出して前記データ出力回路に送出するよう構成したことを特徴とする。」を、「上記問題点を解決するために、本発明のインターフェイス装置は、信号を入力し、前記信号に対応したデータを出力するデータ入力回路と、前記データ入力回路から出力された前記データを記憶する記憶手段と、前記記憶手段から前記データを読み出し、前記データに対応した信号を出力するデータ出力回路とを備えたインターフェイス装置において、前記記憶手段はそれぞれｎビット（ｎは自然数）のデータバスが接続されたｍ個（ｍは自然数）のメモリデバイスで構成されており、前記データ入力回路から送出されたｎビットデータを第１のクロックに基づいて前記ｍ個のメモリデバイスに順次データ書き込みを行う一方、前記第１のクロックとは非同期の第２のクロックに基づき、前記メモリデバイスから、前記ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出して前記データ出力回路に送出するよう構成したことを特徴とする。」と訂正する。
(2)訂正の目的の適否、新規事項の有無及び拡張・変更の存否
　上記訂正事項ａは、発明を特定する事項である「前記データ入力回路から送出されたｎビットデータを前記ｍ個のメモリデバイスに順次データ書き込みを行う」に「第１のクロックに基づいて」との限定事項を加え「前記データ入力回路から送出されたｎビットデータを第１のクロックに基づいて前記ｍ個のメモリデバイスに順次データ書き込みを行う」と訂正するものであり、また、同様に「前記メモリデバイスから、前記ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出して前記データ出力回路に送出する」に「前記第１のクロックとは非同期の第２のクロックに基づき」との限定事項を加え「前記第１のクロックとは非同期の第２のクロックに基づき、前記メモリデバイスから、前記ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出して前記データ出力回路に送出する」と訂正するものである。そして、これらについて、願書に添付された明細書第７頁第１７行目〜１８行目には「データの読み出しを書き込みとは非同期なクロックで行うインターフェイス装置の構成は第２図の様である。」と記載され、また、明細書第１０頁第１７行目〜１８行目には「データの読み出しはドットクロックＣＫとは非同期のクロック源ＯＳＣ２３を基準に行われ」と記載されているから、上記訂正は特許請求の範囲の減縮を目的とした明細書の訂正に該当する。また、上記訂正事項ｂは、上記訂正事項ａと整合を図るものであるから、明りょうでない記載の釈明を目的とした明細書の訂正に該当し、いずれも、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張又は変更するものではない。
(3)むすび
　したがって、上記訂正は、特許法第１２０条の４第２項及び同条第３項で準用する第１２６条第２項及び第３項の規定に適合するので、当該訂正を認める。
３．特許異議の申立てについての判断
(1)本件発明
　上記２．で示したように上記訂正が認められるから、本件の請求項１及び２に係る発明（以下、「本件発明１」及び「本件発明２」という。）は、上記訂正に係る訂正明細書の特許請求の範囲の請求項１及び２に記載された事項により特定される次のとおりのものである。
「【請求項１】信号を入力し、前記信号に対応したデータを出力するデータ入力回路と、前記データ入力回路から出力された前記データを記憶する記憶手段と、前記記憶手段から前記データを読み出し、前記データに対応した信号を出力するデータ出力回路とを備えたインターフェイス装置において、前記記憶手段はそれぞれｎビット（ｎは自然数）のデータバスが接続されたｍ個（ｍは自然数）のメモリデバイスで構成されており、前記データ入力回路から送出されたｎビットデータを第１のクロックに基づいて前記ｍ個のメモリデバイスに順次データ書き込みを行う一方、前記第１のクロックとは非同期の第２のクロックに基づき、前記メモリデバイスから、前記ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出して前記データ出力回路に送出するよう構成したことを特徴とするインターフェイス装置。
【請求項２】請求項１記載のインターフェイス装置において、データ入力回路が直列／並列変換回路からなることを特徴とするインターフェイス装置。」
(2)引用刊行物に記載された発明
　当審で通知した取消の理由で引用した刊行物である特開昭６２−２５１７９５号公報には、以下の事項が記載されている。
(a)「Ｙ軸電極群とＸ軸電極群をマトリックス状に配列した構造を２組以上有する多重マトリックスパネルのインターフェース回路において第１のマトリックス構造に表示するデータを記憶する第１の記憶回路群、第２のマトリックス構造に表示するデータを記憶する第２の記憶回路群、水平同期信号をカウントする計数回路、第１及び第２の記憶回路群のデータを判別する判別回路、第１と第２の記憶回路群のデータバスをスイッチングするスイッチング回路、前記、第１及び第２の記憶回路を制御する制御回路により構成され、上記判別回路によって第１及び第２の記憶回路群に選択的に書き込みを行い、同時に読み出しを行うことを特徴とするインターフェース回路。」（特許請求の範囲の欄）
(b)「本発明は、液晶表示装置のインターフェース回路に関し、特に、ＣＲＴディスプレイ装置のインターフェース信号を利用して、液晶表示装置に代替できるようにしたカラー液晶表示装置のインターフェースに関するものである。」（第１頁右欄第３行〜７行）
(c)「第１図は、本発明のカラー液晶表示装置のインターフェース回路の一実施例である。第１図において、Hsync、Vsyncは、水平、垂直同期信号、ＣＫは、クロック信号、ＤＲ、ＤＧ、ＤＢは、赤、緑、青色のビデオ信号である。…（中略）…Ｓ／Ｐ変換回路４、５、６は各々、赤、緑、青色のビデオデータをパラレル信号に変換する回路。記憶回路７、８、９は、上記Ｓ／Ｐ変換回路４、５、６のビデオデータを記憶する回路。Ｐ／Ｓ変換回路10、11、12、は、記憶回路７、８、９の読み出されたパラレルデータをシリアルデータに変換する回路。…（中略）…Ｓ／Ｐ変換回路22は、シリアルデータをパラレルデータに変換し、液晶表示駆動回路にパラレルデータを転送する回路。スイッチング回路13、14、15、は、上記Ｓ／Ｐ変換回路４、５、６のパラレルデータのバスラインを開閉して、データを転送する回路。記憶回路16、17、18は、上記、記憶回路７、８、９が、多重マトリックスの上半分の記憶回路とすれば、他の、下半分の記憶回路である。Ｐ／Ｓ変換回路19、20、21は、上記と同様に、記憶回路から読み出されたパラレルデータをシリアルに変換する回路。…（中略）…Ｓ／Ｐ変換回路は、シリアルデータをパラレルデータに変換し、下半分の液晶パネルの駆動回路にパラレルな表示データを転送する回路。…（中略）…Readアドレスカウンタ27は、読出しアドレスをカウントする回路。Writeアドレスカウンタ25は、書込みアドレスをカウントする回路。選択回路26は、Write又は、Readアドレスのどちらかを選択する回路。制御回路24は、記憶回路７、８、９、16、17、18の書込み、読出しの制御をする回路。液晶パネルタイミング信号発生回路31は、液晶駆動回路に、データを送り、液晶を駆動するために必要なタイミング信号を発生する回路。」（第２頁右上欄第２行〜同頁右下欄第１０行）
(d)「次に、本発明の動作について説明する。Ｙ軸表示制御回路１、Ｘ軸表示制御回路、およびクロック信号ＣＫを入力とするＡＮＤ回路３３の出力は、有効表示エリア内のビデオデータ転送用クロック信号である。それ故に、ラッチパルス発生回路３は、このビデオ転送用クロックをカウントする。更に、ビデオ信号、ＤＲ、ＤＧ、ＤＢは各々のＳ／Ｐ変換回路４、５、６のシフトレジスタに入力され、シフトクロックとして、前記、ビデオ転送用クロックが入力される。前記、ビデオ転送用クロックが８発入力されると、ラッチパルス発生回路３から、ラッチパルスが発生し、記憶回路７、８、９或は、記憶回路16、17、18に記憶される。このラッチパルスは、Writeアドレスカウンタに入力されアドレスをインクリメントすると同時に、選択回路26に加えられ、Writeアドレスを選択するようにチャンネルを切替え、前記、制御回路24より、Write信号Ｗ1又はＷ2を出力することによって、前記、上半分の記憶回路７、８、９或は16、17、18に記憶されることが理解される。次に、読出し動作について説明する。クロック信号ＣＫは、分周回路30によって分周され、リングカウンタ29に入力される。リングカウンタ29の出力は、３進リングカウンタを構成しているため、時系列的に、赤色データ、緑色データ、青色データのＤＲ、ＤＧ、ＤＢを順次選択ゲートより取り出す選択パルスである。リングカウンタ29によって、１／３分周された出力は、１／９化カウンタ28によって、１／９分周される。１／９化カウンタ28は、前記、リングカウンタ29の出力を９発カウントする毎にキャリー信号を出力する。このキャリー信号は、Readアドレスカウンタ27のアドレスを、インクリメントすると同様に、制御回路26に入力され、読出し信号Ｒを出力する。それ故に、読出し信号Ｒによって、記憶回路７、８、９、記憶回路16、17、18のデータは、各々のＰ／Ｓ変換回路10、11、12、Ｐ／Ｓ変換回路19、20、21に転送される。Ｐ／Ｓ変換回路10、11、12、19、20、21は、ラッチ回路と８ビットシフトレジスタによって構成されているので、前記リングカウンタ29の３進リングカウンタ出力のシフトクロックによって、１ビット毎に、選択ゲート回路34、35、36及び37と38、39、40及び41から取り出される。故にＯＲ回路37、41の出力は、赤、緑、青の混色データとしてシリアルに出力されることが理解される。このシリアル出力データは、液晶表示駆動回路への転送スピードを、緩和するため、各々、Ｓ／Ｐ変換回路22及び23に入力され、パラレル信号に変換して、上半分用表示データＵＤ0〜ＵＤ3及び下半分用データＬＤ0〜ＬＤ3として出力される。」（第２頁右下欄第１２行〜第３頁左下欄第５行）
(e)「第２図は、本発明の制御回路24の一実施例を示す回路図である。…（中略）…それ故に、水平同期信号Hsyncが２００発以下の場合、フリップフロップ回路57の出力Ｑ2は、”１”であるため、ＮＡＮＤ回路58は、書込み信号Ｗ1を、前記、記憶回路７、８、９に出力し、上半分のビデオデータを記憶する。そして、水平同期信号Hsyncが、２０１発以上の場合、フリップフロップ回路57の出力Ｑ3が、”１”となり、ＮＡＮＤ回路59は、書込み信号Ｗ2を、記憶回路16、17、18に出力するため下半分のビデオデータが記憶される。バリアブルカウンタ54の出力Ｋ1は、２００カウント毎に、Writeアドレスカウンタ25をリセットする。それ故に、記憶回路７、８、９、16、17、18を読み出すとき、同一アドレスのビデオデータを読み出すことができる。…（中略）…第３図に、前記、制御回路のタイミング図を示す。」（第３頁左下欄第１０行〜第４頁左上欄第６行）
　そして、上記(a)〜(e)の記載事項から、上記刊行物には次の発明（以下、「引用発明」という。）が記載されているものと認められる。
　入力されたＣＲＴディスプレイのインターフェース信号（ＤＲ、ＤＧ、ＤＢ）をパラレルデータに変換するためのＳ／Ｐ変換回路（４、５、６）と、該変換されたパラレルデータを、クロック信号ＣＫに基づいて作成されるラッチパルスによりインクリメントされるWriteアドレスカウンタ（25）から出力されるアドレス及び制御回路(24)から出力されるWrite信号Ｗ1又はＷ2に基づいて順次記憶する第１の記憶回路群（７、８、９）及び第２の記憶回路群（16、17、18）、クロック信号ＣＫに基づいて作成される信号によりインクリメントされるReadアドレスカウンタ（27）から出力されるアドレス及び制御回路（24）から出力される読出し信号Ｒに基づいて上記第１及び第２の記憶回路群（７、８、９、16、17、18）から同時に読み出されたデータをラッチしてシリアルデータとして出力するＰ／Ｓ変換回路（10、11、12、19、20、21）、該Ｐ／Ｓ変換回路（10、11、12、19、20、21）からのシリアルデータに基づいて上半分用表示データ及び下半分用表示データをパラレルデータとして出力するＳ／Ｐ変換回路（22、23）、からなるインターフェース回路
(3)対比及び判断
(3-1)本件発明１について
　本件発明１と引用発明を比較すると、引用発明はＣＲＴディスプレイのデータ信号を液晶表示装置用のデータ信号に変換するためのインターフェース回路であり、本件発明１のインターフェイス装置においては、対象とする機器やデータについてはなんら規定されていないから、両者はインターフェイス装置である点で一致するものと認められる。また、引用発明の「入力されたＣＲＴディスプレイのインターフェース信号（ＤＲ、ＤＧ、ＤＢ）をパラレルデータに変換するためのＳ／Ｐ変換回路（４、５、６）」、「該変換されたパラレルデータを、クロック信号ＣＫに基づいて作成されるラッチパルスによりインクリメントされるWriteアドレスカウンタ（25）から出力されるアドレス及び制御回路(24)から出力されるWrite信号Ｗ1又はＷ2に基づいて順次記憶する第１の記憶回路群（７、８、９）及び第２の記憶回路群（16、17、18）」及び「クロック信号ＣＫに基づいて作成される信号によりインクリメントされるReadアドレスカウンタ（27）から出力されるアドレス及び制御回路（24）から出力される読出し信号Ｒに基づいて上記第１及び第２の記憶手段から同時に読み出されたデータをラッチしてシリアルデータとして出力するＰ／Ｓ変換回路（10、11、12、19、20、21）、該Ｐ／Ｓ変換回路（10、11、12、19、20、21）からのシリアルデータに基づいて上半分用表示データ及び下半分用表示データをパラレルデータとして出力するＳ／Ｐ変換回路（22、23）」は、本件発明１における「信号を入力し、前記信号に対応したデータを出力するデータ入力回路」、「前記データ入力回路から出力された前記データを記憶する記憶手段」及び「前記記憶手段から前記データを読み出し、前記データに対応した信号を出力するデータ出力回路」に相当することは明らかである。また、引用発明において、上記第１の記憶回路群（７、８、９）及び第２の記憶回路群（16、17、18）は８ビットのデータバスが接続され、書き込みは制御回路（24）のWrite信号Ｗ1及びＷ2に基づいて順次データが記憶され、また、制御回路（24）のRead信号Ｒに基づいて、上記第１の記憶回路群（７、８、９）及び第２の記憶回路群（16、17、18）から同一アドレスのデータを同時に読み出す（すなわち１６ビット分のデータが読み出される）ことから、本件発明１の「前記記憶手段はそれぞれｎビット（ｎは自然数）のデータバスが接続されたｍ個（ｍは自然数）のメモリデバイスで構成されており」との構成において、ｎ＝８、ｍ＝２の場合に相当することは当業者ならば明らかである。
　したがって、本件発明１と引用発明とは
　信号を入力し、前記信号に対応したデータを出力するデータ入力回路と、前記データ入力回路から出力された前記データを記憶する記憶手段と、前記記憶手段から前記データを読み出し、前記データに対応した信号を出力するデータ出力回路とを備えたインターフェイス装置において、前記記憶手段はそれぞれｎビット（ｎは自然数）のデータバスが接続されたｍ個（ｍは自然数）のメモリデバイスで構成されたインターフェイス装置
である点で一致し、
　本件発明１が「前記データ入力回路から送出されたｎビットデータを第１のクロックに基づいて前記ｍ個のメモリデバイスに順次データ書き込みを行う一方、前記第１のクロックとは非同期の第２のクロックに基づき、前記メモリデバイスから、前記ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出して前記データ出力回路に送出するよう構成した」のに対し、引用発明では「該変換されたパラレルデータを、クロック信号ＣＫに基づいて作成されるラッチパルスによりインクリメントされるWriteアドレスカウンタ（25）から出力されるアドレス及び制御回路(24)から出力されるWrite信号Ｗ1又はＷ2に基づいて順次記憶する第１の記憶回路群（７、８、９）及び第２の記憶回路群（16、17、18）、クロック信号ＣＫに基づいて作成される信号によりインクリメントされるReadアドレスカウンタ（27）から出力されるアドレス及び制御回路（24）から出力される読出し信号Ｒに基づいて上記第１及び第２の記憶回路群（７、８、９、16、17、18）から同時に読み出されたデータをラッチしてシリアルデータとして出力するＰ／Ｓ変換回路（10、11、12、19、20、21）」である点で相違するものと認められる。
〈相違点についての判断〉
　上記相違点について検討すると、引用発明においても第１の記憶回路群（７、８、９）及び第２の記憶回路群（16、17、18）は８ビットのデータバスが接続され、書き込みは制御回路（24）のWrite信号Ｗ1及びＷ2に基づいて順次データが記憶され、また、制御回路（24）のRead信号Ｒに基づいて、上記第１の記憶回路群（７、８、９）及び第２の記憶回路群（16、17、18）から同一アドレスのデータを同時に読み出す（すなわち１６ビット分のデータが読み出される）ことから、本件発明１のデータ入力回路から送出されたｎビットデータを前記ｍ個のメモリデバイスに順次データ書き込みを行う一方、前記メモリデバイスから、前記ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出して前記データ出力回路に送出する点（ｎ＝８、ｍ＝２の場合）においては一致している。よって、実質的な相違は本件発明１が第１のクロックに基づいてデータの書き込みを行い、第１のクロックとは非同期の第２のクロックに基づいてデータの読み出しを行うのに対して、引用発明では１種類のクロック信号ＣＫに基づいて作成された信号によりデータの書き込み及び読み出しを行う点にあると認められる。
　しかしながら、一般に機器間でデータを転送するためのインターフェイス装置においては、送り側機器及び受け側機器の動作クロックや転送速度等が相違することが通常であり、そのための速度調整に使用される所謂バッファメモリに対するデータの書き込み及び読み出しを非同期の別クロックで行うこと自体は、当業者にとって単なる周知技術（例えば、特開昭６２−１２２３８７号公報及び特開昭６１−１２０２４３号公報等参照されたい）に過ぎないから、引用発明において該周知技術を適用し、データの書き込み及び読み出しを非同期の別クロックに基づいて行うことは、当業者が容易に想到実施しえたものである。
(3-2)本件発明２について
　本件発明２は、本件発明１のインターフェイス装置において、データ入力回路が直列／並列変換回路からなるものであるが、これは引用発明のＳ／Ｐ変換回路（４、５、６）に相当することは明らかであるから、本件発明２は上記(3-1)本件発明１についてで述べたのと同じ理由により当業者が容易に想到実施しえたものである。
(4)むすび
　以上のとおりであるから、本件発明１及び２は、上記引用発明に基づいて当業者が容易に発明をすることができたものであるから、本件発明１及び２についての特許は特許法第２９条第２項の規定に違反してされたものである。
　したがって、本件発明１及び２についての特許は、特許法第１１３条第２項に該当し、取り消されるべきものである。
　よって、結論のとおり決定する。
【異議決定日】
平成１２年１１月２２日（２０００．１１．２２）
【訂正の要旨】
　　　訂正の要旨
▲１▼訂正事項ａ
　平成１０年１０月１９日付の手続補正書により補正された特許請求の範囲の第１項に係る記載「（１）信号を入力し、前記信号に対応したデータを出力するデータ入力回路と、前記データ入力回路から出力された前記データを記憶する記憶手段と、前記記憶手段から前記データを読み出し、前記データに対応した信号を出力するデータ出力回路とを備えたインターフェイス装置において、前記記憶手段はそれぞれｎビット（ｎは自然数）のデータバスが接続されたｍ個（ｍは自然数）のメモリデバイスで構成されており、前記データ入力回路から送出されたｎビットデータを前記ｍ個のメモリデバイスに順次データ書き込みを行う一方、前記メモリデバイスから、前記ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出して前記データ出力回路に送出するよう構成したことを特徴とするインターフェイス装置。」を、「（１）信号を入力し、前記信号に対応したデータを出力するデータ入力回路と、前記データ入力回路から出力された前記データを記憶する記憶手段と、前記記憶手段から前記データを読み出し、前記データに対応した信号を出力するデータ出力回路とを備えたインターフェイス装置において、前記記憶手段はそれぞれｎビット（ｎは自然数）のデータバスが接続されたｍ個（ｍは自然数）のメモリデバイスで構成されており、前記データ入力回路から送出されたｎビットデータを第１のクロックに基づいて前記ｍ個のメモリデバイスに順次データ書き込みを行う一方、前記第１のクロックとは非同期の第２のクロックに基づき、前記メモリデバイスから、前記ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出して前記データ出力回路に送出するよう構成したことを特徴とするインターフェイス装置。」と訂正する。
▲２▼訂正事項ｂ
　平成１０年１０月１９日付の手続補正書により補正された明細書第４頁１７行目〜第５頁２行目に係る記載、「上記問題点を解決するために、本発明のインターフェイス装置は、信号を入力し、前記信号に対応したデータを出力するデータ入力回路と、前記データ入力回路から出力された前記データを記憶する記憶手段と、前記記憶手段から前記データを読み出し、前記データに対応した信号を出力するデータ出力回路とを備えたインターフェイス装置において、前記記憶手段はそれぞれｎビット（ｎは自然数）のデータバスが接続されたｍ個（ｍは自然数）のメモリデバイスで構成されており、前記データ入力回路から送出されたｎビットデータを前記ｍ個のメモリデバイスに順次データ書き込みを行う一方、前記メモリデバイスから、前記ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出して前記データ出力回路に送出するよう構成したことを特徴とする。」を、「上記問題点を解決するために、本発明のインターフェイス装置は、信号を入力し、前記信号に対応したデータを出力するデータ入力回路と、前記データ入力回路から出力された前記データを記憶する記憶手段と、前記記憶手段から前記データを読み出し、前記データに対応した信号を出力するデータ出力回路とを備えたインターフェイス装置において、前記記憶手段はそれぞれｎビット（ｎは自然数）のデータバスが接続されたｍ個（ｍは自然数）のメモリデバイスで構成されており、前記データ入力回路から送出されたｎビットデータを第１のクロックに基づいて前記ｍ個のメモリデバイスに順次データ書き込みを行う一方、前記第１のクロックとは非同期の第２のクロックに基づき、前記メモリデバイスから、前記ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出して前記データ出力回路に送出するよう構成したことを特徴とする。」と訂正する。
（５４）【発明の名称】
インターフェイス装置
（５７）【特許請求の範囲】
　　【請求項１】　信号を入力し、前記信号に対応したデータを出力するデータ入力回路と、前記データ入力回路から出力された前記データを記憶する記憶手段と、前記記憶手段から前記データを読み出し、前記データに対応した信号を出力するデータ出力回路とを備えたインターフェイス装置において、
　前記記憶手段はそれぞれｎビット（ｎは自然数）のデータバスが接続されたｍ個（ｍは自然数）のメモリデバイスで構成されており、
　前記データ入力回路から送出されたｎビットデータを
第１のクロックに基づいて
　
前記第１のクロックとは非同期の第２のクロックに基づき、
　　【請求項２】　請求項１記載のインターフェイス装置において、データ入力回路が直列／並列変換回路からなることを特徴とするインターフェイス装置。
【発明の詳細な説明】
〔産業上の利用分野〕
　本発明は、信号のフォーマットを変換するために、入力されたデータを一時的に記憶手段に記憶し、データを読み出すことによって出力信号とするインターフェイス装置に関するものである。
〔発明の概要〕
　本発明は、ＲＡＭ（記憶手段）を用いて信号のフォーマット変換をするインターフェイス装置において、ＲＡＭ（記憶手段）のデータバスをｍ×ｎビット（ｍ、ｎは自然数）で構成し、メモリ制御回路がデータの書き込みはｎビット毎に行い、データの読み出しはｍ×ｎビット毎に行うことにより従来の方法では得ることができなかった高速の出力データ転送速度を得ることのできるインターフェイス装置を実現したものである。
〔従来の技術〕
　従来のインターフェイス装置は、ＲＡＭへのデータ書き込みとデータ読み出し動作に関して以下の様であった。すなわち、読み出しアドレスカウンタを書き込みアドレスカウンタのクロックとは非同期のクロックを用いて動作させ、メモリサイクルを書き込みアドレスカウンタのクロックに同期して分割し書き込みサイクルと読み出しサイクルをｎビットずつデータの書き込み動作を行い、ｎビットずつデータの読み出し動作を行い出力信号に変換していた。
　この方法によれば、読み出しアドレスカウンタのクロック周波数を変えることにより出力信号のデータ転送速度を入力信号のデータ転送速度とは異なった最適値を選んで設定することが可能であった。
〔発明が解決しようとする課題〕
　しかしながら出力データ転送速度の最高値に関しては以下の様な問題点を有していた。すなわち、データ転送速度の最高値はＲＡＭの読み出しサイクルのレートで決定されるが、メモリサイクルを２分割し書き込みサイクルと読み出しサイクルを交互に発生しているため、誤書き込み及び誤読み出しが発生しないためには、書き込みサイクル時間ＴＷと読み出しサイクル時間ＴＲの間には
　ＴＷ≦ＴＲ
の関係が成立することが必要で、読み出しサイクルは書き込みサイクルより高レートにはできなかった。
　従って、出力データ転送速度の最適値が入力データ転送速度より高速の場合には、最適な出力信号が得られないという問題があった。そこで本発明は従来のこの様な問題点を解決し、入力データ転送速度より高転送レートの出力データを得ることのできるインターフェイス装置を得るためのメモリ制御回路を提供することを目的としている。
〔課題を解決するための手段〕
　上記問題点を解決するために、本発明のインターフェイス装置は、信号を入力し、前記信号に対応したデータを出力するデータ入力回路と、前記データ入力回路から出力された前記データを記憶する記憶手段と、前記記憶手段から前記データを読み出し、前記データに対応した信号を出力するデータ出力回路とを備えたインターフェイス装置において、前記記憶手段はそれぞれｎビット（ｎは自然数）のデータバスが接続されたｍ個（ｍは自然数）のメモリデバイスで構成されており、前記データ入力回路から送出されたｎビットデータを
第１のクロックに基づいて
前記第１のクロックとは非同期の第２のクロックに基づき、
〔作用〕
　上記の様に構成されたインターフェイス装置の動作原理は以下の様である。すなわち、ｎビット毎にデータを書き込むためメモリサイクルは書き込みアドレスカウンタのクロックに同期してｎビットの書き込みサイクル時間ＴＷ毎に１／２分割し、書き込みサイクルと読み出しサイクルが交互に発生される。
　データの書き込みは、データ入力回路にｎビットのデータが入力されると各書き込みサイクル毎にストローブパルスが発生しｎビット分のデータを書き込む。これをｍサイクル時間でｍ回繰り返すことによってｍ×ｎビットのデータ書き込みが終了する。
　一方データの読み出しはｍ個のメモリデバイスに共通する一の読み出しサイクルにおいて、ｍ×ｎビット分のデータを一括で読み出すことによって行われる。ｍ×ｎビットに相当する読み出しアドレスカウンタが時間ＴＲ毎に計数されると、分割されたアドレスサイクルのうち、次にくる読み出しサイクルにおいて読み出しストローブパルスが出力されｍ×ｎビットのデータ読み出しが行われ、データ出力回路に送られて出力データとなる。
　この様に構成したインターフェイス装置の入力データ転送レートはｎ／ＴＷ（ビット／秒）であり出力データ転送レートは（ｍ×ｎ）／ＴＲ（ビット／秒）となる。出力データ転送速度の最高値は、メモリの読み出しが書き込みアドレスカウンタのクロックによって１／２分割された各読み出しサイクルにおいて毎回行われる場合、すなわちＴＲ＝ＴＷの時であり、（ｍ×ｎ）／ＴＷとなる。
　従って、
　　入力データ転送速度　ｎ／ＴＷ≦
　　　　出力データ転送速度　（ｍ×ｎ）／ＴＷ
が実現でき、従来の方法では得られなかった入力データより速い転送速度をもつ出力データ信号を得ることが可能である。
　ここで、出力データ転送速度が入力データ転送速度より速いといわゆるオーバリードによる誤データ転送となる様に思われるが、後述する様にパーソナルコンピュータのディスプレイ装置用などには一画面分のフレームバッファメモリをもって本インターフェイス装置が構成されるので、実用上全く問題ない。
〔実施例〕
　以下に本発明の実施例を図面に基づいて詳細に説明する。変換する信号の一例として表示装置用の表示データ信号をとりあげ、パーソナルコンピュータのＣＲＴ表示装置用のデータ信号（以下、ビデオデータ信号という）を液晶表示装置用のデータ信号（以下、ＬＣＤデータ信号という）に変換する場合を例として説明する。
　第１図は本発明のメモリ制御回路のブロック図である。一般にパーソナルコンピュータから出力されるビデオデータ信号をＬＣＤデータ信号に変換し、データの読み出しを書き込みとは非同期なクロックで行うインターフェイス装置の構成は第２図の様である。第１図はこのうちデータ入力回路の直／並列変換部、ＲＡＭ（メモリデバイス）及びアドレスバス、データバス、データ出力回路のＬＣＤデータ変換回路部を詳細に示したものである。第１図はｍ＝２、ｎ＝８の場合の例で、データバス１１は８ビットのバス２系統で構成されている。データの書き込みは、８ビット構成のＲＡＭ▲１▼７（第一のメモリデバイス）、ＲＡＭ▲２▼８（第二のメモリデバイス）と分割して、書き込み制御信号ＷＥ１１２、ＷＥ２１３により８ビットづつ２回に分けて行われる。一方データの読み出しは、読み出し制御信号ＲＤ１４により１６（２×８）ビットのデータが１回で読み出される。
　一方第３図は従来のメモリ制御回路のブロック図で、データの書き込み、読み出しとも８ビットづつ行なわれる。第３図も第１図と同様に第２図のインターフェイス装置全図のうち、直／並列変換部、ＲＡＭ及びアドレスバス、データバス、データ出力回路のＬＣＤデータ変換回路部を示したものである。
　以下に第１図の本発明及び第３図の従来例について、具体的な数値及びタイミングチャート図を用いて説明する。
　表示データ信号として、横６４０ドット、縦３５０ラインの解像度の表示を例にとりあげる。ビデオデータ信号ＶＤは点順次走査型のＣＲＴ表示装置用の信号であるためシリアルデータとして入力される。そのデータの転送レートは一般に約１６ＭＨｚでありＣＲＴの走査ビームの帰線用に、表示データ周囲に約１６％時間のブランクデータを含む信号である。
　一方ＬＣＤデータ信号は、一般に画面を上下に二分割し上画面、下画面各４ビット、計８ビットのデータバスによってデータを転送する方式が用いられる。これはＬＣＤ表示装置が線順次走査型の表示デバイスであることにより実現できる方式で、縦３５０ラインの画面を上下に二分割することによって表示デューティを１／１７５とかせぐことができ、計８ビットのデータバスでデータ転送することにより、表示セグメントドライバへの転送クロックをシリアル転送の場合の１／８の周波数にすることが出来る。６４０×３５０ドットのＬＣＤをフレーム周波数７０Ｈｚで駆動する場合、転送クロックは１．９６ＭＨｚである。
　まずこの様に全く異なるタイプの表示データ信号を変換するインターフェイス装置の概動作を第２図により説明する。
　ドットクロックＣＫの周波数はビデオデータ信号のデータ転送レートと同じ１６ＭＨｚであり、パーソナルコンピュータ本体１５から供給されるか、インターフェイス装置内のＰＬＬ回路によって発生され、ビデオデータ信号のシリアル入力クロックとして使用される。ビデオデータ信号はデータ入力回路１６に入力され、バックポーチ判定回路により無効データ部分を除かれ、直／並列変換回路により並列データに変換されてＲＡＭ１８の書き込みデータとなる。ＲＡＭ１８はフレームバッファメモリであり一表示画面分のデータがストアされる。
　一方データの読み出しはドットクロックＣＫとは非同期のクロック源ＯＳＣ２３を基準に行なわれデータ出力回路のＬＣＤデータ出力回路により上述したフォーマットのＬＣＤデータ信号に変換されて液晶表示装置に送られる。データ出力回路は同時にＬＣＤの表示に必要な他の制御信号類も発生する。
　以上によりビデオデータ信号のＬＣＤデータ信号への変換が行われＬＣＤ表示装置への表示が可能となる。また以上の説明によりＬＣＤ表示装置のプレーム周波数は、メモリから１回の読み出しで得られるデータのビット数と、読み出しサイクルのレートで決定されることが理解される。
　さて、第２図のインターフェイス装置において第３図の従来例の様にメモリのデータバスを構成した場合の回路の動作を第４図のタイミングチャート図に従って説明する。ドットクロックＣＫは書き込みアドレスカウンタに入力され、１／８分周されて書き込みアドレスカウンタのクロック３２となりアドレスカウンタがインクリメントされる。（Ｗ０→Ｗ１→Ｗ２→Ｗ３……）また読み出し／書き込み制御回路にも入力され書き込みアドレスカウンタクロック３２と同様なアドレス切換制御信号３７を発生する。クロック４周期ごとにメモリアドレスを書き込みサイクルと読み出しサイクルに割り当ててＲＡＭのアドレスバス３８に供給し、データの書き込みは各書き込みサイクル毎に新しい書き込みアドレスが出力され書き込み制御信号ＷＥ３９が出力されることにより実行される。
　一方、読み出しアドレスはアドレス切り換え制御信号３７によりラッチされアドレス出力される。データの読み出しは、読み出しアドレスカウンタが計数された後の次にくる読み出しサイクルにおいて行なわれる様に、読み出し制御信号ＲＤ４０が出力されデータが読み出される。読み出されたデータは、ＬＣＤデータ変換回路において読み出しアドレスクロックに同期化されてＬＣＤ表示装置へ出力される。
　一般にＬＣＤ表示装置を駆動する場合、いわゆるフリッカ防止の観点からそのフレーム周波数を高く設定する必要が生じる場合がある。すなわち発振回路ＯＳＣ２３の周波数を高くして、データの読み出しレートを高くする必要がある。しかしながら読み出しアドレスカウンタのクロックは書き込みアドレスカウンタのクロックより周波数を高くできないという制約が存在する。第４図のタイミングチャート図は読み出しアドレスカウンタのクロック周波数がある程度低い場合の図で、ＲＤ信号４０が出力されない無効読み出しサイクルが存在する。読み出しアドレスカウンタのクロック周波数を高くしていくと、該無効サイクルの数が減少し書き込みアドレスカウンタのクロック周波数に等しくなったところで無効サイクルが発生しなくなりこの状態が上限である。これ以上速くするとあるアドレスに対してリードサイクルが割り当てられないリード抜けが生じる。
　前述した６４０×３５０ドットの解像度の場合について上限を求めてみると、ドットクロック周波数が１６ＭＨｚであるから書き込みアドレスカウンタのクロック周波数は１６÷８＝２ＭＨｚ。上限では読み出しアドレスカウンタのクロック周波数も２ＭＨｚ、一回のデータ読み出しで８ビットのデータを読み出すのでデータ読み出しレートは１６ＭＢｐｓとなる。従って表示のフレーム周波数は１６×１０６÷（６４０×３５０）＝７１．４Ｈｚとなる。すなわち従来の方法では７１．４Ｈｚ以上のフレーム周波数を得ることができなかった。
　そこで本発明では、実施例の一つとして、第１図のように、記憶手段を、それぞれ８ビットのデータバスが接続された２個のＲＡＭ（メモリデバイス）で構成し、データの書き込みは８ビット毎に２回に分けて順次行う一方、データの読み出しは、２個のＲＡＭ（メモリデバイス）に共通する一の読み出しサイクルにおいて、２×８ビット＝１６ビット分のデータを一括で読み出すようメモリ制御回路を構成する。
　第５図は第１図の本発明のメモリ制御回路の動作タイミングチャート図で、第４図の従来例との比較のために書き込み及び読み出しアドレスカウンタとも同じ周波数の場合で示した。第１図において、データ書き込み側の直／並列変換回路及び読み出し／書き込みＲＡＭ（メモリデバイス）とも８ビット構成の回路が２回路並列に構成される。第５図のタイミングチャートに示した様に初めの８ビットのデータのシフトインは直／並列変換回路▲１▼６において行われ書き込み制御信号ＷＥ１１２によりＲＡＭ▲１▼７（第一のメモリデバイス）に書き込みサイクルＷ０において行われる。次の８ビットのデータのシフトインは直／並列変換回路▲２▼において行われＷＥ２信号１３によりＲＡＭ▲２▼８（第二のメモリデバイス）に書き込みサイクルＷ１で行われる。以下、交互にＷＥ１、ＷＥ２が出力されてデータの書き込みが８ビット毎に行われる。
　データの読み出し側では２×８ビット＝１６ビットのデータバスとして束ねられている。従来例の場合と同様に、読み出しアドレスカウンタが計数された次にくる読み出しサイクルにおいて、読み出し制御信号ＲＤ１４が出力されて、１６ビットのデータが一度に読み出される。読み出されたデータは、ＬＣＤデータ変換回路において読み出しアドレスカウンタのクロックに同期化され必要なフォーマットに変換されてＬＣＤ表示装置へ出力される。
　ここで、前述した従来例と本発明のデータ読み出しレートを書き込みクロック周波数が同一である場合について比較する。前述した様に従来例ではデータ転送レートは１６ＭＢｐｓが最大であり、ＬＣＤ表示のフレーム周波数は７１．４Ｈｚが最高である。データ転送レートを決める読み出しクロック周波数の上限は、従来例も本発明も同一で書き込みクロック周波数に等しい値であるが、データの読み出しは従来例が８ビット、本発明は１６ビットで行うため本発明のデータ転送レートは従来の２倍の最大３２ＭＢｐｓとなる。従ってＬＣＤ表示装置のフレーム周波数は１４２．８ＨＺ迄引き上げることができ、このことはＬＣＤを高フレーム周波数で駆動したいというニーズに応える上で非常に有益である。
　ビデオデータ入力信号のフレーム周波数は通常６０Ｈｚ前後であるが、以上述べた様に本発明によれば出力のＬＣＤデータ信号は１４２．８Ｈｚのフレーム周波数が可能となる。
　ここで、出力のフレーム周波数が入力のフレーム周波数より高いため、入力データのアンダーフローによる表示データエラーが生じる様に思われるが実用上これに問題はない。すなわち、第２図のインターフェイス装置のＲＡＭ１８はフレームバッファメモリであり常に１フレーム分のデータがメモリされている。ＬＣＤ表示装置に出力され表示されているあるフレームデータに着目すれば、書き込みと読み出しが非同期でありそのフレーム周波数に差があるため、その差に相当する表示データが、入力のあるフレームのデータと次のフレームのデータとで混合され表示されることになる。しかし、一般的なパーソナルコンピュータの表示の場合、次フレームのデータは前フレームのデータに対しほんの一部の領域が更新されるにすぎず、混合された表示データが入力の本来のデータと異なることは少なく視覚的には全く違和感は生じない。また、一画面分のデータが一度に変化した場合は、混合されたデータは変化したデータに比べ少ないので一瞬に画面が切り替わった様に視覚認される。
　本発明はこのような点に着目してなされたものであり、入力ビデオデータ信号のフレーム周波数や書き込みアドレスカウンタのクロックに制限されない高転送レートでデータを出力することのできる回路を提供するものである。
　本発明ではデータバスの構成を２×８ビットという例により説明したが、一般にｍ×ｎビットの構成（ｍ、ｎは自然数）の場合にも適用できるものであり、ｍの値が大きくなれば本発明の効果も大きくなる。また、出力データとしてＬＣＤ表示装置用の信号を例に説明を行ったが、ＰＤＰ表示装置や他のフラットディスプレイ装置、さらにはビデオプリンタ装置などへのデータ変換の際にも高速データ変換回路を実現する上で非常に効果のあるものである。
　また、第１図に示した本発明のブロック図を１チップの半導体集積装置に集積すれば、更に高速のクロックで動作する２アドレス入力のランダムアクセスデュアルポートメモリを実現することのできるものである。
〔発明の効果〕
　本発明は以上説明したように、データ入力回路から送出されたｎビットデータをｍ個のメモリデバイスに１順次データ書き込みを行う一方で、メモリデバイスから、ｍ個のメモリデバイスに共通する一の読み出しサイクルにおいてｍ×ｎビット分のデータを一括で読み出してデータ出力回路に送出するようにしたので、従来の方法では得られない、入力データ転送（記憶手段への書き込み）速度に対してより高速な出力データ転送（記憶手段からの読み出し）速度を得ることができる。これによって、例えばＬＣＤ表示装置においては、従来では得られなかった高フレーム周波数による表示を得ることができ、画面の見づらさの一原因となっていた画面フリッカが改善され、画面表示特性を大幅に改善することができる。
【図面の簡単な説明】
第１図は本発明のメモリ制御回路のブロック図。
第２図は入力した信号のフォーマットを変換して出力するインターフェイス装置のブロック図。第３図は従来のメモリ制御回路のブロック図。第４図は従来のメモリ制御回路の動作を示すタイミングチャート図。第５図は本発明のメモリ制御回路の動作を示すタイミングチャート図。
７、８……読み出し／書き込みメモリ
１１……データバス
１２、１３……書き込み制御信号
１４……読み出し制御信号