(57)【特許請求の範囲】
【請求項１】
論理が同時に反転した場合にラッチ回路の保持データの論理が反転する関係にある第１ノードと第２ノードとを有する前記ラッチ回路に含まれ、共通のＮウェル内に形成された複数のＰ型トランジスタと、
前記ラッチ回路に含まれ、共通のＰウェル内に形成された複数のＮ型トランジスタと、
前記複数のＰ型トランジスタのうち、前記第１ノードおよび前記第２ノードにＰ型拡散層がそれぞれ接続されたＰ型トランジスタ間に設けられ、前記Ｎウェルを電源に接続するＮウェルコンタクトと、
前記複数のＮ型トランジスタのうち、前記第１ノードおよび前記第２ノードにＮ型拡散層がそれぞれ接続されたＮ型トランジスタ間に設けられ、前記Ｐウェルを電源に接続するＰウェルコンタクトと、
を備え、
前記ラッチ回路は、前記第１ノードまたは前記第２ノードと同時に論理が反転した場合に前記ラッチ回路の論理が反転しない関係にある第３ノードを有し、
前記複数のＰ型トランジスタのうち、前記第１ノードまたは前記第２ノードと前記第３ノードとにＰ型拡散層がそれぞれ接続されたＰ型トランジスタは、前記Ｐ型拡散層を共有し、
前記複数のＮ型トランジスタのうち、前記第１ノードまたは前記第２ノードと前記第３ノードとにＮ型拡散層がそれぞれ接続されたＮ型トランジスタ間は、前記Ｎ型拡散層を共有することを特徴とする半導体装置。
【請求項２】
前記ラッチ回路は、
それぞれ前記Ｐ型トランジスタと前記Ｎ型トランジスタとを有する複数のＣＭＯＳ反転回路と、
入力を前記複数のＣＭＯＳ反転回路を介して前記入力にフィードバックするフィードバック経路と
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のＣＭＯＳ反転回路は、
入力を反転したデータを出力する２以上のＣＭＯＳ反転回路を含む第１グループと、
前記入力と同じデータを出力する２以上のＣＭＯＳ反転回路を含む第２グループと
を有することを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、ラッチ回路におけるソフトエラーへの対策が課題となっている。ソフトエラーとは、半導体装置中の放射性物質から放出されるα線や、宇宙線由来の中性子等の影響により、ラッチ回路に保持されたデータの論理が反転してしまう現象である。近年、ソフトエラーへの対策として、ラッチ回路の構成を２重化した半導体装置が知られている。本構成によれば、ラッチ回路内の１箇所のノードにおいてソフトエラーによる論理の反転が生じた場合でも、ラッチ回路の保持データを正しく保つことができる。
【０００３】
また、同一のウェル内に形成された複数のトランジスタにおいて、一のトランジスタにおいてノイズが発生した場合に、他のトランジスタにおいてもノイズが発生してしまう現象が知られている。これは、荷電粒子等の作用により一のトランジスタのウェル電位が低下した影響で、近くにある他のトランジスタのウェル電位が低下するためであり、寄生バイポーラ効果とも呼ばれる現象である。寄生バイポーラ効果によるソフトエラーは、ウェルに所定の電圧を印加するためのウェルコンタクトと、同ウェル内に形成されるトランジスタとの距離が大きいほど発生しやすいことが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１２１０４号公報
【非特許文献】
【０００５】
【非特許文献１】Oluwole A Amusan, et al. “Design Techniques to Reduce SET Pulse Widths in Deep-Submicron Combinational Logic”  IEEE TRANSACTIONS ON NUCLEAR SCIENCE, VOL. 54, NO. 6 DECEMBER 2007
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の２重化したラッチ回路では、１箇所のノードにおいて論理の反転が生じた場合でも、ラッチ回路の保持データは正常に保たれる。しかし、例えば上記の寄生バイポーラ効果により、２箇所のノードで同時に論理の反転が生じた場合、ラッチ回路の保持データが反転し、データが破壊されてしまう場合がある。
【０００７】
本発明は上記の課題に鑑みてなされたものであり、ラッチ回路を有する半導体装置におけるデータの破壊を抑制することを目的とする。
【課題を解決するための手段】
【０００８】
本半導体装置は、論理が同時に反転した場合にラッチ回路の保持データの論理が反転する関係にある第１ノードと第２ノードとを有する前記ラッチ回路に含まれ、共通のＮウェル内に形成された複数のＰ型トランジスタと、前記ラッチ回路に含まれ、共通のＰウェル内に形成された複数のＮ型トランジスタと、前記複数のＰ型トランジスタのうち、前記第１ノードおよび前記第２ノードにＰ型拡散層がそれぞれ接続されたＰ型トランジスタ間に設けられ、前記Ｎウェルを電源に接続するＮウェルコンタクトと、前記複数のＮ型トランジスタのうち、前記第１ノードおよび前記第２ノードにＮ型拡散層がそれぞれ接続されたＮ型トランジスタ間に設けられ、前記Ｐウェルを電源に接続するＰウェルコンタクトと、を備え、前記ラッチ回路は、前記第１ノードまたは前記第２ノードと同時に論理が反転した場合に前記ラッチ回路の論理が反転しない関係にある第３ノードを有し、前記複数のＰ型トランジスタのうち、前記第１ノードまたは前記第２ノードと前記第３ノードとにＰ型拡散層がそれぞれ接続されたＰ型トランジスタは、前記Ｐ型拡散層を共有し、前記複数のＮ型トランジスタのうち、前記第１ノードまたは前記第２ノードと前記第３ノードとにＮ型拡散層がそれぞれ接続されたＮ型トランジスタ間は、前記Ｎ型拡散層を共有する。
【発明の効果】
【０００９】
本半導体装置によれば、ラッチ回路内における２箇所のノードで、ソフトエラーによる論理反転が同時に生じることを抑制し、データの破壊を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、比較例及び実施例に係る半導体装置の回路構成を示す図である。
【図２】図２は、比較例に係る半導体装置のラッチ回路部分のレイアウトを示す上面図である。
【図３】図３は、比較例に係る半導体装置の詳細な構成を示す断面図である。
【図４】図４は、各ノードにおけるデータの反転と回路全体のエラーとの関係を示す表である。
【図５】図５は、実施例１に係る半導体装置のラッチ回路部分のレイアウトを示す上面図である。
【図６】図６は、実施例１に係る半導体装置の詳細な構成を示す断面図である。
【図７】図７は、ウェルコンタクトからのトランジスタの距離と、ソフトエラーの発生率との関係を示すグラフである。
【発明を実施するための形態】
【００１１】
最初に、比較例に係る半導体装置について説明する。
（比較例）
【００１２】
図１は、比較例及び実施例に係る半導体装置の回路構成を示す図である。入力信号Ｄｉｎは、２つに分割され、クロック信号ＣＫにより駆動されるパスゲート１０及び１１を介して、ラッチ回路２０へと入力される。ラッチ回路２０からは、インバータ１８を介して出力信号Ｄｏｕｔが出力される。
【００１３】
クロック信号ＣＫは、２つに分割され、パスゲート１０及び１１に入力される。パスゲート１０のｐＭＯＳトランジスタ側には、インバータ１２及び１３を通過したクロック信号ＣＫが入力される。パスゲート１０のｎＭＯＳトランジスタ側には、インバータ１２を通過したクロック信号ＣＫが入力される。パスゲート１１のｐＭＯＳトランジスタ側には、インバータ１４及び１５を通過したクロック信号ＣＫが入力される。パスゲート１１のｎＭＯＳトランジスタ側には、インバータ１４を通過したクロック信号ＣＫが入力される。
【００１４】
ラッチ回路２０は、４つのＣＭＯＳインバータＩｎ１〜Ｉｎ４を含む。各ＣＭＯＳインバータは、第１電源Ｖｄｄ及び第２電源Ｖｓｓの間に直列に接続された１つのｐＭＯＳトランジスタ（Ｐ１〜Ｐ４）及び１つのｎＭＯＳトランジスタ（Ｎ１〜Ｎ４）を含む。ｐＭＯＳトランジスタ（Ｐ１〜Ｐ４）及びｎＭＯＳトランジスタ（Ｎ１〜Ｎ４）の中間ノードから、ＣＭＯＳインバータＩｎ１〜ＩＮ４の出力信号が出力される。
【００１５】
パスゲート１０を通過した信号は、ＣＭＯＳインバータＩｎ１のｐＭＯＳトランジスタＰ１のゲート端子と、ＣＭＯＳインバータＩｎ２のｎＭＯＳトランジスタＮ２のゲート端子にそれぞれ入力される。以下、この信号ノードをノードｎ２１と称する。同様に、パスゲート１１を通過した信号は、ＣＭＯＳインバータＩｎ１のｎＭＯＳトランジスタＮ１のゲート端子と、ＣＭＯＳインバータＩｎ２のｐＭＯＳトランジスタＰ２のゲート端子にそれぞれ入力される。以下、この信号ノードをノードｎ２２と称する。
【００１６】
ＣＭＯＳインバータＩｎ１の出力信号は、ＣＭＯＳインバータＩｎ３のｎＭＯＳトランジスタＮ３のゲート端子と、ＣＭＯＳインバータＩｎ４のｐＭＯＳトランジスタＰ４のゲート端子にそれぞれ入力される。以下、この信号ノードをノードｎ１１と称する。同様に、ＣＭＯＳインバータＩｎ２の出力信号は、ＣＭＯＳインバータＩｎ３のｐＭＯＳトランジスタＰ３のゲート端子と、ＣＭＯＳインバータＩｎ４のｎＭＯＳトランジスタＮ４のゲート端子にそれぞれ入力される。以下、この信号ノードをノードｎ１２と称する。
【００１７】
ＣＭＯＳインバータＩｎ３の出力信号は、ノードｎ２１へとフィードバックされ、ＣＭＯＳインバータＩｎ４の出力信号は、ノードｎ２２へとフィードバックされる。ノードｎ１１には、ラッチ回路２０の出力端子が接続されており、ノードｎ１１の信号レベルがラッチ回路２０の出力となる。
【００１８】
例えば、ノードｎ２１及びｎ２２がローレベルにあるとき、ノードｎ１１及びｎ１２はハイレベルとなり、ラッチ回路２０はハイレベルの信号を出力する。ここで、例えばノードｎ２１の論理がソフトエラーによりハイレベルに反転すると、ＣＭＯＳインバータＩｎ１のｐＭＯＳトランジスタＰ１はオンからオフに、ＣＭＯＳインバータＩｎ２のｎＭＯＳトランジスタＮ２はオフからオンにそれぞれ切り替わる。しかし、ノードｎ２１の相補的なノードであるノードｎ２２の論理レベルはローレベルのままであるため、ＣＭＯＳインバータＩｎ１のｎＭＯＳトランジスタＮ１はオフ、ＣＭＯＳインバータＩｎ２のｐＭＯＳトランジスタＰ２はオンに設定されたままである。従って、ＣＭＯＳインバータＩｎ１及びＩｎ２の出力（ノードｎ１１及びｎ１２の論理）はハイレベルのまま維持され、ラッチ回路２０の出力は変わらない。そして、ＣＭＯＳインバータＩｎ３からノードｎ２１にローレベルの信号がフィードバックされることにより、上記のソフトエラーが訂正される。
【００１９】
以上のように、比較例に係る半導体装置によれば、ラッチ回路２０を２重化することにより、１箇所のノードにおいて論理の反転が生じた場合でも、ラッチ回路２０の保持データを正常に保つことができる。しかし、以下に述べるように、２箇所以上のノードで同時に論理の反転が生じると、ラッチ回路２０の保持データが反転してしまう場合がある。以下、この点について説明する。
【００２０】
図２は、比較例に係る半導体装置のラッチ回路部分のレイアウトを示す上面図である。半導体基板３０（図３にて図示）上に、ｎウェル４０及びｐウェル５０が形成されている。ｎウェル４０には、ｐ型拡散層４１〜４６が形成され、ｐウェル５０には、ｎ型拡散層５１〜５６が形成されている。ｐ型拡散層４１と４２の間、及びｎ型拡散層５１と５２の間は、それぞれゲート電極７０により隔てられている。同様に、ｐ型拡散層４２と４３（ｎ型拡散層５２と５３）はゲート電極７２、ｐ型拡散層４４と４５（ｎ型拡散層５４と５５）はゲート電極７４、ｐ型拡散層４５と４６（ｎ型拡散層５５と５６）はゲート電極７６によりそれぞれ隔てられている。ｐ型拡散層４３と４４の間、及びｎ型拡散層５３と５４の間は、層間絶縁膜６０により隔てられている。
【００２１】
第１電源Ｖｄｄの電源線は、ｐ型拡散層４２にコンタクト８０が、ｐ型拡散層４５にコンタクト８１がそれぞれ設けられている。第２電源Ｖｓｓの電源線は、ｐ型拡散層５２にコンタクト８２が、ｎ型拡散層５５にコンタクト８３がそれぞれ設けられている。ノードｎ１１の配線ｎ１１は、ｐ型拡散層４６にコンタクト８４が、ｎ型拡散層５４にコンタクト８５が、ゲート電極７２にコンタクト８６がそれぞれ設けられている。ノードｎ１２の配線ｎ１２は、ｐ型拡散層４４にコンタクト８７が、ｎ型拡散層５６にコンタクト８８が、ゲート電極７０にコンタクト８９がそれぞれ設けられている。ノードｎ２１の配線ｎ２１は、ｐ型拡散層４１にコンタクト９０が、ｎ型拡散層５３にコンタクト９１が、ゲート電極７６にコンタクト９２がそれぞれ設けられている。ノードｎ２２の配線ｎ２２は、ｐ型拡散層４３にコンタクト９３が、ｎ型拡散層５１にコンタクト９４が、ゲート電極７４にコンタクト９５がそれぞれ設けられている。
【００２２】
図１のｐＭＯＳトランジスタＰ１は、ｐ型拡散層４５、ｐ型拡散層４６及びゲート電極７６により構成されている。同様に、ｐＭＯＳトランジスタＰ２は、ｐ型拡散層４４、ｐ型拡散層４５及びゲート電極７４により構成され、ｐＭＯＳトランジスタＰ３は、ｐ型拡散層４２、ｐ型拡散層４３及びゲート電極７２により構成されている。ｐＭＯＳトランジスタＰ４は、ｐ型拡散層４１、ｐ型拡散層４２及びゲート電極７０により構成されている。
【００２３】
図１のｎＭＯＳトランジスタＮ１は、ｎ型拡散層５５、ｎ型拡散層５６及びゲート電極７６により構成されている。同様に、ｎＭＯＳトランジスタＮ２は、ｎ型拡散層５４、ｎ型拡散層５５及びゲート電極７４により構成され、ｎＭＯＳトランジスタＮ３は、ｎ型拡散層５２、ｎ型拡散層５３及びゲート電極７２により構成されている。ｎＭＯＳトランジスタＮ４は、ｎ型拡散層５１、ｎ型拡散層５２及びゲート電極７０により構成されている。
【００２４】
図３（ａ）は、比較例に係る半導体装置の詳細な構成を示す断面図であり、層間絶縁膜６０で隔てられた２つのｐＭＯＳトランジスタＰ２及びＰ３（以下、第１トランジスタＰ２及び第２トランジスタＰ３と称する）の構成を示す。第１トランジスタＰ２及び第２トランジスタＰ３は、共通のｎウェル４０に形成されており、ｎウェル４０は層間絶縁膜６０の下部を介して繋がっている。第１トランジスタＰ２は、ドレイン拡散層４４、ソース拡散層４５、及びゲート電極７４を含む。ソース拡散層４５は第１電源のＶｄｄに、ドレイン拡散層４４はｎＭＯＳトランジスタ（図中では省略）を介して第２電源のＶｓｓにそれぞれ接続されている。同様に、第２トランジスタＰ３は、ドレイン拡散層４３、ソース拡散層４２、及びゲート電極７２を含む。ソース拡散層４２は第１電源のＶｄｄに、ドレイン拡散層４３はｎＭＯＳトランジスタ（図中では省略）を介して第２電源のＶｓｓにそれぞれ接続されている。
【００２５】
図３（ｂ）は、寄生バイポーラ効果について説明するための図である。第１トランジスタＰ２のドレイン拡散層４４、ソース拡散層４５、及びｎウェル４０により、ｐｎｐ型の寄生パイポーラトランジスタＢＰ１が形成されている。第１トランジスタＰ２に荷電粒子eが入射されると、ｎウェル４０中に発生した負電荷により、ソース拡散層４５及びドレイン拡散層４４付近のｎウェル４０の電位が低下する。このとき、ソース拡散層４５からｎウェル４０へとホールが供給され、さらにｎウェル４０からドレイン拡散層４４へとホールが供給される。すなわち、第１トランジスタＰ２側の寄生パイポーラトランジスタＢＰ１がオンになり、電流Ｉ１が流れる。これにより、回路の論理が反転するソフトエラーが生じる。
【００２６】
ここで、第１トランジスタＰ２側のｎウェル４０における電位の低下の影響が、第２トランジスタＰ３側に及んだ場合、第２トランジスタＰ３側のｎウェル４０の電位も同様に低下する。これにより、第２トランジスタＰ３側のソース拡散層４２からｎウェル４０へとホールが供給され、さらにｎウェル４０からドレイン拡散層４３へとホールが供給される。すなわち、第２トランジスタＰ３側の寄生パイポーラトランジスタＢＰ２がオンになり、電流が流れる。これにより、回路の論理が反転するソフトエラーが生じる。
【００２７】
以上のように、共通のウェル内に形成された２つのｎＭＯＳトランジスタでは、一方のトランジスタで生じたソフトエラーの影響が他方のトランジスタにも及び、２箇所のノードの論理が同時に反転してしまう場合がある。これは、ｎＭＯＳトランジスタの場合でも同様である。
【００２８】
図４は、図１のラッチ回路２０の各ノードにおけるデータの反転と、ラッチ回路出力のエラーの有無との関係を示す表である。２つのノードのうち、同時に論理が反転した場合にエラーが生じる組み合わせをＥＲＲで、エラーが生じない組み合わせをＮＯでそれぞれ示す。各ノード（図中では「Ｎｏｄｅ」で表記）に附された添字は、トランジスタの導電型（ｐ型またはｎ型）を表す。
【００２９】
ここで、図２で示したように、ｐＭＯＳトランジスタＰ１〜Ｐ４及びｎＭＯＳトランジスタＮ１〜Ｎ４は、それぞれ同じウェル内に形成されており、２つ以上のノードにおいて同時に論理の反転が起こりうる。すなわち、図４で示す組み合わせのうち、Ｎｏｄｅ１１＿ｎ及びＮｏｄｅ１２＿ｎ、Ｎｏｄｅ２１＿ｎ及びＮｏｄｅ２２＿ｎ、Ｎｏｄｅ１１＿ｐ及びＮｏｄｅ１２＿ｐ、Ｎｏｄｅ２１＿ｐ及びＮｏｄｅ２２＿ｐの４つは、上記の寄生バイポーラ効果による同時エラーが起こりうる。これらのノード組み合わせで同時に論理の反転が起こった場合、ラッチ回路２０全体の出力もエラーとなり、データが破壊されてしまう。
【００３０】
以上のように、比較例に係る半導体装置では、寄生バイポーラ効果の影響により、２箇所のノードで同時に論理が反転し、２重化されたラッチ回路の出力が反転してしまう場合がある。以下の説明では、このようなラッチ回路において、データの破壊を抑制するための構成について説明する。
【実施例１】
【００３１】
実施例１に係る半導体装置の回路構成は、比較例（図１）と同様であり、説明を省略する。以下の説明では、ラッチ回路２０部分のレイアウトについて説明する。比較例（図２）と共通の構成には同一の符号を付し、詳細な説明を省略する。
【００３２】
図５は、実施例１に係る半導体装置のラッチ回路部分のレイアウトを示す上面図である。半導体基板３０（図６にて図示）上に、ｎウェル４０及びｐウェル５０が形成されている。ｎウェル４０には、ｐ型拡散層４１〜４７が形成され、ｐウェル５０には、ｎ型拡散層５１〜５７が形成されている。ｐ型拡散層４１と４２の間、及びｎ型拡散層５１と５２の間は、それぞれゲート電極７０により隔てられている。同様に、ｐ型拡散層４２と４３（ｎ型拡散層５２と５３）はゲート電極７２、ｐ型拡散層４４と４５（ｎ型拡散層５４と５５）はゲート電極７４、ｐ型拡散層４５と４６（ｎ型拡散層５５と５６）はゲート電極７６によりそれぞれ隔てられている。
【００３３】
比較例と異なり、ｐ型拡散層４３とｐ型拡散層４４との間には、ｐ型拡散層４７が形成されており、ｎ型拡散層５３とｎ型拡散層５４との間には、ｎ型拡散層５７が形成されている。ｐ型拡散層４３と４７の間、及びｎ型拡散層５３と５７の間は、層間絶縁膜６２により隔てられており、ｐ型拡散層４４と４７の間、及びｎ型拡散層５４と５７の間は、層間絶縁膜６４により隔てられている。以下、上記の領域をウェルコンタクトＷＣと称する。
【００３４】
第１電源Ｖｄｄの電源線は、ｐ型拡散層４２にコンタクト８０が、ｐ型拡散層４５にコンタクト８１がそれぞれ設けられている。第２電源Ｖｓｓの電源線は、ｐ型拡散層５２にコンタクト８２が、ｎ型拡散層５５にコンタクト８３がそれぞれ設けられている。比較例と異なり、第１電源Ｖｄｄの電源線は、ウェルコンタクトＷＣのｐ型拡散層４７にコンタクト９８を有し、第２電源Ｖｓｓの電源線は、ウェルコンタクトＷＣのｎ型拡散層５７にコンタクト９９を有する。
【００３５】
ノードｎ１１の配線ｎ１１は、ｐ型拡散層４３にコンタクト８４が、ｎ型拡散層５６にコンタクト８５が、ゲート電極７０にコンタクト８６がそれぞれ設けられている。ノードｎ１２の配線ｎ１２は、ｐ型拡散層４６にコンタクト８７が、ｎ型拡散層５３にコンタクト８８が、ゲート電極７４にコンタクト８９及び９０がそれぞれ設けられている。ノードｎ２１の配線ｎ２１は、ｐ型拡散層４４にコンタクト９１が、ｎ型拡散層５１にコンタクト９２が、ゲート電極７２にコンタクト９３及び９４がそれぞれ設けられている。ノードｎ２２の配線ｎ２２は、ｐ型拡散層４１にコンタクト９５が、ｎ型拡散層５４にコンタクト９６が、ゲート電極７６にコンタクト９７がそれぞれ設けられている。
【００３６】
図１のｐＭＯＳトランジスタＰ１は、ｐ型拡散層４２、ｐ型拡散層４３及びゲート電極７２により構成されている。同様に、ｐＭＯＳトランジスタＰ２は、ｐ型拡散層４５、ｐ型拡散層４６及びゲート電極７６により構成され、ｐＭＯＳトランジスタＰ３は、ｐ型拡散層４１、ｐ型拡散層４２及びゲート電極７０により構成されている。ｐＭＯＳトランジスタＰ４は、ｐ型拡散層４４、ｐ型拡散層４５及びゲート電極７４により構成されている。
【００３７】
図１のｎＭＯＳトランジスタＮ１は、ｎ型拡散層５２、ｎ型拡散層５３及びゲート電極７２により構成されている。同様に、ｎＭＯＳトランジスタＮ２は、ｎ型拡散層５５、ｎ型拡散層５６及びゲート電極７６により構成され、ｎＭＯＳトランジスタＮ３は、ｎ型拡散層５１、ｎ型拡散層５２及びゲート電極７０により構成されている。ｎＭＯＳトランジスタＮ４は、ｎ型拡散層５４、ｎ型拡散層５５及びゲート電極７４により構成されている。
【００３８】
図６（ａ）は、実施例１に係る半導体装置の詳細な構成を示す断面図であり、層間絶縁膜＊で隔てられた２つのｐＭＯＳトランジスタＰ４及びＰ１（以下、第１トランジスタＰ４及び第２トランジスタＰ１と称する）の構成を示す。第１トランジスタＰ４及び第２トランジスタＰ１は、それぞれ共通のｎウェル４０上に形成されており、ｎウェル４０は層間絶縁膜６２及び６４の下部を介して繋がっている。比較例と異なり、第１トランジスタＰ４及び第２トランジスタＰ１の間には、ウェルコンタクトＷＣが形成されている。
【００３９】
ウェルコンタクトＷＣは、ｎウェル４０を所定の電源（本実施例では第１電源Ｖｄｄ）に接続することでｎウェル４０に所定の電圧を印加し、ｎウェルの電位を一定に維持する役割を果たす。ウェルコンタクトＷＣの表面はｐ型拡散層４７となっている。
【００４０】
図６（ｂ）は、寄生バイポーラ効果について説明するための図である。第１トランジスタＰ４のドレイン拡散層４４、ソース拡散層４５、及びｎウェル４０により、ｐｎｐ型の寄生パイポーラトランジスタＢＰ１が形成されている。第１トランジスタＰ４に荷電粒子eが入射されると、ｎウェル４０中に発生した負電荷により、ソース拡散層４５及びドレイン拡散層４４付近のｎウェル４０の電位が低下する。このとき、ソース拡散層４５からｎウェル４０へとホールが供給され、さらにｎウェル４０からドレイン拡散層４４へとホールが供給される。すなわち、第１トランジスタＰ４側の寄生パイポーラトランジスタＢＰ１がオンになり、電流Ｉ１が流れる。これにより、回路の論理が反転するソフトエラーが生じる。
【００４１】
ここで、実施例１では、第１トランジスタＰ４と第２トランジスタＰ１との間にウェルコンタクトＷＣが設けられている。このため、第１トランジスタＰ４において発生した負電荷（電子）は、第２トランジスタＰ１よりも近いウェルコンタクトＷＣへと流れる（図中の矢印Ｉ２）。これにより、第２トランジスタＰ１側におけるｎウェル４０の電位の低下が抑制され、第２トランジスタＰ１側の寄生バイポーラトランジスタＢＰ２が駆動しにくくなっている。このように、ウェルを共有する２つのトランジスタの間にウェルコンタクトを設けることにより、一方のトランジスタで生じたソフトエラーの影響が他方のトランジスタにも及ぶことを抑制することができる。すなわち、ラッチ回路内における２ヶ所以上のノードで同時に論理が反転してしまうことを抑制することができるため、ソフトエラーによるデータの破壊を抑制することができる。
【００４２】
図７は、ウェルコンタクトからのトランジスタの距離と、ソフトエラーの発生率との関係を示すグラフである。図示するように、ウェルコンタクト及びトランジスタの距離が大きくなるに従い、ソフトエラーの発生率が上昇している。これは、トランジスタとウェルコンタクトとの距離が大きい方が、両者の間の抵抗成分が大きくなることに起因すると考えられる。従って、ソフトエラーの発生を抑制するためには、図６の構成において、ウェルコンタクトＷＣとトランジスタ（第１トランジスタＰ４及び第２トランジスタＰ１）との距離を小さくすることが好ましい。
【００４３】
実施例１に係る半導体装置によれば、ラッチ回路内における２箇所のノードで、ソフトエラーによる論理反転が同時に生じることを抑制し、データの破壊を抑制することができる。本構成は、いわゆる２重のラッチ回路（回路内の複数のノードのうち１つのノードの論理が反転した場合でも、保持データの論理が反転しないように構成されたラッチ回路）に対し特に好適である。なお、ウェルコンタクトは、数が多くなりすぎると装置が大型化してしまうため、最低限の数だけ形成することが好ましい。この場合、ウェルコンタクトを形成する位置は、同時にソフトエラーが生じた場合にデータが破壊される（論理が同時に反転した場合に、ラッチ回路の保持データの論理が反転する）２つのノードの間であることが好ましい。
【００４４】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４５】
２０          ラッチ回路
３０          基板
４０          ｎウェル
４１〜４７    ｐ型拡散層
５０          ｐウェル
５１〜５７    ｎ型拡散層
６０〜６４    層間絶縁膜
７０〜７６    ゲート
Ｐ１〜Ｐ４    ｐＭＯＳトランジスタ
Ｎ１〜Ｎ４    ｎＭＯＳトランジスタ
ＷＣ          ウェルコンタクト
【図１】
0005716298.tif 000002
【図２】
0005716298.tif 000003
【図３】
0005716298.tif 000004
【図４】
0005716298.tif 000005
【図５】
0005716298.tif 000006
【図６】
0005716298.tif 000007
【図７】
0005716298.tif 000008