(57)【要約】  フラッシュメモリ用のプログラミング技法によって、基板からメモリセルの電荷蓄積素子内に電子が注入されることが可能になる。共通の線に印加される電圧によってプログラムされる、共通のワード線または他の共通のコントロールゲート線に沿ったメモリセルのソースおよびドレイン領域が、電気的に浮遊するようにされ、その一方で、プログラムされないメモリセルのソースおよびドレイン領域は、そこに印加される電圧を有する。このプログラミング技法は、ＮＯＲまたはＮＡＮＤ構造のいずれかを有するメモリセルの大きなアレイに適用される。
2008525932.tif 000002
【特許請求の範囲】
【請求項１】
共通コントロールゲート線によって結合された複数のメモリセルを選択的にプログラムする方法であって、前記メモリセルが、１つの導電性タイプの半導体ウェル内部に形成され、前記ウェルの表面に形成された逆の導電性タイプのソースおよびドレイン領域を個別に有し、チャネル領域が、前記ソース領域とドレイン領域との間にあり、電荷蓄積素子が、前記チャネルの少なくとも一部分の上に位置決めされ、前記ウェルが、前記逆の導電性タイプの半導体領域内に形成され、同時に、
前記共通コントロールゲート線にプログラミング電圧を印加するステップと、
前記コントロールゲート線に沿った前記複数のメモリセルのうちの少なくともいくつかのメモリセルを、前記メモリセルのソースおよびドレイン領域を電気的に浮遊させることによってプログラムするステップと、
前記コントロールゲート線に沿った前記複数のメモリセルのうちの他のメモリセルのプログラミングを、前記メモリセルのソースおよびドレイン領域の少なくとも一方に電圧を印加することによって阻止するステップと、
を含む複数のメモリセルを選択的にプログラムする方法。
【請求項２】
請求項１記載の複数のメモリセルを選択的にプログラムする方法において、
前記複数のメモリセルのうちの他のメモリセルのプログラミングを阻止するステップが、前記メモリセルのソースおよびドレイン領域の少なくとも一方に電位を印加するステップを含む方法。
【請求項３】
請求項１記載の複数のメモリセルを選択的にプログラムする方法において、
前記プログラミング電圧を印加するステップが、前記共通コントロールゲート線に一連の電圧パルスを印加するステップを含み、前記複数のメモリセルのうちの他のメモリセルのプログラミングを阻止するステップが、前記メモリセルのソースおよびドレイン領域の少なくとも一方に、個々の電圧パルスの立上り時間中に増加する電圧を印加するステップを含む方法。
【請求項４】
請求項３記載の複数のメモリセルを選択的にプログラムする方法において、
前記電圧を印加するステップが、前記メモリセルのソースおよびドレイン領域の少なくとも一方に、個々の電圧パルスの立上り時間の一部分の間、電位を印加し、続いて、前記立上り時間の残りの部分の間、段階的に増加される電圧を印加するステップを含む方法。
【請求項５】
請求項１記載の複数のメモリセルを選択的にプログラムする方法において、
前記共通コントロールゲート線が、ＮＡＮＤ構造に従うメモリセルのアレイの複数のワード線のうちの１本である方法。
【請求項６】
請求項１記載の複数のメモリセルを選択的にプログラムする方法において、
前記共通コントロールゲート線が、ＮＯＲ構造に従うメモリセルのアレイの複数のワード線のうちの１本である方法。
【請求項７】
請求項１記載の複数のメモリセルを選択的にプログラムする方法において、
前記共通コントロールゲート線にプログラミング電圧を印加するステップが、前記コントロールゲートに沿った前記複数のメモリセルのうちの前記少なくともいくつかのメモリセルがチャネル領域の下で深い空乏モードで操作されるように、プログラミング電圧を印加するステップを含み、前記ウェルと前記半導体基板との間の逆の導電性タイプの界面を順方向バイアスして、深い空乏領域のための電子を発生させる方法。
【請求項８】
請求項１記載の複数のメモリセルを選択的にプログラムする方法において、
前記複数のメモリセルのうちの前記他のメモリセルのソースおよびドレイン領域の少なくとも一方に電圧を印加するステップが、前記メモリセルのチャネル領域の導電性タイプを反転させるように、電圧を印加するステップを含む請求項１記載の方法。
【請求項９】
第１の導電性タイプの半導体基板ウェル内に形成された不揮発性メモリセルのアレイであって、電荷蓄積素子が、前記基板ウェルの表面にわたって、前記基板ウェル内部の第２の導電性タイプのソース領域とドレイン領域との間に位置決めされ、前記基板ウェルが、前記基板内部で、前記第２の導電性タイプの半導体材料と界面を形成し、前記メモリセルが、複数の直列接続ストリング内に配列され、ワード線が、前記複数のストリング内のメモリセルの電荷蓄積素子にわたって延在するアレイにおいて、前記ワード線のうちの共通の１本に沿った異なるストリングのメモリセルを選択的にプログラムする方法において、
前記ワード線のうちの共通の１本に沿った第１のグループのメモリセルのソースおよびドレイン領域を電気的に浮遊させるステップと、
前記第１のグループのメモリセルの前記電荷蓄積素子内に前記基板から電荷が注入されることが可能になるのに十分なプログラミング電圧を、前記共通ワード線に印加するステップと、
前記共通ワード線への前記プログラミング電圧の印加中に、前記共通ワード線に沿った第２のグループのメモリセルのソースおよびドレイン領域の少なくとも一方に、前記メモリセルのプログラミングを阻止するのに十分な電圧を印加するステップと、
を含むメモリセルを選択的にプログラムする方法。
【請求項１０】
請求項９記載のメモリセルを選択的にプログラムする方法において、
前記共通ワード線に沿った前記第２のグループのメモリセルのソースおよびドレイン領域の少なくとも一方に電圧を印加するステップが、前記第２のグループのメモリセルが一部を成している個別のストリングの他のメモリセルを介して、電位を印加するステップを含む方法。
【請求項１１】
請求項９記載のメモリセルを選択的にプログラムする方法において、
前記プログラミング電圧を印加するステップが、連続する電圧パルスを前記共通ワード線に印加するステップを含み、前記第２のグループのメモリセルのソースおよびドレイン領域の少なくとも一方に電圧を印加するステップが、プログラミングパルスの立上り時間中に、初めに、ある電位を印加し、次いで、前記パルス中に維持される増加された正の電圧を印加するステップを含み、前記電圧が、前記第２のグループのメモリセルが一部を成している個別のストリングの他のメモリセルを介して、前記第２のグループのメモリセルに印加される方法。
【請求項１２】
再プログラム可能な不揮発性メモリシステムにおいて、
ソース領域とドレイン領域との間にあるチャネル領域の上に位置決めされた少なくとも１つの電荷蓄積素子を個別に有する複数のメモリセルであって、前記ソースおよびドレイン領域が、第１の導電性タイプであり、前記第１の導電性タイプとは逆の第２の導電性タイプのウェル内部にあり、前記ウェルが、前記第１の導電性タイプの本体内部に、前記ウェルと前記本体との間の接合を伴って形成される複数のメモリセルと、
前記複数のメモリセルの前記電荷蓄積素子にわたって延在する複数のコントロールゲート線と、
前記複数のコントロールゲート線に接続され、アドレスに応答して、ある時間にわたって、前記コントロールゲート線のうちのアドレス指定されたコントロールゲート線にプログラミング電圧を印加する、第１のアドレス復号化および電圧供給回路と、
（ａ）前記アドレス指定されたコントロールゲート線にプログラミング電圧が印加される時間の間に、前記アドレス指定されたコントロールゲート線に沿ったメモリセルのうち、プログラムされるメモリセルのソースおよびドレイン領域を電気的に浮遊させ、かつ（ｂ）前記アドレス指定されたコントロールゲート線にプログラミング電圧が印加される時間の少なくとも一部分の間に、前記アドレス指定されたコントロールゲート線に沿った前記メモリセルのうち、プログラミングを阻止されるメモリセルのソースおよびドレイン領域の少なくとも一方を、前記複数のメモリセルの外部にある電圧源に接続する、ソースおよびドレイン領域に接続された第２のアドレス復号化および電圧供給回路と、
を備える再プログラム可能な不揮発性メモリシステム。
【請求項１３】
請求項１２記載の再プログラム可能な不揮発性メモリシステムにおいて、
前記第１の回路が、制御された継続時間を有する一連のプログラミング電圧パルスとしてプログラミング電圧を印加し、前記第２の回路が、前記プログラミング電圧パルスと同時に、しかし前記プログラミング電圧パルスの継続時間よりも短い継続時間で、プログラミングを阻止されるメモリセルのソースおよびドレイン領域の少なくとも一方を非ゼロ電圧に接続するメモリシステム。
【請求項１４】
請求項１２記載の再プログラム可能な不揮発性メモリシステムにおいて、
前記複数のメモリセルの前記電荷蓄積素子が、導電性のフローティングゲートを含むメモリシステム。
【請求項１５】
請求項１２記載の再プログラム可能な不揮発性メモリシステムにおいて、
前記複数のメモリセルの前記電荷蓄積素子が、非導電性の誘電体電荷捕捉材料を含むメモリシステム。
【請求項１６】
請求項１２記載の再プログラム可能な不揮発性メモリシステムにおいて、
前記複数のメモリセルが、アレイの列を形成するように直列に接続された少なくとも８個のメモリセルの複数のストリングのアレイの形に共に接続され、前記コントロールゲート線が、複数のストリング内のメモリセルの行にわたって延在するメモリシステム。
【請求項１７】
請求項１６記載の再プログラム可能な不揮発性メモリシステムにおいて、
メモリセルの前記ストリングが、前記ストリングの端部に選択トランジスタをさらに含み、さらに、前記第２の回路が、（ａ）プログラムされるメモリセルを含む第１のセットのストリングの一端を、前記ストリングの前記端部にある前記選択トランジスタを非導電状態にさせる電圧に接続し、かつ（ｂ）プログラミングを阻止されるメモリセルを含む第２のセットのストリングの一端を、前記ストリングの前記端部にある前記選択トランジスタを導電状態にさせる電圧に接続するメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再プログラム可能な不揮発性メモリの構造および操作に関し、特に、改良された基板ホットエレクトロン注入技法によるフラッシュ半導体メモリセルのプログラミングに関する。本願明細書で参照されるすべての特許、特許出願、論文およびその他の刊行物、文書などは、その全体が本願明細書において参照により援用されている。
【背景技術】
【０００２】
特に小さなメモリカードおよびフラッシュメモリドライブの形で今日使用されている、多くの商業的に成功している不揮発性メモリ製品が存在する。アレイの個々のメモリセルは、最も一般的にはドープされたポリシリコン材料からなる導電性のフローティングゲートを有する半導体基板上に形成され、そのフローティングゲートに、セルに記憶されるデータに従ったレベルまで電荷が蓄積される。フローティングゲートは、ソース領域とドレイン領域との間のチャネルの少なくとも一部分の上に位置決めされ、フローティングゲートと基板との間にはゲート誘電体がある。メモリセルのしきい値電圧は、フローティングゲートでの電荷の量によって制御される。
【０００３】
ＮＯＲおよびＮＡＮＤという現在最も一般的なメモリセルアレイの２つのクラスが存在し、これらは主に、メモリセルが接続し合わせられる様式が異なっている。ＮＯＲアレイでは、個々のセルのドレイン接続が、共に共通ビット線に並列に接続される。ＮＯＲメモリセルアレイの例、メモリシステム内でのそれらの使用法、およびそれらを製造する方法が、米国特許第５，０７０，０３２号（特許文献１）、第５，０９５，３４４号（特許文献２）、第５，３１５，５４１号（特許文献３）、第５，３４３，０６３号（特許文献４）、および第５，６６１，０５３号（特許文献５）、ならびに第６，２８１，０７５号（特許文献６）で説明されている。
【０００４】
ＮＡＮＤ構成では、８個、１６個、またはそれよりも多いメモリセルがストリング内で互いに直列に接続され、ストリングは、ストリングの各端部にある選択トランジスタによって、個別のビット線と共通電位との間に選択的に接続される。ワード線が、複数のストリングのメモリセルにわたって延在する。メモリシステムの一部としてのＮＡＮＤフラッシュメモリセルアレイ、およびそれらの動作の例が、米国特許第５，５７０，３１５号（特許文献７）、第５，７７４，３９７号（特許文献８）、第６，０４６，９３５号（特許文献９）、第６，３７３，７４６号（特許文献１０）、第６，４５６，５２８号（特許文献１１）、第６，５２２，５８０号（特許文献１２）、第６，７７１，５３６号（特許文献１３）、および６，７８１，８７７号（特許文献１４）、ならびに米国公開特許出願第２００３／０１４７２７８号（特許文献１５）を参照することによって知ることができる。
【０００５】
基板からの電子がゲート誘電体を通ってフローティングゲートに進むようにするための様々なプログラミング技法が存在する。最も一般的なプログラミング機構は、ブラウンおよびブリュワーにより編集された本「不揮発性半導体メモリ技術」，ＩＥＥＥプレス，第１．２項，９〜２５頁（１９９８年） (a Book edited by Brown and Brewer, “Nonvolatile Semiconductor Memory Technology," IEEE Press, section 1.2, pages 9-25 (1998)（非特許文献１）に記載されている。「ファウラー−ノルドハイム (Fowler-Nordheim)トンネリング」（第１．２．１項）と呼ばれる一技法は、コントロールゲートと基板チャネルとの間の電圧差によってフローティングゲート誘電体にわたって確立される高電界の影響下で、フローティングゲート誘電体を通して電子をトンネルさせる。別の技法、すなわち「ホットエレクトロン注入」と一般に呼ばれるドレイン領域内でのチャネルホットエレクトロン注入（第１．２．３項）は、セルのチャネルから、セルのドレインに隣接するフローティングゲートの領域内に電子を注入する。「ソース側注入」と呼ばれるさらに別の技法（第１．２．４章）は、ドレインから離れたチャネルの領域での電子注入のための状態を生み出すように、メモリセルチャネルの長さに沿って基板表面電位を制御する。また、ソース側注入は、カミヤらによる論文「高ゲート注入効率を有するＥＰＲＯＭセル」，ＩＥＤＭ技術ダイジェスト，１９８２年，７４１〜７４４頁 (Kamiya et al., “EPROM Cell with High Gate Injection Efficiency," IEDM Technical Digest, 1982, pages 741-744)（非特許文献２）、および米国特許第４，６２２，６５６号（特許文献１６）および第５，３１３，４２１号（特許文献１７）にも記載されている。「バリスティック注入」と呼ばれるさらなるプログラミング技法では、オグラらによる「ＥＥＰＲＯＭ／フラッシュ用のバリスティック直接注入を伴う低電圧、低電流、高速プログラミングステップの分離ゲートセル」，ＩＥＤＭ，１９９８年，９８７〜９９０頁 (Ogura et al., “Low Voltage, Low Current, High Speed Program Step Split Gate Cell with Ballistic Direct Injection for EEPROM/Flash," IEDM 1998, pages 987-990) （非特許文献３）に記載されているように、高電界が、短いチャネル内部に生成されて、電子を電荷蓄積素子に向けて直接加速させる。
【０００６】
「基板ホットエレクトロン注入」と呼ばれるさらに別のプログラミング技法は、チャネルの下の空乏領域に入る電子を電界によって基板表面に向けて加速させ、次いでゲート誘電体を通してフローティングゲートに向けて加速させる。このプログラミング機構の初期の記載が、エイタンらによる論文「基板ホットエレクトロン注入ＥＰＲＯＭ」，電子デバイスレターズによるＩＥＥＥ会報，第ＥＤ−３１巻，第７号，９３４〜９４２頁（１９８４年７月） (Eitan et al., “Substrate Hot-Electron Injection EPROM," IEEE Transactions on Electron Devices, vol. ED-31, no.7, pp. 934-942 (July 1984)（非特許文献４）に見られる。多くの異なる技法が、効率的なプログラミングのために基板内で十分な電子を発生させるために提案されている。エイタンらは、プログラムされるＥＰＲＯＭ（電気的にプログラム可能な読み出し専用メモリ）に隣接する基板の表面上にバイポーラデバイスを追加している。別の手法は、ｐ−ｎ接合が突抜け状態にされるときに空乏層内に電子を放出する埋設インジェクタを、メモリセルのチャネルの下で基板内に形成することである。例えば、ビージバーグらによる「ＶＩＰＭＯＳ−ＥＰＲＯＭ用途での新規な埋設注入構造」，電子デバイスレターズによるＩＥＥＥ会報，第３８巻，第１号，１１１〜１２０頁（１９９１年１月） (Wijburg et al., “VIPMOS-A Novel Buried Injector Structure for EPROM Applications," IEEE Transactions on Electron Devices, vol.38, no.1, pp. 111-120 (January 1991)（非特許文献５）、および米国特許第５，２１６，２６９号（特許文献１８）を参照されたい。
【０００７】
フラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）セルのフローティングゲートから電荷を除去する２つの一般的な消去技法が存在する。１つの消去技法は、ソース、ドレイン、基板、および他の（１つまたは複数の）ゲートに適切な電圧を印加することによって、基板に対してフローティングゲートを消去するものであり、その電圧は、フローティングゲートと基板との間の誘電体層の一部分を通して電子をトンネルさせる。もう一方の消去技法は、電子を、フローティングゲートから別のフローティングゲートに、それらの間に位置決めされた薄いトンネル誘電体層を通して伝達する。
【０００８】
所与のサイズのメモリカードおよび他のタイプのパッケージの記憶容量を高めるために、または容量を高めると共にサイズを縮小するために、シリコン基板の所与の領域内に記憶することができるデジタルデータの量を増加することが引き続き望まれている。データの記憶密度を増加するための一つの方法は、１つのメモリセルフローティングゲートにつき複数ビットのデータを記憶することである。これは、電荷蓄積のウィンドウ（窓）を３つ以上のレベルまたは範囲に分割することによって達成される。４つのそのような状態の使用は、各セルが２ビットのデータを記憶することができるようにし、１６の状態を有するセルは、４ビットのデータを記憶し、以下同様である。複数状態フラッシュＥＥＰＲＯＭ構造およびそれらの動作が、例として、米国特許第５，０４３，９４０号（特許文献１９）、第５，１７２，３３８号（特許文献２０）、および前述した第６，５２２，５８０号（特許文献１２）に記載されている。
【０００９】
フラッシュＥＥＰＲＯＭシステムで有用な別のタイプのメモリセルは、不揮発性で電荷を蓄積するために、導電性のフローティングゲートの代わりに、非導電性の誘電体材料を利用する。誘電体蓄積材料の１つの形態は、酸化珪素、窒化珪素、および酸化珪素（ＯＮＯ）から形成される３重層誘電体である。誘電体は、典型的には、メモリセルチャネルの上方で、導電性のコントロールゲートと半導体基板との間に挟まれる。誘電体電荷蓄積を使用する様々なＮＯＲおよびＮＡＮＤアレイが、米国公開特許出願第２００３／０１０９０９３号（特許文献２１）に記載されている。電子をセルチャネルから窒化物に伝達し、そこで電子が限定領域内に捕捉されて記憶されることで、誘電体記憶セルをプログラムする。
【００１０】
フローティングゲートメモリおよび誘電体記憶メモリに対する別の代替例は、捕捉された電子を蓄積するためにゲート酸化物内部に非常に小さな導電領域を埋め込む技法であり、一般にナノ結晶メモリと呼ばれる。米国特許第６，６５６，７９２号（特許文献２２）および第６，０９０，６６６号（特許文献２３）、ならびに米国公開特許出願第２００４／０１３０９４１号（特許文献２４）に記載されているように、これらのナノ結晶部位が、導電性フローティングゲートの代わりに堆積され、トンネル酸化物によって基板から分離され、かつ別の絶縁体によってコントロールゲートから分離される。ナノ結晶は、シリコン、ゲルマニウム、または様々な金属を含む多様な材料からなっていてよい。それらは、典型的には、ソースとドレインとの間の導電性チャネル領域全体を覆って多数のこれらのナノ結晶領域が存在するように、小さなサイズであり、互いから空間的に隔離されている。
【００１１】
また、前述した様々なプログラミング技法は、導電性フローティングゲートの代わりに、非導電性の誘電体電荷捕捉デバイスまたはナノ結晶を利用するメモリセルと共に使用することもできる。一般的な消去技法も使用される。
【特許文献１】米国特許第５，０７０，０３２号
【特許文献２】米国特許第５，０９５，３４４号
【特許文献３】米国特許第５，３１５，５４１号
【特許文献４】米国特許第５，３４３，０６３号
【特許文献５】米国特許第５，６６１，０５３号
【特許文献６】米国特許第６，２８１，０７５号
【特許文献７】米国特許第５，５７０，３１５号
【特許文献８】米国特許第５，７７４，３９７号
【特許文献９】米国特許第６，０４６，９３５号
【特許文献１０】米国特許第６，３７３，７４６号
【特許文献１１】米国特許第６，４５６，５２８号
【特許文献１２】米国特許第６，５２２，５８０号
【特許文献１３】米国特許第６，７７１，５３６号
【特許文献１４】米国特許第６，７８１，８７７号
【特許文献１５】米国公開特許出願第２００３／０１４７２７８号
【特許文献１６】米国特許第４，６２２，６５６号
【特許文献１７】米国特許第５，３１３，４２１号
【特許文献１８】米国特許第５，２１６，２６９号
【特許文献１９】米国特許第５，０４３，９４０号
【特許文献２０】米国特許第５，１７２，３３８号
【特許文献２１】米国公開特許出願第２００３／０１０９０９３号
【特許文献２２】米国特許第６，６５６，７９２号
【特許文献２３】米国特許第６，０９０，６６６号
【特許文献２４】米国公開特許出願第２００４／０１３０９４１号
【特許文献２５】米国公開特許出願第２００４／００５７２８３号
【非特許文献１】ブラウンおよびブリュワーにより編集された本「不揮発性半導体メモリ技術」ＩＥＥＥプレス，第１．２項，９〜２５頁（１９９８年）
【非特許文献２】カミヤらによる論文「高ゲート注入効率を有するＥＰＲＯＭセル」，ＩＥＤＭ技術ダイジェスト，１９８２年，７４１〜７４４頁
【非特許文献３】オグラらによる「ＥＥＰＲＯＭ／フラッシュ用のバリスティック直接注入を伴う低電圧、低電流、高速プログラミングステップの分離ゲートセル」，ＩＥＤＭ，１９９８年，９８７〜９９０頁
【非特許文献４】エイタンらによる論文「基板ホットエレクトロン注入ＥＰＲＯＭ」，電子デバイスレターズによるＩＥＥＥ会報，第ＥＤ−３１巻，第７号，９３４〜９４２頁（１９８４年７月）
【非特許文献５】ビージバーグらによる「ＶＩＰＭＯＳ−ＥＰＲＯＭ用途での新規な埋め込み注入構造」，電子デバイスレターズによるＩＥＥＥ会報，第３８巻，第１号，１１１〜１２０頁（１９９１年１月）
【発明の開示】
【００１２】
プログラムされるメモリセルに隣接するメモリセルに蓄積されている電荷のレベルを乱すのを回避するために、できるだけ低い電圧の使用によってデータでメモリセルをプログラムすることが望ましい。また、個々のメモリセルをプログラムするのに必要とされる電流の量を最小限にし、それにより電源回路に対する要求を低減し、かつ／または所与のレベルの電流を用いて並行してプログラムすることができるメモリセルの数を増加することが望ましい。さらに、メモリセルを非常に迅速にプログラムすることが望ましい。高いプログラミング速度および並列処理は、所与の量のデータをメモリにプログラムするのに必要とされる時間量を低減することによって、メモリシステムの性能を直に改良する。
【００１３】
これらの目的は、本発明の基板ホットエレクトロン注入技法によって達成され、その技法において、一般に、プログラミング電圧をコントロールゲートに印加することによってプログラムされるメモリセルは、それらのソースおよびドレインが電気的に浮遊する一方、やはりコントロールゲートにプログラミング電圧を受ける他のメモリセルも、それらのソースおよびドレインの少なくとも一方に電圧を印加することによって、プログラムされるのを阻止される。この技法は、共通のワード線または他のコントロールゲート線を共有するメモリセル行にある複数のメモリセルのうち、いくつかをプログラムし、他のものを阻止するのに特に有用である。また、プログラミングを阻止されるメモリセルは、それらのソースおよび／またはドレインに印加される電圧が時間と共に変化することがあり、プログラミング電圧パルスと同期してメモリセル基板の電圧をブーストし、それにより、基板と電荷蓄積素子との間に配置される誘電体層にわたる電圧が、プログラミングを行うのに十分に低く保たれるようにする。
【００１４】
本発明の追加の態様、利点、特徴、および実施例の詳細は、本発明の例示的な例の以下の説明に含まれ、この説明は、添付図面に関連付けて読まれるべきである。
【発明を実施するための最良の形態】
【００１５】
本発明のプログラミング原理を図１〜４に関連して一般に説明し、ＮＡＮＤメモリアレイを有するメモリシステムにおける本発明の第１の適用例を図５〜１０に関連して説明し、ＮＯＲメモリアレイに向けた本発明の第２の適用例を図１１〜１３に関連して説明する。
【００１６】
基板ホットエレクトロン注入プログラミング技法
２つのメモリセルＡおよびＢが、本発明の基板ホットエレクトロン注入プログラミング技法を例示するために図１に断面図で示されている。２つのセルは、共通のシリコン基板上に形成されている。ベースまたは内層１が、ｎ形導電性ドーピングを有する。基板の表面３に隣接するウェル２は、ｐ形導電性ドーピングを有し、したがって基板内部でｐ−ｎ接合４を形成する。メモリセルＡおよびＢはどちらも、ウェル２内に形成され、それぞれ同じ構造を有する。ｎ＋ドーピングを有するソースおよびドレイン領域５および６が、それらの間にチャネル領域７を有して基板表面３にわたって離隔されている。この例では、導電性のフローティングゲート８は、チャネル７を完全に横切って延在するが、別の方法として、チャネルを横切って一部分のみに延在し、別のゲート（１つまたは複数）がチャネルの残りの部分の上に位置決めされることもある。好ましくは、以下に述べるように、ｐウェル２の濃度よりも高い濃度を有するｐ形ドーピング１９が、ソースおよびドレイン領域の周りに局所的に配置される。
【００１７】
酸化物の薄層９が、典型的には、熱酸化によって基板の表面３上に成長されて、ゲート誘電体として働く。層９は、フローティングゲート８と基板表面３との間に挟まれる。フローティングゲート８の上に形成される誘電体１０は、典型的には、３層酸化物−窒化物−酸化物（ＯＮＯ）構造であり、または別のタイプの誘電体であり、好ましくは高い誘電率を有する。図１を横切る方向に延びる導体１１が、メモリセルＡおよびＢの両方にわたって延在する。フローティングゲート８の上に位置決めされる導体１１の部分が、メモリセルのためのコントロールゲートとして働く。したがって、線１１に印加される電圧ＶCGは、これらのコントロールゲートを介して両方のセルのフローティングゲート８と結合され、さらに、この電圧の一部は、メモリセルの個々の結合比に従って、メモリセルの基板チャネル７と結合される。線１１は、最も一般的には、典型的なメモリセルアレイの多数のワード線のうちの１本であるが、別の方法として、他のタイプのアレイにおける何らかの他のタイプのコントロールゲートであってもよい。フローティングゲート８および導電線１１は、典型的には、導電性のドープされたポリシリコン材料からなる。
【００１８】
線１１と結合されたメモリセルは、好ましくは、連続するプログラミング電圧ＶCGパルスを導体１１に印加することによって、それらの消去状態からプログラムされ、個々のセルの状態の読み出しベリファイが、プログラミングパルスの合間に行われる。各プログラミングパルスの電圧は、典型的には、その前のパルスの大きさよりも少し大きな大きさを有するようにされている。セルがその所望のプログラミング状態に達しているとベリファイされると、セルは、さらなるプログラミングを阻止され、その一方で、プログラミングパルスは、線１１に引き続き印加されて、他のメモリセルをプログラムする。線１１に沿ったすべてのセルがそれらの所期の状態にプログラムされているとベリファイされると、プログラミング操作が終了される。図１のメモリセルのためのプログラミングアルゴリズムのこの部分は、市販のフラッシュメモリで一般に使用され、前述した背景技術の欄で引用した参考文献の多くに、より完全に説明されている。
【００１９】
しかし、本発明は、従来技法のものとは異なるプログラミング機構を利用する。実施例における主要な相違は、線１１に沿った個々のメモリセルが、これらのプログラミングパルスの印加中に、プログラムされる、またはプログラミングを阻止されるように制御される様式である。それぞれの例を示すために、図１に示される状態は、プログラミングパルスの１つの間にプログラムされるメモリセルＡと、同じ時間にプログラムされるのを阻止されるメモリセルＢとを例示するように選択されている。メモリセルＢがそのプログラミング状態に達しているのでメモリセルＢのプログラミングが阻止されることがある一方、メモリセルＡはそのプログラミング状態に達していない。あるいは、メモリシステムが、メモリセルの消去状態をプログラミング状態の１つとして認識する場合、メモリセルＢがまったくプログラムされていないのでプログラミングが阻止されることがある。プログラミングは、十分に高いエネルギーを有する電子を基板２から誘電体層９を通してフローティングゲート８に注入することによって達成される。これらの電子は、表面３に向けて発生させて加速させる必要がある。
【００２０】
プログラムされるように、メモリセルＡは、そのソースおよびドレイン領域５および６が浮遊している。すなわち、それらの領域は、メモリセルの外部にある任意の電源電圧または接地電位と接続されていない。このとき、電子は、プログラミングＶCGパルスに応答して、メモリセルＡのフローティングゲート８に注入される。他方、１つの特定の実施形態では、メモリセルＢのソースおよびドレイン領域５および６の一方または両方が接地電位と接続され、このとき、同じプログラミングパルス中に、電子がメモリセルＢのフローティングゲート８に注入されるのを妨げる。このプログラミング技法は、様々な構造のメモリセルアレイ内に簡単に実装されるという大きな利点を有し、そのような構造の２つの例を以下に説明する。エネルギー電子の注入効率は高く、その結果、この技法の使用によって、プログラミングに必要とされる電流が減少され、プログラミングの速度が増加される。
【００２１】
メモリセルＡをプログラムするための電子源は、基板内部のｐ−ｎ接合４である。線１１を介してメモリセルＡのコントロールゲートに印加されるプログラミングパルスＶCGは、パルスの一部分の間に、セルを深い空乏モードで動作させる。そのようなモードにあり、かつプログラミングパルス電圧ＶCGが十分に高いとき、空乏領域１２は、ウェル２を通ってｐ−ｎ接合４まで打ち抜かれている。これにより、ｐ−ｎ接合４が順方向バイアスされ、したがって電子を空乏領域１２に供給する。コントロールゲート線１１での電圧から誘発されるフローティングゲート８での電圧によって、空乏領域１２内部に電界が生成される。この電界により、注入された電子が表面３に向かって加速され、電子のいくらかの比率が、誘電体９を通ってフローティングゲート８に注入されるのに十分なエネルギーを有するようになる。プログラミングパルスＶCGの最後に、空乏領域１２はウェル２内部で収縮し、それによりｐ−ｎ接合４は、少なくとも、プログラミングに必要な数ほど多くは電子を供給しなくなる。
【００２２】
図２は、プログラミング中の図１の断面Ａ−Ａを通るエネルギーバンド図を示す。線１１１は、Ｖｓｕｂが接地された状態でＶCGがコントロールゲート１１に印加されたときの、コントロールゲート１１のフェルミエネルギー準位を示す。簡単にするために、ＯＮＯ領域１１０は、単一のエネルギー準位を有するものとしてバンド図中に示されているが、実際には、この領域を構成する材料に対応する様々なエネルギーギャップの領域を有する。フローティングゲート電位が線１０８によって表され、線１０７が、ゲート酸化物ｐウェル表面（表面７、図１のメモリセルＡ）付近でのｐウェルにおける表面電位を表す。ＯＮＯ（誘電体１０、図１のメモリセルＡ）、ゲート酸化物（ゲート誘電体９、図１のメモリセルＡ）にわたる電圧降下、さらにはｐウェルにわたる電圧降下が存在することが見られる。図２の線１０２／１０１は、ｐウェルとｎ基板との接合を表す。ｎ基板の擬フェルミ準位は、ｐウェルの準位よりも高く示されているが、ｐウェルを通って空乏化するコントロールゲートからの電界が、この接合をわずかに順方向バイアスさせて、電子源を提供する。ｐ−ｎ接合４から領域２内に注入される電子は、酸化物障壁１０７ａの電位エネルギーよりも高い電位エネルギーを有し、いくつかの電子は、この障壁を通り越えることができ、フローティングゲート（フローティングゲート８、図１のメモリセルＡ）の電位ウェル１０８内に捕捉される。
【００２３】
それぞれウェル２および基板領域１に印加される電圧ＶｗおよびＶｓｕｂは、好ましくは共に接続されて、ｐ−ｎ接合４の順方向バイアスを回避するのに十分な値に設定される。これは、ｐ−ｎ接合４の順方向バイアスが、ウェル２内に形成されるセルのすべてに関して電子を供給するからである。説明しているプログラミング技法の利点は、メモリセルが共通のウェル２内部に形成されるときでさえ、ｐ−ｎ接合４の順方向バイアスが、各メモリセルごとに選択して制御されることである。プログラミングパルスＶCGの少なくとも一部分の間に、セルが結果としてその深い空乏モードとなっている状態で、メモリセルのソースおよびドレイン領域を浮遊させて、それにより電子を発生することによって、プログラミングのために個々のメモリセルに電子が供給される。各セル内に個別の埋設ｐ−ｎ接合を形成する必要はない。さらに、他のｐ−ｎ接合から絶縁された各セルのための個別のｐ−ｎ接合を提供して、各セルの接合にわたる電圧がセルの外部から個別に制御されるようにする必要はない。説明しているプログラミング技法は、典型的な二重または三重ウェルＣＭＯＳプロセスによって形成されるメモリセルのアレイに良く適合する。
【００２４】
メモリセルのプログラミングを阻止するために、図１でのメモリセルＢに関して例示されるように、メモリセルのソースおよびドレイン領域５および６の少なくとも一方が、接地電位など何らかの外部電圧と接続される。これらの条件の下では、電荷は、メモリセルＢのフローティングゲート８に注入されない。この結果、図に示されているように、ソースおよびドレイン領域の少なくとも一方での電圧がチャネル７を反転させ、ウェル２内部の空乏領域１３がｐ−ｎ接合４に達するのを妨げる。ｐ−ｎ接合４は、フローティングゲート８に注入するための電子を提供するように順方向バイアスされず、プログラミングは行われない。チャネル７からのチャネルホットエレクトロン注入など何らかの他の機構によって不慮のプログラミングが生じるのを回避するために、メモリセルＢのソースおよびドレイン領域５および６での電圧の任意の相違は最小限にされる。
【００２５】
図３Ａは、プログラミングが阻止されるときの、図１の断面Ｂ−Ｂを通るエネルギーバンド図を示す。この場合、フローティングゲート８の下のメモリセルＢのチャネル７が、反転されてｎ形になる。これは、ソース接合６が、コントロールゲート電圧よりも低い電位に接続されて、コントロールゲートからの電界に応答して電子を供給することができるからである。ソース６の電圧Ｖｓが、基板１の電圧Ｖｓｕｂに等しくなるように選択される場合、この反転領域は、ｐウェル−ｎ基板接合を遮蔽し、この接合は順方向バイアスされない。このとき、全コントロールゲート電圧が、ＯＮＯ−ＦＧ−ゲート酸化物領域にわたって降下されることが観察される。結果として生じるフローティングゲートの電位は十分に低くなければならず、それにより、結果として生じる電界は、阻止すべきセルに電荷を追加することになる酸化物９をわたるフローティングゲートへのファウラー−ノルドハイムトンネリングを引き起こすには十分でなくなる。
【００２６】
図３Ｂは、プログラミングが阻止されるときの、図１のメモリセルＢの断面Ｂ−Ｂを通るエネルギーバンド図を示すが、この場合、ソース電圧Ｖｓは０よりも大きく、典型的には数ボルトである。これにより、空乏領域は、ｐウェルを通って延在するが、ｐウェル−ｎ基板接合には達しない。空乏領域の深さは、電圧Ｖｓと、領域２内のドーピングとに依存する。それにもかかわらず、フローティングゲート酸化物９にわたる正味の電圧は、図３Ａの電圧に比べて低減される。
【００２７】
メモリセルＡに関して、図２によって例示される深い空乏のバイアス状態は、過渡的にのみ存在することができる。表面に達する電子のいくつかは、表面の下に蓄積して、反転領域を生成する。この誘発された反転領域は、基板を遮蔽し、フローティングゲートからの電界線を終端させる。空乏領域は崩壊し、エネルギーバンド図は、図３Ｂに示されている図に似たものとなる。
【００２８】
ソースおよびドレインの下の高ｐ形ドーピング１９は、ソースまたはドレイン領域がｐウェル２を通って空乏化して、選択されたセルが阻止されるべきときにこれらの領域内への電子注入を引き起こすのを防止するために導入される。この効果は、これらの領域においてウェルドーピングを局所的に増加させることであり、それにより、最大空乏深さは、注入接合４から安全に離れる。ドーピング１９は、ソースおよびドレイン接合を完全に取り囲んで示され、これらの接合が形成されるのと同時に簡単に導入することができる。しかし、ソースまたはドレインとｎ形領域１との間に位置されることのみが必要であり、これらの比較的狭い領域に高いドーピングを閉じ込めるために、イオン注入などの代替の製造技法を採用することもできる。
【００２９】
説明したｐウェル２は、従来のＣＭＯＳプロセスと同様に形成されることがあるが、プログラミング注入効率は、注入に有利となるようにドーピングプロファイルが調整される場合に向上させることができる。これは、シリコン表面３のいくぶん下にピークドーピング濃度を位置させることによって達成することができ、その結果、電界は、表面に向かって高くなり、好適には、注入された電子をフローティングゲートに向けて加速させ、電子が散乱してエネルギーを損失する機会を最小にし、電子が酸化物−シリコン界面３を超えて注入される可能性を最大にする。
【００３０】
説明している新たなプログラミングの主要な利点は、コントロールゲートのプログラミング電圧ＶCGを、他の技法が使用されるときほど高くする必要がないことである。これは、図１のメモリセルＡの場合など深い空乏モードで動作するときに、結合比の増加が生じることに起因する。結合比のこの増加を想定するための別の方法は、コントロールゲートがフローティングゲートの電位をどれほど良く制御するかに関して考慮することである。それらが緊密に結合されている場合、コントロールゲートでの電圧の高い割合がフローティングゲートに現れる。それらが緩く結合されている場合、フローティングゲートでの電圧は、より接地に近くなる。この効果は、しばしば結合比と表現され、コントロールゲートとフローティングゲートとの間のキャパシタンスを、フローティングゲートからすべての他のノードへの総キャパシタンスで割った値として定義される。接地に対するフローティングゲートキャパシタンスが低いとき、結合比は高く、フローティングゲート電位は比較的高い。（プログラムされる）図１のメモリセルＡに関しては、ゲート酸化物キャパシタンスが、表面と基板との間でのはるかに小さな深い空乏層キャパシタンスと直列であるので、接地に対するキャパシタンスは非常に低い。（阻止される）図１のメモリセルＢに関しては、チャネルが導電状態であり、ソースが接地しているので、接地に対するキャパシタンスは高く、ゲート酸化物キャパシタンスとなる。フローティングゲートは、コントロールゲート電圧に対して、より低い比率の電圧を有する。
【００３１】
しかし、電圧ＶCGは、いくつかの場合には、メモリセルＢを不慮にプログラムする危険性を高めるほどの高さになる可能性がある。これは、非常に薄いゲート酸化物層９と、その層９が導通する前に耐えることができる制限された電圧ストレスとにより生じ得る。基板チャネル７とフローティングゲート８との間の電圧が、中間酸化物層９が耐えられることができる電圧を超える場合、結果として、電子が酸化物を通って移動する。チャネル７の電圧は、メモリセルＢのソースおよび／またはドレイン領域５および６に印加される外部電圧によって制御されるので、それらの一方または両方を接地電位にすることが、ゲート酸化物層９にわたって高い電界をもたらす可能性がある。これが不慮のプログラミングの危険を高めるか否かは、ＶCGの最大レベル、誘電体層９の厚さ、およびその誘電率に依存する。
【００３２】
この危険が存在する場合、メモリセルＢのチャネル領域７の電圧は、コントロールゲート線１１に印加される個々のプログラミングパルス中に、制御された様式で、外部電源からバイアスする、またはブーストすることができる。外部電源からのソースまたはドレインのバイアスは、常に実用的というわけではないが簡単であり、チャネル領域７のブーストは、好ましい実施形態である。図４を参照すると、曲線（Ａ）は、図１の導電線１１に印加されるプログラミングパルスの一例を示し、パルスのリーディングエッジ１４を明確に示すために時間スケールを広げられている。図４の曲線（Ｂ）は、接地または何らかの他の固定された電位でドレインを維持せずに、メモリセルＢのドレイン５に同時に印加される電圧関数を例示する。時間ｔ２で、プログラミングパルス（Ａ）のリーディングエッジが何らかの所定の電圧１５に達した後、ドレイン５で電圧パルス（Ｂ）が開始される。ＶDのパルスの立上り時間は、より低い量のキャパシタンスがドライブされるので、ＶCGのパルスの立上り時間よりもはるかに小さくなりやすい。
【００３３】
その結果、時間ｔ１とｔ２の間で、メモリセルＢの誘電体層９にわたる電圧が増加するが、その増加は、時間ｔ２で始まるドレインでの電圧の増加によって上限を定められる。すなわち、誘電体層９にわたる電圧がプログラミングパルス中に最大ＶCGに達するのではなく、この電圧は、最大電圧ＶCGとＶD との差の値で上限を定められ、ここでＶCGは、図１のコントロールゲート１１での電圧であり、ＶD は、ドレイン接合５での電圧である。本願明細書で後述するＮＡＮＤアレイのメモリセルをプログラムする場合には、誘電体層にわたる電圧は、チャネルブーストによってさらに低減させることができる。これは、誘電体層９の導通によりメモリセルＢの任意のプログラミングが生じる可能性を大幅に低減する。プログラミングパルスのリーディングエッジ１４の上昇率よりも低い上昇率で時間ｔ１とｔ２との間で徐々に増加する電圧ＶD を用いるなど、図４の曲線（Ｂ）として示されるものとは別の電圧関数によって、同じ結果が得られることもある。
【００３４】
説明しているプログラミング技法の別の利点は、セルＡ（図１）のプログラミングを自己制御式のものにすることができることである。電荷がフローティングゲート８に蓄積するとき、その負の電荷が、フローティングゲート８と結合された制御線１１での正のプログラミング電圧の効果を相殺する。蓄積された電荷が、制御線１１に印加される特定の電圧に対して十分になるとき、空乏領域１２がｐ−ｎ接合４から後退し、したがって、ｐ−ｎ接合４は、プログラミングのための大きな量の電子を供給するのを止める。
【００３５】
また、プログラミングパルスが印加される前に、阻止すべきメモリセルを初めに調整する必要なく、メモリセルＡおよびＢの選択的なプログラミングおよび阻止が同時に行われることに留意されたい。
【００３６】
図１の例示のメモリセルはフローティングゲート８を利用するが、そうではなく、セルが誘電体電荷捕捉材料を使用することもある。誘電体電荷蓄積素子の使用は、前述した背景技術においてすでに一般的に論じた。図１のフローティングゲート８が省かれ、そのような誘電体が、少なくともチャネル領域７内で、基板表面３と導体１１との間に挟まれる。誘電体は、３層ＯＮＯによるものであってよく、電荷は、中央の窒化物層内に捕捉される。電荷は、他のプログラミング技法で生じるようにただ１つの特定の領域内ではなく、チャネル領域７に沿って電荷捕捉誘電体に沿って実質的に一様に蓄積されやすい。別法として、誘電体電荷捕捉材料の代わりにナノ結晶が使用されることもある。
【００３７】
メモリセルＡをプログラムするための電子源として働くｎ領域１は、図１では基板として示され説明されているが、ｐ基板内部に含まれるｎウェルであってもよい。これは、以下に述べるＮＡＮＤシステムの実施例で特に有利であり、ＮＡＮＤシステムの実施例では、この同じｎ領域が、消去サイクル中にｐ基板から絶縁される。典型的には、高い正の電圧がｎ領域に印加され、電子は、ファウラー−ノルドハイムトンネリングによってフローティングゲートまたは誘電体蓄積領域から除去される。ｐ基板から離れた絶縁ｎウェルの使用は、チップの周縁部でのＣＭＯＳ復号化回路の構成を容易にする。
【００３８】
また、別法として、図１の層１および２の一部分または厚さ全体を、エピタキシャル層、好ましくは、基板の選択された部分の上に形成された選択エピタキシャル層内に形成することができる。
【００３９】
さらに、ｎドープ層１内部のドーピングは、電子の注入を向上させるために、ｐ−ｎ接合４付近で増加されることがある。この増加されたドーピングは、構造内部の深さに応じて不一様な、層２を通したイオンの注入によって達成することができる。
【００４０】
図１に関して説明したプログラミング技法は、フローティングゲートであるか、または電荷捕捉誘電体であるかにかかわらず、各電荷蓄積素子において、複数の状態、すなわち１ビットよりも多いデータを記憶するために使用することもできる。その場合、電荷は、それぞれが素子の１つの蓄積状態を示す３つ以上の範囲内で、電荷蓄積素子に蓄積される。４つのそのような範囲、または３つの範囲および消去状態が典型的には使用され、それにより、各電荷蓄積素子において２ビットのデータを記憶する。
【００４１】
ＮＡＮＤアレイでの利用
具体的な例を提供するために、図５〜９を参照して、本発明の様々な態様が実装される特定の不揮発性メモリシステムを説明する。図５は、フラッシュメモリシステムのブロック図である。メモリセルアレイ２１は、列制御回路２２、行制御回路２３、ｃソース制御回路２４、およびｃ−ｐウェル制御回路２５によって制御されるマトリックス内に配列された複数のメモリセルＭを含む。列制御回路２２は、メモリセルアレイ２１のビット線（ＢＬ）に接続されて、メモリセル（Ｍ）に記憶されたデータを読み出し、プログラミング操作中にメモリセル（Ｍ）の状態を決定し、ビット線（ＢＬ）の電位レベルを制御してプログラミングを促進するか、またはプログラミングを阻止する。行制御回路２３は、ワード線（ＷＬ）に接続されて、ワード線（ＷＬ）の１つを選択し、読み出し電圧を印加し、列制御回路２２によって制御されるビット線電位レベルと組み合わせられるプログラミング電圧を印加し、メモリセル（Ｍ）が形成されるｐ形領域（図７では「ｃ−ｐウェル」３１と表記される）の電圧と結合される消去電圧を印加する。ｃソース制御回路２４は、メモリセル（Ｍ）に接続された共通ソース線（図６で「ｃソース」と表記される）を制御する。ｃ−ｐウェル制御回路２５は、ｃ−ｐウェル電圧を制御する。
【００４２】
メモリセル（Ｍ）に記憶されたデータは、列制御回路２２によって読み出され、Ｉ／Ｏ線およびデータ入出力バッファ２６を介して外部Ｉ／Ｏ線に出力される。メモリセルに記憶すべきプログラムデータは、外部Ｉ／Ｏ線を介してデータ入出力バッファ２６に入力され、列制御回路２２に転送される。外部Ｉ／Ｏ線は、コントローラ４０に接続される。
【００４３】
フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ４０と接続された外部制御線に接続されたコマンドインターフェイスに入力される。コマンドデータは、どの操作が要求されているかをフラッシュメモリに知らせる。入力されたコマンドは、状態マシン２８に転送され、この状態マシン２８が、列制御回路２２、行制御回路２３、ｃソース制御回路４、ｃ−ｐウェル制御回路２５、およびデータ入出力バッファ２６を制御する。状態マシン２８は、フラッシュメモリのステータスデータを出力する。
【００４４】
コントローラ４０は、パーソナルコンピュータ、デジタルカメラ、および個人用携帯情報端末（ＰＤＡ）などのホストシステムと接続されるか、または接続可能である。メモリアレイ２１にデータを記憶する、またはそこからデータを読み出すなどのコマンドを開始し、そのようなデータを提供または受信するのがホストである。コントローラ４０は、そのようなコマンドをコマンド信号に変換し、このコマンド信号は、コマンド回路２７によって解釈して実行することができる。また、コントローラは、典型的には、メモリアレイに書き込まれる、またはそこから読み出されるユーザデータのためのバッファメモリを含む。典型的なメモリシステムは、コントローラ４０を含む１つの集積回路チップ４１と、それぞれメモリアレイ、ならびに関連する制御回路、入出力回路、および状態マシン回路を含む１つまたは複数の集積回路チップ４２とを含む。システムのメモリアレイとコントローラ回路を１つまたは複数の集積回路チップにまとめて集積することが趨勢となっている。メモリシステムは、ホストシステムの一部として埋め込まれることがあり、またはホストシステムの嵌合ソケット内に着脱可能に挿入可能なメモリカードに含まれることがある。そのようなカードは、通常、メモリシステム全体を含む。しかし、別法として、コントローラとメモリアレイとが、互いに着脱可能に取り付けられる個別のカードに提供されることもある。そのような場合、メモリカードは、図５で破線の右に例示される関連する周辺回路を含む。
【００４５】
図６を参照して、メモリセルアレイ２１の例示的な構造を説明する。ＮＡＮＤタイプのメモリセルアレイを説明する。特定の例では、メモリセル（Ｍ）は、１０２４個のブロックに分割される。各ブロックに記憶されるデータが、同時に消去される。したがって、ブロックは、同時に消去可能な複数のセルの最小単位である。各ブロックにおいて、この例では８，５１２の列が存在し、それらは、偶数列と奇数列に分割される。また、ビット線も、偶数ビット線（ＢＬｅ）と奇数ビット線（ＢＬｏ）に分割される。フローティングゲートでワード線（ＷＬ０〜ＷＬ３）それぞれと結合される４つのメモリセルが、直列に接続されて、ＮＡＮＤセルユニットストリングを形成する。ＮＡＮＤセルユニットの１つの末端が、第１の選択ゲート線（ＳＧＤ）にゲート電極が結合された第１の選択トランジスタ（Ｓ）を介して、対応するビット線（ＢＬ）に接続され、別の末端が、第２の選択ゲート線（ＳＧＳ）にゲート電極が結合された第２の選択トランジスタ（Ｓ）を介して、ｃソースに接続される。簡単にするために、各セルユニット内に４個のフローティングゲートトランジスタが含まれているものとして示されているが、より典型的には、８個、１６個、さらには３２個など、より多数のトランジスタが使用される。
【００４６】
ユーザデータの読み出しおよびプログラミング操作中、この特定の例では、４，２５６個のセル（Ｍ）が同時に選択される。選択されるセル（Ｍ）は、同じワード線（ＷＬ）、例えばＷＬ２と、同じ種類のビット線（ＢＬ）、例えば偶数ビット線ＢＬｅ０〜ＢＬｅ４２５５とを有する。したがって、５３２バイトのデータを同時に読み出すまたはプログラムすることができる。同時に読み出されるまたはプログラムされるこれらの５３２バイトのデータが、論理ページを形成する。したがって、１つのブロックが、少なくとも８つの論理ページを記憶することができる。各メモリセル（Ｍ）が２ビットのデータを記憶する、すなわちマルチレベルセルであるとき、１つのブロックが１６ページを記憶する。各ワード線に沿った行内のメモリセルの数をさらに増加して、メモリセルの電荷蓄積素子がそれぞれ１ビットのデータを記憶するときにデータの２つ以上の論理ページを記憶することができ、マルチ状態操作ではより多くなる。米国公開特許出願第２００４／００５７２８３号（特許文献２５）に記載されている別の実施形態では、前述したようにあらゆる他のビット線ではなく、隣接するビット線のグループが一緒にプログラムされる。
【００４７】
図７は、ビット線ＢＬとｃソース線との間に接続されたメモリセルユニットの２つの直列ストリングに沿って、ビット線（ＢＬ）の方向で、図６に概略的に示されているタイプのＮＡＮＤセルユニットの断面図を示す。ｐ形半導体基板２９の表面に、ｐ形領域ｃ−ｐウェル３１が形成され、ｃ−ｐウェルは、ｃ−ｐウェルをｐ形基板２９から電気的に絶縁するようにｎ形領域３０によって取り囲まれる。ｎ形領域３０は、第１の接触孔（ＣＢ）およびｎ形拡散層界面を介して、第１の金属Ｍ０からなるｃ−ｐウェル線に接続される。また、ｐ形領域ｃ−ｐウェル３１は、第１の接触孔（ＣＢ）およびｐ形拡散層界面を介して、ｃ−ｐウェル線に接続される。ｃ−ｐウェル線は、ｃ−ｐウェル制御回路２５に接続される（図５）。
【００４８】
各メモリセルは、セルに記憶されているデータに対応する電荷量を蓄積するフローティングゲート（ＦＧ）と、ゲート電極を形成するワード線（ＷＬ）と、ｎ形導電性のドレインおよびソース領域３２とを有する。フローティングゲート（ＦＧ）は、ゲート酸化物被膜３４を介してｃ−ｐウェルの表面上に形成される。ワード線（ＷＬ）は、絶縁体被膜３５を介してフローティングゲート（ＦＧ）上に積層される。ソース電極は、第２の選択トランジスタ（Ｓ）および第１の接触孔（ＣＢ）を介して、第１の金属（Ｍ０）からなる共通ソース線（ｃソース）に接続される。共通ソース線は、図５のｃソース制御回路２４に接続される。ドレイン電極は、第１の選択トランジスタ（Ｓ）と、第１の接触孔（ＣＢ）と、第１の金属（Ｍ０）の中間配線と、第２の接触孔（Ｖ１）とを介して、第２の金属（Ｍ１）からなるビット線（ＢＬ）に接続される。ビット線は、列制御回路２２に接続される。
【００４９】
図８および９は、ワード線（ＷＬ２）の方向で、それぞれメモリセルの断面図（図７の断面８−８）および選択トランジスタの断面図（図７の断面９−９）を示す。各列が、基板内に形成されて絶縁材料で充填されたトレンチによって近隣の列から絶縁され、シャロートレンチアイソレーション (shallow trench isolation) （ＳＴＩ）として知られている。フローティングゲート（ＦＧ）は、ＳＴＩ、ワード線（ＷＬ）、および中間誘電体層３５によって互いから絶縁される。選択トランジスタ（Ｓ）のゲート電極（ＳＧ）は、フローティングゲート（ＦＧ）およびワード線（ＷＬ）と同じ形成プロセスステップにおいて形成されるので、積層ゲート構造を示す。これら２つの選択ゲート線（ＳＧ）は、それらの端部（図示せず）で接続し合わせられる。別法として、選択ゲート線（ＳＧ）は、それらを分離する絶縁体を選択的に除去するために追加のマスキング操作を使用して、アレイ内部で局所的に接続し合わせられることがある。
【００５０】
図１０を参照すると、図６の直列接続ＮＡＮＤメモリセルストリングのうちの２つが示され、図１〜４に関して前述したように操作される。この例では、ストリングの一方におけるメモリセルＡがプログラムされ、他方のストリングにおける同じワード線ＷＬ２に沿ったメモリセルＢが、プログラムされるのを阻止される。特定のＮＡＮＤアレイでは、そのメモリセルが順にプログラムされ、すなわち、まずソース接続に隣接するワード線ＷＬ０に沿った行内のメモリセル、次いで一度に１行ずつ順次に、ＷＬ１に沿った行、次いでＷＬ２に沿った行、次いでＷＬ３に沿った行がプログラムされ、以下同様である。この例では、メモリセルＡおよびＢがワード線ＷＬ２に沿い、これは、ワード線ＷＬ０およびＷｌ１に沿ったメモリセルがすでにプログラムされ、ワード線ＷＬ３に沿ったメモリセルは消去されたままであることを意味する。プログラミング電圧がワード線ＷＬ２に印加されるときにメモリセルＡのプログラミングを可能にするように、電圧がビット線ＢＬ０に印加される。メモリセルＢのプログラミングを阻止するように、電圧がビット線ＢＬ１に印加され、それと同時に、ＷＬ２が、プログラミング電圧でドライブされる。ｃソース線は、典型的には接地電位に保たれ、あるいはわずかに正であり、チャネルとｃソース線との間の漏れまたは破断の可能性を最小限にする。他の実施形態では、ワード線をプログラムする順序を変えることができる。１つの手法は、ＷＬ０、次いでＷＬ２、次いでＷＬ１をプログラムし、引き続きこのように交互にプログラムするものである。
【００５１】
図１０のメモリセルＡのプログラミングは、図１に関して前述したように、そのソースおよびドレイン領域が浮遊している状態で行われる。したがって、メモリセルＡを含むストリングのドレイン側スイッチングトランジスタ４４とソース側スイッチングトランジスタ４５とは、プログラミング中に非導電状態になる（オフに切り替えられる）。ドレイン側スイッチングトランジスタ４４は、例えばそのゲートで３ボルトを有しているにもかかわらず、非導電状態になる。これは、ビット線ＢＬ０にも３ボルトが印加されるからである。ソース側スイッチングトランジスタ４５は、そのゲートに０ボルトが印加されるので、非導電状態になる。したがって、スイッチングトランジスタ４４と４５の間のメモリセルの全ストリングのソースおよびドレイン領域が浮遊している。
【００５２】
図１０のメモリセルＢのプログラミングを阻止するために、メモリセルＢを含むストリングのドレイン側スイッチングトランジスタ４６は、ビット線ＢＬ０に印加される電圧とは異なる電圧をそのビット線ＢＬ１に印加することによって、同時に導電状態にされる（オンに切り替えられる）。例えばＢＬ１が接地電位で保たれ、中間ワード線（この場合はＷＬ３のみ）が接地に保たれる場合、メモリセルＢのドレインは接地電位となる。メモリセルＢに隣接するＷＬ３に沿ったメモリセルがオフに切り替えられるにもかかわらず、メモリセルＢがまだプログラムされていないのでスイッチングトランジスタ４７からメモリセルＢのドレインにゼロボルトを渡し、したがってメモリセルＢは、負のしきい値を有する消去状態になる。
【００５３】
主に図４に関して前述したように、メモリセルＡをプログラムする全サイクル中にメモリセルＢのドレインを接地電位で保つのではなく、各プログラミングパルスの立上り時間の開始部分の間にのみ接地電位で保ち、次いでドレイン電圧をいくぶん正の電圧に切り替えることが好ましいことがある。これは、初めにＢＬ１の電圧を接地に保ち、次いでＢＬ０と同じ電圧まで、しかし図４の時間ｔ２で上昇させることによって行うことができる。ＶCGの電圧が引き続き上昇するとき、それに伴って、ワード線（および関連するソースおよびドレイン領域）の下でのチャネル電位も上昇し、それによりゲート酸化物にわたる正味の電界を低減する。ドレイン電圧が（選択ゲートトランジスタのしきい値電圧よりも低い）選択ゲートでの電圧に達するｔ２のわずかに後の時間に、選択ゲートはチャネルを遮断し、チャネルが浮遊し、チャネル電位は、コントロールゲート電圧が引き続き上昇するにつれて上昇する。これは、ｐウェル内に空乏を引き起こすが、残りの電圧上昇は、空乏をｎ基板ｐウェル接合（図１のｐ−ｎ接合４）に到達させてフローティングゲートに電子を注入するには十分でない。コントロールゲート電圧の残りの上昇の大きさによっては、結果として生じるフローティングゲート酸化物にわたる電界は、ＶD がチャネルに直接印加される図１の構造内で得られるものよりも低くなることがある。
【００５４】
ＮＯＲアレイでの利用
本発明の様々な態様を組み込む例示的なメモリシステムが、図１１のブロック図に概略的に例示されている。多数の個別にアドレス指定可能なメモリセル５１が、行および列の規則的なアレイ内に配列されるが、セルの他の物理的な配置も当然可能である。セルのアレイ５１の列に沿って延在するものとして本願明細書で表されるビット線は、線５５を介して、ビット線デコーダおよびドライバ回路５３と電気的に接続される。セルのアレイ５１の行に沿って延在するものとしてこの説明で表されるワード線は、線５７を介して、ワード線デコーダおよびドライバ回路５９に電気的に接続される。接続線がアレイ５１内のメモリセルの列に沿って延在している選択ゲートは、線６３を介して、選択ゲート線デコーダおよびドライバ回路６１に電気的に接続される。各デコーダ５３，５９，６１は、メモリコントローラ６７からバス６５を介してメモリセルアドレスを受信する。また、デコーダおよび駆動回路も、この制御およびステータス信号線６９，７１，７３を介してコントローラ６７に接続される。
【００５５】
コントローラ６７は、線７５を介してホストデバイス（図示せず）に接続可能である。ホストは、パーソナルコンピュータ、ノートブックコンピュータ、デジタルカメラ、オーディオプレーヤ、様々な他のハンドヘルド電子デバイスなどであってよい。図１１のメモリシステムは、一般に、ＰＣＭＣＩＡ、コンパクトフラッシュ（登録商標）協会、ＭＭＣ（登録商標）協会、セキュアデジタル（ＳＤ）カード協会、その他からの１つなど、いくつかの既存の物理的および電気的規格に従ったカードに実装される。カードフォーマット時、線７５は、ホストデバイスの相補コネクタとインターフェイスするカードのコネクタ内で終端する。多くのカードの電気インターフェイスは、ＡＴＡ規格に従い、メモリシステムは、磁気ディスクドライブであるかのようにホストに対して現れる。他のメモリカードインターフェイス規格も存在する。別法として、図１１に示されているタイプのメモリシステムが、ホストデバイスに埋め込まれることもある。
【００５６】
デコーダおよびドライバ回路５３，５９，６１は、この制御およびステータス線６９，７１，７３での制御信号に従って、バス６５を介してアドレス指定された際に、アレイ５１のこの線に適切な電圧を発生して、プログラミング、読み出し、および消去機能を実行する。電圧レベルおよび他のアレイパラメータを含む任意のステータス信号が、アレイ５１によって、同じ制御およびステータス線６９，７１，７３を介してコントローラ６７に提供される。回路５３内部の複数のセンス増幅器が、アレイ５１内部のアドレス指定されたメモリセルの状態を示す電流または電圧レベルを受信し、読み出し操作中に、それらの状態に関する情報を線８１を介してコントローラ６７に提供する。通常、多数のメモリセルの状態を並行して読み出すことができるように、多数のセンス増幅器が使用される。読み出しおよびプログラミング操作中、典型的には、セルの１つの行が、回路５９によって一度にアドレス指定され、回路５３および６１によって選択されるアドレス指定された行内の複数のセルにアクセスする。消去操作中、典型的には、多くの行それぞれにあるすべてのセルが、同時消去のためのブロックとしてまとめてアドレス指定される。
【００５７】
例示的なアレイ５１のいくつかのメモリセルが、図１２および１３に示され、２つのメモリセルＡおよびＢを含み、これらは、図１に示されているメモリセルＡおよびＢと同様に、それぞれプログラムされるか、または阻止される。ソースおよびドレイン拡散８５〜８７が、ｐ形導電性を有する共通の半導体ウェル８９内部に形成され、列方向に延在し、行方向で離隔されている。断面で示されるフローティングゲートは、メモリセルのソース領域とドレイン領域との間で、メモリセルのチャネルにわたって部分的に延在する。また、導電性の選択ゲート線ＳＧ１、ＳＧ２、およびＳＧ３が、列方向に延在し、チャネル領域の残りの部分にわたって行方向で離隔されている。これは、メモリセルの隣接するソース領域とドレイン領域との間に、フローティングゲートトランジスタと直列な選択トランジスタを形成する。誘電体層（図示せず）が、基板とフローティングゲートおよび選択ゲートとの間に位置決めされる。行方向に延在し、列方向で離隔された導電性のワード線ＷＬ１、ＷＬ２、およびＷＬ３が、間に誘電体層を有してフローティングゲートおよび選択ゲートにわたって延在する。
【００５８】
プログラミング中、電圧は、アレイの選択ゲート線ＳＧ１、ＳＧ２、およびＳＧ３に印加されて、それらの下のメモリセルチャネル領域を非導電状態で保つ。すなわち、個々のメモリセルの選択トランジスタがオフに切り替えられる。通常は、接地電位への選択ゲート線の接続が、これを達成する。プログラムされるメモリセルＡのドレイン領域８６は、浮遊できるようになされている。プログラミング電圧、典型的には一連のプログラミングパルスがワード線ＷＬ２に印加され、これは、図１に関してすでに述べたように、深い空乏でメモリセルＡを動作させる。
【００５９】
ワード線ＷＬ２での比較的高い電圧によってプログラムされるのを阻止されたメモリセルＢでは、電圧は、そのソース／ドレイン領域８７に同時に印加され、これは、フローティングゲートの下のチャネル内での反転領域の形成を可能にする。この操作は、図１に関連してすでに説明した。また、ソース／ドレイン領域８７に印加される電圧は、前述したように、図４の曲線（Ｂ）に従っていてもよい。
【００６０】
当然、行またはワード線全体に沿ったできるだけ多くのメモリセルを同時にプログラムすることが好ましい。これは、メモリセルＡの様式で、行に沿った多くのメモリセルが同時にプログラムされるようにする。消去状態もプログラム状態の１つとしてシステムによって識別される場合、行のメモリセルのうちの他のメモリセルは、まったくプログラムされない。これらのセルは、メモリセルＢと同様に、プログラムされるのを阻止される。行のセルのうちのさらに他のメモリセルは、プログラムされるが、それらのプログラム状態に達したときには、メモリセルＢと同様に阻止され、その一方で、行の他のセルのプログラミングは続く。行に沿ったセルのすべてが、それらのプログラミング電荷レベルに達したために阻止されているとき、その行に関するプログラミング操作が完了される。
【００６１】
結論
本発明の様々な態様をその例示的な実施形態に関して述べてきたが、本発明は、特許請求の範囲の全範囲内でその権利が保護されるべきであることが理解できよう。
【図面の簡単な説明】
【００６２】
【図１】２つのセルのコントロールゲートが共通コントロールゲート線電圧に接続されるときに、同時に、１つのセルをプログラムし、別のセルのプログラミングを阻止する様子を概略的に例示する、半導体基板上に形成されたメモリセルアレイを通る断面図である。
【図２】図１のメモリセルＡの断面Ａ−Ａを通るエネルギーバンド図である。
【図３Ａ】異なる動作条件の下での、図１のメモリセルＢの断面Ｂ−Ｂを通るエネルギーバンド図である。
【図３Ｂ】異なる動作条件の下での、図１のメモリセルＢの断面Ｂ−Ｂを通るエネルギーバンド図である。
【図４】電圧曲線（Ａ）および（Ｂ）を含む、図１のメモリセルの例示的な動作を示す電圧タイミング図である。
【図５】第１の例示のフラッシュメモリシステムのブロック図である。
【図６】ＮＡＮＤ構造を有する図５のシステムのメモリセルアレイの代表的な部分を例示する。
【図７】半導体集積回路構造の、図６のＮＡＮＤメモリセル列ストリングに沿った断面図である。
【図８】図７の断面８−８で取られた、図６のメモリアレイの別の断面図である。
【図９】図７の断面９−９で取られた、図６のメモリアレイのさらなる断面図である。
【図１０】選択されたメモリセルをプログラムするための、図５〜９のメモリシステムの動作を例示する。
【図１１】第２の例示のフラッシュメモリシステムのブロック図である。
【図１２】ＮＯＲ構造を有する図１１のシステムのメモリセルアレイの一部分の平面図である。
【図１３】図１２の断面１３−１３に沿って取られた、図１２のメモリセルアレイの断面図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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