【事件の表示】
　特許第２８５４７５７号「半導体パワーモジュール」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２８５４７５７号の請求項１、７に係る特許を維持する。
【理　由】
I．手続の経緯
　
　本件特許第２８５４７５７号発明（請求項の数８）は、平成４年６月１７日に特許出願され、平成１０年１１月２０日に特許の設定登録がなされたところ、その特許請求の範囲の請求項１、２、７に係る発明の特許に対し、吉田春男（以下、「申立人」という。）より特許異議の申立てがなされ、当審において請求項１、２、７に係る発明の特許に対して取消理由の通知がなされ、その指定期間内である平成１２年６月６日に訂正請求がなされた。
　
II．訂正の適否についての判断
　
１．訂正の内容
　訂正請求は、本件特許の願書に添付した明細書（以下、「特許明細書」という。）を訂正請求書に添付した訂正明細書のとおりに訂正しようとするものであって、その訂正の内容は次のとおりである。
（１）訂正事項ａ
　特許請求の範囲の請求項１の
　「備えた」を、
　「備え、当該導体層の幅は前記第２の回路パターンから前記第３の回路パターンまでの幅と同程度である」と訂正する。
（２）訂正事項ｂ
　　特許請求の範囲の請求項２を削除する。
（３）訂正事項ｃ
　特許請求の範囲の請求項７の
　「前記パワー用半導体素子の高位または低位の電源端子の一方と同電位に接続されたシールド板と、を備えた」を、
　「前記パワー用半導体素子の低位の電源端子と同電位に接続されたシールド板と、を備え、前記制御用半導体素子は、前記第２の回路基板の前記蓋に近い側の主面に配設されており、前記第２の回路基板は、前記蓋に近い方から順に第１層から第４層の配線パターンを有する４層基板であって、前記第１層の配線パターンは、前記制御用半導体素子の低位の電源端子、高位の電源端子、および制御電極に接続されており、前記第３層の配線パターンは、前記制御用半導体素子の前記制御電極に接続されており、前記第２層および第４層の配線パターンは、前記制御用半導体素子の前記低位の電源端子に接続され、前記制御用半導体素子を略覆うように配設されるとともに、前記第３層の配線パターンの上面と下面とを覆っている、」と訂正する。
（４）訂正事項ｄ
　明細書の段落【０００７】の
　「備えている」を、
　「備え、当該導体層の幅は前記第２の回路パターンから前記第３の回路パターンまでの幅と同程度である」と訂正する。
（５）訂正事項ｅ
　明細書の段落【０００８】、【００１６】、および【００６４】の全文を削除する。
（６）訂正事項ｆ
　明細書の段落【００１３】の
　「前記パワー用半導体素子の高位または低位の電源端子の一方と同電位に接続されたシールド板と、を備えている。」を、
　「前記パワー用半導体素子の低位の電源端子と同電位に接続されたシールド板と、を備え、前記制御用半導体素子は、前記第２の回路基板の前記蓋に近い側の主面に配設されており、前記第２の回路基板は、前記蓋に近い方から順に第１層から第４層の配線パターンを有する４層基板であって、前記第１層の配線パターンは、前記制御用半導体素子の低位の電源端子、高位の電源端子、および制御電極に接続されており、前記第３層の配線パターンは、前記制御用半導体素子の前記制御電極に接続されており、前記第２層および第４層の配線パターンは、前記制御用半導体素子の前記低位の電源端子に接続され、前記制御用半導体素子を覆うように配設されるとともに、前記第３層の配線パターンの上面と下面とを覆っている。」と訂正する。
　
２．訂正の目的、新規事項禁止、拡張・変更禁止の各要件についての判断
（１）訂正事項ａについて
　この訂正は、導体層に関して、「導体層の幅は前記第２の回路パターンから前記第３の回路パターンまでの幅と同程度である」という限定事項を付加しようとするものであるから、特許請求の範囲の減縮を目的とするものである。
　また、特許明細書の段落【００５０】には、図１３（ａ）に関して、「配線パターンＰ（ＩＮ１）への電気的雑音の侵入を防止するために設けられる配線パターン１３３ｂは、配線パターンＰ（ＶEE１）、Ｐ（ＩＮ１）、及びＰ（ＶCC１）の直下を覆うように配置されていれば十分である。すなわち、配線パターン１３３ｂの横幅は、配線パターン１３３ａの横幅と同程度であれば足りる。」という記載があることから、当該限定事項は、願書に添付した明細書又は図面に記載した事項であることが認められる。
　従って、訂正事項ａは、願書に添付した明細書又は図面に記載した事項の範囲内においてされた訂正であり、また、実質上特許請求の範囲を拡張し又は変更するものでもない。
（２）訂正事項ｂについて
　この訂正は、請求項２を削除するものであるから、特許請求の範囲の減縮を目的とするものであり、この訂正が、実質上特許請求の範囲を拡張し又は変更するものではないことは明らかである。
（３）訂正事項ｃについて
　この訂正は、
　「シールド板」が同電位に接続される電源端子に関して、「高位または低位の」を「低位の」と限定する第１の限定事項、
　制御用半導体素子が第２の回路基板の前記蓋に近い側の主面に配設されている旨の第２の限定事項、
　第２の回路基板が蓋に近い方から順に第１層から第４層の配線パターンを有する４層基板である旨の第３の限定事項、
　第１層の配線パターンが、制御用半導体素子の低位の電源端子、高位の電源端子、および制御電極に接続されている旨の第４の限定事項、
　第３層の配線パターンが、制御用半導体素子の制御電極に接続されている旨の第５の限定事項、　
　第２層および第４層の配線パターンが、制御用半導体素子の低位の電源端子に接続される旨の第６の限定事項、
　第２層および第４層の配線パターンが、制御用半導体素子を略覆うように配設されるとともに、第３層の配線パターンの上面と下面とを覆っている旨の第７の限定事項、
のそれぞれを訂正前の請求項７に係る発明の構成に付加するものであるから、特許請求の範囲の減縮を目的とするものである。
　そして、これ等の限定事項が特許明細書に記載された事項の範囲内であることは、次のことから明らかである。
　第１の限定事項は、特許明細書の段落【００３８】に「銅シート１０５の電位は、装置１００の回路の安定電位である低電位Ｎと同じ電位に保たれている。」との記載によって開示されている。
　第２の限定事項は、特許明細書の図６に開示されている。
　第３の限定事項は、特許明細書の段落【００４２】の「回路基板１３１は合成樹脂などの絶縁体で構成される回路基板本体１３２に、４層にわたって銅の配線パターン１３３が配置されている。」という記載及び【図９】によって開示されている。
　第４の限定事項は、特許明細書の段落【００２５】、【００２６】及び【図２】に、第１端子（ＩＮＩ）、第２端子（Ｖｃｃｌ）、第３端子（ＶＥＥＩ）から、制御用半導体素子（ＩＣＩ）の制御電極（Ｇ）、高位の電源端子、低位の電源端子へ信号または電圧が供給される旨が記載されていること、特許明細書の段落【００４３】及び【図１】に、第１の配線パターン（Ｐ（ＩＮＩ），Ｐ（Ｖｃｃｌ），Ｐ（ＶＥＥＩ））が第１〜第３端子（ＩＮ１，Ｖｃｃｌ，ＶＥＥＩ）にそれぞれ接続される旨が記載されていること並びに特許明細書の段落【００４３】及び【図９】には、制御用半導体素子（ＩＣＩ）の回路素子ＥＬに第１層の配線パターンが接続されていることが記載されていることによって開示されている。
　第５の限定事項は、特許明細書の段落【００４７】に「図１１に示す第３層の配線パターン１３３ｃの各部の配線パターンは、信号入力端子ＩＮ１〜ＩＮ６、及びスルーホールＴＨ（Ｓ１）〜ＴＨ（Ｓ６）の１と電気的に接続されている」との記載および図１１により開示されている。
　第６の限定事項は、特許明細書の段落【００４６】の「図１０に示すように第２層の配線パターン１３３ｂは、…（中略）…これらの配線パターンＰＥｂ１〜ＰＥｂ３、ＰＥｂ８は、それぞれエリアＡ１〜Ａ３、Ａ８に属する回路の負の電源電位に接続されている。」及び段落【００４８】の「図１２に示される第４層の配線パターン１３３ｄは、…（中略）…配線パターンＰＥｄ１〜ＰＥｄ３、ＰＥｂ８は、それぞれエリアＡ１〜Ａ３、Ａ８に属する回路の負の電源電位に接続されている。」との記載及び【図１０】、【図１１】により開示されている。
　第７の限定事項は、特許明細書の段落【００４６】の「配線パターンＰＥｂ１〜ＰＥｂ３、ＰＥｂ８は、それぞれ配線パターン１３３ａにおけるエリアＡ１〜Ａ３、Ａ８の配線パターンを略覆うように設けられる。」との記載、同【００４８】の「図１２に示される第４層の配線パターン１３３ｄは、第２層の配線パターン１３３ｂと同様に配置される。すなわち、配線パターンＰＥｄ１〜ＰＥｄ３、ＰＥｄ８は、それぞれ配線パターン１３３ａにおけるエリアＡ１〜Ａ３、Ａ８の配線パターンを略覆うように設けられる。」及び「配線パターン１３３ｄは配線パターン１３３ｂとともに、配線パターン１３３ｃの上面と下面とを安定電位を有した導体面をもって覆う」との記載によって開示されている。
　上記のとおりであるから、訂正事項ｃは、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し又は変更するものでもない。
（４）訂正事項ｄ、ｅ、ｆについて
　これらの訂正は、特許請求の範囲の記載について、訂正事項ａ〜ｃの訂正を行うことに伴って、特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るべく行うものであるから、明りようでない記載の釈明を目的とするものである。
　そして、これ等の訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し又は変更するものでもない。
　
３．独立特許要件について
３−１．訂正明細書の請求項１、７に係る発明（請求項２は削除された）
「【請求項１】 パワー用半導体素子を制御する制御用半導体素子と、この制御用半導体素子の制御電極に接続された第１の回路パターンと前記制御用半導体素子の高位および低位の電源端子に接続された第２および第３の回路パターンとを前記第２および第３の回路パターンが前記第１の回路パターンを挟むように隣接してその一主面に配設した回路基板と、この回路基板の絶縁層を介して前記第１の回路パターンと対向しこの第１の回路パターンを覆うように前記回路基板に配設されるとともに前記第２および第３の回路パターンのうちの一方と同電位に接続された導体層と、を備え、当該導体層の幅は前記第２の回路パターンから前記第３の回路パターンまでの幅と同程度である半導体パワーモジュール。
【請求項７】 パワー用半導体素子が配設された第１の回路基板と、前記パワー用半導体素子を制御する制御用半導体素子が配設された第２の回路基板と、底部から前記第１の回路基板および第２の回路基板を順次重ねて配設し収納する収納ケースと、この収納ケースの上端に前記第２の回路基板に対向して配設され、絶縁体で構成された蓋と、この蓋の表面上に、前記第１の回路基板を覆うように配設されるとともに前記パワー用半導体素子の低位の電源端子と同電位に接続されたシールド板と、を備え、前記制御用半導体素子は、前記第２の回路基板の前記蓋に近い側の主面に配設されており、前記第２の回路基板は、前記蓋に近い方から順に第１層から第４層の配線パターンを有する４層基板であって、前記第１層の配線パターンは、前記制御用半導体素子の低位の電源端子、高位の電源端子、および制御電極に接続されており、前記第３層の配線パターンは、前記制御用半導体素子の前記制御電極に接続されており、前記第２層および第４層の配線パターンは、前記制御用半導体素子の前記低位の電源端子に接続され、前記制御用半導体素子を略覆うように配設されるとともに、前記第３層の配線パターンの上面と下面とを覆っている、半導体パワーモジュール。」
（以下、訂正後の請求項１、７に係る発明をそれぞれ「訂正発明１」、「訂正発明７」という。）
　
３−２．当審が通知した取消理由の概要
（１）本件請求項１、２に係る発明は、下記の刊行物１〜３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本件請求項１及び２に係る発明の特許は、特許法第２９条第２項の規定に違反してされたものであり、取り消されるべきである。
（２）本件請求項７に係る発明は、下記の刊行物４に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本件請求項７に係る発明の特許は、特許法第２９条第２項の規定に違反してされたものであり、取り消されるべきである。
　　　　　　　記
　刊行物１：米国特許第５０７７５９５号明細書
　刊行物２：「電気学会研究会資料　ＥＤＤ−９０−５７　ＳＰＣ−９０−５６」１９９０年１０月２５日発行、第５７頁〜第６５頁
　刊行物３：「三菱電機技報」Ｖｏｌ．６３、Ｎｏ．１１，１９８９年１１月２５日、第１００頁〜第１０４頁
　刊行物４：「電気学会研究会資料　ＥＤＤ−８７−６０」１９８７年８月２０日、第１９頁〜第２８頁
　
３−３．引用刊行物の記載事項
（１）刊行物１
（１−１）　ＦＩＧ．５、６参照
　インバータにおけるパワー用半導体素子１を制御する制御用半導体素子１３と制御用半導体素子１３の制御電極に接続された第１の回路パターン（制御用半導体素子１３の一端と端子１９が接続されている回路パターン）と制御用半導体素子の高位に接続された第２の回路パターン（４１）および低位の電源端子に接続された第３の回路パターン（４１ａ）とを、前記第２および第１の回路パターンが前記第３の回路パターンを挟むように隣接してその一主面に配設した回路基板（制御回路）と、この回路基板の絶縁層（１０５）を介して、前記第１の回路パターンと対向し、この第１の回路パターンを覆うように前記回路基板に配設されるとともに前記第３の回路パターンと同電位に接続された導体層（シールドパターン１０１）と、を備えた半導体パワーモジュール
（１−２）　Ｆｉｇ．６
　シールドパターン（１０１）が絶縁層１０５のほぼ全面に亘って設けられていること。
（２）刊行物２
（２−１）　第５７頁下から第４〜２行
　「今回開発したインテリジェントパワーモジュールの内部回路図を図２に示す。３相出力インバータとしてパワーデバイスにカレントセンス内蔵ＩＧＢＴ…（中略）…を採用した。」
（２−２）　図２、３参照
　インテリジェントパワーモジュールの内部回路図（図２）及びインテリジェントパワーモジュールの内部構造（図３）
  制御用ＩＣの端子が入力側でＶｃｃ、ＩＮ、ＧＮＤの順で並んでおり、出力側でＯＵＴ、Ｓ１、ＧＮＤの順で並んでいること
（２−３）　第５８頁第６〜８行
　「外部からのノイズ対策として、高ノイズ耐量を実現するため、制御用ＩＣ等の制御回路部分は、シールドパターンを設けた２層配線パターン上に搭載した。」
（３）刊行物３
（３−１）　図５、図８
　制御ＩＣの機能ブロック図（図８）における制御ＩＣの端子の番号１〜１６（丸数字）の番号横の名称と、パワーＩＣモジュールの内部回路（ＰＭ１５ＴＡＡ０５０：図５）の制御ＩＣの端子の名称とが一致していること。
（４）刊行物４
（４−１）　第２０頁第１２〜１８行
　「アルミ板は回路配線以外に放熱板、シールド板、外装（パッケージ）の４つの役割を兼ねて使用しているため、高密度の集積化には非常に適した条件で基板が利用されアセンブリされる。」
（４−２）　第２６頁第１〜８行、図１３
　インバータパワーＨＩＣが、ＩＭＳＴ基板を２枚組合わせることによって、二重絶縁構造をとり安全を計っていること及び上下ＩＭＳＴ基板にアースを取ることによってシールド効果があり、ノイズに強く高安定動作を可能にしていること。
　
３−４．対比・判断
３−４−１．訂正発明１について
　訂正発明１は、「制御用半導体素子の制御電極に接続された第１の回路パターンと前記制御用半導体素子の高位および低位の電源端子に接続された第２および第３の回路パターンとを前記第２および第３の回路パターンが前記第１の回路パターンを挟むように隣接してその一主面に配設した回路基板」において、「回路基板の絶縁層を介して前記第１の回路パターンと対向しこの第１の回路パターンを覆うように前記回路基板に配設されるとともに前記第２および第３の回路パターンのうちの一方と同電位に接続された導体層」を設ける点及び「導体層の幅は前記第２の回路パターンから前記第３の回路パターンまでの幅と同程度である」点をそれぞれ構成要件として備えている。
　そして、上記の構成により、制御用半導体素子の制御電極へ信号を伝達する第１の回路パターンへの電気的雑音の侵入が効果的に抑制されると同時に、導体層の配設に要する空間がより狭くなり、回路基板、ひいては半導体パワーモジュールの小型化がもたらされる（訂正明細書【００５１】参照）という効果が得られるものである。
　これに対して、刊行物１記載のものは、訂正発明１における第３の回路パターンに相当するもの（４１ａ）が、訂正発明１における第１、第２の回路パターンに相当するものによって挟まれているような構造となっており（前記「３−３（１−１）」参照）、訂正発明１における回路パターンの配置とは異なっている。
  また、刊行物１には、シールドパターン（１０１）についての記載はあるが、このシールドパターン（１０１）は基板全体を覆っているものである（前記「３−３（１−２）」参照）。
　上記のとおりであるから、刊行物１には、訂正発明１における、「第２および第３の回路パターンとを前記第２および第３の回路パターンが前記第１の回路パターンを挟むように隣接」して配置するという構成の点及び導体層の幅を「前記第２の回路パターンから前記第３の回路パターンまでの幅と同程度」とする構成の点については記載及び示唆がないとせざるをえない。
　そこで、この構成の点について刊行物２、３の記載を検討するに、刊行物２、３には、訂正発明１における、「第２および第３の回路パターンが前記第１の回路パターンを挟むように隣接してその一主面に配設」する構成の点については示唆があるとすることができる（前記「３−３（２−２）、同（３−１）」参照）。
　しかるに、訂正発明１における「導体層」については、刊行物２には、「制御用ＩＣ等の制御回路部分は、シールドパターンを設けた２層配線パターン上に搭載した」と記載されているのみであって、シールドパターン（導体層）の形状については特に記載がない。従って、シールドパターン（導体層）の幅を第２の回路パターンから第３の回路パターンまでの幅と同程度とする点については刊行物２には記載及び示唆がないとせざるを得ない。
　また、刊行物３には、シールドパターン（導体層）自体についての開示がない。
　上記のとおり、訂正発明１における、導体層の幅を「前記第２の回路パターンから前記第３の回路パターンまでの幅と同程度」とする構成の点については刊行物１〜３のいずれにも記載及び示唆がないから、訂正発明１は、刊行物１〜３に記載のものに基づいて当業者が容易に発明をすることができたものとすることはできない。
　
３−４−２．訂正発明７について
　訂正発明７は、「収納ケース」に「パワー用半導体素子が配設された第１の回路基板」と「パワー用半導体素子を制御する制御用半導体素子が配設された第２の回路基板」とを、「底部から前記第１の回路基板および第２の回路基板を順次重ねて配設し収納」してなる半導体パワーモジュールにおいて、「前記第２の回路基板は、前記蓋に近い方から順に第１層から第４層の配線パターンを有する４層基板であって、前記第１層の配線パターンは、前記制御用半導体素子の低位の電源端子、高位の電源端子、および制御電極に接続されており、前記第３層の配線パターンは、前記制御用半導体素子の前記制御電極に接続されており、前記第２層および第４層の配線パターンは、前記制御用半導体素子の前記低位の電源端子に接続され、前記制御用半導体素子を略覆うように配設されるとともに、前記第３層の配線パターンの上面と下面とを覆っている」点を発明の構成要件として備えているものであり、この構成によって、パワー用半導体素子が発生する電磁雑音を効果的に遮蔽して、制御用半導体素子の安定した動作を実現することができるという効果を奏するものである（訂正明細書【００４８】参照）。
　そこで、甲第４号証の記載を検討するに、甲第４号証には、訂正発明７における、第１の回路基板に相当するもの（図１３に示されているものにおける下側のＩＭＳＴ基板）と第２の回路基板に相当するもの（図１３に示されているものにおける上側のＩＭＳＴ基板）とが示されているが、第２の回路基板に相当するものについては、それが層構造となった配線パターンを有することについては記載がなく、訂正発明７の、「前記第２の回路基板は、前記蓋に近い方から順に第１層から第４層の配線パターンを有する４層基板であって、前記第１層の配線パターンは、前記制御用半導体素子の低位の電源端子、高位の電源端子、および制御電極に接続されており、前記第３層の配線パターンは、前記制御用半導体素子の前記制御電極に接続されており、前記第２層および第４層の配線パターンは、前記制御用半導体素子の前記低位の電源端子に接続され、前記制御用半導体素子を略覆うように配設されるとともに、前記第３層の配線パターンの上面と下面とを覆っている」という構成については、甲第４号証は何らの示唆をも与えるものではない。
　上記のとおりであるから、訂正発明７は、甲第４号証に記載のものに基づいて当業者が容易に発明をすることができたものとすることはできない。
　
３−５．まとめ
　従って、訂正発明１、７は特許出願の際に独立して特許を受けることができるものである。
　
４．訂正の認否
　上記のとおりであるから、本件訂正請求は、特許法第１２０条の４第２項ただし書及び同条第３項において準用する同法第１２６条第２〜４項の訂正に関する規定が、平成６年法律第１１６号附則第６条第１項の規定によりなお従前の例によるとされることにより適用される、平成５年特許法第１２６条第１項ただし書、第２項及び第３項の規定に適合するので、当該訂正を認める。
　
III．特許異議申立について
　
１．本件発明
　前述のように、本件訂正は適法なものであるので、本件請求項１、７に係る発明は、前記「II．３−１」において摘記したとおりの訂正発明１及び訂正発明７である。
　
２．特許異議申立の理由の概要
（１）申立人の主張の概要
　申立人は、証拠方法として甲第１〜４号証（上記刊行物１〜４に同じ）を提出し、次の主張をしている。
　Ａ．請求項１、２に係る発明は、甲第１〜３号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、該発明に係る特許は、特許法第２９条第２項の規定に違反してなされたものである。
　Ｂ．請求項７に係る発明は、甲第４号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、該発明に係る特許は、特許法第２９条第２項の規定に違反してなされたものである。
（２）対比・判断
（２−１）訂正発明１、７について
　申立人の主張する特許異議申立ての理由及び証拠方法は、当審が取消理由通知において示した取消理由及び証拠方法と同一のものである。
　従って、上記「II．３−４」で述べたと同じ理由により、本件発明１、７の特許が、特許法第２９条第２項の規定に違反してなされたものであるとすることはできない。
（２−２）請求項２に係る発明について
　請求項２に係る発明は、訂正により削除されたので、請求項２に係る発明についての特許異議申立ては、対象がないものとなった。
　
IV．むすび
　
　上記のとおりであるから、本件発明１、７の特許は、特許異議申立ての理由及び証拠方法によっては取り消すことはできない。
　また、他に本件発明１、７の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１２年９月１８日（２０００．９．１８）
【訂正の要旨】
　　　　　　　　　　　　　　　訂正の要旨
１．特許請求の範囲の減縮を目的として、
（１）特許請求の範囲の請求項１の
　「備えた」を、
　「備え、当該導体層の幅は前記第２の回路パターンから前記第３の回路パターンまでの幅と同程度である」と訂正する。
（２）特許請求の範囲の請求項２を削除する。
（３）特許請求の範囲の請求項７の
　「前記パワー用半導体素子の高位または低位の電源端子の一方と同電位に接続されたシールド板と、を備えた」を、
　「前記パワー用半導体素子の低位の電源端子と同電位に接続されたシールド板と、を備え、前記制御用半導体素子は、前記第２の回路基板の前記蓋に近い側の主面に配設されており、前記第２の回路基板は、前記蓋に近い方から順に第１層から第４層の配線パターンを有する４層基板であって、前記第１層の配線パターンは、前記制御用半導体素子の低位の電源端子、高位の電源端子、および制御電極に接続されており、前記第３層の配線パターンは、前記制御用半導体素子の前記制御電極に接続されており、前記第２層および第４層の配線パターンは、前記制御用半導体素子の前記低位の電源端子に接続され、前記制御用半導体素子を略覆うように配設されるとともに、前記第３層の配線パターンの上面と下面とを覆っている、」と訂正する。
２．明りょうでない記載の釈明を目的として、
（１）明細書の段落【０００７】の
　「備えている」を、
　「備え、当該導体層の幅は前記第２の回路パターンから前記第３の回路パターンまでの幅と同程度である」と訂正する。
（２）明細書の段落【０００８】、【００１６】、および【Ｏ０６４】の全文を削除する。
（６）明細書の段落【００１３】の
　「前記パワー用半導体素子の高位または低位の電源端子の一方と同電位に接続されたシールド板と、を備えている。」を、
　「前記パワー用半導体素子の低位の電源端子と同電位に接続されたシールド板と、を備え、前記制御用半導体素子は、前記第２の回路基板の前記蓋に近い側の主面に配設されており、前記第２の回路基板は、前記蓋に近い方から順に第１層から第４層の配線パターンを有する４層基板であって、前記第１層の配線パターンは、前記制御用半導体素子の低位の電源端子、高位の電源端子、および制御電極に接続されており、前記第３層の配線パターンは、前記制御用半導体素子の前記制御電極に接続されており、前記第２層および第４層の配線パターンは、前記制御用半導体素子の前記低位の電源端子に接続され、前記制御用半導体素子を覆うように配設されるとともに、前記第３層の配線パターンの上面と下面とを覆っている。」と訂正する。
（５４）【発明の名称】
半導体パワーモジュール
（５７）【特許請求の範囲】
　　【請求項１】　パワー用半導体素子を制御する制御用半導体素子と、
　この制御用半導体素子の制御電極に接続された第１の回路パターンと前記制御用半導体素子の高位および低位の電源端子に接続された第２および第３の回路パターンとを前記第２および第３の回路パターンが前記第１の回路パターンを挟むように隣接してその一主面に配設した回路基板と、
　この回路基板の絶縁層を介して前記第１の回路パターンと対向しこの第１の回路パターンを覆うように前記回路基板に配設されるとともに前記第２および第３の回路パターンのうちの一方と同電位に接続された導体層と、
　を備え
、当該導体層の幅は前記第２の回路パターンから前記第３の回路パターンまでの幅と同程度である
　　【請求項２】
　　【請求項３】　複数のパワー用半導体素子それぞれを制御するために前記パワー用半導体素子それぞれに対応して配設された制御用半導体素子と、
　この制御用半導体素子が少なくとも一つ配設された一つの領域の第１の回路パターンが複数互いに隣接してその一主面に配設された回路基板と、
　前記複数領域の第１の回路パターンそれぞれをそれぞれの領域内で取り囲むように前記回路基板の一主面に配設されるとともに前記第１の回路パターンそれぞれに配設された前記制御用半導体素子の高位または低位の電源端子の一方と同電位に接続された第２の回路パターンと、
　を備えた半導体パワーモジュール。
　　【請求項４】　前記第２の回路パターンは少なくとも対応する前記制御用半導体素子の制御電極に接続された配線パターンを取り囲むことを特徴とする請求項３に記載の半導体パワーモジュール。
　　【請求項５】　複数のパワー用半導体素子が第１の主面上に配設された主回路基板と、
　互いに対向する第１と第２の主面を有し、この第１の主面が前記主回路基板の第１の主面と対向するように配設された制御回路基板と、
　前記パワー用半導体素子を制御し高位および低位の電源端子を共有する制御用半導体素子がそれぞれに少なくとも一つ配設されるように前記制御回路基板の第２の主面上に互いに隣接して配設された複数の第１の回路パターンと、
　導電体からなり、前記制御回路基板の絶縁層を介して前記第１の回路パターンそれぞれと対向しかつそれぞれを覆うように前記絶縁層中に配設されるとともに対向する前記第１の回路パターンそれぞれに配設された前記制御用半導体素子の高位または低位の電源端子の一方と同電位に接続された複数の第１のシールドパターンと、
　この第１のシールドパターンそれぞれと概ね重なるように前記制御回路基板の第１の主面上に配設されるとともに対向する前記第１のシールドパターンそれぞれと接続された前記制御用半導体素子の電源端子と同電位に接続された導電体からなる複数の第２のシールドパターンと、
　前記制御回路基板の絶縁層中に前記第１の回路パターンそれぞれに配設された制御用半導体素子の入力端子に接続される部分ごとに配設され、この部分と接続される制御用半導体素子の配設された前記第１の回路パターンが対向する前記第１のシールドパターンおよび第２のシールドパターンと前記部分が絶縁層を介して互いに対向するようにそれぞれ配設された第２の回路パターンと、
　を備えた半導体パワーモジュール。
　　【請求項６】　複数のパワー用半導体素子が第１の主面上に配設された主回路基板と、
　互いに対向する第１と第２の主面を有し、この第１の主面が前記主回路基板の第１の主面と対向するように配設された制御回路基板と、
　前記パワー用半導体素子を制御し高位および低位の電源端子を共有する制御用半導体素子がそれぞれに少なくとも一つ配設され、前記パワー用半導体素子とこのパワー用半導体素子を制御し少なくとも高位および低位の電源端子を共有する制御用半導体素子とが概ね重なるように前記制御回路基板の第２の主面上に互いに隣接して配設された複数の第１の回路パターンと、
　導電体からなり、前記制御回路基板の絶縁層を介して前記第１の回路パターンそれぞれと対向しかつそれぞれを覆うように前記絶縁層中に配設されるとともに対向する前記第１の回路パターンそれぞれに配設された前記制御用半導体素子の高位または低位の電源端子の一方と同電位に接続された複数の第１のシールドパターンと、
　この第１のシールドパターンそれぞれと概ね重なるように前記制御回路基板の第１の主面上に配設されるとともに対向する前記第１のシールドパターンそれぞれと接続された前記制御用半導体素子の電源端子と同電位に接続された導電体からなる複数の第２のシールドパターンと、
　前記制御回路基板の絶縁層中に前記第１の回路パターンそれぞれに配設された制御用半導体素子の入力端子に接続される部分ごとに配設され、この部分と接続される制御用半導体素子の配設された前記第１の回路パターンが対向する前記第１のシールドパターンおよび第２のシールドパターンと前記部分が絶縁層を介して互いに対向するようにそれぞれ配設された第２の回路パターンと、
　を備えた半導体パワーモジュール。
　　【請求項７】　パワー用半導体素子が配設された第１の回路基板と、
　前記パワー用半導体素子を制御する制御用半導体素子が配設された第２の回路基板と、
　底部から前記第１の回路基板および第２の回路基板を順次重ねて配設し収納する収納ケースと、
　この収納ケースの上端に前記第２の回路基板に対向して配設され、絶縁体で構成された蓋と、
　この蓋の表面上に、前記第１の回路基板を覆うように配設されるとともに前記パワー用半導体素子
の低位の電源端子と
　を備え
、
　
前記制御用半導体素子は、前記第２の回路基板の前記蓋に近い側の主面に配設されており、
　前記第２の回路基板は、前記蓋に近い方から順に第１層から第４層の配線パターンを有する４層基板であって、
　前記第１層の配線パターンは、前記制御用半導体素子の低位の電源端子、高位の電源端子、および制御電極に接続されており、
　前記第３層の配線パターンは、前記制御用半導体素子の前記制御電極に接続されており、
　前記第２層および第４層の配線パターンは、前記制御用半導体素子の前記低位の電源端子に接続され、前記制御用半導体素子を略覆うように配設されるとともに、前記第３層の配線パターンの上面と下面とを覆っている、
　　【請求項８】　複数相の出力端を有し各相ごとに一対のパワー用半導体素子が配設された第１の回路基板と、
　前記パワー用半導体素子をそれぞれ制御する制御用半導体素子が制御用半導体素子それぞれの高位および低位の電源端子を共通とする領域に分けて配設された第２の回路基板と、
　底部から前記第１の回路基板および第２の回路基板を順次重ねて配設し収納する収納ケースと、
　この収納ケースの上端に前記第２の回路基板に対向して配設され、絶縁体で構成された蓋と、
　この蓋の表面上に、前記領域と対向し概ね重なるように分割され、互いに絶縁されるとともに対向するそれぞれの前記領域に配設された前記制御用半導体素子の高位または低位の電源端子のいずれか一方と同電位に接続されたシールド板と、
　を備えた半導体パワーモジュール。
【発明の詳細な説明】
　　　【０００１】
　　【産業上の利用分野】
　この発明は、半導体パワーモジュールの電気的雑音への耐性の改良に関するものである。
　　　【０００２】
　　【従来の技術】
　半導体パワーモジュールは、電力制御用の半導体素子を備える主回路と、当該回路との間で信号を交換することにより当該回路の動作を制御する半導体素子を備える制御回路とを、１個の装置に組み込んだものである。この半導体パワーモジュールは、モータ等の動作を制御するインバータ等に主として応用されている。半導体パワーモジュールにおいては、その電力損失の低減、並びにモータなどの電力制御対象の高速応答性及びその動作精度の向上等のために、電力を反復的に遮断および接続する周波数の高いものが要求されている。更に、産業用の大型モータ等の駆動に使用できる、より大きな電力を制御し得る半導体パワーモジュールが求められている。これらの要求に応えるものとして、電力制御半導体素子として高速動作の可能な絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと称する）を用いて、電圧値２２０Ｖ、電流値３０Ａ程度の電力を１０ｋＨｚ程度の高い周波数で制御し得る、半導体パワーモジュールが近年開発されている。
　　　【０００３】
　　【発明が解決しようとする課題】
　半導体パワーモジュールにおいては、更に高い周波数で、かつ更に大きい電力を制御し得る装置が要求されている。しかしながら、これらの要求に応えて、例えば電圧値４４０Ｖ、電流値３０Ａ〜６００Ａの範囲の大電力を、１０ｋＨｚ〜２０ｋＨｚの高い周波数で制御し得る半導体パワーモジュールを構成するには、以下のような問題点を解決することが不可欠である。
　　　【０００４】
　動作周波数が高く、かつ遮断、接続する電流値が高いと、これらに比例して回路に発生する電気的雑音が大きくなる。その結果、制御回路を構成する半導体素子などにおいて、電気的雑音に起因する誤動作が生じる。このため、従来の装置の構成を基礎として、動作速度が高く電流容量の高い電力制御用半導体素子を使用し、回路基板の配線の電流容量を高くする等の単なる設計変更を行うだけでは、電気的雑音による回路の誤動作が避けられず、上述の大電力かつ高周波数の半導体パワーモジュールを構成することはできない。
　　　【０００５】
　また、例えば出力電圧値が２２０Ｖで、出力電流値３０Ａ以下である比較的低出力電力の半導体パワーモジュールにおいても、電気的雑音による誤動作を防止しつつ、しかもより小型の装置を実現することが求められている。
　　　【０００６】
　この発明は、上述の問題点を解消するために行われたものであり、電気的雑音による回路の誤動作がなく、高周波数で大電力を制御し得て、しかも小型の半導体パワーモジュールを提供することを目的とする。
　　【０００７】
　　【課題を解決するための手段】
　請求項１に記載の半導体パワーモジュールは、パワー用半導体素子を制御する制御用半導体素子と、この制御用半導体素子の制御電極に接続された第１の回路パターンと前記制御用半導体素子の高位および低位の電源端子に接続された第２および第３の回路パターンとを前記第２および第３の回路パターンが前記第１の回路パターンを挟むように隣接してその一主面に配設した回路基板と、この回路基板の絶縁層を介して前記第１の回路パターンと対向しこの第１の回路パターンを覆うように前記回路基板に配設されるとともに前記第２および第３の回路パターンのうちの一方と同電位に接続された導体層と、を備え
、当該導体層の幅は前記第２の回路パターンから前記第３の回路パターンまでの幅と同程度である
　　【０００８】
　　【０００９】
　請求項３に記載の半導体パワーモジュールは、複数のパワー用半導体素子それぞれを制御するために前記パワー用半導体素子それぞれに対応して配設された制御用半導体素子と、この制御用半導体素子が少なくとも一つ配設された一つの領域の第１の回路パターンが複数互いに隣接してその一主面に配設された回路基板と、前記複数領域の第１の回路パターンそれぞれをそれぞれの領域内で取り囲むように前記回路基板の一主面に配設されるとともに前記第１の回路パターンそれぞれに配設された前記制御用半導体素子の高位または低位の電源端子の一方と同電位に接続された第２の回路パターンと、を備えている。
　　【００１０】
　請求項４に記載の半導体パワーモジュールは、前記第２の回路パターンが少なくとも対応する前記制御用半導体素子の制御電極に接続された配線パターンを取り囲むことを特徴とする。
　　【００１１】
　請求項５に記載の半導体パワーモジュールは、複数のパワー用半導体素子が第１の主面上に配設された主回路基板と、互いに対向する第１と第２の主面を有し、この第１の主面が前記主回路基板の第１の主面と対向するように配設された制御回路基板と、前記パワー用半導体素子を制御し高位および低位の電源端子を共有する制御用半導体素子がそれぞれに少なくとも一つ配設されるように前記制御回路基板の第２の主面上に互いに隣接して配設された複数の第１の回路パターンと、導電体からなり、前記制御回路基板の絶縁層を介して前記第１の回路パターンそれぞれと対向しかつそれぞれを覆うように前記絶縁層中に配設されるとともに対向する前記第１の回路パターンそれぞれに配設された前記制御用半導体素子の高位または低位の電源端子の一方と同電位に接続された複数の第１のシールドパターンと、この第１のシールドパターンそれぞれと概ね重なるように前記制御回路基板の第１の主面上に配設されるとともに対向する前記第１のシールドパターンそれぞれと接続された前記制御用半導体素子の電源端子と同電位に接続された導電体からなる複数の第２のシールドパターンと、前記制御回路基板の絶縁層中に前記第１の回路パターンそれぞれに配設された制御用半導体素子の入力端子に接続される部分ごとに配設され、この部分と接続される制御用半導体素子の配設された前記第１の回路パターンが対向する前記第１のシールドパターンおよび第２のシールドパターンと前記部分が絶縁層を介して互いに対向するようにそれぞれ配設された第２の回路パターンと、を備えている。
　　【００１２】
　請求項６に記載の半導体パワーモジュールは、複数のパワー用半導体素子が第１の主面上に配設された主回路基板と、互いに対向する第１と第２の主面を有し、この第１の主面が前記主回路基板の第１の主面と対向するように配設された制御回路基板と、前記パワー用半導体素子を制御し高位および低位の電源端子を共有する制御用半導体素子がそれぞれに少なくとも一つ配設され、前記パワー用半導体素子とこのパワー用半導体素子を制御し少なくとも高位および低位の電源端子を共有する制御用半導体素子とが概ね重なるように前記制御回路基板の第２の主面上に互いに隣接して配設された複数の第１の回路パターンと、導電体からなり、前記制御回路基板の絶縁層を介して前記第１の回路パターンそれぞれと対向しかつそれぞれを覆うように前記絶縁層中に配設されるとともに対向する前記第１の回路パターンそれぞれに配設された前記制御用半導体素子の高位または低位の電源端子の一方と同電位に接続された複数の第１のシールドパターンと、この第１のシールドパターンそれぞれと概ね重なるように前記制御回路基板の第１の主面上に配設されるとともに対向する前記第１のシールドパターンそれぞれと接続された前記制御用半導体素子の電源端子と同電位に接続された導電体からなる複数の第２のシールドパターンと、前記制御回路基板の絶縁層中に前記第１の回路パターンそれぞれに配設された制御用半導体素子の入力端子に接続される部分ごとに配設され、この部分と接続される制御用半導体素子の配設された前記第１の回路パターンが対向する前記第１のシールドパターンおよび第２のシールドパターンと前記部分が絶縁層を介して互いに対向するようにそれぞれ配設された第２の回路パターンと、を備えている。
　　【００１３】
　請求項７に記載の半導体パワーモジュールは、パワー用半導体素子が配設された第１の回路基板と、前記パワー用半導体素子を制御する制御用半導体素子が配設された第２の回路基板と、底部から前記第１の回路基板および第２の回路基板を順次重ねて配設し収納する収納ケースと、この収納ケースの上端に前記第２の回路基板に対向して配設され、絶縁体で構成された蓋と、この蓋の表面上に、前記第１の回路基板を覆うように配設されるとともに前記パワー用半導体素子
の低位の電源端子と
、前記制御用半導体素子は、前記第２の回路基板の前記蓋に近い側の主面に配設されており、前記第２の回路基板は、前記蓋に近い方から順に第１層から第４層の配線パターンを有する４層基板であって、前記第１層の配線パターンは、前記制御用半導体素子の低位の電源端子、高位の電源端子、および制御電極に接続されており、前記第３層の配線パターンは、前記制御用半導体素子の前記制御電極に接続されており、前記第２層および第４層の配線パターンは、前記制御用半導体素子の前記低位の電源端子に接続され、前記制御用半導体素子を略覆うように配設されるとともに、前記第３層の配線パターンの上面と下面とを覆っている
　　【００１４】
　請求項８に記載の半導体パワーモジュールは、複数相の出力端を有し各相ごとに一対のパワー用半導体素子が配設された第１の回路基板と、前記パワー用半導体素子をそれぞれ制御する制御用半導体素子が制御用半導体素子それぞれの高位および低位の電源端子を共通とする領域に分けて配設された第２の回路基板と、底部から前記第１の回路基板および第２の回路基板を順次重ねて配設し収納する収納ケースと、この収納ケースの上端に前記第２の回路基板に対向して配設され、絶縁体で構成された蓋と、この蓋の表面上に、前記領域と対向し概ね重なるように分割され、互いに絶縁されるとともに対向するそれぞれの前記領域に配設された前記制御用半導体素子の高位または低位の電源端子のいずれか一方と同電位に接続されたシールド板と、を備えている。
　　　【００１５】
　　【作用】
　この発明における半導体パワーモジュールでは、少なくとも２層構造を有する回路基板の主面（第１層）に配設され、制御用半導体素子に接続される配線パターン（第１〜第３の回路パターン）において、制御回路の動作に影響を与える入力信号を伝達する配線パターン（第１の回路パターン）が、電源電位を保持する２本の配線パターン（第２および第３の回路パターン）の間に配置される。更に、第２層に配設され、電源電位を保持する導体層が、第１の回路パターンを覆うように配置される。このため、入力信号を伝達する配線パターンである第１の回路パターンに電気的雑音が侵入するのを防止することができる（請求項１）。
　　　【００１６】
　　　【００１７】
　この発明における半導体パワーモジュールでは、回路基板の主面上の制御用半導体素子が配設された領域内において、電源電位を保持する配線パターン（第２の回路パターン）が、他の配線パターン（第１の回路パターン）の周囲を囲むように設けられる。このため、配線パターンに電気的雑音が侵入し難い（請求項３）。
　　　【００１８】
　この発明における半導体パワーモジュールでは、電源電位を保持する配線パターン（第２の回路パターン）が、制御用半導体素子の制御電極と接続された配線パターン（第１の回路パターン）を取り囲んでいる。このため、制御信号を伝達する配線パターンヘの電気的雑音の侵入が低減される（請求項４）。
　　　【００１９】
　この発明における半導体パワーモジュールでは、制御用半導体素子が配設された回路基板において、第１層（第２の主面上）の配線パターン（第１の回路パターン）が第２層及び第４層の電源電位を保持するシールドパターン（第１および第２のシールドパターン）で覆われており、第１層の配線パターンヘの電気的雑音の侵入が抑制される。また、制御用半導体素子の入力信号を保持する配線パターン（第２の回路パターン）が、第３層に設けられ、第２層及び第４層の電源電位を保持するシールドパターンによって挟まれているので、入力信号を伝達する配線パターン（第２の回路パターン）への電気的雑音の侵入が、更に効果的に防止される（請求項５）。
　　　【００２０】
　この発明における半導体パワーモジュールでは、パワー用半導体素子が配設された主回路基板と制御用半導体素子が配設された制御回路基板とが対向して設けられるので、半導体パワーモジュールを小型化し得る。更に、主回路基板上に配置される複数のパワー用半導体素子と電源電位の１を共通にする、制御回路基板上の制御用半導体素子とが概ね重なるように配設されるので、電源電位を共通にしないパワー用半導体素子から制御用半導体素子への電気的雑音の影響が低減される（請求項６）。
　　　【００２１】
　この発明における半導体パワーモジュールでは、パワー用半導体素子が配設された第１の回路基板と制御用半導体素子が配設された第２の回路基板とが重ねられるので、半導体パワーモジュールを小型化し得る。更に、第２の回路基板に対向してパワー用半導体素子の電源電位の１つと同電位を保持するシールド板が設けられるので、装置の外部から制御回路への電気的雑音の侵入が遮蔽される（請求項７）。
　　　【００２２】
　この発明における半導体パワーモジュールでは、パワー用半導体素子が配設された第１の回路基板と制御用半導体素子が配設された第２の回路基板とが重ねられるので、半導体パワーモジュールを小型化し得る。更に、第２の回路基板の共通の高位および低位の電源電位を有する領域に対向して、これらの一方と同一の電位を保持するシールド板が設けられるので、装置の外部から制御用半導体素子への電気的雑音の侵入が遮蔽される（請求項８）。
　　　【００２３】
　　【実施例】
　［実施例１．］
　＜装置１００の回路構成と動作＞
　図２はこの発明の一実施例における半導体パワーモジュール１００の回路１１０の主要な部分を示す概略回路図である。この装置１００の定格出力電圧、及び最大出力電流は、例えばそれぞれ４４０Ｖ、及び３０Ａ〜６００Ａである。また、出力電流を遮断及び接続する動作の周波数は、１０ｋＨｚ〜２０ｋＨｚである。
　　　【００２４】
　回路１１０は、２つの回路部分１２０、１３０を有している。主回路１２０は、電力を制御し、かつ出力する回路部分である。２個の電源端子ＰＳ（Ｐ）、ＰＳ（Ｎ）には、それぞれ直流の高電位Ｐ及び低電位Ｎが外部電源（図示しない）より印加される。すなわち、これらの電源端子ＰＳ（Ｐ）、ＰＳ（Ｎ）を通して、外部電源より主回路１２０へ電力が供給される。主回路１２０は６個の電力制御用のＩＧＢＴ素子Ｔ１〜Ｔ６を備えており、入力された電力をＵ、Ｖ、Ｗ相の３相に対応して制御し、これらの制御された電力を各々３個の出力端子ＯＵＴ（Ｕ）、ＯＵＴ（Ｖ）、ＯＵＴ（Ｗ）を通して、装置１００の外部へ出力する。
　　　【００２５】
　制御回路１３０は、ＩＧＢＴ素子Ｔ１〜Ｔ６の動作を制御する回路部分である。制御回路１３０は６個の能動的な半導体素子ＩＣ１〜ＩＣ６を備えている。これらの半導体素子ＩＣ１〜ＩＣ６は、それぞれ信号入力端子ＩＮ１〜ＩＮ６へ外部より入力される入力信号ＶＩＮ１〜ＶＩＮ６に応答して、ＩＧＢＴ素子Ｔ１〜Ｔ６のゲートＧヘゲート電圧信号ＶＧ１〜ＶＧ６を送出する。ＩＧＢＴ素子Ｔ１〜Ｔ６は、これらのゲート電圧信号に応答して、コレクタＣとエミッタＥの間の電流の遮断及び接続を行う。
　　　【００２６】
　４個の独立した外部の直流電圧源（図示しない）を、高電位側（正）の電源端子ＶＣＣ１〜ＶＣＣ４と、低電位側（負）の電源端子ＶＥＥ１〜ＶＥＥ４の各１同士の対に接続することにより、これらの電源端子を介して半導体素子ＩＣ１〜ＩＣ６へ直流電圧が供給される。負の電源端子ＶＥＥ１〜ＶＥＥ３は、ＩＧＢＴ素子Ｔ１〜Ｔ３のエミッタＥと電気的に接続されており、負の電源端子ＶＥＥ４は、互いに共通電位であるＩＧＢＴ素子Ｔ４〜Ｔ６のエミッタＥに接続されている。
　　　【００２７】
　主回路１２０は相対的に大きい電流が流れる回路であり、大電流、及び大電流に伴う発熱に耐え得る回路設計が施される。一方、制御回路１３０は電圧信号を処理する回路であるため、当該回路に流れる電流は微小である。このため、制御回路１３０では、大電流に相応した回路設計は要しない。
　　　【００２８】
　＜装置１００の外観＞
　図３は装置１００の外観を示す斜視図である。装置１００は合成樹脂等の絶縁体で構成されるケース１０１を備えており、ケース１０１の上面には蓋１０２が設けられている。主回路１２０の端子１０３と、制御回路１３０の端子１０４が、ケース１０１の上面の外部に露出している。
　　　【００２９】
　＜主回路１２０の回路素子の配置＞
　図４は、ケース１０１の所定の位置に収納された主回路の回路基板１２１の平面図である。回路基板１２１は４個の回路基板１２１ａ〜１２１ｄを備えている。これらの回路基板１２１ａ〜１２１ｄは、ケース１０１の底面を構成する銅ベース１２２の上面に配置されている。回路基板１２１ａ及び１２１ｂの上には、ＩＧＢＴ素子Ｔ１〜Ｔ６、これらの各々に付随する受動的な回路素子Ｄ１〜Ｄ６、及び配線パターンが設けられている。配線パターンＰ（Ｐ）、Ｐ（Ｎ）、Ｐ（Ｕ）、Ｐ（Ｖ）、及びＰ（Ｗ）は、それぞれ高電位Ｐ、低電位Ｎ、Ｕ相出力、Ｖ相出力、及びＷ相出力の配線パターンである。これらの配線パターンは、大電流が通過するのに十分な幅と厚さとを有している。各配線パターンは、それぞれに描かれる斜線部分において、対応する電源端子ＰＳ（Ｐ）、ＰＳ（Ｎ）、出力端子ＯＵＴ（Ｕ）、ＯＵＴ（Ｖ）、ＯＵＴ（Ｗ）にそれぞれ接続される。
　　　【００３０】
　回路基板１２１ｃ、１２１ｄは、ＩＧＢＴ素子Ｔ１〜Ｔ６と制御回路１３０との間を中継する回路基板である。これらの回路基板上に形成された配線パターンにおいて、配線パターンＰ（Ｅ１）〜Ｐ（Ｅ６）は各々ＩＧＢＴ素子Ｔ１〜Ｔ６のエミッタＥに接続されており、配線パターンＰ（Ｇ１）〜Ｐ（Ｇ６）は各々ＩＧＢＴ素子Ｔ１〜Ｔ６のゲートＧに接続されている。ＩＧＢＴ素子Ｔ１〜Ｔ６は、これらの素子の各１のコレクタＣを流れる電流（コレクタ電流）の大きさを検出し、コレクタ電流に対応した電圧信号を送出する検出回路を備えている。配線パターンＰ（Ｓ１）〜Ｐ（Ｓ６）は、各々ＩＧＢＴ素子Ｔ１〜Ｔ６が備える検出回路に接続されており、コレクタ電流の検出信号を伝達する。配線パターンＰ（ＥＸ）は、その他の信号を伝達する配線パターンである。
　　　【００３１】
　これらの配線パターンは、それぞれに描かれる斜線部分において、制御回路１３０へ接続される複数の導体ピン（後述する）の各１の一端に接続される。すなわち、これらの配線パターンは、導体ピンを介して制御回路１３０に電気的に接続される。多数の導体ワイヤＷによって、上述の素子同士、あるいは素子と配線パターンの間が適宜、電気的に接続されている。
　　　【００３２】
　＜制御回路１３０の回路素子の配置＞
　図５は、制御回路１３０の回路基板１３１の平面図である。大電流に対応し得るように、制御回路１３０は発熱の大きい主回路１２０とは別個の基板の上に展開されている。回路基板１３１の上には、能動的な半導体素子ＩＣ１〜ＩＣ７、これらの各々に付随する各種の受動的な回路素子ＥＬ、及び配線パターンが設けられている。電気的雑音による半導体素子ＩＣ１〜ＩＣ７の誤動作を防止するために、これら半導体素子ＩＣ１〜ＩＣ７の各１に近接して、これらに付随する回路素子ＥＬが配置されている。すなわち、回路基板１３１の主面は図５において点線でその境界が描かれている複数のエリアに分割されていて、各エリアＡ１〜Ａ７の中に半導体素子ＩＣ１〜ＩＣ７の各１とこれに付随する回路素子ＥＬが配置されている。なお、半導体素子ＩＣ７は、半導体素子ＩＣ１〜ＩＣ６とは異なる目的で設けられている。
　　　【００３３】
　回路基板１３１には配線パターンに接続されたスルーホールが設けられており、前述の導体ピンの他の一端がこれらのスルーホールに接続されている。これらの導体ピンを介して、スルーホールＴＨ（Ｅ１）〜ＴＨ（Ｅ６）、ＴＨ（Ｇ１）〜ＴＨ（Ｇ６）、ＴＨ（Ｓ１）〜ＴＨ（Ｓ６）、ＴＨ（ＥＸ）は、各々前述の配線パターンＰ（Ｅ１）〜Ｐ（Ｅ６）、Ｐ（Ｇ１）〜Ｐ（Ｇ６）、Ｐ（Ｓ１）〜Ｐ（Ｓ６）、Ｐ（ＥＸ）と接続されている。回路基板１３１には、配線パターンに接続され、更に前述の外部電源等に接続される端子１０４が設けられている。
　　　【００３４】
　回路基板１２１及び回路基板１３１上の回路素子は、これらの基板が後に図６において図示するように相互に上方と下方とに互いに対向して配置されたときに、半導体素子ＩＣ１〜ＩＣ６の各１とこれに付随する回路素子ＥＬとが、その制御対象であるＩＧＢＴ素子Ｔ１〜Ｔ６の各１とこれに付随する回路素子Ｄ１〜Ｄ６の各１の略上方に位置するように配置される。例えば、回路基板１３１において半導体素子ＩＣ１とこれに付随する回路素子ＥＬが配置されるエリアＡ１は、回路基板１２１におけるＩＧＢＴ素子Ｔ１、回路素子Ｄ１などが存在する領域の略真上に位置するように設けられる。このことにより、回路基板１２１に展開される回路からの電気的雑音に起因する半導体素子ＩＣ１〜ＩＣ６の誤動作を抑制することができる。
　　　【００３５】
　ＩＧＢＴ素子Ｔ１〜Ｔ６が動作し、大きなコレクタ電流が急速度で遮断及び接続されるのに伴って、半導体素子ＩＣ１〜ＩＣ６に電気的雑音がもたらされる。しかしながら、例えば半導体素子ＩＣ１の負の電源電位はＩＧＢＴ素子Ｔ１のエミッタ電位と共通であり、このため半導体素子ＩＣ１はＩＧＢＴ素子Ｔ１の動作に伴う電気的雑音の影響を受けにくい。一方、半導体素子ＩＣ１は他のＩＧＢＴ素子の動作に伴う電気的な雑音の影響は受け易い。従って半導体素子ＩＣ１と、それに付随する回路素子ＥＬが配置されるエリアＡ１を、その制御対象であるＩＧＢＴ素子Ｔ１の真上に配置して、他のＩＧＢＴ素子Ｔ２〜Ｔ６からは比較的遠方に配置することにより、これらの素子の動作に伴う電気的雑音の半導体素子ＩＣ１の動作への影響を低減することができる。他のエリアＡ２〜Ａ７についても同様である。但し、半導体素子ＩＣ７をも含めて半導体素子ＩＣ４〜ＩＣ６の負の電源電位は、ＩＧＢＴ素子Ｔ４〜Ｔ６の共通のエミッタ電位と同電位である。従って、エリアＡ４〜Ａ７の各１は、ＩＧＢＴ素子Ｔ４〜Ｔ６の配置される領域全体の上方に相応する回路基板１３１上の領域に含まれておればよい。
　　　【００３６】
　＜装置１００の断面構造＞
　図６は装置１００の正面断面図である。装置１００をより小型化するために、回路基板１３１と回路基板１２１は、互いに装置１００の上方と下方とに互いに対向して配置されている。上述のように複数の導体ピンＰＩによって、回路基板１２１上の回路と回路基板１３１上の回路とが電気的に適宜接続されている。回路基板１２１はセラミックあるいは窒化アルミニウムで作られ、その底面は全面にわたって銅箔によって覆われている。この銅箔の表面を銅ペース１２２の上にハンダ付けすることにより、回路基板１２１は銅ベース１２２に固定されている。回路基板１２１の上面には配線パターンＰ（Ｎ）、Ｐ（Ｗ）等の配線パターンが形成されており、その上面にはＩＧＢＴ素子Ｔ３、Ｔ６等の回路素子がハンダ付けされている。
　　　【００３７】
　装置１００の底面を略全面にわたって占める銅ベース１２２は、放熱とを目的として設けられる。すなわち、銅ベース１２２は、主回路１２０に発生する損失熱を装置１００の外部へ放出し、主回路１２０及び制御回路１３０の温度の過度な上昇を防止する。
　　　【００３８】
　蓋１０２はその本体が合成樹脂等の電気的な絶縁体で構成され、その下面には略全面にわたって銅シート１０５が接着されている。銅シート１０５は電源端子ＰＳ（Ｎ）と電気的に接続されており、電源端子ＰＳ（Ｎ）以外の端子１０３、及び端子１０４とは絶縁されている。すなわち、銅シート１０５の電位は、装置１００の回路の安定電位である低電位Ｎと同じ電位に保たれている。このため、銅シート１０５は電磁輻射雑音に対して遮蔽の効果を奏する。すなわち銅シート１０５は、電磁輻射雑音の侵入を抑制して制御回路１３０等の誤動作を防止するとともに、主回路１２０等で発生する電磁輻射雑音が装置１００の外部へ漏洩するのを抑制する。
　　　【００３９】
　装置１００を使用する際には、装置１００に接続される外部電源その他の外部装置が、１００に近接して設けられる。しかしながら、損失熱の大きい回路基板１２１が配置される装置１００の底面には、前述の通り放熱設計が施されているために、外部装置は装置１００の上面に設置される。端子１０３、１０４が装置１００の上面に設けられているのは、この理由による。端子１０３に接続される外部装置は特に強い電気的雑音の発生源であり、この電気的雑音が制御回路１３０へ侵入して制御回路１３０の誤動作を招くおそれがある。上述の蓋１０２に銅シート１０５を設ける構成は、この電気的雑音の制御回路１３０への侵入を効果的に遮蔽する。
　　　【００４０】
　図７及び図８は蓋１０２に設けられる電磁遮蔽のもう一つの構成例を示す。図７はこの例における装置１００の正面断面図であり、図８はこの例における銅シート１０６の平面図である。図８において斜線部で表現されるように、銅シート１０６は複数の部分に分割され、互いに絶縁されている。これらの中、銅シート１０６ａ〜１０６ｃは、回路基板１３１上の３つのエリアＡ１〜Ａ３の上方空間をそれぞれ覆うように分割かつ配置される。半導体素子ＩＣ４〜ＩＣ７の電源電位は共通であり、従って、エリアＡ４〜Ａ７は共通の銅シート１０６ｄで覆われている。銅シート１０６ａ〜１０６ｄの各１は、対応する回路基板１３１上のエリアの負の電源電位であるＩＧＢＴ素子Ｔ１〜Ｔ４の各１のエミッタ電位に、導体ワイヤ１０７を介して接続される。銅シート１０６ａ〜１０６ｄの各１に設けられた孔１０８ａ〜１０８ｄにこれらの導体ワイヤ１０７が貫通してハンダ付けされることにより電気的な接続が行われる。このように構成される銅シート１０６は、図６に示した銅シート１０５と同様に電磁輻射雑音に対して遮蔽の効果を奏する。
　　　【００４１】
　なお、銅シート１０６ａ〜１０６ｄには、端子１０３との電気的な接触を避けるために矩形の溝、ないし孔が設けられている。また、図６、図７の双方の例において、ケース１０１の内部の空間１０９は、ＩＧＢＴ素子Ｔ１〜Ｔ６等の回路素子などの保護を目的として、合成樹脂等により充填されている。
　　　【００４２】
　＜回路基板１３１の配線パターン＞
　図９は回路基板１３１の断面構造を模式的に描いた切断斜視図である。回路基板１３１は合成樹脂などの絶縁体で構成される回路基板本体１３２に、４層にわたって銅の配線パターン１３３が配置されている。すなわち回路基板１３１は、いわゆる４層基板の構造を有する。図１、図１０〜図１２は、回路基板１３１の上面から下面の方向に順に配置される、第１層から第４層の各配線パターン１３３ａ〜１３３ｄの平面図である。これらの平面図において回路基板本体１３２の輪郭が点線で描かれている。
　　　【００４３】
　これらの平面図に示されるように、半導体素子ＩＣ１〜ＩＣ３の各１及びそれに付随する回路素子ＥＬ等を接続する配線パターンは、それらの素子が配置されるエリアＡ１〜Ａ３の各１の中に略納まるように設けられる。また、半導体素子ＩＣ４〜ＩＣ７とこれらに付随する回路素子ＥＬに接続する配線パターンは、それらの素子が配置されるエリアＡ４〜Ａ７の全体を含むエリアＡ８の中に略納まるように設けられる。配線パターン１３３ａにおいて、配線パターンＰ（ＶＥＥ１）〜Ｐ（ＶＥＥ４）、Ｐ（ＶＣＣ１）〜Ｐ（ＶＣＣ４）、及びＰ（ＩＮ１）〜Ｐ（ＩＮ６）は、それぞれ端子ＶＥＥ１〜ＶＥＥ４、ＶＣＣ１〜ＶＣＣ４、及びＩＮ１〜ＩＮ６に接続されている。
　　　【００４４】
　図１に示すように、配線パターン１３３ａには、各エリアＡ１〜Ａ３の配線パターンを囲むように配線パターンＰＥａ１〜ＰＥａ３がそれぞれ設けられている。これらの配線パターンＰＥａ１〜ＰＥａ３は、各々配線パターンＰ（ＶＥＥ１）〜Ｐ（ＶＥＥ３）に接続されている。すなわち、配線パターンＰＥａ１〜ＰＥａ３の電位は、各エリアＡ１〜Ａ３に属する回路の安定電位である負の電源電位と同電位に保たれる。配線パターン１３３ａには更に、エリアＡ２に属する半導体素子ＩＣ２の入力信号の１を伝達する配線パターンＰａ２を囲むように、配線パターンＰＥａ４が設けられている。配線パターンＰＥａ４も、配線パターンＰＥａ２と同様に、エリアＡ２に属する回路の負の電源電位に接続されている。
　　　【００４５】
　エリアＡ１〜Ａ３の配線パターンが、その安定電位を保持するこれらの配線パターンＰＥａ１〜ＰＥａ３によって、周囲を囲まれることにより、エリアＡ１〜Ａ３の配線パターンヘの、特に隣接するエリアに属する回路からの電気的雑音の侵入が抑制される。また、半導体素子ＩＣ２の入力信号を伝達する配線パターンＰａ２が、エリアＡ２の安定電位を保持する配線パターンＰＥａ４によって囲まれているために、特に隣接するエリアに属する回路からの侵入による、入力信号への電気的雑音の重畳が抑制される。
　　　【００４６】
　図１０に示すように第２層の配線パターン１３３ｂは、配線パターン１３３ａにおける、エリアＡ１〜Ａ３、及びＡ８の配線パターンの各１に略重なるように設けられる。すなわち、配線パターンＰＥｂ１〜ＰＥｂ３、ＰＥｂ８は、それぞれ配線パターン１３３ａにおけるエリアＡ１〜Ａ３、Ａ８の配線パターンを略覆うように設けられる。前述の配線パターンＰＥａ１〜ＰＥａ４は、その外周が配線パターンＰＥｂ１〜ＰＥｂ３の輪郭に略一致するように配置されている。これらの配線パターンＰＥｂ１〜ＰＥｂ３、ＰＥｂ８は、それぞれエリアＡ１〜Ａ３、Ａ８に属する回路の負の電源電位に接続されている。このため、エリアＡ１〜Ａ３、Ａ８に属する回路への、特に主回路１２０からの電気的雑音の侵入を遮蔽することができる。
　　　【００４７】
　図１１に示す第３層の配線パターン１３３ｃの各部の配線パターンは、信号入力端子ＩＮ１〜ＩＮ６、及びスルーホールＴＨ（Ｓ１）〜ＴＨ（Ｓ６）の１と電気的に接続されている。すなわち配線パターン１３３ｃは、スルーホールＴＨ（Ｓ１）〜ＴＨ（Ｓ６）を通じて入力される検出信号、及び入力信号ＶＩＮ１〜ＶＩＮ６を伝達する。これらの信号は、いずれも半導体素子工Ｃ１〜ＩＣ６への入力信号である。これらの入力信号を伝達する配線パターンが第３層へ形成されている。
　　　【００４８】
　図１２に示される第４層の配線パターン１３３ｄは、第２層の配線パターン１３３ｂと同様に配置される。すなわち、配線パターンＰＥｄ１〜ＰＥｄ３、ＰＥｄ８は、それぞれ配線パターン１３３ａにおけるエリアＡ１〜Ａ３、Ａ８の配線パターンを略覆うように設けられる。また、配線パターンＰＥｄ１〜ＰＥｄ３、ＰＥｂ８は、それぞれエリアＡ１〜Ａ３、Ａ８に属する回路の負の電源電位に接続されている。このため、配線パターン１３３ｄは配線パターン１３３ｂと同様に、エリアＡ１〜Ａ３、Ａ８に属する回路への、特に主回路１２０からの電気的雑音の侵入を遮蔽することができ、配線パターン１３３ｂの効果を更に高めている。更に加えて、配線パターン１３３ｄは配線パターン１３３ｂとともに、配線パターン１３３ｃの上面と下面とを安定電位を有した導体面をもって覆うので、配線パターン１３３ｃへの電気的雑音の侵入を遮蔽する効果が高い。その結果、半導体素子ＩＣ１〜ＩＣ６の入力信号を伝達する配線パターン１３３ｃへの電気的雑音の重畳が抑制されるので、半導体素子ＩＣ１〜ＩＣ６の電気的雑音に起因する誤動作が防止される。
　　　【００４９】
　半導体素子ＩＣ１〜ＩＣ６への入力信号を伝達する配線パターンは、電源電位等の安定電位との間のインピーダンスを高く設計されるために電気的雑音を拾い易い。更に、この配線パターンが拾った電気的雑音は半導体素子ＩＣ１〜ＩＣ６の入力信号に重畳するので、半導体素子ＩＣ１〜ＩＣ６の誤動作をもたらす。一方、これらの素子に近接して設けられている主回路１２０は、大電流を高速度で遮断及び接続する動作を絶えず反復している。このため、主回路１２０は強力な電気的雑音の発生源となっている。従って、半導体素子ＩＣ１〜ＩＣ６への入力信号を伝達する配線パターンには、特に効果的に電気的雑音を遮蔽する構成が要求される。上述の構成はこの要請に応えるものである。
　　　【００５０】
　図１に戻って、端子１０４に接続する配線パターンＰ（ＶＥＥ１）〜Ｐ（ＶＥＥ３）、Ｐ（ＶＣＣ１）〜Ｐ（ＶＣＣ３）、Ｐ（ＩＮ１）〜Ｐ（ＩＮ３）は、例えば配線パターンＰ（ＩＮ１）が配線パターンＰ（ＶＥＥ１）とＰ（ＶＣＣ１）の間に位置するように設けられている。配線パターンＰ（ＩＮ２）、Ｐ（ＩＮ３）についても同様である。図１３（ａ）に一例として、配線パターンＰ（ＩＮ１）、Ｐ（ＶＥＥ１）、及びＰ（ＶＣＣ１）の近傍における回路基板１３１の断面図を示す。配線パターンＰ（ＩＮ１）が配線パターンＰ（ＶＥＥ１）とＰ（ＶＣＣ１）の間に位置するように設けられているので、配線パターンＰ（ＩＮ１）への電気的雑音の侵入を防止するために設けられる配線パターン１３３ｂは、配線パターンＰ（ＶＥＥ１）、Ｐ（ＩＮ１）、及びＰ（ＶＣＣ１）の直下を覆うように配置されていれば十分である。すなわち、配線パターン１３３ｂの横幅は、配線パターン１３３ａの横幅と同程度であれば足りる。
　　　【００５１】
　一方、図１３（ｂ）に断面図を示すように、配線パターンＰ（ＩＮ１）を端に配置することも可能である。しかしながらこの場合には、配線パターンＰ（ＩＮ１）への電気的雑音の侵入を防止するために設けられる配線パターン１３３ｂは、配線パターンＰ（ＩＮ１）の直下よりも周囲に余分に広い領域Ｘをも覆うように配置されていなければならない。従って、図１３（ｂ）の例よりも、上述の図１３（ａ）の例の方が、配線パターン１３３が必要とする空間がより狭く、回路基板１３１をより小さくし得る。このことは、更に装置１００の小型化をもたらすものである。
　　　【００５２】
　＜回路基板１２１ｃの配線パターン＞
　図１４は回路基板１２１ｃの断面図である。回路基板１２１ｃには３層基板が用いられている。図１５は回路基板１２１ｃに形成される３層の配線パターンの平面図である。
　　　【００５３】
　ＩＧＢＴ素子Ｔ１〜Ｔ３の各１に接続され、回路基板本体１２３の上面に沿って形成される第１層の配線パターン１２４ａ〜１２４ｃの略直下に相応する第２層の領域に、それぞれ配線パターン１２５ａ〜１２５ｃが設置されている。これらの配線パターン１２５ａ〜１２５ｃの各１は、配線パターンＰ（Ｅ１）〜Ｐ（Ｅ３）と電気的に接続されている。すなわち、配線パターン１２５ａ〜１２５ｃの各１は、ＩＧＢＴ素子Ｔ１〜Ｔ３のエミッタ電位と同じ電位を保持する。従って、配線パターン１２５ａ〜１２５ｃは、半導体素子ＩＣ１〜Ｉ　Ｃ３、及びＩＧＢＴ素子Ｔ１〜Ｔ３の動作を制御する信号の経路である配線パターンＰ（Ｓ１）〜Ｐ（Ｓ３）、及びＰ（Ｇ１）〜Ｐ（Ｇ３）への電気的雑音の侵入を抑制する。その結果、半導体素子ＩＣ１〜ＩＣ３及びＩＧＢＴ素子Ｔ１〜Ｔ３の、電気的雑音に起因する誤動作が防止される。
　　　【００５４】
　なお、回路基板本体１２３の下面の全面に形成されている第３層の配線パターン１２６は、前述のように銅ベース１２２の表面にハンダ付けされる。
　　　【００５５】
　＜回路基板１２１ｄの配線パターン＞
　回路基板１２１ｄにも回路基板１２１ｃと同様に３層基板が用いられる。図１６は回路基板１２１ｄに形成される３層の配線パターンの平面図である。回路基板本体１２７の上面に沿って形成される第１層の配線パターン１２８ａのが占める領域全体の直下に、第２層の配線パターン１２８ｂが設置されている。この配線パターン１２８ｂは、例えば配線パターンＰ（Ｅ５）と電気的に接続されており、その電位はＩＧＢＴ素子Ｔ４〜Ｔ６の共通のエミッタ電位である低電位Ｎと同電位である。従って、配線パターン１２８ｂは、半導体素子ＩＣ４〜ＩＣ６、及びＩＧＢＴ素子Ｔ４〜Ｔ６の動作を制御する信号の経路である配線パターンＰ（Ｓ４）〜Ｐ（Ｓ６）、及びＰ（Ｇ４）〜Ｐ（Ｇ６）への電気的雑音の侵入を遮蔽する。さらに半導体素子ＩＣ７への入力信号の経路を含む配線パターンＰ（ＥＸ）への電気的雑音の侵入も遮蔽される。その結果、半導体素子ＩＣ４〜ＩＣ７及びＩＧＢＴ素子Ｔ４〜Ｔ６の、電気的雑音に起因する誤動作が防止される。回路基板本体１２７の下面の全面に形成されている第３層の配線パターン１２８ｃは、回路基板１２１ｃにおけると同様に、銅ベース１２２の表面にハンダ付けされる。
　　　【００５６】
　［実施例２．］
　図１７は、この発明の第２の実施例による半導体パワーモジュール２００の回路基板２１０上の部品配置図である。以下の図において、実施例１の装置１００と同一の機能を有する部分は同一の符号を付けている。この実施例の装置２００は、実施例１の装置１００よりも制御すべき電力が小さく、定格出力電圧、及び最大出力電流は、それぞれ例えば２２０Ｖ、及び３０Ａ以下である。このため、主回路１２０と制御回路１３０とは同一の回路基板２１０の上に展開されている。半導体素子ＩＣ８は、図２の回路図における半導体素子ＩＣ４〜ＩＣ６の機能を１個の半導体素子で実現するものである。この部品配置図では、半導体素子ＩＣ１〜ＩＣ３、ＩＣ８に付随する受動的な回路素子は、図示を省略されている。
　　　【００５７】
　図１８に装置２００の外観斜視図を示す。回路基板２１０は合成樹脂などの絶縁体で構成されるケース２０１の中に収納されている。装置２００の上面には同じく絶縁体の蓋２０２が設けられている。蓋２０２の外部に、制御回路の端子２０３と主回路の端子２０４とが露出している。装置２００の底面には放熱を目的として、アルミニウムの放熱板（図示しない）が設けられている。
　　　【００５８】
　図１９は回路基板２１０の配線パターンの平面図である。回路基板２１０は、基板本体２１１の上面と下面とに配線パターンが形成されている、いわゆる両面基板（２層基板）である。図１９には両層の配線パターンを重ねて描いている。比較的細い線で輪郭が描かれる配線パターンは、回路基板２１０の上面側の配線パターン（第１層配線パターン）であり、比較的太い線で輪郭が描かれる配線パターンは下面側の配線パターン（第２層配線パターン）である。ＩＧＢＴ素子Ｔ１〜Ｔ６、及びその他の回路素子は上面側に配置される。
　　　【００５９】
　半導体素子ＩＣ１〜ＩＣ３、ＩＣ８、及びこれらの各１に付随する回路素子と第１層配線パターンはそれぞれ、最小の広がりを有するエリアＡＲ１〜ＡＲ３、ＡＲ８の中に配置され、それぞれのエリアの直下を覆うように第２層配線パターンＰＢ１〜ＰＢ３、ＰＢ８が形成されている。これらの配線パターンＰＢ１〜ＰＢ３、ＰＢ８は、各々配線パターンＰ（ＶＥＥ１）〜Ｐ（ＶＥＥ３）、Ｐ（ＶＥＥ８）に接続されている。すなわち、配線パターンＰＢ１〜ＰＢ３は、ＩＧＢＴ素子Ｔ１〜Ｔ３のエミッタ電位と同電位を保持し、配線パターンＰＢ８は、ＩＧＢＴ素子Ｔ４〜Ｔ６の共通のエミッタ電位と同電位を保持する。従って、配線パターンＰＢ１〜ＰＢ３、ＰＢ８は、それぞれエリアＡＲ１〜ＡＲ３、ＡＲ８に属する回路への電気的雑音の侵入を抑えるべく作用する。
　　　【００６０】
　端子２０３に接続する配線パターンＰ（ＶＥＥ１）〜Ｐ（ＶＥＥ３）、Ｐ（ＶＣＣ１）〜Ｐ（ＶＣＣ３）、Ｐ（ＩＮ１）〜Ｐ（ＩＮ３）は、例えば配線パターンＰ（ＩＮ１）が配線パターンＰ（ＶＥＥ１）とＰ（ＶＣＣ１）の間に位置するように設けられている。配線パターンＰ（ＩＮ２）、Ｐ（ＩＮ３）についても同様である。図１９において、これらの配線パターンには比較的間隔の狭いハッチングを施している。
　　　【００６１】
　図２０（ａ）に一例として、配線パターンＰ（ＩＮ１）、Ｐ（ＶＥＥ１）、及びＰ（ＶＣＣ１）の近傍における回路基板２１０の断面図を示す。配線パターンＰ（ＩＮ１）が配線パターンＰ（ＶＥＥ１）とＰ（ＶＣＣ１）の間に位置するように設けられているので、配線パターンＰ（ＩＮ１）への電気的雑音の侵入を防止するために設けられる配線パターンＰＢ１は、配線パターンＰ（ＶＥＥ１）、Ｐ（ＩＮ１）、及びＰ（ＶＣＣ１）の直下を覆うように配置されていれば十分である。一方、図２０（ｂ）に断面図を示すように、配線パターンＰ（ＩＮ１）を端に配置することも可能である。しかしながらこの場合には、配線パターンＰ（ＩＮ１）への電気的雑音の侵入を防止するためには、配線パターンＰＢ１は配線パターンＰ（ＩＮ１）の直下よりも周囲に余分に広い領域Ｙをも覆うように配置されていなければならない。
　　　【００６２】
　従って、図２０（ｂ）の例よりも、上述の図２０（ａ）の例の方が、配線パターンが必要とする空間がより狭く、回路基板２１０をより小さくし得る。このことは、更に装置２００の小型化をもたらすものである。主回路１２０と制御回路１３０とを別個の回路基板上に展開して、これらの回路基板を積み重ねる構造を有する装置１００よりも、同一回路基板上に主回路１２０と制御回路１３０とを展開する装置２００においては、制御回路１３０を展開すべき回路基板を縮小し得ることによる装置全体の小型化への貢献はより甚大である。従って、上述のＰ（ＩＮ１）等を中央に配置する構成は、装置２００において、より顕著に装置を小型化する効果をもたらす。
　　　【００６３】
　　【発明の効果】
　この発明における半導体パワーモジュールでは、少なくとも２層構造を有する回路基板の主面（第１層）に配設され、制御用半導体素子に接続される配線パターン（第１〜第３の回路パターン）において、制御回路の動作に影響を与える入力信号を伝達する配線パターン（第１の回路パターン）が、電源電位を保持する２本の配線パターン（第２および第３の回路パターン）の間に配置される。更に、第２層に配設され、電源電位を保持する導体層が、第１の回路パターンを覆うように配置される。このため、入力信号を伝達する配線パターンである第１の回路パターンヘの電気的雑音の侵入が防止される。すなわち、制御回路の入力信号への電気的雑音の重畳が低減される。このため、この発明の装置は、電気的雑音による制御用半導体素子の誤動作を防止し得る効果を有している（請求項１）。
　　　【００６４】
　　　【００６５】
　この発明における半導体パワーモジュールでは、回路基板の主面上の制御用半導体素子が配設された領域内において、電源電位を保持する配線パターン（第２の回路パターン）が、他の配線パターン（第１の回路パターン）の周囲を囲むように設けられる。このため、配線パターンに電気的雑音が侵入し難いので、電気的雑音による制御用半導体素子の誤動作を防止し得る効果がある（請求項３）。
　　　【００６６】
　この発明における半導体パワーモジュールでは、電源電位を保持する配線パターン（第２の回路パターン）が、制御用半導体素子の制御電極と接続された配線パターン（第１の回路パターン）を取り囲んでいる。このため、制御信号を伝達する配線パターンヘの電気的雑音の侵入が低減される。したがって、この発明の装置は、電気的雑音による制御用半導体素子の誤動作を防止し得る効果を有する（請求項４）。
　　　【００６７】
　この発明における半導体パワーモジュールでは、制御用半導体素子が配設された回路基板において、第１層（第２の主面上）の配線パターン（第１の回路パターン）が第２層及び第４層の電源電位を保持するシールドパターン（第１および第２のシールドパターン）で覆われており、第１層の配線パターンヘの電気的雑音の侵入が抑制される。また、制御用半導体素子の入力信号を保持する配線パターン（第２の回路パターン）が、第３層に設けられ、第２層及び第４層の電源電位を保持するシールドパターンによって挟まれているので、入力信号を伝達する配線パターン（第２の回路パターン）への電気的雑音の侵入が、更に効果的に防止される。このためこの発明の装置では、電気的雑音による制御用半導体素子の誤動作を防止し得る効果がある（請求項５）。
　　　【００６８】
　この発明における半導体パワーモジュールでは、パワー用半導体素子が配設された主回路基板と制御用半導体素子が配設された制御回路基板とが対向して設けられるので、半導体パワーモジュールを小型化し得る。更に、主回路基板上に配置される複数のパワー用半導体素子と電源電位の１を共通にする、制御回路基板上の制御用半導体素子とが概ね重なるように配設されるので、電源電位を共通にしないパワー用半導体素子から制御用半導体素子への電気的雑音の影響が低減される。このためこの発明の装置では電気的雑音による制御用半導体素子の誤動作を防止し得る効果がある（請求項６）。
　　　【００６９】
　この発明における半導体パワーモジュールでは、パワー用半導体素子が配設された第１の回路基板と制御用半導体素子が配設された第２の回路基板とが重ねられるので、半導体パワーモジュールを小型化し得る。更に、第２の回路基板に対向してパワー用半導体素子の電源電位の１つと同電位を保持するシールド板が設けられるので、装置の外部から制御回路への電気的雑音の侵入が遮蔽される。このためこの発明の装置では、電気的雑音による制御用半導体素子の誤動作を防止し得る効果がある（請求項７）。
　　　【００７０】
　この発明における半導体パワーモジュールでは、パワー用半導体素子が配設された第１の回路基板と制御用半導体素子が配設された第２の回路基板とが重ねられるので、半導体パワーモジュールを小型化し得る。更に、第２の回路基板の共通の高位および低位の電源電位を有する領域に対向して、これらの一方と同一の電位を保持するシールド板が設けられるので、装置の外部から制御用半導体素子への電気的雑音の侵入が遮蔽される。このためこの発明の装置では、電気的雑音による制御用半導体素子の誤動作を防止し得る効果がある（請求項８）。
【図面の簡単な説明】
　　【図１】
　この発明の一実施例における制御回路の回路基板の第１層配線パターンの平面図である。
　　【図２】
　この発明の一実施例における装置の回路図である。
　　【図３】
　この発明の一実施例における装置の外観斜視図である。
　　【図４】
　この発明の一実施例における主回路の回路基板の平面図である。
　　【図５】
　この発明の一実施例における制御回路の回路基板の平面図である。
　　【図６】
　この発明の一実施例における装置の正面断面図である。
　　【図７】
　この発明の一実施例の変形例における装置の正面断面図である。
　　【図８】
　この発明の一実施例の変形例における銅シートの平面図である。
　　【図９】
　この発明の一実施例における制御回路の回路基板の切断斜視図である。
　　【図１０】
　この発明の一実施例における制御回路の回路基板の第２層配線パターンの平面図である。
　　【図１１】
　この発明の一実施例における制御回路の回路基板の第３層配線パターンの平面図である。
　　【図１２】
　この発明の一実施例における制御回路の回路基板の第４層配線パターンの平面図である。
　　【図１３】
　この発明の一実施例における制御回路の回路基板の断面図である。
　　【図１４】
　この発明の一実施例における主回路の回路基板の断面図である。
　　【図１５】
　この発明の一実施例における主回路の回路基板の配線パターンの平面図である。
　　【図１６】
　この発明の一実施例における主回路の回路基板の配線パターンの平面図である。
　　【図１７】
　この発明の第２の実施例における回路基板の平面図である。
　　【図１８】
　この発明の第２の実施例における装置の外観斜視図である。
　　【図１９】
　この発明の第２の実施例における回路基板の平面図である。
　　【図２０】
　この発明の第２の実施例における回路基板の断面図である。
　　【符号の説明】
　１００　半導体パワーモジュール
　１２０　主回路
　１３０　制御回路
　Ｔ１〜Ｔ６　ＩＧＢＴ素子
　ＩＣ１〜ＩＣ６　半導体素子
　ＩＮ１〜ＩＮ６　信号入力端子
　ＶＣＣ１〜ＶＣＣ４　電源端子
　ＶＥＥ１〜ＶＥＥ４　電源端子
　１０１　ケース
　１０２　蓋
　１２１　回路基板
　１３１　回路基板
　１０５、１０６　銅シート
　ＶＩＮ１〜ＶＩＮ６　入力信号
　ＶＧ１〜ＶＧ６　ゲート電圧信号
　２００　半導体パワーモジュール
　２１０　回路基板
　２０１　ケース
　２０２　蓋