【事件の表示】
　特許第２８２５２１４号「表示装置の駆動回路」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第２８２５２１４号の請求項1及び請求項2に係る特許を取り消す。
【理　由】
１．手続の経緯
　本件特許第2825214号の請求項1及び2に係る発明は、平成4年5月13日に特許出願され、平成10年9月11日に設定登録され、その後、特許異議の申立がなされ、取消理由通知がなされ、その指定期間である平成11年9月30日に訂正請求がなされ、訂正拒絶理由通知がなされたが、その指定期間内に意見書が提出されなかったものである。
２．訂正の適否について
　ア．訂正内容について
　当初明細書【特許請求の範囲】の
「【請求項1】　…サンプリングするアナログドライバー回路と、を備えた表示装置の駆動回路。」という記載を、
『【請求項1】…サンプリングするアナログドライバー回路と、を備え,少なくとも該アナログドライバー回路の1つに対して該映像信号が分岐されていることを特徴とする表示装置の駆動回路。』という記載に訂正する。
　それに伴い、当初明細書段落番号【0014】の「【課題を解決するための手段】
　…サンフリングするアナログドライバー回路と、を備えており、そのことにより上記目的を達成できる。」という記載を、
『【課題を解決するための手段】
　…サンフリングするアナログドライバー回路と、を備え、少なくとも該アナログドライバー回路の1つに対して該映像信号が分岐されていることを特徴としており、そのことにより上記目的を達成できる。』という記載に訂正する。
　イ．新規事項の追加について
　訂正請求で挿入された「少なくとも該アナログドライバー回路の１つに対して該映像信号が分岐されていることを特徴とする」ことは、図5,9,12,17等に基づくものであると権利者は主張しているが、本件特許明細書において関連する記載は全く認められず、該図5,9,12,17等で図示された事項から直接的かつ一義的に導き出せる事項ではない。
　ウ．むすび
　以上のとおり、この訂正は、上記”イ．新規事項の追加について”に記載した理由により、特許法第120条の4第3項で準用する特許法第126条第2項の規定に違反しているから、この訂正は認められない。
３．特許異議申立てについて
　ア．本件発明
　本件特許第2825214号の請求項1及び2に係る発明（以下、「本件発明1」及び「本件発明2」という。）は、特許明細書及び図面の記載からみて、その特許請求の範囲の請求項1及び2に記載された次のとおりのものである。
「【請求項1】
　外部から与えられるディジタル映像信号を複数に分岐してラッチすると共に、時間的に引き伸ばしたクロック信号を分岐された映像信号数に応じた数だけ発し、該クロック信号に基づいて各分岐されたデータを出力するディジタル処理回路と、
　該ディジタル処理回路から出力される複数の映像信号を入力して、該映像信号の各々をアナログ信号に変換して出力するDA変換回路と、
　該DA変換回路からの複数のアナログ信号を入力し、該複数のアナログ信号を、該ディジタル処理回路が発する該クロック信号に基づいてサンプリングするアナログドライバー回路と、を備えた表示装置の駆動回路。
　【請求項2】
　前記ディジタル処理回路が、分岐された映像信号の1つを出力する位相に、他の分岐された映像信号を出力する位相を整合させる位相整合回路を備える請求項1記載の表示装置の駆動回路。」
　イ．異議申立の理由の概要
　異議申立人 セイコーエプソン株式会社は、証拠として甲第1号証（特開平3-114389号公報）、甲第2号証（特開平3-266578号公報）、甲第3号証（実開平62-173831号公報）及び甲第4号証（特開平3-148695号公報）を提出し、本件発明1及び2は特許法第29条第2項の規定に違反してなされたものであるから、それらの特許を取り消すべき旨主張している。
　ウ．異議申立人の提出した甲第2〜4号証について
　異議申立人の提出した甲第2号証(特開平3-266578)の第3頁左上欄第1行目〜左下欄第3行目には、
　同時に水平走査期間周期の反転クロック1NVHを印加することにより、正・反転映像信号が形成されサンプル化交流信号が得られる。
　1ヶのD/A変換器はT1の4倍の周期(T2)でD/A変換動作が行われ,、信号マル1〜マル6、マル7〜マル12、マル13〜マル18、……が得られる。この様に4倍に時間的に伸張され、それぞれがT1づつタイミングのずれた6チャネルのサンプル化アナログ信号は、LPF、増巾器を経て複数チャネル・アナログ化交流映像信号として出力され、ソース・ドライバーに入力される。
　CLU、CLLは基本クロックCLKの2倍周期でT1だけ互いにずらして設定される。
　即ち、A/D変換を超高速サンプリングで行いソース・ドライバーの入力信号を実時間映像信号複数チャネル分割化する事により、サンプルホールド回路のスピードが遅いソース・ドライバーを用いても原信号に忠実な画像をディスプレイ上に形成できる。」と記載されている。
　同じく甲第3号証(実願昭61-60199号（実開昭62-173831)のマイクロフィルム）の第6頁第5行目〜第20行目には、
「クロック端子CKから1/4分周回路1に入力される外部クロック入力信号c(第1図(b)参照)がこの1/4分周回路において1/4分周され.次段のシフトレジスタIIにおいて1クロックずつシフトした信号が出力され、データ取り込み回路IIIにおいてこのシフトした信号をクロック入力としてデータ端子DAからの外部データ入力信号d(第1図(b)参照)を読み込み、データ出力回路IVにおいて、1/4分周されたクロック信号をクロック入力としてデータ取り込み回路IIIからの出力を読み込むことにより.各データが同一タイミングで出力されるようにしている。
　第1図(b)において、cは外部クロック入力信号、dは外部データ入力信号、101q〜115qはそれぞれFF101〜FF115の出力信号を示している。」と記載されている。
　また、第1図(b)に示すシリアルなデータ信号dから、4つに分岐してラッチされた信号108q〜111qを生成している。
　更に、このデータ出力回路IVは、データ取り込み回路IIIにて4つに分岐してラッチされた信号108q〜111qの位相を揃えて、信号112q〜115qを生成している。
　同じく甲第4号証(特開平3-148695)には、その第5図に、アナログR液晶データ109Rが時間的に引き伸ばされ、かつ位相がずれて10個に分岐されたサンプルデータ607R-1〜607R-10を、クロック603でサンプリングして、位相が一致したアナログパラレル液晶表示データ111R-1〜111R-10を生成することが開示されている。
　また、刊行物4の従来技術の説明のための第10図においても、4つに分岐された表示データの各位相は一致するように描かれている。
　エ．本件発明1及び2と甲各号証に記載の発明との対比・判断
　(1)本件発明1について
　甲第2号証に記載された「入力端子に供給される色信号がA/D変換器で変換されたディジタル信号」「ラッチに入力」、[D/A変換器」、「サンプリングクロック」、「ソースドライバー」は、訂正発明1の「外部から与えられるディジタル映像信号」、「複数に分岐してラッチ」、「DA変換回路」、「クロック信号」、「アナログドライバー回路」に対応し、それらの各対応に格別の差異がない。
　そして、甲第2号証に記載の「サンプリングクロック」は、A/D変換器のサンプリング周期ずつずれたクロックであり、このサンプリングクロックによってA/D変換器で変換されたディジタル信号はサンプル化映像信号となるのであるから、刊行物2に記載の発明は、訂正発明の「時間的に引き伸ばしたクロック信号を分岐された映像信号数に応じた数だけ発し、該クロック信号に基づいて各分岐されたデータを出力するディジタル処理回路」を備えていることは明らかである。
　そしてまた、甲第2号証に記載の「ソースドライバー」は、サンプリングクロックによって「D/A変換器」の出力をサンプルホールドしているのであるから、訂正発明1の「アナログドライバー回路」と同様に「DA変換回路からの複数のアナログ信号を入力し、該複数のアナログ信号を、ディジタル処理回路が発するクロック信号に基づいてサンプリング」していることは明らかである。
　そこで、本件発明1と甲第2号証に記載の発明とを比較すると、両者は、「外部から与えられるディジタル映像信号を複数に分岐してラッチすると共に、時間的に引き伸ばしたクロック信号を分岐された映像信号数に応じた数だけ発し、該クロック信号に基づいて各分岐されたデータを出力するディジタル処理回路と、
　該ディジタル処理回路から出力される複数の映像信号を入力して、該映像信号の各々をアナログ信号に変換して出力するDA変換回路と、
　該DA変換回路からの複数のアナログ信号を、該ディジタル処理回路が発する該クロック信号に基づいてサンプリングするアナログドライバー回路と、
を備えた表示装置の駆動回路。」であるという点で一致し、格別の相違が認められない。
　したがって、本件発明1は、甲第2号証に記載の発明に基づいて当業者が容易に発明することができたものである。
　(2)本件発明2について
　本件発明2は、本件発明1を「ディジタル処理回路が、分岐された映像信号の1つを出力する位相に、他の分岐された映像信号を出力する位相を整合させる位相整合回路」を備える点に減縮するものである。
　ところが、甲第3及び4号証に記載されているように、1チャネルのディジタル信号を複数チャネルで並列処理する場合において本件発明2のような位相整合回路を用いることは当業者に周知である。
　してみると、甲第2号証に記載の発明に、甲第3及び4号証に記載されて周知の位相整合回路を適用して、本件発明2の如く構成することは当業者であれば適宜になし得ることである。
　オ．むすび
　以上のとおり、本件発明1及び2は、特許法第29条第2項の規定に違反して特許されたものであるから、本件発明1及び2についての特許は拒絶の査定をしなければならない特許出願に対してされたものである。
　したがって、特許法等の一部を改正する法律（平成6年法律第116号）附則第14条の規定に基づく、特許法等の一部を改正する法律の一部の施行に伴う経過措置を定める政令（平成7年政令第205号）第4条第1項及び第2項の規定により、上記のとおり決定する。
【異議決定日】
平成１２年５月１０日（２０００．５．１０）