(57)【要約】      （修正有）【課題】動的で高速の条件での計量に適したＩＰアドレスを有したロードセルを提供する。【解決手段】ＩＰアドレスを有するロードセルは電源１及び荷重センサを含む。前記電源はブリッジ電源及び電源を含む。前記荷重センサは、荷重センサから出力されたアナログ信号をデジタル信号に変換するＩＰ変換基板／ボックス３を含む。電源は荷重センサ及びＩＰ変換基板／ボックスに直列に接続されている。ＩＰアドレスを有するロードセルは遠隔操作で検査しパラメータを修正することができる。ロードセルは検査中及び使用中に試験し、修正し、区別することができる。【選択図】図１
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【実用新案登録請求の範囲】
【請求項１】
電源(1) 及びアナログセンサ要素(2) を備えており、ＩＰアドレスを有するロードセルにおいて、
前記電源(1) はブリッジ電源及び電気電源であり、
前記アナログセンサ要素(2) が出力したアナログ信号をデジタル信号に変換可能なＩＰ変換基板又は変換ボックス(3) を更に備え、
前記電源(1) 、アナログセンサ要素(2) 並びにＩＰ変換基板又は変換ボックス(3) は直列に連続して接続されている
ことを特徴とするＩＰアドレスを有するロードセル。
【請求項２】
前記ＩＰ変換基板又は変換ボックス(3) は、演算増幅器(4) と、Ａ／Ｄコンバータ(5) と、論理コントローラ(6) と、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) と、プログラムメモリ(8) と、コンピュータ又はイーサネット専用荷重メータに接続されており、ＩＰアドレスを有するイーサネットコントローラ(9) とを備え、
前記アナログセンサ要素(2) の信号出力端は前記演算増幅器(4) の信号入力端に接続され、
前記演算増幅器(4) は、前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) 、イーサネットコントローラ(9) 、論理コントローラ(6) 、及びプログラムメモリ(8) に、前記Ａ／Ｄコンバータ(5) を介して接続され、
前記演算増幅器(4) の演算増幅回路は１２Ｖ電源、チップＩＮＡ１２８及び抵抗Ｒ１９を備える
ことを特徴とする請求項１に記載のＩＰアドレスを有するロードセル。
【請求項３】
前記アナログセンサ要素(2) は２つの歪み抵抗及び２つの等値抵抗を含むブリッジ回路で構成された抵抗歪み式センサであり、
前記ブリッジ回路の１番リード線は前記電源(1) の陽極に接続され、
前記ブリッジ回路の２番リード線は前記演算増幅器(4) のチップＩＮＡ１２８の２番ピンに接続され、
前記ブリッジ回路の３番リード線は接地され、
前記ブリッジ回路の４番リード線は前記演算増幅器(4) のチップＩＮＡ１２８の３番ピンに接続されている
ことを特徴とする請求項２に記載のＩＰアドレスを有するロードセル。
【請求項４】
前記演算増幅器(4) のチップＩＮＡ１２８の７番ピンは前記１２Ｖ電源の陽極に接続され、
前記チップＩＮＡ１２８の４番ピンは前記１２Ｖ電源の陰極に接続され、
前記チップＩＮＡ１２８の１番及び８番ピンは前記抵抗Ｒ１９に接続され、
前記チップＩＮＡ１２８の２番ピンは前記アナログセンサ要素(2) の２番リード線に接続され、
前記チップＩＮＡ１２８の３番ピンは前記アナログセンサ要素(2) の４番リード線に接続され、
前記チップＩＮＡ１２８の５番ピンは接地され、
前記チップＩＮＡ１２８の６番ピンは、前記抵抗Ｒ１に直列に接続された後、前記Ａ／Ｄコンバータ(5) の９番ピンに接続されている
ことを特徴とする請求項１又は２又は３に記載のＩＰアドレスを有するロードセル。
【請求項５】
前記Ａ／Ｄコンバータ(5) の変換回路はＡ／Ｄコンバータ(5) 、抵抗Ｒ１及びキャパシタＣ１を備え、
前記Ａ／Ｄコンバータ(5) の９番ピンは、前記抵抗Ｒ１に直列に接続された後、前記演算増幅器(4) のチップＩＮＡ１２８の６番ピンに接続され、
前記Ａ／Ｄコンバータ(5) の９番ピンはキャパシタＣ１に直列に接続され、この信号は接地され、
前記Ａ／Ｄコンバータ(5) の１９番ピンは前記論理コントローラ(6) の３５番ピンに接続され、
前記Ａ／Ｄコンバータ(5) の２０番ピンは前記論理コントローラ(6) の３６番ピンに接続されている
ことを特徴とする請求項１又は２又は３に記載のＩＰアドレスを有するロードセル。
【請求項６】
前記論理コントローラ(6) はＰＬＤの要素であり、
該ＰＬＤの３５番ピンは前記Ａ／Ｄコンバータ(5) の１９番ピンに接続され、
前記ＰＬＤの３６番ピンは前記Ａ／Ｄコンバータ(5) の２０番ピンに接続され、
前記ＰＬＤの５０番ピンは前記電源(1) の陽極に接続され、
前記ＰＬＤの２５番ピンは接地され、
前記ＰＬＤの７８番ピンは前記デジタル信号プロセサ(7) の１０８番ピンに接続されている
ことを特徴とする請求項１又は２又は３に記載のＩＰアドレスを有するロードセル。
【請求項７】
前記デジタル信号プロセサ(7) はＭｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサであり、
デジタル信号プロセサの回路はＭｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) と電源(1) とを備え、
前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の１１番ピンは前記プログラムメモリ(8) の５番ピンに接続され、
前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の１３番ピンは前記電源(1) の陽極に接続され、
前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の１４番ピンは前記プログラムメモリ(8) の８番ピンに接続され、
前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の１２番ピンは接地され、
前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の４番、５番、６番及び７番ピンは、ＩＰアドレスを有する、コンピュータ又はイーサネット専用荷重メータに接続されているイーサネットコントローラ(9) の１番、２番、３番及び６番ピンに夫々接続されている
ことを特徴とする請求項１又は２又は３に記載のＩＰアドレスを有するロードセル。
【請求項８】
前記プログラムメモリ(8) のプログラムメモリ回路はプログラムメモリ(8) 及び電源(1) を備え、
前記プログラムメモリ(8) の６番ピンは電源(1) の陽極に接続され、
前記プログラムメモリ(8) の７番ピンは接地され、
前記プログラムメモリ(8) の５番ピンは前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の１１番ピンに接続され、
前記プログラムメモリ(8) の８番ピンは前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の１４番ピンに接続されている
ことを特徴とする請求項１又は２又は３に記載のＩＰアドレスを有するロードセル。
【請求項９】
ＩＰアドレスを有するイーサネットコントローラ(9) の１番、２番、３番及び６番ピンは前記デジタル信号プロセサ(7) の４番、５番、６番及び７番ピンに夫々接続されていることを特徴とする請求項１又は２又は３に記載のＩＰアドレスを有するロードセル。
【請求項１０】
前記ＩＰ変換基板又は変換ボックス(3) は、アナログセンサ要素(2) に組み込み可能であるか、又はケーブル(14)を介してアナログセンサ要素(2) に接続可能であることを特徴とする請求項１又は２又は３に記載のＩＰアドレスを有するロードセル。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は計量方式の装置に関し、より詳細にはＩＰアドレスを有するロードセルに関する。
【背景技術】
【０００２】
現在、国内のロードセルには、金属弾性体と抵抗歪みゲージとからなるものがある。それらに圧力又は重みが懸かる場合、金属弾性体の変形が起こり、抵抗歪みゲージはアナログの電気信号を出力する。アナログの電気信号は耐干渉性能に劣るため、各センサの状態を検出するのに不便である。転送速度が低く、組合わせての使用が不便で、計量精度が低いため、ＲＳ２３２シリアルインタフェース信号を出力するデジタルロードセルは、動的で高速の条件での計量には特に適していない。
【特許文献１】米国特許第５０７６３７５号明細書
【考案の開示】
【考案が解決しようとする課題】
【０００３】
本考案の目的は、上述の問題を克服するために、高い計量精度の、ＩＰアドレスを有するロードセルを提供することにある。
【課題を解決するための手段】
【０００４】
目的を達成するため、本考案に係る技術的解決は以下のように提供される。ＩＰアドレスを有するロードセルは電源及びアナログセンサ要素を備え、電源はブリッジ電源及び電気電源である。ロードセルはアナログセンサ要素が出力したアナログ信号をデジタル信号に変換可能なＩＰ変換基板又は変換ボックスを更に備え、電源、アナログセンサ要素及びＩＰ変換基板又は変換ボックスは直列に連続して接続されている。
【０００５】
ＩＰ変換基板又は変換ボックスは、演算増幅器と、Ａ／Ｄコンバータと、論理コントローラと、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサと、プログラムメモリと、コンピュータ又はイーサネット（登録商標、以下同じ）専用荷重メータに接続されており、ＩＰアドレスを有するイーサネットコントローラとを備える。アナログセンサ要素の信号出力端は演算増幅器の信号入力端に接続され、演算増幅器は、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ、イーサネットコントローラ、論理コントローラ及びプログラムメモリに、Ａ／Ｄコンバータを介して接続され、演算増幅器の演算増幅回路は１２Ｖ電源、チップＩＮＡ１２８及び抵抗Ｒ１９を備える。
【０００６】
アナログセンサ要素は、２つの歪み抵抗及び２つの等値抵抗を含むブリッジ回路で構成された抵抗歪み式センサであり、ブリッジ回路の１番リード線は電源の陽極に接続され、ブリッジ回路の２番リード線は演算増幅器のチップＩＮＡ１２８の２番ピンに接続され、ブリッジ回路の３番リード線は接地され、ブリッジ回路の４番リード線は演算増幅器のチップＩＮＡ１２８の３番ピンに接続されている。
【０００７】
本考案のＩＰアドレスを有するロードセルに関して、遠隔検査巡回及びパラメータ修正を行ってよい。検出及び適用の工程において、角度差を試験して修正し、較正を行ってよい。メンテナンスの際に、電子計量装置の全ての計量データは、イーサネットを通じてＩＰアドレスを有するロードセルのオリジナルパラメータを入力することにより変化せず維持される。製造者により供給される１組の計量ソフトウェアを用いて、ユーザは、種々の電子計量装置としての複数のＩＰアドレスを有するロードセルを独立に組合わせることができる。アナログセンサ要素の計測量が許す場合、アナログセンサ要素のアナログ信号をイーサネットに変換するＩＰ変換基板はアナログセンサ要素に組み込んでよい。アナログセンサ要素の計測量が小さい場合、アナログセンサ要素により出力されたアナログ信号はケーブルを通じてＩＰ変換ボックスに送信され、被出力イーサネット信号に変換される。
【考案の効果】
【０００８】
本考案のＩＰアドレスを有するロードセルは、強力な耐干渉性能、計量精度、及び高い転送速度を特徴とし、よって、各センサの状態を検出するのに利便性を有し、静的、動的、及び高速の条件での計量に適している。
【考案を実施するための最良の形態】
【０００９】
添付の図面及び実施例を参照して、本考案を以下に詳述する。
【００１０】
図１に示すように、本考案のＩＰアドレスを有するロードセルは、電源１及びアナログセンサ要素２を備える。電源１はブリッジ電源及び電気電源である。ロードセルは、アナログセンサ要素２が出力したアナログ信号をデジタル信号に変換可能なＩＰ変換基板又は変換ボックス３を更に備える。電源１、アナログセンサ要素２及びＩＰ変換基板又は変換ボックス３は直列に連続して接続されている。
【００１１】
ＩＰ変換基板又は変換ボックス３は、演算増幅器４と、Ａ／Ｄコンバータ５と、論理コントローラ６と、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７と、プログラムメモリ８と、ＩＰアドレスを有するイーサネットコントローラ９とを備える。イーサネットコントローラ９はコンピュータ又はイーサネット専用荷重メータに接続されている。アナログセンサ要素２の信号出力端は演算増幅器４の信号入力端に接続されている。演算増幅器４は、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７、イーサネットコントローラ９、論理コントローラ６及びプログラムメモリ８に、Ａ／Ｄコンバータ５を介して接続されている。演算増幅器４の演算増幅回路は１２Ｖ電源、チップＩＮＡ１２８及び抵抗Ｒ１９を備える。
【００１２】
図２に示すように、アナログセンサ要素２は、２つの歪み抵抗及び２つの等値抵抗を含むブリッジ回路で構成された抵抗歪み式センサであり、ブリッジ回路の１番リード線は電源１の陽極に接続され、ブリッジ回路の２番リード線は演算増幅器４のチップＩＮＡ１２８の２番ピンに接続され、ブリッジ回路の３番リード線は接地され、ブリッジ回路の４番リード線は演算増幅器４のチップＩＮＡ１２８の３番ピンに接続されている。
【００１３】
図３に示すように、演算増幅器４のチップＩＮＡ１２８の７番ピンは１２Ｖ電源の陽極に接続され、チップＩＮＡ１２８の４番ピンは１２Ｖ電源の陰極に接続され、チップＩＮＡ１２８の１番及び８番ピンは抵抗Ｒ１９に接続され、チップＩＮＡ１２８の２番ピンはアナログセンサ要素２の２番リード線に接続され、チップＩＮＡ１２８の３番ピンはアナログセンサ要素２の４番リード線に接続され、チップＩＮＡ１２８の５番ピンは接地され、チップＩＮＡ１２８の６番ピンは、抵抗Ｒ１に直列に接続された後、Ａ／Ｄコンバータ５の９番ピンに接続されている。
【００１４】
図４に示すように、Ａ／Ｄコンバータ５の変換回路はＡ／Ｄコンバータ５、抵抗Ｒ１及びキャパシタＣ１を備え、Ａ／Ｄコンバータ５の９番ピンは、抵抗Ｒ１に直列に接続された後、演算増幅器４のチップＩＮＡ１２８の６番ピンに接続され、Ａ／Ｄコンバータ５の９番ピンはキャパシタＣ１に直列に接続され、この信号は接地され、Ａ／Ｄコンバータ５の１９番ピンは論理コントローラ６の３５番ピンに接続され、Ａ／Ｄコンバータ５の２０番ピンは論理コントローラ６の３６番ピンに接続されている
【００１５】
図５に示すように、論理コントローラ６はＰＬＤの要素であり、ＰＬＤの３５番ピンはＡ／Ｄコンバータ５の１９番ピンに接続され、ＰＬＤの３６番ピンはＡ／Ｄコンバータ５の２０番ピンに接続され、ＰＬＤの５０番ピンは電源１の陽極に接続され、ＰＬＤの２５番ピンは接地され、ＰＬＤの７８番ピンはデジタル信号プロセサ７の１０８番ピンに接続されている。
【００１６】
図６に示すように、デジタル信号プロセサ７はＭｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサであり、デジタル信号プロセサの回路はＭｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７と電源１とを備え、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の１1番ピンはプログラムメモリ８の５番ピンに接続され、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の１３番ピンは電源１の陽極に接続され、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の１４番ピンはプログラムメモリ８の８番ピンに接続され、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の１２番ピンは接地され、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の４番、５番、６番及び７番ピンは、ＩＰアドレスを有する、コンピュータ又はイーサネット専用荷重メータに接続されているイーサネットコントローラ９の１番、２番、３番及び６番ピンに夫々接続されている。
【００１７】
図７に示すように、プログラムメモリ８のプログラムメモリ回路は、プログラムメモリ８及び電源１を備え、前記プログラムメモリ８の６番ピンは電源１の陽極に接続され、前記プログラムメモリ８の７番ピンは接地され、プログラムメモリ８の５番ピンはＭｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の１１番ピンに接続され、前記プログラムメモリ８の８番ピンはＭｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の１４番ピンに接続されている。
【００１８】
図８に示すように、ＩＰアドレスを有するイーサネットコントローラ９の１番、２番、３番及び６番ピンはデジタル信号プロセサ７の４番、５番、６番及び７番ピンに夫々接続されている。
【００１９】
図９及び１０に示すように、ＩＰ変換基板３は、ブリッジ式及びカラム式のアナログセンサ要素２の夫々に組み込まれる。図１１に示すように、ＩＰ変換ボックス３は、ケーブル１４を介してアナログセンサ要素２に接続することができ、コンピュータ又はイーサネット専用荷重メータに接続することができる。
【００２０】
本考案のＩＰアドレスを有するロードセルは、電源１と、アナログセンサ要素２と、ＩＰ変換基板３又はＩＰ変換ボックス３とにより形成される。ロードセルの操作工程は以下の通りである。ＩＰアドレスを有するロードセルに荷重又は圧力が掛かるとき、アナログ電気信号が金属弾性体１０及び抵抗歪みゲージ１１により出力される。アナログ電気信号はアナログセンサ要素２の２番及び４番リード線を通じて出力され、演算増幅器４の２番及び３番ピンに入る。演算増幅器４により増幅された後、アナログ電気信号は演算増幅器４の６番ピンから、アナログ電気信号をデジタル信号に変換するＡ／Ｄアナログ−デジタル変換器５に出力される。変換されたデジタル信号はＡ／Ｄアナログ−デジタル変換器５の１９番及び２０番ピンから論理コントローラ６の３５番及び３６番ピンに出力される。Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の制御の下、論理コントローラ６はデジタル信号を７８番ピンからＤＳＰデジタル信号プロセサ７の１０８番ピンに出力する。ＤＳＰデジタル信号プロセサ７は、プログラムメモリ８の命令を実行し、コンピュータ又はイーサネット専用荷重メータに送信されるイーサネット信号としてデータをイーサネットコントローラ９を介して出力する。
【００２１】
本考案のＩＰアドレスを有するロードセルに対して、遠隔検査巡回及びパラメータ修正を行ってよい。検出及び適用の工程において、角度差を試験して修正し、較正を行ってよい。メンテナンスの際に、電子計量装置の全ての計量データは、イーサネットを通じてＩＰアドレスを有するロードセルのオリジナルパラメータを入力することにより変化せず維持される。製造者により供給される１組の計量ソフトウェアを用いて、ユーザは、種々の電子計量装置としての複数のＩＰアドレスを有するロードセルを独立に組合わせることができる。アナログセンサ要素２の計測量が許す場合、アナログセンサ要素２のアナログ信号をイーサネットに変換するＩＰ変換基板３はアナログセンサ要素２に組み込んでよい。アナログセンサ要素２の計測量が小さい場合、アナログセンサ要素２により出力されたアナログ信号はケーブル１４を通じてＩＰ変換ボックス３に送信され、被出力イーサネット信号に変換されてよい。
【図面の簡単な説明】
【００２２】
【図１】本考案に係るＩＰアドレスを有するロードセルの電気的原理のブロック図である。
【図２】本考案に係るＩＰアドレスを有するロードセルのアナログセンサ要素の回路図である。
【図３】本考案に係るＩＰアドレスを有するロードセルの演算増幅器の回路図である。
【図４】本考案に係るＩＰアドレスを有するロードセルのＡ／Ｄ変換の回路図である。
【図５】本考案に係るＩＰアドレスを有するロードセルの論理コントローラの回路図である。
【図６】本考案に係るＩＰアドレスを有するロードセルのＭｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサの回路図である。
【図７】本考案に係るＩＰアドレスを有するロードセルのプログラムメモリの回路図である。
【図８】本考案に係るＩＰアドレスを有するロードセルの、イーサネットコントローラがＩＰアドレスを有しており、コンピュータ又はイーサネット専用荷重メータに接続されているイーサネットコントローラの回路図である。
【図９】本考案に係るＩＰアドレスを有するロードセルのブリッジ式構造の略示図である。
【図１０】本考案に係るＩＰアドレスを有するロードセルのカラム式構造の略示図である。
【図１１】本考案に係るＩＰアドレスを有するロードセルのプラグイン式構造の略示図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003143223.tif 000009
【図８】
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【図９】
0003143223.tif 000011
【図１０】
0003143223.tif 000012
【図１１】
0003143223.tif 000013
【手続補正書】
【提出日】平成19年5月21日(2007.5.21)
【手続補正１】
【補正対象書類名】実用新案登録請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【実用新案登録請求の範囲】
【請求項１】
電源(1) 及びアナログセンサ要素(2) を備えており、ＩＰアドレスを有するロードセルにおいて、
前記電源(1) はブリッジ電源及び電気電源であり、
前記アナログセンサ要素(2) が出力したアナログ信号をデジタル信号に変換可能なＩＰ変換基板又は変換ボックス(3) を更に備え、
前記電源(1) 、アナログセンサ要素(2) 並びにＩＰ変換基板又は変換ボックス(3) は直列に連続して接続されており、
該ＩＰ変換基板又は変換ボックス(3) は、演算増幅器(4) と、Ａ／Ｄコンバータ(5) と、論理コントローラ(6) と、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) と、プログラムメモリ(8) と、コンピュータ又はイーサネット荷重メータに接続されており、ＩＰアドレスを有するイーサネットコントローラ(9) とを備え、
前記アナログセンサ要素(2) の信号出力端は前記演算増幅器(4) の信号入力端に接続され、
前記演算増幅器(4) は、前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) 、イーサネットコントローラ(9) 、論理コントローラ(6) 、及びプログラムメモリ(8) に、前記Ａ／Ｄコンバータ(5) を介して接続され、
前記演算増幅器(4) の演算増幅回路は１２Ｖ電源、チップＩＮＡ１２８及び抵抗Ｒ１９を備える
ことを特徴とするＩＰアドレスを有するロードセル。
【請求項２】
前記アナログセンサ要素(2) は２つの歪み抵抗及び２つの等値抵抗を含むブリッジ回路で構成された抵抗歪み式センサであり、
前記ブリッジ回路の１番リード線は前記電源(1) の陽極に接続され、
前記ブリッジ回路の２番リード線は前記演算増幅器(4) のチップＩＮＡ１２８の２番ピンに接続され、
前記ブリッジ回路の３番リード線は接地され、
前記ブリッジ回路の４番リード線は前記演算増幅器(4) のチップＩＮＡ１２８の３番ピンに接続されており、
前記演算増幅器(4) のチップＩＮＡ１２８の７番ピンは前記１２Ｖ電源の陽極に接続され、
前記チップＩＮＡ１２８の４番ピンは前記１２Ｖ電源の陰極に接続され、
前記チップＩＮＡ１２８の１番及び８番ピンは前記抵抗Ｒ１９に接続され、
前記チップＩＮＡ１２８の２番ピンは前記アナログセンサ要素(2) の２番リード線に接続され、
前記チップＩＮＡ１２８の３番ピンは前記アナログセンサ要素(2) の４番リード線に接続され、
前記チップＩＮＡ１２８の５番ピンは接地され、
前記チップＩＮＡ１２８の６番ピンは、前記抵抗Ｒ１に直列に接続された後、前記Ａ／Ｄコンバータ(5) の９番ピンに接続されている
ことを特徴とする請求項１に記載のＩＰアドレスを有するロードセル。
【請求項３】
前記Ａ／Ｄコンバータ(5) の変換回路はＡ／Ｄコンバータ(5) 、抵抗Ｒ１及びキャパシタＣ１を備え、
前記Ａ／Ｄコンバータ(5) の９番ピンは、前記抵抗Ｒ１に直列に接続された後、前記演算増幅器(4) のチップＩＮＡ１２８の６番ピンに接続され、
前記Ａ／Ｄコンバータ(5) の９番ピンはキャパシタＣ１に直列に接続され、この信号は接地され、
前記Ａ／Ｄコンバータ(5) の１９番ピンは前記論理コントローラ(6) の３５番ピンに接続され、
前記Ａ／Ｄコンバータ(5) の２０番ピンは前記論理コントローラ(6) の３６番ピンに接続されており、
前記論理コントローラ(6) はＰＬＤの要素であり、
該ＰＬＤの３５番ピンは前記Ａ／Ｄコンバータ(5) の１９番ピンに接続され、
前記ＰＬＤの３６番ピンは前記Ａ／Ｄコンバータ(5) の２０番ピンに接続され、
前記ＰＬＤの５０番ピンは前記電源(1) の陽極に接続され、
前記ＰＬＤの２５番ピンは接地され、
前記ＰＬＤの７８番ピンは前記デジタル信号プロセサ(7) の１０８番ピンに接続されている
ことを特徴とする請求項１に記載のＩＰアドレスを有するロードセル。
【請求項４】
前記デジタル信号プロセサ(7) はＭｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサであり、
デジタル信号プロセサの回路はＭｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) と電源(1) とを備え、
前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の１1番ピンは前記プログラムメモリ(8) の５番ピンに接続され、
前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の１３番ピンは前記電源(1) の陽極に接続され、
前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の１４番ピンは前記プログラムメモリ(8) の８番ピンに接続され、
前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の１２番ピンは接地され、
前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の４番、５番、６番及び７番ピンは、ＩＰアドレスを有する、コンピュータ又はイーサネット荷重メータに接続されている前記イーサネットコントローラ(9) の１番、２番、３番及び６番ピンに夫々接続されており、
前記プログラムメモリ(8) のプログラムメモリ回路はプログラムメモリ(8) 及び電源(1) を備え、
前記プログラムメモリ(8) の６番ピンは電源(1) の陽極に接続され、
前記プログラムメモリ(8) の７番ピンは接地され、
前記プログラムメモリ(8) の５番ピンは前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の１１番ピンに接続され、
前記プログラムメモリ(8) の８番ピンは前記Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ(7) の１４番ピンに接続されている
ことを特徴とする請求項１に記載のＩＰアドレスを有するロードセル。
【請求項５】
前記ＩＰアドレスを有するイーサネットコントローラ(9) の１番、２番、３番及び６番ピンは前記デジタル信号プロセサ(7) の４番、５番、６番及び７番ピンに夫々接続されており、
前記ＩＰ変換基板又は変換ボックス(3) は、アナログセンサ要素(2) に組み込み可能であるか、又はケーブル(14)を介してアナログセンサ要素(2) に接続可能である
ことを特徴とする請求項１に記載のＩＰアドレスを有するロードセル。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
ＩＰ変換基板又は変換ボックスは、演算増幅器と、Ａ／Ｄコンバータと、論理コントローラと、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサと、プログラムメモリと、コンピュータ又はイーサネット（登録商標、以下同じ）荷重メータに接続されており、ＩＰアドレスを有するイーサネットコントローラとを備える。アナログセンサ要素の信号出力端は演算増幅器の信号入力端に接続され、演算増幅器は、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ、イーサネットコントローラ、論理コントローラ及びプログラムメモリに、Ａ／Ｄコンバータを介して接続され、演算増幅器の演算増幅回路は１２Ｖ電源、チップＩＮＡ１２８及び抵抗Ｒ１９を備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
ＩＰ変換基板又は変換ボックス３は、演算増幅器４と、Ａ／Ｄコンバータ５と、論理コントローラ６と、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７と、プログラムメモリ８と、ＩＰアドレスを有するイーサネットコントローラ９とを備える。イーサネットコントローラ９はコンピュータ又はイーサネット荷重メータに接続されている。アナログセンサ要素２の信号出力端は演算増幅器４の信号入力端に接続されている。演算増幅器４は、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７、イーサネットコントローラ９、論理コントローラ６及びプログラムメモリ８に、Ａ／Ｄコンバータ５を介して接続されている。演算増幅器４の演算増幅回路は１２Ｖ電源、チップＩＮＡ１２８及び抵抗Ｒ１９を備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
図６に示すように、デジタル信号プロセサ７はＭｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサであり、デジタル信号プロセサの回路はＭｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７と電源１とを備え、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の１１番ピンはプログラムメモリ８の５番ピンに接続され、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の１３番ピンは電源１の陽極に接続され、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の１４番ピンはプログラムメモリ８の８番ピンに接続され、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の１２番ピンは接地され、Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の４番、５番、６番及び７番ピンは、ＩＰアドレスを有する、コンピュータ又はイーサネット荷重メータに接続されているイーサネットコントローラ９の１番、２番、３番及び６番ピンに夫々接続されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図９及び１０に示すように、ＩＰ変換基板３は、ブリッジ式及びカラム式のアナログセンサ要素２の夫々に組み込まれる。図１１に示すように、ＩＰ変換ボックス３は、ケーブル１４を介してアナログセンサ要素２に接続することができ、コンピュータ又はイーサネット荷重メータに接続することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本考案のＩＰアドレスを有するロードセルは、電源１と、アナログセンサ要素２と、ＩＰ変換基板３又はＩＰ変換ボックス３とにより形成される。ロードセルの操作工程は以下の通りである。ＩＰアドレスを有するロードセルに荷重又は圧力が掛かるとき、アナログ電気信号が金属弾性体１０及び抵抗歪みゲージ１１により出力される。アナログ電気信号はアナログセンサ要素２の２番及び４番リード線を通じて出力され、演算増幅器４の２番及び３番ピンに入る。演算増幅器４により増幅された後、アナログ電気信号は演算増幅器４の６番ピンから、アナログ電気信号をデジタル信号に変換するＡ／Ｄアナログ−デジタル変換器５に出力される。変換されたデジタル信号はＡ／Ｄアナログ−デジタル変換器５の１９番及び２０番ピンから論理コントローラ６の３５番及び３６番ピンに出力される。Ｍｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサ７の制御の下、論理コントローラ６はデジタル信号を７８番ピンからＤＳＰデジタル信号プロセサ７の１０８番ピンに出力する。ＤＳＰデジタル信号プロセサ７は、プログラムメモリ８の命令を実行し、コンピュータ又はイーサネット荷重メータに送信されるイーサネット信号としてデータをイーサネットコントローラ９を介して出力する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【００２１】
【図１】  本考案に係るＩＰアドレスを有するロードセルの電気的原理のブロック図である。
【図２】  本考案に係るＩＰアドレスを有するロードセルのアナログセンサ要素の回路図である。
【図３】  本考案に係るＩＰアドレスを有するロードセルの演算増幅器の回路図である。
【図４】  本考案に係るＩＰアドレスを有するロードセルのＡ／Ｄ変換の回路図である。
【図５】  本考案に係るＩＰアドレスを有するロードセルの論理コントローラの回路図である。
【図６】  本考案に係るＩＰアドレスを有するロードセルのＭｃｕマイクロコントローラ又はＤＳＰデジタル信号プロセサの回路図である。
【図７】  本考案に係るＩＰアドレスを有するロードセルのプログラムメモリの回路図である。
【図８】  本考案に係るＩＰアドレスを有するロードセルの、イーサネットコントローラがＩＰアドレスを有しており、コンピュータ又はイーサネット荷重メータに接続されているイーサネットコントローラの回路図である。
【図９】  本考案に係るＩＰアドレスを有するロードセルのブリッジ式構造の略示図である。
【図１０】  本考案に係るＩＰアドレスを有するロードセルのカラム式構造の略示図である。
【図１１】  本考案に係るＩＰアドレスを有するロードセルのプラグイン式構造の略示図である。