(57)【要約】  単一のメモリ・アレイ（１０）は、同じビット・ラインのセグメント（ＳＥＧ１ ＢＬ０，ＳＥＧ２ＢＬ０）を互いに分離する分離回路を有する。分離回路（１６）は、アレイの別のセグメント（１４）のメモリ・セルが消去されている間に、当該アレイの１つのセグメント（１２）に配置されたメモリ・セルを読み出すことを可能にする。一例では、分離回路（１６）は、第２のセグメント（ＳＥＧ２ＢＬ０）に配置されたメモリ・セルの読み出し又はプログラム中にセグメント同士を電気的に結合する。単一のメモリ・アレイに格納されたプログラム情報は、同じアレイの一部分が消去される間に常にアクセスされ得る。分離されたビット・ライン・セグメントのサイズの動的変化は、複数の分離回路を用いて３以上のアレイ・セグメントを生成するとき生じる。
2008509505.tif 000002
【特許請求の範囲】
【請求項１】
第１のセグメント及び第２のセグメントを含むビット・ラインと、
前記第１のセグメントに配置された第１のメモリ・セルと、
前記第２のセグメントに配置された第２のメモリ・セルと、
分離回路と、を備え、
前記第１のセグメントが、前記分離回路を介して前記第２のセグメントに選択的に結合される、メモリ。
【請求項２】
センス増幅器を更に備え、
前記第１のメモリ・セルが、前記センス増幅器により読み出され、
前記第２のメモリ・セルが、前記センス増幅器により読み出される
請求項１記載のメモリ。
【請求項３】
前記分離回路が、前記第１のセグメントに結合された第１の回路端子と前記第２のセグメントに結合された第２の回路端子とを有するスイッチを備える請求項１記載のメモリ。
【請求項４】
前記第１のセグメントに配置された第１の複数のメモリ・セルであって、当該第１の複数のメモリ・セルの各セルが別個のワード・ライン上に配置されている、前記第１の複数のメモリ・セルと、
前記第２のセグメントに配置された第２の複数のメモリ・セルであって、当該第２の複数のメモリ・セルの各セルが別個のワード・ライン上に配置されている、前記第２の複数のメモリ・セルと
を更に備える請求項１記載のメモリ。
【請求項５】
前記ビット・ラインが、第３のセグメントを含み、
前記メモリが更に、
前記第３のセグメントに配置された第３のメモリ・セルと、
第２の分離回路とを備え、
前記第３のセグメントが、前記第２の分離回路を介して前記第２のセグメントに選択的に結合される
請求項１記載のメモリ。
【請求項６】
メモリを動作させる方法であって、前記メモリがビット・ラインを含み、前記ビット・ラインが第１のセグメント及び第２のセグメントを含み、前記メモリが第１のセグメントに配置された第１のメモリ・セルと前記第２のセグメントに配置された第２のメモリ・セルとを含む、前記方法において、
前記第２のメモリ・セルを消去するステップであって、前記第１のセグメントが前記第２のセグメントから分離されている、前記消去するステップと、
前記の消去中に前記第１のメモリ・セルを読み出すステップと
を備える方法。
【請求項７】
前記第１のセグメントが前記第２のセグメントに電気的に結合されている時間中に前記第２のメモリ・セルを読み出すステップを更に備える請求項６記載の方法。
【請求項８】
前記第１のセグメントに結合された第１の回路端子と前記第２のセグメントに結合された第２の回路端子とを備えるスイッチを非導通状態にして、前記第１のセグメントを前記第２のセグメントから分離するステップを更に備える請求項６記載の方法。
【請求項９】
前記第１のセグメントが前記第２のセグメントに電気的に結合されている時間中に前記第２のメモリ・セルをプログラミングするステップを更に備える請求項７記載の方法。
【請求項１０】
前記第１のセグメントが前記第２のセグメントに電気的に結合されている時間中に前記第１のメモリ・セルを読み出すステップを更に備える請求項７記載の方法。
【請求項１１】
前記第２のセグメントが前記第１のセグメントから電気的に分離されるとき前記第２のセグメントをＤＣ電圧へバイアスするステップを更に備える請求項７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、詳細には不揮発性メモリに関する。
【背景技術】
【０００２】
メモリでの読み出し、プログラム及び消去の動作は、異なるメモリ・モード中に生じる。その結果、メモリが消去され又はプログラミングされているとき、メモリは、さもなければ、読み出し動作に関してアクセス可能ではない。メモリがプログラム及びデータ情報の両方を格納するとき、メモリは、コード実行に対して使用不可能である。メモリが使用不可能なことは、関連のプロセッサが不可欠な情報に窮乏することを招く。この問題に対する既知の解法は、複数の別個のメモリ・アレイを有するメモリ・システムを実行するものである。従って、１つのメモリ・アレイがプログラミング又は消去されているとき、他のメモリ・アレイは、独立に使用可能である。しかしながら、このタイプのメモリには著しい欠点が、存在する。別個のメモリ・アレイの使用は、追加のメモリ・デコーダ、ドライバ及び制御回路を必要とするので、メモリ・システムに対して著しく大きいサイズ及び回路をもたらす。そのような追加の回路はまた、より高価なメモリ・システムをもたらす。例えば、プログラム・メモリへのアクセスを保証するため、ＥＥＰＲＯＭの別個のブロック、又は小さいセクタ・フラッシュ（ｓｍａｌｌ−ｓｅｃｔｏｒ  ＦＬＡＳＨ）を実現するコストは、法外に高いものである。この制限の結果により、システム性能が低減される。プログラム・メモリが使用可能でないとき、割り込みサービス提供は、メモリ・システムで生じない。その結果、システム待ち時間が生じ、その待ち時間は、典型的には不揮発性メモリにとって遅いメモリの消去時間に依存する。
【０００３】
本発明の前述及び更なるそしてより特定の目的及び利点が、添付図面と関係して本発明の好適な実施形態の以下の詳細な説明から当業者に容易に明らかになるであろう。
【発明を実施するための最良の形態】
【０００４】
図１は、ビット・ラインを第１のセグメントと共用する第２のセグメントが消去されている間に第１のセグメントを読み出し得る単一のメモリ・アレイを有するメモリ・システム１０を示す。従って、２つの別々の不揮発性メモリ・アレイは、消去動作中のプログラム・アクセスを保証するよう実現される必要がない。
【０００５】
図示の形態において、メモリ・システム１０は、分離回路１６により分離されている第１のアレイ・セグメント１２及び第２のアレイ・セグメント１４を有する。第１のアレイ・セグメント１２及び第１のアレイ・セグメント１２は、分離回路１６を介した同じビット・ライン接続を共用し、そしてそれぞれの制御及びドライバ回路により制御される。第１のアレイ・セグメント１２及び第２のアレイ・セグメント１４は、フラッシュ（ＦＬＡＳＨ）又はＥＥＰＲＯＭのようないずれの不揮発性メモリとして実施され得る。更に、様々な既知のタイプのメモリ・セル回路のいずれを用いてもよい。ワード・ライン・ドライバ１８は、第１のアレイ・セグメント１２のそれぞれのワード・ライン（図示せず）に接続されている。ワード・ライン・ドライバ２０は、第２のアレイ・セグメント１４のそれぞれのワード・ライン（図示せず）に接続されている。ビット・ライン・セレクタ２２は、第１のアレイ・セグメント１２及び第２のアレイ・セグメント１４のそれぞれのビット・ラインに接続されている。センス増幅器２４は、ビット・ライン・セレクタ２２に接続されている。いずれのタイプのセンス増幅器回路を用いて、センス増幅器２４を実施し得る。ビット・ライン・プログラム回路２６は、ビット・ライン・セレクタ２２により選定される第１のアレイ・セグメント１２内のビット・ラインに接続される。ビット・ライン・プログラム回路２６は、ビット・ライン・セレクタ２２に直接に接続され、そしてセンス増幅器２４によりビット・ライン・セレクタ２２から分離されないことが理解されるべきである。ビット・ライン・プログラム回路２６は、「データ・イン」とラベルが付されたデータ入力であって入力データを受け取るデータ入力を有する。ソース・ライン（ＳＬ）ドライバ２８は、第１のアレイ・セグメント１２のソース・ライン（図示せず）に接続されている。ソース・ライン（ＳＬ）ドライバ３０は、第２のアレイ・セグメント１４のソース・ライン（図示せず）に接続されている。ソース・ライン（ＳＬ）電圧制御回路３２は、ＳＬドライバ２８に接続された第１の出力、及びＳＬドライバ３０に接続された第２の出力を有する。コントローラ４０は、メモリ・システム１０のための制御を与える。コントローラ４０は、メモリ・アドレスを受け取る第１の入力、及び制御情報を受け取る第２の入力を有する。コントローラ４０は、ビット・ライン・プログラム回路２６に接続された第１の出力を有する。コントローラ４０は、ビット・ライン（ＢＬ）デコーダ４２に接続された第２の出力を有する。ＢＬデコーダ４２の出力は、どのビット・ラインが選択されるかを制御するためビット・ライン・セレクタの制御入力に接続される。コントローラ４０は、「セグメント１」とラベルを付され且つワード・ライン（ＷＬ）デコーダ４４の入力に接続された第３の出力を有する。ワード・ライン・デコーダ４４の出力は、ワード・ライン・ドライバ１８の第１の制御入力に接続されている。コントローラ４０の第４の出力は、分離回路１６の入力に接続される分離（ＩＳＯ）制御信号を与える。コントローラ４０の第５の出力は、「セグメント５」とラベルを付され、そしてワード・ライン・デコーダ４８の入力に接続されている。ワード・ライン・デコーダ４８の出力は、ワード・ライン・ドライバ２０の入力に接続されている。コントローラ４０の第６の出力は、スイッチ５６の制御入力に接続され、そしてコントローラ４０の第７の出力は、スイッチ５８の制御入力に接続されている。ワード・ライン消去電圧源５０は、スイッチ５６の第１の入力及びスイッチ５８の第１の入力の両方に接続された出力を有する。ワード・ライン・プログラム電圧源５２は、スイッチ５６の第２の入力及びスイッチ５８の第２の入力の両方に接続された出力を有する。ワード・ライン読み出し電圧源５４は、スイッチ５６の第３の入力及びスイッチ５８の第３の入力の両方に接続された出力を有する。スイッチ５６の出力は、ワード・ライン・ドライバ１８のワード・ライン電圧（ＷＬＶ）入力に接続されている。スイッチ５８の出力は、ワード・ライン・ドライバ２０のワード・ライン電圧（ＷＬＶ）入力に接続されている。
【０００６】
動作において、アドレス及び制御信号は、メモリ・システム１０を消去動作モードに置くよう印加される。消去モードにおいて、１又はそれより多くのワード・ライン・ドライバは、高電圧を１又はそれより多くのワード・ラインに印加するであろう。メモリ・セルの性質は、消去がこのバイアス状態が或る延長期間維持された後に達成されるようなものである。通常はその期間中に、消去されているアレイからデータを読み出すことが可能でない。従って、消去される素子を含む同じアレイに実行コードが格納されているシステムにおいては、実行は、消去動作中に中断されねばならない。メモリ・システム１０は、読み出しモードにおいて、セグメント１のような他のアレイ・セグメントの中の実行コードにアクセスしながら、セグメント２のような１つのアレイ・セグメントを消去することを可能にするよう機能する。通常は、プログラミング動作はまた、実行コードへのアクセスを禁止するであろう。しかしながら、プログラミングは、比較的速い動作であり、従って、実行コードの可用性における割り込みは、一層許容できる。メモリ・システム１０は、プログラミングする間に読み出し動作を可能にするよう設計されてない。この折衷案は、全てのモードにおいて独立の動作を可能にするであろう２つの完全に独立のアレイを実現することに対して相当のコスト節約をもたらす。
【０００７】
コントローラ４０は、セグメント１又はセグメント２を選択するため部分的に復号されるメモリ・アドレスを受け取る。従って、ＷＬデコーダ４４又はＷＬデコーダ４８、或いはこれら両方が、選択される。また、コントローラ４０は、ビット・ライン情報をＢＬデコーダ４２に与え、当該ＢＬデコーダ４２は、そのビット・ライン情報を復号して、復号されたビット・ライン選択信号を与える。これに応答して、ビット・ライン・セレクタ２２は、ビット・ラインを選択して、複数のセンス増幅器２４のそれぞれの１つに接続する。コントローラ４０はまた、当該コントローラ４０にメモリ・システムが何の動作モードにあるかを知らせる制御情報を受け取る。例えば、命令は、アレイ・セグメント２から消去している間にアレイ・セグメント１から読み出すため存在し得る。その場合、コントローラ４０は、スイッチ５６を使用可能にして、ワード・ライン読み出し供給レベルに等しいワード・ライン電圧をワード・ライン・ドライバ１８に通すであろう。コントローラ４０は、スイッチ５８を使用可能にして、ワード・ライン消去電圧をワード・ライン・ドライバ２０に通すであろう。それはまた、ＩＳＯ制御信号をアサートし、それにより分離回路１６は、アレイ・セグメント２におけるビット・ラインをアレイ・セグメント１から分離する。ビット・ライン・バイアス制御回路３４は、プログラミング動作のため使用可能にされる。読み出すか又は消去するとき、ビット・ライン・バイアス電圧は、ほぼＶＤＤの供給電圧であろう。プログラミングするとき、ビット・ライン・バイアス電圧は、プログラミング動作のためＶＤＤか又はそれより高い電圧である。ＳＬ電圧制御回路３２は、ＳＬ電圧を２つのＳＬドライバ２８及び３０に与える。プログラム・モードでは、ＳＬ電圧は、１０ボルトのような高い電圧である。しかしながら、この電圧値は、プロセス及び技術に依存している。ＳＬ電圧制御回路３２は、読み出し及び消去動作中にＶＤＤのようなより低い電圧を供給し得る。繰り返しを避けるため、ＳＬ電圧発生及びビット・ライン・バイアス発生の説明は、以下の例では繰り返さない。
【０００８】
別の例においては、命令は、プログラム又は消去回路を起動することなしにアレイ・セグメント１又はアレイ・セグメント２から読み出すため存在する。その場合、スイッチ５６及び５８の両方は、ワード・ライン読み出し供給電圧を出力し、そしてコントローラ４０は、アレイ・セグメント１又はアレイ・セグメント２における１つのワード・ラインを活性状態にする。それはまた、ＩＳＯ制御信号をディアサートし、そのため分離回路１６は、導通状態となり、それによりアレイ・セグメント１とアレイ・セグメント２とのビット・ラインが、接続される。アクティブのワード・ラインがアレイ・セグメント１にあるかアレイ・セグメント２にあるかに関係なく、センス増幅器２４は、選択されたワード・ライン上のデータを読み出すことができるであろう。
【０００９】
更に別の例においては、命令は、アレイ・セグメント１又はアレイ・セグメント２におけるワード・ライン上にビットをプログラムするため存在する。この例では、コントローラ４０は、スイッチ５６及び５８がワード・ライン（ＷＬ）プログラム電圧源を選択して、その電圧をワード・ライン・ドライバ１８及び２０のそれぞれに印加するようにさせる。コントローラ４０はまた、ＩＳＯ制御信号をディアサートし、それによりアレイ・セグメント１とアレイ・セグメント２とのビット・ラインが、接続される。コントローラ４０は、ビット・ライン・プログラム回路２６を使用可能にして、適切なプログラミング・バイアスをアレイ・セグメント１の一方の側に印加し、そしてその同じバイアス状態が、分離回路を介してアレイ・セグメント２に移る。これは、アレイ・セグメント１又はアレイ・セグメント２の中へのデータのプログラミングを可能にする。
【００１０】
別の例では、命令は、アレイ・セグメント１内にのみ含まれるビットを消去するため存在する。この状況では、アレイ・セグメント２内のビットは、アレイ・セグメント１を消去している間に読み出されない。コントローラ４０は、スイッチ５６を使用可能にして、ワード・ライン消去供給レベルに等しいワード・ライン電圧をワード・ライン・ドライバ１８に通す。アレイ・セグメント２を読み出すことができない間に、コントローラ４０は、スイッチ５８を使用可能にして、より低い電圧をワード・ライン読み出し電圧の形式でワード・ライン・ドライバ２０へ通す。従って、ワード・ライン・ドライバ２０の動作寿命を改善するため、高い電圧がワード・ライン・ドライバ２０に印加されないことが好ましい。ＩＳＯ制御信号の状態は、動作モードでは「ドント・ケア（ｄｏｎ’ｔ  ｃａｒｅ）」状態であり、そしてＩＳＯ制御信号がアサートされるかどうかは、出力にとって問題でない。
【００１１】
更に別の例では、命令は、メモリ・システム１０の両方のセグメントにおける全てのワード・ラインを同時に消去するため受け取られる。コントローラ４０は、スイッチ５６及びスイッチ５８の両方にワード・ライン消去供給電圧を出力させ、そしてコントローラ４０は、アレイ・セグメント１及びアレイ・セグメント２における全てのワード・ラインを活性状態にする。コントローラ４０は、「ドント・ケア」状態にあるＩＳＯ制御信号をアサートか又はディアサートかのいずれかにし得る。
【００１２】
従って、本明細書に与えられる例から、メモリ・システム１０は、ビット・ラインに接続された第２のセグメントのメモリ・セルを消去しながら、同じビット・ラインに接続された第１のセグメントのメモリ・セルの読み出しを可能にするよう機能することは明らかな筈である。メモリにおける消去動作が典型的には読み出し動作又はプログラミングと比べて長いので、この機能は、絶え間ないアクセスが消去を生じながら情報をプログラムするのを可能にする。対照的に、プログラム動作は、比較的速い。メモリ・システム１０が読み出し動作及びプログラム動作を同時に可能にしない間に、プログラム・モードにあるときいずれのアレイ・セグメントを分離することは、システム性能に対して重要ではない。プログラム格納を有する単一のメモリ・アレイの一部を、頻繁に消去される同じ単一のメモリ・アレイのその一部から分離することにより、メモリ・システム性能が、増強される。
【００１３】
図１の第１のアレイ・セグメント１２及び第２のアレイ・セグメント１４の２つの選択的に分離されたメモリ・アレイを示すメモリ７０の一形式の概略図が、図２に示される。便宜上の目的のため、図１の構成要素と同一である図２の構成要素は、類似の参照番号が付されている。Ｐチャネル・トランジスタ７１は、ビット・ライン・バイアス電圧を受け取る導体に接続されたソースを有する。Ｐチャネル・トランジスタ７１のゲートは、電流ミラー制御信号に接続される。Ｐチャネル・トランジスタ７１のドレーンは、ＢＬ０とラベルが付された第１のビット・ラインに接続されている。ビット・ラインＢＬ０は、図１のビット・ライン・セレクタ２２に接続されている。ビット・ラインＢＬ０は、第１のアレイ・セグメント１２の中の特定のメモリ・セル・トランジスタに接続されている。図示の形式において、メモリ・セル・トランジスタは、フローティング・ゲート・メモリ記憶デバイスである。フローティング・ゲート・デバイスの様々な既知の実行が、メモリ・セルを実現するため用いられる。ビット・ラインＢＬ０は、分離回路１６により隔てられる。分離回路１６は、ビット・ラインＢＬ０に接続されたソースを有する第１のＰチャネル・トランジスタ７４を有する。Ｐチャネル・トランジスタ７４のドレーンは、第１のビット・ラインＢＬ０の第２のセグメントに接続されている。Ｐチャネル・トランジスタ７４のウェルは、ビット・ライン（ＢＬ）バイアスを受け取る導体に接続されている。Ｎチャネル・トランジスタ７６は、ビット・ライン０の第１のセグメントに接続されたドレーンを有する。Ｎチャネル・トランジスタ７６のゲートは、ＩＳＯとラベルを付された分離制御信号に接続される。Ｎチャネル・トランジスタ７６のソースは、ビット・ライン０の第２のセグメントに接続されている。ＩＳＯ制御信号は、インバータ７２の入力に接続されている。インバータ７２の出力は、Ｐチャネル・トランジスタ７４のゲート及びＮチャネル・トランジスタ７８のゲートに接続されている。インバータ７２の電力端子は、ＢＬバイアス電圧に接続されている。インバータ７２は、供給電圧ＶＳＳに対して参照される。トランジスタ７８のドレーンは、ビット・ライン０の第２のセグメントに接続され、そしてトランジスタ７８のソースは、ＶＳＳとラベルを付された基準電圧端子に接続される。ビット・ライン０の第２のセグメントは、第２のアレイ・セグメント１４に接続されており、当該第２のアレイ・セグメント１４はまた、フローティング・ゲート・メモリ記憶トランジスタを含む。第２のアレイ・セグメント１４は、ＷＬＮ及びＷＬ Ｎ＋１とラベルを付された２つのワード・ライン信号と、ＳＬ Ｍとラベルを付されたソース・ライン信号とを受け取る。任意の数のメモリ・セルが第１のセグメント及び第２のセグメントのそれぞれの中に実現され得ることは明らかな筈である。例えば、任意の数のメモリ・セルが、第１のアレイ・セグメント１２の中のビット・ラインＢＬ０に接続され、そして任意の数のメモリ・セルが、第２のアレイ・セグメント１４の中のビット・ラインＢＬ０に接続される。
【００１４】
Ｐチャネル・トランジスタ７３は、ビット・ライン・バイアス導体に接続されたソースと、電流ミラー制御信号を受け取るゲートと、ＢＬ１とラベルを付された第１のビット・ラインに接続されたドレーンとを有する。第１のビット・ラインＢＬ１は、図１のビット・ライン・セレクタ２２に接続されている。また、Ｐチャネル・トランジスタ７３のウェルが、ビット・ライン・バイアス導体に接続されている。Ｐチャネル・トランジスタ７３のソースは、第１のセグメントの複数のフローティング・ゲート・デバイスに接続されている。分離回路１６のＰチャネル・トランジスタ８０は、ＢＬ１の第１のセグメントに接続されたソースと、インバータ７２の出力に接続されたゲートと、第２のセグメントの第１のビット・ラインＳＥＧ２ＢＬ１に接続されたドレーンとを有する。複数のフローティング・ゲート・メモリ・セル・トランジスタが、ビット・ラインＢＬ１に接続されている。図示の形式では、２つのフローティング・ゲート・メモリ・セル・トランジスタが、第２のセグメントの中のビット・ラインＢＬ１に接続されているよう示されているが、しかし任意の数のフローティング・ゲート・メモリ・セル・トランジスタが、第２のアレイ・セグメント１４の中に実現され得る。分離回路１６のＮチャネル・トランジスタ８２は、ビット・ラインＢＬ１の第１のセグメントに接続されたドレーンと、ＩＳＯ制御信号に接続されたゲートと、Ｐチャネル・トランジスタ８０のドレーン及び第２のセグメントのビット・ラインＢＬ１に接続されたソースとを有する。Ｎチャネル・トランジスタ８４は、第２のセグメントのビット・ラインＢＬ１に接続されたドレーンと、ＩＳＯ制御信号の反転形式を受け取るためインバータ７２の出力に接続されたゲートと、電源電圧ＶＳＳに接続されたソースとを有する。
【００１５】
動作において、分離回路１６は、相補的導電性を有するトランジスタを用いて実現されるが、他の形式を用いることができることが十分理解される筈である。例えば、単一の導電性トランジスタ・スイッチを用い得る。トランジスタ７４、７６及びトランジスタ８０、８２は、伝達ゲート又はスイッチとして機能する。トランジスタ７８及び８４は、トランジスタ７６及び７６が導通していないとき、アレイ・セグメント２の中のビット・ラインをバイアスするよう作用する。しかしながら、他の技術では、その機能は必須のものではない場合がある。その上、参照されるバイアス・レベルは、ＶＳＳではなく、むしろ別のＤＣ電圧レベルでもよい。インバータ７２は、トランジスタ７４が非導通であることを意図したとき完全に非導通であることを保証するため、ビット・ラインが晒される最大電圧と最小電圧との間をインバータ７２の出力がスイングするように設計される。ＩＳＯ制御信号はまた、インバータ７２が実現される仕方に依存してレベル・シフトされることが必要である。
【００１６】
トランジスタ７１及び７３は、ビット・ライン・プログラム回路２６の一部である。トランジスタ７１及び７３は、コントローラ４０により与えられた電流ミラー制御信号によりバイアスされる。これらのトランジスタ７１及び７３は、イネーブルされた状態にバイアスされたとき定電流源として機能する。コントローラ４０内の電流基準は、ビット・ラインのそれぞれの中にミラーされる。ビット・ライン・プログラム回路２６の追加の構成要素（図示せず）は、トランジスタ７１及び７３により与えられた電流を用いる。
【００１７】
第１のアレイ・セグメント１２は、簡略にするため、４個のメモリ・セルのみを示す。各メモリ・セルは、トランジスタ（参照番号を付してない）により表される。ソース・ラインＳＬ０は、ソース・ライン（ＳＬ）ドライバ２８によりバイアスされる。ＳＬ０により与えられたバイアスは、読み出し及び消去中低い電圧であり、そして隣接メモリ・セルを適切にバイアスする目的のためプログラミング中はより高い電圧である。
【００１８】
図３には、ビット・ライン・セグメント分離を有するメモリの別の形態が示されている。メモリ９０は、それぞれが分離回路により分離されている所定のサイズの３つのアレイ・セグメントを有するように示されている。分離回路のうちの一つのみが、メモリ９０を２つのアレイ・セグメントに分割するよう任意の時間に動作可能である。しかしながら、２つのアレイ・セグメントの相対的サイズは、メモリ９０のユーザにより動的に変えられ得る。第１のアレイ・セグメント９２は、それに接続されたワード・ラインＷＬドライバ１０１及びソース・ラインＳＬドライバ１０２を有する。第２のアレイ・セグメント９４は、それに接続されたワード・ラインＷＬドライバ１０３及びソース・ラインＳＬドライバ１０４を有する。第３のアレイ・セグメント９６は、それに接続されたワード・ラインＷＬドライバ１０６及びソース・ラインＳＬドライバ１０７を有する。ワード・ラインＷＬドライバ１０１は、ＷＬＶ１とラベルを付されたワード・ライン電圧を受け取る。ワード・ラインＷＬドライバ１０３は、ＷＬＶ２とラベルを付されたワード・ライン電圧を受け取る。ワード・ラインＷＬドライバ１０６は、ワード・ライン電圧ＷＬＶ３を受け取る。第１の分離回路９８は、第１のアレイ・セグメント９２と第２のアレイ・セグメント９４との間に接続され、そして「ＩＳＯ制御０」とラベルを付された分離回路制御信号により制御される。第２の分離回路９９は、第２のアレイ・セグメント９４と第３のアレイ・セグメント９６との間に接続され、そして「ＩＳＯ制御１」とラベルを付された分離回路制御信号により制御される。ビット・ライン・セレクタ回路１１０は、第１のアレイ・セグメント９２、第２のアレイ・セグメント９４及び第３のアレイ・セグメント９６のビット・ラインのそれぞれに接続されている。複数のセンス増幅器１１２は、基準信号に対して各ビット・ラインの状態を選択的に検知するためビット・ライン・セレクタ回路１１０に接続されている。センス増幅器１１２は、電流又は電圧のいずれかを検知するよう機能する。ビット・ライン（ＢＬ）プログラム回路１１４は、ＢＬプログラム回路１１４に接続されている。メモリ９０は、図１のメモリ・システム１０の代わりに直接なり得る。従って、入力データ等を受け取るＢＬプログラム回路１１４のための入力のような、メモリ９０に対する他の接続は、説明を容易にするため示されていない。
【００１９】
分離回路９８及び９９は、メモリ９０のメモリを２つのセグメントに分割するよう機能するとき、メモリ・システム１０の前の例が、同じことをメモリ９０の動作に適用する。例えば、第１のセグメントは、アレイ・セグメント１のみ、又はアレイ・セグメント１及びアレイ・セグメント２の両方のいずれかを含むであろう。第２のセグメントは、それに反して、アレイ・セグメント２及びアレイ・セグメント３の両方か、又はアレイ・セグメント３のみのいずれかを含むであろう。メモリ９０は、いかに多くのプログラム情報が特定の例において用いられるかに基づいて、セグメント化されたビット・ラインを用いて同じメモリ・アレイを読み出すことと消去することとの両方を行うための選定をユーザがする適応性を与える。本明細書で与えられるメモリ構造は、同じメモリの別の部分を消去しながらプログラム情報を読み出す連続的な能力を可能にするので、ユーザは、メモリ編成の構造を動的に変えることができる。ＩＳＯ制御信号はまた、ワン・タイム永久ベース（ｏｎｅ−ｔｉｍｅ  ｐｅｒｍａｎｅｎｔ  ｂａｓｉｓ）に加えて、特定の動作モードに基づいて、動作中に動的に変えられる。
【００２０】
一形式においては、第１のセグメント及び第２のセグメントを含むビット・ラインを有するメモリが提供される。第１のメモリ・セルが、第１のセグメントに配置される。第２のメモリ・セルが、第２のセグメントに配置される。分離回路が設けられ、そこにおいて、第１のセグメントが当該分離回路を介して第２のセグメントに選択的に結合される。一例では、分離回路は、第１のメモリ・セルが読み出されていて、且つ第２のメモリ・セルが消去されているとき、第１のセグメントを第２のセグメントから分離する。一例では、第１のセグメントは、第２のメモリ・セルが読み出されているとき、第２のセグメントに分離回路を介して電気的に結合される。メモリは更に、センス増幅器を有する。第１のメモリ・セルは、センス増幅器により読み出され、そして第２のメモリ・セルは、センス増幅器により読み出される。第２のメモリ・セルは、センス増幅器により第１のセグメント及び分離回路を介して読み出される。別の例では、第１のセグメントは、第２のセグメントが読み出されているとき、分離回路を介して第２のセグメントに電気的に結合される。別の形式では、分離回路は、第１のセグメントに結合された第１の回路端子と第２のセグメントに結合された第２の回路端子とを有するスイッチを含む。一形式では、スイッチは、Ｐチャネル・トランジスタを含み、そして別の形式では、スイッチは、ＣＭＯＳ伝達ゲートとして特徴付けられる。一形式では、第１のメモリ・セル及び第２のメモリ・セルは、不揮発性メモリ・セルとして特徴付けられる。別の形式では、第１のメモリ・セル及び第２のメモリ・セルは、フラッシュ・メモリ・セルとして特徴付けられる。一形式では、第１のセグメントは、第２のセグメントがプログラミングされているとき、分離回路を介して第２のセグメントに電気的に結合される。
【００２１】
別の形式では、メモリは更に、第１のセグメントに配置された第１の複数のメモリ・セルを含み、当該第１の複数のメモリ・セルのそれぞれは、別々のワード・ライン上に配置されている。第２の複数のメモリ・セルは、第２のセグメントに配置され、当該第２の複数のメモリ・セルのそれぞれは、別々のワード・ライン上に配置されている。更に別の形式では、ビット・ラインは、第３のセグメントを含む。この形式では、メモリは更に、第３のセグメントに配置された第３のメモリ・セルを含む。第２の分離回路が設けられ、そこにおいて、第３のセグメントは、当該第２の分離回路を介して第２のセグメントに選択的に結合される。一例では、第２のセグメントは、第３のメモリ・セルが読み出されているとき、第２の分離回路を介して第３のセグメントに電気的に結合される。別の例では、第２の分離回路は、第２のメモリ・セルか又は第１のメモリ・セルが読み出されていて、且つ第３のメモリ・セルが消去されているとき、第３のセグメントを第２のセグメントから分離する。
【００２２】
別の形式においては、メモリを動作させる方法が本明細書で提供される。メモリは、ビット・ラインを含み、そこにおいて、当該ビット・ラインは、第１のセグメント及び第２のセグメントを含む。メモリは、第１のセグメントに配置された第１のメモリ・セルと、第２のセグメントに配置された第２のメモリ・セルとを含む。第２のメモリ・セルが、消去され、第１のセグメントが、第２のセグメントから分離されている。第１のメモリ・セルは、消去中に読み出される。別の例では、第２のメモリ・セルは、第１のセグメントが第２のセグメントに電気的に結合されている時間中に読み出される。別の形式では、第１のメモリ・セル及び第２のメモリ・セルは、不揮発性メモリ・セルである。別の形式では、第１のメモリ・セル及び第２のメモリ・セルは、フラッシュ・メモリ・セルである。別の形式では、スイッチが非導通状態にされて、第１のセグメントを第２のセグメントから分離する。当該スイッチは、第１のセグメントに結合された第１の回路端子と、第２のセグメントに結合された第２の回路端子とを含む。一形式では、スイッチは、Ｐチャネル・トランジスタを含み、そして別の形式では、スイッチは、ＣＭＯＳ伝達ゲートを含む。別の形式では、第２のメモリ・セルは、第１のセグメントが第２のセグメントに電気的に結合されている時間中にプログラミングされる。別の例では、第１のメモリ・セルは、第１のセグメントが第２のセグメントに電気的に結合されている時間中に読み出される。別の例では、第２のセグメントは、当該第２のセグメントが第１のセグメントから電気的に分離されるとき、ＤＣ電圧にバイアスされる。
【００２３】
更に別の形式では、第１のセグメント及び第２のセグメントを含むビット・ラインを有するメモリが提供される。第１の複数のメモリ・セルが、第１のセグメントに配置され、そして第２の複数のメモリ・セルが、第２のセグメントに配置される。第１のセグメントは、第２の複数のメモリ・セルのうちのいずれのメモリ・セルが消去されていて、且つ第１の複数のメモリ・セルのうちの１つのメモリ・セルが読み出されているとき、第２のセグメントから分離される。第１のセグメントは、第２の複数のメモリ・セルのうちのいずれのメモリ・セルが読み出されているとき第２のセグメントに電気的に結合される。第１の複数のメモリ・セル及び第２の複数のメモリ・セルは、不揮発性メモリ・セルである。一形式では、第１の複数のメモリ・セル及び第２の複数のメモリ・セルは、フラッシュ・メモリ・セルである。
【００２４】
別の形式では、第１のセグメント及び第２のセグメントを含むビット・ラインを有するメモリが提供される。第１の複数のメモリ・セルが、第１のセグメントに配置される。第２の複数のメモリ・セルが、第２のセグメントに配置される。分離回路が設けられ、そこにおいて、第１のセグメントは、当該分離回路を介して第２のセグメントに選択的に結合される。分離回路は、第２の複数のメモリ・セルのうちのいずれのメモリ・セルが消去されていて、且つ第１の複数のメモリ・セルのうちの１つのメモリ・セルが読み出されているとき、第１のセグメントを第２のセグメントから分離する。第１のセグメントは、第２の複数のメモリ・セルのうちのいずれのメモリ・セルが読み出されているとき、分離回路を介して第２のセグメントに電気的に結合される。
【００２５】
説明の目的のため本明細書で選定された実施形態に対する様々な変化及び変更が、当業者には容易に想到されるであろう。例えば、いずれのデータ経路幅が、開示されたメモリ構造を用いて実行され得る。例えば、それは、特定の応用、例えば、誤り検査及び訂正（ＥＣＣ）のようなもののため、８、１６ビット、又はより大きいデータ経路、又は他の特定のデータ経路に適合することができる。１個及び２個の分離回路の例が説明されたが、任意の数の分離回路が所望の複数個のアレイ・セグメントを設けるため実行され得ることが明らかな筈である。用いられる分離回路の数は、ビット・ラインに加えられる追加のインピーダンスの量とトレードオフの関係にある。そのような変更及び変化が本発明の趣旨から逸脱しない程度まで、それらの変更及び変化は、添付の特許請求の範囲の公正な解釈によってのみ評価される本発明の範囲内に含まれることを意図するものである。
【００２６】
便益、他の利点、及び問題に対する解法が、特定の実施形態について説明された。しかしながら、便益、利点、問題に対する解法、及びいずれの便益、利点又は解法が生じる又はより顕著になるいずれの構成要素は、特許請求の範囲のいずれか又はその全部の重要な、又は必要な、或いは本質的特徴又は構成要素と解釈すべきではない。本明細書で用いられているように、用語「備える」、「含む」、又はそれらのいずれの他の変形は、非排他的包含をカバーする意図であり、それにより、構成要素のリストを備えるプロセス、方法、物品、又は装置は、それらの構成要素のみを含むのではなく、特にリストされてない、又はそのようなプロセス、方法、物品、又は装置に固有である他の構成要素を含み得る。用語「１つの」は、本明細書で用いられているように、１又はそれより多くの数として定義されている。用語「複数の」は、本明細書で用いられているように、２又はそれより多くの数として定義されている。用語「別の」は、本明細書で用いられているように、少なくとも第２の又はそれより多くを表すよう定義されている。用語「含む」及び／又は「有する」は、本明細書で用いられているように、「備える」を表すよう定義されている（即ち、開かれた表現法（ｏｐｅｎ  ｌａｎｇｕａｇｅ）である）。用語「結合された」は、本明細書で用いられているように、「接続された」を表すよう定義されているが、必ずしも直接である必要はなく、そして必ずしも機械的である必要はない。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明に従ったメモリ・システムのブロック図である。
【図２】図２は、図１のメモリ・システムのセグメント化されたアレイ及び分離回路の概略図である。
【図３】図３は、本発明に従ったメモリ・システムの別の形態のブロック図である。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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