【事件の表示】
　特許第３０３１６６４号「ＴＦＴアレイ基板およびこれを用いた液晶表示装置」の請求項１、５に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３０３１６６４号の請求項１、５に係る特許を維持する。
【理　由】
１．手続の経緯
　本件特許第3031664号の請求項1及び5に係る発明は、平成8年2月19日に特許出願され、平成12年2月10日に設定登録がなされ、特許異議の申立がなされ、取消理由通知がなされ、その指定期間である平成13年4月2日に訂正請求がなされたものである。
２．訂正の適否について
　ア．訂正の内容
　訂正事項ａ
　特許請求の範囲の請求項1の「この保持容量電極線と平行に配置され、」を、「この保持容量電極線と同じ層をパターニングしてそれと平行に配置され、」と訂正する。
　訂正事項ｂ
　特許明細書段落番号０００６の第１１行の「この保持容量電極線と平行に配置され、」を「この保持容量電極線と同じ層をパター二ングしてそれと平行に配置され、」と訂正する。
　イ．訂正の目的の適否、新規事項の追加及び特許請求の範囲の拡張又は変更の存否
　上記訂正事項ａ及びｂは、特許明細書に記載された事項の範囲内で特許請求の範囲を減縮するものであり、新規事項を追加するものでなく、特許請求の範囲を実質的に拡張又は変更するものでもない。
　ウ．むすび
　以上のとおり、上記訂正請求は、特許法第120条の4第2項及び同条第3項で準用する平成6年法律第116号における改正前の特許法第126条第1項ただし書き及び第２項の規定に適合するので、当該訂正を認める。
３．特許異議申立について
　ア．本件発明
　訂正後の特許請求の範囲の請求項1及び5に係る発明（以下、本件発明1及び5という。）は次のとおりのものである。
「【請求項1】　透明絶縁性基板上に複数本形成された走査用信号線、
　上記走査用信号線と交差する複数本のデータ用信号線、
　上記走査用信号線とデータ用信号線の各交点に設けられた薄膜トランジスタ、
　上記薄膜トランジスタに接続された透明導電膜よりなる画素電極、
　上記走査用信号線と平行に配置され、少なくとも上記画素電極の一部との間に保持容量絶縁膜を挟んで保持容量を形成する走査線方向の一連の画素に共通の保持容量電極線、
　この保持容量電極線と同じ層をパターンニングしてそれと平行に配置され、各画素毎に近接の上記保持容量電極線との接続部を有し、走査用信号線の上部または下部に絶縁膜を挟んで形成された保持容量電極冗長線を備えたことを特徴とするＴＦＴアレイ基板。
　【請求項5】　請求項１〜請求項４のいずれか一項に記載のＴＦＴアレイ基板と、透明電極およびカラーフィル夕等を有する対向電極基板との間に液晶が配置されていることを特徴とする液晶表示装置。」
　イ．異議申立の理由の概要
　異議申立人 中川 徹は、証拠として甲第1号証を提出し、本件発明1及び5は、特許法第29条第1項第3号に該当して、若しくは、同法同条第2項に違反して特許されたものであるから、それらの特許は取り消されるべき旨主張している。
　ウ．証拠に記載の発明
　甲第１号証（特開平５一２５７１６４号公報）には下記の事項が記載されている。
　映像信号を送る配線の抵抗を小さくして信号遅延を生じにくくできるアクティブマトリクス基板を提供することを目的とする（３頁右欄【００２１】）。
　遮光膜と付加容量共通配線とを平行に形成し両者を層間絶縁膜に設けたコンタクトホールを介して電気的に接続し、遮光膜と付加容量共通配線とが並列接続された回路構成となり抵抗が小さくなる（３頁右欄【００２４】）。
　　図１、図２（図１のＡ−Ａ線断面図）、図３（平面模式図）に示される液晶表示装置において、絶縁性基板１１（透明であることは自明）上に複数本のゲートバス配線１（走査用信号線）と複数本のソースバス配線２（データ用信号線）が交差して形成され、その交点にチャンネル層１２ａ、１２ｂを有するＴＦＴ２５（薄膜トランジスタ）及びそれに接続された画素電極４が示されている。
　図中の付加容量共通電極８は突出形成した付加容量電極６を含んで、ゲートバス配線１と平行に配置され、付加容量電極６は画素電極４の一部との間に保持容量を形成している。容量共通電極８は、ゲートバス配線１の方向の一連の画素に共通の共通電極となっているとともに各画素毎にコンタクトホール７ｃが配設されている（４頁左欄【００３０】、【００３１】）。
　遮光膜１５は、付加容量共通電極８と平行に形成されるとともにコンタクトホ一ル７ｃ、９ｃを介して電気的に接続されており、遮光膜１５はゲートバス配線１の上部において層間絶縁膜１４，１７を挟んで形成されている（４頁右欄【００３３】〜【００３６】）。
　層構造となっているので、開□率を上げるために付加容量共通配線８の線幅を細くしたときに生じる断線を防ぐことができること、これにより開口率の大きい明るい画面を有する表示装置を提供できることが記載されている（【００３７】、【００３８】）。
　エ．当審の対比・判断
　本件発明1及び5の「保持容量電極線と同じ層をパターンニングしてそれと平行に配置され、各画素毎に近接の上記保持容量電極線との接続部を有し、走査用信号線の上部または下部に絶縁膜を挟んで形成された保持容量電極冗長線を備える」ことは、甲第1号証には記載も示唆もされておらず、当業者に周知又は自明の事項でもない。
　そして、本件発明1及び5は、「保持容量電極線と同じ層をパターンニングしてそれと平行に配置され、各画素毎に近接の上記保持容量電極線との接続部を有し、走査用信号線の上部または下部に絶縁膜を挟んで形成された保持容量電極冗長線を備える」ことにより、甲第1号証の”コンタクトホールを形成する製造工程”を不要とする効果を有するものである。
　したがって、本件発明1及び5は、甲第1号証に記載されたに等しい発明であるとも、若しくは、甲第1号証に記載された発明に基づいて当業者が容易に発明をすることができたものともすることができないから、特許法第29条第1項第3号に該当して、若しくは、同法同条第2項の規定に違反して特許されたものとすることができない。
　オ．むすび
  以上のとおりであるから、異議申立の理由及び証拠によっては、本件発明1及び5はについての特許を取り消すことができない。
　また、他に本件発明1及び5はについての特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１３年４月１９日（２００１．４．１９）
【訂正の要旨】
訂正の要旨
　訂正事項ａ
　特許請求の範囲の請求項１の「この保持容量電極線と平行に配置され、」を、特許請求の範囲の減縮を目的として「この保持容量電極線と同じ層をパターニングしてそれと平行に配置され、」と訂正する。
　訂正事項ｂ
　これに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合を図るため、明りょうでない記載の釈明を目的として、特許明細書段落番号０００６の第１１行の「この保持容量電極線と平行に配置され、」を「この保持容量電極線と同じ層をパターニングしてそれと平行に配置され、」と訂正する。
（５４）【発明の名称】
ＴＦＴアレイ基板およびこれを用いた液晶表示装置
（５７）【特許請求の範囲】
　【請求項１】　透明絶縁性基板上に複数本形成された走査用信号線、
　上記走査用信号線と交差する複数本のデータ用信号線、
　上記走査用信号線とデータ用信号線の各交点に設けられた薄膜トランジスタ、
　上記薄膜トランジスタに接続された透明導電膜よりなる画素電極、
　上記走査用信号線と平行に配置され、少なくとも上記画素電極の一部との間に保持容量絶縁膜を挟んで保持容量を形成する走査線方向の一連の画素に共通の保持容量電極線、
　この保持容量電極線
と同じ層をパターニングしてそれ
との接続部を有し、走査用信号線の上部または下部に絶縁膜を挟んで形成された保持容量電極冗長線を備えたことを特徴とするＴＦＴアレイ基板。
　【請求項２】　透明絶縁性基板上に複数本形成された走査用信号線、
　上記走査用信号線と交差する複数本のデータ用信号線、
　上記走査用信号線とデータ用信号線の各交点に設けられた薄膜トランジスタ、
　上記薄膜トランジスタに接続された透明導電膜よりなる画素電極、
　上記走査用信号線と平行に配置され、少なくとも上記画素電極の一部との間に保持容量絶縁膜を挟んで保持容量を形成する走査線方向の一連の画素に共通の保持容量電極線、
　この保持容量電極線と平行に配置され、各画素毎に近接の上記保持容量電極線との接続部を有するとともに、上記保持容量電極線との間に前記走査用信号線を挟んだ位置に配置された保持容量電極冗長線を備えたことを特徴とするＴＦＴアレイ基板。
　【請求項３】　透明絶縁性基板上に複数本形成された走査用信号線、
　上記走査用信号線と交差する複数本のデータ用信号線、
　上記走査用信号線とデータ用信号線の各交点に設けられた薄膜トランジスタ、
　上記薄膜トランジスタに接続された透明導電膜よりなる画素電極、
　上記走査用信号線と平行に配置され、少なくとも上記画素電極の一部との間に保持宏量絶縁膜を挟んで保持容量を形成する走査線方向の一連の画素に共通の保持容量電極線、
　この保持容量電極線より各画素毎に伸びた突起部で構成されると共に、上記走査用信号線と絶縁膜を介して電気的に接続しないように重なって配置され、必要に応じて上記走査用信号線と短絡させ得るようにした保持容量電極冗長部を備えたことを特徴とするＴＦＴアレイ基板。
　【請求項４】　透明絶縁性基板上に複数本形成された走査用信号線、
　上記走査用信号線と交差する複数本のデータ用信号線、
　上記走査用信号線とデータ用信号線の各交点に設けられた薄膜トランジスタ、
　上記薄膜トランジスタに接続された透明導電膜よりなる画素電極、
　上記走査用信号線と平行に配置され、少なくとも上記画素電極の一部との間に保持容量絶縁膜を挟んで保持容量を形成する走査線方向の一連の画素に共通の保持容量電極線、
　上記走査用信号線より各画素毎に伸びた突起部で構成されると共に、上記保持容量電極線と絶縁膜を介して電気的に接続しないように重なって配置され、必要に応じて上記保持容量電極線と短絡させうるようにした走査用信号線冗長部を備えたことを特徴とするＴＦＴアレイ基板。
　【請求項５】　請求項１〜請求項４のいずれか一項に記載のＴＦＴアレイ基板と、透明電極およびカラーフィルタ等を有する対向電極基板との間に液晶が配置されていることを特徴とする液晶表示装置。
【発明の詳細な説明】
　【０００１】
　【発明の属する技術分野】
　本発明は、薄膜トランジスタを画素電極とともに多数配列したアクティブマトリクス型液晶表示装置に関するものである。
　【０００２】
　【従来の技術】
　ＴＦＴアレイを用いた液晶表示装置では、透明絶縁性基板上に直交するように形成されたゲート電極線とソース電極線の各マトリクスの交点に設けられた薄膜トランジスタ（以下ＴＦＴと称する）のスイッチング機能により、各画素に画像情報が伝達されるが、ＴＦＴがオフになり、画像情報が画素部に保持される時間中に自己放電あるいはＴＦＴのリーク電流が原因で画像信号が損なわれてしまうという問題が生じる。この問題を解決するための対策としては、個々の画素に保持容量を設ける方法がある。保持容量の設置方法としては、ＩＥＥＥ，Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ＥＤ−２０（１９７３）ｐｐ．９９５〜１００１に記載される方法が簡便であり、従来より頻繁に用いられている。この方法は、保持容量を個々の画素内で隣接するゲート電極線と画素電極の間に形成するものである。ただし、この方法では保持容量の電極とゲート電極線間の接続が個々の画素内で行われているため、開口率向上の阻害要因となっている。また、ゲート電極線に対して寄生容量となっているため、ゲート信号遅延の要因となっていた。
　【０００３】
　そこで、最近では上記の方法に代わり、各画素共通の保持容量電極線を設ける方法が採用されるようになった。図７は、特開平５−１０７５５９号公報に示される従来の薄膜トランジスタアレイの画素部の等価回路図である。図において、１はゲート電極線、２はソース電極線、３はＴＦＴ、４は対向電極、５は液晶容量、６は保持容量、７は画素電極、８は共通配線である保持容量電極線をそれぞれ示す。表示部は、ｍ本のゲート電極線１とｎ本のソース電極線２が直交して配置され、ｍ×ｎ個の表示画素に分割されている。本例では、保持容量の電極として走査線方向に一本の共通の保持容量電極線８をゲート電極線１と平行に配置する共通配線方式を採用しており、ゲート電極線１と保持容量電極線８との接続を表示面外部で行っているので画素の開口率を下げることなく、ゲート電極線１に対して寄生容量となりにくい。
　【０００４】
　【発明が解決しようとする課題】
　以上のように構成された共通配線方式による保持容量電極を採用したＴＦＴアレイにおいては、以下に示すような問題点がある。図８は、従来の共通配線方式によるＴＦＴアレイの画素部の平面図である。図において、２３はゲート電極、２８はソース・ドレイン電極、３０は異物等による層間ショート部、３１は断線部をそれぞれ示す。図に示すように、従来の共通配線方式では、異物、膜欠損等のプロセス要因で例えばｋ本日の保持容量電極線８が断線した場合、および他の導電膜層と短絡した場合、ｋ本日の保持容量電極線８により容量付加されるべき画素全てにおいて画素信号の品質が損なわれてしまうという問題点があり、歩留まり低下の大きな要因となっていた。
　【０００５】
　本発明は以上のような問題点を解消するためになされたもので、異物、膜欠損等のプロセス要因による層間短絡および断線等によって歩留まりの低下を生じにくい共通配線方式の保持容量電極を備えた高開口率のＴＦＴアレイおよびこれを用いた液晶表示装置を提供することを目的とする。
　【０００６】
　【課題を解決するための手段】
　この発明に係わるＴＦＴアレイ基板は、透明絶縁性基板上に複数本形成された走査用信号線と、走査用信号線と交差する複数本のデータ用信号線と、走査用信号線とデータ用信号線の各交点に設けられた薄膜トランジスタと、薄膜トランジスタに接続された透明導電膜よりなる画素電極と、走査用信号線と平行に配置され、少なくとも画素電極の一部との間に保持容量絶縁膜を挟んで保持容量を形成する走査線方向の一連の画素に共通の保持容量電極線と、この保持容量電極線
と同じ層をパターニングしてそれ
　また、保持容量電極線と平行に配置され、各画素毎に近接の上記保持容量電極線との接続部を有するとともに、上記保持容量電極線との間に前記走査用信号線を挟んだ位置に配置された保持容量電極冗長線を備えたものである。
　【０００７】
　また、透明絶縁性基板上に複数本形成された走査用信号線と、走査用信号線と交差する複数本のデータ用信号線と、走査用信号線とデータ用信号線の各交点に設けられた薄膜トランジスタと、薄膜トランジスタに接続された透明導電膜よりなる画素電極と、走査用信号線と平行に配置され、少なくとも画素電極の一部との間に保持容量絶縁膜を挟んで保持容量を形成する走査線方向の一連の画素に共通の保持容量電極線と、この保持容量電極線より各画素毎に伸びた突起部で構成されると共に、走査用信号線と絶縁膜を介して電気的に接続しないように重なって配置され、必要に応じて走査用信号線と短絡させ得るようにした保持容量電極冗長部を備えたものである。
　【０００８】
　また、透明絶縁性基板上に複数本形成された走査用信号線と、走査用信号線と交差する複数本のデータ用信号線と、走査用信号線とデータ用信号線の各交点に設けられた薄膜トランジスタと、薄膜トランジスタに接続された透明導電膜よりなる画素電極と、走査用信号線と平行に配置され、少なくとも画素電極の一部との間に保持容量絶縁膜を挟んで保持容量を形成する走査線方向の一連の画素に共通の保持容量電極線と、走査用信号線より各画素毎に伸びた突起部で構成されると共に、保持容量電極線と絶縁膜を介して電気的に接続しないように重なって配置され、必要に応じて上記保持容量電極線と短絡させうるようにした走査用信号線冗長部を備えたものである。
　さらに、この発明に
係る
　【０００９】
　【発明の実施の形態】
実施の形態１．
　図１は、本発明の実施の形態１である液晶表示装置のＴＦＴアレイの等価回路図、図２は本実施の形態によるＴＦＴアレイの画素部の構造を示す断面図、図３は本実施の形態によるＴＦＴアレイ画素部の平面図である。図において、１は走査用信号線であるゲート電極線、２はデータ用信号線であるソース電極線、３はＴＦＴ、４は対向電極、５は液晶容量、６は保持容量、７は画素電極、８は走査線方向の各画素に共通の保持容量電極線、９は保持容量電極冗長線、２１は透明絶縁性基板、２２は保持容量絶縁膜、２３はゲート電極、２４は層間絶縁膜、２５はｉ−アモルファスシリコン層、２６は絶縁膜層、２７はｎ−アモルファスシリコン層、２８はソース・ドレイン電極、２９は保護膜をそれぞれ示す。保持容量電極線８は、ゲート電極線１と近接して平行に設けられており、少なくとも画素電極７の一部との間に保持容量絶縁膜２２を挟んで保持容量を形成し、表示部の外側の周辺部で近接のゲート電極線１と接続されている。また、本実施の形態では、保持容量電極冗長線９の設置による開口率の低下が生じないように、保持容量電極冗長線９をゲート電極線１およびゲート電極２３の真下に絶縁膜を挟んで形成している。
　【００１０】
　本実施の形態におけるＴＦＴアレイの構造および製造方法を図２について説明する。まず、透明絶縁性基板２１上に保持容量電極線８および保持容量電極冗長線９を堆積しパターニングを行う。保持容量電極線８および保持容量電極冗長線９は、各画素毎に接続箇所が設けられている。また、この時、保持容量電極冗長線９は、後に形成するゲート電極線１の真下にくるように配置する。この上に、保持容量絶縁膜２２、ゲート電極線１およびゲート電極２３、画素電極７、層間絶縁膜２４を順に堆積し、パターニングする。次に、ｉ−アモルファスシリコン層２５、絶縁膜層２６、ｎ−アモルファスシリコン層２７を堆積し、パターニングしてチャネル領域を形成した後、ソース・ドレイン電極２８を形成し、保護膜２９を堆積しパターニングする。
　【００１１】
　図３は、本実施の形態による共通配線方式のＴＦＴアレイの画素部を示す平面図である。図において、３０は異物等により生じた層間ショート部、３１はプロセストラブル等による保持容量電極線８の断線部を示す。本実施の形態によるＴＦＴアレイにおいては、共通配線である保持容量電極線８に異物等により層間ショートが発生した場合、図中ａ、ｂで示したショート発生部３０の前後をレーザリペア等の装置を用いて切断し、その部分を孤立させる。この場合にも、ショート発牛部３０の前後の接続部から、保持容量電極冗長線９を迂回して、保持容量電極線８は電気的に接続を維持できる。また、プロセストラブル等により保持容量電極線８が断線した場合であっても、断線部３１の前後の接続部から保持容量電極冗長線９を迂回して、保持容量電極線８は電気的に接続を維持できる。
　【００１２】
　本実施の形態によれば、プロセストラブル等により、一連の画素の共通配線である保持容量電極線８の断線または層間ショート等が発生した場合でも、保持容量電極冗長線９を迂回して電気的に接続を維持できるため、同一の保持容量電極線８に連なった画素全てが保持特性不良等の影響を受けることなく、最小単位の欠陥におさめることができるので、歩留まりの低下を抑制でき、高開口率の期待できる共通配線方式の保持容量電極を備えたＴＦＴアレイ基板およびこれを用いた液晶表示装置を得ることが可能である。
　【００１３】
実施の形態２．
　図４は本発明の実施の形態２であるＴＦＴアレイの画素部の平面図である。前述の実施の形態１では、保持容量電極冗長線９をゲート電極線１の真下に形成し、開口率の低下を抑制したが、本実施の形態では、保持容量電極冗長線９をゲート電極線１の真下を避け、ゲート電極線１を挟んで隣接する保持容量電極線８と反対側になるように配置し、実施の形態１で示した構造よりも寄生容量の減少を図るものである。なお、図中同一または相当部分には同一符号を付し、説明を省略する。
　【００１４】
　本実施の形態におけるＴＦＴアレイの構造および製造方法を以下に説明する。まず、透明絶縁性基板２１上に保持容量電極線８および保持容量電極冗長線９を堆積し、パターニングを行う。保持容量電極線８および保持容量電極冗長線９は、各画素毎に接続箇所が設けられている。この時、本実施の形態では、保持容量電極冗長線９は、ゲート電極線１を挟んで隣接する保持容量電極線８と反対側になるように配置する（図４）。以下は、実施の形態１と同様に、図２に示すような保持容量絶縁膜２２、ゲート電極線１およびゲート電極２３、画素電極７、層間絶縁膜２４を順に堆積し、パターニングする。さらに、ｉ−アモルファスシリコン層２５、絶縁膜層２６、ｎ−アモルファスシリコン層２７を堆積し、パターニングしてチャネル領域を形成した後、ソース・ドレイン電極２８を形成し、保護膜２９を堆積しパターニングする。
　【００１５】
　本実施の形態によるＴＦＴアレイにおいては、共通配線である保持容量電極線８に異物等により層間ショートが発生した場合、図中ａ、ｂで示したショート発生部３０の前後をレーザリペア等の装置を用いて切断し、その部分を孤立させる。この場合にも、ショート発生部３０の前後の接続部から、保持容量電極冗長線９を迂回して、保持容量電極線８は電気的に接続を維持できる。また、プロセストラブル等により保持容量電極線８が断線した場合であっても、断線部３１の前後の接続部から、保持容量電極冗長線９を迂回して保持容量電極線８は電気的に接続を維持できる。
　【００１６】
　本実施の形態によれば、プロセストラブル等により、一連の画素の共通配線である保持容量電極線８の断線または層間ショート等が発生した場合でも、保持容量電極冗長線９を迂回して電気的に接続を維持できるため、同一の保持容量電極線８に連なった画素全てが保持特性不良等の影響を受けることなく、最小単位の欠陥におさめることができるので、歩留まりの低下を抑制でき、さらに保持容量電極冗長線９をゲート電極線１の真下を避けて形成したので、寄生容量の負担が少ない共通配線方式の保持容量電極を備えたＴＦＴアレイ基板および液晶表示装置を得ることが可能である。
　【００１７】
実施の形態３．
　図５は本発明の実施の形態３であるＴＦＴアレイの画素部の平面図である。図において、１０は保持容量電極冗長部を示す。本実施の形態では、画素毎に保持容量電極線８より垂直に伸びた突起部より構成される保持容量電極冗長部１０をゲート電極線１と一部が重なるように形成し、この重なりの部分をレーザリペア等の手段で短絡させることにより、ゲート電極線１と保持容量電極線８が接続できるようにしたものである。なお、保持容量電極冗長部１０は保持容量電極線８より必ずしも垂直に伸びた突起部である必要はなく、保持容量電極線８に対して傾斜して伸びた突起部であってもよい。また、図中同一または相当部分には同一符号を付し、説明を省略する。
　【００１８】
　本実施の形態におけるＴＦＴアレイの構造および製造方法を以下に説明する。まず、透明絶縁性基板２１上に保持容量電極線８および保持容量電極冗長部１０を堆積し、パターニングを行う。この時、保持容量電極冗長部１０は、画素毎に保持容量電極線８と交差して形成され、レーザリペア等の手段を用いてゲート電極線１と短絡させた場合、ゲート電極線１と電気的に接続可能な程度に一部が重なるように配置する（図５）。以下は、実施の形態１と同様に、図２に示すような保持容量絶縁膜２２、ゲート電極線１およびゲート電極２３、画素電極７、層間絶縁膜２４を順に堆積し、パターニングする。さらに、ｉ−アモルファスシリコン層２５、絶縁膜層２６，ｎ−アモルファスシリコン層２７を堆積し、パターニングしてチャネル領域を形成した後、ソース・ドレイン電極２８を形成し、保護膜２９を堆積しパターニングする。
　【００１９】
　本実施の形態によるＴＦＴアレイにおいては、共通配線である保持容量電極線８に異物等により層間ショートが発生した場合、図中ａ、ｂで示したショート発生部３０の前後をレーザリペア等の装置を用いて切断し、その部分が孤立するようにした後、その前後の保持容量電極冗長部１０をゲート電極線１と短絡することにより、ゲート電極線１を迂回して保持容量電極線８は電気的に接続を維持できる。また、プロセストラブル等により保持容量電極線８が断線した場合、断線部３１の前後の保持容量電極冗長部１０をレーザリペア等の手段を用いてゲート電極線１と短絡することにより、ゲート電極線１を迂回して保持容量電極線８は電気的に接続を維持できる。
　【００２０】
　本実施の形態によれば、プロセストラブル等により、一連の画素の共通配線である保持容量電極線８の断線または層間ショート等が発生した場合でも、保持容量電極冗長部１０とゲート電極線１を接続することで、ゲート電極線１を迂回して電気的に接続を維持できるため、同一の保持容量電極線８に連なった画素全てが保持特性不良等の影響を受けることなく、最小単位の欠陥におさめることができるので、歩留まりの低下を抑制でき、さらに冗長部分を短い突起のような形状にすることで冗長線自体のプロセストラブルの発生を抑え、寄生容量の負担が少ない共通配線方式の保持容量電極を備えたＴＦＴアレイ基板および液晶表示装置を得ることが可能である。
　【００２１】
実施の形態４．
　図６は本発明の実施の形態４であるＴＦＴアレイの画素部の平面図である。図において、１１はゲート電極線冗長部を示す。本実施の形態では、画素毎にゲート電極線１より垂直に伸びた突起部より構成されるゲート電極線冗長部１１を保持容量電極線８と一部が重なるように形成し、この重なりの部分をレーザリペア等の手段で短絡させることにより、保持容量電極線８とゲート電極線１が接続できるようにしたものである。なお、ゲート電極線冗長部１１はゲート電極線１より必ずしも垂直に伸びた突起部である必要はなく、ゲート電極線１に対して傾斜して伸びた突起部であってもよい。また、図中同一または相当部分には同一符号を付し、説明を省略する。
　【００２２】
　本実施の形態によるＴＦＴアレイの構造および製造方法を以下に説明する。まず、透明絶縁性基板２１上に保持容量電極線８を堆積し、パターニングを行う。この上に、保持容量絶縁膜２２、ゲート電極線１、ゲート電極２３およびゲート電極線冗長部１１を形成する。この時、ゲート電極線冗長部１１は、画素毎にゲート電極線１と交差して形成され、レーザリペア等の手段を用いて保持容量電極線８と短絡させた場合、保持容量電極線８と電気的に接続可能な程度に一部が重なるように形成する（図６）。以下は、実施の形態１と同様に、図２に示すような画素電極７、層間絶縁膜２４を順に堆積し、パターニングする。さらに、ｉ−アモルファスシリコン層２５、絶縁膜層２６、ｎ−アモルファスシリコン層２７を堆積し、パターニングしてチャネル領域を形成した後、ソース・ドレイン電極２８を形成し、保護膜２９を堆積しパターニングする。
　【００２３】
　本実施の形態によるＴＦＴアレイにおいては、共通配線である保持容量電極線８に異物等により層間ショートが発生した場合、図中ａ、ｂで示したショート発生部３０の前後をレーザリペア等の装置を用いて切断し、その部分が孤立するようにした後、その前後のゲート電極線冗長部１１を保持容量電極線８と短絡することにより、ゲート電極線１を迂回して保持容量電極線８は電気的に接続を維持できる。また、プロセストラブル等により保持容量電極線８が断線した場合、断線部３１の前後のゲート電極線冗長部１１をレーザリペア等の手段を用いて保持容量電極線８と短絡することにより、ゲート電極線１を迂回して保持容量電極線８は電気的に接続を維持できる。
　【００２４】
　本実施の形態によれば、プロセストラブル等により、一連の画素の共通配線である保持容量電極線８の断線または層間ショート等が発生した場合でも、ゲート電極線冗長部１１と保持容量電極線８を接続することで、ゲート電極線１を迂回して電気的に接続を維持できるため、同一の保持容量電極線８に連なった画素全てが保持特性不良等の影響を受けることなく、最小単位の欠陥におさめることができるので、歩留まりの低下を抑制できる。また、冗長部分を短い突起のような形状にすることで冗長線自体のプロセストラブルの発生を抑え、寄生容量の負担が少ない共通配線方式の保持容量電極を備えたＴＦＴアレイ基板および液晶表示装置を得ることが可能である。さらに、ゲート電極線冗長部１１は、ゲート電極線１のプロセストラブルに対する冗長としても使用することができる。
　【００２５】
　なお、上記実施の形態１〜４ではいずれも保持容量電極線８、保持容量電極冗長線９および保持容量電極冗長部１０等をゲート電極線１よりも下層に形成したが、適用デバイス構造によりゲート電極線１より上層に形成してもよく、同様の効果が得られる。
【図面の簡単な説明】
　【図１】　この発明の実施の形態１であるＴＦＴアレイの等価回路図である。
　【図２】　この発明の実施の形態１であるＴＦＴアレイ画素部の部分断面図である。
　【図３】　この発明の実施の形態１であるＴＦＴアレイ画素部の平面図である。
　【図４】　この発明の実施の形態２であるＴＦＴアレイ画素部の平面図である。
　【図５】　この発明の実施の形態３であるＴＦＴアレイ画素部の平面図である。
　【図６】　この発明の実施の形態４であるＴＦＴアレイ画素部の平面図である。
　【図７】　従来の共通配線方式のＴＦＴアレイの等価回路図である。
　【図８】　従来の共通配線方式のＴＦＴアレイ画素部の平面図である。
　【符号の説明】
　１　ゲート電極線、２　ソース電極線、３　薄膜トランジスタ（ＴＦＴ）、
４　対向電極、５　液晶容量、６　保持容量、７　画素電極、
８　保持容量電極線、９　保持容量電極冗長線、１０　保持容量電極冗長部、
１１　ゲート電極線冗長部、２１　透明絶縁性基板、２２　保持容量絶縁膜、
２３　ゲート電極、２４　層間絶縁膜、２５　ｉ−アモルファスシリコン層、
２６　絶縁膜層、２７　ｎ−アモルファスシリコン層、
２８　ソース・ドレイン電極、２９　保護膜、
３０　異物等による層間ショート部、３１　断線部。