【事件の表示】
　特許第２５７７９２６号「画像データの書き込み及び読み出し方法」の特許〔平成８年１１月７日設定登録、請求項の数（１）〕に対する特許異議の申立てについてされた平成１０年１０月３０日付け取消決定に対し、東京高等裁判所において、その取消決定を取り消す判決〔平成１０年（行ケ）第４００号、平成１２年３月２１日判決言渡〕があったので、さらに審理のうえ、次のとおり決定する。
【結　論】
　特許第２５７７９２６号の特許を維持する。
【理　由】
I【手続きの経緯】
　本件特許第２５７７９２６号に係る発明は、昭和６２年８月１９日（優先権主張昭和６２年２月２０日）に特許出願され、平成８年１１月７日にその特許の設定登録がなされ、その後、古河京子より特許異議の申立てがなされ、平成１０年１０月３０日に取消決定がされた。これに対して、平成１０年１２月２４日に取消決定の取消を求める訴え（平成１０年（行ケ）第４００号）が東京高等裁判所にされたが、裁判係属中の平成１１年５月７日に訂正審判請求がされ、平成１１年７月３１日に訂正を認める審決がされた。その後、当該審決が確定し、東京高等裁判所において前記取消決定を取り消す旨の判決（平成１２年３月２１日判決言渡）があった。
II【本件特許発明】
　本件特許発明は、平成１１年５月７日に訂正審判請求され、その後確定した訂正特許明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものである。
「画像表示装置に実質的にフリッカ・フリーの画像を表示するための画像データの記憶装置に対する書き込み及び記憶装置からの読み出し方法であって、
　ファーストイン・ファーストアウト機能を有する第１の記憶装置に第１のフィールド・データを書き込む第１の段階と、
　ファーストイン・ファーストアウト機能を有する第２の記憶装置に第２のフィールド・データを書き込む第２の段階と、
　前記第１の記憶装置に対する第３のフィールド・データの書き込み動作と共に、前記第３のフィールド・データの前記第１の記憶装置に対する書き込み速度のおよそ２倍の速度で前記第１の記憶装置から前記第１のフィールド・データの第１のライン・データを読み出す第３の段階と、
　前記第１の記憶装置からの前記第１のフィールド・データの第１のライン・データの読み出し動作に続いて、前記第１の記憶装置に対する前記第３のフィールド・データの書き込み動作と共に前記第３のフィールド・データの前記第１の記憶装置に対する書き込み速度のおよそ２倍の速度で前記第２の記憶装置から前記第２のフィールド・データの第１のライン・データを読み出す第４の段階と、
　前記第２の記憶装置からの前記第２のフィールド・データの第１のライン・データの読み出し動作に続いてフィールド・データによる完全なフレームの画像が得られるまで、前記第１の記憶装置に対する前記第３のフィールド・データの書き込み動作と共に前記第３のフィールド・データの前記第１の記憶装置に対する書き込み速度のおよそ２倍の速度で前記第１の記憶装置又は前記第２の記憶装置から前記第１のフィールド・データ又は前記第２のフィールド・データの夫々のライン・データを交互に読み出す動作を繰り返す第５の段階と、
　前記第２の記憶装置に対する第４のフィールド・データの書き込み動作と共に、前記第４のフィールド・データの前記第２の記憶装置に対する書き込み速度のおよそ２倍の速度で前記第１の記憶装置から前記第３のフィールド・データの第１のライン・データを読み出す第６の段階と、　　
　前記第１の記憶装置からの前記第３のフィールド・データの第１のライン・データの読み出し動作に続いて、前記２の記憶装置に対する前記第４のフィールド・データの書き込み動作と共に前記第４のフィールド・データの前記第２の記億装置に対する書き込み速度のおよそ２倍の速度で前記第２の記憶装置から前記第２のフィールド・データの第１のライン・データを読み出す第７の段階と、
　前記第２の記憶装置からの前記第２のフィールド・データの第１のライン・データの読み出し動作に続いてフィールド・データによる完全なフレームの画像が得られるまで、前記第２の記憶装置に対する前記第４のフィールド・データの書き込み動作と共に前記第４のフィールド・データの前記第２の記憶装置に対する書き込み速度のおよそ２倍の速度で前記第１の記憶装置又は前記第２の記憶装置から前記第３のフィールド・データ又は前記第２のフィールド・データの夫々のライン・データを交互に読み出す動作を繰り返す第８の段階と、　
　前記第４のフィールド・データの後続のフィールド・データについて前記第３〜第８の段階を繰り返す第９の段階と
を含む画像データの書き込み及び読み出し方法。」
III【特許異議申立の理由の概要】
　異議申立人古川京子は、特許明細書の請求項１に係る発明に対して、甲第1号証：特開昭５９−２２１１７２号公報、甲第２号証：日経エレクトロニクス、ｎｏ．３９２（１９８６．４．７）ｐ．２２１−２３９及び甲第３号証：電子通信学会技術研究報告、８２〔１５〕（１９８２−４−２７）ｐ．３９−４６、参考資料１：日経エレクトロニクス、ｎｏ．４１０（１９８６−１２−１５）ｐ．９０、参考資料２：日経エレクトロニクス、ｎｏ．４０６（１９８６−１０−２０）ｐ．１７５−１９３及び参考資料３：日経エレクトロニクス、ｎｏ．３６９（１９８５−５−２０）ｐ．２０７−２０８を提出し、特許明細書の請求項１に係る発明の特許は、特許法第２９条第２項の規定に違反してなされたものであり、また、特許明細書の記載が不備であり、特許法第３６条第３〜５項の規定に違反してなされたものであるから特許を取り消すべき旨主張している。
IV【甲各号証及び各参考資料記載の発明】
　異議申立人が提示した甲第１号証には、「インターレース変換回路」（発明の名称）に関し、図面と共に次のとおりの記載がある。
１．「高品位のテレビ画像を得る１つの方法として、奇数フィールドの映像信号と偶数フィールドの映像信号とを夫々メモリに書き込んでおき、読みだすとき各フィールドの映像信号を１ラインごとに交互に通常の読出し速度の２倍の速度で読みだして水平走査して１画面を形成するようにしたものがある。
　この方法によれば、ノンインターレース化されて１画面が１／６０秒の速度で形成されるので、解像度が上がり高品位画像が得られる。」（公報第１頁右下欄第１１行〜第２０行）
２．「上記インターレースの映像信号のうち対応するフィールドの映像信号を対応する夫々のメモリの対応する番地に書込むようになし、読出し時は上記アドレスカウンタよりのアドレス指定に基づき、書込まれた１ライン分のデータを夫々のメモリから０．５Ｈごとに順次交互に書込み時の２倍の速度で読出すようにしたものである。
　　・・・（中略）・・・
　続いて、この発明の一例を上述したノンインターレース化のテレビジョン受像機に適用した場合につき第３図以下を参照して詳細に説明する。第３図に示す実施例はスチル画像をノンインターレース化するインターレース変換回路にこの発明を適用した場合で、図はその要部を示す。」（公報第２頁左下欄第１３行〜同頁右下欄第９行）
３．「メモリ（１）へのデータ書込みは第４図Ａに示すクロックＣＫのNの周波数のクロックによって行なわれるから、読出し時ではメモリ（１）に書込まれたデータの時間軸がNに圧縮された状態で読出される。」（公報第３頁左上欄第１７行〜同頁右上欄第１行）
４．「動画用のインターレース映像信号をノンインターレース化する場合には、例えば第５図に示すように構成すればよい。この例では、一対のフレームメモリ（３０），（３１）を設け、入力映像信号Ｓｉを第１のスイッチング手段（３２）でフレームごとに切り換えて対応するフレームメモリ（３０），（３１）にインターレース映像信号を書込む。（３４Ｗ）（３５Ｗ）は書込みアドレス指定回路である。フレームメモリ（３０），（３１）には夫々奇数フィールド及び偶数フィールド専用の書込みエリアＡＯＯ，ＡＯＥ及びＡＥＯ，ＡＥＥがあるのは前述したのと同様である。このため、上述したと同様に構成されたノンインターレース化するための変換用の読出しアドレス指定回路（３４Ｒ），（３５Ｒ）が夫々設けられ、これらのアドレスデータは第２及び第３のスイッチング手段（３６），（３７）によってスイッチングされる。一方のフレームメモリが書込み状態にあるとき他方のフレームメモリは読出し状態にある。時間軸がNに圧縮され、ノンインターレース化された映像信号用のデータは第４のスイッチング手段（３８）によってフレームごとにスイッチングされて出力される。
　このように構成すれば、動画用のインターレース映像信号でも、これをノンインターレース化して読出すことができる。」（公報第４頁左上欄第１３行〜同頁右上欄第１７行）
　同じく提示した甲第２号証には、「８ｆscの速度で同時に入出力できるフィールド・メモリ用１Ｍビット・ダイナミックＲＡＭ」に関し、図面と共に次のとおりの記載がある。
１．「今回開発したフィールド・メモリ用１Ｍビット・ダイナミックＲＡＭの内部構成を図２に示す。１Ｍビットのメモリ・セルを３２Ｋ×８ビット構成の４グループに分割し，データの入力端子と出力端子を分離した。
　４グループに共通の入力クロックを使って，各入力端子に対応する８ビット・シフトレジスタに入力データを取り込む。このシフトレジスタから８ビットの並列データをメモリ・セル・アレイに内部転送する。この転送経路にもう１段データ・レジスタを設け，シフトレジスタからデータ・レジスタには高速にデータを移すことによって，内部転送時にクロックを止める必要をなくした。最小サイクル時間３０nsで間断なくシリアル・データを入力することができる。出力データ端子にも同様に８ビット・シフトレジスタとデータ・レジスタが対応し，やはり最小３０nsのサイクル時間でシリアル・データを間断なく出力できる。」（第２２３頁右欄）
２．「今回のＲＡＭを使って，前フィールドの信号で走査線を補間するノンインタレース変換回路の例を簡単に説明する。ＮＴＳＣ方式は，図１３（ａ）に模式的に示すようなインタレース走査方式を採用している。これを受像機側の処理だけで同図（ｂ）のようなノンインタレース表示に変換する場合を考える。１フィールド前の信号をフィールド・メモリに記憶しておき，受信中の走査線の間をこの信号で補間する。この結果フィールド周波数は変わらないが，水平走査周波数は標準方式の２倍になって画質を向上することができる。　図１４は，この処理を実現する回路ブロック例である。フィールド・メモリの前段に，１水平走査線のデータを蓄えるライン・メモリを置く。同図の例ではライン・メモリをダブル・バッファ構成にした。４fscのクロックでデータを入力する動作と，８fscのクロックでデータを出力する動作を交互に切り替える。
　この後段に置くフィールド・メモリには，今回の１ビット・ダイナミックＲＡＭを２個並列に使う。入力と出力のクロック周波数をともに８fsc（約２９ＭＨｚ）にし，図９のようなリード・モディファイ・ライト・サイクルで動かす。前フィールドの信号を出力しながら，新しい入力データを書き込む。
　このような構成にし，フィールド・メモリとライン・メモリの出力を交互に取り出すとノンインタレース変換した信号を作ることができる。図１５のようなタイミングで動かせばよい。ライン・メモリは，１水平走査期間の信号を入力する動作と，これを８fscのクロックで２回出力する動作を繰り返す。フィールド・メモリはライン・メモリが出力する１水平走査線分のデータを取り込みながら，前フィールドのデータを出力する。ここではリード・モディファイ・ライト・サイクルを使う。このフィールド・メモリの出力と，ライン・メモリの出力を図１５のようなタイミングで取り出せば，ノンインタレース表示方式の信号を作ることができる。」（第２３１頁右欄〜第２３３頁右欄）
　同じく提示した甲第３号証には、「フレームメモリーを用いたインターレース走査画像の順次走査画像への変換」に関し、図面と共に次のとおりの記載がある。
１．「２フィールド（１フレーム）分のフィールド・メモリにより、近似的に図４に示した特性となる時空間補間フィルターを開発している。この時空間補間フィルターは、図１３に示す構成になっており、フィールドメモリー２台、垂直空間周波数方向のディジタルフィルター２台、時間軸変換部から成り立っている。」（第４５頁左欄第１０行〜第１６行）
　同じく提示した参考資料１には、「画像専用１Ｍビット・ダイナミック・メモリ，フィールド・メモリ用のＦＩＦＯ型」の速報記事に関し、次のとおりの記載がある。
１．「日本テキサス・インスツルメンツは，ディジタル・ビデオ信号処理に必須のフィールド・メモリ専用１Ｍビット・ダイナミックＲＡＭを開発している。２５６Ｋ×４ビット構成の周辺ＣＭＯＳ型。１９８７年前半には出荷体制を整える。
　ビデオ信号処理には基本的にランダム・アクセスは必要ない。アドレス端子は設けずに，直列データを非同期に入出力できるＦＩＦＯ型にした。データ端子４本とエネーブル端子，クロック端子などを入力用と出力用に分離する。外部からのリフレッシュ制御も不要。最小サイクル時間は３０ns程度にする予定。つまり，ＮＴＳＣ方式のビデオ信号を標本化速度４ｆscで８ビットＡ-Ｄ変換する場合のフィールド・メモリを２チップで簡単に組める。」（第９０頁上欄）
　同じく提示した参考資料２には、「１Ｍの専用ダイナミック・メモリは１９８６年末から続々と登場」の項目に、次のとおりの記載がある。 
１．「本格的なディジタル・ビデオ信号処理には，なんといってもフィールド・メモリ用専用チップが重要である。１Ｍビット・ダイナミック・メモリの専用品として各社が開発を進めている。すでに、松下電子工業が一番手の名乗りを上げた。１９８６年末から１９８７年にかけて、続々と登場しそうだ。
　仕様の基本は，直列データの入力と出力を非同期にしてＦＩＦＯとして使えるものになりそうだ。」（第１９２頁左欄第２９行〜中欄第４行）
　同じく提示した参考資料３には、「そろそろ出番が近づいたビデオ信号処理の専用メモリ」の項目に、次のとおりの記載がある。
１．「ビデオ信号処理の分野は，大容量の高速ＦＩＦＯメモリ（図Ｂ）があれば広く使える。１フィールドあるいは１フレームの遅延線として使う。遅延時間を可変にしたい用途があるのでシフトレジスタよりもＦＩＦＯとして使えるほうが望ましい。」（第２０７頁右欄第２０行〜第２０８頁左欄第４行）
V【当審の判断】
《第２９条第２項違反について》
　訂正審判請求で訂正された訂正特許明細書の特許請求の範囲の請求項１に記載された発明（以下「本件発明」という。）と甲第１号証に記載の発明とを対比すると、次のことが認められる。
１）甲第１号証には、奇数フィールドの映像信号と偶数フィールドの映像信号とを夫々メモリに書き込んでおき、読みだすとき各フィールドの映像信号を１ラインごとに交互に通常の読出し速度の２倍の速度で読みだし水平走査して１画面を形成するようにして、インターレース方式の映像信号をノンインターレース化して１画面を１／６０秒の速度で形成し、高品位のテレビ画像を得ることが記載されており（甲第１号証の上記１．２．３．の記載参照）、甲第１号証に記載の発明も、“画像表示装置に画像を表示するための画像データの記憶装置に対する書き込み及び記憶装置からの読み出し方法”といえ、その点では本件発明と変わりがない。また、上記奇数フィールドの映像信号と偶数フィールドの映像信号とを夫々メモリに書き込むことが、本件発明でいう“第１の記憶装置に第１のフィールド・データを書き込む第１の段階”、“第２の記憶装置に第２のフィールド・データを書き込む第２の段階”にそれぞれ対応するものといえる。
　さらに、甲第１号証には、動画用のインターレース映像信号をノンインターレース化する場合には、一対のフレームメモリを設け、入力映像信号をフレームごとに切り換えて対応するフレームメモリの奇数フィールドエリア及び偶数フィールドエリアにインターレース映像信号を書込み、一方のフレームメモリが書込み状態にあるとき他方のフレームメモリは読出し状態にあり、時間軸がNに圧縮され、ノンインターレース化された映像信号用データがフレームごとにスイッチングされて出力されることが記載されており（甲第１号証の上記４．の記載参照）、そのインターレース方式の入力映像信号は、奇数フィールド（第１のフィールド）、偶数フィールド（第２のフィールド）、奇数フィールド（第３のフィールド）、偶数フィールド、・・・と順次フレームメモリの奇数フィールドエリア及び偶数フィールドエリアに対して書き込まれ、また読み出しが行われるものといえ、それらの記載によれば、甲第１号証に記載のものも、本件発明でいう“記憶装置に対する第３のフィールド・データの書き込み動作と共に、前記第３のフィールド・データの前記記憶装置に対する書き込み速度のおよそ２倍の速度で前記第１の記憶装置から前記第１のフィールド・データの第１のライン・データを読み出す第３の段階と、前記第１の記憶装置からの前記第１のフィールド・データの第１のライン・データの読み出し動作に続いて、前記記憶装置に対する前記第３のフィールド・データの書き込み動作と共に前記第３のフィールド・データの前記記憶装置に対する書き込み速度のおよそ２倍の速度で前記第２の記憶装置から前記第２のフィールド・データの第１のライン・データを読み出す第４の段階と、前記第２の記憶装置からの前記第２のフィールド・データの第１のライン・データの読み出し動作に続いてフィールド・データによる完全なフレームの画像が画像表示装置に表示されるまで、前記記憶装置に対する前記第３のフィールド・データの書き込み動作と共に前記第３のフィールド・データの前記記憶装置に対する書き込み速度のおよそ２倍の速度で前記第１の記憶装置又は前記第２の記憶装置から前記第１のフィールド・データ又は前記第２のフィールド・データの夫々のライン・データを交互に読み出す動作を繰り返す第５の段階”を有するものといえ、それらの点では、本件発明と類似している。
　しかしながら、甲第１号証には、本件発明の構成要件である「前記第２の記憶装置に対する第４のフィールド・データの書き込み動作と共に、前記第４のフィールド・データの前記第２の記憶装置に対する書き込み速度のおよそ２倍の速度で前記第１の記憶装置から前記第３のフィールド・データの第１のライン・データを読み出す第６の段階と、
　前記第１の記憶装置からの前記第３のフィールド・データの第１のライン・データの読み出し動作に続いて、前記２の記憶装置に対する前記第４のフィールド・データの書き込み動作と共に前記第４のフィールド・データの前記第２の記億装置に対する書き込み速度のおよそ２倍の速度で前記第２の記憶装置から前記第２のフィールド・データの第１のライン・データを読み出す第７の段階と、
　前記第２の記憶装置からの前記第２のフィールド・データの第１のライン・データの読み出し動作に続いてフィールド・データによる完全なフレームの画像が得られるまで、前記第２の記憶装置に対する前記第４のフィールド・データの書き込み動作と共に前記第４のフィールド・データの前記第２の記憶装置に対する書き込み速度のおよそ２倍の速度で前記第１の記憶装置又は前記第２の記憶装置から前記第３のフィールド・データ又は前記第２のフィールド・データの夫々のライン・データを交互に読み出す動作を繰り返す第８の段階と、　
　前記第４のフィールド・データの後続のフィールド・データについて前記第３〜第８の段階を繰り返す第９の段階」の点が、何ら記載されてなく、示唆もない。
　要するに、甲第１号証記載のものでは、各々のフレームメモリ（３０），（３１）において、１画面がノンインターレース化されて１／６０秒の速度で形成されるものの、第４のスイッチング手段（３８）においては、フレーム周期（１／３０秒）毎に画面の切り換え（描き変え）が行なわれるものであり、つまり、ノンインターレース化されたフレーム画面［Ａ＋Ｂ］、［Ｃ十Ｄ］、［Ｅ十Ｆ］・・・・・がフレーム周期（１／３０秒間隔）で描き変えられるようになっているものであるのに対して、本件発明は、ファーストイン・ファーストアウト機能を有する第１および第２の記憶装置を用いて本件特許の第２図（Ｂ）に示すようなフリッカ・フリーの画像信号を得るものである。すなわち、本件発明においては、ノンインターレース化されたフレーム画面［Ａ＋Ｂ］、［Ｂ＋Ｃ］、［Ｃ＋Ｄ］、［Ｄ＋Ｅ］・・・・がフィールド周期（１／６０秒間隔）で描き変えられるものであり、画面の描き変えの速度が甲第１号証に記載のものと比較して２倍であるだけでなく、最初のフィールド（Ａ）と最後のフィールドとを除いて各フィールドのデータが連続する２つのノンインターレース・フレーム画面に用いられており、画面内容の面でも動きの変化が、甲第１号証記載のものよりも格段にきめこまかい等の効果を奏するものといえる。
２）甲第２号証には、１フィールド前の信号をフィールド・メモリに記憶しておき、受信中の走査線の間をこの信号で補間し、フィールド周波数は変わらないが，水平走査周波数は標準方式の２倍になって画質を向上することができるノンインタレース変換回路が示されており（甲第２号証の上記１．２．の記載参照）、また甲第３号証には、２つのフィールドメモリを利用した倍速走査変換回路が示されているが（甲第３号証の上記１．の記載参照）、それらのいずれにも本件発明の上記１）で摘示した点の構成要件については何ら記載がなく、示唆もない。
３）参考資料１には、ディジタル・ビデオ信号処理に必須のフィールド・メモリ専用１Ｍビット・ダイナミックＲＡＭを開発しており、直列データを非同期に入出力できるＦＩＦＯ型にしたものが示されており（参考資料１の上記１．の記載参照）、また参考資料２には、直列データの入力と出力を非同期にしてＦＩＦＯとして使えるフィールドメモリが示されており（参考資料２の上記１．の記載参照）、さらに参考資料３には、大容量の高速ＦＩＦＯメモリを１フィールドあるいは１フレームの遅延線として使うことは示されている（参考資料３の上記１．の記載参照）が、それらのいずれにも本件発明の上記１）で摘示した点の構成要件については何ら記載がなく、示唆もない。
　要するに、甲各号証及び各参考資料のいずれにも本件発明の上記１）で摘示した点の構成要件が何ら記載がなく、示唆もないのであるから、本件発明は、甲各号証あるいは各参考資料に記載された発明自体から、あるいはそれらを組み合わせても当業者が容易に発明をすることができたものとはいえない。
《第３６条第３〜５項違反について》
　異議申立人は、Ａ．「本件特許発明の構成要件には、発明の効果を成し遂げるための必要な事項が記載されていない。請求項１の記載から、ＦＩＦＯ機能を有するメモリを用いたがゆえの効果は何等得ることができない。」、またＢ．「第１のフィールドメモリに、第１のフィールドデータを破壊せずに第３のフィールドデータを書き込むのか全く不明である。」から特許明細書の記載は不備である旨主張している。
　そこで、上記主張Ａ、Ｂについて検討する。
主張Ａ．《第２９条第２項違反について》の判断の上記１）でも述べたように、本件発明は、ファーストイン・ファーストアウト機能を有する記憶装置を用い、上記１）で摘示した点の構成要件を採用することによって、画面の描き変えの速度が、甲第１号証に記載のものと比較して、２倍であるだけでなく、画面内容の面でも動きの変化が格段にきめ細かいものとなる等の顕著な効果が得られることは明らかであり、特許明細書の請求項１に、発明の効果を成し遂げるための必要な事項が記載されていないという主張は理由がない。
主張Ｂ．本件訂正特許明細書の【発明の詳細な説明】欄の実施例には、ＦＩＦＯメモリは、ＤＲＡＭの回りに一対のラインバッファ（Ａラインバッファ、Ｂラインバッファ）と書き込み用ラインバッファおよび読み出し用ラインバッファとを設けて、データの書き込みと読み出しを非同期に行えると記載されており（特許公報第４頁右欄第４８行〜第７頁左欄第４３行及び第１６図参照）、そしてこのＦＩＦＯメモリにおいて、第３のフィールドのデータを書き込み用ラインバッファを介してＤＲＡＭに書き込み、この際に第３のフィールドのデータ先頭部分をＢラインバッファに格納する一方で、Ａラインバッファおよび読み出しラインバッファ側で第１のフィールドのデータを２倍の速度で読み出すことができることも示されており、それによって第１のフィールドデータを破壊せずに第３のフィールドデータを書き込むことができるものといえ、その点で特許明細書の記載に不備があるとはいえない。
VI【むすび】
　以上のとおりであるから、特許異議申立の理由及び証拠によっては、本件発明の特許を取り消すことはできない。
　また、他に本件発明に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１０年１０月３０日（１９９８．１０．３０）