(57)【要約】  本発明の一実施例においては、トレンチMOSゲート構造のトランジスタはpn接合を形成する第１導電型の第１領域及び第２導電型のウエル領域を含んでいる。該ウエル領域は平坦な底部と該平坦な底部よりも深く伸長した部分とを有している。ゲートトレンチがウエル領域内に伸長している。 チャネル領域がウエル領域内でゲートトレンチの外部側壁に沿って延在している。ゲートトレンチは第１領域内で終わる第１底部、及びウエル領域のより深い部分内で終わる第２底部を有し、よってトランジスタがオン状態のとき、ウエル領域の該深い部分はウエル領域の該深い部分の真上に位置するこれらチャネル領域部分を介して電流が流れるのを防止する。
2008516451.tif 000002
【特許請求の範囲】
【請求項１】
トレンチMOSゲート構造のトランジスタであって、
第１導電型の第１領域と、
平坦な底部及び前記平坦な底部よりも深く伸長する部分を有し、前記第１領域とのpn接合を形成する第２導電型のウエル領域と、
前記ウエル領域内に伸長するゲートトレンチと、
前記ゲートトレンチの外部側壁に沿った前記ウエル領域内のチャネル領域と、からなり、前記ゲートトレンチの第１底部は前記第１領域内で終わり前記ゲートトレンチの第２底部は前記ウエル領域の前記深い部分内で終わり、よって前記トランジスタがオン状態のときに前記ウエル領域の前記深い部分は前記ウエル領域の前記深い部分の真上に位置しているこれらチャネル領域部分を介して電流が流れるのを防止することを特徴とするトランジスタ。
【請求項２】
前記トランジスタは更に前記第１導電型の基板を有し、前記第１領域は前記基板の上部に延在するエピタキシャル層であることを特徴とする請求項１に記載のトレンチMOSゲート構造のトランジスタ。
【請求項３】
前記トランジスタは更に前記ウエル領域に前記第１導電型のソース領域を有し、前記ソース領域は前記ゲートトレンチの両側に位置していることを特徴とする請求項１に記載のトレンチMOSゲート構造のトランジスタ。
【請求項４】
前記ゲートトレンチは前記ゲートトレンチの前記側壁及び底部を覆う誘電体層を有し、前記ゲートトレンチは少なくとも部分的にポリシリコンによって充填されていることを特徴とする請求項１に記載のトレンチMOSゲート構造のトランジスタ。
【請求項５】
前記第１領域の最も深い点において、前記ウエル領域の前記深い部分は前記ウエル領域の前記平坦な底部よりも約0.2乃至0.4μm深いことを特徴とする請求項１に記載のトレンチMOSゲート構造のトランジスタ。
【請求項６】
前記トランジスタは更に前記第１領域にある前記第２導電型の第２領域と、前記第２領域内で終わっている前記ゲートトレンチの第３底部と、を有し、前記第２領域は前記ウエル領域から離間してその間にギャップを形成し、前記トランジスタがオン状態のときに前記ギャップを介して電流が流れることを特徴とする請求項１に記載のトレンチMOSゲート構造のトランジスタ。
【請求項７】
前記第１領域及び前記ウエル領域の少なくとも１つは結晶シリコン（Si）、炭化ケイ素（SiC）、窒化ガリウム（GaN）、及びシリコンゲルマニウム（SiGe）の１つから形成されることを特徴とする請求項１に記載のトレンチMOSゲート構造のトランジスタ。
【請求項８】
トレンチMOSゲート構造のトランジスタであって、
基板と、
前記基板の上に接触しつつ延在している第１導電型のエピタキシャル層と、
平坦な底部及び前記平坦な底部よりも深く伸長する複数の部分を有し、前記エピタキシャル層の上部に形成された第２導電型のウエル領域と、
前記ウエル領域内に延在している複数のゲートトレンチと、
前記ウエル領域の上部に形成されており、前記複数のゲートトレンチの各々の外部側壁に沿った前記ウエル領域内のチャネル領域を形成すべく前記複数のトレンチの両側に位置している前記第１導電型のソース領域と、からなり、前記複数のゲートトレンチの各々は前記ウエル領域内を伸長して前記エピタキシャル層内で終わっている第１の複数の底部及び前記ウエル領域の前記複数の深い部分の対応する１つ内で各々終わっている第２の複数の底部を有し、よって前記トランジスタがオン状態のときに前記ウエル領域の前記複数の深い部分は前記ウエル領域の前記深い部分の真上に位置するこれらチャネル領域部分を介して電流が流れるのを防止することを特徴とするトランジスタ
【請求項９】
前記エピタキシャル層の最も深い点において、前記ウエル領域の前記複数のより深い部分は前記ウエル領域の前記平坦な底部よりも約0.2乃至0.4μm深いことを特徴とする請求項８に記載のトレンチMOSゲート構造のトランジスタ。
【請求項１０】
前記トランジスタは更に前記エピタキシャル層に前記第２導電型の複数の領域と、前記第２導電型の前記複数の領域内の対応する１つで終わっている各ゲートトレンチの第３の複数の底部とを有し、前記第２導電型の前記複数の領域は前記ウエル領域から離間してその間にギャップを形成し、前記トランジスタがオン状態のときに前記ギャップを介して電流が流れることを特徴とする請求項８に記載のトレンチMOSゲート構造のトランジスタ。
【請求項１１】
前記複数のゲートトレンチの各々は前記ゲートトレンチの前記側壁及び底部を覆う誘電体層を有し、各ゲートトレンチは少なくとも部分的にポリシリコンによって充填されていることを特徴とする請求項８に記載のトレンチMOSゲート構造のトランジスタ。
【請求項１２】
前記基板、前記エピタキシャル層、前記ウエル領域、及び前記ソース領域の少なくとも１つは結晶シリコン（Si）、炭化ケイ素（SiC）、窒化ガリウム（GaN）、及びシリコンゲルマニウム（SiGe）の１つから形成されることを特徴とする請求項８に記載のトレンチMOSゲート構造のトランジスタ。
【請求項１３】
トレンチMOSゲート構造のトランジスタであって、
シリコン材料の基板と、
前記基板上の第１導電型のシリコン材料の層と、
前記シリコン材料の層の上部に形成された第２導電型のウエル領域と、
前記ウエル領域内で伸長しているゲートトレンチと、
前記ウエル領域に前記ゲートトレンチの外部側壁に沿ってチャネル領域を形成すべく、前記ゲートトレンチの両側に位置する前記第１導電型のソース領域と、
前記トレンチの底部を囲む前記第２導電型のシリコン材料の領域と、からなり、
少なくとも前記ソース領域まで且つ前記ソース領域に部分的にオーバーラップするように前記ゲートトレンチはポリシリコン材料によって充填されており、前記シリコン材料の領域と前記ウエル領域との間にギャップが形成されて該ギャップを介して前記トランジスタがオン状態のときに電流が流れることを特徴とするトランジスタ。
【請求項１４】
シリコン材料の前記層は前記基板の上部に延在するエピタキシャル層であることを特徴とする請求項１３に記載のトレンチMOSゲート構造のトランジスタ。
【請求項１５】
シリコン材料の前記領域は0.1乃至0.3μmの範囲の厚さを有することを特徴とする請求項１３に記載のトレンチMOSゲート構造のトランジスタ。
【請求項１６】
前記トレンチゲートはストライプ形状を有し、シリコン材料の前記領域は前記ストライプ状のトレンチゲートの長手方向に沿って部分的に延在していることを特徴とする請求項１３に記載のトレンチMOSゲート構造のトランジスタ。
【請求項１７】
前記トレンチゲートはストライプ形状を有し、シリコン材料の前記領域は前記ストライプ状のトレンチゲートの全長に沿って延在していることを特徴とする請求項１３に記載のトレンチMOSゲート構造のトランジスタ。
【請求項１８】
シリコン材料の前記領域は前記ウエル領域に電気的に接続されていることを特徴とする請求項１７に記載のトレンチMOSゲート構造のトランジスタ。
【請求項１９】
シリコン材料の前記領域は電気的にフロートしていることを特徴とする請求項１３に記載のトレンチMOSゲート構造のトランジスタ。
【請求項２０】
前記ウエル領域は平坦な底部と前記平坦な底部よりも深く伸長している部分とを有し、よって前記ゲートトレンチの部分が前記ウエル領域の前記深い部分内で終わっていることを特徴とする請求項１３に記載のトレンチMOSゲート構造のトランジスタ。
【請求項２１】
トレンチMOSゲート構造のトランジスタの形成方法であって、前記方法は、
第１導電型の第１領域を提供するステップと、
第２導電型のウエル領域を前記第１領域の上部に形成するステップと、
前記ウエル領域内で伸長して前記第１領域内で終わっているトレンチを形成するステップと、
前記ウエル領域の底部面よりも深く伸長する複数の第２領域を形成すべく、前記トレンチの前記底部の所定部分に沿って前記第２導電型のドーパントを注入するステップと、からなり、前記トレンチ側壁に沿って延在する前記ウエル領域の部分はチャネル領域を形成し、前記複数の第２領域の各々は前記ウエル領域に接触しており、よって前記トランジスタがオン状態のときに前記複数の第２領域の真上に位置しているこれらチャネル領域部分を介して電流が流れるのを前記複数の第２領域が防止することを特徴とする方法。
【請求項２２】
前記第１領域はエピタキシャル層であり、前記方法は更に前記エピタキシャル層を前記第１導電型の基板の上に形成するステップを含むことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記方法は更に前記トレンチ側壁及び底部を誘電体層で覆うステップと、
少なくとも部分的に前記トレンチをポリシリコン材料で充填するステップと、
前記ウエル領域に前記第１導電型のソース領域を形成するステップと、を有し、前記ソース領域は前記ゲートトレンチの両側に位置していることを特徴とする請求項２１に記載の方法。
【請求項２４】
前記第１領域、前記ウエル領域、及び前記複数の第２領域の少なくとも１つは結晶シリコン（Si）、炭化ケイ素（SiC）、窒化ガリウム（GaN）、及びシリコンゲルマニウム（SiGe）の１つから形成されることを特徴とする請求項２１に記載の方法。
【請求項２５】
トレンチMOSゲート構造のトランジスタの形成方法であって、前記方法は、
シリコン基板を提供するステップと、
第１導電型のシリコンエピタキシャル層を前記基板上に形成するステップと、
第２導電型のウエル領域を前記シリコンエピタキシャル層の上部い形成するステップと、
前記ウエル領域の中で伸長して前記エピタキシャルシリコン層内で終わるトレンチを形成するステップと、
前記トランジスタがオン状態のときにギャップを介して電流が流れるような、前記シリコン領域と前記ウエル領域との間に前記ギャップが形成されるように、前記トレンチの底部に沿って伸長する前記第２導電型の領域を形成すべく、前記第２導電型のドーパントを前記トレンチの前記底部に沿って注入するステップと、
前記トレンチの両側に位置する前記第１導電型のソース領域を形成するステップと、
少なくとも前記ソース領域まで且つ前記ソース領域に部分的にオーバーラップするように前記トレンチをポリシリコン材料によって充填するステップと、からなり、
前記ウエル領域の部分は前記複数のゲートトレンチの各々の外部側壁に沿ってチャネル領域を形成していることを特徴とする方法。
【請求項２６】
前記方向は更に前記トレンチの両側に位置する前記第１導電型のソース領域を形成するステップと、
少なくとも前記ソース領域まで且つ前記ソース領域に部分的にオーバーラップするように、前記トレンチをポリシリコン材料で充填するステップと、を有することを特徴とする請求項２５に記載の方法。
【請求項２７】
前記シリコン領域は0.1乃至0.3μmの範囲の厚みを有することを特徴とする請求項２５に記載の方法。
【請求項２８】
トレンチMOSゲート構造のトランジスタの形成方法であって、前記方法は、
第１導電型の第１領域を提供するステップと、
前記第１領域に第２導電型のドーパントを浅く注入するステップと、
前記第１領域に前記第２導電型のドーパントを深く注入するステップと、
前記各々注入されたドーパントをより深く前記第１領域内に潜り込ませることによって前記浅い注入に対応するウエル領域及び前記深い注入に対応する第２領域を形成し、前記第２領域の最も深い部分は前記ウエル領域の底面よりも深くすべく、前記深い注入ステップ及び浅い注入ステップの後で温度サイクルを実施するステップと、
前記ウエル領域内で伸長して前記第１領域内で終わる第１部分及び前記ウエル領域内で伸長して前記第２領域内で終わる第２部分を有するトレンチを形成するステップと、からなることを特徴とする形成方法。
【請求項２９】
前記トレンチの側壁に沿って延在している前記ウエル領域の部分はチャネル領域を形成し、前記温度サイクルの後、前記第２領域は前記ウエル領域に接触し、よって前記第２領域は前記第２領域の真上に位置するこれらチャネル領域部分を介して電流が流れるのを防止することを特徴とする請求項２８に記載の方法。
【請求項３０】
前記温度サイクルの後、前記第２領域は前記ウエル領域から離間し、よって前記トレンチが形成された後、前記第２領域と前記ウエル領域との間の前記離間部分はギャップを形成し、該ギャップを介して前記トランジスタがオン状態のときに電流が流れることを特徴とする請求項２８に記載の方法。
【請求項３１】
前記深い注入ステップはマスク層を用いて行なわれることを特徴とする請求項２８に記載の方法。
【請求項３２】
前記第１領域、前記ウエル領域、及び前記第２領域の少なくとも１つは結晶シリコン（Si）、炭化ケイ素（SiC）、窒化ガリウム（GaN）、及びシリコンゲルマニウム（SiGe）の１つから形成されることを特徴とする請求項２８に記載の方法。
【請求項３３】
トレンチMOSゲート構造のトランジスタの形成方法であって、前記方法は、
第１導電型の第１領域を提供するステップと、
第２導電型のドーパントを前記第１領域に浅く注入するステップと、
温度サイクルを実施して前記注入されたドーパントを前記第１領域内に深く潜り込ませるステップと、
前記第２導電型のドーパントを前記第１領域内に第２注入するステップと、
温度サイクルを実施し、前記第２注入ステップからの前記注入されたドーパントを前記シリコン領域内により深く潜り込ませ、前記浅い注入ステップからの前記ドーパントを前記シリコン内に更に深く潜り込ませ、よって前記第２注入に対応するウエル領域及び前記浅い注入に対応する第２領域を形成するステップと、
前記ウエル領域内で伸長して前記シリコン領域内で終わる第１部分及び前記ウエル領域内で伸長して前記第２領域内で終わる第２部分を有するトレンチを形成するステップと、からなり、
前記第２領域の最も深い部分は前記ウエル領域の底面よりも深いことを特徴とする形成方法。
【請求項３４】
前記トレンチの側壁に沿って延在する前記ウエル領域の部分はチャネル領域を形成し、前記温度サイクルの後、前記第２領域は前記ウエル領域に接触し、よって前記第２領域は前記第２領域の真上に位置するこれらチャネル領域部分を介して電流が流れるのを防止することを特徴とする請求項３３に記載の方法。
【請求項３５】
前記温度サイクルの後、前記第２領域は前記ウエル領域から離間し、よって前記トレンチが形成された後、前記第２領域と前記ウエル領域との間の前記離間部分はギャップを形成し、該ギャップを介して前記トランジスタがオン状態のときに電流が流れることを特徴とする請求項３３に記載の方法。
【請求項３６】
前記第１領域、前記ウエル領域、及び前記第２領域の少なくとも１つは結晶シリコン（Si）、炭化ケイ素（SiC）、窒化ガリウム（GaN）、及びシリコンゲルマニウム（SiGe）の１つから形成されることを特徴とする請求項３３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体パワーデバイスに関し、特にミラーキャパシタンスが低減されたトレンチMOSゲート構造のトランジスタに関する。
【背景技術】
【０００２】
図1は従来の垂直トレンチゲートMOSFET100の略断面図を示している。N型導電型のエピタキシャル層104がN型基板102の上に延在し、ドレインコンタクト領域を形成している。P型導電型のウエル領域106がエピタキシャル層104の上部に形成されている。ゲートトレンチ109がウエル領域106内で伸長しており、エピタキシャル層104とウエル領域106との間のインターフェースの直ぐ下で終わっている。ゲートトレンチ109にはその側壁及び底部に沿って誘電体層112がライニングされており、ポリシリコン材料110で充填されてトランジスタゲートを形成している。ソース領域108がトレンチ109の両側に位置しており、垂直面に沿ってゲート110とオーバーラップしている。オン状態においては、電流はドレイン端子114からソース端子116に向けて、基板102、エピタキシャル層104、トレンチ109の外部側壁に沿ったウエル領域106内のチャネル領域、及び最後にソース領域108を介して垂直に流れる。
【０００３】
エピタキシャル層104は基板102と共にドレイン領域を形成している。ゲート110はトレンチ109の底部に沿ってドレイン領域とオーバーラップしているのが判る。トランジスタのスイッチング速度を改善するためにはゲートとドレイン間の当該オーバーラップを最小化することが望ましい。ゲートとドレイン間の電荷量Qgdはこのオーバーラップ面積に比例し、トレンチ109の底部に沿った誘電体の厚みに反比例する。Qgdを低減するいくつかの方法が提案されており、これにはトレンチ幅を減少すること、トレンチ底部に沿ってより厚い誘電体を使用すること、トレンチの底部の平坦部分に沿ったゲート部分を除去すること、及びトレンチよりも僅かに深くP型ウエル領域を延長することが挙げられる。これらの技法の各々は利点と欠点とを有している。いくつかの技法にはより複雑なプロセス技術を必要とするものがあり、また、他の技法には他のデバイス特性を損ねることなくQgdを低減するには効果的ではないものがある。
【０００４】
従って、ミラーキャパシタンスの実質的な低減を含む改善された特性を有するMOSゲート構造のトランジスタであって、製造が簡単なものが望まれる。
【発明の開示】
【０００５】
本発明の実施例によれば、トレンチMOSゲート構造のトランジスタはpn接合を形成する第１導電型の第１領域及び第２導電型のウエル領域を含んでいる。ウエル領域は平坦な底部と該平坦な底部よりも深く伸長する部分とを有している。ゲートトレンチはウエル領域内に伸長している。チャネル領域がウエル領域内でゲートトレンチの外部側壁に沿って延在している。ゲートトレンチは第１領域内で終わる第１底部とウエル領域の該深い部分内で終わる第２部分とを有し、トランジスタがオン状態のとき、ウエル領域の該深い部分はウエル領域の該深い部分の真上に位置するこれらチャネル領域部分を介して電流が流れるのを防止する。
【０００６】
本発明の他の実施例によれば、トレンチMOSゲート構造のトランジスタはシリコン基板の上に第１導電型のシリコン層を含んでいる。第２導電型のウエル領域がシリコン層の上部に形成される。ゲートトレンチがウエル領域内で伸長してシリコン層内で終わっている。第１導電型のソース領域がゲートトレンチの各側面に位置している。ゲートトレンチには少なくともソース領域まででソース領域に部分的にオーバーラップするようにポリシリコン材料が充填されている。第２導電型のシリコン領域がトレンチの底部に沿って延在し、よってシリコン領域とウエル領域との間でギャップが形成され、該ギャップを介してトランジスタがオン状態のときに電流が流れる。
【０００７】
本発明の他の実施例によれば、トレンチMOSゲート構造のトランジスタは以下の如く形成される。第１導電型の第１領域が提供される。第２導電型のウエル領域がその後第１領域の上部に形成される。ウエル領域内で伸長して第１領域内で終わるトレンチが形成される。第２導電型のドーパントがトレンチの底部の所定の部分に沿って注入され、よってトレンチの底部に沿ってウエル領域に接触する部分が形成され、よってウエル領域の該深い部分は、トランジスタがオン状態のとき、ウエル領域の該深い部分の真上に位置するこれらチャネル領域部分を介して電流が流れるのを防止する。
【０００８】
本発明の更に他の実施例によれば、トレンチMOSゲート構造のトランジスタは以下の如く形成される。第１導電型のエピタキシャル層が基板の上に形成される。第２導電型のウエル領域がエピタキシャル層の上部に形成される。ウエル領域内で伸長してエピタキシャル層内で終わるトレンチが形成される。第２導電型のドーパントがトレンチの底部に沿って注入されてトレンチの底部に沿って延在する第２導電型の領域が形成され、よって第２導電型の領域とウエル領域との間でギャップが形成され、該ギャップを介してトランジスタがオン状態のときに電流が流れる。
【実施例】
【０００９】
本発明の前述した実施例及び他の実施例を添付図面及び以下の詳細な説明によって説明する。
【００１０】
本発明の実施例によれば、トレンチゲートの下方に存在する注入領域を使用することによってMOSFETのゲートとドレイン間のキャパシタンスが低減され、ここにおいて注入領域はMOSFETのウエル領域に接触している。トレンチ領域の下方に形成される注入領域はトレンチ領域を不活性にする。なぜならば、該注入領域はトランジスタチャネルの対応する部分の伝導を阻止するからである。本実施例の好適な用途の一つに高耐圧デバイスがあり、当該デバイスにおいてはトランジスタのオン抵抗Rdsonに対するチャネル抵抗の寄与は低い。他の実施例においては、注入領域とウエル領域との間にギャップが存在するようにゲートトレンチの下部の注入領域が形成され、ここを介してチャネル電流が流れる。本実施例においては、注入領域のRdsonに対する影響が最小化され、よって本実施例の好適な用途は低耐圧デバイスである。これら２つの実施例は共に、スーパージャンクションデバイスすなわち低Rdsonの密に交互に並んでいるpnピラーピッチ等の密なトレンチセルピッチを要する設計に際して特に有用である。これら２つの実施例が単一のMOSFETに組み合わせられている。代替例として、これら両実施例の１つが必要に応じて図1に示す従来技術の構造に組み入れられても良い。
【００１１】
図2Aは本発明の実施例による垂直トレンチゲート構造のMOSFET200の略断面図を示している。n-型導電型のエピタキシャル層204はN型基板202の上部に延在しており、ドレインコンタクト領域を形成している。P型導電型のウエル領域206がエピタキシャル層204の上部に形成されている。ゲートトレンチ209はウエル領域206の中で延在している。トレンチ209の真下にあるウエル領域206の一部分206aがウエル領域206の他の部分よりも深くエピタキシャル層204内に伸長しており、よってゲートトレンチ209は一部分206a内で終わっている。ゲートトレンチ209は、その側壁及び底部に沿って誘電体層212によって覆われている。トレンチ209はポリシリコン材料210によって充填されており、トランジスタゲートを形成している。ソース領域208がトレンチ209の両側に位置しており、垂直面に沿ってゲート210にオーバーラップしている。代替例においては、トレンチ209はポリシリコン材料によって部分的に充填されており、ポリシリコンの上に誘電体材料が設けられている。基板202、エピタキシャル層204、一部分206aを含むウエル領域206、及びソース領域208の一以上は結晶シリコン（Si）、炭化ケイ素（SiC）、窒化ガリウム（GaN）、若しくはシリコンゲルマニウム（SiGe）からなることに留意されたい。
【００１２】
図2Aにおいては、ゲート210はエピタキシャル層204にオーバーラップしていないので、オン状態において一部分206aの上にはチャネルが形成されない。図2Aの実施例の一変形例においては、図2Bに略平面図で示すようにトレンチゲートセルはストライプ形状を有している（すなわち、オープンセル構造で並べられている）。ストライプ形状のトレンチゲート210は垂直に延在しており、ソース領域208はトレンチゲート電極210の両側に位置している。図示されているように、より深く伸長しているウエル部分206aがストライプ状のトレンチ構造のゲート電極210の長手方向に沿って周期的に形成されている。一部分206aが形成されていない場所においては（例えば、二点鎖線1-1に沿った部分）、セルの断面は図1の断面と類似しており（すなわち、ゲートトレンチ210はウエル領域206内に明瞭に伸長してエピタキシャル層204内で終わっており、よってゲートトレンチはエピタキシャル層204に垂直面に沿ってオーバーラップしている）。この様に、オン状態のときは、下方により深く伸長している壁部分206aが形成されていないトレンチ側壁のこれら部分に沿って電流が形成される（図1を参照して上記において説明した方法と同様の方法によって）。電流はしかしながらゲート下部のより深く伸長している壁部分206aが形成されている場所において阻止される。ゲートとドレイン間のオーバーラップが従って一部分206aに対応する量だけ減少される。更に、総ウエル領域206のサイズが増加するので、ゲートからソースへのキャパシタンスすなわちQgsが増加する。従って、Qgd/Qgs比が更に有利に減少する。MOSFETのスイッチ特性が従って実質的に改善される。
【００１３】
一実施例においては、図2Aの構造は以下の如く形成される。エピタキシャル層204が基板202上に従来の技法を用いて形成される。ウエル領域206がエピタキシャル層204の上部にP型ドーパントを公知の技法を使用して注入して潜り込ませることによって形成される。トレンチ209がその後従来のシリコンエッチ技法を使用してシリコンをエッチングすることによって形成される。マスク層を使用して、その後トレンチ209の底部がP型ドーパントによって選択的に注入され、よって領域206aが形成される。一実施例においては、1×1013乃至1×1014 cm-3の範囲の注入線量、及び40乃至120KeVの範囲の注入エネルギが用いられる。他の実施例においては、領域206aの最も厚い部分における厚みは0.2乃至0.4μmの範囲にある。誘電体層212、ドーピングされたポリシリコン2210が充填されたトレンチ209、及びソース領域208は全て従来の方法を用いて形成される。
【００１４】
図3は本発明の他の実施例による垂直トレンチゲート構造のMOSFET300の略断面図を示している。より深く伸長しているウエル部分206aの代わりにP型領域307がトレンチ309の真下に形成されることを除いて、MOSFET300の断面図は図2Aの断面図と同様である。図3に示されているように、トレンチ309の各底部コーナにおいてウエル領域306と領域307との間にギャップが存在するように領域307が形成される。オン状態の際、これらのギャップを介して電流が流れる。従って、図示するギャップを有する領域307を使用することによって、電流を阻止することなくゲートとドレイン間のオーバーラップが著しく減じられる。一実施例においては、トレンチの底部を介して30乃至80KeVの範囲の注入エネルギを用いて浅いホウ素注入を実施することによって領域307が形成される。一実施例においては、領域307は0.1乃至0.3μmの範囲の厚さを有し、領域307とウエル領域306との間のギャップは0.1乃至0.3μmの範囲にある。図2Aの実施例のように、基板302、エピタキシャル層304、ウエル領域306、領域307、及びソース領域308の１以上は結晶シリコン（Si）、炭化ケイ素（SiC）、窒化ガリウム（GaN）、若しくはシリコンゲルマニウム（SiGe）からなる。
【００１５】
ストライプ形状のセルレイアウトの実施例においては、領域307はストライプ状のトレンチゲートの長手方向に沿って連続的であっても良い。領域307は端部まで若しくは他の位置までストライプ状のトレンチゲートに沿って伸長しても良く、よってウエル領域306に電気的に接触する。代替例においては、 領域307はバイアスされておらず、よって電気的にフロート状であることが可能となる。代替例においては、図2Bに示すレイアウトと同様であり、数多くのP型領域307がストライプの長手方向に沿って周期的に形成され、よってストライプの一部分におけるセル構造（例えば、二点鎖線1-1に沿った部分）は図1の従来例の構造と同様である。 代替例として、図2A及び図3の実施例が図4のレイアウト図に示されるように組み合わせられる。図4においては、領域206aは図2Aの領域206aに対応し、領域307は図3の領域307に対応する。２つの矢印によって示されるように、領域206aが形成される場所においては電流伝導が生じないが、領域307が形成される場所及び領域206aと307との間では電流が流れる。領域307及び206aの特有の配置は図4に示す配置に限定されることはない。数多くの他の配置が可能である。更に他の実施例においては、領域206aと307との間の領域が削除され、よって図１の従来例の如く形成される構造と同様のセル構造がストライプに沿って形成されることはない。
【００１６】
本発明の一実施例においては、図2Aのウエル領域206及びゲートトレンチの下方の領域206a、並びに図3のウエル領域306及びゲートトレンチの下方の領域307は以下の如く形成される。エピタキシャル層へのP型ドーパントの浅いブランケット注入（アクティブ領域において）が実施される。エピタキシャル層の選択領域へのP型ドーパントのディープ注入がその後マスク層を用いて実施される。これら２つの注入ステップは逆の順序で行なわれても良い。その後温度サイクルが実施されて注入された両ドーパントをエピタキシャル層のより深くに潜り込ませる。その結果、浅いブランケット注入に対応するウエル領域及びディープ注入に対応する予め画定されたシリコン領域がエピタキシャル層に形成され、よって予め画定されたシリコン領域のより深い部分はウエル領域の底面よりも深くなる。図2Aに示す構造を得るため、上記した２つの注入ステップ及び温度サイクルを企図する必要があり、これによってドーパントを潜り込ませた後、シリコン領域がウエル領域に接触する。代替例として、図3に示す構造を形成するため、２つの注入ステップ及び温度サイクルを企図する必要があり、これによってドーパントが潜り込んでゲートトレンチが形成された後、シリコン領域の各々とウエル領域との間にギャップが形成される。本開示内容を考慮すれば、当業者であれば図2A及び3に示す構造を得るために２つの注入ステップ及び温度サイクルを如何に設計するかを知るであろう。
【００１７】
図2Aのウエル領域206及びゲートトレンチの下方の領域206aを形成し、図3のウエル領域306及びゲートトレンチの下方に領域307を形成する他の方法においては、エピタキシャル層の選択された領域へのP型ドーパントの浅い注入がマスク層を用いて最初に行なわれる。温度サイクルがその後実施されて注入されたドーパントをエピタキシャル層のより深くに潜り込ませる。その後第１シリコン領域へのP型ドーパントのブランケット注入（アクティブ領域において）が実施される。第２温度サイクルがその後行なわれてブランケット注入ステップからの注入されたドーパントをエピタキシャル層により深く潜り込ませ、更に浅い注入ステップからのドーパントをエピタキシャル層に更に深く潜り込ませる。この結果、ブランケット注入に対応するウエル領域及び浅い注入に対応するシリコン領域が形成され、よってシリコン領域の最も深い部分はウエル領域の底面よりも深くなる。図2Aの構造を得るため、上記した２つの注入ステップ及び２つの温度サイクルを企図する必要があり、これによってドーパントを潜り込ませた後、シリコン領域がウエル領域に接触する。代替例として、図3の構造を形成するため、２つの注入ステップ及び２つの注入ステップを企図する必要があり、よってドーパントが潜り込んでゲートトレンチが形成された後、シリコン領域の各々とウエル領域との間にギャップが形成される。前述した実施例と同様に、本開示内容を考慮すれば、当業者であれば図2 A及び3に示す構造を得るために２つの注入ステップ及び２つの温度サイクルを如何にして設計するかを知るであろう。
【００１８】
以下の表は図1の従来技術のMOSFET100、図2AのMOSFET200、及び図3のMOSFET300の各々におけるQgs、Qgd、及びQgd/Qgs比のシミュレーション結果を示している。6μmピッチ及び0.6μmトレンチ幅を有する600VスーパージャンクションMOSFETが当該シミュレーションに用いられた。
【００１９】
【表１】
2008516451.tif 000003
【００２０】
MOSFETS200及び300は共に従来技術のMOSFET100よりも低いQgdを有し、共に従来技術のMOSFET100よりも高いQgsを有していることが判る。よって、MOSFET100よりも低いQgd/Qgs比がMOSFET200及び300の両方に得られる。図5及び6のシミュレーション波形図は同様の結果を示している。図5は図2AのMOSFET及び従来技術の図1のMOSFETのIドレイン、Vドレイン、及びVゲートを示し、図6は図3のMOSFET及び従来技術の図1のMOSFETの同じパラメータを示している。
【００２１】
異なる実施例の断面図及び平面図は正確に縮尺されたものではなく、変形例の対応する構造の設計レイアウトにおいてかかる縮尺として限定することは企図されていない。また、種々のトランジスタをセルラー構造として形成することが可能であり、これには六角形若しくは正方形形状のトランジスタセルが含まれる。
【００２２】
上記においては数多くの具体的な実施例を図示して説明したが、本発明の実施例はこれらに限定されるものではない。例えば、本発明から逸脱することなく、図示して説明した構造のドーピング極性は逆でも良く及び／又は種々の構成要素のドーピング濃度は変更可能であると理解すべきである。前述した種々の例示した垂直トランジスタはドリフト領域で終わるトレンチ構造を有しているが、他の例として、これらはより高濃度にドーピングされた基板内で終わっていても良い。本発明は垂直MOSFETの実施例と関連して図示して説明しているが、更に他の例として、図2Aの領域206a及び図3の307にトレンチゲートIGBT及び横方向トレンチゲートMOSFET等の他のトレンチゲート構造において同様に形成されても良い。
【００２３】
従って、本発明の範囲は上記した説明を参照して定められるべきではなく、均等物の全ての範囲と共に、添付する特許請求の範囲を参照して定められるべきである。
【図面の簡単な説明】
【００２４】
【図１】従来の垂直トレンチゲートMOSFETの略断面図を示している。
【図２Ａ】本発明の実施例による垂直トレンチゲート型MOSFETの略断面図を示している。
【図２Ｂ】図2Aの垂直トレンチゲート型MOSFETの略平面図を示している。
【図３】本発明の他の実施例による垂直トレンチゲート型MOSFETの断面図を示している。
【図４】本発明の代替例の略平面図を示しており、図2A及び3の両セル構造が組み合わせられている。
【図５】図2Aの実施例のMOSFETの電流及び電圧波形図に対する図1の従来技術のMOSFETのそれらを示している。
【図６】図3のMOSFETの電流及び電圧波形図に対する図1の従来技術のMOSFETのそれらを示している。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
2008516451.tif 000008
【図５】
2008516451.tif 000009
【図６】
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【国際調査報告】
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