【事件の表示】
　特許第２９７６０４９号「積層電子部品」の請求項１ないし６、８、９に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２９７６０４９号の請求項１ないし５、７、８に係る特許を維持する。
【理　由】
１．手続の経緯
　本件特許第２９７６０４９号の請求項１ないし請求項９に係る発明についての出願は、平成５年７月１４日に特許出願され、平成１１年９月１０日にその発明について特許権の設定登録がなされ、その後、請求項１ないし請求項６、請求項８、請求項９に係る特許に対して京セラ株式会社より特許異議の申立てがなされ、取消しの理由が通知され、その指定期間内である平成１２年１２月５日に訂正請求（後日取下げられた）がなされた後、再度取消しの理由が通知され、その指定期間内である平成１３年４月２７日に訂正請求がなされたものである。
　
２．訂正の適否
２−１．訂正の内容
（１）請求項１「内部回路要素を介在させた状態で複数の絶縁性シートが積層されてなるものであって、相対向する第１および第２の主面とこれら主面間を連結する側面を備える積層体、ならびに
　前記内部回路要素に電気的に接続されかつ前記積層体の外表面に形成された外部電極
　を備え、
　前記外部電極は、前記絶縁性シートに設けられかつ導電材が付与されたビアホールの少なくとも側部を前記絶縁性シートの切断によって露出させることによって形成されたものであり、
　前記積層体は、前記主面と平行に延びる境界面によって前記第１の主面側の第１の半部および前記第２の主面側の第２の半部に区分され、
　前記外部電極は、前記第１の半部においてのみ露出する、積層電子部品。」
とあるのを
「内部回路要素を介在させた状態で複数の絶縁性シートが積層され、前記絶縁性シートの特定のものには、前記内部回路要素の間の電気的導通を可能とするビアホールが形成されてなるものであって、相対向する第１および第２の主面とこれら主面間を連結する側面を備える積層体、ならびに前記内部回路要素の特定のものに電気的に接続されかつ前記積層体の外表面に形成された外部電極を備え、
前記外部電極は、前記ビアホールとは別であって、前記絶縁性シートに設けられかつ導電材が付与されたビアホールの少なくとも側部を前記絶縁性シートの切断によって露出させることによって形成されたものであり、
前記積層体は、前記主面と平行に延びる境界面によって比較的下部に位置する前記第１の主面側の第１の半部および比較的上部に位置する前記第２の主面側の第２の半部に区分され、
　前記外部電極は、前記第１の半部においてのみ露出し、
前記第２の主面上に形成される第２の電子部品をさらに備える、積層電子部品。」と訂正する。
（２）請求項５を削除する。
（３）請求項６「前記第２の電子部品を覆うように、前記積層体に装着されるケースをさらに備える、積層電子部品。」とあるのを、「前記第２の電子部品を覆うように、前記積層体に装着されるケースをさらに備える、請求項１に記載の積層電子部品。」と訂正するとともに、項番号を繰り上げて請求項５とする。
（４）請求項７ないし請求項９の項番号を順次繰り上げて請求項６ないし請求項８とする。
（５）明細書の段落【００１３】の記載を請求項１の訂正に整合させる。
　
２−２．訂正の目的の適否及び拡張・変更の存否
　上記訂正（１）は、特許請求の範囲の減縮を目的とするものであり、上記訂正（５）は明りょうでない記載の釈明を目的とするものであって、これらの訂正は、いずれも、特許明細書の段落【００２８】および【００６３】に記載されていたものである。上記訂正（２）は、特許請求の範囲の減縮を目的とするものであり、上記訂正（３）のうち項番号の繰り上げに係る訂正および上記訂正（４）は、上記訂正（２）に伴う記載の不備を解消するものであって、明りょうでない記載の釈明を目的とするものである。上記訂正（３）のうち「請求項１に記載の」を追加する訂正は、（訂正前の）請求項６が（訂正前の）請求項５を引用して記載すべきであった（このことは、（訂正前の）請求項６における「前記第２の電子部品」の「前記」に相当する「第２の電子部品」なる語句が（訂正前の）請求項５にのみ記載されていることから明らかである）にもかかわらず、（訂正前の）請求項５を引用する旨の記載が欠落していたものを補うもので、訂正により（訂正前の）請求項５の内容が、（訂正前の）請求項５が引用していた請求項１に組み入れられたことにより、請求項１を引用するように訂正するものであって、明りょうでない記載の釈明を目的とした明細書の訂正に該当する。そして、上記訂正（１）ないし（５）は、いずれも、新規事項の追加に該当せず、実質的に特許請求の範囲を拡張し、または変更するものではない。
　
２−３．「訂正の適否」のむすび
　以上のとおりであるから、上記訂正請求は、特許法等の一部を改正する法律（平成６年法律第１１６号。以下「平成６年改正法」という。）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年改正法による改正前の特許法第１２６条第１項ただし書、第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３．特許異議申立てについて
３−１．本件発明
  本件請求項１ないし請求項５、請求項７および請求項８に係る発明（以下、「本件発明１」ないし「本件発明５」、「本件発明７」および「本件発明８」という）は、訂正明細書の特許請求の範囲の請求項１ないし請求項５、請求項７および請求項８に記載された以下のとおりのものである。
【請求項１】「内部回路要素を介在させた状態で複数の絶縁性シートが積層され、前記絶縁性シートの特定のものには、前記内部回路要素の間の電気的導通を可能とするビアホールが形成されてなるものであって、相対向する第１および第２の主面とこれら主面間を連結する側面を備える積層体、ならびに前記内部回路要素の特定のものに電気的に接続されかつ前記積層体の外表面に形成された外部電極を備え、
前記外部電極は、前記ビアホールとは別であって、前記絶縁性シートに設けられかつ導電材が付与されたビアホールの少なくとも側部を前記絶縁性シートの切断によって露出させることによって形成されたものであり、
前記積層体は、前記主面と平行に延びる境界面によって比較的下部に位置する前記第１の主面側の第１の半部および比較的上部に位置する前記第２の主面側の第２の半部に区分され、
　前記外部電極は、前記第１の半部においてのみ露出し、
前記第２の主面上に形成される第２の電子部品をさらに備える、積層電子部品。」
【請求項２】「前記外部電極は、前記積層体の前記側面および前記第１の主面において露出する、請求項１に記載の積層電子部品。」
【請求項３】「前記外部電極は、前記積層体の前記側面においてのみ露出する、請求項１に記載の積層電子部品。」
【請求項４】「前記積層体の側面には、前記第１の半部と前記第２の半部との境界面の位置に対応して段差が形成される、請求項１に記載の積層電子部品。」
【請求項５】「前記第２の電子部品を覆うように、前記積層体に装着されるケースをさらに備える、請求項１に記載の積層電子部品。」
【請求項７】「前記導電材は、前記ビアホール内に充填される、請求項１に記載の積層電子部品。」
【請求項８】「前記導電材は、前記ビアホールの内周面上に層状に形成される、請求項１に記載の積層電子部品。」
　
３−２．申立ての理由の概要
　申立人は、甲第１号証ないし甲第３号証を提出して
Ａ．本件（いずれも、訂正前の）請求項１ないし請求項６、請求項８および請求項９に係る発明は、甲第１号証ないし甲第３号証に記載された発明であるか、甲第１号証ないし甲第３号証に記載された発明に基いて当業者が容易に発明をすることができたものである、
Ｂ．（訂正前の）請求項６の記載に不備がある、
旨主張し、本件（いずれも、訂正前の）請求項１ないし請求項６、請求項８および請求項９に係る特許を取り消すべき旨主張している。
　
３−３．申立人の主張する理由Ｂ．について
　申立人は、（訂正前の）請求項６には、「前記第２の電子部品を覆うように、前記積層体に装着されるケースをさらに備える、積層電子部品。」と記載されているが、これは他の請求項を引用しておらず、その記載からは「前記第２の電子部品」および「前記積層体」がいかなるものか不明であり、「積層電子部品」がいかなるものであるか特定できない旨主張しているが、上記訂正によりこの不備は解消した。
　
３−４．申立人の主張する理由Ａ．について
３−４−１．申立人が提出した甲各号証の記載事項
　申立人の提出した甲第１号証（特開昭５１−２９８７３号公報）は「ＩＣパッケージ用セラミックス製基体」に係るもので、以下の事項が記載されている。
・「ＩＣと適宜接続されるべき接続用導体パターンが表面に設けられたセラミックスシートと、このセラミックスシートの上方に配されて該接続用導体パターンを保護するためのセラミックスシートとを上下に積層して積層体を構成し、この積層体の内部の接続用導体パターンの他側端部をＩＣと平行な状態でもしくは該ＩＣを取り囲むような状態でその導体部を延ばすことにより一連に形成して、夫々の他側端部より積層体の下面に至るスルーホールを併設し、かつ該スルーホールを一連に切断して積層体の切断面に接続用導体としてのスルーホールを露呈せしめるとともにあわせて上記積層体の切断面に対して他の電子回路が形成されるプリント板と適宜嵌着されるべき嵌着部を設けて上記セラミックシート、導体パターンならびに接続用導体等を互いに焼結一体と為し、上記積層体の嵌着部を用いてセラミック製プリント基板に嵌着固定し、あわせて上記積層体の接続用導体を用いて他の電子回路に接続し得るようにしたことを特徴とするＩＣパッケージ用セラミックス製基体。」（第６頁の補正後の特許請求の範囲）
・「第１図は本発明ＩＣパッケージ用セラミックス製基体を分解した状態でその構成を示す斜視図であり、第２図は同積層状態を示す斜視図であり、第３図はこの積層体を切断してその切断面にスルーホールを露呈せしめあわせて嵌着部を設けた状態を示す斜視図であり、第４図は焼結後ＩＣを取り付けてキャップシレートし、セラミックス製プリント基板に取り付けた状態を一部切り欠いて示す斜視図である。
　第１図において１は取り付けられるべき数のＩＣ（図示せず）の接続対応箇所にみあう所望形状とされた接続用導体パターン２が、例えばスクリーン印刷法等の厚膜技術により表面に設けられたセラミックスシートであって、この接続用導体パターン２は、該ＩＣが挿入されるところのダイアタッチエリア１０１の周囲表面に設けられており、かつこのセラミックシート１も該ＩＣの大きさにみあう適当の形状、寸法、厚みを備えている。」（第６頁右下欄第１６行〜第７頁左上欄第１３行）
・「そして、上記セラミックスシート１に設けられた接続用導体パターン２の他側端部は、取り付けられるべきＩＣと平行な状態でもしくは該ＩＣを取り囲むような状態でその導体部を延ばすことにより一連に形成されていて夫々の他側端部より下方へと至るスルーホール２’・・・及びスルーホール６’・・・があらかじめ上記セラミックスシート１及びセラミックスシート５に夫々透設されている。
　ついで上記したセラミックスシート３，１，５は上下に積層されて第２図に例示するような積層体９が構成される。
　このような場合において上記セラミックスシート１，１に夫々透設されたスルーホール２’・・・，６’・・・は上下に相接触して該積層体９内で併設した状態のスルーホールとして形成されているから該スルーホール２’・・・，６’・・・を第２図で例示するようにＡ−Ａ，Ｂ−Ｂ，Ｃ−Ｃ，Ｄ−Ｄ方向に夫々一連に適宜切断為し上記積層体９の切断面９０１・・・に対してスルーホール２’・・・，６’・・・（以下これをＧとする）を第３図で例示するごとく露呈せしめて、これを接続用導体として用いる。」（第７頁右上欄第６行〜同頁左下欄第６行）
・「その後該基体１１の金属領域６にＩＣ１２がダイボンディングされて、該ＩＣ１２と接続用導体パターン２とがワイヤボンディング接続等により適宜接続されるとともに上記ＩＣ１２の上部を覆うキャップ１３が金属領域４を用いてキャップシレートされる。
　以上の構成に基づく本発明ＩＣパッケージ用セラミックス製基体の取付要領を説明すると、他の電子回路が形成される導体パターン１４１が設けられたセラミックス製もしくはプラスチックス製等のプリント基板１４上に載置して該導体パターン１４１と基体１１の接続用導体Ｇ・・・とを夫々対応せしめて互に当接し、あわせて該プリント基板１４の表面にあらかじめ適宜配設された弾性体、ピンもしくは雌雄結合部材等の嵌着具１４２と、該基体１１の嵌着部１０、１０もしくはこの基体１１の四つの角部（なお例図のものでは嵌着部１０、１０のみを用いるようにした場合を示す）とを用いて互いに嵌着固定せしめてその位置規制を図りつつ半田槽内に短時間浸漬すれば、該半田槽内の半田は基体１１の接続用導体Ｇ・・・とプリント基板１４の導体パターン１４１とに夫々付着するようになって、これらを電気的かつ機械的に接続するようになる。」（第７頁右下欄第７行〜第８頁左上欄第１０行）
・「ａ）ＩＣの大きさにみあう適当な大きさを備えたセラミックスシートの積層体の切断面に対してスルーホールを露呈せしめてこのスルーホールを接続用導体として使用するようにしたから既述したごとく、従来のパッケージ手段では接続用導体たるリード部分で大きな寸法を要しがちであるためいたずらに全体形状が大きくなりがちであるということがなく、取付けられるべきＩＣがＭＳＩ化やあるいはＬＳＩ化してもリード部分で大きな専有面積を取ることがなくなって大幅に全体形状をコンパクト化出来るという利点があり、また、積層体の切断面を全て接続用導体Ｇ・・・形成用の母材として使用し得るから大幅にその数を増加することが可能となる。
　ｂ）また接続用導体は焼成後積層体の切断面に強固に焼結されて接合一体となっているため、既述した従来のパッケージと異なって接続用導体たるリード部分の強度が不足して基板への取り付け時に該リードが折れ曲がる等というトラブルがなく本発明では上記接続用導体を形成する際における厚膜技術等による機械的精度を常に保持し、かつ強度も十分大きく成し得るとともに基体をプリント基板へ嵌着固定してその位置規制を図る目的で嵌着部が別に設けられたりあるいはその四角を利用できるためその嵌着作業が頗る容易であり、かつ確実に精度良く基体をプリント基板へ嵌着固定出来るという利点がある。
　ｃ）本発明では接続用導体パターンを備えた積層体の形成とこの積層体を切断してその切断面に接続用導体としてのスルーホールの露呈等を全て略々連続化した状態で行い得るものであり、既述した従来のパッケージと異なって異種の二重の工程を要せず積層体の形成並びに接続用導体たるスルーホールの形成を非常に簡単に行なうことが出来るものであって大幅に作業能率を高め得るようになり、」（第８頁左上欄第１２行〜同頁左下欄第７行）
　申立人の提出した甲第２号証（特開昭６０−１８３７４７号公報）は「面取り付き電解チップキヤリアの製造法」に係るもので、以下の事項が記載されている。
・「ブレイク用のスナップラインをもった多数個取り電解チップキヤリアの製造法において、生加工工程で配線印刷后積層接着を終了した表裏面のスナップを人れる線上に、そのスナップ巾寸法より広い巾寸法にてＶ又はＵ形状の溝を加圧形成し、その溝巾の中央部にスナップ切り込みを設けて樹脂抜き后、還元雰囲気中にて焼結し電解メッキ后ブレイクして面取り形状を有する多数個を同時に製作することを特徴とする面取り付き電解チップキヤリアの製造法。」（特許請求の範囲）
・「第１図は本発明品の焼結して電解メッキ后、ブレイクしたチップキヤリアを示し、Ａ図は上面図、Ｂ図は側面図、Ｃ図は一部下面図である。図中２１はチップキヤリアであり、セラミック２２の上面にキヤツプを接合する金属化部２４及び電解メッキ用連結線２４ａと、セラミック２２の中間層に配線金属化部２５とセラミック２２の下部層上面にＩＣ素子搭載用の金属化部２６と下面にリード金具接合用の金属化部２７と、またチップキヤリア側面部はキヤスタレーシヨン２３により囲こまれ、その内部に電気導通をとる金属化部２８が形成されており、かつ本発明である面取り部２９がブレイクした時点で四辺の上下に形成されたものである。
　この製造方法の生工程一部断面図を第２図に示し、図中３０は多数個取りチップキヤリア積層体であり、グリーンシート３１ａの上面にＩＣ素子搭載部３２及び連結線３２ａをＷ又はＷ−Ｍｏ系よりなる調製したペーストにて印刷形成し、また下面には金属リード線接合部３３を印刷する。グリーンシート３１ｂの上面に取出し配線部３４を印刷し、グリーンシート３１ｃの上面にはキヤツプ接合部３５を印刷形成する。各グリーンシートにはキヤスタレーシヨンとなる孔３６が設けられ、この上記加工シート３枚を積層接着する。孔３６には導通をとる塗布部３７が形成されている。以上の製造法は従来と同じ手法で行はれる。
　以上、配線印刷し積層接着を終了した多数個取り積層体のキヤスタレーシヨンの各孔３６上の中央部表裏面のスナップを入れる線上に、そのスナップ巾寸法より広い巾寸法でかつキヤスタレーシヨン孔直径より巾小の寸法にてＶ又はＵ形状の溝３８を金型にて加圧形成する。この際、積層体は金型内で４０〜８０℃に加熱され、上下型にＶ又はＵ形状の突部を有する金型を加圧力５〜１００ｋｇ／ｃｍ２にてプレスして形成される。次にこのＶ又はＵ形状の溝３８巾の中央部に、他の金型を使用して所望深さ寸法でスナップ切り込み３９を設ける。
　以上の成形品を２００〜２８０℃中にて樹脂抜き后、１５００〜１６００℃の還元雰囲気中にて焼結し、ニッケル及びＡｕを電解メッキ后ブレイクして面取り形状を有する多数個を同時に製作する。」（第２頁右上欄第８行〜同頁右下欄第１２行）
　申立人の提出した甲第３号証（特開昭６１−２６９３３６号公報）は「半導体装置」に係るもので、以下の事項が記載されている。
・「第１図は本発明による一実施例である半導体装置を示す斜視図である。
　本実施例の半導体装置は、いわゆるリードレスチップキャリア（以下、Ｌ．Ｃ．Ｃ．ともいう）型半導体装置であり、パッケージ基板１がセラミックで形成され、その内部に半導体ペレット（図示せず）が搭載されており、該ペレット等がたとえばセラミックからなるキャップ２で封止されているものである。
　また、上記パッケージ基板１の側面に形成されている凹部には、パッケージ内部の半導体ペレットと電気的に接続されているメタライズ配線層３が被着形成されている。
　そして、上記パッケージ基板のコーナー部の側面には、タングステン（Ｗ）から成るメタライズ層４が被着形成されている。」（第２頁右上欄第２〜１７行）
・「第２図は、本実施例の半導体装置に適用されるパッケージ基板１の製造工程である切断工程前の状態の積層基板５を示す概略部分平面図である。この切断工程の後、めっき等の後処理を行い、ペレット取付等が行われるものである。
　上記パッケージ基板１は、特に制限されないが、予めメタライズペーストが印刷された複数個のパッケージを得るようにした所定形状の３枚のセラミックグリーンシートを用意し、それを積層し焼結し、切断することによって形成される。第１層目のグリーンシートには、タングステンペーストが格子状に一定の間隔を置いて印刷され、ペレット取付部が仮設されている。この仮設のペレット取付部にほぼ対応する形状のキャビティ用スルーホール６が形成され、かつそのキャビティ用スルーホールの周囲上面に内部配線用のタングステンペーストが印刷された第２層目のグリーンシートを積層する。次いで、印刷されたタングステンペースト層を切る位置に、第１層および第２層を貫通するスルーホール７を形成し、該スルーホール７の内壁面にタングステンペーストを被着し、仮設のメタライズ配線層３を形成する。
　第２層目のグリーンシート上に、該第２層目のキャビティ用スルーホール６より一回り大きなキャビティ用スルーホール６ａが同間隔で形成された第３層目のグリーンシートを積層する。そして、第１層〜第３層を貫通する正方形のスルーホール８を形成し、該スルーホール８の内壁面にタングステンペーストを被着し、仮設の補強用メタライズ層４を形成する。
　ついで、第２図に示すＡ１，Ａ２およびＢ１，Ｂ２の線に沿ってスナップラインを入れ、所定温度で焼結し、金等のめっきを行うことにより、同図に示す切断工程前の積層基板５が形成される。
　その後、上記スナップラインに沿って切断することにより、一単位のパッケージ基板１が形成される。
　上記の如く形成されたパッケージ基板１に、常法に基づき半導体ペレットの取り付け、該ペレットと外部端子との電気的接続、キャップ２の取り付けを行うことにより、本実施例の半導体装置が完成される。」（第２頁左下欄第６行〜第３頁左上欄第７行）
　
３−４−２．対比・判断
　本件発明１と、甲第１号証ないし甲第３号証に記載された事項とを対比すると、甲第１号証ないし甲第３号証には、いずれも、本件発明１の「絶縁性シートの特定のものには、前記内部回路要素の間の電気的導通を可能とするビアホールが形成されてなる」点、「内部回路要素の特定のものに電気的に接続されかつ前記積層体の外表面に形成された外部電極を備え」る点、および「（外部電極が露出しない第２の半部側の）第２の主面上に形成される第２の電子部品をさらに備える」点について記載がなく、また示唆もない。申立人は、甲第１号証における「接続用導体パターン２」、甲第２号証における「配線金属化部２５」と「連結線３２ａ」および甲第３号証における「内部配線」が、それぞれ本件発明１における「内部回路要素」に相当し、甲第１号証における「ＩＣ１２」、甲第２号証における「ＩＣ素子」および甲第３号証における「半導体ペレット」が、それぞれ本件発明１の「第２の電子部品」に相当する旨主張しているが、甲第１号証における「接続用導体パターン２」は、「ＩＣ１２」を「セラミックス製基体」の側面に電気的に引き出すための単なるリードにすぎないこと、「ＩＣ１２」は、セラミック製基体上面中央の開口部から挿入されて、開口部に露出している「接続用導体パターン２」と直接接続されるから、「ＩＣ１２」が「主面上に形成される」ものであるとはいえないこと、「ＩＣ１２」と「接続用導体パターン２」とが電気的機械的に接続され、一体として一つの回路要素もしくは電子部品として機能すること、等からみて、甲第１号証における「接続用導体パターン２」および「ＩＣ１２」が、本件発明１における「内部回路要素」および「第２の電子部品」に相当すると認めることはできず、また、甲第２号証における「配線金属化部２５」と「連結線３２ａ」および「ＩＣ素子」、甲第３号証における「内部配線」および「半導体ペレット」についても、同様の理由により、本件発明１における「内部回路要素」および「第２の電子部品」に相当すると認めることはできない。そして、甲第１号証ないし甲第３号証には、「第２の電子部品」に相当するような別の電子部品を主面上に形成することについて記載も示唆もない。
　したがって、本件発明１が甲第１号証ないし甲第３号証に記載された発明であるとも、甲第１号証ないし甲第３号証に記載された発明に基いて当業者が容易に発明をすることができたものであるとも認めることはできない。
　また、当審が通知した再度の取消理由通知で甲第１号証ないし甲第３号証とともに引用した刊行物１（特開平４−１６８７９５号公報）には、
・第１図のセラミックグリーンシート１〜５のうち、セラミックグリーンシート２〜５の上面に、それぞれ配線パターン２ａ〜５ａが導電ペーストにより印刷され、配線パターン２ａ、４ａの一端はそれぞれビアホール２ｂ、４ｂに接続されており、ビアホール２ｂ、４ｂは積層後に下方の配線パターン３ａ、５ａと電気的に接続されるように構成されていること、（第３頁左上欄第１８行〜同頁右上欄第１０行）
・配線パターン２ａの他端には後述の外部導体と電気的に接続するための端子部２ｃが設けられ、配線パターン３ａの他端にも図示しない同様の端子部が、また配線パターン４ａ、５ａの他端にもそれぞれ同様の端子部４ｃ、５ｃが形成されていること、（第３頁右上欄第１１〜１７行）
・セラミックグリーンシート１〜５を積層し厚み方向に圧着して積層体を得た後、第２図に斜視図で示すように、得られた積層体６の一対の側面に、導電ペーストを付与することにより外部導体７ａ〜７ｄを形成したこと、（第３頁左下欄第７〜１３行）
が記載され、刊行物１に係る積層電子部品は、内部回路要素を介在させた状態で複数の絶縁性シートが積層され、前記絶縁性シートの特定のものには、内部回路要素の間の電気的導通を可能とするビアホールが形成されているが、刊行物１に係る積層電子部品は、主面上にも外部電極が形成されるという本件発明１の従来例に相当する形態のものであって、かつ、主面上に第２の電子部品を形成するということについて記載も示唆もないのであるから、刊行物１と、前記したように主面上に第２の電子部品を形成することについて記載も示唆もない甲第１号証ないし甲第３号証とを組合わせても本件発明１の構成を導き出すことはできない。
　したがって、本件発明１が、刊行物１と甲第１号証ないし甲第３号証とを組合わせることにより、当業者が容易に発明をすることができたものであると認めることもできない。
　
　本件請求項２ないし請求項５、請求項７および請求項８はいずれも請求項１を引用する請求項であって、本件発明２ないし本件発明５、本件発明７および本件発明８は、いずれも、本件発明１の構成をすべて備えているから、本件発明１についてと同様の理由により、甲第１号証ないし甲第３号証に記載された発明であるとも、甲第１号証ないし甲第３号証に記載された発明に基いて当業者が容易に発明をすることができたものであるとも認めることはできず、また、刊行物１と甲第１号証ないし甲第３号証とを組合わせることにより、当業者が容易に発明をすることができたものであると認めることもできない。
　
４．むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては本件請求項１ないし請求項５、請求項７および請求項８に係る特許を取り消すことはできない。
　また、他に本件請求項１ないし請求項５、請求項７および請求項８に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１３年５月３０日（２００１．５．３０）
【訂正の要旨】
訂正の要旨
・特許第２９７６０４９号の明細書中
（１）請求項１「内部回路要素を介在させた状態で複数の絶縁性シートが積層されてなるものであって、相対向する第１および第２の主面とこれら主面間を連結する側面を備える積層体、ならびに
　前記内部回路要素に電気的に接続されかつ前記積層体の外表面に形成された外部電極
　を備え、
　前記外部電極は、前記絶縁性シートに設けられかつ導電材が付与されたビアホールの少なくとも側部を前記絶縁性シートの切断によって露出させることによって形成されたものであり、
　前記積層体は、前記主面と平行に延びる境界面によって前記第１の主面側の第１の半部および前記第２の主面側の第２の半部に区分され、
　前記外部電極は、前記第１の半部においてのみ露出する、積層電子部品。」
とあるのを、特許請求の範囲の減縮を目的として、
「内部回路要素を介在させた状態で複数の絶縁性シートが積層され
、前記絶縁性シートの特定のものには、前記内部回路要素の間の電気的導通を可能とするビアホールが形成され
の特定のもの
前記外部電極は、
前記ビアホールとは別であって、
前記積層体は、前記主面と平行に延びる境界面によって
比較的下部に位置する
比較的上部に位置する
　前記外部電極は、前記第１の半部においてのみ露出
し、
前記第２の主面上に形成される第２の電子部品をさらに備える
と訂正する。
（２）請求項５を特許請求の範囲の減縮を目的として削除する。
（３）請求項６「前記第２の電子部品を覆うように、前記積層体に装着されるケースをさらに備える、積層電子部品。」とあるのを、明りょうでない記載の釈明を目的として、「前記第２の電子部品を覆うように、前記積層体に装着されるケースをさらに備える、
請求項１に記載の
（４）請求項７ないし請求項９の項番号を明りょうでない記載の釈明を目的として、順次繰り上げて請求項６ないし請求項８とする。
（５）明細書の段落【００１３】の記載を明りょうでない記載の釈明を目的として、請求項１の訂正に整合させる。
（５４）【発明の名称】
積層電子部品
（５７）【特許請求の範囲】
　【請求項１】　内部回路要素を介在させた状態で複数の絶縁性シートが積層され
、前記絶縁性シートの特定のものには、前記内部回路要素の間の電気的導通を可能とするビアホールが形成され
の特定のもの
前記外部電極は、
前記ビアホールとは別であって、
前記積層体は前記主面と平行に延びる境界面によって
比較的下部に位置する
比較的上部に位置する
前記外部電極は、前記第１の半部においてのみ露出
し、
前記第２の主面上に形成される第２の電子部品をさらに備える、
　【請求項２】　前記外部電極は、前記積層体の前記側面および前記第１の主面において露出する、請求項１に記載の積層電子部品。
　【請求項３】　前記外部電極は、前記積層体の前記側面においてのみ露出する、請求項１に記載の積層電子部品。
　【請求項４】　前記積層体の側面には、前記第１の半部と前記第２の半部との境界面の位置に対応して段差が形成される、請求項１に記載の積層電子部品。
　【請求項
５
請求項１に記載の
　【請求項
６
　【請求項
７
　【請求項
８
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】この発明は、内部回路要素を内部に配置した積層電子部品、その製造方法およびその特性測定方法に関するもので、特に、積層電子部品における外部電極の形成態様の改良に関するものである。
　【０００２】
　【従来の技術】たとえば積層コンデンサ、積層インダクタ、多層回路基板、多層複合電子部品で代表される積層電子部品は、導電膜および／また抵抗膜のような内部回路要素を介在させた状態で複数の絶縁性シートが積層されてなる積層体を備える。絶縁性シートとしては、典型的には、セラミックシートが用いられる。
　【０００３】図１５は、従来の積層電子部品１の外観を示す斜視図である。積層電子部品１は、内部回路要素（図示せず）を介在させた状態で複数の、絶縁性シートが積層されてなる積層体２を備える。積層体２のたとえば４つの側面には、それぞれ、外部電極３が形成される。これら外部電極３は、積層体２の内部に位置する内部回路要素と電気的に接続される。外部電極３は、適当な金属ペーストを、積層体２の各側面の特定の箇所に付与することにより形成されるが、このとき、積層体２の上下面にも、必然的に、外部電極３の一部が周囲に延びるようになる。
　【０００４】図１６は従来の他の形式の積層電子部品４の外観を示す斜視図である。この積層電子部品４も、内部回路要素（図示せず）を介在させた状態で複数の、絶縁性シートが積層されてなる積層体５を備える。積層体５のたとえば４つの側面には、内部回路要素に電気的に接続された外部電極６が形成される。これら外部電極６は、図１６において想像線で示すように、スルーホール７を分割することによって与えられる。すなわち、所定の切断線に沿って切断することにより複数の積層電子部品４が得られるように用意されたマザー積層体において、スルーホール７を形成し、その内周面上に外部電極６となる導電膜を形成した後、このマザー積層体が、スルーホール７を分割するように切断される。このような積層電子部品４にあっても、外部電極６となるべき導電膜の形成方法に起因して、外部電極６の一部は、積層体５の上下面にまで周方向に延びる。
　【０００５】これら積層電子部品１および４は、チップ状の形態で、外部電極３および６を介して適宜の回路基板上に表面実装される。
　【０００６】
　【発明が解決しようとする課題】しかしながら、上述した積層電子部品１および４のいずれにおいても、外部電極３および６は、積層体２および５の上下面にまで延びるように形成される。そのため、このような積層電子部品１および４の上下面あるいは上下いずれかの面に、別の部品を実装して複合化を図ろうとする場合、このような別の部品の配置可能な面積が制約される。
　【０００７】また、外部電極３および６の、積層体２および５の上下面にまで延びる部分は、外部電極３および６の配置ピッチを細かくすることを妨げる。また、外部電極３および６のこのような上下面に延びる部分は、一定の寸法および形状とするのが比較的困難であるので、このことも、外部電極３および６の配置ピッチを細かくすることを妨げる。
　【０００８】また、特に図１６に示した積層電子部品４の場合、スルーホール７は、ドリルによってあけられるが、そのときの直径は、０．３ｍｍより小さくすることが困難であるため、このことも、また、外部電極６の配置ピッチに制約を与える。また、スルーホール７を形成するためのドリルの寿命が比較的短く、それによって、コストの増大を招いている。
　【０００９】また、図１５に示した積層電子部品１の場合、積層体２の４つの側面にそれぞれ外部電極３を形成するため、少なくとも、金属ペーストの付与を、４つの側面のそれぞれについて別々に行なう必要がある。その結果、外部電極３の形成のための工程数が多くなってしまう。
　【００１０】また、積層電子部品１および４は、少なくとも出荷する前に、その特性を測定しなければならない。しかしながら、積層電子部品１および４は、いずれも、原則として、チップの状態としてからでないと、特性を測定することができない。すなわち、図１５に示した積層電子部品１では、外部電極３を形成した後、特性の測定が可能となる。また、図１６に示した積層電子部品４にあっても、マザー積層体の段階では、個々の積層電子部品４の特性を測定することができず、スルーホール７を分割するようにマザー積層体を切断した後に、初めて特性の測定が可能となる。
　【００１１】それゆえに、この発明の目的は、外部電極の配置ピッチを細かくできる積層電子部品を提供することである。
　【００１２】
　【００１３】
　【課題を解決するための手段】この発明による積層電子部品は、内部回路要素を介在させた状態で複数の絶縁性シートが積層され
、絶縁性シートの特定のものには前記内部回路要素の間の電気的導通を可能とするビアホールが形成され
の特定のもの
比較的下部に位置する
比較的上部に位置する
、第２の主面上に形成される第２の電子部品をさらに備え
　【００１４】
　【００１５】
　【００１６】
　【００１７】
　【発明の作用および効果】この発明に係る積層電子部品によれば、導電材が付与されたビアホールの少なくとも側部を露出させることにより外部電極が与えられ、積層体は主面と平行に延びる境界面によって第１の主面側の第１の半部および第２の主面側の第２の半部に区分され、外部電極は第１の半部においてのみ露出する。この場合、ビアホールは、ドリルを用いることなく、パンチングにより小さい径のものを容易に設けることができるので、外部電極の配置ピッチを細かくすることができる。またドリルを使用する必要がないため、ドリルの寿命に起因するコストの増大を避けることができる。
　【００１８】また、ビアホールによる外部電極は、積層体の少なくとも一方の主面にまで周方向に延びるような形成態様を必要としないので、この積層体の少なくとも一方の主面を、複合化のための他の部品の実装面として広く利用することができる。そのため、部品実装の高密度化を図ることができる。
　【００１９】また、外部電極がビアホールに付与された導電材によって与えられるので、特に、ビアホールを満たすように導電材を充填すれば、その膜厚に相当する寸法を比較的大きくとることができる。したがって、積層電子部品を回路基板に半田付けするとき、半田食われの問題を低減できる。また、外部電極となる導電材は、ビアホールの部内に埋め込まれているため、半田付けの強度を高めることができる。
　【００２０】
　【００２１】
　【００２２】
　【００２３】
　【実施例】図１は、この発明の一実施例による積層電子部品１０の外観を示す斜視図である。積層電子部品１０は、図示したチップ状の形態で適宜の回路基板上に実装されるが、図１では、このような回路基板側に向けられる面を上方に向けた状態で、積層電子部品１０が図示されている。
　【００２４】積層電子部品１０は、内部回路要素（図示せず）を介在させた状態で複数の絶縁性シートが積層されてなる積層体１１を備える。積層体１１のたとえば４つの側面の各々には、積層体１１の外表面に露出する外部電極１２が形成される。これら外部電極１２は、図示しないが、内部回路要素に電気的に接続されている。
　【００２５】上述したような外部電極１２は、以下に述べる製造方法の説明から明らかになるように、絶縁体シートに設けられかつ導電材が充填されたビアホールの少なくとも側部を絶縁性シートの切断によって露出させることによって形成されたものである。また、積層体１１のたとえば４つの側面の各々には、段差１３が形成されているが、このような段差１３が形成される理由も、以下の製造方法の説明から明らかになる。
　【００２６】上述したような積層電子部品１０を得るため、図２に示すようなマザー積層体１４が用意される。マザー積層体１４は、所定の切断線１５（一点鎖線）に沿って切断することにより複数の積層電子部品１０を与えるものであって、切断線１５によって区画される各領域に個々の積層電子部品１０のための内部回路要素（図示せず）を分布させるように、これら内部回路要素を介在させた状態で複数のマザー絶縁性シート１６および１７が積層されてなるものである。このマザー積層体１４には、図示しない内部回路要素と電気的に接続される導電材１８が充填されたビアホール１９が、切断線１５に沿う切断によって分断される位置に設けられている。図１に示した外部電極１２は、これらビアホール１９内の導電材１８によって与えられる。
　【００２７】上述のようなマザー積層体１４を得るため、たとえば、以下のような工程が実施される。なお、この実施例では、マザー絶縁性シート１６および１７はセラミックシートから構成される。
　【００２８】まず、ドクターブレード法などにより、シート成形を行ない、マザー絶縁性シート１６および１７となるべきセラミックグリーンシートを得る。これらセラミックグリーンシートの特定のものには、シートを厚み方向に貫通する電気的導通を可能とするため、ビアホールがパンチング等により形成される。このとき、図２において比較的上部に位置するマザー絶縁性シート１６となるべきセラミックグリーンシートには、ビアホール１９がさらに形成される。次に、セラミックグリーンシートの特定のものの上には、内部回路要素となるべき導電膜および／またまたは抵抗膜が印刷される。このとき、既に形成されたビアホール内に、導電材が充填される。図示したビアホール１９には、導電材１８が充填される。導電膜の印刷を、図２に示したマザー絶縁性シート１６の下面側から行なえば、マザー絶縁性シート１６の上面側において、導電材１８がビアホール１９の周縁部に導電ランドを形成することを防止できる。なお、このような導電ランドが形成されても、この発明の範囲内に入ることを指摘しておく。
　【００２９】次に、上述したようなマザー絶縁性シート１６および１７が積み重ねられ、プレスされる。これによって、マザー積層体１４が得られる。このマザー積層体１４において、複数のマザー絶縁性シート１６の各々に設けられたビアホール１９は、厚み方向に整列し、したがって、各ビアホール１９内に充填された導電材１８は、直列に連なった状態となっている。
　【００３０】次に、図３に示すように、マザー積層体１４には、少なくともビアホール１９がたとえば分断されるように、切断線１５（図２）に沿って溝２０がたとえばダイシングソーによって形成される。この溝２０の形成によって、溝２０の内側面にビアホール１９が露出する状態となるとともに、ビアホール１９内の導電材１８が分断され、溝２０によって囲まれた個々の積層電子部品１０となるべき部分は、互いに他のものに対して電気的に独立した状態となる。また、好ましくは、溝２０の底面とそれに対向するマザー積層体１４の下面とに、それぞれ、スリット２１および２２が設けられる。スリット２１および２２は、いずれか一方が省略されてもよい。
　【００３１】なお、図３において、内部回路要素となるべき幾つかの導電膜２３および２４が図示されている。また、導電膜２３が導電材１８に電気的に接続されている状態も図示されている。
　【００３２】次に、マザー積層体１４は、マザー絶縁性シート１６および１７を構成するセラミックを焼結させるため、焼成される。その後、必要に応じて、マザー積層体１４の表面に、導電膜および／または抵抗膜が形成され、また、オーバーコートが施され、また、ソルダーレジストが付与される。また、必要に応じて、外部電極３となるべき導電材１８や他の導電膜にめっきが施される。
　【００３３】以上の工程を終えたとき、マザー積層体１４に含まれる複数の積層電子部品１０は、互いに他のものに対して電気的に独立しているので、溝２０によって分断されたビアホール１９の各部分に存在する導電材１８を外部電極として、個々の積層電子部品１０の特性を測定することができる。
　【００３４】このように、特性が測定された後、良品と判断された積層電子部品１０上には、必要に応じて、複合化のための他の電子部品が実装される。ここまで述べた工程が、マザー積層体１４の状態で能率的に行なわれることができる。なお、積層電子部品１０の出荷をこの段階で行なってもよい。
　【００３５】次に、機械的に独立した複数の積層電子部品１０を得るため、マザー積層体１４は、切断線１５（図２）すなわち溝２０（図３）に沿って完全に切断される。この切断は、チョコレートを割るように、マザー積層体１４を溝２０に沿って割ることによって容易に達成される。前述したスリット２１および２２は、このような分割をより容易にする。
　【００３６】このようにして、図１に示した積層電子部品１０が得られる。以上述べた説明からわかるように、段差１３は、前述した溝２０の形成の結果もたらされたものである。また、積層体１１を、段差１３の位置に対応する境界面によって上半部と下半部とに区分したとき、外部電極１２は、上半部においてのみ露出している。
　【００３７】次に、積層電子部品１０は、必要に応じて、ケーシングされる。このケーシングは、積層電子部品１０の図１による下面に他の部品が実装されたとき、これを覆うものである。このケーシングの詳細は、図１３および図１４を参照して後述する。
　【００３８】以上、この発明を図１ないし図３に図示した実施例に関連して説明したが、この発明の範囲内において、その他幾つかの変形例が可能である。
　【００３９】たとえば、図１では、外部電極１２が積層体１１の側面だけでなく、図１による上面にも露出するように形成されたが図４に示した積層電子部品１０ａのように、外部電極１２ａが積層体１１の側面にのみ露出するように形成されてもよい。なお、図４において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
　【００４０】図４に示した積層電子部品１０ａによれば、積層体１１の図による下面だけでなく、上面をも、外部電極１２ａに干渉されることなく、複合化のための他の部品の実装面として広く利用することができる。この積層電子部品１０ａを得るためには、図２に示したマザー積層体１４の製造段階において、マザー積層体１４の最上部に位置する何枚かのマザー絶縁性シートに外部電極形成用のビアホール１９が設けられないものを用いればよい。
　【００４１】上述した積層電子部品１０ａは、図５に示すように、回路基板３１上に置かれたとき、回路基板３１と外部電極１２ａとの間でギャップが形成される。このような状態で、回路基板３１上に積層電子部品１０ａを実装する場合、回路基板３１上の導電ランド（図示せず）と外部電極１２ａとを電気的に接続するため、半田フィレット３２が有利に用いられる。
　【００４２】また、図６に示すように、積層電子部品１０ａにおいて、外部電極１２ａに対して金属からなる端子部材３３を取付けてもよい。
　【００４３】なお、図１に示した態様の外部電極１２と図４に示した態様の外部電極１２ａとを、１個の積層電子部品に混在させてもよい。
　【００４４】また、図１ないし図３に示した実施例において、外部電極１２を与えるためのビアホール１９は、断面が円形とされたが、四角形等の他の形状に変更されてもよい。また、外部電極を、より広い面積で露出させるようにするため、１つの外部電極を、断面の一部が互いに重なり合った複数のビアホールつまり横長のビアホールによって与えるようにしてもよい。
　【００４５】また、溝２０やスリット２１，２２の形成は、マザー積層体１４の焼成後に行なってもよい。また、焼成後の積層体１４の導電膜／抵抗膜の形成またはめっき、特性測定等の能率を考慮しないならば、切断線１５に沿う切断を焼成前に行ない、機械的に分離された状態で、積層電子部品１０の焼成を行なってもよい。また、焼成後において、溝２０を形成する段階を経ることなく、一挙に切断線１５に沿う切断を行なってもよい。
　【００４６】また、ビアホール１９内に充填される導電材１８は、導電膜の印刷と同時に付与されることなく、別の工程で、ビアホール１９内に金属ペーストを充填するようにしてもよい。この場合、図１ないし図３に示した実施例では、複数のマザー絶縁性シート１６が積み重ねられた状態で、直列する複数のビアホール１９内に一挙に導電材１８を充填することも可能である。
　【００４７】また、絶縁性シートは、セラミックシートに限らず、他の材料からなる絶縁性シートに置き換えられてもよい。
　【００４８】また、図７に示した積層電子部品１０ｂのように、外部電極１２ｂが、ビアホール１９（図２および図３）の内周面上に層状に形成された導電材をもって与えられてもよい。この場合、外部電極１２ｂは、その外表面に凹部を形成する。
　【００４９】また、この発明は、複数の外部電極のすべてがビアホールに基づいて形成された積層電子部品に限らず、外部電極の幾つかが他の方法によって形成された積層電子部品にも適用することができる。
　【００５０】たとえば、図８に示した積層電子部品１０ｃのように、幾つかの外部電極１２をビアホールに基づき形成しながら、他の外部電極、たとえばシールド電極２５を別の方法で形成してもよい。このシールド電極２５は、たとえば、図３に示すように溝２０を形成するとき、シールド電極２５が形成されるべき面を内側面とする溝２０をまず形成した後、この溝２０内に金属ペーストを充填するように注入し、最終的に、金属ペーストによって与えられた導電材が分断されるように、溝２０を再びカットすることにより形成される。このシールド電極２５は、図示しないが、積層体１１のアース側の内部回路要素と電気的に接続されることが多い。
　【００５１】上述したシールド電極２５は、もちろん、ビアホールに基づき形成されてもよい。この場合、ビアホールとしては、シールド電極２５の延びる方向に長手のスロット状のものが形成される。また、シールド電極２５は、個々の独立した積層電子部品１０ｃを得てから形成されてもよい。
　【００５２】図９に示すように、シールド電極２５ａは、それらによるシールド性能を高めるため、段差１３の下方にまで延びるように形成されてもよい。このようなシールド電極２５ａはたとえば次のような方法で形成することができる。
　【００５３】（ａ）シールド電極２５ａ全体を、ビアホールに基づき形成する。
（ｂ）シールド電極２５ａのうち、段差１３を境とする下半部のみをビアホールに基づき形成し、上半部は、図３に示した溝２０に金属ペーストを充填することによって形成する。
　【００５４】（ｃ）上半部を、溝２０内に金属ペーストを充填することにより形成し、個々の独立した積層電子部品１０ａを得てから、下半部を形成する。
　【００５５】（ｄ）上半部をビアホールに基づき形成し、個々の独立した積層電子部品１０ｄを得てから、下半部を形成する。
　【００５６】（ｅ）シールド電極２５ａ全体を、個々の独立した積層電子部品１０ｄを得てから形成する。
　【００５７】上述したシールド電極２５ａの形成方法のうち、（ａ）または（ｂ）の方法を採用した場合、図３に示した溝２０を形成した段階では、複数の積層電子部品１０ｄは、シールド電極２５ａを介して互いに電気的に接続された状態であり、複数の積層電子部品１０ｄが完全に電気的に独立した状態とはなっていない。しかしながら、このようなシールド電極２５ａは、特性測定に際してアース電極として共通に用いられるものである場合、前述したようなマザー積層体１４の状態での個々の積層電子部品１０ｄの特性測定には支障をきたさない。
　【００５８】図９に示した積層電子部品１０ｄで、シールド電極２５ａの存在により、積層体１１の下面に与えられる他の部品のための実装面積が狭められることがある。この不都合を回避するためには、図１０に示した積層電子部品１０ｅのように、シールド電極２５ｂを、積層体１１の図による下面にまで届かないように形成すればよい。
　【００５９】図８ないし図１０に示したシールド電極２５、２５ａおよび２５ｂのそれぞれの形成態様に関して、シールド電極の上半部は、積層体１１の単に１つの側面上に形成されても、３つの側面上に形成されてもよい。シールド電極の下半部は、積層体１１の３つの側面または４つの側面上に形成されてもよい。また、図８では、シールド電極の上半部に相当するシールド電極２５のみが形成されたが、シールド電極の下半部に相当するシールド電極のみが形成されてもよい。
　【００６０】さらに、図１１に示す積層電子部品１０ｆのように、シールド電極２５ｃが、積層体１１の１つの側面の幅方向の一部のみを覆うように形成されてもよい。
　【００６１】上述した各実施例では、１つのビアホール１９が分断されることにより、２つの積層電子部品１０の各々のための外部電極１２が形成された。しかしながら、図３に示した溝２０の幅が、ビアホール１９の径の相当の部分を占める場合には、図１２に示すように、１個のビアホール１９ａにより１個の外部電極を与えるようにしてもよい。図１２において、溝２０が形成される前のビアホール１９ａの一部が二点鎖線で示されている。
　【００６２】図１３には、ケース４１によってケーシングされた積層電子部品４２が断面図で示されている。
　【００６３】積層電子部品４２に備える積層体４３には、段部４４が形成され、この段部４４の下方には、外部電極４５が形成される。また、積層体４３の図による上面には、この積層電子部品４２を複合化するためのいくつかの電子部品４６が実装されている。ケース４１は、金属からなる。ケース４１は、積層体４３の側面に適合するように、段部４７を形成していて、外部電極４５にたとえば半田付けされる。
　【００６４】図１４には、ケース４１ａによってケーシングされた他の積層電子部品４２ａが示されている。なお、図１４において、図１３に示した要素に相当する要素には、同様の参照符号を付し、重複する説明は省略する。
　【００６５】図１４では、積層電子部品４２ａに備える積層体４３には、段部４４だけでなく、もう１つの段部４８が形成される。他方、ケース４１ａには、段部４８に係合する段部４９が形成される。このように、積層体４３の段部４８にケース４１ａの段部４９を係合させることにより、ケース４１ａの積層体４３に対する取付け状態がより強固になる。特に、ケース４１ａの上面に向かって、これを下方へ押付ける力が加わっても、ケース４１ａと外部電極４５との接合が外れることがない。このようなケース４１ａを下方へ押付ける力は、たとえば、この積層電子部品４２ａを、ケース４１ａの上面に吸着して保持する真空吸引チャック（図示せず）からしばしば与えられる。積層体４３に形成される段部４８は、段部４４と同様の方法により形成されることができる。すなわち、図３に示したマザー積層体１４の段階で、溝２０に対応する位置に下方から同様の溝を形成しておけばよい。
【図面の簡単な説明】
　【図１】この発明の一実施例による積層電子部品１０の外観を示す斜視図である。
　【図２】図１に示した積層電子部品１０を得るために準備されるマザー積層体１４を示す斜視図である。
　【図３】図２に示したマザー積層体１４に、特性測定を可能とする溝２０が形成された状態を示す拡大斜視図である。
　【図４】この発明の他の実施例による積層電子部品１０ａの外観を示す斜視図である。
　【図５】図４に示した積層電子部品１０ａを回路基板３１上に実装した状態を示す断面図である。
　【図６】図４に示した積層電子部品１０ａに端子部材３３を取付けた状態を示す断面図である。
　【図７】この発明のさらに他の実施例による積層電子部品１０ｂの外観を示す斜視図である。
　【図８】この発明のさらに他の実施例による積層電子部品１０ｃの外観を示す斜視図である。
　【図９】この発明のさらに他の実施例による積層電子部品１０ｄの外観を示す斜視図である。
　【図１０】この発明のさらに他の実施例による積層電子部品１０ｅの外観を示す斜視図である。
　【図１１】この発明のさらに他の実施例による積層電子部品１０ｆの外観を示す斜視図である。
　【図１２】この発明のさらに他の実施例を説明するためのマザー積層体１４の一部を示す平面図である。
　【図１３】この発明のさらに他の実施例によるケーシングされた積層電子部品４２を示す断面図である。
　【図１４】この発明のさらに他の実施例によるケーシングされた積層電子部品４２ａを示す断面図である。
　【図１５】従来の積層電子部品１の外観を示す斜視図である。
　【図１６】従来の他の形式の積層電子部品４の外観を示す斜視図である。
　【符号の説明】
　１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，４２，４２ａ　積層電子部品
　１１，４３　積層体
　１２，１２ａ，１２ｂ，４５　外部電極
　１３，４４，４７，４８，４９　段部
　１４　マザー積層体
　１５　切断線
　１６，１７　マザー絶縁性シート
　１８　導電材
　１９，１９ａ　ビアホール
　２０　溝
　２３，２４　導電膜（内部回路要素）
　２５，２５ａ，２５ｂ，２５ｃ　シールド電極
　４１，４１ａ　ケース