(57)【特許請求の範囲】
【請求項１】
逆相関係のクロック信号対を含むクロック信号群を生成する送信クロック生成回路と、
前記クロック信号群の送信経路と、
前記クロック信号群に対して逓倍関係を有する複数のクロック信号に基づいて動作するクロック動作回路と、を備え、
前記クロック動作回路は、前記送信経路を介して送信された前記クロック信号群から、前記複数のクロック信号を生成する逓倍クロック生成回路を備え、
前記逓倍クロック生成回路は、複数の２倍クロック生成段を備え、
各２倍クロック生成段は、
マルチプレクサと、前記マルチプレクサの出力を分周する分周回路と、を有し、前記分周回路の出力に応じて前記マルチプレクサの出力を選択する２倍クロック生成回路を、前記複数の２倍クロック生成段の段数に応じて備え、
前段の２個の２倍クロック生成回路の出力が、後段の１個の２倍クロック生成回路に入力され、
前記クロック信号対が、初段の２倍クロック生成段の前記マルチプレクサに入力されることを特徴とするクロック動作システム。
【請求項２】
前記クロック動作回路は、並列データを直列データに変換する並直列変換回路であり、
前記並直列変換回路は、複数の選択段を備え、
各選択段は、
マルチプレクサと、前記マルチプレクサの出力を前記逓倍クロック生成回路の出力する前記複数のクロック信号の対応するクロック信号に応じて保持するフリップフロップと、を有する２入力並直列回路を、前記複数の選択段の段数に応じて備え、
前段の２個の２入力並直列回路の出力が、後段の１個の２入力並直列回路に入力される請求項１記載のクロック動作システム。
【請求項３】
前記クロック信号群は、複数の前記クロック動作回路に供給され、
前記複数のクロック動作回路は、それぞれ前記逓倍クロック生成回路を備える請求項１または２記載のクロック動作システム。
【請求項４】
前記２倍クロック生成回路は、
逆相関係の２つのクロック信号が入力されるマルチプレクサと、
前記マルチプレクサの出力を分周する分周回路と、を有し、
前記分周回路の出力に応じて前記マルチプレクサの出力を選択する請求項１記載のクロック動作システム。
【請求項５】
前記逓倍クロック生成回路は、２段の２倍クロック生成段を備え、
１段目の前記２倍クロック生成段は、
逆相関係の２つのクロック信号が異なる順で入力される２個の１段目マルチプレクサと、前記２個の１段目マルチプレクサの一方の出力を分周する分周回路と、を有し、前記分周回路の出力に応じて前記２個の１段目マルチプレクサの出力を選択し、
２段目の２倍クロック生成段は、
前記２個の１段目マルチプレクサの出力が入力される２段目マルチプレクサと、前記２段目マルチプレクサの出力を分周する分周回路と、を有し、前記分周回路の出力に応じて前記２段目マルチプレクサの出力を選択する請求項１記載のクロック動作システム。
【請求項６】
前記逓倍クロック生成回路は、逆相クロック生成器と、２段の２倍クロック生成段を備え、
前記逆相クロック生成器は、クォータレート・クロック信号から逆相関係の２つのクォータレート・クロック信号を生成し、
１段目の２倍クロック生成段は、
前記逆相関係の２つのクォータレート・クロック信号が異なる順で入力される第１および第２逓倍器を備え、前記第１逓倍器は、１段目第１マルチプレクサと、前記１段目第１マルチプレクサの出力を分周する１段目第１フリップフロップと、を有し、前記１段目第１フリップフロップの出力の反転信号に応じて前記１段目第１マルチプレクサの出力を選択し、前記第２逓倍器は、１段目第２マルチプレクサと、前記１段目第２マルチプレクサの出力を分周する１段目第２フリップフロップと、を有し、前記１段目第２フリップフロップの出力の反転信号に応じて前記１段目第２マルチプレクサの出力を選択し、前記１段目第１および第２フリップフロップは、異なる変化エッジでラッチ動作を行い、
２段目の２倍クロック生成段は、
前記１段目第１および第２マルチプレクサの出力が入力される２段目マルチプレクサと、前記２段目マルチプレクサの出力を分周する分周回路と、を有し、前記分周回路の出力に応じて前記２段目マルチプレクサの出力を選択する請求項１記載のクロック動作システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック動作システムに関する。
【背景技術】
【０００２】
集積回路チップ内、チップ間、箇体間（装置内、装置間）で、信号（データ）の送信が行なわれる。一般に、信号送信は、１ビットのシリアル・データの形で行なわれる。そのため、送信側（送信回路:transmitter）ではパラレル・データをシリアル・データに変換する並直列変換処理が行われる。また、受信側（受信回路:receiver）では、受信したシリアル・データをパラレル・データに変換する直並列変換処理が行われる。並直列変換処理および直並列変換処理を行う回路では、逓倍関係のあるクロック信号を使用して処理を行う。以下、このような回路をクロック動作回路と称し、クロック動作回路として並直列変換処理回路を使用する例を説明するが、以下に説明する構成は、これに限定されるものではない。
【０００３】
典型的な並直列変換処理回路では、複数段に亘り、複数の並列データを低いレートから徐徐に高速レートにマルチプレクス（ＭＵＸ）して、最後にはシリアル・データにまとめて行く。クロック動作回路を含む一般的な回路システムでは、クロック分配線路を利用して、もっともレートの高いクロックを含む周波数および位相の異なるクロック信号群（マルチ・レート・クロック）を、スキューを生じないように正確に分配する。システム内の各回路は、供給されたクロック信号群に応じて動作することにより、システム全体が同期して動作する。以下このようなクロック分配回路を含む回路システムを、クロック動作システムと称する。
【０００４】
近年、コンピュータ向けのチップ間・装置間インターフェイスや、トランシーバ等のデータ伝送機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする高速化が要求されている。そして、データレートの向上に伴い、クロック信号の分配やデータ伝送線路の間に発生する遅延や、プロセス・電源・温度の変動（Process Voltage Temperature (PVT) variation）を補償することが必要になる。そのため、高精度な位相補償回路（Variable Delay Line）、位相調整回路(Phase Interpolator (PI))またはクロックバッファ群（Clock repeater）など）が設けられる。Phase Interpolator (PI)は、一般に「位相補間器」と呼ばれるが、ここでは「位相調整回路」と称する場合がある。
【０００５】
マルチ・レート・クロックを、スキューを生じないように正確に分配するには、クロック分配線路に、多数のクロックバッファ群（clock repeater）を配置することが必要である。しかし、複数の回路を経由して供給されたクロック信号は、入力端子から出力ノードまでの遅延に、時間的な差（スキュー）が存在する。そのため、並直列変換処理回路でも、段間のマルチプレクサの間に誤差が生じる。特に、クロックバッファ群の段数が多い場合、スキューの発生はＰＶＴ変動に敏感で、マルチ・レート・クロック間の位相ずれが大きくなり、誤差が出る場合がある。そのため、データをシリアル化する上での速度性能に影響にし、位相調整ブロック（PI）の回路規模が大きくなり、消費電力も大きくなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特公平７−７３２１９号公報
【特許文献２】特開平４−３４３１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態は、クロック信号に正確に同期した動作が行えるクロック動作システムを、小さな回路規模で実現する。
【課題を解決するための手段】
【０００８】
実施形態によれば、逆相関係のクロック信号対を含むクロック信号群を生成する送信クロック生成回路と、クロック信号群の送信経路と、クロック信号群に対して逓倍関係を有する複数のクロック信号に基づいて動作するクロック動作回路と、を有し、クロック動作回路は、送信経路を介して送信されたクロック信号群から、複数のクロック信号を生成する逓倍クロック生成回路を有するクロック動作システムが提供される。
【発明の効果】
【０００９】
実施形態によれば、小さな回路規模で、誤差の少ないクロック動作システムが実現される。
【図面の簡単な説明】
【００１０】
【図１】図１は、複数の並直列変換回路を有する一般的なクロック動作システムの全体構成を示す図である。
【図２】図２は、図１の並直列変換回路に供給されるクロック信号と、各部の信号を示すタイムチャートである。
【図３】図３は、第１実施形態のクロック動作システムの全体構成を示す図である。
【図４】図４は、第１実施形態の逓倍クロック生成回路の回路構成を示す図である。
【図５】図５は、周波数が２倍のクロック信号を発生する逓倍器の回路構成および動作を示す図である。
【図６】図６は、周波数が２倍のクロック信号を発生する逓倍器の別の回路構成および動作を示す図である。
【図７】図７は、周波数が２倍のクロック信号を発生する逓倍器の別の回路構成および動作を示す図である。
【図８】図８は、第１実施形態におけるクロック信号とデータ間の位相誤差の発生を説明する図である。
【図９】図９は、第１実施形態におけるクロック信号とデータ間の位相誤差の発生を説明する図である。
【図１０】図１０は、第２実施形態のクロック動作システムの１チャネルの並直列変換回路の構成を示す図である。
【図１１】図１１は、第２実施形態の逓倍クロック生成回路３２の回路構成を示す図である。
【図１２】図１２は、図１に示した一般的なクロック動作システムの素子数と、第１および第２実施形態における素子数を比較する図である。
【図１３】図１３は、チャネル数Ｎを８とした場合に、図１に示した一般的なクロック動作システムの素子数と、第１および第２実施形態における素子数をＦＦに換算した素子数を比較する図である。
【図１４】図１４は、第３実施形態のクロック動作システムの１チャネルの並直列変換回路の構成を示す図である。
【図１５】図１５は、第３実施形態の並直列変換回路の動作を示すタイムチャートである。
【図１６】図１６は、第４実施形態のクロック動作システムの１チャネルの並直列変換回路の構成を示す図である。
【図１７】図１７は、第４実施形態の逓倍クロック生成回路における動作を示すタイムチャートである。
【図１８】図１８は、第４実施形態の並直列変換回路の動作を示すタイムチャートである。
【図１９】図１９は、実施形態の構成を一般的なクロック動作システムに適用した場合の概略構成を示す図である。
【発明を実施するための形態】
【００１１】
実施形態を説明する前に、並直列変換回路を有する一般的なクロック動作システムについて説明する。
【００１２】
図１は、複数チャネルに対応して設けられた複数の並直列変換回路を有する一般的なクロック動作システムの全体構成を示す図である。図１に示すように、クロック動作システムは、複数の並直列変換回路１４−０、１４−１、…、１４−ｎと、周波数および位相の異なるクロック信号群（マルチ・レート・クロック）を生成するクロック生成回路１１と、クロック信号群を分配する分配回路と、分配されたクロック信号群の位相を調整する位相調整回路１３−１、１３−２と、を有する。分配回路は、複数の並直列変換回路１４−０、１４−１、…、１４−ｎを含む多数の箇所にクロック信号群を分配するため、クロック信号ごとに多数のバッファＢＦを有する。ここでは、周波数がもっとも大きいフルレート（full-rate）・クロック信号ＣＫｆ０を分配するクロックバッファ群（Clock repeater）を１２ｆで表す。また、クロック生成回路で生成されたＣＫｆ０の周波数の１／２のハーフレート（half-rate）・クロック信号ＣＫｈ０およびその逆相のクロック信号ＣＫｈｘを分配するクロックバッファ群を１２ｈで表す。同様に、クロック生成回路で生成されたＣＫｆ０の周波数の１／４のクォータレート（quarter-rate）・クロック信号ＣＫｑ０およびその逆相のクロック信号ＣＫｑｘを分配するクロックバッファ群を１２ｑで表す。なお、ここでは、ハーフレートおよびクォータレート・クロック信号については、その逆相のクロック信号を送信するが、フルレート・クロック信号についても、その逆相のクロック信号を送信する場合もある。また、フルレート・クロック信号以外については、フルレート・クロック信号の周期の整数倍位相がシフトした信号を送信する場合もある。さらに、逆相および位相のシフトしたクロック信号は送信しない場合や、フルレート・クロック信号のみを分配する場合もある。このような場合には、フルレート・クロック信号を含む分配された信号から、分周回路などにより必要なクロック信号を生成する。
【００１３】
複数の並直列変換回路１４−０、１４−１、…、１４−ｎは、分配されたクロック信号群に基づいて、クロック動作を行なう。ここでは、１つの並直列変換回路は、４入力パラレル・データを１出力シリアル・データに変換する並直列変換処理を行う。並直列変換回路の回路構成および動作を説明する。
【００１４】
図１に示すように、並直列変換回路１４−０は、ｄｑａ，ｄｑｂ，ｄｑｃ，ｄｑｄを含む４入力パラレル・データＩＮ０を、１出力シリアル・データＯＵＴ０に変換して出力する。マルチプレクサ（ＭＵＸ）Ｍｑ０は、２つのパラレル・データｄｑａおよびｄｑｂを受けて、ｄｑａとｄｑｂを交互に出力する１つの出力ｄｉｈａを生成する。マルチプレクサ（ＭＵＸ）Ｍｑ１は、２つのパラレル・データｄｑｃおよびｄｑｄを受けて、ｄｑｃとｄｑｄを交互に出力する１つの出力ｄｉｈｂを生成する。フリップ・フロップ（ＦＦ）ＦＦｈ０は、Ｍｑ０の出力ｄｉｈａをラッチしてｄｈａとして出力する。フリップ・フロップ（ＦＦ）ＦＦｈ１は、Ｍｑ１の出力ｄｉｈｂをラッチしてｄｈｂとして出力する。マルチプレクサ（ＭＵＸ）Ｍｈは、２つのパラレル・データｄｈａおよびｄｈｂを受けて、ｄｈａとｄｈｂを交互に出力する１つの出力ｄｆを生成する。フリップ・フロップ（ＦＦ）ＦＦｆは、Ｍｈの出力ｄｆをラッチして出力ＯＵＴ０として出力する。各マルチプレクサ（ＭＵＸ）およびフリップ・フロップ（ＦＦ）は、図示のクロック信号に応じて動作する。
【００１５】
図２は、図１の並直列変換回路１４−０に供給されるクロック信号と、各部の信号を示すタイムチャートである。ＣＫｆはフルレート・クロック信号であり、ＣＫｈはハーフレート・クロック信号である。ＣＫｈ’は、ＣＫｈを１／４位相シフトした信号である。言い換えれば、ＣＫｈ’は、ＣＫｈをＣＫｆの半周期分シフトした信号である。図示していないが、ＣＫｈの逆相信号ＣＫｈｘは、ＣＫｈを１／２位相シフトした信号である。ＣＫｑはクォータレート・クロック信号である。ＣＫｑｘは、ＣＫｑの逆相信号、すなわちＣＫｑを１／２位相シフトした信号である。
【００１６】
並直列変換回路１４−０に入力される４入力パラレル・データｄｉａ，ｄｉｂ，ｄｉｃ，ｄｉｄは、ＣＫｆの４周期ごとに変化するデータ信号である。ｄｉａ，ｄｉｂ，ｄｉｃ，ｄｉｄは、図示していないＦＦによりタイミングをずらしてラッチされ、ｄｑａ，ｄｑｂ，ｄｑｃ，ｄｑｄとして、Ｍｑ０およびＭｑ１にそれぞれ入力する。Ｍｑ０は、ＣＫｑがＨ（高）の間ｄｑａを、Ｌ（低）の間ｄｑｂを選択するので、その出力ｄｉｈａは、ＣＫｆの２周期ごとに、ｄｑａとｄｑｂを交互に含む。Ｍｑ１は、ＣＫｑがＨ（高）の間ｄｑｃを、Ｌ（低）の間ｄｑｄを選択するので、その出力ｄｉｈｂは、ＣＫｆの２周期ごとに、ｄｑｃとｄｑｄを交互に含む。Ｍｑ０がｄｑａを選択する間、ｄｑａの値は安定しており、Ｍｑ０がｄｑｂを選択する間、ｄｑｂの値は安定している。これは、Ｍｑ１についても同様である。
【００１７】
ＦＦｈ０は、ＣＫｈ’に応じてｄｉｈａをラッチしてｄｈａとして出力する。同様に、ＦＦｈ１は、ＣＫｈ’の逆相のＣＫｈｘ’に応じてｄｉｈｂをラッチしてｄｈｂとして出力する。したがって、ｄｈａとｄｈｂの変化するタイミングは、ＣＫｆの１周期分シフトする。
【００１８】
Ｍｈは、ＣＫｈがＨ（高）の間ｄｈａを、Ｌ（低）の間ｄｈｂを選択するので、その出力ｄｆは、ＣＫｆの１周期ごとに、ｄｈａとｄｈｂを交互に含む。これにより、４入力パラレル・データｄｉａ，ｄｉｂ，ｄｉｃ，ｄｉｄが、１出力シリアル・データｄｆに変換される。ＦＦｆは、ｄｆをＣＫｆでラッチしてＣＫｆの１周期ごとに変化する出力ＯＵＴ０を生成する。
【００１９】
以上説明したように、並直列変換回路１４−０は、周波数および位相の異なるクロック信号群を使用して並直列変換動作を行なう。なお、ここでは４入力パラレル・データを１出力シリアル・データに変換する例を説明したが、８入力以上のパラレル・データをシリアル・データに変換する場合も同様であり、その場合はクォータレート・クロック信号の２倍以上の周期のクロック信号を送信する。
【００２０】
他の並直列変換回路１４−１、…、１４−ｎも、並直列変換回路１４−０と同様の構成を有し、供給されたクロック信号群に基づいて同様の動作を行なう。
【００２１】
図１に示したクロック動作システムでは、クロック生成回路でフルレート・クロック信号ＣＫｆから分周およびシフトしたクロック信号群を生成し、ＣＫｆを含むクロック信号群を、システム内の各箇所に分配していた。そのため、クロック生成回路は、複数の並直列変換回路に対して１個設ければよく、共通化可能である。
【００２２】
上記のような、１箇所のクロック生成回路で生成したクロック群を分配する「集中型」クロック分配線路には、クロックを正確に各箇所に分配できることが要求される。そのため、前述のように、多数のクロックバッファ群（clock repeater）を配置することが必要であり、さらにマルチ・レート・クロック間の位相調整が必要になる。そこで、図１に示すように、ハーフレート・クロック信号群の位相を調整する位相調整回路１３−１と、クォータレート・クロック信号群の位相を調整する位相調整回路１３−２と、が設けられる。そのため、回路規模が大きくなるという問題がある。
【００２３】
また、多数のクロックバッファ群および位相調整回路を経由したクロック信号は、時間的な差（スキュー）が存在するため、ＭＵＸの動作間に誤差が生じる。特に、クロックバッファ群（clock repeater）の段数が多い場合、クロック分配回路およびクロック動作回路は、ＰＶＴ（power, voltage, temperature）変動に敏感で、データ・クロック間の位相のずれが大幅に変化して誤差が出る場合がある。そのため、データをシリアル化する場合の速度を高くできないという問題が生じる場合がある。
【００２４】
図３は、第１実施形態のクロック動作システムの全体構成を示す図である。第１実施形態のクロック動作システムも、４入力パラレル・データを１出力シリアル・データに変換する並直列変換処理を行い、このような並直列変換処理をｎチャネル並列に行える。
【００２５】
第１実施形態のクロック動作システムは、複数の並直列変換回路２３−０、２３−１、…、２３−ｎと、逆相関係を有するクォータレート・クロック信号対を生成するクロック生成回路２１と、クォータレート・クロック信号対を分配する分配回路と、を有する。複数の並直列変換回路２３−０、２３−１、…、２３−ｎは、分配されたクォータレート・クロック信号対に基づいて逓倍クロック信号（マルチ・レート・クロック信号）を発生する逓倍クロック生成回路２４をそれぞれ有する。
【００２６】
クロック生成回路２１は、フルレート・クロック信号ＣＫｆ０を２分周してハーフレート・クロック信号を発生する２分周器Ｄ０と、ハーフレート・クロック信号を２分周して正相と逆相のクォータレート・クロック信号ＣＫｑ０およびＣＫｑ０ｘを発生する２分周器Ｄ１およびＤ２と、を有する。クォータレート・クロック信号対ＣＫｑ０およびＣＫｑ０ｘは、クロックバッファ群（clock repeater）２３を介して、複数の並直列変換回路２３−０、２３−１、…、２３−ｎにそれぞれ分配される。
【００２７】
言い換えれば、第１実施形態のクロック動作システムは、フルレート・クロック信号およびハーフレート・クロック信号は分配せず、各並直列変換回路の逓倍クロック生成回路が必要なマルチ・レート・クロック信号を発生することが、図１のシステムと異なる。したがって、並直列変換回路の構成や動作は、図１および図２で説明した例と同じであり、説明は省略する。以下、逓倍クロック生成回路２４について説明する。
【００２８】
図４は、逓倍クロック生成回路２４の回路構成を示す図である。逓倍クロック生成回路２４は、クォータレート・クロック信号ＣＫｑおよびＣＫｑｘから、ハーフレート・クロック信号ＣＫｈおよびフルレート・クロック信号ＣＫｆ、および位相をシフトした信号を発生させる。逓倍クロック生成回路２４は、逓倍器（frequency doubler）を２段に設けた構成を有する。まず、１段の逓倍器について説明する。
【００２９】
図５は、周波数が２倍のクロック信号を発生する逓倍器２５を示す図であり、（Ａ）が回路構成を示し、（Ｂ）および（Ｃ）が入力クロック信号のデューティが５０％より大きい場合と小さい場合のタイムチャートを示す。
【００３０】
図５の（Ａ）に示すように、逓倍器２５は、マルチプレクサ（ＭＵＸ）ＭＭと、分周器Ｄｉと、を有する。マルチプレクサ（ＭＵＸ）ＭＭは、逆相関係を有するクロック信号ＣＫ１８０とＣＫ０００を受け、分周器Ｄｉの出力する信号ＣＫ０９０−５０％に応じて、ＣＫ１８０とＣＫ０００を交互に選択する。マルチプレクサＭＭの出力は、クロック信号ＣＫ１８０およびＣＫ０００の周波数の２倍のクロック信号ＣＫ−２ｆ−１８０である。
【００３１】
図５の（Ｂ）および（Ｃ）に示すように、ＣＫ０９０−５０％がＬの時に、マルチプレクサＭＭで、ＣＫ１８０の立ち上がりエッジを含む部分が選択され、ＣＫ−２ｆ−１８０として出力される。この立ち上がりエッジが、分周器Ｄｉにクロックとして作用し、分周器Ｄｉの出力ＣＫ０９０−５０％が反転してＨになる。これに応じて、マルチプレクサＭＭはＣＫ０００を選択する。この時、ＣＫ１８０の立ち上がりエッジの直後であり、ＣＫ０００はＣＫ１８０と逆相であるから、ＣＫ−２ｆ−１８０はＬに変化する。その後、ＣＫ０００は立ち上がるので、ＣＫ−２ｆ−１８０はＨに変化する。以下、上記の動作を繰り返して、２倍の周波数のクロック信号ＣＫ−２ｆ−１８０が生成される。図５の（Ａ）および（Ｂ）に示すように、入力クロック信号ＣＫ１８０およびＣＫ０００のデューティが５０％より大きくても小さくても、周波数の２倍のクロック信号ＣＫ−２ｆ−１８０が生成される。また、ＣＫ０９０−５０％は、ＣＫ−２ｆ−１８０を２分周した信号であり、デューティが５０％の信号である。
【００３２】
逓倍器は、各種の変形例が可能である。図６は、フリップ・フロップ（ＦＦ）を利用した逓倍器２６を示す図であり、（Ａ）が回路構成を示し、（Ｂ）および（Ｃ）が入力クロック信号のデューティが５０％より大きい場合と小さい場合のタイムチャートを示す。
【００３３】
図６で、フリップ・フロップＦＦは、入力に反転出力が接続され、クロック信号ＣＫ−２ｆ−１８０の２分周器として動作する。正出力は、インバータＩＶで反転されて、マルチプレクサＭＭに供給される。図６の（Ｂ）および（Ｃ）に示すように、逓倍器２６は、入力クロック信号ＣＫ１８０およびＣＫ０００のデューティが５０％より大きくても小さくても、周波数の２倍のクロック信号ＣＫ−２ｆ−１８０を生成する。
【００３４】
図７は、フリップ・フロップ（ＦＦ）を利用した別の逓倍器２７を示す図であり、（Ａ）が回路構成を示し、（Ｂ）および（Ｃ）が入力クロック信号のデューティが５０％より大きい場合と小さい場合のタイムチャートを示す。逓倍器２７は、クロック信号ＣＫ−２ｆ−１８０の立下りエッジに応じて動作する以外は、図６の逓倍器２６と同じである。クロック信号ＣＫ−２ｆ−１８０の立下りエッジに応じて動作するため、図７の逓倍器２７の生成するクロック信号ＣＫ−２ｆ−１８０は、図６逓倍器２６生成するクロック信号ＣＫ−２ｆ−１８０に対して位相がシフトしている。
【００３５】
図４に戻り、逓倍クロック生成回路２４は、マルチプレクサＭＭ１０およびＭＭ１１と、分周器Ｄｈと、バッファＢＦｈと、マルチプレクサＭＭ０と、分周器Ｄｆと、バッファＢＦｆと、バッファＢＦと、を有する。マルチプレクサＭＭ１０およびＭＭ１１には、クォータレート・クロック信号ＣＫｑおよびＣＫｑｘが、順番を変えて入力される。マルチプレクサＭＭ１０および分周器Ｄｈは、図５に示した逓倍器を形成する。また、マルチプレクサＭＭ１１は、分周器Ｄｈの出力で選択動作を行うので、同様に逓倍器を形成する。マルチプレクサＭＭ１０の出力ＣＫｈとマルチプレクサＭＭ１１の出力ＣＫｈｘは、マルチプレクサＭＭ１０およびＭ１１の入力の順番が変更されているので、逆相の信号である。マルチプレクサＭＭ０および分周器Ｄｆは、図５に示した逓倍器を形成する。これにより、バッファＢＦは、クォータレート・クロック信号ＣＫｑおよびＣＫｑｘの４倍の周波数のフルレート・クロック信号ＣＫｆを出力する。
【００３６】
なお、図３の並直列変換回路が、上記の図４の逓倍クロック生成回路２４で生成したクロック信号以外の位相シフト信号を必要とする場合には、ＣＫ０９０−５０％を使用するか、他の回路構成により必要なクロック信号を生成する。このための回路は、図１のクロック生成回路１１で使用されている回路を利用して実現でき、広く知られているので説明は省略する。
【００３７】
第１実施形態のクロック動作システムでは、クロック群（フルレートおよびハーフレート・クロック信号）を必要とする並直列変換回路内に逓倍クロック生成回路２４を設けて、送信されたクォータレート・クロック信号からクロック群を生成する。そのため、並直列変換回路と距離的に近い場所に逓倍クロック生成回路２４を配置するように設計することが可能であり、配線に生じる遅延時間や位相ずれを最低限することが可能になる。
【００３８】
各レートのクロック信号は、並直列変換回路のマルチプレクサ（ＭＵＸ）セルの近くで生成しているため、逓倍クロック生成回路２４とＭＵＸセルの間の距離を短縮することができる。これにより、クロックバッファ群（clock repeater）の数を減らせる。更に、並直列変換回路の中のＭＵＸセルと同じ構成の回路、いわゆるレプリカ（Replica）を用いた逓倍クロック生成回路２４から高周波のクロック信号を生成するため、クロック信号とデータ間の位相（時間）的な誤差を補償することができる。
【００３９】
図８および図９は、第１実施形態におけるクロック信号とデータ間の位相誤差の発生を説明する図である。図８は逓倍器で発生されるハーフレート・クロック信号と１段目の並直列変換における誤差を、図９は、逓倍器で発生されるフルレート・クロック信号と２段目の並直列変換における誤差を示す。
【００４０】
図８に示すように、クォータレート・クロック信号ＣＫｑは、バッファＢＦｒを介してマルチプレクサＭｑ１に印加され、ｄｑｃまたはｄｑｄを交互に選択する。ＣＫｑの立ち上がりエッジからＭｑ１の出力ｄｉｈｂが変化するまでの遅延時間ｔ１は、バッファＢＦｒの遅延時間をｔｂｕｆ、マルチプレクサＭｑ１の遅延時間をｔｍｕｘとすると、ｔ１＝ｔｂｕｆ＋ｔｍｕｘとなる。一方、ＭＭ１０は、ＣＫｑとＣＫｑｘを交互に選択してＣＫｈｘを出力し、ＣＫｈｘは、ＢＦｓを介してＦＦｈ１に印加される。ＣＫｑの立ち上がりエッジからＢＦｓの出力が変化するまでの遅延時間ｔ２は、マルチプレクサＭＭ１０の遅延時間をｔｍｕｘ’、バッファＢＦｓの遅延時間をｔｂｕｆ’とすると、ｔ２＝ｔｍｕｘ’＋ｔｂｕｆ’となる。マルチプレクサＭｑ１とＭＭ１０およびバッファＢＦｒとＢＦｓをそれぞれレプリカで作成すると、ファンアウト（Fan-out）・負荷・寄生容量などの条件が同じ場合、遅延時間ｔ１とｔ２は同じになり、ＦＦｈ１で、データとクロック信号に遅延差が生じない。
【００４１】
図９に示すように、分周器Ｄｆで発生されるクロック信号ＣＫｈ−５０％は、バッファＢＦｆを介して出力され、さらにバッファＢＦｔを介してマルチプレクサＭｈに印加される。この場合も、ＢＦｆの出力の立ち上がりエッジからＭｈの出力ｄｆが変化するまでの遅延時間ｔ３は、ｔ３＝ｔｂｕｆ＋ｔｍｕｘとなる。一方、バッファＢＦｆから出力されるクロック信号は、マルチプレクサＭＭ０に印加され、その出力はバッファＢＦｕを介してＦＦｆに印加され、その遅延時間ｔ４は、ｔ４＝ｔｍｕｘ’＋ｔｂｕｆ’となる。したがって、遅延時間ｔ３とｔ４も同じになり、ＦＦｆで、データとクロック信号に遅延差が生じない。
【００４２】
図１０は、第２実施形態のクロック動作システムの１チャネルの並直列変換回路の構成を示す図である。第２実施形態のクロック動作システムは、クロック生成回路２１がクォータレート・クロック信号ＣＫｑ０およびＣＫｑ０ｘに加えて、ＣＫｑを１／４周期シフトしたＣＫｑ０’を発生して送信することが、第１実施形態と異なる。第２実施形態では、逓倍クロック生成回路３２は、送信されたＣＫｑ、ＣＫｑｘおよびＣＫｑ’に基づいて、フルレート・クロック信号、ハーフレート・クロック信号およびそのシフトした信号を発生し、並直列変換処理部に供給する。
【００４３】
図１１は、逓倍クロック生成回路３２の回路構成を示す図である。第２実施形態の逓倍クロック生成回路３２は、図３の第１実施形態の逓倍クロック生成回路２４において、分周器Ｄｈを除き、と比較して明らかなように、ＣＫｑ’をＭＭ１０およびＭＭ１１に印加するようにしたことが異なる。第２実施形態の逓倍クロック生成回路３２の動作は、第１実施形態と同じなので、説明は省略する。
【００４４】
図１０において、クォータレート・クロック信号ＣＫｑがバッファを介してＭｑ１に印加されることによりＭｑ１の出力ｄｉｈｂが変化するまでの遅延時間をｔ５で表す。図１１において、ＣＫｑが変化してＭＭ１０の出力ＣＫｈが変化し、バッファＢＦｊの出力が変化までの遅延時間をｔ６で表す。回路要素をそれぞれレプリカで作成すると、ファンアウト（Fan-out）・負荷・寄生容量などの条件が同じ場合、遅延時間ｔ５とｔ６は同じになり、データとクロック信号に遅延差が生じない。
【００４５】
第２実施形態のように、位相をシフトした信号を送信することにより、逓倍クロック生成回路の構成を簡単にして、回路規模を低減できる。
【００４６】
図１２は、図１に示した一般的なクロック動作システムの素子数と、第１および第２実施形態における素子数を比較する図である。この図は、クォータレート・クロック信号ＣＫｑが７ＧＨｚで、フルレート・クロック信号ＣＫｆが２８ＧＨｚの場合の異なる回路部分の素子数を示し、各周波数で動作する素子数を示す。７ＧＨｚ、１４ＧＨｚ、２８ＧＨｚのクロック信号は、それぞれ７Ｇｂｐｓ、１４Ｇｂｐｓ、２８Ｇｂｐｓに対応する。
【００４７】
図１に示した一般的なクロック動作システムでは、７ＧＨｚで動作するクロックバッファ群（clock repeater）がチャネル数の１６倍必要であり、１４ＧＨｚで動作するクロックバッファ群（clock repeater）がチャネル数の１６倍必要である。また、２８ＧＨｚで動作するクロックバッファ群（clock repeater）がチャネル数の８倍必要である。さらに、２８Ｇｂｐｓで動作するフリップ・フロップ（ＦＦ）をチャネル数分増加させる必要がある。また、図１に示した一般的なクロック動作システムでは、７ＧＨｚで動作する位相調整回路（ＰＩ）がチャネル数の８倍必要であり、１４ＧＨｚで動作する位相調整回路（ＰＩ）がチャネル数の８倍必要である。位相調整回路は、アナログ方式になるので、ＦＦ８個分の回路規模になる。
【００４８】
これに対して、第１実施形態では、７Ｇｂｐｓで動作するマルチプレクサ（ＭＵＸ）がチャネル数の２倍必要であり、１４Ｇｂｐｓで動作するマルチプレクサ（ＭＵＸ）がチャネル数分必要であり、分周器がチャネル数の２倍必要である。また、１４Ｇｂｐｓおよび２８Ｇｂｐｓで動作するＦＦがそれぞれチャネル数分必要である。さらに、７ＧＨｚで動作するクロックバッファ群（clock repeater）がチャネル数の３２倍必要である。
【００４９】
第２実施形態では、７Ｇｂｐｓで動作するマルチプレクサ（ＭＵＸ）がチャネル数の２倍必要であり、１４Ｇｂｐｓで動作するマルチプレクサ（ＭＵＸ）がチャネル数分必要であり、分周器がチャネル数の２倍必要である。また、２８Ｇｂｐｓで動作するＦＦがそれぞれチャネル数分必要である。さらに、７ＧＨｚで動作するクロックバッファ群（clock repeater）がチャネル数の４８倍必要である。
【００５０】
以上の通り、第１および第２実施形態では、回路規模の小型化やレイアウト・サイズの低減が期待できる。また、第１および第２実施形態では、位相調整回路が不要なので、設計上有利な標準的なＣＭＯＳプロセスのみで実現できる。
【００５１】
図１３は、チャネル数Ｎを８とした場合に、図１に示した一般的なクロック動作システムの素子数と、第１および第２実施形態における素子数をＦＦに換算した素子数を比較する図である。この図は、クォータレート・クロック信号ＣＫｑが７ＧＨｚで、フルレート・クロック信号ＣＫｆが２８ＧＨｚの場合の異なる回路部分の素子数を示し、各周波数で動作する素子数を示す。
【００５２】
図１に示した一般的なクロック動作システムでは、クロックバッファ群（clock repeater）において、７ＧＨｚで動作するＦＦが１２８個、１４ＧＨｚで動作するＦＦが１２８個、２８ＧＨｚで動作するＦＦが６４個である。位相調整回路（ＰＩ）において、７ＧＨｚで動作するＦＦが６４個、１４ＧＨｚで動作するＦＦが６４個である、また、付加するＦＦで、２８Ｇｂｐｓで動作するＦＦが８個である。これにより、合計４５６個のＦＦが必要である。
【００５３】
これに対して、第１実施形態では、付加ＭＵＸでは、７Ｇｂｐｓで動作するＦＦが１６個、１４Ｇｂｐｓで動作するＦＦが８個必要である。分周器では、１６個のＦＦが必要である。付加ＦＦでは、１４Ｇｂｐｓおよび２８Ｇｂｐｓで動作するＦＦがそれぞれ８個ずつ必要である。さらに、クロックバッファ群で、７ＧＨｚで動作するＦＦが２５６個必要である。これにより、合計３１２個のＦＦが必要であり、図１の例に比べてＦＦの個数を３２％低減できる。
【００５４】
第２実施形態では、付加ＭＵＸでは、７Ｇｂｐｓで動作するＦＦが１６個、１４Ｇｂｐｓで動作するＦＦが８個必要である。分周器では、８個のＦＦが必要である。付加ＦＦでは、２８Ｇｂｐｓで動作するＦＦが８個必要である。さらに、クロックバッファ群で、７ＧＨｚで動作するＦＦが３８４個必要である。これにより、合計４２４個のＦＦが必要であり、図１の例に比べてＦＦの個数を７％低減できる。
【００５５】
以上の通り、第１および第２実施形態では、回路規模の小型化やレイアウト・サイズの低減が期待できる。また、第１および第２実施形態では、位相調整回路が不要なので、設計上有利な標準的なＣＭＯＳプロセスのみで実現できる。
【００５６】
図１４は、第３実施形態のクロック動作システムの１チャネルの並直列変換回路の構成を示す図である。この並直列変換回路は、２入力パラレル・データを１出力シリアル・データに変換する。
【００５７】
図１５は、第３実施形態の並直列変換回路の動作を示すタイムチャートである。
第３実施形態の並直列変換回路では、フリップ・フロップＦＦｉが、入力ｄｉｈａをＣＫｈに応じてラッチし、フリップ・フロップＦＦｊが、入力ｄｉｈｂをＣＫｈに応じてラッチし、フリップ・フロップＦＦｋが、ＦＦｊの出力をＣＫｈｘに応じてラッチする。これにより、ＦＦｋの出力ｄｈｂは、ＦＦｉの出力ｄｈａに対してＣＫｈの１／２周期分遅延して変化する。マルチプレクサＭｈは、ＣＫｈに応じて入力ｄｈａとｄｈｂを交互に選択してｄｆとして出力する。このようにして、２入力パラレル・データが１出力シリアル・データに変換される。
【００５８】
逓倍クロック生成回路４１は、図５に示した逓倍器を有し、送信されたハーフレート・クロック信号ＣＫｈ０から生成された逆相の信号対ＣＫｈおよびＣＫｈｘから、フルレート・クロック信号ＣＫｆを生成する。ＦＦｆは、ＣＫｆに応じてＭｈの出力ｄｆをラッチしてＯＵＴとして出力する。
【００５９】
ＣＫｈの変化に応じてＭｈの出力ｄｆが変化する場合の遅延時間をｔ７、ＣＫｈの変化に応じて逓倍クロック生成回路４１のＭＭ０の出力ＣＫｆが変化する場合の遅延時間をｔ８とする。回路要素をそれぞれレプリカで作成すると、ファンアウト（Fan-out）・負荷・寄生容量などの条件が同じ場合、遅延時間ｔ７とｔ８は同じになり、データとクロック信号に遅延差が生じない。
【００６０】
図１６は、第４実施形態のクロック動作システムの１チャネルの並直列変換回路の構成を示す図である。この並直列変換回路は、４入力パラレル・データを１出力シリアル・データに変換する。ここで、第１逓倍器５１は、図６に示す回路であり、第２逓倍器５２は、図７に示す回路である。
【００６１】
図１７は、第４実施形態の逓倍クロック生成回路における動作を示すタイムチャートである。図１８は、第４実施形態の並直列変換回路の動作を示すタイムチャートである。
【００６２】
第４実施形態のクロック動作システムの並直列変換回路は、ＭＵＸの一方の入力の前に１個のＦＦを、他方の入力の前に２個のＦＦを配置して、他方の入力を一方の入力に対して１／２周期遅延させる第３実施形態の構成を４入力に適用した回路である。また、逓倍周波数生成回路は、送信されたクォータレート・クロック信号ＣＫｑ０から生成された逆相の信号対ＣＫｑおよびＣＫｑｘから、ハーフレート・クロック信号ＣＫｈおよびＣＫｈｘと、フルレート・クロック信号ＣＫｆを生成する。第１逓倍器５１は、図６の逓倍器であり、ハーフレート・クロック信号の原信号ＣＫｈ’を生成する。第２逓倍器５２は、図７の逓倍器であり、逆相のハーフレート・クロック信号の原信号ＣＫｈｘ’を生成する。第３逓倍器５３は、図５の逓倍器であり、ハーフレート・クロック信号ＣＫｈおよびＣＫｈｘからフルレート・クロック信号ＣＫｆを生成する。
【００６３】
第４実施形態において、ＣＫｈｘの変化に応じてＭｈの出力ｄｆが変化する場合の遅延時間をｔ９、ＣＫｈｘの変化に応じて逓倍器５３のＭＭ０の出力ＣＫｆが変化する場合の遅延時間をｔ１０とする。回路要素をそれぞれレプリカで作成すると、ファンアウト（Fan-out）・負荷・寄生容量などの条件が同じ場合、遅延時間ｔ９とｔ１０は同じになり、データとクロック信号に遅延差が生じない。
【００６４】
第４実施形態のクロック動作システムの並直列変換回路の構成および動作は、図から明らかであるから、これ以上の説明は省略する。
【００６５】
以上、並直列変換回路を有するクロック動作システムを例として説明したが、説明した実施例の構成は、逓倍関係を有する複数の異なる周波数のクロック信号を使用するクロック動作システムであれば適用可能である。
【００６６】
図１９は、実施形態の構成を一般的なクロック動作システムに適用した場合の概略構成を示す図である。
このクロック動作システムは、複数のクロック動作回路６４−０、６４−１、…、６４−ｎを有し、各クロック動作回路は逓倍クロック生成回路６３を有する。システム内に設けられた送信クロック生成回路６１は、フルレート・クロック信号ＣＫｆから送信するクロック信号群を生成する。クロック信号群は、フルレート・クロック信号ＣＫｆを分周して生成したクロック信号であり、必要に応じて位相をシフトしたクロック信号も含まれる。クロック信号群は、クロックバッファ群（clock repeater）６２を介して、複数のクロック動作回路６４−０、６４−１、…、６４−ｎに送信される。送信されるクロック信号群に、フルレート・クロック信号ＣＫｆは含まれない。各クロック動作回路の逓倍クロック生成回路６３は、送信されたクロック信号群を逓倍して、クロック動作回路で必要なフルレート・クロック信号ＣＫｆ、ハーフレート・クロック信号ＣＫｈ、ＣＫｈｘおよび必要に応じてそれらの位相をシフトしたクロック信号などを生成する。
【００６７】
以上説明したように、実施形態では、周波数の低いクロック信号を送信し、各クロック動作回路で、送信された周波数の低いクロック信号に対して逓倍処理を行い、動作に必要な高い周波数のクロック信号群を生成する。これにより、クロック信号の分配を行なう回路の規模を低減でき、各クロック動作回路では近傍に存在する逓倍クロック生成回路で生成されたフルレート・クロック信号を含むクロック信号群を使用してクロック同期動作を行うので、誤差が低減できる。
【００６８】
なお、並直列変換のビット数については、上記の実施形態では、４または２の場合、すなわち、４：１または２：１の例を説明したが、８：１以上のビット数についても同様に行なえる。また、８：１以上のビット数場合、フルレート・クロック信号を８分周したクロック信号対を送信せずに、４分周したクロック信号対を送信することも可能である。
【００６９】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００７０】
２１    送信クロック生成回路
２２    クロック信号群の送信経路（クロックバッファ群（clock repeater））
２３−０〜２３−ｎ    クロック動作回路（並直列変換回路）
２４    逓倍クロック生成回路
【図１】
0005716561.tif 000002
【図２】
0005716561.tif 000003
【図３】
0005716561.tif 000004
【図４】
0005716561.tif 000005
【図５】
0005716561.tif 000006
【図６】
0005716561.tif 000007
【図７】
0005716561.tif 000008
【図８】
0005716561.tif 000009
【図９】
0005716561.tif 000010
【図１０】
0005716561.tif 000011
【図１１】
0005716561.tif 000012
【図１２】
0005716561.tif 000013
【図１３】
0005716561.tif 000014
【図１４】
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【図１５】
0005716561.tif 000016
【図１６】
0005716561.tif 000017
【図１７】
0005716561.tif 000018
【図１８】
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【図１９】
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