【事件の表示】
　特許第３１０８４４３号「表示装置駆動用半導体装置」の請求項１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第３１０８４４３号の請求項１に係る特許を維持する。
【理　由】
１．本件発明
　特許第３１０８４４３号（平成３年２月２７日出願、平成１２年９月８日設定登録。以下、「本件特許」という。）の請求項１に係る発明（以下、「本件発明」という。）は、その特許請求の範囲の請求項１に記載されたとおりの次の事項により特定されるものである。
「各々が相補的トランジスタ対から構成され、階調表示のための所定の表示駆動電圧を夫々出力する複数のアナログスイッチと、各アナログスイッチに前記階調表示のための所定の表示駆動電圧を供給するための表示駆動電源ラインとを含んでおり、各アナログスイッチの入力と前記表示駆動電源ラインとを夫々接続する入力ライン及び各アナログスイッチの出力ラインが下層配線から形成され、前記表示駆動電源ラインが上層配線から形成されており、前記アナログスイッチを構成するトランジスタの形成された領域上に、該トランジスタ形成領域全体を覆う形状の幅広の前記表示駆動電源ラインが配列されていることを特徴とする表示装置駆動用半導体装置。」
　
２．異議申立ての理由の概要
　特許異議申立人斉藤忠は、次の理由により本件特許を取り消すべきと主張している。
（１）異議理由１：本件発明は、甲第１号証（特開昭６１−１９８２８８号公報）及び甲第２号証（特開平１−１４４６４９号公報）に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
（２）異議理由２：発明の詳細な説明が、当業者が本件発明を容易に実施することができる程度に記載されていないから平成６年改正前の特許法第３６条第４項に規定する要件を満たしておらず、また、本件発明が発明の詳細な説明に記載したものでないから、同条第５項第１号に規定する要件を満たしていない。
　
３．異議理由１について
３−１．各甲号証に記載された発明
（１）甲第１号証には次の記載がある。
「本発明はマトリクス表示装置に係り、特にプッシュプルドライバを有するマトリクス表示装置の駆動回路に関する。」（第１頁右下欄第３〜５行）
「マトリクス表示装置において、電極に動作電圧を印加するプッシュプルドライバを別々の論理回路を介してドライブされる互いに相補の関係にある逆極性のスイッチ素子で構成し、一方のシフトレジスタにはレベル変換回路を介して入力して、相補関係の逆極性のスイッチのオン、オフによりプッシュプルドライブを行なう。」（第３頁左下欄第１５行から右下欄第１行）
「データ電極Ｄ１〜ＤＭに加わるデータ信号すなわちデータパルスＤＰはシフトレジスタ８とラッチ９とＰチャンネルＭＯＳＦＥＴ　ＦＰ１〜ＦＰＭ、およびシフトレジスタ１０とラッチ１１とＮチャンネルのＭＯＳＦＥＴ　ＦＮ１〜ＦＮＭ、アンドゲートＡ１１〜Ａ１Ｍ、Ａ２１〜Ａ２Ｍとレベル変換回路１２より成るデータ側駆動回路１３より発生する。」（第３頁右下欄第１３〜２０行）
「ＦＥＴ　ＦＮ１〜ＦＮＭはＮチャンネルのＭＯＳＦＥＴであり、ＦＥＴ　ＦＰ１〜ＦＰＭはＰチャンネルのＭＯＳＦＥＴである。すなわち、互いに逆極性の相補の関係にあるＦＥＴであるので、格納されたデータに対応して一方がオンの時には他の方がオフとなるように動作する。例えばＦＥＴ　ＦＮ１がオンであるならばＦＰ１はオフとなる。
　これは、ＦＥＴ　ＦＮ１〜ＦＮＭのソースは接地され、ゲート電極にＨレベルが加わった時にオン、Ｌレベルが加わったときにオフとなるのに対し、ＦＥＴ　ＦＰ１〜ＦＰＭのソースは電源ＶＤ接続されＨレベルが加わった時すなわちＶＤが加わった時オフ、Ｌレベルが加わった時にオンとなることによるものである。当然であるが各ＦＥＴのＦＮ１〜ＦＮＭ、ＦＰ１〜ＦＰＭのドレインはそれぞれマトリクス表示パネルのデータ電極に共通して接続されているので、データ電極には０ＶあるいはＶＤＶが加わることになる。」（第４頁右上欄第１８行から左下欄第１５行）
　また、第１図には、ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴから成る複数のトランジスタ対（ＦＰ１、ＦＮ１）（ＦＰ２、ＦＮ２）・・・（ＦＰＭ、ＦＮＭ）によって電源電圧ＶＤＶ又は接地電圧０Ｖのいずれかが、マトリックス表示パネル１のデータ電極Ｄ１〜ＤＭに出力される構成が開示されている。
　
（２）甲第２号証には次の記載がある。
「本発明は、ＬＳＩ等の集積回路をセル方式に基づいて設計する場合における、各セル間の配線構造に関するものである。」（第１頁左下欄第１９行から右下欄第１行）
「本発明に係る集積回路の配線構造は、上記問題点を解決するために、セル方式に基づき、セル列における各セルの並び方向である横方向とこれに対して直交する縦方向とで多層配線層の異なる層に配線路を形成するように設計された集積回路の配線構造において、配線領域における信号線の横方向の配線路が各セルからこの配線領域に信号線を引き出す縦方向の配線路より多層配線層における上層側に形成されると共に、電源電圧及び接地電圧を供給する配線路がセル領域における多層配線層にそれぞれ横方向に形成されたことを特徴としている。」（第３頁右上欄第１０行から左下欄第１行）
「第２図は、ゲートアレイ方式によるインバータ論理セルのレイアウト例を示したものである。
　・・・（中略）・・・セル１内には、相補型ＭＯＳインバータを構成するｐチャンネル型ＦＥＴの能動素子領域２とｎチャンネル型ＦＥＴの能動素子領域３とが縦に並んで配置されている。・・・（中略）・・・能動素子領域２・３及びゲート４・５の上層には、多層の配線層が形成されている。そして、これらの入力端子配線路８・１０は、この多層配線層の下層側である第１層に形成され、相補型ＭＯＳインバータの入力端子となる。
　Ｐチャンネル型ＦＥＴの能動素子領域２におけるソース、及び、ｎチャンネル型ＦＥＴの能動素子領域３におけるドレインは、それぞれ複数のコンタクト１１・・・を介して、配線層の第１層に形成された出力端子配線路１２に共通に接続されている。この出力端子配線路１２は、縦方向の両端部をそれぞれ両配線領域に引き出されて、相補型ＭＯＳインバータの出力端子となる。
　ｐチャンネル型ＦＥＴの能動素子領域２におけるドレインは、複数のコンタクト１３・・・を介して、多層配線層の第１層に形成された第１層配線路１４に接続されている。また、ｎチャンネル型ＦＥＴの能動素子領域３におけるソースは、複数のコンタクト１３・・・を介して、同じく第１層に形成された第１層配線路１５に接続されている。第１層配線路１４は、コンタクト１６・１６を介して上層の電源端子配線路１７に接続されている。また、第１層配線路１５は、コンタクト１８を介して上層の接地端子配線路１９に接続されている。これらの電源端子配線路１７及び接地端子配線路１９は、多層配線層における上層側である第２層に形成されている。また、これらの電源端子配線路１７及び接地端子配線路１９は、それぞれ各能動素子領域２・３の上層を覆うように幅広に形成され、かつ、セル１の領域を越えて横方向に長く形成されている。そして、この電源端子配線路１７は、電源電圧を供給する端子となり、接地端子配線路１９は、接地電圧を供給する端子となる。」（第３頁右下欄１２行から第４頁左下欄第４行）
「電源電圧及び接地電圧を供給する配線路を、セル領域に形成する能動素子領域の面積や配線領域の面積に影響を与えることなく、幅広く形成することができる。従って、これらの配線路に大きな電流を流すことができるので、各素子の高速動作を安定化させることができる。」（第５頁右上欄第１２〜１７行）
　してみると、甲第２号証には、ゲートアレイ方式によるインバータ論理セルなどの集積回路の配線構造において、ｐチャンネルＦＥＴやｎチャンネルＦＥＴから成る領域（トランジスタ形成領域）の上に多層配線層を形成し、多層配線層の下層側をＦＥＴの入力配線路や出力配線路とし、上層側を電源電圧及び接地電圧を供給する配線路とすることが記載されていると認められる。
　
３−２．甲第１号証記載の発明と本件発明との対比
　甲第１号証記載の発明と本件発明とを対比すると、甲第１号証の「ＰチャンネルのＦＥＴ　ＦＰ１〜ＦＰＭ」及び「ＮチャンネルのＦＥＴ　ＦＮ１〜ＦＮＭ」は本件発明の「アナログスイッチ」に、また、甲第１号証の「電源ＶＤのライン」及び「０Ｖのライン」は本件発明の「表示駆動電源ライン」に相当するから、甲第１号証記載の発明と本件発明とは「階調表示のための所定の表示駆動電圧を夫々出力する複数のアナログスイッチと、各アナログスイッチに前記階調表示のための所定の表示駆動電圧を供給するための表示駆動電源ラインとを含む表示装置駆動用半導体装置。」である点で一致し、次の点で相違する。
（相違点１）表示装置駆動用半導体装置の配線構造について、本件発明では、「各アナログスイッチの入力と前記表示駆動電源ラインとを夫々接続する入力ライン及び各アナログスイッチの出力ラインが下層配線から形成され、前記表示駆動電源ラインが上層配線から形成されており、前記アナログスイッチを構成するトランジスタの形成された領域上に、該トランジスタ形成領域全体を覆う形状の幅広の前記表示駆動電源ラインが配列されている」のに対して、甲第１号証には、単に表示装置の駆動回路図が記載されているのみで、このような配線構造は記載されていない点。
（相違点２）本件発明では、各アナログスイッチが、相補的トランジスタ対から構成されているのに対して、甲第１号証のものは、一つのＰチャンネルトランジスタ又はＮチャンネルトランジスタから構成されている点
　
３−３．当審の判断
　異議申立人は、「甲第１号証に記載された発明の属する技術分野と、本件特許発明の属する技術分野とは全く同一であり、甲第２号証に記載された発明は「集積回路の配線構造」であるからこれを甲第１号証に記載された発明「マトリクス表示装置の駆動回路」に適用することは、本件特許発明の属する技術分野における当業者であれば特に困難ではない。」と主張しているので、甲第２号証記載の発明から上記相違点が容易であるかを検討する。
　甲第２号証記載の発明は、上記「３−１．各甲号証の記載事項」（２）に記載のように、ゲートアレイ方式によるインバータ論理セルなどの集積回路の配線構造において、ｐチャンネルＦＥＴやｎチャンネルＦＥＴから成る領域（トランジスタ形成領域）の上に多層配線層を形成し、多層配線層の下層側をＦＥＴの入力配線路や出力配線路とし、上層側を電源電圧及び接地電圧を供給する配線路とするものである。
　してみると、甲第２号証記載の発明は、表示装置の駆動回路における表示駆動電源ラインに関するものではないので、甲第２号証記載の発明を甲第１号証記載の発明の表示装置駆動用半導体装置の表示駆動電源ラインの配線構造に用いることの示唆はない。また、甲第１号証は具体的な配線構造に関する文献ではなく、本件発明と類似の問題点あるいは課題を記載するものでもない。よって、甲第１号証記載の発明と甲第２号証記載の発明を組み合わせて相違点１の技術的事項とすることを当業者が容易に想到し得たものとすることはできない。
　そして、上述のとおり相違点１の技術的事項が導き出せないのみならず、上記相違点２の技術的事項は未だ開示されておらず、仮に相違点２の技術的事項を他の文献から適用するにしても、甲第１、２号証記載の発明を寄せ集めた技術的事項が予め存在することが前提となるから、このような論理は「容易の容易」の論理を免れないものである。
　したがって、本件発明は、甲第１号証及び甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるとすることはできない。
　
４．異議理由２について
４−１．異議申立人の主張
　異議申立人は、明細書の記載不備について、次のように主張している。
「本件特許発明の構成要件Ｅは「前記アナログスイッチを構成するトランジスタの形成された領域上に、該トランジスタ形成領域全体を覆う形状の幅広の前記表示駆動電源ラインが配列されている」となっているから、幅広の表示駆動電源ラインは、トランジスタ形成領域の「全体」を覆っていることが必須である。
　これに対し、本件特許公報の説明、特に［００１５］欄等を見ても、表示駆動電源ラインがトランジスタ形成領域の「全体」を覆っているという点については言及がない。実際に、本件特許公報の図１を見てみても、トランジスタ形成領域としての「拡散層３８」は、表示駆動電源ラインとしての「駆動電源ライン４０」に全体が覆われておらず、「拡散層３８」の図中上部側１／５程度の部分は、「駆動電源ライン４０」の外側にはみ出している。
　つまり、特許請求の範囲の請求項１に記載された本件特許発明と、発明の詳細な説明に開示されたものとは一致していない。
　よって、当業者といえども、本件特許発明を容易に実施することができないから、本件特許出願は、平成六年改正前第３６条第４項に規定する要件を満たしていないし、本件特許発明は発明の詳細な説明に記載されたものではないから、平成六年改正前第３６条第５項第１号に規定する要件を満たしていない。」
　
４−２．当審の判断
（１）本件発明を当業者が容易に実施することができないとの主張について
　段落［００１５］には、実施例である図１の説明として、「このように１層目の金属層として入力ライン及び出力ラインを形成し、２層目の金属層として駆動電源ラインを形成する多層金属構造を採用することにより、駆動電源ラインをトランジスタの形成された領域上に配列することが可能になる。」と記載されており、また、図１には、Ｎチャンネルトランジスタ４３及び４５が形成されたの領域の「全体」を駆動電源ライン４１が覆う構造が記載されているから、２層目の金属層として駆動電源ラインを形成する多層金属構造を採用し、駆動電源ラインの幅を広くして、トランジスタが形成された領域の「全体」を駆動電源ラインが覆うようにすることは、当業者ならば容易に実施し得るものである。
　
（２）本件発明は発明の詳細な説明に記載されたものではないとの主張について
　本件明細書の段落［０００９］には、「本発明の前記目的は、・・・（中略）・・・前記アナログスイッチを構成するトランジスタの形成された領域上に、該トランジスタ形成領域全体を覆う形状の幅広の前記表示電源ラインが配列されていることを特徴とする表示装置駆動用半導体装置によって達成される。」と記載されており、幅広の表示駆動電源ラインがトランジスタ形成領域の「全体」を覆うことが形式的に記載されている。
　また、実施例である図１の説明として、段落［００１５］に、「このように１層目の金属層として入力ライン及び出力ラインを形成し、２層目の金属層として駆動電源ラインを形成する多層金属構造を採用することにより、駆動電源ラインをトランジスタの形成された領域上に配列することが可能になる。」と記載され、図１に、Ｎチャンネルトランジスタ４３及び４５が形成された領域の「全体」を駆動電源ライン４１が覆う構造が記載されているから、幅広の表示駆動電源ラインがトランジスタ形成領域の「全体」を覆うことは実質的にも記載されている。
　
５．結び
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては本件特許を取り消すことはできない。
　また、他に本件特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１３年７月２５日（２００１．７．２５）