【事件の表示】
　特許第２８０９２４７号「薄膜半導体素子の製造方法」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第２８０９２４７号の請求項１、２に係る特許を取り消す。
【理　由】
１．手続の経緯
　特許出願　　　　　平成　４年　２月１２日
　特許権設定登録（第２８０９２４７号）
　　　　　　　　　　平成１０年　７月３１日
　特許異議の申立て（申立人渡辺正之）
　平成１１年　４月　８日
　取消理由通知　　　平成１１年　６月１４日
　特許意見書　　　　平成１１年　８月１８日
　訂正請求書　　　　平成１１年　８月１８日
　訂正拒絶理由通知　平成１１年　９月２７日
　意見書　　　　　　平成１１年１２月１７日
　手続補正書（訂正請求項）
　　　　　　　　　　平成１１年１２月１７日
　
２．本件特許発明等
　設定登録時の本件特許の請求項１、２にかかる発明は次のとおりである。
　　【請求項１】　絶縁基板上に形成された半導体層及び付加容量下部電極と、該半導体層及び該付加容量下部電極上に絶縁膜を介して形成されたゲートバスライン及び付加容量上部電極とを有する薄膜半導体素子の製造方法であって、
該絶縁膜上に、相互に接続された該ゲートバスライン及び該付加容量上部電極を形成する工程と、
該ゲートバスラインをマスクとして、該マスクに覆われていない該半導体層の部分に不純物イオンを注入する工程と、
　該ゲートバスライン及び該付加容量上部電極の短絡された部分を切断することにより、導電層を形成する工程とを包含する薄膜半導体素子の製造方法。（以下、特許発明１という）
　　【請求項２】　前記不純物イオンを注入する工程は、前記絶縁基板をイオン注入機内の基板固定導電性治具により固定し、該基板固定導電性治具を介して前記導電性パターンを接地する工程を包含する請求項１に記載の薄膜半導体素子の製造方法。（以下、特許発明２という）
　訂正請求書に記載された請求項１、２にかかる発明は次のとおりである。
　　【請求項１】　絶縁基板上に形成された半導体層及び付加容量下部電極と、該半導体層及び該付加容量下部電極上に絶縁膜を介して形成されたゲートバスライン及び付加容量上部電極とを有する薄膜半導体素子の製造方法であって、
該絶縁膜上に、該ゲートバスランと同材料の導電性パターンによって相互に接続された該ゲートバスライン及び該付加容量上部電極を形成する工程と、
該ゲートバスラインをマスクとして、該マスクに覆われていない該半導体層の部分に不純物イオンを注入する工程と、
　該ゲートバスライン及び該付加容量上部電極の短絡された部分を切断することにより、導電層を形成する工程とを包含する薄膜半導体素子の製造方法。（以下、訂正発明１という）
　　【請求項２】　前記不純物イオンを注入する工程は、前記絶縁基板をイオン注入機内の基板固定導電性治具により固定し、該基板固定導電性治具を介して前記導電性パターンを接地する工程を包含する請求項１に記載の薄膜半導体素子の製造方法。（以下、訂正発明２という）
　手続補正書（訂正請求書）に記載された請求項１、２にかかる発明は次のとおりである。
　　【請求項１】　絶縁基板上に形成された半導体層及び付加容量下部電極と、該半導体層及び該付加容量下部電極上に絶縁膜を介して形成されたゲートバスライン及び付加容量上部電極とを有する薄膜半導体素子の製造方法であって、
　該絶縁基板上に、該付加容量下部電極を含む半導体層を形成する工程と、
　該付加容量下部電極を含む半導体層上に、該絶縁膜を形成する工程と、
　該絶縁膜上に、相互に接続された同材料の導電性パターンからなる該ゲートバスライン及び該付加容量上部電極を形成する工程と、
　該ゲートバスラインをマスクとして、該マスクに覆われていない該半導体層の部分に不純物イオンを注入する工程と、
　該ゲートバスライン及び該付加容量上部電極の短絡された部分を切断することにより、導電層を形成する工程とを包含する薄膜半導体素子の製造方法。（以下、補正発明１という）
　　【請求項２】　前記不純物イオンを注入する工程は、前記絶縁基板をイオン注入機内の基板固定導電性治具により固定し、該基板固定導電性治具を介して前記導電性パターンを接地する工程を包含する請求項１に記載の薄膜半導体素子の製造方法。（以下、補正発明２という）
　
３．異議申立理由、取消理由、訂正拒絶理由の概要
　
３．１．異議申立理由の概要
　異議申立人渡辺正之は、甲第１号証（特開昭６２−２６５６８９号公報）、甲第２号証（特開昭５９‐１０５３５６号公報）、甲第３号証（特開平　３−２８００１８号公報）、甲第４号証（特開昭６３−２０２０１７号公報）、甲第５号証（特開昭６３−　４４７７２号公報）、甲第６号証（特開昭６２−２４８２２３号公報）、甲第７号証（特開平　１−２４４６１４号公報）を提出し、本件特許の請求項１、２に係る発明は、甲第１〜７号証から容易に発明をすることができたものであるから、特許法第２９条第２項の規定に違反して特許されたものであり、取り消されるべきであるというものである。
　本件特許の請求項２に係る発明は、記載不備があり、特許法第３６条第５項の規定に違反して特許されたものであり、取り消されるべきであるというものである。
　
３．２．取消理由の概要
　異議申立人が主張する証拠と理由と同趣旨である。
　
３．３．訂正拒絶理由の概要
　訂正発明１は、新規事項の追加があるので、特許法第１２０条の４第３項で準用する第１２６条第２項の規定に違反し、また、訂正発明１は、甲第１〜７号証記載の発明に基づいて容易に発明をすることができたものであるので、独立して特許を受けることができないものであるから、訂正請求は認められないというものである。
　
４．甲各号証記載の発明
（甲第１号証）
　甲第１号証は、アクティブマトリックス駆動形装置の製造方法に関し、第３頁左下欄第３行目〜第５行目に、「第１図は本発明の第１の実施例に用いるアクティブマトリックスアレイであり、外部接続電極間の電気的短絡を作った状態のものである。」と記載され、アクティブマトリックスアレイについて、第３頁左下欄第５行目〜右上欄第４行目に、「１００は絶縁性基板であり、第１の配線１１１と第２の配線１１２は絶縁性の薄膜（図示せず）を介して互いに交差している。また破線ＥＦＧＨで囲まれた部分は第７図のものと全く同様の構成であり、アクティブ素子であるＴＦＴ（ＴＥＴは誤記）を第１の配線と第２の配線の交差部付近にマトリックス状に有している。ＴＦＴのゲート電極は第１の配線１１１と接続され、ソース電極は第２の配線１１２と接続され、ドレイン電極は画素電極と信号記憶用のコンデンサに接続され、コンデンサは第４の配線１１４とも接続されている。１１３は第３の配線であり、第１と第２と第４の配線１１１と１１２と１１４を介して全ての外部電極１０１と１０２と１０４を電気的に短絡している。なお第４の配線１１４は画面全体に及び広い面積を有するものであり、第４の配線１１４も短絡したために外部からの大きな電荷の流入に対して電荷を分散させる働きが従来に比べて大きくなり、より静電気に強い構成となっている。」と記載されている。
　第３頁右下欄第５行目〜第１１行目に、「第１図のアクティブマトリックスアレイはこの後，破線ＡＢＣＤに沿う基板切断、表面の配向処理、接合材の印刷と対向基板貼り付け及び液晶の注入などの工程が施される。この後外部回路接続の直前、あるいは場合によっては外部回路との接続後にエッチングにより第３の配線１１３による電気的短絡が切り離される。」と記載されている。
　第４頁左上欄第１３行目〜第１４行目に、「ＴＦＴはプラズマＣＶＤ法によるアモルファスシリコンにより作り込まれている。」と記載され、第３頁右下欄第１２行目〜第４頁右上欄第３行目に、「第２図は実際の電気的短絡の説明図であり、第２図（ａ）は第１図の２重の破線１２０で囲んだ部分に相当する液晶表示装置の部分平面図であり、第２図（ｂ）は第２図（ａ）のＸ−Ｙにおける断面図である。また第３図は電気的短絡をエッチングにより分離した後の平面図と断面図である。第２図において１００はガラス基板であり、２００はカラーフィルタ２０５を有する対向基板である。１０１は外部接続電極であり透明導電膜であるＩＴＯをパターニングして用いている。なおＩＴＯは画素電極を形成するのにも用いられる。２０１は層間絶縁膜とガラス基板からの不純物拡散を抑えるための常圧ＣＶＤ法によるＳｉＯ２膜である。第１の配線１１１と第３の配線１１３と第４の配線１１４は同一の導電性薄膜をパターニングして形成しており、この場合にはＣｒの薄膜を用いている。２０２はプラズマＣＶＤ法によるＳｉＮｘ薄膜でありＴＦＴのゲート絶縁膜及び第１の配線１１１と第２の配線１１２の層間絶縁膜として用いられている。２０３はパシベーション用のプラズマＣＶＤ法によるＳｉＮｘ薄膜である。また図には書き込んでいないがＴＦＴはプラズマＣＶＤ法によるアモルファスシリコンにより作り込まれている。２０２と２０３のＳｉＮｘ薄膜は２０４の部分が選択的に除去されており、その部分で第３の配線１１３が露出している。第２図の状態のものをＣｒのエッチング液に浸漬すると２０４部のＣｒ薄膜（第３の配線１１３）のみが溶け出し第３図の状態となり第３の配線による電気的短絡が切り離される。このようにして基板の切断とは全く独立して電気的短絡の切り離しが可能となり、静電気破壊の起こりにくい製造工程を提供できる。」と記載されている。
　「第１の配線１１１と第２の配線１１２は絶縁性の薄膜（図示せず）を介して互いに交差している」とされ、絶縁性基板１００上にあることは明らかである。また「アクティブ素子であるＴＦＴを第１の配線と第２の配線の交差部付近にマトリックス状に有している」とあるので、ＴＦＴも絶縁基板上にあることは明らかである。
　従って、甲第１号証には、絶縁基板上にアクティブ素子であるＴＦＴと信号記憶用のコンデンサを形成し、ＴＦＴのゲート電極に接続される第１の配線１１１と、ソース電極に接続される第２の配線１１２と、信号記憶用のコンデンサに接続される第４の配線１１４とを形成し、第３の配線１１３で第１と第２と第４の配線１１１と１１２と１１４を介して全ての外部電極１０１と１０２と１０４を電気的に短絡し、薄膜半導体装置を製造し、静電気破壊の起こりにくい製造工程とすることが示されている。
　また、甲第１号証には、第１の配線１１１と第３の配線１１３と第４の配線１１４は同一の導電性薄膜をパターニングして形成しており、この場合にはＣｒの薄膜を用いていることが示されている。
（甲第２号証）
　甲第２号証は、「ガラス等の絶縁性基板を用いたマトリックスアレーの製造方法」（第１頁右下欄第２行目〜第３行目）に関し、その第２頁左上欄第３行目〜第１０行目に、「シリコン薄膜トランジスターの断面形状を示したものが、第３図に示した断面図である。ガラス基板７の表面上にシリコン薄膜８が形成され、トランジスターのゲート絶縁膜９を介してゲート電極が形成される。次に、トランジスターのソース８‐１及びドレイン８−２を形成する為に、イオン打ち込みにより両領域へ不純物拡散を行なう。」と記載され、
　第２頁左下欄下から第５行目〜右下欄下から第６行目に、「第５図、第６図は、本発明を実施した場合のマトリックスアレーの製造方法の一例を示すものであり、第５図はガラス基板の平面構造を示した図であり、第６図は、第５図内の一点破線ａ−ｂにそった基板の断面形状を示したものである。又、図は、シリコン薄膜トランジスター製造工程のイオン（インオンは誤記）打ち込み時のゲートラインパターンのみを示した。１４はガラス基板であり、１６はゲートラインであり、下向に凸起した所がトランジスターのゲート電極部である。図の様に、各ゲートラインはその両端がショートされており、しかもガラス基板の周囲まで延在せしめ、パターン１５を形成している。パターン１５は、第６図に示す様にガラス基板の末端部に位置している。このパターン１５により、基板がイオン打ち込み装置にセットされ、固定する時に基板固定用の治具がこのパターン１５の少なくとも一部に接触すれば、マトリックスアレーのゲートラインはすべてイオン打ち込み装置と電気的に短絡される。」と記載され、
　第３頁左上欄第５行目〜第１７行目には、「イオン打ち込み装置と電気的に短絡させた状態でイオン打ち込みを行えば、イオン打ち込みによりゲートラインにチャージされた電荷は、すべてゲートライン外へ放電し、ゲートラインと打ち込み装置間の絶縁破壊による放電は無くなり、従って、ゲートラインパターンの破壊、断線、さらにトランジスターの破壊は、全く無くなる。基板の完成後に、第６図の矢印ｃで示す様に、パターン１５の内側でガラス基板１４を切断するか、又は、レーザー等でゲートライン１６を切断すれば、各ゲートラインは全て独立し、マトリックスアレーとして使用可能となる。」と記載されている。
　即ち、甲第２号証には、ガラス等の絶縁性基板７の表面上にシリコン薄膜８が形成され、トランジスターのゲート絶縁膜９を介してゲート電極が形成し、次に、トランジスターのソース８−１及びドレイン８−２を形成する為に、イオン打ち込みにより両領域へ不純物拡散を行い、各ゲートラインの両端をショートし、しかもガラス基板の周囲まで延在するパターン１５を形成し、パターン１５は、第６図に示す様にガラス基板の末端部に位置しており、基板がイオン打ち込み装置にセットされ、固定する時に基板固定用の治具がこのパターン１５の少なくとも一部に接触させ、マトリックスアレーのゲートラインをすべてイオン打ち込み装置と電気的に短絡し、これによりイオン打ち込みによりゲートラインにチャージされた電荷は、すべてゲートライン外へ放電し、ゲートラインと打ち込み装置間の絶縁破壊による放電は無くなり、従って、ゲートラインパターンの破壊、断線、さらにトランジスターの破壊は、全く無くなるようにし、レーザー等でゲートライン１６を切断し、各ゲートラインを全て独立させ、マトリックスアレーとする半導体装置の製造方法が示されている。
（甲第３号証）
　甲第３号証は、「薄膜トランジスタを用いたアクティブマトリックス方式の液晶表示装置」（第１頁左下欄下から第２行目〜最終行）に関するもので、その第３頁左下欄第６行〜右下欄第１９行目に、
「次に、かかるアクティブマトリックス基板（２９）の製法例を第２図〜第４図に示す。
　第２図の例は、先ず第２図Ａに示すように、ガラス等の絶縁基板（５）上に第１の多結晶シリコン膜を形成し、之をパターニングして画素形成部（２１）に於いてスイッチング用薄膜トランジスタのチャネルと付加容量の一方の電極となる互いに連続した共通の多結晶シリコン膜（２４１）を形成し、周辺部において走査回路部の薄膜トランジスタのチャネルを構成する多結晶シリコン膜（２４２）を形成する。そして、両多結晶シリコン膜（２４１）及び（２４２）上に、ゲート絶縁膜となる所要の膜厚ｔ１のＳｉＯ２膜（３２）を被着形成する。次に、第２図Ｂに示すように、レジストマスク（３３）を介して付加容量に対応する部分のＳｉＯ２膜（３２）の一部選択エッチングしてＳｉＯ２膜（３２）よりなるゲート絶縁膜（７）の膜厚より薄い膜厚ｔ２のＳｉＯ２膜（３２）よりなる誘電体膜（２６）を形成する。次いでレジストマスク（３３）をそのままにして誘電体膜（２６）直下の多結晶シリコン膜（３０）に例えばＡｓ＋（３５）を選択的にイオン注入して付加容量の一方の電極（２５）を形成する。第２図Ｃに示すように、レジストマスク（３３）を除去した後、全面に第２の多結晶シリコン膜（３４）を形成する。次に、第２図Ｄに示すように第２の多結晶シリコン膜（３４）をパターニングして、付加容量の他方の電極（２７）と、スイッチング用の薄膜トランジスタ（２）のゲート電極（８）と、走査回路部の薄膜トランジスタ（２３）のゲート電極（８）を形成する。次に、これら他方の電極（２７）、両ゲート電極（８）をマスクとして例えばＡｓ＋（３６）をイオン注入してスイッチング用の薄膜トランジスタ（２）のソース領域（６Ｓ）及びドレイン領域（６Ｄ）を形成すると共に、走査回路部の薄膜トランジスタ（２３）のソース領域（６Ｓ）及びドレイン領域（６Ｄ）を形成する。」と記載されている。
　また、「他方の電極（２７）、両ゲート電極（８）をマスクとして例えばＡｓ＋（３６）をイオン注入する」との記載から、不純物イオンを注入するときに、ゲート電極のみならず付加容量の上部電極もマスクにすることが示されている。
（甲第4号証）
　甲第４号証の第２頁左上欄第５行〜第１４行に、「上述した製造方法で大電流型イオン注入装置によるイオン注入によりソースドレイン領域（２７）（２８）を形成する際に不純物イオンビームによりゲート電極（２６）に正電荷が帯電され、この正電荷がゲート酸化膜（２３）の欠陥で基板（２１）に抜けて、ゲート酸化膜（２３）が破壊されてしまうおそれがあった。そこで、この正電荷を相殺するために、イオン注入時にエレクトロンビームを同時に半導体表面に当てて、電気的に中和する方法が行われている。」と記載され、第2頁右上欄第１行〜第７行に「しかしながら斯上した中和法では、半導体基板表面のチャージ量のモニターが精度良く行えないために、エレクトロンビームのビーム量を最適値に容易に制御すできず、かえって過剰のエレクトロンビームにより半導体の表面が負に帯電してゲート絶縁膜を破壊してしまう問題点があった。」と記載され、第２頁左下欄第２行〜第９行に、「本発明に依れば、大電流のイオンビームを半導体基板表面に当てると基板表面に正電荷が溜まるが、ゲート電極と基板とを半導体層で接続することにより、ゲート電極を通して基板に正電荷は流れて行き、基板にも正電荷が溜まるBこの結果ゲート酸化膜の両側は常に同電位に保たれ、イオンビームの帯電によるゲート酸化膜の破壊を回避することができる。」と記載されている。
（甲第５号証）
　甲第５号証の第２頁右下欄第９行〜第１４行には、「ゲートとソース・ドレインは多結晶Ｓｉ層でショートされているので、ゲートとソースドレイン間に電位差が発生することがない。従って、半導体装置製造工程中のプラズマ処理等で発生した静電気によってトランジスタが静電破壊することが防止される。」と記載されている。
（甲第６号証）
　甲第６号証の特許請求の範囲（１）に、「イオンをウエハー表面に打ち込むに際して、イオンを打ち込むべき窓部を除きウエハーの表面上を導電線で覆い、該導電線を設置することを特徴とするウエハーの帯電防止方法。」と記載され、第１頁左下欄第２０行〜右下欄第３行に、「ウエハーに正イオンを打ち込む際、ウエハー上に打ち込まれた正イオンがウエハー表面の絶縁膜上に多数堆積するため電位差が絶縁破壊まで至る場合がある。」と記載されている。
（甲第７号証）
　甲第７号証には、特許請求の範囲に「イオン注入法により半導体基板中に不純物拡散層を形成するＭＩＳ電界効果型半導体装置の製造方法において、不純物のイオン注入を半導体基板上に電荷蓄積防止用の導電成膜を形成した後に行うことを特徴とするＭＩＳ電界効果型半導体装置の製造方法。」と記載され、第１頁右下欄第１０行〜第１３行には、従来は、「又、ゲート電極が注入時にチャージアップすることにより、ゲート絶縁膜が破壊されるという重大な欠点があった。」と記載されている。
　
５．本件補正発明１と甲２号証に記載された発明との対比
　補正発明１と甲第２号証に記載された発明とを対比する。
　甲第２号証の「ガラス等の絶縁性基板７」は補正発明１の「絶縁基板」に、同じく「シリコン薄膜８」は「半導体層」に、同じく「ゲート絶縁膜９」は「絶縁膜」に、「ゲート電極」は「ゲートバスライン」に相当し、又、甲第２号証「イオン打ち込みにより両領域へ不純物拡散を行なう」は、ゲートをマスクとしているものと認められ、更に、第２号証の「各ゲートラインの両端をショートし、しかもガラス基板の周囲まで延在するパターン１５」は補正発明１の「ゲートバスライン上部電極の短絡された部分」に相当する。
　してみると、補正発明１と甲第２号証に記載された発明とは、次の点で一致する。
「絶縁基板上に形成された半導体と、該半導体層に絶縁膜を介して形成されたゲートバスラインとを有する薄膜半導体素子の製造方法であって、
　該絶縁基板上に、該半導体層を形成する工程と、
　該半導体層上に、該絶縁膜を形成する工程と、
　該絶縁膜上に、相互に接続された同材料の導電性パターンからなる該ゲートバスラインを形成する工程と、
　該ゲートバスラインをマスクとして、該マスクに覆われていない該半導体層の部分に不純物イオンを注入する工程と、
　該ゲートバスライン上部電極の短絡された部分を切断することにより、導電層を形成する工程とを包含する薄膜半導体素子の製造方法。」
　そして、補正発明１と甲第２号証に記載された発明とは次の点で相違する。
（１）補正発明１は、絶縁基板上に形成された半導体層及び付加容量下部電極と、該半導体層及び該付加容量下部電極上に絶縁膜を介して形成されたゲートバスライン及び付加容量上部電極とを有する薄膜半導体素子の製造方法であるのにたいして、甲第２号証のものは、付加容量については記載されていない点、
（２）補正発明１は、該絶縁基板上に、該付加容量下部電極を含む半導体層を形成する工程であるのに対して、甲第２号証のものは付加容量については記載されていない点、
（３）補正発明１は、付加容量下部電極を含む半導体層上に、該絶縁膜を形成する工程であるのに対して、甲第２号証のものは付加容量については記載されていない点、
（４）補正発明１は、絶縁膜上に、相互に接続された同材料の導電性パターンからなる該ゲートバスライン及び該付加容量上部電極を形成する工程であるのに対して、甲第２号証のものは付加容量については記載されていない点、
（５）補正発明１は、ゲートバスライン及び該付加容量上部電極の短絡された部分を切断することにより、導電層を形成する工程とを包含する薄膜半導体素子の製造方法であるのに対して、甲第２号証のものは付加容量については記載されていない点、
　
６．相違点の検討
　甲第１号証の「アクティブ素子であるＴＦＴ」、「信号記憶用のコンデンサ」は、補正発明１の「半導体層」、「付加容量」に相当する。ゲートバスライン及び付加容量上部電極は半導体層及び該付加容量下部電極上に絶縁膜を介して形成されることは周知であるから、甲第１号証には、絶縁基板上に形成された半導体層及び付加容量下部電極と、該半導体層及び該付加容量下部電極上に絶縁膜を介して形成されたゲートバスライン及び付加容量上部電極とを有する薄膜半導体素子の製造方法が示されている。
　甲第３号証の「スイッチング用薄膜トランジスタのチャネル」は、補正発明１の「半導体層」に、同じく「付加容量の一方の電極」は「付加容量下部電極」に、同じく「ゲート絶縁膜となる所要の膜厚ｔ１のＳｉＯ２膜（３２）」は「絶縁膜」に、同じく「膜厚ｔ２のＳｉＯ２膜（３２）よりなる誘電体膜（２６）」は、「絶縁膜」に、同じく「イオン注入して付加容量の一方の電極（２５）」は「付加容量上部電極に」に相当する。
　してみると、甲第３号証は、絶縁基板上に形成された半導体層及び付加容量下部電極と、該半導体層及び該付加容量下部電極上に絶縁膜を介して形成されたゲートバスライン及び付加容量上部電極とを有する薄膜半導体素子の製造方法であって、該絶縁基板上に、該付加容量下部電極を含む半導体層を形成する工程と、該付加容量下部電極を含む半導体層上に、該絶縁膜を形成する工程を有する半導体素子の製造方法が示されている。
　甲第２号証の半導体素子を、甲第３号証記載の付加容量を有する半導体素子に代えることは、いずれも薄膜形成技術を用いて作製しているので、格別の困難を有するものとは認められない。従って、相違点（１）、（２）、（３）はいずれも格別のものではない。
　また、甲第３号証には、「第２の多結晶シリコン膜（３４）をパターニングして、付加容量の他方の電極（２７）と、スイッチング用の薄膜トランジスタ（２）のゲート電極（８）と…を形成する」と記載されているから、付加容量の他方の電極（２７）と、スイッチング用の薄膜トランジスタ（２）のゲート電極（８）を同一の材料で形成することが示されいる。それゆえ、相違点（４）は格別のものではない。
　そして、甲第１号証には、第１の配線１１１と第３の配線１１３と第４の配線１１４は同一の導電性薄膜をパターニングして形成しており、この場合にはＣｒの薄膜を用いていることが示されている。第１の配線１１１は、ゲート電極に連なり、第４の配線１１４は、コンデンサの上部電極に連なっている。また甲第２号証ではゲート電極と配線を同じものにしていることから、ゲート電極及び付加容量上部電極と、配線を同じものにすることは、当業者が任意に選択できたことであり、ゲートバスライン及び該付加容量上部電極の短絡された部分を切断することにより、導電層を形成するという相違点（５）は格別のことではない。
　そして、イオン注入時のＴＦＴの破壊を防止するという目的については、甲第４号証、甲第５号証、甲第６号証及び甲第７号証に開示されており、周知の目的であると認められる。
　してみると、相違点（１）〜（５）はいずれも格別のことではなく、補正発明１は甲第１〜７号証記載の発明に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、独立して特許を受けることができないものである。
　
７．補正発明２と甲各号証記載の発明との対比、検討
　不純物イオンを注入する工程は、前記絶縁基板をイオン注入機内の基板固定導電性治具により固定し、該基板固定導電性治具を介して前記導電性パターンを接続することは、甲第２号証に、パターン１５は、第６図に示す様にガラス基板の末端部に位置していおり、基板がイオン打ち込み装置にセットされ、固定する時に基板固定用の治具がこのパターン１５の少なくとも一部に接触させ、マトリックスアレーのゲートラインをすべてイオン打ち込み装置と電気的に短絡し、これによりイオン打ち込みによりゲートラインにチャージされた電荷は、すべてゲートライン外へ放電することが示されているので、甲第２号証に示されており、また、治具を使用して放電させ静電破壊防止を行うことは、甲第６号証の第１頁右下欄（ウェハーホールド機構が治具に相当する）や、甲第７号証の第２頁左下欄にも記載されており周知の技術である。甲第６号証の第１頁第８行目〜第９行目には、「ウェハーホールド機構を介しウェハー周辺部を接地させる」と記載されており、放電のために「接地する」ことが記載されている。
　してみると、補正発明２は、甲第１〜７号証記載の発明に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、独立して特許を受けることができないものである。
　
８．訂正請求について
　補正発明１は訂正発明１を減縮したものであるので、訂正発明１も甲第１〜７号証記載の発明に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、独立して特許を受けることができないものである。
　補正発明２は、訂正発明２と文言は同じであるので、訂正発明２も甲第１〜７号証記載の発明に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、独立して特許を受けることができないものである。
　してみると、補正発明１、２及び訂正発明１、２はいずれも独立して特許を受けることができないものであるので、訂正請求は認められない。
　
９．取消理由について
　訂正発明１は、特許発明１を減縮したものであるので、特許発明１も甲第１〜７号証記載の発明に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができないものである。
　訂正発明２は、特許発明２と文言は同じであるので、特許発明２も甲第１〜７号証記載の発明に基づいて容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、独立して特許を受けることができないものである。
　
１０．まとめ
　上述したように、特許発明１、２はいずれも特許法第２９条第２項の規定に違反して特許を受けたものであり、特許法等の一部を改正する法律の一部の施行に伴う経過措置を定める平成７年政令第２０５号第４条に該当するので、取り消されるべきものである。
　よって、上記結論とおり決定する。
【異議決定日】
平成１２年５月２３日（２０００．５．２３）