【事件の表示】
　特許第３００７７４５号「表示装置の駆動回路」の請求項１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３００７７４５号の請求項１に係る特許を取り消す。
【理　由】
１．手続の経緯
　本件特許第3007745号の特許請求の範囲の請求項1に係る発明は、平成4年3月25日に特許出願され、平成11年11月26日に設定登録され、その後、特許異議の申立がなされ、取消理由通知がなされ、その指定期間内である平成12年12月19日に訂正請求がなされたものである。
２．訂正の適否について
　ア．訂正の内容
　訂正事項1
　特許請求の範囲の請求項1の8〜9行目の記載「入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプ」を、「入力インピーダンスが大きく出力インピーダンスが小さいとともに入力電圧がそのまま出力電圧となるバッファアンプ」と訂正する。
　訂正事項2
　特許明細書段落【0014】の8〜9行目の記載「入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプ」を、「入力インピーダンスが大きく出力インピーダンスが小さいとともに入力電圧がそのまま出力電圧となるバッファアンプ」と訂正する。
　イ．訂正の目的の適否、新規事項の追加及び特許請求の範囲の実質的な拡張又は変更の存否
　上記訂正事項1及び2は、本件特許明細書段落【００２８】の記載から直接的かつ一義的に導き出せる事項であり、特許請求の範囲の減縮及び明りょうでない記載の釈明に該当し、新規事項を追加するものでなく、特許請求の範囲を実質的に拡張又は変更するものでもない。
　ハ．むすび
　以上のとおり、上記訂正請求は、特許法第120条の4第2項及び同条第3項で準用する第126条第2〜3項の規定に適合するので、当該訂正を認める。
３．特許異議申立について
　ア．本件発明
　特許請求の範囲の請求項1に係る発明（以下、本件発明1という。）は、訂正後の特許明細書の特許請求の範囲の請求項1に記載された次のとおりのものである。
「【請求項1】　階調を示すディジタルの映像信号に応じて基準電圧源の基準電圧を選択して出力する基準電圧選択回路を備えた表示装置の駆動回路において該基準電圧源によって生成される基準電圧は、ＬＳＩの外部から供給される電圧と、駆動回路と同一のＬＳＩ内部に設けられた分圧回路によって該ＬＳＩの外部から供給される電圧の少なくとも２つの電圧間を分圧して得られる電圧とからなり、該基準電圧は同一ＬＳＩ内の複数の駆動回路に供給されると共に、該基準電圧選択回路によって選択される電圧は、入力インピーダンスが大きく出力インピーダンスが小さいとともに入力電圧がそのまま出力電圧となるバッファアンプを介して表示装置に供給されることを特徴とする表示装置の駆動回路。」
　イ．異議申立の理由の概要
　異議申立人 古川京子及び異議申立人 平野照美は、証拠として甲第1号証（特願平3-192172号の願書に最初に添付された明細書及び図面（特開平5-35220号公報、以下、先願明細書という。））を提出し、本件発明1は、特許法第29条の2の規定に違反して特許されたものであるから、その特許は取り消されるべき旨主張している。
　ウ．先願明細書に記載の発明
　先願明細書（甲第１号証、特開平５−３５２２０号公報）の特許請求の範囲の欄には、その請求項１の第１行目〜第４行目に、
「【請求項１】　階調表示を行うための複数ｍ個の基準電圧と、入力される画像信号に応じて前記複数ｍ個の基準電圧の中から一つを選択して駆動電圧として出力する駆動回路とを備えた液晶駆動回路において、」と記載されている。
　更に、先願明細書の図２には、複数ｍ個の基準電圧２０１〜２０ｍと、駆動回路４０とが図示されている。
　先願明細書の図２に示す駆動回路４０は、図５に示す従来の駆動回路４０と同一であり、階調を示すディジタルの映像信号がシフトレジスタ１０ａ〜１０ｎを介してラッチ１１ａ〜１１ｎにてラッチされ、その映像信号に応じて、複数ｍ個の端子２０１〜２０ｍに入力されるｍ個の基準電圧Ｖr11〜Ｖr(k-1)1の中の一つが、出力トランジスタＱ１ａ〜Ｑｍｎを介して、出力端子１８ａ〜１８ｎより選択して出力する。
　更に、先願明細書の段落【００２０】には、
「本実施例の基準電圧回路４１は、本発明の特徴とするところの、入力したk個の基準電圧Ｖr1〜Ｖrkをシリコン基板上につくられた抵抗Ｒ11、12、…、Ｒ1(l-1)、…、Ｒ(k-1)1、…、Ｒ(k-1)(l-1)により、(k-1)×1個の基準電圧Ｖr11〜Ｖr(k-1)1を発生する構成となっている。」と記載されている。
　更に、その図２の基準電圧回路４１の詳細を示す図１に、k個の入力電圧と、（k-1)1個の出力電圧が図示されている。
　ここで、先願明細書の図１に示す基準電圧回路４１の出力電圧の中には、入力電圧がそのまま出力されているものが含まれている。例えば入力電圧Ｖr1は出力電圧Ｖr11と同じである。
　先願明細書の第一実施例では、入力電圧が分圧されずにそのまま出力電圧となる電圧の数は３以上である。
　更に、先願明細書の図１に示す基準電圧回路４１の出力電圧のうち、入力電圧レベルと異なるものは、図１に示すように少なくとも２つの入力電圧間を分圧して得られている。
　ここで、先願明細書の図５の説明として、その【０００３】の第１行目〜第３行目には、
「図５は従来の液晶駆動回路の一例を示すブロック構成図で、ソースドライバＩＣの駆動回路を示す。」と記載されている。
　先願明細書の図２の実施例について、その段落【００２５】の第１行目〜第５行目に、
「図２は基準電圧回路４１を用いた液晶駆動回路の第一実施例を示すブロック構成図である。本第一実施例は、図５に示した従来の駆動回路４０と、図１に示した本発明の特徴とするところの基準電圧回路４１とを備えている。」と記載されている。
　更に、先願明細書の図２に示す駆動回路４０では、複数ｍ個の端子２０１〜２０ｍに入力されるｍ個の基準電圧Ｖr11〜Ｖr(k-1)1の中の一つが、出力トランジスタＱ１ａ〜Ｑｍｎを介して、出力端子１８ａ〜１８ｎより選択して出力されている。
　更に、先願明細書の段落【００２６】の第１行目〜第５行目には、
「図３は基準電圧発生回路４１を用いた液晶駆動回路の第二実施例を示すブロック構成図である。本第二実施例は、図１の第一実施例にさらに、本発明の特徴とするところの、出力バッファ３０ａ〜３０ｎを含む出力回路４２を付加したものである。」と記載されている。
　更に、先願明細書の段落【００２７】には、
「液晶パネルの負荷は１００ｐＦ〜２００ｐＦ程度あるため、図２の第一実施例では、出力トランジスタＱ１ａ〜Ｑｍｎを低「オン」抵抗にしなければならず、そのため、基準電圧回路４１の抵抗、Ｒ11、Ｒ12、…、Ｒ(k-1)(1-1)の抵抗値を低くしなければならず、消費電力も大きくなる。
　ところが、本第二実施例の出力バッファ３０ａ〜３０ｎにより負荷を駆動するため、出力トランジスタＱ１ａ〜Ｑｍｎは出力バッファ ３０ ａ〜３０ｎの入力容量を駆動するための「オン」抵抗でよい。従って、抵抗Ｒ11、Ｒ12、…、Ｒ(k‐1)(1‐1)の抵抗値を大きく設計でき消費電力はそれほど増加させないですむ利点がある。」と記載されている。
　これは、出力バッファ３０ａ〜３０ｎを設けたことにより、出力トランジスタＱ１ａ〜Ｑｍｎの「オン」抵抗は、出力バッファ３０ａ〜３０ｎの入力容量を駆動するための「オン」抵抗でよく、比較的大きくでき、これにより、分圧抵抗Ｒ11、Ｒ12、…、Ｒ(k-1)(1-1)の抵抗値を大きく設計でき消費電力を低減できることから、出力バッファ３０ａ〜３０ｎの入力インピーダンスは大きく設定されるということである。その一方で、液晶パネルの負荷は１００ｐＦ〜２００ｐＦ程度あるため、出力バッファ３０ａ〜３０ ｎより液晶パネルの負荷に供給される電流を確保する必要があり、出カバッファ３０ａ〜３０ｎの出力インピーダンスは、第一実施例の出力トランジスタＱ１ａ〜Ｑｍｎの「オン」抵抗と同様に小さくする必要があるということである。
　エ．対比・判断
　先願明細書に記載の「駆動回路40」、「アクティブマトリクス液晶パネル」、「ソースドライバＩＣ」、「基準電圧回路41」、「液晶駆動回路」、「出力回路42の出力バッファ」は、それぞれ本件発明1の「基準電圧選択回路」、「表示装置」、「ＬＳＩ」、「分圧回路」、「駆動回路」、「バッファアンプ」に対応し、それぞれの対応に格別の差異がない。
　そこで、本件発明1と先願明細書に記載の発明とを対比すると、両者は、「階調を示すディジタルの映像信号に応じて基準電圧源の基準電圧を選択して出力する基準電圧選択回路を備えた表示装置の駆動回路において該基準電圧源によって生成される基準電圧は、ＬＳＩの外部から供給される電圧と、駆動回路と同一のＬＳＩ内部に設けられた分圧回路によって該ＬＳＩの外部から供給される電圧の少なくとも２つの電圧間を分圧して得られる電圧とからなり、該基準電圧は同一ＬＳＩ内の複数の駆動回路に供給されると共に、該基準電圧選択回路によって選択される電圧は、バッファアンプを介して表示装置に供給されることを特徴とする表示装置の駆動回路。」であるという点で一致し、本件発明1の「バッファアンプ」では、「入力インピーダンスが大きく出力インピーダンスが小さいとともに入力電圧がそのまま出力電圧」となっているのに対して、先願明細書に記載の発明の「出力回路42の出力バッファ」では、「入力インピーダンスが大きく出力インピーダンスが小さいとともに入力電圧がそのまま出力電圧」となっているか否かについて、先願明細書に明記されていないという点（以下、相違点という。）で一応相違している。
　そこで、上記相違点について検討する。
　ところが、先願明細書の「出力回路42の出力バッファ」は、その出力端子が反転入力端子に接続されたいわゆるボルテージフォロア接続の出力バッファ３０ａ〜３０ｎとして先願明細書の図3に示されているから、入力電圧がそのまま出力電圧として出力される、即ち、ゲインが１であること、そして、その入力インピーダンスが大きく出力インピーダンスが小さいことは当業者に周知又は自明の事項である。
　してみると、上記相違点は相違ではない。
　したがって、本件発明1は、先願明細書に記載された発明と同一であり、しかも、本件発明1の発明者が上記先願明細書に記載された発明者と同一でなく、また本件発明1の出願の時に、その出願人が上記先願明細書に記載された出願人と同一でもないので、本件発明1は、特許法第29条の2第1項の規定に違反して特許されたものである。
  オ．むすび
  以上のとおり、本件発明1は、特許法第29条の2第1項の規定に違反して特許されたものであるから、本件発明1についての特許は拒絶の査定をしなければならない特許出願に対してされたものである。
　したがって、特許法等の一部を改正する法律（平成6年法律第116号）附則第14条の規定に基づく、特許法等の一部を改正する法律の一部の施行に伴う経過措置を定める政令（平成7年政令第205号）第4条第1項及び第2項の規定により、上記のとおり決定する。
【異議決定日】
平成１３年１月２２日（２００１．１．２２）
【訂正の要旨】
　　訂正の内容
　ａ．特許請求の範囲の減縮を目的として、
当初請求項１の８〜９行目に記載された
「入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプ」
という記載を添付の訂正明細書の通り、
『入力インピーダンスが大きく出力インピーダンスが小さい
とともに入力電圧がそのまま出力電圧となる
という記載に訂正する。
　ｂ．明瞭でない記載の釈明を目的として、
当初明細書段落番号００１４の８〜９行目に記載された
「入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプ」
という記載を添付の訂正明細書の通り、訂正後の特許請求の範囲との整合性を取るため、
『入力インピーダンスが大きく出力インピーダンスが小さい
とともに入力電圧がそのまま出力電圧となる
という記載に訂正する。
（５４）【発明の名称】
表示装置の駆動回路
（５７）【特許請求の範囲】
　　【請求項１】　階調を示すディジタルの映像信号に応じて基準電圧源の基準電圧を選択して出力する基準電圧選択回路を備えた表示装置の駆動回路において、
　該基準電圧源によって生成される基準電圧は、ＬＳＩの外部から供給される電圧と、駆動回路と同一のＬＳＩ内部に設けられた分圧回路によって該ＬＳＩの外部から供給される電圧の少なくとも２つの電圧間を分圧して得られる電圧とからなり、該基準電圧は同一ＬＳＩ内の複数の駆動回路に供給されると共に、該基準電圧選択回路によって選択される電圧は、入力インピーダンスが大きく出力インピーダンスが小さい
とともに入力電圧がそのまま出力電圧となる
　　【請求項２】　階調を示すディジタルの映像信号に応じて基準電圧源の基準電圧を選択して出力する基準電圧選択回路を備えた表示装置の駆動回路において、
　該基準電圧源によって生成される基準電圧は、ＬＳＩの外部から供給される電圧と、駆動回路と同一のＬＳＩ内部に設けられた分圧回路によって該ＬＳＩの外部から供給される電圧の少なくとも２つの電圧間を分圧して得られる電圧とからなり、該基準電圧は同一ＬＳＩ内の複数の駆動回路に供給されると共に、
　該基準電圧選択回路は、階調を示すディジタルの映像信号に応じて１つの基準電圧を選択した場合にこの電圧を出力し、２つの基準電圧を選択した場合にはこれらの電圧を分圧した中間の電圧を出力することにより各階調に対応する出力電圧を出力し、該基準電圧選択回路によって選択される電圧は、入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプを介して表示装置に供給されることを特徴とする表示装置の駆動回路。
【発明の詳細な説明】
　　　【０００１】
　　【産業上の利用分野】
　本発明は、階調を示すディジタルの映像信号をＤ／Ａ変換して階調ごとに電圧の異なるアナログ駆動信号を出力する表示装置の駆動回路に関する。
　　　【０００２】
　　【従来の技術】
　液晶表示装置等のように応答速度の遅い表示装置では、各絵素ごとにシリアルに送られて来る映像信号をソースドライバＬＳＩの各駆動回路が一定期間保持して出力し続けることができるようになっている。
　　　【０００３】
　カラー液晶表示装置に使用されるこのようなソースドライバＬＳＩの構成を図７に示す。
　　　【０００４】
　ＲＧＢの各色の映像信号は、それぞれ３ビットずつのディジタルデータによって構成され、これによって各色ごとに８段階の階調を表示できるようになっている。また、この３ビットずつのディジタルデータは、ＲＧＢの各色ごとに９ビットずつ順次シリアルに送られて来る。
　　　【０００５】
　駆動回路１は、上記映像信号におけるＲＧＢの３色に対応して３個ずつ設けられ、図ではこれらを４０組、即ち１２０個備えた回路を示している。各駆動回路１は、サンプリングパルスＴＳＭＰ１〜ＴＳＭＰ４０によって３ビットのディジタルデータをそれぞれサンプリングし保持すると共に、出力パルスＯＥによってこの３ビットのディジタルデータをＤ／Ａ変換し、８段階の基準電圧Ｖ０〜Ｖ７のいずれかの電圧を有するアナログ駆動信号Ｏ１〜Ｏ１２０に変換して出力することができるようになっている。
　　　【０００６】
　上記サンプリングパルスＴＳＭＰ１〜ＴＳＭＰ４０は、図示しないシフトクロック回路によって一定周期ごとに発生される４０種類のパルスであり、この一定周期の間に順次異なるタイミングで出力されるそれぞれのサンプリングパルスＴＳＭＰ１〜ＴＳＭＰ４０が各組の３個の駆動回路１に入力されるようなっている。従って、各組の駆動回路１では、このサンプリングパルスＴＳＭＰ１〜ＴＳＭＰ４０によってＲＧＢの各色のディジタルデータをサンプリングし保持する。
　　　【０００７】
　また、上記出力パルスＯＥは、サンプリングパルスＴＳＭＰ１〜ＴＳＭＰ４０の１周期ごとに発せられるパルスである。従って、全ての駆動回路１は、それぞれのタイミングでサンプリングしたディジタルデータを、この出力パルスＯＥによって一斉にアナログ駆動信号Ｏ１〜Ｏ１２０に変換し、この駆動信号Ｏ１〜Ｏ１２０の出力を次の出力パルスＯＥが発せられるまで保持することができる。
　　　【０００８】
　上記ソースドライバＬＳＩにおける第ｎ番目の駆動信号Ｏｎを出力する従来の駆動回路１を図８に示す。
　　　【０００９】
　３ビットのディジタルデータＤ０〜Ｄ２は、サンプリングフリップフロップ１１に入力され、サンプリングパルスＴＳＭＰｎの立ち上がり時にラッチされるようになっている。また、このサンプリングフリップフロップ１１にラッチされたディジタルデータＤ０〜Ｄ２は、出力パルスＯＥの立ち上がり時にホールドフリップフロップ１２にラッチされるようになっている。従って、このホールドフリップフロップ１２は、一旦ラッチしたディジタルデータＤ０〜Ｄ２を次の出力パルスＯＥの立ち上がり時まで出力し続けることができ、サンプリングフリップフロップ１１は、この間に次のディジタルデータＤ０〜Ｄ２のサンプリングを行うことができる。
　　　【００１０】
　上記ホールドフリップフロップ１２が出力するディジタルデータＤ０〜Ｄ２は、デコーダ１３に入力されるようになっている。デコーダ１３は、３ビットのディジタルデータＤ０〜Ｄ２を復号して、８つの出力のうち１つのみを選択する回路である。そして、このデコーダ１３の８つの出力は、８個のアナログスイッチ１４の制御入力にそれぞれ接続されている。従って、デコーダ１３は、入力されたディジタルデータＤ０〜Ｄ２の値に対応する１個のアナログスイッチ１４のみを選択して導通させることになる。また、各アナログスイッチ１４には、それぞれ８段階の電圧を有する基準電圧Ｖ０〜Ｖ７が入力されると共に、これら各アナログスイッチ１４の出力が一括されて駆動回路１の出力を構成するようになっている。従って、デコーダー１３によって１個のアナログスイッチ１４が選択されて導通すると、このアナログスイッチ１４を介していずれか１つの基準電圧Ｖ０〜Ｖ７のみが駆動回路から出力されることになり、これによってＤ／Ａ変換したアナログ駆動信号Ｏｎの出力を得ることができる。
　　　【００１１】
　　【発明が解決しようとする課題】
　ところが、上記従来の駆動回路１では、基準電圧Ｖ０〜Ｖ７がアナログスイッチ１４を介してそのまま表示装置に送られるので、この基準電圧Ｖ０〜Ｖ７を供給する電源が直接各絵素を駆動することになる。しかも、液晶表示装置等では、上記のように多数の駆動回路１が一斉にアナログ駆動信号Ｏｎを出力するため、この駆動電流が大きなものとなる。
　　　【００１２】
　このため、従来の駆動回路１では、基準電圧Ｖ０〜Ｖ７における８段階の各電圧ごとに大容量の電源が必要となり、電源回路が複雑かつ高価なものになるという問題があった。しかも、映像信号の階調を表すディジタルデータのビット数が増加すれば、この基準電圧の段階数も指数的に増大する。従って、より豊富な階調を有する映像信号を取り扱う駆動回路では、大容量の電源がさらに多数必要となるだけでなく、これらの駆動回路を集積化した場合に、外部から供給する電源の入力端子数が多くなりすぎ、実質的にＬＳＩの製造が不可能になるという問題も生じていた。
　　　【００１３】
　本発明は、上記事情に鑑み、駆動回路の出力に電流増幅回路を設けることにより、容量の小さな電源によって基準電圧を供給することができる駆動回路を提供することを目的としている。
　　　【００１４】
　　【課題を解決するための手段】
　本発明の表示装置の駆動回路は、階調を示すディジタルの映像信号に応じて基準電圧源の基準電圧を選択して出力する基準電圧選択回路を備えた表示装置の駆動回路において、該基準電圧源によって生成される基準電圧はＬＳＩの外部から供給される電圧と、駆動回路と同一のＬＳＩ内部に設けられた分圧回路によって該ＬＳＩの外部から供給される電圧の少なくとも２つの電圧間を分圧して得られる電圧とからなり、該基準電圧は同一ＬＳＩ内の複数の駆動回路に供給されると共に、該基準電圧選択回路によって選択される電圧は、入力インピーダンスが大きく出力インピーダンスが小さい
とともに入力電圧がそのまま出力電圧となる
　　　【００１５】
　　　【００１６】
　また、本発明の表示装置の駆動回路は、階調を示すディジタルの映像信号に応じて基準電圧源の基準電圧を選択して出力する基準電圧選択回路を備えた表示装置の駆動回路において、該基準電圧源によって生成される基準電圧は、ＬＳＩの外部から供給される電圧と、駆動回路と同一のＬＳＩ内部に設けられた分圧回路によって該ＬＳＩの外部から供給される電圧の少なくとも２つの電圧間を分圧して得られる電圧とからなり、該基準電圧は同一ＬＳＩ内の複数の駆動回路に供給されると共に、該基準電圧選択回路は、階調を示すディジタルの映像信号に応じて１つの基準電圧を選択した場合にこの電圧を出力し、２つの基準電圧を選択した場合にはこれらの電圧を分圧した中間の電圧を出力することにより各階調に対応する出力電圧を出力し、該基準電圧選択回路によって選択される電圧は、入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプを介して表示装置に供給されており、そのことにより上記目的が達成される。
　　　【００１７】
　　【作用】
　電流増幅器は入力インピーダンスが大きく出力インピーダンスが小さいため、入力側に僅かな電流を供給するだけで、表示装置が必要とする大きな電流を出力させることができる。従って、基準電圧源は、ほとんど電流を供給する必要がなくなり、容量の小さい電源でも足りるようになる。
　　　【００１８】
　この結果、本発明によれば、大容量の電源を各階調に対応する電圧ごとにそれぞれ用意するという必要がなくなり、電流増幅器にのみ大容量の電源を供給すればよくなるので、電源の構成を簡素化することができるようになる。
　　　【００１９】
　また、例えば従来の駆動回路の多数の基準電圧を抵抗等による分圧によって得たとすると、ここから大きな電流を供給すれば、各抵抗等での電圧降下が変化して出力電圧も大きく変動することになる。ところが、このように基準電圧源からほとんど電流を供給する必要がなくなると、請求項１記載の発明に示すように、各階調に対応する多数の基準電圧をそれよリも少ない数の電源電圧を分圧して得たものとしても、出力電圧が変動するようなことはなくなる。また、請求項２記載の発明に示すように、基準電圧選択回路が１又は２の基準電圧を選択し、１つの基準電圧を選択した場合にこの電圧を出力し、２つの基準電圧を選択した場合にはこれらの電圧を分圧した中間の電圧を出力するようにしたとしても、出力電圧が変動するということがなくなる。そして、これらいずれの場合にも少ない種類の電圧に基づいて各階調に対応する多数の出力電圧を得ることができるようになる。
　　　【００２０】
　この結果、本発明によれば、駆動回路を集積化した場合に、外部から供給する電源の種類を少なくして入力端子数を削減することができるようになる。しかも、階調数は、ディジタルの映像信号のビット数の増加に応じて指数的に増加するので、このビット数が大きくなると、各階調に対応する電源電圧をそれぞれ別個にＬＳＩに供給することはほとんど不可能となる。このため、上記のようにして外部から供給する電源の種類を少なくすることができれば、多数ビットによる豊富な階調の映像信号を取り扱うことができる駆動回路のＬＳＩを容易に作成することができるようになる。
　　　【００２１】
　しかも、基準電圧源と電流増幅器との間の基準電圧選択回路にも僅かな電流しか流れないため、ここで使用するアナログスイッチ等のインピーダンスが高い場合にも電圧降下がほとんど生じないので、出力電圧に影響を与えるようなことがなくなる。従って、駆動回路を集積化した場合に、基準電圧選択回路にチップ上での占有面積が小さい素子を使用することができ、これによって電流増幅器を増設するための回路スペースを確保して、ＬＳＩのチップ面積が増加するのを防止することもできる。
　　　【００２２】
　　【実施例】
　本発明を実施例について以下に説明する。
　　　【００２３】
　図１に本発明の参考例にかかる駆動回路のブロック図を示す。なお、前記図８に示した従来例と同様の機能を有する構成部材には同じ番号を付記する。
　　　【００２４】
　参考例は、カラー液晶表示装置のソースドライバＬＳＩに用いられ、前記図７と同様に、３ビットのディジタルデータを８段階のアナログ駆動信号に変換して出力する駆動回路１について説明する。
　　　【００２５】
　３ビットのディジタルデータＤ０〜Ｄ２は、サンプリングフリップフロップ１１にパラレルに入力されるようになっている。サンプリングフリップフロップ１１は、３個のＤフリップフロップをパラレルに配置した回路であり、各Ｄフリップフロップのデータ入力ＤにディジタルデータＤ０〜Ｄ２の各ビットが入力されるようになっている。また、各Ｄフリップフロップのクロック入力ＣＫには、対応するサンプリングパルスＴＳＭＰｎがそれぞれ入力されるようになっている。従って、このサンプリングフリップフロップ１１は、サンプリングパルスＴＳＭＰｎの立ち上がり時に３ビットのディジタルデータＤ０〜Ｄ２をラッチしてサンプリングし、以降次のサンプリングパルスＴＳＭＰｎの立ち上がりまでラッチしたディジタルデータＤ０〜Ｄ２を出力Ｑから出力することになる。
　　　【００２６】
　上記サンプリングフリップフロップ１１から出力される３ビットのディジタルデータＤ０〜Ｄ２は、ホールドフリップフロップ１２にパラレルに入力されるようになっている。ホールドフリップフロップ１２も、３個のＤフリップフロップをパラレルに配置した回路であり、各Ｄフリップフロップのデータ入力ＤにディジタルデータＤ０〜Ｄ２の各ビットが入力されるようになっている。また、各Ｄフリップフロップのクロック入力ＣＫには、出力パルスＯＥがそれぞれ入力されるようになっている。従って、このホールドフリップフロップ１２は、出力パルスＯＥの立ち上がり時に３ビットのディジタルデータＤ０〜Ｄ２をラッチし、以降次の出力パルスＯＥの立ち上がりまでラッチしたディジタルデータＤ０〜Ｄ２を出力Ｑから出力し続けることになる。
　　　【００２７】
　上記ホールドフリップフロップ１２から出力される３ビットのディジタルデータＤ０〜Ｄ２は、デコーダ１３にパラレルに入力されるようになっている。デコーダ１３は、３ビットのディジタルデータＤ０〜Ｄ２を復号し、８つの出力のうちこのディジタルデータＤ０〜Ｄ２の値（１０進法で０から７の値をとる）に１対１で対応する１つの出力の論理値のみを“１”として選択し、他の７つの出力の論理値を“０”とする回路である。また、このデコーダ１３の８つの出力は、８個のアナログスイッチ１４の制御入力にそれぞれ接続されている。アナログスイッチ１４は、ＭＯＳ・ＦＥＴを使用した無接点スイッチ回路であり、制御入力の論理値が“１”となる場合に入出力間を導通させるようになっている。
　　　【００２８】
　上記８個のアナログスイッチ１４の入力には、それぞれ基準電圧源から供給される８種類の基準電圧Ｖ０〜Ｖ７が入力されるようになっている。この基準電圧Ｖ０〜Ｖ７は、各電圧がＶ０＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７の関係にあるＤ／Ａ変換のためのアナログ基準電圧である。また、８個のアナログスイッチ１４の出力は、一括されて電流増幅器１５の入力に接続されている。電流増幅器１５は、入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプであり、入力電圧がそのまま出力電圧となるが、入力側にはほとんど電流が流入せず、出力側から大きな電流を取り出すことができるようになっている。そして、この電流増幅器１５の出力がアナログ駆動信号Ｏｎとして駆動回路１から出力されることになる。
　　　【００２９】
　上記構成の駆動回路１の動作を説明する。
　　　【００３０】
　３ビットのディジタルデータＤ０〜Ｄ２は、サンプリングパルスＴＳＭＰｎの立ち上がり時にサンプリングフリップフロップ１１にラッチされサンプリングが行われる。また、このサンプリングフリップフロップ１１にラッチされたディジタルデータＤ０〜Ｄ２は、出力パルスＯＥの立ち上がり時にホールドフリップフロップ１２にラッチされる。そして、このホールドフリップフロップ１２は、次の出力パルスＯＥが立ち上がるまでラッチしたディジタルデータＤ０〜Ｄ２の出力を保持し続ける。また、サンプリングフリップフロップ１１は、この間に再びサンプリングパルスＴＳＭＰｎが立ち上がり次のディジタルデータＤ０〜Ｄ２をラッチして順次サンプリングを行う。
　　　【００３１】
　上記ホールドフリップフロップ１２から出力されるディジタルデータＤ０〜Ｄ２は、デコーダ１３に入力される。デコーダ１３は、このディジタルデータＤ０〜Ｄ２の値に対応するいずれか１つの出力のみを“１”として、この出力に制御入力が接続するアナログスイッチ１４を導通させる。すると、このアナログスイッチ１４に入力されるいずれかの基準電圧Ｖ０〜Ｖ７が電流増幅器１５に入力される。そして、この電流増幅器１５から出力されるアナログ駆動信号Ｏｎが駆動回路１の出力として図示しない液晶表示装置の絵素に送られることになる。
　　　【００３２】
　ここで、電流増幅器１５は、入力インピーダンスが大きく出力インピーダンスが小さいため、入力側にほとんど電流が流入することなく、液晶表示装置の絵素に十分の大きさの電流を供給することができる。従って、基準電圧Ｖ０〜Ｖ７を供給する基準電圧源は、電流増幅器１５に僅かな電流を供給するだけでいいので、容量の小さい電源でも足りるようになる。
　　　【００３３】
　この結果、参考例によれば、基準電圧源は、８段階の各基準電圧Ｖ０〜Ｖ７ごとに大容量の電源を用意する必要がなくなり、この基準電圧Ｖ０〜Ｖ７を電流増幅する電流増幅器１５にのみ大容量の電源を供給すればよくなるので、電源の構成を簡素化することができるようになる。
　　　【００３４】
　また、従来は、各アナログスイッチ１４に大きな駆動電流がそのまま流れていたため、ＯＮ抵抗をできるだけ小さくする必要があった（例えば３ｋΩ以下）。しかしながら、本実施例では、アナログスイッチ１４にほとんど電流が流れないため、ＯＮ抵抗が大きくなっても電圧降下は僅かとなるので問題が生じない。従って、各アナログスイッチ１４のＬＳＩチップ上に占めるレイアウト面積を縮小することができるので、これによって電流増幅器１５の占有面積の増加分を補い、ソースドライバＬＳＩが従来よりも大きくなるのを防止することができる。
　　　【００３５】
　図２及び図３に本発明の第１実施例を示す。図２は駆動回路のブロック図、図３は図２の駆動回路を組み合わせたソースドライバＬＳＩのブロック図である。なお、上記図７，図８及び図１に示した従来例及び参考例と同様の機能を有する構成部材には同じ番号を付記する。
　　　【００３６】
　本実施例は、カラー液晶表示装置のソースドライバＬＳＩに用いられ、４ビットのディジタルデータを１６段階のアナログ駆動信号に変換して出力する駆動回路１について説明する。
　　　【００３７】
　４ビットのディジタルデータＤ０〜Ｄ３は、サンプリングフリップフロップ１１及びホールドフリップフロップ１２を介してデコーダ１３にパラレルに入力されるようになっている。そして、サンプリングフリップフロッブ１１及びホールドフリップフロップ１２は、それぞれ４個のＤフリップフロップをパラレルに配置した回路であり、また、デコーダ１３も４ビットのディジタルデータＤ０〜Ｄ３を複号し１６の出力を選択する回路であるという点を除き、上記図１に示した参考例と同様の構成である。
　　　【００３８】
　上記デコーダ１３の１６の出力は、１６個のアナログスイッチ１４の制御入力にそれぞれ接続されている。この１６個のアナログスイッチ１４の入力には、それぞれ分圧回路２から供給される１６段階の基準電圧Ｖ０〜Ｖ１５が入力されるようになっている。また、この１６個のアナログスイッチ１４の出力は、一括されて電流増幅器１５の入力に接続されている。このアナログスイッチ１４及び電流増幅器１５も、図１に示した第１実施例と同様のものである。そして、この電流増幅器１５の出力がアナログ駆動信号Ｏｎとして駆動回路１から出力されることになる。
　　　【００３９】
　上記基準電圧Ｖ０〜Ｖ１５は、各電圧がＶ０＜Ｖ１＜Ｖ２＜〜＜Ｖ１４＜Ｖ１５の関係にあるＤ／Ａ変換のためのアナログ基準電圧であり、外部の電源から供給される５種類の電圧Ｖ０、Ｖ４、Ｖ８、Ｖ１２、Ｖ１５に基づき分圧回路２によって生成されたものである。分圧回路２は、１５個の抵抗Ｒを直列に接続し、各抵抗Ｒ間のノード及びこれら直列接続された抵抗Ｒの両端のノードにそれぞれ電流増幅器２１を接続した回路である。そして、外部からの５種類の電圧Ｖ０、Ｖ４、Ｖ８、Ｖ１２、Ｖ１５は、それぞれ電圧Ｖ０、Ｖ４の間、電圧Ｖ４、Ｖ８の間及び電圧Ｖ８、Ｖ１２の間に４個の抵抗Ｒを介すと共に、電圧Ｖ１２、Ｖ１５の間に３個の抵抗Ｒを介するように、これら１５個の抵抗Ｒの直列回路に入力されるようになっている。また、この分圧回路２における各電流増幅器２１の出力が上記基準電圧Ｖ０〜Ｖ１５として、駆動回路１に供給されることになる。
　　　【００４０】
　ソースドライバＬＳＩは、図３に示すように、映像信号におけるＲＧＢの３色にそれぞれ対応して上記駆動回路１を３個ずつ１組とし、合計で４０組、即ち１２０個備えている。ＲＧＢの各色の映像信号は、それぞれ４ビットずつのディジタルデータによって構成され、これによって各色ごとに１６段階の階調を表示できるようになっている。また、この４ビットずつのディジタルデータは、ＲＧＢの各色ごとにそれぞれの駆動回路１に１２ビットずつ順次シリアルに送られるようになっている。
　　　【００４１】
　サンプリングパルスＴＳＭＰ１〜ＴＳＭＰ４０は、図示しないシフトクロック回路によって一定周期ごとに発生される４０種類のパルスであり、この一定周期の間に順次異なるタイミングで出力されるそれぞれのサンプリングパルスＴＳＭＰ１〜ＴＳＭＰ４０が各組の３個の駆動回路１に入力されるようなっている。従って、各組の駆動回路１では、このサンプリングパルスＴＳＭＰ１〜ＴＳＭＰ４０によってＲＧＢの各色のディジタルデータを４ビットずつ順にサンプリングし保持する。
　　　【００４２】
　また、出力パルスＯＥは、サンプリングパルスＴＳＭＰ１〜ＴＳＭＰ４０の１周期ごとに発せられるパルスである。従って、全ての駆動回路１は、それぞれのタイミングでサンプリングしたディジタルデータを、この出力パルスＯＥによって一斉にアナログ駆動信号Ｏ１〜Ｏ１２０に変換し、この駆動信号Ｏ１〜Ｏ１２０の出力を次の出力パルスＯＥが発せられるまで保持することができる。
　　　【００４３】
　分圧回路２は、全ての駆動回路１に共通して１個だけ設けられ、図２に示すように外部の電源から供給される電圧Ｖ０、Ｖ４、Ｖ８、Ｖ１２、Ｖ１５に基づいて１６段階の基準電圧Ｖ０〜Ｖ１５を生成し、電流増幅器２１を介して各駆動回路１に供給するようになっている。
　　　【００４４】
　上記構成の駆動回路１の動作を説明する。
　　　【００４５】
　図２に示すように、ディジタルデータＤ０〜Ｄ３は、サンプリングフリップフロップ１１でサンプリングされホールドフリップフロップ１２で保持されて、デコーダ１３及びアナログスイッチ１４によってＤ／Ａ変換され、電流増幅器１５を介しアナログ駆動信号Ｏｎとして駆動回路１から出力される。そして、入力されるディジタルデータＤ０〜Ｄ３が４ビットであり、出力されるアナログ駆動信号Ｏｎが１６段階の階調を有する点以外は、上記図１に示した参考例の場合と同様である。
　　　【００４６】
　ただし、本実施例では、外部の電源が供給する５種類の電圧Ｖ０、Ｖ４、Ｖ８、Ｖ１２、Ｖ１５に基づいて１６段階の基準電圧Ｖ０〜Ｖ１５を生成する。即ち、基準電圧Ｖ０、Ｖ４、Ｖ８、Ｖ１２、Ｖ１５は、外部からの電圧をそのまま出力したものであるが、基準電圧Ｖ１〜Ｖ３、Ｖ５〜Ｖ７、Ｖ９〜Ｖ１１は、それぞれ４個の抵抗Ｒによって分圧されたものとなる。また、基準電圧Ｖ１３、Ｖ１４は、３個の抵抗Ｒによって分圧されたものとなる。従って、これら１６段階の各基準電圧Ｖ０〜Ｖ１５は、５種類の電圧Ｖ０、Ｖ４、Ｖ８、Ｖ１２、Ｖ１５に基づきそれぞれ表１の値を示すことになる。
　　　【００４７】
　【表１】
　　　【００４８】
そして、このようにして生成された基準電圧Ｖ０〜Ｖ１５は、それぞれ電流増幅器２１を介して各アナログスイッチ１４に入力されることになる。
　　　【００４９】
　ここで、上記基準電圧Ｖ０〜Ｖ１５は、分圧回路２の電流増幅器２１と駆動回路１の電流増幅器１５を介して出力されることになる。従って、電流増幅器２１の入力にほとんど電流を供給することなく、電流増幅器１５の出力から大きな電流を取り出すことができるので、各基準電圧Ｖ０〜Ｖ１５を分圧回路２の抵抗Ｒで分圧して生成することが可能となる。
　　　【００５０】
　この結果、本実施例の場合には、基準電圧源の電流容量が小さなもので足りるだけでなく、外部の電源から５種類の電圧Ｖ０、Ｖ４、Ｖ８、Ｖ１２、Ｖ１５を供給するだけで、ソースドライバＬＳＩ内部で１６段階の基準電圧Ｖ０〜Ｖ１５を生成することができるようになるので、ＬＳＩの入力端子数を削減することができるようになる。即ち、図１に示した参考例では、８段階の基準電圧Ｖ０〜Ｖ７で足りたが、本実施例のように１６段階の基準電圧Ｖ０〜Ｖ１５を使用する場合には、そのままではこの基準電圧Ｖ０〜Ｖ１５の入力のために１６の入力端子が必要となる。そして、さらにディジタルデータのビット数を増やすと、階調数も指数的に増加することになり、それに応じた数の入力端子を設けることは、現実にはほとんど不可能となる。このため、本実施例のようにして外部から電源が供給する電圧の種類を少なくすることができれば、入力端子数に制約されることなく、多数ビットによる豊富な階調の映像信号を取り扱うソースドライバＬＳＩを作成できるようになる。
　　　【００５１】
　なお、本実施例では、分圧回路２における各基準電圧Ｖ０〜Ｖ１５の出力にそれぞれ電流増幅器２１を設けたが、駆動回路１の電流増幅器１５の入力インピーダンスが十分に大きい場合には、これらの電流増幅器２１を省略することもできる。
　　　【００５２】
　図４及乃至図６に本発明の第２実施例を示す。図４は駆動回路のブロック図、図５及び図６はそれぞれアナログスイッチのＯＮ時における等価回路である。なお、上記図７，図８及び図１〜図３に示した従来例、参考例及び実施例と同様の機能を有する構成部材には同じ番号を付記する。
　　　【００５３】
　本実施例は、図１に示した参考例と同様に、カラー液晶表示装置のソースドライバＬＳＩに用いられ、３ビットのディジタルデータを８段階のアナログ駆動信号に変換して出力する駆動回路１について説明する。
　　　【００５４】
　３ビットのディジタルデータＤ０〜Ｄ２は、図１に示した参考例と同様に、サンプリングフリップフロップ１１及びホールドフリップフロップ１２を介してデコーダ１３にパラレルに入力されるようになっている。
　　　【００５５】
　ただし、本実施例のデコーダ１３は、５つの出力によって構成され、ディジタルデータＤ０〜Ｄ２の値に対応して出力を１つ又は２つだけ“１”とするようになっている。従って、このデコーダ１３の出力に制御入力が接続されるアナログスイッチ１４も５個設けられ、各アナログスイッチ１４には、５種類の基準電圧Ｖ０、Ｖ２、Ｖ４、Ｖ６、Ｖ７がそれぞれ入力されるようになっている。そして、ディジタルデータＤ０〜Ｄ２がデコーダ１３に入力されると、１個又は２個のアナログスイッチ１４が導通して５種類の基準電圧Ｖ０、Ｖ２、Ｖ４、Ｖ６、Ｖ７のいずれか１又は２種類を出力することになる。
　　　【００５６】
　また、上記各アナログスイッチ１４は、ＯＮ抵抗が共に抵抗値Ｒとして等しくなるように形成されているが、基準電圧Ｖ０を入力するアナログスイッチ１４のみＯＮ抵抗が２倍の抵抗値２Ｒとなるように形成されている。そして、この５個のアナログスイッチ１４の出力は、一括されて電流増幅器１５の入力に接続され、この電流増幅器１５の出力がアナログ駆動信号Ｏｎとして駆回路１から出力されることになる。
　　　【００５７】
　上記構成の駆動回路１の動作を説明する。
　　　【００５８】
　図１に示した参考例と同様に、ディジタルデータＤ０〜Ｄ２は、サンプリングフリップフロップ１１でサンプリングされホールドフリップフロップ１２で保持されてデコーダ１３に送られるようになっている。
　　　【００５９】
　ただし、本実施例では、デコーダ１３がこのディジタルデータＤ０〜Ｄ２に対応して１個又は２個のアナログスイッチ１４を導通させる。ここで、ＯＮ抵抗が同じ抵抗値Ｒとなるアナログスイッチ１４が同時に導通した場合には、例えば図５に示すように、これらのアナログスイッチ１４に入力される基準電圧が等分に分圧された電圧が出力されることになる。また、例えば図６に示すように、ＯＮ抵抗が２倍の抵抗値２Ｒとなるアナログスイッチ１４と他のアナログスイッチ１４とが同時に導通した場合には、これらのアナログスイッチ１４に入力される基準電圧が２対１に分圧された電圧が出力されることになる。そして、このデコーダ１３に入力するディジタルデータＤ０〜Ｄ２の各値に応じた出力電圧は、表２に示す通りとなる。
　　　【００６０】
　【表２】
　　　
　　　【００６１】
　この結果、本実施例の場合にも、基準電圧源の電流容量が小さなもので足りるだけでなく、図２に示した第１実施例と同様に、外部の電源から５種類の電圧Ｖ０、Ｖ２、Ｖ４、Ｖ６、Ｖ７を供給するだけで、ソースドライバＬＳＩ内部で８段階の電圧を出力することができるようになるので、ＬＳＩの入力端子数を削減することができるようになる。
　　　【００６２】
　なお、本実施例で電圧Ｖ０を入力するアナログスイッチ１４のＯＮ抵抗のみを他のアナログスイッチ１４の２倍に設定したのは、液晶表示装置の低電圧部分での特性が非線形となるので、これを補償するためである。また、上記第１実施例や本実施例では、それぞれ基準電圧源から５種類の電圧を供給するようにしているが、これは、液晶表示装置における入力電圧と階調表示との関係の非線形性の補正やガンマ補正を外部からこれらの電圧を調整して行うことができるようにするためである。従って、外部の電源が供給する電圧の種類はさらに少なくすることが可能であり、例えば第１実施例における電圧Ｖ４と電圧Ｖ１２との間の特性が実用上線形とみなしてよいとすれば、電圧Ｖ８を省略して４種類の電圧を供給するだけでよくなる。
　　　【００６３】
　　【発明の効果】
　以上の説明から明らかなように、本発明の表示装置の駆動回路によれば、各階調ごとに大容量の電源を用意する必要がなくなり、電源回路を簡素化することができるようになる。また、分圧によって各階調に対応する多数の電圧を得ることができるので、駆動回路を集積化した場合にも、電源用の入力端子数を少なくすることができるようになる。
【図面の簡単な説明】
　　【図１】
　本発明の参考例を示すものであって、駆動回路のブロック図である。
　　【図２】
　本発明の第１実施例を示すものであって、駆動回路のブロック図である。
　　【図３】
　本発明の第１実施例を示すものであって、図２の駆動回路を組み合わせたソースドライバＬＳＩのブロック図である。
　　【図４】
　本発明の第２実施例を示すものであって、駆動回路のブロック図である。
　　【図５】
　本発明の第２実施例を示すものであって、アナログスイッチのＯＮ時における等価回路である。
　　【図６】
　本発明の第２実施例を示すものであって、アナログスイヅチのＯＮ時における等価回路である。
　　【図７】
　従来例を示すものであって、ソースドライバＬＳＩのブロック図である。
　　【図８】
　従来例を示すものであって、駆動回路のブロック図である。
　　【符号の説明】
　　１　駆動回路
　　２　分圧回路
　１３　デコーダ
　１４　アナログスイッチ
　１５　電流増幅器