(57)【要約】  本発明は複数台の基本回路（Ｅ）を備える粒子検出回路に関係する。各基本回路（Ｅ）は、関連したカウンタ（４）とカウンタ（４）の出力に接続されている第１の入力を備える加算回路（５）とに接続されている粒子検出素子（１）を含む。本発明によれば、それぞれがサブピクセルを形成する基本回路（Ｅ）は、ピクセルを形成するように、それらの加算回路（５）を直接に接続することにより一緒にグループ化される。ピクセルの最後の基本回路の加算回路の出力によって形成されるピクセルの出力は、ピクセルの基本回路全部によって検出された粒子の個数を表すカウント信号を提供する。その上、ピクセルの一部の基本回路は、ピクセルの一部のゾーンによって検出された粒子だけがカウントされるように、その加算回路（５）の第１の入力を選択的にゼロ化することにより抑制される。
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【特許請求の範囲】
【請求項１】
各々が、対応する検出素子によって検出された粒子の個数を表す計数信号を送出する関連した計数手段（４）に接続されている粒子（ｐ）検出素子（１）を有する複数個の基本回路（Ｅ）を備える粒子検出回路であって、
各基本回路（Ｅ）が第１及び第２の入力と出力とを有する加算回路（５）を備え、前記基本回路（Ｅ）の前記加算回路の前記第１の入力が前記関連した計数手段（４）の出力に接続され、予め設定された個数の基本回路（Ｅ）がピクセル（Ｐ）を構成し、前記ピクセル内で、前記加算回路（５）が、前記ピクセルの最初の基本回路の前記加算回路の前記第２の入力によって形成されている前記ピクセルの入力と、前記ピクセルの最後の基本回路の前記加算回路の前記出力によって形成され、前記ピクセル（Ｐ）の基本回路全部によって検出された前記粒子の個数を表す計数信号を供給する前記ピクセルの出力との間に直列接続されていることを特徴とする粒子検出回路。
【請求項２】
各基本回路（Ｅ）が対応する加算回路（５）の前記第１の入力のリセットのための選択的リセット手段（６，Ｒ１）を備えることを特徴とする請求項１に記載の粒子検出回路。
【請求項３】
前記リセット手段が、前記計数手段（４）の前記出力と前記対応する加算回路（５）の前記第１の入力との間に接続されたバッファメモリ（６）と、前記バッファメモリ（６）のリセットのためのリセット入力（Ｒ１）とを備えることを特徴とする請求項２に記載の粒子検出回路。
【請求項４】
ピクセルの前記入力をゼロ又は前のピクセルの前記出力へ選択的に接続するように設計されたスイッチング手段（８）を備えることを特徴とする、請求項１乃至３のいずれか一項に記載の粒子検出回路。
【請求項５】
ピクセルの前記出力をバス（７）又は次のピクセルの前記入力へ選択的に接続するように設計されたスイッチング手段（８）を備えることを特徴とする請求項４に記載の粒子検出回路。
【請求項６】
ピクセル（Ｐ）の前記入力がゼロに接続され、その出力がバス（７）に接続されていることを特徴とする請求項１乃至５のいずれか一項に記載の粒子検出回路。
【請求項７】
少なくとも２個のピクセル（Ｐ１，Ｐ２，Ｐ３，Ｐ４）が前記スイッチング手段（８）によってゼロと前記バス（７）との間に直列接続されていることを特徴とする請求項５に記載の粒子検出回路。
【請求項８】
ピクセルの前記基本回路（Ｅｉｊ）が行（ｉ）と列（ｊ）とからなるマトリックスの形に配置されるならば、ピクセルの前記入力と前記出力とが前記ピクセルの同じアクセス側に配置されていることを特徴とする請求項１乃至７のいずれか一項に記載の粒子検出回路。
【請求項９】
Ｎが偶数であるとして、それぞれがＮ／２×Ｎ／２台の基本回路を備える４個のピクセル（Ｐ１〜Ｐ４）がバス（７）の両側に配置されていることを特徴とする、請求項１乃至８のいずれか一項に記載の粒子検出回路。
【請求項１０】
バス（７）に関して対称性のあるマトリックスの形に配置された複数個のピクセル（Ｐ１〜Ｐ４）を備え、
ピクセルの前記基本回路の前記加算回路の間の直列接続が前記ピクセルの加算経路を画成するならば、ピクセルの前記加算経路が別のピクセルの前記加算経路からの平行移動、軸対称、又は１８０°の回転によって得られることを特徴とする、請求項１乃至９のいずれか一項に記載の粒子検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数台の基本回路を備え、各基本回路が対応する検出素子によって検出された粒子の個数を表す計数信号を送出する関連した計数手段に接続されている粒子検出素子を備える、粒子検出回路に関する。
【背景技術】
【０００２】
様々な画像形成装置が、特に、放射線医学分野（X線撮影、蛍光透視）において、行と列のマトリックスの形に配置され、それぞれがピクセルに対応している基本回路を備える粒子（Ｘ線又はガンマ光子）検出回路を使用する。一部は電荷を積分することにより動作し、それらの動作範囲は、熱雑音（典型的に、ｒｍｓ値で約１００μＶ）によって下向き方向に、かつ、電源電圧（たとえば、約１Ｖ）によって上向き方向に制限されている。その他はイベント計数によって動作するので、カウンタの特性によって、特に、カウンタの容量によって制限されている。
【０００３】
図１に示されているように、従来型の検出回路は、検出された粒子ｐを電気パルスに変換する検出器素子１を備える。検出器素子１の出力は、一般に低雑音前置増幅器２によって、コンパレータ３の入力に接続され、コンパレータはスレッショルド電圧Ｖｓに接続されたさらなる入力を有する。コンパレータ３は、このようにして、粒子の検出が十分な振幅をもつパルスを生成するたびに、バイナリ信号をカウンタ４の計数入力に供給する。カウンタ４は、このようにして、出力に検出器素子１によって検出された粒子の個数を表すバイナリ信号を供給する。従来的には、カウンタ４はリセット入力Ｒを備える。回路の空間解像度は、マトリックス及び画像の基本的な点に対応するピクセルによって定義される。
【０００４】
図２〜図４は、従来技術による検出回路の時間的な挙動を説明している。図１による検出回路の検出器素子の出力パルスＡが図２に示され、各パルスは入射粒子の検出に対応している。検出器からカウンタまでの処理回路全体は、検出器素子１内のキャリアの伝送時間と電子回路の処理時間とに関連し、従来的にはサービス時間又は不感時間と呼ばれ、その間にシステムが利用できない処理時間τを必要とする。不感時間τが粒子フラックスλと比べて無視できる限り、すなわち、τ＜＜１／λであるとき、検出回路は粒子のすべてを正確に検出する。不感時間τが、これに反して、粒子フラックスλと比べて無視できないならば、すなわち、不等式τ＜＜１／λがもはや立証できないならば、カウンタ４によって現実にカウントされた入射粒子の個数に対応する計数レートは、麻痺するシステムの図１による検出回路のコンパレータ３からの出力信号Ｂを表す図３に示されているように、システムを麻痺させるまで減少する。実際には、粒子が前の粒子の検出の処理時間中に検出器素子１によって検出されるならば、検出回路は最後に検出された粒子を無視する。そのとき、パイルアップが発生する。この現象は麻痺しないシステム（図４）より麻痺するシステム（図３）において早く現れる。
【０００５】
カウントされた粒子の個数ｍは、入射粒子の個数ｎと回路によって持ち込まれた不感時間τの関数である。よって、麻痺するシステムでは、
ｍ＝ｎｅ−ｎτ
であり、一方、麻痺しないシステムでは、
ｍ＝ｎ／（１＋ｎτ）
である。図５は、麻痺しないシステム（曲線Ｃ１）と麻痺するシステム（曲線Ｃ２）における、カウントされた粒子の個数ｍの変動を検出器素子１によって検出された入射粒子のフラックスλの関数として示している。破線は、検出された入射粒子のすべてがカウントされる理論的なケース（ｍ＝ｎ）を表している。
【０００６】
欧州特許出願公開第１４２４５６８号明細書は、中程度から強度の粒子フラックスに対する標準的な空間解像度とピクセルグループ分けとを伴い、フラックスが弱い場合（雑音を含む画像）に信号対雑音比を高めるために、検出器素子と関連付けられたカウンタから上流へ配置された論理ＯＲゲートを使用する粒子検出器を開示する。前者のケースでは、検出器はイベントのパイルアップに敏感に反応し、後者のケースでは、空間解像度が低下させられる。すべてのケースにおいて、不感時間は不変であり、粒子フラックスが非常に高いときに検出器は正確に動作しない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、従来の検出回路の欠点を改善し、より詳細には、優れた空間解像度で高粒子フラックスの検出を可能にすることである。
【課題を解決するための手段】
【０００８】
本発明によれば、上記目的は、各基本回路が第１及び第２の入力と出力とを有する加算回路を備え、基本回路の加算回路の第１の入力が関連した計数手段の出力に接続され、予め設定された台数の基本回路がピクセルを構成し、ピクセル内で、加算回路が、ピクセルの最初の基本回路の加算回路の第２の入力によって形成されているピクセルの入力と、ピクセルの最後の基本回路の加算回路の出力によって形成され、ピクセルの基本回路全部によって検出された粒子の個数を表す計数信号を供給するピクセルの出力との間に直列接続されていることによって達成される。
【０００９】
本発明の発展によれば、各基本回路は対応する加算回路の第１の入力の選択的リセット手段を備える。
【００１０】
その他の利点及び特長は、非限定的な実施例として記載され、添付図面に表された、発明の特定の実施形態についての以下の説明からより明瞭に理解できる。
【発明を実施するための最良の形態】
【００１１】
図６に示されているように、本発明による検出回路の各基本回路Ｅは、少なくとも１個の検出器素子１と、好ましくは、図１の場合のように、前置増幅器２及びコンパレータ３によって、さらにまた加算回路５によって接続され、第１及び第２の入力と出力とを有するカウンタ４とを備える。カウンタ４の出力に供給され、対応する検出素子１によって検出された粒子ｐの個数を表す計数信号は、対応する加算回路５の第１の入力に供給される。
【００１２】
検出回路はピクセルを形成する複数台の基本回路Ｅを備え、ピクセル内では、加算回路が、ピクセルの最初の基本回路の加算回路５の第２の入力によって形成されているピクセルの入力と、ピクセルの最後の基本回路の加算回路の出力によって形成されているピクセルの出力との間に直列接続されている。ピクセルの最初の基本回路の第２の入力はゼロに接続され、一方、ピクセルのその他の基本回路の加算回路５の第２の入力は前の基本回路の加算回路５の出力に接続されている。ピクセルの最後の基本回路の加算回路の出力は、したがって、ピクセルの出力を形成し、ピクセルの基本回路Ｅの組によって検出された入射粒子の個数を表す計数信号を供給する。
【００１３】
図７では、１６個の基本回路が４行４列のマトリックスを形成し、各基本回路Ｅｉｊはその行インデックスｉと列インデックスｊとによって参照される。図７の実施例では、ピクセルの最初の基本回路は基本回路Ｅ３２である。その加算回路５の出力は、基本回路Ｅ２２、Ｅ２３、Ｅ３３、Ｅ４３、Ｅ４２、Ｅ４１、Ｅ３１、Ｅ２１、Ｅ１１、Ｅ１２、Ｅ１３、Ｅ１４、Ｅ２４及びＥ３４の直列接続された、よって、各基本回路Ｅを１回だけ通過する渦巻き経路を形成する加算回路を用いて、ピクセルの最後の基本回路Ｅ４４の加算回路５の第２の入力に接続されている。基本回路Ｅ３２の加算回路の第２の入力はゼロに接続されている。
【００１４】
図８に示された代替的な実施形態では、ピクセルの最初の基本回路は基本回路Ｅ４１である。その加算回路５の出力は、基本回路Ｅ３１、Ｅ２１、Ｅ１１、Ｅ１２、Ｅ２２、Ｅ３２、Ｅ４２、Ｅ４３、Ｅ３３、Ｅ２３、Ｅ１３、Ｅ１４、Ｅ２４及びＥ３４の直列接続された、よって、各基本回路Ｅを１回だけ通過する別の経路を形成する加算回路を用いて、ピクセルの最後の基本回路Ｅ４４の加算回路５の第２の入力に接続されている。基本回路Ｅ４１の加算回路の第２の入力はゼロに接続されている。
【００１５】
経路は、ピクセルの基本回路のそれぞれを１回だけ通過するならば、当然にどのような経路でもよい。このカスケーディング構造は、サブピクセルを形成する基本回路全部を通過し、カウンタ全部の内容が一緒に加算されることを可能にする。カウンタ全部の内容の和は、着目している基本回路全部の検出器素子１全部によって検出された入射粒子の個数を表し、よって、ピクセルの最後の基本回路の加算回路の出力で得られる。このようにして接続された基本回路全部の組は、ピクセル、すなわち、バスによって伝送され、最終的な画像を構成するために使用される時間的に正確な計数情報を供給する検出回路の点を画成する。各ピクセルのサイズは、検出回路の、したがって、最終的な画像の空間解像度を定める。高空間解像度を達成するため、ピクセルの寸法は小さな寸法からなり、電子検出回路がそのとき特定用途向け集積回路（ＡＳＩＣ）によって実現される。
【００１６】
各ピクセルは、このようにして、Ｋ個のサブピクセル（図７及び図８においてＫ＝１６）に分割される。よって、ピクセルに到達する粒子のフラックスλは、各サブピクセルのレベル、すなわち、各基本回路ＥのレベルではＫによって分割され、フラックスはλ／Ｋに低減される。各基本回路Ｅにおいて、検出器素子１内のキャリアの伝送時間と電子回路の処理時間とに関連した不感時間τは、もはや１／λとではなく、Ｋ／λと比較されるべきである。不感時間τは、その結果、ピクセルを構成する基本セルの個数Ｋが大きくなるにつれて、より容易に無視できるようになる。実際に、そのとき不等式τ＜＜Ｋ／λを立証することはより容易である。実際には、あらゆることが単一の計数チャンネルだけを構成するピクセルの不感時間τがＫによって分割されたかのように起こる。このことは、図３及び４に関連して既に説明したパイルアップ現象がかなり遅く現れることを可能にする。
【００１７】
したがって、検出回路の解像度は、管理されるべき粒子フラックスによって制限されなくなる。ピクセルをサブピクセルに分割し、その結果、ピクセルではなくサブピクセルを構成する基本回路のサイズを縮小することは、各基本回路によって所与の時間中に管理されるべきパルスの量を同じ空間解像度の場合に擬似的に削減させることを可能にする。しかし、発明は、基本回路のマトリックスのピッチを縮小することだけにあるのではなく、初期のピクセルを表す単一信号を供給するために基本回路を一緒にグループ化することにもある。さらに、パルス幅に関係する制約を解決するために、加算は基本回路のそれぞれによって送出された計数信号から実行される。このようして、知られている検出回路の場合より非常に大きな粒子フラックスを測定することが可能であり、基本回路のカウンタ４が、典型的に約２０ｎｓ〜３０ｎｓであるパルス幅より遙かに遅い、たとえば、約１００μｓのレートでリセットされるときに、なお一層そうである。
【００１８】
図９に示された代替的な実施形態では、各基本回路Ｅは、カウンタ４の出力と対応する加算回路５の第１の入力との間に接続されたバッファメモリ６をさらに備える。バッファメモリ６は、好ましくは、ホールド入力Ｈとリセット入力Ｒ１とを備える。入力Ｒ、Ｈ及びＲ１は、図示されていない中央制御回路によって制御される。通常動作時に、バッファメモリ６は、カウンタ４の内容を記憶し、加算回路５へ転送する。
【００１９】
ホールド入力Ｈは、バッファメモリ６から上流と下流の動作を分離できるようにする。よって、着目している基本回路内の計数シーケンスは、ピクセルＥ内の加算シーケンスとは独立に、カウンタ５のデータがバッファメモリ６へ転送された直後に再開できる。この加算シーケンスは、好ましくは、中央制御回路に接続された、加算回路５の加算入力Ａｄｄによって制御される。計数不感時間はそれによって最小限に抑えられる。
【００２０】
バッファメモリ６のリセット入力Ｒ１は、その役割として、バッファメモリ６の内容、したがって、出力を選択的にゼロリセットできるようにする。これは、次にその結果として、下流に接続された対応する加算回路５の第１の入力のリセットをもたらす。この加算回路５の出力信号は、このとき、加算回路の第２の入力に供給される信号と同一である。この加算回路５は、したがって、トランスペアレントである。よって、プログラミングにより、上述の通りに加算回路全部が直列接続されているピクセルの基本回路Ｅから、これらの回路の一部分（入力Ｒ１が非アクティブ状態である回路、すなわち、バッファメモリ６の出力がリセットされていない回路）だけを選択し、トランスペアレントになるその他の回路（入力Ｒ１がアクティブ状態であり、バッファメモリ６の出力のリセットを引き起こす回路）を無効にすることが可能である。ピクセルの出力上の計数信号は、このとき、（入力Ｒ１が非アクティブ状態である）選択された基本回路によって検出された粒子だけを考慮し、（入力Ｒ１がアクティブ状態である）トランスペアレント基本回路によって検出された粒子を無視する。加算経路は、それによってプログラマブルであり、ピクセルのある特定の基本回路の加算回路５の第１の入力を選択的にリセット化することによりその特定の基本回路を無効にし、ピクセルの一部のゾーンによって検出された粒子だけがカウントされるようにする。
【００２１】
バッファメモリ６は、カウンタ４と加算回路５のアーキテクチャに依存して、直列又は並列のメモリドットの組を用いて実現される。各メモリドットは、たとえば、ホールド入力Ｈに印加されたバイナリ信号のフロントの１つで入力をサンプルするスイッチが前置されたキャパシタによって実現される。このメモリドットの内容は再初期化可能であり、すなわち、全く同期制約を伴うことなく、リセット入力Ｒ１に印加されたリセット信号を用いて論理レベルゼロへリセット可能である。
【００２２】
図１０及び図１１は、図９による基本回路によって形成され、一部分だけが選択されている二つのピクセルを説明する図である。加算経路は、したがって、選択された部分（図１０及び図１１において実線によって図式化されている）と、トランスペアレント基本回路（破線によって図式化されている）とを備える。たとえば、図１０によるピクセルは、図８によるピクセルに類似しているが、右下象限の４個の基本回路Ｅ４３、Ｅ３３、Ｅ３４及びＥ４４だけが選択されている（それらの入力Ｒ１が非アクティブ状態である）。基本回路Ｅ１１、Ｅ１２、Ｅ１３、Ｅ１４、Ｅ２１、Ｅ２２、Ｅ２３、Ｅ２４、Ｅ３１、Ｅ３２、Ｅ４１及びＥ４２のバッファメモリのリセット入力Ｒ１は、対応する基本回路をトランスペアレントにするように、アクティブ状態である。
【００２３】
ピクセルＰの基本回路の個数はいくつでもよく、基本回路の配置はどのような形でもよい。図１１は、たとえば、３行の５個の基本回路により形成され、よって、Ｅ１１からＥ３５までの３×５台の基本回路のマトリックスを形成する長方形ピクセルＰを示している。加算経路は、図１１に示された実施例では、基本回路Ｅ３１、Ｅ２１、Ｅ１１、Ｅ１２、Ｅ２２、Ｅ３２、Ｅ３３、Ｅ２３、Ｅ１３、Ｅ１４、Ｅ２４、Ｅ３４、Ｅ３５、Ｅ２５及びＥ１５の加算回路を連続的に接続する。中央行のピクセルだけを観察するため、ピクセルの中央行の基本回路Ｅ２１、Ｅ２２、Ｅ２３、Ｅ２４及びＥ２５だけが選択され（入力Ｒ１が非アクティブ状態）、その他の基本回路全部（Ｅ１１、Ｅ１２、Ｅ１３、Ｅ１４、Ｅ１５、Ｅ３１、Ｅ３２、Ｅ３３、Ｅ３４及びＥ３５）は、対応する入力Ｒ１をアクティブ状態にすることによってトランスペアレントにされている。
【００２４】
本発明による検出回路の計数の効率は図１２に示されている。曲線Ｃ３は、発明による検出回路において、カウントされた粒子の個数と入射粒子の個数との間の比ｍ／ｎの変動を、ピクセルの基本セルの個数Ｋと対比して表している。この曲線は、欧州特許公開第１４２４５６８号明細書による検出回路においてピクセルのグループの場合（曲線Ｃ４）に見られるものとは異なり、計数の効率がピクセル中のサブピクセルの個数と共に増加することを明らかにする。
【００２５】
さらに、上記の検出回路において、カウンタ４から下流での粒子の加算は、最終的な和の際に各サブピクセルに同じ重みを与えるので、１個のピクセルの種々の基本セルによって受け取られたフラックスの一様な和を構成する。
【００２６】
これに反して、上記の文献では、ピクセルのグループによって検出された粒子の個数の和は、各ピクセルのコンパレータの出力に直結して、すなわち、対応するカウンタから上流に配置された論理ＯＲゲートを用いて実行される。これは、下流のピクセルが取り上げられるので、フローレートの増加の原因となる。この現象によって、下流のピクセルから生じた粒子の検出は上流のピクセルより徐々に考慮されなくなる。したがって、最終的な結果は、上流から下流へ減少する係数が割り当てられた、種々のピクセルによって受け取られたフラックスの重み付き和である。
【００２７】
知られている方法では、ある特定の個数のピクセルを一緒にグループ化することが望ましい。このとき、ピクセル全体が独立している検出回路から、ある特定の個数のピクセルが直列接続されている検出回路へ移ることが可能である。このケースでは、検出回路の空間解像度はそれに応じて低下させられる。
【００２８】
図１３では、４個の独立したピクセルＰ１〜Ｐ４がバス７の両側に配置されている。各ピクセルの入力（黒丸によって図式化されている）は、前述の通りゼロに接続され、一方、その出力（矢印によって図式化されている）はバス７に接続されている。好ましい実施形態では、粒子フラックスに適合し、ある解像度から別の解像度へ移行するために、検出回路は、図示されない制御回路によって制御されるスイッチ８を備えているので、種々のピクセルを自由自在に接続されるようにする。各ピクセル内の加算経路は、好ましくは、ピクセルの入力と出力が共に、中央のバス７の付近でピクセルの同じ側、すなわち、アクセス側に配置されるようにする。よって、図１３において、ピクセルＰ２及びＰ３の入力及び出力は、バス７の左側で列２にすべて並べられ、一方、ピクセルＰ１及びＰ４の入力及び出力は、バスの右側で列３にすべて並べられている。
【００２９】
図１４に示されているように、スイッチは、各ピクセルの入力が、ゼロ又は前のピクセルの出力に選択的に接続されることを可能にし、その他のスイッチは、各ピクセルの出力が、バス７又は次のピクセルの入力に選択的に接続されることを可能にする。図１４に示された実施例では、ピクセルのグループの入力を構成するピクセルＰ１の入力はゼロに接続され、一方、ピクセルのグループの出力を構成するピクセル４の出力はバス７に接続されている。同時に、ピクセルＰ１、Ｐ２及びＰ３の出力は、次のピクセルＰ２、Ｐ３及びＰ４の入力にそれぞれ接続されている。グループの空間解像度は、このとき、４個の独立したピクセルによって構成された図１３による検出回路の空間解像度の４分の１と同じである。
【００３０】
ピクセル全体が独立している標準解像度から、低下した解像度を有するピクセルのグループ化まで移行できるようにする４個のピクセルＰ１〜Ｐ４の適当な配置が図１５に示されている。Ｎが偶数であるとして、それぞれがＮ／２×Ｎ／２個の基本回路を有する４個のピクセル（Ｐ１〜Ｐ４）が、バス７の両側に配置されている。この組は、かくして、Ｎ２個の基本回路の正方形を形成する。４個のピクセルは、独立していてもよく、解像度が低下したピクセルのグループを形成するためにスイッチ８によってグループ化されていてもよい。
【００３１】
より一般的には、複数個のピクセルがバス７に関して対称性を有するマトリックスの形に配置されている。図１３及び１５において、ピクセルＰ２及びＰ３はバス７の左側でそれぞれ上と下に配置され、一方、ピクセルＰ１及びＰ４はバス７の右側でそれぞれ上と下に配置されている。ピクセルＰの基本回路Ｅの加算回路６の間の直列接続はピクセルの加算経路を画成する。図１５において、ピクセルＰ３の加算経路（Ｆによって図式的に表されている）は、バス７と平行な方向へのピクセルＰ２の加算経路の平行移動によって得られ、その逆もまた同様である。ピクセルＰ１及びＰ４の加算回路（上下逆のＦによって図式的に表されている）は、それぞれ、ピクセルＰ２及びＰ３からの１８０°の回転によって得られる。一般的に、マトリックスのピクセルの加算経路は、マトリックスの別のピクセルの加算経路からの平行移動、軸対称、又は、１８０°の回転によって得られる。この対称性は、特に、多数のピクセルを備える検出回路の製造を簡略化できるようにさせ、回路の空間解像度を要求に応じて変更できるようにする。
【００３２】
発明による検出回路は、あらゆるタイプのピクセル化され、特に、複数の空間解像度をもつ映像化システムで使用され得る。発明による検出回路は、より詳しくは、
−粒子フラックスが高く
【数１】
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、最小損失率の達成が優先事項であるとき（医療映像化システム）、又は、
−フラックスが低く（λ＜＜１／τ）、最小不感時間の達成が最重要であるとき（天体物理学）
に使用されるように設計されている。
【図面の簡単な説明】
【００３３】
【図１】従来技術による検出回路を説明する図である。
【図２】従来技術による検出回路の検出器素子の出力で獲得された信号を説明する図である。
【図３】従来技術による検出回路の（麻痺するシステムの場合の）コンパレータからの出力で獲得された信号を説明する図である。
【図４】従来技術による検出回路の（麻痺しないシステムの場合の）コンパレータからの出力で獲得された信号を説明する図である。
【図５】従来技術による検出回路におけるカウントされた粒子の個数ｍの変動を検出器素子によって検出された入射粒子のフラックスλに対比して説明する図である。
【図６】本発明による検出回路の基本回路の特定の実施形態を示す図である。
【図７】本発明による検出回路のピクセルの１６台の基本回路の加算回路の直列接続の実施例を示す図である。
【図８】本発明による検出回路のピクセルの１６台の基本回路の加算回路の直列接続の実施例を示す図である。
【図９】ピクセルの基本回路の一部が選択され、それ以外が無効にされることを可能にする本発明による検出回路の基本回路の代替的な実施形態を示す図である。
【図１０】図９による基本回路によって形成された２個のピクセルの選択された部分を説明する図である。
【図１１】図９による基本回路によって形成された２個のピクセルの選択された部分を説明する図である。
【図１２】本発明による検出回路（曲線Ｃ３）及び欧州特許公開第１４２４５６８号明細書による検出回路（曲線Ｃ４）をそれぞれ使って、カウントされた粒子の個数ｍと入射粒子の個数ｎとの間の比ｍ／ｎの変動をピクセルの基本セルの個数Ｋと対比して説明する図である。
【図１３】１倍から４倍まで変わる二つの空間解像度を定義することを可能にする本発明による検出回路の４台の基本回路の４個のピクセルの配置の特定の実施例を示す図である。
【図１４】図１３による回路のピクセルの入力と出力の電気的接続を概略的に説明する図である。
【図１５】本発明による検出回路の４個のピクセルの配置の特定の実施例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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