(57)【要約】  方法およびディスプレイは、ＺｎＯチャネルを備えた画素トランジスタを制御するＺｎＯチャネルを備えた行および列ドライバを利用し、次いで、アレイのＯＬＥＤをアドレス指定して、ディスプレイ画面の画像を生成する。ＺｎＯの行および列ドライバとＯＬＥＤとを備えるディスプレイバックプレーンが、アパーチャマスキングまたはフォトリソグラフィとアパーチャマスキングとの組み合わせを利用することにより構成されてもよい。これによって、ＺｎＯの行および列ドライバとＺｎＯ系画素トランジスタとのモノリシック集積が達成される。
2008519292.tif 000002
【特許請求の範囲】
【請求項１】
バックプレーン基板と、
前記バックプレーン基板上にパターン化され、且つ、ＺｎＯチャネルを備える、薄膜トランジスタの行および列ドライバのセットと、
前記バックプレーン基板上の前記薄膜トランジスタの行および列ドライバのセットとモノリシック集積され、且つ、ＺｎＯチャネルを備える、画素薄膜トランジスタのセットと、
前記バックプレーン基板上にパターン化された積層体を備える有機発光ダイオードのセットであって、各有機発光ダイオードを動作させて、前記セットの対応する１つまたは複数の画素薄膜トランジスタによって光を生成し、且つ、前記対応する１つまたは複数の画素薄膜トランジスタが、前記薄膜トランジスタの行および列ドライバのセットによってアドレス指定される、有機発光ダイオードのセットと、を具備するディスプレイ。
【請求項２】
前記有機発光ダイオードが、前記バックプレーン基板から遠ざかるように発光する、請求項１に記載のディスプレイ。
【請求項３】
前記有機発光ダイオードが、前記バックプレーン基板を通して発光する、請求項１に記載のディスプレイ。
【請求項４】
前記画素薄膜トランジスタのセットが、セルを個々に形成し、セル毎に薄膜トランジスタ４個と有機発光ダイオード１個を含む、請求項１に記載のディスプレイ。
【請求項５】
前記薄膜トランジスタの行および列ドライバの電子移動度が、４ｃｍ2／Ｖｓを超える、請求項１に記載のディスプレイ。
【請求項６】
ディスプレイを作製する方法であって、
バックプレーン基板上にＺｎＯチャネルの薄膜トランジスタの行および列ドライバのセットをパターン化する工程と、
前記バックプレーン基板上にＺｎＯチャネルの画素薄膜トランジスタのセットをパターン化する工程であって、前記画素薄膜トランジスタは、前記薄膜トランジスタの行および列ドライバと電気的に接続している工程と、
前記バックプレーン基板上に、前記画素薄膜トランジスタと電気的に接続している有機発光ダイオードのセットをパターン化する工程であって、各有機発光ダイオードは積層体を備える工程と、を含む方法。
【請求項７】
前記ＺｎＯチャネルの薄膜トランジスタの行および列ドライバのセットをパターン化する工程と、前記バックプレーン基板上に前記ＺｎＯチャネルの画素薄膜トランジスタのセットをパターン化する工程とが、フォトリソグラフィによって行なわれる、請求項６に記載の方法。
【請求項８】
前記ＺｎＯチャネルの薄膜トランジスタの行および列ドライバのセットをパターン化する工程と、前記バックプレーン基板上に前記ＺｎＯチャネルの画素薄膜トランジスタのセットをパターン化する工程とが、重合体アパーチャマスキングによって行なわれる、請求項６に記載の方法。
【請求項９】
前記バックプレーン基板上に前記有機発光ダイオードのセットをパターン化する工程が、重合体アパーチャマスキングによって前記有機発光ダイオードにおける前記積層体の内少なくとも１層を形成することによって行なわれる、請求項６に記載の方法。
【請求項１０】
ビデオディスプレイバックプレーンを作製する方法であって、
重合体アパーチャマスキングを利用して、バックプレーン基板上にＺｎＯチャネルの行および列ドライバとＺｎＯチャネルの画素薄膜トランジスタとを画定する工程と、
重合体アパーチャマスキングを利用して、前記バックプレーン基板上に有機発光ダイオードを画定する工程と、を含む方法。
【請求項１１】
重合体アパーチャマスキングを利用してＺｎＯチャネルの行および列ドライバとＺｎＯチャネルの画素薄膜トランジスタとを画定する工程が、前記行および列ドライバと前記画素薄膜トランジスタとの間の電気的接続をパターン化する工程を含む、請求項１０に記載の方法。
【請求項１２】
重合体アパーチャマスキングを利用して、前記バックプレーン基板上に有機発光ダイオードをパターン化する工程が、前記画素薄膜トランジスタと前記有機発光ダイオードとの間の電気的接続をパターン化する工程を含む、請求項１０に記載の方法。
【請求項１３】
重合体アパーチャマスキングを利用して、前記バックプレーン基板上に有機発光ダイオードを画定する工程が、前記画素薄膜トランジスタの電極層の上面に前記有機発光ダイオードを形成する層をパターン化する工程を含む、請求項１０に記載の方法。
【請求項１４】
前記行および列ドライバならびに前記画素薄膜トランジスタ上を覆って封止層をパターン化する工程をさらに含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイバックプレーン上に含まれる回路を備えるディスプレイに関する。より詳細には、本発明は、画素トランジスタを制御するために、行および列ドライバをバックプレーンの回路に含み、かつ、有機発光ダイオードを画素トランジスタによって動作する画素素子として回路に含むディスプレイのバックプレーンに関する。
【背景技術】
【０００２】
ディスプレイバックプレーンは、液晶ディスプレイ（ＬＣＤ）、有機発光ダイオード（ＯＬＥＤ）ディスプレイ、または他のディスプレイ技術といったディスプレイデバイスにおいて重要な部品である。ディスプレイバックプレーンには、その上に回路が作製されて、ディスプレイ画面に画像を表示させるプラットホームを提供している基板が含まれる。典型的には、バックプレーンは、ＯＬＥＤセルのような画素素子アレイに電気信号を与えて、画素またはピクセルに光を生成させて、見られる画像にする画素トランジスタアレイを備える。さらなる回路として、行および列ドライバがあり、典型的には、バックプレーンとは別に配置される。この行および列ドライバは、受信ビデオデータをデコードして、画素トランジスタをそれぞれ動作させることによって、ピクセルを個々に制御する。
【０００３】
典型的な場合において、画素トランジスタはバックプレーン自体に配置されるので、画素トランジスタを薄膜トランジスタ（ＴＦＴ）として形成することによって、薄型画面のコンピュータモニタおよびテレビモニタ、電話、および他の小型デバイスといった超薄型ディスプレイ画面を可能にする。典型的な場合において、行および列ドライバはバックプレーン上に配置されないため、必ずしもＴＦＴである必要はない。しかし、行および列ドライバは、ディスプレイ回路基板上に実装された集積回路チップ上といった、独立した空間を占有する。
【０００４】
行および列ドライバとバックプレーンアレイとの間の相互接続は複雑な場合がある。行および列数が増加するにつれて、その相互接続密度は増加する。行および列ドライバがガラスに接着したシリコンチップである場合でさえ、相互接続の複雑さの程度が極めて高くなり得る。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ディスプレイ画面の用途によっては、行および列ドライバチップに必要な空間を他の目的のために除去または確保することおよび／または行および列ドライバを画素トランジスタにさらに近接させることが望ましい。したがって、行および列ドライバは、画素トランジスタと共に直接バックプレーン上に移動させることが望ましい。しかし、行および列ドライバには、極めて早いスイッチング能力がなければならないため、アモルファスシリコンのような低移動度の半導体チャネルを利用した従来のＴＦＴ構造が問題となっている。
【０００６】
特に、ＯＬＥＤベースのディスプレイにとっては、電子移動度ができるだけ大きい半導体を備えたＴＦＴを有することが有利である。一般に、電子移動度は、トランジスタ速度および／またはトランジスタの大きさに直接影響する。アモルファスシリコンのような半導体の電界効果移動度は、０．５ｃｍ2／Ｖｓ程度である。ポリシリコンのような材料の移動度はより高い（２０ｃｍ2／Ｖｓより大きい）が、より高い処理温度およびより複雑な組み立て手順を必要とする。
【課題を解決するための手段】
【０００７】
本発明の実施形態は、ディスプレイ基板上にモノリシック集積される（すなわち、同時におよび実質的に同一の工程によってパターン化される）行および列ドライバおよび画素トランジスタを利用し、また前方境界面の要素としてＯＬＥＤを用いるディスプレイおよび方法を提供することによって、これらの問題およびその他の問題に対処する。行および列ドライバは、画素トランジスタ同様、酸化亜鉛（ＺｎＯ）チャネルを有するＴＦＴとして構成されており、このチャネルは、ディスプレイ信号を適切にデコードするために必要なスイッチング速度を達成するのに十分な高移動度を有し、ＯＬＥＤ画素を活性化させるものである。ＺｎＯ行および列ドライバは、アレイのＯＬＥＤを動作させてディスプレイ画面上に画像を形成するＺｎＯ系画素トランジスタをアドレス指定する。ＴＦＴは、再配置可能な重合体アパーチャマスクのようなアパーチャマスクを伴う工程によってパターン化されてもよい。あるいは、フォトリソグラフィを介してパターン化されてもよい。
【０００８】
一実施形態として、バックプレーン基板を備えるディスプレイがある。このバックプレーン基板上に、ＺｎＯチャネルを含む薄膜トランジスタの行および列ドライバのセットがパターン化されている。さらに、バックプレーン基板上には、ＺｎＯチャネルを含む画素薄膜トランジスタのセットが、薄膜トランジスタの行および列ドライバのセットとモノリシック集積されている。バックプレーン基板上には、有機発光ダイオードのセットがパターン化されている。各有機発光ダイオードは、積層体を備えており、動作させると、そのセットの対応する１つまたは複数の画素薄膜トランジスタによって光を生成し、且つ、その対応する１つまたは複数の画素薄膜トランジスタは、薄膜トランジスタの行および列ドライバのセットによってアドレス指定される。
【０００９】
他の実施形態として、ディスプレイを作製する方法がある。この方法は、バックプレーン基板上にＺｎＯチャネルの薄膜トランジスタの行および列ドライバのセットをパターン化する工程を含む。さらに、画素薄膜トランジスタが薄膜の行および列ドライバと電気的に接続するように、バックプレーン基板上にＺｎＯチャネルの画素薄膜トランジスタのセットをパターン化する工程を含む。また、この方法は、画素薄膜トランジスタと電気的に接続している有機発光ダイオードのセットをパターン化する工程を含む。各有機発光ダイオードは積層体を備える。
【００１０】
他の実施形態として、ビデオディスプレイバックプレーンを作製する方法がある。この方法は、重合体アパーチャマスキングを利用して、バックプレーン基板上にＺｎＯチャネルの行および列ドライバとＺｎＯチャネルの画素薄膜トランジスタとを画定する工程を含む。さらに、この方法は、重合体アパーチャマスキングを利用して、バックプレーン基板上に有機発光ダイオードを画定する工程を含む。
【００１１】
本発明の実施形態は、ＺｎＯの画素トランジスタおよびＯＬＥＤと同一の基板上に集積されたＺｎＯ行および列ドライバの組み合わせを有するディスプレイバックプレーンを提供する。これらの実施形態は、集積された行および列ドライバのコンパクト性と共にＯＬＥＤの優れた視野特性を提供する。さらに、いくつかの実施形態は、重合体アパーチャマスキングを利用してＺｎＯ行および列ドライバ、ＺｎＯの画素トランジスタおよびＯＬＥＤをパターン化するバックプレーンの構造を提供する。これらの実施形態のいくつかは、重合体アパーチャマスキング工程を効率良く用いることによって、バックプレーン構造の歩留まりが高くなり、製造時にＯＬＥＤ破損の可能性が減少すると共にＯＬＥＤの優秀性から恩恵を得ている。
【発明を実施するための最良の形態】
【００１２】
トランジスタをパターン化するため、当該技術において公知である種々の技術を利用してもよい。例えば、いくつかの実施形態において、フォトリソグラフィを利用してＴＦＴをパターン化した後、アパーチャマスクを利用してＯＬＥＤ層をパターン化してもよい。他の実施形態において、アパーチャマスクを利用して、ＯＬＥＤ積層体ならびに、行および列ドライバとして用いられるＴＦＴと画素ＴＦＴとをパターン化してもよいので、湿式化学処理は完全に回避し得る。
【００１３】
上述のように、本発明のいくつかの実施形態において、シャドウマスクのようなアパーチャマスクを用いてトランジスタを製造することができる。アパーチャマスクを利用する例示的な手順は、米国特許出願第２００３／０１５２６９１号明細書および同第２００３／０１５０３８４号明細書に記載され、ここに引用により組み込まれるものとする。さらにアパーチャマスキング工程を説明するために、図１は、ＯＬＥＤ積層体ならびに、ＴＦＴの行および列ドライバと画素ＴＦＴとをパターン化するアパーチャマスクを用いることができる、蒸着ステーションの簡略ブロック図である。特に、蒸着ステーション１０は、材料を蒸発させ、アパーチャマスクを介して蒸着基板上に蒸着させる蒸着工程を実施するように構成され得る。蒸着させた材料は、様々な要素を形成するために用いられる半導体材料、誘電材料、または導電性材料などのＯＬＥＤ層またはＴＦＴ層に必要な任意の材料であってもよい。例えば、有機材料または無機材料を蒸着してもよい。場合によっては、有機材料および無機材料の両方を蒸着できる。
【００１４】
アパーチャマスクパターンで形成されるアパーチャマスク２０は、ディスプレイバックプレーン基板１２の近くにアパーチャマスクを配設できるように、蒸着ステーション１０を貫通している。バックプレーン基板１２は、作製すべき所望のディスプレイ回路に応じて種々の材料のいずれかを含んでいてもよい。例えば、バックプレーン基板１２は可撓性材料または剛性材料を含んでいてもよい。ガラス基板、シリコン基板、硬質プラスチック基板、絶縁層で被覆した金属箔などの任意のバックプレーン基板も使用することができる。いずれの場合においても、バックプレーン基板１２は、まず、ＴＦＴがフォトリソグラフィを用いてバックプレーン基板１２上にパターン化され、次いで、ＯＬＥＤの少なくとも１層がアパーチャマスクを用いてパターン化されるような、予め形成された構成を備えていてもよく、または備えていなくてもよい。実施例によっては、ＯＬＥＤのすべての層がアパーチャマスクを用いてパターン化される場合がある。
【００１５】
蒸着ステーション１０は典型的に真空槽である。アパーチャマスク２０のパターンをバックプレーン基板１２の近くに得た後、蒸着ユニット１４によって材料１６を蒸発させる。例えば、蒸着ユニット１４は、加熱して材料を蒸発させるボートを備えていてもよい。蒸発させた材料１６は、アパーチャマスク２０の蒸着アパーチャを介してバックプレーン基板１２上に蒸着して、バックプレーン基板１２上の回路層の少なくとも一部分を画定する。材料１６は、蒸着すると、アパーチャマスク２０のパターンによって画定される蒸着パターンを形成する。アパーチャマスク２０は、上記のような蒸着工程を用いて小型回路要素を作製し易くするのに十分に小さいアパーチャおよび間隙を含んでいてもよい。さらに、アパーチャマスク２０における蒸着アパーチャのパターンは上記のように寸法が大きくてもよい。他の適当な蒸着技術として、電子ビーム蒸着法、様々な種類のスパッタリング法、およびパルスレーザー蒸着法が挙げられる。実施例１は、図２および図３について以下に参照するが、アパーチャマスクを利用することによってＴＦＴおよびＯＬＥＤをパターン化する、一例示的方法を詳細に説明している。
【００１６】
したがって、上述のようにアパーチャマスクを利用することは、行および列ドライバを構成するＴＦＴとディスプレイバックプレーンの画素ＴＦＴとを蒸着させる一つの方法である。さらに、上述のようにアパーチャマスクは、画素ＴＦＴに隣接する基板上に存在するＯＬＥＤの１つまたは複数の層をパターン化する一つの方法でもある。ＯＬＥＤを活性化する画素ＴＦＴに隣接して蒸着したＯＬＥＤの横断面図は、例えば、図２および図３に示される。装置によっては、アパーチャマスクを用いてＯＬＥＤ積層体のすべての層がパターン化されるものもある。
【００１７】
ポリイミドのような材料から構成される重合体アパーチャマスクを利用することが有益であり得る。ＯＬＥＤ積層体をパターン化する重合体アパーチャマスクを用いる利点としては、潜在的にアパーチャマスクによってＯＬＥＤ材料の破損が少なくなること、熱膨張といった様々な原因によるマスクの寸法変化を軽減するためにアパーチャマスクが伸長できること、が挙げられる。
【００１８】
アパーチャマスク処理とは別の方法として、ＺｎＯ系ＴＦＴ回路はフォトリソグラフィによって製造してもよく、ＯＬＥＤは上述のアパーチャマスク処理によって別途蒸着される。周知のフォトリソグラフィ技術をＺｎＯ系画素回路を画定するのに利用してもよい。かかるフォトリソグラフィ技術の例が、「半導体プロセス技術の基礎（Ｆｕｎｄａｍｅｎｔａｌｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｐｒｏｃｅｓｓｉｎｇ  Ｔｅｃｈｎｏｌｏｇｉｅｓ）」、バディー・エル・カレー（Ｂａｄｉｈ  Ｅｌ−Ｋａｒｅｈ）著、クルーワー・アカデミック・パブリッシャー社（Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ）、ボストン（１９９５年）の第４章の５９０〜５９２ページに開示されている。さらに、実施例２は、図２および図３について以下に参照するが、フォトリソグラフィを用いて、まずＴＦＴをパターン化した後、シャドウマスクを用いてＯＬＥＤ積層体をパターン化する例示的工程を詳細に説明している。したがって、図１のアパーチャマスク工程は、例示のためのものであって、ディスプレイのＴＦＴをパターン化する方法に関して限定を意図するものではない。
【００１９】
図２の例は、共通基板４２の上面における画素ＴＦＴおよびＯＬＥＤの蒸着を示す。この例では、ＯＬＥＤは上面発光している（すなわち、基板を通してではなく、基板から遠ざかるように発光している）。図１を参照して上述したように、基板４２はガラスおよび他の剛性材料のような様々な材料で構成されてもよく、または金属箔およびプラスチック（例えば、ポリイミド、ＰＥＮ）のような材料を用いて柔軟にしてもよい。基板４２上には、チタンおよび金のような材料で構成されるゲート電極４４が直接パターン化され、次いで、ゲート電極４４の上面には、ＳｉＯ2またはＡｌ2Ｏ3のようなゲート誘電体４６がパターン化されて、半導体チャネル４８からゲート電極４４を完全に絶縁する。半導体チャネル４８とは、ゲート誘電体４６の上面にパターン化されるＺｎＯの層である。
【００２０】
このチャネル４８の一方の側には、アルミニウムのような材料で構成されるドレイン電極５２がパターン化され、もう一方の側には、独立したソース電極５０がパターン化されており、ドレイン電極５２と同じ材料で構成されていてもよい。ソース電極５０は基板４２上に延在し、基板４２とＯＬＥＤ積層体５６との間に位置する。ソース／ドレイン電極５０、５２およびチャネル４８を備えるＴＦＴの層上を覆って、光結像性エポキシのような材料またはＳｉＯ2のような他の材料で構成される封止層５４がパターン化され、ＯＬＥＤ積層体５６がパターン化されたソース電極５０の領域より上に空隙を残しておく。ソースおよびドレインという用語の使用は、ある程度任意であることに留意すべきであるが、ＯＬＥＤ積層体５６と接触する電極は、選択される回路設計によって、ソースまたはドレインのいずれかでもよいことを理解すべきであろう。
【００２１】
典型的には、ソース電極およびドレイン電極の構成は、約１マイクロメーター〜約５０マイクロメーター（好ましくは、約５マイクロメーター〜約２０マイクロメーター）のチャネル長で分離されるようにパターン化される。フォトリソグラフィによってパターン化されたＴＦＴは、ゲート長が１マイクロメーターほどの小さなものであり、典型的には５マイクロメーターである。アパーチャマスクでパターン化したＴＦＴは、ゲート長が５〜６０マイクロメーターで、典型的なゲート長が２０〜３０マイクロメーターである可能性が高い。
【００２２】
図２の画素ＴＦＴを含むＴＦＴの層をパターン化する一つの例示的工程のステップは、ＴＦＴをアパーチャマスクの使用によってパターン化する実施例１に詳細に記載される。同様に、図２の画素ＴＦＴを含むＴＦＴの層をパターン化する他の例示的工程のステップは、ＴＦＴをフォトリソグラフィによってパターン化する実施例２に詳細に記載される。いずれの場合も、ＴＦＴを、ほぼ同時に、かつ、ほぼ同じ工程によって、ＴＦＴの行および列ドライバと画素ＴＦＴとがディスプレイ基板４２上にモノリシック集積されるようにパターン化してもよい。
【００２３】
ＯＬＥＤ積層体５６は、有機材料の積層体で構成される。一具体例の積層体５６内におけるこのような材料およびそれらの特定の順序は、実施例１および２に記載される。ＯＬＥＤ積層体５６によって電流用の経路を完成させるために、ＯＬＥＤ積層体５６の上部を覆って上部電極５５がパターン化されている。この上部電極５５は、光がその電極５５を通り抜けて発光するように、酸化インジウムスズ（ＩＴＯ）または薄い金属層といった透明材料で構成される。電流を受けると、ＯＬＥＤ積層体５６の材料が発光し始める。
【００２４】
図２の構成の動作時に、ドレイン電極５２に電圧が印加される。しかし、チャネル４８が非導電状態のままであるため、電圧をゲート電極４４にも印加しなければ、ソース電極５０へはほとんど電流が流れない。ゲート電極４４へ電圧を印加すると、チャネル４８は導電性を帯び、電流がこのチャネルを通過してソース電極５０へ流れ、そして、ＯＬＥＤ積層体５６を通過することによって、ＯＬＥＤが基板４２から遠ざかるように光５８を発する。したがって、このようにアドレス指定されたＯＬＥＤアレイによって、画像が表示される。
【００２５】
図３の例は、ＯＬＥＤが下面発光（つまり、基板を通して発光）する、ガラスまたは透明プラスチックのような材料で構成される、共通の透明基板６２の上面における画素ＴＦＴおよびＯＬＥＤの蒸着を示す。この基板６２上にゲート電極６４が直接パターン化され、次いで、このゲート電極６４の上面にゲート誘電体６６がパターン化されて、半導体チャネル６８からゲート電極６４を完全に絶縁する。この半導体チャネル６８もまた、ゲート誘電体６６の上面にパターン化されるＺｎＯの層である。このチャネル６８の一方の側には、ドレイン電極７２がパターン化され、もう一方の側には、独立したソース電極７０がパターン化されている。ソース電極７０は、ＯＬＥＤが電極７７および基板６２を通して発光するように、ＩＴＯ電極のような透明のＯＬＥＤ電極７７と接触させる。ソース／ドレイン電極７０、７２およびチャネル６８を備えるＴＦＴの層上を覆って、光結像性エポキシのような材料またはＳｉＯ2のような他の材料で構成される封止層７４もまたパターン化され、ＯＬＥＤ積層体７６がパターン化された透明電極７７の領域より上に空隙を残しておく。ＯＬＥＤ積層体７６の上面には、上部電極７５が蒸着する。
【００２６】
動作時に、ドレイン電極７２に電圧が印加される。しかし、チャネル６８が非導電状態のままであるため、電圧をゲート電極６４にも印加しなければ、ソース電極７０へはほとんど電流が流れない。ゲート電極６４へ電圧を印加すると、チャネル６８は導電性を帯び、電流がこのチャネルを通ってソース電極７０へ流れ、そして、ＯＬＥＤ積層体７６を通過することによって、ＯＬＥＤが電極７７および基板６２を通して光７８を発する。このようにアドレス指定されたＯＬＥＤマトリックスによって、画像が表示される。
【００２７】
特に上述されなかったが、ＯＬＥＤは、図２および図３のＯＬＥＤ積層体を囲む封止剤を備えることにより、周囲の要素への露出から保護され得ることが理解されよう。そして、図２および図３の封止層は、さらにＴＦＴおよびＯＬＥＤ積層体を封止する。
【００２８】
図４は、２つのＺｎＯ系画素ＴＦＴを用いた１つの発光セルの回路８０の具体例である。第１電圧源８２が、定期的にイネーブルパルスを送り、ＺｎＯ系画素ＴＦＴ８６をゲート制御する。ＺｎＯ系画素ＴＦＴ８６は、一旦スイッチがオンになると、コンデンサ８８と第２電圧源８４からのデータパルスに基づくＺｎＯ系画素ＴＦＴ９０のゲートとを充電する。ＺｎＯ系画素ＴＦＴ９０のゲートを充電すると、ＺｎＯ系画素ＴＦＴ９０が導電状態に切り替わるため、電流が画像を形成する光を生成する供給電圧９４からＯＬＥＤ９２を通って流れることができる。イネーブルパルスを送る第１電圧源８２は、図７〜図９について後述する行ドライバ回路からの出力を表し、データパルスを送る第２電圧源８４は、図７〜図９について後述する列ドライバ回路からの出力を表す。
【００２９】
図５は、図４に示す構成に基づく発光セルアレイの代表的な回路図である。例示のためにセルが４個示されており、この例では、セル毎に２つのＺｎＯ系画素ＴＦＴがある。各セルの１つのＺｎＯ系画素ＴＦＴは、ＺｎＯのＴＦＴ型行ドライバ回路の出力９５、９８からのイネーブルパルスによって駆動され、各セルのＯＬＥＤがそれぞれＺｎＯのＴＦＴ型列ドライバ回路の出力９７、９９からのデータパルスによってさらに駆動されて、電圧源９６から各ＯＬＥＤに電力を提供する。したがって、個々のＯＬＥＤを活性化させている行および列ドライバの出力によってデコードした結果、ＯＬＥＤアレイは画像を生成する。
【００３０】
図６は、ＺｎＯ系画素ＴＦＴに基づく、別の一発光セルの設計図を示し、かつ、ＯＬＥＤ性能を損なうかもしれないＺｎＯのＴＦＴパラメーター変動の変動を軽減する、代表的な回路図である。トランジスタのＺｎＯの態様を除く、図４および図６の一般的な回路は、当該技術において公知である。具体的には、図６のような回路レイアウトは、ＩＥＥＥ電子デバイスレターズ（ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ）、２１（１２）巻、５９０〜５９２（２０００年）にイ・ヘ（Ｙｉ  Ｈｅ）らによって図示および説明される。
【００３１】
図６の回路において、ＺｎＯトランジスタ１０６および１０８は、電圧源１０２からの信号でスイッチがオンになる。電流源１０４はこの間データを提供し、ＺｎＯトランジスタ１１４に電流源１０４からの電流を通過させ、所望の電流レベルで、ＺｎＯトランジスタ１１４を駆動するのに必要な電圧レベルまで蓄積コンデンサ１１０を充電する。この間、電源１１８がＺｎＯトランジスタ１１４のドレイン電極より低電圧であれば、電流はＺｎＯトランジスタ１１２に流れ込まない。この方法で、経時的に発生し得るトランジスタのしきい電圧シフトに対処する。その後、ＺｎＯ系画素トランジスタ１１４を通る電流が、ＯＬＥＤ１１６を活性化して発光させる。電源１０２からのセレクト信号をオフにすると、ＺｎＯトランジスタ１０６および１０８はオフになるが、蓄積コンデンサ１１０が充電されたままであれば、電圧源１１８によって今得た電流はＺｎＯトランジスタ１１４およびＯＬＥＤ１１６に流れ続ける。図６のセルも延在させて、図５に示すものと同様のセルアレイを生成する。
【００３２】
図７は、図４〜図６について上述したイネーブルパルスおよびデータパルスを生成する行および列ドライバ回路の構成単位として使用されてもよいＺｎＯのＴＦＴ型デジタル論理ゲートを示す代表的な回路図である。図７の特定の論理ゲートは「否定論理和」（ＮＯＲ）ゲート１２０の例である。しかし、ＺｎＯ系ＴＦＴで形成される他の論理ゲート設計が、ＯＲ論理ゲート、ＡＮＤ論理ゲート、「排他的論理和」（ＸＯＲ）論理ゲートのような行および列ドライバ回路の構成単位として利用されてもよいことが理解されよう。この例では、第１ＺｎＯ系ＴＦＴ１２４が電圧源１２２から電力を受ける。ＴＦＴ１２４は導電状態のままであり、ＴＦＴ１２４のソースから出力１２５が得られる。しかし、出力１２５も、ＺｎＯ系ＴＦＴ１２６およびＺｎＯ系ＴＦＴ１３０のドレインに接続される。ＴＦＴ１２６のゲート１２８またはＴＦＴ１３０のゲート１３２のいずれかのゲートで論理Ｈｉｇｈが与えられると、出力１２５は論理Ｌｏｗに引かれる。
【００３３】
本発明の実施形態において、このような論理ゲート１２０は、ＺｎＯ系の画素ＴＦＴおよびＯＬＥＤと共に示した電気的な構成においてバックプレーン基板上にパターン化されたＺｎＯ系ＴＦＴ１２４、１２６、１３０によって形成される。論理ゲートのＺｎＯ系ＴＦＴは、前記のアパーチャマスクによるパターン化工程またはフォトリソグラフィによるパターン化工程のいずれかによって、ディスプレイのバックプレーン基板上にＺｎＯ系画素ＴＦＴとモノリシック集積してもよい。行および列ドライバ回路を形成するＺｎＯ系論理ゲートの電気的接続をパターン化することは、後述の図８および図９を参照して明らであろう。
【００３４】
図８は、標準的なフリップフロップ１３４を示しているが、このフリップフロップは、ディスプレイのバックプレーン基板上にＺｎＯ系画素ＴＦＴとモノリシック集積した、図７に示すようなＺｎＯ系ＴＦＴによって形成される。クロック入力１３６が、データ入力１３８のように与えられる。フリップフロップ１３４は出力１４０および反転出力１４２を与える。行および列ドライバ回路を構成する場合に、フリップフロップ以外の他の論理デバイスが利用されてもよいことが理解されよう。
【００３５】
図９は、標準的なシフトレジスタ１４４を示しているが、このシフトレジスタは、図８に示すようなカスケード式フリップフロップ１３４で形成されており、バックプレーン基板上にパターン化されたＺｎＯ系ＴＦＴを備えた論理ゲートから構成される。クロック信号１３６およびデータ信号１３８は、ディスプレイデータを生成するデバイスのビデオデータバスから連続して与えられる。この例では、シフトレジスタ１４４は、画素アレイの列に対するデータビットを連続的に受信するが、シリアルデータをパラレルデータに変換することによりシリアルデータを非多重化する必要がある。パラレルデータによって、各画素が制御しているビットを、順次ではなく、同時に受け取ることができる。クロック信号１３６は、ディスプレイの適当な列に対応する出力１４０からデータビットを与えるようになるまで、カスケード式フリップフロップにビットを伝搬する。図示した簡易な例では、最初に入力されたデータビットが４列目を目指しているので、最初のデータビットは４番目のクロックパルスによって目的の列に到着した。
【００３６】
この伝搬時、行ドライバ回路は、シフトレジスタセットのような論理デバイスでもよいが、データビットが列シフトレジスタ１４４の適当な列出力１４０で位置づけられるまで各行回線に対して論理Ｌｏｗ出力を維持する。このタイミングは、行ドライバ回路の最後の論理Ｈｉｇｈ出力以降のクロックパルス数に基づいている。これによって、図４のトランジスタ８６のようなゲート制御トランジスタが、ＯＬＥＤに直接接続された画素トランジスタのゲートへ不適当なビットを渡すのを防ぐ。一旦ビットをそれぞれの列と適当に位置合わせすると、行ドライバ回路は論理Ｈｉｇｈ出力を与えて、各出力１４０をゲート制御するＺｎＯ系画素ＴＦＴが導電性を帯びることができる。その際に、各列のビットが、ＯＬＥＤに直接接続されたＺｎＯ系画素ＴＦＴのゲートに渡されることによって、そのビット値に応じて、ＯＬＥＤを発光させるか否かのいずれかになる。
【００３７】
図７〜図９は、行および列回路の一例を提供しているが、ディスプレイ基板上にパターン化されたＺｎＯ系ＴＦＴを構成する行および列回路には数多くのバリエーションがあることが理解されよう。したがって、図７〜図９は、単にそうした行および列回路の一例を示すために提供されている。
【００３８】
実施例１および２の直後には、ディスプレイ基板上にＺｎＯ系のＴＦＴおよびＯＬＥＤをパターン化する詳細を記載する。実施例１および２の詳細は、それぞれＺｎＯ系のＴＦＴおよびＯＬＥＤをパターン化する例を別々に示すために提供されるにすぎない。アパーチャマスク組み立て工程と、フォトリソグラフィおよびアパーチャマスクを組み合わせた別の組み立て工程との両工程には数多くのバリエーションがあってもよいことが理解されよう。
【実施例】
【００３９】
実施例１−ディスプレイに関するＺｎＯ系ＴＦＴおよびＯＬＥＤシャドウマスク組み立ての詳細
集積回路は、薄膜トランジスタ（ＴＦＴ）およびコンデンサのような回路素子で構成され、薄膜をパターン化する可撓性マスクを介して薄膜を真空蒸着させることによって形成される。典型的な薄膜材料として、導体用または電極用金属、コンデンサ用または交差する金属配線間の導電防止用誘電体、およびトランジスタのアクティブ層用半導体がある。薄膜材料の例として、導体または電極には金、チタンおよびアルミニウム、誘電体にはＡｌ2Ｏ3またはＳｉＯ2、および半導体にはスパッタリングしたＺｎＯまたは熱蒸着したペンタセンがある。
【００４０】
２″×２″ガラススライドをアルコールですすいで洗浄した。出願人の公報である、米国特許出願第２００３／０１５２６９１号明細書および同第２００３／０１５０３８４号明細書をここに引用により組み込まれるものとするが、これらに以前記載したように、重合体シャドウマスクを形成した。このシャドウマスクには、レーザアブレーション法を用いてアパーチャを形成した。
【００４１】
ゲートレベルのシャドウマスクパターンをガラス基板上の中心に置いた。真空槽内でガラス基板上にシャドウマスクを介して、電子ビームに曝したチタン１００Åを蒸着し、その後、抵抗ヒータソースから７５０Åで金を蒸着した。この真空システムから基板およびシャドウマスクを除去した。基板の表面上に窒素を吹き付けて基板を洗浄した。
【００４２】
ゲート誘電体を以下のように蒸着した。ゲート誘電体パターン用のアパーチャを有するシャドウマスクを基板上のゲートレベルの蒸着パターンに整列し位置合わせした。１６００ÅのＳｉＯ2を、真空槽（４５０Ｗ）内でシャドウマスクを介して蒸着した。この真空システムから基板とシャドウマスクを除去し、基板を窒素ブローで洗浄した。
【００４３】
ＺｎＯの半導体を以下のように蒸着した。半導体パターン用のアパーチャを有するシャドウマスクを基板上のゲート誘電体およびゲートレベルの蒸着パターンに整列し位置合わせした。５００ÅのＺｎＯを、真空槽（直径６インチのＺｎＯターゲットから１００Ｗ、Ａｒ流量０．４ｓｃｃｍ中１０％のＯ2）内で蒸着した。この真空システムから基板とシャドウマスクを除去し、基板を窒素ブローで洗浄した。
【００４４】
同様に、適当なシャドウマスクを介して抵抗ヒータソースからの真空蒸着によって、ソースおよびドレイン電極（アルミニウム）を蒸着した。この時点で、集積ＴＦＴ回路は完成した。
【００４５】
ＴＦＴ回路および集積回路の層からＯＬＥＤ層を離すために、集積したＴＦＴの上面に封止剤を蒸着させた。封止剤のシャドウマスクを予めパターン化した層に整列させることによって封止剤を蒸着させた。封止剤として、電子ビームを蒸着させたＡｌ2Ｏ3を用いた。厚さ３０００Åになるまで真空蒸着によって蒸着させた。
【００４６】
次いで、３％のフッ素化テトラシアノキノジメタン（ＴＣＮＱ）でドープされた４，４’，４”−トリス（Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミン）トリフェニルアミン（ＭＴＤＡＴＡ）３０００Åを真空蒸着し、その後、Ｎ，Ｎ’−ビス（ナフタレン−１−イル）−Ｎ，Ｎ’−ビス（フェニル）ベンジジン（ＮＰＢ）を４００Å、１０−（２−ベンゾチアゾリル）−１，１，７，７−テトラメチル−２，３，６，７−テトラヒドロ−１Ｈ，５Ｈ，１１Ｈベンゾピラノ（６，７，８−ｉｊ）キノリジン−１１−オン（Ｃ５４５Ｔ）でドープされたトリス−（８−ヒドロキシキノリン）アルミニウム（Ａｌｑ3）を３００Å、Ａｌｑ3を２００Å、ＬｉＦ（速度０．５Å／秒で蒸着）を７Å、Ａｌを５０Å、そして最後にＡｇを１５０Å真空蒸着することによって、ＯＬＥＤ積層体を封止層の上面に蒸着させてもよい。
【００４７】
実施例２−ディスプレイに関するＺｎＯ系ＴＦＴフォトリソグラフィ／ＯＬＥＤシャドウマスク組み立ての詳細
２″×２″ガラススライドをアルコールですすいで洗浄した。このスライドを１２０°Ｃで６０秒プリベークして、フォトレジスト（ＰＲ）の粘着性を向上させた。ネガ型フォトレジスト（ニュージャージー州フランクリンのフューチャレックス社（Ｆｕｔｕｒｒｅｘ，  Ｉｎｃ，  Ｆｒａｎｋｌｉｎ，  ＮＪ）製のＦＵＴＵＲＲＥＸ  ＮＲ７−１０００ＰＹ）を、スピンコーティング（６０秒間５０００ＲＰＭ回転した後、１５０°Ｃで６０秒間ソフトベーク）によってスライドに塗布した。このフォトレジストを１８０ｍＪ／ｃｍ2でゲートレベルのマスクに露光して、１００℃で６０秒間露光後べークした。露光したフォトレジストを備えたスライドを、ＦＵＴＵＲＲＥＸ  ＲＤ６現像剤を用いて約１０秒間現像した。現像したスライドを検査して、水中ですすいだ後、窒素中で乾燥させた。次いで、電子ビームソースおよび抵抗ヒータソースからそれぞれ、電子ビームに曝したチタン５０Åおよび金６００Åを真空蒸着した。アセトン中で金属を剥離させた後、メタノールおよび水ですすぐことによって、ゲート金属層のパターン化を完成させた。
【００４８】
ゲート誘電体（１６００ÅのＳｉＯ2）をスパッタ（直径８インチのＳｉＯ2ターゲット上に４５０Ｗ）した。次いで、５００ÅのＺｎＯ（６インチのＺｎＯターゲット上に１００Ｗ、Ａｒ流量０．４ｓｃｃｍ中１０％のＯ2）をスパッタした。
【００４９】
このＺｎＯを以下のようにフォトリソグラフィを用いてエッチングした。ポジ型フォトレジスト（ＦＵＴＵＲＲＥＸ  ＰＲ１−１０００Ａ）を５０００ＲＰＭで６０秒間スピンコーティングして基板に塗布した後、１２０℃で１２０秒間ソフトベークした。このレジストをフォトリソグラフィマスクを介して１２０ｍＪ／ｃｍ2で露光した。レジストをＦＵＴＵＲＲＥＸ  ＲＤ６現像剤に４０秒間露光して現像した。その後、この試料を検査し、水ですすぎ、窒素で乾燥させた。その後、基板を０．５％のＨＣｌ中で６秒間エッチングし、フォトレジストを除去した。
【００５０】
このＳｉＯ2を以下のようにエッチングした。エッチングしたＺｎＯ基板を、１２０℃で６０秒間プリベークした。ポジ型フォトレジストを、プリベークした基板に適用（ＦＵＴＵＲＲＥＸ  ＰＲ１−１０００Ａを５０００ＲＰＭで６０秒間スピンコーティングした後、１２０°Ｃで１２０秒間ソフトベーク）した。このレジストをフォトリソグラフィマスクを介して１２０ｍＪ／ｃｍ2で露光し、現像剤ＦＵＴＵＲＲＥＸ  ＲＤ６を用いて現像し、検査し、水中ですすいだ後、窒素で乾燥させた。次いで、この基板を１２０℃で６０秒間ハードベークした。この試料を、ＰＡＤ  ＥＴＣＨ  ４（オハイオ州ダブリンのアシュランド・スペシャルティ・ケミカル社（Ａｓｈｌａｎｄ  Ｓｐｅｃｉａｌｔｙ  Ｃｈｅｍｉｃａｌｓ，Ｄｕｂｌｉｎ，ＯＨ）製）で９０秒間エッチングした後、そのフォトレジストを除去した。
【００５１】
ソースおよびドレイン電極を以下のようにフォトリソグラフィによってパターン化した。エッチングした酸化物基板を、１２０℃で６０秒間プリベークした。ネガ型フォトレジスト（ＦＵＴＵＲＲＥＸ  ＮＲ７−１０００ＰＹ）の層を、５０００ＲＰＭで６０秒間スピンコーティングによって塗布した後、１５０℃で６０秒間ソフトベークした。このフォトレジストを、ソース／ドレイン・アパーチャマスクを介して１８０ｍＪ／ｃｍ2で露光し、１００℃で６０秒間ポストベークし、ＦＵＴＵＲＲＥＸ  ＲＤ６を用いて１０秒間現像し、検査し、水すすぎし、窒素で乾燥させた。最後に、Ｔｉ／Ａｕ／Ａｇを基板の上面に順次蒸着した。蒸着した金属をアセトン中で剥離させた後、メタノールおよび水ですすぎ、窒素ブローして乾燥させることによって、ソース／ドレイン金属層のパターン化を完成させた。
【００５２】
封止剤を以下のように塗布した。ネガ型のエポキシ系フォトレジスト（マサチューセッツ州ニュートンのマイクロケム社（ＭｉｃｒｏＣｈｅｍ、Ｎｅｗｔｏｎ，ＭＡ）製のＳＵ−８−２０００．５）を、０．４５μｍフィルタを介してろ過し、５０００ＲＰＭで６０秒間スピンコーティングすることによって集積ＴＦＴ基板に塗布した後、２分間１００℃でソフトベークした。この試料をフォトマスクを介して５４ｍＪ／ｃｍ2の照度で露光し、次いで、２分間１００℃で露光後ベークした。この試料を、ＳＵ−８  ＤＥＶＥＬＯＰＥＲ（マイクロケム社）中で１０秒間現像した後、イソプロパノールですすいだ。この試料を、２分間１５０℃でハードベークした。この時点で、集積ＴＦＴ回路が完成し、ＯＬＥＤ部品の準備ができた。
【００５３】
３％のフッ素化テトラシアノキノジメタン（ＴＣＮＱ）でドープされた４，４’，４”−トリス（Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミン）トリフェニルアミン（ＭＴＤＡＴＡ）３０００Åを真空蒸着し、その後、Ｎ，Ｎ’−ビス（ナフタレン−１−イル）−Ｎ，Ｎ’−ビス（フェニル）ベンジジン（ＮＰＢ）を４００Å、１０−（２−ベンゾチアゾリル）−１，１，７，７−テトラメチル−２，３，６，７−テトラヒドロ−１Ｈ，５Ｈ，１１Ｈベンゾピラノ（６，７，８−ｉｊ）キノリジン−１１−オン（Ｃ５４５Ｔ）でドープされたトリス−（８−ヒドロキシキノリン）アルミニウム（Ａｌｑ3）を３００Å、Ａｌｑ3を２００Å、ＬｉＦ（速度０．５Å／秒で蒸着）を７Å、Ａｌを５０Å、そして最後にＡｇを１５０Å真空蒸着することによって、ＯＬＥＤ積層体を封止層の上面に蒸着させた。
【００５４】
本発明は、特に、様々な実施形態を参照して図示および説明してきたが、当業者は、様々な他の変更が本発明の趣旨および範囲を逸脱することなく、形式および詳細において行なわれてもよいことが理解されよう。
【図面の簡単な説明】
【００５５】
【図１】共通基板の上面にＺｎＯの行および列ドライバ、ＺｎＯ系画素トランジスタ、およびＯＬＥＤを構成するために利用されてもよいアパーチャマスキング工程を示す。
【図２】基板から遠ざかるように発光する上面発光ＯＬＥＤ積層体を駆動するＺｎＯ系ＴＦＴ画素トランジスタを有する基板の一実施例の横断面図である。
【図３】基板を通して発光する下面発光ＯＬＥＤ積層体を駆動するＺｎＯ系ＴＦＴ画素トランジスタを有する基板の他の実施例の横断面図である。
【図４】ディスプレイの単一画素を形成する、ＺｎＯ系画素トランジスタおよびＯＬＥＤ回路の１つのセルの図解例である。
【図５】ディスプレイの画素アレイを形成する、ＺｎＯ系画素トランジスタおよびＯＬＥＤ回路のセルアレイの図解例である。
【図６】ディスプレイの単一画素を形成する、ＺｎＯ系画素トランジスタおよびＯＬＥＤ回路の１つのセルの図解例である。
【図７】図４または図６のいずれかの回路に基づく、図５に示すようなセルアレイとインターフェースする、行および列ドライバ回路を作製するのに用いるＺｎＯ系ＴＦＴ型デジタル論理ゲートの図解例である。
【図８】行および列ドライバ回路を作製するために図７に示すようなＺｎＯ系ＴＦＴ型デジタル論理ゲートによって形成されるデジタル論理フリップフロップの図解例である。
【図９】行および列ドライバ回路を提供するために図８に示すようなＺｎＯ系ＴＦＴ型デジタル論理フリップフロップによって形成されるデジタル論理シフトレジスタの図解例である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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