(57)【要約】  開始点及び終了点を備えていて、受信器で受信される信号（８２）のシンボルを遅延させるディジタル遅延線（６４）中のタップ位置（６６，６８）で複数のチップサンプル値を読み取る本発明の方法は、−チップレートクロックサイクル及びチップレートクロック周波数を有するチップレートクロック（７０）に従ってディジタル遅延線（６４）中の複数のチップサンプル値をタップ位置（６６，６８）で読み取るステップを有し、−サンプルレートクロックサイクル及びサンプルレートクロック周波数を有するサンプルレートクロック（８４）に従って受信した信号（８２）をオーバサンプリングしてディジタル遅延線（６４）中に供給された複数のチップサンプル値を生じさせるステップを有し、サンプルレートクロック周波数は、チップレートクロック周波数よりも高く、−タップ位置（６６，６８）をディジタル遅延線（６４）の開始位置か終了点かのいずれかに向かってシフトさせるステップを有し、−タップ位置をシフトさせる際にチップレートクロックサイクルを調整するステップを有する。
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【特許請求の範囲】
【請求項１】
開始点及び終了点を備えていて、受信器で受信される信号のシンボルを遅延させるディジタル遅延線中のタップ位置で複数のチップサンプル値を読み取る方法であって、
チップレートクロックサイクル及びチップレートクロック周波数を有するチップレートクロックに従って前記ディジタル遅延線中の前記複数のチップサンプル値を前記タップ位置で読み取り、
サンプルレートクロックサイクル及びサンプルレートクロック周波数を有するサンプルレートクロックに従って前記受信した信号をオーバサンプリングして前記ディジタル遅延線中に供給される複数のチップサンプル値を生じさせ、前記サンプルレートクロック周波数は、前記チップレートクロック周波数よりも高く、
前記タップ位置を前記ディジタル遅延線の前記開始点か終了点かのいずれかに向かってシフトさせ、
前記タップ位置をシフトさせる際に前記チップレートクロックサイクルを調整する、方法。
【請求項２】
前記チップレートクロックサイクルの前記調整するステップは、
前記タップ位置を前記ディジタル遅延線の前記開始点に向かってシフトさせる際に前記チップレートクロックの前記チップレートクロックサイクルを短くし、又は
前記タップ位置を前記ディジタル遅延線の前記終了点に向かってシフトさせる際に前記チップレートクロックの前記チップレートクロックサイクルを長くするステップを更に含む、請求項１に記載の方法。
【請求項３】
前記チップレートクロックサイクルの前記調整ステップは、前記チップレートクロックサイクルを１つ分のサンプルレートクロックサイクルだけ短くし又は長くするステップを含む、請求項１又は２に記載の方法。
【請求項４】
前記方法は、チップの複数のサンプリング位置を決定するステップと、種々のサンプリング位置を比較して増大した信号対雑音比を有する最適なサンプリング位置を選択するステップとを有し、前記チップレートクロックサイクルの前記調整ステップは、前記複数のチップサンプル値の前記読みと前記チップの前記最適なサンプリング位置を位置合わせするステップを含む、請求項１〜３のうちいずれか一に記載の方法。
【請求項５】
前記複数のタップ位置は、前記複数のタップ位置が前記最適なサンプリングチップ位置に既に位置合わせされているように前記複数のチップサンプル値の読取り前の前記短くするステップ又は前記長くするステップの実施中、調整される、請求項１〜４のうちいずれか一に記載の方法。
【請求項６】
前記複数のチップサンプル値は、シフトレジスタ記憶装置から読み取られる、請求項１〜５のうちいずれか一に記載の方法。
【請求項７】
前記複数のチップサンプル値は、ランダムアクセスメモリ（ＲＡＭ）記憶装置から読み取られる、請求項１〜６のうちいずれか一に記載の方法。
【請求項８】
シンボルで構成された信号を受信する受信器であって、前記受信器は、
−チップレートクロックサイクル及びチップレートクロック周波数を有するチップレートクロックに従って前記ディジタル遅延線中の前記複数のチップサンプル値を前記タップ位置で読み取る手段を有し、
−サンプルレートクロックサイクル及びサンプルレートクロック周波数を有するサンプルレートクロックに従って前記受信した信号をオーバサンプリングして前記ディジタル遅延線中に供給される複数のチップサンプル値を生じさせる手段を有し、前記サンプルレートクロック周波数は、前記チップレートクロック周波数よりも高く、
−前記タップ位置を前記ディジタル遅延線の前記開始点か終了点かのいずれかに向かってシフトさせる手段を有し、
−前記タップ位置をシフトさせる際に前記チップレートクロックサイクルを調整する手段を有する、受信器。
【請求項９】
前記ディジタル遅延線は、前記複数のチップサンプル値を読み取るシフトレジスタを有する、請求項８に記載の受信器。
【請求項１０】
前記ディジタル遅延線は、前記複数のチップサンプル値を読み取るランダムアクセスメモリ（ＲＡＭ）記憶装置を有する、請求項８に記載の受信器。
【発明の詳細な説明】
【開示の内容】
【０００１】
〔発明の分野〕
本発明は、モバイル受信器のディジタル遅延線中のタップ位置の調整に関する。
【０００２】
〔発明の背景〕
ＵＭＴＳ（ユニバーサル移動体通信システム）データ処理では、種々の伝搬経路に関するデータは、種々の時点でモバイルステーションに達する。さらに、かかるデータは、同一又は異なる送信源、即ちベースステーションからモバイルステーションに達する場合がある。エアインターフェイス中の各経路で送信される情報は、受信器のところでサンプリングされ、復調され、そして遅延され、次に、他の経路の対応の処理済み情報と組み合わせられて受信信号の品質を向上させる。
【０００３】
典型的には、符号分割多重アクセス（ＣＤＭＡ）システムの場合、各シンボルを一連のチップの状態に変換するのに拡散方式（spreading ）が用いられる。送信端において、各シンボルに広帯域拡散コードが乗算される。
【０００４】
ＣＤＭＡワイヤレス通信システム、例えば３ＧＰＰ  ＵＭＴＳ規格は、数基のベースステーション及び数台のモバイルユーザ機器（ＵＥ）を有する。特定のベースステーションのカバレージエリア（セル）内に配置されている数台のユーザ機器向けのダウンリンクデータは、直接拡散シーケンスコード（ＵＭＴＳ規格では「拡散コード（spreading code）」と呼ばれている）を用いる送信に先立って周波数が広げられる。
【０００５】
受信器が可搬性であることにより、信号が通常取る多数の伝搬経路は、種々の長さを有すると共に種々の減衰量を有し、その結果、ユーザ機器アンテナに達した送信信号の多数のバージョン、遅延バージョン、減衰バージョンの重ね合わせが生じる。ユーザ機器がベースステーションに対して動いている場合、ベースステーションからユーザ機器までの伝搬経路の長さは、時間につれて変化することになり、従って、これに対応した遅延が変化することになる。典型的には、信号の遅延バージョンを再結合する前にかかる遅延バージョンを再位置合わせするために１組のディジタル遅延線が用いられる。遅延線は、長さＬのシフトレジスタと見なされる場合があり、読取りポインタが、遅延線中のタップに相当している。到着しているシンボルが遅延線の開始部に書き込まれ、各シンボル期間内で全てのシンボルはこれに沿って一桁シフトされる。タップのところでの遅延線の内容は、全てのシンボル期間で読み取られ、その結果、入力シンボルストリームの遅延バージョンが得られる。遅延の量は、プログラム可能であるべきタップの位置によって決定される。
【０００６】
より効率的な具体化例は、デスプレッダユニット（despreader unit ）の前に単一の遅延線を用いている。この遅延線は、数個のタップを有し、これらタップは各々、互いに異なる経路遅延に一致して位置決めされている。各タップの出力は、未処理のサンプリングされた入力信号の遅延バージョンである。タップ出力は各々、デスプレッダユニットに送られ、同じスクランブリングコードシーケンス位置合わせが、各ユニットで用いられ、デスプレッダの出力は、１組の位置合わせされたシンボルストリームとなり、かかるシンボルストリームは、そのまますぐに再結合可能である。
【０００７】
遅延線の長さは、受信器により許容できる最大遅延拡散を決定する。遅延拡散は、考えられる全ての経路（即ち、信号対雑音比（ＳＮ比）が許容可能なほど低い誤り率を得るのに十分な経路）の組の中で最も短い伝搬経路と最も長い伝搬経路の遅延の最大差として定義される。
【０００８】
コストを最小限に抑えるため、遅延線長さは、遅延拡散及びベースステーションタイミング相互間の差に対応するのに必要な最小値に設定されることになる。
【０００９】
遅延線中のタップの位置は、シンボルストリームを再位置決めするよう連続的に調整されなければならない。
【００１０】
その結果、短期間経過後、１つ又は２つ以上のタップが遅延線の終了部又は開始部に達する場合がある。遅延が変化し続ける場合、もはや、経路を追跡することは可能ではなく、経路は見失われることになる。
【００１１】
本発明の目的は、経路タイミングに対する遅延線の位置を調整する仕組みを提供することにあり、かかる仕組みは、遅延線に関して長さが減少した場合であっても経路の見失いを回避する。この仕組みの機能は、全てのタップをシンボルの位置合わせ状態を喪失させず、デスプレッディング（despreading ）のために用いられるコードシーケンスをスクランブルすることなく、遅延線の開始部か終了部かのいずれかに向かって動かすことにある。
【００１２】
〔発明の概要〕
本発明の第１の観点によれば、請求項１に記載された受信器内のタップ位置を調整する方法を提供することが本発明の目的である。
【００１３】
従属形式の請求項の特徴のうち１つ又は２つ以上を更に含んでもよい。
【００１４】
本発明は、幾つかの利点を奏する。
【００１５】
本発明は、タップ位置調整が行なわれても失われるシンボル中のチップは無いという利点を有する。この利点は、１つのチップがシンボルパワーの大部分を占めているので低い拡散係数（例えば、シンボル１つ当たりのチップの個数）が考慮される場合に一層顕著である。
【００１６】
別の利点は、典型的には受信器で必要な複雑なデスプレッダユニットとは異なり、本発明の受信器内のデスプレッダユニットは、単純であり、かくして費用効果がよいということにある。かかるデスプレッダユニットは、シンボル中の欠落した又は追加のチップを補償する必要がない。というのは、スクランブリングコードシーケンス発生器中でチップをスキップし又は繰り返す必要がないからである。
【００１７】
本発明の他の特徴及び利点は、以下の詳細な説明及び特許請求の範囲から明らかになろう。
【００１８】
〔好ましい実施形態の説明〕
図１を参照すると、ユーザ機器２は、信号の多数の伝搬経路、即ち、短い伝搬経路及び長い伝搬経路６を享受する。信号４は、ベースステーション８からユーザ機器２に直接送信され、信号６は、まず最初にベースステーション８からバリヤ１０に伝搬し、次にバリヤ１０からユーザ機器２に伝搬する。
【００１９】
ユーザ機器２は、信号が通常取る多数の伝搬経路を利用する。これら伝搬経路の各々は、有用な信号パワーを有しているので、ユーザ機器２は、伝搬経路をデスプレッディングして復号するだけの価値がある。さらに、種々の伝搬経路は、種々の干渉及びフェーディング条件を受ける。それ故、全ての経路で同時に起こる誤差の確率は、任意の単一の経路で起こる誤差の確率よりも低い。
【００２０】
次に図２を参照すると、ユーザ機器２がベースステーション８に対して動いている場合、ベースステーション８からユーザ機器２までの伝搬経路の長さは、時間につれて変化し、従ってこれに対応した遅延が変化することになる。換言すると、ユーザ機器２が位置１２から位置１４に動く場合、経路４，６は、それぞれ、経路１６，１８になる。また、ネットワークに対するユーザ機器の基準周波数の誤差により、ユーザ機器２のところでの知覚される到着時間にドリフトが生じることになる。これにより、経路遅延を定期的に測定し、タップ位置を更新してシンボル相互間の位置合わせを維持することが必要である。スクランブリング及びスプレッディングコードシーケンスタイミングも同様に調整されなければならない。例えば、遅延ロックドループを用いてこの調整を制御するのがよい。
【００２１】
ＵＭＴＳでは、エアインターフェイス中の各経路で送信される情報が、受信器のところでサンプリングされ、復調され、そして遅延される。次に、この情報は、他の経路の対応して処理された情報と組み合わされて受信信号の品質を向上させる。
【００２２】
図３を参照すると、受信器６０の具体的構成例が示されている。受信器６０は、信号サンプル６２を受け取る信号遅延線６４を有する。この特定の実施形態では、遅延線６４は、タップに対応した数個の読取りポインタ６６，６８を備えたシフトレジスタを有する。各読取りタップ６６，６８は、チップレートクロック７０により提供されたチップレートクロック周波数６９で遅延線６４中のデータチップを読み取るようになっている。タップ６６，６８は、サンプルがデスプレッダユニット７１，７２に渡される前に信号サンプル６２を読み取るために用いられる。デスプレッダユニット７１，７２は、それぞれ、スクランブリングコードシーケンス発生器７４，７６を有する。
【００２３】
デスプレッダユニット７１，７２は、受信器６０に送信される受信チップを復調するようになっている。まず最初に、チップは、デスクランブリングされ、即ち、スクランブリングコード発生器７４，７６により提供されたスクランブリングコードにより復調される。次に、デスクランブリングされたチップをシンボルの状態にデスプレッディングする。
【００２４】
次に、種々の経路からのデスプレッディングしたシンボルを積分器７８で再結合する。換言すると、遅延線６４のタップ６６，６８の各々は、互いに異なる経路遅延に対応して位置決めされる。タップ６６，６８の各々の出力は、未処理のサンプリングされた入力信号の遅延バージョンである。タップ出力は各々デスプレッダユニット７１，７２に送られ、同一のスクランブリングコードシーケンス位置合わせが各ユニットに用いられた場合、デスプレッダ７１，７２の出力は、１組の位置合わせされたシンボルストリームとなり、これらシンボルストリームは、積分器７８内で再結合可能である。
【００２５】
本発明によれば、オーバーサンプラ８０が、遅延線６４の入力のところに配置されている。オーバサンプリングレートは、ＫＯＳで示されている。かくして、信号サンプル６２は、受信器６０によって受信された信号８２のオーバサンプリング点である。オーバーサンプラ８０は、サンプルレートクロック８４に接続され、このサンプルレートクロックは、サンプルレートクロックサイクルτを有するサンプルレートクロック信号８６をもたらす。
【００２６】
その結果、全てのサンプルは、遅延線６４に書き込まれ、サンプルレートクロック周波数ＦＯＳ＝１／τで遅延線６４を通って伝搬する。したがって、特定のチップに対応したサンプルは、位置Ｎ及び時間Ｔで又は同様に位置Ｎ−１及び時間Ｔ−τで読み取られ、この場合、τは、オーバサンプリング期間を定め、従って、τ＝１／ＦＯＳである。さらに、チップレートクロック信号ＦＣで動作する遅延線と比較して遅延線長さＬにＫＯＳを乗算する。これは、以下の図５を参照して更に説明する。
【００２７】
特に種々の経路により提供されるシンボルを再位置合わせし、チップ内に最適のサンプリング位置を有する値をデスプレッダユニットに与えるのに必要な場合、タップ６６，６８の位置を移動させるために制御ユニット９２が設けられている。制御ユニット９２も又、チップレートクロック７０により提供されるチップレートクロックサイクルを短くし又は長くするようになっている。
【００２８】
図４を参照すると、τの関数としての受け取ったデータアイダイアグラム１００及びその信号のプロットの記載を用いて遅延線タップを調整する最適化手法が示されている。アイ開口１０２は、１つのチップ期間１０４のサイクル時間を消費する。図４は又、隣りのアイ開口１０６，１０８の遷移時期を一覧表示している。アイ開口１０２，１０６，１０８は、オーバサンプリング点１０９のために数個のサンプリング位置又は点を有する。例えば、アイ開口１０２は、ＳＮＲ（信号対雑音比）が減少した２つのサンプリング位置１１０，１１２及び最適なサンプリング位置１１４を有している。図４は、チップにとっての最適サンプリング位置がちょうど中間に位置し、チップ期間１０４の中間に該当していないサンプルは、減少したＳＮＲを有していることを示している。サンプリング位置１１６，１１８は、雑音だけを表示し、サンプリング位置１２０，１２２は、それぞれ、アイ開口１０６，１０８の最適サンプリング点を表示し、これに対し、サンプリング位置１２４，１２６は、それぞれ、アイ開口１０６，１０８の減少したＳＮＲサンプリング位置を表示している。
【００２９】
したがって、オーバサンプリング点１０９の生成により、経路遅延の正確な測定が可能である。これにより、デスプレッダユニットに入力された実際の値を最適サンプリング位置、即ち、位置１１４，１２０，１２２に対応させる。また、オーバサンプリング最適化により、種々のサンプリング位置、例えば位置１１０〜１２０のところでのＳＮＲを比較することができ、最適位置の選択が可能である。
【００３０】
次に図５を参照すると、遅延線６４の読取り同期方式が示されている。この読取り同期方式では、遅延線６４は、開始点１３２及び終了点１３４を有している。この例では、遅延線６４は、矢印１３６で指示されているように開始点１３２から終了点１３４に方向をシフトさせている。遅延線６４をオーバサンプリング期間で、即ち、０，τ，２τ，３τ，４τ，５τ，６τ，７τ等でオーバサンプリングする。かくして、オーバサンプリングは、サンプルレートクロックサイクルτでサンプルレートクロック８６のところに生じ、サンプル（例えば、符号１４２で示されたサンプル値１）が、通常チップレートクロック周波数６９を有するチップレートクロックサイクルΔでチップレートクロック７０に従って読み取られる。換言すると、サンプルレートクロック８４は、チップレートクロック７０よりも高い周波数でサイクル動作される。
【００３１】
例えば、全てのタップ６６，６８を１つ分の遅延線位置だけ動かすと、時間Ｔのところで読み取られるサンプルは、もはや最適チップサンプリング位置には対応せず、隣りのサンプリング位置に対応することになる。この結果、対応のシンボルストリームに関してＳＮＲが劣化することになる。それ故、サンプルが遅延線６４から読み取られる時点をサンプルレートクロックサイクルτにより調整しなければならない。さらに、タップが一方向に動いた後、デスプレッダ中のスクランブリングコードシーケンスは、遅延線タップ、例えばタップ６６，６８から受け取ったチップサンプルとはもはや位置合わせされない。かくして、スクランブリングコードシーケンスの各チップが生成されるＴ中の時点は、タップ６６，６８を制御ユニット９２の制御下で動かし又はシフトさせるのと同時にτにより調整される。
【００３２】
以上要するに、スクランブリングコードシーケンスチップの生成及びタップ６６，６８のところでの遅延線からのチップサンプル値の読取りは、周波数がチップレートクロック周波数ＦＣに一致したクロックにより同期される。したがって、チップレートクロック７０の全ての立ち上がりエッジでは、スクランブリングコードシーケンスは、チップ１つ分だけ進められ、新たな組合せ値が遅延線６４から読み取られる。タップ６６，６８にそれぞれ対応した出力シーケンス１４８，１５０により指示されるように、チップレートクロック７０に従って、サンプル値８，１２は、タップ６６により読み取られ、サンプル値１４，１８は、タップ６８により読み取られる。
【００３３】
本発明によれば、図６に示すように、制御ユニット９２がタップ６６，６８の位置を１つ分だけ時間Ｔのところで遅延線６４の開始点１３２に向かって移動させると、チップレートクロック７０のチップレートクロックサイクルΔ−を調整する。タップ位置６６，６８を遅延線６４中の開始点１３２に向かってシフトさせる場合、チップレートクロックサイクルΔ−を短くする。かくして、タップの位置を動かしているとき、それと同時にチップレートクロックサイクルΔ−をτだけ短くする。しかる後、チップレートクロックサイクルΔ−は、チップレートクロック７０のチップレートクロック周波数で続行し、データチップは、図５のチップレートクロックサイクルΔのところで読み取られる。しかしながら、サンプルが読み取られる時点は、新たな遅延線タップ位置が与えられている場合、チップの最適サンプリング位置に依然として位置合わせされる。さらに、スクランブリングコードチップをあらかじめ生成した時期よりも早い時期τで生成する。
【００３４】
それ故、動作の連続繰り返し後であっても、シーケンスは、到来するチップストリームと位置合わせ状態のままである。かくして、出力シーケンス１４８ａ，１５０ａがそれぞれタップ６６，６８に対応している結果として、サンプル値８，１２，１６及びサンプル値１４，１８，２２が得られる。予想されるように、出力シーケンス１４８ａ，１５０ａの値は、図５の出力シーケンス１４８，１５０と同一である。
【００３５】
これと同様に、図７を参照すると、タップ６６，６８の位置を遅延線６４の終了点１３４に向かって位置１つ分移動させる必要がある場合、チップレートクロックサイクルΔをτだけ拡張してチップレートクロックサイクルΔ＋を生じさせ、サンプル値１４２が遅延線６４から読み取られる時点並びにスクランブリングコードシーケンスチップの生成を遅延させる。かくして、この特定の状況では、チップレートクロック７０のチップレートクロックサイクルΔ＋を調整することは、チップレートクロックサイクルΔ＋を長くしてタップ位置をディジタル遅延線の終了点１３４に向かってシフトさせることを含む。
【００３６】
クロック周波数、即ち、遅延線６４を介してサンプルをシフトさせるサンプルレートクロック８４をチップの読取りに用いられるクロック周波数６９、即ち、チップレートクロック７０よりも高くし、そしてチップレートクロックサイクルΔを調整してタップ位置を開始点か終了点かのいずれかに向かってシフトさせることにより、チップをスキップし又は繰り返すことが必要ではなくなり、かくして、あらゆる性能上の劣化が除かれる。特に、読取りが例えばチップクロックの立ち下がりエッジで生じる前にチップレートクロックサイクルΔを短くし又は長くしている間にタップポインタ６６，６８を調整する。これにより、読取りポインタは、読取りが生じたとき、結果としてのサンプル値８，１２及びサンプル値１４，１８をそれぞれ指示した符号１４８ｂ，１５０ｂで示されているように最適サンプリング位置に既に位置合わせされるようになる。
【００３７】
さらに、上述の方法を用いると、チップが依然として存在しているので、デスプレッダ中のスキップされた又は追加されたチップを補償する必要はない。これにより、デスプレッダの複雑さが大幅に減少する。
【００３８】
さらに、調整のサイズは、経路追跡アルゴリズムの細分性に対応している。上述したように、オーバサンプリングにより、チップ内の最適サンプリング点を検出して追跡することができる。追跡細分性は、サンプルレートクロックサイクルτであり、即ち、追跡の仕組みは、タップ位置をτ刻みで調整する。特定の信号経路を他の全ての経路が時間位置合わせされる基準として選択した場合、この基準経路遅延が変化し、それ故、対応の遅延線タップが動く度に、全てのタップは、基準経路タップを同一位置に（例えば、遅延線の中心に）維持するために逆方向に動かされる。タップが図４に示すように、チップ期間丸１つ分、例えば１０４刻みで動くよう拘束されている場合、基準経路位置タップの移動量を分析してこのタップが一方向にＫＯＳステップ動いた場合にのみ遅延線が動かされるようにすることが必要である。したがって、この方法における最適化では、遅延線管理は、能率化されると共に単純化される。他方、一チップ調整と比較して同一方向に同一速度の変位が与えられた場合、この方法の作用は、より頻繁にＫＯＳ回実施される。
【００３９】
次に図８を参照すると、長い遅延線に関する別の具体的構成例が示されている。この実施形態では、遅延線は、受け取ったサンプルチップのストレージ又は記憶媒体として、シフトレジスタではなくランダムアクセスメモリ（ＲＡＭ）１６０を有している。遅延線１６０は、書込みタップポインタ１６２と、読取りポインタ１６４，１６６と、１として指示されたサンプル値１６８と、タップポインタ１７０，１７２とを有している。タップポインタ１７０，１７２は、サンプルレートクロック信号８６及びチップレートクロック周波数６９により得られたチップサンプル読みに従ってそれぞれ出力シーケンス１７４，１７６を生じさせる。
【００４０】
ディジタル遅延線１６０中において、ＲＡＭの書込みタップポインタ１６２は、遅延線１６０の開始点を指示するアドレスを有し、このアドレスは、あらゆるサンプルレートクロックサイクルで増分される。換言すると、遅延線１６０の開始は、書込みタップポインタ１６２より示されたメモリアドレスにあらゆるサイクルで書き込まれている新たなサンプルによって指示される。タップ１７０，１７２は、読取りポインタ１６４，１６６を用いて具体化され、これら読取りポインタは、結果としてのサンプル値７，１１及びサンプル値３，７をそれぞれ表す符号１７４，１７６で示されているように、どのサンプルを読み取るべきかに基づくメモリアドレスを有する。読取りポインタ１６４，１６６は、チップレートクロック７０のあらゆるサイクルでオーバサンプリングレートＫＯＳによって増分される。遅延線１６０の開始点に対する各タップの位置は、書込みポインタ１６２中のアドレスに対する読取りポインタ１６４，１６６中のアドレスによって与えられる。
【００４１】
次に図９を参照すると、図６に記載したタップ位置を調整する方法は、図９のＲＡＭ記憶装置を利用した具体的構成例に対して同じように当てはまる。図６のシフトレジスタの具体的構成例のように、読取りポインタ１６４，１６６を一サンプル期間８６だけ調整し、それと同時に、結果としてのサンプル値７，１１，１５及びサンプル値３，７，１１をそれぞれ表す符号１７４，１７６で示されているように、チップレートクロック７０中の一サイクル中、チップレートクロックサイクルΔ−を短くし又はこれを長くすることによりポインタタップ１７０，１７２を動かす。
【００４２】
本発明をその詳細な説明と関連して説明したが、上記説明は、本発明を例示するものであって、本発明の範囲を限定するのではなく、本発明の範囲は、特許請求の範囲の記載に基づいて定められることは理解されるべきである。他の特徴、利点及び改造例は、特許請求の範囲に記載された本発明の範囲に属する。
【図面の簡単な説明】
【００４３】
【図１】多数の伝搬経路の概略線図である。
【図２】モバイルユーザ機器と共に多数の伝搬経路を示す概略線図である。
【図３】組合せ状態の遅延線についての具体的構成例を備えた受信器の概略線図である。
【図４】アイダイアグラムの概略線図である。
【図５】遅延線読取りについての具体的構成例の概略線図である。
【図６】タップ位置が遅延線の開始点に向かって動いている状態の図５の遅延線読取りについての具体的構成例の概略線図である。
【図７】タップ位置が遅延線の終了点に向かって動いている状態の図５の遅延線読取りについての具体的構成例の概略線図である。
【図８】ＲＡＭ記憶装置を用いた広幅の遅延線の読取り具体的構成例の概略線図である。
【図９】タップ位置が遅延線の終了点に向かって動いている状態の図８の広幅の遅延線の読取り具体的構成例の概略線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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