【事件の表示】
　特許第２９２８９８６号「半導体メモリデバイス、半導体メモリアレイ、半導体メモリデバイスの製造方法および半導体メモリデバイスの書込み方法」の請求項１ないし１１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２９２８９８６号の請求項１ないし１１に係る特許を維持する。
【理　由】
１．手続きの経緯
　特許第２９２８９８６号の請求項１ないし２６に係る発明についての出願は、平成７年３月２７日に特許出願（優先権主張、１９９４年５月４日、米国）され、平成１１年５月２１日にその発明について特許の設定登録がなされ、その後、その特許の請求項１ないし１１に係る発明について、異議申立人高橋豊治より特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成１２年１０月１３日に訂正請求がなされたものである。
２．訂正の適否についての判断
（１）訂正の内容
訂正事項ａ：特許請求の範囲の請求項１の「第１半導体層は上記フィールド絶縁領域のエッジ間の上記第１誘電層上に形成され、」との記載を「第１半導体層は上記フィールド絶縁領域のエッジ間の上記第１誘電層上に当該エッジ間にわたって形成され、」と訂正する。
訂正事項ｂ：特許請求の範囲の請求項１０の「上記第２半導体層は上記フィールド絶縁領域間に形成され、」との記載を「上記第２半導体層は上記フィールド絶縁領域間に上記エッジ間にわたって形成され、」と訂正する。
 （２）訂正の適否
　訂正事項ａ、ｂは、明細書第１３段落および第４図の記載、および、第１５乃至第１８段落に記載の半導体メモリアレイの製造方法から明らかであるから、特許請求の範囲の減縮に相当し、この訂正は、願書に添付した明細書又は図面に記載された事項の範囲内の訂正であり、実質上特許請求の範囲を拡張し又は変更するものでもない。
  　したがって、上記訂正請求は、特許法第１２０条の４第２項ただし書き第１号に規定する特許請求の範囲の減縮を目的とするものであり、特許法第１２０条の４第３項で準用する第１２６条第２項、第３項の規定に適合するものであるから、当該訂正を認める。
３．特許異議の申立てについての判断
（１）本件発明
  本件の請求項１乃至１１に係る発明は以下のとおりのものである。
【請求項１】　半導体基板は第１導電型であり、第２導電型のソース領域は上記基板に形成され、第２導電型のドレイン領域は上記基板に形成され、上記ソースおよび上記ドレイン領域は上記第１導電型の半導体のチャネル領域によって分離され、二つのフィールド絶縁領域は上記ソース領域、上記チャネル領域および上記ドレイン領域が形成される上記基板の表面に上記ソース領域、上記チャネル領域および上記ドレイン領域に隣接して形成され、上記フィールド絶縁領域は上記基板の表面の上方および下方に延びたエッジを有し、均一な厚さの第１誘電層は上記フィールド絶縁領域間の上記ソース領域、上記チャネル領域および上記ドレイン領域の表面上に形成され、第１半導体層は上記フィールド絶縁領域のエッジ間の上記第１誘電層上に当該エッジ間にわたって形成され、第２半導体層は上記第１半導体層上に形成されるとともに部分的に上記フィールド絶縁領域の上記エッジ上に延び、上記第２半導体層の上記エッジ上の部分は上記記フィールド絶縁領域のエッジよりも平坦な表面となっており、上記第１および第２半導体層により、上記フィールド絶縁領域の上記エッジ上に延びた部分の厚さが上記第１誘電層上の部分の厚さより薄い不均一な厚さのフローティングゲートを構成し、第２誘電層は上記フローテイングゲート上に形成され、第３半導体層は上記第２誘電層上に形成されてコントロールゲートを構成していることを特徴とする半導体メモリデバイス。
　【請求項２】上記第１および第２半導体層はポリシリコンおよびアモルファスシリコンで構成されるグループから選択されたものであることを特徴とする請求項１に記載の半導体メモリデバイス。
　【請求項３】　上記第３半導体層はポリシリコンおよびアモルファスシリコンで構成されるグループから選択されたものであることを特徴とする請求項１に記載の半導体メモリデバイス。
　【請求項４】　上記第１誘電層はシリコンダイオキサイドで構成されたものであることを特徴とする請求項１に記載の半導体メモリデバイス。
　【請求項５】　上記フィールド絶縁領域はシリコンダイオキサイドで構成されたものであることを特徴とする請求項１に記載の半導体メモリデバイス。
　【請求項６】　上記第２誘電層はポリオキサイドで構成されたものであることを特徴とする請求項１に記載の半導体メモリデバイス。
　【請求項７】　上記第２誘電層はオキサイドーナイトライドーオキサイドのサンドイッチ層で構成されたものであることを特徴とする請求項１に記載の半導体メモリデバイス。
　【請求項８】　上記ソース領域および上記ドレイン領域はひ素およびリンドープシリコンで構成されたものであることを特徴とする請求項１に記載の半導体メモリデバイス。
　【請求項９】　上記ソース領域はひ素ドープシリコンで構成され、上記ドレイン領域はひ素およびリンドープシリコンで構成されたものであることを特徴とする請求項１に記載の半導体メモリデバイス。
　【請求項１０】　複数行のワードラインを有し、上記ワード線に対して直交関係に配置された複数列のビットラインを有し、上記ワード線に対して平行する複数行のコモンソースラインを有し、複数のメモリセルを有し、上記複数のメモリセルの間に設けられて当該複数のメモリセルを互いに絶縁するとともに、エッジを有する複数のフィールド絶縁領域を有し、上記複数のメモリセルはそれぞれ、基板に形成されたソース領域と、上記基板に形成されたドレイン領域と、半導体材料の第１の層で構成された第１半導体ゲートと、半導体材料の第２および第３の層で構成された不均一な厚さの第２半導体ゲートを有し、上記第２半導体層は上記フィールド絶縁領域間に上記エッジ間にわたって形成され、上記第３半導体層は上記第２半導体層上に形成されるとともに一部が２つの上記フィールド絶縁領域の上記エッジ上に延び、上記第３半導体層の上記エッジ上の部分は上記フィールド絶縁領域のエッジよりも平坦な表面となっており、上記第２半導体ゲートは上記フィールド絶縁領域の上記エッジ上に延びた部分の厚さが上記第フィールド絶縁領域の間の部分の厚さより薄いものであるとともに、上記第１半導体ゲートと上記ソースおよびドレイン領域との間に位置するものであり、上記第２半導体ゲートは第１誘電層によって上記第１半導体ゲートから絶縁され、上記第２半導体ゲートは第２誘電層によって上記ソースおよびドレイン領域から絶縁されており、列方向の上記各メモリセルのドレインは同一のビットラインに接続され、行方向の上記各メモリセルの第１半導体ゲートはワードラインに接続され、行方向の上記各メモリセルのソースはコモンソースラインに接続されていることを特徴とする電気的消去可能な半導体メモリアレイ。
　　【請求項１１】　均一な厚さの薄い誘電層が基板と上記半導体材料の第２の層との間において上記複数のフィールド絶縁領域の上記隣接したフィールド絶縁領域間に配置されている　ことを特徴とする請求項１０に記載の半導体メモリアレイ。
（２）申し立ての理由の概要
　申立人高橋豊治は、請求項１乃至１１に係る発明は、甲第１号証（特開平６−２１４７３号公報）、甲第２号証（特開平６−７７４３７号公報）、甲第３号証（特開平５−１０２４８９号公報）、甲第４号証（特開平２−１８８９６９号公報）、甲第５号証（特開平６−２９５５３号公報）をもとに当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができないものであるから、特許を取り消すべきと主張している。
（３）甲号各証に記載の発明
　甲第１号証には、「【００２２】本実施例においては、ＬＯＣＯＳ酸化により基板１（ここではＳｉ基板）上に素子分離領域２Ａ，２Ｂを形成し、図３に示すように、基板１上に第１ゲート絶縁膜３（ここではＳｉＯ２ ）が形成され、・・・
　【００２３】次に、ＬＯＣＯＳ酸化が終わった後、下部ゲートであるフローティングゲート形成用のゲート材料４としてポリＳｉを成長し、図４の構造とする。
【００２４】次にポリッシュ技術を使い、素子分離領域２Ａ，２Ｂ上面であるＬＯＣＯＳ酸化膜面まで該ゲート材料４であるポリＳｉを研磨する。これにより図５の構造として、下部ゲート５（フローティングゲート）を形成する。
【００２５】その後、第２ゲート絶縁膜６（ここではＳｉＯ２）を成長し、その後、上部ゲートであるコントロールゲート形成用のゲート材料７としてポリＳｉを成長し、図６の構造を得る。」（第２２乃至２５段落）点が記載されている。
　甲第２号証には、「【００５２】図５は図４の平面図のＡ−Ａ’断面構造図であり、図６はＢ−Ｂ’の断面構造図である。各メモリセル領域は、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜により形成された素子分離領域５１により分離されている。・・・・データ線に平行な断面（図６）では、ワード線が最小加工寸法で等間隔に形成され、第１および第２の浮遊ゲート５４，５６さらには層間絶縁膜５７とワード線となる制御ゲート５８が積層構造をなしている。ワード線間はイオン注入により導入されたｐ型不純物領域７６により分離されている。」（第５２段落）の記載と共に第５図、第６図が示されている。
　第６図のチャンネル幅方向の断面図において、ゲート電極側面はｐ型不純物領域７６のみで分離され、素子分離用のフィールド酸化膜に接することなく設けられている。
　また、第５図のチャンネル長方向の断面図において、フローティングゲートは絶縁膜５５に接して形成されているが、絶縁膜５５はソースドレイン領域上に形成されている。第１０図、第１１図の絶縁膜７２は、ソース、ドレイン領域上に形成されており、かつ、絶縁膜７２は、ゲートの側壁絶縁膜であるシリコン酸化膜７１の下部に接するように形成されている。
　甲第３号証には、本件の請求項６と同様に第２誘電層（９）をポリオキサイドにより形成することが開示されている。
　甲第４号証には、本件の請求項７と同様に第２誘電層をオキサイド−ナイトライド−オキサイドのサンドイッチ層で形成することが開示されている。
　甲第５号証には、本件の請求項８及び請求項９と同様に、ソース領域／ドレイン領域を、ひ素及びリンをドーピングすることにより形成したり、ひ素をドーピングすることにより形成したりすることが、開示されている。
（４）対比・判断
　本件請求項１に係る発明と甲第１乃至５号証記載の発明とを対比する。
　甲第１号証に記載の製造工程においてフィールド絶縁膜を形成後にゲート絶縁膜を形成していることは明らかであるから、本件明細書第５段落に記載の発明が解決しようとする課題の欄において「まずフィールドオキサイド領域を形成し、その後にフィールドオキサイド領域間の基板上にトンネルオキサイドを成長させる。・・・トンネルオキサイド層１５およびフィールドオキサイド領域１８間の接合点においてトンネルオキサイドの層が薄くなっていることが認められる。」の記載および第３図からみて、甲第１号証に記載の発明は本件の従来例の発明に相当し、トンネルオキサイド層およびフィールドオキサイド領域間の接合点においてトンネルオキサイドの層が薄くなっていると認められる。
　よって、甲第１号証には、「均一な厚さの第１誘電層は上記フィールド絶縁領域間の上記ソース領域、上記チャネル領域および上記ドレイン領域の表面上に形成され」る点の記載がない。
　甲第２号証には、　第６図のチャンネル幅方向の断面図において、ゲート電極側面はｐ型不純物領域７６のみで分離され、素子分離用のフィールド酸化膜に接することなく設けられている。また、第５図のチャンネル長方向の断面図において、フローティングゲートは絶縁膜５５に接して形成されているが、絶縁膜５５はソースドレイン領域上に形成されており、分離領域とは認められない。第１０図、第１１図の絶縁膜７２は、ソース、ドレイン領域上に形成されており、分離領域とは認められず、かつ、絶縁膜７２は、ゲートの側壁絶縁膜であるシリコン酸化膜７１の下部に接するように形成されている。
　よって、「第１半導体層は上記フィールド絶縁領域のエッジ間の上記第１誘電層上に当該エッジ間にわたって形成され」る点の記載がない。
　また、甲第３，４，５号証のいずれにも、「均一な厚さの第１誘電層は上記フィールド絶縁領域間の上記ソース領域、上記チャネル領域および上記ドレイン領域の表面上に形成され、第１半導体層は上記フィールド絶縁領域のエッジ間の上記第１誘電層上に当該エッジ間にわたって形成され、」た点の記載がない。
　さらに、本件発明が、前記甲号各証の組み合わせから容易に成し得たとも認められない。
  そして、本件発明は、上記の点により、セルの信頼性上の問題点を排除したスタックゲートメモリセルの高密度のアレイを製造することが可能となるという明細書記載の作用効果を奏するものである。
　本件請求項２乃至９は請求項１を引用しているので、請求項１の発明が容易に成し得たと認められない以上、請求項２乃至９の発明も容易に成し得たとは認められない。
　次に、本件請求項１０に係る発明と甲第１乃至５号証記載の発明とを対比する。
　甲第１号証のフローティングゲートは、一層のポリＳｉで形成されており、本件発明の構成である「上記第３半導体層は上記第２半導体層上に形成されるとともに一部が２つの上記フィールド絶縁領域の上記エッジ上に延び」る点の記載がない。
　甲第２ないし５号証には、「第１半導体層は上記フィールド絶縁領域のエッジ間の上記第１誘電層上に当該エッジ間にわたって形成され」る点の記載がない。
  そして、本件発明は、上記の点により、セルの信頼性上の問題点を排除したスタックゲートメモリセルの高密度のアレイを製造することが可能となるという明細書記載の作用効果を奏するものである。
　また、本件請求項１１は請求項１０を引用しているので、請求項１０の発明が容易に成し得たと認められない以上、請求項１１発明も容易に成し得たとは認められない。
（５）むすび
　以上のとおりであるから、特許異議申し立ての理由および証拠によっては、本件請求項１乃至１１に係る特許を取り消すことができない。
　また、他に本件請求項１乃至１１に係る特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１２年１２月４日（２０００．１２．４）
【訂正の要旨】
１．特許請求の範囲の請求項１を滅縮するために特許請求の範囲請求項１の「第１半導体層は上記フィールド絶縁領域のエッジ間の上記第１誘電層上に形成され、」との記載を「第１半導体層は上記フィールド絶縁領域のエッジ間の上記第１誘電層上に当該エッジ間にわたって形成され、」と訂正する。
２．特許請求の範囲の請求項１０を特許請求の範囲を減縮するため請求項１０の「上記第２半導体層は上記フィールド絶縁領域間に形成され、」との記載を「上記第２半導体層は上記フィールド絶縁領域間に上記エッジ間にわたって形成され、」と訂正する。
（５４）【発明の名称】
半導体メモリデバイス、半導体メモリアレイ、半導体メモリデバイスの製造方法および半導体メモリデバイスの書込み方法
（５７）【特許請求の範囲】
　　【請求項１】　半導体基板は第１導電型であり、
　第２導電型のソース領域は上記基板に形成され、
　第２導電型のドレイン領域は上記基板に形成され、上記ソースおよび上記ドレイン領域は上記第１導電型の半導体のチャネル領域によって分離され、
　二つのフィールド絶縁領域は上記ソース領域、上記チャネル領域および上記ドレイン領域が形成される上記基板の表面に上記ソース領域、上記チャネル領域および上記ドレイン領域に隣接して形成され、上記フィールド絶縁領域は上記基板の表面の上方および下方に延びたエッジを有し、
　均一な厚さの第１誘電層は上記フィールド絶縁領域間の上記ソース領域、上記チャネル領域および上記ドレイン領域の表面上に形成され、
　第１半導体層は上記フィールド絶縁領域のエッジ間の上記第１誘電層上に
当該エッジ間にわたって
　第２半導体層は上記第１半導体層上に形成されるとともに部分的に上記フィールド絶縁領域の上記エッジ上に延び、上記第２半導体層の上記エッジ上の部分は上記記フィールド絶縁領域のエッジよりも平坦な表面となっており、上記第１および第２半導体層により、上記フィールド絶縁領域の上記エッジ上に延びた部分の厚さが上記第１誘電層上の部分の厚さより薄い不均一な厚さのフローティングゲートを構成し、
　第２誘電層は上記フローティングゲート上に形成され、
　第３半導体層は上記第２誘電層上に形成されてコントロールゲートを構成している
　ことを特徴とする半導体メモリデバイス。
　　【請求項２】　上記第１および第２半導体層はポリシリコンおよびアモルファスシリコンで構成されるグループから選択されたものである
　ことを特徴とする請求項１に記載の半導体メモリデバイス。
　　【請求項３】　上記第３半導体層はポリシリコンおよびアモルファスシリコンで構成されるグループから選択されたものである
　ことを特徴とする請求項１に記載の半導体メモリデバイス。
　　【請求項４】　上記第１誘電層はシリコンダイオキサイドで構成されたものである
　ことを特徴とする請求項１に記載の半導体メモリデバイス。
　　【請求項５】　上記フィールド絶縁領域はシリコンダイオキサイドで構成されたものである
　ことを特徴とする請求項１に記載の半導体メモリデバイス。
　　【請求項６】　上記第２誘電層はポリオキサイドで構成されたものである
　ことを特徴とする請求項１に記載の半導体メモリデバイス。
　　【請求項７】　上記第２誘電層はオキサイド−ナイトライド−オキサイドのサンドイッチ層で構成されたものである
　ことを特徴とする請求項１に記載の半導体メモリデバイス。
　　【請求項８】　上記ソース領域および上記ドレイン領域はひ素およびリンドープシリコンで構成されたものである
　ことを特徴とする請求項１に記載の半導体メモリデバイス。
　　【請求項９】　上記ソース領域はひ素ドープシリコンで構成され、上記ドレイン領域はひ素およびリンドープシリコンで構成されたものである
　ことを特徴とする請求項１に記載の半導体メモリデバイス。
　　【請求項１０】　複数行のワードラインを有し、
　上記ワード線に対して直交関係に配置された複数列のビットラインを有し、
　上記ワード線に対して平行する複数行のコモンソースラインを有し、
　複数のメモリセルを有し、
　上記複数のメモリセルの間に設けられて当該複数のメモリセルを互いに絶縁するとともに、エッジを有する複数のフィールド絶縁領域を有し、
　上記複数のメモリセルはそれぞれ、基板に形成されたソース領域と、上記基板に形成されたドレイン領域と、半導体材料の第１の層で構成された第１半導体ゲートと、
　半導体材料の第２および第３の層で構成された不均一な厚さの第２半導体ゲートを有し、
　上記第２半導体層は上記フィールド絶縁領域間に
上記エッジ間にわたって
　上記第３半導体層は上記第２半導体層上に形成されるとともに一部が２つの上記フィールド絶縁領域の上記エッジ上に延び、上記第３半導体層の上記エッジ上の部分は上記フィールド絶縁領域のエッジよりも平坦な表面となっており、
　上記第２半導体ゲートは上記フィールド絶縁領域の上記エッジ上に延びた部分の厚さが上記第フィールド絶縁領域の間の部分の厚さより薄いものであるとともに、上記第１半導体ゲートと上記ソースおよびドレイン領域との間に位置するものであり、上記第２半導体ゲートは第１誘電層によって上記第１半導体ゲートから絶縁され、上記第２半導体ゲートは第２誘電層によって上記ソースおよびドレイン領域から絶縁されており、
　列方向の上記各メモリセルのドレインは同一のビットラインに接続され、行方向の上記各メモリセルの第１半導体ゲートはワードラインに接続され、行方向の上記各メモリセルのソースはコモンソースラインに接続されている
　ことを特徴とする電気的消去可能な半導体メモリアレイ。
　　【請求項１１】　均一な厚さの薄い誘電層が基板と上記半導体材料の第２の層との間において上記複数のフィールド絶縁領域の上記隣接したフィールド絶縁領域間に配置されている
　ことを特徴とする請求項１０に記載の半導体メモリアレイ。
　　【請求項１２】　基板上における消去可能なメモリデバイスを製造する方法であり、
　薄いコンフォーマルな第１誘電層を基板の表面上に形成し、
　第１半導体層を上記第１誘電層の表面上に堆積し、
　第１ナイトライド層を上記第１半導体層上に堆積し、
　上記第１ナイトライド層および第１半導体層を選択的に除去して選択された領域における上記基板の表面を露出させ、
　上記選択的に露出された上記基板の表面にメモリデバイスを分離するためのフィールド絶縁領域となる第１絶縁領域を形成し、
　上記ナイトライド層を除去し、
　上記第１半導体層、上記第１誘電層および上記第１絶縁領域を通して上記基板にドーパントを注入し、
　コンフォーマルな第２半導体層を上記第１半導体層上および上記第１絶縁領域上に形成し、
　上記第２半導体層にドーピングを行い、
　上記第２半導体層を選択的にエッチングして各上記第１絶縁領域の中央部を露出させ、
　第２誘電層を上記第２半導体層上に堆積し、
　第３半導体層を上記第２誘電層上に堆積し、
　上記第３半導体層にドーピングを行い、
　上記基板へのイオン注入によりソースおよびドレイン領域を形成する
　ことを特徴とする半導体メモリデバイスの製造方法。
　　【請求項１３】　請求項１２に記載の製造方法はさらに、上記基板に同時にペリフェラルデバイスを形成するものであり、上記第１絶縁領域の形成と同時にに上記ペリフェラルデバイスのフィールド絶縁領域を形成し、上記第３半導体層の形成と同時に上記ペリフェラルデバイスのゲート電極となる半導体層を形成する
　ことを特徴とする半導体メモリデバイスの製造方法。
　　【請求項１４】　複数のワードラインと上記ワードラインに対して直交関係の複数のビットラインと複数のコモンソースラインとによって相互接続された複数のメモリセルで構成されたメモリアレイ内におけるソースおよびドレイン領域と第１ゲートとフローティングゲートとを有する選択されたセルの書込み方法において、
　選択されたセルに接続されたワードラインおよびビットラインを特定し、
　上記特定されたワードラインに接続されたセルに対してフラッシュプログラミングを行い、
　上記選択されたセル上の電流をセンシングし、
　センシングされた電流を所望のリファレンス値と比較し、
　上記センシングされた電流が上記リファレンス値よりも小さい場合に上記プログラミングを繰り返す
　ことを特徴とする半導体メモリデバイスの書込み方法。
　　【請求項１５】　上記プログラミングは上記特定されたワードラインに上記基板上の電圧よりも高い電圧を印加するものである
　ことを特徴とする請求項１４に記載の半導体メモリデバイスの書込み方法。
　　【請求項１６】　上記プログラミングは上記セルのフローティングゲートに電子を注入するものである
　ことを特徴とする請求項１４に記載の半導体メモリデバイスの書込み方法。
　　【請求項１７】　請求項１４に記載の書込み方法はさらに、上記センシングされた電流が上記リファレンス値よりも大きい場合に上記選択されたセルを選択的にイレージングするものである
　ことを特徴とする半導体メモリデバイスの書込み方法。
　　【請求項１８】　上記イレージングは上記特定されたビットラインに上記選択されたワードライン上の電圧よりも高い電圧を印加するものである
　ことを特徴とする請求項１７に記載のセルの書込み方法。
　　【請求項１９】　上記イレージングは上記フローティングゲートから電子を取り去るものである
　ことを特徴とする請求項１７に記載の半導体メモリデバイスの書込み方法。
　　【請求項２０】　複数のワードラインと上記ワードラインに対して直交関係の複数のビットラインと複数のコモンソースラインとによって相互接続された複数のメモリセルで構成されたメモリアレイ内におけるソースおよびドレイン領域と第１ゲートとフローティングゲートとを有する選択されたセルの書込み方法において、
　選択されたセルに接続されたワードラインおよびビットラインを特定し、
　上記特定されたワードラインに接続されたセルに対してフラッシュプログラミングを行い、
　上記選択されたセル上の電流をセンシングし、上記センシングされた電流に応じて記選択されたセルを選択的にイレージングするものである
　ことを特徴とする半導体メモリデバイスの書込み方法。
　　【請求項２１】　上記イレージングは上記特定されたビットラインに上記選択されたワードライン上の電圧よりも高い電圧を印加するものである
　ことを特徴とする請求項２０に記載のセルの書込み方法。
　　【請求項２２】　上記イレージングは上記フローティングゲートから電子を取り去るものである
　ことを特徴とする請求項２０に記載の半導体メモリデバイスの書込み方法。
　　【請求項２３】　請求項２０に記載の書込み方法はさらに、上記センシングされた電流値を比較するための複数の電流リファレンスレンジを特定するものである
　ことを特徴とする半導体メモリデバイスの書込み方法。
　　【請求項２４】　上記選択されたセルのイレージングは、
　上記センシングされた電流値を比較するための複数の電流リファレンスレンジのなかから上記選択されたセルに対する適切な電流リファレンスレンジを決定し、
　上記選択されたセルから電子を取り去り、
　上記選択されたセル上の電流をセンシングし、
　センシングされた電流を適切な電流リファレンスレンジと比較し、
　上記取り去る過程、上記センシングする過程および上記比較する過程を上記センシングされた電流が上記適切な電流リファレンスレンジ内になるまで繰り返すものである
　ことを特徴とする請求項２０に記載の半導体メモリデバイスの書込み方法。
　　【請求項２５】　電気的プログラム可能なリードオンリメモリトランジスタとペリフェラル回路のためのＭＯＳトランジスタとを同一の半導体基板に形成する方法であり、
　第１誘電膜をリードオンリメモリトランジスタのソース領域、ドレイン領域が形成される第１アクティブおよびペリフェラル回路のＭＯＳトランジスタのソース領域、ドレイン領域が形成される第２アクティブ領域に均一な厚さの第１誘電膜を形成し、
　上記第１誘電膜上に第１半導体層を堆積し、上記第１半導体層および第１誘電膜を選択的にエッチングして上記基板の第１および第２アクティブ領域を定め，
　上記第１および第２アクティブ領域を構成しない上記基板の領域にフィールド絶縁領域を形成し、
　上記１半導体層上および上記フィールド絶縁領域上に第２半導体層を堆積し、上記第１および第２半導体層により上記第１アクティブ領域における上記リードオンリメモリトランジスタのフローティングゲートを構成し、
　上記第２半導体層を選択的にエッチングして上記第１アクティブ領域における上記フィールド絶縁領域の部分を露出させ、
　第２誘電層を上記第２半導体層上および上記フィールド絶縁領域の露出した部分上に形成し、
　上記第２誘電層を選択的にエッチングして上記第２アクティブ領域における上記フィールド絶縁領域の部分上の上記第２半導体層を露出させ、
　第３半導体層を上記第２誘電層上及び上記第２半導体層上に堆積し、上記第２アクティブ領域において互いに接続された上記第１、上記第２および上記第３半導体層によって上記ＭＯＳトランジスタのゲートを構成し、
　上記第３半導体層と上記第２誘電層と上記第２および上記第１半導体層とを選択的にエッチングして上記第１および上記第２アクティブ領域の部分を選択的に露出させ、
　上記第１アクティブ領域にドーパントを注入する
　ことを特徴とする半導体メモリデバイスの製造方法。
　　【請求項２６】　請求項２５に記載の製造方法において、上記メモリトランジスタはＥＥＰＲＯＭであり、さらに、上記第１半導体層の堆積よりも前に上記第１誘電層上に第３誘電層を上記第２アクティブ領域となる領域上に形成するものである
　　ことを特徴とする半導体メモリデバイスの製造方法。
【発明の詳細な説明】
　　　【０００１】
　　【産業上の利用分野】
　本願に係わる発明は、半導体メモリデバイス、半導体メモリアレイ、半導体メモリデバイスの製造方法および半導体メモリデバイスの書込み方法に関する。さらに詳しくは、本願に係わるプロセスフローを用いて製造される単一トランジスタのＥＥＰＲＯＭに関する。さらに、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングによって、コモンワードラインを分合うメモリセルのフラッシュプログラミングや個々のメモリセルの選択的なイレージングが可能な新規なメモリアレイに関する。
　　　【０００２】
　　【従来の技術】
　不揮発性半導体メモリは、コンピュータ、テレコミュニケーションあるいは工業用および医療用機器等のエレクトロニクスシステムにおける重要なプログラムやデータを記憶するために用いられている。不揮発性メモリは、技術内容によって異なったタイプに分類される。ＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ　Ｍｅｍｏｒｙ）は、製造業者によって１回だけプログラムされるものである。ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ−Ｏｎｌｙ　Ｍｅｍｏｒｙ）は、顧客によって１回だけプログラムされるものである。ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ−Ｏｎｌｙ　Ｍｅｍｏｒｙ）は、顧客によるプログラム、ＵＶ（紫外線）イレーズおよび再プログラムができるが、再プログラムの回数は一般的にはＵＶ露光の累積効果がデバイスやデバイスの信頼性に与える影響から１００回よりも少ない。ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ−Ｏｎｌｙ　Ｍｅｍｏｒｙ）は、１，０００〜１，０００，０００回のプログラムおよび電気的イレーズが顧客によって行うことができる。
　　　【０００３】
　いわゆるフラッシュメモリは、高密度を実現するためのＥＥＰＲＯＭの態様であり、バイトレベルではなくブロックあるいはセクタレベルで電気的イレーズを行うものである。図１は、ワードラインおよびビットラインに沿って接続された複数のメモリセルで構成されるメモリアレイを示したものである。ブロックあるいはセクタは、例えばすべてのセルがコモンソースラインに沿っているものとして定義することができる。フラッシュメモリ技術によれば、図２（Ａ）および（Ｂ）にそれぞれ示されるように、スタックゲートあるいはスプリット／ステップゲートセル構成によって実現されるセルサイズの縮小化によって高密度を実現することができる。図２（Ａ）は、スタックゲートメモリセルの構成を示したものであり、ポリシリコンの抵抗を下げるために適量のドーピング材料をドーピングされたポリシリコンで構成されたフローティングゲート１１およびコントロールゲート１３（それぞれ、“ＰＯＬＹ１”および“ＰＯＬＹ２”という）を有している。フローティングゲートは、絶縁材料であるオキサイド層１５によって基板領域と電気的に分離されている。このオキサイド層はデバイスによってゲートまたはトンネルオキサイドと呼ばれる。当業者であれば理解できることであるが、製造工程の詳細に対する特別の目的のために、“トンネルオキサイド”の語は以後トンネルおよびゲートオキサイドの双方について適宜用いるものとする。図２（Ａ）はさらに、拡散ソースおよびドレイン領域１７、１９を示しており、これらは基板内のチャネルを定義するものである。フローティングゲートおよびコンントロールゲートは、絶縁材料の層１２（典型的にはシリコンオキサイドのインターポリ層）によって分離されている。動作状態においては、このフローティングゲートに電子が蓄えられることになる。同様に、図２（Ｂ）に示したスプリットゲート構成では、フローティングポリシリコンゲート１４およびコントロールゲート１６（それぞれ、“ＰＯＬＹ１”および“ＰＯＬＹ２”という）は、インターポリ誘電体によって分離されている。
　　　【０００４】
　スタックゲート構成は、小さい面積で構成できるという利点があるが、オーバーイレージングされやすい傾向にあり、負のスレッショルド電圧のときにはセルが容易にデプレッション型のメモリデバイスになってしまう。一方、スプリットゲート構成はセルの信頼性では優れているが、スタックゲートセルよりも大きな表面積が必要となる。スタックゲート構成におけるセルの信頼性の問題は、現在の標準的な工程によって製造されるスタックゲート構成においては本質的に遭遇するセル構造上の特徴によるものである。例えば、図３に示した典型的なスタックゲートセル構造においては二つの特徴、すなわちオキサイドが薄くなることおよびエッジリークというデバイスの信頼性に有害となる特徴が示されている。図３に示したスタックゲート構造はワードライン方向で示したものであり、これは同一構造をビットライン方向で示した図２（Ａ）に対して垂直方向となっている。図３において図２（Ａ）と対応するものには同一の番号を付している。
　　　【０００５】
　　【発明が解決しようとする課題】
　図２（Ａ）に示されているように、トンネルオキサイド層１５は第１ポリシリコン層（“ＰＯＬＹ１”）を基板から絶縁している。また、図３において、フィールドオキサイド領域１８はアレイ中の互いに隣接したセルを電気的に分離している。標準的なプロセスにおいては、まずフィールドオキサイド領域を形成し、その後にフィールドオキサイド領域間の基板上にトンネルオキサイドを成長させる。幾何学的な“ｂｉｒｄ’ｓ　ｂｅａｋ”効果および“Ｋｏｏｉ”効果やいわゆる“ｗｈｉｔｅ　ｒｉｂｂｏｎ”効果により、トンネルオキサイド層１５およびフィールドオキサイド領域１８間の接合点においてトンネルオキサイドの層が薄くなっていることが認められる。幾何学的効果による厚さの減少は通常少なくとも１０％から１５％であり、これに“Ｋｏｏｉ”効果を加えると全体の厚さの減少は２０％から３０％になる。最新のＭＯＳデバイス例えばＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭメモリデバイスにおいては、ゲートオキサイドあるいはトンネルオキサオイドの厚さは１２０オングストローム以下の範囲となっているため、オキサイド層の厚さが２０％から３０％減少すると、トンネルオキサイド層およびフィールドオキサイド領域間の接合点における強い電界により、デバイスの信頼性に対して深刻な問題が生じることになる。
　　　【０００６】
　さらに、ＰＯＬＹ１層１１のフィールドオキサイド領域１８とオーバーラップする箇所のエッジにおいて、電流のリークが認められるという信頼性上の問題がある。ＰＯＬＹ１層はコンフォーマルに堆積されてフローティングゲート構造をを形成するため、ＰＯＬＹ１の相対的に厚い層がフィールドオキサイド領域にかぶさることになる。さらに、最適なＰＯＬＹ１層の厚さとして１０００〜２５００オングストロームを用いた場合には、ＰＯＬＹ１層がかぶさっている箇所はシャープなエッジを有する傾向となる。このような急峻なエッジは、相対的に低い温度（１０５０度Ｃ以下）の標準的な酸化工程によってＰＯＬＹ１層上にインターポリ層を形成した後に顕著なものとなる。急峻なエッジあるいはごつごつした箇所は、ＰＯＬＹ１およびＰＯＬＹ２層間に過大なリーク電流を生じさせ、デバイスの信頼性に悪影響を与えることとなる。
　　　【０００７】
　そこで、本願に係わる発明の目的は、上記セルの信頼性上の問題点を排除したスタックゲートメモリセルの高密度のアレイを製造することが可能な半導体メモリデバイス、半導体メモリアレイおよび半導体メモリデバイスの製造方法を提供することである。
　　　【０００８】
　また、本願に係わる発明の目的は、メモリアレイ構成およびプログラム方法を提供することにより、個々のセルをイレーズすることが可能であるとともに、高信頼性、プログラム可能性あるいは多値論理を実現することも可能なメモリデバイスの書込み方法を提供することである。
　　　【０００９】
　　【発明の概要】
　本願の発明に係わるプロセスフローによって製造される新規なスタックゲートセル構造を有するメモリセルを用いた本願に係わる発明により、上記あるいはそれ以外の目的が達成される。
　　　【００１０】
　デバイスの構成は、トンネルオキサイド層のエッジに接続されるフィールドオキサイド領域を有する基板上に形成されたトンネルオキサイドを有するものとなっている。
　　　【００１１】
　フィールドオキサイド領域をトンネルオキサイドの形成の後に形成した場合には、トンネルオキサイドのエッジが薄くならないことが認められる。第１ゲートすなわちフローティングゲートは、ポリシリコンあるいはこれに類似した材料を用いた二つの層からなり、第１の層はフィールドオキサイド領域間のトンネルオキサイド上に堆積され、第２の層はそのエッジがフィールドオキサイド領域にかぶさる。かぶさったフローティングゲートの材料は従来技術のものよりも薄く、その後のプロセスにおいてスムーズなエッジを示す。インターポリ誘電体材料はフローティングゲート上に堆積され、インターポリ誘電体上にコントロールゲートを形成することによってゲート構造が完成する。ソースおよびドレイン領域は、スタックゲートの下側の基板内に対称または非対称に形成される。
　　　【００１２】
　メモリアレイ内の発明に係わる構成におけるプログラミング方法においては、選択されたメモリセルのバイトアドレスにおいて、選択されたワードラインに交差するビットラインに沿って適切な電圧を印加することにより、選択されたワードラインに沿ったフラッシュプログラミングが選択的なイレージングとともに行われる。
　　　【００１３】
　　【実施例】
　本願に係わる発明によって製造されるスタックゲートメモリセルは、図４および図５に示されるように、ＰＯＬＹ２層で構成されるコントロールゲート２３、インターポリ誘電層２２および二つの層２１および２４で構成されるＰＯＬＹ１のフローティングゲートを含み、“ラウンドエッジ”を有するＰＯＬＹ１層２４の薄い第２の層のみがフィールドオキサイド領域２８にかぶさっている。トンネルオキサイド層２５は、フローティングゲートと基板との間に位置し、その接続される箇所において薄くなることなくフィールドオキサイド領域２８に接続されている。ソース領域３０は第１ドーパント２６（例えば、ひ素）が導入されたＰ型シリコン基板の領域で構成され、ドレイン領域３１は第１ドーパント２６および第２ドーパント２７（例えばそれぞれ、ひ素およびリン）が導入された基板領域で構成される。当業者であればわかるように、ドーパントの種類、ドーパントの組み合わせあるいはドーパントの濃度等を適宜変更したものを、対称または非対称のソースおよびドレイン領域に用いることができる。図４にはドレイン領域のドーピングの様子が示されているが、図５にはさらに図４に示されていないオキサイドスペーサ２９が示されている。
　　　【００１４】
　従来の信頼性上の問題点を低減することが可能な本願に係わるメモリセルの製造方法を、図６から図１５を参照して詳細に説明する。当業者にとっては明白なことであるが、メモリアレイの製造においては個々のセルに対するスタックゲートの形成のみならず、同一の基板にペリフェラルデバイスも同時に形成でき、ＮＭＯＳおよびＰＭＯＳトランジスタの形成に限定されない。また、プロセスフローがＥＰＲＯＭメモリデバイスの製造に応用することができることは、当業者にとっては明白なことである。図示したプロセスフローによって図１５に示した構造が得られ、また図には基板内および基板上に形成される以下のものが示されている。第１メモリセルはビットラインに沿った断面で示され、隣接する第２メモリセルはワードラインに沿った断面で示され、さらにＮＭＯＳロジックデバイスおよびＰＭＯＳロジックデバイスが示されている。以下の説明ではまず、ＮウエルＣＭＯＳ技術によって形成されるペリフェラルデバイスについて述べているが、これは説明上の観点からそのようにしただけである。本願出願人は、発明に係わるメモリデバイスおよびアレイの発明に係わる製造を、例示されたペリフェラルデバイスの製造との関連においてのみ限定するつもりではなく、できるだけ完全かつ機能的に実施例を説明するためにペリフェラルのプロセスの記載を含ませているわけである。
　　　【０００１５】
　図６は、公知の技術によってＮウエル領域４０が形成された基板２０を示したものである。すでに述べたように基板はＰ型シリコンであり、これは周知のように、メモリセルおよびアレイの製造および動作の双方にとって最も好ましいものである。図７において、基板２０上に厚さ６〜１２ｎｍのトンネルオキサイドの層２５が形成される。本実施例のＰ型シリコン基板においては、トンネル誘電体はシリコンダイオキサイドの層であり、これは公知のプロセス条件（例えば、９００〜１０７０度Ｃのドライ酸素雰囲気中での２０〜５０分間の熱酸化）においてシリコン基板の表面を酸化雰囲気にさらすことにより形成される。
　　　【００１６】
　つぎに、図７に示したように、トンネル誘電体上にアモルファスシリコンの層を堆積する。このアモルファスシリコンは第１ＰＯＬＹ１層２１となるものであり、その詳細については後述する。アモルファスシリコン層は、５０〜１５０ｎｍの厚さを有し、例えば５５０度Ｃの温度で減圧ＣＶＤ（ＬＰＣＶＤ）により形成される。ＰＯＬＹ１層としてポリシリコンを用いること（６２０度Ｃの減圧ＣＶＤによって形成）もできるが、ここではそのすぐれた平坦性からアモルファスシリコンが好ましい。
　　　【００１７】
　つぎに、アモルファスシリコン上にＬＰＣＶＤにより１００〜２００ｎｍのナイトライド層４１を堆積する。フォトレジシト材料４２を公知のプロセスによってナイトライド層上に堆積してパターニングし、ナイトライド、アモルファスシリコンおよび誘電体をアクティブ領域とならない領域から除去する。図８はこの状態を示したものであり、非アクティブ領域の基板表面が選択的に露出している。ナイトライド、アモルファスシリコンおよび誘電体をドライエッチングした後、パターン形成されたレジスト４２をナイトライド表面から除去する。この工程において、ナイトライドおよびシリコンのみの除去を行い、誘電体を残しておくこともできる。
　　　【００１８】
　つぎに、ドライ−ウエット−ドライプロセスを用いた９００〜１１００度Ｃの熱酸化により、露出している非アクティブ領域の基板全体が酸化される。この酸化工程によって形成されたフィールドオキサイド領域２８は、すべてのアクティブ領域およびデバイスを互いに電気的に絶縁する。図９に示したように、フィールドオキサイド領域の上表面は基板表面が存在していたレベルよりも上方に延びている。これは、酸化工程により、基板表面の上方には３００〜４００ｎｍの酸化が行われ、基板内部には２００〜５００ｎｍの酸化が行われるためであり、その結果、フィールドオキサイドのトータルの厚さのおよそ半分が基板表面から上方に形成される。フィールドオキサイド領域の上表面の高さは最適化され、その結果フィールドオキサイド領域の上表面はアモルファスシリコンの上表面のレベルよりも高くなっている。すでに述べたように、発明に係わる構成では、トンネルオキサイド層とフィールドオキサイド領域との接合部においてトンネルオキサイドが薄くなるという問題点が生じない。薄くなることを避けることができるのは、従来技術とは逆にトンネルオキサイドの形成後にフィールドオキサイドの成長を行うからである。
　　　【００１９】
　フィールドオキサイド領域が形成された後、ナイトライドが除去されてアクティブ領域のアモルファスシリコンが露出する。図１０に示した次の工程では、セルのスレッショルド用インプラとしてシリコン基板にドーピングが行われる。５０〜１５０ｋｅｖのインプラエネルギーでシリコンにボロンをインプラすることが好ましい。これはアモルファスシリコンおよびトンネル誘電体を通過する。フィールドオキサイド領域は一定領域においてボロンをブロックし、さらにＮＭＯＳおよびＰＭＯＳ領域はさえぎられ、基板は選択的にドーピングされる。
　　　【００２０】
　つぎに、３０〜７０ｎｍと薄い第２のアモルファスシリコン層がコンフォーマルに全体に堆積され、その後にアモルファスシリコン層の抵抗を下げるために選択的なドーピングが行われる。ひ素インプラは、１×１０１５／ｃｍ２〜５×１０１５／ｃｍ２のひ素を３０〜５０ｋｅｖで層２１および２４に行う。当業者であればわかるように、第１に関連する層が十分にドーピングされて導電性となるように、第２にひ素（あるいは他のドーパント）がＰＯＬＹ１層に残るように、インプラのエネルギーは最適化される。
　　　【００２１】
　層２４は選択的にエッチングされ、メモリセルのフローティングゲートが部分的に決定される。ドーピングされたシリコンのエッチングは、フォトレジストマスクを用いてドライエッチプロセスによって行われ、層２４はメモリセル領域以外のすべての領域において除去される。メモリセルをアイソレートするフィールドオキサイド領域上においては、パターニングされた層２４のエッジがフィールドオキサイドとオーバーラップする。二つの隣接するメモリセルをアイソレートするフィールドオキサイド上においては、層２４のオープニングあるいはチャネル４３のエッチングによってフィールドオキサイドは露出し、このオープニングはつぎの工程において埋められる。図１１に示されているるように、層２１および２４はともにスタックゲートメモリセルのＰＯＬＹ１フローティングゲートを構成している。
　　　【００２２】
　図１２に示すように、ポリオキサイド（ここでは、オキサイド−ナイトライド−オキサイド（ＯＮＯ）とする。）のインターポリ誘電層２２を形成する。１０００〜１１００度Ｃの温度でドライＯ２を用いた熱酸化を行い５〜２０ｎｍのオキサイドを形成し、続いて７５０〜７９０度Ｃの温度でＬＰＣＶＤにより１０〜２５ｎｍのナイトライドを形成し、最後に９００〜１０００度Ｃの温度でウエットＯ２を用いた熱酸化を行い２〜６ｎｍのオキサイドを成長させる。ＯＮＯは、ＰＯＬＹ１層上に形成され、フィールドオキサイド領域上のオープニング４３を埋め、その結果ＰＯＬＹ１層を完全に分離してＰＯＬＹ１層のエッジにおいてチャージがリークする可能性を取り除く。また、ＯＮＯインターポリ誘電体の形成において、層２４が相対的に薄いため、フィールドオキサイド上の層２４のエッジに沿ってすべての方向に酸化が生じることからパターニングされた層２４のエッジはラウンド状となる。薄いＰＯＬＹ１層のラウンド状のエッジにより、すでに述べたりークの低減をはかることができる。すなわち、従来例おけるインターポリ誘電体の下側の厚いＰＯＬＹ１層のシャープなエッジに起因して生じるリークを低減することができる。
　　　【００２３】
　図１２からわかるように、ＯＮＯ層を形成した後にレジスト層の形成およびパターニングを行い、メモリセルの場所以外のすべて表面からＯＮＯを除去する。さらに、ＰＯＬＹ１層をペリフェラルデバイスが形成される領域から除去する。ペリフェラルデバイス領域を露出させた後、公知の方法によりゲート酸化を行う。ゲート酸化は関連する基板領域において通常は１５〜３５ｎｍの深さに達するが、その他の領域はＯＮＯ層によって効果的に絶縁される。これにより、ペリフェラルデバイスのためのゲートオキサイド層２５Ａが形成される。
　　　【００２４】
　つぎに、アモルファスシリコンまたはポリシリコンのコンフォーマルな層２３を全体に堆積して、メモリセル領域およびペリフェラルデバイス領域の両方を覆う。コントロールゲートのためのポリシリコンまたはアモルファスシリコンのＰＯＬＹ２層は、ＬＰＣＶＤにより２５０〜４００ｎｍの層厚で形成される。その後、ひ素またはリンのイオン注入または拡散によりＰＯＬＹ２層にドーピングを行う。つぎに、層厚１００〜１５０ｎｍのオキサイド層を堆積する。レジストマスクを形成し、オキサイド２９およびＰＯＬＹ２層２３を順次ドライエッチすることにより、図１３に示すように、ＮＭＯＳ、ＰＭＯＳおよびメモリデバイスが定義される。別のレジストマスクをペリフェラルトランジスタ領域上に形成し、セルフアラインのエッチングマスクとしてＰＯＬＹ２を用い、図１４に示すように、ＯＮＯ層２２並びにＰＯＬＹ１層２４および２１を除去する。
　　　【００２５】
　最後のスタックゲートメモリセルの製造工程として、ソースおよびドレインインプラをメモリセルの関連する領域の基板に対して行う。ペリフェラルデバイスはインプラ工程においてマスクされ、このマスクには前の工程と同一のマスクを用いることができる。その結果、図１５に示すように、例えばリンおよびひ素を用いたインプラ領域２７および２６が形成され、これは対称なメモリセルにおけるソースおよびドレイン領域を形成する。当業者であれば容易にわかるように、ソースおよびドレインのインプラは、以下詳細に述べるように、ひ素およびリンの組み合わせ以外のものでもよい。例えば、図５に示したメモリセルでは、ひ素のみのセルソース領域３０とひ素およびリンのセルドレイン領域３１により非対称となっている。以後、標準的なＣＭＯＳ製造工程を用いてＮＭＯＳおよびＰＭＯＳデバイス並びに相互配線等の全体構成が完成する。
　　　【００２６】
　ペリフェラルデバイスの製造を同一基板内のＥＥＰＲＯＭあるいはＥＰＲＯＭの製造と同時に行うことにより、プロセスフローを能率化することができる。
　　　【００２７】
　図２０は、本願に係わる発明に基く代表的なＥＥＰＲＯＭペリフェラルデバイスのレイアウトを示したものである。Ｃ−ＣおよびＤ−Ｄに沿った断面によって図２１〜図３０の製造工程が示されており、Ｃ−Ｃ断面によってソース／ドレイン方向に沿ったペリフェラルデバイスの構成が示され、Ｄ−Ｄ断面によってポリシリコンゲート方向に沿ったペリフェラルデバイスの構成が示される。
　　　【００２８】
　図２１〜図３０は、ペリフェラルデバイスをメモリデバイスの製造と同時に製造したときのプロセスフローを示したものである。プロセスおよび材料は、すでに説明した図６〜図１５と同一であるものについては、同一の番号を付し詳細な説明は省略する。図６に対応する図２０に示した最初の工程においては、基板２０内にＮウエル領域４０が形成される。引き続き図２２に示した工程では、基板表面にゲートオキサイドとして機能する均一な層２５が形成される。ＥＥＰＲＯＭ型のデバイスでは、メモリデバイスにおけるゲートあるいはトンネルオキサイド２５の厚さは、ペリフェラルデバイスにおいて必要とされるゲートオキサイド２５Ａの厚さとは異なっている。したがって、ＥＥＰＲＯＭへの応用においては、厚さ１０〜２５ｎｍのゲートオキサイドを基板全体に形成し、レジストマスクを用いてメモリデバイスエリアからゲートオキサイドを除去する。
　　　【００２９】
　レジストを基板から除去し、メモリデバイスのためのゲートオキサイド層２５を６〜１２ｎｍの厚さで形成する。同時にこの酸化工程において、ペリフェラルデバイス領域におけるゲートオキサイド２５Ａの厚さは１５〜３５ｎｍになり、この様子は図２２においてステップ形状で示されている。
　　　【００３０】
　ＥＰＲＯＭやＯＴＰ（ｏｎｅ−ｔｉｍｅ　ｐｒｏｇｒａｍ　ＥＰＲＯＭ）デバイスにおいては、メモリデバイスにおけるゲートオキサイドの厚さをペリフェラルデバイスのそれと同じにしてもよい。この場合においては、図７に示したように、均一なゲートオキサイドを１回の工程で１０〜３０ｎｍの厚さに成長する。説明を簡単化するため、以後はＥＥＰＲＯＭデバイスおよびペリフェラルＮＭＯＳトランジスタについて、図２２〜図３０を参照して説明する。
　　　【００３１】
　ゲートオキサイド２５を形成した後、図２２に示すように、アモルファスシリコン層２１およびＬＰＣＶＤで形成したナイトライド層４１を順次堆積する。その後の図２３〜図２５に示した工程は図８〜図１０に示したと工程と同様であるため、説明を繰り返すことは省略する。
　　　【００３２】
　図２６に示した工程は図１１とは異なっている。ＰＯＬＹ１の薄い層２４を厚さ３０〜７０ｎｍで図２５の構成上にコンフォーマルに堆積する。レジストマスクをＰＯＬＹ１の薄い層上に形成し、ドライエッチングによりＰＯＬＹ１の薄い層を選択的に除去する。これは図１１の工程とは異なるものであり、ＰＯＬＹ１の薄い層は図２６のペリフェラルデバイス領域上に残される。図２７に示すように、ポリオキサイドのインターポリ層すなわちＯＮＯ層を形成し、レジストマスクを用いてドライエッチング工程により一定領域からＯＮＯ層を選択的に除去する。図２７においては、ＯＮＯ層２２は特にペリフェラルデバイスの拡散領域を覆っている。
　　　【００３３】
　図２８に示した工程では、これに対応する図１３の工程とは異なり、オキサイド（すなわち、層２９）の堆積は行っていない。レジストマスクをドーピングされたＰＯＬＹ２層上に直接形成している。図２８と同一のレジストマスクを用いて、図２９に示すように、メモリおよびペリフェラルデバイス双方のＯＮＯおよびＰＯＬＹ１層をエッチングし、プロセスフローを簡単化している。
　　　【００３４】
　図３０は、メモリデバイスのソースおよびドレインを形成するためのインプラを行った後の状態を示している。そして、公知の標準的なＣＭＯＳプロセスを用いてペリファラルデバイスを完成させる。
　　　【００３５】
　本プロセスフローにおいては、不揮発性メモリデバイスの製造におけるプロセス技術の簡単化、ＥＰＲＯＭおよびＥＥＰＲＯＭデバイス双方の製造に対するフレキシビリティ、および、同一の基板上へのＥＰＲＯＭおよびＥＥＰＲＯＭ双方の形成に対する経済性を含んでいる。
　　　【００３６】
　本願に係わる発明のスタックゲートメモリセルは、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ　（Ｆ−Ｎ）トンネリングメカニズムに基いて動作し、以下図５をに示した構成を参照して説明する。セルプログラミング、すなわち電子をストレージのためにメモリセルのフローティングゲートに供給する場合には、電子がセルのチャネル領域（ソースおよびドレイン領域３０および３１によって定義される。）からセルチャネル上部のフローティングゲート（層２１および２４で構成されるＰＯＬＹ１）に薄いトンネル誘電体２５をトンネルすることにより注入される。チャネル領域からフローティングゲートに電子を注入するためには、ＰＯＬＹ２層２３に高電圧を印加する一方基板２０をグランドまたは負バイアスに保持し、セルソースおよびセルドレイン３０および３１はフローティングまたはグランドにしておく。ＰＯＬＹ２に印加される高電圧はフローティングゲート（ＰＯＬＹ１）にキャパシティブにカップリングしているため、高電界が生じてＦ−Ｎトンネリングを誘起する。Ｆ−Ｎトンネリングを効率的に生じさせるためには、すでに述べた製造プロセスフローに記載したように、トンネル誘電体の厚さを１０ｎｍ以下に保つ。
　　　【００３７】
　セルイレーズを行う場合には、蓄積されている電子をフローティングゲート（ＰＯＬＹ１）から下側のドレイン領域３１にリバースＦ−Ｎトンネリングを用いて移動させなければならない。原理的には、セルソース領域においてもセルはイレーズすることができ、これはブロックあるいはアレイイレーズを望む場合に有用である。しかしながら、本実施例においては、バイトイレーズモードを実行することおよびメモリセルにおける多値論理を行うことが望ましい。したがって、セルドレインを通してイレーズすることが好ましい。電子をフローティングゲートからセルドレインに移動させるためには、層２４および２１からなるフローティングゲートおよびセルドレイン３１間のトンネル誘電体２５を横切る電界を生じさせるために、高電圧（すなわち、ＰＯＬＹ２層２３の電圧よりも高い電圧）をセルドレイン領域に印加しなければならない。セルイレーズ動作中、基板２０はグランドポテンシャルに維持され、セルソース領域３０はフローティング状態に維持される。
　　　【００３８】
　上述したメモリセルプログラミングおよびイレーズ動作は、図１に示したようなメモリセルアレイにおいても実行することができ、その詳細を図１６〜１８を参照して説明する。図１および図１６〜１８のメモリアレイは複数のメモリセルで構成されており、これらにおいて、同一列（コラム）のすべてのセルドレインはビットラインｊ、ｊ＋１、……によって互いに接続され、同一行（ロウ）のすべてのＰＯＬＹ２ゲートはワードラインｉ、ｉ＋１、……によって互いに接続され、セルソースはコモンラインＣによって接続されている。ビットラインおよびワードラインはまた、アドレスデコーダ回路に接続され、アレイ内のメモリセルの位置を決定する。ビットラインはさらに、選択されたメモリセルからセル情報を読み出すために、センスアンプあるいはこれと等価な回路に接続されている。メモリアレイは、アレイ内のいかなるメモリセルにおいてもフローティングゲート内に余分な電荷が存在しないようにするため、まず最初にバージン状態にされる。図１６および１７を参照して以下に詳述するプログラミング動作の実行によって、メモリは要求される情報を含むことができる。
　　　【００３９】
　図６はフラッシュプログラミングを示したものであり、ワードラインｉ＋１が選択されて、セルｊに対して“０”、セルｊ＋１に対して“１”、セルｊ＋２にして“０”が記憶される。選択されたワードラインｉ＋１に対しては高電圧が印加され、その他のすべての非選択ワードラインはグランドに保持される。図１６に示されるように、すべてのビットラインおよびコモンソースラインはフローティング状態とされ、基板はグランドまたは負バイアスとされる。ワードラインｉ＋１は高電圧なので、ワードラインｉ＋１に割り当てられたすべてのメモリセルに対して、電子がセルチャネルからフローティングゲートに注入される。したがって、選択されたワードラインｉ＋１に対してフラッシュプログラミングをした後は、図１７に示すようにフローティングゲートには電子が蓄積される。メモリセルはフローティングゲートに余分な電子を有し、高いセルスレッショルド電圧を意味し、これは図１７において状態“０”を指定する。
　　　【００４０】
　ワードラインｉ＋１に記憶される情報は選択されたセルｊ、ｊ＋１およびｊ＋２に対してそれぞれ“０　１　０”であるため、ビットラインｊ＋１とワードラインｉ＋１に位置するセルをイレーズする（すなわち、余分な電子をフローティングゲートから移動させる。）と状態“１”であるニュートラル状態（すなわち、余分な電子が存在せず、低いセルスレッショルド電圧を意味）になる。上記の処理を達成させるためには、第２のアレイオペレーションすなわち選択的なイレーズを実行しなければならない。
　　　【００４１】
　選択されたメモリセル（図では、ワードライｉ＋１とビットラインｊ＋１に位置するメモリセル）から蓄積された電荷を選択的にイレーズするために、アレイは図１８に示すようにバイアスされる。選択されたワードラインｉ＋１には−７Ｖ〜−１０Ｖの負バイアスが印加され、非選択のワードラインはグランドまたは３Ｖ〜５Ｖに保持され、選択されたビットラインｊ＋１は３Ｖ〜５Ｖにバイアスされ、非選択のビットラインはグランドまたはフローティングに保持され、ソースラインはフローティングまたはグランドに保持される。電子は選択されたセルのフローティングゲート（選択されたワードライン上の−７Ｖ〜−１０Ｖのバイアスに基く低いポテンシャルである。）から基板のドレイン領域（正のポテンシャルである。）にトンネルする。上述した方法により、フラッシュプログラミングおよび単数または複数の高密度のスタックゲートセルの選択的イレージングにより、バイトレベルのメモリプログラミングを達成することができる。
　　　【００４２】
　上述したように、個々のメモリセルのイレーズは多値論理を実現する可能性を示している。選択されたビットラインに各イレーズパルスを印加した後にセル電流をモニタする、例えば検出した電流をリファレンスセルのセル電流と比較することにより、フィードバックコントロールを行ってセルのオーバーイレーズを防止する。セルイレーズ動作を行っている間フィードバックループ制御回路を実行することにより、セル電流を合理的に制御することができ、セルスレッショルド電圧は一定のレンジ内になる。さらに、種々の電流レンジを別々の範囲に分別することもできる。例えばＩをセル電流として、　Ｉ＜５０μＡ　；　５０μＡ≦Ｉ＜１００μＡ　；　１００μＡ≦Ｉ＜１５０μＡ　；　１５０μＡ≦Ｉ　とすることができる。各電流範囲は、論理状態として、例えば“００”、“０１”、“１０”、“１１”として示すことができる。この４値論理に対しては、四つのリファレンスセルを関連する電流レベルに対応させてフィードバック制御の検出のために用いることができる。
　　　【００４３】
　アレイ密度の点、トンネル誘電体およびインターポリ誘電体膜が両者とも非常に薄いという事実から、アレイプログラミングおよび読出し動作が行われている間にメモリセル障害の問題が生じ、同一のビットラインまたはワードラインに割り当てることのできるメモリセルの数が一定の制限を受ける。このような場合には、例えばビットラインをいくつかのセクションに分割し、図１９に示すように、各セクションをビットラインに接続するためのパストランジスタを有するより少ない数のメモリセルで構成する。パストランジスタによって接続されたセクションは、パストランジスタのゲートに高電圧を印加することにより選択される。同様にして、ゲート障害が問題である場合にはワードラインに沿ってパストランジスタを用いればよい。
　　　【００４４】
　上述したセル構成（アレイ構造およびアレイ動作）から明らかなように、インテリジェントなアレイプログラミングのアルゴリズムが、回路デザインによるオンチップ構成あるいは外部のマイクロコントローラによるオフチップ構成（すなわち、ソフトウェアによる実行）によって実行することができる。図３１は、上述のプログラミング機能を行う代表的なプログラミングアルゴリズムを示したものである。
　　　【００４５】
　本願に係わる発明のプログラミングプロセスフローにおけるステップ１０１は、プログラミングのスタートを示している。メモリセルアレイのプログラミングをスタートさせる前に、記憶されるべきデジタル情報は、オペレータ／プログラマが知っているかあるいは、オペレータ入力のプログラムによって充当するデジタルパターンに翻訳される。したがって、プログラムされるセルの位置がわかっていると仮定すると、そのセルに関係するワードおよびビットラインもわかっている。したがって、ステップ１０２において、プログラムはプログラムされる第１のセルに沿ったワードラインを選択する。ステップ１０３において選択されたワードラインのフラッシュプログラミングが行われると、その後ステップ１０４において選択されたワードラインからデータが読み出される。フラッシュプログラミングは、図１６〜１８に示されているように、選択されたワードラインに高電圧を印加するとともにその他のラインをフローティング、グランドあるいは低電圧に保持することにより行われる。ワードラインに沿ってデータを読み出す場合には、ステップ１０５に示されているように、プログラムは選択されたワードラインに沿ったすべてのデータが値“０”を有しているか否かを検証する。当業者であれば容易にわかるように、すべてのセルが値“１”（この値を希望する場合）を有しているか否かを検証することもできる。ステップ１０５に続くステップは、ステップ１０５の結果に依存する。選択されたワードラインに沿ったすべてのデータが値“０”であるという条件を満たしていない場合は（ライン１０６）、選択されたワードラインに沿ったすべてのセルが同一の値となるまでステップ１０３のフラッシュプログラミングが繰り返される。関連するすべてのセルが充当する値を有していることが検証された場合には（ライン１０７）、選択的なイレージングが必要に応じて開始されることになる。
　　　【００４６】
　ステップ１０８においてワードラインに沿った第１のバイトアドレスが選択され、ステップ１０９において選択されたアドレスにおけるセルからデータが読み出される。つぎにステップ１１０において、そのバイトアドレスにおけるデータ値が意図した値であるか否かが検証される（すなわち、本実施例においては、選択されたバイトアドレスにおける選択されたワードラインに沿ったセルが“０”か否か）。意図した値でない場合には（ライン１１１）、関連するバイトアドレスを有するセルがそれに沿って位置するビットラインをプログラムが選択する（ステップ１１２）。図１６〜１８を参照して詳述したようにしてイレーズ動作が行われる（ステップ１１３）。単一のバイトアドレスに対するデータ検証ステップにおいてセルが充当するデータ値を有することが示されるまで、何回かのイレーズの繰り返しが必要かもしれない。
　　　【００４７】
　バイトアドレスにおけるデータが意図したものである場合には（ライン１１４）、ステップ１１５において、選択されたワードラインにおけるすべてのバイトアドレスが読み出されて検証されたか否かをプログラムが判断する。すべてのバイトアドレスが検証されたという条件が満たされていない場合には（ライン１１７）、ステップ１１８においてバイトアドレスが更新され（すなわち、ワードラインに沿ったつぎのバイトアドレスが選択される。）、その後必要に応じてステップ１０９〜１１５が繰り返される。選択されたワードラインの最後のバイトアドレスにおけるデータ値の検証が終了すると（ライン１１６）、プログラミングは完了する。
　　　【００４８】
　当業者であれば容易に理解されるように、以上説明したプログラミングフロー、構造、材料あるいはプロセスは、特許請求の範囲に記載した本願に係わる発明の範囲内において適宜変更可能である。
　　　【００４９】
　　【発明の効果】
　本願に係わる半導体メモリデバイス、半導体メモリアレイおよび半導体メモリデバイスの製造方法では、セルの信頼性上の問題点を排除したスタックゲートメモリセルの高密度のアレイを製造することが可能となる。すなわち、ソース領域、チャネル領域およびドレイン領域に隣接したフィールド絶縁領域のエッジ間に形成された第１半導体層と部分的に上記フィールド絶縁領域の上記エッジ上に延びた第２半導体層によりフローティングゲートを構成するため、厚いフィールド絶縁領域を有するセルにおいてもフローティングゲートのエッジを平坦なものとでき、フィールド絶縁領域とオーバーラップする部分でのフローティングゲート、コントロールゲート間の電流のリークが抑えられる。
　　　【００５０】
　また、第１半導体層、第１誘電層およびフィールド絶縁領域となる第１絶縁領域を形成した後に、これらを通して基板にドーパントを注入する。このため、セルのスレッショルド用インプラとして基板にドーピングを行う際、ドーパントは第１半導体層および第１誘電層を通過し、フィールド絶縁領域の一定領域においてブロックされるため、基板を選択的にドーピングすることが可能となり、不要なドーパントが注入されることなくセルの信頼性を向上させることができる。
　本願に係わる半導体メモリデバイスの書込み方法では、個々のセルをイレーズすることが可能であるとともに、高信頼性、プログラム可能性あるいは多値論理を実現することも可能となる。
【図面の簡単な説明】
　　【図１】
　マルチセルのメモリアレイのセグメントを示した図。
　　【図２】
　メモリセルにおける標準的なスタックゲート（Ａ）およびスプリットゲート（Ｂ）の形状をビットラインに沿って見た図。
　　【図３】
　公知技術によるスタックゲートメモリセルをワードラインから見た図。
　　【図４】
　本願の発明に係わるスタックゲートメモリセルデバイスをワードラインに沿って見た図。
　　【図５】
　本願の発明に係わるスタックゲートメモリセルデバイスをビットラインに沿って見た図。
　　【図６】
　本願の発明に係わるメモリセルを製造するプロセスフローを示した図。
　　【図７】
　本願の発明に係わるメモリセルを製造するプロセスフローを示した図。
　　【図８】
　本願の発明に係わるメモリセルを製造するプロセスフローを示した図。
　　【図９】
　本願の発明に係わるメモリセルを製造するプロセスフローを示した図。
　　【図１０】
　本願の発明に係わるメモリセルを製造するプロセスフローを示した図。
　　【図１１】
　本願の発明に係わるメモリセルを製造するプロセスフローを示した図。
　　【図１２】
　本願の発明に係わるメモリセルを製造するプロセスフローを示した図。
　　【図１３】
　本願の発明に係わるメモリセルを製造するプロセスフローを示した図。
　　【図１４】
　本願の発明に係わるメモリセルを製造するプロセスフローを示した図。
　　【図１５】
　本願の発明に係わるメモリセルを製造するプロセスフローを示した図。
　　【図１６】
　本願に係わる発明によって達成されるバイトレベルのメモリセルプログラミングおよびイレージングの機能を示した図。
　　【図１７】
　本願に係わる発明によって達成されるバイトレベルのメモリセルプログラミングおよびイレージングの機能を示した図。
　　【図１８】
　本願に係わる発明によって達成されるバイトレベルのメモリセルプログラミングおよびイレージングの機能を示した図。
　　【図１９】
　メモリアレイの区分をより小さいセクターまたはブロックにする場合について示した図。
　　【図２０】
　本願の実施例によって同時に形成されるペリフェラルデバイスの典型的なレイアウトを示した図。
　　【図２１】
　本願の発明に係わるメモリセルの製造と同時に行われるペリフェラルデバイスの形成を容易にするためのプロセスフローを示した図。
　　【図２２】
　本願の発明に係わるメモリセルの製造と同時に行われるペリフェラルデバイスの形成を容易にするためのプロセスフローを示した図。
　　【図２３】
　本願の発明に係わるメモリセルの製造と同時に行われるペリフェラルデバイスの形成を容易にするためのプロセスフローを示した図。
　　【図２４】
　本願の発明に係わるメモリセルの製造と同時に行われるペリフェラルデバイスの形成を容易にするためのプロセスフローを示した図。
　　【図２５】
　本願の発明に係わるメモリセルの製造と同時に行われるペリフェラルデバイスの形成を容易にするためのプロセスフローを示した図。
　　【図２６】
　本願の発明に係わるメモリセルの製造と同時に行われるペリフェラルデバイスの形成を容易にするためのプロセスフローを示した図。
　　【図２７】
　本願の発明に係わるメモリセルの製造と同時に行われるペリフェラルデバイスの形成を容易にするためのプロセスフローを示した図。
　　【図２８】
　本願の発明に係わるメモリセルの製造と同時に行われるペリフェラルデバイスの形成を容易にするためのプロセスフローを示した図。
　　【図２９】
　本願の発明に係わるメモリセルの製造と同時に行われるペリフェラルデバイスの形成を容易にするためのプロセスフローを示した図。
　　【図３０】
　本願の発明に係わるメモリセルの製造と同時に行われるペリフェラルデバイスの形成を容易にするためのプロセスフローを示した図。
　　【図３１】
　本願に係わる発明の代表的なプログラミングプロセスフローを示した図。
　　【図３２】
　本願に係わる発明の代表的なプログラミングプロセスフローを示した図。