(57)【要約】  センスアンプは、基準出力電圧を発生するための基準電圧発生器と、コア出力電圧を発生するためのコア出力電圧発生器とを含む。コア出力電圧発生器は、コアフロントエンドステージおよびコアバックエンドステージを含むか、または各々がコアセルなどの電流伝導装置を通るコア電流の一部分を伝える複数のアンプトランジスタを含む。そのような構成要素のトランジスタのサイズおよび／または接続は、高い電圧スイングおよびセンスアンプの高い感度に繋がる。
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【特許請求の範囲】
【請求項１】
センスアンプであって、
基準出力電圧を発生するための基準電圧発生器（２０２）と、
コア出力電圧を発生するためのコア出力電圧発生器（２０４）とを備え、前記コア出力電圧発生器は、
電流伝導装置を通る電流をコアビット電圧に変換するために電流伝導装置（２１８）に結合されるコアフロントエンドステージ（２１６）と、
前記コアビット電圧を前記コアビット電圧より高い電圧スイングを有するコア出力電圧に変換するために前記コアフロントエンドステージに結合されるコアバックエンドステージ（２２０，２２０Ａ，２２０Ｂ，２２０Ｃ）とを含む、センスアンプ。
【請求項２】
前記基準出力電圧を前記コア出力電圧と比較することから出力信号を発生するための比較器（２３０）をさらに備える、請求項１に記載のセンスアンプ。
【請求項３】
前記コアフロントエンドステージ（２１６）は、
コアビット電圧が発生されるノードでドレインが前記電流伝導装置に結合され、かつソースが電源に結合されているアンプ調整トランジスタ（ＭＣＰ１）と、
前記コアビット電圧を維持するために前記アンプ調整トランジスタのゲートおよびドレインに結合されるコアフィードバックレギュレータ（２２２）とを含む、請求項１に記載のセンスアンプ。
【請求項４】
前記コアバックエンドステージ（２２０）は、
ゲートが前記アンプ調整トランジスタのゲートに結合され、かつソースが前記電源に結合されている第１のアンプトランジスタ（ＭＣＰ２）と、
ドレインが前記第１のアンプトランジスタのドレインに結合され、かつゲートおよびドレインが前記コア出力電圧が発生される出力ノードで結合される第２のアンプトランジスタ（ＭＣＮ１）とを含む、請求項３に記載のセンスアンプ。
【請求項５】
前記コアバックエンドステージ（２２０Ａ）は、
ゲートが前記アンプ調整トランジスタのゲートに結合され、かつソースが前記電源に結合されている第１のアンプトランジスタ（ＭＣＰ２）と、
前記第１のアンプトランジスタのドレインと接地ノードとの間に結合されるアンプバイアス抵抗（ＲＢＣ）とを含む、請求項３に記載のセンスアンプ。
【請求項６】
前記コアバックエンドステージ（２２０Ｂ）は、
ゲートが前記アンプ調整トランジスタのゲートに結合され、かつソースが前記電源に結合されている第１のアンプトランジスタ（ＭＣＰ２）と、
ゲートに前記基準出力電圧が印加され、ソースが接地ノードに結合され、かつドレインが前記コア出力電圧が発生される出力ノードで前記第１のアンプトランジスタのドレインに結合される第２のアンプトランジスタ（ＭＣＮ１）とを含む、請求項３に記載のセンスアンプ。
【請求項７】
前記コアバックエンドステージ（２２０Ｃ）は、
ゲートが前記アンプ調整トランジスタのゲートに結合され、かつソースが前記電源に結合されている第１のアンプトランジスタ（ＭＣＰ２）と、
ゲートに前記基準出力電圧が印加され、ソースがアンプノイズ耐性抵抗（ＲＮＣ）を通じて接地ノードに結合され、かつドレインが前記コア出力電圧が発生される出力ノードで前記第１のアンプトランジスタのドレインに結合される第２のアンプトランジスタ（ＭＣＮ１）とを含む、請求項３に記載のセンスアンプ。
【請求項８】
基準出力電圧を発生するための基準電圧発生器（２０２）と、
コア出力電圧を発生するためのコア出力電圧発生器（２０４）とを備えるセンスアンプ（３００）であって、前記コア出力電圧発生器は、
各々が電流伝導装置（２１８）を通るコア電流の一部分を伝える複数のアンプトランジスタ（ＭＣＰ１，ＭＣＰ２）を含み、
前記アンプトランジスタのうちの選択された１つのゲートで前記コア出力電圧が発生される、センスアンプ（３００）。
【請求項９】
前記選択されたアンプトランジスタの幅対長さ（Ｗ／Ｌ）の比は最小限にされる、請求項８に記載のセンスアンプ。
【請求項１０】
前記アンプトランジスタのドレインはコアビット電圧が発生されるビットノードで結合され、前記アンプトランジスタのソースは電源に結合される、請求項８に記載のセンスアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
この発明は一般にセンスアンプに関し、特に、感度の向上のため高い電圧スイングを備えたセンスアンプ回路に関する。
【背景技術】
【０００２】
発明の背景
図１を参照すると、先行技術のセンスアンプ１００は、典型的に記憶装置の一部であるコアセル１０２のビットデータを決定するために使用される。コアセル１０２を通る電流レベル（ＩR＋Δｉ）はそこに記憶されるビットデータに応じて変動する。コアビット電圧ＶCBITは、第１のＮＭＯＳＦＥＴ（Ｎチャネル金属酸化物半導体電界効果トランジスタ）１０４のソースでコアセル１０２から発生される。
【０００３】
第１のＮＭＯＳＦＥＴ１０４のソースおよびコアセル１０２は、コアビット電圧ＶCBITを第１の差動アンプ１０６の正の入力１１０に印加される調整基準電圧ＶREG_REFと比較する第１の差動アンプ１０６の負の入力１０８に結合される。第１の差動アンプ１０６の出力は第１のＮＭＯＳＦＥＴ１０４のゲートに結合されてコアビット電圧ＶCBITを安定的に維持する。
【０００４】
第１のＮＭＯＳＦＥＴ１０４のドレインは、第１の抵抗１１２を通じて正の電源ＶCCに結合される。コア出力電圧ＶCOREは、第１のＮＭＯＳＦＥＴ１０４のドレインで発生され、比較器１２０の負の入力に印加される。
【０００５】
センスアンプ１００は、ソースが基準セル１２４に結合されている第２のＮＭＯＳＦＥＴ１２２も含む。電流レベルＩRは基準セル１２４を通って流れ、基準ビット電圧ＶRBITは第２のＮＭＯＳＦＥＴ１２２のソースで基準セル１２４から発生される。
【０００６】
第２のＮＭＯＳＦＥＴ１２２のソースおよび基準セル１２４は、基準ビット電圧ＶRBITを第２の差動アンプ１２８の正の入力１３０に印加される調整基準電圧ＶREG_REFと比較する第２のセンスアンプ１２８の負の入力１２６に結合される。第２の差動アンプ１３０の出力は、第２のＮＭＯＳＦＥＴ１２２のゲートに結合されて基準ビット電圧ＶRBITを安定的に維持する。
【０００７】
第２のＮＭＯＳＦＥＴ１２２のドレインは、第２の抵抗１３２を通じて正の電源ＶCCに結合される。基準出力電圧ＶREFは第２のＮＭＯＳＦＥＴ１２２のドレインで発生され、比較器１２０の正の入力に印加される。
【０００８】
比較器の出力は出力信号ＯＵＴを発生し、これは基準出力電圧ＶREFと比較したコア出力電圧ＶCOREに応じて異なる論理的ハイの状態または論理的ローの状態である。出力信号ＯＵＴのそのような論理的ハイまたはローの状態は、コアセル１０２内に記憶されたビットデータを示す。
【０００９】
コアセルを通る電流（ＩR＋Δｉ）は、コアセル１０２内に記憶されたビットデータに応じて変動する基準セル１２４を通る基準電流ＩRからの電流オフセット成分Δｉを有する。そのような可変の電流オフセット成分Δｉはコア出力電圧ＶCOREを決定し、これは出力信号ＯＵＴの論理的状態を決定する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
残念ながら、先行技術のセンスアンプ１００のコア出力電圧ＶCOREは電圧スイングが制限されている。なぜなら、コアビット電圧ＶCBITは、コアセル１０２の適切な動作のために、比較的高く、正の供給電圧ＶCCに実質的に近いからである。たとえば、正の供給電圧ＶCCが約１．８ボルトである場合、コアセル１０２の適切な動作のため、コアビット電圧ＶCBITは約１．５ボルトである。さらに、電圧低下が第１の抵抗１１２にわたって生じる。このように、そのような例示的な電圧では、第１のＮＭＯＳＦＥＴ１０４を飽和状態で維持するため、コア出力電圧ＶCOREは約０．２ボルトから約０．３ボルトの電圧スイングを有する。
【００１１】
コア出力電圧ＶCOREのそのような低い電圧スイングは、先行技術のセンスアンプ１００の低い感度に繋がり、不利である。このように、より高い電圧スイングを有するセンスアンプがより高い感度のために望まれる。
【課題を解決するための手段】
【００１２】
発明の概要
この発明の一実施例では、センスアンプは、基準出力電圧を発生するための基準電圧発生器を含む。さらに、センスアンプは、コア出力電圧を発生するためのコア出力電圧発生器も含む。コア出力電圧発生器は、コアフロントエンドステージおよびコアバックエンドステージを含む。コアフロントエンドステージは、電流伝導装置に結合されて電流伝導装置を通るコア電流をコアビット電圧に変換する。コアバックエンドステージは、コアフロントエンドステージに結合されてコアビット電圧をコアビット電圧より高い電圧スイングを有するコア出力電圧に変換する。
【００１３】
電流伝導装置が記憶装置のコアセルである場合、センスアンプを使用してもよく、特に有利である。しかしながら、この発明は、あらゆるタイプの電流伝導装置を通る電流レベルを検知するために使用してもよい。
【００１４】
この発明の別の実施例では、コア出力電圧発生器は、各々が電流伝導装置を通るコア電流の一部分を伝える複数のアンプトランジスタを含む。アンプトランジスタのうちの選択された１つのゲートでコア出力電圧が発生される。選択されたアンプトランジスタの幅対長さ（Ｗ／Ｌ）の比は、コア出力電圧が高い電圧スイングを有するように最小限にされる。
【００１５】
このように、そのようなセンスアンプは高い感度のために高い電圧スイングを有する。この発明のこれらおよび他の特徴ならびに利点は、添付の図面とともに示される、以下のこの発明の詳細な説明を検討することによって、よりよく理解されるであろう。
【００１６】
ここに示される図面は例示をわかりやすくするために描かれており、必ずしも同じ縮尺で描かれていない。図１、２、３、４、５、６、７および８で同じ参照番号を有する要素は、同様の構造および機能を有する要素を示す。
【発明を実施するための最良の形態】
【００１７】
詳細な説明
図２は、この発明の実施例による、高い電圧スイングを有するセンスアンプ２００の回路図である。センスアンプ２００は、基準出力電圧ＶREFを発生するための基準電圧発生器２０２を含み、かつコア出力電圧ＶCOREを発生するためのコア出力電圧発生器２０４を含む。
【００１８】
基準電圧発生器２０２は、基準電流ＩRが流れる基準セル２０８に結合された基準調整トランジスタＭＲＰ１を含む基準フロントエンドステージ２０６を含む。基準ビット電圧ＶRBITは、第１の基準ＰＭＯＳＦＥＴ（Ｐチャネル金属酸化物半導体電界効果トランジスタ）ＭＲＰ１のドレインおよび基準セル２０８を結合するためのノードで発生される。第１の基準ＰＭＯＳＦＥＴ  ＭＲＰ１のソースは正の電源ＶCCに結合される。
【００１９】
基準電圧発生器２０２は、基準フロントエンドステージ２０６に結合された基準バックエンドステージ２１０も含む。基準バックエンドステージ２１０は、第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ２および第１の基準ＮＭＯＳＦＥＴ（Ｎチャネル金属酸化物半導体電界効果トランジスタ）ＭＲＮ１を含む。第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ２のゲートは第１の基準ＰＭＯＳＦＥＴ  ＭＲＰ１のゲートに結合され、ソースは正の電源ＶCCに結合されている。第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ２のドレインは、基準出力電圧ＶREFを発生するためのノードで第１の基準ＮＭＯＳＦＥＴ  ＭＲＮ１のドレインに結合される。
【００２０】
第１の基準ＮＭＯＳＦＥＴ  ＭＲＮ１のゲートおよびドレインは結合され、第１の基準ＮＭＯＳＦＥＴ  ＭＲＮ１のソースは、接地ノードなどの低電源に結合される。第１および第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ１およびＭＲＰ２、ならびに第１の基準ＮＭＯＳＦＥＴ  ＭＲＮ１の各々には、基準電流ＩRが流れている。
【００２１】
第１の基準ＰＭＯＳＦＥＴ  ＭＲＰ１のゲートおよびドレインは、基準ビット電圧ＶRBITを安定させる基準フィードバックレギュレータ２１２に結合される。図２の例示的な実施例では、基準フィードバックレギュレータ２１２は、第２、第３、および第４の基準ＮＭＯＳＦＥＴ  ＭＲＮ２、ＭＲＮ３、およびＭＲＮ４をそれぞれ含み、第３および第４の基準ＰＭＯＳＦＥＴ  ＭＲＰ３およびＭＲＰ４をそれぞれ含む差動アンプである。
【００２２】
第３および第４の基準ＰＭＯＳＦＥＴ  ＭＲＰ３およびＭＲＰ４のソースは正の電源ＶCCに結合され、第３および第４の基準ＰＭＯＳＦＥＴ  ＭＲＰ３およびＭＲＰ４のゲートは結合される。第３の基準ＰＭＯＳＦＥＴ  ＭＲＰ３のドレインは第２の基準ＮＭＯＳＦＥＴ  ＭＲＮ２のドレインに結合され、第４の基準ＰＭＯＳＦＥＴ  ＭＲＰ４のドレインは第３の基準ＮＭＯＳＦＥＴ  ＭＲＮ３のドレインに結合される。第４の基準ＰＭＯＳＦＥＴ  ＭＲＰ４のゲートおよびドレインは結合される。
【００２３】
第３の基準ＰＭＯＳＦＥＴ  ＭＲＰ３および第２の基準ＮＭＯＳＦＥＴ  ＭＲＮ２のドレインは、第１および第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ１およびＭＲＰ２のゲートに結合される。第２の基準ＮＭＯＳＦＥＴ  ＭＲＮ２のゲートには調整基準電圧ＶＲＥＧ＿ＲＥＦが印加されている。第３の基準ＮＭＯＳＦＥＴ  ＭＲＮ３のゲートは、基準ビット電圧ＶRBITが印加されるように基準セル２０８に結合される。第２および第３の基準ＮＭＯＳＦＥＴ  ＭＲＮ２およびＭＲＮ３のソースは、第４の基準ＮＭＯＳＦＥＴ  ＭＲＮ４のドレインに結合される。
【００２４】
第４の基準ＮＭＯＳＦＥＴ  ＭＲＮ４のゲートにはバイアス電圧ＶBIASが印加されており、第４の基準ＮＭＯＳＦＥＴ  ＭＲＮ４のソースは、接地ノードなどの低電源に結合される。第４の基準ＮＭＯＳＦＥＴ  ＭＲＮ４のゲートのバイアス電圧ＶBIASは、差動アンプ２１２の基準ＭＯＳＦＥＴ  ＭＲＰ３、ＭＲＰ４、ＭＲＮ２およびＭＲＮ３を通るバイアス電流を設定する。さらに、差動アンプ２１２はフィードバックにより基準ビット電圧ＶRBITを安定させる働きをする。
【００２５】
コア出力電圧発生器２０４は、コア電流（ＩR＋Δｉ）が流れているコアセル２１８に結合されたアンプ調整トランジスタＭＣＰ１を含むコアフロントエンドステージ２１６を含む。コア電流は、基準電流ＩRからオフセットされた電流偏差成分Δｉを有する。その
ような電流偏差成分Δｉは、コアセル２１８に記憶されたビットデータによって異なる。
【００２６】
コアセル２１８は、たとえば、典型的には記憶装置の一部である。コアビット電圧ＶCBITは、第１のアンプＰＭＯＳＦＥＴ  ＭＣＰ１のドレインおよびコアセル２１８を結合するためのノードで発生される。第１のアンプＰＭＯＳＦＥＴ  ＭＣＰ１のソースは正の電源ＶCCに結合される。
【００２７】
コア出力電圧発生器２０４は、コアフロントエンドステージ２１６に結合されたコアバックエンドステージ２２０も含む。コアバックエンドステージ２２０は、第２のアンプＰＭＯＳＦＥＴ  ＭＣＰ２および第１のアンプＮＭＯＳＦＥＴ  ＭＣＮ１を含む。第２のアンプＰＭＯＳＦＥＴ  ＭＣＰ２は、ゲートが第１のアンプＰＭＯＳＦＥＴ  ＭＣＰ１のゲートに結合されており、ソースが正の電源ＶCCに結合されている。第２のアンプＰＭＯＳＦＥＴ  ＭＣＰ２のドレインは、コア出力電圧ＶCOREを発生するためにノードで第１のアンプＮＭＯＳＦＥＴ  ＭＣＮ１のドレインに結合される。
【００２８】
第１のアンプＮＭＯＳＦＥＴ  ＭＣＮ１のゲートおよびドレインは結合され、第１のアンプＮＭＯＳＦＥＴ  ＭＣＮ１のソースは接地ノードなどの低電源に結合される。第１および第２のアンプＰＭＯＳＦＥＴ  ＭＣＰ１およびＭＣＰ２、ならびに第１のアンプＮＭＯＳＦＥＴ  ＭＣＮ１には各々コア電流（ＩR＋Δｉ）が流れている。
【００２９】
第１のアンプＰＭＯＳＦＥＴ  ＭＣＰ１のゲートおよびドレインは、コアビット電圧ＶCBITを安定させるコアフィードバックレギュレータ２２２に結合される。図２の例示的な実施例では、コアフィードバックレギュレータ２２２は、第２、第３および第４のアンプＮＭＯＳＦＥＴ  ＭＣＮ２、ＭＣＮ３およびＭＣＮ４をそれぞれ含み、かつ第３および第４のアンプＰＭＯＳＦＥＴ  ＭＣＰ３およびＭＣＰ４をそれぞれ含む、差動アンプである。
【００３０】
第３および第４のアンプＰＭＯＳＦＥＴ  ＭＣＰ３およびＭＣＰ４のソースは正の電源ＶCCに結合され、第３および第４のアンプＰＭＯＳＦＥＴ  ＭＣＰ３およびＭＣＰ４のゲートは結合される。第３のアンプＰＭＯＳＦＥＴ  ＭＣＰ３のドレインは第２のアンプＮＭＯＳＦＥＴ  ＭＣＮ２のドレインに結合され、第４のアンプＰＭＯＳＦＥＴ  ＭＣＰ４のドレインは第３のアンプＮＭＯＳＦＥＴ  ＭＣＮ３のドレインに結合される。第４のアンプＰＭＯＳＦＥＴ  ＭＣＰ４のゲートおよびドレインは結合される。
【００３１】
第３のアンプＰＭＯＳＦＥＴ  ＭＣＰ３および第２のアンプＮＭＯＳＦＥＴ  ＭＣＮ２のドレインは、第１および第２のアンプＰＭＯＳＦＥＴ  ＭＣＰ１およびＭＣＰ２のゲートに結合される。第２のアンプＮＭＯＳＦＥＴ  ＭＣＮ２のゲートには調整基準電圧ＶＲＥＧ＿ＲＥＦが印加されている。第３のアンプＮＭＯＳＦＥＴ  ＭＣＮ３のゲートは、コアビット電圧ＶCBITが印加されるようにコアセル２１８に結合される。第２および第３のアンプＮＭＯＳＦＥＴ  ＭＣＮ２およびＭＣＮ３のソースは、第４のアンプＮＭＯＳＦＥＴ  ＭＣＮ４のドレインに結合される。
【００３２】
第４のアンプＮＭＯＳＦＥＴ  ＭＣＮ４のゲートにはバイアス電圧ＶBIASが印加されており、第４のアンプＮＭＯＳＦＥＴ  ＭＣＮ４のソースは接地ノードなどの低電源に結合される。第４のアンプＮＭＯＳＦＥＴ  ＭＣＮ４のゲートのバイアス電圧ＶBIASは、差動アンプ２２２のコアＭＯＳＦＥＴ  ＭＣＰ３、ＭＣＰ４、ＭＣＮ２およびＭＣＮ３を通るバイアス電流を設定する。さらに、差動アンプ２２２はフィードバックによりコアビット電圧ＶCBITを安定させる働きをする。
【００３３】
さらに、センスアンプ２００は、たとえば、差動アンプとして実現される比較器２３０
を含む。比較器２３０は基準出力電圧ＶREFが印加されている正の入力を有し、コア出力電圧ＶCOREが印加されている負の入力を有する。比較器２３０は、コア出力電圧ＶCOREを基準出力電圧ＶREFと比較することから出力信号ＯＵＴを発生する。出力信号ＯＵＴの論理的状態は、コアセル２１８に記憶されるビットデータを示す。
【００３４】
このように、図２を参照すると、コアフロントエンドステージ２１６は電圧調整トランジスタＭＣＰ１と直列の抵抗を有さないことに注目されたい。コアビット電圧ＶCBITは比較的高くて高電源電圧ＶCCに近く、電圧調整トランジスタＭＣＰ１が依然として飽和状態で動作していてもよい。さらに、コア出力電圧ＶCOREは、コアセル２１８に直接結合されない後続のバックエンドステージ２２０で発生される。このように、コア出力電圧ＶCOREは、コア出力電圧ＶCOREがより高い電圧スイングを有し、ＭＯＳＦＥＴ  ＭＣＰ１およびＭＣＮ１が依然として飽和状態で動作するように、コアビット電圧ＶCBITから制限されない。そのようなより高い電圧スイングは、センスアンプ２００の感度向上のために有利である。
【００３５】
図２のセンスアンプ２００では、
【００３６】
【数１】
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【００３７】
であり、ｇmlは第１の基準およびアンプＮＭＯＳＦＥＴ  ＭＲＮ１およびＭＣＮ１の各々の相互コンダクタンスである。
【００３８】
さらに、図２のセンスアンプ２００は、基準電圧発生器２０２およびコア出力電圧発生器２０４内のバランスの取れた、およびバランスの取れない電源ノイズに対する高い信号対ノイズ比を有する。バランスの取れた電源ノイズは、基準電圧発生器２０２およびコア出力電圧発生器２０４の各々の中に実質的に等しく存在する電源でのノイズを示す。バランスの取れない電源ノイズは、基準電圧発生器２０２およびコア出力電圧発生器２０４のうちの１つのみに不均等に存在する電源でのノイズを示す。
【００３９】
図２を参照すると、バランスの取れた、またはバランスの取れないノイズが基準電圧発生器２０２の電源ＶCCに存在する場合、そのようなノイズの影響は第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ２のソースに現れる。さらに、そのようなノイズからの同様の影響は、基準フィードバックレギュレータ２１２を通じて第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ２のゲートに現れる。第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ２のソースおよびゲートでのそのような影響は、相殺し合って基準出力電圧ＶREFに実質的な影響を有さない。
【００４０】
同様に、バランスの取れた、またはバランスの取れないノイズがコア出力電圧発生器２０４の電源ＶCCに存在する場合、そのようなノイズの影響は第２のアンプＰＭＯＳＦＥＴ
ＭＣＰ２のソースに現れる。さらに、そのようなノイズからの同様の影響は、アンプフィードバックレギュレータ２２２を通じて第２のアンプＰＭＯＳＦＥＴ  ＭＣＰ２のゲートに現れる。第２のアンプＰＭＯＳＦＥＴ  ＭＣＰ２のソースおよびゲートでのそのような影響は、相殺し合ってコア出力電圧ＶCOREに実質的な影響を有さない。
【００４１】
さらに、図７を参照すると、基準電圧発生器２０２のＭＯＳＦＥＴは、基準電圧発生器２０２が複数のコア出力電圧発生器に基準出力電圧ＶREFを提供するように適切な大きさであり得る。図７を参照すると、第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ２は、第１の基準Ｐ
ＭＯＳＦＥＴ  ＭＲＰ１のＷ／Ｌ比のＮ倍であるＷ／Ｌ（幅対長さ）比を備えた大きさである。したがって、ＮｘＩRの電流が第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ２を通って流れる。
【００４２】
さらに図７を参照すると、基準電圧発生器２０２からの基準出力電圧ＶREFは、Ｎ個の比較器２３０＿１、２３０＿２、…、２３０＿Ｎのそれぞれの正の入力に結合される。Ｎ個の比較器２３０＿１、２３０＿２、…、２３０＿Ｎの各々は、それぞれの負の入力がコア出力電圧発生器２０４＿１、２０４＿２、…、２０４＿Ｎのうちの１つにそれぞれ結合されている。コア出力電圧発生器２０４＿１、２０４＿２、…、２０４＿Ｎの各々は、コア出力電圧ＶCORE_1、ＶCORE_2、…、ＶCORE_Nの１つをそれぞれ発生するために図２のコア出力電圧発生器２０４と同様に実現される。比較器２３０＿１、２３０＿２、…、２３０＿Ｎの各々は、コア出力電圧ＶCORE_1、ＶCORE_2、…、ＶCORE_Nのうちの１つを基準出力電圧ＶREFと比較して、それぞれの出力信号ＯＵＴ１、ＯＵＴ２、…ＯＵＴＮを発生する。
【００４３】
このように、基準電圧発生器２０２は、複数のコア出力電圧発生器２０４＿１、２０４＿２、…、２０４＿Ｎに使用されて図７のセンスアンプ２００の集積回路の空間を節約する。さらに、より高いレベルの電流ＮｘＩRが第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ２を通って流れるため、図７のセンスアンプ２００はより高速で動作する。
【００４４】
図３は、この発明の別の実施例によるセンスアンプ２００Ａの回路図である。図２および図３で同じ参照番号を有する要素は、同様の構造および機能を有する要素を示す。したがって、基準およびコアフロントエンドステージ２０６および２１６、ならびに基準およびコアフィードバックレギュレータ２１２および２２２は、図２および図３で実質的に同様である。
【００４５】
しかしながら、図３の基準およびコアバックエンドステージ２１０Ａおよび２２０Ａは、図２の基準およびコアバックエンドステージ２１０および２２０とは異なる。図３を参照すると、基準およびアンプバイアス抵抗ＲＢＲおよびＲＢＣは、それぞれ、第１の基準およびアンプＮＭＯＳＦＥＴ  ＭＲＮ１およびＭＣＮ１をそれぞれ置換する。したがって、基準バイアス抵抗ＲＢＲは、第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ２のドレインと接地ノードとの間に結合され、アンプバイアス抵抗ＲＢＣは第２のアンプＰＭＯＳＦＥＴ  ＭＣＰ２のドレインと接地ノードとの間に結合される。
【００４６】
図３のセンスアンプ２００Ａは、図２のセンスアンプ２００と同様に動作する。基準およびアンプバイアス抵抗ＲＢＲおよびＲＢＣの各々が抵抗値Ｒを有する場合、図３のセンスアンプ２００Ａでは以下のようである。
【００４７】
【数２】
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【００４８】
図２のセンスアンプ２００と同様に、図３のセンスアンプ２００Ａは、基準電圧発生器２０２およびコア出力電圧発生器２０４内のバランスの取れた、およびバランスの取れないノイズの両方に対して高い信号対ノイズ比を有する。さらに、図８を参照すると、基準電圧発生器２０２は、複数のコア出力電圧発生器２０４＿１、２０４＿２、…、２０４＿Ｎに使用され得る。図８では、コア出力電圧発生器２０４＿１、２０４＿２、…、２０４＿Ｎの各々は、図３のコア出力電圧発生器２０４と同様に実現される。
【００４９】
さらに、第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ２は、第１の基準ＰＭＯＳＦＥＴ  ＭＲＰ１のＷ／Ｌ比のＮ倍のＷ／Ｌ（幅対長さ）比を備えた大きさである。さらに、基準バイアス抵抗ＲＢＲの抵抗値は、コア出力電圧発生器２０４＿１、２０４＿２、…、２０４＿Ｎの各々の中のアンプバイアス抵抗ＲＢＣの抵抗値がＲであるときＲ／Ｎである。したがって、ＮｘＩRの電流が図８の第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ２を通って流れる。
【００５０】
このように、基準電圧発生器２０２は、複数のコア出力電圧発生器２０４＿１、２０４＿２、…、２０４＿Ｎに使用されて、図８のセンスアンプ２００Ａの集積回路の空間を節約する。さらに、より高いレベルの電流ＮｘＩRが第２の基準ＰＭＯＳＦＥＴ  ＭＲＰ２を通って流れるため、図８のセンスアンプ２００Ａはより高速で動作する。
【００５１】
図４は、この発明の別の実施例による、センスアンプ２００Ｂの回路図である。図２および図４で同じ参照番号を有する要素は、同様の構造および機能を有する要素を示す。したがって、基準およびコアフロントエンドステージ２０６および２１６、ならびに基準およびコアフィードバックレギュレータ２１２および２２２は、図２および図４で実質的に同様である。
【００５２】
しかしながら、図４の基準およびコアバックエンドステージ２１０Ｂおよび２２０Ｂは、図２の基準およびコアバックエンドステージ２１０および２２０とは異なる。図４を参照すると、基準バックエンドステージ２１０Ｂからの基準出力電圧ＶREFは、コアバックエンドステージ２２０Ｂの第１のアンプＮＭＯＳＦＥＴ  ＭＣＮ１のゲートにも結合される。さらに、第１のアンプＮＭＯＳＦＥＴ  ＭＣＮ１のゲートおよびドレインは結合されない。
【００５３】
その代わりに、第１のアンプＮＭＯＳＦＥＴ  ＭＣＮ１および第２のアンプＰＭＯＳＦＥＴ  ＭＣＰ２のドレインは、図４でコア出力電圧ＶCOREを発生するノードで結合される。そのようなノードは比較器２３０の負の入力に結合される。図２のセンスアンプ２００と同様に、図４のセンスアンプ２００Ｂも、比較器２３０の出力でコアセル２１８に記憶されるビットデータを示す論理状態を備えた出力信号ＯＵＴを発生する。
【００５４】
さらに図４を参照すると、コアフロントエンドステージ２１６は電圧調整トランジスタＭＣＰ１と直列の抵抗を有さない。したがって、コアビット電圧ＶCBITは、比較的高くて高電源電圧ＶCCに近く、電圧調整トランジスタＭＣＰ１が依然として飽和状態で動作していてもよい。さらに、コア出力電圧ＶCOREは、コアセル２１８に直接結合されない後続のバックエンドステージ２２０で発生される。したがって、コア出力電圧ＶCOREは、コア出力電圧ＶCOREがより高い電圧スイングを有し、ＮＭＯＳＦＥＴ  ＭＣＰ１およびＭＣＮ１が依然として飽和状態で動作するように、コアビット電圧ＶCBITから制限されない。そのようなより高い電圧スイングは、センスアンプ２００Ｂの感度の向上に有利である。
【００５５】
図５は、この発明の別の実施例によるセンスアンプ２００Ｃの回路図である。図４および図５で同じ参照番号を有する要素は、同様の構造および機能を有する要素を示す。したがって、基準およびコアフロントエンドステージ２０６および２１６、ならびに基準およびコアフィードバックレギュレータ２１２および２２２は、図４および図５で実質的に同様である。
【００５６】
しかしながら、図５の基準およびコアバックエンドステージ２１０Ｃおよび２２０Ｃは、図４の基準およびコアバックエンドステージ２１０Ｂおよび２２０Ｂとは異なる。図４および図５を参照すると、図５のセンスアンプ２００Ｃでは、基準ノイズ耐性抵抗ＲＮＲは、第１の基準ＮＭＯＳＦＥＴ  ＭＲＮ１のソースと接地ノード２２３との間に結合され
る。さらに、図５のセンスアンプ２００Ｃでは、アンプノイズ耐性抵抗ＲＮＣは、第１のアンプＮＭＯＳＦＥＴ  ＭＣＮ１のソースと接地ノード２２３との間に結合される。
【００５７】
そのような抵抗ＲＮＲおよびＲＮＣを含むことは、接地ノード２２３でのノイズ、またはＮＭＯＳＦＥＴ  ＭＲＮ１とＭＣＮ１との間の不整合から生じる、Δｉのノイズまたは不整合成分Δｉ′を抑制するのに有利である。たとえば、接地ノード２２３でのノイズが接地ノード２２３での２０  mill-Voltsの電圧跳ね返りに繋がると仮定する。さらに、ＮＭＯＳＦＥＴ  ＭＲＮ１およびＭＣＮ１の各々の相互コンダクタンスｇmlが約１  Milli-Amps/Voltであると仮定する。この場合、そのような電圧跳ね返りからのノイズ成分Δｉ′は図４のセンスアンプ２００Ｂでは次のようである。
【００５８】
【数３】
2008525936.tif 000005
【００５９】
これに対して、図５のセンスアンプ２００Ｃの接地ノード２２３での同じ電圧跳ね返りに対しては、ノイズ成分Δｉ′は次のように抵抗ＲＮＲおよびＲＮＣから低減され、
【００６０】
【数４】
2008525936.tif 000006
【００６１】
抵抗ＲＮＲおよびＲＮＣの各々は、図５で、たとえば１５  kilo-Ohmsの抵抗値を有する。したがって、そのような抵抗ＲＮＲおよびＲＮＣは、図５でΔｉに対するノイズの影響を低減する。図５のセンスアンプ２００Ｃは、代わりに低電力電圧源ＶSSである接地ノード２２３で実現されてもよい。この場合、抵抗ＲＮＲおよびＲＮＣは、図５の低供給電圧源ＶSSでノイズでの影響を低減する。
【００６２】
同様に、ＮＭＯＳＦＥＴ  ＭＲＮ１およびＭＣＮ１は、処理のばらつきから不適当に適合されて、たとえば２０  Milli-Voltsであり得るしきい値電圧ΔＶthの差を有することがあり得る。不適合成分Δｉ′は、電圧跳ね返りについて上述したのと同様である。したがって、抵抗ＲＮＲおよびＲＮＣは、図５でそのようなＭＯＳＦＥＴの不適合の影響を低減する。他の場合、図５のセンスアンプ２００Ｃは図４のセンスアンプ２００Ｂと同様に動作する。
【００６３】
図６は、この発明の別の実施例によるセンスアンプ３００の回路図である。図２および図６で同じ参照番号を有する要素は、同様の構造および機能を有する要素を示す。したがって、基準およびコアフィードバックレギュレータ２１２および２２２は、図２および図６で実質的に同様である。
【００６４】
しかしながら、図６のセンスアンプ３００はフロントエンドおよびバックエンドステージを用いて実現されない。図６を参照すると、基準電圧発生器２０２は、複数の基準ＰＭＯＳＦＥＴ  ＭＲＰ１およびＭＲＰ２を含んで、基準セル２０８を通る基準電流ＩRを共同で伝える。したがって、基準ＰＭＯＳＦＥＴ  ＭＲＰ１およびＭＲＰ２を通る電流の和は、基準セル２０８を通る基準電流ＩRである。基準フィードバックレギュレータ２１２は、基準ＰＭＯＳＦＥＴ  ＭＲＰ１およびＭＲＰ２のゲートと基準セル２０８との間に結合されて基準ビット電圧ＶRBITを安定させる。
【００６５】
さらに図６を参照すると、コア出力電圧発生器２０４は、複数のアンプＰＭＯＳＦＥＴ
ＭＣＰ１およびＭＣＰ２を含んで、コアセル２１８を通るコア電流（ＩR＋Δｉ）を共
同で伝える。したがって、アンプＰＭＯＳＦＥＴ  ＭＣＰ１およびＭＣＰ２を通る電流の和は、コアセル２１８を通るコア電流（ＩR＋Δｉ）である。
【００６６】
さらに、基準ＰＭＯＳＦＥＴ  ＭＲＰ１およびＭＲＰ２のゲートは、比較器２３０の正の入力および第２のアンプＰＭＯＳＦＥＴ  ＭＣＰ２のゲートに印加される基準電圧ＶREFを発生するために結合される。第１のアンプＰＭＯＳＦＥＴ  ＭＣＰ１は、比較器２３０の負の入力に印加されるコア出力電圧ＶCOREを発生するためにゲートを有する複数のアンプＰＭＯＳＦＥＴ  ＭＣＰ１およびＭＣＰ２のうちの選択された１つである。コアフィードバックレギュレータ２２２は、第１のアンプＰＭＯＳＦＥＴ  ＭＣＰ１のゲートとコアセル２１８との間に結合されてコアビット電圧ＶCBITを安定させる。
【００６７】
この発明の例示的な実施例では、図６の第１の基準およびアンプＰＭＯＳＦＥＴ  ＭＲＰ１およびＭＣＰ１のＷ／Ｌ比は、基準およびコア出力電圧ＶREFおよびＶCOREのより高い電圧スイングのために最小限にされる。ＭＯＳＦＥＴを通る電流伝導の式は、
【００６８】
【数５】
2008525936.tif 000007
【００６９】
であり、ｋは定数であり、Ｗ／Ｌは幅対長さの比であり、ＶGSはゲートからソースへの電圧であり、ＶthはＭＯＳＦＥＴのしきい値電圧である。第１のアンプＰＭＯＳＦＥＴ  ＭＣＰ１のＷ／Ｌが最小限にされると、第１のアンプＰＭＯＳＦＥＴ  ＭＣＰ１のＶGSは、コアセル２１８を通るコア電流（ＩR＋Δｉ）の変動とともにより大きく変化する。第１のアンプＰＭＯＳＦＥＴ  ＭＣＰ１のＶGSのそのようなより大きい変動は、センスアンプ３００に対するコア出力電圧ＶCOREのより高い電圧スイングに繋がる。そのようなより高い電圧スイングはセンスアンプ３００の感度の向上に有利である。
【００７０】
図６のセンスアンプ３００では、
【００７１】
【数６】
2008525936.tif 000008
【００７２】
であり、ｇmlは第１の基準およびアンプＰＭＯＳＦＥＴ  ＭＲＰ１およびＭＣＰ１の各々の相互コンダクタンスである。
【００７３】
図２のセンスアンプ２００と同様に、図６のセンスアンプ３００も、比較器２３０の出力でコアセル２１８に記憶されたビットデータを示す論理状態を備えた出力信号ＯＵＴを発生する。さらに図６を参照すると、複数のアンプＰＭＯＳＦＥＴ  ＭＣＰ１およびＭＣＰ２は、コアビット電圧ＶCBITが比較的高くて電源電圧ＶＣＣに近く、複数のトランジスタＭＣＰ１およびＭＣＰ２が依然として飽和状態で動作するように直列の抵抗を有さない。
【００７４】
以上のことは単なる例示にすぎず、制限することを意図されない。たとえば、この発明は記憶装置のコアセル２１８を通る電流レベルを検知することについて説明されている。しかしながら、この発明は、コアセル２１８が他の何らかの種類の電流伝導装置であるときに電流レベルを検知するためにも使用可能である。したがって、「コア電流」、「コア
出力電圧発生器」、「コアフロントエンド状態」、「コアバックエンドステージ」、「コアフィードバックレギュレータ」、および「コア出力電圧」という言葉は、ここで使用されるように、あらゆる種類の電流伝導装置を通る電流レベルの検知について一般化され、コアセル２１８は１つの例にすぎない。
【００７５】
さらに、この発明は、図２、３、４、５、６、７および８の例示的な回路において特定のトランジスタの接続について説明されている。しかしながら、この発明は、トランジスタのドレイン、ソースおよびゲートの特定の接続を変動させても実現可能である。さらに、ここに特定される寸法またはパラメータは例示にすぎない。この発明は特許請求の範囲およびその均等物で規定されようにのみ制限される。
【図面の簡単な説明】
【００７６】
【図１】先行技術による低い電圧スイングを有するセンスアンプの図である。
【図２】この発明の実施例による、高い電圧スイングのためにフロントエンドステージおよびバックエンドステージを備えたセンスアンプの図である。
【図３】この発明の別の実施例による、トランジスタの代わりにバイアス抵抗を使用した図２のセンスアンプの変形例の図である。
【図４】この発明の別の実施例による、トランジスタの代替の接続性を用いた図２のセンスアンプの変形例の図である。
【図５】この発明の別の実施例による、トランジスタのノイズおよび不適合の影響を低減するためにソース抵抗が付加された図４のセンスアンプの変形例の図である。
【図６】この発明の別の実施例による、高い電圧スイングのためにより小型のトランジスタを備えたセンスアンプの図である。
【図７】この発明の別の実施例による、基準電圧発生器を複数のコア電圧発生器に結合するための図２のセンスアンプの変形例の図である。
【図８】この発明の別の実施例による、基準電圧発生器を複数のコア電圧発生器に結合するための図３のセンスアンプの変形例の図である。
【図１】
2008525936.tif 000009
【図２】
2008525936.tif 000010
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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