(57)【要約】  過渡電圧に対する耐性、及び、寄生インピーダンスの減少のためのデバイス、方法及び処理である。非クランプ誘導スイッチング（Unclamped inductive switching）現象に対する耐性が改善される。例えばＳｉＧｅソースを有するトレンチゲートパワーＭＯＳＦＥＴデバイスが提供される。前記ＳｉＧｅソースはボディ若しくはウェル領域のホール電流を減少させることにより、寄生ｎｐｎトランジスタ増幅率を減少させるので、ラッチアップ状態の可能性を減少させる。前記デバイスのボディ結合はトランジスタセルサイズを減少させるためになくすことができる。ＳｉＧｅボディ若しくはウェル領域を有するトレンチゲートパワーＭＯＳＦＥＴデバイスも提供される。前記ボディダイオードが作動するとＳｉＧｅボディはホール電流を減少させるので、逆回復の電力損失を減少させる。デバイス特性もまた改善される。例えば寄生ゲートインピーダンスはポリＳｉＧｅゲートを使用することによって減少され、チャネル抵抗はデバイスゲート付近にＳｉＧｅ層を使用することによって減少される。
2008516454.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳゲートトランジスタであって、
ソース領域を有するボディ領域と、
前記ボディ領域とのｐｎ接合を形成するドレイン領域と、
前記ソース領域及び前記ドレイン領域の間に延びるゲートと、を含み、
前記ソース領域は前記ボディ領域よりも低いエネルギーギャップを有することを特徴とするＭＯＳゲートトランジスタ。
【請求項２】
前記ゲートはトレンチゲートであることを特徴とする請求項１記載のＭＯＳゲートトランジスタ。
【請求項３】
前記ソースはシリコンゲルマニウムからなることを特徴とする請求項２記載のＭＯＳゲートトランジスタ。
【請求項４】
前記ソース領域は０．１＜ｘ＜０．３のSi1-xGexからなることを特徴とする請求項２記載のMOSゲートトランジスタ。
【請求項５】
前記ソース領域は約１０パーセントから約３０パーセントのゲルマニウムモル比率を有することを特徴とする請求項２記載のMOSゲートトランジスタ。
【請求項６】
ＭＯＳゲートトランジスタであって、
ソース領域を有するボディ領域と、
前記ボディ領域とのｐｎ接合を形成するドレイン領域と、
前記ソース領域と前記ドレイン領域の間に延びるゲートと、を含み、
前記ボディ領域は前記ドレイン領域よりも低いエネルギーギャップを有することを特徴とするＭＯＳゲートトランジスタ。
【請求項７】
前記ゲートはトレンチ−ゲートである請求項６記載されるＭＯＳゲートトランジスタ。
【請求項８】
前記ボディ領域はシリコンゲルマニウムからなることを特徴とする請求項７記載のＭＯＳゲートトランジスタ。
【請求項９】
前記ボディ領域は０．１＜ｘ＜０．３のＳｉ1-xＧｅxからなることを特徴とする請求項７記載のＭＯＳゲートトランジスタ。
【請求項１０】
前記ボディ領域は約１０パーセントから約３０パーセントのゲルマニウムモル比率を有することを特徴とする請求項７記載のMOSゲートトランジスタ。
【請求項１１】
ＭＯＳゲートトランジスタであって、
ソース領域を有するボディ領域と、
前記ボディ領域とのｐｎ接合を形成するドレイン領域と、
前記ソース領域と前記ドレイン領域の間に延びるゲートと、を含み、
前記ゲートはポリシリコンよりも高いモビリティを有することを特徴とするＭＯＳゲートトランジスタ。
【請求項１２】
前記ゲートはトレンチゲートであることを特徴とする請求項１１記載のＭＯＳゲートトランジスタ。
【請求項１３】
前記ゲートはポリシリコンゲルマニウムからなることを特徴とする請求項１２記載のＭＯＳゲートトランジスタ。
【請求項１４】
前記ゲルマニウム濃度は約１０パーセントから約８０パーセントのモル比率であることを特徴とする請求項１２記載のＭＯＳゲートトランジスタ。
【請求項１５】
ＭＯＳゲートトランジスタであって、
ソース領域と、
チャネル領域を有するボディ領域と、
前記ボディ領域とのｐｎ接合を形成するドレイン領域と、
前記ソース領域と前記ドレイン領域の間に延びるゲートと、を含み、
前記チャネル領域は前記ドレイン領域よりも低いエネルギーギャップを有する層からなることを特徴とするＭＯＳゲートトランジスタ。
【請求項１６】
前記ゲートはトレンチゲートであることを特徴とする請求項１５記載のＭＯＳゲートトランジスタ。
【請求項１７】
前記層はシリコンゲルマニウム層からなることを特徴とする請求項１５記載のＭＯＳゲートトランジスタ。
【請求項１８】
前記チャンネル領域は０．１＜Ｘ＜０．８のＳｉ1-xＧｅxの層からなることを特徴とする請求項１６記載のＭＯＳゲートトランジスタ。
【請求項１９】
前記ＳｉＧｅは約１０パーセントから約８０パーセントのゲルマニウムモル比率を有することを特徴とする請求項１６記載のＭＯＳＦＥＴ。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は一般的にパワートランジスタに関する。本発明はさらに明確にはシリコンゲルマニウム（ＳｉＧｅ）ソース、ウェル、チャネル、ポリシリコンゲルマニウムゲート若しくはそれらの組み合わせを有する金属―酸化物―半導体ゲート（ＭＯＳゲート）パワートランジスタに関する。
【０００２】
トレンチゲートパワーＭＯＳＦＥＴデバイスは例えば、ＤＣ―ＤＣコンバータのようないくつかの厳しい用途への使用のためのよくある選択肢である。そのような利用はとても過酷なものでありトランジスタ上に過度のひずみを形成する。例えば、誘導負荷へ大電流をソーシング（sourcing）したりシンキング(sinking）したりすると複数のデバイスターミナルの一つ若しくは複数に大きな電圧エクスカーションが生じる。より詳しくは、トレンチゲートパワーＭＯＳＦＥＴによる大きな電圧変動は寄生ｎｐｎトランジスタを励起させ、壊滅的な破損を生じさせる。大きな過渡電流がデバイスのボディダイオードに順方向バイアスすると、最悪の事態は起きないが性能を劣化させる事象が起こりトランジスタの逆回復時間は遅くなる。
【０００３】
そのような誘導効果はＤＣ−ＤＣコンバータの効率に制限を生じさせる。従って、出力を浪費させる。効率を制限する他の要因は例えば、トレンチゲートパワーＭＯＳＦＥＴ自身の物理的限界である。例えば、寄生インピーダンスは出力の消散（浪費）及びデバイスの加熱を生じさせる。前記デバイスのゲートの直列抵抗はこのような寄生インピーダンスの１つである。この直列抵抗はシリサイド（ケイ素化合物）の使用を軽減させるのだが、この手段の効果は、トランジスタの物理的構造のために制限させられる。チャネル抵抗、若しくは、オン抵抗（Ｒｏｎ）もまたデバイスの性能を制限させるので、コンバータ効率に制限を課す。より大きなデバイスはオン抵抗（Ｒｏｎ）を減らすことができる。しかしながら、より高価なデバイスになる。
【０００４】
従って、トランジスタに大きな過渡電圧効果に対する耐性を付与することと共に寄生インピーダンスを減少させることにより性能を向上させるデバイス、方法、処理（プロセス）が必要である。
【発明の開示】
【０００５】
従って、本発明の実施例によれば過渡電圧に対する耐性を改善し、寄生インピーダンスを減少させるデバイス、方法及び処理（プロセス）が提供される。
【０００６】
本発明の実施例は非クランプ誘導性スイッチング（unclamped inductive switching）に対する耐性及び、他の過渡電圧事象に対する耐性が改善されたトランジスタを提供する。例えば、本発明の代表的な実施例はＳｉＧｅソースを有するトレンチゲートパワーＭＯＳＦＥＴデバイスを提供する。ＳｉＧｅソースは前記ボディ若しくはウェル領域のホール電流を減少させることにより、寄生ｎｐｎトランジスタの増幅率（gain）を減少させる。従って、非クランプ誘導性スイッチングから起きるラッチアップ状態の可能性を減少させる。また、トランジスタセルサイズを減少させるために上記デバイスのボディタイ（boby tie）はなくすことができる。
【０００７】
本発明の他の代表的な実施例はＳｉＧｅボディ若しくはウェル領域を有するトレンチゲートパワーＭＯＳＦＥＴデバイスを提供する。ＳｉＧｅボディはボディダイオードが作動する際にホール電流を減少させるので、逆回復の間の電力損失は減少する。
【０００８】
本発明の実施例はデバイス特性を改善してもよい。例えば、本発明の代表的な実施例はポリＳｉＧｅゲートを含むことにより寄生ゲートインピーダンスを減少させる。他の実施例はデバイスゲート付近にＳｉＧｅ層を使用することによりチャネル抵抗が減少したチャネルを提供する。
【０００９】
過渡電圧に対する耐性の改善とデバイスの性能の向上（改善）は両立しないものではない。例えば、ＳｉＧｅボディの使用はチャネルインピーダンスを減少させ、前記ボディ領域内のＳｉＧｅ層はボディダイオードの逆回復を改善させ、その一方で上記のような実施例はｎチャネル若しくはｐチャネルデバイスの改善に使用されてもよい。本発明の実施例は上記された特徴若しくは他の特徴の一つ若しくは複数を含んでいてもよい。
【実施例】
【００１０】
図１は本発明の実施例を含むことにより改善されたｎチャネルトレンチゲートパワーＭＯＳＦＥＴの断面図である。このデバイスは、ｎ型ソース領域１１０、ｐウェル１２０で構成されたボディ、ｎ型ドレイン領域１３０、基板１６０、ゲート１４０及び金属接点１５０を含んでいる。
【００１１】
寄生ｎｐｎバイポーラトランジスタはこの構造にそもそも含まれている。より詳しくは、寄生デバイスのエミッターは前記ソース領域１１０であり、前記寄生デバイスのベースは前記ボディ若しくはウェル領域１２０であり、寄生デバイスのコレクターはエピ領域１３０である。もしこの寄生トランジスタが順方向アクティブモードにバイアスされた場合、故障（破損）が起こり得る。例えば、これは非クランプ誘導性スイッチング（unclamped inductive switching（ＵＩＳ））現象により誘発されるアバランシェ降伏の間起こり得る。衝撃イオン化により生じたホールはｐウェル１２０で形成されたベースを通過し抵抗電圧降下を起こす。もしこの電圧降下が約０．６Ｖを超えると、ウェル−ソース接合ダイオードのためのターンオン電圧は順方向バイアスされ、ポテンシャル障壁を越えて電子群を注入し、順方向アクティブ動作（forward active operation）をスタートさせ故障を引き起こすことがある。
【００１２】
特に図１で示した様に、非クランプ誘導性スイッチング現象はソースの電圧を低くする（１）。これによりホール群が前記ボディ若しくはウェル１２０に流入する（２）。前記ウェルは前記ソース１１０と比較して、電荷が溜まり（電圧が高くなり）、前記ｐウェル１２０はソース１１０接合に対し作動する（３）。この結果、前記ソース１１０に電子電流が流れる（４）。これは寄生ｎｐｎを励起させ（５）、よってデバイスの故障を引き起こす。
【００１３】
前記のようなことを引き起こす一連の現象の傾向は寄生ベースからホール群を取り除くための低抵抗の経路を設けること並びに寄生ｎｐｎ１６０の電流増幅率を減らすことにより最小化できる。これはソース接続１５０と前記ボディ若しくはｐウェルを接触させることにより実現できる可能性がある。
【００１４】
しかし、このボディ接続はｎチャネルＭＯＳＦＥＴの大きさを増大させる。従って、デバイスの大きさと機械的破壊の耐性との間にはトレードオフの関係が存在する。この問題の解決策はバンドギャップ工学技術を使用し、前記ウェル領域に対して前記ソース領域のエネルギーギャップを狭めることである。これはＳｉ1-xＧｅx合金を使用し形成される前記ソース領域により実現されうる。ｘは合金中のゲルマニウムのモル比率である。典型的な値として０．１＜ｘ＜０．３である。他の実施例においては他の濃度が使用される。例えば、ゲルマニウム濃度は１０パーセントよりも低く若しくは３０パーセントよりも高くすることができる。前記ＳｉＧｅソース領域は例えば、エピタキシャル成長のような従来技術若しくはイオン注入により製造することができる。
【００１５】
図２は本発明の実施例によるＳｉＧｅソースを有するｎチャネルトレンチゲートパワーＭＯＳＦＥＴの断面図である。このデバイスはシリコンゲルマニウムから形成されるｎ型ソース領域２１０、ｐウェル２２０により形成されるボディ、ｎ型ドレイン領域２３０、ゲート２４０、金属接合２５０及びｎ基板２６０を含んでいる。この図からわかるように、ｐウェル接合の削除はセルピッチの大幅な削減を可能にする。これによりオン状態の抵抗の減少及び図１における前記デバイスに対してソース領域の大きさを大きくすることによる電流誘導能力の改善といったさらなる利点が得られる。他の図と同様に、この図は例示のための図であり、本発明（特許請求の範囲）に含まれる他の実施例を制限しない。又、この図及び他の図にはｎチャネルトランジスタが示されているが、本発明の実施例はｐチャネルデバイスの改善にも同様に使用されうる。他の図に示されている特徴がこの図にも含まれてもよい。例えば、前記ｐウェル２２０はＳｉＧｅでもよく、前記ゲートはポリＳｉＧｅでもよい。
【００１６】
ソース２１０にＳｉＧｅを使用すると前記ソースへのホール群の流れを許し、前記ボディ若しくはｐウェル２２０内のホール電流を減少させる。特に、合金中のゲルマニウムの存在はエネルギーギャップ（Ｅｇ）を狭める。エネルギーギャップの狭まりはゲルマニウムのモル比率とおおよそ比例する。バンドオフセットの大部分は前記価電子帯で起こる。これは前記ソース領域にホール群が容易に流れることを許し、ホール除去のための通路を形成するので前記ｎｐｎ増幅率を減少させる。ここで、非クランプ誘導性スイッチング現象が前記ソースの電圧を低くすると（１）、前記ホール群はソース２１０に流れ、前記ウェルは充電されない（２）。
【００１７】
図３は図２で描かれた前記デバイスの前記ソースからウェル領域のエネルギーバンド構造を描いている。図３は３０パーセントのモル比率のゲルマニウムの場合についての計算である。データは前記ソースのエネルギーギャップが前記ウェル領域に比べ約０．２１ｅＶ減少していることを示している。つまり、前記ウェル及びボディ領域の１．１ｅＶと比較して、前記ソースでは０．９ｅＶである。理論的には、前記接合を流れる前記ホール電流は因数〜exp（Eg/kt）で増加する。実際には、改善されたホール電流は理論的なホール電流の増加よりも小さな値となる。なぜなら価電子帯で全てのエネルギーオフセットが起こるわけではないからである。
【００１８】
本発明の特定の実施例では、前記ソース２１０は３０パーセントのモル比率のゲルマニウムを有している。シリコンソースを有するデバイスとこのＳｉＧｅソースを有するデバイスと比較すると、ＳｉＧｅソース領域を使用したデバイスの方がホール電流は増加し前記ｎｐｎ電流増幅率が減少することがわかる。具体的には、０．７５Ｖの典型的なバイアスにおいて、前記ホール電流は約１１０ｘ（１１０倍）増加し、前記寄生電流増幅率は約５００の因数で減少する。このデータは一番悪い場合と考えられている。なぜなら、実際には前記ウェル領域は全体に浮いている状態にはなく、第３次元方向（図２の断面に垂直な方向）でほんのわずかに接触しているからである。この寄生電流増幅率の減少により前記寄生トランジスタ１６０は電流をほとんど伝導させないので、ＵＩＳ現象の間の破滅的な破損は起きない。
【００１９】
図４は本発明の実施例によるＳｉＧｅソースを有するトレンチゲートパワーＭＯＳＦＥＴの製造方法のフローチャートである。この実施例では、非クランプ誘導性スイッチング（unclamped inductive switching）現象により起こされる破損に対し、より大きな耐性をえるためにＳｉＧｅソースが形成される。
【００２０】
具体的には、工程４１０においてエピタキシャル層が形成される。ＳｉＧｅ層は工程４２０において前記エピタキシャル層内に形成される。工程４３０においてレンチは前記エピタキシャル内に形成（カッティング）される。工程４４０においてゲートは前記トレンチ内に形成される。工程４５０及び工程４６０において前記ゲートは金属と接合し、前記ＳｉＧｅ層は接合されソース領域を形成する。
【００２１】
このようなトレンチゲートパワーＭＯＳＦＥＴは、低い伝導損失及び速いスイッチング時間のために低電圧のＤＣ−ＤＣコンバータで利用する場合、特に有益である。しかし、前記ソースを低い電圧にすることはこれらのデバイスがさらされる唯一の誘電効果ではない（他にもある）。標準的な動作では、前記ＭＯＳＦＥＴソースは前記ドレインに対して正バイアスすることになり、寄生ボディ−ドレインダイオード（一般にボディダイオードと呼ばれる）の動作を励起する。本発明のこの実施例と他の実施例はＤＣ−ＤＣパワーコンバータに適しているが、他の種類のシステムにおいて本発明の実施例を含むことにより改善されたデバイスを設けてもよい。
【００２２】
図５はこのメカニズムを図示している。このデバイスはｎ型ソース領域５１０、ｐ型ボディ領域５２０、ｎ型ドレイン領域５３０、ゲート５４０及び金属接点５５０を含んでいる。ここでは前記ソースは高い電圧にすることができる（１）。これにより前記ボディ若しくはウェルダイオードが作動する（２）。前記ソースが低い電圧に戻ると（３）、ホール群は前記エピ５３０若しくはドレインに注入され続ける。このホール電流は前記逆回復を遅くする（４）。これは前記ダイオードの順方向伝導及び前記ダイオードの逆回復のために、エネルギー損失を起こす。この消散（浪費）された電力のおおよその概算は次のようである。
【００２３】
【数１】
2008516454.tif 000003
【００２４】
【数２】
2008516454.tif 000004
【００２５】
Ｖfは前記ボディダイオードの順方向電圧、Ｉoutは前記ダイオード順方向電流、ＦSWは前記スイッチング周波数、ｔｒｒは前記逆回復時間、及びＩｒｒは前記逆回復電流である。典型的なｎチャネルＭＯＳＦＥＴにおいて、前記逆回復特性は前記ボディ領域（ｐ型）から前記ドレイン領域（ｎ型）に注入されるホール群によりそのほとんどが決まる。
【００２６】
この解析は前記ダイオードの順方向電圧、逆回復電流及び逆回復時間を同時に減少させることによりダイオードエネルギー損失を低下させることができることを示している。残念ながら、従来のシリコン技術において、前記逆回復パラメータと前記順方向電圧との間に逆相関が存在する。前記順方向電圧を改善する技術は前記逆回復を低下させ、前記逆回復を改善する技術は順方向電圧を低下させる。よって、従来の技術を用いると上記減少を同時に成すことができない。
【００２７】
本発明の実施例は、前記ドレインエピタキシャル領域に対し前記ボディ領域のエネルギーギャップを狭めるためにバンドギャップ工学技術を使用する。これはＳｉ1-xＧｅx合金を含む前記トランジスタを形成することにより達成でき、ｘは合金内のゲルマニウムのモル比率であり、典型的な値は０．１＜ｘ＜０．３である。他の実施例では他の濃度を使用することができる。例えば前記ゲルマニウム濃度は１０パーセントより低く若しくは３０パーセントより高くてもよい。Ｓｉ1-xＧｅxで構成される前記ボディはエピタキシャル成長のような標準的な技術若しくはイオン注入により製造することができる。
【００２８】
図６は本発明の実施例によるＳｉＧｅウェルを有するｎチャネルトレンチゲートパワーＭＯＳＦＥＴの断面図である。このデバイスはｎ型ソース領域２１０、シリコンゲルマニウムから構成されるｐ型ボディ領域２２０、ｎ型ドレイン領域２３０、並びにゲート２４０を含んでいる。なお図２の場合と同様に前記ｐ型ボディ領域２２０と金属２５０の接触面は省略できる。また、前記ゲートはポリゲルマニウム若しくはポリＳｉＧｅであってもよい。
【００２９】
前記合金内のゲルマニウムの存在はエネルギーギャップ（Ｅｇ）を狭める。エネルギーギャップの狭まりは前記ゲルマニウムモル比率におおよそ比例する。前記ボディ領域のバンドギャップが小さくなると所定の順方向バイアスにおける電子注入が増加する。これは所定の電流密度においてホール注入が減少することを意味している。
【００３０】
図７は図６に示されている前記ＭＯＳＦＥＴのネットドーピング（net doping）とゲルマニウムモル比率の図である。前記ネットドーピング７１０及びゲルマニウムモル比率７２０はＸ軸に示した深さの関数としてＹ軸に示されている。前記ネットドーピングはトレンチゲートＭＯＳＦＥＴボディ及びドレイン領域においてのネットドーピングの典型的なものである。前記ゲルマニウムの曲線は０．１５のモル比率でピークを有し、そのピークの幅は１００ｎｍである。
【００３１】
図８は本発明の実施例によるＳｉＧｅウェル領域を有するトレンチゲートパワーＭＯＳＦＥＴの製造方法のフローチャートである。この実施例では、ＳｉＧｅボディ領域を有するトレンチゲートパワートランジスタが形成される。
【００３２】
具体的には、工程８１０においてエピタキシャル層が形成される。ＳｉＧｅウェルは工程８２０において形成される。この層は工程８１０において形成された前記エピタキシャル層上に成長させることがでる。若しくはこの層は工程８１０において形成された前記エピタキシャル層に注入してもよい。ソースは工程８３０において前記ウェル内に形成される。
【００３３】
トレンチは工程８４０において前記エピタキシャル層内に形成される。工程８５０においてゲートは前記トレンチ内に形成される。工程８６０及び工程８７０において前記ゲート及び前記ソースは接触される。
【００３４】
本発明の特定の実施例において、シリコンゲルマニウムを使用すると順方向電圧の小さな減少及びホール電流の大幅な減少がもたらされる。この実施例では、典型的な０．７５Ｖのバイアスにおいて、前記ホール電流はシリコンウェル構造と比較しおおよそ５の因数により減少する。これは前記トランジスタの逆回復特性を大幅に改善する。さらに、従来の技術では逆回復は順方向電圧の増加という代償を払い得られるのだが、前記本発明による逆回復の改善は前記順方向電圧の減少を伴い達成される。
【００３５】
上記トレンチゲートパワーＭＯＳＦＥＴは高効率で電圧変換を行うべく（即ち、電力損失は最小となる）ＤＣ−ＤＣコンバータ回路に使用することができる。この目的を達成するために上記のデバイスになされるいくつかの改善はオン抵抗（Ｒｄｓon）、入力キャパシタンス（Ｃiss）、ゲート電荷（Ｑg及びＱgd）、ゲートインピーダンス（ＥＳＲ若しくはＲg）、ボディダイオード逆回復（Ｔrr）若しくはこれらの組み合わせを低下させる措置・装置（素子等を含む）を含んでいる（設けることである）。
【００３６】
従来では一般的に、ゲートインピーダンスの低減はゲートドーピングを飽和させること若しくはシリサイドを加えることにより達成されてきた。残念ながら、トレンチゲートＭＯＳＦＥＴデバイス内の大きな熱量（高温）のために、ゲート内の高濃度ドーパントはチャネル（若しくはウェル若しくはバルク）へのドーパント進入を増進させる。特にゲート酸化物が細い（薄い）場合にこれらの事が起こる。このドーパント進入はデバイスの閾値電圧（Ｖth）を変化させる。次の図に示されるように、シリサイド層を加えることの有効性（効果）もまた制限される。
【００３７】
図９は本発明の実施例を含むことにより改善されたｎチャネルトレンチゲートパワーＭＯＳＦＥＴの断面図である。この断面図はゲート９４０、ソース９１０、ボディ若しくはウェル領域９２０、及びドレイン若しくはエピ領域９３０を有するデバイスを示している。前記ゲート９４０はシリサイド層９４２を含んでいる。トレンチゲートパワーＭＯＳＦＥＴデバイスでは、小さなゲート面積は低電圧、低Ｒｄｓon並びに低コストのために望まれる。しかし、狭いゲート面積は前記シリコン層９４２の有効性を制限する。つまり前記シリコン化合物層９４２の下の前記ゲート９４０の部分はポリシリコンの特性を残している。ここでは前記シリサイド層９４２の存在による利点が出てこない。
【００３８】
従って、低いゲート抵抗の実施例は、上記の欠点及び制限なしにＭＯＳゲートパワートランジスタに速いスイッチング速度を可能にさせる。具体的には、本発明の実施例はパワートレンチゲートＭＯＳＦＥＴトランジスタのようなＭＯＳゲートパワートランジスタにポリシリコンゲルマニウム（Ｓｉ1-xＧｅx）ゲートを使用することによって、より低いゲート抵抗にしている。従来のポリシリコン及びシリサイドゲート含むデバイスと比較するとポリＳｉ1-xＧｅxゲートを含むデバイスは改善された性能を示す。
【００３９】
例えば、Ｓｉ1-xＧｅxのより小さなバンドギャップは与えられた温度及びドーピング濃度においてより多くのキャリアを生じる。これにより閾地電圧Ｖthを変化させ且つゲートインピーダンスを低くするゲートディプリーション（depletion：空乏化）を低下させる。さらに、前記ポリＳｉ1-xＧｅxのキャリアモビリティはポリシリコンのそれの３倍以上高い。これはゲートインピーダンスを６７％さらに低くしトランジスタのスイッチングを速くする。
【００４０】
図１０は本発明の実施例によるポリＳｉＧｅゲートを有するｎチャネルトレンチゲートパワーＭＯＳＦＥＴの断面図である。この断面図はゲート１０４０、ソース１０１０、ボディ若しくはウェル領域１０２０、並びにドレイン若しくはエピ領域１０３０を含んでいるデバイスの断面図である。本実施例で前記ゲート１０４０の全体が前記ポリＳｉＧｅの低い抵抗率による利益を得ることは、図９の前記シリサイド層９４２を用いた場合に小さな改善しか得られないのと対照的である。図２に示されたように、金属１０５０と前記ｐ型ボディ領域１０２０の接触面は省略できる。また、前記ソース１０１０、ｐウェル１０２０若しくは両方ともＳｉＧｅを使用して形成されてもよい。
【００４１】
ポリＳｉＧｅゲートは静電放電保護デバイス（electrostatic discharge device）の改善にも使用されうる。例えば、Ｓｉ1-xＧｅxポリゲートを使い形成されるツェナーデバイス（ｎ+ｐ）は従来のポリシリコンゲートデバイスと比較して高い静電放電電力に耐えうる。ポリＳｉ1-xＧｅxの高キャリアモビリティは直列抵抗を減少させる。特にこれは前記ツェナーの低ドープｐ型領域において起こる。その結果、抵抗損が少なくなりより低い温度で動作する。図示された他の実施例と同様に、ｐチャネルデバイスもまた改善されうる。ｐチャネルデバイスでは、Ｓｉ1-xＧｅxポリゲートから前記ゲート酸化物を経由したボディ若しくはウェル領域へのホウ素進入は減少する。これは不安定な閾値電圧なしに薄い酸化物の使用を許す。
【００４２】
ゲート直列抵抗はＳｉＧｅポリゲートを使用することにより大きく減少する。これと比較して、従来のトレンチゲートデバイスにおいて、シリサイドを使用したゲートはゲート抵抗を２の因数として低くするだけである。この制限された減少は狭いトレンチ内の前記ゲート材料上でシリサイドの構造に利用できる場所が小さいためである。ゲート材料としてポリＳｉ1-xＧｅxを使用すると同様のゲート断面部分のもとで６７％以上のゲートインピーダンスが減少する。従って余計な費用及びシリサイドプロセスの使用の困難さを伴わずによりよい性能が提供される。さらにポリＳｉＧｅは１０００℃において安定しているが、シリサイドゲートの使用は塊りになる可能性があるので、次の処理の処理温度は８５０℃より下に制限される。他の利点及び特徴の１つとして、前記ポリＳｉＧｅゲート１０４０の使用は前記ゲート上においてシリサイド層９４２の必要性をなくす。
【００４３】
図１１は様々な材料に対しホウ素濃度を関数とした材料の抵抗率の図である。この図からわかるように、ＳｉＧｅ多結晶の抵抗率は従来のポリシリコンの抵抗率よりもとても低い。この例では、２×１０＾＾１９のホウ素濃度で、ゲルマニウム濃度は３５パーセントのモル比率である。（＾＾は「べき乗」の印である。）他の実施例ではゲルマニウム濃度は３５パーセントよりも低く若しくは３５パーセントより高くてもよい。
【００４４】
結局のところ、ポリＳｉ1-xＧｅxゲートの使用は従来の配置を変更することなくゲートインピーダンスを減少させることができ、且つその処理は従来のシリコン技術と互換性がある。ゲートインピーダンスにおける６７％の減少の利点は図１２に示されているような高い側（ハイサイド）にｐチャネルＭＯＳＦＥＴを有し低い側（ローサイド）にｎチャネルＭＯＳＦＥＴを有するＤＣ−ＤＣコンバータの効率性を考える際に明白となる。
【００４５】
図１３は本発明の実施例を含むことにより付与された効率の増加を示している。図１３の結果はピークの効率が８３％から８８％に増加したことを示している。これはもしこのようにしなければ損失されていたであろう電力の３０％の節約と一致する。具体的には従来のポリゲート１３１０のピーク効率はＳｉＧｅゲートデバイス１３２０のピーク効率よりも低い。図１３のデータではこの変換器の効率は高い側と低い側両方にｎチャネルＭＯＳＦＥＴを持つ場合の変換器効率（曲線１３３０）に近づいていることを示している。これはゲートドライバの電力消費を大幅に減少させ、設計者はドライバ回路を簡素化させることができるが、高出力電流において１−２％の効率損失が生じてしまう。
【００４６】
表１はＭＯＳＦＥＴゲートの形成に使用されうる様々な材料の電気特性の一覧表である。ＳｉＧｅ多結晶は従来使用されているポリシリコンよりも低い抵抗値を有する。この材料をゲートとして使用することはゲート直列抵抗を減少させ、回路効率を増大させる。
【００４７】
【表１】
2008516454.tif 000005
図１４は本発明の実施例によるポリＳｉＧｅゲートを有するトレンチゲートパワーＭＯＳＦＥＴの製造方法のフローチャートである。この実施例では、トレンチゲートパワーＭＯＳＦＥＴデバイス内にポリＳｉＧｅゲートが含まれている。
【００４８】
具体的には工程１４１０においてエピタキシャル層が形成される。工程１４２０においてウェル層が前記エピタキシャル層内に形成される。ソースは工程１４３０において前記ウェル内に形成される。
【００４９】
工程１４３０においてトレンチは前記エピタキシャル層内に形成される。ポリＳｉＧｅゲートは工程１４４０においてトレンチ内に形成される。前記ポリＳｉＧｅゲート及びソースは工程１４５０及び工程１４６０において接触される。
【００５０】
ポリＳｉＧｅゲート若しくはＳｉＧｅソースを有していても、チャネルインピーダンスはトレンチゲートパワーＭＯＳＦＥＴデバイスの性能を制限する。従って、ｎチャネル及びｐチャネルパワートレンチゲートＭＯＳＦＥＴデバイスのようなＭＯＳゲートパワートランジスタのオン抵抗（Ｒｄｓｏｎ）を減少させることが望まれる。これは特に低電圧利用の際に望まれる。例えば、同期ＤＣ−ＤＣコンバータでの利用においては、ｐチャネルＭＯＳＦＥＴのゲートドライバはｎチャネルデバイスのドライバよりも少ない電力消費である。従って図１２に示されている様に、ｎチャネルデバイスの代わりにｐチャネルデバイスを高い側のドライバに使用することがとても望まれる。
【００５１】
しかし、ｐチャネルデバイスの前記Ｒｄｓｏｎは同様のｎチャネルＭＯＳＦＥＴのものよりとても高いので、小さな電流領域だけの利用に制限される。低電圧で利用する場合、チャネル抵抗は前記デバイスのＲｄｓｏｎを支配する（決める）。前記チャネル抵抗は、
【００５２】
【数３】
2008516454.tif 000006
【００５３】
である。Ｌは前記チャネルの長さ、Ｚは前記チャネルの幅、Ｃoxは単位面積あたりの前記ゲート酸化物キャパシタンス、ＶGは前記ゲート電圧及びＶTは前記閾値電圧である。チャネル抵抗を減少させるためには、チャネルの長さ、ゲート酸化物の厚さを縮めこと及び閾値電圧を下げることが望まれる。処理における制限若しくはサブスレショルド問題（閾値付近で起こる問題）のためにこのような措置もまた制限される。
【００５４】
図１のトランジスタの様なトランジスタでは、直列オン抵抗は前記ウェル領域１２０の抵抗により支配され、特に前記ゲート１４０付近の前記ウェル領域１２０の部分の抵抗によって支配される（決まる）。もしこの抵抗が減少すると、前記デバイスの直列オン抵抗は減少する。この抵抗を減少させる一つの方法はより高いモビリティを有する材料を利用することである。具体的には、もし最初に接触が始まるチャネルの部分、つまり前記ゲート１４０付近の一部分がより高いモビリティの材料で作られていれば、直列オン抵抗を減少させることができる。従って、本発明の実施例ではチャネル抵抗を減少させるためにチャネル領域に歪みＳｉ1-xＧｅx（strainedＳｉ1-xＧｅx）を使用する。
【００５５】
図１５は本発明の実施例によるＳｉＧｅチャネル領域を有するｐチャネルトレンチゲートパワーＭＯＳＦＥＴの断面図である。このデバイスはｐ型ソース領域１５１０、ｎウェル若しくはボディ１５２０、ｐ型ドレイン領域１５３０、ゲート１５４０、ＳｉＧｅ層１５３４を含んでいる。前記ＳｉＧｅ層１５３４はシリコン層１５３２により前記ゲート１５４０から隔離させられている。このシリコン層１５３２は前記ポリシリコンゲートとの適当な接合部となる。なお、図２においてｐ型ボディ領域の接触が省略されたように、ｎ型ボディ領域１５２０と金属５５０との接触面は省略することができる。前記ソース１５１０はＳｉＧｅを使用し形成されてもよく、前記ゲート１５４０はポリＳｉＧｅでもよい。
【００５６】
Ｓｉ1-xＧｅx層１５３４の層はシリコントレンチの側壁に沿ってこれに釣り合うように成長する。Ｓｉ1-xＧｅxの格子定数はシリコンの格子定数よりも大きい（ゲルマニウムモル比率に依存する）ので、前記Ｓｉ1-xＧｅx層は、［１００］／［０１０］方向の２軸圧縮歪み（biaxial compressive strain）のもとにある。同様な圧縮若しくは引っ張りによる２軸ひずみのもとでは、歪みＳｉ1-xＧｅx平面層はシリコンバルクよりもホールモビリティが増大している。この増大したモビリティは前記ＳｉＧｅ層１５３４１において抵抗を減少させる。
【００５７】
図１６は歪み緩和Ｓｉ1-xＧｅx仮想基板上に成長した二つの異なるＳｉ1-xＧｅxフィルムのホールモビリティの測定値を示している。バルクシリコンの一般的なモビリティ曲線１６３０が比較の基準として含まれている。Ｓｉ1-xＧｅxチャネル層のホールモビリティは価電子帯の分裂及び価電子帯の形状変化によってかなり大きくなる。この増大はＳｉ1-xＧｅx仮想基板内のゲルマニウム濃度に対する当該ゲルマニウム濃度にも依存する。この事は歪み関連現象であることを意味している。２０at％のGeの場合１４６０及び８４at％のGeの場合１６５０の改善されたホールモビリティが図示されている。
【００５８】
図１７はチャネル領域内のゲルマニウム濃度を関数としたモビリティの変化を示している。例えば、２の因数のモビリティ増大は５０at％のゲルマニウム濃度を持つＳｉ1-xＧｅxで見られる。従って、チャネルとしてＳｉ50Ｇｅ50を使ったデバイスのチャネル抵抗は同じデバイスにチャネルとしてシリコンバルクを使用した場合のチャネル抵抗の半分だけの値である。このモビリティの増大はセミスレショルド特性を大幅に改善する。これは低電圧利用において重要である。
【００５９】
図１８は本発明の実施例によるＳｉＧｅチャンネル領域を有するｐチャネルトレンチゲートパワーＭＯＳＦＥＴの価電子帯のオフセットを示している。このオフセットは、
【００６０】
【数４】
2008516454.tif 000007
【００６１】
である。ｘは前記フィルム内のゲルマニウム含有量である。このオフセットは歪みＳｉ1-xＧｅxチャネル内のホール群の制限（閉じこめ）に役立つ。この結果、シリコンキャップ層からの寄生チャネル抵抗は最小化される。
【００６２】
図１９Ａ―１９Ｃは本発明の実施例によるＳｉＧｅチャネル領域を有するｐチャネルトレンチゲートパワーＭＯＳＦＥＴの製造方法を示している。図１９Ａにおいて、シリコンエピタキシャル層１９３０はシリコン基板１９６０上に蒸着されるか、若しくは成長させられる。そしてトレンチが形成される。ある時点でウェル１９２０はイオン注入により形成され、若しくは前記エピ層１９３０の一部分として成長（エピタキシャル成長）する。
【００６３】
図１９Ｂにおいて、エピタキシャルＳｉ1-xＧｅx層１９３４はトレンチの側面に沿って蒸着、エピタキシャル成長若しくはイオン注入により形成される。前記Ｓｉ1-xＧｅx層の厚さは１ｎｍから１００ｎｍの範囲であり、これはゲルマニウム濃度に応じて変化する。一つの実施例として、ゲルマニウム濃度は１０at％から８０at％の範囲である。他の実施例ではゲルマニウム濃度は違ってもよい。例えばモル比率は１０％より低くてもよく若しくはモル比率は８０％より高くてもよい。他の実施例ではゲルマニウム濃度の範囲はより少なくてよい。
【００６４】
図１９Ｃにおいて、シリコンキャップ層１９３２はＳｉ1-xＧｅx層１９３４の上にエピタキシャル層として成長する。一つの実施例として前記シリコンキャップ層６４０の厚さは１ｎｍから１０ｎｍの範囲であるが、他の実施例ではこの範囲よりも厚く若しくは薄くてもよい。なお、前記シリコン層を通ってＳｉＧｅ層１９３４が打ち込まれた後も、前記シリコン層１９３２は残っていてもよい。
【００６５】
図２０は本発明の実施例によるＳｉＧｅチャネル領域を有するｐチャネルトレンチゲートパワーＭＯＳＦＥＴの製造方法のフローチャートである。この実施例ではＳｉＧｅ層はトレンチゲートパワーＭＯＳＦＥＴデバイスのチャネル領域内に成長される。
【００６６】
具体的には工程２０１０においてエピタキシャル層が形成される。工程２０２０においてウェル層が形成される。そして工程２０３０においてトレンチが前記エピ層にエッチングされる。ＳｉＧｅ層は工程２０４０において成長し工程２０５０においてシリコンキャップが成長する。ゲート及びソース領域は工程２０６０及び工程２０７０において形成され接触される。
【００６７】
当業者は製造過程において前記及び他のフローチャートはとても簡易化されていること及び製造プロセスにおける少しの基本工程だけが例示されていると認識するであろう。本発明の実施例を含むことにより改善される処理方法の種類は無数であり及び本発明の理解のためには必要ではない。
【００６８】
本発明の典型的な実施例の上記記述は例示的なものである。記述された明確な形式は本発明に制限をかけることを意図した訳ではない。また多くの変形及び変更は上記の教示から可能である。実施例は本発明の原理及びその実用的な利用の１番よい説明をするために選ばれ記述された。従って、当業者は様々な実施例及び予想される個々の使用に適するように変形を加えることにより本発明の１番よい利用をすることができる。例えば、図示および記述された前記構造のドーピングの極性は反対にすることができ、及び／若しくは様々な要素（材料）のドーピング濃度は本発明から逸脱することなく変更できる。本発明は、縦型ＭＯＳＦＥＴの実施例を用いて図示及び記述されている。しかし、本発明の様々な実施例はトレンチゲートＩＧＢＴ、横型トレンチゲートＭＯＳＦＥＴ、並びに縦型及び横型プラナーゲートＭＯＳＦＥＴ及びＩＧＢＴのような他のトレンチゲート構造でも実施されうる。また、様々なトランジスタの実施例はよく知られたオープンセル（open-cell）若しくはクローズセル(closed-cell)構造を使用し設計することができる。
【図面の簡単な説明】
【００６９】
【図１】図１は本発明の実施例を含むことにより改善されたｎチャネルトレンチゲートパワーＭＯＳＦＥＴの断面図である。
【図２】図２は本発明の実施例によるＳｉＧｅソースを有するｎチャネルトレンチゲートパワーＭＯＳＦＥＴの断面図である。
【図３】図３は図２に示されたデバイスのソース−ウェル領域のエネルギーバンド構造の図である。
【図４】図４は本発明の実施例によるＳｉＧｅソースを有するトレンチゲートパワーＭＯＳＦＥＴ製造方法のフローチャートである。
【図５】図５は本発明の実施例を含むことにより改善されたｎチャネルトレンチゲートパワーＭＯＳＦＥＴの断面図である。
【図６】図６は本発明の実施例によるＳｉＧｅウェルを有するｎチャネルトレンチゲートパワーＭＯＳＦＥＴの断面図である。
【図７】図７は図６に示されたＭＯＳＦＥＴのネットドーピング及びゲルマニウムモル比率の図である。
【図８】図８は本発明の実施例によるＳｉＧｅウェル領域を有するトレンチゲートパワーＭＯＳＦＥＴ製造方法のフローチャートである。
【図９】図９は本発明の実施例を含むことにより改善されたｎチャネルトレンチゲートパワーＭＯＳＦＥＴの断面図である。
【図１０】図１０は本発明の実施例によるポリＳｉＧｅゲートを有するｎチャネルゲートパワーＭＯＳＦＥＴの断面図である。
【図１１】図１１は様々な材料のホウ素濃度を関数とした材料の抵抗率の図である。
【図１２】図１２は高い側にｐチャネルパワーＭＯＳＦＥＴデバイス及び低い側にｎチャネルパワーＭＯＳＦＥＴデバイスを有するＤＣ−ＤＣコンバータ出力の図である。
【図１３】図１３は本発明の実施例を含むことにより得られる効率の増加の図である。
【図１４】図１４は本発明の実施例によるポリＳｉＧｅゲートを有するトレンチゲートパワーＭＯＳＦＥＴ製造方法のフローチャートである。
【図１５】図１５は本発明の実施例によるＳｉＧｅチャネル領域を有するｐチャネルトレンチゲートパワーＭＯＳＦＥＴの断面図である。
【図１６】図１６は緩和Ｓｉ1-xＧｅx仮想基板に成長した２つの異なるＳｉ1-xＧｅx膜のホールモビリティの測定値である。
【図１７】図１７はチャネル領域内のゲルマニウム濃度を関数としたモビリティ変化の図である。
【図１８】図１８は本発明の実施例によるＳｉＧｅチャネル領域を有するｐチャネルトレンチゲートパワーＭＯＳＦＥＴのための荷電子帯オフセットの図である。
【図１９Ａ】図１９Aは本発明の実施例によるＳｉＧｅチャネル領域を有するｐチャネルトレンチゲートパワーＭＯＳＦＥＴ製造方法の図である。
【図１９Ｂ】図１９Bは本発明の実施例によるＳｉＧｅチャネル領域を有するｐチャネルトレンチゲートパワーＭＯＳＦＥＴ製造方法の図である。
【図１９Ｃ】図１９Cは本発明の実施例によるＳｉＧｅチャネル領域を有するｐチャネルトレンチゲートパワーＭＯＳＦＥＴ製造方法の図である。
【図２０】図２０は本発明の実施例によるＳｉＧｅ領域を有するｐチャネルトレンチゲートパワーＭＯＳＦＥＴの製造方法のフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０】
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【国際調査報告】
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