(57)【要約】【課題】  低い電圧でランダム・アクセス及びプログラムが可能な高密度ＳＯＮＯＳメモリ・セルを形成するための方法を提供する。【解決手段】  本発明は、ランダムにアクセス可能なストレージ位置を持つ２トランジスタ・シリコン−酸化物−窒化物−酸化物−半導体（２−Ｔｒ  ＳＯＮＯＳ）不揮発性メモリ・セル、及びこれを製造する方法を提供する。１つの実施形態においては、１μｍから２μｍのトレンチ深さを有するトレンチ構造内にセレクト・トランジスタが配置され、トレンチ構造に隣接する半導体基板の表面にメモリ・トランジスタが配置される、２−Ｔｒ  ＳＯＮＯＳセルが提供される。別の実施形態においては、セレクト・トランジスタとメモリ・トランジスタのいずれも、上述の深さを有するトレンチ構造内に配置される、２−Ｔｒ  ＳＯＮＯＳメモリ・セルが提供される。【選択図】  図５
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【特許請求の範囲】
【請求項１】
１μｍから２μｍの深さを有する複数のトレンチ構造を含む少なくとも１つのアレイ領域を含む半導体基板であって、前記トレンチ構造の各々は、前記トレンチ構造の垂直側壁上に配置されたチャネルを有するセレクト・トランジスタを含み、前記トレンチ構造がトレンチ分離領域によって分離されている、半導体基板と、
前記トレンチ構造の各々の底壁の下に配置されたソース拡散部と、
前記半導体基板の表面に配置された酸化物／窒化物／酸化物ゲート誘電体を含み、前記前記トレンチ構造に隣接する、メモリ・トランジスタと、
を含む不揮発性ランダム・アクセス・メモリ・セル。
【請求項２】
前記ソース拡散部の各々に接する、前記半導体基板内に配置された共通埋め込みソースをさらに含む、請求項１に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項３】
前記共通埋め込みソースはＮ−バンド領域である、請求項２に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項４】
前記セレクト・トランジスタは、前記トレンチ構造の各々の側壁上のセレクト・ゲート誘電体と、導電性充填材料とを含み、前記ソース拡散部が前記セレクト・トランジスタのソースであり、前記メモリ・トランジスタの拡散部が前記セレクト・トランジスタのドレインである、請求項１に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項５】
前記導電性充填材料は、ドープされたポリシリコンを含む、請求項４に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項６】
前記セレクト・トランジスタの表面に配置されたセレクト・ゲート・コンタクトをさらに含む、請求項１に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項７】
前記セレクト・トランジスタの前記表面はシリサイドを含む、請求項６に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項８】
前記セレクト・ゲート・コンタクトは第１の金属レベルと接する、請求項６に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項９】
前記メモリ・トランジスタは、ビットライン・コンタクトを通してビットラインと接する拡散領域を含む、請求項１に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項１０】
前記少なくとも１つのアレイ領域に隣接したアレイ周辺部領域をさらに含み、前記アレイ周辺部領域は、前記少なくとも１つのアレイ領域の前記半導体基板内に形成されたアレイ・ウェル領域とは異なる導電性を有する、前記アレイ領域を囲むウェル領域を前記半導体基板内に含む、請求項１に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項１１】
１μｍから２μｍの深さを有する複数のトレンチ構造を含む少なくとも１つのアレイ領域を含む半導体基板であって、前記トレンチ構造の各々は、前記トレンチ構造の垂直側壁上に配置されたチャネルを有するセレクト・トランジスタを含む下部と、酸化物／窒化物／酸化物ゲート誘電体を含むメモリ・トランジスタを含む上部とを含む、半導体基板と、
前記トレンチ構造の間に配置されたトレンチ分離領域と、
前記トレンチ構造の各々の底壁の下に配置されたソース拡散部と、
を含む不揮発性ランダム・アクセス・メモリ・セル。
【請求項１２】
前記セレクト・トランジスタは、前記下部における前記トレンチ構造の各々の側壁にあるセレクト・ゲート誘電体と導電性充填材料とを含み、前記ソース拡散部が前記セレクト・トランジスタのソースであり、前記メモリ・トランジスタの拡散部が前記セレクト・トランジスタのドレインである、請求項１１に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項１３】
前記メモリ・トランジスタは導電性材料をさらに含み、前記メモリ・トランジスタの前記導電性材料は前記セレクト・トランジスタの導電性材料と同じであり、前記セレクト・トランジスタの前記チャネルは前記メモリ・トランジスタのチャネルとして機能する、請求項１１に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項１４】
前記ソース拡散部は、前記チャネルを通して前記メモリ・トランジスタの拡散部と接する、請求項１１に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項１５】
前記セレクト・トランジスタの表面上に配置されたセレクト・ゲート・コンタクトをさらに含む、請求項１１に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項１６】
前記セレクト・ゲート・コンタクトは第１の金属レベルと接する、請求項１５に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項１７】
前記メモリ・トランジスタは、ビットライン・コンタクトを通してビットラインと接する拡散領域を含む、請求項１１に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項１８】
前記メモリ・トランジスタの前記酸化物／窒化物／酸化物ゲート誘電体は、前記セレクト・トランジスタのためのゲート誘電体として用いられる、請求項１１に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項１９】
前記セレクト・トランジスタは、前記メモリ・トランジスタの前記酸化物／窒化物／酸化物ゲート誘電体とは異なるゲート誘電体を有する、請求項１１に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項２０】
前記アレイ領域内にウェル領域をさらに含む、請求項１１に記載の不揮発性ランダム・アクセス・メモリ・セル。
【請求項２１】
不揮発性ランダム・アクセス・メモリ・セルを形成する方法であって、
複数のトレンチ構造を半導体基板のアレイ領域内に形成するステップであって、前記トレンチ構造の各々は１μｍから２μｍの深さを有する、ステップと、
前記トレンチ構造の各々の下にソース拡散部を形成し、前記トレンチ構造の各々の側壁に沿って垂直セレクト・チャネルを形成するステップと、
前記トレンチ構造の各々の内部にセレクト・トランジスタを形成するステップと、
前記トレンチ構造の間にトレンチ分離領域を設けるステップと、
前記半導体基板の表面に酸化物／窒化物／酸化物ゲート誘電体を含むメモリ・トランジスタを形成するステップであって、前記メモリ・トランジスタは前記トレンチ構造に隣接して配置される、ステップと、
を含む方法。
【請求項２２】
前記ソース拡散部はイオン注入によって形成され、前記垂直セレクト・チャネルは傾斜イオン注入プロセスを用いて形成される、請求項２１に記載の方法。
【請求項２３】
前記セレクト・トランジスタを形成する前記ステップは、前記トレンチ構造の各々の側壁にセレクト・ゲート誘電体を形成し、次に前記トレンチ構造の各々を導電性材料で充填するステップを含む、請求項２１に記載の方法。
【請求項２４】
前記トレンチ構造の各々の前記ソース拡散部の各々に接する共通埋め込みソースを形成するステップをさらに含む、請求項２１に記載の方法。
【請求項２５】
前記メモリ・トランジスタの拡散部をビットライン・コンタクトを通してビットラインに接触させるステップと、前記セレクト・トランジスタの上面をセレクト・ゲート・コンタクトを通して第１の金属レベルに接触させるステップとをさらに含む、請求項２１に記載の方法。
【請求項２６】
不揮発性ランダム・アクセス・メモリ・セルを形成する方法であって、
複数のトレンチ構造を半導体基板のアレイ領域内に形成するステップであって、前記トレンチ構造の各々は１μｍから２μｍの深さを有する、ステップと、
前記トレンチ構造の各々の下にソース拡散部を形成し、前記トレンチ構造の各々の側壁に沿って垂直セレクト・チャネルを形成するステップと、
前記トレンチ構造の各々の下部内にセレクト・トランジスタを形成するステップと、
前記トレンチ構造の各々の上部内に酸化物／窒化物／酸化物ゲート誘電体を含むメモリ・トランジスタを形成するステップと、
前記トレンチ構造の間にトレンチ分離領域を形成するステップと、
を含む方法。
【請求項２７】
前記ソース拡散部はイオン注入によって形成され、前記垂直セレクト・チャネルは傾斜イオン注入プロセスを用いて形成される、請求項２６に記載の方法。
【請求項２８】
前記セレクト・トランジスタを形成する前記ステップは、前記トレンチ構造の各々の側壁にセレクト・ゲート誘電体を形成し、前記トレンチ構造の各々の前記上部から前記セレクト・ゲート誘電体を除去するステップを含む、請求項２６に記載の方法。
【請求項２９】
前記メモリ・トランジスタの前記酸化物／窒化物／酸化物ゲート誘電体は、セレクト・ゲート誘電体としても用いられる、請求項２６に記載の方法。
【請求項３０】
前記メモリ・トランジスタの拡散部をビットライン・コンタクトを通してビットラインに接触させるステップと、前記セレクト・トランジスタの上面をセレクト・ゲート・コンタクトを通して第１の金属レベルに接触させるステップとを含む、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ・デバイス及びこれを製造する方法に関する。より具体的には、本発明は、ランダムにアクセス可能なストレージ位置を持つ２トランジスタ（２−Ｔｒ）半導体−酸化物−窒化物−酸化物−半導体（ＳＯＮＯＳ）トレンチ・メモリ・セル、及びこれを製造する方法に関する。本発明は、セレクト・ゲートがトレンチ構造内に配置され、メモリ・ゲートが半導体基板の表面に配置されるか、又は、セレクト・ゲートとメモリ・ゲートの両方がトレンチ構造内に配置される、２トランジスタＳＯＮＯＳトレンチ・メモリ・セルを提供する。
【背景技術】
【０００２】
制御ゲート電極とデバイスのチャネル領域との間にある絶縁されているが導電性を持つ層に蓄えられた電荷によってメモリの状態が表される、フローティング・ゲート技術を用いた従来のフラッシュ・メモリ製品は、典型的には、１０Ｖ又はそれ以上のプログラミング（即ち、書き込みと消去）電圧を用いる。フローティング・ゲート・メモリの動作には高い電圧レベルを与える必要があるため、フローティング・ゲート・メモリを相補型金属酸化膜半導体（ＣＭＯＳ）に組み込むことには問題がある。第一に、現行のＣＭＯＳ電源電圧（Ｖｄｄ）は１Ｖに近い。このような低い電源電圧では、チャージポンプ回路を用いた場合でも、フローティング・ゲートの動作に必要な高い電圧レベルを与えることは困難である。現在のところでは、チップに関連するいずれかのＣＭＯＳ論理回路のためのより低い電圧供給源に加えて、フローティング・ゲート・メモリのために３．３Ｖなどの別個の高電圧を供給して、チャージポンプ回路を用いるしかない。モバイル用途においては、従来のフローティング・ゲート・メモリに必要な高い電源電圧によって、バッテリ寿命が厳しく制限される。さらに、フローティング・ゲート・メモリをＣＭＯＳに組み込むことには厳しいコスト上の不利益が存在し、九つ（９）ものリソグラフィ・ステップの追加が必要になると考えられる。
【０００３】
ランダムにアクセス可能な半導体−酸化物−窒化物−酸化物−半導体（ＳＯＮＯＳ）（金属−酸化物−窒化物−酸化物−半導体（ＭＯＮＯＳ）とも呼ばれる。ＳＯＮＯＳ及びＭＯＮＯＳという用語は、ＳＯＮＯＳゲート導体としてポリシリコンが用いられ、ＭＯＮＯＳゲート導体として金属が用いられる点を除き、基本的に同じタイプのメモリ・セルを表すことに留意されたい）メモリは、例えば約５Ｖなどの適度な動作電圧を用いるため、フローティング・ゲート・メモリの実施可能な代替物と考えられる。このようなメモリ・セルでは、メモリ状態は、制御ゲート電極とデバイスのチャネル領域との間に配置された絶縁体層に蓄えられた電荷によって表される。メモリ・セルのプログラミング条件に応じて、例えば、高い電源電圧を３．３Ｖから１．８Ｖに下げることが可能となり、別個の電源をなくしてバッテリ寿命を延ばすことさえ可能である。さらに、ＳＯＮＯＳメモリは、典型的には、プログラミングに一様なトンネル現象を用いるため、通常はフローティング・ゲート・メモリに関連するホットホール注入などの信頼性問題は、回避される。
【０００４】
しかしながら、ＳＯＮＯＳセルは、スケーリング問題と無関係ではない。プログラミングに必要な適度な電圧は、利用可能なトランジスタ設計に制限を課す。デバイスのチャネル長が短すぎる場合には、このような電圧においてもパンチスルーを含む短チャネル効果が容易に発生する場合がある。パンチスルーを防ぐためにチャネル・ドーピング濃度を上げることは、接合ブレークダウンの低下及びいずれかのメモリ機能の破壊に繋がりかねない。
【０００５】
ＳＯＮＯＳメモリ・セルのスケーリングは、プレーナ型デバイスに限定されていた。セレクト・ゲート及びメモリ・ゲートは、典型的には別々に形成され、これらのタイプのセル・サイズは、通常は大きい。最近、９０ｎｍルールで設計されたセル・サイズ０．１５７μｍ２のＳＯＮＯＳプレーナ型ビット・セルが報告された。例えば、非特許文献１を参照されたい。サイズはより小さいが、今後の世代ではチャネル長がよりスケーリングしにくくなる可能性があるため、プレーナ型セルには限界がある。さらに、プレーナ型ＯＮＯ（酸化物−窒化物−酸化物）メモリ・ゲートは、どのＣＭＯＳゲート・プロセスとも別個に作らなければならない。従来技術のＳＯＮＯＳセル・アレイを生成するために、ＣＭＯＳプロセスに加えてマスクを四つ（４）追加することが必要である。ＣＭＯＳプロセスからＳＯＮＯＳメモリ・ゲートを切り離す必要があるため、高性能ＣＭＯＳへの組み込みは費用のかかるものとなる可能性がある。
【０００６】
【非特許文献１】C.T.Swift,G.L.Chindalore, K.Harber, T.S.Harp, A.Hoefler, C.M.Hong, P.A,Ingersoll, C.B.Li,E.J.Printz, J.A.Yater; "An embedded 90nm SONOS nonvolatile memoryutilizing hot electron programming and uniform tunnel erase", IEDMTech.Dig.,pp.927-930, December 2002
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上の観点から、従来技術の不揮発性メモリ・セルより低い電圧でランダムなアクセス及びプログラムが可能な高密度ＳＯＮＯＳメモリ・セルを形成するための方法を提供する必要性がなおも存在する。
【課題を解決するための手段】
【０００８】
本発明は、プレーナ型ＣＭＯＳトランジスタを用いる従来技術のセルより面積が小さい不揮発性メモリ・セル、即ちＳＯＮＯＳメモリ・セルを提供する。本発明は、また、従来技術のセルより低い電圧でプログラムすることが可能な不揮発性ＳＯＮＯＳメモリ・セルを提供する。本発明は、さらに、製造プロセスが業界標準のＣＭＯＳプロセスと共通の不揮発性ＳＯＮＯＳメモリ・セルを提供する。本発明は、さらに、従来技術のＳＯＮＯＳ及びフローティング・ゲートＮＶＲＡＭセルと比べて進歩した不揮発性ＳＯＮＯＳメモリ・セルをも提供する。
【０００９】
具体的には、本発明は、ランダムにアクセス可能なストレージ位置を持つ２トランジスタ（２−Ｔｒ）ＳＯＮＯＳメモリ・セルを提供する。１つの実施形態においては、メモリ・トランジスタは、半導体基板の表面に配置されたプレーナ型デバイスであり、セレクト・トランジスタは、半導体基板内に存在するトレンチ構造内部に配置される。本発明のこの実施形態においては、セレクト・ゲートとして機能するように（深さが約１μｍから約２μｍのオーダーの）「浅い」トレンチ構造が用いられる、即ち、換言すれば、セルのアクセス電界効果トランジスタ（ＦＥＴ）はトレンチ構造の垂直側壁に沿って位置する。セルの面密度に影響を与えることなく、セルのチャネル長を定めるトレンチ深さをより大きくすることが可能なので、セレクト・ゲートの短チャネル挙動を防止することができる。セレクトＭＯＳＦＥＴはトレンチの側壁に沿って形成されるため、そのチャネル長は、連続する技術ノードの最小構造体サイズの縮小に伴うスケーリングによって制約されることはないが、トレンチ断面の寸法は、技術ノードの最小構造体サイズに合わせて容易にスケーリングすることが可能であり、従って、面積上の不利益は回避される。６５ｎｍ論理ライブラリで設計された２−Ｔｒ  ＳＯＮＯＳセルは、０．１５μｍ２のオーダーになると推定されており、これは現在市場に存在するいかなる２−Ｔｒメモリ・セルのおよそ１／５より小さいことになる。
【００１０】
本発明の第１の実施形態においてもたらされるさらなる利点は、（１）メモリ・セルの動作には現行のフラッシュ・メモリの半分の電圧を用いており、このことが、メモリ・セルの酸化物信頼性に関してより高いマージンをもたらすこと、（２）メモリＦＥＴが読取り動作の際にバイアスされないので、１−Ｔｒ  ＮＯＲに比べてディスターブ特性などの読取りが本質的に優っていること、を含む。さらに、ＳＯＮＯＳトレンチ・セルをＣＭＯＳに組み込むのに必要な付加的なマスクの数は、最大で４と推定される。
【００１１】
トレンチ構造は、これらのより縮小されたサイズの２−Ｔｒ  ＳＯＮＯＳセルを得る際の鍵となる要因である。しかしながら、埋め込みダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）技術におけるトレンチ構造とは異なり、本発明のトレンチ構造の深さはそれより遥かに浅い。トレンチ構造の深さは、有害な短チャネル効果を最小にするチャネル長を収容しさえすればよく、この目的のためには約０．５μｍから約１．０μｍのトレンチ深さで十分であると考えられる。
【００１２】
本発明のセルの第２の独自の特徴は、セレクト・ゲートのコンタクト方法である。セルをコンパクトな状態にしておくために、金属コンタクトが、トレンチ構造の上に直接配置され、（トレンチの）ゲートとの接触に用いられる。本発明に独自の第３の特徴は、トレンチのソース側拡散部である。ここでは、トレンチ・セレクト・ゲートのソースは、トレンチ構造の最も底部に配置され、深いＮ−バンド注入部（これは一般に「共通埋め込みソース」と呼ばれる）に接する。（埋め込みプレートに接するように）ｅＤＲＡＭアレイを囲むＮ−拡散ガード・リングに酷似した、アレイを囲むＮ−拡散ガード・リングを通して、アレイの縁部においてソース制御が提供される。
【００１３】
具体的には、且つ広義には、本発明の第１の実施形態は、約１μｍから約２μｍの深さを有する複数のトレンチ構造を含む少なくとも１つのアレイ領域を含む半導体基板であって、トレンチ構造の各々は、トレンチ構造の垂直側壁上に配置されたチャネルを有するセレクト・トランジスタを含み、トレンチ構造がトレンチ分離領域によって分離されている、半導体基板と、トレンチ構造の各々の底壁の下に配置されたソース拡散部と、半導体基板の表面に配置された酸化物／窒化物／酸化物ゲート誘電体を含み、トレンチ構造に隣接する、メモリ・トランジスタと、を含む不揮発性ランダム・アクセス・メモリ・セルを提供する。
【００１４】
上述の２−Ｔｒ  ＳＯＮＯＳメモリ・セル構造体に加えて、本発明はまた、これを製造する方法を提供する。広義には、上述の不揮発性ランダム・アクセス・メモリ・セルを形成するために用いられる方法は、複数のトレンチ構造を半導体基板のアレイ領域内に形成するステップであって、トレンチ領域の各々は約１μｍから約２μｍの深さを有する、ステップと、トレンチ構造の各々の下にソース拡散部を形成し、トレンチ構造の各々の側壁に沿って垂直セレクト・チャネルを形成するステップと、トレンチ構造の各々の内部にセレクト・トランジスタを形成するステップと、トレンチ構造の間にトレンチ分離領域を設けるステップと、半導体基板の表面に酸化物／窒化物／酸化物（ＯＮＯ）ゲート誘電体を含むメモリ・トランジスタを形成するステップであって、メモリ・トランジスタはトレンチ構造に隣接して配置される、ステップと、を含む。
【００１５】
本発明の第２の実施形態においては、メモリ・トランジスタとセレクト・トランジスタとはいずれも、半導体基板に形成されたトレンチ構造内に配置される。この実施形態においては、６５ｎｍ論理世代における現行のＳＯＮＯＳセル・サイズの約１／２までスケーリング可能なＳＯＮＯＳトレンチ・メモリ・セルが提供され、ＣＭＯＳプロセスの上流では単一のマスク・プロセスのみが用いられる。本質的に、第２の実施形態において説明されるＳＯＮＯＳトレンチ・メモリ・セルは、標準的なＣＭＯＳプロセスを、不揮発性ランダム・アクセス・メモリ・ストレージ及びアクセス要素のプロセスから分離する。この実施形態において鍵となる要因は、セレクト・ゲートとメモリ・ゲートをトレンチ構造に組み込むことである。トレンチ構造は、典型的には、半導体基板の上面から底部のトレンチ壁まで測定したときの深さが、約１μｍから約２μｍである。（ＤＲＡＭストレージ・キャパシタの深さ８μｍに比べて）相対的に浅いトレンチ深さは、ＣＭＯＳ論理デバイスにおいて課題となる短チャネル効果の影響を余り受けないセレクト・トランジスタとメモリ・トランジスタの両方を収容することが容易である。ここでは、セレクト・ゲートはトレンチ構造の底部で成長し、ＯＮＯ薄膜を含むメモリ・トランジスタはトレンチ構造の上部に形成される。セレクト・ゲートとメモリ・ゲートをトレンチ構造内で組み合わせられるようにすることによって、６５ｎｍ論理技術において概ね０．０７μｍ２〜０．０９μｍ２のセル・サイズまでセルを縮小することが可能である。さらに、トレンチＳＯＮＯＳセレクト・ゲートとメモリ・ゲートの両方の生成を通常のＣＭＯＳプロセスから完全に分離することができる、すなわち、異なるゲート誘電体を生成するのに特別なブロック・マスクは不要であり、論理回路の性能を損なうことなくメモリ・セルの機能を完全に最適化することができる。トレンチＳＯＮＯＳセルをＣＭＯＳ論理技術に実装するには、単にベースとなる論理プロセスにマスクを１つ追加するだけである。
【００１６】
具体的には、且つ広義には、本発明の第２の実施形態は、約１μｍから約２μｍの深さを有する複数のトレンチ構造を含む少なくとも１つのアレイ領域を含む半導体基板であって、トレンチ構造の各々は、トレンチ構造の垂直側壁上に配置されたチャネルを有するセレクト・トランジスタを含む下部と、酸化物／窒化物／酸化物ゲート誘電体を含むメモリ・トランジスタを含む上部とを含む、半導体基板と、トレンチ構造の間に配置されたトレンチ分離領域と、トレンチ構造の各々の底壁の下に配置されたソース拡散部と、を含む不揮発性ランダム・アクセス・メモリ・セルを提供する。
【００１７】
上述の２−Ｔｒ  ＳＯＮＯＳメモリ・セル構造体に加えて、本発明はまた、これを製造する方法を提供する。広義には、上述のメモリ・セル構造体を形成するために用いられる方法は、複数のトレンチ構造を半導体基板のアレイ領域内に形成するステップであって、トレンチ領域の各々は約１μｍから約２μｍの深さを有する、ステップと、トレンチ構造の各々の下にソース拡散部を形成し、トレンチ構造の各々の側壁に沿って垂直セレクト・チャネルを形成するステップと、トレンチ構造の各々の下部内にセレクト・トランジスタを形成するステップと、トレンチ構造の各々の上部内に、酸化物／窒化物／酸化物ゲート誘電体を含むメモリ・トランジスタを形成するステップと、トレンチ構造の間にトレンチ分離領域を形成するステップと、を含む。
【発明を実施するための最良の形態】
【００１８】
ランダムにアクセス可能なストレージ位置を持つ２−Ｔｒ  ＳＯＮＯＳメモリ・セル、及びこれを製造する方法を提供する本発明は、本出願に添付された図面を参照してより詳細に説明される。本出願の図面は、説明を目的として提供されるものであり、従ってこれは縮尺に合わせて描かれていないことに留意されたい。
【００１９】
第１の実施形態：セレクト・ゲートがトレンチ構造内に配置され、メモリ・ゲートがトレンチ構造を含む半導体基板の表面に配置される、２−Ｔｒ  ＳＯＮＯＳメモリ・セル
【００２０】
本発明の２−Ｔｒ  ＳＯＮＯＳメモリ・セルを製造する第１の実施形態は、少なくとも１つのアレイ領域１００と、少なくとも１つのアレイ領域１００の周辺部に位置する少なくとも１つの領域１０２とを含む、図１に示されるような構造体１０を準備するステップで開始する。領域１０２は、本明細書ではアレイ周辺部領域と呼ばれる。図１に示される構造体１０は、アレイ領域１００において、基板１２の上部に複数の開口部１６を有するパッド・スタック１４を含む半導体基板１２を含む。構造体１０はまた、アレイ領域１００において、半導体基板１２内に配置されたトレンチ構造１８を含む。アレイ周辺部領域１０２の半導体基板１２は、パッド・スタック１４のブランケット層によって保護されることに留意されたい。
【００２１】
図１に示される半導体基板１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び、他のＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体を含む、いずれかの従来の半導体材料を含む。半導体基板１２はまた、例えば、シリコン・オン・インシュレータ又はＳｉＧｅオン・インシュレータなどの層状半導体を含むものとすることができる。典型的には、半導体基板１２は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、シリコン・オン・インシュレータ、又はＳｉＧｅＣオン・インシュレータなどの、Ｓｉ含有半導体である。
【００２２】
パッド・スタック１４は、底部のパッド酸化物層と上部のパッド窒化物層とを含む少なくとも２つの材料層からなる。パッド・スタック１４の個々の層は、本発明の図面においては図示されない。パッド・スタック１４の厚さは、スタック内の材料層の数に応じて変わってもよい。典型的には、パッド酸化物及びパッド窒化物を含むパッド・スタック１４の全体の厚さは、約２０ｎｍから約５００ｎｍである。１つの例示的な実施形態においては、パッド酸化物は約５ｎｍから約１０ｎｍの厚さを有し、パッド窒化物は約１００ｎｍから約２００ｎｍの厚さを有する。
【００２３】
パッド・スタック１４は、例えば、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、蒸着、化学溶液堆積、又は原子層堆積といった、１つ又は複数の従来のブランケット堆積技術を用いて、半導体基板１２の表面に形成される。堆積プロセスに加えて、パッド・スタック１４の種々の材料層は、熱酸化又は熱窒化によって形成することができる。上述の技術の組み合わせを用いることもできる。
【００２４】
アレイ領域１００とアレイ周辺部領域１０２との両方において半導体基板１２上にパッド・スタック１４を形成した後で、次に、領域１００及び１０２におけるパッド・スタック１４上に酸化物ハードマスク（図示せず）が形成される。酸化物ハードマスクは、パッド・スタック１４の種々の材料層を形成するための上述の技術の１つを用いて形成される。酸化物ハードマスクの厚さは、これを形成するのに用いられる技術に応じて変わってもよい。酸化物ハードマスクの典型的な厚さは、約２０ｎｍから約４００ｎｍである。次に、レジスト材料の堆積及びリソグラフィによって、アレイ領域１００にトレンチ開口部を有するレジスト（図１にはそのいずれも図示されない）が形成される。リソグラフィ・ステップは、塗布されたレジストを所望のパターン（即ち、トレンチ・パターン）の放射線に露光させるステップと、露光されたレジストを従来の現像剤を用いて現像するステップとを含む。トレンチ開口部を有するレジストを形成した後で、パターンは、まず、反応性イオン・エッチング、イオンビーム・エッチング、プラズマ・エッチング、又はレーザ・アブレーションなどの異方性エッチング・プロセスを用いて、酸化物ハードマスクに転写される。レジストは、トレンチ・パターンが酸化物ハードマスクに転写された後で除去するか、又は、パターンをハードマスクからパッド・スタック１４に転写し、次いで半導体基板１２に転写する間は構造体上に残し、その後で上述のように除去することができる。このような後のレーザ・パターン転写ステップは、上述されたものと同じエッチング・プロセスを用いて実施することができる。半導体基板１２の上面から測定して約１μｍから約２μｍの深さを有する複数のトレンチ構造１８（図１にはそのうちの２つが示される）が、アレイ領域１００の半導体基板１２内に形成される。
【００２５】
アレイ領域１００にトレンチ構造１８が形成された後で、トレンチ構造１８を画定するのに用いられた酸化物ハードマスクは、それまでに除去されていない場合には、酸化物を選択的に除去してパッド・スタック１４の窒化物面で停止する従来の剥離プロセスを用いて除去される。
【００２６】
次に、イオン注入プロセスによって、セルのソース拡散部２０とセレクト・ゲート・チャネル２２とを形成することができる。これらの２つの注入が実施された後の構造体が図２に示される。図示されるように、ソース拡散部２０は、半導体基板１２内におけるトレンチ構造１８の底壁の外側周辺に形成され、セレクト・ゲート・チャネル２２は、半導体基板１２内における各々のトレンチ構造１８の側壁の外側周辺に形成される。
【００２７】
ソース拡散部２０及びセレクト・ゲート・チャネル２２の形成に用いられる注入の順序は、本発明にとって重要ではない。しかしながら、典型的には、ソース拡散部の注入は、セレクト・ゲート・チャネルの注入の前に行われる。
【００２８】
ソース拡散部２０は、ｎ型ドーパント原子（即ち、例えばＰ、Ｓｂ、又はＡｓといった元素周期表のＶＢ族の元素）、又は、ｐ型ドーパント原子（即ち、例えばＩｎ、Ｂ、又はＢＦ２といった元素周期表のＩＩＩＢ族の元素）を用いてドープすることができる。典型的には、ソース拡散部２０の形成にはｎ型ドーパントが用いられる。ソース拡散部２０の形成に用いられる注入エネルギーは、典型的には、約１０ｋｅＶから約４０ｋｅＶであり、高濃度ドープされたソース拡散部２０を形成するためには約１×１０１５原子／ｃｍ２から約５×１０１５原子／ｃｍ２のイオン線量（ドーズ量）が典型的に用いられる。必要に応じて、ソース拡散部２０の注入の際に、トレンチ構造１８の側壁を窒化物スペーサなどのマスキング層で保護してもよい。ソース拡散部２０のドーパント濃度は、セレクト・ゲート・チャネル２２のドーパント濃度より遥かに高いため、側壁を保護してソース注入によるチャネルの汚染を防止することが必要な場合がある。保護スペーサは、セレクト・ゲート・チャネル２２の注入の前に除去される。
【００２９】
セレクト・ゲート・チャネル２２は、ソース拡散部２０の極性とは反対の極性を有する。典型的には、セレクト・ゲート・チャネル２２は、ｐ型ドーパントでドープされる。セレクト・ゲート・チャネルの注入は、典型的には垂直入射から約５°から約１０°の傾斜角を利用する傾斜注入プロセス（angle implantation process）を用いて行われる。セレクト・ゲート・チャネル２２に必要なチャネルのドープ量は、後でトレンチ構造１８に形成されるゲート誘電体の厚さによって決まる。１０〜１５ｎｍのゲート誘電体に約０．３Ｖから約１．５Ｖの範囲のしきい電圧（Ｖｔ）を与えるために、典型的には、約１×１０１３原子／ｃｍ２から約１×１０１５原子／ｃｍ２のイオン線量が用いられる。
【００３０】
代替的に、アレイ・ドーピング・プロセスを用いてセレクト・ゲート・デバイスのＶｔを設定することもできる。典型的には、標準的なバルク論理技術においては、Ｐウェルを画定するために、通常、トリプル・ウェルが生成される。このようなウェルは、深い注入部（２５０ｋｅＶから３５０ｋｅＶ）と、中間の注入部（約１５０ｋｅＶ）と、浅い注入部（約５０ｋｅＶ）とで構成される。
【００３１】
注入プロセスの後、例えば、酸化、窒化、及び／又は酸窒化などの熱成長プロセスを用いて、トレンチ構造の各々の壁（例えば、底壁と側壁）に沿ってセレクト・ゲート誘電体２４が形成される。代替的に、ＣＶＤ又はＰＥＣＶＤなどの従来の堆積プロセスを用いることもできる。酸化物、窒化物、酸窒化物、又はそれらの多層で構成されるセレクト・ゲート誘電体２４は、典型的には、約３ｎｍから約１５ｎｍの厚さを有する。次いで、トレンチ構造１８の各々は、導電性材料２６によって充填され、半導体基板１２の表面のレベル、又は、例えば半導体基板１２の表面下約１０ｎｍから約２０ｎｍといった表面より僅かに下のレベルまで、くぼ（凹）まされる。セレクト・ゲート誘電体２４及び導電性材料２６を含む、結果として得られる構造は、例えば図３において示される。この図面では、参照符号２８を用いてトレンチ構造１８の各々に存在するセレクト・トランジスタを画定していることに留意されたい。セレクト・トランジスタ２８は、垂直セレクト・ゲート・チャネル２２と、セレクト・ゲート誘電体２４と、導電性材料２６とを含む。領域２０が、セレクト・トランジスタ２８のソースを形成し、（後に形成される）メモリ・トランジスタの拡散部の１つが、セレクト・トランジスタ２８のドレインを形成する。
【００３２】
導電性材料２６は、金属、金属合金、金属シリサイド、ドープされたポリシリコン、又は、多層を含むそれらの組み合わせを含む。導電性材料２６は、ソース拡散部２０と同一の極性でドープされたポリシリコンであることが好ましい。導電性材料２６は、セレクト・トランジスタ２８のゲートとして機能する。導電性材料２６は、従来の堆積プロセスを用いて形成される。ドープされたポリシリコンが導電性材料２６として用いられる場合には、その場（in situ）ドーピング堆積プロセスが用いられることが好ましい。導電性材料２６を凹ませることは、反応性イオン・エッチングなどの異方性エッチング・プロセスを用いて行われる。
【００３３】
セレクト・トランジスタ２８が処理されると、例えば、リソグラフィ及びエッチングによって基板１２内にトレンチを形成し、そのトレンチを酸化物などのトレンチ誘電体で充填することを含む当該技術分野で周知の従来プロセスを用いて、アレイ領域１００及びアレイ周辺部領域１０２にトレンチ分離領域３０が形成される。通常は、分離トレンチを形成するのに用いられるトレンチの深さは、セレクト・トランジスタ２８を含むトレンチ構造１８より浅いことに留意されたい。図面では、アレイ領域１００におけるトレンチ分離領域３０は、セレクト・トランジスタ２８を含む２つのセレクト・トレンチ構造を分離している。
【００３４】
トレンチ分離領域３０が形成された後、レジスト・マスク（図４では図示せず）の開口部を通したｐ型（Ｂ）などの一連の注入によって、アレイ・ウェル３４が生成される。図示される実施形態においては、アレイ・ウェル３４は、典型的にはＰウェルである。本発明のプロセスのこの時点で、アレイ・ウェル３４とは反対の導電性を持つ別のウェル領域３５を領域１０２に形成することができる。
【００３５】
次いで、別のマスク（同じく図示せず）を用いて、セレクト・トランジスタ２８を含むトレンチ構造１８の各々の下のソース拡散部２０同士を接続するＮ−バンド３６（又は代替的には、Ｐ−バンド）を注入する。Ｎ−バンド３６（又はＰ−バンド）は、典型的には、約１ＭｅＶのエネルギーと、約１×１０１３原子／ｃｍ２から約３×１０１３原子／ｃｍ２のイオン線量とを用いて形成される。
【００３６】
アレイ・ウェル３４は、トレンチ・セレクト・ゲート・デバイスのチャネルのドーピング（ドープ量）及びメモリ・ゲートのドーピングを設定するのに用いることもできるであろう。アレイ・ウェル３４は、アレイの外側にある（後に形成される）ｐ−拡散ガード・リング上に位置する（後に形成される）コンタクトを通してバイアスされる。Ｎ−バンド３６／ソース拡散部２０は、ｐ−拡散ガード・リングに隣接する（後に形成される）ｎ−拡散ガード・リング上に位置するコンタクトを通してバイアスされる。アレイ・ウェル３４は、ＳＯＮＯＳセル・デバイス要素をセットするのに必要な、本発明における唯一の付加的なウェル・マスクである。
【００３７】
他のＣＭＯＳウェル３５が（ＣＭＯＳ素子のためのチャネルのドーピングを設定するように）処理された後、アレイ領域１００を露出させアレイ周辺部領域１０２を保護するように、シリコン窒化物の保護層が堆積され、ノンクリティカル・ブロック・マスク（第３の独自のマスク）を用いてパターン形成される。次いで、酸化物−窒化物−酸化物（ＯＮＯ）誘電体スタックを含むメモリ・トランジスタのゲート誘電体３８が生成される。図５を参照されたい。ＯＮＯ誘電体スタック３８は、典型的には、約１．２ｎｍから約３ｎｍの厚さ、好ましくは約２ｎｍの厚さを有する底部トンネル酸化物と、約５ｎｍから約１５ｎｍの厚さ、好ましくは約７．５ｎｍの厚さを有する窒化物層と、約２．５ｎｍから約７．５ｎｍの厚さ、好ましくは約５ｎｍの厚さを有する上部酸化物とから構成される。底部トンネル酸化物は、ＣＶＤ又はＰＥＣＶＤといった従来の堆積プロセスを用いて形成することができ、又は熱酸化プロセスを用いることもできる。誘電体スタック３８の窒化物層は、典型的には、例えばＰＥＣＶＤ又は低圧化学気相堆積（ＬＰＣＶＤ）プロセスといった堆積プロセスによって形成される。上部酸化物は、典型的には、例えば、ＣＶＤ又はＰＥＣＶＤを含む堆積プロセスによって形成される。
【００３８】
次に、従来の堆積プロセスを用いて、アレイ領域１００におけるＯＮＯ誘電体スタックの上に、金属、金属合金、金属シリサイド、ポリシリコン、又はそれらの多層を含むゲート導体４０が形成され、パターン形成される。図５に示される構造体を参照されたい。ゲート導体４０は、図面において参照符号４２で表記されるメモリ・トランジスタのゲートであることに留意されたい。
【００３９】
メモリ・トランジスタのゲート導体４０が形成された状態で、露出したＯＮＯ３８及び保護窒化物の残りの領域をアレイ周辺部領域１０２から除去することが必要である。これは、ノンクリティカル・ブロック・マスクの塗布によって、又は、他の窒化物領域が存在しない場合にはマスクのない選択的エッチング・プロセスによって、達成することができる。マスク・プロセスが用いられる場合には、全てのＣＭＯＳ領域を開放して、湿式エッチング化学物質又は乾式エッチング化学物質が基板１２に対して選択的にＯＮＯ及び下の保護窒化物層を除去できるようにするレジスト・マスクが施される。次いでレジストが除去される。アレイ周辺部領域１０２がきれいになると、周知の標準的なプロセスを用いて、ＣＭＯＳ論理トランジスタのためのゲート誘電体が形成され、続いてゲート導体が堆積されパターン形成される。
【００４０】
必要に応じて、アレイ周辺部領域１０２のゲート導体４０及び論理ゲートの上に、誘電体キャップ（図示せず）を形成してもよい。次いで、堆積及びエッチングによって、ゲート導体の側壁に側壁スペーサ４４が形成される。これらのプロセスに続いて、典型的には、ＣＭＯＳ  ｎＦＥＴ及びｐＦＥＴの拡散部（延長部を含む）４６の生成を可能にする注入マスクに進む。ＳＯＮＯＳメモリ・トランジスタ４２は付随するＣＭＯＳより高い電圧下で動作するデバイスであることが多いため、メモリ・ゲートの拡散領域を別々にドープするために分離アレイ延長部マスクが必要となる場合があり、これはＣＭＯＳマスク一式に含める第４の独自の且つ最後のマスクとなる。
【００４１】
メモリ及びＣＭＯＳ拡散部が生成された後、続くプロセスは、例えば、層間誘電体４８を形成するステップと、層間誘電体４８にコンタクト開口部を設けるステップと、コンタクト開口部を例えばＷ又はＣｕなどの導電性材料５０で充填するステップとを含む、標準的なＣＭＯＳ論理プロセスに従う。開口部を導電性材料５０で充填する前に、従来のシリサイド化プロセスを用いて、露出した表面をシリサイド化することができる。図５においては、シリサイド領域は、参照符号５２で表記される。ゲート導体４０の上に誘電体キャップが存在しない実施形態においては、ゲート導体４０がポリシリコンからなる場合には、ゲート導体４０の上にシリサイドを形成することができる。
【００４２】
図５においては、参照符号５０ＢＬはビットライン・コンタクトを示し、参照符号５０ＳＧＣはセレクト・ゲート・コンタクトを示し、参照符号５０Ｗはウェル・コンタクトを示し、参照符号５０ＢはＮ−バンド（又はＰ−バンド）コンタクトを示すことに留意されたい。
【００４３】
このセルの１つの独自の特徴は、トレンチ・セレクト・ゲートが金属コンタクトに、例えば導電性材料５０に接することである。メモリ・ゲート・コンタクト５０は、ビットライン・コンタクト５０ＢＬと全く同じものであり、ビットライン・コンタクト５０ＢＬと同時に処理される。２つの金属配線Ｍ１レベル及びＭ２レベルが、図６に示されるように、ＳＯＮＯＳメモリ・アレイの生成を完了させるのに必要である。ここでは、メモリ・ゲートは第１の金属レベルに配線され、ビットラインは第２の金属レベルに配線される。結果として得られる構造体は、例えば図６に示される。Ｍ１レベル及びＭ２レベルは、当該技術分野で周知の従来プロセスを用いて形成される。図面においては、Ｖ１は、Ｍ２とＢＬコンタクト５０ＢＬの間の、導電体で充填されたビアを指す。参照符号５４は誘電性材料を示し、符号５６は導電性材料を指す。
【００４４】
ここで、本発明のメモリ・アレイにおける個々のメモリ・セルで行われる電気的動作を説明する。ＳＯＮＯＳセルの基本的なプログラミング動作は、ａ）書き込み「０」、ｂ）書き込み「１」／消去「０」、ｃ）読み出し「１」又は読み出し「０」、である。これらの動作は、上述の２−Ｔｒ  ＳＯＮＯＳメモリ・セルを表すセルＡ〜Ｄを含む、提案されるＳＯＮＯＳセル・アレイを示す概略図である図７を参照して、以下に説明される。
【００４５】
ａ）書き込み「０」：この動作においては、「０」をセルＡに書き込むことが求められる。セルＡに接続されたビットライン（ビットライン１）は−５Ｖでバイアスされ、そのセレクト・ゲート１の電圧は−５Ｖにされる。セレクト・トランジスタはオフ状態であり、従ってビットライン負荷を最小にする。セルＡのメモリ・ゲート（メモリ・ゲート・ライン１）の電圧は＋５Ｖにされ、アレイのＰウェルとＮバンド（ソース）は−５Ｖにバイアスされる。このような状態で、電子は、ビットライン拡散部とメモリ・ゲートとの間の高い電界によって駆動され、メモリ・セルのＯＮＯに捕捉（トラップ）される。電子がＯＮＯに注入されると、メモリ・デバイスのＶｔは大幅に増加し、読み出されるときの電流の流れを防止する。アレイ・ウェル（Ｐウェル）を−５Ｖにバイアスすることによって、（書き込み）禁止（inhibit）セルＤのＯＮＯにホールが捕捉されないようにすることに加えて、拡散部が順方向バイアスされないことが保証されることに留意されたい。禁止セル（Ｂ、Ｃ、及びＤ）はいずれも、ＯＮＯ誘電体におけるキャリアの捕捉及び／又は放出を最小化するように、即ちビットライン２は＋５Ｖで、メモリ・ゲート・ライン２は−５Ｖでバイアスされる。禁止セルＢ及びＣのビットライン及びメモリ・ゲートは、同一の電圧である（Ｂでは＋５Ｖ、Ｃでは−５Ｖ）ため、これらについては、ゲートとビットライン拡散部との間の電界が無視でき、ＯＮＯとの間の電荷キャリアの移動は起こらない。（セルＤに極性をバイアスすることによって、即ちビットライン２を＋５Ｖで、メモリ・ゲート・ライン２を−５Ｖでバイアスすることによって生じる）ビットライン拡散部内の大きな空乏領域の存在により、セルＤのメモリ・ゲートとビットライン拡散部との間の電界が小さくなるため、セルＤのＯＮＯは、捕捉電子の損失を無視することができる。さらに、Ｐウェルを−５Ｖでバイアスすることによって、セルＤのメモリ・トランジスタのソースとドレインとの間のシリコン表面が低いホール濃度を有し、セルＤのＯＮＯにホールが捕捉されないようにすることが保証される。
【００４６】
ｂ）書き込み「１」（又は、消去「０」）：セルＡに「１」を書き込むために、ＢＬは＋５Ｖでバイアスされ、セレクト・ゲートの電圧は再び−５Ｖにされ、ここでもセレクト・トランジスタはオフである。メモリ・ゲートの電圧は−５Ｖにされ、アレイのＰウェル及びＮバンド（ソース）は＋５Ｖにバイアスされる。選択されたセルがこのようなバイアス状態の場合には、メモリ・トランジスタのソースとドレインとの間の蓄積されたシリコン表面からＯＮＯ内へのホール注入が支配的である。全てのビットラインが＋５Ｖであるため、同じメモリ・ゲート・セレクト・ライン（例えば、メモリ・ゲート・ライン１）を共有する全てのセルは、書き込み「１」／消去動作を受ける。同じメモリ・ゲート・ライン上の全てのセルに「１」が書き込まれる／消去されると、所望のビット・パターンを生成するために、書き込み「０」が選択的に行われる。禁止セル（Ｃ及びＤ）のアレイのＰウェル及びメモリ・ゲート（メモリ・ゲート・ライン２）は＋５Ｖでバイアスされているため、メモリ・ゲートの下の半導体内に比較的小さいバンド曲がりが生じる。このことは、禁止セルの電界が弱すぎて電荷状態が変わらないことを保証する。
【００４７】
ｃ）読み出し：セルＡから「１」又は「０」を読み出すために、ＢＬはより低い電圧（例えば１．５Ｖ）でバイアスされ、セレクト・ゲートの電圧は＋５Ｖにされる。メモリ・ゲート、アレイ・ウェル、及びＮバンド（ソース）は、接地される。非アドレス（禁止）セルに関しては、ビットラインはフロート状態であり、及び／又は、セレクト・ゲートはゼロであり、従って、これらのセルは読み出し動作中はビットラインから分離される。微小なビットライン電流が検出された場合には、これは、メモリ・デバイスのＶｔが比較的高く、弱い導電のみが生じ、従って「０」（捕捉電子）がセルに書き込まれていることを意味する。比較的大きな電流が検出された場合には、これは、メモリ・デバイスのＶｔが（ＯＮＯ内の捕捉ホールのため）負であり、デバイスがオンであり、従って、「１」がセルに書き込まれていることを意味する（即ち空乏モードのプレーナ型メモリ・デバイス）。
【００４８】
第２の実施形態：半導体基板内に形成されたトレンチ構造内部にセレクト・ゲートとメモリ・ゲートの両方が配置される２−Ｔｒ  ＳＯＮＯＳ
【００４９】
本発明のこの第２の実施形態は、以下の利点をもたらす。（１）トレンチ構造のメモリ・ゲートは、ＣＭＯＳプロセスの前に生成し、ＣＭＯＳプロセスに完全に組み込むことができる。ＯＮＯ誘電体は、ＣＭＯＳプロセスの前に生成され、ＣＭＯＳデバイスを劣化させることなく最適化することができる。（２）トレンチ構造のメモリ・セレクト・ゲートは、従来技術のｅＤＲＡＭトレンチより構造的に浅く（最大で１μｍ〜２μｍ）、例えば、セレクト・ゲートの酸化、レジスト凹み形成プロセス、ＯＮＯ形成、及び１回のトレンチ・プロセス（充填、平坦化、及び凹み形成）といった簡単なプロセスを用いて形成することができる。（３）極めて小さなセル・サイズを達成することができる（０．０７μｍ２から０．０９μｍ２のオーダー）。
【００５０】
本発明の第２の実施形態は、図２に示される構造体を形成する際の上述のプロセス・ステップを用いることで開始する。この実施形態においては、アレイ領域１００のみが示される。次に、本発明の第１の実施形態に関して上述されたような熱成長プロセスを用いて、トレンチ構造１８の各々の壁（側壁及び底壁）に沿ってセレクト・ゲート誘電体２４が形成される。セレクト・ゲート誘電体２４は、上述の絶縁材料のうちの１つからなり、セレクト・ゲート誘電体２４の厚さは、第１の実施形態において説明された範囲内にある。セレクト・ゲート誘電体２４は、例えば、図８に示される。セレクト・ゲート誘電体２４を形成した後、トレンチ構造１８内にレジスト（図面には示さない）が形成され、このレジストは、トレンチ構造の上部１８ｕから（半導体基板１２の上面から概ね０．５μｍ下まで）凹まされ、トレンチ構造１８の各々の上部１８ｕにおいてセレクト・ゲート誘電体２４を露出させる。レジストは、従来の堆積プロセスを用いて形成され、凹ませるプロセスは、レジスト材料の所定の部分を選択的に除去する時限反応性イオン・エッチング・プロセスを含む。次に、凹まされたレジストがトレンチ構造１８の各々に存在する状態で、セレクト・ゲート誘電体２４がトレンチ構造１８の各々の上部１８ｕから除去され、トレンチ構造１８の裸の側壁（即ち半導体材料）を露出させる。セレクト・ゲート誘電体２４は、セレクト・ゲート誘電体２４を選択的に除去してトレンチの裸の側壁で停止する等方性乾式エッチングなどのエッチング・プロセスを用いて、トレンチ構造１８の各々の上部１８ｕから除去される。
【００５１】
トレンチ構造１８の各々の上部１８ｕからセレクト・ゲート誘電体２４を除去した後、凹まされたレジストは、エッチングによってトレンチ構造１８の各々から完全に除去され、その後、ＯＮＯ誘電体スタック３８がトレンチ内に形成され、例えば、図８に示される構造体を提供する。ＯＮＯ誘電体スタック３８は、第１の実施形態において上述されたように形成され、底部トンネル酸化物、中間窒化物層、及び上部酸化物で構成される。底部トンネル酸化物は、（各トレンチの上部においては）トレンチ構造１８の側壁の裸の表面に位置決めされ、各々のトレンチ構造１８の下部においてはセレクト・ゲート誘電体２４上に位置決めされる。
【００５２】
次に、図９に示されるように、トレンチ構造１８の各々は、本発明の第１の実施形態において上述されたような導電性材料２６で充填される。トレンチ構造１８の各々の中に形成される導電性材料２６は、Ｎ＋ドープされたポリシリコンなどのドープされたポリシリコンを含むことが好ましい。導電性材料２６は、その場堆積プロセスを含む堆積によって形成され、ＣＭＰなどの従来の平坦化プロセスが用いられる。この実施形態においては、導電性材料２６は、セレクト・トランジスタ２８及びその上に重なるメモリ・トランジスタ４０のゲート材料として用いられることに留意されたい。充填及び平坦化の後、隣接するトレンチ構造１８の上部を分離するように、少なくとも１つのトレンチ分離領域３０が構造体の中に形成される。トレンチ分離領域３０は、本発明の第１の実施形態において上述されたように形成される。トレンチ分離領域３０を形成した後、半導体基板１２の上に配置されたパッド・スタック１４は、パッド材料１４を選択的に除去する従来の剥離プロセスを用いて剥離される。
【００５３】
次に、図１０に示されるように、従来のイオン注入プロセスを用い、続いて従来の活性化アニールを用いて、トレンチ構造１８の各々に隣接して半導体基板１２内に拡散領域７０が形成される。拡散領域７０を形成した後、導電性材料５０で充填されたコンタクト開口部を有する層間誘電体４８が形成される。拡散領域７０の上の導電性材料は、ビットライン・コンタクトと呼ばれ、従って、その領域を指すのに参照符号５０ＢＬが用いられる。トレンチ構造１８の各々の上の導電性材料は、メモリ・セレクト・ゲート・コンタクト（即ちワードライン）と呼ばれ、従って、その領域を指すのに参照符号５０ＭＳＧが用いられる。次いで、標準的な相互接続技術を用いて、導電体で充填されたライン及びビアを含む付加的な導電性材料が形成される。図１０においては、参照符号７２は層間誘電体を指し、参照符号７４は導電性領域を指し、Ｍ１は第１の金属レベルを示すのに用いられ、Ｍ２は第２の金属レベルを示すのに用いられる。
【００５４】
幾つかの例においては、以下の技術を用いて、トレンチの底壁からセレクト・ゲート誘電体２４を除去することができる。トレンチにＯＮＯを形成した後、アレイをレジストによって被覆する。次いで、ＯＮＯとセレクト・ゲートとを反応性イオン・エッチングしてトレンチの底部を開口し、深いトレンチ・コンタクトにする。レジストを剥離した後、アレイと深いトレンチ・ソース・ライン・コンタクトとを同時に導電性材料２６で充填する。
【００５５】
図１０に示され、本発明の第２の実施形態によって説明された構造体は、ここでは、ｅ−トンネル１トレンチＳＯＮＯＳメモリ・セルと呼ばれる。この実施形態においては、メモリ・セレクト・ゲートはＤＴソース・ラインと平行に延び、ビットラインはＤＴソース・ライン及びメモリ・セレクト・ゲートと直角に延びることに留意されたい。本発明の第２の実施形態によって提供されるセルについての可能なセル・レイアウトは、例えば図１１に示される。セルＡ〜Ｃは、電気的動作に関して表示され、説明される。
【００５６】
ここで、アレイのメモリ・セルの各々で行われる電気的動作を説明する。基本的なプログラミング動作は、ａ）書き込み「０」、ｂ）書き込み「１」／消去、ｃ）読み出し「１」又は「０」、である。
【００５７】
ａ）書き込み「０」：図１１に示されるセルＡに「０」を書き込むために、ビットライン（ＢＬ）は−５Ｖでバイアスされ、メモリ・セレクト・ゲート（ＭＳＧ）の電圧は５Ｖにされ、アレイのＰウェルは−５Ｖにバイアスされる。このような状態で、電子は、メモリ・セルの反転層とメモリ・セレクト・ゲートとの間の高電界によって駆動され、トレンチのメモリ・セル部分のＯＮＯに捕捉される。ビットラインと深いトレンチ・ソース・ラインとがいずれも−５Ｖであるため、セレクト・トランジスタ及びメモリ・トランジスタのチャネルを通してごくわずかな電流しか存在しない。同じ電圧にされたＭＳＧを共有する禁止セル（セルＣ）は、ビットライン拡散部とメモリ・セレクト・ゲートとの間が低電界であるため、プログラムされないことになる。Ｐウェルが−５Ｖでバイアスされているため、セルＣからのビットライン電流は比較的小さい。メモリ・デバイスと直列のセレクト・トランジスタ（厚いゲート誘電体）の存在によって、高温電子（ホットエレクトロン）がセルＣに「０」を書き込むことが防止される。さらに、プログラム・セルとして同じビットラインを共有する禁止セル（セルＢ）は、そのメモリ・セレクト・ゲートが−５Ｖであるため、書き込まれないことになる。電子がＯＮＯに注入されると、メモリ・デバイスのしきい電圧は大幅に増加し、読み出されるときの電流を大幅に低減させるはずである。
【００５８】
ｂ）書き込み「１」（又は、消去「０」）：図１１に示されるセルＡに「１」を書き込むために、ＢＬ及び深いトレンチ・ソース・ラインは＋５Ｖでバイアスされる。メモリ・セレクト・ゲートは−５Ｖにバイアスされ、アレイのＰウェルは＋５Ｖにバイアスされる。選択されたセルがこのようなバイアス状態の場合には、ＯＮＯへのホール注入が支配的である一方、捕捉電子は、メモリ・ゲートとビットライン拡散部との間の高電界によって、メモリ・デバイスのビットライン拡散部に逆注入される。同じメモリ・ゲート・セレクト・ラインを共有する全てのセル（例えば、セルＣ、メモリ・ゲート・セレクト・ライン１）は、書き込み「１」／消去動作を受ける。同じメモリ・ゲート・ライン上の全てのセルに「１」が書き込まれる／消去されると、所望のビット・パターンを生成するために、書き込み「０」が選択的に行われる。禁止セルＢのＭＳＧ、ＢＬ、及び深いトレンチ・ソース・ラインが全て＋５Ｖであるため、禁止セルＢは、消去されず、チャネル電流も流れない。
【００５９】
ｃ）読み出し：図１１に示されるセルＡから「１」又は「０」を読み出すために、ＢＬはより低い電圧（例えば１．５Ｖ）でバイアスされ、メモリ・セレクト・ゲートの電圧は＋１．５Ｖにされる。アレイ・ウェル及び深いトレンチ・ソース・ラインは、接地される。電流が検出されない場合には、これは、メモリ・デバイスのしきい電圧が高過ぎてオンにされず、従って「０」がセルに書き込まれていることを意味する。電流が検出された場合には、これは、メモリ・デバイスのしきい電圧が低く（また、負である可能性が極めて高く）、デバイスがオンであり、従って、「１」がセルに書き込まれていることを意味する（即ち空乏モードのプレーナ型メモリ・デバイス）。近接する禁止セルは、ゲートがオンにされることを防ぐために、接地するか、又は、僅かに負にバイアスすることも可能である。
【００６０】
図１２は、高温電子注入メモリ・セルが形成される、本発明の第２の実施形態の代替的な実施形態を示す。代替的な実施形態は、セレクト・ゲート誘電体が用いられないことを除き、本発明の第２の実施形態について上述されたものと同一の基本的なプロセス・ステップを用いる。セレクト・ゲート誘電体の使用に代えて、ＯＮＯ誘電体スタック３８が、トレンチ構造の各々の内部に直接形成され、プロセスは、上記の図８〜図１０において説明されたように進行する。ＯＮＯ誘電体スタック３８は、両方のトランジスタ・デバイスのためのゲート絶縁体として用いられることに留意されたい。
【００６１】
図１２に示される構造体は、ここでは、高温電子注入型１トレンチＳＯＮＯＳメモリ・セルと呼ばれる。この実施形態においては、ビットラインは深いトレンチ・ソース・ラインと平行に延び、ＭＳＧは深いトレンチ・ソース・ライン及びビットラインと直角に延びることに留意されたい。さらに、セルは、メモリ・デバイス及びセレクト・デバイスとしての２つの目的を果たす単一の垂直メモリＭＯＳＦＥＴ（ＯＮＯ）をトレンチ内に含む。本発明の第２の実施形態によって提供されるセルについての可能なセル・レイアウトは、例えば図１３に示される。図面においては、セルＡ〜Ｃは、以下に説明される電気的動作に関して表示され、説明される。
【００６２】
ここで、アレイのメモリ・セルの各々で行われる電気的動作を説明する。基本的なプログラミング動作は、ａ）書き込み「０」、ｂ）書き込み「１」／消去、ｃ）読み出し「１」又は「０」、である。
【００６３】
ａ）書き込み「０」：図１３に示されるセルＡに「０」を書き込むために、ビットライン（ＢＬ）は＋５Ｖでバイアスされ、深いトレンチ・ソース・ラインは接地にバイアスされる。メモリ・セレクト・ゲートの電圧は＋５Ｖに（又はそれより高く）され、アレイのＰウェルは０Ｖにバイアスされる。このような状態で、高温電子の注入が行われ、電子はメモリ・セルのＯＮＯ内に急速に捕捉される。ここでも、同じ電圧にされたＭＳＧを共有する禁止セル（セルＢ）は、それらのビットラインがゼロであるため、プログラムされない。Ｖｄｓ＝０であるため、セルＢのチャネル電流はゼロである。プログラム・セルとして共通のビットラインを共有する禁止セル（セルＣ）は、それらのＭＳＧが０Ｖであるため、プログラムされない。電子がＯＮＯに注入されると、メモリ・デバイスのしきい電圧は、読み出されるときのチャネル電流を防止できるような値まで増大することになる。
【００６４】
ｂ）書き込み「１」（又は、消去「０」）：このモードについての消去条件は、第２の実施形態において説明された消去モードと同様である。「１」を書き込むために、ＢＬ及び深いトレンチ・ソース・ラインは＋５Ｖでバイアスされる。メモリ・セレクト・ゲートは−５Ｖにバイアスされ、アレイのＰウェルは＋５Ｖにバイアスされる。選択されたセルがこのようなバイアス状態の場合には、ＯＮＯへのホール注入が支配的である一方、捕捉電子は、メモリ・ゲートとビットライン拡散部との間の高電界によって、メモリ・デバイスのビットライン拡散部に逆注入される。同じメモリ・ゲート・セレクト・ラインを共有する全てのセル（例えば、セルＢ、メモリ・セレクト・ライン１）は、書き込み「１」／消去動作を受ける。同じメモリ・ゲート・ライン上の全てのセルに「１」が書き込まれる／消去されると、所望のビット・パターンを生成するために、書き込み「０」が選択的に行われる。同じビットライン上の禁止セル（セルＣ）は、ＭＳＧが＋５Ｖであるため、消去されない。
【００６５】
ｃ）読み出し：「１」又は「０」を読み出すために、ビットラインはより低い電圧（例えば１．５Ｖ）でバイアスされ、メモリ・セレクト・ゲートの電圧は＋１．５Ｖにされる。アレイ・ウェル及び深いトレンチ・ソース・ラインは、接地される。電流が検出されない場合には、これは、メモリ・デバイスのしきい電圧が高過ぎてオンにされず、従って「０」がセルに書き込まれていることを意味する。電流が検出された場合には、これは、メモリ・デバイスのしきい電圧が低く（また、負である可能性が極めて高く）、デバイスがオンであり、従って、「１」がセルに書き込まれていることを意味する（即ち空乏モードのメモリ・デバイス）。近接する禁止セルのメモリ・セレクト・ゲートは、ゲートがオンにされることを防ぐために、僅かに負にすることができる。
【００６６】
本発明は、その好ましい実施形態に関して具体的に示され、説明されたが、当業者であれば、本発明の趣旨及び範囲を逸脱することなく、形態及び細部における上記の又は他の変更が可能であることが分かるであろう。従って、本発明は、説明され図示されたどおりの形態及び細部に限定されるものではなく、特許請求の範囲内にあることが意図されている。
【図面の簡単な説明】
【００６７】
【図１】本発明の２−Ｔｒ  ＳＯＮＯＳメモリ・セルを製造するために、本発明の第１の実施形態において用いられる基本的なプロセス・ステップを示す図（断面図）である。第１の実施形態においては、セレクト・ゲートはトレンチ構造内部に配置され、メモリ・ゲートは、該トレンチを含む半導体基板の表面に配置される。
【図２】本発明の２−Ｔｒ  ＳＯＮＯＳメモリ・セルを製造するために本発明の第１の実施形態において用いられる基本的なプロセス・ステップを示す図（断面図）である。第１の実施形態においては、セレクト・ゲートはトレンチ構造内部に配置され、メモリ・ゲートは、該トレンチを含む半導体基板の表面に配置される。
【図３】本発明の２−Ｔｒ  ＳＯＮＯＳメモリ・セルを製造するために本発明の第１の実施形態において用いられる基本的なプロセス・ステップを示す図（断面図）である。第１の実施形態においては、セレクト・ゲートはトレンチ構造内部に配置され、メモリ・ゲートは、該トレンチを含む半導体基板の表面に配置される。
【図４】本発明の２−Ｔｒ  ＳＯＮＯＳメモリ・セルを製造するために本発明の第１の実施形態において用いられる基本的なプロセス・ステップを示す図（断面図）である。第１の実施形態においては、セレクト・ゲートはトレンチ構造内部に配置され、メモリ・ゲートは、該トレンチを含む半導体基板の表面に配置される。
【図５】本発明の２−Ｔｒ  ＳＯＮＯＳメモリ・セルを製造するために本発明の第１の実施形態において用いられる基本的なプロセス・ステップを示す図（断面図）である。第１の実施形態においては、セレクト・ゲートはトレンチ構造内部に配置され、メモリ・ゲートは、該トレンチを含む半導体基板の表面に配置される。
【図６】本発明の２−Ｔｒ  ＳＯＮＯＳメモリ・セルを製造するために本発明の第１の実施形態において用いられる基本的なプロセス・ステップを示す図（断面図）である。第１の実施形態においては、セレクト・ゲートはトレンチ構造内部に配置され、メモリ・ゲートは、該トレンチを含む半導体基板の表面に配置される。
【図７】図１〜図６に示されるプロセス・ステップによって得られる本発明の２−Ｔｒ  ＳＯＮＯＳセルで各々が構成されたセルＡ〜Ｄを含む提案されるセル・アレイを示す概略図である。
【図８】本発明の２−Ｔｒ  ＳＯＮＯＳメモリ・セルを製造するために本発明の第２の実施形態において用いられる基本的なプロセス・ステップを示す図（断面図）である。第２の実施形態においては、セレクト・ゲートとメモリ・ゲートはいずれも、半導体基板内に形成されたトレンチ構造内部に配置される。
【図９】本発明の２−Ｔｒ  ＳＯＮＯＳメモリ・セルを製造するために本発明の第２の実施形態において用いられる基本的なプロセス・ステップを示す図（断面図）である。第２の実施形態においては、セレクト・ゲートとメモリ・ゲートはいずれも、半導体基板内に形成されたトレンチ構造内部に配置される。
【図１０】本発明の２−Ｔｒ  ＳＯＮＯＳメモリ・セルを製造するために本発明の第２の実施形態において用いられる基本的なプロセス・ステップを示す図（断面図）である。第２の実施形態においては、セレクト・ゲートとメモリ・ゲートはいずれも、半導体基板内に形成されたトレンチ構造内部に配置される。
【図１１】図１０に示される本発明の２−Ｔｒ  ＳＯＮＯＳメモリ・セルを含むセル・アレイ・レイアウト（上から見た図）である。
【図１２】本発明の第２の実施形態を用いて形成することができる代替的な２−Ｔｒ  ＳＯＮＯＳメモリ・セルを示す図（断面図）である。
【図１３】図１２に示される本発明の２−Ｔｒ  ＳＯＮＯＳメモリ・セルを含むセル・レイアウト（上から見た図）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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