(57)【要約】プログラム可能なリードオンリメモリは、半可溶接合メモリセルのマトリックスを含み、各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有する半可溶接合を含み、プログラム可能なリードオンリメモリは、少なくとも１つの選択されたビットラインに電流を印加するためのビットライン電圧供給切り換え回路と、ワードラインを選択するためのワードラインアドレスデコーダと、選択されたワードラインおよびビットラインの交点によって識別された前記半可溶接合メモリセルにおける前記半可溶接合を溶断するためのプログラム制御論理回路と、をさらに含み、プログラムされたまたはプログラムされていないリードオンリメモリをテストする方法が開示される。
2008509506.tif 000002
【特許請求の範囲】
【請求項１】
半可溶接合メモリセルのマトリックスを具備し、各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有する半可溶接合を含み、
少なくとも１つの選択されたビットラインに電流を印加するためのビットライン電圧供給切り換え回路と、
ワードラインを選択するためのワードラインアドレスデコーダと、
選択されたワードラインおよびビットラインの交点によって識別された前記半可溶接合メモリセルにおける前記半可溶接合を溶断するためのプログラム制御論理回路と、
をさらに具備するプログラム可能なリードオンリメモリ。
【請求項２】
前記ビットラインに接続されたセンスアンプ回路と、
前記センスアンプ回路が前記ワードラインアドレスデコーダによってアドレス指定された前記半可溶接合メモリセルにおける前記半可溶接合の状態を読み出すことを可能とするための読み出し制御論理回路と、
をさらに含む請求項１に記載のプログラム可能なリードオンリメモリ。
【請求項３】
前記半可溶接合は薄膜トランジスタである請求項１に記載のプログラム可能なリードオンリメモリ。
【請求項４】
前記薄膜トランジスタはシリコンクロミウムを含む請求項３に記載のプログラム可能なリードオンリメモリ。
【請求項５】
前記半可溶接合メモリセルの各々は、ビットラインとワードラインとの間に接続された半可溶接合と選択スイッチとを含む請求項３に記載のプログラム可能なリードオンリメモリ。
【請求項６】
前記選択スイッチは半導体スイッチを含む請求項１に記載のプログラム可能なリードオンリメモリ。
【請求項７】
前記センスアンプ回路は複数のセンス回路を含み、
各センス回路は、基準セルと、対応付けられた半可溶接合メモリセルからのメモリ電流および前記基準セルからの基準電流に応答して前記メモリ電流と前記基準電流との相対値を表わす論理出力を供給する比較回路と、を含む請求項２に記載のプログラム可能なリードオンリメモリ。
【請求項８】
前記比較回路は、
前記メモリ電流をミラー化するためのカレントミラーと、
前記ミラー化されたメモリ電流および前記基準電流に応答して前記メモリ電流と前記基準電流との相対値を表わす論理出力を供給する検出回路と、
を含む請求項７に記載のプログラム可能なリードオンリメモリ。
【請求項９】
前記検出回路は、
前記ミラー化されたメモリ電流と前記基準電流とを合計するためのセンスノードと、
前記センスノードに応答して前記メモリ電流と前記基準電流との相対値を表わす論理出力を供給するインバータと、
を含む請求項８に記載のプログラム可能なリードオンリメモリ。
【請求項１０】
前記比較回路は、前記半可溶接合メモリセルおよび前記カレントミラーの一端に接続された１つの入力と、前記基準セルおよび前記カレントミラーの他端に接続された他の入力と、を有する差動アンプを含む請求項８に記載のプログラム可能なリードオンリメモリ。
【請求項１１】
前記センスアンプ回路は複数のセンス回路を含み、
各センス回路は、基準セルと、対応付けられた半可溶接合メモリセルからのメモリ電流および前記基準セルからの基準電流に応答する比較回路と、を含み、
前記基準セルは前記半可溶接合メモリセルの選択スイッチに整合された選択スイッチおよび基準インピーダンスを含む請求項５に記載のプログラム可能なリードオンリメモリ。
【請求項１２】
前記基準インピーダンスは前記損傷していないインピーダンスと前記溶断したインピーダンスとの間のデフォルトインピーダンスを含む請求項１１に記載のプログラム可能なリードオンリメモリ。
【請求項１３】
前記基準インピーダンスは前記デフォルトインピーダンスと前記損傷していないインピーダンスとの間の低マージンのインピーダンスを含む請求項１２に記載のプログラム可能なリードオンリメモリ。
【請求項１４】
前記基準インピーダンスは前記デフォルトインピーダンスと前記溶断したインピーダンスとの間の高マージンのインピーダンスを含む請求項１２に記載のプログラム可能なリードオンリメモリ。
【請求項１５】
前記基準インピーダンスは前記損傷していないインピーダンスとゼロとの間の短絡マージンのインピーダンスを含む請求項１１に記載のプログラム可能なリードオンリメモリ。
【請求項１６】
前記半可溶接合はダイオード接合である請求項１に記載のプログラム可能なリードオンリメモリ。
【請求項１７】
半可溶接合メモリセルを有するプログラムされたプログラム可能なＲＯＭをマージンテストする方法であって、各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有する半可溶接合を含み、
半可溶接合メモリセルおよび基準セルに供給電圧を印加するステップと、
前記基準セルにおいて前記損傷していないインピーダンスと前記溶断したインピーダンスとの間のデフォルトインピーダンスを使用するステップと、
前記基準セルからの電流を前記半可溶接合メモリセルからの電流と比較するステップと、
前記半可溶接合メモリセルの前記半可溶接合が損傷していないかまたは溶断したかを判定するステップと、
を有する方法。
【請求項１８】
前記デフォルトインピーダンスと前記溶断したインピーダンスとの間の高マージンのインピーダンスを使用するステップと、
前記半可溶接合メモリセルの前記半可溶接合が所定の高マージン内で溶断したか否かを判定するステップと、
をさらに含む請求項１７に記載の方法。
【請求項１９】
前記デフォルトインピーダンスと前記損傷していないインピーダンスとの間の低マージンのインピーダンスを使用するステップと、
前記半可溶接合メモリセルの前記半可溶接合が所定の低マージン内で損傷していないか否かを判定するステップと、
をさらに含む請求項１７に記載の方法。
【請求項２０】
半可溶接合メモリセルを有するプログラムされていないＲＯＭをマージンテストする方法であって、各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有する半可溶接合を含み、
半可溶接合メモリセルおよび基準セルに供給電圧を印加するステップと、
前記基準セルにおいて前記損傷していないインピーダンスとゼロとの間の短絡インピーダンスを使用するステップと、
前記基準セルからの電流を前記半可溶接合メモリセルからの電流と比較するステップと、
前記半可溶接合メモリセルの前記半可溶接合が損傷していないかまたは短絡したかを判定するステップと、
を有する方法。
【請求項２１】
半可溶接合メモリセルを有するプログラムされたプログラム可能なＲＯＭをマージンテストする方法であって、各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有する半可溶接合を含み、
半可溶接合メモリセルおよび基準セルに供給電圧を印加するステップと、
前記基準セルにおいて前記損傷していないインピーダンスと前記溶断したインピーダンスとの間のデフォルトインピーダンスを使用するステップと、
前記基準セルからの電流を前記半可溶接合メモリセルからの電流と比較するステップと、
前記半可溶接合メモリセルの前記半可溶接合が損傷していないかまたは解放されているかを判定するステップと、
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラム可能なリードオンリメモリに関し、より詳しくは半可溶接合（semi-fusible link）メモリセルを用いた１回のみプログラム可能なリードオンリメモリ、および、プログラムされたおよびプログラムされていないメモリのマージンテスト方法に関する。
【背景技術】
【０００２】
ワンタイムプログラマブルメモリ（ＯＴＰ−メモリ）はリードオンリメモリ（ＲＯＭ）と呼ばれ、素子の製造後に一回プログラムすることが可能である（ワンタイムプログラマブルＲＯＭまたはＯＴＰ−ＲＯＭとも呼ばれる）。現在まで、メモリ素子として多くの技術を用いて実現されたＯＴＰ−ＲＯＭの例が存在する。例えば、以前に高インピーダンス経路が存在したところに低インピーダンス経路を形成するためにダイオードまたは酸化膜を破壊することによってデータを記憶することが可能である。また、ＥＰＲＯＭのための基礎である、フローティングゲートが電荷を保持してトランジスタの閾値電圧を変更するようなフローティングゲートトランジスタにデータを記憶することが可能である。ＯＴＰ−ＲＯＭを実現するために集積されたヒューズも用いられてきた。ヒューズを通して適切な電流を流すことによって、以前に低インピーダンス経路が存在したところに高インピーダンス経路を生成するためにヒューズを溶断することが可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
これらの技術は、プログラムするための比較的多い電流、および、例えば今日のサブミクロンＣＭＯＳ技術におけるブレークダウン電圧を超える、プログラムするための比較的高い電圧を含む不都合を有する。また、それらは集積回路上の周辺の層を破壊することがあり、比較的大きな領域を必要とし得るので、結果として低密度メモリとなる。例えば、発明の名称を“電気的にプログラム可能なリードオンリメモリセルの構造およびそのための冗長署名”とする米国特許第５，２０８，７８０号明細書はメモリ素子としてヒューズを用いるＯＴＰ−ＲＯＭを開示している。しかし、ヒューズをプログラムするために高電圧（１０Ｖ）を必要とし、ヒューズを溶断するために必要とされる大電流を供給するために、ＮＭＯＳを用いてヒューズを通して“スナップバック”または二次ブレークダウンに入る電流を流す。このスナップバック電流は比較的大きく、ＮＭＯＳ素子はスナップバックの間の破損を防止する大きさに作られなければならない。これは結果として本発明において必要とされるより大きいパストランジスタとなり、従って、領域の効率が低い。発明の名称を“ライトワンスリードオンリ記憶半導体メモリ”とする米国特許第３，６４１，５１６号明細書はメモリ素子として逆並列（back-to-back）ダイオードを用いて実現されたＯＴＰ−ＲＯＭを開示している。このメモリをプログラムするために、ダイオードの１つにブレークダウンを引き起こすためにメモリセルに電流または電圧が印加され、結果としてそのｐ−ｎ接合にまたがる金属−シリコンの合金の短絡となる。ｐ−ｎ接合をブレークダウンさせるために必要とされる電圧は典型的に８Ｖであり、現在のサブミクロンＭＯＳ工程に許容される電圧を上回る。発明の名称を“高い結合率の電気的にプログラム可能なＲＯＭ”とする米国特許第４，４２２，０９２号明細書はフローティングゲートＥＰＲＯＭに基づく。このアプローチの不都合は素子をプログラムするために必要とされる高電圧である。この例においてプログラムするためにドレインに１５Ｖ、ゲートに２５Ｖが必要とされる。これは標準的なサブミクロンＣＭＯＳ工程に許容される最大電圧を十分上回り、結果としてより高価な比較的特殊な工程となる。
【課題を解決するための手段】
【０００４】
従って、本発明の目的は、向上したプログラム可能なリードオンリメモリを提供することである。
本発明のさらなる目的は、半可溶接合メモリセルを用いた向上したプログラム可能なリードオンリメモリを提供することである。
本発明のさらなる目的は、従来のサブミクロン（ＣＭＯＳ）工程のためのブレークダウン範囲内のより低いプログラム電流および電圧を必要とする向上したプログラム可能なリードオンリメモリを提供することである。
本発明のさらなる目的は、ほんの少しの電流、少しの領域を必要とし、周辺の機能を破壊しない小さい薄膜半可溶接合およびスイッチを用いた向上したプログラム可能なリードオンリメモリを提供することである。
本発明のもう１つの目的は、プログラムされたおよびプログラムされていないそのような半可溶接合メモリの両方をマージンテストする方法を提供することである。
【０００５】
本発明は、より小さい、より低い、電圧および電流のＲＯＭが半可溶接合メモリセルのマトリックスを用いて実現可能である実装に起因し、各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有し、選択されたビットラインおよびワードラインによって識別された溶断される１つまたは複数のメモリセルを選択する半可溶接合を含む。また、本発明はプログラムされたおよびプログラムされていないそのようなメモリをマージンテストする方法を実現する。
【０００６】
本発明は半可溶接合メモリセルのマトリックスを含むプログラム可能なリードオンリメモリを特徴付け、各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有する半可溶接合を含む。少なくとも１つの選択されたビットラインに電流を印加するためのビットライン電圧供給切り換え回路と、ワードラインを選択するためのワードラインアドレスデコーダと、が存在する。選択されたワードラインおよびビットラインの交点によって識別された前記半可溶接合メモリセルにおける前記半可溶接合を溶断するためのプログラム制御論理回路が存在する。
【０００７】
好ましい実施形態において、前記ビットラインに接続されたセンスアンプ回路と、前記センスアンプ回路が前記ワードラインアドレスデコーダによってアドレス指定された前記半可溶接合メモリセルにおける前記半可溶接合の状態を読み出すことを可能とするための読み出し制御論理回路と、が存在することが可能である。前記半可溶接合は薄膜トランジスタとすることが可能であり、それらはシリコンクロミウムで作られることが可能である。それらはダイオード接合のような半逆可溶接合（semi anti-fusible link）とすることが可能である。各半可溶接合メモリセルは、ビットラインとワードラインとの間に接続された半可溶接合と選択スイッチとを含むことが可能である。前記選択スイッチは半導体スイッチを含むことが可能である。前記センスアンプ回路は複数のセンス回路を含み、各センス回路は、基準セルと、対応付けられた半可溶接合メモリセルからのメモリ電流および前記基準セルからの基準電流に応答してそれらの電流の相対値を表わす論理出力を供給する比較回路と、を含むことが可能である。前記比較回路は、前記メモリ電流をミラー化するためのカレントミラーと、前記ミラー化されたメモリ電流および前記基準電流に応答して前記メモリ電流と前記基準電流との相対値を表わす論理出力を供給する検出回路と、を含むことが可能である。前記検出回路は、前記ミラー化されたメモリ電流と前記基準電流とを合計するためのセンスノードと、前記センスノードに応答して前記メモリ電流と前記基準電流との相対値を表わす論理出力を供給するインバータと、を含むことが可能である。前記比較回路は、前記半可溶接合メモリセルおよび前記カレントミラーの一端に接続された１つの入力と、前記基準セルおよび前記カレントミラーの他端に接続された他の入力と、を有する差動アンプを含むことが可能である。前記基準セルは前記半可溶接合メモリセルの選択スイッチおよび基準インピーダンスに整合された基準選択スイッチを含むことが可能である。前記基準インピーダンスは前記損傷していないインピーダンスと前記溶断したインピーダンスとの間のデフォルトインピーダンスを含むことが可能である。前記基準インピーダンスは前記デフォルトインピーダンスと前記損傷していないインピーダンスとの間の低マージンのインピーダンスを含むことが可能である。それは前記デフォルトインピーダンスと前記溶断したインピーダンスとの間の高マージンのインピーダンスを含むことが可能である。それは前記損傷していないインピーダンスとゼロとの間の短絡マージンのインピーダンスを含むことが可能である。
【０００８】
本発明は半可溶接合メモリセルを有するプログラムされたプログラム可能なＲＯＭをマージンテストする方法も特徴付ける。各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有する半可溶接合を含む。前記方法は、半可溶接合メモリセルおよび基準セルに供給電圧を印加するステップと、前記基準セルにおいて前記損傷していないインピーダンスと前記溶断したインピーダンスとの間のデフォルトインピーダンスを使用するステップと、を含む。前記基準セルからの電流は前記半可溶接合メモリセルからの電流と比較され、前記半可溶接合メモリセルの前記半可溶接合が損傷していないかまたは溶断したかについて判定が行われる。
【０００９】
好ましい実施形態において、前記方法は、前記デフォルトインピーダンスと前記溶断したインピーダンスとの間の高マージンのインピーダンスを使用するステップと、前記半可溶接合メモリセルの前記半可溶接合が所定の高マージン内で溶断したか否かを判定するステップと、をさらに含むことが可能である。本方法は、前記デフォルトインピーダンスと前記損傷していないインピーダンスとの間の低マージンのインピーダンスを使用するステップと、前記半可溶接合メモリセルの前記半可溶接合が所定の低マージン内でまだ損傷していないか否かを判定するステップと、をさらに含むことが可能である。
【００１０】
本発明は半可溶接合メモリセルを有するプログラムされていないプログラム可能なＲＯＭをマージンテストする方法も特徴付け、各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有する半可溶接合を含む。前記方法は、半可溶接合メモリセルおよび基準セルに供給電圧を印加するステップと、前記基準セルにおいて前記損傷していないインピーダンスとゼロとの間の短絡インピーダンスを使用するステップと、を含む。前記基準セルからの電流は前記半可溶接合メモリセルからの電流と比較され、前記半可溶接合メモリセルの前記半可溶接合が損傷していないかまたは短絡したかについて判定が行われる。
【００１１】
本発明は半可溶接合メモリセルを有するプログラムされたプログラム可能なＲＯＭをマージンテストする方法も特徴付ける。各半可溶接合メモリセルは損傷していないインピーダンスと溶断したインピーダンスとを有する半可溶接合を含む。供給電圧が半可溶接合メモリセルおよび基準セルに印加され、前記基準セルにおいて前記損傷していないインピーダンスと前記溶断したインピーダンスとの間のデフォルトインピーダンスが使用される。前記基準セルからの電流は前記半可溶接合メモリセルからの電流と比較され、前記半可溶接合メモリセルの前記半可溶接合が損傷していないかまたは解放されているかについて判定が行われる。
【００１２】
他の目的、特徴、効果は、以下の好ましい実施形態の説明および添付図面から当業者に見出される。
【発明を実施するための最良の形態】
【００１３】
本発明は、以下で説明される好ましい実施形態から離れて他の実施形態が可能であり、様々な方法で実施または実行することが可能である。従って、本発明はその適用において、以下の説明に記載されまたは図面に表わされた構成および要素の配置の詳細に限定されないことを理解すべきである。
【００１４】
半可溶接合は典型的に、損傷していない（intact）状態および溶断した（blown）状態を有する薄膜トランジスタであり、損傷していないとき第１の０でない抵抗値および溶断したとき第２のより高いが有限の抵抗値を有する接合を有する。これは接合を通して所定の電流を流すことによって遂行される。本発明は、例えばシリコンクロミウム（ＳｉＣｒ）から作られた薄膜半可溶接合がそれを通して２．６ｍＡ程度の少ないプログラム電流を流すことによって溶断するために十分小さく作り得ることを実現する。そのような半可溶接合は典型的に１．４ｋΩの損傷していない抵抗値および少なくとも２０ｋΩ、典型的に３０ｋΩの溶断した抵抗値を有する。大部分がポリシリコンで作られた集積されたヒューズを溶断するために現在必要とされるプログラム電流は、２００ｍＡより大きいまたは約２００ｍＡのおおよそ２つの種類の大きさであった。本発明によって可能とされるより低い電流は、結果として１回のみプログラム可能なリードオンリメモリの実現においてスイッチのようなより小さい回路となる。集積されたヒューズに対する本発明の半可溶接合メモリセルのさらなる効果は、損傷していない状態から溶断した状態への接合のプログラミングが集積回路上の周辺の機能および層を破壊しない点で良性または穏やかであることである。本発明において使用可能な半可溶接合は、２００２年６月１２日にJonathan Audyによって提出され、発明の名称を“半可溶接合システム”とする米国特許第６，２４６，２４３号明細書において開示され、および、２００４年２月１２日にDenis Doyleによって出願され、発明の名称を“多層集積回路のための半可溶接合システムおよびその製造方法”とする米国特許出願第１０／７７７，３３７号明細書において開示された半可溶接合であり、これらの両方はその全体を引用してここに組み込まれる。
【００１５】
図１には、上述した半可溶接合メモリセル１３のマトリックスアレイ１２を含む、本発明によるプログラム可能なリードオンリメモリ１０が表わされている。ビットライン電圧供給切り換え回路１４は電圧供給Ｖｓｕｐに接続されるビットライン１６を選択する。ワードラインアドレスデコーダ１８はバス２０上でＭビットアドレスを受信し、アクティブにされるワードライン２２を識別する。その選択されたワードラインは、ワードイネーブルライン２４において信号が現れるときアクティブにされる。その点において、アドレス指定され選択されたワードラインとアドレス指定され選択されたビットラインとの交点に存在する、ＰＲＯＭマトリックスアレイ１２における半可溶接合メモリセル１３の各々は、アクティブメモリセルとして識別される。
【００１６】
プログラミングモードにおいて、プログラム制御論理回路２６は、バス２８上のＮビットDATA IN信号に応答してビットライン１６のうちＶｓｕｐに接続されるものを識別する。イネーブル信号“PROG”がライン３０上に現れると、それらの選択されたビットラインは、それらの識別されたメモリセルにおける半可溶接合を溶断するために十分な電流でイネーブルされる。典型的に、損傷していないインピーダンスは例えば１．４ｋΩであり、溶断したインピーダンスは３０ｋΩである。低い損傷していない状態は典型的に論理０を表わし、一方、高い溶断したインピーダンスは論理１を表わすことが可能である。各ワードラインについてこれが行われ、かつＰＲＯＭマトリックスアレイ１２の全体がプログラムされた後、ＰＲＯＭマトリックスアレイ１２が再びプログラムされることを防止するためにマスタヒューズ３２を溶断することが可能である。
【００１７】
ＰＲＯＭ１２がプログラムされると、読み出されるメモリセルを識別するためにバス２０上のＭビットアドレスおよびバス２４上のワードイネーブル信号を単に印加し、そしてライン４０上にＮビットデータ出力を提供するために実際にセンスアンプ回路３４を読み出すため、読み出し制御論理回路３８にライン３６上でREAD信号を印加することによって、センスアンプ回路３４によって繰り返し読み出すことが可能である。
【００１８】
メモリセル１３のより詳細な単純化された図である図２は、例えばＮＭＯＳトランジスタ４３のような選択スイッチ４２、上述した薄膜トランジスタ４５のような半逆可溶接合（semi-antifusible link）４４またはダイオード４６を含む。ダイオードが半可溶接合として用いられるならば、接合の“溶断”はダイオード接合を横切る逆極性の例えば６ボルトのブレークダウン電圧を供給することによって実行される。従来のダイオード型メモリは逆可溶接合であり、すなわち、解放から短絡にプログラムされる。プログラム制御論理回路は、３入力のＮＡＮＤゲート４７を含むことが可能であり、DATA-IN信号、PROG信号、マスタヒューズイネーブル（MASTER-EN）信号が全てハイであるとき、出力はローまたはゼロである。これは、対応付けられたスイッチ、（図５の１４ａを参照）ビットライン電圧供給切り換え回路１４に含まれる複数のうち１つ、がビットラインをＶｓｕｐに接続することを引き起こす。これはプログラミング電流Ｉｐｒｏｇが、表わされているようにＰＭＯＳトランジスタ４９とすることが可能であるビットライン選択スイッチ１４ａ、そして半可溶接合４４および選択スイッチ４２を通して流れることを引き起こす。比較的少ない電流、例えば半可溶接合４４を溶断するのに十分な２．６ｍＡが必要とされる全てである。説明を通してトランジスタはＮＭＯＳおよびＰＭＯＳ型トランジスタとして表わされているが、ＣＭＯＳ、バイポーラ、または任意の他の適切な半導体素子とすることが可能である。
【００１９】
損傷していないか溶断したかに関するメモリセルにおける半可溶接合の状態は、複数のセンスアンプ５０（図３）を含むセンスアンプ回路を用いて検証することが可能であり、各センスアンプ５０は比較回路５２および基準セル５４を含むことが可能である。比較回路５２は、メモリセル１３からのメモリ電流を基準セル５４からの基準電流と比較する。メモリ電流が基準電流より高いならば、それは論理０を表わす典型的に１．４ｋΩのインピーダンスを有し、ヒューズがまだ損傷していないことを示す。基準電流がメモリ電流より高いならば、それは半可溶接合が溶断され、論理１を表わす例えば３０ｋΩの比較的高いインピーダンスを有することを示す。比較回路５２は、実際、差動アンプ６０、カレントミラー６２、センスノード６４、インバータ６６を含むことが可能である。特定の半可溶接合メモリ１３が識別されるとき、それを流れる電流は、入力電圧Ｖｂｉａｓによってそのベースがバイアスされる２つの半導体素子またはトランジスタ６８および７０を含む差動アンプ６０にビットライン１６上で供給される。半導体の一方である６８はビットライン１６に接続され、メモリ電流を受信し、他方である７０は基準セル５４に接続される。基準セル５４は、典型的に１．４ｋΩの損傷していないインピーダンスと典型的に３０ｋΩの溶断したインピーダンスとの間のどこかの値のデフォルトインピーダンスを含む。この場合において、そのインピーダンスは８ｋΩに選択される。基準セル５４は、特性がメモリセル１３におけるトランジスタ４２に整合するトランジスタである選択スイッチ７４も含む。選択スイッチ７４のゲートにおいて読み出しライン３６上の信号によってイネーブルされると、基準電流が差動アンプ６０の他の半導体７０を通して流れる。半導体７８および８０を含むカレントミラー６２は、ライン８２上のメモリ電流を、それがセンスノード６４において現れるようにミラー化する。センスノード６４においてそのミラー化されたメモリ電流が半導体７０から来るノード６４における基準電流より大きいならば、センスノード６４は正の供給レール（supply rail）Ｖｓｕｐに向かって引っ張られ、結果として論理０を表わすロー出力を生成するインバータ６６へのハイ入力となる。従って、半可溶接合４４が損傷していない、例えば１．４ｋΩの低インピーダンスであるとき、示される出力は論理０である。逆に、半可溶接合４４が溶断され、その抵抗値が例えば３０ｋΩより実質的に高いとき、センスノード６４におけるミラー化されたメモリ電流は基準電流より小さいので、センスノード６４はグランドレール（ground rail）‘agnd’に向かって引っ張られ、結果としてインバータ６６へのロー入力となり、従ってその出力は、半可溶接合が高インピーダンスまたは溶断した状態であることを示す論理１を表わすハイに駆動される。
【００２０】
ワンタイムプログラムされた半可溶接合メモリセルのためのマージンテストは、デフォルトインピーダンスに加えて１つまたは複数の追加のマージンテストインピーダンスを有する図４の基準セル５４ａを用いることによって遂行することが可能である。従って、基準セル５４ａは８ｋΩのデフォルトインピーダンス７２および選択スイッチ７４に加えて、低マージンのインピーダンス７２ａおよび選択スイッチ７４ａ、高マージン例えば２０ｋΩのインピーダンス７２ｂおよび選択スイッチ７４ｂ、および短絡マージン例えば０．７ｋΩのインピーダンス７２ｃおよび短絡マージンの選択スイッチ７４ｃを含むことが可能である。そして、半可溶接合は、検証過程において、８ｋΩのインピーダンス７２に対してより大きいかより小さいかを調べるためにテストすることが可能である。そして、低マージンを検証するために３ｋΩの基準抵抗器７２ａおよび／または高マージンを検証するために２０ｋΩの高マージンのインピーダンス７２ｂによって引き起こされる電流に対してテストすることが可能である。インピーダンス７２、７２ａ、７２ｂを用いたこれら３つのマージンテストは、その初期のプログラミングの後に、損傷していないか溶断したかに関する半可溶接合の状態を検証する。
【００２１】
しかし、ＰＲＯＭマトリックス１２がプログラムされずに出荷される場合において、半可溶接合の全てが損傷していない、かつある工程のエラーによって短絡または解放されていないことを保証するためにやはりテストされなければならない。ヒューズが短絡されていないことを保証する目的のために、損傷していないインピーダンス１．４ｋΩとゼロまたは短絡との間である短絡マージンの０．７ｋΩのインピーダンス７２ｃがメモリセルに記憶された値を読み出すために用いられる。ヒューズが解放されていないことを保証する目的のために、８ｋオームのデフォルトインピーダンスがメモリセルに記憶された値を読み出すために用いられる。この方法で短絡マージンおよびデフォルト基準抵抗値の両方を用いて、損傷していないインピーダンスが実際損傷していない、かつ短絡、解放、あるいは故障していないことを検証することが可能である。
【００２２】
単純な単一ページのＰＲＯＭにおいて使用される本発明がここまで表わされたが、これは本発明の必須の限定ではない。例えば、図５に表わされているように、本発明は、ＰＲＯＭマトリックスアレイ１２ａ、１２ｂ、１２ｃ、１２ｄを含む複数ページメモリにおいて用いることが可能であり、ＰＲＯＭマトリックスアレイ１２ａ、１２ｂ、１２ｃ、１２ｄの各々はビットライン電圧供給切り換え回路１４ａ、１４ｂ、１４ｃ、１４ｄによって使用可能にされ、ビットライン電圧供給切り換え回路１４ａ、１４ｂ、１４ｃ、１４ｄの各々は図１の実施形態におけるプログラム制御論理回路２６に予め存在していたマスタヒューズ３２ａ、３２ｂ、３２ｃ、３２ｄを含むことが可能である。また、ライン２０ｂ上のＭビットアドレスの一部を受信し、かつ選択された１つのページがアドレス指定されることを可能とする追加されたページアドレスデコーダ９０も存在する。また、ページアドレスデコーダ９０は、ＰＲＯＭ１２ａ〜ｄからの出力を正しく方向付けるためにビットライン切り換え回路９２、９４、９６、９８を制御する。
【００２３】
また、本発明は図６に表わされているように、損傷していないまたは溶断した半可溶接合の状態をテストまたは検証する方法にも適合する。最初のステップ１００は、選択された半可溶接合メモリセルおよび基準セルに電圧を印加する。次にステップ１０２は、高インピーダンス１０４、デフォルトインピーダンス１０６、低インピーダンス１０８、または短絡インピーダンス１１０であり得る基準セルのインピーダンスが使用される。これらの選択された１つは、ステップ１１２において、選択されたインピーダンスについての基準セルの電流とメモリセルの電流とを比較するために比較回路に接続される。高インピーダンスが選択されたならば、表示は高マージン１１４を用いて半可溶接合が溶断したか否かである。デフォルトインピーダンスが選択されたならば、表示は損傷していないかまたは溶断したか１１６である。低マージンのインピーダンスが選択されたならば、表示は低マージン１１８内で損傷していないか否かである。短絡インピーダンスが選択されたならば、表示は本当に損傷していないかまたはおそらく短絡しているか１２０である。本方法は、１回にそれらの任意の１つを選択するための手段とともに、これらの全ての選択肢：デフォルトマージン、低いマージン、高いマージン、短絡マージンのインピーダンスを具現化するものとして包括的に表わされているが、これは必須の限定ではなく、例えば、ただ１つが用いられるならば選択スイッチは必要とされない。
【００２４】
本発明において用いることが可能な１つの可溶接合システムは上述した米国特許出願第１０／７７７，３３７号明細書に開示され、図７の第１層の上に配置されるアクティブ回路１４４を含む多層集積回路１４２のための半可溶接合システム１４０を含む。層１４６は金属１層１４８を含む。システム１４０は、金属１層１４８と相互接続するために適合する金属２層１５４を有する第２層１５２の上に配置された半可溶接合素子１５０も含む。図７に表わされているように半可溶接合素子１５０を有する層１５２はアクティブ回路１４４を有する層１４６の上に配置されるが、アクティブ回路１４４を有する層１４６は半可溶接合素子１５０を有する層１５２の上に配置されることも可能であるので、これは限定ではない。導体１５６は、金属１層１４８と金属２層１５４との間に電気的相互接続を提供し、半可溶接合素子１５０とアクティブ回路１４４との間に電気的結合を可能とする。従って、半可溶接合素子１５０はアクティブ回路１４４の上に配置することが可能であり、かつ／または、アクティブ回路１４４は半可溶接合素子１５０の上に配置することが可能であり、これは半可溶接合システム１４０によって集積回路１４２の上に利用されるチップスペースの量の削減に導く。
【００２５】
（例えば、ＮＭＯＳトランジスタのようなトランジスタを含む）セレクタ回路１６０は図８Ａに表わされている構成においてアクティブ回路１４４および半可溶接合素子１５０に接続することが可能である。その代わりに、セレクタ回路１６０は図８Ｂに表わされているように半可溶接合素子１５０およびアクティブ回路１４４に結合することが可能である。
【００２６】
本発明において用いることが可能なもう１つの半可溶接合システムは上述した米国特許第６，２４６，２４３号明細書において開示され、図９の、Ｖ＋と半可溶接合Ｌ１との間に接続されたその電流回路を有するＰＮＰバイポーラトランジスタを用いたトランジスタＱ１を含むプログラミング回路２１０を含む。プログラミング回路２１０は、Ｑ１がターンオンするまでＱ１のベースをプルダウンすることによって動作し、その損傷していない状態からその溶断した状態へと変換を引き起こすＬ１を通してプログラミング電流ｉｐｒを伝達する活性化手段２１７を含む。好ましくは、そのベースが低く引っ張られるときＱ１が単にターンオンされることを保証するために、Ｑ１のベースとエミッタとの間に抵抗器Ｒ１が接続される。必要なプログラミング電流を供給するために、ＮＰＮおよびＦＥＴトランジスタを含む他の種類のトランジスタが代わりに用いられることも可能であることに留意すべきである。
【００２７】
電流源２１９および電流源２１９の出力をミラー化するトランジスタＱ２、Ｑ３、Ｑ４からなるカレントミラー。Ｑ３およびＱ４はそれぞれ実質的に等しい電流ｉｒｅｆおよびｉｄｅｔを生成する。基準電流ｉｒｅｆは、閾値抵抗器Ｒｔｈを介して帰還ラインにｉｒｅｆを伝達するダイオード接続されたトランジスタＱ５に接続される。検出電流ｉｄｅｔは、Ｑ５およびＱ６がカレントミラーを構成するようにＱ５のそれと共通に接続された制御入力を有する出力トランジスタＱ６の電流回路に接続され、Ｑ６は半可溶接合Ｌ１を介して帰還ラインにｉｄｅｔを伝達する。Ｑ６およびＱ４の接合は比較出力を構成し、そこから閾値検出器の出力（LOGIC OUTPUT（論理出力））が得られる。
【００２８】
Ｑ５／Ｑ６カレントミラーの利得は接合Ｌ１およびＲｔｈの抵抗値の比率とともに変化する。基準電流ｉｒｅｆはＲｔｈを横切る基準電圧を生成し、それはＬ１を横切る類似の電圧を生成する。Ｌ１の抵抗値がＲｔｈより小さいならば、Ｌ１における電流はＲｔｈにおける電流より大きく、その逆も同様である。Ｒｔｈは損傷していないＬ１の抵抗値よりその抵抗値が大きいが、溶断したＬ１の抵抗値より小さいように選択される。結果としてＬ１が損傷していないときＬ１における電流はＲｔｈにおける電流より大きいので、Ｑ６は全ての検出された電流ｉｄｅｔを引き込み、LOGIC OUTPUTをグランドに引き下げる。一方、Ｌ１が溶断したときその抵抗値は増加し、その電流はＲｔｈにおける電流より小さく低下するので、Ｑ６はｉｄｅｔより小さい電流を引き込み、LOGIC OUTPUTがＶ＋の近くに上昇する。従って、LOGIC OUTPUT値はＬ１の状態を示し、それは必要ならば（図示しない）追加の回路によって読み出すことが可能である。
【００２９】
本発明の特定の特徴がいくつかの図面に表わされ他に表わされていなくても、本発明による各々の特徴は他の特徴のいずれかまたは全てと組み合わせることが可能であるので、これは単に便宜のためである。ここで用いられる用語「含む」、「具備する」、「有する」は広く、かつ包括的に解釈されるべきであり、物理的な相互接続に限定されない。さらに本願において開示された実施形態が唯一可能な実施形態として考えるべきでない。
他の実施形態はこの技術分野の当業者に見出され、請求項の範囲内にある。
【図面の簡単な説明】
【００３０】
【図１】本発明による半可溶接合メモリセルを有するＰＲＯＭのブロック図である。
【図２】半可溶接合メモリセルのプログラミングを表わす図１のＲＯＭの一部のより詳細な図である。
【図３】図１のセンスアンプの一部のより詳細な図である。
【図４】マージンテストのための図１のセンスアンプのもう１つの実施形態の一部のより詳細な図である。
【図５】図１に類似の半可溶接合メモリセルを有する多段ＰＲＯＭのブロック図である。
【図６】本発明による半可溶接合の状態検証方法のフローチャートである。
【図７】本発明において用いることが可能な半可溶接合システムの一実施形態の図である。
【図８Ａ】図７に表わされた半可溶接合システムの典型的な回路図である。
【図８Ｂ】図７に表わされた半可溶接合システムの典型的な回路図である。
【図９】本発明において用いることが可能な半可溶接合システムのもう１つの実施形態の図である。
【符号の説明】
【００３１】
１０  プログラム可能なリードオンリメモリ
１２  マトリックスアレイ
１３  半可溶接合メモリセル
１４  ビットライン電圧供給切り換え回路
１６  ビットライン
１８  ワードラインアドレスデコーダ
２０  バス
２２  ワードライン
２４  ワードイネーブルライン
２６  プログラム制御論理回路
３０、３６、４０  ライン
３２  マスタヒューズ
３４  センスアンプ回路
３８  読み出し制御論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【国際調査報告】
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