【事件の表示】
　特許第２８７８６８９号「高耐圧半導体素子」の請求項１ないし７に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２８７８６８９号の請求項１ないし６に係る特許を維持する。
【理　由】
１．　経緯
　特許出願　　　　　　　　　　　　　昭和６３年　７月　４日
　特許設定登録（特許第２８７８６８９号）
　　　　　　　　　　　　　　　　　　平成１１年　１月２２日
　特許異議申立（申立人吉田春男）　　平成１１年１０月　５日
　取消理由通知　　　　　　　　　　　平成１２年　４月１８日
　特許異議意見書　　　　　　　　　　平成１２年　７月１７日
　訂正請求書　　　　　　　　　　　　平成１２年　７月１７日
　
２．　訂正請求について
２．１　訂正請求の概要及び新規性、実質変更について
　上記訂正請求は、ａ）請求項２を削除するとともに、請求項３以降を請求項２以降に番号を繰り上げし、ｂ）前記ａ）に伴い、（問題点を解決するための手段）の記載を訂正するものである。
　そして、該ａ）は、明らかに「特許請求の範囲の減縮」に該当し、ｂ）は「明りょうでない記載の釈明」に該当する。更に、ａ），ｂ）とも、設定登録された明細書または図面に記載した事項の範囲内であり、実質上特許請求の範囲を拡張し、又は変更するものではない。
２．２　訂正請求された特許に係る発明の独立特許要件について
２．２．１　訂正発明の要旨
　訂正請求された本件特許に係る発明は、上記訂正請求書の特許請求の範囲請求項１〜６に記載された次のとおりである。（以下、それぞれを訂正発明１〜６という。文頭の符号は便宜的に入れた。）
「【請求項１】（Ａ１）第１の単結晶半導体基板と第２の単結晶半導体基板とが厚さ２μｍ以上の絶縁膜を挟んで直接接着されて一体化された基板を用いて構成され、（Ｂ）前記第１の単結晶半導体基板は他の領域と素子分離された高抵抗の第１の半導体層を有し、（Ｃ）この第１の半導体層の表面に高不純物濃度で互いに導電型の異なる第２および第３の半導体層が互いに離れて形成され、（Ｄ）かつ前記第２の半導体層と前記第３の半導体層との間に逆バイアス電圧を印加したときに、前記第２および第３の半導体層のうち前記第１の半導体層と同導電型の半導体層下の前記第１の半導体層が完全空乏化することによって、（Ｅ）前記絶縁膜が前記逆バイアス電圧の一部を分担することを特徴とする高耐圧半導体素子。
【請求項２】（Ａ２）第１の単結晶半導体基板と第２の単結晶半導体基板とが絶縁膜を挟んで直接接着されて一体化された基板を用いて構成され、（Ｂ）前記第１の単結晶半導体基板は他の領域と素子分離された高抵抗の第１の半導体層を有し、（Ｃ）この第１の半導体層の表面に高不純物濃度で互いに導電型の異なる第２および第３の半導体層が互いに離れて形成され、（Ｇ）前記第１の半導体層と前記絶縁膜との界面にバッファ用半導体層が設けられ、（Ｄ）かつ前記第２の半導体層と前記第３の半導体層との間に逆バイアス電圧を印加したときに、前記第２および第３の半導体層のうち前記第１の半導体層と同導電型の半導体層下の前記第１の半導体層が完全空乏化することによって、（Ｅ）前記絶縁膜が前記逆バイアス電圧の一部を分担することを特徴とする高耐圧半導体素子。
【請求項３】（Ｈ）前記バッファ用半導体層は単位面積当たりの不純物総量が０．５〜２．０×１０１２／ｃｍ２であることを特徴とする請求項２に記載の高耐圧半導体素子。
【請求項４】（Ｉ）前記絶縁膜の厚さが２μｍ以上である請求項２に記載の高耐圧半導体素子。
【請求項５】（Ｊ）前記第２の半導体層に第１の電極を設け、（Ｋ）前記第３の半導体層に第２の電極を設け、（Ｌ）前記第１の電極と前記第２の電極との間をつなぐように高抵抗膜を配設したことを特徴とする請求項１または請求項２に記載の高耐圧半導体素子。
【請求項６】（Ｍ）前記第２の半導体層と前記第３の半導体層との間の前記第１の半導体層の表面に、前記第２または第３の半導体層に連続または近接して第１または第２導電型で低不純物濃度の第４の半導体層が形成されていることを特徴とする請求項１または請求項２に記載の高耐圧半導体素子。」
　
２．２．２　特許異議申立理由の概要及び取消理由の概要
　特許異議申立人吉田春男は、甲第１号証（ＰＥＳＣ’８８　ＲＥＣＯＲＤ　（ＡＰＲＩＬ　１９８８），　第１３２５頁〜第１３２９頁）、甲第２号証（ＩＥＤＭ８７（１９８７．１２）、第７５８頁〜第７６１頁）及び甲第３号証（ＩＥＤＭ７９（１９７９．１２）、第２３８頁〜第２４１頁）を提出し、請求項１〜７に係る発明は、甲第１号証、甲第２号証及び甲第３号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものであり、また、請求項１、３、５、７に係る発明は明細書及び図面の記載が特許法第３６条第３項及び第４項に規定する要件を満たしていないものであるから、取り消されるべきであると主張している。
　上記取消理由は、同趣旨である。
　
２．２．３　明細書及び図面の記載不備について
　異議申立人は請求項１、３（訂正後は２に相当）の「前記第２および第３の半導体層のうち前記第１の半導体層と同導電型の半導体層下の前記第１の半導体層が完全空乏化することによって、前記絶縁膜が前記逆バイアス電圧の一部を分担すること」について、明細書に記載がないと主張する。
　しかしながら、特許公報の第３頁第５欄第６行〜第２５行には、「（作用）
本発明の素子では，第２，第３の半導体層間に逆バイアス電圧を印加した時、第１の半導体層と第４の半導体層およびバッファ用半導体層に空乏層が伸びる。
第２の半導体層と第３の半導体層間に印加された電圧は縦方向および横方向に分担される。また基板電位は通常零電位であるので，このとき第２又は第３の半導体層直下の素子分離絶縁体膜にも印加電圧の一部がかかる。
印加電圧の一部を素子分離絶縁体膜に負担させると言い替えてもよい。
　そして、図１５の電界分布曲線では、ｎ−層の不純物総量が、０．０の場合も示されており、ｎ−層がない場合が示されている。
　従って、異議申立人主張する記載不備（即ち上記取消理由での記載不備）はない。
　
２．２．４　引用例記載の発明
　甲第１号証には、次のことが示されている。
「図２に、ＳＤＢを用いた誘電体分離基板の作成工程を示す。
１）まず、鏡面を持った高抵抗Ｎ形基板の一方の表面にＮ形の拡散層を形成する。そして、この表面に厚さ１μｍ以上の酸化膜を形成する。
２）この酸化された表面と高抵抗のＰ形基板の表面を直接接着する。
３）ラッピングによって、酸化膜上のＮ形基板の厚さを３０μｍにする。
４）シリコン島を分離するため、異方性エッチングによってＶ溝を形成する。Ｖ溝の側壁に高濃度の燐をドーピングし、そしてその表面を酸化する。」、
「図１に開発したＬＤＭＯＳの断面図を示す。高抵抗ＳＩＰＯＳ膜はドレインゲートポリシリコン間で電気的に接続され、抵抗性フィールドプレートとして作用する。」、
「しかしながら、高抵抗ＳＩＰＯＳ膜を備えた場合の耐圧は、Ｎ−ドリフト層のイオンドーズ量を２×１０１２ｃｍ−２にしても耐圧は低下しなかった。」。
　甲第２号証には、次のことが示されている。
「デバイスパラメータの依存性について一層の見識を得るため、耐圧特性の再結晶化シリコン層下の酸化膜厚依存性に関しても調べた。酸化膜厚を４μｍまで増加させると、その増加とともにドレイン耐圧が上昇するという結果を示した。これは、増加した間隔を介して電圧がドロップが発生することによって、任意のドレイン電圧における電界強度が低下したことによる。」
　甲第３号証には、次のことが示されている。
「エピタキシャル層（Ｆｉｇ．１　Ｎ−層）が厚さが臨界値より小さくなると、この減少した表面電界（Ｆｉｇ．１のＥｓ）は高電圧下でも臨界値（Ｆｉｇ．１のＥｃｒ）に達しない。それによって、表面でのブレイクダウンが取り除かれる。ダイオード（Ｆｉｇ．１　ｐ＋層とＮ＋層で構成されるダイオード）の耐圧を水平方向の接合（Ｆｉｇ．１　Ｎ−層とｐ−層の接合）で決まるようにすれば、理想的なバルクの耐圧（Ｆｉｇ．１のＥｂで決まる耐圧）を達成することができる（Ｆｉｇ．１ｃ）。しかしながら、エピタキシャル層が完全に空乏化することにより、新しい作用が現れる。Ｎ＋層の曲率によって電界強度が大きく増加する。非常に薄いエピタキシャル層では、Ｎ＋層の拡散端に発生する電界のピークがバルクの電界強度（Ｆｉｇ．１Ｅｂ）よりも強くなるという作用が顕著になる。
　Ｎ＋層の拡散端での耐圧値は、理想的なバルクの耐圧値よりも低くなる。２次元の数値計算では、Ｎｅｐｉ・ｄｅｐｉ＝１０１２／ｃｍ２の時に均等のとれた電界分布（Ｆｉｇ．１ｃに示された電界分布）が得られた。ここで、Ｎｅｐｉとｄｅｐｉはエピタキシャル層のドーピング濃度と厚さを示す。ここまで議論した構造に対して、エビタキシャル層の厚さに対して素子耐圧をプロットしたものを示す（Ｆｉｇ．２の結果）。」、
Ｆｉｇ．２の説明において、「エピタキシャル層の厚さを関数とした耐圧値。Ｉの部分は水平方向の接合（Ｆｉｇ．１　Ｎ−層とｐ−層の接合）でブレイクダウンが発生している。Ｉの部分ではＮ＋層の領域、そしてＩＩＩの部分ではｐ＋層の領域でブレイクダウンが発生している。」
　
２．２．５　対比・検討
２．２．５．１　訂正発明１について
  甲第１号証記載のものは、訂正発明１のＡＢＣに相当するものが示されるが、甲第１号証のＦｉｇ．１及び８、９を見ると、素子分離された領域は、第１の半導体層とは反対導電型の領域で包まれており、キャリアが供給されるので、空乏層は酸化膜に達しない構造であり、訂正発明のＤＥの構成は示されていない。
　甲第２号証のものは、半導体層下の酸化膜の厚さを厚くすることにより耐圧を向上させることが記載されているが、ｎ＋アノード層が酸化膜に接して形成されており、全ての電圧が酸化膜にかかる構造となっており、絶縁膜に逆バイアスの一部を分担させることは開示されていない。
　甲第３号証のものは、誘電体分離基板を用いたものではなく、ｎ層（本件発明の第１の半導体層に相当）の下地はｐ層である。この場合、ｎ−層の下地がｐ−層でありｐｎ接合が存在することになるので、高電位が印加されるｎ＋層下には空乏層が形成されるが、下地が絶縁膜の場合、ｐ＋層から空乏層は伸びるものの、ｎ＋層下には空乏層は形成されない。訂正発明１では、絶縁膜のさらに下に半導体層を設け、この半導体層を接地電位としているので、ｎ＋層下にも空乏層を形成することができる。即ち、絶縁膜の下に接地電位印加の半導体層が存在するから、絶縁膜から空乏層が伸びることになり、これにより完全空乏化を可能としているのである。このような構成は、甲第３号証には何ら開示されていないし、またそれを示唆する記載もない。
　従って、甲第１号証〜甲第３号証のものは、ＤＥの構成が示されておらず、訂正発明１は、該構成によって、逆バイアス印加電圧の一部を分離絶縁膜に負担させることができ、高耐圧にできるという明細書記載の顕著な効果を奏するので、訂正発明１が、甲第１号証〜甲第３号証記載の発明に基づいて当業者が容易に発明をすることができたものであるとすることはできない。
２．２．５．２　訂正発明２について
　訂正発明２は、構成Ａ２において、厚さの限定がないものの、構成Ｇを付加したものであり、上記２．２．５．１で検討したように、甲第１号証〜甲第３号証のものは、ＤＥの構成が示されていないから、訂正発明２が、甲第１号証〜甲第３号証記載の発明に基づいて当業者が容易に発明をすることができたものであるとすることはできない。
２．２．５．３　訂正発明３〜６について
　訂正発明３〜６は、訂正発明１または２を引用した発明であり、上記２．２．５．１及び２．２．５．２で検討したように、甲第１号証〜甲第３号証のものは、ＤＥの構成が示されていないから、訂正発明３〜６が、甲第１号証〜甲第３号証記載の発明に基づいて当業者が容易に発明をすることができたものであるとすることはできない。
２．２．６　独立特許要件のまとめ
　上記のように、訂正発明１〜６は、いずれも、特許出願の際に独立して特許を受けることができるものである。
２．３　訂正請求についてのまとめ
　従って、上記訂正請求は特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、平成１１年改正前の特許法第１２０条の４第３項で準用する平成６年法改正前の第１２６条第１項ただし書き、第２項及び第３項の規定に適合するので、当該訂正請求を認める。
　
３．特許異議申立についてのまとめ
　上述の独立特許要件で検討したように、特許異議申立の理由及び証拠によっては、訂正発明１〜６に係る特許を取り消すことはできない。
　又、他に訂正発明１〜６に係る特許を取り消すべき理由を発見しない。従って、本件訂正請求に係る発明についての特許は拒絶の査定をしなければならない特許出願に対してされたものと認めない。
　従って、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、訂正請求に係る特許請求の範囲請求項１〜６（訂正発明１〜６）を維持する。
　よって、上記結論とおり決定する。
【異議決定日】
平成１３年３月１２日（２００１．３．１２）
【訂正の要旨】
訂正事項
ａ）特許請求の範囲の減縮を目的として、請求項２を削除するとともに、明りょうでない記載の釈明を目的として、請求項３以降を請求項２以降に番号を繰り上げる。
ｂ）前記ａ）に伴い、明りょうでない記載の釈明を目的として、（問題点を解決するための手段）の記載を訂正するものである。
（５４）【発明の名称】
高耐圧半導体素子
（５７）【特許請求の範囲】
　【請求項１】
　第１の単結晶半導体基板と第２の単結晶半導体基板とが厚さ２μｍ以上の絶縁膜を挟んで直接接着されて一体化された基板を用いて構成され、前記第１の単結晶半導体基板は他の領域と素子分離された高抵抗の第１の半導体層を有し、この第１の半導体層の表面に高不純物濃度で互いに導電型の異なる第２および第３の半導体層が互いに離れて形成され、かつ前記第２の半導体層と前記第３の半導体層との間に逆バイアス電圧を印加したときに、前記第２および第３の半導体層のうち前記第１の半導体層と同導電型の半導体層下の前記第１の半導体層が完全空乏化することによって、前記絶縁膜が前記逆バイアス電圧の一部を分担することを特徴とする高耐圧半導体素子。
　【請求項２】
　第１の単結晶半導体基板と第２の単結晶半導体基板とが絶縁膜を挟んで直接接着されて一体化された基板を用いて構成され、前記第１の単結晶半導体基板は他の領域と素子分離された高抵抗の第１の半導体層を有し、この第１の半導体層の表面に高不純物濃度で互いに導電型の異なる第２および第３の半導体層が互いに離れて形成され、前記第１の半導体層と前記絶縁膜との界面にバッファ用半導体層が設けられ、かつ前記第２の半導体層と前記第３の半導体層との間に逆バイアス電圧を印加したときに、前記第２および第３の半導体層のうち前記第１の半導体層と同導電型の半導体層下の前記第１の半導体層が完全空乏化することによって、前記絶縁膜が前記逆バイアス電圧の一部を分担することを特徴とする高耐圧半導体素子。
　【請求項３】
　前記バッファ用半導体層は単位面積当たりの不純物総量が０．５〜２．０×１０１２／ｃｍ２であることを特徴とする
請求項２
　【請求項４】
　前記絶縁膜の厚さが２μｍ以上である
請求項２
　【請求項５】
　前記第２の半導体層に第１の電極を設け、前記第３の半導体層に第２の電極を設け、前記第１の電極と前記第２の電極との間をつなぐように高抵抗膜を配設したことを特徴とする
請求項１または２
　【請求項６】
　前記第２の半導体層と前記第３の半導体層との間の前記第１の半導体層の表面に、前記第２または第３の半導体層に連続または近接して第１または第２導電型で低不純物濃度の第４の半導体層が形成されていることを特徴とする
請求項１または２
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
　本発明は，誘電体分離を用いた高耐圧半導体素子に関する。
（従来の技術）
　高耐圧半導体素子を分離する有力な方法として，誘電体分離法がよく知られている。
　第２９図は，その様な誘電体分離を施した従来の高耐圧ダイオードの例である。７１はｐ＋型Ｓｉ基板であり，直接接着技術によってこれとｐ−型Ｓｉ基板を接着した基板ウェーハを用いている。７３は接着界面であり，７２はこの接着界面部の酸化膜である。この接着基板ウェーハのｐ−型基板側を接着界面７３に達する深さにエッチングして溝を掘ることにより島状のｐ−型層７４を形成し，溝の側面に酸化膜７５を形成して，この溝には多結晶シリコン膜７６を埋め込む。こうして酸化膜７２，７５により他の領域から分離された島状ｐ−型層７４の中央表面部にｎ＋型層７８，更にその周辺にｎ−型層７９を形成して，ダイオードが構成されている。ｐ−型層７４の周辺部にはアノード電極を取出すためのｐ＋型層８０が形成されている。また，大電流を流せるようにするために，島状ｐ−型層７４の周囲を取囲むように酸化膜７２，７５に沿ってｐ＋型層７７が設けられている。
　このダイオードは，アノード・カソード間に逆バイアスを印加した時，空乏層はｎ＋型層７８からｐ−型層７４側に伸びる。空乏層先端がｐ＋型層７７に達するまで逆バイアスを大きくすると，パンチスルーを生じる。従ってこのダイオードの耐圧を十分高いものとするためには，ｎ＋型層７８とｐ＋型層７７間の距離ｄを十分大きくとることが必要である。具体的に例えば，６００Ｖの耐圧を得るためには，およそｄ＝４５μｍが必要である。このようにｐ−型層７４の厚みを大きくすると，素子分離のための溝もそれだけ深くすることが必要になり，特に横方向の誘電体分離を行うことが困難になる。
（発明が解決しようとする課題）
　以上のように従来の誘電体分離構造の半導体素子では，十分な高耐圧化を図るためには空乏層が伸びる高抵抗半導体層を十分に厚くすることが必要となり，そうすると素子分離が技術的に難しくなる，という問題があった。
　本発明は，この様な問題を解決した，誘電体分離構造の高耐圧半導体素子を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
　本発明（請求項１）に係る高耐圧半導体素子は、第１の単結晶半導体基板と第２の単結晶半導体基板とが厚さ２μｍ以上の絶縁膜を挟んで直接接着されて一体化された基板を用いて構成され、前記第１の単結晶半導体基板は他の領域と素子分離された高抵抗の第１の半導体層を有し、この第１の半導体層の表面に高不純物濃度で互いに導電型の異なる第２および第３の半導体層が互いに離れて形成され、かつ前記第２の半導体層と前記第３の半導体層との間に逆バイアス電圧を印加したときに、前記第２および第３の半導体層のうち前記第１の半導体層と同導電型の半導体層下の前記第１の半導体層が完全空乏化することによって、前記絶縁膜が前記逆バイアス電圧の一部を分担することを特徴と
する。また
２
（作用）
　本発明の素子では，第２，第３の半導体層間に逆バイアス電圧を印加した時、第１の半導体層と第４の半導体層およびバッファ用半導体層に空乏層が伸びる。第４の半導体層およびバッファ用半導体層の単位面積当りの不純物総量を３×１０１２／ｃｍ２以下，好ましくは０．５〜２．０×１０１２／ｃｍ２となるように設定しておけば、これらの半導体層は完全に空乏化する。バッファ用半導体層が空乏化して空間電荷が生じることにより，この半導体層内に横方向に電位勾配ができるため，第２の半導体層と第３の半導体層間に印加された電圧は縦方向および横方向に分担される。また基板電位は通常零電位であるので，このとき第２又は第３の半導体層直下の素子分離絶縁体膜にも印加電圧の一部がかかる。従って第１の半導体層の厚み方向に印加電圧のほぼ全てがかかる従来構造の場合と異なり，第１の半導体層が薄い場合であっても，最大電界をアバランシェ・ブレークダウンが起こらない値に抑えることができる。
　このことは，印加電圧の一部を素子分離絶縁体膜に負担させると言い替えてもよい。高い電圧を印加した時にブレークダウンを防ぐには，素子分離絶縁体膜になるべく大きい電圧を分担させることが効果的である。第１の半導体層底部に設けるバッファ用半導体層の不純物総量が少な過ぎると，素子分離絶縁体膜にかかる電圧が小さく，十分な耐圧が得られない。印加電圧が同じでもバッファ用半導体層の不純物総量を大きくすると，素子分離絶縁体膜にかかる電圧が高くなる。ところが素子分離絶縁体膜にかかる電圧が大きければそれだけ絶縁体膜中での電界も大きくなり，境界での接合条件により絶縁体膜に近接した半導体層中でも電界が大きくなる。バッファ用半導体層は完全に空乏化することにより，絶縁体膜の直ぐ上に空間電荷を作り，この電界の大きさを半導体層中で速やかに減少させる働きをする。しかしバッファ用半導体層の不純物総量が多過ぎると，絶縁体膜に近接する部分で局所的に電界が非常に大きくなるため，この電界の減衰効果が追い付かず，アバランシェ・ブレークダウンが起き易くなり，耐圧が低くなる。以上のような観点から，バッファ用半導体層の不純物総量を，０．５〜２．０×１０１２／ｃｍ２の範囲に設定することが好ましい。
　また，バッファ用半導体層の不純物濃度を低いものとすることは，この部分の不純物の拡散により第１の半導体層厚みが実質的に薄くなるのを抑制する上で効果がある。更に，第２，第３の半導体層間に逆バイアス電圧を印加した時に第１の半導体層に伸びる空乏層がバッファ用半導体層に達した時に，これが高不純物濃度であるとそれ以上伸びられないが，低不純物濃度とすることにより空乏層広がりが大きいので耐圧は高くなる。
　なお第３の半導体層の内側又は第２半導体層の外側に設けられる低不純物濃度の第４の半導体層は，素子の表面でｐｎ接合面が曲率を持つことにより生じるエッジ・ブレークダウンを防止するためのガードリングとなる。また，第１の電極と第２の電極間，またはこれらの電極とゲート電極間に配設された高抵抗膜も，この部分を微小な電流が流れてほぼ一様な電位勾配を生じさせる結果，エッジ・ブレークダウンを防止する効果を発揮する。
　こうして本発明によれば，誘電体分離構造の素子の高耐圧化が図られ，また従来と同程度の耐圧でよい場合には第１の半導体層の厚みを薄くすることができ，素子分離が容易になる。
（実施例）
　第１図は，一実施例の高耐圧ダイオードである。１はＳｉ基板であり，この上に酸化膜２（第１の絶縁体膜）により基板１から分離され，酸化膜３（第２の絶縁体膜）により横方向に他の素子領域から分離された島状の高抵抗シリコン層４（第１の半導体層）が形成されている。下地の酸化膜２は，好ましくは２μｍ以上の厚さとする。高抵抗シリコン層４は，不純物濃度が十分に低いｐ−−型またはｎ−−型である。素子分離領域には多結晶シリコン膜５が埋め込まれている。高抵抗シリコン膜４の表面中央部にカソード領域となる高不純物濃度のｎ＋型層６（第２の半導体層）が形成されている。ｐ−型層４の周辺部には，アノード電極を取り出すための高不純物濃度のｐ＋型層７，８（第３の半導体層）が拡散形成されている。ｐ＋型層７の内側にはこれと連続的に，エッジ・ブレークダウンを防止するためのガードリングとなるｐ−型層９（第４の半導体層）が拡散形成されている。高抵抗シリコン層４の底部には酸化膜２に接して低不純物濃度のｎ−型層１０（バッファ用半導体層）が薄く形成されている。ｎ−型層１０およびｐ−型層９はその単位面積当たりの不純物総量がそれぞれ，０．５〜２．０×１０１２／ｃｍ２，０．１〜１．５×１０１２／ｃｍ２に設定されている。ｐ＋型層７には第１の電極１１が，ｎ＋型層６には第２の電極１２がそれぞれ形成されている。
　このダイオードを製造するには先ず，シリコン基板１と高抵抗シリコン層４に対応する高抵抗シリコン基板とを直接接着技術を用いて貼り合わせる。即ち２枚の基板を鏡面研磨しておき，その研磨面同士を清浄な雰囲気下で密着させ，所定の熱処理を加えることにより一体化する。この際，高抵抗シリコン基板の接着面には予めｎ−型層１０を形成しておき，また少なくとも一方の基板の接着面に予め酸化膜２を形成しておくことにより，図のように基板１と電気的に分離され，底部にｎ−型層１０が形成された高抵抗シリコン層４が得られる。次にフォトエッチングにより素子分離溝を形成し，島状に分離されたシリコン層４の側面にｐ＋型層８を拡散形成し，また酸化膜３を形成する。そして分離溝内に多結晶シリコン膜５を埋め込んだ後，ｎ＋型層６，ｐ−型層９およびｐ＋型層７を拡散形成し，電極１１，１２を形成する。
　このように構成されたダイオードにおいて，第１の電極１１と第２の電極１２間に逆バイアスを印加すると，まず素子表面周辺部のｐ＋型層７，ｐ−型層９から高抵抗シリコン層４内に空乏層が拡がり，やがて底部のｎ−型層１０内にもｐ＋型層８および酸化膜２との界面から空乏層が広がる。高抵抗シリコン層４の厚みおよびｎ−型層１０の不純物濃度が適当な値に設定されていれば，シリコン層４が完全空乏化してもその最大電界がアバランシェ・ブレークダウンを生じる値以下に収まる。そしてｎ−型層１０が空乏化すると，電極１１の電位が電極１２の直下までは伝わらなくなる。即ち空乏化したｎ−型層１０内に横方向に電位差が生じ，結局電極１１，１２間の電圧が高抵抗シリコン層４の厚み方向とｎ−型層１０の横方向に分担される。このことは換言すれば、素子の印加電圧の一部が分離用酸化膜２により有効に分担されるものと言える。またこのため，ｎ＋型層６の直下の酸化膜２に接したｎ−型層１０の部分には強い電界が生じるが，ｎ−型層１０の単位面積当りの不純物総量と酸化膜２の膜厚が適当に設定されていれば，アバランシェ・ブレークダウンを生じることはない。これによりこのダイオードは、シリコン層４がそれ程厚いものでなくても十分な高耐圧特性を示す。また高抵抗シリコン層４を薄くして、図のような誘電体分離構造の形成工程を容易にすることができる。
　以下に具体的なデータを示す。
　第１５図は，第１図の素子について，表面に垂直に通る中心線における電界の深さ方向の成分を数値計算で求めた結果である。これは，シリコン層４の厚みを２０μｍ，ｎ＋型層６の深さを８．７μｍとし，酸化膜２として厚さ３μｍのシリコン酸化膜を用いた場合であり，ｎ−型層１０の単位面積当りの不純物総量をパラメータとしている。印加電圧はいずれも５００Ｖである。この電界分布曲線の下側部分の面積が電圧になる。
　第１６図は，同じく第１図の素子について，酸化膜２の直ぐ上でブレークダウンが起きる電圧とｎ−型層１０の単位面積当りの不純物総量との関係を，酸化膜２の膜厚をパラメータとして数値計算で求めた結果である。第１５図の計算と同様，シリコン層４の厚さは２０μｍ，ｎ＋型層６の深さは８．７μｍとした。
　第１７図，酸化膜の厚さと耐圧の関係である。
　これらのデータから，シリコン層４の厚み２０μｍで耐圧４５０Ｖを得るには，酸化膜２の厚さを２μｍ以上とし，ｎ−型層１０の単位面積当りの不純物総量を０．５〜２．０×１０１２／ｃｍ２とすればよいことがわかる。
　第２図は、第１図の素子部の導電型を第１図とは逆にした例である。酸化膜２，３により分離された高抵抗シリコン層２１の表面中央部にｐ＋型層２２が形成され、周辺部にｎ＋型層２３，２４が形成され，その内側にｎ−型層２５が形成されている。ｎ＋型層２３には第１の電極２６が、ｐ＋型層２２には第２の電極２７がそれぞれ形成されてダイオードが構成されている。そして高抵抗シリコン層２１の底部の酸化膜２に接する部分にｐ−型層２８が形成されている。この実施例のダイオードも先の実施例と全く同様に高耐圧特性を示す。
　第３図は，他の誘導体分離構造の実施例のダイオードである。この実施例では多結晶シリコン層３１の表面部に酸化膜３２により分離された構造のｎ−−型またはｐ−−型の高抵抗シリコン層３３が形成され、このシリコン層３３の表面中央部にｎ＋型層３４が形成され、シリコン層３３の周辺部にｐ＋型層３５が形成され，このｐ＋型層３３の内側にｐ−型層３６が形成されてダイオードが構成されている。ｐ＋型層３５に第１の電極３８が，ｎ＋型層３４に第２の電極３８がそれぞれ形成されている。そしてシリコン層３３の底部および側部の酸化膜３２に接する部分にｎ−型層３７が形成されている。
　この実施例の場合も，ｎ−型層３７を設けたことにより，高耐圧化が図られる。
　第４図は，本発明をＭＯＳトランジスタに適用した実施例である。Ｓｉ基板４１に酸化膜４２，４３により分離された島状のｎ−−型高抵抗シリコン層４４（第１の半導体層）が形成され，分離領域の溝には多結晶シリコン膜５４が埋め込まれている。この素子分離構造は第１図のそれと同じである。高抵抗シリコン層４４の表面中央部にドレイン領域となるｎ＋型層４５（第２の半導体層）が形成され，周辺部にチャネル領域となるｐ型層４７（第３の半導体層）が形成され，このｐ型層４７内にソース領域となるｎ＋型層４８が形成されている。シリコン層４４の外周にはｐ＋型層５５が形成されている。ｐ型層４７の内側には近接してｐ−型層４６（第４の半導体層）が形成されている。周辺部のｎ＋型層４８およびｐ型層４７にはソース電極である第１の電極５２が，中央部のｎ＋型層４５にはドレイン電極である第２の電極５３がそれぞれ形成されている。ｎ＋型層４８とシリコン層４４の間のｐ型層４７表面部にゲート絶縁膜５０を介してゲート電極５１が形成されている。高抵抗シリコン層４４の底部の酸化膜４２と接する部分にｎ−型層４９（バッファ用半導体層）が形成されている。
　この実施例のＭＯＳトランジスタは，第２の電極５３に，第１の電極５２に対して正となるドレイン電圧を印加して動作させる。ゲート電圧が零または負でｐ型層４７にチャネルが形成されないオフ状態では，ｐ型層４７から伸びる空乏層は容易にｐ−型層４６に達する。即ちｐ−型層４６はｐ型層４７に直接接していないが，先の各実施例のガードリングと同様のガードリングとして働く。そしてドレイン・ソース間の電圧は空乏化したシリコン層４４，４６およびｎ−型層４９により縦方向と横方向に分担されるため，高耐圧特性が得られる。
　第５図は，本発明をｐチャネルＭＯＳトランジスタに適用した実施例である。第４図の実施例と同様の素子分離構造を持つｎ−−型高抵抗シリコン層４４（第１の半導体層）を用いている。このシリコン層４４の中央部にチャネル領域となるｎ型層５６（第２の半導体層）が形成され，このｎ型層５６内にソース領域となるｐ＋型層５７が形成されている。シリコン層４４の周辺部にはドレイン領域となるｐ＋型層５９，６０（第３の半導体層）が形成され，ｐ＋型層５９の内側に連続してｐ−型層５８（第４の半導体層）が形成されている。ｐ＋型層５７とｐ−型層５８間のシリコン層４４表面部にゲート絶縁膜５０を介してゲート電極５１が形成されている。ｐ＋型層５９にはドレイン電極である第１の電極６１が，ｎ型層５６およびｐ＋型層５７にはソース電極となる第２の電極６２がそれぞれ形成されている。高抵抗シリコン層４４の底部の酸化膜４２に接する領域に先の実施例と同様，ｎ−型層４９（バッファ用半導体層）が形成されている。
　この実施例のＭＯＳトランジスタにおいて，ソース電極である第２の電極６２にドレイン電極である第１の電極６１より高い電圧が印加された時，その電圧は，素子周辺部のｐ＋型層５９，６０からシリコン層４４内に伸びる空乏層および完全空乏化するｎ−型層４９により分担される。この結果この実施例でもやはり，高耐圧化が図られる。
　第６図は，第１図を僅かに変形した実施例であり，第１図の構造におけるｎ−型層１０と酸化膜２の界面に高抵抗膜７０（例えば，１０８Ω・ｃｍ以上）として例えば多結晶シリコン膜（ＳＩＰＯＳ）を配置している。第７図は同様に第２図の構造においてｐ−型層２８と酸化膜２の界面に高抵抗膜７０を配置したものである。
　この様な構成とすれば，基板１の電位の影響が低減される。即ち高抵抗膜に高電位側から低電位側に微小な電流が流れて電位勾配が形成され，外部電界がしゃ断できる。また酸化膜２と基板１と高抵抗膜７０がキャパシタを構成するため，酸化膜２に高電圧を分担させることができる。
　第８図は，第２図の実施例において横方向の素子分離をｐｎ接合分離構造とした実施例である。高抵抗シリコン層２１がｐ−−型層の場合，図示のように表面から酸化膜２に達する深さのｎ＋型層２４により横方向の素子分離が行われる。第１図その他の実施例についても，横方向の分離についてｐｎ接合分離とすることができ，その場合も本発明は有効である。
　第９図は，第１図の構造を基本とし，そのカソード部分を複数個に分割配置した実施例である。この構造は，素子面積が大きい場合に，カソード電流を均一に分散させる上で有効である。この実施例においても、第１図の実施例と同様、ｎ−型層１０を設けることにより高耐圧化が図られる。
　第１０図は，第４図の構造を若干変形して，ドレイン・ソース間にｐｎｐｎ構造を導入して導電変調型ＭＯＳＦＥＴを構成した実施例である。即ち，第４図のドレイン領域であるｎ＋型層４５の部分をｎ型層４５ａとその中に形成されたｐ＋型層４５ｂとから構成している。ｎ型層４５ａは必ずしも必要ではない。この実施例の素子でも先の実施例と同様，高耐圧化が図られる。
　第１１図は，第１０図の構造を僅かに変形し，ガードリングの働きをしているｐ−型層４６（第４の半導体層）の代わりに，ソース電極５２とドレイン電極５３間にこれらをつなぐ高抵抗膜８１，例えば多結晶シリコン膜（ＳＩＰＯＳ）を配置した実施例である。逆バイアスを印加した時，この高抵抗膜８１に微小電流が流れ，ソース電極５２とドレイン電極５３間に一様な電位勾配を作り出し，第１０図におけるｐ−型層４６と同様にエッジ・ブレークダウンを防ぐ働きをする。
　第１２図は，第１１図の実施例を更に変形した実施例であり，ゲート電極５１とドレイン電極５３の間に高抵抗膜８１ａを配置したものである。この実施例でも第１１図の実施例と同様の効果が得られる。
　なお，第１０図〜第１２図の実施例においては，ｎ型層４５ａを省略することができ，このようにしても十分高耐圧特性が得られる。
　第１３図は，第５図のＭＯＳＦＥＴを変形した導電変調型ＭＯＳＦＥＴの実施例である。この実施例では，シリコン層４４（第１の半導体層）の中央部に形成したｐ型層５６ａ（第２の半導体層）内にソース層となるｎ＋型層５７ａを形成し，周辺部にｎ型層５９ｂ（第３の半導体層）を形成してその中にｐ＋型ドレイン層５９ａを形成している。そしてドレイン電極６１とソース電極６２との間に高抵抗膜８１ｂを配設している。この実施例でも高抵抗膜８１ｂがエッジ・ブレークダウンを効果的に防止する働きをする。
　第１４図は，従来例である第２９図の構造を僅かに変形した実施例である。即ち第２９図におけるｐ＋型層７７に代って低不純物濃度のｐ型層７７ａ（バッファ用半導体層）を設けている。このように低不純物濃度のｐ型層７７ａを設ければ，第２９図の場合に比べてｐ型不純物の拡散が抑制され，実質的なシリコン層７４の厚みを大きく確保することができ，高耐圧特性が得られる。また，カソード・アノード間に逆バイアスが印加されて空乏層がｐ型層７７ａに達すると，それ以上空乏層は伸びられないが，第２９図のような高濃度層の場合に比べると僅かに空乏層がｐ型層７７ａ内にも伸びるため，第２９図の従来構造に比べて高耐圧化が図られることになる。
　第１８図は，第１図においてアノード電極１１とカソード電極１２との間を繋ぐ高抵抗膜８２，例えば多結晶シリコン膜（ＳＩＰＯＳ）を配置した実施例である。このようにすると，第１図よりも更に耐圧が高くなる。また高抵抗膜８２により上層を通る配線の影響が素子活性層に及ぶのを防ぐことができる。
　第１９図は，第１８図の素子部の導電型を第１８図とは逆にした実施例である。
　第２０図は，第４図の実施例において，ゲート電極５１とドレイン電極５３の間に高抵抗膜８５を配置した実施例である。この高抵抗膜８５により，第４図の実施例より更に耐圧が高くなり，また配線の影響も防ぐことができる。
　第２１図は第５図において，ゲート電極５１とドレイン電極６１との間に高抵抗膜８７を配置した実施例である。第２２図は第１０図においてソース電極５２とドレイン電極５３の間に高抵抗膜８５を配置した実施例である。第２３図は第１０図において，ソース電極５２とドレイン電極５３との間を高抵抗膜８１でつないだ実施例である。これらの実施例においても，高抵抗膜の存在により更に高耐圧化が図られる。
　第２４図は，従来例である第２９図において，ｐ−−型の半導体層８８の底部をｐ−型層８９として耐圧を高め，更にアノード電極１１とカソード電極１２との間に高抵抗膜８３を配置してより一層高耐圧化を図ったものである。
　第２５図は第１０図において，第１の半導体層とバッファ用半導体層の導電型を逆にし，ｐ−型層４６（第４の半導体層）の代わりにｎ型層４５ａ（第２の半導体層）の周辺にｎ−型層７９を設けてガードリングとした例であり，更に高耐圧化を図るためにソース電極５２とドレイン電極５３の間に高抵抗膜８１を配置したものである。第２６図は第２５図において高抵抗膜８１をソース電極５２に接触させず，ゲート電極５１とドレイン電極５３との間に配置したものである。第２７図は第１３図において，ｐ型層５６ａ（第２の半導体層）の周辺にガードリングとしてｐ−型層４６が設けられている例である。
　第２８図は，第１３図において，第１の半導体層とバッファ用半導体層の導電型を逆にし，ガードリングとしてｎ型層５９ｂの内側にｎ−型層２５（第４の半導体層）を設けた例である。
　以上の全ての実施例において，下地基板はシリコンと熱膨張係数の近い絶縁体であってもよい。
［発明の効果］
　以上述べたように本発明によれば，絶縁体膜で分離された十分に不純物濃度が低い高抵抗の第１の半導体層の表面に第１導電型の第２の半導体層を有し，その周囲に所定距離離れて第２導電型で低濃度の第３の半導体層を有する誘電体分離構造の半導体素子において，素子底部の絶縁体膜に隣接する部分に低不純物濃度のバッファ用半導体層を設けて，このバッファ用半導体層により素子の逆バイアス印加電圧の一部を分離絶縁膜に負担させることにより，第１の半導体層が薄いものであっても十分な高耐圧特性を得ることが可能になる。また第１の半導体層が薄くてもよい結果，誘電体分離構造の形成が容易になる。
【図面の簡単な説明】
　第１図は本発明の一実施例のダイオードを示す図，第２図は各部の導電型を逆にした他の実施例のダイオードを示す図，第３図は他の誘電体分離構造を用いた実施例のダイオードを示す図，第４図はｎチャネルＭＯＳトランジスタに適用した実施例を示す図，第５図はｐチャネルＭＯＳトランジスタに適用した実施例を示す図，第６図および第７図はそれぞれ第１図および第２図の実施例を変形した実施例を示す図，第８図は横方向素子分離をｐｎ接合分離とした実施例のダイオードを示す図，第９図は分割カソード構造の実施例のダイオードを示す図，第１０図は第４図を変形した実施例の導電変調型ＭＯＳＦＥＴを示す図，第１１図および第１２図は第１０図の構造を変形した実施例の導電変調型ＭＯＳＦＥＴを示す図，第１３図は第５図の構造を変形した実施例の導電変調型ＭＯＳＦＥＴを示す図，第１４図は更に他の実施例のダイオードを示す図，第１５図は第１図の素子の深さ方向の電界分布を示す図，第１６図および第１７図は第１図の素子でパラメータを変化させた時のブレークダウン電圧の変化を示す図，第１８図〜第２８図は更に他の実施例の素子構造を示す図，第２９図は従来例のダイオードを示す図である。
　１…基板，２…酸化膜（第１の素子分離絶縁体膜），３…酸化膜（第２の素子分離絶縁体膜），４…高抵抗シリコン層（第１の半導体層），５…多結晶シリコン膜，６…ｎ＋型層（第２の半導体層），７，８…ｐ＋型層（第３の半導体層），９…ｐ−型層（第４の半導体層），１０…ｎ−型層（バッファ用半導体層），１１…第１の電極（アノード電極），１２…第２の電極（カソード電極），２１…高抵抗シリコン層（第１の半導体層），２２…ｐ＋型層（第２の半導体層），２３，２４…ｎ＋型層（第３の半導体層），２５…ｎ−型層（第４の半導体層），２６…第１の電極（カソード電極），２７…第２の電極（アノード電極），２８…ｐ−型層（バッファ用半導体層），３１…多結晶シリコン層，３２…酸化膜，３３…高抵抗シリコン層（第１の半導体層），３４…ｎ＋型層（第２の半導体層），３５…ｐ＋型層（第３の半導体層），３６…ｐ−型層（第４の半導体層），３７…ｎ−型層（バッファ用半導体層），３８…第１の電極（アノード電極），３９…第２の電極（カソード電極），４１…基板，４２…酸化膜（第１の素子分離絶縁膜），４３…酸化膜（第２の素子分離絶縁体膜），４４…高抵抗シリコン層（第１の半導体層），４５…ｎ＋型層（第２の半導体層），４５ａ…ｎ型層（第２の半導体層），４５ｂ…ｐ＋型層，４６…ｐ−型層（第４の半導体層），４７…ｎ型層（チャネル領域，第３の半導体層），４８…ｎ＋型層　４９…ｎ−型層（バッファ用半導体層），５０…ゲート絶縁膜，５０ａ，５０ｂ，５０ｃ…絶縁膜，５１…ゲート電極，５２…第１の電極（ソース電極），５３…第２の電極（ドレイン電極），５４…多結晶シリコン膜，５５…ｐ＋型層，５６…ｎ型層（第２の半導体層），５６ａ…ｐ型層（第２の半導体層），５７…ｐ＋型層，５８…ｐ−型層（第４の半導体層），５９…ｐ＋型層（第３の半導体層），５９ｂ…ｎ型層（第３の半導体層），６０…ｐ＋型層，６０ａ…ｎ＋型層，６１…第１の電極（ドレイン電極），６２…第２の電極（ソース電極），７０…高抵抗膜，８１，８１ａ，８１ｂ…高抵抗膜。