(57)【要約】  本発明は、ＣＣＤセンサを備えるＣＣＤセンサ装置（１−１）に関し、ＣＣＤセンサ装置（１−１）は、電荷を受け取る画素を含む活性領域を有する検出器（１−２）と、前記活性領域に機能的に接続された読出しレジスタ（１−４）と、電荷を活性領域から読出しレジスタ（１−４）内に転送するための手段と、電荷を読出しレジスタ（１−４）の出力部（１−４ａ、１−４ｂ）に転送するための手段と、読出しレジスタ（１−４）に機能的に接続された少なくとも２つの第１および第２の読出しウェル（１−６、１−８）と、電荷を読出しレジスタ（１−４）の出力部（１−４ａ、１−４ｂ）から読出しウェル（１−６、１−８）内に転送するための手段とを備える。
2008536421.tif 000002
【特許請求の範囲】
【請求項１】
電荷を受け取る画素を含む活性領域を有する検出器（１−２）と、
前記活性領域に機能的に関連付けられた読出しレジスタ（１−４）と、
電荷を前記活性領域から前記読出しレジスタ（１−４）内に転送するための手段と、
電荷を前記読出しレジスタ（１−４）の出力部（１−４ａ、１−４ｂ）に転送するための手段と、
前記読出しレジスタ（１−４）に機能的に接続された少なくとも２つの第１および第２の読出しウェル（１−６、１−８）と、
電荷を前記読出しレジスタ（１−４）の前記出力部（１−４ａ、１−４ｂ）から読み出しウェル（１−６、１−８）内に転送するための手段とを備える、ＣＣＤセンサを備えるＣＣＤセンサ装置（１−１）であって、
前記少なくとも２つの読出しウェル（１−６、１−８）が、異なる容量を有するとともに、前記電荷によって生成された信号を測定するためにセンサ内に配置されるかまたはセンサに機能的に接続された手段と、使用されるべき前記読出しウェル（１−６、１−８）が変更されるべきかどうかを、前記測定された信号に基づいて少なくとも部分的に決定するための選択手段とを備えることを特徴とする、ＣＣＤセンサ装置。
【請求項２】
前記選択手段が、前記センサの読出し中に、使用されるべき前記読出しウェル（１−６、１−８）が変更されるべきかどうかを判断するようになされることを特徴とする、請求項１に記載のセンサ装置。
【請求項３】
前記読出しウェル（１−６、１−８）に機能的に接続されて配置されるとともに、前記ＣＣＤセンサ（１−１）から来る前記信号がそれによって読み出されるべき前記読出しウェル（１−６、１−８）を選択するようになされた選択手段をさらに備えることを特徴とする、請求項１または２に記載のセンサ装置。
【請求項４】
前記センサの前記選択された出力信号へのＡ／Ｄ変換を行うための手段を備えることを特徴とする、請求項３に記載のセンサ装置。
【請求項５】
前記読出しウェル（１−６、１−８）に機能的に接続されて配置されるとともに、少なくとも１つの読出しウェルの信号を変換するようになされたＡ／Ｄ変換器をさらに備えることを特徴とする、請求項１または２に記載のセンサ装置。
【請求項６】
前記Ａ／Ｄ変換後に、前記ＣＣＤセンサ（１−１）から来る前記信号がそれによって読み出されるべき前記読出しウェル（１−６、１−８）を選択するようになされた選択手段をさらに備えることを特徴とする、請求項５に記載のセンサ装置。
【請求項７】
前記選択された信号の少なくとも一部が事前定義した第１の閾値を上回るかどうかをチェックし（３−４）、そうである場合、次の垂直ラインの読出しにおいて、小容量の前記読出しウェル（１−６、１−８）の代わりに大容量の前記読出しウェル（１−６、１−８）を使用するようにする（３−１６）信号を与えるようになされた手段が、前記センサ内に配置されるかまたは前記センサに機能的に接続されることを特徴とする、請求項１乃至６のいずれか１項に記載のセンサ装置。
【請求項８】
前記選択された信号の少なくとも一部が事前定義した第２の閾値を下回るかどうかをチェックし（３−４）、そうである場合、次の垂直ラインの読出しにおいて、大容量の前記読出しウェル（１−６、１−８）の代わりに小容量の前記読出しウェル（１−６、１−８）を使用するようにする（３−１６）信号を与えるようになされた手段が、前記センサ内に配置されるかまたは前記センサに機能的に接続されることを特徴とする、請求項１乃至７のいずれか１項に記載のセンサ装置。
【請求項９】
前記読出しウェル（１−６、１−８）が、増幅器であることを特徴とする、請求項１乃至８のいずれか１項に記載のセンサ装置。
【請求項１０】
前記読出しウェル（１−６、１−８）が、前記読出しレジスタ（１−４）の両端にあるいは前記読出しレジスタの一端に位置することを特徴とする、請求項１乃至９のいずれか１項に記載のセンサ装置。
【請求項１１】
前記第２の読出しウェル（１−６）の容量が、前記第１の読出しウェル（１−８）の容量の約２倍に等しいことを特徴とする、請求項１乃至１０のいずれか１項に記載のセンサ装置。
【請求項１２】
前記検出器（１−２）と前記読出しレジスタ（１−４）の間にこれらに機能的に接続されて配置された、前記電荷の前記読出しレジスタ（１−４）への転送前に前記電荷を加算するためのレジスタを備えることを特徴とする、請求項１乃至１１のいずれか１項に記載のセンサ装置。
【請求項１３】
画素の電荷を、それらの前記読出しレジスタ（１−４）への転送前に処理するための手段をさらに備えることを特徴とする、請求項１乃至１２のいずれか１項に記載のセンサ装置。
【請求項１４】
ＣＣＤセンサ（１−１）のダイナミクスを拡大する方法であって、
異なる容量を有する少なくとも２つの前記第１および第２の読出しウェル（１−６、１−８）が、前記ＣＣＤセンサ（１−１）の読出しレジスタ（１−４）に機能的に接続されて配置され、
画素を含む活性領域で電荷を受け取る工程と、
前記活性領域内の画素の第１の垂直ラインの前記電荷を、前記活性領域から読出しレジスタ（１−４）内に読み出す工程（３−２）と、
前記電荷を前記読出しレジスタ（１−４）の出力部（１−４ａ、１−４ｂ）に転送する工程と、
前記電荷を前記読出しレジスタ（１−４）の前記出力部（１−４ａ、１−４ｂ）から読み出しウェル（１−６、１−８）内に転送する工程と、
前記センサから出て来る前記電荷によって生成された信号を測定する工程と、
使用されるべき前記読出しウェル（１−６、１−８）が変更されるべきかどうかを、前記測定された信号に基づいて少なくとも部分的に決定する工程とを含むことを特徴とする方法。
【請求項１５】
前記センサの読出し中に、使用されるべき前記読出しウェル（１−６、１−８）が変更されるべきかどうかが決定されることを特徴とする、請求項１４に記載の方法。
【請求項１６】
前記ＣＣＤセンサ（１−１）から来る信号がそれによって読み出されるべき前記読出しウェル（１−６、１−８）について選択され、前記センサの前記選択された出力信号に対してＡ／Ｄ変換が行われることを特徴とする、請求項１４または１５に記載の方法。
【請求項１７】
少なくとも１つの読出しウェルの信号に対してＡ／Ｄ変換が行われ、Ａ／Ｄ変換後に、前記ＣＣＤセンサ（１−１）から来る前記信号がそれによって読み出されるべき前記読出しウェル（１−６、１−８）が選択されることを特徴とする、請求項１４または１５に記載の方法。
【請求項１８】
前記選択された信号の少なくとも一部が、事前定義した第１の閾値を上回るかどうかを判断するためにチェックされ（３−４）、そうである場合、次の垂直ラインの読出しにおいて、小容量の前記読出しウェル（１−６、１−８）の代わりに大容量の前記読出しウェル（１−６、１−８）を使用するようにする（３−１６）ことを特徴とする、請求項１４乃至１７のいずれか１項に記載の方法。
【請求項１９】
前記選択された信号の少なくとも一部が、事前定義した第２の閾値を下回るかどうかを判断するためにチェックされ（３−４）、そうである場合、次の垂直ラインの読出しにおいて、大容量の前記読出しウェル（１−６、１−８）の代わりに小容量の前記読出しウェル（１−６、１−８）を使用するようにする（３−１６）ことを特徴とする、請求項１４乃至１８のいずれか１項に記載の方法。
【請求項２０】
前記読出しウェル（１−６、１−８）が、増幅器であることを特徴とする、請求項１４乃至１９のいずれか１項に記載の方法。
【請求項２１】
前記読出しウェル（１−６、１−８）が、前記読出しレジスタ（１−４）の両端にあるいは前記読出しレジスタの一端に位置することを特徴とする、請求項１４乃至２０のいずれか１項に記載の方法。
【請求項２２】
前記第１の事前定義した閾値が、７５％であることを特徴とする、請求項１８乃至２１のいずれか１項に記載の方法。
【請求項２３】
前記第２の事前定義した閾値が、２５％であることを特徴とする、請求項１８乃至２２のいずれか１項に記載の方法。
【請求項２４】
前記センサから読み出された前記信号の信号レベルが測定され、前記信号レベルが事前定義した閾値を上回る場合、前記センサからの電荷の読出しが、前記読出しウェル内の前記電荷が読み出される前に、前記読出しウェル内に転送されるべき画素数が減少するように調整され、前記信号レベルが前記事前定義した閾値を下回る場合、情報の読出しが、前記読出しウェル内の前記電荷が読み出される前に、前記読出しウェル内に転送されるべき画素数が増大するように調整されることを特徴とする、請求項１４乃至２３のいずれか１項に記載の方法。
【請求項２５】
事前定義した閾値が、前記読出しウェルの飽和レベルの関数として決定されることを特徴とする、請求項２４に記載の方法。
【請求項２６】
前記読み出された信号の前記信号レベルが、少なくとも２つの異なる容量の読出しウェルを備えるセンサを用いて測定され、小容量の前記出力ウェルが前記測定中に飽和した場合、大容量の前記読出しウェルを使用するようにすることを特徴とする、請求項１４乃至２５のいずれか１項に記載の方法。
【請求項２７】
請求項１乃至１２のいずれか１項に記載のセンサ装置を少なくとも１つ備えることを特徴とするＣＣＤセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１のプリアンブルによるＣＣＤセンサ（ｒｅａｄ−ｏｕｔ  ａｒｒａｎｇｅｍｅｎｔ）に関する。さらに、本発明は、請求項１４のプリアンブルによるＣＣＤセンサのダイナミクスを拡大する方法に関する。
【背景技術】
【０００２】
ＣＣＤ素子（電荷結合素子）は、電荷の移動により電荷を蓄積し収集することができる半導体素子と定義されうる。これらの電荷転送素子は、高い情報密度を特徴的に有する動的可変記憶素子に使用される。Ｘ線撮像（Ｘ−ｒａｙ  ｉｍａｇｉｎｇ）を目的とするＣＣＤセンサでは、物理画素上に形成された、画像生成に使用される電荷が、結合され、ビニングされ（ｂｉｎｎｅｄ）うる。ＣＣＤセンサにおけるビニング（ｂｉｎｎｉｎｇ）は、事実上より大きな画像画素（ｉｍａｇｅ  ｐｉｘｅｌｓ）をもたらす。しかし、特定の状況では、これらの結合された画素の電荷の処理が問題になりうる。特に高い信号レベルでは、画像領域から来る信号は非常に大きい場合があるので、選択されたビニングで、電荷を出力増幅器の飽和の危険性なしにＣＣＤセンサ内で結合させることはできない。これは、読出しレジスタと出力増幅器の電荷ウェルとを、それらが画素の電荷容量よりも高い電荷容量を有するように設計することによって部分的に考慮されうる。しかし、出力増幅器の電荷ウェルが拡大されすぎると、その上に発生する電圧は低下し、したがって、生成されるべき信号もまた低下する。
【０００３】
現在、デジタル画像の解像度は、既にフィルムベースのシステムのレベルに近づいており、場合によってはそれを上回ることもある。しかし、ＣＣＤセンサのダイナミック・レンジ、すなわち基本感度に対する最大信号と開回路雑音の比は、従来のフィルムベースのシステムのダイナミック・レンジよりも小さいことが知られている。これに関連して、感度は、暗騒音内での解像度、すなわち暗騒音から分解されうる信号サイズを意味することができる。
【０００４】
ＭＰＰモードで動作する典型的な非冷却ＣＣＤ素子は、約１０，０００：１〜２０，０００：１のダイナミック・レンジを有する。ダイナミック・レンジを与える数字は、飽和電圧とＲＭＳ雑音の比を表す。このダイナミック・レンジが効果的に利用された場合、使用されたＡ／Ｄ変換が許容するだけの数の灰色度（ｇｒｅｙｎｅｓｓ）レベルを十分に引き出すことが可能になる。例えば、１４ビットの場合、利用可能な灰色度レベルの総数は１６，３８４である。
【０００５】
しかし、これらの数値は、フィルムベースのシステムとデジタル・システムとが互いに比較されるときに、相互比較できない。フィルム・システムが総ダイナミクスのほんのわずかな割合を利用する場合でも、実際には、依然として非常に多数の利用可能な灰色度レベルがある。例えばフィルムの１千（１：１０００）のダイナミクスを考える場合、このレンジは１６を超える分離レベルに分割されることが分かる。
【０００６】
さらに、ＣＣＤベースのセンサは、フィルムベースのシステムもそうであるが、露光過度の状況では許されず、その状況では、相反則（緩やかな飽和、フィルムのＳ字形カーブ）が、滑らかな飽和と、これとともに「圧縮」すなわちダイナミクスの拡大とをもたらす。したがって、ここで固有の非線形性に対処しているということが考えられ、そのことはまた、フィルム自体のガンマ補正のようなものとして理解されうる。デジタル・センサでは、ダイナミック・レンジの最高点に到達するとすぐに、可視境界線、アーチファクトが生成される。
【０００７】
センサの後に接続される信号増幅器およびＡ／Ｄ変換器（Ａ／Ｄ、アナログ・デジタル）は、ＣＣＤセンサによってもたらされた全ダイナミック・レンジを利用できるようにする目的で設計される。上述のように、既存のＣＣＤセンサは、２００００：１をも上回るダイナミック・レンジをもたらすことができる。理想的状態では、Ａ／Ｄ変換器の量子化ステップは、ＣＣＤセンサ自体の雑音レベルをやや下回る。しかし、このことは、画像をデジタル化するために、１４ビットを超える高速Ａ／Ｄ変換を使用する必要があることを意味する。
【０００８】
言い換えれば、受け取り画素に入れられた電荷は、非常に大きくすることができるので、その電荷を、ビニング状態で読出しレジスタおよび／または出力増幅器の電荷ウェルにおいて飽和の危険性なしに処理することはできない。特により大きなビニング動作、例えば３×３および４×４（水平方向×垂直方向、画像領域から出力レジスタへの読出し回数と出力レジスタから読出しウェルへの読出し回数）の場合、これは問題になる。画像領域に形成された画像は、飽和せず完全に使用することができるが、当該のビニングで飽和なしに読み出すことはできない。
【０００９】
セファロスタティック（ｃｅｐｈａｌｏｓｔａｔｉｃ）用途（セフ（Ｃｅｐｈ））でもパノラマ画像（パン（Ｐａｎ））でも、放射線を減衰させる中間組織なしに直接放射線を受ける顎の下方にある領域がある。こうした状況では、とりわけ、システムが普通なら被写体を通り抜ける信号の最適受信のために調整された場合、飽和の危険性は明らかである。このことは、例えば軟組織領域の撮像を不可能にし、飽和領域ではすべての画像情報が失われる。
【特許文献１】米国特許第５，４３２，３３５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明の目的は、上記問題を解決できるようにするための方法およびその方法を実施する装置を開発することである。
【課題を解決するための手段】
【００１１】
本発明の目的は、独立請求項において提示されていることを特徴とする方法および装置によって達成される。本発明の好ましい実施形態は、従属請求項において開示される。
【００１２】
本発明は、少なくとも２つの異なる容量の出力ウェルを使用すること、ならびにセンサ読出し中に使用されるべき読出しウェルを動的に選択することに基づく。
【００１３】
本発明の方法およびシステムは、ＣＣＤセンサのダイナミック・レンジを拡大し、したがってセンサまたはその一部分が飽和するのを防止できるようにするという利点を有する。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明について、好ましい実施形態および添付図面を参照しながら詳細に説明する。
【００１５】
以下に、本発明およびその好ましい実施形態について、典型的なＣＣＤセンサ（例えばアトメル社（Ａｔｍｅｌ）やトムソン社（Ｔｈｏｍｓｏｎ）によって製造されたもの）と、自動利得制御機能（ＡＧＣ、自動利得制御）も考慮することによって最適化された電荷容量仕様とを例として参照しながら説明する。センサは、例えば以下の特性を有することができる。
【００１６】
１）分離した単一画素（サイズ：３３μｍ×３３μｍ）の飽和電荷：６００，０００エレクトロン
２）読出しレジスタの飽和電荷：１．８００，０００エレクトロン
３）出力増幅器Ａの飽和電荷：２，４００，０００エレクトロン
４）出力増幅器Ｂの飽和電荷：４，８００，０００エレクトロン
【００１７】
センサが水平方向（ＴＤＩ方向、時間遅延積分）に動作したとき、３×３ビニングで、読出しレジスタは、３つの連続する画素（３×６００Ｋ＝１８００Ｋ、Ｋ＝キロ＝１０００）の１００％信号を保持することができる。４×４ビニングでは、その容量（１８００Ｋ／４／６００＊１００）の７５％まで充電された４つの水平画素が、オーバフローなしに加算されうる。オーバフローは、例えばキャパシタンスなどの電子部品が、追加電荷のために残された容量がないことを意味することができる。画像領域におけるオーバフローでは、余分の電子電荷が水平方向に移動することができ、出力レジスタにおけるオーバフローでは、余分の電子電荷が垂直方向に移動することができる。
【００１８】
垂直方向（読出し方向）では、状況は以下の通りである。２×２ビニングでは、オーバフローなしに、５０％の電荷を有する２つの画素が一方の出力部Ａに加算され、１００％の電荷を有する３つの画素が第２の出力部Ｂに加算されうる。３×３ビニングでは、オーバフローなしに、４４％の電荷を有する３つの画素が出力部Ａに加算され、８８％の電荷を有する３つの画素が出力部Ｂに加算されうる。４×４ビニングでは、オーバフローなしに、２５％の電荷を有する４つの画素が出力部Ａに加算され、５０％の電荷を有する４つの画素が出力部Ｂに加算されうる。
【００１９】
このことから、出力部Ａが使用されたときに信号が物理画素の電荷容量の２５％を上回る場合、低感度の出力部Ｂでも画像領域から来る信号を飽和せずに処理できないことが分かる。この状況は、本発明およびその好ましい実施形態を適用することによって修正されうる。
【００２０】
図１は、好ましい一実施形態よる、感度、したがってダイナミクスを拡大、増大させるためのＣＣＤセンサを示す。ここでは、参照番号１−１は、ＣＣＤセンサ・モジュール全体である検出器を示す。電荷受取画素を含む検出器の活性領域は、参照番号１−２で示されている。この当該の画像形成面は、任意形状の実質的に平坦な構造とすることができる。
【００２１】
例えば、２次元のＣＣＤセンサの画像情報は、少なくとも一方の縁部に配置された読出しレジスタ１−４を用いて、それが前記活性領域に機能的に接続されて読み出されうる。このレジスタの中には、例えば１つの画素列に一度でロードすることが可能である。画素列内の画素は、互いに結合され、例えばビニングされうる。センサはまた、電荷を読出しレジスタ１−４の出力部１−４ａ、１−４ｂに転送するための手段も備える。転送後、レジスタは、例えば、電荷を、ビニングされたまたはビニングなしの１つの画素から出力増幅器の電荷ウェル１−６、１−８内に転送することによって連続的に読み出され、そこから電荷はさらに転送されて、ＣＣＤセンサ１−１から出力されうる１−１０、１−１２。
【００２２】
したがって、適切な構成を使用することにより、電荷は、レジスタ内で所望の方向に、または小容量の出力ウェルの方向に、あるいは大容量の出力ウェルの方向に転送されうる。撮像中に使用されるべき出力ウェルの選択は、撮像中に動的に最適化され、したがって、使用されるべき出力ウェルおよび／またはビニングのサイズは、例えば電子回路または適切な選択プログラムあるいはこれらの組合せによって選択される。
【００２３】
出力増幅器の出力ウェル１−６、１−８は、レジスタ１−４のどちらの端部に位置されてもよく、あるいは２つ以上のウェルおよび／または増幅器が、レジスタの一端部に配置されてもよく、あるいは少なくとも１つのウェルが、レジスタの各端部に配置されてもよい。本発明およびその好ましい一実施形態によれば、読出しレジスタはその各端部に、少なくとも１つの電荷ウェルと、読出しウェル１−６、１−８と、それに機能的に接続された増幅器とを備える。
【００２４】
増幅器および／または緩衝器および／または緩衝増幅器が、ウェルに機能的に接続されうる。
【００２５】
当該の二重増幅器は、様々な用途で設計されうる。例えば、増幅器の一方は、いわゆるスロー・スキャン・モード用に最適化され、その場合、雑音は、速度を犠牲にしてできるだけ小さくなるように最適化されうる。他方の増幅器は、いわゆる高速モードで最適化され、その場合、読出し速度は、雑音を犠牲にしながらもできるだけ速くなるように最適化されうる。
【００２６】
しかし、両方の従来型増幅器では、出力増幅器の電荷ウェルは同じ容量を有している。本発明およびその好ましい実記形態によれば、少なくとも２つの異なる容量を有する出力ウェルが形成される。これらの容量は、例えば大きい出力ウェルが小さい出力ウェルの約２倍の容量を有するように、互いに実質的に異なることが好ましい。他の比も使用されうる。ウェルの数が２つよりも多い場合、少なくとも２つのウェルの容量は、互いに異なることができる。
【００２７】
したがって、本発明およびその好ましい実施形態は、少なくとも２つの異なる容量の電荷ウェルの使用と、使用されるべき出力ウェルを読出し中に動的に選択される可能性とに基づいている。この選択は、信号に応じて、信号データ、例えば画像信号に基づいて行うことができる。
【００２８】
ただ１つの出力増幅器が使用されるか、あるいは同一容量を有する２つの出力増幅器が使用される状況と比べると、この構成は、ＣＣＤセンサの（画像領域ではない）内部移動ウェルおよび読出しウェルの飽和を回避できるようにするという利点を提供する。さらに、本発明およびその好ましい実施形態を適用することによって、Ａ／Ｄ変換器が飽和するのを回避することができる。両状況は、２×２よりも大きい画素で、画素の電荷が結合され、すなわちビニングされているときに生じる可能性が非常に高い。
【００２９】
図２は、画像データ・セットの構造を示す。図では、最下位の１４個のデータ・ビット（ＡＤ０〜ＡＤ１３、図６：６−５１、６−５３、６−５５、６−５７）は、ＦＰＧＡ装置（図６：６−４０）（ＦＰＧＡ、フィールド・プログラマブル・ゲート・アレイ）の画像データ処理モジュールの１６ビット加算器（図６：６−４１、６−４２、６−４３、６−４４）と、中間和を記憶することができるレジスタ（６−４５、６−４６、６−４７、６−４８）とによってもたらされうる。この加算器は、各画素のサンプリング前にリセットすることができ、Ａ／Ｄコンバータから得られた１４ビットの計算結果をこの加算器に１回加算することができる。その結果が常に０よりも大きくなるようにするために、合計に値＋１を加算することも可能である。この結果は１４ビット数であり、最上位の２つのビット（ＡＤＤ０およびＡＤＤ１）はゼロである。
【００３０】
特定の場合、４つの連続するＡ／Ｄ変換器の値がこの加算器に追加され、それによって、計算結果は１６ビットの最大値に近づく。ＣＣＤセンサの各チップが、２つの出力部（出力部Ａおよび出力部Ｂ、その一方は、同じ放射を有する二重信号を与えることができる）を有することができることをさらに考慮する場合、システムの総合ダイナミクスが、１７ビット、すなわち１３１０７２の灰色度レベル（１６３８４×４×２）であることに留意することができる。
【００３１】
１つのＣＣＤセンサ（図６：６−２０）は、順々に連続的に接続された１つまたは複数の、例えば４つのチップ（図６：６−２１、６−２２、６−２３、６−２４）で構成されうる。各チップには、別のクロック信号が供給されうる。セフ手術（Ｃｅｐｈ  ｏｐｅｒａｔｉｏｎ）では、２つの同じＣＣＤセンサが使用される。各チップは、２つの出力部（図６：６−２５〜６−３２）を備える。これらの一方は、感度の高いいわゆる高感度出力部、すなわちＡ出力部とすることができ、他方は、感度の低いいわゆる大容量出力部、すなわちＢ出力部とすることができる。したがって、１つのＣＣＤセンサは、合計８つのデジタル出力部を備えることができ、そのうちの例えば４つだけが同時に使用される。実際には、Ａ出力部とＢ出力部の容量の比は、非常に正確に１／２であり、すなわちＢ出力部の信号は、同量の放射線を有するＡ出力部の信号の半分に等しい。
【００３２】
複数のチップが使用される場合、異なるチップのそれぞれが、所与の患者の部分および／または異なるモードでの機能から得られたデータを処理することができ、各チップは、個々にまたは個別に制御されうる。
【００３３】
使用される出力部は、例えば手動で制御レジスタによって選択されうる（図６内のスイッチ６−３３〜６−３６）。あるいは、ＡＧＣ機能または試験機能が、出力部に関して決定することができる。すべての８つの出力部は、Ａ／Ｄ変換器によってデジタル化することができ、Ａ／Ｄ変換器の数は、例えば３個とすることができる。各Ａ／Ｄ変換器は、３入力マルチプレクサ、すなわちセレクタを含むことができ、したがって、この場合にデジタル化されるべきチャネルの総数は９である。余分の１０番目のチャネルは、試験で使用され、電子回路の雑音とＡ／Ｄ変換とを測定するために適用されうる。
【００３４】
図６は、出力ウェル６−２５〜６−３２の後の選択要素６−３３〜６−３６が、ウェルのうちの一方を１つのＡ／Ｄ変換器６−３７に転送している状態を示す。あるいは、両ウェルの出力のＡ／Ｄ変換を行い、次いで、デジタル化された信号が使用されるべきウェルの一方に関して選択要素に選択させることが可能である。選択要素はまた、Ａ／Ｄ変換器の一部を形成することもでき、例えばアナログ・スイッチまたはデジタル・スイッチとすることができる。図６はまた、クロック信号および／または制御信号をＦＰＧＡ要素６−４０からＣＣＤセンサ６−２０まで運ぶための可能な解決法６−１００も示す。
【００３５】
ＡＧＣ機能は、レベルまたは利得の自動制御を意味する。しかし、ＡＧＣ機能は、Ａ／Ｄ変換器内でのプログラム可変ＰＧＡ増幅器（プログラマブル・ゲート・アレイ）の利得を意味するものではなく、その増幅器の利得は、例えば１〜６の範囲で調整されうる。この利得は、各ＣＣＤチップに対して別々に調整することができ、この調整は主として、撮像条件（パン／セフ）による基本感度の最適化のために使用される。
【００３６】
ＡＧＣ手法は、カメラにおいて、例えば以下の２つの方法で利用されうる。各ＣＣＤセンサの出力増幅器ＡまたはＢのどちらか一方が、適用可能な範囲で使用されうる。Ｂ増幅器は、Ａ増幅器の容量の約２倍の容量を処理する信号を有するので、事実上１つの追加ビットがＡ／Ｄ変換で得られる。あるいは、ＣＣＤセンサの外部で行われるビニングを使用することも可能である。しかし、これは、ビニングが読出しレジスタの方向に行われるときだけ可能である。
【００３７】
高ビニング、例えば４×４ビニングの場合、Ｂ出力増幅器が飽和していると、ＣＣＤセンサ内で低ビニング、例えば４×２ビニングに変更することが可能である。画素値はこのとき、Ａ／Ｄ変換器によって２回サンプリングされることができ、加算は、例えば算術演算ユニット内のＦＰＧＡ装置で行われうる。電子回路で生じたずれの多重加算は、コンピュータ・ソフトウェアによって補償されうる。この外部加算は、４×１ビニングおよび４回の加算演算の形をとることもできる。
【００３８】
例えば４個の電荷を加算する代わりにビニングを低減するためには、電荷ウェル内で２つの画素だけを結合し、その画素をデジタル化し、次の２つの画素を取り、その画素をデジタル化し、その場合にのみデジタル化された結果をデジタル処理で加算することが可能である。
【００３９】
上述の方法で、総合ダイナミクスは１７ビットに増大することができ、そのうちの１４ビットはＡ／Ｄ変換から、１ビットはＡ増幅器またはＢ増幅器の出力から、２ビットは外部加算から得られ、これは、上述のように４回行うことができる。
【００４０】
図３は、撮像を行う方法を例として示すとともに、撮像中にＦＰＧＡ装置の自動利得制御（ＡＧＣ）を制御する制御論理を示す。撮像は、通常は選択された初期値、すなわち既定ビニングで開始される。初めは、各ＣＣＤセンサ・チップの出力部Ａが使用されうる。各チップの読出しレジスタは個々に制御されうるので、電荷がシフトされるべき方向をチップ固有の方式で選択することが可能である。上述のように、電荷は、出力部Ａの方向（１−８：図１）または出力部Ｂの方向（１−６：図１）のどちらかにシフトされうる。
【００４１】
ＦＰＧＡ装置の論理回路は、各チップのＡ／Ｄ変換信号を個別に連続的に監視することができる。段階３−２では、新しい垂直列が、ＣＣＤセンサからメモリ内に読み込まれる。段階３−４では、現在使用されているＡ／Ｄ変換済みＣＣＤセンサ出力（図６：６−５０、６−５２、６−５４、６−５６）のうちの１つでも、Ａ／Ｄ変換器から例えば７５％を上回る信号を生成したかどうかを調べるために、チェックが実行されうる。（信号サイズに関する情報は、推論ブロックおよび例えば状態マシンに転送されうる（図６：６−５０、６−５２、６−５４、６−５６）。）したがって、信号およびその一部が、事前定義した値、例えばＡ／Ｄ変換器の範囲の３／４を上回る場合、この条件を満たすチップにおいて、感度の低い出力部、出力部Ｂを使用するようになることが可能である。すべての出力が第１の閾値を下回る場合、現在使用されているすべてのＣＣＤセンサ出力部が、Ａ／Ｄ変換器から第２の事前定義した閾値、例えば２５％を下回る信号を生成したかどうかを判断するために、段階３−６でチェックされうる。すべての出力が第２の閾値を下回る場合、ＣＣＤセンサ外部の最小レジスタ方向のビニングに既に到達しているかどうかを確認するために、段階３−８でチェックされうる。最小外部ビニングにまだ到達していない場合、手順は段階３−１０に進むことができ、ここでは、次の垂直列で、一段小さい外部ビニング・サイズに移行することが可能である。一方、最小外部ビニングに既に到達している場合、段階３−１２では、次の垂直列で、ＣＣＤセンサのＢ出力が第２の閾値を下回ったままである場合、出力部Ａを使用するようにすることが可能である。言い換えれば、信号がそれに対応して、例えば、特定の事前定義した第２の値、例えばＡ／Ｄ変換器の範囲の１／４を完全に下回る場合、この条件を満たすチップにおいて、感度の高い出力部、出力部Ａを使用するようにすることが可能である。
【００４２】
段階３−４で、少なくとも１つの出力が、Ａ／Ｄ変換器からの信号の７５％を上回る場合、手順は、段階３−１４に進むことができる。ここでは、７５％を上回る信号を生成した出力のうちの任意の１つが、Ｂ出力であるかどうかを調べるために、チェックされうる。そうではなく、センサのＡ出力を上回る場合、段階３−１６で次の垂直列でＢ出力を使用するようにすることが可能である。
【００４３】
出力部Ｂを使用するようになり、すなわちＢ出力がデジタル化されているが、信号が、ＣＣＤセンサ・チップのＡ／Ｄ変換器のうちのいずれか１つにおいてＡ／Ｄ変換器の範囲の３／４を依然として上回る場合、段階３−１８で、最大レジスタ方向の外部ビニングに既に到達しているどうかを判断するために、チェックされうる。レジスタ方向の外部最大ビニングにまだ到達していない場合、段階３−２０で、次の垂直列で、例えばすべてのチップに対して一段増大したレジスタ方向の算術外部ビニング・サイズを使用するようにすることが可能である。必要なら、ビニングは、４×４レベルから１×４レベルに除々に変更し、４×４レベルに戻すことができる。このビニングの減少は、画像データで外部から見ることはできない。というのは、ビニングがセンサ内で行われるのに加えて、ビニングはＡ／Ｄ変換後も行われ、すなわち、画素当り複数のＡ／Ｄ変換が行われうるからである。結果は依然として同じである。というのは、これが暗電流の補償で考慮されるからである。暗電流は、シリコンの非理想性によって生じるリーク電流を意味することができ、その結果として、電子が画素中に漏れ込んで、ベース信号を生成する。温度は常に約＋７℃上昇するので、信号は２倍になりうる。暗電流は、均一ではないが、様々な画素に異なる影響を及ぼす可能性がある。
【００４４】
ＦＰＧＡ装置の構造およびタイミングは、この特性についても最適化されうる。段階３−２２では、Ａ出力の使用は、Ｂ出力が第２の閾値、例えば２５％を下回るレベルを有するＣＣＤセンサに対して再開されうる。レジスタ方向の外部最大ビニングに既に到達している場合、手順は、段階３−１８から段階３−２４に進むことができる。同様に、段階３−１０、３−１２、３−１６および３−２２の後、手順は、段階３−２４に進んで、次の垂直列のデジタル化を待つことができる。
【００４５】
したがって、ＡＧＣ機能が作動している場合、利得制御自動装置では、カメラ・ヘッドは、事前定義した条件に従って、使用されるべきビニングおよびＡ／Ｂ出力に関してその結論を単独で出す。ＦＰＧＡ装置の論理回路は、それが、一方の出力から他方にジャンプするのを妨げるためのヒステリシスを含むように構成されうる。画像データが生成されると、コンピュータ・ソフトウェアが、例えば仮想画素が生成されている方法に関係なく、画像データの処理に必要な動作に対応して実行することができるように、カメラ・ヘッドによって印がつけられうる。
【００４６】
本発明およびその好ましい実施形態によれば、異なる容量を有する少なくとも２つの異なる出力ウェルが使用されたときに、図３の状態図は以下の形で提示されうる。小容量の出力ウェルが使用されているときに、信号またはその一部が第１の事前定義した値、例えば値７５％を上回るかどうかを判断するためにチェックされる。この場合には、大容量の出力ウェルを使用するようにする。この場合もやはり、大容量の出力ウェルが使用されているときに、信号またはその一部が第２の事前定義した値、例えば値２５％を下回るままであるかどうかを調べるためにチェックされる。この場合には、小容量の出力ウェルを使用するようにする。
【００４７】
状態図が３つ以上の出力ウェルを含むように、この図を拡張することも可能である。その場合、小さい出力ウェルを使用することから大きい出力ウェルを、さらに次の出力ウェル、例えばさらに大きい出力ウェルを使用するようにすることが可能である。それに対応して、大きい出力ウェルを使用することから小さい出力ウェルを、さらに次の出力ウェル、例えばさらに小さい出力ウェルを使用するようになることが可能である。
【００４８】
上述のように、スタート・アップでは、ＣＣＤセンサのすべてのチップを用いて所定の方法で設定することが可能である。始動状態を固定し常に同じにすることができ、すなわち、すべてのＣＣＤセンサに対して出力部Ａとし、標準のＣＣＤセンサ画素ビニングが選択され、ＣＣＤセンサ外部に外部ビニングがないものとすることができる。したがって、撮像が、選択された画素サイズでいつでも最大感度から開始されうる。加算によって実施されるべき、ＣＣＤセンサ外部の外部ビニングは、ＡＧＣ機能が最低可能感度に自動的に移行することが望ましくない場合に、別個に定義することもできる。ＥＮＡＢＬＥ信号が例えば内部で作動した後、ＦＰＧＡ装置は、Ａ方向とＢ方向の両方が前方または後方に交互に読み出されうる較正シーケンスを実行することも考慮されるべきである。この較正の間、ＡＧＣ機能は自動的に無効にすることができ、選択されたとき、ＡＧＣ機能は較正シーケンス後にのみ作動することができる。
【００４９】
上述のように、感度の低い方向に自動的に移動するとき、次の列で、許容されれば、ＣＣＤセンサ・チップのＢ出力を使用するようにすることが可能である。これは、Ａ出力が使用されているときに、例えばｎ個のＡ／Ｄ変換が７５％レベルを上回っている場合に使用されうる。この検討は、４個または８個のチップすべてに対して個々に実施されうる。数ｎは、１〜１６の範囲内で選択することができる。初期値は１と見なされうる。使用されるべき実際の数は、過大な信号を生成している欠陥のある段が１つの同じチップ内に最多で何段あるのかに依存する。
【００５０】
可能であるかまたは許容されれば、次の列で、ＣＣＤセンサ１〜１６個のチップのうちのいずれか１つのＢ出力のＡ／Ｄ変換が、依然として７５％を上回る場合に、手順は、センサ全体の内部で小さいレジスタ方向のビニングを使用するようにすることができる。同時に、出力部Ｂから出力部Ａへの考えられるチップ固有の変更を実施することができ、これにより考えられる感度の上昇が可能になる。出力部Ａから出力部Ｂへの変更では、感度の減少を無効にすることができる。この状況では、同時に起こるＡＢ感度の低下は、同時に外部ビニングに変更された場合に回避されうる。そうでない場合は、これらの出力の信号は、２分の１ではなく４分の１まで低下する可能性がある。
【００５１】
感度の高い方向に自動的に移行されたとき、次の列で、最大可能ビニングがまだ使用されていなければ、Ｂ出力を用いたチップの出力の最大ｍ個のＡ／Ｄ変換が２５％を上回る場合に、ＣＣＤセンサ内で大きいレジスタ方向の内部ビニングを使用するようにすることが可能である。数ｍは、１〜１６の範囲で選択することができ、初期値は値１であると見なされうる。使用されるべき実際の数は、例えば、過大な信号を生成している欠陥のある飽和した段が１つの同じＣＣＤチップ内に最多で何段あるのかに依存することができる。
【００５２】
この場合、行われうる出力部Ｂから出力部Ａへのチップ固有の変更では、感度の上昇を無効にすることができ、出力部Ａから出力部Ｂへの変更では、感度の低下を有効にすることができる。この状況では、同時に起こるＡＢ感度の低下は、同時により小さい外部ビニングに変更された場合に自動的に無効にすることができる。そうでない場合は、これらの出力の信号は、２倍ではなく４倍になる。
【００５３】
任意チップの出力のＡ／Ｄ変換が２５％を上回らない場合、Ｂ出力がデジタル化されているときに、次の列で、そのチップのＡ出力を使用するようにすることができる。
【００５４】
２個のＣＣＤセンサ・パッケージを含むＣＣＤセンサ・ヘッドにセフ手法（Ｃｅｐｈ  ｍｅｔｈｏｄ）が使用されているとき、対応する手順に従うことができる。ＣＣＤセンサ（ＤＩＭＡＸ２）のＦＰＧＡ装置は、合計８個の分離したチップのレジスタの読出し方向を別々に制御するとともに、すべてのチップの垂直ビニングを一括制御することができる。
【００５５】
ＣＣＤセンサの様々なチップ向けに異なるサイズで作られた垂直ビニングを準備することも可能であるが、垂直ビニングは、必要とされるハードウェアとソフトウェアの両方でより複雑にかかわる。
【００５６】
利得が上述の方法で変更されたとき、信号内に含まれるシステム雑音およびＸ線量子雑音は、異なる出力部（出力部Ａ／出力部Ｂ）においてかつ／またはＡＤビニングで、大きさが異なっていてもよい。雑音は、ビニングがＡ／Ｄ変換器を用いて行われたときに低減されうる。必要なら、これは、ソフトウェアで考慮することができ、ソフトウェアでは、雑音は、それがビニング手法によって小さくなった領域の上に人為的に加算されうる。
【００５７】
いくつかの画素では、暗電流は、ビニング手法によって数分の１に低減されうる。これは、例えば数学的にソフトウェアによって達成されうる。必要なら、暗電流の較正および利得の較正が、Ａ出力とＢ出力の両方に対して実施されうる。ＦＰＧＡ装置は、両出力の信号の測定を可能にする。
【００５８】
しかし、小さいビニング・サイズ（２×２または１×１）の場合に、自動利得制御機能が役に立たないことに留意すべきである。
【００５９】
図４は、使用されるＣＣＤセンサの容量を処理する典型的な電荷を示す表を示す。表中、列４−２は容量を示し、列４−４はエレクトロンの数を示す。この表から、１つの画素（３３μｍ×３３μｍ）の容量が１００万エレクトロンであるとき、読出しレジスタの容量は３００万エレクトロンであり、出力増幅器Ａの容量は２４０万エレクトロンであり、出力増幅器Ｂの容量は４８０万エレクトロンであることが分かる。保証最小容量は、約２０％低いレベルにある。
【００６０】
図５は、電子電荷を転送することができるユニットの電荷容量分布を例として示す。ブロック５−２は、約１００万個の電荷、最少でも８０万個の電荷である典型的飽和を有する画像領域内の４つの画素を示す。各画素の飽和値は、約０．８〜１Ｍｅ（百万エレクトロン）である。
【００６１】
画像領域内の各画素は、加算レジスタ内の画素に結合されうる。ブロック５−４は、典型的飽和値として約３百万個の電荷、その最小値として約２．４百万個の電荷を有する４個の加算レジスタ画素を示す。したがって、各画素の飽和値は、約２．４〜３百万個の電荷である。
【００６２】
加算レジスタ内の各画素は、読出しレジスタに順に結合されうる。ブロック５−６は、４つの読出しレジスタの典型的な飽和値および最小値を示し、それぞれ３百万個の電荷および２．４百万個の電荷である。ブロック５−８は、出力ウェルＢの典型的な飽和値および最小値を示し、それぞれ約４．８百万個の電荷および約４百万個の電荷である。出力ウェルＢの出力信号５−９は、典型的には約３ボルトであり、最低でも約２ボルトである。ブロック５−１０も同様に、出力ウェルＡの典型的な飽和値、約２．４百万個の電荷を示し、この電荷量の最小値は、２百万個の電荷である。出力ウェルＡの出力信号５−１１は、典型的には約３ボルトであり、最低でも約２ボルトである。図５では、基本感度は、３×３ビニングで約６０ｍＶ／ｍＲである。画素サイズは、約９９マイクロメートルである。
【００６３】
図５の例からは、その状況を水平方向に引き出すことが可能である。この場合、４×４ビニングで、４つの水平画素を画像領域からビニングすることが可能であり、画像領域は、読出しレジスタ内でオーバフローが生じることなく、７５％の充実度（３００００００／４＝７５００００）を有する。３×３以下のビニング・サイズでは、画像領域内の画素は、読出しレジスタ内でオーバフローが生じることなく、その中に自由にビニングされうる。
【００６４】
しかし、出力ウェルは、ＣＣＤ装置の感度の喪失を回避するために十分に小さくなるように設計されなければならないことに留意すべきである。その場合、出力電圧５−９、５−１１は、Ａ／Ｄ変換に適しており、したがって、信号対雑音比と解像度の両方に関して十分である。これは、異なる容量の出力ウェルが使用されたときであっても限界を伴う場合がある。
【００６５】
垂直方向すなわち読出し方向では、４×４ビニングの場合の全信号レベルは、約４×４×１Ｍｅ＝１６Ｍｅ（百万エレクトロン）である。これは、出力ウェルＡの容量の約６．６倍であり、出力ウェルＢの容量の約３．３倍である。したがって、このビニングでは、出力ウェルが飽和する前に、例えば３３μｍの画素の全容量に対して処理されるべき最大平均電荷は、Ａ出力が使用されたときに得られる値の約１５％であり、Ｂ出力が使用されたときに得られる値の約３０％である。
【００６６】
３×３ビニングが使用されるとき、全信号レベルは、約３×３×１Ｍｅ＝９Ｍｅである。これは、出力ウェルＡの容量の約３．７５倍であり、出力ウェルＢの容量の約１．８７５倍である。したがって、３×３ビニングでは、出力ウェルが飽和する前に、例えば３３μｍの画素の全容量に対して処理されるべき最大平均電荷は、Ａ出力が使用されたときに得られた値の約２６．６％であり、Ｂ出力が使用されたときに得られた値の約１３．３％である。
【００６７】
２×２ビニングが使用されるとき、全信号レベルは、約２×２×１Ｍｅ＝４Ｍｅである。これは、出力ウェルＡの容量の約１．６６倍である。しかし、出力ウェルＢは、この４Ｍｅの容量全体を保持するのに十分大きい。したがって、このビニングでは、出力ウェルが飽和する前に、例えば３３μｍの画素の全容量に対して処理されるべき最大平均電荷は、Ａ出力が使用されたときに得られた値の約６０％であり、Ｂ出力が使用されたときに得られた値の約１００％である。
【００６８】
ビニングが行われない場合、全信号レベルは、約１Ｍｅ、すなわち画素のレベルと同じである。この場合、内部レジスタも出力ウェルも、飽和の危険性なしに信号を処理することができる。
【００６９】
図５からは、感度の低いＢ出力は、信号が物理画素の電荷蓄積容量の約３０％を上回る場合に、飽和することなく、４×４ビニングを有する画像領域から来る信号を処理することができないことが分かる。しかし、この問題は、本発明およびその好ましい実施形態を適用することによって解決されうる。
【００７０】
したがって、本発明およびその好ましい実施形態の目的は、できるだけ幅広にする外部手段によって、ＣＣＤセンサのダイナミック・レンジを拡大することである。本発明およびその好ましい実施形態によれば、増幅器は、電荷ウェルの容量が異なるときに、例えばＸ線画像の実時間ＴＤＩ読出しのために、雑音および速度について最適化されうる。この手順により、より大きなビニング・サイズ、例えば２×２ビニングが使用されるときに、ＣＣＤセンサによって処理されるダイナミック・レンジを、例えば２倍または４倍にすることができる。
【００７１】
さらに、装置では、両出力増幅器の信号は、同時にまたは交互にデジタル化されうる。２つの出力増幅器の信号のどちらが使用されるべきかという選択は、信号自体に依存する。適切な装置では、複数のＣＣＤセンサ・チップで構成されうるＣＣＤセンサにおいて、各ＣＣＤセンサ・チップの信号を別々に処理し、さらに増幅器のうちのどれが各チップに使用されるべきかを決定することができる。この決定は列対列で比べて行うことができ、したがって、信号レベルを、画像領域全体にわたって動的に監視しかつ最大にすることができる。レジスタ読出し方向の自動選択、したがって増幅器の選択は、例えばＦＰＧＡ装置を制御することによって、例えば別々に行うことができる。どの増幅器が使用されているのかに関する情報は、画像データの形で行ごとに別々に、また各ＣＣＤに対しても別々に送ることができ、したがって、較正プログラムは、このことを画像データの処理に考慮することができる。画像データは、１４ビット変換の場合でも１６ビット／画素でシフトされうる。
【００７２】
例えば１４ビットＡ／Ｄ変換が使用される場合、それは、やはり同じＡ／Ｄ変換を用いて、１５ビット変換に容易に仮想的に増大されうる（出力増幅器のウェルの容量比が２：１の場合、ダイナミクスが倍増）。
【００７３】
したがって、ＣＣＤセンサ・カメラでは、出力部Ａまたは出力部Ｂが使用されるべきかどうかを選択することが可能である。この選択は、例えば８個のチップすべての各チップに対してＡＧＣ装置を個別に使用して、例えば手動でまたは自動的に行われうる。しかし、レジスタ方向のビニングと水平ビニングはともに、すべてのチップに対して常に同じである。この手順に従わない場合、コンピュータに生成される画像データは、異なるサイズの画素を含むはずである。カメラのカメラ・ヘッドが、ＣＣＤセンサ内でより小さいビニング・サイズを使用するようにした場合でも、仮想画素は同一サイズのままである。センサ内での紛失したビニングは、ＡＤビニングで目に見えないように置き換えられうる。
【００７４】
言い換えれば、ビニングは、すべてのチップに共通しているが、Ａ／Ｂ方向は、各チップに対して別々にＡＧＣ装置を用いて、手動でまたは自動的に個別に選択されうる。チップ固有の方式でＡＤビニングを区別することも可能である。
【００７５】
好ましい一実施形態では、チップのうちのいくつかは、感度の高いＡ出力を再び使用するようにすることもできるが、Ｂ出力とＣＣＤ装置外部の外部ビニングの両方が必要とされるほど大きい信号を他のチップが生成することもできる。言い換えれば、チップのうちの任意１つのＢ出力が過大な信号を生成し、したがってより小さい内部ビニングを使用するようにしなければならない場合、他のチップは、その中の信号が低下しすぎた場合にＡ方向に自由に戻ることができる。Ａ／Ｂ出力の、すなわち合計例えば８個のチップの制御論理回路は分離していてもよいが、ＦＰＧＡ装置は、その中に共通のビニング論理回路を有することができる。
【００７６】
本発明およびその好ましい実施形態によれば、ＣＣＤセンサのＡ／Ｄ変換器のダイナミクス（ＤＩＭＡＸ２装置は、１４ビットＡ／Ｄ変換器＝１６３８４の離散レベルを有する）は、拡大され、例えば８倍高くすることができる（１７ビット＝１３１０７２の離散レベル）。この拡大は、ＣＣＤセンサ・ヘッド（ＤＩＭＡＸ２）内で自動的にかつ画像信号に応じて行われる。ダイナミクスは、小さい出力ウェルの代わりにより大きな容量の出力ウェルを使用するようにしたときに、２倍にされうる。４×４ビニングの代わりに４×２ビニングを使用するようにし、この後４×１ビニングを使用するようにしたとき、ダイナミクスはさらに４倍にされうる。したがって、この方法により、ダイナミクスを全部で前述の量だけ増大させることができ、すなわち、ダイナミクスを８倍にすることができる。
【００７７】
センサは、画像データを純粋な１７ビット・フォーマットでコンピュータに送信することができる。さらに、画像データは、最高強度および最低強度が知られるとすぐに、コンピュータで１２ビット・フォーマットに（将来は１６ビット・フォーマットに）圧縮されうることに留意されたい。これにかかわらず、最大ダイナミクスを用いて被写体自体の撮像することが好ましい。ガンマの補正は、画像データが１２ビット・フォーマットに変換される間に同時に行うことができ、したがって、最大ダイナミクスは最終画像の形で保存されうる。
【００７８】
画素ビニングは、２つの画素がＣＣＤセンサのレジスタ方向にビニングされかつサンプリングされ、この後もう１つの画素がビニングなしにデジタル化され、この結果が先のビニング済み画素に加算されるビニングを使用して交互に行うこともできる。このビニング手法は、レジスタ方向の選択された元のビニングが、約３倍であり、かつＡＧＣ装置が作動状態にある間に感度の低い方向に移動する必要がある場合に使用することができる。
【００７９】
この３倍ビニングの間、ＣＣＤセンサ内でビニングされた２つの画素が最初に加算され、次いでさらに１つの別のＣＣＤ装置が加算された場合、外部加算ビニングに変更されたときに対称の誤差が生じる可能性がある。しかし、この状況でもソフトウェアによって考慮されうる。
【００８０】
ＡＧＣ機能は、レジスタ方向のビニングにしか依存しない。水平方向すなわちＴＤＩ方向のビニングは、少しも重要でない。水平ビニングは、垂直ビニングと異なっていてもよい。しかし、この場合、生成された画素は、等辺形のサイズではない。
【００８１】
本発明およびその好ましい実施形態は、ＣＣＤセンサが少なくとも２つの容量のための分離した出力部を備えるようにする手段も提供する。
【００８２】
本発明およびその好ましい実施形態による装置は、１つまたは複数のマイクロ回路を用いて、単一のＣＣＤチップ上に集積されうる。例えばＰＧＡ増幅器を、装置のＣＣＤの前段階で追加集積することも可能である。これらの増幅器の利得は、例えば１倍〜６倍の範囲で６４段階に調整可能である（現在１倍）。
【００８３】
本発明およびその好ましい実施形態を適用するとともに、利得を信号レベル（セフ／パン）に対して適切な値に調整することにより、雑音とダイナミクスの両方について最適結果を達成することができる。特にセフ画像における信号レベルは非常に低いので、後続の画像処理アーチファクトおよびシステム雑音を低減するために、余分の利得が利用されうる。さらに、本発明およびその好ましい実施形態による装置は、依然として飽和を防止する。また、例として、同じ頭蓋撮像では、画像内に例えばソフトウェアによって含められた軟組織領域（軟組織フィルタ）を有することが可能である。
【００８４】
本発明およびその好ましい実施形態によるＣＣＤセンサは、非常に高いダイナミクスを有する１６ビットの画像データを画素内に生成し、そのような画像データの構造は、図２に例として示されている。図示のように、２バイトは、画素の灰色度レベルを表すために必要である。データ・フローで生じる最初のバイトは、下位８ビット（ＡＤ０〜ＡＤ７）を含み、次に来るバイトは、上位８ビット（ＡＤ８〜ＡＤＤ１）を含む。Ａ／Ｄ変換自体は、１４ビット変換である。Ａ／Ｄ変換のこのビット・カウントは、システム自体の雑音が非常に低いということで正当化できる。
【００８５】
したがって、本発明およびその好ましい実施形態によるＣＣＤセンサは、限定されたダイナミック・レンジおよび飽和状態からの緩慢な回復という問題を解決する。１４ビット変換を使用するとともに、システム雑音を低レベルに保つことにより、Ａ／Ｄ変換器のワン・ステップがＣＣＤセンサの出力増幅器の雑音レベルに対応する理想的状態が達成される。最終画像の信号対雑音比は、Ｘ線ビームの量子雑音によって決定される。通常の撮像状態では、１６ビット画素値の２つの最上位ビット（ＡＤＤ１およびＡＤＤ０）は、ゼロとすることができる。
【００８６】
しかし、２つの状態で例外が発生する。本発明とその好ましい実施形態による自動利得制御の機能は、放射線量が多い場合に、ＣＣＤセンサ画素のビニングを、レジスタ方向のビニングがより少ない画素を一体にビニングすることによって行われる形に変換する。同じ状態のままでいる状況では、連続する画素の標本値は、ＦＰＧＡ装置内で加算されうる。したがって、４倍ビニングは、例えば２倍＋２倍の形に、最悪の場合、１倍＋１倍＋１倍＋１倍の形に変更されうる。この状況では、１６ビット画素の値は、４つの１４ビット値が互いに加算されたときに、０×ＦＦＤに近づく。しかし、ＡＧＣ装置は、これをすべて単独で処理することができる。この加算状況では、加算演算の回数に対応して相殺される暗電流の量は、信号から減じられうる。
【００８７】
技術開発で本発明の基本概念が様々な方法で実施されうることが、当業者には明らかである。したがって、本発明およびその好ましい実施形態は、上述の例に限定されないが、特許請求の範囲内で変化しうる。
【図面の簡単な説明】
【００８８】
【図１】好ましい一実施形態よる、ダイナミクスを増大させるための装置を示す図である。
【図２】画像データの構造を示す図である。
【図３】撮像を行う方法と撮像中にＦＰＧＡ装置のＡＧＣ機能を制御する論理とを例として示す図である。
【図４】使用されるＣＣＤセンサの容量を処理する典型的な電荷を示す表である。
【図５】電子電荷を転送することができるすべてのユニットの電荷容量分布を例として示す図である。
【図６】４チップＣＣＤセンサおよびその制御ブロックを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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