(57)【特許請求の範囲】
【請求項１】
いずれか一つのリファレンスクロック信号を基準として９０度、１８０度、２７０度の位相差を有する同じ周波数の第１から第４のリファレンスクロック信号が入力される複数の遅延パスと、
前記リファレンスクロック信号の周波数に基づいて、前記複数の遅延パスのうち、前記リファレンスクロック信号の周波数に対応する遅延パスを選択するスイッチ部と、
前記スイッチ部が選択した遅延パスにより、位相差が変更された前記第１から第４のリファレンスクロック信号から所定の位相差を有する複数のクロック出力信号を生成する位相補間回路と
を備え、
前記複数の遅延パスは、
第１及び第３のリファレンスクロック信号をバッファして出力する第１の遅延パスと、
第１及び第３のリファレンスクロック信号をバッファした後に所定の遅延を与えて出力する第２の遅延パスと、
第１及び第３のリファレンスクロック信号をバッファした後に前記第２の遅延パスで与えられる遅延に対して２倍の遅延を与えて出力する第３の遅延パスと、
第２及び第４のリファレンスクロック信号をバッファして出力する第４の遅延パスと、
第２及び第４のリファレンスクロック信号をバッファした後に前記第２の遅延パスで与えられる遅延と同じ遅延を与えて出力する第５の遅延パスと、
第２及び第４のリファレンスクロック信号をバッファした後に前記第２の遅延パスで与えられる遅延に対して２倍の遅延を与えて出力する第６の遅延パスと
を含み、
前記スイッチ部は、
前記第１の遅延パス及び前記第２の遅延パスの出力と、前記第１の遅延パス及び前記第３の遅延パスの出力とのいずれかを前記第１から第４のリファレンスクロック信号の周波数に基づいて選択して前記位相補間回路へ出力し、前記第４の遅延パス及び前記第５の遅延パスの出力と、前記第４の遅延パス及び前記第６の遅延パスの出力とのいずれかを前記第１から第４のリファレンスクロック信号の周波数に基づいて選択して前記位相補間回路へ出力する
ことを特徴とする多相クロック発生回路。
【請求項２】
前記スイッチ部は、複数のパススイッチを有し、
前記パススイッチは、前記複数の遅延パスごとに設けられ、該遅延パスと前記位相補間回路との間を接続するか否かを切り替える
ことを特徴とする請求項１に記載に多相クロック発生回路。
【請求項３】
いずれか一つのリファレンスクロック信号を基準として９０度、１８０度、２７０度の位相差を有する同じ周波数の第１から第４のリファレンスクロック信号が入力される複数の遅延パスを備える多相クロック発生回路における多相クロック発生方法であって、
前記リファレンスクロック信号の周波数に基づいて、前記複数の遅延パスのうち、前記リファレンスクロック信号の周波数に対応する遅延パスを選択する選択ステップと、
前記選択ステップにおいて選択した遅延パスにより、位相差が変更された前記第１から第４のリファレンスクロック信号から所定の位相差を有する複数のクロック出力信号を生成する位相補間ステップと
を有し、
前記複数の遅延パスは、
第１及び第３のリファレンスクロック信号をバッファして出力する第１の遅延パスと、
第１及び第３のリファレンスクロック信号をバッファした後に所定の遅延を与えて出力する第２の遅延パスと、
第１及び第３のリファレンスクロック信号をバッファした後に前記第２の遅延パスで与えられる遅延に対して２倍の遅延を与えて出力する第３の遅延パスと、
第２及び第４のリファレンスクロック信号をバッファして出力する第４の遅延パスと、
第２及び第４のリファレンスクロック信号をバッファした後に前記第２の遅延パスで与えられる遅延と同じ遅延を与えて出力する第５の遅延パスと、
第２及び第４のリファレンスクロック信号をバッファした後に前記第２の遅延パスで与えられる遅延に対して２倍の遅延を与えて出力する第６の遅延パスと
を含み、
前記選択ステップでは、
前記第１の遅延パス及び前記第２の遅延パスの出力と、前記第１の遅延パス及び前記第３の遅延パスの出力とのいずれかを前記第１から第４のリファレンスクロック信号の周波数に基づいて選択し、前記第４の遅延パス及び前記第５の遅延パスの出力と、前記第４の遅延パス及び前記第６の遅延パスの出力とのいずれかを前記第１から第４のリファレンスクロック信号の周波数に基づいて選択し、選択した出力から所定の位相差を有する複数のクロック出力信号を生成する
ことを特徴とする多相クロック発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロック発生回路、及び多相クロック発生方法に関する。
【背景技術】
【０００２】
ＬＳＩ間などでデジタル信号を送受信するためには、受信側で各データビットを正しいタイミングで判定する必要がある。そのため、データを送信する信号とは別にタイミング信号（クロック信号）を送信する信号線を設けることが多い。しかし、データ信号線に沿ってタイミング信号線を設ける必要があり、基板上の占有面積が増大するなどの問題が生じる。
【０００３】
そこで、近年の高速シリアル伝送では、タイミング信号線を設けずに、送信側がデータ信号にタイミング信号を重畳して送信し、受信側がデータ信号のエッジ等を検出し、内部のリファレンスクロックの位相を調整することで、タイミング情報を再生している。このプロセスを、一般にクロック・データ・リカバリ（Clock Data Recovery：ＣＤＲ）という。また、クロック・データ・リカバリのために受信側に設けられる回路をＣＤＲ回路という。
【０００４】
ＣＤＲ回路の主な構成方式には、位相同期（Phase-Locked Loop：ＰＬＬ）方式、リングオシレータ方式、位相補間方式などがある。それぞれの方式には一長一短があるが、近年、伝送方式が向上するにつれて、位相補間方式を採用する事例が増えている（特許文献１）。
図１１は、ＣＤＲ回路に設けられる多相クロック発生回路９の構成例を示す回路図である。同図に示すように、多相クロック発生回路９は、４相−８相変換回路９１と、位相選択回路９２と、ＣＤＲ制御回路９３とを具備している。
【０００５】
４相−８相変換回路９１には、外部より基準のリファレンスクロックＩＮ０００と、リファレンスクロックＩＮ０００に対して、９０°、１８０°、２７０°の位相差を有し、かつ同じ周波数を有するリファレンスクロックＩＮ０９０、ＩＮ１８０、ＩＮ２７０が入力される。４相−８相変換回路９１は、入力される４つのリファレンスクロックに基づいて、入力されるリファレンスクロックと同じ周波数を有し、位相が異なる８つのクロック信号ＯＵＴ０〜ＯＵＴ７を出力する。４相−８相変換回路９１は、バッファ９１１−１〜９１１−４と、遅延バッファ９１２−１〜９１２−４と、位相補間回路（Phase Interpolator：ＰＩ）９１３−１〜９１３−４とを備えている。
【０００６】
リファレンスクロックＩＮ０００、ＩＮ１８０は、バッファ９１１−１を介して、位相補間回路９１３−１と位相補間回路９１３−４とに入力される。また、リファレンスクロックＩＮ０００、ＩＮ１８０は、バッファ９１１−２及び遅延バッファ９１２−１、９１２−２を介して、位相補間回路９１３−１と位相補間回路９１３−２とに入力される。リファレンスクロックＩＮ０００、ＩＮ１８０は、遅延バッファ９１２−１、９１２−２を通過する際に４５°の位相差に相当する遅延が加えられる。
【０００７】
リファレンスクロックＩＮ０９０、ＩＮ２７０は、バッファ９１１−３を介して、位相補間回路９１３−２と位相補間回路９１３−３とに入力される。また、リファレンスクロックＩＮ０９０、ＩＮ２７０は、バッファ９１１−４及び遅延バッファ９１２−３、９１２−４を介して、位相補間回路９１３−３と位相補間回路９１３−４とに入力される。リファレンスクロックＩＮ０９０、ＩＮ２７０は、遅延バッファ９１２−３、９１２−４を通過する際に４５°の位相差に相当する遅延が加えられる。
【０００８】
位相補間回路９１３−１〜９１３−４は、それぞれがバッファ９１１−１〜９１１−４及び遅延バッファ９１２−１〜９１２−４を介して入力されたリファレンスクロックを合成し、位相が異なる８つのクロック信号ＯＵＴ０〜ＯＵＴ７を出力する。
【０００９】
位相選択回路９２は、セレクタ回路９２１と、位相補間回路９２２−１〜９２２−４とを備えている。セレクタ回路９２１は、ＣＤＲ制御回路９３の制御に応じて、４相−８相変換回路９１から入力される８つのクロック信号ＯＵＴ０〜ＯＵＴ７から、位相補間回路９２２−１〜９２２−４それぞれに入力するクロック信号の組合せを選択する。位相補間回路９２２−１〜９２２−４は、セレクタ回路９２１から入力された組合せのクロック信号を合成して、位相の異なる８つのクロック信号ＣＬＫ０００〜ＣＬＫ３１５を出力する。
ＣＤＲ制御回路９３は、ＣＤＲ回路において、サンプリングされたエッジサンプルとデータサンプルとに基づいて、位相選択回路９２が出力するクロック信号ＣＬＫ００〜ＣＬＫ３１５の位相を制御する制御信号ＳＥＬＣ、ＳＥＬＰを位相選択回路９２に出力する。
【００１０】
このように、多相クロック発生回路９は、２つの位相の異なる信号から中間的な位相を有する信号を生成する位相補間回路９１３−１〜９１３−４、９２２−１〜９２２−４の機能を利用した回路である。出力段の位相補間回路９２２−１〜９２２−４では、入力されるクロック信号の組合せにより、連続したクロックの位相を作り出している。
これらの位相補間回路では、入力される２つのクロック信号を合成して中間的な位相を有するクロック信号を生成しているため、位相補間回路を設計する際に定めた動作周波数に応じて、位相補間回路を構成するトランジスタのサイズ（幅（Ｗ）／長さ（Ｌ））と、位相補間回路に入力するクロック信号の立ち上がり及び立ち下がりに要する時間を最適化する必要があった。このため、一つの位相補間回路で複数の動作周波数に対応することが困難であった。
【００１１】
これに対して、多相クロック発生回路９を動作周波数の高い方に合わせて設計を行い、低い動作周波数で用いる際には、後段に分周回路を設けることで対応をすることが行われていた。
図１２は、複数の動作周波数に対応した多相クロック発生回路９Ａの構成例を示す回路図である。同図に示すように、多相クロック発生回路９Ａは、多相クロック発生回路９の後段に１／２分周回路９４を設けた構成になっている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−０９７３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、多相クロック発生回路に分周回路を追加する場合、８相クロック信号を出力する多相クロック発生回路では、８個分の分周回路が必要となり、回路の実装面積の増加や、消費電力の増加などを招いてしまうという問題があった。
また、位相補間回路の特徴として、一般的に、設計値の動作周波数に対して、入力するクロック信号の周波数を下げてしまうと、入力される２つのクロック信号の位相差が大きくなるために出力波形の歪みが大きくなり、最悪の場合、出力波形に段が生じジッタ特性が低下するなどの問題がある。
【００１４】
図１３は、位相補間回路における出力波形の歪みの例を示す波形図である。ここでは、位相補間回路における設計値の動作周波数が２．５［ＧＨｚ］であり、出力信号の周波数（ｆｏｕｔ）を２．５［ＧＨｚ］にした場合と、出力信号の周波数（ｆｏｕｔ）を１．２５［ＧＨｚ］にした場合とについて説明する。図１３（Ｂ）は、図１３（Ａ）に対して入力する信号の波形をなまらせている。
図１３（Ａ）では、ｆｏｕｔ＝１．２５［ＧＨｚ］とした場合に、信号変化の途中に段が生じていることが分かる。また、図１３（Ｂ）では、信号変化の途中に生じる段を低減させるために信号の波形をなまらせているが、段は残りジッタ特性を低下させてしまっている。
【００１５】
本発明は、上記問題を解決すべくなされたもので、その目的は、回路規模の増加を抑えかつ出力信号のジッタ特性を低下させずに、複数の動作周波数に対応できる多相クロック発生回路、及び多相クロック発生方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記問題を解決するために、本発明は、位相の異なる複数のリファレンスクロック信号が入力され、該リファレンスクロック信号が取り得る複数の周波数ごとに設けられた遅延パスであって該リファレンスクロック信号に対して予め定められた位相差を生じさせる複数の遅延パスと、前記リファレンスクロック信号の周波数に基づいて、前記複数の遅延パスのうち、前記リファレンスクロック信号の周波数に対応する遅延パスを選択するスイッチ部と、前記スイッチ部が選択した遅延パスにより、位相差が変更された前記複数のリファレンスクロック信号から所定の位相差を有する複数のクロック出力信号を生成する位相補間回路とを備えることを特徴とする多相クロック発生回路である。
【００１７】
また、本発明は、位相の異なる複数のリファレンスクロック信号が入力され、該リファレンスクロック信号が取り得る複数の周波数ごとに設けられた遅延パスであって該リファレンスクロック信号に対して予め定められた位相差を生じさせる複数の遅延パスを備える多相クロック発生回路における多相クロック発生方法であって、前記リファレンスクロック信号の周波数に基づいて、前記複数の遅延パスのうち、前記リファレンスクロック信号の周波数に対応する遅延パスを選択する選択ステップと、前記選択ステップにおいて選択した遅延パスにより、位相差が変更された前記複数のリファレンスクロック信号から所定の位相差を有する複数のクロック出力信号を生成する位相補間ステップとを有することを特徴とする多相クロック発生方法である。
【発明の効果】
【００１８】
この発明によれば、リファレンスクロック信号が取り得る周波数ごとに設けられた遅延パスのうち、入力されたリファレンスクロック信号の周波数に対応する遅延パスを選択し、選択した遅延パスを用いて位相を変更させたリファレンスクロック信号を位相補間回路に入力する。これにより、入力された複数のリファレンスクロック信号の周波数に応じた位相差を各リファレンスクロック信号に与えることで、位相補間回路に入力するリファレンスクロック信号の位相差を一定にすることができ、信号変化の途中で段が生じることを防ぎ、出力信号のジッタ特性の低下を抑制することができる。また、分周回路等を設けずに複数の周波数に対応することができるので、回路規模の増加を抑えることができる。
【図面の簡単な説明】
【００１９】
【図１】本実施形態におけるＣＤＲ回路１の構成を示す概略ブロック図である。
【図２】本実施形態における多相クロック発生回路１１の構成例を示す回路図である。
【図３】本実施形態における位相補間回路１１４−１〜１１４−４の構成例を示す回路図である。
【図４】本実施形態における位相補間回路１５２−１〜１５２−４のブロック図及び入出力波形図である。
【図５】本実施形態における位相補間回路１５２の構成例を示す回路図である。
【図６】本実施形態における多相クロック発生回路１１が動作周波数２．５［ＧＨｚ］において動作するときの状態を示す概略図である。
【図７】本実施形態における４相−８相変換回路１１の入力信号及び出力信号の概要を示す図である。
【図８】本実施形態における制御信号（信号ＳＥＬＣ、信号ＳＥＬＰ）の組合せを示す図である。
【図９】本実施形態における位相選択回路１５０が出力するクロック出力信号の波形変化の概要を示す図である。
【図１０】本実施形態における多相クロック発生回路１１が動作周波数１．２５［ＧＨｚ］において動作するときの状態を示す概略図である。
【図１１】ＣＤＲ回路に設けられる多相クロック発生回路９の構成例を示す回路図である。
【図１２】複数の動作周波数に対応した多相クロック発生回路９Ａの構成例を示す回路図である。
【図１３】位相補間回路における出力波形の歪みの例を示す波形図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して、本発明の実施形態における多相クロック発生回路、及び多相クロック発生方法を説明する。
【００２１】
図１は、本実施形態におけるＣＤＲ回路１の構成を示す概略ブロック図である。同図に示すように、ＣＤＲ回路１には、外部からシリアルデータ及び周波数切替信号が入力され、受信側の装置に設けられたＰＬＬ回路２から４相のリファレンスクロック信号が入力される。４相のリファレンスクロック信号は、位相の基準となる１つのリファレンスクロック信号と、当該リファレンスクロック信号に対して９０°、１８０°、２７０°の位相差を有する３つのリファレンスクロック信号とからなる。ＣＤＲ回路１は、４相のレファレンスクロック信号、周波数切替信号、及びシリアルデータに基づいて、シリアルデータのエッジを検出し、シリアルデータに含まれるデータビットを読み出し、読み出したデータビットをリカバリデータとして出力する。周波数切替信号は、入力されるリファレンスクロック信号の周波数を示す信号である。
【００２２】
ＣＤＲ回路１は、多相クロック発生回路１１と、サンプラー回路１２と、ＣＤＲ制御回路１３とを具備している。
多相クロック発生回路１１は、ＣＤＲ制御回路１３から入力される制御信号と、４相のリファレンスクロック信号と、周波数切替信号とに基づいて、４相のデータクロック信号及び４相のエッジクロック信号としての８相のクロック出力信号を生成する。
サンプラー回路１２は、多相クロック発生回路１１が生成された８相のクロック出力信号（リカバリクロック信号）を用いて、受信したシリアルデータをサンプリングし、エッジサンプルとデータサンプルとを出力する。データサンプルは、リカバリデータとして外部に出力される。
ＣＤＲ制御回路１３は、サンプラー回路１２が出力するエッジサンプルとデータサンプルとに基づいて、シリアルデータをサンプリングするための最適なリカバリクロック信号の位相を決定する。また、ＣＤＲ制御回路１３は、決定した位相に一致するリカバリクロック信号が多相クロック発生回路１１において生成されるように、制御信号を多相クロック発生回路１１に出力する。
【００２３】
図２は、本実施形態における多相クロック発生回路１１の構成例を示す回路図である。同図に示すように、多相クロック発生回路１１は、４相−８相変換回路１１０と、位相選択回路１５０とを備えている。本実施形態では、多相クロック発生回路１１が、２．５［ＧＨｚ］の動作周波数と、１．２５［ＧＨｚ］の動作周波数との２つの動作周波数に対応する構成について説明する。
【００２４】
４相−８相変換回路１１０は、入力される４相のリファレンスクロック信号及び周波数切替信号に基づいて、８相のクロック信号ＯＵＴ０〜ＯＵＴ７を出力する。以下、４相のリファレンスクロック信号のうち、基準とするクロックをクロック信号ＩＮ０００といい、クロック信号ＩＮ０００に対して９０°、１８０°、２７０°の位相差を有するリファレンスクロック信号をクロック信号ＩＮ０９０、ＩＮ１８０、ＩＮ２７０という。
４相−８相変換回路１１０は、バッファ１１１−１〜１１１−４と、遅延バッファ１１２−１〜１１２−１０と、スイッチ１１３−１〜１１３−６と、位相補間回路１１４−１〜１１４−４とを有している。なお、スイッチ１１３−１〜１１３−６は、Ｐ型チャネルＭＯＳトランジスタを用いて構成したパススイッチであり、スイッチ部を構成している。
【００２５】
バッファ１１１−１は、入力されるクロック信号ＩＮ０００、ＩＮ１８０をスイッチ１１３−１に出力する。スイッチ１１３−１は、周波数切替信号によりオンとオフとが切り替えられ、オンの場合、バッファ１１１−１から入力されるクロック信号ＩＮ０００、ＩＮ１８０を位相補間回路１１４−１と位相補間回路１１４−４とに出力し、オフの場合、バッファ１１１−１と、位相補間回路１１４−１及び位相補間回路１１４−４との間を遮断する。
【００２６】
バッファ１１１−２は、入力されるクロック信号ＩＮ０００、ＩＮ１８０を遅延バッファ１１２−１に出力する。遅延バッファ１１２−１は、バッファ１１１−２から入力されるクロック信号ＩＮ０００、ＩＮ１８０に遅延を加えて、遅延を加えたクロック信号ＩＮ０００、ＩＮ１８０を遅延バッファ１１２−２と遅延バッファ１１２−３とに出力する。
【００２７】
遅延バッファ１１２−２は、遅延バッファ１１２−１から入力されるクロック信号ＩＮ０００、ＩＮ１８０に更に遅延を加え、遅延を加えたクロック信号ＩＮ０００、ＩＮ１８０をスイッチ１１３−２に出力する。スイッチ１１３−２は、周波数切替信号によりオンとオフとが切り替えられ、オンの場合、遅延バッファ１１２−２から入力されるクロック信号ＩＮ０００、ＩＮ１８０を位相補間回路１１４−１及び位相補間回路１１４−２に出力し、オフの場合、遅延バッファ１１２−２と、位相補間回路１１４−１及び位相補間回路１１４−２との間を遮断する。
【００２８】
遅延バッファ１１２−３は、遅延バッファ１１２−１から入力されるクロック信号ＩＮ０００、ＩＮ１８０に更に遅延を加え、遅延を加えたクロック信号ＩＮ０００、ＩＮ１８０を、遅延バッファ１１２−４、１１２−５を介してスイッチ１１３−３に出力する。スイッチ１１３−３は、周波数切替信号によりオンとオフとが切り替えられ、オンの場合、遅延バッファ１１２−５から入力されるクロック信号ＩＮ０００、ＩＮ１８０を位相補間回路１１４−１及び位相補間回路１１４−２に出力し、オフの場合、遅延バッファ１１２−５と、位相補間回路１１４−１及び位相補間回路１１４−２との間を遮断する。
【００２９】
バッファ１１１−３は、入力されるクロック信号ＩＮ０９０、ＩＮ２７０をスイッチ１１３−４に出力する。スイッチ１１３−４は、周波数切替信号によりオンとオフとが切り替えられ、オンの場合、バッファ１１１−３から入力されるクロック信号ＩＮ０９０、ＩＮ２７０を位相補間回路１１４−２と位相補間回路１１４−３とに出力し、オフの場合、バッファ１１１−３と、位相補間回路１１４−２及び位相補間回路１１４−３との間を遮断する。
【００３０】
バッファ１１１−４は、入力されるクロック信号ＩＮ０９０、ＩＮ２７０を遅延バッファ１１２−６に出力する。遅延バッファ１１２−６は、バッファ１１１−４から入力されるクロック信号ＩＮ０９０、ＩＮ２７０に遅延を加えて、遅延を加えたクロック信号ＩＮ０９０、ＩＮ２７０を遅延バッファ１１２−７と遅延バッファ１１２−８とに出力する。
【００３１】
遅延バッファ１１２−７は、遅延バッファ１１２−６から入力されるクロック信号ＩＮ０９０、ＩＮ２７０に更に遅延を加え、遅延を加えたクロック信号ＩＮ０９０、ＩＮ２７０をスイッチ１１３−５に出力する。スイッチ１１３−５は、周波数切替信号によりオンとオフとが切り替えられ、オンの場合、遅延バッファ１１２−７から入力されるクロック信号ＩＮ０９０、ＩＮ２７０を位相補間回路１１４−３及び位相補間回路１１４−４に出力し、オフの場合、遅延バッファ１１２−７と、位相補間回路１１４−３及び位相補間回路１１４−４との間を遮断する。
【００３２】
遅延バッファ１１２−８は、遅延バッファ１１２−１から入力されるクロック信号ＩＮ０９０、ＩＮ２７０に更に遅延を加え、遅延を加えたクロック信号ＩＮ０９０、ＩＮ２７０を、遅延バッファ１１２−９、１１２−１０を介してスイッチ１１３−６に出力する。スイッチ１１３−６は、周波数切替信号によりオンとオフとが切り替えられ、オンの場合、遅延バッファ１１２−１０から入力されるクロック信号ＩＮ０９０、ＩＮ２７０を位相補間回路１１４−３及び位相補間回路１１４−４に出力し、オフの場合、遅延バッファ１１２−１０と、位相補間回路１１４−３及び位相補間回路１１４−４との間を遮断する。
【００３３】
バッファ１１１−１〜１１１−４は、ＣＭＬ（Current Mode Logic）で構成されたバッファであり、スイッチ１１３−１〜１１３−６におけるオン・オフを切り替える際に生じるスイッチングノイズの伝播を防止するために設けられている。なお、スイッチ１１３−１〜１１３−６のスイッチングノイズの影響が小さい場合は省略してもよい。
【００３４】
遅延バッファ１１２−１〜１１２−１０は、それぞれが同じ遅延量を有している。
バッファ１１１−２、遅延バッファ１１２−１、遅延バッファ１１２−２を経由して位相補間回路１１４−１及び位相補間回路１１４−２に到達する遅延パスは、２．５［ＧＨｚ］の動作周波数に対して４５°の位相に相当する遅延を、クロック信号ＩＮ０００、ＩＮ１８０に加える。
バッファ１１１−２、遅延バッファ１１２−１、遅延バッファ１１２−３〜１１２−５を経由して位相補間回路１１４−１及び位相補間回路１１４−２に到達する遅延パスは、１．２５［ＧＨｚ］の動作周波数に対して４５°の位相に相当する遅延を、クロック信号ＩＮ０００、ＩＮ１８０に加える。
【００３５】
バッファ１１１−４、遅延バッファ１１２−６、遅延バッファ１１２−７を経由して位相補間回路１１４−３及び位相補間回路１１４−４に到達する遅延パスは、２．５［ＧＨｚ］の動作周波数に対して４５°の位相に相当する遅延を、クロック信号ＩＮ０９０、ＩＮ２７０に加える。
バッファ１１１−４、遅延バッファ１１２−６、遅延バッファ１１２−８〜１１２−１０を経由して位相補間回路１１４−３及び位相補間回路１１４−４に到達する遅延パスは、１．２５［ＧＨｚ］の動作周波数に対して４５°の位相に相当する遅延を、クロック信号ＩＮ０９０、ＩＮ２７０に加える。
【００３６】
スイッチ１１３−１〜１１３−６は、入力されるクロック信号ＩＮ０００〜ＩＮ２７０の周波数が２．５［ＧＨｚ］の場合、すなわち動作周波数が２．５［ＧＨｚ］の場合、周波数切替信号により、スイッチ１１３−１、１１３−２、１１３−４、１１４−５がオンになり、スイッチ１１３−３、１１３−６がオフになる。これに対して、入力されるクロック信号ＩＮ０００〜ＩＮ２７０の周波数が１．２５［ＧＨｚ］の場合、すなわち動作周波数が１．２５［ＧＨｚ］の場合、周波数切替信号により、スイッチ１１３−１、１１３−３、１１３−４、１１３−６がオンになり、スイッチ１１３−２、１１３−３がオフになる。
【００３７】
位相補間回路１１４−１には、スイッチ１１３−１を介してクロック信号ＩＮ０００、ＩＮ１８０が入力されると共に、スイッチ１１３−２又はスイッチ１１３−３を介して４５°の遅延を加えられたクロック信号ＩＮ０００、ＩＮ１８０が入力される。
位相補間回路１１４−１は、クロック信号ＩＮ０００と、４５°の遅延を加えられたクロック信号ＩＮ０００とを合成し、クロック信号ＯＵＴ０として出力する。また、位相補間回路１１４−１は、クロック信号ＩＮ１８０と、４５°の遅延を加えられたクロック信号ＩＮ１８０とを合成し、クロック信号ＯＵＴ４として出力する。
【００３８】
位相補間回路１１４−２には、スイッチ１１３−２又はスイッチ１１３−３を介して４５°の遅延を加えられたクロック信号ＩＮ０００、ＩＮ１８０が入力されると共に、スイッチ１１３−４を介してクロック信号ＩＮ０９０、ＩＮ２７０が入力される。
位相補間回路１１４−２は、４５°の遅延を加えられたクロック信号ＩＮ０００と、クロック信号ＩＮ０９０とを合成し、クロック信号ＯＵＴ１として出力する。また、位相補間回路１１４−２は、４５°の遅延を加えられたクロック信号ＩＮ１８０と、クロック信号ＩＮ２７０とを合成し、クロック信号ＯＵＴ５として出力する。
【００３９】
位相補間回路１１４−３には、スイッチ１１３−４を介してクロック信号ＩＮ０９０、ＩＮ２７０が入力されると共に、スイッチ１１３−５又はスイッチ１１３−６を介して４５°の遅延を加えられたクロック信号ＩＮ０９０、ＩＮ２７０が入力される。
位相補間回路１１４−３は、クロック信号ＩＮ９０と、４５°の遅延を加えられたクロック信号ＩＮ０９０とを合成し、クロック信号ＯＵＴ２として出力する。また、位相補間回路１１４−３は、クロック信号ＩＮ２７０と、４５°の遅延を加えられたクロック信号ＩＮ２７０とを合成し、クロック信号ＯＵＴ６として出力する。
【００４０】
位相補間回路１１４−４には、スイッチ１１３−５又はスイッチ１１３−６を介して４５°の遅延を加えられたクロック信号ＩＮ０９０、ＩＮ２７０が入力されると共に、スイッチ１１３−１を介してクロック信号ＩＮ０００、ＩＮ１８０が入力される。
位相補間回路１１４−４は、４５°の遅延を加えられたクロック信号ＩＮ０９０と、クロック信号ＩＮ１８０とを合成し、クロック信号ＯＵＴ３として出力する。また、位相補間回路１１４−４は、４５°の遅延を加えられたクロック信号ＩＮ２７０と、クロック信号ＩＮ０００とを合成し、クロック信号ＯＵＴ７として出力する。
【００４１】
図３は、本実施形態における位相補間回路１１４−１〜１１４−４の構成例を示す回路図である。同図に示すように、位相補間回路１１４−１〜１１４−４（以下、位相補間回路１１４という）は、Ｎ型チャネルのＭＯＳトランジスタＴ１〜Ｔ４と、抵抗Ｒ１、Ｒ２と、電流源Ｉａ、Ｉｂとを有している。
ＭＯＳトランジスタＴ１、Ｔ３は、それぞれのドレインが共通に接続されて、抵抗Ｒ１を介して電源電位ＶＤＤに接続されている。ＭＯＳトランジスタＴ２、Ｔ４は、それぞれのドレインが共通に接続されて、抵抗Ｒ２を介して電源電位ＶＤＤに接続されている。
ＭＯＳトランジスタＴ１、Ｔ２は、それぞれのソースが共通に接続されて、電流源Ｉａを介して接地されている。ＭＯＳトランジスタＴ３、Ｔ４は、それぞれのソースが共通に接続されて、電流源Ｉｂを介して接地されている。
【００４２】
ＭＯＳトランジスタＴ１はゲートが入力端子Ａに接続されている。ＭＯＳトランジスタＴ２はゲートが入力端子ＡＢに接続されている。ＭＯＳトランジスタＴ３はゲートが入力端子Ｂに接続されている。ＭＯＳトランジスタＴ４はゲートが入力端子ＢＢに接続されている。
ＭＯＳトランジスタＴ１、Ｔ３の共通接続されたドレインと抵抗Ｒ１との間に出力端子ＯＵＴＢが接続されている。ＭＯＳトランジスタＴ２、Ｔ４の共通接続されたドレインと抵抗Ｒ２との間に出力端子ＯＵＴが接続されている。
【００４３】
ＭＯＳトランジスタＴ１、Ｔ３のゲート幅とゲート長との比（Ｗ１／Ｌ１）と、ＭＯＳトランジスタＴ２、Ｔ４のゲート幅とゲート長との比（Ｗ２／Ｌ２）とは、予め定められた第１の比（例えば、６：４）になっている。また、電流源Ｉａと電流源Ｉｂとが供給する電流も同様に、第１の比になっている。これにより、入力端子Ａから入力される信号と、入力端子Ｂから入力される信号とが第１の比に基づいて合成され、出力端子ＯＵＴＢか出力される。また、入力端子ＡＢから入力される信号と、入力端子ＢＢから入力される信号とが第１の比に基づいて合成され、出力端子ＯＵＴから出力される。
【００４４】
例えば、位相補間回路１１４−１において、入力端子Ａにはクロック信号ＩＮ０００が入力され、入力端子Ｂには４５°の遅延を加えられたクロック信号ＩＮ０００が入力され、入力端子ＡＢにはクロック信号ＩＮ１８０が入力され、入力端子ＢＢには４５°の遅延を加えられたクロック信号ＩＮ１８０が入力される。このとき、出力端子ＯＵＴＢからクロック信号ＯＵＴ０が出力され、出力端子ＯＵＴからクロック信号ＯＵＴ４が出力される。なお、位相補間回路の動作原理については、例えば、参考文献１に記載されているので、ここでは詳細な説明を省略する（参考文献１：William J. Dally, John W. Poulton著、黒田忠広訳、「デジタルシステム工学  応用編」、丸善、平成１５年３月、ｐ．７５９−ｐ．７６２）。
【００４５】
上述の構成により、４相−８相変換回路１１０は、遅延バッファ１１２−１〜１１２−１０がクロック信号ＩＮ０００、ＩＮ０９０、ＩＮ１８０、ＩＮ２７０それぞれに対して４５°の位相に対応する遅延を加えた信号を生成し、位相補間回路１１４−１〜１１４−４がクロック信号ＩＮ０００、ＩＮ０９０、ＩＮ１８０、ＩＮ２７０と、４５°の位相を有する４つのクロック信号とを波形合成することで、精度のよい８相のクロック信号ＯＵＴ０〜ＯＵＴ７を生成する。
【００４６】
図２に戻って、多相クロック発生回路１１の構成の説明を続ける。
位相選択回路１５０は、ＣＤＲ制御回路１３から入力される制御信号に基づいて、４相−８相変換回路１１０が出力するクロック信号ＯＵＴ０〜ＯＵＴ８からクロック出力信号ＣＬＫ０００〜ＣＬＫ３１５を生成する。また、位相選択回路１５０は、セレクタ回路１５１と、位相補間回路１５２−１〜１５２−４とを有している。ここで、ＣＤＲ制御回路１３から入力される制御信号は、位相選択回路１５０を制御する信号ＳＥＬＣと、位相補間回路１５２−１〜１５２−４を制御する信号ＳＥＬＰとを含んでいる。
【００４７】
セレクタ回路１５１は、ＣＤＲ制御回路１３から入力される信号ＳＥＬＣに基づいて、位相補間回路１５２−１〜１５２−４に対して、４相−８相変換回路１１０から出力されるクロック信号ＯＵＴ０〜ＯＵＴ８からクロック信号の４つの組合せを選択し、選択した４つの組合せのクロック信号を出力する。
【００４８】
具体的な組合せとして、セレクタ回路１５１は、クロック信号ＯＵＴ０、ＯＵＴ４、ＯＵＴ１、ＯＵＴ５の組合せを位相補間回路１５２−１に出力し、クロック信号ＯＵＴ１、ＯＵＴ５、ＯＵＴ２、ＯＵＴ６の組合せを位相補間回路１５２−２に出力し、クロック信号ＯＵＴ２、ＯＵＴ６、ＯＵＴ３、ＯＵＴ７の組合せを位相補間回路１５２−３に出力し、クロック信号ＯＵＴ３、ＯＵＴ７、ＯＵＴ４、ＯＵＴ０の組合せを位相補間回路１５２−４に出力する。
すなわち、セレクタ回路１５１は、クロック信号ＯＵＴ０、ＯＵＴ４と、クロック信号ＯＵＴ１、ＯＵＴ５と、クロック信号ＯＵＴ２、ＯＵＴ６と、クロック信号ＯＵＴ３、ＯＵＴ７とから順に異なる４つのクロック信号の組合せを、信号ＳＥＬＣに基づいて選択し、選択した組合せを各位相補間回路１５２−１〜１５２−４に出力する。
【００４９】
位相補間回路１５２−１〜１５２−４は、セレクタ回路１５１から入力される４つのクロック信号を、信号ＳＥＬＰに基づいて合成して出力する。
図４は、本実施形態における位相補間回路１５２−１〜１５２−４のブロック図及び入出力波形図である。図４（ａ）は、位相補間回路１５２−１〜１５２−４（以下、位相補間回路１５２という）を示すブロック図である。位相補間回路１５２は、２系統の位相の異なるクロック信号を入力し、入力されたクロック信号を補完し、中間の位相を作り出す回路である。図４（ｂ）は、位相補間回路１５２の入力波形と出力波形との概要を示す図である。同図に示すように、位相補間回路１５２は、信号ＳＥＬＰの示す値に応じた比で、入力された信号Ａと信号Ｂとを補完して、中間の位相の信号を作り出す。例えば、信号ＳＥＬＰ［１５：０］が（０／１６）を示すとき、信号Ａと信号Ｂとを１：０の比で合成する。すなわち、信号Ａを出力する。また、信号ＳＥＬＰ［１５：０］が（７／１６）を示すとき、信号Ａと信号Ｂとを１：１の比で合成する。
【００５０】
位相補間回路１５２は、セレクタ回路１５１によって４５°位相がずれた信号が常に入力され、これらの中間位相（遅延）の信号を信号ＳＥＬＰ［１５：０］に応じて１６段階で切り替えて出力する。位相補間回路１５２が出力する信号における位相の解像度は、１６段階（ステップ）で設計した場合、２．８１２５°／ステップ（＝４５°÷１６ステップ）である。ＣＤＲ回路１に対するシリアルデータの伝送速度が１０［Ｇｂｐｓ］の場合、１ＵＩ（Unit Interval）が１００［ｐｓ］であり、４５°＝５０［ｐｓ］となり、３．１２５［ｐｓ／ステップ］（＝５０［ｐｓ］÷１６ステップ）の刻みでクロックの位相を微調整することができる。
位相補間回路１５２には、位相が４５°異なるクロック信号を入力端子Ａ（ＡＢ）と入力端子Ｂ（ＢＢ）とに入力し、信号ＳＥＬＰ［１５：０］から生成される制御ビット（ＳＡ、ＳＢ）により、選択された位相の信号が出力端子ＯＵＴ（ＯＵＴＢ）から出力される。
【００５１】
図５は、本実施形態における位相補間回路１５２の構成例を示す回路図である。同図に示すように、位相補間回路１５２は、Ｎ型チャネルのＭＯＳトランジスタＭ１〜Ｍ４と、抵抗Ｒ３、Ｒ４と、スイッチ群ＳＷａ及び定電流源Ｕａからなる電流源ａと、スイッチ群ＳＷｂ及び定電流源Ｕｂからなる電流源ｂとを有している。
ＭＯＳトランジスタＭ１、Ｍ３は、それぞれのドレインが共通に接続されて、抵抗Ｒ３を介して電源電位ＶＤＤに接続されている。ＭＯＳトランジスタＭ２、Ｍ４は、それぞれのドレインが共通に接続されて、抵抗Ｒ４を介して電源電位ＶＤＤに接続されている。
ＭＯＳトランジスタＭ１、Ｍ２は、それぞれのソースが共通に接続されて、電流源ａを介して接地されている。ＭＯＳトランジスタＭ３、Ｍ４は、それぞれのソースが共通に接続されて、電流源ｂを介して接地されている。
【００５２】
ＭＯＳトランジスタＭ１はゲートが入力端子Ａに接続されている。ＭＯＳトランジスタＭ２はゲートが入力端子ＡＢに接続されている。ＭＯＳトランジスタＭ３はゲートが入力端子Ｂに接続されている。ＭＯＳトランジスタＭ４はゲートが入力端子ＢＢに接続されている。
ＭＯＳトランジスタＭ１、Ｍ３の共通接続されたドレインと抵抗Ｒ３との間に出力端子ＯＵＴＢが接続されている。ＭＯＳトランジスタＭ２、Ｍ４の共通接続されたドレインと抵抗Ｒ４との間に出力端子ＯＵＴが接続されている。
【００５３】
電流源ａは、１６個の単位電流源からなる定電流源Ｕａと、定電流源Ｕａが有する単位電流源のオン・オフを切り替える１６個の電流スイッチからなる電流スイッチ群ＳＷａとで構成されている。電流スイッチ群ＳＷａの各電流スイッチと、制御ビットＳＢ［１５：０］の各ビットとは一対一に対応しており、それぞれの電流スイッチは対応する制御ビットの値が１のときにオンし、０のときにオフする。
電流源ｂは、電流源ａと同様の構成を有しており、１６個の単位電流源からなる定電流源Ｕｂと、定電流源Ｕｂが有する単位電流源のオン・オフを切り替える１６個の電流スイッチからなる電流スイッチ群ＳＷｂとで構成されている。電流スイッチ群ＳＷｂの各電流スイッチと、制御ビットＳＡ［１５：０］の各ビットとは一対一に対応しており、それぞれの電流スイッチは対応する制御ビットの値が１のときにオンし、０のときにオフする。
【００５４】
位相補間回路１５２において、電流源ａ側に流れる電流の振幅と、電流源ｂ側に流れる電流の振幅とは制御ビットＳＡ、ＳＢによって制御され、２つの振幅の和は一定に保たれる。また、出力端子ＯＵＴの電位は、ＭＯＳトランジスタＭ２に流れる電流と、ＭＯＳトランジスタＭ４に流れる電流との和によって決定される。出力端子ＯＵＴＢの電位は、ＭＯＳトランジスタＭ１に流れる電流と、ＭＯＳトランジスタＭ３に流れる電流との和によって決定される。したがって、入力端子Ａ（ＡＢ）と入力端子Ｂ（ＢＢ）とに４５°の位相差を有するクロック信号が入力されると、制御ビットＳＡ、ＳＢにより定まる位相のクロック信号が出力端子ＯＵＴ（ＯＵＴＢ）から出力される。
ここで、本実施形態における信号ＳＥＬＰ（制御ビットＳＡ、ＳＢ）には、１６ビットのサーモメータコードを用いる。これにより、電流スイッチ群ＳＷａと電流スイッチ群ＳＷｂとにおいてオンになるスイッチの比で出力するクロック信号の位相を１６段階で切り替えることができる。
【００５５】
以下、多相クロック発生回路１１の動作を説明する。
図６は、本実施形態における多相クロック発生回路１１が動作周波数２．５［ＧＨｚ］において動作するときの状態を示す概略図である。同図に示すように、多相クロック発生回路１１には、基準のクロック信号ＩＮ０００と、クロック信号ＩＮ０００に対して９０°、１８０°、２７０°の位相差を有するクロック信号ＩＮ０９０、ＩＮ１８０、ＩＮ２７０との４つのリファレンスクロック信号が入力される。このとき、図６に示すように、２．５［ＧＨｚ］で動作させる場合、周波数切替信号によりスイッチ１１３−１、１１３−２、１１３−４、１１３−５をオンにし、スイッチ１１３−３、１１３−６をオフにする。
【００５６】
このとき、バッファ１１１−２、遅延バッファ１１２−１、１１２−２を経由して４５°の遅延を加えられたクロック信号ＩＮ０００、ＩＮ１８０が位相補間回路１１４−１及び位相補間回路１１４−２に入力される。また、バッファ１１１−４、遅延バッファ１１２−６、１１２−７を経由して４５°の遅延を加えられたクロック信号ＩＮ０９０、ＩＮ２７０が位相補間回路１１４−３及び位相補間回路１１４−４に入力される。
これにより、４相−８相変換回路１１０において、入力されたクロック信号ＩＮ０００に対して、４５°、１３５°、２２５°、３１５°の位相差を有するクロック信号が生成される。すなわち、４相のクロック信号から８相のクロック信号が生成される。
【００５７】
図７は、本実施形態における４相−８相変換回路１１０の入力信号及び出力信号の概要を示す図である。同図において、横軸は時間を示し、縦軸は各クロック信号の振幅を示す。同図に示すように、４相−８相変換回路１１０から出力されるクロック信号ＯＵＴ０〜ＯＵＴ７は、それぞれの周波数が同じであると共に、入力されたクロック信号ＩＮ０００〜ＩＮ２７０と同じ２．５［ＧＨｚ］となる。このクロック信号ＯＵＴ０〜ＯＵＴ７がサンプリングクロックの基になる。
クロック信号ＯＵＴ０を基準とした場合、入力されたリファレンスクロック信号において基準となるクロック信号ＩＮ０００に対して、Δｔの遅延を加えられたクロック信号ＯＵＴ０が出力される。このクロック信号ＯＵＴ０に対し、８分の１周期（Ｔ／８）ずつずれたクロック信号ＯＵＴ１〜ＯＵＴ７が出力される。
【００５８】
位相選択回路１５０は、ＣＤＲ制御回路１３から出力された制御信号に基づいて、４相−８相変換回路１１０から出力されたクロック信号ＯＵＴ０〜ＯＵＴ７から、シリアルデータをサンプリングする際に用いるサンプリングクロックを生成し、クロック出力信号ＣＬＫ０００〜ＣＬＫ３１５として出力する。
このとき、ＣＤＲ制御回路１３から出力される制御信号（信号ＳＥＬＣ、信号ＳＥＬＰ）は、図８に示すように変化する。図８は、本実施形態における制御信号（信号ＳＥＬＣ、信号ＳＥＬＰ）の組合せを示す図である。
【００５９】
信号ＳＥＬＣ＝（００００００１１）、信号ＳＥＬＰ＝（００…００００）の組合せを初期状態とする。このとき、例えば、位相補間回路１５２−１には、入力端子Ａから入力されるクロック信号ＯＵＴ０と、入力端子Ｂから入力されるクロック信号ＯＵＴ１であってクロック信号ＯＵＴ０に対して４５°の位相差を有するクロック信号ＯＵＴ１とが入力される。位相補間回路１５２−１は、信号ＳＥＬＰ＝（００…００００）の示す値に応じて、入力端子Ａの信号と、入力端子Ｂの信号とを１６：０で合成して出力する。すなわち、クロック信号ＯＵＴ０を出力する。
【００６０】
位相補間回路１５２は、信号ＳＥＬＰにおける「１」の数が増えると、出力する信号における入力端子Ｂの信号の割合を増加させ、信号ＳＥＬＰ＝（１１…１１１１）になると、入力端子Ａの信号と、入力端子Ｂの信号とを０：１６で合成した信号を出力する。ＣＤＲ制御回路１３は、信号ＳＥＬＰ＝（１１…１１１１）をするタイミングで、信号ＳＥＬＣを（００００００１１）から（０００００１１０）に変更する。
これにより、セレクタ回路１５１は、クロック信号ＯＵＴ１、ＯＵＴ５、ＯＵＴ２、ＯＵＴ６の組合せを位相補間回路１５２−１に出力し、クロック信号ＯＵＴ２、ＯＵＴ６、ＯＵＴ３、ＯＵＴ７の組合せを位相補間回路１５２−２に出力し、クロック信号ＯＵＴ３、ＯＵＴ７、ＯＵＴ４、ＯＵＴ０の組合せを位相補間回路１５２−３に出力し、クロック信号ＯＵＴ４、ＯＵＴ０、ＯＵＴ５、ＯＵＴ１の組合せを位相補間回路１５２−４に出力する。
【００６１】
このように、位相選択回路１５０は、信号ＳＥＬＰ［１５：０］による１ステップごとの遅延変化と、１６ステップごとに位相の組合せを切り替えることで、図９に示すように、クロック出力信号ＣＬＫ０００〜ＣＬＫ３１５の位相（遅延）を３６０°に亘って、２．８１２５°刻みで切り替えることができる。図９には、本実施形態における位相選択回路１５０が出力するクロック出力信号の波形変化の概要が示されている。
また、出力クロックの位相を３６０°に亘って、２．８１２５°刻みで切り替える際、信号ＳＥＬＣと信号ＳＥＬＰとは、図８に示した組合せパターンで順に遷移する。
【００６２】
図１０は、本実施形態における多相クロック発生回路１１が動作周波数１．２５［ＧＨｚ］において動作するときの状態を示す概略図である。同図に示すように、多相クロック発生回路１１には、基準のクロック信号ＩＮ０００と、クロック信号ＩＮ０００に対して９０°、１８０°、２７０°の位相差を有するクロック信号ＩＮ０９０、ＩＮ１８０、ＩＮ２７０との４つのリファレンスクロック信号が入力される。このとき、図８に示すように、１．２５［ＧＨｚ］で動作させる場合、周波数切替信号によりスイッチ１１３−１、１１３−３、１１３−４、１１３−６をオンにし、スイッチ１１３−２、１１３−５をオフにする。
【００６３】
周波数切替信号に応じて、スイッチ１１３−１〜１１３−６を切り替えることにより、クロック信号ＩＮ０００、ＩＮ１８０がバッファ１１１−２を介して位相補間回路１１４−１及び位相補間回路１１４−２に入力されるまでの遅延パスにおけるバッファの段数が、３段から５段に切り替えられる。これにより、クロック信号ＩＮ０００、ＩＮ１８０に対して、１．２５［ＧＨｚ］における４５°の位相に相当する１００［ｐｓ］の遅延が加えられて、位相補間回路１１４−１及び位相補間回路１１４−２に入力される。同様に、クロック信号ＩＮ０９０、ＩＮ２７０に対して、１．２５［ＧＨｚ］における４５°の位相に相当する１００［ｐｓ］の遅延が加えられて、位相補間回路１１４−３及び位相補間回路１１４−４に入力される。
【００６４】
このように、４相−８相変換回路１１０において、入力するクロック信号の周波数に応じて、内部に設けられている遅延パスを切り替えて用いることにより、クロック信号の周波数が１．２５［ＧＨｚ］である場合にも、クロック信号ＩＮ０００に対して、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°の位相差を有するクロック信号を生成することができる。
【００６５】
上述のように、本実施形態における多相クロック発生回路１１は、伝送レート１０［Ｇｂｐｓ］で使用する周波数２．５［ＧＨｚ］に最適化された遅延パス（バッファ１１１−２→遅延バッファ１１２−１→遅延バッファ１１２−２、及びバッファ１１１−４→遅延バッファ１１２−６→遅延バッファ１１２−７）を有する。また、多相クロック発生回路１１は、伝送レート５［Ｇｂｐｓ］で使用する周波数１．２５［ＧＨｚ］に最適化された遅延パス（バッファ１１１−２→遅延バッファ１１２−１→遅延バッファ１１２−３〜１１２−５、及びバッファ１１１−４→遅延バッファ１１２−６→遅延バッファ１１２−８〜１１２−１０）を有する。
【００６６】
多相クロック発生回路１１は、外部より入力される周波数切替信号に基づいて、入力されるリファレンスクロック信号の周波数に応じて最適化された遅延パスからいずれかの遅延パスを選択することで、位相選択回路１５０の後段に分周回路や逓倍回路を設けることなく、複数のリファレンスクロック信号の周波数に対応した動作を行うことができる。
また、多相クロック発生回路１１は、設計の際に定めた位相差を有するクロック信号を位相補間回路１１４及び位相補間回路１５２に入力することができ、位相補間回路１１４及び位相補間回路１５２の出力波形に段を生じさせることなく、複数の周波数に対応した動作を行うことができる。
【００６７】
また、多相クロック発生回路１１は、４相−８相変換回路１１０において、複数の遅延パスを有することにより回路が増加しているが、スイッチ１１３−１〜１１３−６を用いて、動作に不要な出力を遮断しているので、消費電力の増加をほぼゼロ（０）に抑えることができる。
このように、本実施形態の多相クロック発生回路１１を用いることにより、位相補間回路を利用したクロック・データ・リカバリ回路に対する高速化及び幅広い動作周波数への対応の要求や、低消費電力や、面積増加の抑制などの要求を満たすことができる。
また、多相クロック発生回路１１を具備したＣＤＲ回路１は、動作速度に応じた位相差を有する複数のサンプリングクロック信号（クロック出力信号）を用いることができ、ＳＥＲＤＥＳなどの高速インターフェース回路の精度（速度）向上を図ることができる。
【００６８】
なお、本実施形態において、４相のリファレンスクロック信号を８相のリファレンスクロック信号に変換する構成を説明した。しかし、これに限ることなく、２相のリファレンスクロック信号を４相のリファレンスクロック信号に変換する２：４の構成や、２：８、４：４、４：１６などの変換を行う構成としてもよい。
また、本実施形態において、４相−８相変換回路１１０には、２つの周波数に合わせて最適化した遅延パスを設ける構成について説明したが、３つ以上の周波数に合わせて最適化した遅延パスを設けるようにしてもよい。
【符号の説明】
【００６９】
１…ＣＤＲ回路
２…ＰＬＬ回路
９，９Ａ，１１…多相クロック発生回路
１２…サンプラー回路
１３…ＣＤＲ制御回路
９１，１１０…４相−８相変換回路
９２，１５０…位相選択回路
９３，９３Ａ…ＣＤＲ制御回路
１１１−１，１１１−２，１１１−３，１１１−４，９１１−１，９１１−２，９１１−３，９１１−４…バッファ
１１２−１，１１２−２，１１２−３，１１２−４，１１２−５，１１２−６，１１２−７，１１２−８，１１２−９，１１２−１０，９１２−１，９１２−２，９１２−３，９１２−４…遅延バッファ
１１３−１，１１３−２，１１３−３，１１３−４，１１３−５，１１３−６…スイッチ
１１４，１１４−１，１１４−２，１１４−３、１１４−４，１５２，１５２−１，１５２−２，１５２−３，１５２−４，９１３−１，９１３−２，９１３−３，９１３−４，９２２−１，９２２−２，９２２−３，９２２−４…位相補間回路
１５１，９２１…セレクタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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