(57)【要約】  本開示は、1つ以上の「量子ワイヤ」が設けられ、1つ以上のトランジスタチャネルを形成することができ、かつ構成、形状または/および組成に関して最適化されるマイクロ電子デバイスに関する。本発明は、また、前記デバイスを製造する方法を使用し、この方法は、  支持体上に載る1つ以上の薄層に、少なくとも1つのトランジスタドレイン領域および少なくとも1つのトランジスタソース領域がそれぞれ形成されることが意図される、第1のブロックおよび第2のブロックと、第1のブロックを第2のブロックに接続する構造体とを形成する段階と、  構造体の表面に、第1のブロックの第1の領域を、第1の領域に面する第2のブロックの他の領域に接続するワイヤを形成する段階とを含む。
2008536323.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタチャネル、または複数の分岐を有するトランジスタチャネル、または複数のトランジスタチャネルを形成することができる1本以上のワイヤが設けられたマイクロ電子デバイスを製造する方法であって、
a)支持体上に載る1つ以上の薄層に、少なくとも1つのドレイン領域および少なくとも1つのソース領域がそれぞれ形成されることが意図される、少なくとも1つの第1のブロック(210)および少なくとも1つの第2のブロック(230)と、前記第1のブロック(210)を前記第2のブロック(230)に接続する少なくとも1つの構造体(205a)とを形成する段階と、
b)前記構造体(205a)の少なくとも1つの側部に、トランジスタチャネル、または複数の分岐を有するトランジスタチャネル、または複数のトランジスタチャネルを形成することができる、前記第1のブロック(210)の第1の領域と前記第2のブロック(230)の他の領域とを結合する1本以上のワイヤ(220a)を形成する段階と
を含むマイクロ電子デバイスを製造する方法。
【請求項２】
前記第1のブロックおよび第2のブロック(210、230)ならびに前記構造体が、薄層のスタック(205)で形成され、前記方法は、段階a)の前に、このスタック(205)の前記支持体上に薄層を形成する段階も含む請求項1に記載のマイクロ電子デバイスを製造する方法。
【請求項３】
段階b)の後で、前記構造体(205a)の少なくとも一部を除去するために、前記ワイヤ(220a)に対して選択的である前記第1のブロック(210)と前記第2のブロック(220)との間の除去段階も含む請求項1または2に記載のマイクロ電子デバイスを製造する方法。
【請求項４】
前記第1のブロックおよび第2のブロック(210、230)ならびに前記構造体が、薄層のスタック(205)で形成され、段階a)は、
前記スタック上に少なくとも1つのマスクを形成する段階と、
前記マスク(208)を通した前記スタック(205)の異方性エッチングの段階と
を含む請求項1から3のいずれか一項に記載のマイクロ電子デバイスを製造する方法。
【請求項５】
前記第1のブロックおよび第2のブロック(210、230)ならびに前記構造体が、薄層のスタック(205)で形成され、前記ワイヤ(220a)は、段階b)において、前記スタック(205)の1つ以上の所定層(2041、...、204n-1)の周囲の少なくとも1つの半導体材料(214)の成長または選択的成長によって形成される請求項1から4のいずれか一項に記載のマイクロ電子デバイスを製造する方法。
【請求項６】
前記第1のブロックおよび第2のブロック(210、230)ならびに前記構造体(205a)が、薄層のスタック(205)で形成され、前記スタック(205)は、異なる材料(206、207)の少なくとも2つの連続する層(203、2041)で形成されるか、または異なる材料(206、207)の少なくとも1対の連続する層(203、2041)で形成される請求項1から5のいずれか一項に記載のマイクロ電子デバイスを製造する方法。
【請求項７】
前記第1のブロックおよび第2のブロック(210、230)ならびに前記構造体(205a)が、薄層のスタック(205)で形成され、前記スタック(205)は、第1の半導体材料(206)の層と、前記第1の材料(206)とは異なる第2の材料(207)の他の層とが交互になって形成される請求項1から6のいずれか一項に記載のマイクロ電子デバイスを製造する方法。
【請求項８】
前記第1のブロックおよび第2のブロック(210、230)ならびに前記構造体が、薄層のスタック(205)で形成され、前記スタック(205)は、第1の材料(206)の1つ以上の層、および第2の材料(207)の1つ以上の層で形成され、前記方法はまた、段階a)の後かつ段階b)の前に、
前記第1の材料(206)の前記層に対して前記第2の材料(207)を部分的に選択的エッチングする段階と、
前記第1の材料(206)の前記層(203、2042、...、204n-1)の周りに絶縁厚み(211)を形成する段階と
を含む請求項2から7のいずれか一項に記載のマイクロ電子デバイスを製造する方法。
【請求項９】
段階b)は、前記第2の材料(207)上での第3の材料(211)の成長またはエピタキシャル成長によって実施され、前記第3の材料(211)は、前記第1の材料(206)および/または前記第2の材料(207)とは異なる請求項8に記載のマイクロ電子デバイスを製造する方法。
【請求項１０】
前記ワイヤ(220a)に対して選択的である前記構造体の少なくとも一部の除去段階の後で、また
前記構造体(205a)上に絶縁層(235)を堆積する段階と、
前記第1のブロックと前記第2のブロックとの間の前記絶縁層(235)に少なくとも1つの開口(236)を形成し、前記構造体(205a)および前記ワイヤ(220a)を露出するか、または前記構造体(205a)の一部および複数のワイヤ(220a)を露出する段階と、
前記開口(236)を介して前記構造体(205a)を、前記ワイヤ(220a)に対して選択的エッチングする段階と
を含む請求項3から9のいずれか一項に記載のマイクロ電子デバイスを製造する方法。
【請求項１１】
前記開口(236)を介して前記構造体(205a)をエッチングした後、前記開口(236)にトランジスタゲート(250)を形成する段階も含む請求項10に記載のマイクロ電子デバイスを製造する方法。
【請求項１２】
前記第1のブロック(210)の前記第1の領域および前記第2のブロック(230)の前記他の領域は、前記ワイヤ(220a)が形成される前記材料(214)とは異なる1つまたは複数の材料製である請求項1から11のいずれか一項に記載のマイクロ電子デバイスを製造する方法。
【請求項１３】
段階b)で形成される前記ワイヤ(220a)は、分離されるかまたは外される請求項1から12のいずれか一項に記載のマイクロ電子デバイスを製造する方法。
【請求項１４】
段階b)で形成される1本以上のワイヤ(220a)、または段階b)で形成される全ての前記ワイヤ(220a)は、前記支持体から分離される請求項1から13のいずれか一項に記載のマイクロ電子デバイスを製造する方法。
【請求項１５】
段階b)で形成される前記ワイヤ(220a)は、円筒形状を有する請求項1から14のいずれか一項に記載のマイクロ電子デバイスを製造する方法。
【請求項１６】
段階b)で形成される前記ワイヤ(220a)は、丸められたまたは湾曲した輪郭を与えられる請求項1から15のいずれか一項に記載のマイクロ電子デバイスを製造する方法。
【請求項１７】
段階b)で形成される前記ワイヤ(220a)は、少なくとも1つのノッチまたは/および少なくとも1つの平坦表面を備える請求項1から16のいずれか一項に記載のマイクロ電子デバイスを製造する方法。
【請求項１８】
前記支持体は、少なくとも1つの半導体層(201)および前記半導体層(201)上に載る少なくとも1つの絶縁層(202)で形成され、段階a)で形成された薄層の前記スタック(205)が、前記絶縁層(202)上に載る請求項1から17のいずれか一項に記載のマイクロ電子デバイスを製造する方法。
【請求項１９】
マイクロ電子デバイスであって、
支持体と、
それぞれ少なくとも1つのドレイン領域および少なくとも1つのソース領域を形成することができる、前記支持体上に載る少なくとも1つの第1のブロック(110)および少なくとも1つの第2のブロック(130)と、
前記第1のブロック(110)の第1の領域を前記第2のブロック(130)の他の領域に接続し、トランジスタチャネル、または複数の分岐を有するトランジスタチャネル、または複数のトランジスタチャネルを形成することができる、複数の円筒状ワイヤ(110a、110b、110c、110d)とを備え、少なくとも2本のワイヤ(110a、110b)は、前記支持体の主面に対してゼロではない角度を形成する方向に整列されるマイクロ電子デバイス。
【請求項２０】
前記ワイヤ(110a、110b、110c、110d)は、前記第1のブロック(110)の前記第1の領域の部位および前記第2のブロック(130)の前記他の領域の他の部位に取り付けられ、前記ワイヤの中の少なくとも1本の所定のワイヤは、前記第1の領域のそれぞれ部位、または/およびこの所定のワイヤが取り付けられる前記第2のブロックの前記他の領域のそれぞれ他の部位とは異なる材料製である請求項19に記載のマイクロ電子デバイス。
【請求項２１】
前記ワイヤは、丸められたまたは湾曲した輪郭が設けられる請求項19または20に記載のマイクロ電子デバイス。
【請求項２２】
前記ワイヤ(110a、110b、110c、110d)の中の少なくとも1本のワイヤが、前記支持体と接触しない請求項19から21のいずれか一項に記載のマイクロ電子デバイス。
【請求項２３】
少なくとも2本のワイヤ(110a、110c)は、前記支持体の主面と平行の方向に整列される請求項19から22のいずれか一項に記載のマイクロ電子デバイス。
【請求項２４】
前記第1のブロック(110)および前記第2のブロック(130)は、第1の半導体材料の少なくとも1つの層、および前記第1の半導体材料とは異なる第2の半導体材料の少なくとも1つの層を備える請求項19から23のいずれか一項に記載のマイクロ電子デバイス。
【請求項２５】
前記第1のブロックおよび前記第2のブロックは、第1の半導体材料の層および前記第1の半導体材料とは異なる第2の半導体材料の層を交互に備える請求項19から24のいずれか一項に記載のマイクロ電子デバイス。
【請求項２６】
前記ワイヤ(110a、110b、110c、110d)は、前記第1の半導体材料とは異なりかつ前記第2の半導体材料とは異なる第3の半導体材料製である請求項24または25に記載のマイクロ電子デバイス。
【請求項２７】
少なくとも部分的に前記ワイヤ(110a、110b)を被覆する少なくとも1つのゲート(150)も備える請求項19から26のいずれか一項に記載のマイクロ電子デバイス。
【請求項２８】
前記支持体および前記ワイヤ(110a、110b、110c、110d)の少なくとも1本は、ゲート部位(150)によって分離される請求項27に記載のマイクロ電子デバイス。
【請求項２９】
前記ワイヤ(110a、110b、110c、110d)は、丸められたまたは湾曲した輪郭を有し、少なくとも1つの平坦な表面または/および少なくとも1つのリセスを備える請求項19から28のいずれか一項に記載のマイクロ電子デバイス。
【請求項３０】
前記支持体は、絶縁層(102)によって覆われた半導体層(101)、前記第1のブロック(110)、および前記絶縁層(102)上に載る前記第2のブロック(130)で形成される請求項19から29のいずれか一項に記載のマイクロ電子デバイス。
【請求項３１】
前記ワイヤは、分離されるかまたは外される請求項19から30のいずれか一項に記載のマイクロ電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の分野に関し、より詳細にはトランジスタの分野に関し、その目的は、構成、形状、または/および組成に関して最適化され、改善された電子性能およびを有する、トランジスタチャネル、複数の分岐を有するトランジスタチャネル、または複数のトランジスタチャネルを形成することができる1本以上の量子ワイヤが特に設けられたマイクロ電子デバイスを提示することである。
【背景技術】
【０００２】
基板上に形成された、例えばSOI (シリコンオンインシュレータ)タイプの従来のトランジスタ構造体は、一般に、バーまたは平行六面体ブロックの形状であり得る第3の半導体領域またはチャネルによってともに結合される、例えばそれぞれ第1および第2の半導体領域の形態のソース領域およびドレイン領域からなる。このバーは、ソース領域とドレイン領域との間の通る電流強度を制御することを可能にするゲートで被覆される。
【０００３】
通常両立しない2つの要因、すなわちトランジスタの動作速度と消費電力を改善するために努力することによって、トランジスタの性能を改善しようと努め続ける。
【０００４】
動作速度を増大するために、特にトランジスタのサイズを低減することが試みられ、それによって、また動作コストを低減し、かつより多い数のトランジスタまたはより密なトランジスタ集積密度を有する集積回路を得ることを可能にする。
【０００５】
トランジスタのサイズを低減することは、例えばソースとドレインとの間の距離を短縮し、ますます小さい長さおよび幅のチャネルを形成することを伴う。この傾向は、「ショートチャネル効果」など、トランジスタの適正な機能に有害である効果を導くことがある。したがって、トランジスタチャネル長さがますます短くなると、ドレインおよびソースは、通常ゲートによって制御されるチャネル導電にますます影響する。「ショートチャネル効果」は、とりわけ閾値電圧における低減を導き、チャネル長さおよびドレイン電圧を低減し、次に、トランジスタの増大したオフ状態漏洩を導く。これは、集積回路の性能における改善とほとんど両立しない。
【０００６】
米国特許第6127702号は、基板上に並置され、かつリソグラフィによって決定される距離だけ互いに分離される複数の平行な平行六面体バーから形成されるチャネルを備えるトランジスタ構造体を提案する。この構造体で、特にショートチャネル効果を低減することは可能であるが、それでもなお、特に集積密度に関して問題を生じ、この密度はリソグラフィ方法によって制限される。
【０００７】
米国特許第5965914号は、他のトランジスタ構造体を提案し、この場合は、重ねられた平行六面体バーから形成されるチャネルが設けられる。前記構造体は、実施するのに複雑であるが、基板上に占める空間が前述されたトランジスタ構造体より小さい限り、ショートチャネル効果が改善されることも可能にし、集積密度に関して改善する。
【特許文献１】米国特許第6127702号
【特許文献２】米国特許第5965914号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
問題は、基板上のコンパクト性の問題がさらに低減され、一方、改善されたチャネル制御を達成する、新規なトランジスタ構造体を見出すことである。
【課題を解決するための手段】
【０００９】
本発明の目的は、構成、形状、または/および組成に関して最適化され、かつ改善されたトランジスタチャネル、または複数の分岐を有するチャネル、または複数のトランジスタチャネルを形成することができる、「量子」ワイヤと呼ばれる1つ以上のワイヤを備える電界効果マイクロ電子デバイスを提示することである。1つ以上のトランジスタチャネルを形成するこれらのワイヤは、特に集積密度および電気性能に関して、電界効果トランジスタを改善する構成、および形状または/および組成を有する。
【００１０】
本発明は、トランジスタチャネル、または複数の分岐を有するトランジスタチャネル、または複数のトランジスタチャネルを形成することができる、1本以上のバーまたはロッドまたはワイヤ、いわゆる「量子ワイヤ」を有するマイクロ電子デバイスを製造する方法も提供し、この方法は、
a)1つ以上の薄層に、少なくとも1つのトランジスタドレイン領域および少なくとも1つのトランジスタソース領域がそれぞれ形成されることが意図される、少なくとも1つの第1のブロックおよび少なくとも1つの第2のブロックと、第1のブロックを第2のブロックに結合する少なくとも1つの第3のブロックまたは構造体とを形成する段階と、
b)表面上に、特に構造体の少なくとも1つの側部または少なくとも1つの側面に、トランジスタチャネル、または複数の分岐を有するチャネル、または複数のトランジスタチャネルを形成することができる、第1のブロックの第1の領域または第1の面を第2のブロックの他の領域または他の面に結合する1本以上のワイヤを形成する段階と
を含む。
【００１１】
第1のブロックの前記第1の領域は、第2のブロックの前記他の領域に面して配置されてもよい。
【００１２】
第1のブロック、第2のブロック、および第3のブロックは、薄層のスタックで形成されてもよい。
【００１３】
方法は、段階b)の後で、ワイヤに対して選択的である、第1のブロックを第2のブロックに接続する構造体の少なくとも一部を除去する段階もさらに含むことができる。
【００１４】
したがって、第3のブロックは、量子ワイヤの形成のための支持構造体として作用することが意図され得る。第3のブロックは、任意に従来のトランジスタチャネル形状を有することができ、かつ、構成、形状、または/および組成に関して最適化され、かつ改善されたチャネル構造体または複数の分岐を有するチャネル構造体を形成することができる量子ワイヤのための経路を残すために除去されるまたは部分的に除去されてもよい。
【００１５】
段階b)で形成されるワイヤは、最適化された形状を有することができ、特に、それらは、円筒状または実質的に円筒状であり得る。
【００１６】
1つの可能性によれば、段階b)で形成されるワイヤは、丸められたまたは湾曲した輪郭が与えられてもよい。複数の可能性によれば、ワイヤは、円形断面もしくは実質的に円形断面、または楕円断面もしくは実質的に楕円断面が与えられることができる。
【００１７】
量子ワイヤは、任意に少なくとも1つのリセスまたは/および少なくとも1つの平坦表面を含む断面を与えられてもよい。
【００１８】
方法の他の可能な実施によれば、第1のブロックの第1の領域および第2のブロックの前記他の領域は、ワイヤが段階b)で形成される材料とは異なる1つ以上の材料で作られてもよい。
【００１９】
任意に前の実施と組み合わせることができる方法の実施の1つの変形例によれば、分離したまたは外されたワイヤは、段階b)で形成されてもよい。
【００２０】
任意に前の変形例と組み合わせることができる方法の実施の他の変形例によれば、1本以上の分離ワイヤまたは支持体から取り外されたワイヤは、段階b)で形成されてもよい。
【００２１】
第1、第2、および第3のブロックを製造するための段階a)は、
前記スタック上に少なくとも1つのマスクを形成する段階と、
マスクを通したスタックの異方性エッチングの段階と
を含むことができる。このマスクは、少なくとも1つのトランジスタソースパターン、少なくとも1つのトランジスタドレインパターン、およびソースパターンをドレインパターンに接続する少なくとも1つのパターンを複製することができる。
【００２２】
段階b)において、ワイヤは、スタックの1つ以上の所定または目標の層の周りにまたはいずれかの側部に少なくとも1つの半導体材料の成長または選択的成長によって作られてもよい。これは、特に支持体に重ねられかつ/または分離されたかつ/または結合されない複数の量子ワイヤ、および任意に支持体の主面に平行方向に整列されかつ支持体に結合されない少なくとも2本の量子ワイヤの形成を可能することができる。
【００２３】
スタックは、異なる材料の少なくとも2つの連続する層で形成され、または異なる材料の連続する層の少なくとも1つの対で形成されてもよい。
【００２４】
スタックは、第1の半導体材料の層と、第1の材料とは異なる第2の材料の他の層とが交互に形成されてもよい。
【００２５】
スタックが、第1の材料の1つ以上の層および第2の材料の1つ以上の他の層で形成される1つの可能な実施形態によれば、方法は、段階b)の後かつ段階c)の前に、
第2の材料に対して選択的である、第1の材料の層を部分的にエッチングする段階と、
第1の材料の層の周りに絶縁厚みを形成する段階と
を含むこともできる。これは、このスタックの他の層上での量子ワイヤの以降の選択的成長のために、スタックのいくつかの層が絶縁材料で保護されることを可能にする。
【００２６】
方法の1つの特定の実施形態によれば、段階b)は、スタックのいくつかの層、例えば第2の半導体材料の層上に第3の半導体材料の成長またはエピタキシャル成長によって実施することができ、第3の材料は、第1の材料および/または第2の材料とは異なる。
【００２７】
製造方法は、段階c)の後で、
構造体上に絶縁層を堆積する段階と、
第1のブロックと第2のブロックとの間の絶縁層に少なくとも1つの開口を形成し、構造体およびワイヤを露出し、または構造体の一部および複数のワイヤを露出する段階と、
開口を介して構造体を、ワイヤに対して選択的エッチングする段階と
を含むこともできる。
【００２８】
これは、特に、第1のブロックおよび第2のブロックを保存しながら、構造体の少なくとも部分的な除去を可能にすることができる。これは、特に、開口がトランジスタゲートの形態であるとき、このゲートの形成の準備を可能にすることもできる。
【００２９】
したがって、方法は、開口を介する構造体のエッチング後に、開口にトランジスタゲートを形成する段階を含むこともできる。
【００３０】
方法は、任意にセミコンダクタオンインシュレータタイプの基板上で行われてもよい。この場合、支持体は、例えば、例えば半導体または水晶ベースの機械的支持体として作用する少なくとも1つの層、および半導体層上に載る少なくとも1つの絶縁層で形成することができ、その上に、段階a)で形成されるこの薄層のスタックが作られる。
【００３１】
この目的のために、1つの第1の態様によれば、本発明は、
支持体と、
それぞれ少なくとも1つのトランジスタドレイン領域および少なくとも1つのトランジスタソース領域を形成することができるまたは形成する、支持体上に載る少なくとも1つの第1のブロックおよび少なくとも1つの第2のブロックと、
第1のブロックの第1の領域を第2のブロックの他の領域に接続し、トランジスタチャネル、または複数の分岐を有するトランジスタチャネル、または複数のトランジスタチャネルを形成することができるまたは形成する、円筒形状または実質的に円筒形状の1つ以上のバーまたはワイヤと
を備えるマイクロ電子デバイスに関する。
【００３２】
第1のブロックの第1の領域および第2のブロックの前記他の領域は、互いに面して配置されてもよい。
【００３３】
ワイヤは、丸められたまたは湾曲した輪郭を有することができる。複数の可能性によれば、ワイヤは、円形断面もしくは実質的に円形断面、または楕円断面もしくは実質的に楕円断面を与えられてもよい。
【００３４】
量子ワイヤの1つの可能な実施形態によれば、これらには、少なくとも1つのリセスまたは/および少なくとも1つの平坦表面を含む輪郭を与えられてもよい。
【００３５】
したがって、本発明のマイクロ電子デバイスは、これらワイヤを形成することができるチャネル、複数の分岐を有するチャネル、または複数のチャネルの導電に関する改善された制御を可能にする、最適化された構成および形状、特に円筒形状を有する量子ワイヤを備える。
【００３６】
第1のブロックおよび第2のブロックは、1つ以上の半導体層、例えば半導体層のスタックを含む1つ以上の薄層をそれぞれ備えることができる。
【００３７】
前記デバイスの1つの可能な実施形態によれば、ワイヤは、ワイヤの1つ以上の材料とは異なる1つ以上の材料の、第1のブロックの第1の領域の部位および第2のブロックの前記他の領域の他の部位に取り付けられてもよい。本発明のマイクロ電子デバイスは、したがって、電荷キャリア移動度に関して良好な特性を有し、かつ前記所定の材料とは異なる1つ以上の材料でドレイン領域をソース領域に接続する、所定材料の量子ワイヤを備えることができる。
【００３８】
実施形態の1つの変形例によれば、デバイスの1本の量子ワイヤまたは複数の量子ワイヤ、全ての量子ワイヤであっても、支持体から分離されまたは外されてもよく、または接触しなくてもよい。前記構成は、これらのワイヤ上に被覆されたゲートによって量子ワイヤの導電に関する制御を改善することを可能にする。
【００３９】
前述の構成と組み合わせることができる第2の可能な構成によれば、デバイスは、支持体の主面に対してゼロではない角度を形成する方向に整列される少なくとも2本の量子ワイヤを備えることができる。前記構成は、複数の量子ワイヤを有するデバイスのコンパクト性を改善し、かつトランジスタの集積密度を改善することを可能にする。
【００４０】
前述の2つの構成と組み合わせることができる第3の可能な構成によれば、デバイスは、支持体の主面に対して平行な方向に整列される少なくとも2本の量子ワイヤを備えることができる。
【００４１】
第1のブロックおよび第2のブロックは、第1の半導体材料の少なくとも1つの層、および任意に第1の材料に対して選択的にエッチングされ得る第2の半導体材料の少なくとも1つの層を有する異なる材料の少なくとも2つの半導体層をそれぞれ備えることができる。
【００４２】
デバイスの1つの特定の実施形態によれば、第1のブロックおよび第2のブロックは、第1の半導体材料と、第1の半導体材料とは異なる第2の半導体材料との交互の層を備えることができる。
【００４３】
量子ワイヤは、1つの半導体材料製であることができ、任意に第1の半導体材料および第2の半導体材料とは異なる第3の半導体材料製であることができる。この第3の材料は、特に、例えばゲルマニウムなどの電荷キャリアの移動度に有利である材料、または/および第1および第2の半導体材料に対して選択的にエッチングすることができる材料であり得る。
【００４４】
本発明のデバイスは、少なくとも部分的に前記ワイヤを被覆するゲートも備えることができる。この場合、デバイスの実施形態の変形例によれば、支持体およびワイヤは、ゲートの部位で分離されてもよい。
【００４５】
デバイスの量子ワイヤは、任意に実質的に円筒形状であることができ、任意にこれらのワイヤが形成される方法を示すことができる平坦な表面を備える。この平坦な表面は、それが、支持体の主面に非ゼロの角度または垂直な角度を形成するようなものであり得る。
【００４６】
本発明のマイクロ電子デバイスの1つの可能な実施形態によれば、このデバイスは、セミコンダクタオンインシュレータタイプの基板から製造されてもよい。この場合、第1のブロックおよび第2のブロックがその上に載る支持体は、第1および第2のブロックと接触する少なくとも1つの絶縁層、および絶縁層がその上に載る少なくとも1つの半導体層を備えることができる。
【００４７】
第2の態様によれは、本発明は、
支持体と、
それぞれ少なくとも1つのトランジスタドレイン領域および少なくとも1つのトランジスタソース領域が形成されることが意図される、支持体に載る1つ以上の薄層の少なくとも1つの第1のブロックおよび少なくとも1つの第2のブロックと、
1つまたは複数のトランジスタチャネルを形成することができ、第1のブロックの第1の領域と前記第1の領域に面する第2のブロックの他の領域とも接続し、第1のブロックの前記第1の領域および/または第2のブロックの前記他の領域が、所定の材料とは異なる材料である、少なくとも1つの所定の材料製の「量子ワイヤ」と呼ばれる1つ以上のバーまたはワイヤと
を備えるマイクロ電子デバイスにも関する。
【００４８】
このデバイスの1つの特定の実施形態によれば、ワイヤは、円筒または実質的に円筒形状であり得る。
【００４９】
1つの可能性によれば、ワイヤは、丸められたまたは湾曲した輪郭を与えられることができる。
【００５０】
本発明は、添付の図面を参照して、限定するものではない例示目的のためだけに与えられる実施形態の例の記載を読むことでより良好に理解されるであろう。
【００５１】
異なる図面における同一の、類似する、または等価の部品は、図面の相互読み取りを容易にするように同一の参照符号を有する。
【００５２】
図面に示される異なる部品は、より良好な図面の読みやすさのために、必ずしも均一の縮尺で示されていない。
【発明を実施するための最良の形態】
【００５３】
本発明によるマイクロ電子デバイスの例は、図1Aおよび図1Bを参照して以下に記載される。
【００５４】
このデバイスは、まず最初にセミコンダクタオンインシュレータタイプ(SOI)またはSiGeOIタイプ(「SiGeオンインシュレータ」)であり得る基板を備え、特に水晶または半導体材料、例えばシリコン製であり得る第1の機械的な支持体層101、および第1の層101上に載る例えばSiO2製の絶縁用のまたは埋め込まれた酸化物層102が設けられる。
【００５５】
絶縁層102は、それぞれ絶縁層102上に積層された少なくとも1つの薄層または複数の薄層で形成される、第1のブロック110および第2のブロック130のための支持体として作用する。第1のブロック110および第2のブロック130は、少なくとも1つの半導体層(参照されない)が絶縁層102と接触する、1つの半導体層または複数の重ねられた半導体層をそれぞれ備える。
【００５６】
ブロック110および130は、トランジスタドレイン領域または任意に複数の重ねられたドレイン領域、およびトランジスタソース領域または任意に複数の重ねられたソース領域を形成することがそれぞれ意図される。したがって、ブロック110および130は、任意に異なる半導体材料の複数の重ねられたまたは積層された半導体層をそれぞれ備えることができる。
【００５７】
デバイスの1つの可能な実施形態によれば、ブロック110および130は、第1の半導体層、例えばSiGeと、第2の半導体層、例えばSiとの交互の半導体層をそれぞれ備えることができる。
【００５８】
ブロック110および130は、それぞれ有利には分離されまたは外される絶縁層102と接触するベースを有することができる。ブロック110および130は、また、1つ以上のバー、ロッド、またはワイヤ、例えば図1A(デバイスの斜視図を与える)に示されるように4本のバーまたはワイヤ120a、120b、120c、120dによって、互いに結合される。
【００５９】
ワイヤまたはバー120a、120b、120c、120dは、導電を確実にすることができ、かつ複数の分岐を有するトランジスタチャネル構造体を形成することが意図される。ブロック110および130が、それぞれ複数の積層されたトランジスタドレイン領域および複数の積層されたトランジスタソース領域を形成する1つの特定の場合に、ワイヤ120a、120b、120c、120dは、複数の異なるトランジスタチャネルを形成することが意図されてもよい。
【００６０】
本明細書において「量子ワイヤ」とも呼ばれるこれらバーまたはワイヤ120a、120b、120c、120dは、それらの長さLの方向に(長さLは、図1Aにおいて直交基準点
【００６１】
【数１】
2008536323.tif 000003
【００６２】
のベクトル
【００６３】
【数２】
2008536323.tif 000004
【００６４】
に平行な方向に規定される)、第1のブロック110に属する第1の面または第1の領域を、第1のブロック110の前記第1の面とは反対側に位置する、第2のブロック130に属する他の第1の面または他の第1の領域に接続する。また、ブロック110および130を分離する距離に対応するバーまたはワイヤ120a、120b、120c、120dの長さLは、10ナノメートルと1000ナノメートルとの間の寸法を取ることができ、またはそれは、例えば50ナノメートルの程度であり得る。
【００６５】
量子ワイヤの構成は、最適化され、これらのワイヤが形成しまたは形成することができる1つまたは複数のトランジスタチャネルに与えられる改善された電気特性を可能にすることができる。マイクロ電子デバイスの1つ以上の量子ワイヤは、それらがブロック110および130が上に載る支持体と接触しないように、形成することもできた。図1Aおよび図1Bに示される例において、ワイヤまたはバー120a、120b、120c、120dは、ブロック110および130のそれぞれ下方面の上方に形成され、かつ絶縁層102と接触しない。マイクロ電子デバイスの1つ以上の量子ワイヤは、それらが、ソース領域およびドレイン領域が作られるブロック110および130の上方面または頂部表面と接触しないように、形成することもできた。図1Aおよび図1Bに示される例において、ワイヤまたはバー120a、120b、120c、120dは、ブロック110および130のそれぞれ上方面の下に形成され、かつ絶縁層102と接触しない。
【００６６】
量子ワイヤの構成は、それら量子ワイヤが基板で占める、空間または場所に関して最適化され得る。(デバイスの第1のブロック110と第2のブロック130との間の断面図を与える)図1Bに示されるように、第1のワイヤ120aおよび第2のワイヤ120bが、半導体層101または絶縁層102の主面に対して、非ゼロの角度、例えば90°を形成する方向に整列される。絶縁層102の主面に実質的に平行な方向において、それぞれ第1のワイヤ120aおよび第2のワイヤ120bに整列される第3の半導体ワイヤ120cおよび第4の半導体ワイヤ120dがある。
【００６７】
第1のワイヤ120aおよび第2のワイヤ120bは、ある距離L1、例えば0ナノメートルと100ナノメートルの間、または例えば20ナノメートルの程度だけ離間されてもよく、好ましくは分離されまたは外される。
【００６８】
第1のワイヤ120aおよび第2のワイヤ120bは、ある距離L2、例えば10ナノメートルと100ナノメートルの間、または例えば20ナノメートルの程度だけ、第3の半導体ワイヤ120cからおよび第4の半導体ワイヤ120dからそれぞれ離間されることができる。
【００６９】
マイクロ電子デバイスの量子ワイヤは、複数の分岐を有するチャネルの導電、またはこれらのワイヤが形成することができるチャネルに対する制御を容易にするために最適化された形状とすることもできる。図1Aおよび図1Bに示されるように、ワイヤ120a、120b、120c、120dは、円筒形状とすることができ、特にそれらワイヤは、丸められたまたは湾曲した輪郭を有することができる。
【００７０】
円筒状ワイヤ120a、120b、120c、120dは、円形またはいわゆる「実質的に」円形の断面を有することができ、他の可能性によれば、それらは、卵形断面またはいわゆる「実質的に卵形」断面を有することができる。ワイヤ120a、120b、120c、120dは、微小電子方法によって、例えば1つ以上のエピタキシ段階によって作られ、それらは、必ずしも完全な幾何形状、および特に完全な幾何断面を有する必要はない。
【００７１】
1つの可能性によれば、ワイヤ120a、120b、120c、120dは、少なくとも1つの平坦な表面、特に絶縁層102の主面に対して非ゼロの角度を形成する方向に向けられた平坦な表面を備えることができる(絶縁層102の主面は、層102に属し、かつ図1Aおよび図1Bに規定される直交基準点
【００７２】
【数３】
2008536323.tif 000005
【００７３】
の面
【００７４】
【数４】
2008536323.tif 000006
【００７５】
に平行な面である)。
【００７６】
ワイヤ120a、120b、120c、120dは、リセスまたはノッチも備えることもでき、特に、ワイヤの連続方向に延在するリセスまたはノッチを備えることもできる(ワイヤの連続方向は、図1Aおよび図1Bに規定される直交基準点
【００７７】
【数５】
2008536323.tif 000007
【００７８】
のベクトル
【００７９】
【数６】
2008536323.tif 000008
【００８０】
に平行な方向である）。
【００８１】
図6Aから図6Hは、ワイヤ120a、120b、120c、120dが、呈することができる断面または横断面の形状のさまざまな例を示す。すなわち、
円形断面600を有するワイヤの第1の例が、図6Aに図示され、
卵形断面602を有するワイヤの第2の例が、図6Bに図示され、
いわゆる「実質的に円形」断面606を有するワイヤの第3の例が、図6Cに図示される。ワイヤのこの第3の例は、608で示される輪郭のより大きな部位または輪郭のより大きな部分が、円の円弧形状であり、一方、610で示される輪郭のより小さな部位または輪郭のより小さな部分が、矩形でありかつワイヤのための平坦表面を形成する断面606を有し、
いわゆる「実質的に卵形」断面612を有するワイヤの第4の例が、図6Dに図示される。ワイヤのこの第4の例は、実質的に卵形断面612を有し、その614で示される輪郭のより大きな部位または輪郭のより大きな部分が、卵形形状であり、一方、616で示される輪郭のより小さな部位または輪郭のより小さな部分が、矩形でありかつワイヤのための平坦表面を形成し、
いわゆる「実質的に円形」断面618を有するワイヤの第5の例が、図6Eに図示される。この第5のワイヤの例は、断面618を有し、その620で示される輪郭のより大きな部位または輪郭のより大きな部分が、円の円弧形状であり、一方、輪郭の622で示されるより小さな部位またはより小さな部分が、ワイヤにおけるリセスまたはノッチを形成し、
いわゆる「実質的に卵形」断面624を有する第6のワイヤの例が、図6Fに図示される。この第6のワイヤの例は、断面624を有し、その輪郭のより大きな部位または輪郭のより大きな部分626が、卵形形状であり、一方、輪郭のより小さな部位または輪郭のより小さな部分628が、ワイヤにおけるリセスまたはノッチを形成し、
いわゆる「実質的に円形」断面630を有する第7のワイヤの例が、図6Gに図示される。ワイヤのこの第7の例は、断面630を有し、その輪郭のより大きな部位または輪郭のより大きな部分632が、円の円弧形状であり、一方、輪郭のより小さな部位または輪郭のより小さな部分634が、ワイヤにおけるリセスまたはノッチ634、およびリセス634の両側に平坦表面634および638の両方を形成し、
いわゆる「実質的に卵形」断面640を有する第8のワイヤの例が、図6Hに図示される。この第8のワイヤの例は、断面640を有し、その輪郭のより大きな部位または輪郭のより大きな部分642が、卵形形状であり、一方、輪郭のより小さな部位または輪郭のより小さな部分644が、ワイヤにおけるリセスまたはノッチ644、およびリセス644の両側に平坦表面646および648の両方を形成する。
【００８２】
バーまたはワイヤ120a、120b、120c、120dは、円形ベースを有する円筒形状であり、または実質的に円形断面を有する場合には、それらは、直径dを有することができ(直径dは、直交基準点
【００８３】
【数７】
2008536323.tif 000009
【００８４】
のベクトル
【００８５】
【数８】
2008536323.tif 000010
【００８６】
に平行な方向に図1Bで規定される)、例えば1ナノメートルと15ナノメートルとの間にあり、または例えば5ナノメートルの程度にある。
【００８７】
量子ワイヤの組成に関して、ワイヤまたはバー120a、120b、120c、120dは、ブロック110および130が形成される1つ以上の材料とは異なることがある第3の半導体材料で製造することもできた。例えば図1Bにおいて、ワイヤまたはバー120a、120b、120c、120dは、これらワイヤがそれぞれ取り付けられるブロック110の部位112a、112b、112c、112dの材料とは異なる材料製であり得る。第3の半導体材料は、その電気性能特徴、特に例えばゲルマニウムなどの電荷キャリアの移動度に関して選択された材料であり得る。
【００８８】
図1Aおよび図1Bを参照して記載されたデバイスは、ブロック110とブロック130との間に形成されるゲート140によって完成されてもよく、ゲート140はワイヤ120a、120b、120c、120dを被覆し、かつそれらの導電に関する制御を提供する。このゲート140は、それらの長さLの一部上に量子ワイヤ120a、120b、120c、120dの周りにリングを形成することができ、かつそれがブロック110および130と接触しないように形成されてもよい。SiO2などの誘電ゲート材料142、またはHfO2、Al2O3、またはZrO2などの一般に「高いk」(高い誘電率kを有する)と呼ばれかつ可能なコンフォーマル厚み、例えば0.5ナノメートルから5ナノメートルの誘電材料が、ワイヤ120a、120b、120c、120dの周りに形成される。誘電体142によって囲まれるワイヤ120a、120b、120c、120dのその一部は、例えばポリシリコンなどの半導体ゲート材料144、またはTiNまたはWなどの導電材料に挿入されるようになる。デバイスのワイヤまたはバー120a、120b、120c、120dの構成により、ゲート140が形成されるブロック110と130との間の点で、絶縁層102は、誘電体142およびゲート材料144によって各ワイヤ120a、120b、120c、120dから分離することができ、一方、ワイヤは、誘電体142およびゲート材料144によって互いから分離することができる(図2Aおよび図2B、これらの図は、トランジスタゲート140が追加された図1Aにおけるデバイスおよび図1Bにおけるデバイスをそれぞれ示す)。
【００８９】
上述のタイプの本発明のマイクロ電子デバイスを製造する方法の1つの例が、以下に記載される。
【００９０】
図3Aに図示されるようなこの方法の第1の段階は、基板上に薄層のスタックを形成する段階からなり、基板は、セミコンダクタオンインシュレータタイプであることができ、例えばシリコンの第1の半導体層201を備えることができ、その上に、それ自体が第2の半導体層203によって覆われる絶縁層202、例えばSiO2製の埋め込まれた酸化物層の絶縁層202が載る。この第2の半導体層203は、例えばシリコン製またはSiGe製であり得る。複数の他の層2041、...、204n(nは、整数であり例えば奇数である)は、第2の半導体層203上に形成され、この第2の層とともに絶縁層202上に薄層のスタック205を形成する。
【００９１】
層2041、...、204nは、例えば第2の半導体層203上で開始する複数の連続エピタキシによって形成される半導体層であり得る。層203、2041、...、204nは、例えば1ナノメートルから100ナノメートルまでの間、または1ナノメートルと30ナノメートルとの間の範囲にある厚み(絶縁層202の主面に直交し、かつ図3Aに規定される基準点
【００９２】
【数９】
2008536323.tif 000011
【００９３】
のベクトル
【００９４】
【数１０】
2008536323.tif 000012
【００９５】
に平行な方向に測定される)を有する。
【００９６】
スタック205は、半導体性であり得る、例えばSiGeであり得る第1の材料206の203、2042、2044、...、204nで示される交互の層、および第1の材料206とは異なる第2の材料207の2041、2043、...、204n-1で示される層で形成することができる。第1の材料206は、第2の材料207に対して選択的にエッチングすることができる材料であり得る。第2の材料207に関して、これは、エピタキシャル成長を助長する結晶材料、例えばシリコン、GaAs、またはINPなどの半導体材料であり得る。
【００９７】
1つの可能な実施形態によれば、第1の材料206の層203、2042、...、204n-1は、その厚みe2が、例えば1ナノメートルと15ナノメートルとの間である第2の材料207の層2041、2043、...、204nより厚い、例えば1ナノメートルと20ナノメートルとの間である厚みe1を有することができる。
【００９８】
スタック205が形成されると、例えばSi3N4またはSiO2の、または例えばプラズマエッチングなどのエッチングからスタック205を保護することができる他の材料のハードマスク層208が、堆積される。次に、例えばハードマスク層208上のポリイミドなどのフォトレジスト層209が、堆積され、例えばフォトリソグラフィ方法を使用してフォトレジスト層に、複数のパターンを有する樹脂マスクが形成される。
【００９９】
異方性エッチングが、次に、ハードマスクの複数のパターンを複製する樹脂マスクの下にハードマスクを得るために(図3B)、樹脂マスク209によって保護されたハードマスク層208上で行われる。例えば矩形形状のトランジスタ300のための少なくとも1つの第1のドレイン領域パターン310、ドレイン領域パターンに類似していることがあるトランジスタ300のためのソース領域330の少なくとも1つの第2のパターン、および第1のパターン310を第2のパターン330に結合する少なくとも1つの第3のパターンを含む、図5に示されるタイプの1つ以上のパターンが、樹脂マスクおよびハードマスクの複数のパターンの中にある。第3のパターン320の寸法および形状は、例えば、10ナノメートルから1000ナノメートルの間にある幅W、および例えば、5ナノメートルから1000ナノメートルの間にある長さLの矩形パターンなどのトランジスタ300のための従来のチャネルパターンの寸法および形状に例えば対応することができる。
【０１００】
ハードマスク208の形成後、樹脂マスク209は、任意に剥離方法を使用して、例えば酸化プラズマを使用して除去されてもよい。
【０１０１】
スタック205にこのマスクのパターンを複製するように、ハードマスク208の下に位置する層203、2041、...、204nの第1のエッチング段階が実施される。エッチングは、例えばCF4、HBr、またはO2プラズマを使用して異方性であり得る。図4Aは、スタック205がエッチングされた後、スタック205のハードマスク208がない俯瞰図である。このスタック205は、特に、その中に少なくとも1つの活性領域、例えばソース領域が形成されることが意図される第1のパターン310を複製する第1の部分または第1のブロック210と、その中に少なくとも1つの活性領域、例えばドレイン領域が形成されることが意図される第2のパターン330を複製する第2の部分または第2のブロック230と、第1のブロック210を第2のブロック230に結合する第3のパターン320を複製する少なくとも1つの第3の部分205aとを備える。スタック205の第3の部分205aは、第3のパターン320を複製するハードマスク208の208aで示された部位の下に配置されるエッチングされた層203、2041、...、204nの部分のスタックからなる、図3Cにおいて断面で示される構造体を形成する。
【０１０２】
その後、スタック205のいくつかの層203、2041、2042、...、204n、例えば第1の材料206の層203、2041、2042、...、204n-1を部分的に除去するように、等方性または選択的であり得るスタック205の第2のエッチングを、実行することができる。
【０１０３】
層203、2042、...、204n-1が、SiGeなどの第1の半導体材料製であり、一方、層2041、2043、...、204nが、例えばシリコンなどの第2の半導体材料製であるなら、エッチングは、第2の半導体材料に対して選択的である第1の半導体材料の等方性エッチングであり得る。前記エッチングは、第1の半導体材料206がSiGeである場合、例えばCF4またはNF3などのフッ素ベースプラズマを使用して実行されてもよい。第1の半導体材料206がSiである他の場合、選択的エッチングは、例えばCF4+CH2F2+N2+O2を含むプラズマを使用して行われてもよい。
【０１０４】
スタック205は、ハードマスク209によってその頂部表面上で保護され、第2のエッチングは、この構造体の側部または側面で構造体205aの両側で第1の半導体材料206の層203、2042、...、204n-1の部位の除去を可能にする(図3D、構造体205aの側部または側面が、この図において面
【０１０５】
【数１１】
2008536323.tif 000013
【０１０６】
に平行であるこの構造体の部分である)。
【０１０７】
好ましくは、第2の選択的エッチング段階は、第1の半導体材料206の層203、2042、2044、...、204n-1に影響を与え、第2の半導体材料207の他の層2041、2043、...、204nが損なわれないままである。
【０１０８】
ハードマスク208のないスタック205の俯瞰図を与える図4Bに示されるように、第2のエッチングの後で、エッチングされた層203、2042、2044、...、204n-1は、第2の半導体材料の他の層2041、2043、...、204n-1まで延在しない(第1に層2042、2044、...、204n-1および第2に層2041、2043、...、204n-1は、それぞれ破線および実線でこの図4Bにおいて境界が定められる)。
【０１０９】
結果として、第2のエッチング段階の後で、スタック205および特に構造体205aは、その側部でまたはその各側面で凹んだ輪郭213を備える(図3Dにおいて破線として示される)。この凹んだ輪郭213は、ノッチ形成された輪郭であり得る。前述された選択的エッチングの質に応じて、構造体205aを形成する積層された層のブロックの形状は、完全な平行六面体形状に近づけることができる。完全な平行六面体形状に近い形状を有し、かつ異なる幅を有する積層されたブロックは、銃眼状輪郭を形成する。
【０１１０】
次に、構造体205aの側部または側面に、絶縁スペーサ212は、スタック205の選択的なエッチングによって除去される層203、2042、...、204n-1のそれら部分の少なくとも一部を充填するように形成される。有利には、絶縁スペーサ212は、スタック205の選択的なエッチングの間に除去される層203、2042、...、204n-1のそれら部分を完全に充填する。
【０１１１】
これら絶縁スペーサ212の形成は、第1に、スタック205上に特に構造体205a上に、例えば20ナノメートルと50ナノメートルとの間の厚みを有するSi3N4の誘電体層211のコンフォーマル堆積によって、次に堆積された誘電体層211の部分的な等方性エッチングが続くことによって作ることができる。この部分的なエッチングは、好ましくは、第1の材料206の層203、2042、...、204n-1からの第2のエッチングの間に除去される部分の周りにだけ誘電体層211を保存するように行われる。誘電体層211の残りの厚みは、次に、その側部または側面に、構造体205aの両側に絶縁スペーサ212を形成する。維持される誘電体層211の厚みは、任意に、スペーサ212の形成後、その側部または側面の構造体205aが、新たな平坦なまたはほぼ平坦な輪郭を備えるようなものであり得る。
【０１１２】
スペーサ212の形成に続いて、スタック205特に構造体205aは、ハードマスク208の部分208aによってその頂部表面を覆われかつ保護され、その側部または側面に、第2の半導体材料207の層2041、...、204nによって形成される半導体領域またはストリップで交互にされる、絶縁スペーサ212によって形成される絶縁領域またはストリップを有する(図3E)。
【０１１３】
スタック205の側部で同じ高さにある第2の半導体材料207の層2041、...、204n-1によって形成される各領域またはストリップ上に、例えばエピタキシャル成長によってある厚みの第3の半導体材料214が形成される。第2の材料207上の第3の材料214のこのエピタキシは、絶縁スペーサ212に対して選択的である。
【０１１４】
したがって、スタック205の側部または側面に配置される第2の半導体材料の領域は、第3の半導体材料214の例えば1ナノメートルからと15ナノメートルとの間の半導体厚み220を成長させるための開始結晶種として作用することができる。厚み220は、スタック205を囲む円筒状または実質的に円筒状ブロックの形状であり得る。これら円筒状ブロックの220aで示される部位は、構造体205aの側部または側面に沿って延びる。これら部位は、第1の部分または第1のブロック210をスタック205の第2の部分または第2のブロック230に結合する、特に丸められたまたは湾曲した輪郭を有する円筒状ワイヤ220aまたは円筒状バー220aまたは円筒状ロッド220aを形成する(図4Cおよび図3F、これらの図は、それぞれハードマスク208のないスタック205の俯瞰図、およびスタックの第1の部分210と第2の部分230との間の構造体205aの断面を示す)。
【０１１５】
円筒状ワイヤ220aは、例えば図3Fに示されるように円形断面、または他の可能性による卵形断面であり得る。
【０１１６】
微小電子方法を使用して、例えばエピタキシャル成長を使用して製造されるワイヤ220aは、完全な幾何形状、特に完全な幾何形状の断面を必ずしも有さない。したがって、その上にワイヤ220aが形成される第2の材料207の層2041、...、204n-1との界面で、これらのワイヤ220aは、少なくとも1つの平坦表面または/およびノッチまたはリセスを備えることができる。
【０１１７】
図7Aから図7Fは、ワイヤ220aが呈することができる断面形状のさまざまな変形例を示す。これら断面形状は、特に、構造体205aの側部または側面の輪郭に応じることができる。
【０１１８】
図7Aおよび図7B(それぞれ、スタック205の第1の部分210と第2の部分230との間の構造体205aの一部の断面図を与える)は、それぞれ、実質的に卵形断面700および構造体205aに対する平坦表面702を有するワイヤの例、および実質的に円形断面704および構造体205aに対する平坦表面706を有するワイヤの他の例を示す。
【０１１９】
図7Cおよび図7D(それぞれ、スタック205の第1の部分210と第2の部分230との間の構造体205aの一部の断面図を与える)は、それぞれ、実質的に卵形断面708およびリセスまたはノッチ710を有するワイヤの例、および実質的に円形断面712およびリセスまたはノッチ714が設けられたワイヤ220aの他の例を示す。
【０１２０】
図7Eおよび図7F(それぞれ、スタック205の第1の部分210と第2の部分230との間の構造体205aの一部の断面図を与える)は、それぞれ、実質的に卵形断面716およびノッチ718の両側に平坦表面720および722を有するノッチ718が設けられたワイヤ220aの例、および実質的に円形断面730およびノッチ732の両側に平坦表面734および736を有するノッチ732が設けられたワイヤ220aの他の例を示す。
【０１２１】
ワイヤ220aが形成される第3の半導体材料214は、第1に層203、2042、...、204n、第2に層2041、2043、...、204n-1がそれぞれ形成される第1の半導体材料206および第2の半導体材料207とは異なっていてもよい。この第3の半導体材料214は、その電気性能、特にゲルマニウムなどの電荷キャリアの移動度に関して選択される材料であり得る。
【０１２２】
ロッド220aまたはバー220aまたはワイヤ220aは、ソース領域およびドレイン領域がそれぞれ形成されることが意図されるブロック210および230を接続し、これらのワイヤ220aは、量子ワイヤとして作用し、かつ複数の分岐を有するトランジスタチャネル構造体、または任意に複数のトランジスタチャネルを形成することを意図される。
【０１２３】
スタック205は、その後、絶縁層235、例えばSiO2またはHTO酸化物(高温酸化物)またはSi3N4で被覆される。この絶縁層235は、それが完全にこのスタックを覆うように、スタック205の高さより高い厚みが与えられてもよい。
【０１２４】
次に、空洞236は絶縁層235に作られる。図4D(マスク208なしのスタック205の俯瞰図を示す)に示されるように、絶縁層235で覆われた空洞236は、トランジスタゲートのパターンおよび位置に対応するパターンおよび位置を有することができる。
【０１２５】
空洞236は、基板201の絶縁層202、構造体205aの少なくとも一部、および構造体の両側に形成されたワイヤ220aの部位(図4Dおよび図3G)を露出するように、フォトリソグラフィおよびエッチング段階を使用して作ることができる。
【０１２６】
空洞236によって露出された構造体205aのこれら部分は、次に除去される。他方、空洞236によって露出されたワイヤ220aのこれら部位または部分は、維持される。
【０１２７】
これら除去作業のために、第1に、例えば水性H3PO4溶液を使用する化学エッチングを介して、スペーサ212を形成する誘電体材料211を空洞236から除去することが可能である。他の可能性によれば、この除去は、第3の半導体材料に対して選択的であるエッチングが続く、プラズマ、例えばCF4+CH2F2+N2+O2プラズマを使用して行うことができる。
【０１２８】
第3の半導体材料に関するこの選択的なエッチングは、例えば、ドライエッチングまたは例えばTMAH(水酸化テトラメチルアンモニウム)を使用する化学エッチングであり得る。空洞236によって露出されたワイヤまたはバー220aのこれら部位だけが、空洞内で維持される(図4E、この図は、絶縁層235によって覆われたスタック205の俯瞰図を与える)。
【０１２９】
図3H(この図は、ドレイン領域およびソース領域がそれぞれ形成されることが意図される、このスタックの第1の部分210とこのスタックの第2の部分230との間のスタック205の断面図を与える)に示されるように、空洞236内の構造体205aの除去の後で、空洞236に配置されるワイヤ220aの部位は、この空洞236の内側で切り取られかつ吊るされる。
【０１３０】
ゲート240は、第1に、絶縁体242が、空洞236によって露出されたワイヤ220aの部位の周りに堆積される間に、次に、ダマシン法を使用して空洞236内に作ることができる。この堆積は、例えば1ナノメートルから10ナノメートル程度の厚みを有するコンフォーマル堆積であってよく、かつ例えばSiO2またはHfO2などの「高k」と一般に呼ばれるタイプの誘電体材料で作ることができる。
【０１３１】
次に、空洞236は、ポリシリコンなどの半導体材料またはモリブデンなどの金属材料であり得るゲート材料244で充填される(図3I)。
【０１３２】
空洞の充填が、空洞の口部を超えて突出しかつ絶縁層235を覆うなら、CMP段階(化学機械研磨)が、空洞236内のゲート240の材料244が、空洞の口部を超えないように実行することができる。
【０１３３】
上述のように、少なくとも1つのドレイン領域および少なくとも1つのソース領域が、それぞれスタック205の第1の部分210および第2の部分230に形成されることが意図される。
【０１３４】
これらドレインおよびソース領域の1つの可能な実施形態によれば、部分210および230のシリサイド化が続く、例えばAsまたはPまたはBまたはBF2でのイオンインプラントを行うために、ゲート240の形成の後で、スタック205の部分210および230上方の絶縁層235を除去することが可能である。
【０１３５】
方法の1つの変形例によれば、空洞235内のゲート240の形成段階前に、ゲートを、第1に、トランジスタソース領域を形成することが意図されるスタック205のその部分210から、第2に、ドレイン領域を形成することが意図されるスタック205のその部分230から電気的に分離することを可能にするスペーサを形成することが可能である。
【図面の簡単な説明】
【０１３６】
【図１Ａ】少なくとも1つのトランジスタチャネルを形成することができる量子ワイヤを備える、本発明によるマイクロ電子デバイスの例を示す図である。
【図１Ｂ】少なくとも1つのトランジスタチャネルを形成することができる量子ワイヤを備える、本発明によるマイクロ電子デバイスの例を示す図である。
【図２Ａ】ゲートで被覆された1つ以上の量子ワイヤを備え、かつ少なくとも1つのトランジスタチャネルを形成する本発明のマイクロ電子デバイスを示す図である。
【図２Ｂ】ゲートで被覆された1つ以上の量子ワイヤを備え、かつ少なくとも1つのトランジスタチャネルを形成する本発明のマイクロ電子デバイスを示す図である。
【図３Ａ】本発明のマイクロ電子デバイスを製造する方法の段階の断面図である。
【図３Ｂ】本発明のマイクロ電子デバイスを製造する方法の段階の断面図である。
【図３Ｃ】本発明のマイクロ電子デバイスを製造する方法の段階の断面図である。
【図３Ｄ】本発明のマイクロ電子デバイスを製造する方法の段階の断面図である。
【図３Ｅ】本発明のマイクロ電子デバイスを製造する方法の段階の断面図である。
【図３Ｆ】本発明のマイクロ電子デバイスを製造する方法の段階の断面図である。
【図３Ｇ】本発明のマイクロ電子デバイスを製造する方法の段階の断面図である。
【図３Ｈ】本発明のマイクロ電子デバイスを製造する方法の段階の断面図である。
【図３Ｉ】本発明のマイクロ電子デバイスを製造する方法の段階の断面図である。
【図４Ａ】該方法の段階の俯瞰図である。
【図４Ｂ】該方法の段階の俯瞰図である。
【図４Ｃ】該方法の段階の俯瞰図である。
【図４Ｄ】該方法の段階の俯瞰図である。
【図４Ｅ】該方法の段階の俯瞰図である。
【図５】トランジスタパターンを示す図である。
【図６Ａ】本発明によるマイクロ電子デバイスの量子ワイヤが呈することができる断面形状または断面の例を示す図である。
【図６Ｂ】本発明によるマイクロ電子デバイスの量子ワイヤが呈することができる断面形状または断面の例を示す図である。
【図６Ｃ】本発明によるマイクロ電子デバイスの量子ワイヤが呈することができる断面形状または断面の例を示す図である。
【図６Ｄ】本発明によるマイクロ電子デバイスの量子ワイヤが呈することができる断面形状または断面の例を示す図である。
【図６Ｅ】本発明によるマイクロ電子デバイスの量子ワイヤが呈することができる断面形状または断面の例を示す図である。
【図６Ｆ】本発明によるマイクロ電子デバイスの量子ワイヤが呈することができる断面形状または断面の例を示す図である。
【図６Ｇ】本発明によるマイクロ電子デバイスの量子ワイヤが呈することができる断面形状または断面の例を示す図である。
【図６Ｈ】本発明によるマイクロ電子デバイスの量子ワイヤが呈することができる断面形状または断面の例を示す図である。
【図７Ａ】本発明によるマイクロ電子デバイスを製造する方法を使用して得られる量子ワイヤの断面形状の変形例を示す図である。
【図７Ｂ】本発明によるマイクロ電子デバイスを製造する方法を使用して得られる量子ワイヤの断面形状の変形例を示す図である。
【図７Ｃ】本発明によるマイクロ電子デバイスを製造する方法を使用して得られる量子ワイヤの断面形状の変形例を示す図である。
【図７Ｄ】本発明によるマイクロ電子デバイスを製造する方法を使用して得られる量子ワイヤの断面形状の変形例を示す図である。
【図７Ｅ】本発明によるマイクロ電子デバイスを製造する方法を使用して得られる量子ワイヤの断面形状の変形例を示す図である。
【図７Ｆ】本発明によるマイクロ電子デバイスを製造する方法を使用して得られる量子ワイヤの断面形状の変形例を示す図である。
【符号の説明】
【０１３７】
101    第1の層/支持体層
102    絶縁層/酸化物層
110、210    第1のブロック/第1の部分
112a、112b、112c、112d    部位
120a、120b、120c、120d    ワイヤまたはバー
130、230    第2のブロック/第2の部分
140、240    ゲート
142    誘電ゲート材料/誘電体
144    半導体ゲート材料
201    第1の半導体層/基板
202、235    絶縁層
203    第2の半導体層
2041、...、204n    他の層
205    スタック
205a    第3の部分
206    第1の材料
207    第2の材料
208    ハードマスク層
209    フォトレジスト層/樹脂マスク
211    誘電体層
212    絶縁スペーサ
213    輪郭
214    第3の半導体材料
220    半導体厚み
220a    円筒状ワイヤ
236    空洞
244    ゲート材料
250    トランジスタゲート
300    トランジスタ
310    第1のドレイン領域パターン
320    第3のパターン
330    ソース領域/第2のパターン
600    円形断面
602    卵形断面
606、618、630、704、712、730    実質的に円形の断面
612、624、640、700、708、716    実質的に卵形の断面
608、614、620、626、632、642    輪郭のより大きな部位または輪郭のより大きな部分
610、616、622、628、634、644    輪郭のより小さな部位または輪郭のより小さな部分
636、638、646、648、702、706、720、722、734、736    平坦表面
710、714、718、732    ノッチ
【図１Ａ】
2008536323.tif 000014
【図１Ｂ】
2008536323.tif 000015
【図２Ａ】
2008536323.tif 000016
【図２Ｂ】
2008536323.tif 000017
【図３Ａ】
2008536323.tif 000018
【図３Ｂ】
2008536323.tif 000019
【図３Ｃ】
2008536323.tif 000020
【図３Ｄ】
2008536323.tif 000021
【図３Ｅ】
2008536323.tif 000022
【図３Ｆ】
2008536323.tif 000023
【図３Ｇ】
2008536323.tif 000024
【図３Ｈ】
2008536323.tif 000025
【図３Ｉ】
2008536323.tif 000026
【図４Ａ】
2008536323.tif 000027
【図４Ｂ】
2008536323.tif 000028
【図４Ｃ】
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【図４Ｄ】
2008536323.tif 000030
【図４Ｅ】
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【図５】
2008536323.tif 000032
【図６Ａ】
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【図６Ｂ】
2008536323.tif 000034
【図６Ｃ】
2008536323.tif 000035
【図６Ｄ】
2008536323.tif 000036
【図６Ｅ】
2008536323.tif 000037
【図６Ｆ】
2008536323.tif 000038
【図６Ｇ】
2008536323.tif 000039
【図６Ｈ】
2008536323.tif 000040
【図７Ａ】
2008536323.tif 000041
【図７Ｂ】
2008536323.tif 000042
【図７Ｃ】
2008536323.tif 000043
【図７Ｄ】
2008536323.tif 000044
【図７Ｅ】
2008536323.tif 000045
【図７Ｆ】
2008536323.tif 000046
【国際調査報告】
2008536323.tif 000047
2008536323.tif 000048
2008536323.tif 000049
2008536323.tif 000050
2008536323.tif 000051
2008536323.tif 000052