【事件の表示】
　特許第２９８１３４７号「半導体素子の製造方法」の請求項１に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第２９８１３４７号の請求項１に係る特許を維持する。
【理　由】
１．手続きの経緯
　本件特許第２９８１３４７号に係る手続きの主な経緯は次のとおりである。
　特許出願（特願平４−２６７０２０号）平成　４年１０月　６日
　特許権設定登録　　　　　　　　　　　平成１１年　９月１７日
　特許異議申立　　　　　　　　　　　　平成１２年　５月２２日
　取消理由通知　　　　　　　　　　　　平成１２年　８月　４日
　意見書・訂正請求書　　　　　　　　　平成１２年１０月１７日
　
２．訂正の適否についての判断
２．１　訂正の内容
２．１．１　訂正事項ａ
　特許請求の範囲の請求項１中の「ＩｎＡｌＡｓ層の直上」を「前記エッチングによって露出したＩｎＡｌＡｓ層の直上」と訂正する。
２．１．２　訂正事項ｂ
　発明の詳細な説明の段落【０００６】の「【課題を解決するための手段】ＩｎＰ基板上に、ＩｎＡｌＡｓ層、さらに、複数層以上の半導体層、オーミック電極層、パット電極層を順次積層した素子において、素子間分離をメサエッチングによって行い、かつ、該エッチングの際に、前記ＩｎＡｌＡｓ層からなる層の厚さ方向の一部を残し、ＩｎＡｌＡｓ層の直上に電極を形成させたことを特徴とする。」を「【課題を解決するための手段】ＩｎＰ基板上に、ＩｎＡｌＡｓ層、さらに、複数層以上の半導体層、オーミック電極層、パット電極層を順次積層した素子において、素子間分離をメサエッチングによって行い、かつ、該エッチングの際に、前記ＩｎＡｌＡｓ層からなる層の厚さ方向の一部を残し、前記エッチングによって露出したＩｎＡｌＡｓ層の直上に電極を形成させたことを特徴とする。」と訂正する。
　
２．２　訂正の目的の適否，新規事項の有無及び拡張・変更の存否
２．２．１　訂正事項ａ
　上記訂正事項ａは、「ＩｎＡｌＡｓ層」をより下位概念である「前記エッチングによって露出したＩｎＡｌＡｓ層」と限定するものであり、特許請求の範囲の減縮に相当する。
　さらに、当該構成は、本件特許明細書【００１２】及び図１の記載から明らかであり、上記訂正事項ａは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ実質上特許請求の範囲を拡張し、又は変更するものではない。
２．２．２　訂正事項ｂ
　上記訂正事項ｂは、請求項１の訂正に合わせて発明の詳細な説明の項を訂正するものであり、明りょうでない記載の釈明に相当する。
　さらに、上記訂正事項ｂは、願書に添付した明細書又は図面に記載した事項の範囲内の訂正であり、かつ実質上特許請求の範囲を拡張し、又は変更するものではない。
　
２．３　訂正の適否のむすび
　以上のとおりであるから、上記訂正は、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第６条第１項の規定によりなお従前の例によるとされる、特許法第１２０条の４第３項において準用する平成６年法律第１１６号による改正前の特許法第１２６条第１項ただし書、第２項及び第３項の規定に適合するので、当該訂正を認める。
　
３．特許異議申立についての判断
３．１　特許異議申立の理由及び取消理由の概要
　特許異議申立人村戸良至は、甲第１号証（刊行物１：ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ，ＶＯＬ．３６，　ＮＯ．１０，　ＯＣＴＯＢＥＲ　１９８９　Ｐ２２４９−２２５９）を提出し、本件請求項１に係る発明は、甲第１号証から当業者が容易になし得た発明であり、特許法第２９条第２項の規定に違反してされたものであり、特許を取り消すべきであると主張している。
　取消理由は、本件請求項１に係る発明は、甲第１号証に記載された発明である、もしくは甲第１号証から当業者が容易になし得た発明であり、特許法第２９条第１項第３号、もしくは同法第２９条第２項の規定に違反してされたものであり、特許を取り消すべきであるというものである。
　
３．２　本件発明
　上記２．で示したように上記訂正は認められるから、本件の請求項１に係る発明（以下、「本件発明」という。）は、上記訂正請求に係る訂正明細書の特許請求の範囲の請求項１に記載された次のとおりのものである。
「【請求項１】　ＩｎＰ基板上に、ＩｎＡｌＡｓ層、さらに、複数層以上の半導体層、オーミック電極層、パット電極層を順次積層した素子において、素子間分離をメサエッチングによって行い、かつ、該エッチングの際に、前記ＩｎＡｌＡｓ層からなる層の厚さ方向の一部を残し、前記エッチングによって露出したＩｎＡｌＡｓ層の直上に電極を形成させたことを特徴とする半導体素子の製造方法。」
　
３．３　取消理由通知で引用した刊行物に記載された発明
　当審が取消理由通知で引用した刊行物１（甲第１号証）の第２２５５頁左欄３５行〜４５行には、「２５００−３０００Åの厚さのメサを・・・エッチャントで形成した。オーミックパターンはＡＺ１８１１フォトレジストによって画定され、良好なリフトオフのためクロロベンゼンを使用したオーバーハング形状をなす。Ｇｅ／Ａｕ／Ｎｉ／Ｔｉ／Ａｕ（７００／１４００／５００／２００／７００Å）のオーミックメタルは、電子ビーム蒸着法による蒸着とアセトンによるリフトオフによって、オーミックパッドを形成した。２ステップ急速サーマルアニールは、良いオーミックコンタクト形成に使われた。」が記載されている。さらに、Ｆｉｇ．８．（Ｐ２２５４）には、「ＩｎＰ基板上に、ＩｎＡｌＡｓ層、さらに、複数層以上の半導体層を順次積層した素子において、ＩｎＡｌＡｓ層の途中までオーミック電極を形成した半導体素子」が記載されている。
　
３．４　本件発明と刊行物記載の発明との対比・判断
　一般的に、ＨＥＭＴ素子のオーミック電極を形成する場合において、ＨＥＭＴ素子を動作させるには、走行層及び電力供給層と電極とがオーミック接触する必要がある。即ち、刊行物１に記載されているように、Ｆｉｇ．８の走行層ｄ３と電力供給層ｄ２の側壁の斜線部は少なくともオーミックコンタクトになっている。しかしながら、異議申立人が述べるように、エッチングして露出したＩｎＡｌＡｓ表面に、電極（Ｇｅ（７００Å）／Ａｕ（１４００Å）／Ｎｉ（５００Å）／Ｔｉ（２００Å）／Ａｕ（５００Å））を形成すると仮定すると、エッチングは２５００〜３０００Åであるので、電極（オーミックメタル）の膜厚の記載より、Ｇｅは走行層ｄ３の下方に位置するところにあり、走行層ｄ３と電力供給層ｄ２のところにはＡｕが形成されることになる。ＩｎＡｌＡｓ及びＩｎＧａＡｓとＡｕはショットキー接合するので、このようなＨＥＭＴ素子は動作しないことになる。
　さらに、刊行物１の「オーミックメタルは、・・・リフトオフによって、オーミックパッドを形成した。２ステップ急速サーマルアニールは、良いオーミックコンタクト形成に使われた。」の記載から、オーミックメタルがアニールによりオーミックコンタクトになったことが分かる。このように拡散によってオーミック接触を達成する技術については、参考文献1(特開平１１−１０３０４６号公報)に代表されるようによく行われることである。
　したがって、刊行物１は、「メサエッチングは、素子間分離のために行われ、電極(オーミックメタル)形成は、ｎ＋ＩｎＧａＡｓ層上に形成され、アニールを行うことによって、Ｇｅが拡散されてオーミック領域(オーミックコンタクト)が形成されており、素子間分離であるメサエッチングは、Ｆｉｇ．８で示されている図面外のところで行われている」と考えられる。
　すなわち、刊行物１には、本件発明の構成要件である「メサエッチングによって露出したＩｎＡｌＡｓ層の直上に電極を形成させた」点が記載されておらず、さらにこれらを示唆する記載もない。また、本件発明は、前記構成要件を具備することにより、電極との密着性を向上するという顕著な効果を奏するものである。
　したがって、本件発明が、上記刊行物１に記載された発明であるとも、上記刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものともすることはできない。
　
３．５　特許異議申立についての判断のむすび
　以上のとおりであるから、特許異議の申立ての理由によっては本件発明についての特許を取り消すことはできない。
　また、他に本件発明についての特許を取り消すべき理由を発見しない。
　したがって、本件発明についての特許は拒絶の査定をしなければならない特許出願に対してされたものと認めない。
　よって、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１３年３月２３日（２００１．３．２３）
【訂正の要旨】
訂正の要旨
　訂正事項ａ：特許請求の範囲の減縮を目的として、特許請求の範囲の請求項１中の「ＩｎＡｌＡｓ層の直上」を「前記エッチングによって露出したＩｎＡｌＡｓ層の直上」と訂正する。
　訂正事項ｂ：明りょうでない記載の釈明を目的として、発明の詳細な説明の段落【０００６】の「【課題を解決するための手段】ＩｎＰ基板上に、ＩｎＡｌＡｓ層、さらに、複数層以上の半導体層、オーミック電極層、パット電極層を順次積層した素子において、素子間分離をメサエッチングによって行い、かつ、該エッチングの際に、前記ＩｎＡｌＡｓ層からなる層の厚さ方向の一部を残し、ＩｎＡｌＡｓ層の直上に電極を形成させたことを特徴とする。」を「【課題を解決するための手段】ＩｎＰ基板上に、ＩｎＡｌＡｓ層、さらに、複数層以上の半導体層、オーミック電極層、パット電極層を順次積層した素子において、素子間分離をメサエッチングによって行い、かつ、該エッチングの際に、前記ＩｎＡｌＡｓ層からなる層の厚さ方向の一部を残し、前記エッチングによって露出したＩｎＡｌＡｓ層の直上に電極を形成させたことを特徴とする。」と訂正する。
（５４）【発明の名称】
半導体素子の製造方法
（５７）【特許請求の範囲】
　【請求項１】　ＩｎＰ基板上に、ＩｎＡｌＡｓ層、さらに、複数層以上の半導体層、オーミック電極層、パット電極層を順次積層した素子において、素子間分離をメサエッチングによって行い、かつ、該エッチングの際に、前記ＩｎＡｌＡｓ層からなる層の厚さ方向の一部を残し、前記エッチングによって露出したＩｎＡｌＡｓ層の直上に電極を形成させたことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、ＩｎＰ上の半導体素子の製造方法に係り、特にレジストやパッド電極と半導体素子層の密着性を図ることにある。
　【０００２】
　【従来の技術】
　従来、エピ層の全厚が１μｍと薄いＧａＡｓ系ＨＥＭＴ等では、素子間の絶縁分離の方法として、エピ層全部を除去するメサエッチングによる方法が用いられている。
　【０００３】
　そして、図２に示すようなＩｎＰ基板上の半導体素子、例えばＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴ（以下、ＩｎＧａＡｓ系ＨＥＭＴと記す）等においても、ＧａＡｓ系ＨＥＭＴ等と同様に、ＩｎＰ基板９上のＩｎＡｌＡｓ層８や、例えば他の構造でのＩｎＧａＡｓ層の厚さ方向の全層厚をエッチングして、ＩｎＰ基板を露出させ、その後レジストのパターンニングやパッド電極の形成が行われている。
　【０００４】
　【発明が解決しようとする課題】
　しかしながら、上記プロセスでは量産という形で多くの枚数のＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴを生産すると、露出されたＩｎＰ基板上でのレジストの密着性が不安定であり、また、パッド電極もしばしばはがれるという現象が生じ、歩留まりが大幅に低下するという問題点があった。すなわち、歩留まりが低いことは直接的に素子自身のコストにはねかえるため、低価格で素子を提供する量産化には適していない。
　【０００５】
　そこで、本発明は上記問題点を解決するためになされたもので、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴなどの半導体素子で、レジストやパッド電極との密着性を良好にするプロセスを提供しようとするものである。
　【０００６】
　【課題を解決するための手段】
　ＩｎＰ基板上に、ＩｎＡｌＡｓ層、さらに、複数層以上の半導体層、オーミック電極層、パット電極層を順次積層した素子において、素子間分離をメサエッチングによって行い、かつ、該エッチングの際に、前記ＩｎＡｌＡｓ層からなる層の厚さ方向の一部を残し、前記エッチングによって露出したＩｎＡｌＡｓ層の直上に電極を形成させたことを特徴とする。
　【０００７】
　本発明はＨＥＭＴに限定される事なく、ＩｎＰ基板上に、ＩｎＡｌＡｓ層、および／またはＩｎＧａＡｓ層を積層し、かつ電極形成を行う各種の半導体素子に適用できる。
　【０００８】
　【作用】
　一般に、ＩｎＰはＧａＡｓと比較して、酸化膜が形成されにくく、ＧａＡｓ系で一般的に用いられているリン酸系のエッチャントではエッチングできない。
　【０００９】
　また、種々の実験の結果、通常のプロセスで用いられるＩｎＰ基板上に塗布するレジスト、特に低粘度のもの（例えば、ＯＦＰＲ　２０ｃｐ（東京応化）、ＰＦＩ（住友化学））との密着性や、パッド電極（例えばＴｉ／Ｐｔ／Ａｕ、ＡｕＧｅ（１２％Ｇｅ）／Ｎｉ／Ａｕ）との密着性はＧａＡｓ基板に比べて悪いことがわかった。一方、ＩｎＡｌＡｓ層やＩｎＧａＡｓ層に対するレジストの密着性やパッド電極の密着性はＧａＡｓ基板のそれとあまり差がないが判明した。
　【００１０】
　従って、密着性の低いＩｎＰ基板を露出させる替わりにＩｎＰ基板より密着性の高いＩｎＡｌＡｓ層を一部残すことによってレジストの塗布むらやパット電極剥がれを防止しようとするものである。
　【００１１】
　【実施例】
　以下に、図１および図３を用いて、本発明の一実施例のＩｎＰ上にＩｎＡｌＡｓ層等の半導体層を積層した、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴ素子について説明する。
　【００１２】
　図１に本願発明の主要部分を示す。まず、分子線エピタキシー装置を用いて、ＩｎＰ９基板上に５０００ÅのアンドープＩｎＡｌＡｓ層８、３００ÅのアンドープＩｎＧａＡｓ層７、５０ÅのアンドープＩｎＡｌＡｓ層６、７０Åのｎ型ＩｎＡｌＡｓ層５（８×１０１８ｃｍ−３、Ｓｉドープ）、３００ÅのアンドープＩｎＡｌＡｓ層４、５００Åのｎ型ＩｎＧａＡｓ層３（８×１０１８ｃｍ−３、Ｓｉドープ）の順に積層する。次に、前記エピで作成されたウエハーにメサ形状のパターニングを行い、リン酸系のエッチャントで３０００Å、すなわちＩｎＡｌＡｓ層８の途中までエッチングする。そして、オーミック電極２およびパッド電極１を蒸着すると、図１に示す構造が作製できる。
　【００１３】
　これより、本願発明を用いたＨＥＭＴ素子の作製プロセスの一例を詳述する。前記のＩｎＡｌＡｓ層８を積層する工程までは図１の作製プロセスと同様にして、図３（ａ）に示す半導体積層基板３１を作製し、かつ第１のレジスト３２を塗布する。次に、本願発明の特徴であるＩｎＡｌＡｓ層８の途中までエッチングを行い、図３（ｂ）に示す構造を作製する。その後、図３（ｃ）に示すように、プラズマＣＶＤ装置により２０００ÅのＳｉＮｘ膜３３を形成し、再びレジストでオーミック電極のパターンニングを行う（図３（ｃ））。パターンニングにはＯＦＰＲ８００　２０ｃｐを用いた。リフトオフが容易に可能なようにバッファードフッ酸で、ＳｉＮｘ膜３３をややオーバー気味にエッチングする（図３（ｄ））。
　【００１４】
　次に、オーミック電極３４の材料のＡｕＧｅ（１２％）／Ｎｉ／Ａｕをそれぞれ１０００／１５０／２０００Åの膜厚だけ、抵抗加熱蒸着機により蒸着する（図３（ｅ））。次に、第１のレジスト３２でゲート電極のパターンニングを行った後に、リン酸系のエッチャントにより積層基板の最上面のＩｎＧａＡｓ層をエッチング（リセス）する（図３（ｆ））。次に、ゲート電極３５の材料のＴｉ／Ｐｔ／Ａｕをそれぞれ２５０／２５０／３０００Åの膜厚だけ、電子ビーム蒸着機により蒸着する（図３（ｇ））。さらに、余分なゲート電極材料をリフトオフし（図３（ｈ））、パッド電極のパターンニングを行う（図３（ｉ））。このときパターンニングは厚いパッド電極材料がリフトオフできるように、第２のレジスト３６として、最初にＳＡＬを２μｍ程度塗布し、２３０℃のオーブンで２０分べーキングを行い、その上にＯＦＰＲを塗布したものを用いた。ＯＦＰＲを露光、現像し、そのＯＦＰＲをマスクとして、ＳＡＬ１１０をＤｅｅｐＵＶキュア装置で露光、現像した。
　【００１５】
　次に、パッド電極３７の材料のＴｉ／Ｐｔ／Ａｕをそれぞれ２５０／２５０／１４０００Åの膜厚だけ、電子ビーム蒸着機により蒸着し（図３（ｊ））、リフトオフして、図３（ｋ）に示す構造の素子を作製した。
　【００１６】
　〈比較例〉
　前記実施例と比較するために、前記プロセスと同様に、同一のウエハー内の半分では、メサ形成のエッチングの際に、リン酸系のエッチャントでＩｎＰ基板が露出するまでエッチングした。
　【００１７】
　〈結果〉
　上記プロセスにより、ウエハーの半分はバッファー層であるＩｎＡｌＡｓ層が残り、残り半分のウエハーではＩｎＰ基板が露出したウエハーを作成した。そして、前記と同様なウエハーを１０枚作成し、それらを３、３、４枚で１バッチとして３回に分けてプロセスを流した。これによりウエハー間のばらつきとパッチ間のばらつきを含んだ形で評価した。
　【００１８】
　まず最初に、特にレジストの塗布むらを観察した。レジスト塗布の良否判定は各ウエハーごとに１０個、計１００個に対してレジストパターンの変形を光学顕微鏡で検査した。その結果、表１に示すようにＩｎＡｌＡｓ層がエピ層の厚さ方向に一部残っているものではレジストの塗布むらは生じないが、ＩｎＰ基板が露出しているものではかなり高い確率でレジストの塗布むらが生じた。
　【００１９】
　【表１】
　【００２０】
　本半導体プロセス中にはメサエッチングの後に基板上に直接レジストが塗布される工程が２回あるため、ＩｎＰ基板の露出している部分ではかなりの素子が不良となった。
　【００２１】
　また、正常にレジスト塗布プロセスが終了した素子で、各ウエハーごとにそれぞれ１０個、計１００個に対してワイヤーボンディングを行い、パッド電極はがれを観察した結果、表２に示すようにＩｎＡｌＡｓ層がエピ層の厚さ方向に一部残っているものでは、ワイヤーボンド後にパッド電極のはがれは生じない、量産化プロセスでも問題ないレベルであったが、ＩｎＰ基板が露出しているものではかなり割合でパッド電極はがれが生じた。
　【００２２】
　【表２】
　【００２３】
　このパッド電極のはがれは素子の電気的特性を測り良否の判定をしているので、パッド電極がはがれかかっていても電気的に接続されていれば良の判定がでることになるため、実際の不良率はもっと高いものと予想される。
　【００２４】
　また、残してあるＩｎＡｌＡｓ層による素子間のリークが考えられるが、実測したところ、ＩｎＡｌＡｓ層を一部残したもの、ＩｎＰ基板が露出しているものの両者とも抵抗値として１０８Ω以上と良好であった。
　【００２５】
　【発明の効果】
　メサエッチングのときにバッファー層の一部を残すという極めて容易なプロセスによりレジストやパッドとの密着性を向上することが可能となる。これにより素子の歩留まりが著しく向上し、生産価格の低減が可能となる。
【図面の簡単な説明】
　【図１】
　本発明の素子の主要部分を示す構造断面図である。
　【図２】
　従来例の素子の主要部分を示す構造断面図である。
　【図３】
　本発明を用いたＨＥＭＴ素子作製プロセスを示す図である。
　【符号の説明】
１　パッド電極
２　オーミック電極
３　第１のＩｎＧａＡｓ層
４　第１のＩｎＡｌＡｓ層
５　第２のＩｎＡｌＡｓ層
６　第３のＩｎＡｌＡｓ層
７　第２のＩｎＧａＡｓ層
８　アンドープＩｎＡｌＡｓ層
９　ＩｎＰ基板
３１　半導体積層基板
３２　第１のレジスト
３３　ＳｉＮｘ膜
３４　オーミック電極
３５　ゲート電極
３６　第２のレジスト
３７　パッド電極