(57)【要約】  不揮発性記憶素子の集合を消去目的の部分集合に分割して、消去速度の早い記憶素子が過剰消去されるのを回避する。この素子の全体集合は、素子の集合の第１の部分集合が消去されたと検証されるまで消去される。この第１の部分集合には、消去速度の速いセルが含まれることがある。この第１の部分集合を検証するステップは、第２の部分集合を検証対象から除外するステップを含んでいる。第１の部分集合は、消去されたと検証されると、消去が禁止されるが、その間、第２の部分集合はさらに消去される。第２の部分集合が消去されたと検証されると、素子の集合は消去されたと検証される。素子の集合が消去されたことを検証するステップには、第１の部分集合を検証対象から除外するステップまたは第１と第２の部分集合双方を同時に検証するステップが含まれることがありえる。消去し検証される部分集合によってさまざまなステップサイズが用いられ、これで、素子の集合をより効率的にそしてより正確に消去する。
2008536247.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリを消去する方法であって、
第１部分集合と第２部分集合を含む不揮発性記憶素子の集合の消去を可能とする工程を含む不揮発性記憶素子の集合の消去を可能とする工程と、
前記第１部分集合が消去されたと検証されるまで、前記不揮発性記憶素子の第１部分集合と第２部分集合の消去が可能とされた状態で、１回以上の消去電圧パルスを前記集合に印加する工程と、
前記第１部分集合が消去されたと検証された後に、前記第２部分集合の消去が可能とされた状態で、前記第１部分集合をこれ以上消去することを禁止する工程と、
前記第２部分集合が消去されたと検証されるまで、前記第１部分集合の消去を禁止するとともに前記第２部分集合の消去が可能とされた状態で、１回以上の追加の消去電圧パルスを前記集合に印加する工程と、を備える方法。
【請求項２】
不揮発性記憶素子の前記集合の消去に続いて不揮発性記憶素子の前記集合をソフトプログラミングする工程をさらに備えており、
前記ソフトプログラミングする工程は、
前記集合がソフトプログラムされたと検証されるまで、不揮発性記憶素子の前記集合に１回以上のソフトプログラミングパルスを印加する工程と、
前記集合がソフトプログラムされたと検証された後に、不揮発性記憶素子の前記集合の前記第１部分集合のソフトプログラミングを禁止する工程と、
前記第１部分集合のソフトプログラミングが禁止された状態で、不揮発性記憶素子の前記集合の前記第２部分集合に１回以上の追加のソフトプログラミングパルスを印加する工程とを有する請求項１に記載の方法。
【請求項３】
前記１回以上の追加のソフトプログラミングパルスの印加間ごとに、前記第２部分集合がソフトプログラムされたかどうか検証する工程をさらに備えており、
その検証する工程が前記第１部分集合を検証対象から除外する工程を含んでいる請求項２に記載の方法。
【請求項４】
前記１回以上の消去電圧パルスの印加間ごとに、不揮発性記憶素子の前記第１部分集合が消去されたかどうか検証する工程をさらに備えており、
その検証する工程は、不揮発性記憶素子の前記第２部分集合を検証対象から除外する工程を含んでいる請求項１に記載の方法。
【請求項５】
前記検証する工程は、消去検証電圧を前記第１部分集合に印加するとともに前記消去検証電圧より大きい電圧を前記第２部分集合に印加し、前記第２部分集合を検証対象から除外した状態で前記第１部分集合を検証する工程を含んでいる請求項４に記載の方法。
【請求項６】
前記１回以上の追加の消去電圧パルスの印加間ごとに、不揮発性記憶素子の前記第２部分集合が消去されたかどうか検証する工程をさらに備えており、
その検証する工程は、不揮発性記憶素子の前記第１部分集合を検証対象から除外する工程を含んでいる請求項１に記載の方法。
【請求項７】
前記１回以上の追加の消去電圧パルスの印加間ごとに、不揮発性記憶素子の前記第２部分集合と前記第１部分集合が消去されたかどうか検証する工程をさらに備えている請求項１に記載の方法。
【請求項８】
前記１回以上の消去電圧パルスを印加する前記工程は、前記１回以上の消去電圧パルスの各サイズを第１のステップサイズだけ増加させる工程を含んでおり、
前記１回以上の追加の消去電圧パルスを印加する前記工程は、前記１回以上の追加の消去電圧パルスの各サイズを第２のステップサイズだけ増加させる工程を含んでいる請求項１に記載の方法。
【請求項９】
前記１回以上の消去電圧パルスは、前記第１部分集合が成功裏に消去されたと検証される以前に前記集合に印加される最後の消去電圧パルスを含んでおり、
前記１回以上の追加の消去電圧パルスを印加する前記工程は、前記１回以上の追加の消去電圧パルスのうちの最初のパルスを印加する以前に、第３のステップサイズだけ前記最後の消去電圧パルスを増加させて、前記１回以上の追加の消去電圧パルスの前記最初のパルスとする工程を含んでいる請求項８に記載の方法。
【請求項１０】
前記第１と第２のステップサイズが同じステップサイズである請求項９に記載の方法。
【請求項１１】
前記１回以上の消去電圧パルスを印加する前記工程は、
前記第１部分集合が消去されたと検証されなかった場合に、最初の消去電圧パルスを印加した後に、第１のステップサイズだけ前記１回以上の消去電圧パルスのサイズを減少させる工程と、
前記第１部分集合が消去されたと検証されなかった場合に、第２の消去電圧パルスを印加した後に、第２のステップサイズだけ前記１回以上の消去電圧パルスの前記サイズを増加させる工程を含む請求項１に記載の方法。
【請求項１２】
前記１回以上の追加の消去電圧パルスを印加する前記工程は、
第３のステップサイズだけ前記１回以上の追加の消去電圧パルスのサイズを増加させる工程を含む請求項１１に記載の方法。
【請求項１３】
前記１回以上の消去電圧パルスは、前記第１部分集合が成功裏に消去されたと検証される以前に前記集合に印加される最後の消去電圧パルスを含んでおり、
前記１回以上の追加の消去電圧パルスを印加する前記工程は、前記１回以上の追加の消去電圧パルスのうちの最初のパルスを印加する以前に、第４のステップサイズだけ前記最後の消去電圧パルスを増加させて、前記１回以上の追加の消去電圧パルスの前記最初のパルスとする工程を含む請求項１２に記載の方法。
【請求項１４】
前記第２と前記第３のステップサイズが同じサイズである請求項１３に記載の方法。
【請求項１５】
不揮発性記憶素子の前記第１部分集合が、前記集合の内部の不揮発性記憶素子であり、
不揮発性記憶素子の前記第２部分集合が、前記集合の端部の不揮発性記憶素子である請求項１に記載の方法。
【請求項１６】
前記第２部分集合が、前記集合の第１選択ゲートに隣接した第１不揮発性記憶素子と、前記集合の第２選択ゲートに隣接した第２不揮発性記憶素子を含む請求項１５に記載の方法。
【請求項１７】
前記第２部分集合が、前記第１不揮発性記憶素子に隣接した第３不揮発性記憶素子と、前記第２不揮発性記憶素子に隣接した第４不揮発性記憶素子をさらに含む請求項１６に記載の方法。
【請求項１８】
不揮発性記憶素子の前記集合がＮＡＮＤストリングである請求項１に記載の方法。
【請求項１９】
不揮発性記憶素子の前記集合が、多状態のフラッシュメモリデバイスの集合である請求項１に記載の方法。
【請求項２０】
第１部分集合と第２部分集合を含む不揮発性記憶素子の集合と、
不揮発性記憶素子の前記集合と通信している管理回路とを備えており、
前記管理回路は、
不揮発性記憶素子の前記第１部分集合と前記第２部分集合の消去を可能とする工程と、
前記第１部分集合が消去されたと検証されるまで、前記第１部分集合と第２部分集合の消去が可能とされた状態で、１回以上の消去電圧パルスを前記集合に印加する工程と、
前記第１部分集合が消去されたと検証された後に、前記第２部分集合の消去が可能とされた状態で、前記第１部分集合をこれ以上消去することを禁止する工程と、
前記第２部分集合が消去されたと検証されるまで、前記第１部分集合の消去を禁止するとともに前記第２部分集合の消去が可能とされた状態で、１回以上の追加の消去電圧パルスを前記集合に印加する工程とを実施することによって前記集合を消去する不揮発性メモリシステム。
【請求項２１】
前記管理回路は、不揮発性記憶素子の前記集合の消去に続いて、
前記集合がソフトプログラムされたと検証されるまで、不揮発性記憶素子の前記集合に１回以上のソフトプログラミングパルスを印加する工程と、
前記集合がソフトプログラムされたと検証された後に、不揮発性記憶素子の前記集合の前記第１部分集合のソフトプログラミングを禁止する工程と、
前記第１部分集合のソフトプログラミングが禁止された状態で、不揮発性記憶素子の前記集合の前記第２部分集合に１回以上の追加のソフトプログラミングパルスを印加する工程とを実施することによって不揮発性記憶素子の前記集合をソフトプログラムする請求項２０に記載の不揮発性メモリシステム。
【請求項２２】
前記管理回路は、前記１回以上の追加のソフトプログラミングパルスの印加間ごとに、前記第２部分集合がソフトプログラムされたかどうか検証しており、その検証は、前記第１部分集合を検証対象から除外する工程を含む請求項２１に記載の不揮発性メモリシステム。
【請求項２３】
前記管理回路は、前記１回以上の消去電圧パルスの印加間ごとに、不揮発性記憶素子の前記第１部分集合が消去されたかどうか検証しており、
前記第１部分集合が消去されたかどうか検証する際に、不揮発性記憶素子の前記第２部分集合を検証対象から除外する請求項２０に記載の不揮発性メモリシステム。
【請求項２４】
前記管理回路は、消去検証電圧を前記第１部分集合に印加するとともに前記消去検証電圧より大きい電圧を前記第２部分集合に印加し、前記第２部分集合を検証対象から除外した状態で前記第１部分集合を検証する請求項２３に記載の不揮発性メモリシステム。
【請求項２５】
前記管理回路は、前記１回以上の追加の消去電圧パルスの印加間ごとに、不揮発性記憶素子の前記第２部分集合が消去されたかどうか検証する請求項２０に記載の不揮発性メモリシステム。
【請求項２６】
前記管理回路は、前記第２部分集合が消去されたかどうか検証する際に、不揮発性記憶素子の前記第１部分集合を検証対象から除外する請求項２５に記載の不揮発性メモリシステム。
【請求項２７】
前記１回以上の消去電圧パルスを印加する工程は、
前記第１部分集合が消去されたと検証されなかった場合に、最初の消去電圧パルスを印加した後に、第１のステップサイズだけ前記１回以上の消去電圧パルスのサイズを減少させる工程と、
前記第１部分集合が消去されたと検証されなかった場合に、第２の消去電圧パルスを印加した後に、第２のステップサイズだけ前記１回以上の消去電圧パルスの前記サイズを増加させる工程とを含む請求項２０に記載の不揮発性メモリシステム。
【請求項２８】
前記１回以上の追加の消去電圧パルスを印加する工程は、
前記１回以上の追加の消去電圧パルスの印加間ごとに、第３のステップサイズだけ前記１回以上の追加の消去電圧パルスのサイズを増加させる工程を含む請求項２７に記載の不揮発性メモリシステム。
【請求項２９】
前記１回以上の消去電圧パルスは、前記第１部分集合が成功裏に消去されたと検証される以前に、前記集合に印加される最後の消去電圧パルスを含んでおり、
前記１回以上の追加の消去電圧パルスを前記のように印加する工程は、前記１回以上の追加の消去電圧パルスのうちの最初のパルスを印加する以前に、第４のステップサイズだけ前記最後の消去電圧パルスを増加させて、前記１回以上の追加の消去電圧パルスの前記最初のパルスとする請求項２８に記載の不揮発性メモリシステム。
【請求項３０】
前記第２のステップサイズと前記第３のステップサイズが同じサイズである請求項２９に記載の不揮発性メモリシステム。
【請求項３１】
不揮発性記憶素子の前記第１部分集合が、前記集合の内部の不揮発性記憶素子であり、
不揮発性記憶素子の前記第２部分集合が、前記集合の端部の不揮発性記憶素子である請求項２０に記載の不揮発性メモリシステム。
【請求項３２】
前記第２部分集合が、前記集合の第１選択ゲートに隣接した第１不揮発性記憶素子と、前記集合の第２選択ゲートに隣接した第２不揮発性記憶素子を含む請求項３１に記載の不揮発性メモリシステム。
【請求項３３】
前記第２部分集合が、前記第１不揮発性記憶素子に隣接した第３不揮発性記憶素子と、前記第２不揮発性記憶素子に隣接した第４不揮発性記憶素子をさらに含む請求項３２に記載の不揮発性メモリシステム。
【請求項３４】
不揮発性記憶素子の前記集合が、多状態のフラッシュメモリデバイスの集合である請求項２０に記載の不揮発性メモリシステム。
【請求項３５】
不揮発性記憶素子の前記集合がＮＡＮＤストリングである請求項２０に記載の不揮発性メモリシステム。
【請求項３６】
前記管理回路が少なくとも１つのコントローラ、ステートマシンおよびローコントローラを含む請求項２０に記載の不揮発性メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、不揮発性メモリデバイスを消去する半導体技術に関する。
【０００２】
（優先権請求事項）
本出願は、２００５年３月３１日に提出されたヘミンク（Ｈｅｍｉｎｋ）らによる「過剰消去を防止して不揮発性メモリを消去する動作」という名称の米国暫定特許出願第６０／６６７，０４３号に基づく優先権を請求する。本出願は、その全体を参照してここに組み込む。
【０００３】
（関連出願の相互参照）
以下の出願はクロスリファレンスされ、また、それらの全体を参照してここに組み込む。
【０００４】
２００５年１２月６日に提出されたヘミンク（Ｈｅｍｉｎｋ）らによる「メモリセルの部分集合を個別に検証して追加的に消去することによって不揮発性メモリを消去する方法」という名称の米国特許第１１／２９６，０２８号（弁理士整理番号ＳＡＮＤ−０１０６６ＵＳ１）；
【０００５】
２００５年１２月６日に提出されたヘミンク（Ｈｅｍｉｎｋ）による「メモリセルの部分集合を個別に検証して追加的にソフトプログラミングすることを利用した不揮発性メモリのソフトプログラミング」という名称の米国特許第１１／２９５，７４７号（弁理士整理番号ＳＡＮＤ−０１０６６ＵＳ２）。
【０００６】
２００５年１２月６日に提出されたヘミンク（Ｈｅｍｉｎｋ）による「メモリセルの部分集合を個別に検証して追加的にソフトプログラミングすることを利用して不揮発性メモリをソフトプログラミングするシステム」という名称の米国特許第１１／２９６，０７１号（弁理士整理番号ＳＡＮＤ−０１０６６ＵＳ３）。
【０００７】
２００５年１２月６日に提出されたヒガシタニ・マサアキによる「消去速度が遅いメモリセルを埋め合わせるためにワードラインの状態を変化させることを利用した不揮発性メモリの消去」という名称の米国特許第１１／２９５，７５５号（弁理士整理番号ＳＡＮＤ−０１０５４ＵＳ０）。
【０００８】
２００５年１２月６日に提出されたヒガシタニ・マサアキによる「消去速度が遅いメモリセルを埋め合わせるためにワードラインの状態を変化させることを利用して不揮発性メモリを消去するシステム」という名称の米国特許第１１／２９６，０３２号（弁理士整理番号ＳＡＮＤ−０１０５４ＵＳ２）。
【背景技術】
【０００９】
半導体メモリデバイスは、さまざまな電子デバイスで使用されてよく知られるようになっている。たとえば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、モバイルコンピュータデバイス、非モバイルコンピュータデバイスおよび他のデバイスで用いられている。フラッシュＥＥＰＲＯＭを含むＥＥＰＲＯＭ（電気的に消去可能なプログラマブルＲＯＭ）とＥＰＲＯＭ（電気的にプログラム可能なＲＯＭ）などが、もっともよく知られている不揮発性半導体メモリである。
【００１０】
フラッシュメモリシステムの一例にはＮＡＮＤ構造を用いるものがあるが、これは、複数のトランジスタを２つの選択ゲート間に挟まれた状態で直列に配置するものである。直列配置されているこれらトランジスタとこれらの選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す上面図である。図２は、この等価回路図である。図１と図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２間に挟まれた状態で直列に接続された４つのトランジスタ１００、１０２、１０４、１０６を備えている。選択ゲート１２０はＮＡＮＤストリングをビットライン１２６に接続している。選択ゲート１２２はＮＡＮＤストリングをソースライン１２８に接続している。選択ゲート１２０は、選択ラインＳＧＤを介して制御ゲート１２０ＣＧに適切な電圧を印加することによって制御される。選択ゲート１２２は、選択ラインＳＧＳを介して制御ゲート１２２ＣＧに適切な電圧を印加することによって制御される。各トランジスタ１００、１０２、１０４、１０６は、メモリセルのゲート素子を形成している制御ゲートとフローティングゲートを含んでいる。たとえば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを有している。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを有している。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを有している。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを有している。制御ゲート１００ＣＧはワードラインＷＬ３に接続され、制御ゲート１０２ＣＧはワードラインＷＬ２に接続され、制御ゲート１０４ＣＧはワードラインＷＬ１に接続され、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。
【００１１】
ここで、図１と図２はＮＡＮＤストリング中の４つのメモリセルを示しているが、この４つのトランジスタの使用は単なる一例である。ＮＡＮＤストリングでは、メモリセルの数が４つ未満、あるいは５つ以上であってもよい。たとえば、８個のメモリセルや、１６個のメモリセルや、３２個のメモリセルなどを含んでいるＮＡＮＤストリングも存在する。ここでの検討は、いくらかの特定の数のメモリセルを含んでいるＮＡＮＤストリングに限られるものではない。
【００１２】
ＮＡＮＤ構造を用いるフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのＮＡＮＤストリングを含んでいる。たとえば、図３に、メモリアレイが有する多くのＮＡＮＤストリングのうちの３つのＮＡＮＤストリング２０２、２０４、２０６を示す。図３のこれらＮＡＮＤストリングのそれぞれは、２つの選択トランジスタすなわちゲートと４つのメモリセルを含んでいる。たとえば、ＮＡＮＤストリング２０２は、選択トランジスタ２２０、２３０と、メモリセル２２２、２２４、２２６、２２８を含んでいる。ＮＡＮＤストリング２０４は、選択トランジスタ２４０、２５０と、メモリセル２４２、２４４、２４６、２４８を含んでいる。これらストリングのそれぞれは、１つの選択ゲート（たとえば選択ゲート２３０と選択ゲート２５０）によってソースラインに接続されている。選択ラインＳＧＳを用いて、ソース側の選択ゲートを制御する。これらさまざまなＮＡＮＤストリングは、選択ラインＳＧＤによって制御されている選択ゲート２２０、２４０などによってそれぞれのビットラインに接続されている。これら選択ラインが必ずしも共通である必要はないような実施形態もある。ワードラインＷＬ３は、メモリセル２２２の制御ゲートとメモリセル２４２の制御ゲートに接続されている。ワードラインＷＬ２は、メモリセル２２４の制御ゲートとメモリセル２４４の制御ゲートに接続されている。ワードラインＷＬ１は、メモリセル２２６の制御ゲートとメモリセル２４６の制御ゲートに接続されている。ワードラインＷＬ０は、メモリセル２２８の制御ゲートとメモリセル２４８の制御ゲートに接続されている。見れば分かるように、ビットラインとそれぞれのＮＡＮＤストリングは、メモリセルのアレイの列を構成している。これらワードライン（ＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０）は、このアレイの行を構成している。ワードラインのそれぞれは、この行内の各メモリセルの制御ゲートに接続している。たとえば、ワードラインＷＬ２は、メモリセル２２４、２４４、２５２のそれぞれの制御ゲートに接続している。
【００１３】
メモリセルのそれぞれは、データ（アナログデータまたはデジタルデータ）を記憶することが可能である。１ビットのデジタルデータを記憶する場合、メモリセルの可能な閾値電圧の範囲は、論理データ“１”と“０”がそれぞれ割り当てられる２つの範囲に分けられる。ＮＡＮＤタイプのフラッシュメモリの一例では、この閾値電圧は、メモリセルの内容が消去された後で負の値であり、ロジック“１”と定義される。この閾値電圧は、プログラム動作が実行された後で正の値であり、ロジック“０”と定義される。閾値電圧が負の場合に、制御ゲートに０ボルトを印加することによって読み出そうとすると、メモリセルはオンして、ロジック１が記憶されていることを示す。閾値電圧が正の場合に、制御ゲートに０ボルトを印加することによって読み出そうとすると、メモリセルはオンしないので、ロジック０が記憶されていることを示す。メモリセルはまた、複数のレベルの情報、たとえば、複数ビットのデジタルデータを記憶することが可能である。複数レベルのデータを記憶する場合、可能な閾値電圧の範囲はこのデータレベルの数に分割される。たとえば、４つのレベルの情報を記憶する場合、閾値の範囲は４つあって、“１１”、“１０”、“０１”、“００”のデータ値がそれぞれ割り当てられる。ＮＡＮＤタイプのメモリの一例では、消去動作が実行された後では閾値電圧は負の値であり、“１１”と定義される。“１０”、“０１”および“００”の状態に対して互いに異なった３つの正の閾値電圧が用いられる。
【００１４】
ＮＡＮＤタイプのフラッシュメモリとその動作の関連例が、そのすべてを参照してここに組み込む次の米国特許／特許出願に記載されている：米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号および米国特許出願第０９／８９３，２７７号（公開番号ＵＳ２００３／０００２３４８）。
【００１５】
フラッシュメモリセルをプログラミングする場合、ビットラインを接地した状態で、プログラム電圧を制御ゲートに対して（選択されたワードラインを介して）印加する。ｐウエルから電子がフローティングゲートに注入される。電子が蓄積されると、このフローティングゲートは負に帯電し、そのセルの閾値電圧が上昇する。このフローティングゲートの電荷とこのセルの閾値電圧によって、記憶されているデータに対応する特定の状態を示すことが可能である。
【００１６】
ＮＡＮＤタイプのフラッシュメモリのメモリセルの内容を消去するためには、電子を各メモリセルのフローティングゲートからウエル領域及び基板に移動させる。一般的には、１回以上の高電圧（たとえば約１６ｖ〜２０Ｖ）の消去用パルスをウエル領域に印加して、各メモリセルのフローティングゲートから電子をウエル領域に引き抜く。各メモリセルのワードラインを接地するか又はこれに０Ｖを印加して、トンネル酸化物領域に高い電位を発生させて電子を引き抜く。ＮＡＮＤストリングの各メモリセルの内容が消去電圧パルス印加後も消去されなければ、このパルスのサイズを増加させて、各メモリセルの内容が消去されるまでＮＡＮＤストリングに印加すればよい。パルスごとに増加される消去電圧の増加分は、一般的に消去電圧のステップサイズと呼ばれる。
【００１７】
先行技術を用いた一般的な消去動作では、ＮＡＮＤストリング内のメモリセルで消去速度が互いに異なったものとなりかねない。あるメモリセルが、他のメモリセルよりも速くまたは遅く消去状態である目標閾値電圧に達するかもしれない。このため、消去速度の速いメモリセルが過剰消去されかねない。これは、ＮＡＮＤストリングの遅いメモリセルを消去するために、十分な消去用印加電圧が引き続き印加されるからである。したがって、互いに消去速度が異なる結果、メモリセルすなわちＮＡＮＤストリングのサイクル寿命が短くなりかねない。一般的な消去動作はまた、ＮＡＮＤストリングのメモリセルの閾値電圧をバラバラな状態にしかねない。すなわち、ＮＡＮＤストリングの１つ以上のメモリセルが、このストリングやデバイスの他のメモリセルと比べて、１回以上の消去電圧パルスを印加した後に閾値電圧が異なった値となる。この影響を克服するために、ソフトプログラミングと一般的に呼ばれる技術を用いて、消去後に１つ以上のメモリセルの閾値電圧を調整するようにしてきた。ソフトプログラミングでは、１つ以上のメモリセルに対して比較的低い、つまり、実際のプログラミング用の電圧値より低いプログラム電圧が印加される。ソフトプログラミングでは、一般的に、プログラム電圧パルスを印加するごとにステップサイズだけ増大されたパルスから成る一連のパルスとしてプログラム電圧を印加する。ソフトプログラミングでは、内容を消去されたメモリセルの母集団の閾値電圧の分布を狭めるおよび／または上昇させるためにメモリセルの閾値電圧を上げる。しかしながら、ソフトプログラミングによって、プログラム時間と消去時間が増大する。
【００１８】
さらに、従来のソフトプログラミングは、メモリセルが異なればその特性もバラバラであることに起因した同様の影響を受けかねない。消去速度が遅いメモリセルはソフトプログラム速度も同様に遅い。これらソフトプログラミング速度が遅いセルは、ソフトプログラミングの終了時における消去閾値電圧がＮＡＮＤストリングの他のセルよりも低いということになりかねない。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本書に記載する技術は、消去閾値電圧がより一貫したものとなるように不揮発性メモリデバイスを消去および／またはソフトプログラミングする技術に関する。一実施形態によれば、消去動作とソフトプログラミング動作中における１つ以上のメモリセルの個々の特徴、消去動作およびソフトプログラミング動作を考慮したシステムが提供される。
【００２０】
不揮発性記憶素子の集合（たとえばＮＡＮＤストリング）を消去対象の部分集合に分割すると、消去速度の速い記憶素子を過剰消去することを避けることが可能である。この素子集合の全体は、この素子集合の第１部分集合が消去されたと検証されるまで消去される。この第１部分集合は、消去速度の速い素子を含むことが可能である。第１部分集合を検証する動作には、第２部分集合を検証対象から除外する動作が含まれる。第１部分集合は、消去されたと検証されれば、第２部分集合がさらに消去されている間は消去動作が禁止される。この第２部分集合が消去されたと検証されると、この素子の集合が消去されたものと検証されたことになる。この素子の集合が消去されたことを検証する動作には、第１部分集合を検証対象から除外するまたは、第１部分集合と第２部分集合の双方を同時検証する動作を含むことが可能である。どちらの部分集合が消去されて検証されているかによってサイズの異なるステップを用いると、素子の集合をより効率的に、より正確に消去することが可能である。
【００２１】
ソフトプログラミング速度の遅い素子をより完全にソフトプログラムするために、不揮発性記憶素子の集合をソフトプログラミング対象の部分集合に分割することが可能である。この素子集合の全体は、ソフトプログラムされたと検証されるまで（または、第２部分集合の素子を検証対象から除外されている状態で第１部分集合がソフトプログラムされたと検証されるまで）ソフトプログラミングされる。この集合がソフトプログラムされたと検証されたら、第１部分集合の素子の追加のソフトプログラミングは禁止されるが、第２部分集合の素子に対しては追加のソフトプログラミングが実行される。第２部分集合は、ソフトプログラミング速度の遅い素子を含むことが可能である。第１部分集合を検証対象から除外した状態で、第２部分集合にソフトプログラミングの検証動作を実施することが可能となる。第２部分集合に対するソフトプログラミング及び検証は、これがソフトプログラムされたと検証されるまで続けることが可能である。どちらの部分集合がソフトプログラムされて検証されているかによって、ソフトプログラミング信号のサイズを増加するためにサイズの異なるステップを用いることが可能である。一実施形態では、本明細書に記載される技術によるソフトプログラミングは、本明細書に記載される技術による消去動作の後で実行される。
【００２２】
一実施形態では、不揮発性記憶素子の集合の消去を可能にする工程を備えた不揮発性メモリを消去する方法が提供される。この不揮発性記憶素子の集合の第１部分集合と第２部分集合の消去が可能にされる。次に、これら不揮発性記憶素子の第１部分集合と第２部分集合の消去が可能にされている状態で、１回以上の消去電圧パルスが集合全体に対して印加される。このパルスは、第１部分集合が消去されたと検証されるまで印加される。第１部分集合は、消去されたと検証されたら、追加の消去動作が禁止され、一方、第２部分集合は再度消去が可能にされる。次に、第１部分集合の消去が禁止されているとともに第２部分集合の消去が可能にされている状態で、１回以上の追加の消去電圧パルスが集合全体に印加される。この追加のパルスは、第２部分集合が消去されたと検証されるまで印加される。
【００２３】
一実施形態では、不揮発性記憶素子の集合と、この不揮発性記憶素子集合と接続している制御回路とを備えた不揮発性メモリシステムが提供される。この集合は、不揮発性記憶素子の第１部分集合と第２部分集合を含む。この制御回路は、この集合中の各不揮発性記憶素子の消去動作が可能にされている状態でこの集合に対して消去電圧を印加する工程と、第２部分集合が検証対象から除外されている状態で第１部分集合が消去されたかどうかを検証する工程と、第１部分集合が消去されたと検証されるまでこの印加と検証を繰り返す工程とを含む技術を用いてこの集合を消去する。第１部分集合が消去されたと検証されたら、制御回路は第１部分集合の消去を禁止して、第２部分集合の消去を可能にする。次に、制御回路は、第２部分集合の消去が可能にされているとともに第１部分集合の消去が禁止された状態で消去電圧を集合全体に対して印加して、不揮発性記憶素子のこの集合が消去されたかどうかを、第２部分集合が消去されたかどうかを検証することによって検証する。
【００２４】
一実施形態では、不揮発性記憶素子の集合がソフトプログラムされたと検証されるまで、１回以上のソフトプログラミングパルスを不揮発性記憶素子の集合に対して印加する工程を含む不揮発性メモリのソフトプログラミング方法が提供される。この集合がソフトプログラムされたと検証されたら、この不揮発性記憶素子の集合のうちの第１部分集合のソフトプログラミングが禁止され、この第１部分集合のソフトプログラミングを禁止した状態で、１回以上のソフトプログラミングパルスがさらに不揮発性記憶素子のこの全体の集合のうちの第２部分集合に印加される。一実施形態では、このソフトプログラミングは、上記で説明した消去の後で実行される。
【００２５】
別の実施形態によれば、不揮発性記憶素子の集合と、この不揮発性記憶素子集合に接続している制御回路とを備えた不揮発性メモリシステムが提供される。この集合は、不揮発性記憶素子の第１部分集合と不揮発性記憶素子の第２部分集合から構成されている。この制御回路は、この集合中の各不揮発性記憶素子に対してソフトプログラミング電圧を印加して、この集合がソフトプログラムされたかどうかを検証することによってこの不揮発性記憶素子の集合をソフトプログラムする。この制御回路は、この不揮発性記憶素子の集合がソフトプログラムされたと検証されるまでこの印加と検証を繰り返す。この集合がソフトプログラムされたと検証したら、この制御回路は、この不揮発性記憶素子の第２部分集合が検証対象から除外されている状態で、不揮発性記憶素子の第１部分集合中の各不揮発性記憶素子に対してソフトプログラミング電圧を印加して、不揮発性記憶素子の第１部分集合がソフトプログラムされたかどうかを検証する。
【００２６】
本発明の他の特徴、態様および目的は、本明細書、図面およびクレームを読めば理解することが可能であろう。
【発明を実施するための最良の形態】
【００２７】
図４は、本開示の１つ以上の実施形態を実施するために用いることが可能なフラッシュメモリシステムの一実施形態のブロック図である。他のシステムと実施例を用いることも可能である。メモリセルアレイ３０２は、列制御回路３０４、行制御回路３０６、ｃソース制御回路３１０およびｐウエル制御回路によって制御される。列制御回路３０４は、メモリセルに記憶されているデータを読み取ったり、プログラム動作中にメモリセルの状態を判定したり、プログラミングや消去動作を促進または禁止するためにメモリセルアレイ３０２のビットラインの電位レベルを制御したりする目的でビットラインに接続されている。行制御回路３０６は、ワードラインの１つを選択したり、読み出し電圧を印加したり、列制御回路３０４によって制御されるビットライン電位レベルと組み合わせてプログラム電圧を印加したり、消去電圧を印加したりする目的で、ワードラインに接続されている。ｃソース制御回路３１０は、メモリセルに接続されている共通ソースライン（図６では、「ｃソース」と表示されている）を制御している。ｐウエル制御回路３０８はｐウエル電圧を制御している。
【００２８】
メモリセルに記憶されているデータは、列制御回路３０４によって読み出されて、データ入／出力バッファ３１２を介して外部Ｉ／Ｏラインに出力される。メモリセルに記憶されるプログラムデータは、外部Ｉ／Ｏラインを介して入／出力バッファ３１２に入力されて、列制御回路３０４に転送される。外部Ｉ／Ｏラインは、コントローラ３１８に接続されている。
【００２９】
フラッシュメモリデバイスを制御するための命令データはコントローラ３１８に入力される。この命令データは、どの動作が要求されているかをフラッシュメモリに通知する。この入力された命令は制御回路３１５の一部であるステートマシン３１６に転送される。ステートマシン３１６は、列制御回路３０４、行制御回路３０６、ｃソース制御回路３１０、ｐウエル制御回路３０８およびデータ入／出力バッファ３１２を制御している。ステートマシン３１６はまた、ＲＥＡＤＹ／ＢＵＳＹやＰＡＳＳ／ＦＡＩＬなどのフラッシュメモリのステータスデータを出力することが可能である。
【００３０】
コントローラ３１８は、パーソナルコンピュータ、デジタルカメラ、携帯情報端末などのホストシステムに接続されているまたは接続することが可能である。このコントローラはこのホストと通信し、ホストは、メモリアレイ３０２にデータを記憶するもしくはこれからデータを読み出したり、このようなデータを提供もしくは受信したりするなどのための命令を始動する。コントローラ３１８はこのような命令を命令信号に変換する。この信号は、制御回路３１５の一部である命令回路３１４が解釈して実行することが可能である。命令回路３１４は、ステートマシン３１６と通信している。コントローラ３１８は、一般的には、メモリアレイに対するデータの書き込みや読み出し動作のためのバッファメモリを含んでいる。
【００３１】
一例のメモリシステムは、コントローラ３１８を含む１つの集積回路と、１つ以上の集積回路チップとを備えている。各集積回路チップは、メモリアレイおよび関連の制御装置、入／出力回路ならびにステートマシン回路を含んでいる。システムのメモリアレイとコントローラ回路を１つ以上の集積回路チップに一体化する傾向がある。このメモリシステムは、ホストシステムの一部として埋め込むかまたは、ホストシステムに取り外し可能に挿入されるメモリカード（もしくは他のパッケージ）に含めてもよい。このようなカードには、メモリシステム全体（たとえばコントローラを含む）が含まれていたり、たんにメモリアレイが関連の周辺回路と一緒に含まれていたり（コントローラすなわち制御機能がホストに埋め込まれている）してもよい。したがって、このコントローラは、ホストに埋め込んだり、取り外し式メモリシステムに含めたりすることが可能である。
【００３２】
図５を参照して、メモリセルアレイ３０２の構造の一例を説明する。一例として、１０２４のブロックに分割されるＮＡＮＤフラッシュＥＥＰＲＯＭを説明する。各ブロックに記憶されているデータは同時に消去することが可能である。一実施形態では、このブロックは、同時に消去されるセルの最小単位となっている。この例では、各ブロック中に８５１２の列が存在している。一般的には、各ブロックは、多くのページに分割され、このページがプログラミングする単位となることが可能である。他のプログラミング用データ単位も可能であり、予想されるものである。一実施形態では、個々のページはセグメントに分割され、これらセグメントには、基本的なプログラミング動作として一度に書き込まれるセルの数は最も少ないものとなってもよい。一般的には、１ページ以上のデータが、メモリセルの１つの行に記憶される。
【００３３】
図５の例の各ブロックには、８５１２の列があり、これが偶数列と奇数列に分けられている。ビットラインが偶数ライン（ＢＬｅ）と奇数ライン（ＢＬｏ）に分けられている。奇数／偶数ビットラインアーキテクチャでは、共通のワードラインに沿って存在しているとともに奇数ビットラインに接続されているメモリセルは一度にプログラムされ、共通のワードラインに沿って存在しているとともに偶数ビットラインに接続されているメモリセルは別の時点でプログラムされる。図５に、ＮＡＮＤストリングを形成するように直列に接続されている４つのメモリセルを示す。おのおののＮＡＮＤストリングに４つのセルが含まれているように図示されているが、これより多くのまたは少ないセル（たとえば１６個、３２個またはこれ以外）を用いることも可能である。このＮＡＮＤストリングの一方の終端部は、対応するビットラインに対して第１の選択トランジスタすなわちゲート（選択ゲートのドレインラインＳＧＤに接続されている）を介して接続されており、他方の終端部は第２の選択トランジスタ（選択ゲートソースラインＳＧＳに接続されている）を介してｃソースに接続されている。
【００３４】
ビットラインが偶数ビットラインと奇数ビットラインに分けられていない実施形態もある。このようなアーキテクチャは一般的に全ビットラインアーキテクチャと呼ばれる。全ビットラインアーキテクチャでは、あるブロックのすべてのビットラインが、読み出し動作やプログラム動作で同時に選択される。どのビットラインに接続されていても、共通のワードラインに沿って存在しているメモリセルは同時にプログラムされる。
【００３５】
一実施形態の読み出し操作とプログラミング動作では、４２５６個のメモリセルが同時に選択される。これら選択されたメモリセルは、同じワードライン（たとえばＷＬ２−ｉ）と同じ種類のビットライン（たとえば偶数ビットライン）を有している。したがって、５３２バイトのデータを同時に読み出したりプログラムしたりすることが可能である。これらの同時に読み出されたりプログラムされたりした５３２バイトのデータは論理ページを形成する。したがって、この例では、１ブロックで少なくとも８ページを記憶することが可能である。メモリセルおのおのが２ビットのデータを記憶すると（たとえばマルチレベルセル）、１ブロックで１６ページを記憶することになる。これ以外のサイズのブロックとページを実施形態で用いることも可能である。くわえて、図４と図５のアーキテクチャ以外のアーキテクチャを用いても実施形態を実施することが可能である。
【００３６】
読み出し動作と検証動作においては、選択されたブロックの選択ゲートを１つ以上の選択電圧にまで上昇させ、この選択されたブロックの選択されなかったワードライン（たとえばＷＬ０、ＷＬ１およびＷＬ３）は読み出しパス電圧（たとえば４．５ボルト）にまで上昇させ、関連のトランジスタをパスゲートとして動作させる。この選択されたブロックの選択されたワードライン（たとえばＷＬ２）は基準電圧に接続されるが、この基準電圧のレベルは読み出し動作と検証動作おのおのに対して指定されており、これで、関連するメモリセルの閾値電圧がこのようなレベルより高いか低いかを判定するようにしている。たとえば、１ビットのメモリセルを読み出す動作では、選択されたワードラインＷＬ２は接地され、これで、閾値電圧が０Ｖより高いかどうか検出される。１ビットのメモリセルを検証する動作では、選択されたワードラインＷＬ２は、たとえば、０．８Ｖに接続され、これで、プログラミングが進行するに連れて、閾値電圧が０．８Ｖに達したかどうか検証される。ソースとｐウエルは、読み出し動作と検証動作の間はゼロボルトに固定されている。選択されたビットライン（ＢＬｅ）は、たとえば、０．７Ｖというレベルに事前充電される。閾値電圧が読み出しレベルや検証レベルより高ければ、関連するビットライン（ＢＬｅ）の電位レベルは高レベルを維持するが、これは、このメモリセルが非導電性であるからである。他方、閾値電圧が読み出しレベルや検証レベルより低ければ、関連するビットライン（ＢＬｅ）の電位レベルは低レベル、たとえば、０．５Ｖ未満にまで下がるが、これは、メモリセルが導電性であるからである。このメモリセルの状態はセンスアンプによって検出される。このセンスアンプは、ビットラインに接続されていて、このビットラインの結果としての電圧を感知する。メモリセルがプログラムされるか消去されるかの相違は、フローティングゲートに負の電荷が蓄積されているかによって決まる。たとえば、負の電荷がフローティングゲートに蓄積されていれば、閾値電圧は高くなり、トランジスタはエンハンスメント動作モードで存在しえることになる。
【００３７】
メモリセルをプログラミングする一例では、制御ゲートに対して徐々にレベルが増大する一連のプログラミングパルスが印加されている状態で、ドレインとｐウエルに０ボルトが印加される。一実施形態では、この連続しているパルスのレベルの範囲は１２ボルトから２４ボルトである。この一連のパルスの範囲が異なった値、たとえば、開始レベルが１２ボルトより高いものとなりえる実施形態もある。メモリセルをプログラミングしている間、プログラミングパルス同士間の期間で検証動作が実施される。すなわち、並行してプログラムされたセル群の各セルは、そのプログラミングレベルがプログラミングパルス同士間で読み出されて、それ自体がプログラムされる検証レベルに達したかまたは超えたかどうかが判定される。このプログラミングを検証する１つの手段は、特定の比較ポイントでの導電性をテストすることである。例えばＮＡＮＤセルでは、あるセルが十分プログラムされていると検証されると、その後のすべてのプログラミングパルスに対して０からＶＤＤ（たとえば２．５Ｖ）にまでビットラインの電圧を上昇させることによって、このセルをロックアウトし、セルに対するプログラミングプロセスを終了する。場合によっては、パルスの数が制限され（たとえば２０回）、したがって、所与のメモリセルが最後のパルスによっても十分にはプログラムされていない場合、エラーが想定される。メモリセルを、プログラミングするに先立って、（ブロック単位でまたは他の単位で）消去する実施例もある。
【００３８】
図６に、一実施形態に関わるプログラム電圧信号を示す。この信号は、レベルが徐々に増大するパルスの集合を有している。このパルスのレベルは、パルス毎に所定のステップサイズだけ増大する。複数ビットのデータを記憶するメモリセルを含む一実施形態では、例示のステップサイズは０．２ボルト（または０．４ボルト）である。プログラムパルス同士間に検証パルスがある。図６の信号は４状態のメモリセルを想定しており、したがって、３回の検証パルスを含んでいる。たとえば、プログラミングパルス３３０と３３２の間には、３回の連続する検証パルスがある。第１の検証パルス３３４は、ゼロボルトの検証電圧レベルである。第１の検証パルスに続く第２の検証パルス３３６は、第２の検証電圧レベルである。第２の検証パルスに続く第３の検証パルス３３８は、第３の検証電圧レベルである。８状態のデータを記憶することが可能な多状態メモリセルは、７つの比較ポイントで検証動作を実行する必要がある。したがって、７回の検証パルスを連続して印加して、連続する２回のプログラミングパルス同士間で７つの検証レベルで７つの検証動作を実行する。この７つの検証動作に基づいて、本システムは、メモリセルの状態を判定する。検証による時間負担を軽減する１つの手段は、より効率的な検証プロセス、たとえば、それらのすべてを参照してここに組み込む、２００２年１２月５日に提出された「多状態メモリに対するスマートな検証」という名称の米国特許出願第１０／３１４，０５５号；２００５年１０月２７日に提出された「スマート検証を用いて多状態不揮発性メモリをプログラミングする方法」という名称の米国特許出願第        号［弁理士整理番号：ＳＡＮＤ−１０５１ＵＳ１］；および２００５年１０月２７日に提出された「スマート検証を用いて多状態不揮発性メモリをプログラミングする装置」という名称の米国特許出願第        号［弁理士整理番号：ＳＡＮＤ−１０５１ＵＳ０］に開示されているようなものを用いることである。
【００３９】
上述した読み出し動作と検証動作は、技術上周知な技法にしたがって実行される。したがって、説明した詳細の多くは、当業者によって変更可能である。
【００４０】
図７は、不揮発性メモリをプログラミングする方法の一実施形態を説明するフローチャートである。プログラムされるメモリセルは、ステップ３４０でその内容が消去される。ステップ３４０は、プログラムされる予定のメモリセルより多くのメモリセルを（たとえばブロック単位または他の単位で）消去するステップを含むことがある。ステップ３４２で、ソフトプログラミングを実行して、内容を消去されたメモリセルに対する消去閾値電圧の分布を狭めるようにする。一部のメモリセルは、この消去プロセスの結果として必要とされるより深い消去状態にある。ソフトプログラミングでは、小さいプログラミングパルスを印加して、消去されたメモリセルの閾値電圧を消去検証レベルに近づける。図７のステップ３５０では、「データロード」コマンドがコントローラ３１８から出力されて命令回路３１４に入力され、データをデータ入／出力バッファ３１２に入力可能とする。この入力データは、命令として認識されて、命令回路３１４に入力された命令ラッチ信号（図示せず）を介してステートマシン３１６によってラッチされる。ステップ３５２で、ページアドレスを指定するアドレスデータが、コントローラ又はホストから行制御回路又はデコーダ３０６に入力される。この入力データはページアドレスとして認識されて、命令回路３１４に入力されたアドレスラッチ信号の作用によってステートマシン３１６を介してラッチされる。ステップ３５４で、アドレス指定されたページに対するプログラムデータのページが、プログラミング目的でデータ入／出力バッファ３１２に入力される。たとえば、５３２バイトのデータが一実施形態では入力可能とされる。このデータは、選択されたビットラインに対する適切なレジスタにラッチされる。このデータがまた、検証動作のために、選択されたビットラインの第２のレジスタにもラッチされる実施形態もある。ステップ３５６で、「プログラム」命令がコントローラから出力されてデータ入／出力バッファ３１２に入力される。この命令は、命令回路３１４に入力された命令ラッチ信号を介してステートマシン３１６によってラッチされる。
【００４１】
「プログラム」命令にトリガーされて、ステップ３５４でラッチされたデータが、適切なワードラインに印加された図６の段付きパルスを用いて、ステートマシン３１６の制御下にある選択されたメモリセルにプログラムされる。ステップ３５８で、選択されたワードラインに印加されるプログラミングパルス電圧Ｖｐｇｍが開始パルス（たとえば１２Ｖ）に初期化され、ステートマシン３１６によって維持されているプログラムカウンタＰＣが０に初期化される。ステップ３６０で、選択されたワードラインに第１のＶｐｇｍパルスが印加される。ロジック“０”が特定のデータラッチに記憶されていて、対応するメモリセルをプログラムすべきであることを示していれば、対応するビットラインが接地される。他方、ロジック“１”が特定のデータラッチに記憶されていて、対応するメモリセルは現在のデータ状態にとどまるべきであることを示していれば、対応するビットラインがＶＤＤに接続されて、プログラミングを禁止する。
【００４２】
ステップ３６２で、選択されたメモリセルの状態が検証される。選択されたセルの目標とする閾値電圧が適切なレベルに達したことが検出されると、対応するデータラッチに記憶されているデータがロジック“１”に変更される。この閾値電圧が適切なレベルに達していないことが検出されると、対応するデータラッチに記憶されているデータは変更されない。このようにして、それ自体に対応するデータラッチにロジック“１”が記憶されているビットラインはプログラムする必要はない。データラッチのすべてがロジック“１”を記憶している場合、ステートマシンは、選択されたすべてのセルがプログラムされたことを知る。ステップ３６４で、データラッチのすべてがロジック“１”を記憶しているかどうかチェックする。そうであれば、プログラミングプロセスは完了して成功したことになるが、これは、選択されたすべてのメモリセルがプログラムされ、その目標とする状態にあることが検証されたからである。“ＰＡＳＳ”ステータスがステップ３６６で報告される。
【００４３】
データラッチのすべてがロジック“１”を記憶しているわけではないとスップ３６４で判定された場合、プログラミングプロセスは継続される。ステップ３６８で、プログラムカウンタＰＣをプログラム制限値とつき合わせてチェックする。プログラム制限値の一例として２０があるが、さまざまな実施例では他の値を用いることが可能である。プログラムカウンタＰＣが２０以上であれば、プログラミングが不成功に終わったビットの数が所定の数以下であるかどうがステップ３６９で判定される。プログラミングが不成功に終わったビットの数が所定の数以下であれば、プログラミングプロセスはパスした旨のフラグが設定され、パスしたというステータスがステップ３７１で報告される。プログラミングが不成功に終わったビットは、読み出しプロセス中にエラー補正を利用することによって補正することが可能である。しかしながら、プログラミングが不成功に終わったビットの数が所定の数より大きい場合、プログラムプロセスは失敗した旨のフラグが設定され、失敗ステータスがステップ３７０で報告される。プログラムカウンタＰＣが２０未満であれば、ステップ３７２で、Ｖｐｇｍがステップサイズだけ増加して、プログラムカウンタＰＣが増加される。ステップ３７２以降は、プロセスはステップ３６０にループバックして、次のＶｐｇｍパルスを印加する。
【００４４】
図７のフローチャートは、ワンパスプログラミング方法を二進法記憶方式に適用可能な方法として示している。マルチレベル記憶方式、たとえば、複数のプログラミングステップや検証ステップに適用可能なツーパスプログラミング方法は、フローチャートの単回繰り返し内に用いられる。プログラミング動作がパスするごとに、ステップ３５８〜３７２を実行する。最初にパスすると、１回以上のプログラムパルスが印加されて、その結果を検証して、セルが適切な中間状態にあるかどうか判定する。２回目にパスすると、１回以上のプログラムパルスが印加されて、その結果を検証して、そのセルが適切な最終状態にあるかどうか判定する。
【００４５】
プログラムプロセスが成功裏に終わった場合には、メモリセルの閾値電圧は、１つ以上のプログラムされたメモリセルの閾値電圧の分布内、又は内容を消去されたメモリセルの閾値電圧の分布内に収まるはずである。図８に、各メモリセルが１ビットのデータを記憶している場合のメモリセルアレイの閾値電圧分布を示す。図８では、第１の分布３８０が内容を消去されたメモリセルの閾値電圧を示しており、第２の分布３８２がプログラムされたメモリセルの閾値電圧を示している。一実施形態では、第１の分布３８０の閾値電圧レベルは負の値であってロジック“１”に対応しており、第２の分布３８２の閾値電圧レベルは正の値であってロジック“０”に対応している。
【００４６】
図９に、各メモリセルが２ビットのデータを４つの物理状態で記憶している場合のメモリセルアレイの例示の閾値電圧分布を示す。分布３８４は、内容消去状態（“１１”を記憶している）にあって、負の閾値電圧レベルを有しているセルの閾値電圧の分布を表している。分布３８６は、第１のプログラム状態にある、すなわち、“１０”を記憶しているセルの閾値電圧の分布を表している。分布３８８は、第２のプログラム状態にある、すなわち、“００”を記憶しているセルの閾値電圧の分布を表している。分布３９０は、第３のプログラム状態にある、すなわち、“０１”を記憶しているセルの閾値電圧の分布を表している。この例では、１つのメモリセルに記憶されている２ビットのおのおのが、互いに違う論理ページからのものである。すなわち、各メモリセルに記憶されているこの２ビットの各ビットが、互いに異なった論理ページアドレスを有している。正方形の内部に表示されているビットは下方のページに対応している。円の内部に表示されているビットは上方のページに対応している。一実施形態では、論理状態は、グレイコードシーケンスを用いてメモリセルのシーケンシャルな物理状態に割り当てられ、これで、あるフローティングゲートの閾値電圧がそれ自体に最も近い近傍の閾値電圧状態範囲に誤ってシフトしてしまった場合でも、１ビットしかその影響を受けないようにしている。信頼性を向上させるために、これら個々の分布を引き締める（分布を狭める）のが好ましいが、これは、分布を引き締めたほうが、読み出しマージン（隣り合った状態閾値分布同士間の距離）が広くなるからである。
【００４７】
もちろん、５つ以上の物理状態でメモリを動作させる場合、状態の数に等しい数の閾値電圧分布が、メモリセルの画定された電圧閾値ウインドウ内に存在することになる。さらに、特定のビットパターンがこれら分布すなわち物理状態に対して割り当てられるとはいえ、さまざまなビットパターンが割り当てられる。
【００４８】
通常は、同時にプログラムされているセルはワードラインに沿って交互に並んでいる。たとえば、図３に、１つのワードラインＷＬ２に沿った非常に多くのセルのうちの３つのメモリセル２２４、２４４、２５２を示す。セル２２４と２５２を含む交互に並んだセルの１つの集合は論理ページ０と１（「偶数ページ」）からのビットを記憶しており、セル２４４を含む交互に並んだセルの別の集合は論理ページ２と３（「奇数ページ」）からのビットを記憶している。
【００４９】
１つの実施形態では、メモリセルは、ソースラインとビットラインがフローティング状態で、ｐウエルを消去電圧（たとえば２０ボルト）まで上昇させて、選択されたブロックのワードラインを接地する、すなわち、０ボルトを印加することによってその内容が消去される。図１０に、消去動作を実行するための例示のバイアス条件を示す。静電結合のため、選択されないワードライン（たとえば選択されなかった、消去予定のないブロック中のワードライン）と、ビットラインと、共通ソースもまた高い正の電位（たとえば２０Ｖ）に引き上げられる。したがって、強い電界を、選択されたブロックのメモリセルのトンネル酸化物層に印加し、すると、フローティングゲートの電子が基板に放出されるにつれて、選択されたメモリセルのデータが消去される。消去するとは、メモリセルの閾値電圧を、そのフローティングゲートから外に電子を移動させることによって下げることである。十分な量の電子がフローティングゲートからｐウエル領域に移動するに連れて、選択されたセルの閾値電圧が負になる。いったん閾値電圧が所定の十分低い値に達すると、メモリセルはその内容が消去されたと見なすことが可能となり、消去プロセスは完了したすなわち成功であったと見なされる。したがって、メモリセルを消去するとは、メモリセルの閾値電圧を下げることであるが、その消去が完了したとか成功であったことを意味するわけではない。消去動作は、メモリアレイ全体、アレイの１つ以上のブロックまたは別の単位のセルに対して実行することが可能である。消去電圧信号Ｖｅｒａｓｅは、一般的には、一連の消去電圧パルスとして印加され、消去検証動作はパルス同士の合間で実行される。消去中のセルの単位が消去電圧パルスを印加しても消去されたと検証されない場合、別の消去電圧パルスをｐウエル領域に印加すればよい。一部の実施形態では、消去電圧のピーク値は、後続のパルスごとに増加する（たとえば、１６Ｖから２０Ｖまで１Ｖずつ増加される）。
【００５０】
図１１は、一般的な消去動作の場合（たとえば図１０のバイアス条件下）における１回の消去電圧パルスの印加中におけるＮＡＮＤストリングのさまざまな部分における電圧を示すグラフである。図１１の例は理想的な場合を示しており、以下に説明するゲート同士間の静電電荷結合は無視している。曲線４１０は、消去電圧信号Ｖｅｒａｓｅが印加されるｐウエル領域の電圧を示している。この消去電圧パルスによって、ｐウエルは２０Ｖまで上昇して次に０Ｖに戻る。曲線４１４と４１２は、ストリングのメモリセルの制御ゲート電圧とフローティングゲート電圧を示している。消去電圧パルスが印加される以前は、フローティングゲート電圧はメモリセルのプログラム状態によって異なり、一般的には０Ｖ未満である。図１１では、最初の消去電圧パルス印加前は、フローティングゲート電圧の値が−１Ｖであると想定されている。制御ゲート電圧４１４は消去動作全体を通じて０Ｖにとどまるが、フローティングゲート電圧４１２はｐウエル電圧に比例して上昇する。フローティングゲートは、トンネル誘電体領域を介してｐウエルに静電結合している。多くのＮＡＮＤストリングの実施例では、メモリセルのフローティングゲートとｐウエル領域との間における静電結合比率は約４０〜５０％である。したがって、フローティングゲート電圧４１２は、ｐウエル電圧に対して約０．５：１の比（結合比率が５０％の場合）で上昇して、約９Ｖという電圧になる。結果として得られる消去電位、すなわち、セルのフローティングゲートとｐウエル領域間の電位差を図１１のグラフの下に示す。この消去電位は、ｐウエル電圧（Ｖｅｒａｓｅ＝２０Ｖ）とフローティングゲート電圧（ＶＦＧ＝９Ｖ）間の差に等しい。図１１に示すシナリオの場合、消去電位は最初の消去電圧パルスの開始時では約１１Ｖに等しい。ここで、消去電位は、電子がフローティングゲートからｐウエルに移動するに連れて、消去電圧パルス中に変化する。その結果、ｐウエルが消去電圧パルス後に０Ｖに戻ると、フローティングゲート電圧は消去電圧パルスが印加される以前のそれと異なった値となる。一般的に、フローティングゲート電圧は、最初の消去電圧パルス後では、メモリセルの負の（消去）閾値電圧に対応して正となる。
【００５１】
ＮＡＮＤストリング内での実際の電圧レベルは、図１１の理想的な場合を参照して説明したレベルとは異なる。隣同士のフローティングゲート同士間の静電電荷結合や、選択ゲートとその隣のフローティングゲート間の静電電荷結合があるので、同じ消去バイアス条件を適用しても、ＮＡＮＤストリング内のメモリセルが違えば、受ける消去電位も異なる。
【００５２】
図１２は、８個のメモリセルを含んでいるＮＡＮＤストリング断面図である。実施形態は図１２と８セル式のＮＡＮＤ構造を参照して提示するが、本発明はこれに限られるものではなく、８個より多くのまたはこれより少ない数（たとえば４、１２、１６以上）のメモリセルを含む多くのＮＡＮＤ構造にも用いることが可能である。図１２に示すように、ＮＡＮＤストリングのメモリセルはｐウエル領域５４０中に形成されている。各メモリセルは（５０２、５０４、５０６、５０８、５１０、５１２、５１４、５１６）は、制御ゲート（５０２ｃ、５０４ｃ、５０６ｃ、５０８ｃ、５１０ｃ、５１２ｃ、５１４ｃ、５１６ｃ）とフローティングゲート（５０２ｆ、５０４ｆ、５０６ｆ、５０８ｆ、５１０ｆ、５１２ｆ、５１４ｆ、５１６ｆ）から成る積層ゲート構造を含んでいる。フローティングゲートは、ｐウエルの表面の酸化物または他の誘電性複合薄膜の頂部上に形成される。制御ゲートはフローティングゲートの上方にある。酸化物または他の絶縁性の誘電体層は、制御ゲートとフローティングゲートを分離している。メモリセルの制御ゲートは、ワードラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６およびＷＬ７に接続またはこれらを形成している。Ｎ＋拡散領域５４２は、隣同士のセルによって共有されており、これで、セルは直列に接続されてＮＡＮＤストリングを形成している。これらのＮ＋拡散領域は、おのおののセルのソースとドレインを形成している。Ｎ＋拡散領域５２６はＮＡＮＤストリングに対するビットラインに接続しており、Ｎ＋拡散領域５２８は複数のＮＡＮＤストリングに対する共通のソースラインに接続している。選択ゲート５２０と５２２はメモリセルと同じ構造で形成されているが、ゲート領域と電気的に接続されている。
【００５３】
静電結合のため、フローティング状態の選択ゲート５２２と５２０は、消去動作中に高レベルの消去電圧がｐウエルに印加されると高レベルの正の電位に引き上げられる。ｐウエル又はその一部に印加される消去電圧は、ウエル領域から各選択ゲートに結合する。ｐウエル電圧の約９０〜１００％が、多くのＮＡＮＤ構造中の各選択ゲートに結合するものと予想することが可能である。したがって、２０Ｖの消去電圧パルスがｐウエルに印加されると、各選択ゲートの電圧は約１８〜２０Ｖ上昇して１８〜２０Ｖという電圧になる。図１２で、ｐウエル５４０から選択ゲート５２２，５２０への結合を矢印５３０で示す。これより程度は低いが、ストリングの各メモリセルも類似の結合効果を受ける。ｐウエルとメモリセルのフローティングゲート間の結合は一般的には４０〜５０％である。各フローティングゲートもまた、それ自体に対応する制御ゲートに対して約５０〜６０％の結合比率で結合する。これほどではないが、各フローティングゲートは隣接するフローティングゲートと制御ゲートに結合する。さまざまな結合のすべてを加算すると合計で１００％となる。ｐウエルからフローティングゲートへの結合比率を５０％と想定すると、各メモリセルのフローティングゲート電圧は、２０Ｖという消去電圧パルスを印加した状態では、約１０Ｖ上昇する。この結合効果を矢印５３２で示す。各メモリセルのフローティングゲートに結合する電圧によって、トンネル酸化物層の両端にＶｅｒａｓｅという電位差が生じる。たとえば、−１Ｖというフローティングゲート電圧を有するメモリセルのＰウエルに対して２０Ｖという消去電圧パルスを印加すると、約１１Ｖ（２０Ｖ−９Ｖ）という消去電位差が生じる。
【００５４】
ストリングの各メモリセルは、隣接するメモリセルおよび／またはトランジスタからある程度の静電電荷結合を受ける。この結合のために、セルのフローティングゲートの電位に影響を与えることがあり、この結果、セルに対する消去電位にも影響を与えかねない。ＮＡＮＤストリングの端部メモリセル（たとえば図１２ではメモリセル５０２と５１６）は、ＮＡＮＤストリングの最初のワードラインと最後のワードライン（端部ワードライン）に接続し、ＮＡＮＤストリングの選択ゲートに隣り合っている。このＮＡＮＤストリングの端部メモリセルは、隣接する選択ゲートからの静電電荷結合を受ける。図１２では、この静電結合は、選択ゲート５２０からメモリセル５２０のフローティングゲート５０２ｆに向かう矢印５３４と、選択ゲート５２２からメモリセル５１６のフローティングゲート５１６ｆに向かう矢印５３８で表している。メモリセル５０２と５１６に結合する電圧によって、これらのセルのトンネル誘電体領域（たとえばトンネル酸化物）の境界に存在する電場が、それぞれの選択ゲートの電圧値に比例して減少する。
【００５５】
矢印５３８と５３４で表される結合は双方向で発生する。これは、選択ゲートも消去動作中にフローティング状態にあるからである。その結果、メモリセル５１６と５０２のフローティングゲート電圧が選択ゲート５２２と５２０の電圧にある程度影響するからである。しかしながら、フローティングゲートから選択ゲートへの結合は、ｐウエルから選択ゲートへの結合よりはるかに少なく、したがって、選択ゲート電圧はｐウエル電圧によってほぼ完全に決まってしまう。
【００５６】
多くのＮＡＮＤ実施例では、ＮＡＮＤストリングの端部メモリセルの選択ゲートからフローティングゲートへの静電結合は、約２〜５％台であると予想することが可能である。２０Ｖという消去電圧をｐウエル領域に印加すると、各選択ゲートの電圧は、ｐウエルから選択ゲートへの結合比率が９０％であるため約１８Ｖ上昇する。続いて、選択ゲートから隣接するフローティングゲートへの結合比率が２〜５％のため、隣接するフローティングゲート（たとえば、５１６ｆと５０２ｆ）の電圧の電圧が約０．４〜１Ｖ上昇する。結果としてストリングの端部メモリセルのトンネル酸化物にかかる電圧は、図１１に示す理想的な場合より約０．４〜１Ｖ低くなる。ここで、上記の静電結合は、メモリセルおよび選択ゲートの物理的寸法とメモリセルと選択ゲート間の間隔、トンネル構造の誘電体や、制御ゲートとフローティングゲート間の誘電体や、選択ゲートとメモリセル間の誘電体などのコンポーネントの構築に用いられる材料の誘電特性とによって非常に大幅に変動しかねないことを留意されたい。場合によっては、たとえば、上記の結合は上述の２〜５％範囲より大きい場合や小さい場合がある。
【００５７】
隣同士のフローティングゲート間の結合に加えて、フローティングゲートと隣のワードラインもしくは制御ゲートとの間の結合という別の要因がある。この結合もまた２〜５％台の値であるが、メモリセルの寸法と形状によって小さい場合や大きい場合がある。場合によっては、特に選択ゲートと隣のメモリセル間の物理的距離が２つの内部メモリセル同士間の距離と差がないような場合は、選択ゲートからフローティングゲートへの結合は、隣の制御ゲート（ワードライン）とフローティングゲートからの結合の場合と同じような範囲にある。しかしながら、消去動作中、選択ゲートは制御ゲートやフローティングゲートとはバイアス条件が異なるため、端部メモリセルのフローティングゲート電圧は内部メモリセルのそれより高く、したがって、以降に説明するように、端部メモリセルの消去電位のほうが低くなる。
【００５８】
図１３に、図１０のバイアス条件化において、消去動作のための１回消去電圧パルスの印加中における典型的なＮＡＮＤストリングの端部メモリセルのｐウエル電圧４２０、フローティングゲート電圧４２２および制御ゲート電圧４２４を示す。ｐウエル電圧４２０は０Ｖから２０Ｖというピーク値まで上昇し、次に０Ｖに戻る。制御ゲート電圧４２４は０Ｖのままであるが、これは、各メモリセルに接続されているワードラインに０Ｖが印加されているからである。すべてのセルがそうであるように、端部メモリセルのフローティングゲートは、ｐウエル領域に対して約４０〜５０％の比率で静電結合している。ｐウエル領域電圧が２０Ｖに上昇するに連れて、この静電結合によって、結合比率が５０％と想定すると、フローティングゲート電圧は約１０Ｖ上昇する。さらに、端部メモリセルは、結合している隣の選択ゲートの電圧の一部が印加されている。したがって、これらのフローティングゲートの電圧は、静電結合しているｐウエル電圧に比例して増加するだけではなく、選択ゲートから２〜５％という比率での結合によっても増大する。図１３では、選択ゲートからの結合によって、フローティングゲート電圧に対してさらに１Ｖ加わるものと想定されている。したがって、フローティングゲート電圧４２２は、図１１に示す理想的な場合の９Ｖという最大値に対して消去電圧パルスの開始時に１０Ｖという最大値にまで上昇する。端部メモリセルのトンネル誘電体領域の両端に加わる消去電位差が、図１３のグラフの下に示されている。消去電圧パルスの開始時における消去電位は約１０Ｖ、すなわち、理想的な場合の１１Ｖという消去電位より１Ｖ低い値である。
【００５９】
ＮＡＮＤストリング中で選択ゲートと隣接していないメモリセル（すなわち、ＮＡＮＤストリングの端部メモリセル以外のすべて）を、以降では、ストリングの内部メモリセルと呼ぶ。図１２では、ＮＡＮＤストリングの内部メモリセルは、メモリセル５０４、５０６、５０８、５１０、５１２、５１４である。内部メモリセルは隣接するフローティングゲートからの静電結合を受け、これによってその消去電位（以降に説明する）が減少するが、端部メモリセルのそれより低い程度である。したがって、内部メモリセルはすでに述べた理想的な場合とかなり同じ程度に動作し、その消去電位は約１１Ｖ（消去電圧パルス印加前で、フローティングゲート電圧が−１Ｖでセルはプログラムされた状態にあると想定する）である。内部メモリセルと比較して端部メモリセルのトンネル酸化物層の両端の電位差は低いため、端部メモリセルの消去速度は遅く、したがって、１回以上消去電圧パルスを印加されても、内部メモリセルほどには深く消去されない（フローティングゲートから移動する電子の数が少ない）。
【００６０】
ＮＡＮＤストリングのメモリセルは、フローティングゲートの電荷が所定のレベルより高ければ（その閾値電圧が所定のレベルより低ければ）消去されたと検証される。端部メモリセルに対する追加の結合があるので、これらの端部メモリセルの内容を十分に消去するために消去動作全体の時間が増加する。内部メモリセルは、Ｎ個の消去電圧パルスが印加されると十分に消去されるが、ＮＡＮＤストリングの端部メモリセルは、（Ｎ＋１）個以上の消去電圧パルスが印加されるまで十分にその内容が消去されないということがあり得る。
【００６１】
図１２は、ＮＡＮＤストリングの個々のメモリセルのフローティングゲート同士間の追加の静電結合による効果を矢印５３６で示している。たとえば、ＷＬ０とＷＬ１における隣り合ったフローティングゲート同士間の結合比率は２〜５％であるが、これは、メモリセルの寸法と形状によって小さい場合や大きい場合がある。その結果、メモリセル５１６のフローティングゲートの電圧は、メモリセル５１４のフローティングゲートの電圧に影響し、この逆も成り立つ。ＷＬ２および以降のワードラインに接続されているメモリセル５１４と５１２のフローティングゲート同士間の結合についても同様である。この結合は、矢印５３６でのダブルヘッドで示すように双方向に存在する。このような結合の効果は、ＮＡＮＤストリングのすべてのメモリセルにさまざまなレベルで見られるものであるが、この結合の影響は端部メモリの場合より小さい。これは、隣接する制御ゲートとフローティングゲートに対するバイアス電圧が、選択ゲートに対するバイアス条件とは異なるからである。消去電圧パルスが存在する間は、各フローティングゲートの電圧は、選択ゲートの電圧よりかなり低い。したがって、個々のメモリセルのフローティングゲート同士間の結合によって各フローティングゲートに誘導される電圧の値は、隣接する選択ゲートとの結合によって端部メモリセルのフローティングゲートに誘導される電圧よりも小さい。にもかかわらず、ＮＡＮＤストリングの各メモリセルは、そのような結合によって、フローティングゲートに存在する正味電荷が少し異なったものとなったり、消去動作も異なったものとなり得る。
【００６２】
図１４Ａに、データがメモリアレイに書き込まれた後での４つの状態、すなわち、４レベル式のメモリデバイスの消去された（Ｅ）閾値電圧ＶＴの分布とプログラムされた（Ａ、Ｂ、Ｃ）の閾値電圧ＶＴの分布を示す。図１４Ｂに、消去動作が完了した後の同じ４状態式メモリデバイスを示す。内部のワードラインと端部のワードラインのメモリセルの閾値電圧分布は別々に示されている。分布４３０は、内部ワードラインの閾値電圧分布を示しており、その閾値電圧分布は分布４３２で示す端部のワードラインより深く消去される。一部のＮＡＮＤメモリデバイス実施例では、内部メモリセルは端部メモリセルより約０．５〜１Ｖだけ深く消去される。これは、選択ゲートからの静電結合のためである。内部ワードラインと端部ワードラインの双方のメモリセルは、一般に必要以上に深く消去される。すべてまたはほとんどのメモリセルが多くの書き込み／消去サイクル後に１回の消去電圧パルスで消去可能となることを保証するために、最初の消去電圧パルスのサイズは、一般に、フレッシュなデバイス（多くの書き込み／消去サイクルを受けていないデバイス）のすべてのセルを１回のパルスで消去するために必要とされるより大きくなるように選択される。したがって、フレッシュなメモリデバイスの閾値電圧分布は、消去動作を受けた後では、図１４Ｂに示すような分布となる。
【００６３】
ＮＡＮＤストリング単位又はそれ以上の単位（たとえばストリングのブロック単位または他の単位）において、多くのメモリセルに対して消去検証動作を実行すると、多くのメモリセル間で消去時間や消去動作がバラバラとなり、あるメモリセルに対して過剰なストレスを加えたり過剰消去したりする。たとえば、ストリングの端部メモリセルを十分に消去しようとしている間に、このＮＡＮＤストリングの内部メモリセルが過剰消去されたりする。すでに述べたように、内部メモリセルは端部メモリセルより消去速度が速い。ＮＡＮＤストリングレベルで検証を実行すると、このＮＡＮＤストリングは、このストリングの各メモリセルが消去されるまで、ｐウエルに消去電圧パルスを印加し続けることになる。したがって、内部メモリセルは、端部メモリセルより少ない数の消去電圧パルスでその内容が十分消去されているにも関わらず、ストリングの各メモリセルが消去されたと検証されるまで追加の消去電圧パルスを印加されることになる。
【００６４】
過剰消去のため、必要以上に大きなストレスが内部メモリセルに加えられる。端部メモリセルの消去時間が遅いために内部メモリセルが過剰消去されることによって、内部メモリセルの寿命が短くなり、そして不揮発性メモリシステム全体の寿命が短くなる。技術上理解されるように、トランジスタのトンネル酸化物層の両端に大きい電位差が加わると、酸化物材料にストレスが加わる。トンネル酸化物層の両端に高い電位差が印加されたり、低い電位差でも何回も印加したりすると、最後には酸化物層が絶縁破壊しかねない。
【００６５】
メモリセルの消去特性がバラバラであると、消去動作時間を増大しかねない。これは、消去後のメモリセルの閾値電圧を変化させるために追加の動作が実行されるためである。フラッシュメモリセルが消去される際、その目安となるものは、消去されたセルのすべてが負の閾値電圧の所定の範囲内の負の閾値電圧を有することである。しかしながら、図示するように、消去プロセスの結果、一部のセルがこの所定範囲を下回る負の閾値電圧を有することになる。閾値電圧があまりに低すぎるメモリセルは、後で正しくプログラムされなかったり、他のセルが正しくプログラムされなかったりする（たとえば、プログラム阻害の発生する確率が増加するためである）。したがって、過剰消去されたデバイスは、しばしば、いわゆるソフトプログラミングを受けることになる。所定範囲よりも低い値の閾値電圧を有するメモリセルは、閾値電圧が所定範囲内にまで上昇するような小さいプログラミングを受ける。ソフトプログラムプロセスでは、ソフトプログラミングが通常消去動作の一部であると考えられているため、追加動作を実行する必要があり、このため、消去時間が長いことによってメモリ性能が劣化する。
【００６６】
一実施形態によれば、消去されたメモリセルの集合のワードラインは、部分集合に分けられ、これら部分集合は独立に検証される。これにより、追加の消去パルスは、消去速度の遅いメモリセルを有するワードラインに選択的に供給可能となる。このようにして、消去速度のより速いワードラインが過剰消去されることがなく、この集合中のすべてのワードラインのメモリセルは、消去動作後に同じ（または実質的に同じ）閾値電圧分布を有することになる。
【００６７】
図１５は、一実施形態にしたがってメモリセルの集合を消去する方法を示すフローチャートである。複数のＮＡＮＤストリングを並行に動作させ、これで、図１５の方法によるメモリセルのブロックを消去することが可能となることが通常の当業者には理解されるであろう。さらに、他の単位のセルを上述の実施形態にしたがって操作することも可能である。一実施形態では、図１５のフローチャートによる消去動作が、図７の消去ステップ３４０で実行することが可能である。一実施形態では、図１５による消去動作は、コントローラ３１８がメモリセルの集合を消去またはプログラムする要求をホストから受信した後に実行される。
【００６８】
ＮＡＮＤストリングのビットライン、ソースライン、ソース選択ゲートラインおよびドレイン選択ゲートラインがステップ４４０でフローティング状態にされる。ステップ４４２で、ゼロボルト（すなわちグランド）が、ＮＡＮＤストリングの各ワードラインに印加される。ステップ４４０と４４２によって、ＮＡＮＤストリングまたは複数のＮＡＮＤストリングを並列に含むことがあるメモリセルの全集合を消去することが可能となる。ステップ４４４で、消去電圧パルスＶｅｒａｓｅが１つ以上のＮＡＮＤストリングのｐウエル領域に印加される。ステップ４４６で、内部ワードラインに接続されているメモリセルは、消去状態にあることが検証される。端部ワードラインに接続されているメモリセルは検証対象から除外され、これで、内部メモリセルだけが検証されるようにする。端部ワードラインは、これが消去されていようとされていまいと無関係に、メモリセルをオンするに十分な電圧が端部ワードラインに印加されることによって検証対象から除外される。この電圧は、内部ワードラインに印加される消去検証信号Ｅｖｅｒｉｆｙより大きいことがある。ステップ４４６では多くの電圧レベルを用いることが可能である。たとえば、最も高い状態にプログラムされているメモリセルをオンするに十分大きい電圧を用いることも可能であるが、ほとんどの実施形態では、この消去検証電圧よりほんの少し大きい電圧で十分である。重要なことは、端部ワードラインに接続されているメモリセルは、内部ワードラインを検証している間は導電状態になければならないということである。
【００６９】
ステップ４４８では、各ＮＡＮＤストリングが、その内部メモリセルが消去されていることが成功裏に検証されたかどうかステップ４４６で判定される。一実施形態では、ステップ４４８と内部メモリセル消去動作は、すべてのＮＡＮＤストリングの内部メモリセルが消去されていることが成功裏に検証された場合にだけ成功したと見なされる。別の実施形態では、ステップ４４８と内部メモリセル消去動作は、所定の数のＮＡＮＤストリングの内部メモリセルが消去されていることが成功裏に検証された場合にだけ成功したと見なされる。内部メモリセルが消去されたことをすべてのＮＡＮＤストリングに基づいてではなく所定の数のＮＡＮＤストリングに基づいて判定することによって、この検証プロセスは、最大の消去ループ数に達する以前に（ステップ４５０）停止することが可能となる。これによって、１つもしくは少数の消去困難なまたは欠陥のあるＮＡＮＤストリングによるＮＡＮＤストリングの過剰消去を回避することが可能となる。
【００７０】
すべてまたは所定の数のＮＡＮＤストリングの検証がステップ４４８で不成功であった場合、ステップ４５０に分岐して、検証カウンタＶＣを消去制限値に照らし合わせてチェックする。この検証カウンタは、消去サイクルの反復回数を制限するために用いられる。消去制限の一例として８回を示しているが、他の値を用いることも可能である。検証カウンタが消去制限値未満であれば、ＶＣは１だけ増加して、消去電圧パルスＶｅｒａｓｅを第１のステップサイズ、すなわち、増加値ΔＶＥＲＡ１だけステップアップする。一実施形態では、ΔＶＥＲＡ１は約０．５〜１Ｖである。
【００７１】
一実施形態では、ステップ４４４で印加される最初の消去電圧パルスは、書き込み消去サイクルの前と後の双方で、内部ワードラインに接続されているセルが、最初のパルスの印加後に過剰消去されることなくちょうど消去されるような振幅を有するように選ばれる。このようにして、内部メモリセルを１回のパルスで消去することが可能である。この結果、ほとんどの場合は、内部ワードラインがステップ４４０〜４４６がちょうど１回反復された後で検証されることが可能である。したがって、さらに反復する必要があるような場合（たとえば多くの書き込み消去サイクル後）であっても、ΔＶＥＲＡ１を比較的小さい値にして内部メモリセルをちょうど消去することが可能である。実施形態にしたがって用いることが可能なさまざまなステップサイズに関する更なる詳細を、図１８Ａと１８Ｂを参照して検討する。
【００７２】
検証カウンタが８以上であれば、ステップ４５２に進んで、未検証のＮＡＮＤストリングの数を所定の数と比較する。未検証の数がこの所定の数以下であれば、ステップ４５８に進む。未検証ストリングの数が所定の数よりも多ければ、この動作に対する失敗ステータスがステップ４５４で報告される。ステップ４５２はオプションである。たとえば、ある実施形態では、ステップ４４８がすべてのＮＡＮＤストリング未満の場合に成功したと見なされるようにすると、ステップ４４８は省略することができる。
【００７３】
ステップ４４８または４５２で「イエス」に分岐したら、内部ワードラインのメモリセルは消去されたと検証されたことになる。さらに、消去されている集合のすべてのワードラインに接続されているすべてのメモリセルは、ステップ４４０〜４４６の結果、そのフローティングゲートの電荷が増加している（電子が除去されるに連れて電荷が増している）。しかしながら、端部メモリセルは消去状態にあるとまだ検証されていない。すでに述べたように、これらの端部メモリセルの消去速度は内部メモリセルより遅い。したがって、消去速度の早いメモリセルがいま消去されたと確認したら、端部メモリセルに注意を向けて、これをさらに消去することが可能である。このようにして、メモリセル集合の内部メモリセルと端部メモリセルは、消去動作の完了後にはほぼ同じレベルに消去されることになる。
【００７４】
ステップ４５８で、検証カウンタＶＣはゼロにリセットされる。さらに、消去電圧Ｖｅｒａｓｅが第２の増加サイズΔＶＥＲＡ２だけステップアップされる。ΔＶＥＲＡ２は、ΔＶＥＲＡ１より大きくすることが可能である。一実施形態では、ΔＶＥＲＡ２は約１〜２Ｖとすることが可能である。ΔＶＥＲＡ２は、１回の消去電圧パルスを高いレベルで印加後に、書き込み／消去サイクルの前と後の双方で端部メモリセルが消去されるように選ぶのが好ましい。ステップ４６０で、ビットライン、ソースライン、ソース選択ゲートラインおよびドレイン選択ゲートラインが再度フローティング状態にされる。ステップ４６２で、内部ワードラインをこれ以上消去することを禁止し、端部ワードラインをさらに消去することを可能とする。内部メモリセルに対しては、内部ワードラインをフローティング状態とすることによって、後続の消去電圧パルスに印加中に消去動作を禁止することが可能である。端部メモリセルは、端部ワードラインに０Ｖを印加することによって消去可能とすることが可能である。この条件を設定したら、高いレベルの最初の消去電圧パルスをメモリセルの集合に印加する。ステップ４６６で、内部ワードラインを検証対象から除外した状態で、端部ワードラインが消去状態にあることを検証する。また、ステップ４４６の場合のように、ステップ４６６は、内部ワードラインのメモリセルの状態とは無関係に、内部ワードラインのメモリセルをオンするのに十分な電圧を内部ワードラインに印加した状態で、消去検証電圧を端部ワードラインに印加することによって実施することが可能である。内部ワードラインに印加されるこの電圧は、端部ワードラインに印加される消去検証電圧より大きいものとなる。しかしながら、ＮＡＮＤストリング全体をステップ４６６で消去状態にあることを検証することが可能な実施形態もあることに注意すべきである。内部メモリセルはすでに消去されたものと検証されており、したがって、消去検証電圧を印加された状態では導電状態にあるはずである。したがって、この代替実施形態では、ストリングの各メモリセルをステップ４６６で検証することが可能である。しかしながら、まだ検証されていない端部ワードラインのみを検証することが可能となるように、内部メモリセルには大きい電圧を印加することが望ましい。
【００７５】
ステップ４６８で、各ＮＡＮＤストリングの端部メモリセルが消去されたと成功裏に検証されたかどうか判定する。ステップ４４８のように、すべてのまたは所定の数のＮＡＮＤストリングが成功裏に検証された場合に、ステップ４６８で肯定的に判定することが可能である。すべてのまたは所定の数のＮＡＮＤストリングが成功裏に検証された場合、パスというステータスがステップ４７０で報告される。すべてのまたは所定の数のＮＡＮＤストリングが成功裏に検証されたわけではない場合、ステップ４７２で検証カウンタが消去制限値に照らし合わせてチェックされる。検証カウンタがこの制限値未満であれば、ステップ４７４に進んで、検証カウンタを１だけ増加させて、消去電圧ＶｅｒａｓｅをΔＶＥＲＡ３という第３の増加ステップサイズだけステップアップする。
【００７６】
一実施形態では、ΔＶＥＲＡ３はΔＶＥＲＡ１と値は同じである。ΔＶＥＲＡ３がΔＶＥＲＡ１より大きい実施形態もあるが、これは、端部メモリセルの消去速度が遅いため、増加値が大きいことを利用してその消去速度を早くするためである。ステップ４５８と４７４の結果、内部ワードラインを検証した後に端部メモリセルに対して印加する最初の消去電圧パルスの値が大いに増大される。次に、その後で、端部メモリセルを完全に消去するために複数回反復する必要がある場合に、ステップ４７４でこのパルスの値を少量だけ増加させる。また、増加値の更なる詳細と代替例を以降に検討する。検証カウンタが８以上であれば、ステップ４７６で、未検証のＮＡＮＤストリングの数を所定の数と比較する。ステップ４５２と同じように、ステップ４７６はオプションである。未検証のストリングの数が所定の数未満であれば、パスステータスがステップ４７０で報告される。しかしながら、未検証のＮＡＮＤストリングの数が所定の数より大きければ、失敗ステータスがステップ４５４で報告される。
【００７７】
図１６は、図１５の消去動作の一部として実行されるさまざまなサブ動作のバイアス条件を示す表である。列４８０は、消去されるワードライン集合のすべてのワードラインのメモリセルを消去するバイアス条件を記載している。列４８０は、図１５のステップ４４０〜４４４に対応している。これらのステップでは、各ワードラインのすべてのメモリセルのフローティングゲートの電荷が、電子がこれらフローティングゲートから移動することによって増加している。ビットラインとソースラインは、ソース選択ゲートラインとドレイン選択ゲートラインと共にフローティング状態にある。各ワードラインには、その消去を可能とするために０Ｖが印加される。ワードラインに０Ｖを印加するとともにＶｅｒａｓｅをｐウエルに印加することによって生じる電位によって、ｐウエルに消去電圧が印加され、電子がこの集合の各メモリセルのフローティングゲートから移動する。
【００７８】
列４８２は、内部ワードラインだけが消去された状態にあることを検証するためのバイアス条件を記載している。列４８２は、図１５のステップ４４６に対応している。ビットラインはフローティング状態にあり、ソースラインはＶＤＤに固定されている。ドレイン選択ゲートラインとソース選択ゲートラインには、これら双方の選択ゲートをオンするに十分な正の電圧ＶＳＧが印加される。ＶＳＧは、一般的にはＶＤＤより大きい。たとえば、一実施形態では、ＶＳＧは約４〜４．５Ｖである。内部ワードラインには、その動作のために、消去検証電圧（たとえば０Ｖ）が印加される。ワードラインＷＬ０とワードラインＷＬｎに電圧Ｖｕｓｅ１が印加される。Ｖｕｓｅ１は、上に述べた電圧範囲の値をとりえるが、一般的には、ワードラインＷＬ０とＷＬｎに接続されているメモリセルの導電性を保証するような値に選ばれる。たとえば、Ｖｕｓｅ１は、プログラムされたいずれのメモリセルよりも大きい電位電圧となることがある。しかしながら、たいていの場合、消去検証電圧より少しだけ大きい値を用いれば十分である。これは、最初の消去電圧パルスが印加されれば、端部メモリセルでさえもある程度までは消去されているからである。ＷＬ０とＷＬｎに対する印加電圧としてＶｕｓｅ１を用いることによって、ステップ４４６で、端部メモリセルは内部ワードライン検証動作の対象から除外される。内部メモリセルが消去されたかどか検証するために、列４８２のバイアス条件がＮＡＮＤストリングに適用され、ビットライン電圧が感知される。内部メモリセルは、十分深く消去されていればオン状態となり、ソースラインからビットラインに至る導電経路を提供する。ＮＡＮＤストリングを通って電流が流れ、ビットライン電圧が増加する。所定の時間が経過したら、ビットライン電圧をセンスアンプで感知すなわちチェックする。ビットライン電圧が所定のレベルに達していれば、内部メモリセルは消去されたものと検証される。内部メモリセルは、十分深く消去されていなければオン状態ではなく、したがって、電流をまったく又はほとんど導通させない。その結果、ビットライン電圧は所定のレベルにまでは増加しない。所定時間後にビットライン電圧を感知しても、所定レベルには達することはなく、内部メモリセルは消去されたと検証されることはない。
【００７９】
列４８４は、消去される集合の端部ワードラインに接続されているメモリセルだけを消去するバイアス条件を記載している。カラム４８４は、図１５のステップ４６０〜４６４に対応している。すべてのワードラインを消去する場合と同様に、ビットライン、ソースライン、ソース選択ゲートラインおよびドレイン選択ゲートラインはすべてがフローティング状態にある。さらに、ｐウエルには消去電圧Ｖｅｒａｓｅが印加される。内部ワードラインのメモリセル（消去されたものとしてすでに検証されている）がさらに消去されるのを禁止するため、端部ワードラインに０Ｖを印加した状態で内部ワードラインをフローティング状態にする。このようにして、内部ワードラインはＰウエルに結合して、それ自体に接続されているメモリセルのトンネル誘導領域の両端にはなんら消去電位差を発生させることはない。しかしながら、０Ｖを端部ワードラインに印加することによって、これらのメモリセルの消去が可能となる。したがって、消去電圧パルスがｐウエルに印加されると、端部ワードラインのメモリセルだけが消去される。
【００８０】
列４８６は、端部ワードラインだけの消去状態を検証するためのバイアス条件を記載している。列４８６は図１５のステップ４６６に対応している。カラム４８２の内部ワードライン検証動作の場合と同様に、ソースラインをＶＤＤに固定した状態でビットラインをフローティング状態にする。ｐウエルを接地し、ドレイン選択ゲートとソース選択ゲートを電圧ＶＳＧによってオンする。内部ワードラインを検証対象から除外した状態で端部ワードラインを検証するために、消去検証電圧Ｅｖｅｒｉｆｙ（たとえば０Ｖ）をワードラインＷＬ０とＷＬｎに印加し、Ｖｕｓｅ１を内部ワードラインに印加する。Ｖｕｓｅ１は内部ワードラインのメモリセルが導電状態になることを保証するものであり、これで、端部ワードラインだけの消去状態をテストすることが可能となる。端部メモリセルは、十分消去されていれば、電圧Ｅｖｅｒｉｆｙを印加されてオンする。ビットライン電圧は、端部メモリセルが消去されたことを示す所定のレベルにまで又はこれを超えた値にまで増加される。端部メモリセルは、十分消去されていないとオフのままであり、又は電圧Ｅｖｅｒｉｆｙを印加されても少なくとも十分にはオンしなかったりする。ビットライン電圧は、所定のレベルにまで増加されることはなく、このことは端部メモリセルがまだ消去されていないことを示す。上に述べたように、オプションとして、ＮＡＮＤストリング全体を検証することも可能である。これは、内部メモリセルがステップ４４６ですでに検証されているからである。したがって、消去検証電圧は、端部ワードラインを検証するために内部ワードラインに印加することが可能である。これは、消去検証電圧を印加されると内部ワードラインは導電するはずであるからである。しかしながら、端部メモリセルだけを消去されたか否かをテストするために、Ｖｕｓｅ１を印加して確実に導電するようにすることは有用である。
【００８１】
図１７Ａ〜１７Ｃに、実施例にしたがって消去されたメモリセルの集合の改善された消去閾値電圧分布を示す。図１７Ａは、データがメモリアレイに書き込まれた後の４レベル式ＮＡＮＤメモリデバイスの消去後とプログラム後の閾値電圧分布を示している。図１７Ｂは、１回の消去電圧パルスの印加の完了後のデバイスのメモリセルの消去後の閾値電圧分布を示している。たとえば、図１７Ｂは、図１６の列４８０のバイアス条件にしたがって、図１５のステップ４４４が完了した時点に対応しえる。一般的に、そして図１７Ｂに示すように、最初の消去電圧パルスの印加後では、内部ワードライン（分布４３０に示す）のメモリセルだけが十分消去される。端部ワードライン（分布４３２に示す）のメモリセルはそのフローティングゲートからの負の電荷の除去が十分ではなく、このため、実質的な消去状態にある。これは、選択ゲートと端部ワードラインのフローティングゲート間の結合のため、ワードラインの消去動作がばらばらであるからである。図１７Ｃは、消去される集合の端部ワードラインに対してのみ追加の消去パルスが印加された後のメモリセルの部分集合の消去後閾値分布を示している。たとえば、図１７Ｃは、図１５のステップ４６４の完了後の時点に対応しえる。これは、１回の追加の消去パルスが端部ワードラインに印加された後または複数の消去パルスがステップ４６０〜４７４を複数回反復することによって印加された後であったりする。図１５と図１６に示す方法を用いた結果、内部ワードラインと端部ワードラインは、それ自体に接続されているメモリセルが類似の閾値電圧にまで消去される。したがって、端部ワードラインの消去速度が遅いことによる内部の中央のワードラインの過剰消去が防止される。さまざまなメモリセル部分集合の検証を振り分けることによって、バラバラな消去動作が補償され、これで、すべてのメモリセルが、最終的にはほぼ同じ閾値電圧分布に収まることになる。
【００８２】
他の実施形態では、ＮＡＮＤストリング内のワードラインをさまざまな仕方で分割することが可能である。たとえば、ＮＡＮＤストリングの２つの最端部のワードライン（たとえばＷＬ０、ＷＬ１、ＷＬｎ−１、およびＷＬｎ）をまとめて端部ワードラインのグループとし、残りのワードライン（ＷＬ２〜ＷＬｎ−２）をまとめて内部ワードラインのグループとすることが可能である。このような実施形態では、図１５のステップ４４６は、ワードラインＷＬ２〜ＷＬｎ−２を検証するステップを含む。さらに、ステップ４６２と４６６を実行して、ワードラインＷＬ０、ＷＬ１、ＷＬｎ−１およびＷＬｎを消去してそれを検証する。さらに別の実施形態では、６つ以上のワードラインをまとめて端部ワードラインのグループとすることが可能である。他のグループ分けも実施可能である。
【００８３】
図１８Ａと１８Ｂは、さまざまな実施形態で用いることが可能な消去電圧信号を示している。図１８Ａは、最初の消去電圧パルス、すなわち、Ｖｅｒａｓｅ１というレベルを有するパルス１を示している。この最初のパルスは、図１５のステップ４４４で消去されるメモリセル集合に印加される最初のパルスとなりえる。このパルスを用いて、この集合のすべてのメモリセルを消去する。ある実施形態では、消去パルスの第１の値が約１５〜２０Ｖとなりえる。一実施形態では、第１の消去パルスのレベルは、書き込み／消去サイクルの前と後の双方で、内部ワードラインに沿ったセルが１回の消去電圧パルス印加後にちょうど消去される（しかも過剰消去されることなく）のが好ましい。しかしながら、書き込み／消去サイクル後には、または、個別の構造を持つメモリデバイスのパラメータがバラバラであるため、内部メモリセルのすべてが、最初のパルスの後で消去されるとは限らない。最初の消去電圧パルスが、書き込み／消去サイクル前だけまたは限られた数の書き込み／消去サイクル中にだけ内部メモリセルが最初のパルス印加後に消去されるように選ばれるような実施形態もある。書き込み／消去サイクルを延長すると、より多くのパルスが必要となる。この技術は、延長された書き込み／消去サイクル後により多くの消去電圧パルスが必要とされるという犠牲を払うことになるが、書き込み／消去サイクルの開始時での過剰消去を軽減することが可能である。
【００８４】
図１８Ａに示すように、第２のパルスであるパルス２は、内部ワードラインが消去されたと成功裏に検証される以前に印加される。消去電圧信号が、パルス１からパルス２でΔＶＥＲＡ１というステップサイズだけ増加される。このΔＶＥＲＡ１だけの増加は、図１５のステップ４５６に対応している。一実施形態では、ΔＶＥＲＡ１は約０．５〜１Ｖでありえる。第２の消去電圧パルスが印加されたら、内部ワードラインのすべてが成功裏に検証される。これは、図１５のステップ４４８に対応しえるものである。すべての内部ワードラインが検証されたら、端部メモリセルの消去だけが継続して実行される。これらのメモリセルの消去速度は遅く、したがって、消去電圧信号は、ΔＶＥＲＡ２というより大きい第２の増加ステップサイズだけ増加され、第３の消去電圧パルスであるパルス３が印加される。これは、図１５のステップ４５８に対応しえるものである。一実施形態では、最初の消去電圧パルス（たとえば複数のパルス）を端部メモリセルだけに印加した後に、端部メモリセルのすべてが、書き込み消去サイクルの前と後の双方で消去されるように、ΔＶＥＲＡ２が選ばれるのが好ましい。一実施形態では、ΔＶＥＲＡ２は約２ボルトである。パルス３の印加は、図１５のステップ４６４に対応している。その後、このパルスは第３のステップサイズΔＶＥＲＡ３だけ増加される。これは図１５のステップ４７４に対応している。ΔＶＥＲＡ３は一実施形態ではΔＶＥＲＡ１に等しくなりえるが、これより大きかったり小さかったりすることが可能な実施形態もある。
【００８５】
図１８Ｂは、図１５の方法を実行する際に用いることが可能な消去電圧信号の代替の実施形態を示している。この実施形態では、最初の消去電圧パルスは、第２のパルスより大きくなるように選ばれる。最初の消去電圧パルスであるパルス１は、大きな電圧シフト（たとえば約６Ｖ）を誘導するように選ばれる。それでも、この消去電圧パルスは、１回のパルスの印加後に内部メモリセルが、ある数の書き込み／消去サイクルの前と後の双方で消去されるように選ばれるのが理想的である。しかしながら、場合によってはすべての内部メモリセルを消去するためには２回以上のパルスが必要であることが認識されている。最初の消去電圧パルスが、書き込み／消去サイクルの前だけまたは限られた数の書き込み／消去サイクルの最中にだけ、内部メモリセルが最初の消去電圧パルスの印加後に消去されるように選ばれる実施形態もある。書き込み／消去サイクルが延長されると、より多くのパルスが必要とされる。図１８Ｂの実施形態では、すべての内部メモリセルが消去されたと検証される以前に、第２と第３のパルスの双方が必要である。第２の消去電圧パルスであるパルス２は、パルス１よりΔＶＥＲＡ４というステップサイズだけ小さい。この消去電圧信号の減少動作もまた、図１５のステップ４５６に対応している。しかしながら、消去電圧パルスを増加するのではなく、ΔＶＥＲＡ４だけサイズが減少している。これによって、内部メモリセルが、第２の消去電圧パルス印加後も過剰消去されないことが保証される。第２のパルスは、メモリセルの閾値電圧の誘導によるシフト量が小さくなるようにサイズが小さくされている。パルス３で示されるように、第３の消去電圧パルスが必要であれば、これをΔＶＥＲＡ１というステップサイズだけ増加させて、これらのメモリセルのフローティングゲートから電子が移動され続けることを保証することが可能である。
【００８６】
第３の消去電圧パルスが印加されたら、内部メモリセルは消去されたことが検証される。図１８Ｂの残りの部分は図１８Ａのそれと同じである。最初の消去電圧パルスである、端部メモリセルにだけ印加されるパルス４は、直前の消去電圧パルスのサイズよりΔＶＥＲＡ２の大きさだけ増加されている。これは、図１５のステップ４５８に対応している。図１８Ｂの実施形態では、端部メモリセルを消去するために追加の消去電圧パルスが必要とされる。したがって、第５の消去電圧パルスであるパルス５は、第４の消去電圧パルス値よりΔＶＥＲＡ３の値だけ増加される。一実施形態では、最初の消去電圧パルスであるパルス１の印加後、第２の消去電圧パルスであるパルス２は、サイズが減少するのではなくパルス１と同じサイズでありえる。このような実施形態では、内部メモリセルを消去するために後で必要とされるいかなる消去電圧パルスも、図示するようにΔＶＥＲＡ１の値だけ増加される。
【００８７】
図１９は、図１５のステップ４５６を実行する一実施形態に関わる方法を示すフローチャートである。図１９で、ステップ４５６は、図１８Ｂの消去電圧パルスによって図示のごとく実行される。図１５のステップ４５０では、検証カウンタＶＣがゼロに等しいかどうかが最初にステップ４９０で判定される。このことは、これまでたった１回の消去電圧パルスしかメモリセル集合には印加されていないことを示す。検証カウンタがゼロに等しく、これが消去電圧パルスのサイズに対する最初の変更であることを示していれば、ステップ４９２に進んで、消去電圧パルスがΔＶＥＲＡ４だけステップダウンされる。この結果、パルス２のようなパルスが次の反復動作中に印加される。しかしながら、検証カウンタがゼロに等しくなく、これが消去電圧信号に対する二番目またはそれ以上の変更であることを示している場合、ステップ４９４に進んで、消去電圧信号をΔＶＥＲＡ１だけステップアップし、この結果、図１８Ｂのパルス３のようなパルスが印加される。ステップ４９２とステップ４９４から、再度図１５の４４０に進む。
【００８８】
静電結合はまた、いわゆるソフトプログラミング動作中においても、ＮＡＮＤストリングのメモリセルの動作をバラバラなものにしかねない。ソフトプログラミング動作は、一般的には、ソフトプログラミングパルスを選択されたブロックのすべてのワードラインに対して同時に印加することによって実行される。ソフトプログラミングは、メモリセルの集合の消去後に実行される。ソフトプログラミングは、メモリセルの集合の消去後閾値分布の幅を狭めるために、また、この集合内の個々のメモリセルの消去後閾値分布を正規化するために実行される。ソフトプログラミングパルスは、通常のプログラミングパルス（たとえば図６に示すようなもの）より振幅が小さく、これで、セルがプログラムされた状態に達するのを回避するようになっている。ソフトプログラミングの結果として望ましいことは、セルの消去閾値電圧分布の幅が狭くなることである。その結果、閾値電圧は、プログラムされた状態の範囲にまでシフトすることがないようになる。
【００８９】
プログラミングパルスが印加されるごとに、図１０に示すような一般的な消去検証動作に類似した検証動作が実行される。ソフトプログラミング動作に対する検証中、各メモリセルのゲートに消去検証電圧が印加されることによって、ＮＡＮＤストリング内の導電性がテストされる。選択されたブロック内のある数のＮＡＮＤストリングがいったん消去検証動作中に非導電状態に達したら（これは、ストリング中の少なくとも１つのセルが消去検証レベルに達したことを示す）、ソフトプログラミングは終了する。ソフトプログラミングの結果、ストリング内の消去されたメモリセルの分布が消去検証レベルに近づく。ソフトプログラミングを用いると、たとえメモリセルが最初は過剰消去されていた場合でも、消去閾値電圧分布を消去検証レベルに近いレベルにシフトさせることが可能である。
【００９０】
選択ゲートからＮＡＮＤストリングの端部ワードラインのメモリセルへの静電結合のため、このストリングのメモリセルのソフトプログラミング動作が異なってくる。選択ゲートと端部メモリセル間の静電結合のため、ソフトプログラミング動作中のこれらのセルの動作速度が遅くなる。したがって、端部ワードラインのメモリセルは、ソフトプログラミングのあとでは、内部ワードラインのそれより深い消去状態となることが予想される。
【００９１】
図２０に、ソフトプログラミングを受けた後のＮＡＮＤストリングのメモリセルの消去後閾値電圧分布を示す。分布４３０は、ソフトプログラミングを受けた後の内部ワードラインのメモリセルの消去後閾値分布を示している。ソフトプログラミングのため、この消去後閾値電圧分布が消去検証レベルに近づいている。ソフトプログラミングに対する検証は、所定の数のＮＡＮＤストリングが消去検証電圧を印加された状態で非導電状態にある場合に、セルのグループが成功裏にソフトプログラムされたと検証する。この場合、ある数のセルの閾値電圧がシフトして消去検証レベルを超えている。消去検証レベルより閾値電圧が高いセルの実際の数は、実際にどのような検証のスキームを用いるかによって異なる。たとえば、このスキームによって、１つのストリングが非導電性となったときにソフトプログラミングが完了したと検証された場合、グループ内のたった１つのセルが検証レベルより高くなる。グループ内の数千のセルの閾値電圧が消去検証レベルをちょうど超えるようなスキームもある。分布４３２は、端部メモリセルの閾値電圧を示している。端部メモリセルはソフトプログラミング時間が遅いため、その閾値電圧は、消去検証レベルにそれほどにはシフトしない。
【００９２】
一実施形態によれば、メモリセルの集合のワードラインが再度部分集合に分割され、これで、ソフトプログラミングが、ワードラインの個々の部分集合の必要性に適合した方法で実行可能となるようにする。この方法は、図１５に示す消去検証方法に似ている。ソフトプログラミングされる集合のワードラインのすべてが、ある種の初期ソフトプログラミングを受ける。メモリセルの集合または部分集合が成功裏にソフトプログラムされたと検証されたら、端部ワードラインだけに対して追加のソフトプログラミングを実行して、これらメモリセルをその深い消去状態から脱出させて消去検証レベルに近づけるようにすることが可能である。
【００９３】
図２１に、一実施形態におけるソフトプログラム方法を示す。たとえば、図２１の方法は、メモリセルのブロックの複数のＮＡＮＤストリングをソフトプログラムするために用いることが可能である。一実施形態では、図２１によるソフトプログラミングは、図７のソフトプログラミングステップ３４２において実行することが可能である。ステップ６０２で、ソフトプログラミング電圧ＶＳＰＧＭをその初期値に設定し、ソフトプログラミングカウンタＳＰＣをゼロに設定する。ソースライン、ビットラインおよびソース選択ゲートラインをステップ６０４で接地する。さらに、ＶＳＧをドレイン選択ゲートラインに印加する。ドレイン選択ゲートライン電圧は、ソフトプログラミングパルスを印加する直前に約２．５Ｖにまで下げて、必要であれば、ソフトプログラミングの禁止（ステップ６１７）することが可能である。こうでない例もある。ソフトプログラミングの禁止は、ＶＤＤにバイアスされるチャネルによってある程度で発生することがある（ステップ６１７）。ステップ６０６では、最初のソフトプログラミングパルスが、ソフトプログラムされる集合のすべてのワードラインに印加される。ステップ６０８では、すべてのワードラインのメモリセルが、消去状態になっていることを、消去検証電圧レベルを用いて検証される。一実施形態では、ステップ６０８が、端部メモリセルの導電性を保証した状態で、内部ワードラインのメモリセルだけ検証するステップを含むことが可能である。しかしながら、端部ワードラインのメモリセルは、消去検証電圧を印加された状態ではおよそたいていの場合に導電する。これは、これらの端部ワードラインのメモリセルが、内部ワードラインのメモリセルよりソフトプログラムの速度が遅いからである。
【００９４】
ステップ６１０で、ソフトプログラミングされるブロック中の非導電状態のＮＡＮＤストリングの数を所定の数と比較する。この非導電状態のストリングの数がこの所定の数以下であれば、ソフトプログラミングカウンタＳＰＣを所定の制限値（たとえば２０）とステップ６１２で比較する。ソフトプログラミングカウンタが２０以上であれば、このソフトプログラミング動作に対する失敗のステータスがステップ６１４で報告される。ソフトプログラミングカウンタが２０未満であれば、ステップ６１６に進んで、ソフトプログラミングカウンタＳＰＣを１だけ増加して、ソフトプログラミング電圧信号を所定の値だけステップアップする。ステップ６１７で、ステップ６０８での検証中で非導電状態であった（成功裏にソフトプログラムされた）ＮＡＮＤストリングを、これ以上ソフトプログラミングすることを禁止する。特定のＮＡＮＤストリングでのソフトプログラミングは、ＶＤＤなどの高い電圧を対応するビットラインに印加することによって禁止することが可能である。ビットラインの電圧を上げることによって、禁止されたＮＡＮＤストリングのチャネル領域が、次のソフトプログラミングサイクル中で高い電圧に昇圧される。メモリセルのフローティングゲートと禁止されたＮＡＮＤストリングのチャネル領域との間の電圧差はあまりに低くて、セルをこれ以上ソフトプログラミングさせることはない。次に、ステップ６０４に進んで、追加のソフトプログラミングパルスをメモリセルの集合に印加する。
【００９５】
非導電状態のストリングの数が所定の数を上回っていると、メモリセルが成功裏にソフトプログラミングされたことを示しており、ソフトプログラミングカウンタＳＰＣがステップ６１８でリセットされる。一実施形態では、ステップ６１８が、ソフトプログラミング電圧信号を増加させるステップをさらに含むことが可能である。一実施形態では、ステップ６１８での増加値が、ステップ６１６でのそれと同じまたは別の値であったりする。たとえば、一実施形態では、ソフトプログラミング電圧信号は、ステップ６１６で、ΔＶｓｐｇｍ１というステップサイズだけ増加される。ステップ６１８では、ΔＶｓｐｇｍ１より大きくなりえるΔＶｓｐｇｍ２というステップサイズだけ増加することがありえる。図１８Ａの消去電圧信号に類似したソフトプログラミング電圧信号が一実施形態では用いることが可能である。
【００９６】
ステップ６２０で、ソースライン、ビットラインおよびソース選択ゲートラインが接地され、ＶＳＧをドレイン側の選択ゲートラインに印加する。ステップ６２２で、内部ワードラインのソフトプログラミングが禁止される。内部ワードラインのソフトプログラミングは、約０〜３Ｖの正の電圧を内部ワードラインに印加することによって禁止することが可能である。一実施形態では、内部ワードラインに印加される電圧がより大きくて、約５〜１０Ｖの値である。たとえば、この電圧は、一般的にはプログラミングまたはソフトプログラミングを禁止するためにストリングのチャネル領域の電圧を昇圧するために印加されるようなパス電圧（Ｖｐａｓｓ）であったりする。ステップ６１８〜６３４がさらに反復されてこれ以上ソフトプログラミングすることを禁止されるＮＡＮＤストリング（すでにソフトプログラミングされていると検証されている）の場合、電圧をより高くすれば、禁止されたＮＡＮＤストリングのチャネル領域が十分昇圧されてこれ以上ソフトプログラミングされることを回避することが十分に保証される。ステップ６２４で、ソフトプログラミングパルスを、消去される集合の端部ワードラインにだけ印加して、端部メモリセルをさらにソフトプログラムする。ステップ６２６で、内部ワードラインがその状態とは無関係に導電状態にあることが保証された状態で、端部メモリセルのワードラインを消去状態にあることを検証する（内部ワードラインは検証対象から除外する）。電圧Ｖｕｓｅ１（内部ワードラインが導電状態となることを補償するに十分な値）が内部ワードラインに印加された状態で、消去検証電圧レベルを端部ワードラインに印加することが可能である。このようにして、内部ワードラインを検証対象から除外した状態で、端部ワードラインだけを検証する。
【００９７】
ステップ６２８で、ステップ６２６で判定された非導電状態ストリングの数が所定の数と比較される。非導電状態ストリングの数がこの所定の数より大きいと、端部ワードラインのセルがいまやシフトアップして消去検証レベルに近い値にあることを示しており、ステップ６３０に進んで、パスステータスが報告される。非導電状態ストリングの数がこの所定の数以下であれば、ソフトプログラミングカウンタを所定の制限値と比較する。ソフトプログラミングカウンタがこの所定の制限値より大きければ、この動作に対する失敗ステータスがステップ６１４で報告される。しかしながら、ソフトプログラミングカウンタがこの所定の制限値未満であれば、ソフトプログラミングカウンタが１だけ増加されて、ソフトプログラミング電圧信号がステップ６３４でステップアップされる。ステップ６３５で、ステップ６２６での検証で非導電状態であった（成功裏にソフトプログラムされた）ＮＡＮＤストリングをこれ以上ソフトプログラミングすることを禁止する。次に、ステップ６２０に進んで、端部メモリセルのさらにソフトプログラミングする。
【００９８】
一実施形態では、ステップ６３４で、ソフトプログラミング電圧信号がステップ６１６でのサイズと同じサイズだけ増加されるが、これ以外の値が用いられる実施形態もある。たとえば、図１８Ｂの消去電圧信号に類似したソフトプログラミング電圧信号を用いる場合、ステップ６３４はサイズΔＶｓｐｇｍ３（ΔＶＥＲＡ３と類似している）だけ増加させるステップを含むことが可能であり、ステップ６１８はサイズΔＶｓｐｇｍ２（ΔＶＥＲＡ２と類似している）だけ増加させるステップを含むことが可能であり、ステップ６１６はサイズΔＶｓｐｇｍ１（ΔＶＥＲＡ１と類似している）だけ増加させるステップを含むことが可能である。このような実施形態では、ステップ６１６は、最初の反復中にサイズΔＶｓｐｇｍ４（ΔＶＥＲＭと類似している）だけ減少させ、また、次の反復中にサイズΔＶｓｐｇｍ１だけ増加させるステップを含むことが可能である。
【００９９】
他の実施形態では、ソフトプログラミングされるＮＡＮＤストリング内のワードラインは、違った方法で分割することが可能である。たとえば、ＮＡＮＤストリング最端部の２つのワードライン（たとえばＷＬ０、ＷＬ１、ＷＬｎ−１、およびＷＬｎ）をまとめて端部ワードラインのグループとし、残りのワードライン（ＷＬ２〜ＷＬｎ−２）をまとめて内部ワードラインのグループとすることが可能である。このような実施形態では、図２１のステップ６２２は、ワードラインＷＬ２〜ＷＬｎ−２を禁止するステップを含む。さらに、ステップ６２４と６２６を実行して、ワードラインＷＬ０、ＷＬ１、ＷＬｎ−１およびＷＬｎをソフトプログラムしてそれを検証する。さらに別の実施形態では、６つ以上のワードラインをまとめて端部ワードラインのグループとすることが可能である。他のグループ分けも実施可能である。
【０１００】
図２２に、図２１に示すフローチャートのさまざまな動作に対するバイアス条件を示している。列６４０は、消去される集合のすべてのメモリセルに対するソフトプログラミング動作のバイアス条件を示している。列６４０は、図２１のステップ６０４〜６０６に対応している。ビットライン、ソースラインおよびｐウエルはソフトプログラミングのために０Ｖに固定されている。カッコ内に示されているビットライン電圧用のＶＤＤは、ソフトプログラミングが禁止されるＮＡＮＤストリングにＶＤＤが印加されることを示している。ソース側の選択ゲートラインは０Ｖであり、ドレイン側選択ゲートラインはＶＳＧとなっている。ソフトプログラミングパルスＶｓｐｇｍが集合の各ワードラインに印加され、これで、接続されている各メモリセルの閾値電圧を上昇させるようになっている。
【０１０１】
列６４２は、集合のすべてのメモリセルのソフトプログラミングを検証するためのバイアス条件を示している。カラム６４２は、図２１のステップ６０８に対応している。このバイアス条件は、メモリセルの集合中のすべてのメモリセルの消去を検証するバイアス条件と同じである。ビットラインはフローティング状態にあってｐウエルは０Ｖに固定されており、ＶＤＤがソースラインに供給されている。双方の選択ゲートがＶＳＧによってオンされる。消去検証電圧が各ワードラインに印加され、これで、ストリングが非導電状態にあり、したがって、消去検証レベルに達しているメモリセルが少なくとも１つ有しているかどうか判定する。
【０１０２】
列６４４は、端部ワードラインだけをプログラミングするためのバイアス条件を示している。列６４４は、図２１のステップ６２０〜６２４に対応している。ドレイン側の選択ゲートは、ＶＳＧをドレイン側選択ゲートラインに供給することによってオンされ、ソース側選択ゲートは０Ｖをソース側選択ゲートラインに供給することによってオフされる。内部ワードラインには、Ｖｕｓｅ１（たとえば０〜５Ｖ）という正の電圧が供給される。正の電圧を内部ワードラインに印加することによって、これに接続されているメモリセルを、ソフトプログラミングパルスが印加されている状態で、これ以上プログラミングすることを禁止することが可能である。端部ワードラインにはソフトプログラミングパルスＶＳＰＧＭが印加され、これで、さらなるソフトプログラミングが行われる。ソフトプログラムされたと検証されたＮＡＮＤストリングをこれ以上ソフトプログラミングすることを禁止する場合、内部ワードラインに印加されるＶｕｓｅ１の値を、正の低電圧ではなくて比較的高い電圧（たとえばＶｐａｓｓ＝５〜１０Ｖ）とすればよい。ＶＤＤもまた禁止されたストリングのビットラインに印加されるため、この比較的高い電圧によって、禁止されているＮＡＮＤストリングのチャネル領域が、次のソフトプログラミングサイクルで高電圧にまで昇圧される。これによって、メモリセルのフローティングゲートと禁止されているＮＡＮＤストリングのチャネル領域との間の電圧差が、セルがさらにソフトプログラミングされるようなことが起こらないように十分低い値に保たれる。
【０１０３】
列６４６は、端部ワードラインだけをソフトプログラミング検証するためのバイアス条件を示している。カラム６４６は、図２１のステップ６２６に対応している。ビットラインはフローティング状態にあり、ソースラインはＶＤＤに固定されている。ｐウエルはゼロボルトである。選択ゲートは双方ともが、ＶＳＧをドレイン選択ゲートラインとソース選択ゲートラインに供給することによってオンとなる。Ｖｕｓｅ１を内部ワードラインに印加する。上述したように、ソフトプログラミング（列６４４）中に用いられるＶｕｓｅ１の値は、場合によっては０〜３Ｖより大きい。検証のためのＶｕｓｅ１の値は０〜３Ｖにある。これは、ソフトプログラミングがすでに完了している内部ワードラインのセルが導電状態にあることを保障するためには、消去検証電圧より高くあればよい。このようにして、端部ワードライン上のメモリセルの状態は、独立して判定し、検証することが可能である。したがって、ソフトプログラミング中に用いられるＶｕｓｅ１の値（たとえば５〜１０Ｖ）は、ソフトプログラミング検証中に用いられる値（たとえば０〜３Ｖ）とは異なっている。消去検証電圧すなわち０Ｖが端部ワードラインに印加される。このようにして、内部ワードラインがソフトプログラミング検証の対象から除外され、その一方で、端部ワードラインが検証される。
【０１０４】
図２３に、図２１と図２２の実施形態にしたがってソフトプログラミングを受けた後のメモリセルの集合の閾値電圧分布を示す。図２３に示すように、内部ワードラインの消去閾値分布と端部ワードラインの消去閾値分布の双方を消去検証レベルに近づけている。内部ワードライン閾値電圧分布４３０をシフトアップして、通常状態で起こるような消去検証レベルに近づけている。追加のソフトプログラミング（ステップ６１８〜６３５）の結果として、端部ワードライン分布４３２もまた上昇させて、消去検証レベルに近づけている。
【０１０５】
上記の例は、ＮＡＮＤタイプのフラッシュメモリを参照して提供した。しかしながら、本発明の原理は、現在既存のものおよび開発中の新しい技術を用いるものと予想されるものを含む、シリアル構造を利用する他のタイプの不揮発性メモリにも適用される。
【０１０６】
本発明に関する上記の詳細は、例証と説明を目的として提示されたものである。これに尽きることや、開示される厳格な形態に本発明を制限することを意図したものではない。上記の教示に照らし合わせて、多くの修整や変更が可能である。上述の実施形態は、本発明の原理とその実際の応用をもっともよく説明し、これによって、当業者が本発明をさまざまな実施形態で、また、予想される特定の用法に適したさまざまな修正を施した状態でもっともよく利用することが可能となるように選ばれたものである。本発明の範囲は添付の特許請求の範囲によって定義されることを意図するものである。
【図面の簡単な説明】
【０１０７】
【図１】図１は、ＮＡＮＤストリングの上面図である。
【図２】図２は、図１に示すＮＡＮＤストリング等価回路図である。
【図３】図３は、３つのＮＡＮＤストリングを示す回路図である。
【図４】図４は、本発明のさまざまな態様を実施することが可能な不揮発性メモリシステムの一実施形態のブロック図である。
【図５】図５は、メモリアレイの例示の編成を示す図である。
【図６】図６は、実施形態にしたがって選択されたワードラインに印加することが可能な例示のプログラム／検証電圧信号を示す図である。
【図７】図７は、プログラム動作を実行する例示のフローチャートである。
【図８】図８は、メモリセルのグループの例示の閾値分布を示す図である。
【図９】図９は、２ビットのデータをストアしているメモリセルのグループの例示の閾値分布を示す図である。
【図１０】図１０は、先行技術による技法にしたがって消去動作を実行するための例示のバイアス条件を示す表である。
【図１１】図１１は、理想的な消去動作中におけるＮＡＮＤストリングのさまざまな部分における電圧を示すグラフである。
【図１２】図１２は、ＮＡＮＤストリング内におけるさまざまな静電結合電圧を示すこのＮＡＮＤストリングの断面図である。
【図１３】図１３は、消去動作中におけるＮＡＮＤストリングの端部のメモリセルのさまざまな電圧を示すグラフである。
【図１４】図１４Ａと図１４Ｂは、消去動作完了後におけるＮＡＮＤストリングの端部のメモリセルと内部のメモリセルのそれぞれの例示の閾値電圧分布を示す図である。
【図１５】図１５は、一実施形態に関わる不揮発性記憶素子の集合を消去するフローチャートである。
【図１６】図１６は、一実施形態に関わる不揮発性記憶素子の集合を消去してその消去を検証するバイアス条件を示す表である。
【図１７】図１７Ａ〜１７Ｃは、一実施形態に関わる消去動作中でのさまざまなポイントにおけるＮＡＮＤストリングの端部のメモリセルと内部のメモリセルの閾値電圧分布を示す図である。
【図１８】図１８Ａ〜１８Ｂは、一実施形態に関わる消去電圧信号を示すグラフである。
【図１９】図１９は、一実施形態に関わる図１５のステップ４５６を実行するフローチャートである。
【図２０】図２０は、先行技術によるソフトプログラミングの後でのＮＡＮＤストリングの端部のメモリセルと内部のメモリセルの例示の閾値電圧分布を示す図である。
【図２１】図２１は、一実施形態に関わる不揮発性記憶素子の集合をソフトプログラムするフローチャートである。
【図２２】図２２は、一実施形態に関わる不揮発性記憶素子の集合をソフトプログラミングしてそのソフトプログラミングを検証するバイアス条件を示す表である。
【図２３】図２３は、一実施形態に関わるソフトプログラミングの後でのＮＡＮＤストリングの端部のメモリセルと内部のメモリセルの例示の閾値電圧分布を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2008536247.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成19年12月3日(2007.12.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリを消去する方法であって、
第１部分集合と第２部分集合を含む不揮発性記憶素子の集合の消去を可能とする工程を含む不揮発性記憶素子の集合の消去を可能とする工程と、
前記第１部分集合が消去されたと検証されるまで、前記不揮発性記憶素子の第１部分集合と第２部分集合の消去が可能とされた状態で、１回以上の消去電圧パルスを前記集合に印加する工程と、
前記第１部分集合が消去されたと検証された後に、前記第２部分集合の消去が可能とされた状態で、前記第１部分集合をこれ以上消去することを禁止する工程と、
前記第２部分集合が消去されたと検証されるまで、前記第１部分集合の消去を禁止するとともに前記第２部分集合の消去が可能とされた状態で、１回以上の追加の消去電圧パルスを前記集合に印加する工程と、を備える方法。
【請求項２】
不揮発性記憶素子の前記集合の消去に続いて不揮発性記憶素子の前記集合をソフトプログラミングする工程をさらに備えており、
前記ソフトプログラミングする工程は、
前記集合がソフトプログラムされたと検証されるまで、不揮発性記憶素子の前記集合に１回以上のソフトプログラミングパルスを印加する工程と、
前記集合がソフトプログラムされたと検証された後に、不揮発性記憶素子の前記集合の前記第１部分集合のソフトプログラミングを禁止する工程と、
前記第１部分集合のソフトプログラミングが禁止された状態で、不揮発性記憶素子の前記集合の前記第２部分集合に１回以上の追加のソフトプログラミングパルスを印加する工程とを有する請求項１に記載の方法。
【請求項３】
前記１回以上の追加のソフトプログラミングパルスの印加間ごとに、前記第２部分集合がソフトプログラムされたかどうか検証する工程をさらに備えており、
その検証する工程が前記第１部分集合を検証対象から除外する工程を含んでいる請求項２に記載の方法。
【請求項４】
前記１回以上の消去電圧パルスの印加間ごとに、不揮発性記憶素子の前記第１部分集合が消去されたかどうか検証する工程をさらに備えており、
その検証する工程は、不揮発性記憶素子の前記第２部分集合を検証対象から除外する工程を含んでいる請求項１に記載の方法。
【請求項５】
前記１回以上の追加の消去電圧パルスの印加間ごとに、不揮発性記憶素子の前記第２部分集合が消去されたかどうか検証する工程をさらに備えており、
その検証する工程は、不揮発性記憶素子の前記第１部分集合を検証対象から除外する工程を含んでいる請求項１に記載の方法。
【請求項６】
前記１回以上の消去電圧パルスを印加する前記工程は、前記１回以上の消去電圧パルスの各サイズを第１のステップサイズだけ増加させる工程を含んでおり、
前記１回以上の追加の消去電圧パルスを印加する前記工程は、前記１回以上の追加の消去電圧パルスの各サイズを第２のステップサイズだけ増加させる工程を含んでいる請求項１に記載の方法。
【請求項７】
前記１回以上の消去電圧パルスは、前記第１部分集合が成功裏に消去されたと検証される以前に前記集合に印加される最後の消去電圧パルスを含んでおり、
前記１回以上の追加の消去電圧パルスを印加する前記工程は、前記１回以上の追加の消去電圧パルスのうちの最初のパルスを印加する以前に、第３のステップサイズだけ前記最後の消去電圧パルスを増加させて、前記１回以上の追加の消去電圧パルスの前記最初のパルスとする工程を含んでいる請求項６に記載の方法。
【請求項８】
前記１回以上の消去電圧パルスを印加する前記工程は、
前記第１部分集合が消去されたと検証されなかった場合に、最初の消去電圧パルスを印加した後に、第１のステップサイズだけ前記１回以上の消去電圧パルスのサイズを減少させる工程と、
前記第１部分集合が消去されたと検証されなかった場合に、第２の消去電圧パルスを印加した後に、第２のステップサイズだけ前記１回以上の消去電圧パルスの前記サイズを増加させる工程を含む請求項１に記載の方法。
【請求項９】
前記１回以上の追加の消去電圧パルスを印加する前記工程は、
第３のステップサイズだけ前記１回以上の追加の消去電圧パルスのサイズを増加させる工程を含む請求項８に記載の方法。
【請求項１０】
不揮発性記憶素子の前記第１部分集合が、前記集合の内部の不揮発性記憶素子であり、
不揮発性記憶素子の前記第２部分集合が、前記集合の端部の不揮発性記憶素子である請求項１に記載の方法。
【請求項１１】
不揮発性記憶素子の前記集合がＮＡＮＤストリングである請求項１に記載の方法。
【請求項１２】
第１部分集合と第２部分集合を含む不揮発性記憶素子の集合と、
不揮発性記憶素子の前記集合と通信している管理回路とを備えており、
前記管理回路は、
不揮発性記憶素子の前記第１部分集合と前記第２部分集合の消去を可能とする工程と、
前記第１部分集合が消去されたと検証されるまで、前記第１部分集合と第２部分集合の消去が可能とされた状態で、１回以上の消去電圧パルスを前記集合に印加する工程と、
前記第１部分集合が消去されたと検証された後に、前記第２部分集合の消去が可能とされた状態で、前記第１部分集合をこれ以上消去することを禁止する工程と、
前記第２部分集合が消去されたと検証されるまで、前記第１部分集合の消去を禁止するとともに前記第２部分集合の消去が可能とされた状態で、１回以上の追加の消去電圧パルスを前記集合に印加する工程とを実施することによって前記集合を消去する不揮発性メモリシステム。
【請求項１３】
前記管理回路は、不揮発性記憶素子の前記集合の消去に続いて、
前記集合がソフトプログラムされたと検証されるまで、不揮発性記憶素子の前記集合に１回以上のソフトプログラミングパルスを印加する工程と、
前記集合がソフトプログラムされたと検証された後に、不揮発性記憶素子の前記集合の前記第１部分集合のソフトプログラミングを禁止する工程と、
前記第１部分集合のソフトプログラミングが禁止された状態で、不揮発性記憶素子の前記集合の前記第２部分集合に１回以上の追加のソフトプログラミングパルスを印加する工程とを実施することによって不揮発性記憶素子の前記集合をソフトプログラムする請求項１２に記載の不揮発性メモリシステム。
【請求項１４】
前記管理回路は、前記１回以上の追加のソフトプログラミングパルスの印加間ごとに、前記第２部分集合がソフトプログラムされたかどうか検証しており、その検証は、前記第１部分集合を検証対象から除外する工程を含む請求項１３に記載の不揮発性メモリシステム。
【請求項１５】
前記管理回路は、前記１回以上の消去電圧パルスの印加間ごとに、不揮発性記憶素子の前記第１部分集合が消去されたかどうか検証しており、
前記第１部分集合が消去されたかどうか検証する際に、不揮発性記憶素子の前記第２部分集合を検証対象から除外する請求項１２に記載の不揮発性メモリシステム。
【請求項１６】
前記管理回路は、前記１回以上の追加の消去電圧パルスの印加間ごとに、不揮発性記憶素子の前記第２部分集合が消去されたかどうか検証する請求項１２に記載の不揮発性メモリシステム。
【請求項１７】
前記１回以上の消去電圧パルスを印加する工程は、
前記第１部分集合が消去されたと検証されなかった場合に、最初の消去電圧パルスを印加した後に、第１のステップサイズだけ前記１回以上の消去電圧パルスのサイズを減少させる工程と、
前記第１部分集合が消去されたと検証されなかった場合に、第２の消去電圧パルスを印加した後に、第２のステップサイズだけ前記１回以上の消去電圧パルスの前記サイズを増加させる工程とを含む請求項１２に記載の不揮発性メモリシステム。
【請求項１８】
前記１回以上の追加の消去電圧パルスを印加する工程は、
前記１回以上の追加の消去電圧パルスの印加間ごとに、第３のステップサイズだけ前記１回以上の追加の消去電圧パルスのサイズを増加させる工程を含む請求項１７に記載の不揮発性メモリシステム。
【請求項１９】
不揮発性記憶素子の前記第１部分集合が、前記集合の内部の不揮発性記憶素子であり、
不揮発性記憶素子の前記第２部分集合が、前記集合の端部の不揮発性記憶素子である請求項１２に記載の不揮発性メモリシステム。
【請求項２０】
不揮発性記憶素子の前記集合がＮＡＮＤストリングである請求項１２に記載の不揮発性メモリシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
図４は、本開示の１つ以上の実施形態を実施するために用いることが可能なフラッシュメモリシステムの一実施形態のブロック図である。他のシステムと実施例を用いることも可能である。メモリセルアレイ３０２は、列制御回路３０４、行制御回路３０６、ｃソース制御回路３１０およびｐウエル制御回路によって制御される。列制御回路３０４は、メモリセルに記憶されているデータを読み取ったり、プログラム動作中にメモリセルの状態を判定したり、プログラミングや消去動作を促進または禁止するためにメモリセルアレイ３０２のビットラインの電位レベルを制御したりする目的でビットラインに接続されている。行制御回路３０６は、ワードラインの１つを選択したり、読み出し電圧を印加したり、列制御回路３０４によって制御されるビットライン電位レベルと組み合わせてプログラム電圧を印加したり、消去電圧を印加したりする目的で、ワードラインに接続されている。ｃソース制御回路３１０は、メモリセルに接続されている共通ソースライン（図５では、「ｃソース」と表示されている）を制御している。ｐウエル制御回路３０８はｐウエル電圧を制御している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
ストリングの各メモリセルは、隣接するメモリセルおよび／またはトランジスタからある程度の静電電荷結合を受ける。この結合のために、セルのフローティングゲートの電位に影響を与えることがあり、この結果、セルに対する消去電位にも影響を与えかねない。ＮＡＮＤストリングの端部メモリセル（たとえば図１２ではメモリセル５０２と５１６）は、ＮＡＮＤストリングの最初のワードラインと最後のワードライン（端部ワードライン）に接続し、ＮＡＮＤストリングの選択ゲートに隣り合っている。このＮＡＮＤストリングの端部メモリセルは、隣接する選択ゲートからの静電電荷結合を受ける。図１２では、この静電結合は、選択ゲート５２０からメモリセル５０２のフローティングゲート５０２ｆに向かう矢印５３４と、選択ゲート５２２からメモリセル５１６のフローティングゲート５１６ｆに向かう矢印５３８で表している。メモリセル５０２と５１６に結合する電圧によって、これらのセルのトンネル誘電体領域（たとえばトンネル酸化物）の境界に存在する電場が、それぞれの選択ゲートの電圧値に比例して減少する。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正の内容】
【図１６】
2008536247.tif 000026
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正の内容】
【図１９】
2008536247.tif 000027
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２２
【補正方法】変更
【補正の内容】
【図２２】
2008536247.tif 000028
【国際調査報告】
2008536247.tif 000029
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