(57)【要約】  簡易化された配線及び低減されたトランジスタカウントを有する垂直色フィルタピクセルセンサ（４２、２８、３６）が開示される。実施形態において、単一の線は、ＶＣＦピクセルセンサ（３０）で、参照電圧、ピクセルリセット電圧、及び列出力信号に対して使用される。もう１つの実施形態において、行リセット信号及び行有効信号は、ＶＣＦピクセルセンサ（３０）のアレーにおいて近傍の行との間で共有される線に亘って送信される。本発明はまた、ＶＣＦピクセルセンサのために最適化されたレイアウトを提供する。ＶＣＦピクセルセンサだけでなく、共有された行リセット、行有効、参照電圧、及び列出力線で、ソースフォロア電圧、ソースフォロア増幅器電圧、及び行有効信号は全て、共通線を共有する。これら結合された線の実施形態は、２つの行有効線だけでなく単一の列出力線で使用されることができる。
2008500768.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された受動的垂直色フィルタピクセルセンサであって、
第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離され、互いに垂直な配列で実質的に配設され、半導体基板においてそれらの異なる深さの関数として異なるスペクトル感度を有するｎ検出層と、
列出力線と、
前記検出層の各々に別個に関連付けられたｎ色有効線と、
別個の前記検出層と前記列出力線との間で各々が接続され、別個の前記ｎ色有効線に接続されたゲートを各々が有するｎ色有効トランジスタとを具備し、
ｎ≧２であることを特徴とする受動的垂直色フィルタピクセルセンサ。
【請求項２】
ｎ＝３であることを特徴とする請求項１に記載の受動的垂直色フィルタピクセルセンサ。
【請求項３】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサであって、
第１極のフォト生成キャリアを収集するよう設定され、
対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって各々が分離され、互いに垂直な配列で実質的に各々が配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する複数の検出層と、
リセット信号線と、
行有効線と、
ソースフォロアドレイン電圧線と、
複数の列出力／参照電圧線と、
前記複数の検出層の１つと前記複数の列出力／参照電圧線の１つとの間で各々が接続され、前記リセット信号線に接続されたゲートを各々が有する複数のリセットトランジスタと、
前記複数の検出層の１つに接続されたゲートと、前記ソースフォロアドレイン電圧線に接続されたドレインと、ソースとを各々が有する複数のソースフォロアトランジスタと、
前記行有効線に接続されたゲートと、前記複数のソースフォロアトランジスタの１つの前記ソースに接続されたドレインと、前記複数の列出力／参照電圧線の１つに接続されたソースとを各々が有する複数の出力有効トランジスタと
を具備することを特徴とする活性化垂直色フィルタピクセルセンサ。
【請求項４】
半導体基板上に形成され、そのような活性化ピクセルセンサの複数の行及び列を有するアレーの行（ｍ）及び列（ｎ）に関連付けられた活性化垂直色フィルタピクセルセンサであって、
第１極のフォト生成キャリアを収集するよう設定され、複数の第１及び複数の第２検出層が対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離され、互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する複数の検出層と、
前記アレーの行（ｍ）に関連付けられたリセット信号／行有効線と、
前記アレーの行（ｍ＋１）に関連付けられたリセット信号／行有効線と、
ソースフォロアドレイン電圧線と、
前記アレーの列（ｎ）に各々が関連付けられた複数の列出力／参照電圧線と、
前記複数の検出層の１つと前記複数の列出力／参照電圧線の１つとの間で各々が接続され、前記アレーの前記行（ｍ＋１）に関連付けられた前記リセット信号／行有効線に接続されたゲートを各々が有する複数のリセットトランジスタと、
前記複数の検出層の１つに接続されたゲートと、前記ソースフォロアドレイン電圧線に接続されたドレインと、ソースとを各々が有する複数のソースフォロアトランジスタと、
前記アレーの前記行（ｍ）に関連付けられた前記リセット信号／行有効線に接続されたゲートと、前記複数のソースフォロアトランジスタの１つの前記ソースに接続されたドレインと、前記複数の列出力／参照電圧線に接続されたソースとを各々が有する複数の出力有効トランジスタと
を具備することを特徴とする活性化垂直色フィルタピクセルセンサ。
【請求項５】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサの複数の行及び列を含むアレーにおいて、アレー列（ｎ）は、複数の列出力／参照電圧線を含み、列（ｎ）は、複数の行を具備し、各行は、
リセット信号／行有効線と、
ソースフォロアドレイン電圧線と、
複数のピクセルセンサとを具備し、各ピクセルセンサは、
互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離された複数の検出層と、
前記複数の検出層の１つと前記複数の列出力／参照電圧線の１つとの間に各々が接続され、前記リセット信号／行有効線に接続されたゲートを各々が有する複数のリセットトランジスタと、
ゲートと、前記ソースフォロアドレイン電圧線に接続されたドレインと、ソースとを各々が有する複数のソースフォロアトランジスタと、
前記リセット信号／行有効線に接続されたゲートと、前記複数のソースフォロアトランジスタの各々の前記ソースに接続されたドレインと、前記複数の列出力／参照電圧線の各々に接続されたソースとを各々が有する複数の出力有効トランジスタとを含み、
前記アレーにおける最後の行以外の列（ｎ）の各行（ｍ）における各ピクセルセンサの前記複数のソースフォロアトランジスタの各々の前記ゲートは、前記列（ｎ）の行（ｍ＋１）におけるピクセルセンサの複数の検出層の１つに接続されることを特徴とするアレー。
【請求項６】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサの複数の行及び列を含むアレーにおいて、アレー列（ｎ）は、複数の列出力／参照電圧線を含み、列（ｎ）は、複数の行を具備し、各行は、
リセット信号／行有効線と、
ソースフォロアドレイン電圧／参照電圧線と、
複数のピクセルセンサとを具備し、各々は、
互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離された複数の検出層と、
前記複数の検出層の１つと前記ソースフォロアドレイン電圧／参照電圧線との間に各々が接続され、ゲートを有する複数のリセットトランジスタと、
前記複数の検出層の１つに接続されたゲートと、前記ソースフォロアドレイン電圧／参照電圧線に接続されたドレインと、ソースとを各々が有する複数のソースフォロアトランジスタと、
前記リセット信号／行有効線に接続されたゲートと、前記複数のソースフォロアトランジスタの１つの前記ソースに接続されたドレインと、前記列出力／参照電圧線に接続されたソースとを各々が有する複数の出力有効トランジスタとを含み、
前記アレーにおける最後の行以外の列（ｎ）の各行（ｍ）における各ピクセルセンサの前記複数のリセットトランジスタの前記ゲートは、前記列（ｎ）の行（ｍ＋１）におけるピクセルセンサのリセット信号／行有効線に接続されることを特徴とするアレー。
【請求項７】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサであって、
第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって第１及び第２検出層が分離され、互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する複数の検出層と、
リセット信号線と、
ソースフォロアドレイン電圧／参照電圧／行有効線と、
複数の列出力線と、
前記複数の検出層の１つと前記ソースフォロアドレイン電圧／参照電圧／行有効線との間に各々が接続され、前記リセット信号線に接続されたゲートを各々が有する複数のリセットトランジスタと、
前記複数の検出層の１つに接続されたゲートと、前記ソースフォロアドレイン電圧／参照電圧／行有効線に接続されたドレインと、ソースとを各々が有する複数のソースフォロアトランジスタと、
前記ソースフォロアドレイン電圧／参照電圧／行有効線に接続されたゲートと、前記複数のソースフォロアトランジスタの１つの前記ソースに接続されたドレインと、前記複数の列出力線の１つに接続されたソースとを各々が有する複数の出力有効トランジスタと
を具備することを特徴とする活性化垂直色フィルタピクセルセンサ。
【請求項８】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサの複数の行及び列を含むアレーにおいて、アレー列（ｎ）は、複数の列出力／参照電圧線を含み、列（ｎ）は、複数の行を含み、各行は、
リセット信号／行有効／ソースフォロアドレイン電圧線と、
複数のピクセルセンサとを具備し、各ピクセルセンサは、
互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離された複数の検出層と、
前記複数の検出層の１つと前記列出力／参照電圧線との間で各々が接続され、ゲートを各々が有する複数のリセットトランジスタと、
前記複数の検出層の１つに接続されたゲートと、前記リセット信号／行有効／ソースフォロアドレイン電圧線に接続されたドレインと、ソースとを各々が有する複数のソースフォロアトランジスタと、
前記リセット信号／行有効／ソースフォロアドレイン電圧線に接続されたゲートと、前記複数のソースフォロアトランジスタの１つの前記ソースに接続されたドレインと、前記複数の列出力／参照電圧線の１つに接続されたソースとを各々が有する複数の出力有効トランジスタとを含み、
前記アレーにおける最後の行以外の列（ｎ）の各行（ｍ）における各ピクセルセンサの前記複数のリセットトランジスタの前記ゲートの各々は、前記列（ｎ）の行（ｍ＋１）におけるピクセルセンサのリセット信号／行有効／ソースフォロアドレイン電圧線に接続されることを特徴とするアレー。
【請求項９】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサの複数の行及び列を含むアレーにおいて、アレー列（ｎ）は、列出力／参照電圧線を含み、列（ｎ）は、複数の行を具備し、各行は、
リセット信号／行有効／ソースフォロアドレイン電圧線と、
複数の色有効線と、
複数のピクセルセンサとを具備し、各ピクセルセンサは、
互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離された複数の検出層と、
フォト充電出力信号ノードと、
前記複数の検出層の１つと前記フォト充電出力信号ノードとの間で各々が接続され、前記複数の色有効線の１つに接続されたゲートを各々が有する複数の色有効トランジスタと、
前記フォト充電出力信号ノードと前記列出力／参照電圧線との間で接続され、ゲートを有するリセットトランジスタと、
前記フォト充電出力信号ノードに接続されたゲートと、前記リセット信号／行有効／ソースフォロアドレイン電圧線に接続されたドレインと、ソースとを有するソースフォロアトランジスタと、
前記リセット信号／行有効／ソースフォロアドレイン電圧線に接続されたゲートと、前記ソースフォロアトランジスタの前記ソースに接続されたドレインと、前記列出力／参照電圧線に接続されたソースとを有する出力有効トランジスタとを含み、
前記アレーにおける最後の行以外の列（ｎ）の各行（ｍ）における各ピクセルセンサの前記リセットトランジスタの前記ゲートは、前記列（ｎ）の行（ｍ＋１）におけるピクセルセンサのリセット信号／行有効／ソースフォロアドレイン電圧線に接続されることを特徴とするアレー。
【請求項１０】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサの複数の行及び列を含むアレーにおいて、アレー列（ｎ）は、列出力線を含み、列（ｎ）は、複数の行を具備し、各行は、
リセット信号線と、
参照電圧／ソースフォロアドレイン電圧線と、
複数の色有効線と、
複数のピクセルセンサとを具備し、各ピクセルセンサは、
互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離された複数の検出層と、
フォト充電出力信号ノードと、
前記複数の検出層の１つと前記フォト充電出力信号ノードとの間で各々が接続され、前記複数の色有効線の１つに接続されたゲートを各々が有する複数の色有効トランジスタと、
前記フォト充電出力信号ノードと前記参照電圧／ソースフォロアドレイン電圧線との間で接続され、前記リセット信号線に接続されたゲートを有するリセットトランジスタと、
前記フォト充電出力信号ノードに接続されたゲートと、前記参照電圧／ソースフォロアドレイン電圧線に接続されたドレインと、列出力線に接続されたソースとを有するソースフォロアトランジスタとを含むことを特徴とするアレー。
【請求項１１】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサであって、
リセット信号線と、
行有効線と、
ソースフォロアドレイン電圧線と、
第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって互いに各々が分離され、互いに垂直な配列で実質的に各々が配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する複数の検出層とを具備し、各検出層は、
列出力／参照電圧線と、
前記検出層と前記列出力／参照電圧線との間で接続され、前記リセット信号線に接続されたゲートを有するリセットトランジスタと、
前記検出層に接続されたゲートと、前記ソースフォロアドレイン電圧線に接続されたドレインと、ソースとを有するソースフォロアトランジスタと、
前記行有効線に接続されたゲートと、前記ソースフォロアトランジスタの前記ソースに接続されたドレインと、前記列出力／参照電圧線に接続されたソースとを含む出力有効トランジスタと
を具備することを特徴とする活性化垂直色フィルタピクセルセンサ。
【請求項１２】
半導体基板上に形成され、そのような活性化ピクセルセンサの複数の行及び列を有するアレーの行（ｍ）及び列（ｎ）に関連付けられた活性化垂直色フィルタピクセルセンサであって、
前記アレーの行（ｍ）に関連付けられたリセット信号／行有効線と、
前記アレーの行（ｍ＋１）に関連付けられたリセット信号／行有効線と、
ソースフォロアドレイン電圧線と、
第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって互いに各々が分離され、互いに垂直な配列で実質的に各々が配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する複数の検出層とを具備し、各検出層は、
前記アレーの列（ｎ）に関連付けられた列出力／参照電圧線と、
前記検出層と前記列出力／参照電圧線との間で接続され、前記アレーの前記行（ｍ＋１）に関連付けられた前記リセット信号／行有効線に接続されたゲートを有するリセットトランジスタと、
前記検出層に接続されたゲートと、前記ソースフォロアドレイン電圧線に接続されたドレインと、ソースとを有するソースフォロアトランジスタと、
前記アレーの前記行（ｍ）に関連付けられた前記リセット信号／行有効線に接続されたゲートと、前記ソースフォロアトランジスタの前記ソースに接続されたドレインと、前記列出力／参照電圧線に接続されたソースとを有する出力有効トランジスタと
を具備することを特徴とする活性化垂直色フィルタピクセルセンサ。
【請求項１３】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサの複数の行及び列を含むアレーにおいて、アレー列（ｎ）は、複数の列出力／参照電圧線を含み、列（ｎ）は、複数の行を具備し、各行は、
リセット信号／行有効線と、
ソースフォロアドレイン電圧線と、
複数のピクセルセンサとを具備し、各ピクセルセンサは、
互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって互いに各々が分離された複数の検出層を含み、各検出層は、
前記検出層と前記列出力／参照電圧線の１つとの間で接続され、前記リセット信号／行有効線に接続されたゲートを有するリセットトランジスタと、
ゲートと、前記ソースフォロアドレイン電圧線に接続されたドレインと、ソースとを有するソースフォロアトランジスタと、
前記リセット信号／行有効線に接続されたゲートと、前記ソースフォロアトランジスタの前記ソースに接続されたドレインと、前記列出力／参照電圧線の１つに接続されたソースとを有する出力有効トランジスタとを具備し、
前記アレーの最後の行以外の列（ｎ）の各行（ｍ）における各ピクセルセンサの前記ソースフォロアトランジスタの前記ゲートは、前記列（ｎ）の行（ｍ＋１）におけるピクセルセンサの前記検出層に接続されることを特徴とするアレー。
【請求項１４】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサの複数の行及び列を含むアレーにおいて、アレー列（ｎ）は、複数の列出力／参照電圧線を含み、列（ｎ）は、複数の行を具備し、各行は、
リセット信号／行有効線と、
ソースフォロアドレイン電圧／参照電圧線と、
複数のピクセルセンサとを具備し、各々は、
互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって各々が分離された複数の検出層を含み、各検出層は、
前記検出層と前記ソースフォロアドレイン電圧／参照電圧船との間で接続され、前記リセット信号／行有効線に接続されたゲートを有するリセットトランジスタと、
前記検出層に接続されたゲートと、前記ソースフォロアドレイン電圧／参照電圧線に接続されたドレインと、ソースとを有するソースフォロアトランジスタと、
前記リセット信号／行有効線に接続されたゲートと、前記ソースフォロアトランジスタの前記ソースに接続されたドレインと、前記列出力／参照電圧線の１つに接続されたソースとを有する出力有効トランジスタとを具備し、
前記アレーにおける最後の行以外の列（ｎ）の各行（ｍ）における各ピクセルセンサの前記リセットトランジスタの前記ゲートは、前記列（ｎ）の行（ｍ＋１）におけるピクセルセンサのリセット信号／行有効線に接続されることを特徴とするアレー。
【請求項１５】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサであって、
リセット信号線と、
ソースフォロアドレイン電圧／参照電圧／行有効線と、
第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって互いに各々が分離され、互いに垂直な配列で実質的に各々が配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する複数の検出層とを具備し、各検出層は、
列出力線と、
前記検出層と前記ソースフォロアドレイン電圧／参照電圧／行有効線との間で接続され、前記リセット信号線に接続されたゲートを有するリセットトランジスタと、
前記検出層に接続されたゲートと、前記ソースフォロアドレイン電圧／参照電圧／行有効線に接続されたドレインと、ソースとを有するソースフォロアトランジスタと、
前記ソースフォロアドレイン電圧／参照電圧／行有効線に接続されたゲートと、前記ソースフォロアトランジスタの前記ソースに接続されたドレインと、前記第１列出力線に接続されたソースとを有する出力有効トランジスタと
を具備することを特徴とする活性化垂直色フィルタピクセルセンサ。
【請求項１６】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサの複数の行及び列を含むアレーにおいて、アレー列（ｎ）は、列出力／参照電圧線を含み、列（ｎ）は、複数の行を含み、各行は、
リセット信号／行有効／ソースフォロアドレイン電圧線と、
複数のピクセルセンサとを具備し、各ピクセルセンサは、
互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって互いに各々が分離された複数の検出層を含み、各検出層は、
前記検出層と前記列出力／参照電圧線との間で接続され、ゲートを有するリセットトランジスタと、
前記検出層に接続されたゲートと、前記リセット信号／行有効／ソースフォロアドレイン電圧線に接続されたドレインと、ソースとを有するソースフォロアトランジスタと、
前記リセット信号／行有効／ソースフォロアドレイン電圧線に接続されたゲートと、前記第１ソースフォロアトランジスタの前記ソースに接続されたドレインと、前記第１列出力／参照電圧線に接続されたソースとを有する出力有効トランジスタとを具備し、
前記アレーにおける最後の行以外の列（ｎ）の各行（ｍ）における各ピクセルセンサの前記リセットトランジスタの前記ゲートは、前記列（ｎ）の行（ｍ＋１）におけるピクセルセンサのリセット信号／行有効／ソースフォロアドレイン電圧線に接続されることを特徴とするアレー。
【請求項１７】
半導体基板上に形成される活性化垂直色フィルタピクセルセンサの複数の行及び列を含むアレーにおいて、アレー列（ｎ）は、列出力／参照電圧線を含み、列（ｎ）は、複数の行を具備し、各行は、
リセット信号／行有効／ソースフォロアドレイン電圧線と、
複数のピクセルセンサとを具備し、各ピクセルセンサは、
フォト充電出力信号ノードと、
前記フォト充電出力信号ノードと前記列出力／参照電圧線との間で接続され、前記アレーにおける最後の行以外の列（ｎ）の各行（ｍ）における各ピクセルセンサの前記リセットトランジスタのゲートが前記列（ｎ）の行（ｍ＋１）におけるピクセルセンサのリセット信号／行有効／ソースフォロアドレイン電圧線に接続されている前記ゲートを有するリセットトランジスタと、
前記フォト充電出力信号ノードに接続されたゲートと、前記リセット信号／行有効／ソースフォロアドレイン電圧線に接続されたドレインと、ソースとを有するソースフォロアトランジスタと、
前記リセット信号／行有効／ソースフォロアドレイン電圧線に接続されたゲートと、前記ソースフォロアトランジスタの前記ソースに接続されたドレインと、前記列出力／参照電圧線に接続されたソースとを有する出力有効トランジスタと、
互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって互いに各々が分離された検出層とを含み、各検出層は、
色有効線と、
前記検出層と前記フォト充電出力信号ノードとの間で接続され、前記色有効線に接続されたゲートを有する色有効トランジスタとを具備することを特徴とするアレー。
【請求項１８】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサの複数の行及び列を含むアレーにおいて、アレー列（ｎ）は、列出力線を含み、列（ｎ）は、複数の行を具備し、各行は、
リセット信号線と、
参照電圧／ソースフォロアドレイン電圧線と、
複数のピクセルセンサとを具備し、各ピクセルセンサは、
フォト充電出力信号ノードと、
前記フォト充電出力信号ノードと前記参照電圧／ソースフォロアドレイン電圧線との間で接続され、前記リセット信号線に接続されたゲートを有するリセットトランジスタと、
前記フォト充電出力信号ノードに接続されたゲートと、前記参照電圧／ソースフォロアドレイン電圧線に接続されたドレインと、列出力線に接続されたソースとを有するソースフォロアトランジスタと、
互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって互いに各々が分離された複数の検出層とを含み、各検出層は、
色有効線と、
前記検出層と前記フォト充電出力信号ノードとの間で接続され、前記色有効線に接続されたゲートを有する色有効トランジスタとを具備することを特徴とするアレー。
【請求項１９】
半導体基板上に形成された活性化垂直色フィルタピクセルセンサであって、
第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって各々が分離され、互いに垂直な配列で実質的に各々が配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する複数の検出層と、
リセット信号線と、
行有効線と、
ソースフォロアドレイン電圧線と、
複数の列出力／参照電圧線と、
前記複数の検出層の１つと前記複数の列出力／参照電圧線の１つとの間で各々が接続され、前記リセット信号線に接続されたゲートを各々が有する複数のリセットトランジスタと、
前記複数の検出層の１つに接続されたゲートと、前記ソースフォロアドレイン電圧線に接続されたドレインと、ソースとを各々が有する複数のソースフォロアトランジスタと、
前記行有効線に接続されたゲートと、前記複数のソースフォロアトランジスタの１つの前記ソースに接続されたドレインと、前記複数の列出力／参照電圧線の１つに接続されたソースとを各々が有する複数の出力有効トランジスタと
を具備することを特徴とする活性化垂直色フィルタピクセルセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ピクセルセンサに関する。具体的には、本発明は、垂直に光を彩色的にフィルタするために、及び同じ場所で多数の波長域を検出するために半導体材料を使用する全色ピクセルセンサ及びアレーに関する。
【背景技術】
【０００２】
活性化ピクセルセンサにおいて、従来の扱い方は、ピクセルセンサのアレーを介して走る一連の配線に沿って各ピクセルセンサ内でフォトダイオードのリセット動作に対する電圧基準を供給し、かつアレーを介して走るもう１つの一連の配線上でピクセルフォト電流値を読み出すことであった。ピクセルセンサに対する配線は、フィルファクターと必要とされるコンポーネント数とに直接影響するので、アレーの性能を限定し、ピクセルセンサアレーを生産するコストに影響する。垂直色フィルタ（ＶＣＦ）ピクセルセンサ等の、増大した複雑性を有するピクセルセンサのために、配線計画が特に重要であり、できるだけ最適化される必要がある。
【発明の開示】
【課題を解決するための手段】
【０００３】
１実施形態において、本発明は、半導体基板上に形成された受動的垂直色フィルタピクセルを提供し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離され、互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する少なくとも２つの検出層を具備し、ピクセルは、複数のフォトダイオードと、複数の色有効ゲートと、列出力線とを有する。
【０００４】
他の実施形態において、本発明は、半導体基板上に形成された活性化垂直色フィルタピクセルを提供し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離され、互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する少なくとも２つの検出層を具備し、ピクセルは、複数のフォトダイオードを有し、ピクセルは、ピクセルリセット電圧及び共通線を共有する列出力を有する。
【０００５】
さらに他の実施形態において、本発明は、半導体基板上に形成された活性化垂直色フィルタピクセルを提供し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離され、互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する少なくとも２つの検出層を具備し、ピクセルは、複数のフォトダイオードを有し、ピクセルは、共有されたソースフォロア電圧及びリセット電圧を有する。
【０００６】
さらに他の実施形態において、本発明は、半導体基板上に形成された活性化垂直色フィルタピクセルを提供し、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離され、互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する少なくとも２つの検出層を具備し、ピクセルは、複数のフォトダイオードを有し、ピクセルは、リセット電圧信号、ソースフォロア電圧、及び行有効信号に対する共通線を有する。
【０００７】
さらに他の実施形態において、本発明は、活性化垂直色フィルタピクセルのアレーを提供し、各ピクセルは、半導体基板上に形成され、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離され、互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する少なくとも２つの検出層を具備し、ピクセルは、複数のフォトダイオードを有し、ピクセルは、ピクセルを読み取るための少なくとも１つの読み取りトランジスタと、行リセット信号及び行有効信号に対する共通線とを有し、アレーは、ピクセルの行及び列に配列され、アレーは、アレーにおける１つの行に対するリセット信号とアレーにおける近傍の行に対する行有効信号とを共通線が共有する一方で、１つの行からの読み取りトランジスタが他の行のフォトダイオードに相互接続されるよう設定される。
【発明を実施するための最良の形態】
【０００８】
当業者であれば、以下の本発明の詳細な説明は、一例に過ぎず、決して限定的なものではないことが分かる。本発明の他の実施形態は、この開示を利用できるそのような当業者に対して直ちに示唆される。
【０００９】
図１は、本発明を実施するために使用できるＶＣＦピクセルセンサの非限定的な第１実施形態を図示する。断面図は、米国特許No.5,965,875 Merrillで開示された形式の従来技術であるＶＣＦピクセルセンサ１０を示す。図１は、イメージャーが加工される半導体基板１２の表面の下に青、緑、及び赤のセンサが異なる深さで配設されるトリプルウェル過程で加工されたＶＣＦピクセルセンサを示す。図１の実験から分かるように、基板の表面で、赤のフォトダイオードは、ｐ型基板１２及びｎ型ウェル１４間の接合からなり、緑のフォトダイオードは、ｎ型ウェル１４及びｐ型ウェル１６間の接合からなり、青のフォトダイオードは、ｐ型ウェル１６及びｎ型LDD（lightly-doped-drain）注入物１８間の接合からなる。フォト電流は、それぞれ流速計２０、２２、及び２４によって記号で示されるような赤、緑、及び青のフォトダイオードから検出される。図１のＶＣＦピクセルセンサにおけるフォトダイオードは、互いに直列に直接接続され、故に交流極性である。
【００１０】
図２Ａは、本発明を実施するために使用できるＶＣＦピクセルセンサの非限定的な第２実施形態を図示する。ＶＣＦピクセルセンサ３０は、ｐ型半導体基板３２上で加工される断面図で示された６層構造である。このＶＣＦピクセルセンサの形式は、基板電位に全て接続されたｐ領域によって垂直に隔離された３つのｎ型領域を有する。
【００１１】
青、緑、及び赤のフォトダイオードセンサは、ｎ型及びｐ型領域間の接合によって形成され、半導体構造の表面の下で異なる深さで配設される。図１の構造と比較して、余分な層の追加は、赤、緑、及び青のフォト電流信号が３つの隔離されたフォトダイオードのｎ型陰極から全て抽出されるという構造をもたらす。これは、図２Ａで示されたＶＣＦピクセルセンサと同一のセンサを図示する図２Ｂで示される。図２Ｂにおいて、フォトダイオードは、半導体ダイオード記号として概略的に表される。
【００１２】
図２Ａ及び２Ｂの両方は、各赤、緑、及び青のフォトダイオードがトランジスタ回路に接続されたＶＣＦピクセルセンサの非記憶バージョンを示す。各回路は、リセット信号線から駆動され、フォトダイオードの陰極及びリセット電位間で接続されたリセットトランジスタ５４と、フォトダイオードの陰極に接続されたソースフォロア増幅トランジスタ５６と、行選択信号線から駆動され、ソースフォロア増幅トランジスタのソース及び行線間で接続された行選択トランジスタ５８とを有する。添え字の“ｒ”、“ｇ”、及び“ｂ”は、各トランジスタに関連付けられた色を意味するために使用される。従来知られているように、リセット信号は、ピクセルデータを読み出すために行選択線が活性化された後、ピクセルセンサをリセットするために活性であり、その後曝露の間不活性である。
【００１３】
ここで図２Ｃを参照すると、概略図は、赤、緑、及び青の各々が接続された本発明のＶＣＦピクセルセンサの記憶バージョンで使用されることができるトランジスタ回路を示す。当業者であれば分かるように、図２Ｃのトランジスタ回路は、図２Ａ及び２Ｂの回路で見出されない追加のトランスファトランジスタ５９を含む。トランスファトランジスタ５９のゲートは、行選択線がピクセルデータを読み出すために活性化された後、リセット電圧線が活性化されている時間の少なくとも一部の間活性化が維持され、曝露時間の終了で不活性化されるＸＦＲ線に接続される。図２Ｃの回路の１つの利点は、トランスファトランジスタの使用が機械的シャッターの必要性をなくすことである。
【００１４】
この開示から、当業者であれば、半導体構造でＶＣＦピクセルセンサを実現する多数の方法があることが分かる。例えば、交互性のあるｐ型及びｎ型領域の６層構造は、半導体基板を最下層として使用すること、及び基板において交流電導型の５つの同心井戸を形成して形成されることができる。図３の斜線領域は、構造のｐ型及びｎ型領域を生成するのに使用される注入物の略位置を示す。破線７６は、青の検出器７４に対する純Ｐ及び純Ｎドーピング間の略境界を意味する。同様に、破線７８は、緑の検出器７０への接続を形成する第２エピタキシャル層７２の表面に対してその垂直な部分で、緑の検出器７０に対する純Ｐ及び純Ｎドーピング間の概算境界を定める。破線８０は、赤の検出器６４への接続を形成する第２エピタキシャル層７２の表面に対してその垂直な部分で、赤の検出器６４に対する純Ｐ及び純Ｎドーピング間の略境界を定める。
【００１５】
上記実施形態から分かるように、ここで開示された６層構造の他の実施形態は、本発明の範囲内で意図され、基板、基板に配設された１つ以上の井戸、１つ以上のエピタキシャル層、及び１つ以上のエピタキシャル層に配設された１つ以上の井戸の中から選択された層の各種組み合わせを用いて実現されうる。
【００１６】
当業者であれば、（図３において参照番号６４、７０、及び７４で示された）全ての赤、緑、及び青のフォトダイオードは、フォトダイオードの空乏領域が相互作用しないように（即ち、それらが隔離された接合部であるように）動作されることができる一方で、空乏領域が相互作用してかなり使い果たされるようにドーピングレベル、構造の離間、又は電圧操作のうち何れか１つの制御を介して代わりに動作されてもよいことが観察できる。
【００１７】
図３のＶＣＦピクセルセンサを加工するための半導体加工過程は、過程で選択された段階の完了後に生じる構造を示す断面図である図４Ａから４Ｅに関して開示される。
【００１８】
過程は、図４Ａに示されたle１５ｐ型基板９０から始まる。（参照番号９２で示される）被覆ホウ素注入物は、約０．５ｕｍの深さでなされる。このホウ素注入物９２は、基板よりも大量にドープされなければならない。なぜなら、基板９０で生成された電子が赤のフォトダイオードを分離するだけでなく緑のフォトダイオードまで拡散することを防止する弱拡散障壁の機能を果たすからである。このホウ素注入物はまた、後続のエピタキシャル層堆積段階間のオートドーピングを防ぐのに役立つことができる。この被覆注入物は一般に、任意の場所で基板ドーピングレベルの約３Ｘから１００Ｘであり、本発明の１実施形態では約le１６である。次に、注入物マスク層（図示せず）はその後、従来のフォトリソグラフィー技術を用いて適用される。次に、図４Ａに示すように、（参照番号９４で示される）マスクされたリンle１７注入物は、約５０ｋｅＶのエネルギーでなされ、そして赤の検出器のためのｎ型層を形成する従来知られている活性化サイクルが続く。この注入量は、被覆ｐ型注入物を過補償するのに十分であるよう選択される。当業者であれば、駆動サイクルがエピタキシャルシリコン層の成長の前にホウ素及びリンの注入物の両方に対して十分なアニールを確実に行わなければならないことが分かる。また、当業者であれば、赤のフォトダイオードｎ型領域を形成するためのｎ型マスク注入物及びｐ型被覆注入物の順番を反転できることが分かる。
【００１９】
ここで図４Ｂを参照すると、次に、le１５ｐ型エピタキシャルシリコン９６の層が約２．０ｕｍの厚さに成長している。エピタキシャル層９６におけるドーパント濃度は、ポテンシャル井戸領域として機能するようにｐ型材料を保証する程度に軽くドープされる濃度と同じである。よって、そこで生成されたフォト電子は、その上下でｐ型層を通り越して拡散しない。赤から緑のフォトダイオードへのパンチスルーは、この層におけるドーピングレベルに影響を与えるもう１つの設計上の制約である。即ち、ドーピングは、赤及び緑のフォトダイオードの陰極からの空乏領域を、互いに近接し過ぎること又はそれらの間でｐ型領域を十分に使い尽くすことから防ぐのに十分であることが必要である。
【００２０】
次に、プラグ注入物マスク層（図示せず）がその後、従来のフォトリソグラフィー技術を用いて適用される。Le１７リンプラグ注入及びアニールの順序はその後、赤のフォトダイオードの陰極に対するプラグ接続を形成するようになされる。このプラグ注入物は、高エネルギー注入物（即ち、約１０００ＫｅＶ）であるか、又は異なるエネルギーで多数の注入段階を具備する。本発明の１実施形態において、長くて細いプラグ接続プラグが２つの異なる注入物の組み合わせによって形成され、１つは、プラグ接続の最下領域を濃くドーピングするための高エネルギー注入物９８（即ち、約１２００ＫｅＶ）であり、もう１つは、プラグ接続の中間領域をドーピングするための低エネルギー注入物１００（即ち、約６００ＫｅＶ）であり、そしてプラグ接続の浅い表面領域を完成するために緑のフォトダイオードに対するドーピングと共に実行される第３の注入又は拡散が続く。
【００２１】
プラグ抵抗は、フォト電流が小さいので無視できるが、プラグのサイズは、ピクセル領域を最小にするために、かつフィルファクターを最大にするためにできるだけ小さくなされる。１ミクロンのプラグサイズは、良い目標であるが、プラグ接続の深さは、約２ミクロンにする必要がある。ここで開示された多数の注入物プラグは、その幅よりも長い深さを備えるそのようなプラグをなすことを可能にする。
【００２２】
ここで図４Ｃを参照すると、注入物マスク層（図示せず）はその後、従来のフォトリソグラフィー技術を用いて適用される。（参照番号１０４で示される）Le１７リン注入物は、約５０ＫｅＶのエネルギーでなされ、活性化の順序はその後、緑の検出器に対するｎ型層を形成するようなされる。第２に、このマスク層における比較的小さい穴は、赤い検出器の下に横たわる陰極への接続に対するプラグ接続注入物の表面領域１０２を形成する機能を果たす。当業者であれば、この注入物が、後続のエピタキシャル層の堆積段階前に格子の完全性を回復するために活性化駆動を要求することが分かる。
【００２３】
次に、エピタキシャル層９６の被覆ホウ素注入物１０６がなされる。この注入物は、後続のエピタキシャル層堆積段階間のオートドーピングを防ぐのに役立つ。この注入物はまた、緑のフォトン生成キャリアが青の検出器の方向へ拡散するのを防止する弱拡散障壁の機能を果たし、緑のフォトダイオードを分離する。この被覆注入物１０６は一般に、第１エピタキシャル層９６のドーピングレベルが任意の場所で約３Ｘから１００Ｘであり、１実施形態では約le１６である。また、当業者であれば、緑のフォトダイオードのｎ型領域を形成するためのｐ型被覆注入物及びｎ型マスク注入物の順序は、反転することができ、さらにドーピング濃度について考慮すべき事項が赤のフォトダイオードについて上述した事項と同様であることが分かる。
【００２４】
ここで、図４Ｄを参照すると、le１５ｐ型エピタキシャルシリコン１０８の層は、約０．７から１．０ｕｍの厚さまで成長する。注入物マスク層（図示せず）はその後、従来のフォトリソグラフィー技術を用いて適用される。標準ＣＭＯＳｎウェル注入物は、下に横たわる緑の検出器の陰極１０４に接続するｎウェル領域１１０と、下の赤の検出器の陰極９４に対するプラグ接続１０２の先端に接続するｎウェル領域１１２とを形成するようになされる。ｎウェル領域１１０及び１１２は、緑の検出器の陰極１０６と赤の検出器の陰極９４に対するプラグ接続とを含む埋め込み層に到達するために２重の注入物を必要とすることがあり、典型的なＣＭＯＳｎウェル注入物エネルギーは、ｎウェル領域１１０及び１１２における深い注入物及び浅い注入物に対してそれぞれ約５００ＫｅＶと１００ＫｅＶである。
【００２５】
ここで、図４Ｅを参照すると、注入物マスク層（図示せず）はその後、従来のフォトリソグラフィー技術を用いて適用される。ＣＭＯＳｐウェル注入段階はその後、ｐウェル領域１１４を生成するようなされる。当業者であれば、ＣＭＯＳｐウェル注入段階は、ｎウェル間のスペースを最小化するために２重のエネルギー注入物を必要とすることがあるのが分かる。これらｐウェル領域１１４は、ピクセル（最右及び最左端ｐウェル領域）間だけでなく、赤及び緑の検出プラグに対する接続間を隔離するためである。さらに、このｐウェル注入物は、チップ上の回路の残りに対するＮＭＯＳトランジスタが形成されるウェルを生成するために使用される。
【００２６】
次に、注入物マスク層（図示せず）はその後、従来のフォトリソグラフィー技術を用いて適用される。参照番号１１６で示されたLDD注入物はその後、青の検出器の陰極を形成するようなされる。本発明の１実施形態において、このマスク層における他の穴は、被覆金属相互接続層に対する良好な電気接続を許容するために、赤及び緑の検出器に対する深い接続領域の表面部分を形成する。代替として、さらに重厚にドープされたｎ型領域は、青の検出器に対するLDD注入物内の接続領域だけでなく、赤及び緑の検出器に対する深い接続領域の表面部分１１８及び１２０を形成する分離処理段階で形成されてもよい。図４Ｅに図示される処理に対する任意の代替物として、青の検出器の陰極は、ｐウェルが下側に形成されてもよい（即ち、領域１１４の延長）。
【００２７】
本発明のＶＣＦピクセルセンサを加工するために採用された処理は、標準ＣＭＯＳ処理に対応する。追加の処理段階は、標準ＣＭＯＳ段階の前に全てなされるので、相互作用を最小にする。
【００２８】
２つの余分な注入物活性化サイクルだけでなく、時々ＢｉＣＭＯＳで採用される２つのエピタキシャル層９６及び１０８が必要とされ、一方が各エピタキシャル成長段階前である。当業者であれば、赤の検出器、赤の接続プラグ、及び緑の検出器に対して、３つの余分なマスクがｎ型領域９４、９８、１００、１０２、及び１０４を注入するための処理で必要なことが分かる。処理は、赤の検出カウンタドーピング９２及び緑の検出カウンタドーピング１０６を含む５つの余分な注入物を必要とする（領域９８及び１００が分離して形成された場合には、６つの余分な注入物が必要とされる）。本明細書中に開示された新規な構造を加工するために上述されたマスキング、注入、ドライブイン、アニール、及びエピタキシャル成長加工処理段階は、他の半導体デバイスを加工するための半導体処理技術における当業者にそれぞれ良く知られている。時間、温度、反応種等の処理パラメータは、それぞれの処理の間で変化するが、そのような各処理において使用されることは公知である。その詳細は、本開示を一層複雑にすることで本発明を曖昧にしないよう、本明細書中で引用されない。
【００２９】
本明細書中に開示された加工処理は、いくつかの利点を提供する。注入及び駆動ウェルに関連付けられた大きな側方拡散がないので、比較的小さなピクセル領域をもたらす。埋め込み層に接続するために必要とされる垂直プラグは、小さくすることができる。
【００３０】
大きなｎ型又はｐ型隔離リングは必要ない。検出プラグ接続が、お互いに及び他の検出器から隔離される必要があるだけである。これは、小さなセンサグループ領域を許容する。
【００３１】
図のように、この６層３色フォトダイオード構造は、時々ＢｉＣＭＯＳ処理で見られるように、２つのエピタキシャル層を使用する。シリコン品質は一般に、さらなるエピタキシャル層が成長するにつれて向上する。さらに、本発明のこの実施形態によるピクセル読出し回路を含むセンサグループは、任意のＢｉＣＭＯＳ加工設備で作成されることができる。最も高い層は、従来のＣＭＯＳ処理（即ち、ｎ＋、ｎウェル、及びｐウェル）を用いて形成されてもよい。さらに、基板として本明細書中に参照された層はそれ自身、下層基板上で形成されたエピタキシャル層でもよい。
【００３２】
ここで、図５を参照すると、この図は、本発明に従って使用されることができるＶＣＦピクセルセンサのアレーのツーバイツー（2by2）部分１２０を示す。当業者であれば、図５に開示されたアレー部分は、単に例示であり、さらに任意のサイズのアレーが本明細書中の教示を用いて加工されてもよいことが直ちに分かる。図５のアレーの例は、トランスファートランジスタを含む図２Ｃに図示されるような記憶機能を備える回路を採用し、アレーに供するグローバルトランスファー信号線を含む。当業者であれば、記憶機能がなくてトランスファートランジスタがない図２Ａ及び２Ｂに図示される回路と同様な回路を採用するアレーが、本発明の範囲内としてさらに考慮され、そのようなアレーがトランスファー信号線を含まないことが分かる。
【００３３】
共通のＲＥＳＥＴ及びＸＦＲ線は、アレーにおける全てのＶＣＦピクセルセンサに提供されることができる。現在選ばれているように、単一のＶＳＦＤノードを有する本発明の実施形態も考慮されるが、分離したＶＳＦＤ線は、アレーの各行に提供される。アレーの列における図２Ａから２Ｃでの各色に対する行選択トランジスタのソースは、その列に関連付けられる分離した列出力線に接続され、アレーの行における各ＶＣＦピクセルセンサのための全ての色に対する全ての行選択トランジスタのゲートは、その行に関連付けられる行選択線に接続される。
【００３４】
図５におけるアレーのツーバイツー部分１２０は、ＶＣＦピクセルセンサの２つの行と２つの列とを含む。第１行は、ＶＣＦピクセルセンサ１２２−１及び１２２−２を含み、第２行は、ＶＣＦピクセルセンサ１２２−３及び１２２−４を含む。第１列は、ＶＣＦピクセルセンサ１２２−１、１２２−３を含み、第２列は、ＶＣＦピクセルセンサ１２２−２及び１２２−４を含む。
【００３５】
第１行選択線１２４−１は、ＶＣＦピクセルセンサ１２２−１及び１２２−２の行選択入力（ROW-SELECT）に接続される。第２行選択線１２４−２は、ＶＣＦピクセルセンサ１２２−３及び１２２−４の行選択入力（ROW-SELECT）に接続される。第１及び第２行選択線は、当該技術でよく知られるように、行デコーダ（図示せず）から駆動されてもよい。
【００３６】
第１の一連の３つの（青、緑、及び赤の）列出力線１２６−１は、ＶＣＦピクセルセンサ１２２−１及び１２２−３の出力に接続される。第２の一連の３つの列出力線１２６−２は、ＶＣＦピクセルセンサ１２２−２及び１２２−４の出力に接続される。第１及び第２の一連の列出力線は、当該技術でよく知られるように、一連の列読み出し回路（図示せず）に接続される。
【００３７】
グローバルリセット電圧線１２８は、全てのＶＣＦピクセルセンサ１２２−１から１２２−４のリセット（R）入力に接続される。第１ＶＳＦＤ線１３０−１は、アレーの第１行におけるＶＣＦピクセルセンサ１２２−１及び１２２−２のＶＳＦＤ入力に接続される。第２ＶＳＦＤ線１３０−２は、アレーの第２行のおけるＶＣＦピクセルセンサ１２２−３及び１２２−４のＶＳＦＤ入力に接続される。グローバルＸＦＲ線１３２は、全てのＶＣＦピクセルセンサ１２２−１から１２２−４のＸＦＲ入力に接続される。
【００３８】
グローバルＰＩＸ−ＶＣＣ線１３４は、全てのＶＣＦピクセルセンサ１２２−１から１２２−４のＰＩＸ−ＶＣＣ入力に接続される。代替として、多数のＰＩＸ−ＶＣＣ線（各色に対して１つ）が提供されることができる。
【００３９】
ここで、図６Ａを参照すると、タイミング図は、本発明の図２Ｃで示されたＶＣＦピクセルセンサの実施形態の動作を図示する。初めに、リセット信号は、ハイにアサートされる。リセットトランジスタ５４ｂ、５４ｇ、及び５４ｒのドレインは、ゼロボルトからＰＩＸ−ＶＣＣボルトまで上昇する。この動作は、各フォトダイオードの陰極で電位ＰＩＸ−ＶＣＣを置くことによってアレーにおける全てのＶＣＦピクセルセンサをリセットする。図６Ａに図示された本発明のＶＣＦピクセルセンサを動作するための一つの方法によると、リセットがロー値に対するアレーにおける全てのフォトダイオードの陰極電圧をリセットしてそれらの状態を迅速に均一にするためにハイである一方、電圧ＰＩＸ−ＶＣＣは初めに、ローレベル（例えば、ゼロボルト）である。そして、リセット信号が全てのＶＣＦピクセルセンサにおけるフォトダイオードを約２ボルトまでの充電を許容するようアサートされている一方、電圧ＰＩＸ−ＶＣＣは、所定時間の間（好ましくは、数ミリ秒単位）に（例えば、約２ボルトまで）上昇する。フォトダイオードの陰極における黒レベルは故に、ＰＩＸ−ＶＣＣにセットされ、リセットトランジスタからの容量性ターンオフトランジエントよりも少し低い。
【００４０】
リセット信号がアサート停止され、フォトインテグレーションが開始する時、電荷がフォトダイオードの陰極上に蓄積する。ソースフォロアトランジスタ５６ｂ、５６ｇ、及び５６ｒのソースにおける電圧は、それらのゲート上の電圧に従う。トランスファートランジスタ５９ｂ、５９ｇ、及び５９ｒを採用する本発明の実施形態において、ＸＦＲ信号は、リセット期間及びインテグレーション期間の間中にアサートされ、図６Ａに図示されるようなインテグレーション期間を終了するためにアサート停止される。ＸＦＲ信号のローレベルは、トランスファートランジスタ５９ｂ、５９ｇ、及び５９ｒを完全にターンオフするために、ゼロボルト又は約−０．２ボルトのような僅かな負電圧に設定されるのが好ましい。
【００４１】
ピクセルセンサを読み出すために、ソースフォロアトランジスタ５６ｂ、５６ｇ、及び５６ｒのドレインは、ＰｉｘＶＣＣ線上の電圧ＶＳＦＤに駆動され、トランジスタ５９ｂ、５９ｇ、及び５９ｒを含むアレーの行に対する行選択信号がアサートされるので、出力信号は、列出力線上に駆動される。ＰｉｘＶＣＣ信号上のＶＳＦＤ電圧のアサートのタイミングは、行選択信号が図６Ａに図示されるようにアサート停止されるまでハイが維持されることを除いて重要ではない。それは、doket番号ＦＯＶ−０３８、２０００年２月１４日に出願された同時係属出願番号０９／４９２１０３で、２００２年６月２５日に発行された現在の米国特許番号６４１０８９９号に開示されているように、ＶＳＦＤがＰｉｘＶＣＣ線上で最初に上昇する場合に、行選択信号の立ち上がりにおける電圧勾配を限定する利点がある。
【００４２】
ここで、図６Ｂを参照すると、タイミング図は、図２Ｂの実際のセンサグループを動作するための１つの方法を図示する。リセット動作は、図６Ａに関連して説明されるように進行する。リセットが落ちた後、曝露が開始してもよいが、ＸＦＲスイッチがなく、活性化ピクセルセンサが電子シャッター機能を有していないため、機械的なシャッターが曝露を制御するために使用されうる。従って、シャッターが光をセンサに当てている時の時間を示すシャッター信号が示される。シャッターが閉じた後、リセット信号は、図６Ａのように再びアサートされない。なぜなら、信号は、読み出しまでフォトダイオードの陰極上に記憶されたままであることを必要とするからである。行選択及びＶＳＦＤを用いる読み出しは、図６Ａを参照して説明されたように機能する。読み出しの後、ＰＩＸ−ＶＣＣ及びリセットは、それらの初期の状態にサイクルバックされることができる。
【００４３】
当該技術でよく知られるように、シャッターの必要性を除去するために３つのトランジスタ活性化ピクセルセンサを動作する他の方法がある。
【００４４】
図６Ａ及び６Ｂで示された制御信号は、従来のタイミング及び制御ロジックを用いて生成されても良い。タイミング及び制御ロジック回路の設定は、本発明の特定の実施形態によるが、任意の場面では、一度本発明の特定の実施形態が選択されると、図６Ａ及び６Ｂを検討した当業者にとって些細な仕事である特定の設計である従来の回路が選択される。
【００４５】
図７は、増幅器を有さない受動的ＶＣＦピクセルセンサ２００を示す。これは、ピクセル毎に低減された構成要素数、及び向上されたフィルファクターをもたらす。ＶＣＦピクセルセンサは、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離され、第１極のフォト生成キャリアを収集するよう設定された検出層を有する。その層は、互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する。ＶＣＦピクセルセンサ２００は、列出力線２０２、及び異なる検出層に関連付けられた複数の色有効線２０４、２０６、及び２０８を含む。ＶＣＦピクセルセンサ２００にさらに含まれるのは、複数の色有効トランジスタ２１０、２１２、及び２１４である。各色有効トランジスタは、異なる検出層と列出力線２０２との間で接続され、異なる色有効線に接続されたゲートを有する。
【００４６】
フォトダイオードに蓄積される充電は、フォトダイオードよりも高い容量を有することができる列出力線２０２を直接駆動しなければならない。故に、列出力線２０２上の電圧は、フォトダイオードの値が読み取られる時にほとんど変化しない。
【００４７】
ＶＣＦピクセルセンサ２００の動作は、以下のようになる。リセット電圧Ｖrefは、スイッチ（図示せず）を通じて列出力線２０２上に駆動され、３つの色有効線２０４、２０６、及び２０８上の信号がアサートされる。これは、公知の電圧までフォトダイオードを充電する。異なるリセット電圧が異なる色に対して望まれる場合、それらは例えば、赤のリセット電圧を列出力線２０２に適用することによって、赤の色有効線２０４をアサートしてから列出力線２０２上に緑のリセット電圧を駆動することによって、及び緑の色有効線２０６をアサートしてから青に対して同様にすることによって、順番に設定されうる。インテグレーション期間の後、フォトダイオード上の電圧は、各フォトダイオードによって遮断されるフォトンの数に比例して減少する。センサ２００は、最初にスイッチ（図示せず）を通して公知電圧へ列出力線２０２を充電してから、赤の色有効線２０４をアサートして列出力線２０２上の電圧差を読み取ることによって、１度に行が読み出されて、一度に色が読み出される。列出力線２０２は、公知電圧に充電され、緑の色有効線２０６は、アサートされ、列出力線２０２上の電圧差が読み取られる。これらの段階は、青に対して繰り返される。ＶＣＦピクセル２００のようなＶＣＦピクセルのアレーにおいて、ピクセルの次の行は、同じ方法で読み出されることができる。
【００４８】
図８は、米国特許５６５４５３７で示されるようなピクセルリセット電圧信号及び列出力信号に対する共通線を有するピクセルセンサ２３０を図示する。
【００４９】
図９は、リセット電圧Ｖref及び列出力信号に対する共用線２４２、２４４、及び２４６を有するＶＣＦピクセルセンサ２４０を図示する。この共用は、ピクセルセンサから１つの配線を除去する。ＶＣＦピクセルセンサ２４０はまた、リセット信号線２４８、行有効線２５０、及びソースフォロアドレイン電圧線２５２を含む。リセットトランジスタ２５４は、検出層と列出力／参照電圧線２４２との間に接続され、リセット信号線２４８に接続されるゲートを有する。リセットトランジスタ２５６は、第２検出層と列出力／参照電圧線２４４との間に接続され、リセット信号線２４８に接続されるゲートを有する。ソースフォロアトランジスタ２５８は、第１検出層に接続されるゲートと、ソースフォロアドレイン電圧線２５２に接続されるドレインと、ソースとを有する。ソースフォロアトランジスタ２６０は、第２検出層に接続されるゲートと、ソースフォロアドレイン電圧線２５２に接続されるドレインと、ソースとを有する。出力有効トランジスタ２６２は、行有効線２５０に接続されるゲートと、ソースフォロアトランジスタ２５８のソースに接続されるドレインと、列出力／参照電圧線２４２に接続されるソースとを有する。出力有効トランジスタ２６４は、行有効線２５０に接続されるゲートと、ソースフォロアトランジスタ２６０のソースに接続されるドレインと、列出力／参照電圧線２４４に接続されるソースとを有する。必要に応じて、３つの検出層は、上述のように配置されたリセットトランジスタ２６６と、ソースフォロアトランジスタ２６８と、出力有効トランジスタ２７０とを備えるＶＣＦピクセルセンサ２４０に含まれることができる。
【００５０】
動作の間、リセット信号は、スイッチ（図示せず）が列出力線をリセット電圧Ｖrefに接続する一方、ハイで駆動される。これは、フォトダイオードを公知電圧に充電する。ピクセルセンサ２４０はその後、指定期間で光に曝露される。このインテグレーション時間の後、各フォトダイオード上の電圧は、各フォトダイオードによって遮断されたフォトンの数に比例して減少する。ピクセルセンサ２４０を読み出す前に、リセット電圧Ｖrefを列出力線２４２、２４４、及び２４６に接続するスイッチは、ピクセルがラインを駆動するよう開かれる。センサ２４０における各フォトダイオードは、ソースフォロア増幅器の入力に接続される。センサにおける行は、行有効線をハイで駆動することによって読み出されるので、ピクセルソースフォロア増幅器出力を列出力線に接続する。ＶＣＦピクセルセンサ２４０のもう１つの利点は、赤、緑、及び青のフォトダイオードが３つのリセット電圧Ｖref線を有することなく異なる電圧に充電されうることである。なぜなら、単に１つのリセット電圧Ｖref線の代わりに３つのＶref／列出力線があるからである。これは、フォトダイオードが光に対して異なって反応するか、又はそれらの漏れ電流が異なるため役立つ。
【００５１】
図１０は、米国特許５０８３０１６で示されるようなリセット電圧Ｖref線に接続された１つの行からもう１つの行への行有効線を有する２つのピクセルセンサ２５０を示す。
【００５２】
図１１は、１つの行からのリセット電圧Ｖref線がＶＣＦピクセルセンサアレー２６０における線２７０、２７２上の異なる行の行有効線にどのように結合されるかを示す。この実施形態は、ＶＣＦピクセルセンサ２６２、２６４のアレーにおける列を横切らなければならない配線を除去することによって密集を低減する。これは、ピクセルセンサがアレー２６０に対して作る接続の数を減らさないが、近傍の行がリセット信号及び行有効信号を共有するのに使用される場合にとても役立つ簡易化でもある。ＶＣＦピクセルセンサアレー２６０は、アレー２６０の行（ｍ）に関連付けられたリセット信号／行有効線２７０と、アレー２６０の行（ｍ＋１）に関連付けられたリセット信号／行有効線２７２とを含む。ＶＣＦピクセルセンサアレー２６０はまた、ソースフォロアドレイン電圧線２７４と、列出力／参照電圧線２７６、２７８、及び２８０とを含み、各々がアレー２６０の列（ｎ）に関連付けられている。リセットトランジスタ２８２は、第１検出層と列出力／参照電圧線２７６との間で接続され、アレー２６０の行（ｍ＋１）に関連付けられたリセット信号／行有効線２７２に接続されたゲートを有する。
【００５３】
リセットトランジスタ２８４は、第２検出層と列出力／参照電圧線２７８との間で接続され、アレー２６０の行（ｍ＋１）に関連付けられたリセット信号／行有効線２７２に接続されたゲートを有する。
【００５４】
ソースフォロアトランジスタ２８６は、第１検出層に接続されたゲートと、ソースフォロアドレイン電圧線２７４に接続されたドレインと、ソースとを有する。ソースフォロアトランジスタ２８８は、第２検出層に接続されたゲートと、ソースフォロアドレイン電圧線２７４に接続されたドレインと、ソースとを有する。
【００５５】
出力有効トランジスタ２９０は、リセット信号／行有効線２７０に接続されたゲートと、ソースフォロアトランジスタ２８６のソースに接続されたドレインと、列出力／参照電圧線２７６に接続されたソースとを有する。出力有効トランジスタ２９２は、リセット信号／行有効線２７０に接続されたゲートと、ソースフォロアトランジスタ２８８のソースに接続されたドレインと、列出力／参照電圧線２７８に接続されたソースとを有する。
【００５６】
任意で、３色のピクセルセンサのために、第３リセットトランジスタ２９４は、第３検出層と列出力／参照電圧線２８０との間に接続されることができる。リセットトランジスタ２９４は、アレー２６０の行（ｍ＋１）に関連付けられたリセット信号／行有効線２７２に接続されたゲートを有する。ソースフォロアトランジスタ２９６は、第３検出層に接続されたゲートと、ソースフォロアドレイン電圧線２７４に接続されたドレインと、ソースとを有する。出力有効トランジスタ２９８は、リセット信号／行有効線２７０に接続されたゲートと、ソースフォロアトランジスタ２９６のソースに接続されたドレインと、列出力／参照電圧線２８０に接続されたソースとを有する。
【００５７】
行を読み出す動作は、アレー２６０におけるもう１つの行をリセットする。故に、近傍の行が行有効信号及びリセット信号を共有する場合、アレー２６０は、１方向においてのみ読み出されることができるので、行を読み取ることは、未だに読み出されていないもう１本の行をリセットしない。
【００５８】
各ピクセルセンサにおける構成要素を変更することによって、より効率的なレイアウトが達成できる。図１２は、フォトダイオードがリセット／行有効線の代わりに近傍の行に交差接続されることを除いて、ＶＣＦピクセルセンサ２６０と同様なＶＣＦピクセルセンサのアレー３００を示す。これは、リセット／行有効線及び３本の列出力線へ接続する６つのトランジスタの非常にコンパクトなレイアウトを許容する。リセット／行有効線は、ピクセルセンサ内で１つのノードとしてルートされることができ、全てポリでルートされることができる。この最適化がなされない場合、ピクセルセンサ内の相互接続は、かなりの領域を占め、貧弱なフィルファクターをもたらす。
【００５９】
アレー３００は、半導体基板上に形成された活性化ＶＣＦピクセルセンサの複数の行及び列を含み、アレー列（ｎ）は、列出力／参照電圧線３０２及び列出力／参照電圧線３０４を含む。列（ｎ）は、複数の行を有する。各行は、リセット信号／行有効線３０６、ソースフォロアドレイン電圧線３０８、及びピクセルセンサを含む。ピクセルセンサは、互いに垂直な配列で実質的に配設され、半導体基板においてそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定された第１及び第２検出層を含む。第１及び第２検出層は、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離される。
【００６０】
リセットトランジスタ３１０は、第１検出層と列出力／参照電圧線３０２との間で接続され、リセット信号／行有効線３０６−１に接続されたゲートを有する。リセットトランジスタ３１２は、第２検出層と第２列出力／参照電圧線３０４との間に接続され、リセット信号／行有効線３０６−１に接続されたゲートを有する。ソースフォロアトランジスタ３１４は、ゲートと、ソースフォロアドレイン電圧線３０８−１と、ソースとを有する。
【００６１】
ソースフォロアトランジスタ３１６は、ゲートと、ソースフォロアドレイン電圧線３０８−１と、ソースとを有する。出力有効トランジスタ３１８は、リセット信号／行有効線３０６−１に接続されたゲートと、ソースフォロアトランジスタ３１４のソースに接続されたドレインと、列出力／参照電圧線３０２に接続されたソースとを有する。
【００６２】
出力有効トランジスタ３２０は、リセット信号／行有効線３０６−１に接続されたゲートと、ソースフォロアトランジスタ３１６のソースに接続されたドレインと、列出力／参照電圧線３０４に接続されたソースとを有する。
【００６３】
列（ｎ）の各行（ｍ）における各ピクセルセンサのソースフォロアトランジスタ３１４のゲートは、列（ｎ）の行（ｍ＋１）におけるピクセルセンサの第１検出層に接続され、列（ｎ）の各行（ｍ）における各ピクセルセンサのソースフォロアトランジスタ３１６のゲートは、列（ｎ）の行（ｍ＋１）におけるピクセルセンサの第２検出層に接続される。第１及び最後の行は、それぞれ相互接続に対する先又は後の行がないので異なる。センサの第１行に対して、検出層を接続するものがなく、最後の行においてソースフォロアに接続する検出層がない。第１行と最後の行とを接続する多数の異なる方法がある。１つの可能な実施形態では、第１行から最後の行におけるソースフォロアへ検出層を接続する。しかしながらこれは、アレーにおいて各列に対してアレーの先端から下部へ２つ以上の信号線を追加する。また、これらの信号が長いので、それらは、多くのノイズを拾い、アレー上の抵抗降下が大きく、それにより第１行フォト検出器の性能が貧弱になる。もう１つの可能な解決策では、第１行におけるフォト検出層を分離したままにし、最後の行におけるソースフォロアへいくつかの他の信号を接続する。もう１つの解決策では、第１行からフォト検出層及びリセットトランジスタを省略し、最後の行から行有効及びソースフォロアトランジスタを省略する。これらの解決策のほとんどでは、最後の行を読み取ることから得られる情報が役に立たないので、それが読み取られないか、又は値が無視される。
【００６４】
アレー３００の３色の実施形態において、列（ｎ）は、列出力／参照電圧線３２４を含む。各行はさらに、第１極のフォト生成キャリアを収集するよう設定された第３検出層を含む。第３検出層は、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって第１及び第２検出層から分離され、第１及び第２検出層に対して垂直な配列で実質的に配設され、半導体基板においてその深さの関数としてスペクトル感度を有する。
【００６５】
リセットトランジスタ３２２は、第３検出層と列出力／参照電圧線３２４との間で接続され、リセット信号／行有効線３０６−１に接続されるゲートを有する。ソースフォロアトランジスタ３２６は、ゲートと、ソースフォロアドレイン電圧線３０８−１に接続されるドレインと、ソースとを有する。出力有効トランジスタ３２８は、リセット信号／行有効線３０６−１に接続されたゲートと、ソースフォロアトランジスタ３２６のソースに接続されたドレインと、列出力／参照電圧線３２４に接続されたソースとを有する。
【００６６】
列（ｎ）の各行（ｍ）における各ピクセルセンサのソースフォロアトランジスタ３２６のゲートは、列（ｎ）の行（ｍ＋１）におけるピクセルセンサの第３検出層に接続される。第１及び最後の行は、それぞれ相互接続に対する先又は後の行がないので異なる。センサの第１行に対して、検出層を接続するものがなく、最後の行においてソースフォロアに接続する検出層がない。第１行と最後の行とを接続する多数の異なる方法がある。１つの可能な実施形態では、第１行から最後の行におけるソースフォロアへ検出層を接続する。しかしながらこれは、アレーにおいて各列に対してアレーの先端から下部へ２つ以上の信号線を追加する。また、これらの信号が長いので、それらは、多くのノイズを拾い、アレー上の抵抗降下が大きく、それにより第１行フォト検出器の性能が貧弱になる。もう１つの可能な解決策では、第１行におけるフォト検出層を分離したままにし、最後の行におけるソースフォロアへいくつかの他の信号を接続する。もう１つの解決策では、第１行からフォト検出層及びリセットトランジスタを省略し、最後の行から行有効及びソースフォロアトランジスタを省略する。これらの解決策のほとんどでは、最後の行を読み取ることから得られる情報が役に立たないので、それが読み取られないか、又は値が無視される。
【００６７】
図１３は、本発明のピクセルセンサアレーがビデオ、超速曝露時間写真、又は長時間曝露時間写真に使用されることができるローリングシャッターモードを図示する。曝露時間は、フォトダイオード上の利用可能な充電を通常消耗する時間よりも長い。ローリングシャッターモードは、この配線の簡易化で実施されることもできる。曝露時間がフォトダイオードを通常消耗する時間よりも長い時、各々がフォトダイオードを消耗する時間よりも短いローリングシャッター画像の順番は、長い曝露画像を生成するために一緒に追加されることができる。ローリングシャッターのために、行ｎに対する行有効は、最後の行をリセットする第１行に対する行有効線で行ｎ−１に対するリセットに接続される。ローリングシャッターモードにおいて、各行に対するフォトダイオード電圧のリセットは、他の行の読み出しに対してインタリーブされる。このモードを開始するために、アレーの第１行は、公知電圧にリセットされ、そして第２行をリセットし、第３行をリセットすることになる。このリセット過程は、アレーの下部が到達されるまで継続し、その後アレーの先端でもう１度開始される。このリセット過程は、繰り返し実行される。行のリセットと同時に、異なる行が順番でさらに読み出される。インテグレーション時間の間隔は、行がリセットされる時と読み出される時との時間差として定義される。インテグレーション時間の間隔は、シャッターが開いている時間、又は収集されたフォトンがカウントされる時間間隔に等しい。センサにおける各行は、各行が異なる時間にリセット及び読み出されるので、異なるインテグレーション時間を有する。ローリングシャッターメカニズムは、長い曝露時間を必要とする僅かな動作の場面に好適である。
【００６８】
例えば、図１３は、行９００が丁度リセットされ、行２が読み出されており、そして行９０１をリセットし、行３を読み取ることが続く場合を示す。この例において、センサ上をローリングする“シャッター”ウィンドウ８９８の行は、ハイである。
【００６９】
図１４は、インテグレーション時間の間隔が各行に対して同じであり、各行に対するインテグレーション時間が異なる時系列を示す。インテグレーション間隔は、センサが曝露される光量に依存して変更されてもよい。インテグレーション間隔は、リセットと読み取り動作との間の行数を変更することによって変更できる。インテグレーション時間の間隔はまた、各リセット／読み取り動作との間の遅延を追加することによって増加されることができる。長い曝露時間のフォトのために、ローリングシャッターウィンドウは、行リセット及び行有効に相互接続された２つの行を除いてほとんどのセンサにすることができる。故にローリングシャッターモードにおいて、長時間曝露フォトの間のほとんどのために、遮断されたフォトンは、ピクセルセンサによってカウントされ、ピクセルセンサがリセット及び読み出されている短時間の間、遮断されたフォトンはカウントされない。
【００７０】
図１４に示されるように、行ｎは、行ｎ−１がリセットされると読み取られる。リセット動作は、行ｎ−１が非活性化センサ領域であるため、容認できる。行ｎに対する行有効線を行ｎ−１に対するリセット電圧線に接続するための１つの制限は、リセット／読み出し動作が先端から下部への一方向のみで発生しうることである。リセット及び行有効線を共有する多数の異なる方法があり、それぞれは、センサがどのようにリセット及び読み出されるかに関して異なる制限を有する。
【００７１】
ビデオ用途のために、下部の行が読み出される度に、新規フレームが獲得される。リセット及び行有効線が共有される方法を変えることによって、長いインテグレーション期間でインタレースされた読み出しが達成できる。インタレースされた読み出しのために、行ｎに対する行有効線は、ｎ−１の代わりに行ｎ−２に対するリセット電圧Ｖref線に接続される。これは、奇数または偶数領域が他の領域に影響を与えることなく読み出されることを可能にする。長時間曝露フォトのために、基本メカニズムは、各フレームが読み出されると値が以前のフレームの蓄積に追加されることを除いて、ローリングシャッターモードと同じである。全蓄積はその後、長時間曝露ピクチャに対する値を示す。
【００７２】
このピクセルセンサ設定に対するリセット電圧は、図１３に図示されたピクセルセンサのように列出力線に接続されるか、又はＶSFD線は、図１５に図示されたＶＣＦピクセルセンサに示されるリセット電圧を蓄積することができる。図１３に図示されるような列出力線を使用する利点は、ピクセルセンサにおける異なるフォトダイオードの各々に対するリセット電圧が異なりうることである。これは、列出力線が両方の動作に使用されるので、リセットと読み出しとの間の一致を要する。
【００７３】
図１５は、半導体基板上に形成された活性化垂直色フィルタピクセルセンサの複数の行及び列を含み、アレー列（ｎ）が列出力線３５２及び列出力線３５４を含むことを図示する。列（ｎ）は、複数の行を含み、各行は、リセット信号／行有効線３５６と、ソースフォロアドレイン電圧／参照電圧線３５８と、ピクセルセンサとを有する。各ピクセルセンサは、互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定された第１及び第２検出層を含む。追加の介在層によって分離された第１及び第２検出層は、対極のフォト生成キャリアを収集及び追い出すよう設定される。
【００７４】
リセットトランジスタ３６４−１は、第１検出層とソースフォロアドレイン電圧／参照電圧線３５８との間で接続され、ゲートを有する。リセットトランジスタ３６６−１は、第２検出層とソースフォロアドレイン電圧／参照電圧線３５８との間に接続され、ゲートを有する。ソースフォロアトランジスタ３６０−１は、第１検出層に接続されたゲートと、ソースフォロアドレイン電圧／参照電圧線３５８に接続されたドレインと、ソースとを有する。ソースフォロアトランジスタ３６２−１は、第２検出層に接続されたゲートと、ソースフォロアドレイン電圧／参照電圧線３５８に接続されたドレインと、ソースとを有する。
【００７５】
出力有効トランジスタ３６８−１は、リセット信号／行有効線３５６−１に接続されたゲートと、ソースフォロアトランジスタ３６０−１のソースに接続されたドレインと、列出力／参照電圧線３５２に接続されたソースとを有する。出力有効トランジスタ３７０−１は、リセット信号／行有効線３５６−１に接続されたゲートと、ソースフォロアトランジスタ３６２−１のソースに接続されたドレインと、列出力／参照電圧線３５４に接続されたソースとを有する。
【００７６】
列（ｎ）の各行（ｍ）における各ピクセルセンサのリセットトランジスタ３６４−１、３６６−１のゲートは、列（ｎ）の行（ｍ＋１）におけるピクセルセンサのリセット信号／行有効線３５６−２に接続される。通常この信号が次の行から来るので最後の行においてリセットトランジスタを駆動する信号はない。これを扱う多数の各種方法がある。１つの方法は、第１行からの行有効信号３５６−１へ最後の行におけるリセットトランジスタを接続することである。もう１つの解決策は、もう１つの信号を生成することであり、アレーにおける第１行に対するリセット／行有効信号３５６−１の論理に等しく、アレーにおける最後の行の後にルートされ、アレーの最後の行におけるリセットトランジスタに接続される。もう１つの解決策は、リセットが適切に動作しないので、最後の行におけるリセットトランジスタを固定値に結びつけ、最後の行からの値を使用しないことである。
【００７７】
３色ＶＣＦピクセルの実施形態のために、アレー３５０は、第３列出力線３７２を含む。各行はまた、第１極のフォト生成キャリアを収集するよう設定された第３検出層を含む。第３検出層は、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって第１及び第２検出層から分離される。第３検出層は、第１及び第２検出層に対して垂直な配列で実質的に配設され、半導体基板におけるその深さの関数としてスペクトル感度を有する。
【００７８】
リセットトランジスタ３７６−１は、第３検出層とソースフォロアドレイン電圧／参照電圧線３５８との間に接続され、ゲートを有する。ソースフォロアトランジスタ３７４−１は、第３検出層に接続されたゲートと、ソースフォロアドレイン電圧／参照電圧線３５８に接続されたドレインと、ソースとを有する。出力有効トランジスタ３７８−１は、リセット信号／行有効線３５６−１に接続されたゲートと、ソースフォロアトランジスタ３７４−１のソースに接続されたドレインと、列出力／参照電圧線３７２に接続されたソースとを有する。
【００７９】
列（ｎ）の各行（ｍ）における各ピクセルセンサのリセットトランジスタ３７６−１のゲートは、列（ｎ）の行（ｍ＋１）におけるピクセルセンサのリセット信号／行有効線３５６−２に接続される。通常この信号が次の行から来るので、最後の行におけるリセットトランジスタを駆動する信号がない。これを扱う多数の各種方法がある。１つの方法は、第１行から行有効線３５６−１へ最後の行におけるリセットトランジスタを接続することである。もう１つの解決策は、もう１つの信号を生成することであり、アレーにおける第１行に対するリセット／行有効信号３５６−１の論理に等しく、アレーにおける最後の行の後にルートされ、アレーの最後の行におけるリセットトランジスタに接続される。もう１つの解決策は、リセットが適切に動作しないので、最後の行におけるリセットトランジスタを固定値に結びつけ、最後の行からの値を使用しないことである。
【００８０】
図１６は、米国特許５９４９０６１に示されるように行有効Ｖref及びＶSFDに対する共有線を有するピクセルセンサ３７５を図示する。
【００８１】
行有効信号Ｖref及びＶSFDはまた、図１７に図示されるようにＶＣＦピクセルセンサ４００において線を共有することができる。この簡易化は、１つによってピクセルセンサのアレーにおける配線数を低減し、同様に１つによってピクセルセンサからアレーの配線への接続数を低減するので役立つ。
【００８２】
図１７は、第１極のフォト生成キャリアを収集するよう設定された第１及び第２検出層を有する半導体基板上に形成された活性化ＶＣＦピクセルセンサ４００を図示する。第１及び第２検出層は、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離される。第１及び第２検出層は、互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する。
【００８３】
さらにピクセルセンサ４００に含まれるのは、リセット信号線４０２と、ソースフォロアドレイン電圧／参照電圧／行有効線４０４と、列出力線４０６及び４０８である。
【００８４】
リセットトランジスタ４１４は、第１検出層とソースフォロアドレイン電圧／参照電圧／行有効線４０４との間で接続され、リセット信号線４０２に接続されるゲートを有する。リセットトランジスタ４１６は、第２検出層とソースフォロアドレイン電圧／参照電圧／行有効線４０４との間に接続され、リセット信号線４０２に接続されるゲートを有する。
【００８５】
ソースフォロアトランジスタ４１０は、第１検出層に接続されたゲートと、ソースフォロアドレイン電圧／参照電圧／行有効線４０４に接続されたドレインと、ソースとを有する。ソースフォロアトランジスタ４１２は、第２検出層に接続されたゲートと、ソースフォロアドレイン電圧／参照電圧／行有効線４０４に接続されたドレインと、ソースとを有する。
【００８６】
出力有効トランジスタ４１８は、ソースフォロアドレイン電圧／参照電圧／行有効線４０４に接続されたゲートと、ソースフォロアトランジスタ４１０のソースに接続されたドレインと、列出力線４０６に接続されたソースとを有する。
【００８７】
出力有効トランジスタ４２０は、ソースフォロアドレイン電圧／参照電圧／行有効線４０４に接続されたゲートと、ソースフォロアトランジスタ４１２のソースに接続されたドレインと、列出力線４０８に接続されたソースとを有する。
【００８８】
アレー４００の３色の実施形態のために、第３検出層は、第１極のフォト生成キャリアを収集するよう設定される。第３検出層は、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって第１及び第２検出層から分離される。第３検出層は、第１及び第２検出層に対して垂直な配列で実質的に配設され、半導体基板におけるその深さの関数としてスペクトル感度を有する。
【００８９】
さらにアレー４００に含まれるのは、列出力線４２２と、第３検出層とソースフォロアドレイン電圧／参照電圧／行有効線４０４との間に接続されたリセットトランジスタ４２６とを有する。リセットトランジスタ４２６は、リセット信号線４０２に接続されたゲートを有する。ソースフォロアトランジスタ４２４は、第３検出層に接続されたゲートと、ソースフォロアドレイン電圧／参照電圧／行有効線４０４に接続されたドレインと、ソースとを有する。出力有効トランジスタ４２８は、ソースフォロアドレイン電圧／参照電圧／行有効線４０４に接続されたゲートと、ソースフォロアトランジスタ４２４のソースに接続されたドレインと、列出力線４２２に接続されたソースとを有する。
【００９０】
ＶＣＦピクセルセンサ４００の動作は、以下のようになる。最初に、Ｖref／ＶSFD／行有効信号は、ピクセルセンサを所望電圧にリセットするのに必要とされるレベルへ駆動される。リセット信号はまた、ハイで駆動される。行リセット信号はその後、ローで駆動され、そしてＶref／ＶSFD／行有効信号が続く。インテグレーション期間の後、フォトダイオード上の電圧は、各フォトダイオードによって遮断されたフォトンの数に比例して減少する。ピクセルセンサを読み出すために、Ｖref／ＶSFD／行有効信号は、ピクセルセンサが列出力線を駆動するように、行有効トランジスタを有効にするだけでなく、ソースフォロア増幅器を動作させるようハイで駆動される。
【００９１】
図１８に示されるように、３つのピクセルの配線の簡易化を１つのＶＣＦピクセルセンサアレー４５０に結合することも可能である。図１８に示されるように、リセット電圧Ｖref線は、列出力線４５２、４５４、及び４７０で共有される。これは、各ピクセルにおける異なるフォトダイオードに対して異なるピクセルリセット電圧を許容する。これはまた、異なるフォトダイオードの応答が異なる場合に役立ちうる。アレー４５０におけるＶＣＦピクセルセンサはまた、行ｎ＋１を備える行有効線で行ｎに対するリセット線を共有する。アレー４５０におけるＶＣＦピクセルセンサのもう１つの簡易化は、ソースフォロア電圧ＶSFD及び行有効信号がさらに共有されることである。この信号はまた、ピクセルセンサアレーにおける異なる行に対するリセットで共有されることがある。これら３つの簡易化の結合は、７つから４つへ、ピクセルセンサアレーにおける配線数を低減する。
【００９２】
アレー４５０は、半導体基板上に形成された活性化垂直色フィルタピクセルセンサの複数の行及び列を含み、アレー列（ｎ）は、列出力／参照電圧線４５２及び列出力／参照電圧線４５４を含む。列（ｎ）は、複数の行を含み、各行は、リセット信号／行有効／ソースフォロワドレイン電圧線４５６を有する。各ピクセルセンサは、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有する互いに垂直な配列で実質的に配設され、第１極のフォト生成キャリアを収集するよう設定された第１及び第２検出層を含む。第１及び第２検出層は、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離される。
【００９３】
リセットトランジスタ４５８は、第１検出層と列出力／参照電圧線４５２との間で接続され、ゲートを有する。リセットトランジスタ４６０は、第２検出層と列出力／参照電圧線４５４との間で接続され、ゲートを有する。ソースフォロアトランジスタ４６２は、第１検出層に接続されたゲートと、リセット信号／行有効／ソースフォロアドレイン電圧線４５６に接続されたドレインと、ソースとを有する。ソースフォロアトランジスタ４６４は、第２検出層に接続されたゲートと、リセット信号／行有効／ソースフォロアドレイン電圧線４５６に接続されたドレインと、ソースとを有する。出力有効トランジスタ４６６は、リセット信号／行有効／ソースフォロアドレイン電圧線４５６に接続されたゲートと、ソースフォロアトランジスタ４６２のソースに接続されたドレインと、列出力／参照電圧線４５２に接続されたソースとを有する。出力有効トランジスタ４６８は、リセット信号／行有効／ソースフォロアドレイン電圧線４５６に接続されたゲートと、ソースフォロアトランジスタ４６４のソースに接続されたドレインと、列出力／参照電圧線４５４に接続されたソースとを有する。列（ｎ）の各行（ｍ）における各ピクセルセンサのリセットトランジスタ４５８、４６０のゲートは、列（ｎ）の行（ｍ＋１）におけるピクセルセンサのリセット信号／行有効／ソースフォロアドレイン電圧線４５６−２に接続される。通常この信号が次の行から来るので、最後の行におけるリセットトランジスタを駆動する信号がない。これを扱う多数の各種方法がある。１つの方法は、第１行からのＶSFD／リセット／行有効信号４５６−１へ最後の行におけるリセットトランジスタを接続することである。さらに良い解決策は、もう１つの信号を生成することであり、アレーにおける第１行に対するＶSFD／リセット／行有効信号４５６−１の論理と等しく、アレーにおける最後の行の後にルートされ、アレーの最後の行におけるリセットトランジスタへ接続される。もう１つの解決策は、リセットが適切に動作しないので、最後の行におけるリセットトランジスタを固定値に結びつけ、最後の行からの値を使用しないことである。
【００９４】
アレー４５０はまた、３つの検出層を収容するよう実施されることができる。そのような実施形態において、列（ｎ）はさらに、第３列出力／参照電圧線４７０を含む。アレー４５０の各行は、第１極のフォト生成キャリアを収集するよう設定された第３検出層を含む。第３検出層は、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって第１及び第２検出層から分離される。第３検出層は、第１及び第２検出層に対して垂直な配列で実質的に配設され、半導体基板におけるその深さの関数としてスペクトル感度を有する。
【００９５】
リセットトランジスタ４７２は、第３検出層とソースフォロアドレイン電圧／参照電圧線４５６との間で接続され、ゲートを有する。ソースフォロアトランジスタ４７４は、第３検出層に接続されたゲートと、リセット信号／行有効／ソースフォロアドレイン電圧線４５６に接続されたドレインと、ソースとを有する。出力有効トランジスタ４７６は、リセット信号／行有効／ソースフォロアドレイン電圧線４５６に接続されたゲートと、ソースフォロアトランジスタ４７４のソースに接続されたドレインと、第３列出力／参照電圧線４７０に接続されたソースとを有する。列（ｎ）の各行（ｍ）における各ピクセルセンサの第３リセットトランジスタ４７２のゲートは、列（ｎ）の行（ｍ＋１）におけるピクセルセンサのリセット信号／行有効／ソースフォロアドレイン電圧線４５６−２に接続される。通常この信号が次の行から来るので最後の行におけるリセットトランジスタを駆動する信号がない。これを扱う多数の異なる方法がある。１つの方法は、第１行からのＶSFD／リセット／行有効信号４５６−１へ最後の行におけるリセットトランジスタを接続することである。もう１つの解決策は、もう１つの信号を生成することであり、アレーにおける第１行に対するＶSFD／リセット／行有効信号４５６−１の論理に等しく、アレーにおける最後の行の後にルートされ、アレーの最後の行におけるリセットトランジスタへ接続される。もう１つの解決策は、リセットが適切に動作しないので、最後の行におけるリセットトランジスタを固定値に結びつけ、最後の行からの値を使用しないことである。
【００９６】
アレー４５０におけるピクセルセンサを動作する第１段階は、公知電圧までフォトダイオードを充電することである。これは、ＶSFD／リセット／行有効信号を行に対して駆動することによって、又は全てのアレーをハイにすると同時にＶref電圧を列出力線上で各色に対して駆動することによってなされる。その後、ＶSFD／リセット／行有効信号は、アサート停止されることができる。所定のインテグレーション期間の後、各フォトダイオード上の電圧は、各フォトダイオードによって遮断されたフォトンの数に比例して減少する。アレー４５０はその後、ソースフォロア増幅器に対するＶSFD電圧でもある行に対するＶSFD／リセット／行有効信号をアサートすることによって一度に１つの行で読み出されることができる。ＶSFD／リセット／行有効信号はまた、１つの行に対する行有効ゲートをターンオンする。ピクセル値はその後、１本の行に対して読み出されることができる。リセット／行有効信号を共有し、それをリセット機能のために使用する行におけるフォトダイオードは、行有効のためにリセット／行有効信号を使用する行から読み取られている値に比例する値にリセットされる。行が読み出される順番は、リセットされている行が既に読み出されているように実行される。これは、ピクセルセンサがもう１つの行のリセット電圧Ｖref線でその行有効線を共有しないように構成されないかぎり、第１行を除く全ての行に対してなされる。行に対する読み出し動作が一度完了すると、リセット／行有効信号は、ローで駆動されることができ、異なるリセット／行有効は、その行を読み出すためにハイで駆動されることができる。
【００９７】
ローリングシャッターモードでピクセルセンサ４５０を動作するために、アレーは、列出力線上で各色に対してＶref電圧を駆動することによって、及び各行に対してＶSFD／リセット／行有効信号をアサートすることによって、読み出される順番と同じ順番で、通常先端から下部まで、一度に行でリセットされる。順次的な行は、一度に１つでリセットされる。アレーの下部に到達した時、第１行は、再びリセットされる。これは、さらに繰り返される。第１行がリセットされた時からのインテグレーションの間隔時間の後、読み出しは、第１行から開始し、アレーを通じて順番に進行することができる。列出力線は、行がリセットされている時、各色に対するリセット電圧Ｖrefで駆動され、行が読み出されている時、リセット電圧Ｖrefで駆動されない。この行の読み出しは、これまでのように実行される。行が読み取られた後、異なるＶSFD／リセット／行有効信号は、行をリセットするためにアサートされ、その後もう１つの行が読み取られる。ピクセルセンサは、行を読み取ること及び行をリセットすることを繰り返す。これは、列出力線がリセット電圧Ｖrefを提供するためだけでなく行を読み出すために使用されるので調整されなければならない。インテグレーション間隔は、行がリセットされる時と行が読み出される時との間の時間差である。アレー４５０における各行は、各行が異なる時間でリセット及び読み出されるので、異なるインテグレーション期間を有する。
【００９８】
各ピクセルにトランジスタを追加することによって、ピクセルが接続する列出力線の数を低減する利点もある。列出力線の数を低減することはまた、列出力線を駆動する行有効ゲートの数を低減する。行有効ゲートが高い漏出量を有する場合、その列出力線上の全てのピクセルに対する値は、影響を受ける。この設定は、チップにおける行有効トランジスタの数を低減するので、行有効ゲートを通じて低い漏出量でパーツの生産を改善する。これらの最適化は、ＶＣＦピクセルセンサがピクセルごとに３つのフォトダイオード及び通常３つの行有効ゲートを有するので、ＶＣＦピクセルセンサに独特である。
【００９９】
図１９は、半導体基板上に形成された活性化ＶＣＦピクセルセンサのアレー５００を図示する。アレー５００は、アレー列（ｎ）と、列出力／参照電圧Ｖref線５０２とを含む。列（ｎ）は、複数の行を含み、各々は、リセット信号／行有効／ソースフォロアドレイン電圧線５０４と、色有効線５０６と、色有効線５０８と、ピクセルセンサとを含む。各ピクセルセンサは、互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定された第１及び第２検出層を含む。第１及び第２検出層は、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離される。さらに含まれるのは、フォト充電出力信号ノード５１２である。
【０１００】
色有効トランジスタ５１４は、第１検出層とフォト充電出力信号ノード５１２との間で接続され、色有効線５０６に接続されたゲートを有する。色有効トランジスタ５１６は、第２検出層とフォト充電出力信号ノード５１２との間で接続され、色有効線５０８に接続されたゲートを有する。
【０１０１】
リセットトランジスタ５１８は、フォト充電出力信号ノード５１２と列出力／参照電圧線５０２との間で接続され、ゲートを有する。ソースフォロアトランジスタ５２０は、フォト充電出力信号ノード５１２に接続されたゲートと、リセット信号／行有効／ソースフォロアドレイン電圧線５０４に接続されたドレインと、ソースとを有する。出力有効トランジスタ５２２は、リセット信号／行有効／ソースフォロアドレイン電圧線５０４に接続されたゲートと、ソースフォロアトランジスタ５２０のソースに接続されたドレインと、列出力／参照電圧線５０２に接続されたソースとを有する。
【０１０２】
列（ｎ）の各行（ｍ）における各ピクセルセンサのリセットトランジスタ５１８のゲートは、列（ｎ）の行（ｍ＋１）におけるピクセルセンサのリセット信号／行有効／ソースフォロアドレイン電圧線５０４−２に接続される。通常この信号が次の行から来るので、最後の行におけるリセットトランジスタを駆動する信号がない。これを扱う多数の異なる方法がある。１つの方法は、第１行からのＶSFD／リセット／行有効信号５０４−１へ最後の行におけるリセットトランジスタを接続することである。もう１つの解決策は、もう１つの信号を生成することであり、アレーにおける第１行に対するＶSFD／リセット／行有効信号５０４−１に等しい論理であり、アレーにおける最後の行の後にルートされ、アレーの最後の行におけるリセットトランジスタに接続される。もう１つの解決策は、リセットが適切に動作しないので、固定値に最後の行におけるリセットトランジスタを結びつけ、最後の行からの値を使用しないことである。
【０１０３】
アレー５００はまた、３つの検出層を収容するよう実施されることができる。そのような実施形態において、列（ｎ）はさらに、色有効線５３０を含む。第３検出層は、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって第１及び第２検出層から分離される。第３検出層は、第１及び第２検出層に垂直な配列で実質的に配設され、半導体基板におけるその深さの関数としてスペクトル感度を有する。色有効トランジスタ５３２は、第３検出層とフォト充電出力信号ノード５１２との間で接続され、色有効線５３０に接続されたゲートを有する。
【０１０４】
アレー５００におけるピクセルセンサの動作は、制御されることを必要とする色ごとの有効線５０６、５０８、５３０の制御を必要とする。列出力線５０２はまた、リセット電圧Ｖref線に使用される。フォトダイオードをリセットするために、列出力線５０２は、Ｖref値によって駆動され、リセット／行有効信号は、アサートされる。３つの色有効線５０６、５０８、５３０上の信号は、全てのフォトダイオードが同じ値に充電されるか又は順番に有効にされる場合、アサートされ、各色に対する列出力線５０２上で駆動されているリセット電圧Ｖref電圧を変える。ピクセルセンサは、所定のインテグレーション時間で光に曝露される。インテグレーション時間の後、フォトダイオードの電圧は、各フォトダイオードによって遮断されたフォトン数に比例して下降する。ソースフォロア増幅器のゲートは、ピクセル値が読み出される前に公知電圧にセットされる必要がある。
【０１０５】
これは、読み取られるべき行へリセット信号をアサートすることによって、及び列出力線５０２上へ所望の電圧を駆動することによって、一方で同時に有効線５０６、５０８、５３０をアサート停止に維持することによってなされる。その後、リセット信号は、アサート停止されることができ、列出力線５０２は、フロートしうる。ＶSFDリセット信号及び行有効は、線５０４上で全て共有される。故に、行を読み取るために、適合した行に対するＶＳＦＤ／リセット／行有効信号は、ハイで駆動される。これは、ソースフォロア増幅器を動作するようにし、行有効ゲートを有効にする。その後、フォトダイオードの１つが有効線５０６、５０８、及び５３０で有効にされる。列出力線５０２は、ＶSFD／リセット／行有効信号がアサートされている間にサンプリングされ、ＶＳＦＤ／リセット／行有効線上の緩い下降遷移が列出力線５０２上に記憶された値において不確定性をもたらすので、その値を維持するために列出力線５０２に貯蔵された充電に従わない。異なるフォトダイオードを読み出す前に、ソースフォロア増幅器のゲートは再び、上述のように公知電圧にセットされる。その後、次のフォトダイオードが読み出されることができる。アレー５００におけるピクセルセンサはまた、ローリングシャッターモードにおいて動作されてもよいが、フォトダイオードは、ピクセルがただ１つの列出力線に接続されるので、並行にではなく順番に読み出される必要がある。
【０１０６】
ソースフォロア増幅器におけるスレショルド変化によってもたらされる固定パターンノイズを無効にするために、例えば１つは、固定パターンノイズを測定するために追加の読み取りを実行し、その後読み取られたピクセル値からこのノイズを差し引くことができる。これは、インテグレーションの開始前であるが色有効の１つがリセットされる前でフォトダイオードがリセットされたレベルと同じレベルに、フォト充電出力信号ノードがリセットされた後に列出力上の値を読み取ることによってなされる。その後、色有効の１つは、アサートされ、ピクセル値は、読み取られる。読み取られたフォト充電出力信号ノードリセット値から読み取られたピクセル値を差し引くことによって、固定パターンノイズが無効にされる。
【０１０７】
さらにいくつかの検出層が、Merril et al及び［Reference Fov-122］の米国特許出願第１０／１０３３０４号に開示された形式の他の検出層よりも（水平面における領域で）大きい場所に、ＡＰＳセンサを形成することができる。これは、より良いフィルファクターを有するピクセル構造を作るためになされる。例えば、ピクセルは、１つの赤及び１つの青の検出器と４つの緑の検出器とを含む。一般に、比較的小さな検出器（緑）の領域は総合して、比較的大きな検出領域（赤及び青）の領域に略等しい。これは、クロミナンスに対するトランジスタ数を低減する一方で、輝度において比較的高い解像度を提供する。
【０１０８】
この構造は、特定の小さなピクセルを生成するために本発明の順次的な読み出し回路に結合されることができる。この配列において、ピクセルの各検出器は、出力がピクセルのフォト充電出力信号ノードに接続される単独の色有効トランジスタを有する。１つの色上のいくつかの比較的小さな検出器は、単独のソースフォロアと、もう１つの色の比例的に少なくなる検出器を備える行有効トランジスタピクセル出力構造とに含まれることができる。例えば、センサグループのツーバイツーアレーからの赤及び青のセンサが一緒に短絡された場合、互いに短絡された４つの赤及び互いに短絡された４つの青は、単独の出力セルに対して４つの緑のセンサに結合されることができる。このセルは、赤に対して１つ、青に対して１つ、及び緑に対して４つである、６つの色有効を有する。それは、単独のソースフォロア及び行有効トランジスタを通じて出力し、故に、比較的ソースフォロア及び行有効トランジスタに占められることがあるセンサグループにおける領域を確保する。
【０１０９】
米国特許５９４９０６１に開示されたような、及び図２０におけるピクセルセンサ５４５に図示された行有効ゲートを除去することによって、さらにアレー５００におけるピクセルセンサを簡易化することが可能である。図２０に示されたピクセルセンサにおける行有効ゲートがないので、アレーにおける他の行が、接地されているスレショルド電圧及びＶref／ＶSFDよりも大きな電圧であるソースフォロアのゲートに起因して読み出される時、動作は、ソースフォロアがターンオンするのを防止する。ピクセルセンサは、Ｖref／ＶSFDをピクセルリセット電圧に駆動することによって、及びリセット及びトランスファー信号をハイで駆動することによって、リセットされる。これは、フォトダイオードを公知電圧まで充電する。トランスファゲート及びリセット信号及びＶref／ＶSFDは、ローで駆動される。セットされたインテグレーション時間の後、フォトダイオード上の電圧は、フォトダイオードによって遮断されたフォトン数に比例して減少する。ピクセルを読み出すために、全てのソースフォロア増幅器上のゲートは、他の行が読み出されている間にそれらがターンオンするのを防止するために、ゼロにリセットされるか、又は僅かにゼロを下回ってリセットされなければならない。これは、トランスファ信号がローである一方、Ｖref／ＶSFDをローで、及びリセットをハイで駆動することによってなされる。一度それが完了すると、リセットは、ローで駆動されることができ、その後行ごとに、行に対するＶref／ＶSFD及びトランスファ信号は、ハイで駆動されることができ、その行に対するソースフォロアを動作するようにし、フォトダイオード電圧に比例する電圧は、列出力線上へ駆動される。次の行の読み取りへ移行する前に、ソースフォロアゲートは再び、放電されなければならない。これは、Ｖref／ＶSFDを接地に駆動することによって、及び丁度読み取られる行に対してリセット信号をアサートすることによってなされる。その後、リセットは、アサート停止され、次の行が読み取られることができる。動作が僅かながら複雑である一方、それは、ピクセルセンサからもう１つのトランジスタを除去する。
【０１１０】
さらに、図２１におけるＶＣＦピクセルセンサ５５０に示されたＶＣＦピクセルセンサから行有効ゲートを除去することが可能である。ＶＣＦピクセルセンサ５５０は単に、ローインピーダンス信号を運ぶ４つの配線（３つの有効線及びリセット電圧Ｖref線）を備えた、５つのトランジスタ及び６つの配線を有する。この１つの利点は、ローインピーダンス線がハイインピーダンス線に比較して、いくつかの過程が欠けても影響を受けにくく、生産を改善する。
【０１１１】
アレー５５０は、アレー列（ｎ）及び列出力線５５２のような、半導体基板上に形成された活性化垂直色フィルタピクセルセンサの複数の行及び列を含む。列は、複数の行を有する。各行は、リセット信号線５５４と、参照電圧／ソースフォロアドレイン電圧線５５６と、色有効線５５８と、色有効線５６０と、ピクセルセンサとを含む。
【０１１２】
ピクセルセンサは、互いに垂直な配列で実質的に配設され、半導体基板におけるそれらの異なる深さの関数として異なるスペクトル感度を有し、第１極のフォト生成キャリアを収集するよう設定された第１及び第２検出層を含む。第１及び第２検出層は、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって分離される。さらに含まれるのは、フォト充電出力信号ノード５６２である。
【０１１３】
色有効トランジスタ５６４は、第１検出層とフォト充電出力信号ノード５６２との間で接続され、色有効線５５８に接続されたゲートを有する。色有効トランジスタ５６６は、第２検出層とフォト充電出力信号ノード５６２との間で接続され、色有効線５６０に接続されたゲートを有する。リセットトランジスタ５６８は、フォト充電出力信号ノード５６２と参照電圧／ソースフォロアドレイン電圧線５５６との間で接続され、リセット信号線５５４に接続されたゲートを有する。ソースフォロアトランジスタ５７０は、フォト充電出力信号ノード５６２に接続されたゲートと、参照電圧／ソースフォロアドレイン電圧線５５６に接続されたドレインと、列出力線５５２に接続されたソースとを有する。
【０１１４】
アレー５５０はまた、３つの検出層を収容するよう実施されることができる。そのような実施形態において、列（ｎ）はさらに、第３色有効線５７２を含む。第３検出層は、第１極のフォト生成キャリアを収集するよう設定され、対極のフォト生成キャリアを収集及び追い出すよう設定された追加の介在層によって第１及び第２検出層から分離される。第３検出層は、第１及び第２検出層に対して垂直な配列で実質的に配設され、半導体基板におけるその深さの関数としてスペクトル感度を有する。色有効トランジスタ５７４は、第３検出器とフォト充電出力信号ノード５６２との間で接続され、色有効線５７２に接続されるゲートを有する。
【０１１５】
ソースフォロア増幅器におけるスレショルド変化によってもたらされる固定パターンノイズを無効にするために、例えば１つは、固定パターンノイズを測定するために追加の読み取りを実行し、その後読み取られたピクセル値からこのノイズを差し引くことができる。これは、インテグレーションの前であるが色有効の１つがリセットされる前にフォトダイオードがリセットされたレベルと同じレベルに、フォト充電出力信号ノードがリセットされた後に列出力上の値を読み取ることによってなされる。その後、色有効の１つがアサートされ、ピクセル値が読み取られる。読み取られたフォト充電出力信号ノードリセット値から読み取られたピクセル値を差し引くことによって、固定パターンノイズは、無効にされる。
【０１１６】
さらに、いくつかの検出層が、Merrill et al及び［Reference Fov-122］の米国特許出願第１０／１０３３０４に開示された、他の検出層よりも（水平面における領域が）大きな場所でＡＰＳセンサを形成することが可能である。これは、より良いフィルファクターを有するピクセル構造を作るためになされる。例えば、ピクセルは、１つの赤、１つの青の検出器、及び４つの緑の検出器を含むことができる。一般に、比較的小さな検出器（緑）の領域は総合して、比較的大きな検出領域（赤及び青）の領域に略等しい。これは、クロミナンスに対するトランジスタ数を低減するとともに、輝度における比較的高い解像度を提供する。
【０１１７】
この構造は、特定の小さなピクセルを生成するために本発明の順次的な読み出し回路に結合されてもよい。この配列において、ピクセルの各検出器は、ピクセルのフォト充電出力信号ノードに接続する出力を有する単独の色有効トランジスタを有する。１つの色上のいくつかの比較的小さな検出器は、単独のソースフォロアと、もう１つの色の比例的に少なくなる検出器を備えた行有効トランジスタピクセル出力構造とに含まれることができる。例えば、センサグループのツーバイツーアレーからの赤及び青のセンサが一緒に短絡された場合、互いに短絡された４つの赤及び互いに短絡された４つの青は、単独の出力セルに対して４つの緑のセンサに結合されることができる。このセルは、赤に対して１つ、青に対して１つ、及び緑に対して４つである、６つの色有効を有する。それは、単独のソースフォロア及び行有効トランジスタを通じて出力し、故に、比較的ソースフォロア及び行有効トランジスタに占められることがあるセンサグループにおける領域を確保する。
【０１１８】
図２２は、ＶＣＦピクセルセンサ５５０のタイミング動作を図示する。ピクセルセンサ５５０を動作するために、最初に公知電圧にフォトダイオードを充電する必要がある。これは、Ｖref／ＶSFD線５５６上へリセット電圧Ｖrefを駆動することによってなされる。その後、リセット信号は、アサートされ、そして色有効信号がアサートされる。ピクセルセンサ５５０における３つのフォトダイオードをリセットすることは、異なる色有効を通じて順序付けることによって、及びピクセルセンサ５５０における各フォトダイオードに対するＶref／ＶSFD線５５６上へ駆動される電圧Ｖrefを変更することによって達成されうる。インテグレーションの間、Ｖref／ＶSFD線５５６をＶrefのままにし、色有効線でアサートされたリセット信号を無効にすることができる。これは、アンチブルーミングオーバーフローパスを提供する。セットされたインテグレーション時間の後、各フォトダイオード上の電圧は、各フォトダイオードによって遮断されたフォトン数に比例して減少する。全ての行を読み出す前に、Ｖref／ＶSFD線５５６を接地に駆動することによって、及びリセット信号をアサートすることによってソースフォロア上のゲートを放電することが必要である。これは、アレー５５０における他の行が読み取られている時にターンオフされることを確実にするため、ソースフォロア増幅器上のゲートを放電する。行を読み取るために、リセット電圧Ｖref線が未だにアサートされている間、Ｖref／ＶSFD線５５６は、アサートされ、ソースフォロア増幅器のゲートを充電する。その後、読み取られている行に対するリセット信号は、アサート停止され、色有効線の１つは、アサートされる。その後、選択されたフォトダイオードで電圧に比例する信号は、列出力線５５２上に駆動される。色有効信号は、アサート停止され、リセット信号は再び、公知の値へソースフォロア上の電圧をセットするようアサートされる。その後、リセットは、アサート停止され、次の色有効がアサートされる。ソースフォロアゲートは、公知電圧にリセットされ、最後のフォトダイオードは、読み取られることができる。ソースフォロアのゲートはその後、他の行が読み取られることができるよう以前のように接地にリセットされる。
【０１１９】
本発明の実施形態及び用途が示されかつ説明されたが、当業者であれば、上述以上のさらに多数の変更が、本明細書中の発明概念から逸脱することなく可能であることが分かる。故に、本発明は、添付された特許請求の範囲の精神を除くほか、限定されることはない。
【図面の簡単な説明】
【０１２０】
【図１】図１は、従来の３色ＶＣＦピクセルセンサの断面図である。
【図２Ａ】図２Ａは、本発明によるＶＣＦピクセルセンサの組み合わせ半導体断面図及び概略図である。
【図２Ｂ】図２Ｂは、フォトダイオードが半導体ダイオードシンボルとして概略的に表されている図２Ａに示されたものと同一のＶＣＦピクセルセンサを図示する概略図である。
【図２Ｃ】図２Ｃは、各赤、緑、及び青のフォトダイオードが接続されている本発明のＶＣＦピクセルセンサの記憶バージョンで使用されうるトランジスタ回路を図示する概略図である。
【図３】図３は、エピタキシャル半導体技術を採用する垂直色フィルタピクセルセンサを図示する半導体断面図である。
【図４Ａ】図４Ａは、生産過程において選択された段階の完了後にもたらされる構造を示す断面図である。
【図４Ｂ】図４Ａは、生産過程において選択された段階の完了後にもたらされる構造を示す断面図である。
【図４Ｃ】図４Ａは、生産過程において選択された段階の完了後にもたらされる構造を示す断面図である。
【図４Ｄ】図４Ａは、生産過程において選択された段階の完了後にもたらされる構造を示す断面図である。
【図４Ｅ】図４Ａは、生産過程において選択された段階の完了後にもたらされる構造を示す断面図である。
【図５】図５は、本発明による画像アレーの図である。
【図６Ａ】図６Ａは、ピクセルセンサの動作を図示するタイミング図である。
【図６Ｂ】図６Ａは、ピクセルセンサの動作を図示するタイミング図である。
【図７】図７は、受動的ＶＣＦピクセルセンサの図である。
【図８】図８は、先の活性化ピクセルセンサに示されるようなピクセルリセット電圧信号及び列出力信号に対する共通線を有するピクセルセンサの図である。
【図９】図９は、ピクセルリセット電圧信号及び列出力信号に対する共通線を有するＶＣＦピクセルセンサの図である。
【図１０】図１０は、先の活性化ピクセルセンサに示されるような、リセット電圧信号及び列出力信号に対する共有線と、ピクセルリセット信号及び行有効信号に対するもう１つの共有線とを有するＶＣＦピクセルセンサの図である。
【図１１】図１１は、ピクセルリセット信号及び行有効信号に対する共有線と、リセット電圧及び列出力信号に対するもう１つの共有線とを有するＶＣＦピクセルセンサの図である。
【図１２】図１２は、共有ピクセルリセット及び行有効線を利用する機能強化されたレイアウトを有するＶＣＦピクセルセンサアレーの図である。
【図１３】図１３は、ローリングシャッター及びビデオモードにおけるセンサの動作を図示する図である。
【図１４】図１４は、ローリングシャッターモードインテグレーションタイミングを図示するタイムラインの図である。
【図１５】図１５は、リセット信号及び行有効信号に対する共有線と、リセット電圧及びソースフォロア電圧に対する共有線とを有するＶＣＦピクセルセンサを図示する図である。
【図１６】図１６は、従来技術で教示されたような、共有リセット電圧、ソースフォロア電圧、及び行有効線を有するピクセルセンサを示す図である。
【図１７】図１７は、共有リセット電圧、ソースフォロア電圧、及び行有効線を有するＶＣＦピクセルセンサを示す図である。
【図１８】図１８は、共有リセット、ソースフォロア電圧、及び行有効線と、共有リセット電圧、及び列出力線とを有する簡易化されたＶＣＦピクセルセンサを示す図である。
【図１９】図１９は、ピクセルリセット電圧及び共有リセット、ソースフォロア電圧に対しても使用される１つの出力線と、行有効線とを備えるＶＣＦピクセルセンサを示す図である。
【図２０】図２０は、先の活性化ピクセルセンサに示されるようなソースフォロア電圧及びリセット電圧に対する共有線を有するピクセルセンサを示す図である。
【図２１】図２１は、リセット電圧及びソースフォロア電圧に対する共有線を備える１つの列出力線を有するＶＣＦピクセルセンサを示す図である。
【図２２】図２２は、簡易化されたＶＣＦピクセルセンサの動作に対するタイミングを示す図である。
【符号の説明】
【０１２１】
１４  ｎ型ウェル
１６  ｐ型ウェル
１８  ｎ型LDD注入物
【図１】
2008500768.tif 000003
【図２Ａ】
2008500768.tif 000004
【図２Ｂ】
2008500768.tif 000005
【図２Ｃ】
2008500768.tif 000006
【図３】
2008500768.tif 000007
【図４Ａ】
2008500768.tif 000008
【図４Ｂ】
2008500768.tif 000009
【図４Ｃ】
2008500768.tif 000010
【図４Ｄ】
2008500768.tif 000011
【図４Ｅ】
2008500768.tif 000012
【図５】
2008500768.tif 000013
【図６Ａ】
2008500768.tif 000014
【図６Ｂ】
2008500768.tif 000015
【図７】
2008500768.tif 000016
【図８】
2008500768.tif 000017
【図９】
2008500768.tif 000018
【図１０】
2008500768.tif 000019
【図１１】
2008500768.tif 000020
【図１２】
2008500768.tif 000021
【図１３】
2008500768.tif 000022
【図１４】
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【図１５】
2008500768.tif 000024
【図１６】
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【図１７】
2008500768.tif 000026
【図１８】
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【図１９】
2008500768.tif 000028
【図２０】
2008500768.tif 000029
【図２１】
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【図２２】
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【国際調査報告】
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