(57)【要約】  半導体デバイスは、第１溝１８の底部に、第２溝１２０を形成し、前記第２溝１２０の底部に絶縁体１２４を堆積し、その後、前記第２溝の、絶縁体１２４によって保護された底部ではなく、側壁部から横方向に空洞２６をエッチングすることによって形成される。本発明は、特に、能動素子の下方に空洞を有する半導体デバイスを形成するために用いられることができ、または、前記空洞を充填することによって、シリコン・オン・インシュレータデバイスまたはシリコン・オン・コンダクタデバイスを形成するために用いられることができる。
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【特許請求の範囲】
【請求項１】
半導体本体に、対向する第１主面および第２主面を設ける工程と、
横方向に間隔を置いた、長手方向に延びる複数本の第１溝を、前記第１主面から前記第２主面に向かってエッチングする工程と、
その後のエッチングから、前記第１溝の側壁部の少なくとも一部を保護するため、前記第１溝の側壁部上にスペーサを形成する工程と、
前記第１溝の底部に、第２溝をエッチングする工程と、
前記第２溝の側壁部上ではなく、前記第２溝の底部上に、絶縁体を形成する工程と、
前記第２溝の側壁部から開始され、かつ横方向に延びる空洞をエッチングする工程と
を具えることを特徴とする半導体デバイスの製造方法。
【請求項２】
前記第２溝の底部上に絶縁体を形成する工程は、
前記第１溝および前記第２溝の側壁部上と、前記第２溝の底部上に、窒化物を堆積し、
前記第２溝の底部から前記窒化物をエッチングするため、垂直エッチングを行い、
前記第２溝の底部上に酸化物を形成し、その後、
前記第２溝の底部上の酸化物と、酸化物および窒化物のない前記第２溝の側壁部とを残して、酸化物の上方にある窒化物を、窒化物に対する選択的なエッチングにより除去することを含む請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記空洞をエッチングする工程は、隣接する溝からの複数の空洞がつながる充分な時間、前記空洞をエッチングすることを含む請求項１または２に記載の半導体デバイスの製造方法。
【請求項４】
前記第１主面上にドレイン領域と、該ドレイン領域の両側に、横方向に間隔を置いて配置されたソース領域とを形成し、そして、
前記ソース領域と前記ドレイン領域の間の伝導を制御するために、ボディ領域を通じて、絶縁されたゲートを画定することを含み、
前記第１溝をエッチングする工程は、前記ドレイン領域および／または前記ソース領域を通って前記第１溝をエッチングし、かつ、
前記空洞をエッチングする工程は、前記空洞が、前記ソース領域、ドレイン領域およびボディ領域の下方であって、前記ソース領域と前記ドレイン領域との間で延在するように前記空洞をエッチングする請求項１、２または３に記載の半導体デバイスの製造方法。
【請求項５】
前記第１溝をエッチングする工程は、前記ドレイン領域を通って前記第１溝をエッチングし、かつ、
前記空洞をエッチングする工程は、前記ドレイン領域の下方から、前記ソース領域の下方の範囲まで延在するように、前記空洞をエッチングすること
を含む請求項４に記載の半導体デバイスの製造方法。
【請求項６】
前記第１溝をエッチングする工程は、前記ソース領域を通って前記第１溝をエッチングし、かつ、
前記空洞をエッチングする工程は、各ソース領域の下方から、前記ドレイン領域の下方で出会うまで延在させるように、前記空洞をエッチングすること
を含む請求項４に記載の半導体デバイスの製造方法。
【請求項７】
前記空洞を充填することをさらに具える請求項１〜６のいずれか１項に記載の半導体デバイスの製造方法。
【請求項８】
対向する第１主面および第２主面を有する半導体本体と、
前記第１主面から前記第２主面に向かって延在する、横方向に間隔を置いて配置された、長手方向に延びる複数本の第１溝と、
前記第１溝の底部に位置する空洞と、
前記第１溝の間の前記半導体本体内の少なくとも１つの電子半導体構成部品とを有し、
該少なくとも１つの電子半導体構成部品は、トランジスタ、ダイオードおよび／または接合半導体デバイスである半導体デバイスであって、
該半導体デバイスは、前記第１溝の底部に絶縁体を具え、前記空洞は、前記第１溝の底部で、第１溝の側壁部から横方向に延在することを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスおよびその製造方法に関するものであって、特に、構成部品の絶縁を可能にする半導体デバイスおよびその製造方法に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクスデバイスのような電子構成部品は、論理回路から電子構成部品を絶縁および／または遮蔽されることができる場合、相補型金属酸化膜半導体（ＣＭＯＳ）論理チップ上に集積化されることができる。前記絶縁は、論理機能を妨害するのを回避するため、前記電子構成部品の完全な絶縁または効果的な遮蔽を提供することができ、特に、前記絶縁は、理想的には、高電圧で前記パワーエレクトロニクスデバイスのソース端子を用いて、パワーエレクトロニクスデバイスの高い側での動作を可能にすべきである。
【０００３】
さらにまた、前記絶縁または遮蔽は、実用化を確保するため、できるだけ小さなシリコンの面積を占有すべきであり、また、最小数の追加的なマスクやプロセス工程を用いて実現されるべきである。
【０００４】
非特許文献１に説明されているように、一の知られた絶縁技術は、埋設されたｎ型層や深い溝の組み合わせを用いることである。
【０００５】
【非特許文献１】Pestel他、「Development of a robust 50V 0.35μm based smart power technology using trench isolation」ISPSD、2003年、182〜185頁
【０００６】
別の技術は、シリコン・オン・インシュレータ（ＳＯＩ）ウェーハを用いることである。しかしなから、このようなＳＯＩウェーハは、多くの場合、競合品に対して高価すぎる。
【０００７】
さらなる絶縁技術は、特許文献１に開示されている。この技術では、溝がシリコン内に形成され、酸化物層および窒化物層が前記溝の側壁部上に堆積され、その後、前記溝の下方のシリコンをエッチングするため、等方性ドライエッチングが用いられる。その後、その結果として生じる構造体は、酸化物を形成するため、酸化雰囲気中で熱処理される。前記酸化物は、露出した表面の上方に、連続した酸化物層を形成するため、前記溝の間に拡がる。
【０００８】
【特許文献１】米国特許第４８４５０４８号公報
【０００９】
非常に同様のアプローチは、非特許文献２に記載されている。この場合もやはり、酸化物プラットフォームが形成される。
【００１０】
【非特許文献２】Changong Ren他、「The partial silicon-on-insulator technology for RF power LDMOSFET devices and on-chip microinductors」IEEE Transactions on Electron Devices 第49巻12号、2271〜2277頁、2002年
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしなから、これらの技術は広くは採用されず、仮に採用されたとしても、このような構造のコスト高および製造の困難性なしで、シリコン・オン・インシュレータ構造の利益のいくらかまたは全てを得る実用的な方法に対する必要性は残ったままである。
【課題を解決するための手段】
【００１２】
本発明によれば、半導体本体に、対向する第１主面および第２主面を設ける工程と、横方向に間隔を置いた、長手方向に延びる複数本の第１溝を、前記第１主面から前記第２主面に向かってエッチングする工程と、その後のエッチングから、前記第１溝の側壁部の少なくとも一部を保護するため、前記第１溝の側壁部上にスペーサを形成する工程と、前記第１溝の底部に、第２溝をエッチングする工程と、前記第２溝の側壁部上ではなく、前記第２溝の底部上に、絶縁体を形成する工程と、前記第２溝の側壁部から開始され、かつ横方向に延びる空洞をエッチングする工程とを具えることを特徴とする半導体デバイスの製造方法を提供する。
【００１３】
前記第２溝の底部上に絶縁体を形成する工程は、前記第１溝および前記第２溝の側壁部上と、前記第２溝の底部上に、窒化物を堆積し、前記第２溝の底部から前記窒化物をエッチングするため、垂直エッチングを行い、前記第２溝の底部上に酸化物を形成し、その後、前記第２溝の底部上の酸化物と、酸化物および窒化物のない前記第２溝の側壁部とを残して、酸化物の上方にある窒化物を、窒化物に対する選択的なエッチングにより除去することを含むことができる。
【００１４】
前記空洞をエッチングする工程は、隣接する溝からの複数の空洞がつながる充分な時間、前記空洞をエッチングすることを含むことができる。
【００１５】
上述した特許文献１の構造とは違って、前記溝の底部でエッチングされる複数の空洞は、分離されている必要はないが、横方向に延在する単一の空洞を形成するため、ともにつながっていてもよい。これは、特許文献１におけるような半導体の酸化物だけではなく、多種多様の材料が、前記空洞を充填するのに使用されるのを許容する点で、増加した柔軟性を与える。
【００１６】
前記半導体デバイスは、デバイス絶縁に関して、シリコン・オン・インシュレータ（ＳＯＩ）デバイスのいくつかの利益を有する。前記デバイスは、パワー半導体デバイス用に用いられることができ、特に、例えば、宇宙において用いられる、α粒子に耐性があることを目的とするデバイス用に用いられることもできる。制限された長さのα粒子飛跡のみが、前記空洞の上方に存在し、したがって、発生した電荷の大部分は、前記デバイスから離れて、前記空洞の下方にあるであろう。これは、α粒子に対する前記半導体デバイスの感度を減少させる。
【００１７】
実施形態では、本発明の方法は、前記第１主面上にドレイン領域と、該ドレイン領域の両側に、横方向に間隔を置いて配置されたソース領域とを形成し、そして、前記ソース領域と前記ドレイン領域の間の伝導を制御するために、ボディ領域を通じて、絶縁されたゲートを画定することを含み、前記第１溝をエッチングする工程は、前記ドレイン領域および／または前記ソース領域を通って前記第１溝をエッチングし、かつ、前記空洞をエッチングする工程は、前記空洞が、前記ソース領域、ドレイン領域およびボディ領域の下方であって、前記ソース領域と前記ドレイン領域との間で延在するように前記空洞をエッチングすることを含むことができる。
【００１８】
前記第１溝をエッチングする工程は、前記ドレイン領域を通って前記第１溝をエッチングすることができ、かつ、前記空洞をエッチングする工程は、前記ドレイン領域の下方から、前記ソース領域の下方の範囲まで延在するように、前記空洞をエッチングすることができる。
【００１９】
代案として、前記第１溝をエッチングする工程は、前記ソース領域を通って前記第１溝をエッチングすることができ、かつ、前記空洞をエッチングする工程は、各ソース領域の下方から、前記ドレイン領域の下方で出会うまで延在させるように、前記空洞をエッチングすること
を含むことができる。
【００２０】
前記空洞は、導体または絶縁体で充填されることができ、あるいは、充填されないままにされることができる。
【００２１】
他の態様において、本発明は、対向する第１主面および第２主面を有する半導体本体と、前記第１主面から前記第２主面に向かって延在する、横方向に間隔を置いて配置された、長手方向に延びる複数本の第１溝と、前記第１溝の底部に位置する空洞と、前記第１溝の間の前記半導体本体内の少なくとも１つの電子半導体構成部品とを有し、該少なくとも１つの電子半導体構成部品は、トランジスタ、ダイオードおよび／または接合半導体デバイスである半導体デバイスであって、該半導体デバイスは、前記第１溝の底部に絶縁体を具え、前記空洞は、前記第１溝の底部で、第１溝の側壁部から横方向に延在することを特徴とする半導体デバイスに関する。
【００２２】
前記電子構成部品は、例えば、パワーＭＯＳＦＥＴｓ、パワーダイオード、またはパワーバイポーラトランジスタなどのパワーエレクトロニクスデバイスとすることができる。本発明は、これらが論理回路上、大きい効果を有することができるという理由から、このようなパワーエレクトロニクスデバイスにおける特別の利益を有する。
【発明を実施するための最良の形態】
【００２３】
本発明の実施形態は、図面を参照して、単に例証として、以下で説明されるであろう。
【００２４】
類似および同様な構成要素には、同じ参照符号が与えられ、かつ、そのような類似および同様な構成要素は、簡潔さのため、どの実施形態でも繰り返して記載しない。図面は概略的に示したものであって、縮尺どおりではない。
【００２５】
図１に言及すると、第１の（前方）主面４および第２の（後方）主面６を有するシリコン半導体基板２が設けられる。酸化物層８、窒化物層１０および別の酸化物層１２は、前記第１主面４上に堆積され、複数の開口１６を画定するハードマスク１４を形成するためにパターニングされる。その後、ドライエッチング法を用いて、複数の第１溝１８がエッチングされ、図１に示される段階をもたらす。
【００２６】
隣接する溝間の横方向間隔ｓは１μｍ未満であるのが好ましく、０．５μｍ未満であるのがさらに好ましく、図示された実施形態では、０．２μｍである。前記溝の深さｄは０．４〜２μｍの範囲内であるのが好ましく、図示した実施形態では１．５μｍである。図面は概略的なものであって、特に、図中の垂直方向のスケールは、明確さのため、水平方向のスケールと同じではないことに留意すべきである。
【００２７】
半導体２０は、前記第１溝１８間に残る。
【００２８】
ここで、前記構造をフッ化水素酸（ＨＦ）中に浸漬させることによって、前記別の酸化物層である上側酸化物層１２をエッチングにより除去する任意の工程を含めることができる。この工程は、説明される特定の実施形態では省略されることに留意すべきである。
【００２９】
その後、ドライ酸化工程は、前記第１溝１８の側壁部と底部を酸化し、例として３０ｎｍの厚さを有する酸化物層２２を形成する。前記酸化物層２２は、複数のスペーサを形成する。頂面は、酸化物−窒化物−酸化物（ＯＮＯ）積層体１４で保護され、前記酸化物層２２は、前記溝の底部から除去され、前記溝の底部ではなく側壁部上に酸化物スペーサ２２を残す。これにより、図２に示される段階になる。
【００３０】
その後、図３に示されるように、垂直溝である第２溝１２０は、前記溝１８の底部に酸化物スペーサのない下側溝部１２０を残すために、反応性イオンエッチングのような異方性エッチングを用いてエッチングされる。
【００３１】
その後、窒化物スペーサ１２２が、前記第１溝１８および第２溝１２０の側壁部と底部上に形成される。前記第２溝１２０の底部上の窒化物スペーサ１２２は、図４に示されるように、前記第１溝１８および第２溝１２０の側壁上のみに窒化物スペーサ１２２を残すように、垂直エッチング法を用いてエッチングにより除去される。
【００３２】
次に、図５に示されるように、熱酸化法によって、３０〜４０ｎｍの厚さの酸化物層１２４を、前記第１溝１８の底部上に成長させる。前記窒化物スペーサ１２２は、前記溝の側壁部が酸化されるのを防止する。
【００３３】
その後、図６に示されるように、前記窒化物スペーサ１２２は、前記下側溝部１２０の側壁部上に酸化物層が存在することなく、前記第１溝の底部上の酸化物層１２４と、前記第１溝１８の側壁部上の酸化物層２２を残して、エッチングにより除去される。
【００３４】
次に、等方性エッチングが行われる。前記第１溝の底部上の酸化物層１２４は、前記底部がエッチングされていないことを意味し、同様に、前記酸化物スペーサ２２は、第１溝１８の側壁部を保護している。このように、前記等方性エッチングは、前記第２溝１２０の保護されていない側壁部から延在し、垂直範囲よりも大きい横方向範囲を有する空洞２６を形成する。図７で見ることができるように、各溝の下方の空洞２６がつながって、前記半導体デバイスの表面を絶縁するまで、前記等方性エッチングが行われる。
【００３５】
第１実施形態では、処理は前記溝を充填し続ける。しかしなから、前記空洞２６は、酸化物層１２４を設けることなく製造されたものよりも、同じ横方向範囲に対して、小さな容積を有するため、前記溝および／または空洞は、より充填されやすい。
【００３６】
前記半導体本体２０は、この実施形態では、以下で説明されるように、前記空洞から、長手方向に間隔を置いた領域によって支持されている。
【００３７】
次に、図８に示されるように、前記空洞２６の壁部は酸化されて、前記空洞内に絶縁酸化物層２８を形成する。前記酸化物層２８は、前記第１溝の側壁部上における酸化物層２２とほぼ同じ空洞内厚さを有する。
【００３８】
その後、図８に示されるように、ドープされた導電性多結晶シリコンが、前記空洞内に堆積されて、前記半導体２０の下方に、下側フィールド板３２を形成する。
【００３９】
その後、前記溝は導体３４で充填される。
【００４０】
変形例では、前記空洞２６は、導体で充填されて、下側フィールド板３２を形成するが、前記第１溝１８は、導体ではなく絶縁体で充填される。これは、前記第１実施形態のように、前記溝および空洞を多結晶シリコンで充填し、その後、前記第１溝１８の深さまで、前記多結晶シリコンをエッチングにより除去することによって達成される。
【００４１】
本発明はまた、前記空洞が導体ではなく絶縁体で充填される構成に関するものである。前記空洞は、例えば酸化物の堆積もしくは成長によって、または、当業者によく知られているであろう他の方法によって充填されることができる。特に、前記方法は、前記空洞を、二酸化シリコンよりも大きい誘電率ｋ値を有する材料で少なくとも部分的に充填することを含むことができる。
【００４２】
その後、半導体構成部品、この例ではＦＥＴｓは、当業者に知られた処理工程を用いて形成される。この実施形態では、前記空洞の酸化工程の後に前記半導体構成部品を形成することが好ましい。前記酸化を行うための条件は、前記半導体構成部品中へのあらゆるインプラントの拡散を生じさせるであろうからである。
【００４３】
高耐圧ＭＯＳＦＥＴは、図９の実施形態を参照して説明される方法を用いて製造されることができる。高耐圧ＭＯＳＦＥＴは、図９に示される。
【００４４】
ｎ＋ソース拡散領域１３２は、ｎ＋ドレイン拡散領域１３４のように設けられる。ｐ−型ボディ拡散領域１３６は、ｐ＋型ボディコンタクト１３８を有する。ソースコンタクト１４０は、前記ソース拡散領域１３２および前記ボディコンタクト１３８と接触している。ドレインコンタクト１４２は、前記ドレイン拡散領域１３４と接触している。ゲート１４４は、前記ボディ拡散領域１３６の上方に薄くあり、かつ、ドリフト領域１４８の上方でより厚い領域を有するゲート絶縁領域１４６によって前記半導体から分離される。前記ドレイン拡散領域１３４が中央にあり、前記ソース拡散領域１３２が外側にあることに留意すべきである。
【００４５】
図９の前記ＭＯＳＦＥＴ特有の特徴は、この実施形態では充填されない前記ＭＯＳＦＥＴの下方の空洞１３０であることに留意すべきである。
【００４６】
前記空洞の存在は、それ以外は同様の特性を有するシリコン・オン・インシュレータ（SOI）デバイスに対して存在する表面電界緩和（ＲＥＳＵＲＦ）条件において、実質的により高い破壊電圧を与える。例えば、１μｍの厚い酸化物からなる層の代わりに、１μｍの太い空洞設け、それ以外は同様の性質とすると、計算では、酸化物上の前記デバイスに対する破壊電圧は１０７Ｖであるのに対して、空洞上の前記デバイスに対する破壊電圧は３７０Ｖとなる。
【００４７】
前記空洞は、以下の通り、図１〜図８の方法を用いてエッチングすることができる。
【００４８】
図１０および図１１の構成では、前記空洞は、中央にある前記ドレイン拡散領域１３４で、第１溝１８を用いてエッチングされる。（図１１で実線を用いて示される）前記空洞１３０は、（図１１で点線を用いて示される）前記ソース拡散領域１３２の下方の範囲までは、ドリフト領域１４８の下方を外側に向かってエッチングされる。
【００４９】
図１２は、空洞２６が両ソース拡散領域１３２の外側から内側へエッチングされる場合の代案の構成を示す。前記デバイス全体の下方に空洞を作り出すため、両エッチングがドレイン拡散領域１３４の下方で出合うまで、前記空洞２６は、両側からエッチングされる。
【００５０】
簡単にするため、図１０〜図１２は、前記ゲート１４４を示すだけで、図９の完全なデバイス構造を示していないが、前記完全な構造は、これらデバイスに存在する。
【００５１】
これらデバイス内にエッチングされる前記第１溝１８の深さは、前記ドリフト領域（層）１４８の厚さを決定し、かつ、前記第２溝１２０の太さは、前記空洞の太さを決定する。
【００５２】
前記空洞が絶縁される場合でも、前記溝内での導体の使用は、利益をもたらし、特に、前記溝内の導体が、表面電界緩和効果を与えるフィールド板として作用することができる場合は、なおさらである。
【００５３】
これらの技術を用いて、極めて効果的なＲＥＳＵＲＦ型デバイスは用いられることができる。
【００５４】
前記製造される装置は、改良された動作のため、空洞の上方のフィールド板を用いる高耐圧デバイスとして作動させることができる。
【００５５】
当業者は、これらのアプローチを組み合わせることができ、ｎ型およびｐ型領域を入れ替えることができ、そして、特に記載された材料を、種々の材料に置き換えることができるということを理解するであろう。
【００５６】
特に、図９〜図１２の構成は、空洞を充填して用いられることができ、かつ、これら図面に関連して記載された構成の代わりに、空洞を充填しないで、図１〜図８の構成を用いることもできる。
【００５７】
本開示から、他の変形および変更は、当業者にとって明らかであろう。このような変形および変更は、半導体デバイスの、設計、製造および使用において、すでに知られ、かつ、ここで説明される特徴に加えて、または、これら特徴の代わりに用いられることができる、均等物および他の特徴を含むことができる。本出願において、特許請求の範囲は、特徴の特定の組み合わせに対して明確に示してきたけれども、本開示の範囲が、それが本発明と同じ技術的課題のいずれかまたは全てを軽減するのであるにせよ、ここで明示的にまたは暗示的に開示される、いずれかの新規な特徴若しくはすべての特徴の新規な組み合わせまたはこれらいずれかの一般化をも含むということは理解されるべきである。出願人らは、ここに、新規な特許請求の範囲は、本出願、または、そこから派生するすべてのさらなる出願の遂行中、あらゆるこのような特徴および／またはこのような特徴の組み合わせに対して系統立てて説明されることができるということを通知する。
【００５８】
シリコンを用いる必要はないが、本発明は、他のＩＶ、ＩＩＩ−ＶまたはＩＩ−ＶＩ族半導体、および、実際にはその他の半導体材料にも適用することができる。
【図面の簡単な説明】
【００５９】
【図１】図１は、本発明の第１実施形態に従う半導体デバイスの製造における一の工程を示す。
【図２】図２は、本発明の第１実施形態に従う半導体デバイスの製造における別の工程を示す。
【図３】図３は、本発明の第１実施形態に従う半導体デバイスの製造における他の工程を示す。
【図４】図４は、本発明の第１実施形態に従う半導体デバイスの製造における他の工程を示す。
【図５】図５は、本発明の第１実施形態に従う半導体デバイスの製造における他の工程を示す。
【図６】図６は、本発明の第１実施形態に従う半導体デバイスの製造における他の工程を示す。
【図７】図７は、本発明の第１実施形態に従う半導体デバイスの製造における他の工程を示す。
【図８】図８は、本発明の第１実施形態に従う半導体デバイスの製造における他の工程を示す。
【図９】図９は、本発明に従うデバイスのさらなる実施形態を示す。
【図１０】図１０は、図９に従うデバイスを製造する一の方法を示す断面図である。
【図１１】図１１は、図９に従うデバイスを製造する一の方法を示す平面図である。
【図１２】図１２は、図９に従うデバイスを製造する別の方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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2008536329.tif 000016