【事件の表示】
　特許第３０６１３２１号「結晶改善された化合物半導体デバイスの製造方法」の請求項１１ないし１５に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　訂正を認める。
　特許第３０６１３２１号の請求項１１ないし１４に係る特許を維持する。
【理　由】
１．手続の経緯
　本件は、平成４年３月２６日に出願され、平成１２年４月２８日に特許権の設定登録がなされたが、請求項１１ないし１５に係る特許について山本直子より特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成１３年６月４日に訂正請求がなされたものである。
２．訂正の適否についての判断
（１）訂正の内容
ａ．明細書の特許請求の範囲の請求項１１を「基板上に形成される結晶積層膜が周期律表に基づいた複数の族の異なる材料により形成され且つ結晶成長温度が５００°Ｃ以下で該結晶積層膜が作製される化合物半導体デバイスの製造方法において、前記化合物半導体デバイスは、前記結晶積層膜中に活性層を含む半導体レーザから成り、該半導体レーザをレーザ発振させない状態で前記結晶積層膜に電流を流すことで結晶改善されたことを特徴とする結晶改善された化合物半導体デバイスの製造方法。」と訂正する。
ｂ．明細書の特許請求の範囲の請求項１４を「前記結晶積層膜が、飛来分子数の比（蒸気圧の高い族の飛来分子数を蒸気圧の低い族の飛来分子数で割った値）が２．５以下で作製されたことを特徴とする請求項１１記載の化合物半導体デバイスの製造方法。」と訂正する。
ｃ．明細書の特許請求の範囲の請求項１５を削除する。
ｄ．明細書の段落【００２９】を「上記目的を達成する本発明の要旨は、基板上に形成される結晶積層膜が周期律表に基づいた複数の族の異なる材料により形成され且つ結晶成長温度が５００°Ｃ以下で結晶積層膜が作製される化合物半導体デバイスの結晶改善方法において、前記化合物半導体デバイスは、前記結晶積層膜中に活性層を含む半導体レーザから成り、該半導体レーザをレーザ発振させない状態で前記結晶積層膜に電流を流すことで発光効率等を改善する結晶改善方法にある。」と訂正する。
ｅ．明細書の段落【００３０】を「より具体的には、前記化合物半導体は少なくともＩＩＩ族とＶ族とを含んだり、還元雰囲気は水素を含む雰囲気であったり、半導体膜をＶ族とＩＩＩ族との飛来分子数のフラックス比（蒸気圧の高いＶ族の飛来分子数を蒸気圧の低いＩＩＩ族の飛来分子数で割った値）を２．５以下に保って成長させたり、真空蒸着が分子線エピタキシャル成長法によるものであったり、熱処理の雰囲気が水素１００％に保たれていたり、熱処理温度が５００°Ｃから８００°Ｃの範囲であったり、熱処理の時間が１０分から１２０分の範囲であったり、半導体膜が少なくとも砒素とガリウムとを含んでいたり、半導体膜がアルミニウムを含んでいたり、前記結晶積層膜に成長温度より低い温度において電流を流すことで結晶改善されたり、前記結晶積層膜が、飛来分子数のフラックス比が２．５以下で作製されたりする。」と訂正する。
（２）訂正の目的の適否、新規事項の有無及び拡張変更の存否
　上記訂正事項ａは、請求項１１に「前記結晶積層膜中に活性層を含む半導体レーザから成り、該半導体レーザをレーザ発振させない状態で前記結晶積層膜に電流を流す」という限定を加えるものであり、特許請求の範囲の減縮を目的とするものである。
　また、この訂正は、特許明細書の段落５６に記載された事項に基づくものであり、実質上特許請求の範囲を拡張し、又は変更するものでもない。
　上記訂正事項ｂは、明細書の発明の詳細な説明内に具体的な説明がなく、その内容が明瞭でない「該結晶積層膜に活性層を含まないと共に該結晶積層膜が活性領域より基板側に形成されたこと」という記載を削除するものであり、明瞭でない記載の釈明に該当する。
　また、この削除後の記載は、明細書又は図面に記載された事項の範囲内のものであり、さらに、この訂正は、実質上特許請求の範囲を拡張し、又は変更するものでもない。
　上記訂正事項ｃは、請求項１５を削除するものであり、特許請求の範囲の減縮を目的とするものであり、また、明細書又は図面に記載した事項の範囲内のものであり、さらに、実質上特許請求の範囲を拡張し、又は変更するものでもない。
　上記訂正事項ｄ及びｅは、それぞれ、上記特許請求の範囲の請求項１１及び１４の訂正に対応するものであり、いずれも明瞭でない記載の釈明に該当し、また、明細書及び図面に記載された事項の範囲内のものであり、さらに、実質上特許請求の範囲を拡張し、又は変更するものでもない。
（３）むすび
　以上のとおりであるから、上記訂正は、特許法第１２０条の４第２項の規定並びに同条第３項で準用する平成６年改正前特許法第１２６条第１項ただし書及び第２項の規定に適合するので、当該訂正を認める。
３．特許異議申立てについての判断
（１）申立ての理由の概要
　申立人山本直子は、甲第１号証（１９９０年秋季第５１回応用物理学会学術講演会講演予稿集９４０頁２７ｐ−Ｒ−７）、甲第２号証（SPIE vol.1219 Laser-Diode Technology and Applications II,1990 pp2-7)及び参考文献（１９８８年秋季第４９回応用物理学会学術講演会講演予稿集８３５頁４Ｐ−ＺＣ−９）を提出して、本件の請求項１１ないし１３及び１５に係る発明は、甲第１号証に記載された発明に基いて当業者が容易に発明できたものであるので、特許法第２９条第２項の規定により特許を受けることができないものであり、また、本件の請求項１４については、明細書の発明の詳細な説明内に具体的な説明がなく、その記載が不備であるので、特許法第３６条第５項に規定する要件を満たしていないから、本件の請求項１１ないし１５に係る特許を取り消すべきであると主張している。
（２）本件発明
　上記の訂正により、本件の請求項１５は削除され、また、本件の請求項１１ないし１４に係る発明は、それぞれ、訂正明細書に記載された次の事項により特定されるものとなった。
「【請求項１１】基板上に形成される結晶積層膜が周期律表に基づいた複数の族の異なる材料により形成され且つ結晶成長温度が５００°Ｃ以下で該結晶積層膜が作製される化合物半導体デバイスの製造方法において、前記化合物半導体デバイスは、前記結晶積層膜中に活性層を含む半導体レーザから成り、該半導体レーザをレーザ発振させない状態で前記結晶積層膜に電流を流すことで結晶改善されたことを特徴とする結晶改善された化合物半導体デバイスの製造方法。
【請求項１２】前記結晶積層膜に成長温度より低い温度において電流を流すことで結晶改善されたことを特徴とする請求項１１記載の化合物半導体デバイスの製造方法。
【請求項１３】前記化合物半導体デバイスがＶ／ＩＩＩ族により形成されたことを特徴とする請求項１１記載の化合物半導体デバイスの製造方法。
【請求項１４】前記結晶積層膜が、飛来分子数の比（蒸気圧の高い族の飛来分子数を蒸気圧の低い族の飛来分子数で割った値）が２．５以下で作製されたことを特徴とする請求項１１記載の化合物半導体デバイスの製造方法。」
（３）判断
　甲第１号証には、ＭＢＥ成長によって作製された結晶積層膜を有する半導体レーザに電流を流し、寿命試験を行うことが記載されているが、甲第１号証においては、第２図に記載されているように寿命試験を光出力ｌｍＷまたは３ｍＷで行っており、つまり、甲第１号証のものは、レーザ発振させた状態で電流を流すものであり、訂正後の本件請求項１１に係る発明（以下、「本件発明」という。）のように「レーザ発振させない状態で結晶積層膜に電流を流す」ものとは異なる。
　甲第２号証には、基板上に結晶積層膜を形成して成る半導体レーザに電流を流し、エージング（寿命試験）を行うことが記載されているが、甲第２号証においては、Ｆｉｇ．１２に記載されているようにエージングを光出力３ｍＷで行っており、つまり、甲第２号証のものも、レーザ発振させた状態で電流を流すものであり、本件発明のように「レーザ発振させない状態で結晶積層膜に電流を流す」ものとは異なる。
　前記参考文献には、基板温度を５１０℃としてＭＢＥ成長によって半導体レーザを作製したことが記載されているが、前記参考文献には、「半導体レーザをレーザ発振させない状態で結晶積層膜に電流を流すことで結晶改善を行う」ことを開示するところは全くない。
　このように、甲第１、２号証及び前記参考文献のいずれにも「半導体レーザをレーザ発振させない状態で結晶積層膜に電流を流すことで結晶改善を行う」ことを開示するところはなく、また、本件発明は、この「レーザ発振させない状態で結晶積層膜に電流を流す」という構成により、本件明細書の第５６段落に記載されるように、端面がレーザ光により劣化することなく半導体レーザの結晶改善を行うことができるという効果を奏するものであるから、本件発明について、甲第１、２号証及び前記参考文献に記載された発明に基いて当業者が容易に発明できたものであるということはできない。
　また、訂正後の請求項１２ないし１４に係る発明は、いずれも訂正後の請求項１１を引用するものであるから、同様の理由により、甲第１、２号証及び前記参考文献に記載された発明に基いて当業者が容易に発明できたものとはいえない。
　また、請求項１４は、上記のとおり訂正されたので、記載不備は解消され、本件請求項１４に係る明細書の記載が平成６年改正前特許法第３６条第４項又は第５項の規定に違反しているとはいえない。
（４）むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件請求項１１ないし１４に係る発明の特許を取り消すことはできない。
　よって、結論のとおり決定する。
【異議決定日】
平成１３年６月２５日（２００１．６．２５）
【訂正の要旨】
　訂正の要旨
ａ．明細書の特許請求の範囲の請求項１１を「基板上に形成される結晶積層膜が周期律表に基づいた複数の族の異なる材料により形成され且つ結晶成長温度が５００°Ｃ以下で該結晶積層膜が作製される化合物半導体デバイスの製造方法において、前記化合物半導体デバイスは、前記結晶積層膜中に活性層を含む半導体レーザから成り、該半導体レーザをレーザ発振させない状態で前記結晶積層膜に電流を流すことで結晶改善されたことを特徴とする結晶改善された化合物半導体デバイスの製造方法。」と訂正する。
ｂ．明細書の特許請求の範囲の請求項１４を「前記結晶積層膜が、飛来分子数の比（蒸気圧の高い族の飛来分子数を蒸気圧の低い族の飛来分子数で割った値）が２．５以下で作製されたことを特徴とする請求項１１記載の化合物半導体デバイスの製造方法。」と訂正する。
ｃ．明細書の特許請求の範囲の請求項１５を削除する。
ｄ．明細書の段落【００２９】を「上記目的を達成する本発明の要旨は、基板上に形成される結晶積層膜が周期律表に基づいた複数の族の異なる材料により形成され且つ結晶成長温度が５００°Ｃ以下で結晶積層膜が作製される化合物半導体デバイスの結晶改善方法において、前記化合物半導体デバイスは、前記結晶積層膜中に活性層を含む半導体レーザから成り、該半導体レーザをレーザ発振させない状態で前記結晶積層膜に電流を流すことで発光効率等を改善する結晶改善方法にある。」と訂正する。
ｅ．明細書の段落【００３０】を「より具体的には、前記化合物半導体は少なくともＩＩＩ族とＶ族とを含んだり、還元雰囲気は水素を含む雰囲気であったり、半導体膜をＶ族とＩＩＩ族との飛来分子数のフラックス比（蒸気圧の高いＶ族の飛来分子数を蒸気圧の低いＩＩＩ族の飛来分子数で割った値）を２．５以下に保って成長させたり、真空蒸着が分子線エピタキシャル成長法によるものであったり、熱処理の雰囲気が水素１００％に保たれていたり、熱処理温度が５００°Ｃから８００°Ｃの範囲であったり、熱処理の時間が１０分から１２０分の範囲であったり、半導体膜が少なくとも砒素とガリウムとを含んでいたり、半導体膜がアルミニウムを含んでいたり、前記結晶積層膜に成長温度より低い温度において電流を流すことで結晶改善されたり、前記結晶積層膜が、飛来分子数のフラックス比が２．５以下で作製されたりする。」と訂正する。
（５４）【発明の名称】
結晶改善された化合物半導体デバイスの製造方法
（５７）【特許請求の範囲】
　【請求項１】　基板温度を５００°Ｃ以下で真空蒸着により化合物半導体を成長させて形成した半導体膜を含む半導体デバイスを、還元雰囲気中で熱処理する工程を含むことを特徴とする結晶改善された化合物半導体デバイスの製造方法。
　【請求項２】　前記化合物半導体は少なくともＩＩＩ族とＶ族とを含むことを特徴とする請求項１記載の化合物半導体デバイスの製造方法。
　【請求項３】　前記還元雰囲気は水素を含む雰囲気であることを特徴とする請求項１記載の化合物半導体デバイスの製造方法。
　【請求項４】　前記半導体膜をＶ族とＩＩＩ族との飛来分子数の比（蒸気圧の高いＶ族の飛来分子数を蒸気圧の低いＩＩＩ族の飛来分子数で割った値）を２．５以下に保って成長させたことを特徴とする請求項１記載の化合物半導体デバイスの製造方法。
　【請求項５】　前記真空蒸着が分子線エピタキシャル成長法によるものであることを特徴とする請求項１記載の化合物半導体デバイスの製造方法。
　【請求項６】　前記熱処理の雰囲気が水素１００％に保たれていることを特徴とする請求項１記載の化合物半導体デバイスの製造方法。
　【請求項７】　前記熱処理温度が５００°Ｃから８００°Ｃの範囲であることを特徴とする請求項１記載の化合物半導体デバイスの製造方法。
　【請求項８】　前記熱処理の時間が１０分から１２０分の範囲であることを特徴とする請求項１記載の化合物半導体デバイスの製造方法。
　【請求項９】　前記半導体膜が少なくとも砒素とガリウムとを含んでいることを特徴とする請求項２記載の化合物半導体デバイスの製造方法。
　【請求項１０】　前記半導体膜がアルミニウムを含んでいることを特徴とする請求項１記載の化合物半導体デバイスの製造方法。
　【請求項１１】基板上に形成される結晶積層膜が周期律表に基づいた複数の族の異なる材料により形成され且つ結晶成長温度が５００°Ｃ以下で該結晶積層膜が作製される化合物半導体デバイスの製造方法において、
前記化合物半導体デバイスは、前記結晶積層膜中に活性層を含む半導体レーザから成り、該半導体レーザをレーザ発振させない状態で前記
　【請求項１２】　前記結晶積層膜に成長温度より低い温度において電流を流すことで結晶改善されたことを特徴とする請求項１１記載の化合物半導体デバイスの製造方法。
　【請求項１３】　前記化合物半導体デバイスがＶ／ＩＩＩ族により形成されたことを特徴とする請求項１１記載の化合物半導体デバイスの製造方法。
　【請求項１４】　前記結晶積層膜が、飛来分子数の比（蒸気圧の高い族の飛来分子数を蒸気圧の低い族の飛来分子数で割った値）が２．５以下で作製
された
【発明の詳細な説明】
　【０００１】
　【産業上の利用分野】
　本発明は、急峻で平坦な化合物半導体ヘテロ界面、特に２枚の平坦な化合物半導体ヘテロ界面からなる量子井戸構造をもつ半導体デバイスの製造方法、基板あるいは基板上に積層形成された結晶積層膜のうちにＧａＡｓ、ＡｌＧａＡｓ、Ｓｉ、ＺｎＳｅなどの層が含まれている半導体デバイスを、例えば、基板温度（結晶成長温度）が５００°Ｃ以下の温度で作製する方法等の、結晶改善された化合物半導体デバイスの製造方法に関する。
　【０００２】
　【従来の技術】
　従来、分子線エピタキシャル成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）により、異種のＩＩＩ−Ｖ族化合物半導体（例えば、ＧａＡｓとＡｌＧａＡｓ）のヘテロ接合を作製する際、ＩＩＩ族（例えば、Ａｌ）分子の供給を制御することで、基板面に対して垂直方向に急峻な組成プロフィールをもつ界面を容易に形成できるということが、広く知られている。
　【０００３】
　この種のＩＩＩ−Ｖ族化合物半導体のＭＢＥ法による結晶成長は、一般に、成長核からの２次元あるいは３次元の成長であり、ヘテロ界面は、ＩＩＩ族分子の供給を制御するシャッタの開閉によって任意のタイミングで形成される。このヘテロ界面では、基板面と平行な面内に少なくとも１原子層のステップがある。周知のように、そのステップの存在は、ＡＩＧａＡｓ／ＧａＡｓの量子井戸構造及びＧａＡｓ／ＡｌＡｓの量子井戸構造からのフォトルミネセンスに複数のピークが現れるが、これらピークのエネルギ間隔が量子井戸の厚さを１原子層だけ変えたときの量子井戸内の束縛エネルギの差と同じであることにより、知られる。例えば、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．２４，１４１７（１９８５）には、ヘテロ界面での結晶成長の一時的な中断によって、界面が平坦になるという報告がある。
　【０００４】
　又、ＭＥＥ（Ｍｉｇｒａｔｉｏｎ　Ｅｎｈａｎｃｅｄ　Ｅｐｉｔａｘｙ）法による結晶成長も知られている。例えば、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．２５，８６８（１９８６）には、ＧａとＡｓとを交互に１原子層ずつ成長させるＭＥＥ法によって、結晶性及び界面平坦性に優れた結晶が得られるという報告がある。
　【０００５】
　また、以下の如き技術も知られている。
　まず第１に、従来より分子線エピタキシャシ成長法（ＭＢＥ）により作製される半導体レーザの閾電流密度は、結晶成長温度（基板温度）が比較的低い領域のときには上昇することが知られている（例えば、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．Ｖｏｌ．３６，ｐ１１８，１９８０，Ｗ．Ｔ．Ｔｓａｎｇ　ｅｔ　ａｌ．）。上記半導体レーザの一例を図１３に示す。
　【０００６】
　図１３において、２０１は基板であるｎ−ＧａＡｓ、２０２はバッファ層である０．５μｍ厚のＳｉドープＧａＡｓ層、２０３は１．５μｍ厚のＳｉドープＡｌ０．３Ｇａ０．７Ａｓ層、２０４は０．１μｍ厚のアンドープＧａＡｓからなる活性層、２０５は１．５μｍ厚のＢｅドープＡｌ０．３Ｇａ０．７Ａｓ層、２０６は０．５μｍ厚のコンタクト層であるＢｅドープＧａＡｓ層、２０７はコンタクト層２０６上に蒸着されたＣｒ／Ａｕ合金電極、２０８は基板２０１を１００μｍ程度まで薄くした後に基板２０１裏面に蒸着されたＡｕＧｅ／Ｎｉ／Ａｕ電極である。図１４に示すように、上記積層構造の半導体レーザでは、閾電流密度Ｊｔｈ（ｋＡ／ｃｍ２）が基板温度（°Ｃ）に依存する。例えば、ストライプ幅１００μｍで３００μｍキャビティ長のレーザでは、基板温度６５°Ｃ付近で閾電流密度Ｊｔｈが小さくなる、つまりレーザとしての特性が向上する。一方、基板温度３００°Ｃ付近では、閾電流密度Ｊｔｈが１４ｋＡ／ｃｍ２以上に上昇し、半導体レーザとして使える限界値約３ｋＡ／ｃｍ２を遥かに越える。つまり、低温領域ではレーザとしての特性が劣化することが判る。
　【０００７】
　ところで、近年、光デバイスと電気・電子デバイスとの集積回路（ＯＥＩＣ）が、信頼性向上、作製コスト低減、小型化などの実現にとって重要な技術として注目されている（例えば、Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ２（２），２５９，１９８４；Ｖｅｒｙ　ｌｏｗ　ｔｈｒｅｓｈｏｌｄｃｕｒｒｅｎｔ　ＧａＡｓ−ＡｌＧａＡｓ　ＧＲＩＮ−ＳＣＨ　ｌａｓｅｒｓ　ｇｒｏｗｎ　ｂｙ　ＭＢＥ　ｆｏｒ　ＯＥＩＣａｐｐｌｉｃａｔｉｏｎｓ）。このＯＥＩＣの作製については、光デバイスと電気・電子デバイスとの結晶成長温度（基板温度）の違いに伴う問題がある。例えば、基板温度が適正温度より高いと、電子デバイスの構成元素及び不純物の相互拡散が生じて、理想的ドーピングプロファイル（分布）や理想構造の作製が困難なのである。詳言すれば、光デバイスは通常６００°Ｃ以上で作製される（今日では７００°Ｃ程度でも作製される）が、電子デバイスでは５００°Ｃ前後で作製されるので、ＯＥＩＣの作製に際しては、光デバイスと電子デバイスとの適正基板温度の差が２００°Ｃにもなるという問題があった。そのために光デバイスの作製後に電子デバイスを作製しなければならず、構造の異なる複数のエピタキシャル成長を行う場合、作製工程の順調な進行にとって大きな障害となっていた。
　【０００８】
　図１５に、上記のように構造の異なる複数のデバイスを集積化するときのエピタキシャル成長の一例として、ＳｎドープＧａＡｓの拡散を示す。この拡散例では、既に成長温度が５５０°Ｃのときの拡散層深さと不純物濃度との相関特性（図に一点鎖線１８３で示した）が、理想的ドーピング形状（図に実線１８２で示した）から大きくかい離している。
　【０００９】
　以上の様に、低温成長は半導体プロセスの中で非常に重要な技術であり、特に、光デバイスの中心となる半導体レーザの低温成長は光デバイス、電気デバイスの集積化にとって重要となる。
　【００１０】
　第２に、従来より、格子不整合のあるヘテロ接合の関連で最近特に注目を集めているものとして、基板とは異なる物質を成長させるヘテロエピタキシャル成長が知られている。例えば、Ｓｉ基板上にＧａＡｓなどＩＩＩ−Ｖ族化合物半導体の薄膜を成長させてヘテロ接合を作製することが知られている。Ｓｉ基板上にＧａＡｓなどの薄膜を成長させることができるならば、大面積で安価な基板が得られる。従って、例えば、高効率太陽電池の作製、ＳｉとＧａＡｓとのモノシリック化によるＯＥＩＣの実現、大面積基板上に高速のＧａＡｓ・ＩＣやＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）・ＩＣの作製、パワーデバイスや半導体レーザの放熱改善（ＳｉはＧａＡｓより熱伝導率が大きいので放熱が促進される）など、技術発展の道が開ける。
　【００１１】
　ところで、ＳｉとＧａＡｓとでは４％の格子不整合があり且つ熱膨張係数が異なるために、従来の結晶成長法では上記ヘテロ接合の作製は困難であった。そのため、上記の格子不整合を緩和する方法が提案されている。例えば、Ｇｅを中間層としてＧａＡ３／Ｇｅ／Ｓｉの構造を作製する方法、Ｓｉ基板を高温で清浄化した後に低温でアモルファス状の薄いＧａＡｓを成長させ、続いて成長温度を通常温度に上げてＧａＡｓを成長させる二段階成長法（ＧａＡｓ／ＧａＡｓ−ＡｌＧａＡｓ超格子／Ｓｉの構造を作製）、中間層に歪超格子を用いる方法（ＡｌＧａＡｓ／超格子／Ｓｉの構造を作製）などが知られている。これらの方法では、結晶成長法としてはＭＢＥ又は有機金属気相成長法（ＭＯＣＶＤ）を採用しており、何れもＧａＡｓの単結晶が得られている。このようにして作製されたＳｉ基板上のＧａＡｓを用いて、電界効果トランジスタ（ＦＥＴ）、太陽電池、半導体レーザなど各種デバイスが試作されている。又、ＧａＡｓ基板上に作製されたものに比して特性は劣るものの、Ｓｉ基板上にＧａＡｓ／ＡｌＧａＡｓダブルヘテロ接合のレーザを作製し、室温で発振させることができたとの報告もされている。
　【００１２】
　その一例を、図１６に示す。図示するように、常圧ＭＯＣＶＤ装置が用いられ、（１００）２度ｏｆｆのｎ形Ｓｉ基板１７１を使い、Ｓｉ基板１７１上にＧａＰ層１７２を９００°Ｃで０．１μｍだけ形成し、ＧａＰ／ＧａＡｓＰ歪超格子（２０ｎｍ／２０ｎｍ×５）１７３を７５０°Ｃで形成し、更にＧａＡｓＰ／ＧａＡｓ歪超格子（２０ｎｍ／２０ｎｍ×５）１７３を形成する。この超格子（ＳＬＳ）１７３の上に、ｎ−ＧａＡｓ１７４（厚さ２μｍ、不純物濃度２×１０１８ｃｍ−３）、下部クラッド層であるｎ−ＡｌｘＧａ１−ｘＡｓ１７５（厚さ０．０８μｍ）、活性層であるアンドープＧａＡｓ１７６（厚さ０．０８μｍ）、上部クラッド層であるｐ−ＡｌｘＧａ１−ｘＡｓ１７７（厚さ０．６５μｍ，不純物濃度１．３×１０１８ｃｍ−３）、ｐ−ＧａＡｓ１７８（厚さ０．６５μｍ，１．３×１０１８ｃｍ−３）の順に成長させる。この積層構造の最上層（ｐ側）に電極としてＡｕＺｎ／Ａｕ１８０、最下層（ｎ側）にＡｕＧｅ／Ａｕ１８１を夫々蒸着し、ストライプ幅１０μｍでキャビティ長が約３００μｍの半導体レーザを作製した。
　【００１３】
　図１７に、上記のようにして作製された半導体レーザの特性を示す。図１７（ａ）には従来のＧａＡｓ基板上に作製されたレーザの特性を示し、図１７（ｂ）には上記のＳｉ基板上に作製されたレーザの特性を示す。
　【００１４】
　図示された特性曲線から判るように、ＧａＡｓ基板上のダブルヘテロ接合（ＤＨ）レーザは、ＴＥモードのみで発振するが、Ｓｉ基板上のレーザではＴＥ＋ＴＭモード及びＴＭモードで発振する。この発振モード違いは、ＳｉとＧａＡｓとでは熱膨張係数が異なるために、Ｓｉ基板上に成長したＧａＡｓ層が応力（約１０９ｄｙｎ／ｃｍ２）を受け、軽い正孔準位と重い正孔準位とが分離したことからくると考えられる。
　【００１５】
　このように、Ｓｉ基板上のレーザには優れた特性があるものの、Ｓｉ基板上に成長したＧａＡｓ層は１×１０６／ｃｍ２のエッチピット（ｅｔｃｈ　ｐｉｔ）をもち、レーザの寿命の観点から望ましいエッチピット値（１×１０３／ｃｍ２）よりかなり大きいといった問題や、ＧａＡｓレーザは７００℃の高温成長で作製されるのでＳｉとＧａＡｓとの熱膨張係数の違いから大きなストレスを生じてＴＭモード発振などのレーザ特性に悪影響を与えるといった問題がある。
　【００１６】
　この様に、ＳｉとＧａＡｓの格子定数の違いによるストレスや熱膨張係数の違いによるストレスなどがいまだ完全には改善されておらず、レーザの寿命にも大きな影響を及ぼす上記問題点を解決せずには、Ｓｉ基板上に作製される半導体レーザの実用化は困難と考えられる。
　【００１７】
　第３に、従来より、半導体材料の複合化のための技術が開発されている。例えば、フラットパネル・カラーディスプレイの開発のために、同一基板上に光の三原色に対応した半導体材料を集積化して発光デバイスを作製する技術の検討が行われている。この半導体材料としては、赤色用にＡｌＧａＡｓ、黄色用にＧａＰ、青色用にＺｎＳｅがあり、基板としては一般にＧａＡｓがある。
　【００１８】
　しかし、ＡｌＧａＡｓやＧａＰはＧａＡｓと格子定数が一致しており、これら半導体材料を用いた発光ダイオードや半導体レーザは実用化されているものの、ＺｎＳｅを用いたデバイスは未だ実用化されていない。その技術的理由は、ＺｎＳｅのドーピングが困難であること、ＺｎＳｅとＧａＡｓとでは成長温度が大きく異なることにある。一般に、最適の成長温度は、ＺｎＳｅで２５０°Ｃ〜３５０°ＣではありＧａＡｓでは５００°Ｃ以上である。例えば、ＺｎＳｅ膜の上に良質のＧａＡｓ膜を成長させようとすると、Ｇａ，Ａｓ，Ｚｎ，Ｓｅの相互拡散が生じてＧａＡｓとＺｎＳｅとの界面に電流を妨げるｎ接合及びｐ接合が形成されてしまう。そのため、従来の結晶成長法では、通常ＧａＡｓ基板上に２５０°Ｃ〜３５０°ＣでＺｎＳｅを成長させる。
　【００１９】
　図１８及び図１９に、ＧａＡｓ基板上にＺｎＳｅを成長させる従来の成長法の一例を示す。図１８に示すように、ｎ−ＧａＡｓ基板１５１の上にｎ−ＺｎＳｅ１５２を成長させる。このときの成長温度は３００°Ｃであり順調に結晶成長が進む。ところが、図１８に示すように、成長温度を５００°Ｃに上げｎ−ＺｎＳｅ１５２の上にｎ−ＧａＡｓ１５３を成長させようとすると、ＺｎＳｅ層１５２からｎ−ＧａＡｓ１５３の中へＺｎが拡散してしまう。その結果、ＧａＡｓ１５３の一部がｐ形ＧａＡｓ領域となる。それと同様に、ＧａＡｓ層１５３からＺｎＳｅ１５２中にＧａが拡散しＺｎＳｅ１５２中へＧａが拡散しＺｎＳｅ１５２中にｎ領域が形成されてしまう。つまり、ＧａＡｓ基板とＧａＡｓ層１５３との間にｎｐｎ接合ができてしまう。
　【００２０】
　この様に、ＧａＡｓ基板上にＺｎＳｅ及びＧａＡｓを成長させようとすると、ＺｎＳｅとＧａＡｓとの成長温度の差が大きいためにダイオード特性をもつデバイスができてしまうという難題があって、ＺｎＳｅデバイスの実現にとって大きな障害となっている。或いは、成長温度を上げずに低温でＧａＡｓを成長させようとすると、結晶欠陥が多くなってしまう。
　【００２１】
　又、効率の良い発光デバイスを作製するためには、ＺｎＳｅとバンドギャップが異なる材料が必要となる。その材料として、格子定数の一致するＧａＡｓやＡｌＧａＡｓ系を採用するのが最適である。従って、ＺｎＳｅ層の上に低温成長温度でＧａＡｓなどを成長させる技術の開発が必須である。その技術はＺｎＳｅ層を含む発光デバイスやＧａ，ＺｎＳｅ，ＧａＰなどの集積化、更に一般的に成長温度の低いＩＩ−Ｖ族系の結晶成長の重要技術となるものである。
　【００２２】
　【発明が解決しようとしている課題】
　しかし、界面平坦化のための前記成長中断法には、１原子層を形成するだけのＩＩＩ族原子が供給されたと同時に結晶成長を中断する必要があり、中断のタイミングがわずかでもずれると、１原子層のステップ差をもつ島の径をエキシトン半径以上に大きくすることはできるものの、島は必ず残るといった問題があった。その一例を、実施例との比較で示す図２（ｂ）に示す。
　【００２３】
　また、結晶性及び界面平坦性に優れた結晶を得る前記ＭＥＥ法には、結晶成長の速度がきわめて遅いために大量生産には適さないという問題があった。
　【００２４】
　また、上で述べた低温成長した半導体膜は結晶欠陥が比較的多く、通常の成長温度において成長した膜に比べて劣ることも問題である。
　【００２５】
　そこで、本発明は、低温成長で、基板材料と異なる材料の結晶積層膜を、相互拡散をなくし熱膨張係数の違いによるストレスを抑える様に高品質で作製するための結晶改善された化合物半導体デバイスの製造方法を提供することを目的とする。
　【００２６】
　また、本発明は、結晶性及び界面平坦性に優れた半導体デバイスを低温成長下で製造する方法を提供することを目的とする。
　【００２７】
　本発明の背景としては、まず第１に、低温成長は半導体プロセスのなかで重要な技術であり、特に光デバイスの中心である半導体レーザを低温成長で作製する技術は重要であって、その技術開発は光デバイスと電子デバイスとを集積化する上で極めて重要な課題である。第２に、格子不整合や熱膨張係数の違いによるストレスを改善して、Ｓｉ基板上に高品質の化合物半導体を作製するための結晶改善法の開発も重要な課題である。この本発明の結晶改善法により、良質な半導体レーザの実現が展望されるのである。第３に、発光デバイスの分野ではＺｎＳｅを用いたデバイスの開発が求められており、又効率の良い発光デバイスの作製には、格子定数の一致するＧａＡｓやＡｌＧａＡｓ系が最適であることから、ＺｎＳｅ層の上に低温成長でＧａＡｓなどを成長させる技術の開発が求められている。更に、結晶性及び界面平坦性に優れたエピタキシャル膜を含む半導体デバイスの製造も求められている。本発明はこれらの課題を解決するものである。
　【００２８】
　【課題を解決するための手段】
　上記目的を達成する本発明の要旨は、例えば、少なくともＩＩＩ族とＶ族とを含む化合物半導体を、基板温度を５００°Ｃ以下で真空蒸着により成長させて形成した半導体膜を含む半導体デバイスを、水素などを含む還元雰囲気中で熱処理する工程を含む化合物半導体デバイスの製造方法にある。
　【００２９】
　上記目的を達成する本発明の要旨は、基板上に形成される結晶積層膜が周期律表に基づいた複数の族の異なる材料により形成され且つ結晶成長温度が５００°Ｃ以下で結晶積層膜が作製される化合物半導体デバイスの結晶改善方法において、
前記化合物半導体デバイスは、前記結晶積層膜中に活性層を含む半導体レーザから成り、該半導体レーザをレーザ発振させない状態で前記
　【００３０】
　より具体的には、前記化合物半導体は少なくともＩＩＩ族とＶ族とを含んだり、還元雰囲気は水素を含む雰囲気であったり、半導体膜をＶ族とＩＩＩ族との飛来分子数のフラックス比（蒸気圧の高いＶ族の飛来分子数を蒸気圧の低いＩＩＩ族の飛来分子数で割った値）を２．５以下に保って成長させたり、真空蒸着が分子線エピタキシャル成長法によるものであったり、熱処理の雰囲気が水素１００％に保たれていたり、熱処理温度が５００°Ｃから８００°Ｃの範囲であったり、熱処理の時間が１０分から１２０分の範囲であったり、半導体膜が少なくとも砒素とガリウムとを含んでいたり、半導体膜がアルミニウムを含んでいたり、前記結晶積層膜に成長温度より低い温度において電流を流すことで結晶改善されたり、前記結晶積層膜が、飛来分子数のフラックス比が２．５以下で作製
されたり
　【００３１】
　【作用】
　上記構成の本発明によれば、化合物半導体ヘテロ界面の成長時の基板温度を５００°Ｃ以下とし、１原子層のステップ差をもつ島の径を小さくすることで、量子井戸内のエキシトン又は界面近傍のキャリアにとって実効的に平坦な界面を作製する。続いて、熱処理によって、低温成長に起因する結晶欠陥から回復できるが、その結果、結晶性及び界面平坦性に優れたエピタキシャル膜を含む半導体デバイスが製造される。
　【００３２】
　具体的には、基板温度を５００℃以下として、真空中で、例えばＭＢＥ法に代表される蒸着法で膜を形成する第１の工程において、Ｖ族とＩＩＩ族との飛来分子数の比を２．５以下（好ましくは、２以下）に保って成長させると、高品質の結晶成長が得られる（詳しくは、特願平２−３１３４３８の明細書を参照）。この結晶成長の際、１原子層のステップ差をもつ島の径が小さくなり、量子井戸内のエキシトン又は界面近傍のキャリアにとって実効的に平坦な界面が作製される。
　【００３３】
　続いて、還元雰囲気中で成長時の基板温度以上に昇温すると、結晶欠陥から回復できる。尚、このとき、熱処理温度が高すぎたり処理時間が長すぎたりすると、量子井戸構造が崩れたり、ドーパンドが拡散したり、表面からＡｓ原子が離脱したりするなどの副作用を起こすが、水素中で５００℃〜８００℃の熱処理を１０分〜１２０分の間行ったときには、副作用は起きないか、又は無視できるほど小さい。
　【００３４】
　また、低温にて成長した半導体膜に、電流を通電することにより結晶中の欠陥を低減できる。
　【００３５】
　【実施例】
　図１は、本発明を適用したＩＩＩ−Ｖ族化合物半導体デバイスの製造工程の第１の実施例についての説明図であり、実効的に平坦な界面をもつＧａＡｓ／ＡｌＧａＡｓの量子井戸を製造する工程を示している。図２は、本実施例の量子井戸の構造（図２（ａ））を従来例（図２（ｂ））との比較において示す説明図である。
　【００３６】
　図３に示すように、ｎ−ＧａＡｓ基板１１の上にアンドープＧａＡｓのバッファ層１２が０．５μｍ、そのバッファ層１２の上にＡｌ０．３Ｇａ０．７Ａｓのバリア層１３が１．５μｍ、そのバリア層１３の上にアンドープＧａＡｓの量子井戸層１４が８ｎｍ、夫々形成されている。更に、量子井戸層１４の上には、アンドープＡｌ０．３Ｇａ０．７Ａｓのバリア層１５がＬ１．５μｍ、その上にはアンドープＧａＡｓのキャップ層１６が０．２μｍ、夫々形成されている。
　【００３７】
　本実施例では、まず、ＭＢＥ法で基板温度を４００°Ｃとして、Ｖ族／ＩＩＩ族のフラックス比γ（蒸気圧の高いＶ族の飛来分子数を蒸気圧の低いＩＩＩ族の飛来分子数で割った値）をＡｌ０．３Ｇａ０．７Ａｓ層に対してγ＝１．１となるように定めると、ＧａＡｓの量子井戸層１４に対してはγ＝１．５７となる（図１の工程１参照）。このようにして製造された量子井戸１４を、５１４．５ｎｍの波長をもつＡｒレーザで励起して、７７Ｋでのフォトルミネセンスを観測する。すると、半値幅は３．５ｍｅＶであり、熱エネルギ（６．６ｍｅＶ）よりも狭く、平坦な界面が形成されたことが判る。又、発光強度を高温の基板温度（６２５°Ｃ）で成長したものと比較すると、その１／８程度であって低温成長に起因した非発光再結合中心を多数含んでいることが判る。
　【００３８】
　続いて、１気圧の水素フロー中で７００°Ｃの熱処理を０．５時間行うと（図１の工程２参照）、結晶欠陥がアニールされて非発光再結合中心が減少する。即ち、発光強度は８倍となり高温成長と同程度となる。このとき、量子井戸界面の急峻性は失われないと共にフォトルミネセンスの半値幅は変わらない。
　【００３９】
　尚、本実施例では、熱処理の際にはＡｓ圧を調整するために、他のＡｓ源としてＧａＡｓウェハを用いてフェーストゥフェース（Ｆａｃｅ　ｔｏ　ｆａｃｅ）の配置を行ったが、キャップ材は特に必要としない。又、他のＡｓ源を用いずキャップレスの状態で熱処理を行ってもよい。
　【００４０】
　次に、本発明の第２実施例について説明する。
　図４は平坦な量子井戸を有する半導体レーザ（ＧＲＩＮ−ＳＣＨ−ＳＱＷレーザダイオード）を製造する工程の説明図、図５は半導体レーザの構造の説明図である。
　【００４１】
　図５に示すように、ｎ−ＧａＡｓ基板２１の上に、ＳドープＧａＡｓのバッファ層２２が０．５μｍ、そのバッファ層２２の上に、ＳｉドープＧａＡｓ１０ｎｍ及びＳｉドープＡｌ０．５Ｇａ０．５Ａｓ４ｎｍの繰り返し各１０層ずつからなる多重量子井戸（ＭＱＷ）バッファ層２３が、そのＭＱＷバッファ層２３の上にＳｉドープＡｌ０．５Ｇａ０．５Ａｓクラッド層２４が１．５μｍ、夫々形成されている。
　【００４２】
　更に、クラッド層２４の上には、２０００Å厚の光閉じ込め領域であるＳｉドープＡｌｙＧａ１−ｙＡｓ２５が形成され、そのＡｌの含有率ｙは０．５からなだらかに変化し、活性層２６の近くでは０．３に低下する。
　【００４３】
　活性層である単一量子井戸（ＳＱＷ）２６は、アンドープＡｌ０．３Ｇａ０．７Ａｓ１０ｎｍのバリア層と、アンドープＧａＡｓ６ｎｍの井戸層と、アンドープＡｌ０．３Ｇａ０．７Ａｓ１０ｎｍのバリア層とからなる。この単一量子井戸２６の上に、上部の光閉じ込め領域であるＢｅドープＡｌｚＧａ１−ｚＡｓ２７が２０００Å形成される。このときのＡｌ含有率ｚもなだらかに変化し、下部の光閉じ込め層２５とは対照的に、０．３から０．５へと上昇する。更に、この上部の光閉じ込め層２７の上に、ＢｅドープＡｌ０．５Ｇａ０．５Ａｓクラッド層２８が１．５μｍ形成され、その上にＢｅドープＧａＡｓのキャップ層２９が０．５μｍ形成される。
　【００４４】
　本実施例では、まずＭＢＥ法で基板温度を４２５°Ｃとして、Ｖ族／ＩＩＩ族のフラックス比をＡｌ０．５Ｇａ０．５Ａｓ層に対してγ＝１．１となるようにして成膜した（図４の工程１参照）。活性層２６のＧａＡｓ層が成長するときのＶ族／ＩＩＩ族フラックス比は、２．２となる。続いて、成膜したレーザウェハを１気圧の水素フロー中におき、７００°Ｃの熱処理を１時間行った（図４の工程２参照）。その結果、結晶欠陥からの回復の効果は、レーザの発振閾電流密度の変化に現れた。例えば、１００μｍ幅、共振器長４００μｍのブロード・エリア・ストライプ・レーザに加工したものでは、熱処理前の発振閾電流密度１．５ｋＡ／ｃｍ２が、熱処理後には０．５３ｋＡ／ｃｍ２にまで低減した。
　【００４５】
　尚、各層に対するドーピングの有無は、本実施例のプロセス及び結果に影響しない。
　【００４６】
続いて、第３実施例について説明する。図６は高電子移動トランジスタ（ＨＥＭＴ）の構造を表す説明図である。
　【００４７】
　図６において、３１は半絶縁性ＧａＡｓ基板、３２は１μｍ厚の活性層領域となるアンドープＧａＡｓ、３３はスペーサ層である１００ÅのＡｌｘＧａ１−ｘＡｓ、３４は１μｍ厚のＳｉドープＡｌｘＧａ１−ｘＡｓ、３５はソース、３６はゲート、３７はドレイン、３９はアイソレーション、４０は基板３１の上に堆積されたバッファ層のアンドープのＧａＡｓである。　尚、本実施例では、層３３，３４のＡｌ含有率ｘ＝０．２５とした。又、３８は２次元電子ガスである。
　【００４８】
　上記構造のデバイス製造の特徴は、膜成長時のフラックス比γが２．０以下に保たれていることにあり、Ａｓ４（４個の原子がまとまった分子状のもの）圧は１×１０−５Ｔｏｒｒとした。これでＶ族／ＩＩＩ族のフラックス比γは、ＡｌＧａＡｓで１．４、ＧａＡｓで１．９となった。これにより、低温成長であっても良質な化合物半導体結晶が得られた。特に２次元電子ガス３８は、アンドープＧａＡｓの活性層３２とＡｌｘＧａ１−ｘＡｓスペーサ層３３の間の界面付近に存在するが、この界面を実効的に平坦なものとすることができる。
　【００４９】
　このようにして製造されたデバイスを、１気圧の水素フロー中で６００℃の熱処理を１時間行ったところキャリア移動度の大幅な改善がみられた。
　【００５０】
　尚、上記の第１〜第３の実施例では、ＡｌＧａＡｓ系の材料を中心に用いたが、この他に、例えば、ＧａＰ・ＡｌＧａＰ・ＧａＩｎＡｓの組み合わせからなるヘテロ界面としてもよい。これら材料を用いたときにも、上記実施例と同様の効果を奏する。
　【００５１】
　次に、本発明の第４の実施例について図面と共に説明する。図７は本発明が適用された結晶改善法によって作製された単一量子井戸（ＳＱＷ）レーザの断面図である。
　【００５２】
　図示するように、ｎ−ＧａＡｓ基板５１上にＳｉドープＧａＡｓのバッファ層５２が形成され、バッファ層５２の上にＳｉドープＡｌ０．５Ｇａ０．５Ａｓ５３が１．５μｍの厚さに形成されている。更にバッファ層５２の上には、下部光閉じ込め層５４、活性層５５、上部光閉じ込め層５６、ドープＡｌ０．５Ｇａ０．５Ａｓの層５７、キャップ層５８の順に形成・積層されている。
　【００５３】
　下部光閉じ込め領域５４は、２０００オングストローム厚のアンドープＡｌｙＧａ１−ｙＡｓであり、Ａｌの含有率ｙは０．５からグレーディドに変わり活性層５５の近くでは０．３に低下する。活性層５５は、７０オングストローム厚のアンドープＧａＡｓであり、上部光閉じ込め領域５６は２０００オングストロームのアンドープＡｌｚＧａ１−ｚＡｓであり、Ａｌの含有率ｚは、下部光閉じ込め層５４とは反対に活性層５５の近くでの０．３から０．５へと上昇する。層５７は１．５μｍの厚さであり、キャップ層５８は０．５μｍのＢｅドープＧａＡｓである。
　【００５４】
　各層が積層された後に、基板５１を１００μｍ程度に薄くし、ｐ側の電極としてＣｒ／Ａｕ５９を、ｎ側の電極としてＡｕＧｅ／Ｎｉ／Ａｕ６０を、夫々形成し、そして加工してリッジ形導波路をもったＳＱＷレーザを作製した。
　【００５５】
　このように作製されたＳＱＷレーザに、環境温度７０°Ｃの下で電流を流した。図８に、その通電における閾電流密度の時間的変化を示す。図８において、横軸６１は通電時間、縦軸６２はＳＱＷレーザの閾電流（ｍＡ）である。図示するように、閾電流は通電時間が経過するにしたがって低下し、一定時間の後には飽和するという傾向がみられる。通電の結果、ＳＱＷレーザの閾値は、未通電のものに比較して２／３となった。条件によっては１／２となるときもあるが、閾値が安定し一定になると、それ以後は変化しない。
　【００５６】
　尚、ＳＱＷレーザへの通電は、できるだけレーザ発振していない状態で行うことが望ましい。何故なら、レーザ発振させると端面がレーザ光により劣化する可能性があるからである。又、結晶改善はレーザの光出力には影響がなく通電量及び周囲温度に大きく依存しているからである。
　【００５７】
　ここで、結晶改善が通電量及び周囲温度に依存することの一例を示す。図９（ａ）には、供給電流量が一定のときの周囲温度と改善された電流量との関係が、図９（ｂ）には周囲温度が一定のときの供給電流量と改善された電流量との関係が、夫々示されている。図から判るように、周囲温度が高いほど低下する電流量が大きく、又供給電流量が多いほど改善速度が大きく、同じレベルで通電する場合には周囲温度を上げレーザ発振させないで通電したときの方が改善大きく端面劣化も少ない。
　【００５８】
　次に、本発明の第５実施例について説明する。図１０は多重量子井戸（ＭＱＷ）構造を活性層にもつ半導体レーザの断面図である。
　【００５９】
　図において、７１は基板である０．５μｍ厚のｐ−ＧａＡｓ、７２はバッファ層である０．５μｍのＢｅドープＧａＡｓ、７３はクラッド層である１．５μｍ厚のＢｅドープＡｌ０．５Ｇａ０．５Ａｓ、７４は光閉じ込め層である２００ｎｍ厚のＢｅドープＡｌｘＧａ１−ｘＡｓ、７５は活性層であるノンドープＧａＡｓとＡｌ０．３Ｇａ０．７Ａｓとの５層構造である。活性層７５には、更に、上部光閉じ込め層７６、ドープＡｌ０．５Ｇａ０．５Ａｓの層７７、キャップ層７８の順に形成・積層されている。光閉じ込め層７４のＡｌ組成は、クラッド層７３との界面では０．５で活性層７５との界面では０．３に低下している。
　【００６０】
　この活性層７５では、まずノンドープＧａＡｓが６ｎｍ厚の層に形成され、その上にノンドープＡｌ０．３Ｇａ０．７Ａｓが１０ｎｍ厚の層に形成される。続いて、ノンドープＧａＡｓの層とノンドープＡｌ０．３Ｇａ０．７Ａｓの層とが５回積層されて活性層７５が形成される。
　【００６１】
　７６は上部光閉じ込め層である２００ｎｍ厚のＳｉドープＡｌｘＧａ１−ｘＡｓ、７７はクラッド層である１．５μｍ厚のＳｉドープＡｌ０．５Ｇａ０．５Ａｓ、７８はコンタクト層である０．５μｍ厚のＳｉドープＧａＡｓである。クラッド層７７のＡｌ組成は、活性層７５との界面では０．３であり上部クラッド層７７との界面では０．５となる。７９はｎ側電極であるＡｕＧｅ／Ａｕであり、８０はｐ側電極であるＣｒ／Ａｕである。
　【００６２】
　上記構成のＭＱＷレーザにおいても通電による結晶改善の効果がみられる。具体的には、７０°Ｃの周囲温度、１０時間程度の通電によって閾値を２／３程度にすることができた。更に、上記と同様な現象結果が、活性層が０．１μｍ程度の厚さのノーマル・ダブルヘテロ（ＤＨ）構造についても確認され、通電による結晶改善の方法が、低温成長の半導体レーザに適用できることが実証された。
　【００６３】
　尚、本実施例の結晶改善法は、低温成長の発光ダイオードなどにも適用できる。光通信などでは、高速通信の実現にとって半導体デバイスの集積化は重要な技術である。半導体デバイスの集積化工程において、低温成長の技術はプロセスのうえで重要であるが、本実施例の結晶改善法と組み合わせることで、５００°Ｃ以下での低温下で一貫プロセスを実現することができる。更に、最適化を図れば３５０°Ｃ程度の低温下での一貫プロセスが実現できる。
　【００６４】
　このような低温成長技術と本発明の通電による結晶改善法とにより、Ｓｉ基板の上にＡｌＧａＡｓ系のレーザを作製することができる。その作製例について、以下説明する。
　【００６５】
　図１１は、Ｓｉ基板８２の上に基板温度３５°ＣでＳｉドープＧａＡｓ８３を成長させる成長法の説明図である。ＳｉドープＧａＡｓ８３の欠陥密度は１×１０５ｃｍ−２であった。従来のものに比して二桁以上の改善が図られたが、この改善は熱膨張係数などの違いによるストレスが緩和されたことによる。
　【００６６】
　図１２は、第６実施例の半導体レーザの断面図である。この半導体レーザの作製は、上記ストレス緩和法が用いられている。尚、半導体レーザはＳｉ基板の上に作製され、クラッド層のＡｌ含有率は０．５とした。
　【００６７】
　図１２において、９１は（００１）面ｎ形Ｓｉ基板、９２は０．５μｍ厚のＳｉドープＧａＡｓ、９３は２．０μｍ厚のＳｉドープＡｌ０．５Ｇａ０．５Ａｓ、９４は５００オングストローム厚のＳｉドープＡｌｘＧａ１−ｘＡｓの光閉じ込め層（ｘは０．５から０．３に下げる）、９５は７０オングストローム厚のアンドープＧａＡｓの活性層、９６は５００オングストローム厚のＢｅドープＡｌｙＧａ１−ｙＡｓの上部光閉じ込め層（ｙは０．３から０．５に上げる）、９７は１．５μｍ厚のＢｅドープＡｌ０．５Ｇａ０．５Ａｓの上部クラッド層、９８はＢｅドープＧａＡｓのキャップ層、９９はｐ形電極、１００はｎ形電極である。
　【００６８】
　成長法としてはＭＢＥ法を採用し、ＧａＡｓ９５の成長速度を０．７μｍ／ｈ、基板温度を３５０°Ｃ、基板回転速度を１２ｒｐｍとした。各層のフラックス比は２以下に保つようにＡｓ圧を制御した。その結果、閾値電流密度は２ｋＡ／ｃｍ２となった。更に、６０°Ｃの周囲温度の下で１０時間程度通電すると、閾値は１ｋＡ／ｃｍ２に改善された。
　【００６９】
　この例のように、Ｓｉ基板上にＧａＡｓを成長させるときにも通電することにより低温成長でも良質な膜を作製することができる。
　【００７０】
　尚、本実施例では活性層の構造として、ＳＱＷに．限らずＭＱＷ構造や量子効果をもたない厚さ０．１ほどのＧａＡｓなどを用いてもよい。更に、本実施例ではＭＢＥ法を採用したが、半導体デバイスの一部の層をＭＥＥ法（Ｍｉｇｒａｔｉｏｎ　Ｅｎｈａｎｃｅｄ　Ｅｐｉｔａｘｙ）により形成するようにしてもよい（ＭＥＥ法の詳細については、例えばＪａｐａｎｅｓｅ　Ｊｏｕｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　Ｖｏｌ．２８，Ｎｏ．２，Ｆｅｂｒｕａｒｙ，１９８９，ｐｐ．２００−２０９を参照されたい）。
　【００７１】
　ＭＢＥ法では半導体の構成材料の供給は連続であり、ＭＥＥ法ではＧａ，Ａｌ，Ａｓなどの材料毎に又はＩＩＩ族とＶ族とで交互に供給する。ＭＥＥ法ではすべて低温プロセスであって高品質（高結晶化）のＡｌＧａＡｓやＧａＡｓなどが得られるが、材料を交互に供給するので成長速度が遅いという問題があったが、本成長法の低フラックス比成長を組み合わせることで、克服できる。
　【００７２】
　ここで、ＭＥＥ法を部分的に採用した成長法の一例について説明する。第５実施例（図１０）において、ＭＥＥ法で、下部光閉じ込め層のＡｌ０．４Ｇａ０．６Ａｓ７４、ＭＱＷ層７５、上部閉じ込め層のＡｌ０．４Ｇａ０．６Ａｓ７６を成長させる。ＡｌとＧａとを対としＡｓを交互に基板に照射した。組成比はフラックス量によって決定した。本例では、閾電流密度１．５ｋＡ／ｃｍ２が得られ、通電により８００Ａ／ｃｍ２の閾値を得た。
　【００７３】
　尚、他の材料としてはＩＩ−ＶＩ系の材料についても適用できる。例えば、ＺｎＳｅ，ＣｄＴｅなどは低温成長が必要とされる材料であるが、ＧａＡｓ系やＡｌＧａＡｓ系は低温成長のときには結晶の質が落ちるという問題があったが、通電することで良質な結晶を得ることができる。つまり、通電による結晶改善法によって、低温成長材料とＧａＡｓを代表とするＩＩＩ−Ｖ族化合物半導体系との複合化が実現できる。
　【００７４】
　【発明の効果】
　以上詳述したように本発明によれば、化合物半導体ヘテロ界面の成長時の基板温度を５００°Ｃ以下とし、１原子層のステップ差をもつ島の径を小さくする。したがって、量子井戸内のエキシトン又は界面近傍のキャリアにとって実効的に平坦な界面を製作でき、その後の熱処理によって、低温成長に起因する結晶欠陥を回復できるので、結晶性及び界面平坦性に優れた半導体デバイスを製造することができる。
　【００７５】
　また、本発明によれば、低温成長で結晶積層膜を作製すると共に成長した結晶積層膜の中に電流を流すことによって結晶が改善されるので、半導体デバイスの低温一貫プロセスが実現でき、ＺｎＳｅ，ＣｄＴｅを代表とする低温材料との複合化及びＳｉ基板上のＧａＡｓ作製に代表される歪材料系の結晶成長が実現できる。
【図面の簡単な説明】
　【図１】
　本発明の第１実施例の製造工程の説明図である。
　【図２】
　第１実施例の量子井戸の構造を従来例との比較で示す説明図である。
　【図３】
　第１実施例の半導体レーザの構造の説明図である。
　【図４】
　本発明の第２実施例の製造工程の説明図である。
　【図５】
　第２実施例の半導体レーザの構造の説明図である。
　【図６】
　第３実施例であるＨＥＭＴ構造の説明図である。
　【図７】
　本発明の第４実施例の断面図である。
　【図８】
　閾電流密度の時間的変化を表すグラフである。
　【図９】
　通電量、周囲温度、電流変化量の特性の説明図である。
　【図１０】
　本発明の第５実施例のの断面図である。
　【図１１】
　ＳｉドープＧａＡｓの成長法の説明図である。
　【図１２】
　本発明の第６実施例の断面図である。
　【図１３】
　従来成長法で作製された半導体レーザの断面図である。
　【図１４】
　従来成長法で作製されたレーザの特性を表すグラフである。
　【図１５】
　ＳｎドープＧａＡｓの拡散特性を表すグラフである。
　【図１６】
　従来成長法で作製されたダブルヘテロ接合レーザの断面図である。
　【図１７】
　従来成長法で作製されたレーザの特性を表すグラフである。
　【図１８】
　ＧａＡｓ基板上にＺｎＳｅを成長させる従来成長法の説明図である。
　【図１９】
　ＧａＡｓ基板上にＺｎＳｅを成長させる従来成長法の説明図である。
　【符号の説明】
１１，２１，５１　ｎ−ＧａＡｓ基板
１２　アンドープＧａＡｓバッファ層
１３，１５　アンドープＡｌ０．３Ｇａ０．７Ａｓバリア層
１４，２６　アンドープＧａＡｓ量子井戸層
１６　ＧａＡｓキャップ層
２２　ｎ−ＧａＡｓバッファ層
２３　ｎ−ＭＱＷバッファ層
２４　ｎ−Ａｌ０．５Ｇａ０．５Ａｓクラッド層
２５　ｎ−ＡｌｙＧａ１−ｙＡｓ光閉じ込め層
２７　ｐ−ＡｌｚＧａ１−ｚＡｓ光閉じ込め層
２８　ｐ−Ａｌ０．５Ｇａ０．５Ａｓクラッド層
２９　ｐ−ＧａＡｓキャップ層
３１　半絶縁性ＧａＡｓ基板
３２　高純度ＧａＡｓ層
３３　Ａｌ０．２５Ｇａ０．７５Ａｓスペーサ層
３４　Ａｌ０．２５Ｇａ０．７５Ａｓスペーサ層
３５　ソース
３６　ゲート
３７　ドレイン
３８　２次元電子ガス
３９　アイソレーション
５２　ＳｉドープＧａＡｓバッファ層
５３　ＳｉドープＡｌ０．５Ｇａ０．５Ａｓクラッド層
５４　アンドープＡｌｙＧａ１−ｙＡｓ下部光閉じ込め層
５５　アンドープＧａＡｓ活性層
５６　アンドープＡｌｚＧａ１−ｚＡｓ上部光閉じ込め層
５７　ＢｅドープＡｌ０．５Ｇａ０．５Ａｓクラッド層
５８，９８　ＢｅドープＧａＡｓのキャップ層
５９，６０，７９，８０，９９，１００　電極
６１　通電時間
６２　閾電流
７１　ｐ−ＧａＡｓ基板
７２　ＢｅドープＧａＡｓバッファ層
７３　ＢｅドープＡｌ０．５Ｇａ０．５Ａｓクラッド層
７４　ＢｅドープＡｌｘＧａ１−ｘＡｓ光閉じ込め層
７５　アンドープＭＱＷ活性層
７６　ＳｉドープＡｌｘＧａ１−ｘＡｓ光閉じ込め層
７７　ＳｉドープＡｌ０．５Ｇａ０．５Ａｓクラッド層
７８　Ｓｉドープコンタクト層
８２，９１　Ｓｉ基板
８３　ＳｉドープＧａＡｓ層
９２　ＳｉドープＧａＡｓバッファ層
９３　ＳｉドープＡｌ０．５Ｇａ０．５Ａｓクラッド層
９４　ＳｉドープＡｌｘＧａ１−ｘＡｓ光閉じ込め層
９５　アンドープＧａＡｓ活性層
９６　ＢｅドープＡｌｙＧａ１−ｙＡｓ光閉じ込め層
９７　ＢｅドープＡｌ０．５Ｇａ０．５Ａｓクラッド層