(57)【要約】  環境条件によって引き起こされるような可変の遅延の遅延補償を有する回路。補償されるべき回路の遅延パターンに一致する遅延パターンを有する遅延補償素子が、位相同期ループのフィードバック経路内に組み込まれる。遅延補償は、プログラマブル遅延素子として示され、そのプログラマブル遅延素子は、遅延のプログラミングされた値とともに変化する、温度に対する変化率を有する。そのような回路は、自動試験装置のチャネルにおいて用いられる。その遅延素子は、クロック発生回路において用いられる位相同期ループのフィードバック経路内に組み込まれる。その構造は、そのチャネル内にＣＭＯＳ部品が用いられる場合であっても、２５０ピコ秒未満のエッジプレースメント精度を提供する。
2008519286.tif 000002
【特許請求の範囲】
【請求項１】
遅延補償電子システムであって、
ａ）少なくとも１つの環境変数に対する遅延依存性を有する第１の回路と、
ｂ）前記第１の回路と直列に接続され、フィードバック経路を有する第２の回路と、
ｃ）前記フィードバック経路内に接続され、前記第１の回路の遅延依存性に比例する遅延依存性を有する遅延補償素子と、
を備える遅延補償電子システム。
【請求項２】
前記遅延補償素子はプログラマブル遅延回路を含む、請求項１に記載の遅延補償電子システム。
【請求項３】
前記遅延補償素子の前記プログラマブル遅延回路は、前記第１の回路の遅延依存性に相当する、温度に対する遅延の変化率をもたらすための値がプログラミングされる、請求項２に記載の遅延補償電子システム。
【請求項４】
前記第１の回路の遅延依存性は、温度に対する遅延の変化であり、前記遅延補償素子の遅延は、温度に対し対応する遅延の変化を有する、請求項１に記載の遅延補償電子システム。
【請求項５】
前記第２の回路は位相同期ループを含む、請求項４に記載の遅延補償電子システム。
【請求項６】
前記位相同期ループは、電圧制御発振器と、位相検出器と、前記電圧制御発振器及び位相検出器との間にあるフィードバック経路とを備え、前記遅延補償素子は、前記電圧制御発振器と位相検出器との間の経路内に接続される、請求項５に記載の遅延補償電子システム。
【請求項７】
前記第１の回路はＤＤＳ回路を含む、請求項６に記載の遅延補償電子システム。
【請求項８】
前記ＤＤＳ回路はＣＭＯＳデジタル−アナログコンバータを含む、請求項７に記載の遅延補償電子システム。
【請求項９】
前記第１の回路は、温度とともに変化する遅延を有するＣＭＯＳ回路を含む、請求項１に記載の遅延補償電子システム。
【請求項１０】
複数のチャネルを有する自動試験システムであって、各チャネルは、
ａ）温度に応答して第１のパターンで変化する第１の遅延を有する少なくとも１つの第１の回路と、
ｂ）前記少なくとも１つの第１の回路に結合されるフィードバック経路を有する位相同期ループと、
ｃ）温度に応答して前記第１のパターンで変化する遅延を有し、前記フィードバック経路内に接続される遅延素子と、
を備える自動試験システム。
【請求項１１】
前記位相同期ループは２次の位相検出器を含む、請求項１０に記載の自動試験システム。
【請求項１２】
前記少なくとも１つの第１の回路はデジタル−アナログコンバータを含む、請求項１１に記載の自動試験システム。
【請求項１３】
前記各チャネルは、１つのクロック発生器を含み、前記少なくとも１つの第１の回路及び前記位相同期ループはクロック発生器の一部である、請求項１０に記載の自動試験システム。
【請求項１４】
前記各チャネルは較正回路を含む、請求項１０に記載の自動試験システム。
【請求項１５】
前記少なくとも１つの第１の回路はデジタル−アナログコンバータを含む、請求項１０に記載の自動試験システム。
【請求項１６】
前記デジタル−アナログコンバータはＣＭＯＳデジタル−アナログコンバータを含む、請求項１５に記載の自動試験システム。
【請求項１７】
前記遅延素子はプログラマブルＣＭＯＳ遅延素子を含む、請求項１６に記載の自動試験システム。
【請求項１８】
前記遅延素子はプログラマブル遅延素子を含む、請求項１０に記載の自動試験システム。
【請求項１９】
環境条件に応答して第１のパターンで変化する遅延を有する１つ又は複数のサブ回路を有する回路を動作させる方法であって、
ａ）前記回路内のフィードバック経路内に遅延素子を配設し、該遅延素子は、環境条件に応答して前記第１のパターンで変化する遅延を有し、
ｂ）前記回路を動作させる、
ことを含む回路を動作させる方法。
【請求項２０】
前記回路は自動試験システムのチャネル内にある、請求項１９に記載の回路を動作させる方法。
【請求項２１】
前記遅延素子の配設は、
ａ）プログラマブル遅延素子を配設し、
ｂ）前記遅延素子のプログラミングされた遅延値を設定し、
ｃ）前記遅延素子の前記プログラミングされた遅延値が設定された後に、前記テスタチャネル内の固定された遅延を較正する、
ことを含む、請求項２０に記載の回路を動作させる方法。
【請求項２２】
請求項２１に記載の方法を用いて半導体デバイスを製造する方法であって、
前記回路の動作は、その製造中に少なくとも１つの半導体デバイスにおいて試験を実行することを含み、該方法は、前記試験の結果に基づいて、前記製造工程の変更を行うことをさらに含む、請求項２１に記載の半導体デバイスを製造する方法。
【請求項２３】
前記第１のパターンは温度に対する遅延の変化率であり、前記環境条件に応答して前記第１のパターンで変化する遅延を有する前記遅延素子の配設は、前記第１のパターンに一致する、温度に対する遅延の変化率を有する遅延素子を配設することを含む、請求項２２に記載の半導体デバイスを製造する方法。
【請求項２４】
前記遅延素子の配設は、前記第１のパターンに一致する、温度の関数としての遅延の変化を有するように設定される前記遅延を有する可変遅延素子を配設することを含む、請求項１９に記載の回路を動作させる方法。
【請求項２５】
前記回路は、複数のチャネルを有する自動試験システムの１つのチャネルであり、前記方法は、前記チャネル間の固定された遅延の差に対して前記自動試験システムを較正することをさらに含む、請求項２４に記載の回路を動作させる方法。
【請求項２６】
前記１つ又は複数のサブ回路はＤＤＳ回路を含む、請求項１９に記載の回路を動作させる方法。
【請求項２７】
前記回路の動作は、安定したクロック信号を生成することを含む、請求項２６に記載の回路を動作させる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概括的には電子回路に関し、より具体的には、試験及び測定システムのような電子回路内のタイミング精度を改善することに関する。
【背景技術】
【０００２】
半導体デバイスを製造する際に、自動試験装置（「テスタ」と呼ばれることもある）が広く用いられる。テスタは、被試験デバイス（ＤＵＴ）に印加される刺激信号を生成するようにプログラミングすることができる。その後、テスタは、これらの刺激信号への応答を測定することができる。測定された応答を予想される応答と比較することによって、テスタは、そのＤＵＴが適切に動作するか否かを判定することができる。ＤＵＴを正確に試験するために、テスタは、高い信頼性で試験信号を生成し、測定しなければならない。多くの場合に、ＤＵＴに信号が印加される時間、又はＤＵＴにおいて信号が測定される時間は、ＤＵＴを正確に試験する上で重要である。
【０００３】
試験信号が生成又は測定される時間を制御するために、多くのテスタはタイミング発生器を含む。タイミング発生器は、「エッジ」信号を生成する。エッジ信号は、試験信号を駆動又は測定するために回路を起動する。「エッジプレースメント精度」と呼ばれることもある、テスタがエッジを生成することができる精度が、テスタが正確に規定された時間に試験信号を生成又は測定する能力を制限する。したがって、エッジプレースメント精度は多くの場合に、テスタにとって重要な仕様である。テスタが比較的高い周波数において動作している半導体デバイスを試験するように設計される場合には特に、できる限り低いエッジプレースメント精度を有することが望ましい。たとえば、２５０ピコ秒未満のエッジプレースメント精度を有するテスタが望ましいことがある。
【０００４】
図１Ａは、従来技術のテスタ１００のブロック図を示す。テスタ１００はコントローラ１１２を備え、コントローラ１１２は、試験プログラムを実行するか、又は試験結果を解析するようにプログラミングされる汎用コンピュータ又はワークステーションを含むことができる。コントローラ１１２はまた、テスタ１００の内部で用いるためのタイミング信号及び同期信号を生成する回路も備えることができる。コントローラ１１２からの制御信号は、ファンアウト回路１１４を通して複数の機器にルーティングされ、それらの機器はここでは、チャネル１１６1、１１６2、．．．１１６Nとして示される。チャネル１１６1、１１６2、．．．１１６Nはそれぞれ、ダウンストリーム回路１３０を介して、被試験デバイス（ＤＵＴ）１１０に接続される。
【０００５】
種々の半導体デバイスを十分に試験するために必要とされる信号を生成するとともに測定するために、テスタ内で種々のタイプの機器を用いることができる。図１Ａは、デジタル信号を生成するとともに測定する機器の一例を与える。チャネル１１６1を例にとると、そのチャネルはクロック発生器１２０を含むように示される。クロック発生器１２０は、チャネル１１６1内の回路動作のタイミングを制御するデジタルクロックを生成する。
【０００６】
クロック発生器１２０からのクロックは、１つ又は複数のタイミング発生器１２２に与えられる。各タイミング発生器はエッジ信号を出力する。タイミング発生器は、各エッジ信号のタイミングを制御するようにプログラミングされることができる。動作時に、タイミング発生器１２２は、クロック発生器１２０によって生成されたクロックのパルスをカウントし、エッジ信号を生成することができる具体的な時間を特定する。いくつかのタイミング発生器は、特定の数のパルスがカウントされた後に、短時間だけエッジ信号の生成を遅らせる「補間」回路を含む。通常、この遅延は、クロック発生器１２０によって生成されたクロックの数分の１の時間を含む。このようにして、タイミング発生器１２２によって生成される各エッジのタイミングを高い精度で規定することができる。
【０００７】
タイミング発生器１２２からのエッジ信号は、フォーマット回路１２４に与えられる。フォーマット回路１２４は、エッジ信号によって制御される時間において動作するドライバ及びコンパレータを含む。たとえば、フォーマット回路１２４は、第１のエッジ信号に一致する立ち上がりエッジと、第２のエッジ信号に一致する立ち下がりエッジとを有するパルスを出力することができる。同様に、フォーマット回路１２４は、タイミング発生器１２２によって生成されるエッジ信号によって規定される時間に、ＤＵＴ１１０に接続されるリード上の値を読み取ることができる。タイミング発生器１２２及びフォーマット回路１２４は、各チャネルによって実行される具体的な試験及び測定機能をサイクル毎に変更することができるようにプログラミングすることができる。
【０００８】
タイミング発生器１２２によって、エッジ信号が生成される時間を高い精度で規定できるようになるが、そのような精度は、全てのチャネルが同じ時間基準に合わせられる場合に、試験信号の正確なタイミングを生成するにすぎない。複数のチャネルの動作を調整するために、各チャネルは一般的には、較正回路１２６を含む。較正回路１２６は、較正値を格納するメモリを備える。較正値は、較正ルーチン中に求められる。一例として、簡単な較正ルーチンでは、試験信号を同時に生成するように各チャネルをプログラミングすることができる。各チャネルからの信号がＤＵＴ１１０とのインターフェースに達する実際の時間が測定される。測定された時間を用いて、速いチャネル内の信号が遅いチャネルからの信号と同時にＤＵＴ１１０へのインターフェースに到着するようにするために必要とされる、速いチャネル内の遅延量を規定するために用いることができる調整値が計算される。これらの調整値を、速いチャネル内のプログラミングされた時間に対するオフセットとして用いることによって、ＤＵＴ１１０に同時に到着するようにプログラミングされた全てのチャネル１１６1、１１６2、．．．１１６Nからの信号が、同時に到着するはずである。
【０００９】
チャネルが非線形遅延特性を有する場合には、較正回路１２６は、プログラミングされた時間毎に１つずつの、複数の較正値を格納することができる。このようにして、エッジが生成されることがあるプログラミングされた時間毎に較正が行われる。しかしながら、較正回路１２６は一般的に、ただ１組の較正値しか格納しない。これらの較正値は、テスタ１００内の遅延が一定のままである場合に限って、正確なエッジプレースメントを与える。テスタ１００内の回路遅延が変化する場合には、テスタ１００のエッジプレースメント精度は劣化することがある。
【００１０】
本発明者は、クロック発生器１２０のような回路を含む試験システムにおける、或る特定の問題を認識している。クロック発生器１２０は、その遅延が温度に依存する回路を含む。テスタが加熱又は冷却されるのに応じて、異なるチャネル内の遅延が異なる量だけ変化することになり、テスタのエッジプレースメント精度が劣化することになる。
【００１１】
図１Ｂはクロック発生器１２０の一例である。クロック発生器１２０は、直接デジタル合成（ＤＤＳ）回路１５０と、位相同期ループ１５２とを備える。ＤＤＳ回路１５０は周期的な信号を生成し、その周期はデジタル制御によって制御することができる。ＤＤＳ１５０の出力は位相同期ループ１５２に与えられる。位相同期ループ１５２は周波数乗算器としての役割を果たし、ＤＤＳ回路１５０によって出力される信号の周波数の倍数であるクロック信号を生成することができる。
【００１２】
位相同期ループ１５２は、位相検出器１５４と、電圧制御発振器１５６とを備える。電圧制御発振器１５６によって出力される信号の周波数は、位相検出器１５４の出力に比例して変化する。
【００１３】
ＤＤＳ回路１５０の出力は、位相検出器１５４への１つの入力として与えられる。位相検出器１５４は、周波数スケーリング回路１６０の出力を第２の入力として受信する。周波数スケーリング回路１６０は、スケールファクタ（スケール係数）の値だけ、その入力よりも周波数が低い出力信号を生成する。周波数スケーリング回路１６０は、位相同期ループ１５２のフィードバック経路１５８内に存在する。周波数スケーリング回路１６０の入力は、電圧制御発振器１５６に接続される。したがって、周波数スケーリング回路１６０の出力は、電圧制御発振器１５６の出力に同期した信号であるが、スケールファクタの値だけ、周波数は低くなる。
【００１４】
位相検出器１５４は、周波数スケーリング回路１６０の出力を、ＤＤＳ回路１５０の出力と比較する。位相検出器１５４への２つの入力が異なるとき、位相検出器１５４の出力は、電圧制御発振器１５６への制御入力を変更する。周波数スケーリング回路１６０によってスケールダウンされるときに、電圧制御発振器１５６が、ＤＤＳ回路１５０の出力と周波数及び位相が一致する出力信号を生成するまで、位相検出器１５４は、適切に構成されたループにおいて、その出力を調整する。このようにして、位相同期ループ１５２の出力はＤＤＳ回路１５０の出力に追従するが、その出力は、周波数スケーリング回路１６０のスケールファクタの値だけ、ＤＤＳ回路１５０の出力よりも周波数が高い。
【００１５】
一般的に、全てのチャネル１１６1、１１６2、．．．１１６Nは同じ基準クロック、ＲＥＦを受信する。それゆえ、基準クロックが変化しても、チャネル内のイベントの相対的なタイミングは変化しない。ＤＤＳ回路１５０内の多くの部品は、基準クロック、ＲＥＦによってクロックを供給される。しかしながら、ＤＤＳ回路１５０は、温度の影響を受けやすく、基準クロック、ＲＥＦには直接的に関連しない出力値を生成する部品も含んでいる。たとえば、従来のＤＤＳ回路は、デジタル−アナログコンバータを含む。さらに、各チャネルの中の信号経路内にある他の部品が、温度の影響を受けやすいことがある。たとえば、タイミング発生器１２２及びフォーマット回路１２４は、温度の影響を受けやすい部品を含むことがある。これらの部品の温度が変化すると、エッジが生成される相対的なタイミングが変化し、テスタ１００のエッジプレースメント精度が劣化することがある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
いくつかの従来技術の試験システムでは、試験システム内の全ての部品の温度を制御することによって、温度の影響を受けやすい部品の影響が低減されてきた。たとえば、冷却板を電子回路の上方に配置することができる。冷却板は、テスタ内の全ての部品を同じ動作温度に保持するのに役に立つヒートシンクとしての役割を果たす。しかしながら、テスタ内のエッジプレースメント精度を高くすること、さらに一般的には、任意の電子回路内のタイミング精度を高くすることが望ましいであろう。
【課題を解決するための手段】
【００１７】
本発明は、一態様では、遅延補償型電子システムに関し、少なくとも１つの環境変数への遅延依存性を有する第１の回路と、フィードバック経路を有する第２の回路であって、第１の回路と直列に接続される第２の回路と、フィードバック経路内に接続され、第１の回路の遅延依存性に比例する遅延依存性を有する遅延補償素子とを有する。
【００１８】
別の態様では、本発明は、複数のチャネルを有する自動試験システムに関する。各チャネルは、温度に応答して第１のパターンで変化する第１の遅延を有する少なくとも１つの第１の回路と、少なくとも１つの第１の回路に接続されるフィードバック経路を有する位相同期ループと、温度に応答して第１のパターンで変化する遅延を有し、フィードバック経路内に接続される遅延素子とを有する。
【００１９】
さらに別の態様では、本発明は、環境条件に応答して第１のパターンで変化する遅延を有する１つ又は複数のサブ回路を有する回路を動作させる方法に関する。当該方法は、回路内のフィードバック経路内に遅延素子を配設し、この遅延素子は、環境条件に応答して第１のパターンで変化する遅延をし、回路を動作させることを含む。
【００２０】
添付の図面は、一定のスケールで描くことは意図していない。図面では、種々の図に示される同じ、又は概ね同じ部品はそれぞれ、類似の符号によって表される。明確にするために、全ての図面において、全ての部品が参照符号を付されるとは限らない。
【発明を実施するための最良の形態】
【００２１】
本発明は、それを応用する際に、以下の説明において述べられ、図面において示される部品の構成及び配列の細部には限定されない。本発明は、他の実施形態が可能であり、種々の態様で実施又は実行することができる。また、本明細書において用いられる表現及び用語は、説明を目的としており、限定するものと見なすべきではない。本明細書において、「〜を含む」、「〜を備える」又は「〜を有する」、「〜を包含する」、「〜を伴う」及びそれらの変形は、列挙される要素、及びその等価物、更に付加的な要素を包含することを意図している。
【００２２】
後に説明する遅延補償システムはいくつかの利点を提供する。本発明者は、エッジプレースメントが正確でなくなる主な原因が、テスタのチャネル内の遅延の変動にあることを認識している。チャネルの回路内の遅延は、温度のような環境条件に基づいて変化する可能性がある。
【００２３】
いくつかのタイプの技術で形成される回路は、他の回路よりも遅延変動の影響を受けやすい。たとえば、ＣＭＯＳ回路は特に遅延変動の影響を受けやすい。ＣＭＯＳ回路は広く市販されており、低コストで、低電力で、しかも比較的コンパクトである。それゆえ、ＣＭＯＳ回路は、試験システムにおいて用いるための数多くの望ましい特性を提供する。テスタにおいて、それがテスタのタイミングシステムであっても、エッジプレースメント精度に容認できないほどの劣化を生じることなく、ＣＭＯＳ部品を用いることが望ましいであろう。
【００２４】
本発明者はさらに、テスタのクロック発生又はタイミング回路内の遅延変動がエッジプレースメント精度に対して特に有害であることを認識している。
この問題を避けるために、本発明者は、遅延補償方法及び関連する回路を開発した。この遅延補償方法及び回路は、タイミングシステム内で、特にテスタ内のクロック発生回路において用いることができる。それは、ＣＭＯＳ部品とともに用いるのにも適している。
【００２５】
図２は、遅延変動を補償するクロック発生器１２０に対する変更を示す。クロック発生器１２０’は、従来技術のクロック発生器１２０において用いられるＤＤＳ回路に類似のＤＤＳ回路１５０を備えることができる。ＤＤＳ回路１５０の出力は、位相同期ループ１５２’に与えられる。位相同期ループ１５２’は、従来技術の位相同期ループ１５２と同じ機能を果たすが、遅延補償回路を含む。従来技術と同様に、位相同期ループ１５２’は、位相検出器１５４と、電圧制御発振器１５６と、周波数スケーリング回路１６０を含むフィードバック経路１５８とを備える。さらに、位相同期ループ１５２’は、フィードバック経路１５８内に接続される可変遅延回路２１０と、遅延制御回路２１２とを含む。
【００２６】
可変遅延回路２１０は、好ましくは、遅延補償が与えられるべきである回路の遅延特性に一致する遅延特性を有する。たとえば、ＤＤＳ回路１５０が、１℃の温度上昇当たり１ピコ秒だけ増加する遅延を有する場合には、可変遅延２１０は、１℃の温度上昇当たり１ピコ秒だけ増加する類似の遅延特性を有する。
【００２７】
可変遅延回路２１０はフィードバック経路１５８内に接続されるので、可変遅延回路２１０によって導入される遅延は、位相同期ループ１５２’からの信号の位相を進める効果がある。この構成によれば、可変遅延素子２１０によって導入される遅延は、位相同期ループ１５２’の出力から実効的には減算される。位相同期ループ１５２’が遅延を導入する別の素子と直列に接続されるとき、位相同期ループ１５２’によって実効的に減算される遅延は、位相同期ループ１５２’に直列に接続される他の素子によって導入される遅延を相殺する。
【００２８】
たとえば、可変遅延回路２１０及びＤＤＳ回路１５０が、温度に対する遅延の変化に関して、同じ遅延特性を有する場合には、ＤＤＳ回路１５０及び可変遅延回路２１０の中の遅延は、クロック発生器１２０’の動作温度が変化するときに、同じ量だけ変化するはずである。ＤＤＳ回路１５０の中の遅延における、温度によって引き起こされる「ドリフト」は、可変遅延回路２１０によって導入される遅延の変化によって相殺される。このようにして、可変遅延回路２１０は、遅延補償素子としての役割を果たし、クロック発生器１２０’の出力のタイミングは、回路の動作温度が変化する場合であっても、比較的一定のままである。
【００２９】
可変遅延回路２１０は、市販されている半導体部品にすることができる。OnSemi社から購入できる品番ＭＣ１００ＥＰ１９５のようなプログラマブル遅延線を用いることができる。用いられる具体的な回路は、遅延補償が必要とされる部品の遅延特性に一致する遅延特性を有することが好ましい。一般的には、プログラマブル遅延回路２１０は、補償することが望ましい部品と同じ技術で形成されるであろう。たとえば、温度に関連する遅延の変化が、ＣＭＯＳデジタル−アナログコンバータに起因してＤＤＳ回路１５０の中に導入される場合には、可変遅延回路２１０はＣＭＯＳ部品であり得る。しかしながら、ＣＭＯＳに類似の遅延特性を有する任意の遅延補償素子を用いて、ＣＭＯＳ部品のための遅延補償を与えることができる。
【００３０】
遅延制御回路２１２は、可変遅延回路２１０に制御入力を与える。制御入力は、可変遅延回路２１０が所望の遅延特性を有するように選択される。可変遅延回路２１０が、遅延を制御するデジタル入力を受信する一実施形態では、遅延制御回路２１２は、デジタル値を保持するレジスタにすることが可能である。遅延制御回路２１２のために相応しい制御値の選択が、図３及び図４に関連して後述する。遅延制御回路２１２がレジスタである場合には、コントローラ１１２（図１Ａ）から遅延制御回路２１２の中に値をロードすることができる。遅延制御回路２１２をデジタルレジスタとして実装することによって、可変遅延回路２１０のための制御値は、テスタが使用されるときに動的に変更することができる。動的制御が検討される場合、可変遅延回路２１０によって、遅延が補償される回路の性能を時々測定して、遅延制御回路２１２において新たな遅延値を計算するとともに格納することができる。たとえば、新たな値を、遅延制御回路２１２において一日に一度計算するとともに格納することができる。
【００３１】
しかしながら、テスタが日常的に使用されているときに、制御値を動的に更新する正当な理由になるほど十分に大きな量だけ、回路の遅延特性が変化しないことがある。環境条件が変化するのに応じて、回路の中の特定の遅延が変化することがあるが、それらの変化の特性はおそらく、比較的一定のままであろう。それゆえ、テスタが製造されるときに遅延制御回路２１２が設定される実施形態を構成することができる。可変遅延回路２１０を含む機器の整備の一部として、遅延値を更新することはできるが、テスタが動作するのに応じて遅延値は動的には変更されないであろう。このシナリオでは、遅延制御回路２１２は、比較的永続性のある記憶形式が可能である。たとえば、遅延制御回路２１２はフラッシュメモリにすることができる。別法では、遅延制御回路２１２は、スイッチ、ジャンパ、配線又は他の比較的永続的又は半永続的な接続として実装することができる。
【００３２】
可変遅延回路２１０は、回路内の他の部品の遅延特性と一致するように変更することができる遅延特性を有するので、広範囲の部品のための遅延補償素子としての役割を果たすことができる。図３は、この目的を果たすために、可変遅延回路をいかに用いることができるかを示す。図３は、プログラマブル遅延回路の場合の遅延対温度パターンを示す。複数の曲線３１０1、３１０2、．．．３１０7が示される。各曲線は、異なる遅延の設定についてプログラミングされるときのデバイスの遅延対温度パターンを表す。曲線３１０1を例にとると、この曲線は、設定Ｄ1で生成される遅延に対応する。
【００３３】
基準温度ＴRでは、可変遅延回路２１０の中の遅延はＤ1に対応する。温度が上昇すると、曲線３１０1は上向きに傾斜し、遅延の増加を示す。対象となる温度範囲にわたって、この増加は概ね線形である。したがって、曲線３１０1は、比較的一定である遅延特性を示しており、ΔＤ1／ΔＴとして表すことができる遅延特性を有する。
【００３４】
曲線３１０2は、遅延値がＤ2に設定されるときのプログラマブル遅延回路の場合の遅延パターンを表す。曲線３１０1と同様に、３１０2は概ね線形である。曲線３１０2は、基準温度ＴRにおいて、さらに高い一定の遅延を示す。曲線３１０2も、温度に対する一定の遅延変化を示しており、それはΔＤ2／ΔＴによって表される。図示される例では、ΔＤ2／ΔＴは、ΔＤ1／ΔＴよりも大きい。
【００３５】
可変遅延回路２１０の遅延は、他の遅延設定の場合と同じパターンに従う。Ｄ3、．．．Ｄ7のような遅延設定の場合も、可変遅延回路２１０は、温度に対して一定の遅延変化を有する。しかしながら、プログラミングされる遅延値がさらに大きくなると、温度に対する遅延の変化が大きくなる。
【００３６】
補償することが望ましい回路の所望の遅延特性が特定されると、可変遅延回路２１０を、一致する遅延特性を有する遅延値に設定することができる。たとえば、対象とする温度範囲にわたって、ＤＤＳ回路１５０が、ΔＤ4／ΔＴの値に一致する、１℃当たりの一定の遅延変化を有する場合には、可変遅延回路２１０は、Ｄ4の遅延値でプログラミングすることができる。このようにして、遅延素子２１０の中の遅延の変化は、クロック発生器１２０’の動作温度が変化したときのＤＤＳ回路１５０の遅延の変化に一致するであろう。
【００３７】
可変遅延回路２１０の遅延値を設定することは、所望の遅延特性を与えることに加えて、クロック発生器１２０’の中に一定の遅延を導入する。各クロック発生器において導入される一定の遅延量は、チャネル毎に異なることがある。そのような遅延の変動は、チャネル内のイベントが調整されるのを妨げる可能性がある。しかしながら、図１Ａに関連して先に説明したように、テスタは、従来から、チャネル間の一定の遅延を較正して除去する、１２６のような較正回路を備えている。較正回路１２６は、遅延補償回路を含む全てのチャネルにおいて、可変遅延回路２１０がプログラミングされた後に設定されることが好ましい。
【００３８】
図４は、半導体デバイスの製造時に、クロック発生モジュール１２０’を含むテスタ１００のようなテスタを用いることができるプロセスを示す。そのプロセスはブロック４１０において開始し、ブロック４１０では、温度に対する遅延の変化を示すための測定が行われる。そのような測定は、クロック発生回路１２０’をプログラミングして、一定の周波数のクロックを生成することによって行うことができる。その後、クロック発生回路１２０’を構成する部品の温度を変更しながら、クロック発生回路１２０’の出力が観察される。クロック発生回路１２０’の出力が、温度変動に左右されない基準クロックと比較される。このようにして、クロック発生成回路１２０’のパルスの時間の変化を特定することができる。
【００３９】
対象となる回路の温度を変化させるために、種々の方法を用いることができる。たとえば、対象となる部品が、その中に流体が流れている冷却板を有するプリント回路基板に取り付けられるとき、流体の温度を調整して、部品の対応する温度変化を引き起こすことができる。別法では、対象となる部品に対してだけ、加熱素子又は冷却素子を用いることができる。
【００４０】
プログラマブル遅延回路２１０が設定されるときに、クロック発生器１２０’が試験システム内に取り付けられる必要はない。温度変化によって引き起こされる遅延の変化を測定するために、クロック発生器１２０’が構成されるプリント回路基板をテスタから取り外して、オーブン又は他の温度制御式チャンバ内に置くことができる。
【００４１】
ブロック４１２では、ブロック４１０において測定された温度変化を相殺する、プログラマブル遅延回路２１０のための遅延設定が決定される。ブロック４１０において求められた温度に対する遅延の変化を、図３に示されるようなプログラマブル遅延素子２１０の特性と比較することができる。測定された遅延変化に最も良く一致する遅延設定を選択することができる。別法では、可変遅延回路２１０の遅延特性がわかっていない場合、適切な遅延設定を繰返し選択することができる。この実施形態では、可変遅延回路２１０の遅延設定が変更され、ブロック４１０の測定が繰り返される。可変遅延を調整し、補償されるべき回路の出力を測定するプロセスは、結果として、温度に対する遅延の変化がほとんど、又は全く生じない遅延設定が検出されるまで繰り返される。
【００４２】
プログラマブル遅延回路２１０のために相応しい遅延設定が決定されると、処理がブロック４１４に進む。ブロック４１４では、決定された値が遅延制御回路２１２の中にプログラミングされる。具体的なプログラミングステップは、遅延制御回路２１２の実施態様によって異なることがある。適切な制御値を、フラッシュメモリ又は他の不揮発性メモリに記録することができる。別法では、制御値は、コントローラ１１２内のコンピュータに関連付けられるディスク又は他の記憶媒体に記録することができる。遅延制御回路２１２を実装するためにスイッチが用いられる場合、それらのスイッチはブロック４１４において設定されることになる。
【００４３】
テスタ内に、遅延補償することが望ましい複数のクロック発生器が含まれる場合、テスタ１００内の各クロック発生器１２０’上でサブプロセス４５０が実行される。クロック発生器毎の遅延補償素子を個別に設定することができる。たとえば、回路基板がテスタ内に取り付けられる前に、回路基板上で遅延補償素子をプログラミングすることができる。
【００４４】
したがって、サブプロセス４５０は、テスタ１００の製造中に行うことができる。遅延補償素子をプログラミングすることは、テスタ内のチャネル毎に固定された遅延を導入する可能性があるので、そのプロセスはブロック４１６に進む。ブロック４１６では、テスタ内に取り付けられるクロック発生器を較正して、チャネル間の固定タイミング差の影響を除去する。ブロック４１６は、従来技術において知られているような較正ルーチンを表すことができ、結果として、較正値が較正回路１２６内に格納される。
【００４５】
遅延変動及び固定変動の両方についてテスタが較正されると、そのプロセスはブロック４１８に進む。ブロック４１８では、テスタを用いて、半導体デバイスを試験することができる。試験は、概ね従来技術と同じように実行することができる。しかしながら、そのテスタは、はるかに高いエッジプレースメント精度でデバイスを試験することができる。ブロック４１８では、２５０ピコ秒未満のエッジプレースメント精度で試験を実行することができる。
【００４６】
ブロック４２０では、ブロック４１８において収集された試験結果に基づいて、半導体製造工程が変更される。個々の半導体デバイスにおける試験の結果は、そのデバイス内の障害を示す場合がある。その障害によって、そのデバイスが完全に動作不可能になる場合、そのデバイスは不合格とされることがある。半導体デバイスによっては、冗長素子を備えるものもあり、欠陥のある素子を除去して、代わりに冗長素子を用いることによって修復することができる。したがって、製造工程を変更することができる１つの方法は、半導体デバイスにレーザ修復又は類似の操作を施して、障害のある素子の代わりに冗長素子を用いることである。他の事例では、試験結果は、障害はあるが、低下した仕様でデバイスが動作することを示す。そのような状況では、試験済みのデバイスを低い性能として区分けすることによって、製造工程を変更することができる。性能が低いデバイスとして区分けされたデバイスは、性能仕様が低いデバイスとしてパッケージし、且つ／又は表示して、低価格で販売することができる。別法では、試験結果が、そのデバイスに障害がないことを指示する場合、そのデバイスは、製造工程の次の段階に進むことができる。
【００４７】
別法では、複数の半導体デバイスからの試験結果を組み合わせて、デバイスを形成するために用いられる製造装置のパラメータにおいて必要とされる調整を特定することができる。たとえば、一群のデバイスからの試験結果を統計分析することによって、補正することができるウェハステッパの位置合わせ不良が示されることがある。ブロック４１８及び４２０は、数多くのデバイスが試験されるのに応じて、何度も繰り返すことができる。
【００４８】
こうして、本発明の少なくとも１つの実施形態のいくつかの態様を説明してきたが、当業者には、種々の改変、変更及び改善が容易に思い浮かぶことは理解すべきである。
たとえば、これまでに、遅延補償素子として、可変遅延素子を用いることを説明した。可変遅延素子を用いることは、デバイスの遅延パターンを変更するための都合の良い方法を提供する。その素子によって導入される一定の遅延は、ブロック４１６において示されるような較正ステップによって、無関係にすることが好ましい。したがって、遅延補償素子は可変遅延素子である必要はない。遅延補償素子は、結果として、或る回路が、補償することが望ましい回路の遅延特性に相当する遅延特性を有するようにする任意の都合の良い方法で構成することができる。温度に対して必要とされる遅延の変化を与えるための１つの代替案は、所望の遅延特性を有する部品を挿入することである。
【００４９】
また、温度ドリフトの場合の遅延補償を提供することを説明した。しかしながら、温度以外の他の環境要因が、回路の遅延に影響を及ぼすことがある。較正することが望ましい部品と同じようにして環境変数に対応する遅延補償素子を設けることによって、他の環境変数によって引き起こされる変化も補償することができる。本明細書において用いられるときに、用語「環境変数」は、回路が動作する態様を変更可能な要因を含む。温度は１つの環境変数である。場合によっては、相対湿度が回路の動作に影響を及ぼすことがあり、それゆえ、１つの環境変数と見なすことができる。別の例として、回路が動作するのに応じて、回路の動作が時間とともに変化することがあるので、動作時間も１つの環境変数と見なすことができる。
【００５０】
さらに、本発明の、ＤＤＳ回路内の遅延変化が補償される一例を示した。チャネル１１６1、．．．１１６Nはそれぞれ、ＤＵＴ１１０への信号経路内に複数の部品を含む。これらの部品のいずれかが、補償されることが望ましい遅延特性を有することがある。２つ以上の部品を補償することが望ましい場合、補償されることが望ましい信号経路内の全ての回路のための正味の遅延特性に一致する遅延を有するように、遅延補償素子が設定されるべきである。
【００５１】
可能な変形のさらに別の例として、位相同期ループは多くの場合に、ループ内で用いられる位相検出器の次数に基づいて特徴付けられる。用語「位相同期ループ」は、２次の位相検出器を有する位相同期ループだけに関連して用いられることもある。他の次数の検出器を備える位相同期ループは、「遅延同期ループ」のような異なる名称を与えられることもある。本明細書において用いられるときに、用語「位相同期ループ」は、位相検出器の次数に関係なく、任意の類似の構造を指しており、任意の位相検出器を有する位相同期ループを用いることができる。
【００５２】
さらなる代替案として、位相同期ループのフィードバック経路内に挿入される遅延補償素子が示される。遅延補償素子は、任意の都合の良いフィードバック経路内に挿入することができる。
【００５３】
さらに別の例として、図１Ａは、チャネル当たり１つのクロック発生器を有するテスタ１００を示す。テスタは、デジタル機器として実装することができる。各デジタル機器は、複数のチャネルのための回路を含む場合でも、ただ１つのクロック発生器しか備えないことがある。
【００５４】
さらに、上記のシステムは可変遅延回路２１０毎に１つの遅延補償設定を有する。補償されるべき回路の動作温度に関係なく、この同じ値が用いられる。そのような手法は、遅延補償素子及び補償されるべき回路の両方の温度の関数としての遅延の変化が、動作温度範囲にわたって一定であるような上記の実施形態において適している。補償されるべき回路又は遅延補償素子のいずれかが非線形の遅延特性を有する場合には、種々の動作条件に適した複数の制御値を計算することが望ましいことがある。この場合、テスタ１００は動作条件を検出するためのセンサを含むことができ、それに応じて、その動作条件に関連する値を遅延制御回路２１２にロードすることができる。別法では、補償されるべき回路が、一定でない環境条件に対して遅延変化を有する場合には、異なるタイプの遅延補償素子を用いて、較正されるべき回路に一致する遅延特性を与えることができる。
【００５５】
このような改変、変更及び改善は、本開示の一部であることを意図しており、本発明の精神及び範囲内にあることを意図している。したがって、上記の説明及び図面は例示にすぎない。
【図面の簡単な説明】
【００５６】
【図１Ａ】従来技術の試験システムのブロック図である。
【図１Ｂ】従来技術のクロック発生回路のブロック図である。
【図２】改善されたクロック発生回路のブロック図である。
【図３】図２の遅延素子２１０の動作を理解する際に有用なグラフである。
【図４】図２の改善されたクロック発生回路を利用するテスタが動作することができるプロセスのフローチャートである。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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