(57)【要約】一体的に統合されたトレンチＦＥＴおよびショットキーダイオードを含む構造体であって、半導体領域内に伸張するゲートトレンチと、ゲートトレンチの各側面に位置し、実質的に三角形状のソース領域と、隣接するトレンチ間における半導体領域内部に伸長するコンタクト開口と、コンタクト開口を満たし、各ソース領域の傾斜した側壁部の少なくとも一部に沿ってソース領域と電気的に接触し、且つコンタクト開口の底部に沿って半導体領域と電気的に接触し、且つ半導体領域とショットキーコンタクトを形成する導電体層と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
一体的に統合されたトレンチＦＥＴおよびショットキーダイオードを含む構造体であって、
半導体領域内に伸張するゲートトレンチと、
前記ゲートトレンチの各側面に位置し、実質的に三角形状のソース領域と、
隣接する前記トレンチ間における半導体領域内部に伸長するコンタクト開口と、
前記コンタクト開口を満たし、前記ソース領域の各々の傾斜した側壁部の少なくとも一部に沿って前記ソース領域と電気的に接続し、且つ前記コンタクト開口の底部に沿って前記半導体領域と電気的に接続し、前記半導体領域とショットキーコンタクトを形成する導電体層と、を含むことを特徴とする構造体。
【請求項２】
前記半導体領域および前記ソース領域は、シリコン、シリコンカーバイド、窒化ガリウム、ガリウムヒ素のいずれか１つからなることを特徴とする請求項１に記載の構造体。
【請求項３】
前記ソース領域は前記ゲートトレンチの各々に対してセルフアラインされていることを特徴とする請求項１に記載の構造体。
【請求項４】
前記半導体領域および前記ソース領域は第１の導電型を有し、前記半導体領域は前記ソース領域よりも低いドーピング濃度を有する第１シリコン領域を含み、
前記コンタクト開口は前記導電体層が前記第１シリコン領域とショットキーコンタクトを形成するように前記第１シリコン領域内部に伸長していることを特徴とする請求項１に記載の構造体。
【請求項５】
前記電界効果トランジスタは蓄積型電界効果トランジスタであり、前記第１シリコン領域は前記ソース領域と前記第１の導電型を有する基板との間に延在するエピタキシャル層であり、
前記エピタキシャル層は前記基板よりも低いドーピング濃度を有していることを特徴とする請求項４に記載の構造体。
【請求項６】
前記ゲートトレンチの各々は、その底部を満たす厚底の誘電体と、前記ゲートトレンチの側壁部の表面を覆うゲート絶縁膜と、前記厚底の誘電体上に設けられた埋め込みゲートと、を含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項１に記載の構造体。
【請求項７】
前記ゲートトレンチの各々は、その底部に設けられたシールド電極と、前記シールド電極上に設けられた埋め込みゲートと、を含み、
前記シールド電極はシールド誘電体層によって前記半導体領域から絶縁され、前記埋め込みゲートおよび前記シールド電極はその間に誘電体層を有していることを特徴とする請求項１に記載の構造体。
【請求項８】
一体的に統合されたトレンチＦＥＴおよびショットキーダイオードの形成方法であって、
上方半導体層を貫通し、且つ下方半導体層の内部において終端するように伸長するゲートトレンチを形成するステップと、
隣接するゲートトレンチの各ペアの間において、傾斜した側壁部および丸みを帯びた底部を有し、前記上方半導体層を貫通し且つ前記下方半導体層内部で終端しているコンタクト開口を形成するステップであって、前記上方半導体層の残った部分が前記ゲートトレンチの側面に位置するソース領域を形成するステップと、
前記ソース領域の各々の傾斜した側壁部に沿って前記ソース領域と電気的に接続し且つ前記コンタクト開口の底部に沿って前記下方半導体層と電気的に接続する表面導電体層を形成するステップと、を含み、
前記下方半導体層は前記上方半導体層よりも低いドーピング濃度を有しており、前記表面導電体層は前記下方半導体層とショットキーコンタクトを形成していることを特徴とする形成方法。
【請求項９】
前記下方および上方半導体層は基板上にエピタキシャルに形成されており、前記基板と前記上方および下方半導体層は同一の導電型を有し、前記下方半導体層は前記基板よりも低いドーピング濃度を有することを特徴とする請求項８に記載の形成方法。
【請求項１０】
前記上方および下方半導体層は、シリコン、シリコンカーバイド、窒化ガリウム、ガリウムヒ素のいずれか１つからなることを特徴とする請求項８に記載の形成方法。
【請求項１１】
一体的に統合されたトレンチＦＥＴおよびショットキーダイオードの形成においてドーパントの注入は使用されないことを特徴とする請求項８に記載の形成方法。
【請求項１２】
前記ソース領域は、前記ゲートトレンチに対してセルフアラインされていることを特徴とする請求項８に記載の形成方法。
【請求項１３】
各ゲートトレンチの底部に沿って厚底の誘電体を形成するステップと、
各ゲートトレンチの側壁部の表面を覆うゲート絶縁膜を形成するステップと、
各ゲートトレンチ内の前記厚底の誘電体上に埋め込みゲートを形成するステップと、を更に含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項８に記載の形成方法。
【請求項１４】
各ゲートトレンチに沿ってシールド電極を形成するステップと、
前記シールド電極の各々の上部に誘電体層を形成するステップと、
前記誘電体層の上に埋め込みゲートを形成するステップと、を更に含むことを特徴とする請求項８に記載の形成方法。
【請求項１５】
一体的に統合されたトレンチＦＥＴおよびショットキーダイオードを含む構造体であって、
基板上に延在するエピタキシャル層内部に伸長し且つ終端するゲートトレンチと、
前記ゲートトレンチの各側面に位置するソース領域と、
隣接する前記ゲートトレンチ間における前記エピタキシャル層内部に伸長するコンタクト開口と、
前記コンタクト開口を満たし前記ソース領域および前記エピタキシャル層に電気的に接続し且つ前記半導体領域とショットキーコンタクトを形成する導電体層と、を含み
前記ゲートトレンチの各々は、その上部に誘電体材料を含む埋め込みゲートを内部に有し、
前記エピタキシャル層は前記基板と同一の導電型を有し且つ前記基板よりもドーピング濃度が低く、
前記ソース領域の各々は前記誘電体材料の上端面よりも下方にその上端面を有し、
前記エピタキシャル層および前記ソース領域はシリコンカーバイド、窒化ガリウム、ガリウムヒ素のいずれか１つからなることを特徴とする構造体。
【請求項１６】
前記コンタクト開口は前記半導体領域内部において前記ゲートトレンチの半分の深さよりも深い位置にまで伸長していることを特徴とする請求項１５に記載の構造体。
【請求項１７】
前記ソース領域の各々と表面を覆う前記導電体層との間に誘電体スペーサを更に含むことを特徴とする請求項１５に記載の構造体。
【請求項１８】
前記導電体層は前記ソース領域の各々の上部表面および側壁部に沿って前記ソース領域に電気的に接続していることを特徴とする請求項１５に記載の構造体。
【請求項１９】
前記ソース領域の各々は前記ゲートトレンチの各々に対してセルフアラインされていることを特徴とする請求項１５に記載の構造体。
【請求項２０】
前記ゲートトレンチの各々は、前記ゲートトレンチの側壁部の表面を覆うゲート絶縁膜と、前記埋め込みゲートの下方のゲートトレンチの底部を満たす厚底の誘電体と、を更に含み、前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項１５に記載の構造体。
【請求項２１】
前記ゲートトレンチの各々は、前記埋め込みゲート下方に設けられたシールド電極と、前記エピタキシャル層から前記シールド電極を絶縁するシールド誘電体と、を更に含み、前記埋め込みゲートおよび前記シールド電極はその間に誘電体層を有することを特徴とする請求項１５に記載の構造体。
【請求項２２】
一体的に統合されたトレンチＦＥＴおよびショットキーダイオードの形成方法であって、
上方半導体層を貫通し且つ下方半導体層の内部において終端するように所定の深さまで伸長するゲートトレンチを形成するステップと、
前記ゲートトレンチの各々の内部に埋め込みゲートを形成するステップと、
前記埋め込みゲートの各々の上部に誘電体材料を形成するステップと、
前記埋め込みゲート上部の前記誘電体材料の上方側壁部を露出させるように前記上方半導体層に凹部を形成するステップと、
前記埋め込みゲート上部の露出した前記誘電体材料の上方側壁部に沿って誘電体スペーサを形成するステップであって、隣接する２つゲートトレンチの各々の間に配置された隣接する２つの誘電体スペーサの間に開口を形成するステップと、
隣接する２つの誘電体スペーサの各々の間の前記開口を介して前記上方および下方半導体層に凹部を形成して前記誘電体スペーサ直下の上方半導体層の一部のみを残し、前記上方半導体層の残された部分によってソース領域を形成するステップと、
前記ソース領域および前記下方半導体層に接続する表面導電体層を形成するステップと、を含み、
前記下方半導体層は前記上方半導体層よりも低いドーピング濃度を有し、
前記表面導電体層は前記下方半導体層とショットキーコンタクトを形成することを特徴とする形成方法。
【請求項２３】
前記ショットキーコンタクトは、前記ゲートトレンチの所定深さの半分よりも深い位置に形成されることを特徴とする請求項２２に記載の形成方法。
【請求項２４】
前記上方および下方半導体層はシリコン、シリコンカーバイド、窒化ガリウム、ガリウムヒ素のいずれか１つからなることを特徴とする請求項２２に記載の形成方法。
【請求項２５】
前記下方および上方半導体層は基板上にエピタキシャルに形成されており、前記基板と前記上方および下方半導体層は同一の導電型を有し、前記下方半導体層は前記基板よりも低いドーピング濃度を有していることを特徴とする請求項２２に記載の形成方法。
【請求項２６】
前記表面導電体層が前記ソース領域の各々の上端面と接続するように前記表面導電体層を形成する前に前記誘電体スペーサを除去するステップを更に含むことを特徴とする請求項２２に記載の形成方法。
【請求項２７】
一体的に統合されたトレンチＦＥＴおよびショットキーダイオードの形成においてドーパントの注入は使用されないことを特徴とする請求項２２に記載の形成方法。
【請求項２８】
前記ソース領域は、前記ゲートトレンチに対してセルフアラインされていることを特徴とする請求項２２に記載の形成方法。
【請求項２９】
前記埋め込みゲート形成前に前記埋め込みゲートの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体層は前記ゲート絶縁膜よりも厚いことを特徴とする請求項２２に記載の形成方法。
【請求項３０】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記埋め込みゲートを形成する前に前記シールド電極上に誘電体層を形成するステップと、を更に有することを特徴とする請求項２２に記載の形成方法。
【請求項３１】
一体的に統合されたトレンチＦＥＴおよびショットキーダイオードを含む構造体であって、
第１の導電型を有する半導体領域の内部に伸長するゲートトレンチと、
前記ゲートトレンチの各側面に位置し、前記第１の導電型を有するソース領域と、
対応するソース領域と前記半導体領域の間の各ゲートトレンチ側壁部に沿って伸長する第２の導電型を有するボディ領域と、
隣接するゲートトレンチ間の半導体領域内部に伸長するコンタクト開口と、
前記コンタクト開口を満たし、前記ソース領域、前記ボディ領域および前記半導体領域と電気的に接続する導電体層と、を含み、
前記ゲートトレンチの各々は、その上部に誘電体材料を有する埋め込みゲートをその内部に有し、
前記ソース領域の各々は対応する埋め込みゲート上部の前記誘電体材料の上端面に対して凹部形成された上端面を有し、
前記導電体層は、前記半導体領域とショットキーコンタクトを形成することを特徴とする構造体。
【請求項３２】
前記コンタクト開口は、前記ボディ領域の底面下方の深さまで伸長していることを特徴とする請求項３１に記載の構造体。
【請求項３３】
前記ソース領域の各々と表面を覆う前記導電体層との間に誘電体スペーサを更に含むことを特徴とする請求項３１に記載の構造体。
【請求項３４】
前記導電体層は、前記ソース領域の各々の上部表面および側壁部に沿って前記ソース領域に電気的に接続していることを特徴とする請求項３１に記載の構造体。
【請求項３５】
前記ソース領域は前記ゲートトレンチに対してセルフアラインされていることを特徴とする請求項３１に記載の構造体。
【請求項３６】
前記ゲートトレンチの各々は、前記ゲートトレンチの側壁部の表面を覆うゲート絶縁膜と、前記埋め込みゲート下方の前記ゲートトレンチの底部を満たす厚底の誘電体と、を更に含み、前記厚底の誘電体層は前記ゲート絶縁膜よりも厚いことを特徴とする請求項３１に記載の構造体。
【請求項３７】
前記ゲートトレンチの各々は、前記埋め込みゲート下方に設けられたシールド電極と、前記半導体領域から前記シールド電極を絶縁するシールド誘電体と、を更に含み、前記埋め込みゲートと前記シールド電極は、これらの間の誘電体層を有していることを特徴とする請求項３１に記載の構造体。
【請求項３８】
一体的に統合されたトレンチＦＥＴおよびショットキーダイオードを含む構造体であって、
半導体領域内部に伸長するゲートトレンチと、
隣接する半導体ソーススペーサの各ペアが隣接する２つのゲートトレンチの各々の間に配置され、それらの間にコンタクト開口を形成するように前記ゲートトレンチの各側面に位置する半導体ソーススペーサと、
前記コンタクト開口を満たし、前記半導体ソーススペーサおよび前記半導体領域に接続する導電体層と、を含み、
前記ゲートトレンチの各々は、その上部に誘電体材料を有するゲートを内部に有し、
前記導電体層は、前記半導体層とショットキーコンタクトを形成していることを特徴とする構造体。
【請求項３９】
前記コンタクト開口は、前記半導体領域内部に伸長し、前記ショットキーコンタクトは前記半導体ソーススペーサの下方に形成されることを特徴とする請求項３８に記載の構造体。
【請求項４０】
隣接する半導体ソーススペーサの各々の間に設けられた半導体領域の導電型とは反対の導電型の第１領域を更に有し、前記導電体層は前記コンタクト開口を介して前記第１領域と接続していることを特徴とする請求項３９に記載の構造体。
【請求項４１】
前記半導体領域はシリコン、シリコンカーバイド、窒化ガリウムおよびガリウムヒ素のいずれか１つからなることを特徴とする請求項３８に記載の構造体。
【請求項４２】
前記半導体ソーススペーサは、ポリシリコンおよびポリシリコンカーバイドのいずれか１つからなることを特徴とする請求項３８に記載の構造体。
【請求項４３】
前記電界効果トランジスタは蓄積型電界効果トランジスタであり、
前記半導体領域は、前記半導体ソーススペーサと基板との間に延在するエピタキシャル層であり、
前記エピタキシャル層、前記半導体ソーススペーサおよび前記基板は同一の導電型を有し、前記エピタキシャル層は前記基板よりも低いドーピング濃度を有していることを特徴とする請求項３８に記載の構造体。
【請求項４４】
前記ゲートトレンチの各々は、前記ゲート下方の前記ゲートトレンチの底部を満たす厚底の誘電体と、前記ゲートトレンチの側壁部の表面を覆うゲート絶縁膜と、前記厚底の誘電体上に設けられた埋め込みゲートと、を含み、前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項３８に記載の構造体。
【請求項４５】
前記ゲートトレンチの各々は、前記ゲート下方の前記ゲートトレンチの底部に沿って設けられたシールド電極と、
前記シールド電極上に設けられた埋め込みゲートと、を含み、
前記シールド電極はシールド誘電体によって前記半導体領域から絶縁されており、
前記埋め込みゲートと前記シールド電極は、これらの間に誘電体層を有していることを特徴とする請求項３８に記載の構造体。
【請求項４６】
前記半導体ソーススペーサは前記トレンチゲートに対してセルフアラインされていることを特徴とする請求項３８に記載の構造体。
【請求項４７】
一体的に統合されたトレンチＦＥＴおよびショットキーダイオードの形成方法であって、
半導体領域内部に伸長し、且つその上部に誘電体材料を有するゲートを内部に有するゲートトレンチを形成するステップと、
前記ゲート上部の誘電体材料の側壁部を露出するように前記半導体領域に凹部形成するステップと、
隣接する半導体ソーススペーサの各ペアが隣接する２つのトレンチの各々の間に配置され、それらの間にコンタクト開口を形成するように前記誘電体材料の露出した側壁部に沿って半導体ソーススペーサを形成するステップと、
前記コンタクト開口を介して前記半導体領域に接続し、前記半導体ソーススペーサにも接続する表面導電体層を形成するステップと、を含み、
前記表面導電体層は前記半導体領域とショットキーコンタクトを形成していることを特徴とする形成方法。
【請求項４８】
前記半導体ソーススペーサを形成するステップは、前記ゲートトレンチおよび前記半導体領域の上にポリシリコン層を形成するステップと、前記ゲートトレンチの各側面に位置するポリシリコンスペーサを形成するためにスペーサエッチングを行うステップと、を含むことを特徴とする請求項４７に記載の形成方法。
【請求項４９】
前記スペーサエッチングにおいては、前記ポリシリコンスペーサの下方においてショットキーコンタクトを形成するべく隣接するポリシリコンスペーサの各ペアの間の半導体領域に凹部を形成することを特徴とする請求項４８に記載の形成方法。
【請求項５０】
前記半導体領域は、シリコン、シリコンカーバイド、窒化ガリウムおよびガリウムヒ素のいずれか１つからなることを特徴とする請求項４７に記載の形成方法。
【請求項５１】
前記半導体ソーススペーサは、ポリシリコンおよびポリシリコンカーバイドのいずれか１つからなることを特徴とする請求項４７に記載の形成方法。
【請求項５２】
前記半導体領域は基板上にエピタキシャルに形成され、前記基板および前記半導体領域は同一の導電型を有することを特徴とする請求項４７に記載の形成方法。
【請求項５３】
一体的に統合されたトレンチＦＥＴおよびショットキーダイオードの形成においてドーパントの注入は使用されないことを特徴とする請求項４７に記載の形成方法。
【請求項５４】
前記半導体ソーススペーサは、前記ゲートトレンチに対してセルフアラインされていることを特徴とする請求項４７に記載の形成方法。
【請求項５５】
前記ゲートを形成する前に各ゲートトレンチの底部に沿って厚底の誘電体を形成するステップと、
前記ゲートを形成する前に各ゲートトレンチの側壁部の表面を覆うゲート絶縁膜を形成するステップを更に含み、
前記厚底の誘電体は、前記ゲート絶縁膜よりも厚いことを特徴とする請求項４７に記載の形成方法。
【請求項５６】
前記ゲートを形成する前に、各ゲートトレンチの底部に沿ってシールド電極を形成するステップと、
前記シールド電極の各々の上部に誘電体層を形成するステップと、を更に含むことを特徴とする請求項４７に記載の形成方法。
【請求項５７】
一体的に統合されたトレンチＦＥＴおよびショットキーダイオードを含む構造体であって、
第１の導電型を有する半導体領域内部に伸長するゲートトレンチと、
前記ゲートトレンチの各側面に位置する前記第１の導電型のソース領域と、
前記ゲートトレンチの底部に沿って設けられたシールド電極と、
前記ゲートトレンチの各々の内部の前記シールド電極上に設けられたゲートと、
前記半導体領域とショットキーコンタクトを形成するように前記ソース領域および前記半導体領域に接続する導電体層と、を含み、
前記シールド電極はシールド誘電体層によって前記半導体領域から絶縁されており、
前記ゲートおよび前記シールド電極はその間に誘電体層を有することを特徴とする構造体。
【請求項５８】
前記半導体領域および前記ソース領域はシリコン、シリコンカーバイド、窒化ガリウム、およびガリウムヒ素のいずれか１つからなることを特徴とする請求項５７に記載の構造体。
【請求項５９】
隣接する２つのソース領域の各々の間の前記半導体領域内部に伸長するコンタクト開口を含み、前記導電体層は前記コンタクト開口を介して前記半導体領域に接続していることを特徴とする請求項５７に記載の構造体。
【請求項６０】
前記半導体領域は、前記ソース領域と前記第１の導電型を有する基板との間に延在するエピタキシャル層であり、前記エピタキシャル層は前記基板および前記ソース領域よりも低いドーピング濃度を有していることを特徴とする請求項５７に記載の構造体。
【請求項６１】
電界効果トランジスタの形成方法であって、
シリコン領域上に上方、中間、下方誘電体層からなる誘電体スタックを形成するステップと、
前記誘電体スタックに複数の開口を形成してエッチ開口部を介して前記シリコン領域の表面エリアを露出させるステップと、
前記エッチ開口を介して露出した前記シリコン領域の表面エリアから前記シリコン領域内部に至る所定深さまでに凹部を形成して複数のゲートトレンチを形成するステップと、
前記ゲートトレンチ内に埋め込みゲートを形成するステップと、
前記埋め込みゲートの各々の上部に誘電体材料を形成するステップと、
前記誘電体スタックの前記上方誘電体層および前記埋め込みゲートの各々の上部の誘電体材料を同時にエッチングするステップであって、前記埋め込みゲートの各々の上部に残った誘電体材料の部分の表面が前記誘電体スタックの前記中間誘電体層の上端面と同一平面となるようにするステップと、を含み、
前記中間誘電体層は前記上方および下方誘電体層とは異なる誘電体材料からなることを特徴とする形成方法。
【請求項６２】
前記中間誘電体層を除去して前記埋め込みゲートの各々の上部の誘電体材料の残った部分の側壁部を露出させるステップと、
前記埋め込みゲートの各々の上部の誘電体材料の残った部分の露出した側壁部の各々に沿って誘電体スペーサを形成し、隣接する２つのゲートトレンチの各々の間に配置された隣接する２つの誘電体スペーサの間に開口を形成するステップと、を更に含むことを特徴とする請求項６１に記載の形成方法。
【請求項６３】
前記シリコン領域は第１の導電型を有するボディ領域を含み、
前記中間誘電体層を除去して前記埋め込みゲートの各々の上部の誘電体材料の残った部分の側壁部を露出させるステップと、
前記ボディ領域にドーパントを注入して隣接する２つのトレンチの各々の間のボディ領域内に延在する第２の導電型を有する第１領域を形成するステップと、
前記埋め込みゲートの各々の上部の誘電体材料の残った部分の露出した側壁部に沿って誘電体スペーサを形成し、隣接する２つのゲートトレンチの各々の間に配置された隣接する２つの誘電体スペーサの間に開口を形成するステップと、を含み、
前記誘電体スペーサは対応する前記第１領域の部分の真上に延在していることを特徴とする請求項６１に記載の形成方法。
【請求項６４】
隣接する２つの誘電体スペーサの間に形成された開口を介して露出した前記第１領域の表面エリアに凹部を形成して隣接する２つのゲートトレンチの各々の間に延在する第１領域のうち対応する誘電体スペーサの直下の部分のみを残すステップを更に含み、前記第１領域の各々の残った部分がソース領域を形成することを特徴とする請求項６３に記載の形成方法。
【請求項６５】
隣接する２つの誘電体スペーサの間に形成された開口を介して露出したシリコン領域の表面エリアに凹部を形成するステップは、隣接する２つのゲートトレンチの各々の間のボディ領域の表面を露出させるステップであり、
隣接する２つの誘電体スペーサの間に形成された開口を介して露出したシリコン領域の表面エリアの凹部形成ステップの結果形成された凹部に第１の導電型のシリコン材料で満たすステップを更に含み、前記第１の導電型の半導体材料が前記ボディ領域よりも高いドーピング濃度を有する高濃度ボディ領域を形成し、
前記ソース領域と前記高濃度ボディ領域に接続する表面導電体層を形成するステップを更に含むことを特徴とする請求項６４に記載の形成方法。
【請求項６６】
前記ソース領域は前記複数のゲートトレンチに対してセルフアラインされていることを特徴とする請求項６４に記載の形成方法。
【請求項６７】
隣接する２つの誘電体スペーサの間に形成された開口を介して前記第１領域内にドーパントを注入し、前記第１領域を完全に貫通し、前記ボディ領域内で終端するように伸長する第２の導電型を有する高濃度ボディ領域を形成し、隣接する２つのゲートトレンチの各々の間に延在する前記第１領域のうち前記誘電体スペーサの直下に対応する部分のみを残すステップを更に含み、第１領域の各々の残った部分がソース領域を形成することを特徴とする請求項６３に記載の形成方法。
【請求項６８】
前記ボディ領域は基板上に延在するエピタキシャル層内に形成され、前記エピタキシャル層および前記基板は第２の導電型を有することを特徴とする請求項６３に記載の形成方法。
【請求項６９】
前記中間誘電体層は前記上方および下方誘電体層よりも厚いことを特徴とする請求項６１に記載の形成方法。
【請求項７０】
前記上方および下方誘電体層は酸化物からなり、前記中間誘電体層は窒化物からなることを特徴とする請求項６１に記載の形成方法。
【請求項７１】
前記同時にエッチングするステップにおいて前記中間誘電体層はエッチストップとして使用されることを特徴とする請求項６１に記載の形成方法。
【請求項７２】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体層は前記ゲート絶縁膜よりも厚いことを特徴とする請求項６１に記載の形成方法。
【請求項７３】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記埋め込みゲートを形成する前に前記シールド電極の各々の上に誘電体層を形成するステップと、を更に含むことを特徴とする請求項６１に記載の形成方法。
【請求項７４】
活性領域および前記活性領域を囲む終端領域を含む電界効果トランジスタの形成方法であって、
第１の導電型を有するシリコン領域内部に伸長するゲートトレンチを形成するステップと、
前記シリコン領域内に第２の導電型を有するウェル領域を形成するステップと、
前記ゲートトレンチの各々の内部に埋め込みゲートを形成するステップと、
前記ゲートの各々の上部に誘電体キャップを形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成して隣接する２つのトレンチの各々の間のウェル領域内にリセス部を形成するステップと、
前記活性領域のあらゆる部分をマスキングせずに入射角０度で全面的な注入を行い、隣接する２つのトレンチの各々の間のウェル領域内に第２の導電型を有する高濃度ボディ領域を形成するステップと、を含み、
前記リセス部は前記誘電体キャップの上端面と前記埋め込みゲートの上端面の間に配置された傾斜した側壁および底面を有し、
前記高濃度ボディ領域が前記ゲートトレンチに対してセルフアラインされることを特徴とする形成方法。
【請求項７５】
前記リセス部の各々の傾斜した側壁に２パスの角度付けがなされた注入を行い、前記誘電体キャップに隣接する前記第１の導電型を有するソース領域を形成するステップを更に含み、前記リセス部の傾斜した壁面は各ソース領域の外壁部を形成し、前記ソース領域は前記トレンチに対してセルフアラインされることを特徴とする請求項７４に記載の形成方法。
【請求項７６】
前記ソース領域の各々の外壁部に接続し、且つ前記リセス部の底部に沿って前記高濃度ボディ領域に接続するソース導電体層を形成するステップを更に含むことを特徴とする請求項７５に記載の形成方法。
【請求項７７】
前記終端領域に幅広のトレンチを形成するステップと、
前記幅広のトレンチをロコスで満たすステップと、を更に有することを特徴とする請求項７４に記載の形成方法。
【請求項７８】
前記ゲートトレンチ内に埋め込みゲートを形成するのと同時に前記終端領域内に表面ゲートを形成するステップを更に含むことを特徴とする請求項７４に記載の形成方法。
【請求項７９】
前記表面ゲート上に開口を形成するステップと、
前記開口を介して前記表面ゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項７８に記載の形成方法。
【請求項８０】
前記ゲートトレンチの形成と同時に前記終端領域内に終端トレンチを形成するステップと、
前記ゲートトレンチ内に埋め込みゲートを形成するのと同時に前記終端トレンチ内に埋め込みゲートを形成するステップと、
前記終端トレンチ内の前記埋め込みゲート上に開口を形成するステップと、
前記開口を介して前記終端トレンチ内の埋め込みゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項７４に記載の形成方法。
【請求項８１】
前記表面ゲート上に開口を形成するステップと、
前記ウェル領域の露出した表面全体に凹部を形成するのと同時に前記開口を介して前記表面ゲートに凹部を形成し、前記開口を介して前記表面ゲートの側壁部を露出させるステップと、
前記表面ゲートの露出した側壁部に沿って前記表面ゲートに接続するゲート導電体層で前記開口部を満たすステップと、を更に含むことを特徴とする請求項７８に記載の形成方法。
【請求項８２】
前記ゲートトレンチの形成と同時に前記終端領域内に幅広のトレンチを形成するステップと、
前記幅広のトレンチの底部と前記ゲートトレンチの各々をロコスで満たすステップと、を更に含むことを特徴とする請求項７４に記載の形成方法。
【請求項８３】
前記ゲートトレンチ内に埋め込みゲートを形成するのと同時に終端ゲートを形成するステップを更に含み、前記終端ゲートは一部分が前記幅広のトレンチ内に延在し、一分部が前記幅広のトレンチに隣接するメサ領域上に延在していることを特徴とする請求項８２に記載の形成方法。
【請求項８４】
前記幅広のトレンチ内の前記終端ゲート上に開口を形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成するのと同時に前記開口を介して前記終端ゲートに凹部を形成して前記開口を介して前記終端ゲートの側壁部を露出させるステップと、
前記終端ゲートの露出した側壁部に接続するゲート導電体層で前記開口を満たすステップと、を更に含むことを特徴とする請求項８３に記載の形成方法。
【請求項８５】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項７４に記載の形成方法。
【請求項８６】
前記埋め込みゲートを形成する前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記シールド電極の各々の上部に誘電体層を形成するステップと、を更に含むことを特徴とする請求項７４に記載の形成方法。
【請求項８７】
活性領域および前記活性領域を囲む終端領域を含む単一のダイ内に一体化された電界効果トランジスタおよびショットキーダイオードの形成方法であって、
前記ショットキーダイオードが形成されるべきシリコン領域の第２部分ではなく、前記電界効果トランジスタが形成されるべきシリコン領域の第１部分にウェル領域を形成するステップと、
前記シリコン領域内部に伸長するゲートトレンチを形成するステップと、
前記ゲートトレンチの各々の内部に埋め込みゲートを形成するステップと、
前記ゲートの各々の上部に誘電体キャップを形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成して隣接する２つのトレンチの各々の間のウェル領域内にリセス部を形成するステップと、
前記活性領域のあらゆる部分をマスキングせずに入射角０度で全面的な注入を行い、隣接する２つのトレンチの各々の間のウェル領域内に第２の導電型を有する高濃度ボディ領域を形成するステップと、を含み、
前記シリコン領域と前記ウェル領域とは反対の導電型であり、
前記リセス部は前記誘電体キャップの上端面と前記埋め込みゲートの上端面の間に配置された傾斜した側壁および底面を有し、
前記高濃度ボディ領域は前記ゲートトレンチに対してセルフアラインされることを特徴とする形成方法。
【請求項８８】
前記リセス部の各々の傾斜した側壁に２パスの角度付けがなされた注入を行い、前記誘電体キャップに隣接する第１の導電型を有するソース領域を形成するステップを更に含み、
前記リセス部の傾斜した壁面は各ソース領域の外壁部を形成し、前記ソース領域は前記トレンチに対してセルフアラインされることを特徴とする請求項８７に記載の形成方法。
【請求項８９】
前記ソース領域の各々の外壁部に接続し、且つ前記リセス部の底部に沿って前記高濃度ボディ領域に接続するソース導電体層を形成するステップを更に含み、
前記ソース導電体層は前記シリコン領域の前記第２部分の表面にも接続していることを特徴とする請求項８８に記載の形成方法。
【請求項９０】
前記終端領域内に幅広のトレンチを形成するステップと、
前記幅広のトレンチをロコスで満たすステップと、を更に含むことを特徴とする請求項８７に記載の形成方法。
【請求項９１】
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に前記終端領域内に表面ゲートを形成するステップを更に含むことを特徴とする請求項８７に記載の形成方法。
【請求項９２】
前記表面ゲート上に開口を形成するステップと、
前記開口を介して前記表面ゲートに接続するゲート導電体層を形成するステップと、をさらに含むことを特徴とする請求項９１に記載の形成方法。
【請求項９３】
前記ゲートトレンチの形成と同時に前記終端領域内に終端トレンチを形成するステップと、
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に前記終端領域内に終端ゲートを形成するステップと、
前記終端トレンチ内の前記埋め込みゲート上に開口を形成するステップと、
前記開口を介して前記終端トレンチ内の前記埋め込みゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項８７に記載の形成方法。
【請求項９４】
前記表面ゲート上に開口を形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成する前に前記開口を介して前記表面ゲートに凹部を形成して前記開口を介して前記表面ゲートの側壁部を露出させるステップと、
前記表面ゲートの露出した側壁部に沿って前記表面ゲートと接続するゲート導電体層で前記開口を満たすステップと、を更に含むことを特徴とする請求項９１に記載の形成方法。
【請求項９５】
前記ゲートトレンチの形成と同時に前記終端領域内に幅広のトレンチを形成するステップと、前記幅広のトレンチの底部および前記ゲートトレンチの各々をロコスで満たすステップと、更に含むことを特徴とする請求項８７に記載の形成方法。
【請求項９６】
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に終端ゲートを形成するステップを更に含み、
前記終端ゲートは一部分が前記幅広のトレンチ内部に延在し、一部分が前記幅広のトレンチに隣接するメサ領域の上部に延在していることを特徴とする請求項９５に記載の形成方法。
【請求項９７】
前記幅広のトレンチ内の前記終端ゲート上にコンタクト開口を形成するステップと、
前記ウェル領域の露出した全表面に凹部を形成するのと同時に前記開口を介して前記終端ゲートに凹部を形成して前記開口を介して前記終端ゲートの側壁部を露出させるステップと、を更に含むことを特徴とする請求項９６に記載の形成方法。
【請求項９８】
前記シリコン領域の前記第２部分は、前記凹部形成ステップの際に前記シリコン領域の第２部分に凹部が形成されないように阻止されることを特徴とする請求項８７に記載の形成方法。
【請求項９９】
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項８７に記載の形成方法。
【請求項１００】
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記埋め込みゲートの形成前に前記シールド電極上に誘電体層を形成するステップと、を更に含むことを特徴とする請求項８７に記載の形成方法。
【請求項１０１】
活性領域と前記活性領域を囲む終端領域とを含む電界効果トランジスタの形成方法であって、
第１シリコン領域内にウェル領域を形成するステップと、
前記ウェル領域を貫通し且つ前記第１シリコン領域内で終端するように伸長するゲートトレンチを形成するステップと、
前記ゲートトレンチの各々の内部に埋め込みゲートを形成するステップと、
前記埋め込みゲートの各々の上部に誘電体キャップを形成するステップと、
隣接するトレンチ間のウェル領域に凹部を形成し前記誘電体キャップの各々の側壁部上方を露出させるステップと、
全面的なソース注入を行い、隣接する２つのトレンチの各々の間の凹部形成されたウェル領域の上方部分に第２シリコン領域を形成するステップと、
前記誘電体キャップの露出した上方側壁部の各々に沿って誘電体スペーサを形成し、隣接する２つのトレンチの各々の間に配置された隣接する２つの誘電体スペーサによって前記第２シリコン上に開口を形成するステップと、
隣接する２つの誘電体スペーサの間の開口を介して前記第２シリコン領域に凹部を形成して前記誘電体スペーサ直下の第２シリコン領域の一分のみを残すステップと、を含み、
前記第２シリコン領域は前記１シリコン領域と同じ導電型であり、前記第２シリコン領域の残った部分はソース領域を形成することを特徴とする形成方法。
【請求項１０２】
表面導電体層を形成する前に前記誘電体スペーサを形成するステップを更に含み、前記表面導電体層は前記ソース領域の各々の表面に接続していることを特徴とする請求項１０１に記載の形成方法。
【請求項１０３】
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の底部に沿って厚底の誘電体を形成するステップと、
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の側壁部の表面を覆うゲート絶縁膜を形成するステップと、を更に含み、
前記厚底の誘電体は前記ゲート絶縁膜よりも厚いことを特徴とする請求項１０１に記載の形成方法。
【請求項１０４】
前記埋め込みゲートの形成前に前記ゲートトレンチの各々の底部に沿ってシールド電極を形成するステップと、
前記埋め込みゲートの形成前に前記シールド電極の各々の上部に誘電体層を形成するステップと、を更に含むことを特徴とする請求項１０１に記載の形成方法。
【請求項１０５】
前記終端領域内に幅広のトレンチを形成するステップと、
前記幅広のトレンチをロコスで満たすステップと、を更に含むことを特徴とする請求項１０１に記載の形成方法。
【請求項１０６】
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に前記終端領域内に表面ゲートを形成するステップを更に含むことを特徴とする請求項１０１に記載の形成方法。
【請求項１０７】
前記表面ゲート上に開口を形成するステップと、
前記開口を介して前記表面ゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項１０６に記載の形成方法。
【請求項１０８】
前記ゲートトレンチの形成と同時に前記終端領域内に終端トレンチを形成するステップと、
前記ゲートトレンチ内に前記埋め込みゲートを形成するのと同時に前記終端トレンチ内に埋め込みゲートを形成するステップと、
前記終端トレンチ内の前記埋め込みゲート上に開口を形成するステップと、
前記開口を介して前記終端トレンチ内の埋め込みゲートに接続するゲート導電体層を形成するステップと、を更に含むことを特徴とする請求項１０１に記載の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワー半導体技術に関し、特に蓄積モード（accumulation-mode）およびエンハンスメントモード（enhancement-mode）トレンチゲート電界効果トランジスタ（ＦＥＴ）およびその製造方法に関する。
【背景技術】
【０００２】
パワーエレクトロニクス応用機器においてキーとなる構成素子は固体スイッチである。自動車用のイグニッションコントロールから電池式の家庭用電化製品および工業用途における電力変換装置まで、特定用途の要求に好ましく適合するパワースイッチの需要がある。例えばパワーＭＯＳＦＥＴ（power metal-oxide-semiconductor field effect transistor）、ＩＧＢＴ（insulated-gate bipolar transistor）および様々なタイプのサイリスタを含む半導体スイッチは、これらの要求を満たすべく進化し続けている。パワーＭＯＳＦＥＴのケースにおいては、例えば横方向チャンネル（lateral channel）を有する二重拡散型ＭＯＳ（ＤＭＯＳ）(例えばBlanchardらによる米国特許No. 4,682,405 等)、トレンチゲート構造（Ｍｏらによる米国特許No. 6,429,481）、トランジスタドリフト領域におけるチャージバランスに関する様々な技術（例えばTempleによる米国特許No.4,941,026、Chenによる米国特許No. 5,216,275、Neilsonによる米国特許No. 6,081,009）等、多くの他の技術の間でしばしば対立する異なる性能要求に対応するべく進歩してきた。
【０００３】
パワースイッチを特徴付ける性能特性としては、オン抵抗、ブレークダウン電圧およびスイッチングスピード等がある。特定用途の要求に応じて、これらの各性能基準における重要項目は異なる。例えば約３００-４００Ｖ以上の耐圧を有するパワーアプリケーションにおいて、ＩＧＢＴは本質的にパワーＭＯＳＦＥＴと比較して低いオン抵抗を示す。しかし、スイッチングスピードはその遅いターンオフ特性によりパワーＭＯＳＦＥＴよりも遅い。それゆえ、低オン抵抗が要求される低スイッチング周波数の４００Ｖ耐圧用途に対しては、ＩＧＢＴが好ましいスイッチであり、一方、パワーＭＯＳＦＥＴは比較的高い周波数用途にしばしば選択されるデバイスである。与えられた用途の周波数要求が使用されるスイッチのタイプを決定付けるとすると、耐圧要求は、特定のスイッチの構造上の構成を決定する。例えば、パワーＭＯＳＦＥＴの場合、ドレイン−ソース間のオン抵抗ＲＤＯＮとブレークダウン電圧は比例関係にあるため、トランジスタの耐圧性能を改善する一方、低ＲＤＳＯＮを保持するのは難題である。トランジスタのドリフト領域における様々なチャージバランス構造は、この課題に対応するため発展し、異なる程度の成功をもたらしている。
【０００４】
２種類の電界効果トランジスタは、蓄積モードＦＥＴ（accumulation mode FET）とエンハンスメントモードＦＥＴ（enhancement mode FET）である。従来の蓄積モードＦＥＴは、反転チャンネルが形成されないため、チャンネル抵抗は排除され、それ故トランジスタとしての電力対応能力および電力効率を強化されている。さらにＰＮボディダイオードを有していないので、ＰＮダイオードに起因する同期整流回路におけるロスが低減される。従来の蓄積モードトランジスタの欠点は、十分に高い反転バイアス電圧をサポートするためにドリフト領域にライトドープが必要となることである。しかしながら、ライトドープされたドリフト領域は、オン抵抗の上昇および効率の低下を招く結果となる。同様に、エンハンスメントモードＦＥＴにおいては、トランジスタのブレークダウン電圧の改善は、しばしばオン抵抗の上昇という代償を招き、逆もまたしかりである。
【０００５】
デバイスの性能パラメータは製造工程によっても影響を受ける。様々な改善された製造技術の進展によりこれらいくつかの課題に対応するための試みがなされている。それが超軽量型の家電機器においても、通信システムにおけるルータ若しくはハブにおいても、様々なパワースイッチアプリケーションはエレクトロニクス産業の発展とともに成長を続けている。それ故パワースイッチは、依然として高い発達可能性を備えた半導体デバイスである。
【０００６】
本発明はパワーデバイスおよびその製法の様々な実施形態を提供する。
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明は製造方法をはじめパワーデバイスに関する様々な実施例を提供している。概して本発明の１つのアスペクトによれば、ショットキーダイオードが単一のセル内において蓄積モードＦＥＴ又はエンハンスメントモードＦＥＴに統合される。本発明の他のアスペクトによればセルフアライン性をはじめ他の利点や特徴を有する様々なパワートランジスタ構造の製造方法が提供される。
【０００８】
本発明の１つの実施例に一致して、一体的に統合された電界効果トランジスタおよびショットキーダイオードは、半導体領域内に伸長するゲートトレンチを含む。ソース領域はゲートトレンチの各側面に位置し実質的に三角形状を呈している。隣接するゲートトレンチ間の半導体領域内部にコンタクト開口が伸長している。導電体層は（ａ）各ソース領域の傾斜した側壁部の少なくとも一部に沿ってソース領域に電気的に接続し、（ｂ）且つコンタクト開口の底部に沿って半導体領域に接続している。導電体層は半導体領域とショットキーコンタクトを形成している。
【０００９】
本発明の他の実施例に一致して、一体的に統合された電界効果トランジスタおよびショットキーダイオードは基板上に延在するエピタキシャル層内部に伸長し且つ終端するゲートトレンチを含む。各ゲートトレンチは、その上部に誘電体材料を有する埋め込みゲートを内部に有する。エピタキシャル層は基板の導電型と同一であるが基板のドーピング濃度よりも低い。ソース領域はゲートトレンチの各側面に位置し、各ソース領域は誘電体材料の上端面よりも下方にその上端面を有する。コンタクト開口が隣接するゲートトレンチの間のエピタキシャル層内部に伸長している。導電体層はコンタクト開口を満たし、ソース領域およびエピタキシャル層に電気的に接続し、シリコン領域とショットキーコンタクトを形成する。エピタキシャル層およびソース領域はシリコンカーバイド、窒化ガリウムおよびガリウムヒ素のいずれか１つを含む。
【００１０】
本発明の他の実施例に一致して、一体的に統合されたトレンチＦＥＴおよびショットキーダイオードは第１の導電型の半導体領域内部に伸長するゲートトレンチを含み、各ゲートトレンチはその上部に誘電体材料を有するゲートトレンチを内部に有する。第１の導電型のソース領域はゲートトレンチの各側面に位置する。各ソース領域は対応する埋め込みゲートの上部の誘電体材料の上端面に対して凹部形成された上端面を有する。第２の導電型のボディ領域は対応するソース領域と半導体領域の間のゲートトレンチの側壁部の各々に沿って伸長している。コンタクト開口は隣接するトレンチ間の半導体領域内部に伸長している。導電体層はコンタクト開口を満たし、ソース領域、ボディ領域および半導体領域と電気的に接続し、導電体層は半導体領域とショットキーコンタクトを形成する。
【００１１】
本発明の他の実施例に一致して、一体的に統合されたトレンチＦＥＴおよびショットキーダイオードは半導体領域内部に伸長するゲートトレンチを含み、各ゲートトレンチはその上部に誘電体材料を有するゲートトレンチを内部に有する。半導体ソーススペーサがゲートトレンチの各側面に位置し、隣接する２つのゲートトレンチの各々の間に位置する隣接する半導体ソーススペーサの各ペアはそれらの間にコンタクト開口を形成する。導電体層はコンタクト開口を満たし、半導体ソーススペーサおよび半導体領域に接続し、半導体領域とショットキーコンタクトを形成する。
【００１２】
本発明の他の実施例に一致して、一体的に統合されたトレンチＦＥＴおよびショットキーダイオードは第１の導電型の半導体領域内部に伸長するゲートトレンチを含む。第１の導電型のソース領域はゲートトレンチの各側面に位置する。シールド電極は各ゲートトレンチの底部に沿って配置され、シールド誘電体層に沿って半導体領域から絶縁されている。ゲートは各トレンチ内のシールド電極上に配置され、ゲートおよびシールド電極はそれらの間に誘電体層を有する。誘電体キャップはゲート上に配置される。導電体層はソース領域および半導体領域に接続し、半導体領域とショットキーコンタクトを形成する。
【００１３】
本発明のこれらのおよび他のアスペクトは以下において添付図面とともにより詳細に説明される。
【発明を実施するための形態】
【００１４】
この出願は、２００５年４月６日に出願された米国仮出願No.60/669,063の利益を要求し、その全ての内容を本願に援用するものとする。以下の特許出願は本願に援用されるものとする。２００４年７月１５日に出願された米国仮出願No.60/588,845、２００４年１２月２９日に出願された米国出願No.11/026,276、および２００１年４月２７日（公開No.US2002/0008284）に出願された米国出願No.09/844,347
パワースイッチは、パワーＭＯＳＦＥＴ、ＩＧＢＴ、種々のタイプのサイリスタ等のうちのいずれか１つによって構成することができる。ここに提起された多くの新規技術は、本発明の趣旨の実例としてパワーＭＯＳＦＴとの関連で説明されている。しかしながら、ここに記載された本発明の様々な実施例はパワーＭＯＳＦＥＴに限定されるものではなく、例えばＩＧＢＴや他のタイプのバイポーラスイッチ等を含む多くの他のタイプのパワースイッチ技術に適用することが可能であることが理解されるべきである。さらに、説明の理解のために本発明の種々の実施例は、明確なＰ型およびＮ型領域を含んで示されている。ここに記載された教示は、各領域の導電性が反転されたデバイスに同様に適用できることが当業者によって理解される。
【００１５】
図１は、本発明の典型的な実施例である単一セル内にショットキーダイオードが最適に一体形成されたトレンチゲート蓄積型電界効果トランジスタ（trenched-gate accumulation field effect transistor）の簡略化された断面図である。低濃度ｎ型エピタキシャル層１０４は、高濃度ｎ型基板１０２上に延在し、且つこれと接合している。ゲートトレンチ１０６は、エピタキシャル層１０４内部に伸長し、且つ終端している。各トレンチゲート１０６は、その側壁部及び底部に沿って誘電体１０８に内部を覆われており、埋め込みゲート１１０および埋め込みゲート１１０の頂上に形成されている絶縁体１１２を含む。三角形状に形成されたｎ型導電性のソース領域１１４は、各トレンチ１０６の側部両側に位置する。ソース領域１１４は垂直面に沿ってポリシリコンゲート１１０とオーバーラップする。このオーバーラップは高耐圧ＦＥＴの如きアプリケーションには不要である。オーバーラップをなくすことがトランジスタのオン抵抗Rdsonへの影響を最小限する。ゲート−ソース間オーバーラップの欠如は低耐圧トランジスタにおいてはRdsonにさらなる影響を与える。低耐圧トランジスタにおいては、オーバーラップの存在が好都合となる。
【００１６】
ソース領域１１４を含むエピタキシャル層１０４のリセス部は丸みを帯びた底部を有するＶ字型のコンタクト開口１１８を形成している。ショットキーバリアメタル１２０は、構造体表面上に広がり、ソース領域１１４の側壁部の傾斜に沿ってソース領域にコンタクトを形成するようにコンタクト開口１１を満たしている。そして、ショットキーバリアメタル１２０は、リセス部の内部においてエピタキシャル層１０４に接続している。ソース領域１１４は高濃度であり、エピタキシャル層１０４は低濃度であるため、表面の導電体層１２０はソース領域１１４との間ではオーミック接続を形成し、エピタキシャル層１０４との間ではショットキー接続を形成する。一例として、ショットキーバリアメタル１２０はチタンを含んでいてもよい。基板１０２に接続する裏面側の導電体層１２２は例えばアルミニウム（又はチタン）を含んでいてもよい。
【００１７】
エンハンスメントモードトランジスタと異なり、図１の構造体１００に示す如き蓄積モードトランジスタ（accumulation-mode transistor）は、遮断ウェル（blocking well）（本実施例の場合Ｐ型）又は導電チャンネルが形成されるボディ領域を内部に有していない。その代わりにトレンチの側壁部に沿ってエピタキシャル層１０４内に蓄積層（accumulation layer）が形成されたときに導電チャンネルが形成される。構造体１００におけるトランジスタは、チャンネル領域のドーピング濃度およびゲート１１０のドーピングタイプに応じてノーマリオン又はノーマリオフとなる。チャンネル領域が全体的に空乏化または軽度に反転するとターンオフとなる。また、反転チャンネルが形成されないためチャンネル抵抗が排除され、それ故トランジスタの電力対応能力および効率が向上される。更に、ｐｎボディダイオードも形成されないため、ｐｎダイオードに起因する同期整流回路におけるロスが排除される。
【００１８】
図１に示す実施例では、構造体１００におけるＦＥＴは、縦型トレンチゲート蓄積型ＦＥＴであり、表面の導電体層１２０がソース配線を形成し、裏面の導電体層１２２がドレイン配線を形成している。他の実施例では、基板１０２がＰ型であり、その結果、蓄積型ＩＧＢＴが形成される。
【００１９】
図２Ａ〜２Ｉは、本発明の典型的な実施例である図１の一体化されたＦＥＴ−ショットキーダイオード構造１００を形成するためのプロセスステップを示す簡略化された断面図である。図２Ａにおいて下方のエピタキシャル層２０４および上方のエピタキシャル層２０５は従来の製法を使用してｎ型基板２０２上に順次形成される。代替として、エピタキシャル層２０４、２０５を含む初期ウエハ材料を用いることとしてもよい。上方のエピタキシャル層２０５は、下方のエピタキシャル層２０４よりも高いドーピング濃度を有している。図２Ｂにおいて、マスク（図示せず）が位置決めおよびシリコンエッチに使用され、上方のエピタキシャル層２０５を貫通するように伸長し且つ下方のエピタキシャル層２０４内で終端しているトレンチ２０６が公知の製法で形成される。トレンチ形成においては従来のドライエッチまたはウェットエッチを使用することができる。図２Ｃにおいて、トレンチ２０６の側壁および底部が例えば酸化膜等からなる誘電体層２０８に覆われるように誘電体層２０８が構造体上に成長または堆積される。
【００２０】
その後、図２Ｄに示すように、ポリシリコン２０９の層が従来の製法によりトレンチ２０６を充填するように堆積される。ポリシリコン層２０９は、所望のゲートドーピングタイプおよび濃度を得るためにその場ドープで形成されることとしてもよい。図２Ｅに示すように、ポリシリコン層２０９は、従来製法によりエッチバックされ、トレンチ２０６内に凹部形成され、埋め込みゲート２１０を形成する。埋め込みゲート２１０は、垂直面に沿って上方のエピタキシャル層２０５とオーバーラップしている。上記したように、目的のアプリケーションおよび設計目標に応じて埋め込みゲート２１０は、上方のエピタキシャル層２０５とオーバーラップさせる必要はない。（すなわち、工程手順および最終構造はこのオーバーラップによって制限される必要はない。）他の実施例においてはゲート２１０をポリシリコンカーバイド又は金属を含んでいてもよい。
【００２１】
図２Ｆに示すように、例えば酸化膜等からなる誘電体層２１１が構造体上に形成され、その後、従来の製法によって平坦化される。図２Ｇに示すように、平坦化された誘電体層２１１（活性領域内部の）の全面的なエッチングが少なくともデバイスの活性領域内において行われ、上方のエピタキシャル層２０５の表面領域を露出させつつ、誘電体層２１１の部位２１２を埋め込みゲート２１０の上部に残す。図２Ｈに示すように従来の製法により全面的な角度をつけたシリコンエッチ（例えば活性領域におけるドライエッチ）が少なくとも活性領域内において行われ、丸みを帯びた底部を有するＶ字型のコンタクト開口２１８が形成される。コンタクト開口２１８は、上方のエピタキシャル層２０５を完全に貫通するように伸長し、その結果、隣接する２つのトレンチ間には２つのソース領域２１４が形成される。コンタクト開口２１８は、下方のエピタキシャル層２０４の上方部分まで伸長し終端している。
【００２２】
図２Ｉに示すように、表面の導電体層２２０が従来の製法により形成される。表面の導電体層２２０はショットキーバリアメタルを構成する。図示するように、表面の導電体層２２０はコンタクト開口２１８を満たし、ソース領域２１４の傾斜した側壁部に沿ってソース領域２１４と接触し、コンタクト開口２１８の底部に沿って下方のエピタキシャル層２０４と接触する。ソース領域２１４は高濃度であり、下方のエピタキシャル層２０４は低濃度であるため、表面の導電体層２２０はソース領域とオーミックコンタクトを形成し、下方のエピタキシャル層２０４とショットキーコンタクトを形成する。図示するように、ソース領域およびショットキーコンタクトはトレンチ２０６に対してセルフアラインされる。
【００２３】
図３Ａ〜３Ｅは、本発明の他の典型的な実施例である代替のプロセスステップを示す簡略化された断面図であり、図２Ｇ〜２Ｉによって示されたプロセスステップの後半部分を示している。従って、本実施例においては図２Ａ〜２Ｇによって示されたものと同一の工程は、図３Ｂによって示されるステップにつながる（図３Ａによって示されるステップは図２Ｇに示されるステップと同一である）。図３Ｂに示すように、上方のエピタキシャル層３０５は、エッチバックされ、その後の誘電体スペーサ３１６の形成に十分に適合させるために誘電体３１２の上方側壁部を露出させる。一例として、２番目のエピタキシャル層３０５は０．０５〜０．５ｕｍの範囲でエッチバックされる。図３Ｃに示すように、露出した誘電体３１２の上方側壁部に隣接してスペーサ３１６が従来の製法により形成される。スペーサ３１６は誘電体３１２とは異なる誘電体材料からなる。例えば、誘電体３１２が酸化物からなる場合、スペーサ３１６は窒化物からなることとしてもよい。
【００２４】
図３Ｄ示すように、上方のエピタキシャル層３０５の表面の露出部分はエピタキシャル層３０５を完全に貫通するように凹部が形成され、その結果、下方のエピタキシャル層３０４内部に伸長するコンタクト開口３１８を形成する。上方のエピタキシャル層３０５を完全に貫通するように凹部形成することにより、上方のエピタキシャル層の一部分３１４のみが残存したスペーサ３１６の直下に残る。部位３１４はトランジスタのソース領域を形成する。図示するように、コンタクト開口３１８、ひいてはソース領域３１４は、トレンチ３０６に対してセルフアラインされる。図３Ｅに示すように、表面の導電体層３２０および底面の導電体層３２２が従来の製法により形成される。導電体層３２０はショットキーバリアメタルを構成する。図示するように、表面の導電体層３２０は、コンタクト開口３１８を満たし、ソース領域３１４の側壁部に沿ってソース領域とコンタクトし、且つ下方のエピタキシャル層３０４の凹部と接続する。ソース領域３１４は高濃度であり、下方のエピタキシャル領域３０４は低濃度であるため、表面の導電体層３２０はソース領域３１４とオーミックコンタクトを形成し、下方のエピタキシャル層３０４とショットキーコンタクトを形成する。
【００２５】
図３ＥＥに示される代替の実施例においては、表面の導電体層を形成する前に、誘電体スペーサ３１６が除去され、その結果ソース領域３１４の上部表面が露出する。表面の導電体層３２１は、ソース領域３１４の上面および側壁部に沿ってコンタクトを形成する。従って、ソースコンタクト抵抗は減少する。上記した多様な実施例の代替のバリエーションにおいては、公知技術を使用してゲートを形成する前に各トレンチ底部に沿って厚底の誘電体を形成する。この厚底の誘電体はミラー容量を低減させる。
【００２６】
ここに記載された種々の実施例から明らかなように、ショットキーダイオードがＦＥＴの繰り返し配列されている単一セルに最適に一体化されている。また、ショットキーコンタクトおよびソース領域はトレンチに対してセルフアラインされる。さらに、ショットキーコンタクトは低オン抵抗Rdsonひいてはオン状態での低ロスおよびトランジスタの逆回復特性の改善をもたらす。また、セル間隔を狭くすることなく良好な阻止能力が得られる。
【００２７】
図２Ａ〜２Ｉおよび図３Ａ〜３Ｅによって示される典型的な製造工程においては、拡散または注入は使用されない。これらの製造工程は従来の結晶質のシリコン材料に使用することができるほか、拡散、注入およびドーパントの活性化を実施およびコントロールするのが困難であるシリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）といった他のタイプの材料の使用に特に適している。そのような実施例においては、基板、上方および下方のエピタキシャル層のみならずトランジスタの他の領域はＳｉＣ、ＧａＮ、又はＧａＡｓのいずれかによって構成し得る。さらに、従来のシリコンカーバイド基板のエンハンスメント型ＦＥＴにおいては、オン抵抗に対する反転チャンネルの影響は特に高い。対照的に図２Ｉおよび図３Ｅに示される蓄積型トランジスタのシリコンカーバイドの実施例においては蓄積チャンネルのオン抵抗に対する影響は十分に低い。
【００２８】
図４は、本発明の他の実施例の断面図を示している。図４に示すように、シールド電極４２４がゲート４１０の下方に形成されている。シールド電極４２４は、シールド誘電体４２５によって下方のエピタキシャル層４０４から絶縁されており且つ内部誘電体電極４２７によって上方のゲート４１０から絶縁されている。シールド電極４２４は、ミラー容量がごく僅かになるように低減させるのを補助し、これにより、トランジスタのスイッチングロスを大幅に低減させる。図４には図示していないが、シールド電極４２４は、設計および性能要求に応じてソース領域４１４又はグランド電位又はその他の電位に電気的に接続される。必要に応じて互いに同電位若しくは異なる電位にバイアスされた１つ以上のシールド電極がゲート４１０の各々の下方に形成されていてもよい。このようなシールド電極を形成するための１つ以上の方法は、上記の同一出願人による出願番号11/026,276において開示されている。また出願番号11/026,276に開示された他のチャージバランス構造は、デバイスの性能特性のさらなる改善のためにここに開示された種々の実施例と組み合わせることとしてもよい。
【００２９】
従来のシリコンカーバイドベースのトレンチゲートトランジスタの制限は、ゲート酸化膜の低ブレークダウン電圧である。本発明に従って、この問題はショットキーコンタクト凹部をより深く伸長させることにより対応できる。例えば、ゲートトレンチの深さの２分の１より深く伸長させる。図５は、典型的な実施例であり、ショットキーコンタクト凹部がおおよそゲートトレンチ５０６と同じ深さにまで伸長している。深いショットキーコンタクトは、高電界からゲート酸化膜５０８をシールドする役割を持ち、その結果、ゲート酸化膜のブレークダウンを改善する。このことは図７Ａに示されている。図７Ａは、２つのＳｉＣベースの蓄積型ＦＥＴのシミュレーション結果であり、一方はより深いショットキーコンタクト凹部を有する。浅いショットキーコンタクト凹部を有するトランジスタにおいてトレンチの底部に沿って発生していた電界線（右図）は、より深いショットキーコンタクト凹部を有するトランジスタの場合において解消されている（左図）。右図におけるゲートトレンチの下方の電界線は、底部から上部までの電界増加を反映する。最下部の電界線は最大電界に相当し、最上部の電界線は最低電界に相当する。
【００３０】
深いショットキーコンタクト凹部にさらなる利点は、阻止状態におけるトランジスタのリークを低減できることである。このことは、図７Ｂに示すシミュレーション結果においてより明確に示されている。図７Ｂは、ドレイン電流対ドレイン電圧特性を深いショットキーコンタクト凹部と浅いコンタクト凹部についてプロットしたものである。図示するように、浅いコンタクト凹部の場合にはドレイン電圧が０Ｖから２００Ｖまで増加するのに伴ってドレイン電流が連続的に上昇するのに対し、深いショットキーコンタクト凹部の場合にはドレイン電流はフラットのままである。故に、エピタキシャル層５０４内部おいてショットキーコンタクト凹部をより深く形成することによりゲート酸化膜のブレークダウン電圧を高くできるだけでなく、トランジスタの実質的なリーク電流の低減が達成される。
【００３１】
深いショットキーコンタクト凹部の構造（例えば図５に示す）は、シリコンカーバイドベースのトランジスタに特に適している。なぜなら、ゲートトレンチはシリコンベースのトランジスタと比較してエピタキシャル層内に深く伸長させる必要がないからである。このことは、位置決めおよびエッチングが比較的容易な浅いショットキーコンタクト凹部の形成を許容する。しかしながら、ゲート酸化膜のブレークダウンおよびトランジスタのリークに関する同様の改善がＳｉＣ、ＧａＮおよびＧａＡｓ等の他の種類の材料を使用した同様の構造体によってもたらされる。
【００３２】
図６は、図５の構造における蓄積型ＦＥＴの変形例であるエンハンスメント型ＦＥＴを示している。図６に示すように、Ｐ型のボディ領域６１３が対応するソース領域６１４の直下においてトレンチの側壁部に沿って伸長している。図示するように深いコンタクト開口６０６がボディ領域６１３の底面より下方まで伸長し、表面導電体層６２０とｎ型エピタキシャル層６０４との間でショットキーコンタクトが形成されるようになっている。従来のＭＯＳＦＥＴと同様、図６に示すＭＯＳＦＥＴがオン状態にあるときには、電流はボディ領域６１３内の各トレンチの側壁部に沿って伸長しているチャンネルを流れる。図６の実施例の変形例においては、スペーサ６１６が除去され、表面導電体層６２０がソース領域６１４の上部表面に沿ってソース領域６１４に接続する。
【００３３】
図８は、本発明の典型的な他の実施例である単一のセル内においてショットキーダイオードと最適に一体化されたスペーサソース領域を有する蓄積モードＦＥＴ（accumulation mode FET）の断面図を示している。ｎ型エピタキシャル層１１０４はｎ型基板１１０２上に延在し、且つ接合されている。ゲートトレンチ１１０６はエピタキシャル層１１０４内にまで伸長し、且つ終端している。各ゲートトレンチ１１０６は、その側壁部および底部に沿った誘電体層１０８に表面を覆われている。各ゲートトレンチ１１０６はゲート１１１０とゲート１１１０上部の絶縁体材料１１１２とを含む。ｎ型のスペーサソース領域１１１４は例えばｎ型ポリシリコンからなり、エピタキシャル層１１０４の上部であってトレンチ１１０６の各側面に位置する。
【００３４】
スペーサソース領域１１１４は、コンタクト開口１１１８を形成し、このコンタクト開口１１１８を介して表面導電体層１１２０がエピタキシャル層１１０４およびソース領域１１１４の両方に電気的に接続する。表面導電体層１１２０はショットキーバリアメタルを構成する。エピタキシャル層１１０４は低濃度であるため、表面導電体層１１２０はエピタキシャル層１１０４とショットキーコンタクトを形成する。
【００３５】
先の実施例のように構造体１１００における蓄積型トランジスタ（accumulation-mode transistor）は、導電チャンネルをその内部に形成する遮断ウェル（blocking well）（本実施例の場合Ｐ型）やボディ領域を含んでいない。その代わりトレンチの側壁部に沿ってエピタキシャル層１１０４内に蓄積層（accumulation layer）が形成されたときに導電チャンネルが形成される。構造体１１００のＦＥＴは、チャンネル領域のドーピング濃度およびゲート１１１０のドーピングタイプに応じてノーマリオン又はノーマリオフとなる。チャンネル領域が全体的に空乏化および軽度に反転するとターンオフとなる。また、反転チャンネルが形成されないため、チャンネル抵抗は排除され、その結果トランジスタの電力対応能力および電力効率が改善する。さらに、ｐｎボディダイオードを有していないため、ｐｎダイオードに起因する同期整流回路におけるロスが排除される。
【００３６】
図８に示す実施例において、構造体１１００におけるＦＥＴはソース配線を形成する表面導電体層（１１２０）およびドレイン配線を形成する底面導電体層（図示せず）を含む縦型のトレンチゲート蓄積型ＭＯＳＦＥＴである。他の実施例においては、基板１１０２をＰ型とし、蓄積型ＩＧＢＴを形成することとしてもよい。
【００３７】
図９Ａ〜９Ｈ、９Ｉ-1および９Ｊ-1は、本発明の実施例である図８における一体化されたＦＥＴ／ショットキーダイオード構造１１００を形成するためのプロセスステップを示す断面図である。図９Ａに示すように、ｎ型エピタキシャル層１２０４が従来の製法によりｎ型基板１２０２上に形成される。他の方法として、エピタキシャル層１２０４を含む初期ウエハを使用してもよい。図９Ｂに示すように、マスク（図示せず）を使用して位置決めおよびシリコンエッチして従来の製法によりトレンチ１２０６を形成する。トレンチ形成においては従来のドライエッチ又はウェットエッチを使用することができる。トレンチ１２０６はエピタキシャル層１２０４内にまで伸長し終端している。図９Ｃに示すように、例えば酸化膜等からなる誘電体層１２０８がトレンチ１２０６の側壁および底部表面を覆うように構造体の上に成長または堆積される。
【００３８】
図９Ｄに示すようにポリシリコン１２０９の層が従来の製法により堆積され、トレンチ１２０６を充填する。ポリシリコン層１２０９は、所望のゲートドーピングタイプおよび濃度を得るためにその場ドープしてもよい。図９Ｅに示すように、ポリシリコン層１２０９は、従来製法によりエッチバックされ、トレンチ１２０６内に埋め込まれ、埋め込みゲート１２１０を形成する。
【００３９】
図９Ｆに示すように、例えば酸化物等からなる誘電体層１２１１が構造体上に形成された後、従来の製法により平坦化される。図９Ｇに示すように、平坦化された誘電体層１２１１（少なくとも活性領域内）の全面的なエッチングが行われ、エピタキシャル層１２０４の表面領域を露出させる一方誘電体層１２１１の一部１２１２をゲート１２１０の上部に残す。図９Ｈに示すように、エピタキシャル層１２０４はエッチバックされ、その後のソーススペーサ１２１４の形成に十分に適合させるために誘電体材料１２１２の側壁部を露出させる。図９I-1に示すように例えばポリシリコンからなる導電体層が堆積された後エッチバックされ、露出した誘電体材料１２１２の側壁部に隣接する高濃度ソーススペーサ１２１４を形成する。ここでポリシリコンはソーススペーサ１２１４の形成するために使用されるところ、ポリシリコンは高濃度ソーススペーサを得るためにその場ドープされることとしてもよい。図９J-2に示すように、表面導電体層１２２０が従来の製法により形成される。導電体層１２２０は、ショットキーバリアメタルを構成する。一例として、導電体層１２２０はチタンからなる。図示するように、ソーススペーサ１２１４はコンタクト開口１２１８を形成し、これを介して表面導電体層１２２０がエピタキシャル層１２０４に接続する。導電体層１２２０はソーススペーサ１２１４にも接触している。ソーススペーサ１２１４は高濃度であり、エピタキシャル層１２０４は低濃度であるため、表面導電体層１２２０は、ソーススペーサ１２１４とオーミックコンタクトを形成し、エピタキシャル層１２０４とショットキーコンタクトを形成する。
【００４０】
図９I-2および９J-2は、図９I-1および図９J-1に示されたステップの代替のプロセスステップを示す断面図であり、結果として、図８に示された構造体の変形例である。ポリシリコンエッチがエピタキシャル層１２０４が露出した時点で停止される図９I-1に示されたステップと比較して、図９I-2に示すステップにおいては、ポリシリコンエッチが継続され、ソーススペーサの間の露出したエピタキシャル層に凹部を形成する。図示するように、追加的なエッチングにより、図９I-2におけるソーススペーサ１２１５は図９I-1におけるソーススペーサ１２１４よりも小さくなる。図９J-2に示すように、表面導電体層１２２１が従来の製法により構造体の上に形成される。表面導電体層１２２１は、ソーススペーサ１２１５とオーミックコンタクトを形成し、領域１２１９においてエピタキシャル層１２０４とショットキーコンタクトを形成する。
【００４１】
図示するように、ショットキーコンタクトおよびソーススペーサはトレンチ１４０６に対してセルフアラインされる。さらに、ショットキーコンタクトは低オン抵抗Rdsonをもたらし、その結果、オン状態におけるロスの低下、そしてトランジスタの逆回復特性の改善をももたらす。また、セル間隔を狭くすることなく良好な阻止能力が得られる。それに加え、図７の図解に関連して図９I-2および図９J-2に示される実施例における埋め込みショットキーコンタクトの更なる利点は、遮断状態におけるトランジスタリークの低減である。また、ポリシリコンソーススペーサは従来の拡散ソース領域よりも小さい領域しか消費しない。このことは、より広いショットキーコンタクトエリアをもたらすという有利な結果となる。
【００４２】
図１０は、シールド電極１３２４がゲート１３１０下方に形成された図８に示す実施例の変形例を示す断面図である。シールド電極１３２４は、ミラー容量がごく僅かになるように低減させるのを補助し、これにより、トランジスタのスイッチングロスを大幅に低減させる。シールド電極１３２４は、設計および性能要求に応じてソーススペーサと同電位又はグランド電位又はその他の電位に電気的にバイアスされる。必要に応じて互いに同電位若しくは異なる電位にバイアスされた１つ以上のシールド電極がゲート１３１０の各々の下方に形成されていてもよい。このようなシールド電極を形成するための１つ以上の方法は、上記の同一出願人による出願番号11/026,276において開示されている。
【００４３】
埋め込みショットキーコンタクトの適用およびシールド電極の適用による利点は、図１１および図１２の２つの例によって示されるように単一構造においてこれらを組み合わせることによって実現し得る。図１１は、ポリシリコンソーススペーサ１４１５を有する蓄積モードＦＥＴにおける埋め込みショットキーコンタクトおよびシールド電極の適用を示している。図１２は、従来の拡散法により形成されたソース領域１５１７を有する蓄積モードＦＥＴにおける埋め込みショットキーコンタクトおよびシールド電極の適用を示している。図１３は、Ｐ型領域１６２３を導入することにより修正されたショットキー領域を有する図１１の実施例の変形例を示している。Ｐ型領域１６２３は表面の導電体層１６２０を形成する前にショットキー領域においてｐ型ドーパントを注入することにより形成されることとしてもよい。その結果、広く知られている複合型Ｐ-i-Ｎショットキー（ＭＰＳ）構造が隣接するトレンチの間の領域に形成される。実質的に遮断ジャンクションが蓄積型トランジスタ内に導入される。当該技術分野において周知のように、ＭＰＳ構造は遮断状態におけるトランジスタのリークを低減させる。
【００４４】
図１４は、図１における構造体を使用したシミュレーション結果を示している。ＭＥＤＩＣＩデバイスシミュレータが使用された。図１４は、ドレイン電流対ドレイン電圧特性がプロットされた左図およびゲート電圧対ゲートチャージ電荷特性がプロットされた右図を含んでいる。左側のプロットは1 x 10-14 Amperes/μmという低いリーク電流および３５Ｖ以上というＢＶＤＳＳがもたらされていることを示し、右側のプロットはシールド電極がミラー容量の排除に寄与していることを示している。
【００４５】
図９Ａ〜９Ｈ、９I-1、９J-1、９I-2および９J-2によって示される典型的なプロセスシーケンスおよび図１０、図１１における典型的なトランジスタ構造においては拡散および注入処理は使用されない。一方、これらのプロセスシーケンスは従来の結晶質のシリコン材料に使用することができるほか、拡散、注入およびドーパントの活性化を実施およびコントロールするのが困難であるシリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）といった他のタイプの材料の使用に特に適している。そのような実施例においては、基板、基板上のエピタキシャル層、ソース領域およびトランジスタの他の領域はＳｉＣ、ＧａＮ、又はＧａＡｓのいずれかによって構成し得る。さらに、従来のシリコンカーバイドベースのエンハンスメントモードＦＥＴにおいては反転チャンネルのオン抵抗に対する影響は特に高い。対照的に図９J-1、図９J-2、図１０、および図１１に示される蓄積型トランジスタのシリコンカーバイドの実施例においては蓄積チャンネルのオン抵抗に対する影響は十分に低い。
【００４６】
上記した実施例は、主に蓄積モードＦＥＴへの適用について説明されたが、上記した特徴および利点はエンハンスメントモードＦＥＴにおいても実現し得る。例えば、図２Ａ〜２Ｉ及び図３Ａ〜３Ｅに示されたプロセスシーケンスは上方のエピタキシャル領域２０５を形成する前に、下方のエピタキシャル層２０４内にｐ型ウェル領域を形成することによって変更することができる。図９Ａ〜９Ｈ、91-1、9J-1および図９Ａ〜９Ｈ、９1-2および９J-2に示されるプロセスシーケンスもまたソーススペーサ１２１４および１２１５を形成する前にエピタキシャル層１２０４内にｐ型ウェル領域を形成することによって変更することができる。ショットキーダイオードと一体化されたエンハンスメントモードＦＥＴを得るために、先に述べた構造およびプロセスシーケンスの実施例を変更する他の多くの方法は、この開示を参酌した当業者にとっては明白である。
【００４７】
図１５Ａ〜１５Ｈは、本発明の他の実施例であるトレンチゲートＦＥＴを形成するためのプロセスステップを示す簡略された断面図である。図１５Ａに示すように、低濃度ｐ型ボディ領域１７０４が従来の注入法およびドライブ法によってｎ型領域１７０２内に形成される。一例として、ｎ型領域１７０２はその上により低濃度でドープされたｎ型エピタキシャル領域が形成されている高濃度の基板領域によって構成される。このような実施例においては、ボディ領域１７０４はｎ型エピタキシャル層内に形成される。
【００４８】
図１５Ｂに示すように、下方誘電体層１７０６、中間誘電体層１７０８および上方誘電体層１７１０からなる誘電体スタックがボディ領域１７０４上に形成される。中間誘電体層は、上方誘電体材料とは異なる誘電体材料であることが要求される。一例として、誘電体スタックは、酸化膜−窒化膜−酸化膜により構成される。図示するように、中間誘電体層１７０８の厚さは製造工程の後のステップにおいてゲート上に形成される誘電体キャップ１７２０（図１５Ｄ）の厚さに影響を与える。そのため、注意深く選択しなければならない。製造工程の後のステップにおける下方誘電体層１７０６の除去の間に起る誘電体層１７２０の厚みの減少を最小限にするために下方誘電体層１７０６は比較的薄い。図示するように誘電体スタックは、パターニングされエッチングされて開口１７１２が位置決めされる。開口１７１２を介してゲートトレンチが後に形成される。
【００４９】
図１５Ｃに示すように、従来のシリコンエッチが行われ、ボディ領域１７０４を貫通し、ｎ型領域１７０２内で終端するトレンチ１７０３が形成される。トレンチの側壁部および底部の表面を覆うゲート絶縁層１７１４が形成され、これに続いて従来の製法によりポリシリコン層１７１６が堆積される。図１５Ｄに示すように、ポリシリコン層１７１６がトレンチ内に埋め込まれ、ゲート１７１８を形成する。誘電体層が構造体の上部に形成され、その後、誘電体キャップ１７２０がゲート１７１８の真上に残るようにエッチバックされる。窒化物層１７０８は、誘電体層のエッチバックの際にエッチストッパー又はエッチストップ検出層としての機能を果たす。図１５Ｅに示すように、窒化物層１７０８は従来の製法により選択的に除去されて誘電体キャップ１７２０の側壁部が露出する。その結果、下方の酸化物層１７０６はボディ領域１７０４上に残り、誘電体キャップ１７２０もゲート１７１８上に原型を保ったまま残る。
【００５０】
図１５Ｆに示すように、デバイスの活性領域において全面的なソース注入が行われ、トレンチ１７０３の両側上部のボディ領域１７０４内に高濃度ｎ型領域１７２２が形成される。その後、誘電体スペーサ１７２４（例えば酸化物からなる）が従来の製法により誘電体キャップ１７２０の露出した側壁部に沿って形成される。注入されたドーパントの活性化およびドライブインがこのプロセスシーケンスの段階又は後の段階で行われる。図１５Ｇに示すように、シリコンエッチが行われ、ｎ型領域１７２２の露出した表面にｎ型領域１７２２を完全に貫通してボディ領域１７０４に至る凹部を形成する。ｎ型領域１７２２の部分１７２６はスペーサ１７２４の直下に残り、デバイスのソース領域を形成する。その後、高濃度のボディ領域１７２８が凹部領域内に形成される。一例として、高濃度ボディ領域１７２８は、従来のシリコンエピタキシャル成長を使用して、エッチングされたシリコンにｐ＋型シリコンを充填することにより形成される。これにより高濃度ボディ領域１７２８およびソース領域１７２６はトレンチ１７０３に対してセルフアラインされる。
【００５１】
図１５Ｈに示すように、誘電体キャップ１７２０およびスペーサ１７２４は部分的にエッチバックされ、ソース領域１７２６の表面エリアを露出させる。エッチングの後、ドーム型の誘電体１７０３がゲート１７１８上に残る。その後、表面導電体層１７３２がソース領域１７２６および高濃度ボディ領域１７２８に接続するように形成される。ドーム型の誘電体１７３０は、ゲート１７１８を表面導電体層１７３２から電気的に絶縁する役割を果たす。一例として、ｎ型領域１７０２は、その下に広がる高濃度ｎ型基板（図示せず）を有する低濃度のエピタキシャル層である。本実施例においては、裏面側の導電体層（図示せず）が基板に接触して形成される。裏面側の導電体層はデバイスのドレイン端子を形成する。セルフアラインされたソースおよび高濃度ボディ領域を有するトレンチゲートＦＥＴはこのようにして形成される。
【００５２】
代替の実施例においては、厚い誘電体層（例えば酸化物からなる）がゲート１７０３を形成する前にトレンチ１０３の底部に沿って形成される。厚底の誘電体は、ゲート絶縁膜１７１４よりも厚く、ゲート−ドレイン間のキャパシタンスを低減させる役割を果たす。その結果、デバイスのスイッチングスピードが改善される。さらなる他の実施例においては、図４および図１０〜１３に示すものと同様にシールド電極がゲート１７１８の下方に形成される。
【００５３】
図１５Ａ〜図１５Ｈに示されるプロセスシーケンスのさらなる他の変形例においては、図１５Ｆに該当するステップの後、露出したシリコン表面には凹部が形成されず、その代わり、高濃度のボディ注入およびドライブイン工程が行われ、ｎ型領域１７２２を貫通し、ボディ領域１７０４に至る高濃度ボディ領域が形成される。ドライブイン工程の際の横方向拡散によって誘電体スペーサ１７２４の下に高濃度ボディ領域１７２８が広がることを除き図１５と同様の断面図が得られる。誘電体スペーサ１７２４は、ｎ型領域１７２２が高濃度ボディ領域の横方向拡散の際に全体的に浸食されないことを保証するのに十分な幅が要求される。これは厚い中間誘電体層１７０８を選択することにより達成できる。
【００５４】
図１５Ａから図１５Ｈにおいて図解したようにセルフアラインされたソースおよびボディ領域を得るための誘電体スタックを使用する製法は、ここに開示した多くの製造工程の実施例において同様に実施できる。例えば、図３Ａから図３Ｅに示される製造工程の実施例において、図３Ａ、３Ｂに該当するステップはセルフアラインされたソース領域およびショットキーコンタクトを得るために以下に示すように図１５Ｂから図１５Ｅによって示される製造工程に置き換えることができる。
【００５５】
図３Ａのトレンチ３０６を形成するために使用されるマスクは、３層の誘電体層からなる誘電体スタックに置き換えられる。誘電体スタックはトレンチ形成位置に開口を形成するためにパターニングおよびエッチングが施される（図１５Ｂおよび図１５Ｃと同様に）。図３ＢにおいてＯＮＯ合成膜の開口は誘電体キャップで満たされ（図１５Ｄにおける誘電体キャップ１７２０と同様に）、その後、ＯＮＯ合成膜の最上部の酸化膜および中間の窒化膜は除去され、誘電体キャップの側壁部が露出する（図１５Ｅと同様に）。図３Ｃから図３Ｅによって示される残りの製造工程については変更はない。図３Ｂにおいて実施されるｎ＋エピ層３０５のエッチングはもはや必要ではなく、より薄いエピタキシャル層３０５が使用される。
【００５６】
誘電体スタックを使用する製法は、上記したものと同様の方法で図９Ｂ〜９に該当する製造工程を図１５Ｂ〜１５Ｅに示される製造工程に置き換えることによって図９Ａ〜９Ｊに示される製造工程の実施例においても実施することができる。
【００５７】
図１６は、本発明の実施例である（表面メタルの形成前において）非平面の上端面を有するｐチャンネルトレンチゲートＦＥＴの簡略化された等角投影図である。本発明はｐチャンネルＦＥＴに限定されない。当業者であればこの開示に基づいてｎチャンネルＦＥＴ又は他のタイプのパワートランジスタについて本発明を実施するための方法を理解するであろう。図１６においては、下方の領域を明らかにするために表面のメタル層１８３２が剥離されている。同様に誘電体キャップ１８２０は、説明のために右側２つのゲート１８１８の上部から部分的に除去されている。図示するように、低濃度ｎ型ボディ領域１８０４は低濃度ｐ型領域１８０２の上方に広がっている。一例として、ｐ型領域１８０２は、高濃度ｐ型基板（図示せず）の上方に形成されたエピタキシャル層であり、ボディ領域１８０４は、当該技術分野において公知の適当なドーパントを注入およびドライブすることによってエピタキシャル層１８０２内に形成される。
【００５８】
ゲートトレンチ１８０６は、ボディ領域１８０４を貫通し、ｐ型領域１８０２内で終端するように伸長している。各ゲートトレンチ１８０６はゲート絶縁膜１８０５に内部を覆われ、その後隣接するシリコンメサ領域の上端面に対して奥まった所に位置するポリシリコンによって満たされる。誘電体キャップ１８２０は、各ゲートの上部において垂直方向に伸長している。高濃度ｐ型ソース領域１８２６は隣接するトレンチの間のボディ領域１８０４内に形成される。図示するように、誘電体キャップ１８２０の上端面は、ソース領域１８２６の上端面よりも高い平面に位置し、その結果上面が非平面となる。一例として、この非平面は誘電体キャップ１８２０の間のシリコンメサに凹部を形成することによりもたらされる。高濃度ボディ領域１８２８は隣接するトレンチの間のストライプ形状のボディ領域に沿って間欠的に形成されている。表面メタル層１８３２は構造体の上に形成され、ソース領域１８２６および高濃度ボディ領域１８２８の両方に電気的に接続される。このＦＥＴ構造はソースのストライプに沿って高濃度ボディ領域を間欠的に形成することによってセルピッチが減少し、その結果、高密度のＦＥＴを実現できる点で有利である。
【００５９】
図１７Ａ、図１７B-1および図１７B-2は図１６のＦＥＴを形成するための２つの方法を示すために使用される。これらの図は高濃度ボディ領域を示していない。なぜなら、これらの図は図１６の等角投影図の前面に沿った断面図に相当するからである。図１７Ａに示すように、ｎ型ボディ領域１９０４が従来の注入およびドライブインの製法によりｐ型のエピタキシャル層１９０２内に形成される。トレンチ１９０６、トレンチ１９０６内部を覆うゲート絶縁膜１９０７および埋め込まれたポリシリコンゲート１９１８が公知の製法により形成される。誘電体層が構造体の上に形成された後、平坦化され、最終的にはシリコン表面が露出するまで均一にエッチバックされる。その後、各ゲートの真上の空間には、誘電体キャップ１９２０が充填される。一例では、隣接する誘電体領域１９２０の間のシリコンメサの露出した表面は、誘電体領域１９２０の上端面と底面の中間の深さまで凹部形成され、それに続いてソース注入が行われｐ型ソース領域を形成する。代替の例では、シリコンに凹部を形成する前にソース形成が行われる。高濃度ボディ領域（図示せず）はソース領域を形成する前又は後に形成することができる。
【００６０】
図１７B-1は、変形例を示しており、誘電体領域１９２０の側壁部上方が露出するようにシリコンに凹部形成がなされる（すなわち、ソース領域１９２６はフラットな表面を有する）。図１７B-2は、他の変形例を示しており、隣接するトレンチの間のソース領域の表面がボウル形状となるようにシリコンの凹部形成がなされ、その結果、誘電体領域１９２０の側壁部が露出されない。一例として、これは異方性シリコンエッチを行うことで実現される。図１７B-2の変形例における利点は、表面導電体層１９３５に接続するためのより広いソース表面エリアがもたらされ、その結果、接触抵抗が低減される。また、高濃度ボディ領域をソースストライプに沿って間欠的に形成することでより狭いセルピッチひいては高密度のＦＥＴが得られる。
【００６１】
図１８は、セルフアラインされた高濃度ボディ領域およびソース領域を有する極めてコンパクトなトレンチゲートＦＥＴを得るための製法を示す簡略化された断面図である。図１８に示すように、その内部にゲート２０１２を有するゲートトレンチはｐウェル領域２００４を貫通しｎ型ドリフト領域２０００内部で終端する。一例として、ｎ型ドリフト領域２０００は、高濃度ｎ型基板（図示せず）上に形成されたエピタキシャル層である。各ゲートトレンチは、ゲート２０１２上に誘電体キャップ２０１４を含んでいる。図示するように、２つのトレンチの間のメサ領域は凹部が形成されており、このシリコンリセスは誘電体キャップ２０１４の頂上部近傍からメサリセスの底部まで伸びる傾斜した外壁部を有する。
【００６２】
メサリセスの底面に向かって垂直に伸びる実線矢印２０１９によって示されるように高濃度ドープされたｐ型の高濃度ボディ領域２０１６が例えばＢＦ2等のドーパントの全面的な注入を入射角０度で行うことによって形成される。高濃度ボディ注入が入射角０度で行われることにより、各トレンチ側壁部の対向する傾斜部およびこれに近接するメサリセスの外壁部は、注入ドーパントの種類および注入エネルギー等の注入条件の入念な選択を併せて行うことにより、注入されたドーパントがウェル領域２００４内のトレンチ側壁部に沿って拡がるチャンネル領域に到達しないことを保証する。
【００６３】
２本の斜め方向の破線矢印２０１８によって示されるように、ｎ型ドーパントの角度付けがなされた２パスによる注入が行われ、各メサリセスの傾斜した壁部に沿ってソース領域２０２０が形成される。図示するように、トレンチの上方のコーナー部は、高濃度ボディ領域の中央部分へソースが注入されるのを阻止する。
【００６４】
セルフアラインされた高濃度ボディ領域およびソース領域は、セルピッチの顕著な縮小を可能とし、その結果、高密度のセル構造となる。換言すれば、トランジスタのオン抵抗を低減させるのに役立つ。更に、セルフアラインされた高濃度ボディ領域は、ＵＩＬ（unclamped inductive switching）耐性を改善するのに役立つ。更に、セルフアライン法によるソース領域および高濃度ボディ領域の形成はマスク数を低減し、その結果、製造コストを低減させ更に製造工程の簡略化および製造歩留りの改善をもたらす。更に、ソース領域および高濃度ボディ領域の特有の構造は、（i）メサリセスの傾斜した外壁部は広いソース表面積をもたらし、ソースコンタクト抵抗の低減に役立ち、（ii）高濃度ボディ領域はソース領域とオーバーラップし、トランジスタのＵＩＬ耐性を改善するのに役立つという点で有利となる。更に見てわかるように、図１８において示される技法は、多くの厚底の誘電体プロセスに適合し、ロコスプロセスに好適である。
【００６５】
図１８Ａ〜１８Ｉ、図１９Ａ〜１９Ｈ、図２０Ａ〜２０Ｇ、図２１Ａ〜２１Ｈおよび図２２Ａ〜２２Ｆは、様々なプロセスシーケンスを示し、図１８に示される技法がセルフアラインされた特徴を有する種々のＦＥＴ構造の形成に使用されている。ここに提供された図１８に示される技法を含む開示内容についての他の多くのプロセスシーケンス又はその変形例は、この開示を見た当業者によって想起し得る。
【００６６】
図１８Ａ〜１８Ｉは、本発明の他の実施例であるセルフアラインされたソース領域および高濃度ボディ領域を有するトレンチゲートＦＥＴを形成するための異なるプロセスステップを示す断面図である。図１８Ａに示すように、従来のシリコンエッチおよびロコス工程が使用され絶縁充填トレンチ２００１が終端領域内に形成される。パッド酸化層（図示ぜず）および窒化物層（図示せず）がｎ型シリコン領域２０００上に最初に形成される。その後第１マスクがシリコンが除去されるべき終端領域内のシリコン領域２０００の部分を位置決めするために使用される。窒化物層、パッド酸化層およびその下方のシリコン領域が第１マスクを介して除去され終端領域においてトレンチ２００１を形成する。その後ローカル酸化が実施され、トレンチ２００１が絶縁材料２００２で満たされる。図示しないが、初期の材料は、その上部においてｎ型領域２０００が例えばエピタキシャルに形成された高濃度ｎ型基板からなることとしてもよい。
【００６７】
図１８Ｂに示すように、全面的なウェル注入およびドライブインが実施され、シリコン領域２０００内にｐ型ウェル領域２００４を形成する。別の方法として、注入された不純物は工程の後半の段階においてドライブされてもよい。図１８Ｃに示すように、第２マスキング工程が実施され、ウェル領域２００４を貫通しシリコン領域２０００内部で終端するように伸長するトレンチ２００６を位置決めし、エッチングする。トレンチ２００６の底部は、例えば高密度プラズマ（ＨＤＰ）酸化物の堆積によって満たされ、その後堆積されたＨＤＰ酸化物をエッチングすることによって絶縁材料で満たされ厚底酸化層２００８を形成する。
【００６８】
図１８Ｄに示すように、ゲート絶縁層２０１０がトレンチ側壁部を含む全ての表面領域に沿って形成される。その後ポリシリコンが堆積され（例えばその場で）ドープされる。第３マスクがポリシリコンを位置決めし、エッチングするために使用され、活性領域内に埋め込みゲート２０１２Ａ、終端トレンチゲート２０１２Ｂおよび表面ゲート２０１２Ｃを形成する。図１８Ｅに示すように、誘電体層が構造体の上部に形成される。その後、第４マスクが使用され、誘電体領域がエッチバックされるべき活性領域の部分および終端領域内の開口２０１５を位置決めする。誘電体層はマスクの開口部分を介してシリコンに到達するまでエッチングされる。その結果、活性領域において各ゲート２０１２Ａの真上の空間は誘電体材料２０１４Ａで満たされたままである。その一方で終端領域においては開口２０１５が形成される。図示するように、活性領域内のウェル領域２００４Ｂおよび終端領域内のウェル領域２００４Ａの表面が露出する。
【００６９】
図１８Ｆに示すように、シリコンエッチステップが実施され、活性領域および終端領域内の露出したシリコン表面に凹部を形成する。略ボウル型のシリコン表面が、活性領域内の隣接するトレンチ間のウェル領域２００４Ｂおよび終端領域内のウェル領域２００４Ａ内に形成される。次に、入射角０度で高濃度ボディ注入（例えばＢＦ2）が実施され、活性領域のウェル領域２００４Ｂ内にｐ型高濃度ボディ領域２０１６Ｂを形成し、終端領域のウェル領域２００４Ａ内に高濃度ボディ領域２０１６Ａを形成する。その後、ソース領域２０２０が矢印２０１８で示されるように角度付けがなされた２パスのソース注入により形成される。２パスの角度付けがなされた注入においては、トレンチ上方のコーナーが高濃度ボディ領域の中央部分２０１６Ｂが注入を受けるのを回避するように角度付けがなされてｎ型不純物が注入される。その結果、高濃度ボディ領域の中央部分２０１６Ｂの原型を保ちつつ、ソース領域２０２０がトレンチに直接隣接して形成される。開口２０１５（図１８Ｅ）のアスペクト比および２パスソース注入の角度により、終端のウェル領域２００４Ａはソース注入を受けない。
【００７０】
図１８Ｇに示すように、活性化ステップが実施され、注入されたドーパントがドライブされる。その後第５マスクが絶縁層２０１４Ｃの位置決めおよびエッチングに使用されゲートコンタクト開口２０１９が形成される。図１８Ｈに示すように、（例えば金属からなる）導電体層が構造体の上部に形成される。第６マスクが導電体層を位置決めし、エッチングするために使用され、ソース導電体層２０２１Ａがゲート導電体層２０２１Ｂから分離される。図１８Ｉに示すように、保護層が堆積される。第７マスクが保護層の一部をエッチングするために使用され、これにより、ワイヤーボンドコンタクトが形成されるべきソースおよびゲート領域を位置決めする。本実施例においては、保護層は必ずしも必要ではなく、これに伴いマスクおよび製造工程は排除される。
【００７１】
以上のように、高濃度ボディ領域２０１６Ｂおよびソース領域２０２０の形成においてマスクを使用していない。また、高濃度ボディ領域およびソース領域の双方はトレンチエッジによりセルフアラインされる。更に、高濃度ボディ領域はソース領域２０２０下方においてオーバーラップするものの、チャンネル領域には伸長していない。その結果、優れたスナップバックおよびＵＩＬ耐性を伴う狭いセルピッチが達成される。小さいセルピッチはより低いＲｄｓｏｎの達成に役立つ。また、ソース領域２０２０がウェル領域２００４Ｂの外周のカーブした表面に沿って形成されるのでより広いソースコンタクト領域がもたらされ、その結果、より低いソースコンタクト抵抗が達成される。更に、マスキング工程の数を少なくしたシンプルなプロセスシーケンスは、多くの厚底酸化（thick bottom oxide (TBO)）プロセス要素に適合し、ＴＯＢ形成のロコス法に好適である。
【００７２】
図１８Ａ〜１８Ｉの断面図は、単に典型的なプロセスシーケンスおよび典型的な最終構造を示したものである。このプロセスシーケンスはマスク数を更に低減し、また以下の図１９Ａ〜１９Ｈ、２０Ａ〜２０Ｇ、２１Ａ〜２１Ｈおよび２２Ａ〜２２Ｆにおけるプロセスシーケンスによって示されるものを含む異なる最終構造を導入した様々な方法において最適化し得る。
【００７３】
図１９Ａ〜１９Ｈは、図１８Ａ〜１８Ｉの工程と比較して表面ポリシリコンの代わりにマスクの数の低減を可能とする埋め込みポリシリコンが形成されたプロセスシーケンスの断面図であり、図１９Ａ〜１９Ｃに示される製造工程は、図１８Ａ〜１８Ｃに示されるものと同様であるので、その説明はしない。図１９Ｄに示すように、ゲート絶縁膜２１１０が形成され、その後ポリシリコンが堆積されドープされる。堆積されたポリシリコンの全面的なエッチングが行われ、トレンチ内に埋め込みゲート２１１２が残される。先の実施例である図１８Ｄにおけるゲートマスクはここでは排除される。図１９Ｅに示すように、図１８Ｅと同様の製造工程が実施され、各ゲート２１１２の真上の空間が誘電体材料２１１４Ａによって満たされ、一方、開口２１１５が終端ｐウェル２０１４Ａ上の誘電体層に形成される。図１９Ｆに示すように、図１８Ｆと同様の製造工程が実施され、セルフアラインされた高濃度ボディ領域２１１６Ａ、２１１６Ｂおよびセルフアラインされたソース領域２１２０を形成する。
【００７４】
図１９Ｇに示すように、ゲートコンタクトマスク（第４マスク）が使用され、左側のゲートトレンチの遠方上部の誘電体層にコンタクト開口２１１３を位置決めし、エッチングする。続いて、注入されたドーパントを活性化する。ゲートコンタクト開口２１１３は、図１９Ｇには図示しないが３次元的に相互接続された埋め込みゲートへの電気的接続をもたらす。代替の実施例においては、終端ｐウェル２１０４Ａはフロートであってもよく、その結果終端ソース導電体層２１２１Ａは排除される。
【００７５】
図１９Ｈに示すように、（例えば金属からなる）導電体層が堆積され、続いてマスキングステップ（第５マスク）が実施され、ソース導電体層２１２１Ａをゲート導電体層２１２１Ｂから分離する。以上のように、５つのマスクのみが図１９Ａ〜１９Ｈに示されたプロセスにおいて使用される。ゲートおよびソース導電体層の直下の薄い層は任意に設けられるバリアメタルである。
【００７６】
図２０Ａ〜２０Ｇは、図１８Ａ〜１８Ｉによって示されるプロセスシーケンスと比較してより少ないマスクを使用する他のプロセスシーケンスの断面図である。図２０Ａ〜２０Ｄに示すプロセスステップは図１８Ａ〜１８Ｄに示されるものと同様であるので、その説明はしない。図２０Ｅに示すプロセスシーケンスは図１８Ｅに示す工程と同様であり、第４マスクが表面ポリシリコン２２１２Ｃ上の終端誘電体層に付加的な開口２２１７を形成するために使用される。図２０Ｆに示すプロセスシーケンスは図１８Ｆに示すものと同様である。しかしながら、表面ポリシリコン２２１２Ｃの上の開口２２１７（図２０Ｅ）により、露出したメサ表面に凹部形成するためのシリコンエッチを行うと、表面ポリシリコン２２１２Ｃの露出部分もエッチングされ、そこに開口２２１８が形成される。その結果、表面ポリシリコンの側壁部はコンタクト開口２２１８を介して露出する。活性領域内のメサリセスの深さおよび表面ポリシリコン２２１２Ｃの厚さによって、メサリセスエッチは表面ポリシリコン２２１Ｃを完全に貫通し又は開口２２１８の底面に沿った薄いポリシリコンの層が残る。一例として、開口２２１８はそのアスペクト比が２アングルソース注入２２１８が表面ポリシリコンの部位２２１３Ａと２２１３Ｂの側壁に到達するのを許容するように形成される。このことは後に形成されるゲート導電体層２２２１Ｂ（図２０Ｇ）と表面ポリシリコンの部位２２１３Ａおよび２２１３Ｂとの間のコンタクト抵抗を最小化するのに有利となる。
【００７７】
図２０Ｇに示すプロセスシーケンスは、注入領域の活性化を含むことを除き、図１８Ｈに示すものと同様である。また、ゲート導電体層２０２１Ｂがポリシリコン２０１２Ｃの表面上部に接続している図１８Ｈとは異なり、図２０Ｇのゲート導伝体層２２２１Ｂは開口２２１８を介して表面ポリシリコンの側壁部に接続している。図２０Ｆのシリコンリセスステップの後に表面ポリシリコン２２１２Ｃが完全に貫通していない場合には（すなわち、開口２２１８の底面に沿ってその一部が残っている場合には）、ゲート導電体層２０２１Ｂは開口２２１８内の残ったポリシリコンの表面エリアに接続することになる。
【００７８】
図２０Ｇに示すように、ソースおよびゲート導電体層直下の薄い層は付加的なバリアメタルである。この実施例は、図１９Ａ〜１９Ｈの実施例と同様、導電体層を形成するまでのステップを通じて５つのマスクのみが使用され、さらに表面領域は周辺的なゲート導電体層２１２１Ｂ（図１９Ｈ）を取り囲むソース導電体層２１２１Ａ（図１９Ｈ）を排除することによって維持される点で有利である。
【００７９】
図２１Ａ〜図２１Ｈは、ショットキーダイオードがＦＥＴと一体化されていることを除き、図１８Ａ〜１８Ｉによって示されるプロセスの結果得られるものと同様のトレンチゲートＦＥＴを形成するための異なるプロセスステップを示す断面図である。図２１Ａに示されるプロセスシーケンスは図１８Ａに示されるものと同様であり、その説明は省略する。図２１Ｂに示すように、ｐウェルブロッキングマスク（第２マスク）を使用してｐ型不純物が注入され、ドライブされてｎ型シリコン領域２３００内にウェル領域２３０４を形成する。注入された不純物はプロセスシーケンスの後半の段階でドライブされることとしてもよい。ｐウェルブロッキングマスクは、後述のショットキー領域を形成するシリコン領域２３００の部位２３０３内にｐ型不純物が注入されるのを回避する。
【００８０】
図２１Ｃおよび２１Ｄに示すように、図１８Ｃおよび１８Ｄと同様の製造工程が実施され、従って、その説明はしない。図２１Ｅに示すように、図１８Ｅと同様の製造工程が実施される。しかしながら、コンタクトマスク（第５マスク）および誘電体の平坦化ステップが実施される。その結果、ショットキー領域２３０３上に残された絶縁層の一部分２３１４Ｄが形成され、ショットキー領域が後のソースおよび高濃度ボディ注入ステップ（図２１Ｆ）の際にドーパントを受けるのを回避する。図２１Ｆに示すプロセスシーケンスは、図１８Ｆと同様であるので、その説明はしない。
【００８１】
図２１Ｇに示すように、活性化ステップが実施され、注入されたドーパントをドライブする。その後、第６マスクがショットキー領域２３０３上の絶縁体領域２３１４Ｄを位置決めし、エッチングするためにそして、表面ゲート２３１２Ｃ上にゲートコンタクト開口を形成するために使用される。図２１Ｈに示すプロセスシーケンスは、例えばバリアメタルとしてのチタンシリサイドを使用してソース導電体層２３２１Ａがソースおよび高濃度ボディ領域に加えてショットキー領域２３０３にコンタクトし、シリコン領域２３００とショットキーコンタクトを形成している点を除き図１８Ｈに示すものと同様である。その結果、ショットキーダイオードと一体化したトレンチゲートＦＥＴが形成される。
【００８２】
図２１Ａ〜２１Ｈは図１８〜１８Ｉによって示されるプロセスシーケンスにおいてショットキーダイオードを一体形成する方法を示すものであり、図１９Ａ〜１９Ｈ、２０Ａ〜２０Ｇ、２１Ａ〜２１Ｈ、２２Ａ〜２２Ｆ、２３Ａ〜２３Ｉおよび２４Ａ〜２４Ｉによって示されるプロセスシーケンスについてもショットキーダイオードをその中に一体形成するために同様の変更を行うことができる。
【００８３】
図２２Ａ〜２２Ｆは、本発明の実施例であるトレンチゲートＦＥＴを形成するための他のプロセスシーケンスを示す断面図であり、表面のソース導電体層およびゲート導電体層の形成までのマスクの数が４つに減少されている。図２２Ａに示すように、パッド酸化物層（図示せず）がｎ型シリコン領域２４００上に形成される。ｐ型導電型のドーパントが注入され、ドライブされ、ｐ型ウェル領域２４０４がｎ型シリコン領域２４００内に形成される。注入されたドーパントはプロセスシーケンスの後半の段階でドライブされることとしてもよい。第１マスクが使用され、活性領域内のトレンチ２４０６および終端領域内の幅広のトレンチ２４０１の双方を位置決めし、エッチングする。その後ロコス厚底酸化（thick bottom oxide (TBO)）処理が使用され、隣接するトレンチ間のシリコンメサの表面だけでなく、活性トレンチ２４０６および幅広の終端トレンチ２４０１の双方の底部に沿って絶縁材料２４０２の層が形成される。
【００８４】
図２２Ｃに示されるプロセスステップは図２０Ｄに示されるものと同様であるが、図２２Ｃにおいては、図２０Ｄにおける平面的な表面ポリシリコン２２１２Ｃを形成する代わりに、ポリシリコン２４１２Ｃは終端ｐウェル２２０４Ａ上に広がり、且つ幅広のトレンチ２４０１内に落ち込んでいる。図２２Ｄ、２２Ｅおよび２２Ｆの各々に示されるプロセスステップは、それぞれ図２０Ｅ、２０Ｆおよび２０Ｇの各々に示されるものと同様であるので、その説明はしない。図示するように、図２２Ｆにおいて、ゲート導電体層２４２１Ｂは、終端領域内の幅広のトレンチ内部におけるゲート２４１２Ｄの側壁部にコンタクトを形成する。図２０Ａ〜２０Ｇの実施例に示すように、図２２Ｅにおけるシリコンリセスステップの後に終端ポリシリコン２４１２Ｃが完全に貫通していない場合（すなわち、ポリシリコン２４１２Ｃの開口２２１８の底面に沿ってその一部が残った場合）、ゲート導電体層２０２１Ｂは開口２２１８内に残っているポリシリコンの表面エリアに接続することとなる。合計４つのマスクが使用され、パッシベーションパッドマスク（例えば図１８Ｉに示される製造工程において認識される）を加えてマスクは合計５つとなる。
【００８５】
図２３Ａ〜２３Ｉは本発明の他の実施例であるセルフアライン性を有するトレンチゲートＦＥＴを形成するための異なるプロセスステップを示す断面図である。図２３Ａ〜２３Ｄに示されるプロセスステップは、図１８Ａ〜１８Ｄに示されるものと同様であるので、その説明はしない。図２３Ｅに示すように、誘電体層が構造体上に形成される。その後、第４マスクが終端領域を保護するために使用され、各トレンチゲート２５１２Ａ上に誘電体キャップ２５１４Ａが残るように誘電体平坦化エッチが行われる。図２３Ｆに示すように、メサリセスエッチングが実施され、誘電体キャップ２５１４Ａの側壁上部が露出するように誘電体キャップ２５１４Ａの上端面下方にｐ型ウェル領域２５０４Ｂを埋め込む。その後、全面的なドーパント（例えばヒ素）の注入を行い、隣接するトレンチ間のウェル領域２５０４Ｂ内にｎ＋領域２５１７を形成する。その後、公知の製法により窒化物スペーサが誘電体キャップ２５１４の露出した側壁部に沿ってｎ＋領域２５１７上に形成される。図２３Ｇに示すように、隣接するスペーサ２５１８間の露出したシリコンメサは、ウェル領域２５０４Ｂ内に至る深さまで凹部形成される。シリコンリセスはｎ＋領域２５１７（図２３Ｆ）の中央部分を除去する一方、スペーサ２５１８の直下に広がるｎ＋領域２５１７の外側部分２５２０を損なうことなく残す。部位２５２０はトランジスタのソース領域を形成する。その後、ｐ型不純物のドーパントが注入され高濃度ボディ領域２５１６を形成する。
【００８６】
図２３Ｈに示すように、窒化物スペーサ２５１８が公知の製法により除去される。その後、第５マスクが終端領域において使用され、誘電体領域２５１４Ｂに開口２５１５および２５１９を形成する。図２３Ｉに示すように、ソースおよびゲート導電体層が図１８Ｉにおける方法と同様の方法により形成される。その結果、合計６つのマスクが使用される。このプロセスシーケンスは広いピッチのボディを有するトレンチゲートＦＥＴを形成するのに特に適している。また、このプロセスシーケンスはトレンチに対してセルフアラインされたソースおよびボディ領域の形成に有利な結果をもたらす。
【００８７】
図２４Ａ〜２４Ｉは、本発明の他の実施例であるトレンチゲートＦＥＴを形成するための異なるプロセスステップを示す断面図である。図２４Ａ〜２４Ｄに示すプロセスステップは、図１９Ａ〜１９Ｄに示すものと同様であるので、その説明はしない。図２４Ｅに示すように、誘電体層が構造体の上に形成されている。その後、トレンチゲート２６１２上の誘電体キャップ２６１４Ａを形成するために活性領域において誘電体平坦化エッチングが行われるときに終端領域を覆うために第３マスクが使用される。図２４Ｆおよび２４Ｇに示す製造工程は、それぞれ、図２３Ｆおよび２３Ｇに示すものと同様であるので説明はしない。
【００８８】
図２４Ｈに示すように、窒化物スペーサ２６１８が従来の製法により除去される。その後第４マスクが終端領域において使用され、誘電体領域２６１４Ｂ（図２４Ｇ）内に開口２６１５を形成する。図２４Ｉに示すように、金属層が構造体の上に形成され、第５マスクが使用され、導電体層２６２１Ａおよびゲート導電体層２６２１Ｂが位置決めされる。図示するように、ソース導電体層２６２１Ａは、高濃度ボディ領域２６１６およびソース層２６２０にこれらの上端面及び側壁部に沿って接続している。終端ウェル領域２６０４Ｂは電気的にフロートである。代替としてウェル領域２６０４Ｂは、紙面内部方向に沿って形成された電気的コンタクトを経由してバイアスされていてもよい。
【００８９】
図２３Ａ〜２３Ｉによって示された実施例と同様に、この実施例は広いピッチのボディを有するトレンチゲートＦＥＴの形成に適し、トレンチに対してセルフアラインされたソースおよび高濃度ボディ領域を有する。しかしながら、この実施例は図２３Ａ〜２３Ｉの実施例よりも少ないマスクで足りる。
【００９０】
図１８Ａ〜１８Ｉ、１９Ａ〜１９Ｈ、２０Ａ〜２ＯＧ、２１Ａ〜２１Ｈ、２２Ａ〜２２Ｆ、２３Ａ〜２３Ｉおよび図２４Ａ〜２４によって示された様々なプロセスシーケンスは、シングルゲートトレンチ構造との関連で示されているが、図１０におけるシールドゲート１３２４と同様、ゲート下方のシールド電極を含むプロセスシーケンスに修正することは、この開示を見た当業者であれば明白である。
【００９１】
本発明の様々な構造および方法は、低オン抵抗、高い阻止能力および高効率をも達成する上記した同一出願人による出願番号11/026,276に開示された多くの技術と結合し得る。
【００９２】
異なる実施例の断面図は一定の比率ではなく、それ自体対応する構造のレイアウト設計において可能な変形例に限定することを意図しない。また、様々なトランジスタがオープンセル構造（例えばストライプ）やクローズドセル構造（例えば六角形又は四角形セル）において形成できる。
【００９３】
以上において、多くの特有の実施例が示され説明されたが、本発明の実施例はこれらに限定されない。例えば、例示され、説明された構造体のドーピング極性は反転可能でありおよび／又は、種々の構成要素におけるドーピング濃度は本発明から逸脱することなく変更し得る。他の例としては、上記した様々な蓄積モードおよびエンハンスメントモードの縦型トランジスタの典型例は、ドリフト領域（基板上に延在している低濃度エピタキシャル層）内で終端しているトレンチを有しているが、それらはより高濃度の基板内で終端していてもよい。また、本発明の１つ以上の実施例の特徴は、本発明の範囲から逸脱することなく、本発明の他の実施例における１つ以上の他の特徴と結合し得る。従って、以上の説明は添付のクレームによって規定される本発明の範囲に限定して理解されるべきではない。
【図面の簡単な説明】
【００９４】
【図１】図１は本発明の典型的な実施例であるショットキーと一体化された蓄積型トレンチゲートＦＥＴの簡略化した断面図である。
【図２Ａ−２Ｄ】図２Ａ〜２Ｉは本発明の典型的な実施例である図１における一体化されたＦＥＴ−ショットキーダイオード構造を形成するためのプロセスステップを示す簡略化された断面図である。
【図２Ｅ−２Ｉ】図２Ａ〜２Ｉは本発明の典型的な実施例である図１における一体化されたＦＥＴ−ショットキーダイオード構造を形成するためのプロセスステップを示す簡略化された断面図である。
【図３Ａ−３ＥＥ】図３Ａ〜３Ｅは、本発明の他の典型的な実施例である代替のプロセスステップを示す簡略化された断面図であり、図２Ｇ〜２Ｉに示される後半部分の手順におけるものを示す図である。  図３ＥＥは、表面に導電体層を形成するために図３Ａ〜３Ｅのプロセスシーケンスにおける誘電体スペーサが事前に除去された本発明の他の典型的な実施例を示す簡略化された断面図である。
【図４】図４は、ゲート底部に形成されたシールド電極を有する図３ＥＥにおける構造体の変形例を示す簡略化された断面図である。
【図５】図５は、コンタクト開口がゲートトレンチと略同じ深さまで伸長している図３Ｅにおける構造体の変形例を示す簡略化された断面図である。
【図６】図６は、図５における蓄積型ＦＥＴ−ショットキーダイオード構造のエンハンスメント型の変形例を示す簡略化された断面図である。
【図７Ａ】図７はシミュレーション結果を示す図であり、ショットキーコンタクト凹部の深さが異なる２つのＳｉＣ基板蓄積ＦＥＴにおける電界線が示されている。
【図７Ｂ】図７Ｂは、ショットキーコンタクト凹部が深い場合と浅い場合の２つのケースにおけるドレイン電流―ドレイン電圧のシミュレーションプロットを示す図である。
【図８】図８は、本発明の典型的な実施例であるポリシリコンソーススペーサを有する蓄積型トレンチゲートＦＥＴの簡略化された断面図である。
【図９Ａ−９Ｆ】図９Ａ〜９Ｈ、図９Ｉ-１および図９Ｊ-１は、本発明の典型的な実施例である図８におけるＦＥＴ−ショットキーダイオード構造を形成するためのプロセスステップを示す簡略化された断面図である。  図９Ｉ-２および図９Ｊ-２は、図９Ｉ-１および図９Ｊ-１に対応し、結果として図８におけるＦＥＴ−ショットキーダイオードの変形例である代替のプロセスステップを示す簡略化された断面図である。
【図９Ｇ−９Ｊ−１】図９Ａ〜９Ｈ、図９Ｉ-１および図９Ｊ-１は、本発明の典型的な実施例である図８におけるＦＥＴ−ショットキーダイオード構造を形成するためのプロセスステップを示す簡略化された断面図である。
【図９Ｉ−２−９Ｊ−２】図９Ｉ-２および図９Ｊ-２は、図９Ｉ-１および図９Ｊ-１に対応し、結果として図８におけるＦＥＴ−ショットキーダイオードの変形例である代替のプロセスステップを示す簡略化された断面図である。
【図１０】図１０および図１１は、それぞれゲートの底部に形成されたシールド電極を有する図９J-１および図９Ｊ-２におけるＦＥＴ−ショットキー構造の変形例を示す簡略化された断面図である。
【図１１】図１０および図１１は、それぞれゲートの底部に形成されたシールド電極を有する図９J-１および図９Ｊ-２におけるＦＥＴ−ショットキー構造の変形例を示す簡略化された断面図である。
【図１２】図１２は、本発明の他の実施例であるゲート底部にシールド電極を有する蓄積型トレンチゲートＦＥＴ−ショットキー構造の簡略化された断面図である。
【図１３】図１３は、隣接するトレンチ間のショットキー領域がＭＰＳ構造を形成するために修正されている図１１の実施形態の変形例を示す簡略化された断面図である。
【図１４】図１４は、図１におけるＦＥＴ−ショットキー構造におけるドレイン電流―ドレイン電圧特性（左図）およびゲート電圧−ゲート充電特性（右図）のシミュレーションプロットを示す図である。
【図１５】図１５Ａ〜１５Ｈは、本発明の他の実施例のであるセルフアライン性を有するトレンチゲートＦＥＴを形成するためのプロセスステップを示す簡略化された断面図である。
【図１６】図１６は、本発明の他の実施例である表面が（メタル形成前において）非平面であるトレンチゲートＰチャンネルＦＥＴの等角投影図である。
【図１７】図１７Ａおよび図１７Ｂ−１および図１７Ｂ−２は図１６におけるＦＥＴを形成するための省略された２つのプロセスシーケンスを示す断面図である。
【図１８Ｆ−１８Ｉ】図１８は、本発明の実施例であるセルフアラインソースおよびヘビーボディ領域を形成するためのプロセスステップを示す断面図である。  図１８Ａ〜１８Ｉは、本発明の典型的な実施例である図１８に示すトレンチゲートＦＥＴを形成するための異なるプロセスステップにおける断面図である。
【図１９Ｅ−１９Ｈ】図１９Ａ〜１９Ｈは、表面ポリシリコンが形成されておらず図１８Ａ〜１８Ｉの工程の場合と比較してマスクの数が減少している本発明の他の典型的な実施例であるプロセスステップを示す断面図である。
【図２０Ｅ−２０Ｇ】図２０Ａ〜２０Ｇは、図１８Ａ〜１８Ｉの場合と比較してマスクの数が減少している本発明のさらなる他の典型的な実施例であるプロセスシーケンスを示す断面図である。
【図２１Ｅ−２１Ｈ】図２１Ａ〜２１Ｈは、ショットキーダイオードがＦＥＴと一体化されていることを除き図１８Ａ〜１８Ｉに示す工程を経ることによって生じたものと同様のトレンチゲートＦＥＴを形成するための本発明の典型的な実施例であるプロセスシーケンスを示す断面図である。
【図２２Ｄ−２２Ｆ】図２２Ａ〜２２Ｆは、本発明の他の実施例であるマスクの数を減少させたトレンチゲートＦＥＴを形成するためのさらなる他のプロセススシーケンスを示す断面図である。
【図２３Ｆ−２３Ｉ】図２３Ａ〜図２３Ｉは、本発明のさらなる他の実施例であるセルフアライン性を有するトレンチゲートＦＥＴを形成するための異なるプロセスステップを示す断面図である。
【図２４Ｆ−２４Ｉ】図２４Ａ〜図２４Ｉは、本発明のさらなる他の実施例であるセルフアライン性を有するトレンチゲートＦＥＴを形成するための異なるプロセスステップを示す断面図である。
【図１】
2008536316.tif 000003
【図２Ａ−２Ｄ】
2008536316.tif 000004
【図２Ｅ−２Ｉ】
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【図３Ａ−３ＥＥ】
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【図４】
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【図５】
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【図６】
2008536316.tif 000009
【図７Ａ】
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【図７Ｂ】
2008536316.tif 000011
【図８】
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【図９Ａ−９Ｆ】
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【図９Ｇ−９Ｊ−１】
2008536316.tif 000014
【図９Ｉ−２−９Ｊ−２】
2008536316.tif 000015
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2008536316.tif 000020
【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１５Ｆ】
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【図１５Ｇ】
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【図１５Ｈ】
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【図１６】
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【図１７Ａ】
2008536316.tif 000030
【図１７Ｂ−１】
2008536316.tif 000031
【図１７Ｂ−２】
2008536316.tif 000032
【図１８】
2008536316.tif 000033
【図１８Ａ】
2008536316.tif 000034
【図１８Ｂ】
2008536316.tif 000035
【図１８Ｃ】
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【図１８Ｄ】
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【図１８Ｅ】
2008536316.tif 000038
【図１８Ｆ−１８Ｉ】
2008536316.tif 000039
【図１９Ａ】
2008536316.tif 000040
【図１９Ｂ】
2008536316.tif 000041
【図１９Ｃ】
2008536316.tif 000042
【図１９Ｄ】
2008536316.tif 000043
【図１９Ｅ−１９Ｈ】
2008536316.tif 000044
【図２０Ａ】
2008536316.tif 000045
【図２０Ｂ】
2008536316.tif 000046
【図２０Ｃ】
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【図２０Ｄ】
2008536316.tif 000048
【図２０Ｅ−２０Ｇ】
2008536316.tif 000049
【図２１Ａ】
2008536316.tif 000050
【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
2008536316.tif 000053
【図２１Ｅ−２１Ｈ】
2008536316.tif 000054
【図２２Ａ】
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【図２２Ｂ】
2008536316.tif 000056
【図２２Ｃ】
2008536316.tif 000057
【図２２Ｄ−２２Ｆ】
2008536316.tif 000058
【図２３Ａ】
2008536316.tif 000059
【図２３Ｂ】
2008536316.tif 000060
【図２３Ｃ】
2008536316.tif 000061
【図２３Ｄ】
2008536316.tif 000062
【図２３Ｅ】
2008536316.tif 000063
【図２３Ｆ−２３Ｉ】
2008536316.tif 000064
【図２４Ａ】
2008536316.tif 000065
【図２４Ｂ】
2008536316.tif 000066
【図２４Ｃ】
2008536316.tif 000067
【図２４Ｄ】
2008536316.tif 000068
【図２４Ｅ】
2008536316.tif 000069
【図２４Ｆ−２４Ｉ】
2008536316.tif 000070
【手続補正書】
【提出日】平成20年2月27日(2008.2.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
図６は、図５の構造における蓄積型ＦＥＴの変形例であるエンハンスメント型ＦＥＴを示している。図６に示すように、Ｐ型のボディ領域６１３が対応するソース領域６１４の直下においてトレンチの側壁部に沿って伸長している。図示するように深いコンタクト開口６１８がボディ領域６１３の底面より下方まで伸長し、表面導電体層６２０とｎ型エピタキシャル層６０４との間でショットキーコンタクトが形成されるようになっている。従来のＭＯＳＦＥＴと同様、図６に示すＭＯＳＦＥＴがオン状態にあるときには、電流はボディ領域６１３内の各トレンチの側壁部に沿って伸長しているチャンネルを流れる。図６の実施例の変形例においては、スペーサ６１６が除去され、表面導電体層６２０がソース領域６１４の上部表面に沿ってソース領域６１４に接続する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
図９Ｆに示すように、例えば酸化物等からなる誘電体層１２１１が構造体上に形成された後、従来の製法により平坦化される。図９Ｇに示すように、平坦化された誘電体層１２１１（少なくとも活性領域内）の全面的なエッチングが行われ、エピタキシャル層１２０４の表面領域を露出させる一方誘電体層１２１１の一部１２１２をゲート１２１０の上部に残す。図９Ｈに示すように、エピタキシャル層１２０４はエッチバックされ、その後のソーススペーサ１２１４の形成に十分に適合させるために誘電体材料１２１２の側壁部を露出させる。図９I-1に示すように例えばポリシリコンからなる導電体層が堆積された後エッチバックされ、露出した誘電体材料１２１２の側壁部に隣接する高濃度ソーススペーサ１２１４を形成する。ここでポリシリコンはソーススペーサ１２１４の形成するために使用されるところ、ポリシリコンは高濃度ソーススペーサを得るためにその場ドープされることとしてもよい。図９J-1に示すように、表面導電体層１２２０が従来の製法により形成される。導電体層１２２０は、ショットキーバリアメタルを構成する。一例として、導電体層１２２０はチタンからなる。図示するように、ソーススペーサ１２１４はコンタクト開口１２１８を形成し、これを介して表面導電体層１２２０がエピタキシャル層１２０４に接続する。導電体層１２２０はソーススペーサ１２１４にも接触している。ソーススペーサ１２１４は高濃度であり、エピタキシャル層１２０４は低濃度であるため、表面導電体層１２２０は、ソーススペーサ１２１４とオーミックコンタクトを形成し、エピタキシャル層１２０４とショットキーコンタクトを形成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
代替の実施例においては、厚い誘電体層（例えば酸化物からなる）がゲート１７１８を形成する前にトレンチ１７０３の底部に沿って形成される。厚底の誘電体は、ゲート絶縁膜１７１４よりも厚く、ゲート−ドレイン間のキャパシタンスを低減させる役割を果たす。その結果、デバイスのスイッチングスピードが改善される。さらなる他の実施例においては、図４および図１０〜１３に示すものと同様にシールド電極がゲート１７１８の下方に形成される。
【国際調査報告】
2008536316.tif 000071
2008536316.tif 000072