(57)【要約】一対のビットラインの間に結合された第１のセルと第２のセルとを持つＳＲＡＭをテストする方法および検査装置を開示する。第１のステップ(410)では、データ値が、テスト中のセル(CUT)である第１のセルに格納し、その補数を、基準セルである第２のセルに格納する。次に、ビットラインを所定の電圧までプリチャージする(ステップ420)。続いて、例えば、ワードラインに幾つかの電圧パルスを印加することによって、基準セルのワードラインを所定の時間間隔の間、イネーブルする(ステップ430)。これによって、基準セルの論理０ノードに結合するビットラインの電圧が降下する。次のステップ(440)では、CUTのワードラインをイネーブルし、これはCUTを電圧が降下したビットラインに曝すこととなる。これは、CUTの僅かに上書きすることに相当する。最後に、CUTのデータ値を評価する。データ値が反転した場合、CUTはウィークセルである。セルのウィーク（弱さの）レベルは、上述したビットラインの電圧降下を変更することによって検知することができる。
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【特許請求の範囲】
【請求項１】
第１のビットラインと第２のビットラインとの間で結合されている第１のセルと第２のセルとを持つスタティックランダムアクセスメモリであり、前記第１のセルは、第１のワードラインに応答し、前記第２のセルは第２のワードラインに応答するような前記スタティックランダムアクセスメモリをテストする方法であって、
前記第１のセルにデータ値を格納するステップと、
前記第２のセルに前記テータ値の補数を格納するステップと、
前記第１のビットラインおよび前記第２のビットラインの少なくとも１つを、所定の電圧までチャージするステップと、
前記第２のワードラインを所定の時間間隔の間、イネーブルするステップと、
前記第１のワードラインをイネーブルするステップと、
前記第１のセルに格納した前記データ値を評価するステップと、
を含む方法。
【請求項２】
請求項１に記載の方法において、
前記第２のワードラインを所定の時間間隔の間、イネーブルするステップが、
Ｎは少なくとも２以上の整数であり、前記所定の時間間隔に対応するパルス幅を持つ、Ｎの電圧パルスを前記第２のワードラインに印加するステップを含む、
ことを特徴とする方法。
【請求項３】
請求項２に記載の方法において、
前記Ｎの値を選択するステップ、
をさらに含むことを特徴とする方法。
【請求項４】
請求項２または３に記載の方法において、
前記パルス幅を規定するステップ、
をさらに含むことを特徴とする方法。
【請求項５】
請求項１または２に記載の方法において、
前記第１のセルに、別のデータ値を格納するステップと、
前記第２のセルに前記別のデータ値の補数を格納するステップと、
前記第１のビットラインおよび前記第２のビットラインの少なくとも１つを、別の所定の電圧までチャージするステップと、
別の所定の時間間隔の間、前記第２のワードラインをイネーブルするステップと、
前記第１のワードラインをイネーブルするステップと、
前記第１のセルに格納した前記別のデータ値を評価するステップと、
をさらに含むことを特徴とする方法。
【請求項６】
請求項１または２に記載の方法において、
前記第１のセルに、さらに別のデータ値を格納するステップと、
前記第２のセルに、前記さらに別のデータ値の補数を格納するステップと、
前記第１のビットラインおよび前記第２のビットラインの少なくとも１つを、所定の電圧までチャージするステップと、
所定の時間間隔の間、前記第１のワードラインをイネーブルするステップと、
前記第２のワードラインをイネーブルするステップと、
前記第２のセルに格納した前記さらに別のデータ値を評価するステップと、
をさらに含むことを特徴とする方法。
【請求項７】
第１のビットラインと第２のビットラインとの間で結合されている第１のセルと第２のセルとを持つスタティックランダムアクセスメモリであり、前記第１のセルは、第１のワードラインに応答し、前記第２のセルは第２のワードラインに応答するような前記スタティックランダムアクセスメモリをテストする検査装置であって、
前記第１のセルにデータ値を格納する手段と、
前記第２のセルに前記テータ値の補数を格納する手段と、
前記第１のビットラインおよび前記第２のビットラインの少なくとも１つを、所定の電圧までチャージする手段と、
前記第２のワードラインを所定の時間間隔の間、イネーブルする手段と、
前記第１のワードラインをイネーブルする手段と、
前記第１のセルに格納した前記データ値を評価する手段と、
を具える検査装置。
【請求項８】
請求項１に記載の検査装置において、
前記第２のワードラインを所定の時間間隔の間、イネーブルする手段が、
Ｎは少なくとも２以上の整数であり、前記所定の時間間隔に対応するパルス幅を持つ、Ｎの電圧パルスを前記第２のワードラインに印加する手段を具える、
ことを特徴とする検査装置。
【請求項９】
請求項８に記載の検査装置において、
前記Ｎが設定可能である、
ことを特徴とする検査装置。
【請求項１０】
請求項８または９に記載の検査装置において、
前記パルス幅が設定可能である、
ことを特徴とする検査装置。
【請求項１１】
請求項７に記載の検査装置において、
前記検査装置を前記スタティックランダムアクセスメモリと一体にした、
ことを特徴とする検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１のビットラインと第２のビットラインとの間で結合されている第１のセルと第２のセルとを持つスタティックランダムアクセスメモリ（ＳＲＡＭ）であり、前記第１のセルは、第１のワードラインに応答し、前記第２のセルは第２のワードラインに応答するような前記スタティックランダムアクセスメモリをテストする方法に関する。
【０００２】
本発明は、さらに、そのようなメモリをテストするための検査装置に関する。
【背景技術】
【０００３】
ＳＲＡＭは、そこの内容物を保持するための電力を必要とする、即ち、電力が供給されている限りそのメモリ内のデータビットを保持するメモリチップである。これは、２るの選択トランジスタの１つがアクティベート（活動化）されたことに基づいて、１つの側、或いはその反対側を経て電流を流すフリップフロップ回路から構成されている。ダイナミックラム（ＤＲＡＭ）とは異なり、ＤＲＡＭは、セルを定期的にリフレッシュするリフレッシュ回路を必要としない。ＳＲＡＭは、また、ＤＲＡＭよりも速くデータにアクセスできるものである。しかしながら、より多くの容量および電力を必要とし、さらにはＤＲＡＭよりも高価であるという傾向がある。ＳＲＡＭは、一般に、コンピュータのキャッシュメモリや、例えば、ビデオカードのランダムアクセスメモリ・デジタル／アナログコンバータの部品として使用される。
【０００４】
図１は、一般に使用されている６トランジスタ（６Ｔ）ＣＭＯＳ−ＳＲＡＭセルを示す。第１のインバータ１００は、Ｐチャネルトランジスタ１０２とＮチャネルトランジスタ１０４とを具え、第２のインバータ２００は、Ｐチャネルトランジスタ２０２とＮチャネルトランジスタ２０４とを具え、第１のインバータ１００と第２のインバータ２００とは、既知の方法で相互接続され、ラッチ（回路）を構成している。第１のＮチャネル選択トランジスタ１０６は、このラッチを第１のビットラインＢＬＢに結合し、第２のＮチャネル選択トランジスタ１０８は、このラッチを第２のビットラインＢＬに結合している。Ｎチャネル選択トランジスタ１０６，１０８は、ワードラインＷＬに結合されている。
【０００５】
上述した６トランジスタ（６Ｔ）ＣＭＯＳ−ＳＲＡＭセルは、マイクロプロセッサやマイクロコントローラの設計において従来の４トランジスタ（４Ｔ）ＳＲＡＭに対して多数の利点を持つが、これらの利点には、そのアクティブプルアップＰＭＯＳトランジスタによってデータ保持を完全にする機能も含まれる。しかしながら、この完全なデータ保持機能は、今までは実現できていなかった。その理由は、しばしばウィーク欠陥（弱い欠陥；weak defect）を呼ばれる一部の欠陥が知られており、これはデータ保持の失敗をもたらす。このタイプの欠陥（典型的には抵抗上の欠陥、過度の製造過程の変化、トランジスタのミスマッチ、ＩＲドロップ、などの要因によって発生する。）は、製造過程、温度、時間などに依存して予測不可能なデータ保持の失敗を発生させる。このようなデータ保持の失敗はランダムに発生する傾向があり、その理由は、全てのセルがダメージを受けているわけではなく、（状態の反転によって特徴付けられる）保持の失敗は、特定の操作条件、例えば、ＳＲＡＭの通常の操作中における、電気的な外乱（電源ノイズなど）、読み出し／書き込みセルの外乱などの条件下においてだけ発生するものだからである。その結果、Ｎ−Marchなどのような、テストアルゴリズムや高温焼成による、従来の保持検出技法では、このタイプの欠陥を検出することはできない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以下の目的のため、ウィークセル（弱いセル）は、そのスタティックノイズマージン（ＳＮＭ）がゼロに近いセルであると定義することができる。従って、このようなセルは、セルの状態を気付かないうちにフリップ（反転）させることができる。ＳＮＭは、どちらの状態においてもノイズに対する論理回路の耐性の尺度となり、この尺度は、現在の論理状態を乱すことなく、どれだけの入力電圧を変化させることができるかによって規定される。換言すれば、ＳＮＭは、セルのロバスト性の尺度を示すものといえる。図２を参照すると、スタティックノイズマージンを強調した、セルのスタティックノイズマージンの伝達関数を示してある。ＳＮＭは、３つのセルインバータ（反転器）の伝達特性線の間に埋め込むことができる最大平方形の各辺によって規定される。
【０００７】
図３を参照すると、良品のＳＲＡＭセルの伝達特性（実線）と、弱い（即ち、不良の）ＳＲＡＭセルの伝達特性（破線）とが示してある。各軸は、ビットライン電圧に比例するノード電圧を示す。ＶＭgoodとＶＭweakとは、良品セルと弱いセルとの準安定点(meta-stability points)を示す。ＳＲＡＭセルの内部ノードがＶＭのレベルに至った場合、少量の電圧増加によって、この増加の方向に向かってセルを反転することになる。伝達特性（関数の線）上の点X1 Y1(X2 Y2)は、安定状態Z1 (Z2)を示すが、これれは、良品（弱い）セルの準安定をそれぞれ示す。図３から明らかなように、弱いセルは、良品セルのＳＮＭよりも顕著に小さいＳＮＭを持つ。
【０００８】
ＳＲＡＭ内の弱い（不良）セルを識別する場合の問題は、全てのセルが同じ伝達特性を持っていないということであり、即ち、準安定点がセルによって異なることである。準安定点は、技術や回路の設計によって変動する。米国特許US6778450号は、ある範囲の伝達特性を持つ弱いセルを検出する装置や方法を開示する。この目的のため、テスト中のセルをバイアス電圧生成器に結合するが、この生成器は所定のバイアス電圧を選択することにって設定することができる。種々の異なるバイアス電圧が異なる準安定点の検出を可能にするため、弱いセルの範囲がこの手法によって検知することができる。しかしながら、この解決策の欠点は、専用のバイアス電圧生成器をシリコンに含ませる必要があることと、バイアス電圧レベルのみが利用可能であり、これは予め規定されるものであり、弱いセルの検査の柔軟性を制限するものである。
【０００９】
本発明は、従来技術を改善するＳＲＡＭをテストする方法を提供することを目的とする。また、本発明は、従来技術を改善するＳＲＡＭをテストする検査装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様によれば、第１のビットラインと第２のビットラインとの間で結合されている第１のセルと第２のセルとを持つスタティックランダムアクセスメモリであり、前記第１のセルは、第１のワードラインに応答し、前記第２のセルは第２のワードラインに応答するような前記スタティックランダムアクセスメモリをテストする方法であって、
前記第１のセルにデータ値を格納するステップと、
前記第２のセルに前記テータ値の補数を格納するステップと、
前記第１のビットラインおよび前記第２のビットラインの少なくとも１つを、所定の電圧までチャージするステップと、
前記第２のワードラインを所定の時間間隔の間、イネーブルするステップと、
前記第１のワードラインをイネーブルするステップと、
前記第１のセルに格納した前記データ値を評価するステップと、
を含む方法が提供される。
【００１１】
本発明は、第２のセルのワードラインがディスエーブルされたときに、第２のセルの論理０に電気伝導的に結合されたビットラインが部分的にディスチャージ（放電）されることの認識に基づくものである。ビットラインによる電荷損失の量は、時間に依存するもの、即ち、第２のセルのワードラインがイネーブルされた期間の関数であり、従って、第２のセルのワードラインのイネーブルによって発生するビットラインの電圧降下は、フレキシブルに選択することが可能である。この減少したビットライン電圧に第１のセルを曝すことは、第１のセルを弱く上書きすることに相当し、従って、これを使って第１のセルの伝達特性を決定することができる。
【００１２】
ある実施態様では、所定の時間間隔の間、第２のワードラインをイネーブル（有効に）するステップには、Ｎは少なくとも２以上の整数であり、前記所定の時間間隔に対応するパルス幅を持つ、Ｎ個の電圧パルスを前記第２のワードラインに印加するステップを含む。これは、既存の信号、クロックパルスや同様の信号などを第２のセルのワードラインに印加することができるといった利点を持つ。Ｎおよび／またはパルス幅は選択することができることが有利であり、これによって、検査中のメモリのテストを柔軟にすることが可能である。その理由は、シリコンにメモリを作った後で、ビットライン上の電圧低下を変更することできるからである。
【００１３】
別の実施態様では、本方法は、
前記第１のセルに、別のデータ値を格納するステップと、
前記第２のセルに前記別のデータ値の補数を格納するステップと、
前記第１のビットラインおよび前記第２のビットラインの少なくとも１つを、別の所定の電圧までチャージするステップと、
別の所定の時間間隔の間、前記第２のワードラインをイネーブルするステップと、
前記第１のワードラインをイネーブルするステップと、
前記第１のセルに格納した前記別のデータ値を評価するステップと、
をさらに含むものである。所定の時間間隔を変化させることによって、異なるＳＮＭを持つメモリセルの範囲を検出することが可能となる。
【００１４】
本発明のさらに別の実施態様では、本発明の方法は、
前記第１のセルに、さらに別のデータ値を格納するステップと、
前記第２のセルに、前記さらに別のデータ値の補数を格納するステップと、
前記第１のビットラインおよび前記第２のビットラインの少なくとも１つを、所定の電圧までチャージするステップと、
所定の時間間隔の間、前記第１のワードラインをイネーブルするステップと、
前記第２のワードラインをイネーブルするステップと、
前記第２のセルに格納した前記さらに別のデータ値を評価するステップと、
をさらに含む。これは、基準として使用されるＳＮＭも検査することができるという利点を持つ。
【００１５】
本発明の他の態様によれば、第１のビットラインと第２のビットラインとの間で結合されている第１のセルと第２のセルとを持つスタティックランダムアクセスメモリであり、前記第１のセルは、第１のワードラインに応答し、前記第２のセルは第２のワードラインに応答するような前記スタティックランダムアクセスメモリをテストする検査装置であって、
前記第１のセルにデータ値を格納する手段と、
前記第２のセルに前記テータ値の補数を格納する手段と、
前記第１のビットラインおよび前記第２のビットラインの少なくとも１つを、所定の電圧までチャージする手段と、
前記第２のワードラインを所定の時間間隔の間、イネーブルする手段と、
前記第１のワードラインをイネーブルする手段と、
前記第１のセルに格納した前記データ値を評価する手段と、
を具える。
【００１６】
本装置は、組み込み自己テスト（BIST; Built-in-self-test）装置としてＳＲＡＭに埋め込むこともでき、本発明の方法、本方法のために上述した同じ利点からの得られる効果を実現するものである。
【発明を実施するための最良の形態】
【００１７】
付属の諸図面を参照しながら、本発明を詳細に説明していくが、これらは例示に過ぎないものである。諸図面は模式的なものであり、縮尺通りではないものと理解すべきである。諸図面を通して、同じ或いは同様な要素には同じ参照符号を用いてある。
【００１８】
本発明の方法は、図１，３を活用して図４に示してある。ステップ４１０では、データバックグラウンド(data background)が、ＳＲＡＭセル（即ち、ＳＲＡＭの第１のセル）に書き込まれる。ＳＲＡＭの第１のセルは、テスト中のセルであり、第１のデータ値、例えば論理「１」でプログラムされており、ＳＲＡＭの第２のセル（基準セルとして機能する）は、第１のデータ値の補数（即ち、論理「０」）でプログラムされている。第１のセルと第２のセルとは、図１のビットラインＢＬとＢＬＢなどのような一対のビットラインを共有する。
【００１９】
次のステップ４２０では、ビットラインは、所定の電圧、例えは、電源電圧Ｖdd或いは他の適当な電圧までプリチャージされる。次に、ステップ４３０では、基準セルのワードラインが、所定の時間間隔の間、イネーブルされるが、これは、当該間隔の間、ワードラインを一定にイネーブルすることによって、或いは、２以上の整数回だけ、Ｎ回のパルスをワードラインに加える（この場合、Ｎ個の各パルス幅を合計した時間は当該間隔になる。）ことによって実現することができる。後者のほうは、Ｎとパルス幅の双方を容易にプログラムすることができるため有利であり、セルの弱さのレベルの範囲が広くても識別することが可能であるという点で柔軟なＳＲＡＭテストを提供する。
【００２０】
ワードラインを一時的にイネーブルすることの効果は、図１を参照することによって説明することができる。図１に示したＳＲＡＭを基準セルであるする。論理「０」が当該セルに格納されている場合、ノード１は、０に対応する電圧になり、それに対して、ノード２は、これとは逆のもの（即ち、補数）に対応する電圧となる。ワードラインをイネーブルしたの受けて、ノードに電気伝導的に結合されているビットラインは論理０に対応する電圧を運び、この場合は、所定の減少したビットライン電圧に達するまで、ノード１に結合しているビットラインＢＬＢが部分的にディスチャージ（放電）される。
【００２１】
次のステップ４４０では、テスト中のセル（ＣＵＴ）のワードラインをイネーブルする。テスト中のセルは基準セルに格納されているデータ値の補数でプログラムされているから、テスト中のセルのノード１は、論理１に対応する電圧となる。ＣＵＴのワードラインをイネーブルすることによって、このノードは、ビットラインＢＬＢ経由で運ばれた減少したプリチャージ電圧に曝される、即ち、電圧が印加される。これは、ＣＵＴを弱い上書きに曝すことに相当する。図３およびその対応記載で説明したように、準安定電圧点Ｚがビットライン上の減少した電圧よりも高い場合は、ＣＵＴに格納されているデータ値が、その補数になるように反転する。これは、次のステップ４５０で評価されるが、そこでは、ＣＵＴに格納されたデータが読み出される。次に、ステップ４６０にて、ＳＲＡＭの全てのセルが検査／テストされたかが検査される。ステップ４６０の検査条件満たすまで、ステップ４１０から４６０までが繰り返される。
【００２２】
ステップ４１０と４５０は、ステップ４３０において基準セルのワードラインをイネーブルする期間を変更することによって既にテストしたＣＵＴに対して繰り返すことができる。期間の変更は、例えば、基準セルのワードラインに供給されるパルスの数を変更することによって、或いは、基準セルのワードラインに供給されるパルスの幅を変更することによって、或いは、ワードラインの連続的なイネーブルの期間を変更することによって行われる。任意選択として、論理０を運ぶ基準セルのノードに曝されるビットライン上の電圧降下の量を変更するために、ビットラインをプリチャージする電圧を変更することも組み合わせることができる。続いて、ＣＵＴをこの変更した「電圧低下／電圧降下」に曝すことによって、ＣＵＴが、変更したＳＮＭ閾値に対してテストされる。準安定点、およびＣＵＴのＳＮＭが正確に識別されるまで、何回かこのプロセスを繰り返すことが可能であるこは明らかであろう。
【００２３】
ステップ４１０と４５０とは、基準セルがＣＵＴになるまで繰り返すことができ、前回の基準セルを持つビットラインを共有する別のセルは、基準セル、例えば前回のＣＵＴになる。同様に、前回の基準セルは、それの準安定点を正確に決定するため、減少したビットライン電圧によってセットされた様々なＳＮＭ閾値に対して、複数回テストすることができる。従って、ＳＲＡＭ内の各セルに対して、ＳＮＭを正確に決定することができる。よって、本発明の検査方法は、非常に柔軟性があり、ＳＲＡＭセルのロードトランジスタ１０６、１０８におけるオープンや抵抗性絶縁(opens or resistive breaks)によるデータ保持欠陥など、および、ロードトランジスタ１０６，１０８の両者に接続における絶縁などのような対称欠陥(symmetric defects)のような様々な製造プロセスに依存する欠陥を含む幅広い欠陥の検出を可能にする。
【００２４】
ビットライン上の電圧の基づき基準セルのワードラインをイネーブルすることの効果を図５に示す。曲線５２０は、パルス５１０で基準セルのワードラインをイネーブルにした後、基準セルの論理０を運ぶノードに対して曝したビットライン上の電圧を示す。図５から分るように、基準セルのワードラインに与えられた各パルスは、印加されるパルス５１０の幅に比例する減少量で、ビットラインの電圧を減少させる。パルス５１０の幅と、パルス５１０の数とは、前述したように、ビットライン上での電圧降下（減少）の量を調整するために変化させることができる。例えば、図５に示した伝達関数の場合は、１０回のパルス５１０の印加は、円５２２に示すように、約６００ｍＶまでビットラインの電圧を降下させる。他方、１５回のパルス５１０の印加は、円５２４に示すように、約３００ｍＶまでビットラインの電圧を降下させる。パルスの数、および ／または、パルスの幅を変化させることによって（或いは、単一のパルスの幅を変化させることによって）、その準安定点を正確に決定するために、強度を変更した幅広い上書きをＣＵＴに与えることができることを理解すべきである。印加される上書き電圧において、本発明のように非常に高い程度の柔軟性が達成されることがなかったような従来のものと本願とは区別し得る改善点があることを強調しておく。
【００２５】
図６は、本発明による検査装置の実施態様である。ＳＲＡＮ６００は、セル１，２，ｎで部部的にかつ模式的に示したものであり、セルｎは、ＳＲＡＭ６００のカラムにおけるｎ番目のセルを示す。セル１−ｎの各々は、例えば、図１およびそれへの対応説明で示した６Ｔ  ＳＲＡＭのようなセルとすることができる。セル１−ｎは、図１に示したように、ビットラインＢＬＢとＢＬとの間で結合されている。ビットラインＢＬＢとＢＬとはビットライン制御ロジック６１０に結合しており、ビットラインＢＬＢとＢＬとをプリチャージし、セル１−ｎの１つを読み出す間にビットラインＢＬＢとＢＬとにおける電圧をセンス（読み取る）するように構成されている。プリチャージ回路は、例えば、ＰＣＴ特許出願WO2004-081948号に開示されているうように実装することができる。図６では単一の機能ブロック６１０として図示してあるが、プリチャージ回路および読み出し回路とは、別個の回路ブロックとして実装してもよい。
【００２６】
検査装置は、さらに、ワードライン制御ロジック６２０を具え、このようなロジック６２０は、典型的には、ＳＲＡＭ６００のワードラインを選択的にアクティベートするためにセル１−ｎのワードラインＷＬ１−ｎに結合されているアドレスデコーダを有する。ドライバロジック６１０および同様にワードラインドライバ６２０は、当該分野では良く知られたロジックブロックであり、これについては詳細には説明しない。検査装置は、さらに、制御ブロック６３０を具え、ブロック６３０は、テストイネーブルライン６３０に応答するものであり、ビットライン制御ロジック６１０とワードライン制御ロジック６２０とに結合されている。テスト制御ブロック６３０は、ＳＲＡＭ６００と一体化（統合）することができ、或いは、別個の検査機器とすることもできる。ＳＲＡＭテストが起動されると、テスト制御ブロック６３０は、ワードライン制御ロジック６２０に、基準セルおよびＣＵＴとして選ばれるべきセルのアドレスをそれぞれ供給し、ビットライン制御ブロック６１０に、選択されたセルの適正なデータ値を格納するように指示する。
【００２７】
次に、テスト制御ブロック６３０は、ビットライン制御回路６１０に、ビットラインＢＬＢとＢＬとを、所定の電圧までプリチャージするように指示する。所定の電圧は、例えば、Ｖddであり、テスト制御ブロック６３０は、ワードライン制御ブロック６２０が、その所定の電圧までプリチャージされた後、例えば、基準セルのワードラインにＮ回のイネーブルパルスを与えることにって、所定の時間間隔の間、基準セルのワードラインをイネーブルさせる。テスト制御ブロック６３０は、Ｎの値の格納するため、および、ワードラインイネーブルパルスの値、或いは、連続したワードラインイネーブル信号の期間を格納するため、或いはこれらの組み合わせのための、書き込み可能にされたメモリ（図示しない）を具えることができる。テスト制御ブロック６３０のメモリは、例えば、テスト中にこれらのテストパラメータを更新することを可能にするために、外部からアクセスすることもできる。
にするように
【００２８】
続いて、テスト制御ブロック６３０は、ワードライン制御ロジック６２０にＣＵＴのアドレスを供給し、ＣＵＴのワードラインをイネーブルしたのを受けて、テスト制御ブロック６３０は、ビットライン制御ロジック６１０がＣＵＴに格納されているデータ値を読み出すよう指示する。データ値はテスト制御ブロック６３０に転送され、そこで、取り出したデータ値、最初にＣＵＴに格納したデータ値とを比較する。テスト制御ブロック６３０は、ＣＵＴ合格／不合格指標、ＣＵＴの決定されたＳＮＭ，或いは、メモリにおけるこれらの結果を組み合わせたものを格納することができ、或いは、例えば、テストバスなどの出力チャネル（図示せず）を介して、この情報を直ちに出力してもよい。
【００２９】
上述した実施態様は本発明を限定するために説明したのではなく、付属の請求の範囲から離れることなく、当業者は代替の実施態様を設計することができるものであることに注意すべきである。請求項において、括弧内に置かれた参照符号は、請求の範囲を制限するものとして構成されたものではない。請求項における用語「含む（具える）」は、請求項に挙げたもの以外のステップや要素の存在を除外するものではない。単数形の要素は、このような要素が複数であることを除外するものではない。本発明は、幾つかの別個の要素を含むハードウェアの手段によって実現することできる。幾つかの手段を列挙した装置クレームでは、これらの手段の幾つかは、ハードウェアの同じアイテムおよび１つのものよって実現することができる。何らかの尺度や手段が相互に異なる従属項で記載されるということは、これらの尺度や手段の組み合わせが有利であることを認めることができないということを示すものではない。
【図面の簡単な説明】
【００３０】
【図１】従来の６トランジスタＳＲＡＭセルの構成を示す回路図である。
【図２】強調表示したスタティックノイズマージンとメモリセルの伝達関数を示す図である。
【図３】良品および弱い（不良）のＳＲＡＭセルの伝達関数をそれぞれ示す図である。
【図４】本発明による方法のフローチャートである。
【図５】ＳＲＡＭの幾つかのビットラインのうちの１つにおける本発明の方法の効果を示す図である。
【図６】本発明の検査装置の実施態様を示す図である。
【図１】
2008522334.tif 000003
【図２】
2008522334.tif 000004
【図３】
2008522334.tif 000005
【図４】
2008522334.tif 000006
【図５】
2008522334.tif 000007
【図６】
2008522334.tif 000008
【国際調査報告】
2008522334.tif 000009
2008522334.tif 000010