(57)【要約】  入力信号に基づいて多数の出力信号を提供する遅延ロック回路を有する信号発生器を含む装置。出力信号はお互いに且つ入力信号と固定の信号関係を有する。信号発生器はまた出力信号によって構成されたある範囲の信号から駆動信号を選択する選択器を有する。この装置は更にトランシーバ回路がデータ処理のための駆動信号を使うトランシーバサーキットを含む。【選択図】図１
2008509609.tif 000002
【特許請求の範囲】
【請求項１】
遅延入力ノードと遅延出力ノードと遅延入力ノードと遅延出力ノードの間に接続された多数の遅延セルとを含む遅延線であって各遅延セルはデジタル遅延コードを受信するための多数の遅延制御ノードを含むものと
遅延入力ノードに接続された第１の入力ノードと遅延出力ノードに接続された第２の入力ノードとを含む位相検出器と
遅延制御ノードに接続された多数の出力ノードと遅延コードを調整するために前記位相検出器に応答する多数の入力ノードを含むコード調整器からなる装置。
【請求項２】
請求項１の装置であって、各遅延セルは第１の供給ノードと第２の供給ノードとの間に並列に接続された多数の遅延段を有するもの。
【請求項３】
請求項２の装置であって各遅延段は第１及び第２の供給ノードの間に直列に接続された多数の同じトランジスタを含み、複数のトランジスタの間の少なくとも一つのトランジスタは遅延制御ノードの一つに接続されたゲイトからなるもの。
【請求項４】
請求項３の装置であってコード調整器は多数のカウンタビットラインを有するカウンタを含み、各カウンタビットラインは遅延制御ノードの一つに接続されているもの。
【請求項５】
請求項１の装置であって、コード調整器は遅延コードを表わす多数のバイナリービットを発生するように構成されたデジタル遅延コード発生器を含むもの。
【請求項６】
請求項５の装置であって各遅延セルは第１の供給ノードと第２の供給ノードの間に並列に接続された多数の電流路を含み、各遅延セルは遅延コードの値に基づいて各電流路上の電流量を制御するように構成されるもの。
【請求項７】
請求項６の装置であって各電流路は第１及び第２の供給ノードの間に直列に接続されたスイッチを含み、そのスイッチは遅延制御ノード間の第２の遅延制御ノードに接続された制御ノードを有するもの。
【請求項８】
請求項７の装置であって各電流路は第１及び第２の供給ノードの間に直列に接続された第２のスイッチを含み、第２のスイッチは遅延制御ノードの間で第２の遅延制御ノードに接続された制御ノードを有するもの。
【請求項９】
クロック信号を受信するための第１の入力ノードとプリアンブル駆動信号を受信するための第２の入力ノードと選択器出力ノードとを含む第１の選択器と
選択器出力ノードに接続される遅延入力ノードと遅延出力ノードと遅延入力ノードと遅延出力ノードの間に接続された多数の遅延セルとを含む遅延線であって各セルはセル出力ノードと遅延コードを受信するための多数の遅延制御ノードとを有するものと
遅延入力ノードに接続された第１の入力ノードと遅延出力ノードに接続された第２の入力ノードと第１の選択器に接続されたセレクトノードとを含む遅延制御部と、
出力ノードと多数の入力ノードを含み各入力ノードは遅延セルの一つのセル出力ノードに接続されてある第２の選択器とからなる装置。
【請求項１０】
請求項９記載の装置であって遅延制御部は
遅延入力ノードに接続された第１の入力ノードと遅延出力ノードに接続された第２の入力ノードを含む位相検出器と
位相検出器に接続された多数の入力ノードと遅延制御ノードに接続された多数の出力ノードと遅延コードを制御するために位相検出器に応答する多数の入力ノードとを含むコー
ド調整器と
とからなるもの。
【請求項１１】
請求項１０の装置であってコード調整器は位相検出器と遅延制御ノードとに接続されたカウンタを含むもの。
【請求項１２】
請求項１１の装置であってコード調整器は選択ノード上で信号を制御するために位相検出器に応答する論理部を更に含むもの。
【請求項１３】
請求項１２記載の装置であって遅延制御部は更に遅延入力ノードと位相検出器の第１及び第２の入力ノードの１つとの間に接続されたインバータを含むもの。
【請求項１４】
請求項１３記載の装置であって第１の選択器は、遅延出力信号がその入力信号と１８０度位相ずれである時に選択出力ノードへプリアンブル信号を選択するように構成されているもの。
【請求項１５】
請求項１４記載の装置であって第２の選択器は、遅延出力信号がその入力信号と１８０度位相ずれの時遅延セルの一つから第２の選択器の出力ノードへとセル出力信号を選択するように構成されているもの。
【請求項１６】
入力信号を受信する遅延入力ノードと直列に接続され、遅延出力信号を与えるための遅延出力ノードに接続された多数の可変遅延セルであって各遅延セルはセル出力信号を与えるためのセル出力ノードを含み、各遅延セルはまたデジタル制御コードを受信するために多数の遅延制御ノードを含んでなるものと
遅延入力ノードに接続された第１の入力ノードと遅延出力ノードに接続された第２の入力ノードからなる位相検出器と
遅延制御ノードに接続された多数のカウンタビット線とそのカウンタビット線上でカウント値を調整するために位相検出器に応答する多数の入力ノードとを含むカウンタと
駆動信号を与えるために遅延セルの一つから遅延出力ノードを選択するために少なくとも遅延セルの２個のノードへとセル出力ノードを接続する選択器からなる装置。
【請求項１７】
請求項１６記載の装置であって各遅延セルは第１の供給ノードと第２の供給ノードとの間に並列に接続された多数の電流路を含むもの。
【請求項１８】
各電流路は各遅延セルの遅延量を変化させるように構成されている請求項１７記載の装置であるもの。
【請求項１９】
請求項１８の装置であって各電流路は第１及び第２の供給ノード間に直列に接続された少なくとも３個のトランジスタを含むもの。
【請求項２０】
請求項１９の装置であって各電流路は遅延制御ノードの一つに接続されたスイッチ制御ノードを有するスイッチを含むもの。
【請求項２１】
請求項１６の装置であって可変遅延セルは入力信号の１周期の１／８の倍数に等しい遅延分だけ入力信号から遅延された駆動信号を提供するように構成されているもの。
【請求項２２】
請求項２１の装置であって可変遅延セルは各遅延セルを流れる等しい電流量を与えるように構成されているもの。
【請求項２３】
請求項２２の装置であって可変遅延セルは一つのセル出力信号から他のセル出力信号へ
の遅延が入力信号の１周期と１／８の倍数に等しいセル出力信号を提供するように構成されているもの。
【請求項２４】
請求項２３の装置であって位相検出器は遅延出力信号が入力信号のバージョンと１８０度位相ずれである入力信号のバージョンと遅延された出力信号とを比較するように構成されているもの。
【請求項２５】
データ信号を提供するための少なくとも一つのデータ端子とをデータ信号のタイミングを表わすストローブ信号を提供するための少なくとも一つのストローブ端子とを有する第１の装置と、
第１の装置のデータ端子に接続された少なくとも一つのデータ受信器と第１の装置からのストローブ信号を受信するための駆動信号に応答する少なくとも一つのストローブ受信器とストローブ受信器に接続された信号発生器とからなる第２の装置とからなり
前記信号発生器は
入力信号を受信するための遅延入力ノードと遅延出力信号を提供するための遅延出力ノードと多数の遅延制御ノードと遅延入力と遅延出力ノードとの間に直列に接続された多数の可変遅延セルとを有する遅延ロック回路であって、各遅延セルは多数の遅延制御ノードとセル出力信号を与えるためのセル出力ノードとを含むものと、
可変遅延セルの少なくとも二つの駆動信号となるべき可変遅延セルの少なくとも２個のセル出力ノードからセル出力信号を選択するために遅延ロック回路に接続された駆動制御部からなる。
【請求項２６】
請求項２５のシステムであって遅延ロック回路は更に
遅延入力ノードに接続された入力とインバータ出力ノードとを含むインバータと
インバータ出力ノードに接続された第１の入力ノードと遅延出力ノードに接続された第２の入力ノードと多数の出力ノードとを含む位相検出器と、
位相検出器の出力ノードに接続された多数の入力ノードと遅延制御ノードに接続された多数のビット線とを含むデジタル遅延コード発生器とからなるもの。
【請求項２７】
請求項２５のシステムであってデジタル遅延コード発生器はビット線に接続された多数のカウンタビット線を有するカウンタを含むもの。
【請求項２８】
請求項２７のシステムであって各遅延セルは第１の供給ノードと第２の供給ノードとの間に並列に接続された多数の遅延段を含むもの。
【請求項２９】
請求項２８のシステムであって各遅延段は第１及び第２の共給ノード間の電流の量を制御するために第１及び第２の共給ノード間に直列に接続された少なくとも１つのスイッチを含むもの。
【請求項３０】
請求項２６のシステムであって遅延ロック回路は遅延出力信号を入力信号と１８０度位相ずれにするように構成されたもの。
【請求項３１】
請求項３０のシステムであって遅延ロック回路は、入力信号の１周期の１／８の倍数に等しい遅延量によって入力信号から遅延されたセル出力信号を与えるように構成されたもの。
【請求項３２】
請求項３１のシステムであって遅延ロック回路は、一つのセル遅延信号から他のセル出力信号への遅延量が入力信号のサイクルの１／８の倍数に等しいセル出力信号を与えるように構成されているもの。
【請求項３３】
動作周波数でデータを転送する端子を有する装置と
この装置に接続された回路ハブであってこの回路ハブは多数の駆動信号を提供するための信号発生器を含み、この回路ハブはこの回路ハブと電気装置の間でデータの転送を管理するためのその装置の動作周波数に基づいて駆動信号から一つを選択するように構成されているものからなるシステムであって前記信号発生器は
遅延入力ノードと遅延出力ノードの間に直列に接続された多数の可変遅延セルを有する遅延ロック回路であって各遅延セルは同一のデジタル遅延コードを受信するための多数の遅延制御ノードを有するものと
少なくとも二つの可変遅延セルの多数の出力ノードへ接続された選択器とからなるもの。
【請求項３４】
請求項３３のシステムであって前記回路ハブはテスタであるもの。
【請求項３５】
請求項３４のシステムであって前記装置は半導体装置であるもの。
【請求項３６】
請求項３５のシステムであって遅延ロック回路は更に
遅延入力ノードに接続された入力とインバータ出力ノードとを有するインバータと
インバータの出力ノードに接続された第１の入力ノードと遅延出力ノードに接続された第２の入力ノードと多数の出力ノードを含む位相検出器と
位相検出器の出力ノードに接続された多数の入力ノードと遅延制御ノードに接続された多数のビット線とを含むデジタル遅延コード発生器からなるもの。
【請求項３７】
請求項３６のシステムであって各遅延セルは第１の供給ノードと第２の供給ノードの間に並列に接続された多数の遅延段からなるもの。
【請求項３８】
請求項３７のシステムであって各遅延段は第１の及び第２の供給ノードの間で電流量を制御するために第１の及び第２の供給ノード間に直列に接続された少なくとも一つのスイッチからなるもの。
【請求項３９】
請求項３３のシステムであって信号発生器は、各駆動信号はお互いに固定した信号関係を有する駆動信号を提供するように構成されているもの。
【請求項４０】
請求項３９のシステムであって可変遅延セルは同量の遅延を有するもの。
【請求項４１】
遅延コードを遅延線の多数の遅延セルへ設定することと
遅延出力信号を得るために遅延セルを介して入力信号を伝搬することと、
入力信号と遅延出力信号が固定信号関係を有するまで遅延出力信号を調整することと
遅延セルの複数のセル出力ノードにおいて複数のセル出力信号から選択されたセル出力信号を選択することと
選択されたセル出力信号を駆動ノードへ通過させることとからなる方法。
【請求項４２】
請求項４１の方法であって遅延コードを設定することはバイナリービットの同一の組み合わせを各遅延セルの制御ノードへ設定することを含むもの。
【請求項４３】
請求項４２の方法であってその調整は遅延コードの値を変形することを含むもの。
【請求項４４】
請求項４３の方法であって遅延コードの値を変形することは各遅延セルにおいて電流量を制御することを含むもの。
【請求項４５】
請求項４４の方法であって各遅延セルにおける電流量を制御することは同じ電流量が各
遅延セルを流れることを可能とすることを含む。
【請求項４６】
請求項４３記載の方法であって変形することはカウンタ値が遅延コードの値に対応するものにおいてカウンタ値を変更することを含むもの。
【請求項４７】
データ受信器の入力ノードで少なくとも一つのデータ信号を受信することと
ストローブ受信器の入力ノードで少なくとも一つのストローブ信号を受信するものであってストローブ信号はデータ信号のタイミング情報を含むものと、
多数の可変遅延セルを介して入力信号を伝搬することにより、各セル出力信号が入力信号と固定の信号関係を有する複数のセル出力信号を得ること。
セル出力信号の複数のものの一つを駆動信号として選択することと、
その駆動信号を少なくとも一つのデータ受信器とストローブ受信器へ送出し、少なくとも一つのストローブ信号とデータ信号を少なくとも一つのデータ受信器とストローブ受信器の入力ノードから少なくとも一つのデータ受信器とストローブ受信器の出力ノードへと通過させることとからなる方法。
【請求項４８】
請求項４７の方法であって選択することは多数のセル出力信号がお互いに固定の遅延を有するセル出力信号間から選択することを含むもの。
【請求項４９】
請求項４８の方法であって固定の遅延は入力信号の周期の１／８の倍数である。
【請求項５０】
請求項４９の方法は更にデータ信号をデータ受信器から送ること
ストローブ信号をストローブドライバから送ることとからなるもの。
【請求項５１】
請求項５０の方法であってデータ信号を送ることとストローブ信号を送ることとは第１の装置によって行われデータ信号を受信することとストローブ信号を受信することは第２の装置によって行われるもの。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置一般にかかり、より具体的には半導体装置における信号の発生に関する。
【背景技術】
【０００２】
モリ装置、メモリ制御部及びプロセッサのような半導体装置はデータを記憶し処理するために多くのコンピュータや電子製品に存在する。これらの装置の多くのものは互いに及び同じ装置内で通信するために電気信号を使用する。
【０００３】
この装置の動作速度は信号の周波数に一部依存する。半導体装置がより発達してきたので、その装置の一部はある周波数で動作し同じ装置または他の装置の他の部分は異なった周波数で動作する。従って同じ装置または異なった装置の異なった部分で異なった動作を同期させることは複雑であり制約が多い。
【発明の要約】
【０００４】
この発明の実施例は同じ装置内の動作あるいは異なった装置内の動作を半導体装置が改良するための柔軟性を与えるために広帯域周波数に渡ってある範囲（レインジ）安定信号（レインジ）を発生する回路及び方法を提供する。
【０００５】
一つの特徴は遅延線を有する装置を含むことである。遅延線は多数の可変遅延セルを有する。可変遅延セルの各々は遅延コードを受信するための多数の遅延制御ノードを有する。その装置は遅延線の入力と出力ノードから信号を比較するための位相検出器もまた含む。その装置はまた遅延コードを調整するための位相検出器に応答する高度調整機をまた含む。その装置は更に駆動信号を提供するために可変遅延セルの複数の出力ノードからのある範囲の出力信号を選択する選択部を含む。
【０００６】
他の特徴は信号発生の方法を含む。その方法は遅延コードを多数の可変遅延セルへ設定する。この方法は遅延出力信号を得るために入力信号を可変遅延セルを介して伝搬する。この方法は入力信号と遅延出力信号が固定信号関係を有するまで遅延出力信号を調整する。この方法は可変遅延セルの多数の出力ノードにおいてある範囲の出力信号から選択する。この方法は選択された出力信号を駆動ノードへと通過させる。
【０００７】
他の特徴は信号の処理の方法である。この方法は少なくとも一つのデータ信号と少なくとも一つのストローブ信号を受信する。この方法は多数の可変遅延セルを介して入力信号を伝搬し各セルの出力信号が入力信号と固定の信号関係を持つ多数のセル出力信号を得る。この方法はセル出力信号の一つを駆動信号となるように選択する。この方法は少なくとも一つの受信器を活性化してデータ及びストローブ信号の少なくとも一つをその装置の一部からその装置の他の部分へと通過させる。
【０００８】
この発明の実施例の他の特徴は以下の図面及び請求範囲を含むこの発明を読む時に明らかになるであろう。
【実施例１】
【０００９】
以下の記述と図面は当業者にこの発明を実施可能とするために十分なだけ詳細に発明の特定の実施例を例示する。他の実施例は構造的、論理的、電気的プロセスと他の変形とを含む。図において同様の番号は各図面を通して同様な部品を記述する。例は単に可能な変形例を示すだけである。いくつかの実施例の部分と特徴は他の実施例のものの中に含まれ
るかこれらと置換される。この発明の範囲は請求範囲と全ての入手可能な均等物を含むものである。
【００１０】
図１はこの発明の実施例に従う遅延ロック回路を有する信号発生器１００を示す。信号発生器１００は遅延ロック回路１１０、駆動制御器１２０、選択器１３１及び１３２を含む。遅延ロック回路１１０は入力ノード１０１において入力信号ＣＬＫ＿ＩＮを受信し出力ノード１０２から遅延出力信号ＤＬ＿ＯＵＴを発生する。ＤＬ＿ＯＵＴ信号はＣＬＫ＿ＩＮ信号の遅延版である。いくつかの実施例においてＣＬＫ＿ＩＮ信号はＬＯＣＫ信号である。遅延ロック回路１１０はまた多数のセル出力信号ＥＮ０−ＥＮ３（ＥＮ０，ＥＮ１，ＥＮ２，ａｎｄＥＮ３）をノード１０１とセル出力ノード１１１，１１２，１１３に発生する。遅延ロック回路１１０は更に選択ノード１０９にＬＯＣＫ信号を発生し選択器１３１の選択を制御する。
【００１１】
選択器１３１は入力ノード１３３においてクロック信号ＣＬＫを受信しノード１３５において前提信号ＰＲＥＡＭＢＬＥ＿ＥＮを受信する。ＬＯＣＫ信号の状態に基づいて選択器１３１はＣＬＫ信号またはＰＲＥＡＭＢＬＥ＿ＥＮ信号のいずれかを選択してノード１０１におけるＣＬＫ＿ＩＮ信号とする。いくつかの実施例においてＣＬＫ信号はクロック信号である。
【００１２】
駆動制御器１２０は制御信号ＣＮＴＬに対応しＰＲＥＡＭＢＬＥ＿ＥＮ信号を選択器１３１へ与え駆動コードＥＮ＿ＣＯＤＥを選択ノード１２８上に与える。いくつかの実施例において、ＥＮ＿ＣＯＤＥは異なった信号線上で多数の異なった信号によって表わされる多数のバイナリービットの組み合わせである。図１は明瞭さのために線１２８を一本の線で示す。
【００１３】
選択器１３２はＥＮ＿ＣＯＤＥを使ってＥＮ０−ＥＮ３信号の一つを駆動ノード１９０へ駆動ＥＮ信号として選択する。従ってＥＮ信号はＥＮ＿ＣＯＤＥの値に基づいて駆動制御器１２０によって選択されたＥＮ０−ＥＮ３信号の一つである。
【００１４】
遅延ロック回路１１０は多数の遅延セル１２１−１２４（１２１，１２２，１２３および１２４）を有する遅延線１０４と位相検出器１０６、反転部１１５及びコード調整器１０８を有する遅延制御器１０５とを含む。図１によって表わされた実施例において遅延線１０４は例えば４個の遅延セル１２１から１２４を含む。いくつかの実施例において遅延線１０４の遅延セルの数は４つでなくても良い。従っていくつかの実施例においてはＥＮ０ーＥＮ３信号のようなセル出力信号の数は４個と異なっても良い。
【００１５】
遅延線１０４は遅延（遅延時間）を入力ノード１０１と出力ノード１０２の間のＣＬＫ＿ＩＮ信号の信号路へと与える。遅延線１０４によって与えられる遅延の量は遅延セル１２１−１２４の遅延量の総和である。遅延セル１２１−１２４の各々の遅延量は線１３８上の同じ（同一の）遅延コードＤＬ＿ＣＯＤＥによって制御される。遅延セル１２１−１２４の各々は可変遅延セルである。遅延セル１２１−１２４の各々は同じＤＬ＿ＣＯＤＥによって制御されるので各遅延セル１２１−１２４はＤＬ＿ＣＯＤＥの値に無関係に同じまたは等しい遅延量を有する。いくつかの実施例においてＤＬ＿ＣＯＤＥはデジタルコードである。従っていくつかの実施例において各遅延セル１２１−１２４の遅延はデジタル的に制御される。
【００１６】
位相検出器１０６は信号ＣＬＫ＿ＩＮ＊とＤＬ＿ＯＵＴ信号を受信する入力ノードを有する。ＣＬＫ＿ＩＮ＊信号はインバータ１１５の出力ノードでＣＬＫ＿ＩＮ信号の反転である。いくつかの実施例において、インバータ１１５は位相検出器１０６内に含まれる。位相検出器１０６は調整信号ＡＤＪ１とＡＤＪ２を与えるための出力ノード１２６及び１
２７を有する。
【００１７】
コード調整器１０８はＡＤＪ１とＡＤＪ２信号に応答してＤＬ＿ＣＯＤＥを線１３８に出力する。いくつかの実施例においてＤＬ＿ＣＯＤＥは異なった信号線上の多数の異なった信号線に対応した多数のバイナリービットの組み合わせによって表わされるデジタルコードである。図１は線１３８を明瞭さのために一本の線で示している。
【００１８】
遅延ロック回路１１０はＣＬＫ＿ＩＮ信号を使ってＤＬ＿ＯＵＴ信号を発生し、これによりＤＬ＿ＯＵＴ信号はＣＬＫ＿ＩＮ信号と信号関係を有することになる。図１においてＤＬ＿ＯＵＴ信号はＣＬＫ信号と１８０度位相がずれている。
【００１９】
遅延ロック回路１１０はプリロックモードとロックモードを有する。プリロックモードにおいてＣＬＫ＿ＩＮ＊とＤＬ＿ＯＵＴ信号との間の位相は固定関係ではないだろう。そこで、遅延ロック回路１１０はＣＬＫ＿ＩＮ＊とＤＬ＿ＯＵＴ信号との間の位相が固定されるまで遅延線１０４を調整する。図１において遅延ロック回路１１０はＣＬＫ＿ＩＮとＤＬ＿ＯＵＴ信号が同相となるまで遅延線１０４を調整する。ＣＬＫ＿ＩＮとＤＬ＿ＯＵＴ信号が同相の時遅延ロック回路１１０はＬＯＣＫ信号を活性化して遅延ロック回路１１０をロックモードにする。
【００２０】
プリロックモードにおいて、位相検出器１０６はＣＬＫ＿ＩＮ＊，ＤＬ＿ＯＵＴ信号との間の位相差を比較する。いくつかの実施例において、位相検出器１０６はＣＬＫ＿ＩＮ＊とＤＬ＿ＯＵＴ信号の立ち上がりエッジ（または立ち下りエッジ）を比較する。ＣＬＫ＿ＩＮ＊とＤＬ＿ＯＵＴ信号のエッジがそろってない時は位相検出器１０６はＡＤＪ１信号及びＡＤＪ２信号の１つを活性化する。コード調整器１０８はＡＤＪ１またはＡＤＪ２へ応答してＤＬ＿ＣＯＤＥの値を調整（増加または減少）する。ＤＬ＿ＣＯＤＥの値は遅延線１０４がＣＬＫ＿ＩＮ信号へ与える遅延の量を制御する。従ってＤＬ＿ＣＯＤＥの値が調整されるとき遅延線１０４の遅延量もまた調整される。その比較と調整プロセスはＣＬＫ＿ＩＮ＊とＤＬ＿ＯＵＴ信号が同相となるまで実行される。ＣＬＫ＿ＩＮ＊とＤＬ＿ＯＵＴ信号が同相の時、遅延ロック回路１１０はロック信号を活性化し遅延ロック回路１１０をロックモードにする。
【００２１】
図１においてＣＬＫ＿ＩＮ＊信号がＣＬＫ＿ＩＮ信号の反転（ＣＬＫ＿ＩＮ信号と１８０度位相ずれ）なので、遅延ロック回路１１０がロックモードの時ＤＬ＿ＯＵＴ信号もまたＣＬＫ＿ＩＮ信号と１８０度位相ずれとなる。
【００２２】
図２は図１の例示的タイミング図である。図２はロックモードにおける遅延ロック回路１００（図１）のタイミングを示す。明瞭さのために図２は選択器１３１と１３２によって生ずる遅延を省略する。図２に示すようにＤＬ＿ＯＵＴとＣＬＫ＿ＩＮ＊信号は同相である。ＤＬ＿ＯＵＴ信号はＣＬＫ＿ＩＮ信号と１８０度ずれている。ＴＣＫはＣＬＫまたはＣＬＫ＿ＩＮ信号の１サイクル（周期）を示す。
【００２３】
図２はＥＮ０−ＥＮ３信号がＣＬＫ＿ＩＮ信号と及びお互いに固定した信号関係を持つことを示す。図２に示すようにＥＮ１−ＥＮ３信号の各々はＣＬＫまたはＣＬＫ＿ＩＮ信号に関して１／８ＴＣＫ（１／８クロックサイクル）の倍数の固定遅延を有する。例えばＥＮ１信号はＣＬＫまたはＣＬＫ＿ＩＮ信号に関して１／８ＴＣＫの遅延を有する。他の例として、ＥＮ２信号はＣＬＫまたはＣＬＫ＿ＩＮ信号に関して１／８ＴＣＫの２倍の遅延を有する。図２はまた各ＥＮ１−ＥＮ３信号がお互いに１／８ＴＣＫの倍数の固定遅延をもつことを示す。例えばＥＮ１信号はＥＮ２信号に対して１／８ＴＣＫの遅延を有し、ＥＮ３信号に関して１／８ＴＣＫの２倍（すなわち１／４クロックサイクル）の遅延を有する。
【００２４】
いくつかの実施例においては各ＥＮ０−ＥＮ３信号はＣＬＫまたはＣＬＫ＿ＩＮ信号に関してＴＣＫのＮ倍（ＮＴＣＫ）に等しい固定遅延を有し、ここでＮは１より小さい実数である。
【００２５】
ＥＮ０−ＥＮ３信号はＣＬＫまたはＣＬＫ＿ＩＮ信号と固定信号関係を有するので、ＥＮ０−ＥＮ３信号の周波数はＣＬＫまたはＣＬＫ＿ＩＮ信号の周波数が変化する時変化する。しかしながら固定関係は不変である。例えば、ＣＬＫ＿ＩＮ信号のサイクルが1ナノ秒である時各ＥＮ１−ＥＮ３信号はＣＬＫ＿ＩＮ信号に関して０．１２５ナノ秒（１／８ＴＣＫ）の倍数の固定遅延を有する。他の例としてＣＬＫ＿ＩＮ信号の１サイクルが２ナノ秒の時各ＥＮ１−ＥＮ３信号はＣＬＫ＿ＩＮ信号に関してなお１／８ＴＣＫの値である０．２５ナノ秒の倍数の固定遅延を有する。
【００２６】
ＰＲＥＡＭＢＬＥ＿ＥＮ信号はＣＬＫ＿ＩＮ信号と固定関係を有する。図２で示された実施例において、ＰＲＥＡＭＢＬＥ＿ＥＮ信号は約５０パーセントのデューティサイクルを有する。いくつかの実施例においてＰＲＥＡＭＢＬＥ＿ＥＮ信号のデューティサイクルは５０パーセントから異なっても良い。いくつかの実施例においてＰＲＥＡＭＢＬＥ＿ＥＮ信号は多数のパルスを含み各パルスの各立ち上がりエッジはＣＬＫ＿ＩＮ信号の立ち上がりエッジと一致する。
【００２７】
図２は信号（ＥＮ０−ＥＮ３）の範囲が信号発生器１００内にありそこでその範囲内の各信号はＣＬＫ，ＣＬＫ＿ＩＮ、及びＰＲＥＡＭＢＬＥ＿ＥＮ信号と固定信号関係を有する。従ってＥＮ１−ＥＮ３の信号のいずれもがＣＬＫ，ＣＬＫ＿ＩＮまたはＰＲＥＡＭＢＬＥ＿ＥＮ信号が不適切な選択である場合には、ＣＬＫ，ＣＬＫ＿ＩＮまたはＰＲＥＡＭＢＬＥ＿ＥＮ信号の代わりに用いられても良い。
【００２８】
図３はこの発明の実施例に従ってデジタル遅延コード発生器３３０を有する遅延制御器３００を示す。遅延制御器３００は位相検出器３０６インバータ３１５論理部３２０を有するコード調整器３０８及びデジタル遅延コード発生器３３０を含む。位相検出器３０６は入力信号ＣＬＫ＿ＩＮ＊とＤＬ＿ＯＵＴを受信し調整信号ＡＤＪ１及びＡＤＪ２を活性化する。論理部３２０はＡＤＪ１及びＡＤＪ２信号に応答してロック信号ＬＯＣＫを制御する。デジタル遅延コード発生器３３０はＡＤＪ１とＡＤＪ２信号に応答してビット線３３１及び３３２上に多数のコードビットＣ０−ＣＮを発生する。
【００２９】
位相検出器３０６はＣＬＫ＿ＩＮ＊とＤＬ＿ＯＵＴ信号の間の信号関係を比較する。いくつかの実施例において位相検出器３０６はＣＬＫ＿ＩＮ＊及びＤＬ＿ＯＵＴ信号の立ち上がりエッジ（または立下りエッジ）を比較してＡＤＪ１及びＡＤＪ２信号を制御する。例えばＣＬＫ＿ＩＮ＊信号の立ち上がりエッジがＤＬ＿ＯＵＴ信号の立ち上がりエッジより進む時位相検出器３０６はＡＤＪ１信号を活性化しＡＤＪ２信号を非活性化する。他の例として、ＣＬＫ＿ＩＮ＊の立ち上がりエッジがＤＬ＿ＯＵＴ信号の立ち上がりエッジよりも遅れるとき位相検知器３０６はＡＤＪ２信号を活性化しＡＤＪ１信号を非活性化する。いくつかの実施例においては、ＣＬＫ＿ＩＮ＊及びＤＬ＿ＯＵＴ信号のエッジ（例えば立ち上がりエッジ）がそろう時これはまたＣＬＫ＿ＩＮ＊及びＤＬ＿ＯＵＴ信号が同相であるのだが位相検出器はＡＤＪ１及びＡＤＪ２信号の両方を非活性化する。
【００３０】
ＡＤＪ１及びＡＤＪ２信号の両方が同じ信号レベルを有する時論理部３２０はＬＯＣＫ信号を活性化するように構成される。例えば論理部３２０は、ＡＤＪ１及びＡＤＪ２信号の両方が低信号レベルの時ＬＯＣＫ信号を活性化する。他の実施例においては、論理部３２０はＡＤＪ１及びＡＤＪ２信号のいずれもがクロック信号ＣＬＫの多数の周期内で活性化されない時にはＬＯＣＫ信号を活性化されるように構成される。例えば論理部３２０は
ＡＤＪ１及びＡＤＪ２信号のいずれもがＣＬＫ信号の３周期以内では活性化されない時ＬＯＣＫ信号を活性化する。
【００３１】
デジタル遅延コード発生器３３０はビット線３３１と３３２に接続されるカウンタビット線を有するカウンタ３３４を含む。図３においてビット線３３１と３３２はカウンタビット線として参照される。いくつかの実施例においてカウンタ３３４はアップダウンカウンタである。コードビットＣ０ーＣＮの組み合わせは２進値（デジタル値）を示しカウンタ３３４のカウント値に対応する。デジタル遅延コード発生器３３０はカウンタ３３４を用いてＡＤＪ１及びＡＤＪ２信号に基づいてＣ０−ＣＮコードビットの値を調整する。いくつかの実施例においてデジタル遅延コード発生器３２０はカウンタ３３４の値をセットしこれによりＣ０−ＣＮコードビットが図１の遅延線１０４のような遅延線の最小遅延に対応するようにする。
【００３２】
いくつかの実施例においてデジタル遅延コード発生器３３０はカウンタ３３４のカウント値を増減することによってＣ０−ＣＮコードビットの値を調整する。例えばデジタル遅延コード発生器３３０は、ＡＤＪ１信号が活性化される時カウンタ３３４のカウント値を増加しＡＤＪ２信号が活性化されるときカウンタ３３４のカウント値を減少する。
【００３３】
いくつかの実施例においてデジタル遅延コード発生器３３０は、ＡＤＪ１及びＡＤＪ２信号の両方が同じ信号レベルを有する時、Ｃ０−ＣＮコードビットの値を調整することを停止する。他の実施例においてデジタル遅延コード発生器３３０は、ＡＤＪ１及びＡＤＪ２信号のいずれもがクロック信号ＣＬＫの多数周期の間に活性化されない時Ｃ０−ＣＮコードビットの値を調整することを停止する。他の実施例において、ＬＯＣＫ信号が論理部３２０によって活性化される時デジタル遅延コード発生器３３０はＣ０−ＣＮコードビットの値を調整することを停止する。
【００３４】
いくつかの実施例において図３の遅延制御回路は図１の遅延線１０４のような遅延線を制御するために使われる。これらの実施例においてデジタル遅延コード発生器３２０はカウンタ３３４の値を設定しＣ０−ＣＮコードビットの値によりその遅延線が初期の遅延値を有するようにする。いくつかの実施例において初期遅延値は遅延線の遅延値範囲内において最小の遅延値である。他の実施例においては初期の遅延値は遅延線の遅延値範囲内におけるいかなる値でもよい。
【００３５】
いくつかの実施例において遅延制御回路３００は図１の遅延制御回路１０５と置き換えられる。図４はこの発明の実施例に従う可変遅延セルを有する遅延線４００を示す。遅延線４００は入力ノード４０１において遅延を入力信号ＣＬＫ＿ＩＮに与えるため多数の遅延セル４２１−４２４（４２１，４２２，４２３，４２４）を含みこれにより出力信号ＤＬ＿ＯＵＴを出力ノード４０２に発生する。ＤＬ＿ＯＵＴ信号はＣＬＫ＿ＩＮ信号の遅延版である。ＣＬＫ＿ＩＮ及びＤＬ＿ＯＵＴ信号は固定信号関係を有する。いくつかの実施例においてＣＬＫ＿ＩＮ及びＤＬ＿ＯＵＴ信号は１８０度位相ずれがある。他の実施例においてＤＬ＿ＯＵＴ信号はＣＬＫ＿ＩＮ信号とＮ程度の位相ずれがありここでＮは０から３６０の間である。例えばＮは９０または２７０でもよい。
【００３６】
遅延線４００はまた多数のセル出力信号ＥＮ０，ＥＮ１，ＥＮ２及びＥＮ３を発生する。ＥＮ０信号はＣＬＫ＿ＩＮ信号である。ＥＮ１，ＥＮ２及びＥＮ３信号はそれぞれ遅延セル４２１，４２２，４２３のセル出力ノードにおける信号である。いくつかの実施例において、ＥＮ１，ＥＮ２，ＥＮ３信号の各々はお互いと固定した信号関係を有する。例えばＥＮ２信号は第１の量の遅延だけ遅延されたＥＮ１信号でありＥＮ３信号は、第２の量の遅延が第１の量の遅延に等しい場合第２の量の遅延だけ遅れたＥＮ２信号である。ＥＮ１，ＥＮ２，ＥＮ３信号の各々は、ＣＬＫ＿ＩＮ信号に関してＴＣＫ  のＮ倍（ＮＴＣＫ）に等しい固定遅延量を有しここでＮは１より小さい実数でありＴＣＫはＣＬＫ＿ＩＮ信号の１サイクル（周期）である。例えばＥＮ１，ＥＮ２及びＥＮ３信号の各々はＣＬＫ＿ＩＮ信号の１／８ＴＣＫ（１／８クロックサイクル）の倍数だけ遅延されたＣＬＫ＿ＩＮ信号でもよい。他の例ではＥＮ１，ＥＮ２及びＥＮ３信号の各々はＣＬＫ＿ＩＮ信号の１／４ＴＣＫ（１／４クロックサイクル）倍数だけ遅延したＣＬＫ＿ＩＮである。
【００３７】
遅延セル４２１−４２４の各々は可変遅延セルである。遅延セル４２１〜４２４の各々は等しい量の遅延をノード４０１と４０２の間のＣＬＫ＿ＩＮ信号の信号パスへ供給する。各セルは多数の遅延制御ノード４１１，４１２，４１３，４３１，４３２及び４３３を有する。多数の遅延コードビット（信号）ＤＬ＿Ｃ０，ＤＬ＿Ｃ１，ＤＬ＿ＣＮ，及びＤＬ＿Ｃ０＊，ＤＬ＿Ｃ１＊，ＤＬ＿ＣＮ＊はセル４２１−４２４の各々における遅延量を制御する。これらのコードビットは多数のコードビットの組を形成する。例えばコードビットＤＬ＿Ｃ０及びＤＬ＿Ｃ０＊は一組のコードビットを形成する。他の組のコードビットはＤＬ＿Ｃ１及びＤＬ＿Ｃ１＊及びＤＬ＿ＣＮ及びＤＬ＿ＣＮ＊を含む。各組におけるコードビットは一つの信号は他の信号の反転信号である一組の信号によって表わされてもよい。簡潔化のために、コードビットＤＬ＿Ｃ０，ＤＬ＿Ｃ１，及びＤＬ＿ＣＮ及びＤＬ＿Ｃ０＊，ＤＬ＿Ｃ１＊，及びＤＬ＿ＣＮ＊はＤＬ＿Ｃコードとして一緒に参照される。いくつかの実施例において、ＤＬ＿Ｃコードはデジタルコードである。例えばＤＬ＿Ｃはバイナリ値を表わすバイナリビットの組み合わせであってもよい。図４に示されたＤＬ＿Ｃコードは図１に示されたＤＬ＿ＣＯＤＥを表わす。
【００３８】
より分かりやすくするために、図４は唯一つの遅延セル４２１の詳細構図を示す。他の遅延セル４２２，４２３及び４２４は遅延セル４２１の構成と同様の構成を有する。
【００３９】
遅延セル４２１は供給ノード４６１及び４６２の間に並列に接続された多数の遅延段４５１，４５２及び４５３を含む。遅延段の各々は入力コード４７１及び出力ノード４７２を含む。一つの遅延セル内にある全ての入力ノード４７１は互いに接続されている。一つの遅延セル内の全ての出力ノード４７２は互いに接続されている。一つの遅延セル内の遅延段の入力ノード４７１の組み合わせはまた遅延セルの入力ノード（セル入力ノード）でもある。一つのセル内における遅延段の出力ノード４７２の組み合わせはまた遅延セルの出力ノード（セル出力ノード）でもある。
【００４０】
一つの遅延セルの出力ノードは直列に接続された他の遅延セルの入力ノードに接続される。例えば遅延セル４２１の出力ノード４７２は遅延セル４２２の入力ノード（ＩＮ）に接続される。明瞭さのために、遅延セル４２２，４２３及び４２４の入力ノードと出力ノードはそれぞれＩＮ及びＯＵＴとラベル付けされる。全ての遅延セル４２１〜４２４は同じ数の遅延段を有する。
【００４１】
遅延段４５１，４５２，４５３の各々はノード４６１と４６２間に直列に接続された多数のトランジスタ４８１−４８４（４８１，４８２，４８３及び４８４）を含む。
各段のトランジスタは各段における電流路を形成する。例えば遅延段４５１のトランジスタ４８１〜４８４はノード４６１と４６２間の電流路を形成する。遅延セル４２１はノード４６１と４６２間に並列に接続された多数の遅延段を有するので、多数の並列電流路が遅延セル４２１に存在する（各遅延段には一つの電流路が存在する）。
【００４２】
各電流路における電流量は一組のＤＬ＿Ｃコードの一組のコードビットによって制御される。例えば遅延段４５１においてコードビットＤＬ＿Ｃ０及びＤＬ＿Ｃ０＊はゲイトトランジスタ４８１と４８４を制御して遅延段４５１における電流量を制御する。これによりトランジスタ４８１と４８４は、トランジスタのゲイトがこれらのスイッチのスイッチ制御ノードとして動作する各電流路における電流量を制御するためのスイッチとして動作
する。同様に遅延段４５２の電流量はコードビットＤＬ＿Ｃ１及びＤＬ＿Ｃ１＊によって制御される。各遅延セルにおける電流量は各遅延セルにおける多数の活生遅延段を選択することによって増加したり減少したりしてもよい。活性（活性化された）遅延段はトランジスタ４８１と４８４の両方がターンオンすることと伴ってできる遅延段である。非活性（非活性化された）遅延段はトランジスタ４８１及び４８２の一つかあるいは両方がターンオフされることに伴って作られる遅延段である。
【００４３】
各遅延セルにおける電流量は同一のコードビットＤＬ＿Ｃによって制御されるので、遅延セル４２１から４２４は同じ電流量を有する。各遅延セルにおける電流量はコードビットＤＬ＿Ｃによって制御されるのでＤＬ＿Ｃコードがデジタルコードである実施例においては、遅延セル４２１，４２２，４２３の各々の電流量がデジタル的に制御される。
【００４４】
遅延線４００の遅延の合計量は遅延線４２１−４２４の各々の遅延量によっている。各遅延セルの遅延の量は各遅延セルの電流路における電流によっている。従って各遅延セルの電流路における電流を調整することによって遅延線４００の合計の遅延量もまた調整される。各遅延セルの電流量における電流は各遅延セルの活性遅延段の数に比例する。各遅延段はＤＬ＿Ｃコードのコードビットによって活性化されるので活性遅延段の数はＤＬ＿Ｃコードのコードビットの値を選択することによって選択される。
【００４５】
いくつかの実施例において、ＤＬ＿Ｃコードはバイナリービットの組み合わせである。これらの実施例においてバイナリ−ビットの異なった組み合わせは異なった数の活性遅延段を生成するように選択される。例えばバイナリ−ビット００１の組み合わせは遅延段４５３を活性化し段４５１と４５２を非活性化するために選択される。従ってこの例において、遅延段の唯一つだけが遅延セル４２１〜４２４の各々の中で活性化される。他の実施例として、バイナリ−ビット１１０の組み合わせは遅延段４５１と４５２を活性化し、遅延段４５３を非活性化するために選択される。従ってこの例においては、二つの遅延段は遅延セル４２１−４２４の各々において活性化される。
【００４６】
いくつかの実施例において、遅延セル４２１−４２４の各々における遅延段は偶数個の電流スターブインバータを形成し、そこにおいて各電流スターブインバータが奇数個の遅延段によって構成され、そして各電流スターブインバータがＤＬ＿Ｃコードのような同じ遅延コードによって制御される。例えば遅延セル４２１は第１のグループの遅延段（例えば遅延段４５１，４５２，４５３）が第１の電流スターブインバータを形成し第２のグループの３個の遅延段（遅延段４５１，４５２，４５３と同様のもの）が第１の電流スターブインバータと直列に接続された第２の電流スターブインバータを構成するような６個の遅延段を有する。この例における第１及び第２の電流スターブインバータは同じＤＬ＿Ｃコードによって制御される。全ての電流スターブインバータは同じ遅延コードによって制御されるので、電流スターブインバータの全ては同量の遅延を有する。
【００４７】
遅延セル４２１−４２４の各々はＭ（Ｍは偶数）個の電流スターブインバータを有しＥＮ１−ＥＮ３信号の各々がＣＬＫ＿ＩＮ信号に対して（ＮＴＣＫ）の固定遅延を有するような実施例において各電流スターブインバータは（Ｎ／Ｍ）ＴＣＫ（またはＭ掛けるＴＣＫによって割られたＮ）の遅延を有し、ここでＴＣＫはＣＬＫ＿ＩＮ信号の周期である。例えば遅延線４００が８個の電流スターブインバータ（各遅延セルにおける２個の電流スターブインバータ）を有する実施例においてＥＮ１，ＥＮ２，ＥＮ３信号はＣＬＫ＿ＩＮ信号に対してそれぞれ１／８ＴＣＫ，１／４ＴＣＫ及び３／８ＴＣＫの遅延を有する。この実施例において全ての８個の電流スターブインバータは１／１６ＴＣＫの同量の遅延を有する。
【００４８】
図４の遅延線４００において、ＤＬ＿ＯＵＴ信号は遅延セル４２１−４２４によって与
えられる量だけ遅延させたＣＬＫ＿ＩＮ信号であるので、ＣＬＫ＿ＩＮ及びＤＬ＿ＯＵＴの間の関係は各遅延セルにおける遅延量を調整することによって調整できる。上述したようにＤＬ＿Ｃコードの異なった値は各遅延セルの遅延量を調整するために選択される。
いくつかの実施例において、ＤＬ＿Ｃコードの値は図１の遅延制御部１０５または図４の遅延制御部４００のような遅延制御部によって制御される。
【００４９】
図４によって表わされる実施例において、遅延線４００は例として４個の遅延セルを含む。いくつかの実施例において、遅延線４００の遅延セルの数は４個と異なっても良い。従っていくつかの実施例においてＥＮ０−ＥＮ３信号のようなセル出力信号の数は４個と異なっても良い。更に、図４には例えば３個の遅延段を有する各遅延セルを示す。いくつかの実施例において各遅延セルにおける遅延段の数は３個と異なっても良い。
【００５０】
いくつかの実施例においては遅延線４００は図１の遅延線１０４に置き換えられる。
【００５１】
図５はこの発明の実施例に従うメモリ装置５００を示す。メモリ装置５００はダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置、スタティックランダムアクセスメモリ（ＳＲＡＭ）装置またはフラッシュメモリ装置であっても良い。ＤＲＡＭ装置の例としては同期ＤＲＡＭ（ＳＤＲＡＭ）、同期グラフィックランダムアクセスメモリ（ＳＧＲＡＭ）二重データ速度の各種の発生であるＳＤＲＡＭ（ＤＤＲ  ＳＤＲＡＭ）、グラフィック二重データ速度の各種の発生であるＤＲＡＭ（ＧＤＤＲ）及びランバスＤＲＡＭ装置を含む。第５図においてメモリ装置５００の各措置は明瞭さのために説明が省略された。
【００５２】
メモリ装置５００はデータを記録するための複数のメモリセル５０３を有するメモリアレイ５０２を含む。メモリセル５０３は行と列に配列される。
【００５３】
行デコーダ５０４と列デコーダ５０６はアドレス線５０８上に与えられているアドレス信号Ａ０からＡＸ（Ａ０−ＡＸ）に応答してメモリセル５０３をアクセスする。
【００５４】
行アドレスバッファ５３４は線５４４上の信号に基づいて線５０８上の行アドレスを行デコーダ５０４へ転送する。列アドレスバッファ５３６は線５４６上の信号に基づいて線５０８上の列アドレスを列アドレスデコーダ５０６へ転送する。
【００５５】
制御回路５１８は制御線５２０上の制御信号に応答してメモリ装置５００の動作を制御する。線５２０上の制御信号の例は行アクセスストローブ信号ＲＡＳ＊、列アクセスストローブＣＡＳ＊信号、書き込み駆動信号ＷＥ＊チップ選択信号ＣＳ＊及びクロック信号ＣＬＫを含む。メモリ装置５００の動作の例は読み出し動作と書き込み動作を含む。制御回路５１８は読み出し動作においてＲＥＡＤコマンドを発行し書き込み動作においてＷＲＩＴＥコマンドを発行する。
【００５６】
書き込み動作はデータ線、またはデータ端子５９４からの入力データをメモリセル５０３へ書き込む。読み出し動作はメモリセル５０３からの出力データをデータ線５９４に読み出す。データ線５９４は双方向データ線でありこれらの線は外部の供給源によってメモリ装置５００へ与えられた入力データとメモリ装置５００から出力された出力データとの両方を転送する。線５０８上のアドレス信号Ａ０−ＡＸの信号の組み合わせは読み出しまたは書き込みされるメモリセル５０３の行または列のアドレスを与える。
【００５７】
制御回路５１８はメモリ装置５００の動作コードを表わす値を格納するためにモードレジスタ５１９を含む。動作コードの例は書き込みレイテンシ時間間隔及び読み出しレイテンシ時間間隔を含む。
【００５８】
メモリ装置５００はまたストローブトランシーバ回路５７０、データトランシーバ回路５９０、入力データ路５１１、出力データ路５２２を含む。データトランシーバ回路５９０はデータをメモリ装置５００へあるいはから転送する。ストローブトランシーバ回路５７０はデータのタイミング情報を転送する。
【００５９】
ストローブトランシーバ回路５７０は書き込みストローブ部５７１及び読み出しストローブ部５７３を含む。書き込みストローブ部５７１はストローブ入力回路（ＳＴＲＢ  ＩＮ）５７２−０から５７２−Ｍを有する。書き込みストローブ部５７１は入力データのタイミング情報を転送する。線またはストローブ端子５８２上の書き込みストローブ信号（ビッド）ＷＤＱＳ−０からＷＤＱＳ−Ｍは入力データのタイミング情報を表わす。外部供給源はメモリ装置５００への入力データと共にＷＤＱＳ−０からＷＤＱＳ−Ｍ信号を与える。
読み出しストローブ部５７３はストローブ出力回路（ＳＴＲＢ  ＯＵＴ）５７４−０から５７４−Ｍを有する。読み出しストローブ部５７３は出力データのタイミング情報を転送する。線またはストローブ端子５８４上の読み出しストローブ信号ＲＤＱＳ−０からＲＤＱＳ−Ｍはメモリ装置５００から出力されるデータのタイミング情報を表わす。出力ストローブ発生器５８６はＲＤＱＳ−０からＲＤＱＳ−Ｍ信号を発生する。
【００６０】
データトランシーバ回路５９０はデータトランシーバ（ＤＴＸ）５９２−０から５９２−Ｎを含む。データトランシーバ５９２−０から５９２−Ｎは双方向回路である。それらはデータを両方向に転送する。データトランシーバ５９２−０から５９２−Ｎは入力データと出力データの両方を転送する。データ線５９２上のデータ（データ信号又はデータビッド）ＤＱ−０からＤＱ−Ｎは入力データ及び出力データの両方を表わす。ＤＱ−０からＤＱ−Ｎは、メモリ装置５００が書き込み動作中にデータを受信する時に入力データを表わす。ＤＱ−０からＤＱ−Ｎはメモリ装置５００が読み出し動作中にデータを出力する時出力データを表わす。
【００６１】
いくつかの実施例において、ＲＤＱＳ−０からＲＤＱＳ−Ｍ信号の各々はＤＱ−０からＤＱ−Ｎ信号の内の一つのタイミングを転送する。これらの実施例においてＲＤＱＳ−０からＲＤＱＳ−Ｍ信号の数はＤＱ−０からＤＱ−Ｎ信号（Ｍ＝Ｍ）の数に等しい。他の実施例においてはＲＤＱＳ−０からＲＤＱＳ−Ｍ信号の各々は一群のＤＱ−０からＤＱ−Ｎ信号のタイミング情報を伝送する。これらの実施例においてＲＤＱＳ−０からＲＤＱＳ−Ｍ信号の数はＤＱ−０からＤＱ−Ｎ信号（Ｍ＜Ｎ）の数よりも少ない。
【００６２】
入力データ路５１１は書き込み動作中にデータをデータトランシーバ回路５９０とメモリアレイ５０２との間で転送する。出力データ路５２２は読み出し動作中にデータトランシーバ回路５９０とメモリアレイ５０２の間でデータを転送する。
【００６３】
いくつかの実施例において、線５０８，５２０，５８２、５８４及び５９４はメモリ装置５００のパッケージ化された集積回路上のピン又はハンダボールに対応する。他の実施例においては、線５０８，５２０，５８２、５８４と５９２はメモリ装置５００の回路チップ（ダイ）上のパッドに対応する。
【００６４】
メモリ装置５００は多数の駆動信号ＥＮ（０−Ｎ）を発生するために、線５８９上の制御信号ＣＮＴＬに応答する信号発生器５８８を更に含む。いくつかの実施例において信号発生器５８８は図１から図４に述べられた信号発生器１００の実施例を含む。いくつかの実施例においてはＥＮ（０−Ｎ）信号は図１から図４に述べられたＥＮ０−ＥＮ３信号の一つを含む。他の実施例においてＥＮ（０−Ｎ）信号は図１から図４に述べられたＥＮ０−ＥＮ３信号の組み合わせを含む。
【００６５】
いくつかの実施例において信号発生器５８８は信号発生器１００のような信号発生器を含み、そこにおいては信号発生器は信号発生器５８８が比較的簡単な回路であるように少数の遅延セルを含んでいる。従って信号発生器５８８はメモリ装置５００の適当な場所において比較的少量域に局地的に形成されて図１から図４に述べられたＥＮ０−ＥＮ３信号のようなある範囲の信号を与えるものが実施例として存在する。
【００６６】
いくつかの実施例において、ＥＮ（０−Ｎ）信号はストローブ入力回路（ＳＴＲＢ  ＩＮ）５７２−０から５７２−Ｍ、ストローブ出力回路（ＳＴＲＢ  ＯＵＴ）５７４−０から５７４−Ｍ及びデータトランシーバ５９２−０から５９２−Ｎの組み合わせを制御するためのタイミング信号として働く。他の実施例において、ＥＮ（０−Ｎ）信号はメモリ装置５００の他の回路部品におけるタイミング信号を制御するものとして動作する。
【００６７】
図６はこの発明の実施例にかかるメモリステム６００を示す。メモリシステム６００は装置６１０及び６２０及び外部クロック発生器６３０を含む。
【００６８】
外部クロック６３０は外部クロック発生器ＣＬＫを装置６１０と６２０の両方に与える。いくつかの実施例において、外部クロック発生器６３０は回路版上の発信器を含む。
【００６９】
装置６１０は多数のデータ信号ＤＱー０からＤＱ−Ｎを与えるための多数のデータドライバ６１４と多数のストローブ信号ＤＱＳー０からＤＱＳ−Ｍを与えるための多数のストローブドライバ６１６とを有するトランシーバ回路６１２を含む。ストローブ信号ＤＱＳー０からＤＱＳ−Ｍの各々はデータ信号ＤＱ０からＤＱーＮの一つ又はそれ以上のタイミング情報を含む。
【００７０】
装置６２０はＤＱ−０からＤＱ−Ｎ信号を受信するための多数のデータ受信器６２４とＤＱＳ−０からＤＱＳ−Ｍ信号を受信するための多数のストローブ受信器を有するトランシーバ回路６２２を含む。ストローブ信号ＤＱＳ−０からＤＱＳ−Ｍの各々はデータ信号ＤＱ−０からＤＱ−Ｎの１またはそれ以上のタイミング信号を含む。
【００７１】
信号発生器６３５は、装置６２０の書き込み動作のような動作においてストローブ受信器６２８を制御するために駆動信号ＥＮを与える。ＥＮ信号は受信器６２８を活性化して受信器６２８の入力ノード６２７から出力ノード６２９へとＤＱＳ−０からＤＱＳ−Ｍ信号を通過させる。
【００７２】
データタイミング発生器６４０は、装置６２０の書き込み動作のような動作においてデータ受信器６２４を制御するためにデータ駆動信号Ｄ＿ＥＮを与える。Ｄ＿ＥＮ信号は、受信器６２４の入力ノード６２３から出力ノード６２５へＤＱ−０からＤＱ−Ｎ信号を通過させるために受信器６２４を活性化する。
【００７３】
いくつかの実施例において、信号発生器６３５は図１から図５に述べられた、信号発生器１００のような信号発生器と他の回路素子の実施例を含む。他の実施例において、データタイミング発生器６４０は図１から図５に述べられた、信号発生器１００のような信号発生器と他の回路素子の実施例を含む。他の実施例において信号発生器６３５とデータタイミング発生器６４０の両方は図１から図５に述べられた、信号発生器１００のような信号発生器と他の回路素子の実施例を含む。
【００７４】
装置６２０はまた入力信号ＣＬＫ＿ＩＮを信号発生器６３５に与えるための内部クロック発生器６５０を含む。データ取得回路６６０はＤＱ−０からＤＱ−Ｎ信号とＤＱＳ−０からＤＱＳ−Ｍ信号とを更なる処理のために取得する。制御部６７０は装置６００の他の回路を制御する。
【００７５】
ＥＮ，ＣＬＫ，及びＣＬＫ＿ＩＮ信号は図１から図４に述べられた信号のものと同様である。図１〜図４に述べられたように、信号発生器１００はＥＮ０−ＥＮ３信号の一つがＥＮ信号として選ばれているＥＮ０−ＥＮ３信号のようなある範囲の駆動信号を与える。図６において信号発生器６３５は発生器１００の実施例を含む。従って信号発生器６３５はＥＮ０−ＥＮ３信号と類似したある範囲の駆動信号を与える。この範囲の駆動信号は装置６２０に、ＤＱＳ−０からＤＱＳーＭ信号のような信号の転送を適切に制御するためにその範囲の駆動信号の中から適切な信号を選択するために装置６２０に対して柔軟性を与える。
【００７６】
更にこの範囲の駆動信号はＣＬＫ及びＣＬＫ＿ＩＮ信号のような信号が不適切な選択である場合には有益な他の選択手段を与えるものである。
【００７７】
いくつかの実施例において装置６１０は図５のメモリ装置のようなメモリ装置であり装置６２０はメモリ制御部である。他の実施例においては装置６１０は図５のメモリ装置５００のようなメモリ装置であり装置６２０はマイクロプロセッサのような処理部である。いくつかの実施例においては装置６１０と６２０の両方は単一チップ内に生成される。
【００７８】
図７はこの発明の実施例に従う電子システム７００を示す。電子システム７００はプロセッサ７１０，メモリ装置７２０，メモリ制御部７３０，グラフィックコントローラ７４０、入出力（Ｉ／Ｏ）制御器７５０、表示部７５２、キーボード７５４、ポインティング装置７５６、周辺装置７５８を含む。バス７６０はこれらの全ての装置を共に接続する。クロック発生器７７０は外部クロックＣＬＫを電子システム７００の装置の少なくとも一つに提供する。電子システム７００によって示された２またはそれ以上の装置は単一チップ内に生成される。いくつかの実施例において電子装置７００は図７に示された１またはそれ以上の装置を省略しても良い。
【００７９】
バス７６０は回路基盤上での導電トレイスでもよくあるいは１ないし２個のケーブルでもよい。バス７６０は電磁気放射（例えば無線波）のような無線手段によって電子システム７００の装置を接続しても良い。周辺装置７５８はプリンタ、光装置（例えばＣＤ−ＲＯＭ装置またはＤＶＤ装置）、あるいは磁器装置（例えばフロッピーディスクドライバ）またはオーディオ装置（例えばマイクロフォン）であってもよい。メモリ装置７２０はダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置、スタティックランダムアクセスメモリ（ＳＲＡＭ）装置あるいはフラッシュメモリ装置あるいはそれらの組み合わせであってもよい。
【００８０】
電子システム７００に示される装置の少なくとも一つは信号発生器１００のような信号発生器及び図１から図６に示されている他の回路装置の実施例を含む。従って電子装置７００に示されている装置の少なくとも一つは図１から図６に説明されたＥＮ０−ＥＮ３信号のようなある範囲の駆動信号から選ばれた駆動信号を選択するというようなオプションを有する。駆動信号としてある範囲の駆動信号から選択するというオプションは電子システム７００における少なくとも一つの装置が同じ装置の中かあるいは電子システム７００の中の１またはそれ以上の装置の中で適当にデータを転送することを可能とする。
【００８１】
図７の電子装置７００はコンピュータ（例えばデスクトップ、ラップトップ、ハンドヘルド、サーバ、ウェブ装置、ルーター等）、無線通信装置（例えばセルラフォン、コードレスフォン、ペイジャ、パーソナルデジタル補助器、等）、コンピュータ関連周辺機器（例えばプリンタ、スキャナ、モニタ等）、エンタテイメント装置（例えばテレビジョン、ラジオ、ステレオ、テープ、コンパクトディスクプレイヤ、ビデオカセットレコーダ、カムコーダ、デジタルカメラ、ＭＰ３（モーションピクチャーエクスパートグループ、オー
ディオレイヤ４）プレイヤ、ビデオゲーム、時計、等）等を含む。
【００８２】
図８はこの発明の実施例に従うテストシステム８００を示す。テストシステム８００は多数の導電線またはチャネル８２５を介して装置８２０に接続された回路ハブ８１０を含む。いくつかの実施例において、回路ハブ８１０はテスタであり、装置８２０は半導体装置である。他の実施例において回路ハブ８１０はテスタであり装置８２０は図５のメモリ装置のようなメモリ装置である。いくつかの実施例において線８２５上のＤ０−ＤＮ信号はＤＱ−０からＤＱ−Ｎ信号、ＷＤＱＳ−０からＷＤＱＳ−Ｍ信号、図５のＲＤＱＳ−０からＲＤＱＳ−Ｍ信号の組み合わせを表わす。他の実施例において線８２５上のＤ０−ＤＮ信号はＤＱ−０からＤＱ−Ｎ信号及び図６のＤＱＳ−０からＤＱＳ−Ｍ信号の組み合わせを表わす。
【００８３】
いくつかの実施例において、装置８２０は第１の周波数で動作する。他の実施例においては装置８２０は第２の周波数で動作し第２の周波数は第１の周波数と等しくはない。回路ハブ８１０はデバイス８２０と共にデータ転送を管理するように構成される。いくつかの実施例において回路ハブ８１０は装置８２０が可変周波数で動作するような装置８２０を試験するように構成される。
【００８４】
回路ハブ８１０は信号発生器８４０と制御部８５０とを有する装置８３０を含む。いくつかの実施例において装置８３０はメモリ制御部である。他の実施例において装置８３０はプロセッサのような処理部である。装置８３０の信号発生器８４０は多数の駆動信号ＥＮ０−ＥＮ３（ＥＮ０からＥＮ３）を発生する。制御部８１０は装置８３０に対する制御を与える。いくつかの実施例において制御部８１０は、選択された信号が回路ハブ８１０に、装置８２０と回路ハブ８１０の間でＤ０−ＤＮ信号を転送することを回路ハブ８１０が適切に管理するようなＥＮ０−ＥＮ３信号の一つを選択するためにＥＮ０−ＥＮ３信号を操作するように構成される。いくつかの実施例において、回路ハブ８１０の装置８３０は図６の装置８２０の実施例を含む。
【００８５】
信号発生器８３０は図１から図７に説明された信号発生器１００、５８８、又は６３５の実施例を含む。図８においてＥＮ０−ＥＮ３信号は図１から図７に説明されたＥＮ０−ＥＮ３信号を表わす。図１から図７に説明されたように、ＥＮ０−ＥＮ３信号はある範囲の駆動信号を与えその範囲の一つの駆動信号は装置間の信号の転送を適切に制御するように選択されてもよい。
【００８６】
図８において装置８２０は可変周波数で動作するので、装置８２０は可変周波数ドメインにおいてＤＮ０−ＤＮ信号を転送しても良い。ＥＮ０−ＥＮ３信号は装置８１０の各周波数ドメインを有する回路ハブ８１０の周波数ドメインに適合する信号をＥＮ０−ＥＮ３信号の中から選択することによってＤ０−ＤＮ信号の転送を適切に管理するために柔軟性を回路ハブ８１０に与える。例えば回路ハブ８１０はＥＮ１信号を選択して、装置８２０が第１の周波数で動作する時にＤＮ０−ＤＮ信号の転送を管理するようにＥＮ１信号を選択する。例えば回路ハブ８１０は、装置８２０が第１の周波数で動作する時にＤ０−ＤＮ信号の転送を制御するようにＤＮ１信号を選択してもよく回路ハブ８１０は装置８２０が第１の周波数と等しくない第２の周波数で動作する時にＤ０−ＤＮ信号の転送を制御するようにＥＮ２信号を選択しても良い。従って回路ハブ８１０は回路ハブ８１０と装置８２０の間でＤ０−ＤＮ信号の転送を制御するように装置８１０の動作周波数に基づいてＥＮ０−ＥＮ３信号を選択するように構成される。
【００８７】
図１から７の説明において、いくつかの実施例の部分と特徴は他の実施例のそれらの中に含まれるかあるいはそれらと置き換えられても良い。
【結論】
【００８８】
この発明の各種の実施例は同じ装置の中の動作又は異なった装置における動作を改良するためにある範囲の安定信号を発生するための回路と方法を提供する。
【００８９】
集積回路装置はより進歩してきたので、装置の一部は第１周波数で動作し他の装置の他の部分は他の周波数で動作する。従って同じ装置または異なった装置の間の異なった部分で異なった動作を同期させることは複雑になっている。この発明の実施例においてはある範囲の信号の中から一つの信号を選択するための柔軟性を与える技術を提供しその結果として選択された信号が同じ装置あるいは２またはそれ以上の装置の中でデータの転送の正確さを改善するものである。さらにこの発明の実施例は製造方法、動作電圧及び温度のような環境要素のいかなる変動に対しても補償することができるので選択された信号及びその範囲の信号はその環境要素が変動するにも関わらず安定を保つ。さらにこの発明の実施例は信号発生器に対する相対的に簡単な回路を提供しその信号発生器は広い範囲の周波数で且つ減少した電流及び電圧消費量で動作する。
【００９０】
上記説明は例示的あるいは非限定的に説明されたと理解されるべきである。他の多数の実施例はこの分野における当業者にとって上記の説明を読み理解する時には可能となる。この発明の範囲は従って添付のクレームを参照して決められるべきでありかかるクレームが与えられる均等の範囲に沿って決定されるべきである。
【図面の簡単な説明】
【００９１】
【図１】図１はこの発明の実施例に従う遅延ロック回路を有する信号発生器を示す。
【図２】図２は図１に対する例示的タイミング図である。
【図３】図３はこの発明の実施例に従うデジタル遅延コード発生器を有する遅延制御器を表わす。
【図４】図４はこの発明の一実施例に従う可変遅延セルを有する遅延線を示す。
【図５】図５はこの発明の実施例に従うメモリ装置を示す。
【図６】図６はこの発明の実施例に従うメモリシステムを示す。
【図７】図７はこの発明の実施例に従う電子システムを示す。
【図８】図８はこの発明の実施例に従う試験システムを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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