(57)【要約】  本発明による半導体電力素子は、第１導電型を有する基板と、該第１導電型を有し且つ該基板の表面を覆ってこれと接触するエピタキシャル層とを含む。第１トレンチが該エピタキシャル層の内部に伸張してそこで終端する。陥没トレンチが該エピタキシャル層の表面から伸張し該エピタキシャル層を通って該基板の内部で終端する。該陥没トレンチは、該第１トレンチの横に間隔をおいて設けられ、該第１トレンチよりも広く且つ深く伸張する。該陥没トレンチは自身の側壁に沿ってのみ絶縁体によって裏打ちされることで、該陥没トレンチを充填する導電材料が該基板との電気的接続を該陥没トレンチの底部に沿ってなすと共に、相互接続層との電気的接触を該陥没トレンチの表面側に沿ってなす。
2008509557.tif 000002
【特許請求の範囲】
【請求項１】
半導体電力素子であって、
第１導電型を有する基板と、
前記第１導電型を有し且つ前記基板の表面を覆ってこれと接触しているエピタキシャル層と、
前記エピタキシャル層の内部に伸張してそこで終端している第１トレンチと、
前記エピタキシャル層の表面から伸張し前記エピタキシャル層を通って前記基板の内部で終端し、前記第１トレンチの横に間隔をおいて設けられ、前記第１トレンチよりも広く且つ深く伸張している陥没トレンチと、を含み、
前記陥没トレンチが自身の側壁に沿ってのみ絶縁体によって裏打ちされていることで、前記陥没トレンチを充填している導電材料が前記陥没トレンチの底部に沿って前記基板との電気的接触をなすと共に前記陥没トレンチの頂部に沿って相互接続層との電気的接触をなすことを特徴とする半導体電力素子。
【請求項２】
請求項１記載の半導体電力素子であって、
第２導電型を有し且つ前記エピタキシャル層内にあるウェル領域と、
前記第１導電型を有し且つ前記ウェル領域内にあって前記第１トレンチに横設されている複数のソース領域と、
前記第１トレンチの少なくとも側壁を裏打ちしているゲート誘電体層と、
前記第１トレンチを少なくとも部分的に充填しているゲート電極と、を含み、
前記ゲート電極と電気的接触をなすゲート電極接触層と、前記ソース領域に電気的接触をなすソース接触層と、前記基板と電気的接触をなすドレイン接触層とが前記半導体電力素子の１つの面に全て配設されていることを特徴とする半導体電力素子。
【請求項３】
請求項１記載の半導体電力素子であって、前記導電材料は、ドープ化ポリシリコン、選択的エピタキシャルシリコン（ＳＥＧ）、金属、及び金属化合物のうちの１つを含むことを特徴とする半導体電力素子。
【請求項４】
請求項１記載の半導体電力素子であって、前記絶縁体は、酸化物、窒化シリコン、シリコン酸化窒化物、酸化物及び窒化物の多層体、低ｋ絶縁材料、及び高ｋ絶縁材料のうちの１つを含むことを特徴とする半導体電力素子。
【請求項５】
半導体電力素子であって、
第１導電型を有する基板と、
前記第１導電型を有し且つ前記基板の表面を覆ってこれと接触しているエピタキシャル層と、
第２導電型を有し且つ前記エピタキシャル層内にあるウェル領域と、
前記エピタキシャル層及びウェル領域を通って伸張し前記基板の内部で終端し、ゲート誘電体層により自身の少なくとも側壁が裏打ちされているゲートトレンチと、
前記ゲートトレンチを少なくとも部分的に充填しているゲート電極と、
前記第１導電型を有し且つ前記ゲートトレンチに横設されている複数のソース領域と、
前記エピタキシャル層の表面から伸張し前記エピタキシャル層を通って前記基板の内部で終端し、前記第１トレンチの横に間隔をおいて設けられ、前記第１トレンチよりも広く且つ深く伸張している陥没トレンチと、を含み、
前記陥没トレンチが自身の側壁に沿ってのみ絶縁体によって裏打ちされることで、前記陥没トレンチを充填している導電材料が前記陥没トレンチの底部に沿って前記基板との電気的接触をなすと共に前記陥没トレンチの頂部に沿って相互接触層との電気的接触をなすことを特徴とする半導体電力素子。
【請求項６】
請求項５記載の半導体電力素子であって、前記導電材料は、ドープ化ポリシリコン、選択的エピタキシャルシリコン（ＳＥＧ）、金属、及び金属化合物のうちの１つを含むことを特徴とする半導体電力素子。
【請求項７】
請求項５記載の半導体電力素子であって、前記絶縁体は、酸化物、窒化シリコン、シリコン酸化窒化物、酸化物及び窒化物の多層体、低ｋ絶縁材料、及び高ｋ絶縁材料のうちの１つを含むことを特徴とする半導体電力素子。
【請求項８】
半導体電力素子を製造する製造方法であって、
第１導電型を有するエピタキシャル層を前記第１導電型を有する基板の表面を覆ってこれと接触するように形成するステップと、
第１トレンチを形成するための第１開口部と、前記第１開口部より広く且つ陥没トレンチを形成するための第２開口部と、を画定するステップと、
前記第１開口部及び前記第２開口部の双方を通したエッチングを同時に行うことで、前記第１トレンチ及び前記陥没トレンチを形成し、前記第１トレンチが前記エピタキシャル層の内部で終端し且つ前記陥没トレンチが前記基板の内部で終端するようにするシリコンエッチングステップと、
前記陥没トレンチの側壁を絶縁体により裏打ちする裏打ちステップと、
前記陥没トレンチを導電材料で充填することで、前記導電材料が前記基板との電気的接触を前記陥没トレンチの底部に沿ってなすようにする充填ステップと、
前記エピタキシャル層上に相互接続層を形成し、前記相互接続層が前記導電材料との電気的接触を前記陥没トレンチの頂部に沿ってなすようにするステップと、
を含むことを特徴とする製造方法。
【請求項９】
請求項８記載の製造方法であって、前記陥没トレンチの幅に対する前記第１トレンチの幅の比率が前記第１トレンチ及び前記陥没トレンチの各目標深さに基づいて予め選択されていることを特徴とする製造方法。
【請求項１０】
請求項８記載の製造方法であって、前記陥没トレンチの幅に対する前記第１トレンチの幅の比率、並びに、前記第１トレンチと前記陥没トレンチとの間隔が、ミクロ装填効果を最小化するように予め選択されていることを特徴とする製造方法。
【請求項１１】
請求項９記載の製造方法であって、前記比率が４分の１より小なることを特徴とする製造方法。
【請求項１２】
請求項８記載の製造方法であって、前記導電材料はポリシリコンを含み、前記比率は約２分１より小なることを特徴とする製造方法。
【請求項１３】
請求項８記載の製造方法であって、前記裏打ちを行うステップにおける絶縁体は、酸化物と窒化物との２層構造であること特徴とする製造方法。
【請求項１４】
請求項８記載の製造方法であって、前記絶縁体は、酸化物、窒化シリコン、シリコン酸化窒化物、酸化物及び窒化物の多層体、低ｋ絶縁材料、及び高ｋ絶縁材料のうちの１つを含むことを特徴とする製造方法。
【請求項１５】
請求項８記載の製造方法であって、
前記エピタキシャル層内に第２導電型を有するウェル領域を形成するステップと、
前記ウェル領域に前期第１導電型を有し且つ前記第１トレンチに横設される複数のソース領域を形成するステップと、
前記第１トレンチの少なくとも側壁を裏打ちするゲート誘電体層を形成するステップと、
前記第１トレンチを少なくとも部分的に充填するゲート電極を形成するステップと、を含み、
前記ゲート電極と電気的接触をなすゲート電極接触層と、前記ソース領域に電気的接触をなすソース接触層と、前記基板と電気的接触をなすドレイン接触層とを前記半導体電力素子の１つの面に全て配設することを特徴とする製造方法。
【請求項１６】
請求項８記載の製造方法であって、前記シリコンエッチングステップにおいてプラズマエッチングが用いられることを特徴とする製造方法。
【請求項１７】
請求項８記載の製造方法であって、前記裏打ちステップにおける第１トレンチの側壁は前記絶縁体にも裏打ちされ、前記絶縁体を前記陥没トレンチの底部からのみ除去することで、前記基板が前記陥没トレンチに沿って露出するようにするステップをさらに含むことを特徴とする製造方法。
【請求項１８】
請求項８記載の製造方法であって、前期充填ステップに先立って、前記絶縁体を前記陥没トレンチの低部位から異方性エッチングを用いて除去するステップをさらに含むことを特徴とする製造方法。
【請求項１９】
請求項８記載の製造方法であって、前記裏打ちステップは前記陥没トレンチ及び前記第１トレンチの両方の側壁及び底部を同時に裏打ちするステップであり、前記充填ステップは前記陥没トレンチ及び前記第１トレンチの両方を原位置（in-situ）ドープ化ポリシリコンで同時に充填するステップであり、前記充填ステップに先立って、
前記絶縁体を前記陥没トレンチの底部のみから除去するステップと、
前記ドープ化ポリシリコン及び前記絶縁体を前記第１トレンチの少なくとも内部から除去するステップと、
前記第１トレンチの側壁及び底部を裏打ちするゲート誘電体を形成するステップと、
前記第１トレンチにゲート電極を形成するステップと、
をさらに含むことを特徴とする製造方法。
【請求項２０】
請求項８記載の製造方法であって、
前記裏打ちステップは前期陥没トレンチ及び前記第１トレンチの両方の側壁及び底部をゲート誘電体で同時に裏打ちするステップを含み、前記充填ステップは前期陥没トレンチ及び前記第１トレンチの両方を原位置（in-situ）ドープ化ポリシリコンで同時に充填するステップを含み、前期充填ステップに先立って、前記ゲート誘電体を前記陥没トレンチの底部のみから取り除くステップをさらに含むことを特徴とする製造方法。
【請求項２１】
電界効果トランジスタを製造する製造方法であって、
第１導電型を有するエピタキシャル層を前記第１導電型を有する基板の表面を覆ってこれと接触するように形成するステップと、
ゲートトレンチを形成するための第１開口部と、前記第１開口部より広く且つ陥没トレンチを形成するための第２開口部と、を画定するステップと、
前記第１開口部及び前記第２開口部の双方を通したエッチングを同時に行うことで前記ゲートトレンチ及び前記陥没トレンチを形成し、前記ゲートトレンチが前記エピタキシャル層の内部で終端し且つ前記陥没トレンチが前記基板の内部で終端するようにするシリコンエッチングステップと、
前記陥没トレンチ及び前記ゲートトレンチの両方の側壁及び底部を絶縁体により裏打ちするステップと、
前記絶縁体を前記陥没トレンチの低部位から除去するステップと、
前記陥没トレンチ及び前記ゲートトレンチをドープ化シリコンで充填することで、前記導電材料が前記基板との電気的接触を前記陥没トレンチの低部位に沿ってなすようにするステップと、
を含むことを特徴とする製造方法。
【請求項２２】
請求項２１記載の製造方法であって、
第２導電型を有するウェル領域を前記エピタキシャル層内に形成するステップと、
前期第１導電型を有する複数のソース領域を前記ウェル領域内に形成することで、前記ソース領域が前記ゲートトレンチに横設されるようにするステップと、を含み、
前記ゲート電極と電気的接触をなすゲート電極接触層と、前記ソース領域と電気的接触をなすソース接触層と、前記基板と前記陥没トレンチを介して電気的接触をなすドレイン接触層とが前記半導体電力素子の１つの面に全て配設することを特徴とする製造方法。
【請求項２３】
請求項２１記載の製造方法であって、前記陥没トレンチの幅に対する前記ゲートトレンチの幅の比率が前記第1トレンチ及び前記陥没トレンチの目標深さに基づいて予め選択されていることを特徴とする製造方法。
【請求項２４】
請求項２１記載の製造方法であって、前記陥没トレンチの幅に対する前記第１トレンチの幅の比率、並びに、前記第１トレンチと前記陥没トレンチとの間隔が、ミクロ装填効果を最小化するように予め選択されていることを特徴とする製造方法。
【請求項２５】
請求項２１記載の製造方法であって、前記比率は４分１よりも小なることを特徴とする製造方法。
【請求項２６】
請求項２１記載の製造方法であって、前記裏打ちステップにおける絶縁体は、酸化物及び窒化物の２層構造であることを特徴とする製造方法。
【請求項２７】
請求項２１記載の製造方法であって、前記陥没トレンチの低部位は、前記基板に伸張する底部と低側壁部とを含むことを特徴とする製造方法。
【請求項２８】
半導体電力素子であって、
基板上のシリコン領域に伸張している複数の縞形状トレンチからなる群の複数と、
前記縞形状トレンチの各群を完全に取り囲むことで前記縞形状トレンチの複数群を互いに分離し、前記シリコン領域の頂上面から前記シリコン領域を通って伸張して前記基板の内部で終端している連続陥没トレンチと、含み、
前記連続陥没トレンチが自身の側壁に沿ってのみ絶縁体によって裏打ちされることで、前記連続陥没トレンチを充填している導電材料が前記連続陥没トレンチの底部に沿って前記基板との電気的接触をなすと共に前記連続陥没トレンチの頂部に沿って相互接触層との電気的接触をなすことを特徴とする半導体電力素子。
【請求項２９】
請求項２８記載の半導体電力素子であって、前記シリコン領域はエピタキシャル層であり、前記複数の縞形状トレンチはゲートトレンチであり、
第２導電型を有すると共に前記エピタキシャル層内にあるウェル領域と、
前期第１導電型を有すると共に前記ウェル領域内にあって前記ゲートトレンチに横設されている複数のソース領域と、
前記ゲートトレンチの各々の少なくとも側壁を裏打ちしているゲート誘電体層と、
前記ゲートトレンチの各々を少なくとも部分的に充填しているゲート電極と、を含み、
前記ゲート電極と電気的接触をなすゲート電極接触層と、前記ソース領域と電気的接触をなすソース接触層と、前記基板と電気的接触をなすドレイン接触層とが前記半導体電力素子の１つの面に全て配設されていることを特徴とする半導体電力素子。
【請求項３０】
請求項２８記載の半導体電力素子であって、前記導電材料は、ドープ化ポリシリコン、選択的エピタキシャルシリコン（ＳＥＧ）、金属、及び金属化合物のうちの１つを含むことを特徴とする半導体電力素子。
【請求項３１】
請求項２８記載の半導体電力素子であって、前記連続陥没トレンチは、前記複数の縞形状トレンチよりも広く且つ深く伸張していることを特徴とする半導体電力素子。
【請求項３２】
半導体電力素子であって、
基板上のシリコン領域に伸張している複数の縞形状ゲートトレンチからなる群の複数と、
各々が前記縞形状ゲートトレンチの複数群のうちの２つの近接している群の間に伸張し、各々が前記シリコン領域の表面から前記シリコン領域を通って伸張して前記基板内で終端している複数の縞形状陥没トレンチと、を含み、
前記複数の縞形状陥没トレンチの各々が絶縁体によって自身の側壁にのみに沿って裏打ちされていることで、前記縞形状陥没トレンチを充填している導電材料が前記縞形状陥没トレンチの底部に沿って前記基板との電気的接触をなすと共に前記縞形状陥没トレンチの頂部に沿って相互接触層との電気的接触をなすことを特徴とする半導体電力素子。
【請求項３３】
請求項３２記載の半導体電力素子であって、前記シリコン領域はエピタキシャル層であり、
第２導電型を有すると共に前記エピタキシャル層内にあるウェル領域と、
前期第１導電型を有すると共に、前記ウェル領域内にあって前記縞形状ゲートトレンチの複数群に横設されている複数のソース領域と、
前記ゲートトレンチの各々の少なくとも側壁を裏打ちしているゲート誘電体層と、
前記ゲートトレンチの各々を少なくとも部分的に充填しているゲート電極と、を含み、
前記ゲート電極と電気的接触をなすゲート電極接触層と、前記ソース領域と電気的接触をなすソース接触層と、前記基板と電気的接触をなすレイン接続層とが前記半導体電力素子の１つの面に全て配設されていることを特徴とする半導体電力素子。
【請求項３４】
請求項３２記載の半導体電力素子であって、前記導電材料は、ドープ化ポリシリコン、選択的エピタキシャルシリコン（ＳＥＧ）、金属、及び金属化合物のうちの１つを含むことを特徴とする半導体電力素子。
【請求項３５】
請求項３２記載の半導体電力素子であって、前記縞形状陥没トレンチは、前記縞形状ゲートトレンチより広く且つ深く伸張していることを特徴とする半導体電力素子。
【請求項３６】
請求項３２記載の半導体電力素子であって、ドレイン相互接続層が、前記縞形状陥没トレンチを、ドレイン接触ワイヤを受容するよう構成されたドレインパッドと電気的に接触していることを特徴とする半導体電力素子。
【請求項３７】
半導体電力素子を含むと共に基板上にシリコン領域を含むダイを収容している半導体パッケージ素子であって、
前記シリコン領域に伸張している複数の第１トレンチと、
前記ダイの周囲に沿って伸張し前記複数の第１トレンチを完全に取り囲み、前記ダイの表面から前記シリコン領域を通って伸張して前記基板の内部で終端している連続陥没トレンチと、
グリッドアレイ状に配置される複数の相互接続ボールであり、それらのうちの外周群が前記連続陥没トレンチ内の導電材料と電気的接触をなす複数の相互接続ボールと、を含み、
前記連続陥没トレンチが自身の側壁に沿ってのみ絶縁体によって裏打ちされていることで、前記連続陥没トレンチを充填している導電材料が前記連続陥没トレンチの底部に沿って前記基板との電気的接触をなすと共に前記連続陥没トレンチの頂部に沿って相互接触層との電気的接触をなすことを特徴とする半導体パッケージ素子。
【請求項３８】
請求項３７記載の半導体パッケージ素子であって、前記シリコン領域はエピタキシャル層であり、前記複数の第１トレンチはゲートトレンチであり、
第２導電型を有すると共に前記エピタキシャル層内にあるウェル領域と、
前期第１導電型を有すると共に前記ウェル領域内にあって前記ゲートトレンチに横設されている複数のソース領域と、
前記ゲートトレンチの各々の少なくとも側壁を裏打ちしているゲート誘電体層と、
前記ゲートトレンチの各々を少なくとも部分的に充填しているゲート電極と、を含み、
前記ゲート電極と電気的接触をなすゲート電極接触層と、前記ソース領域と電気的接触をなすソース接触層と、前記基板と電気的接触をなすドレイン接触層とが前記半導体パッケージ素子の１つの面に全て配設されていることを特徴とする半導体パッケージ素子。
【請求項３９】
請求項３７記載の半導体パッケージ素子であって、前記複数の相互接続ボールのうちのの外周群により取り囲まれた内周群が前記ソース接触層と電気的接触をなしていることを特徴とする半導体パッケージ素子。
【請求項４０】
請求項３７記載の半導体パッケージ素子であって、前記連続陥没トレンチは、前記複数の第1トレンチよりも広く且つ深く伸張していることを特徴とする半導体パッケージ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体電力素子に関し、特に、陥没（sinker）溝、すなわち陥没トレンチ（trench）を用いた表面側ドレイン接続を有する半導体電力素子に関する。
【０００２】
本願は、参照により組み込まれる２００４年８月３日に出願された米国準備出願第６０／５９８６７８号の利益を主張している。また、本願は、参照により組み込まれる「電力半導体素子及び製造方法」と題する２００４年１２月２９日出願の出願第１１／０２６２７６号に関連する。
【背景技術】
【０００３】
上部のダイ表面上で全ての相互接続が得られる水平構造を有する集積回路（ＩＣ）とは異なり、多くの電力半導体素子は垂直構造を有し、アクティブな電気的接続がダイ裏面にある。例えば、垂直電力ＭＯＳＦＥＴ構造では、ソース及びゲート接続はダイの表面側にあり、ドレイン接続は該ダイの裏面側にある。ある応用によっては表面側でアクセス可能なドレイン接続が望ましく、かかる目的で陥没トレンチが用いられる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
第１の技術において、ダイの表面側から伸張し基板に伸張する拡散陥没（該素子のドレイン接続を形成する）が該ダイの表面でドレイン接続が得られるように用いられる。この技術の欠点は、拡散陥没形成時における水平拡散がシリコン領域の有意な消費をもたらすことである。
【０００５】
第２の技術において、ダイの表面側から該ダイの裏面側に遮ることなく伸張する金属充填バイアス（vias）がダイ表面側に裏面側接続を与えるように用いられる。
【０００６】
第２の技術では上記した拡散陥没技術におけるような活性領域の消費を被ることがないものの、かなり深いバイアスを形成することが要求され、製造プロセスに複雑さを与える。
【０００７】
さらに、通電時、電流がドレインに到達するまでに基板内の長程を進行することが要求され、より高い素子抵抗（Ron）を招く。
【０００８】
従って、表面側で裏面側接続が得られる改善された陥没トレンチ構造が望まれている。
【課題を解決するための手段】
【０００９】
本発明の１つの実施例において、半導体電力素子が、第１導電型を有する基板と、該第１導電型を有し且つ該基板の表面を覆ってこれと接触するエピタキシャル層とを含む。第１トレンチが該エピタキシャル層の内部に伸張してそこで終端する。陥没トレンチが該エピタキシャル層の表面から伸張し該エピタキシャル層を通って該基板の内部で終端する。該陥没トレンチは、該第１トレンチの横に間隔をおいて設けられ、該第１トレンチよりも広く且つ深く伸張する。該陥没トレンチは自身の側壁に沿ってのみ絶縁体によって裏打ちされることで、該陥没トレンチを充填する導電材料が該基板との電気的接続を該陥没トレンチの底部に沿ってなすと共に、相互接続層との電気的接触を該陥没トレンチの表面側に沿ってなす。
【００１０】
本発明の他の実施例において、半導体電力素子が以下のように製造される。すなわち、エピタキシャル層が基板の表面を覆ってこれと接触するようにして形成される。該エピタキシャル層と該基板とは第１導電型を有する。第１トレンチを形成するための第１開口部と陥没トレンチを形成するための第２開口部とが、該第２開口部は該第１開口部よりも広くなるよにして画定される。シリコンエッチングが実行され、該第１開口部及び該第２開口部の双方を同時に通したエッチングを行って、該第１トレンチが該エピタキシャル層の内部で終端し且つ該陥没トレンチが該基板の内部で終端するようにして該第１トレンチ及び該陥没トレンチが形成される。該陥没トレンチの側壁及び底部が絶縁体により裏打ちされる。該陥没トレンチは、導電材料が該基板との電気的接続を該陥没トレンチの底部に沿ってなすようにして該導電材料で充填される。相互接続層が該導電材料との電気的接続を該陥没トレンチの表面に沿ってなすようにして、該相互接続層が該エピタキシャル層上に形成される。
【００１１】
本発明の他の実施例において、半導体電力素子が、基板上でシリコン領域に伸張する複数の縞形状トレンチからなる群の複数を含む。連続陥没トレンチが該縞形状トレンチの各群を完全に取り囲むことで該縞形状トレンチの複数群を互いに分離し、該シリコン領域の表面から該シリコン領域を通って伸張して該基板の内部で終端する。該連続陥没トレンチは、該連続陥没トレンチを充填する導電材料が該基板との電気的接続を該連続陥没トレンチの底部に沿ってなし且つ相互接触層との電気的接続を該連続陥没トレンチの表面に沿ってなすようにして、該連続陥没トレンチの側壁に沿ってのみ絶縁体によって裏打ちされる。
【００１２】
本発明の他の実施例において、半導体電力素子が、基板上のシリコン領域に伸張する複数の縞形状ゲートトレンチからなる群の複数を含む。複数の縞形状陥没トレンチの各々が該縞形状ゲートトレンチの複数群のうちの２つの近接する群の間に伸張する。該複数の縞形状陥没トレンチは、該シリコン領域の表面から該シリコン領域を通って伸張して該基板内で終端する。該複数の縞形状陥没トレンチは、該縞形状陥没トレンチを充填する導電材料が該基板との電気的接続を該縞形状陥没トレンチの底部に沿ってなし且つ相互接触層との電気的接続を該縞形状陥没トレンチの表面に沿ってなすようにして、絶縁体によって該縞形状陥没トレンチの側壁にのみに沿って裏打ちされる。
【００１３】
本発明の他の実施例において、半導体パッケージ素子が、電力素子を含むダイを収容する。該ダイは基板上にシリコン領域を含む。複数の第１トレンチの各々が該シリコン領域に伸張する。連続陥没トレンチが該ダイの周囲に沿って伸張し該複数の第１トレンチを完全に取り囲む。連続陥没トレンチが該ダイの表面から該シリコン領域を通って伸張して該基板の内部で終端する。該連続陥没トレンチは、該連続陥没トレンチを充填する導電材料が該基板との電気的接続を該連続陥没トレンチの底部に沿ってなし且つ相互接触層との電気的接続を該連続陥没トレンチの表面に沿ってなすようして、該連続陥没トレンチの側壁に沿ってのみ絶縁体によって裏打ちされる。グリッドアレイ状に配置された複数の相互接続ボールのうちの外周群が該連続陥没トレンチ内の導電材料と電気的接続をなす。
【発明を実施するための最良の形態】
【００１４】
本発明の実施例について添付の図面を参照して詳細に説明する。
【００１５】
本発明の実施例において、シリコン基板の内部に伸張する陥没トレンチがドープ化ポリシリコンまたは金属材料の如き高導電体で充填されている。該陥没トレンチは、ゲートトレンチが形成されているアクティブ領域の横に所定距離の間隔を置いて配置される。該陥没トレンチは該ゲートトレンチよりも広く且つ深く伸張し、該陥没トレンチの側壁にのみ沿って絶縁体により裏打ちされている。この技術は、拡散陥没アプローチの横方向拡散に起因する面積ロスを除くと共に、導電性の材料が拡散によらずして用いられることでより改善されたオン抵抗をもたらす。また、金属充填化トレンチがダイの表面から底部へ伸張する技術において必要とされるよりもかなり浅いトレンチしか要求されない。そのオン抵抗は、電流がドレイン接続に達するために基板の全深さを進行する必要がないが故に改善されている。
【００１６】
図１は、本発明の実施例における例示的な垂直ゲートトレンチ化電力ＭＯＳＦＥＴ素子構造１００の概略断面を示している。ｎ型エピタキシャル層１０４が、裏面側ドレインを形成するｎ型基板１０２の上に伸張している。陥没トレンチ１０６が、エピタキシャル層１０４の表面からエピタキシャル層１０４を通って基板１０２の内部で終端している。誘電体層１１０が該陥没トレンチの側壁を裏打ちしている。誘電体層１１０は、酸化物、窒化シリコン、シリコン酸化窒化物、酸化物及び窒化物の多層体、既知の低ｋ絶縁材料及び既知の高ｋ絶縁材料のうちの何れか１であってもよい。本開示における「酸化物」とは化学蒸着による酸化物（ＳixＯy）あるいは熱成長されたシリコン二酸化物（ＳiＯ2）を意味する。陥没トレンチ１０６は、ドープ化ポリシリコン、選択的エピタキシャルシリコン（ＳＥＧ）、金属、または金属化合物の如き導電材料１０８により充填される。導電材料１０８が陥没トレンチ１０６の底部に沿って基板１０２と電気的接触をなしている。これにより、導電材料１０８が裏面側ドレインに表面側に沿った相互接続を与えている。その表面にドレイン接触が与えられることで、基板１０２に接続するための裏面側金属がもはや不要となるが、該裏面側金属は表面側接触と共に用いられ得る。裏面側金属層がクラッキング防止や素子熱伝導特性を改善する如き他の目的のために含まれてもよい。
【００１７】
ｐ型導電型を有するウェル領域１１４がエピタキシャル層の上部に沿って伸張している。ゲートトレンチ１１２が、陥没トレンチ１０６から横に所定距離Ｓ１の間隔を置いて設けられ、表面から伸張してｐ型導電型のウェル領域１１４を通ってエピタキシャル層１０４の内部で所定深さの位置で終端している。陥没トレンチ１０６はゲートトレンチ１１２よりも広く且つ深い。ゲートトレンチ１１２は誘電体層１１６により裏打ちされている。ゲートトレンチ１１２の底部に沿った誘電体はゲートトレンチ側壁に沿った誘電体よりも光学的に厚くされてもよい。各ゲートトレンチ１１２は、ゲート電極１１８と、該ゲート電極１１８の頂上にある誘電体層１２０とを含み、ゲートからドレインの間の静電容量を低減する。ｎ型導電型を有する複数のソース領域１２２がウェル領域１１４の上部に沿って伸張する。ソース領域１２２はゲート電極１１８と垂直方向の広がりに亘ってオーバラップする。図示されるように、ウェル領域１１４は陥没トレンチ１０６から距離を置いて終端している。１つの実施例において、この距離は素子遮蔽電圧レーティングにより記述される。他の実施例において、ウェル領域１１４は陥没トレンチ１０６の位置で終端することでこれと隣接する。本実施例において、より高い遮蔽電圧レーティングを実現するために、陥没トレンチ側壁に沿った誘電体層の厚さは、陥没誘電体がより高い電圧に耐えるように、より大きく作成されることが要求される。導電材料１０３が電流ハンドリング目的のために最小限の幅を持つことが求められるなら、さらに広い陥没トレンチが必要となる。
【００１８】
オン状態では、ソース領域１２２からエピタキシャル層１０４への伝導チャネルはゲートトレンチ側壁に沿ってウェル領域１１４に形成される。これにより、電流がドレイン端子１２４から垂直に陥没トレンチ１０６の導電材料１０８を通り、次いで横方向に基板１０２を通り、最終的にエピタキシャル層１０４とウェル領域１１４の伝導チャネルとソース領域１２２とを垂直に通ってソース端子１２６に至る。
【００１９】
ゲートトレンチの幅は、製造技術がパッケージ密度を最大化し得る程度まで小さく通常維持されるものの、一方ではより広い陥没トレンチが通常より望ましい。より広い陥没トレンチは充填が容易であり、より低い抵抗を有し、必要に応じてより深くすることが容易である。１つの実施例において、陥没トレンチ１０６及びゲートトレンチ１１２は同時に形成される。このことは陥没トレンチがアクティブ領域に対して自己整合的に形成されるに際して有利な点である。本実施例において、陥没トレンチ及びゲートトレンチの幅及び陥没トレンチ１０６とアクティブ領域との間隔Ｓ１は、いくつかのファクタが考慮されて慎重に選択される。第１に、ゲートトレンチ１１２の幅Ｗｇに対する陥没トレンチの幅Ｗｓの比率が選択されることでトレンチエッチング工程の完了において陥没トレンチ１０６及びゲートトレンチ１１２が所望の深さで終端するようにする必要がある。第２に、間隔Ｓ１と同様に幅比率が、ミクロ装填効果（micro-loading effect）、すなわち異なる形状を備えるトレンチが同時にエッチングされる際に発生する効果を最小限するように慎重に選択される。大まかに注釈するならば、ミクロ装填効果は広開口を備えるトレンチが頂部より広い底部を持つ原因となるかもしれない。これは陥没トレンチ内の導電材料にピンホール形成の如き問題を招く可能性がある。ミクロ装填効果は、また、適切なエッチング材料を用いることで最小限にすることができる。第３に、トレンチ幅及び間隔ＳＩは素子オン抵抗Ｒｏｎに影響を与える。「バイポーラリニア、ＣＭＯＳロジック及びＤＭＯＳ電力部品を組み合わせた新しい集積シリコンゲート技術」と題するＡ．アンドリーニ氏による論文、すなわち１９８６年１２月発刊のＩＥＥＥ電子素子トランザクションの第ＥＤ−３３巻１２号２０２５頁−２０３０頁を参照すると、所望のＲｏｎのための最適化トレンチ幅及び間隔Ｓ１を決定するのに用いられ得る公式がＩＶ−Ｂ節２０２８頁に提示されている。この論文に記載されている電力素子は拡散陥没を用いているが、Ｒｏｎの最適化に関連する同一の原理が本願に適用され得る。この論文の内容は参照により本願に組み入れられている。
【００２０】
また、ゲートトレンチ幅に対する陥没トレンチ幅の比率は該陥没トレンチに使用される導電材料のタイプに依存する。通常、陥没トレンチ幅とゲートトレンチ幅との比率としては［１０：１］以下が望ましい。導電材料としてドープ化シリコンが用いられる１つの実施例においては［５：１］以下が望ましい。例えば、０．５μｍのゲートトレンチ幅と約０．７μｍ乃至２．５μｍの陥没トレンチ幅とが選択される。もし陥没トレンチに他のより高導電の材料が用いられた場合、より高い比率（例えば３：１）がより望ましい。トレンチ幅の関係以外にも、陥没トレンチとアクティブ領域との間隔Ｓ１もミクロ装填効果に影響を与える。より小さい間隔がミクロ装填効果の低減をもたらす。
【００２１】
１つの実施例において、エピタキシャル層におけるゲートトレンチの深さが選択されて基板１０２とエピタキシャル層１０４とがより近接するようにすることで、僅かに広い陥没トレンチでも基板１０２と接続を達成する。変形例として、ゲートトレンチ及び陥没トレンチの両方が基板１０２の内部で終端してもよい。
【００２２】
他の実施例では陥没トレンチ及びゲートトレンチが異なる時期に形成される。陥没トレンチがアクティブ領域に対して自己整合されないと想定すると、間隔Ｓ１はクリティカルな大きさではない。異なる時期に２つのトレンチを形成する利点は、ミクロ装填効果の回避や各トレンチを別々に最適化する能力を含むことにある。
【００２３】
本発明の１つの実施例において、図１に示された電力トランジスタを製造する方法が以下に示される。ここで、陥没トレンチ及びゲートトレンチが同時に形成される。先ず、エピタキシャル層１０４が基板１０２上に形成される。次に、マスキング層が用いられてゲートトレンチ及び陥没トレンチの開口のパターンを得る。通常のプラズマエッチング技術が用いられてシリコンをエッチングし、ゲートトレンチ及び陥没トレンチが形成される。次いで、例えば、酸化物である絶縁層がゲートトレンチ及び陥没トレンチの両方の側壁及び底部に沿って形成される。空乏層からの電圧の幾分かが絶縁層により担われて陥没トレンチ使用により浪費されるシリコンの面積を低減することから、絶縁厚さを増やす或いは絶縁材料の誘電率を高めることは空乏層と陥没トレンチとの間の面積や距離Ｓ１を最小化するのに有利である。
【００２４】
全てのトレンチにおいて酸化物層上に窒化物層が形成される。酸化物層及び窒化物層は、次いで、通常のフォトリソグラフィ及び異方性エッチング技術が用いられて陥没トレンチの底部から除去されることで、陥没トレンチの側壁に沿って酸化物と窒化物との二重層が残される。変形例として、異方性及び同方性エッチングの組み合わせや同方性エッチングが単独で用いられ得る。異方性及び同方性エッチングの組み合わせ使用は、陥没トレンチ側壁の低部位から窒化物及び酸化物を各々除去するのに有利である（例えば、基板内に伸張している、あるいはエピタキシャル層内にさえ伸張している側壁低部位はオン抵抗低減に有利である）。結果として得られる陥没トレンチ側壁に沿ったより厚い二層の誘電体はより高いドレイン電圧に耐え得ることから有利である。次いで、陥没トレンチ及びゲートトレンチは原位置（in-situ）ドープ化ポリシリコンで充填される。次いで、該ドープ化ポリシリコンはエッチバックされて、エピタキシャル層１０４の表面を備えるトレンチ内のポリシリコンの頂部が平面化される。次に、マスキング層を用いて該陥没トレンチを被覆し、ポリシリコンと酸化物−窒化物の二重層とが該ゲートトレンチから除去される。次いで、ゲートトレンチはゲート酸化物層で裏打ちされ、そしてゲートポリシリコン材料で充填される。陥没トレンチ上の過剰なポリシリコンは通常のフォトリソグラフィ及びエッチング工程を用いて除去されてゲート電極がパターン化される。残りの工程、すなわちゲート電極上の絶縁層、ウェル領域、ソース領域、並びにソース及びドレイン金属接触層の形成が該素子を作り上げる他の工程と同様にして実施される。
【００２５】
変形例において、トレンチが形成された後に、厚酸化物層が（上記したように陥没トレンチとウェル領域との間隔を小さくするために）ゲートトレンチ及び陥没トレンチの両方の側壁及び底部に沿って形成される。次いで、厚酸化物層がゲートトレンチ及び陥没トレンチの両方の底部から通常のフォトリソグラフィ及びエッチング工程を用いて除去されることで、厚酸化物で裏打ちされた陥没トレンチの側壁が残りゲートトレンチが保護される。変形例として、異方性及び等方性エッチングの組み合わせが陥没トレンチ側壁の低部位から厚酸化物を除去するのに用いられ得る。該酸化物層はゲートトレンチのための犠牲絶縁層として機能することでゲート酸化物の保全性を改善してもよい。次いで、該陥没トレンチ及びゲートトレンチが原位置（in-situ）ドープ化ポリシリコンで充填される。次いで、該ドープ化ポリシリコンがエッチバックされて、エピタキシャル層１０４の表面を備えるトレンチのポリシリコンの頂部が平面化される。次に、マスキング層を用いて該陥没トレンチを被覆し、ポリシリコン及び絶縁層が該ゲートトレンチから除去される。次いで、ゲートトレンチはゲート絶縁層で裏打ちされ、そしてゲートポリシリコン材料で充填される。陥没トレンチ上の過剰なポリシリコンは通常のフォトリソグラフィ及びエッチング工程を用いて除去されてゲート電極がパターン化される。残りの工程、すなわちゲート電極上の絶縁層、ウェル領域、ソース領域、並びにソース及びドレイン金属接触層の形成が該素子を作り上げる他の工程と同様にして実施される。
【００２６】
他の製造方法において、トレンチ群が形成されたなら、絶縁層、例えばゲート酸化物がゲートトレンチ及び陥没トレンチの側壁及び底部に沿って形成（成長または堆積）される。次いで、該ゲート酸化物層は通常のフォトリソグラフィ及び異方性エッチング技術を用いて陥没トレンチの底部から除去されることで、該陥没トレンチの側壁を裏打ちする酸化物層が残る一方でゲートトレンチが保護される。変形例として、異方性及び同方性エッチングの組み合わせや同方性エッチング単独が用いられ得る。異方性及び同方性エッチングの組み合わせの使用は、陥没トレンチの側壁低部位からゲート酸化物層を除去するのに有利である（例えば、基板内にあるいはエピタキシャル層内ににさえ伸張しているこれら側壁低部位はオン抵抗を低減するのに有利である）。次いで、陥没トレンチ及びゲートトレンチは原位置（in-situ）ドープ化ポリシリコンで充填される。次いで、該ドープ化ポリシリコンは、通常のフォトリソグラフィ技術を用いてパターン化され、そしてエッチングがなされて陥没（ドレイン）及びゲート電極の両方が形成される。残りの工程、すなわちゲート電極上の絶縁層、ウェル領域、ソース領域、並びにソース及びドレイン金属接触層の形成が該素子を作り上げる他の工程と同様にして実施される。
【００２７】
さらに他の製造方法において、陥没トレンチ及びゲートトレンチが別々のマスキング工程を用いて独立に形成される。例えば、ゲートトレンチが複数マスクと複数処理工程とからなる第１組を用いて画定及びエッチングされ、ゲート酸化物により裏打ちされ、そしてポリシリコンにより充填される。陥没トレンチが複数マスクと複数処理工程とからなる第２組を用いて画定及びエッチングされ、その側壁に沿って誘電体層により裏打ちされ、そして導電材料により充填される。陥没トレンチとゲートトレンチとの形成順は逆に行われてもよい。
【００２８】
図２は、本発明による例示的な実施例における陥没トレンチを備える電力素子の単純化した上面レイアウトを示している。図２のレイアウトは縞形状セル構成を示している。縞形状ゲートトレンチ２１２ａは図面垂直方向に伸張して図面水平方向に伸張するゲートトレンチ２１２ｂにおいて終端している。示されるように、複数縞状ゲートトレンチからなる群の３つが連続陥没トレンチ２０６により取り囲まれている。図３に示される変形例において、陥没トレンチ３０６が複数ゲートトレンチからなる群の間（２つのみ図示）に成長され、所望のＲｏｎにより規定される頻度及び間隔で繰り返される。この実施例の変様において、裏面側ドレイン接触アプローチとして同一のＲｏｎを達成するには、近接する陥没トレンチの間隔を当該ウエハの厚さの２倍とすることが必要である。例えば、４ミル（mils：1/1000インチ）厚さのウエハの場合、各陥没トレンチは互いに８ミルの間隔が置かれる。図４に示されるさらなる変形例において、縞形状ゲートトレンチ４１２は図面水平方向に伸張し、図面垂直方向に伸張する陥没トレンチ４０６がゲートトレンチの異なる群を別々に分離す。複数の陥没トレンチ４０６は金属相互接続４３２により相互に接続される。金属相互接続が図の右側に沿って拡大して示され、接着ワイヤ接続のためのドレインパッドを形成している。また、ゲートパッド４３０が複数ゲートトレンチからなる群の複数のうちの１群の隅（cut-out corner）に示されている。
【００２９】
図５は、本発明による１つの実施例における、陥没トレンチを備える電力素子を収容するダイの上面を示している。小円はボールグリッドアレイパッケージの各ボールを示している。外側の外周領域５０６は陥没トレンチを含み、該外周領域５０６内の各ボールがドレイン接続を提供する。中央領域５０７はアクティブ領域を示し、この領域内の各ボールはソース接続を提供する。中央領域５０８の底部左隅にある小四角領域５３０はゲートパッドを示し、小四角領域５３０内のボールはゲート接続を提供する。
【００３０】
容易に明らかなように、図１における陥没トレンチ構造１０６がどの電力素子にもその表面に背面接続を与えるのに用いられてもよく、かかる構造は垂直トレンチ化ゲート電力ＭＯＳＦＥＴに使用する場合に限られない。同一若しくは同様の陥没トレンチ構造が平面ゲートＭＯＳＦＥＴの如き他の垂直伝導電力素子（すなわち、ゲートと該ゲート下に横たわってシリコン面上に平行して伸張しているチャネル領域とを備えているＭＯＳＦＥＴ）や相互接続のために表面に沿ってアノード及びカソード領域を与える電力ダイオードに同様にして統合されてもよい。多様な電荷平衡技術を伴う異なる組み合わせによる遮蔽化ゲート構造や二重ゲート構造の使用を含むことで、多くの変形や改変が可能である。電荷平衡技術の多くは、参照によりその内容が本願に組み入れられている「電力半導体素子及び製造方法」と題する２００４年１２月２９日付けの出願番号第１１／０２６２７６号において詳細に記載されている。また、図２乃至図５は開セル構成に基づいた実装レイアウトを示しているが、本願はかかる構成に限定されない。図１に示された構造は、公知の幾つかの閉セル構成のうちの１つの構成にて実装され得る。最後に、図１における断面及び図２乃至図５における上面レイアウトの大きさは実際のスケールを示すものではなく図示するものでしかない。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例における例示的な垂直電力素子の概略断面図である。
【図２】本発明の実施例において１つ以上の陥没トレンチを備える１つの垂直電力素子の表面レイアウトを示す図である。
【図３】本発明の実施例において１つ以上の陥没トレンチを備える他の垂直電力素子の表面レイアウトを示す図である。
【図４】本発明の実施例において１つ以上の陥没トレンチを備える他の垂直電力素子の表面レイアウトを示す図である。
【図５】本発明の実施例において、ボール−グリッド・アレイパッケージに収容されたダイの周囲に沿って伸張する陥没トレンチに関連するボール−グリッドアレイパッケージ内の相互接続ボールの配置を示す上面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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