(57)【要約】  パルス列中の位相雑音を低減するためのジッタ低減回路は、パルス列を積分するためのリセット可能な積分器（７０）と、積分されたパルス列を基準レベルと比較し、位相雑音が低減された変更パルス列を生成するための比較器（７２）と、積分されたパルス列が基準レベルとその間で交差する個別の時間間隔を決定するように、また連続的に決定された２つの個別の時間間隔の間で積分器をリセットするように構成された交差時間間隔検出器（９４）とを備える。
2008522474.tif 000002
【特許請求の範囲】
【請求項１】
パルス列中の位相雑音を低減するためのジッタ低減回路であって、
前記パルス列を積分するためのリセット可能な積分器と、
前記積分されたパルス列を基準レベルと比較し、位相雑音が低減された変更パルス列を生成するための比較器と、
前記積分されたパルス列が前記基準レベルとその間で交差する個別の時間間隔を決定するように、また連続的に決定された２つの個別の時間間隔の間で前記積分器をリセットするように構成された交差時間間隔検出器と
を備える回路。
【請求項２】
前記積分器が、一連の個別の点から作られたデジタル積分パルス列を作成するように適応された累算器を備え、前記デジタル積分パルス列が、傾斜を有する鋸歯状信号の形を含んでおり、また前記交差時間間隔検出器が、前記デジタル積分パルス列の各傾斜中で、前記基準レベルの上の点および前記基準レベルの下の点を選択するように適応されたセレクタを備え、これらの点が前記個別の時間間隔の境界に対応する、請求項１に記載の回路。
【請求項３】
前記積分器が、前記２つの選択された点の間の前記デジタル積分パルス列を直線的に補間し、また前記直線補間の結果をアナログ信号として出力するためのデジタル−アナログ直線補間器を備える、請求項２に記載の回路。
【請求項４】
前記直線補間器が三角波インパルス応答を有する、請求項３に記載の回路。
【請求項５】
前記補間器が、キャパシタと、前記選択された点の間の差に比例する値を有する電流により前記キャパシタを充電または放電するための調整可能な電流源とを備える、請求項３または４に記載の回路。
【請求項６】
前記補間器が、前記補間器をリセットする基準電圧に前記キャパシタを接続するためのスイッチを備える、請求項５に記載の回路。
【請求項７】
前記回路が、前記変更パルス列の平均周波数を読み取るための読取り装置を備え、前記積分器が前記パルス列を積分するために前記読取り値を使用するように適応されている、請求項１ないし６のいずれか一項に記載の回路。
【請求項８】
前記生成されたパルス列の前記平均周波数を固定するための制御語を備える周波数発生器と、
前記生成されたパルス列の前記位相雑音を低減するための、前記請求項のいずれか一項に記載のジッタ低減回路とを備え、
前記ジッタ低減回路が、前記制御語を読み取るように、また前記生成されたパルス列を積分するために前記制御語を使用するように適応されている周波数合成器。
【請求項９】
前記周波数発生器が、初期パルス列の位相をシフトさせるための複数の遅延ユニットを有する遅延ロック・ループを備え、各遅延ユニットが出力を有しており、また前記ジッタ低減回路が、前記初期パルス列の周波数よりＮ倍高い周波数で前記ジッタ低減回路の前記累算器を計時するクロック信号を生成するための、前記遅延ユニットの各出力に接続された結合器を備え、Ｎが１を厳密に超える整数である、請求項８に記載の合成器。
【請求項１０】
前記積分されたパルス列が前記基準レベルとその間で交差する個別の時間間隔を決定するステップと、連続的に決定された２つの個別の時間間隔の間で前記積分器をリセットするステップとを含む、請求項１から７のいずれか一項に記載のジッタ低減回路を動作させる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジッタ低減および周波数合成器に関する。
【背景技術】
【０００２】
パルス列中の位相雑音を低減するための知られたジッタ低減回路は、パルス列を積分するためのリセット可能な積分器と、積分されたパルス列を基準レベルと比較し、位相雑音が低減された変更パルス列を生成するための比較器と、を備える。
【０００３】
このようなジッタ低減回路の一例が、ミシェル・アンダーヒル［UNDERHILL, Michael］等の名前のＷＯ９７／３０５１６に説明されている。
【０００４】
既知のジッタ低減回路は、アナログの鋸歯状信号を得るために、連続してパルス列を積分する。積分プロセスは、キャパシタおよび他の電子アナログ・コンポーネントを使用するので完全ではない。例えば、１つのサイクルで、キャパシタが、まず、電流ＩＡで電圧ＶAから電圧ＶBに充電され、次いで、電流ＩAで電圧ＶBからＶAに放電されて、鋸歯状信号の１つの歯を生成した場合、積分誤差が生ずる。実際、キャパシタを電圧ＶAから電圧ＶBに充電するのに必要な時間は、同じキャパシタを電圧ＶBから電圧ＶAに放電するのに必要な時間と正確に同一ではない。１サイクルにおける積分誤差はわずかなものである。しかし、知られたジッタ低減回路では、積分誤差が１つのサイクルから次のサイクルへと蓄積され、したがって、累算される積分誤差はさらに大きくなっていく。したがって、これらのジッタ低減回路は信頼性が低い。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明の目的はより信頼性のあるジッタ低減回路を提供することである。
【課題を解決するための手段】
【０００６】
本発明は、積分されたパルス列が基準レベルとその間で交差する個別の［discrete］時間間隔を決定するように、また連続的に決定された２つの個別の時間間隔の間で積分器をリセットするように構成された交差時間間隔［crossing time interval］検出器を備えるジッタ低減回路を提供する。
【０００７】
積分誤差の累算による負の結果は、連続的に決定される２つの個別の時間間隔の間で積分器がリセットされるため、上記のジッタ低減回路で低減される。実際、積分器をリセットすることはまた、累算された積分誤差をリセットし、したがって、前のサイクルで累積された積分誤差は、後続のサイクルに対して何も影響を有しない。積分器のこのリセットは、積分されたパルス列が基準レベルと交差しないときに行われるだけであるため、ジッタ低減回路の性能に何も影響を与えない。
【０００８】
従属請求項の特徴は、特に、ジッタ低減回路の製造コストを低減する。
【０００９】
さらに、変更パルス列の平均周波数を読み取る読取り装置と、パルス列を積分するためにその読取り値を用いるように適応された積分器とを備える本発明による回路の特徴は、変更パルス列の平均周波数の計算を必要としない。
【００１０】
本発明はまた、
パルス列を積分するためのリセット可能な積分器（７０）と、
積分されたパルス列を基準レベルと比較すると共に、位相雑音が低減された変更パルス列を生成するための比較器（７２）と、
積分されたパルス列が基準レベルとその間で交差する個別の時間間隔を決定するため、および、連続的に決定された２つの個別の時間間隔の間で積分器をリセットするために構成された交差時間間隔検出器（９４）と、
を備えるジッタ低減回路を含む周波数合成器に関する。
【００１１】
本発明はまた、
パルス列を積分するためのリセット可能な積分器（７０）と、
積分されたパルス列を基準レベルと比較し、位相雑音が低減された変更パルス列を生成するための比較器（７２）と、
積分されたパルス列が基準レベルとその間で交差する個別の時間間隔を決定するように、また連続的に決定された２つの個別の時間間隔の間で積分器をリセットするように構成された交差時間間隔検出器（９４）と
を備えるジッタ低減回路を動作させる方法に関する。
【００１２】
本発明のこれらのまた他の諸態様は、以下の説明、図面、および特許請求の範囲から明らかとなろう。
【発明を実施するための最良の形態】
【００１３】
図１は、ジッタ低減回路６に接続された周波数発生器４を有する周波数合成器２を示している。
【００１４】
周波数発生器４は、位相雑音の影響を受けるパルス列Ｓoutを生成する。位相雑音はまた時間ジッタとも呼ばれる。
【００１５】
発生器４は、パルス列Ｓoutを生成するための分数乗算回路１２に接続された遅延ロック・ループ（ＤＬＬ）１０を含む。
【００１６】
遅延ロック・ループ１０は初期パルス列ＳinからＮ個の遅延パルス列Ｓiを生成する。各パルス列Ｓiは前のパルス列Ｓi-1に対して、時間間隔Ｔeだけ遅延される。時間間隔Ｔeは以下の関係式に従って選択される。
Ｎ＊Ｔe＝Ｔin                                （１）
ただし、
・Ｎは、遅延パルス列Ｓiの数、
・Ｔeは、２個の連続する遅延パルス列Ｓiを分離する時間間隔、
・Ｔinは、パルス列Ｓinの期間、および
・＊は、乗算記号に相当する。
【００１７】
簡単にするために、本発明を理解するのに必要なＤＬＬ１０の構成要素だけが示されている。より詳細には、「セミデジタル二重デジタルロックトループ［A semidigital dual digital-locked loop］」、ステファノス・シディロポロス［Stefanos Sidiropoulos］およびマーク・Ａ・ホロヴィッツ［Mark A. Horiwitz］、固体回路のＩＥＥＥジャーナル［Journal of Solid-State Circuits］、３２巻、Ｎｏ．１１、１９９７年１１月を参照することができる。
【００１８】
例えば、ＤＬＬ１０は、調整可能な遅延ユニットを含む遅延線１４を有する。簡単にするために、６個の遅延ユニット１６から２１だけが示されている。遅延ユニット１４の入力は、列Ｓiｎを受け取る。遅延ユニット１６から２１は、遅延線１４の入力と出力の間で直列に接続されている。遅延ユニットの各出力は、各列Ｓiを出力する。
【００１９】
制御ループ２６は、関係式（１）を満足するように遅延線１４で使用される、各遅延ユニットの間隔Ｔeを調整するために使用される。制御ループ２６は、遅延線１４の出力を位相検出器２８の入力にまた遅延線１４の入力を位相検出器２８の他の入力に接続する。位相検出器２８の出力は、ローパス・フィルタ３０の入力に接続される。フィルタ３０の出力は、遅延線１４の制御ポートに接続され、パルスＳinと遅延線１４の出力との間の位相差に従って、間隔Ｔeを動的に調整する。
【００２０】
乗算回路１２は、入力パルス列Ｓinの周波数に以下の関係式による分数比を乗算するように設計されている。
Ｆout＝［Ｎ／（Ｎ−Ｋ−Ｆ）］＊Ｆin          （２）
ただし、
・Ｆoutは、乗算された出力パルス列Ｓoutの平均周波数、
・Ｋは、［０、Ｎ／２［  内に含まれる整数、
・Ｆは、］０、１［  の間にわたる小数、
・Ｎは、遅延線１４で使用される遅延ユニットの数、および
・＊は乗算記号に相当する。
【００２１】
乗算回路１２は、ＤＬＬ１０の遅延ユニットの各出力に接続されたタップ接続Ｔiを有する位相セレクタ４２を有する。各タップ接続Ｔiは、ＤＬＬ１０の遅延ユニットの各出力に接続されている。簡単のために、６個のタップ接続Ｔ1からＴ6だけが示されている。位相セレクタ４２は、回転コマンドに応じて、一度に１つのタップ接続Ｔiを選択する反時計方向に回転可能なポインタＲを有する。位相セレクタ４２は、回転コマンドを受け取るための入力４１と、乗算されたパルス列Ｓoutを出力するための出力を有する。
【００２２】
回路１２は、記憶装置４６に記憶されている制御語に従って回転コマンドを生成するためのデルタ・シグマ変調器４４を有する。制御語は、関係式（２）の整数Ｋおよび小数Ｆを含む。
【００２３】
図２を参照すると、変調器４４は、小数Ｆを受け取るために記憶装置４６に接続された入力５０と、整数Ｋを受け取るために記憶装置４６に接続された入力５２とを有する。変調器４４は一次変調器である。しかし、変調器４４は、高次変調器とすることもできる。
【００２４】
入力５０は、減算器５４の正の入力に接続される。減算器５４の出力は、累算器５６の入力に接続される。累算器５６は、減算器５４により送られた値を累算器の前の値と累算する。累算器５６の出力は、量子化器５８の入力に接続される。量子化器５８は、小数Ｆに応じて調整される。例えば、Ｆ＝０．２５である場合、入力が０．５より低い場合には「０」を出力し、その他の場合には「１」を出力する。量子化器５８の出力は、減算器５４の負の入力に帰還される。量子化器５８の出力は、また、加算器６０の入力にも接続される。加算器６０の他の入力は、入力５２に接続される。加算器６０の出力は、位相セレクタ４０の入力４１に接続された変調器４４の出力６２に接続される。変調器４４は、列Ｓoutの立下がり端で計時される。出力６２は、列Ｓoutの各立ち下がり端で、ＫまたはＫ＋１だけポインタＲを回転させる回転コマンドを出力する。これらの回転コマンドの連続から得られる平均の回転値は、値Ｋ＋Ｆに集束する。
【００２５】
ジッタ低減回路６は、列Ｓoutの位相雑音を低減するように設計される。
【００２６】
回路６は、列Ｓoutを積分するための積分器７０と、回路６の出力を基準レベルＶSと比較して位相雑音が低減された変更パルス列Ｓ’outを生成するための比較器７２と、を有する。
【００２７】
積分器７０は、比較器７２により基準レベルＶSと比較される不連続な鋸歯状信号Ｓを作る。
【００２８】
積分器７０は、列Ｓoutをデジタル的に積分するための累算器７６を有する。累算器７６は、列Ｓoutの立下がり端ごとに、列Ｓoutの平均期間Ｔoutに比例する値によって、累算された値を増分する。累算器７６は、列Ｓoutを受け取る入力を有する。平均期間Ｔoutは、Ｎ−Ｋ−Ｆに等しい。累算器７６はまた、時間間隔Ｔeごとに所定の値により、累算された値を減分する。例えば、その所定の値は「１」に等しい。
【００２９】
積分器７０は、Ｆin＊Ｎの周波数で、クロック信号を出力するための１つの出力８２を有する結合器８０を含む。出力８２は、累算器７６のクロック入力に接続される。結合器８０は、遅延ユニット１６から２１の各出力により生成され、シフトされた位相信号Ｓiからクロック信号を作るように設計される。例えば、結合器８０は「ＣＭＯＳ・ＤＬＬに基づく２Ｖ・３．２ｐｓジッタ１ＧＨｚクロック合成器および温度補償された同調可能な発振器［CMOS DLL-Based 2-V 3.2-ps Jitter 1-GHz clock synthesizer and Temperature-Compensated Tunable Oscillator］」（デビッド・Ｊ・フォーリ［David J. Foley］およびミッシェル・Ｐ・フリン［Michael P. Flynn］、固体装置に関するＩＥＥＥジャーナル［IEEE Journal of Solid-State Circuits］、３６巻、Ｎｏ．３、２００１年３月）の図９および図１０の教示に従って作成される。
【００３０】
積分器７０は、累算器７６中に累算されるべき値Ｎ−Ｋ−Ｆを受け取るための入力８６を有する。
【００３１】
積分器７０はまた、列Ｓoutの積分中に、リセットされるように適応された、デジタル−アナログ直線補間器９０を有する。
【００３２】
回路６は、規則的に積分器７０をリセットするための、より正確には、補間器９０をリセットするための交差時間間隔検出器９４を有する。
【００３３】
図３を参照すると、検出器９４は、累算器７６により生成されたデジタル的に積分されたパルス列Ｓtを受け取るための入力９６を有する。入力９６は、信号Ｓtについてゼロを中心として振動するオフセット信号Ｓ0に変換するためのオフセット回路９８の入力に接続される。オフセット回路９８は、値Ｎ−Ｋ−Ｆを受け取る入力９９を有する。ここで、信号Ｓtを信号Ｓ0に変換するためのオフセット値は、（Ｎ−Ｋ−Ｆ）／２である。
【００３４】
セレクタ１００は、ゼロ・レベルのすぐ上およびすぐ下にある２つの点Ｐ1およびＰ2をそれぞれ、選択するように検出器９４中に実装される。セレクタ１００は、現在時間Ｔおよび前の時間Ｔ−１におけるＳ0の現在の値および前の値を、それぞれ、記憶するための２つの記憶装置１０２、１０４を含む。セレクタ１００は、記憶装置１０２および１０４に記憶されている値の符号を比較するための符号比較器１０６を有する。時間Ｔにおける値が負であり、時間Ｔ−１における値が正である場合、比較器１０６はコマンドをトリガして補間器９０を活動化する。その他の場合、比較器１０６はコマンドを生成せず、コマンドがない場合、補間器９０は自動的にリセット状態に留まる。
【００３５】
図３はまた、補間器９０が、信号Ｓ0の現在の値および前の値を、それぞれ、受け取るための記憶装置１０２および１０４に接続された２つの入力を有することを示している。補間器９０は、結合器８０によって計時される。
【００３６】
回路６（図１）は、ＤＬＬ１０で使用される整数値Ｎ、および乗算回路からの整数Ｋと小数Ｆを読み取るための制御語読取り装置１１０を有する。
【００３７】
読取り装置１１０は、積分器７０の入力８６およびオフセット回路９４の入力１１２に接続される。
【００３８】
図４を次に参照すると、三角波インパルス［triangular impulse］応答を有する補間器９０が示されている。補間器９０は、信号Ｓ0の現在の値および前の値Ｐ2、Ｐ1（図３）をそれぞれ、受け取るための２つの入力１２０および１２２を有する。他の入力１２４は、結合器８０によって生成されたクロック信号を受け取り、また入力１２６は、セレクタ１００によって生成された活動化コマンドを受け取る。これらの入力は、制御器１３０に接続される。制御器１３０は、キャパシタの充電／放電回路１３２、および２つの調整可能な電流源１３４、１３５に指令を出す。
【００３９】
回路１３２は、２つの対向するプレート１４２および１４４を備えたキャパシタ１４０を有する。プレート１４２は、スイッチ１４６を介して電流源１３４に、またスイッチ１４８介して電流源１３５に接続される。プレート１４４は、スイッチ１５０を介して電流源１３４に、またスイッチ１５２を介して電流源１３５に接続される。スイッチ１４６から１５２は、制御器１３０の制御下で制御可能である。
【００４０】
電流源１３４の出力はアースに接続され、また電流源１３５の入力は電圧源Ｕvccに接続される。
【００４１】
回路１３２はまた、制御器１３０の制御下で、プレート１４２をアースまたは基準電圧Ｕrefに接続するための断続器１５４を有する。
【００４２】
ソース１３４、１３５により生成される電流値は、制御器１３０により制御される。
【００４３】
合成器２の動作を、図５から図８を参照して次に説明する。
【００４４】
ステップ１６０の初期化では、パルス列Ｓoutに対する所望の平均期間が設定される。例えば、整数Ｋおよび数Ｆの値が記憶装置４６に保存される。
【００４５】
ステップ１６２で、発生器４（図１）の動作中に、ＤＬＬ１０は信号Ｓ1からＳ6を生成する。これらの信号Ｓ1からＳ6は、時間「ｔ」により図６に示されている。この図の期間では、Ｔinおよび期間Ｔeが示されている。
【００４６】
ステップ１６４では、乗算回路１２は、［Ｎ／（Ｎ−Ｋ）］＊Ｆinの周波数を有する１つのパルス列に、［Ｎ／（Ｎ−Ｋ−１）］＊Ｆinの周波数を有する１つのパルス列を乗算して、［Ｎ／（Ｎ−Ｋ−Ｆ）］＊Ｆinの平均周波数を有するパルス列を生成する。
【００４７】
より正確には、現在選択された信号Ｓiの立下がり端が生ずると、セレクタ４０のポインタＲは、タップ接続がＫだけ回転されて［Ｎ／（Ｎ−Ｋ）］＊Ｆinの周波数を有するパルス列を生成する。同様に、現在選択された信号Ｓiの立下がり端が生ずると、ポインタＲは、タップ接続がＫ＋１だけ回転されて［Ｎ／（Ｎ−Ｋ−１）］＊Ｆinの周波数を有するパルス列を生成する。
【００４８】
したがって、ＫとＫ＋１による回転を乗算することにより、パルス列Ｓoutの平均周波数は、［Ｎ／（Ｎ−Ｋ−Ｆ）］＊Ｆinに設定され、その場合、小数Ｆは、ＫとＫ＋１による回転を乗算する方法を決定する。
【００４９】
一例として、Ｋ＝１およびＦ＝０．２５を用いた乗算プロセスが図６に示されている。点線の矢印１７０によって示されるように、信号Ｓ1の立下がり端で、ポインタＲは１つ回転され、位相セレクタ４０が信号Ｓ2を選択する。信号Ｓ2の次の立下がり端でポインタＲは１つ回転され、位相セレクタ４０は、点線の矢印１７１で示されるように信号Ｓ3を選択する。信号Ｓ3の次の立下がり端で、ポインタＲは２つ回転され、位相セレクタ４０は、矢印１７２で示されるように信号Ｓ5を選択する。信号Ｓ5の次の立下がり端で、ポインタＲは１つ回転され、位相セレクタ４０は、矢印１７３で示されるように信号Ｓ6を選択する。信号Ｓ6の次の立下がり端でポインタＲは１つ回転され、位相セレクタ４０は、信号Ｓ1を選択する。この選択プロセスは、発生器４が動作している間、連続して繰り返される。この例では、信号Ｓ4は無視される。
【００５０】
このような一連の回転コマンドによって生成された対応するパルス列Ｓoutが図６の下部に示されている。列Ｓoutの２つの立下がり端の間の時間間隔は、ポインタＲが１つ回転したとき５＊Ｔeに等しく、またポインタＲが２つ回転したときは４＊Ｔeに等しい。列Ｓoutの２つの連続する立下がり端間の時間間隔のこの変更は、回路６によって低減されるべき位相雑音であると考えられる。
【００５１】
平行して、段階１８０で、積分器７０は、列Ｓoutを積分して不連続な鋸歯状信号Ｓを作成する。より正確には、ステップ１８２で、積分器７０が、デジタル積分パルス列Ｓtを作成する。列Ｓtは、一定値に収束する平均値を有する。例えば、累算器７６は、列Ｓoutの各立下がり端で、累算値をＮ−Ｋ−Ｆだけ増分し、時間間隔Ｔeごとに１つ累算された値を減分する。累算値は、時間間隔Ｔeごとに出力される。Ｎ＝６、Ｋ＝１、およびＦ＝０．２５の特定の場合における得られた信号Ｓtが図７に示されている。交差部は、信号Ｓtを形成する個別の点を表す。
【００５２】
図７を参照すると、信号Ｓoutの第１の立下がり端で、累算値は、４．７５により増分される。第１の時間間隔Ｔeの後、累算値は、３．７５に減分される。第２および第３の時間間隔Ｔeの後、累算値は２．７５および１．７５に、それぞれ減分される。第４の時間間隔Ｔeの終わりで、累算値は、０．７５に減分される。次いで、次の時間間隔Ｔeの間、累算値は、４．７５だけ増分されて１を減分され、したがって、得られた結果の累算値は４．５になる。
【００５３】
図７から分かるように、図６で丸を付けた時間領域における列Ｓoutの立下がり端の変位は、鋸歯状信号Ｓtの立下がり傾斜を変更しない。したがって、信号Ｓtの立下がり傾斜と基準レベルＶrefの間の交差点は、期間Ｔoutに正確に等しい時間間隔により、規則的に離間される。
【００５４】
信号Ｓtの作成と平行して、ステップ１９０で、検出器９４は、積分されたパルス列が基準レベルＶrefと交差する個別の時間間隔を決定する。
【００５５】
まず、オペレーション１９２で、検出器９４は、基準レベルの値に等しい量で信号Ｓtをオフセットする。ここで、オフセット回路９８は、（Ｎ−Ｋ−Ｆ）／２に等しい値で信号Ｓtをオフセットする。次いで、オペレーション１９４中で、セレクタ１００は、ゼロのすぐ上とすぐ下にある、信号Ｓ0の２点を選択する。オペレーション１９４中では、比較器１０６が、記憶装置１０２および１０４に保存されている値の符号を比較する。記憶装置１０２に保存されている値が負であり、記憶装置１０４に保存されている値が正である場合、比較器１０６は補間器９０の活動化をトリガする。その他の場合は、活動化コマンドが補間器９０に送られることはなく、補間器９０はリセット状態に留まる。
【００５６】
図７はセレクタ１００によって選択される２点Ｐ1およびＰ2を示す。これらの点Ｐ1およびＰ2は、個別の時間間隔に対応しており、その間で信号Ｓtは基準レベルＶrefと交差する。
【００５７】
ステップ２００（図５）で、補間器９０が活動化されると、補間器９０は、選択された２点Ｐ1とＰ2の間で信号Ｓtを直線的に補間して、この直線補間をアナログ信号として出力する。
【００５８】
ステップ２０２（図５）では図８を参照すると、制御器１３０は、第１の時間間隔Ｔe中に、正の電流Ｉ1でキャパシタ１４０を充電する。より正確には、オペレーション２０２中に、スイッチ１５２および１４６が閉鎖されて、スイッチ１４８および１５０が開放されており、また制御器１３０が、電流Ｉ1の強度が点Ｐ1の値に直接比例するように、電流源１３４を調整する。例えば、この場合、電流Ｉ1の強度は点Ｐ1の値に等しい。したがって、第１の時間間隔Ｔeの間、キャパシタ１４０は充電され、第１の時間間隔Ｔeの終わりでは、補間器９０により出力される電圧は点Ｐ1の値に直接比例する。第１の時間間隔の終わりでは、スイッチ１４６および１５２が開放されて、スイッチ１４８および１５０が閉鎖される。制御器１３０はまた、放電電流Ｉ3を得るために、電流源１３４を調整する。電流Ｉ3の強度は、以下の関係式に従って、ステップ２０４で設定される。
Ｉ3＝Ｉ2−Ｉ1                                （３）
ただし、
・「Ｉ1」は、２Ｔeまで減少する電流Ｉ1の強度、および
・「Ｉ2」は、点Ｐ2の値に直接比例し、３Ｔeまで増加する電流Ｉ2の強度。
【００５９】
電流Ｉ1およびＩ2の強度と、点Ｐ1およびＰ2の値との間のそれぞれの比例関係は同一にすべきである。したがって、この場合、電流Ｉ2の強度は点Ｐ2の値に等しい。
【００６０】
第２の時間間隔Ｔeの間、キャパシタ１４０は、点Ｐ1の値に比例する電圧値から点Ｐ2の値に比例する電圧値まで放電される。信号Ｓのアナログの立下がり傾斜が、図７に太線で示されている。
【００６１】
ステップ２１０では、比較器７２が信号Ｓをゼロと比較する。ステップ２１２では、比較器７２が、信号Ｓがゼロと交差するごとに立上がり端をトリガする。したがって、比較器７２は、周波数Ｆoutを有し、かつＳoutの位相雑音と比較して位相雑音が低減された出力パルス列Ｓ’outを作成する。
【００６２】
ステップ２２０では、補間ステップ２００の最後で、補間器７０は自動的にリセット状態２２０に切り替えられる。より正確には、状態２２０では、キャパシタ１４０が完全に放電される。例えば、制御器１３０が、スイッチ１４８および１５２を開放して、スイッチ１４６および１５０を閉鎖し、スイッチ断続器１５４がキャパシタ１４０のプレート１４２と１４４を共にアースに接続する。リセット状態中は、電流源１３４は使用不可となる。
【００６３】
各サイクル中、積分器７０はリセットされるので、回路６は、１つのサイクルから他のサイクルに積分誤差を累算しない。同様の理由で、列Ｓoutのパルスが、ＷＯ９７／３０５１６で述べられた装置で必要とされる長さと同じ長さを有する必要はない。
【００６４】
さらに、パルス列Ｓoutの平均期間値は、計算されることなく周波数発生器から直接読み取られるので、回路６は、ＷＯ９７／３０５１６の回路よりも高速である。
【００６５】
多くのさらなる実施形態が可能である。例えば、発生器４は、デジタル・ロック・ループの代わりに直接デジタル合成を用いた発生器に置き換えられてもよい。デジタル積分パルス列を生成するために使用された「１」および「Ｎ−Ｋ−Ｆ」の値は、例示のため与えられただけである。デジタル積分パルス列の平均値が一定値に集束するのであれば、他の値が選択されてもよい。
【００６６】
他の実施形態では、オフセット回路９８が削除されてもよい。この他の実施形態では、比較器１０６は、基準レベルＶSより上の値および下の値を決定するように適応されるべきである。この実施形態では、比較器７２により用いられる基準レベルＶrefは、ゼロにならない。
【００６７】
デジタル−アナログ直線補間器９０の機能は、他の回路構造体で実現されてもよい。例えば、補間器９０は、位相補間器により置き換えられてもよい。位相補間器は、信号Ｓが基準電圧ＶSと交差したとき立上がり端を直接生成し、したがって、この実施形態では比較器７２が削除される。
【図面の簡単な説明】
【００６８】
【図１】ジッタ低減回路を含む周波数合成器の概略図である。
【図２】図１の回路で使用されるデルタ・シグマ変調器の概略図である。
【図３】図１の回路で使用される交差間隔検出器の概略図である。
【図４】図１の回路で使用されるデジタル−アナログ直線補間器の概略図である。
【図５】入力パルス列中の位相雑音を低減する方法の流れ図である。
【図６】図１の回路中で生ずる様々な信号のタイミング図である。
【図７】図１の回路中で生ずる様々な信号のタイミング図である。
【図８】図４の補間器の直線補間を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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