(57)【要約】  不揮発性メモリシステムでは、消去スレショールド電圧分布を最低スレショールド電圧状態に圧縮することで、有効データスレショールド電圧ウィンドウが低減する。有効データスレショールド電圧ウィンドウを低減させることで、フローティングゲート／フローティングゲート結合効果が低減する。この圧縮は、消去工程の一部として、又は書込み動作の一部として実行できる。【選択図】図６Ｂ
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【特許請求の範囲】
【請求項１】
不揮発性メモリの動作方法であって、
１組の不揮発性記憶要素のスレショールド電圧をゼロボルト未満の第１範囲に変換することによって前記不揮発性記憶要素を消去する消去工程と、
前記スレショールド電圧を圧縮して、ゼロボルトよりも高い第２範囲に変換する変換工程と、
前記第２範囲における少なくとも１部分の前記不揮発性記憶要素を、ゼロボルトよりも高い一又は複数の追加範囲に書込む書込み工程と、
を備えていることを特徴とする方法。
【請求項２】
前記第１範囲は有効データ範囲ではなく、
ゼロボルトよりも高い前記第２範囲と前記追加範囲は有効データ範囲であることを特徴とする請求項１に記載の方法。
【請求項３】
前記圧縮の後に、１部分の前記不揮発性記憶要素の書込み命令を受信する工程をさらに備えており、
少なくとも１部分の前記不揮発性記憶要素を書込む書込み工程は、前記書込み命令に応答して実行されることを特徴とする請求項１に記載の方法。
【請求項４】
前記圧縮の前に、１部分の前記不揮発性記憶要素の書込み命令を受信する工程をさらに備えており、
前記少なくとも１部分の不揮発性記憶要素を書込む書込み工程と前記圧縮とが、前記書込み命令に応答して実行されることを特徴とする請求項１に記載の方法。
【請求項５】
前記変換工程は、前記スレショールド電圧を８個の有効データ状態のうち一番目の有効データ状態へ変換する工程を含み、
前記書込み工程は、１部分の前記不揮発性記憶要素の前記スレショールド電圧を、二番目の有効データ状態、三番目の有効データ状態、四番目の有効データ状態、五番目の有効データ状態、六番目の有効データ状態、七番目の有効データ状態、八番目の有効データ状態のうちいずれか１つの有効データ状態へ変換する工程を含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記消去工程の前に、前記不揮発性記憶要素を書込む工程をさらに備えていることを特徴とする請求項１に記載の方法。
【請求項７】
前記消去工程は、前記不揮発性記憶要素のフローティングゲートから電荷を除去する工程を含み、
前記圧縮及び前記変換工程は、前記不揮発性記憶要素のフローティングゲートに電荷を追加する工程を含むことを特徴とする請求項１に記載の方法。
【請求項８】
前記不揮発性記憶要素はマルチ状態ＮＡＮＤ形フラッシュメモリ要素であることを特徴とする請求項１に記載の方法。
【請求項９】
前記不揮発性記憶要素はマルチ状態フラッシュメモリ要素であることを特徴とする請求項１に記載の方法。
【請求項１０】
前記不揮発性記憶要素の各々は複数のページにデータを記憶することを特徴とする請求項９に記載の方法。
【請求項１１】
前記不揮発性記憶要素の各々はデータを複数のページに記憶し、
前記書込み工程は、先行ページの隣接した不揮発性記憶要素にデータの書込みを行った後に、特定のページに関連した特定の不揮発性記憶要素にデータを書込む工程を含むことを特徴とする請求項９に記載の方法。
【請求項１２】
不揮発性メモリシステムであって、
複数の不揮発性記憶要素と、
前記不揮発性記憶要素を制御する一又は複数の制御回路とを備えており、
前記一又は複数の制御回路は、前記不揮発性記憶要素のスレショールド電圧をゼロボルト未満のレベルにまで低下させることによって前記不揮発性記憶要素を消去し、かつ前記スレショールド電圧を圧縮してゼロボルトよりも高いレベルにまで上昇させるとともに少なくとも１部分の前記不揮発性記憶要素をゼロボルトよりも高いレベルから一又は複数の有効データ状態に書込むことを特徴とする不揮発性メモリシステム。
【請求項１３】
前記ゼロボルト未満のレベルは有効データ範囲を含まず、
前記ゼロボルトよりも高いレベルは有効データ範囲を含むことを特徴とする請求項１２に記載の不揮発性メモリシステム。
【請求項１４】
少なくとも１つのサブセットの前記不揮発性記憶要素を書込む前記書込みと前記圧縮とは、書込み命令に応答して実行されることを特徴とする請求項１２に記載の不揮発性メモリシステム。
【請求項１５】
前記不揮発性記憶要素はマルチ状態ＮＡＮＤ形フラッシュメモリ要素であることを特徴とする請求項１２に記載の不揮発性メモリシステム。
【請求項１６】
前記不揮発性記憶要素の各々はデータを複数ページに記憶し、
前記一又は複数の制御回路は、先行ページの隣接した不揮発性記憶要素の書込みを行った後に、特定のページに関連した特定の不揮発性記憶要素を書込むことによって１部分の不揮発性記憶要素の書込みを行うことを特徴とする請求項１５に記載の不揮発性メモリシステム。
【請求項１７】
不揮発性メモリの動作方法であって、
不揮発性記憶要素のスレショールド電圧を無効データに関連した第１範囲に変換することによって前記不揮発性記憶要素を消去する消去工程と、
前記不揮発性記憶要素の前記スレショールド電圧を、前記第１範囲とは異なる第２範囲に変換する変換工程と、
前記第２範囲からの少なくとも１部分の不揮発性記憶要素を、有効データ状態に関連した一又は複数の別の範囲に書込む書込み工程と、
を備えていることを特徴とする方法。
【請求項１８】
前記変換工程の後に書込み命令を受信する工程をさらに備えており、
少なくとも１サブセットの前記不揮発性記憶要素を書込む前記書込み工程は、前記書込み命令に応答して実行されることを特徴とする請求項１７に記載の方法。
【請求項１９】
前記変換工程の前に書込み命令を受信する工程をさらに備えており、
少なくとも１サブセットの前記不揮発性記憶要素を書込む前記書込み工程と前記変換工程とは、前記書込み命令に応答して実行されることを特徴とする請求項１７に記載の方法。
【請求項２０】
前記消去工程の前に、前記不揮発性記憶要素を書込む工程をさらに備えることを特徴とする請求項１７に記載の方法。
【請求項２１】
前記不揮発性記憶要素はマルチ状態ＮＡＮＤ形フラッシュメモリ要素であることを特徴とする請求項１７に記載の方法。
【請求項２２】
前記不揮発性記憶要素の各々はデータを複数のページに分けて記憶し、
前記書込み工程は、先行ページの隣接した不揮発性記憶要素への書込み工程の後に、特定のページに関連した特定の不揮発性記憶要素に書込みを行う工程を含むことを特徴とする請求項２１に記載の方法。
【請求項２３】
不揮発性記憶メモリシステムであって、
複数の不揮発性記憶要素と、
前記不揮発性記憶要素と通信した一又は複数の制御回路とを備えており、
前記一又は複数の制御回路は、１組の不揮発性記憶要素を前記不揮発性記憶要素のスレショールド電圧を有効データ範囲から無効データ範囲へ変換することにより消去し、かつ前記スレショールド電圧を圧縮して前記有効データ範囲の第１範囲へ変換して少なくとも１部分の不揮発性記憶要素を前記有効範囲の第１範囲から前記有効範囲の一又は複数の追加の範囲へ変換することを特徴とする不揮発性メモリシステム。
【請求項２４】
前記不揮発性記憶要素はマルチ状態ＮＡＮＤ形フラッシュメモリ要素であることを特徴とする請求項２３に記載の不揮発性メモリシステム。
【請求項２５】
不揮発性メモリを消去する方法であって、
１組の不揮発性記憶要素を、前記不揮発性記憶要素のスレショールド電圧を有効データ範囲外の範囲へ意図的に変換することによって消去する消去工程と、
前記スレショールド電圧を圧縮し、前記スレショールド電圧を有効データ範囲に変換する工程と、
を備えていることを特徴とする方法。
【請求項２６】
前記消去工程は、前記不揮発性記憶要素のスレショールド電圧が低下し、有効データを示すために用いた範囲よりも低いスレショールド電圧分布が形成されるように、前記不揮発性記憶要素に消去パルスを印加する工程を含み、
前記圧縮工程は、前記不揮発性記憶要素のスレショールド電圧を有効データ状態を示す範囲に上昇させる工程を含むことを特徴とする請求項２５に記載の方法。
【請求項２７】
前記スレショールド電圧分布はゼロボルト未満であり、
前記有効データ状態はゼロボルトよりも高いことを特徴とする請求項２６に記載の方法。
【請求項２８】
前記不揮発性記憶要素はマルチ状態ＮＡＮＤ形フラッシュメモリ要素であることを特徴とする請求項２７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリの技術に関する。
【背景技術】
【０００２】
半導体メモリ装置は、様々な電子装置に使用され広く知られている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、ＰＤＡ、モバイルコンピュータ、非モバイルコンピュータ、及びその他の装置に使用されている。最も普及している不揮発性半導体メモリは、電気的に消去と書込みが可能な読み取り専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリである。
【０００３】
ＥＥＰＲＯＭとフラッシュメモリの両者は、半導体基板のチャネル領域から絶縁されかつチャネル領域の上に配置されているフローティングゲートを利用する。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。制御ゲートは、フローティングゲートの上に設けられているとともに、フローティングゲートから絶縁されている。トランジスタのスレショールド電圧は、フローティングゲートに保持される電荷量によって制御される。即ち、ソースとドレインの間が導通してトランジスタがターンオンする前に制御ゲートに印加されるべき最小限の電圧が、フローティングゲートの電荷レベルによって制御される。
【０００４】
ＥＥＰＲＯＭ、又はＮＡＮＤ形フラッシュメモリ装置のようなフラッシュメモリ装置に書込む場合、制御ゲートに書込み電圧を印加してビット線を接地する。チャネルからの電子がフローティングゲートに注入される。フローティングゲート内に電子が蓄積すると、フローティングゲートが負電荷状態となり、メモリセルのスレショールド電圧が上昇して、メモリセルが書込み状態になる。書込みに関するさらなる情報は２００３年３月５日出願の米国特許出願第１０／３７９６０８号「Self Boosting Technique」、２００３年７月２９日出願の米国特許出願第１０／６２９０６８号「Detecting Over Programmed Memory」、米国特許第６５２２５８０号、米国特許第６６４３１８８号から得ることができる。上記４つの明細書に記載された発明は、各明細書の中で具体化されている。
【０００５】
いくつかのＥＥＰＲＯＭとフラッシュメモリ装置は、２つの電荷範囲を保持するために使用されるフローティングゲートが設けられている。その結果、メモリセルを２つの状態（消去状態と書込み状態）の間で書込み／消去することができる。このようなフラッシュメモリ装置はバイナリフラッシュメモリ装置と呼ばれることもある。
【０００６】
マルチ状態フラッシュメモリ装置は、禁止範囲によって分離され、明確に許容され／有効に、書込まれた複数のスレショールド電圧範囲を識別することによって実現される。各々の明確なスレショールド電圧範囲は、メモリ装置内の１組のデータビットの所定値に関連している。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
隣接したフローティングゲートに記憶された電荷に基づいて電場が結合することで、フローティングゲート上に記憶された明瞭な電荷にシフトが生じる。この現象は米国特許第５８６７４２９号に説明されており、明細書の中でそのまま具体化されている。異なる時間に書込まれた隣接するメモリセルの組どうしの間に最も顕著な問題が生じる。例えば、第１メモリセルは、１組のデータに関連しているそのフローティングゲートに、或る準位の電荷を追加するように書込まれる。次に、一又は複数の隣接したメモリセルが、第２セットのデータに関連しているそれらのフローティングゲートに、或る準位の電荷を追加するように書込まれる。一又は複数の隣接したメモリセルの書込みが終了すると、第１メモリセルと結合した近隣のメモリセルへの電荷効果によって、第１メモリセルから読み出した電荷準位が、書込んだものと異なっていることが明らかになる。隣接したメモリセルと結合されていることにより、明らかに読み出し中の電荷準位が、記憶されたデータを誤って読み出させるのに十分な量だけシフトされる。
【０００８】
フローティングゲート／フローティングゲート結合の効果はマルチ状態装置にとってより深刻な問題である。なぜなら、一般にマルチ状態装置は、大量の電荷を記憶できることに加えて、状態間のスレショールド電圧距離がバイナリ装置よりも短いためである。さらに、マルチ状態装置の最低状態と最高状態の間に記憶された電荷の差は、バイナリメモリ装置の消去状態と書込み状態の間に記憶された電荷の差よりも大きいようである。隣接したフローティングゲートどうしの間で結合した電圧の大きさは、隣接したフローティングゲートに記憶された電荷の大きさに基づく。
【０００９】
メモリセルが縮小を続けることで、これに関連したワード線間及びビット線間の空間が短縮され、隣接したフローティングゲート間の結合が増加する。さらに、短いチャネル効果、より厚い酸化膜／より大きな結合比率変化、さらなるチャネルドーパントの変動により、スレショールド電圧の自然な書込み及び消去分布が増加することが予想される。これが、マルチ状態メモリ装置の最低状態と最高状態の間をさらに分離する命令になる。また、マルチ状態メモリ装置内でさらに多くのビットのデータが暗号化されるに伴ってより多くの状態が必要となるため、最低状態と最高状態の間がさらに大きく分離される。マルチ状態メモリ装置の最低状態と最高状態の間の分離を大きくすることで、隣接したフローティングゲート間の結合電圧が高くなる。
【００１０】
したがって、フローティングゲート間の結合の効果を低減する必要がある。
【課題を解決するための手段】
【００１１】
消去スレショールド電圧分布を最低（又は別の）有効データスレショールド電圧状態に圧縮すると、有効データスレショールド電圧ウィンドウが低減する。また、有効データスレショールド電圧ウィンドウを低減すると、フローティングゲート間の結合電圧が低減する。
【００１２】
例えば、１組の不揮発性記憶要素は、そのスレショールド電圧を有効データの範囲外へ意図的に変換することで消去される。次に、これらの不揮発性記憶要素のスレショールド電圧を圧縮して有効データ範囲に変換する。
【００１３】
一実施形態では、１セットの不揮発性記憶要素は、そのスレショールド電圧を第１範囲へ変換することで消去される。この第１範囲はゼロボルト未満である。スレショールド電圧が圧縮されて、ゼロボルトよりも高い第２範囲へ変換される。第２範囲からの少なくとも１部分の不揮発性記憶要素が、ゼロボルトよりも高い一又は複数の追加の範囲に書込まれる。
【００１４】
本発明の様々な実施形態には、一又は複数の不揮発性記憶要素の動作が含まれる。例えば、本明細書の中で説明される技術は、一配列のフラッシュメモリ装置（あるいは別タイプの不揮発性記憶要素）を消去するために使用できる。一実施形態では、マルチ状態ＮＡＮＤ形フラッシュメモリを利用する。いくつかの実施例では、一又は複数の不揮発性記憶要素の消去及び書込みは、一配列のフラッシュメモリ装置（あるいは別タイプの不揮発性記憶要素）と繋がっている一又は複数の制御回路によって、もしくはその方向に実施される。制御回路の構成要素は、特定の実施に基づいて変更できる。例えば、一又は複数の制御回路は、制御装置、命令回路、状態装置、行群制御部、列群制御部、ソース制御部、ｐウェル又はｎウェル制御部、あるいは類似の機能を実行するこれ以外の回路の１つ、又はこれらの２つ又はそれ以上の任意の組み合わせを備えていてもよい。
【実施例】
【００１５】
本発明の実施に適したメモリシステムの第１実施例は、２つの選択ゲートの間に複数のトランジスタを直列配置したＮＡＮＤ形フラッシュメモリ構造を使用する。直列配置されたトランジスタと選択ゲートはＮＡＮＤ形ストリングと呼ばれる。図１は１つのＮＡＮＤ形ストリングを示す平面図である。図２はこれと同等の回路である。図１、図２に示すＮＡＮＤ形ストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間に直列に挟設された４つのトランジスタ１００、１０２、１０４、１０６を含む。選択ゲート１２０はＮＡＮＤ形ストリングをビット線１２６に接続する。選択ゲート１２２はＮＡＮＤ形ストリングをソース線１２８に接続する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧を印加することで制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧を印加することで制御される。各トランジスタ１００、１０２、１０４、１０６は、制御ゲートとフローティングゲートを備えている。トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワード線ＷＬ３に接続し、制御ゲート１０２ＣＧはワード線ＷＬ２に接続し、制御ゲート１０４ＣＧはワード線ＷＬ１に接続し、制御ゲート１０６ＣＧはワード線ＷＬ０に接続している。一実施形態では、トランジスタ１００，１０２，１０４，１０６は全てメモリセルである。別の実施形態では、これらのメモリセルは複数のトランジスタを備えるか、又は図１、図２に示されたものとは異なるものであってよい。選択ゲート１２０は選択線ＳＧＤに接続し、選択ゲート１２２は選択線ＳＧＳに接続している。
【００１６】
図３は、上記したＮＡＮＤ形ストリングの断面図を提供する。図３に示すように、ＮＡＮＤ形ストリングのトランジスタはｐウェル領域１４０内に形成されている。各トランジスタは、図２に示すトランジスタ１００、１０２、１０４、１０６に対応した、制御ゲート（１００ＣＧ、１０２ＣＧ、１０４ＣＧ、１０６ＣＧ）とフローティングゲート（１００ＦＧ、１０２ＦＧ、１０４ＦＧ、１０６ＦＧ）で構成された積層ゲート構造を備えている。フローティングゲートは、酸化膜あるいは他の誘電膜の上に配置され、ｐウェルの表面に形成されている。制御ゲートはフローティングゲートの上に配置され、間に挟まれた中間ポリシリコン誘電層がこれらのゲートを分離している。メモリセル（図２の１００，１０２，１０４，１０６）の制御ゲートはワード線を形成している。隣接するセルの間で、Ｎ＋ドープ層１３０，１３２，１３４，１３６，１３８が共有されていることで、セルどうしが直列に接続されてＮＡＮＤ形ストリングを形成している。これらのＮ＋ドープ層は、それぞれのセルのソースとドレインを形成している。例えば、Ｎ＋ドープ層１３０はトランジスタ１２２のドレイン（図２に示すとおり。１２２ＣＧに接続している）および１０６のトランジスタのソースとして、Ｎ＋ドープ層１３２はトランジスタ１０６のドレイン、トランジスタ１０４のソースとして機能する。また、Ｎ＋ドープ領域１３４はトランジスタ１０４のドレイン、トランジスタ１０２のソースとして、Ｎ＋ドープ領域１３６はトランジスタ１０２のドレイン、トランジスタ１００のソースとして、さらにＮ＋ドープ層１３８はトランジスタ１００のドレイン、トランジスタ１２０のソース（図２に示すとおり。また１２０ＣＧに接続している）として機能する。Ｎ＋ドープ層１２６は、ＮＡＮＤ形ストリングのビット線に接続し、一方でＮ＋ドープ層１２８は複数のＮＡＮＤ形ストリングの共通ソース線に接続している。
【００１７】
図１〜図３はＮＡＮＤ形ストリング内の４つのメモリセルを示しているが、この４つのトランジスタの利用は単に一例として提供されたものである。ＮＡＮＤ形ストリングは、４つ未満、又は４つ以上のメモリセルを備えることができる。例えば、８個のメモリセル、１６個のメモリセル、３２個のメモリセル、その他を備えるＮＡＮＤ形ストリングもある。ここで示される説明は、ＮＡＮＤ形ストリング内のメモリセルのうち特定のどのメモリにも限定されない。
【００１８】
それぞれのメモリセルは、アナログ又はデジタル形式のデータを記憶することができる。１ビットのデジタルデータを記憶する場合、メモリセルの使用可能なスレショールド電圧の範囲が２つの範囲に分割され、これらの範囲には論理データ「１」と「０」がそれぞれ割り当てられている。ＮＡＮＤ形フラッシュメモリの一例では、メモリセル消去後に電圧スレショールド値が負になり、論理「１」と定義される。書込み処理後にはスレショールド電圧は正となり、論理「０」として定義される。スレショールド電圧が負であり、制御ゲートに０ボルトを印加して読み出しを試みる場合には、メモリセルがターンオンする。これは論理「１」が記憶されたことを示す。スレショールド電圧が正であり、制御ゲートに０ボルトを印加することにより読み出し処理を試みる場合には、メモリセルはターンオンしない。これは論理「０」が記憶されたことを示す。
【００１９】
またメモリセルは複数の状態を記憶できるため、複数ビットのデジタルデータを記憶できる。複数のデータ状態を記憶する場合には、スレショールド電圧ウィンドウがその個数に分割される。例えば、４つの状態を使用する場合は、データ値「１１」，「１０」，「０１」，「００」に割り当てた４つのスレショールド電圧範囲が存在する。ＮＡＮＤ形メモリの一例では、消去処理後のスレショールド電圧は負であり、「１１」と定義される。また、「１０」，「０１」，「００」の状態に正のスレショールド電圧が使用される。いくつかの実現では、データ値（例えば論理状態）がグレーコードを利用してスレショールド範囲に割り当てられるため、フローティングゲートのスレショールド電圧が間違って近隣のフィジカル状態にシフトされた場合でも１ビットしか影響を受けない。メモリセルに書込みされたデータとセルのスレショールド電圧範囲との間の特定の関係は、メモリセルに採用されるデータ暗号化スキームによって異なる。例えば、米国特許第６２２２７６２号、２００３年６月１３日出願の米国特許出願第１０／４６１２４４号「Tracking Cells For A Memory System」は、マルチ状態フラッシュメモリセルのための様々なデータ暗号化スキームについて説明しており、それらの明細書の中で具体化されている。
【００２０】
ＮＡＮＤ形フラッシュメモリ及びその動作の関連例は次の米国特許／特許出願、米国特許第５５７０３１５号、米国特許第５７７４３９７号、米国特許第６０４６９３５号、米国特許第５３８６４２２号、米国特許第６４５６５２８号、米国特許出願第０９／８９３２７７号（公開公報第ＵＳ２００３／０００２３４８号）から得られ、それらの明細書の中で具体化されている。本発明では他のタイプの不揮発性メモリを使用することも可能である。
【００２１】
図４は、本発明を実施するために使用できるフラッシュメモリシステムの一実施形態のブロック線図である。メモリセルアレイ３０２は列群制御回路３０４、行群制御回路３０６、Ｃソース制御回路３１０、ｐウェル制御回路３０８によって制御される。列群制御回路３０４は、メモリセルに記憶されているデータを読み出すため、書込み処理中のメモリセルの状態を決定するため、ビット線のポテンシャルレベルを制御して書込みを促進又は禁止するために、メモリセルアレイ３０２のビット線に接続している。行群制御回路３０６は、複数のワード線から１つを選択するため、読み出し電圧を印加するため、書込み電圧を印加するため、消去電圧を印加するために、ワード線に接続している。Ｃソース制御回路３１０は、メモリセルに接続した共有ソース線（図５中に「Ｃソース」として示す）を制御する。ｐウェル制御回路３０８はｐウェル電圧を制御する。
【００２２】
メモリセルに記憶されたデータが列群制御回路３０４によって読み出され、データ入力／出力バッファ３１２を介して外部Ｉ／Ｏ線へ出力される。メモリセルに記憶されるべき書込みデータが、外部Ｉ／Ｏ線を介してデータ入力／出力バッファ３１２に入力され、列群制御回路３０４へ転送される。外部Ｉ／Ｏ線は制御装置３１８に接続している。
【００２３】
フラッシュメモリ装置を制御するための命令データが制御装置３１８に入力される。命令データは、どの処理が要求されたかをフラッシュメモリに知らせる。入力された命令が状態装置３１６に転送され、列群制御回路３０４、行群制御回路３０６、Ｃソース制御３１０、ｐウェル制御回路３０８、データ入力／出力バッファ３１２を制御する。さらに状態装置３１６は、ＲＥＡＤＹ／ＢＵＳＹやＰＡＳＳ／ＦＡＩＬのようなフラッシュメモリの状態データを出力することができる。
【００２４】
制御装置３１８はホストシステムに接続されているか、接続されることができる。このホストシステムは、パーソナルコンピュータ、デジタルカメラ、ＰＤＡ、その他である。制御装置３１８はホストと通信して、ホストから命令を受信し、データを受信し、また、ホストにデータを供給し、状態情報を供給する。制御装置３１８はホストからの命令を命令信号に変換する。この命令信号は、状態装置３１６と通信している命令回路３１４によって解釈及び実行されることができる。一般的に、制御装置３１８には、メモリアレイに書込み、又はメモリアレイから読み出しされるユーザデータのためのバッファメモリが内蔵されている。
【００２５】
１つの例であるメモリシステムは、制御装置３１８を実装した１つの集積回路と、それぞれがメモリアレイと関連する制御とを含んでいる一又は複数の集積回路チップと、入力／出力及び状態装置回路とを備えている。一又は複数の集積回路チップ上でシステムのメモリアレイと制御装置回路を統合することがトレンドである。メモリシステムはホストシステムの部分として組み込むか、又は、ホストシステム内に取り外し可能に挿入されるメモリカード（もしくは他のパッケージ）内に内蔵することができる。このような取り外し可能なカードには、メモリシステム全体（例えば、制御装置を含む）が実装されているか、又は、単にメモリアレイ（一又は複数）と、関連する周辺回路（ホストに制御装置または制御機能が組み込まれた状態）が実装されていてよい。したがって、制御装置をホスト内に組み込むか、取り外し可能なメモリシステム内に実装することが可能である。
【００２６】
いくつかの実施形態では、図４の構成要素を数個組み合わせることが可能である。様々な設計において、図４中のメモリセル３０２以外の一又は複数の構成要素は、一又は複数の制御回路として考慮できる。
【００２７】
図５を参照にして、メモリセルアレイ３０２の構造例を説明する。一例として、１０２４個のブロックに区分されたＮＡＮＤ形フラッシュＥＥＰＲＯＭについて説明する。各ブロックに記憶されたデータが同時に消去される。一実施形態では、ブロックは、同時に消去されるセルの最小単位である。この場合、各ブロック内には、偶数列群と奇数列群に分割された８５１２個の列群が存在する。ビット線も偶数ビット線（ＢＬｅ）と奇数ビット線（ＢＬｏ）に分割されている。図５は、直列接続してＮＡＮＤ形ストリングを形成している４つのメモリセルを示す。４つのセルは、それぞれのＮＡＮＤ形ストリング内に内蔵されて示されているが、４つ前後のメモリセルを利用できる。ＮＡＮＤ形ストリングの１つの端末は第１選択トランジスタＳＧＤを介して対応するビット線に接続し、別の端末は第２選択トランジスタＳＧＳを介してＣソースに接続している。
【００２８】
読み出し及び書込み処理の一実施形態の最中に、４２５６個のメモリセルが同時に選択される。選択されたメモリセルは同一のワード線と、同型のビット線（例えば、偶数ビット線又は奇数ビット線）を有する。したがって、５３２バイトのデータを同時に読み出し又は書込むことができる。同時に読み出し又は書込みができるこれらの５３２バイトのデータによって論理ページが形成される。したがって、１つのブロックは少なくとも８個の論理ページ（それぞれが奇数と偶数のページを備える４つのワード線）を記憶することができる。各メモリセルが２ビットのデータ（例えばマルチレベルセル）を記憶する場合、１つのブロックが１６個の論理ページを記憶する。各メモリセルが３ビットのデータ（例えばマルチレベルセル）を記憶する場合、１つのブロックが２４個の論理ページを記憶する。本発明では、これ以外のサイズのブロック及びページを利用することもできる。さらに、本発明を実施するために、図４、図５に示した構造以外の構造を利用することもできる。
【００２９】
１つの実施形態では、ｐウェルを十分な時間をかけて消去電圧（例えば２０ボルト）にまで上昇させ、消去するべく選択したブロックのワード線を接地し、ソースとビット線を浮遊させることによってメモリセルを消去する。静電容量結合のために、選択されていないワード線、ビット線、選択線、消去するために選択されていないブロックのＣソースも高圧（例えば約２０Ｖ）に上昇され、これによって消去が禁じられる。これにより、選択されたメモリセルのトンネル酸化膜に強い電場が印加される。フローティングゲートの電子が基板側へ放出される際に、選択されたメモリセルのデータが消去される。電子が浮遊ゲートからｐウェル領域に変換される際に、選択したセルのスレショールド電圧が降下する。消去はメモリアレイ全体、別個のブロック、又は別のセルのユニット上で実行できる。
【００３０】
読み出し及びベリファイ処理では、選択されたブロックの選択ゲート（ＳＧＤ、ＳＧＳ）が一又は複数の選択電圧にまで上昇され、選択されたブロックの選択されていないワード線（例えばＷＬ０、ＷＬ１、ＷＬ３）が読み出しパス電圧（例えば４．５ボルト）にまで上昇され、この電圧によりトランジスタがパスゲートとして動作される。選択されたブロックの選択されたワード線（例えばＷＬ２）が、読み出し及びベリファイ動作の各々に特化した基準電圧と接続することで、懸案のメモリセルのスレショールド電圧がこのレベルに達したか否かが決定される。例えば、２レベルのメモリセルを読み出す処理では、選択されたワード線ＷＬ２を接地することで、スレショールド電圧が０Ｖよりも高いかどうかを検出することができる。２レベルのメモリセルのベリファイ処理では、例えば選択されたワード線ＷＬ２が２．４ｖと接続することで、書込みが進行するに従い、スレショールド電圧が少なくとも２．４ｖに達したかどうかがベリファイされる。ベリファイ時のソースとｐウェルはゼロボルトである。一実施形態では、選択されたビット線（ＢＬｅ）は例えば０．７ｖのレベルにまでプレチャージされる。スレショールド電圧がワード線上で読み出し又はベリファイレベルよりも高い場合には、非伝導性メモリセルのために、懸案のビット線（ＢＬｅ）の電位レベルがこの高レベルを維持する。一方、スレショールド電圧が読み出し又はベリファイレベルよりも低い場合には、伝導性メモリセルのために、懸案のビット線レベル（ＢＬｅ）の電位レベルが０．５Ｖよりも低レベルに低下する。これにより、ビット線と接続している感知増幅器がメモリセルの状態を検出する。
【００３１】
ＮＡＮＤ形フラッシュメモリ装置を書込む場合には、一般的に制御ゲートに書込み電圧が印加され、ビット線が接地される。チャネルからの電子がフローティングゲート内に電子が注入される。フローティングゲートは内部に電子が蓄積すると負にチャージされ、メモリセルのスレショールド電圧を上昇することで、メモリセルが書込み状態となる。一般に、制御ゲートに印加される書込み電圧は一連のパルスとして印加される。パルスの数値は、連続した各パルスと共に所定のステップサイズ（例えば０．１ｖ５，０．２ｖ，０．４ｖその他）だけ上昇する。パルス間の期間中に、ベリファイ処理が実施される。書込み可能な状態の数が増加するにつれてベリファイ処理の数も増加し、その分所要時間も長くなる。ベリファイ処理の時間的負担を軽減するための１つの手段は、より効率的なベリファイ工程を利用する。このようなベリファイ工程には、例えば、２００２年１２月５日出願の米国特許出願番号第１０／３１４０５５号「Smart Verify for Multi-State Memories」があり、その明細書の中で具体化されている。
【００３２】
上記した消去、読み出し、ベリファイ、書込み処理は公知の技術に従って実施される。そのため、ここで説明した詳細の多くは当業者による変更が可能である。これ以外の従来技術で知られた読み出し及びベリファイ技術の利用も可能である。
【００３３】
図６Ａは、マルチ状態フラッシュメモリセルの密集したスレショールド値分布を示すグラフである。図６Ａの例では、各メモリセルが３ビットのデータを記憶するため、８つの有効データ状態Ｓ０〜Ｓ７が存在する。データ状態Ｓ０は完全な０ボルト未満を示す。データ状態Ｓ１〜Ｓ７は０ボルトよりも高い値を示す。各データ状態はメモリセルに記憶された３ビットの一意の値に関連している。いくつかの従来技術における装置では、メモリセルが状態Ｓ０にまで消去される。メモリセルは、状態Ｓ０から状態Ｓ１〜Ｓ７のいずれかにまで書込みできる。同図に見られるように、スレショールド電圧分布Ｓ０は分布Ｓ１〜Ｓ７よりも幅広い。従来技術の装置の多くが、過消去されたメモリセルのスレショールド電圧を上昇させるためにソフト書込み工程を実施する。
【００３４】
上記したように、フローティングゲートの明確なスレショールド電圧Ｖｔは、隣接したフローティングゲートからの電場どうしを結合することによって変換することができる。第１メモリセルで最も悪いフローティングゲート／フローティングゲート結合が確認されるだろう。この第１メモリセルは、その書込み後に（又は複数のメモリセルの書込み後に）最低状態Ｓ０から最高状態Ｓ７へ書込みされた別のメモリセルに隣接している。したがって、フローティングゲート／フローティングゲート結合を低減するには、最低状態と最高状態の間のスレショールド電圧差を低減することが好ましい。こうしたフローティングゲート／フローティングゲート結合電圧を低減する手段の１つは、最低状態を、最低の負スレショールド電圧状態に圧縮するものである。例えば、状態Ｓ０は圧縮され、図６Ａ中の状態Ｓ１で示す場所に変換される。状態Ｓ１は図６Ａ中の状態Ｓ２で示す場所に変換される。状態Ｓ２は図６Ａ中の状態Ｓ３で示す場所に変換される。以降も同様に続く。
【００３５】
図６Ｂは、上記した消去スレショールド電圧分布の圧縮及び変換への１つの提案を例示する。図６Ｂは、有効データに関連した８個の状態Ｓ０〜Ｓ７を示す。これらは全て０ボルトよりも高い。状態Ｓ０は有効データ１１１に、Ｓ１は有効データ１１０に、Ｓ２は有効データ１０１に、Ｓ３は有効データ１００に、Ｓ４は有効データ０１１に、Ｓ５は有効データ０１０に、Ｓ６は有効データ００１に、Ｓ７は有効データ０００に関連している。これ以外にも、様々な状態に関連したデータ暗号化スキームを使用することができる。
【００３６】
図６Ｂはさらに、消去されたスレショールド電圧分布ＥＤを示す。消去スレショールド電圧分布ＥＤは有効データに関連していない。まず、メモリセルが消去スレショールド電圧分布ＥＤにまで消去される。この消去スレショールド電圧分布ＥＤは圧縮され、最低の正のＳ０状態に変換される。他の実施形態では、これらの状態を反転させることが可能である。即ち、消去するスレショールド電圧分布が最高スレショールド電圧で、有効データの状態がより低くてもよい。他の実施形態では、消去したスレショールド電圧分布ＥＤを圧縮し、メモリセルのいくつか又は全てがゼロ未満であるスレショールド電圧を含むスレショールド電圧分布にすることができる。
【００３７】
消去したスレショールド電圧分布を圧縮及び変換することによって、有効データスレショールド電圧ウィンドウの合計が減少し、その結果、フローティングゲート／フローティングゲート結合効果が減少する。この結合効果の減少によって、特定のスレショールド電圧分布の各々の幅が減少する。しかしこれには、圧縮に要する時間によってメモリ装置の動作が遅速化する可能性があるという欠点が伴う。１つの応用形では、スレショールド電圧分布幅を減少させるのではなく、制御ゲートに印加する書込み電圧のステップサイズを上げることで、書込みの高速化と圧縮の補正を行う。別の実施形態では、スレショールド電圧分布幅の一部減少と、ステップサイズの一部上昇とを組み合わせて利用できる。
【００３８】
消去したスレショールド電圧分布の圧縮及び変換による効果を一例により説明する。まず、図６Ａに示すオリジナルのスレショールド電圧分布Ｓ０〜Ｓ７について考える。８個の状態の平均スレショールド電圧の一例は次のとおりであってよい。Ｓ０＝−３．０Ｖ，Ｓ１＝０．４Ｖ，Ｓ２＝１．４Ｖ，Ｓ３＝２．４Ｖ５，Ｓ４＝３．４Ｖ，Ｓ５＝４．４Ｖ，Ｓ６＝５．４Ｖ，Ｓ７＝６．４Ｖ。この例のスレショールド電圧ウィンドウの合計は少なくとも９．４Ｖということになる。スレショールド電圧分布（例えば１Ｅ９セル）の幅は、書込み電圧等価ステップサイズ、回路／セルの変化（ノイズ、セル書込み特徴、感知など）、フローティングゲート／フローティングゲート結合効果の大きさを含む要素の個数によって決定される。様々なデータ状態間におけるスレショールド電圧の分離は、感知距離、障害物、データ保持の必要性によって決定される。図６Ａに関連して上記した例では、等価ステップサイズは約０．１Ｖである。約１Ｅ９セルの回路／セルの変化は０．１Ｖである。（合計のスレショールド電圧ウィンドウが９．４Ｖの最悪ケースのトランジションの場合）フローティングゲート／フローティングゲート結合効果は約０．５Ｖである。状態の縁どうしの間にデータを保持するには約０．３Ｖの電圧が必要である。したがって、各状態の中心と中心の間の分離は約１．０Ｖ（０．１＋０．１＋０．５＋０．３）ということになる。
【００３９】
消去分布が最低の正スレショールド電圧状態（例えばＳ０に圧縮されたＥＤ）に圧縮された場合、様々な状態の平均スレショールド電圧の初期目標は、Ｓ０＝０．４Ｖ，Ｓ１＝１．４Ｖ，Ｓ２＝２．４Ｖ，Ｓ３＝３．４Ｖ，Ｓ４＝４．４Ｖ，Ｓ５＝５．４Ｖ，Ｓ６＝６．４Ｖ，Ｓ７＝７．４Ｖとなる。合計のスレショールド電圧ウィンドウが約９．４Ｖから約７．０Ｖに低減され、その結果フローティングゲート／フローティングゲート結合が約０．５Ｖから約０．３７Ｖに低減される。分離必要条件へのフィードバックを行い、フローティングゲート／フローティングゲート結合（０．３Ｖ）を再計算することで、最終目標の平均スレショールド電圧であるＳ０＝０．４Ｖ，Ｓ１＝１．２Ｖ，Ｓ２＝２．０Ｖ，Ｓ３＝２．８Ｖ，Ｓ４＝３．６Ｖ，Ｓ５＝４．４Ｖ，Ｓ６＝５．２Ｖ、Ｓ７＝６．０Ｖに達する。この分離によりスレショールド電圧ウィンドウが約５．６Ｖにまで低下する。即ち、フローティングゲート／フローティングゲート結合効果が４０％（０．２Ｖ）低下する。
【００４０】
上記の例は３ビットのマルチ状態メモリセルに関する。消去分布のためにスレショールド電圧を圧縮し変換する概念は、３ビット未満又はこれよりも大きなメモリセルに適用できる。例えば、２ビットのデータを記憶するメモリセルについて考える。この一例として、様々な状態の平均スレショールド電圧を、Ｓ０で約−２．０Ｖ、Ｓ１で約０．６Ｖ、Ｓ２で約１．９Ｖ、Ｓ３で３．２Ｖとする。スレショールド電圧分布の幅は、ステップサイズで０．２Ｖ、回路／セル変化で０．２Ｖ、フローティングゲート／フローティングゲート結合で０．２Ｖである。感知距離条件、障害条件、データ保持条件、各種状態の縁どうしの間にはＪＶが必要である。合計のスレショールド電圧ウィンドウは約５．２Ｖである。消去分布を最下の正スレショールド電圧状態に圧縮した場合、様々な状態の平均スレショールド電圧の初期目標はＳ０＝０．６Ｖ，Ｓ１＝１．９Ｖ，Ｓ２＝３．２Ｖ，Ｓ３＝４．５Ｖとなる。合計スレショールド電圧ウィンドウが約５．２Ｖから約３．９Ｖにまで減少し、これによりフローティングゲート／フローティングゲート効果が約０．２Ｖから約０．１５Ｖにまで減少する。分離条件へのフィードバックを行うことで、最終目標の平均スレショールド電圧がＳ０＝０．６Ｖ，Ｓ１＝１．８５Ｖ，Ｓ２＝３．１Ｖ，Ｓ３＝４．３５Ｖとなる。これにより、合計のスレショールド電圧ウィンドウが約５．２Ｖから約３．７５Ｖにまで減少することで、フローティングゲート／フローティングゲート結合が２５％又は０．０５Ｖ向上する。
【００４１】
図７は、消去スレショールド電圧分布の圧縮と変換の実行を含む、消去及び書込み工程の一実施形態を説明するフローチャートである。図７の工程は、上述した一又は複数の制御回路によって実行される。工程４０２では、システムがデータ消去の要求を受信する。一実施形態では、専用の消去命令を用いなくてもよい。むしろ、書込み要求を受けてシステムが（書込みの前に）消去を行う。工程４０４では、消去するブロックが選択される。ステップ４０６では、消去するべく選択されたブロックの事前書込みを行う。一実施形態では、消去前に全ての消去対象ブロック内のメモリセルが最高スレショールド電圧状態に書込まれる。これは、消去工程において均等な劣化を確保し、より高い属性を提供するために実行される。いくつかの実施形態では事前書込み工程を設けていない点に留意する。工程４０８ではメモリセルが消去される。技術上知られている様々な消去工程を利用できる。図８は、スレショールド分布ＥＤを示す。これは、図７の工程４０８後のメモリセルのスレショールド電圧の状態を示す。
【００４２】
工程４１０では、消去スレショールド電圧分布が圧縮されて、最低の有効データ状態へ変換される。一実施形態では、消去スレショールド電圧分布（負）が圧縮され、最低の正スレショールド電圧分布に変換される。消去スレショールド分布が負でない実施形態では、別の有効データ状態又は場所に変換される。いくつかの実施形態では、消去スレショールド電圧分布は最低の有効データ状態に変換される。
【００４３】
図９はスレショールド分布Ｓ０を示し、また、工程４１０後のスレショールド電圧の状態を示す。消去スレショールド電圧分布ＥＤは圧縮され、状態Ｓ０に変換されている。圧縮するとは、スレショールド電圧分布の幅を狭めることを意味する。
【００４４】
図７の工程４１２では、システムがデータを書込む要求を受信する。図中の点線は、工程４１０から工程４１２に到達するまでにかかる長い時間を示す。工程４１４では、メモリセルが、消去分布の圧縮及び変換先の状態から書込まれる。例えば、消去スレショールド電圧分布ＥＤがＳ０の場所に変換される場合には、全てのメモリセルが状態Ｓ０から別の状態Ｓ１〜Ｓ７に書込まれる。これを図１０に示す。データ１１１の記憶を目的としたメモリセルは有効データ１１１に関連した状態Ｓ０に既にあるため、それ以上の書込みは必要ない。工程４１４では、公知の多くの様々な書込み方法に従ってメモリセルを書込むことができる。
【００４５】
図１１は、消去スレショールド電圧分布を圧縮及び変換する工程の一例を説明するフローチャートである（図７のステップ４１０）。１つの実施形態では、消去スレショールド電圧分布を圧縮及び変換する工程は書込み工程と類似している。工程４５０では、メモリセルの制御ゲートに印加される書込み電圧Ｖｐｇｍが初期値に設定される。先述したように、一般に書込み電圧は一連のパルスであり、このパルスが工程を経る毎に高くなる。さらに工程４５０では、カウンタＰＣが初期値０に再設定される。工程４５２では、圧縮及び変換中にあるメモリセルの制御ゲートに第１書込みパルスが付加される。一例では、初期書込みパルスは１２〜１６ボルトであり、工程４５４ではメモリセルがベリファイされる。一実施形態では、メモリセルのベリファイは、メモリセルのスレショールド電圧がスレショールド電圧分布Ｓ１内の最低電圧と少なくとも同じであるか否かを決定することにより行う。例えば、各メモリセルはベリファイ電圧Ｖｖを利用して検査される（図９を参照）。スレショールド電圧がＶｖよりも高い場合には、メモリセルは目標Ｓ０ベリファイ値に達している。全てのメモリセルをこの方法でベリファイする場合は（ステップ４５６）、これで圧縮及び変換の工程が無事完了する。全てのメモリセルがベリファイされていない場合には、工程４５８で書込みカウンタＰＣが２０未満（又はこれ以外の好ましい数）であるか否かが決定される。そうである場合には、書込み電圧が次のパルス度数へ進み、工程４６０で書込みカウンタＰＣが増分される。工程は工程４６０から工程４５２に戻り、次の書込み電圧パルスが印加される。工程４５８で書込みカウンタが２０未満でない場合には、この工程は失敗である。図１１の工程の最後に状態が「成功」になると、消去スレショールド電圧分布ＥＤ（図８を参照）が圧縮され、状態Ｓ０に変換される（図９を参照）。
【００４６】
図１２は、消去スレショールド分布の圧縮及び変換工程を含む消去及び書込みのための、別の実施形態を説明するフローチャートである。図１２の工程は図７の工程と非常に類似している。例えば、工程５０２〜５０８は工程４０２〜４０８と類似している。しかし、図１２の実施形態では、消去スレショールド電圧分布の圧縮及び変換は消去工程の一部として実行されるのではなく、工程開始時の一部として実行される。システムは、工程５１０で書込み要求を受信した後に、工程５１２で、上述のとおりに消去スレショールド電圧分布を圧縮及び変換する。工程５１４でメモリセルが書込まれる。
【００４７】
２００３年１２月２日にＳｈｉｂａｔａ等に発行された米国特許第６６５７８９１号（「’８９１特許」）は、フローティングゲート／フローティングゲート結合を低減する別の不揮発性メモリ書込み工程を開示している。これは明細書の中で具体化されている。’８９１特許に開示された工程は、先行のページと隣接したメモリセルに書き込んだ後に、特定ページに関連した特定メモリセルを書込む動作を含む。’８９１特許に記載の工程を上述した消去スレショールド電圧分布の圧縮及び変換と組み合わせて、フローティングゲート／フローティングゲート結合効果を低減することができる。
【００４８】
図１３は、複数のＮＡＮＤ形ストリングを具備した１つのブロック内の３つのＮＡＮＤ形ストリングの一部を示す。図１６に示す１つのＮＡＮＤ形ストリングは奇数ＮＡＮＤ形ストリングであり、別の２つのＮＡＮＤ形ストリングは偶数ＮＡＮＤ形ストリングであることを示す。図１３は、ＮＡＮＤ形ストリング上の５個のメモリセルを示すが、しかし各ＮＡＮＤ形ストリングは５個よりも多いメモリセルを含んでいる。
【００４９】
ブロック内の１つのメモリセルには最高で４個のメモリセルが隣接していてよい。この隣接したメモリセルの２つは同一のＮＡＮＤ形ストリング上に、別の２つは隣り合った２つのＮＡＮＤ形ストリング上にあってよい。その一例に、奇数ＮＡＮＤ形ストリング上に位置し、ワード線ＷＬ２に接続したメモリセル６００がある。メモリセル６００は４つの隣接したメモリセルを設けている。このうち２つのメモリセルは同一のＮＡＮＤ形ストリング上にある。例えば、メモリセル６００はメモリセル６０２、メモリセル６０４と近接している。さらにメモリセル６００には、近接した偶数ＮＡＮＤ形ストリングの１つの上にあるメモリセル６０６と、別の隣接した偶数ＮＡＮＤ形ストリング上にあるメモリセル６０８とが設けられている。’８９１特許で開示されている工程は、（メモリセル６００の観点から）メモリセル６００の第１ページを書込み、次にメモリセル６００付近のメモリセルの第１ページを書込み、さらにメモリセル６００の第２ページを書込み、その後近接したメモリセルの第２ページを書込み、さらにメモリセル６００の第３ページを書込む工程を含んでいる。そのため、特定のメモリセルの場合、特定のページに関連したこの特定のメモリセルへの書込みは、先行ページに関連した、上記メモリセルに隣接するメモリセルへの書込みに続いて実行される。
【００５０】
一実施形態では、３ビットのデータを記憶したメモリセルは、このデータを３つの論理ページ内に分けて記憶している。これらの論理ページは下記の表（表１）で説明する順序で書込まれる。
【表１】
2008525933.tif 000003
【００５１】
例えば、偶数列群上にあり、ワード線ＷＬ０に接続しているメモリセルの第１ページが１番目に書込まれる（処理０）。奇数列群上にあり、ワード線ＷＬ０に接続したメモリセルの第１ページが２番目に書込まれる（処理１）。偶数列群上にあり、ワード線ＷＬ１に接続したメモリセルの第１ページが３番目に書込まれる（処理２）。奇数列群上にあり、ワード線ＷＬ１に接続したメモリセルの第１ページが４番目に書込まれる（処理３）。この時点で、偶数列群上にあり、ワード線ＷＬ０に接続しているメモリセルに隣接した全てのメモリセルの第１ページが書込まれたことになる。したがって次に、偶数列群上にあり、ワード線ＷＬ０に接続しているメモリセルの第２ページを書込むことができる（処理４）。その後、奇数列群上にあり、ワード線ＷＬ０に接続したメモリセルの第２ページを書込む（処理５）。以降も同様に続く。
【００５２】
書込みを行う前に、メモリセルを、図８に示すように消去スレショールド分布ＥＤ内に入るよう消去しておく。次に、消去スレショールド電圧分布ＥＤ内のメモリセルが圧縮され、図９に示すように状態Ｓ０へ変換される。これらのステップは図７又は図１２の方法に従って実行できる。圧縮及び変換が終了すると、上の表に従ってデータのページの書込みが実行される。したがって、任意の特定メモリセルへの特定ページに関連した書込みは、先行ページの隣接したメモリへの書込み終了後に実行される。
【００５３】
データの各ページを書込む場合、状態間における書込みシーケンスが実行されることにより、第３ページの書込み中におけるトランジションが最小化される。図６Ｂに示すように、状態Ｓ０はデータ１１１に関連している。第１ビット（最も左のビット）は第１ページに関連している。中央ビットは第２ページに関連している。最も右のビットは第３ページに関連する。第１ページの書込み中（図１４に示す）、ビットがデータ「１」となる場合には、メモリセルは状態Ｓ０に留まる。ビットがデータ「０」となる場合は、メモリセルは状態Ｓ４に書込まれる。
【００５４】
隣接したメモリセルの書込み後に、フローティングゲート／フローティングゲート結合効果により、状態Ｓ０とＳ４の幅が図１５のスレショールド電圧分布６５０、６５２に示すように拡大する。
【００５５】
第２ページを書込む場合、メモリセルは状態Ｓ０にあり、第２ページビットがデータ「１」であれば、メモリセルは状態Ｓ０に留まるはずである。しかし、第２ステージの書込み工程はスレショールド電圧６５０を縮小して新規のＳ０とする。したがって図１６は、新規の状態Ｓ０へと縮小されたスレショールド電圧分布６５０を示す。状態６５０の（Ａ＊＊における）最下電圧が新規状態Ｓ０の（Ａ＊における）開始地点へ変換される。メモリセルが状態Ｓ０にあり、第２ページに書込むデータが「０」である場合には、メモリセルは状態Ｓ２へ変換される。状態Ｓ２はベリファイポイント（最下電圧）Ｃ＊を有する。メモリセルが状態Ｓ４にあり、メモリセルに書込むデータが「１」である場合には、メモリセルはＳ４に留まる。しかし、図１６に示すように、状態Ｓ４は分布を分布６５２から、ベリファイポイントＥ＊（スレショールド電圧分布６５２のベリファイポイントＥ＊＊と異なる）を持った新規状態Ｓ４に変換することで縮まる。メモリセルが状態Ｓ４にあり、第２ページに書込むデータが「０」である場合には、このメモリセルのスレショールド電圧はベリファイポイントＧ＊を有する状態Ｓ６に変換されたことになる。隣接するメモリセルの書込みが終了すると、状態Ｓ０、Ｓ２、Ｓ４、Ｓ６がフローティングゲート／フローティングゲート結合によって、図１７のスレショールド電圧分布６７０、６７２、６７４、６７６に示すとおりに拡大される。
【００５６】
図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄは、第３ページの書込み工程を示す。この工程を１つのグラフで示すこともできるが、視覚的に説明するため４つのグラフを用いて示す。第２ページの書込み終了後、メモリセルは状態Ｓ０、Ｓ２、Ｓ４、Ｓ６のいずれかにある。図１８Ａは、第３ページの書込み中である状態Ｓ０にあるメモリセルを示す。図１８Ｂは、第３ページの書込み中である状態Ｓ２にあるメモリセルを示す。図１８Ｃは、第３ページへの書込み中である状態Ｓ４にあるメモリセルを示す。図１８Ｄは、第３ページの書込み中である状態Ｓ６にあるメモリセルを示す。
【００５７】
メモリセルが状態Ｓ０にあり、第３ページデータが「１」である場合、メモリセルは状態Ｓ０に留まる。しかし、第３ページの書込み工程では、分布６７０をベリファイポイントＡの縮小状態Ｓ０へ縮めるための何らかの書込みを実行する。第３ページのデータが「０」である場合には、メモリセルのスレショールド電圧が、ベリファイポイントＢを持った状態Ｓ１へ上昇される。
【００５８】
メモリセルが状態Ｓ２にあり、第３ページに書込むデータが「１」であれば、メモリセルは状態Ｓ２に留まる。しかし、スレショールド分布６７２をベリファイポイントＣの新規状態Ｓ２へ縮小するための何らかの書込みが実行される。第３ページに書込むデータが「０」である場合は、メモリセルはＤボルトのベリファイポイントを持った状態Ｓ３に書込みされる。
【００５９】
メモリセルが状態Ｓ４にあり、第３ページに書込むデータが「１」の場合は、メモリセルは状態Ｓ４に留まる。しかし、スレショールド電圧分布６７４をベリファイポイントＥの新規状態Ｓ４に収縮するための何らかの書込みが実行される。メモリセルが状態Ｓ４にあり、第３ページに書込むデータが「０」であれば、メモリセルのスレショールド電圧は、ベリファイポイントＦを持った状態Ｓ５に上昇される。
【００６０】
メモリセルが状態Ｓ６にあり、第３ページに書込むデータが「１」であれば、メモリセルが状態Ｓ６に留まる。しかし、スレショールド電圧分布６７６をＧのベリファイポイントの新規状態Ｓ６に縮小するために、何らかの書込みを行う。第３ページのデータが「０」である場合は、メモリセルのスレショールド電圧は、Ｈのベリファイポイントを持った状態Ｓ７に書込みされる。第３ページの書込みの最後には、メモリセルは図１９に示した８個の状態の１つにある。
【００６１】
システムは上述した技術を組み合わせて利用して、フローティングゲート／フローティングゲート結合効果を低減することができる。そのため、消去分布の圧縮及び変換後に、異なるページの状態間のトランジションが図１４〜図１９に示すように実行されるようにメモリセルの書込みをする。この場合、セル間の書込みの順序は上記の表に示した順序であってよい。こうした組み合わせによってフローティングゲート／フローティングゲート結合効果がさらに低減される。例えば、図１４〜図１９及び上記の表の書込み工程を、平均スレショールド電圧がＳ０＝−３．０Ｖ，Ｓ１＝０．４Ｖ，Ｓ２＝１．４Ｖ，Ｓ３＝２．４Ｖ，Ｓ４＝３．４Ｖ，Ｓ５＝５．４Ｖ５，Ｓ６＝５．４Ｖ，Ｓ７＝６．４Ｖである８個の状態と共に使用し、また、図７と図１２で説明した消去スレショールド電圧分布の圧縮及び変換を行わない場合には、最悪ケースのトランジションが約９．４Ｖから約３．４Ｖに低減される。この３．４ＶのトランジションはＳ０からＳ１までのものである。そのため、フローティングゲート／フローティングゲート結合が約０．５Ｖから約０．１８Ｖに低減される。この新規の結合値を上述した分離命令に戻すことで、様々な状態についての新規の平均スレショールド電圧のセットがＳ０＝−３．０Ｖ，Ｓ１＝０．４Ｖ，Ｓ２＝１．０８Ｖ，Ｓ３＝１．７６Ｖ，Ｓ４＝２．４Ｖ，Ｓ５＝３．１２Ｖ，Ｓ６＝３．８Ｖ，Ｓ７＝４．４８Ｖを含むようになる。消去スレショールド電圧分布の圧縮及び変換を追加することにより、最悪ケースのトランジションが１．０Ｖ（例えば、Ｓ０＝０．４からＳ１＝１．４、Ｓ２＝２．４からＳ３＝３．４など）に低減される。これにより、フローティングゲート／フローティングゲート結合が約０．０５３Ｖ（０．５／９．４×１．０）に低減される。分離命令への新規結合値の戻し、及びフローティングゲート／フローティングゲート結合効果の再計算によって、様々な状態の平均スレショールド電圧Ｓ０＝０．４Ｖ，Ｓ１＝０．９４Ｖ，Ｓ２＝１．４８Ｖ，Ｓ３＝２．０２Ｖ，Ｓ４＝２．５６Ｖ，Ｓ５＝３．１Ｖ，Ｓ６＝３．６４Ｖ，Ｓ７＝４．１８Ｖが得られる。これに加え、フローティングゲート／フローティングゲート結合が約０．０４Ｖにまで低減される。これは、第３ページ書込み時の約０．８Ｖの最悪ケースのトランジション（例えば分布６７０からＳ１を考慮している。これは、第２ページの書込み時に、書込み時間を短縮するべく、より大きなステップサイズを許容できるようにする場合にも使用できる。これによりフローティングゲート／フローティングゲート結合が０．５ボルトから約０．０４ボルト（１０よりも大きな因数）にて低減される。
【００６２】
先述の本発明の詳細な説明は、実施例及び説明の目的で提示されたものである。これは、消耗的でなく、又、上記に開示された形態に本発明を制限することを意図するものではない。上記の示唆を考慮した多くの改良及び応用が可能である。上記の実施形態は、当業者が本発明を様々な実施形態において考えられる特定の使用に適した様々な改良を加えて利用できるように、本発明の原理とその実用的な用途を最良に説明するものとして選択された。本発明の技術的範囲は、添付された特許請求の範囲によって定義されるものとする。
【図面の簡単な説明】
【００６３】
【図１】ＮＡＮＤ形ストリングの平面図である。
【図２】ＮＡＮＤ形ストリングの等価回路線図である。
【図３】ＮＡＮＤ形ストリングの断面図である。
【図４】本発明の様々な局面を実現する不揮発性メモリシステムの一実施形態のブロック線図である。
【図５】メモリアレイの構成の一例を示す。
【図６Ａ】様々なスレショールド電圧分布を示すグラフである。
【図６Ｂ】様々なスレショールド電圧分布を示すグラフである。
【図７】不揮発性メモリを消去及び書込む一実施形態を示すフローチャートである。
【図８】或るスレショールド電圧分布を示すグラフである。
【図９】或るスレショールド電圧分布を示すグラフである。
【図１０】様々なスレショールド電圧分布を示すグラフである。
【図１１】消去分布を圧縮及び変換する工程の一実施形態を示すフローチャートである。
【図１２】不揮発性メモリを消去及び書込む工程の一実施形態のフローチャートである。
【図１３】３つのＮＡＮＤ形ストリングを示す回路線図である。
【図１４】様々なスレショールド電圧分布を示すグラフである。
【図１５】様々なスレショールド電圧分布を示すグラフである。
【図１６】様々なスレショールド電圧分布を示すグラフである。
【図１７】様々なスレショールド電圧分布を示すグラフである。
【図１８Ａ】様々なスレショールド電圧分布を示すグラフである。
【図１８Ｂ】様々なスレショールド電圧分布を示すグラフである。
【図１８Ｃ】様々なスレショールド電圧分布を示すグラフである。
【図１８Ｄ】様々なスレショールド電圧分布を示すグラフである。
【図１９】様々なスレショールド電圧分布を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１９】
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【国際調査報告】
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