(57)【要約】【課題】完全なシリサイドゲートを伴うＭＯＳトランジスタの新規構造を得ることである。【解決手段】本発明は、ＭＯＳトランジスタに関し、そのゲートは絶縁層（３１）、金属シリサイド層（５０）、導電性封入材料層（５３）、及びポリシリコン層（５５）を連続的に含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
絶縁層（３１）、金属シリサイド層（５０）、導電性封入材料の層（５３）、及びポリシリコン層（５５）を連続的に含むことを特徴とするＭＯＳトランジスタゲート。
【請求項２】
前記金属シリサイド層がニッケルシリサイド層であることを特徴とする請求項１に記載のゲート。
【請求項３】
前記封入層が、窒化チタン及び窒化タンタルを含むグループから選択されることを特徴とする請求項１に記載のゲート。
【請求項４】
前記金属シリサイド層の厚さが２５ｎｍより小さいことを特徴とする請求項１に記載のゲート。
【請求項５】
前記封入層の厚さが２０ｎｍより小さいことを特徴とする請求項１に記載のゲート。
【請求項６】
前記ポリシリコン層（５５）の上方部分に第２の金属シリサイド層（５７）をさらに含むことを特徴とする請求項１に記載のゲート。
【請求項７】
請求項１から請求項６のいずれか一項に記載のゲートを有することを特徴とするＭＯＳトランジスタ。
【請求項８】
絶縁ゲートの絶縁層（３１）を形成し；
薄いポリシリコン層（５０）を形成し；
前記ポリシリコン層（５０）にＮ型又はＰ型ドーパントを注入し；
前記ポリシリコン（５０）を金属シリサイドに変化させ；
導電性封入材料の層（５３）を形成し；及び
ポリシリコン層（５５）を形成するという連続的な工程を含み、ゲートの厚さ全体が所定のＭＯＳトランジスタ製造技術でのゲートの通常の厚さを有することを特徴とするＭＯＳトランジスタゲートを製造する方法。
【請求項９】
前記ＭＯＳトランジスタのソース及びドレイン領域を形成し、及び
前記ソース及びドレイン領域をケイ素化するという工程をさらに含むことを特徴とする請求項８に記載の方法。
【請求項１０】
前記金属シリサイドがニッケルシリサイドであることを特徴とする請求項８に記載の方法。
【請求項１１】
前記封入層が、窒化チタン及び窒化タンタルを含むグループから選択されることを特徴とする請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には集積回路形態に作られたＭＯＳ構造の分野、及びそれらの製造方法に関する。本発明は、さらに具体的には、ＭＯＳトランジスタのゲート構造及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタは、通常ポリシリコンゲートを有する。図１は、こうしたトランジスタの簡略化された断面図である。例えばシリコン製の半導体基板１に、トランジスタ２が、浅い溝の絶縁領域（ＳＴＩ）３、例えばシリコン酸化物の間に形成される。トランジスタ２は、例として、シリコン酸化物、又はハフニウム酸化物といった強い誘電率を有する材料であるゲート絶縁物５上に形成されるポリシリコンゲート４を含む。低濃度ドープのドレイン領域（ＬＤＤ）８及び９がその後、例えばイオン注入により形成される。ゲート５の側面上には、例えば酸化物又はシリコン窒化物といった絶縁体で作られたスペーサ１０が形成される。ソース及びドレイン領域１１及び１２は、例えばイオン注入により形成される。ソース及びドレイン領域１１及び１２及びゲート４の頭頂部上には、例えばシリコン窒化物の金属シリサイド接点１３、１４及び１６が同時に形成される。
【０００３】
従って、ゲート構造は絶縁層、イオン注入によりドープされたポリシリコン層、及び金属シリサイド層の積み重ねで形成される。
【０００４】
様々な著者が、金属シリサイドの下にあるポリシリコンゲートを主に２つの理由から完全なシリサイド製のゲートに置き換えることを提案している。第１の理由は、ポリシリコンの空乏現象を克服することである。実際、ゲート４の電子は、ゲート酸化物５に関して押し返される。従って、ほとんどキャリアを有しない空乏領域が酸化物５の上に作り出される。例として、この領域は０．４ｎｍの厚さを有する。従って、浮遊容量がゲート酸化物５の静電容量と連続して生成され、組立体の静電容量は低くなる。トランジスタの動作電流はこの静電容量に比例するので、従ってその動作電流は低くなる。第２の理由は、ゲート抵抗を減少させることである。
【０００５】
図２は、完全なシリサイドゲートを形成する可能性を示す簡略化された断面図である。それは、図１のような構造から始まり、及びゲート４の一部だけのケイ素化を行う代わりに、ゲート２０が確実にケイ素化されるように処理時間が延ばされる。従来の技術でのこうした方法の不利点は、ケイ素化が、ポリシリコンゲート２０の全厚さに渡り実行される場合、同じケイ素化の厚さが、ソース及びドレイン領域の層２１及び２２で存在するということである。これは多くの課題を引き起こす。実際、ケイ素化の深さは、ＭＯＳトランジスタの適切な動作を確保するためにソース及びドレイン領域１１及び１２の深さよりも小さくなければならない（図１を参照のこと）。これは、集積回路製造の不変の目的である非常に小さい寸法のＭＯＳトランジスタが維持されることを望まれる場合、実際には不可能である。
【０００６】
この課題を解決するために、様々な方法が提供され、とりわけ、２００４年に発行されたＳｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  ＴｅｃｈｎｏｌｏｇｙでのＡｎｉｌ氏らによる「Ｄｅｍｏｎｓｔｒａｔｉｏｎ  ｏｆ  Ｆｕｌｌｙ  Ｎｉ−Ｓｉｌｉｃｉｄｅｄ  Ｍｅｔａｌ  Ｇａｔｅｓ  ｏｎ  ＨｆＯ２  ｂａｓｅｄ  ｈｉｇｈ−ｋ  ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃｓ  ａｓ  ａ  ｃａｎｄｉｄａｔｅ  ｆｏｒ  ｌｏｗ  ｐｏｗｅｒ  ａｐｐｌｉｃａｔｉｏｎｓ」と題する論文で提供されている。図３Ａから図３Ｇはこの方法を示している。
【０００７】
図３Ａに示される工程では、基板１に絶縁領域３が形成された後、シリコン酸化物の絶縁層３１、ポリシリコン層３２、及びシリコン酸化物のハードマスク層３３が連続的に形成される。
【０００８】
図３Ｂに示される工程では、フォトリソグラフィが行われた後、３つの層３１、３２及び３３が連続的にエッチング処理される。従って、ゲート酸化物３６、絶縁ゲート３７及びハードマスク３８の積み重ねで形成されるゲートパターン３４が得られる。
【０００９】
図３Ｃに示される工程では、ＬＤＤ領域８及び９の注入が、ゲートパターン３４をマスクとして使用することにより行われ、その後、ソース及びドレイン領域１１及び１２をドープする前に、ゲートパターンをマスクとして使用することによりスペーサ１０が形成される。
【００１０】
図３Ｄに示される工程では、ソース及びドレイン領域１１及び１２の金属ケイ素化が、接触領域１３及び１４を得るために行われる。
【００１１】
図３Ｅに示される工程では、ハードマスク３８が取り除かれ、厚い酸化層４０を沈着させる。
【００１２】
図３Ｆに示される工程では、層４０が化学機械研磨ＣＭＰにより平坦化される。層４０は、ゲート３７があらわになるまでエッチング処理される。その後、完全なシリサイドポリシリコン３７に対し十分な時間アニールを行う前に、ニッケル層４１が沈着される。
【００１３】
図３Ｇは、結果としてもたらされた完全なシリサイドゲート２０を有するＭＯＳトランジスタの簡略化された断面図である。従って、ゲート構造は、絶縁層及び金属シリサイド層の積み重ねで形成される。しかし、この製造工程は、必要とされる工程が多数であるために実行が難しく、及びＣＭＰ平坦化工程の存在のために、上部ゲート表面の均一性に関して問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、完全なシリサイドゲートを伴うＭＯＳトランジスタの新規構造を得ることである。
【課題を解決するための手段】
【００１５】
本発明の別の目的は、完全なシリサイドゲートを伴うＭＯＳトランジスタの、実行が容易な製造方法を提供することである。
【００１６】
本発明の別の目的は、標準的なＣＭＯＳ方法と互換性のあるこうした製造方法を提供することである。
【００１７】
これらの目的を達成するために、本発明は、絶縁層、金属シリサイド層、導電性封入材料の層、及びポリシリコン層を連続的に含むＭＯＳトランジスタゲートを提供する。
【００１８】
本発明の実施形態によると、金属シリサイド層はニッケルシリサイド層である。
【００１９】
本発明の実施形態によると、封入層は、窒化チタン及び窒化タンタルを含むグループから選択される。
【００２０】
本発明の実施形態によると、金属シリサイド層の厚さは２５ｎｍより小さい。
【００２１】
本発明の実施形態によると、封入層の厚さは２０ｎｍより小さい。
【００２２】
本発明の実施形態によると、ゲートは、ポリシリコン層の上部に第２の金属シリサイド層をさらに含む。
【００２３】
本発明は、絶縁ゲートの絶縁層を形成する；薄いポリシリコン層を形成する；ポリシリコン層にＮ型又はＰ型ドーパントを注入する；ポリシリコンを金属シリサイドに変化させる；導電性封入材料の層を形成する；及びポリシリコン層を形成するという連続する工程を含み、それによりゲートの厚さ全体が所定のＭＯＳトランジスタ製造技術でのゲートの通常の厚さを有するというＭＯＳトランジスタゲートを製造する方法も提供する。
【００２４】
本発明の前述の及びその他の目的、特徴、及び利点は、添付の図面に関連して以下の具体的な実施形態の非限定的な記述で詳細に論じられる。
【発明を実施するための最良の形態】
【００２５】
明確にするために、同一の要素には異なる図面でも同一の参照番号が付され、及びさらに、いつものように集積回路の表示では、各種図面が正確な縮尺ではない。
【００２６】
本発明は、望ましい構造を得るための具体的な方法において、図４Ａから図４Ｄと関連付けながら記載され、本方法は単なる例示であり及び当業者は本発明を達成することを可能にするその他の方法及び本発明による代替的な構造を考え出すかもしれないことを理解されたい。
【００２７】
図４Ａに示されるように、固体シリコン基板１又は従来の任意の集積回路基板から始まる。絶縁領域３で区切られる活性領域が、基板１内に画定される。本構造の上に、ゲート酸化物として使用されることを目的とする薄い絶縁層３１が形成される。その後、薄いポリシリコン層５０が沈着される。従来、ゲート酸化物層として使用されることを目的とする層３１は、数ナノメートルの桁の厚さを有する。ポリシリコン層５０は、例えば１０ｎｍから３０ｎｍの桁の厚さを有する。その構造は、マスク５１で覆われる。マスク５１は、ゲートが後に形成されることが望ましい場所を越えて伸びる開口部を含む。矢印５２で表されるＮ又はＰドーパントの注入が行われる。この注入の目的は、この後論じられる。
【００２８】
図４Ｂに示される中間構造は、マスク５１が取り除かれ及び薄いポリシリコン層５０が、多くの既知の手段、例えば金属層の沈着及びアニールによりケイ素化される間の一連の工程により生じる。その金属は例えば、Ａｓ、Ｂ、及びＰといった従来のインターフェースのシリコンドーピングドーパントを拒絶する特性を有するニッケル又はコバルトである。例えばＴｉＮ又はＴａＮといったポリシリコンと反応しない導電性封入材料の層５３が、その後望ましい封入機能を確保するのに十分な厚さにわたり沈着される。この後、ポリシリコン層５５が沈着される。ポリシリコン層５５の厚さは、層５０、５３、５５の厚さ全体が、図１に関連して記載されたような従来のＭＯＳトランジスタ製造技術で現在使用されているゲートの厚さに対応するように選択される。従って、既に述べられた最初の工程の後、ＭＯＳトランジスタの製造は、図１に関連して記載されたようなこうしたトランジスタの通常の製造技術を改変することなく実行できる。
【００２９】
図４Ｃに示される工程では、ゲートスタッキング３１、５０、５３、５５が、望ましい通常の形態を有するゲートを形成するようにエッチング処理される。この後、ＬＤＤ領域８及び９が注入され、側方のスペーサ１０がゲートの周りに形成され、及びソース及びドレイン領域１１及び１２が注入される。付随的に注目すべきは、ソース及びドレイン領域１１及び１２の注入で、ゲートの上部ポリシリコン部分５５が注入され、及び従って導電性が強くなることである。
【００３０】
図４Ｄに示されるように、従来のケイ素化工程が行われ、ソース及びドレイン領域１１及び１２の上方部分をケイ素化し、及びシリサイド領域１３及び１４を得る。同時に、シリサイド領域５７がゲートスタッキングの上方部分で得られる。
【００３１】
拡散障壁としても使用される導電封入層５３を提供する利点に注目すべきである。実際、ソース及びドレイン領域１１と１２及びシリサイド領域１３、１４及び５７の形成に結び付くアニール工程において、装置は１，０００℃の桁の温度まで上げられる。しかし、ニッケルシリサイド（ＮｉＳｉ）はおよそ７５０℃までしか安定した状態を保たない。この温度を超えると、ＮｉＳｉ２に変化し、その後溶解する。その後ドーパントは、ドライブインにより拡散の危険にさらされ、または、ケイ素化が低い部分の動作機能によりトランジスタ動作が修飾される。封入層によりこの不利点は克服される。
【００３２】
図４Ａに関連して示された工程で、ドーパントのイオン注入が、ポリシリコン層５０のケイ素化の前に行われることを思い出すべきである。選択されたドーパントは、全く又はほとんどシリサイドに溶けない。この工程により、シリサイド層５０とゲート酸化物３１間のインターフェースに、Ｎチャネル又はＰチャネルトランジスタの最適な動作に対するゲート動作機能を所望どおり修飾するＮ型又はＰ型ドーパントが残存する。
【００３３】
ケイ素化されないポリシリコン領域５５が残っているならば、本発明によるゲートは完全にケイ素化されないことに注目すべきである。実際、このことは、本発明によるトランジスタゲートに対し何の影響もない、というのは、問題は金属的挙動を有する層がゲート絶縁物３１の直近に存在するということだからである。
【００３４】
寸法の例として、本発明がＭＯＳトランジスタの従来の形成に適合するということに注目すべきである。一般に、各特定のＭＯＳトランジスタ製造技術は、ゲートの最小の長さ、及びこのゲートの厚さにより具体的に特徴付けられて、申し分のない寸法と、ソース及びドレイン領域を形成するために行われる注入に対してゲート下に配置される領域の十分な保護を伴うスペーサを得る。ゲート幅が０．３μｍの桁である技術の場合、以下の寸法が選択される。
ゲート酸化物層３１の厚さ：１ｎｍから５ｎｍ、
シリサイド層５０の厚さ：１０ｎｍから３０ｎｍ、
ニッケル封入層５３の厚さ：１０ｎｍ、
ポリシリコン層５５の厚さ：６０ｎｍから１２０ｎｍ。
【図面の簡単な説明】
【００３５】
【図１】ポリシリコンゲートを含む従来のトランジスタの簡略化された断面図である。
【図２】金属シリサイドゲートを含む従来のトランジスタの簡略化された断面図である。
【図３Ａ】フルシリサイドゲートを提供する従来の製造方法を示している。
【図３Ｂ】フルシリサイドゲートを提供する従来の製造方法を示している。
【図３Ｃ】フルシリサイドゲートを提供する従来の製造方法を示している。
【図３Ｄ】フルシリサイドゲートを提供する従来の製造方法を示している。
【図３Ｅ】フルシリサイドゲートを提供する従来の製造方法を示している。
【図３Ｆ】フルシリサイドゲートを提供する従来の製造方法を示している。
【図３Ｇ】フルシリサイドゲートを提供する従来の製造方法を示している。
【図４Ａ】本発明によるＭＯＳトランジスタゲートを製造する方法を示している。
【図４Ｂ】本発明によるＭＯＳトランジスタゲートを製造する方法を示している。
【図４Ｃ】本発明によるＭＯＳトランジスタゲートを製造する方法を示している。
【図４Ｄ】本発明によるＭＯＳトランジスタゲートを製造する方法を示している。
【符号の説明】
【００３６】
１  半導体基板
２  トランジスタ
３  絶縁領域
４  ポリシリコンゲート
５  ゲート絶縁物
８  低濃度ドープのドレイン領域
９  低濃度ドープのドレイン領域
１０  スペーサ
１１  ソース及びドレイン領域
１２  ソース及びドレイン領域
１３  金属シリサイド接点
１４  金属シリサイド接点
１６  金属シリサイド接点
２０  ポリシリコンゲート
２１  ソース領域のレベル
２２  ドレイン領域のレベル
３１  酸化ケイ素絶縁層
３２  ポリシリコン層
３３  酸化ケイ素のハードマスク層
３４  ゲートパターン
３６  ゲート酸化物
３７  絶縁ゲート
３８  ハードマスク
４０  厚い酸化層
４１  ニッケル層
４６  ポリシリコン層
５０  ポリシリコン層
５１  マスク
５２  矢印
５３  導電性封入材料の層
５５  ポリシリコン層
５７  シリサイド領域
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
2008516437.tif 000007
【図３Ｄ】
2008516437.tif 000008
【図３Ｅ】
2008516437.tif 000009
【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
2008516437.tif 000012
【図４Ｂ】
2008516437.tif 000013
【図４Ｃ】
2008516437.tif 000014
【図４Ｄ】
2008516437.tif 000015
【国際調査報告】
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2008516437.tif 000017
2008516437.tif 000018
2008516437.tif 000019
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