【事件の表示】
　特許第２９１０４０１号「半導体メモリ装置」の請求項１ないし３に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第２９１０４０１号の請求項１ないし３に係る特許を維持する。
【理　由】
（理由）
（１）手続きの経緯
特許出願　　　　　　　　　平成４年４月２７日
特許権の設定登録　　　　　平成１１年４月９日
特許異議の申立て（異議申立人内野光平）　平成１１年１１月１２日
取消理由通知　　　　　　　平成１２年４月４日
訂正請求、意見書　　　　　平成１２年６月２６日
訂正拒絶理由通知　　　　　平成１２年８月４日
訂正請求取り下げ、意見書　平成１２年１０月２３日
（２）本件発明
　特許第２９１０４０１号の請求項１ないし３に係る発明は、訂正請求書が取り下げられたので、その特許請求の範囲の請求項１ないし３に記載された下記の記載のとおりのものである。
　「【請求項１】 半導体基板上に区画して設けた素子能動領域に選択用ＭＩＳ型トランジスタと情報蓄積用キャパシタで構成するメモリセルが第１の方向に複数並んで設けられる半導体メモリ装置において、前記複数のメモリセルの各々の前記選択用ＭＩＳ型トランジスタのゲート電極は前記第１の方向に所定のピッチをもって設けられ、且つワード線と兼用されて前記第１の方向と直行する第２の方向に延在してワード線駆動回路と接続されており、前記ワード線を選択する信号を伝達する複数の信号配線が前記ワード線上に層間絶縁膜を介して設けられて前記ワード線駆動回路と接続され、前記複数の信号配線は前記ワード線よりも幅が広く且つ前記第１の方向に前記所定のピッチの２倍以上のピッチをもって前記第２の方向に延在していることを特徴とする半導体メモリ装置。
【請求項２】 前記ＭＩＳ型トランジスタのソース，ドレイン領域の一方がビット線コンタクト孔を介してビット線と接続され、他方はキャパシタコンタクト孔を介して前記ビット線上に位置する前記情報蓄積用キャパシタの蓄積電極と接続され、前記蓄積電極は容量絶縁膜により被覆され、前記容量絶縁膜は前記情報蓄積用キャパシタの対極により被覆され、前記対極は前記層間絶縁膜により被覆されることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】 前記情報蓄積用キャパシタの蓄積電極の高さが、０．５μｍ以上であることを特徴とする請求項２記載の半導体メモリ装置。」
（３）申立ての理由の概要
　　特許異議申立人内野光平は、請求項１ないし３に記載の発明は、
甲第１号証：特開平２−３３７９９号公報
甲第２号証：特公昭６２−５８０７７号公報
甲第３号証：米国特許第４６１８９４５号公報
甲第４号証：特開平２−６２７８０号公報
甲第５号証：特開平１−２４３５７３号公報
甲第６号証：特公平３−４７７４６号公報
甲第７号証：特開平２−２６３３９１号公報
甲第８号証：特開平５−１８９９７２号公報
甲第９号証：特開平５−１２０８８１号公報
に記載された発明から容易に成し得たものであるから、特許法第２９条第２項の規定により特許を受けることができないものであり、特許を取り消すべきである旨主張している。
（４）甲号各証記載の発明
甲第１号証には、
「メモリセルマトリックスをブロック分割した複数のメモリセルアレイ２２を有する。
　デコーダでは、行アドレス信号の一部２３からメモリセル列の１又は複数の列を選択する第１の行デコーダ２４及びバッファ２５と、第１のデコーダの出力先２６と行アドレス信号の残り部分２７とからワード線２８を指定選択する第２の行デコーダ２９とを備える。」（第３頁右上欄第１７行〜左下欄第４行）
「更に、第１のデコードでは出力線を少なくすることができ、この領域でスペース的に余裕ができ、サイズの大きいトランジスタを使用したり、また、比較的大きな面積を必要とするバイポーラ型トランジスタを使用することができる。」（第３頁右下欄第１６行〜第４頁左上欄第１行）が記載されている。
甲第２号証には、
「特許請求の範囲
１　複数のメモリ・セル群と、この複数のメモリ・セル群に接続された複数の第１ワード線と、この第１ワード線と平行に配置された第２ワード線と、複数のカラム選択系信号線と、前記第２ワード線とカラム選択系信号線との電位に基づいて前記第１ワード線の電位を第１または第２論理レベルとしてそれぞれ選択または非選択状態とする制御回路とを具備し、前記複数の第１ワード線の少なくとも一つを選択する際の前記第２ワード線の電位が第２論理レベルであり、前記第１及び第２ワード線が逆相駆動されることを特徴とする半導体記憶装置。」（特許請求の範囲）
「〔発明の実施例〕
以下、実施例に従って本発明を詳細に説明する。本発明の基本的な構成例を第２図に示す。第１ワード線１ＷＬｏ〜１ＷＬｎにそれぞれ比較的少数個のメモリ・セルＭＣ０〜ＭＣ１，ＭＣｊ〜ＭＣｎが接続されている。第２ワード線はロー選択信号によって駆動されるワード線駆動回路ＷＬＤによって、活性化された場合は、例えば、５Ｖに、活性化されなかった場合は例えば０Ｖに駆動される。第２ワード線にはワード線中継回路ＷＡがあった方が高速化できるが、これはなくても良い。第２ワード線と第１ワード線の接続部には、カラム選択系の信号ＣＳｏ〜ＣＳｎによって制御される制御手段、例えばトランスフア・ゲートＴＲｏ〜ＴＲｎが配置されている。このトランスファ・ゲート部分の具体例を第３図〜第９図に示す。」（第２頁左欄第２０行〜第３５行）
「第１１図は、スタティックＲＡＭの典型的なメモリ・セルＭＣｋ１の回路図を示すものである。負荷素子１１０，１１１はｐチャネルＭＯＳＦＥＴでも、高抵抗多結晶シリコンでも良い。負荷素子１１０，１１１をＭＯＳＦＥＴで構成する場合は第１１図に示すように、点線によってＭＯＳＦＥＴ１１０，１１１のゲートに接続される。第１２図は、高抵抗多結晶シリコンメモリ・セル形式に対する本発明の実施例を示す平面図、第１３図がその断面図である。第１２図、第１３図において第１１図の回路素子と対応する部分には同一の符号を付す。ここでビット線ＢＬｋ１，ＢＬｋ１は、第１２図では図示していないが、第１３図に示すように一般にアルミニウムによって形成されている。また第１２図、第１３図に示すように、丸で囲んだ点線はトランジスタ１１２〜１１５を示している。第２ワード線２ＷＬは第１ワード線１ＷＬの上に第２層多結晶シリコンを使用して形成している。第２層多結晶シリコンはそれによって高抵抗負荷１１０，１１１も形成するが、部分的に拡散あるいは第３の低抵抗層（例えばＭｏＳｉ２層）を積層する事により低抵抗化され、第２ワード線２ＷＬとして十分使用し得る。これにより、従来に比し、メモリ・セルの面積が全く増加することなく、低消費電力化可能である。また第１４図に示すように１つの第２ワード線２ＷＬｉｊの面側に２つの第１ワード線１ＷＬｉ、１ＷＬｊを配置することにより、第１５図、第１６図で示されるように、第２ワード線２ＷＬｉｊを２つの第１ワード線１ＷＬｉ、１ＷＬｊで共用する事が出来る。本実施例では、第２ワード線の抵抗を減少させ、第２ワード線の遅延を少なくする意味で、第２ワード線を第１６図に示すように広く形成することが望ましい。以上の説明では第２ワード線を多結晶シリコンによって形成した場合を示したがこれに限定されるものではなく第２層目のアルミニウム層によって第２ワード線を形成してもよい。この場合、多結晶シリコンによって形成した場合に比べ、第１ワード線からさらに離間しているため、容量が減少し、またアルミニウムは比抵抗も低いためさらに遅延時間が短縮する利点を有している。」（第３頁右欄第１６行〜第４頁左欄第１３行）の記載とともに、第２図ないし第１６図が記載されている。
また、第１５図において、幅を広げた配線ＷＬ２にビット線のコンタクトを通すための開孔を設けた構造が示されている。
甲第３号証は、甲第２号証の米国出願であり、その記載内容は甲第２号証と実質的に同一である。
甲第４号証
「この発明における半導体記憶装置は、メイングローバルデコーダでメイン行選択線を選択し、つぎにメイン行選択線と大メモリセル群選択線を入力とするサブグローバルデコーダによりサブ行選択線を選択し、更にサブ行選択線と小メモリセル群選択線を入力とするローカルデコーダにより分割ワード線を選択することにより、メモリセルを選択するものである。」（第４頁左下欄第９行から第１６行）
「特にこの発明の第５の実施例・・・の場合は、メイン行選択線とサブ行選択線の数がすくないので、線のピッチが緩いため、チップ面積を増加させることなくため安価な半導体記憶装置が得られる。」（第８頁左下欄第７行〜第１２行）
甲第５号証
「ｐ型シリコン基板１の素子分離絶縁膜２で分離されたメモリセル内にゲート絶縁膜３を介してゲート電極４によりＭＯＳトランジスタが形成されている。ビット線１０はビット線コンタクト９によりｐａｄ電極７に接続されている。ｐａｄ電極７はｎ型拡散層に接続されている。ストレージ・ノード電極１３はビット線１０および層間絶縁膜１１の上に位置し、ストレージ・ノード・コンタクト１２によりｐａｄ電極７に接続されている。・・・・ストレージ・ノード電極１３の上にはキャパシタ絶縁膜１４およびキャパシタ電極１５が形成されている。」（第３頁左下欄第２０行〜右下欄第１３行）
「殊に高集積化を図る場合、ストレージ・ノード電極１１３の面積が小さくなるのでキャパシタ容量を一定に保つためストレージ・ノード電極１１３の膜厚を厚くし段差１１３’の容量の比率を高める必要が生じる。」（第２頁右下欄第１６行〜第２０行）と記載されている。
  また、甲第号証５、第１図において、ゲート電極が所定のピッチを持って形成された構成が記載されている。
甲第６ないし９号証
　甲第号証６ないし９のそれぞれにおいても、ワード線を２段にデコードするメモリ装置が示されている。
（５）対比・判断
　請求項１に記載の発明と甲第1号証に記載された発明とを対比すると、甲第１号証には、メモリセルを分割する点、バイポーラトランジスタを大きく形成する点は記載されているが、配線の幅を広くする点は記載がなく、「信号配線は前記ワード線よりも幅が広く且つ前記第１の方向に前記所定のピッチの２倍以上のピッチをもって前記第２の方向に延在している」構成の記載がない。
　請求項１に記載の発明と甲第２号証に記載された発明とを対比する。
　請求項１に記載の発明は、金属配線の加工寸法を緩和することを目的とし、幅の広い金属配線を形成するものである。一方、甲第２号証に記載の発明は、第１５図において示されるように、配線抵抗を低減するために幅広い配線は形成しているが、ビット線が基板の領域とコンタクトする開孔部においては、配線幅は、ワード線ＷＬ１と同じ幅で形成されており、金属配線の加工寸法を緩和することは考慮されていない。従って、甲第２号証には「信号配線は前記ワード線よりも幅が広く且つ前記第１の方向に前記所定のピッチの２倍以上のピッチをもって前記第２の方向に延在している」構成は記載がない。又、この構成を甲第２号証に記載の発明から当業者が容易に成し得るものとも認められない。
　同様に、甲第３ないし９号証についても「信号配線は前記ワード線よりも幅が広く且つ前記第１の方向に前記所定のピッチの２倍以上のピッチをもって前記第２の方向に延在している」点の記載はなく、さらに、当業者が、容易に成し得るとも認められない。また、甲第１号証乃至甲第９号証を組み合わせることにより上記構成に想到することが容易に成し得るとも認められない。
　そして、請求項１に記載の発明は、この構成により、本願発明の配線の加工寸法を緩和する効果を奏するものである。
　請求項１に記載の発明が、甲号各証に記載されたものでなく、また、甲号各証から容易に成し得たものでない以上、請求項１を引用する他の請求項については検討すべくもなく、甲号各証に記載されたものとも、甲号各証およびその組み合わせから容易に成し得るものとは認められない。  
（６）むすび
　以上のとおりであるから、特許異議申立ての理由及び証拠によっては本件発明についての特許を取り消すことはできない。また、他に本件発明についての特許を取り消すべき理由を発見しない。
よって、結論のとおり決定する。
【異議決定日】
平成１２年１２月２１日（２０００．１２．２１）