【事件の表示】
　特許第２８９４３５０号「パチンコ機」の特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第２８９４３５０号の特許を維持する。
【理　由】
一、手続の経緯
　本件特許第２８９４３５０号に係る発明についての出願は、昭和６１年２月８日に出願された特願昭６１−２６０９５号出願の一部を分割して、平成８年４月２６日に新たな特許出願とした特願平８−１３１１５３号出願の一部を更に分割して、平成９年７月１８日に新たな特許出願とした特願平９−２０９７１０号出願の一部を更に分割して、平成１０年５月１５日に新たな特許出願とした特願平１０−１５２１６８号出願の一部を更に分割して、平成１０年６月１２日に新たな特許出願とした特願平１０−１８１５５９号出願であり、平成１１年３月５日にその発明について特許の設定登録がなされた後、その特許について、特許異議申立人河井清悦（以下、「申立人」という。）より特許異議の申立てがなされたものである。
　
二、本件発明の要旨
　本件の発明の要旨は、特許明細書及び図面の記載からみて、その特許請求の範囲の第１項に記載された次のとおりのものである。
「１．特定入賞口に於ける玉の入賞を検出する入賞検出装置を設け、該特定入賞口への入賞に応じて当たりモードを決定し、そのモードに応じて入賞口への球の入賞確率を制御するとともに、発光装置、発音装置等の周辺装置を制御する制御装置を備えたパチンコ機において、前記制御装置は、ワンチップ上に複数の中央処理装置が形成されたワンチップマイクロコンピュータで構成され、前記パチンコ機は、前記制御装置に内蔵される内部メモリの他に、前記制御装置の外部に設けられた外部メモリを備え、前記両メモリの内の少なくとも内部メモリについては、前記複数の中央処理装置で互いに共用される構成であることを特徴とするパチンコ機。」（以下、これを「本件発明」という。）
　
三、特許異議申立て
［１］申立ての理由の概要
　申立人は、下記の証拠方法を提示して、次の理由により、本件特許は特許法第１１３条第２号の規定により取り消されるべきものである旨を主張している。
　異議理由１：本件発明は、本件出願前に頒布された刊行物である下記甲第１号証ないし同甲第１７号証に記載された発明に基いて当業者が容易に発明をすることができたものであるから、本件特許は特許法第２９条第２項の規定に違反してされたものである。
　異議理由２：本件発明は、下記甲第１８号証の発明と同一であるから、本件特許は特許法第３９条第２項の規定に違反してされたものである。
                   　 記
甲第１号証：特開昭６０−２９１６８号公報
甲第２号証：特開昭４８−３５７３６号公報
甲第３号証：特開昭５５−１４３６６３号公報
甲第４号証：米国特許第４，３６３，４８５号明細書
甲第５号証：特開昭５４−１０８７３３号公報
甲第６号証：特開昭５５−１２２５７５号公報
甲第７号証：特開昭５７−１３２２６０号公報
甲第８号証：特開昭５２−９０２３２号公報
甲第９号証：特開昭５４−５０３２９号公報
甲第１０号証：特開昭５７−１９６９９０号公報
甲第１１号証：米国特許第４，５１７，６５４号明細書
甲第１２号証：特開昭５８−２０３４８３号公報
甲第１３号証：特開昭５９−１１９２７５号公報
甲第１４号証：特開昭５９−１３６７８７号公報
甲第１５号証：「日経エレクトロニクス１９８１　３−３０号」日経マグロウヒル社、昭和５６年３月３０日発行、１５６頁〜１６４頁
甲第１６号証：「ニュー・コンパクト版　電気電子用語事典」株式会社オーム社、昭和６０年２月２５日発行、１０７頁
甲第１７号証：第２６３９３８２号特許掲載公報
甲第１８号証：第２８９４３４９号特許掲載公報
　
［２］異議理由１について
（ａ）甲第１号証ないし甲第１６号証の記載事項
［甲第１号証］
　「１　チャッカー（４ａ〜４ｃ）に入ったパチンコ球を検出するチャッカー入賞スイッチ（１２）と、パチンコ球を入賞に導く開閉扉（５ａ）と、その開閉扉（５ａ）を開閉動作させるソレノイド（２４）と、異なる複数種類の表示態様を変換表示可能な表示器（３ａ〜３ｄ）と、前記チャッカー入賞スイッチ（１２）からの検出信号に基づいて前記表示器（３ａ〜３ｄ）に予め定められた順序で異なる複数の表示態様を表示させる表示制御手段（１４）と、予め定められた順序で表示している表示器（３ａ〜３ｄ）の表示を止めるための押ボタンスイッチ（７）と、その時々にデータ内容が変わるデータ作成手段（１４）と、前記押ボタンスイッチ（７）からのオン信号に応答して前記データ作成手段（１４）のその時のランダムなデータを読み出し、このランダムなデータに基づいて前記表示器（３ａ〜３ｄ）の表示停止時間を算出し、その表示停止時間に達した時、その表示器（３ａ〜３ｄ）の表示を止める表示停止手段（１４）と、前記表示器（３ａ〜３ｄ）の停止した状態にある表示態様を読み取り、その表示態様が予め定められた態様かどうかを判定する判定手段（１４）と、　前記判定手段（１４）の判定結果に基づいて前記開閉扉（５ａ）を開閉動作させるソレノイド（２４）を駆動制御する駆動制御手段（１４）とからなるパチンコ機。」（特許請求の範囲）、
　「この発明は所定の入賞ポケットの開口が入賞条件によって制御されるパチンコ機、殊にその入賞条件を設定する設定部の動作停止時間をランダムに制御することができるパチンコ機に係り、その目的は遊技の単純化を防止し、遊技場管理者の不利益を未然に防止することができるパチンコ機」（１頁右下欄１８行〜２頁左上欄３行）、
　「第１図はパチンコ機１の正面図であって、その遊技盤２の中央には４個のセブンセグメント方式の数値表示器（以下ＬＥＤという）３ａ 〜３ｄが設けられているとともに、その両側及び下側にはＧＯチャッカー４ａ，４ｂ，４ｃが設けられている。中央ポケット５は前記下側ＧＯチャッカー４ｃの下側に設けられ、その中央ポケット５に設けられた開閉扉５ａが開閉運動し、開いているときパチンコ球の入賞が可能となり、閉じているときパチンコ球の入賞が不能となる。４個の入賞ランプ（以下Ｖランプという）６はそれぞれ前記上部のＬＥＤ３ａの両側部と前記中央ポケット５の両側部に配設されている。」（２頁左上欄８〜２０行）、
　「次に、前記ＬＥＤ３ａ〜３ｄ、中央ポケット５の開閉扉５ａ、及び入賞ランプ６等を駆動制御する制御装置を第２図に従って説明する。」（２頁右上欄５〜７行）、
　「第２図はパチンコ機に内蔵された制御装置の電気ブロック回路図を示し、中央ポケット入賞検出マイクロスイッチ（以下、ポケット入賞スイッチという）１１は前記中央ポケット５に連通する入賞球通路（図示せず）に設けられ、中央ポケット５に入賞したパチンコ球を検出する。チャツカー入賞検出マイクロスイッチ（以下、チャツカー入賞スイッチという）１２は前記各ＧＯチャツカー４ａ〜４ｃに連通する入賞球通路（図示せず）に設けられ、ＧＯチャツカー４ａ〜４ｃに入賞したパチンコ球を検出する。スイッチ検出回路１３は前記各入賞スイッチ１１，１２の検出信号ＳＧ１，ＳＧ２及び押ボタンスイッチ７のオン信号ＳＧ３を入力し、その各信号ＳＧＩ〜ＳＧ３をノイズ除去及び波形整形して次段の制御回路１４に出力する回路である。クロツク回路１５は２ＭＨｚのパルス波形のクロツク信号ＳＧ４を次段の制御回路１４に出力する。リセツト回路１６はクロツク回路１５からのパルス信号を入力し、同パルス信号に基づいて４．２ｍ秒毎にリセツト信号ＳＧ５を次段の制御回路１４に出力する。電源回路１７は９Ｖの交流電源から５Ｖの直流電源を又、２４Ｖの交流電源から２４Ｖの直流電源を作り、各回路に動作電源として供給するようになっている。制御回路１４は中央処理装置（ＣＰＵ）であって、前記検出回路１３から検出信号ＳＧ１，ＳＧ２及びオン信号ＳＧ３、又クロツク回路１５及びリセツト回路１６からそれぞれクロツク信号ＳＧ４及びリセツト信号ＳＧ５を入力し、これら各信号ＳＧＩ〜ＳＧ５に応答して演算処理動作を行う。読出し専用メモリ（以下ＲＯＭという）１８は制御プログラムが記憶されている。読出し及び書替え可能なメモリ（以下ＲＡＭという）１９は各アドレス４ビットで構成され、動作プログラムを記憶するプログラム記憶領域（０００番地〜７０Ｆ番地）と第３図に示すように各種データを記憶するデータ記憶領域（８００番地〜ＢＦ１番地）とで構成されている。このデータ記憶領域はメインデータ記憶領域（８００番地〜８１Ｄ番地）とそのメインデータが何らかの原因で壊れて間違った内容が書込まれた場合にそれぞれメインデータと同じ内容をバックアップデータとして記憶する第１のバックアップデータ記憶領域（９８０番地〜９９１番地）及び第２のバックアップデータ記憶領域（ＢＥ０番地〜ＢＦ１番地）とから構成されている。」（２頁右上欄８行〜２頁右下欄１４行）、
　「スピーカ駆動回路２１は前記制御回路１４からの音制御信号ＳＧ７に基づいて前記パチンコ機１の遊技盤２の裏面に設けられたスピーカ２２を鳴らすようになっている。」（２頁右下欄１７行〜３頁左上欄１行）、
　「なお、第４タイマデータとリフレッシュカウンタとで排他的論理和をとる際、両２ビットの内容が共に「０」のときには排他的論理和をとらずに直ちに対応するＬＥＤストップデータを「８」としている。従って、各ＬＥＤストップデータは「４」〜「８」のランダムな値（乱数）となる。 」（７頁左下欄４〜９行）、
　「なお、本実施例ではランダムな各ＬＥＤストップデータを作るのにフレッシュカウンタと第４タイマデータを用いその両データの排他的論理和をとって作ったが、ようするに遊技者の意図するタイミングで各ＬＥＤ３ａ 〜３ｄが止まらなければよく、例えば第４タイマだけの内容だけで各ＬＥＤストップデータを作ったり、フレッシュカウンタの内容だけで各ＬＥＤストップデータを作ったり、又、その他ランダムな内容を示すカウンタ又はレジスタ等の内容に基づいてＬＥＤストップデータを作るようにしてもよい。さらに前記実施例では表示器としてのＬＥＤ３ａ〜３ｄに数字を表示したが、これを絵、文字、記号等の各種の表示態様におきかえて実施してもよい。又、前記実施例では表示器として４個のＬＥＤ３ａ〜３ｄを用いたが、これを１個又は４個以外の複数個にして実施してもよい。」（９頁右下欄１４行〜１０頁左上欄１０行）、
　「チャッカー４ａ〜４ｃに入ったパチンコ球を検出するチャッカー入賞スイッチ１２と、パチンコ球を入賞に導く開閉扉５ａと、その開閉扉５ａを開閉動作させるソレノイド２４と、異なる複数種類の表示態様を変換表示可能な表示器３ａ〜３ｄと、前記チャッカー入賞スイッチ１２からの検出信号に基づいて前記表示器３ａ〜３ｄに予め定められた順序で異なる複数の表示態様を表示させる表示制御手段１４と、予め定められた順序で表示している表示器３ａ〜３ｄの表示を止めるための押ボタンスイッチ７と、その時々にデータ内容が変るデータ作成手段１４と、前記押ボタンスイッチ７からのオン信号に応答して前記データ作成手段１４のその時のランダムなデータを読み出し、このランダムなデータに基づいて前記表示器３ａ〜３ｄの表示停止時間を算出し、その表示停止時間に達した時、その表示器３ａ〜３ｄの表示を止める表示停止手段１４と、前記表示器３ａ〜３ｄの停止した状態にある表示態様を読み取り、その表示態様が予め定められた態様かどうかを判定する判定手段１４と、前記判定手段１４の判定結果に基づいて前記開閉扉５ａを開閉動作させるソレノイド２４を駆動制御する駆動制御手段１４とから構成したことにより、遊技の単純化を防止するとともに遊技場管理者の不利益を未然に防止することができる優れた効果を有する」（１０頁左上欄１２行〜１０頁右上欄１８行）が記載されている。
［甲第２号証］
　「（１）１個の外部メモリを有する計算装置において（ａ）半導体材料の１チップ上に各々形成された第１及び第２の中央処理装置であって、処理装置が前記外部メモリにアクセスする第１部分と、ＣＰＵによりデータが演算される第２部分とを含む操作サイクルを有し、各ＣＰＵデータ演算の結果を記憶するアキュムレータ・レジスタを有する前記中央処理装置と、（ｂ）前記第１処理装置の操作サイクルの前記第１部分が前記第２処理装置の操作サイクルの第２部分と同時におこるように前記第１及び第２処理装置の演算を同期する装置と、（ｃ）前記処理装置へ外部入力が結合し、装置出力を与えるために前記第１及び第２処理装置に結合されたインタフェイス回路と、の組合せを特徴とする１個の外部メモリを有する計算装置。」（８２頁右下欄５行〜８３頁左上欄１行）、
　「（６）第１及び第２中央処理装置により共有される外部メモリを含む完全同期計算装置の操作方法において、前記処理装置の各々は、処理装置が前記メモリからアクセス可能な第１部分と、第１部分の間に受取ったデータに処理装置が演算する第２部分とを含むことを特徴とする操作サイクルを有し、前記処理装置とメモリとは並列母線により相互接続されており、（ａ）前記第１及び第２処理装置の操作を同期して完全に位相をはずす段階と、（ｂ）前記第１及び第２処理装置の各々で別々なプログラムを同時に実行する段階と、を包含することを特徴とする完全同期計算装置の操作方法。」（８３頁右上欄１７行〜８３頁左下欄１０行）、
　「（３６）１チップにモノリシツクに集積された計算装置の中央処理装置において、（ａ）並列母線と、（ｂ）前記母線と外部回路との間でデータを転送するために前記母線に接続されたインタフエイス回路と、（ｃ）前記母線により伝送された命令を受取るために前記母線に接続された命令レジスタと、（ｄ）前記母線に接続された並列算術論理装置と、（ｅ）前記母線に接続された複数個のデータ・レジスタを与えるランダム・アクセス・メモリと、（ｆ）前記命令レジスタ及び前記母線に接続された制御回路であって、前記命令レジスタ、算術論理装置及びランダム・アクセス・メモリ間の前記母線の接続的な使用を制御するために前記処理装置の操作を同期するように操作する前記制御回路と、の組合せを包含することを特徴とする前記の１チップにモノリシツクに集積した計算装置の中央処理装置。」（８８頁左下欄３行〜８８頁右下欄２行）、
　「本発明の他の目的は、回路を変更することなく、直列形式又はランダム・アクセス形式の内部のメモリを用いるＣＰＵを提供することである。」（８９頁右上欄１４〜１６行）、
　「本発明の更に他の目的は、共通の外部メモリを同時に共有する２個の別なＣＰＵを用いた計算装置を提供することである。本発明の更に他の目的は、２個の別々なプログラムが同時に実行される計算装置を提供することである。」（８９頁右上欄２０行〜８９頁左下欄５行）、
　「本発明の一観点から見ると、１個の外部メモリを組合せて２個の別々なＣＰＵを用いる計算装置が開示されている。ＣＰＵは、１個のＣＰＵが「フェツチ」サブサイクルにある、すなわちメモリ・アクセスを必要としている間に、他のＣＰＵは「実行」サブサイクルにあるように同期されている。２個のＣＰＵは装置入力及び出力を処理する共通のインターフェイス回路を共有する。各ＣＰＵは、算術演算の結果を必要とする時にＣＰＵのアキュムレータの内容を選択的に記憶し、そのＣＰＵにより現在実行されている命令を記憶するための外部記憶ラッチを有する。特に、同期回路はＣＰＵの一方が第１プログラムを実行しはじめる入力を受取る。第２プログラムは第２ＣＰＵにより同時に実行される。この入力は第２ＣＰＵに低論理信号を与えて、これが操作の待機モードにあることを確認する。第２ＣＰＵが待機モードにあるときには探知器が第ＩＣＰＵに付勢出力を与える。第ＩＣＰＵに次に「フエツチ」サブサイクルから操作し、第ＩＣＰＵの「フェツチ」サブサイクルの終了時に共通メモリからアドレスされたデータを再生して、プログラムを実行するためは「フェツチ」サブサイクルを始めることに可能にする。共通メモリを共有する２個のＣＰＵを用いた計算装置の操作は、２個のプログラムが同時に演算されるために演算速度の面で、１個のインターフェイス回路のみを必要としかつコンピュータ使用時間が減少するためにコストの面で多くの利点を与える。本発明の他の観点では、ＣＰＵ操作の選択可能な期間においてランダム入力信号を同期する装置が用けられている。本発明によるＣＰＵの操作は完全に同期している。外気命令を挿入するためＣＰＵ操作に割込みをする外部指令のような信号はその性質上非同期的である。この形式の入力の論理レベル転移を感知するためにタイミング回路が用けられている。縁探知機を用いて、信号出力パルスを与える。このパルスは、割込みが受入れられるＣＰＵ操作サイクルの中の時間フレーム又は所定の点まで記憶される。本発明の特徴によると、縁探知機からのパルスがＣＰＵ操作に割込みをかける期間を与えるためこプログラム可能な論理アレイが用いられている。時間フレームは単にゲームマスクを変更することにより変えることが出来るためこれにより様々なＣＰＵ装置の設計に柔軟性のある利点を与える。本発明のこの観点では、１個の入力信号が外部命令を挿入する装置を設けるために有効である。これは外部メモリのＣＰＵに全てを記憶するプログラムを標準的に用いている従来技術と対比される。前記技術はいくつかの入出力を必要とする。本発明の他の特徴は、直列又はランダム・アクセスのどちらかである外部メモリの利用を可能にするＣＰＵの回路に関係する。必要なメモリ位置が選択された位置に対応していると信号が発生される。ランダム・アクセス・メモリに対しては常に相関があり信号は常に真である。しかしながら、直列メモリに対しては、信号が発生された時に所望の位置が選択されるまでメモリは連続する位置を進行していかなければならない。この信号は通常の進行を可能にするＣＰＵの論理部を付勢する。従って、ランダム・アクセス・メモリに対してはＣＰＵの操作は連続的である。しかしながら直列形式に対しては、適当なアドレス選択を示す信号が現われるまでＣＰＵは「フエツチ」サブサイクルの終了時に待機状態に入る（望ましい実施例）ＣＰＵが待機モードに入っているかどうかを決定するために信号をサンプルする区間を変更するためにはプログラム可能なアレイを包含し用いることが出来る。本発明の他の観点からは計算装置は、１個のダイナミック・ランダム・アクセス・メモリ・マトリクスにより与えられるデータ・レジスタを有する中央処理装置を含む。マトリクスは各々互に結合されたが第１及び第２組のデータ・レジスタに分割されて対を形成する。この方法により増大したデータ・アドレス能力が与えられる。」（８９頁右下欄５行〜９０頁右下欄２行）、
　「ＣＰＵの内部のＲＡＭは全体として４０で示される。このＲＡＭには２６個の８ビット・レジスタがある。これらのレジスタのうち２個はプログラム・アドレス用に選ばれる。この２個のレジスタは、低位アドレス・ビット（ＰＬ）および高位アドレス・ビット（ＰＬ）および高位アドレス・ビット（ＰＨ）にそれぞれ相当する４２と４４で示される。この２個のレジスタが組合わされると、メモリ内の記憶場所の絶対１６ビット・アドレス割付けが可能になる。１６ビット・メモリ・アドレスを用いて、メモリ内のデータを最大６４Ｋバイトまでアドレスすることができる。またＲＡＭにはデータ・レジスタＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌ、およびＭ′がある。」（９３頁右下欄４〜１６行）、
　「第３Ａ図はＣＰＵの内部母線２５に対するいろいろな内部接続を示すブロック図である。命令レジスタ２８、内部ＲＡＭ４０、蓄積レジスタ４４、およびＡＬＵ３２がすべて母線２５と接続しているのが見られる。内部ＲＡＭ４０のいろいろなレジスタの選択は４１にも示される。内部ＲＡＭの８ビット・レジスタは一般に３種類ある。すなわち汎用データ・レジスタＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、ＬおよびＭ′、高位８ビット・アドレス・レジスタ（ＰＨ）ならびに低位８ビット・レジスタ（ＰＬ）の３種類がある。」（９４頁右上欄２〜１２行）が記載されている。
［甲第３号証］
　「１．それぞれが制御用プログラム格納部を有する係数の演算処理装置を備えたデータ処理装置において、前記演算処理装置の少なくとも１つが有する前記制御用プログラム格納部は、他の演算処理装置によって読み出しが制御できるようになされたことを特徴とするデータ処理装置。　２．前記複数の演算処理装置は同一のチップ上に形成されることを特徴とする特許請求の範囲第１項記載のデータ処理装置。」（１頁左欄５〜１３行）、
　「第１図は１チップ上１０に処理機能の異なる２個のプロセッサＡ，Ｂを搭載してデュアルプロセッサを構成した場合のブロック図である。同図において、プロセッサＢは制御用マイクロ命令コードを格納したＲＯＭ１と、このＲＯＭ１から読み出されるマイクロ命令コードを解読して制御信号を出力するデコーダ２と、タイミング制御やデコーダ２からの出力信号に基づいて処理制御に要する指令信号を作る制御回路３と、ＲＯＭ１ヘアドレス信号を入力するアドレスレジスタあるいはアドレスの出力を制御するアドレス遅延回路５および、このアドレス信号を解読するアドレスデコーダ４と、プロセッサＡ，Ｂ間を接続している双方同性データバスＤＢと接続され、データ一時保持機能を有するレジスタ、ＲＡＭメモリあるいはフリップ・フロップ等で形成される記憶部６とから構成され、プロセッサＢ自身は単独にＲＯＭ１のアドレス指定を行ない読み出されるマイクロプログラム命令に基づいて所定の処理を遂行できるものである。一方プロセッサＡは、ＲＯＭ１に設定されているマイクロプログラムとは別のプログラムが格納されているＲＯＭ部およびそのアドレス指定部、プログラム解読部、論理演算部等を有する通常の１チップマイクロコンピュータと同じ機能を有するものとする。これら２個のプロセッサＡ，ＢとデータバスＤＢで、プロセッサＡのアドレス指定部からはアドレスバスＡＢを介してプロセッサＢのＲＯＭ１を直接アドレス指定できるように、アドレスレジスタ５とプロセッサＡのアドレス指定部とは外部端子を介在することなく直接電気的に接続されている。ここで、チップ１０内のプロセッサＡ，Ｂが各々独自に処理を行っている場合には、アドレスバスＡ，Ｂ、データバスＤＢは各プロセッサ間で電気的に切り離された状態となり、両プロセッサはこれらバスを使用しない。一方、プロセッサＡがその処理の都合上プロセッサＢの有するＲＯＭ１のマイクロプログラムが必要となった時は、プロセッサＡはデータバスＤＢを介して処理を施すべきデータを記憶部６へ転送し、アドレスバスＡＢとプロセッサＡ内のアドレス指定部と接続してアドレスデータをプロセッサＢのアドレスレジスタ５へ出力する。」（２頁右上欄１４行〜２頁右下欄１７行）、
　「チップに搭載される複合プロセッサの各々が同等の処理能力を有するものであっても、いづれかのプロセッサが依存する所謂マスタースレーブ型のプロセッサであってもよい。」（３頁左下欄９〜１３行）が記載されている。
［甲第４号証］
　「コンピュータシステム１２０は、ロックウェル社製モデルＲ６５０２の中央処理装置１２８を有している。ＣＰＵ１２８のバスは第１のメモリチップ１３０と、第２のメモリチップ１３２に接続されている。第１のメモリチップ１３０はリードオンリメモリ（ＲＯＭ）であり、ロックウェル社製モデルＲ２３３２が使用されている。第２のメモリチップ１３２は、プログラムが消去可能な読取専用のメモリであり、日立社製モデル２７１６が使用されている。メモリチップ１３０，１３２は、図３，４，７，８に示すような、様々なソフトウェアのルーチンを実施するソフトウェアが記憶されている。第３のメモリチップ１３４はランダムアクセスメモリ（ＲＡＭ）であり、インテル社製５１０１モデルが使用される。ＲＡＭ１３４は、ゲームの回数や、コインの数、その日のハイスコア等を記憶する。」（５欄２２行〜３９行）、
　「第１０図は、ピンボールマシン２０の音声発生装置を示す。第２のＣＰＵ１２８′は、入出力装置としての、ロックウェル社製モデルＲ６５３０のＲＯＭ−ＲＩＯＴ装置１４５、またはメモリ装置としてのＰＲＯＭ１４６に接続されている。デジタル−アナログ変換機１４７は、ＲＯＭ−ＲＩＯＴ装置１４５を介してＣＰＵ１２８ ′にコントロールされ、スピーカ及びアンプ１４８を制御する。」（５欄６６行〜６欄６行）が記載されている。
［甲第５号証］
　「パチンコ遊技店に、パチンコ機等の遊技機器を総合的に管理する総合管理用電子計算機を設けるとともに、各パチンコ機毎にワンチップマイクロコンピュー夕を配設し、該ワンチップマイクロコンピュータには遊技店において利益となる球（アウト球、遊技球等）と、損失となる球（賞球、補給球、入賞球等）との信号を受けて記憶演算する計数機能と、パチンコ機の賞球タンク内の球が不足したとき信号を受けて一定球数を補給指令する指令機能と、あらかじめ設定された演算値に達したときに補給停止による打止め指令機能等の基礎制御機能を組込んでパチンコ機の遊技の直接制御を行わせ、総合管理用電子計算機は各ワンチップマイクロコンピュータからのデータを受けて総合表示等の中央監視機能及びワンチツプマイクロコンピュータへの変更指令などを行ってより高度の制御を行うことにより全パチンコ機を管理するようにしたことを特徴とするパチンコ遊技店におけるパチンコ機の自動管理方法。」（特許請求の範囲）、
　「ワンチップマイクロコンピュータ９にはあらかじめ打止め球数、排出駆動装置２０による賞球タンク１０への１回の補給数などが記憶されており、第５素子１９からの信号を受けると記憶された補給数だけの球を排出駆動装置２０の作動によって賞球タンク１０に供給する。またワンチップマイクロコンピュータ９は、パチンコ遊技店が利益となる球数（遊技球又はアウト球で、操作レバー２の操作回数又は遊技球の供給数や第３素子１５で検出する）と損失となる球数（セーフ球、賞球、補給球などで、第１素子８、第２素子１３、第４素子１８などで検出する）とを演算し、その演算値が打止め数として設定された個有値（例えば２，０００個）に達すると補給球排出駆動装置２０への補給指示信号の発信を止めて遊技を停止させるとともにパチンコ機表面に打止め表示２２を行うのである。」（３頁左下欄２０行〜３頁右上欄１７行）、
　「上記した電子計算機２１は各ワンチップマイクロコンピュータへの打止め数、補給数の変更ばかりでなく、打止め解除指令を伝送したり、各ワンチップマイクロコンピュータからの信号が伝送されて総合的管理することができる。」（３頁右下欄２０行〜４頁左上欄４行）、
　「そして電子計算機２１は前記した総合的管理、処理機能以外にも各ワンチップマイクロコンピュータに開店準備信号、各種クリヤ信号（個々のデータクリヤ、総合クリヤなど）を伝送し、各パチンコ機に対して十分な管理を行うものである。」（４頁左上欄２０行〜４頁右上欄５行）、
　「更に本発明によれば各パチンコ機のワンチップマイクロコンピュータによる管理と、総合管理用電子計算機による管理との二系統による管理制御を行うので、パチンコ遊技店において最も要求される最高度の処理を行え、実用的価値の高いものとなる。」（５頁左下欄１７行〜５頁右上欄２行）が記載されている。
［甲第６号証］
　「各パチンコ機内又は近傍に配設した個別管理用電子計算機に当該パチンコ機に関する基本動作及び遊技データの収集を分担させ、上記個別管理用電子計算機に共通に設けた総合管理用電子計算機によって当該個別管理用電子計算機を制御させると共に管理用データの集中管理を行うようにし、上記総合管理用電子計算機によって上記個別管理用電子計算機を介して各パチンコ機の前面扉を開扉させると共に玉抜きさせることを特徴とするパチンコ遊技店におけるパチンコ機の自動管理方法。」（特許請求の範囲）、
　「以上のように各個別管理用電子計算機９は対応するパチンコ機を個別に制御すると共に、そのパチンコ機から遊技データを受入れ記憶演算し、一方総合管理の動作条件の設定や遊技データの集中管理を行う。本発明においてはこれに加えて、遊技場の営業終了時の遊技場の整備、点検を行い易くするために、総合管理用電子計算機２１から各個別管理用電子計算機９を介して各パチンコ機からの玉抜き及び前面扉の開扉を一斉に行わせる次の構成を設ける。すなわち第１図に示す如く前面扉に対して開扉動作部４１を設けると共に、玉抜き用樋４２の途中に玉抜き動作部４３を設け、第２図に示す如く個別管理用電子計算機９によってこれら動作部４１及び４３を動作させるようになされている。」（４頁左下欄６行〜４頁右下欄２行）が記載されている。
［甲第７号証］
　「マイクロコンピュータ（ＭＰＵ）の応用が普及し、広く家電からがん具に至るまで利用される様になった。価格の低下に伴なって１つの応用製品で数ケのＭＰＵを分散して使用し、機能の向上を目指す製品が増加している。ＭＰＵを複数ケ使用する、マルチマイクロコンピュータシステムは従来より広く提案されている。」（１頁右欄１７行〜２頁左上欄３行）が記載されている。
［甲第８号証］
　「グラフィックス表示を発生する方法およびコンピュータグラフィックス表示装置」に関して、「まず第１図を参照する。この図にはプログラムされた上位コンピュータ１０と、このコンピュータ１０に組合わされるグラフィックス入力装置１２と、入力用キーボード１４と、本発明の一実施例に従って作られた表示制御装置１６とを含むコンピュータグラフィックス装置が示されている。ホストコンピュータ１０と、それに組合わされる入力機器は、入力制御信号と、１台またはそれ以上の表示制御装置１６を駆動するために人力制御信号に対応する開発信号とに応答できるものであればどのような周知の機器でも使用できる。図示の一実施例においては、表示器は通常の陰極線管（ＣＲＴ）装置１８であるが、表示装置１６によって発生されたラスター出力に応答できる標準のテレビジョンモニタを用いることもできる。ＣＲＴ１８に加えて、表示制御装置１６はコンピュータチャンネルアダプタ２０と、マイクロ制御ユニット（ＭＣＵ）２２と、ラスターメモリ（ＲＭＥＭ）制御ユニット２４と、ビデオ制御ユニット（ＶＣＵ）２６と、ラスターメモリ（ＲＭＥＭ）２８とを含む。チャンネルアダプタ２０の機能はホストコンピュータｌ０とＭＣＵ２２およびそれぞれのデータバス３０、３２の間のインターフェースである。ホストコンピュータ１０から受ける情報は表示すべき全てのグラフィックスに対して一般に用いられている固定様式である。チャンネルアダプタ２０がデータを表示制御装置１６で使用できるようにするために必要な調整を行えるように作られているから、ホストコンピュータとしてどのような種類のコンピュータを用いるかということは問題ではない。ＭＣＵ２２はチャンネルアダプタ２０を介してホストコンピュータｌ０から情報を取り、その情報を、それ自体で利用できるか、ＲＭＥＭ制御ユニット２４とＶＣＵ２６へ送ることができる情報へ変換する。また、ＭＣＵ２２は機能制御情報を発生して、それを送り出す機能も果す。この機能制御情報はＲＭＥＭ制御ユニット２４にＲＭＥＭ２８への表示情報の書込みを行わせる。更に、ＭＣＵ２２はＶＣＵ２６へ命令も送って、ＶＣＵ２６にＲＭＥＭ２８からの情報読出しと、その情報のＣＲＴ１８への送り出しとの開始を行わせる。ＶＣＵ２６はビデオスコープの書込みが終りになったことを示し、かつより多くの情報を要求するために、ＭＣＵ２２へ割込み信号を送る機能も有する。」（１０頁左欄１行〜１１頁左上欄６行）が記載されている。
［甲第９号証］
　「複写機からの各種のデータをアナログ信号として検出するセンサと、前記複写機を制御する第１のマイクロコンピュータと、前記各センサから検出されたアナログ信号を入力し、前記第１のマイクロコンピュータから送られるタイミング信号によって入力信号のうちの１つを順次切換えて出力するモジューラマルチプレクサと、このモジューラマルチプレクサから出力されるアナログ信号をデジタル信号に変換するＡ−Ｄ変換器と、前記第１のマイクロコンピュータによってフエッチされる前記Ａ−Ｄ変換器によってデジタル信号に変換されたデータを格納するメモリと、このメモリに格納されたデータをアクセスして演算処理・判定を行なう第２のマイクロコンピュータとからなり、前記第１のマイクロコンプュータがデータをフェッチして前記メモリに格納する際、前記第２のマイクロコンピュータに割込みをかけてアクセスするよう指示し、前記第２のマイクロコンピュータが演算処理・判定の結果によって複写機に対してなすべき処理を前記第１のマイクロコンピュータに割込みによって指示するようにした複数のマイクロコンピュータによる複写機の制御システム」（特許請求の範囲）、
　「この発明は、安価なワンチップのマイクロコンピュータを２個用いて、１個はデータのフェッチ及び複写機に対する直線的な制御，処置を分担させ、他の１個は演算処理・判定を専門に行なわせ、その結果による必要な処理を割り込みによって前者に指示させるようにし、前者のマイクロコンピュータには時分割により各種のデータを順次フェッチせしめるようにした複写機の制御システムを提供し、複写機の高速で信頼度の高い制御を可能にするものである。」（２頁左上欄７〜１６行）が記載されている。
［甲第１０号証］
　「広くいえば、本発明は、マイクロプロセッサと、このマイクロプロセッサにより操作されてベクトル表示器すなわちテレビジョンＣＲＴ表示器を駆動するために用いられる信号を発生する表示回路と、マイクロプロセッサからデータを受けて、映像物の変化できる透視図的映像を表示するために求められる各種の変換に必要なパラメータを迅速に計算するように構成され、マイクロプロセッサによりアドレスできる計算装置とを含む。この計算装置により実行される算術演算はマイクロプロセッサとは独立しているから、マイクロプロセッサはゲームの他の制御機能を自由に行なうことができる。」（４頁右下欄４〜１６行）、
　「マイクロプロセッサはモデル座標系における映像の位置を計算ユニットに供給する。それから、計算ユニットは、モデル座標系からのそれらの位置を見る人の座標系に変換し、仮想スクリーン上に投射するために必要な算術演算を行なう。マイクロプロセッサはその演算の結果を検索し、その結果を適切な１つのベクトル命令中に挿入し、それらの命令をベクトル発生器に書き込む。計算ユニットは、変換をマイクロプロセッサとは独立して迅速に行なうために求められる計算を実行するためにとくに構成される。計算ユニットは必要な算術演算と論理演算を行なう算術論理ユニット（ＡＬＵ）およびこれと関連する回路と、このＡＬＵを制御するために用いられるマイクロ命令を含むマイクロ命令メモリに与えられた時に、１つかそれ以上の利用できる算術／論理演算を実行することをＡＬＵに指令するために必要なマイクロ命令を含むメモリ場所を選択するアドレス信号を発生するシーケンサとを含む。マイクロプロセッサにより発生された所定のアドレス情報を受けた時に計算ユニットは動作する。計算ユニットにはいくつかのアドレスが割当てられる。各アドレスは計算ユニットが実行すべき所定の算術演算すなわちデータ処理動作に対応する。マイクロプロセッサにより発生された所定の１つのアドレスを受けた計算ユニットは特定のマイクロ命令シーケンスを行なう。その指定されたシーケンスの最後のマイクロ命令は計算ユニットの動作を一時的に停止させて、マイクロプロセッサが別の所定アドレスを発生するまでその計算ユニットを待機状態に置く。本発明によりいくつかの利点が得られる。第１に、変換を行なったり、シミュレートされた変化する三次元映像を与えるために必要な計算動作からマイクロプロセッサが解放されることである。」（５頁左上欄９行〜５頁左下欄４行）、
　「この計算時間はマイクロプロセッサが扱うことができない時間である。ほとんどのテレビゲーム装置のマイクロプロセッサの動作時間の大部分はゲーム自体の進行と制御に用いられる。したがって、本発明はそれらの変換を実行するためだけに用いる計算ユニットを提供するものである。」（７頁右上欄３〜９行）、
　「この装置３０は中央処理装置（ＣＰＵ）３２の制御の下に機能する。このＣＰＵ３２はメモリ３４に格納されている諸命令を実行する。この装置３０の他の要素としては競技者入出力（Ｉ／０）ユニット３６と、ベクトル発生器３８と、計算ユニット４０とがある。１６線（Ａ０〜Ａ１６）アドレスバス４２と、８線データバス４４と、読出し／書込み（Ｒ／Ｗ）線がＣＰＵ３２をこの装置の構成要素と相互に接続して、ＣＰＵ３２がそれらの構成要素を制御できるようにする。装置クロック４６が周期的なクロック信号を発生する。そのクロック信号はクロックバス４８を介してＣＰＵ３２と、競技者Ｉ／０ユニット３６と、ベクトル発生器３８と、計算ユニット４０とに与えられる。」（７頁右上欄１２行〜７頁左下欄６行）、
　「ＡＬＵ６０は、たとえばアメリカ合衆国カリホルニア州サニーベイル（Ｓｕｎｎｙｖａｌｅ）所在のアドバンスト・マイクロ・デバイセズ（Ａｄｖａｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅｖｉｃｅｓ）社から市販されているＡｍ２９０１ユニットのような４ビット・マイクロプロセッサ・スライスを４個用いて作られる。Ａｍ２９０１ユニットは同社により１９７１年に出版された「Ａｍ２９０１ファミリイ・データ・ブック（Ｔｈｅ　Ａｍ２９０１　Ｆａｍｉｌｙ　Ｄａｔａ　Ｂｏｏｋ）」に記述されている。このユニットは１６語（１語は４ビット）ＲＡＭと、高速算術／論理部と、それらに関連する桁送り回路、デコーダ回路、マルチプレクサ回路などを含む。このユニットは、オペランド・ソース・レジスタ・関数レジスタおよび行先レジスタを選択するマイクロ命令語に応答して動作する。」（８頁右上欄５〜１９行）、
　「マイクロ命令メモリ６２はそれぞれ２５６×４ビットの記憶容量を有する６個のプログラム可能な読取り専用メモリ（ＰＲＯＭ）を用いて構成される。それらのＰＲＯＭは、たとえばアメリカ合衆国カリホルニア州サニーベル所在のシグネチックス社（Ｓｉｇｎｅｔｉｃｓ　Ｃｏｒｐｏｒａｔｉｏｎ）から部品Ｎｏ．８２Ｎ１２９で販売されている。それらのＰＲＯＭは互いに電気的に接続され、８ビット・アドレスに応答して２４ビットのデータ語（その一部だけが第５図に示されている）を与える。」（８頁左下欄１５行〜８頁右下欄４行）が記載されている。
［甲第１１号証］
　「ビデオプロセッサは、ゲームプロセッサへのアドレスラインを有し、データバスを介してゲームプロセッサに接続されている。 ゲームプロセッサ（不図示）からのデータは、データバスを介してゲームプロセッサに入力される。さらに、ビデオプロセッサは、ゲームプロセッサから中断信号を受け取り、これにより、ビデオプロセッサはデータプロセスサイクルの途中で、ゲームプロセッサヘコマンドを送信する。」（４欄５９行〜５欄３行）、
　「ビデオプロセッサは、ゲームプロセッサからの指示を受けると、アドレスラッチ１２を介して、プログラムメモリ１９を読み取りに行く。プログラムメモリ１９は、ビデオプロセッサへの操作項目と、ゲームプロセッサからの指示に基づく画像作成項目が記憶されている。」（５欄６〜１１行）が記載されている。
［甲第１２号証］
　「２チャンネルの入力信号の各チャンネルの信号をそれぞれ帯城分割する手段と、前記した帯域分割手段からの出力信号をデジタル信号に変換するアナログ・デジタル変換手段と、前記した各チャンネルの信号における互いに対応する帯域の信号についてのアナログ・デジタル変換手段からの出力信号を比較演算し、その結果を位置情報に変換して出力する中央制御装置と、前記した中央制御装置の出力データが印加されるビデオ・ディスプレイ・プロセッサと、前記したビデオ・ディスプレイ・プロセッサとバス接続されており、かつ、少なくとも予め定められたパターンが記憶される第１のメモリ領域と、表示面上の座標位置を指定するためのデータを記憶する第２のメモリ領域などを有するメモリとを備え、前記した中央制御装置からの出力データを前記したビデオ・ディスプレイ・プロセッサを介して前記したメモリにおける第２のメモリ領域に書込むことにより、ビデオ・ディスプレイ・プロセッサから前記した２チャンネルの入力信号のスペトルのレベルの相違に応じて、ディスプレイの表示面のパターンが横軸方向に移動される状態で表示されるようにしたオーディオ信号の信号レベル表示装置」（特許請求の範囲）、
　「ビデオ・ディスプレイ・プロセッサは、パターン・ジェネレータ・テーブルＰＧＴに記憶されているパターン情報と、パターン名称テーブルＰＮＴに記憶されているパターン名称とによって、ディスプレイの表示面の背景として縦線と周波数目盛り（及び横線）を表示しうる複合映像信号を発生してそれをディスプレイＣＲＴに供給すると共に、スプライト・ジェネレータ・テーブルＳＧＴに記憶されているスプライト・パターン情報と、スプライト属性テーブルに記憶されている位置情報その他の情報とによって、ディスプレイＣＲＴの表示面中にスプライトパターンを表示させうるような複合映像信号を発生してそれをディスプレイＣＲＴに供給する。」（７頁左上欄１３行〜７頁右上欄４行）が記載されている。
［甲第１３号証］
　「本発明は、オーディオ信号をデジタル信号に変換し、そのデジタル信号をＦＦＴ演算してからパワースペクトル演算を行ない、また、その結果として得られたスペクトルのレベルに応じたパターン情報を得て、所定のスペクトルのレベルをディスプレイの表示面に順次に配列して表示するようにしたオーディオ信号のスペクトル表示装置において、アナログ・デジタル変換とＦＦＴ演算などの信号処理とを並列処理させるようにして、スペクトル分析時間の短縮を実現し、実時間でスペクトル表示の可能なオーディオ信号のスペクトル表示装置を容易に提供できるようにしたものである。」（２頁右下欄９〜２０行）、
　「ビデオ・ディスプレイ・プロセッサＶＤＰは、それにデータバス４を介して接続されているビデオ・ラムＶ・ＲＡＭと中央制御装置ＣＰＵとの間でインターフェースとして動作すると共に、前記したビデオ・ラムＶ・ＲＡＭに記憶されている各種のデータによって画像内容が定められ、かつ、予め定められた標準方式に従う複合映像信号を発生することができるようなものとして構成されているものであって、このビデオ・ディスプレイ・プロセッサＶＤＰとしては、例えば、日経マグロウヒル社の「日経エレクトロニクス」１９８１年３月３０日号（第１５６頁〜第１６４頁）に紹介されている米国テキサス・インスツルメント社のビデオ．ディスプレイ・プロセッサ（ＶＤＰ）を使用することができるのであり、以下の説明では映像信号発生装置ＶＤＰとして、前記したビデオ・ディスプレイ・プロセッサが使用されているとされている。」（５頁右上欄１９行〜５頁左下欄１５行）が記載されている。
［甲第１４号証］
　「第１図中において、前記した発音源は、図中で符号ＳＰで示すスピーカＳＰであり、また、基準音信号の発生手段は、図中で符号ＳＳＧで示す基準音信号の発生器ＳＳＧであり、基準音信号の発生器ＳＳＧは、クロック信号の発生器ＣＳＧと分周手段ＤＩＶ（例えば、アップダウンカウンタが用いられてもよい）とによって構成されている。」（３頁左上欄１０〜１６行）、
　「第１図において、ＲＡＭはメインメモリ、ＲＯＭ１、ＲＯＭ２はリードオンリーメモリであり、また、ＶＤＰはビデオ・ディスプレイ・プロセッサ、Ｖ・ＲＡＭはビデオ・ラム、ＣＲＴはディスプレイである。」（４頁左上欄１７〜２０行）、
　「ビデオ・ディスプレイ・プロセッサＶＤＰは、それにデータバス４を介して接続されているビデオ・ラムＶ・ＲＡＭと中央制御装置ＣＰＵとの間でインターフェースとして動作すると共に、前記したビデオ・ラムＶ・ＲＡＭに記憶されている各種のデータによって画像内容が定められ、かつ、予め定められた標準方式に従う複合映像信号を発生することができるようなものとして構成されているものであって、このビデオ・ディスプレイ・プロセッサＶＤＰとしては、例えば、日経マグロウヒル社の「日経エレクトロニクス」１９８１年３月３０日号（第１５６頁〜第１５４頁）に紹介されている米国テキサス・インスツルメント社のビデオ・ディスプレイ・プロセッサ（ＶＤＰ）を使用することができるのであり、以下の説明では前記したビデオ・ディスプレイ・プロセッサが使用されているとされている。」（７頁左上欄１６行〜７頁右上欄１２行）が記載されている。
［甲第１５号証］
　「ＴＭＳ９９１８Ａビデオ・ディスプレイ・プロセサ（ＶＤＰ）は、新しい世代を代表するインターフェース回路である。これによって低価格の１５色ディスプレイが可能になり、複雑な重ね合わせ図形を高解像度で表示できるようになる。このＶＤＰは、現在テキサス・インスツルメンツ（ＴＩ）社の最も複雑なＬＳＩチップの一つであり、教育資料のデータ処理と表示用および家庭娯楽用に設計れたものである。メモリー・マップ方式のインターフェースは、大多数のマイロプロセサに合う。更に、ＶＤＰはディスプレイ・メモリーを自動的にリフレッシュし、普通のビデオ・モニタに直接インタフェースできるため、他の部品をほとんど付け加えずに、システムを構成できる。」（１５７頁２〜１２行）、
　「ＶＤＰは、各種テーブルに対するベース・アドレス・レジスタを持っている。テーブルはメモリー中に格納されており、ベース・アドレスを変えることによって切り替えられる。このように、一つのレジスタに書き込むことによって、画面全体を瞬間的に変えることができる。」（１６２頁３４行〜１６３頁１行）、
　「ＶＤＰは、低価格のダイナミックＲＡＭと簡単に直接接続できるように設計されている。４Ｋビットあるいは１６Ｋビットの素子に必要な行アドレスと列アドレスを発生するとともに、リフレッシュを自動的に行う。このＲＡＭの中に、前述のテーブルすべてが収納されている。テーブルのベース・アドレスは、ＶＤＰ自体の内蔵レジスタ群によって決定される。４Ｋバイトのメモリーで１枚の画面全体の情報を収容できるので、１６Ｋバイトのメモリーを持つシステムでは、プログラマが４枚の異なる画面を記憶させることができる。単にホスト・プロセサがベース・レジスタの内容を変えるだけで、画面を入れ替えることができる。ＶＤＰは、メモリーとの間に８ビットのデータ・バスを持ち、ホスト・プロセサとメモリーの間のインタフェースとして働く。その結果、ホスト・プロセサとビデオ・プロセサとの間で、メモリーに対するアクセスの衝突を解決するための特別な外部回路は不要である。」（１６４頁３〜１７行）が記載されている。
［甲第１６号証］
　「計算機（けいさんき）ｃｏｍｐｕｔｅｒ　データを受け入れ，あらかじめ定められた操作をデータに加え，その結果を提供しうる装置のこと．情報処理においては，ふつうプログラム内蔵形の電子計算機を意味する．データに対して代数および論理演算を行うだけでなく，内部に記憶されたプログラム自体にも働きかけ，これを変更することができる．ふつう，入・出力部，記億装置，演算装置，およびこれらを全体として制御する制御装置を主要部分として構成されている．」（１０７頁左欄３４〜４４行）が記載されている。
　
（ｂ）甲第１号証についての検討
１．対比、及び、一致点・相違点
　甲第１号証の明細書及び図面の記載からみて、甲第１号証には「ＧＯチャッカー４ａ，４ｂ，４ｃに於ける玉の入賞を検出するチャッカー入賞検出マイクロスイッチ１２を設け、該ＧＯチャッカー４ａ，４ｂ，４ｃへの入賞に応じて表示器３ａ〜３ｄの停止状態にある表示態様が予め定められた態様かどうかを判定し、その判定結果に応じて所定の入賞ポケットの開口の入賞条件を設定する設定部の動作停止時間をランダムに制御するとともに、Ｖランプ６及びスピーカ２２を制御する制御回路１４を備えたパチンコ機１において、前記制御回路１４は、中央処理装置（ＣＰＵ）で構成され、前記パチンコ機１は、前記制御回路１４にＲＯＭ１８及びＲＡＭ１９を備えたパチンコ機」が記載されていると認める。
　ここで、本件発明と甲第１号証に記載の発明とを対比すると、甲第１号証に記載の発明の「ＧＯチャッカー４ａ，４ｂ，４ｃ」「チャッカー入賞検出マイクロスイッチ１２」「表示器３ａ〜３ｄの停止状態にある表示態様が予め定められた態様かどうかを判定」「所定の入賞ポケットの開口の入賞条件を設定する設定部の動作停止時間をランダムに制御」「Ｖランプ６及びスピーカ２２」「制御回路１４」「パチンコ機１」「中央処理装置（ＣＰＵ）」「ＲＯＭ１８及びＲＡＭ１９」が、本件発明の「特定入賞口」「入賞検出装置」「当たりモードを決定」「入賞口への球の入賞確率を制御」「発光装置、発音装置等の周辺装置」「制御装置」「パチンコ機」「中央処理装置」「制御装置に設けられたメモリ」にそれぞれ相当するから、本件発明と甲第１号証に記載の発明とは「特定入賞口に於ける玉の入賞を検出する入賞検出装置を設け、該特定入賞口への入賞に応じて当たりモードを決定し、そのモードに応じて入賞口への球の入賞確率を制御するとともに、発光装置、発音装置等の周辺装置を制御する制御装置を備えたパチンコ機において、前記パチンコ機は、前記制御装置に設けられた複数のメモリを備える構成であるパチンコ機」の点で一致し、次の点で構成が相違する。
［相違点１］：本件発明の制御装置が「ワンチップ上に複数の中央処理装置が形成されたワンチップマイクロコンピュータで構成され」るものであるのに対し、甲第１号証に記載の発明の制御装置は、そのように構成されていない点。
［相違点２］：本件発明のパチンコ機が「前記制御装置に内蔵される内部メモリの他に、前記制御装置の外部に設けられた外部メモリを備え」るものであるのに対し、甲第１号証に記載の発明のパチンコ機は、制御装置に複数のメモリを備える点。
［相違点３］：本件発明が「両メモリの内の少なくとも内部メモリについては、前記複数の中央処理装置で互いに共用される構成」であるのに対し、甲第１号証に記載の発明は、そのように構成されていない点。
２．相違点についての判断
　申立人の提示した甲第２号証には「半導体材料の１チップ上に各々形成された第１及び第２の中央処理装置」「２個のＣＰＵは装置入力及び出力を処理する共通のインターフェイス回路を共有する。」「ＣＰＵの内部のＲＡＭは全体として４０で示される。」「第１及び第２中央処理装置により共有される外部メモリを含む完全同期計算装置」「１チップにモノリシツクに集積された計算装置の中央処理装置」「共通の外部メモリを同時に共有する２個の別なＣＰＵを用いた計算装置」「回路を変更することなく、直列形式又はランダム・アクセス形式の内部のメモリを用いるＣＰＵ」「共通の外部メモリを同時に共有する２個の別なＣＰＵを用いた計算装置」「２個の別々なプログラムが同時に実行される計算装置」が記載されてはいるが、甲第２号証に記載の発明は、外部メモリが共用されるものであって、少なくとも本件発明の前記相違点３の「両メモリの内の少なくとも内部メモリについては、前記複数の中央処理装置で互いに共用される構成」となっているものではない。
　また、申立人の提示した甲第３号証には「複数の演算処理装置は同一のチップ上に形成される」「１チップ上１０に処理機能の異なる２個のプロセッサＡ，Ｂを搭載してデュアルプロセッサを構成した」「これら２個のプロセッサＡ，ＢとデータバスＤＢで、プロセッサＡのアドレス指定部からはアドレスバスＡＢを介してプロセッサＢのＲＯＭ１を直接アドレス指定できるように、アドレスレジスタ５とプロセッサＡのアドレス指定部とは外部端子を介在することなく直接電気的に接続されている。」「演算処理装置の少なくとも１つが有する前記制御用プログラム格納部は、他の演算処理装置によって読み出しが制御できるようになされた」が記載されてはいるが、本件発明の前記相違点２の「制御装置に内蔵される内部メモリの他に、前記制御装置の外部に設けられた外部メモリを備え」る構成が記載されていない。
　さらに、申立人の提示した甲第４号証ないし甲第１６号証には、本件特許の構成の一部が個々に記載されているだけであり、本件発明の上記相違点１ないし相違点３の構成についての記載がない。
　なお、甲第１７号証は、本件特許に係る特許出願の後に頒布された刊行物であるから、特許法第２９条第２項に規定する刊行物に該当しないので、公知技術を証明するための証拠方法としては採用することができない。
　そうしてみると、申立人の提示した甲第１号証ないし甲第１６号証には、本件特許の構成の一部が個々に記載されているだけであり、甲第１号証に記載の発明に上記甲第２号証に記載の発明を適用しても、或いはまた甲第１号証に記載の発明に上記甲第２号証に記載の発明及び甲第３号証ないし甲第１６号証に記載の発明を適用しても、本件発明のような構成を得ることができない。そして、本件発明は、その特許請求の範囲の第１項に記載された発明の構成により、本件発明の特許明細書に記載の作用効果を奏するものである。
３．まとめ
　したがって、本件発明は上記甲第１号証ないし甲第１６号証に記載の発明に基いて当業者が容易に発明をすることができたもの、とすることができない。
　
［３］異議理由２について
（ａ）甲第１８号証に記載の発明の要旨
　甲第１８号証に記載の発明の要旨は、甲第１８号証の特許請求の範囲の第１項に記載された次のとおりのものと認める。
　「１．特定入賞口に於ける玉の入賞を検出する入賞検出装置を設け、該特定入賞口への入賞に応じて当たりモードを決定し、そのモードに応じて入賞口への球の入賞確率を制御するとともに、発光装置、発音装置等の周辺装置を制御する制御装置を備えたパチンコ機において、前記制御装置は、ワンチップ上に複数の中央処理装置が形成されたワンチップマイクロコンピュータで構成され、前記パチンコ機は、さらに、１または複数のメモリを備え、前記メモリの内の少なくとも一のメモリは、前記複数の中央処理装置で共用される構成であることを特徴とするパチンコ機。」（以下、これを「同日出願発明」という。）
（ｂ）本件発明
　本件発明が、特許明細書の特許請求の範囲の第１項に記載されたとおりのものであることは、「二、本件発明の要旨」の欄に前述したとおりである。
（ｃ）対比、及び、一致点・相違点
　そこで、本件発明と同日出願発明とを比較対比すると、両者は「特定入賞口に於ける玉の入賞を検出する入賞検出装置を設け、該特定入賞口への入賞に応じて当たりモードを決定し、そのモードに応じて入賞口への球の入賞確率を制御するとともに、発光装置、発音装置等の周辺装置を制御する制御装置を備えたパチンコ機において、前記制御装置は、ワンチップ上に複数の中央処理装置が形成されたワンチップマイクロコンピュータで構成されたことを特徴とするパチンコ機」の点で構成が一致し、次の点で相違する。
［相違点］：本件発明が「前記パチンコ機は、前記制御装置に内蔵される内部メモリの他に、前記制御装置の外部に設けられた外部メモリを備え、前記両メモリの内の少なくとも内部メモリについては、前記複数の中央処理装置で互いに共用される構成」であるのに対し、同日出願発明は「前記パチンコ機は、さらに、１または複数のメモリを備え、前記メモリの内の少なくとも一のメモリは、前記複数の中央処理装置で共用される構成」である点。　
（ｄ）判断
　上記相違点の構成は、自明のものであると認めることができないから、本件発明と同日出願発明とが同一の発明である、ということはできない。
　
四、むすび
　以上のとおりであるから、特許異議申立人の申立ての理由及び提出した証拠方法によっては、本件発明の特許を取り消すことができない。
　また、他に本件発明の特許を取り消すべき理由を発見しない。
　よって、結論のとおり決定する。
【異議決定日】
平成１２年５月２３日（２０００．５．２３）