(57)【要約】  半導体デバイス構造体の一部を形成するための方法は、半導体活性層、絶縁層、および、半導体基板を有する半導体―オン−絶縁体基板を提供することを有する。第１の絶縁トレンチは、半導体活性層内に形成され、ストレッサー材料は、第１のトレンチの底部に堆積され、ストレッサー材料は、デュアルユース薄膜を含む。第２の絶縁トレンチは、半導体活性層内に形成され、第２の絶縁トレンチは、第２のトレンチの底部にストレッサー材料がない。第１および第２の絶縁トレンチにおけるストレッサー材料の有無により、(i)１またはそれ以上のＮ型またはＰ型の半導体デバイス構造で、(ii)１またはそれ以上の幅方向またはチャネル方向に関して、(iii)１またはそれ以上の＜１００＞もしくは＜１１０＞半導体―オン−絶縁体基板の応力利点を最適化するために、異なる応力をそれぞれ提供する。
2008519434.tif 000002
【特許請求の範囲】
【請求項１】
半導体活性層、絶縁層、および、半導体基板を有する半導体―オン−絶縁体基板を提供するステップと、
前記半導体活性層内に第１の絶縁トレンチを形成するステップと、
前記第１のトレンチの底部に、デュアルユース薄膜を含むストレッサー材料を堆積させるステップと、
前記半導体活性層内に第２の絶縁トレンチを形成するステップとを有し、
前記第２の絶縁トレンチは、前記第２のトレンチの底部にストレッサー材料がなく、
前記第１および第２の絶縁トレンチにおけるストレッサー材料の有無により、
(i)１またはそれ以上のＮ型またはＰ型の半導体デバイス構造で、
(ii)１またはそれ以上の幅方向またはチャネル方向に関して、
(iii)１またはそれ以上の＜１００＞もしくは＜１１０＞半導体―オン−絶縁体基板の応力利点を最適化するために
異なる応力をそれぞれ提供する
ことを特徴とする半導体デバイス構造体の一部を形成するための方法。
【請求項２】
前記デュアルユース薄膜が、圧縮応力を誘導するトレンチライナーを防止し、特定のデバイスおよび方位に異なる応力適用することを可能にするように前記第１の絶縁トレンチの底部に形成された窒化物層を有することを特徴とする請求項１に記載の方法。
【請求項３】
前記第１のトレンチを形成するステップが、第１の波長でのパターニングおよびエッチングプロセスを使用することを含み、更に、前記第１の波長でのパターニングおよびエッチングプロセスが、２４８ｎｍ深紫外線パターニングおよびエッチングプロセスを含み、
第２の絶縁トレンチを形成するステップが、第２の波長でのパターニングおよびエッチングプロセスを使用することを含み、前記第２の波長が前記第１の波長と異なり、前記第２の波長でのパターニングおよびエッチングプロセスが、１９３ｎｍ深紫外線パターニングプロセスを含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記デュアルユース薄膜が、ストレッサー材料として、および、反射防止膜として使用するのに適した材料からなり、更に、前記デュアルユース薄膜が窒化物からなることを特徴とする請求項１に記載の方法。
【請求項５】
前記第１および第２のトレンチの側壁部分に沿って前記第１および第２のトレンチのそれぞれにトレンチライナーを形成するステップと、を更に有し、
前記第１のトレンチの底部の上に横たわる前記デュアルユース薄膜によって、前記第１のトレンチのトレンチライナーが前記第１のトレンチの側壁に沿って完全に伸びるのを防止し、前記トレンチライナーは前記側壁の頂部から側壁の下方部分に向けて伸び、側壁の下方部分は、第１のトレンチ内でデュアルユース薄膜の頂部と接触する
ことを特徴とする請求項１に記載の方法。
【請求項６】
半導体活性化層、絶縁層、および、半導体基板を備えた半導体−オン−絶縁体を提供するステップと、
前記半導体活性層内に第１の絶縁トレンチを形成するステップと、
前記第１のトレンチの底部にデュアルユース薄膜を含むストレッサー材料を堆積するステップと、
前記半導体活性層内に第２の絶縁トレンチを形成するステップとを有し、
前記第２の絶縁トレンチが、前記第２のトレンチの底部にストレッサー材料を有さず、
前記第１および第２の絶縁トレンチにおけるストレッサー材料の有無により、
(i)１またはそれ以上のＮ型またはＰ型の半導体デバイス構造の
(ii)１またはそれ以上の幅方向またはチャネル方向に関して、
(iii)１またはそれ以上の＜１００＞もしくは＜１１０＞半導体―オン−絶縁体基板の応力利点を最適化するために、異なる応力をそれぞれ提供し、
前記半導体デバイス構造体の一部が、前記半導体活性層内に前記第１および第２の活性半導体領域を備えた第１および第２のトランジスタ構造を含み、前記第１のトランジスタ構造が、前記第１のトランジスタ構造の幅方向において制御された応力機構を含む、
ことを特徴とする半導体デバイス構造体の一部を形成するための方法。
【請求項７】
前記第１のトランジスタ構造体の制御された応力機構が、前記第１のトランジスタ構造体の幅方向における応力の緩和を提供するために第１および第２の応力緩和機構を含むことを特徴とする請求項６に記載の方法。
【請求項８】
前記第１の応力緩和機構が、前記第１のトランジスタ構造体の活性化半導体領域の外側にデュアルユース薄膜を含み、前記デュアルユース薄膜が更に、前記第１のトランジスタ構造体の第１の活性化半導体領域の少なくとも２つの側の部分に隣接した第３および第4のトレンチの底部に沿って配置され、
前記第２の応力緩和機構が、前記第１のトランジスタ構造体の活性化半導体領域の内側に少なくとも１つの応力緩和および容量低減機構を含む、
ことを特徴とする請求項7に記載の方法。
【請求項９】
前記第１のトランジスタ構造体の制御された応力機構が、別の応力緩和および容量低減機構を更に含み、
前記別の応力緩和および容量低減機構が、前記半導体デバイス構造体の一部の幅方向において応力の更なる緩和を提供する、
ことを特徴とする請求項7に記載の方法。
【請求項１０】
前記半導体活性層が、＜１１０＞結晶方位を有し、
前記活性化半導体領域のチャネル領域に渡って伸びることなく、前記活性化半導体領域だけのソース／ドレインの部分内に包含された複数の応力緩和および容量低減機構を提供するステップを更に有し、
前記複数の応力緩和および容量低減機構が前記トランジスタ構造体のゲート電極に平行に沿って配置され、
前記複数の応力緩和および容量低減機構が前記第１のトランジスタ構造体のチャネル方向において応力の緩和を提供する
ことを特徴とする請求項6に記載の方法。
【請求項１１】
半導体活性層、絶縁層、および、半導体基板を有する半導体―オン−絶縁体基板と、
前記半導体活性層内に形成された第１の絶縁トレンチと、を有し、
前記第１の絶縁トレンチは、該第１のトレンチの底部に堆積されストレッサー材料を備え、該ストレッサー材料はデュアルユース薄膜を含み、
前記半導体活性層内に形成された第２の絶縁トレンチと、を有し、
前記第２の絶縁トレンチは、前記第２のトレンチの底部にストレッサー材料がなく、
前記第１および第２の絶縁トレンチにおけるストレッサー材料の有無により、
(i)１またはそれ以上のＮ型またはＰ型の半導体デバイス構造で、
(ii)１またはそれ以上の幅方向またはチャネル方向に関して、
(iii)１またはそれ以上の＜１００＞もしくは＜１１０＞半導体―オン−絶縁体基板の応力利点を最適化するために
異なる応力をそれぞれ提供する
ことを特徴とする半導体デバイス構造体。
【請求項１２】
前記半導体活性化層内に第１及び第２の活性化半導体領域を各々備えた第１及び第２のトランジスタ構造を更に有し、
前記第１のトランジスタ構造が、第１のトランジスタ構造の幅方向に制御された応力機構を含む、ことを特徴とする請求項１１に記載のデバイス構造体。
【請求項１３】
前記第１のトランジスタ構造の制御された応力機構が、前記第１のトランジスタ構造の幅方向に応力の緩和を提供する、第１及び第２の応力緩和機構を含むことを特徴とする請求項１１に記載のデバイス構造体。
【請求項１４】
前記第１の応力緩和機構が、前記第１のトランジスタ構造の活性化半導体領域の外側にデュアルユース薄膜を含み、
前記デュアルユース薄膜が更に、前記第１のトランジスタ構造の第１の活性化半導体領域の少なくとも２つの側の部分に隣接して配置されたトレンチの底部に沿って配置されていることを特徴とする請求項１１に記載のデバイス構造体。
【請求項１５】
前記第２の応力緩和機構が、前記第１のトランジスタ構造の活性化半導体領域の内側に少なくとも１つの応力緩和および容量低減機構を含むことを特徴とする請求項１１に記載のデバイス構造体。
【請求項１６】
前記第１のトランジスタ構造の活性化半導体領域が更に、前記活性化半導体領域の端に配置されたノッチを含み、
前記ノッチが、前記活性化半導体領域のソース領域とドレイン領域との間にわたっていることを特徴とする請求項１１に記載のデバイス構造体。
【請求項１７】
前記第１の活性化半導体領域が、前記第１の応力緩和機構によって境界が定められており、更に、前記第１の応力緩和機構が、絶縁トレンチの底部に反射防止薄膜およびデュアルユース・ストレッサーを備えた絶縁トレンチを含む、
ことを特徴とする請求項１１に記載のデバイス構造体。
【請求項１８】
前記第１のトランジスタ構造の制御された応力機構が、第３の応力緩和および容量低減機構を含み、
前記第３の応力緩和および容量低減機構は、半導体デバイス構造体の幅方向において更に応力の緩和を提供し、前記第３の応力緩和および容量低減機構は、前記半導体デバイス構造体のチャネル方向に延びる活性化半導体領域のエッジに沿って対向する端に配置される、ことを特徴とする請求項１１に記載のデバイス構造体。
【請求項１９】
前記第１のトランジスタ構造の制御された応力機構が更に別の応力緩和および容量低減機構を含み、前記別の応力緩和および容量低減機構が、前記半導体デバイス構造体の一部の幅方向において応力の緩和を更に提供することを特徴とする請求項１１に記載のデバイス構造体。
【請求項２０】
前記半導体活性化層が、＜１１０＞結晶方位を有し、
更に、
前記活性化半導体領域のチャネル領域にわたって延びることなく、活性化半導体領域のみのソース／ドレイン領域の一部の内部に包含された複数の応力緩和および容量低減機構を有し、
前記複数の応力緩和および容量低減機構が前記第１のトランジスタ構造のゲート電極に平行に沿って配置され、前記複数の応力緩和および容量低減機構が、前記第１のトランジスタ構造のチャネル方向において応力の緩和を提供する、
ことを特徴とする請求項１１に記載のデバイス構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体デバイスに関し、特に、＜１００＞ＳＯＩ基板上の最適化された応力効果に関する２重トレンチを備えたトランジスタ構造体および該トランジスタ構造体を作成する方法。
【背景技術】
【０００２】
従来技術では、種々の形態のトレンチ絶縁および窒化物堆積が知られている。しかしながら、かかる周知技術は、異なるタイプのデバイスに異なる応力を異なる方位に同時に適用することができない。
【０００３】
図１は、当該技術分野で周知のチャネル方向および幅方向を図示したＣＭＯＳトランジスタ１０の平面図である。特に、ＣＭＯＳトランジスタ１０は、活性化領域１２とゲート電極１４を含み、ゲート誘電体（図示せず）が下に横たわる。活性化領域１２は、幅方向に伸びる幅寸法Ｗによって特徴付けられ、幅方向は参照番号１６によって示される。更に、活性化領域１２は、適当な半導体材料からなる。ゲート電極１４は、チャネル方向に伸びる長さ寸法Ｌによって特徴付けられ、チャネル方向は参照番号１８によって示される。
【０００４】
従って、従来技術の問題を克服した、改良されたトランジスタ構造およびそれを作成する方法を提供することが望まれる。
【発明の開示】
【課題を解決するための手段】
【０００５】
ある実施形態では、半導体デバイス構造体の一部を形成するための方法は、半導体活性層、絶縁層、および、半導体基板を有する半導体―オン−絶縁体基板を提供することを有する。第１の絶縁トレンチは、半導体活性層内に形成され、ストレッサー材料は、第１のトレンチの底部に堆積され、ストレッサー材料は、デュアルユース薄膜を含む。第２の絶縁トレンチは、半導体活性層内に形成され、第２の絶縁トレンチは、第２のトレンチの底部にストレッサー材料がない。第１および第２の絶縁トレンチにおけるストレッサー材料の有無により、(i)１またはそれ以上のＮ型またはＰ型の半導体デバイス構造で、(ii)１またはそれ以上の幅方向またはチャネル方向に関して、(iii)１またはそれ以上の＜１００＞もしくは＜１１０＞半導体―オン−絶縁体基板の応力利点を最適化するために、異なる応力をそれぞれ提供する。
【発明を実施するための最良の形態】
【０００６】
本発明の実施形態は、＜１００＞ＳＯＩ基板の応力利得を最適化させ最大にするために、異なるデバイス（Ｎ型およびＰ型）および異なる方位（幅方向または長さ方向）に異なる応力を適用するソリューションを提供する。例えば、本発明の実施形態は、ここで議論するように、デュアル（２４８ｎｍ／１９３ｎｍ）フォトプロセスおよび異なるストレス効果にアドレスするように選択的な領域においてトレンチ絶縁および対応するナイトライド堆積を使用させる。
【０００７】
ある実施形態では、ＳＯＩのためのデュアルトレンチプロセスは、圧縮応力を導入するトレンチライナーを防止するように所望のトレンチ領域の底部に窒化物層を形成することと、それにより、特定のデバイスおよび方位に異なる応力を可能にさせることとを含む。さらに、この方法はまた、両方の波長に関して最適化された反射率を提供することにより、２４８ｎｍおよび１９３ｎｍのデュアルトレンチフォトプロセスを可能にする。
【０００８】
図２は、種々のチャネル方位およびデバイスタイプに関する応力応答感度特性の表を示す。特に、図２の表２０は、チャネル方位２２、デバイスタイプ２４、好都合なチャネル応力２６および好都合な幅応力２８のカラムを含む。＜１１０＞のチャネル方位に関して、ＮＭＯＳデバイスは、チャネル方向における引っ張り応力下で最高のパフォーマンスを示す。さらに、＜１１０＞のチャネル方位では、ＮＭＯＳデバイスのパフォーマンスが、幅方向における応力に対して比較的小さな応答を有する。＜１１０＞のチャネル方位では、ＰＭＯＳデバイスが、チャネル方向における圧縮応力下、および、幅方向における引っ張り応力下で最高のパフォーマンスを示す。＜１００＞のチャネル方向では、ＮＭＯＳデバイスが、チャネル方向における引っ張り応力下で最高のパフォーマンスを示し、幅方向における応力に対して比較的小さな応答を有する。最後に、＜１００＞のチャネル方向では、ＰＭＯＳデバイスのパフォーマンスは、チャネル方向における応力に対して比較的小さな応答を示し、幅方向における小さな圧縮応力に対して良好な応答を示す。
【０００９】
図３ないし７は、本発明のある実施形態による応力効果を最適化するためのデュアルトレンチプロセスを使用して製造された半導体デバイスの断面図である。図３では、半導体デバイス３０は、半導体−オン−絶縁体（ＳＯＩ）基板を含み、例えば、＜１００＞ＳＯＩ基板が当業者に知られている。ＳＯＩ基板は、シリコン基板（図示せず）、シリコン基板の上に横たわる埋設酸化物（ＢＯＸ）３２、および、ＢＯＸ３２の上に横たわるシリコン層３４を含む。上に横たわるシリコン層３４は、熱酸化物３６、例えば、パッド酸化物（pad oxide）である。上に横たわるパッド酸化物３６は、窒化シリコン層３８である。ＳＯＩ基板に関しては、ＢＯＸ３２は、１３５０乃至２０００オングストロームのオーダーの厚さを有し、シリコン層３４は、７００乃至１１００オングストロームのオーダーの厚さを有する。パッド酸化物３６は、９０乃至１５０オングストロームのオーダーの厚さを有する。さらに、窒化シリコン層３８は、１０００乃至１２００オングストロームのオーダーの厚さを有する。ある実施形態では、窒化シリコン層３８は、１０５０乃至１１６０オングストロームのレンジの厚さを有する。
【００１０】
図４では、第１のトレンチエッチングが、第１のトレンチ４０を形成するために実施される。第１のトレンチ４０を形成するために、第１のフォトプロセスが用いられる。ある実施形態では、第１のフォトプロセスは、例えば、２４８ｎｍＤＵＶ（深紫外線）パターニングプロセスを含む。当該パターニングステップに続いて、エッチングステップが、第１のトレンチ４０を形成するために実行される。
【００１１】
図５では、第１のトレンチエッチングに続いて、ストレッサー／反射防止膜（ＡＲＣ）薄膜成長が実施される。ストレッサー／ＡＲＣ薄膜４２を形成することは、デュアルユース薄膜を選択的に堆積させることを含む。即ち、ストレッサー／ＡＲＣ薄膜は、１）ストレッサーおよび２）ＡＲＣ薄膜のデュアル使用を実行することができるいかなる適当な薄膜をも含むことができ得る。ある実施形態では、ストレッサー／ＡＲＣ薄膜は、例えば、窒化物からなる。更に、ストレッサー／ＡＲＣ薄膜４２の選択的な堆積は、窒化シリコン層３８の露出した部分と、第１のトレンチ４０の底部との上に薄膜を堆積することを含む。
【００１２】
可能な変形実施形態では、堆積された層４２の代わりに拡散バリアとして、開口部４０に側壁スペーサを形成することが可能である。かかる場合には、側壁スペーサを形成する前に、ＢＯＸ層３２内に伸びた開口部４０に有益ともなり得、ここで側壁スペーサは、シリコン／ＢＯＸ界面をブロックする。
【００１３】
図６では、第２のトレンチエッチングが、第２のトレンチ４４を形成することにより実施される。第２のトレンチ４４を形成するために、第２のフォトプロセスが使用される。ある実施形態では、第２のフォトプロセスは、例えば、１９３ｎｍＤＵＶ（深紫外線）パターニングプロセスを含む。かかるパターニングステップに続いて、エッチングステップが、第２のトレンチ４４を形成するのに実行される。第１のトレンチの底部と異なり、第２のトレンチの底部は、いなかるストレッサー／ＡＲＣ薄膜もない。
【００１４】
図７では、トレンチライナー（４６，４８）が、第１及び第２のトレンチ（４０，４４）のそれぞれに形成される。トレンチライナー（４６，４８）は、欠陥を外に出し、それぞれのトレンチにおけるシリコンの頂部コーナーを保護するために熱的に成長されたライナーを含む。第２のトレンチ４４では、トレンチライナー４６は、第２のトレンチ内にシリコン３４の頂部から延び、埋設酸化物３２まで完全に下がる。更に、第１のトレンチ４０の底部の上に横たわるストレッサー／ＡＲＣ薄膜４２の存在の結果として、トレンチライナー４８は、第１のトレンチ内のシリコン３４で成長するのを妨げられ、埋設酸化物３２まで完全に下がる。従って、第１のトレンチ４０内のシリコン３４の一部は、ストレッサー／ＡＲＣ薄膜４２によって保護される。
【００１５】
図８は、本発明のある実施形態による応力効果を最適化するためのデュアルトレンチプロセスのフローチャート５０である。参照番号５２によって示されたステップで初期処理が行われる。ステップ５４では、図４について上述したように、第１のトレンチフォトが実行される。ステップ５６では、図４について上述したように、第１のトレンチエッチングが、第１のトレンチを形成するために実行される。第１のトレンチエッチングに続いて、ステップ５８では、例えば図５について上述したように、選択的なデュアルユース（ストレッサー／ＡＲＣ薄膜）薄膜堆積が行われる。図６について上述したように、ステップ６０では、第２のトレンチフォトが実行される。図６について更に上述したように、ステップ６２では、第２のトレンチエッチングが、第２のトレンチを形成するために実行される。ステップ６４における第２のトレンチエッチングに続いて、製造されるべき半導体デバイスの特定の要求によって引き続き処理が実行される。例えば、引き続き行われる処理には、図７について上述したように、トレンチライナーの形成を含まれる。
【００１６】
図９は、ＣＭＯＳトランジスタ構造７２および７４を含む半導体デバイス構造体７０の平面図であり、構造体７２は、上述したように本発明のある実施形態によってデュアルトレンチ処理を使用して製造された幅方向において制御された応力特性を含む。ある実施形態では、ＣＭＯＳトランジスタ構造体７２および７４は、ＰＦＥＴデバイスおよびＮＦＥＴデバイスをそれぞれ表す。ＣＭＯＳトランジスタ構造体７２および７４は、活性化半導体領域７６および７８をそれぞれ含む。ある実施形態では、活性化半導体領域はシリコンからなる。
【００１７】
ＰＦＥＴ  ＣＭＯＳトランジスタ７６の最適化は、参照番号８０によって示された第１の応力緩和機構と、第２の応力緩和および容量低減機構（８２，８４）を追加することを含み、かかる機構は、幅方向における応力を修正することを提供する。第１の応力緩和機構は、活性化半導体領域７６の外側にデュアルユース・ストレッサー／ＡＲＣ薄膜を有する。更に、第１の応力緩和機構８０は、図５について先に議論したストレッサー／ＡＲＣ薄膜堆積と第１のトレンチエッチングを介して達成される。ある実施形態では、第１の応力緩和機構は窒化物を含む。
【００１８】
更に、応力緩和及び容量低減機構（８２，８４）は、活性化半導体領域７６の内側にあり、活性化領域７６のソースとドレインとの間に延びる。活性化領域７６の一部は、ゲート電極８６と関連するゲート誘電体（図示せず）の下に横たわる。応力緩和及び容量低減機構（８２，８４）の一部はまた、ゲート電極８６と関連するゲート誘電体（図示せず）の下に横たわる。ゲート電極８６は、チャネル方向に延びる長さ寸法Ｌによって特徴付けられる。ある実施形態では、応力緩和及び容量低減機構（８２，８４）は、前述のように、また図６及び７に関して先に議論したように、第２のトレンチエッチングによって活性化半導体材料を引き続き除去することにより形成される。応力緩和及び容量低減機構（８２，８４）はさらに、各トレンチの手伊具をライニングするデュアルユース・ストレッサー／ＡＲＣ薄膜がないことによって特徴付けられ、更に、各トレンチのトレンチ側壁ライナーは、活性下層材料の頂部から下に横たわる埋設酸化物までそれぞれのトレンチの中で十分に延びる。
【００１９】
更に、第１の応力緩和機構８０と、応力緩和及び容量低減機構（８２，８４）とに関して、各々がトレンチ充填材料をそれぞれ更に含む。特定のトレンチ充填材料は、圧縮または引っ張り応力緩和のいずれかにより、特定のトランジスタアプリケーションに関して所望の追加の応力緩和によって選択される。たとえば、ある実施形態では、トレンチ充填材料は、圧縮応力緩和をもたらす酸化物を含む。別の実施形態では、トレンチ充填材料は、引っ張り応力緩和をもたらす窒化物を含む。
【００２０】
図９をまた参照すると、ＰＦＥＴ  ＣＭＯＳトランジスタ７２が、活性化領域７６のソースおよびドレイン領域のそれぞれと接触をするためのコンタクト８８を更に有する。ＰＦＥＴ  ＣＭＯＳトランジスタ７２に関して、パフォーマンスの点について先に議論したように、同様に最適化される。
【００２１】
図９は、本発明の別の実施形態によるノッチ８９を備えたＰＦＥＴ  ＣＭＯＳトランジスタ７２を更に図示する。すなわち、ＰＦＥＴ  ＣＭＯＳトランジスタ７２は、活性化領域７６にノッチ８９を含む。ノッチ８９は、活性化領域７６の一方の端に配置され、ノッチは、ＰＦＥＴ  ＣＭＯＳトランジスタ７２のチャネル領域の一部にわたってかかっている。その存在により、ノッチ８９は、所定のＣＭＯＳトランジスタアプリケーションに関して要求されうるような種種のチップの機能的な論点および／または問題点を解決するために活性化領域７６の全幅寸法を低減させる。
【００２２】
さらに図９には、ＮＦＥＴ  ＣＭＯＳトランジスタ７４の平面図が図示してあり、トランジスタ７４は、ゲート電極９０および関連するゲート誘電対（図示せず）の下に横たわる活性化領域７８を含む。活性化領域７８は、幅方向に伸びる幅寸法Ｗによって特徴づけられ、半導体材料からなる。ゲート電極９０は、チャネル方向に伸びる長さ寸法Ｌによって特徴づけられる。トランジスタ７４はまた、活性化半導体領域７８のソースおよびドレイン領域９１および９３のそれぞれと接触するコンタクト９２を含む。活性化領域７８はまた、デュアルユース・ストレッサー／ＡＲＣ薄膜からなる第１の応力緩和機構によって取り囲まれることにも注意すべきである。活性化領域７８を取り囲む第１の応力緩和機構８０の形態は、図5について先に議論したように、第１のトレンチエッチング中およびストレッサー／ＡＲＣ薄膜堆積中に達成される。
【００２３】
図１０は、ＣＭＯＳトランジスタ構造７２および７４を含む半導体デバイス構造体１００の平面図であり、構造７２は、ここで先に議論したように本発明の別の実施形態によるデュアルトレンチプロセスを使用して製造される幅方向に制御された応力機構を含む。図１０の実施形態は、図９について上述した実施形態と似ているが、以下のような差異がある。図１０に示すように、構造７２は更に、第３の応力緩和および容量低減機構１０２を含み、かかる機構は、構造７２の幅方向における応力の更なる緩和を提供する。第３の応力緩和および容量低減機構１０２は、活性化領域７６の対向する端に配置され、特に、チャネル方向に伸びる活性化領域のエッジに沿って配置される。
【００２４】
ある実施形態では、第３の応力緩和および容量低減機構１０２は、図6および７を参照して先に議論したように、第２のトレンチエッチングによって活性化半導体材料の除去に続いて形成される。応力緩和および容量低減機構１０２は更に、それぞれのトレンチの低部にライニングするデュアルユース・ストレッサー／ＡＲＣ薄膜がないことによって特徴づけられ、更に、各トレンチのトレンチ側壁ライナーが活性化層材料の頂部から下に横たわる埋設酸化物まで、各トレンチ内で十分に延びる。
【００２５】
更に第１の応力緩和機構８０と、応力緩和および容量低減機構（８２，８４，１０２）に関して、各々はまたトレンチ充填材料を含む。特定のトレンチ充填材料は、圧縮または引っ張り応力緩和のいずれかに関して、特定のトランジスタ用途のために所望の追加の応力緩和について選択される。たとえば、ある実施形態では、トレンチ充填材料は、圧縮応力緩和を提供するための酸化物を含む。別の実施形態では、トレンチ充填材料は、引っ張り応力緩和をもたらすチッ化物を含む。
【００２６】
図１１は、ＣＭＯＳトランジスタ構造７２および７４を含む半導体デバイス構造体１１０の平面図であり、構造７２は、本発明の更に別の実施形態によるデュアルトレンチプロセスを使用して製造された幅方向に制御された応力機構を含む。図１１の実施形態は図９について先に議論した実施形態と似ているが、以下のような相違点がある。図１１に示すように、構造７２は更に、別の応力緩和および容量低減機構（１１２，１１４）を含み、該機構は、構造７２の幅方向の応力の更なる緩和を提供する。応力緩和および容量低減機構（１１２，１１４）は、活性化領域７６にわたって配置され、特に活性化領域にわたって十分に、チャネル方向に延びる。応力緩和および容量低減機構（１１２，１１４）によって分離された活性化領域の結合部分は、上に横たわるメタライゼーションを使用して達成され、たとえば、コンタクトレベルまたは、上に横たわる金属相互接続レベルのメタライゼーションである。
【００２７】
ある実施形態では、応力緩和および容量低減機構（１１２，１１４）は、図6および７に関して先に議論したように、第２のトレンチエッチングによる活性化半導体材料の除去に続いて形成される。応力緩和および容量低減機構（１１２，１１４）は更に、それぞれのトレンチの低部でライニングするデュアルユース・ストレッサー／ＡＲＣ薄膜がないことによって特徴づけられ、更に、各トレンチのトレンチ側壁ライナーは、活性化層材料の頂部から下に横たわる埋設酸化物までそれぞれのトレンチ内で十分に延びる。
【００２８】
更に第１の応力緩和機構８０と、応力緩和および容量低減機構（１１２，１１４および１０２）とに関して、各々はまたトレンチ充填材料を含む。特定のトレンチ充填材料は、圧縮または引っ張り応力緩和のいずれかについて特定のトランジスタ用途に関する所望の追加の応力緩和によって選択される。たとえば、ある実施形態では、トレンチ充填材料は、圧縮応力緩和をもたらす酸化物を含む。別の実施形態では、トレンチ充填材料は、引っ張り応力緩和をもたらす窒化物を含む。
【００２９】
図１２は、本発明の更に別の実施形態によるデュアルトレンチプロセスを使用して製造されたチャネル方向に制御された応力機構を備えたＣＭＯＳトランジスタ構造１１８および１２０を含む半導体デバイス構造体１１6の平面図である。図１２の実施形態は、図９について先に議論した実施形態と似ているが、以下のような差異がある。たとえば、＜１１０＞ＳＯＩ基板からなる開始基板では、好適なチャネル応力を提供するのに更なる圧縮応力が望ましい。
【００３０】
ある実施形態では、応力緩和および容量低減機構１２２は、図6および７に関して先に議論したように、第２のトレンチによって活性化半導体材料を除去することに続いて形成される。応力緩和および容量低減機構１２２は更に、各々のトレンチの底部をライニングするデュアルユース・ストレッサー／ＡＲＣ薄膜がないことによって特徴づけられ、更に、活性化層材料の頂部から下に横たわる埋設酸化物まで各トレンチ内で十分に延びる。図１２に図示したように、チャネル方向に関する応力緩和および容量低減機構１２２は、チャネル領域にわたって十分に延びることなく、または、下に横たわるゲート電極８６および関連するゲート誘電対（図示せず）にわたることなく、活性化領域７６のソース／ドレイン領域の一部だけの内部に包含される。更に、複数の応力緩和および容量低減機構１２２が、ゲート電極８６と平行に沿って配置される。
【００３１】
更に第１の応力緩和機構８０と、応力緩和および容量低減機構１２２とに関して、各々が更にトレンチ充填材料を含む。特定のトレンチ充填材料は、圧縮または引っ張り応力緩和のいずれかに関して、特定のトランジスタ用途に関する所望の追加の応力緩和によって選択される。たとえば、ある実施形態では、トレンチ充填材料は、圧縮応力緩和を提供するために酸化物を含む。別の実施形態では、トレンチ充填材料は、引っ張り応力緩和を提供するために窒化物を含む。
【００３２】
ある実施形態では、方法は、デュアルトレンチプロセスにおいて選択的にチッ化物を堆積することを用いることを含む。選択的なチッ化物の堆積は、デュアル（２４８ｎｍ／１９３ｎm）フォトプロセスで可能なだけでなく、＜１００＞結晶方位ＳＯＩ基板で最大の応力効果を得るためにＮＦＥＴおよびＰＦＥＴデバイスで、幅およびチャネル方向に異なる応力を与えることができる。すなわち、チッ化物堆積ステップは、２４８ｎｍ／１９３ｎｍデュアルトレンチフォトプロセスを可能にし、選択的トレンチ応力マニュピレーションをも提供する。言い換えれば、本発明の実施形態は、同時に最適化された応力効果を達成しながら、２４８ｎｍおよび１９３ｎｍの両方のフォトプロセスの異なるＡＲＣ要求に取り組むことを同時に提供する。
【００３３】
本発明の実施形態では、デュアルトレンチアプローチ（例えば、デュアルマスクアプローチ）は、幅およびチャネル方向の両方において同時にＮＦＥＴおよびＰＦＥＴの両方に関して最適化された応力を提供すること（即ち、もっとも有益な応力を提供すること）ができる。したがって、約５ないし７％のオーダーで対応するトランジスタ構造に関するパフォーマンスの改善が期待される。
【００３４】
ある実施形態によるデュアルマスクアプローチでは、通常の活性化領域および活性化領域のエッジでのトレンチパターニングが２４８ｎｍマスクを使用してパターニングされ、次いでエッチングされる。次いで、薄い窒化物層（例えば、ＳｉＮ）が、パターニングされた活性化領域の頂部（即ち、１９３ｎｍフォトプロセスで可能である）と、（即ち、圧縮応力を低減するために）トレンチパターニング中に形成されたトレンチの底部に選択的に堆積される。引き続いて、（即ち、ＰＦＥＴデバイスの活性化領域内の）１またはそれ以上の完全に囲まれたカットアウトパターンが、１９３ｎｍフォトプロセスを使用してパターニングされる。この方法では、ＰＦＥＴデバイスは、幅方向において高い圧縮応力が単独に提供される。更に、ＮＦＥＴデバイス（即ち、幅およびチャネル方向の両方において）および、ＰＦＥＴデバイス（即ち、チャネル方向において）は、より低い圧縮または引っ張り応力が得られ、ＮＦＥＴおよびＰＦＥＴデバイスの両方に関して最良である。
【００３５】
高パフォーマンスＣＭＯＳ技術において、応力エンジニアリングは最も活性化した領域であることに注意すべきである。更に、ＳＯＩ基板は、いくつかの一意的な応力効果を有する。本発明の実施形態は、これらの効果の利点を利用する一意的な方法を提供する。更に、デュアルトレンチプロセスは、たとえば、＜１００＞ＳＯＩ基板などのＳＯＩ基板上に特定のデバイスのために異なり、最適化された応力効果カスタマイズ応力を可能にする。更に、異なり最適化された応力効果カスタマイズは、より多いまたはより少ない応力、引っ張りまたは圧縮、異なる領域への適用を含む。
【００３６】
ここで議論したように、本発明の実施形態は、高パフォーマンスおよび／または低ダイナミックパワーを要求するＳＯＩ製品に適用可能である。さらに実施形態は、ＳｉＧｅストレッサーまたはｃ−ＳｉＧｅチャネルなどを使用したより複雑な方法よりもより簡単に実施でき、所望のパフォーマンス利点を得るための方法を提供する。
【００３７】
上述のように、種々の実施形態を参照して開示を記載してきた。しかしながら、当該技術分野の当業者は、別途添付の特許請求の範囲の範囲を逸脱することなく、種々の修正および変形をすることができうる。従って、発明の詳細な説明および図面は、本願発明を限定するものではなく例示的なものであり、かかる修正および変形は、本願発明の範囲内に包含されるものである。例えば、本発明は、キャリア移動度がデバイス性能にきわめて重要である半導体デバイス技術に適用することが出来る。
【００３８】
特定の実施形態に関して、利益、他の利点、および問題解決を開示してきた。しかしながら、かかる利益、利点、問題解決は、特許請求の範囲の全てに生じ、特定の実施形態に限定されるものではない。ここで使用してきた「含む」「有する」などという表現は、非排他的であることを意図しており、ここに記載したエレメントだけでなく他のエレメントも含みうる事を意図しているものである。
【図面の簡単な説明】
【００３９】
【図１】周知の従来技術におけるチャネル方向と幅方向を図示したＣＭＯＳトランジスタの平面図である。
【図２】種々のチャネル方位とデバイスタイプに関する応力応答特性の表である。
【図３】本発明のある実施形態による応力効果を最適化するためのデュアルトレンチプロセスを使用して製造された半導体デバイスの断面図である。
【図４】本発明のある実施形態による応力効果を最適化するためのデュアルトレンチプロセスを使用して製造された半導体デバイスの断面図である。
【図５】本発明のある実施形態による応力効果を最適化するためのデュアルトレンチプロセスを使用して製造された半導体デバイスの断面図である。
【図６】本発明のある実施形態による応力効果を最適化するためのデュアルトレンチプロセスを使用して製造された半導体デバイスの断面図である。
【図７】本発明のある実施形態による応力効果を最適化するためのデュアルトレンチプロセスを使用して製造された半導体デバイスの断面図である。
【図８】本発明のある実施形態による応力効果を最適化するためのデュアルトレンチプロセスのフローチャートである。
【図９】本発明のある実施形態によるデュアルトレンチプロセスを使用して製造された幅方向における制御された応力特性を備えたＣＭＯＳトランジスタ構造を含む、半導体デバイス構造体の平面図である。
【図１０】本発明の別の実施形態によるデュアルトレンチプロセスを使用して製造された幅方向における制御された応力特性を備えたＣＭＯＳトランジスタ構造を含む、半導体デバイス構造体の平面図である。
【図１１】本発明のさらに別の実施形態によるデュアルトレンチプロセスを使用して製造された幅方向における制御された応力特性を備えたＣＭＯＳトランジスタ構造を含む、半導体デバイス構造体の平面図である。
【図１２】本発明のさらにまた別の実施形態によるデュアルトレンチプロセスを使用して製造された幅方向における制御された応力特性を備えたＣＭＯＳトランジスタ構造を含む、半導体デバイス構造体の平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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