【事件の表示】
　特許第２９０７４５１号「ダイレクトメモリアクセス方法および装置」の請求項１ないし６に係る特許に対する特許異議の申立てについて、次のとおり決定する。
【結　論】
　特許第２９０７４５１号の請求項１ないし６に係る特許を取り消す。
【理　由】
１．手続の経緯
　特許第２９０７４５１号の発明についての出願は、平成１年８月３１日に特許出願され、平成１１年４月２日にその発明について特許の設定登録がされ、その後、その特許について、異議申立人村山俊秋により特許異議の申立てがなされ、取消理由通知がなされ、その指定期間内である平成１２年６月２０日に訂正請求がなされた後、訂正拒絶理由が通知されたものである。
　
２．訂正の適否についての判断
ア．訂正明細書の発明
　　訂正明細書の請求項１乃至６に係る発明は、その請求項１乃至６に記載された次のとおりのものである。
「（１）プロセッサと、ローアドレスとコラムアドレスを同一のアドレスバスを使って指定し、ローアドレスストローブ信号とコラムアドレスストローブ信号とをタイミングをずらして入力することでアドレス指定するとともにコラムアドレスストローブ信号が入力されたことに応じてデータを記憶するメモリと、複数ワード長のバッファメモリを備えデータを符号化復号化する符号化復号化手段とが共用するバスを介して、前記メモリと前記符号化復号化手段との間のデータ転送をダイレクトメモリアクセスコントローラを用いて行うダイレクトメモリアクセス方法において、
　前記ダイレクトメモリアクセスコントローラは、前記メモリと前記符号復号手段との間でダイレクトメモリアクセス制御によりデータ転送を実行する際に、前記符号復号手段からのダイレクトメモリアクセスの実行を要求する要求信号に応じて前記プロセッサに前記バスの使用権を要求し、該要求に対して前記プロセッサから前記バスの使用権を与えられたことに応じてダイレクトメモリアクセスの基準となる基準アドレスを発生し、
　発生した前記基準アドレスに基づいて、前記メモリと前記符号復号手段との間で複数ワードのデータを連続的に転送するための複数の転送用アドレスを生成し、その際、ローアドレスを指定するために前記基準アドレスのローアドレスのみを前記アドレスバスに出力するとともにローアドレスストローブ信号を入力し、次に、コラムアドレスを指定するために前記基準アドレスに基づいて生成したコラムアドレスのみを前記アドレスバスに出力するとともにコラムアドレスストローブ信号を入力し、その後は、ローアドレスは変更せずにコラムアドレスのみを変更するとともにコラムアドレスストローブ信号を入力する動作を繰り返して前記転送用のアドレスを生成し、前記複数ワードのデータを前記複数の転送用アドレスに応じて連続的に転送することで、ダイレクトメモリアクセスの１サイクルにおいて複数ワードを連続的に転送することを特徴とするダイレクトメモリアクセス方法。
（２）請求項１記載のダイレクトメモリアクセス方法において、
　前記基準アドレスは、前記メモリの実アドレスの所定数の上位ビットであり、前記複数の転送用アドレスは、該上位ビットに加え、前記実アドレスの残りの下位ビットを自動的に変更していくことで生成することを特徴とするダイレクトメモリアクセス方法。
（３）請求項１又は請求項２のいずれかに記載のダイレクトメモリアクセス方法において、
　前記ダイレクトメモリアクセスコントローラに対して、前記複数ワードのデータの連続的なデータ転送が終了するまで、ダイレクトメモリアクセスの１サイクルを終了させないように指示することを特徴とするダイレクトメモリアクセス方法。
（４）プロセッサと、
　ローアドレスとコラムアドレスを同一のアドレスバスを使って指定し、ローアドレスストローブ信号とコラムアドレスストローブ信号とをタイミングをずらして入力することでアドレス指定するとともにコラムアドレスストローブ信号が入力されたことに応じてデータを記憶するメモリと、
　複数ワード長のバツフアメモリを持ちデータを符号化復号化する符号化復号化手段と、
　前記プロセッサと前記メモリと前記符号化復号化手段が共用するバスと、前記バス介して、前記メモリと前記符号復号手段との間でダイレクトメモリアクセス制御によりデータ転送を実行する際に、前記符号復号手段からのダイレクトメモリアクセスの実行を要求する要求信号に応じて、前記プロセッサに前記バスの使用権を要求し、該要求に対して前記プロセッサから前記バスの使用権を与えられたことに応じてダイレクトメモリアクセスの基準となる基準アドレスを発生するダイレクトメモリアクセスコントローラと、
　前記ダイレクトメモリアクセスコントローラが発生した前記基準アドレスに基づいて、前記メモリと前記符号復号手段との間で複数ワードのデータを連続的に転送するための複数の転送用アドレスを生成し、その際、ローアドレスを指定するために前記基準アドレスのローアドレスのみを前記アドレスバスに出力するとともにローアドレスストローブ信号を入力し、次に、コラムアドレスを指定するために前記基準アドレスに基づいて生成したコラムアドレスのみを前記アドレスバスに出力するとともにコラムアドレスストローブ信号を入力し、その後は、ローアドレスは変更せずにコラムアドレスのみを変更するとともにコラムアドレスストローブ信号を入力する動作を繰り返して前記転送用のアドレスを生成し、その生成した転送用アドレスを前記メモリに出力し、前記符号復号手段に１ワード毎のデータの出力タイミングを示す信号を出力して、前記複数ワードのデータを前記複数の転送用アドレスに応じて連続的に転送し、これによりダイレクトメモリアクセスの１サイクルにおいて複数ワードを連続的に転送する転送手段とを備えることを特徴とするダイレクトメモリアクセス装置。
（５）請求項４記載のダイレクトメモリアクセス装置において、
　前記ダイレクトメモリアクセスコントローラの発生する基準アドレスは、前記メモリの実アドレスの所定数の上位ビットであり、前記転送手段は、この上位ビットに加え、前記実アドレスの残りの下位ビットを自動的に変更していくことで前記複数の転送用アドレスを生成することを特徴とするダイレクトメモリアクセス装置。
（６）請求項４又は請求項５のいずれかに記載のダイレクトメモリアクセス装置において、前記転送手段は、前記ダイレクトメモリアクセスコントローラに対して前記複数ワードのデータの連続的なデータ転送が終了するまで、ダイレクトメモリアクセスの１サイクルを終了させないように指示することを特徴とするダイレクトメモリアクセス装置。」
　
イ．引用刊行物記載の発明
　訂正明細書の発明に対し、当審が訂正拒絶理由通知において示した刊行物は、
刊行物１：「マイコンの割り込み処理とＤＭＡ」矢野越夫著、日本放送出版協会、昭和６２年１月２０日発行、第１３６〜１４３頁
刊行物２：インターフェース１９８４年８月号、昭和５９年８月１日発行、第２０４〜２２０頁　　
刊行物３：特開昭６２−１２０７７１号公報
刊行物４：特開昭６４−７３８６４号公報
であり、
上記刊行物１には、次のことが記載されている。（尚、アッパラインは／○○○で表した。）
（ａ）「Ｚ８０ＣＰＵには，ＤＭＡのためにバスを切り離す制御の端子があります。外部の機器がバスの開放を要求する／ＢＵＳＲＱ（バス要求）と，バスの開放を外部に知らせる／ＢＵＳＡＫ（バス開放確認）です。図４−１０に両者の信号タイミングを示します。
Ｚ８０ＣＰＵは，各マシンサイクルの最後に／ＢＵＳＲＱ信号を調べ，もしそれが１ならば，次ぎのサイクルが始まるとき，バスをハイインピーダンスにします。このとき／ＢＵＳＡＫを１にします。これを分かりやすく書いたのが図４−１１です。外部装置は／ＢＵＳＡＫが１になれば，ＣＰＵのバスを自由に使用することができます。ただし，割り込み信号，／ＩＮＴ，／ＮＭＩは無視されます。Ｚ８０ＣＰＵは，／ＢＵＳＲＱが０になるまで停止します。」（第１３６頁第４行目〜第１３７頁１行目）、
（ｂ）「ここでは，実際にＺ８０ＣＰＵに接続するＤＭＡコントローラを説明します。図４−１２に構成を示します。なおこのＤＭＡコントローラは，バーストモード，２５６バイトのメモリ書き込み専用です。図４−１３のタイミング図のように使用します。
　まず，外部装置はＤＭＡ転送を始めるに先立って，ＤＭＡ要求を／ＤＭＡＲＱを１にします。／ＤＭＡＲＱが１になれば，ＤＭＡコントローラはすかさず，Ｚ８０ＣＰＵに対してバス要求を行います。すなわち，／ＢＵＳＲＱを１にします。しばらくしてＺ８０がバスを開放すると，／ＢＵＳＡＫが１になります。これが，ＤＭＡの開始の合図となります。外部装置は，／ＢＵＳＡＫが１になったことを確認すると，データの転送を始めます。このとき，データ入力回路はデータバスに直接つながっています。そしてデータ書き込みストロープ／ＤＴＷＴが，メモリーに対する書き込み信号となります。メモリーの書き込みアドレスはアドレス発生回路で作り出します。ここには，２５５数える力ウンタが入っています。／ＤＴＷＴが１つ入るたびに，アドレスを１つ増加させます。そして２５５バイトのデータを書き込むと，ＤＭＡ終了信号を出します。以上がＤＭＡコントローラのおおよその動作です。もちろん，ＤＲＡＭを使用しているときは，／ＤＴＷＴは２ｍ秒に１２８回以上入力する必要があります。」（第１３８頁４行目〜第１３９頁１３行目）、
（ｃ）「次に，メモリーのアドレスをあたえてやらなければなりません。これには，７４ＬＳＩ６１の同期力ウン夕を使用します。図４−１６にアドレス発生の基本回路と，タイミングを示します。アドレスの上位８ビットは固定で，８２５５ＡのポートＡより出力します。あらかじめ，ＤＭＡ転送アドレスの上位８ビットをプログラムで出力しておかなければなりません。下位８ビットは同期力ウン夕の出力です。この力ウンタは，／ＤＴＷＴデータ書き込みが１バイト分終了するたびに，１つカウントアップします。／ＤＴＷＴを７４ＬＳ１４で１００ｍ秒程遅らせて，カウントロックとして使用します。そして，２５５になった瞬間に，桁上信号（キャリー）が出ます。これを図４−１５で示したＤＭＡ終了信号に使用します。
　　（中略）
　最後に，データ入力回路とコントローラバスの信号生成回路と動作タイミングを図４−１７に示します。外部装置からの入力データは，先と同様にトライステートバッファ７４ＬＳ５４１を通してデータバスに接続されています。書き込みストローブ／ＤＴＷＴは，やはりトライステートバッファを通して，メモリー書き込み信号／ＭＲＥＱと／ＷＲにつながります。したがって，／ＢＵＳＡＫが１になったとき，入力データであるＷＤＡＴＡはデータバスにつながります。また，書き込みストローブ／ＤＴＷＴもメモリーの書き込み信号となります。／ＤＴＷＴがＬになったとき，８ビットデータＷＤＡＴＡの内容がメモリーに書き込まれます。このときのアドレスは，図４−１６で示したアドレス発生回路によって作り出されるアドレスです。
　以上が、最も簡単な構成のＤＭＡコントローラです。総合的な動作タイミングを図４−１８に示します。外部装置がＣＰＵを停止させて、高速に２５５バイトのデータを主記憶に書き込むことができます。このとき、Ｚ８０ＣＰＵのバスに直接つながなければなりません。先にも述べてきましたが、現在、市販されているパソコンは、ほとんど、ＤＭＡコントローラを内蔵しています。そして外部の拡張バスに、ＤＭＡコントローラを接続することなど考慮されていません。例えば図４−１９のようになっていて、外部からアドレスを供給できません。
　したがって、実際のパソコン上で、ＤＭＡ転送を実現しようとするならば、パソコン内部にあるＤＭＡコントローラを使用するしかありません。ここでは最もポピューラなＤＭＡコントローラ、８２５７を説明したいと思います。ほとんどの８ビットのパソコンは８２５７を使用して、かつ、ユーザーに１〜２チャネルのＤＭＡチャネルを解放しています。」（第１４０頁下から第６行目〜第１４３頁下から第８行目）、
と記載されている。
これらの記載から見て刊行物１には次のことが記載されているものと認められる。
（ア）「プロセッサ（図４−１９のＣＰＵ、図４−１２のＣＰＵＺ８０）と、アドレスをアドレスバス（図４−１９、図４−１２のアドレスバス）を使って指定しデータを記憶するメモリ（図４−１９、図４−１２のメモリー）と、外部装置（第１４３頁第３行目、第１３９頁第２行目）とが共用するバス（図４−１９、図４−１２のデータバス）を介して、前記メモリと前記外部装置との間のデータ転送をダイレクトメモリアクセスコントローラ（図４−１９、図４−１２のＤＭＡコントローラ）を用いて行うダイレクトメモリアクセス方法において、
　前記ダイレクトメモリアクセスコントローラは、前記メモリと前記外部装置との間でダイレクトメモリアクセス制御によりデータ転送を実行する際に、前記外部装置からのダイレクトメモリアクセスの実行を要求する要求信号（図４−１２のＤＭＡＲＱ）に応じて前記プロセッサ（図４−１２　のＣＰＵ　Ｚ８０）に前記バスの使用権を要求（図４−１２のＢＵＳＲＱ）し、該要求に対して前記プロセッサから前記バスの使用権（図４−１２のＢＵＳＡＫ）を与えられたことに応じてダイレクトメモリアクセスの基準となるアドレス（第１４０頁下第３行目のＤＭＡ転送アドレスの上位８ビット）を発生し、
　発生した前記基準アドレスに基づいて、前記メモリと前記外部装置との間で複数ワードのデータを連続的に転送するための複数の転送用アドレス（第１４０頁下第２行目の下位８ビット）を生成し、前記複数ワードのデータを前記複数の転送用アドレスに応じて連続的に転送することで、ダイレクトメモリアクセスの１サイクルにおいて複数ワード（図４−１３のＷＤＡＴＡ（書き込みデータ）の１〜２５５）を連続的に転送することを特徴とするダイレクトメモリアクセス方法。」が記載されていると認められる。
（イ）「基準アドレスは、メモリの実アドレスの所定数の上位ビット（第１４０頁下第３行目のＤＭＡ転送アドレスの上位８ビット）であり、複数の転送用アドレスは、該上位ビットに加え、前記実アドレスの残りの下位ビット（第１４０頁下第２行目の下位８ビット）を自動的に変更していく（第１４０頁下第２行〜同頁末行の、「このカウンタは、ＤＴＷＴデータ書き込みが１バイト分終了するたびに、１つカウントアップします。」に注目）ことで生成することを特徴とするダイレクトメモリアクセス方法。」が記載されていると認められる。
（ウ）「ダイレクトメモリアクセスコントローラに対して、複数ワードのデータの連続的なデータ転送が終了するまで、ダイレクトメモリアクセスの１サイクルを終了させないように指示する（図４−１３のＢＵＳＡＫのＤＭＡ終了は、ＷＤＡＴＡ（書き込みデータ）の１〜２５５終了後に立ち上がる点に注目）ことを特徴とするダイレクトメモリアクセス方法。」が記載されていると認められる。
　
【訂正明細書の請求項１について】
ウ．対比
　そこで、訂正明細書の請求項１に係る発明と、刊行物１に記載された発明とを対比すると、
両者は、
「プロセッサと、アドレスをアドレスバスを使って指定しデータを記憶するメモリと、外部装置とが共用するバスを介して、前記メモリと前記外部装置との間のデータ転送をダイレクトメモリアクセスコントローラを用いて行うダイレクトメモリアクセス方法において、
　前記ダイレクトメモリアクセスコントローラは、前記メモリと前記外部装置との間でダイレクトメモリアクセス制御によりデータ転送を実行する際に、前記外部装置からのダイレクトメモリアクセスの実行を要求する要求信号に応じて前記プロセッサに前記バスの使用権を要求し、該要求に対して前記プロセッサから前記バスの使用権を与えられたことに応じてダイレクトメモリアクセスの基準となるアドレスを発生し、
　発生した前記基準アドレスに基づいて、前記メモリと前記外部装置との間で複数ワードのデータを連続的に転送するための複数の転送用アドレスを生成し、前記複数ワードのデータを前記複数の転送用アドレスに応じて連続的に転送することで、ダイレクトメモリアクセスの１サイクルにおいて複数ワードを連続的に転送することを特徴とするダイレクトメモリアクセス方法。」
である点で一致し、次の点で相違する。
（相違点）
（相違点１）
　訂正明細書の請求項１に係る発明のメモリが、ローアドレスとコラムアドレスを同一のアドレスバスを使って指定し、ローアドレスストローブ信号とコラムアドレスストローブ信号とをタイミングをずらして入力することでアドレス指定するとともにコラムアドレスストローブ信号が入力されたことに応じてデータを記憶するのに対し、刊行物１記載の発明にはこの点について明示がない点。
（相違点２）
　データ転送元に関し、訂正明細書の請求項１に係る発明が、複数ワード長のバッファメモリを備えデータを符号化復号化する符号化復号化手段であるのに対し、刊行物１記載の発明は外部装置と記載するにとどまる点。
（相違点３）
　転送用アドレス生成に関し、訂正明細書の請求項１に係る発明が、ローアドレスを指定するために基準アドレスのローアドレスのみをアドレスバスに出力するとともにローアドレスストローブ信号を入力し、次に、コラムアドレスを指定するために基準アドレスに基づいて生成したコラムアドレスのみを前記アドレスバスに出力するとともにコラムアドレスストローブ信号を入力し、その後は、ローアドレスは変更せずにコラムアドレスのみを変更するとともにコラムアドレスストローブ信号を入力する動作を繰り返して生成するのに対し、刊行物１記載の発明では、ＤＭＡ転送アドレスの上位８ビットをプログラムで出力し、下位８ビットはデータ書き込みが１バイト分終了するたびに１つカウントアップする同期カウンタの出力と記載するにとどまる点。
　
エ．判断
　そこで、上記相違点を検討すると、
（相違点１について）
　　刊行物２は、ＤＲＡＭ（ダイナミックＲＡＭ）の動作に関する発明を開示している。そこには、「アドレスの入力を図３．３のように行アドレスと列アドレスを時分割して入力します。したがって、これらのアドレスをラッチするための信号が必要であり、それぞれＲＡＳ（Ｒａｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ），　ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）というストローブ信号があります（通常は負論理）。」（第２０５頁中段）、
「●アーリ・ライト・サイクル　メモリセルへライトを行うサイクルです…。このためデータ入力Ｄと…ライトデータのサンプリングは…、アーリ・ライト・サイクルではＣＡＳがアクティブになるときに行われます。」（第２０６頁右欄）
と記載されている。
　よって、刊行物２には、「ローアドレス（図３．３のＡ０〜Ａ７における行アドレス）とコラムアドレス（図３．３のＡ０〜Ａ７における列アドレス）を同一のアドレスバス（図３．３のＡ０〜Ａ７）を使って指定し、ローアドレスストローブ信号（図３．３のＲＡＳ）とコラムアドレスストローブ信号（図３．３のＣＡＳ）とをタイミングをずらして入力（図３．３のＲＡＳ　とＣＡＳの立ち下がりタイミングのずれに注目）することでアドレス指定するとともにコラムアドレスストローブ信号（図３．６のＣＡＳ）が入力されたことに応じてデータを記憶（図３．６のＤのサンプリングタイミングに注目）するメモリ」が記載されていると認められ、上記第１の相違点は刊行物２に記載されている。
　一方、刊行物１の第１３９頁第１２行目に「もちろん、ＤＲＡＭを使用し」と記載されている点、及び刊行物２がＤＲＡＭに関する発明である点を踏まえれば、両者はＤＲＡＭへのデータ記憶の点で共通するから、刊行物１のメモリとして上記刊行物２に記載のものを採用することは、当業者が容易に想到し得ることである。
（相違点２について）
　バスを介して接続されたメモリと符号化復号化手段との間のデータ転送を、ダイレクトメモリアクセスコントローラを用いて行うダイレクトメモリアクセス方法は、本願出願前に周知のものである。この点必要なら例えば刊行物３（特に、第１図の符号化回路３、復号化回路６、ページメモリ４、ＤＭＡコントローラ１１に注目）を参照されたい。
又、符号化復号化手段に複数ワード長のバッファメモリを備えるものも、本願出願前に周知である。この点必要なら例えば刊行物４（例えば、第２図のビデオメモリ５、符号化部６、復号化部４に注目）を参照されたい。
　よって、刊行物１に記載された外部装置として、本願出願前に周知の複数ワード長のバッファメモリを備える符号化復号化手段を採用する点は、当業者が容易に想到し得ることである。
（相違点３について）
　刊行物２は、ＤＲＡＭ（ダイナミックＲＡＭ）の動作に関する発明を開示している。そこには、上記（第１の相違点について）で述べた点に加え、
「●ページ・モード・サイクル　…、ＣＡＳをアクティブ（“Ｌ”）にして１回のアクセスを完了したあと、ＲＡＳをアクティブ状態（“Ｌ”）に保ったままＣＡＳを１度“Ｈ”にし列アドレスを指定して再びＣＡＳをアクティブ（“Ｌ”）にすれば同じ行の別の列のメモリセルをアクセスできます。これをページ・モード・サイクルといい、…ページ・モード・サイクルは、画像メモリのようにメモリのアドレスを連続してアクセスする場合に便利で、リード・サイクルを繰り返すよりも繰り返し時間が短くでき、」（第２０８頁左欄中段〜同頁右欄中段）と記載されている。
　よって、刊行物２には、「ローアドレスを指定するために基準アドレスのローアドレス（図３．９のＡ０〜Ａ７における行アドレス）のみをアドレスバス（図３．９のＡ０〜Ａ７）に出力するとともにローアドレスストローブ信号（図３．９のＲＡＳ）を入力し、次に、コラムアドレスを指定するために基準アドレスに基づいて生成したコラムアドレス（図３．９のＡ０〜Ａ７における列アドレス１）のみを前記アドレスバスに出力するとともにコラムアドレスストローブ信号（図３．９のＣＡＳ）を入力し、その後は、ローアドレスは変更せず（図３．９のＲＡＳが立ち下がったまま継続する点に注目）にコラムアドレスのみを変更（図３．９のＡ０〜Ａ７における列アドレス１→列アドレス２→列アドレス３）するとともにコラムアドレスストローブ信号を入力する動作を繰り返して（図３．９のＣＡＳが３回立ち下がる点に注目）転送用のアドレスを生成する」が記載されていると認められるから、上記第３の相違点は刊行物２に記載されている。
　そして、（第１の相違点について）で述べたように、刊行物１、２はＤＲＡＭへのデータ記憶の点で共通するから、刊行物１のメモリにおける転送用のアドレスの生成方法として上記刊行物２に記載のものを採用する点は、当業者が容易に想到し得ることである。
　
　よって、訂正明細書の請求項１に係る発明は、上記刊行物１、２に記載された発明および本願出願前に周知のものに基いて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
オ．むすび
　したがって、上記訂正は、特許法第１２０条の４第３項で準用する平成６年法律第１１６号による改正前の特許法第１２６条第４項の規定に適合しないので、当該訂正は認められない。
　
３．特許異議申立についての判断
ア．本件発明
　特許第２９０７４５１号の請求項１乃至６に係る発明は、その特許請求の範囲の請求項１乃至６に記載された次のとおりのものである。
「【請求項１】プロセツサと、データを記憶するメモリと、複数ワード長のバツフアメモリを備えデータを符号化復号化する符号化復号化手段とが共用するバスを介して、前記メモリと前記符号化復号化手段との間のデータ転送をダイレクトメモリアクセスコントローラを用いて行うダイレクトメモリアクセス方法において、前記ダイレクトメモリアクセスコントローラは、前記メモリと前記符号復号手段との間でダイレクトメモリアクセス制御によりデータ転送を実行する際に、前記符号復号手段からのダイレクトメモリアクセスの実行を要求する要求信号に応じて前記プロセツサに前記バスの使用権を要求し、該要求に対して前記プロセツサから前記バスの使用権を与えられたことに応じてダイレクトメモリアクセスの基準となる基準アドレスを発生し、発生した前記基準アドレスに基づいて、前記メモリと前記符号復号手段との間で複数ワードのデータを連続的に転送するための複数の転送用アドレスを生成し、前記複数ワードのデータを前記複数の転送用アドレスに応じて連続的に転送することで、ダイレクトメモリアクセスの１サイクルにおいて複数ワードを連続的に転送することを特徴とするダイレクトメモリアクセス方法。
【請求項２】請求項１記載のダイレクトメモリアクセス方法において、前記基準アドレスは、前記メモリの実アドレスの所定数の上位ビツトであり、前記複数の転送用アドレスは、該上位ビツトに加え、前記実アドレスの残りの下位ビツトを自動的に変更していくことで生成することを特徴とするダイレクトメモリアクセス方法。
【請求項３】請求項１又は請求項２のいずれかに記載のダイレクトメモリアクセス方法において、前記ダイレクトメモリアクセスコントローラに対して、前記複数ワードのデータの連続的なデータ転送が終了するまで、ダイレクトメモリアクセスの１サイクルを終了させないように指示することを特徴とするダイレクトメモリアクセス方法。
【請求項４】プロセツサと、データを記憶するメモリと、複数ワード長のバツフアメモリを持ちデータを符号化復号化する符号化復号化手段と、前記プロセツサと前記メモリと前記符号化復号化手段が共用するバスと、前記バス介して、前記メモリと前記符号復号手段との間でダイレクトメモリアクセス制御によりデータ転送を実行する際に、前記符号復号手段からのダイレクトメモリアクセスの実行を要求する要求信号に応じて、前記プロセツサに前記バスの使用権を要求し、該要求に対して前記プロセツサから前記バスの使用権を与えられたことに応じてダイレクトメモリアクセスの基準となる基準アドレスを発生するダイレクトメモリアクセスコントローラと、前記ダイレクトメモリアクセスコントローラが発生した前記基準アドレスに基づいて、前記メモリと前記符号復号手段との間で複数ワードのデータを連続的に転送するための複数の転送用アドレスを生成し、その生成した転送用アドレスを前記メモリに出力し、前記符号復号手段に１ワード毎のデータの出力タイミングを示す信号を出力して、前記複数ワードのデータを前記複数の転送用アドレスに応じて連続的に転送し、これによりダイレクトメモリアクセスの１サイクルにおいて複数ワードを連続的に転送する転送手段とを備えることを特徴とするダイレクトメモリアクセス装置。
【請求項５】請求項４記載のダイレクトメモリアクセス装置において、前記ダイレクトメモリアクセスコントローラの発生する基準アドレスは、前記メモリの実アドレスの所定数の上位ビツトであり、前記転送手段は、この上位ビツトに加え、前記実アドレスの残りの下位ビツトを自動的に変更していくことで前記複数の転送用アドレスを生成することを特徴とするダイレクトメモリアクセス装置。
【請求項６】請求項４又は請求項５のいずれかに記載のダイレクトメモリアクセス装置において、前記転送手段は、前記ダイレクトメモリアクセスコントローラに対して前記複数ワードのデータの連続的なデータ転送が終了するまで、ダイレクトメモリアクセスの１サイクルを終了させないように指示することを特徴とするダイレクトメモリアクセス装置。」
　
イ．刊行物について
（１）刊行物１（「マイコンの割り込み処理とＤＭＡ」矢野越夫著、日本放送出版協会、昭和６２年１月２０日発行、第１３６〜１４３頁）
　当審が通知した取消理由において引用した刊行物１には上記２．イ．に記載のとおりの発明が記載されている。
　
【請求項１について】
ウ．対比
　請求項１に係る発明と刊行物１に記載された発明とを対比すると、
両者は、
「プロセッサと、データを記憶するメモリと、外部装置とが共用するバスを介して、前記メモリと前記外部装置との間のデータ転送をダイレクトメモリアクセスコントローラを用いて行うダイレクトメモリアクセス方法において、
　前記ダイレクトメモリアクセスコントローラは、前記メモリと前記外部装置との間でダイレクトメモリアクセス制御によりデータ転送を実行する際に、前記外部装置からのダイレクトメモリアクセスの実行を要求する要求信号に応じて前記プロセッサに前記バスの使用権を要求し、該要求に対して前記プロセッサから前記バスの使用権を与えられたことに応じてダイレクトメモリアクセスの基準となるアドレスを発生し、
　発生した前記基準アドレスに基づいて、前記メモリと前記外部装置との間で複数ワードのデータを連続的に転送するための複数の転送用アドレスを生成し、前記複数ワードのデータを前記複数の転送用アドレスに応じて連続的に転送することで、ダイレクトメモリアクセスの１サイクルにおいて複数ワードを連続的に転送することを特徴とするダイレクトメモリアクセス方法。」
である点で一致し、次の点で相違する。
（相違点）
　データ転送元に関し、請求項１に係る発明が、複数ワード長のバッファメモリを備えデータを符号化復号化する符号化復号化手段であるのに対し、刊行物１記載の発明は外部装置と記載するにとどまる点。
　
エ．判断
　そこで、上記相違点を検討すると、
　バスを介して接続されたメモリと符号化復号化手段との間のデータ転送を、ダイレクトメモリアクセスコントローラを用いて行うダイレクトメモリアクセス方法は、本願出願前に周知のものである。この点必要なら例えば特開昭６２−１２０７７１号公報（本件訂正拒絶理由の刊行物３）（特に、第１図の符号化回路３、復号化回路６、ページメモリ４、ＤＭＡコントローラ１１に注目）を参照されたい。又、符号化復号化手段に複数ワード長のバッファメモリを備えるものも、本願出願前に周知である。この点必要なら例えば特開昭６４−７３８６４号公報（本件訂正拒絶理由の刊行物４）（例えば、第２図のビデオメモリ５、符号化部６、復号化部４に注目）を参照されたい。
　よって、刊行物１に記載された外部装置として、本願出願前に周知の複数ワード長のバッファメモリを備える符号化復号化手段を採用する点は、当業者が容易に想到し得ることである。
　よって、請求項１に係る発明は、上記刊行物１に記載された発明および本願出願前に周知のものに基いて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないものである。
　
【請求項２について】
オ．対比・判断
　請求項２に係る発明は、請求項１に係る発明において「基準アドレスは、メモリの実アドレスの所定数の上位ビットであり、複数の転送用アドレスは、該上位ビットに加え、前記実アドレスの残りの下位ビットを自動的に変更していくことで生成する」ことを特徴とするものである。
　しかし、上記刊行物１には、第１４０頁下第３行目〜同頁末行に、「ＤＭＡ転送アドレスの上位８ビットをプログラムで出力しておかなければなりません。下位８ビットは同期力ウン夕の出力です。この力ウンタは，／ＤＴＷＴデータ書き込みが１バイト分終了するたびに，１つカウントアップします。」と記載されているから、これは、「基準アドレスは、メモリの実アドレスの所定数の上位ビット（第１４０頁下第３行目のＤＭＡ転送アドレスの上位８ビット）であり、複数の転送用アドレスは、該上位ビットに加え、前記実アドレスの残りの下位ビット（第１４０頁下第２行目の下位８ビット）を自動的に変更していく（第１４０頁下第２行〜同頁末行の、「このカウンタは、ＤＴＷＴデータ書き込みが１バイト分終了するたびに、１つカウントアップします。」に注目）ことで生成することを特徴とするダイレクトメモリアクセス方法。」が記載されていると認められる。
　よって、請求項２に係る発明は、上記刊行物１に記載された発明および本願出願前に周知のものに基いて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができない。
　
【請求項３について】
カ．対比・判断
　請求項３に係る発明は、請求項１又は請求項２に係る発明において「ダイレクトメモリアクセスコントローラに対して、複数ワードのデータの連続的なデータ転送が終了するまで、ダイレクトメモリアクセスの１サイクルを終了させないように指示する」ことを特徴とするものである。
  しかし、上記刊行物１の図４−１２において、「ＤＭＡ終了」の信号はアドレス発生回路からでており、図４−１３において、／ＤＴＷＴ（書き込みストローブ）の「２５５バイトでＤＭＡは終了する」から矢印によって「ＤＭＡ終了」となっており、図４−１６、図４−１８においても／ＤＴＷＴの２５５から矢印によりＤＭＡ終了となっており、アドレス発生回路から終了の指示をだしているものと認められるから、刊行物１には「ダイレクトメモリアクセスコントローラに対して、複数ワードのデータの連続的なデータ転送が終了するまで、ダイレクトメモリアクセスの１サイクルを終了させないように指示することを特徴とするダイレクトメモリアクセス方法。」が記載されていることが明らかである。
　よって、請求項３に係る発明は、上記刊行物１に記載された発明および本願出願前に周知のものに基いて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができない。
　
【請求項４、請求項５について】
キ．対比・判断
　請求項４、請求項５に係る発明は、上記請求項１、請求項２に係る発明が方法の発明であるのに対し、各々技術的内容を実質変更することなく装置の発明として書き直したものと認められる。
　よって、上記に示したと同じ理由により、請求項４、請求項５に係る発明は、上記引用例１に記載された発明および本願出願前に周知のものに基いて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができない。
　
【請求項６について】
ケ．対比・判断
　請求項６は、上記請求項４又は請求項５に係る発明において「転送手段は、ダイレクトメモリアクセスコントローラに対して複数ワードのデータの連続的なデータ転送が終了するまで、ダイレクトメモリアクセスの１サイクルを終了させないように指示する」ことを特徴とするものである。
　しかし、先にも述べたように、上記刊行物１の図４−１２において、「ＤＭＡ終了」の信号はアドレス発生回路からでており、図４−１３において、／ＤＴＷＴ（書き込みストローブ）の「２５５バイトでＤＭＡは終了する」から矢印によって「ＤＭＡ終了」となっており、図４−１６、図４−１８においても／ＤＴＷＴの２５５から矢印によりＤＭＡ終了となっており、アドレス発生回路から終了の指示をだしているものと認められる。
また、先にも述べたように、ＣＡＳをアクティブ（“Ｌ”）にして１回のアクセスを完了したあと、ＲＡＳをアクティブ状態（“Ｌ”）に保ったままＣＡＳを１度“Ｈ”にし列アドレスを指定して再びＣＡＳをアクティブ（“Ｌ”）にすれば同じ行の別の列のメモリセルをアクセスする、ページ・モード・サイクルは、例えば、本件の訂正拒絶理由で刊行物２で示した（インターフェース１９８４年８月号、昭和５９年８月１日発行、第２０４〜２２０頁）等により周知のことであり、これらのページ・モード・サイクルは途中で終了してはまずいのであるから、終了させないようにする指示をどこからか指示をしなければならないのであり、そのような指示を最後の／ＣＡＳのアドレス等によりページ・モード・サイクルを終了するようにすること、すなわち、ダイレクトメモリアクセスの１サイクルを終了させない指示を転送手段からするようにすることは、必要に応じて当業者が適宜行えることである。
  よって、上記に示したと同じ理由により、請求項６に係る発明は、上記刊行物１に記載された発明および本願出願前に周知のものに基いて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができない。
　
コ．むすび
　以上のとおりであるから、本件請求項１乃至請求項６に係る発明は、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本件請求項１乃至請求項６に係る発明についての特許は拒絶の査定をしなければならない特許出願に対してなされたものと認める。
　よって、特許法等の一部を改正する法律（平成６年法律第１１６号）附則第１４条の規定に基づく、特許法等の一部を改正する法律の施行に伴う経過措置を定める政令（平成７年政令第２０５号）第４条第２項の規定により、結論のとおり決定する。
【異議決定日】
平成１３年６月２５日（２００１．６．２５）