(57)【要約】  本発明の種々の実施形態は、３つの独立した方向に信号を送る(1016)ことができ、内部信号線(502〜509及び702〜709)によって相互接続される接合部（510、802）において電子構成要素を製造することができる、３次元で、少なくとも部分的にナノスケールである電子回路及び電子デバイスを含む。３次元で、少なくとも部分的にナノスケールである電子回路及び電子デバイスは複数の層を含み、各層のナノワイヤ、或いはマイクロスケール又はサブマイクロスケール／ナノワイヤの接合部は、１つのタイプの電子構成要素として、経済的且つ効率的に製造され得る。本発明の種々の実施形態は、ナノスケールメモリ、ナノスケールプログラマブルアレイ、ナノスケールのマルチプレクサ及びデマルチプレクサ、並びにほぼ無限の数の専用ナノスケール回路及びナノスケール電子構成要素を含む。【選択図】  図１０
2008539597.tif 000002
【特許請求の範囲】
【請求項１】
３次元ナノスケール電子デバイスであって、
ナノワイヤ（502〜509）と第１のタイプのナノワイヤ接合部（510）とを含む第１の機能層と、
ナノワイヤ（702〜709）と、１つ又は複数のさらに別のタイプのナノワイヤ接合部（802）とを含む１つ又は複数のさらに別の機能層とを含み、
前記第１の機能層及び前記１つ又は複数のさらに別の機能層は、ナノワイヤ、ナノワイヤ接合部、マイクロスケール信号線及びサブマイクロスケール信号線のうちの１つ又は複数を介して相互接続される、３次元ナノスケール電子デバイス。
【請求項２】
信号経路（1016）が３つの独立した方向で製造され得る、請求項１に記載の３次元ナノスケール電子デバイス。
【請求項３】
前記第１の機能層、及び前記１つ又は複数のさらに別の機能層がそれぞれ、選択的に製造されたナノワイヤ接合部（510、802）を介して、さらに別の要素と相互接続された多数の平行ナノワイヤ（502〜509及び702〜709）を含む、請求項１に記載の３次元ナノスケール電子デバイス。
【請求項４】
前記さらに別の要素が、
ナノワイヤと、
マイクロスケールワイヤと、
サブマイクロスケールワイヤと、
コンタクト（306〜313）と、
トランジスタ、抵抗器、ダイオード及び相互接続を含む電子構成要素とのうちの１つ又は複数を含む、請求項３に記載の３次元ナノスケール電子デバイス。
【請求項５】
第１のデマルチプレクサ層と、
ナノワイヤクロスバーメモリ（602）と、
第２のデマルチプレクサ層とをさらに含む、請求項１に記載の３次元ナノスケール電子デバイス。
【請求項６】
外部信号線及び供給電圧線が前記３次元ナノスケール電子デバイスと相互接続されることを可能にするコンタクト（306〜313）をさらに含む、請求項６に記載の３次元ナノスケール電子デバイス。
【請求項７】
ナノスケールデバイスを実現するための方法であって、
ナノワイヤ（502〜509）、及び第１のタイプのナノワイヤ接合部（510）を含む第１の機能層を製造し、及び
１つ又は複数のさらに別の機能層について、
ナノワイヤ（702〜709）、及び１つ又は複数のさらに別のタイプのナノワイヤ接合部（802）を含む次の機能層を製造し、
ナノワイヤ、ナノワイヤ接合部、マイクロスケール信号線及びサブマイクロスケール信号線のうちの１つ又は複数を介して、前記次の機能層と先行する機能層との間の相互接続を行うことを含む、ナノスケールデバイスを実現するための方法。
【請求項８】
各機能層において、選択的に製造されたナノワイヤ接合部（510、802）を介して、さらに別の要素と相互接続された多数の平行ナノワイヤ（502〜509及び702〜709）を製造することをさらに含む、請求項７に記載の方法。
【請求項９】
前記ナノスケールデバイスがメモリデバイスであり、
第１のデマルチプレクサ層を製造し、
前記第１のデマルチプレクサ層の上方にナノワイヤクロスバーメモリ（602）を製造し、及び
前記ナノワイヤクロスバーメモリの上方に第２のデマルチプレクサ層を製造することをさらに含む、請求項７に記載の方法。
【請求項１０】
外部信号線及び供給電圧線が前記メモリデバイスと相互接続されることを可能にするコンタクト（306〜313）を製造することをさらに含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子デバイス及び電子回路に関し、特に、信号経路を配線することができ、且つ内部信号線によって相互接続される接合部において電子構成要素を製造することができる、３つの独立した次元を有するナノスケール、ハイブリッドナノスケール／マイクロスケール、及びハイブリッドナノスケール／サブマイクロスケールのデバイス及び回路に関する。
【０００２】
政府の権利に関する記載
本発明は、DARPA Moletronicsによって与えられた、契約＃ＭＤＡ９７２−０１−３−００５の下で政府の支援を受けて行われた。政府は本発明において特定の権利を有する。
【０００３】
発明の背景
近年、従来のフォトリソグラフィに基づく方法によって電子デバイス及び電子回路を設計及び製造することが、構成要素のサイズをさらに小さくすることに対する物理的な限界に近づき始めているため、ナノスケール電子回路を製造するための代替の方法が開発されている。ナノワイヤクロスバー技術は、フォトリソグラフィ法によって現時点で製造され得るサブマイクロスケールの回路及び構成要素よりもはるかに小さな寸法を有し、それに応じて高い構成要素密度を有する電子回路及び電子デバイスを製造するために特に有望である新たな手法である。
【０００４】
図１は例示的なナノワイヤクロスバーを示す。図１のナノワイヤクロスバーは、簡単なメモリデバイスを実現する。そのナノワイヤクロスバーは、（１）第１の組の平行なナノワイヤ１０２と、（２）双安定ビット記憶（bit-storage）層１０４と、（３）第１の層の平行なナノワイヤ１０２に対して垂直な第２の層の平行なナノワイヤ１０６とを含む。第１の層のナノワイヤ１０２のうちの１つのナノワイヤと、第２の層のナノワイヤ１０６のうちの１つのナノワイヤとが最小限に離隔している各点、即ち交差部分にある、ビット記憶層１０４の各小領域内に、１ビットの情報が格納される。例えば、図１において斜線で示される、ビット記憶層１０４の小領域１０８は、ナノワイヤ１１０の上にあり、且つナノワイヤ１１２の下にあり、その小領域と接触しているナノワイヤ１１０及び１１２の部分と共に、ナノスケールメモリ内の１ビット記憶素子１１４としての役割を果たすナノワイヤ接合部を形成する。多くのナノスケールメモリの実施形態において、図１の１ビット記憶素子１１４のような１ビット記憶素子の内容は、固有抵抗のような、ナノワイヤ接合部内の双安定ビット記憶層の物理状態を変更するために、１ビット記憶素子を形成するために交差するナノワイヤの一方又は両方に電圧信号又は電流信号を加えることによって変更される。例えば、図１では、１ビット記憶素子１１４を変更するために、図１において矢印１１６のような矢印によって示されるような信号を、ナノワイヤ１１０及び１１２のうちの一方又は両方に加えることができる。一般に、アドレス指定された１ビット記憶素子を全ての他の１ビット記憶素子と区別するために、残りのナノワイヤには信号が加えられないか、又は異なる信号が加えられる。多くの実施形態において、書込み動作を実行するために、相対的に大きな信号が加えられて、物理状態を変更するのに対して、読出し動作を実行するために、相対的に小さな信号が加えられ、物理状態を一般に変更することなく、単に判定する。読出し動作では、ナノワイヤクロスバーのナノワイヤに１つ又は複数の信号を加えることによって、１ビット記憶素子を形成するために交差する２つのナノワイヤのうちの一方又は両方における信号の存否又は強度から、１ビット記憶素子の物理状態が判定される。ナノワイヤクロスバーによって実現されるナノスケールメモリは、１ビット記憶素子の２次元のアレイと見なすことができ、各１ビット記憶素子は、１ビット記憶素子を形成するために交差する２つのナノワイヤを通じて、別個に、且つ一意にアドレス指定可能である。場合によっては、２次元ナノスケールメモリ内の１ビット記憶素子の行全体、列全体、又はそれより大きなグループに、１回の動作でアクセスすることができる。
【０００５】
図１は、例示的なナノワイヤクロスバーの簡単な概略図を提供する。図１の個々のナノワイヤは長方形の断面を有するように示されるが、ナノワイヤは、円形の、楕円形の又はさらに複雑な断面を有することもでき、ナノワイヤは、多くの異なる幅又は直径、及び縦横比又は離心率を有することができる。ナノワイヤは、金属及び／又は半導体素子又は化合物、ドープされた有機ポリマー、複合材料、ナノチューブ及びドープされたナノチューブ、並びに多くのさらに別のタイプの導電性材料及び半導体材料から、インプリントリソグラフィを用いて、表面上での化学的な自己集合及び基板への転写によって、所定位置における化学合成によって、並びに種々の他の技術によって製造され得る。双安定ビット記憶層１０４は、図１において、２組の平行なナノワイヤ間にある連続層として示されるが、代案として、不連続にすることができるか、又は別個の層ではなく、ナノワイヤの周囲にある鞘のような分子コーティング、或いはナノワイヤ内の構成原子又は分子を構成することができる。また、双安定ビット記憶層１０４も、多種多様な異なる金属材料、半導体材料、ドープされたポリマー材料、及び複合材料から構成することができる。
【０００６】
図１に示される２次元マトリックスのようなナノスケールメモリは、ナノワイヤクロスバーを用いて実現され得る最も簡単なタイプの電子デバイスのうちの１つである。また、ナノワイヤクロスバーを用いて、プログラマブルロジックアレイ、マルチプレクサ及びデマルチプレクサ、並びに概ね無限の数の種々の特定の電子回路を実現することもできる。ナノスケールメモリでは、双安定ビット記憶層は均質にすることができ、各ナノワイヤ接合部がダイオードとしての役割を果たしているが、例えば、さらに複雑なデバイスでは、種々のナノワイヤ接合部において、多数の異なるタイプの電子構成要素を実現することが必要な場合もある。各領域内のナノワイヤ接合部において１つのタイプの電子構成要素を製造するためにクロスバー内の複数の領域を化学的にマスクすることを含む、或いは種々の化学的なコーティングで種々のタイプのナノワイヤを非決定的に自己集合又は製造することによる、種々の技術を用いて、ダイオード、抵抗器、トランジスタ及び導電接続のような、これらの異なる電子構成要素を形成することができ、その後、結果として形成されたクロスバー内の結果として形成された電子構成要素のタイプ及び場所を確認して精緻化するために試験及び実験が行われる。ナノワイヤクロスバー内のナノワイヤ接合部のタイプを変更するためのこれらの技術、及びさらに別の技術は、ナノワイヤクロスバーを製造するのを著しく複雑にし、コストを増す場合があり、許容できるデバイスの歩留まりを著しく低下させる場合がある。さらに、それらの技術は一般に、本質的に２次元のデバイスを、それぞれが潜在的に異なるタイプの電子構成要素、即ち接合部を含む、さらに小さな２次元の区画に分割することに制限される。
【０００７】
従来の電子デバイスにナノワイヤクロスバーを組み込むために、ナノワイヤクロスバーの個々のナノワイヤリード線をサブマイクロスケール及びマイクロスケールの信号線に相互接続することに関して、個々のナノワイヤを特定し、及び操作することを含む、大きな問題に直面する。これらの問題に対する１つの解決策は、ナノワイヤクロスバーと一体化されるマイクロスケール又はサブマイクロスケールのアドレス線を有するデマルチプレクサを利用することである。図２は、ナノワイヤクロスバーメモリの個々のビット記憶素子がマイクロスケール又はサブマイクロスケールのアドレス線を介して一意にアクセスされることを可能にするために、ナノスケール／マイクロスケールデマルチプレクサと一体化されるナノワイヤクロスバーメモリを示す。図２では、１６×１６ナノワイヤクロスバー２０２が、平行ナノワイヤ層を有し、それらの層において、ナノワイヤがナノワイヤクロスバーアレイ２０２の境界を通り越して延長され、第１のデマルチプレクサ２０４及び第２のデマルチプレクサ２０６が形成される。デマルチプレクサ２０４は、ナノワイヤ２０８のような、ナノワイヤクロスバーの第１の平行ナノワイヤ層から延長されたナノワイヤを含み、ナノワイヤ２０８には、垂直なマイクロスケール又はサブマイクロスケールの供給電圧線２１０、及び４つの対２１２〜２１５の垂直なマイクロスケール又はサブマイクロスケールのアドレス線が上又は下にある。第２のデマルチプレクサ２０６は、ナノワイヤクロスバーの第２の平行ナノワイヤ層の延長されたナノワイヤから同様に実現される。図２に示された具現化形態のような、或る特定のタイプの具現化形態では、アドレス線は、相補対として存在し、各対が多数ビットアドレスのうちの１ビットと、それを反転したビットとを表しており、一方、他の具現化形態では、単一のアドレス線が使用され得る。４つの対のアドレス線２１２〜２１５を通じて入力される４ビットアドレスは、ナノワイヤ２０８のような、１６個のナノワイヤのそれぞれに一意のアドレスを与えるのに十分であり、２つのデマルチプレクサ２０４及び２０６のそれぞれの４つの対のアドレス線に同時に入力される２つの４ビットアドレスは、ナノワイヤクロスバーアレイ２０２内の２５６個のナノワイヤ接合部の中から、特定のナノワイヤ接合部を一意にアドレス指定することができる。デマルチプレクサ内のサブマイクロスケール又はマイクロスケールのアドレス線／ナノワイヤ接合部にある電子構成要素は、実現されるデマルチプレクサのタイプ、及び所望のデマルチプレクサの動作特性に応じて、抵抗器、ダイオード又はトランジスタにすることができる。一般的に、図２に示されたようなナノスケールメモリデバイスの場合、サブマイクロスケール又はマイクロスケールのアドレス線／ナノワイヤ接合部にある電子構成要素は、ナノワイヤクロスバー内のナノワイヤ接合部に製造される電子構成要素とは異なる。従って、図２に示されたナノスケールメモリの製造は、デマルチプレクサ領域をナノワイヤクロスバーと化学的に区別するためのマスキング及びマスクアライメント工程を必要とするか、又はデマルチプレクサ領域内に１つのタイプの電子構成要素を製造し、ナノワイ���クロスバー内に別のタイプの電子構成要素を製造するための他の技術を必要とする場合がある。また、図２に示されたメモリデバイスは、デバイスの全面積が、ナノワイヤクロスバーの面積の３倍よりも大きいという大きな欠点も有する。さらに、ナノワイヤクロスバーのナノワイヤの数が増えると、ナノワイヤクロスバーに対するデバイス全体の面積比が大きくなる。このため、ナノスケール電子デバイスの設計者、製造業者、供給メーカー及びそのデバイスを内蔵する製品の製造業者、並びに最終的には、そのようなデバイスの使用者は、できる限り高い構成要素密度で経済的且つ効率的に製造され得るナノワイヤクロスバー及びハイブリッドマイクロスケール／ナノスケールクロスバーが必要であることを認識している。
【０００８】
発明の概要
本発明の種々の実施形態は、３つの独立した方向に信号を送ることができ、内部信号線によって相互接続される接合部において電子構成要素を製造することができる、３次元で、少なくとも部分的にナノスケールである電子回路及び電子デバイスを含む。３次元で、少なくとも部分的にナノスケールである電子回路及び電子デバイスは複数の層を含み、各層のナノワイヤ、或いはマイクロスケール又はサブマイクロスケール／ナノワイヤ接合部は、１つのタイプの電子構成要素として、経済的且つ効率的に製造され得る。本発明の種々の実施形態は、ナノスケールメモリ、ナノスケールプログラマブルアレイ、ナノスケールのマルチプレクサ及びデマルチプレクサ、並びにほぼ無限の数の専用ナノスケール回路及びナノスケール電子構成要素を含む。
【０００９】
発明の詳細な説明
本発明の種々の実施形態は、３つの独立した方向に信号を送ることができ、内部信号線によって相互接続された接合部において電子構成要素を製造することができる３次元のナノスケール又はハイブリッドナノスケール／マイクロスケールの回路及びデバイスを含み、信号を３つの独立した方向において送ることができ、内部信号線によって相互接続される接合部に電子構成要素を形成することができる。これらのデバイスを２次元にわたって広げるのではなく、層毎に３次元に積み重ねることによって、本発明の３次元デバイスは、より経済的且つ効率的に製造され得る。層を垂直に積み重ねることによって、ナノスケールの構成要素又はデバイスの全面積が減少し、結果として信号経路を著しく短くすることができ、例えば、図２に関連して上述されたメモリデバイスを実現するために必要とされる延長されたナノワイヤをなくすことができる。一般に高い固有抵抗を示すナノワイヤを通る信号経路を少なくすることによって、ナノスケールの電子デバイス又は電子構成要素の全体の抵抗及び熱出力を大幅に小さくすることができる。２次元の回路及びデバイスにおいて種々のタイプの電子構成要素を製造するために必要とされる、複雑で、エラーが発生しやすく、費用のかかるマスキング及びマスクアライメントの工程を必要とすることなく、異なる層間コーティングを施すことによって、各層内に種々の電子構成要素を製造することができる。デバイスの小領域を互いから分離するために用いられる、カッターワイヤのような特定の特殊なタイプの構成要素は、単一の層の中にまとめて製造されることができ、そのような構成要素を特定して、活性化するのを極めて簡素化することができる。最後に、第３の独立した次元によってもたらされる、設計及び具現化の自由度によって、２次元では設計及び製造することができないか、又は２次元で設計及び製造するには、単に許容できない高いコストがかかる複雑な構成要素及びデバイスが設計され、且つ製造されることが可能になる。
【００１０】
本発明は、ナノスケールのクロスバー並びにクロスバーのような回路及びデバイスに関する。これらのデバイスは、１００ナノメートル未満の幅を有し、場合によっては１０ナノメートル未満の幅を有し、最も高い解像度の回路及びデバイスでは、５ナノメートル未満の幅を有する信号線のような要素を含むという点で、ナノスケールである。それらのデバイスは、ナノスケール構成要素に加えて、より大きな構成要素を含む寸法混成物とすることができる。これらの回路及びデバイスの全体寸法は、サブマイクロスケール、マイクロスケール、又はそれよりも大きな範囲にすることができる。以下の説明では、用語「ナノワイヤ接合部」は、１つのナノワイヤと、第２のナノワイヤ、サブマイクロスケール又はマイクロスケールの信号線、或いは種々の寸法のいずれかから成る他の構成要素のような別の導線性構成要素との交差部分にある接合部を指している。
【００１１】
本発明の一実施形態は、図２に関連して上述されたタイプのナノスケールメモリに相当する、２つのデマルチプレクサを通じてマイクロスケール又はサブマイクロスケールのアドレス線及び供給電圧線に接続するナノスケールメモリである。本発明の一実施形態を表す３次元の多層ナノスケールメモリは、以下において、一段ずつ実現されるように説明されるが、本発明の３次元ナノスケールメモリは、特定の具現化形態の詳細に関係なく特許請求される。３次元ナノスケールメモリの種々の層を明確に例示し、且つ区別するために、一段ずつの説明が使用される。
【００１２】
図３は、本発明の一実施形態を表す３次元ナノスケールメモリ内の第１の層を示す。第１の層３０２は、従来のマイクロスケール又はサブマイクロスケールの集積回路において用いられる、標準的な二酸化シリコンで被覆されたシリコン基板のような基板である。本発明の一実施形態を表す３次元メモリは、さらに大きなデバイスに組み込むために又は単独で使用するために、別個に製造され得るか、又は超高密度のナノスケールメモリで従来の集積回路を強化するために、集積回路プロセッサの具現化形態のような、従来の回路内に製造され得る。一般に、基板３０４の表面は平坦化され、外部の信号線と、３次元ナノスケールメモリ内の２つのデマルチプレクサの内部にある供給電圧線及びアドレス線とを相互接続するのを容易にするために、コンタクトパッド３０６〜３１３を含む。図３〜図１０に関連して後述される例示的な３次元ナノスケールメモリは、デマルチプレクサ層のそれぞれに３つのアドレス線及び１つの供給電圧線を使用し、従って、ナノワイヤクロスバーメモリ内の平行ナノワイヤの層の８つのナノワイヤをそれぞれ一意にアドレス指定するのに十分であり、且つ２つのアドレスが２つのデマルチプレクサのそれぞれに同時に入力される場合に、６４個の１ビット記憶素子のいずれかに一意にアクセスするのに十分である３ビットアドレスに対応する。或る特定の具現化形態では、製造後に構成するために利用することができる冗長なナノワイヤ及びアドレス線を有することによって不可避の欠陥を回避するために、最低限必要とされる数よりも多くの数のアドレス線及び／又はナノワイヤが含まれる。
【００１３】
図４は、本発明の一実施形態を表す３次元ナノスケールメモリ内の第１の配線層を示す。図４を図３と比較することによって看取されるように、供給電圧線４０２及び３つのアドレス線４０４〜４０６は全て互いに平行であり、基板の表面にわたって水平方向に配置されており、それぞれ各コンタクトと相互接続される。供給電圧線４０２及び３つのアドレス線４０４〜４０６は、従来のフォトリソグラフィ法によって製造されるサブマイクロスケール又はマイクロスケールの信号線とすることができるか、又はインプリントリソグラフィ又は種々の他の技術によって製造されるナノスケール線とすることができる。図２に関連して説明された２次元ナノスケールメモリの場合と同様に、これらのマイクロスケール、サブマイクロスケール又はナノスケールの線、及び後述される他の信号線は、任意の多くの異なるタイプの元素金属から、金属又は半導体化合物から、合金から、ドープされた有機ポリマーから、或いは種々の他の導電性材料又は半導体材料から製造され得る。
【００１４】
図５は、本発明の一実施形態を表す３次元ナノスケールメモリ内の完全な第１のデマルチプレクサ層を示す。この次の論理層は、１組の８つの平行ナノワイヤ５０２〜５０９を含む。ナノワイヤ５０２〜５０９は、前述された供給電圧線４０２並びに３つのアドレス線４０４、４０５及び４０６に対して垂直である。ナノワイヤは、図５において、及び後の図面において、ナノワイヤ５０２とアドレス線４０６との交差部分にあるダイオード接合部５１０のような円錐状の素子によって表されるダイオード接合部によって、アドレス線４０４〜４０６と選択的に接続される。８つのナノワイヤ５０２〜５０９は全て、図５において、及び後の図面において、ナノワイヤ５０９と供給電圧線４０２との間の導電性接続部を表す短い円柱状部分５１２のような短い円柱状部分によって表される導線性相互接続部と相互接続される。実現されるクロスバーメモリのタイプによっては、アドレス線は相補的な線の対とすることができ、図５及び後の図面において示されるダイオード接合部は、一対のアドレス線のうちの非反転アドレス線と、上に重なるナノワイヤとの間にある接合部を示す場合があり、ダイオード接合部が示されない場合でも、ナノワイヤがダイオードを通じて一対のアドレス線のうちの反転アドレス線に相互接続されることを暗示している。他の場合には、抵抗器又はトランジスタの接合部が使用される。図５及び後の図面において用いられる、図示する上での取り決めは、各ナノワイヤを一意にアドレス指定できるようにするために、適切な接合部が含まれることを示すことが意図されている。例えば、図５に示されたダイオード接合部のパターンは、８つのナノワイヤ５０２〜５０９のナノワイヤのそれぞれに一意の３ビットアドレスが存在し、アドレス線４０４〜４０６を介して、各ナノワイヤを一意にアドレス指定できるようにすることを暗示する。
【００１５】
ダイオード接合部及び導電性相互接続部は、多層インプリントリソグラフィ、アドレス線及びナノワイヤに構成電圧を印加することを含む多くの異なる実現可能な技術によって、又は化学的な堆積、又は他の工程によって形成され得る。ダイオード接合部及び相互接続接合部は、図５において、ナノワイヤ５０２〜５０９と、供給電圧線４０２及びアドレス線４０６との間に別個の層を構成するように見えるが、上述されたように、これらの接合部は、別個のコーティング又は層として、或いはナノワイヤ及び／又はアドレス線に被着される鞘状のコーティングとして、或いはナノワイヤ及び／又は供給電圧線及びアドレス線の元素成分又は分子成分として実現され得る。
【００１６】
図６は、本発明の一実施形態を表す３次元ナノスケールメモリの双安定ビット記憶層を示す。図６に示されるように、双安定ビット記憶層６０２は、図５に関連して説明された第１のデマルチプレクサ層の上方に追加されている。双安定ビット記憶層は、別個のコーティング又は薄膜として実現され得るか、或いは代案として、ナノワイヤに被着されるコーティング又は鞘として実現され得るか、或いはさらにはナノワイヤの元素成分又は分子成分として実現され得る。双安定ビット記憶層は一般に、図１に関連して上述されたように、ビット値を２つの異なる安定した物理状態に安定して符号化することを可能にする双安定層である。
【００１７】
図７は、本発明の一実施形態を表す３次元ナノスケールメモリの、図６に関連して上述された双安定ビット記憶層の上方にある第２のデマルチプレクサ層の第１の構成要素を示す。図７に示されるように、８つのナノワイヤ７０２〜７０９が、双安定ビット記憶層６０２の上側表面にわたって平行に、且つ第１のデマルチプレクサ層のナノワイヤ（図５の５０２〜５０９）に対して垂直に設けられる。図１に関連して上述されたように、第２のデマルチプレクサ層からのナノワイヤ７０９と第１のデマルチプレクサ層からのナノワイヤ５０９との交差部分にある小領域７１０のような、双安定ビット記憶層の各小領域は、メモリの１ビット記憶素子としての役割を果たす。
【００１８】
図８は、本発明の一実施形態を表す３次元ナノスケールメモリ内の第２のデマルチプレクサ層のナノワイヤと、第２のデマルチプレクサ層の供給電圧線及びアドレス線とを相互接続するために形成されるナノワイヤ接合部を示す。これらの接合部は、図８において別個の層として示されるが、上述されたように、別個のコーティング、薄膜又は他の層によって、或いはナノワイヤ及び／又はアドレス線上のコーティングによって、或いはさらにはナノワイヤ及び／又はアドレス線及び供給電圧線の元素成分及び分子成分によって実現される場合もある。ダイオード素子８０２のような、製造されるダイオード素子のパターンは、８つのナノワイヤ（図７の７０２〜７０９）のそれぞれに一意にアドレス指定可能であることを暗示することに留意されたい。
【００１９】
図９は、本発明の一実施形態を表す、完成し、完全に配線されている３次元ナノスケールメモリを示す。図９に示されるように、供給電圧線９０２及び３つのアドレス線９０４〜９０６が追加されており、供給電圧搬送体として、及び３ビット入力アドレスに基づいてナノワイヤを選択するための３ビットアドレス搬送体としての役割を果たす。ナノワイヤ７０２〜７０９、供給電圧線９０２及びアドレス線９０４〜９０６は、それらの線を接続するダイオード及び導電性相互接続接合部と共に、本発明の一実施形態を表すナノスケール３次元メモリの第２のデマルチプレクサ層を構成する。コンタクト３１０〜３１３は再び、本発明の一実施形態を表すナノスケール３次元メモリ内の最も高い段において現れることにも留意されたい。これらのコンタクトは、或る特定の実施形態では、基板まで下方にナノスケール３次元メモリの複数の層に及ぶものと見なされ得るか、又は代替の実施形態では、外部の信号線及びインターフェースと相互接続することを可能にするために、上側表面上に存在することができる。コンタクト３０６〜３０９についても同様の考えを適用する。
【００２０】
従って、本発明の一実施形態を表す完全な３次元ナノスケールメモリは、第１のデマルチプレクサ層と、ナノスケールクロスバーメモリ層と、第２のデマルチプレクサ層とを含み、全て上下に重ね合わせられて、３次元デバイスを形成する。図１０は、本発明の一実施形態を表す完全なナノスケール３次元メモリ内の層を概略的に表しており、複数の層を通る例示的な信号経路を示す。信号が、下段のアドレス線１００２からナノワイヤ接合部１００４を通って第１のナノワイヤ１００６まで流れることができ、それらは全て第１のデマルチプレクサ層の一部である。第１のナノワイヤ１００６から、その信号は、１ビット記憶素子１００８を通って第２のナノワイヤ１０１０まで流れることができ、双安定ビット記憶層は、接続するナノワイヤと共に、３次元ナノスケールメモリ内の第２の層を構成し、さらに信号は、第２のナノワイヤ１０１０から第２のダイオード接合部１０１２を通って、第２のマルチプレクサ層の第２のアドレス線１０１４まで流れることができる。かくして、図１０に示される、多数のセグメントからなる信号経路１０１６によって示されるように、非直線信号経路が、２次元アレイのようなアドレス指定を用いる従来のクロスバー又はクロスバーのようなデバイスにおいて生じる次元の水平及び垂直の信号経路に加えて、第３の垂直な次元において３次元ナノスケールメモリを横断することができる。３次元ナノスケールメモリデバイス内のアドレス線とナノワイヤとを相互接続するナノワイヤのセグメントは、図２に関連して説明された２次元ナノスケールメモリデバイスよりも著しく短く、本質的に接合部の長さである。さらに、ダイオード及び相互接続のような電子構成要素は全て、第１のデマルチプレクサ層及び第２のデマルチプレクサ層の中に存在し、一方、メモリビット記憶素子は、３次元ナノスケールマルチプレクサの双安定ビット記憶層内に存在する。異なるタイプの接合部を、デバイス内の異なる層に分離することができるので、費用がかかるマスキング及びマスクアライメントの工程を回避することができる。
【００２１】
本発明の３次元のナノスケールの回路及びデバイスは、多くの異なる点で３次元である。第一に、図２に関連して説明されたナノスケールメモリのような本質的に２次元デバイスの２つの独立した方向のみではなく、３つの独立した方向において、これらの回路及びデバイス内に非直線的な信号経路を製造することができる。例えば、図２に示されるナノスケールメモリでは、デバイスの平面内の特定の場所にアクセスするために、信号経路を任意に構成することができるが、１つの場所、即ち１ビット記憶素子が選択されると、信号は、その１ビット記憶素子を通って、単一の垂直経路セグメントの中を垂直方向にのみ流れる。対照的に、図１０に示されるように、特定の層の平面内のセグメントに加えて、多数の垂直方向のセグメントから信号経路を構成することができる。第二に、現在の本質的に２次元の回路及びデバイスにおける２つの方向ではなく、３次元のナノスケールの回路及びデバイスでは、３つの独立した方向において、ナノワイヤ接合部を互いに相互接続することができる。最後に、本発明の３次元デバイスは、任意の数の機能的に異なる層を含むことができ、それぞれは、隣接する層とは異なるタイプのナノワイヤ接合部又は他のナノスケール要素を有する。
【００２２】
本発明は特定の実施形態に関して説明されてきたが、本発明をこれらの実施形態に限定することは意図していない。本発明の思想の範囲内にある変更が、当業者には明らかであろう。例えば、３次元ナノスケールメモリに関して上述された３次元多層ナノスケール電子デバイスを構成するための一般的な手法は、プログラマブルアレイ、マルチプレクサ、デマルチプレクサ、複合型論理及びメモリ回路、並びに任意の数の専用回路及びデバイスを含む、本質的に無限の数の異なるタイプのデバイスを構成するために適用され得る。異なるタイプのナノスケールの３次元のデバイス及び回路は、異なる数の層を必要とする場合があり、各層は異なる化学組成、構造、編成及び他の可変要素を有する。１つの具体的な例として、「カッターワイヤ」と呼ばれる、特殊なタイプのナノワイヤを、従来の２次元ナノワイヤクロスバーに組み込んで、１つ又は複数のカッターワイヤを化学的又は電子的に切断することによって、クロスバーを区分化することができる。残念なことに、所与の応用形態の場合に適切なカッターワイヤを特定すること、及びカッターワイヤを切断するために必要な刺激を与えることは、問題が生じる可能性があり、カッターワイヤを用いて製造されるデバイスのコストが著しく上昇する可能性がある。対照的に、多層３次元ナノスケールデバイス内に、１つ又は複数のカッターワイヤ層を組み込むことができ、個々のカッターワイヤを正確に特定すること、及び専用のマスキング及びマスクアライメントの工程を不要にすることができる。上述されたように、ナノワイヤ、サブマイクロスケール及びマイクロスケールのアドレス線、供給電圧線、並びに他の構成要素は、元素金属、金属合金、導電性ポリマー、複合材料、半導体、並びに他の導電性材料又は半導体材料及び化合物を含む、ほぼ無限の数の異なる材料から製造され得る。ナノワイヤを製造するための技術は、自己集合及び表面からの転写、所定位置での化学合成、インプリントリソグラフィ、並びに他の技術を含む。特定のタイプのナノワイヤ接合部を製造するための技術は、特定の化学組成から成る特定の層を堆積すること、電子的又は化学的に接合部にアクセスし、特定のタイプのナノワイヤ接合部を構成すること、並びに他の技術を含む。また、ナノワイヤの交差部分の幾何学的形状及び距離を変更することによって、異なるタイプの接合部を製造することもできる。３次元のナノスケールの回路及びデバイスは、ナノスケール、ハイブリッドマイクロスケール／ナノスケール、或いは従来のサブマイクロスケール又はマイクロスケールのいずれの寸法においても、より大きな回路及びデバイスに接続されることができ、その中に組み込まれ得る。
【００２３】
上記の説明では、本発明の完全な理解を提供するために、説明の目的上、特定の用語が使用された。しかしながら、本発明を実施するために、特定の細部が必要とされないことは、当業者には明らかであろう。本発明の具体的な実施形態の上記の説明は、例示及び説明のために提示される。それらの説明は、本発明を網羅的にすること、又は本発明を開示されたそのものずばりの形態に限定することは意図されていない。上記の教示に鑑みて、多数の修正及び変形が可能であることは明らかである。それらの実施形態は、本発明の原理及びその実用的な応用形態を最もわかりやすく説明し、それにより当業者が、本発明及び種々の実施形態を、企図された特定の用途に適するように種々の修正を加えて最大限に利用できるようにするために図示及び説明される。本発明の範囲は、添付の特許請求の範囲及びそれらの等価物によって規定されることが意図されている。
【図面の簡単な説明】
【００２４】
【図１】例示的なナノワイヤクロスバーを示す図である。
【図２】ナノワイヤクロスバーメモリの個々の１ビット記憶素子がマイクロスケール又はサブマイクロスケールのアドレス線を介して一意にアクセスされることを可能にするために、ナノスケール／マイクロスケールデマルチプレクサと一体化されるナノワイヤクロスバーメモリを示す図である。
【図３】本発明の一実施形態を表す３次元ナノスケールメモリ内の第１の層を示す図である。
【図４】本発明の一実施形態を表す３次元ナノスケールメモリ内の第１の配線層を示す図である。
【図５】本発明の一実施形態を表す３次元ナノスケールメモリ内の完全な第１のデマルチプレクサ層を示す図である。
【図６】本発明の一実施形態を表す３次元ナノスケールメモリの双安定ビット記憶層を示す図である。
【図７】本発明の一実施形態を表す３次元ナノスケールメモリの、図６に関連して上述された双安定ビット記憶層の上方にある第２のデマルチプレクサ層の第１の構成要素を示す図である。
【図８】本発明の一実施形態を表す３次元ナノスケールメモリ内の、第２のデマルチプレクサ層のナノワイヤと、第２のデマルチプレクサ層の供給電圧線及びアドレス線とを相互接続するために形成されたナノワイヤ接合部を示す図である。
【図９】本発明の一実施形態を表す、完成し、完全に配線されている３次元ナノスケールメモリを示す図である。
【図１０】本発明の一実施形態を表し、複数の層の中を通る１つの例示的な信号経路を示す、完全なナノスケール３次元メモリ内の複数の層を表す概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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