(57)【要約】電源電圧を横切って接続された電力コンバータ回路の２つの直列に接続されたスイッチのオンタイム間にデッドタイムを設定するための装置であって、その装置は、電力コンバータ回路パラメータをモニタし、回路パラメータに相当する出力を提供する回路と、モニター回路の出力に関連した信号によってアドレスされるメモリと、メモリは、デッドタイムに関連して、回路パラメータの値に付随してその中に蓄積される値を備え、回路パラメータの値に付随したメモリの出力を提供してメモリ内に蓄積された値に相当するデッドタイムを設定するプロセッサと、メモリの出力に従ってデッドタイムを実行するためのデッドタイム実行段階とを備える。
2008506347.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を横切って接続された電力コンバータ回路の２つの直列に接続されたスイッチのオンタイム間にデッドタイムを設定するための装置であって、
電力コンバータ回路パラメータをモニタし、そして前記回路パラメータに相当する出力を提供する回路と、
前記モニター回路の前記出力に関連した信号によってアドレスされるメモリと、前記メモリは、前記デッドタイムに関連して、そして前記回路パラメータの値に付随してその中に蓄積される値を備え、
前記回路パラメータの前記値に付随した前記メモリの出力を提供して前記メモリ内に蓄積された値に相当する前記デッドタイムを設定するプロセッサと、
前記メモリの前記出力に従って前記デッドタイムを実行するためのデッドタイム実行段階とを備える装置。
【請求項２】
前記プロセッサは、選択された時間に前記メモリ内に蓄積された値を更新してデッドタイム間に電力損失を最小にするための配置を備える請求項１記載の装置。
【請求項３】
前記メモリ内に蓄積された値は、前記コンバータ回路の設計の間にその中に蓄積される請求項１記載の装置。
【請求項４】
前記メモリはルックアップテーブルを備える請求項１記載の装置。
【請求項５】
前記メモリ内に蓄積された値は、前記コンバータ回路が負荷に最初に接続され、電力が前記コンバータ回路に印加される時、メモリ内に蓄積され、それにより前記値は、前記値を前記コンバータ回路の動作範囲を考慮して前記回路パラメータを目標設定することにより前記メモリ内に蓄積される請求項１記載の装置。
【請求項６】
前記回路パラメータは、前記両スイッチの１方を通る電流と、前記電力コンバータ回路への入力電圧と、又は前記両スイッチの少なくとも１方の温度を備える請求項１記載の装置。
【請求項７】
前記スイッチの１方は、同期リフレクタであり、そして前記回路パラメータは前記１方のスイッチを流れる電流を備える請求項６記載の装置。
【請求項８】
前記モニター回路は、前記１方のスイッチを流れる前記電流をモニタするための電流検知回路を備える請求項７記載の装置。
【請求項９】
前記電流検知回路は、前記両スイッチと直列に接続されたセンス抵抗と、又は前記電力コンバータ回路の出力インダクタを横切って前記平均ＤＣ電圧を使用する回路を備える請求項８記載の装置。
【請求項１０】
前記電流検出回路は、前記１方のスイッチと並列に接続された他方のスイッチを備える請求項８記載の装置。
【請求項１１】
前記モニター回路は、前記回路パラメータに相当するデジタル値を提供するためのＡ／Ｄコンバータを備える請求項１記載の装置。
【請求項１２】
前記Ａ／Ｄコンバータは、前記メモリをアドレスするための出力を提供し、これにより前記メモリは、前記回路パラメータに相当してその中に蓄積された前記デッドタイムと付随した値を生じる請求項１１記載の装置。
【請求項１３】
前記メモリから前記デッドタイム実行段階に前記値を提供するためのラッチ回路を備える請求項１２記載の装置。
【請求項１４】
前記ラッチ回路は、アップーダウンカウンタを備える請求項１３記載の装置。
【請求項１５】
前記プロセッサは、選択された時間に前記メモリ内に蓄積された値を更新するための配置を備え、それによりデッドタイム間の電力損失は、最小にされ、かつ前記カウンタは、前記メモリから値の下のアップ又はダウンをカウントして前記メモリからの値の上の値又は下の値が低い電力損失を生じるかどうかを決定する請求項１４記載の装置。
【請求項１６】
前記実行されたデッドタイムの電力損失に相当する値を前記プロセッサに供給するための回路をさらに備える請求項１５記載の装置。
【請求項１７】
前記メモリ内に蓄積された値を更新するための前記配置は、デッドタイムに付随した電力損失を決定し、そして前記デッドタイムに付随した電力損失を最小にするための配置を備えるさらに備える請求項２記載の装置。
【請求項１８】
前記電力損失を決定するための配置は、２つのスイッチの少なくとも１方に供給されるＰＷＭ信号のデュテイサイクルをモニタする請求項１７記載の装置。
【請求項１９】
前記電力損失を決定するための配置は、回路に変調入力を提供して前記２つのスイッチの少なくとも１方に供給されるＰＷＭ信号を発生するエラー信号出力をモニタする請求項１７記載の装置。
【請求項２０】
前記配置は、前記メモリ内の値を周期的に更新する請求項１７記載の装置。
【請求項２１】
前記デッドタイム実行段階は、前記両スイッチの１方に制御信号の可変ターンオフ及び前記両スイッチの前記他方に制御信号の可変ターンオンを実行する請求項２０記載の装置。
【請求項２２】
前記両スイッチの１方は、同期整流機能を実行し、そして他方のスイッチは制御スイッチである請求項２１記載の装置。
【請求項２３】
前記配置は、前記第１及び第２デッドタイムに相当する時間内の選択された瞬間でパルス幅変調された信号をサンプリングするモジュールと、前記サンプリングのタイミングを制御するためのプロセッサとを備える請求項２１記載の装置。
【請求項２４】
前記デッドタイム実行段階は、前記プロセッサによって制御される第１及び第２可変遅延回路を備える請求項２３記載の装置。
【請求項２５】
前記第１及び第２可変遅延回路は、前記両スイッチの前記１方のターンオン及びターンオフで遅延時間の量を選択するプロセッサからデジタル入力を受け入れる請求項２４記載の装置。
【請求項２６】
前記配置は、可変ターンオン遅延を可変することにより前記デッドタイムを可変し、かつ前記変化の後の選択されたパラメータをモニタして前記電力損失がより小さいかどうかを決定し、電力損失がより小さいならば、ターンオン遅延を実行し、前記電力損失が小さくないならば、先のターンオン遅延を回復し、さらに前記配置は、可変ターンオフ遅延を変化することにより前記デッドタイムを変化させ、前記変化の後の前記選択されたパラメータをモニタして前記電力損失がより小さいかどうかを決定し、それがより小さいならば、前記ターンオフ遅延を実行し、前記電力損失が小さくないならば、前記先のターンオフ遅延を回復する請求項２記載の装置。
【請求項２７】
前記配置は、前記デッドタイム実行段階にそれぞれ第１及び第２信号を伝送して前記両スイッチの他方の制御のための前記制御信号がそれぞれターンオン及びターンオフする前に前記両スイッチの１方に制御信号のターンオフ遅延及びターンオン遅延を選択する請求項２６記載の装置。
【請求項２８】
前記両スイッチの他方のスイッチ制御のために制御信号を遅延するための固定された遅延段階をさらに備える請求項２７記載の装置。
【請求項２９】
前記固定された遅延段階は、前記デッドタイム実行段階によって前記デッドタイムの正及び負の量を実行する請求項２８記載の装置。
【請求項３０】
前記プロセッサは、デジタルシグナルプロセッサ、マイクロプロセッサ、マイクロコントローラ又はロジック回路のいずかれ１つを備える請求項１記載の装置。
【請求項３１】
前記両方のスイッチは、半導体スイッチである請求項１記載の装置。
【請求項３２】
前記両方のスイッチは、ＭＯＳＦＥＴである請求項３１記載の装置。
【請求項３３】
電源電圧を横切って接続された電力コンバータ回路の２つの直列に接続されたスイッチのオンタイム間にデッドタイムを設定するための方法であって、
電力コンバータ回路パラメータをモニタし、前記回路パラメータに相当する出力を提供する工程と、
出力に関連した信号によってメモリをアドレスする工程と、前記メモリは、デッドタイムに関連して、そして回路パラメータの値に付随してその中に蓄積される値を備え、
前記回路パラメータの値に付随したメモリの出力を提供して前記メモリ内に蓄積された値に相当するデッドタイムを設定する工程と、
前記メモリの出力に従って前記デッドタイムを実行する工程と、
を備える方法。
【請求項３４】
選択された時間で前記メモリ内に蓄積された値を更新してデッドタイムの間に電力損失を最小にする工程をさらに備える請求項３３記載の方法。
【請求項３５】
前記コンバータ回路の設計の間にメモリ内に値を蓄積する工程をさらに備える請求項３３記載の方法。
【請求項３６】
ルックアップテーブル内に値を蓄積する工程をさらに備える請求項３３記載の方法。
【請求項３７】
前記コンバータ回路が最初に負荷に接続され、そして電力がコンバータ回路に供給される時、前記メモリ内に値を蓄積する工程をさらに備え、これにより前記値は前記コンバータ回路の動作範囲を考慮して前記回路パラメータに値を目標に設定してメモリ内に蓄積される請求項３３記載の方法。
【請求項３８】
前記回路パラメータは、前記スイッチの１方を通る電流、前記電力コンバータ回路への入力電圧又は前記スイッチの少なくとも１方の温度を備える請求項３３記載の方法。
【請求項３９】
前記スイッチの１方は、同期整流器であり、かつ前記回路パラメータは、該１方のスイッチを通る電流からなることを特徴とする請求項３８記載の方法。
【請求項４０】
前記モニター工程は、１方のスイッチを通る電流をモニタすることを備える請求項３９記載の方法。
【請求項４１】
前記モニター工程は、両スイッチに直列に接続されたセンス抵抗を流れる電流をセンシングする工程又は電力コンバータ回路の出力インダクタを横切る平均ＤＣ電圧を使用する工程を備える請求項４０記載の方法。
【請求項４２】
前記モニター工程は、前記回路パラメータに相当するデジタル値を提供する工程を備える請求項３３記載の方法。
【請求項４３】
前記メモリをアドレスするためのデジタル値を提供する工程をさらに備え、前記メモリは前記回路パラメータに相当するデッドタイムに付随してその中に蓄積される値を生成する請求項４２記載の方法。
【請求項４４】
選択された時間でメモリ内に蓄積された値を更新する工程をさらに備え、デッドタイム間の電力損失は、最小化され、さらにメモリからの値の下をカウントアップ又はカウントダウンして、該メモリからの値の上下の値が、より低い電力損失をもたらすかどうかを決定する特徴とする請求項４３記載の方法。
【請求項４５】
実行されたデッドタイムのための電力損失に相当する値を決定する工程をさらに備える請求項４４記載の方法。
【請求項４６】
前記メモリ内に蓄積された値を更新する工程は、デッドタイムと付随した電力損失を決定する工程と、デッドタイムと付随した電力損失を最小化する工程とを備える請求項３４記載の方法。
【請求項４７】
前記パワー損失を最小化する工程は、２つのスイッチの少なくとも１方に供給されるＰＷＭ信号のデュテイサイクルをモニタする工程を備える請求項４６記載の方法。
【請求項４８】
前記電力損失を決定する工程は、回路に変調入力を提供するエラー信号出力をモニタして２つのスイッチの少なくとも１つに供給されるＰＷＭ信号を生成する工程を備える請求項４６記載の方法。
【請求項４９】
前記更新する工程は、メモリ内の値を周期的に更新する請求項４６記載の方法。
【請求項５０】
前記デッドタイムを実行する工程は、スイッチの１方に制御信号の可変ターンオフ及びスイッチの前記１方に制御信号の可変ターンオンを実行する工程を備える請求項４９記載の方法。
【請求項５１】
前記スイッチの１方は、同期回復機能を実行し、かつ他方のスイッチは制御スイッチである請求項５０記載の方法。
【請求項５２】
前記メモリ内に蓄積された値を更新する工程は、可変ターンオン遅延を変化させることによりデッドタイムを変化させる工程と、電力損失がより小さいかどうかを決定し、より小さいならば変化後の選択パラメータをモニタする工程と、ターンオン遅延を実行する工程と、電力損失が小さくないならば、先のターンオン遅延を回復し、可変ターンオフ遅延を変化させることによりデッドタイムを変化させる工程と、電力損失がより小さいかどうかを決定し、より小さいならば変化後の選択パラメータをモニタする工程と、ターンオフ遅延を実行する工程と、電力損失が小さくないならば、先のターンオフ遅延を回復する請求項３４記載の方法。
【請求項５３】
電源電圧を横切って接続された電力コンバータ回路の２つの直列に接続されたスイッチのオンタイム間にデッドタイムに付随したパワー損失を最小化するための装置であって、
コンバータのデッドタイム間に電力損失に付随した選択パラメータをモニタするための制御配置と、
前記制御配置は、第１デッドタイムから第２デッドタイムにデッドタイムを変化させ、第１及び第２デッドタイムのための選択されたパラメータと付随した電力損失と比較し、２つのデッドタイムと付随した電力損失がより小さいかどうかを決定し、
２つのデッドタイムを実行するためのデッドタイム実行段階と、
前記制御配置は、より小さな電力損失と付随したデッドタイムを選択し、そしてデッドタイム実行段階に信号を供給して選択されたデッドタイムをセットし、かくして前記選択されたパラメータは、回路に変調信号を提供してスイッチの少なくとも１方に供給されるＰＷＭ信号を生成するエラー増幅器から１つのエラー信号を出力することを備える装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００４年７月６日に出願された米国仮特許願第６０?５８５７７８号に関連する。本発明は、電源、特に２つの制御されたスイッチを採用した電圧コンバータに関する。
【背景技術】
【０００２】
２つのスイッチのうち１方は、同期整流器として働く。２つのスイッチは、一般に、同時に作動しないように制御されている。「デッドタイム」は、２つのスイッチ間に直列に接続されて設けられたＤＣ電源を横切る交差伝導を避けるために２つのスイッチのオンタイム間に設けられる。
【０００３】
同期整流は、バック（Ｂｕｃｋ）、ブースト、帰線（ｆｌｙ  ｂａｃｋ）、フォワード(ｆｏｒｗａrｄ)等の種々のトポロジーの低電圧出力コンバータの使用に幅広く使用されている。シリコン製のＭＯＳＦＥＴスイッチ又はショットキダイオードに置き換えることによって、整流損失は飛躍的に減少可能である。
【０００４】
同期コンバータの場合、非オーバーラップ期間（デッドタイム）の本質が、制御スイッチの過剰な交差伝導を同期整流スイッチで防ぐように維持されることにある。重要なオーバーラップに対する電力損失の不利益は、デッドタイムの間に生じる追加の伝導損失に比べて著しく高い。
【０００５】
また、デッドタイムは、以下のような特性を備える同期バックコンバータの使用において、コンバータの動作周波数が増加するような場合に、特に重要である。
動作周波数＝1Mhz
入力電圧＝１２ボルト
出力電圧＝１ボルト
出力電流＝４０アンペア
同期スイッチのオン抵抗＝３ｍΩ
同期スイッチの人体ダイオードＶＦ＠４０Ａ＝０．８Ｖ
【０００６】
瞬時の電力損失は、同期スイッチＦＥＴがオンの場合に４．８ワットになる。しかし、人体ダイオードのみ導通している場合には３２ワットになる。上述の条件で、これはデッドタイムのナノ秒当たり２７ミリワットの追加の電圧損失をもたらす。２０ｎｓデッドタイムのサイクル当たり２つのスイッチングの各々のエッジは、同期スイッチの１．０８８ワットの追加の損失をさらに生じ、そのスイッチの損失を２０％増加する。ＭＯＳＦＥＴと並列に接続されたショットキダイオードを使用する場合、３０％から４０％まで損失を減少することができるが、コスト及び部品の増加を必要とする。
【０００７】
さらに、同期スイッチの人体ダイオードが一度導通すると、逆回復期間及び接合を排除させなければならない付随の電荷が当てられる。これは交差伝導になり、そして制御ＦＥＴの追加の電力損失をもたらす。
【０００８】
本発明は、デッドタイムに付随した電力損失を最小にすることを目的とする。これは、デッドタイムを最小にして人体ダイオードの導電損失を減少すること、そして、ある場合には、ＦＥＴスイッチを交差伝導させて人体ダイオード導通を一緒に削除させる。これによって、逆回復に付随した損失を除去し得る。
【０００９】
デッドタイムを減少させるための多くの技術が知られている。それは、以下の技術により達成される。
【００１０】
調節可能なデッドタイム。デッドタイムは、交差伝導が、全ての動作状態の下で、そしてデッドタイムを達成するために必要とされる全ての部品の十分なプロセスの変量を考慮して避けられるように設計段階の間で調節される。半導体のプロセスの変量は、十分に考慮される必要があり、そして回路動作は、広い範囲が考慮される。その結果、最悪状態の条件で最悪状態の部品をもつて達成されるクロスオーバがない時、最良状態の部品及条件をもつデッドタイムは、過剰となる。これは、過剰に消費された電力損失をもたらす。
【００１１】
適応性のあるデッドタイム。適応性のあるデッドタイムは、調節可能なデッドタイムを考慮した改善される。そこでそれは、条件変量として及び部品変量を考慮してユニット毎のフライ(ｆｌｙ)を調節する必要がある。本質的に、ロジック制御により、１方のスイッチのゲートは、他方のスイッチのゲートがオフになることが検知されるまで、オンになることが防止される。表面的に、これは、その問題を解決するようにみえるが、実際にそれはそうではない。限定された時限が、ロジック制御のため、そして電力スイッチ自身のゲートをチャージし及びディスチャージのために必要とされる。実際、これはサイクル当り２０ｎｓから６０ｎｓの間でスイッチング過渡当たり１０ｎｓから３０ｎｓのデッドタイムで生じる。
【００１２】
予見デッドタイム。適応性のあるデッドタイムのもつ多くの問題は、ＦＥＴをオフ及びオンに切り替えるに要する時間にある。予見デッドタイムは、フレーズ  ロックド  ループ又はある他のループを使用してデッドタイムが、ゼロに近づくまでデッドタイムを減少することによってその欠陥を解決する。これは、本発明と同じ多くの効果をもたらすように見えるが、制御ループの使用は、付随する欠点を有する。この方法論は、デッドタイムを設定するためにある種の制御ループを当てにするから、その制御ループに付随した設定時間がある。過渡条件の間で、交差伝導は、ループが新規な安定状態に置かれるための試みの間に生じる可能性がある。固定されたデッドタイムが、交差伝導を避けるようにループ内でプログラムされているならば、ほとんどの時間は、最小のデッドタイム及びそれに付随した損失以上になる。いかなる場合でも、ループによる解決は、デッドタイムに付随した損失を最小にするよりむしろある任意の電気的状態に依存する。テスト結果は、この方法が最も低くなる可能性のある電力損失をもたらさないことを示している。
【００１３】
電力損失を最小にするデッドタイム（ＰＬＭＤＴ）。この技術は、それが種々の動作条件にとってベストなデッドタイム設定を記憶していないことを除いて、本発明の全ての利点を備えている。電源動作に関して、この最適化には、数１０ｍｓの長い時間を要する。それは、初期のロード過渡環境において、ＰＬＭＤＴ動作が電源変化を維持できないことを意味する。平均化技術によって、ＰＬＭＤＴ回路は、ロード電流の広範囲を横切って最良動作をもたらす最適な平均値を見出す。これは非常によい作動するが、しかし各電流にとって的確に正確なデッドタイムを有することに欠点がある。ＰＬＭＤＴは、２００５年２月１６日に出願された米国特許願第１１?０５８９６９号の主題である。
【００１４】
図４は、トランジスタＱ１とＱ２を備えるコンバータ回路を示す。ここでＰＬＭＤＴは、デッドタイムを設定するために使用される。ＰＷＭ信号１０のデュテイ係数の変化は、電力損失変化を推定するために使用される。マルチプレクサーブロック２２は、ＰＷＭ信号を備えるＶｉｎ（スイッチトＱ１とＱ２への供給電圧）を変調して、デュテイ係数に比例する信号ＤｘＶｉｎを生じるために使用される。この信号は、もしコンバータに損失がなかったならば、出力電圧となるであろう信号と等しい遅い移動信号を生成するローパスフィルタを通過する。この信号は、要素ｋ（ｋ×Ｄｘ×Ｖｉｎ）によって増幅され、そして２つのパスに分岐される。１方のパスは、決定比較器に直接行き、そして他のパスは、決定比較器２６に加えられる前に、例えばサンプル・ホールドモジュール２８を通る。サンプル・ホールドモジュール２８は、先のｋ×Ｄｘ×Ｖｉｎ信号をセーブし、デッドタイムの変化の後に生じる信号と比較される。
【００１５】
サンプル・ホールドモジュール２８は、図４に示されているが、サンプル・ホールド機能は、例えばＮビットメモリや他の均等な技術の使用を含む種々の方法で実行される。同様に、比較器機能は、例えばロジックマグニチュード比較器、又は他の均等な技術によって実行される。
【００１６】
図４のデッドタイムプロセッサ（ＤＴＰ）２０は、ロジック回路、マイクロコントローラ、又はマイクロプロセッサで実行される。ＤＴＰ２０は、サンプル・ホールド回路２８を制御し、デッドタイムモジュレータ１６及び１８を介してデッドタイムをセットし、及び決定比較器の出力からＢｅｔｔｅｒ信号を保有する。新しい信号（Ｔｈｉｓ  Ｄ）は、先の信号（Ｌａｓｔ  Ｄ）より小さいならば、その時新しいデッドタイムは、「Ｂｅｔｔｅｒ」（比較器出力はハイである）であり、及びＤＴＰ２０はこの新しいデッドタイム値をセーブする。さもなければ、新しいデッドタイムは、放棄され、そして古いデッドタイムは再蓄積される。遅延は、デッドタイムを変化させた後に電源フィードバック回路によって新しいデュテイ係数を決定するために必要とされる。多くの係数は、デッドタイムに影響を及ぼすが、電源のスイッチング期間、実際に約１００ｘの時間が、作動に良いように思われる。
【００１７】
実際にＤＴＰ２０は信頼性を得、かつノイズや過渡により偽りのデッドタイムの設定を防ぐために、特定のデッドタイムについて最後の決定に到達する前に比較的に長時間を考慮して多くの決定を平均化することが好ましい。そのサンプル数は１００以上が望ましい。これは電源デュテイ係数に及ぼす急速なロード過渡の効果を効果的に平均化する。同じ平均化技術が、もしデュテイ係数以外のある他の手段が電力損失を決定するために使用されるならば適用可能である。
【００１８】
ＰＬＭＤＴは、デジタルＰＷＭ、又はデジタルシグナルプロセッサ（ＤＳＰ）を使用して実行されるが、基本的アルゴリズムは実質的に同じである。
【００１９】
図５において、ＰＬＭＤＴの実行のためデジタルシグナルプロセッサ、マイクロプロセッサ、マイクロコントローラ又はロジックステイト機械で実行される。それは、図４の回路によって実行されるプロセスの１例を示している。
【００２０】
図５には、ｓｙｎｃ−ｏｆｆチャンネルのフローのみが示されている。以下に記述されているように、ｓｙｎｃ−ｏｎチャンネルフローは、実質的に同じである。符合Ａで始まり、ｓｙｎｃ−ｏｆｆ遅延がセットされ、そして先のデッドタイムの結果は、最後のサンプルが先のサンプルより優れていることを示す最後のデッドタイムから生じる電力損失、すなわちより低いデュテイサイクル及びより低い電力損失であったと仮定すると、フローへの入り口は、ポイントＡで「ｙｅｓ」になる。「Ｎ」まで計算するテストカウンタは、工程５０でインクリメントされる。現行の電力損失は、工程５２でサンプルされそしてセーブされる。デッドタイムは、工程５４で示されるように１つの工程まで短縮され又は減少される。これは、デッドタイムが減少するため、オフ遅延が増加することを意味する。デッドタイムが初期に減少し又は増加するかどうかは、任意である。しかしながら、目標は電力損失を減少することにあり、そしてこれはデッドタイムを減少することによって達成されることにあるので、デッドタイムは、初期に減少することが好ましい。図５の第２部分（ＩＩ）で、デッドタイムは減少する。そしてより低い電力損失を生じるデッドタイムが、実行されるであろう。
【００２１】
遅延は、工程５６で示されるように、実行されて電源電圧を固定させる。新しい電力損失（デッドタイムが変化した後）は、工程５８で古い電力損失と比較される。古い電力損失は、工程５８Ａで示されるように先の工程５２からセーブされている。新しい電力損失は、決定ブロック６０によって示されるように、より低い（例えば、デュテイサイクルによって決定されるように）ならば、フローはブロック６２に進む。ここで「Ｂｅｔｔｅｒ」カウンタが、インクリメントされる。「Ｂｅｔｔｅｒ」カウンタは、新規な電力損失が古い電力損失より良いことを絶えず注視している。
【００２２】
新しい電力損失が、工程６０で古い電力損失より良くない場合、カウンタはインクリメントされない。フローは、次に決定ブロック６６に進み、Ｎ回テストが完了するかどうかを決定する。上述したように、複数回のテストは、信頼性のある結果を得るまでなされることが好ましい。Ｎ回のテストが完了しない場合、フローはライン６９を介する。工程７１で、先のデッドタイムは登録され、そして遅延が、工程７３で実行されて電源を固定し、テストカウンタが、再度工程５０でインクリメントされる。この比較は再度古い電力損失とでなされる。Ｎ回のテストが完了すると、出口は工程６８になる。デッドタイムが、工程５４で最後に実行される。比較に信頼性があることを確認するために、たとえばただ１回のテストのみではエラーの原因を生じさせるノイズや負荷過渡をカウントするためにＮ回のテストがなされる。多数のテストを行うことにより、より高い正確度及び信頼性が得られる。
【００２３】
工程６８で、Ｎ／２＋１回のテストが良ければ、すなわちもし「ｂｅｔｔｅｒ」カウンタが、なされたテストの半分以上がより良い電力損失を示したならば、決定がなされる。もしそうであれば、その時入り口はフロー線７０を介してフローの部分ＩＩになされる。もしＮ／２＋１回のテストが良でなければ、その時古いデッドタイムは工程７４で元に戻り、そして遅延は工程７６まで進む前に工程７５で実行される。
【００２４】
工程７６で、テストカウンタ「Ｎ」は、再びインクレメントされる。電流の電力損失は工程７８でセーブされ、デッドタイムは、工程８０で１つの工程まで増加され、ｓｙｎｃ−ｏｆｆ遅延を減少する。工程８２で、遅延は実行され電源を固定させる。工程８４で、工程７８でセーブされた古い電力損失８４Ａは、新しい電力損失と比較される。古い電力損失は、工程８４Ａで示される。工程８６で、決定は、新しい電力損失が増加したデッドタイムで低下するかどうかについてなされる。もし新しい電力損失が低下しない場合、工程８８で「ｂｅｔｔｅｒ」カウンタが、インクリメントされる。もし新しい電力損失が低下しない場合、又は工程８８で「ｂｅｔｔｅｒ」カウンタをインクリメントする後、チェックは、Ｎ回のテストが完了したかどうかを決定するためになされる。もしそうでなければ、リターンがライン９３を介してなされ、そしてテストカウンタは、工程７６で再度インクリメントされ、そして工程８４で再度比較がなされる。一度Ｎ回のテストが、工程９０で完了した場合、チェックは工程９２でなされ、Ｎ回以上のテストが良であったかを決定する。これがこの場合であれば、次にフローは、図５において示されるｓｙｎｃ−ｏｆｆチャネル例と実質的に同一であるｓｙｎｃ−ｏｎチャネルのフローになる。ｓｙｎｃ−ｏｎチャネルデッドタイム遅延は、図５に示されたｓｙｎｃ−ｏｆｆチャネル例と同じ方法で処理される。従って、ｓｙｎｃ−ｏｎチャネルにおいて、同様なフローは、古い電力損失がデッドタイムの減少と増加のために新しい電力損失と比較されることで起こる。電力損失が良であれば、新しいデッドタイムが維持される。そうでなければ、古いデッドタイムは、図５のｓｙｎｃ−ｏｆｆチャネル例に示されるような方法を実質的に回復させる。
【００２５】
ＰＬＭＤＴ技術は、デッドタイムに最適化をもたらす。しかしながら、多くの結果は、正確な即座の作動条件に基づく最適化よりむしろ平均回路条件に基づく妥協によってなされる。ここで開示された知的なデッドタイム（ＩＤＴ）技術は、ＰＬＭＤＴと付随した「速度」問題を解決する。
【発明の開示】
【課題を解決するための手段】
【００２６】
本発明による装置は、電源電圧を横切って接続されたパワーコンバータ回路の２つの直列に接続されたスイッチのオンタム間のデッドタイムをセットするために設けられ、この装置は、パワーコンバータ回路パラメータをモニタし、そして回路パラメータに相当する出力を提供するための回路と、モニター回路の出力に関連した信号によってアドレスされるメモリと、メモリはデッドタイムに関連し及び回路パラメータ値と付随してその中に蓄積される値を有し、メモリ内に蓄積された値に相当するデッドタイムをセットするための回路パラメータ値と付随したメモリの出力、及びメモリの出力に従ってデッドタイムを実行するためのデッドタイム実行段階を備えるプロセッサとを備える。
【００２７】
本発明は、電源電圧を横切って接続されるパワーコンバータ回路の２つの直列に接続されたスイッチのオンタム間のデッドタイムをセットするための方法を備え、この方法は、回路パラメータに相当する出力を備え、パワーコンバータ回路パラメータをモニタする工程と、デッドタイムに関連しかつ回路パラメータの値と付随してその中に蓄積された値を有し、出力に関連した信号によってメモリをアドレスする工程と、メモリ内に蓄積された値に相当するデッドタイムをセットするために回路パラメータの値と付随したメモリの出力を提供する工程と、そしてメモリの出力に従ってデッドタイムを実行する工程とを備える。
【００２８】
本発明は、トポロジーと同様に電源電圧を横切って直接に接続された２つのスイッチを提供し、ここで２つのスイッチは同期ブースト、フライバック又はフォワードコンバータのような変圧器によって分離してもよい。
【００２９】
ここで知的デッドタイム（ＩＤＴ）と呼ばれる本発明の１つの概念に従って、デッドタイムは可変コンバータ、かつルックアップテーブルを使用する入力条件又は適切にクローズドされる形式解決に応答して可変される。いずれの場合でも、メモリは後の使用のためにデッドタイム値又は係数をセーブするために使用される。もしこのメモリがパワーダウンの間に回復されることになれば、その時不揮発性メモリが必要とされる。ルックアップテーブルは、直接に蓄積されるが、しかし閉じた形式解決のために、種々の係数を蓄積してもよい。
【００３０】
１実施例において、電力損失最小化デッドタイム（ＰＬＭＤＴ）（前記米国特許願第１１／０５８９６９号参照のこと）のある形は、回路条件に関連して最良のデッドタイムを目標設定するために使用してもよい。これを行うためには種々のオプションがある。
【００３１】
ＰＬＭＤＴの場合、デッドタイムは、全てのコンバータパワー損失を最小にするような方法で可変される。種々の方法は、入力及び出力電圧並びに電流のモニタリングの組み合わせを含む、電力損失をモニタするのに適用可能である。もし入力及び出力電圧が固定されるならば、唯一電流モニタすることが必要とされ、もし平均化技術が適用されるならば、唯一必要とされる入力電流が測定される。しかしながら、最もコストの有利なかつ便利な手段は、電力損失の相対的なゲージとして制御スイッチデュテイ係数を使用することにある。デッドタイムがデュテイ係数を最小にするように調節される時、コンバータ電力損失は、最小にされる。１実施例において、エラー増幅器出力はデュテイ係数に代わって使用される。これは、エラー信号がＰＷＭ段階への変調入力となる。その結果、ＰＷＭデュテイ係数は、エラー電圧に比例する。
【００３２】
本発明の１実施例において、ＰＬＭＤＴからのセーブされたデッドタイム値は、今後電力損失が最適な値を検索するためにこの実施例でのＰＬＭＤＴ技術に従って時間をとることなしに最小にすることができる。これはＰＬＭＤＴを使用することに好ましいけれど、蓄積されたデッドタイムを更新するための他の技術もまた採用することも可能である。
【００３３】
蓄積されたデッドタイム値は、試作の間の設計段階で決定されることが可能である。このオプションの１つの効果は、最終の用途に帰するようにＰＬＭＤＴ回路とって必ずしも必要とされないことである。主な欠点は、デッドタイムの選択が、期待される製造の多様性、部品耐久性、及び部品老朽化をもたらすために必要とされることにある。これは、最適な損失以下の結果をもたらす旧式なセッティングをしいる。
【００３４】
ＰＬＭＤＴ回路が、設計された製品のアプリケーションに組み入れられる（典型的にはドライバーＩＣ内に）ならば、その時デッドタイムは、最初のスタートアップを正確に記すことができる。これは、デッドタイムセッティング内に製造及び部品の耐久性を組み込むことに利点がある。欠点は、部品の老朽化が含まないことにある。よってセッティングは老朽化を許すことになるであろう。回路は設計段階でのキャリブレーションよりさらに最適化が得られる。
【００３５】
実行の立場からの好ましいオプションは、製造アプリケーションの寿命を通して周期的な間隔でなされる目標設定を備えることにある。このように、一度目標設定が見つかると、最適なセッティングが周期的に更新される。例えば、周期的にシステムは、新規な最適な値を決定するためにＰＬＭＤＴを実行する。次にその値はメモリ内に蓄積される。
【００３６】
本発明の他の特徴及び効果については、添付図面に基づいて以下の説明より明らかにする。
【発明を実施するための最良の形態】
【００３７】
図１には、本発明に係るインテリジェントデッドタイム（ＩＤＴ）方法を実施するコンバータ回路の１つの実現可能な実施例が示されている。最適なデッドタイムが電源動作範囲を考慮して記憶され、そして次に後に必要とされる時に、再度呼び出される本発明の本質的な構成を備えていれば、他の種々の構成が可能である。このシステムによってモニタされる条件は、ある１つの実行から他の実行に可変されるが、その条件には入力電圧、出力電流（例えば同期スイッチ電流）及びＭＯＳＦＥＴ駆動温度が含まれる。
【００３８】
図１は、デジタル及びアナログ回路を組み入れた本発明の１つの実施可能な実施例を示している。他の実施例も可能であり、そしてほとんどのブロック及び機能は、デジタル回路とアナログ回路でもって実行される。
【００３９】
図１は、デッドタイムを知的に設定してデッドタイムの間の電力損失を最小にするために本発明に従って技術を組み入れるように修正されたＤＣ−ＤＣコンバータ回路を示す。好ましくは、回路は、周期的な原理に基づいて、デッドタイムを最適化し及び更新するためにＰＬＭＤＴを採用する。コンバータは、電源ノードＶｉｎと接地との間で直列に接続された典型的にはＭＯＳＦＥＴからなる２つのスイッチＱ１及びＱ２を備える。図示されたコンバータは、ブックコンバータであるが、本発明は同期整流を有するいかなる形式のスイツチングモード電源にも適用できる。
【００４０】
ブックインバータの切替ノードＮは、出力インダクタＬを介して負荷に接続される。出力キャパシタＣは、負荷を横切って接続される。各スイッチＱ１及びＱ２のゲートは、図示されているようにゲート駆動回路２及び４、及びここで記述される追加の回路を介してＰＷＭコントローラ１２からパルス幅変調された（ＰＷＭ）信号（コントロール信号及び同期信号、それぞれに）に接続される。ゲート駆動信号は、相補型であるから、インバータ６は、ゲート駆動チャネルの１つが図式的に示される。よく知られるように、バックコンバータにおいて、スイッチＱ１は、コントロールスイッチとして機能しそしてスイッチＱ２は、同期整流器として機能する。
【００４１】
ＰＷＭ信号１０は、ＰＷＭコントローラ１２によって既知の方法で生成される。ＰＷＭ信号１０は、固定された遅延ブロック１４によって遅延される。これによって、プログラム可能なデッドタイム範囲にデッドタイムの正及び負の値を含ませる。同期スイッチＱ２のゲート信号のオフタイム及びオンタイムは、図２に示されるように、可変され、かくしてデッドタイムの量が変化する。Ｓｙｎｃ−Ｏｎ遅延は、例えば、カウンタ、テーパ付アナログ又はデジタル遅延線、又はシングルショット回路を備える、例えば４ビットのデッドタイム変調器１６を介して実行される。同様に、Ｓｙｎｃ−Ｏｆｆ遅延は、同様な変調器１８によって実行される。それらは、デッドタイムプロセッサ２０Ａによって独立してプログラムされ、そしてＳｙｎｃ−Ｏｎ及びＳｙｎｃ−Ｏｆｆ遅延時間を独立して調節を可能にする。
【００４２】
図１の実施例において、トランジストＱ２の電流をモニタする３ビットＡ／Ｄコンバータ１５の出力は、プロセッサ２０Ａの一部からなるメモリ２３を直接にアドレスするために使用される。プロセッサ２０Ａは、３ビットによって決定される８つの実施可能な電流レベルの各々に対してデッドタイムセッティングを含む。３ビットのコンバータが示されているけれども、より多数のソリューション、すなわち、より多くのビットを有するコンバータを使用することも可能である。カウンタ２５は、通常ラッチとして使用され、そしてデッドタイムを変調器１６及び１８に移し出すためのメモリ容量で負荷される。それらの変調器は、デッドタイムを実行するため上述のように作動し、そしてＰＬＭＤＴ技術で使用される変調器と同じである。
【００４３】
図１は、並列に接続されたスイッチＳ１の電流を検知することによりモニタされるスイッチＱ２の電流を示している。スイッチＱ１は、より低い電流を搬送するトランジスタスイッチであってもよく、その電流は、スイッチＱ２の電流に対して規定される関連を維持する。スイッチＳ１は、サンプル・ホールド回路を実行し、そして連続してＦＥＴのオンタイムの間にＡ／Ｄコンバータ１５から一時的にダンピング電圧を締め出す。他の電流検知ソルーションが可能である。例えば、出力スイッチＱ１及びＱ２と直列に接続された簡単なセンス抵抗ＲＳ（図１Ａ参照）又はインダクタＬ（図１Ａ参照）を横切る平均ＤＣ電圧ＶＤＣは、電流の示度として使用されることができる。
【００４４】
図２は、図１の回路の波形を示している。ＰＷＭ信号１０が示される。ＣＯＮＴＲＯＬ信号は、遅延モジュール１４の固定された遅延によって遅延される。同期スイッチＱ２のゲートに供給されるＳＹＮＣ信号は、上述したように可変ｓｙｎｃ−ｏｆｆ遅延及び可変ｓｙｎｃ−ｏｎ遅延を有し、かくして、ＣＯＮＴＲＯＬ信号とＳＹＮＣ信号の間でデッドタイム遅延を決定する。ｓｙｎｃ−ｏｆｆ遅延は、ＤＴＰ２０Ａによって決定され、そして変調器１８に４ビットディジタル信号として供給される。変調器１８の出力は、Ｄフリップフロップ３０に供給される。そして、Ｄフリップフロップ３０が一度セットすると、Ｄフリップフロップ３２をクリアにし、可変遅延でスイッチＱ２をオフにする。同様に変調器１６は、選択された可変遅延で  Ｄフリップフロップ３２をセットすることによりスイッチＱ２をオンにする。フリップフロップ３２の出力がハイである時、スイッチＱ２はオンになる。フリップフロップ３２の出力がローになると、フリップフロップ３０が変調器１８によって決定されるように次のｓｙｎｃ−ｏｆｆ遅延でセットするように用意されるであろう。制御チャネルの固定された遅延１４は、変調器１６及び１８によって同期チャネルで正及び負のデッドタイムを実行させて、同期ターンオン及びターンオフを選択されたデッドタイムを達成するために必要とされるような遅延又は進行のいずれかを効果的に行なうに十分な時間でＣＯＮＴＯＲＯＬ  ＰＷＭ信号を遅延する。
【００４５】
デッドタイムプロセッサ２０Ａは、上述され、そして係属特許出願に記載されたモジュール２７を介してＰＬＭＤＴアルゴリズムを実行する。ＰＬＭＤＴモジュール２７には、電力損失検出回路４０によって電力損失に相当する信号が供給される。好ましくは、回路４０は、他のパラメータが代わりにモニタさせることができるけれども、示されたようなＰＷＭ信号のデュテイ係数をモニタさせることができる。回路４０は、例えば、図４の要素２２及び２４を備え、デュテイ係数に比例する信号、すなわち各デッドタイムに付随した電力損失を提供する。他の実施例において、電力損失は、デュテイ係数の示度としてＰＷＭ回路のエラー増幅器の出力をモニタすることによって決定されることができる。これは、ＰＬＭＤＴを実行する回路として図１Ａに示される。エラー増幅器１１の出力は、デュテイ係数の示度として、すなわち電力損失として使用される。エラー信号がＰＷＭ段階への変調入力であることも考えられる。その結果、ＰＷＭデュテイ係数は、エラー電圧に比例する。ＰＬＭＤＴモジュール２７は、それが好ましくは周期的に繰り返される時、最適なデッドタイムを決定するためにＰＬＭＤＴアルゴリズムの必要な工程を実行する。ＰＬＭＤＴモジュール２７は、ＰＬＭＤＴの議論に関して上述したように、デジタル、アナログ及びソフトウエア機能の組み合わせで実行される。
【００４６】
好ましくは、ＰＬＭＤＴアルゴリズムは、周期的に実行される。そのような場合、カウンタ２５は、デッドタイム(ＤＴ)値をメモリ内にセーブされた１つ上及び１つ下でテストして、現在のＤＴセッティングよりより小さい損失であるかどうかを見るために使用される。
【００４７】
図３には、ＩＤＴの基本的な動作シーケンスが示されている。
【００４８】
図３において、工程１００で、スイッチＱ２内の電流は、それがオンになった時に検知される。メモリ２３は、センス回路のデジタル値を供給する、Ａ／Ｄコンバータ１５の出力によって工程１１０でアドレスされる。メモリ２３の容量は、スイッチＱ２電流の相当する目標設定された値のデッドタイム（ｓｙｎｃ−ｏｎ及びｓｙｎｃ−ｏｆｆ遅延）に相当する。カウンタ２５は、工程１２０でＩＤＴメモリ容量で負荷される。カウンタ２５の出力は、工程１３０で権限が与えられて変調器１６及び１８に新しいＤＴ値（ｓｙｎｃ−ｏｎ遅延及びｓｙｎｃ−ｏｆｆ遅延）を供給する。
【００４９】
スイッチＱ２は、次にｓｙｎｃ−ｏｆｆ遅延によって決定されるように、ＰＷＭサイクルの適切な時間でオフになる（工程１４０）。次に、チェックが行われ、ＰＬＭＤＴが工程１５０で実行されるかどうかが決定される。もし、決定されないならば、リターンがループの最初に行われ、そしてスイッチＱ２は、再度オンになり、そしてループが繰り返される。工程１５０で、ＰＬＭＤＴを実行するための時間がある場合（好ましくは周期的に実行される）、次にプロセッサ２０ＡのＰＬＭＤＴアルゴリズム２７が、実行され、そしてＩＤＴメモリは、新規な、より良い電力損失で更新されて、ＰＬＭＤＴが再度実行されるまで、次のサイクルで使用されるべきデッドタイム（センスされたスイッチＱ２電流のため）を最小にする。１実施例において、メモリ内に蓄積された値の上の値及び下の値のデッドタイム値が、カウンタ２５を介して１アップ及び１ダウンをカウントして電力損失より良くなるかどうかを見るためにテストされる。
【００５０】
ＩＤＴは、サイクル基礎によって電源サイクルに及ぼすＤＴ値に変えることが可能である。かくして、その動作に付随した負荷の過渡の生成はない。他方、ＰＬＭＤＴが周期的に行なわれる時、蓄積されたＤＴ値が、実際に正確な電流に相当する値であることを保障するために注意が払わらなさければならない。これは、ＰＬＭＤＴが１０ｍｓを超えて平均結果をとることにより最良になされることを考慮して実行されるべきである。
【００５１】
これを成し遂げるための方法は、ＰＬＭＤＴ回路を使用して電源の最初のスタートアップで最適なデッドタイムの目標設定を立てることにある。その値は、非揮発性メモリ内に蓄積され電源のライフタイムを通して使用される。これは、最初のスタートアップ中でよく規定された負荷を電源に供給し、次に電流の全範囲を通してその負荷をステッピングすることにより容易に行われる。
【００５２】
本発明に従って、デッドタイム制御は、電力損失を最にするために、正確なデッドタイムのための探索に時間をとることなしに最適化される。この最終結果を使用して、電力損失は、波形エッジや同期スイッチ導通電圧よりむしろ、追加の電力損失のバイパスポテンシャル源にデッドタイムにセットすることである。それは、常に、最も小さい電力損失を採集しているから、同期スイッチにおける逆回復損失に対する小さい交差伝導の相対的な重要性を知ることは必要ではない。
【００５３】
本発明は、その特定の実施例に関して記載されているけれども、他の多くの変形例及び変更例が当業者によって可能である。本発明は、実施例に限定されるべきでなく、請求の範囲によってのみに限定されるべきである。
【図面の簡単な説明】
【００５４】
【図１】本発明に係る回路実行の１つの実施例のブロック図である。
【図１Ａ】第２の実施例を示す。
【図２】図１又は図１Ａの回路の波形を示す。
【図３】本発明のデジタル実行のアルゴリズム実行のフロー図を示す。
【図４】メモリ内に蓄積されたデッドタイム値を更新するために本発明と関連して使用されることができる電力損失最小化デッドタイム（ＰＬＭＤＴ）を実行する回路を示している。
【図５】ＰＬＭＤＴを実行するためのアルゴリズムのフロー図を示す。
【図５Ａ】ＰＬＭＤＴを実行するためのアルゴリズムのフロー図の上半部を示す。
【図５Ｂ】ＰＬＭＤＴを実行するためのアルゴリズムのフロー図の下半部を示す。
【符号の説明】
【００５５】
２、４  ゲート駆動回路
６  インバータ
１２  ＰＭＷ、ＰＷＭ変調器、ＰＭＷコントローラ
１４  固定遅延
１５  ３ビットＡ／Ｄコンバータ
１６、１８  ４ビットデッドタイム変調器
２０、２０Ａ  デッドタイムプロセッサ
２３  メモリ
２４  ＬＰ
２５  アップ／ダウンカウンタ
２６  比較器
２７  ＰＬＭＤ
２８  サンプルホールド
３０、３２  Ｄフリップフロップ
４０  電力損失決定回路（デュテイ係数使用）
【図１】
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【図１Ａ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図５Ａ】
2008506347.tif 000009
【図５Ｂ】
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【手続補正書】
【提出日】平成19年3月1日(2007.3.1)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図１Ａ】
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【図２】
2008506347.tif 000013
【図３】
2008506347.tif 000014
【図４】
2008506347.tif 000015
【図５】
2008506347.tif 000016
【図５Ａ】
2008506347.tif 000017
【図５Ｂ】
2008506347.tif 000018
【国際調査報告】
2008506347.tif 000019