(57)【要約】【課題】個々のパワー・ドメインをイネーブルするための分散型供給電流スイッチ回路。【解決手段】集積回路は、複数のパワー・ドメインを含む。供給電流スイッチ回路（ＳＣＳＣ）は、各パワー・ドメイン全体に分散される。信号がＳＣＳＣ内部の制御ノードに与えられるとき、ＳＣＳＣは、パワー・ドメインのローカル供給バスをグローバル供給バスに接続する。イネーブル信号経路は、ＳＣＳＣを経由して伸び、その結果イネーブル信号はＳＣＳＣのチェーンを下って制御ノードから制御ノードに伝わることが可能であり、それによって１つずつＳＣＳＣをオンにする。ドメインが電源を入れられるようになると、制御回路は、第１のチェーンのＳＣＳＣを下って伝わるイネーブル信号をアサートする。あるプログラム可能な長さの時間の後で、制御回路は、第２のチェーンを下って伝わる第２のイネーブル信号をアサートする。ＳＣＳＣの電源を入れることを時間にわたり広げることにより、そうでなければローカル・バスとグローバル・バスとを接続することに伴う大きな電流が、回避される。【選択図】図６
2008532265.tif 000002
【特許請求の範囲】
【請求項１】
グローバル供給バス；
ローカル供給バス；
該ローカル供給バスに接続されたドメイン回路要素、ここにおいて、供給電流は該ドメイン回路要素が電源を入れられているときに該ローカル供給バスと該ドメイン回路要素との間を流れる；
入力リードと出力リードとを有する第１の論理素子；
入力リードと出力リードとを有する第２の論理素子、該第２の論理素子の該入力リードは該第１の論理素子の該出力リードに接続される；
該ローカル供給バスに接続された第１の端子と、該グローバル供給バスに接続された第２の端子と、そして該第１の論理素子の該出力リードに接続された制御端子とを有する第１のスイッチ；及び
該ローカル供給バスに接続された第１の端子と、該グローバル供給バスに接続された第２の端子と、そして該第２の論理素子の該出力リードに接続された制御端子とを有する第２のスイッチ、ここにおいて、イネーブル信号は、該第１の論理素子の該入力リードから該第１の論理素子を通りそして該第１の論理素子の該出力リード上へと流れ、そして該第２の論理素子を通りそして該第２の論理素子の該出力リード上へと流れ、その結果該第１のスイッチ及び第２のスイッチは導通され、それによって該ローカル供給バスを該グローバル供給バスに接続し、そしてそれによって該供給電流が流れることを可能にする、
ことを具備する集積回路。
【請求項２】
該グローバル供給バスは、グローバル接地バスである、そしてここにおいて、該ローカル供給バスは、ローカル接地バスである、そしてここにおいて、該供給電流は、該ドメイン回路要素の外へとそして該ローカル供給バスの中へと流れ、そしてその後該第１のスイッチと第２のスイッチを通りそして該グローバル供給バスへと流れる、請求項１の集積回路。
【請求項３】
該グローバル供給バスは、グローバル供給電圧バスである、そしてここにおいて、該ローカル供給バスは、ローカル供給電圧バスである、そしてここにおいて、該供給電流は、該グローバル供給バスから流れ、そして該第１のスイッチと第２のスイッチを通りそして該ローカル供給バスへ、そしてその後該ドメイン回路要素へと流れる、請求項１の集積回路。
【請求項４】
該イネーブル信号を発生する制御回路をさらに具備する、ここにおいて、該イネーブル信号はディジタル論理信号である、請求項１の集積回路。
【請求項５】
該ドメイン回路要素は、複数のスタンダード・セルとして実現される、そしてここにおいて、該第１のスイッチは、第１のスタンダード・セルの一部である、そしてここにおいて、該第２のスイッチは、第２のスタンダード・セルの一部である、そしてここにおいて、該第１のスタンダード・セルと第２のスタンダード・セルとは、実質的に同じである、請求項１の集積回路。
【請求項６】
該第１の論理素子は、第１のインバータと第２のインバータとを備えた非反転バッファである、請求項１の集積回路。
【請求項７】
入力リードと出力リードとを有する第３の論理素子；
該ローカル供給バスに接続された第１の端子と、該グローバル供給バスに接続された第２の端子と、そして該第３の論理素子の該出力リードに接続された制御端子とを有する第３のスイッチ；及び
該イネーブル信号を発生する制御回路、該イネーブル信号は第２のイネーブル信号であり、該制御回路は同様に第１のイネーブル信号を発生し、該第１のイネーブル信号は該第３の論理素子の該入力リードから該第３の論理素子の該出力リードへ伝わる、
をさらに具備する請求項１の集積回路。
【請求項８】
該制御回路は、クロック信号によって時間を計測されるステート・マシーンであり、該制御回路は、該第１のイネーブル信号をアサートした後で、該クロック信号のあるサイクル数で該第２のイネーブル信号をアサートする、請求項７の集積回路。
【請求項９】
該制御回路は、書き込み可能なレジスタを備え、該書き込み可能なレジスタのカウントは該サイクル数を決定する、請求項８の集積回路。
【請求項１０】
複数の供給電流スイッチ回路（ＳＣＳＣ）のチェーンを経由してイネーブル信号を伝えること、ここにおいて、各ＳＣＳＣはスイッチを備え、該スイッチはローカル供給バスに接続された第１の端子と、グローバル供給バスに接続された第２の端子と、そして制御端子とを有する、ここにおいて、該イネーブル信号は該チェーンのそれぞれの該ＳＣＳＣの該スイッチの該制御端子を経由して伝わる、そしてここにおいて、該イネーブル信号が該制御端子にあるときに、該ＳＣＳＣの該スイッチは導通され、それによって該ＳＣＳＣを経由して該ローカル供給バスを該グローバル供給バスに接続する、ここにおいて、該複数のＳＣＳＣ及び該ローカル供給バスと該グローバル供給バスは１つの集積回路の部分である、
ことを具備する方法。
【請求項１１】
該イネーブル信号は、第２のイネーブル信号であり、そして該チェーンの該ＳＣＳＣは第２のＳＣＳＣであり、該方法は、
第１のＳＣＳＣを経由して第１のイネーブル信号を伝えること、ここにおいて、該第１のＳＣＳＣはスイッチを備え、該スイッチは該ローカル供給バスに接続された第１の端子と、該グローバル供給バスに接続された第２の端子と、そして制御端子とを有する、ここにおいて、該第１のイネーブル信号が該第１のＳＣＳＣの該制御端子にあるときに、該第１のＳＣＳＣの該スイッチは導通され、それによって該第１のＳＣＳＣを経由して該ローカル供給バスを該グローバル供給バスに接続する、そしてここにおいて、該第１のＳＣＳＣは該１つの集積回路の一部である、
をさらに具備する、請求項１０の方法。
【請求項１２】
該第１のイネーブル信号及び該第２のイネーブル信号を発生させるためにクロック信号によって時間を計測されるステート・マシーンを使用すること、該ステート・マシーンが該第１のイネーブル信号をアサートした後で、該ステート・マシーンは該クロック信号のあるサイクル数で該第２のイネーブル信号をアサートする、そしてここにおいて、該ステート・マシーンは該１つの集積回路の部分である、
をさらに具備する、請求項１１の方法。
【請求項１３】
該ステート・マシーンは、書き込み可能なレジスタを備え、該書き込み可能なレジスタのカウントは該サイクル数を決定する、請求項１２の方法。
【請求項１４】
各ＳＣＳＣの該スイッチは、トランジスタであり、該トランジスタは該スイッチの該第１の端子である第１の端子を有し、該トランジスタは該スイッチの該第２の端子である第２の端子を有する、そしてここにおいて、該トランジスタは該スイッチの該制御端子である制御端子を有する、請求項１０の方法。
【請求項１５】
各ＳＣＳＣの該スイッチは、論理素子及びトランジスタを備え、該トランジスタは該スイッチの該第１の端子である第１の端子を有し、該トランジスタは該スイッチの該第２の端子である第２の端子を有し、該トランジスタは該論理素子の出力端子に接続されている制御端子を有し、該論理素子は該スイッチの該制御端子である入力端子を有する、請求項１０の方法。
【請求項１６】
各ＳＣＳＣは、論理素子をさらに備える、ここにおいて、該イネーブル信号は該論理素子を経由して伝わる、そしてここにおいて、該制御端子は該論理素子の端子である、請求項１０の方法。
【請求項１７】
該イネーブル信号は、第１のイネーブル信号である、そしてここにおいて、該ローカル供給バスは第１のローカル供給バスであり、該方法は、
第２の供給電流スイッチ回路（ＳＣＳＣ）のチェーンを経由して第２のイネーブル信号を伝えること、ここにおいて、該第２のチェーンの各ＳＣＳＣはスイッチを備え、該スイッチは第２のローカル供給バスに接続された第１の端子と、該グローバル供給バスに接続された第２の端子と、そして制御端子とを有する、ここにおいて、該第２のイネーブル信号は該第２のチェーンのそれぞれのＳＣＳＣの該スイッチの該制御端子を経由して伝わる、そしてここにおいて、該第２のイネーブル信号が該制御端子にあるときに、該ＳＣＳＣの該スイッチは導通され、それによって該ＳＣＳＣを経由して該第２のローカル供給バスを該グローバル供給バスに接続する、ここにおいて、該第２のチェーンの該ＳＣＳＣ及び該第２のローカル供給バスは該１つの集積回路の部分である、
ことをさらに具備する請求項１０の方法。
【請求項１８】
該１つの集積回路は、第１のパワー・ドメイン及び第２のパワー・ドメインを有し、該第１のローカル供給バスは該第１のパワー・ドメイン内部に配置されそして該第２のパワー・ドメイン中へは延伸せず、該第２のローカル供給バスは該第２のパワー・ドメイン内部に配置されそして該第１のパワー・ドメイン中へは延伸しない、請求項１７の方法。
【請求項１９】
該１つの集積回路は、制御回路をさらに備え、該方法は、
該制御回路中の第１のビット中へと値をロードすることによって該第１のイネーブル信号をアサートすること；及び
該制御回路中の第２のビット中へと値をロードすることによって該第２のイネーブル信号をアサートすること、
をさらに具備する請求項１７の方法。
【請求項２０】
該制御回路は、バス・インターフェースを有する、そしてここにおいて、該第１のビット及び第２のビットはバス・ライト・サイクルを実行することによってロードされる、請求項１９の方法。
【請求項２１】
グローバル供給バス；
ローカル供給バス；
第１のディジタル論理値が第１の手段の制御ノードに与えられるときに、該第１の手段を経由して該ローカル供給バスを該グローバル供給バスに接続するため、そして第２のディジタル論理値が該第１の手段の該制御ノードに与えられるときに、該第１の手段を経由して該ローカル供給バスを該グローバル供給バスに接続しないための第１の手段、該第１の手段は入力ノード及び出力ノードを有する；及び
該第１のディジタル論理値が第２の手段の制御ノードに与えられるときに、該第２の手段を経由して該ローカル供給バスを該グローバル供給バスに接続するため、そして該第２のディジタル論理値が該第２の手段の該制御ノードに与えられるときに、該第２の手段を経由して該ローカル供給バスを該グローバル供給バスに接続しないための第２の手段、該第２の手段は入力ノード及び出力ノードを有し、該第２の手段の該入力ノードは該第１の手段の該出力ノードに接続される、ここにおいて、イネーブル信号は該第１の手段の該入力ノードから該第１の手段の該出力ノードへ該第１の手段を経由して伝わり、そしてその後、該第２の手段の該入力ノードから該第２の手段の該出力ノードへ該第２の手段を経由して伝わり、その結果該ローカル供給バスは第１の時刻において始まり該第１の手段を経由して該グローバル供給バスに接続され、そして該ローカル供給バスは第２の時刻において始まり該第２の手段を通り該グローバル供給バスに接続される、
を具備する集積回路。
【請求項２２】
該第１の手段は、該ローカル供給バスに接続された第１の端子と、該グローバル供給バスに接続された第２の端子と、そして該第１の手段の該制御ノードに接続された制御端子とを有するトランジスタを含み、該第１の手段の該制御ノードは該第１の手段の該出力ノードである、請求項２１の集積回路。
【請求項２３】
該第１の手段は、該ローカル供給バスに接続された第１の端子と、該グローバル供給バスに接続された第２の端子と、そして該第１の手段の該制御ノードに接続された制御端子とを有するトランジスタを含み、該第１の手段は論理素子をさらに含み、該論理素子は該第１の手段の該入力ノードである入力リードを有し、該論理素子は該第１の手段の該出力ノードである出力リードを有し、該論理素子は該第１の手段の該制御ノードである内部リードを有する、請求項２１の集積回路。
【請求項２４】
該論理素子は、第１のインバータ及び第２のインバータを備える非反転バッファであり、該第１のインバータの出力リードは該第２のインバータの入力リードに接続され、該第１のインバータの入力リードは該論理素子の該入力リードであり、該第２のインバータの出力リードは該論理素子の該出力リードであり、該第１のインバータの該出力リードはしかも該論理素子の該内部リードである、請求項２３の集積回路。
【発明の詳細な説明】
【関連文献】
【０００１】
特許に関する本出願は、米国特許仮出願番号第６０／６５２，９２５号、名称“能動動作の間に個々のパワー・ドメインをイネーブルするための分散型方法（Distributed Method for enabling individual Power domains during active operation）”、２００５年２月１４日出願、に優先権を主張し、本出願の譲受人に譲渡されそして本明細書に引用によって特に取り込まれている。
【技術分野】
【０００２】
開示された実施形態は、一般に集積回路内部のパワー・ドメインの電源投入及び／又は電源切断に関する。
【背景技術】
【０００３】
図１（従来技術）は、一例の集積回路ダイ１の単純化した包括図である。集積回路ダイ１は、ボンディング端子２の周辺リング、及び内部回路要素３−６の４個のドメインを含む。これらのドメインは、各ドメイン内部の回路要素が他のドメインとは別々に電源を入れられる又は電源を切られることができるため、パワー・ドメイン（power domain）と呼ばれる。
【０００４】
図２（従来技術）は、図１の４個のパワー・ドメイン３−６の単純化した概略図である。ドメインは、供給電圧端子７（ＰＷＲで示される）、及び接地端子８（ＧＮＤで示される）を介して電源を入れられる。供給電圧は、供給バス９によって異なるドメイン３−６に供給される。供給バスは、時には電源バスと呼ばれる。供給バス９は、一般的に格子の形の導電体である。図２に図示された直線状の形は、パワー・ドメインの動作の説明を単純化するためにほんの一例として与えられている。
【０００５】
供給バス９のような供給バスが一般的に広い帯状の金属として作られ、その結果それが優れた電気的な導電特性を有するとはいえ、供給電圧バスは、それでもなお小さな直列抵抗、キャパシタンス及び小さなインダクタンスを有する。抵抗及びインダクタンスは、抵抗器及びインダクタの記号で図中に表示されている。
【０００６】
異なるドメインの回路要素３−６は、接地バス１０によって接地される。接地バスが同様に広い帯状の金属で一般的に作られているとはいえ、それもまた小さな直列抵抗、キャパシタンス及び小さなインダクタンスを有する。抵抗及びインダクタンスは、抵抗器及びインダクタの記号で図中に表示されている。
【０００７】
集積回路１の電力消費を減少させるために、ドメイン内部の回路要素が使用されていない場合にドメインへの電源を切ることができることが望まれている。スイッチ１１−１４は、電源バス９から選択されたドメインを通り接地バス１０への電流経路が、望まれる場合に切断されることが可能であるように与えられている。例えば、スイッチ１３が開であれば、電源バス９からドメイン５を通り接地バス１０へ電流が流れない。使用されようとしている回路要素のドメインへ電力を供給できることも同様に望まれている。例えば、スイッチ１３が閉であれば、供給電流は、電源バス９からドメイン５を通り接地バス１０へ流れることができる。
【０００８】
図３（従来技術）は、ドメイン内部の回路要素が使用されることができるように休止パワー・ドメインがそこで電源を入れられる時に生じることがある問題を説明する。初期には、ドメイン３，４及び６の内部の回路要素が使用されている。スイッチ１１，１２及び１４は、それゆえ閉じられる。しかしながら、ドメイン５の回路要素が使用されていないために、スイッチ１３は開かれる。各ドメインは、ローカル電源及び接地導電体を有し、それはドメイン内部の様々な回路素子に伸びる。ローカル電源と接地導電体及びドメイン内部の回路要素は、電源バス９と接地バス１０との間のキャパシタンスを構成する。ドメイン中のキャパシタの記号１５−１８は、これらのキャパシタンスを表す。スイッチ１３が開かれているため、キャパシタ１７は、放電される。
【０００９】
次に、ドメイン５内部の回路要素は、使用されるようになる。ドメイン５内部の回路要素は、したがって電源を入れられる必要がある。スイッチ１３は、閉じられ、その結果ドメイン内部のローカル電源及び接地バス・ラインは、充電されることができ、そしてその結果、電源電位及び接地電位がドメイン内部の回路要素に供給されることが可能になる。しかしながら、始めは、キャパシタ１７に何のチャージもない。したがって、電流１９の大きな流入が、ドメインの中へと流れ込み、キャパシタンス１７を充電する。この電流１９は、供給バス９を通りドメイン５へと流れ、そして接地バス１０を通りドメイン５の外へと流れる。供給バスの直列抵抗及びインダクタンスのために、供給バス９の大きな電流サージが、ノードＮ２の電圧を急降下させる。同様に、接地バス１０の大きな電流サージは、ノードＮ６の電圧を急上昇させる。これらのスパイク（急激な変化）は、ノードＮ２とＮ６との間の電圧の大きさを小さくする。ノードＮ２とＮ６との間に存在する適切な供給電圧よりはむしろ、ドメイン４内部の回路要素によって認められる供給電圧は、急速に低下する。これは、隣接するパワー・ドメイン４中の回路要素の動作を中断させることがある。解決が望まれている。
【発明の開示】
【００１０】
［サマリー情報］
集積回路は、複数のパワー・ドメインを含む。パワー・ドメインは、中央電源管理制御回路の制御の下で互いに独立に電源を入れられそして電源を切られることが可能である。各パワー・ドメインは、供給電流スイッチ回路（ＳＣＳＣ）の分散された組を含む。ＳＣＳＣは、実質的に一様な方式でパワー・ドメインの領域全体にわたって分散される。第１のディジタル論理値がＳＣＳＣ内部の制御ノード上に与えられるときに、ＳＣＳＣ内部のスイッチは、パワー・ドメインのローカル供給バスをグローバル供給バスに接続する。第２のディジタル論理値がＳＣＳＣ内部の制御ノード上に与えられるときに、スイッチは導通されず、そしてＳＣＳＣはローカル供給バスをグローバル供給バスに接続しない。各ＳＣＳＣは、入力ノード及び出力ノードを有する。パワー・ドメインの複数のＳＣＳＣは、第１のチェーン及び第２のチェーンを形成するように一緒に繋げられる。
【００１１】
パワー・ドメインが電源を入れられるときに、中央電源管理制御回路は、イネーブル信号をアサート（assert）し、それは第１のチェーンの第１のＳＣＳＣの入力ノードに供給される。イネーブル信号は、第１のチェーンのＳＣＳＣを下って制御ノードから制御ノードへと伝わり、それによって、デイジー・チェーン方式で１つずつ第１のチェーンのＳＣＳＣをオンにする。プログラム可能な長さの時間の後で、制御回路は、第２のイネーブル信号をアサートし、それは第２のチェーン中の第１のＳＣＳＣの入力ノードに供給される。第２のイネーブル信号は、第２のチェーンのＳＣＳＣを下って制御ノードから制御ノードへと伝わり、それによって、１つずつ第２のチェーンのＳＣＳＣをオンにする。パワー・ドメインのＳＣＳＣをオンさせることを時間にわたって広げることにより、そうでなければ、ローカル・バスとグローバル・バスとをカップリングするはずである大きな電流が、回避される。
【００１２】
１つの実施形態では、電源管理制御回路は、バス・インターフェース、イネーブル・レジスタ、カウント・レジスタ、及びダウン・カウンタを含む。初期カウント値は、バス・ライト・サイクルにおいてカウント・レジスタ中へと書き込まれる。イネーブル・レジスタ中のイネーブル・ビットは、それからバス・ライト・サイクルにおいてイネーブル・レジスタのビット中へとディジタル・ハイ値を書き込むことによって設定される。イネーブル・ビットを設定することの結果は、第１のイネーブル信号のアサーションである。ダウン・カウンタは、同様に、初期カウント値からカウント・ダウンを開始する。ダウン・カウンタがゼロ・カウントに到達すると、第２のイネーブル信号がアサートされる。第１のイネーブル信号のアサーションと第２のイネーブル信号のアサーションとの間の時間の期間は、したがってカウント・レジスタ中へと書き込まれたカウント値によって決定される。時間の期間は、カウント・レジスタがバス・ライト・サイクルにおいて書き込まれることが可能であるという事実のためにソフトウェア・プログラム可能である。１つの実施形態では、バスに接続されたプロセッサは、バスを横切ってイネーブル・レジスタ及びカウント・レジスタ中へと値を書き込むことによって制御回路を制御する。
【００１３】
多数の異なるタイプのＳＣＳＣ回路が、電源管理制御回路との組み合わせで使用可能である。１つの新奇なＳＣＳＣ回路では、ＳＣＳＣは、ＳＥＮＳＥ入力リードを有する。制御回路は、電圧センス素子を含み、それはローカル供給バスの電圧が予め決められたスイッチング電圧にいつ到達するかを検知する。ＳＣＳＣは、１）イネーブル信号がＳＣＳＣ内部の制御ノードに与えられる、又は２）アサートされたＳＥＮＳＥ信号がＳＣＳＣのＳＥＮＳＥ入力で受け取られ、そしてローカル供給バスのローカル電圧が予め決められたディジタル論理値になるような電圧であることの両方である場合、のいずれかの場合にだけ、ローカル供給バスをグローバル供給バスに接続する。
【００１４】
ＳＥＮＳＥ入力リードを有する新奇なＳＣＳＣの１つの使用では、第１のチェーン中のＳＣＳＣは、自身のディスエーブルされたＳＥＮＳＥ入力を有する。これらのＳＣＳＣは、イネーブル信号がそれらを通り伝わるときにローカル供給バスをグローバル供給バスに接続させる。しかしながら、第２のチェーン中のＳＣＳＣは、制御回路中の電圧センス素子の出力に接続された自身のＳＥＮＳＥイネーブル入力リードを有する。パワー・ドメインが電源を入れられるとき、ローカル供給バスとグローバル供給バスとの間の電圧差は、かなり大きい。制御回路は、第１のチェーンのＳＣＳＣに供給される第１のイネーブル信号をアサートする。第１のチェーンのＳＣＳＣは、オンし、ローカル供給バスをグローバル供給バスに弱く接続する。弱い接続のために、ローカル供給バス上の電圧が予め決められたスイッチング電圧に近づく前に、かなりの長さの時間が経過する。したがって、制御回路中の電圧センス素子は、最初はローカル供給バス上で予め決められたスイッチング電圧を検出しない。ＳＥＮＳＥ信号は、したがって、第２のチェーンのＳＣＳＣに供給されない。ローカル供給バスとグローバル供給バスとの間の電圧差が減少すると、電圧センス素子は、ローカル供給バス上の電圧が予め決められたスイッチング電圧に到達したことを検出する。ＳＥＮＳＥ信号は、それから第２のチェーンのＳＣＳＣのＳＥＮＳＥ入力リード線に供給される。第２のチェーンの各ＳＣＳＣは、ローカル供給バス上の電圧をローカルに検知する。ローカルに検知された電圧が予め決められたディジタル論理値になるように規定されている電圧範囲内の電圧である場合、個々のＳＣＳＣは、ローカル供給バスをグローバル供給バスに接続する。したがって、ローカル供給バスのローカルに検知された電圧に基づいてローカル供給バスをグローバル供給バスに接続するかどうかを、第２のチェーンの各ＳＣＳＣは、それ自身のために決定する。第２のチェーンの全てのＳＣＳＣがオンにされると、ローカル供給バスは、グローバル供給バスに強く接続され、そしてパワー・ドメインの電源を入れるプロセスは終了する。
【００１５】
集積回路の別のパワー・ドメインは、別のタイプのＳＣＳＣを採用することが可能である。１つのパワー・ドメインは、例えば、ローカル電源バスをグローバル電源バスに接続するＰ−チャネル・プルアップ・トランジスタを含んでいるＳＣＳＣを含むことができる。別の１つのパワー・ドメインは、例えば、ローカル接地バスをグローバル接地バスに接続するＮ−チャネル・プルダウン・トランジスタを含んでいるＳＣＳＣを含むことができる。１つのパワー・ドメイン中のＳＣＳＣは、ＳＥＮＳＥ入力を含むことがあるが、別の１つのパワー・ドメイン中のＳＣＳＣは、含まないことがある。各パワー・ドメインのＳＣＳＣは、中央電源管理制御回路によって異なる方式でオンにされることが可能である。パワー・ドメインは、複数の異なるタイプのＳＣＳＣの混合したものを利用することができる。
【００１６】
さらなる実施形態が、下記の詳細な説明中に記載される。このサマリーは、本発明を規定するように意図されていない。本発明は、特許請求の範囲によって規定される。
【００１７】
［詳細な説明］
図４は、１つの新奇な態様にしたがった集積回路ダイ１００の単純化した包括図である。集積回路ダイ１００は、４個のパワー・ドメイン（power domain）の回路要素１０１−１０４を含む。グローバル供給電圧ＧＰＷＲは、集積回路ダイの供給電圧端子１０５に与えられる。グローバル接地電位ＧＧＮＤは、集積回路ダイの接地端子１０６に与えられる。グローバル供給バス１０７は、集積回路ダイの周囲に伸び、その結果、パワー・ドメインのそれぞれが供給電圧端子１０５からグローバル供給電圧ＧＰＷＲを受けるように接続される。同様に、グローバル接地バス１０８は、集積回路ダイの周囲に伸び、その結果、パワー・ドメインのそれぞれが接地端子１０６からグローバル接地電位ＧＧＮＤを受けるように接続される。
【００１８】
グローバル供給電圧ＧＰＷＲを種々のパワー・ドメインに接続するグローバル供給バス１０７を含んでいる導電体のネットワークは、グローバル電源グリッドと呼ばれる。グローバル接地電位ＧＧＮＤを種々のパワー・ドメインに接続するグローバル接地バス１０８を含んでいる導電体のネットワークは、グローバル接地グリッドと呼ばれる。これらのそれぞれのグリッドは、図４に示されたものよりもさらに櫛の形状をしたグリッド構造に一般的に形作られる。図４のグローバル電源バス１０７及びグローバル接地バス１０８の形状は、本実施形態の新奇な態様の図面及び記述を単純にするために単純化した形式で与えられる。
【００１９】
それぞれのパワー・ドメイン１０１−１０４は、複数の供給電流スイッチ回路（ＳＣＳＣ：supply current switch circuit）を含む。参照番号１３４は、そのようなＳＣＳＣの１つを識別する。電源管理制御回路１１０は、それぞれ導電体１１１−１１４によってパワー・ドメイン１０１−１０４のそれぞれの内部のＳＣＳＣに接続されそして制御する。制御回路１１０は、しかも、それぞれ導電体１１５−１１６を介してドメイン１０３と１０４中のＳＣＳＣから入力信号を受け取る。制御回路１１０は、グローバル供給バス１０７及びグローバル接地バス１０８に直接接続される。制御回路１１０の回路要素は、グローバル供給バスから直接に供給電流を受け取り、そして何もＳＣＳＣ介在させずにグローバル接地バスに直接接地される。制御回路１１０は、複数の異なる方式で与えられることが可能である。制御回路１１０は、例えば、ハード・マクロとして、カスタム回路要素のブロックとして、又はスタンダード・セルのグループとして与えられることができる。
【００２０】
図５は、第１のパワー・ドメイン１０１内部のＳＣＳＣ１３４の単純化した回路図である。ＳＣＳＣ１３４は、大きなｎ−チャネル・プルダウン電界効果型トランジスタ（ＦＥＴ：field effect transistor）１１７を含む。プルダウンＦＥＴ１１７は、高しきい値トランジスタであり、そのゲート絶縁膜は信号処理機能及び論理機能のために使用されるパワー・ドメイン内部の他の小さなトランジスタのゲート絶縁膜厚よりも大きな厚さを有する。プルダウンＦＥＴ１１７のソース端子１１８は、グローバル接地バス１０７（ＧＧＮＤ）に接続され、プルダウンＦＥＴ１１７のドレイン端子１１９は、ローカル接地バス（ＬＧＮＤ）１２０に接続され、そしてプルダウンＦＥＴ１１７のゲート端子１２１は、非反転バッファ１２３の出力端子１２２に接続される。ＳＣＳＣ１３４は、そのイネーブル入力リード線１２４でイネーブル信号を受け取る。非反転バッファ１２３による伝播遅延の後で、イネーブル信号は、イネーブル出力リード線１２５上へと出力される。バッファ１２３の出力リード線１２２の電圧がディジタル論理ハイである場合、プルダウンＦＥＴ１１７を通るソース−ドレイン経路は、導通され、そしてローカル接地バスＬＧＮＤ１２０は、グローバル接地バスＧＧＮＤ１０７に接続される。バッファ１２３の出力リード線１２２の電圧がディジタル・ローである場合、プルダウンＦＥＴ１１７を通るソース−ドレイン経路は、非導通にされ、そしてグローバル接地バスＧＧＮＤ１０７とローカル接地バスＬＧＮＤ１２０との間のいずれかの意味のある電流経路は、遮断される。バッファ１２３は、第１のパワー・ドメイン１０１の残りの回路要素が電源を入れられていない場合に動作できるように、グローバル供給バスＧＰＷＲとグローバル接地バスＧＧＮＤに直接接続されそして電力を供給される。この例のバッファ１２３は、２つのインバータ１２６と１２７からなる。
【００２１】
図６は、電源管理制御回路１１０及び第１のパワー・ドメイン１０１のさらに詳細な図である。使用されていないときに電源が切られそして使用するときに電源が入れられるパワー・ドメイン１０１内部のドメイン回路要素は、雲形の記号１２８−１３０により表されている。このドメイン回路要素の電力供給リード線は、グローバル電圧供給バス１０７に常時接続されている。供給電圧ＧＰＷＲが集積回路ダイ１００の電源端子１０５（図４参照）に与えられるときには、グローバル供給電圧ＧＰＷＲは、したがって、ドメイン回路要素の電力供給リード線上に常に与えられる。
【００２２】
しかしながら、ドメイン回路要素の接地リード線は、集積回路ダイ１００の接地端子１０６に必ずしも常に接地されていない。むしろドメイン回路要素の接地リード線は、ローカル接地バス１２０に接続される。ローカル接地バス１２０は、パワー・ドメイン１０１に限られていて、パワー・ドメイン１０１の外へは伸びていない。用語“グローバル”は、グローバル供給バスが集積回路ダイの全表面領域にわたって広がっている必要はなく、むしろ用語“グローバル”は、用語“ローカル”に対して相対的な用語である。
【００２３】
供給電流スイッチ回路（ＳＣＳＣ）１３１−１３９のそれぞれは、ローカル接地バス１２０及びグローバル接地バス１０８に接続され、その結果、ＳＣＳＣの大きなＮ−チャネル・プルダウン・トランジスタのソースは、グローバル接地バス１０８に接続され、そして大きなＮ−チャネル・プルダウン・トランジスタのドレインは、ローカル接地バス１２０に接続される。ＳＣＳＣ１３１−１３９は、図示されたように実質的に一様な２次元アレイにパワー・ドメイン１０１の集積回路領域全体にわたり配置される。
【００２４】
複数のＳＣＳＣは、２つの組にグループ分けされる。単純化した説明では、第１の組には１つのＳＣＳＣだけがある。そのＳＣＳＣは、ＳＣＳＣ１３１である。ＳＣＳＣ１３１は、パワー・ドメイン１０１の比較的中央の場所に配置される。ＳＣＳＣ１３１のイネーブル入力リード線１４０は、第１のイネーブル信号導電体１４２によって制御回路１１０の第１のイネーブル信号出力リード線１４１に接続される。
【００２５】
図示された例の第２の組のＳＣＳＣは、ＳＣＳＣ１３２−１３９を含む。本実施形態では、ＳＣＳＣのほぼ３パーセントが、第１の組の中にあり、そしてＳＣＳＣのほぼ９７パーセントが、第２の組の中にある。第２の組の１つのＳＣＳＣのイネーブル出力リード線は、その第２の組の中の次のＳＣＳＣのイネーブル入力リード線に接続され、その結果、第２の組の複数のＳＣＳＣがチェーンで全て直列に一緒に接続される。チェーン中の第１のＳＣＳＣ１３２のイネーブル入力リード線１４３は、第２のイネーブル信号導電体１４５によって制御回路１１０の第２のイネーブル信号出力リード線１４４に接続される。チェーンの他のイネーブル信号導電体は、参照番号１４６−１５２で示されている。
【００２６】
図７は、第１のパワー・ドメイン１０１のＳＣＳＣ１３１−１３９を制御する電源管理制御回路１１０内部の回路要素の概略図である。電源管理制御回路１１０内部に別の回路要素があり、それは別のパワー・ドメイン１０２−１０４中のＳＣＳＣを制御する。パワー・ドメイン１０１のＳＣＳＣを制御する図７の回路要素は、２−ビット・イネーブル・レジスタ１５３、５−ビット・カウント・レジスタ１５４、５−ビット・カウント・ダウン・カウンタ１５５、５−ビットＯＲゲート１５６、２つの２−入力ＯＲゲート１５７と１５８、２つの２−入力ＡＮＤゲート１５９と１６０、及び２つのインバータ１６１と１６２を含む。これらの論理素子のそれぞれは、グローバル供給バス１０７及びグローバル接地バス１０８から直接電力を供給される。
【００２７】
図８は、図４−７の回路要素の動作を説明する波形図である。図８Ａは、動作における方法ステップを説明する単純化したフローチャートである。
【００２８】
図８を参照して、ＳＣＳＣ１３１−１３９の全てのプルダウンＦＥＴが同時に非導通であることから導通するように切り替わるようにＳＣＳＣ１３１−１３９を制御することの代わりに、第１の組のＳＣＳＣ１３１は、第１の時刻Ｔ１においてイネーブルされ始め、そしてその後、プログラム可能である時間の長さの後で、第２の組のＳＣＳＣ１３２−１３９は、第２の時刻Ｔ２においてイネーブルされ始める。第２の組のＳＣＳＣが正確に同じ時刻に全てイネーブルされることの代わりに、ＳＣＳＣ１３２−１３９のチェーンのうちの１つが１回に１つ連続的にイネーブルされる。異なるＳＣＳＣ１３１−１３９がその時にイネーブルされる時刻をずらせて配置することによって、グローバル接地バス１０８に引き込まれるピーク電流は減少され、それによって隣接するパワー・ドメインの供給電圧の低下を減少させる、その低下はそうでなければ供給バス及び／又は接地バスを通る電流の大きなサージによって引き起こされるはずである。
【００２９】
始めに、イネーブル・レジスタ１５３のイネーブル・ビットは、ディジタル・ゼロを記憶し、カウント・レジスタ１５４は、５−ビットのゼロ値を記憶し、そして制御信号ＦＯＲＣＥ＿ＧＦＳ＿ＯＮは、ローである。この初期状態は、入力リード線にリセット信号ＲＥＳＩＮを供給すること又はバス線上の値ＷＲ＿ＤＡＴＡ［０，２−６］がディジタル・ゼロであるバス・ライト・サイクルを実行すること、のいずれかによって設定されることが可能である。集積回路ダイ１００上のどこかに設置されている命令実行プロセッサ（図示されず）は、例えば、プロセッサがレジスタ１５３と１５４中に要求される値を書き込むことができるようにバスに接続される。ＷＲ＿ＤＡＴＡ［０］の値はバス・ライト・サイクルにおいてイネーブル・レジスタ１５３のイネーブル・ビットへとロードされる値である。ＷＲ＿ＤＡＴＡ［１］の値は、イネーブル・レジスタ１４３のＳＥＮＣＥイネーブル・ビットへとロードされる値である。ＷＲ＿ＤＡＴＡ［２−６］の値は、カウント・レジスタ１５４へとロードされる値である。バス・ライト・サイクルの間に、レジスタ１５３と１５４は、イネーブル信号ＣＯＮＴＲＯＬ＿ＣＩＲ＿ＥＮＡＢＬＥをアサートする（assert）ことによって、そして次にバス・クロック信号ＷＲ＿ＣＬＫの立ち上がり端でレジスタ１５３と１５４の対応するビット中へとＷＲ＿ＤＡＴＡバス値をクロッキングすることによってイネーブルされる。２つのバス信号ＷＲ＿ＡＤＤＲ＿ＤＥＣ及びＷＲ＿ＥＮが両方ともハイであるときに、デコーディングＡＮＤゲート（図示されず）は、イネーブル信号ＣＯＮＴＲＯＬ＿ＣＩＲ＿ＥＮＡＢＬＥハイをアサートする。
【００３０】
レジスタ１５３と１５４中の初期値がどのように設定されているかに拘らず、ＦＯＲＣＥ＿ＧＦＳ＿ＯＮのゼロ値及びイネーブル・レジスタ１５３のイネーブル・ビット中のゼロ値は、第１のイネーブル信号ＥＮ１がディジタル論理ローになるようにさせ、そして第２のイネーブル信号ＥＮ２がディジタル論理ローになるようにさせる。両方の第１のイネーブル信号ＥＮ１と第２のイネーブル信号ＥＮ２がローであるため、全てのＳＣＳＣ１３１−１３９のイネーブル入力リード線（図５のＳＣＳＣ１３４のイネーブル入力リード線１２４参照）のイネーブル信号は、ローである。ＳＣＳＣ１３１−１３９の全てのプルダウン・トランジスタは、したがって非導通である。これらのトランジスタは、オフであると考えられ、そしてかなり大きな電流は、ローカル接地バス１２０からグローバル接地バス１０８へ流れない。ローカル接地バス１２０がドメイン回路要素１２８−１３０に対する唯一の接地バスであるため、かなり大きな供給電流は、ドメイン回路要素１２８−１３０を通り流れることができない。ドメイン回路要素１２８−１３０は電力を供給されない。
【００３１】
次に、非ゼロ５−ビット・カウント値がカウント・レジスタ１５４へと書き込まれる。このカウント値は、第１のイネーブル信号ＥＮ１の後の方のアサーションと第２のイネーブル信号ＥＮ２との間に生じるクロック信号ＣＬＫのサイクル数を決定する。カウント値が大きいほど、第１の時刻（ＥＮ１がハイにアサートされるとき）と第２の時刻（ＥＮ２がハイにアサートされるとき）との間の遅延がより長くなる。本実施形態では、非ゼロ・カウント値は、通常の、３２−ビット、バス・ライト・サイクルで上記のようにプロセッサによりカウント・レジスタ１５４へと書き込まれる。バス・ライト・サイクルでは、イネーブル・レジスタ１５３へと書き込まれる値は、前の書き込みと同じであるが、カウント・レジスタ１５４へと書き込まれる５−ビット値は、所望のカウント値になるように変更される。
【００３２】
書き込みの後で、イネーブル・レジスタ１５３中のイネーブル・ビットは、ディジタル・ゼロを未だ含んでいる。ディジタル・ハイ信号は、したがって、ダウン・カウンタ１５５のアクティブなロード入力リード線ＬＤ上に与えられ、そしてディジタル・ロー信号は、ダウン・カウンタ１５５のアクティブなハイ・カウント・イネーブル入力リード線ＥＮ上に与えられる。ダウン・カウンタ１５５は、したがって、常時ロード状態に維持され、その結果、ダウン・カウンタ１５５はカウント・レジスタ１５４中に記憶された５−ビット非ゼロ・カウント値を繰り返して並列にロードする。
【００３３】
ドメイン１０１内部のドメイン回路要素が電源を入れられるとき、プロセッサは、バス・ライト・サイクルを実行して、イネーブル・レジスタ１５３中のイネーブル・ビットへとディジタル・ハイを書き込む。これは、前のライト・サイクルにおけるようにカウント・レジスタ１５４へと同じ非ゼロ値を再書き込みすることによるが、しかしワードＷＲ＿ＤＡＴＡ［０−３１］の最下位ビットをディジタル・ハイに変更することによって実行される。イネーブル・レジスタ１５３中のイネーブル・ビットへとディジタル１を書き込むことは、ディジタル・ハイ信号がイネーブル・レジスタ１５３のＱ１出力リード線上に現れるようにさせる。ＯＲゲート１５７は、このディジタル・ハイ信号を受け取り、そして第１のイネーブル信号ＥＮ１がハイにアサートされるようにさせる。第１の時刻Ｔ１における第１のイネーブル信号ＥＮ１のアサーションは、図８の波形に図示される。図８Ａのフローチャートでは、方法のステップ５００は、第１のイネーブル信号をアサートするためにステート・マシーンを使用することを表す。
【００３４】
イネーブル・レジスタ１５３のＱ１出力リード線上のディジタル・ハイは、ダウン・カウンタ１５５のロード入力リード線ＬＤ上のディジタル・ハイ信号が取り除かれるようにさせ、そして同様に、ディジタル・ハイ信号がダウン・カウンタ１５５のイネーブル入力リード線ＥＮ上に現れるようにさせる。ダウン・カウンタ１５５は、したがってそのカウント出力リード線ＣＮＴ上に出力される５−ビット値を減少させ始める。時刻Ｔ１における初期カウント値は、カウント・レジスタ１５４中へとロードされたカウント値である。
【００３５】
図６に図示されたように、第１のイネーブル信号ＥＮ１は、中央に設置されたＳＣＳＣ１３１に導電体１４２によって供給される。中央に設置されたＳＣＳＣ１３１を通り第１のイネーブル信号ＥＮ１が伝わることは、同様に、図８Ａのフローチャート中の方法のステップ５０１によって表される。第１のイネーブル信号ＥＮ１は、ＳＣＳＣ１３１内部の大きなＮ−チャネル・プルダウン・トランジスタを導通させる。電流は、したがって、ローカル接地導電体１２０から、ＳＣＳＣ１３１を通り、グローバル接地バス１０８に、そしてパワー・ドメイン１０１の外に流れ始める。この電流は、ＩＧＮＤと符号を付けられた矢印によって、図６中に表される。
【００３６】
図８の波形は、第１のイネーブル信号ＥＮ１のアサーションに続くこの電流ＩＧＮＤの急速な立ち上がりを示す。ローカル接地バス１２０のキャパシタンスが接地電位に放電されるので、ローカル接地バス１２０の電圧は、図８にＬＧＮＤと符号を付けられた波形によって示されたように減少する。ＬＧＮＤ減少の時定数は、例えば、６０ナノ秒であり得る。電流ＩＧＮＤのサージは、グローバル供給バス１０７の一部分を横切って電圧低下が生じるのに十分な大きさであり得る。これは、図８にＧＰＷＲと符号を付けられた波形の下向きのくぼみ１６３によって表されている。同様に、電流ＩＧＮＤのサージは、電圧低下がグローバル接地バス１０８の一部分を横切って生じるのに十分な大きさであり得る。これは、図８にＧＧＮＤと符号を付けられた波形の上向きの膨らみ１６４によって表されている。しかしながら、限られた数（このケースでは１個）のＳＣＳＣだけが導通されるために、電流ＩＧＮＤのピークの大きさは、限られている。グローバル供給バス１０７の電圧とグローバル接地バス１０８との間の相対的な差異の瞬間的な低下は、したがって同様に限られる。この瞬間的な低下を制限することは、供給電圧の低下を防止することに役立ち、それはそうでなければ、同様に同じグローバル供給バスとグローバル接地バスに接続されている隣接するパワー・ドメイン中の回路要素の動作に悪影響を及ぼす。第１のイネーブル信号ＥＮ１によって導通されるＳＣＳＣは、ローカル接地バス１２０のキャパシタンスの放電の間にドメイン１０１内部のローカル接地バス１２０上の任意の２点間の電圧差を最小にするためにパワー・ドメイン１０１内部の中央に配置される。
【００３７】
次に、ダウン・カウンタ１５５がその５−ビット出力のカウントＣＮＴを減少させるにつれて、ある時間の長さが経過する。ピークを作った後で、電流ＩＧＮＤの大きさは、図８に図示されたように減少する。ローカル接地バス１２０の電圧は、図８にＬＧＮＤと符号を付けられた波形によって表されたように減少し続ける。
【００３８】
ダウン・カウンタ１５５によって出力されるカウント値がゼロに到達すると、５−入力ＯＲゲート１５６は、この状態を検出し、そしてディジタル・ゼロ信号を出力する。このディジタル・ゼロ信号は、ダウン・カウンタのイネーブル入力リード線ＥＮ上へとディジタル・ロー信号を強制的に与えることによってダウン・カウンタ１５５をディスエーブルする。ＯＲゲート１５６により出力されるディジタル・ゼロ信号は、同様に、ＡＮＤゲート１５９の下側の入力リード線上へとアサートされるべきディジタル・ハイ信号を生じさせる。ディジタル・ハイ信号は、イネーブル・レジスタ１５３のイネーブル・ビット中にディジタル・ハイが記憶されるためにＡＮＤゲート１５９の上側の入力リード線上に既に与えられている。ＡＮＤゲート１５９は、したがって、ディジタル・ハイ信号を出力し、それはＯＲゲート１５８を通って伝わり、そして結果として第２のイネーブル信号ＥＮ２をアサートすることになる。
【００３９】
第２のイネーブル信号ＥＮ２の立ち上がり端は、図８に図示されている。第２のイネーブル信号をアサートするためにステート・マシーンを使用することは、同様に、図８Ａのフローチャートに方法のステップ５０２により表されている。この時点での電流ＩＧＮＤの大きさは、ピーク電流のほんの小さな割合である。図８の参照番号１６５は、第１のイネーブル信号ＥＮ１のアサーションと第２のイネーブル信号ＥＮ２のアサーションとの間の時間の長さを表す。この時間の長さ１６５は、制御回路１１０をイネーブルする前にそしてダウン・カウンタ１５５がダウン・カウントする前にカウント・レジスタ１５４中に適切な値をロードすることによってプログラム可能である。時間の長さ１６５は、ほぼゼロからクロック信号ＣＬＫの３１クロック・サイクルの範囲でプログラム可能である。
【００４０】
図６に図示されたように、第２のイネーブル信号ＥＮ２は、ＳＣＳＣ１３２−１３９のチェーンにエンコーダ１４５により伝達される。チェーンの各ＳＣＳＣ中の非反転バッファのために、各ＳＣＳＣは、第２のイネーブル信号ＥＮ２の経路中へと伝播遅延を導入する。したがって、ＳＣＳＣ１３２−１３９の大きなＮ−チャネル・プルダウン・トランジスタは、第２のイネーブル信号ＥＮ２がチェーンに沿って伝播されるとともに逐次的な方式で１回に１つ導通される。第２の組のＳＣＳＣは、いわばデイジー・チェーン方式でオンにされる。ＳＣＳＣ１３２−１３９のチェーンを通り第２のイネーブル信号を伝えることは、同様に、図８Ａのフローチャートの方法のステップ５０３により表されている。
【００４１】
図９は、制御回路１１０及びＳＣＳＣ１３２−１３９の第２の組のチェーンの模式的な表示である。第２のイネーブル信号ＥＮ２の立ち上がり端は、ノードＮ２からノードＮ３へ、そしてチェーンに下ってノードＮ９へ伝わり、その結果、放電電流ＩＧＮＤ２−ＩＧＮＤ９はそれぞれほぼ時刻Ｔ２−Ｔ９で流れ始める。時刻Ｔ２−Ｔ９は、図８に図示されている。本実施形態では、連続する時刻Ｔ２−Ｔ９の１つずつの間にほぼ１ナノ秒の遅延がある。ＳＣＳＣ１３１を通って流れる放電電流ＩＧＮＤ１とともに放電電流ＩＧＮＤ２−ＩＧＮＤ９は、図８にＩＧＮＤで表された電流を作るように一緒に合計される。
【００４２】
図１０は、パワー・ドメイン１０１の一部の単純化した包括レイアウト図である。ドメイン回路要素１２８−１３０は、スタンダード・セルのライブラリを使用して実現される。ライブラリ中の１つのスタンダード・セルは、供給電流スイッチ回路（ＳＣＳＣ）スタンダード・セルである。集積回路ダイ１００は、Ｍ１と示された下層金属層の電源金属導電体及び接地金属導電体の行を含む。導電体は、図１０に図示されたように集積回路の下へ行から行へ：グローバル供給バス、ローカル接地バス、グローバル供給バス、ローカル接地バスの順番で交互に配置される。大部分のスタンダード・セルは、１つの金属導電体行からその下方の隣接する金属導電体行へと伸びる高さを有する。そのようなスタンダード・セルは、図１０ではＳＴＤ  ＣＥＬＬと符号を付けられている。論理回路要素のパワー・ドメイン１０１は、そのようなスタンダード・セルを使用して実現される。これらのスタンダード・セルとは異なり、ＳＣＳＣスタンダード・セルは、２行の高さでありそしてグローバル供給行導電体（図１０に“Ｍ１  ＧＰＷＲ”と示される）からローカル接地行導電体（図１０に“Ｍ１  ＬＧＮＤ”と示される）により占有される領域を横切り、そして下方の次のグローバル供給行導電体まで伸びる。ＳＣＳＣセルは、他のスタンダード・セルとは異なり、次に上層の金属層Ｍ２の垂直な金属導電体の下に少なくとも一部分が配置される。１つの実施形態では、ＳＣＳＣスタンダード・セルは、幅で約２１２ミクロンでありそして高さで約６ミクロンである。ＳＣＳＣのチェーンを通りイネーブル信号を供給する導電体は、他のスタンダード・セルを相互接続する信号導電体が経路を決められると同時に、経路を決められる。望まれるのであれば、イネーブル信号の信号経路は、それが１つのＳＣＳＣから別のＳＣＳＣへと伸びるように別の論理回路を通り伸びることができる。さらなる伝播遅延がＳＣＳＣのチェーン中のある場所で望まれる場合、又はイネーブル信号の極性が反転される場合、又はイネーブル信号を別のゲート操作で制御することが望まれる場合には、別の所望の論理回路は、制御回路１１０とＳＣＳＣのチェーンのＳＣＳＣとの間の、又はチェーンの複数のＳＣＳＣスタンダード・セルの間のイネーブル信号経路中に挿入されることが可能である。図９の非反転バッファ１６６は、第２のイネーブル信号ＥＮ２の信号経路中へと追加の伝播遅延を導入するためにＳＣＳＣのチェーンへと追加されるスタンダード・セル論理素子を表す。
【００４３】
２組のＳＣＳＣだけが上に記述されているが、パワー・ドメインは、３又はそれより多くの組のＳＣＳＣを含むことが可能である。図１１は、パワー・ドメイン１０１が３組のＳＣＳＣを含む一例を図示する。第１の組のＳＣＳＣは、第１のイネーブル信号ＥＮ１によって制御され、第２の組のＳＣＳＣは、第２のイネーブル信号ＥＮ２によって制御され、そして第３の組のＳＣＳＣは、第３のイネーブル信号ＥＮ３によって制御される。第１のイネーブル信号ＥＮ１と第２のイネーブル信号ＥＮ２とのアサーションの間の、そして第１のイネーブル信号ＥＮ１と第３のイネーブル信号ＥＮ３との間の時間の長さは、プログラム可能である。
【００４４】
上に記述した例の全てのＳＣＳＣは同じサイズのＮ−チャネル・プルダウン・トランジスタを有するが、異なるサイズのＮ−チャネル・プルダウン・トランジスタを有するＳＣＳＣが、１つのパワー・ドメインにおいて採用されることが可能である。図１２は、スタンダード・セルのツールボックス中に２つのＳＣＳＣスタンダード・セルがある例を図示する。１つのＳＣＳＣスタンダード・セルは、別のＳＣＳＣスタンダード・セルよりも小さなＮ−チャネル・プルダウン・トランジスタを有する。電流ＩＧＮＤの最大ピークは、大きなＮ−チャネル・プルダウン・トランジスタを有するＳＣＳＣスタンダード・セルの代わりに小さなＮ−チャネル・プルダウン・トランジスタを有するＳＣＳＣスタンダード・セルを使用することによって低下させることが可能である。図示された例では、小さなプルダウン・トランジスタを有するスタンダード・セルが、ＳＣＳＣ１３１に対して使用されている。
【００４５】
別の１つの例では、単一タイプのスタンダード・セルが採用され、それは小さなＮ−チャネル・プルダウン・トランジスタと並列に接続された大きなＮ−チャネル・プルダウン・トランジスタの両者を有する。第１のイネーブル信号は、第１のＳＣＳＣスタンダード・セルの小さなＮ−チャネル・プルダウン・トランジスタのゲートから第２のＳＣＳＣスタンダード・セルの小さなＮ−チャネル・プルダウン・トランジスタへ、等々とＳＣＳＣスタンダード・セルのチェーンを下って伝わるようにされる。第２のイネーブル信号は、第１のＳＣＳＣスタンダード・セルの大きなＮ−チャネル・プルダウン・トランジスタのゲートから第２のＳＣＳＣスタンダード・セルの大きなＮ−チャネル・プルダウン・トランジスタへ、等々とＳＣＳＣスタンダード・セルのチェーンを下って伝わるようにされる。第１のイネーブル信号は、最初にアサートされる。ローカル接地ＬＧＮＤの電圧は、グローバル接地ＧＧＮＤの接地電位に向けて引き下げられる。ＬＧＮＤの電圧がグローバル接地ＧＧＮＤの電圧に適度に近づくと、第２のイネーブル信号がアサートされ、それによってデイジー・チェーン方式で大きなＮ−チャネル・プルダウン・トランジスタをイネーブルする。
【００４６】
様々なプルダウン・トランジスタが導通される時刻が完全にハードウェアによって決定されるように回路要素は作られることが可能であるが、集積回路ダイ１００が既に設計された後でタイミングを変更させることが可能であることが、望まれることがある。供給電圧変動に対するパワー・ドメイン内部の回路要素の感度は、例えば、集積回路ダイの設計全体を通した時間のあいだに変化することがある。集積回路ダイがその下で動作すべき動作条件は、集積回路の設計の間にそして集積回路の製造の後で変更されることがある。同様に集積回路設計に課せられた動作要求は、発展しそして変化することがある。そこではＳＣＳＣの１つのタイミングが両方の環境における動作に対して最適でない又は適切でないことがある２つの動作環境において、１つの集積回路設計ダイを使用することが望まれることがある。電源供給変動に対する１つのパワー・ドメイン中の回路要素の感度は、隣接するパワー・ドメインが設計されようとしているときに知られていないことがある。同様に、１つのパワー・ドメインの電流消費及び動作特性は、隣接するパワー・ドメインの高感度な回路要素が設計されようとしているときに知られていないことがある。これらの理由の１つ又はそれより多くのために、パワー・ドメインに電源を入れることを制御する際の弾力性が、望まれることがある。したがって、図４−９の実施形態では、第１のイネーブル信号ＥＮ１のアサーションと第２のイネーブル信号ＥＮ２のアサーションとの間の時間遅延１６５は、プログラム可能である。時間遅延１６５は、例えば、プロセッサ実行可能な命令の実行の結果として変更可能であり、そこではプロセッサは、集積回路ダイ１００の一部である。ソフトウェアでプログラム可能な時間遅延１６５の性質は、ＳＣＳＣの性能を異なる状況に適応させる際に弾力性を与える。
【００４７】
図１３−１５は、図４の集積回路ダイ１００の第２のパワー・ドメイン１０２の構造及び動作を説明する。第２のパワー・ドメイン１０２のＳＣＳＣは、Ｎ−チャネル・プルダウン・トランジスタを含むことの代わりに、Ｐ−チャネル・プルアップ・トランジスタを含む。ＳＣＳＣプルダウン・トランジスタは、時には“フットスイッチ”と呼ばれる、これに対して、ＳＣＳＣプルアップ・トランジスタは、時には“ヘッドスイッチ”と呼ばれる。パワー・ドメイン１０２は、ヘッドスイッチを有するＳＣＳＣを含む。
【００４８】
図１３は、大きなＰ−チャネル・プルアップ・トランジスタ２０１を含んでいるＳＣＳＣ２１１の概略図である。トランジスタ２０１のソース端子２０２は、グローバル供給バスＧＰＷＲ１０７に接続され、ドレイン端子２０３は、ローカル供給バスＬＰＷＲ２０４に接続され、ゲート端子２０５は、非反転バッファの出力リード線に接続される。非反転バッファは、図５の例にあるように、２つの直列に接続されたインバータ２０６と２０７からなる。バッファの入力リード線は、ＳＣＳＣ２１１のイネーブル入力リード線２０８である。バッファの出力リード線は、ＳＣＳＣ２１１のイネーブル出力リード線２０９である。
【００４９】
図１４は、トランジスタ２０１の制御端子２０５がバッファの出力リード線の代わりにインバータ２０６と２０７との間の中間ノード２１０に接続されていることを除いて、図１３のＳＣＳＣ２１１と同じであるＳＣＳＣ２１１の概略図である。
【００５０】
図１５は、制御回路１１０及び第２のパワー・ドメイン１０２の図である。第２のパワー・ドメイン１０２のＳＣＳＣを制御するための制御回路１１０内部に論理回路があり、それは第１のパワー・ドメイン１０１のＳＣＳＣを制御する図７の論理回路と同様である。全てのＳＣＳＣ２１１−２１９は、図１４に図示されたようなＰ−チャネル・プルアップ・トランジスタを含んでいる同じＳＣＳＣである。図１３に図示されたタイプのＳＣＳＣが使用される場合に、イネーブル信号ＥＮ１とＥＮ２の極性は、反転されるはずである。例えば、制御回路１１０内部の論理回路のＥＮ１出力とＥＮ２出力にインバータを追加することにより、及び／又は制御回路１１０と２組のＳＣＳＣの始まりとの間のイネーブル信号ＥＮ１とＥＮ２のそれぞれの信号経路中のどこかの制御回路１１０の外部に反転論理素子を追加することによって、イネーブル信号ＥＮ１とＥＮ２の極性は、反転されることが可能である。
【００５１】
動作では、第１のイネーブル信号ＥＮ１と第２のイネーブル信号ＥＮ２は、初期にはデアサートされた（deasserted）ディジタル・ロー状態にある。ローカル供給バス２０４の電圧は、一般的に接地電位である又はその近くである。ＳＣＳＣ２１１−２１９内部の大きなＰ−チャネル・プルアップ・トランジスタは、全て非導通である。かなり大きな供給電流は、したがってグローバル電圧供給バス１０７からローカル電圧供給バス２０４へと流れることができない。かなり大きな供給電流は、したがって第２のパワー・ドメイン１０２のドメイン回路要素２２０−２２２を通り流れることができない。第２のパワー・ドメイン１０２のドメイン回路要素は、したがって電源を入れられない。
【００５２】
次に、ＳＣＳＣ２１１−２１９を制御する制御回路１１０内部のイネーブル・レジスタ及びカウント・レジスタは、初期カウント値がカウント・レジスタ中へと書き込まれるようにロードされる。イネーブル・レジスタ中のイネーブル・ビットは、次にディジタル・ハイでロードされ、その結果第１のイネーブル信号ＥＮ１が第１の時刻においてディジタル・ハイにアサートされる。これは、図１４のＳＣＳＣ２１１内部の大きなＰ−チャネル・プルアップ・トランジスタを導通させる。ローカル供給バスＬＰＷＲ２０４のキャパシタンスは、ＳＣＳＣ２１１を通って充電され始める。キャパシタンスが充電されるにつれて、ローカル供給バス２０４の電圧は、上昇する。グローバル供給バスＧＰＷＲ１０７からローカル供給バスＬＰＷＲ２０４へ流れるピーク電流ＩＰＷＲの大きさは、ＳＣＳＣ２１１のＰ−チャネル・プルアップ・トランジスタのオン抵抗により制限される。図６の例のように、最初にイネーブルされるＳＣＳＣは、電源を入れられようとしているパワー・ドメイン内部の中央の領域に配置される。制御回路１１０の内部のダウン・カウンタは、その後、初期カウント値からカウント・ダウンを始める。ピークを作った後で、電流ＩＰＷＲは、減少する。ダウン・カウンタがゼロのカウント値に到達すると、次に制御回路１１０は、第２のイネーブル信号ＥＮ２をアサートする。第２のイネーブル信号ＥＮ２は、第２の組のＳＣＳＣ２１２−２１９のチェーンを通りデイジー・チェーン方式で伝わる。第２のチェーンのＳＣＳＣ中のインバータを通る伝播遅延のために、チェーン内の連続するＳＣＳＣ内部の大きなＰ−チャネル・トランジスタは、ほぼ１ナノ秒だけ互いにずらされた時刻において導通し始める。第１のイネーブル信号ＥＮ１のアサーションと第２のイネーブル信号ＥＮ２のアサーションとの間の時間遅延は、上に記述した図６の例のようにソフトウェア・プログラム可能である。第１のパワー・ドメインのＳＣＳＣを制御するイネーブル・レジスタ及びカウント・レジスタに書き込むことが可能な同じプロセッサは、同様に、第２のパワー・ドメインのＳＣＳＣを制御するイネーブル・レジスタ及びカウント・レジスタに書き込むことが可能である。
【００５３】
図１６と図１７は、図４の集積回路ダイ１００の第３のパワー・ドメイン１０３の構造及び動作を説明する。図１６は、使用するＳＣＳＣ３１２の構造を図示する。ＳＣＳＣ３１２は、大きなＰ−チャネル・プルアップＦＥＴ３０１、ＡＮＤゲート３０２、ＯＲゲート３０３、インバータ３０４、及び非反転遅延素子３０５を含む。スタンダード・セルのツールボックスは、例えば、ＳＣＳＣ３０８のスタンダード・セルを含む。ＳＣＳＣスタンダード・セルは、図１０に図示されたように、垂直の電源導電体及び接地導電体が水平に伸びている電源導電体及び接地導電体と交差する場所の電源導電体及び接地導電体の垂直のＭ２列の下に設置される。信号は、信号線が集積回路内の別のスタンダード・セルに経路を決められるのと同じプロセスによってそのＳＣＳＣスタンダード・セルに経路を決められる。
【００５４】
図１６のＳＣＳＣ３１２は、２つのモードのうちの１つで使用されることが可能である。第１のモードでは、ＳＣＳＣへのイネーブル入力リード線３０６は、ディジタル論理ロー電位で保持される。第３のパワー・ドメインのための制御回路のイネーブル・レジスタ中の第２のビットは、ＳＥＮＳＥイネーブル・ビットである。この第２のＳＥＮＳＥイネーブル・ビットは、ディジタル・ハイに設定され、その結果、ＳＥＮＳＥ  ＥＮＡＢＬＥ信号（図１７参照）がアサートされ、そしてその結果、制御回路１１０から出力されるＳＥＮＳＥ信号は、ある環境の下で電圧センス素子３２９及びＡＮＤゲート３３０によってハイにアサートされることが可能である。図１６のＳＣＳＣ３１２のセンス入力リード線３０７上で受け取られるＳＥＮＳＥ信号がハイである場合、そしてＳＣＳＣのＡＮＤゲート３０２がディジタル論理ハイになる内部ローカル供給導電体ＬＰＷＲ３２３上の電圧を検知する場合、ＳＣＳＣのｐ−チャネル・トランジスタ３０１は、オンになる。
【００５５】
第２のモードでは、ＳＣＳＣ３１２のＰ−チャネル・トランジスタ３０１は、内部供給グリッドＬＰＷＲの電圧のローカル検知のために導通されない。その代わりに、制御回路１１０のイネーブル・レジスタ中のＳＥＮＳＥイネーブル・ビットは、ディジタル・ローにクリアされ、その結果、第２の組のＳＣＳＣに制御回路１１０により出力されるＳＥＮＳＥ信号は、常にディジタル・ローである。Ｐ−チャネル・トランジスタ３０１がローカルに検知された電圧に基づいて導通するかどうかをＳＣＳＣが制御することの代わりに、それは、Ｐ−チャネル・トランジスタが導通であるか又は非導通であるかどうかを制御するＳＣＳＣ３１２のイネーブル入力リード線３０６上で受け取られるイネーブル信号である。
【００５６】
図１７は、第３のパワー・ドメイン１０３の単純化した遠近画法図である。同じＳＣＳＣ３０８−３１９のリングは、ローカル電源供給導電体ＬＰＷＲ３２０−３２５の内部グリッドをグローバル電源グリッドの外に向かって伸びているグローバル電源供給導電体（ＧＰＷＲと符号を付けられる）から分離する。ＳＣＳＣ３０８−３１９の大きなＰ−チャネル・トランジスタが非導通であるとき、ローカル電源供給導電体ＬＰＷＲ３２０−３２５の内部グリッドは、囲んでいるグローバル供給グリッドから分離される。ローカル供給導電体の内部グリッドの電圧は、一般に接地電位の近くの電圧にフローティングである。ＳＣＳＣ３０８−３１９の大きなＰ−チャネル・トランジスタが導通するとき、一方では、ローカル供給導電体ＬＰＷＲの内部グリッドは、取り囲んでいるグローバル電源供給グリッドＧＰＷＲに強く接続され、そして集積回路の供給電圧で維持される。供給電圧は、例えば、１．３ボルトであり得る。
【００５７】
図１７に図示されたように、第３のパワー・ドメイン１０３は、グローバル接地導電体３２６と３２７のグリッドをさらに含む。電源を入れられようとしているドメイン回路要素３２８は、ローカル供給導電体３２０−３２５の内部グリッドから供給電流を引き出す。ドメイン回路要素３２８は、グローバル接地導電体３２７−３２６のグリッドに直接に接地され、そしてそれに接続される。
【００５８】
図１７の制御回路１１０は、第３のパワー・ドメイン１０３のＳＣＳＣ３０８−３１９を制御するための制御回路要素を含む。ＳＣＳＣ３０８−３１９を制御するための制御回路要素は、それが電圧センス素子３２９及びＡＮＤゲート３３０を含むことを除いて図７の制御回路要素と同じである。電圧センス素子３２９は、例えば、ヒステリシス・スイッチング特性を有する非反転ディジタル論理バッファであり得る。イネーブル・レジスタのＳＥＮＳＥイネーブル・ビットの出力は、ＳＥＮＳＥ  ＥＮＡＢＬＥ信号である。ＳＥＮＳＥ  ＥＮＡＢＬＥ信号は、ＡＮＤゲート３３０の入力リード線に供給される。したがって、イネーブル・レジスタ中のＳＥＮＳＥイネーブル・ビットがディジタル・ゼロを含むようにクリアされる場合、ＡＮＤゲート３３０によって図１７の第２の組のＳＣＳＣに供給されるＳＥＮＳＥ信号は、ディジタル論理ハイにアサートされることを防止される。ＳＥＮＳＥイネーブル・ビットがディジタル１に設定される場合、ＳＥＮＳＥ信号は、電圧センス素子３２９によって検知された電圧に応じてハイ又はローである。
【００５９】
動作では、ＳＣＳＣ３０８−３１９を制御する制御回路要素のカウント・レジスタは、最大の可能性のあるカウント値がカウント・レジスタ中に書き込まれるようにロードされる。図示された例では、５−ビット値１１１１１が第３のパワー・ドメインのカウント・レジスタ中へと書き込まれる。第３のパワー・ドメインのイネーブル・ビット、及び第３のパワー・ドメインのＳＥＮＳＥイネーブル・ビットが設定され、それによって第１のイネーブル信号ＥＮ１がアサートされるようにさせ、そしてダウン・カウンタがカウントし始めるようにさせる。第１のイネーブル信号ＥＮ１は、デイジー・チェーン方式で第１の組のＳＣＳＣ３０８−３１１をイネーブルする。内部グリッドのキャパシタンスがイネーブルされたＳＣＳＣ３０８−３１１を通って流れる電流のために充電されるにつれて、内部グリッドＬＰＷＲの電圧は、初期の低電圧（例えば、接地電位）から周囲の供給グリッドＧＰＷＲの供給電圧（例えば、１．３ボルト）に向けて上昇するように制御された方式で上昇する。
【００６０】
ダウン・カウンタ中へと書き込まれるカウント値は大きく、そのためカウンタにより出力されるカウント値は、まだゼロに到達せず、そして第２のイネーブル信号ＥＮ２はローのままである。したがって、第２の組のＳＣＳＣのＳＣＳＣ３１２−３１９は、第２のイネーブル信号ＥＮ２がアサートされようとしているためにイネーブルされない。内部電源グリッドの電圧は、増加し続けるが、電圧センス素子３２９により検知されるローからハイへのスイッチング電圧よりもまだ低い。それゆえ、電圧センス素子３２９は、ディジタル論理ロー信号を出力し続け、そして制御回路１１０により出力される信号ＳＥＮＳＥは、ディジタル論理ローのままである。
【００６１】
内部電源グリッド導電体３２０−３２５の電圧が、電圧センス素子３２９のローからハイへのスイッチング電圧を越えて増加すると、電圧センス素子３２９は、ディジタル・ハイ信号を出力する。制御回路１１０のイネーブル・レジスタ中のＳＥＮＳＥイネーブル・ビットがディジタル・ハイであるように初期化されたために、電圧センス素子３２９により出力されるディジタル・ハイは、ＡＮＤゲート３３０を通過し、そして制御回路１１０により出力されるＳＥＮＳＥ信号は、ハイにアサートされる。
【００６２】
図１６のＳＣＳＣの構造から分かるように、ＳＥＮＳＥ信号がハイであり、そしてＡＮＤゲート３０２の下側の入力リード線上で検知されるように内部電源グリッドＬＰＷＲの電圧がディジタル論理ハイであることの両方でない限り、ＡＮＤゲート３０２は、ディジタル・ハイ論理信号を出力しないはずである。図１７の例では、電圧センス素子３２９により検知されるローからハイへのスイッチング電圧は、ディジタル論理ハイよりも低い電圧である。したがって、信号ＳＥＮＳＥがアサートされるが、内部グリッドの電圧がディジタル論理ハイとしてＳＣＳＣ３１２−３１９のＡＮＤゲート３０２（図１６参照）により検知されるためにまだ十分に高くない時間の期間が存在する。第２の組のＳＣＳＣ３１２−３１９のプルアップ・トランジスタは、それゆえ非導通である。内部グリッドの電圧が増加し続けるので、第２の組のＳＣＳＣ３１２−３１９の各ＳＣＳＣは、ローカルに内部電源グリッドの電圧を検知する。ＳＣＳＣによってローカルに検知されるように内部グリッドの電圧がディジタル論理ハイ・レベルに到達する場合、ディジタル論理ハイを検知したローカルＳＣＳＣ内部のＡＮＤゲート３０２は、ディジタル・ハイを出力し、それによってＳＣＳＣ内部のＯＲゲート３０３がディジタル論理ハイを出力するようにさせ、インバータ３０４がディジタル論理ローを出力させるようさせ、そしてＳＣＳＣのプルアップ・トランジスタ３０１が導通するように制御する。第２の組のＳＣＳＣ３１２−３１９のＳＣＳＣ内部のプルアップ・トランジスタの１つずつは、全てのＳＣＳＣ３１２−３１９のプルアップ・トランジスタが導電するまで、導通される。内部電源グリッドの電圧がまだディジタル論理ロー・レベルである場合に、第２の組のＳＣＳＣのＳＣＳＣのＡＮＤゲート３０２の動作は、ローカルＳＣＳＣのプルアップ・トランジスタが導通されていないことを確実にする。グローバル供給グリッドとローカル供給グリッドとの間の電圧差が大きいときにこれらのプルアップ・トランジスタをオフにしておくことは、そうでなければ大きなピーク放電電流がグローバル供給バスＧＰＷＲを通りそして第３のパワー・ドメインへと流れるはずであることを防止することに役立つ、及び／又は第３のパワー・ドメインからそしてグローバル接地バスＧＧＮＤへと流れるはずであることを防止することに役立つ。この放電電流の大きさを減少させることにより、大きなサージ電流に起因する望まれない電源電圧供給の変動は、回避されることが可能であり、そのサージ電流は、そうでなければ隣接するパワー・ドメインの回路要素の動作に悪影響を及ぼすはずである。
【００６３】
図１８と図１９は、図４の集積回路ダイ１００の第４のパワー・ドメイン１０４の構造及び動作を説明する。図１８と図１９の回路要素は、内部グリッドが内部電圧供給グリッドの代わりに内部接地グリッドであることを除いて、図１６と図１７の回路要素と同じである。図１６のＳＣＳＣのケースにおけるように大きなＦＥＴのＳＣＳＣのリングがＰ−チャネル・プルアップＦＥＴであることの代わりに、大きなＦＥＴのＳＣＳＣのリングは、Ｎ−チャネル・プルダウンＦＥＴである。
【００６４】
ドメイン回路要素４０７の電源供給リード線は、グローバル供給グリッド４０６に直接に接続される。ドメイン回路要素４０７の接地リード線は、導電体４００−４０５の内部接地グリッドに直接に接続される。第４のパワー・ドメイン１０４を制御する制御回路１１０内部の制御回路要素は、第４のパワー・ドメイン１０４に対する制御回路要素が非反転電圧センス素子の代わりに反転電圧センス素子４０８を含むことを除いて、第３のパワー・ドメイン１０３を制御する制御回路要素と実質的に同じである。
【００６５】
動作では、導電体４００−４０５の内部接地グリッドＬＧＮＤは、取り囲んでいる導電体のグローバル接地グリッドＧＧＮＤから最初は分離されている。第１のイネーブル信号ＥＮ１及び第２のイネーブル信号ＥＮ２は、アサートされていない。内部接地グリッドの電圧は、一般的にグローバル電圧供給グリッド４０６にプリセットされた供給電圧である又はその近くである。電圧センス素子４０８の入力リード線の電圧は、ハイからローへのスイッチング電圧よりも高い。それゆえ、電圧センス素子４０８は、ディジタル論理ローを出力している。図示されたＳＣＳＣのリングの全てのＳＣＳＣのプルダウンＦＥＴは、オフである。
【００６６】
制御回路要素のイネーブル・レジスタ及びカウント・レジスタは、イネーブル・ビットが設定されるように図１６と図１７に関連して上に記述されたようにロードされ、ＳＥＮＳＥイネーブル・ビットが設定され、そしてその結果、大きなカウント値がカウント・レジスタ中へとロードされる。結果として、第１のイネーブル信号ＥＮ１はアサートされ、それによってデイジー・チェーン方式で第１の組のＳＣＳＣをイネーブルする。内部接地グリッドの電圧は、電圧センス素子４０８のハイからローへのスイッチング電圧より下に低下するまで減少する。ＳＥＮＳＥ  ＥＮＡＢＬＥ信号がディジタル論理ハイであるように設定されるために、電圧センス素子４０８の出力上のＡＮＤゲート４０９は、ＳＥＮＳＥ信号をアサートすることを妨げない。ＳＥＮＳＥ信号は、したがって、ハイにアサートされ、そして第２の組のＳＣＳＣの各ＳＣＳＣは、ＳＥＮＳＥ信号を受け取る。したがって、第２の組のＳＣＳＣの各ＳＣＳＣは、そのＳＣＳＣに近い場所において内部接地グリッド４００−４０５の電圧の大きさを検知する。ＡＮＤゲート４１０の反転入力リード線のローカル電圧がディジタル論理ローであると検知される場合、ＡＮＤゲート４１０は、ディジタル論理ハイ信号を出力する。このディジタル論理ハイ信号は、ＯＲゲート４１１を通りセンシングＳＣＳＣのプルダウンＦＥＴ４１２のゲートに渡される。この方式では、第２の組のＳＣＳＣのプルダウンＦＥＴは、内部接地グリッド４００−４０５のプルダウンＦＥＴのローカルに検知された電圧が適切なローであるように検知されるにつれて１つずつオンされる。内部グリッド上のローカルに検知される電圧がディジタル論理ロー・レベルであるまで第２の組のＳＣＳＣのプルダウン・トランジスタをオフにしておくことは、そうでなければ大きなピーク放電電流がグローバル供給バスＧＰＷＲを通りそして第４のパワー・ドメインへと流れるはずであることを防止し、及び／又は第４のパワー・ドメインからそしてグローバル接地バスＧＧＮＤへと流れるはずであることを防止する。この放電電流のピークの大きさを低下させることにより、大きなサージ電流に起因する望ましくない電源供給電圧変動を回避することが可能であり、そのサージ電流はそうでなければ隣接するパワー・ドメインの回路要素の動作に悪影響を及ぼすはずである。
【００６７】
第２のモードで第２の組のＳＣＳＣのＳＣＳＣを使用するために、第４のパワー・ドメインに対するＳＥＮＳＥイネーブル・ビットは、ディジタル・ゼロであるように初期化される。ＡＮＤゲート４０９のために、クリアされようとしているＳＥＮＳＥイネーブル・ビットは、制御回路１００がＳＥＮＳＥ信号をディジタル・ハイにアサートすることを防止する。したがって、第２の組のＳＣＳＣのＳＣＳＣの大きなＦＥＴを導通させることが可能である唯一の方法は、第２のイネーブル信号ＥＮ２がハイにアサートされることによる。パワー・ドメインの制御回路要素のカウント・レジスタ中へとロードされるカウント値は、第１のイネーブル信号ＥＮ１のアサーションと第２のイネーブル信号ＥＮ２のアサーションとの間の時間遅延を決定する、そしてそれゆえ、第２のイネーブル信号ＥＮ２が第２の組のＳＣＳＣのチェーンを通りいつ伝わるかを決定する。
【００６８】
図４の集積回路ダイ１００のパワー・ドメイン１０１−１０４のうちの選択された１つは、同様に、新奇な制御回路１１０及びＳＣＳＣ構造を使用して電源を切られることが可能である。パワー・ドメインの電源を切るために、パワー・ドメイン内の任意のレジスタの内容は、パワー・ドメインから読み出され、そして電源を入れられたままであるメモリ中に記憶される。所望のパワー・ドメインに対するイネーブル・レジスタ１５３のイネーブル・ビットは、それからクリアされる。イネーブル・ビットをクリアすることは、第１のイネーブル信号ＥＮ１と第２のイネーブル信号ＥＮ２がディジタル・ロー値に変化することを引き起こす。ＳＣＳＣのチェーンが制御回路要素のイネーブル出力リード線に接続される場合に、イネーブル信号のハイからローへの変化は、ＳＣＳＣのチェーンを通り下へ伝わり、ＳＣＳＣ中のトランジスタをデイジー・チェーン方式で１つずつずらしてオフにする。ずらされたデイジー・チェーンがＳＣＳＣの電源を切ることは、供給電流の急速な減少を防止し、それは、そうでなければ電源グリッド及び接地グリッドの誘導特性のために、望まれない接地バウンス又は供給電圧変動を引き起こすはずである。
【００６９】
ダウン・カウンタがゼロ・カウントに到達するときにイネーブル信号をアサートするダウン・カウンタを含む制御回路が上に記述されているとはいえ、第１のイネーブル信号がアサートされる時刻と第２のイネーブル信号がアサートされる時刻との間の時間の長さを設定する別の方法がある。複数の値は、例えば、１又はそれより多くのライト・サイクルにおいて制御回路中へと書き込まれる。制御回路中のカウンタが１番目の値に等しいカウントに到達すると、第１のイネーブル信号は、アサートされる。カウンタが２番目の値に等しいカウントに到達すると、第２のイネーブル信号は、アサートされる。別の１つの実施形態では、制御回路は、１つのレジスタを含み、そこではレジスタの異なるビットの内容は、異なるイネーブル信号である。レジスタの内容がイネーブル信号を適切な状態に置くように、レジスタは、電源を入れられる。１つのイネーブル信号のアサーションと別のイネーブル信号との間の時間遅延は、レジスタへのプロセッサの複数の書き込みの間の時間遅延によって決定され、そこでは、第１のプロセッサ書き込みは第１のイネーブル信号をアサートし、そして第２のプロセッサ書き込みは第２のイネーブル信号をアサートする。さらに別の１つの実施形態では、制御回路は、専用のステート・マシーンであり、そこにおいて、１つのステートへの移動は、対応するイネーブル信号のアサーションを引き起こし、そしてそこにおいて、複数のステート間の移動は、入力信号状態を考慮する。そのような入力信号状態は、例えば、ローカル供給導電体上の電圧が予め決められたしきい値電圧の上であるか又は下であるかどうかを含むことができる。
【００７０】
別の１つの実施形態では、ＳＣＳＣのチェーンの第１のＳＣＳＣは、図１８のＳＣＳＣの変形された異形であり、そこでは大きなプルダウン・トランジスタのゲートのところのノードは、出力端子上へとＳＣＳＣの外部に接続され、その結果、トランジスタのゲートの電圧がＳＣＳＣの出力端子上で利用可能である。第１のＳＣＳＣのこの出力端子は、チェーンの第２のＳＣＳＣのイネーブル入力端子に接続される。チェーンの第２のＳＣＳＣと引き続くＳＣＳＣは、図５に図示されたタイプのものである。動作では、ローカル接地グリッドの電圧がディジタル論理レベル・ローになるように十分に低いことを第１のＳＣＳＣが検知した後にだけ、第１のＳＣＳＣは、チェーンの第２のＳＣＳＣのイネーブル入力端子上へとイネーブル信号をアサートする。一旦、第１のＳＣＳＣがイネーブル信号をアサートすると、イネーブル信号は、第２のＳＣＳＣからチェーンを下ってＳＣＳＣのチェーンを下に伝達し、デイジー・チェーン方式でＳＣＳＣをオンにする。チェーンの最後のＳＣＳＣのイネーブル出力端子は、制御回路中のレジスタ中のビットに戻って接続される。イネーブル信号がチェーンの最後のＳＣＳＣのイネーブル出力端子でアサートされるときに、レジスタ中のビットは設定される。このレジスタ及びビットは、制御回路を制御する同じプロセッサによってリード・バス・サイクルにおいて読み出されることが可能である。電源投入シーケンスが完了したことを示すフラッグとして、このビットは機能する。
【００７１】
ある特定の実施形態が説明の目的で上に記述されているが、本発明は、それらに限定されない。第１の組のＳＣＳＣをオンにすることと第２の組のＳＣＳＣをオンにすることとの間の時間遅延を変える能力のために、そして複数の組のＳＣＳＣを制御する能力のために、ローカル接地バウンス及び供給電圧の問題は、問題の原因と特性を十分に理解しないで問題を排除するようにＳＣＳＣの動作を変更することにより経験的に解決されることが可能である。様々なパワー・ドメインを有する回路要素の全ての詳細がまだ知られていないときに、設計サイクルにおけるある時点で設計されようとしている集積回路ダイ全体にわたってＳＣＳＣが一様に分散されることを、この弾力性は可能にする。弾力的に分散したＳＣＳＣ設計は、回路設計者が将来のパワー・ドメイン供給電流スイッチング要求に適応させるためにＳＣＳＣ構造の動作を目的に合わせて調整することを可能にし、そして将来の供給電流スイッチング要求が集積回路設計のフロアプラン及びＳＣＳＣ電源分配構造をやり直すことなく満足されることが可能であることの自信の程度を回路設計者に提供する。ソフトウェア・プログラム可能なＳＣＳＣ構造の性質は、同様に、ＳＣＳＣ構造の動作が変更されることを可能にする。制御回路及びＳＣＳＣ構造は、それらが集積回路の動作の間にパワー・ドメインの電源を投入する及び／又は切断する方式をリアルタイムで変更することが可能である。ＦＥＴが導通していて、そしてＳＣＳＣがローカル供給導電体をグローバル供給導電体に接続しているときに、ＳＣＳＣの大きなＦＥＴトランジスタのゲートの電圧は、スイッチを横切ってソースからドレインへの電圧降下を最小にするためにオーバードライブされることができる。ＳＣＳＣ内部のスイッチは、例えば、高しきい値電圧ＦＥＴ、通常の論理ＦＥＴ、バイポーラ・トランジスタ又はＤＭＯＳパワー・トランジスタのような、好適なタイプのスイッチであり得る。スイッチは、複数のそのようなトランジスタを含むことが可能である。ローカル・グリッドをグローバル・グリッドに接続する代わりに、ＳＣＳＣは、バイパス・キャパシタの１つのプレートをグリッドに接続するために使用されることが可能であり、その結果、ＳＣＳＣ中のトランジスタがオンされる前にバイパス・キャパシタは放電され、そしてＳＣＳＣがオンにされた後で、バイパス・トランジスタの１つのプレートは、１つのグリッドに接続され、バイパス・キャパシタの別のプレートは、別のグリッドに接続され、そしてバイパス・キャパシタは充電されそしてバイパス・キャパシタとして機能する。したがって、様々な変形、調節、そして記述された特定の実施形態の様々な特徴の組み合わせは、特許請求の範囲に述べられるような本発明のスコープから逸脱することなく実行されることが可能である。
【図面の簡単な説明】
【００７２】
【図１】図１（従来技術）は、４個のパワー・ドメインを有する一例の集積回路ダイ１の単純化した包括図である。
【図２】図２（従来技術）は、図１の４個のパワー・ドメインの単純化した概略図である。
【図３】図３（従来技術）は、図１の集積回路のパワー・ドメインの１つの電源を入れることが隣接するパワー・ドメイン中の回路要素の動作をどのようにして中断させることができるかを示している単純化した概略図である。
【図４】図４は、１つの新奇な態様にしたがった中央電源管理制御回路及び４個のパワー・ドメインを有する集積回路ダイの単純化した包括図である。
【図５】図５は、図４の集積回路の第１のパワー・ドメインにおいて使用される供給電流スイッチ電流（ＳＣＳＣ）の概略図である。
【図６】図６は、図４の集積回路の電源管理制御回路と第１のパワー・ドメインのより詳細な図である。
【図７】図７は、第１のパワー・ドメインを制御する電源管理制御回路内部の回路要素の概略図である。
【図８】図８は、図４−７の回路要素の動作を説明する波形図である。
【図８Ａ】図８Ａは、図８の波形図に説明された動作の方法ステップを説明するフローチャートである。
【図９】図９は、電源管理制御回路及び第１のパワー・ドメイン中の第２のチェーンのＳＣＳＣの模式的な表示であり、図は、イネーブル信号が制御ノードから制御ノードへ第２のチェーンのＳＣＳＣを下ってどのようにして伝わり、デイジー・チェーン方式で１つずつＳＣＳＣをオンにするかを説明する。
【図１０】図１０は、第１のパワー・ドメインの一部の単純化した包括レイアウト図であり、図は、模式的ではなく、むしろローカル供給バス及びグローバル供給バスに対して相対的にスタンダード・セルの配置を示す。
【図１１】図１１は、パワー・ドメインが２組より多くのＳＣＳＣを含む一例を図示する。
【図１２】図１２は、パワー・ドメインが異なるサイズのプルダウン・トランジスタを有するＳＣＳＣを利用する一例を図示する。
【図１３】図１３は、Ｐ−チャネル・プルアップ・トランジスタを有するＳＣＳＣの単純化した概略図であり、ＳＣＳＣは、図４の集積回路の第２のパワー・ドメイン中で使用される。
【図１４】図１４は、Ｐ−チャネル・プルアップ・トランジスタを有するＳＣＳＣの代わりの構造の単純化した概略図である。
【図１５】図１５は、図４の集積回路の電源管理制御回路及び第２のパワー・ドメインの図である。
【図１６】図１６は、図４の集積回路の第３のパワー・ドメイン中で使用されるＳＣＳＣの単純化した概略図であり、ＳＣＳＣは、ＳＥＮＳＥ入力リードとイネーブル入力リードの両方を有する。
【図１７】図１７は、図４の集積回路の電源管理制御回路及び第３のパワー・ドメインの単純化した遠近画法図であり、第３のパワー・ドメインは、図１６に示したタイプのＳＣＳＣを利用する。
【図１８】図１８は、図４の集積回路の第４のパワー・ドメイン中で使用するＳＣＳＣの単純化した概略図である。
【図１９】図１９は、図４の集積回路の電源管理制御回路及び第４のパワー・ドメインの単純化した遠近画法図であり、第４のパワー・ドメインは、図１８に示したタイプのＳＣＳＣを利用する。
【符号の説明】
【００７３】
１００…集積回路ダイ，１０５…供給電圧端子，１０６…接地端子，１０７…グローバル供給バス，１０８…グローバル接地バス，１１０…電源管理制御回路，１１１−１１６…導電体，１１７…プルダウンＦＥＴ，１１８…ソース端子，１１９…ドレイン端子，１２０…ローカル接地バス，１２１…ゲート端子，１２３…非反転バッファ，１２６，１２７…インバータ，１３１−１３９…ＳＣＳＣ，２１１−２１９…ＳＣＳＣ，１５６−１５８…ＯＲゲート，１５９，１６０…ＡＮＤゲート，１６１，１６２…インバータ。
【図１】
2008532265.tif 000003
【図２】
2008532265.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図８Ａ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成19年12月21日(2007.12.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
図５は、第１のパワー・ドメイン１０１内部のＳＣＳＣ１３４の単純化した回路図である。ＳＣＳＣ１３４は、大きなｎ−チャネル・プルダウン電界効果型トランジスタ（ＦＥＴ：field effect transistor）１１７を含む。プルダウンＦＥＴ１１７は、高しきい値トランジスタであり、そのゲート絶縁膜は信号処理機能及び論理機能のために使用されるパワー・ドメイン内部の他の小さなトランジスタのゲート絶縁膜厚よりも大きな厚さを有する。プルダウンＦＥＴ１１７のソース端子１１８は、グローバル接地バス１０８（ＧＧＮＤ）に接続され、プルダウンＦＥＴ１１７のドレイン端子１１９は、ローカル接地バス（ＬＧＮＤ）１２０に接続され、そしてプルダウンＦＥＴ１１７のゲート端子１２１は、非反転バッファ１２３の出力端子１２２に接続される。ＳＣＳＣ１３４は、そのイネーブル入力リード線１２４でイネーブル信号を受け取る。非反転バッファ１２３による伝播遅延の後で、イネーブル信号は、イネーブル出力リード線１２５上へと出力される。バッファ１２３の出力リード線１２２の電圧がディジタル論理ハイである場合、プルダウンＦＥＴ１１７を通るソース−ドレイン経路は、導通され、そしてローカル接地バスＬＧＮＤ１２０は、グローバル接地バスＧＧＮＤ１０８に接続される。バッファ１２３の出力リード線１２２の電圧がディジタル・ローである場合、プルダウンＦＥＴ１１７を通るソース−ドレイン経路は、非導通にされ、そしてグローバル接地バスＧＧＮＤ１０８とローカル接地バスＬＧＮＤ１２０との間のいずれかの意味のある電流経路は、遮断される。バッファ１２３は、第１のパワー・ドメイン１０１の残りの回路要素が電源を入れられていない場合に動作できるように、グローバル供給バスＧＰＷＲとグローバル接地バスＧＧＮＤに直接接続されそして電力を供給される。この例のバッファ１２３は、２つのインバータ１２６と１２７からなる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
始めに、イネーブル・レジスタ１５３のイネーブル・ビットは、ディジタル・ゼロを記憶し、カウント・レジスタ１５４は、５−ビットのゼロ値を記憶し、そして制御信号ＦＯＲＣＥ＿ＧＦＳ＿ＯＮは、ローである。この初期状態は、入力リード線にリセット信号ＲＥＳＩＮを供給すること又はバス線上の値ＷＲ＿ＤＡＴＡ［０，２−６］がディジタル・ゼロであるバス・ライト・サイクルを実行すること、のいずれかによって設定されることが可能である。集積回路ダイ１００上のどこかに設置されている命令実行プロセッサ（図示されず）は、例えば、プロセッサがレジスタ１５３と１５４中に要求される値を書き込むことができるようにバスに接続される。ＷＲ＿ＤＡＴＡ［０］の値はバス・ライト・サイクルにおいてイネーブル・レジスタ１５３のイネーブル・ビットへとロードされる値である。ＷＲ＿ＤＡＴＡ［１］の値は、イネーブル・レジスタ１５３のＳＥＮＣＥイネーブル・ビットへとロードされる値である。ＷＲ＿ＤＡＴＡ［２−６］の値は、カウント・レジスタ１５４へとロードされる値である。バス・ライト・サイクルの間に、レジスタ１５３と１５４は、イネーブル信号ＣＯＮＴＲＯＬ＿ＣＩＲ＿ＥＮＡＢＬＥをアサートする（assert）ことによって、そして次にバス・クロック信号ＷＲ＿ＣＬＫの立ち上がり端でレジスタ１５３と１５４の対応するビット中へとＷＲ＿ＤＡＴＡバス値をクロッキングすることによってイネーブルされる。２つのバス信号ＷＲ＿ＡＤＤＲ＿ＤＥＣ及びＷＲ＿ＥＮが両方ともハイであるときに、デコーディングＡＮＤゲート（図示されず）は、イネーブル信号ＣＯＮＴＲＯＬ＿ＣＩＲ＿ＥＮＡＢＬＥハイをアサートする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
第２のモードで第２の組のＳＣＳＣのＳＣＳＣを使用するために、第４のパワー・ドメインに対するＳＥＮＳＥイネーブル・ビットは、ディジタル・ゼロであるように初期化される。ＡＮＤゲート４０９のために、クリアされようとしているＳＥＮＳＥイネーブル・ビットは、制御回路１１０がＳＥＮＳＥ信号をディジタル・ハイにアサートすることを防止する。したがって、第２の組のＳＣＳＣのＳＣＳＣの大きなＦＥＴを導通させることが可能である唯一の方法は、第２のイネーブル信号ＥＮ２がハイにアサートされることによる。パワー・ドメインの制御回路要素のカウント・レジスタ中へとロードされるカウント値は、第１のイネーブル信号ＥＮ１のアサーションと第２のイネーブル信号ＥＮ２のアサーションとの間の時間遅延を決定する、そしてそれゆえ、第２のイネーブル信号ＥＮ２が第２の組のＳＣＳＣのチェーンを通りいつ伝わるかを決定する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
ある特定の実施形態が説明の目的で上に記述されているが、本発明は、それらに限定されない。第１の組のＳＣＳＣをオンにすることと第２の組のＳＣＳＣをオンにすることとの間の時間遅延を変える能力のために、そして複数の組のＳＣＳＣを制御する能力のために、ローカル接地バウンス及び供給電圧の問題は、問題の原因と特性を十分に理解しないで問題を排除するようにＳＣＳＣの動作を変更することにより経験的に解決されることが可能である。様々なパワー・ドメインを有する回路要素の全ての詳細がまだ知られていないときに、設計サイクルにおけるある時点で設計されようとしている集積回路ダイ全体にわたってＳＣＳＣが一様に分散されることを、この弾力性は可能にする。弾力的に分散したＳＣＳＣ設計は、回路設計者が将来のパワー・ドメイン供給電流スイッチング要求に適応させるためにＳＣＳＣ構造の動作を目的に合わせて調整することを可能にし、そして将来の供給電流スイッチング要求が集積回路設計のフロアプラン及びＳＣＳＣ電源分配構造をやり直すことなく満足されることが可能であることの自信の程度を回路設計者に提供する。ソフトウェア・プログラム可能なＳＣＳＣ構造の性質は、同様に、ＳＣＳＣ構造の動作が変更されることを可能にする。制御回路及びＳＣＳＣ構造は、それらが集積回路の動作の間にパワー・ドメインの電源を投入する及び／又は切断する方式をリアルタイムで変更することが可能である。ＦＥＴが導通していて、そしてＳＣＳＣがローカル供給導電体をグローバル供給導電体に接続しているときに、ＳＣＳＣの大きなＦＥＴトランジスタのゲートの電圧は、スイッチを横切ってソースからドレインへの電圧降下を最小にするためにオーバードライブされることができる。ＳＣＳＣ内部のスイッチは、例えば、高しきい値電圧ＦＥＴ、通常の論理ＦＥＴ、バイポーラ・トランジスタ又はＤＭＯＳパワー・トランジスタのような、好適なタイプのスイッチであり得る。スイッチは、複数のそのようなトランジスタを含むことが可能である。ローカル・グリッドをグローバル・グリッドに接続する代わりに、ＳＣＳＣは、バイパス・キャパシタの１つのプレートをグリッドに接続するために使用されることが可能であり、その結果、ＳＣＳＣ中のトランジスタがオンされる前にバイパス・キャパシタは放電され、そしてＳＣＳＣがオンにされた後で、バイパス・キャパシタの１つのプレートは、１つのグリッドに接続され、バイパス・キャパシタの別のプレートは、別のグリッドに接続され、そしてバイパス・キャパシタは充電されそしてバイパス・キャパシタとして機能する。したがって、様々な変形、調節、そして記述された特定の実施形態の様々な特徴の組み合わせは、特許請求の範囲に述べられるような本発明のスコープから逸脱することなく実行されることが可能である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
【図１】図１（従来技術）は、４個のパワー・ドメインを有する一例の集積回路ダイ１の単純化した包括図である。
【図２】図２（従来技術）は、図１の４個のパワー・ドメインの単純化した概略図である。
【図３】図３（従来技術）は、図１の集積回路のパワー・ドメインの１つの電源を入れることが隣接するパワー・ドメイン中の回路要素の動作をどのようにして中断させることができるかを示している単純化した概略図である。
【図４】図４は、１つの新奇な態様にしたがった中央電源管理制御回路及び４個のパワー・ドメインを有する集積回路ダイの単純化した包括図である。
【図５】図５は、図４の集積回路の第１のパワー・ドメインにおいて使用される供給電流スイッチ回路（ＳＣＳＣ）の概略図である。
【図６】図６は、図４の集積回路の電源管理制御回路と第１のパワー・ドメインのより詳細な図である。
【図７】図７は、第１のパワー・ドメインを制御する電源管理制御回路内部の回路要素の概略図である。
【図８】図８は、図４−７の回路要素の動作を説明する波形図である。
【図８Ａ】図８Ａは、図８の波形図に説明された動作の方法ステップを説明するフローチャートである。
【図９】図９は、電源管理制御回路及び第１のパワー・ドメイン中の第２のチェーンのＳＣＳＣの模式的な表示であり、図は、イネーブル信号が制御ノードから制御ノードへ第２のチェーンのＳＣＳＣを下ってどのようにして伝わり、デイジー・チェーン方式で１つずつＳＣＳＣをオンにするかを説明する。
【図１０】図１０は、第１のパワー・ドメインの一部の単純化した包括レイアウト図であり、図は、模式的ではなく、むしろローカル供給バス及びグローバル供給バスに対して相対的にスタンダード・セルの配置を示す。
【図１１】図１１は、パワー・ドメインが２組より多くのＳＣＳＣを含む一例を図示する。
【図１２】図１２は、パワー・ドメインが異なるサイズのプルダウン・トランジスタを有するＳＣＳＣを利用する一例を図示する。
【図１３】図１３は、Ｐ−チャネル・プルアップ・トランジスタを有するＳＣＳＣの単純化した概略図であり、ＳＣＳＣは、図４の集積回路の第２のパワー・ドメイン中で使用される。
【図１４】図１４は、Ｐ−チャネル・プルアップ・トランジスタを有するＳＣＳＣの代わりの構造の単純化した概略図である。
【図１５】図１５は、図４の集積回路の電源管理制御回路及び第２のパワー・ドメインの図である。
【図１６】図１６は、図４の集積回路の第３のパワー・ドメイン中で使用されるＳＣＳＣの単純化した概略図であり、ＳＣＳＣは、ＳＥＮＳＥ入力リードとイネーブル入力リードの両方を有する。
【図１７】図１７は、図４の集積回路の電源管理制御回路及び第３のパワー・ドメインの単純化した遠近画法図であり、第３のパワー・ドメインは、図１６に示したタイプのＳＣＳＣを利用する。
【図１８】図１８は、図４の集積回路の第４のパワー・ドメイン中で使用するＳＣＳＣの単純化した概略図である。
【図１９】図１９は、図４の集積回路の電源管理制御回路及び第４のパワー・ドメインの単純化した遠近画法図であり、第４のパワー・ドメインは、図１８に示したタイプのＳＣＳＣを利用する。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
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【国際調査報告】
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