(57)【要約】  本発明は、スイッチのスイッチ素子が実現される或る技術の定格電圧を越える線ごとの入力電圧振幅の可能な電気スイッチに関する。例えば、スイッチ素子は、ＣＭＯＳ技術においてｎＭＯＳ及びｐＭＯＳトランジスタの相補結合された対とすることができる。２つの分圧器は、フローティング電源電圧を電源電圧からスイッチ素子へ供給するために用いられる。このフローティング電源電圧は、常に、入力電圧から独立して電源電圧内にあり、これにより、フローティング電源電圧をスイッチ素子の臨界絶縁破壊電圧内に維持しつつ、スイッチの入力端子において線ごとの電圧を許容する。本発明によるスイッチは、標準的なＣＭＯＳ技術により形成可能であり、少なくとも５０ＭＨｚまでのスイッチング周波数で機能するように実現することが可能である。本発明によるスイッチ素子は、カスケード接続されることができ、これにより、１つのスイッチのときよりも遥かに高い最大差動入出力電圧を得ることができる。
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【特許請求の範囲】
【請求項１】
電気スイッチであって、
入力端子と第１及び第２の電源端子とを有する電気的スイッチ素子と、
前記入力端子からグランドまでの第１の分圧器と、
前記入力端子から電圧源ラインまでの第２の分圧器と、
を有し、
前記第１及び第２の分圧器の中点が前記スイッチ要素の前記第１及び第２の電源端子のそれぞれに接続されている、
電気スイッチ。
【請求項２】
請求項１に記載の電気スイッチであって、前記スイッチ素子は、相補型トランジスタ対を形成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを有する、電気スイッチ。
【請求項３】
請求項１に記載の電気スイッチであって、前記第１及び第２の分圧器の各々は、少なくとも第１及び第２の抵抗素子を用いて実現され、前記第１の抵抗素子は、前記入力端子に接続される、電気スイッチ。
【請求項４】
請求項３に記載の電気スイッチであって、前記第１及び第２の分圧器の第２の抵抗素子は、略同等の抵抗値を呈する、電気スイッチ。
【請求項５】
請求項４に記載の電気スイッチであって、前記第１及び第２の分圧器の前記第２の抵抗素子は、略同等の抵抗値を呈する、電気スイッチ。
【請求項６】
請求項５に記載の電気スイッチであって、前記第１及び第２の抵抗素子の抵抗値の一方と他方との比は、α／（１−α）に略等しく、αが０．０から１．０の範囲内にある、電気スイッチ。
【請求項７】
請求項３に記載の電気スイッチであって、前記第１及び第２の分圧器の前記第１及び第２の抵抗素子の各々は、分離したキャパシタと並列接続されている、電気スイッチ。
【請求項８】
請求項７に記載の電気スイッチであって、前記第１及び第２の抵抗素子は、前記第１及び第２のキャパシタとそれぞれ並列接続され、前記第１及び第２のキャパシタの容量値の一方と他方との比は、α／（１−α）に略等しく、αが０．０から１．０の範囲内にある、電気スイッチ。
【請求項９】
請求項１に記載の電気スイッチであって、前記第１及び第２の分圧器の中点の
間に接続された減結合キャパシタをさらに有する電気スイッチ。
【請求項１０】
請求項１に記載の電気スイッチを複数有する電気的スイッチシステムであって、前記スイッチは、当該スイッチングシステムの最大差動スイッチ電圧を増大させるようにカスケード構成されている、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子スイッチの分野に関し、特に、ＣＭＯＳ技術における実現に適合した電子スイッチに関する。特に、本発明は、ＣＭＯＳ技術に関連した最大のゲート酸化物及び／又は接合絶縁破壊電圧を超える高電圧をその端子において受け入れる電子ＣＭＯＳスイッチの分野に関する。
【背景技術】
【０００２】
沢山の電子機器及び電子用途において、電子的なオン／オフスイッチが用いられている。例えば、ＣＭＯＳ相補型フローティングスイッチは、ＣＭＯＳ技術により奏される多数の利点により他の実現技術に比べて広く用いられている。しかし、ＣＭＯＳ技術は、ＣＭＯＳ回路の動作可能な端子電圧範囲を普通は制限する
固有のすなわち最大のゲート酸化物及び／又は接合絶縁破壊電圧による不利な点がある。現代のプロセスにおいて、これにより、５Ｖ又はこれよりも低いところまでの有用な端子電圧範囲が制限されるのが普通であり、これにより、多数の用途、例えばその制限された電圧範囲が許容不可能な制限されたダイナミックレンジをもたらす用途において、ＣＭＯＳ技術を利用することに対する主要な障壁となっている。
【０００３】
より高いオンチップ電圧の使用をサポートするもののＣＭＯＳに対して低い定格電圧を持つＩＣプロセスの場合、高電圧フローティングＣＭＯＳスイッチを実現するために２つの選択肢が知られている。１）第１に、厚いゲート酸化物のオプションを付加することであり、必要に応じて高電圧のｐ／ｎウェルのオプションを付加することである。しかしながら、これにより、製造プロセスのコスト及び複雑さが増大し、費用対効果の高い量産にはこの方策が不適切なものとなる。２）第２に、ブートストラップ技術を利用した回路を用いることである。このような従来技術の例のスイッチは、図１に示され、好適実施例の説明の項目において後に詳しく説明する。
【０００４】
米国特許出願に係る文献のＵＳ６，５１８，９０１には、ブートストラップ技術を用いることにより高出力電圧を供給するＣＭＯＳスイッチが記載されている。しかしながら、この記載のＣＭＯＳスイッチは、依然として、制限された入力電圧範囲による不利益があり、また、依然として、このようなＣＭＯＳスイッチの実用が多数の用途に対して制限され過ぎている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、標準的な技術を用いて実現することができ、特定の技術により与えられる通常の定格を超える入力及び出力電圧を受け付けることのできる電子スイッチを提供することである。本発明は、独立請求項により規定される。従属請求項は、有利な実施例を規定する。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によれば、この目的は、
電気スイッチであって、
入力端子と第１及び第２の電源端子とを有する電気的スイッチ素子と、
前記入力端子からグランドまでの第１の分圧器と、
前記入力端子から電圧源ラインまでの第２の分圧器と、
を有し、
前記第１及び第２の分圧器の中点が前記スイッチ要素の前記第１及び第２の電源端子のそれぞれに接続されている、
電気スイッチを提供することによって適えられる。
【０００７】
第１及び第２の分圧器は、スイッチ素子の電源端子にフローティング電源電圧を供給するために用いられ、このフローティング電源電圧は、常に、入力端子における電圧とは独立して、電圧供給ラインにおいて電源電圧範囲内にある。したがって、入力電圧は、線ごとに駆動可能となるとともに、スイッチ素子の臨界絶縁破壊電圧の全てが当該フローティング電源電圧範囲内に維持されることができる。好ましくは、このスイッチ素子は、相補型トランジスタ対を形成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを有する。
【０００８】
第１及び第２の分圧器は、好ましくは、少なくとも第１及び第２の抵抗素子を用いて実現され、第１の抵抗素子は、入力端子に接続される。好ましくは、第１及び第２の分圧器の第１の抵抗素子は、実質的に同じ抵抗値を呈する。第１及び第２の分圧器の第２の抵抗素子も、実質的に同じ抵抗値を呈するのが好ましい。好ましくは、第１及び第２の抵抗素子の抵抗値の一方と他方との比は、α／（１−α）に略等しいものとするのがよい。ここでαは、０．０から１．０の範囲内にあり、より限定的には、例えば、０．１から０．９の範囲内、０．２から０．８の範囲内、０．３から０．７の範囲内、０．４から０．６の範囲内、０．５と同等とすることができる。好適な範囲は、スイッチ素子の実際の用途及び技術に依存する。
【０００９】
好適実施例において、第１及び第２の分圧器の第１及び第２の抵抗素子の各々は、分離したキャパシタと並列接続される。好ましくは、第１及び第２の抵抗素子は、第１及び第２のキャパシタとそれぞれ並列接続され、第１及び第２のキャパシタの容量値の一方と他方との比は、α／（１−α）に略等しいものとされる。
ここでαは、０．０から１．０の範囲内にあり、より限定的には、例えば、０．１から０．９の範囲内、０．２から０．８の範囲内、０．３から０．７の範囲内、０．４から０．６の範囲内、０．５と同等とすることができる。好適な範囲は、スイッチ素子の実際の用途及び技術に依存する。分圧器の抵抗と並列なキャパシタを用いることによって、基本的に周波数とは独立してスイッチ素子へのフローティング電圧供給を実現することができ、寄生容量による可能性のある影響が減少する。他の減結合キャパシタは、第１及び第２の分圧器の中点間に接続され分圧器により供給されるフローティング電源電圧をさらに減結合するようにしてもよい。
【００１０】
スイッチ素子は、当該スイッチがその入力端子に結合される高オーム源とともに用いられる場合に当該入力端子の負荷の形成を回避するように当該入力端子に接続される入力電圧バッファをさらに有するものとしてもよい。
【００１１】
好ましくは、スイッチ素子は、ＣＭＯＳ、ＢｉＣＭＯＳ、ＨＶＣＭＯＳ、ＤＭＯＳ及びＳＯＩからなるグループから選択された技術により実現される。スイッチ素子及び分圧器は、モノリシックに実現することができる。
【００１２】
第２の態様において、本発明は、第１の態様による複数の電気的スイッチを有するスイッチシステムを提供する。好ましくは、スイッチは、当該スイッチングシステムの最大差動スイッチ電圧を増大するようにカスケード接続される。このようなスイッチシステムは、入力と出力との間の拡張された最大差動電圧を扱うことができる。
【００１３】
以下、本発明を添付図面を参照して説明する。
【発明を実施するための最良の形態】
【００１４】
図１は、ＣＭＯＳスイッチの限定された電圧範囲に伴う問題に対する上述した２つの従来技術による方策を示している。
【００１５】
図１の前の部分は、電圧源ＶＣＣを伴う標準のＣＭＯＳ相補型スイッチを示している。通常、このようなスイッチは、ＶＣＣすなわち大抵は５Ｖ以下の範囲内の入力及び出力電圧に制限される。当該スイッチの高電圧バージョンは、厚いゲート酸化物のオプション及び（必要に応じて）高電圧のｐ／ｎウェルのオプションを付加することにより得ることができる。但し、これは、製造プロセスのコスト及び複雑さを増大させることになり、コスト対効果の高い量産には不向きな方策となる。
【００１６】
図１のその後続の部分は、ブートストラップ回路を伴うＣＭＯＳスイッチと、電圧ＶＬ及びＶＨと共に電源電圧ＶＣＣ並びに「ｉｎ」として表された入力における電圧を示すグラフを示している。破線は、オプションの入力バッファを示している。図１の２番目の回路において、絶縁破壊限界は、ＭＯＳトランジスタのゲート及び／又はウェルをブートストラップ処理することにより回避される。ウェルのブートストラップ処理が必要である場合、ｎＭＯＳ及びｐＭＯＳトランジスタの双方についてのアイソレート（絶縁）されたウェルを持つべきである。これは、例えばＳＯＩ、ＢｉＣＭＯＳ及びＨＶＣＭＯＳにより可能である。ブートストラップの主な問題は、概してブートストラップされた電圧が電源電圧を超えることができないことである。この結果、線ごとの動作が性能を落とさずにできない。
【００１７】
図２の上の部分は、線ごとの電圧振幅を呈する本発明の一実施例によるＣＭＯＳスイッチ回路を示している。この回路電圧源はＶＣＣであり、入力は「ｉ」で示され、出力は「ｏ」で示される。グランド及び電源双方への入力からの分圧器は、ＶＣＣのα倍に等しいフローティング電源電圧ＶＨ−ＶＬを実現するために用いられる。これから分かるように、分圧器回路は、抵抗器と４つのキャパシタとを用いて実現される。フローティング電源電圧は常に、図２の下の部分のグラフに示されるように、入力電圧から独立して電源電圧内にある。これは、図１に示される従来技術の回路を凌ぐ重要な改善である。
【００１８】
図２の回路において、入力電圧Ｖ（ｉｎ）は、線ごとに駆動可能であるとともに、全ての臨界の端子電圧はフローティング電源電圧内に維持することができる。これにより、端子「ｏｕｔ」における電圧もフローティング電源電圧内にあることが必要となる。スイッチのオン状態において、この条件は自動的に満たされるが、スイッチのオフ状態では、これはその用途に依存する。この結果、基本的スイッチは、入力端子における線ごとの駆動を呈するが、オフ状態では、依然として限定された差動駆動電圧Ｖ（ｉｎ，ｏｕｔ）を呈する。
【００１９】
当該スイッチが低オーム源により駆動されない場合、オプションの電圧バッファ（破線で示される）は、抵抗性及び容量性の分圧器とともに入力ピンの負荷を避けるために付加されることができる。抵抗器に並列にキャパシタを付加することにより、理論的に、フローティング電源電圧を周波数に依存しないものとし、寄生容量の影響を軽減する。
【００２０】
図３は、図２の回路の等価な図によりこれをさらに詳しく示している。図３において、ＶＨ及びＶＬ双方における寄生容量Ｃｐ１及びＣｐ２が追加される。また、フローティング電源減結合キャパシタＣｆｓが追加される。低入力周波数のために、フローティング電源電圧ＶＨ−ＶＬはＶＣＣのα倍に等しい。高入力周波数に対しては、ＶＨ−ＶＬは、
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に等しい。Ｃｐ２とＣｐ１との差ΔＣｐは、概ねαＶin＊ΔＣｐ／（２Ｃｆｓ＋Ｃｄｉｖ）の誤差となる。
【００２１】
Ｃｆｓ又はＣｄｉｖの増大により、フローティング電源電圧における寄生の影響を減らすことができる。Ｃｆｓの増大は、４分の１の容量で済むので好都合である。また、Ｃｆｓは、その端子間で固定電圧を呈するので、面積効率の高いゲート酸化物キャパシタとすることができる。分圧キャパシタは、線形キャパシタとしなければならない。何故なら、それらの端子電圧は、ゼロから電源電圧の半分を超えるまで変化する可能性があるからである。
【００２２】
ＶＨ及びＶＬの絶対値も、正しい動作のために重要である。Ｃｆｓ＞Ｃｄｉｖであれば、ＶＨ及びＶＬにおける高周波信号は、
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である。
【００２３】
寄生の影響を減らすため、Ｃｄｖと比べて小さいものとするのがよい。また、容量分圧のために用いられるキャパシタを適合することにより寄生の影響を補償することもできる。実際には、これは寄生分が電圧となり配置に依存したものであり、フローティングスイッチのオン又はオフ状態によって変わることになるので問題となる。強固な構成を持つためには、寄生分はＣｄｉｖと比較してかなり小さなものとするのが好ましい。
【００２４】
図４は、図２に示されるタイプのＮ個のスイッチのカスケード構成を有するスイッチ装置を提供することにより、図２のスイッチの最大差動電圧Ｖ（ｉｎ，ｏｕｔ）を拡張することができる状況を示している。１，２及びＮの番号が付されたスイッチの各々は、各々が入力「ｉ」及び出力「ｏ」を有する矩形ボックスにより示される。オフ状態において、各スイッチにかかる差動電圧は、ＶＣＣのα倍よりも低いものがよい。これは、抵抗ラダーにより簡単に得られる。この抵抗ラダーは、この並列抵抗がオフ状態で許容される場合に、当該カスケード接続されたスイッチの両外側に直接繋げられることが可能である。或いは、オプションのバッファ（破線で示される）が用いられる必要がある。これらバッファは、図２に参照されるように、外側のスイッチに予め設けてもよい。
【００２５】
フローティング電源電圧を変えることにより、オフ状態におけるフローティングスイッチの抵抗を制御することができる。これは、例えば、図２における（１−α）掛けるＲの値の２つの抵抗器を適合させることによって得ることができる。これら抵抗器と直列の簡単なリニアモードＭＯＳＴをオプションとする場合もある。容量性分圧は、影響を受けないので、ｈｆ性能に関して考慮するのがよい。
【００２６】
図５は、１１Ｖ０．６μｍＢｉＣＭＯＳ技術において実現される１０Ｖ入力振幅を持つ１１オームフローティングＣＭＯＳスイッチの実施例を示している。ＢｉＣＭＯＳ技術は、Ｖｇｓ、Ｖｇｄ及びゲート・ウェル電圧について定格５．５ＶのどちらもアイソレートされたＮＭＯＳ及びＰＭＯＳトランジスタを持つものである。フローティング電源電圧ＶＨ−ＶＬは、ＣＭＯＳトランジスタの最大定格であるＶＣＣ／２に等しい。キャパシタＣ１〜Ｃ４は、寄生容量に対して優勢なものとするために、４ｐＦの値を持つ全て窒化物キャパシタである。また、図２に関連して説明したように、１０ｐＦのゲート酸化物キャパシタＣｆｓは、フローティング電源の付加的な減結合のために付加される。
【００２７】
スイッチのオン／オフ制御は、スイッチ制御される２０μＡ電流により下側ディジタル信号からフローティング電源に伝達される。この２０μＡ電流は、分圧器を通じて流れる場合に、ＶＨ又はＶＬにおいて２５０ｍＶの電圧降下を生じさせうる。電源及びグランドに電流を直接導くバイポーラトランジスタＴ０及びＴ１を追加することにより、これが解消される。この機能のためにアイソレートされたＭＯＳトランジスタを用いることも可能であるが、当該定格内でのドレイン−ソース電圧を保証するのに余分な回路が必要となる。２０μＡ電流は、１００ｋオーム抵抗器及びベース・エミッタ接合にかかる電圧に伝達され、その後にＭ５又はＭ６のゲートを駆動する。Ｍ５及びＭ６の出力は、フローティングスイッチＭ１及びＭ２を駆動するために用いられるディジタル信号である。Ｍ７及びＭ８は、これらトランジスタに流れる電流がない場合に、Ｔ０及びＴ１のベース・エミッタ接合を短絡するために加えられる。この態様において、Ｔ０及びＴ１を通じた漏れ電流は、Ｍ５及びＭ６のためのゲート駆動をもたらさない。このようなゲート駆動は、これらトランジスタのＶｔがバイポーラトランジスタのＶｂｅよりも小さい場合にＭ５又はＭ６において漏れ電流を招く可能性がある。小さなキャパシタＣ５及びＣ６は、これらのゲートにおける容量性電流の場合にＭ５又はＭ６をオンにすることを避けるために加えられる。これら電流は、高信号周波数における構成要素キャパシタに起因することになる。
【００２８】
図６は、図５に示されるスイッチの測定されたスイッチ抵抗対入力電圧のグラフを示している。ＣＭＯＳスイッチの２つの狭いピークを有する代表的な「ラクダのような」曲線は、横方向に２倍に伸ばされている。このスイッチは、何ら問題なく、５０ＭＨｚまでの周波数につき１０Ｖｐｐ信号でテストされたものである。図６から分かるように、概して１０オームから１５オームの間のスイッチ抵抗は、０〜１０Ｖの入力電圧範囲に対して得られたものである。
【００２９】
本発明による線ごとの高電圧フローティングＣＭＯＳスイッチは、アイソレートされるｎＭＯＳ及びｐＭＯＳトランジスタを提供するどのＩＣ技術でも実現可能である。慣例的なブートストラップ式のＣＭＯＳスイッチとは対照的に、本発明によるスイッチ回路は、いずれのノードにおいても電源及びグラウンド電圧を超えない。好適実施例では、提案のスイッチのカスケード構成は当該スイッチに対して非常に高い電圧を許容する。
【００３０】
高電圧範囲を扱うことができ、ＣＭＯＳのような標準的技術により実現することの容易なオン／オフスイッチは、広範な用途を持つ。多くの電子装置は、オン／オフスイッチにより制御される必要のある５Ｖよりも高い電圧を伴う構成要素を含む。このような装置は、標準的な低コストＣＭＯＳ技術により実現される高スイッチング電圧を提供する本発明によるスイッチから利益を得ることができることになる。本発明によるスイッチは、かなり高い周波数においても使用可能であり、スイッチング増幅器などにおける用途を許容する。
【００３１】
本発明は、様々な変形及び変更形態を許容可能であるが、特定の実施例は、図面に例として示したものである。但し、開示した特定の形態に本発明が限定される意図はない。むしろ、本発明は、添付請求項により規定されるような本発明の範囲内にある全ての変形例、等価形態及び変更例をカバーするものである。請求項において、「有する」なる文言は、請求項において挙げられたもの以外の要素又はステップの存在を排除するものではない。要素の単数表現は、当該要素の複数の存在を排除するものではない。幾つかの手段を列挙する装置の請求項において、これら手段の幾つかが同一アイテムのハードウェアにより具現化されることができる。或る方策が相互に異なる従属請求項に挙げられているという事実は、これらの方策の組み合わせが活用され得ないことを意味するものではない。
【図面の簡単な説明】
【００３２】
【図１】高出力電圧を供給することができるＣＭＯＳオン／オフスイッチの問題に対する２つの従来技術の例としての方策を示す図。
【図２】本発明の一実施例によるＣＭＯＳスイッチを示す図。
【図３】図２の実施例についての等価な図。
【図４】図２に示される多数のＣＭＯＳスイッチのカスケード構成を伴う好適実施例を示す図。
【図５】５ＶのＣＭＯＳトランジスタを用いたＢｉＣＭＯＳ技術により実現される１０Ｖスイッチの実施例を示す図。
【図６】図５のスイッチのための測定された抵抗対入力電圧を示すグラフ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2008501233.tif 000011
2008501233.tif 000012