(57)【要約】  本発明は、不揮発性メモリ装置及びそのような装置の製造方法を提供する。この装置は、浮遊ゲート（１６）と、制御ゲート（１９）と、分離した消去ゲート（１０）とを備える。消去ゲート（１０）は、基板（１）内に設けられた分離領域（２）中に、又はその上に設けられる。そのため消去ゲート（１０）は、セル・サイズを増加させない。消去ゲート（１０）と浮遊ゲート（１６）との間の容量は、制御ゲート（１９）と浮遊ゲート（１６）との間の容量に比べて小さく、消去ゲート（１０）と浮遊ゲート（１６）との間の酸化物層を介してファウラー・ノルドハイム・トンネルによって浮遊ゲート（１６）の帯電が消去される。
2008503080.tif 000002
【特許請求の範囲】
【請求項１】
基板表面を有する基板と、
前記基板から離れた部位に外表面を有する、前記基板表面内の少なくとも２つの分離領域と、
前記２つの分離領域の間で前記基板上に延在し、前記２つの分離領域に少なくとも部分的に重なる浮遊ゲートと、
消去ゲートと、
前記浮遊ゲートの上に制御ゲートとを備え、前記分離領域の１つの前記外表面上に前記消去ゲートが形成される半導体装置。
【請求項２】
前記分離領域がＳＴＩ領域である請求項１に記載の半導体装置。
【請求項３】
更にアクセス・ゲートを備える請求項１に記載の半導体装置。
【請求項４】
２−Ｔメモリ・セルである請求項１に記載の半導体装置。
【請求項５】
電気的に互いに接続されている２つの導電層を備えるアクセス・ゲートを備える請求項４に記載の半導体装置。
【請求項６】
コンパクト・セルである請求項１に記載の半導体装置。
【請求項７】
請求項１による半導体装置を含む不揮発性メモリ。
【請求項８】
請求項４による半導体装置を含む不揮発性メモリ。
【請求項９】
複数の浮遊ゲートが前記基板上に第１方向に延在し、前記第１方向に垂直な第２方向に互いに隣接する前記浮遊ゲートを分離し、前記第１方向にほぼアレイの幅全体に及ぶスリットを備える請求項８に記載の不揮発性メモリ。
【請求項１０】
消去ゲートと、浮遊ゲートと、制御ゲートとを備える半導体装置の製造方法であって、
基板から離れた部位に外表面を有する少なくとも２つの分離領域を有する基板表面を有する前記基板を設け、
前記２つの分離領域の間で前記基板上に延在し、前記２つの分離領域に少なくとも部分的に重なる浮遊ゲートを形成し、
前記分離領域の１つの外表面上に消去ゲートを形成し、
前記浮遊ゲートの上に制御ゲートを形成することを備える方法。
【請求項１１】
前記基板内に分離領域を設けることがＳＴＩ領域を設けることを備える請求項１０に記載の方法。
【請求項１２】
浮遊ゲートを形成することが導電層を堆積し、そして、隣接する浮遊ゲートを分離するために前記導電層内に複数のスリットをエッチングすることを備える請求項１０に記載の方法。
【請求項１３】
前記スリットをエッチングすることが前記スリットがほぼ前記基板の幅全体に及ぶように行われる請求項１２に記載の方法。
【請求項１４】
前記半導体装置がアクセス・ゲートを更に備え、
前記方法が、前記導電層の上面に誘電体層を堆積し、
前記制御ゲートを形成する前に、前記アクセス・ゲートが形成されるべき部位で前記誘電体層を少なくとも部分的に除去することを更に備える請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ（ＮＶＭ）装置とそのような装置の製造及び動作方法に関する。より具体的には本発明は基板内の分離領域中又は分離領域上に位置する消去ゲートを備える不揮発性メモリと、そのような装置の製造及び動作方法に関する。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ）は、例えば、携帯電話、無線受信機及びデジタル・カメラ等の幅広い民生用及び軍用の電子装置及び機器に使用される。これら電子装置の市場は、低動作電圧、低電力消費で、小型化したチップ・サイズの装置を絶えず要求し続けている。
【０００３】
フラッシュ・メモリ即ちフラッシュ・メモリ・セルは、制御ゲート（ＣＧ）とチャネル領域との間に１つの浮遊ゲート（ＦＧ）又は複数の浮遊ゲート（ＦＧ）を有し、浮遊ゲートと制御ゲートとは誘電体によって分離されているＭＯＳＦＥＴを備える。製造技術の改善に伴い、ＦＧサイズは約１００ｎｍの寸法に縮小された。これらの装置は、基本的に小規模ＥＥＰＲＯＭセルであり、その中で電子又は正孔は酸化物障壁をトンネル移動することによって浮遊ゲート内に注入される。ＦＧ内に蓄積された電荷は、装置しきい値電圧を変える。このようにして、データが記憶される。ＣＧはＦＧ電位を制御する。ＣＧ対ＦＧの結合比が、これはＦＧとＣＧとの間の面積重なりに関係付けられ、フラッシュ・メモリの読出し／書込み速度に影響する。更に、結合比は、良ければ良いほど、つまり速ければ速いほど、それだけメモリ・セルに必要な動作電圧が低くできる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
不揮発性ＦＧセルのセルサイズは、過去数年ずっと継続して縮小されているが、書込みと消去に必要な電圧は同程度には減少してない。したがって、不揮発性メモリの更なる縮小にとって主要な課題の１つは書込み及び消去電圧を下げることである。今日では、ファウラー・ノルドハイム（ＦＮ）トンネル動作モードにおいて１５〜２０Ｖまでの書込み／消去電圧の発生は、特に混載ＮＶＭ用途に対し、低い電源電圧により益々困難になる。これは、高い電圧発生を必要とする領域を増大させ、アレイ効率を低下させる。ソースサイド注入のような低電圧書込み方法が更に重要になる。都合の悪いことに、多くの場合に高い電圧が未だ消去に対し必要とされる。
【０００５】
上記問題に対し知られた解決策は、特別な消去ゲートを使用することである。ある特定の形式のフラッシュＥＥＰＲＯＭ構造体は、制御ゲートに加えて分離した消去ゲートを利用する。そのような分離した消去ゲートを使用することによって、更にこの消去ゲートと浮遊ゲートとの間に容量結合があり、消去ゲートはトンネル誘電体を介して浮遊ゲートに容量的に結合され、トンネル誘電体は、制御ゲート、消去ゲート、ソース及びドレインに印加される電圧が正しく組み合わされると、電子がトンネル誘電体を通して浮遊ゲートから消去ゲートへ移動することを可能にする。しかし、そのような特定の形式のフラッシュＥＥＰＲＯＭ構造体の場合には、消去ゲートは、消去電圧を下げるために浮遊ゲートと消去ゲートとの間の結合を増すように使用される。結合を強化させることによって消去電圧を下げるコンセプトは、ＮＶＭの縮小の場合に不都合であるセル・サイズと工程の複雑さを常にかなり増大させる。
【０００６】
米国特許第５，３４３，０６３号は、プログラム可能な読出し専用メモリ（ＰＲＯＭ）セル構造体とそれらの製造方法、並びに特に消去可能なＰＲＯＭ（ＥＰＲＯＭ）、電気的に消去可能なＰＲＯＭ（ＥＥＰＲＯＭ）及びフラッシュＥＥＰＲＯＭセル構造体に関する。説明されている装置は、スプリット・チャネル型の、即ち、ソース拡散とドレイン拡散との間のチャネル距離の一部のみ浮遊ゲートの底部表面が延在する装置である。その浮遊ゲート底面は、基板からゲート酸化物によって分離されているので、さらなる電界効果トランジスタ・ゲートとして働く、つまり浮遊ゲートの電位によって、ソース・ドレイン間でゲート酸化物層下の基板チャネルを電子が横断し移動可能とされるかどうかが決まる。チャネルの残存部分は、制御ゲートの底面によって制御される導電性を有し、浮遊ゲートによって形成された電界効果トランジスタに連続して実際に別個に制御される電界効果トランジスタである。
【０００７】
米国特許第５，３４３，０６３号では、先ず、誘電体の厚い層が半導体基板表面上に堆積され、次いで、基板表面がトレンチ底部において見えるまで、平行に長く延びたトレンチが誘電体内でエッチングされる。次いで、誘電体と導電ポリシリコンの交互層を作り上げることによって、個々のメモリ・セル装置がトレンチ内に形成される。トレンチ間の残存誘電体がメモリ・セルを電気的に分離する働きをする。
【０００８】
図１は、米国特許第５，３４３，０６３号に説明されている一実施形態を図示している。セル構造体は個別の浮遊ゲート１２７、１２９を備え、細長い制御ゲート１３７、１３９が半導体基板表面１４３上の厚いフィールド酸化物層１４１中の隣接したトレンチ内に設けられる。浮遊ゲート１２７、１２９と制御ゲート１３７、１３９との間に酸化物層１５７が設けられる。消去ゲート１４５、１４７、１４９が、厚い酸化物層１４１の各々の内部に埋め込まれ、中に消去ゲート１４５、１４７、１４９が埋め込まれる厚い酸化物ストリップ１４１の両側にあるトレンチ内の浮遊ゲート１２７、１２９と結合される。例えば、消去ゲート１４７は、それぞれ消去ゲート酸化物層１５１、１５３によって浮遊ゲート１２７及び１２９と結合される。
【０００９】
しかし、米国特許第５，３４３，０６３号に説明されている装置と方法は、いくつかの不利な点を有する。米国特許第５，３４３，０６３号のコンセプトは、高抵抗を有する埋込みビット線を使用することである。これは、頻繁にビット線のコンタクトをとる必要があることを意味する。したがって、多くのスペースがメモリ・セル内に必要とされ、セルにわたって効率がひどく低下する。その上、浮遊ゲート・ポリシリコンをエッチングするためにスペーサを使用することに関し、制御ゲート・ポリシリコン内にスリットを形成するために使用される方法が、リソグラフィの性能と同程度に小さい寸法の構造体を実現するのに適さず、この場合、浮遊ゲートのエッチングが大きなトポグラフィのために妨げられる。更に、大きなトポグラフィのために、酸化物ラインを用いて分離する方法が、ＳＴＩなど標準的なＣＭＯＳ分離と両立できない。このことによって、例えば、大きなアレイのメモリ・セルはＳＴＩを備えず、標準的ＣＭＯＳ加工がＳＴＩを備えている場合に、その上、ＳＴＩ加工はＣＭＰの間に問題を生じるので、米国特許第５，３４３，０６３号に説明されたセル構造体は埋め込まれたメモリ内で使用するのに適していない。
【課題を解決するための手段】
【００１０】
本発明の目的は、小さな寸法を有し、従来技術の装置の欠点も克服する、分離した消去ゲートを有する不揮発性メモリ装置並びにそのような装置の製造及び動作方法を提供することである。
【００１１】
上記目標は、本発明による方法と装置によって達成される。
【００１２】
本発明の第１の態様では、半導体装置は、基板表面を有する基板と、前記基板から離れた部位に外表面を有する、前記基板表面内の少なくとも２つの分離領域と、前記２つの分離領域の間で前記基板上に延在し、前記２つの分離領域に少なくとも部分的に重なる浮遊ゲートと、消去ゲートと、前記浮遊ゲートの上に、そして、好ましくは、消去ゲートの上に、制御ゲートとを備え、前記分離領域の１つの前記外表面上に前記消去ゲートが形成される。
【００１３】
本発明による装置の利点は、それがセル・サイズを増大させないことである。消去ゲートと浮遊ゲートとの間の容量は、制御ゲートと浮遊ゲートとの間の容量に比べて小さい。帯電した浮遊ゲートは、消去ゲートと浮遊ゲートとの間の酸化物層を介してファウラー・ノルドハイム・トンネルによって消去され得る。
【００１４】
分離領域は、例えば、ＳＴＩ（浅いトレンチ分離）領域でもよく、それらが、ＬＯＣＯＳ（選択酸化分離）領域の寸法より小さい寸法で形成し得ることから、ＬＯＣＯＳ領域上が好ましく、セル寸法の縮小を可能にし、セル密度が増やせる。
【００１５】
更に、装置は、浮遊ゲートと制御ゲートとの間、また消去ゲートと制御ゲートとの間にアクセス・ゲート及び／又は絶縁層を備えてよい。
【００１６】
本発明によれば、１−トランジスタ（１−Ｔ）・セル、２−トランジスタ（２−Ｔ）・セルの両者並びに自己整合アクセス・ゲートの有無にかかわらないコンパクト・セルがもたらされてよい。本発明による半導体装置は、互いに電気的に接続されている２つの導電層を備えているアクセス・ゲートを備えてよい。更に、本発明による装置は、隣接浮遊ゲートを分離し、ほぼアレイの幅全体に及ぶスリットを備えてよい。
【００１７】
更に、不揮発性メモリ（ＮＶＭ）が、本発明による半導体装置を含めて開示される。ＮＶＭは、例えば、フラッシュ・メモリ又はＥＥＰＲＯＭでもよい。
【００１８】
本発明の第２の態様では、消去ゲートと、浮遊ゲートと、制御ゲートとを備える半導体装置の製造方法であって、基板から離れた部位に外表面を有する少なくとも２つの分離領域を有する基板表面を有する前記基板を設け、前記２つの分離領域の間で前記基板上に延在し、前記２つの分離領域に少なくとも部分的に重なる浮遊ゲートを形成し、前記分離領域の１つの外表面上に消去ゲートを形成し、
前記浮遊ゲートの上に、そして、好ましくは、消去ゲートの上に、制御ゲートを形成することを備える。
【００１９】
本発明による方法を用いることによって、不揮発性メモリが、小さな寸法を有し、且つ消去ゲートと浮遊ゲートとの間に小さな容量結合を有して実現される。
【００２０】
分離領域は、ＳＴＩ領域が小さい寸法に作製可能であることから、ＬＯＣＯＳ領域の上が好ましいＳＴＩ領域として設けられてよい。
【００２１】
消去ゲートは、分離領域の外表面上に、好ましくはポリシリコン層でよい第１導電層を堆積し、パターニングすることによって形成されてよい。浮遊ゲートは、隣接浮遊ゲート分離用に第２導電層内にスリットを形成するために、やはり、好ましくはポリシリコン層でよい第２導電層を堆積し、パターニングすることによって形成されてよい。パターニングは、スリットがほぼ基板の幅全体に及ぶようにスリットをエッチングすることによって行われてよい。更に、その方法は、第２導電層上面に誘電体層を堆積し、アクセス・ゲートが形成されるべきその位置で誘電体層を部分的に除去することを備えてよい。
【００２２】
制御ゲートの形成は、浮遊ゲートと消去ゲートとの上に第３導電層を堆積し、第３導電層をパターニングすることによって行われてよい。第３導電層は好ましくはポリシリコン層でよい。
【００２３】
本発明による方法は、更に、制御ゲートを形成する前に浮遊ゲートと消去ゲートとの上面に絶縁層を設けることを備えてよい。更に、その方法は、アクセス・ゲートを形成することを備えてよい。
【００２４】
本発明による一実施形態では、絶縁層は、制御ゲートの形成前に、アクセス・ゲートが形成されなければならない位置で除去されてよい。これは、不揮発性メモリ・セルの適切な動作を妨害しない長い連続的な途切れのない消去ゲートになる。これは、途切れた浮遊ゲート材料が、消去ゲート上面のある制御ゲート材料によってバイパスされ、したがってアクセス・ゲートが電気的に連続的な構造体であるからである。
【００２５】
本発明のこれらのまた他の特性、特徴及び利点が、以下の詳細な説明から、本発明の原理を例示として図示する添付の図面を併せとれば明らかになるであろう。この説明は、本発明の範囲を限定するものでない、単に例のために与えられる。以下に引用された参照符号は、添付の図面を参照する。
【００２６】
異なる図面では、同様の参照符号が、同じか類似の要素を参照する。
【００２７】
本発明が、特定の実施形態に関して、また本発明がそれによって限定されず特許請求の範囲によってのみ限定される一定の図面を参照して説明されるであろう。説明される図面は単に概略的であって限定するものでない。図面では、要素の中のサイズには、例示のために誇張して示され、原寸通りに描かれてないことがあるものもある。用語「備える」が本明細書の説明及び特許請求の範囲で用いられる場合、他の要素又はステップを排除しない。
【００２８】
特許請求の範囲で使用される用語「備える」は、それ後、列挙される手段に制限されるものと解釈されるべきでなく、それは他の要素又はステップを排除しないことに留意されたい。したがって、表現「手段ＡとＢとを備える装置」の範囲は、構成要素ＡとＢだけから成る装置に限定されるべきでない。それは、本発明に関して、単に、装置の関連する構成要素が、ＡとＢであることを意味する。
【００２９】
更に、本明細書の説明及び特許請求の範囲の中の第１、第２、第３などの用語は、類似の要素間を区別するため用いられ、必ずしも連続的、又は時間的な順序を記明するために用いられない。そのため用いられた用語は適切な状況の下で交換可能であり、本明細書で説明された本発明の実施形態は、本明細書で説明され又は図示されたのとは別の順番で動作することができることも理解されたい。
【００３０】
更に、本明細書の説明及び特許請求の範囲では、用語、上部、底部、上、下などは、説明のために用いられ、必ずしも相対的な位置を記明するために用いられない。そのため用いられた用語は適切な状況の下で交換可能であり、本明細書で説明された本発明の実施形態は、本明細書で説明され又は図示されたのとは別の方向で動作することができることも理解されたい。
【００３１】
本発明は、消去ゲート（ＥＧ）を備える不揮発性メモリ（ＮＶＭ）装置と、そのような装置の製造方法とを提供する。本発明によれば、ＥＧは、浮遊ゲート（ＦＧ）に浮遊ゲート分離をもたらす所謂スリット内で、浅いトレンチ分離（ＳＴＩ）上、又は浅いトレンチ分離内に配置され、好ましくはセル・サイズを増大させない。したがって本発明は、低書込み電圧方法と低消去電圧とをＥＧを使用することによって結びつける方法を説明し、低消去電圧になる特別なＥＧの利点とセル・サイズを増やすことのない簡単な加工とを結びつける。
【発明を実施するための最良の形態】
【００３２】
本発明の第１実施形態によれば、ＳＴＩの上面にＥＧを備えるＮＶＭセルが説明される。図２から図１０は、そのようなメモリ・セルの製造において引き続く工程ステップを図示している。
【００３３】
加工は基板１に分離領域２を設けることに始まる。本発明の実施形態では、用語「基板」は、使用されてよい、或いは、その上に装置、回路又はエピタキシャル層が形成されてよい任意の下部材料又は複数の材料を含んでよい。別の代替的実施形態では、この「基板」は、例えば、ドープ・シリコン、ガリウムヒ素（ＧａＡｓ）、ガリウムヒ素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）、又はシリコンゲルマニウム（ＳｉＧｅ）基板など半導体基板を含んでよい。「基板」は、例えば、半導体基板部分に加えて、ＳｉＯ２層又はＳｉ３Ｎ４層など絶縁層を含んでよい。したがって用語基板はシリコン・オン・ガラス、シリコン・オン・サファイア基板をも含む。したがって、用語「基板」は、当該の層又は部分の下にある層に対し一般的に要素を定義するために使用される。「基板」は、その上に層が形成された、例えばガラス、プラスチック又は金属層など任意の他のベースであってもよい。本発明の以下の説明は、単結晶シリコン基板によって為されるが、本発明を限定することを意図しない。
【００３４】
分離領域２は、例えば、浅いトレンチ分離（ＳＴＩ）領域又は熱酸化フィールド酸化物（ＬＯＣＯＳ（シリコン局所酸化））領域でもよい。しかし、ＳＴＩ領域がＬＯＣＯＳ領域寸法より小さい寸法で形成し得ることから、ＳＴＩ領域はＬＯＣＯＳ領域上にあることが好ましく、これによりセル寸法を縮小することが可能で、セル密度が増やせる。したがって以降の説明ではＳＴＩ領域２だけが更に考慮されるが、本発明は、例えばＬＯＣＯＳ領域で同様に実施される以下に説明される工程ステップを含むことも理解されたい。
【００３５】
本発明では、図２に図示されたように、基板１は、連続するメモリ・セルを互いに分離するためにＳＴＩ領域２を備える。２つのＳＴＩ領域２の間において活性領域３が残存基板１の中に形成される。
【００３６】
ＳＴＩ領域２は、先ず半導体基板１内に例えば、従来のホトリソグラフィ工程と、ドライ・エッチング工程など異方性エッチング工程、例としてエッチャントにＣｌ２を使う、例えば反応性イオン・エッチング処理（ＲＩＥ）とによって浅いトレンチを作り出すことによって形成されてよい。浅いトレンチは、例えば、半導体基板１内に約２００ｎｍから約６００ｎｍの間の深さ（数字で示されてない）に作り出される。浅いトレンチの画定に用いたホトレジスト・パターンを、例えば、プラズマ酸素アッシングによって除去し、慎重にウェット洗浄した後、酸化ケイ素層など絶縁層が、例えば減圧化学気相成長（ＬＰＣＶＤ）処理、又はプラズマ化学気相成長（ＰＥＣＶＤ）処理、又は他の処理によって約３００ｎｍから約１５００ｎｍの間の厚さに堆積される。したがって浅いトレンチは完全に埋め尽くされる。浅いトレンチ内以外の領域から絶縁材料、所与の例の酸化ケイ素の除去が、化学機械研磨（ＣＭＰ）処理か適切なエッチャントを用いるＲＩＥ処理によるなど任意の適切な技法を用いて達成され、絶縁体で満たされたＳＴＩ領域２がもたらされる。
【００３７】
ＳＴＩ領域２の代わりにＬＯＣＯＳ分離領域が基板１に設けられる場合、ＬＯＣＯＳ分離領域は、先ず窒化ケイ素など耐酸化マスクを形成し、次いで窒化ケイ素マスク・パターンによって保護されてない半導体基板の領域が熱酸化処理に曝されることによって形成されてよい。したがってＬＯＣＯＳ分離領域は、ＳＴＩ領域２の深さと同じ厚さの所に作り出される。ＬＯＣＯＳ領域の形成後、耐酸化マスクが除去される。
【００３８】
ＳＴＩ領域２はＬＯＣＯＳ分離領域２上が好ましいが、ＳＴＩ領域２の加工は、図３に図示されたように、基板１上にトポグラフィを持ち込むおそれがあるという欠点を有する。このトポグラフィは不揮発性メモリの更なる加工においてエッチングの問題を持ち込むおそれがある。図３から分かるように、ＳＴＩは活性領域３の隣に溝４を生じさせることがある。これらの溝４は、形成された絶縁層のエッチ・バックの間に活性領域３と同じ高さにトレンチ内の絶縁層をレベル調整するために形成される。浮遊ゲート（ＦＧ）と制御ゲート（ＣＧ）（以下を参照のこと）とを備えるメモリ・スタックが、形成されたＳＴＩトポグラフィ上に堆積される場合、このトポグラフィは例えばポリシリコン層の等角堆積によってそのまま残る。この問題は、例えば、浮遊ゲート材料の堆積後（以下を参照のこと）、化学機械研磨（ＣＭＰ）を用いることによって、ＳＴＩトポグラフィを事前に除去することで克服し得る。したがってＳＴＩトポグラフィは後続の層に持ち込まれないことになる。
【００３９】
本発明の第１実施形態によるＮＶＭ装置の製造において次のステップは、図４に図示されている、消去ゲート（ＥＧ）形成である。したがって、好ましくはポロシリコン層でよい、この先の説明では消去ゲート（ＥＧ）層５と呼ばれることになる、第１導電層５が堆積される。ＥＧ層５は、好ましくは５０ｎｍを越えない、好ましくは１０ｎｍから４０ｎｍの間の、更に好ましくは約２０ｎｍの厚さを有してよい。ＥＧ層５の上面に絶縁キャップ層６が約１００ｎｍの厚さで設けられる。ＥＧ層５とキャップ層６との厚さが併せて、後でＦＧ層の厚さを決めることになる。それ故、キャップ層６の厚さは、必要とされるＦＧ高さを達成するように適合させてよい。したがって、特定のＦＧ高さで、且つＥＧ層５を薄くするようにしたい場合、キャップ層６の厚さは、必要なＦＧ高さを達成するために増加させるべきである。キャップ層６は、例えば、１０ｎｍと３０ｎｍの間の、例えば２０ｎｍの厚さで酸化物層などの薄い第１キャップ層７と、例えば、約８０ｎｍの厚さで窒化物層などの厚い第２キャップ層８とを備えてよい複数の層から成ってよい。薄い第１キャップ層７は、好ましくは、この薄い第１キャップ層７を貫通する望ましくない電流を避けるためにトンネル酸化物の厚さ（以下を参照のこと）と同程度の厚さである。厚い第２キャップ層８は、ＥＧとキャップの組合せを必要な高さとするのに使える。更なる実施形態では、組合せ型の酸化物／窒化物キャップ６の代わりに、窒化物層など単一の絶縁層だけから成るキャップ層６が用いられることもある。これは、単に窒化物層がＥＧ層５の上面に堆積されることを意味する。酸化物層７と窒化物層８とを備える所定のキャップ層６を他に形成可能であるのは、ＥＧ層５の堆積後、ただし、ＥＧ層５のパターニング前にその層を酸化することで、これは、後続の窒化物キャップ層８を堆積する前に酸化物堆積の必要がないことを意味する。後者の方法の利点は、ＥＧ層５の部分が酸化物に変換され、ＥＧ用の薄いポリシリコン層を残すという事実にある。これは、例えば１０ｎｍの範囲の厚さを有するＥＧ層５を得ることを容易にする。これは、ポリシリコンの堆積によって約１０ｎｍの均一の薄いポリシリコン層を得ることは困難であるので有利である。
【００４０】
その後、ホトレジスト層などのマスク層が、これまで得られた構造体に対し、例えばスピン・コーティングによって、又は他の任意の適切な技法によって適用され、消去ゲート・マスク９を形成するために露光される。これは、例えば、標準的なホトリソグラフィ又は他の任意の適切な技法によって行われてよい。ホトレジスト層は、例えば、数ミクロンの厚さを有することがあり、例えばポリ（ビニルシンナマート）又はノボラックをベースとしたポリマーなどホトレジストとして使用されることがある任意の適切なポリマーで作られてよい。その後、マスクが、これまで得られた基板上にパターンを整合させるように適用される。次いで、ホトレジスト層が、例えばＵＶ光によってマスクを通して照射される。照射後、ホトレジストは、用いられたホトレジストの種類によって決まって、ホトレジストの照射された部分（ポジ型レジストの場合）かホトレジストの照射されなかった部分（ネガ型レジストの場合）が除去されることによって現像される。このステップの後の結果が図４に図示されている。消去ゲート１０は、最小加工寸法（ＣＤ）、即ち所与の技術を用いる半導体装置の製造の間に、又は一層小さい、当業者に知られているトリックを用いることによって形成されてよい最小の幾何学的特徴寸法を有することがある。ＣＤを小さくするための１つの可能性として、ＥＧマスク９を形成し、レジストの現像後に、ＥＧマスク９の残存部分の寸法をシュリンクさせるようにレジスト・シュリンク（即ちＵＶベーク）又はレジスト・アッシ（即ち、Ｏ２プラズマ）を使用する。特にレジスト・シュリンクは、サブ・リソグラフィック寸法に対する信頼できる、とても安価で、容易な方法である。ＣＤは、この技法で約３０ｎｍから５０ｎｍ縮小できる。同様の寸法は位相シフト・リソグラフィで得られる。
【００４１】
次いで、その上面にキャップ層６を伴うＥＧ層５のパターニングが、ＥＧマスク９の現像ホトレジスト層を用いて実施される。このエッチング・ステップの間に、ＥＧ層５とキャップ層６とが、消去ゲート・マスク９範囲の外側から除去され（図５を参照のこと）、そのようにして上面に第１キャップ１１と第２キャップ１２とを伴う消去ゲート１０が形成される。この実施形態では、第１キャップ１１は酸化物キャップ、第２キャップ１２は窒化物キャップでもよい。したがって、キャップ層６にただ１つの材料が用いられている場合は、１つのキャップだけ（図示されていない）が消去ゲート１０の上面に残る。その後、ホトレジスト層の残存部分は一般に有機溶媒を使用することによって除去される。なお消去ゲート１０のサイズ縮小に向けた別のオプションとしては、キャップ層６のレジスト剥離後のＥＧ層５における短時間の等方性オーバー・エッチでもよい。したがってキャップ層６は、ＥＧ層５のエッチングに対して後続エッチング用ハード・マスクとして用いられてよい。
【００４２】
次のステップでは、トンネル酸化物１３が基板１の活性領域３上に成長される。トンネル酸化物１３は、好ましくは６ｎｍから１５ｎｍの間の、例えば８ｎｍの厚さを有してよい。この酸化ステップの間に、消去ゲート酸化物１４が、自由表面、即ち消去ゲート１０の側面に形成される。消去ゲート酸化物１４は、増強した酸化に依存するドーピングにより、トンネル酸化物１３より厚くなることがあり、それは高濃度ドープ・ポリシリコンのＥＧ層５は、低濃度ドープ単結晶基板１より速い酸化速度を有するからである。消去ゲート酸化物１４は、後に浮遊ゲート（以下を参照のこと）と消去ゲート１０との間の絶縁を形成することになり、消去の間はトンネル用に使用されることになる。これらのステップ後の結果が図５に図示されている。
【００４３】
図６に図示された次のステップでは第２導電層が堆積される。この実施形態では、第２導電層は、例えばポリシリコンであってよく、更に、後のステップにおいてＦＧ層１５として参照されることになり、その浮遊ゲートがこのＦＧ層１５から形成されることになる。
【００４４】
次いで、ＦＧ層１５が、例として、ポリシングによって、例えばポリＣＭＰによってＥＧ１０上面のキャップの上面に至るまで、例えば、本発明の実施形態では窒化物キャップである第２キャップ１２に至るまで除去される。ポリシング後、ＥＧ１０の上面のキャップの一部が除去されてよく、例えば消去ゲート１０上面の第２キャップ１２が除去されてよい。第２キャップ１２が窒化物キャップである挙げられた例の場合では、この除去は、例えばＨ３ＰＯ４中に浸漬することによって実施されてよい。この実施形態で酸化物キャップである第１キャップ１１は、ここで停止層として機能することになる。そのようにして図７に図示されたように浮遊ゲート１６が形成される。キャップ層６が厚い窒化物層だけを備える場合には、この窒化物キャップ層６の一部分だけがＦＧ層１５のポリＣＭＰ後に除去されてよい。しかし、これは実際には必要ない。キャップ層６の材料、例えば窒化物が除去されない場合には、ＦＧ１６／制御ゲート（ＣＧ）（以下を参照のこと）スタック又はアクセス・ゲート（ＡＧ）（以下を参照のこと）の後続のエッチングの間にＥＧ侵食のリスクは減少する。他方では、側壁結合の不足からＣＧとＦＧ１６との間の結合も減少することがあり、これは、書込みの間、ＣＧ上に高い電圧を必要とすることになる。
【００４５】
次いで、ＦＧ１６のポリシリコンのイオン注入が実施されてよい。原理上は、このイオン注入は第２キャップ１２の除去前に実施されてもよい。しかし、この実施形態では、第２キャップ１２の除去後に実施されるのが好ましく、それは、挙げられた例では、第２キャップ１２は窒化物キャップであり、窒化物キャップ１２を先ず除去することが、窒化物エッチングに用いられるＨ３ＰＯ４によってｎ＋ドープＦＧポリシリコンが侵食されるのを防ぐからである。窒化物エッチング・ステップの間のＦＧポリシリコンの侵食は、ｉｎ−ｓｉｔｕドープ・ポリシリコンが用いられる場合でも生じることがある。ＦＧ層１５ポリシングと第２キャップ１２除去後の結果が、図７に図示されている。両ＦＧ１６がＥＧ１０の上面の上方に延在する側壁１７を備えているのが見える。これらの追加の側壁１７は、ＦＧ１６と後で形成されるＣＧとの間の結合を増加させることになる。
【００４６】
更なる加工の間に、図７に示されている、これ迄に得られたように完結した構造体の上面に誘電体層１８が堆積される。これは図８に図示されている。更なる説明では、誘電体層１８は、挙げられた例で用いられている導電層が好ましくはポリシリコンから形成されているので、インターポリ誘電体層（ＩＰＤ）１８と呼ばれることになる。ＩＰＤ１８は、好ましくは、複数の誘電体材料、例えば、酸化物・窒化物・酸化物（ＯＮＯ）層を備え、従来の技法によって形成又は成長させてよい。ＯＮＯ層は、好ましくは二酸化ケイ素、窒化ケイ素及び二酸化ケイ素の連続層を備える。ＯＮＯ層全体の誘電体厚さは、一般に約１０ｎｍから５０ｎｍの間でよい。しかし、ＩＰＤは、例えば、ＨｆＯ２又はＡ１２Ｏ５などが用いられることがある更に進化した材料から形成されてもよい。これらの材料は、ＯＮＯより高いｋ値を示し、即ち同じ厚さに対し、それらは高い容量を、したがってＯＮＯと比べて高いＣＧ対ＦＧ結合を生じさせる。ＩＰＤ層１８の上面に、好ましくはポリシリコン層でよい、更に、制御ゲート（ＣＧ）層１９と呼ばれることになる第２導電層１９が堆積される。ＣＧ層１９の堆積は、例えば、ＬＰＣＶＤ処理によって約５０ｎｍから４００ｎｍの間の厚さに実施される。ＣＧ層１９のドーピングは、堆積の間にシラン雰囲気にアルシン又はホスフィンなど適切なドーパント不純物を添加することによるｉｎ−ｓｉｔｕか、真性ポリシリコン層に適用されるドーパント・イオン例えば、ヒ素、リン又はボロン・イオンなどを用いてイオン注入処理により達成されてよい。ＣＧ層１９の上面に追加キャップ層２０が堆積される。追加キャップ層２０は、例えば、窒化物層でよく、４０ｎｍから２００ｎｍの間の厚さを有し、好ましくは約１００ｎｍの厚さでよい。
【００４７】
次いで、それぞれが追加キャップ層２０、ＣＧ層１９、ＩＰＤ１８及びＦＧ１６を備えるゲート・スタック２３がエッチングされる。このスタック・エッチングの間に、挙げられた例の酸化物キャップでは、消去ゲート１０の上面の第１キャップ１１は除去されるべきでないか、或いは後でアクセス・ゲート２２を形成することができるように少なくとも完全には除去されるべきでない。これまでの結果が、図８に図示されおり、それは、本発明の第１実施形態によるＮＶＭ装置のワード線方向内の断面図を示している。
【００４８】
次いで、スペーサ２１が、ＦＧ１６／ＩＰＤ１８／ＣＧ１９スタック２３に隣接して形成されてよい（図８の線Ａ−Ａ’の所の断面図、図９を参照のこと）。スペーサ２１は、例えば絶縁材料、例えばＴＥＯＳ又はＨＴＯなど酸化物を例えば堆積し、続いてエッチングすることによって形成されてよい。スペーサ・エッチングは、トンネル酸化物層１３の露出部分、即ち、ゲート・スタック２３によって覆われない部分をも除去し、基板１の高さの所で終わる。そのようにしてスタック・ゲート又はダブル・ゲート・スタックが形成される。好ましくは、ゲート・スタック２３が無いシリコン基板１の表面を露出するために装置が洗浄される。次いで、アクセス・ゲート酸化物２７など、アクセス・ゲート絶縁体が基板１上に成長される。
【００４９】
次のステップでは、例えば、ｉｎ−ｓｉｔｕ、イオン注入、又はそれらの組合せによってドープされるポリシリコン層でよい第４導電層（図示されていない）が、堆積される。この第４導電層は、例えば４５０ｎｍの厚さを有してよいが、好ましくはゲート・スタック２３の高さより高い任意の他の厚さを有してよい。第４導電層の厚さは、例えば化学機械研磨（ＣＭＰ）によってゲート・スタック２３と同じ高さになるまでか、ゲート・スタック２３の真上まで除去される。他の技法が第４導電層の余分な部分を除去するために用いられてもよい。多結晶シリコンが第４導電層に適用される場合、ゲート・スタック２３の追加のキャップ層２０が、例えば窒化ケイ素で構成されるのが有利である。追加のキャップ層２０は、後で、ＣＭＰ中に停止層、及び／又は以下に説明されるアクセス・ゲート２２の（バック）エッチングの間にＣＧ１９の侵食を阻止するための停止層として用いられてよい。
【００５０】
次いで、マスク（図示されていない）が適用され、後で図９に図示されてように、アクセス・ゲート２２が形成されることになる２つのゲート・スタック２３の間で第４導電層の一部を覆う。マスクは、メモリ装置の加工用に用いられる材料を考慮して適切である任意の材料から形成されてよい。マスクは、場所によりアクセス・ゲート２２が無くてよい所で第４導電層をエッチングするために使用され、エッチングは、ＡＧ酸化物２７、スペーサ２１、追加キャップ層２０、及びキャップ層６の残存部分、例えば第１キャップ１１に対し選択的である。第４導電層のエッチングとマスクを除去した後では、構造体は図９及び図１０に図示されたように見える。図９と図１０は、本発明の第１実施形態による、図８に図示されている、それぞれ線Ａ−Ａ’と線Ｂ−Ｂ’による不揮発性メモリ装置の構造体の断面図を図示している。
【００５１】
前述した例では、ＡＧマスクはＡＧ２２をパターニングするのに使用されている。しかし、自己整合的手法が用いられてもよい。
【００５２】
セル構成は、ＭＤＤ、ＨＤＤオフセット・スペーサ、ＭＤＤインプラント、シリサイド化並びにバックエンド加工等の当業者には知られた標準的加工で仕上げる。
【００５３】
図１１は、可能なアレイ構成３０、即ち、各セルに対し別々のソース・サイド選択トランジスタを有するコモン・ソースＮＯＲの上面図を図示しており、アレイ構成３０は本発明による複数のＮＶＭ装置を備え、ＥＧ１０、ＦＧ／ＣＧスタック２３及びＳＴＩ領域２の構成を図示している。更に、ビット線コンタクト２４とソース・コンタクト２５の位置が示されている。図に描かれている装置のサイズは原寸通りでない。更に、図１１の意図はただ図示することにあり、したがって本発明を限定しないことに留意されたい。
【００５４】
本発明による方法の第１実施形態を用いて、ＳＴＩ又はＬＯＣＯＳ或いは類似の領域など分離領域２の上面にＥＧ１０を備える不揮発性メモリ装置を実現でき、ＥＧ１０は、ポリ酸化物又はＥＧ酸化物１４など絶縁体によってＦＧ１６から分離されている。この絶縁体１４の面積は比較的小さいのでＥＧ１０とＦＧ１６との間の容量結合は小さい。結果として、ＥＧ１０に印加される正電位は、例えばＥＧ酸化物１４など絶縁体内に大きな電界をもたらすことになり、ＥＧ酸化物１４を通してＦＧ１６からＥＧ１０へ電子のファウラー・ノルドハイム（ＦＮ）トンネルを生じさせる。このように消去電圧が低減され、更にＥＧ１０の正電圧が、消去のために（ＣＧ１９の負電荷の代わりに）使われ、セルの正電位だけでの動作を可能にし、これはサイズと周辺部の複雑さに対し有利である。
【００５５】
本発明によるメモリ・セルは、ドレインで３〜６Ｖ、ＡＧ２２で１〜２Ｖ、ＣＧ１９で６〜１０Ｖの電圧でソース・サイド注入（ＳＩＩ）で書込みできる。ＳＳＩは、一体化されたＣＧ／ＦＧスタック２３とＡＧ２２を用いて全セル・コンセプトで使える効率的な低電力書込み方法である。チャネル・ホット・エレクトロン（ＣＨＥ）書込みが、やはり、ドレインで３〜６Ｖ、ＣＧ１９で８〜１２Ｖの電圧で用いられてよい。原理的にはＡＧ２２のない他のアレイ構成がＣＨＥ用に使用されてよい。
【００５６】
ＥＧ１０とＦＧ１６との間の結合が弱いので、ＥＧ１０の電圧が、ＥＧ１０とＦＧ１６との間でＥＧ酸化物１４を横断して高い電界を生じさせることになる。ＥＧ１０で８〜１２Ｖの電圧で、ＦＧ１６からＥＧ１０へファウラー・ノルドハイム・トンネルが起こり得る。ＥＧ１０のない従来技術の装置が使用される場合、ファウラー・ノルドハイムの消去には、１５Ｖから２０Ｖの間の電圧を必要とすることになる。この高い電圧は、ＦＧとＣＧとの間の結合が１００％でないための電圧ロスによる。これらの場合では、ＣＧ１９とＦＧ１６の間の結合は約５０％から６０％である。
【００５７】
しかし、上述したＥＧコンセプトの欠点は、コンタクトが取られたＦＧポリと共にＣＧ／ＦＧスタックによってＡＧ２２が形成されるディスクリート２−トランジスタ（２−Ｔ）・セルには、直ちに適合させることができないということである。この場合は、ＦＧ導電材料、即ちＦＧポリからＡＧ２２が形成されているそのような場合には、ＡＧ２２が切断されることになる。更に、この方法は、自己整合させたＡＧ２２を使うコンパクト・セルの製造用にそれ程うまくは適合しない、それはＳＴＩ２上のＥＧ１０の高さが高すぎる場合、ＡＧ２２がＥＧ１０の横に沿って形成されることになり、したがって隣接の並行しているＡＧ２２に高さ不足が生じる。自己整合させたアクセス・ゲートを有するコンパクト・セルの製造には、図９に図示された状況から始めるが、ＡＧ２２無しで、ＡＧ２２は、「自ら」、即ちＣＧ／ＦＧスタック２３の両側の所でスペーサを用いることによって、縦方向の側壁全てに対して形成されることになる。ＥＧ１０はやはり縦方向側壁を有するので、ＡＧポリシリコンはこれらの側壁上にあることになる。これはＡＧ−ＡＧ短絡となる。したがって、電気的短絡路が、ソース・コンタクト２５の両側で、ＡＧ２２からＡＧ２２へＥＧ１０に沿って進むポリシリコン・トレースを備える。第２実施形態では、２−Ｔセルの製造に対し第１実施形態のＥＧコンセプトを用いる方法が説明される。図１２ａは従来の２−Ｔセルを備えるアレイ３０の一部分の上面図を図示しており、図１２ｂは中で同一ワード線上に隣接する浮遊ゲート１６が、いわゆるスリット・マスク２６によって分離されている従来の２−Ｔセルの断面の図示である。このスリット・マスク２６は図１３ａと図１３ｂに見られるように、やはりＡＧ２２として働くＦＧ材料を切断することになるので、ＡＧ領域に延在していない。もちろんそのような途切れたＡＧ２２と共にはアレイ３０は使えない。
【００５８】
２−ＴセルがＥＧ１０と組み合わされる場合、ＥＧ１０は好ましくは常に連続的な途切れのない長い線路であるべきである。図１３ｂと厳密に同じようにして、２−Ｔセル内でＥＧ１０を使用するには、図１４ａと図１４ｂとに図示されるように接続されないＡＧ２２となる。図１４ａはＥＧ加工を伴う標準２−Ｔセルを備えるアレイの一部分の上面図を図示しており、図１４ｂはＥＧ加工を伴う標準２−Ｔセルの断面を図示している。この場合には、図１３ｂに図示された場合と同様に、ＡＧ２２は電気的に不連続である。ＥＧ１０がＡＧ２２を切断することになり、したがって、ＥＧコンセプトは本発明の第１実施形態の標準２−Ｔ手法とは互換性を有しない。
【００５９】
本発明の一実施形態として、上述した問題を克服する解決策が、ここで図１５と図１６として図示されている。図１５は、ＥＧなしで、隣接するＦＧ１６の間に長いスリット２６を伴う「変形」２−Ｔセルを有するアレイの一部分を図示している。セルは短いスリットで作製されてもよいが、これは不必要に複雑になる。変形２−Ｔセルは以下のように形成されてよい。
【００６０】
「変形」２−Ｔセルの形成の第１ステップは、標準２−Ｔセルの形成と違わない。これは、第一に、基板１が次に続くメモリ・セルを互いに分離するために例えばＳＴＩ領域など分離領域２を備えることを意味する。２つのＳＴＩ領域２の間において、活性領域３が残存基板１の中に形成される。次いで、基板のイオン注入が、例えば犠牲酸化層を介して実施され、その後、その犠牲酸化層が除去される。更なるステップでは、トンネル酸化物１３が基板１の活性領域３の上に成長される。ＦＧ材料の層が、トンネル酸化物１３の上面に、例えば堆積されて、適用される。次いで、隣接するＦＧを分離するためにＦＧスリットがエッチングされ、そのエッチングはＳＴＩ酸化物上で停止する。ＦＧスリット・マスク２６が、ここではアレイ３０全体上にある長いラインからなる。その後、例えば、１０ｎｍから２０ｎｍ、好ましくは１５ｎｍのＥＯＴによる、ＯＮＯスタックとしてＩＰＤ層１８が堆積される。
【００６１】
ＩＰＤ形成後、ＩＰＤ層１８は、後にＡＧ２２が画定されることになる場所で選択的に除去されなければならない。ＩＰＤ層１８は、例えばウェット又はドライ・エッチングによって除去されてよいが、ＩＰＤが完全に側壁から除去されることは必要ない。信頼性の理由から、例えばＩＰＤ層１８の部分を除去するためにホトレジストを適用する前にＩＰＤ層１８の上面にポリシリコンなど適切な材料の薄いバッファー層を堆積することは有益となりうる。このように信頼性に危害をもたらすおそれのあるＩＰＤ層１８の上面に直接レジスト加工することは必要でない。オプションで、このバッファー層がＩＰＤエッチングに対しハード・マスクとしてまで用いられることがある。ＩＰＤエッチング・ステップとレジスト除去の後、標準２−Ｔセル用としての残りの加工が、ＣＧ層１９の堆積を始めとして再開されてよい。ＣＧ／ＦＧスタックがエッチングされ、これにより、ＣＧ／ＦＧ、ＡＣラインが画定される。ＣＧ材料とＩＰＤとが、後でＦＧコンタクトが作製されることになる場所から除去される。側壁酸化が実施され、ＭＤＤインプラント、ＨＤＤオフセット・スペーサ形成、及びＨＤＤインプラントが実施される。その後、基板内の露出された活性領域と露出された導電層（ＣＧとＦＧ）サリサイド化され、更にバックエンド加工が実施される。そのようにして、図１５ａと図１５ｂ（ＥＧなし）並びに図１６ａと図１６ｂ（ＥＧあり）に図示されているように、「変形」２−Ｔセル即ち変形ＡＧ２２付き２−Ｔセルが形成されてよい。
【００６２】
本発明の第２実施形態による変形２−Ｔセルでは、長い連続的なＥＧ１０が、図１６ａと図１６ｂに図示されている２−Ｔセルの適切な動作を妨げない。理由は、途切れたＦＧ導電材料１６はＥＧ１０の上面でＣＧ１９によってバイパスされ、その結果ＡＧ２２は連続である。したがって長いスリット２６に係わらず、ＡＧ２２は電気的に連続であり、本発明の第２実施形態による変形２−Ｔ手法の特徴である装置の機能不全の原因とはならない。
【００６３】
本発明の第１及び第２実施形態では、ＥＧ１０はＳＴＩ２の上面にビット線方向に形成され、隣接の浮遊ゲート１６を分離する従来のスリットに取って代わる。本発明の第３実施形態では、ＥＧ１０は、やはりビット線方向に延びるが、ここでは、ＳＴＩ２内に配置される。以下に、第３実施形態による不揮発性メモリの製造の間の連続的な工程ステップが説明されることになる。しかし、これは大まかな工程の流れであってウェル・インプランテーションのための犠牲酸化膜などのような当業者に良く知られた「細部」を省いていることに留意されたい。この第３実施形態のコンセプトは、第１、第２実施形態と反対に自己整合されたＡＧを有するコンパクト・セルの形成と互換性を有する。
【００６４】
第１のステップでは、例えばシリコン又は第１実施形態で説明したように任意の他の適切な基板でよい、基板１上にハード・マスク３１が堆積される。これは、図１７に図示されている。ハード・マスク３１は後に装置の活性領域３を画定することになる（図１８を参照のこと）。第１ステップは、標準ステップ、即ち、いわゆるダイレクトＳＴＩモジュール２で行なっている。好ましくは、ハード・マスク３１は、パッド酸化膜上に窒化膜を備えてよい。
【００６５】
次のステップでは、ハード・マスク３１は、基板１内のトレンチ又はスリット３２をエッチングするために使用される。そのようにして、図１８に図示されているように、活性領域３が基板１内に形成される。トレンチ又はスリット３２はＮＶＭ装置のフィールド領域を画定することになる。ここまで本発明による工程は標準ＳＴＩ工程で実施されるような通常の工程ステップに沿っている。
【００６６】
更なるステップでは、トレンチ又はスリット３２が完全にではなく部分的に、図１９に図示されているように、絶縁層３３で満たされる。絶縁層３３は、例えば熱的成長させた酸化物と堆積された酸化物の組合せでよい。このステップでは、標準のＳＴＩ法とのずれが始まる。標準のＳＴＩ工程では、トレンチ３２は完全に酸化物で満たされる。この絶縁層３３は、好ましくは１０ｎｍから５０ｎｍの間の厚さを有してよい。絶縁層３３は、一方ではトレンチ３２の側壁３４に沿う如何なる寄生トランジスタ動作も防ぐ十分な厚さであるべきである。他方では、絶縁層３３は、十分薄く完全にはトレンチを埋め込まないものでもあるべきである。こうしたことから、ここでは部分的に絶縁層３３で満たされたトレンチ３２が、基板１内にＳＴＩ領域２を形成する。更なる工程では、消去ゲート１０が、以下に説明する、これらのＳＴＩ領域２内に形成されることになる。
【００６７】
絶縁層３３の堆積の後、第１導電層５が、図２０に図示されているように、トレンチ３２の残りの部分を埋めるために堆積される。第１導電層５は、例えば、ｉｎ−ｓｉｔｕドープ・ポリシリコンであり、後でＥＧ層５と呼ばれることになる。後でＥＧは、このＥＧ層５から形成されることになる。
【００６８】
後続の平坦化ステップ、例えば化学機械研磨（ＣＭＰ）ステップは、ここまで得られた装置の表面を平坦化するために実施される。このステップでは、ハード・マスク３１はＣＭＰストップとして用いられてよい。工程はトレンチ３２内の特定の層スタックに合わせられるべきである。ＣＭＰ後の結果は図２１に図示されている。ＣＭＰ後に、ハード・マスク３１が例えばエッチングによって除去されてよい。この除去の前に、ＥＧ層５とトレンチ内３２の酸化物を活性層表面３５と同じ高さにするエッチングであるブランケット・エッチングが最後のトポグラフィを減らすために実施されなければならない。その結果は図２２に図示されている。ＳＴＩ領域２内の導電材料線路はＥＧ３６を形成する。
【００６９】
前述された工程は、標準ＳＴＩ工程に基づく本発明の第３実施形態による装置を如何に処理するかの単なる一例であることに留意されたい。例えばＳＴＩ領域２上に追加のＣＭＰストップ・タイルを有するなどの他の更に進んだＳＴＩ工程が、図２２に図示された構造体を形成するのに適合されてもよい。
【００７０】
工程のこの段階で、当業者には良く知られたウェル・インプラント、ＶＴ調整インプラント及びアンチ・パンチスルー・インプラント（図示されていない）が実施されてよい。犠牲層、例えばこれらの注入を実施するために用いられる犠牲酸化物層を除去した後、酸化物層など絶縁層が、通常は熱酸化によって成長されてよい。これは、活性領域３の上面に形成されるべきトンネル酸化物１３をもたらす。トンネル酸化物１３は、例えば７ｎｍから１２ｎｍの厚さを有してよい。同じ酸化ステップが、ＥＧ３６の上面に成長させるべき酸化物層、いわゆるポリオキサイド即ちＥＧ酸化物１４をもたらすことにもなる（図２３を参照のこと）。高濃度ドープＥＧポリシリコンが低濃度ドープ単結晶シリコン基板１より速い酸化速度を有することから、ポリオキサイド即ちＥＧ酸化物１４はトンネル酸化物１３より厚いことになる。
【００７１】
次のステップでは、通常の方法によりＣＧ／ＦＧスタックが作製されてよい。先ず、第２導電層１５が図２３の構造体の上面に堆積される。これは図２４に図示されている。第２導電層１５は例えばポリシリコンでよい。後の説明では、第２導電層１５はＦＧ層１５と呼ばれることになる。ＦＧ層１５の堆積は、好ましくはＣＶＤ処理によって約５０ｎｍから４００ｎｍの間の厚さで行われてよい。ＦＧ層１５のドープは、堆積の間に、例えば、シラン雰囲気にアルシン又はホスフィンを添加することによるｉｎ  ｓｉｔｕか、例えば、真性ポリシリコン層に適用されるヒ素、リン又はボロン・イオンを用いてイオン注入処理により達成されてよい。ＦＧ層１５のパターニングは、通常の露光ステップにより行われてよい。レジスト層（図示されてない）は、ＦＧ層１５の上面に適用され、そのある部分（所望のパターンにより決まる）が露光される。引き続いて未露光部（又は露光部、用いたレジストの種類により決まる）が、洗浄で落され、後にレジストの一定のパターンを残し、残存レジスト層によって覆われていない層をエッチングで取り除くことが可能になる。エッチング後、レジストの残存部分が除去される。そのようにして、ＦＧ１６が形成され、図２５に見られるように互いにスリット２６によって分離されている。
【００７２】
次のステップでは、図２６に図示された、インターポリ誘電体（ＩＰＤ）層１８が、図２５の構造体の上面に例えば、任意の適切な技法によって成長又は堆積されて適用される。ＩＰＤ層１８は、好ましくは例えば約１５ｎｍのＥＯＴ層のＯＮＯ層でよい。しかしＩＰＤ層は、例えば、ＨｆＯ２、又はＡ１２Ｏ５などが用いられることがある更に進化した材料から形成されてもよい。これらの材料はＯＮＯより高いｋ値を示し、即ちこれらの材料は、ＯＮＯと比べて同じ厚さに対して高い容量を、したがって高いＣＧ対ＦＧ結合を生じさせる。ＩＰＤ層１８の上面に、後でそれからＣＧが形成されることになる第３導電層１９が堆積されてよい。第３導電層１９は、好ましくはポリシリコン層でよく、以下の説明で、その第３導電層１９はＣＧ層１９と呼ばれることになる。ＣＧ層１９の堆積は、約５０ｎｍから４００ｎｍの間の厚さでＬＰＣＶＤ工程によって行われてよい。ＣＧ層１９のドープは、堆積の間に例えば、シラン雰囲気にアルシン又はホスフィンなど適切なドーパント不純物を添加することによるｉｎ  ｓｉｔｕか、例えば、真性ポリシリコン層に適用されるヒ素、リン又はボロン・イオンなどドーパント・イオンを用いてイオン注入処理により達成されてよい。
【００７３】
オプションで、スタックのエッチングが、当業者に知られた任意の適切なエッチング技法により行われてよい。コンパクト・ポリＣＭＰセル用に窒化物キャップ層（図示されてない）が、ＣＧ層１９の上面に堆積されてよい。
【００７４】
図２７は、装置のワード線方向に沿う断面を図示している。第３実施形態の手法でのＥＧ１０とＦＧ１６の横の重なりは別として、図２７の上面図は、本発明の第１実施形態によるＮＶＭ装置の図１１に図示された上面図と同じである。
【００７５】
本発明の第１実施形態で説明した手法と違って、このＥＧ１０は、ＳＴＩ領域２中で完全に「覆い隠されている」ような新規のトポグラフィを生み出さない。このことは、図２７のＣＧ／ＦＧ／ＥＧスタックを始めとして、１−Ｔも２−Ｔも更に自己整合アクセス・ゲートの有る場合と無い場合のコンパクト・セルでも作製可能であることを意味する。こうして本発明の第３実施形態による方法は、１−Ｔ、２−Ｔ、及びコンパクトＦＧセル、自己整合ＡＧ２２が有るか無い場合のコンパクトＦＧセルに、したがって、適用可能である。２−Ｔ及びコンパクト・セルの場合には、消去動作の間に、例えば、消去の間、ＡＧ２２をプラスにバイアスすることによって、ＡＧ２２とＥＧ１０の間で消去ゲート酸化物１４の電気的なブレークダウンを生じさせないように注意が払われるべきであるが、これは、ＡＧとＦＧ間のカップリングによりコンパクト・セルの消去動作の効率を下げることになる。ＥＧ１０とＦＧ１６との間の、ミスアライメントがトンネル面積の変化を引き起こさないように注意しなければならない。左右の変化が互いに打ち消し合う。しかし、ＦＧ１６又はＥＧ１０のＣＤ変化は直接トンネル面積に影響する。これは、単に線形効果で、一方トンネル電流はＥＧ１０とＦＧ１６との間の電圧差に指数関数的に依存するので、これは、おそらくＶＴが大きくばらつくことにはならない。
【００７６】
本発明による装置中で形成されている消去ゲート１０、３６は、ＳＴＩ領域２の上部又は内部に配置されるのでセル・サイズが増えないことに触れておくことは大切である。これらのＳＴＩ領域２は、隣接する浮遊ゲート１６を分離するのに常に必要である。
【００７７】
本発明による装置に対し、材料と同様に好ましい実施形態、特定の構成又は配置が本明細書で説明されたが、本発明の範囲と趣旨を逸脱せずに形状及び細部で、様々な変形形態又は変更形態が為されてよいことを理解されたい。
【図面の簡単な説明】
【００７８】
【図１】従来技術によるＮＶＭ装置の断面図である。
【図２】本発明の第１実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図３】本発明の第１実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図４】本発明の第１実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図５】本発明の第１実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図６】本発明の第１実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図７】本発明の第１実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図８】本発明の第１実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図９】図８の線Ａ−Ａ’による断面図である。
【図１０】図８の線Ｂ−Ｂ’による断面図である。
【図１１】本発明の一実施形態による不揮発性メモリ・セルのアレイ構成の一実施形態の上面図である。
【図１２ａ】標準（「ショート」）スリット付き標準２−Ｔセルの上面図である。
【図１２ｂ】標準（「ショート」）スリット付き標準２−Ｔセルの断面図である。
【図１３ａ】「ロング」スリット付き標準２−Ｔセルの上面図である。
【図１３ｂ】「ロング」スリット付き標準２−Ｔセルの断面図である。
【図１４ａ】ＥＧ加工による標準２−Ｔセルの上面図である。
【図１４ｂ】ＥＧ加工による標準２−Ｔセルの断面図である。
【図１５ａ】「ロング」スリット付き変形２−Ｔセルの上面図である。
【図１５ｂ】「ロング」スリット付き変形２−Ｔセルの断面図である。
【図１６ａ】本発明の一実施形態によるＥＧ加工付き変形２−Ｔセルの上面図である。
【図１６ｂ】本発明の一実施形態によるＥＧ加工による変形２−Ｔセルの断面図である。
【図１７】本発明の更なる実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図１８】本発明の更なる実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図１９】本発明の更なる実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図２０】本発明の更なる実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図２１】本発明の更なる実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図２２】本発明の更なる実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図２３】本発明の更なる実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図２４】本発明の更なる実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図２５】本発明の更なる実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図２６】本発明の更なる実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図２７】本発明の更なる実施形態による不揮発性メモリ・セルの製造における段階を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
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