(57)【要約】  チョッパにより安定化させられた電流ミラーは、入力電流Ｉｉｎをミラーするように接続された１対のＦＥＴを含んでいる。一実施形態においては、スイッチング回路網Ｓ１およびＳ２では、これらの各入力がこれらのＦＥＴのドレインに接続されており、それぞれクロック信号ＣＬＫ１およびＣＬＫ２を用いて動作させられる。ｒ０ブースト増幅器Ａ１は、その入力がＳ２のこれらの出力に接続されており、その出力が、クロック信号ＣＬＫ２Ｓを用いて動作させられるスイッチング回路網Ｓ３を経由して１対のカスコードＦＥＴのこれらのゲートに接続され、一方のカスコードＦＥＴのドレインが、Ｉｉｎに接続され、他方のドレインが、このミラーの出力Ｉｏｕｔを供給する。Ｓ１は、不整合エラーを低下させるようにクロックされ、Ｓ２およびＳ３は、Ａ１のオフセット電圧に起因したエラーを低下させるようにクロックされ、ＣＬＫ２およびＣＬＫ２Ｓは、寄生キャパシタンスに起因したエラーを低下させるためにＣＬＫ１に対してシフトされる。
2008503166.tif 000002
【特許請求の範囲】
【請求項１】
これらのソースが供給電圧に接続されており、これらのゲートが入力電流Ｉｉｎに接続された第１の電界効果トランジスタ（ＦＥＴ）対（ＭＰ１、ＭＰ２）と、
２つの入力（ｉｎ１、ｉｎ２）と、２つの出力（ｏｕｔ１、ｏｕｔ２）と、クロック入力とを備え、前記入力ｉｎ１およびｉｎ２が、それぞれＭＰ１およびＭＰ２の前記ドレインに接続され、前記回路網が、Ｓ１のクロック入力に印加される第１のクロック信号（ＣＬＫ１）に応じて、ｉｎ１およびｉｎ２をそれぞれｏｕｔ１およびｏｕｔ２に、またそれぞれｏｕｔ２およびｏｕｔ１に交互に接続するように構成された第１のスイッチング回路網（Ｓ１）と、
２つの入力（ｉｎ１、ｉｎ２）と、２つの出力（ｏｕｔ１、ｏｕｔ２）と、クロック入力とを備え、前記入力ｉｎ１およびｉｎ２が、それぞれＭＰ１およびＭＰ２の前記ドレインに結合され、前記第２のスイッチング回路網が、Ｓ２のクロック入力に印加される第２のクロック信号（ＣＬＫ２）に応じて、ｉｎ１およびｉｎ２をそれぞれｏｕｔ１およびｏｕｔ２に、またそれぞれｏｕｔ２およびｏｕｔ１に交互に接続するように構成された第２のスイッチング回路網（Ｓ２）と、
差動入力（ｉｎ１、ｉｎ２）と、差動出力（ｏｕｔ１、ｏｕｔ２）と、基準電圧入力とを有し、前記差動入力ｉｎ１およびｉｎ２が、それぞれＳ２のｏｕｔ１およびｏｕｔ２に接続され、前記基準電圧入力が、電圧Ｖｒｅｆに接続された出力インピーダンス（ｒ０）ブースト増幅器（Ａ１）と、
２つの入力（ｉｎ１、ｉｎ２）と、２つの出力（ｏｕｔ１、ｏｕｔ２）と、クロック入力とを備え、前記入力ｉｎ１およびｉｎ２が、それぞれＡ１のｏｕｔ１およびｏｕｔ２に接続され、前記第３のスイッチング回路網が、Ｓ３のクロック入力に印加される第３のクロック信号（ＣＬＫ２Ｓ）に応じて、ｉｎ１およびｉｎ２をそれぞれｏｕｔ１およびｏｕｔ２に、またそれぞれｏｕｔ２およびｏｕｔ１に交互に接続するように構成された第３のスイッチング回路網（Ｓ３）と、
これらのソースが、それぞれＳ１の出力ｏｕｔ１およびｏｕｔ２に接続されており、これらのゲートが、それぞれＳ３のｏｕｔ１およびｏｕｔ２に接続されており、ＭＰ３の前記ドレインが、Ｉｉｎに接続され、ＭＰ４の前記ドレインが、前記電流ミラーの出力Ｉｏｕｔを供給し、前記第１のＦＥＴ対が、前記第２のＦＥＴ対とカスコード接続されるようになっており、前記増幅器がＭＰ４の前記ドレインにおける前記出力インピーダンスをブーストするようになっている第２のＦＥＴ対（ＭＰ３、ＭＰ４）と
を備え、
前記ミラーは、
スイッチング回路網Ｓ１が、ＣＬＫ１によってクロックされて、ＭＰ１およびＭＰ２の前記ドレインにおける前記信号をチョップし、それによってＭＰ１とＭＰ２の間の不整合に起因したＩｏｕｔ中のエラーを低下させ、
スイッチング回路網Ｓ２が、ＣＬＫ２によってクロックされて、ＭＰ１およびＭＰ２の前記ドレインにおける、増幅器Ａ１の前記オフセット電圧をチョップし、スイッチング回路網Ｓ３が、ＣＬＫ２Ｓによってクロックされて、Ａ１の前記出力における前記信号をチョップして、前記ｒ０ブースト増幅器の前記オフセット電圧に起因したＩｏｕｔ中のエラーを低下させ、前記ｒ０ブースト増幅器が、常に負のフィードバックを伴って動作するように、ＣＬＫ２およびＣＬＫ２Ｓが、ＣＬＫ１に対してシフトされて、ＭＰ３およびＭＰ４の前記ソースにおける寄生キャパシタンスに起因したＩｏｕｔ中のエラーを低下させるように
構成される、チョッパにより安定化させられた電流ミラー。
【請求項２】
ＣＬＫ２の前記周波数が、ＣＬＫ１の周波数の２倍である、請求項１に記載の前記電流ミラー。
【請求項３】
前記寄生キャパシタンスからＩｏｕｔに電荷が転送されないように、前記寄生キャパシタンスの両端間に現れる前記電圧が、前記同じ電圧で前記ミラーチョッピングサイクルの各部分を開始し終了するように、ＣＬＫ２およびＣＬＫ２Ｓが、ＣＬＫ１に対してシフトされる、請求項１に記載の前記電流ミラー。
【請求項４】
入力電流Ｉｉｎを生成する前記回路が、周波数ａでチョップされ、ＣＬＫ１が、ａ≠ｂとなるような周波数ｂで動作する、請求項１に記載の前記電流ミラー。
【請求項５】
ｂ＝２＊ａである、請求項４に記載の前記電流ミラー。
【請求項６】
ＣＬＫ２の前記周波数が、ＣＬＫ１の周波数の２倍であり、ＣＬＫ１およびＣＬＫ２が、
ＣＬＫ２が、ＣＬＫ１の各遷移中に低レベルであり、
ＣＬＫ１が低レベルである間に、ＣＬＫ２が高レベルである前記時間長に対するＣＬＫ２が低レベルである前記時間長の前記比率が、５０：５０であり、
ＣＬＫ１が高レベルである間には、ＣＬＫ２が高レベルである前記時間長に対するＣＬＫ２が低レベルである前記時間長の前記比率が、５０：５０であるように構成される、請求項１に記載の前記電流ミラー。
【請求項７】
ＣＬＫ２の前記周波数が、ＣＬＫ１の周波数の２倍であり、ＣＬＫ１およびＣＬＫ２が、
ＣＬＫ２が、ＣＬＫ１の各遷移中に高レベルであり、
ＣＬＫ１が低レベルである間に、ＣＬＫ２が高レベルである前記時間長に対するＣＬＫ２が低レベルである前記時間長の前記比率が、５０：５０であり、
ＣＬＫ１が高レベルである間には、ＣＬＫ２が高レベルである前記時間長に対するＣＬＫ２が低レベルである前記時間長の前記比率が、５０：５０であるように構成される、請求項１に記載の前記電流ミラー。
【請求項８】
スイッチング回路網Ｓ２の前記入力ｉｎ１およびｉｎ２が、それぞれＭＰ１およびＭＰ２の前記ドレインに接続される、請求項１に記載の前記電流ミラー。
【請求項９】
スイッチング回路網Ｓ２の前記入力ｉｎ１およびｉｎ２が、それぞれＳ１のｏｕｔ１およびｏｕｔ２に接続される、請求項１に記載の前記電流ミラー。
【請求項１０】
前記ＦＥＴ  ＭＰ１およびＭＰ２と前記スイッチング回路網が、関連する寄生キャパシタンスを有し、ＣＬＫ２およびＣＬＫ２Ｓが、ＣＬＫ１に対してシフトされて、前記関連する寄生キャパシタンスに起因したＩｏｕｔ中のエラーを低下させるように前記ミラーが構成される、請求項１に記載の前記電流ミラー。
【請求項１１】
入力電流Ｉｉｎを供給する前記回路が、ＣＬＫ１に対して斜めに傾けられたクロックを用いてチョップされる、請求項１に記載の前記電流ミラー。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００４年６月１５日に出願されたＢｏｔｋｅｒ等に対する仮特許出願第６０／５８０，２９５号の恩典を請求するものである。
本発明は、電流ミラーの分野に関し、詳細には高精度のチョッパ安定化電流ミラーに関する。
【背景技術】
【０００２】
電流ミラーは、アナログ回路設計において広範に使用されている。一部の用途では、非常に高精度な、すなわち、入力電流（Ｉｉｎ）に対する出力電流（Ｉｏｕｔ）の比率が高精度に知られているミラーが必要とされる。
【０００３】
簡単な２トランジスタの電流ミラーでは、これら２つのトランジスタを正確にマッチングさせることが困難なことによって所望の高精度を実現することができないこともある。そうでなければ、トランジスタの不整合によって生じる可能性があるエラーを緩和するために、チョップされた電流ミラーが、多くの場合に使用される。このようなミラーの動作について、図１ａ〜１ｃに示されている。このミラーは、２相のチョッピングサイクルを用いて動作する。図１ａは、この第１の位相中のミラーの動作を示したものであり、すなわちＦＥＴ（ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ電界効果トランジスタ）Ｍ１は、ダイオード接続され、入力電流（Ｉｉｎ）をＦＥＴ  Ｍ２に対してミラーし、このＦＥＴ  Ｍ２は、出力電流Ｉｏｕｔ１を生成する。この第２のチョッピング位相（図１ｂ）中には、Ｍ１とＭ２が交換され、すなわちＭ２は、ダイオード接続され、ＩｉｎをＭ１に対してミラーし、このＭ１は、出力電流Ｉｏｕｔ２を生成する。
【０００４】
チョップされたミラーは、不整合エラーを低下させるが、これらの不整合エラーは、完全にはなくならない。Ｍ２によって伝導させられる電流は、（１＋ｘ）の比率だけＭ１によって伝導させられる電流と整合せず、Ｍ１とＭ２は、５０／５０のデューティサイクルで置き換えられるものと仮定する。この平均出力電流Ｉｏｕｔは、（５０／５０のデューティサイクルを仮定すると）次式によって与えられることになる。
【０００５】
【数１】
2008503166.tif 000003
【０００６】
Ｉｏｕｔは、次式、すなわち
Ｉｏｕｔ１＝Ｉｉｎ（１＋ｘ）によって与えられ、Ｉｏｕｔ２は、次式によって与えられる。
【０００７】
【数２】
2008503166.tif 000004
【０００８】
したがって、この不整合（ｘ）は、Ｉｉｎと次式、すなわち
【０００９】
【数３】
2008503166.tif 000005
【００１０】
によって与えられるＩｏｕｔとの間のエラーをもたらす。不整合ｘが小さい場合には、次式となる。
【００１１】
【数４】
2008503166.tif 000006
【００１２】
この電流ミラーの動作は、図１ｃにおいて見ることができ、この図は、このチョッピングサイクルの各位相中のＩｉｎに対するＩｏｕｔ１およびＩｏｕｔ２を示している。他のエラーは、例えばこれらのミラートランジスタのこれらのドレイン上に存在する寄生キャパシタンスと、デバイス不整合と、出力インピーダンスの不整合に起因して生ずる可能性があり、これらは、出力オフセットエラーを引き起こす可能性がある。また、このチョップされたミラーを駆動する回路もチョップされるときに、このミラーとこの駆動回路が同期的にチョッピングされる場合には、タイミングに関連したエラーが発生する可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
以上で指摘したこれらの問題の一部を克服するチョッパにより安定化された電流ミラーが提示され、そうでない場合にはトランジスタ不整合、寄生キャパシタンス、および／またはタイミング感度に起因して生ずる可能性があるエラーをかなり低下させる。
【課題を解決するための手段】
【００１４】
本提案によるミラーは、これらのソースが供給電圧に接続され、これらのゲートが入力電流Ｉｉｎに接続された、主要な１対のＦＥＴを含んでいる。第１のスイッチング回路網（Ｓ１）は、２つの入力（ｉｎ１、ｉｎ２）と２つの出力（ｏｕｔ１、ｏｕｔ２）と、クロック入力を有する。入力ｉｎ１およびｉｎ２は、これらの主要なＦＥＴのこれらのドレインに接続され、Ｓ１は、そのクロック入力に印加される第１のクロック信号に応じて、ｉｎ１およびｉｎ２をそれぞれｏｕｔ１およびｏｕｔ２に、またそれぞれｏｕｔ２およびｏｕｔ１に交互に接続する。第２のスイッチング回路網（Ｓ２）もまた、その入力ｉｎ１およびｉｎ２が、これらの主要なＦＥＴのこれらのドレインをセンスするように接続され、第２のクロック信号に応じて、ｉｎ１およびｉｎ２をそれぞれその出力ｏｕｔ１およびｏｕｔ２に、またそれぞれｏｕｔ２およびｏｕｔ１に交互に接続する。
【００１５】
このミラーはまた、差動入力（ｉｎ１、ｉｎ２）が、それぞれＳ２のｏｕｔ１およびｏｕｔ２に接続された出力インピーダンス（ｒ０）ブースト増幅器（Ａ１）と、差動出力（ｏｕｔ１、ｏｕｔ２）と、基準電圧Ｖｒｅｆが印加される基準電圧入力も含んでいる。
【００１６】
第３のスイッチング回路網（Ｓ３）は、その入力ｉｎ１、ｉｎ２が、それぞれＡ１のｏｕｔ１およびｏｕｔ２に接続されており、Ｓ３のクロック入力に印加される第３のクロック信号に応じて、その入力ｉｎ１およびｉｎ２をそれぞれその出力ｏｕｔ１およびｏｕｔ２に、またそれぞれｏｕｔ２およびｏｕｔ１に交互に接続する。
【００１７】
この主要対のＦＥＴが、第２の対とカスコード接続され、ｒ０ブースト増幅器Ａ１が、Ｉｏｕｔを供給するＦＥＴのドレインにおける出力インピーダンスをブーストするように、第２の１対のＦＥＴは、これらのソースが、それぞれＳ１の出力ｏｕｔ１およびｏｕｔ２に接続され、これらのゲートが、それぞれＳ３のｏｕｔ１およびｏｕｔ２に接続され、これらのＦＥＴのうちの一方のドレインが、Ｉｉｎに接続され、他方のＦＥＴのドレインがこの電流ミラーの出力Ｉｏｕｔを供給している。
【００１８】
このミラーは、スイッチング回路網Ｓ１を、この第１のクロック信号によってクロックして、これらの主要なＦＥＴ間の不整合に起因した、Ｉｏｕｔ中のエラーを低下させるように構成される。スイッチング回路網Ｓ２およびＳ３は、それぞれこれらの第２および第３のクロック信号によってクロックされて、このｒ０ブースト増幅器のオフセット電圧に起因したＩｏｕｔ中のエラーを低下させる。さらに、この第２および第３のクロック信号は、この第１のクロック信号に対してシフトさせて、この第２のＦＥＴ対のこれらのソースに存在する寄生キャパシタンスに起因した、Ｉｏｕｔ中のエラーを低下させる。これらのクロック信号は、このｒ０ブースト増幅器が、常に負のフィードバックと共に動作するようにＳ１〜Ｓ３を動作させるようにも構成される。
【００１９】
本発明のさらなる特徴および利点については、添付図面と併せて解釈すれば以降の詳細な説明から当業者には明らかになろう。
【発明を実施するための最良の形態】
【００２０】
本発明による、チョッパにより安定化させられた電流ミラーが、図２ａに示されている。「主要な」１対のＦＥＴ  ＭＰ１およびＭＰ２では、これらのソースが、供給電圧（ＶＣＣ）に接続されており、これらのゲートが、ミラーすべき電流、すなわち入力電流Ｉｉｎに共通に接続されている。ＭＰ１およびＭＰ２のこれらのドレインは、スイッチング回路網Ｓ１のこれらの入力に接続される。Ｓ１は、２つの入力（ｉｎ１、ｉｎ２）と、２つの出力（ｏｕｔ１、ｏｕｔ２）と、クロック入力とを有する。動作中には、Ｓ１は、そのクロック入力に印加されるクロック信号ＣＬＫ１に応じて、ｉｎ１およびｉｎ２をそれぞれｏｕｔ１およびｏｕｔ２に接続し、またはｉｎ１およびｉｎ２をそれぞれｏｕｔ２およびｏｕｔ１に接続する。例えば、本明細書中に例証されたこれらの実施形態においては、（Ｓ１を含めて）これらのスイッチング回路網は、この印加されたクロック信号が低レベルであるときに、ｉｎ１およびｉｎ２が、それぞれｏｕｔ１およびｏｕｔ２に接続され、またこの印加されたクロック信号が高レベルであるときには、ｉｎ１およびｉｎ２が、それぞれｏｕｔ２およびｏｕｔ１に接続されるように構成される。このようなスイッチング回路網については、よく知られている。
【００２１】
Ｓ１と同様に構成され動作させられる第２のスイッチング回路網Ｓ２ではまた、その入力ｉｎ１およびｉｎ２が、それぞれＭＰ１およびＭＰ２のこれらのドレインに接続されている。Ｓ２は、そのクロック入力に印加されるクロック信号ＣＬＫ２に応じて動作する。
【００２２】
増幅器（Ａ１）は、差動入力（ｉｎ１、ｉｎ２）と、差動出力（ｏｕｔ１、ｏｕｔ２）と、基準電圧入力とを有する。入力ｉｎ１およびｉｎ２は、それぞれＳ２のｏｕｔ１およびｏｕｔ２に接続され、この基準電圧入力は、電圧Ｖｒｅｆに接続される。Ａ１の出力ｏｕｔ１およびｏｕｔ２は、スイッチング回路網Ｓ３の入力ｉｎ１およびｉｎ２に接続され、このスイッチング回路網Ｓ３は、Ｓ１およびＳ２と同様に構成され動作させられる。Ｓ３は、そのクロック入力に印加されるクロック信号ＣＬＫ２Ｓに応じて動作する。スイッチング回路網Ｓ１〜Ｓ３は、この分野に精通した業者によく知られている多数の異なる方法で実装することができることに留意されたい。例えば、Ｓ１およびＳ２は、ＰＭＯＳ  ＦＥＴから成り、Ｓ３は、ＰＭＯＳ  ＦＥＴとＮＭＯＳ  ＦＥＴとから成っていてもよい。
【００２３】
第２のＦＥＴ対ＭＰ３およびＭＰ４では、これらのソースが、それぞれＳ１の出力ｏｕｔ１およびｏｕｔ２に接続されており、これらのゲートが、それぞれＳ３の出力ｏｕｔ１およびｏｕｔ２に接続されている。またＭＰ３のドレインは、入力電流Ｉｉｎに接続され、ＭＰ４のドレインは、この電流ミラーの出力電流Ｉｏｕｔを供給する。
【００２４】
そのように構成されるときには、ＦＥＴ  ＭＰ１およびＭＰ２は、Ｓ１を経由してＦＥＴ  ＭＰ３およびＭＰ４とカスコード接続される。増幅器Ａ１のこれらの出力は、ＭＰ１およびＭＰ２のこれらのドレインにおける電圧がＶｒｅｆと等しくなるようにＦＥＴ  ＭＰ３およびＭＰ４を駆動する。このようにして、ＭＰ４のドレインにおける出力インピーダンスが増大させられる。したがって、増幅器Ａ１は、本明細書中では「ｒ０ブースト」増幅器と称される。
【００２５】
これらの電流ミラーのスイッチング回路網のそれぞれによって実現されるチョッピングは、出力電流Ｉｏｕｔ中のエラーの１つまたは複数の成分を低減させ、またはなくすように動作する。スイッチング回路網Ｓ１は、ＭＰ１とＭＰ２との間の不整合に起因したＩｏｕｔ中のエラーを低下させるのに必要とされる基本的なチョッピングを実現する。ミラーされる電流（Ｉｉｎ）は、多くの場合にそれ自体チョップされる駆動回路によって供給される。この場合には、スイッチング回路網Ｓ１は、この駆動回路をチョップするために使用される周波数とは異なる（好ましくはこの駆動回路周波数の２倍の）周波数でチョップされて、ＤＣエラーを回避することが好ましい。この駆動回路とＳ１についてのチョッピングクロックはまた、斜めに傾けられて（ｓｋｅｗ）いて、これらの駆動回路のチョッピングスイッチとこれらのＳ１スイッチが、同時に遷移する場合に、生ずる可能性のあるタイミング感度を低下させ、またはなくすことが好ましい。
【００２６】
スイッチング回路網Ｓ２およびＳ３は、一緒に動作していくつかの異なるエラー成分を低下させる。Ｓ２およびＳ３によって実現されるチョッピングによって低下させられるエラーの１つの原因は、そうでなければｒ０ブースト増幅器Ａ１のオフセット電圧に起因して生ずるはずの原因である。Ａ１の出力をＭＰ３およびＭＰ４に対して逆にするのと同様に、これらの入力をＡ１に対して周期的に逆にすることにより、Ａ１のオフセット電圧に起因したＩｏｕｔ中のエラーは、かなり低下させられる。Ａ１のオフセット電圧に起因したエラーを最小にするために、Ｓ２を動作させるクロック（ＣＬＫ２）は、Ｓ１を駆動するクロック（ＣＬＫ１）の周波数の２倍で動作することが好ましい。
【００２７】
エラーの他の可能性のある原因は、ＭＰ３およびＭＰ４の寄生のｎウェル−基板間キャパシタンス（Ｃ１、Ｃ２）と任意の等価キャパシタンスである。これらのキャパシタンスは、Ａ１のオフセット電圧および１／ｆＣに比例したエラー電流をもたらす可能性がある。これらのキャパシタンスが、Ｉｏｕｔ中の寄生電流を引き起こさないようにするために、スイッチング回路網Ｓ２およびＳ３を駆動するこれらのクロックは、Ｃ１とＣ２の両端に現れるこれらの電圧が、同じ電圧でこのミラーチョッピングサイクルの各部分を開始し、終了するように、スイッチング回路網Ｓ１を駆動するクロックに対してシフトされる。これについては、以下でより詳細に示される。そのように構成されるときには、これらの寄生キャパシタンスからは電荷が転送されていないことになる。
【００２８】
本提案による、チョッパにより安定化させられた電流ミラーの可能性のある一代替実装形態が、図２ｂに示されている。この構成は、ここでスイッチング回路網Ｓ２（ここではＳ２’とラベル付けされている）の入力ｉｎ１およびｉｎ２が、スイッチング回路網Ｓ１のそれぞれ出力ｏｕｔ１およびｏｕｔ２に接続されている点以外は、図２ａに示される構成と同じである。図２ａ中のＳ２と同様に、Ｓ２’は、Ａ１のオフセット電圧をチョップして除く役割を果たす。
【００２９】
本明細書中で説明されているこの例示の実施形態に示されるこれらのトランジスタは、ＦＥＴとして示されているが、本発明は、逆極性の実装形態を用いるのと同様に、バイポーラトランジスタを用いても実現することが可能であることに留意されたい。
【００３０】
図２ａおよび２ｂに示される電流ミラーの動作を示す例示のタイミング図が、図３に示されている。Ｉｉｎを供給する回路がチョップされる用途では、例示のチョッピングクロックＤＲＩＶＥ  ＣＬＫが示されている。以上で指摘しているように、スイッチング回路網Ｓ１を駆動するクロック（ＣＬＫ１）は、ＤＲＩＶＥ  ＣＬＫの２倍の周波数でチョップされて、ＤＣエラーを回避することが好ましい。さらに、ＤＲＩＶＥ  ＣＬＫおよびＣＬＫ１は、斜めに傾けられて、これらの駆動回路のチョッピングスイッチとこれらのＳ１スイッチが同時に遷移する場合に引き起こされる可能性のあるタイミング感度を低下させ、またはなくすことが好ましい。この実施例においては、第１のチョッピング位相（１０）において、ＭＰ１は、（ＭＰ３を経由して）ダイオード接続され、この入力電流を受け入れ、この出力電流は、ＭＰ２からもたらされる。第２のチョッピング位相（１２）においては、ＭＰ２は、（ＭＰ３を経由して）ダイオード接続され、ＭＰ１が、このミラーについての出力デバイスになる。
【００３１】
以上で指摘しているように、ＣＬＫ２は、Ｓ１を駆動するＣＬＫ１信号の周波数の２倍で動作することが好ましい。さらに、Ｃ１とＣ２の両端に現れるこれらの電圧が、（これらのミラーＦＥＴ、これらのカスコードＦＥＴ、および／またはこれらのスイッチング回路網の寄生キャパシタンスから出力電流Ｉｏｕｔに対して電荷が転送されないようにするために）同じ電圧でこのミラーチョッピングサイクルの各部分を開始し終了するように、ＣＬＫ２およびＣＬＫ２Ｓは、ＣＬＫ１に対してシフトされる。これを達成するために必要とされる位相シフト量については、厳密である必要はないが、８サイクルのシフトが好ましい。以下のことが必要であるにすぎない。すなわち、
−  ＣＬＫ１が低レベルになるときに、ＣＬＫ２は低レベルであり、ＣＬＫ１が高レベルになるときには、ＣＬＫ２は、（図３におけるトレース２０で示されるように）すでに再び低レベルに戻っている。または
−  ＣＬＫ１が低レベルになるときに、ＣＬＫ２は高レベルであり、ＣＬＫ１が高レベルになるときには、ＣＬＫ２は、（図３における、トレース２０の逆である代替的なＣＬＫ２トレース２２で示されるように）すでに再び高レベルに戻っている。
【００３２】
Ａ１のオフセット電圧に起因したエラーを適切になくすためには、ＣＬＫ２は、ＣＬＫ１の各位相中において５０％のデューティサイクルを有するべきである。したがって、ＣＬＫ２についての低レベルの時間に対する高レベルの時間の比率は、ＣＬＫが低レベルである間、またＣＬＫ１が高レベルであるときに、５０／５０であることが好ましい。
【００３３】
クロック信号ＣＬＫ２Ｓは、Ｓ１〜Ｓ３が、Ａ１の出力からの必要なフィードバック経路をもたらすように動作させられて、増幅器Ａ１が、ＭＰ３およびＭＰ４と、ＭＰ１およびＭＰ２のこれらのドレインを介してＡ１の入力に戻る、負のフィードバックと共に常に動作しているように、調整される。これにより、Ａ１は、その線形領域で動作することができるようになる。図３には、クロック信号ＣＬＫ２Ｓは、ＣＬＫ２がトレース２０によって示されるときにこのクロック信号が見える可能性があるものとして示されている（トレース２４参照）。ＣＬＫ２がトレース２２によって示されるときには、ＣＬＫ２Ｓは、負のフィードバックを保持するために反転される必要もある（トレース２６参照）。
【００３４】
増幅器Ａ１は、一般的に、例えばＳ３のｏｕｔ１およびｏｕｔ２と、固定された電位、一般的にはグランドとの間に接続されたキャパシタＣ３およびＣ４を使用して周波数補償されるはずである。
【００３５】
ＣＬＫ１、ＣＬＫ２およびＣＬＫ２Ｓが、本明細書中で説明されるようにＡ１のオフセット電圧と、これらのミラーＦＥＴ、これらのカスコードＦＥＴ、および／またはこれらのスイッチング回路網の寄生キャパシタンスに起因したエラーをなくすように構成されるときに、このミラーの出力電流における総エラーは、（シミュレーションに従って）５〜１０のファクタだけ低下させられてしまうこともある。本提案によるミラーによって提供されるこれらの利点は、このミラーが１でない伝達関数を用いる場合と同様に１：１の入力／出力伝達関数をもたらすように構成されるときに、実現される可能性がある。
【００３６】
電流ミラーの出力電流における寄生キャパシタンスに関連したエラーを低下させる他の実施形態が、図４ａに示されている。ここで、ＦＥＴ  ＭＰ１およびＭＰ２は、それぞれ抵抗値Ｒ１およびＲ２を有する各抵抗で置き換えられる。Ｒ１およびＲ２は、スイッチング回路網Ｓ４の供給電圧と、これらの入力（ｉｎ１、ｉｎ２）との間に接続される。Ｓ４のこれらの出力（ｏｕｔ１、ｏｕｔ２）は、それぞれノード３０および３２における増幅器Ａ２の非反転入力と反転入力に接続される。すなわちＡ２は、チョップされた増幅器である。Ａ２の出力は、ＦＥＴ  ＭＰ５を駆動し、このＭＰ５のソースは、ノード３２に接続され、このＭＰ５のドレインは、この回路の出力電流Ｉｏｕｔを供給する。この入力電流Ｉｉｎは、ノード３０において印加される。
【００３７】
動作中に、このチョッピングサイクルの一方の位相中においては、Ｉｉｎは、電圧Ｖ＝Ｉｉｎ＊Ｒ１がＲ１の両端間に現れるようにする。この電圧は、Ａ２およびＭＰ５によってＲ２の両端間において強いられ、Ｉｏｕｔ＝（Ｉｉｎ＊Ｒ１）／Ｒ２によって与えられる出力電流Ｉｏｕｔがもたらされる。スイッチング回路網Ｓ４を用いてＲ１およびＲ２の位置をスイッチングすることにより、Ｒ１とＲ２との間の不整合に起因した出力電流エラーが低下させられる。
【００３８】
しかし、寄生キャパシタンス（Ｃ５）が、ＭＰ５のソースに存在しており、この寄生キャパシタンスが、Ｉｏｕｔ中のエラーをもたらす電流を引き起こす可能性がある。これを克服するためには、Ｓ４およびＡ２を動作させるために使用されるこれらのクロックは、ＣＬＫ１およびＣＬＫ２が図２ａおよび２ｂのこれらの回路についてそうであるのと同様に互いに斜めに傾けられる。すなわち、ＣＬＫ１とＣＬＫ２は、図３に示される関係と同じ関係を有する。そのように構成されるときには、Ａ２の正入力における電圧は、一方の位相ではＩｉｎ＊Ｒ１であり、第２の位相ではＩｉｎ＊Ｒ２である。Ｓ４をチョップするために使用される周波数の２倍でＡ２をチョップすることにより、Ｃ５の両端の電圧は、Ｓ４のチョッピングサイクルの各位相の開始時と終了時に一定にすることができる。この結果、Ｃ５からの電荷転送はなくなる。
【００３９】
図４ａにおいて、Ｒ２の両端間にかけられるこれらの電圧は、スイッチング回路網Ｓ４の抵抗値に起因したエラーを含んでいてもよい。このエラーの原因は、図４ｂに示される回路を用いて取り除かれる。この実施形態は、ここで増幅器Ａ２に対するこれらの入力がスイッチング回路網Ｓ５を経由してこれらの抵抗の位置で直接にこれらのＲ１とＲ２の電圧を感知するように接続され（それによって前述のエラーが回避され）る点を除いて図４ａに示される実施形態と同様である。
【００４０】
ＭＰ１、ＭＰ２、Ｒ１およびＲ２が供給電圧ＶＣＣに接続されるものとして示され説明されているが、この供給電圧については、グランド電圧または他の固定された電圧であってもよいことに留意されたい。さらに、これらの実装形態は、本明細書中ではＰＭＯＳ  ＦＥＴを使用するように示され、説明されているが、ＮＭＯＳ  ＦＥＴを使用した逆極性のバージョンもまた企図されていることに留意されたい。
【００４１】
本発明の特定の実施形態について示され説明されているが、非常に多くの変形形態および代替実施形態が、当業者には思い浮かぶであろう。したがって、本発明については、添付の特許請求の範囲の観点によってしか限定されないことが意図されている。
【図面の簡単な説明】
【００４２】
【図１ａ】知られているチョッパにより安定化させられた電流ミラーの動作を示す図である。
【図１ｂ】知られているチョッパにより安定化させられた電流ミラーの動作を示す図である。
【図１ｃ】知られているチョッパにより安定化させられた電流ミラーの動作を示す図である。
【図２ａ】本発明による、チョッパにより安定化させられた電流ミラーの概略図である。
【図２ｂ】本発明による、チョッパにより安定化させられた電流ミラーの一代替実施形態の概略図である。
【図３】本発明による、チョッパにより安定化させられた電流ミラーの動作を示すタイミング図である。
【図４ａ】本発明による、チョッパにより安定化させられた電流ミラーの一代替実施形態の概略図である。
【図４ｂ】本発明による、チョッパにより安定化させられた電流ミラーの一代替実施形態の概略図である。
【図１ａ】
2008503166.tif 000007
【図１ｂ】
2008503166.tif 000008
【図１ｃ】
2008503166.tif 000009
【図２ａ】
2008503166.tif 000010
【図２ｂ】
2008503166.tif 000011
【図３】
2008503166.tif 000012
【図４ａ】
2008503166.tif 000013
【図４ｂ】
2008503166.tif 000014
【国際調査報告】
2008503166.tif 000015
2008503166.tif 000016