(57)【要約】  チップの電気部品間のクロストーク及びチップに入射する迷光に由来する電気的雑音を抑制するように設計されたＬＣｏＳチップ（100）を提供する。ＬＣｏＳチップ（100）は、メモリセルのアレイが形成されたシリコン基板（120）を含んでいる。チップ（100）はまた、ワード線を形成する第１の多結晶シリコン層（302）、及びビット線を形成する金属層（413）を含んでおり、ビット線はワード線に直交している。チップ（100）はまた、第２及び第３の多結晶シリコン層（310、312）上に形成された蓄電キャパシタ（308）を含んでいる。第２の多結晶シリコン層（310）は、第１の多結晶シリコン層の上方且つワード線によって覆われていない基板（120）の領域の上方に配置されている。金属層（413）は、隣接ビット線（304）間、及びビット線（304）と蓄電キャパシタ（308）との間のクロストークを低減させる遮蔽体（432）を含んでいる。
2008546013.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルのアレイが形成されたシリコン基板；
前記シリコン基板の上方に配置され、前記メモリセルを横切って平行に延在する複数のワード線を形成する第１の多結晶シリコン層；
前記第１の多結晶シリコン層の上方に配置され、前記メモリセルを横切って平行に延在する複数のビット線を形成する第１の金属層であり、該ビット線は前記ワード線に直交する、第１の金属層；及び
前記第１の多結晶シリコン層と前記第１の金属層との間に配置され、前記ビット線と前記ワード線との交差部に位置付けられた遮蔽部を有する第２の多結晶シリコン層；
を有し、
前記遮蔽部によって前記ワード線と前記ビット線との間のクロストークが低減される液晶オンシリコンチップ。
【請求項２】
前記第２の多結晶シリコン層は複数の第１の蓄電板を含んでおり、当該液晶オンシリコンチップは：
前記第１の多結晶シリコン層と前記第２の多結晶シリコン層との間に配置され、前記ワード線によって覆われていない前記基板の領域の上方且つ前記第１の蓄電板の下方に配置された複数の第２の蓄電板を形成する第３の多結晶シリコン層であり、前記第１及び第２の蓄電板は前記メモリセルのキャパシタ蓄電ノードを形成する、第３の多結晶シリコン層；
を有する、請求項１に記載の液晶オンシリコンチップ。
【請求項３】
前記メモリセルの各々は、前記シリコン基板上に形成されたＮ型活性層及びＰ型活性層を含んでいる、請求項２に記載の液晶オンシリコンチップ。
【請求項４】
前記第１の金属層は、前記ビット線と前記キャパシタ蓄電ノードとの間のクロストークを低減させる複数のノード遮蔽体を含んでいる、請求項３に記載の液晶オンシリコンチップ。
【請求項５】
前記第１の金属層は、前記第３の多結晶シリコン層及び前記Ｎ型活性層の双方にそれぞれが結合された複数のノード遮蔽体及び複数の第１の接続ノードを含んでおり、前記ノード遮蔽体の各々が前記第１の接続ノードの１つを囲んでいることにより、前記ビット線と前記キャパシタ蓄積ノードとの間のクロストークが低減される、請求項３に記載の液晶オンシリコンチップ。
【請求項６】
前記Ｎ型活性層は前記ビット線の１つに結合されている、請求項３に記載の液晶オンシリコンチップ。
【請求項７】
前記第１の金属層は複数のビット線遮蔽体を含んでおり、該ビット線遮蔽体の各々が前記ビット線の隣接し合う２つの間に配置されていることにより、これらビット線間のクロストークが低減される、請求項１に記載の液晶オンシリコンチップ。
【請求項８】
前記メモリセルの各々は、Ｎ型活性層と、前記ビット線遮蔽体の１つに結合されたＰ型活性層とを含んでいる、請求項７に記載の液晶オンシリコンチップ。
【請求項９】
前記メモリセルに入射される迷光を遮る第２の金属層、を更に有する請求項５に記載の液晶オンシリコンチップ。
【請求項１０】
前記第２の金属層は複数の第２の接続ノードを含んでおり、該第２の接続ノードの各々は前記第１の接続ノードの１つに結合されている、請求項９に記載の液晶オンシリコンチップ。
【請求項１１】
前記第１の金属層は、前記ビット線の隣接し合う２つの間のクロストークを低減させる複数のビット線遮蔽体を含んでおり、前記第２の金属層は、該第２の金属層を前記ビット線遮蔽体に接続する複数のコンタクトを含んでいる、請求項９に記載の液晶オンシリコンチップ。
【請求項１２】
前記メモリセルの上方に配置された液晶に電位を印加し、それにより該液晶に画像を形成する第３の金属層、を更に有する請求項１０に記載の液晶オンシリコンチップ。
【請求項１３】
前記第３の金属層は、該第３の金属層を前記第２の接続ノードに接続する複数のコンタクトを含んでいる、請求項１２に記載の液晶オンシリコンチップ。
【請求項１４】
メモリセルのアレイが形成されたシリコン基板；及び
前記シリコン基板の上方に設けられ、複数のビット線及び複数のビット線遮蔽体を含む第１の金属層であり、該ビット線遮蔽体の各々が接地されて前記ビット線の隣接し合う２つの間のクロストークを低減する、第１の金属層；
を有する液晶オンシリコンチップ。
【請求項１５】
前記シリコン基板と前記第１の金属層との間に配置され、前記メモリセルを横切って平行に延在する複数のワード線を形成する第１の多結晶シリコン層であり、該ワード線は前記ビット線に直交する、第１の多結晶シリコン層；
前記第１の多結晶シリコン層と前記第１の金属層との間に配置され、前記ビット線と前記ワード線との交差部に位置付けられた遮蔽部、及び複数の第１の蓄電板を有する第２の多結晶シリコン層；及び
前記第１の多結晶シリコン層と前記第２の多結晶シリコン層との間に配置され、前記ワード線によって覆われていない前記基板の領域の上方且つ前記第１の蓄電板の下方に配置された複数の第２の蓄電板を形成する第３の多結晶シリコン層であり、前記第１及び第２の蓄電板は前記メモリセルのキャパシタ蓄電ノードを形成する、第３の多結晶シリコン層；
を更に有する請求項１４に記載の液晶オンシリコンチップ。
【請求項１６】
前記第１の金属層は複数のノード遮蔽体、及び前記第３の多結晶シリコン層に結合された複数の接続ノードを含んでおり、該ノード遮蔽体の各々は、前記ビット線と前記キャパシタ蓄積ノードとの間のクロストークを低減させるように、該接続ノードの１つを囲んでいる、請求項１５に記載の液晶オンシリコンチップ。
【請求項１７】
前記シリコン基板、前記第１の多結晶シリコン層、前記第２の多結晶シリコン層、及び前記金属層の間にそれぞれ介在させられた複数の充填層を更に有する請求項１６に記載の液晶オンシリコンチップ。
【請求項１８】
メモリセルのアレイが形成されたシリコン基板であり、該メモリセルの各々はＮ型活性層及びＰ型活性層を含んでいる、シリコン基板；
前記シリコン基板の上方に配置され、前記メモリセルを横切って平行に延在する複数のワード線を形成する第１の多結晶シリコン層；
前記第１の多結晶シリコン層の上方に配置され、前記ワード線によって覆われていない前記基板の領域の上方に配置された複数の第１の蓄電板を形成する第２の多結晶シリコン層；
前記第２の多結晶シリコン層の上方に配置され、前記第１の蓄電板の上方に配置された複数の第２の蓄電板を含む第３の多結晶シリコン層であり、該第１及び第２の蓄電板は前記メモリセルのキャパシタ蓄電ノードを形成する、第３の多結晶シリコン層；
前記第３の多結晶シリコン層の上方に配置され、前記ワード線に直交するように前記メモリセルを横切って平行に延在する複数のビット線と、前記第２の多結晶シリコン層及び前記Ｎ型活性層に結合された複数の第１の接続ノードと、前記ビット線と前記キャパシタ蓄積ノードとの間のクロストークを低減させるように各ノード遮蔽体が該第１の接続ノードの１つを囲む複数のノード遮蔽体と、前記ビット線の間のクロストークを低減させる複数のビット線遮蔽体と、を含む第１の金属層；
前記メモリセルに入射される迷光を遮り、且つ複数の第２の接続ノードを有する第２の金属層であり、該第２の接続ノードの各々は前記第１の接続ノードの１つに結合されている、第２の金属層；及び
前記メモリセルの上方に配置された液晶に電位を印加し、それにより該液晶に画像を形成する第３の金属層であり、該第３の金属層を前記第２の接続ノードに接続する複数のコンタクトを含む第３の金属層；
を有し、
前記第３の多結晶シリコン層は、前記ビット線と前記ワード線との交差部に位置付けられてこれらの間のクロストークを低減させる遮蔽部を含んでいる、
液晶オンシリコンチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ設計に関し、より具体的には、液晶オンシリコン（ＬＣｏＳ）セルの設計に関する。
【背景技術】
【０００２】
ＬＣｏＳ構造を有するマイクロディスプレー・デバイス（すなわち、等価的にＬＣｏＳデバイス）は、例えば大画面テレビ、ＰＣモニタ、プロジェクタ等の様々なマイクロディスプレー用途において、ますます普及してきている。典型的に、ＬＣｏＳデバイスは半導体基板と該基板上に配置された液晶とを有しており、液晶を透過した光が好適な光学系によって拡大され、液晶上に形成された画像が人の眼に表示される。
【０００３】
一般に、良好なＬＣｏＳ画像を生成するための極めて重要な要素は、コントラスト、明度（brightness）及び解像度である。解像度は画像内の画素数によって決定され得る。現在、様々な電子用途用に定められた多数の解像度規格が存在している。例えば、標準となった高精細度テレビ（ＨＤＴＶ）の画面は水平方向及び垂直方向に、それぞれ、１９２０本及び１０８０本の走査線を有している。一般に、解像度が高いほど良好な画質がもたらされる。明度はＬＣｏＳ画像のバックライト発光に関するものである。所与のコントラスト及び解像度では、画像のシャープさは画像の明度を増大させることにより向上され得る。コントラスト又はコントラスト比は、生成され得る最も明るい白色と生成され得る最も暗い黒色との間の輝度の比のことである。コントラスト比は知覚される画質の主要な決定要因であり、画像が高いコントラスト比を有する場合、例えそれより低いコントラスト比の画像がこの高コントラスト画像より実質的に高い解像度を有する場合であっても、この低コントラスト画像よりシャープであると視聴者に判断される。
【０００４】
故に、ＬＣｏＳデバイスの画質を向上させる一手法は解像度を増大させること、すなわち、液晶上の画像に与える画素数を増やすことである。一般に、各画素の大きさは解像度が増大するに連れて小さくなり、それにより、ＬＣｏＳデバイスチップ内における隣接する２つの画素間及び回路要素間の空間的近接性が増大される。空間的近接性の増大は、セル間のクロストーク又は回路要素間のカップリング効果に由来する電気的雑音を生じさせ得る。一般に、ＬＣｏＳではない従来の半導体チップは高電圧信号を用いないので電気的雑音は有意にはならなかった。対照的に、典型的なＬＣｏＳマイクロディスプレー装置チップは、液晶内に画像を形成するために高電圧信号を必要とする。高電圧の信号が回路要素を通って伝わるとき、電気的なクロストーク又はカップリング効果は有意なレベルに達し得る。その結果、この手法の主な技術的課題は、如何にして電気的なクロストーク又はカップリング効果を抑制するかである。
【０００５】
画質を向上させる他の一手法は、コントラスト比を増大させること、及び／又はコントラスト階調を精密に制御することである。画像を表示するために、典型的なＬＣＤ装置は時間ドメインを多数のフレーム又はインターバルに分割している。そして、各画素に印加される電圧の極性がそれらフレームで交互にされ、電圧の大きさが画素の画像の階調を決定している。例として、赤色は１０Ｖのピークツーピーク電圧Ｖｐｐで１０ビットの解像度で表示される。そして、その階調において画素に印加される電圧は０．００４９（＝１０／２１０）Ｖの解像度を有する。故に、回路要素が数ｍＶの電圧リークを有する場合、意図された赤色は生成されず、白っぽく低下した色が表示される。電圧リークの主な原因の１つは隣接し合う２つの回路要素間のクロストーク、及び／又はセル間のクロストークであるので、この手法の主な課題もまた、如何にして電気的なクロストーク又はカップリング効果を抑制するかである。
【０００６】
ＬＣｏＳデバイスの半導体チップ部分は、電気的雑音の別の発生源である迷光を有し得る。迷光雑音はチップに非意図的に入射する光によって発生され得る。迷光は、一般に電気的雑音に変換される電子正孔対を生成し、それにより、クロストーク及び／又はカップリングと同様の影響が生じる。
【０００７】
上記を鑑みるに、電気的雑音が抑制される回路を設計することが望まれる。さらに、商用の表示装置の画素記憶容量はかなりの速さで大きくなっており、その結果、各画素の大きさは急速に小さくなり得るので、電気的雑音を抑制するＬＣｏＳチップレイアウトが強く望まれる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、チップの電気部品間のクロストーク及びチップに入射する迷光に由来する電気的雑音を抑制するように設計されたＬＣｏＳチップを提供することを目的とする。ＬＣｏＳチップは、シリコン基板上に配置された複数の多結晶層及び金属層とこれらの層群の間に介在させられた充填（フィリング）層とを含んでおり、雑音を最小化するように構成される。
【課題を解決するための手段】
【０００９】
本発明の一態様に従った液晶オンシリコン（ＬＣｏＳ）チップは：メモリセルのアレイが形成されたシリコン基板；シリコン基板の上方に配置され、メモリセルを横切って平行に延在するワード線を形成する第１の多結晶シリコン層；第１の多結晶シリコン層の上方に配置され、メモリセルを横切って平行に延在するビット線を形成する金属層であり、ビット線はワード線に直交する、金属層；及び第１の多結晶シリコン層と金属層との間に配置され、ビット線とワード線との交差部に位置付けられた遮蔽部を有する第２の多結晶シリコン層を有しており、ワード線とビット線との間のクロストークが上記の遮蔽部によって低減される。
【００１０】
本発明の他の一態様に従った液晶オンシリコン（ＬＣｏＳ）チップは：メモリセルのアレイが形成されたシリコン基板；及びシリコン基板の上方に設けられ、ビット線及びビット線遮蔽体を含む金属層であり、ビット線遮蔽体の各々が、隣接し合う２つのビット線間のクロストークを低減する、金属層を有する。
【００１１】
本発明の更に他の一態様に従った液晶オンシリコン（ＬＣｏＳ）チップは：メモリセルのアレイが形成されたシリコン基板であり、メモリセルの各々はＮ型活性層及びＰ型活性層を含んでいる、シリコン基板；シリコン基板の上方に配置され、メモリセルを横切って平行に延在する複数のワード線を形成する第１の多結晶シリコン層；第１の多結晶シリコン層の上方に配置され、ワード線によって覆われていない基板領域の上方に配置された複数の第１の蓄電板を形成する第２の多結晶シリコン層；第２の多結晶シリコン層の上方に配置され、第１の蓄電板の上方に配置された複数の第２の蓄電板を含む第３の多結晶シリコン層であり、第１及び第２の蓄電板はメモリセルのキャパシタ蓄電ノードを形成する、第３の多結晶シリコン層；第３の多結晶シリコン層の上方に配置され、ワード線に直交するようにメモリセルを横切って平行に延在する複数のビット線と、第２の多結晶シリコン層及びＮ型活性層に結合された複数の第１の接続ノードと、ビット線とキャパシタ蓄積ノードとの間のクロストークを低減させるように各々が第１の接続ノードの１つを囲む複数のノード遮蔽体と、ビット線の間のクロストークを低減させる複数のビット線遮蔽体と、を含む第１の金属層；メモリセルに入射される迷光を遮り、且つ複数の第２の接続ノードを有する第２の金属層であり、第２の接続ノードの各々は第１の接続ノードの１つに結合されている、第２の金属層；及びメモリセルの上方に配置された液晶に電位を印加し、それにより液晶に画像を形成する第３の金属層であり、該第３の金属層を第２の接続ノードに接続する複数のコンタクトを含む第３の金属層を有し、第３の多結晶シリコン層は、ビット線とワード線との交差部に位置付けられてこれらの間のクロストークを低減させる遮蔽部を含んでいる。
【発明を実施するための最良の形態】
【００１２】
図１を参照するに、この図は本発明に従ったナノＬＣｏＳチップ100を分解して示す斜視図である。図示されるように、ナノＬＣｏＳチップはガラス部分（すなわち、等価的にガラス側）102とシリコン部分104とを含み得る。ガラス部分102は：好ましくは石英、溶融石英又は高温ガラスから成るガラス108；ガラス108を物理的ダメージから保護するとともにガラス108の頂面からの入射光132aの反射を抑制する反射防止（ＡＲ）層106；インジウム錫酸化物（ＩＴＯ）層110；好ましくは二酸化シリコンから成り、液晶130に接触し且つＩＴＯ層110が液晶130と反応することを防止する頂部無機配向層112；及び金属シード層114上に成長されたカーボンナノチューブ（ＣＮＴ）ピラー又はコラム116を含み得る。代替的な一実施形態においては、ＩＴＯ層110の代わりに高い透明度を有する薄いＣＮＴ層が用いられてもよい。薄いＣＮＴ層はＣＮＴピラー116への高い粘着性を有することがあり、それによりＣＮＴピラー116への機械的結合力が高められる。
【００１３】
ＣＮＴピラー116は、前もってガラス108上に形成された金属シード層114上に成長され得る。それに続いて、ＩＴＯ層110及び無機配向層112が、ガラス108の全表面に堆積され得る。
【００１４】
シリコン部分104は：多結晶層及び金属層（これらの層については図４Ａ−４Ｈを参照して詳細に説明する）を有する回路を含むシリコンチップ120；ＣＮＴピラー116を受け入れるＣＮＴ対応部又はＣＮＴピラー受け122；シリコンチップ120内の回路との間で電気信号を伝達するためのパッド126；シリコンチップ120の表面に形成された保護層（簡略化のため図１には図示せず）；及び保護層上に形成された底部無機配向層117を含み得る。液晶130は、液晶接着層128、頂部無機配向層112及び底部無機配向層117によって定められた空間内に収容されていてもよい。シリコンチップ120は、必要に応じて、更なる機械的強度を提供する基板118上に搭載されていてもよい。ナノＬＣｏＳチップの詳細な説明は、２００５年９月１２日に出願された「Carbon  NanoTube  Technology  in  Liquid  Crystal  on  Silicon  Micro-Display」という発明名称の米国特許出願第１１／２２４９１２号に記載されている。なお、これは参照することにより、その全体がここに組み込まれる。
【００１５】
図１に示されるように、入射光132aはガラス部分102内の層及び液晶130を通過し得る。液晶130の一部は、好ましくは１９２０×１０８０画素を有する画素アレイを含んだ画素領域202（図２）の上方に位置しており、ＩＴＯ層110と画素領域202との間の電位差に従って画像を形成する。入射光132aは、画像を通過し、シリコンチップ120の頂面で反射され、そして画像を再び通過し得る。そして、画像情報を搬送する光132bは、ガラス部分102を再び通過してナノＬＣｏＳチップ100から出射され得る。
【００１６】
図２は、図１に示されたシリコン部分104の上面図である。図示されるように、ＣＮＴ対応部又はＣＮＴピラー受け122は、接続機構204を介してＩＴＯ電圧（ＶＩＴＯ）パッド126a及び126nに電気的に接続されており、ＶＩＴＯパッド126a及び126nはＶＩＴＯの電位を供給可能な電源に接続されている。優れた導電体である各ＣＮＴピラー116は、ＶＩＴＯパッド126a及び126nからＩＴＯ層110までの電気接続の一部を形成する。ＶＩＴＯは、ＩＴＯ層110ひいては液晶の頂面への印加電圧を制御するために使用され得る。
【００１７】
ナノＬＣｏＳチップ100は単色の画像を形成するように動作してもよい。一般的に、人の眼にフルカラーの画像を見せるためには３個のナノＬＣｏＳチップが必要である。３個のナノＬＣｏＳチップを互いに対して位置合わせするために、ＶＩＴＯパッド126a及び126nに接続されたナノＬＣｏＳ位置整合キー123が使用され得る。図２に示されるように、位置整合キー123は液晶130と重なるように配置されている。キー123にＶＩＴＯを印加することにより（より具体的には、ＩＴＯ層110とシリコンチップ120の頂部金属層との間に電圧ＶＩＴＯを印加することにより）、液晶の一部が透明になる。すなわち、これにより光学的位置整合キー123が可視化される。キー123はシリコンチップ120上に形成されていてもよい。ガラス部分102とシリコン部分104との２つの部分を結合させる、あるいは嵌合させる際にガラス部分102をシリコンチップ120に対して位置合わせするため、各々のキーがガラス部分102（図２には図示せず）とシリコンチップ120との双方に一対のマークを有するＣＮＴ位置整合キー125が使用され得る。シリコンチップ120は周辺領域206及び液晶充填領域208を含んでいる。液晶充填領域208は画素領域202を含んでおり、この下に画素アレイが配置されている。この画素レイアウトについて、図３及び図４Ａ−４Ｈと関連させて説明する。
【００１８】
図３は、本発明に従った隣接する２つのナノＬＣｏＳセル324a及び324bの等価回路図である。図３において、実線は２つのセル324a及び324b内の回路要素を表すために使用されており、破線は各セルによって制御される液晶322の一部を表すために使用されている。２つのセル324a及び324bのレイアウトは直線325に関して対称とし得る。故に、簡略化のため、以下では１つのセル324aについてのみ説明する。
【００１９】
セル324aはトランジスタ306aとキャパシタ308aとの対によって表され得る。トランジスタ306a及び306bのゲートに接続されたポリ１層302はワード線として機能する。ポリ１層302は更にその他のトランジスタにも接続されていてもよい。キャパシタ308aはポリ２層310aとポリ３層312aとから構成されている。ポリ１層302、ポリ２層310a及びポリ３層312aは、従来からの多結晶シリコン（ポリシリコン）から成っている。金属１層431（図４Ｅ）に含まれ得るビット線304aがトランジスタ306aに結合されている。ポリ２層310aはまた、節点（ノード）314aでトランジスタ306aに結合されている。図４Ｅに関連して後述されるように、ノード314aは金属１層431に含まれる多角形の形状をした要素として実現されてもよい。
【００２０】
液晶322aの部分は、画像の一部を形成するようにセル324aによって制御される。この液晶322aの部分は抵抗318aとキャパシタ320aの対と等価であり、それらによって表され得る。ノード314aに接続されたセル324aの金属３層316a（図４Ｇを参照して詳細に後述される）は、キャパシタ320aの底部プレートを形成している。液晶322aは、電圧ＶＩＴＯを有する金属３層316aとＩＴＯ層110（図１）との間の電位差に従って画像を形成し得る。セル324a及び324bは従来からの半導体成長技術によって形成され得る。セル324aに含まれる回路要素の機能及び形状については、図４Ａ−４Ｂに関連して説明される。
【００２１】
上述のように、クロストークと迷光という２つの雑音源はＬＣｏＳシリコンチップ120に対して重大な意味を有することが知られている。クロストーク及び／又はカップリングは、隣接セル間での電気的結合とセル324内の回路要素間での電気的干渉とを総称するものである。シリコンチップ120は液晶130に画像を形成するために高電圧信号（ＶＩＴＯ）を必要とする。高電圧信号がチップ120の回路要素を通って伝送されるとき、クロストーク及び／又はカップリングが誘起され得る。迷光雑音は入射光132a（図１）のうちのシリコンチップ120に非意図的に入射された部分によって誘起され得る。迷光は、一般に電気的雑音に変換される電子正孔対を発生させ得る。図４Ａ−４Ｈに関連して説明されるように、チップ120の多結晶シリコン層すなわちポリ１、２及び３層と金属層とは、雑音を最小化／抑制するようにレイアウトされる。これらの層の各々は、従来からの半導体処理技術を用いて形成され、各々に隣接する層から好適な充填材料によってｚ方向（図１）に隔てられる。
【００２２】
図４Ａは、隣接し合う４個のナノＬＣｏＳセル401a−401dを有する本発明に従ったナノＬＣｏＳセルユニット400に含まれる、高電圧Ｎ型活性層404及びＰ型活性層402を示す上面図である。Ｎ型活性層404及びＰ型活性層402はシリコン基板上に配置されている。図示されるように、隣接し合う４個のセル401a−401dは２つの直線406及び408によって定められている。画素領域202（図２）の下に位置する画素アレイは複数のセルユニット400をマトリックス状に含んでいる。高電圧Ｎ型活性層404はトランジスタ306（図３）のソースであり、Ｐ型活性層402はＰ型基板のタップとして機能する。後述されるように、高電圧Ｎ型活性層404及びＰ型活性層402は、ｚ方向（図１）に延在する接続機構を使用して、セル401a−401dのその他の層に接続されている。なお、各P型活性層402は隣接し合う４個のセルのコーナー部に位置付けられており、各N型活性層404は、例えば401bと401d等、隣接し合う２つのセル上に位置付けられている。
【００２３】
図４Ｂは、図４ＡのＰ型及びＮ型活性層上に形成されたポリ１層302を示す上面図である。ポリ１層302はトランジスタ306（図３）のゲートに相当し、ワード線として機能する。なお、Ｐ型活性層／Ｎ型活性層とポリ１層302との間には充填材料が配置されているが、この充填材料は図４Ｂでは簡略化のために示されていない。
【００２４】
図４Ｃは、ポリ１層302上に形成されたポリ２層310を示す上面図である。図示されるように、頂部から見ると、ポリ１層302の形状及び位置は、ポリ１層302とポリ２層310との間のクロストークによる電気的雑音を防止するように、ポリ２層310との如何なる重なりも排除するように決定されている。
【００２５】
図４Ｄは、図４Ｃのポリ２層310上に形成されたポリ３層312を示す上面図である。各ポリ３層312は、ポリ２層310と図４Ｅに示されるノード314との間の接続（より具体的には、図４Ｅの接続体434）の通路を形成する開口410を有している。図３に示されたように、ポリ２層310及びポリ３層312はキャパシタ308を形成しており、ポリ２層310はキャパシタの蓄電ノード（キャパシタ308の蓄電板の１つ）として機能する。
【００２６】
図４Ｅは、図４Ｄのポリ３層312上に形成された金属１層413を例示している。図示されるように、ナノＬＣｏＳセルユニット400に含まれる金属１層413は：２つのビット線304；２つのビット線304間のクロストークをシールドする接地されたビット線遮蔽体432；各々がビア又はコンタクト434及び436を介してそれぞれポリ２層310及びＮ型活性層404に接続された４つのノード314；及びビット線304とノード314との間のクロストークをシールドする２つの接地されたノード遮蔽体430を含んでいる。コンタクト439はビット線遮蔽体432をＰ型活性層402（図４Ａ）に接続し、Ｐ型活性層402を接地している。コンタクト又はビア438はビット線304を図４ＡのＮ型活性層404に接続している。
【００２７】
上述のように、各ノード314は、ポリ２層310及びＮ型活性層404にそれぞれ接続している２つのコンタクト434及び436を含んでいる。ノード314はビット線304に近接して配置されているので、ビット線304はノード314と相互作用して雑音を誘起する虞がある。この雑音はコンタクト434を介してポリ２層310に伝えられ、結果として、セルのキャパシタ308（図３）の電圧レベルが乱される虞がある。各ノード遮蔽体430は接地されてビット線304とノード314との間に介在させられており、ビット線304とノード314との間のカップリング又は相互作用を抑制する。なお、ポリ３層と金属１層との間には充填層が配置されているが、この充填層は図４Ｅでは簡略化のために示されていない。
【００２８】
図４Ｆは、図４Ｅの金属１層413上に形成された金属２層440を示す上面図である。金属２層440は、該金属２層440より下の層群に迷光が入射することを防止するものである。迷光は、入射光132a（図１）のうちの、金属３層（図４Ｇ）の隙間を通ってシリコンチップ120に入射する部分である。迷光は、一般に電気的雑音に変換される電子正孔対を発生させ得る。図４Ｆに示されるように、ナノＬＣｏＳセルユニット400の大部分は、迷光の大部分が遮られるように金属２層440によって覆われている。金属２層440は第１ビア446及び第２ビア448を介して、それぞれ、金属１層413のビット線遮蔽体432及びノード遮蔽体430に接続されている。金属２層440はまた、金属１層413のノード314を金属３層316（図３及び４Ｇ）に接続する第３ビア444を収容するノード442を含んでいる。
【００２９】
図４Ｇは、図４Ｆの金属２層440上に形成された４個の金属３層316を含む金属層452を示す上面図である。各金属３層316はセルユニット400内の４個のナノＬＣｏＳセル401a−401dの１つに対応している。各金属３層316とＩＴＯ層110（図１）との間の電位差は、画素領域202上に生成される画像の画素を形成する金属３層316上の液晶コラムの光学特性を変化させる。各金属３層316は、ノード314（図３及び４Ｅ）に接続された第４ビア450を含んでいる。なお、各金属３層316は、図４Ａ−４Ｆにて説明された層群への迷光の通路をもたらし得る隙間によって、隣接する金属３層から隔てられている。この迷光は、上述のように、セルユニット400の大部分を覆い、さもなければ金属１層413に進行するであろう迷光を遮る金属２層（図４Ｆ）によって遮られる。
【００３０】
図４Ｈは、図４Ｂ、４Ｄ及び４Ｅにそれぞれ示されたポリ１層302、ポリ３層312、及び金属１層413のビット線304を示す上面図である。ビット線304はワード線302（すなわち、等価的にポリ１層）に垂直な方向に延在して、それらの間の重なり合いを最小化しており、それによりクロストーク雑音が低減される。図４Ｈに示されるように、領域460はビット線304がｚ方向（すなわち、等価的に縦方向）でワード線302と重なる領域を指し示している。この重なり領域460は更に、ポリ１層302（ワード線）とビット線304との間に介在させられたポリ３層312によってシールドされている。
【００３１】
理解されるように、当然ながら、以上の説明は本発明の例示的な実施形態に関するものであり、添付の特許請求の範囲に記載される本発明の意図及び範囲を逸脱することなく変更が為され得る。
【図面の簡単な説明】
【００３２】
【図１】本発明に従ったナノＬＣｏＳチップを分解して示す斜視図である。
【図２】図１に示されたナノＬＣｏＳチップのシリコン部分を示す上面図である。
【図３】図１に示されたシリコンチップに含まれるナノＬＣｏＳセルの等価回路図である。
【図４Ａ】本発明に従った４個のナノＬＣｏＳセルを含むナノＬＣｏＳセルユニットを示す上面図であり、該ユニットに含まれるＮ型及びＰ型活性層を例示している。
【図４Ｂ】本発明に従った、図４ＡのＮ型及びＰ型活性層上に形成されたポリ１層を示す上面図である。
【図４Ｃ】本発明に従った、図４Ｂのポリ１層上に形成されたポリ２層を示す上面図である。
【図４Ｄ】本発明に従った、図４Ｃのポリ２層上に形成されたポリ３層を示す上面図である。
【図４Ｅ】本発明に従った、図４Ｄのポリ３層上に形成された金属１層を示す上面図である。
【図４Ｆ】本発明に従った、図４Ｅの金属１層上に形成された金属２層を示す上面図である。
【図４Ｇ】本発明に従った、図４Ｆの金属２層上に形成された金属３層を示す上面図である。
【図４Ｈ】図４Ｂ、４Ｄ及び４Ｅにそれぞれ示されたポリ１層、ポリ３層及び金属１層を示す上面図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【国際調査報告】
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