(57)【要約】  電界効果トランジスタを以下のように製造する。第１導電型の半導体領域に、半導体領域上に広がる第２導電型のエピタキシャル層を設ける。エピタキシャル層を貫通し且つ半導体領域内において終端する溝部を形成する。第１導電型のドーパントの２方向傾斜イオン注入を実行することによって、溝部の側面に沿って第１導電型の領域を形成する。第２導電型のドーパントの閾値電圧調整イオン注入を実行することによって、溝部の上側側面に沿って延在する第１導電型の領域の部分の導電型を第２導電型に変える。溝部の各々の側面に位置する第１導電型のソース領域を形成する。
2008546216.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域に、前記半導体領域上に広がる第２導電型のエピタキシャル層を設け、
前記エピタキシャル層を貫通し且つ前記半導体領域において終端する溝部を形成し、
前記第１導電型のドーパントの２方向傾斜イオン注入を実行することによって、前記溝部の側壁に沿って前記第１導電型の領域を形成し、
前記第２導電型のドーパントの閾値電圧調整イオン注入を実行することによって、前記溝部の上側側面に沿って延在する前記第１導電型の領域の一部の導電型を前記第２導電型に変え、
前記溝部の各々の側面に位置する前記第１導電型のソース領域を形成する工程を含む電界効果トランジスタを製造する方法。
【請求項２】
前記溝部の下部に保護電極を形成し、前記保護電極の上部が前記エピタキシャル層に広がり且つ前記保護電極の下部が前記半導体領域に広がるようになし、
前記溝部の上側側面に沿ってゲート誘電層を形成し、
前記保護電極上の前記溝部において、前記保護電極上にから絶縁されたゲート電極を形成する工程をさらに含むことを特徴とする請求項１の方法。
【請求項３】
前記エピタキシャル層において前記第２導電型の高濃度体領域を形成し、
前記ソース領域の各々の一部分及び前記溝部に広がる誘電キャップを形成し、
前記ソース領域及び前記高濃度体領域に接触するソース相互接続層を形成する工程をさらに含むことを特徴とする請求項１の方法。
【請求項４】
２方向傾斜イオン注入を実行する前記工程に先立って、前記第２導電型のドーパントの２方向傾斜イオン注入を実行することによって、溝側面に沿って前記第２導電型の領域を形成する工程をさらに含み、
前記第２導電型の領域は前記第１導電型の領域よりさらに横に広がっており、
前記第１導電型の領域と前記第２導電型の領域の間において電荷平衡となるように、前記第１導電型のドーパントの前記２方向傾斜イオン注入のドーピング濃度と前記第２導電型のドーパントの前記２方向傾斜イオン注入とは選択されることを特徴とする請求項１の方法。
【請求項５】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項１の方法。
【請求項６】
前記半導体領域は高ドープ基板であることを特徴とする請求項１の方法。
【請求項７】
第１導電型の基板を設け、
前記基板上に第２導電型のエピタキシャル層を形成し、
前記エピタキシャル層を貫通し且つ前記基板において終端する溝部を形成し、
前記第１導電型のドーパントの２方向傾斜イオン注入を実行することによって、前記溝部の側面に沿って前記第１導電型の領域を形成し、
前記溝部の下側部分において保護電極を形成することによって、前記保護電極の上側部分が前記エピタキシャル層において広がり、 前記保護電極の下側部分は前記基板において広がり、前記保護電極が前記保護誘電体により前記エピタキシャル層と前記基板から絶縁されるようになし、
前記溝部の上側側面に沿ってゲート誘電層を形成し、
前記保護電極上の前記溝部において、前記保護電極上にから絶縁されたゲート電極を形成し、
前記第２導電型のドーパントの閾値電圧調整イオン注入を実行することによって、前記溝部の上側側面に沿って延在する前記第１導電型の領域の一部の導電型を前記第２導電型に変え、
前記溝部の各々の側面に位置する前記第１導電型のソース領域を形成する工程含むＭＯＳＦＥＴを製造する方法。
【請求項８】
前記エピタキシャル層において前記第２導電型の高濃度体領域を形成し、
前記ソース領域の各々の一部及び前記溝部に広がる誘電キャップを形成し、
前記ソース領域及び前記高濃度体領域に接触するソース相互接続層を形成する工程をさらに含むことを特徴とする請求項７の方法
【請求項９】
方向傾斜イオン注入を実行する前記工程に先立って、前記第２導電型のドーパントの２方向傾斜イオン注入を実行することによって、前記第２導電型の領域を溝部の側面に沿って形成する工程をさらに含み、
前記第２導電型の領域は前記第１導電型の領域よりも横に広がっており、
前記第１導電型の領域と前記第２導電型の領域の間において電荷平衡となるように、前記第１導電型のドーパントの前記２方向傾斜イオン注入のドーピング濃度が選択されることを特徴とする請求項７の方法
【請求項１０】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項７の方法。
【請求項１１】
半導体領域中に延在する溝部と、
保護誘電体によって前記半導体領域から絶縁され、前記溝部の下側部分に位置する保護電極と、
前記保護電極上にあり、前記前記保護電極から絶縁され、前記溝部の上部に位置するゲート電極と、
を含むＭＯＳＦＥＴであって、
前記半導体領域は、
第１導電型の基板と、  
前記ゲート電極の上面及び底面の中間の深部に広がる第１部分及び前記保護電極の上面及び底面の中間の深部に広がる第２部分を有し、前記基板上に位置する第２導電型の第１シリコン領域と、
前記溝部の側面から離れる方向においてドープ濃度が側面に沿って段階的に減少し、前記溝部と前記第１シリコン領域の前記第２部分との間にある前記第１導電型の第２シリコン領域と、
前記溝部に隣接し、前記第１シリコン領域における前記第１導電型のソース領域と、を含むことを特徴とするＭＯＳＦＥＴ。
【請求項１２】
前記溝部は前記基板内に終端することを特徴とする請求項１１のＭＯＳＦＥＴ。
【請求項１３】
前記第１シリコン領域の前記第１部分は前記ソース領域と前記第２シリコン領域との間における間隔によって画定された垂直チャネル領域を含むことを特徴とする請求項１１のＭＯＳＦＥＴ。
【請求項１４】
前記第１シリコン領域にある前記第２導電型の高濃度体領域と、
前記ゲート電極から絶縁され、前記ソース領域及び前記高濃度体領域に電気的に接触するソース相互接続層と、
をさらに含むことを特徴とする請求項１１のＭＯＳＦＥＴ。
【請求項１５】
第１導電型の半導体領域に、前記半導体領域上に広がる第２導電型のエピタキシャル層を設け、
第１のシリコンエッチを実行することによって、前記エピタキシャル層に広がり且つ前記エピタキシャル層内において終端する上側溝部分を形成し、
前記上側溝部分の側壁に沿って広がり、前記上側溝部分の底面に沿ったメサ領域でなく前記上側溝部分に隣接するメサ領域上に広がる上側溝部分に隣接して広がる保護材料を形成し、
第２のシリコンエッチを実行することによって、前記上側溝部分よりも狭く、前記上側溝部分の前記底面から前記エピタキシャル層に広がり且つ前記半導体領域内において終端する下側溝部分を形成し、
前記第１導電型のドーパントの２方向傾斜イオン注入を実行することによって、前記下側溝部分の側面に沿って前記第１導電型のシリコン領域を形成する工程を含み、
前記保護材料は前記イオン注入ドーパントが前記上側溝部分の前記側面及び前記上側溝部分に隣接する前記メサ領域に入らないように阻止していることを特徴とする電界効果トランジスタを製造する方法。
【請求項１６】
保護材料を形成する前記工程は、
前記上側溝部分の側面及び底面に沿って広がり、前記上側溝部分に隣接するメサ領域上に広がる誘電体層を形成し、
前記上側溝部分に沿って誘電体スペーサを形成し、
前記上側溝部分の前記底部に沿って延在する前記誘電体層の一部分を除去することによって、前記エピタキシャル層の表面を露出させる工程をさらに含むことを特徴とする請求項１５の方法。
【請求項１７】
前記誘電体層は酸化物を含み、前記誘電体スペーサは窒化物を含むことを特徴とする請求項１６の方法。
【請求項１８】
前記メサ領域上に広がる前記誘電体層の部分の膜厚は、前記溝部内部に広がる前記誘電体層の部分の膜厚よりも小となるように、前記誘電体層は形成されることを特徴とする請求項１６の方法。
【請求項１９】
前記下側溝部分において、保護誘電体によって前記エピタキシャル層及び前記半導体領域から絶縁された保護電極を形成し、
前記上側溝部分の側面に沿ってゲート電極層を形成し、
前記保護電極上の前記上側溝部において、前記保護電極上にから絶縁されたゲート電極を形成する工程をさらに含むことを特徴とする請求項１５の方法
【請求項２０】
前記エピタキシャル層において前記第１導電型のソース領域を形成し、
前記エピタキシャル層において前記第２導電型の高濃度体領域を形成し、
前記ソース領域及び前記高濃度体領域に接触するソース相互接続層を形成する工程をさらに含むことを特徴とする請求項１５の方法。
【請求項２１】
第１導電型はｎ−型であり、第２導電型はｐ−型であることを特徴とする請求項１５の方法。
【請求項２２】
前記半導体領域は高ドープ基板であることを特徴とする請求項１５の方法。
【請求項２３】
第１導電型の基板に、前記基板上に広がる第２導電型のエピタキシャル層を設け、
第１のシリコンエッチを実行することによって、前記エピタキシャル層に広がり且つ前記エピタキシャル層内において終端する上側溝部分を形成し、
前記上側溝部分の側壁に沿って広がり、前記上側溝部分の底面に沿ったメサ領域でなく前記上側溝部分に隣接するメサ領域上に広がる上側溝部分に隣接して広がる保護材料を形成し、
第２のシリコンエッチを実行することによって、前記上側溝部分よりも狭く、前記上側溝部分の前記底面から前記エピタキシャル層に広がり且つ前記半導体領域内において終端する下側溝部分を形成し、
前記第１導電型のドーパントの２方向傾斜イオン注入を実行することによって、前記下側溝部分の側面に沿って前記第１導電型のシリコン領域を形成し、
前記下側溝部分の側壁及び底面を覆う保護誘電体を形成し、
前記下側溝部分において保護電極を形成し、
前記上側溝部分の側面に沿ってゲート電極を形成し、
前記保護電極上の前記溝部において、前記保護電極上にから絶縁されたゲート電極を形成する工程を含み、
前記保護材料は前記イオン注入ドーパントが前記上側溝部分の前記側面及び前記上側溝部分に隣接する前記メサ領域に入らないように阻止していることを特徴とするＭＯＳＦＥＴを製造する方法。
【請求項２４】
保護材料を形成する前記工程は、
前記上側溝部分の側面及び底面に沿って広がり、前記上側溝部分に隣接したメサ領域上に広がる保護誘電体層を形成し、
前記上側溝部分に沿って誘電体スペーサを形成し、
前記上側溝部分の前記底部に沿って延在する前記保護誘電体層の一部分を除去することによって、前記エピタキシャル層の表面を露出させる工程を含むことを特徴とする請求項２３の方法。
【請求項２５】
前記保護誘電体層は酸化物を含み、前記誘電体スペーサは窒化物を含むことを特徴とする請求項２４の方法。
【請求項２６】
前記メサ領域に広がる前記保護誘電体層の部分の膜厚は前記溝部内部に広がる前記保護誘電体層の部分の膜厚よりも大きくなるように前記保護誘電体層は形成されることを特徴とする請求項２４の方法。
【請求項２７】
前記エピタキシャル層において前記第１導電型のソース領域を形成し、
前記エピタキシャル層において前記第２導電型の高濃度体領域を形成し、
前記ソース領域及び前記高濃度体領域に接触するソース相互接続層を形成する工程をさらに含むことを特徴とする請求項２３の方法
【請求項２８】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項２３の方法
【請求項２９】
上部及び前記上部よりも狭い下部を有し、半導体領域に広がる溝部と、
保護誘電体によって前記半導体から絶縁され、前記溝部の前記下部にある保護電極と、
前記保護電極上にあり、前記保護電極から絶縁され、前記溝部の前記上部にあるゲート電極と、を含むＭＯＳＦＥＴであって、
前記半導体領域は、
第１導電型の基板と、
前記ゲート電極の上面及び底面の中間の深部に広がる第１部分及び前記保護電極の上面及び底面の中間の深部に広がる第２部分を有し、前記基板上に位置する第２導電型の第１シリコン領域と、
前記底部溝部の側面から離れる方向においてドープ濃度が側面に沿って段階的に減少し、前記溝部と前記第１シリコン領域の前記第２部分との間にある前記第１導電型の第２シリコン領域と、
前記上側溝部分に隣接し、前記第１シリコン領域にある前記第１導電型のソース領域と、を含むことを特徴とするＭＯＳＦＥＴ。
【請求項３０】
前記下側溝部分は前記基板内において終端することを特徴とする請求項２９のＭＯＳＦＥＴ。
【請求項３１】
前記第１シリコン領域の前記第１部分は前記ソース領域と前記第２シリコン領域との間における間隔によって画定された垂直チャネル領域を含むことを特徴とする請求項２９のＭＯＳＦＥＴ。
【請求項３２】
前記第１シリコン領域における前記第２導電型の高濃度体領域と、
前記ゲート電極とは絶縁され、前記ソース領域及び前記高濃度体領域に電気的に接触するソース相互接続層と、
をさらに含むことを特徴とする請求項２９のＭＯＳＦＥＴ。
【請求項３３】
第１導電型の半導体領域に、前記半導体領域上に広がる第２導電型のエピタキシャル層を設け、
第１のシリコンエッチを実行することによって、前記エピタキシャル層に広がり且つ前記エピタキシャル層内において終端する上側溝部分を形成し、
前記上側溝部分の側壁に沿って広がり、前記上側溝部分の底面に沿ったメサ領域でなく前記上側溝部分に隣接するメサ領域上に広がる上側溝部分に隣接して広がる保護材料を形成し、
第２のシリコンエッチを実行することによって、前記上側溝部分よりも狭く、前記上側溝部分の前記底面から前記エピタキシャル層に広がり且つ前記半導体領域内において終端する下側溝部分を形成し、
前記第１導電型のドーパントの２方向傾斜イオン注入を実行することによって、前記下側溝部分の側面に沿って前記第１導電型のシリコン領域を形成する工程を含み、
前記保護材料は前記イオン注入ドーパントが前記上側溝部分の前記側面及び前記上側溝部分に隣接する前記メサ領域に入らないように阻止していることを特徴とする電界効果トランジスタを製造する方法。
【請求項３４】
保護材料を形成する前記工程は、
前記上側溝部分の側面及び底面に沿って広がり、前記上側溝部分に隣接するメサ領域上に広がる誘電体層を形成し、
前記上側溝部分の側面に沿って誘電体スペーサを形成し、
前記上側溝部分の前記底部に沿って延在する前記誘電体層の一部分を除去することによって、前記エピタキシャル層の表面を露出させる工程を含むことを特徴とする請求項３３の方法。
【請求項３５】
前記誘電体層は酸化物を含み、前記誘電体スペーサは窒化物を含むことを特徴とする請求項３４の方法。
【請求項３６】
前記メサ領域上に広がる前記誘電体層の部分の膜厚は、前記溝部内部に広がる前記誘電体層の部分の膜厚よりも小となるように、前記誘電体層は形成されることを特徴とする請求項３４の方法。
【請求項３７】
前記下側溝部分において、前記保護誘電体によって前記エピタキシャル層及び前記半導体領域から絶縁された保護電極を形成し、
前記上側溝部分の側面に沿ってゲート誘電体層を形成し、
前記保護電極上の前記溝部において、前記保護電極上にから絶縁されたゲート電極を形成する工程をさらに含むことを特徴とする請求項３３の方法。
【請求項３８】
前記エピタキシャル層において、前記第２導電型の本体領域を形成する工程をさらに含むことを特徴とする請求項３３の方法。
【請求項３９】
前記本体領域において前記第１導電型のソース領域を形成し、
前記本体領域において前記第２導電型の高濃度体領域を形成し、
前記ソース領域及び前記高濃度体領域と接触するソース相互接続層を形成する工程をさらに含むことを特徴とする請求項３８の方法。
【請求項４０】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項３９の方法。
【請求項４１】
前記半導体領域は高ドープ基板であることを特徴とする請求項３３の方法。
【請求項４２】
第１導電型の基板に、前記基板上に広がる第２導電型のエピタキシャル層を設け、
第１のシリコンエッチを実行することによって、前記エピタキシャル層に広がり且つ前記エピタキシャル層内において終端する上側溝部分を形成し、
前記上側溝部分の側壁に沿って広がり、前記上側溝部分の底面に沿ったメサ領域でなく前記上側溝部分に隣接するメサ領域上に広がる上側溝部分に隣接して広がる保護材料を形成し、
第２のシリコンエッチを実行することによって、前記上側溝部分よりも狭く、前記上側溝部分の前記底面から前記エピタキシャル層に広がり且つ前記半導体領域内において終端する下側溝部分を形成し、
前記第１導電型のドーパントの２方向傾斜イオン注入を実行することによって、前記下側溝部分の側面に沿って前記第１導電型のシリコン領域を形成し、
前記下側溝部分の側壁及び底面を覆う保護誘電体を形成し、
前記下側溝部分において保護電極を形成し、
前記上側溝部分の側面に沿って保護電極を形成し、
前記保護電極上の前記上側溝部分において、前記保護電極上にから絶縁されたゲート電極を形成する工程を含み、
前記保護材料は前記イオン注入ドーパントが前記上側溝部分の前記側面及び前記上側溝部分に隣接する前記メサ領域に入らないように阻止していることを特徴とするＭＯＳＦＥＴを製造する方法。
【請求項４３】
保護材料を形成する前記工程は、
前記上側溝部分の側面及び底面に沿って広がり、前記上側溝部分に隣接したメサ領域上に広がる保護誘電体層を形成し、
前記上側溝部分に沿って誘電体スペーサを形成し、
前記上側溝部分の前記底部に沿って延在する前記保護誘電体層の一部分を除去することによって、前記エピタキシャル層の表面を露出させる工程を含むことを特徴とする請求項４２の方法
【請求項４４】
前記保護誘電体層は酸化物を含み、前記誘電体スペーサは窒化物を含むことを特徴とする請求項４３の方法。  
【請求項４５】
前記メサ領域に広がる前記保護誘電体層の部分の膜厚は前記溝部内部に広がる前記保護誘電体層の部分の膜厚よりも大きくなるように前記保護誘電体層が形成されることを特徴とする請求項４３の方法。
【請求項４６】
前記エピタキシャル層において、前記第２導電型の本体領域を形成し、
前記本体領域において前記第１導電型のソース領域を形成し、
前記本体領域において前記第２導電型の高濃度体領域を形成し、
前記ソース領域及び前記高濃度体領域と接触するソース相互接続層を形成する工程をさらに含むことを特徴とする請求項４２の方法。
【請求項４７】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項４６の方法。
【請求項４８】
上側部分と前記上側部分よりも狭い下側部分を有し、半導体領域に広がる溝部と、
保護誘電体によって前記半導体領域から絶縁され、前記溝部の前記下側部分における保護電極と、
前記保護電極上にあるものの前記保護電極とは絶縁され、前記溝部の前記上側部分におけるゲート電極とを含むＭＯＳＦＥＴであって、
前記半導体領域は、
第１導電型の基板と、
前記基板上の前記第１導電型のエピタキシャル層と、
前記エピタキシャル層における第２導電型の本体領域と、
前記本体領域における前記第一導電型のソース領域であって、前記本体領域及び前記基板の接合面と伴にチャンネル領域を確定するソース領域と、
前記溝部の側面から離れる方向において側面に沿って段階的に減少するドープ濃度を有し、前記溝部の前記下側部分の側面に沿って広がり且つ前記チャンネル領域の下側部分に広がる前記第１導電型のシリコン領域と、を含むことを特徴とするＭＯＳＦＥＴ。
【請求項４９】
前記溝部の前記下側部分は前記基板内において終端することを特徴とする請求項４８のＭＯＳＦＥＴ。
【請求項５０】
前記本体領域における前記第２導電型の高濃度体領域と、
前記ゲート電極とは絶縁され、前記ソース領域及び前記高濃度体領域に電気的に接触するソース相互接続層と、
をさらに含むことを特徴とする請求項４８のＭＯＳＦＥＴ。
【請求項５１】
第１導電型の基板に、前記基板上に広がる第２導電型のエピタキシャル層を設け、
前記エピタキシャル層を貫通し且つ前記基板内に終端するゲート溝部を形成し、
前記ゲート溝部の側壁及び底面を覆う保護誘電体を形成し、
前記ゲート溝部において保護電極を形成し、
前記ゲート溝部の上側側面に沿ってゲート誘電層を形成し、
前記ゲート溝部において、前記保護電極上にあるものの前記保護電極から絶縁されたゲート電極を形成し、
前記ゲート溝部から側面にそって離間されており、前記エピタキシャル層を貫通し且つ前記基板内に終端する深い窪み部を形成し、
前記第２導電型のシリコン材料で前記深い窪み部を埋める工程を含む電荷平衡ＭＯＳＦＥＴを製造する方法。
【請求項５２】
前記エピタキシャル層において、前記第２導電型の本体領域を形成し、
前記ゲート溝部に位置し、前記第１導電型のソース領域を本体領域において形成し、
前記本体領域において前記第２導電型の高濃度体領域を形成し、
前記ソース領域及び前記高濃度体領域と接触するソース相互接続層を形成する工程をさらに含むことを特徴とする請求項５１の方法
【請求項５３】
第１導電型の基板と、
前記基板上の前記第１導電型のエピタキシャル層と、
前記エピタキシャル層を貫通し且つ前記基板内に終端するゲート溝部と、
前記ゲート溝部の側壁と底面を覆う保護誘電体と、
前記ゲート溝部の下側部分における保護電極と、
前記ゲート溝部の上側側面に沿ったゲート誘電層と、
前記保護電極上にあるものの前記保護電極からは絶縁されている、前記ゲート溝部におけるゲート電極と、
前記ゲート溝部から離間され、前記エピタキシャル層を貫通し且つ前記基板内に終端する深い窪み部と、を含み、
前記深い窪みは前記第２導電型のシリコン材料で埋められていることを特徴とするＭＯＳＦＥＴ。
【請求項５４】
前記エピタキシャル層の上側部分における前記第２導電型の本体領域と、
前記ゲート溝部に位置し、本体領域における前記第１導電型のソース領域    
前記本体領域において前記第２導電型の高濃度体領域と、をさらに含むことを特徴とする請求項５３のＭＯＳＦＥＴ。
【請求項５５】
第１導電型の基板を設け、
前記基板上の前記第１導電型のエピタキシャル層を形成し、
前記エピタキシャル層を貫通し且つ前記基板内に終端する複数のゲート溝部を形成し、
前記溝部の各々の側壁及び底面を覆う保護誘電体を形成し、
前記ゲート溝部の各々において保護電極を形成し、
前記ゲート溝部の各々の上側側面に沿ってゲート誘電層を形成し、
前記保護電極上にあるものの前記保護電極から絶縁され、前記ゲート溝部の各々におけるゲート電極を形成し、
隣接するゲート溝部の間におけるメサ領域に対して、前記第２導電型のドーパントの複数のイオン注入を実行することによって、前記エピタキシャル層を貫通し且つ前記基板内に終端を有し、隣接する２つのゲート溝部毎の間に位置する第２導電型の複数の柱部を形成する工程を含む電荷平衡ＭＯＳＦＥＴを製造する方法。
【請求項５６】
前記エピタキシャル層において、第２導電型の本体領域を形成し、
前記複数のゲート溝部に位置し、前記第１導電型のソース領域を本体領域において形成し、
前記本体領域において前記第２導電型の高濃度体領域を形成し、
前記ソース領域及び前記高濃度体領域に接触するソース相互接続層を形成する工程をさらに含むことを特徴とする請求項５５の方法。
【請求項５７】
前記複数のイオン注入の実行に先立って、前記ゲート溝部に隣接するメサ領域において、浅い窪み部を形成する工程をさらに含み、
前記複数のイオン注入が浅い窪みを介して実行されることを特徴とする請求項５５の方法。
【請求項５８】
前記複数のイオン注入の実行に先立って、前記エピタキシャル層の上側部分において、前記第２導電型の本体領域を形成し、
前記本体領域の上側部分において前記第１導電型のシリコン領域を形成し、
前記シリコン領域を貫通する浅い窪み部を形成するためにシリコンエッチを行うことによって、前記シリコン領域を各々がソース領域を形成する２つの領域に分割する工程をさらに含み、
前記複数のイオン注入が浅い窪み部を通して行われることを特徴とする請求項５５の方法。
【請求項５９】
複数のゲート溝部と複数の非ゲート溝部を含む複数の溝部を第１導電型の半導体領域において形成し、
隣接した溝部の間の前記半導体領域において、第２導電型の本体領域を形成し、
前記ゲート溝部及び前記非ゲート溝部の各々の底部分を誘電材料によって埋め、
前記誘電材料上の前記ゲート溝部の各々においてゲート電極を形成し、
前記誘電材料上の前記非ゲート溝部の各々において、第２導電型の導電体を形成することによって、前記導電体を、前記非ゲート溝部の各々の側壁に沿って前記本体領域と接触させる工程を含む電界効果トランジスタを製造する方法。
【請求項６０】
前記本体領域の各々において、前記第１導電型のソース領域を形成し、
前記ソース領域の各々及び前記導電体の各々と接触するソース相互接続層を形成する工程を含み、
前記非ゲート溝部の各々における前記導電体は、前記非ゲート溝部の側壁に沿って、対応するソース領域に接触していることを特徴とする請求項５９の方法。
【請求項６１】
前記埋める工程は、
誘電材料によって前記ゲート溝部及び前記非ゲート溝部の各々を埋めることによって、前記ゲート溝部及び前記非ゲート溝部における前記誘電材料の上面が、前記ゲート溝部及び前記非ゲート溝部に隣接したメサ領域の上面と、略同一の平面となし、
前記ゲート溝部の各々において、前記誘電材料に凹部を設けることによって、前記ゲート溝部の底部分に沿って厚い底部誘電体を形成し、
前記非ゲート溝部の各々において、前記本体領域の深さより大きな深さを有するように前記誘電材料に凹部を設ける工程を含むことを特徴とする請求項５９の方法。
【請求項６２】
本体領域を形成する前記工程は、前記電界効果トランジスタの活性領域に対して、前記第２導電型のドーパントのイオン注入を、全面的に行うことを含むことを特徴とする請求項５９の方法。
【請求項６３】
ソース領域を形成する前記工程は、前記電界効果トランジスタの活性領域に対して、前記第１導電型のドーパントのイオン注入を、全面的に行う工程を含むことを特徴とする請求項６０の方法。
【請求項６４】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成されることを特徴とする請求項５９の方法。
【請求項６５】
前記非ゲート溝部の各々において導電体を形成する前記工程は、実質的に各非ゲート溝部を埋めるために、ポリシリコン層を形成する工程を含むことを特徴とする請求項５９の方法。
【請求項６６】
１つの非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されることを特徴とする請求項５９の方法。
【請求項６７】
２つ以上の非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されていることを特徴とする請求項５９の方法。
【請求項６８】
第１導電型の半導体領域に広がり、複数のゲート溝部と複数の非ゲート溝部を含む複数の溝部と、
隣接する溝部の間の前記半導体領域における第２導電型の本体領域と、
前記ゲート溝部及び前記非ゲート溝部の各々の底部分を埋める誘電材料と、
ゲート溝部の各々におけるゲート電極と、
前記非ゲート溝部の側面に沿って対応する本体領域に接触するように、非ゲート溝部の各々における前記第２導電型の導電体と、
を含む電界効果トランジスタ。
【請求項６９】
前記本体領域の各々における前記第１導電型のソース領域と、
前記ソース領域の各々及び前記導電体の各々に接触するソース相互接続層と、をさらに含み、
非ゲート溝部の各々における前記導電体は前記非ゲート溝部の側面に沿って対応するソース領域に接触することを特徴とする請求項６８の電界効果トランジスタ。
【請求項７０】
前記非ゲート溝部の各々における前記誘電材料は前記本体領域の底面の上方に上面を有することを特徴とする請求項６８の電界効果トランジスタ。
【請求項７１】
前記ソース領域の各々は、隣接する２つの溝部によって側部の寸法に沿って境界づけられたメサ領域の全幅方向に広がることを特徴とする請求項６９の電界効果トランジスタ。
【請求項７２】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成されることを特徴とする請求項６８の電界効果トランジスタ。
【請求項７３】
前記導電体は前記第２導電型のポリシリコンを含むことを特徴とする請求項６８の電界効果トランジスタ。
【請求項７４】
１つの非ゲート溝部が隣接する２つのゲート溝部毎の間において配置されることを特徴とする請求項６８の電界効果トランジスタ。
【請求項７５】
２つ以上の非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されていることを特徴とする請求項６８の電界効果トランジスタ。
【請求項７６】
第１導電型の半導体領域に広がり、複数のゲート溝部及び複数の非ゲート溝部を含む複数の溝部を形成し、
前記ゲート溝部及び非ゲート溝部の各々の底部において保護電極を形成し、
隣接する溝部の間の前記半導体領域において、第２導電型の本体領域を形成し、
前記非ゲート溝部の各々における前記保護電極上に誘電体層を形成し、
前記誘電体層上の前記非ゲート溝部の各々において第２導電型の導電体を形成することによって、前記導電体が前記非ゲート溝部の側壁に沿って本体領域を接触させる工程を含む電界効果トランジスタを製造する方法。
【請求項７７】
前記本体領域の各々において、前記第１導電型のソース領域を形成する工程をさらに含み、
前記ソース領域の各々及び前記導電体の各々と接触するソース相互接続層を形成する工程をさらに含み、
前記非ゲート溝部の各々における前記導電体は、前記非ゲート溝部の側壁に沿って、対応するソース領域に接触していることを特徴とする請求項７６の方法。
【請求項７８】
保護電極を形成する前記工程に先立って、前記ゲート溝部及び前記非ゲート溝部の各々の下側側面及び底面を覆う保護誘電層を形成し、
前記ゲート溝部の各々における前記保護電極上に、蒸着された誘電体から形成された相互電極誘電体層を形成し、
前記ゲート溝部の各々において、前記相互電極誘電体層上にゲート電極を形成する工程をさらに含むことを特徴とする請求項７６の方法。
【請求項７９】
誘電体層を形成する前記工程は、
保護電極を形成する前記工程後に、誘電材料によって前記非ゲート溝部の各々を埋めることによって、前記非ゲート溝部における前記誘電材料の上面が、前記非ゲート溝部に隣接したメサ領域の上面と、略同一の平面となし、
前記非ゲート溝部の各々において、前記本体領域の深さより大きな深さを有するように前記誘電材料に凹部を設ける工程を含む
ことを特徴とする請求項７６の方法
【請求項８０】
本体領域を形成する前記工程は、
前記電界効果トランジスタの活性領域に対して、前記第２導電型のドーパントのイオン注入を、全面的に行う工程を含むことを特徴とする請求項７６の方法。
【請求項８１】
ソース領域を形成する前記工程は、
前記電界効果トランジスタの活性領域に対して、前記第１導電型のドーパントのイオン注入を、全面的に行う工程を含むことを特徴とする請求項７７の方法。
【請求項８２】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成され、前記ゲート溝部及び前記非ゲート溝部は前記基板に終端することを特徴とする請求項７６の方法。
【請求項８３】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成され、前記ゲート溝部及び前記非ゲート溝部は前記エピタキシャル層において終端することを特徴とする請求項７６の方法。
【請求項８４】
前記非ゲート溝部の各々において導電体を形成する前記ステップは、各非ゲート溝部の全てを埋めるために、ポリシリコン層を形成するステップを含むことを特徴とする請求項７６の方法。
【請求項８５】
１つの非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されることを特徴とする請求項７６の方法。
【請求項８６】
２つ以上の非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されていることを特徴とする請求項７６の方法。
【請求項８７】
第１導電型の半導体領域に広がり、複数のゲート溝部と複数の非ゲート溝部を含む複数の溝部と、
前記ゲート溝部及び非ゲート溝部の各々の底部における保護電極と、
隣接した溝部の間の前記半導体領域における第２導電型の本体領域と、
前記非ゲート溝部の各々における前記保護電極上の誘電体層と、
前記誘電体層上の前記非ゲート溝部の各々における前記第２導電型の導電体と、を含み、
前記導電体は前記非ゲート溝部の側面に沿って本体領域に接触していることを特徴とする電界効果トランジスタ。
【請求項８８】
前記本体領域の各々における前記第１導電型のソース領域と、
前記ソース領域の各々及び前記導電体の各々と接触するソース相互接続層と、をさらに含み、
前記非ゲート溝部の各々における前記導電体は、前記非ゲート溝部の側壁に沿って、対応するソース領域に接触していることを特徴とする請求項８７の電界効果トランジスタ。
【請求項８９】
前記ソース領域の各々は、隣接する２つの溝部によって側部の寸法に沿って境界づけられたメサ領域の全幅方向に広がることを特徴とする請求項８８の電界効果トランジスタ。
【請求項９０】
前記ゲート溝部及び前記非ゲート溝部の各々における前記保護電極はソース相互接続層に電気的に接続されていることを特徴とする請求項８８の電界効果トランジスタ。
【請求項９１】
前記ゲート溝部及び前記非ゲート溝部の各々の下側側面及び底面を覆う保護誘電層と、
前記ゲート溝部の各々における前記保護電極上の相互電極誘電体層と、
前記ゲート溝部の各々における前記相互電極誘電体層上のゲート電極と、をさらに含むことを特徴とする請求項８７の電界効果トランジスタ。
【請求項９２】
前記非ゲート溝部における前記導電体は前記本体領域の深部より浅い深部に延在していることを特徴とする請求項８７の電界効果トランジスタ。
【請求項９３】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成され、前記ゲート溝部及び前記非ゲート溝部は前記基板に終端することを特徴とする請求項８７の電界効果トランジスタ。
【請求項９４】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成され、前記ゲート溝部及び前記非ゲート溝部は前記エピタキシャル層において終端することを特徴とする請求項８７の電界効果トランジスタ。
【請求項９５】
前記導電体は前記第２導電型のポリシリコン層を含むことを特徴とする請求項８７の電界効果トランジスタ。
【請求項９６】
１つの非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されることを特徴とする請求項８７の電界効果トランジスタ
【請求項９７】
２以上の非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されることを特徴とする請求項８７の電界効果トランジスタ。
【請求項９８】
第１導電型の半導体領域に広がり、複数のゲート溝部と複数の非ゲート溝部を含む複数の溝部を形成し、
隣接する溝部の間の前記半導体層において、第２導電型の本体領域を形成し、
前記ゲート溝部の各々の底部において保護電極を形成し、
本体領域の底面の上に上面を有する各非ゲート溝部で各非ゲート溝部、保護電極の保護電極を形成し、
前記非ゲート溝部の各々において前記第２導電型の導電体を形成することによって、前記導電体が、前記非ゲート溝部の側面に沿って本体領域に接触し、且つ前記非ゲート溝部における前記保護電極と接触するようになす工程を含む電界効果トランジスタを製造する方法。
【請求項９９】
前記本体領域の各々において、前記第１導電型のソース領域を形成し、
前記ソース領域の各々及び前記導電体の各々に接触するソース相互接続層を形成する工程をさらに含み、
前記非ゲート溝部の各々における前記導電体は、前記非ゲート溝部の側面に沿って、対応するソース領域に接触していることを特徴とする請求項９８の方法。
【請求項１００】
前記ゲート溝部の各々において前記保護電極を形成する前に、前記ゲート溝部の各々の下側側面及び底面を覆う保護誘電層を形成し、
前記ゲート溝部の各々の上側側面を覆い且つ前記ゲート溝部の各々の前記保護電極上に延在するゲート誘電層を形成し、
前記ゲート溝部の各々にける前記ゲート誘電体層上にゲート電極を形成する工程をさらに含み、
成長している誘電性から形成される前記ゲート誘電層は、成長された誘電体から形成されていることを特徴とする請求項９８の方法。
【請求項１０１】
本体領域を形成する前記工程は、前記電界効果トランジスタの活性領域に対して、前記第２導電型のドーパントのイオン注入を、全面的に行う工程を含むことを特徴とする請求項９８の方法。
【請求項１０２】
ソース領域を形成する前記工程は、前記電界効果トランジスタの活性領域に対して、前記第１導電型のドーパントのイオン注入を、全面的に行うことを含むことを特徴とする請求項９９の方法。
【請求項１０３】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成され、前記ゲート溝部及び前記非ゲート溝部は前記基板に終端することを特徴とする請求項９８の方法。
【請求項１０４】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成され、前記ゲート溝部及び前記非ゲート溝部は前記エピタキシャル層において終端することを特徴とする請求項９８の方法。
【請求項１０５】
前記非ゲート溝部の各々において導電体を形成する前記工程は、前記非ゲート溝部の各々を埋めるために、ポリシリコン層を形成することを含むことを特徴とする請求項９８の方法。
【請求項１０６】
１つの非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されることを特徴とする請求項９８の方法。
【請求項１０７】
２以上の非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されていることを特徴とする請求項９８の方法。
【請求項１０８】
第１導電型の半導体領域において、複数のゲート溝部と複数の非ゲート溝部を含む複数の溝部と、
隣接した溝部の間の前記半導体領域における第２導電型の本体領域と、
前記ゲート溝部の底部における保護電極と、
前記本体領域の底面の上に上面を有する非ゲート溝部に位置し、前記非ゲート溝部の各々における保護電極と、
前記非ゲート溝部の各々における前記第２導電型の導電体と、を含み、
前記導電体は非ゲート溝部の側壁に沿って前記本体領域に接触し、前記非ゲート溝部の各々における前記保護電極に接触することを特徴とする電界効果トランジスタ。
【請求項１０９】
前記本体領域の各々における前記第１導電型のソース領域と、
前記ソース領域の各々及び前記導電体の各々と接触するソース相互接続層と、
をさらに含み、
前記非ゲート溝部の各々における前記導電体は、前記非ゲート溝部の側壁に沿って、対応するソース領域に接触することを特徴とする請求項９８の電界効果トランジスタ。
【請求項１１０】
前記ソース領域の各々は、隣接する２つの溝部によって側部の寸法に沿って境界づけられたメサ領域の全幅方向に広がることを特徴とする請求項８８の電界効果トランジスタ。
【請求項１１１】
前記ゲート溝部及び前記非ゲート溝部の各々における前記保護電極は、前記ソース相互接続層に電気的に接続されていることを特徴とする請求項８８の電界効果トランジスタ。
【請求項１１２】
前記ゲート溝部の各々の下側側面及び底面を覆う保護誘電層と、
前記ゲート溝部の各々の上側側面を覆い、且つ前記ゲート溝部の各々における前記保護電極上に広がるゲート誘電層と、
前記ゲート溝部の各々における前記ゲート誘電層上のゲート電極と、をさらに含むことを特徴とする請求項９８の電界効果トランジスタ。
【請求項１１３】
前記非ゲート溝部における前記導電体は、前記本体領域の深部より浅い深部に延在していることを特徴とする請求項８７の電界効果トランジスタ。
【請求項１１４】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成され、前記ゲート溝部及び前記非ゲート溝部は前記基板に終端することを特徴とする請求項８７の電界効果トランジスタ。
【請求項１１５】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成され、前記ゲート溝部及び前記非ゲート溝部は前記エピタキシャル層において終端することを特徴とする請求項８７の電界効果トランジスタ。
【請求項１１６】
前記導電体は前記第２導電型のポリシリコン層を含むことを特徴とする請求項８７の電界効果トランジスタ。
【請求項１１７】
１つの非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されることを特徴とする請求項８７の電界効果トランジスタ。
【請求項１１８】
２以上の非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されることを特徴とする請求項８７の電界効果トランジスタ。
【請求項１１９】
第１導電型の半導体領域において、複数のゲート溝部と複数の非ゲート溝部を含む複数の溝部を形成し、
前記ゲート溝部及び非ゲート溝部の各々の底部において保護電極を形成し、
隣接する溝部の間の前記半導体領域において、第２導電型の本体領域を形成し、
前記非ゲート溝部の各々における前記保護電極上に誘電体層を形成し、
前記非ゲート溝部の各々の露出した上側側面に対して前記第２導電型のドーパントの２方向傾斜イオン注入を実行することによって、      前記本体領域の各々において高濃度体領域を形成する工程を含む電界効果トランジスタを製造する方法。
【請求項１２０】
前記本体領域の各々において、前記第１導電型のソース領域を形成し、
前記ソース領域の各々の上面と接触し、前記非ゲート溝部の上側部分を埋めるソース相互接続層を形成することによって、前記非ゲート溝部の各々の上側側面に沿って前記ソース領域の各々及び前記高濃度体領域の各々に接触させる工程をさらに含むことを特徴とする請求項１１９の方法。
【請求項１２１】
保護電極を形成する前記工程に先立って、前記ゲート溝部及び前記非ゲート溝部の各々の下側側面及び底面を覆う保護誘電層を形成し、
前記ゲート溝部の各々における前記保護電極上に、蒸着された誘電体から形成された相互電極誘電体層を形成し、
前記ゲート溝部の各々において、前記相互電極誘電体層上にゲート電極を形成する工程をさらに含むことを特徴とする請求項１１９の方法。
【請求項１２２】
誘電体層を形成する前記工程は、
保護電極を形成する前記工程後に、誘電材料によって前記非ゲート溝部の各々を埋めることによって、前記非ゲート溝部における前記誘電材料の上面が、前記非ゲート溝部に隣接したメサ領域の上面と、略同一の平面となし、
前記非ゲート溝部の各々において、前記本体領域の深さより大きな深さを有するように前記誘電材料に凹部を設ける工程を含むことを特徴とする請求項１１９の方法。
【請求項１２３】
本体領域を形成する前記ステップは、前記電界効果トランジスタの活性領域に対して、前記第２導電型のドーパントのイオン注入を、全面的に行うことを含むことを特徴とする請求項１１９の方法。
【請求項１２４】
ソース領域を形成する前記ステップは、前記電界効果トランジスタの活性領域に対して、前記第１導電型のドーパントのイオン注入を、全面的に行うことを特徴とする請求項１２０の方法。
【請求項１２５】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成され、前記ゲート溝部及び前記非ゲート溝部は前記基板に終端することを特徴とする請求項１１９の方法。
【請求項１２６】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成され、前記ゲート溝部及び前記非ゲート溝部は前記エピタキシャル層において終端することを特徴とする請求項１１９の方法。
【請求項１２７】
１つの非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されることを特徴とする請求項１１９の方法。
【請求項１２８】
２以上の非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されていることを特徴とする請求項１１９の方法。
【請求項１２９】
第１導電型の半導体領域において、複数のゲート溝部と複数の非ゲート溝部を含む複数の溝部と、
前記ゲート溝部及び前記非ゲート溝部の各々の底部における保護電極と、
隣接した溝部の間の前記半導体領域における第２導電型の本体領域と、
前記非ゲート溝部における前記保護電極上の誘電体層と、
各々が前記非ゲート溝部の各々の側面に隣接ている、前記本体領域の各々における高濃度体領域と、を含む電界効果トランジスタ。
【請求項１３０】
前記本体領域の各々における前記第１導電型のソース領域と、
前記ソース領域の各々の上面と接触し、前記非ゲート溝部の各々の上側部分を埋めるソース相互接続層と、をさらに含み、
前記ソース相互接続層は、前記非ゲート溝部の各々の上側側面に沿って前記ソース領域の各々及び前記高濃度体領域の各々に接触していることを特徴とする請求項１２９の電界効果トランジスタ。
【請求項１３１】
前記ソース領域の各々は、隣接する２つの溝部によって側部の寸法に沿って境界づけられたメサ領域の全幅方向に広がることを特徴とする請求項１３０の電界効果トランジスタ。
【請求項１３２】
前記ゲート溝部及び前記非ゲート溝部の各々における前記保護電極は前記ソース相互接続層に電気的に接続されていることを特徴とする請求項１３０の電界効果トランジスタ。
【請求項１３３】
前記ソース相互接続層は、前記本体領域の深さより浅い深部に、前記非ゲート溝部に延在していることを特徴とする請求項１３０の電界効果トランジスタ。
【請求項１３４】
前記ゲート溝部及び前記非ゲート溝部の各々の下側側面及び底面を覆う保護誘電層と、
前記ゲート溝部の各々における前記保護電極上に、蒸着された誘電体から形成された相互電極誘電体層と、
前記ゲート溝部の各々における前記相互電極誘電体層上のゲート電極と、をさらに含むことを特徴とする請求項１２９の電界効果トランジスタ。
【請求項１３５】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成され、前記ゲート溝部及び前記非ゲート溝部は前記基板において終端することを特徴とする請求項１２９の電界効果トランジスタ。
【請求項１３６】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成され、前記ゲート溝部及び前記非ゲート溝部は前記エピタキシャル層において終端することを特徴とする請求項１２９の電界効果トランジスタ。
【請求項１３７】
１つの非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されることを特徴とする請求項１２９の電界効果トランジスタ。
【請求項１３８】
２以上の非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されていることを特徴とする請求項１２９の電界効果トランジスタ。
【請求項１３９】
第１導電型の半導体領域において、複数のゲート溝部と複数の非ゲート溝部を含む複数の溝部を形成し、
隣接した溝部の間の前記半導体領域において、第２導電型の本体領域を形成し、
前記ゲート溝部及び前記非ゲート溝部の各々の底部分を誘電材料によって埋め、
前記溝部の各々において、前記誘電材料上にゲート電極を形成し、
前記非ゲート溝部の各々の露出している上側側面に対して前記第２導電型のドーパントの２方向傾斜イオン注入を実行することによって、前記本体領域の各々において高濃度体領域を形成する工程を含む電界効果トランジスタを製造する方法。
【請求項１４０】
前記本体領域の各々において、前記第１導電型のソース領域を形成し、
前記ソース領域の各々の上面と接触し、前記非ゲート溝部の各々の上側部分を埋めるソース相互接続層を形成することによって、前記非ゲート溝部の各々の上側側面に沿って前記ソース領域の各々及び前記高濃度体領域の各々に接触させる、工程をさらに含むことを特徴とする請求項１３９の方法。
【請求項１４１】
前記埋めるステップは、
誘電材料によって前記ゲート溝部及び前記非ゲート溝部の各々を埋めることによって、前記ゲート溝部及び前記非ゲート溝部における前記誘電材料の上面が、前記ゲート溝部及び前記非ゲート溝部に隣接したメサ領域の上面と、略同一の平面となし、
前記ゲート溝部の各々において、前記誘電材料に凹部を設けることによって、前記ゲート溝部の底部分に沿って厚い底部誘電体を形成し、
前記非ゲート溝部の各々において、前記本体領域の深さより大きな深さを有するように前記誘電材料に凹部を設ける工程を含むことを特徴とする請求項１３９の方法。
【請求項１４２】
前記電界効果トランジスタの活性領域に対して、前記第２導電型のドーパントのイオン注入を、全面的に行うことを含むことを特徴とする請求項１３９の方法。
【請求項１４３】
前記電界効果トランジスタの活性領域に対して、前記第１導電型のドーパントのイオン注入を、全面的に行うことを含むことを特徴とする請求項１４０の方法。
【請求項１４４】
前記半導体領域は高ドープ基板とオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上側部分において形成されることを特徴とする請求項１３９の方法。
【請求項１４５】
１つの非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されることを特徴とする請求項１３９の方法。
【請求項１４６】
２以上の非ゲート溝部が隣接する２つのゲート溝部毎の間において形成されていることを特徴とする請求項１３９の方法。
【請求項１４７】
第１導電型の半導体領域における、複数のゲート溝部と複数の非ゲート溝部を含む複数の溝部と、
隣接した溝部の間の前記半導体領域における第２導電型の本体領域と、
前記ゲート溝部及び前記非ゲート溝部の各々の底部分を誘電材料によって埋める誘電材料と、
前記ゲート溝部の各々における前記誘電材料上のゲート電極と、
各々が前記非ゲート溝部の各々の側面に隣接し、前記本体領域の各々における高濃度体領域と、
を含む電界効果トランジスタ。
【請求項１４８】
前記本体領域の各々における前記第１導電型のソース領域と、
前記ソース領域の各々の上面と接触し、前記非ゲート溝部の各々の上側部分を埋めることによって、前記非ゲート溝部の各々の上側側面に沿って前記ソース領域の各々及び前記高濃度体領域の各々に接触させるソース相互接続層と、
をさらに含むことを特徴とする請求項１４７の電界効果トランジスタ。
【請求項１４９】
前記ソース領域の各々は、隣接する２つの溝部によって側部の寸法に沿って境界づけられたメサ領域の全幅方向に広がることを特徴とする請求項１４８の電界効果トランジスタ。
【請求項１５０】
前記ソース相互接続層は前記本体領域の深さより浅い深部へ、前記非ゲート溝部の各々に延在していることを特徴とする請求項１４８の電界効果トランジスタ。
【請求項１５１】
前記非ゲート溝部各々の前記誘電材料は、前記本体領域の底面の上方において、上面を有することを特徴とする請求項１４７の電界効果トランジスタ。
【請求項１５２】
前記半導体領域は高ドープ基板及びオーバーレイエピタキシャル層を含み、前記本体領域は前記エピタキシャル層の上部において形成されることを特徴とする請求項１４７の電界効果トランジスタ。
【請求項１５３】
隣接する２つのゲート溝部毎の間において、１つの非ゲート溝部が配置されていることを特徴とする請求項１４７の電界効果トランジスタ。
【請求項１５４】
隣接する２つのゲート溝部毎の間において、２以上の非ゲート溝部が形成されていることを特徴とする請求項１４７の電界効果トランジスタ。
【発明の詳細な説明】
【クロスレファレンス】
【０００１】
本出願は、２００５年６月１０日出願の米国仮出願Ｎｏ．６０／６８９，２２９の利益を享受することを請求し、該米国出願の全内容を本出願に含めることとする。
【０００２】
本出願は、２００４年１２月２９日出願の米国特許出願Ｎｏ．１１／０２６，２７６、及び２００６年５月２４日出願の米国特許出願Ｎｏ．１１／４４１，３８６に関連し、該米国出願の全内容を本出願に含めることとする。
【技術分野】
【０００３】
発明は半導体パワーデバイス技術に関し、特に、電荷平衡電界効果トランジスタ、及び同トランジスタで製造する方法に関する。
【発明の背景】
【０００４】
高電流スイッチのデバイス構造は平面ゲート垂直ＤＭＯＳから保護電極を有する溝型ゲート構造に至るまで進歩している。初期の開発プロジェクトにおいては、オン状態の抵抗率Ｒｓｐを抑えることが重点的に取り込まれており、その後、ゲート電荷（デバイスをオン・オフにするのに必要な電荷）などの他の動作特性が開発目的に追加された。最近では、これらの長所機能は、スイッチの特定のアプリケーションに依存する特定の固有目的に展開している。
【０００５】
ＭＯＳＦＥＴのスイッチ速度への影響のために、オン抵抗率とゲートードレイン電荷との積、Ｒｓｐ  ｘ  ＱＧＤは、多くの電子システムにある同期バックコンバータのトップスイッチの性能指数（ＦＯＭ）と称されている。同様に、電力損失が伝導損失に依存する低電圧ＭＯＳＦＥＴにおいては、総ゲート電荷、Ｒｓｐ  ｘ  ＱＧに依存するＦＯＭに基づいて判断される。保護ゲート構造を用いれば、これらの性能指数を伴に大きく改良することができる。さらに、保護電極の深部を増大させることによって、電荷の平衡を改良でき、それによって、所定のドリフト領域の濃度に対する平行平面における破壊電圧よりも高い電圧を許容し、その結果、Ｒｓｐを減少させることができる。
【０００６】
低電圧ＭＯＳＦＥＴにそのような電荷平衡デバイス構造を導入するのは難しいと判明している。それは、処理過程及び材料によるばらつきが大きいからである。その結果、キャリアの導電型において不均衡が生じ、さらに、破壊電圧を低下させてしまう。電荷平衡によってドリフト領域における電場が均一になると仮定すると、ドーピング濃度Ｎとドリフト領域の列部Ｗの幅との積は、半導体誘電率と臨界電場の積を電荷ｑで割ったものより小であることが分かる。
【０００７】
Ｎ・Ｗ＜εｓ・Ｅｃ／ｑ
結果的に、ＢＶｐｓｓをより低く設定するには、より高いドープ濃度が必要とされるので、電荷平衡を保つためには、ドリフト領域の列幅を小さくしなければならない。例えば、約２×１０１６ｃｍ-3のドリフト領域の濃度を有する３０Ｖのデバイスにおいては、電荷のバランスを最適化するのには、約１．４μｍのメサ幅が必要となる。しかしながら、この条件ではＲｓｐは改善されない。２×１０１６ｃｍ-3という条件では、３０Ｖのデバイスにおいて電荷の均衡を保つことはできないからである。ドリフト領域抵抗を抑えるために、ドープ濃度を倍にすると、メサ幅を半分の大きさ、すなわち、約０．７μｍにしなければならない。アバランシェ耐久性を向上させるのに必要な高ドープ体などのセル構造内に、すべての特性を組み込むのは、このような精密な寸法においては、困難である。
【０００８】
ほとんどの電荷平衡構造においては、ドリフト領域は高ドープｎ型基板上のｎ型領域である。変形例としては、溝部の側面がボロンでイオン注入され、逆の極性電荷が得られる。低電圧デバイスにあっては、これらの方法の各々において、処理工程でばらつきが生じ、電荷の不均衡が生じ、更に、Ｒｓｐ、ＱＧＤ、及びＢＶＤＳＳを含む性能特性において、比較的広いばらつきが生じてしまう。処理工程によるばらつきは、プロセス変動はエピタキシャル層の濃度、ｐ−型井戸構造の深部に対するゲート電極の深部、メサ幅、及び保護誘電体の膜厚が原因となる。
【０００９】
このように、電荷平衡性が改善されたＭＯＳＦＥＴセル構造及び、その製造の方法に対する必要性が生じている。
【発明の開示】
【００１０】
本発明の実施例によると、電界効果トランジスタは以下の通り製造される。第１導電型の半導体領域に、半導体領域上に広がる第２導電型のエピタキシャル層を備える。エピタキシャル層を貫通し且つ半導体領域において終端を有する溝部を形成する。第１導電型のドーパントの２方向傾斜イオン注入を実行することによって、溝部の側壁に沿って第１導電型の領域を形成する。第２導電型のドーパントの閾値電圧調整イオン注入を実行することによって、溝部の上側側面に沿って広がる第１導電型の領域の一部の導電型を第２導電型に変える。溝部の各々の側面に位置する第１導電型のソース領域を形成する。
【００１１】
本発明の別の実施例によると、ＭＯＳＦＥＴは半導体領域に広がる溝部と溝部の下側部分に位置する保護電極とを含む。保護電極は、保護誘電体によって半導体領域から絶縁されている。ゲート電極は、保護電極上にあり、保護電極から絶縁され、溝部の上部に位置する。半導体領域は、第１導電型の基板と、基板上に位置する第２導電型の第１シリコン領域とを含む。第１シリコン領域は、ゲート電極の上面及び底面の中間の深部に広がる第１部分及び保護電極の上面及び底面の中間の深部に広がる第２部分を有する。半導体領域は、さらに、第１導電型の第２シリコン領域を含む。第２シリコン領域は、溝部の側面から離れる方向においてドープ濃度が側面に沿って段階的に減少し、溝部と第１シリコン領域の第２部分との間にある。半導体領域は、さらに、溝部に隣接し、第１シリコン領域における第１導電型のソース領域を含む。
【００１２】
本発明の別の実施例によると、電界効果トランジスタは以下のように製造される。第１導電型の半導体領域を半導体領域上に広がる第２導電型のエピタキシャル層に準備する。第１のシリコンエッチを実行することによって、エピタキシャル層を貫通し且つエピタキシャル層内において終端を有する上側溝部分を形成する。上側溝部分の側壁に沿って広がり、上側溝部分の底面に沿ったメサ領域でなく上側溝部分に隣接するメサ領域上に広がる上側溝部分に隣接して広がる保護材料を形成する。第２のシリコンエッチを実行することによって、上側溝部分よりも狭く、上側溝部分の底面からエピタキシャル層に貫通し且つ半導体領域内において終端を有する下側溝部分を形成する。第１導電型のドーパントの２方向傾斜イオン注入を実行することによって、下側溝部分の側面に沿って第１導電型のシリコン領域を形成する。保護材料はイオン注入ドーパントが上側溝部分の側面及び上側溝部分に隣接するメサ領域に入らないように阻止している。
【００１３】
本発明のさらに別の実施例によると、ＭＯＳＦＥＴは、上部及び上部よりも狭い下部を有し、半導体領域に広がる溝部を含む。ＭＯＳＦＥＴは、さらに、保護誘電体によって半導体から絶縁され、溝部の下部にある保護電極を含む。ＭＯＳＦＥＴは、さらに、保護電極上にあり、保護電極から絶縁され、溝部の上部にあるゲート電極を含む。半導体領域は、第１導電型の基板を含む。半導体領域は、ゲート電極の上面及び底面の中間の深部に広がる第１部分及び保護電極の上面及び底面の中間の深部に広がる第２部分を有し、基板上に位置する第２導電型の第１シリコン領域を含む。半導体領域は、底部溝部の側面から離れる方向においてドープ濃度が側面に沿って段階的に減少し、溝部と第１シリコン領域の第２部分との間にある第１導電型の第２シリコン領域を含む。半導体領域は上側溝部分に隣接し、第１シリコン領域にある第１導電型のソース領域を含む。
【００１４】
本発明の別の実施例によると、ＭＯＳＦＥＴは以下の通り製造される。第１導電型の基板に、基板上に広がる第２導電型のエピタキシャル層を準備する。第１のシリコンエッチを実行することによって、エピタキシャル層に広がり且つエピタキシャル層内において終端を有する上側溝部分を形成する。上側溝部分の側壁に沿って広がり、上側溝部分の底面に沿ったメサ領域でなく上側溝部分に隣接するメサ領域上に広がる上側溝部分に隣接して広がる保護材料を形成する。第２のシリコンエッチを実行することによって、上側溝部分よりも狭く、上側溝部分の底面からエピタキシャル層を貫通し且つ半導体領域内において終端を有する下側溝部分を形成する。第１導電型のドーパントの２方向傾斜イオン注入を実行することによって、下側溝部分の側面に沿って第１導電型のシリコン領域を形成する。下側溝部分の側壁及び底面を覆う保護誘電体を形成する。
【００１５】
下側溝部分において保護電極を形成する。上側溝部分の側面に沿って保護電極を形成する。保護電極上の上側溝部分において、保護電極上にから絶縁されたゲート電極を形成する。保護材料はイオン注入ドーパントが上側溝部分の側面及び上側溝部分に隣接するメサ領域に入らないように阻止している。
【００１６】
本発明の別の実施例によると、ＭＯＳＦＥＴは半導体領域に広がる溝を含んでいる。溝部は上側部分と上側部分よりも狭い下側部分を有する。ＭＯＳＦＥＴは、さらに、保護誘電体によって半導体領域から絶縁され、溝部の下側部分における保護電極と、保護電極上にあるものの保護電極とは絶縁され、溝部の上側部分におけるゲート電極とを含む。半導体領域は、第１導電型の基板と、基板上の第１導電型のエピタキシャル層と、エピタキシャル層における第２導電型の本体領域と、本体領域における第一導電型のソース領域であって、本体領域及び基板の接合面と伴にチャンネル領域を確定するソース領域と、溝部の側面から離れる方向において側面に沿って段階的に減少するドープ濃度を有し、溝部の下側部分の側面に沿って広がり且つチャンネル領域の下側部分に広がる第１導電型のシリコン領域と、を含む。
【００１７】
本発明の別の実施例によると、ＭＯＳＦＥＴは以下の通り製造される。第１導電型の基板を、基板上に広がる第２導電型のエピタキシャル層に準備する。エピタキシャル層を貫通し且つ基板内に終端を有するゲート溝部を形成する。ゲート溝部の側壁及び底面を覆う保護誘電体を形成する。ゲート溝部において保護電極を形成する。ゲート溝部の上側側面に沿ってゲート誘電層を形成する。ゲート溝部において、保護電極上にあるものの保護電極から絶縁されたゲート電極を形成する。ゲート溝部から側面にそって離間されており、エピタキシャル層を貫通し且つ基板内に終端を有する深い窪み部を形成する。第２導電型のシリコン材料で深い窪み部を埋める。
【００１８】
本発明の別の実施例によると、ＭＯＳＦＥＴは基板の上に第１導電型の基板と第１導電型のエピタキシャル層を含んでいる。ゲート溝部は、エピタキシャル層を貫通し且つ基板内に終端を有する。保護誘電体は、ゲート溝部の側壁と底面を覆う保護誘電体。保護電極は、ゲート溝部の下側部分にある。ゲート誘電層は、ゲート溝部の上側側面に沿っている。ゲート溝部におけるゲート電極は、保護電極上にあるものの保護電極からは絶縁されている。深い窪み部は、ゲート溝部から離間され、エピタキシャル層を貫通し且つ基板内に終端する。深い窪みは第２導電型のシリコン材料で埋められている。
【００１９】
本発明の別の実施例によると、ＭＯＳＦＥＴは以下の通り製造される。第１導電型の基板を準備する。基板上の第１導電型のエピタキシャル層を形成する。エピタキシャル層を貫通し且つ基板内に終端する複数のゲート溝部を形成する。溝部の各々の側壁及び底面を覆う保護誘電体を形成する。ゲート溝部の各々において保護電極を形成する。ゲート溝部の各々の上側側面に沿ってゲート誘電層を形成する。保護電極上にあるものの保護電極から絶縁され、ゲート溝部の各々におけるゲート電極を形成する。隣接するゲート溝部の間におけるメサ領域に対して、第２導電型のドーパントの複数のイオン注入を実行することによって、エピタキシャル層を貫通し且つ基板内に終端し、隣接する２つのゲート溝部毎の間に位置する第２導電型の複数の柱部を形成する。
【００２０】
本発明の別の実施例によると、電界効果トランジスタは以下の通り製造される。複数のゲート溝部と複数の非ゲート溝部を含む複数の溝部を第１導電型の半導体領域において形成する。隣接した溝部の間の半導体領域において、第２導電型の本体領域を形成する。ゲート溝部及び非ゲート溝部の各々の底部分を誘電材料によって埋める。誘電材料上のゲート溝部の各々においてゲート電極を形成する。誘電材料上の非ゲート溝部の各々において、第２導電型の導電体を形成することによって、導電体を、非ゲート溝部の各々の側壁に沿って本体領域と接触させる。
【００２１】
本発明の別の実施例によると、電界効果トランジスタは以下の通り製造される。第１導電型の半導体領域に広がり、複数のゲート溝部及び複数の非ゲート溝部を含む複数の溝部を形成する。ゲート溝部及び非ゲート溝部の各々の底部において保護電極を形成する。隣接する溝部の間の半導体領域において、第２導電型の本体領域を形成する。非ゲート溝部の各々における保護電極上に誘電体層を形成する。誘電体層上の非ゲート溝部の各々において第２導電型の導電体を形成することによって、導電体が非ゲート溝部の側壁に沿って本体領域を接触させる。
【００２２】
本発明の別の実施例によると、電界効果トランジスタは以下の通り製造される。第１導電型の半導体領域に広がり、複数のゲート溝部と複数の非ゲート溝部を含む複数の溝部を形成する。隣接する溝部の間の半導体層において、第２導電型の本体領域を形成する。ゲート溝部の各々の底部において保護電極を形成する。本体領域の底面の上に上面を有する各非ゲート溝部で各非ゲート溝部、保護電極の保護電極を形成する。非ゲート溝部の各々において第２導電型の導電体を形成することによって、導電体が、非ゲート溝部の側面に沿って本体領域に接触し、且つ非ゲート溝部における保護電極と接触するようになす。
【００２３】
本発明の別の実施例によると、電界効果トランジスタは以下の通り製造される。第１導電型の半導体領域において、複数のゲート溝部と複数の非ゲート溝部を含む複数の溝部を形成する。ゲート溝部及び非ゲート溝部の各々の底部において保護電極を形成する。隣接する溝部の間の半導体領域において、第２導電型の本体領域を形成する。非ゲート溝部の各々における保護電極上に誘電体層を形成する。非ゲート溝部の各々の露出した上側側面に対して第２導電型のドーパントの２方向傾斜イオン注入を実行することによって、  本体領域の各々において高濃度体領域を形成する。
【００２４】
本発明の別の実施例によると、電界効果トランジスタは以下の通り製造される。第１導電型の半導体領域において、複数のゲート溝部と複数の非ゲート溝部を含む複数の溝部を形成する。隣接した溝部の間の半導体領域において、第２導電型の本体領域を形成する。ゲート溝部及び非ゲート溝部の各々の底部分を誘電材料によって埋める。溝部の各々において、誘電材料上にゲート電極を形成する。非ゲート溝部の各々の露出している上側側面に対して第２導電型のドーパントの２方向傾斜イオン注入を実行することによって、本体領域の各々において高濃度体領域を形成する。
【発明の詳細な説明】
【００２５】
以下の詳述と添付図面によって、本発明の特質と利点をより容易に理解することができるであろう。
【００２６】
本発明の実施例によると、ｎ−チャンネル保護ゲートＭＯＳＦＥＴ（特に低電圧用途の実用的であるがそれに限られていない）は従来のｎ型エピタキシャル層よりむしろｐ型エピタキシャル層において形成される。これは、ｐ型本体領域の形成と関連している工程段階を排除するなど、過程を簡素化する機会を提供する。
【００２７】
図１Ａ−１Ｄは、本発明の実施例に係る電荷平衡ＭＯＳＦＥＴを製造するための処理工程順序を示す簡素化された断面図である。図１Ａでは、ｐ型エピタキシャル層４４はシリコン基板４２上で形成される（例えば、シリコンを選択的にエピタキシャル成長することによって）。１実施例では、始めのウエハーの材料は基板４２とその基板４２を覆うオーバーレイｐ型エピタキシャル層４４を含んでいる。従来の溝部エッチングはエピタキシャル層４４を貫通する溝部４６を形成し、基板４２内で終端させることによって行われる。そして、任意のアニールステップとして、損傷シリコンを修復して、溝部の角を丸くさせるために実行してもよい。
【００２８】
図１Ｂにおいて、周知のテクニックを用いて２方向傾斜イオン注入５０が行われ、溝部の側面と底面に沿ってｎ型領域４８が形成される。示されていないが、メサ領域はイオン注入ドーパントを受け取らないように妨げられている。任意の拡散及び駆動ステップとして、さらにシリコンにイオン注入を実施してもよい。図１Ｃにおいて、従来のテクニックを用いて、保護誘電体５３と保護電極５４は溝部４６の下側部に形成される。インターポリ誘電  （ＩＰＤ；ｉｎｔｅｒ−ｐｏｌｙ  ｄｉｅｌｅｃｔｒｉｃ）層５６は保護電極５４上に形成される。周知の方法を使用して、溝部の上側側面を覆うゲート誘電体５３を形成し、そのＩＰＤ層５６上に形成された凹型ゲート電極５８を形成する。
【００２９】
図１Ｄにおいて、ｐ型ドーパントの閾値電圧（Ｖｔ）調整イオン注入が行われ、周知のテクニックを用いてｐ型領域が６２を形成する。Ｖｔイオン注入のドーピング濃度は以下のように選択される。すなわち、イオン注入カウンタドープされ、チャネル領域に沿って延在するｎ型領域４８の部分及び所望のドーピング濃度がトランジスタのチャネル領域に形成されるように選択される。そして、従来のソースイオン注入が行われ、ｎ＋ソース領域６４が形成される。また、ソース拡散のための熱量は、Ｖｔ調整イオン注入を行うのに役立てれらる。次に、高濃度体領域６６が、従来のテクニックを使用することで形成される。図１Ｄで見られるように、ｐ型エピタキシャル層４４の大部分はまだｐ型ドーピングされたままである。デバイスを完成するために  ＢＰＳＧ  （Ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）などの誘電体層６８が、溝部４６とソース領域６４の一部を覆うために蒸着されて、パターン化される。そして、ソース相互接続層７０（例えば、金属を含む）は、電気的にソース領域６４と高濃度体領域６６を接触するために形成される。
【００３０】
上記ステップに関連する熱サイクルの間、ｎタイプ領域４８及び基板４２におけるｎ−型ドーパントは伴に拡散する。その結果、拡散したｎ型領域４８におけるドーピング濃度は、溝部の近くで最も大きく、溝部側面から離れた方向において次第に減少する。同様に、基板４２からエピタキシャル層４４へのドーパントの拡散は段階的なｎ型領域の生成に通じる。そのドープ濃度は、基板４２とエピタキシャル層４４（図  １Ｃ及び１Ｄの点線に示されているように）との間の最初の接合面から、頂面に向かう方向において、次第に減少する。事実上、これは基板４２とエピタキシャル層４４との間の境界を、上向きに移動させる。
【００３１】
図１Ｄにおいて、トランジスタチャネル領域の下に延在するｎ型領域４８と、ｎ型領域４８の部分と直接隣接するｐ型エピタキシャル層４４の部分とは、柱状の電荷平衡構造を形成している。図１Ａ−１Ｄに示された処理工程から分かるように、ｐ型とｎ型の柱状の電荷平衡構造は、優位にも、自己整合によって形成される。保護ゲート構造と伴に電荷平衡構造によって、ゲートからドレインへの電荷（ｇａｔｅ−ｔｏ−ｄｒａｉｎ  ｃｈａｒｇｅ）Ｑｇｄとオン抵抗の両方を抑え、破壊電圧を増加させる。これらは、簡単な処理工程を用いて、改善される。つまり、井戸領域（また、本体領域と称される）の形成処理工程は削除される。１実施例では、ｐチャネルＭＯＳＦＥＴとなるように、様々の領域の導電型を逆にされる。別の実施例では、基板４２は、異なるドープ濃度で、同じ導電型のシリコンの多層膜を含む。
【００３２】
図  １Ａ−１Ｄの実施例の変形例においては、極低ドーピングｐ型エピタキシャル層が用いられ、そして、それに続いて、ｐ型ドーパントの２方向傾斜イオン注入が実行され、溝部の側面に沿ってｐ型領域が形成される。次に、ｎ−型ドーパントの２方向傾斜イオン注入が行われ、溝部の側面に沿ってｎ型領域が形成される。ドーピング濃度、イオン注入エネルギー、及び他のイオン注入パラメーターが適切に選択されると、ｐ型領域は、側面に沿ってｎ型領域より遠くに確実に延在するので、ｐ及びｎ型領域が２つの柱状の電荷平衡構造を形成することができる。このようにして、注入ステップにおいて、ｐ型とｎ型の柱状の電荷平衡構造の両方に対してドーピングするので、エピタキシャル層のドーピング変化によって生ずる電荷不均衡の問題を解消することができる。
【００３３】
このようにして、慎重にｐ型本体、ｎ型側面イオン注入、及び駆動条件を最適化することによって、従来のテクニックと比べて、ｐ型本体の電荷平衡とゲート重複の効果は大いに高められる。その結果、特定のオン状態抵抗をより下げることができ、ゲートからドレインへの電荷についてはより下げることができる。実施例の構造体についてシミュレーションした結果、従来の保護されたゲート構造と比べて、ＲＳＰについては、少なくとも１０−２０％下がり、ゲートードレイン電荷については、従来例の半分であること分かった。
【００３４】
代替方法においては、浅い溝部がエッチング処理され、酸化物層と次に窒化物層が形成され、メサ部と溝部の側面が、後に深い溝部を形成する際のエッチング処理に対して保護される。窒化物が浅い溝部の側面上に残存した状態で、より深い溝部の側面は傾斜イオン注入を行うために露出される。これは、エピタキシャル領域及びチャンネル領域の範囲外の下部に対するイオン注入の範囲を限定するためであり、これによって、ｐ型エピタキシャル層は、チャンネル領域として、更に、電荷平衡を達成する深い接合領域として、機能することができる。そのような構造を得るための典型的な製造フロー図が図  ２Ａ−２Ｄに示されている。
【００３５】
図２Ａにおいて、ｐ型エピタキシャル層８２は高ドープｎ型基板８０上に形成される（例えば、シリコンの選択的エピタキシャル成長によって）。そして、溝部８４がエッチング処理されて、その中間深さがエピタキシャル層８２内となるようになされる。そして、第１誘電体層８６（例えば、酸化物を含む）が形成され、溝部８４の側面と底面を覆い、溝部８４に隣接するシリコンメサの上面上に延在する。後に分かるように、第１誘電体層８６を以下のように形成するのが望ましい。すなわち、溝部８４の内部において、シリコンメサ上に延在する第１誘電体層８６の部分が第１誘電体層８６の部分より厚くなるように形成される。メサ領域上により厚い誘電層を形成する１つの方法として、例えば、ＯＮＯからなる複合層を形成することがある。その方法は、全内容を本出願に含める２００６年５月２４日出願された米国特許出願Ｎｏ．１１／４４１，３８６の図１３Ａ−１３Ｌで表されたものと同様の方法である。次に、周知のテクニックを用いて、第２誘電体層（例えば、窒化物を含む）を第１誘電体層８６上に形成し、その後、誘電体（例えば、窒化物）スペーサ８７を形成するために、第２誘電体層に対して、エッチング処理が行われる。
【００３６】
図２Ｂにおいて、保護的なスペーサとして機能する誘電体スペーサ８７を用いて、エピタキシャル層８２が溝部の底面に沿って露出するようになるまで、第１誘電体層８６の露出部分がエッチング処理される。第１誘電体層８６の膜厚が、溝部の底面に沿った部分よりもメサ領域上において大になるように形成された場合、メサ表面は、エッチング処理後の第１誘電体層（薄いが）によって覆われたままである。
【００３７】
図２Ｃにおいて、更なるシリコンエッチング処理が行われる。これによって、溝８４の露出底面は、エピタキシャル層８２を貫通して、基板８０内で終端し、より深い溝８５が形成される。その結果、溝８５の下部は、その上部よりも狭くなっている。メサ表面と溝部の上側側面を保護するのに用いたれる第１誘電体層８６と誘電スペーサ８７を用いて、ｎ−型ドーパントの２方向傾斜イオン注入８３が行われ、露出した溝部８５の下側側面に沿って、ｎ型シリコン領域８８が形成される。ｎ型層８８は基板８０と融合する。誘電スペーサ８７によって、チャネル領域へのイオン注入を防ぐことができる。
【００３８】
図２Ｅにおいて、誘電スペーサ８７と第１誘電体層８６は、従来のテクニックを使用することで除去される。そして、保護誘電体８９と保護電極９０は従来のテクニックを使用することで、溝部８５の下側部分に形成される。ＩＰＤ（ｉｎｔｅｒ−ｐｏｌｙ  ｄｉｅｌｅｃｔｒｉｃ）層９２は、保護電極９０上に、周知の方法を使用することで形成される。そして、ゲート誘電体９６とゲート電極９４は、ＩＰＤ層９２上に、従来のテクニックを使用することで形成される。ソース領域９３と高濃度体領域９５は、周知のテクニックを使用することで形成される。次に、ＢＰＳＧなどの誘電体層９７は、構造体の頂面に蒸着、パターン化され、ゲート９４及びソース領域９３の一部を覆う。次に、ソース相互接続層（図示せず）が形成され、ソース領域９３と高濃度体領域９５を電気的に接続する。
【００３９】
図  ２Ａ−２Ｅ示すものと同様の処理を行い、ｐ型エピタキシャル層よりむしろｎ型エピタキシャル層で保護されたゲート構造を形成する。ｎ−型ドーパントの２方向傾斜イオン注入によって、チャネル領域の底部分への拡散を抑制することができる、チャンネル抵抗を有利に抑える。また、このイオン注入は、溝部の側面で示されたように、高電場を軽減するのにも役立つ。そのような構造を形成するための典型的な製造フロー図は図  ３  Ａ−３Ｅに示されている。図３Ａでにおいては、例えば、選択的エピタキシャル成長を使用して、ｎ型エピタキシャル層４０２はｎ−型基板４００上に形成される。図３Ｅにおける保護ゲート構造の生成に通ずるすべての後のステップが、図  ２Ａ−２Ｅの対応するステップと同様である。ただし、図３Ｅにおいて、ソース領域４１３と高濃度体領域４１５を形成する前に、本体へのｐ型ドーパントイオン注入が行われ、本体領域４１８が形成されることを除いて、同様である。図  ３Ｄと３Ｅに示されるように、２方向傾斜イオン注入によって形成されたシリコン領域４０８は、チャネル領域にまで拡散して、その結果、チャンネル抵抗を抑える。
【００４０】
本発明の別の実施例によれば、電荷平衡保護ゲートＭＯＳＦＥＴは、ｎ型エピタキシャル層及びエピタキシ成長されたｐ型シリコンによって埋められる深い窪み部を使用することで、形成される。この実施例はについて、図４の断面図の図を使用して説明する。図４において、２つのゲート溝部１３１の間において、深い窪み１３３は、本体領域１３６及びｎ型エピタキシャル層１３２を貫通し、高ドープｎ型基板１３０に終端する。窪み１３３はｐ型シリコン材料１３４で埋められている。ｎ型エピタキシャル層１３２のドーピング濃度及び窪み１３３内のシリコン材料１３４は、これらの２つの領域の間において電荷平衡となるように、選択される。ゲート溝部構造は、そうでなければ、前の実施例のものと同様であるので、説明については省略する。
【００４１】
図４の構造を形成するための方法例は以下の通りである。ｎ型エピタキシャル層１３２は、高ドープｎ型基板１３０上に形成される（例えば、選択的エピタキシャル成長で）。ｐ型導電性の本体領域１３６は、エピタキシャル層１３２にドーパントをイオン注入することによって、形成される。本体領域１３６はチャネル領域の生成を十分に可能にすることができるくらいの深部に延在する。その後のシリコンエッチング処理が行われ、本体領域１３６を貫通し且つ基板１３０内に終端する深い窪み１３３が形成される。そして、選択的エピタキシャル成長の処理過程は、深い窪み１３３をｐ型シリコン１３４で埋めるために行われる。周知のテクニックに従い、ゲート溝部１３１、その材料、ソース領域１４０、高濃度体領域１３８、及び他の構造的特徴が形成される。１実施例では、深い窪みを形成する前に、ゲート溝部、ゲート、及び保護電極が形成される。窪み１３３を基板−エピタキシャル層の接合面の下にまで拡張することによって、柱の底面における高電場は有利に軽減される。これは、より薄いｎ型エピタキシャル層を形成でき、更には、オン状態抵抗を抑えることができる。
【００４２】
図５Ａと５Ｂは、図４における深いｐ型領域１３４を形成する代替方法を示している。図  ５Ａと５Ｂに示されているように、ｐ型柱部１６４は、浅い窪み１６８を介して、ｎ型エピタキシャル層１６２に、ｐ型ドーパントの多重高エネルギーイオン注入１７２を行うことによって形成される。図  ５Ａと５Ｂに示されているように、窪みの深さはソース領域１６６のものよりわずかに深い。窪みの深さはｐ型柱部１６４の深さに対して基準点を設定する。窪み部１６８の底面にはイオン注入１７２が行われるからである。ｐ型柱部１６４において要求されているドーピング特性を得るために、イオン注入１７２の被曝量とエネルギーが調整される。その処理工程が終わる時点では、拡散はほとんどないので、得られたｐ型柱部１６４とｎ型エピタキシャル層１６２の両方のドーピング特性は比較的平坦である。これによって、処理プロセスにおける感度を改善することができる。
【００４３】
本発明の他の実施例によれば、電荷平衡ＭＯＳＦＥＴ（特に、低電圧アプリケーションに使用されるが、それに限定されない）を形成するさらなる方法と構造にあっては、ゲート溝部の間の非ゲート保護溝部が用いられる。これらの実施例については、以下に説明する
電荷平衡溝ゲートＦＥＴは、ドリフト領域（一般的には、エピタキシャル層）のメサ領域の幅とドーピング濃度に依存する。従来の溝ゲートＦＥＴより高破壊電圧を得るために高い逆バイアスドレインソース電圧下での空乏を制御するためである。メサ領域の幅は、隣接したゲート溝部間のメサの中心における、連続高濃度体接触領域を画定するために、フォトリソグラフィーの能力によって制限される。しかしながら、本発明の実施例によれば、ゲート溝部の間に組み入れられる非ゲート保護溝部を追加すれば、同じ破壊電圧に対するドリフト領域の抵抗率下げることができる。その結果、装置のオン状態を減少させ、電荷平衡特性を有効に改善することができる。
【００４４】
図６Ａ−６Ｇは、本発明に係る溝ゲートＦＥＴを形成するための処理工程例１５のフローを示す簡素化された断面図である。その溝ゲートＦＥＴはゲート溝部間に組み込まれた自己整合非ゲート溝部を有する図６Ａにおいて、従来のテクニックを使用して、シリコン領域２００にエッチング処理を行い、溝部２０２及び２０４が形成される。１実施例では、シリコン領域２００は、基板上において、高ドープｎ型基板とｎ型エピタキシャル層を含んでいる。
【００４５】
溝部２０２を非ゲート溝部と称し、溝部２０４はゲート溝部と称する。メサ表面２０８上に延在し且つ溝部２０２及び２０４の側面及び底面を覆うこと誘電体層２０６（例えば、酸化物）は、周知のテクニックを使用することで形成される。図６Ｂにおいて、溝部を埋めとメサ領域上に延在する誘電材料２１０（例えば、ＳＡＣＶＤなどの蒸着膜）が、従来の方法を使用して、蒸着される。図６Ｃにおいて、平坦化処理が行われる。平坦化処理においては、周知のテクニックを使用して、溝部に残存する誘電材料２１０の上面が、メサ表面２０８と、実際上同一平面となるように平坦化処理が行われる。
【００４６】
図６Ｄにおいて、従来の方法を使用して、マスク層（例えば、ホトレジスト）が蒸着及びパターン化され、非ゲート溝部２０２を覆うマスク領域２１４が形成される。そして、その結果、ゲート溝部２０４内の誘電体層２０６と誘電材料２１０において、凹状とされ、ゲート溝部２０４の底面に沿って、厚い底部誘電体（ＴＢＤ；ｔｈｉｃｋ  ｂｏｔｔｏｍ  ｄｉｅｌｅｃｔｒｉｃ）２１２が形成される。図６Ｅにおいて、マスク領域２１４は除去され。そして、ゲート溝部２０４の側面を覆い且つメサ表面と非ゲート溝部２０２上に延在するゲート誘電層２２０（例えば、酸化物を含む）が、従来のテクニックを使用することで形成される。ポリシリコン層が、ゲート溝部２０４において形成され、凹状とされ、ゲート溝部２０４に凹型ゲート電極２２２が形成される。構造体の全面とソース領域に対する従来のイオン注入がデバイスの活性層において行われ、続いて、シリコン領域２００においてｐ型本体領域２２６が形成される。そして、本体領域２２６において高ドープｎ型ソース領域２２４が形成される。
【００４７】
図６Ｆにおいて、周知のテクニックを使用して、誘電体層（例えば、ＢＰＳＧを含む）が、その構造上に形成され、パターン化及びエッチング処理が行われ、ゲート溝部２０４上のみに延在する誘電体キャップ２３０が形成される。本体領域２２６の側面を部分的に露出するために、誘電体に対して同じエッチング処理を行い、非ゲート溝部２０２における誘電材料２０６及び２１０を凹状になしてもよい。その結果、誘電体領域２５２は非ゲート溝部２０２の底面に沿って残存する。
【００４８】
図６Ｇにおいて、高濃度体領域２３４を形成するために、非ゲート溝部２０２は、導電体（例えば、非常にドーピングされたρ型のポリシリコン）で埋められる。そして、ソース相互接続層２３６（例えば、金属を含む）が、その構造体上に形成され、ソース領域２２４と高濃度体領域２３４が接触させられる。１実施例では、高濃度体領域２３４を形成する際に、蒸着された導電材料は、非ゲート溝部２０２において、凹状とされ、ソース領域２２４の側面が部分的に露出される。これによって、ソース相互接続層２３０を直接ソース領域２２４の側面と接触するのを可能にし、その結果、ソースコンタクト抵抗を減少させることができる。
【００４９】
示されたように、ソース領域２２４は溝部に対して自己整合される。ストライプ形状のセルが構成された１実施例においては、図６Ａ−６Ｇに示された一連の処理によって、自己整合され、連続した高濃度体領域２３４が形成される。結果として形成される構造体のこれら及び他の自己整合特性によって、セルの間隔を極めて密接したものにすることができる。また、ソース領域及び高濃度体領域の各々を形成する際に要するマスキングステップも、削除されるので、コストを削減し、処理工程の複雑さを最小限にとどめることができる。
【００５０】
１実施例では、１つの非ゲート溝部が２つのゲート溝部の間ごとに形成される。別の実施例では、ゲート溝部に対する非ゲート溝部の比率を大きくすることによって、ゲートードレイン間の容量を減少することができる（２つのゲート溝部毎の間において、２以上の非ゲート溝部が形成されている）。さらに別の実施例においては、同時に非ゲート溝部及びゲート溝部を形成する代わりに、非ゲート溝部はゲート溝部とは異なる処理工程で形成される。この結果、処理工程を追加しなければならないが、この実施例においては、処理工程と構造の特徴について様々に最適化する際に、柔軟性を以って行うことができる。
【００５１】
図７Ａ−７Ｈは、ゲート溝部間に組み込まれた自己整合された非ゲート溝部を有する、本発明の実施例に係る保護ゲートＦＥＴを形成する別の製造フローを示す簡素化された断面図である。図７Ａにおいて、ｎ型シリコン領域３００にエッチング処理を行い、ゲート溝部３０４と非ゲート溝部３０２は形成される。１実施例では、シリコン領域３００は、基板上において、高ドープｎ型基板とｎ型エピタキシャル層を含む。  この実施例の変形例においては、溝部３０２及び３０４はエピタキシャル層内で終端する。そして、さらに別変形例においては、溝部３２０と３０４は、エピタキシャル層を貫通し、基板内に終端する。
【００５２】
図７Ａにおいて、周知のテクニックを使用して、メサ表面３０８上に延在し、溝部３０２及び３０４の側面及び底面を覆う保護誘電層３０６（例えば、酸化物を含む）が、形成される。ポリシリコン層が蒸着され、その後、溝部３０２と３０４内にポリシリコン層が凹状とされる。その結果、従来のテクニックを使用して、溝部３０２及び３０４内に保護電極３１０が形成される。図７Ｂにおいて、従来の方法を使用して、溝部を埋め且つメサ領域上に延在する誘電材料３１２（例えば、ＳＡＣＶＤを使用する蒸着膜）が、蒸着される。図７Ｃにおいては、平坦化処理が行われる。その平坦化処理においては、周知のテクニックを使用して、溝部に残存する誘電材料３１２の上面が、メサ表面３０８と実際上同一平面となるように、平坦化される。
【００５３】
図７Ｄにおいては、従来の方法を使用して、非ゲート溝部３０２を覆うマスク領域３１４が形成される。そして、その後、ゲート溝部３０４における誘電体層３０６と誘電材料３１２は予め決められた深さとなるように凹状にされる。その結果、保護電極３１０上に相互電極誘電体３１６（ＩＥＤ）が形成される。図７Ｅにおいて、従来のテクニックを使用して、マスク領域３１４が除去され、ゲート溝部３０４の上側側面を覆い且つメサ表面及び非ゲート溝部３０２上に延在するゲート誘電層３２２（例えば、酸化物を含む）が形成される。ポリシリコン層は、ゲート溝部３０４に蒸着、凹状とされ、ゲート溝部３０４において凹型ゲート電極３２４が形成される。図７Ｆにおいて、構造体の全面とソース領域に対する従来のイオン注入が、デバイスの活性領域において、順番に行われ、シリコン領域３００においてｐ型本体領域３２８が形成され、次に、本体領域３２８において高ドープｎ型ソース領域３２６が形成される。
【００５４】
図７Ｇにおいて、周知のテクニックを使用して、誘電体層（例えば、ＢＰＳＧを含む）が、その構造上に形成されて、パターン化及びエッチング処理が行われ、ゲート溝部３０４を上に誘電キャップ３３０が形成される。誘電体に対して同じエッチング処理を行い、非ゲート溝部３０２における誘電材料３０６及び３１０を凹状となし、本体領域３２８の側面を部分的に露出させてもよい。その結果、誘電材料３２５は非ゲート溝部３０２における保護電極３１０上に残存する。その後、高濃度体領域３３２を形成するために、非ゲート溝部３０２は導電体（例えば、非常にドーピングされたｐ型ポリシリコン）によって、埋められる。ソース領域３２６と高濃度体領域３３２と接触するために、ソース相互接続層３３４（例えば、金属を含む）が、その構造体上に形成される。  １実施例においては、高濃度体領域３３２を形成する際に、ソース領域３２６の側面を部分的に露出するために、蒸着された導電体は、非ゲート溝部３０２において、凹状になされる。これによって、ソース相互接続層３３４は、ソース領域３２６の側面と直接接触し、そのため、ソースコンタクト抵抗が減少する。
【００５５】
前の実施例に示されたように、ソース領域３２６は溝部に対して自己整合される。そして、ストライブ形状をしたセルとして構成される実施例においては、図７Ａ−７Ｈに示された一連の処理によって、自己整合され、連続した高濃度体領域３３２が形成される。結果として形成される構造体のこれら及び他の自己整合特性によって、セルの間隔を極めて密接したものにすることができる。非ゲート溝部における保護電極によって、同じ破壊電圧に対するドリフト領域の抵抗率下げることができる。  さらにソース領域及び高濃度体領域の各々を形成するのに一般的に必要とされるマスキングステップを、削除することができる。その結果、コストを削減して、処理工程の複雑さを最小限にとどめることができる。
【００５６】
ゲート及び非ゲート溝部における保護電極を、電気的にソース相互接続層に接続しても良いし、電気的に浮いた状態にしてもよい。１実施例では、１つの非ゲート溝部が、２つのゲート溝部毎の間において形成される。別の実施例においては、ゲート溝部に対する非ゲート溝部の比率を大きくすることによって、ゲートードレイン間の容量を減少することができる（２つのゲート溝部毎の間において、２以上の非ゲート溝部が形成されている）。さらに別の実施例においては、同時に非ゲート溝部及びゲート溝部を形成する代わりに、非ゲート溝部はゲート溝部とは異なる処理工程で形成される。この結果、処理工程を追加しなければならないが、この実施例においては、処理工程と構造の特徴について様々に最適化する際に、柔軟性を以って行うことができる。
【００５７】
図８Ａ−８Ｈは、ゲート溝の間に組み込まれた自己整合非ゲート溝部を有する本発明の実施例に係る保護ゲートＦＥＴを形成するためのさらに別の典型的な製造フローを示す簡素化された断面図である。図８Ａにおいて、ｎ型シリコン領域４００にエッチング処理を行い、ゲート溝部４０４と非ゲート溝部４０２は形成される。１実施例では、シリコン領域４００は基板上において、高ドープｎ型基板とｎ型エピタキシャル層を含む。この実施例の変形例においては、溝部４０２及び４０４はエピタキシャル層に終端する。そして、さらに変形例においては、溝部４０２及び４０４は、エピタキシャル層を貫通し且つ基盤内で終端する。
【００５８】
図８Ａにおいては、メサ表面４１４上に広がり且つ溝部４０２及び４０４の側面及び底面を覆う保護誘電層４０６（例えば、酸化物を含む）は、周知のテクニックを使用することで形成される。ポリシリコン層が、蒸着され、保護誘電層４０６の上面のわずかに下において、エッチングバック処理される。  図８Ｂにおいて、従来の方法を使用して、マスク層（例えば、ホトレジスト膜）が、蒸着及びパターン化されて、非ゲート溝部４０２を覆うマスク領域４１２が形成される。そして、図８Ｃにおいて、ゲート溝部４０４におけるポリシリコン４１０が、溝部において、深く凹状になされる。その結果、ゲート溝部４０４において保護電極４１０が形成される。その後、マスク領域４１２が除去され、保護誘電層４０６はエッチングバック処理される。
【００５９】
図８Ｄにおいて、従来のテクニックを使用して、ゲート溝部４０４の上側側面を覆い且つ保護電極４１０、メサ表面、及び非ゲート溝部４０２上に延在するゲート誘電層４２０（例えば、酸化物を含む）が、成長される。その後、ポリシリコン層が、ゲート溝部４０４において蒸着、凹状とされ、ゲート溝部４０４において、凹型ゲート電極４１８が形成される。構造体の全面とソース領域に対する従来のイオン注入がデバイスの活性層において行われ、シリコン領域４００においてｐ型本体領域４２４が形成される。そして、本体領域４２４において高ドープｎ型ソース領域４２２が形成される。
【００６０】
図８Ｆにおいて、周知のテクニックを使用して、誘電体層（例えば、ＢＰＳＧを含む）が、その構造上に形成され、パターン化及びエッチング処理がなされ、ゲート溝部４０４上において誘電キャップ４２６が形成される。本体領域４２４の側面を部分的に露出するために、誘電体に対して同じエッチング処理を行い、非ゲート溝部４０２における保護誘電体４０６を凹状になしてもよい。図８Ｇにおいては、導電体（例えば、高ドープｐ型ポリシリコン）が蒸着されて、非ゲート溝部４０２が埋められ、その後、エッチングバック処理がなされる。その結果、非ゲート溝部４０２において高濃度体領域４３０が形成される。図８Ｈにおいて、ソース相互接続層４３２（例えば、金属を含む）は、その構造上に形成され、ソース領域４２２と高濃度体領域４３０とが接触せしめられる。
【００６１】
示したように、ソース領域４２２は、溝部に対して自己整合される。ストライプ形状のセルが構成された実施例においては、図８Ａ−８Ｇに示された一連の処理によって、自己整合され、連続した高濃度体領域４３０が形成される。結果として形成される構造体のこれら及び他の自己整合特性によって、セルの間隔を極めて密接したものにすることができる。非ゲート溝部における保護電極によって、ドリフト領域の抵抗率を、破壊電圧を悪化させずとも、下げることができる。また、ソース領域及び高濃度体領域の各々を形成する際に要するマスキングステップも、削除されるので、コストを削減し、処理工程の複雑さを最小限にとどめることができる。
【００６２】
示されたように、非ゲート溝部４０２における保護電極４０８は高濃度体領域４３０を介して電気的にソース相互接続４３２に接続される。１実施例では、１つの非ゲート溝部が２つのゲート溝部毎の間に形成される。別の実施例では、ゲート溝に対する非ゲート溝部の比率を大きくすることによって、ゲートードレイン間の容量を減少することができる（２つのゲート溝部毎の間において、２以上の非ゲート溝部が形成されている）。さらに別の実施例においては、同時に非ゲート溝部及びゲート溝部を形成する代わりに、非ゲート溝部はゲート溝部とは異なる処理工程で形成される。この結果、処理工程を追加しなければならないが、この実施例においては、処理工程と構造の特徴について様々に最適化する際に、柔軟性を以って行うことができる。
【００６３】
図９は高濃度体領域が非ゲート溝部はなく本体領域で形成される非ゲート溝部がある保護ゲートＦＥＴの簡素化された断面図である。図９における保護ゲートＦＥＴ構造は、図  ７ＨのＦＥＴ構造と同様である。ただし、高濃度体領域５２０が本体領域５１６において形成され、ソース相互接続層５１８は非ゲート溝部５０２の上側部分に延在しそこを埋めることを除いて、同様である。ソース相互接続層は、メサ表面及びソース領域の側面に沿ってソース領域５１４を電気的に接続し、ソース領域の側面に沿って高濃度体領域５２０を電気的に接続する。図９の電界効果トランジスタの他の構造体の特徴は、図７Ｈと同様であるので、説明については省略する。
【００６４】
図９電界効果トランジスタ構造を形成するためのプロセスフローは、以下の変更を除き、図７Ａ−７Ｈによって表されたものと同様である。図７Ｇにおいて、非ゲート溝部３０２における誘電材料３０６及び３１０を凹状となした後、本体領域３２８の側面は部分的に露出され、非ゲート溝部３０２の露出した側面に対してｐ型ドーパントの２方向傾斜イオン注入を行い、本体領域において高濃度体領域５２０（図９）が形成される。１実施例では、２方向傾斜イオン注入を行う際に、マスクは使用されず、その高濃度体領域イオン注入の被曝量がソース領域に対する被曝量よりも低くなるように選択される。したがって、非ゲート溝部付近におけるソース領域の有効なドーピング濃度が、その高濃度体領域イオン注入によって、いかなる手段によっても、影響されない。
【００６５】
図７Ｈにおいては、その構造上にソース相互接続層を蒸着する際に、ソース相互接続層によって非ゲート溝部が埋められるので、図９に示されているように、その側面に沿って高濃度体領域とソース領域が電気的に接触せしめられる。図９における実施例においては、図７Ｈに表された実施例と同様の特徴及び利点がある。図７Ａ−７Ｈの実施例の変形例及び代替例も、図９のＦＥＴ構造に適用される。
【００６６】
図１０は高濃度体領域が非ゲート溝部でなく本体領域で形成される非ゲート溝部を有する溝ゲートＦＥＴの簡素化された断面図である。図１０の溝ゲートＦＥＴ構造は図６Ｇの構造と同様である。ただし、高濃度体領域６２０が本体領域６１８で形成され、ソース相互接続層６２２は、非ゲート溝部６０２の上部に延在し且つ埋めていることを除いて、同様である。ソース相互接続層は、メサ表面及びソース領域の側面に沿ってソース領域５１４を電気的に接続し、ソース領域の側面に沿って高濃度体領域５２０を電気的に接続する。図１０の電界効果トランジスタの他の構造上の特徴は、図６Ｇと同様であるので、説明を省略する。
【００６７】
図１０電界効果トランジスタの構造を形成するためのプロセスフローは、以下の変更を除いて、図６Ａ−６Ｇによって表されたものと同様である。図６Ｆにおいては、非ゲート溝部２０２における誘電材料２０６及び２１０を凹状になした後に、本体領域２２６の側面が部分的に露出され、非ゲート溝部２０２の露出した側面に対してｐ型ドーパントの２方向傾斜イオン注入を行い、本体領域において高濃度体領域６２０（図１０）が形成される。１実施例では、その２方向傾斜イオン注入を行う際、マスクは使用されない。そして、その高濃度体領域イオン注入の被曝量がソース領域に対する被曝量よりも低くなるように選択される。したがって、非ゲート溝部付近におけるソース領域の有効なドーピング濃度が、その高濃度体領域イオン注入によって、いかなる手段によっても、影響されない。
【００６８】
図６Ｇにおいて、  その構造上にソース相互接続層を蒸着する際に、ソース相互接続層によって、非ゲート溝部は埋められるので、その結果、図１０に示されているように、それらの側面に沿って高濃度体領域及びソース領域が電気的に接触される。図１０における実施例においては、図６Ｇに表された実施例と同様の特徴及び利点がある。図６Ａ−６Ｇの実施例の変形例及び代替例も、図１０のＦＥＴ構造に適用される。
【００６９】
本発明の様々な構造と方法を、１上の電荷平衡及び保護ゲート技術（例えば、図２Ａ〜２Ｂ，図３Ａ〜３Ｂ、図４Ａ〜４Ｅ、図５Ｂ〜５Ｃ、図６〜８、図９Ａ〜９Ｃ、図１０〜２４）又は、同一出願人によって２００４年１２月２９日出願の米国特許出願Ｎｏ．  １１／４４１，３８６において開示されている他の構造及び製造処理工程と組み合わせてもよい。それによって、他の有利な長所と特徴のうち、さらに低いオン抵抗、より高い遮断能力、及びより高い効率を達成することができる。さらに、同一出願人による２００６年５月２４日出願の米国特許出願Ｎｏ．  １１／４４１，３８６において開示された１つ以上の様々な保護ゲート構造（例えば、図４〜７の構造）及びその製造方法を、本明細書に開示された電荷平衡技術（図３Ａ〜３Ｅ、  図４、図５Ａ〜５Ｂ、図７Ａ〜７Ｈ、図８Ａ〜８Ｈ、図９〜１０）と組み合わせることができる。これによって、最適な性能及び構造特性を備える電荷平衡保護ゲートデバイスを得ることができる。
【００７０】
本明細書に記載された異なる実施例の断面図は、実寸を図示したものでなく、対応する構造のレイアウト設計において、可能な変形を限定する意図でない。
【００７１】
特定の実施例の多くが、示され、説明されているが、本発明の実施例はこれらに限定されない。例えば、上で説明された様々な実施例においは、従来のシリコンに対してイオン注入されているが、これらの実施例及びその自明な変形例においては、シリコンカーバイド、ガリウムヒ化合物、ガリウムナイトライド、又は他の半導体物質に対して、イオン注入することができる。別の実施例として、上述した実施例はｎ−チャネルトランジスタの内容において説明されているが、様々の領域における導電型を単に逆にすることによって、対応するトランジスタとして、ｐ型トランジスタを形成することができる。また、本明細書に記載された様々なトランジスタは、六角形、楕円形、若しくは正方形の形状をしたセルを含む開放又は閉じたセルにおいて形成される。さらに、本発明の実施例はＭＯＳＦＥＴに限定されない。例えば、上で説明されたＭＯＳＦＥＴのＩＧＢＴ対応物を形成するのに必要な修正は、この開示に関する当業者にとっては、自明であるだろう。さらに、本明細書に記載された実施例のいくつかは、特に低電圧アプリケーションにおいて有用であるが、より高電圧アプリケーションに適し且つ本発明と同等の利点及び特徴を有するトランジスタを形成ために、本明細書に記載されたプロセスフロー及び構造は、この開示に関する当業者によって変更されてもよい。そのうえ、本発明の範囲から逸脱しないで、本発明係る１つ以上の実施例の特徴と本発明に係る１つ以上他の実施例とを組み合してもよい。
【００７２】
したがって、本発明の範囲は、上記説明を参照して決定すべきでないが、添付した請求項を参照して決定すべきである。
【図面の簡単な説明】
【００７３】
【図１Ａ】図１Ａは、本発明の１実施例に係る、ｐ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するための典型的な製造フローを表す簡素化された断面図である。
【図１Ｂ】図１Ｂは、図１Ａの実施例に係る、ｐ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するための典型的な製造フローを表す簡素化された断面図である。
【図１Ｃ】図１Ｃは、図１Ａの実施例に係る、ｐ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するための典型的な製造フローを表す簡素化された断面図である。
【図１Ｄ】図１Ｄは、図１Ａの実施例に係る、ｐ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するための典型的な製造フローを表す簡素化された断面図である。
【図２Ａ】図２Ａは、本発明の別の実施例に係る、ｐ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するために典型的な製造フローを表す簡素化された断面図である。
【図２Ｂ】図２Ｂは、図２Ａの実施例に係る、ｐ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するために典型的な製造フローを表す簡素化された断面図である。
【図２Ｃ】図２Ｃは、図２Ａの実施例に係る、ｐ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するために典型的な製造フローを表す簡素化された断面図である。
【図２Ｄ】図２Ｄは、図２Ａの実施例に係る、ｐ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するために典型的な製造フローを表す簡素化された断面図である。
【図２Ｅ】図２Ｅは、図２Ａの実施例に係る、ｐ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するために典型的な製造フローを表す簡素化された断面図である。
【図３Ａ】図３Ａは、本発明の別の実施例に係る、ｎ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するために典型的な製造フローを表す簡素化された断面図である。
【図３Ｂ】図Ｂは、図３Ａの実施例に係る、ｎ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するために典型的な製造フローを表す簡素化された断面図である。
【図３Ｃ】図３Ｃは、図３Ａの実施例に係る、ｎ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するために典型的な製造フローを表す簡素化された断面図である。
【図３Ｄ】図３Ｄは、図３Ａの実施例に係る、ｎ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するために典型的な製造フローを表す簡素化された断面図である。
【図３Ｅ】図３Ｅは、図３Ａの実施例に係る、ｎ型エピタキシャル層を使用することでｎ−チャネル電荷平衡ＭＯＳＦＥＴを製造するために典型的な製造フローを表す簡素化された断面図である。
【図４】図４は、本発明の別の実施例に係る、シリコンで埋められた溝部を有する電荷平衡保護ゲートＭＯＳＦＥＴを示している簡易型の例の断面図の図である。
【図５Ａ】図５Ａは、本発明の別の実施例に係る、複数のイオン打ち込みステップを使用することで電荷平衡ＭＯＳＦＥＴを製造するために典型的な製造フローを表す簡素化された断面図である。
【図５Ｂ】図５Ｂは、図５Ａの実施例に係る、複数のイオン打ち込みステップを使用することで電荷平衡ＭＯＳＦＥＴを製造するために典型的な製造フローを表す簡素化された断面図である。
【図６Ａ】図６Ａは、本発明の別の実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する溝ゲートＦＥＴを製造するために典型的な製造フローを示す簡素化された断面図である。
【図６Ｂ】図６Ｂは、図６Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する溝ゲートＦＥＴを製造するために典型的な製造フローを示す簡素化された断面図である。
【図６Ｃ】図６Ｃは、図６Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する溝ゲートＦＥＴを製造するために典型的な製造フローを示す簡素化された断面図である。
【図６Ｄ】図６Ｄは、図６Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する溝ゲートＦＥＴを製造するために典型的な製造フローを示す簡素化された断面図である。
【図６Ｅ】図６Ｅは、図６Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する溝ゲートＦＥＴを製造するために典型的な製造フローを示す簡素化された断面図である。
【図６Ｆ】図６Ｆは、図６Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する溝ゲートＦＥＴを製造するために典型的な製造フローを示す簡素化された断面図である。
【図６Ｇ】図６Ｇは、図６Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する溝ゲートＦＥＴを製造するために典型的な製造フローを示す簡素化された断面図である。
【図７Ａ】図７Ａは、本発明の別の実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するために別の典型的な製造フローを示す簡素化された断面図である。
【図７Ｂ】図７Ｂは、図７Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するために別の典型的な製造フローを示す簡素化された断面図である。
【図７Ｃ】図７Ｃは、図７Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するために別の典型的な製造フローを示す簡素化された断面図である。
【図７Ｄ】図７Ｄは、図７Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するために別の典型的な製造フローを示す簡素化された断面図である。
【図７Ｅ】図７Ｅは、図７Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するために別の典型的な製造フローを示す簡素化された断面図である。
【図７Ｆ】図７Ｆは、図７Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するために別の典型的な製造フローを示す簡素化された断面図である。
【図７Ｇ】図７Ｇは、図７Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するために別の典型的な製造フローを示す簡素化された断面図である。
【図７Ｈ】図７Ｈは、図７Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するために別の典型的な製造フローを示す簡素化された断面図である。
【図８Ａ】図８Ａは、本発明の別の実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するための更に別の典型製造フローを示す簡素化された断面図である。
【図８Ｂ】図８Ｂは、図８Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するための更に別の典型製造フローを示す簡素化された断面図である。
【図８Ｃ】図８Ｃは、図８Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するための更に別の典型製造フローを示す簡素化された断面図である。
【図８Ｄ】図８Ｄは、図８Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するための更に別の典型製造フローを示す簡素化された断面図である。
【図８Ｅ】図８Ｅは、図８Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するための更に別の典型製造フローを示す簡素化された断面図である。
【図８Ｆ】図８Ｆは、図８Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するための更に別の典型製造フローを示す簡素化された断面図である。
【図８Ｇ】図８Ｇは、図８Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するための更に別の典型製造フローを示す簡素化された断面図である。
【図８Ｈ】図８Ｈは、図８Ａの実施例に係る、ゲート溝部の間に組み込まれた自己整合非ゲート溝部を有する保護ゲートＦＥＴを製造するための更に別の典型製造フローを示す簡素化された断面図である。
【図９】図９は、高濃度体領域が非ゲート溝部でなく本体領域で製造されている、非ゲート溝部を有する保護ゲートＦＥＴの簡素化された断面図である。
【図１０】図１０は、高濃度体領域が非ゲート溝部でなく本体領域で製造されている、非ゲート溝部を有する溝ゲートＦＥＴの簡素化された断面図である。
【符号の説明】
【００７４】
４２  基板
４４  エピタキシャル層
４６  溝部
４８  ｎ型領域  
５０  ２方向角度イオン注入
５３  保護誘電体
５４  保護電極
５６  ＩＰＤ層
５８  凹型ゲート電極
６２  ｐ型領域
６４  ソース領域
６６  高濃度体領域
６８  誘電体層
７０  ソース相互接続層
８０  基板
８２  エピタキシャル層
８３  ２方向傾斜イオン注入
８４  溝部
８５  溝部
８６  第１誘電体層
８７  誘電体スペーサ
８８  ｎ型シリコン領域
８９  保護誘電体
９０  保護電極
９２  ＩＰＤ層
９３  ソース領域
９４  ゲート
９５  高濃度体領域
９６  ゲート誘電体
９７  誘電体層
４００  基板
４０２  エピタキシャル層
４０４  ゲート溝部
４０６  保護誘電層
４０８  シリコン領域
４１０  保護電極
４１２  マスク領域
４１３  ソース領域
４１４  メサ表面
４１５  高濃度体領域
４１８  本体領域
１３０  基板
１３１  ゲート溝部
１３２  エピタキシャル層
１３３  深い溝部
１３４  シリコン材料
１３６  本体領域
１３８  高濃度体領域
１４０  ソース領域
１６２  エピタキシャル層
１６４  柱部
１６６  ソース領域
１６８  浅い窪み部
１７２  多重高エネルギーイオン注入
２００  シリコン領域
２０２  溝部
２０４  溝部
２０６  誘電体層
２０８  メサ表面
２００  シリコン領域
２０２  非ゲート溝部
２０４  溝部
２０６  誘電体層
２０８  メサ表面
２１０  誘電材料
２１２  厚い底部誘電体（ＴＢＤ）
２１４  マスク領域
２２０  ゲート誘電層
２２２  ゲート電極
２２４  ソース領域
２２６  本体領域
２３０  誘電キャップ
２３４  高濃度体領域
２３６  ソース相互接続層
２５２  誘電体領域
３００  シリコン領域
３０２  非ゲート溝部
３０４  ゲート溝部
３０６  保護誘電層
３０８  メサ表面
３１０  保護電極
３１２  誘電材料
３１６  相互電極誘電性
３２０  溝部
３２２  ゲート誘電層
３２４  凹型ゲート電極
３２５  誘電材料
３２６  ソース領域
３２８  本体領域
３３０  誘電キャップ
３３２  高濃度体領域
３３４  ソース相互接続層
４００  基板
４０２  エピタキシャル層
４０４  ゲート溝部
４０６  保護誘電層
４０８  シリコン領域
４１０  保護電極
４１２  マスク領域
４１４  メサ表面４１４
４１８  本体領域
４２０  ゲート誘電層
４２２  高ドープｎ型ソース領域
４２４  ｐ型本体領域
４２６  誘電キャップ
４３０  高濃度体領域
４３２  ソース相互接続層
５０２  ゲート溝部
５１４  ソース領域
５１６  本体領域
５１８  ソース相互接続層
５２０  高濃度体領域
６０２  非ゲート溝部
６１８  本体領域６１８
６２０  高濃度体領域
６２２  ソース相互接続層
【図１Ａ】
2008546216.tif 000003
【図１Ｂ】
2008546216.tif 000004
【図１Ｃ】
2008546216.tif 000005
【図１Ｄ】
2008546216.tif 000006
【図２Ａ】
2008546216.tif 000007
【図２Ｂ】
2008546216.tif 000008
【図２Ｃ】
2008546216.tif 000009
【図２Ｄ】
2008546216.tif 000010
【図２Ｅ】
2008546216.tif 000011
【図３Ａ】
2008546216.tif 000012
【図３Ｂ】
2008546216.tif 000013
【図３Ｃ】
2008546216.tif 000014
【図３Ｄ】
2008546216.tif 000015
【図３Ｅ】
2008546216.tif 000016
【図４】
2008546216.tif 000017
【図５Ａ】
2008546216.tif 000018
【図５Ｂ】
2008546216.tif 000019
【図６Ａ】
2008546216.tif 000020
【図６Ｂ】
2008546216.tif 000021
【図６Ｃ】
2008546216.tif 000022
【図６Ｄ】
2008546216.tif 000023
【図６Ｅ】
2008546216.tif 000024
【図６Ｆ】
2008546216.tif 000025
【図６Ｇ】
2008546216.tif 000026
【図７Ａ】
2008546216.tif 000027
【図７Ｂ】
2008546216.tif 000028
【図７Ｃ】
2008546216.tif 000029
【図７Ｄ】
2008546216.tif 000030
【図７Ｅ】
2008546216.tif 000031
【図７Ｆ】
2008546216.tif 000032
【図７Ｇ】
2008546216.tif 000033
【図７Ｈ】
2008546216.tif 000034
【図８Ａ】
2008546216.tif 000035
【図８Ｂ】
2008546216.tif 000036
【図８Ｃ】
2008546216.tif 000037
【図８Ｄ】
2008546216.tif 000038
【図８Ｅ】
2008546216.tif 000039
【図８Ｆ】
2008546216.tif 000040
【図８Ｇ】
2008546216.tif 000041
【図８Ｈ】
2008546216.tif 000042
【図９】
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【図１０】
2008546216.tif 000044