(57)【要約】  電界効果トランジスタは、第２導電型の半導体領域上に第１導電型のボディ領域を包含している。ゲートトレンチは、ボディ領域を経て伸長し、半導体領域において終端する。少なくとも１つの導電性シールド電極が、ゲートトレンチに配置される。ゲート電極が、導電性シールド電極上に配置されるが、少なくとも１つの導電性シールド電極から絶縁されている。シールド誘電体層が少なくとも１つの導電性シールド電極を半導体領域から絶縁する。ゲート誘電体層が、ゲート電極をボディ領域から絶縁する。シールド誘電体層は、該シールド誘電体層がボディ領域に直接広がり伸びるように形成される。
2008546189.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタであって、
第２導電型の半導体領域上の第１導電型のボディ領域と、
前記ボディ領域を経て伸び、前記半導体領域において終端するゲートトレンチと、
前記ゲートトレンチ内に配置された少なくとも１つの導電性シールド電極と、
少なくとも１つの前記導電性シールド電極上に配置されるが、前記導電性シールドから絶縁されているゲート電極と、
少なくとも１つの前記導電性シールド電極を前記半導体領域から絶縁するシールド誘導体層と、
前記ゲート電極を前記ボディ領域から絶縁するゲート誘電体層と、を含み、
前記シールド誘電体層は前記ボディ領域の下へ直接広がり且つ伸びていることを特徴とする電界効果トランジスタ。
【請求項２】
前記半導体領域は、
基板領域と、
前記基板領域上のドリフト領域と、を含み、
前記ボディ領域は前記ドリフト領域上に伸び、前記ドリフト領域は前記基板領域より低いドーピング濃度を有しており、前記ゲートトレンチは前記ドリフト領域を経て伸び、前記基板領域内において終端していることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
電界効果トランジスタを形成する方法であって、
半導体領域内の第１深さまで伸びる上方トレンチ部を形成するステップと、
前記上方トレンチ部の前記底壁の少なくとも一部分の前記半導体領域が露出されるような材料の保護層で前記上方トレンチ部の側壁の内側を被覆するステップと、
前記上方トレンチ部の前記側壁を保護する前記保護層を伴う前記上方トレンチ部の前記露出した底壁を経て下方トレンチ部を形成するステップと、を含み、
前記上方トレンチ部は前記下方トレンチ部の幅より広い幅を有していることを特徴とする電界効果トランジスタを形成する方法。
【請求項４】
前記下方トレンチ部の前記側壁及び底壁に沿ったシールド誘電体層を形成するステップと、
前記保護層を除去するステップと、
前記上方トレンチ部に沿った第２絶縁層を形成するステップと、を含み、
前記第１絶縁層は前記第２絶縁層より厚い厚みを有していることを特徴とする請求項３に記載の方法。
【請求項５】
前記第１絶縁層はシリコン局所酸化（ＬＯＣＯＳ）により形成されることを特徴とする請求項４に記載の方法。
【請求項６】
前記下方トレンチ部に導電性シールド電極を形成するステップと、
前記導電性シールド電極上にインターポリ誘電体を形成するステップと、
前記インターポリ誘電体上にゲート電極を形成するステップと、を含んでいることを特徴とする請求項３に記載の方法。
【請求項７】
電界効果トランジスタであって、
第２導電型の半導体領域における第１導電型のボディ領域と、
前記ボディ領域を経て伸び、前記半導体領域において終端するゲートトレンチと、
前記ゲートトレンチに隣接する前記ボディ領域における前記第２導電型のソース領域と、
前記ゲートトレンチに隣接する前記第２導電型のチャネルエンハンスメント領域と、を含み、
前記ソース領域及び前記ボディ領域と前記半導体領域との間の界面はこれらの間にチャネル領域を形成し、前記チャネル領域は前記ゲートトレンチ側壁に沿って伸びており、
前記チャネルエンハンスメント領域は前記チャネル領域の下部へ実質的に伸びており、従って、前記チャネル領域の抵抗を低減していることを特徴とする電界効果トランジスタ。
【請求項８】
前記ゲートトレンチに配置されるゲート電極を含み、前記チャネルエンハンスメント領域は前記トレンチゲート側壁に沿って前記ゲート電極を部分的に被覆していることを特徴とする請求項７に記載の電界効果トランジスタ。 
【請求項９】
前記ゲートトレンチに配置される少なくとも１つの導電性シールド電極と、
少なくとも１つの前記導電性シールド電極から絶縁され、当該電極上のゲートトレンチに配置されているゲート電極と、
少なくとも１つの前記導電性シールド電極を前記半導体領域から絶縁するシールド誘電体層と、
前記ゲート電極を前記ボディ領域から絶縁するゲート誘電体層と、を含んでいることを特徴とする請求項７に記載の電界効果トランジスタ。
【請求項１０】
電界効果トランジスタを形成する方法であって、
半導体領域にトレンチを形成するステップと、
前記トレンチにシールド電極を形成するステップと、
前記トレンチに隣接するチャネルエンハンスメント領域を形成するために前記第１導電型の不純物の傾斜側壁注入を行うステップと、
前記半導体領域に第２導電型のボディ領域を形成するステップと、
前記ボディ領域に前記第１導電型のソース領域を形成するステップと、を含み、
前記ソース領域及び前記ボディ領域と前記半導体領域との間の界面はそれらの間にチャネル領域を形成し、前記チャネル領域は前記ゲートトレンチ側壁に沿って伸び、前記チャネルエンハンスメント領域は前記チャネル領域の下部へ実質的に伸び、従って、前記チャネル領域の抵抗を低減していることを特徴とする電界効果トランジスタを形成する方法。
【請求項１１】
前記シールド電極から絶縁され且つ前記シールド電極の上のゲート電極を形成するステップを含んでいることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記チャネルエンハンスメント領域は前記シールド電極に対して自己整合されていることを特徴とする請求項１０に記載の方法。
【請求項１３】
電界効果トランジスタであって、
半導体領域に伸びるゲートトレンチと、前記ゲートトレンチはそこに配置された窪んだゲート電極を有しており、
前記ゲートトレンチの各サイドの側壁に位置する半導体領域のソース領域と、
各前記ソース領域の少なくとも１つの側壁に沿った前記ソース領域との電気的接触を形成する前記ゲートトレンチの上部を満たす導電性材料と、を含み、
前記導電性材料は前記窪んだゲート電極から絶縁されていることを特徴とする電界効果トランジスタ。
【請求項１４】
前記半導体領域のボディ領域と、
前記ゲートトレンチにおいて前記窪んだゲート電極の真下に配置された少なくとも１つの導電性シールド電極と、
少なくとも１つの前記導電性シールド電極を前記半導体領域から絶縁するシールド誘電体層と、
前記ゲート電極を前記ボディ領域から絶縁するゲート誘電体層と、を含み、
前記窪んだゲート電極は少なくとも１つの前記導電性シールド電極から絶縁されていることを特徴とする請求項１３に記載の電界効果トランジスタ。
【請求項１５】
電界効果トランジスタを形成する方法であって、
半導体領域にトレンチを形成するステップと、
前記トレンチに窪んだゲート電極を形成するステップと、
前記トレンチの各サイドにソース領域を形成するために不純物の２経路の傾斜注入を行うステップと、
前記窪んだゲート電極上に誘電体層を形成するステップと、
前記トレンチを導電性材料で満たすステップと、を含み、前記電導材料は前記ソース領域と電気的接触することを特徴とする電界効果トランジスタを形成する方法。
【請求項１６】
前記窪んだゲートを形成するステップの前に、下方トレンチ側壁及び底壁に沿ったシールド誘電体層を形成するステップと、
前記トレンチに導電性シールド電極を形成するステップと、前記導電性シールド電極は前記シールド誘電体層により前記半導体領域から絶縁されており、
前記窪んだゲート電極と前記導電性シールド電極を互いから絶縁するインターポリ誘電体を前記導電性シールド電極上に形成するステップと、
前記トレンチの上方側壁に沿ったゲート誘電体層を形成するステップと、を含み、
前記ゲート誘電体層は前記窪んだゲート電極を前記半導体領域から絶縁していることを特徴とする請求項１５に記載の方法。 
【請求項１７】
前記導電性材料はドープシリコンを含んでいることを特徴とする請求項１５に記載の方法。
【発明の詳細な説明】
【クロスリファレンス】
【０００１】
本出願は、２００５年５月２６日出願の米国仮出願第６０／６８５，７２７号の利益を享受することを請求し、該米国仮出願の全内容を本出願に含めることとする。
【０００２】
本出願人に譲渡された２００４年１２月２９日出願の米国特許第１１／０２６，２７６号の全内容を本願に含めることとする。
【背景技術】
【０００３】
本発明は、半導体パワーデバイスに関し、特に、改良したトレンチゲートパワーデバイス及び該デバイスの製造方法に関する。
【０００４】
図１は、セルピッチ、対ブレークダウン電圧、オン抵抗（Ｒｄｓｏｎ）、トランジスタ耐久性のような公知の物理的及び性能的な特性及び制限を有する従来のトレンチゲートＭＯＳＦＥＴ１００の断面図である。トレンチゲート１０５は、Ｐウェル１０６を経て延在し、Ｎエピ領域１０４において終端する。トレンチゲート１０５は、トレンチの側壁及び底部の内側を覆うゲート誘電体１１４及び窪んだゲート電極１１２を含んでいる。誘電体層１１６及び１１８は、ゲート電極１１２を電源接続部（図示せず）から絶縁する。
【０００５】
図２は、図１におけるトレンチゲートＭＯＳＦＥＴの特性を改良した従来のデュアルゲートトレンチＭＯＳＦＥＴ２００（シールドされたゲートトレンチＭＯＳＦＥＴも含む）の断面図を示している。トレンチ２０５は、シールド誘電体層２２２によりドリフト領域から絶縁されたシールド電極２２０を含んでいる。また、トレンチ２０５は、インターポリ誘電体層２２４によりシールド電極２２０から絶縁され且つシールド電極２２０上にあるゲート電極２１２を含んでいる。シールド電極２２０は、ゲート・ドレインキャパシタンス（Ｃｇｄ）を減少させ、ブレークダウン電圧を改良する。しかしながら、シングルゲートトランジスタ１００とデュアルゲートトランジスタ２００との１つの欠点は、ドリフト領域が、全Ｒｄｓｏｎの約４０％まで寄与し、Ｒｄｓｏｎの改善を制限することである。デュアルゲートトレンチ構造の故に、より深いトレンチが、より薄いドリフト領域を要求するために、この問題を悪化させる。トレンチゲートトランジスタ１００及び２００の更なる欠点は、トレンチの底部の曲線の故に生ずる、トレンチの底部における高電場が、ブレークダウン電圧及びトランジスタの耐久性のような幾つかの性能パラメータの改善を制限することである。幾つかの装置においては、パワーＭＯＳＦＥＴとのショットキーダイオードの集積化を要求する。しかしながら、かかる集積化は、多くのプロセス及びマスクステップを伴う複雑なプロセス技術を典型的に要求する。
【０００６】
従って、トレンチゲートＦＥＴ、モノリシック的に集積化したダイオード・ＭＯＳＦＥＴ構造、及び終端構造を形成して従来技術に伴う欠点を解消するか最小化して、トレンチゲートＦＥＴの物理的及び性能的特性を改善するコスト的に有利な構造及び方法のニーズがある。
【発明の概要】
【０００７】
電界効果トランジスタは、第２導電型の半導体領域上に第１導電型のボディ領域を含んでいる。ゲートトレンチが当該ボディ領域を経て伸長し、半導体領域内において終端する。少なくとも１つの導電性シールド電極がゲートトレンチ内に配置される。ゲート電極が、トレンチゲートにおいて少なくとも１つの導電性シールド電極上に配置されるが、当該少なくとも１つの導電性シールド電極から絶縁されている。シールド誘電体層が当該少なくとも１つの導電性シールド電極を半導体領域から絶縁する。ゲート誘電体層が当該ゲート電極を当該ボディ領域から絶縁する。当該シールド誘電体層は、当該シールド誘電体層が当該ボディ領域の下に直接広がり伸びるように形成される。
【０００８】
１つの実施例では、半導体領域は基板領域を含み、当該基板領域上にドリフト領域を含んでいる。当該ボディ領域は当該ドリフト領域上に伸長し、当該基板領域よりも低いドープ濃度を有している。当該ゲートトレンチは当該ドリフト領域を経て伸長し、当該基板領域内で終端している。
【０００９】
本発明の他の実施例によれば、電界効果トランジスタが以下のように形成される。半導体領域内の第１深さに伸長する上方トレンチ部が形成される。当該上方トレンチ部の側壁は、当該上方トレンチ部の底壁の少なくとも一部に沿った半導体領域が露出されるような材料の保護層で内側を被覆される。下方トレンチ部が、当該上方トレンチ部の露出された底壁を経て伸長するように形成される。一方、当該保護層が、当該上方トレンチ部の側壁を保護する。当該上方トレンチ部は当該下方トレンチ部の幅よりも広い幅を有している。
【００１０】
１つの実施例では、シールド誘電体層が下方トレンチ部の側壁及び底壁に沿って形成される。材料の保護層が除去される。第２絶縁層が上方トレンチ部の側壁に沿って形成され、第１絶縁層は第２絶縁層よりより厚い厚みを有する。
【００１１】
他の実施例では、第１絶縁層はシリコンの局所酸化（ＬＯＣＯＳ）により形成される。
【００１２】
他の実施例では、導電性シールド電極が下方トレンチ部に形成される。インターポリ誘電体が当該導電性シールド電極上に形成され、ゲート電極が当該インターポリ誘電体上に形成される。
【００１３】
本発明の他の実施例によれば、電界効果トランジスタは、第２導電型の半導体領域に第１導電型のボディ領域を包含している。ゲートトレンチはボディ領域を経て伸長し、半導体領域内で終端する。第２導電型のソース領域はゲートトレンチに隣接するボディ領域にあり、ソース領域及びボディ領域と半導体領域との間の界面がゲートトレンチ側壁に沿って伸長するチャネル領域を形成する。第２導電型のチャネルエンハンスメント（enhancement）領域がゲートトレンチに隣接する。当該チャネルエンハンスメント領域はチャネル領域の下部へ実質的に伸長し、従って、チャネル領域の抵抗を低減する。
【００１４】
１つの実施例では、ゲート電極がゲートトレンチ内に配置され、チャネル強化領域がトレンチゲート側壁に沿ってゲート電極を覆う。
【００１５】
他の実施例では、少なくとも１つの導電性シールド電極が、ゲートトレンチ内に配置される。ゲート電極が、ゲートトレンチにおいて上方に配置されるが、当該少なくとも１つの導電性シールド電極から絶縁されている。シールド誘電体層が当該少なくとも１つの導電性シールド電極を半導体領域から絶縁する。ゲート誘電体層が当該ゲート電極を当該ボディ領域から絶縁する。
【００１６】
本発明の他の実施例によれば、電界効果トランジスタが以下のように形成される。トレンチが半導体領域内に形成される。シールド電極が当該トレンチ内に形成される。第１導電型の不純物の傾斜側壁注入が行われ、当該トレンチに隣接するチャネルエンハンスメント領域を形成する。第２導電型のボディ領域が半導体領域に形成される。第１導電型のソース領域がボディ領域内に形成され、ソース領域及びボディ領域と半導体領域との間のインターフェースはゲートトレンチ側壁に沿って伸びるチャネル領域を形成する。チャネル強化領域はチャネル領域の下部へ部分的に伸び、従って、チャネル領域の抵抗を減少させる。
【００１７】
１つの実施例では、ゲート電極はシールド電極上に形成されるが、シールド電極から絶縁されている。
【００１８】
他の実施例では、チャネル強化領域はシールド電極に対して自己整合される。
【００１９】
本発明の他の実施例によれば、電界効果トランジスタは半導体領域へ伸びるゲートトレンチを含んでいる。当該ゲートトレンチは、当該ゲートトレンチに配置された窪んだゲート電極を有している。当該半導体領域におけるソース領域はゲートトレンチの各側方に位置している。導電性材料は、各ソース領域の少なくとも１つの側壁に沿ったソース領域との電気接触を形成するように、ゲートトレンチの上部を満たし、導電性材料は当該窪んだゲート電極から絶縁される。
【００２０】
本発明の他の実施例によれば、電界効果トランジスタは以下のように形成される。トレンチが半導体領域に形成される。窪んだゲート電極が当該トレンチ内に形成される。不純物の２経路（two-pass）傾斜注入が行われ、当該トレンチの各側方にソース領域を形成する。誘電体層が窪んだゲート電極上に形成される。トレンチは、導電性材料がソース領域との電気的接触するように、導電性材料で満たされる。
【００２１】
１つの実施例では、導電性材料はドープポリシリコンを含んでいる。
【００２２】
本発明の性質及び利点の好適な理解は、以下の詳細な説明及び添付図面から得られ得る。
【発明の詳細な説明】
【００２３】
図１３Ａ乃至図１３Ｌの断面図によって示されたプロセスシーケンスは、本発明の実施例によるデュアルゲートトレンチＭＯＳＦＥＴを形成する例示的なプロセスである。このプロセスシーケンスは、以下において説明する異なるセル構造を形成する様々なプロセスモジュールを含むように変更されるベースプロセスとして使用される。ここで説明するプロセスモジュールは他のベースプロセスを組み込んでもよく、図１３Ａ乃至図１３Ｌに説明されるプロセスに限定されない。図１３Ａ乃至図１３Ｌのプロセスシーケンスは以下に説明される。
【００２４】
図１３Ａでは、ｎ型エピタキシャル層１３０２がヘビードープｎ型基板（図示せず）上に形成される。ｐ型導電性ドーパントが注入され、エピタキシャル層１３０２内にボディ領域１３０４を形成する。例えば酸化物−窒化物−酸化物（ＯＮＯ）複合層を含むハードマスク１３０６は、ボディ領域１３０４を経てエピタキシャル層１３０２へ伸長するトレンチ１３０８を形成及びエッチングするのに使用される。
【００２５】
図１３Ｂでは、シールド誘電体層１３１０（例えば、酸化物を含む）が、従来技術を使用して、トレンチの側壁部及び底部の内側を覆い且つハードマスク１３０６上に伸長するように形成される。図１３Ｃでは、シールド電極１３１２は、トレンチ１３０８を充填するようにポリシリコンの層を堆積し、その後、ポリシリコンを深くトレンチ内へ窪ますようにポリシリコンをエッチバックすることにより形成される。その後、シールド誘電体１３１０は、トレンチの側壁に誘電体１３１３の薄い層を残すように窪まされる。さらに、シールド電極１３１２は、当該窪まされたシールド誘電体の頂面と同じレベルまで窪まされる。
【００２６】
図１３Ｄでは、 窒化物の層が堆積され、その後トレンチの側壁に沿って伸びる窒化物層の部分１３１４だけが残るように異方的にエッチングされる。図１３Ｅでは、インターポリ誘電体（ＩＰＤ）１３１６が熱酸化を行うことにより形成される。酸化物の層がシールド電極１３１２上にだけ形成する。なぜなら、他の全てのシリコン表面は窒化物か酸化物により被覆されているからである。別の実施例では、プロセスシーケンスは２つの酸化物層を用いてＩＰＤ層を形成することを容易にするように改善される。まず、熱酸化物の層が、シールド電極上に形成され、その後、酸化物のコンフォーマル（conformal）層は、均一なＩＰＤ層を得るためにＳＡＣＶＤを用いて堆積される。
【００２７】
図１３Ｆでは、酸化物エッチングが行われ、トレンチ側壁に沿った窒化物層上に形成された任意の酸化物を伴うＯＮＯ複合層１３０６の頂部酸化物層を除去する。その後、ＯＮＯ複合層の露出した窒化物層及びトレンチ側壁に沿った窒化物層１３１４が取り除かれる。他の酸化物エッチングが行われ、誘電体層１３１３をトレンチ側壁から除去し、ＯＮＯ複合層１３０６の底部酸化物層を除去し、図１３Ｆに示したように、シリコンは、トレンチ側壁及びトレンチに隣接するメサ領域に沿って露出する。図１３Ｇでは、トレンチの側壁、インターポリ誘電体上、及びトレンチに隣接するメサ領域上に沿って伸長するゲート誘電体層１３１８が、公知の技術を用いて形成される。図１３Ｈでは、トレンチを充填するポリシリコンの層が堆積され、その後、トレンチに窪んだゲート電極１３２０を形成するようにエッチバックされる。
【００２８】
図１３Ｉでは、メサ領域上のゲート誘電体は、ソース注入に適した厚さにエッチバックされる。活性領域におけるブランケットソース注入が行われ、メサ領域において隣接するトレンチ同士の間に伸長するｎ型領域１３２２を形成する。図１３Ｊでは、ＢＰＳＧ層１３２４Ａが、従来の方法を用いてトレンチ及びメサ領域上に形成される。図１３Ｋでは、マスク層（図示せず）を用いて、ＢＰＳＧ層１３２４Ａが、トレンチ及びｎ型領域１３２２ａ上の一部１３２４Ｂを除いて除去される。従って、ＢＰＳＧ部１３２４に隣接するシリコンメサ表面は露出する。その後、シリコンエッチングが行われ、露出したシリコン面をｎ型領域１３２２ａより下の深さまで窪まし、従って、接触開口部１３２６を形成する。シリコン凹部は各ｎ型領域１３２２ａの一部を除去し、自己整合ソース領域１３２２ｂを残す。図１３Ｌでは、ヘビーボディ注入が行われ、ボディ領域１３０４におけるｐ型導電性の自己整合ヘビーボディ領域１３２９を形成する。ＢＰＳＧリフローが行われ、接触開口部のための好適なアスペクト比及び次で形成されるインターコネクト層１３３０用の好適なステップ適用範囲（step coverage）を得る。ソースインターコネクト１３３０は、ヘビーボディ領域１３２９及びソース領域１３２２に電気的に接触する。
【００２９】
様々なセル構造、これに対応するプロセスモジュール、及びこれらプロセスモジュールが図１３Ａ乃至図１３Ｌにより示されるプロセスフローに一体化させられ得る方法が、次で説明される。図３は、デュアルゲートトレンチＭＯＳＦＥＴ３００の断面図を示しており、該ＭＯＳＦＥＴ３００は、トレンチ３０５及びシールド電極３２０が基板３０２へ伸長されていることを除いては、図１３ＬのデュアルゲートトレンチＭＯＳＦＥＴに構造的に類似している。有利なことに、これはドリフト領域の厚さを実質的に減少させることを可能にし、従ってＲｄｓｏｎを改善する。さらに、基板の高ドープ濃度は、電位降下をシールド酸化物へ動かし、従って、従来のトレンチ構造に関係する湾曲制限（curvature limited ）ブレークダウン問題を取り除く。また、これは装置耐性を改善する。なぜなら、アバランシェ点（すなわち、最大衝撃イオン化率）が、トランジスタメサ領域の中心へ動かされ、誘導耐性損失に関係する寄生バイポーラ要素から離れるからである。必要とされる図１３Ａ乃至図１３Ｌのプロセスシーケンスに対する変更は、図１３Ａにおいて、トレンチが基板へ届くように、薄いエピタキシャル層が基板上に形成される必要があることだけである。
【００３０】
図４は、デュアルゲートトレンチＭＯＳＦＥＴ４００の断面図であり、シールド誘電体４２２が、本発明の実施例によるＬＯＣＯＳプロセスを用いて形成される。点線はトレンチ６０５の輪郭を示している。シールド誘電体４２２を形成する場合、ＬＯＣＯＳプロセスは、トレンチ６０５に隣接するシリコンを消失する結果となり、従って、シールド誘電体４２２を直接ボディ領域４０６より下へ伸長せしめる。ＬＯＣＯＳプロセスはシールド誘電体４２２を形成する費用効率のよい方法であり、均一な膜を生成する。ＭＯＳＦＥＴ４００の上部は、図３のＭＯＳＦＥＴ３００の上部に類似している。トレンチ６０５及びシールド電極４２０は、基板４０２へ伸びるように示されているが、代わりに、これらは、図２のＭＯＳＦＥＴ２００に示したように（Ｎ−）領域において終端してもよい。１つの実施例では、ＭＯＳＦＥＴ４００は、図１０Ａ乃至図１０Ｅの断面図によって示されたプロセスフローと図１３Ａ乃至図１３Ｌのプロセスフローとを組み合わせることにより以下のように形成される。
【００３１】
図１３Ａ乃至図１３Ｄに対応するプロセスステップは図１０Ａ乃至図１０Ｅに対応するプロセスステップに置き換えられる。図１０Ａに対応するプロセスステップは、図１０Ａでは、ボディ領域１００４を少し過ぎて伸びるより浅いトレンチ１００８が形成されることを除いて、図１３Ａに対応するプロセスステップと同一である。図１０Ｂでは、窒化物スペーサ１０１０がトレンチの側壁に沿って形成される。図１０Ｃでは、シリコンエッチング（窒化物スペーサ１０１０に対して自己整合する）が行われ、従って、トレンチ１００８をシリコン領域１００２内の所定の深さに伸ばす。従って、該ゲートトレンチは、広い上部１００８と狭い下部１０１２とを有している。図１０Ｄでは、ＬＯＣＯＳプロセスが行われ、従って、シールド誘電体層１０１４の自己整合層が、露出したシリコン面、すなわち下方トレンチ部１０１２に沿って形成される。示したように（点線は下方トレンチ部１０１２の輪郭を示している）、ＬＯＣＯＳプロセスは、シリコン領域１００２の一部を消費する。図１０Ｅでは、シールド電極１０１６が、ポリシリコン層を堆積した後ポリシリコンをトレンチ内の所定の深さへ窪ますポリシリコンのエッチバックにより、該トレンチ内に形成される。図１３Ｅ乃至図１３Ｌに対応するプロセスステップが行われ、これにより、セル構造は完全になる。図における異なる層及び領域の厚さ及びサイズはスケールを示さない。例えば、図１０では、実際には、窒化物スペーサ１０１は、描かれているより薄い厚さであり、ＬＯＣＯＳシールド誘電体１０１４の一部が、ボディ領域１００４より下に直接広げられ伸びる。
【００３２】
図５は、本発明による実施例に従う、側壁チャネルエンハンスメント領域５２６がＭＯＳＦＥＴ５００に集積化されていることを除いて、図３のＭＯＳＦＥＴ３００に類似するデュアルゲートトレンチＭＯＳＦＥＴ５００の断面図を示している。チャネルエンハンスメント領域５２６は、ＭＯＳＦＥＴ５００の各チャネル領域の底部に沿って形成され、チャネルにおけるドープ濃度プロファイルの後部（tail）を補う。従って、チャネル長及びチャネル抵抗は有利なように低減される。チャネル領域におけるドープ濃度のピークは、ソース領域５１０のちょうど真下に生ずる（すなわち、チャネル領域の底から離れている）ので、チャネルエンハンスメント領域５２６の追加はトランジスタスレッショルド電圧に悪影響を及ぼさない。ＭＯＳＦＥＴ５００は、ｎチャネルが与えられているので、チャネルエンハンスメント領域５２６はｎ型である。上記した実施例のように、ＭＯＳＦＥＴ５００は、トレンチ５０５が基板５０２ではなく、ドリフト領域５０４において終端するように変更されてもよい。１つの実施例では、ＭＯＳＦＥＴ５００は図１１の断面図により示されるプロセスモジュールを図１３Ａ乃至図１３Ｌのプロセスフローと一体化することにより以下のように形成される。
【００３３】
図１１に対応するプロセスモジュールは、図１３Ｆの後、しかし図１３Ｇの前に行われる必要がある。つまり、図１３Ａ乃至図１３Ｆに対応するステップの実施の後、スクリーン酸化物（screen oxide）１１１２が、図１１に示されるように、トレンチ側壁に沿って形成される。スクリーン酸化物１１１２は、該スクリーン酸化物１１１２を経てドーパントを注入するのに適切な厚みが必要である。図１１では、ｎ型ドーパントのチャネルエンハンスメント注入１１１３が予め決められた角度で行われ、一方のトレンチ側壁に沿ったチャネルエンハンスメント領域を形成し、第２チャネルエンハンスメント注入が図１１に示した注入に対して反対の角度で行われ、反対のトレンチ側壁に沿ったチャネルエンハンスメント領域を形成する。チャネルエンハンスメント領域は前のステップにおいて形成されたＩＰＤに対して自己整合される。その後、図１３Ｇ乃至図１３Ｌに対応するプロセスステップが行われ、セル構造を仕上げる。１つの実施例では、ボディ領域は、チャネルエンハンスメント注入１１１３の前に形成され、別の実施例では、ボディ領域は、チャネルエンハンスメント注入１１１３の後に形成される。
【００３４】
図６は、本発明による、ソースプラグ領域６３０を伴うデュアルゲートトレンチＭＯＳＦＥＴ６００の断面図を示している。図３においてなされたような、ゲート電極上に誘電体ドームを形成する代わりに、薄い誘電体層６２８が、ゲート電極６１４上に形成され且つ誘電体層６２８上のトレンチの残りの部分は、ソースプラグ６３０（例えば、ポリシリコンを含有する）で満たされている。ソースプラグ６３０は、ゲートトレンチ６０５の側面に位置するソース領域６１０に電気的に接続している。ＭＯＳＦＥＴ６００は、頂部側金属部を形成する平面を提供するという利点を有する。さらに、ソースプラグは、トレンチの側部に非常に狭いソース領域を形成し、従って、ソース抵抗に影響を与えることなくセルピッチを減らすことを可能にする。狭いソース領域６１０は、ソースプラグ６３０を形成する前に２経路の傾斜注入（two-pass angled implant）を行うことにより形成される。ＭＯＳＦＥＴ６００は、トレンチ６０５が、基板６０２ではなくドリフト領域６０４において終端するように変更されてもよい。ソースプラグ６３０は、同じように、図１のトレンチゲートＦＥＴのような従来のトレンチゲートＦＥＴに組み込まれてもよい。１つの実施例では、ＭＯＳＦＥＴ６００は、以下のように、図１２Ａ乃至図１２Ｄの断面図により示されたプロセスモジュールを図１３Ａ乃至図１３Ｌのプロセスフローと一体化することにより形成される。
【００３５】
図１３Ｈ乃至図１３Ｌに対応するプロセスステップは、図１２Ａ乃至１２Ｄに対応するプロセスステップに置き換えられる。つまり、図１３Ａ乃至１３Ｇに対応するステップを行った後、ゲート電極は、堆積されたゲートポリシリコンが図１２Ａに示したようにトレンチ内へより深く窪まされることを除いては、図１３Ｈのゲート電極と同じように形成される。図１２Ａでは、ｎ型ドーパントの２つの経路の傾斜注入が行われ、トレンチ１２０５の露出した上方側壁に沿ったソース領域１２１０を形成する。次に、図１２Ｂに示すように、誘電体層１２１６ａ（例えば、酸化物を含む）は、異なる充填物が堆積され、隣接するメサ領域より、厚い酸化物がトレンチにおけるゲート電極１２１２上に形成される。図１２Ｃでは、誘電体層１２１６ａは均一にエッチングされ、従って、誘電体１２１６ｂの薄い層は、トレンチにおけるゲート電極１２１２上に残ったままである。図１２Ｃでは、トレンチ１２０５はドープポリシリコン１２１７により満たされる。その後、従来技術が使用され、ヘビーボディ領域（図示せず）、ソースインターコネクト（図示せず）並びに他の領域及び層を形成し、セル構造を完成させる。ソースプラグ１２１７は、同様に、トレンチゲートＦＥＴ１００を形成する従来のプロセス手順の図１２Ａ乃至図１２Ｄにより示されるプロセスモジュールを集積化することにより、図１のトレンチゲートＦＥＴ１００に組み込まれてもよい。
【００３６】
図７は、複合デュアルゲートトレンチＭＯＳＦＥＴ７００の断面図であり、図４乃至図６の構造の有利な特徴を組み合わされている。示したように、ｎ型チャネルエンハンスメント領域７２６、ソースプラグ７３０及びＬＯＣＯＳシールド誘電体７２２がＭＯＳＦＥＴ７００に組み込まれている。３つ全てではなく、３つの特徴の任意の２つが組み合わされてもよく、設計目標及び性能要求に依存していることに注意されたい。上記した各ＭＯＳＦＥＴ４００、５００、６００の代替実施例がＭＯＳＦＥＴ７００に適用される。ＭＯＳＦＥＴ７００を形成する目的のための図１３Ａ乃至１３Ｌのプロセスフローを形成するのに必要な変更は、この開示により、当業者には明らかであろう。
【００３７】
図８は、集積化ＭＯＳＦＥＴ・ショットキーダイオード構造８００を得るためのショットキーダイオードをモノリシックに集積化されたデュアルゲートトレンチＭＯＳＦＥＴの断面図である。図に見られ得るように、ＭＯＳＦＥＴ構造は図３のＭＯＳＦＥＴ構造に類似しているが、図４乃至図７の任意のＭＯＳＦＥＴが代わりに使用されてもよい。図８では、ソースインターコネクト（図示せず）はショットキーバリア金属を包含し、該ショットキーバリア金属は、ソース領域８１０及びヘビーボディ領域８０８に接触するだけでなく、ショットキーダイオード領域上に伸長し、Ｎ領域８０４ｂとの電気接触を形成する。ライトドープ領域８０４ｂと接触するショットキーバリア金属はショットキーダイオードを形成する。ショットキーダイオード領域におけるトレンチの構造はＭＯＳＦＥＴ領域におけるトレンチの構造と同一である。ショットキーダイオード構造は、ショットキー面積に対するＭＯＳＦＥＴの望ましい比率を達成する必要に応じて、活性領域に組み込まれる。
【００３８】
図９は、デュアルゲートトレンチＭＯＳＦＥＴに集積化されたコンパクトなエッジ終端構造を示している。図に見られ得るように、図９は、トレンチ側壁及び底の内側に形成されるシールド誘電体を含む終端トレンチ９０５ｂにおいて終端しており、シールド電極９２０はトレンチを充填する。図に見られ得るように、活性領域におけるＭＯＳＦＥＴ構造は図３のＭＯＳＦＥＴ構造に類似しているが、図４乃至図７の任意のＭＯＳＦＥＴが、代わりに使用されてもよい。
【００３９】
本明細書において説明された本発明の様々な実施例は、本出願人に譲渡された米国特許第１１／０２６，２７６号に説明される１つ以上の実施例（特に、シールドゲートトレンチ構造及びプロセス）に組み合わされてもよく、優れた特徴を伴うパワーデバイスを得る。
【００４０】
上記説明は本発明の様々な実施例の詳細な説明を提供したが、多くの代替物変更物及び均等物が可能である例えば、上記プロセス手順及びプロセスモジュールは、デュアルゲート（シールドゲート）トレンチ構造の状況において説明されたが、本明細書で開示された様々な実施例の有利な特徴は、図１に示したような従来のトレンチゲートＦＥＴの状況に実行されてもよい。さらに、本明細書で提供された全ての材料のタイプは例示目的のためだけであることに注意されたい。さらに、本明細書で説明された実施例における１つ以上の様々な誘電体層は、ローｋ（low-k）若しくはハイｋ（high-k）材料を包含してもよい。例えば、第１ポリシリコン堆積の前に形成される１つ以上の誘電体層は、ハイｋ誘電体材料を包含していてもよく、一方、最終ポリシリコン堆積の後に形成される１つ以上の誘電体層は、ローｋ誘電体材料を包含していてもよい。従って、この理由及び他の理由故に、上記説明は、発明の範囲を限定するとして取られるべきではなく、本発明は特許請求の範囲により定義される。
【図面の簡単な説明】
【００４１】
【図１】図１は従来のシングルゲートトレンチＭＯＳＦＥＴの断面図である。
【図２】図２は従来のデュアルゲートトレンチＭＯＳＦＥＴの断面図である。
【図３】図３は、本発明の実施例による、基板内に伸長するゲートトレンチシールド電極を有するデュアルゲートトレンチＭＯＳＦＥＴの断面図である。
【図４】図４は、シールド誘電体がＬＯＣＯＳプロセスを用いて形成された、本発明の実施例による、デュアルゲートトレンチＭＯＳＦＥＴの断面図である。
【図５】図５は、本発明の実施例による、側壁チャネルエンハンスメント領域を有するデュアルゲートトレンチＭＯＳＦＥＴの断面図である。
【図６】図６は、本発明の実施例による、ソースプラグ領域を有するデュアルゲートトレンチＭＯＳＦＥＴの断面図である。
【図７】図７は、本発明による、側壁チャネルエンハンスメント領域、ソースプラグ領域及びＬＯＣＯＳシールド誘電体を有する複合デュアルゲートトレンチＭＯＳＦＥＴの断面図である。
【図８】図８は、本発明の実施例による、ショットキーダイオードをモノリシックに集積化されたデュアルゲートトレンチＭＯＳＦＥＴの断面図である。
【図９】図９は、本発明による、デュアルゲートトレンチＭＯＳＦＥＴと集積化されたコンパクトなエッジ終端構造を示している
【図１０Ａ】図１０Ａは、本発明の実施例による、図４のＭＯＳＦＥＴ４００を形成する場合に使用したプロセスモジュールの様々なプロセスステップにおける断面図である。
【図１０Ｂ】図１０Ｂは、本発明の実施例による、図４のＭＯＳＦＥＴ４００を形成する場合に使用したプロセスモジュールの様々なプロセスステップにおける断面図である。
【図１０Ｃ】図１０Ｃは、本発明の実施例による、図４のＭＯＳＦＥＴ４００を形成する場合に使用したプロセスモジュールの様々なプロセスステップにおける断面図である。
【図１０Ｄ】図１０Ｄは、本発明の実施例による、図４のＭＯＳＦＥＴ４００を形成する場合に使用したプロセスモジュールの様々なプロセスステップにおける断面図である。
【図１０Ｅ】図１０Ｅは、本発明の実施例による、図４のＭＯＳＦＥＴ４００を形成する場合に使用したプロセスモジュールの様々なプロセスステップにおける断面図である。
【図１１】図１１は、本発明の実施例による、図５のＭＯＳＦＥＴ５００を形成する場合に使用したプロセスモジュールに対応する断面図である。
【図１２Ａ】図１２Ａは、本発明の実施例による、図６のＭＯＳＦＥＴ６００を形成する場合に使用したプロセスモジュールの様々なプロセスステップにおける断面図である。
【図１２Ｂ】図１２Ｂは、本発明の実施例による、図６のＭＯＳＦＥＴ６００を形成する場合に使用したプロセスモジュールの様々なプロセスステップにおける断面図である。
【図１２Ｃ】図１２Ｃは、本発明の実施例による、図６のＭＯＳＦＥＴ６００を形成する場合に使用したプロセスモジュールの様々なプロセスステップにおける断面図である。
【図１２Ｄ】図１２Ｄは、本発明の実施例による、図６のＭＯＳＦＥＴ６００を形成する場合に使用したプロセスモジュールの様々なプロセスステップにおける断面図である。
【図１３Ａ】図１３Ａは、本発明の実施例による、デュアルゲートトレンチＭＯＳＦＥＴを形成する代表的な製造プロセスの様々なステップにおける断面図である。
【図１３Ｂ】図１３Ｂは、本発明の実施例による、デュアルゲートトレンチＭＯＳＦＥＴを形成する代表的な製造プロセスの様々なステップにおける断面図である。
【図１３Ｃ】図１３Ｃは、本発明の実施例による、デュアルゲートトレンチＭＯＳＦＥＴを形成する代表的な製造プロセスの様々なステップにおける断面図である。
【図１３Ｄ】図１３Ｄは、本発明の実施例による、デュアルゲートトレンチＭＯＳＦＥＴを形成する代表的な製造プロセスの様々なステップにおける断面図である。
【図１３Ｅ】図１３Ｅは、本発明の実施例による、デュアルゲートトレンチＭＯＳＦＥＴを形成する代表的な製造プロセスの様々なステップにおける断面図である。
【図１３Ｆ】図１３Ｆは、本発明の実施例による、デュアルゲートトレンチＭＯＳＦＥＴを形成する代表的な製造プロセスの様々なステップにおける断面図である。
【図１３Ｇ】図１３Ｇは、本発明の実施例による、デュアルゲートトレンチＭＯＳＦＥＴを形成する代表的な製造プロセスの様々なステップにおける断面図である。
【図１３Ｈ】図１３Ｈは、本発明の実施例による、デュアルゲートトレンチＭＯＳＦＥＴを形成する代表的な製造プロセスの様々なステップにおける断面図である。
【図１３Ｉ】図１３Ｉは、本発明の実施例による、デュアルゲートトレンチＭＯＳＦＥＴを形成する代表的な製造プロセスの様々なステップにおける断面図である。
【図１３Ｊ】図１３Ｊは、本発明の実施例による、デュアルゲートトレンチＭＯＳＦＥＴを形成する代表的な製造プロセスの様々なステップにおける断面図である。
【図１３Ｋ】図１３Ｋは、本発明の実施例による、デュアルゲートトレンチＭＯＳＦＥＴを形成する代表的な製造プロセスの様々なステップにおける断面図である。
【図１３Ｌ】図１３Ｌは、本発明の実施例による、デュアルゲートトレンチＭＯＳＦＥＴを形成する代表的な製造プロセスの様々なステップにおける断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１３Ｇ】
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【図１３Ｈ】
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【図１３Ｉ】
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【図１３Ｊ】
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【図１３Ｋ】
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【図１３Ｌ】
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【手続補正書】
【提出日】平成20年1月23日(2008.1.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
図１３Ａ乃至図１３Ｄに対応するプロセスステップは図１０Ａ乃至図１０Ｅに対応するプロセスステップに置き換えられる。図１０Ａに対応するプロセスステップは、図１０Ａでは、ボディ領域１００４を少し過ぎて伸びるより浅いトレンチ１００８が形成されることを除いて、図１３Ａに対応するプロセスステップと同一である。図１０Ｂでは、窒化物スペーサ１０１０がトレンチの側壁に沿って形成される。図１０Ｃでは、シリコンエッチング（窒化物スペーサ１０１０に対して自己整合する）が行われ、従って、トレンチ１００８をシリコン領域１００２内の所定の深さに伸ばす。従って、該ゲートトレンチは、広い上部１００８と狭い下部１０１２とを有している。図１０Ｄでは、ＬＯＣＯＳプロセスが行われ、従って、シールド誘電体層１０１４の自己整合層が、露出したシリコン面、すなわち下方トレンチ部１０１２に沿って形成される。示したように（点線は下方トレンチ部１０１２の輪郭を示している）、ＬＯＣＯＳプロセスは、シリコン領域１００２の一部を消費する。図１０Ｅでは、シールド電極１０１６が、ポリシリコン層を堆積した後ポリシリコンをトレンチ内の所定の深さへ窪ますポリシリコンのエッチバックにより、該トレンチ内に形成される。図１３Ｅ乃至図１３Ｌに対応するプロセスステップが行われ、これにより、セル構造は完全になる。図における異なる層及び領域の厚さ及びサイズはスケールを示さない。例えば、図１０では、実際には、窒化物スペーサ１０１０は、描かれているより薄い厚さであり、ＬＯＣＯＳシールド誘電体１０１４の一部が、ボディ領域１００４より下に直接広げられ伸びる。