(57)【要約】自己整合縦型接合型電界効果トランジスタを、エッチング注入ゲートおよび集積逆並列ショットキーバリアダイオードと組み合わせたスイッチング素子が、記載されている。ダイオードのアノードは、漂遊インダクタンスによる損失を低減するために、デバイスレベルでトランジスタのソースに接続される。ＳＢＤアノード領域におけるＳｉＣ表面は、ＳＢＤのターンオン電圧と関連するパワー損失が低減されるよう低いショットキーバリア高さを達成するために、乾式エッチングによって調整される。
2008506274.tif 000002
【特許請求の範囲】
【請求項１】
縦型接合型電界効果トランジスタ（ＪＦＥＴ）およびショットキーバリアダイオード（ＳＢＤ）を備えるＳｉＣ半導体デバイスであって、該デバイスは、
第一の導電型のＳｉＣ半導体基板層と、
該基板層上に配置された該第一の導電型のＳｉＣドリフト層と、
該ドリフト層上に配置された該第一の導電型の複数のＳｉＣソース領域と、
該ドリフト層内に形成された該第一の導電型とは異なる第二の導電型の複数のＳｉＣゲート領域と、
該ドリフト層に隣接するショットキー金属層を含むショットキー接合と、
該ドリフト層と反対側の該基板層に隣接するオーミックコンタクトと、該ソース領域および該ゲート領域と隣接するオーミックコンタクトと
を備え、
該ショットキー金属が該ソースオーミックコンタクトと電気的にコンタクトするように、該ショットキー金属層が該ソースオーミックコンタクトにわたって拡がり、
該ＪＦＥＴのドレインは、該ＳＢＤのカソードとしても機能し、該ＪＦＥＴのソースは、該ＳＢＤのアノードとしても機能する、デバイス。
【請求項２】
前記第一の導電型の材料は、ｎ型半導体材料であり、前記第二の導電型の材料は、ｐ型半導体材料である、請求項１に記載のデバイス。
【請求項３】
前記複数のゲート領域は、前記ドリフト層内に前記第二の導電型のドーパントをイオン注入することによって形成される、請求項１に記載のデバイス。
【請求項４】
前記ショットキー金属層上に、ならびに、前記ドレインオーミックコンタクトおよび前記ゲートオーミックコンタクト上に配置された最終金属層をさらに備える、請求項１に記載のデバイス。
【請求項５】
前記ドリフト層は、前記基板上に配置された前記第一の導電型のドリフト領域と、該ドリフト領域上に配置されたこれもまた該第一の導電型のチャネル領域とを備え、
前記ソース領域は、該チャネル領域上に配置されている、請求項１に記載のデバイス。
【請求項６】
前記チャネル領域は、前記下に横たわるドリフト層よりも高いドーピングレベルを有する、請求項４に記載のデバイス。
【請求項７】
前記ドリフト層は、５×１０１６ａｔｏｍ・ｃｍ−３以下のドーパント濃度を有する、請求項１に記載のデバイス。
【請求項８】
前記基板層は、１０１８ａｔｏｍ・ｃｍ−３以上のドーパント濃度を有する、請求項１に記載のデバイス。
【請求項９】
前記複数のソース領域は、１０１８ａｔｏｍ・ｃｍ−３以上のドーパント濃度を有する、請求項１に記載のデバイス。
【請求項１０】
前記複数のゲート領域は、１０１８ａｔｏｍ・ｃｍ−３以上のドーパント濃度を有する、請求項１に記載のデバイス。
【請求項１１】
前記複数のゲート領域は、５×１０１６ａｔｏｍ・ｃｍ−３と１０１８ａｔｏｍ・ｃｍ−３との間のドーパント濃度を有する、請求項１に記載のデバイス。
【請求項１２】
前記ドリフト層は、５×１０１６ａｔｏｍ・ｃｍ−３以下のドーパント濃度を有し、
前記基板層は、１０１８ａｔｏｍ・ｃｍ−３以上のドーパント濃度を有し、
前記複数のソース領域は、１０１８ａｔｏｍ・ｃｍ−３以上のドーパント濃度を有し、
前記複数のゲート領域は、少なくとも５×１０１６ａｔｏｍ・ｃｍ−３のドーパント濃度を有する、請求項１に記載のデバイス。
【請求項１３】
縦型接合型電界効果トランジスタ（ＪＦＥＴ）およびショットキーバリアダイオード（ＳＢＤ）を備えるＳｉＣ半導体デバイスを製造する方法であって、該方法は、
第一のマスクを第一の導電型のＳｉＣのソース層上に置くことであって、該ソース層は、該第一の導電型のＳｉＣドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のＳｉＣ基板層に隣接する、ことと、
該ソース層を介して該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分に該第二の導電型のドーパントを注入し、該注入された領域が、該第二の導電型のＳｉＣとなるようにすることと、
該第一のマスクを除去することと、
該デバイスをアニールすることにより、該ドーパントを活性化することと、
該デバイスの該ソース層上に第二のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングにより該第一の導電型の材料を露出させることによって、複数のゲート領域、ショットキーアノード領域、および、オプションとして、複数の終端部構造を形成することと、
該第二のマスクを除去することと、
誘電体材料が該隆起したソース領域上でより薄くなるよう、該デバイスの露出エッチング表面上に該誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該複数のソース領域を露出させることと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出されたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該ＳＢＤアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該ショットキーアノード領域内に、かつ該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積することにより、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成することにより、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
該デバイスは、ソースとゲートとドレインとを含むＪＦＥＴと、カソードとアノードとを含むＳＢＤとを備え、該ＪＦＥＴのドレインは、該ＳＢＤのカソードとしても機能し、該ＪＦＥＴのソースは、該ＳＢＤのアノードとしても機能する、方法。
【請求項１４】
前記第一の導電型の材料は、ｎ型半導体材料であり、前記第二の導電型の材料は、ｐ型半導体材料である、請求項１３に記載の方法。
【請求項１５】
前記ソース層は、前記下に横たわるドリフト層より高濃度にドーピングされる、請求項１３に記載の方法。
【請求項１６】
前記ドリフト層は、前記基板上に配置された前記第一の導電型のドリフト領域と、該ドリフト領域上に配置されたこれもまた該第一の導電型のチャネル領域とを備え、前記複数のソース領域は、該チャネル領域上に配置される、請求項１３に記載の方法。
【請求項１７】
前記チャネル領域は、前記下に横たわるドリフト領域よりも高いドーピングレベルを有する、請求項１６に記載の方法。
【請求項１８】
前記アノード領域においてエッチングすることにより、該アノード領域内に残留している注入された材料を除去することをさらに包含する、請求項１３に記載の方法。
【請求項１９】
前記ドリフト層は、５×１０１６ａｔｏｍ・ｃｍ−３以下のドーパント濃度を有し、
前記基板層は、１０１８ａｔｏｍ・ｃｍ−３以上のドーパント濃度を有し、
前記複数のソース領域は、１０１８ａｔｏｍ・ｃｍ−３以上のドーパント濃度を有し、
前記複数のゲート領域は、少なくとも５×１０１６ａｔｏｍ・ｃｍ−３のドーパント濃度を有する、請求項１３に記載の方法。
【請求項２０】
縦型接合型電界効果トランジスタ（ＪＦＥＴ）およびショットキーバリアダイオード（ＳＢＤ）を備えるＳｉＣ半導体デバイスを製造する方法であって、該方法は、
第一のマスクを第一の導電型のＳｉＣのソース層上に置くことであって、該ソース層は、該第一の導電型のＳｉＣドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のＳｉＣ基板層に隣接する、ことと、
該ソース層を介して該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分上に、第二のマスクを置くことと、
該ドリフト層の露出部分に該第二の導電型のドーパントを注入し、該注入された領域が該第二の導電型のＳｉＣとなるようにすることであって、該第二のマスクによってマスクされた該ドリフト層の部分はショットキーアノード領域を形成する、ことと、
該第一のマスクおよび該第二のマスクを除去することと、
該デバイスをアニールすることにより該ドーパントを活性化することと、
該デバイスの該ソース層および該注入されたドリフト層の部分の上に、第三のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングによって該第一の導電型の材料を露出させることにより、複数のゲート領域、および、オプションとして、複数の終端部構造を形成することと、
該第三のマスクを除去することと、
該デバイスの露出エッチング表面上に誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該ソース領域を露出させることと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出させたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該ＳＢＤアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該ショットキーアノード領域内に、かつ該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積することにより、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成することにより、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
該デバイスは、ソースとゲートとドレインとを含むＪＦＥＴと、カソードとアノードとを含むＳＢＤとを備え、該ＪＦＥＴのドレインは、該ＳＢＤのカソードとしても機能し、該ＪＦＥＴのソースは、該ＳＢＤのアノードとしても機能する、方法。
【請求項２１】
前記第三のマスクは、前記ショットキーアノード領域を覆う、請求項２０に記載の方法。
【請求項２２】
前記第三のマスクは、前記ショットキーアノード領域を覆わず、
複数のゲート領域、および、オプションとして、複数の終端部構造を形成することは、該ショットキーアノード領域内のドリフト層をエッチングすることを包含する、請求項２０に記載の方法。
【請求項２３】
前記ドリフト層は、前記基板上に配置された前記第一の導電型のドリフト領域と、該ドリフト領域上に配置されたこれもまた該第一の導電型のチャネル領域とを備え、前記複数のソース領域は、該チャネル領域上に配置されている、請求項２０に記載の方法。
【請求項２４】
前記ショットキー金属層は、前記デバイスの前記ショットキーアノード領域内の前記チャネル領域上に堆積されている、請求項２３に記載の方法。
【請求項２５】
前記ショットキー金属層は、前記デバイスの前記ショットキーアノード領域内の前記ドリフト領域上に堆積されている、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本特許出願は、米国仮特許出願第６０／５８５，８８１号（２００４年７月８日出願）の利益を主張するものであり、該仮特許出願の全体は、本明細書にて、参考として援用される。
【０００２】
本発明は、米国空軍によって与えられるＦ３３６１５−０１−Ｄ−２１０３の下での政府支援でもってなされた。政府は、本発明に対する一定の権利を有し得る。
【０００３】
（技術分野）
本発明は、一般的に、パワー電界効果トランジスタの分野に関し、特に、パワースイッチング用途のシリコンカーバイド接合型電界効果トランジスタの分野に関する。
【背景技術】
【０００４】
シリコンカーバイド接合型電界効果トランジスタ（ＪＦＥＴ）は、ＤＣ−ＤＣ変換器のような高電圧およびハイパワーのスイッチング用途に非常に適している。縦型ＳｉＣ  ＪＦＥＴは、反転チャネル層移動度が低く、高温高電界で信頼性が低い現時点のＳｉＣ  ＭＯＳＦＥＴの魅力的な代替品である（非特許文献１）。ＭＯＳＦＥＴはまた、さらなるスイッチングロスを引き起こす寄生容量を付加する固有のビルトイン・ボディダイオードを有する。しかしながら、このビルトイン逆並列ｐｎダイオードは、逆並列フリーホイールダイオードが要求される回路内で有用である。スイッチにダイオードをビルトインさせると、スイッチのソースをディスクリートダイオードのアノードに接続するのに要求されるボンディングから生じる漂遊インダクタンスが除去される（特許文献１）。また弱点は、このダイオードは、ダイオードが順バイアスから逆バイアスに変わるときに除去されるべき蓄積電荷の量が多いｐｎダイオードである点である。この蓄積電荷を除去することによって、スイッチング時間の総計が増加し、回路の動作周波数が減少する。ショットキーダイオードは、蓄積電荷問題がなく、ｐｎダイオードよりも、かなり速くスイッチングされ得る。
【０００５】
他者は、ＳＢＤ（ショットキーバリアダイオード）をＭＯＳＦＥＴと一体化させること提案し（特許文献１、２）、また、ＳＢＤをバイポーラ接合型トランジスタと一体化させることを提案している（特許文献３）。また、共有ドリフト領域上にＳＢＤを組み込んだ横型ゲートを有するＦＥＴも提案されており（特許文献４）、一方、他の者は、ＩＩＩ−Ｖ族半導体上に形成された埋め込み並列ゲートを有する縦型ＪＦＥＴにＳＢＤを組み込むことを提案している（特許文献５）。
【特許文献１】米国特許第５，１１１，２５３号明細書
【特許文献２】米国特許第４，９６７，２４３号明細書
【特許文献３】米国特許第４，９６９，０２７号明細書
【特許文献４】米国特許出願公開第２００２／００４７１２４号明細書
【特許文献５】米国特許第６，０９７，０４６号明細書
【非特許文献１】Ｉ．Ｓａｎｋｉｎ、Ｊ．Ｎ．Ｍｅｒｒｅｔｔ、Ｗ．Ａ．Ｄｒａｐｅｒ、Ｊ．Ｒ．Ｂ．ＣａｓａｄｙおよびＪ．Ｂ．Ｃａｓａｄｙ、「Ａ  Ｒｅｖｉｅｗ  ｏｆ  ＳｉＣ  Ｐｏｗｅｒ  Ｓｗｉｔｃｈ：Ａｃｈｉｅｖｅｍｅｎｔｓ，Ｄｉｆｆｉｃｕｌｔｉｅｓ  ａｎｄ  Ｐｅｒｓｐｅｃｔｉｖｅｓ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  ＳｉＣ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ  ２００３、リヨン，フランス、２００３年１０月６日
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ビルトインされたｐｎダイオードをスイッチングすることに関連する損失を伴わずにＭＯＳＦＥＴのボディダイオードのメリットを有するスイッチングデバイスに対するニーズが、いまだに存在する。
【課題を解決するための手段】
【０００７】
第一の実施形態によれば、縦型接合型電界効果トランジスタ（ＪＦＥＴ）およびショットキーバリアダイオード（ＳＢＤ）を備えるＳｉＣ半導体デバイスが提供される。該デバイスは、第一の導電型のＳｉＣ半導体基板層と、該基板層上に配置された該第一の導電型のＳｉＣドリフト層と、該ドリフト層上に配置された該第一の導電型の複数のＳｉＣソース領域と、該ドリフト層内に形成された該第一の導電型とは異なる第二の導電型の複数のＳｉＣゲート領域とを備える。第一の導電型の材料は、ｎ型半導体材料であり得、第二の導電型の材料は、ｐ型半導体材料であり得る。該複数のゲート領域は、ドリフト層内に第二の導電型のドーパントをイオン注入することによって形成され得る。このデバイスは、ＪＦＥＴを形成するために、ドリフト層と反対側で基板層に隣接するオーミックコンタクトと、ソース領域およびゲート領域と隣接するオーミックコンタクトとをさらに備えている。このデバイスは、ドリフト層に隣接するショットキー金属層を含むショットキー接合をさらに備える。ショットキー金属が、デバイスのソースオーミックコンタクトと電気的にコンタクトするように、該ショットキー金属層は、ＪＦＥＴのソースオーミックコンタクト上に拡がる。本実施形態によれば、ＪＦＥＴのドレインは、ＳＢＤのカソードとしても機能し、ＪＦＥＴのソースは、ＳＢＤのアノードとしても機能する。
【０００８】
このデバイスは、ショットキー金属層上、ならびに、ドレインオーミックコンタクトおよびゲートオーミックコンタクト上に配置された最終金属層をさらに備える。さらに、デバイスのドリフト層は、基板上に配置された第一の導電型のドリフト領域、および、ドリフト領域上に配置されたまた第一の導電型のチャネル領域をさらに備える。ここで、ソース領域は、チャネル領域上に配置される。チャネル領域は、その下に横たわるドリフト領域よりも高いドーピングレベルを有し得る。
【０００９】
第二の実施形態によれば、縦型接合型電界効果トランジスタ（ＪＦＥＴ）およびショットキーバリアダイオード（ＳＢＤ）を備えるＳｉＣ半導体デバイスを製造する方法が提供される。この実施形態による方法は、
第一のマスクを第一の導電型のＳｉＣのソース層上に置くことであって、該ソース層は、該第一の導電型のＳｉＣドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のＳｉＣ基板層に隣接する、ことと、
該ソース層を介して、該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分の中へと該第二の導電型のドーパントを注入し、該注入された領域が該第二の導電型のＳｉＣとなるようにすることと、
該第一のマスクを除去することと、
該デバイスをアニールすることにより、該ドーパントを活性化することと、
該デバイスの該ソース層上に第二のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングにより該第一の導電型の材料を露出させることによって、複数のゲート領域、ショットキーアノード領域、および、オプションとして、複数の終端部構造を形成することと、
該第二のマスクを除去することと、
該デバイスの露出エッチング表面上に誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該複数のソース領域を露出させることと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出させたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該ショットキーアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該ショットキーアノード領域内に、かつ該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積することにより、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成して、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
該デバイスは、ソースとゲートとドレインとを含むＪＦＥＴと、カソードとアノードとを含むＳＢＤとを備え、該ＪＦＥＴのドレインは、該ＳＢＤのカソードとしても機能し、該ＪＦＥＴのソースは、該ＳＢＤのアノードとしても機能する。
【００１０】
第一の導電型の材料は、ｎ型半導体材料であり得、第二の導電型の材料は、ｐ型半導体材料であり得る。さらなる実施形態によれば、ソース層は、下に横たわるドリフト層より高濃度ドーピングされる。さらに、ドリフト層は、基板上に配置された第一の導電型のドリフト領域と、ドリフト領域上に配置されたまた第一の導電型のチャネル領域とを備え、複数のソース領域は、チャネル領域上に配置される。チャネル領域は、下に横たわるドリフト領域よりも高いドーピングレベルを有し得る。
【００１１】
上述された方法は、アノード領域を追加エッチングして、アノード領域内に残留している注入材料を除去することをさらに包含し得る。このようにして、適切に低いショットキーバリア高さを有するデバイスは、形成され得る。
【００１２】
第三の実施形態によれば、縦型接合型電界効果トランジスタ（ＪＦＥＴ）およびショットキーバリアダイオード（ＳＢＤ）を備えるＳｉＣ半導体デバイスを製造する方法が提供される。この方法は、
第一のマスクを第一の導電型のＳｉＣのソース層上に置くことであって、該ソース層は、該第一の導電型のＳｉＣドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のＳｉＣ基板層に隣接する、ことと、
該ソース層を介して該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分上に、第二のマスクを置くことと、
該ドリフト層の露出部分に該第二の導電型のドーパントを注入し、該注入された領域が、該第二の導電型のＳｉＣとなるようにすることであって、該第二のマスクによってマスクされた該ドリフト層の部分は、ショットキーアノード領域を形成する、ことと、
該第一のマスクおよび該第二のマスクを除去することと、
該デバイスをアニールすることにより、該ドーパントを活性化することと、
該デバイスの該ソース層および該注入されたドリフト層の部分の上に、第三のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングにより該第一の導電型の材料を露出させることによって、複数のゲート領域、および、オプションとして、複数の終端部構造を形成することと、
該第三のマスクを除去することと、
該デバイスの露出エッチング表面上に誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該ソース領域を露出することと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出されたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該ＳＢＤアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該ショットキーアノード領域内に、かつ、該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積して、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成することにより、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
該デバイスは、ソースとゲートとドレインとを含むＪＦＥＴと、カソードとアノードとを含むＳＢＤとを備え、該ＪＦＥＴのドレインは、該ＳＢＤのカソードとしても機能し、該ＪＦＥＴのソースは、該ＳＢＤの該アノードとしても機能する。
【発明を実施するための最良の形態】
【００１３】
本発明は、トレンチＶＪＦＥＴを、共通ドリフト領域を共有する集積ショットキーバリアダイオード（ＳＢＤ）と組み合わせている。上述のように、ショットキーバリアダイオード（ＳＢＤ）をパワー接合型電界効果トランジスタと一体構造で組み込むと、ビルトインｐｎダイオードのスイッチングと関連する関連損失を伴うことなく、ＭＯＳＦＥＴボディダイオードのメリットを有するスイッチを生成できる。逆回復時間もより速くなることに加え、典型的に、ＳＢＤは、ｐｎダイオードよりも、かなり低いターンオン電圧を有する。例えば、チタンＳＢＤに対する典型的なＶｏｎは、約０．８Ｖであるのに対し、ＳｉＣｐｎダイオードに対する典型的なＶｏｎは、約２．８Ｖである。中程度の電流密度に対して、これは、ｐ−ｎに比べてＳＢＤでは、パワー損失がかなり低いということである。
【００１４】
ＳｉＣ  ＪＦＥＴの多数の設計が提案されている［7-10］。本明細書に記載されたデバイスは、自己整合縦型ＪＦＥＴを備える。このＪＦＥＴの基本構造は、米国特許出願公開第２００３／００３４４９５号明細書として公開された米国特許出願第１０／１９３，１０８号（以下、本明細書では、「１０８号出願」と称する）にて記載された注入ゲート接合型ＦＥＴと同じである。該出願は、本明細書に参考としてその全体が援用される。この注入ゲートＶＪＦＥＴは、ＳＢＤと組み合わされ、このＳＢＤのアノードは、ＪＦＥＴと共通のドリフト層上に形成される。ＳＢＤのアノードおよびＪＦＥＴのソースは、金属パッドによって電気的に接続されている。また、ＪＦＥＴのドレインコンタクトも、ＳＢＤに対するカソードとして重複する。別のコンタクトパッドは、ソースフィンガーのベースにて、注入ｐ型層上に形成されたオーミックコンタクト上のＪＦＥＴのためのゲート端子を形成する。ソース／アノードコンタクトパッドは、誘電体層によって、ゲート領域から絶縁される。
【００１５】
１０８号出願に開示された技術は、デバイスのＪＦＥＴ部分を製造するために使用され得る。ＪＦＥＴを製造する例示的な方法が、図１Ａ〜図１Ｄに記載される。図１Ａに示されるように、ＳｉＣ基板層３０は、その上に配置された同じ導電型のドリフト層３２およびソース層３４を有して、提供される。マスク３６は、ソース層３４上に配置されて示される。図１Ｂに示されるように、ソースの形態（例えば、フィンガー）は、次いで、マスク３６の開口部３８を介して、ソース層３４を介して選択的に、ドリフト層３２の中へとエッチングされる。図１Ｃに示されるように、同じエッチングマスク３６は、次いで、イオン注入プロセスを用いてゲート領域４０を選択的に形成するのに注入マスクとして使用され得る。
【００１６】
注入ゲート領域４０の形成後、マスク３６は、除去され得、ドレインコンタクト４２は、基板層３０上に配置され得る。このステップは、図１Ｄに示される。さらに、図１Ｄに示されるように、デバイスを形成するために、ゲートオーミックコンタクト４４は、注入ゲート領域４０上に配置され、ソースオーミックコンタクト４６は、ソース層３４のエッチングされていない部分の上に配置され得る。
【００１７】
以下に、より詳細に記載されるように、デバイスのＪＦＥＴ部分の製造に使用される上記のステップの一部は、また、デバイスのＳＢＤ部分の製造に使用され得る。
【００１８】
図２は、本発明の一実施形態によるＪＦＥＴおよびＳＢＤを備えるデバイスの断面図である。図２に示すように、ゲートオーミックコンタクトは、大面積のコンタクトパッドの下のみならず、ソースフィンガーの間まで延びて示される。ゲートフィンガーの長さを延ばすオーミックコンタクトを有することは、一部のアプリケーションにおいては望ましいが、必須ではない。
【００１９】
図２は、また、メサガードリングでの終端を示す。この終端の形式は、米国特許第６，６９３，３０８号（以下、本明細書では、「３０８号特許」と称する）に記載されたものと製造上および機能上において同様である。該特許は、本明細書に参考として、その全体が援用される。しかしながら、３０８号特許に記載されたデバイスにおいて、ガードリングは、エピタキシャル成長したｐ型層の中へとエッチングされるのに対し、図２には、注入されたｐ型層が示される。エッチングされたガードリングの代わりに、デバイスを絶縁するＪＴＥ、フィールドプレート、またはメサを含む終端の他の形式も、これらに限定されないが、また使用され得る。
【００２０】
図２に示されるように、デバイスは、高濃度ｎ型ドーピング（ｎ＋）されたトップエピタキシャル層（すなわち、キャップ層）を有する。この層に隣接するのは、チャネル領域を形成するために使用される上述のｎ＋キャップ層よりも低濃度ドーピングされたｎ型層である。チャネルに隣接するのは、ｎ型ドリフト層またはｎ型ドリフト領域である。ドリフト領域は、チャネル領域と同じかそれ未満のドーピング濃度を有し得る。同じドーピングレベルが使用される場合、ドリフト領域とチャネル領域とは、単一層から形成され得る。ドリフト領域に隣接するのは、別のｎ＋層であり、これは、ドレインコンタクトに対する基礎を形成する。この層は、他の層がエピタキシャル成長されるｎ型基板になり得る。
【００２１】
さらなる実施形態による、ＪＦＥＴおよびＳＢＤを備えるデバイスは、以下に概説される方法によって製造され得る。この方法は、図３Ａ〜図３Ｋに示される。図３Ａに示されるように、多層構造４８は、半導体基板５０、ドリフト層５２、チャネル層５４、および、ソース層またはキャップ層５８を備えて、提供される。上述のように、多層構造は、個別のドリフト層およびチャネル層ではなく、その代わりに単一のドリフト層を備え得る。
【００２２】
１．イオン注入／エッチングマスク５６が、ソースフィンガーを規定する領域にパターニングされる（図３Ｂ）。
【００２３】
２．ＳｉＣは、ｎ＋キャップ層を通って、チャネル領域の一部または全体を貫通する深さまで乾式エッチングされ（個別のチャネル領域が用いられたとき）、あるいは、デバイスのチャネル／ドリフト領域（図示せず）を形成する単一層の中へと乾式エッチングされる。これは、図３Ｃに示される。
【００２４】
３．次いで、サンプルは、ｐ型ドーパントで注入されることにより、露出ＳｉＣ６０のトップ層がｎ型からｐ型に変換される（図３Ｄ）。
【００２５】
４．注入／エッチングマスクは、剥がされ、次いで、注入されたドーパントが電気的に活性化するように、ウェハがアニールされる（図示せず）。
【００２６】
５．次いで、ウェハは、デバイスのゲート領域およびガードリング（もしガードリングが使用される場合）を規定する乾式エッチングマスク６２を用いて、パターニングされる（図３Ｅ）。フィールドエリアおよびＳＢＤアノードエリアは、露出されたままで残る。
【００２７】
６．露出されたＳｉＣは、隣接デバイスが上記ｐ層６６によって電気的に接続されなくなるまで、ｐ＋注入領域のバルクを通って、下方にエッチングされる（図３Ｆ）。
【００２８】
７．エッチングマスク６２は、剥がされ、誘電体６８は、ソースフィンガー上の誘電体厚さが、フィンガーの間およびフィールド内よりもかなり薄くなるように、堆積および／または処理される（図３Ｇ）。
【００２９】
８．ソースフィンガーのトップが、他のどの場所にも酸化物を多めに残しながら、露出されるまで、該誘電体がエッチング除去される（図３Ｈ）。
【００３０】
９．ゲートパッドウィンドーは、パターニングされ、ｐ＋ゲート領域７０へと下方にエッチングされる（図３Ｈ）。
【００３１】
１０．適切な金属または金属スタックが、次いで、堆積され、アニールされることにより、デバイスのソース、ゲートおよびドレイン（７２、７４および７６）上にオーミックコンタクトが形成される（図３Ｉ）。
【００３２】
１１．ＳＢＤアノードウィンドー７８は、パターニングされ、酸化物は、ｎ型チャネル５４（図示）またはドリフト領域５２（図示せず）へと下方にエッチングされる（図３Ｊ）。次いで、露出されたＳｉＣがさらにエッチングされることにより、ショットキーアノード領域からいずれの注入「テール（ｔａｉｌ）」または残留注入ダメージも除去される。残留ｐ型ドーパントまたは注入ダメージは、表面上に形成されたＳＢＤのターンオン電圧を増加させ得る。
【００３３】
１２．ショットキーバリア金属８０は、ＳＢＤアノードウィンドー上およびソースコンタクト（７２）上に形成される（図３Ｊ）。次いで、ソース／アノードおよびゲート（８２、８４）用の最終コンタクトパッド金属は、ウェハのトップ上に堆積され得る（図３Ｋ）。ソース、ゲートおよびアノード用のコンタクトパッド金属は、同時に堆積され得る。
【００３４】
１３．次いで、バックサイド最終金属８８が、堆積される（図３Ｋ）。
【００３５】
ＪＦＥＴおよびＳＢＤを備えるデバイスを製造する代替的方法が、図４Ａ〜図４Ｋに示される。図４Ａに示されるように、多層構造４８は、半導体基板５０、ドリフト層５２、チャネル層５４、および、ソース層またはキャップ層５８を備えて、提供される。図示されていないが、該多層構造は、個別のドリフト領域およびチャネル領域でなく、その代わりに、単一の領域からなるドリフト層を備え得る。イオン注入／エッチングマスク５６は、ソースフィンガーを規定する領域上にパターニングされる（図４Ｂ）。ＳｉＣは、ｎ＋キャップ層を通って、チャネル領域の一部または全体を貫く深さまで乾式エッチングされ（個別のチャネル領域が用いられたとき）、あるいは、デバイスのチャネル／ドリフト領域（図示せず）を形成する単一層の中へと乾式エッチングされる（図４Ｃ）。図４Ｃから分かるように、マスク５７は、チャネル層上（あるいは、チャネル層が存在しないとき、ドリフト層上）のエッチングされた材料上に置かれる。マスク５７は、ショットキーアノード領域６４を規定するために使用される。次いで、サンプルは、ｐ型ドーパントで注入されることにより、露出ＳｉＣ６０のトップ層がｎ型からｐ型に変換される（図４Ｄ）。図４Ｄから分かるように、ショットキーアノードマスク５７は、チャネル層５４が、ショットキーアノード領域６４にて注入されることを防ぐ。次いで、注入／エッチングマスク５６およびショットキーアノードマスク５７は、剥がされる。そして、注入されたドーパントが電気的に活性化するように、ウェハがアニールされる（図示せず）。次いで、ウェハは、デバイスのゲート領域およびガードリング（もしガードリングが使用される場合）を規定する乾式エッチングマスク６２を用いて、パターニングされる（図４Ｅ）。デバイスのフィールドエリアは、露出されたままで残る。さらに、ＳＢＤアノード領域６４も、露出またはマスク６３されたまま残り得る。露出されたＳｉＣは、隣接デバイスが上記ｐ層６６によって電気的に接続されなくなるまで、ｐ＋注入領域のバルクを通って、下方へとエッチングされる（図４Ｆ）。ＳＢＤアノードの注入されなかったチャネル層（５４）は、下に横たわるドリフト領域を露出するこのエッチング工程の間に、エッチング除去され得る。あるいは、露出されたチャネル層は、ショットキーアノード領域内に残り得る。次いで、エッチングマスク６２（および、オプションで６３）は、剥がされ、誘電体６８は、ソースフィンガーのトップ上の誘電体厚さが、フィンガーの間およびフィールド内よりもかなり薄くなるように、堆積および／または処理される（図４Ｇ）。ソースフィンガーのトップが、他のどの場所にも酸化物を多めに残しながら露出されるまで、誘電体がエッチング除去される（図４Ｈ）。ゲートパッドウィンドーは、パターニングされ、ｐ＋ゲート領域７０まで下方にエッチングされる（図４Ｈ）。適切な金属または金属スタックは、次いで、堆積され、アニールされることにより、デバイスのソース、ゲートおよびドレイン（７２、７４および７６）上にオーミックコンタクトが形成される（図４Ｉ）。ＳＢＤアノードウィンドー７８は、パターニングされ、酸化物は、ＳＢＤアノード領域内で、ｎ型チャネル５４（図示）またはドリフト領域５２（図示せず）まで下方にエッチングされる（図４Ｊ）。次いで、ショットキーバリア金属８０は、ＳＢＤアノードウィンドー内およびソースコンタクト（７２）上に形成される（図４Ｊ）。
【００３６】
図４Ｋに示すように、ショットキー金属は、チャネル層５４上に堆積され得る。あるいは、ショットキー金属は、下に横たわるドリフト領域上に堆積され得る（図示せず）。チャネル層上に形成されたショットキーダイオードは、一般的に、ドリフト領域上に形成されたショットキーダイオードを備える同様のデバイスより、低いターンオン電圧を有するが、高い逆リークを有する。デバイスの特定の性能要求は、どの方法が使用されるかを指定し得る。ショットキー金属は、ショットキーアノードの周囲にある注入された材料の一部と重なり得る。ただし、その注入された材料が、ＪＦＥＴの注入されたゲートに、電気的に接続されない限りにおいてである。次いで、ソース／アノードおよびゲート（８２、８４）用の最終コンタクトパッド金属は、ウェハのトップ上に堆積され得る（図４Ｋ）。ソース、ゲートおよびアノード用のコンタクトパッド金属は、同時に堆積され得る。
【００３７】
図３および図４は、縦型接合型電界効果トランジスタ（ＪＦＥＴ）およびショットキーバリアダイオード（ＳＢＤ）を備える、図２に示されるデバイスを製造するために、使用され得る基本的なプロセスを示す。デバイスを得るために、他の詳細は、追加され得るし、また、一部の工程の順序は、再編され得る。
【００３８】
様々な実施形態が以下に記載される。
【００３９】
第一の実施形態によれば、縦型接合型電界効果トランジスタ（ＪＦＥＴ）およびショットキーバリアダイオード（ＳＢＤ）を備えるＳｉＣ半導体デバイスが、提供される。このデバイスは、第一の導電型のＳｉＣ半導体基板層、基板層上に配置された第一の導電型のＳｉＣドリフト層、ドリフト層上に置かれた第一の導電型の複数のＳｉＣソース領域、および、ドリフト層内に形成された第一の導電型と異なる第二の導電型の複数のＳｉＣゲート領域を備える。該複数のゲート領域は、ｎ型ドリフト層内にｐ型ドーパントをイオン注入することによって形成され得る。デバイスは、ＪＦＥＴを形成するため、ドリフト層と反対側で基板層に隣接するオーミックコンタクトと、ソース領域およびゲート領域に隣接するオーミックコンタクトとをさらに備え得る。また、デバイスは、ドリフト層に隣接するショットキー金属層を含むショットキー接合を備える。ショットキー金属が、デバイスのソースオーミックコンタクトと接触するように、ショットキー金属層は、ＪＦＥＴのソースオーミックコンタクトにわたって拡がり得る。デバイスは、ショットキー金属層上に、ならびに、ドレインオーミックコンタクトおよびゲートオーミックコンタクト上に配置された最終金属層をさらに備え得る。この実施形態によれば、ＪＦＥＴのドレインは、ＳＢＤのカソードとしても機能し、ＪＦＥＴのソースは、ＳＢＤのアノードとしても機能する。ドリフト層は、基板上に配置された第一の導電型のドリフト領域、および、ドリフト領域上に配置されたこれもまた第一の導電型のチャネル領域を備え得る。ここで、ソース層またはキャップ層は、チャネル領域の上に配置される。この実施形態によれば、チャネル領域は、下に横たわるドリフト領域よりも高いドーピングレベルを有し得る。この実施形態による例示的なデバイスは、図２に示される。
【００４０】
さらなる実施形態によれば、ＪＦＥＴおよびＳＢＤを備えるＳｉＣ半導体デバイスを製造する方法が提供される。この実施形態による方法は、
第一のマスクを第一の導電型のＳｉＣのソース層上に置くことであって、該ソース層は、該第一の導電型のＳｉＣドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のＳｉＣ基板層に隣接する、ことと、
該ソース層を介して該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分に該第二の導電型のドーパントを注入し、該注入された領域が、該第二の導電型のＳｉＣとなるようにすることと、
該第一のマスクを除去することと、
該デバイスをアニールすることにより、該ドーパントを活性化することと、
該デバイスの該ソース層上に第二のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングにより該第一の導電型の材料を露出させることによって、複数のゲート領域、ショットキーアノード領域、および、オプションとして、複数の終端部構造を形成することと、
該第二のマスクを除去することと、
誘電体材料が該隆起したソース領域上でより薄くなるよう、該デバイスの露出エッチング表面上に誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該ソース領域を露出することと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出されたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該ＳＢＤアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該ＳＢＤアノード領域内に、かつ、該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積することにより、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成することにより、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
ここで、該デバイスは、ソースとゲートとドレインとを含むＪＦＥＴと、カソードとアノードとを含むＳＢＤとを備え、該ＪＦＥＴのドレインは、該ＳＢＤのカソードとしても機能し、該ＪＦＥＴの該ソースは、該ＳＢＤの該アノードとしても機能する。
【００４１】
さらなる実施形態によれば、第一の導電型の材料は、ｎ型半導体材料であり、第二の導電型の材料は、ｐ型半導体材料である。さらなる実施形態によれば、ソース層は、下に横たわるドリフト層より、高濃度ドーピングされる。さらに、ドリフト層は、基板上に配置された第一の導電型のドリフト領域と、ドリフト領域上に配置されたこれもまた第一の導電型のチャネル領域とを備え、ソース層は、チャネル領域上に配置される。チャネル領域は、下に横たわるドリフト領域より高いドーピングレベルを有し得る。
【００４２】
上述したような方法は、さらに、アノード領域にてエッチングして、アノード領域内に残留している注入材料を除去することを、さらに包含する。このようにして、適切に低いショットキーバリア高さを有するデバイスが形成され得る。
【００４３】
ＳｉＣをドーピングするのに適切なドナー材料には、窒素および燐がある。窒素が好ましいドナー材料である。シリコンカーバイドをドーピングするのに適切なアクセプタ材料には、ホウ素およびアルミがある。アルミが、好ましいアクセプタ材料である。上述の材料は、単なる例示に過ぎない。しかしながら、シリコンカーバイド中にドーピングされ得る任意のドナーまたはアクセプタ材料が使用され得る。
【００４４】
デバイスの様々な層のドーピングレベルおよび厚さは、特定のアプリケーションに対する所望の特性を有するデバイスを製造するために変更可能である。特記されない限り、高濃度ドーピングは、１０１８ａｔｏｍ・ｃｍ−３以上のドーパント濃度に相当し、低濃度ドーピングは、５×１０１６ａｔｏｍ・ｃｍ−３以下のドーパント濃度に相当し、中程度のドーピングは、５×１０１６ａｔｏｍ・ｃｍ−３と１０１８ａｔｏｍ・ｃｍ−３との間のドーパント濃度に相当する。
【００４５】
デバイスのドリフト層は、ドナー材料で低濃度ドーピング（すなわち、ｎ−ドーピング）されたＳｉＣ層であり得、基板層は、ドナー材料で高濃度ドーピング（すなわち、ｎ＋ドーピング）されたＳｉＣ層であり得る。さらに、ソース領域は、ｎ＋ドーピングされたＳｉＣであり得、ゲート領域は、ｐまたはｐ＋ドーピングされたＳｉＣであり得る。
【００４６】
ＳｉＣドリフト層、チャネル層およびソース層のドーピングは、ＳｉＣ基板上でのこれら層のそれぞれのエピタキシャル成長中にインサイチュで実行され得る。ＳｉＣ層は、ＣＶＤ、分子線エピタキシー、昇華エピタキシーを含む、その技術分野において周知の任意のエピタキシャル成長方法で形成され得る。ドーピングされたＳｉＣ層は、エピタキシャル成長中にインサイチュのドーピングで形成され得る。ここで、ドーパント原子は、成長中にシリコンカーバイド中に組み込まれる。
【００４７】
以上の詳述は、本発明の原理を、図示のために提供された実施例とともに教示するものであって、本開示を読むことによって、形式および詳細の様々な変更が、本発明の真の範囲から逸脱することなく、行われ得ることは、当業者によって理解される。
【００４８】
【表１】
2008506274.tif 000003
【図面の簡単な説明】
【００４９】
【図１Ａ】図１Ａは、本発明の一実施形態によるＪＦＥＴの製造方法を示す。
【図１Ｂ】図１Ｂは、本発明の一実施形態によるＪＦＥＴの製造方法を示す。
【図１Ｃ】図１Ｃは、本発明の一実施形態によるＪＦＥＴの製造方法を示す。
【図１Ｄ】図１Ｄは、本発明の一実施形態によるＪＦＥＴの製造方法を示す。
【図２】図２は、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの断面図である。
【図３Ａ】図３Ａは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図３Ｂ】図３Ｂは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図３Ｃ】図３Ｃは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図３Ｄ】図３Ｄは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図３Ｅ】図３Ｅは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図３Ｆ】図３Ｆは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図３Ｇ】図３Ｇは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図３Ｈ】図３Ｈは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図３Ｉ】図３Ｉは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図３Ｊ】図３Ｊは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図３Ｋ】図３Ｋは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図４Ａ】図４Ａは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図４Ｂ】図４Ｂは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図４Ｃ】図４Ｃは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図４Ｄ】図４Ｄは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図４Ｅ】図４Ｅは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図４Ｆ】図４Ｆは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図４Ｇ】図４Ｇは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図４Ｈ】図４Ｈは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図４Ｉ】図４Ｉは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図４Ｊ】図４Ｊは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図４Ｋ】図４Ｋは、縦型トレンチＪＦＥＴおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図１Ａ】
2008506274.tif 000004
【図１Ｂ】
2008506274.tif 000005
【図１Ｃ】
2008506274.tif 000006
【図１Ｄ】
2008506274.tif 000007
【図２】
2008506274.tif 000008
【図３Ａ】
2008506274.tif 000009
【図３Ｂ】
2008506274.tif 000010
【図３Ｃ】
2008506274.tif 000011
【図３Ｄ】
2008506274.tif 000012
【図３Ｅ】
2008506274.tif 000013
【図３Ｆ】
2008506274.tif 000014
【図３Ｇ】
2008506274.tif 000015
【図３Ｈ】
2008506274.tif 000016
【図３Ｉ】
2008506274.tif 000017
【図３Ｊ】
2008506274.tif 000018
【図３Ｋ】
2008506274.tif 000019
【図４Ａ】
2008506274.tif 000020
【図４Ｂ】
2008506274.tif 000021
【図４Ｃ】
2008506274.tif 000022
【図４Ｄ】
2008506274.tif 000023
【図４Ｅ】
2008506274.tif 000024
【図４Ｆ】
2008506274.tif 000025
【図４Ｇ】
2008506274.tif 000026
【図４Ｈ】
2008506274.tif 000027
【図４Ｉ】
2008506274.tif 000028
【図４Ｊ】
2008506274.tif 000029
【図４Ｋ】
2008506274.tif 000030
【国際調査報告】
2008506274.tif 000031