(57)【要約】  検知モジュールは、ビット線間結合を最小限にするため、一定電圧の条件下で、結合されたビット線を介してメモリセルの伝導電流を検知する検知増幅器を有して動作する。所定の期間中、専用のコンデンサにわたる電圧降下の変化によって測定される専用のコンデンサの放電速度は、伝導電流の大きさを示すのに用いられる。電圧は、ビット線上で一定電圧の条件を維持する回路によって負荷された最小レベルを下回って降下することができない。最小レベルに達することなく電圧降下の変化が放電速度に正確に反映するように、電圧シフタは放電中に電圧を昇圧し、放電後に電圧を昇圧解除するのに用いられる。
2008524771.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの伝導電流を検知する方法であって、
（ａ）電圧電源を準備するステップと、
（ｂ）中間回路を介してコンデンサを前記メモリセルに結合するステップと、
（ｃ）前記電圧電源に結合することによって、基準電圧を上回る初期電圧に前記コンデンサを充電するステップと、
（ｄ）前記電圧電源から前記コンデンサを分離するステップと、
（ｅ）前記分離するステップの後、前記コンデンサ上の前記電圧を所定の量だけ昇圧するステップと、
（ｆ）前記コンデンサ上の前記電圧が放電電圧まで減少するように、所定の期間、前記メモリセルの前記伝導電流で前記コンデンサを放電するステップと、
（ｇ）前記中間回路から前記コンデンサを分離するステップと、
（ｈ）前記コンデンサ上の前記放電電圧を前記所定の量だけ減少させるステップと、
（ｉ）前記コンデンサ上の前記電圧を前記基準電圧と比較して前記伝導電流の測定値を生じさせるステップと、
を含むメモリセルの伝導電流を検知する方法。
【請求項２】
請求項１記載の方法において、
前記放電電圧は、前記中間回路によって負荷された最小電圧以上である方法。
【請求項３】
請求項１記載の方法において、
前記所定の量だけ減少された前記放電電圧は、前記中間回路によって負荷された最小電圧を下回る範囲内にある方法。
【請求項４】
請求項１記載の方法において、
前記コンデンサ上の前記電圧を昇圧するステップは、クロック信号を前記コンデンサに供給するステップを含む方法。
【請求項５】
請求項４記載の方法において、
前記昇圧するステップは、前記クロック信号の立上りで生じる方法。
【請求項６】
請求項４記載の方法において、
前記減少させるステップは、前記クロック信号の立下りで生じる方法。
【請求項７】
請求項１記載の方法において、
前記中間回路は、直列になっている１つ以上のトランジスタを含む方法。
【請求項８】
請求項１記載の方法において、
前記中間回路は、前記メモリセルと結合されたビット線の少なくとも一部を含む方法。
【請求項９】
請求項８記載の方法において、
前記コンデンサを放電するステップ中、前記ビット線を一定の電圧で維持するステップをさらに含む方法。
【請求項１０】
請求項１記載の方法において、
前記電圧電源は、２Ｖ未満の電圧を供給する方法。
【請求項１１】
請求項１記載の方法において、
前記メモリセルは、フラッシュＥＥＰＲＯＭの複数のメモリセルのうちの１つである方法。
【請求項１２】
請求項１記載の方法において、
前記電圧電源が所定の電圧レベルを上回っているかどうかを判断するステップと、前記電圧電源が所定の電圧レベルを上回っている場合、ステップ（ｅ）、（ｇ）および（ｈ）を省略するステップとをさらに含む方法。
【請求項１３】
請求項１〜１２のいずれか記載の方法において、
前記メモリセルは、１ビットのデータを記憶する方法。
【請求項１４】
請求項１〜１２のいずれか記載の方法において、
前記メモリセルは、２ビット以上のデータを記憶する方法。
【請求項１５】
メモリセルの伝導電流を検知する検知回路であって、
コンデンサと、
電圧電源と、
前記電圧電源によって給電され、前記コンデンサに結合可能であるプリチャージ回路と、
前記コンデンサ上の電圧をシフトすることができる電圧シフタと、
前記コンデンサを前記メモリセルに結合することができる中間回路と、
基準電圧を上回る初期電圧に前記コンデンサを充電するため、前記プリチャージ回路を有効にして前記コンデンサに結合する第１の制御信号と、
前記コンデンサから前記プリチャージ回路を分離する第２の制御信号と、
前記電圧シフタを有効にして前記コンデンサ上の前記電圧を所定の量だけ昇圧する第３の制御信号と、
前記中間回路は、所定の期間後、昇圧され放電された電圧まで前記コンデンサの前記電圧が減少するように、前記コンデンサを結合して前記メモリセルの前記伝導電流によって放電し、
前記所定の期間後、前記中間回路から前記コンデンサを分離する第４の制御信号と、
前記昇圧され放電された電圧が最終放電電圧まで前記所定の量だけ減少されるように前記電圧シフタを無効にする第５の制御信号と、
前記最終放電電圧を基準電圧と比較して前記メモリの前記伝導電流の測定値を生じさせる電圧比較器と、
を備えるメモリセルの伝導電流を検知する検知回路。
【請求項１６】
請求項１５記載の検知回路において、
前記昇圧され放電された電圧は、前記中間回路によって負荷された最小電圧以上である検知回路。
【請求項１７】
請求項１５記載の検知回路において、
前記最終放電電圧は、前記中間回路によって負荷された最小電圧を下回る範囲内にある検知回路。
【請求項１８】
請求項１５記載の検知回路において、
前記電圧シフタは、前記コンデンサに供給される出力クロック信号を含む検知回路。
【請求項１９】
請求項１８記載の検知回路において、
前記電圧シフタは、前記コンデンサ上の前記電圧を前記所定の量だけ前記クロック信号の立上りで昇圧する検知回路。
【請求項２０】
請求項１８記載の検知回路において、
前記電圧シフタは、前記昇圧され放電された電圧を前記最終放電電圧まで前記所定の量だけ前記クロック信号の立下りで減少させる検知回路。
【請求項２１】
請求項１５記載の検知回路において、
前記中間回路は、直列になっている１つ以上のトランジスタを含む検知回路。
【請求項２２】
請求項１５記載の検知回路において、
前記中間回路は、前記メモリセルと結合されたビット線の少なくとも一部を含む検知回路。
【請求項２３】
請求項１５記載の検知回路において、
前記電圧電源は、２Ｖ未満の電圧を供給する検知回路。
【請求項２４】
請求項１５記載の検知回路において、
前記コンデンサを放電する間、前記ビット線を一定の電圧で維持する電圧クランプ部をさらに備える検知回路。
【請求項２５】
請求項１５記載の検知回路において、
前記電圧電源用のレベル検出器をさらに備え、
前記電圧シフタは、所定の電圧レベルを下回る前記電圧電源を検出する前記レベル検出器に応答して起動される検知回路。
【請求項２６】
請求項１５〜２５のいずれか記載の検知回路において、
各メモリセルは、１ビットのデータを記憶する検知回路。
【請求項２７】
請求項１５〜２５のいずれか記載の検知回路において、
各メモリセルは、２ビット以上のデータを記憶する検知回路。
【請求項２８】
メモリセルの伝導電流を検知する検知回路であって、
コンデンサと、
電圧電源と、
前記電圧電源を用いて、基準電圧を上回る初期電圧に前記コンデンサを充電する手段と、
前記コンデンサを前記メモリセルに結合することができる中間回路と、
前記コンデンサを前記中間回路に結合して、前記コンデンサ上の前記電圧が放電電圧まで減少するように、所定の期間、前記メモリセルの前記伝導電流で前記コンデンサを放電する手段と、
前記コンデンサ上の前記電圧を所定の量だけ昇圧する手段と、
前記所定の期間後、前記中間回路から前記コンデンサを分離する手段と、
前記放電電圧を前記所定の量だけ減少させる手段と、
前記コンデンサ上の前記電圧を基準電圧と比較して前記メモリセルの前記伝導電流の測定値を生じさせる電圧比較器と、
を備えるメモリセルの伝導電流を検知する検知回路。
【請求項２９】
請求項２８記載の検知回路において、
各メモリセルは、１ビットのデータを記憶する検知回路。
【請求項３０】
請求項２８記載の検知回路において、
各メモリセルは、２ビット以上のデータを記憶する検知回路。
【請求項３１】
請求項２８記載の検知回路において、
前記電圧電源用のレベル検出器と、
所定の電圧レベルを上回る前記電圧電源を検出する前記レベル検出器に応答して、前記昇圧する手段と、前記分離する手段と、前記減少させる手段とを無効にする手段と、
をさらに備える検知回路。
【請求項３２】
請求項３１記載の検知回路において、
各メモリセルは、１ビットのデータを記憶する検知回路。
【請求項３３】
請求項３１記載の検知回路において、
各メモリセルは、２ビット以上のデータを記憶する検知回路。
【請求項３４】
メモリセルの伝導電流を検知する方法であって、
コンデンサを最初に第１のレベルの電圧に充電するステップと、
前記電圧が前記第１のレベルから放電するように前記コンデンサを前記伝導電流で放電するステップと、
前記電圧を所定の量だけ昇圧するステップと、
所定の期間後、前記コンデンサを放電するステップを終了するステップと、
前記電圧を最終レベルまで前記所定の量だけ減少させるステップと、
前記最終レベルを基準電圧レベルと比較して前記伝導電流の測定値を生じさせるステップと、
を含むメモリセルの伝導電流を検知する方法。
【請求項３５】
請求項３４記載の方法において、
各メモリセルは、１ビットのデータを記憶する方法。
【請求項３６】
請求項３４記載の方法において、
各メモリセルは、２ビット以上のデータを記憶する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭのような不揮発性半導体メモリに関し、特に、低電圧電源で動作する改善された検知回路を有する不揮発性半導体メモリに関する。
【背景技術】
【０００２】
電荷の不揮発性記憶が可能であって、特に、小形形状のファクタカードとしてパッケージ化されたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの形態をとる固体メモリは、近年、様々なモバイルおよびハンドヘルド装置、特に、情報機器および家庭用電化製品において選択される記憶装置になった。固体メモリとも称されるＲＡＭ（ランダムアクセスメモリ）とは異なって、フラッシュメモリは不揮発性であって、電源がオフに転換された後でも、記憶されたデータを保存する。高い費用にもかかわらず、フラッシュメモリは、大容量記憶用途においてますます用いられてきている。ハードドライブおよびフロッピー（登録商標）ディスクのような回転磁気媒体に基づく従来の大容量記憶装置は、モバイルおよびハンドヘルド環境に不適切である。その理由は、巨大になりがちなディスクドライブが、機械的に故障する傾向にあり、高遅延および大電力要件を有するためである。これらの不所望な属性は、大部分のモバイルおよび携帯用途において、ディスクに基づく記憶装置を非実用的なものにする。その一方で、埋め込まれたフラッシュメモリと、取り外し可能なカードの形態をとるフラッシュメモリとの双方は、小形、低電力消費量、高速および高信頼性の特徴によってモバイルおよびハンドヘルド環境に理想的に適する。
【０００３】
ＥＥＰＲＯＭおよび電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去することができ、新たなデータをメモリセルに書き込む、または「プログラムする」ことができる不揮発性メモリである。双方とも、電界効果トランジスタ構造においてソース領域とドレイン領域との間にある半導体基板内のチャネル領域上に配置された導電性フローティング（非結合）ゲートを用いる。フローティングゲート上には、コントロールゲートが設けられている。トランジスタのしきい値電圧特性は、フローティングゲート上に保存されている電荷の量によって制御される。すなわち、フローティングゲート上の電荷の所定レベルに対して対応する電圧（しきい値）が存在し、ソース領域とドレイン領域との間で導通を可能にするためにトランジスタが「オン」に転換される前に、対応する電圧をコントロールゲートに印加する必要がある。
【０００４】
フローティングゲートは電荷の範囲を保持することができ、従って、フローティングゲートをしきい値電圧ウィンドウ内の任意のしきい値電圧レベルにプログラムすることができる。しきい値電圧ウィンドウの大きさは、フローティングゲート上にプログラムできる電荷の範囲に対応する装置の最小および最大しきい値レベルによって区切られている。一般的に、しきい値ウィンドウは、メモリ装置の特性、動作条件および履歴に依存する。原則として、ウィンドウ内の各々異なる分解可能なしきい値電圧レベル範囲を用いて、セルの限定されたメモリ状態を指定することができる。
【０００５】
メモリセルとして作用するトランジスタは、一般的に、２つの機構のうちの１つによって「プログラミング」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加された高電圧は、基板のチャネル領域にわたって電子を加速する。これと同時に、コントロールゲートに印加された高電圧は、薄肉ゲート誘電体を介してホットエレクトロンをフローティングゲートに引き込む。「トンネル注入」では、高電圧は、コントロールゲートに基板に対して印加される。このように、電子は基板から、介在するフローティングゲートへ引き込まれる。
【０００６】
メモリ装置を多数の機構によって消去することができる。ＥＰＲＯＭの場合、フローティングゲートから紫外放射により電荷を取り除くことによってメモリは一括消去可能である。ＥＥＰＲＯＭの場合、基板にコントロールゲートに対して高電圧を印加し、これによって、薄肉酸化物をトンネルして基板のチャネル領域へフローティングゲート内の電子を誘導すること（すなわち、ファウラ−ノルドハイムトンネル現象）によってメモリセルは電気的に消去可能である。一般的に、ＥＥＰＲＯＭはバイトごとに消去可能である。フラッシュＥＥＰＲＯＭの場合、メモリは、一斉にすべてのブロックを、または、１回に１つ以上のブロックを電気的に消去可能である。ブロックは、５１２バイト以上のメモリで構成することができる。
【０００７】
不揮発性メモリセルの例
一般的に、メモリ装置は、カード上に装着することができる１つ以上のメモリチップを備える。各メモリチップは、復号器、消去回路、書き込み回路および読み出し回路のような周辺回路によって支援されたメモリセルのアレイを備える。より精巧なメモリ装置は、知的かつ高水準のメモリ動作およびインターフェイスを実行するコントローラをも備える。今日、用いられている不揮発性固体メモリ装置が数多く商業的に成功している。これらのメモリ装置は異なる種類のメモリセルを用いることができ、各々の種類は１つ以上の電荷記憶素子を有する。
【０００８】
図１Ａ〜１Ｅには、不揮発性メモリセルの異なる例を線図的に示す。
【０００９】
図１Ａには、電荷を記憶するフローティングゲートを有するＥＥＰＲＯＭセルの形態をとる不揮発性メモリを線図的に示す。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）はＥＰＲＯＭに類似の構造を有するが、適切な電圧が印加されると、ＵＶ放射にさらす必要なしにフローティングゲートから電荷を電気的に取り込みかつ取り除く機構をさらに備えている。このようなセルおよびその製造方法の例は、米国特許第５，５９５，９２４号（特許文献１）に示されている。
【００１０】
図１Ｂには、選択ゲートと、コントロールゲートまたはステアリングゲートとの双方を有するフラッシュＥＥＰＲＯＭセルを線図的に示す。メモリセル１０は、ソース拡散領域１４とドレイン拡散領域１６との間に「分割チャネル」１２を有する。セルは、直列になっている２つのトランジスタＴ１，Ｔ２で効果的に形成されている。Ｔ１は、フローティングゲート２０およびコントロールゲート３０を有するメモリトランジスタとして作用する。フローティングゲートは、選択可能な量の電荷を記憶することができる。チャネルのＴ１部分を流れることができる電流の量は、コントロールゲート３０上の電圧と、介在するフローティングゲート２０に存在する電荷の量とに依存する。Ｔ２は、選択ゲート４０を有する選択トランジスタとして作用する。選択ゲート４０の電圧によってＴ２がオンに転換されると、これによって、チャネルのＴ１部分の電流がソースとドレインとの間を通過することができる。選択トランジスタは、コントロールゲートの電圧と独立してソース−ドレインチャネルと一緒にスイッチを構成する。１つの利点は、フローティングゲートの（正の）電荷空乏によってゼロのコントロールゲート電圧でも依然として導通しているこれらのセルをオフに転換するのに用いることができるということである。他の利点は、ソース側注入プログラミングを容易に実施できるということである。
【００１１】
分割チャネルメモリセルの簡単な一実施形態は、図１Ｂに示す破線によって線図的に示されているように同一のワード線に選択ゲートおよびコントロールゲートが接続されている場合である。この場合は、チャネルの一部にわたって配置された電荷記憶素子（フローティングゲート）と、他のチャネル部分および電荷記憶素子にわたって配置された（ワード線の一部である）コントロールゲート構造とを有することによって達成される。これによって、直列になっている２つのトランジスタでセルを効果的に形成し、一方（メモリトランジスタ）が電荷記憶素子上の電荷の量とワード線上の電圧との組み合わせを用いて、チャネルの対応部分を流れることができる電流の量を制御し、他方（選択トランジスタ）がゲートとして作用するワード線のみを有する。このようなセル、メモリシステムでの使用およびその製造方法の例は、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）および第５，６６１，０５３号（特許文献６）に示されている。
【００１２】
図１Ｂに示されている分割チャネルセルの精密な実施形態は、選択ゲートおよびコントロールゲートが独立し、それらの間の破線によって接続されていない場合である。１つの実施形態は、ワード線に対して垂直にある制御（またはステアリング）線に接続されたセルのアレイ内に一列のコントロールゲートを有する。その効果は、選択したセルを読み出し、またはプログラムする場合に同時に２つの機能を実行する必要があることからワード線を開放するということである。これら２つの機能は、（１）選択トランジスタのゲートとして作用することであって、従って、選択トランジスタをオンおよびオフに転換するのに適切な電圧を必要とし、（２）ワード線と電荷記憶素子との間の電界（容量性）結合を介して電荷記憶素子の電圧を所望のレベルに駆動することである。これら機能の双方を単一電圧で最適に実行することは困難であることが多い。コントロールゲートおよび選択ゲートに別個の制御を用いると、ワード線は、機能（１）を実行するだけで足り、その一方で、追加の制御線は機能（２）を実行する。この能力によって、プログラミング電圧が対象のデータに適合された高性能なプログラミング設計を可能にする。フラッシュＥＥＰＲＯＭアレイでの独立したコントロール（またはステアリング）ゲートの使用は、例えば、米国特許第５，３１３，４２１号（特許文献７）および第６，２２２，７６２号（特許文献８）に説明されている。
【００１３】
図１Ｃには、２重フローティングゲートと、独立した選択ゲートおよびコントロールゲートとを有する別のフラッシュＥＥＰＲＯＭセルを線図的に示す。直列になっている３つのトランジスタを効果的に有すること以外、メモリセル１０は、図１Ｂのメモリセルに類似する。この種のセルでは、２つの記憶素子（すなわち、Ｔ１左側およびＴ１右側の記憶素子）は、それらの間に選択トランジスタＴ２を有するソース拡散領域とドレイン拡散領域との間のチャネル上に含まれる。メモリトランジスタはそれぞれフローティングゲート２０，２０’およびコントロールゲート３０，３０’を有する。選択トランジスタＴ２は選択ゲート４０によって制御される。どの時点においても、一対のメモリトランジスタの一方のみが、読み出しまたは書き込みのためにアクセスされる。記憶ユニットＴ１左側がアクセスされる場合、Ｔ２およびＴ１右側の双方はオンに転換されて、チャネルのＴ１左側部分の電流をソースとドレインとの間に流すことができる。これと同様に、記憶ユニットＴ１右側がアクセスされる場合、Ｔ２およびＴ１左側はオンに転換される。フローティングゲートに接近して選択ゲートポリシリコンの一部を有し、フローティングゲート内に記憶された電子が選択ゲートポリシリコンをトンネルすることができるのに充分な正の電圧（例えば、２０Ｖ）を選択ゲートに印加することによって消去は達成される。
【００１４】
図１Ｄには、ＮＡＮＤセルに編成されたメモリセルのストリングを線図的に示す。ＮＡＮＤセル５０は、ソースおよびドレインによってデイジーチェーンに構成された一連のメモリトランジスタＭ１，Ｍ２，．．．Ｍｎ（ｎ＝４，８，１６またはそれ以上）から成る。一対の選択トランジスタＳ１，Ｓ２は、ＮＡＮＤセルのソース端子５４およびドレイン端子５６を介する外部とのメモリトランジスタチェーン接続を制御する。メモリアレイでは、ソース選択トランジスタＳ１がオンに転換されると、ソース端子はソース線に結合される。これと同様に、ドレイン選択トランジスタＳ２がオンに転換されると、ＮＡＮＤセルのドレイン端子は、メモリアレイのビット線に結合される。チェーン内の各メモリトランジスタは、意図されたメモリ状態を表すために所定量の電荷を記憶する電荷記憶素子を有する。各メモリトランジスタは、読み出しおよび書き込み動作を制御するコントロールゲートを有する。各選択トランジスタＳ１，Ｓ２のコントロールゲートは、ソース端子５４およびドレイン端子５６をそれぞれ介してＮＡＮＤセルへのアクセスを制御する。
【００１５】
ＮＡＮＤセル内のアドレス指定されたメモリトランジスタがプログラミング中に読み出されベリファイされる場合、コントロールゲートには適切な電圧が供給される。これと同時に、ＮＡＮＤセル５０内の残りのアドレス指定されていないメモリトランジスタは、充分な電圧がコントロールゲートに印加されることによって完全にオンに転換される。このように、導通経路は、個々のメモリトランジスタのソースからＮＡＮＤセルのソース端子５４へ効果的に生成され、これと同様に、個々のメモリトランジスタのドレインからセルのドレイン端子５６へ効果的に生成される。このようなＮＡＮＤセル構造を有するメモリ装置は、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）および第６，０４６，９３５号（特許文献１１）に説明されている。
【００１６】
図１Ｅには、電荷を記憶する誘電体層を有する不揮発性メモリを線図的に示す。前述した導電性フローティングゲート素子の代わりに、誘電体層が用いられる。誘電体記憶素子を用いるこのようなメモリ装置は、エイタンら、“ＮＲＯＭ：新規な局所トラッピング、２ビットの不揮発性メモリセル”，ＩＥＥＥ電子デバイスレターズ，第２１巻，第１１号，２０００年１１月，５４３〜５４５頁 (Eitan et al., “NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, Vol. 21, No. 11, November 2000, pp. 543-545) （非特許文献１）で説明されている。ＯＮＯ誘電体層は、ソース拡散領域とドレイン拡散領域との間のチャネルにわたって延在する。１つのデータビットに対する電荷は、ドレインに隣接する誘電体層内に局限化され、他のデータビットに対する電荷は、ソースに隣接する誘電体内に局限化される。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）は、２つの二酸化ケイ素層間に挟まれた捕捉誘電体を有する不揮発性メモリセルを開示している。多状態データ記憶は、誘電体内の空間的に分離された電荷記憶領域の２値状態を別個に読み出すことによって実施される。
【００１７】
メモリアレイ
一般的に、メモリ装置は、行および列に配置され、ワード線およびビット線によってアドレス可能であるメモリセルの２次元アレイから成る。ＮＯＲ形またはＮＡＮＤ形構造に従ってアレイを形成することができる。
【００１８】
ＮＯＲアレイ
図２には、メモリセルのＮＯＲアレイの一例を示す。ＮＯＲ形構造を有するメモリ装置は、図１Ｂまたは図１Ｃに示されている種類のセルを用いて実施される。メモリセルの各行はソースおよびドレインによってデイジーチェーンに接続されている。この設計は、仮想接地設計と称されることがある。各メモリセル１０はソース１４、ドレイン１６、コントロールゲート３０および選択ゲート４０を有する。行内のセルは、ワード線４２に接続された選択ゲートを有する。列内のセルは、選択したビット線３４，３６にそれぞれ接続されたソースおよびドレインを有する。メモリセルが、独立して制御されるコントロールゲートおよび選択ゲートを有する幾つかの実施形態では、ステアリング線３６も列内のセルのコントロールゲートを接続する。
【００１９】
多くのフラッシュＥＥＰＲＯＭ装置は、一緒に接続されたコントロールゲートおよび選択ゲートで各々が形成されたメモリセルを用いて実施される。この場合、ステアリング線およびワード線が各行に沿ってセルのすべてのコントロールゲートおよび選択ゲートを単に接続する必要はない。これらの設計の例は、米国特許第５，１７２，３３８号（特許文献１４）および第５，４１８，７５２号（特許文献１５）に開示されている。これらの設計では、ワード線は本質的に２つの機能、すなわち、読み出しまたはプログラムするための行選択と行内のすべてのセルにコントロールゲート電圧を供給することとを実行する。
【００２０】
ＮＡＮＤアレイ
図３には、図１Ｄに示されているようなメモリセルのＮＡＮＤアレイの一例を示す。ＮＡＮＤセルの各列に沿って、ビット線は各ＮＡＮＤセルのドレイン端子５６に結合されている。ＮＡＮＤセルの各行に沿って、ソース線はすべてのソース端子５４を接続することができる。また、行に沿って延在するＮＡＮＤセルのコントロールゲートは、一連の対応するワード線に接続されている。接続されたワード線を介してコントロールゲートに適切な電圧を用いて一対の選択トランジスタ（図１Ｄ参照）をオンに転換することによってＮＡＮＤセルの行全体をアドレス指定することができる。ＮＡＮＤセルのチェーン内のメモリトランジスタが読み出されると、チェーンに流れる電流が、読み出されるセル内に記憶された電荷のレベルに本質的に依存するようにチェーン内の残りのメモリトランジスタは関連するワード線を介して確実にオンに転換される。ＮＡＮＤ構造アレイおよびメモリシステムの一部としての動作の例は、米国特許第５，５７０，３１５号（特許文献９）、第５，７７４，３９７号（特許文献１６）および第６，０４６，９３５号（特許文献１１）で説明されている。
【００２１】
ブロック消去
電荷記憶メモリ装置のプログラミング動作は、さらなる電荷を電荷記憶素子に追加することしかできない。従って、プログラミング動作より前に、電荷記憶素子内に存在する電荷を除去（または消去）する必要がある。メモリセルの１つ以上のブロックを消去する消去回路（図示せず）が設けられている。ＥＥＰＲＯＭのような不揮発性メモリは、セルのアレイの全部またはアレイのセルのかなりの部分が電気的に同時に（すなわち、一瞬に）消去される場合に「フラッシュ」ＥＥＰＲＯＭと称される。消去されると、次に、セルのこの部分を再プログラムすることができる。同時に消去できるセルのこの部分は、１つ以上のアドレス可能な消去単位を構成することができる。一般的に、消去単位またはブロックは１つ以上のページのデータを記憶し、ページはプログラミングおよび読み出しの単位であるが、単一の動作で２つ以上のページをプログラムまたは読み出すことができる。一般的に、各ページは１つ以上のセクタのデータを記憶し、セクタの大きさはホストシステムによって定義される。一例として、磁気ディスクドライブによって確立された規格に従う５１２バイトのユーザデータと、ユーザデータおよび／またはそれらが記憶されたブロックに関する幾らかのバイト数のオーバーヘッド情報とから成るセクタが挙げられる。
【００２２】
読み出し／書き込み回路
通常の２状態ＥＥＰＲＯＭセルでは、少なくとも１つの電流区切り点レベルは、導通ウィンドウを２つの領域に区画するように確立される。予め決定された一定の電圧を印加することによってセルが読み出される場合、ソース／ドレイン電流は、区切り点レベル（または、基準電流ＩREF ）と比較することによってメモリ状態に分解される。電流読み出しが区切り点レベルまたはＩREF の読み出しよりも高い場合、セルは一方の論理状態（例えば、「０」状態）にあると決定される。その一方で、電流が区切り点レベルの電流よりも少ない場合、セルは他方の論理状態（例えば、「１」状態）にあると決定される。従って、このような２状態セルは１ビットのデジタル情報を記憶する。外部からプログラムすることができる基準電流源は、メモリシステムの一部として区切り点レベルの電流を発生するために設けられることが多い。
【００２３】
メモリ容量を増大するため、フラッシュＥＥＰＲＯＭ装置は、半導体技術の状態が進歩するにつれて、ますます高い密度で製造されてきている。記憶容量を増大させる別の方法は、各メモリセルに３つ以上の状態を記憶させることである。
【００２４】
多状態またはマルチレベルＥＥＰＲＯＭメモリセルの場合、各セルが２ビット以上のデータを記憶することができるように導通ウィンドウは２つ以上の区切り点によって３つ以上の領域に区画される。従って、所定のＥＥＰＲＯＭアレイが記憶できる情報は、各セルが記憶できる状態の数と共に増大される。多状態またはマルチレベルメモリセルを有するＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭは、米国特許第５，１７２，３３８号（特許文献１４）で説明されている。
【００２５】
実際には、セルのメモリ状態は、基準電圧がコントロールゲートに印加されている時にセルのソースおよびドレイン電極にわたる伝導電流を検知することによって一般に読み出される。従って、セルのフローティングゲート上の所定の電荷ごとに、一定の基準コントロールゲート電圧に対して対応する伝導電流を検出することができる。これと同様に、フローティングゲート上にプログラムできる電荷の範囲は、対応するしきい値電圧ウィンドウまたは対応する伝導電流ウィンドウを定義する。
【００２６】
あるいはまた、区画された電流ウィンドウ内の伝導電流を検出する代わりに、所定のメモリ状態に対して試験用にコントロールゲートでしきい値電圧を設定し、伝導電流がしきい値電流よりも低いか高いかを検出することが可能である。１つの実施形態では、しきい値電流に対する伝導電流の検出は、伝導電流がビット線の静電容量を介して放電している速度を検査することによって達成される。
【００２７】
図４には、フローティングゲートがどの時点においても選択的に記憶できる４つの異なる電荷Ｑ１〜Ｑ４についてソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの間の関係を示す。４つの実線のＩD 対ＶCG曲線は、４つの可能なメモリ状態にそれぞれ対応してメモリセルのフローティングゲート上にプログラムできる４つの可能な電荷レベルを表す。一例として、セルの母集団のしきい値電圧ウィンドウは、０．５Ｖから３．５Ｖに及ぶことができる。しきい値ウィンドウを０．５Ｖごとの間隔で５つの領域に区画することによって６つのメモリ状態を画定することができる。例えば、図に示されているように２μＡの基準電流ＩREF が用いられる場合、曲線が、ＶCG＝０．５Ｖおよび１．０Ｖにより区画されたしきい値ウィンドウの領域内でＩREF と交差するので、Ｑ１でプログラムされたセルをメモリ状態「１」にあると見なすことができる。これと同様に、Ｑ４はメモリ状態「５」にある。
【００２８】
前述したことから分かるように、メモリセルに記憶させる状態が多くなるほど、より細かくしきい値ウィンドウが分割される。これによって、必要とされる分解能を達成できるようにプログラミングおよび読み出し動作に高い精度が必要とされる。
【００２９】
米国特許第４，３５７，６８５号（特許文献１７）には、セルが所定の状態にプログラムされる場合、逓増的な電荷をフローティングゲートに追加するたびにセルが連続的なプログラミング電圧パルスを受ける、２状態ＥＰＲＯＭをプログラムする方法が開示されている。パルス間では、セルは、区切り点レベルに対するソース−ドレイン電流を決定するために読み直され、またはベリファイされる。電流状態が所望の状態に達したことがベリファイされたら、プログラミング動作は停止する。用いられるプログラミングパルス列は、増大する期間または振幅を有することができる。
【００３０】
従来技術のプログラミング回路は、しきい値ウィンドウを通して消去または接地状態から、対象の状態が達成されるまでのステップに単にプログラミングパルスを適用する。実際には、適切な分解能を可能にするため、区画または画定された各領域は、交差するために少なくとも約５つのプログラミングステップを必要とする。この性能は、２状態メモリセルに受け入れられる。しかし、多状態セルに対しては、必要とされるステップの数は区画の数と共に増大し、従って、プログラミング精度または分解能を増大させる必要がある。例えば、１６状態セルは、対象の状態にプログラムするために平均して少なくとも４０個のプログラミングパルスを必要とすることがある。
【００３１】
図５には、行復号器１３０および列復号器１６０を介して読み出し／書き込み回路１７０によってアクセスできるメモリアレイ１００の一般的な配置を有するメモリ装置を線図的に示す。図２および図３に関連して説明したように、メモリアレイ１００内のメモリセルのメモリトランジスタは、一連の選択された（１つ以上の）ワード線および（１つ以上の）ビット線を介してアドレス可能である。適切な電圧を、アドレス指定されたメモリトランジスタのそれぞれのゲートに印加するため、行復号器１３０は１つ以上のワード線を選択し、列復号器１６０は１つ以上のビット線を選択する。アドレス指定されたメモリトランジスタのメモリ状態を読み出しまたは書き込む（プログラムする）読み出し／書き込み回路１７０が設けられている。読み出し／書き込み回路１７０は、ビット線を介してアレイ内のメモリ素子と接続できる多数の読み出し／書き込みモジュールを備える。
【００３２】
読み出し／書き込み性能および精度に影響を及ぼす要因
読み出しおよびプログラミング性能を改善するため、アレイ内の複数の電荷記憶素子またはメモリトランジスタは並行して読み出され、またはプログラムされる。従って、メモリ素子の論理「ページ」が同時に読み出され、またはプログラムされる。既存のメモリ構造では、一般的に、行は、インターリーブされた幾つかのページを含む。ページの全メモリ素子は同時に読み出され、またはプログラムされる。列復号器は、インターリーブされたページのそれぞれ１つを対応数の読み出し／書き込みモジュールに選択的に接続する。例えば、１つの実施例では、メモリアレイは、５３２バイト（５１２バイトおよびオーバーヘッドの２０バイト）のページサイズを有するように設計される。各列がドレインビット線を含み、１行当たり、インターリーブされた２つのページがある場合、合計して８５１２列になり、各ページが４２５６個の列と関連する。４，２５６個の検知モジュールは、すべての偶数ビット線または奇数ビット線のどちらかを並行して読み出しまたは書き込むように接続可能である。このように、並行して４，２５６ビット（すなわち、５３２バイト）のページのデータをメモリ素子のページから読み出すか、またはここにプログラムされる。読み出し／書き込み回路１７０を形成する読み出し／書き込みモジュールを様々な構造に配置することができる。
【００３３】
前述したように、従来のメモリ装置は、大規模に並行して動作することによって読み出し／書き込み動作を改善する。このアプローチは性能を改善するが、読み出しおよび書き込み動作の精度に悪影響を及ぼす。
【００３４】
１つの問題はソース線偏り誤差である。この問題は、多数のメモリセルが接地点との間のソース線内にソースをつなぎ合わせるメモリ構造にとって特に重要である。共通のソースを有するこれらメモリセルの並行検知は、かなりの電流をソース線に流すことになる。言い換えると、このことは、ソース線内の有限抵抗のため、真の接地点と各メモリセルのソース電極との間でかなりの電位差を生じさせる。検知中、各メモリセルのコントロールゲートに供給されたしきい値電圧はソース電極に対するが、システム電源は真の接地点に対する。従って、ソース線偏り誤差の存在により、検知は不確かとなることがある。
【００３５】
別の問題は、ビット線間結合またはクロストークと関係する。この問題は、密接に離間されたビット線の並行検知の場合にさらに重要になる。ビット線間クロストークを回避する従来の解決策は、他のビット線を接地している間、すべての偶数ビット線または奇数ビット線のどちらかを同時に検知することである。２つのインターリーブされたページから成る行のこの構造は、ビット線クロストークを回避し、読み出し／書き込み回路のページを密に適合させるという問題を軽減するのに役立つ。ページ復号器は、一連の読み出し／書き込みモジュールを偶数ページまたは奇数ページに多重化するのに用いられる。このようにして、一連のビット線が読み出され、またはプログラムされる場合はいつでも、奇数線間または偶数線間ではなく、偶数のビット線と奇数のビット線との間のクロストークを除去するようにインターリーブセットを接地することができる。
【００３６】
しかし、インターリーブページ構造は、少なくとも３つの観点において不利である。第１に、インターリーブページ構造は追加の多重化回路を必要とする。第２に、インターリーブページ構造の性能は遅い。ワード線によって接続され、または１つの行に接続されたメモリセルの読み出しまたはプログラミングを終了するため、２つの読み出しまたは２つのプログラミング動作が必要とされる。第３に、２つの隣接する電荷記憶素子が例えば偶数および奇数ページで別々に異なる時間にプログラムされる場合、インターリーブページ構造は、フローティングゲートレベルで隣接する電荷記憶素子間の電界結合のような他の妨害の影響に対処することにも最適ではない。
【００３７】
隣接する電界結合の問題は、メモリトランジスタ間の間隔がますます接近するにつれてさらに顕著なものになる。メモリトランジスタでは、電荷記憶素子はチャネル領域とコントロールゲートとの間に挟まれている。チャネル領域に流れる電流は、コントロールゲートおよび電荷記憶素子の電界が原因となって結果として生じた電界の関数である。密度を増大させるにつれて、メモリトランジスタはますます接近して一緒に形成される。この場合、隣接する電荷素子からの電界は、影響されたセルに結果として生じた電界の著しい原因になる。隣接する電界は、隣接する電荷記憶素子にプログラムされた電荷に依存する。この摂動場は、隣接する電荷記憶素子のプログラミング状態と共に変化するので実際には動的である。従って、影響されたセルを、隣接する電荷記憶素子の状態の変化に依存して異なる時間に異なって読み出すことがある。
【００３８】
インターリーブページの従来の構造は、隣接するフローティングゲートの結合によって生じる誤差を悪化させる。偶数ページおよび奇数ページは互いに独立してプログラムされ読み出されるので、一連の条件の下でページをプログラムするが、その間にインターリーブページに起こったことに依存して、完全に異なる一連の条件の下で読み戻すことがある。読み出し誤差は、より正確な読み出し動作を必要とする密度の増大につれてさらに深刻になり、多状態の実施に対してしきい値ウィンドウの区画が厳密でなくなる。性能は損害を受け、多状態の実施に対する潜在能力は制限される。
【００３９】
従って、一般的に、高性能および大容量の不揮発性メモリが必要とされる。実際には、前述した問題を効果的に管理する読み出しおよびプログラミング性能が改善された大容量の不揮発性メモリが必要とされる。
【特許文献１】米国特許第５，５９５，９２４号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，９０３，４９５号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，７６８，１９２号
【特許文献１３】米国特許第６，０１１，７２５号
【特許文献１４】米国特許第５，１７２，３３８号
【特許文献１５】米国特許第５，４１８，７５２号
【特許文献１６】米国特許第５，７７４，３９７号
【特許文献１７】米国特許第４，３５７，６８５号
【特許文献１８】米国特許出願第１０／２５４，４８３号
【非特許文献１】エイタンら、“ＮＲＯＭ：新規な局所トラッピング、２ビットの不揮発性メモリセル”，ＩＥＥＥ電子デバイスレターズ，第２１巻，第１１号，２０００年１１月，５４３〜５４５頁
【発明の開示】
【００４０】
大容量および高性能の不揮発性メモリ装置の必要性は、メモリセルの対応するページを並行して読み出し、かつ書き込む読み出し／書き込み回路の大規模のページを有することによって満足される。実際には、読み出しおよびプログラミング動作に誤差を取り込むことがある高密度のチップ統合に固有の妨害の影響は、除去または最小限にされる。
【００４１】
ソース線偏りは、読み出し／書き込み回路の接地ループ内のゼロ以外の抵抗によって取り込まれる誤差である。誤差は、電流が流れる時、抵抗にわたる電圧降下によって生じる。本発明の一態様によれば、ソース線偏りを減少させる方法は、複数パス検知用の機能および技術を有する読み出し／書き込み回路によって達成される。メモリセルのページが並行して検知される場合、各パスは、所定の限界電流値よりも高い伝導電流を有するメモリセルを識別し遮断するのに役立つ。識別されたメモリセルは、関連するビット線を接地点にプルダウンすることによって遮断される。
【００４２】
一実施例では、所定の限界電流値は、従来の単一パス検知用の区切り点電流値よりも高い。あるいはまた、所定の限界電流値は、従来の単一パス検知と関連する区切り点電流値に漸次収束する。このように、高電流のセルからの悪影響を除去することによって、流れる電流の総量が著しく減少されるので、その後のパスでの検知はソース線偏りによってそれほど影響を受けない。
【００４３】
１つの好適な実施形態によれば、電流状態は、最初のパスにおいて各伝導電流を所定の限界電流値と比較することによって識別される。
【００４４】
別の好適な実施形態によれば、高電流状態は、最初のパスにおいて制御電流源で各ビット線をプリチャージすることによって識別される。このことは、制御電流源として作用するプリチャージ回路によって、供給される電流を限界電流値に制限することによって達成される。このように、限界電流値を超える伝導電流を有するメモリセルは、プリチャージ回路が関連するビット線を充電するよりも速く電流を排出する。従って、ビット線を充電することができないので、これらの高電流メモリセルは識別され、次に、その後のパスで、参加中のメモリセルから除去される。
【００４５】
さらなる別の好適な実施形態によれば、高電流状態は、所定の限界電流値との比較と、制御されたプリチャージとを含む複数パスによって識別される。
【００４６】
さらなる別の好適な実施形態によれば、所定の限界レベルよりも高い電流を有する検出されたメモリセルは、検出された直後に、接地されたビット線を必ずしも有するとは限らない。その代わり、ビット線は、接地のためにマークを付けられ、または有効にされる。ページの全メモリセルに対して検出または検知が完了した後のみ、マークを付けられまたは有効にされた全ビット線が接地点にラッチされる。このように、ビット線が接地点にラッチされることに関連する起こりうる大きな電圧の振れは、検知動作外の期間に限定される。これによって、依然として検知および検出されているページのメモリセルのいずれに対しても、ビット線が接地点にラッチされることによる妨害の影響のいずれをも最小限にする。
【００４７】
別の誤差はビット線間の容量性結合によって生じる。本発明の別の態様によれば、メモリ装置およびその方法は、ビット線間結合またはクロストークによって生じた誤差を最小限にしながら、複数のメモリセルを並行して検知することができる。本質的に、並行して検知される複数のビット線は、伝導電流が検知されている間、各々の隣接対のビット線間の電圧差が時間にほとんど依存しないように制御されるビット線電圧を有する。この条件が課された場合、様々なビット線の静電容量による変位電流はすべて省略される。その理由は、これら変位電流のすべてが、時間的に変化する電圧差に依存するためである。
【００４８】
好適な実施形態では、このことは、接続された隣接対のビット線の電位差が時間に依存しないことをも確実にする並列化検知回路によって達成される。
【００４９】
従来技術の検知は、ビット線静電容量によって等価コンデンサを放電する伝導電流の速度を決定することを含む。このことは、固定されたビット線電圧で検知する本発明の機能と相反する。
【００５０】
本発明の別の態様によれば、検知回路および方法は、ビット線から独立する所定のコンデンサを伝導電流が放電または充電する速度に留意することによってメモリセルの伝導電流の決定を可能にする。これによって、メモリアレイの構造から独立している（すなわち、ビット線静電容量に依存しない）最適な検知回路および方法を用いることができる。さらに重要なことは、ビット線クロストークを回避するため、検知中、ビット線電圧を固定することができる。
【００５１】
高密度集積回路として形成された不揮発性メモリに固有の誤差は、隣接する電荷記憶素子からの電界の結合による。個々のメモリセルは、それ自体の記憶素子からの電界だけではなく、隣接するセルの記憶素子からの電界によっても影響される。本発明の別の態様によれば、外部からの隣接する電界による誤差は、プログラミング動作と読み出し動作との間で各セルの電界環境の変化を最小限にすることによって最小限にされる。このことは、メモリセルのページ内の隣接するメモリセルのすべてを同時にプログラムすることによって達成される。個々のメモリセルおよび隣接するメモリセルが同時にプログラムされるので、メモリセルがプログラムされる時点から読み出される時点までに個々のセルに生じる電界環境において最小限の変化を確実にする。このように、プログラミングベリファイ中に生じた誤差は、読み出し中の類似の誤差によって相殺され、誤差が減少され、データへの依存が少なくなる。
【００５２】
本発明のさらなる別の態様によれば、並行して動作する検知増幅器の母集団を表す特性を有する基準検知増幅器は、環境および体系的な変化を追跡し、これらの変化に検知増幅器の母集団が依存しないように制御するのに用いられる。検知増幅器の母集団の各々は、一連の共通パラメータおよび一連の制御信号に依存する所定の特性を有する。検知増幅器の母集団と共通の環境を共有する基準回路は、強制された所定の特性を有するように検知増幅器の母集団の各々が制御されるように共通環境に対して一連の共通パラメータを較正し、これに応じて一連の制御信号を発生するために実装される。
【００５３】
本発明のさらなる別の態様によれば、２Ｖ未満の電源電圧で動作することができる検知増幅器内の専用のコンデンサを伝導電流が放電する速度によってメモリセルの伝導電流は測定される。
【００５４】
好適な実施例によれば、この速度は、所定の期間後、コンデンサにわたる電圧降下の変化によって示される。しかし、電圧降下が所定の最小電圧限界を超えて拡張することを相互接続ビット線の電圧条件が妨げる場合には、電圧降下のダイナミックレンジは減少されることになり、一般的に電源電圧Ｖddである放電開始時の電圧と、最小電圧限界ＶLIMIT とによって画定される。比較のための基準電流に対応する基準電圧をこのダイナミックレンジ内に設定することができる。基準電圧の比較は、基準電圧として作用するゲートターンオン電圧をトランジスタに供給することによって達成される。ｐ形トランジスタの場合では、ターンオン電圧はＶdd−｜ＶTP｜によって示され、これによって、放電された電圧がこのレベル以下に降下すると、ｐ形トランジスタをオンに転換または「作動」する。このターンオン電圧がダイナミックレンジ内にある場合、条件（Ｖdd−｜ＶTP｜）＞ＶLIMIT を満足する必要がある。しかし、電源電圧Ｖddが減少される場合、２つの問題が起こることがある。第１に、これに対応するように減少されたダイナミックレンジ内で基準電圧の比較が行われる。第２に、好ましい作動点電圧が、この減少されたダイナミックレンジ外にあることがある。例えば、（Ｖdd−｜ＶTP｜）＜ＶLIMIT のようにＶddが極めて低い場合、ターンオン電圧がＶLIMIT よりも低いので、ｐ形トランジスタは決して作動することができない。
【００５５】
基準伝導電流に対応する基準電圧と比較する場合に充分な解決を提供するため、本発明は、電圧降下において適切なダイナミックレンジを有するようにダイナミックレンジの上限をΔＶだけ増大させるために放電用のコンデンサの電圧を所定の量だけ昇圧する電圧シフト装置を提供する。所定の期間後、ＶLIMIT の制約を除去するためにコンデンサはメモリセルから分離され、電圧降下は同じ所定量ΔＶだけ減少され、その後、（ＶLIMIT よりも低くすることができる）基準電圧に比較される。このように、（Ｖdd−｜ＶTP｜）のような基準電圧がＶLIMIT よりも低い場合であっても、検知増幅器は低電源電圧で動作することができる。
【００５６】
別の実施形態では、適切な電源電圧の場合であっても、メモリセルの伝導電流を検知するために電圧を比較できるようにダイナミックレンジを増大させる電圧シフタを実装することができる。
【００５７】
さらなる別の実施形態では、電源電圧が所定のレベルを下回るかどうかを判断するため、電源電圧が検出され、この場合、低電源電圧の条件下で検知増幅器を正確に機能できるように電圧シフタを起動することができる。
【００５８】
本発明の追加の特徴および利点は、添付図面と併せて解釈すべき以下の好適な実施形態の説明から理解されるであろう。
【発明を実施するための最良の形態】
【００５９】
図６Ａには、本発明の一実施形態に従ってメモリセルのページを並行して読み出し、かつプログラムする読み出し／書き込み回路を有するメモリ装置を線図的に示す。メモリ装置は、２次元アレイのメモリセル３００、制御回路３１０および読み出し／書き込み回路３７０を含む。メモリアレイ３００は、行復号器３３０を介してワード線によってアドレス指定され、列復号器３６０を介してビット線によってアドレス指定される。読み出し／書き込み回路３７０は複数の検知モジュール３８０を含み、メモリセルのページを並行して読み出しまたはプログラムできるようにする。一実施形態では、メモリセルの行が複数のページに区画されている場合、読み出し／書き込み回路３７０を個々のページに多重化するページマルチプレクサ３５０が設けられている。
【００６０】
制御回路３１０は読み出し／書き込み回路３７０と共働してメモリアレイ３００上のメモリ動作を実行する。制御回路３１０は、状態マシン３１２、オンチップアドレス復号器３１４および電源制御モジュール３１６を含む。状態マシン３１２はメモリ動作のチップレベル制御を行う。オンチップアドレス復号器３１４は、ホストまたはメモリコントローラによって用いられるオンチップアドレス復号器３１４と、復号器３３０，３６０によって用いられるハードウェアアドレスとの間のアドレスインターフェイスを行う。電源制御モジュール３１６は、メモリ動作中、ワード線およびビット線に供給された電源および電圧を制御する。
【００６１】
図６Ｂには、図６Ａに示されている小形メモリ装置の好適な配置を示す。様々な周辺回路によるメモリアレイ３００へのアクセスはアレイの両側で左右対称に実施され、これによって、両側にあるアクセス線および回路の密度は半分に減少される。従って、行復号器は行復号器３３０Ａ，３３０Ｂに分割され、列復号器は列復号器３６０Ａ，３６０Ｂに分割されている。メモリセルの行が複数のページに区画されている実施形態では、ページマルチプレクサ３５０はページマルチプレクサ３５０Ａ，３５０Ｂに分割されている。これと同様に、読み出し／書き込み回路は、アレイ３００の底部からビット線に接続する読み出し／書き込み回路３７０Ａと、アレイ３００の上部からビット線に接続する読み出し／書き込み回路３７０Ｂとに分割されている。このように、読み出し／書き込みモジュールの密度、従って、検知モジュール３８０の密度は、本質的に半分だけ減少される。
【００６２】
ソース線誤差管理
メモリセルの検知に関する１つの潜在的な問題は、ソース線偏りである。多数のメモリセルは並行して検知される場合、電流の結合は、有限抵抗を有する接地ループ内に著しい電圧降下を生じさせることがある。この結果、しきい値電圧の検知を用いる読み出し動作に誤差の原因になるソース線偏りを生じさせる。
【００６３】
図７Ａには、接地点との間に有限抵抗を有するソース線に流れる電流によるソース電圧誤差の問題を示す。読み出し／書き込み回路３７０はメモリセルのページに同時に動作する。読み出し／書き込み回路内の各検知モジュール３８０は、対応するセルにビット線３６を介して結合されている。例えば、検知モジュール３８０は、メモリセル１０の伝導電流ｉ1 （ソース−ドレイン電流）を検知する。伝導電流は検知モジュールからビット線３６を介してメモリセル１０のドレインに流れ、ソース１４から出て、ソース線３４を介して接地点に移動する。集積回路チップでは、メモリチップの何らかの外部接地パッド（例えば、Ｖｓｓパッド）に接続されたソース線３４の複数の枝のようにメモリアレイ内のセルのソースがすべて一緒につながれている。ソース線の抵抗を減少させるために金属ストラップが用いられる場合でも、有限抵抗すなわちＲは、メモリセルのソース電極と接地パッドとの間にとどまる。一般的に、接地ループ抵抗Ｒは約５０Ωである。
【００６４】
メモリのページ全部が並行して検知される場合、ソース線３４を流れる全電流は、すべての伝導電流の合計であり、すなわち、ｉTOT ＝ｉ1 ＋ｉ2 ＋．．．，＋ｉp である。一般的に、各メモリセルは、電荷記憶素子にプログラムされる電荷の量に依存する伝導電流を有する。メモリセルの所定のコントロールゲート電圧に対して、わずかな電荷は比較的高い伝導電流を引き起こす（図４参照）。有限抵抗がメモリセルのソース電極と接地パッドとの間に存在する場合、抵抗にわたる電圧降下は、Ｖdrop＝ｉTOT Ｒによって示される。
【００６５】
例えば、４２５６個のビット線が同時に放電し、各ビット線が１μＡの電流を有する場合、ソース線電圧降下は、４０００線×１μＡ／線×５０Ω〜０．２Ｖに等しい。メモリセルのしきい値電圧が検知された時、このソース線偏りは０．２Ｖの検知誤差の原因になる。
【００６６】
図７Ｂには、ソース線電圧降下によって生じたメモリセルのしきい値電圧レベルでの誤差を示す。メモリセル１０のコントロールゲート３０に供給されたしきい値電圧ＶT はＧＮＤに対する。しかし、メモリセルに生じる有効ＶT は、コントロールゲート３０とソース１４との電圧差である。供給されたＶT と、有効ＶT との間には、約Ｖdropの差が存在する（ソース１４からソース線までの電圧降下のわずかな原因を無視する）。メモリセルのしきい値電圧が検知された時、このＶdropまたはソース線偏りは、例えば０．２Ｖの検知誤差の原因になる。この偏りがデータに依存するので、すなわち、ページのメモリセルのメモリ状態に依存するので、この偏りを容易に除去することができない。
【００６７】
本発明の一態様によれば、ソース線偏りを減少させる方法は、複数パス検知の機能および技術を有する読み出し／書き込み回路によって達成される。各パスは、所定の限界電流値よりも高い伝導電流を有するメモリセルを識別し遮断させるのに役立つ。一般的に、各パスを用いて、所定の限界電流値は、従来の単一パス検知に対する区切り点電流値に漸次収束する。このように、その後のパスでの検知は、高電流のセルが遮断されたので、ソース線偏りによってそれほど影響を受けない。
【００６８】
図８には、４状態メモリに対するメモリセルのページの母集団分布の例を示す。メモリ状態の各クラスタは、互いに明確に離間された伝導電流ＩSDの範囲内にプログラムされている。例えば、区切り点３８１は、「１」メモリ状態および「２」メモリ状態をそれぞれ表す２つのクラスタ間の限界電流値である。従来の単一パス検知では、「２」メモリ状態に必要とされる条件は、そのメモリ状態が区切り点３８１よりも少ない伝導電流を有するということである。図８では、ソース線偏りがない場合、供給されたしきい値電圧ＶT に関する母集団分布は実線の曲線によって示される。しかし、ソース線偏り誤差のため、コントロールゲートでの各メモリセルのしきい値電圧はソース線偏りによって増大する。このことは、偏りを補償するために高いコントロールゲート電圧を印加する必要があることを意味する。図８では、ソース線偏りは、供給されたＶT がより高い方へ向かう分布（破線）のシフトを生じさせる。高い（低電流）メモリ状態の場合に対して、このシフトは大きくなる。区切り点３８１が、ソース線誤差を考慮せずに設計された場合、ソース線誤差の存在によって、「１」状態の最後尾の一部は、非導通領域に現れる伝導電流を有することになり、この伝導電流は、区切り点３８１よりも高いことを意味する。これによって、「２」状態（少ない導電性）として誤って画定された「１」状態（大きい導電性）の一部を生じさせる。
【００６９】
例えば、本発明の複数パス検知を２つのパス（ｊ＝１〜２）で実施することができる。第１のパスの後に、区切り点３８１よりも高い伝導電流を有するメモリセルを識別し、伝導電流をオフに転換することによって除去する。伝導電流をオフに転換する好適な方法は、ビット線上のドレイン電圧を接地点に設定することである。図７Ａも参照すると、この設定は、区切り点３８１によって画定されたすべての高電流状態を効果的に除去し、これによって、より多く減少されたｉTOT 、従って、より多く減少されたＶdropを生じさせる。第２のパス（ｊ＝２）では、ソース線偏りの原因となる高電流状態が除去されたので、破線の分布は実線の分布に近づく。従って、限界電流値として区切り点３８１を用いる検知は、「１」状態を「２」状態と間違えなくなる。
【００７０】
従来の単一パスアプローチと比較すると、本発明の２パス方法は、「２」またはそれ以上高いセルとして「１」のセルの一部を誤認する可能性をかなり減少させる。３つ以上のパスも考慮されるが、パスの数の増大に伴う逓減が存在する。さらに、各パスは、同じ限界電流を有することができ、または、各々の連続的なパスの場合、用いられる限界電流は、従来の単一パス検知に通常用いられる区切り点の電流に収束する。
【００７１】
図９は、本発明の一実施形態に従ってソース線偏りを減少させる複数パス検知方法を示す流れ図である。
ステップ４００：メモリセルのページに対して、最初に、メモリセルのページに等しいメモリセルの動作セットを設定する。
ステップ４１０：複数パスｊ＝１〜Ｎを開始する。
ステップ４２０：限界電流値Ｉ0 （ｊ）を設定する。第１のパスｊ＞１の後、Ｉ0 （ｊ）は、前のパスｊ−１の限界電流値以下である。すなわち、Ｉ0 （ｊ）≦Ｉ0 （ｊ−１）である。
ステップ４３０：動作セットのうち、限界電流値Ｉ0 （ｊ）よりも高い伝導電流を有するメモリセルを決定する。
ステップ４４０：限界電流値Ｉ0 （ｊ）よりも高い伝導電流を有するこれらのメモリセルにさらなる電流が流れるのを阻止する。
ステップ４５０：阻止されなかった伝導電流を有する残りのメモリセルに等しいメモリセルの動作セットを設定する。ｊ＜Ｎの場合、ステップ４１０に戻り、その他の場合、ステップ４６０に進む。
ステップ４６０：メモリセルのページの状態を読み出す。
ステップ４７０：終了。
【００７２】
図１０は、本発明の好適な実施形態による複数パス検知モジュールを示す概略図である。複数パス検知モジュール３８０は、結合されたビット線３６を介してメモリセル１０の伝導電流を検知する。複数パス検知モジュール３８０は、多数の構成要素を選択的に接続することができる検知ノード４８１を有する。最初に、分離トランジスタ４８２は信号ＢＬＳによって有効にされた場合にビット線３６を検知ノード４８１に接続する。プリチャージ回路４８４は検知ノード４８１に結合されている。プリチャージ回路４８４は有効にされた場合にビット線電圧を、検知に適する所定のドレイン電圧に至らせる。これと同時に、メモリセルのコントロールゲートは、考慮中である所定のメモリ状態に対して所定のしきい値電圧ＶT （ｉ）に設定される。これによって、メモリセル１０に流れるソース−ドレイン伝導電流を生じさせ、ソース−ドレイン伝導電流は、結合されたビット線３６から検知することができる。この伝導電流は、メモリセルにプログラムされた電荷と、メモリセルのソースとドレインとの間に公称電圧差が存在する場合に、供給されたＶT （ｉ）との関数である。
【００７３】
次に、検知増幅器３９０は、メモリセル１０内の伝導電流を検知するために検知ノードに接続される。セル電流弁別器３９４は、電流レベルの弁別器または比較器として作用する。セル電流弁別器３９４は、伝導電流が所定の限界電流値Ｉ0 （ｊ）よりも高いか低いかを判断する。伝導電流が所定の限界電流値Ｉ0 （ｊ）よりも高い場合、ラッチ３９６は所定の状態に設定される。プルダウン回路４８６は、例えばハイ（ＨＩＧＨ）であるＩＮＶを用いて、ラッチ３９６が所定の状態に設定されたことに応答して起動される。これによって、検知ノード４８１、従って、接続されたビット線３６を接地電圧にプルダウンする（引き下げる）。これによって、ソースとドレインとの間に電圧差が生じないため、コントロールゲート電圧にかかわらず、伝導電流がメモリセル１０に流れることを阻止する。
【００７４】
一般的に、メモリセルのページは対応数の複数パス検知モジュール３８０によって動作される。ページコントローラ４９８は、制御およびタイミング信号を各検知モジュールに供給する。一実施形態では、ページコントローラ４９８は、図６Ａに示されている制御回路３１０内の状態マシン３１２の一部として実施される。別の実施形態では、ページコントローラは読み出し／書き込み回路３７０の一部である。ページコントローラ４９８は、所定数のパス（ｊ＝１〜Ｎ）を通して複数パス検知モジュール３８０の各々に反復させ、しかも、各パスに対して所定の限界電流値Ｉ0 （ｊ）を供給する。後に図１３と関連して分かるように、検知する期間としても限界電流値を実施することができる。最後のパスの後、ページコントローラ４９８は信号ＮＣＯで転送ゲート４８８を有効にして、検知したデータとして検知ノード４８１の状態を読み出してバス４９９に読み出す。全体で、すべての複数パスモジュール３８０から検知データのページが読み出される。
【００７５】
図１１は、図１０の複数パス検知モジュールの動作を示す流れ図である。
ステップ４００：各々に結合されたビット線を有するメモリセルのページに対して、最初に、メモリセルのページに等しいメモリセルの動作セットを設定する。
ステップ４０２：メモリセルの動作セットの個々のビット線を所定の電圧範囲内に充電する。
ステップ４１０：複数パスｊ＝１〜Ｎを開始する。
ステップ４１２：所定の電圧範囲内にある電圧のメモリセルの動作セットの個々のビット線から開始する。
ステップ４２０：限界電流値Ｉ0 （ｊ）を設定する。第１のパスｊ＞１の後、Ｉ0 （ｊ）は、前のパスｊ−１の限界電流値以下である。すなわち、Ｉ0 （ｊ）≦Ｉ0 （ｊ−１）である。
ステップ４３０：動作セットのうち、限界電流値Ｉ0 （ｊ）よりも高い伝導電流を有するメモリセルを決定する。
ステップ４４０：限界電流値Ｉ0 （ｊ）よりも高い伝導電流を有するこれらのメモリセルにさらなる電流が流れるのを阻止する。
ステップ４５２：接地点にラッチされプルダウンされなかったビット線を有する残りのメモリセルに等しいメモリセルの動作セットを設定する。ｊ＜Ｎの場合、ステップ４１０に戻り、その他の場合、ステップ４６０に進む。
ステップ４６０：メモリセルのページの状態を読み出す。
ステップ４７０：終了。
【００７６】
ビット線間結合の制御を用いる検知
図１２には、３つの隣接するビット線と、これらビット線間の容量結合の影響とを示す。メモリセル１０−０は、２つの隣接するメモリセル１０−１，１０−２を有する。これと類似して、３つの隣接するビット線３６−０，３６−１，３６−２はそれぞれ３つのメモリセルに結合されている。各ビット線は、それ自体の静電容量ＣBL0 ，ＣBL1 ，ＣBL2 を有する。一対の隣接するビット線３６−０，３６−１は相互静電容量ＣBL01を有する。一対の隣接するビット線３６−０，３６−２は相互静電容量ＣBL02を有する。
【００７７】
このことから分かるように、様々な静電容量が原因で、電流の流れに様々な分岐が生じる場合がある。特に、各ビット線自体の静電容量による電流は、
ｉBLC0＝ＣBL0 ｄ／ｄｔＶBL0 
ｉBLC1＝ＣBL1 ｄ／ｄｔＶBL1 
ｉBLC2＝ＣBL2 ｄ／ｄｔＶBL2 
を生じさせる。
【００７８】
これに類似して、一対の隣接するビット線３６−０，３６−１による交差電流は、
ｉBLC01 ＝ＣBL01ｄ／ｄｔ（ＶBL0 −ＶBL1 ）
ｉBLC02 ＝ＣBL02ｄ／ｄｔ（ＶBL0 −ＶBL2 ）
である。
【００７９】
メモリセル１０−０に対して、セルの伝導電流は、
ｉCELL〜ｉBL0 ＋［ｉBLC00 ＋ｉBLC01 ＋ｉBLC02 ］
である。
【００８０】
前に示したセル電流は、隣接するビット線からの影響のみを含むので、このセル電流は近似値である。一般的に、ビット線ＢＬ０に対して、左側にある隣接しないビット線による静電容量ＣBL03、および右側にある隣接しないビット線による静電容量ＣBL04をも存在する。これに類似して、隣接しないビット線ＢＬ１，ＢＬ２間の相互静電容量ＣBL12が存在する。これら静電容量は、各コンデンサにわたる可変電圧に依存して、流れる電流を変位させる原因になる。隣接しないビット線からの影響が、隣接するビット線からの影響の約１０％であることが推定されている。
【００８１】
しかも、検知モジュール３８０がビット線に結合されているので（図１０参照）、検知された電流はｉBL0 であって、様々なビット線の静電容量からの電流の影響が原因でｉCELLに一致しない。
【００８２】
１つの従来技術の解決策は、隣接するセルのビット線を接地する間にメモリセルを検知することである。メモリセル内の伝導電流は、結合されたビット線の静電容量による放電の速度に留意することによって検知される。従って、ビット線電圧の変化速度から伝導電流を導き出すことができる。図１２に関して、このことは、ビット線ＢＬ０  ３６−０上の伝導電流が検知されている間、隣接するビット線ＢＬ１  ３６−１上の電圧ＶBL1 と、隣接するビット線ＢＬ２  ３６−２上の電圧ＶBL2 とはゼロに設定されていることを意味する。隣接するビット線の電流を遮断することによって、隣接するビット線間のクロストークは除去される。しかし、この従来技術の検知は、時間的に変化するＶBL0 ＝ＶBL0 （ｔ）を生じさせるので、前に示された式によって、接地点に対するＢＬ０の自己静電容量は、ＣBL00＋ＣBL01＋ＣBL02となる。また、この従来技術の検知は、ＣBL03，ＣBL04およびＣBL12と関連するビット線のような隣接しないビット線によってもたらされた変位電流を除去しない。これらの電流の大きさは小さいが、それにもかかわらず、感知されうる。
【００８３】
本発明の別の態様によれば、メモリ装置およびその方法は、ビット線間結合によって生じた誤差を最小限にしながら、複数のメモリセルの検知を並行して行う。本質的に、伝導電流が検知されている間、各々の隣接対のビット線間の電圧差が時間にほとんど依存しないように、複数のメモリセルに結合された複数のビット線のビット線電圧は制御される。この条件が課された場合、様々なビット線の静電容量による電流はすべて省略される。その理由は、これら電流のすべてが、時間的に変化する電圧差に依存するためである。従って、前の式から、［ｉBLC00 ＋ｉBLC01 ＋ｉBLC02 ］＝０なので、ビット線から検知された電流は、セルの電流、例えば、ｉBL0 ＝ｉCELLに一致する。
【００８４】
図１３Ａは、ビット線間結合を減少させながら検知する方法を示す流れ図である。
ステップ５００：伝導電流を検知するためにメモリセルのページの各々にビット線を結合する。
ステップ５１０：各ビット線間電圧を所定の範囲内に充電する。
ステップ５２０：各々の隣接対のビット線間の電圧差が時間にほとんど依存しないように各ビット線のビット線電圧を制御する。
ステップ５３０：ビット線が制御下にある間、各ビット線を通過する伝導電流を検知する。
ステップ５４０：終了。
【００８５】
本発明の別の態様によれば、一定の電圧条件にかかわらず、検知回路および方法は、所定のコンデンサの電圧変化速度に留意することによってメモリセルの伝導電流の決定を可能にする。
【００８６】
図１３Ｂは、図１３Ａに示されている検知ステップ５３０のさらに詳細な実施形態を示す流れ図である。
ステップ５３２：ビット線が制御下にある間、各ビット線を用いて、所定のコンデンサにわたる電圧を変更することによって、各ビット線を通過する伝導電流を検知する。
ステップ５３４：所定のコンデンサにわたる電圧の変化速度によって伝導電流を決定する。
【００８７】
図１４には、本発明の様々な態様を実施する好適な検知モジュールを示す。検知モジュール４８０は、ビット線分離トランジスタ４８２、ビット線プルダウン回路４８６、ビット線電圧クランプ部６１０、読み出しバス転送ゲート４８８および検知増幅器６００を備える。
【００８８】
ビット線分離トランジスタ４８２が信号ＢＬＳによって有効にされた場合、検知モジュール４８０をメモリセル１０のビット線３６に接続することができる。検知モジュール４８０は、検知増幅器６００を用いてメモリセル１０の伝導電流を検知し、検知ノード４８１で読み出し結果をデジタル電圧レベルＳＥＮ２としてラッチし、読み出しバス４９９に出力する。
【００８９】
本質的に、検知増幅器６００は、他の電圧クランプ部６２０、プリチャージ回路６４０、弁別器または比較回路６５０、およびラッチ６６０を備える。弁別器回路６５０は専用のコンデンサ６５２を含む。
【００９０】
検知モジュール４８０は、図１０に示されている複数パス検知モジュール３８０に類似する。しかし、図１４では、後に説明するように、弱いプルアップ（引き上げ）機能がプリチャージ回路６４０に実装されている。プリチャージ回路６４０は、ソース線偏り誤差を減少させる目的で、高電流を有するセルを識別してこれらのセルをオフに転換する別の方法として作用する。
【００９１】
検知モジュール４８０は、ビット線間結合を減少させる追加の機能をも有する。この機能は、検知中、時間に依存しないようにビット線電圧を保つことによって実施される。この機能はビット線電圧クランプ部６１０によって達成される。以下に説明するように、他の電圧クランプ部６２０は、すべての検知条件の下でビット線電圧クランプ部６１０が適切に機能することを確実にする。また、検知は、伝導電流によりビット線の静電容量を放電する速度に留意する従来技術の方法によって行われないが、検知増幅器６００によって設けられた専用のコンデンサ６５２を放電する速度に留意する。
【００９２】
検知モジュール４８０の１つの特徴は、ビット線間結合を回避するために検知中にビット線に供給する一定の電圧を組み入れることである。このことをビット線電圧クランプ部６１０によって実施するのが好ましい。ビット線電圧クランプ部６１０は、ビット線３６と直列接続されたトランジスタ６１２を用いてダイオードクランプのように動作する。トランジスタ６１２のゲートは、しきい値電圧ＶT に加えて所望のビット線電圧ＶBLに等しい一定の電圧ＢＬＣにバイアスされる。このように、トランジスタ６１２は検知ノード４８１からビット線を分離し、所望のＶBL＝０．５〜０．７Ｖのような一定の電圧レベルをビット線に設定する。一般的に、ビット線電圧レベルは、長期のプリチャージ時間を回避するのに充分に低く、かつ接地雑音および他の要因を回避するのに充分に高いレベルに設定される。
【００９３】
検知増幅器６００は、検知ノード４８１を通過する伝導電流を検知し、伝導電流が所定値よりも上回っているか下回っているかを判断する。検知増幅器は、検知ノード４８１で検知結果を信号ＳＥＮ２としてデジタルの形態で読み出しバス４９９に出力する。
【００９４】
本質的に信号ＳＥＮ２の反転状態であるデジタル制御信号ＩＮＶも、プルダウン回路４８６を制御するのに出力される。検知された伝導電流が所定値よりも高い場合、ＩＮＶはハイ（ＨＩＧＨ）であり、ＳＥＮ２はロー（ＬＯＷ）である。この結果はプルダウン回路４８６によって補強される。プルダウン回路４８６は、制御信号ＩＮＶによって制御されるｎ形トランジスタ４８７を含む。
【００９５】
図１４とタイミング図の図１５（Ａ）〜（Ｋ）との双方を参照することによって、検知モジュール４８０の動作およびタイミングを説明する。図１５（Ａ）〜（Ｋ）は、段階（１）〜（９）に画定されている。
【００９６】
段階（０）：設定
有効にする信号ＢＬＳ（図１５（Ａ）（０））を介して検知モジュール４８０はビット線３６に接続される。電圧クランプ部はＢＬＣ（図１５（Ｂ）（０））で有効にされる。制限電流源としてプリチャージ回路６４０は制御信号ＦＬＴ（図１５（Ｃ）（０））で有効にされる。
【００９７】
段階（１）：制御されたプリチャージ
トランジスタ６５８を介して信号ＩＮＶを接地点にプルダウンするリセット信号ＲＳＴ（図１５（Ｄ）（１））によって検知増幅器６００が初期化される。従って、リセットの状態では、ＩＮＶはロー（ＬＯＷ）に設定される。これと同時に、ｐ形トランジスタ６６３は相補信号ＬＡＴをＶddまたはハイ（ＨＩＧＨ）までプルアップする（図１５（Ｈ）（１））。
【００９８】
分離ゲート６３０は、信号ＬＡＴによって制御されるｎ形トランジスタ６３４によって形成されている。従って、リセットの後、分離ゲートが有効にされて検知ノード４８１を検知増幅器の内部検知ノード６３１に接続し、信号ＳＥＮ２は、内部検知ノード６３１の信号ＳＥＮと同じになる。
【００９９】
プリチャージ回路６４０は、所定の期間、内部検知ノード６３１および検知ノード４８１を介してビット線３６をプリチャージする。これによって、ビット線を、導通の検知に最適な電圧に至らせる。
【０１００】
プリチャージ回路６４０は、制御信号ＦＬＴ（「ＦＬＯＡＴ」）によって制御されるプルアップｐ形トランジスタ６４２を含む。ビット線３６は、ビット線電圧クランプ部６１０によって設定されたように所望のビット線電圧にプルアップされる。プルアップの速度はビット線３６内の伝導電流に依存する。伝導電流が小さいほど、プルアップが速くなる。
【０１０１】
図１５（Ｉ１）〜（Ｉ４）には、７００ｎＡ、４００ｎＡ、２２０ｎＡおよび４０ｎＡの伝導電流を有するメモリセルのビット線電圧をそれぞれ示す。
【０１０２】
所定値よりも高い伝導電流を有するメモリセルがオフに転換され、ソース線偏りの原因が除去されれば、ソース線偏りによる検知誤差が最小限にされることは、図７〜１１に関連して前に説明した。
【０１０３】
本発明の別の態様によれば、プリチャージ回路６４０は、２つの機能を果たすように実施される。一方は、ビット線を最適な検知電圧にプリチャージすることである。他方は、ＤＣ（直流）検知に対して、所定値よりも高い伝導電流を有するメモリセルを識別して、ソース線偏りの原因からメモリセルを除去できるようにするのに役立つことである。
【０１０４】
ＤＣ検知は、所定の電流をビット線に供給する電流源のように作用するプリチャージ回路を設けることによって達成される。信号ＦＬＴは、プリチャージ回路６４０に流れる所定の電流をｐ形トランジスタ６４２が「プログラムする」ようにｐ形トランジスタ６４２を制御する。一例として、５００ｎＡに設定された基準電流を有する電流ミラーからＦＬＴ信号を発生することができる。ｐ形トランジスタ６４２が電流ミラーの鏡面対称な脚部を形成する場合、ｐ形トランジスタ６４２も、そこに流れる同じ５００ｎＡを有することになる。
【０１０５】
図１５（Ｉ１）〜（Ｉ４）には、７００ｎＡ、４００ｎＡ、２２０ｎＡおよび４０ｎＡの伝導電流を有するメモリセルにそれぞれ接続された例示的な４つのビット線の電圧を示す。プリチャージ回路６４０が、５００ｎＡの限界を有する電流源である場合、例えば、５００ｎＡを上回る伝導電流を有するメモリセルは、ビット線の電荷を、蓄積するよりも速く排出させる。その結果として、伝導電流７００ｎＡを有するビット線に対して、その電圧または内部検知ノード６３１の信号ＳＥＮは、約０Ｖのままである（図１５（Ｉ１）（１））。その一方で、メモリセルの伝導電流が５００ｎＡを下回る場合、プリチャージ回路６４０はビット線を充電し始め、その電圧は、固定されたビット線電圧（例えば、電圧クランプ部６１０によって設定された０．５Ｖ）へ上昇し始める（図１５（Ｉ２）（１）〜（Ｉ４）（１））。これに対応して、内部検知ノード６３１は約０Ｖのままか、あるいはＶddまでプルアップされる（図１５（Ｇ））。一般的に、伝導電流が小さいほど、より速くビット線電圧が、固定されたビット線電圧まで充電する。従って、制御されたプリチャージ段階の後、ビット線の電圧を検査することによって、接続されたメモリセルの伝導電流が、所定レベルよりも高いか低いかを識別することが可能である。
【０１０６】
段階（２）：ＤＣラッチおよびその後の検知による高電流セルの除去
制御されたプリチャージ段階の後、信号ＳＥＮが弁別器回路６５０によって検知された時点で最初のＤＣ高電流検知段階が開始する。検知は、所定レベルよりも高い伝導電流を有するメモリセルを識別する。弁別器回路６５０は、直列になっている２つのｐ形トランジスタ６５４，６５６を含む。これらｐ形トランジスタは、ノード６５７が信号ＩＮＶを登録するプルアップとして作用する。ｐ形トランジスタ６５４は、ロー（ＬＯＷ）に達する読み出しストローブ信号ＳＴＢによって有効にされ、ｐ形トランジスタ６５６は、ロー（ＬＯＷ）に達する内部検知ノード６３１のＳＥＮ信号によって有効にされる。前述したように、高電流セルは約０Ｖの信号ＳＥＮを有するか、あるいは少なくとも、ｐ形トランジスタ６５６をオフに転換するのに充分高くビット線をプリチャージすることができない。例えば、弱いプルアップが５００ｎＡの電流に制限されている場合、７００ｎＡの伝導電流を有するセルをプルアップすることができない（図１５（Ｇ１）（２））。ロー（ＬＯＷ）にラッチするためにＳＴＢが発生すると、ノード６５７のＩＮＶはＶddにプルアップされる。これによって、ハイ（ＨＩＧＨ）のＩＮＶおよびロー（ＬＯＷ）のＬＡＴでラッチ回路６６０を設定する（図１５（Ｈ１）（２））。
【０１０７】
ＩＮＶがハイ（ＨＩＧＨ）であり、ＬＡＴがロー（ＬＯＷ）である場合、分離ゲート６３０は無効にされ、検知ノード４８１は内部検知ノード６３１から遮断される。これと同時に、ビット線３６はプルダウン回路４８６によって接地点にプルダウンされる（図１５（Ｉ１）（２））。これによって、ビット線のいかなる伝導電流をも効果的にオフに転換して、ソース線偏りの原因から除去する。
【０１０８】
従って、検知モジュール４８０の１つの好適な実施例では、制限電流源プリチャージ回路が用いられる。このプリチャージ回路は追加または代替の方法（ＤＣ検知）を用いて、高電流を有するビット線を識別し、それらをオフに転換して、その後の検知でソース線偏り誤差を最小限にする。
【０１０９】
別の実施形態では、プリチャージ回路は、高電流ビット線を識別するのに役立つように特別に構成されないが、メモリシステムが利用できる最大電流の許容の範囲内で可能な限り高速にビット線のプルアップおよびプリチャージを最適化する。
【０１１０】
段階（３）：回復／プリチャージ
以前にプルダウンされなかったビット線３６のようなビット線の伝導電流を検知するよりも前に、プリチャージ回路は信号ＦＬＴによって起動されて内部検知ノード６３１をＶddにプリチャージする（図１５（Ｃ）（３）および図１５（Ｉ２）（３）〜（Ｉ４）（３））。
【０１１１】
段階（４）：第１のＡＣ検知
ここから先の動作は、検知ノードが浮遊状態にあり、電圧が電流検知（ＡＣすなわち交流検知）中に変化するという図１０〜１１に関して説明した複数パス検知に類似する。図１４での機能強化は、ビット線間結合を回避するため、一定を保つビット線電圧で検知が実行されるということである。
【０１１２】
好適な実施形態では、ＡＣ（交流）検知は、浮遊状態にある内部検知ノード６３１での電圧降下を決定することによって実行される。このことは、内部検知ノード６３１に結合されたコンデンサＣSA６５２を用い、伝導電流がコンデンサＣSA６５２を放電する速度を考慮する弁別器または比較回路６５０によって達成される。集積回路環境では、一般的に、コンデンサ６５２はトランジスタを用いて実施される。コンデンサ６５２は、最適な電流決定のために選択できる所定の静電容量、例えば３０ｆＦを有する。一般的に１００〜１０００ｎＡの範囲内にある限界電流値を、放電期間の適切な調整によって設定することができる。
【０１１３】
弁別器回路６５０は内部検知ノード６３１の信号ＳＥＮを検知する。各検知よりも前に、内部検知ノード６３１の信号ＳＥＮはプリチャージ回路６４０によってＶddにプルアップされる。これによって、最初に、コンデンサ６５２にわたる電圧をゼロに設定する。
【０１１４】
検知増幅器６００に検知する用意ができた場合、プリチャージ回路６４０は、ハイ（ＨＩＧＨ）に達するＦＬＴによって無効にされる（図１５（Ｃ）（４））。第１の検知期間Ｔ１は、ストローブ信号ＳＴＢのアサーションによって設定される。検知期間中、導電性メモリセルによって生じた伝導電流はコンデンサを放電する。ビット線３６の伝導電流の排出動作を介してコンデンサ６５２が放電するので、ＳＥＮはＶddから減少する。図１５（Ｇ２）〜（Ｇ４）には、４００ｎＡ、２２０ｎＡおよび４０ｎＡの伝導電流を有するメモリセルにそれぞれ接続された残りの３つの例示的なビット線に対応するＳＥＮ信号をそれぞれ示す。より高い伝導電流を有するメモリセルに対して、この減少はより速くなる。
【０１１５】
段階（５）：第１のＡＣラッチおよびその後の検知による高電流セルの除去
所定の第１の検知期間の終わりでは、ＳＥＮは、ビット線３６の伝導電流に依存して、ある電圧まで減少されている（図１５（Ｇ２）（４）〜（Ｇ４）（４））。一例として、この第１の段階での限界電流は３００ｎＡとして設定される。コンデンサＣSA６５２、検知期間Ｔ１およびｐ形トランジスタ６５６のしきい値電圧は、限界電流（例えば、３００ｎＡ）よりも高い伝導電流に対応する信号ＳＥＮが、弁別器回路６５０内のトランジスタ６５６をオンに転換するのに充分低く降下するように設定されている。ロー（ＬＯＷ）にラッチするために信号ＳＴＢが発生すると、出力信号ＩＮＶはハイ（ＨＩＧＨ）にプルアップされ、ラッチ６６０によってラッチされる（図１５（Ｅ）（５）および図１５（Ｈ２））。その一方で、限界電流を下回る伝導電流に対応する信号ＳＥＮは、トランジスタ６５６をオンに転換することができない信号ＳＥＮを発生する。この場合、ラッチ６６０には変化がなく、その場合、ＬＡＴはハイ（ＨＩＧＨ）のままである（図１５（Ｈ３）および図１５（Ｈ４））。従って、弁別器回路６５０は、検知期間によって設定された基準電流に対してビット線３６の伝導電流の大きさを効果的に決定するということが分かる。
【０１１６】
検知増幅器６００は、ビット線電圧クランプ部６１０が適切に機能するのに充分高くトランジスタ６１２のドレインの電圧を維持するという目的を有する他の電圧クランプ部６２０をも含む。前述したように、ビット線電圧クランプ部６１０はビット線電圧を所定値ＶBL、例えば０．５Ｖに固定する。これによって、トランジスタ６１２のゲート電圧ＢＬＣをＶBL＋ＶT （ここで、ＶT はトランジスタ６１２のしきい値電圧である）に設定する必要があり、検知ノード４８１に接続されたドレインをソースよりも大きくする、すなわち、信号ＳＥＮ２＞ＶBLである必要がある。特に、電圧クランプ部６１０，６２０の構成を考えると、ＳＥＮ２を、（ＬＡＴ−ＶT ）または（ＢＬＸ−ＶT ）のどちらか小さい方よりも高くすべきではなく、ＳＥＮを、（ＬＡＴ−ＶT ）または（ＢＬＸ−ＶT ）のどちらか小さい方よりも低くすべきではない。検知中、分離ゲート６３０はパススルーモードにある。しかし、検知中、内部検知ノード６３１の信号ＳＥＮは、Ｖddから減少する電圧を有する。他の電圧クランプ部６２０は、ＳＥＮが（ＬＡＴ−ＶT ）または（ＢＬＸ−ＶT ）のどちらか低い方まで降下しないようにする。このことは、信号ＢＬＸによって制御されるｎ形トランジスタ６１２によって達成される。ここで、ＢＬＸ≧ＶBL＋２ＶT である（図１５（Ｆ））。従って、電圧クランプ部６１０，６２０の動作を介して、ビット線電圧ＶBLは検知中、一定に、例えば〜０．５Ｖに保たれる。
【０１１７】
従来技術でのビット線の静電容量を用いる代わりに専用のコンデンサ６５２を用いる電流の測定は、幾つかの観点で有利である。第１に、この測定は、ビット線上に一定の電圧源を可能にし、従って、ビット線間クロストークを回避する。第２に、専用のコンデンサ６５２によって、検知中、最適である静電容量を選択することができる。例えば、約２ｐＦのビット線の静電容量と比較すると、専用のコンデンサ６５２は約３０ｆＦの静電容量を有することができる。より小さい静電容量はより速く放電するので、検知速度を増大させることができる。最後に、ビット線の静電容量を用いる従来技術の方法と比較すると、専用の静電容量に対する検知によって、検知回路をメモリ構造から独立させることができる。
【０１１８】
別の実施形態では、電流決定は、基準メモリセルの伝導電流によって供給することができる基準電流との比較によって達成される。基準電流は、比較電流を電流ミラーの一部として用いて実施することができる。
【０１１９】
電流決定の出力ＬＡＴはラッチ回路６６０によってラッチされる。ラッチ回路は、トランジスタ６６６，６６８と一緒にトランジスタ６６１，６６２，６６３，６６４によってセット／リセットラッチとして形成されている。ｐ形トランジスタ６６６は信号ＲＳＴ（ＲＥＳＥＴ）によって制御され、ｎ形トランジスタ６６８は信号ＳＴＢ（ＳＴＲＯＢＥまたはＳＥＴ* ）によって制御される。
【０１２０】
一般的に、メモリセルのページは対応数の複数パス検知モジュール４８０によって動作される。最初の限界電流レベルよりも高い伝導電流を有するメモリセルに対して、ＬＡＴ信号をロー（ＬＯＷ）にラッチする。このことは、次に、ビット線プルダウン回路４８６を起動して対応するビット線を接地点にプルダウンし、従って電流をオフに転換する。
【０１２１】
段階（６）：回復／プリチャージ
以前にプルダウンされなかったビット線３６のようなビット線の伝導電流を次に検知するよりも前に、プリチャージ回路は信号ＦＬＴによって起動されて内部検知ノード６３１をＶddにプリチャージする（図１５（Ｃ）（６）および図１５（Ｉ３）（６）〜（Ｉ４）（６））。
【０１２２】
段階（７）：第２の検知
検知増幅器６００に検知する用意ができた場合、プリチャージ回路６４０は、ハイ（ＨＩＧＨ）に達するＦＬＴによって無効にされる（図１５（Ｃ）（７））。第２の検知期間Ｔ２は、ストローブ信号ＳＴＢのアサーションによって設定される。検知期間中、伝導電流はいくらかでもあればコンデンサを放電する。ビット線３６の伝導電流の排出動作を介してコンデンサ６５２が放電するので、ＳＥＮはＶddから減少する。
【０１２３】
この例によれば、３００ｎＡよりも高い伝導電流を有するメモリセルは、前の段階で既に識別され遮断されている。図１５（Ｇ３）（７）および図１５（Ｇ４）（７）には、２２０ｎＡおよび４０ｎＡの伝導電流を有するメモリセルにそれぞれ接続された２つの例示的なビット線に対応するＳＥＮ信号をそれぞれ示す。
【０１２４】
段階（８）：読み出しのための第２のラッチ
所定の第２の検知期間Ｔ２の終わりでは、ＳＥＮは、ビット線３６の伝導電流に依存して、ある電圧まで減少される（図１５（Ｇ３）（７）〜（Ｇ４）（７））。一例として、この第２の段階の限界電流は１００ｎＡとして設定される。この場合、２２０ｎＡの伝導電流を有するメモリセルは、ロー（ＬＯＷ）にラッチされたＬＡＴ（図１５（Ｈ３）（７））を有し、ビット線は、その後、接地点にプルダウンされる（図１５（Ｉ３）（７））。その一方で、４０ｎＡの伝導電流を有するメモリセルは、ハイ（ＨＩＧＨ）のＬＡＴで事前設定されたラッチの状態には影響がない。
【０１２５】
段階（９）：バスへの読み出し
最後に、読み出し段階では、転送ゲート４８８の制御信号ＮＣＯによって、ラッチされた信号ＳＥＮ２を読み出しバス４９９に読み出すことができる（図１５（Ｊ）および図１５（Ｋ））。
【０１２６】
図１０に示されているページコントローラ３９８のようなページコントローラも、制御およびタイミング信号を検知モジュールの各々に供給する。
【０１２７】
図１５（Ｉ１）〜（Ｉ４）から分かるように、各検知期間中、ビット線電圧は一定のままである。従って、前述したことから、容量性ビット線間結合は除去される。
【０１２８】
図１４に示されている検知モジュール４８０は、３つのパスで検知が実行される１つの好適な実施形態である。最初の２つのパスは、高電流メモリセルを識別し遮断するように実施される。ソース線偏りの原因となる高電流が除去されたので、最後のパスは、低い範囲の伝導電流を有するセルをさらに正確に検知することができる。
【０１２９】
他の実施形態では、検知動作は、ＤＣパスおよびＡＣパスの異なる組み合わせで実施される。２つ以上のＡＣパスのみを用いる実施形態さえある。異なるパスの場合、用いられる限界電流値を毎回同じにすることができ、または最後のパスに用いられた限界電流へ漸次収束することができる。
【０１３０】
隣接するフローティングゲート結合によって取り込まれる誤差の管理
高密度集積回路の不揮発性メモリ装置に固有の別の誤差は、前述したように、隣接するフローティングゲート結合による。メモリセルの近接性は、隣接するセルの電荷素子から電界の摂動を生じさせる。本発明の別の態様によれば、プログラミング動作と読み出し動作との間で各セルの電界環境の変化を最小限にすることによって摂動による誤差は最小限にされる。このことは、メモリセルのページ内の隣接するメモリセルのすべてを同時にプログラムすることによって達成される。個々のメモリセルおよび隣接するメモリセルが同時にプログラムされるので、メモリセルがプログラムされる時点から読み出される時点までに個々のセルに生じる電界環境において最小限の変化を確実にする。
【０１３１】
このことは、偶数ページおよび奇数ページを独立してプログラムする従来技術の場合と対照的である。従来技術の場合、偶数のページのメモリセルがプログラムされた後、奇数ページにおいて隣接するメモリセルが原因となる電界を、奇数ページが異なるデータセットでプログラムされた場合に極端に変化させることがある。
【０１３２】
前述したように、同時にプログラムまたは読み出される「ページ」内のメモリセルの数は、ホストシステムによって送信または要求されたデータサイズに応じて変化することがある。従って、（１）上部ページプログラミングおよび下部ページプログラミングを備えることができるように偶数ビット線および奇数ビット線を別々にプログラムするか、（２）全ビット線をプログラムする（「全ビット線プログラミング」）か、または（３）右ページプログラミングおよび左ページプログラミングを備えることができるように左または右ページ内の全ビット線を別々にプログラムするといったような、単一のワード線に結合されたメモリセルをプログラムするのに幾つかの方法がある。
【０１３３】
既存の不揮発性メモリ装置では、同じワード線によって結合されたメモリセルの行は、２つのインターリーブページに構成されている。一方のページは、偶数列のメモリセルから成り、他方のページは、奇数列のメモリセルから成る。偶数または奇数ページは別々に検知されプログラムされる。このことは、前述したように、ビット線間結合を制御する必要性から必要とされる。従って、交互のビット線を接地し、その間、読み出し／書き込み動作を他の一連のビット線で実行するのが好ましい。
【０１３４】
しかし、前述したように、少なくとも３つの観点においてインターリーブページ構造は不利である。第１に、インターリーブページ構造は追加の多重化回路を必要とする。第２に、インターリーブページ構造の性能は遅い。ワード線によって接続されまたは１つの行に接続されたメモリセルの読み出しまたはプログラミングを終了するため、２つの読み出しまたは２つのプログラミング動作が必要とされる。第３に、インターリーブページ構造は、隣接する電荷記憶素子から電界結合のような他の妨害の影響を減少させることにも最適ではない。
【０１３５】
全ビット線プログラミング
図１２〜１５に関して説明したように、ビット線間結合を制御することは本発明によって可能である。従って、検知またはプログラミングベリファイ中、交互のビット線を接地する必要がなく、従って、隣接しないメモリセルを有する偶数または奇数ページで動作する要件を緩和し、ベリファイ動作を加速させる。
【０１３６】
本発明の別の態様によれば、ビット線間結合が制御下にある間、メモリセルの隣接するページは並行してプログラムされる。これによって、隣接するフローティングゲートからの外的な電界の影響を最小限にする。
【０１３７】
図６Ａ、図１０および図１４に示されている検知モジュールを、全ビット線検知を実行するように構成されたメモリ構造で実施するのが好ましい。言い換えれば、行内の隣接するメモリセルを検知モジュールに各々接続して検知を並行して実行することができる。このようなメモリ構造は、ラウル−エイドリアン・セルニアによる「非常にコンパクトな不揮発性メモリおよびその方法」という２００２年９月２４日に出願された同一出願人による同時係属中の米国特許出願第１０／２５４，４８３号（特許文献１８）にも開示されている。この特許出願の開示の全ては、本願明細書において参照により援用されている。
【０１３８】
図１６Ａは、隣接するフローティングゲート結合による誤差を減少させるプログラミングおよび読み出し方法を示す流れ図である。
ステップ７００：最後のプログラミングベリファイおよびその後の読み出し中に個々のメモリセルに生じる有効電界の差が最小限にされるようにメモリセルのページを並行してプログラムしベリファイする。
ステップ７１０：終了。
【０１３９】
図１６Ｂは、図１６Ａに示されている本発明のステップの好適な実施形態を示す流れ図である。
ステップ７３０：隣接するメモリセルのページを形成する。
ステップ７４０：メモリセルのページを並行してプログラムしベリファイする。
ステップ７５０：その後、メモリセルのページを読み出す。
ステップ７６０：終了。
【０１４０】
左ページおよび右ページのプログラミング
図１７には、メモリアレイの構造が、メモリセルの左ページ３０１および右ページ３０２に編成されたメモリセルの各行を有することを除いて、図６Ａおよび図６Ｂに示されているメモリアレイに類似するメモリアレイを示す。各ページは、複数の隣接するメモリセルから成る。例えば、各ページは４，２５６個のセルを有することができる。好適な実施形態では、プログラミングは左ページおよび右ページに個々に実行される。独立した２つのページ間の相互作用を最小限にするため、一方のページがプログラムされている間、他方のページは、接地された全ビット線を有する。各ページが隣接することによる隣接するフローティングゲート結合は、この場合も、プログラミング中、減少される。
【０１４１】
接地のために選択されたビット線の制御されたラッチ
図７〜１１および図１５を参照して複数パス検知について前に説明した。特に、メモリセルのページが並行して検知される場合に、所定のしきい値よりも高い電流状態を有する検知されたメモリセルは、接地点にラッチされたビット線を有し、これによって、メモリセルのページを検知する次のパスでソース線偏り誤差の原因が除去される。
【０１４２】
さらなる別の好適な実施形態によれば、所定の限界レベルよりも高い電流を有する検出されたメモリセルは、検出された直後に、接地されたビット線を必ずしも有するとは限らない。その代わり、ビット線は、接地のためにマークを付けられ、または有効にされる。ページの全メモリセルに対して検出または検知が完了した後のみ、マークを付けられまたは有効にされた全ビット線が接地点にラッチされる。このように、ビット線が接地点にラッチされることに関連する起こりうる大きな電圧の振れは、検知動作外の期間に限定される。これによって、依然として検知および検出されているページのメモリセルのいずれに対しても、ビット線が接地点にラッチされることによる妨害の影響のいずれをも最小限にする。
【０１４３】
図１８には、検知モジュールの別の好適な実施形態を示す。検知モジュール４８０’は、図１４に示されている検知モジュール４８０に類似し、接地するためにプルダウン回路４８６と直列になっている追加の別の接地制御スイッチ５５０を有する。この配置によって、プルダウン回路４８６および接地制御スイッチ５５０の双方が有効にされた時のみ、ビット線３６を接地点に効果的にプルダウンすることができる。接地制御スイッチ５５０は、ゲートで信号ＧＲＳによって制御されるｎ形トランジスタとして示されている。所定のしきい値よりも高い伝導電流を有するメモリセル１０が検出された場合、検知増幅器は、ハイ（ＨＩＧＨ）にラッチされたＩＮＶ信号を発生する。このＩＮＶ信号はプルダウン回路４８６を有効にする。ページの全セルが現在のパスに対する検知動作を完了した後、ページコントローラ４９８は、ハイ（ＨＩＧＨ）のＧＲＳ信号をアサートする。このように、有効にされたプルダウン回路を有するページの全ビット線は、その瞬間に接地点にプルダウンされる。
【０１４４】
図１９（Ａ）〜（Ｋ）は、図１８に示されている検知モジュールのタイミング図である。特に、図１９（Ｈ１）には、タイミング信号ＧＲＳを示す。検知およびラッチが期間（２）、（５）および（８）で行われ、これらの各期間の後および以外で信号ＧＲＳが充分にアサートされ、これによって、適切なビット線の接地は検知およびラッチ動作を妨害しないことが分かる。
【０１４５】
図２０は、図１８の検知モジュールの動作を示す流れ図である。
ステップ７００：メモリセルのページに対して、最初に、メモリセルのページに等しいメモリセルの動作セットを設定する。
ステップ７１０：複数パスｊ＝１〜Ｎを開始する。
ステップ７２０：限界電流値Ｉ0 （ｊ）を設定する。第１のパスｊ＞１の後、Ｉ0 （ｊ）は、前のパスｊ−１の限界電流値以下である。すなわち、Ｉ0 （ｊ）≦Ｉ0 （ｊ−１）である。
ステップ７３０：動作セットのうち、限界電流値Ｉ0 （ｊ）よりも高い伝導電流を有するメモリセルを決定する。
ステップ７４０：動作セットが、限界電流値Ｉ0 （ｊ）よりも高い伝導電流をもはや有しなくなった後、限界電流値Ｉ0 （ｊ）よりも高い伝導電流を有するメモリセルに流れるさらなる電流を阻止する。
ステップ７５０：阻止されなかった伝導電流を有する残りのメモリセルに等しいメモリセルの動作セットを設定する。ｊ＜Ｎの場合、ステップ７１０に戻り、その他の場合、ステップ７６０に進む。
ステップ７６０：メモリセルのページの状態を読み出す。
ステップ７７０：終了。
【０１４６】
基準制御信号を複数の検知増幅器に供給する基準検知増幅器
性能を改善するため、読み出し／書き込み動作は、メモリ記憶ユニットのページに並行して実行される。例えば、ページは４，０９６個のメモリ記憶ユニットから成ることができ、従って、並行して動作するため、等しい数の検知増幅器が必要とされる。
【０１４７】
各検知増幅器がメモリ記憶ユニットの伝導電流を正確に検知するのに必要とされるので、電力供給、動作温度および製造処理の変化によって検知特性に影響を受けないことが好ましい。
【０１４８】
本発明のさらなる別の態様によれば、検知増幅器の母集団を表す特性を有する基準検知増幅器は、環境および体系的な変化を追跡し、これらの変化に検知増幅器の母集団が依存しないように検知増幅器の母集団を制御するのに用いられる。
【０１４９】
図２１Ａには、検知増幅器の母集団に基準制御信号を供給する基準検知増幅器を線図的に示す。検知増幅器の母集団６００−１，．．．６００−ｐは並行して動作される。基準検知増幅器６００−Ｒは、検知増幅器の母集団を制御する制御信号の一部とすることができる制御信号６７０を発生し供給するように実施される。基準検知増幅器６００−Ｒは、検知増幅器の母集団の主な部分と一致する必要はないが、それにもかかわらず、母集団の主な部分を表す特性を有する。
【０１５０】
図２１Ｂには、ＢＬＸおよびＳＴＢのような２つの例示的な基準制御信号を供給する基準検知増幅器を示す。一実施形態では、基準検知増幅器６００−Ｒは、ＢＬＸ信号を出力するＢＬＸ信号発生器６８０を備える。これと類似して、基準検知増幅器６００−Ｒは、ＳＴＢ信号を出力するＳＴＢ発生器６９０を備える。これらの信号は、図１８に示されている検知増幅器６００と関連して説明した。特に、ＢＬＸ信号は、ビット線を所定の電圧に固定するのに役立つために用いられる。これと類似して、ＳＴＢ信号は検知の時間を調整するのに用いられ、ＳＴＢ信号発生器によって供給される。これらの信号は、電源電圧Ｖddおよび検知増幅器内のｎ形トランジスタまたはｐ形トランジスタのしきい値電圧ＶTNまたはＶTPに依存することが分かる。これらのパラメータは、製造処理および動作温度に反応しやすい。すべての検知増幅器が、基準検知増幅器６００−Ｒによって供給された同一の較正済み制御信号を用いることによって、体系的な変化は最小限にされる。
【０１５１】
図１８に示されているような一般的な検知増幅器の動作要件を、最初に、Ｖddおよびトランジスタの様々なしきい値電圧に依存することに重点を置いて説明した。図１８には、１つの好適な検知増幅器６００を示す。前述したように、本質的に、検知増幅器６００は、伝導電流が所定のコンデンサ６５２を充電または放電する速度によってメモリ記憶ユニット１０の伝導電流を測定する。このことは、ノード６３１の信号ＳＥＮを検知することによって達成される。信号ＳＥＮはｐ形トランジスタ６５６のゲートを制御する。検知よりも前に、ＳＥＮは、プリチャージ回路６４０によって（ハイ（ＨＩＧＨ）の）Ｖddにプリチャージされる。これによって、最初に、コンデンサ６５２にわたる電圧をゼロに設定する。検知中、メモリ記憶ユニット１０の伝導電流はコンデンサを放電する。次に、ＳＥＮは、伝導電流に依存する速度でＶddから減少する。基準電流に対応する所定の検知期間の後、ＳＥＮは、ある値に降下する。この値は、測定用のｐ形トランジスタ６５６をオンに転換するかもしれないし、あるいはしないかもしれない。ＳＥＮが、ｐ形トランジスタ６５６をオンに転換するのに充分低く降下する場合、このことは、伝導電流が基準電流よりも高いことを意味する。その一方で、検知期間の終わりにトランジスタ６５６がオンに転換されない場合、伝導電流は基準電流よりも低い。
【０１５２】
従って、測定用のｐ形トランジスタ６５６の弁別レベルはしきい値電圧ＶTPの値に厳密に依存することが分かる。図１８から分かるように、測定用のｐ形トランジスタ６５６をオンに転換するための臨界電圧は、ＳＥＮ〜＜Ｖdd−ＶTPの場合である（ここで、ＶTPは、ｐ形トランジスタ６５６のしきい値電圧である）。
【０１５３】
ＢＬＸ信号の動作要件に関して、次に、検知増幅器６００内の電圧クランプ部６２０の形態をとるプルアップ回路に注目する。最初のプリチャージ期間中、プリチャージ回路６４０によってアクティブプルアップが実行される。その後の期間（図１９参照）では、プリチャージ回路６４０は、検知可能にするためにオフに転換される。次に、検知期間中、電圧クランプ部６２０は、所定の最小値を上回るようにノード４８１の電圧（すなわち、ＳＥＮ２）を保つために有効にされ、これによって、ビット線電圧クランプ部６１０は正確に機能することができる。しかし、このプルアップを高くし過ぎるべきではない。高くし過ぎたことが結果として、測定用のｐ形トランジスタ６５６をオンに転換するのに充分低く降下することができないほど高く固定されたＳＥＮ信号を生じさせる。電圧クランプ部６２０のｎ形トランジスタ６１２のゲートに加えられるＢＬＸの信号強度を設定することによってプルアップを制御することができる。
【０１５４】
測定用のｐ形トランジスタ６５６をオンに転換するための臨界電圧の条件は、ノード６３１においてＳＥＮ〜＜Ｖdd−ＶTPの場合であることが図１８から分かる。従って、ＳＥＮがＶdd−ＶTPよりも小さいように電圧クランプ部６２０はノード６３１を固定する必要がある。このことは、ＢＬＸ〜＜Ｖdd−ＶTP＋ＶTNであるように電圧クランプ部を設定することによって達成される（ここで、ＶTNは、ｎ形トランジスタ６１２のしきい値電圧である）。
【０１５５】
図２２には、ＢＬＸ発生器の好適な実施形態を示す。本質的に、ＢＬＸ発生器６８０は、ＢＬＸがＶdd−ＶTP＋ＶTNを下回る必要があるという条件を満足するＢＬＸ信号を供給する。重要な考慮すべき事項は、制御しようとする検知増幅器の母集団と同じ特性を有し、この母集団の特性を表す基準回路素子を用いるということである。特に、これら基準回路素子は、検知増幅器の母集団と共通点を有する電源電圧Ｖdd、構成要素のトランジスタのしきい値電圧ＶTP，ＶTNなどのような様々な体系的なパラメータに対する基準を供給する。
【０１５６】
図２２では、図１８に示されている検知増幅器内の回路素子に対応する回路素子は、便宜上、ダッシュ記号を有する同一符号によって示されている。従って、基準検知増幅器６００‐Ｒ内のｎ形トランジスタ６１２’は検知増幅器６００の電圧クランプ部６２０内のｎ形トランジスタ６１２に対応する。ｐ形トランジスタ６５６’は測定用のｐ形トランジスタ６５６に対応し、ｐ形トランジスタ６５４’は検知増幅器６００内のｐ形トランジスタ６５４に対応する。これに類似して、ＢＬＸ発生器６８０内に信号ＳＥＮ’を有する検知ノード６３１’は、図１８に示されている検知増幅器６００内の検知ノード６３１に対応する。
【０１５７】
２つの論理ゲート６８２，６５４’は、信号ＢＬＸをオンまたはオフに転換するのに役立つ。制御信号ＢＬＸＤがハイ（ＨＩＧＨ）である場合、論理ゲート６８２をオンに転換し、ＢＬＸ信号を接地点にプルダウンする。これと同時に、ｐ形論理ゲート６５４’をオフに転換し、この論理ゲート６５４’はＶddの供給を遮断する。制御信号ＢＬＸＤがロー（ＬＯＷ）である場合、回路６８０は有効にされる。
【０１５８】
満足すべきＢＬＸ発生器６８０の条件は、ノード６３１’においてＳＥＮ’〜＜Ｖdd−ＶTPかつＢＬＸ〜ＳＥＮ’＋ＶTNである。ｎ形トランジスタ６１２’およびｐ形トランジスタ６５６’は双方ともダイオードとして構成され、これによって、ダイオード降下がそれぞれ必要な電圧ＶTN，ＶTPを供給する。好適な実施形態では、ｎ形トランジスタ６１２’によって形成されたダイオードは、信号ＳＥＮ’が存在する基準ノード６３１’に接続されたソースと、出力ＢＬＸに接続されたドレインとを有する。このように、条件ＢＬＸ〜ＳＥＮ’＋ＶTNは満足される。これに類似して、ｐ形トランジスタ６５６’によって形成されたダイオードは、基準ノード６３１’に接続されたドレインと、Ｖddに接続されたソースとを有する。このように、所望に応じて、条件ＳＥＮ’〜＜Ｖdd−ＶTPも満足される。
【０１５９】
これら条件は、しきい値電流が２つのダイオードのソースおよびドレインを流れることを前提とする。バイアス電流は電流源６８６によって供給される。バイアス電流は、一般的な検知増幅器内に通常流れる電流の値よりも高い値に設定されている。この高い値は、ＳＥＮ’〜＜Ｖdd−ＶTP要件の不等式を満足するためである。値が高いほど、検知増幅器の母集団のうちでトランジスタのしきい値電圧の変化を許容する余裕が大きくなる。従って、制御信号ＢＬＸは、電源電圧Ｖddおよび他の環境条件に対して較正されたしきい値電圧ＶTNまたはＶTPに対して基準検知増幅器６００−Ｒによって発生される。
【０１６０】
基準検知増幅器が基準を与える検知増幅器の母集団に接近してこの基準検知増幅器を同一チップ上に配置するのが好ましい。このようにして、共通モード動作によって製造処理または動作温度の変化を最小限にする。
【０１６１】
図２３には、母集団内の検知増幅器の検知時間を制御するストローブ信号を発生する好適なＳＴＢ発生器を線図的に示す。好適な実施形態では、ＳＴＢ発生器６９０の構成要素は、一般的な検知増幅器６００の構成要素（図１８参照）に類似する。ＳＴＢ発生器６９０は、プリチャージ回路６４０”、弁別器回路６５０”およびラッチ６６０”を備える。伝導電流を供給するメモリ記憶ユニット１０の代わりに、基準電流源６９２は検知ノード６３１”から基準電流をシンクする。基準電流は、検知増幅器が検知中に比較する区切り点電流に対応する。
【０１６２】
図１８に示されている検知増幅器６００を少しの間参照すると、検知中、所定のコンデンサ６５２は、検知ノード６３１を流れる伝導電流によって放電される。伝導電流はメモリ記憶ユニット１０によって供給される。次に、検知ノード６３１内の信号ＳＥＮは、伝導電流に依存する速度でＶddから減少する。ある時間の後、ＳＥＮは最終的にＶdd−ＶTPまで降下し、この時点で、測定用のｐ形トランジスタ６５６のオンへの転換を引き起こす。従って、この引き起こす時間は、伝導電流の大きさに対応する。言い換えれば、オンへの転換を引き起こす時間と、伝導電流との間には、一対一の対応がある。この場合、伝導電流が高いほど、オンへの転換を引き起こす時間が短くなり、逆もまた同様である。従って、検知される伝導電流の大きさと、オンへの転換を引き起こす時間とを相互に関連付ける１つの方法は、所定の電流（「作動点」電流）を設定し、オンへの転換を引き起こすために信号ＳＥＮが充分降下するのにかかる時間を観察するということである。逆に言えば、一定の検知時間が所定の電流に対応すると仮定すると、一定の検知期間の終わりで、オンへの転換を引き起こす時間に達しなかった場合では、検知される伝導電流は、所定の電流よりも低くなければならず、このことは逆もまた同様である。
【０１６３】
すべてのことが一般的な検知増幅器６００と等しい図２３では、基準検知増幅器６００−Ｒ内のＳＴＢ発生器の機能は、次に、オンへの転換を引き起こす時間を所定の作動点電流値に対応するように較正する。ＳＴＢ発生器は、図１８および図１９に示されているように、ハイ（ＨＩＧＨ）に達するＦＬＴのような別の信号によって開始された検知期間の終了時間を表すストローブ信号ＳＴＢの形態で結果を出力する。この場合、検知期間の開始は、コンデンサ６５２”の放電を開始する信号ＦＬＴによって時間調整される。一般的に、検知期間が短いほど、対応する作動点電流が高くなる。ストローブ信号はストローブ発生器６９４によって発生される。検知ノード６７１”の信号ＳＥＮ”がＶdd−ＶTPまで放電された場合はいつでも、ｐ形トランジスタ６５６”はオンに転換されて、ハイ（ＨＩＧＨ）のＩＮＶおよびロー（ＬＯＷ）のＬＡＴでラッチ６６０”が設定される。ロー（ＬＯＷ）へのＬＡＴの反転は、ストローブの形態で検知期間の終了時間を調整するのに用いられる。一実施形態では、ストローブ発生器は、ＬＡＴによって起動される１回限りのマルチバイブレータとして実施される。
【０１６４】
この場合も、基準検知増幅器６００−Ｒによって発生された他の制御信号の場合と同じように、検知増幅器６００の全部の母集団を用いる共通モード動作によって製造処理または動作温度の変化は最小限にされる。
【０１６５】
低電圧動作の検知増幅器
本発明のさらなる別の態様によれば、メモリセルの伝導電流は、２Ｖ未満の電源電圧で動作できる検知増幅器内の専用のコンデンサを伝導電流が放電する速度によって測定される。
【０１６６】
好適な実施例では、速度は、所定の期間後、コンデンサにわたる電圧降下の変化によって示される。しかし、電圧降下が所定の最小電圧限界を超えて拡張することを相互接続ビット線の電圧条件が妨げる場合には、電圧降下のダイナミックレンジは減少されることになり、一般的に電源電圧Ｖddである放電開始時の電圧と、最小電圧限界ＶLIMIT とによって画定される。比較のための基準電流に対応する基準電圧をこのダイナミックレンジ内に設定することができる。基準電圧の比較は、基準電圧として作用するゲートターンオン電圧をトランジスタに供給することによって達成される。ｐ形トランジスタの場合では、ターンオン電圧はＶdd−｜ＶTP｜によって示され、これによって、放電された電圧がこのレベル以下に降下すると、ｐ形トランジスタをオンに転換または「作動」する。このターンオン電圧がダイナミックレンジ内にある場合、条件（Ｖdd−｜ＶTP｜）＞ＶLIMIT を満足する必要がある。しかし、電源電圧Ｖddが減少される場合、２つの問題が起こることがある。第１に、これに対応するように減少されたダイナミックレンジ内で基準電圧の比較が行われる。第２に、好ましい作動点電圧が、この減少されたダイナミックレンジ外にあることがある。例えば、（Ｖdd−｜ＶTP｜）＜ＶLIMIT のようにＶddが極めて低い場合、ターンオン電圧がＶLIMIT よりも低いので、ｐ形トランジスタは決して作動することができない。
【０１６７】
基準伝導電流に対応する基準電圧と比較する場合に充分な解決を提供するため、本発明は、電圧降下において適切なダイナミックレンジを有するようにダイナミックレンジの上限をΔＶだけ増大させるために放電用のコンデンサの電圧を所定の量だけ昇圧する電圧シフト装置を提供する。所定の期間後、ＶLIMIT の制約を除去するためにコンデンサはメモリセルから分離され、電圧降下は同じ所定量ΔＶだけ減少され、その後、（ＶLIMIT よりも低くすることができる）基準電圧に比較される。このように、（Ｖdd−｜ＶTP｜）のような基準電圧がＶLIMIT よりも低い場合であっても、検知増幅器は低電源電圧で動作することができる。
【０１６８】
図２４には、低電源電圧で動作することに特に適する検知モジュールの好適な実施形態を示す。検知増幅器６００’が、２Ｖよりも低い電源電圧Ｖddで動作できること以外、検知モジュール４８０”は、図１４に示されている検知モジュール４８０と、図１８に示されている検知モジュール４８０’とに類似する。
【０１６９】
図１４および図１８に関連して説明したように、検知モジュールに含まれた検知増幅器は、結合されたビット線３６を介してメモリセル１０の伝導電流を測定する作用をする。この測定は、専用のコンデンサ６５２をプリチャージし、次に、メモリセルの伝導電流によるコンデンサの放電の速度に留意することによって達成される。放電の速度は、所定の期間後、コンデンサにわたる電圧降下の変化によって測定される。ｐ形トランジスタ６５６のゲートターンオン電圧は、電圧降下の量に対して比較する基準として作用する。従って、コンデンサが所定の期間放電された後、通常、ノードＳＥＮ６３１の電圧は、ｐ形トランジスタ６５６をオンに転換するのに充分低くなり、そうでなければ、ｐ形トランジスタをオンに転換するほど充分低くならない。
【０１７０】
ｐ形トランジスタ６５６の一般的なゲートターンオン電圧は、ドレイン電源電圧よりも低い約｜ＶTP｜（一般的に１．２Ｖ）である。この場合、この電圧は、電源電圧Ｖddよりも低い１．２Ｖである。電源電圧自体が例えば１．８Ｖである場合、このことは、ｐ形トランジスタが作動する前にノードＳＥＮ６３１が０．６Ｖ未満に降下する必要があることを意味する。しかし、前のセクションで説明したように、所望のビット線電圧は、電圧クランプ部６１０によって約０．５Ｖの一定の電圧に維持される。この電圧クランプ部が適切に機能するため、ドレイン側を約０．５Ｖにする必要がある。このことは、最小下限電圧のＶLIMIT 〜０．５ＶをノードＳＥＮ２  ４８１に負荷し、同様にノードＳＥＮ６３１に対しても負荷する。従って、ノードＳＥＮ６３１は、この最小下限電圧すなわちＶLIMIT を下回る電圧降下を生じることができない。電源電圧が低い場合、ｐ形トランジスタは、最小下限電圧よりも低いターンオン電圧を有することがあり、従って、決してオンに転換することができない。
【０１７１】
図２４には、低電圧検知増幅器６００’を含む検知モジュール４８０”を示す。検知増幅器６００’は他の電圧クランプ部６２０’、ビット線分離回路６３０’、プリチャージ回路６４０’、プリチャージ回路分離トランジスタ６３６、弁別器または比較回路６５０’、およびラッチ６６０を含む。前述したのと同様に、他の電圧クランプ部６２０’は、後に飽和状態で動作するようにノードＳＥＮ２またはトランジスタ６１２のドレイン上に充分な電圧ＶLIMIT （＞ＶBL）を維持する。
【０１７２】
従って、検知ノードＳＥＮ６３１は、分離トランジスタ６３６を介してプリチャージ回路６４０’によって最初にＶddまでプルアップされる。検知ノードＳＥＮ６３１がビット線３６および介在する回路を介してメモリセル１０に結合されると、ノードＳＥＮ６３１上の電圧は、コンデンサ６５２の放電によって降下する。所定の期間の後、コンデンサ６５２にわたる電圧降下の変化は、メモリセル１０の伝導電流に比例する。電圧降下のダイナミックレンジは、プルアップ限度のＶddと降下限度のＶLIMIT とによって示される。伝導電流が高い場合、ノードＳＥＮ６３１上の電圧はＶLIMIT に降下する。伝導電流が低い場合、電圧はＶLIMIT を上回る。従って、所定のダイナミックレンジによって、対応する伝導電流の範囲を決定することができる。好適な実施形態では、降下した電圧が基準電圧よりも高いか低いかの二者選択は、比較回路６５０’によって行われる。比較回路６５０’は、専用のコンデンサ６５２に接続されたゲートを有するｐ形トランジスタを備える。（ノードＳＥＮ６３１上の電圧と同じである）コンデンサの電圧はしきい値（Ｖdd−｜ＶTP｜）よりも低く降下する場合はいつでも、ｐ形トランジスタはオンに転換され、これによって、信号ＩＮＶをハイ（ＨＩＧＨ）にプルアップし、これに対応するようにラッチ６６０によってラッチされる。しかし、低いＶddに対して、ＶLIMIT の存在を考慮すると、（Ｖdd−｜ＶTP｜）＜ＶLIMIT である場合、ｐ形トランジスタは決してオンに転換しない。
【０１７３】
比較回路６５０’は、線７０１を介して昇圧電圧ＶB をコンデンサ６５２の一方のプレートに供給する電圧シフタ７００を備えることによって低電圧動作に適合される。電圧シフタのタイミングは、線７０２を介してページコントローラ４９８によって制御される。
【０１７４】
動作中、プリチャージ回路６４０’は検知ノードＳＥＮ６３１をＶddにプルアップする。ノードＳＥＮが分離トランジスタ６３６によってＶddから分離された後、電圧シフタは起動される。基本的に、電圧シフタは、ΔＶだけ増大するＣＬＫ信号レベルを有し、これによって、ノードＳＥＮ６３１においてコンデンサの他方のプレート上の電圧が等量だけ昇圧される。電圧シフタは、ダイナミックレンジの上限をΔＶだけ効果的に増大させ、これによって、適度の伝導電流に対応する最終電圧をＶdd−ＶLIMIT よりも高くすることができる。放電期間の終わりに、検知ノードＳＥＮ６３１は、分離トランジスタ６３４によってノードＳＥＮ２から分離され、これによってＶLIMIT の制約を除去する。次に、ＳＥＮ６３１上の電圧は、最初の昇圧を相殺するのに同じΔＶだけ減少され、その後、基準電圧（Ｖdd−｜ＶTP｜）に比較される。これによって、ＶLIMIT よりも低いレベルで行われる電圧の比較をも可能にする。
【０１７５】
低電圧検知増幅器６００’の動作およびタイミングは、図２４と図２５（Ａ）〜（Ｎ）のタイミング図との双方を参照して説明する。本質的に、動作およびタイミングは、図１５（Ａ）〜（Ｋ）に関して説明した検知増幅器６００の動作およびタイミングに類似する。最大の違いは、各検知期間（例えば、段階（４）第１の検知および／または段階（７）第２の検知）と関連するコンデンサ６５２に対する電圧シフタの追加の動作に関する。
【０１７６】
例えば、段階（４）よりも前に回復段階（３）でのように、ノードＳＥＮ６３１はメモリセルに結合され、Ｖddにプルアップされる。ノードＳＥＮ６３１でのこのプルアップは、ロー（ＬＯＷ）である信号ＩＮＶ，ＦＬＴと、信号ＨＨ０によってオンに転換される分離トランジスタ６３６とによって達成される（図２５（Ｈ）（３），（Ｃ）（３），（Ｌ）（３））。
【０１７７】
プルアップの後、信号ＨＨ０がロー（ＬＯＷ）に達すると（図２５（Ｌ）（３））、プリチャージ回路は検知ノードＳＥＮ６３１から分離される。次に、検知段階（４）では、電圧シフタは、所定のレベルΔＶまで上昇する信号ＶB を出力し、これによって、検知ノードＳＥＮ６３１においてコンデンサ６５２の電圧もΔＶだけ昇圧する（図２５（Ｎ）（４））。
【０１７８】
分離トランジスタ６３４が信号ＸＸ０によってオンに転換されると（図２５（Ｍ）（４））、コンデンサ６５２はビット線３６に結合される。ビット線３６を介してメモリセル１０の伝導電流によってコンデンサが放電されるので、時間と共に検知ノードＳＥＮ６３１の昇圧電圧は減少する。前述したように、放電の速度は、所定の放電期間後、相対電圧降下によって測定される（図２５（Ｇ）（４））。昇圧電圧は、最終電圧降下が所定の電圧限界（例えば、約０．５Ｖ）を上回るように設定され、この電圧限界は、ノードＳＥＮ６３１がビット線３６に結合された場合にノードＳＥＮ６３１に課される。
【０１７９】
放電期間の終わりで、検知ノードＳＥＮ６３１は、ロー（ＬＯＷ）に達する信号ＸＸ０を用いてビット線から分離される。ＳＥＮ６３１における電圧の昇圧は、信号ＶB を用いて除去されてゼロに戻る（図２５（Ｎ），（Ｇ））。従って、ＳＥＮ６３１における電圧はΔＶだけ下にシフトし、その後、ｐ形トランジスタ６５６のゲート作動電圧と比較される。電圧が｜Ｖdd−ＶTP｜を超えて降下した場合、ｐ形トランジスタ６５６はオンに転換され、信号ＳＴＢによってストローブが与えられたら、信号ＩＮＶをハイ（ＨＩＧＨ）に反転する（図２５（Ｇ），（Ｅ），（Ｈ））。
【０１８０】
好適な検知動作が２つ以上のパス、例えば、図２５に示されている段階（７）のような第２の検知パスを含む場合、各検知パスは、低電源電圧Ｖddで適切に動作できるように適用される類似の電圧シフト技術を有する。
【０１８１】
別の実施形態では、適切な電源電圧の場合であっても（すなわち、実質的に（Ｖdd−｜ＶTP｜）＞ＶLIMIT であるならば、ｐ形トランジスタの場合）、メモリセルの伝導電流を検知するために電圧を比較できるようにダイナミックレンジを増大させる電圧シフタを依然として実装することができる。言い換えれば、一般的に検出のダイナミックレンジを増大させるために検知増幅器上に電圧シフタを実装することができる。
【０１８２】
図２６には、電源電圧が所定レベルを下回る場合のみに電圧シフタが有効にされるさらなる別の実施形態を示す。図２４に関して前に説明したように、電圧シフタ７００は、線７０１を介して検知増幅器６００’のコンデンサ６５２の一方のプレートに供給される信号ＶB の形態で昇圧電圧レベルΔＶを供給する。ＶB 信号はクロック発生器７１０によって発生される。レベル検出器７２０は、電源電圧Ｖddのレベルを検出する。クロック発生器７１０が昇圧電圧レベルΔＶをコンデンサ６５２に供給するかどうかは、検出されたＶddレベルに依存する。所定レベルを下回るＶddが検出された場合、レベル検出器は、出力７２１を介して、有効にする信号をクロック発生器７１０に出力して、図２５（Ｎ）に示されているようなＶB 信号を発生または有効にする。その他の場合では、電圧シフタ７００は起動されないか、または昇圧電圧ΔＶでＶB 信号を発生しない。ｐ形トランジスタの場合、所定レベルは、Ｖdd＝｜ＶTP｜＋ＶLIMIT に所定の余裕を加えた値となる。
【０１８３】
本発明の様々な態様を特定の実施形態に関して説明してきたが、当然のことながら、本発明は、特許請求の範囲の全範囲内でその権利が保護されるべきであることが理解できよう。
【図面の簡単な説明】
【０１８４】
【図１Ａ】不揮発性メモリセルの一例を線図的に示す。
【図１Ｂ】不揮発性メモリセルの異なる例を線図的に示す。
【図１Ｃ】不揮発性メモリセルの異なる例を線図的に示す。
【図１Ｄ】不揮発性メモリセルの異なる例を線図的に示す。
【図１Ｅ】不揮発性メモリセルの異なる例を線図的に示す。
【図２】メモリセルのＮＯＲアレイの一例を示す。
【図３】図１Ｄに示されているようなメモリセルのＮＡＮＤアレイの一例を示す。
【図４】フローティングゲートがどの時点においても記憶できる４つの異なる電荷Ｑ１〜Ｑ４についてソース−ドレイン電流とコントロールゲート電圧との間の関係を示す。
【図５】行復号器および列復号器を介して読み出し／書き込み回路によってアクセスできるメモリアレイの一般的な配置を線図的に示す。
【図６Ａ】本発明の一実施形態に従ってメモリセルのページを並行して読み出し、かつプログラムする読み出し／書き込み回路を有するメモリ装置を線図的に示す。
【図６Ｂ】図６Ａに示されているメモリ装置の好適な配置を示す。
【図７Ａ】接地点との間に有限抵抗を有するソース線に流れる電流によるソース電圧誤差の問題を示す。
【図７Ｂ】ソース線電圧降下によって生じたメモリセルのしきい値電圧レベルでの誤差を示す。
【図８】４状態メモリに対するメモリセルのページの母集団分布の例を示す。
【図９】本発明の一実施形態に従ってソース線偏りを減少させる複数パス検知方法を示す流れ図である。
【図１０】本発明の好適な実施形態による複数パス検知モジュールを示す概略図である。
【図１１】図１０の複数パス検知モジュールの動作を示す流れ図である。
【図１２】３つの隣接するビット線と、これらビット線間の容量結合の影響とを示す。
【図１３Ａ】ビット線間結合を減少させながら検知する方法を示す流れ図である。
【図１３Ｂ】図１３Ａに示されている検知ステップのさらに詳細な実施形態を示す流れ図である。
【図１４】本発明の様々な態様を実施する好適な検知モジュールを示す。
【図１５】図１４に示されている検知モジュールのタイミング図である。
【図１６Ａ】隣接するフローティングゲート結合による誤差を減少させるプログラミングおよび読み出し方法を示す流れ図である。
【図１６Ｂ】図１６Ａに示されている本発明のステップの好適な実施形態を示す流れ図である。
【図１７】メモリアレイの構造が、メモリセルの左ページおよび右ページに編成されたメモリセルの各行を有することを除いて、図６Ａおよび図６Ｂに示されているメモリアレイに類似するメモリアレイを示す。
【図１８】検知モジュールの別の好適な実施形態を示す。
【図１９】図１８に示されている検知モジュールのタイミング図である。
【図２０】図１８の検知モジュールの動作を示す流れ図である。
【図２１Ａ】検知増幅器の母集団に基準制御信号を供給する基準検知増幅器を線図的に示す。
【図２１Ｂ】ＢＬＸおよびＳＴＢのような２つの例示的な基準制御信号を供給する基準検知増幅器を示す。
【図２２】ＢＬＸ発生器の好適な実施形態を示す。
【図２３】検知増幅器の母集団の検知時間を制御するストローブ信号を発生する好適なＳＴＢ発生器を線図的に示す。
【図２４】低電源電圧で動作することに特に適する検知モジュールの別の好適な実施形態を示す。
【図２５】図２４に示されている検知モジュールのタイミング図である。
【図２６】電源電圧が所定レベルを下回る場合のみに電圧シフタが有効にされるさらなる別の実施形態を示す。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【国際調査報告】
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