(57)【要約】【課題】半導体デバイスモジュールにおいて、回路基板スペースを確保し、かつ熱管理を改善する。【解決手段】回路の半導体部分は、共通ハウジング内に平面状に配置された複数のフリップチップデバイスを含む。複数のフリップチップデバイスは、ワイヤーボンディングを用いることなく互いに接続されており、共通ハウジングは、パッケージ構造を有し、このパッケージ構造は、接続部分と、少なくとも１つのウェブ部分とを備え、これによって、複数のフリップチップデバイスが発する熱の熱管理を助けると共に、フリップチップデバイスを互いに接続している。回路内の受動的デバイスも、共通ハウジング内で平面状に配置できる。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数のフリップチップダイを含む共通ハウジング内に配置された回路の少なくとも半導体部分であって、前記複数のフリップチップダイがワイヤーボンディングを用いることなく互いに接続されており、前記共通ハウジングがパッケージ構造を含む回路の少なくとも半導体部分。
【請求項２】
リードフレームまたは他の熱伝導性かつ導電性基板を備え、この基板上に、前記複数のフリップチップダイが実装されている、請求項１記載の共通ハウジング内に配置された回路の少なくとも半導体部分。
【請求項３】
前記共通ハウジングは、前記パッケージ構造を封入する樹脂、または他の非導電性材料を含む、請求項１の共通ハウジング内に配置された回路の少なくとも半導体部分。
【請求項４】
前記複数のフリップチップダイは、少なくとも１つのＩＣを含む、請求項１記載の共通ハウジング内に配置された回路の少なくとも半導体部分。
【請求項５】
前記複数のフリップチップダイは、少なくとも１つのＭＯＳＦＥＴを含む、請求項１記載の共通ハウジング内に配置された回路の少なくとも半導体部分。
【請求項６】
前記回路は、バックコンバータ回路である、請求項１記載の共通ハウジング内に配置された回路の少なくとも半導体部分。
【請求項７】
前記パッケージ構造は、接続可能な部分と、少なくとも１つのウェブ部分とを備え、前記接続可能な部分は、前記複数のフリップチップダイを互いに接続する、請求項１記載の共通ハウジング内に配置された回路の少なくとも半導体部分。
【請求項８】
前記接続可能な部分は、上部に前記複数のフリップチップダイが実装されている、リードフレームまたは他の熱伝導性かつ導電性基板の全表面をカバーする頂部表面を有する、請求項１記載の共通ハウジング内に配置された回路の少なくとも半導体部分。
【請求項９】
前記頂部表面は、突条を有する、請求項８記載の共通ハウジング内に配置された回路の少なくとも半導体部分。
【請求項１０】
前記複数のフリップチップダイは、平面状に配置されている、請求項１記載の共通ハウジング内に配置された回路の少なくとも半導体部分。
【請求項１１】
前記回路は、更に共通ハウジング内に配置された少なくとも１つの受動的デバイスを含む、請求項１記載の共通ハウジング内に配置された回路の少なくとも半導体部分。
【請求項１２】
前記少なくとも１つの受動的デバイスは、少なくとも１つの抵抗器と、少なくとも１つのコンデンサと、少なくとも１つのインダクタから成る群から選択されたものである。請求項１１記載の共通ハウジング内に配置された回路の少なくとも半導体部分。
【請求項１３】
第１および第２ＭＯＳＦＥＴダイと、共通パッケージ内にすべてが含まれる前記第１および第２ＭＯＳＦＥＴを制御するための制御ＩＣダイとを備える半導体デバイスにおいて、
前記共通パッケージは、導電性実装表面を有し、前記第１ＭＯＳＦＥＴダイ、は１つの表面にソース電極およびゲート電極を有し、その反対の表面にドレイン電極を有し、前記第２ＭＯＳＦＥＴダイは、１つの表面にドレイン電極およびゲート電極を有し、その反対の表面にソース電極を有し、前記第１ダイおよび第２ダイは、それらのソースおよびゲートならびにドレイン電極において、前記導電性実装表面に導電的に固定されており、更に互いに横方向に離間している、半導体デバイス。
【請求項１４】
前記ＩＣダイは、前記導電性実装表面に導電的に固定された１つの表面を有するフリップチップＩＣである、請求項１３記載のデバイス。
【請求項１５】
前記共通パッケージは、更にパッケージ構造体を備え、このパッケージ構造体は、接続可能な部分とウェブ部分とを備え、この接続可能な部分は、前記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴダイとを互いに接続している、請求項１３記載のデバイス。
【請求項１６】
前記接続可能な部分の頂部表面には、突条が設けられている、請求項１５記載のデバイス。
【請求項１７】
前記共通パッケージは、前記パッケージ構造を封入する樹脂、または他の非導電性材料を更に含む、請求項１５記載のデバイス。
【請求項１８】
前記第１および第２ＭＯＳＦＥＴダイと前記制御ＩＣダイとは、平面状に配置されている、請求項１３記載のデバイス。
【請求項１９】
前記共通パッケージ内に含まれる少なくとも１つの受動的デバイスを更に含む、請求項１３記載のデバイス。
【請求項２０】
前記少なくとも１つの受動的デバイスは、少なくとも１つの抵抗器と、少なくとも１つのコンデンサと、少なくとも１つのインダクタから成る群から選択されたものである。請求項１９記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の少なくとも半導体部分を形成するフリップチップデバイスを備えるモジュールに関する。
【背景技術】
【０００２】
多くのタイプの電気回路、例えばＤＣ−ＤＣコンバータ、同期コンバータなどは、多数の半導体コンポーネント、例えばＭＯＳＦＥＴおよびＩＣを必要とする。ポータブル電子装置内に、かかる回路コンポーネントが設けられており、このサポートコンポーネントは、一般に別々に収容され、サポートボード上に別々に実装されている。これら別々に収容されたコンポーネントは、基板スペースを占め、各コンポーネントは、熱を発生する。コンポーネントが、他のコンポーネント、例えばマイクロプロセッサの近くにある場合、このコンポーネントは、マイクロプロセッサの作動を妨害することがある。
【０００３】
このような熱が発生することと、基板スペースを占めることの２つの問題を解決するために、従来、少なくとも異なる２つの方法が実施されてきた。
【０００４】
１つの方法は、単一ハウジング内に、平面状に種々の半導体コンポーネントを配置する方法である。図１には、単一基板上に平面状に配置された半導体コンポーネントを含む回路図の一例が示されている。この図１は、元々は米国特許第6,388,319号に図２として示されているものである。
【０００５】
図１は、スイッチングデバイスとしてのＮ−チャンネルＭＯＳＦＥＴ４と、同期整流するために並列なＮ−チャンネル同期ＭＯＳＦＥＴ５、およびショットキーダイオード６を有する同期式バックコンバータ回路を示す。
【０００６】
これらＮ−チャンネルＭＯＳＦＥＴ４、Ｎ−チャンネルＭＯＳＦＥＴ５およびショットキーダイオード６は、共通ハウジング７内に平面状に配置されている。しかし、ＭＯＳＦＥＴ４および５のゲートに接続された制御回路８は、前に説明した共通ハウジング７内に収容されていない。ダイ４のソース（頂部）は、ダイ５のドレイン（底部）に接続されているので、ダイ５を基板およびワイヤーボンドから絶縁する必要があった。制御回路８も基板から絶縁しなければならないので、制御回路８は別個となっていた。
【０００７】
共通ハウジング内に平面状に、半導体コンポーネントを配置する方法を実行する他の特許として、米国特許第5,977,630号、第6,144,093号、第6,404,050号、第6,448,643号、第6,465,875号、第6,593,622号、および第6,696,321号を挙げることができる。しかしながら、重要なことに、上に引用した参考例のいずれにおいても、半導体コンポーネントの間の必要な接続を行うのに、ワイヤーボンディングが広く使用されているが、かかるワイヤーボンディングにより、抵抗およびインダクタンスが大きくなる。更に、共通ハウジング内にこれらコンポーネントを実装することにより、別個にコンポーネントを収容した場合と比較して、コンポーネントの熱効果が低減するが、更に熱管理を改善することが望ましい。
【０００８】
ボードスペースを占めること、および熱管理を改善することの問題を解決する第２の方法は、ダイを積み重ねるか、離間した状態で上下に配置し、共通するハウジング内に収納する方法である。かかる方法は、米国特許第5,770,480号、第6,798,044号および第6,858,922号に例示されている。かかる方法には、平面状配置方法よりも広い基板スペースを確保しなければならない。更に、ダイの間のワイヤーボンディングを省略できる。しかしながら、かかる方法では、あるダイの作動により、その上に配置された他のダイに与えられる熱効果が、平面状配置方法よりも、大きくなることがある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記問題および関連する技術を検討することによって発見された事項に鑑み、本発明は、いくつかの目的を有する。
【００１０】
本発明の第１の目的は、回路基板スペースを確保するために、共通するハウジング内に、半導体コンポーネントを平面状に配置することにある。
【００１１】
本発明の第２の目的は、共通ハウジング内の種々のダイの間の接続をするために、ワイヤーボンディングを行うことを不要にし、かつ、かかる平面状の配置を行うことにある。
【００１２】
本発明の第３の目的は、ダイの従来の平面状の配置より、更にダイを積み重ねた配置よりも熱管理が優れた、共通ハウジング内にダイを平面状に配置することにある。
【課題を解決するための手段】
【００１３】
本発明は、１つのフリップチップデバイスを他の別のフリップチップデバイスに重ねることなく、実質的に平面状に、共通するリードフレームまたは他の回路基板に配置された複数のフリップチップデバイスを含んでいる。フリップチップデバイス間の接続は、ワイヤーボンディングを用いることなく実行される。フリップチップデバイスの少なくとも一部の間の接続により、従来のように、ダイを平面状に配置すること、または共通するハウジング内にダイを積み重ねるか、離間した状態で上下に配置することによって得られるよりも、熱管理を改善できる。
【００１４】
従って、バックコンバータ回路に対し、制御ＦＥＴを２００４年１月２６日に出願された米国仮特許出願第60/539,549号に開示されているタイプの、頂部ドレインＭＯＳＦＥＴすることができる。この場合、ダイの頂部にドレインおよびゲートが設けられており、このドレインおよびゲートは、ダイを引っ繰り返した時に、頂部にあるリードフレームおよびソースに接触するようになっている。
【００１５】
同期ＦＥＴは、米国特許第6,624,522号に開示されたＤｉｒｅｃｔＦＥＴ（商標）タイプとすることができる。ここでは、ダイの頂部にドレインが設けられ、ダイの底部にソースおよびゲートが設けられている。従って、米国公開特許2004/0061221A1号に開示されているような、Ｔ−ＰＡＣタイプの実装構造により、頂部ドレインＦＥＴのソースにＦＥＴを接続できるようになっている。
【００１６】
同期ＦＥＴと頂部ドレインＦＥＴとを接続するのに、従来の他の垂直導電デバイスパッケージも使用できる。このＩＣは、リードフレーム内にパターン形成されたトレースにより、制御ＦＥＴおよび同期ＦＥＴのゲートに底部を接続できるようなフリップチップでもある。従って、ワイヤーボンディングをする必要はない。
【００１７】
添付図面を参照して行う次の説明から、本発明の上記以外の特徴および利点が明らかとなると思う。
【発明を実施するための最良の形態】
【００１８】
図２は、頂部ドレイン構造１５のＭＯＳＦＥＴと、ＤｉｒｅｃｔＦＥＴ（商標）タイプである同期ＭＯＳＦＥＴ２５と、一定の出力ＤＣ電圧を得るために、ＰＷＭモードでＭＯＳＦＥＴ１５および２５を制御するフリップチップタイプのＩＣ９４と、インダクタ１０とコンデンサ１１とを含むバックコンバータ回路の回路図を示す。
【００１９】
ステップダウンコンバータとしても時々知られるこのバックコンバータ回路は、一般に、電圧を下げるために使用されている。従って、入力電圧ＶＩＮは、出力電圧ＶＯＵＴよりも高くなっている。ＭＯＳＦＥＴダイ１５とＭＯＳＦＥＴダイ２５とＩＣダイ９４とは、共通するハウジング２１内に配置されている。ダイ１５、２５、９４は、熱伝導性または導電性であるリードフレーム２０、または他の基板上に平面状に配置されている。
【００２０】
リードフレームまたは他の基板の熱伝導性は、このリードフレーム、または他の基板の下方の１つ以上のヒートシンク（図示せず）に向かうダイ１５、２５、９４からの熱の有効な伝導を保証するのに必要である。
【００２１】
後により詳細に説明するように、ＩＣ９４とＭＯＳＦＥＴ１５、２５との間の電気接続を可能にすると共に、共通するハウジング２１との間で、入力電圧ＶＩＮおよび出力電圧Ｖ１（図２参照）の伝導を可能にするのに、リードフレームまたは基板の伝導度が必要である。熱伝導性かつび導電性であるリードフレーム以外の基板として、ダイレクトボンド銅（ＤＢＣ）、プリント回路基板（ＰＣＢ）、プリント配線基板（ＰＷＢ）およびフレキシブル回路を挙げることができる。
【００２２】
次に図３を参照する。ハンダまたは導電性エポキシ（図示せず）により、リードフレーム２０または他の基板に、直接ＩＣ９４が接合されている。（本明細書で使用するフリップチップなる用語は、ワイヤーボンディングを用いることなく、リードフレームまたは他の基板に直接表面が取り付けられたチップを示し、このフリップチップは、適当に製造されたボンドチップを有する。）
【００２３】
リードフレーム２０は、ＭＯＳＦＥＴ１５のゲート電極３２およびドレイン電極３３をそれぞれ支持する接点領域３０および３１を有する。リードフレーム２０は、ＭＯＳＦＥＴ２５のソース電極４３および４４と接触するためのドレイン接点４０および４１も有する。更にリードフレーム２０は、ＭＯＳＦＥＴ２５のゲート電極４５を受けるためのゲート接点領域４２を有する。
【００２４】
リードフレーム２０または他の基板は、リードフレームまたは他の基板内にパターン形成された、略図で示すトレース５２も有し、ＩＣ９４をゲート接点領域３０、４２に接続している。
【００２５】
次にゲート接点領域３２、４２は、ハンダまたは導電性エポキシ５８、およびハンダまたは導電性エポキシ５４により、それぞれゲート電極３２、４５に接続されている。同様に、図５を参照すると、ソース接点領域４０および４１は、それぞれ、ハンダまたは導電性エポキシ６２およびハンダまたは導電性エポキシ６０により、ソース電極４３および４４に接続されている。ドレイン接点領域３１は、ハンダまたは導電性エポキシ６６を介して、ドレイン電極３３に接続されている。
【００２６】
ＭＯＳＦＥＴ２５は、インターナショナルレクティファイア社によって製造されたＤｉｒｅｃｔＦＥＴ（商標）構造となっている。従って、図５に示すように、ＭＯＳＦＥＴ２５は、ダイの表面７０上にパッシベート（不動態）化されており、このダイには、ソース電極およびゲート電極４３、４４、４５が設けられており、ソース電極とゲート電極との間のショートを防止すると共に、それら電極を湿分および他の汚染物から保護している。
【００２７】
ＭＯＳＦＥＴ２５のドレイン接点７４は、導電性Ｔ−ＰＡＣＫタイプのパッケージ構造５０を介し、ＭＯＳＦＥＴ１５のソース電極７８に接続されており、このパッケージ構造は図２に示される出力電圧Ｖ１を図５に略図で示されるリードフレーム２０、または他の基板に伝えるための経路も提供している。
【００２８】
更に、Ｔ−ＰＡＣＫタイプのパッケージ５０を使用することにより、改良された熱管理を行っている。このＴ−ＰＡＣＫタイプのパッケージ構造５０は、接続可能な部分８０とウェブ部分８２とを備える。ウェブ部分８２は、ハンダまたは導電性エポキシ８４により、リードフレーム２０または他の基板に接続されている。接続可能な部分８０は、導電性エポキシまたはハンダ８６、８８（図４参照）により、ＭＯＳＦＥＴ２５のドレイン接点７４に接続されており、更にハンダまたは導電性エポキシ（図示せず）によりソース接点７８にも接続されている。接続可能な部分８０とウェブ部分８２とは、一体的な本体となるように、一体的に形成されている。
【００２９】
図２の回路を構成するために、ソース接点４０と４１の双方は、図５に略図で示すようにアースされており、かつリードフレーム２０またはその他の基板を介し、ドレイン電３３にＶＩＮが供給されている。樹脂または他の従来の非導電性材料を成形することによって製造されたハウジング９０が、リードフレーム２０または他の基板よりも上にあるＴ−ＰＡＣＫ実装構造５０、および回路パッケージの他のすべてのコンポーネントを収容している。
【００３０】
Ｔ−ＰＡＣＫパッケージ構造の接続可能な部分８０は、リードフレーム２０または他の基板の全エリアをカバーする一方、ウェブ部分８２は、リードフレーム２０または他の基板の上部表面の一部と接触するためだけの十分な寸法を有していることに留意すべきである。接触部分は、図３においてハッチングされた領域９２として示されている。（図３の平面図は、図を簡単にするために、Ｔ−ＰＡＣＫタイプのパッケージ構造５０を除いた状態で示されている。）
【００３１】
更に、コンネクタ部分８０の下方表面が、フリップチップＩＣ９４の上部表面より上方にあること、および樹脂または他の非導電性材料９０が、フリップチップＩＣ９４をＴ−ＰＡＣＫパッケージ構造５０から電気的にアイソレートしていることを理解すべきである。リードフレーム２０または他の基板の全領域にわたるＴ−ＰＡＣＫパッケージ構造５０のコネクタ部分８０の延長部は、共通ハウジング内のダイの住りらいの他の平面状構造、積み重ね（スタック）構造または離間した状態で上下に配置した構造よりも、ダイによって発生される熱の熱管理を改善できる。
【００３２】
更に、米国公開特許第2004/0061221A1号の図８Ａに開示されており、本明細書の図６にも示されているように、Ｔ−ＰＡＣＫパッケージ構造５０のコネクタ部分８０の頂部表面内に突状９６を設けることによって、更に熱管理を改善できる。かかる突条は、より多くの熱の放散を助けるだけでなく、コネクタ８０が非導電材料９０により良好に接着することも助ける。
【００３３】
上に、リードフレーム２０または他の基板にＭＯＳＦＥＴダイ１５、ＭＯＳＦＥＴダイ２５およびＩＣダイ９５だけが平面状に配置されていると説明したが、リードフレーム２０または他の基板に、図２のバックコンバータ回路のインダクタ１０も設けることを、容易に想到できる。かかるケースでは、リードフレーム２０または別の基板内にパターン形成されたトレースにより、更に、Ｔ−ＰＡＣＫタイプのパッケージ構造または他のパッケージ構造により、ＭＯＳＦＥＴ２５のドレイン接点７４にインダクタ１０を接続し、ワイヤーボンディングを行うことなく、図２に示された回路の更に別の部分を構成できる。
【００３４】
最終的に、リードフレーム２０にコンデンサ１１も載せることができ、このコンデンサ１１を、インダクタ１０およびソース接点４０および４１に接続し、再びワイヤーボンディングを行うことなく、ＭＯＳＦＥＴ２５のソース電極４３および４４に接触するように、リードフレーム２０内で適当なトレースをパターン形成できる。リードフレーム２０に、インダクタ１０およびコンデンサ１１を追加したことにより、１つのリードフレームまたは他の基板上に、図２に示されたバックコンバータ回路全体の形成が完了する。
【００３５】
上記した開示は、共通ハウジング内に従来のバックコンバータ回路の半導体部分を、平面状に実装することに焦点を合わせているが、本発明は、このような特定の構造だけに限定されるものではない。むしろ逆に、本発明は、ワイヤーボンディングを必要とすることなく、共通ハウジング内に、種々の回路の半導体部分であるフリップチップデバイスを平面状に配置することに適用できる。更に、パッケージのためのＴ−ＰＡＣＫパッケージ構造を使用することにより、パッケージの熱管理を改善することが可能となる。
【００３６】
当然ながら、回路の半導体コンポーネントの接点、Ｔ−ＰＡＣＫ、または他のパッケージ構造、およびリードフレーム２０または他の基板上の受動的デバイスの間のショートを防止するために、リードフレーム２０または他の基板内に、必要に応じて絶縁バリアまたは層が存在することを理解するべきである。
【００３７】
以上、本発明の特定の実施例を参照し、本発明について説明したが、当業者には、上記以外の他の変形例および変更例、並びに他の用途が明らかであると思う。従って、本発明は、特定の開示によって限定されるものではなく、特許請求の範囲のみによってのみ定められるものである。
【００３８】
クロスレファレンス
本願は、２００４年、６月３日に出願された米国仮特許出願第60/576、703号に基づく権利を主張するものであり、この仮特許出願の内容全体を、本願で参考用として援用する。
【図面の簡単な説明】
【００３９】
【図１】共通ハウジング内に設けられた回路の半導体部分の従来の構造を示す回路図である。
【図２】共通ハウジング内に配置された回路の半導体部分を示す、本発明の回路図である。
【図３】共通ハウジング内に含まれるような、図２に示された回路のコンポーネントに対応する、本発明の一実施例の平面図である。
【図４】図３内の断面ライン４−４線に沿った、図３の断面図である。
【図５】図３内の断面ライン５−５線に沿った、図３の断面図であって、図２に示された回路に対応する、電流の回路内部での流れも略図で示している。
【図６】頂部方面内の突状を示す、Ｔ−ＰＡＣＫパッケージ構造の部分側面図である。
【符号の説明】
【００４０】
８      制御回路
１０    インダクタ
１１    コンデンサ
１５    ドレイン構造体
２０    リードフレーム
２１    共通ハウジング
２５    同期ＭＯＳＦＥＴ
３０、３１    接点領域
３２    ゲート電極
３３    ドレイン電極
４０、４１    ドレイン接点
４３、４４    ソース電極
４５    ゲート電極
５２    トレース
５４、６０、６２    導電性エポキシ
【図１】
2008506247.tif 000003
【図２】
2008506247.tif 000004
【図３】
2008506247.tif 000005
【図４】
2008506247.tif 000006
【図５】
2008506247.tif 000007
【図６】
2008506247.tif 000008
【手続補正書】
【提出日】平成19年1月24日(2007.1.24)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008506247.tif 000009
【図２】
2008506247.tif 000010
【図３】
2008506247.tif 000011
【図４】
2008506247.tif 000012
【図５】
2008506247.tif 000013
【図６】
2008506247.tif 000014
【国際調査報告】
2008506247.tif 000015