(57)【要約】  チョッパにより安定化させられた電流モード計装用増幅器は、各入力ノードに結合され、これらの入力ノードに印加される差動入力電圧に応じて各電流を生成するように構成された第１および第２の入力増幅器を備える。そうでなければ、これらの入力増幅器を構成するオンチップおよび／またはオフチップのデバイスおよび／または構造のこれらの寄生キャパシタンスに起因して生ずる可能性のあるゲインエラーを低下させるために、本発明は、このＩＡに結合されたゲイン補正回路を含んでいる。このゲイン補正回路は、これらの寄生キャパシタンスの少なくとも一部を複製し、そうでなければ生ずる可能性がある入力に起因したゲインエラーも出力に起因したゲインエラーも共に低下させる補償電流をこのＩＡに対して供給する。
2008503168.tif 000002
【特許請求の範囲】
【請求項１】
関連する所望のゲイン値Ｇを有する、チョッパにより安定化させられた電流モード計装用増幅器（ＩＡ）であって、
第１および第２の入力ノードと、
出力ノードと、
前記第１および第２の入力ノードに結合され、前記第１および第２の入力ノードに印加される差動入力電圧に応じて各電流を生成するように構成され、前記電流が前記出力ノードに結合され、前記入力増幅器のそれぞれが、前記ＩＡがチョップされるときにゲインＧをその所望の値から逸脱させる各電流を生成する関連する寄生キャパシタンスを有する複数のオンチップおよび／またはオフチップのデバイスおよび／または構造を備える第１および第２の入力増幅器（８、１７）と、
前記ＩＡに結合され、前記寄生キャパシタンスの少なくとも一部を複製し、またそうでなければ前記寄生キャパシタンスに起因して生ずるはずのゲインエラーを低下させる補償電流を前記ＩＡに対して供給するように構成されたゲイン補正回路と
を備える電流モード計装用増幅器（ＩＡ）。
【請求項２】
前記関連する寄生キャパシタンスの少なくとも一部が、前記所望のゲイン値Ｇ中の入力に起因したエラーをもたらし、前記ゲイン補正回路が、前記入力に起因したゲインエラーを低下させるように構成される、請求項１に記載の電流モード計装用増幅器（ＩＡ）。
【請求項３】
前記関連する寄生キャパシタンスの少なくとも一部が、前記所望のゲイン値Ｇ中の出力に起因したエラーをもたらし、前記ゲイン補正回路が、前記出力に起因したゲインエラーを低下させるように構成される、請求項１に記載の電流モード計装用増幅器（ＩＡ）。
【請求項４】
前記ゲイン補正回路が、複数のデバイスを含み、これらのうちの各デバイスが、関連する寄生キャパシタンスを有する前記入力増幅器のデバイスおよび／または構造のうちのそれぞれ１つに対応しており、各ゲイン補正回路デバイスとその対応するデバイスおよび／または構造が、同様な特性を有する、請求項１に記載の電流モード計装用増幅器（ＩＡ）。
【請求項５】
前記ゲイン補正回路が、
前記第１の入力増幅器に結合され、前記第２の入力増幅器に関連する前記信号経路に対して補償電流を供給して、そうでなければ前記第１の入力増幅器の寄生キャパシタンスに起因して生ずるはずのゲインエラーを低下させる第１の補正回路と、
前記第２の入力増幅器に結合され、前記第１の入力増幅器に関連する前記信号経路に対して補償電流を供給して、そうでなければ前記第２の入力増幅器の寄生キャパシタンスに起因して生ずるはずのゲインエラーを低下させる第２の補正回路と
を備える、請求項４に記載の電流モード計装用増幅器（ＩＡ）。
【請求項６】
前記第１の入力増幅器が、入力電界効果トランジスタ（ＦＥＴ）ＭＰ１を備え、ＭＰ１の前記ゲートが、前記第１および第２の入力ノードのうちのそれぞれ一方に結合され、ＭＰ１の前記ソースが、ノードＶＯ１に接続され、前記第２の入力増幅器が、入力ＦＥＴ  ＭＰ２を備え、ＭＰ２の前記ゲートが、前記第１および第２の入力ノードのうちの前記他方に結合され、ＭＰ２の前記ソースが、ノードＶＯ２に接続され、前記ＩＡが、
前記ノードＶＯ１とＶＯ２との間に接続された抵抗値Ｒ１を
さらに備え、前記ＩＡは、Ｒ１が、前記第１および第２の入力ノードに印加される前記電圧の間の前記差と共に変化する電流ＩＲ１を伝導させるように構成され、前記第１および第２の入力増幅器が、ＩＲ１と共に変化する各電流を第１および第２の出力電流ノードに供給するように構成され、前記第１および第２の出力電流ノードにおける前記電流が、前記出力ノードに結合される、請求項５に記載の電流モード計装用増幅器（ＩＡ）。
【請求項７】
前記第１の補正回路が、ＭＰ１の前記ゲートに入力で接続され、前記第２の出力電流ノードに結合された補償電流を供給するように構成され、前記第２の補正回路が、ＭＰ２の前記ゲートに入力で接続され、前記第１の出力電流ノードに結合された補償電流を供給するように構成されて、そうでなければ前記寄生キャパシタンスに起因して生ずる可能性のある出力に起因したゲインエラーを低下させる、請求項６に記載の電流モード計装用増幅器（ＩＡ）。
【請求項８】
前記第１の補正回路が、ＭＰ１の前記ドレインに入力で結合され、ＭＰ２中の前記電流を変調して、そうでなければ前記寄生キャパシタンスに起因して生ずる可能性がある入力に起因したゲインエラーと、出力に起因したゲインエラーを低下させる補償電流を供給するように構成され、前記第２の補正回路が、ＭＰ２の前記ドレインに入力で結合され、ＭＰ１中の前記電流を変調して、そうでなければ前記寄生キャパシタンスに起因して生ずる可能性がある入力に起因したゲインエラーと、出力に起因したゲインエラーを低下させる補償電流を供給するように構成される、請求項６に記載の電流モード計装用増幅器（ＩＡ）。
【請求項９】
ＭＰ１の前記ゲートおよびドレインに結合され、ＭＰ１の前記ゲート−ソース間電圧がほぼ一定に保持されるように構成されたカスコードするループをさらに備え、前記カスコードするループが、複数のＦＥＴを備え、前記ゲイン補正回路が、前記カスコードするループのＦＥＴのうちの各ＦＥＴに対応する複数のＦＥＴを含み、前記ゲイン補正回路のＦＥＴとこれらの対応するカスコードするループのＦＥＴのそれぞれが、同様なデバイス特性を有する、請求項６に記載の電流モード計装用増幅器（ＩＡ）。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００４年６月１５日に出願されたＢｏｔｋｅｒ等に対する仮特許出願第６０／５８０，２９５号の恩典を請求するものである。
本発明は、計装用増幅器（ＩＡ）の分野に関し、詳細には、ＩＡのゲインエラーを低下させるための回路および方法に関する。
【背景技術】
【０００２】
すべての増幅器は、関連するゲイン仕様を有する。一部の用途では、このゲインが高精度に知られており、ＩＣからＩＣへと再現可能であることが重要になっている。計装用増幅器（ＩＡ）は、このような用途の１つである。
【０００３】
多数の技法が使用されて、ＩＡのゲインに影響を及ぼす可能性のあるエラーの原因が低下させられ、またはなくされている。このような１つの技法が、「チョッパによる安定化」である。例示のチョッパにより安定化させられたＩＡのトポロジが、図１に示されている。このＩＡについては、未定の同時係属特許出願において、より詳細に説明されている。このＩＡは、２つの入力増幅器を含んでいる。すなわち、入力増幅器８は、電流源１０、１２、１４および１６と一緒にＦＥＴ  ＭＰ１、ＭＮ１およびＭＮ３を備え、入力増幅器１７は、ＦＥＴ  ＭＰ２、ＭＮ２、ＭＮ３と、電流源１８、２０、２２および２４とを備える。デバイス不整合が存在しないと仮定すると、差動入力電圧（ＶＩＮＰ−ＶＩＮＮ）は、ノードＶＯ１とＶＯ２との間に現れ、抵抗値Ｒ１を有する抵抗２６の両端間に印加される。静的な電流に加えて、ＶＩＮＰ−ＶＩＮＮと共に変化するＲ１中に結果として流れる電流（ＩＲ１）が、ＭＮ１とＭＮ２を介して流れることになる。これは、それぞれＦＥＴ  ＭＮ４／ＭＮ３とＭＮ６／ＭＮ５に印加されるノードＩＯ１とＩＯ２における電流をもたらし、これらのノードは、ＭＮ１とＭＮ２の中の電流変化を出力ノード２８の周囲へと戻して折りたたむ仮想グランドノードを形成し、この出力ノード２８は、抵抗値Ｒ２を有する抵抗３０を経由してグランドに接続される。ＦＥＴ  ＭＮ４およびＭＮ６のそれぞれがＲ１からの信号電流を搬送するので、Ｒ２に流れ込む電流は、Ｒ１に流れ込む電流の値の２倍である。その結果として、この電流モードトポロジの電圧ゲインは、Ｇ＝２＊（Ｒ２／Ｒ１）となる。
【０００４】
これらの２つの入力増幅器は、チョッパにより安定化させられている。スイッチ３２ａ／３２ｂ、３４ａ／３４ｂおよび３６ａ／３６ｂを使用して、これらの２つの入力増幅器は、これらのスイッチがトグルされるときに位置を変化させ、これにより、これらの入力増幅器内部のＤＣ電圧不整合が取り除かれる。これらの電流源における不整合もまた、チョップして除かれ、そのために信号を伴わないＲ２中の平均電流はゼロとなる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、このトポロジには欠点がある。すなわち、差動入力信号が、ＶＩＮＰとＶＩＮＮに印加されるときに、このＩＡの「ゲイン設定」ノードＶＯ１とＶＯ２上に存在するこれらの寄生キャパシタンス（ＣＰ１、ＣＰ２）は、ゲインエラーをもたらす。例えば、ＶＩＮＰが、２ボルトであり、ＶＩＮＮが１ボルトであるものと仮定する。この一番左側にある増幅器が、この１ボルトの入力からこの２ボルトの入力へとスイッチングするときに、寄生キャパシタンスＣＰ１は、充電される必要がある。これは、ＭＮ１中の電流量を減少させ、このことが、直列に接続されたＭＮ４と電流ミラーＦＥＴ  ＭＰ３の電流を増大させる。この増大させられた電流は、ＭＰ４にミラーされ、寄生キャパシタンスＣＰ１のサイズと差動入力電圧に比例したＭＰ４の電流の増大がもたらされる。同時に、一番右側の増幅器は、この２ボルトの入力からこの１ボルトの入力へとスイッチングする。ここでは、寄生キャパシタンスＣＰ２が、放電される必要があり、これは、ＭＮ２中の電流量を増大させ、ＭＮ６中の電流量を減少させる。これらの２つの効果が、協調してＲ２中に流れ込む電流量を増大させる。これらの入力電圧が反転される場合にも、この効果は類似しているが、この結果は、ＭＰ４中の電流の減少とＭＮ６中の電流の増大となる。これは、Ｒ２に流れ込む電流の減少をもたらす。ＣＰ１とＣＰ２に起因した、このＲ２の電流の変化は、ゲインエラーをもたらし、このゲインエラーは、ＣＰ１とＣＰ２のサイズ、ならびにこのチョッピング周波数に比例する。これらのスイッチングされる寄生キャパシタンスは、値Ｒｅｑ＝１／（２＊ｆ＊Ｃ）の抵抗のように見え、式中においてｆは、チョッピング周波数であり、Ｃは、寄生キャパシタンスである。この等価抵抗値は、Ｒ１と並列になっている。
【０００６】
このＲ１について選択された値は、この入力増幅器から迂回するこの電流が、これらの増幅器中のこれらのデバイスのうちのどのデバイスもオフにすることにならないように、十分大きくする必要がある。これは、大きな入力信号では深刻な問題であり、それ故に、Ｒ１の値は、一般的にこの入力信号範囲がもっと制限される高いＧ値よりもＧの小さな値について大きくなるように選択される。このＲ１の値は、小さなゲイン構成についてより大きくなるので、等価抵抗値Ｒｅｑの影響は、このＩＡが、小さなＧ値について構成されるときに特に悪くなる。
【０００７】
このチョッピングプロセスの結果としての電圧を変化させる他の任意のオンチップまたはオフチップの回路ノード上の寄生キャパシタンスは、ＩＡ増幅器のゲインにおける同様なエラーを引き起こしてしまう可能性がある。例えば、入力増幅器のトランジスタ、キャパシタ、抵抗、金属トレース、ボンディングパッド（ｂｏｎｄ  ｐａｄ）およびインダクタはすべて、このＩＡがチョップされるときにゲインエラーを引き起こす関連する寄生キャパシタンスを有する可能性がある。
【０００８】
チョッパにより安定化させられた電流モードＩＡに結合されるときに寄生キャパシタンスに関連したゲインエラーを低下させるゲインエラー補正回路が、提示されている。
【課題を解決するための手段】
【０００９】
本発明による、チョッパにより安定化させられた電流モードＩＡは、各入力ノードに結合され、これらの入力ノードに印加される差動入力電圧に応じて各電流を生成するように構成された第１および第２の入力増幅器を備える。またこれらの電流は、１出力ノードに結合される。各入力増幅器は、関連する寄生キャパシタンスを有する複数のデバイスおよび／または構造を含んでいる。このＩＡがチョップされるときに、これらのデバイスおよび／または構造は、このＩＡのゲイン値を所望の値から逸脱させるようにする可能性がある各電流を生成する。
【００１０】
これらの入力増幅器を構成するオンチップおよび／またはオフチップのデバイスおよび／または構造の寄生キャパシタンスに起因して、そうでなければ生ずる可能性のあるゲインエラーを低下させるために、ゲイン補正回路が、このＩＡに結合される。このゲイン補正回路は、これらの寄生キャパシタンスの少なくとも一部を複製し、またそうでなければ生ずる可能性のある入力に起因するゲインエラーも出力に起因するゲインエラーも共に低下させる、このＩＡに対する補償電流を供給するように構成される。
【００１１】
このゲイン補正回路は、複数のデバイス（例えば、トランジスタ、抵抗、キャパシタ）を備えることが好ましく、これらのデバイスのそれぞれは、入力増幅器中の各デバイスおよび／または構造に対応し、各ゲイン補正デバイスと、その対応する入力増幅器のデバイスまたは構造は、同様な特性を有する。
【００１２】
本発明のさらなる特徴および利点については、添付図面と併せて解釈すれば、以降の詳細な説明から当業者には明らかになろう。
【発明を実施するための最良の形態】
【００１３】
本発明は、チョッパにより安定化させられた電流モードＩＡ中の入力に起因したゲインエラーも出力に起因したゲインエラーも共に補正するための手段を提供するものである。これについては、このＩＡに結合され、このＩＡの一部分である対応するオンチップおよび／またはオフチップのデバイスおよび／または構造の寄生キャパシタンスを複製するデバイスを含むゲイン補正回路を用いて達成される。これらのレプリカデバイスを使用して、このＩＡ中に注入して戻されて、入力に起因したゲインエラーも出力に起因したゲインエラーも共に補正する補償電流が生成される。
【００１４】
本明細書中で説明されるようなゲイン補正回路の使用は一般的に、どのようなチョッパにより安定化させられた電流モードＩＡの寄生キャパシタンスに関連したゲインエラーを補正するためにも適用可能である。しかし、本発明のこれらの原理は、一般的な適用可能性を有するが、このゲイン補正回路は、これらの必要な補償電流を生成するレプリカデバイス(replica device) の使用を必要とする。したがって、このゲイン補正回路の実装形態は、補正される特定のＩＡの実装形態に応じて変化することになる。したがって、例証の目的のために、特定のＩＡ実装形態が、この特定のＩＡと共に使用するのに適したゲイン補正回路実装形態と同様に、本明細書中において説明される。しかし、本発明は、この説明されるＩＡおよびゲイン補正回路と共に使用することだけに限定されてはいない（本発明のこれらの原理を適用して、所与のどのようなチョッパにより安定化させられた電流モードＩＡについても適切なゲイン補正回路実装形態を導き出すことができる）。
【００１５】
図１における増幅器８および１７のような入力増幅器のより高精度な実装形態が、図２に示されている。図１中の増幅器のＦＥＴ  ＭＰ１／ＭＮ１は、図２中のＦＥＴ  ＭＰ１０およびＭＮ１０に類似しており、ノードＶＯとＩＯは、図１中のノードＶＯ１（またはＶＯ２）とＩＯ１（またはＩＯ２）に類似している。
【００１６】
ＭＰ１０のドレイン電圧は、ＭＰ１０のゲートおよびドレインに結合されたカスコードするループによって設定され、ＭＰ１０のＶｇｓがほぼ一定に保持されるように構成される。ＦＥＴ  ＭＮ１２ａ、ＭＮ１２ｂ、ＭＰ１２、ＭＮ１３およびＭＮ１４が追加されて、このカスコードするループを実現することが好ましい。このカスコード（ｃａｓｃｏｄｉｎｇ）を実装するために、固定電圧源１００がＶＩＮとＭＮ１２ｂのゲートとの間に接続される。ＭＮ１２ｂのソースは、ＭＮ１２ａのソースに接続され、差動対が形成される。この対は、ＭＮ１３中の電流を制御し、この電流は、次にＭＮ１４を制御することにより、ＭＰ１０のドレイン電圧を調整する。ＭＰ１０のドレイン電圧は、ＭＮ１２ｂのゲート電圧にほぼ等しくなるように強制される。カスコードＦＥＴ  ＭＮ１５〜ＭＮ１６が、ＭＮ１４のドレイン−ソース間電圧を最小にするために含められることが好ましい。
【００１７】
以上で指摘しているように、ゲインエラーは、このゲインを設定する抵抗ノード（ＶＯ）上の寄生キャパシタンスによって引き起こされる。同様なゲインエラーは、ＭＰ１２のソースにおけるノード１０２、ＭＮ１２ａ／ＭＮ１２ｂの共通のソースにおけるノード１０４、ＭＰ１０のドレインなど、この入力信号のチョッピングに応じて電圧を変化させる他のノード上のキャパシタンスによっても引き起こされる。差動信号がこのＩＡの入力に印加されるときに、これらのノードのそれぞれは、２つの電圧間でチョップされ、この差動電圧入力に等しいピークツーピークの振幅を有する方形波パターンが形成される。それだけには限定されないが、トランジスタ、キャパシタ、抵抗、金属トレース、ボンディングパッドおよびインダクタを含めて、オンチップまたはオフチップの他のデバイスおよび／または構造はまた、このＩＡがチョップされるときに各電流を生成し、ゲインＧをその所望の値から逸脱させる関連する寄生キャパシタンスを有する可能性もある。
【００１８】
これらの寄生キャパシタンスに関連したゲインエラーを低下させるために、このＩＡは、このＩＡの入力増幅器の一方に結合されたゲイン補正回路１０６を含んでいる。回路１０６と同じゲイン補正回路が、このＩＡの他方の入力増幅器に接続されるはずである。回路１０６は、入力増幅器に結合され、これらの寄生キャパシタンスの少なくとも一部を複製し、このＩＡに（特にこの「反対側の」入力増幅器に関連する信号経路に）補償電流を供給するように構成され、この補償電流は、そうでなければこの寄生キャパシタンスに起因して生ずるはずのゲインエラーを低下させる。このゲイン補正回路は、複数のデバイスを含んでおり、これらのデバイスのそれぞれは、関連する寄生キャパシタンスを有するこの入力増幅器のデバイスおよび／または構造のそれぞれ一方に対応し、各ゲイン補正回路デバイスとその対応するデバイスおよび／または構造は、同様な特性を有する。
【００１９】
図２に示されるこのＩＡ入力増幅器と共に使用するのに適した可能なゲイン補正回路の一実装形態は、第１の部分１０８と、第２の部分１１０とを含んでいる。部分１０８は、コモンモード入力電圧に関係なく有用である。部分１０８は、そのゲートが、この入力増幅器の入力端子（すなわち、ＭＰ１０のゲート）に印加される入力電圧ＶＩＮに接続されており、そのソースが固定電流源１１２の出力に接続されているＦＥＴ  ＭＰ１３を含んでいる。そのように構成されるときには、ＭＰ１３のソース（ノード１１４）における電圧は、ノードＶＯ、１０２、１０４およびＭＰ１０のドレイン上で見られる波形とほとんどマッチングする方形波である。ノード１１４に接続されたこれらのデバイスのそれぞれは、この入力信号に続く、入力増幅器のノードのうちの１つのノードに存在するデバイスキャパシタンスを複製する。結果として、ＭＰ１３と、そのレプリカデバイスキャパシタンスを用いて補償電流を供給することができる。この電流は、この入力増幅器中で生成されるエラー電流にほぼ等しくなっているべきである。（「Ｘ２」とラベル付けされるノードに供給される）このＭＰ１３のドレインからの電流は、ゲイン補正回路部分１０８の出力としての役割を果たし、そこに供給される電流は、この「反対側の」入力増幅器（図示せず）のＩＯノードにつながる電流源に注入されて、このエラー項について補正し、また（図１に示されるＩＡ実装形態と同様なＩＡ実装形態を仮定すると）そこから仮想グランドノードへと注入される。この注入ポイントは、図２中におけるＸ１とラベル付けされたノードに対応するはずである。この電流は、ノード１１４に供給されるＤＣ電流に、これらの寄生キャパシタに流れ込み、またはこれらから流れ出る電流を加えたものから構成される。これは、電流モードトポロジであるので、この補正回路によってこの反対側の入力増幅器から取り除かれる（またはそこに供給される）電荷は、単にこの第１の入力増幅器中のこれらの寄生キャパシタンスに蓄積される電荷とマッチングする必要があるだけである。
【００２０】
この例示の実施形態においては、これらのレプリカデバイスと、これらのレプリカデバイスが対応するこの入力増幅器のデバイスまたは構造は、以下のようになる。
−  ＭＰ１３は、ＩＡデバイスＭＰ１０に対応する。
【００２１】
−  ＭＮ１９は、ＭＮ１２ａに対応する。
−  ＭＮ２０は、ＭＮ１２ｂに対応する。
−  ＭＰ１４は、ＭＰ１２に対応する。
【００２２】
−  抵抗Ｒ４は、Ｒ３に対応する。
−  キャパシタＣ１は、このＰＣボードとゲイン抵抗Ｒ１に起因したノードＶＯ上の典型的なキャパシタンスに対応する。
【００２３】
−  ＭＰ１５は、電流をＭＰ１２に供給する電流源ＦＥＴ  ＭＰ１６のキャパシタンスに相当する。
−  ＭＮ２３は、ＭＮ１５のドレインに相当し、わずかな余分なキャパシタンスを提供して、ＭＮ１５のソースが、時には移動していることになることを明らかにすることができる。これらのレプリカデバイスの特性と、これらのレプリカデバイスが対応するこれらのデバイスまたは構造の特性は、可能な限り類似しているべきであることに留意されたい。
【００２４】
この例示されたゲイン補正回路が特に有利になる他の動作条件は、これらのＩＡの入力のうちの一方または両方が低レベルであるときである。ある種の入力レベルにおいては、ＭＮ１５およびＭＮ１６のこれらのドレイン電圧は、これらのデバイスを動作の３極管領域に置くことになる。これが起こるときには、ＭＮ１６のソースおよびドレインの電圧は、差動入力電圧が印加されるときに、クロックレートで変化する可能性がある。これは、これらのノード上の寄生キャパシタンスの定期的な充電と放電とを必要とする。これは、望ましくない出力に起因した電流フローを引き起こす。さらなる悪影響は、この追加の電流フローが、この入力デバイス（ＭＰ１０）中の電流を変調し、それによってＭＰ１０のＶｇｓを変調することである。これは、この入力増幅器中の入力に起因した電圧エラーとして現れる。ゲイン補正回路部分１１０は、この動作状態を明らかにすることが意図されている。
【００２５】
ゲイン補正回路部分１１０は、この入力増幅器中のＭＮ１６のソースに接続されたＦＥＴ  ＭＮ２４を含んでいる。ＭＮ２４のソースにおけるノード１２０は、ＭＮ２４のソース電圧が、ＭＮ１６のソース電圧に追随するように固定電流源１２４に接続される。ＦＥＴ  ＭＮ２５およびＭＮ２６は、Ｎ１６のソースにおけるキャパシタンスを複製し、その対応は、以下のようになっている。
【００２６】
−  ＭＮ２５は、ＭＮ１６に対応する。
−  ＭＮ２６は、ＭＮ１４に対応する。
以上で指摘しているように、これらのレプリカデバイスの特性と、これらのレプリカデバイスが対応するこれらのデバイスまたは構造の特性は、可能な限り類似しているべきである。
【００２７】
そのように構成されるときに、このＤＣバイアス電流は、ＭＮ２４中を流れるこのキャパシタの充電電流と一緒に、ノードＹ２に現れ、これは、この「反対側の」入力増幅器（図示せず）のＦＥＴ  ＭＰ１２に供給されるテール電流に注入される。この注入ポイントは、図２中のＹ１とラベル付けされたノードに対応するはずである。これは、この補正電流が、この反対側の増幅器の入力デバイスＭＰ１０を流れるようにする。この電流は、ゲイン補正回路部分１０８と同様にしてゲインエラーを補正する。
【００２８】
この補正電流が、この反対側の入力デバイスを流れることはまた、この入力デバイスのドレイン電流のＶｇｓ変調の効果を打ち消す助けもする。この補正電流は、この反対側の増幅器の入力デバイス中も流れるので、この第１の入力増幅器のこの入力デバイスのＶｇｓのどのような変化も、この第２の入力増幅器の入力デバイス中で複製されるべきである。したがって、この補正電流は、この反対側の増幅器のＭＰ１０を流れる電流を増大させ、または減少させ、また次にはこの反対側の増幅器のＩＯノードから流れ出る電流を増大させ、または減少させる。これは、入力に起因したゲインエラーも出力に起因したゲインエラーもゲイン補正回路部分１１０によって補正される点で、重要である。
【００２９】
したがって、ゲイン補正回路部分１１０からのエラー補正電流は、入力に起因したゲインエラー、ならびにこの電流に起因した関連する出力エラー電圧を相殺するが、ゲイン補正回路部分１０８は、出力に起因したゲインエラーを補正する。
【００３０】
本明細書中に説明されている入力増幅器実装形態とこのゲイン補正回路の実装形態は、単なる例示に過ぎないことに留意されたい。チョッパにより安定化させられた電流モードＩＡの入力増幅器は、多種多様の方法で実装することができ、そうでなければ寄生キャパシタンスに起因して生ずる可能性がある入力に起因したゲインエラーと出力に起因したゲインエラーを補正するために必要とされるゲイン補正回路は、この特定の入力増幅器実装形態に依存する。このゲイン補正回路をこのＩＡに結合し、このゲイン補正回路が、その入力増幅器の固有の寄生キャパシタンスの少なくとも一部を複製し、またそうでなければこれらの寄生キャパシタンスに起因して生ずるはずのゲインエラーを低下させる補償電流をＩＡに対して供給するように構成されることだけが、必須であるに過ぎない。
【００３１】
これらの入力増幅器とゲイン補正回路は、本明細書中ではＦＥＴを用いて実装されるものとして説明されているが、（これらの増幅器のデバイスおよび／または構造とこれらの対応するレプリカデバイスが、同様な特性を有する限り）バイポーラトランジスタも使用することができることにも留意されたい。
【００３２】
本発明の特定の実施形態について示し説明してきたが、非常に多数の変形形態および代替実施形態について、当業者は想起するであろう。したがって、本発明は、添付の特許請求の範囲の観点からしか限定されないことが意図されている。
【図面の簡単な説明】
【００３３】
【図１】チョッパにより安定化させられた電流モードＩＡの概略図である。
【図２】本発明によるゲインエラー補正回路と一緒に、チョッパにより安定化させられた電流モードＩＡと共に使用することができる入力増幅器の概略図である。
【図１】
2008503168.tif 000003
【図２】
2008503168.tif 000004
【手続補正書】
【提出日】平成19年2月16日(2007.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
関連する所望のゲイン値Ｇを有する、チョッパにより安定化させられた電流モード計装用増幅器（ＩＡ）であって、
第１および第２の入力ノード（ＶＩＮＮ、ＶＩＮＰ）と、
出力ノード（２８）と、
前記第１および第２の入力ノードに結合され、前記第１および第２の入力ノードに印加される差動入力電圧に応じて各電流を生成するように構成され、前記電流が前記出力ノードに結合され、前記入力増幅器のそれぞれが、前記ＩＡがチョップされるときにゲインＧをその所望の値から逸脱させる各電流を生成する関連する寄生キャパシタンスを有する複数のオンチップおよび／またはオフチップのデバイスおよび／または構造を備える第１および第２の入力増幅器（８、１７）と、
前記ＩＡに結合され、前記寄生キャパシタンスの少なくとも一部を複製し、またそうでなければ前記寄生キャパシタンスに起因して生ずるはずのゲインエラーを低下させる補償電流を前記ＩＡに対して供給するように構成されたゲイン補正回路（１０６）と
を備える電流モード計装用増幅器（ＩＡ）。
【請求項２】
前記関連する寄生キャパシタンスの少なくとも一部が、前記所望のゲイン値Ｇ中の入力に起因したエラーをもたらし、前記ゲイン補正回路が、前記入力に起因したゲインエラーを低下させるように構成される、請求項１に記載の電流モード計装用増幅器（ＩＡ）。
【請求項３】
前記関連する寄生キャパシタンスの少なくとも一部が、前記所望のゲイン値Ｇ中の出力に起因したエラーをもたらし、前記ゲイン補正回路が、前記出力に起因したゲインエラーを低下させるように構成される、請求項１に記載の電流モード計装用増幅器（ＩＡ）。
【請求項４】
前記ゲイン補正回路が、複数のデバイスを含み、これらのうちの各デバイスが、関連する寄生キャパシタンスを有する前記入力増幅器のデバイスおよび／または構造のうちのそれぞれ１つに対応しており、各ゲイン補正回路デバイスとその対応するデバイスおよび／または構造が、同様な特性を有する、請求項１に記載の電流モード計装用増幅器（ＩＡ）。
【請求項５】
前記ゲイン補正回路が、
前記第１の入力増幅器に結合され、前記第２の入力増幅器に関連する前記信号経路に対して補償電流を供給して、そうでなければ前記第１の入力増幅器の寄生キャパシタンスに起因して生ずるはずのゲインエラーを低下させる第１の補正回路（１０６）と、
前記第２の入力増幅器に結合され、前記第１の入力増幅器に関連する前記信号経路に対して補償電流を供給して、そうでなければ前記第２の入力増幅器の寄生キャパシタンスに起因して生ずるはずのゲインエラーを低下させる第２の補正回路（１０６）と
を備える、請求項４に記載の電流モード計装用増幅器（ＩＡ）。
【請求項６】
前記第１の入力増幅器が、入力電界効果トランジスタ（ＦＥＴ）ＭＰ１を備え、ＭＰ１の前記ゲートが、前記第１および第２の入力ノードのうちのそれぞれ一方に結合され、ＭＰ１の前記ソースが、ノードＶＯ１に接続され、前記第２の入力増幅器が、入力ＦＥＴ  ＭＰ２を備え、ＭＰ２の前記ゲートが、前記第１および第２の入力ノードのうちの前記他方に結合され、ＭＰ２の前記ソースが、ノードＶＯ２に接続され、前記ＩＡが、
前記ノードＶＯ１とＶＯ２との間に接続された抵抗値Ｒ１を
さらに備え、前記ＩＡは、Ｒ１が、前記第１および第２の入力ノードに印加される前記電圧の間の前記差と共に変化する電流ＩＲ１を伝導させるように構成され、前記第１および第２の入力増幅器が、ＩＲ１と共に変化する各電流を第１および第２の出力電流ノードに供給するように構成され、前記第１および第２の出力電流ノードにおける前記電流が、前記出力ノードに結合される、請求項５に記載の電流モード計装用増幅器（ＩＡ）。
【請求項７】
前記第１の補正回路が、ＭＰ１の前記ゲートに入力で接続され、前記第２の出力電流ノードに結合された補償電流を供給するように構成され、前記第２の補正回路が、ＭＰ２の前記ゲートに入力で接続され、前記第１の出力電流ノードに結合された補償電流を供給するように構成されて、そうでなければ前記寄生キャパシタンスに起因して生ずる可能性のある出力に起因したゲインエラーを低下させる、請求項６に記載の電流モード計装用増幅器（ＩＡ）。
【請求項８】
前記第１の補正回路が、ＭＰ１の前記ドレインに入力で結合され、ＭＰ２中の前記電流を変調して、そうでなければ前記寄生キャパシタンスに起因して生ずる可能性がある入力に起因したゲインエラーと、出力に起因したゲインエラーを低下させる補償電流を供給するように構成され、前記第２の補正回路が、ＭＰ２の前記ドレインに入力で結合され、ＭＰ１中の前記電流を変調して、そうでなければ前記寄生キャパシタンスに起因して生ずる可能性がある入力に起因したゲインエラーと、出力に起因したゲインエラーを低下させる補償電流を供給するように構成される、請求項６に記載の電流モード計装用増幅器（ＩＡ）。
【請求項９】
ＭＰ１の前記ゲートおよびドレインに結合され、ＭＰ１の前記ゲート−ソース間電圧がほぼ一定に保持されるように構成されたカスコードするループをさらに備え、前記カスコードするループが、複数のＦＥＴを備え、前記ゲイン補正回路が、前記カスコードするループのＦＥＴのうちの各ＦＥＴに対応する複数のＦＥＴを含み、前記ゲイン補正回路のＦＥＴとこれらの対応するカスコードするループのＦＥＴのそれぞれが、同様なデバイス特性を有する、請求項６に記載の電流モード計装用増幅器（ＩＡ）。
【国際調査報告】
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