(57)【要約】  デバイスを試験する際に用いるための回路が、デバイスに強制電圧を印加するための第１の測定ユニットと、使用不能にされる機能を有する第２の測定ユニットとを備える。第２の測定ユニットは、デバイスから検出された電圧を受信するためのセンス経路を含み、センス経路は、該第２の測定ユニットを通って、第１の測定ユニットに接続される。第１の測定ユニットは、検出された電圧に基づいて、強制電圧を調整する。【特許請求の範囲】
【請求項１】
デバイスの試験に用いるための回路であって、
前記デバイスに強制電圧を印加するための第１の測定ユニットと、
使用不能にされる機能を有する第２の測定ユニットであって、前記デバイスから検知された電圧を受けるためのセンス経路を含み、該センス経路は、第２の測定ユニットを通して、前記第１の測定ユニットに接続される、第２の測定ユニットと、
を備え、前記第１の測定ユニットは、前記検知された電圧に基づいて、前記強制電圧を調節する、回路。
【請求項２】
前記第１の測定ユニットは前記第２の測定ユニットと実質上同一であり、該第２の測定ユニットの前記使用不能にされる機能は、前記デバイスに強制電圧を印加する能力を含む、請求項１に記載の回路。
【請求項３】
前記第２の測定ユニットは、前記機能を使用不能にするためにトライステート状態にされるドライバを備える、請求項２に記載の回路。
【請求項４】
前記センス経路は、実質上電圧降下が生じない高インピーダンス経路を含む、請求項１に記載の回路。
【請求項５】
前記第１の測定ユニットは、
前記強制電圧を与えるドライバと、
前記強制電圧が前記デバイスに印加されるようにする出力経路であって、電圧降下を生じるインピーダンスを有する出力経路と、を備え、
前記第１の測定ユニットは前記強制電圧を調節して、前記電圧降下を実質上補償する、請求項１に記載の回路。
【請求項６】
前記第１の測定ユニットの前記出力経路は、前記第２の測定ユニットの前記センス経路に対応する、請求項５に記載の回路。
【請求項７】
前記第１の測定ユニットは、
前記強制電圧を与えるドライバと、
前記ドライバと前記デバイスとの間にある、電圧降下を検知するためのフィードバック経路と、
を備える、請求項１に記載の回路。
【請求項８】
前記センス経路は、前記第２の測定ユニットを通る回路経路を含む、請求項１に記載の回路。
【請求項９】
デバイスを試験する方法であって、
前記デバイスに第１の電圧を印加し、
前記デバイスにおける第２の電圧を検知し、第２の電圧は、前記第１の電圧と、前記デバイスに該第１の電圧を印加する結果として生じる電圧降下との差に対応し、
前記第２の電圧に従って、前記第１の電圧を調節する、
ことを含み、前記印加、及び前記検知は、実質上同一設計である第１のデバイス及び第２のデバイスを用いて実行される、方法。
【請求項１０】
前記第１のデバイス及び前記第２のデバイスはそれぞれ、第１のパラメトリック測定ユニット及び第２のパラメトリック測定ユニットを備える、請求項９に記載の方法。
【請求項１１】
前記第２の電圧の検知は、該第２の電圧を検知するためのセンス経路として機能するように、前記第２のパラメトリック測定ユニットを構成することを含む、請求項１０に記載の方法。
【請求項１２】
前記第２のパラメトリック測定ユニットは、該第２のパラメトリック測定ユニットにおける回路を制御して、回路経路間の接続を有効にすることによって構成される、請求項１１に記載の方法。
【請求項１３】
前記第２の電圧は、前記デバイスの１つのピンにおける電圧を含む、請求項９に記載の方法。
【請求項１４】
被試験デバイスとともに用いる自動試験装置であって、
前記被試験デバイスに印加される電圧の調整に用いるための複数のパラメトリック測定ユニットを備え、該複数のパラメトリック測定ユニットは、
前記被試験デバイスに電圧を印加するように構成される第１のパラメトリック測定ユニットと、
前記第１のパラメトリック測定ユニットのためのセンス経路を与えるように構成される第２のパラメトリック測定ユニットと、
を含み、前記第２のパラメトリック測定ユニットは、前記第１のパラメトリック測定ユニットと実質上同一構造を有する、自動試験装置。
【請求項１５】
前記複数のパラメトリック測定ユニットは、
前記被試験デバイスに電圧を印加するように構成される第３のパラメトリック測定ユニットと、
前記第３のパラメトリック測定ユニットのためのセンス経路を与えるように構成される第４のパラメトリック測定ユニットと、
をさらに含み、前記第４のパラメトリック測定ユニットは、前記第３のパラメトリック測定ユニット、前記第２のパラメトリック測定ユニット及び前記第１のパラメトリック測定ユニットと実質上同一構造を有する、請求項１４に記載の自動試験装置。
【請求項１６】
前記第１のパラメトリック測定ユニット及び前記第２のパラメトリック測定ユニットはハードウエアだけで実装される、請求項１４に記載の自動試験装置。
【請求項１７】
前記第１のパラメトリック測定ユニット及び前記第２のパラメトリック測定ユニットは、ハードウエアとソフトウエアとの組み合わせを用いて実装される、請求項１４に記載の自動試験装置。
【請求項１８】
前記第２のパラメトリック測定ユニットがトライステート状態にされ、前記被試験デバイスに電圧を印加するための機能を使用不能にする、請求項１４に記載の自動試験装置。
【請求項１９】
前記センス経路は、前記被試験デバイスにおけるセンス電圧をタップし、該センス電圧は前記センス経路から前記第１のパラメトリック測定ユニットに印加される、請求項１４に記載の自動試験装置。
【請求項２０】
前記第１のパラメトリック測定ユニットはドライバを備え、前記センス電圧は該ドライバに印加され、該ドライバは、該センス電圧に従って、前記被試験デバイスへの前記電圧を調整する、請求項１４に記載の自動試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概括的には、デバイスの試験に関し、より詳細には、デバイスにおける電圧をセンス（検知）するパラメトリック測定ユニットの使用に関する。
【背景技術】
【０００２】
自動試験装置（ＡＴＥ）は、半導体、電子回路、及びプリント回路基板アセンブリのようなデバイスを試験するための、自動化された、通常はコンピュータによって駆動される手法を指している。パラメトリック測定ユニット（ＰＭＵ）は典型的にはＡＴＥの一部である。ＰＭＵは、デバイスピンにおける電圧及び電流のようなパラメータを測定するために、且つそれらのパラメータを調整するために、デバイス試験中に用いられる。ＰＭＵは、試験中に、適切なパラメータ値が被試験デバイス（ＤＵＴ）に確実に加えられるようにする。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＰＭＵは典型的には、ＤＵＴに電圧及び／又は電流を強制的に与えるための回路を備える。この回路からＤＵＴまで通じる回路経路がインピーダンス（たとえば、抵抗）を有する結果として、電圧降下が生じる可能性がある。この電圧降下は、ＤＵＴに印加される電圧値を低下させる。これまで、ＰＭＵは比較的低い電流のデバイス、たとえば２ｍＡ程度又はそれ以下の電流を流すデバイスであり、ＤＵＴまで通じる回路経路において生じる電圧降下は、ほとんど問題にはならなかった。しかしながら、より高い電流、たとえば約５０ｍＡのＰＭＵの出現で、ＤＵＴまでの回路経路上の電圧降下は、大きな問題になってきている。より高い電流のＰＭＵでは多くの場合に電圧降下が十分に高くなり、それにより試験中にＤＵＴが適当に動作するのが妨げられ、結果として、試験結果が不正確になる。
【課題を解決するための手段】
【０００４】
本発明は、ＰＭＵを使用して、ＤＵＴにおける電圧をセンス（検知）するための、コンピュータプログラム製品を含む、装置及び方法に関する。
概括的には、一態様では、本発明は、デバイスを試験する際に用いるための回路を対象とする。その回路は、デバイスに強制電圧を印加するための第１の測定ユニットと、使用不能にされる機能を有する第２の測定ユニットとを備える。第２の測定ユニットは、デバイスからの検出された電圧を受信するためのセンス経路を備える。センス経路は、第２の測定ユニットを通じて、第１の測定ユニットに接続される。第１の測定ユニットは、検出された電圧に基づいて、強制電圧を調整する。センス経路はデバイスを起点とするので、センス経路は、デバイスへの接続点までに回路経路上で生じる電圧降下を考慮に入れることができる。これらの電圧降下は、印加電圧を調整することによって考慮、たとえば補償することができる。
【０００５】
上記の態様は、以下の特徴の１つ又は複数を含むことができる。第１の測定ユニットは、第２の測定ユニットと実質上同一であってもよい。第２の測定ユニットにおいて使用不能される機能は、デバイスに強制電圧を印加する能力であってもよい。第２の測定ユニットは、その機能を使用不能にするためにトライステート状態にされるドライバを備えてもよい。第２の測定ユニット内のセンス経路は、高インピーダンス経路であってもよく、その経路上では電圧降下は実質上生じない。
【０００６】
第１の測定ユニットは、印加電圧を与えるためのドライバと、強制電圧がデバイスに印加されるようにする出力経路とを備えることができる。出力経路は、電圧降下を引き起こすインピーダンスを有することがある。第１の測定ユニットは、強制電圧を調整して、この電圧降下を実質上補償することができる。第１の測定ユニットの出力経路は、第２の測定ユニットのセンス経路に対応してもよい。第１の測定ユニットは、ドライバとデバイスとの間にある、電圧降下を検出するためのフィードバック経路を備えてもよい。センス経路は、第２の測定ユニットを通る回路経路を含んでもよい。
【０００７】
概括的には、本発明は、別の態様では、デバイスを試験する方法を対象とする。その方法は、デバイスに第１の電圧を印加し、デバイスにおける第２の電圧を検出することを含む。第２の電圧は、第１の電圧と、デバイスに第１の電圧を印加する結果として生じる電圧降下との差に相当する。当該方法はさらに、第２の電圧に基づいて、第１の電圧を調整することも含む。当該方法において、印加及び検出（検知）することは、実質上同一構造である第１のデバイス及び第２のデバイスを用いて実行される。
【０００８】
上記の態様は、以下の特徴のうちの１つ又は複数を含むことができる。第１のデバイス及び第２のデバイスはそれぞれ、第１のＰＭＵ及び第２のＰＭＵであってもよい。第２の電圧を検出することは、第２の電圧が検出されるセンス経路として機能するように、第２のＰＭＵを構成することを含んでもよい。第２のＰＭＵは、第２のＰＭＵ内の回路を制御して、回路経路間の接続を達成することによって構成してもよい。第２の電圧は、デバイスの１つのピンにおける電圧に対応してもよい。
【０００９】
概括的には、本発明は、別の態様では、ＤＵＴとともに用いるためのＡＴＥを対象とする。ＡＴＥは、ＤＵＴに印加される電圧を調整する際に用いるための複数のＰＭＵを備える。複数のＰＭＵは、ＤＵＴに電圧を強制的に与えるように構成される第１のＰＭＵと、第１のＰＭＵのためのセンス経路を与えるように構成される第２のＰＭＵとを含む。第２のＰＭＵは、第１のＰＭＵと実質上同一構造を有する。本発明のこの態様は、以下の特徴の１つ又は複数を含むことができる。
【００１０】
複数のＰＭＵは、ＤＵＴに強制電圧を印加するように構成される第３のＰＭＵと、第３のＰＭＵのためのセンス経路を与えるように構成される第４のＰＭＵとを含んでもよい、第４のＰＭＵは、第３のＰＭＵ、第２のＰＭＵ及び第１のＰＭＵと実質上同一構造を有する。第１のＰＭＵ、第２のＰＭＵ、第３のＰＭＵ及び第４のＰＭＵは、ハードウエアだけを用いて、又はハードウエア及びソフトウエアの組み合わせを用いて実装してもよい。第２のＰＭＵをトライステート状態にして、ＤＵＴに電圧を強制的に与えるための機能を使用不能にすることができる。
【００１１】
第２のＰＭＵを通るセンス経路は、ＤＵＴにおけるセンス電圧をタップする（引き出す）ことができる。このセンス電圧は、センス経路から第１のＰＭＵに印加することができる。第１のＰＭＵは、ドライバを備えてもよい。センス電圧をそのドライバに印加することができ、ドライバは、そのセンス電圧に基づいて、ＤＵＴへの電圧を調整することができる。
【００１２】
添付の図面及び以下の説明において、１つ又は複数の例示の細部を記述する。本発明のさらなる特徴、態様及び利点は、その説明、図面、及び特許請求の範囲から明らかになるであろう。
【００１３】
種々の図面において、同様の参照符号は同様の構成要素を示す。
【発明を実施するための最良の形態】
【００１４】
図１は、ＤＵＴ１１を試験するためのＡＴＥ１０のブロック図である。図１に示されるように、ＡＴＥ１０は４つのＰＭＵ１４〜１７を備えており、それらのＰＭＵは４つの試験チャネルに対応する。ＰＭＵ１４〜１７の１つの機能は、ＤＵＴにおいて、電圧及び電流を含む直流（ＤＣ）パラメータを試験することである。ＰＭＵ１４〜１７は、ＤＵＴ１１のための電源としての役割も果たすことができる。すなわち、ＰＭＵ１４〜１７のうちの２つ以上のＰＭＵの電流出力は、ＤＵＴ１１の電源ピンに加えることができ、それにより、試験中にＤＵＴ１１に電力を供給することができる。
【００１５】
ＰＭＵ１４〜１７は実質上同一構造を有し、それは、それらのＰＭＵが基本的には同じ回路素子を含むことを意味するが、それらのＰＭＵは、それぞれ異なるように構成してもよい。実質上同一構造を有するので、１つのＰＭＵだけを詳細に説明する。
【００１６】
図２は、ＰＭＵ１４及び１５（本明細書において、第１のＰＭＵ１４及び第２のＰＭＵ１５）の一実施形態を示す回路図である。図２に示されるように、第１のＰＭＵ１４は、ドライバ１９と、抵抗２０と、ＤＵＴ１１への回路経路２１と、フィードバック経路２２とを備える。
【００１７】
ドライバ１９は、電圧を受け、抵抗２０及び回路経路２１を介して、ＤＵＴ１１に電圧又は電流を出力する（すなわち、「強制的に印加する」）演算増幅器又は類似のデバイスにすることができる。「印加電圧」モードでは、ドライバ１９は、第１のＰＭＵ１４の電圧出力を調整し、「印加電流」モードでは、ドライバ１９は、第１のＰＭＵ１４の電流出力を調整する。しかしながら、印加電圧モード及び印加電流モードのいずれにおいても、ドライバ１９から電流が出力される。
【００１８】
この実施形態では、第１のＰＭＵ１４は高電流デバイスであり、それは、ドライバ１９が、概ね５０ｍＡの電流を出力することを意味する（ただし、ＰＭＵ１４は、より低い電流においても動作することができる）。ドライバ１９は２つの入力２４及び２５を含む。この例では、第１の入力２４は、外部電源（図示せず）から入力電圧Ｖinを受信するための入力であり、第２の入力２５は、センス（検知）電圧（後述する）を受信するための入力である。ドライバ１９は、Ｖinとセンス電圧との差に基づいて、その出力電圧及び出力電流を調整する。
【００１９】
抵抗２０はドライバ１９の出力経路内にあり、ドライバ１９の電流出力を測定するために、フィードバック経路２２とともに用いられる。より具体的には、抵抗２０の両端の電圧が、フィードバック経路２２内の差動増幅器２６を介して測定される。測定された電圧は、点２７において出力される。そこから、スイッチ２９（後述する）が、その電圧をポート３０に出力するように構成される。ＰＭＵの外部にあるＡＴＥ内の回路（図示せず）は、抵抗２０の抵抗値がわかっており、さらに、差動増幅器２６を通じて、抵抗２０の両端での電圧降下がわかる。この情報から、その外部回路は、ドライバ１９の電流出力を求めることができる。
【００２０】
フィードバック経路２２は電圧センス（検知）経路３１も含む。電圧センス経路３１は、回路経路２１の前にあるＰＭＵ１４内の点３２における電圧を検出するために用いられる。すなわち、スイッチ２９が適切に構成されるときに、点３２における電圧は、ドライバ１９の入力２５にフィードバックする。入力２５を通じて、ドライバ１９は、点３２までに生じた電圧降下を考慮し、その出力において、その電圧降下を補償する、たとえばその出力電圧を高めて電圧降下を補償することができる。しかしながら、点３２は回路経路２１の前にあるので、回路経路２１にわたって生じる電圧降下は、フィードバック経路２２によって補償されない。既存のＰＭＵを用いてこの電圧降下を補償する１つの方法は、後に説明する。
【００２１】
ＰＭＵ１４では、各スイッチ２９は、回路経路間を適切に接続することができる任意の電気的な機構及び／又は機械的な機構によって実装してもよい。この実施形態では、スイッチ２９はスイッチ２９ａ、スイッチ２９ｂ、及びスイッチ２９ｃを含む。スイッチ２９ａは、回路経路３４と３５との間を接続し、スイッチ２９ｂは、回路経路３６と３７との間を接続し、スイッチ２９ｃは、回路経路５０と３１との間を接続する。経路３４に接続されるとき（第１のＰＭＵ１４において示される構成）、スイッチ２９ａは増幅器２６の出力（「電流フィードバック経路」）をポート３０に接続する。これは、第１のＰＭＵ１４が、ドライバ１９の電流出力を測定するために用いられることを指示可能とするスイッチ構成であるので、電流センス構成と呼ばれる。電流フィードバック経路は、その出力（すなわち、増幅器２６の電圧出力）が抵抗２０を流れる電流を求めるために用いられるので、そのように命名する。
【００２２】
スイッチ２９はまた、電圧センス構成を規定するように構成することができる。第１の電圧センス構成では、スイッチ２９ｂが経路３６に接続され（第１のＰＭＵ１４において示される構成）、スイッチ２９ｃが経路３１に接続され、スイッチ２９ａが経路３５に接続される。この構成では、経路３１（「電圧フィードバック経路」）は、点３２の電圧に引き込まれ、その電圧は（スイッチ２９を介して）ドライバ１９の入力２５及びポート３０の両方に送られる。上述したように、点３２の電圧は、抵抗２０の電圧降下を考慮するが、回路経路２１のインピーダンスに起因する電圧降下については考慮していない。
【００２３】
図２に示されるように、回路経路２１は点３２からＤＵＴ１１まで延在する。この実施形態では、回路経路２１は、約１Ω〜４Ωのインピーダンスを有する（他の実施形態では、回路経路２１に沿ったインピーダンスは、この値より大きい場合もあり、小さい場合もある）。このインピーダンスは、増幅器１９がＤＵＴ１１に印加する電圧を低下させる。すなわち、ドライバ１９からの電流は、回路経路２１の中を流れ、そのインピーダンスによって電圧降下が生じ、電圧降下の結果として、ＤＵＴ１１に印加される電圧が低下する。５０ｍＡの電流の場合、その電圧降下は、約５０ｍＶ〜２００ｍＶであり、それは、ＤＵＴ１１の試験に著しい悪影響を及ぼす可能性がある。回路経路２１の電圧降下を考慮し、それによりその電圧降下を補償するために、第２のＰＭＵ１５が、センス経路として機能するように構成される。この構成では、第２のＰＭＵ１５がＰＭＵ機能を実行しないことを確実にするために、第２のＰＭＵの或る機能が使用不能にされる。
【００２４】
より具体的には、第２のＰＭＵ１５のドライバ４０をトライステート状態にして、ドライバ４０がＤＵＴ１１に電流及び／又は電圧を出力するのを防止する。これに関連して、ドライバ４０のようなトライステート回路は通常の回路と同様であるが、「イネーブル入力」と呼ばれる付加的な入力４１を有することが異なる。イネーブル入力が「１」であるとき、トライステート回路は、対応する標準的な（非トライステート）回路と同様に作動する。イネーブル入力が「０」であるとき、トライステート回路（この場合には、ドライバ４０）の出力は、回路の残りの部分から切り離される。したがって、この場合のように、ドライバ４０がトライステート状態にされるとき、その出力が抵抗４２から切り離されて、ドライバ４０が、ＤＵＴ１１に電流及び／又は電圧を供給するのを防止する。
【００２５】
ドライバ４０がトライステート状態にされるとき、第２のＰＭＵ１５は、ＤＵＴ１１のためのセンス経路としての役割を果たすように構成することができる。スイッチ４４に加えられる１つ又は複数の制御信号を介して、回路（図示せず）が第２のＰＭＵ１５を構成する。第２のＰＭＵ１５がそのように構成されるとき、増幅器４９の出力において開回路を形成するように、スイッチ４４ａ及び４４ｂがそれぞれ回路経路４６及び４７に接続される。スイッチ４４ｃは、図示の回路経路５０に接続されるか、又は回路経路５０から切り離される。回路経路５０は、ＤＵＴ１１から第１のＰＭＵ１４への直接的なセンス経路としての役割を果たす。すなわち、回路経路５０は、第１のＰＭＵ１４からの印加電圧を受信したＤＵＴピンの電圧をタップする。回路経路５０は、比較的高いインピーダンスを有し、その検出能力において、著しい電流量を引き込まない。結果として、回路経路５０に沿って生じる電圧降下は、比較的わずかである。したがって、回路経路５０に沿った電圧は実質上、ＤＵＴ１１における電圧に対応する。
【００２６】
第１のＰＭＵ１４は、スイッチ２９ｂ及び２９ｃを介して、ＤＵＴセンス経路（すなわち、回路経路５０）の電圧をタップする。すなわち、スイッチ２９ｂ及び２９ｃは、（第１のＰＭＵ１４において示されるように）回路経路５０をドライバ１９の入力２５に接続するように構成される（スイッチ２９ａはポート３０に接続するように構成されることもでき、それにより、ポート３０においてＤＵＴ電圧を出力する）。このようにして、ＤＵＴ１１からの電圧は、ドライバ１９の入力２５に印加される。したがって、ドライバ１９は、その出力を調整して、（点３２の前における任意の電圧降下に加えて）回路経路２１において引き起こされる電圧降下を補償することができる。図２に示されるように、電圧増幅器５１を回路経路５０内に設けて、信号をバッファリングすることができる。
【００２７】
上記したことに加えて、ＰＭＵ１４〜１７は、試験中にＤＵＴ１１に電力を供給するための電流源として共に動作することができる。図３は、ＤＵＴ１１に電力を供給するように構成されるＰＭＵ１４〜１７を示す回路図である。この構成では、ＰＭＵ１４が印加電圧モードにあり、ＰＭＵ１６及び１７が印加電流モードにある。この構成では、第１のＰＭＵ１４の出力回路経路２１を介して、第３のＰＭＵ１６の出力回路経路６１を介して、そして第４のＰＭＵ１７の出力回路経路６２を介して、ＤＵＴ１１に電流が供給される。ＰＭＵからの電流は、ＤＵＴ１１上の電源ピンに供給され、電源ピンにおいて、それらの電流は合成されて、ＤＵＴ１１に電力を供給するために用いられる。
【００２８】
各ＰＭＵからの電流は、上記のようにして、ＤＵＴ１１に供給される。図３の実施形態では、第２のＰＭＵ１５は、上記のように、ＤＵＴ１１のための電圧検知（センス：sense）線を設けるように構成される。これは、電源ピンの電圧を実質上所定のレベルに保持するために行われる。また、電源ピンにおける電圧安定性が大きな問題ではない場合には、第２のＰＭＵ１５を用いて、ＤＵＴ１１の電源ピンに電流を供給してもよい（すなわち、第２のＰＭＵ１５は、電圧センス経路として機能するように構成しなくてもよい）。
【００２９】
図３の実施形態では、回路経路５０（ＤＵＴセンス経路）は、上記のように、ＤＵＴ１１の電圧をドライバ１９にフィードバックする。ＰＭＵ１４内の増幅器２６を用いて、ドライバ１９の出力において抵抗２０を流れる電流が測定され、この電流が電圧に変換される。結果として生成される出力電圧は、回路経路６６を介して、ＰＭＵ１６の入力６４及びＰＭＵ１７の入力６５にも印加される。こうして、主印加ＰＭＵ１４内の電流が、ＰＭＵ１６及び１７において正確に再現される。１つ又は複数の増幅器（図示せず）を、回路経路６６に沿って配置して、入力６４及び６５に印加される信号をバッファリングすることができる。ＰＭＵ１６のスイッチ６７及びＰＭＵ１７のスイッチ６９は、センス経路７０及び７１を切り離し、且つ上記のように、点７２及び７４からのフィードバックを通じて、ドライバ電流を調整できるように構成される。
【００３０】
図３に示される構成において、制御回路（図示せず）を用いて、ＰＭＵ１４〜１７を接続することができる。たとえば、この制御回路は、ＰＭＵ１６のスイッチ６３及び１７のスイッチ６８を制御して、ＰＭＵ１４内のＶinに相当する部分である電圧入力７３及び７５ではなく、回路経路６６に接続することができる。上記のように、スイッチ６３及び６８は、回路経路間を適切に接続するために用いることができる任意の電気的な機構及び／又は機械的な機構によって実装することができる。
【００３１】
図３の実施形態では、ＰＭＵ１４、１６及び１７はそれぞれ、ＤＵＴ１１上のただ１つの電源ピンに接続される。こうして、各ＰＭＵからの電流は、電源ピンに供給される全電流を増加させる。したがって、たとえば、各ＰＭＵ１４、１６及び１７が５０ｍＡを供給することができる場合には、電源ピンに供給される総電流は１５０ｍＡである。電源ピンに供給される電流の量は、各ＰＭＵが供給することができる電流の量、及び電流を供給するために利用することができるＰＭＵの数を含む、複数の要因によって決まる。たとえば、ＰＭＵ１５がセンス経路として機能するのではなく、電流を供給するように構成されているなら、ＤＵＴ１１に供給することができる全電流は２００ｍＡになるであろう。一方、ＰＭＵ１４及び１５が、ＤＵＴ１１上の電源以外のピンとともに用いるために必要とされることがあり、ＰＭＵ１６及び１７だけが電源ピンに電源を供給することも可能である。
【００３２】
ＰＭＵ１６及び１７では、図に示されるように、スイッチ６７及び６９が、ドライバ８７及び８８を、それぞれの電流フィードバック経路に接続するように構成される。同様に、回路経路６６は、図に示されるように、ＰＭＵ１４の電流フィードバック経路に接続される。この構成は、ＰＭＵからＤＵＴ１１への電流出力の比較的効率的なレギュレーションを提供する。すなわち、各ＰＭＵ１４、１６及び１７によって出力される電流の量は実質上同一である。
【００３３】
図４は、図３の回路の代替的構成を示す。この構成では、ＰＭＵ１４、１６及び１７は全て印加電圧モードにある。図４の回路では、スイッチ６７及び６９が、ドライバ８７及び８８の入力を、それぞれの電圧フィードバック経路に接続し、スイッチ２９が、図に示されるように、回路経路５０を接続する。回路経路６６も、回路経路５０によって設けられる電圧フィードバックに接続される。この構成では、各ＰＭＵ１４、１６及び１７によって出力される電流の量が異なることがある。
【００３４】
図３には４つのＰＭＵだけが示されるが、１つのＡＴＥの中に任意の数のＰＭＵを実装することができ、ＤＵＴに電力を供給するために用いることができることに留意されたい。
【００３５】
この実施形態では、ＰＭＵ１４〜１６は、ＡＴＥの一部である単一のチップ上に実装され、ＡＴＥは、ＰＭＵ１４〜１７以外の電源を備えない。ＡＴＥ上に別個の電源を備えないことによって、ＡＴＥを実施するために必要とされる回路基板空間の量及びＡＴＥを製造するために必要とされるコストが削減される。
【００３６】
図２〜図４は、第２のＰＭＵ１５が第１のＰＭＵ１４のためのセンス経路として用いられることを示すが、ＡＴＥはそれだけには限定されない。すなわち、第２のＰＭＵ１５は、ＤＵＴ１１に電圧を強制的に与えるように構成されてもよく、第１のＰＭＵ１４は、第２のＰＭＵ１５のためのセンス経路として機能するように構成されてもよい。第１のＰＭＵ１４及び第２のＰＭＵ１５の機能は、それぞれのスイッチ２９及び４４の構成を変更して、ＰＭＵ１５のフィードバック経路をＤＵＴ１１から回路経路６６に接続することによって変更することができる。図２を参照すると、この代替的構成では、ドライバ１９がトライステート状態にされ、スイッチ２９ａが回路経路３５に接続され、スイッチ２９ｂが電流経路３６に接続される。スイッチ２９ｃが回路経路３１に接続され、回路経路５０を第１のＰＭＵ１４から切り離す。スイッチ４４ｃが回路経路５４（ＤＵＴセンス線）に接続され、スイッチ４４ｂが、そこからドライバ４０の入力５２に電圧を印加するように接続される。こうして、ドライバ４０の入力５２がＤＵＴ１１から電圧を受信し、ドライバ４０が、この電圧に基づいて、回路経路５５に沿って生じる電圧降下を補償する。
【００３７】
第２のＰＭＵ１５をセンス経路として用いる代わりに、第３のＰＭＵ１６及び／又は第４のＰＭＵ１７をセンス経路として用いることもある。第３のＰＭＵ１６及び第４のＰＭＵ１７は、上記の第２のＰＭＵ１５と同じようにして構成することができる。
【００３８】
これまでの実施形態は、ハードウエアだけを用いて実装されるＰＭＵについて記述している。他の実施形態では、各ＰＭＵの少なくとも一部を、ソフトウエアを用いて実施することができる。たとえば、ドライバ１９及び４０は、ソフトウエアに基づく制御プロセス（処理）によって制御することができる。この例では、ソフトウエアを用いて、ＤＵＴ１１へと出力される電圧を調整することができる。すなわち、そのソフトウエアはセンス電圧を受信し、この受信したセンス電圧に基づいて、第１のＰＭＵ１４によって回路経路２１へと出力される電圧を制御することができる。したがって、ＤＵＴ１１において４０Ｖが望まれ、検出された電圧が８０ｍＶの電圧降下を示す場合には、そのソフトウエアは、第１のＰＭＵ１４を制御して、電圧出力を４０Ｖ＋８０ｍＶまで増加させて、回路経路２１にわたって生じる電圧降下を補償することができる。
【００３９】
図５は、ソフトウエアを用いて電圧の強制印加及びレギュレーション（調整）を制御するＡＴＥを実施するためのプロセス８０を示す流れ図である。過程８０は、デバイスに第１の電圧を印加すること（８１）によって開始する。これは、ＤＵＴ１１に電圧を強制的に与えることによって果たされる。その電圧は、電圧源に制御信号を与えることによって、又は任意の他の仕組みによって強制的に与えることができる。そのソフトウエアには、回路経路２１のインピーダンスがわかっている（たとえば、そのソフトウエアは、そのインピーダンスを予めプログラミングされることができる）。過程８０は、ＰＭＵ１４の電流フィードバック経路からの電圧を用いて、ＰＭＵ１４の電流出力を検出する（８２）。過程４０は、ドライバ１９に印加される入力電圧を調整して、回路経路２１にわたって生じる電圧降下を補償する（８４）。すなわち、過程４０は、ドライバ１９の電流出力及び回路経路２１のインピーダンスに基づいて、その電圧降下を求め、それに応じてドライバ入力電圧を調整する。
【００４０】
本明細書において説明するＡＴＥは、上記のハードウエア及びソフトウエアとともに用いることには限定されない。そのＡＴＥは、デジタル電子回路において、又はコンピュータハードウエア、ファームウエア、ソフトウエア、又はそれらの組み合わせで実施することができる。
【００４１】
ＡＴＥは少なくとも部分的には、データ処理装置（たとえば、１つのプログラマブルプロセッサ、１つのコンピュータ又は複数のコンピュータ）によって実行するために、又はそのデータ処理装置の動作を制御するために、コンピュータプログラム製品、すなわち、情報搬送体（たとえば機械読取り可能記憶デバイス、又は伝搬する信号）において具現されるコンピュータプログラムを用いて実施することができる。コンピュータプログラムは、コンパイルされた言語又は解釈された言語を含む、任意の形式のプログラミング言語で作成することができ、独立型プログラム、又はコンピュータ環境において用いるのに適したモジュール、コンポーネント、サブルーチン又は他のユニットを含む、任意の形態で配置することができる。コンピュータプログラムは、１つのコンピュータ上で、又は１つのサイトにあるか、若しくは複数のサイトにわたって分散され、通信ネットワークによって相互接続される多数のコンピュータ上で実行されるように配置することができる。
【００４２】
ＡＴＥを実施することに関連付けられる方法のステップは、１つ又は複数のコンピュータプログラムを実行してＡＴＥの機能を実行する、１つ又は複数のプログラマブルプロセッサによって実行することができる。ＡＴＥの全て、又は一部を、専用の論理回路、たとえばＦＰＧＡ（フィールドプログラマブルゲートアレイ）及び／又はＡＳＩＣ（特定用途向け集積回路）として実装することができる。
【００４３】
一例として、コンピュータプログラムを実行するのに適したプロセッサは、汎用マイクロプロセッサ及び専用マイクロプロセッサ、及び任意の種類のデジタルコンピュータのいずれか１つ又は複数のプロセッサを含む。一般的に、プロセッサは、リードオンリーメモリ又はランダムアクセスメモリ、又はその両方から命令及びデータを受信することになる。コンピュータの構成要素は、命令を実行するためのプロセッサ、並びに命令及びデータを格納するための１つ又は複数のメモリデバイスを含む。
【００４４】
上記の実施形態では、ドライバ及びバッファを実装するために用いられる増幅器は、１の利得を有することができるが、他の利得を用いることもできる。
本明細書において記述される種々の実施形態の構成要素を組み合わせて、これまで具体的に述べられていない他の実施形態を形成することもできる。本明細書において具体的には記述されない他の実施形態も特許請求の範囲に含まれる。
【図面の簡単な説明】
【００４５】
【図１】ＡＴＥ内のＰＭＵのブロック図である。
【図２】図１のＰＭＵのうちの２つを示す回路図である。
【図３】ＤＵＴに電源を供給する、図１のＰＭＵを示す回路図である。
【図４】図３に示される回路図の代替の構成を示す図である。
【図５】ソフトウエアを用いて電圧の強制印加及びレギュレーションを制御するＡＴＥを実施するための過程を示す流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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