(57)【要約】  本発明に係る複数の実施例は、炭素がドーピングされた領域、及び隆起したソース/ドレイン領域を有することで、nMOSトランジスタチャネル中に引っ張り応力を供する。
2008524858.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられるゲート構造；
前記基板上に設けられる隆起ドレイン構造；
前記基板上に設けられる隆起ソース構造；及び
前記基板表面及び前記隆起ドレイン構造の下に設けられることで、チャネル領域中に引っ張り応力を誘起する置換炭素領域；
を有する装置。
【請求項２】
前記基板表面及び前記隆起ソース構造の下に設けられることで、前記チャネル領域中に引っ張り応力を誘起する第2置換炭素領域をさらに有する、請求項1に記載の装置。
【請求項３】
前記置換炭素領域が、約0.1%から5.0%の置換炭素を有する実質的に単結晶のシリコン格子を有する、請求項1に記載の装置。
【請求項４】
前記置換炭素領域が、約0.5%から3.0%の置換炭素を有する実質的に単結晶のシリコン格子を有する、請求項1に記載の装置。
【請求項５】
前記基板表面及び前記隆起ドレイン構造の下にチップ注入領域をさらに有する装置であって、前記置換炭素領域の底部が前記チップ注入領域底部の下に存在する、請求項1に記載の装置。
【請求項６】
前記チップ注入領域が、リン又はヒ素のうちの少なくとも1種類を有する、請求項5に記載の装置。
【請求項７】
前記基板上にスペーサをさらに有する装置であって、前記スペーサは前記ゲート構造に隣接する、請求項5に記載の装置。
【請求項８】
前記隆起ドレイン構造が前記スペーサに隣接する、請求項7に記載の装置。
【請求項９】
前記チップ注入領域が、前記スペーサの少なくとも一部の下で拡がる、請求項8に記載の装置。
【請求項１０】
前記チップ注入領域が、前記ゲート構造の一部の下で拡がる、請求項8に記載の装置。
【請求項１１】
前記置換炭素領域が、前記ゲート構造に対向する前記スペーサの表面と実質的に整合する、請求項8に記載の装置。
【請求項１２】
前記置換炭素領域が、前記スペーサの一部の下で拡がる、請求項8に記載の装置。
【請求項１３】
前記隆起ソース構造及び前記隆起ドレイン構造が、リン又はヒ素のうちの少なくとも1種類を有する、請求項1に記載の装置。
【請求項１４】
前記隆起ソース構造及び前記隆起ドレイン構造が、約1.0×1020[/cm2]から8.0×1020[/cm2]の範囲の濃度を有するドーパントを有する、請求項1に記載の装置。
【請求項１５】
前記ゲート構造がゲート電極及びゲート誘電体を有し、
前記ゲート電極が、多結晶シリコン又は金属のうちの少なくとも1種類を有する、
請求項1に記載の装置。
【請求項１６】
基板表面の下に設けられることで、チャネル領域中に引っ張り応力を誘起する置換炭素領域；及び
前記基板表面及び前記置換炭素領域の上に設けられる隆起ドレイン構造；
を有する装置。
【請求項１７】
前記基板表面の下に設けられることで、前記チャネル領域中に引っ張り応力を誘起する第2置換炭素領域；及び
前記基板表面及び前記第2置換炭素領域の上に設けられる隆起ソース構造；
をさらに有する、請求項16に記載の装置。
【請求項１８】
前記基板表面上に設けられているゲート；
前記基板表面及び前記隆起ドレイン構造の下に設けられるチップ注入領域；
前記基板表面及び前記隆起ソース構造の下に設けられる第2チップ注入領域；及び
前記ゲートに隣接する第1スペーサ及び第2スペーサ；
をさらに有する、請求項17に記載の装置。
【請求項１９】
第1スペーサ及び第2スペーサが約5nmから35nmの幅である、請求項18に記載の装置。
【請求項２０】
前記置換炭素領域が、約0.5%から3.0%の炭素を有する実質的に単結晶のシリコン格子を有する、請求項16に記載の装置。
【請求項２１】
前記隆起ドレイン構造がドーパントを有し、
前記ドーパントは、リン又はヒ素のうちの少なくとも1種類を有する、
請求項16に記載の装置。
【請求項２２】
基板上に設けられたゲート構造；
前記基板上に設けられ、かつ前記ゲート構造に隣接する第1スペーサ；
前記基板上に設けられ、かつ前記第1スペーサに隣接する隆起ソース構造；
前記基板上に設けられ、かつ前記ゲート構造に隣接する第2スペーサ；
前記基板上に設けられ、かつ前記第2スペーサに隣接する隆起ドレイン構造；
前記基板表面及び前記隆起ソース構造の下に設けられる第1チップ注入領域；
前記基板表面及び前記隆起ドレイン構造の下に設けられる第2チップ注入領域；
前記基板表面及び前記隆起ソース構造の下に設けられることで、チャネル中に応力を誘起する第1置換炭素領域；及び
前記基板表面及び前記隆起ソース構造の下に設けられることで、前記チャネル中に応力を誘起する第2置換炭素領域；
を有し、
第1置換炭素領域は前記第1チップ注入領域底部の下に設けられ、かつ
第2置換炭素領域は前記第2チップ注入領域底部の下に設けられる、
装置。
【請求項２３】
前記第1置換炭素領域が、約0.1%から5.0%の置換炭素を有する実質的に単結晶のシリコン格子を有する、請求項22に記載の装置。
【請求項２４】
前記第1置換炭素領域が、約0.5%から3.0%の置換炭素を有する実質的に単結晶のシリコン格子を有する、請求項22に記載の装置。
【請求項２５】
前記第1チップ注入領域が、前記ゲート構造の少なくとも一部の下で拡がる、請求項22に記載の装置。
【請求項２６】
前記第1置換炭素領域が、前記第1スペーサの少なくとも一部の下で拡がる、請求項22に記載の装置。
【請求項２７】
基板上にゲート構造を形成する工程；
前記基板上でアモルファス化注入を実行する工程；
前記基板に炭素を注入する工程；
前記基板をアニーリングすることで置換炭素領域を形成する工程；及び
前記基板上に隆起ソース構造及び隆起ドレイン構造を形成する工程；
を有する方法。
【請求項２８】
前記基板が単結晶シリコンを有する、請求項27に記載の方法。
【請求項２９】
炭素を注入する工程が、約5keVから15keVの範囲のエネルギーでかつ約1×1014[/cm2]から1×1016[/cm2]の範囲の照射量で炭素を注入する工程を有する、請求項27に記載の方法。
【請求項３０】
炭素を注入する工程が、様々なエネルギーの多重炭素注入を有する、請求項27に記載の方法。
【請求項３１】
前記アモルファス化注入を実行する工程が、シリコン又はゲルマニウムのうちの少なくとも1種類を注入する工程を有する、請求項27に記載の方法。
【請求項３２】
ドーパントを注入することでチップ注入領域を形成する工程をさらに有する方法であって、前記置換炭素領域底部が前記チップ注入領域底部の下に存在する、請求項27に記載の方法。
【請求項３３】
前記基板をアニーリングする工程が約900℃より高温でのスパイクアニーリングを有する、請求項27に記載の方法。
【請求項３４】
前記基板をアニーリングする工程が非溶融レーザーアニーリングを有する、請求項27に記載の方法。
【請求項３５】
前記隆起ソース構造及び前記隆起ドレイン構造を形成する工程が、リン又はヒ素のうちの少なくとも1種類でドーピングされた単結晶シリコンのエピタキシャル成長を有する、請求項27に記載の方法。
【請求項３６】
前記隆起ソース構造及び前記隆起ドレイン構造を形成する工程が化学気相成長法を有する、請求項27に記載の方法。
【請求項３７】
前記隆起ソース構造及び前記隆起ドレイン構造に隆起構造用ドーパントを注入する工程をさらに有する、請求項27に記載の方法。
【請求項３８】
前記隆起構造用ドーパントが、リン又はヒ素のうちの少なくとも1種類を有する、請求項37に記載の方法。
【請求項３９】
前記ゲート構造が、金属を有するゲート電極を有する、請求項27に記載の方法。
【請求項４０】
前記ゲート構造に隣接するスペーサを形成する工程をさらに有する、請求項27に記載の方法。
【請求項４１】
前記スペーサを除去する工程をさらに有する、請求項40に記載の方法。
【請求項４２】
カーボンを注入する工程が、前記ゲート構造と対向する前記スペーサ表面で整合する注入を有する、請求項40に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は半導体技術に関する。特に本発明の実施例は、ｎMOSトランジスタの最適化方法、及び最適化されたnMOS装置に関する。
【背景技術】
【０００２】
半導体プロセスでは、トランジスタは、半導体ウエハ上に形成されて良い。トランジスタは、ゲート構造、ソース領域、ドレイン領域、及びチャネル領域を有して良い。トランジスタは、nMOS（nチャネル金属-酸化物-半導体）又はpMOS（pチャネル金属-酸化物-半導体）であって良い。トランジスタ及び他の素子は、相互接続することで集積回路(ICs)を形成して良い。ICsはパッケージングされ、販売されて良い。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ICsの性能は、トランジスタの性能に依存すると考えられる。
【発明を実施するための最良の形態】
【０００４】
本発明を、非限定的に図示された例を用いて説明する。図中において、同一の参照番号は同一素子を示す。
【０００５】
様々な実施例では、歪みnMOSトランジスタに関する方法及び装置について説明されている。以降の説明では、様々な実施例について説明する。しかし様々な実施例は、1以上の具体的な詳細が特定されなくても、すなわち他の方法、材料又は部品を用いても実施可能である。他の場合において、周知の構造、材料又は動作については詳細に図示又は説明していない。本発明の様々な実施例に係る態様が曖昧になるのを回避するためである。同様に説明の目的で、本発明を完全に理解してもらえるように、具体的な数、材料及び構成について記載されている。それでもなお、本発明は具体的な詳細が特定されなくても実施可能である。さらに、図示されている様々な実施例は図による例示であって、必ずしも正しいスケールで描かれているわけではないことに留意してほしい。
【０００６】
様々な動作が、順次実行される複数の個別動作として図示されている。しかし説明の順序は、これらの動作が必ずしも順序に依存することを示唆するように構成されているわけではない。つまり、これらの動作は説明の順序通りに実行される必要がない。
【０００７】
トランジスタ特性は、トランジスタチャネルに応力を与えることによって向上可能である。たとえばnMOS（nチャネル金属-酸化物-半導体）トランジスタの性能は、nMOSトランジスタのチャネルが横方向の引っ張り応力下にあるときに、向上可能である。nMOSチャネルでの横方向引っ張り応力は、チャネル内のシリコン格子を伸張し、かつソースからドレインへの電子の移動をより容易にすることを可能にする。それにより、nMOSトランジスタ中の駆動電流が改善される。
【０００８】
図1は、nMOSトランジスタ100の断面を図示している。nMOSトランジスタ100は、基板110、ゲート構造120（後述するように、ゲート電極及びゲート誘電体を含む）、ソース及びドレインチップ領域130、歪みチャネル140、スペーサ150、置換炭素領域160、隆起ソース構造170、並びに隆起ドレイン構造180を有する。基板110は、後述するように単結晶シリコン又は他の材料を有して良い。置換炭素領域160は、ほとんどがシリコンだが、その格子構造中の複数のサイトで、シリコン原子に代わって炭素原子を有する材料格子を有して良い。格子中の置換炭素原子は、格子中のシリコン原子よりも短い結合長を有していると考えられる。その結果、置換炭素領域160は、シリコン原子のみの格子と比較して、応力を受ける状態にあると考えられる。置換炭素原子160は、この応力を隣接格子構造に伝達するので、歪みチャネル140内に単軸の横方向引っ張り応力が発生すると考えられる。
【０００９】
歪みチャネル140内の引っ張り応力は、歪みチャネル140内のシリコン格子を伸張して歪みチャネル140内の電子の移動度及び駆動電流を増大させることによって、nMOSトランジスタ100の性能を向上させることができる。一般的には、置換炭素の割合及び置換炭素領域160の体積が増えれば増えるほど、歪みチャネル140上に供される応力は増大する。一の実施例では、置換炭素領域160中での炭素の割合は、約0.1%から5.0%の範囲であって良い。別な実施例では、置換炭素領域160中での炭素の割合は、約0.5%から3.0%の範囲であって良い。
【００１０】
隆起ソース構造170及び隆起ドレイン構造180は、置換炭素領域160並びにソース及びドレインチップ領域130に隣接して良い。その際、隆起ソース構造170及び隆起ドレイン構造180中のドーパントは、置換炭素領域160から隔離されて良い。隆起ソース構造170及び隆起ドレイン構造180は、歪みチャネル140への低抵抗コンタクトすなわち低抵抗のアクセス手段を供して良い。
【００１１】
図2A-図2Eは、本発明のある実施例に従った方法を図示している。最初に図2Aを参照すると、ゲート構造120が、既知の方法によって基板110上に形成されて良い。基板110は、単結晶シリコン、シリコン・オン・インシュレータ、又は他の適切な材料を有して良い。基板110はまた、前縁材料、導電性材料又は半導体材料を有する他の層又は構造（図示されていない）を有しても良い。基板110には、nMOSトランジスタ100には、pウエル領域が構築されるように、nMOSトランジスタ領域中にp型ドーパント（たとえばボロン）がドーピングされて良い。
【００１２】
さらに図2Aは、簡明を期すために、単一のnMOSトランジスタ100を有する基板110の一部のみを図示している。基板110は、多数の別なnMOSトランジスタ、pMOSトランジスタ（pチャネル金属-酸化物-半導体）、及び他の素子（図示されていない）を有して良い。nMOSトランジスタのプロセス中、既知の方法によって、pMOSトランジスタ及び他の素子は、フォトレジスト又はパターニングされた誘電層で覆われて良い。
【００１３】
ゲート構造120は、ゲート電極210及びゲート誘電体220を有して良い。一の実施例では、ゲート誘電体220は絶縁材料であって良い。別な実施例では、ゲート誘電体220は、高誘電率材料を有して良い。一の実施例では、ゲート電極210は多結晶シリコンを有して良い。別な実施例では、ゲート電極210は、まだドーピングされていない多結晶シリコンを有して良い。さらに別な実施例では、ゲート電極210は金属を有して良い。
【００１４】
図2Bでは、チップ注入230が実行されることで、ソース及びドレインチップ領域130が形成されて良い。チップ注入230は如何なるn型ドーパントを有しても良い。実施例によっては、チップ注入230はリン又はヒ素を有して良い。ソース及びドレインチップ領域130は他の注入に対して浅くて良い。チップ注入230は、低エネルギー注入を用いることによって実行されて良い。ソース及びドレインチップ領域130は、ゲート構造120に対して自己整合できるように、ゲート構造120に隣接する基板110の表面に注入されて良い。
【００１５】
ある実施例では、チップ注入230はまた、ゲート構造120をも注入して良い。チップ注入230の後、ドーパントは、ゲート構造120で位置合わせされて良い。アニーリングが実行され、かつソース及びドレインチップ領域130はゲート構造120の下へわずかに拡散して良い。一の実施例では、チップ注入230は、ゲート構造120の下へ拡がるように、角度をつけた状態で実行されて良い。
【００１６】
ここで図2Cについて参照すると、スペーサ150が、ゲート構造120に隣接して形成されて良い。スペーサ150は、酸化物又は窒化物を有して良く、たとえば堆積成長法及びスペーサエッチングのような既知の方法によって形成されて良い。実施例によっては、スペーサ150は、約5nmから35nmの範囲の幅を有する、より狭いスペーサであって良い。他の実施例では、スペーサ150は、図2D及び図2Eに図示された工程の前に形成されてはならないが、以降で図2Eを参照しながら論じるように、図2Cより後に形成されて良いし、又は全く形成されなくても良い。
【００１７】
図2Dでは、アモルファス化注入240が実行されることで、基板110の結晶格子構造を阻害されて良い。アモルファス化注入240は、電気的に中性である如何なる種を有しても良い。一の実施例では、アモルファス化注入240はゲルマニウムを有して良い。図2Eでは、炭素注入250によって炭素が基板110に注入されて良い。一の実施例では、炭素注入250は、約5keVから15keVの範囲のエネルギーで実行されて良い。別な実施例では、炭素注入250は、約8keVから12keVの範囲のエネルギーで実行されて良い。さらに他の実施例では、炭素注入250は、約1×1014[/cm2]から1×1016[/cm2]の範囲の照射量で実行されて良い。別な実施例では、炭素注入250は、約4×1015[/cm2]から6×1015[/cm2]の範囲の照射量で実行されて良い。他の実施例では、基板110内での所望の炭素分布を実現するために、様々なエネルギーを有する多重炭素注入が用いられて良い。
【００１８】
実施例の中には、接合漏れを抑えるため、アモルファス化注入又は炭素注入が、低照射量のドナー注入によって実行されて良い。一の実施例では、ドナーはリンであって良い。別な実施例では、ドナー注入は、約1×1013[/cm2]から1×1015[/cm2]の範囲の照射量で、かつ約15keVから45keVの範囲のエネルギーで実行されて良い。一の実施例では、約30keVのエネルギーでかつ約1×1014[/cm2]の照射量でのリンのドナー注入が用いられて良い。
【００１９】
大部分であるシリコン中に炭素を有する格子を再結晶化して置換炭素領域160を形成するのに、アニーリングが実行されて良い。一の実施例では、アニーリングは、約900℃よりも高温でのスパイクアニーリングであって良い。別な実施例では、アニーリングは非溶融レーザーアニーリングであって良い。一の実施例では、非溶融アニーリングはフラッシュアニーリングあって良い。
【００２０】
たとえ本発明の方法が、アモルファス化注入240、炭素注入250、及びそれに続くアニーリング、という順序で図示されているとしても、順序は限定を意図していない。具体的には、炭素が存在し、かつアニーリング前に格子構造が阻害されるような方法であれば如何なる方法でも利用可能である。一の実施例では、炭素注入250は、アモルファス化注入240の前に実行され、アニーリングがそれに続いて良い。たとえば炭素注入、アニーリング、アモルファス化注入、アニーリングのような、他のプロセスフロー及び順序も利用可能である。
【００２１】
図2Cで論じたように、スペーサ150は、図2D及び図2Eに図示された工程前に形成されなくても良い。そのような実施例では、置換炭素領域160は、スペーサ150のためゲート構造120からのオフセットを有していないように見えるが、実際はそのかわりにゲート構造の端部に位置合わせされて良い。
【００２２】
ここで図2Fを参照すると、隆起ソース構造170及び隆起ドレイン構造180が形成されて良い。隆起ソース構造170及び隆起ドレイン構造180はシリコンを有して良い。ある実施例では、隆起ソース構造170及び隆起ドレイン構造180は、選択エピタキシーによって形成されて良い。一の実施例では、隆起ソース構造170及び隆起ドレイン構造180は、化学気相成長法(CVD)を用いることによって形成されて良い。隆起ソース構造170及び隆起ドレイン構造180は、たとえばリン又はヒ素のようなドーパントを有して良い。一の実施例では、ドーパントは、エピタキシャル成長中に、又は注入によって供されて良い。ドーパント濃度は、約1.0×1020[/cm2]から8.0×1020[/cm2]の範囲であって良い。
【００２３】
続いて隆起ソース構造170及び隆起ドレイン構造180は、当技術分野で既知となっているように、電気コンタクト材料への低抵抗の電気的接続を供するようにシリサイド化されて良い（図示されていない）。具体的には、隆起ソース構造170及び隆起ドレイン構造180は、シリサイド化中に形成される金属-半導体合金が、置換炭素領域160と分離するように、十分厚くて良い。
【００２４】
上記方法の説明順序を限定と介してはならず、先に説明された順序と異なる方法又は先に説明された動作が省略された方法、又は先に説明した動作以外の動作が追加された方法が用いられても良い。たとえば“使い捨てスペーサ(disposable  spacer)”法が用いられて良い。そのような実施例では、スペーサは最初にゲート構造に隣接して形成されて良く、かつ、スペーサは、注入中に、置換炭素領域と隆起構造を有するソース及びドレインとをオフセットするのに用いられて良い。続いてスペーサは除去され、チップ注入が実行されて良い。他の変化型も利用可能である。
【００２５】
本明細書を通じて、“一の実施例”又は“ある実施例”が意味するのは、実施例と関連づけて説明される特定部位、構造、材料又は特性が、本発明の少なくとも1つの実施例に含まれている、ということである。よって本明細書中の至る箇所で現れる“一の実施例”又は“ある実施例”という語は、必ずしも本発明に係る同一実施例について言及しているというわけではない。さらに特定部位、構造、材料又は特性は、1つ以上の実施例中において、適切な如何なる方法で組み合わせられて良い。
【００２６】
上記説明は例示であって、限定を意図していないことに留意して欲しい。他の多くの実施例は、上記説明を読めば当業者には明らかである。従って本発明の技術的範囲は、「特許請求の範囲」に記載された請求項を参照して、それに含まれる均等物の全範囲に従って決定されるべきである。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施例に従った装置の断面を図示している。
【図２】A-Fは、本発明の一実施例に従った方法を側面図で示している。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【国際調査報告】
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2008524858.tif 000011
2008524858.tif 000012