(57)【要約】ｎチャネルトランジスタとｐチャネルトランジスタのゲート絶縁層２０５Ａ、２０５Ｂのブロッキング能力を局所的に適応させることにより、ｐチャネルトランジスタの信頼性としきい安定性とが強化する一方で、ｎチャネルトランジスタの電子移動度を高レベルに維持することができる。これは、異なる量の誘電性ドーパントを対応するゲート絶縁層部分２０５Ａ、２０５Ｂに混入することで実現できる。
2008539592.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体領域２０２および第２半導体領域２０３上にゲート絶縁層２０５を形成するステップと、
前記第１半導体領域２０２に対応するゲート絶縁層２０５の第１部位２０５Ａにおけるドーパントブロッキング能力が、前記第２半導体領域２０３に対応する前記ゲート絶縁層２０５の第２部位（２０５Ｂ）に対して異なるものとなるように前記ゲート絶縁層（２０５）のドーパントブロッキング能力を選択的に調整するステップと、を含む方法。
【請求項２】
前記ゲート絶縁層のブロッキング能力を選択的に調整するステップは、
前記第１部位２０５Ａに第１濃度の第１の種の誘電性ドーパントを導入するステップと、
前記第２部位２０５Ｂに第２濃度の第２の種の誘電性ドーパントを導入するステップと、を含み、
前記第１および第２部位は誘電性ドーパントの濃度および種の少なくとも一方が異なる、請求項１記載の方法。
【請求項３】
前記第１の種は前記第１部位２０５Ａに選択的に導入され、前記第２の種は前記第１および第２部位２０５Ａ、２０５Ｂに共通して導入される、請求項２記載の方法。
【請求項４】
前記第１の種を選択的に導入するステップは、前記ゲート絶縁層の上方にマスク２３３を形成するステップを含み、前記マスクは前記第１部位２０５Ａを露出し、前記第２部位２０５Ｂを覆う、請求項３記載の方法。
【請求項５】
前記誘電性ドーパントの第１および第２の種の少なくとも一方は窒素である、請求項２記載の方法。
【請求項６】
前記第１および第２の種は窒素を含む、請求項２記載の方法。
【請求項７】
前記第１の種は前記第２の種を導入する前に導入される、請求項３記載の方法。
【請求項８】
前記第２の種は前記第１の種を導入する前に導入される、請求項３記載の方法。
【請求項９】
前記第１および第２の種を導入後に熱処理を行うステップをさらに含む、請求項３記載の方法。
【請求項１０】
前記第１の種は前記ゲート絶縁層２０５を形成する前に少なくとも前記第１半導体領域２０２に導入される、請求項２記載の方法。
【請求項１１】
前記第２の種は前記ゲート絶縁層２０５を形成後に前記第１および第２部位２０５Ａ、２０５Ｂに導入される、請求項１０記載の方法。
【請求項１２】
前記第１の種は前記ゲート絶縁層２０５を形成する前に前記第１および第２半導体領域２０２、２０３に導入される、請求項１０記載の方法。
【請求項１３】
前記第２の種は前記ゲート絶縁層２０５を形成後に前記第１および第２部位２０５Ａ、２０５Ｂの１つに導入される、請求項１２記載の方法。
【請求項１４】
前記第１および第２の種は前記ゲート絶縁層２０５を形成する前に前記第１および第２半導体領域２０２、２０３に導入される、請求項２記載の方法。
【請求項１５】
前記第１半導体領域２０２の上方に第１トランジスタ２１０の第１ゲート電極構造２１１を形成するとともに、前記第２半導体領域２０３の上方に第２トランジスタ２２０の第２ゲート電極構造２２１を形成するステップをさらに含む、請求項１記載の方法。
【請求項１６】
第１半導体領域２０２の上方に形成された第１ゲート絶縁層２０５Ａを備えた第１ゲート電極構造２１１を含む第１トランジスタと、
第２半導体領域２０３の上方に形成された第２ゲート絶縁層２０５Ｂを備えた第２ゲート電極構造２１１を含む第２トランジスタ２２０と、を含み、前記第１ゲート絶縁層２０５Ａは、前記第２ゲート絶縁層２０５Ｂの第２ドーパント拡散ブロッキング能力とは異なる第１ドーパント拡散ブロッキング能力を有する、半導体デバイス。
【請求項１７】
前記第１および第２トランジスタは、相補型トランジスタペアを表す、請求項１６記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は集積回路を含むミクロ構造の生産分野に関し、より詳細には、電界効果トランジスタのゲート誘電層などの極薄の誘電層を製造する技術に関する。
【背景技術】
【０００２】
現在、ミクロ構造は様々な製品に組み込まれてい。これに関する一例としては、集積回路の利用が挙げられる。集積回路は相対的に低価格で高性能であることから、多様なデバイスでますます用いられるようになっており、そのために、これらのデバイスの優れた制御と動作を可能にしている。経済的な理由により、集積回路などのミクロ構造のメーカは、新世代のミクロ構造が市場に登場するたびに、このようなミクロ構造の性能を確実に改良するといった課題に直面している。しかし、この経済的制約により、デバイス性能を向上するだけではなく、１チップ領域当たりの集積回路の機能性を一層高めるようにサイズを縮小することも求められる。
【０００３】
従って、半導体産業では、構造的要素の加工寸法を縮小するための努力が常に行われている。現在の技術では、このような素子の限界寸法は０．０５μｍ以下に近づいている。この大きさの回路素子を製造するにあたり、プロセスエンジニアたちは、特に加工寸法の縮小から生じる多くの他の問題に加え、下位の材料層に極薄の絶縁層を供給するといった様々な課題に直面している。ここでは、下位の材料層の物理的特性を犠牲にせずに、誘電率および／あるいは電荷キャリアトンネリングに対する抵抗、不純物のブロッキングなどの絶縁層の特定の特徴を改善することが求められている。
【０００４】
これに関する１つの重要な例として、ＭＯＳトランジスタなどの電界効果トランジスタの極薄のゲート絶縁層を形成することが挙げられる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
トランジスタのゲート絶縁膜はトランジスタの性能に著しい影響を及ぼす。周知のように、電界効果トランジスタのサイズを縮小するには、つまり、ゲート絶縁層上に形成されたゲート電極へ制御電圧を印加することにより、半導体領域の一部内に形成される伝導性チャネルの長さを縮小するには、ゲート電極からチャネル領域への所要の静電結合を維持するために、ゲート絶縁層の厚みもまた減らす必要がある。現今、ＣＰＵやメモリチップなどの高度な集積回路は、その殆どがシリコンベースであり、そのため、二酸化シリコン／シリコンインターフェースが周知の優れた特徴を有していることから、二酸化シリコンがゲート絶縁層用の材料として好ましく用いられている。
【０００６】
しかし、約５０ｎｍ未満のチャネル長に対しては、トランジスタ動作の所要の制御性を維持するため、ゲート絶縁層の厚みは約１．５ｎｍにまで薄くしなければならない。しかし、二酸化シリコンのゲート絶縁層の厚みを薄くすることでその間の漏れ電流が増加し、その結果、層の厚さが線形的に薄くされて漏れ電流が指数関数的に増加することから、静的消費電力が受入れられないほど増加することになる。従って、二酸化シリコンをより高い誘電率を示す誘電体で代替して、同じ静電結合を与える二酸化シリコン層の対応する厚みよりも厚くするために多大な努力がされている。特定の静電結合を得るための厚みは、容量的に等価な厚み、とも呼ばれ、二酸化シリコン層に必要な厚みを決定する。
【０００７】
しかし、従来の統合過程にｈｉｇｈ−ｋ材料を混入するのは難しい。更に重要なのは、ゲート絶縁層としてｈｉｇｈ−ｋ材料を提供することは、下位のチャネル領域のキャリアの移動度に著しい影響を及ぼしうる点であり、これにより、キャリアの移動度が実質的に低減し、その結果、駆動電流供給能力が低減する。従って厚いｈｉｇｈ−ｋ材料が与えられて静的トランジスタの特徴が改善されても、同時に動的挙動が許容し難いほど低下するために、この手法は望ましいものではない。現今好まれている同様の手法として、特定量の窒素を含有する集積シリコン酸化物層を採用することが挙げられる。そのようなスタックによってゲートの漏れ電流を約０．５から２オーダー減らすことができ、一方で標準のＣＭＯＳプロセス技術との互換性を維持することができる。
【０００８】
ゲートの漏れ電流の減少は主に、プラズマ窒化物形成により二酸化シリコン層に混入された窒素濃度により判断されることが知得されている。この手法により現回路世代のゲート絶縁の漏れについての問題が緩和されるように思えるが、この手法はゲート絶縁層の厚みが２ｎｍを大きく下回るデバイス世代に要求される、さらにアグレッシブな誘電体の厚みのスケーリングには困難であるように思える。その理由は、ｐチャネルトランジスタの信頼性が低下し、および／あるいはｎチャネルトランジスタの電子移動度が低減するためである。
【０００９】
図１ａおよび１ｂに関連して以下に説明しているように、二酸化シリコン層内の窒素は、ホウ素の高拡散性により、ホウ素がｐチャネルトランジスタのチャネル領域へ拡散するのを低減する役割を担う。ホウ素がチャネル領域に拡散されると、ｐチャネルトランジスタのしきい電圧が変化するおそれがあり、それにより、完成した集積回路の性能や信頼性が低下する。
【００１０】
図１ａに、ＣＰＵやストレージチップなどの複合集積回路の形成に典型的に用いられるバルクシリコン基板やＳＯＩ（シリコンオンインシュレータ）などの基板１０１を含む半導体デバイスの断面図を概略的に示す。第１半導体領域１０２および第２半導体領域１０３は基板１０１およびその上に形成され、分離構造１０４により分離され得る。この分離構造はトレンチアイソレーションの形態で供給されてもよい。さらに、ゲート絶縁層１０５が半導体要件に従う厚みで第１半導体領域１０２と第２半導体領域１０３およびその上に形成される。ゲート絶縁層１０５は、高度に洗練された集積回路に対して２ｎｍ以下の厚みで二酸化シリコンから構成されてもよい。
【００１１】
図１ａに示す半導体デバイス１００は以下のプロセスに従って形成されてもよい。十分に確立されたフォトリソグラフィ、トレンチエッチング、堆積および平坦化技術によりトレンチアイソレーション１０４を形成後、最新のＭＯＳトランジスタ構造に求められるように、垂直のドーパントプロファイルが第１領域１０２および第２領域１０３内に生成されてもよい。簡素化のために、対応する垂直のドーパントプロファイルは図１ａには図示していない。その後、十分に確立された熱酸化プロセスによってゲート絶縁層１０５が形成されてもよい。この熱酸化プロセスは目標厚みを実質的に得ることが出来るように制御されてもよい。
【００１２】
次に、半導体デバイス１００は、１０６で示す窒化物形成プロセスにさらされてもよい。このプロセスにおいて、ゲート絶縁層１０５の表面は、特定量の窒素をゲート絶縁層１０５の二酸化シリコンに混入するために、窒素含有のプラズマ環境にさらされる。すでに説明したように、二酸化シリコン内のさらなる量の窒素を混入することで電荷キャリアトンネリングが低減するおそれがあり、また、ゲート絶縁層１０５の全体的な誘電率にも影響を及ぼす。加えて、ゲート絶縁層１０５内の窒素は、後続の生産ステップでゲート絶縁層１０５上に形成されるゲート電極構造から発生し得るホウ素の拡散性を特に考慮すると、ゲート絶縁層１０５の拡散ブロッキング能力とデバイスの動作とに影響を及ぼすおそれもある。ゲート絶縁層１０５を、例えば２ｎｍ以下に薄膜化し続けながら、所要の窒素濃度を供給し、窒素をゲート絶縁層１０５の範囲に実質的に閉じ込めることはますます困難となっている。
【００１３】
典型的には、第１半導体領域１０２および第２半導体領域１０３と上方のゲート絶縁層１０５との間の境界付近に位置する第１領域１０２および第２領域１０３の領域に特定量の窒素を混入してもよい。しかし、ｎチャネルトランジスタ素子のチャネル領域内の窒素により電子移動度が低減するおそれがあるためにトランジスタの電流駆動能力が低下し、それにより半導体デバイス１００の全体の性能も低下する。その結果、ｐチャネルトランジスタにおいて、電子移動度の低下とホウ素の拡散ブロッキング能力とをトレードオフするように、窒化物形成プロセス１０６が制御される。したがって、ｐチャネルの信頼性の低下を犠牲にすることで電子移動度を強化し、それによりトランジスタ性能を強化することができる。逆もまた可能である。
【００１４】
図１ｂに、さらに進んだ生産段階における半導体デバイス１００を概略的に示す。第１半導体領域１０２およびその上に形成された第１トランジスタ１１０は、ｐチャネルトランジスタを表してもよく、第２半導体領域１０３およびその上に形成された第２トランジスタ１２０はｎチャネルトランジスタを表してもよい。ホウ素注入プロセス（１３１）において、第２トランジスタ素子１２０はそれぞれのレジストマスク１３０によって保護される一方、第１トランジスタ１１０のゲート電極１１１やソースおよびドレイン領域１１２などのそれぞれのトランジスタ領域はデバイス要件に従うホウ素濃度を受け入れる。これに対応する第２トランジスタ１２０のゲート電極１２１やドレインおよびソース領域１２２などの領域には、典型的にホウ素よりも拡散性が非常に低い適切なｎ型ドーパントがすでに注入されていてもよい。注入したドーパントを活性化する任意のアニールステップなどのさらなる生産プロセスにおいて、ゲート電極１１１から第１半導体領域１０２へのホウ素の拡散は、ゲート絶縁層１０５や第１半導体領域１０２および第２半導体領域１０３の一部に混入された窒素量に応じて低減される。他方では、動作において、第２トランジスタ１２０のゲート絶縁層１０５内に窒素量が増加すると電子移動度が低下することから、トランジスタの性能が悪くなるおそれがある。その結果、ゲート絶縁層１０５の窒素濃度を増加すれば第２トランジスタ１２０の性能がますます低下する。
【００１５】
上述の状況を考慮すると、高度にスケーリングされたトランジスタデバイスを形成し、それにより上述した１つ以上の問題点を回避するか少なくとも低減することができる技術が求められている。
【課題を解決するための手段】
【００１６】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細わたって徹底的に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
【００１７】
概して本発明は、異なる拡散ブロッキング能力を示すゲート絶縁層を様々な基板位置に形成可能とし、それにより、トランジスタ固有の要件に応じて、ｎチャネルトランジスタおよびｐチャネルトランジスタのゲート絶縁層を特別にデザインすることを可能とする技術に向けられている。
【００１８】
本発明の一実施形態によれば、方法は、第１半導体領域および第２半導体領域にゲート絶縁層を形成するステップを含む。さらに、該方法は、第１半導体領域に対応するゲート絶縁層の一部のドーパントブロッキング能力が第２半導体領域に対応するゲート絶縁層の一部に対するドーパントブロッキング能力とは異なるようにゲート絶縁層のドーパントブロッキング能力を選択的に調整するステップを含む。
【００１９】
本発明のさらなる実施形態によれば、半導体デバイスは、第１半導体領域の上方に形成された第１ゲート絶縁層を備えた第１ゲート電極構造を含む第１トランジスタを含む。さらに、半導体デバイスは、第２半導体領域の上方に形成された第２ゲート絶縁層を備えた第２ゲート電極構造を含む第２トランジスタを含み、ここでは、第１ゲート絶縁層は第２ゲート絶縁層の第２ドーパント拡散ブロッキング能力とは異なる第１ドーパント拡散ブロッキング能力を有する。
【発明を実施するための最良の形態】
【００２０】
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。添付の図面とともに以下の説明を参照すれば本発明を理解することができる。図面において、同じ参照符号は同様の要素を示す。本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００２１】
以下、本発明を添付の図面を参照しながら説明する。各図面には、様々な構造、システムおよび装置が単なる説明を目的として、また、当業者には周知の詳細で本発明を曖昧にしないように描かれている。しかしながら、添付の図面は本発明の実施例を説明および解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００２２】
本発明は、所望のトランジスタの特徴に対応するように、ゲート絶縁層の拡散ブロッキング能力を局所的に調整するという概念に基づくものである。このために、誘電性の基材と組み合わせると拡散ブロッキング効果を示す誘電性のドーパントを、ゲート絶縁層の特定の第１部分が異なる濃度の誘電性の基材を受け入れ、および／あるいは、ゲート絶縁層の特定の第１部分がゲート絶縁層の特定の第２部分とは異なるドーパント材の種を受け入れるようなやり方でゲート絶縁層に混入することができる。
【００２３】
図２ａ〜２ｌに、本発明のさらなる実施形態をより詳細に説明する。図２ａに基板２０１を含む半導体デバイス２００を概略的に示す。この基板はバルクシリコン基板、ＳＯＩ基板などであってもよい。基板２０１上には、第１半導体領域２０２および第２半導体領域２０３が形成されている。これらはシリコン、シリコン／ゲルマニウムなどの任意の適切な半導体材料から構成されてもよい。さらに、この第１半導体領域２０２および第２半導体領域２０３は、これらの領域に広がるか、更なる生産プロセスにおいて確立され得る結晶方向および／あるいは固有のひずみが異なってもよい。
【００２４】
第１半導体領域２０２および第２半導体領域２０３は、現在、高度な半導体デバイスにおいて好ましく使用されているトレンチアイソレーションの形式で供給される分離構造２０４によって分離されてもよい。さらに、半導体デバイス２００はゲート絶縁層２０５の第１部位２０５ａを含む。ここでは、この第１部位２０５ａは第１半導体領域２０２上に形成される。同様に、ゲート絶縁層２０５の第２部位２０５ｂは第２半導体領域２０３上に形成される。一実施形態では、この第１部位２０５ａと第２部位２０５ｂとはまず下方の半導体材料の酸化物から形成されてもよいので、二酸化シリコンの形態で洗練されたＣＭＯＳデバイスに形成されてもよい。ある実施形態では、半導体デバイス２００はゲート長が約５０ｎｍ以下のトランジスタ素子を含んでもよい（図２ｌを参照のこと）。その結果、ゲート絶縁層２０５の厚みは約２０Å未満となり、ある特定の実施形態では１２Å未満となり得る。二酸化シリコンは所要の拡散ブロッキング特性を与えないので、例えば、ｐチャネルトランジスタで典型的に遭遇するホウ素の拡散性を考慮した場合に、一実施形態では、後続の部位２０５ｂへのドーパントの導入プロセスと組み合わせて、部位２０５ａの所望の最終的拡散ブロッキング挙動を得るよう、適切な多量の誘電性ドーパント種２０７ａが第１部位２０５ａに混入される。これについては、以下に図２ｂに関連して説明する。
【００２５】
図２ａに示す半導体デバイス２００を形成する典型的なプロセスフローは以下のプロセスを含み得る。十分に確立されたフォトリソグラフィ、トレンチエッチング、堆積および平坦化技術によって分離構造２０４を形成した後、第１半導体領域２０２および第２半導体領域２０３内に所要のドーパントプロファイルを生成するために、最新の注入（インプラント）シーケンスを実行してもよい。１つの特定の実施形態では、第１半導体領域２０２は、ｐチャネルトランジスタを形成可能とするように形成され、一方で、第２半導体領域２０３は、ｎチャネルトランジスタを第２半導体領域２０３とその上に形成するために、適切なドーパントプロファイルを受け入れてもよい。
【００２６】
このために、各領域２０２および２０３内に適切なドーパントプロファイルを得るために、それぞれのレジストマスクを用いて十分に確立された注入シーケンスを実行してもよい。簡素化のために、このようなドーパントプロファイルはどれも図示していない。その後、ゲート絶縁層２０５が形成されてもよい。このゲート絶縁層２０５は、一実施形態では、熱酸化プロセスによって形成される。ここでは、酸化時間や酸化環境の組成などのプロセスパラメータは、所望の膜厚２０５を得るように制御される。所望の膜厚とは、既述のように、約２０ｎｍ以下、あるいは約１２Å以下である。他の実施形態では、ゲート絶縁層２０５は化学気相堆積（ＣＶＤ）や原子層堆積（ＡＬＤ）などの最新の堆積技術により形成されてもよい。さらに他の実施形態では、各領域２０２および２０３上に半導体酸化物の成長を制御するために、ゲート絶縁層２０５を適切な化学物質を使用して化学酸化に基づいて形成してもよい。当然、上述したゲート絶縁層２０５を形成する様々な技術は、状況に応じて、任意の適切な方法で組み合わせることができる。
【００２７】
その後、少なくとも第１部位２０５ａが露出されながら第２部位２０５ｂが覆われるようにマスク２３３をゲート絶縁層２０５の上方に形成してもよい。例えば、マスク２３３は、各領域２０２および２０３内に異なる垂直のドーパントファイルを生成する際にも使用してもよい、実質的に同じフォトリソグラフィプロセスによって形成されてもよい。このマスク２３３に基づいて、半導体デバイス２００は、誘電性のドーパント種２０７ａを第１部位２０５ａに混入するプロセス２０６にさらされてもよい。一実施形態では、このプロセス２０６は窒化物形成プロセスを表してもよく、このプロセスにおいて、種２０７ａを含むプラズマ環境が確立される。窒化物形成プロセスにおいて、プラズマと基板２０１との間に印加されるバイアス電圧などのプロセスパラメータは、種２０７ａが領域２０２に実質的に浸透し過ぎないように調整されてもよい。さらに、部位２０５ａに混入される種２０７ａの量は、部位２０５ｂに混入されるさらなるドーパント種と組み合わせて、部位２０５ａにおいて所望の拡散ブロッキング能力を実現できるように調整されてもよい。他の実施形態では、窒化物形成プロセス２０６は、第１部位２０５ａがそれぞれのマスク(図示せず）で覆われている状態で、さらなるドーパント種が部位２０５ｂに混入されるときに、特定の拡散ブロッキング能力の獲得に適した適切な量の種２０７ａが部位２０５ａに注入されるように制御してもよい。
【００２８】
１つの特定の実施形態では、種２０７ａは窒素から構成されてもよい。その理由は、窒素は二酸化シリコンと組み合わせると、実質的にホウ素の拡散や電荷キャリアトンネリングなどを低減するからである。ある実施形態では、部位２０５ａの厚みを変更することが望ましい場合、プロセス２０６は、少なくとも一部を酸化環境で行ってもよく、これにより、種２０７ａを混入する間も部位２０５ａの厚みが増加する。窒化物形成プロセス２０６が終了すると、マスク２３３がレジストマスクとして供給されていれば、十分に確立されたレジストアッシングプロセスなどでマスク２３３を除去し、その後、十分に確立された洗浄プロセスを実行してもよい。図２ｂに、上述のプロセスの終了後の半導体２００を概略的に示す。さらに、デバイス２００は、誘電性の種２０７ｂを少なくとも部位２０５ｂに導入するためにさらなるプロセス２０８にさらされる。この種２０７ｂは、ある実施形態では種２０７ａとは別のものであってもよい。
【００２９】
図示している実施形態では、プロセス２０８は部位２０５ａと２０５ｂの両方に同時に実行される。これにより、部位２０５ａ内の誘電性ドーパントの濃度を増加しながら、部位２０５ｂ内と近隣の半導体領域２０３内の誘電性ドーパントの濃度を所望の濃度に下げることができる。一実施形態では、プロセス２０８は窒化物形成プロセスとして実行してもよいので、窒素も種２０７ｂとして混入される。他の実施形態では、種２０７ｂは炭素などの別の材料を表してもよい。その結果、部位２０５ａを覆うマスクがない状態でプロセス２０８を実行する場合、領域２０２にある程度浸透した状態で、プロセス２０６と２０８とによって層の部位２０５ａに受け入れられた、２０７ａとも示される、組み合わされた濃度の誘電性ドーパントは、目標濃度および領域２０２とその上に形成される高度なｐチャネルトランジスタに求められるような目標拡散ブロッキング能力を得るように選択される。同時に、部位２０５ｂの誘電性ドーパントの濃度は、所望の誘電率と電子トンネリングのブロッキング効果を得るように選択され、一方では、電子移動度を低下しすぎないように、領域２０３内の、窒素などの種２０７ｂの全体の誘電性ドーパントの濃度は所要の低レベルに維持される。
【００３０】
上述のシーケンスが終了すると、種２０７ａおよび２０７ｂをそれぞれの部位２０５ｂおよび２０５ｂにさらに均一に分散するように、熱処理を実行してもよい。例えば、各部位２０５ａおよび２０５ｂ内の誘電性ドーパントの均一性を高めるために、５〜６０秒間、約６００〜１０００℃温度範囲での高速熱アニールプロセスが適切である。さらに他の実施形態では、図２ａおよび２ｂによって表されるシーケンスを簡単に逆にできる。つまり、プロセス２０８を例えばマスクなしに最初に形成されたゲート絶縁層２０５ｂに適用してもよく、これにより、各部位２０５ａおよび２０５ｂ内に誘電性ドーパントを同じように分散することができる。その後、マスク２３３を形成してプロセス２０６を実行してもよく、これにより、部位２０５ａ内の誘電性ドーパント濃度を所望のレベルにまで増加することができる。マスク２３３を除去後、各部位２０５ａおよび２０５ｂ内の誘電性ドーパントの均一性を高めるために対応の熱処理を実行してもよい。
【００３１】
図２ｃに、本発明のさらなる実施形態に従う半導体デバイス２００を概略的に示す。この場合、マスク２３３は、簡素化のために図２ｃには示していない任意のスクリーニング層などで覆われることもできる領域２０２を露出しながら、半導体領域２０３の上方に、場合によっては任意の中間スクリーニング層（図示せず）などを伴って形成される。よって、図２ａおよび２ｂに示しているゲート絶縁層２０５はまだ形成されていない。半導体デバイス２００は、露出した領域２０２に誘電性ドーパントを混入するプロセス２０６にさらされる。ここでは、プロセス２０６は例えば、窒素イオンに基づいたイオン注入プロセスを表してもよい。従って、デバイス２００は半導体領域２０２の表面部分においては種２０７ａを含む。ここでは、種２０７ａの平均的な浸透深度はプロセス２０６のプロセスパラメータによって制御され得る。
【００３２】
例えば、プロセス２０６がイオン注入プロセスを表していれば、所望の浸透深度を得るために、注入エネルギーが対応して選択され得る。例えば、形成すべきゲート絶縁層２０５の厚み量程度の平均的な浸透深度に対しては、数ｋＶの注入エネルギーを使用してもよい。よって、適切な注入エネルギーを選択するときには、酸化物層などの任意のスクリーン層の存在が考慮され得る。各種イオンの、様々な材料への浸透深度を予測する適切なシミュレーションプログラムを使用でき、そのようなプログラムは適切なプロセスパラメータの選択に使用することができる。プロセス２０６後、マスク２３３を除去してもよく、また、半導体デバイス２００は半導体領域２０２および２０３にゲート絶縁層を形成するために酸化プロセスにさらされてもよい。
【００３３】
図２ｄに、部位２０５ａおよび２０５ｂを有するゲート絶縁層２０５を備えたデバイス２００を概略的に示す。ここでは、付加的な部位２０５ａは誘電性ドーパント種２０７ａを含む。一実施形態では、層の部位２０５ａおよび２０５ｂは熱酸化プロセスにより形成されてもよい。このプロセスにおいて、例えば窒素を含む誘電性のドーパント種２０７ａの拡散は、酸素およびシリコンの拡散と比べると大幅に低減される。これにより、誘電性ドーパント種２０７ａの範囲は、特にプロセス２０６において平均的な浸透深度が層２０５の厚みに実質的に一致する場合に、実質的に層の部位２０５ａに確実に限定される。
【００３４】
図２ｅに、少なくとも部位２０５ｂに第２誘電性ドーパント種２０７ｂを導入するプロセス２０８における半導体デバイス２００を概略的に示す。一実施形態では、この種２０７ｂもまた層の部位２０５ａに導入される。それにより、層の部位２０５ａとその近くに最終的な所望の誘電性ドーパント濃度を得ることができる。このプロセス２０８は図２ａおよび２ｂに関連してすでに説明したように、窒化物形成プロセスとして実行してもよい。当然、プロセス２０８は、誘電性ドーパントが層の部位２０５ａに実質的に混入しないようにするためのマスクを用いて実行してもよい。この場合、種２０７ａの所要の誘電性ドーパントの濃度はプロセス２０６によって全体的に調整される。それにより、図２ａおよび２ｂに関連してさらに説明しているように、部位２０５ｂおよび２０５ａの特徴を独自に調整する際のフレキシビリティが高められる。さらに、種２０７ａおよび２０７ｂを、それぞれの他の層の部位が覆われた状態で個別に混入することができるように、図２ａおよび２ｂに関連して説明したプロセスシーケンスを２つのマスキングステップに基づいて実行してもよい。
【００３５】
図２ｆに、本発明のさらなる実施形態に従う半導体デバイス２００を概略的に示す。この実施形態では、半導体デバイス２００は、窒素を含み得る種２０７ｂなどの誘電性ドーパント種をマスクのない領域２０２および２０３に混入するプロセス２０６にさらされる。当然、ゲート絶縁層はまだ形成されないが、スクリーニング層などの任意のその他の犠牲層を領域２０２および２０３に形成してもよい。簡素化のために、このような任意の犠牲層は図２ｆに図示していない。プロセス２０６はイオン注入プロセスとして実行してもよい。ここでは、注入エネルギーや投与量などのプロセスパラメータは、上記にも説明しているように、適切に選択され得る。
【００３６】
図２ｇに、ゲート絶縁層２０５の部位２０５ａおよび２０５ｂが各領域２０２および２０３の上方にそれぞれ形成されたデバイス２００を概略的に示す。ゲート絶縁層２０５は熱酸化および／あるいは化学酸化によって形成されてもよい。ここでは、図２ｂに関連して説明しているように、種２０７ｂの拡散性が低下すると、誘電性のドーパントが部位２０５ａと２０５ｂ内およびその近くに確実に閉じ込められる。
【００３７】
図２ｈに、部位２０５ｂを覆いながら、一方では部位２０５ａを露出するマスク２３３を形成した後のデバイス２００を概略的に示す。さらに、デバイス２００は、種２０７ａを混入するプロセス２０８にさらされる。これにより、部位２０５ａとその近くの全体的な誘電性ドーパント濃度が増加する。プロセス２０８は、既述のように窒化物形成プロセスであってもよく、あるいは、適切なプロセスパラメータを使用したイオン注入プロセスであってもよい。
【００３８】
図２ｉに、さらに別の実施形態に従う半導体デバイス２００を概略的に示す。この場合、マスク２３３は、領域２０２を露出しながら領域２０３を覆うように形成される。ここでは、ゲート絶縁層はまだ形成されていない。さらに、領域２０３および２０２に形成された任意の犠牲層に関しては、先に説明した基準と同じ基準を適用する。さらに、デバイス２００は、誘電性ドーパント種２０７ａを領域２０２に混入するプロセス２０６にさらされる。例えば、このプロセス２０６は窒素イオンに基づいたイオン注入であってもよい。ここでは、形成されるゲート絶縁層２０５の目標厚みに応じて平均的な浸透深度を制御するように、適切なプロセスパラメータが使用されてもよい。
【００３９】
図２ｊに、第２の種２０７ｂを混入するプロセス２０８にさらされている間にマスク２３３を除去した後のデバイス２００を概略的に示す。同様に、すでに説明したように、プロセス２０８は、種２０７ｂが実質的に領域２０２に混入しないようにするために、マスク（図示せず）に基づいて実行してもよい。これにより、プロセス２０６が領域２０２において最終的に意図する誘電性ドーパントの濃度を実現しなければならない。図示している実施形態では、プロセス２０６および２０８においての混入を組み合わせると領域２０２内に所望の全体的な誘電性ドーパント濃度が与えられる。その結果、プロセス２０８においてはさらなるマスクは必要とされない。プロセス２０８は例えば窒素イオンなどに基づいたイオン注入を表してもよい。
【００４０】
このプロセスに対しては、各領域２０２および２０３内に実質的に目標濃度を実現できるように、エネルギーや投与量といった適切な注入パラメータが選択され得る。対応するプロセスパラメータは、テスト基板に基づくシミュレーションおよび／あるいは試験から簡単に取得することが出来る。プロセス２０８後、種２０７ａおよび２０７ｂの均一性を深さ方向に強化し、注入により生じた損傷部を回復するように任意の熱処理を実行してもよい。ここでは、窒素が第１種２０７ａおよび第２種２０７ｂに使用される場合に、例えば、１５〜６０秒間、約７００〜１０００℃の温度範囲での熱処理が適切である。他の実施形態では、先行の熱処理をせずに熱酸化プロセスによってゲート絶縁層２０５を形成してもよい。ここでは、酸化プロセスの初期段階においては、実際の酸化前に誘電性ドーパントの均一性を強化するために、酸素の使用を減らしてよいし、使用しなくてもよい。その結果、注入により生じた領域２０２および２０３の損傷部が実質的に再結晶化され、一方では誘電性ドーパントの均一性が強化され得る。しかし、さらに別の実施形態では、先行する熱処理をせずに、あるいは非酸化期間をもたずに、図２ｊに示すように、制御された熱酸化プロセスをデバイス２００に実行してもよい。
【００４１】
図２ｋに、プロセス２０６および２０８で同じドーパント種が使用される場合には誘電性ドーパント種２０７ａまたは２０７ｂの濃度が異なり、および／あるいは、プロセス２０６および２０８で異なるドーパント種が使用される場合には、誘電性ドーパント種のタイプが異なってもよい、領域２０２に形成された部位２０５ａと領域２０３に形成された部位２０５ｂとを含むゲート絶縁層２０５を形成後の半導体デバイス２００を概略的に示す。さらに、図２ｊに関して説明しているように、特定の実施形態では、ゲート絶縁層２０５は熱酸化プロセスで形成されてもよく、これにより、十分に認識された、制御された熱酸化レシピの使用が可能となる。他の実施形態では、プロセス２０８後、高速熱アニールプロセスなどの熱処理を行い、その後、部位２０５ａおよび２０５ｂを形成するように、化学酸化プロセスを行ってもよい。
【００４２】
図２ａ〜２ｋに関連して説明したように、本発明の実施形態は、拡散ブロッキング誘電性ドーパントの濃度が異なるために、および／あるいは、各領域２０５ａおよび２０５ｂに混入された誘電性ドーパントのタイプが異なるために局所的に調整され、異なる拡散ブロッキング能力を有するゲート絶縁層部位２０５ａ、２０５ｂの形成を可能とする。特定の実施形態では、層の部位２０５ａおよび２０５ｂのブロッキング能力を調整するために用いられる誘電性ドーパント種は窒素を含む。窒素は窒化物形成プロセスにより、および／あるいはイオン注入プロセスによりそれぞれの部位に混入されてもよい。ここでは、局所的に窒素濃度が異なるように、典型的にはマスキングステップが用いられてもよい。従って、ホウ素の拡散を考慮してブロッキング効果を強化するために、部位２０５ａ内とその近くの窒素濃度を増加してもよい。それにより、ゲート絶縁層部位２０５ａを備えた領域２０２がｐチャネルトランジスタの形成に非常に有利となる。
【００４３】
その一方で、従来は層の部位２０５ｂ近くに窒素が過度に集中することで  引き起こされるおそれのある領域２０３の電子移動度を下げすぎないように、部位２０５ｂの特徴を特別に調整してもよい。当然、各部位２０５ａおよび２０５ｂを形成する上述の各実施形態はさらに、デバイス２００の全体の性能を実質的に強化するために、相補型トランジスタペアの形成に非常に有利である。他の実施形態では、各部位２０５ａおよび２０５ｂは、特徴の異なるゲート絶縁層を必要とし得る特定のダイ領域の非隣接エリアを表してもよい。さらに、上述のプロセスシーケンスは２つの異なる部位２０５ａ、２０５ｂの形成に限定されるものではなく、ブロッキング能力の異なる３以上の層の部位を生成するように、さらなるマスキングステップを導入することで繰返し行ってもよい。
【００４４】
例えば、極めて高速のスイッチングタイムを要求するトランジスタ素子においては、部位２０５ｂでさらに低下させた濃度よりも、そのゲート絶縁層部位内の窒素濃度をさらに一層減らす必要がある。そのような状況では、例えば図２ａから２ｊに示しているように、対応する半導体領域を２つの先行する誘電性ドーパントの導入ステップにおいてマスキングしながら、最終ステップでは、これらの半導体領域に適切な誘電性ドーパント濃度を導入してもよい。次に、誘電性ドーパントを導入するという第３ステップを考慮することができるように、これに応じて各部位２０５ａおよび２０５ｂに誘電性ドーパントを導入する先行の各ステップを再設計してもよい。デバイス要件に応じて３以上の異なるブロッキング能力に対してこのプロシージャを繰返し行ってもよい。
【００４５】
ブロッキング能力の異なる層の部位２０５ａおよび２０５ｂを有する基板２００に基づいて、デバイス２００のさらなる処理を従来の技術に基づいて継続してもよい。つまり、トランジスタ素子は、各領域２０２および２０３とそれらの上に、特別にデザインされたゲート絶縁層２０５ａおよび２０５ｂを伴って形成されてもよい。
【００４６】
図２ｌに、さらに進んだ生産段階におけるデバイス２００を概略的に示す。第１トランジスタ素子２１０は、領域２０２とその上に形成されてもよく、ホウ素などでドープされたｐドープのドレイン／ソース領域２１２とゲート絶縁層２０５ａを含むゲート絶縁構造２１１とを備えたｐチャネルトランジスタを表してもよい。ここでは、ゲート電極構造の少なくとも実質的な部分をドレイン／ソース領域２１２と同じ材料でドープしてもよい。これにより、ゲート絶縁層２０５ａを通じての過度なドーパントの拡散は抑えられる。
【００４７】
同様に、デバイス２００は第２トランジスタ素子２２０を含む。このトランジスタ素子２２０は、高濃度にｎドープされたソース／ドレイン領域２２２とゲート電極構造２２１とを含むｎチャネルトランジスタであってもよく、これらの領域の実質的な部分もまたｎドーパントでドープされる。ゲート電極構造２２１のゲート絶縁層２０５ｂは特別にデザインされているので、図１ｂに示した従来のトランジスタ素子の場合などのように、チャネル領域２０３ｃ内の電子移動度はゲート絶縁層２０５ａの拡散ブロッキング能力に関連した要件に実質的に影響されない。トランジスタ２１０および２２０は非常に高度なトランジスタデバイスを表してもよく、各ゲート長２１１ｌおよび２２１ｌはそれぞれ、約５０ラン以下である。しかし、当然、本発明の原理はゲート長がより長いトランジスタ素子に容易に適用できる。
【００４８】
トランジスタ素子２１０および２２０は、高度な注入およびアニールサイクルと組み合わせて、ゲート電極構造２１１および２２１を十分に確立されたフォトリソグラフィ、エッチング、およびスペーサ形成技術によって堆積およびパターニングするステップを含む十分に確立されたプロセスに従って形成することができる。さらに、隆起したソース／ドレイン領域を有するトランジスタ、および／あるいは領域２０２および／あるいは２０３に内部歪みを形成しなければならないトランジスタアーキテクチャなど、他のトランジスタアーキテクチャを使用してもよい。さらに、各領域２０２および２０３は、同一材料から形成されるが結晶方向は異なる半導体領域を表してもよい。さらに、当然、デバイス２００はバルクデバイスとして例示されているが、実質的に完成した分離トランジスタ構造を供給するために、各領域２０２および２０３内に埋め込み絶縁層を形成してもよい。
【００４９】
その結果、本発明は、特別にデザインされたゲート絶縁層を形成する強化技術を提供する。該技術では特に、下方の半導体領域の、ホウ素の浸透に関連したブロッキング能力を、特定のトランジスタ要件を満たすように個別に適応させることができる。従って、ｐチャネルトランジスタのブロッキング能力は、それぞれのゲート絶縁層の窒素などの濃度を増加することで強化できる。一方で、ｎチャネルトランジスタは、対応するゲート絶縁層が高度な電子移動度を求めて特にデザインされていることから、その性能が低下するのを実質的に回避することができる。従って、ｐチャネルトランジスタの信頼性およびしきい安定性は強化される一方で、それでもｎチャネルトランジスタの電子移動度は高レベルに維持することができる。
【００５０】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００５１】
【図１ａ】従来のプロセス技術に従う生産において、極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図１ｂ】従来のプロセス技術に従う生産において、極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図２ａ】本発明の例示的実施形態に従う各種生産段階においての極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図２ｂ】本発明の例示的実施形態に従う各種生産段階においての極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図２ｃ】本発明の例示的実施形態に従う各種生産段階においての極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図２ｄ】本発明の例示的実施形態に従う各種生産段階においての極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図２ｅ】本発明の例示的実施形態に従う各種生産段階においての極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図２ｆ】本発明の例示的実施形態に従う各種生産段階においての極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図２ｇ】本発明の例示的実施形態に従う各種生産段階においての極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図２ｈ】本発明の例示的実施形態に従う各種生産段階においての極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図２ｉ】本発明の例示的実施形態に従う各種生産段階においての極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図２ｊ】本発明の例示的実施形態に従う各種生産段階においての極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図２ｋ】本発明の例示的実施形態に従う各種生産段階においての極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図２ｌ】本発明の例示的実施形態に従う各種生産段階においての極薄のゲート絶縁層を備えた相補型のトランジスタペアの概略的断面図。
【図１ａ】
2008539592.tif 000003
【図１ｂ】
2008539592.tif 000004
【図２ａ】
2008539592.tif 000005
【図２ｂ】
2008539592.tif 000006
【図２ｃ】
2008539592.tif 000007
【図２ｄ】
2008539592.tif 000008
【図２ｅ】
2008539592.tif 000009
【図２ｆ】
2008539592.tif 000010
【図２ｇ】
2008539592.tif 000011
【図２ｈ】
2008539592.tif 000012
【図２ｉ】
2008539592.tif 000013
【図２ｊ】
2008539592.tif 000014
【図２ｋ】
2008539592.tif 000015
【図２ｌ】
2008539592.tif 000016
【手続補正書】
【提出日】平成19年8月2日(2007.8.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｐチャネルトランジスタ（２１０）を形成するように構成された第１半導体領域（２０２）およびｎチャネルトランジスタ（２２０）を形成するように構成された第２半導体領域（２０３）上にゲート絶縁層（２０５）を形成するステップと、
前記第１半導体領域（２０２）に対応するゲート絶縁層（２０５）の第１部位（２０５Ａ）におけるドーパントブロッキング能力が、前記第２半導体領域（２０３）に対応する前記ゲート絶縁層（２０５）の第２部位（２０５Ｂ）に対して異なるように前記ゲート絶縁層（２０５）のドーパントブロッキング能力を選択的に調整するステップと、を含み、
前記ゲート絶縁層（２０５）のブロッキング能力を選択的に調整するステップは、
前記第１部位（２０５Ａ）に第１濃度の第１の種の誘電性ドーパントを導入するステップと、
前記第２部位（２０５Ｂ）に第２濃度の第２の種の誘電性ドーパントを導入するステップと、を含み、前記第１および第２部位（２０５Ａ、２０５Ｂ）は誘電性ドーパントの濃度および種の少なくとも一方が異なるものであって、
前記第1の種は前記ゲート絶縁層（２０５）を形成する前にイオン注入により前記第１半導体領域（２０２）に導入され、前記第２の種は前記ゲート絶縁層（２０５）の形成後に前記第１および第２部位（２０５Ａ、２０５Ｂ）に導入される、
方法。
【請求項２】
前記第１の種は前記第１部位（２０５Ａ）に選択的に導入され、前記第２の種は前記第１および第２部位（２０５Ａ、２０５Ｂ）に共通して導入される、請求項１記載の方法。
【請求項３】
前記第１の種を選択的に導入するステップは、前記ゲート絶縁層の上方にマスク（２３３）を形成するステップを含み、前記マスクは前記第１部位（２０５Ａ）を露出し、前記第２部位（２０５Ｂ）を覆う、請求項２記載の方法。
【請求項４】
前記誘電性ドーパントの第１および第２の種の少なくとも一方は窒素である、請求項１記載の方法。
【請求項５】
前記第１および第２の種は窒素を含む、請求項１記載の方法。
【請求項６】
前記第１の種は前記第２の種を導入する前に導入される、請求項２記載の方法。
【請求項７】
前記第２の種は前記第１の種を導入する前に導入される、請求項２記載の方法。
【請求項８】
前記第１および第２の種を導入後に熱処理を行うステップをさらに含む、請求項２記載の方法。
【請求項９】
前記第１の種は前記ゲート絶縁層（２０５）を形成する前に前記第１および第２半導体領域（２０２、２０３）に導入される、請求項１記載の方法。
【請求項１０】
前記第２の種は前記ゲート絶縁層（２０５）を形成後に前記第１および第２部位（２０５Ａ、２０５Ｂ）の１つに導入される、請求項９記載の方法。
【請求項１１】
前記第１および第２の種は前記ゲート絶縁層（２０５）を形成する前に前記第１および第２半導体領域（２０２、２０３）に導入される、請求項１記載の方法。
【請求項１２】
前記第１半導体領域（２０２）の上方に第１トランジスタ（２１０）の第１ゲート電極構造（２１１）を形成するとともに、前記第２半導体領域（２０３）の上方に第２トランジスタ（２２０）の第２ゲート電極構造（２２１）を形成するステップをさらに含む、請求項１記載の方法。
【国際調査報告】
2008539592.tif 000017
2008539592.tif 000018
2008539592.tif 000019