(57)【要約】  ＨＥＭＴは基板（2）、緩衝層（4）、チャネル層（8）、スペーサ層（10）、デルタドープ層（12）、ショットキー障壁層（14）及びキャップ層（18）と金属層（20）とを有しており、金属層（20）はその下にある半導体とショットキー障壁を形成している。チャネルはGaInAsから成り、バッファ（4）、スペーサ（10）及びショットキー障壁（14）の層はAlInAsから成る。例えばGaAsから成る付加的な薄い層がショットキー障壁層（14）と金属性の層（18）との間に追加され、過剰な欠陥を生成することなくショットキー障壁高さを増大させる。
2008506250.tif 000002
【特許請求の範囲】
【請求項１】
第１の主表面を有する基板；
第１の主表面上の、チャネルを形成する第１の半導体材料から成るチャネル半導体層；
チャネル上の、第２の半導体材料から成るショットキー半導体層であり、第２の半導体材料のバンドギャップが第１の半導体材料のそれより大きい、ショットキー半導体層；及び
ショットキー半導体層上の、ショットキー半導体層とショットキー障壁を形成する金属ゲート層；
を有するヘテロ接合電界効果トランジスタであって：
金属ゲート層とショットキー半導体層との間の、第３の半導体材料から成る中間半導体層であり、金属ゲート層との間で、第３の半導体材料が第２の半導体材料より高いショットキー障壁高さを有する、中間半導体層；
によって特徴付けられる電界効果トランジスタ。
【請求項２】
中間半導体層の厚さが2nmから6nmの範囲内である請求項１に記載の電界効果トランジスタ。
【請求項３】
中間半導体層上に形成されたキャップ層を更に有する請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
第１の半導体材料がGaInAsであり、且つ第２の半導体材料がAlInAsである請求項１乃至３の何れかに記載の電界効果トランジスタ。
【請求項５】
第３の半導体材料がGaAsである請求項４に記載の電界効果トランジスタ。
【請求項６】
基板がInP又はGaAsから成る請求項４又は５に記載の電界効果トランジスタ。
【請求項７】
チャネル半導体層のすぐ上のスペーサ層；及び
スペーサ層のすぐ上のデルタドープ層；
を有し、
ショットキー半導体層がデルタドープ層の上にある；
請求項１乃至６の何れかに記載のヘテロ接合電界効果トランジスタ。
【請求項８】
スペーサ層が第２の半導体材料から成る請求項７に記載の電界効果トランジスタ。
【請求項９】
基板とチャネル半導体層との間に緩衝半導体層を更に有する請求項１乃至８の何れかに記載の電界効果トランジスタ。
【請求項１０】
第１の主表面を有する基板を設ける工程；
第１の主表面上に、チャネルを形成する第１の半導体材料から成るチャネル半導体層を堆積する工程；
チャネル上に、第２の半導体材料から成るショットキー半導体層であり、第２の半導体材料のバンドギャップが第１の半導体材料のそれより大きい、ショットキー半導体層を堆積する工程；及び
ショットキー半導体層上に、ショットキー半導体層とショットキー障壁を形成する金属ゲート層を堆積する工程；
を有するヘテロ接合電界効果トランジスタの製造方法であって：
金属ゲート層とショットキー半導体層との間に、第２の半導体材料より高いショットキー障壁高さを有する第３の半導体材料から成る歪み半導体層を堆積する工程；
によって特徴付けられる電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）、特に、他を排除するものではないが、高電子移動度トランジスタ（ＨＥＭＴ）に関する。
【背景技術】
【０００２】
典型的なＨＦＥＴにおいては、金属ゲートコンタクトはチャネル半導体層上のショットキー障壁半導体層とショットキー障壁を形成しており、チャネル半導体層はショットキー障壁半導体層とヘテロ構造を形成している。ソース及びドレインのコンタクトはゲートのそれぞれの側に設けられている。金属ゲートコンタクトの電圧がソースコンタクトとドレインコンタクトとの間のチャネル内の伝導を制御する。ショットキー障壁層は、チャネルにキャリアを提供するために、特別にデルタドープ層をチャネル近傍に含むことがある。
【０００３】
ＨＦＥＴにおいては、ショットキー障壁高さは、順方向の閾値電圧と熱イオン電流及びトンネル電流から構成されるゲートリーク電流とを決定する重要なパラメータである。これらはＨＦＥＴ特性に大きな影響を及ぼし、特に、ピンチオフ電圧、降伏電圧、出力コンダクタンス、利得遮断周波数、ノイズ及びその他多くの性能に大きく影響するものである。
【０００４】
ショットキー障壁は、金属材料と半導体との間の障壁である。ＨＦＥＴではショットキーゲート金属として、例えばチタン、モリブデン、白金及びパラジウム等の様々な金属が使用され得る。白金は最も大きい仕事関数を有し、1.05Vのショットキー障壁高さをもたらす。白金は大きい表面積のショットキーダイオードには好ましいが、乏しい密着性のため、高性能のサブミクロンHFETでの使用には好ましくない。さらに、AlInAsが存在する場合、白金は比較的低い温度（約250℃）でAlInAsと反応するとともに、デバイスの動作中にさえ拡散し得るという更なる問題が発生する。これはデバイスの信頼性を欠如させるものである。これらの理由により、チタンが好ましい金属であることが多い。
【０００５】
半導体もショットキー障壁高さに影響し、一般に金属より大きい影響を有する。特に、金属の堆積前の半導体表面での半導体のフェルミ準位のピン止め（pinning）は、一般的に極めて重大である。一般に、バンドギャップの広い半導体ほど高いショットキー障壁をもたらす。例えばInP、AlInAs、AlGaAs、AlInP及びGaInP等の様々な半導体がショットキーコンタクト層として使用されてきた。
【０００６】
標準的なInPのＨＥＭＴは、一般的に、ショットキー障壁層としてAl0.48In0.52Asの格子整合層、またコンタクト金属としてTiを用いている。これは約0.65eV±0.05eVのショットキー障壁高さをもたらす。InPは、格子整合されるが低いショットキー障壁高さ（約0.42eV）をもたらすので、ショットキー層としてあまり好ましくない。
【０００７】
他の例では、ショットキー障壁層として半導体の不整合層が用いられることもあるが、これは半導体の内部及び界面に、トランジスタ性能に悪影響を及ぼす多数のトラップ及び欠陥を発生させてしまう。
【０００８】
これらの理由により、障壁層に関しては、基板に整合された標準的なAlInAs格子が良い選択である。
【０００９】
しかしながら、AlInAsには問題が存在する。なぜなら、高いAl含有量はゲート金属が形成される前に自然酸化膜を形成し得るからである。これは、ゲートリーク電流及びデバイス信頼性の双方に影響を及ぼすものである。
【００１０】
この問題を解決するため、メタライゼーションに先立ってArプラズマを用いて表面を脱酸素することが提案されている。しかし、プラズマはそれ自体が、特に、薄い障壁を用いるときには、障壁層の品質に影響する欠陥を生成してしまう。
【００１１】
故に、特に、チャネルが高いIn含有量を有するＦＥＴにおいて、ＨＦＥＴの改善されたショットキーゲートに対するニーズが残されたままとなっている。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、改善されたショットキーゲートを有するＨＦＥＴ、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に従って請求項１に記載のＨＦＥＴが提供される。
【００１４】
より高いショットキー障壁をもたらす更なる半導体材料から成る付加的な層を使用することにより、ゲートコンタクトの特性が改善される。この層は一般に基板又はその他の半導体材料の層と整合する格子定数を有さないものの、この層は薄いので、優れた品質で容易に成長され得る。
【００１５】
さらに、このデバイスの製造は既存プロセスに容易に統合される。
【００１６】
好ましくは、歪み半導体層の厚さは2nmから6nmの範囲内である。
【００１７】
第１の半導体材料はGaInAsとされてもよく、第２の半導体材料の層はAlInAsから成ってもよい。第３の半導体材料の層はGaAsから成ってもよい。基板はInP又はGaInAsから成ってもよい。特に好適な実施形態においては、第２の材料の層はAl0.48In0.52As、基板はInPから成り、これらは整合する格子定数を有する。
【００１８】
提案されたＨＦＥＴは多くの利点を有する。ショットキー障壁高さは、この中間層なしでの0.65eVではなく約0.8eVである。
【００１９】
さらに、GaAsはアルミを含まず、故に、このデバイスはAlInAsより信頼性が高い。なぜなら、GaAs表面はメタライゼーションに先立つ酸化の影響を受けにくいからである。
【００２０】
GaAsとAlInAsとの間の伝導帯の正の段差はショットキー障壁高さを増大させる。
【００２１】
好ましくは、半導体から成るキャップ層がこの中間層上に形成され、ゲート領域の中間層を露出するようにエッチングされる。InGaAsはGaAs上で、AlInAs上でより選択的にエッチングされることが可能である。InGaAsキャップ層がしばしば使用され、GaAs中間層によりエッチング工程が容易にされる。ソース及びドレインのコンタクトがキャップ層上に形成され得る。
【００２２】
本発明に従ったエンハンスメントモードのＦＥＴにて、大きい順方向スウィングが実現され得る。
【００２３】
さらに、ゲートリーク電流の低減によってノイズレベルが改善される。
【００２４】
GaAsはInPに不整合であるが、GaAsの小さい所望厚さにより、優れた材質を有するように容易に成長されることができる。
【００２５】
このＦＥＴは、特に、チャネル半導体層のすぐ上のスペーサ層；及びスペーサ層のすぐ上のデルタドープ層を有してもよく、ショットキー半導体層はデルタドープ層の上にされる。スペーサ層、デルタドープ層及びショットキー材料層は併せて障壁層と見なされてもよく、特に、全てが半導体材料から形成されてもよい。
【００２６】
スペーサ層は第２の半導体材料から成ってもよい。あるいは、より厚いドープ層が用いられてもよい。
【００２７】
このＦＥＴは更に、基板とチャネルとの間に緩衝半導体層を有してもよい。
【００２８】
本発明の他の態様に関するヘテロ接合電界効果トランジスタの製造方法は：
第１の主表面を有する基板を設ける工程；
第１の主表面上に、チャネルを形成する第１の半導体材料から成るチャネル半導体層を堆積する工程；
チャネル上に、第２の半導体材料から成るショットキー半導体層であり、第２の半導体材料のバンドギャップが第１の半導体材料のそれより大きい、ショットキー半導体層を堆積する工程；及び
ショットキー半導体層上に、ショットキー半導体層とショットキー障壁を形成する金属ゲート層を堆積する工程；
を有し、
金属ゲート層とショットキー半導体層との間に、第２の半導体材料より高いショットキー障壁高さを有する第３の半導体材料から成る歪み半導体層を堆積する工程；
によって特徴付けられる。
【００２９】
なお、この明細書等において、“上（above）”は第１の主表面側に堆積された材料を参照するものであり、空間におけるＨＦＥＴの如何なる特定の向きをも意味するものではない。
【発明を実施するための最良の形態】
【００３０】
本発明の更なる理解のため、純粋に例として、添付図面を参照しながら実施形態について説明する。なお、図面は概略的であり、一定の縮尺で描かれてはいない。
【００３１】
図１を参照するに、InP基板2はInP基板に格子整合されたAl0.48In0.52Asから成る緩衝半導体層4を第１の主面6に有し、その上にはGaInAsから成るチャネル半導体層8がある。
【００３２】
チャネル上には、格子整合されるように再びAl0.48In0.52AsであるAlInAsから成る薄いスペーサ層10が最初に設けられ、高濃度のｎ+型デルタドープ層12と再びAl0.48In0.52Asから成るショットキー障壁層14とがそれに続いている。
【００３３】
ショットキー障壁層14上には、GaAsから成る2nm厚さの薄い高電子親和力層16が設けられている。GaAsはAl0.48In0.52Asのショットキー障壁層14より高い電子親和力及びショットキー障壁高さをもたらす。他の実施形態では、より高い電子親和力及びショットキー障壁高さを有する他の半導体が用いられてもよい。この層はInPに格子整合されていないため、GaAs層16は歪んでいる。しかしながら、GaAs層16は非常に薄いので、高品質になるように容易に成長され得る。“高電子親和力”という用語は、この明細書等において、ショットキー障壁層14より高い電子親和力を意味する。
【００３４】
高濃度にドーピングされたGaInAsから成るキャップ層18が、薄い高電子親和力層16上に設けられている。キャップ層は、ゲート領域の高電子親和力層16を露出するように凹部を設けられている。
【００３５】
代わりに金でもよいが、この例ではチタンである金属ゲートコンタクト20が高電子親和力層16に設けられている。ソース22及びドレイン24のコンタクトがキャップ層に設けられている。
【００３６】
この構造は、単純に層を基板上に上述の順に堆積することによって、InP基板上に作成されることができる。これらの層は、例えば、ＭＢＥ若しくはＭＯＣＶＤ、又は当業者に知られたその他の半導体成長法やドーピング処理の何れか等の、如何なる知られたプロセスによって成長されてもよい。
【００３７】
この構造はＨＦＥＴ、特に、ＨＥＭＴの形を成してもよく、当業者に理解されるように、ＨＥＭＴを完成させるには多数の工程が必要である。これらが如何にして実行されるかは当業者に認識されることであるので、簡潔さのためにこれらの工程の詳細な説明は省略することにする。
【００３８】
図２は、本発明に従ったデバイスにより得られるバンド構造（26、実線）と、GaAs層16が省略されていること以外は同一である比較例のバンド構造（28、点線）とを示している。0Vレベルがフェルミ準位、具体的には、金属層20のフェルミ準位である。
【００３９】
この実施形態にて提供されるショットキー障壁高さは0.8V（x=0.00での伝導帯端の位置で見る）であり、対して、従来技術では0.65Vである。これに関連して注目すべきことは、AlInAsと比較して高いGaAsの電子親和力により、GaAs-AlInAs境界での伝導帯に0.1eVの小さい段差が効果的に付加され、それがショットキー障壁高さに効果的に追加されていることである。
【００４０】
GaAs層16はアルミを含まないため、酸化の影響を従来技術より受けにくく、信頼性が向上される。このことはゲート周辺領域で特に当てはまる。また、GaAs上のInGaAsに対しては、AlInAs上のInGaAsに対してより優れた選択性エッチングが存在するため、InGaAsから成るキャップ層の選択性エッチングが容易になる。
【００４１】
本発明に従ったエンハンスメントモードのＨＥＭＴでは、大きい順方向スウィングが実現可能である。
【００４２】
この実施形態はゲートリーク電流を大幅に低減することが可能である。
【００４３】
本発明は以上で説明された実施例に限定されるものではなく、当業者は使用され得る様々な半導体材料を認識することになる。本発明は、ｐ型デバイス及びｎ型デバイスの双方を含む全てのＦＥＴ型デバイスに適用可能である。
【００４４】
この開示を読むことにより、他の変形及び変更が当業者に明らかになる。そのような変形及び変更は、均等物と、半導体の設計、製造及び使用で既知の他の特徴、及び記載された特徴に加え、あるいは代えて使用され得る他の特徴とを含み得る。特許請求の範囲はこの出願においては特徴の特定の組み合わせに対して策定されているが、明示的であろうとなかろうと、ここで開示された如何なる新規な特徴、若しくは特徴の如何なる新規な組み合わせ、又はそれらの如何なる一般化も、本発明が軽減するのと同一の技術的課題の何れか又は全てを軽減するかに拘わらず、この開示に含まれることは理解されるべきである。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態を示す断面図である。
【図２】図１のＦＥＴのバンド図である。
【図１】
2008506250.tif 000003
【図２】
2008506250.tif 000004
【国際調査報告】
2008506250.tif 000005
2008506250.tif 000006
2008506250.tif 000007