(57)【要約】  本発明は、輸送手段内の構成要素を制御する制御装置に関する。前記装置は、外部データバスとのインターフェースとハードウェアモジュール（８〜１１）とデータ処理に必要なデータを提供するためのメモリを備える。制御工程は、互いに時間的に並行して作動し得る制御工程によって実行され、輸送手段の構成要素を制御するよう、データバスとのインターフェースを介して又はセンサ／アクチュエータを用いて直接通信しあう。制御装置（１）は、データバスからのメッセージ又は制御装置の制御命令に基づいて時間的に並行して複数の制御工程を行う、少なくとも２つの構成可能なハードウェアモジュール（８〜１１）を備える。分散ユニットが、並行して動作する制御工程をハードウェアモジュール（８〜１１）に割り当てるのに使用される。制御工程がハードウェアモジュール（８〜１１）に割り当てられた後、ハードウェア構成が、そのハードウェアを新しく構成するようハードウェアモジュール（８〜１１）にロードされ、制御工程用の入力データが割り振られた後、新しく構成されたハードウェアモジュール（８〜１１）が、割り当てられた構成要素の制御を遂行する。
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【特許請求の範囲】
【請求項１】
外部データバス（２）とのインターフェースとハードウェアモジュール（８〜１１）とデータ処理に必要なデータを提供するためのメモリを備えた輸送手段の構成要素を制御する制御装置であり、
制御工程が、互いに時間的に並行して作動し得る制御工程によって実行されて、輸送手段の構成要素を制御するよう、前記データバス（２）とのインターフェースを介して又はセンサ／アクチュエータを用いて直接通信する制御装置であって、
前記制御装置（１）が、少なくとも２つの再設定可能なハードウェアモジュール（８〜１１）を備え、前記データバス（２）からのメッセージにより又は前記制御装置（１）の制御命令により、前記ハードウェアモジュール（８〜１１）で時間的に並行して複数の制御工程を行い、分散ユニット（６）が、並行して動作する前記制御工程を前記ハードウェアモジュール（８〜１１）に割り当てるために設けられ、制御工程がハードウェアモジュール（８〜１１）に割り当てられた後、ハードウェア構成が、最初に、そのハードウェアを新しく構成するよう前記ハードウェアモジュール（８〜１１）にロードされ、前記制御工程用の入力データが割り振られた後、前記新しく構成されたハードウェアモジュール（８〜１１）が、前記割り当てられた構成要素の制御を遂行することを特徴とする制御装置。
【請求項２】
前記ハードウェアモジュール（８〜１１）の１つが、メモリ手段からダウンロードされたハードウェア構成を用いた構成により、少なくとも２つのハードウェアエリアに分割され得るチップエリアを有し、第１のハードウェアエリアで制御工程を行うことができ、さらなるハードウェアエリアで少なくとも１つのさらなる制御工程が行われ、該ハードウェアモジュール（８〜１１）が再構成され得るので、さらなる制御工程を行うために、前記ハードウェアエリア又はその部分が前記割り当てられた構成要素を制御するよう共に構成されることを特徴とする請求項１に記載の制御装置。
【請求項３】
ハードウェアモジュール（８〜１１）が、たとえば前記輸送手段の複数のウィンドウリフタモータなどの、時間的に並行して稼動され得る複数の同一の構成要素の１つが作動し得るような形で、第１の制御工程を行うよう構成され、前記第１の制御工程が終わった後に、前記構成されたハードウェアモジュール（８〜１１）が、前記構成要素が前記ハードウェアモジュール（８〜１１）から開始信号を順次に次々と受信するような形で、前記輸送手段の前記同一の構成要素の別のものを制御するよう構成され使用され、前記開始工程が実行された後に、前記同一の構成要素の停止／終了制御工程を出力するよう、前記ハードウェアモジュール（８〜１１）の１つが、前記分散ユニット（６）を用いて再構成され得ることを特徴とする請求項１或いは２に記載の制御装置。
【請求項４】
前記同一の構成要素が、前記ハードウェアモジュール（８〜１１）による作動後に同時に動作し、前記同じハードウェアモジュール（８〜１１）の時分割多重運転モードにおいて時系列シーケンスで前記ハードウェアモジュール（８〜１１）から停止／終了信号を受信することを特徴とする請求項１〜３のいずれか一項に記載の制御装置。
【請求項５】
構成要素の状態、場所、又は位置に関係する情報が格納される状態メモリが設けられ、前記制御工程のハードウェアモジュール（８〜１１）への割り当て中に、前記分散ユニット（６）が、前記状態メモリから入力データとして前記ハードウェアモジュール（８〜１１）に前記情報を送信することを特徴とする請求項１〜４のいずれか一項に記載の制御装置。
【請求項６】
輸送手段内の複数の構成要素を制御する方法であり、
該方法が、制御装置（１）内で、第１の構成要素用の第１の制御工程と第２の構成要素用の第２の制御工程とを行い、それぞれの制御プログラムが、対応する構成要素を制御するよう時間的に限られた工程を行い、それぞれの工程が、開始時間及び終了時間によって定められ、前記開始時間が、起動イベントによって定義され、並行して行われ得る工程が、前記同じ制御装置（１）で実行される方法であって、
工程を行うために、それぞれ、構成可能なメモリ／論理セルからなるハードウェアモジュール（８〜１１）が、メモリ手段から前記ハードウェアモジュール（８〜１１）にロードされる前記制御工程に割り当てられたハードウェア構成によって構成され、前記制御工程がその後実行され、該実行後に、さらなる工程が選択され、構成可能なメモリ／論理セルからなる、関連付けられたハードウェアモジュール（８〜１１）が構成され、前記関連付けられた制御工程が、該ハードウェアモジュール（８〜１１）で行われることを特徴とする方法。
【請求項７】
ハードウェアモジュール（８〜１１）が、メモリ手段からダウンロードされたハードウェア構成による構成を用いて、少なくとも２つのハードウェアエリアに分割され、第１の制御工程が前記第１のハードウェアエリアで行われ、第２の制御工程が前記第２のハードウェアエリアで行われ、その後、該ハードウェアモジュール（８〜１１）が、さらなる制御工程を行うために、ハードウェアエリア又はその部分の両方が割り当てられた構成要素を制御するよう共に構成され得るような形で再構成されることを特徴とする請求項６に記載の方法。
【請求項８】
ハードウェアモジュール（８〜１１）が、たとえば前記輸送手段の複数のウィンドウリフタモータなどの、時間的に並行して稼動され得る複数の同一の構成要素の１つが作動するような形で、第１の制御工程を行うよう構成され、前記第１の制御工程が終わった後に、前記構成されたハードウェアモジュール（８〜１１）が、前記構成要素が前記ハードウェアモジュール（８〜１１）から開始信号を順次に次々と受信するような形で、前記輸送手段の前記同一の構成要素の別のものを制御するよう構成され使用され、前記開始工程が実行された後に、前記同一の構成要素の前記停止／終了制御工程を出力するよう、前記ハードウェアモジュール（８〜１１）の１つが、前記分散ユニット（６）を用いて再構成されることを特徴とする請求項６或いは７に記載の方法。
【請求項９】
前記同一の構成要素が、前記ハードウェアモジュール（８〜１１）による前記作動後に同時に稼動され、前記同じハードウェアモジュール（８〜１１）の時分割多重運転モードにおいて時系列シーケンスで前記ハードウェアモジュール（８〜１１）から停止／終了信号を受信することを特徴とする請求項６〜８のいずれか一項に記載の方法。
【請求項１０】
構成要素の状態、場所、又は位置に関係する情報が、状態メモリ内に格納され、前記制御工程のハードウェアモジュール（８〜１１）への割り当て中に、前記分散ユニット（６）が、前記状態メモリから前記ハードウェアモジュール（８〜１１）に入力データとして前記情報を送信することを特徴とする請求項６〜９のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部データバスとのインターフェースとハードウェアモジュールとデータ処理に必要なデータを提供するためのメモリを備えた輸送手段内の構成要素を制御する装置に関するものであり、これによれば、制御タスクが、互いに時間的に並行して作動し得る制御工程（制御プロセス）によって実行され、この結果、輸送手段の構成要素を制御するようデータバス（２）とのインターフェースを介して又はセンサ／アクチュエータを用いて直接通信しあう。この装置で実行される方法についても記載する。
【背景技術】
【０００２】
昨今、たとえば、ウィンドウリフタ、サンルーフ、及び他のエンジン構成要素などの、異なる構成要素を作動させる制御装置が、輸送手段内で使用されている。制御装置は、電気データバスを用いて通信するよう互いにネットワークされている。輸送手段内の電子ネットワーキングは、最大７０のネットワークされた制御装置を備えるなど、ますます複雑なものになってきている。
【０００３】
制御装置によって実行される工程は、時間的に限られた制御タスクであるので、ウィンドウリフタ及びサンルーフ用の制御装置は、車両の全実行時間と比べて比較的短い時間枠内で制御タスクを行う。割り当てられた構成要素が作動しない時間フレーム内では、制御装置のデータ処理リソースが使用されないままである。他方、乗員室の１つの制御装置における制御タスクを詰め込むことにより、実行時間に問題が生じ、重要な制御タスクは、恐らく、先行する制御タスクがシリアルデータ処理プロセッサによって実行されるまで待たなければならなくなる。このため、これまでは、他の機能のために追加の制御装置をしばしば輸送手段内に設置してきた。この結果、乗員室内で複数の機能が同時に必要とされることはめったになく、したがって、多数の制御装置が、主として、車両乗員からの要請を受動的に待っている状態である。
【０００４】
第１の手法によれば、通信タスクと制御タスクとが制御装置内で分離され、したがって、通信プロセッサに加えて、別個のプロセッサが構成要素を作動させるために設けられ、この結果、同じ制御装置の異なる構成要素のために、より高密度の制御工程を提供することができる。特許文献１では、演算時間がかかる、エンジン又はトランスミッションを作動させる場合に２つのプロセッサを備えた、このような制御装置について開示している。
【０００５】
さらに、従来のマイクロコンピュータを備え、かつそのインターフェースがプログラマブルゲートアレイ（ＦＰＧＡ）を用いて実施される、制御装置が公知である。このようなハードウェアが、特許文献２より公知である。インターフェースハードウェアは、ＦＰＧＡを用いて再構成（再定義）され得る。修正ソフトウェアの通例の入力とは異なり、この場合、ＦＰＧＡの個々のメモリセルを異なる方法で互いにワイヤリングするプロパティが使用される。ＦＰＧＡでは、それぞれのメモリセルが、再構成によって修正され得るネットワーキング行列に接続される。たとえば、ＦＰＧＡを用いて、論理モジュールをシミュレートすることができ、前記モジュールはハードウェア記述言語で記述され、ハードウェア記述から生成されたハードウェア構成（ハードウェア定義）をネットワーキングコントローラにダウンロードすることにより、メモリセルの間でワイヤリングを設定することができ、所望の論理ゲートが作られる。通例の従来のハードウェアは、実行時間中に修正され得ない。これに対して、ＦＰＧＡでは、ハードウェア記述から生成されたさらなるハードウェア構成をＦＰＧＡにダウンロードすることにより、そのネットワーキングが設定でき、別の論理モジュールが作られる。この場合、ＦＰＧＡのメモリセルはフリップフロップとしてワイヤリングされ、これらのフリップフロップから、すべての論理ユニット及びデータ処理ハードウェア構造を構築することができる。ＦＰＧＡを再構成することにより、たとえば、既存の論理ゲートから、マイクロコンピュータの構造を有するデータ処理ユニットを作ることができる。次いで、従来の実行用ソフトウェアをこのＦＰＧＡデータ処理ユニットに再びロードすることができる。論理ゲート及びシミュレートされた演算装置などのデータ処理機能を有する、このような再構成可能なメモリユニットを、以下、ハードウェアモジュールと呼ぶ。ハードウェアモジュールはまた、再構成不可能なデータ処理ユニット及びハードウェア回路を含むことも考えられる。
【０００６】
輸送手段内のシステムアーキテクチャについての将来の要求事項は、制御装置の数を減少させ、同時に、データ処理ユニットの稼働率を増加させることである。
【０００７】
【特許文献１】独国特許出願公開第１０１６０４７６号明細書
【特許文献２】独国特許出願公開第１０１３９６１０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、輸送手段内の制御工程がハードウェアモジュールにおいて高いデータ処理密度で行われ得る、制御装置を提供することである。さらに、制御装置において行われるべき方法を提供することである。
【課題を解決するための手段】
【０００９】
上記目的は、独立請求項１の特徴によって達成される。前記請求項によれば、制御装置は、データバスからのメッセージに基づいて又は制御装置の制御命令に基づいて、ハードウェアモジュールにおいて時間的に並行して複数の制御工程を行う、少なくとも２つの構成可能なハードウェアモジュールを備え、並行して動作する制御工程をハードウェアモジュールに割り当てるための分散ユニットが設けられ、したがって、制御工程がハードウェアモジュールに割り当てられた後、そのハードウェアを新しく構成するために、最初にハードウェア設定がハードウェアモジュール内にロードされ、制御工程用の入力データが割り振られた後、新しく構成されたハードウェアモジュールが、割り当てられた構成要素の制御を遂行する。
【００１０】
本発明によれば、制御装置は、工程の実行が分散ユニットにより互いに並行して割り当てられ得る、複数のハードウェアモジュールを備える。分散ユニットは、本明細書においては、待ちメモリ内で最上位にある、制御工程についてのすべての要請を利用可能にし、したがって、実行は、先行する工程が終わった直後に開始され得る。このため、一定の事情においては、実行されるべき工程のための影響を受けるハードウェアモジュールを再構成するようハードウェア構成を準備する必要がある。たとえば、本明細書においては、ハードウェアモジュールのほんの一部だけが影響を受けることとなり、したがって、異なる工程は、ハードウェアモジュールの残りのチップエリア上で動作し続ける。本発明による制御装置は、分散ユニットに加えて、優先順位識別子を各制御工程に割り当てる手段を備える。電子式フォームの制御工程、即ちそのデータ又は情報及びハードウェア構成を利用可能にする内部バスを、影響を受けるハードウェアモジュールに設けることができる。次いで、複数の、たとえば２つ〜６つのハードウェアモジュールが、内部データバスに配置される。分散ユニットは、各制御装置が接続された外部データバスとのインターフェースを備える。この結果、外部データバスを介して制御装置に信号が送られる工程の要請に直ちに優先順位が付けられ、これに対応して処理され得る。圧縮／復元ユニット及びフラッシュメモリも、制御装置に存在することがある。モジュールを再構成するためのハードウェア構成及びデータ処理ユニットとして構成されたハードウェアモジュールで行われ得るソフトウェアモジュールの両方が、フラッシュメモリ内で利用可能となり得る。
【００１１】
さらに、個々の工程に優先順位を付けるための情報も、フラッシュメモリで利用可能となり得る。構成可能なメモリモジュール、たとえばＦＰＧＡを初期化するためのかつパワーアップするための、さらなるメモリが設けられる。このメモリは、別個の構成要素として又はＦＰＧＡ上に設けられ得る。
【００１２】
既に記載したように、ＦＰＧＡなどの再構成可能なメモリユニットがハードウェアモジュールとして設けられ得るが、優先順位付け工程のための割り当てが行われる、並列接続された複数のマイクロコンピュータ又はハードウェア回路を設けることもできる。このため、異なる工程を使用する分散ユニットを用いて割り当てが行われる、かつ機能の稼働率がこれに対応してできる限り均一かつ効果的であるような形で稼動される、並列データ処理システムが作られる。
【００１３】
ＦＰＧＡの実装形態又は構成可能なハードウェアモジュールを用いた実装形態においては、重要なデータバスデータが、１ミリ秒未満の応答時間でリアルタイムに処理され得ることが特に好ましい。この時間内で、高い優先順位の工程が利用可能となる一方、ハードウェアモジュールは、適宜、ハードウェア構成に従って再構成され、実行がこの時間内で行われるので、ハードウェアモジュールはさらなる工程に利用可能となる。
【００１４】
本発明による方法においては、優先順位識別子が動的に割り振られ、輸送手段のための異なる走行状況又は操作者制御状況がある場合には、異なる優先順位が様々な工程に割り振られる。制御工程のためのこの優先順位付け方法により、待ちメモリ内に格納されている複数の制御工程から、時間の点で最も重要又は最も重大なものを選択し、これらを実行用のハードウェアモジュールに割り当てることができる。優先順位付け方法は、データ処理のための複数のハードウェアモジュール上で実行されるべき制御工程を分散するのに特に好適である。この場合、待ちメモリに割り当てられた分散ユニットが、それらの優先順位付けに従って順序付けられた制御工程を、データ処理のための異なるハードウェアモジュールに割り当てる。
【００１５】
ハードウェアモジュールは、本明細書においては、論理回路又はマイクロコンピュータなどの従来のデータ処理ユニット、又はたとえばＦＰＧＡなどの再構成可能なメモリユニットのいずれかである。この方法は、待ちメモリから最高の優先順位を有する工程を選択し、これを並行して利用可能なハードウェアモジュールの１つに割り当てるので、可能な最速かつ信頼できる実行が行われ得る。
【００１６】
特に、ハードウェアモジュールが再構成可能なハードウェアとして具現化される場合、柔軟で適応可能な電子モジュールを生成することができる。この場合、１つのＦＰＧＡを構成することにより、複数の演算装置が１つのハードウェアモジュール内に作られるようにすることもできる。このため、これを再構成するために、ハードウェア構成が毎回ＦＰＧＡにロードされる。次いで、制御工程がこのＦＰＧＡ上で行われ、この実行後に、ＦＰＧＡがこれに割り当てられている次の工程のために構成される。このようなハードウェアモジュールの一部分動的な再構成が、異なる構成のために、小さいライブラリ内に格納されている予めプログラムされたハードウェア構成を用いて制御される。次いで、工程が要請される時間によって、これに対応するハードウェア構成がＦＰＧＡにロードされ、ＦＰＧＡが再構成され、制御工程がここで実行される。
【００１７】
本発明による方法は、ハードウェアモジュールの拡張機能と合わせて、輸送手段において制御装置アーキテクチャ内の制御装置の数を減少することができる。異なる制御工程のために異なるハードウェアモジュールを多重に使用することにより、必要な全チップエリアを減少することができる。真に並行でありながら連結していない工程が、１つのチップ又は１つのハードウェアモジュール上で実行可能であり、チップエリア部分が再構成され、工程は、これらのチップエリア部分において完全に実行される。互いに独立して試験され得るかつ再使用され得る機能が作られる。たとえば、ウィンドウリフタが稼動され、ＦＰＧＡがハードウェアモジュールで構成された場合、さらなるウィンドウリフタを制御するために、同じトポロジが適宜使用され得る。ハードウェアモジュールの再構成により、要求事項に従って機能を利用可能にする方法が作られ、この結果、リソースの無用な管理の必要がなくなる。
【００１８】
本発明の１つの好ましい発展形態においては、動的な優先順位識別子の割り振りに関して、少なくとも２つの状態の区別が遂行される。輸送手段の第１の動作状態においては、輸送手段がたとえば道路上を移動している場合、輸送手段が、駐車している又は少なくとも道路上を通行していないような静止状態である場合とは異なる優先順位識別子が、同じ構成要素又は同じ工程に割り振られる。
【００１９】
このような優先順位識別子の異なる割り振りにより、たとえば、高い優先順位付けを休止状態のサンルーフ設備に割り振ることができるので、これは優先して実行され、一方、走行状態においては、より低い優先順位のために、サンルーフが稼動された場合にその工程が実行されるまで数ミリ秒の待ち時間ができ得る。運転者は、その比較的短い待ち時間にはほとんど気づかないであろう。一方、ハードウェアモジュールは、その間に、たとえば安全に関する信号の送信及び作動、たとえばエアバッグの起動などの、高い優先順位の工程を実行し得る。この結果、比較的低い優先順位識別子が、輸送手段の動作状態におけるサンルーフのための工程に割り当てられ得るので、サンルーフを稼動するための工程は、より高い優先順位の工程後まで行われ得ない。このため、それぞれの工程に、この工程を実行しなければならない一定の時間帯を設けることができる。この時間帯が切れた後に、優先順位識別子が増加し得る又は工程が実際に直ちに行われる。
【００２０】
待ちメモリを利用可能にすることにより、すべての工程をそこで設定し、優先順位識別子に従ってソートすることができる。次いで、最高の優先順位識別子を有する工程が、次のデータ処理リソースを利用可能にするデータ処理ユニット又はハードウェアモジュールによって実行される。たとえば、複数のハードウェアモジュールが並行に設けられた場合、工程は、それらの優先順位に従って、連続してこれらに割り当てられる。再構成可能なメモリ手段、たとえばＦＰＧＡの場合には、ハードウェア構成をダウンロードすることにより、ＦＰＧＡのある部分が論理回路内に再構成され得るので、制御工程は、ハードウェアを使用して自動的に行われ得る。このため、本発明による方法においては、それぞれの工程にまた、適宜、ハードウェアモジュールを再構成できるようにするために、特定のハードウェア構成が割り当てられる。
【００２１】
次いで、本発明の教示を好ましい方法で構成し展開することのできる様々な方法がある。この点について、一方で従属請求項、及び他方で以下の実施形態についての説明において言及する。本発明による装置の実施形態が図面に例示されている。図面は、それぞれ概略図である。
【発明を実施するための最良の形態】
【００２２】
制御装置１は、外部データバス、たとえばＣＡＮバス２を介して、輸送手段の、特に自動車の他の制御装置に導電接続される。他の制御装置（図示せず）からの着信バスメッセージは、データバス２により入出力インターフェース３を介して入力チャネル４又は出力チャネル５を通じてディストリビュータユニット６に割り当てられる。ディストリビュータユニット６内には、外部データバス２のメッセージが格納されており、制御装置１内でのデータ処理に利用可能となる。
【００２３】
データバス２のメッセージから生じた制御工程は、ディストリビュータユニット６により内部データバス７を介して、制御工程を実行するのにすべて利用可能な様々なハードウェアモジュール８、９、１０、及び１１に割り当てられる。適宜、ディストリビュータユニット６は、データバス２のメッセージから、及び適宜、制御装置１に直接接続されたセンサ及びアクチュエータから生じた制御工程に優先順位を付ける。内部データバス７用の入出力ユニット１２が、ディストリビュータユニット６から出力されたメッセージを内部データバス７を介してハードウェアモジュール８〜１１に割り当てる。制御装置１はまた、内部又は外部フラッシュメモリ１４からの、様々なハードウェアモジュール８〜１１用の初期化データ及びまたハードウェアモジュール８〜１１を構成するための情報を有する、初期化モジュール１３を備える。
【００２４】
ハードウェアモジュール８〜１１は、それらのハードウェアを再構成し得る、構成可能なメモリとして具現化されることが好ましく、このため、必要なハードウェア構成が、フラッシュメモリ１４からダウンロードされ、それぞれのハードウェアモジュール８〜１１のメモリセルの間の接続構造が、このハードウェア構成に基づいて再構成され得る。この結果、それらのチップエリアのハードウェアモジュール８〜１１は、とりわけ、メモリとして働き、論理ゲートを形成し、或いはマイクロコンピュータをシミュレートし得る。次いで、このマイクロコンピュータが、１つのソフトウェアを用いて制御工程を行う。しかし、普通の場合においては、電気回路がハードウェア構成に従ってハードウェアモジュール８〜１１のチップエリアでシミュレートされ、次いで、前記回路が追加のソフトウェアなしで制御工程を行う。
【００２５】
図２は、本発明による方法において、如何に制御工程が様々なハードウェアモジュール８〜１１に割り当てられるかを示している。最も簡単な場合においては、それぞれのハードウェアモジュールが、ハードウェア構成に基づいて正確に１つの電気回路をシミュレートし得る。そして、制御工程は、初期条件に従って実行される。次いで、制御工程の終了後に、ハードウェアモジュール８は、たとえば新しい制御工程に再び使用可能となり、ハードウェアモジュール８は、適宜、ディストリビュータユニット６の情報及びフラッシュメモリ１４に格納されている情報又はＦＰＧＡ８自体の半導体チップに基づいて自らを再構成し、輸送手段内の別の構成要素のために別の制御工程を行う。
【００２６】
図２に示されているように、ステップ１５で、ディストリビュータユニット６は、最初に、ハードウェアモジュール８〜１１の好適なフリーな（空いている）ハードウェアモジュールを選択し、状態保護オペレーション１６を行い、したがって、制御工程は選択されたハードウェアモジュール８〜１１で予め実行され、そのデータが失われることはない。ハードウェアモジュール８、９、１０、又は１１が使用可能となった後、そのフリーなハードウェアモジュール８、９、１０、又は１１は、１７で再構成され得る。ステップ１８で、内部データバス７に存在するバスワード、即ち内部データバス７を介して送信された最後のメッセージが決まり、格納されるので、バスワードは、ハードウェアモジュール８の再構成後に又は中間工程の実行後に、中断された工程が再開された時再び内部バス７に送信され得る。制御工程が終わった後に、工程が実行される前に存在していたハードウェアモジュールの状態が、１９で復元される。
【００２７】
図２に例示されている工程は、比較的遅い制御工程がハードウェアモジュール８〜１１の１つでまだ行われている場合でも、高い優先順位で行われるべき制御工程が遂行されなければならない場合に特に好適である。次いで、各ハードウェアモジュール８、９、１０、又は１１内に最後に存在していた状態がバッファに入れられ、高い優先順位を有する制御工程が行われ、高い優先順位を有する制御工程が動作した後に、ハードウェアモジュール８〜１１に最後に設けられた状態が、中断前のように復元される。このようにして、より遅い制御工程は、保護された状態から開始して継続され得る。
【００２８】
図３は、たとえば、シート、ミラー、又はウィンドウリフタを制御するなどの制御工程２０が接続された内部バス７に接続されたハードウェアモジュール８、９、１０、又は１１の構成要素としての状態データ管理システムを示している。新しい状態データが、内部バス７を通じて入出力モジュール１２を介してコンテキストメモリ２１に送信され得る。コンテキストメモリ内に、ハードウェアモジュールの再構成後に制御工程を開始するのに必要なハードウェアモジュール８〜１１用のパラメータ及び入出力データが格納される。状態データ管理システムは、さらに、特定のイベントのための各状態がそれぞれのハードウェアモジュール８〜１１のために再び格納されるコンテキストメモリ２１を備える。さらに、ハードウェアモジュール８、９、１０、又は１１の入力及び出力データを記録し、また各ハードウェアモジュール８〜１１の特定の状態をログするリスト又はテーブルが、コンテキストメモリ２１内に格納される。ステートテーブルは、前記バス用の入出力ユニット１２を介して内部バス７のバスプロトコルに変換され、内部データバス７を介してハードウェアモジュール８〜１１に送信され得る。
【００２９】
たとえば、制御工程がハードウェアモジュール８〜１１の１つで行われた場合、かつ制御工程が中断された場合、状態データは、コンテキストメモリ２１内に格納され、適宜、高い優先順位の制御工程が行われ得る。次いで、前記工程が終わった後、コンテキストメモリ２１内に格納されている状態データが、ハードウェアモジュール８〜１１に送信され得る。この結果、制御工程は、別の工程を行うために中断され、後に同じ状態から再び続行され得る。
【００３０】
制御装置１全体は、ハードウェアモジュール８〜１１を実装した１つの半導体チップ、及びチップセグメント内の他の電気回路に実装され得る。制御装置は、本明細書においては、必要な構成要素をシミュレートする大面積ＦＰＧＡを有し得る。
【図面の簡単な説明】
【００３１】
【図１】４つのハードウェアモジュールを備えた、本発明による制御装置を示す図である。
【図２】制御工程を実行するための特定のハードウェアモジュールを選択する方法を示す流れ図である。
【図３】制御工程がハードウェアモジュールに割り当てられた場合の無欠陥シーケンスを確実にするためのコンテキストメモリを備えた制御装置のディストリビュータユニットを示す図である。
【符号の説明】
【００３２】
１  制御装置
２  外部データバス
３  入出力ユニット
４  入力チャネル
５  出力チャネル
６  分散ユニット
７  内部データバス
８〜１１  ハードウェアモジュール
１２  内部データバス用の入出力ユニット
１３  初期化モジュール
１４  フラッシュメモリ
１５〜１９  方法ステップ
２０  入出力モジュール
２１  コンテキストメモリ
【図１】
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【図２】
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【図３】
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【国際調査報告】
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