(57)【要約】  メモリバスに接続された複数の分岐を持つメモリモジュールを製造する装置および方法であって、各分岐は、前記メモリバスに少なくとも一つの送信信号（ＴＳ）ラインおよび／または少なくとも一つの副送信信号（ＳＴＳ）ラインを介して接続された少なくとも一つの動的ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスあるいはＳＤＲＡＭデバイスを含む。前記メモリモジュールは、前記ＴＳラインあるいはＳＴＳライン及び前記ＤＲＡＭデバイスあるいはＳＤＲＡＭデバイスに並列接続されたコンデンサを含む少なくとも一つの分岐を含む。前記メモリモジュールを実装するコンピュータ・システムもまた開示されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリバスに連結された複数のメモリデバイスであって、前記複数のメモリデバイスの各メモリデバイスは前記メモリバスに複数の送信信号ラインのうちの一つを介して連結されている、前記複数のメモリデバイスと、
第一送信信号ラインと第一副送信信号ラインのうちの一方に、前記複数のメモリデバイスのうちの一つと並列に連結されている少なくとも一つのコンデンサとを含む、装置。
【請求項２】
前記複数のメモリデバイスは対に分かれており、各対が分岐を形成している、請求項１に記載の装置。
【請求項３】
一つのレジスタは、約１ピコファラド（ｐＦ）から約４０ｐＦの範囲にある、請求項２に記載の装置。
【請求項４】
一つのコンデンサは４ｐＦコンデンサである、請求項２に記載の装置。
【請求項５】
第二ＴＳラインと第二ＳＴＳラインのうちの一方に、第二分岐と並列に連結された第二コンデンサをさらに含む、請求項２に記載の装置。
【請求項６】
前記第一コンデンサと前記第二コンデンサとは略同じ大きさである、請求項５に記載の装置。
【請求項７】
前記第一コンデンサと前記第二コンデンサは、各々約１ｐＦから約４０ｐＦの範囲にある、請求項６に記載の装置。
【請求項８】
前記第一コンデンサと前記第二コンデンサは異なる大きさである、請求項５に記載の装置。
【請求項９】
前記第一コンデンサと前記第二コンデンサは、各々、約１ｐＦから約４０ｐＦの範囲にある、請求項８に記載の装置。
【請求項１０】
第一分岐と並列に連結された第一の複数のコンデンサをさらに含み、前記第一分岐の総キャパシタンスは約１ｐＦから約４０ｐＦの範囲にある、請求項２に記載の装置。
【請求項１１】
複数の送信信号ラインと複数の副送信信号ラインの一方のそれぞれに連結された少なくとも一つのコンデンサをさらに含み、各コンデンサは前記複数のメモリデバイスのうちのそれぞれのメモリデバイスに並列である、請求項２に記載の装置。
【請求項１２】
各分岐の総キャパシタンスは約１ｐＦから約４０ｐＦの範囲にある、請求項１１に記載の装置。
【請求項１３】
前記複数のメモリデバイスの各々は１つの分岐を形成しており、第一分岐のキャパシタンスは約１ｐＦから約４０ｐＦの範囲にある、請求項１に記載の装置。
【請求項１４】
複数の送信信号ラインの各々に連結された少なくとも一つのコンデンサをさらに含み、各コンデンサは一つのメモリデバイスと並列連結されている、請求項１３に記載の装置。
【請求項１５】
各送信信号ラインのキャパシタンスは約１ｐＦから約４０ｐＦの範囲にある、請求項１４に記載の装置。
【請求項１６】
システムであって、
メモリバスに、複数の送信信号ラインを介して連結された複数のメモリデバイスと、
第一送信信号ラインと連結された少なくとも一つのコンデンサであって、第一コンデンサは一つのメモリデバイスに並列であり約１ピコファラド（ｐＦ）から約４０ｐＦの範囲にある、少なくとも一つのコンデンサとを含むメモリパッケージと、
前記メモリパッケージに連結されたチップセットと、
前記チップセットにシステムバスを介して連結されたプロセッサとを含む、システム。
【請求項１７】
前記メモリパッケージはデュアルインラインメモリモジュールを持つ、請求項１６に記載のシステム。
【請求項１８】
前記メモリパッケージはシングルインラインメモリモジュールを持つ、請求項１７に記載のシステム。
【請求項１９】
複数の送信信号（ＴＳ）ラインと複数の副送信信号（ＳＴＳ）ラインのうちの一つを含むプリント回路基板（ＰＣＢ）を組み立てる工程と、
一以上のメモリデバイスを前記複数のＴＳラインと前記複数のＳＴＳラインの少なくとも一つに連結する工程とを含む方法であって、
前記複数のＴＳラインと前記複数のＳＴＳラインのうちの前記一つの各々は、さらにメモリバスに連結されており、第一ＴＳラインと第一ＳＴＳラインの一方は、約１ピコファラド（ｐＦ）から約４０ｐＦの範囲にあり、前記複数のメモリデバイスのうちの第一メモリデバイスと並列接続されている第一コンデンサを含む、方法。
【請求項２０】
第二コンデンサを、第二ＴＳラインと第二ＳＴＳラインの一方上の第二メモリデバイスに並列に連結する工程をさらに含む、請求項１９に記載の方法。
【請求項２１】
少なくとも一つのコンデンサを、前記複数のＴＳラインと前記複数のＳＴＳラインのうちの前記一つの各々上のそれぞれのメモリデバイスに並列に連結する工程をさらに含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
メモリモジュール。
【背景技術】
【０００２】
コンピュータ・システムは、バスおよび類似した通信線上でお互いに通信する一式の部材からなっている。コンピュータ・システムの部材はプロセッサ、通信チップセット、メモリモジュール、周辺部材、および類似のデバイスを含む。これらデバイスは一式のバス上でお互いに通信しあう。これらバスは前記バス上の部材各々が理解する通信プロトコルを使用することがある。部材の中にはバス上の通信交通を管理するバス制御機としての役目を果たすものもある。
【０００３】
コンピュータ・システムの速度と効率とは、コンピュータ・システムのバスおよび通信線の速度により制限を受ける。プロセッサは、システムメモリからのデータおよび命令の読み出しにシステムバス、メモリバス、およびメモリ制御機に頼っている。プロセッサのこれら命令の処理能力は、システムメモリから命令をシステムバスとメモリバスとを介して受信する速度により制限を受ける。
【０００４】
普通バスは、コンピュータ・システムの主基板などのプリント回路基板（ＰＣＢ）に配設された通信ラインである。コンピュータ・システムの部材（例えばメモリ）はバスのラインに接続するピンを持つ。この部材は、バスのラインを渡る信号を駆動することで、バスと通信する。これら信号は受信デバイスによりラッチされる。信号が適切に終了されない場合、該信号の反映の発生、あるいは他のノイズによる該ライン上での後続する信号への影響が起こることがある。
【図面の簡単な説明】
【０００５】
【図１】メモリバスに接続された動的ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスと送信信号（ＴＳ）ラインとに並列な少なくとも一つのコンデンサを含むメモリモジュールの一実施形態を示すブロック図である。
【０００６】
【図２】少なくとも一つの同期ランダム・アクセス・メモリ（ＳＤＲＡＭ）デバイスと、メモリバスに接続されたＴＳラインとに並列接続されている少なくとも一つのコンデンサを含むメモリモジュールの一実施形態を示すブロック図である。
【０００７】
【図３】少なくとも一つのＳＤＲＡＭとメモリバスに接続された副送信信号（ＳＴＳ）ラインとに並列接続されている少なくとも一つのコンデンサを含むメモリモジュールの一実施形態を示すブロック図である。
【０００８】
【図４】図２のメモリモジュールを含むコンピュータ・システムの一実施形態を示すブロック図である。
【０００９】
【図５】図１、図２、および図３のメモリモジュールの製造方法の一実施形態を示すフロー図である。
【発明を実施するための最良の形態】
【００１０】
図１は、メモリバスに接続された動的ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスと送信信号（ＴＳ）ラインとに並列な少なくとも一つのコンデンサを含むメモリモジュールの一実施形態を示すブロック図である。図１に示す実施形態のメモリモジュール１００はシングルインラインメモリモジュール（ＳＩＭＭ）である。
【００１１】
一つの実施形態においては、メモリモジュール１００はプリント回路基板（ＰＣＢ）１０５上に形成されている。ＰＣＢ１０５は本技術分野で知られているプリント回路基板あるいはその他の種類の回路基板を形成する目的の任意の方法を用いて形成することができる。一つの実施形態においては、メモリモジュール１００は、ＰＣＢ１０５上に形成されたＴＳライン１２１−１２９を含む。
【００１２】
図１に示す実施形態においては、ＰＣＢ１０５のパターンはＴＳライン１２１−１２９に接続されたメモリバス１７５を含む。他の実施形態においては、メモリモジュール１００は任意のパターンのＴＳライン１２１−１２９とメモリバス１７５とを含んでいてもよい。
【００１３】
一つの実施形態においては、ＴＳライン１２１−１２９とメモリバス１７５とは銅で形成されている。他の実施形態においては、ＴＳライン１２１−１２９とメモリバス１７５とは当技術分野で知られている他の導電性物質で形成されてもよい。
【００１４】
一つの実施形態においては、メモリバス１７５は、メモリバス１３０上のＴＳライン１２９の接続点以降であって、コネクタ１９５と反対側の終了回路１８５とを含んでおり、このコネクタ１９５はメモリモジュール１００をコンピュータ・システムのほかの部材と接続している。一実施形態においては、終了回路１８５は電圧源に接続されて、プルアップ終了回路を形成している。別の実施形態においては、終了回路１８５は接地に接続されて、プルダウン終了回路を形成している。
【００１５】
一つの実施形態におけるメモリモジュール１００は、ＤＲＡＭデバイス１４１−１４９を含む。一つの実施形態においてＤＲＡＭデバイス１４１−１４９は各々対応するＴＳラインと接続されているが、上述のように、このＴＳライン各々がメモリバス１７５に接続されて分岐１３１−１３９が形成されている。ＤＲＡＭデバイス１４１−１４９はそれぞれ、コンピュータ・システムがデータの書き込みおよび読み出しをできる、当技術分野で知られている任意のＤＲＡＭデバイスあるいはその他のメモリデバイスであってよい。図１に示す実施形態においては、メモリモジュール１００は９個のＤＲＡＭデバイスと分岐を含んでいるが、メモリモジュール１００が含むＤＲＡＭデバイスと分岐の数は任意である。
【００１６】
一つの実施形態においては、メモリモジュール１００はさらにコンデンサ１６５を含む。コンデンサ１６５は、一実施形態においては、ＤＲＡＭデバイス１４１とＴＳ１２１とに並列接続されている。コンデンサ１６５は、一つの実施形態においては、４ピコファラド（ｐＦ）コンデンサである。他の実施形態においては、コンデンサ１６５は約１ｐＦから約４０ｐＦの範囲のコンデンサである。
【００１７】
一つの実施形態においては、メモリモジュール１００は、ＤＲＡＭデバイス１４１とＴＳライン１２１とに並列接続された第二コンデンサを持つ。同様に、この第二コンデンサは約１ｐＦから約４０ｐＦの範囲のキャパシタンスを持つこともできる。
【００１８】
他の実施形態においては、メモリモジュール１００は、各ＤＲＡＭデバイスとメモリバス１７５に接続されたＴＳラインのサブセットとに並列接続された、コンデンサ１６５に類似した複数のコンデンサを含む。この場合、１つのサブセットは、各ＤＲＡＭデバイス（例えばＤＲＡＭデバイス１４１、１４２）と、メモリバス１７５に接続されたＴＳラインとに並列接続されたコンデンサを持つ一以上のＴＳライン（ＴＳライン１２１、１２２）である。一つの実施形態においては、前記サブセットはそれぞれ、コンデンサ１６５と類似した少なくとも一つのコンデンサが接続された少なくともＴＳライン１２１−１２９と、各ＤＲＡＭデバイス１４１−１４９を持ち、分岐１３１と類似した複数の分岐を形成している。一つの実施形態においては、前記複数のコンデンサは同じ大きさである。他の実施形態においては、前記複数のコンデンサのうち少なくとも二つは異なる大きさである。
【００１９】
図２は少なくとも一つの同期ランダム・アクセス・メモリ（ＳＤＲＡＭ）デバイスとメモリバスに接続されたＴＳラインとに並列接続されている少なくとも一つのコンデンサを含むメモリモジュールの一実施形態を示すブロック図である。図２に示す実施形態のメモリモジュール２００はダブルインラインメモリモジュール（ＤＩＭＭ）である。
【００２０】
一つの実施形態においては、図１に関して説明した実施形態同様、メモリモジュール２００はＰＣＢ２０５上に形成されている。同様に、一つの実施形態においては、メモリモジュール２００はＴＳライン２２１−２２９とメモリバス２７５とを含み、メモリバス２７５は終了回路２８５とコネクタ２９５とをＰＣＢ２０５上に含む。
【００２１】
メモリモジュール２００は、一つの実施形態においては、ＳＤＲＡＭデバイス２４１−２５８を含む。ＳＤＲＡＭデバイス２４１−２５８はコンピュータ・システムがデータの書き込みおよび読み出しをできる、当技術分野で知られている任意のＳＤＲＡＭデバイスであってよい。他の実施形態においては、ＳＤＲＡＭデバイス２４１−２５８は上述のＤＲＡＭデバイス１４１−１４９と類似したＤＲＡＭデバイス、あるいはコンピュータ・システムがデータの書き込みおよび読み出しをできる、当技術分野で知られている他のメモリデバイスと置き換えられてもよい。ＳＤＲＡＭデバイス２４１−２５８は、一つの実施形態においては、対に分れており（例えば、ＳＤＲＡＭデバイス２４１、２４２、ＳＤＲＡＭデバイス２４３、２４４、など）、各対がＴＳライン２２１−２２９のうちの一つとそれぞれ接続され、二つのＳＤＲＡＭデバイスと一つのＴＳラインとから成る分岐２３１−２３９を形成する。
【００２２】
図２に示す実施形態においては、メモリモジュール２００は、９個の分岐を形成する１８個のＳＤＲＡＭデバイスを含むが、メモリモジュール２００は任意の数のＳＤＲＡＭデバイスと分岐を持つことができる。さらに、他の実施形態においては、一つの分岐が２以上のＳＤＲＡＭデバイスを含むこともできる。
【００２３】
一つの実施形態においては、メモリモジュール２００はコンデンサ２６５を含む。コンデンサ２６５は、一実施形態においては、ＳＤＲＡＭデバイス２４１、２４２、及びＴＳライン２２１に並列接続されている。さらに、コンデンサ２６５は、一つの実施形態においては、４ｐＦコンデンサである。他の実施形態においては、コンデンサ２６５は約１ｐＦから約４０ｐＦの範囲のコンデンサとすることができる。
【００２４】
一つの実施形態のメモリモジュール２００においては、一つより多いコンデンサがＴＳライン２２１とＳＤＲＡＭデバイス２４１、２４２とに並列接続されてもよい。例えば、ＴＳライン２２１には、ＳＤＲＡＭデバイス２４１、２４２、及びＴＳライン２２１に並列接続されたコンデンサが二つあってもよい。同様に、この第二コンデンサは約１ｐＦから約４０ｐＦの範囲のキャパシタンスを持つこともできる。
【００２５】
他の実施形態においては、メモリモジュール２００は、ＳＤＲＡＭデバイスの一対とメモリバス２７５に接続されたＴＳラインの１つのサブセットとに並列接続された、コンデンサ２６５に類似した複数のコンデンサを含む。１つのサブセットは、その際、メモリバス２７５に接続された各ＴＳライン上の一対のＳＤＲＡＭデバイス（例えば、ＳＤＲＡＭデバイス２４１、２４２、及びＳＤＲＡＭデバイス２４３、２４４）と並列接続された少なくとも一つのコンデンサを持つ一以上のＴＳライン（例えば、ＴＳライン２２１とＴＳライン２２２）である。さらに、１つのサブセットは、一つの実施形態においては、各ＴＳライン上の各ＳＤＲＡＭデバイスと並列接続された、コンデンサ２６５と類似したコンデンサを持つ各ＴＳラインを含み、分岐２３１、２３２と類似した複数の分岐を形成している。一つの実施形態においては、前記複数のコンデンサは同じ大きさである。他の実施形態においては、前記複数のコンデンサの少なくとも二つは異なる大きさである。
【００２６】
図３は、少なくとも一つのＳＤＲＡＭとメモリバスに接続された少なくとも一つの副送信信号（ＳＴＳ）ラインとに並列接続されている少なくとも一つのコンデンサを含むメモリモジュールの一実施形態を示すブロック図である。メモリモジュール３００は、図３が示す実施形態においては、図２に関して上述した実施形態同様、メモリバス３８５に接続された分岐３３１−３３９（ＳＤＲＡＭデバイス３４１−３５８にそれぞれ接続されたＴＳライン３２１−３２９を含む）を含むＤＩＭＭであり、メモリバス３８５は終了回路３９０とコネクタ３９５を含む。
【００２７】
一つの実施形態においては、メモリモジュール３００は、ＴＳライン３２１−３２９およびＳＤＲＡＭデバイス３３１−３３９にそれぞれ接続されたＳＴＳライン３２１Ａ、３２１Ｂ−３２９Ａ、３２９Ｂを含む。図３が示す実施形態においては、メモリモジュール３００は、上述のコンデンサ２６５と類似しており、それぞれＳＴＳライン３２１Ａ、３２１Ｂに接続されたコンデンサ３６５、３７０を含む。一つの実施形態においては、コンデンサ３６５、３７０は同じ大きさである。他の実施形態においては、コンデンサ３６５、３７０は異なる大きさである。
【００２８】
一つの実施形態においては、メモリモジュール３００は、ＳＴＳライン３２１Ａ、３２１Ｂのうちの一つあるいは各々に連結され、ＳＤＲＡＭデバイス３４１、３４２と並列な、一より多いコンデンサを持っていてもよい。例えば、ＳＴＳライン２２１ＡはＳＤＲＡＭデバイス３４１とＳＴＳライン３２１Ａとに並列接続された二つのコンデンサを持っていてもよい。同様に、この第二コンデンサは約１ｐＦから約４０ｐＦの範囲のキャパシタンスを持つこともできる。一つの実施形態においては、各コンデンサは同じ大きさである。他の実施形態においては、少なくとも二つのコンデンサが異なる大きさである。
【００２９】
メモリモジュール３００は、一つの実施形態においては、一つの分岐内でＳＴＳラインのサブセットに並列接続された、コンデンサ３６５、３７０に類似した複数のコンデンサを含み、該複数のコンデンサはそれぞれ各ＳＤＲＡＭデバイスと並列である。一つのサブセットは、その際、少なくとも一つのコンデンサが各ＳＴＳラインに接続された少なくとも一対のＳＴＳライン（ＳＴＳライン３２１Ａ、３２１ＢおよびＳＴＳライン３２２Ａ、３２２Ｂ）であり、各コンデンサはＳＤＲＡＭデバイス（例えば、ＳＤＲＡＭデバイス３４１、３４２、３４３、３４４）に並列である。さらに、１つのサブセットは、一つの実施形態においては、分岐３３１と類似した複数の分岐を形成する、各ＳＤＲＡＭデバイスとＳＴＳラインとに並列接続されたコンデンサ３６５、３７０に類似したコンデンサを持つ各ＳＴＳライン（例えば、ＳＴＳライン３２１Ａ、３２１Ｂ−３２９Ａ、３２９Ｂ）を含む。一つの実施形態においては、前記複数のコンデンサは同じ大きさである。他の実施形態においては、前記複数のコンデンサのうち少なくとも二つは異なる大きさである。
【００３０】
加えて、一つの実施形態においては、単一の分岐において（例えば、分岐３３１）、ＳＴＳラインのうちの一つ（ＳＴＳライン３２１Ａ）にはコンデンサが一つだけ（例えば、コンデンサ３６５）並列接続されているが、他のＳＴＳライン（例えば、ＳＴＳライン３２１Ｂ）は接続されたコンデンサを持たない。さらに、メモリモジュール３００は、ＳＴＳライン及びＴＳラインが同一分岐内にあろうと異なる分岐上にあろうと、少なくとも一つのＳＴＳライン及び少なくとも一つのＴＳライン上に配置された複数のコンデンサの任意の組み合わせを持っていて構わないと思われる。例えば、一つの実施形態においては、ＳＴＳライン３２１Ａ、３２１Ｂは各々、それらと並列接続された少なくとも一つのコンデンサを持ち、ＴＳライン３２２もまた、それと並列接続された少なくとも一つのコンデンサを持つ。
【００３１】
加えて、「Ａ」「Ｂ」ＳＴＳラインは並列であるので、一つの実施形態においては、例えばコンデンサ３６５、３７０は、例えば上述のコンデンサ２６５の半分の大きさを持ち、これにより分岐２２１内に含まれるのと同様なキャパシタンス量を分岐３３１内で達成している。このことは、同様に、上述のＳＴＳライン上に並列接続された任意のコンデンサ対についても当てはまる。
【００３２】
図４は、図２のメモリモジュールを含むコンピュータ・システムの一実施形態を示すブロック図である。コンピュータ・システム４００は、図４が示す実施形態においては、チップセット４１０に接続された、上述のメモリモジュール２００と類似したメモリモジュール４０５を含む。他の実施形態においては、メモリモジュール４０５は上述のメモリモジュール１００あるいはメモリモジュール３００と類似している。
【００３３】
チップセット４１０は、コンピュータトランザクションを促進することのできる、当技術分野で知られている任意の通信ハブであってよい。一つの実施形態においては、チップセット４１０はシステムバス４２０に接続されている。システムバス４２０は、コンピュータトランザクションを送信することのできる、当技術分野で知られている任意のシステムバスであってよい。
【００３４】
一つの実施形態においては、システムバス４２０はプロセッサ４３０に接続されている。プロセッサ４３０は、一つの実施形態では、インテル・コーポレーション（カリフォルニア州サンタクララ）製のペンティアム４プロセッサである。他の実施形態においては、プロセッサ４３０は当技術分野で知られている任意のプロセッサであってよい。
【００３５】
図５は、図１、図２、および図３のメモリモジュールの製造方法の一実施形態を示すフロー図である。方法５００は、一つの実施形態においては、まず、複数のＴＳラインおよび／またはＳＴＳラインを含むＰＣＢを組み立てる（ブロック５１０）。前記ＴＳラインおよび／またはＳＴＳラインはＰＣＢ上で任意のパターンを形成していて構わない。
【００３６】
一つの実施形態においては、複数のＤＲＡＭデバイスあるいはＳＤＲＡＭデバイスが前記複数のＴＳラインおよび／またはＳＴＳラインに接続されており、前記ＴＳラインおよび／またはＳＴＳラインはまた、メモリバスに接続されており、一つのＴＳラインおよび／またはＳＴＳラインは第一ＤＲＡＭデバイスあるいは第一ＳＤＲＡＭデバイスに並列接続されているコンデンサを含む（ブロック５２０）。方法５００は、一つの実施形態においては、さらに少なくとも一つの追加的なコンデンサを追加的なＴＳラインおよび／またはＳＴＳラインの１つのサブセットに接続することを含むが、この追加的なＴＳラインおよび／またはＳＴＳラインの１つのサブセットは、上述の実施形態同様、ＴＳラインおよび／またはＳＴＳラインと、ＤＲＡＭデバイス及びＳＤＲＡＭデバイスとに並列接続されている（ブロック５３０）。
【００３７】
上のパラグラフにおいて、具体的な実施形態を記載した。しかし、請求項のより広義な精神および範囲を逸脱せずに様々な変形例および変更をそれに対して加えることができることは明白である。従って、明細書および図面は限定的な意味合いではなく、例示的な意味合いで捉えられるべきである。
【図１】
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【図２】
2008503005.tif 000004
【図３】
2008503005.tif 000005
【図４】
2008503005.tif 000006
【図５】
2008503005.tif 000007
【国際調査報告】
2008503005.tif 000008
2008503005.tif 000009