(57)【要約】  【課題】  ダマシンＭＩＭキャパシタおよびＭＩＭキャパシタの製造方法を提供する。  【解決手段】  ＭＩＭキャパシタは、上面および底面を有する誘電体層と、誘電体層のトレンチであって、誘電体層の上面から底面に延在するトレンチと、トレンチの全側壁に形成され、トレンチの底に沿って延在する共形導電ライナーを含むＭＩＭキャパシタの第１の電極であって、トレンチの底は誘電体層の底面と同一平面にある、ＭＩＭキャパシタの第１の電極と、共形導電ライナーの上面を覆って形成される絶縁体層と、絶縁体層に物理的に直接接触したコア導電体を有するＭＩＭキャパシタの第２の電極であって、コア導電体は、共形導電ライナーおよび絶縁体層で充填されないトレンチ内のスペースを充填する、ＭＩＭキャパシタの第２の電極と、を含む。方法は、ダマシン相互接続配線と同時にＭＩＭキャパシタの部分を形成することを含む。【選択図】      図５
2008537335.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上面上の誘電体層であって、上面および底面を有する誘電体層と、
該誘電体層のトレンチであって、前記誘電体層の前記上面から前記底面に延在するトレンチと、
前記トレンチの全側壁に形成され、前記トレンチの底に沿って延在する共形導電ライナーを有するＭＩＭキャパシタの第１の電極であって、前記トレンチの前記底は前記誘電体層の前記底面と同一平面にある、ＭＩＭキャパシタの第１の電極と、
前記共形導電ライナーの上面を覆って形成される絶縁体層と、
該絶縁体層に物理的に直接接触したコア導電体を有する前記ＭＩＭキャパシタの第２の電極であって、前記コア導電体は、前記共形導電ライナーおよび前記絶縁体層で充填されない前記トレンチ内のスペースを充填する、前記ＭＩＭキャパシタの第２の電極と、
を含む構造体。
【請求項２】
前記誘電体層の下に、前記共形導電ライナーと物理的に直接接触するとともに電気的に接触した導電電極をさらに有し、該導電電極の上面の全部に満たない部分が、前記導電ライナーの底面の全部または全部に満たない部分と同一の広がりを含む、請求項１に記載の構造体。
【請求項３】
前記誘電体層に形成され、前記誘電体層の前記上面から前記誘電体層の前記低面に延在する導電接点であって、前記導電電極の前記上面の別の全部に満たない部分と物理的に直接接触するとともに、電気的に接触する導電接点をさらに含む、請求項２に記載の構造体。
【請求項４】
前記誘電体層は、上部誘電体層および下部誘電体層を有し、前記上部誘電体層の底面は、前記下部誘電体層の上面と物理的に直接接触し、前記下部誘電体層の底面は前記誘電体層の前記底面であり、前記上部誘電体層の上面は前記誘電体層の前記上面である、請求項１に記載の構造体。
【請求項５】
前記誘電体層に形成される追加のトレンチと、
該追加のトレンチの全側壁および底に形成される追加の共形導電ライナーであって、前記追加のトレンチの前記底は、前記誘電体層の前記底面と同一平面である、追加の共形導電ライナーと、
前記追加の共形導電ライナーで充填されない前記追加のトレンチのスペースを充填する追加の導電充填物と、
をさらに含む、請求項１に記載の構造体。
【請求項６】
前記共形導電ライナーおよび前記追加の導電ライナーは、物理的な同じ層であるが、互いに接続されない、請求項５に記載の構造体。
【請求項７】
前記共形導電ライナーの部分と前記絶縁体層との間に配置される追加のコア導電体をさらに含む、請求項１に記載の構造体。
【請求項８】
前記コア導電体および前記追加のコア導電体は同じ材料を有する、請求項７に記載の構造体。
【請求項９】
前記誘電体層を有する１つまたは複数の誘電性アイランドをさらに含み、該１つまたは複数の誘電性アイランドは、前記誘電体層の前記底面から前記誘電体層の前記上面に向かって第１の距離分延び、前記第１の距離は、前記誘電体層の前記上面と前記底面との間の第２の距離よりも短い、請求項１に記載の構造体。
【請求項１０】
前記共形導電ライナーおよび前記絶縁体層は、前記誘電体層の前記底面と同一平面にある前記誘電性アイランドの底面を除き、前記１つまたは複数の誘電性アイランドの全表面を覆う、請求項９に記載の構造体。
【請求項１１】
前記共形導電ライナーの部分と前記絶縁体層との間および前記１つまたは複数の誘電性アイランド間に配置される追加のコア導電体をさらに含み、該追加のコア導電体の上面は、前記誘電性アイランドの上面よりも前記誘電体層の前記底面に近い、請求項１０に記載の構造体。
【請求項１２】
前記絶縁体層は、前記追加のコア導電体の前記上面も覆う、請求項１１に記載の構造体。
【請求項１３】
前記誘電体層は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、水素ドープシリカガラス、プラズマエンハンスト窒化ケイ素、ＮＢＬｏＫ、低Ｋ誘電体、水素シルセスキオキサンポリマ、メチルシルセスキオキサンポリマ、ポリフィニレンオリゴマ、およびこれらの組み合わせからなる群から選択される材料を含み、
前記共形導電ライナーは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、およびこれらの組み合わせからなる群から選択される材料を含み、
前記コア導電体は、Ｃｕ、Ａｌ、ＡｌＣｕ、またはＷからなる群から選択される、請求項１に記載の構造体。
【請求項１４】
前記絶縁体層は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、水素ドープシリカガラス、プラズマエンハンスト窒化ケイ素、ＮＢＬｏＫ、高Ｋ誘電体材料、酸化金属、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、金属ケイ酸塩、ＨｆＳｉｘＯｙ、ＨｆＳｉｘＯｙＮｚ、およびこれらの組み合わせからなる群から選択される材料を含む、請求項１に記載の構造体。
【請求項１５】
前記コア導電体は、前記誘電体層の前記上面よりも下に窪む、請求項１に記載の構造体。
【請求項１６】
半導体基板を提供することと、
前記半導体基板の上面上に誘電体層を形成することであって、前記誘電体層は上面および底面を有する、前記誘電体層を形成することと、
前記誘電体層にトレンチを形成することと、
前記トレンチの全側壁および前記トレンチの底に沿って延在する共形導電ライナーを形成することと、
前記トレンチに第１のコア導電体を充填することと、
前記第１のコア導電体のすべてまたは一部を前記トレンチから除去することと、
該除去することにより前記トレンチから除去されないいずれの第１のコア導電体によっても覆われていない前記共形導電ライナーの領域で、前記共形導電ライナーの上面上に絶縁体層を形成することと、
前記共形導電ライナー、前記あらゆる残りの第１のコア導電体、および前記絶縁体層で充填されていない前記トレンチのスペースを第２のコア導電体で充填することと、
を含む、構造体を形成する方法。
【請求項１７】
前記絶縁体層は、前記除去することにより前記トレンチから除去されない第１のコア導電体のいずれの露出表面もすべて覆う、請求項１６に記載の方法。
【請求項１８】
前記第１のコア導電体のすべてまたは前記部分を除去することは前記第１のコア導電体をウェットエッチングすることを含む、請求項１６に記載の方法。
【請求項１９】
化学機械研磨を実行することであって、それにより、前記第２のコア導電体の上面を前記誘電体層の上面と同一平面にする、前記化学機械研磨を実行することをさらに含む、請求項１６に記載の方法。
【請求項２０】
前記トレンチ内の前記誘電体層から１つまたは複数の誘電性アイランドを形成することをさらに含み、前記１つまたは複数の誘電性アイランドは、前記トレンチの前記底から前記誘電体層の前記上面に向かって、前記トレンチの前記底と前記誘電体層の前記上面との間の全距離に満たない距離分延びる、請求項１６に記載の方法。
【請求項２１】
前記共形導電ライナーがまず、前記１つまたは複数の誘電性アイランドの露出したすべての表面に形成され、次に、前記絶縁体層が前記共形導電ライナー上に形成される、請求項２０に記載の方法。
【請求項２２】
前記絶縁体層は、前記除去することにより前記トレンチから除去されない第１のコア導電体のいずれの露出表面もすべて覆う、請求項２０に記載の方法。
【請求項２３】
前記除去することにより前記トレンチから除去されないいかなるコア導電体の上面も、前記誘電性アイランドの上面よりも前記誘電体層の前記底面に近い、請求項２２に記載の方法。
【請求項２４】
前記誘電体層は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、水素ドープシリカガラス、プラズマエンハンスト窒化ケイ素、ＮＢＬｏＫ、低Ｋ誘電体、水素シルセスキオキサンポリマ、メチルシルセスキオキサンポリマ、ポリフィニレンオリゴマ、およびこれらの組み合わせからなる群から選択される材料を含み、
前記共形導電ライナーは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、およびこれらの組み合わせからなる群から選択される材料を含み、
前記コア導電体は、Ｃｕ、Ａｌ、ＡｌＣｕ、またはＷからなる群から選択される、請求項１６に記載の方法。
【請求項２５】
前記絶縁体層は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、水素ドープシリカガラス、プラズマエンハンスト窒化ケイ素、ＮＢＬｏＫ、高Ｋ誘電体材料、酸化金属、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、金属ケイ酸塩、ＨｆＳｉｘＯｙ、ＨｆＳｉｘＯｙＮｚ、およびこれらの組み合わせからなる群から選択される材料を含む、請求項１６に記載の方法。
【請求項２６】
前記コア導電体を前記誘電体層の前記上面よりも下に窪ませることをさらに含む、請求項１６に記載の方法。
【請求項２７】
前記第１のコア導電体および前記第２のコア導電体は同じ材料である、請求項１６に記載の方法。
【請求項２８】
半導体基板を提供することと、
前記半導体基板の上面上に誘電体層を形成することであって、前記誘電体層は上面および底面を有する、前記誘電体層を形成することと、
前記誘電体層に第１のトレンチおよび第２のトレンチを形成することと、
前記第１のトレンチおよび前記第２のトレンチの全側壁および前記第１のトレンチおよび前記第２のトレンチの底に沿って延在する共形導電ライナーを形成することと、
前記第１および第２のトレンチに第１のコア導電体を充填することと、
前記第１のコア導電体のすべてまたは一部を前記第２のトレンチから除去し、前記第１のトレンチからは除去しないことと、
該除去することにより前記第２のトレンチから除去されないいずれの第１のコア導電体によっても覆われていない前記共形導電ライナーの領域で、前記共形導電ライナーの上面上に絶縁体層を形成することと、
前記共形導電ライナー、前記あらゆる残りの第１のコア導電体、および前記絶縁体層で充填されていない前記第２のトレンチのスペースを第２のコア導電体で充填することと、
を含む、構造体を形成する方法。
【請求項２９】
前記絶縁体層は、前記除去することにより前記第２のトレンチから除去されない第１のコア導電体のいずれの露出表面もすべて覆う、請求項２８に記載の方法。
【請求項３０】
前記共形導電ライナーを形成することの前に、１つまたは複数の誘電アイランドを前記第２のトレンチ内で前記誘電体層から形成することをさらに含み、前記１つまたは複数の誘電性アイランドは、前記第２のトレンチの前記底から前記誘電体層の前記上面に向かって、前記第２のトレンチの前記底と前記誘電体層の前記上面との間の全距離に満たない距離分延びる、請求項２８に記載の方法。
【請求項３１】
前記第２のコア導電体を前記誘電体の前記正面よりも下に窪ませることをさらに含む、請求項３０に記載の方法。
【請求項３２】
半導体基板を提供することと、
前記半導体基板の上面上に誘電体層を形成することであって、前記誘電体層は上面および底面を有する、前記誘電体層を形成することと、
前記誘電体層に第１のトレンチを形成することであって、前記第１のトレンチは、前記誘電体層の上面から底面に延在する、前記第１のトレンチを形成することと、
前記誘電体層に第２のトレンチを形成することであって、前記第２のトレンチは前記第１のトレンチに重なり、前記誘電体層の上面から、前記誘電体層の前記上面と前記底面との距離に満たない距離分延びる、前記第２のトレンチを形成することと、
前記第１のトレンチおよび前記第２のトレンチの全側壁および前記第１のトレンチおよび前記第２のトレンチの底に沿って延在する共形導電ライナーを形成することと、
前記第１および第２のトレンチに第１のコア導電体を充填することと、
前記第１のコア導電体のすべてまたは一部を前記第１および第２のトレンチから除去することと、
該除去することにより前記第１および第２のトレンチから除去されないいずれの第１のコア導電体によっても覆われていない前記共形導電ライナーの領域で、前記共形導電ライナーの上面上に絶縁体層を形成することと、
前記共形導電ライナー、前記あらゆる残りの第１のコア導電体、および前記絶縁体層で充填されていない前記第１および第２のトレンチのスペースを第２のコア導電体で充填することと、
を含む、構造体を形成する方法。
【請求項３３】
前記絶縁体層は、前記除去することにより前記第１および第２のトレンチから除去されない第１のコア導電体のいずれの露出表面もすべて覆う、請求項３２に記載の方法。
【請求項３４】
前記第１のトレンチを形成することと同時に、前記誘電体層に１つまたは複数の追加のトレンチを形成することであって、前記追加のトレンチは、前記誘電体層の前記上面から前記誘電体層の前記底面に延在する、前記追加のトレンチを形成することと、
前記除去することと同時に、前記１つまたは複数の追加のトレンチから前記第１のコア導電体のすべてまたは一部を除去することと、
をさらに含み、
前記第２のトレンチは、前記１つまたは複数の追加のトレンチのそれぞれにさらに重なる、請求項３２に記載の方法。
【請求項３５】
前記第２のコア導電体を前記誘電体層の前記上面よりも下に窪ませることをさらに含む、請求項３４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路および集積回路製造の分野に関し、特に、金属−絶縁体−金属キャパシタおよび金属−絶縁体−金属キャパシタの製造方法に関する。
【背景技術】
【０００２】
金属−絶縁体−金属キャパシタ（ＭＩＭまたはＭＩＭキャパシタ）は、アナログロジック回路、アナログ／デジタル回路、混合信号回路、および無線周波数回路等の各種集積回路に集積されて応用される。ＭＩＭを集積回路に集積する現在の方法では、集積回路の他のすべての構成要素に必要なステップの他に、追加として複数のフォトリソグラフィステップおよびエッチングステップが必要とされ、それにより、ＭＩＭを組み込んだ集積回路の製造に相当なコストおよび時間が付加される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、ＭＩＭを利用した集積回路製造の単純かつ安価な集積方式が必要である。
【課題を解決するための手段】
【０００４】
本発明は、集積回路の配線レベルでＭＩＭを製造するダマシン技術およびデュアルダマシン技術を利用する。ＭＩＭは、いくつかのステップをデュアルダマシンプロセスに追加することにより、通常のダマシン配線、デュアルダマシン配線、およびバイアと同時に製造される。ＭＩＭ自体は、デュアルダマシン構造である。
【０００５】
本発明の第１の態様は、半導体基板の上面上の誘電体層であって、上面および底面を有する誘電体層と、誘電体層の上面から底面に延在するトレンチと、トレンチの全側壁に形成され、トレンチの底に沿って延在する共形導電ライナーを含むＭＩＭキャパシタの第１の電極であって、トレンチの底は誘電体層の底面と同一平面にある、ＭＩＭキャパシタの第１の電極と、共形導電ライナーの上面を覆って形成される絶縁体層と、絶縁体層に物理的に直接接触したコア導電体を含むＭＩＭキャパシタの第２の電極であって、コア導電体は、共形導電ライナーおよび絶縁体層で充填されないトレンチ内のスペースを充填する、ＭＩＭキャパシタの第２の電極と、を含む構造体である。
【０００６】
本発明の第２の態様は、半導体基板を提供することと、上面および底面を有する誘電体層を半導体基板の上面上に形成することと、誘電体層にトレンチを形成することと、トレンチの全側壁およびトレンチの底に沿って延在する共形導電ライナーを形成することと、トレンチに第１のコア導電体を充填することと、第１のコア導電体のすべてまたは一部をトレンチから除去することと、除去することによりトレンチから除去されないいずれの第１のコア導電体によっても覆われていない共形導電ライナーの領域で、共形導電ライナーの上面上に絶縁体層を形成することと、共形導電ライナー、残りのあらゆる第１のコア導電体、および絶縁体層で充填されていないトレンチのスペースを第２のコア導電体で充填することと、
を含む、構造体を形成する方法である。
【０００７】
本発明の第３の態様は、半導体基板を提供することと、上面および底面を有する誘電体層を半導体基板の上面上に形成することと、誘電体層に第１のトレンチおよび第２のトレンチを形成することと、第１のトレンチおよび第２のトレンチの全側壁および第１のトレンチおよび第２のトレンチの底に沿って延在する共形導電ライナーを形成することと、第１および第２のトレンチに第１のコア導電体を充填することと、第１のコア導電体のすべてまたは一部を第２のトレンチから除去し、第１のトレンチからは除去しないことと、除去することにより第２のトレンチから除去されないいずれの第１のコア導電体によっても覆われていない共形導電ライナーの領域で、共形導電ライナーの上面上に絶縁体層を形成することと、共形導電ライナー、あらゆる残りの第１のコア導電体、および絶縁体層で充填されていない第２のトレンチのスペースを第２のコア導電体で充填することと、を含む、構造体を形成する方法である。
【０００８】
本発明の第４の態様は、半導体基板を提供することと、上面および底面を有する誘電体層を半導体基板の上面上に形成することと、誘電体層に誘電体層の上面から底面に延在する第１のトレンチを形成することと、第１のトレンチに重なり、誘電体層の上面と底面との距離に満たない距離分、上面から誘電体層中に延びる第２のトレンチを、誘電体層に形成することと、第１のトレンチおよび第２のトレンチの全側壁および第１のトレンチおよび第２のトレンチの底に沿って延在する共形導電ライナーを形成することと、第１および第２のトレンチに第１のコア導電体を充填することと、第１のコア導電体のすべてまたは一部を第１および第２のトレンチから除去することと、除去することにより第１および第２のトレンチから除去されないいずれの第１のコア導電体によっても覆われていない共形導電ライナーの領域で、共形導電ライナーの上面上に絶縁体層を形成することと、共形導電ライナー、あらゆる残りの第１のコア導電体、および絶縁体層で充填されていない第１および第２のトレンチのスペースを第２のコア導電体で充填することと、を含む、構造体を形成する方法である。
【０００９】
本発明の特徴を添付の特許請求の範囲に記す。しかし、本発明自体は、添付図面に関連して以下の例示的な実施形態の詳細な説明を参照することで最良に理解されよう。
【発明を実施するための最良の形態】
【００１０】
ダマシンプロセスとは、配線トレンチまたはバイア開口が誘電体層に形成され、導電体が、トレンチの充填に十分な厚さで誘電体の上面に付着され、化学機械研磨（ＣＭＰ）プロセスが行われて余分な導電体を除去して、導電体の表面を誘電体層と同一平面にし、ダマシン配線（またはダマシンバイア）を形成するプロセスである。
【００１１】
デュアルダマシンプロセスとは、バイア開口が誘電体層を貫通して形成され、その後、任意の所与の切断面で誘電体層の途中までトレンチが形成されるプロセスである。すべてのバイア開口では、上の一体配線トレンチと下の配線トレンチとが交わるが、すべてのトレンチがバイア開口と交わる必要はない。導電体が、トレンチおよびバイア開口の充填に十分な厚さで誘電体の上面に付着され、ＣＭＰプロセスが行われて、導電体の表面を誘電体層の表面と同一平面にし、デュアルダマシン配線および一体デュアルダマシンバイアを有するデュアルダマシン配線を形成する。バイアは、多くの場合、上から見たときに正方形の断面を有するが、上から見たときに矩形の断面を有するように細長くすることができ、これはバイアバー（ｖｉａ  ｂａｒ）として知られている。したがって、正方形の断面を有するバイアはバイアバーの特殊なケースとみなすべきである。
【００１２】
別段に記されない限り、トレンチ、バイア開口、および本発明の各種層に形成される他の開口またはパターンは、フォトレジスト層を付着し、マスクを通してフォトレジスト層を電磁放射により露光し、露光されたフォトレジスト層にパターンを現像し、露光された層の領域をウェットエッチングまたはドライエッチングでエッチングする従来のフォトリソグラフィにより形成される。ドライエッチングの一例は、反応性イオンエッチング（ＲＩＥ）である。
【００１３】
図１〜図５は、本発明の各種実施形態によるＭＩＭキャパシタデバイスを製造する共通ステップを示す断面図である。図１では、上面１０５を有する半導体基板１００が提供される。半導体基板は、トランジスタおよびダイオード等の能動デバイスならびに抵抗や能動デバイスおよび受動デバイスを集積回路に相互接続する１つまたは複数の配線レベル等の受動デバイスを含むことができる。層間誘電体層１１０が、基板１００の上面１０５上に形成される。導電体１１５Ａおよび１１５Ｂが誘電体層１１０上に形成される。各導電体１１５Ａおよび１１５Ｂの上面１２０Ａおよび１２０Ｂは、誘電体層１１０の上面１２５と同一平面にある。本例では、導電体１１５Ａおよび１１５Ｂはダマシン導電体である。一例では、導電体１１５Ａおよび１１５Ｂは銅を含み、誘電体層はシリコンベースの誘電体である。
【００１４】
図２では、誘電体層１３０が、各導電体１１５Ａおよび１１５Ｂの上面１２０Ａおよび１２０Ｂ上ならびに誘電体層１１０の上面１２５上に形成される。誘電体層１３０の上面１３５には、層間誘電体層１４０が形成される。誘電体層１３０は、たとえば、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、炭化ケイ素（ＳｉＣ）、酸窒化ケイ素（ＳｉＯＮ）、酸炭化ケイ素（ＳｉＯＣ）、水素ドープシリカガラス（ＳｉＣＯＨ）、プラズマエンハンスト窒化ケイ素（ＰＳｉＮｘ）、またはＮＢＬｏＫ（Ｎ，Ｈ））を有することができる。誘電体層１３０は、たとえば、約５ｎｍ〜約１００ｎｍ厚であることができる。一例では、誘電体層１４０は低Ｋ（誘電率）材料であり、例としては、水素シルセスキオキサンポリマ（ＨＳＱ）、メチルシルセスキオキサンポリマ（ＭＳＱ）、およびポリフィニレンオリゴマ（ＳｉＯｘ（ＣＨ３）ｙ）が挙げられるが、これらに限定されない。低Ｋ誘電材料は、相対誘電率約４以下を有する。第２の例では、誘電体層１４０はＳｉＯ２を有する。誘電体層１４０は、たとえば、約５０ｎｍ〜約１０００ｎｍ厚であることができる。
【００１５】
図３では、誘電体層１４０の第１の領域１４５Ａに、トレンチ１５０Ａおよびバイア開口１５５Ａが形成される。誘電体層１４０の第２の領域１６０Ａには、トレンチ１６５Ａおよび単一のバイアバー開口１７０Ａが形成される。誘電体層１４０の第３の領域１４５Ｂには、トレンチ１５０Ｂおよびバイア開口１５５Ｂが形成される。誘電体層１４０の第４の領域１６０Ｂには、トレンチ１６５Ｂおよび複数のバイアバー開口１７０Ｂが形成される。３つのバイアバー開口１７０Ｂが図３に示されるが、バイアバー開口の最小数を２として、任意の数のバイアバー開口があってよい。バイア開口１５５Ａおよびバイアバー開口１７０Ａは導電体１１５Ａまで延在し、バイア開口１５５Ｂおよびバイアバー開口１７０Ｂは、導電体１１５Ｂまで下に延在する。
【００１６】
図４では、共形導電ライナー１７５が、トレンチ１５０Ａ、１６５Ａ、１５０Ｂ、および１６５Ｂ（図３参照）、バイア開口１５５Ａおよび１５５Ｂ（図３参照）、ならびにバイアバー開口１７０Ａおよび１７０Ｂ（図３参照）のすべての側壁に形成される。ライナー１７５は、導電体１１５Ａおよび１１５Ｂと電気的に直接接触する。次に、トレンチ１５０Ａ、１６５Ａ、１５０Ｂ、および１６５Ｂ（図３参照）、バイア開口１５５Ａおよび１５５Ｂ（図３参照）、ならびにバイアバー開口１７０Ａおよび１７０Ｂ（図３参照）に、コア導電体１８０が充填される。ライナー１７５は、銅拡散バリアとして働くことができる。一例では、ライナー１７５は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｗ、Ｒｕ、またはこれらの組み合わせを有する。一例では、ライナー１７５は約５ｎｍ〜約１００ｎｍ厚である。一例では、コア導電体１８０はＣｕ、Ａｌ、ＡｌＣｕ、またはＷである。
【００１７】
領域１４５Ａ、１４５Ｂ、１６０Ａ、および１６０Ｂの充填に使用されるプロセスは、ダマシンプロセスである。ライナー材料の共形層が付着され、コア材料層が形成され（コア導電体１８０が銅の例では、銅薄膜層が蒸着または付着されてから、銅のより厚い層がが電気電極され）、その後、ＣＭＰが行われて、誘電体層１４０、ライナー１７５、およびコア導電体１８０を共通表面１８２に平坦化する。領域１４５Ａ、１４５Ｂ、１６０Ａ、および１６０Ｂで使用されるプロセスおよびそこに形成される構造は、基板１００に含まれるデバイスから回路を形成するために使用される誘電体層１４０の他の領域（図示せず）での従来の配線、バイア、およびバイアバーの形成に使用されるプロセスおよび構造と同じである。
【００１８】
図５では、ハードマスク層１８５が、コア導電体１８０を領域１６０Ａおよび１６０Ｂで露光するが、上述した従来の配線が同時に形成された領域を含む誘電体層１４０の他の領域では露光しないように形成されてパターニングされる。ハードマスク層１８５は、誘電材料、たとえば、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、水素ドープシリカガラス、プラズマエンハンスト窒化ケイ素、またはＮＢＬｏＫを有することができる。誘電体層１８５は、たとえば、約５ｎｍ〜約１００ｎｍ厚であることができる。ハードマスク層１８５が金属を含むことが可能である。
【００１９】
図６〜図９は、本発明の第１および第２の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。図６〜図９では、本発明の第１の実施形態によるＭＩＭキャパシタが領域１６０Ａに形成され、本発明の第２の実施形態によるＭＩＭキャパシタが領域１６０Ｂに形成される。図６では、すべてのコア導電体１８０が領域１６０Ａおよび１６０Ｂから除去される（図５参照）。一例では、ＨＮＯ３、ＨＣｌ、Ｈ２ＳＯ４、ＨＦ、またはこれらの組み合わせを有するエッチング剤が、コア導電体のウェットエッチングに使用される。
【００２０】
図７では、誘電体層１９０がブランケット付着され、誘電体層が領域１６０Ａおよび１６０Ｂのライナー１７５の全表面を覆うことに特に留意されたい。一例では、誘電体層１９０は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素、水素ドープシリカガラス、プラズマエンハンスト窒化ケイ素、ＮＢＬｏＫ、高Ｋ（誘電率）材料（この例としては、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３等の酸化金属またはＨｆＳｉｘＯｙまたはＨｆＳｉｘＯｙＮｚ等の金属ケイ酸塩が挙げられるが、これらに限定されない）、またはこれらの組み合わせを有する。高Ｋ誘電材料は、１０を超える相対誘電率を有する。一例では、誘電体層１９０は約２ｎｍ〜約１００ｎｍ厚である。
【００２１】
図８では、コア導電体１９５が誘電体層１９０を覆って形成される。一例では、コア導電体１９５は、誘電体層１９０を覆って銅の薄い層を蒸着または付着させ、その後、銅のより厚い層を電気電極することにより形成される銅である。第２の例では、コア導電体１９５は、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、または無電解電極により形成される銅または別の金属である。第３の例では、導電体１９５は、基板１００に含まれるデバイスからの回路の形成に使用される従来の配線、バイア、およびバイアバーの形成に使用される材料のうちの１つまたはすべてと同じである。コア導電体１９５は、領域１６０Ａおよび１６０Ｂを完全に充填するのに十分な厚さである。
【００２２】
図９では、ＣＭＰプロセスを使用して、余分なコア導電体１９５、誘電体層１９０、および誘電体層１８５（図８参照）がすべて除去され、誘電体層１４０を有する共通の平坦表面１８３が形成される。
【００２３】
図９では、第１のデバイス２００ＡがＭＩＭキャパシタ２０５Ａ、接点２１０Ａ、および導電体１１５Ａを含む。ＭＩＭキャパシタ２０５Ａの第１の電極はコア導電体１９５を含む。ＭＩＭキャパシタ２０５Ａの絶縁体は誘電体層１９０を含む。ＭＩＭキャパシタ２０５Ａの第２の電極は、導電ライナー１７５を含む。ＭＩＭキャパシタ２０５Ａの第２の電極との間の電気接続は、導電体１１５Ａを通るバイア接点２１０Ａである。接点２１０Ａおよび２１０Ｂが、集積チップの相互接続配線として誘電体層１４０に形成されるデュアルダマシン配線と同一であることに留意されたい。
【００２４】
第２のデバイス２００Ｂは、ＭＩＭキャパシタ２０５Ｂ、接点２１０Ｂ、および導電体１１５Ｂを含む。ＭＩＭキャパシタ２０５Ｂの第１の電極は、コア導電体１９５を含む。ＭＩＭキャパシタ２０５Ｂの絶縁体は、誘電体層１９０を含む。ＭＩＭキャパシタ２０５Ｂの第２の電極は、導電ライナー１７５を含む。ＭＩＭキャパシタ２０５Ｂの第２の電極との間の電気接続は、導電体１１５Ｂを通るバイア接点２１０Ｂである。
【００２５】
ＭＩＭキャパシタ２０５Ａと２０５Ｂとの本質的な違いは、ＭＩＭキャパシタ２０５Ｂが、導電体１１５Ｂを含む構造の下部に鋸歯状部２１５を使用することにより、より多くの誘電エリアを有することである。
【００２６】
図１０は、本発明の第３および第４の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。図１０では、第１のデバイス２００ＣはＭＩＭキャパシタ２０５Ｃ、接点２１０Ｃ、および導電体１１５Ａを含む。ＭＩＭキャパシタ２０５Ｃの第１の電極は、コア導電体１９５を含む。第２のデバイス２００ＤはＭＩＭキャパシタ２０５Ｄ、接点２１０Ｄ、および導電体１１５Ｂを含む。ＭＩＭキャパシタ２０５Ｄの第２の電極は、導電ライナー１７５を含む。
【００２７】
図１０では、任意のリセスプロセスが行われて、コア導電体１８０および１９５を表面１８３下に窪ませる。これは、導電ライナー１７５とコア導電体１９５との間で短絡する危険性を低減する。一例では、リセスプロセスは、ＨＮＯ３、ＨＣｌ、Ｈ２ＳＯ４、ＨＦ、またはこれらの組み合わせを有するエッチング剤を使用したウェットエッチングである。第２の例では、図９の構造体の生成に使用されるＣＭＰプロセスが、ＭＩＭキャパシタ２０５Ｃおよび２０５Ｄの少なくともコア導電体１９５を凹ませるように調整される。凹ませは、大きな特徴部にわたっては直線状に研磨されず、光学凹面レンズおよび光学凸面レンズが画定されるのと同じ意味で凸面または凹面に湾曲するＣＭＰの現象である。一例では、窪みは上面１８３から約１ｎｍ〜約１００ｎｍ下である。
【００２８】
図１１〜図１４は、本発明の第５および第６の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。図１１〜図１４では、本発明の第５の実施形態によるＭＩＭキャパシタが領域１６０Ａに形成され、本発明の第６の実施形態によるＭＩＭキャパシタが領域１６０Ｂに形成される。図１１〜図１４は図６〜図９と同様であり、違いについてのみ以下において説明する。
【００２９】
図１１では、コア導電体１８０の最上部が、領域１６０Ａおよび１６０Ｂから除去される（図５参照）。一例では、ＨＮＯ３、ＨＣｌ、Ｈ２ＳＯ４、ＨＦ、またはこれらの組み合わせを有するエッチング剤を使用して、コア導電体がウェットエッチングされる。したがって、いくらかのコア導電体１９５は、領域１６０Ａおよび１６０Ｂにおいてライナー１７５に直接かつ物理的に接触した状態のまま残る。
【００３０】
図１２では、誘電体層１９０が、領域１６０Ａおよび１６０Ｂにおいて導電体１８０の残りの部分に接触している。
【００３１】
図１４では、第１のデバイス２２０ＡはＭＩＭキャパシタ２２５Ａ、接点２３０Ａ、および導電体１１５Ａを含む。ＭＩＭキャパシタ２２５Ａの第１の電極は、コア導電体１９５を含む。ＭＩＭキャパシタ２２５Ａの絶縁体は、誘電体層１９０を含む。ＭＩＭキャパシタ２２５Ａの第２の電極の第１の部分は、導電ライナー１７５を含む。残りの導電体１８０は、ＭＩＭキャパシタ２２５Ａの第２の電極の第２の部分を構成する。ＭＩＭキャパシタ２２５Ａの第２の電極との間の電気接続は、導電体１１５Ａを通るバイア接点２３０Ａである。
【００３２】
第２のデバイス２２０ＢはＭＩＭキャパシタ２２５Ｂ、接点２３０Ｂ、および導電体１１５Ｂを含む。ＭＩＭキャパシタ２２５Ｂの第２の電極の第１の部分は、導電ライナー１７５を含む。残りの導電体１８０は、ＭＩＭキャパシタ２２５Ｂの第２の電極の第２の部分を構成する。ＭＩＭキャパシタ２２５Ｂの絶縁体は、誘電体層１９０を含む。ＭＩＭキャパシタ２２５Ｂの第１の電極は、コア導電体１９５を含む。ＭＩＭキャパシタ２２５Ｂの第２の電極との間の電気接続は、導電体１１５Ｂを通るバイア接点２３０Ｂである。
【００３３】
接点２３０Ａおよび２３０Ｂは、集積チップの相互接続配線として誘電体層１４０に形成されるデュアルダマシン配線と同一であることに留意されたい。
【００３４】
図１５は、本発明の第７および第８の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。図１５では、第１のデバイス２２０ＣはＭＩＭキャパシタ、接点２３０Ｃ、および導電体１１５Ａを含む。ＭＩＭキャパシタ２２５Ｃの第１の電極は、コア導電体１９５を含む。ＭＩＭキャパシタ２２５Ｃの絶縁体は、誘電体層１９０を含む。ＭＩＭキャパシタ２２５Ｃの第２の電極の第１の部分は、導電ライナー１７５を含む。残りの導電体１８０は、ＭＩＭキャパシタ２２５Ｃの第２の電極の第２の部分を構成する。
【００３５】
第２のデバイス２２０ＤはＭＩＭキャパシタ２２５Ｂ、接点２３０Ｄ、および導電体１１５Ｂを含む。ＭＩＭキャパシタ２２５Ｄの第１の電極は、コア導電体１９５を含む。ＭＩＭキャパシタ２２５Ｄの絶縁体は、誘電体層１９０を含む。ＭＩＭキャパシタ２２５Ｄの第２の電極の第１の部分は、導電ライナー１７５を含む。残りの導電体１８０は、ＭＩＭキャパシタ２２５Ｄの第２の電極の第２の部分を構成する。ＭＩＭキャパシタ２２５Ｄの第２の電極との間の電気接続は、導電体１１５Ｂを通るバイア接点２３０Ｄである。
【００３６】
図１５では、任意のリセスプロセスが行われて、図１０を参照して上述したようにコア導電体１８０および１９５を表面１８３下に窪ませる。一例では、窪みは上面１８３から約１ｎｍ〜約１００ｎｍ下である。
【００３７】
図１６は、本発明の第１、第３、第５、および第７の実施形態によるＭＩＭキャパシタの上面図である。図１６では、導電体１１５Ａが接点２１０Ａ／２３０Ａの下に、そしてＭＩＭキャパシタ２０５Ａ／２２５Ａの下に完全に延び、ライナー１７５から形成されるキャパシタの第２の電極に電気接続を提供する。図１６では、太線の破線２３５Ａが導電体１１５Ａの代替形状を画定し、導電体１１５Ａが接触する必要があるのは導電ライナー１７５の一部だけであることを示している。
【００３８】
図１７は、本発明の第２、第４、第６、および第８によるＭＩＭキャパシタの上面図である。図１７では、導電体１１５Ａが接点２１０Ｂ／２３０Ｂの下、そしてＭＩＭキャパシタ２０５Ｂ／２２５Ｂの下に延び、ライナー１７５および導電体１８０を含むキャパシタの第２の電極に電気接続を提供する。図１７では、太線の破線２３５Bが、導電体１１５Ｂの代替形状を画定し、導電体１１５Ｂが接触する必要があるのは導電ライナー１７５の一部だけであることを示している。
【００３９】
図１７は、鋸歯状部２１５をバイアバー列として示しているが、鋸歯上部２１５を、列になった正方形バイア列、円形バイア列、正方形バイアアレイ、円形バイアアレイ、バイアバーアレイ、他の形状を有する他のバイア列またはバイアアレイ、およびこれらの組み合わせで置き換えてもよい。
【００４０】
したがって、本発明は、ＭＩＭを利用した集積回路製造の単純かつ安価な集積方式を提供する。
【００４１】
本発明の実施形態の説明を、本発明の理解のために上に提供した。本発明が本明細書において説明された特定の実施形態に限定されず、本発明の範囲から逸脱することなく当業者に明白になる各種の変更、配置換え、および置換が可能なことが理解されよう。したがって、添付の特許請求の範囲は、本発明の真の趣旨および範囲内にあるすべての変更および変形を包含することを意図する。
【図面の簡単な説明】
【００４２】
【図１】本発明の各種実施形態によるＭＩＭキャパシタデバイスを製造する共通ステップを示す断面図である。
【図２】本発明の各種実施形態によるＭＩＭキャパシタデバイスを製造する共通ステップを示す断面図である。
【図３】本発明の各種実施形態によるＭＩＭキャパシタデバイスを製造する共通ステップを示す断面図である。
【図４】本発明の各種実施形態によるＭＩＭキャパシタデバイスを製造する共通ステップを示す断面図である。
【図５】本発明の各種実施形態によるＭＩＭキャパシタデバイスを製造する共通ステップを示す断面図である。
【図６】本発明の第１および第２の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。
【図７】本発明の第１および第２の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。
【図８】本発明の第１および第２の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。
【図９】本発明の第１および第２の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。
【図１０】本発明の第３および第４の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。
【図１１】本発明の第５および第６の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。
【図１２】本発明の第５および第６の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。
【図１３】本発明の第５および第６の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。
【図１４】本発明の第５および第６の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。
【図１５】本発明の第７および第８の実施形態によるＭＩＭキャパシタデバイスを製造するステップを示す断面図である。
【図１６】本発明の第１、第３、第５、および第７の実施形態によるＭＥＭキャパシタの上面図である。
【図１７】本発明の第２、第４、第６、および第８の実施形態によるＭＩＭキャパシタの上面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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