(57)【要約】シフトレジスタ回路の夫々の段は入力セクション６０及び出力セクション６２を有する。夫々の段の入力セクションは、入力セクション６０の出力へ第１のクロック電力ライン電圧Ｐｎを結合する入力セクション駆動トランジスタＴｄｒｉｖｅと、駆動トランジスタＴｄｒｉｖｅの寄生容量の影響を補償する入力セクション補償コンデンサＣｉと、駆動トランジスタのゲートと入力セクションの出力との間に接続される第１の入力セクションブートストラップコンデンサＣ２とを有する。夫々の段の入力セクション６０は、ブートストラップ機能を制御するタイミング制御入力として、少なくとも１つ前の段の入力セクション６０の出力Ｒｎ−ｉを使用し、夫々の段の出力セクションは、出力負荷６４に対して出力信号を発生させるタイミング信号として複数の入力セクション６０の出力を受け取る回路を有する。この回路は必要なタイミング信号を供給するために１つの段を用い、段の間にタイミング信号のフィードバックを有する。この段は低出力負荷を有し、従って、サイズの小さい部品により実現され、タイミング信号は、部品特性の劣化がある場合でさえその波形を保つ。他の段は負荷を駆動し、出力信号はフィードバックタイミング信号として使用されない。従って、出力負荷は、他の段で使用されるタイミング制御信号を低下させない。
2008537626.tif 000002
【特許請求の範囲】
【請求項１】
複数の段を有し、夫々の段は入力セクション及び出力セクションを有し、夫々の段は信号を出力負荷へ供給するために用いられるシフトレジスタ回路であって、
夫々の段の入力セクションは、該入力セクションの出力へ第１のクロック電力ライン電圧を結合する入力セクション駆動トランジスタと、該入力セクション駆動トランジスタの寄生容量の影響を補償する入力セクション補償コンデンサと、前記駆動トランジスタのゲートと当該入力セクションの出力との間に接続される第１の入力セクションブートストラップコンデンサとを有し、
夫々の段の入力セクションは、ブートストラップ機能を制御するタイミング制御入力として、少なくとも１つ前の段の入力セクションの出力を使用し、
夫々の段の出力セクションは、前記出力負荷に対して出力信号を発生させるタイミング信号として複数の入力セクションの出力を受け取る回路を有する、シフトレジスタ回路。
【請求項２】
夫々の段の入力セクションは、
前の段の入力セクションの出力へ接続される第１の入力セクション入力と、
該第１の入力によって制御され、前記第１のブートストラップコンデンサを充電する入力セクション入力トランジスタとを更に有する、請求項１記載のシフトレジスタ回路。
【請求項３】
夫々の出力セクションの出力は、夫々の出力負荷を駆動するためにのみ使用される、請求項１又は２記載のシフトレジスタ回路。
【請求項４】
前記出力セクションは、
前記前の段の入力セクションの出力へ接続される第１の出力セクション入力と、
当該出力セクションの出力へ第１のクロック電力ライン電圧を結合する出力セクション駆動トランジスタと、
該出力セクション駆動トランジスタの寄生容量の影響を補償する出力補償コンデンサと、
前記駆動トランジスタのゲートと当該段の出力との間に接続される第１の出力セクションブートストラップコンデンサと、
前記第１の出力セクション入力によって制御され、前記第１のブートストラップコンデンサを充電する出力セクション入力トランジスタとを有する、請求項１乃至３のうちいずれか一項記載のシフトレジスタ回路。
【請求項５】
夫々の段の入力セクションは、当該段よりも２又はそれ以上前の入力セクション段の出力へ結合される部分を更に有し、
該部分は、前記入力セクション入力トランジスタのゲートと前記第１の入力セクション入力との間に接続される第２の入力セクションブートストラップコンデンサを有する、請求項１乃至４のうちいずれか一項記載のシフトレジスタ回路。
【請求項６】
夫々の段の出力セクションは、当該段よりも２又はそれ以上前の入力セクション段の出力へ結合される部分を更に有し、
該部分は、前記出力セクション入力トランジスタのゲートと前記第１の出力セクション入力との間に接続される第２の出力セクションブートストラップコンデンサを有する、請求項１乃至５のうちいずれか一項記載のシフトレジスタ回路。
【請求項７】
夫々の段の入力セクションは、次の段の入力セクションの出力へ接続される第２の入力セクション入力を更に有する、請求項１乃至６のうちいずれか一項記載のシフトレジスタ回路。
【請求項８】
前記第２の入力セクション入力は、前記入力セクション駆動トランジスタのゲートと低電力ラインとの間に接続されるリセットトランジスタのゲートへ接続される、請求項７記載のシフトレジスタ回路。
【請求項９】
夫々の段の入力セクション補償コンデンサは、前記入力セクション駆動トランジスタのゲートと、前記第１の電力ライン電圧と相補的にクロック制御される第２のクロック電力ライン電圧との間に接続される、請求項１乃至８のうちいずれか一項記載のシフトレジスタ回路。
【請求項１０】
前記部分は、前記第２の入力セクションブートストラップコンデンサにトランジスタ閾値電圧を蓄えるための回路素子を有する、請求項５記載のシフトレジスタ回路。
【請求項１１】
前記部分は、第２の入力セクション入力トランジスタと、減衰トランジスタとを更に有し、
前記第２の入力セクション入力トランジスタは、前記第１の入力セクション入力トランジスタのゲートへ、当該段よりも２又はそれ以上前の段の出力を供給し、
前記減衰トランジスタは、前記第２の入力セクションブートストラップコンデンサに並列に接続され、当該入力セクション減衰トランジスタの閾値電圧が到達されるまで、前記第２の入力セクションブートストラップコンデンサでの電圧を減衰させる、請求項５記載のシフトレジスタ回路。
【請求項１２】
前記入力セクション減衰トランジスタは、前記第１の入力セクション入力トランジスタと実質的に同じ寸法を有する、請求項１１記載のシフトレジスタ回路。
【請求項１３】
前記部分は、前記第１の入力セクション入力トランジスタのゲートへ当該段よりも２又はそれ以上前の段の出力を供給する第２の入力セクション入力トランジスタを更に有する、請求項５記載のシフトレジスタ回路。
【請求項１４】
前記第１の入力セクション入力トランジスタは、入力ラインと前記入力セクション駆動トランジスタのゲートとの間に接続され、
前記入力ラインは、前段の出力がハイである場合にハイであり、前記前段の入力セクションの出力がハイからローへの推移を有する少なくとも直後はハイである、請求項１３記載のシフトレジスタ回路。
【請求項１５】
前記入力ラインは、当該回路の動作の間は永久的にハイである、請求項１４記載のシフトレジスタ回路。
【請求項１６】
前記部分は、前記第１の入力セクション入力トランジスタのゲートと低電力ラインとの間に接続されるリセットトランジスタを更に有する、請求項１４又は１５記載のシフトレジスタ回路。
【請求項１７】
前記部分は、当該入力セクション段の出力へ接続されるゲートを有し、前記第２の入力セクションブートストラップコンデンサを放電するフィードバックリセットトランジスタを更に有する、請求項５又は１０乃至１６のうちいずれか一項記載のシフトレジスタ回路。
【請求項１８】
夫々の段の入力セクション及び出力セクションは同じ回路素子を有し、
前記入力セクションにおいて、他の入力セクション出力から得られる当該入力セクション入力はフィードバック経路として設けられ、
前記出力セクションにおいて、他の入力セクション出力から得られる当該出力セクション入力は、当該入力セクションと当該出力セクションとの間の直接経路として設けられる、請求項１乃至１７のうちいずれか一項記載のシフトレジスタ回路。
【請求項１９】
前記入力セクション及び前記出力セクションは共通のクロック信号を共有する、請求項１乃至１８のうちいずれか一項記載のシフトレジスタ回路。
【請求項２０】
前記入力セクション及び前記出力セクションは異なるクロック信号を有し、
前記出力セクションのクロック信号は、部分的な出力スキーマを実施するために使用される、請求項１乃至１７のうちいずれか一項記載のシフトレジスタ回路。
【請求項２１】
アモルファスシリコン技術により実施される、請求項１乃至２０のうちいずれか一項記載のシフトレジスタ回路。
【請求項２２】
アクティブマトリクス表示画素の配列と、
請求項１乃至２１のうちいずれか一項記載のシフトレジスタ回路を有する行ドライバ回路とを有する、アクティブマトリクスディスプレイ装置。
【請求項２３】
アクティブマトリクス液晶ディスプレイ装置を有する、請求項２２記載のアクティブマトリクスディスプレイ装置。
【請求項２４】
信号を出力負荷へ供給する複数段のシフトレジスタ回路の出力を発生させる方法であって、
前記シフトレジスタ回路の夫々の段に関して、
入力セクションの出力へ第１のクロック電力ライン電圧を結合するよう前記入力セクションを制御するステップと、
駆動トランジスタの寄生容量の影響を補償するステップと、
当該段よりも１又はそれ以上前の段の出力を用いて、入力トランジスタを介して前記駆動トランジスタのゲートを充電し、且つ、前記駆動トランジスタのゲート−ソース間電圧を蓄える第１のブートストラップコンデンサを充電するステップと、
前記出力負荷への出力信号を発生させるタイミング信号として前記入力セクションの出力を用いて出力セクションを制御するステップとを有する方法。
【請求項２５】
前記入力セクションを制御するステップは、
入力トランジスタのゲートを充電するよう当該段よりも２又はそれ以上前の段の出力を用い、第２のブートストラップコンデンサに前記ゲート−ソース間電圧を蓄えるステップと、
前記駆動トランジスタを介して当該段の出力へ第１のクロック電力供給ライン電圧を結合するステップとを有する、請求項２４記載の方法。
【請求項２６】
前記出力セクションを制御するステップは、
当該出力セクションの出力へ第２のクロック電力ライン電圧を結合するステップと、
駆動トランジスタの寄生容量の影響を補償するステップと、
当該段よりも１又はそれ以上前の段の出力を用いて、入力トランジスタを介して前記駆動トランジスタのゲートを充電し、且つ、前記駆動トランジスタのゲート−ソース間電圧を蓄える第１のブートストラップコンデンサを充電するステップとを有する、請求項２４又は２５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、アクティブマトリクスディスプレイ装置の表示画素へ行電圧を供給するための、シフトレジスタ回路に関する。
【背景技術】
【０００２】
アクティブマトリクスディスプレイ装置は、行及び列で配置され、少なくとも１つの薄膜駆動トランジスタ及び表示素子、例えば液晶セルを夫々有する画素の配列を有する。画素の夫々の行は行導体を共有し、行導体は、その行にある画素の薄膜トランジスタのゲートへ接続する。画素の夫々の列は列導体を共有し、列導体へは画素駆動信号が供給される。行導体での信号は、トランジスタがオン又はオフにされるかどうかを決定し、トランジスタが（行導体上の高電圧パルスによって）オンされる場合には、列導体からの信号は、液晶材料の領域へ伝わることを可能にされ、それによって、その材料の光伝達特性を変更する。
【０００３】
アクティブマトリクスディスプレイ装置のフレーム（フィールド）周期は、画素の行が短い時間期間でアドレス指定されることを要求し、これは、言い換えると、所望の電圧レベルへ液晶材料を充電又は放電するためにトランジスタ電流駆動機能に必要条件を課す。かかる電流必要条件を満たすために、薄膜トランジスタへ供給されるゲート電圧は、大きな電圧振幅により変動する必要がある。アモルファスシリコン駆動トランジスタの場合、この電圧振幅はおよそ３０ボルトである。
【０００４】
行導体での大きな電圧振幅に関する必要条件は、行ドライバ回路が高電圧部品を用いて実施されることを必要とする。
【０００５】
表示画素の配列の基板と同じ基板上に行ドライバ回路の構成要素を集積することに大きな関心が寄せられてきた。１つの可能性は、画素トランジスタに多結晶シリコンを用いることであり、これは、この技術が行ドライバ回路の高電圧回路素子により容易に適することによる。その場合、アモルファスシリコン技術を用いて表示画素を製造するコスト面の利点は失われる。
【０００６】
従って、アモルファスシリコン技術を用いて実施され得るドライバ回路を提供することに関心が寄せられている。アモルファスシリコントランジスタの低い移動度及び閾値電圧のストレスによる変化は、アモルファスシリコン技術を用いてドライバ回路を実施する際に深刻な困難を与える。
【０００７】
行ドライバ回路は、従来、シフトレジスタ回路として実施される。シフトレジスタ回路は、順に夫々の行導体に行電圧パルスを出力するよう動作する。
【０００８】
基本的に、シフトレジスタ回路の夫々の段は、クロック高電力ラインと行導体との間に接続される出力駆動トランジスタを有し、駆動トランジスタは、行アドレスパルスを発生させるようクロック高電力ラインへ行導体を結合するためにオンされる。行導体での電圧が（直列接続された駆動トランジスタに関わらず）電力ライン電圧に達することを確実にするために、出力トランジスタの浮遊容量を用いたブートストラップ効果を利用することが知られる。これは、ＵＳ６，０５２，４２６で論じられている。
【０００９】
この方法における駆動トランジスタの寄生容量の利用に伴う問題は、他の浮遊効果が存在することであり、これらは、同じくＵＳ６，０５２，４２６で論じられている。かかる問題に対する１つの解決法は、第１の更なるコンデンサを導入することによって浮遊容量の影響を相殺し、ブートストラップ動作のために設けられた第２の更なるコンデンサを導入することである。
【００１０】
このように更なるブートストラップコンデンサを用いるシフトレジスタ回路は、ＵＳ６，０５２，４２６及びＵＳ６，０６４，７１３で論じられている。
【特許文献１】ＵＳ６，０５２，４２６
【特許文献２】ＵＳ６，０６４，７１３
【発明の開示】
【発明が解決しようとする課題】
【００１１】
このような回路では、出力トランジスタのゲートは、入力トランジスタを介して前の行の行パルスによって充電される。結果として、出力トランジスタへ印加され得る最大ゲート電圧は、入力トランジスタの閾値電圧に依存する。特に、アモルファスシリコン技術を用いてシフトレジスタ回路を実施する場合には、これは、回路の性能における限定因子になりうる。これは、特に低温で問題である。なぜなら、その場合に、ＴＦＴの移動度はその最低値にあり、閾値電圧はその最高値にあるためである。
【００１２】
かかるブートストラップは、回路の性能を改善し、トランジスタ特性の変動に対する耐性を改善する。即ち、これは回路の寿命を延ばす。
【００１３】
かかる回路の実施は、ブートストラップ効果のタイミングを制御するよう、所与の行に対する制御信号として前の行からの出力を使用する。出力トランジスタの有限な出力インピーダンス及びマトリクス配列の容量性負荷は、出力パルスの丸め（ｒｏｕｎｄｉｎｇ）を引き起こす。このような出力パルスが他の行のドライバ回路に対する制御入力として使用される場合に、これは他の行へ影響を及ぼす。これは、ゲートドライバ回路の性能に制限を与える。
【課題を解決するための手段】
【００１４】
本発明に従って、複数の段を有し、夫々の段は入力セクション及び出力セクションを有し、夫々の段は信号を出力負荷へ供給するために用いられるシフトレジスタ回路であって、
夫々の段の入力セクションは、該入力セクションの出力へ第１のクロック電力ライン電圧を結合する入力セクション駆動トランジスタと、該入力セクション駆動トランジスタの寄生容量の影響を補償する入力セクション補償コンデンサと、前記駆動トランジスタのゲートと当該入力セクションの出力との間に接続される第１の入力セクションブートストラップコンデンサとを有し、
夫々の段の入力セクションは、ブートストラップ機能を制御するタイミング制御入力として、少なくとも１つ前の段の入力セクションの出力を使用し、
夫々の段の出力セクションは、前記出力負荷に対して出力信号を発生させるタイミング信号として複数の入力セクションの出力を受け取る回路を有する、シフトレジスタ回路が提供される。
【００１５】
この回路は、負荷を駆動するシフトレジスタ出力を発生させるために２つの段を使用する。１つの段は、必要とされるタイミング信号を供給し、その段から他の段へのタイミング信号のフィードバックを有する。この段は、低い出力負荷を有し、従って、サイズの小さい部品により実現され得、タイミング信号は、部品特性の低下が存在する場合でさえ、その波形を保つ。出力段は負荷を駆動し、出力信号はフィードバックタイミング信号としては使用されない。従って、出力負荷は、他の段で使用されるタイミング制御信号を低下させない。望ましくは、夫々の出力セクションの出力は、夫々の出力負荷を駆動するためにのみ使用される。
【００１６】
前記出力セクションは、また、
前記前の段の入力セクションの出力へ接続される第１の出力セクション入力と、
当該出力セクションの出力へ第１のクロック電力ライン電圧を結合する出力セクション駆動トランジスタと、
該出力セクション駆動トランジスタの寄生容量の影響を補償する出力補償コンデンサと、
前記駆動トランジスタのゲートと当該段の出力との間に接続される第１の出力セクションブートストラップコンデンサと、
前記第１の出力セクション入力によって制御され、前記第１のブートストラップコンデンサを充電する出力セクション入力トランジスタとを有しても良い。
【００１７】
このようにして、入力セクション及び出力セクションは、夫々、同じ設計を有し、フィードバックの使用に関してのみ異なる。
【００１８】
夫々の段の入力（及び出力）セクションは、当該段よりも２段前の入力セクション段の出力へ結合される部分を更に有しても良く、該部分は、前記入力トランジスタのゲートと前記第１の入力との間に接続される第２のブートストラップコンデンサを有する。
【００１９】
この回路配置は、２つのブートストラップコンデンサを使用する。１つは、全電力供給ライン電圧が出力へ結合され得ることを確実にするために用いられ、他は、前の段からの全行電圧がゲート充電ステップの間、駆動トランジスタへ入力トランジスタを介して結合されることを確実にするために用いられる。回路は、２つの予備充電動作周期、即ち、入力トランジスタのゲートが予め充電される第１の周期と、駆動トランジスタのゲートが予め充電される第２の周期とを有する。これは、閾値電圧のレベル又は変動に対する回路の感度を低くし、アモルファスシリコン技術を用いる実施を可能にする。
【００２０】
望ましくは、夫々の段は、次の段の出力へ接続される第２の入力を更に有し、該第２の入力は、前記駆動トランジスタのゲートと低電力ラインとの間に接続されるリセットトランジスタのゲートへ接続される。従って、回路は、２つの予備充電周期、即ち、出力周期及びリセット周期を有する。
【００２１】
望ましくは、夫々の段の補償コンデンサは、前記駆動トランジスタのゲートと、前記第１の電力ライン電圧と相補的にクロック制御される第２のクロック電力ライン電圧との間に接続される。これは、駆動トランジスタの寄生容量の影響を相殺するよう動作する。
【００２２】
１つの実施形態として、（当該段よりも２段前の入力セクション段の出力へ結合される）前記部分は、前記第２のブートストラップコンデンサにトランジスタ閾値電圧を蓄えるための回路素子を有する。
【００２３】
例えば、前記部分は、第２の入力トランジスタと、減衰トランジスタとを更に有しても良く、
前記第２の入力トランジスタは、前記第１の入力トランジスタのゲートへ、当該段よりも２段前の段の出力を供給し、
前記減衰トランジスタは、前記第２のブートストラップコンデンサに並列に接続され、当該減衰トランジスタの閾値電圧が到達されるまで、前記第２のブートストラップコンデンサでの電圧を減衰させる。
【００２４】
望ましくは、前記減衰トランジスタは、該減衰トランジスタ及び前記第１の入力トランジスタが同じ電圧ストレスを受けるように、前記第１の入力トランジスタのゲートへ接続されるゲートを有し、また、前記第１の入力トランジスタと同じ寸法を有しても良い。従って、前記減衰トランジスタは入力トランジスタのモデルとして使用され、前記減衰トランジスタの閾値電圧は入力トランジスタの閾値電圧を表すために使用される。
【００２５】
前記部分は、当該段の出力へ接続されるゲートを有し、前記第２のブートストラップコンデンサを放電するリセットトランジスタを更に有しても良い。
【００２６】
他の実施例として、前記部分は、前記第１の入力トランジスタのゲートへ当該段よりも２段前の段の出力を供給する第２の入力トランジスタを更に有する。これは、前記第２のブートストラップコンデンサへより高い電圧を供給することができる。
【００２７】
その場合に、前記第１の入力トランジスタは、入力ラインと前記駆動トランジスタのゲートとの間に接続されても良く、前記入力ラインは、前段の出力がハイである場合にハイであり、前記前段の入力セクションの出力がハイからローへの推移を有する少なくとも直後はハイである。
【００２８】
前記部分は、前記第１の入力トランジスタのゲートと低電力ラインとの間に接続される入力セクションリセットトランジスタを更に有しても良い。
【００２９】
本発明のシフトレジスタ回路は、特に、例えば、アクティブマトリクス液晶ディスプレイ装置など、アクティブマトリクスディスプレイ装置の行ドライバ回路での使用に適する。
【００３０】
本発明は、また、信号を出力負荷へ供給する複数段のシフトレジスタ回路の出力を発生させる方法であって、前記シフトレジスタ回路の夫々の段に関して、
入力セクションの出力へ第１のクロック電力ライン電圧を結合するよう前記入力セクションを制御するステップと、
駆動トランジスタの寄生容量の影響を補償するステップと、
当該段よりも１段前の段の出力を用いて、入力トランジスタを介して前記駆動トランジスタのゲートを充電し、且つ、前記駆動トランジスタのゲート−ソース間電圧を蓄える第１のブートストラップコンデンサを充電するステップと、
前記出力負荷への出力信号を発生させるタイミング信号として前記入力セクションの出力を用いて出力セクションを制御するステップとを有する方法を提供する。
【発明を実施するための最良の形態】
【００３１】
以下、添付の図面を参照して本発明の一例について記載する。
【００３２】
図１は、アモルファスシリコンアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）での使用に適した既知の高インピーダンスゲートドライバ回路を示す。示される回路は、複数段のシフトレジスタのうちのただ１つの段であり、夫々の段は、画素の１つの行へ行電圧を供給するために使用される。同様の回路は、ＵＳ６，０５２，４２６に記載されている。
【００３３】
回路は、クロック電力ラインＰｎと、その段によって制御される行導体Ｒｎとの間に結合される出力駆動トランジスタＴｄｒｉｖｅを有する。クロック電力ラインＰｎ（及び相補信号ｉｎｖＰｎ）は２相信号であり、クロック電力ラインＰｎの周期は、シフトレジスタ段の順次的な動作のタイミングを決定する。
【００３４】
前の行Ｒｎ−１での行パルスは、ダイオード接続入力トランジスタＴｉｎを介して出力トランジスタＴｄｒｉｖｅのゲートを充電するために使用される。
【００３５】
第１のコンデンサＣ１は、出力トランジスタＴｄｒｉｖｅのゲートと、クロック電力ラインＰｎに対する相補信号を伝達する制御ラインとの間に接続される。コンデンサＣ１の目的は、出力トランジスタＴｄｒｉｖｅの内部寄生容量の影響をオフセットすることである。
【００３６】
更なるブートストラップコンデンサＣ２は、出力トランジスタＴｄｒｉｖｅのゲートと行導体Ｒｎ（即ち、その段の出力）との間に設けられる。
【００３７】
段は、また、次の行Ｒｎ＋１での行パルスによっても制御される。この行パルスは、出力トランジスタＴｄｒｉｖｅのゲート電圧をプルダウンすることによってその段をオフするために使用される。次の行Ｒｎ＋１の行パルスは、次の行導体信号に結合される入力トランジスタＴｒ（ｎ＋１）を介して出力トランジスタＴｄｒｉｖｅのゲートへ供給される。
【００３８】
回路は、また、最初に回路に電力を供給する際に使用される２つのリセットトランジスタＴｒ−ｎ及びＴｒ−ｒを有する。
【００３９】
動作において、入力トランジスタＴｉｎは、前の行パルスの間、出力トランジスタＴｄｒｉｖｅのゲートを充電する。この前の行パルスの間、電力ラインＰｎはローであり、反転電力ラインｉｎｖＰｎはハイである。出力トランジスタＴｄｒｉｖｅは、この前の行パルスによってオンされるが、電力ラインＰｎがローであるため、その段の出力はローのままである。
【００４０】
この充電段階の間、ブートストラップコンデンサＣ２は、（入力トランジスタＴｉｎの閾値電圧を引いた）行電圧パルスへと充電される。
【００４１】
次のクロック周期の間、クロック信号Ｐｎはハイであり、この電圧増大は、出力トランジスタＴｄｒｉｖｅを介して行導体Ｒｎで出力電圧をプルアップする。ブートストラップコンデンサＣ２の効果は、クロック信号Ｐｎの全電圧レベルが行導体Ｒｎへ送られることを確実にするようゲート電圧を増大させることである。続いて、トランジスタＴｒ（ｎ＋１）は、次の行パルスの間、出力トランジスタＴｄｒｉｖｅのゲート電圧ノードをリセットする。
【００４２】
遊休状態で、第１の更なるコンデンサＣ１を介する反転電力ラインｉｎｖＰｎの結合は、出力トランジスタＴｄｒｉｖｅがＰｎからパルスを受け取る場合に、出力トランジスタＴｄｒｉｖｅのゲートがオンすることを妨げるよう設計される。
【００４３】
上述されるような回路の動作は、当該技術において通常の知識を有するものには知られていることである。
【００４４】
上述されたように、図１の回路の動作の１つの制約は、前の行パルスのタイミングの間の出力トランジスタＴｄｒｉｖｅのゲートの充電が、入力トランジスタＴｉｎの閾値電圧に依存する点である。アモルファスシリコントランジスタに関して、この閾値電圧は重要であり、更に、温度及び時間と共に著しく変化しうる。
【００４５】
本願は、その段の２段前の段の出力へ結合される更なる入力セクションを提供している（しかし、まだ公開されていない。）。この入力セクションは、入力トランジスタのゲートと第１の入力との間に接続される第２のブートストラップコンデンサを有し、駆動トランジスタのゲートの充電の際に入力トランジスタの閾値電圧の影響を相殺するよう動作する。
【００４６】
図２は、本願によって提案されるシフトレジスタ回路の１つの段を示す。
【００４７】
回路は、第２のブートストラップコンデンサＣ３にＴＦＴ閾値電圧をサンプリングするために使用される予備充電回路１０を有する。その場合に、これは、入力ＴＦＴＴｉｎ１をブートするために使用され、結果として、入力トランジスタの閾値電圧に関わらず駆動トランジスタＴｄｒｉｖｅのゲート電圧の良好な充電が得られる。次いで、行回路は、入力ＴＦＴＴｉｎ１がドリフトしないように、Ｃ３での充電をリセットする。図２の回路の他の部分は図１と同じであり、これらの構成要素に関する記載は繰り返さない。
【００４８】
予備充電回路１０は、示される段よりも２段前の段の出力Ｒｎ−２へ接続される入力を有する。この出力Ｒｎ−２は、第１の入力トランジスタＴｉｎ１のゲートへ第２の入力トランジスタＴｉｎ２を介して結合される。
【００４９】
第２のブートストラップコンデンサＣ３は、第１の入力トランジスタＴｉｎ１のゲートと前の段の出力Ｒｎ−１との間に接続される。
【００５０】
減衰トランジスタＴｄｅｃａｙは、第２のブートストラップコンデンサＣ３と並列に接続され、ダイオード接続される。減衰トランジスタＴｄｅｃａｙのゲートは、第１の入力トランジスタＴｉｎ１のゲートへ接続され、従って、それらは同じ電圧ストレスを受ける。望ましくは、減衰トランジスタＴｄｅｃａｙは、また、第１の入力トランジスタＴｉｎ１と実質的に同じ寸法を有する。
【００５１】
予備充電セクション１０は、その段の出力Ｒｎへ接続されるゲートを有し、第２のブートストラップコンデンサＣ３を放電するリセットトランジスタＴｒ（ｎ）を有する。
【００５２】
動作において、現在の行よりも２つ前の行Ｒｎ−２の行パルスは、第１の入力トランジスタＴｉｎ１のゲート及び第２のブートストラップコンデンサＣ３を第２の入力トンジスタＴｉｎ２を介して充電するために使用される。この充電は、減衰トランジスタＴｄｅｃａｙを介する充電の減衰によって制限される。
【００５３】
行ｎ−２がローになる場合に、減衰トランジスタＴｄｅｃａｙは、第２のブートストラップコンデンサＣ３の両端の電圧をおおよそＴＦＴ閾値電圧まで減衰させる。減衰トランジスタＴｄｅｃａｙ及び第１の入力トランジスタＴｉｎ１は、常に同じゲートバイアスを受ける。従って、如何なる閾値電圧ドリフトが発生する場合でさえも、それらは同じ閾値電圧を示しうる。
【００５４】
行ｎ−１がハイになる場合に、第１の入力トランジスタＴｉｎ１のゲートは、第２のブートストラップコンデンサＣ３によってブートされ、結果として、駆動トランジスタＴｄｅｃａｙのゲートの良好な充電が得られる。
【００５５】
行ｎ−１がローになる場合に、充電は、それが閾値に近い場合には、Ｔｉｎ１を介して除去されない。代わりに、行ｎがハイになると、放電トランジスタＴｒ（ｎ）は第２のブートストラップコンデンサＣ３の両端の電圧を放電して、第１の入力トランジスタＴｉｎ１を完全にオフする。
【００５６】
次いで、回路動作は、図１の既知の回路と同様に続く。
【００５７】
リセットトランジスタＴｒ（ｎ）は、その下側が（示されるような）低電圧ラインＶｏｆｆへ接続されるよう配置され得、あるいは、それは、前の段ｎ−１へ接続され得る。
【００５８】
図２の回路は、少数の制御ラインが有効である。１つの欠点は、回路内の容量を充電するために必要とされる電流が、他の段からの行出力から引き込まれる点であり、これは性能を制限する。
【００５９】
図２の回路に対する変形が図３に示される。図３で、入力トランジスタＴｉｎ１及びＴｉｎ２は、両方とも、夫々のコンデンサへ直流電圧Ｖｈｉｇｈを結合する。更なるリセットトランジスタは、入力セクション１０において示される。直流高電圧の結合は、ボトムゲートトランジスタ技術より更に容易に達成される。この設計は、充電電流が直流電源から引き込まれる場合に、前の行での負荷を低減する。これは、改善された回路性能を与える。
【００６０】
図３の回路の更なる利点は、回路が、遊休動作モードを提供するよう制御される得ることである。遊休状態で、回路は、行パルスが行導体の他端へ接続される異なる行ドライバ回路によって制御され得るように、行へ高いインピーダンスを与える。例えば、２つの異なった動作モード（ディスプレイがいずれか一方の改良を使用することを可能にする異なった方向での駆動又は異なる電力）を提供するよう、ディスプレイの対辺に２つの行ドライバ回路を設けることが知られており、遊休モードはこの場合に必要とされる。
【００６１】
遊休モードは、ＶｈｉｇｈをＶｏｆｆへ変更して、Ｐｎ及び反転パルスを印加することによって、図３の回路へ適用され得る。
【００６２】
図４は、図２の回路のタイミング動作原理を図解的に説明するために用いられ、同じ原則が図３にも当てはまる。プロットは、クロック電力供給ラインと、第１の入力トランジスタＴｉｎ１でのゲート電圧と、駆動トランジスタＴｄｒｉｖｅのゲート電圧と、出力Ｒｎとを示す。
【００６３】
２つ前の段のタイミングｎ−２の間、第２のブートストラップコンデンサＣ３は予め充電される。この相の終わりに、コンデンサが閾値電圧を蓄えるまで電圧の降下が存在する。第２のブートストラップコンデンサＣ３における電圧のこのような減衰は、入力トランジスタＴｉｎ１への出力パルスｎ−１の印加の間続き、行ｎ−１の出力パルスの終了によって、第２のブートストラップコンデンサＣ３の両端の電圧は、閾値電圧へと減衰しうる。従って、閾値補償は入力トランジスタにとって有効である。更に、全行電圧は、第１のブートストラップコンデンサＣ２を充電するために使用される。
【００６４】
段ｎ−１の間、段ｎ−１の出力は、第１の入力トランジスタＴｉｎ１を駆動するゲート電圧を得るよう第２のブートストラップコンデンサＣ３の電圧へ容量的に加えられる。
【００６５】
段ｎ−１の間、第１のブートストラップコンデンサＣ２は、また、駆動トランジスタＴｄｒｉｖｅのゲートに関するプロットから明らかなように、充電される。
【００６６】
段ｎの間、クロック電力供給ライン電圧Ｐｎは、駆動トランジスタＴｄｒｉｖｅのゲート電圧を得るよう第１のブートストラップコンデンサＣ２の電圧へ加えられる。
【００６７】
周期ｎの開始は、Ｒｎによって制御されるリセットトランジスタＴｒ（ｎ）を介して第２のブートストラップコンデンサＣ３を放電するために使用される。
【００６８】
本発明の回路は、特に、アクティブマトリクス液晶ディスプレイの行ドライバ回路での使用に適する。
【００６９】
図２に示される回路は、入力ＴＦＴ（Ｔｉｎ）の閾値電圧を補正するために特別の入力段を使用する。
【００７０】
図４のタイミング図は２相クロックを使用する。実際は、図３の回路の実施は、３相クロックを使用しうる。言い換えると、Ｐｎ−２及びＰｎの値は、もはや同じではない。３相クロックの一例は、以下で記載される図７に示される。図３での直流電圧の使用は、Ｒｎ−２行パルスの間にＣ３及びＣ２が両方とも充電することを妨げるために３つの位相制御信号を必要とする。
【００７１】
代替のアプローチは、入力段が、その閾値電圧によるＴｉｎの実効ゲート駆動電圧の上昇に制限されず、より一層多くの量によって駆動電圧を高めることができるように、入力段を適合させることである。これは、回路容量ノードの充電を更に改善し、従って、動作を改善する。
【００７２】
図５は、本願によって提案されるシフトレジスタ回路の他の例の１つの段を示す。
【００７３】
回路は、入力セクション１０を別として、図２の回路と同じであり、重複する回路部品の記載は与えられない。
【００７４】
入力セクション１０は、先と同じく、第２の入力トランジスタＴｉｎ２を有し、第２の入力トランジスタＴｉｎ２は、第１の入力トランジスタＴｉｎ１のゲートへ、その段の２段前の段の出力Ｒｎ−２に基づくタイミングを有して信号を供給する。図５の回路で、２段前の出力Ｒｎ−２はタイミングを制御するが、異なる電圧波形は、第２の入力トランジスタＴｉｎ２のドレインへ印加され、これは、Ｌｎ−２として示される。これは、第２の入力ラインと呼ばれる。
【００７５】
同様に、第１の入力トランジスタＴｉｎ１は、第１の入力ラインＬｎ−１と駆動トランジスタＴｄｒｉｖｅのゲートとの間に接続される。入力ラインＬｎ−１は、前の段の出力がハイである場合にハイであり、従って、その動作は図２と同様である。しかし、以下で説明される理由のために、入力Ｌｎ−１は、また、前の段の出力がハイからローへの推移を有した直後にもハイである。
【００７６】
第１及び第２の入力ラインＬｎ−１、Ｌｎ−２は、クロック信号であっても良いが、それらは、互いの遅延された形態を取ることも可能であり、従って、入力クロックＰｎの夫々の位相に関して１つの更なるクロック信号しか事実上存在しない。代替的に、直流電圧が使用されても良い。
【００７７】
図２の回路と同様に、第２のブートストラップコンデンサＣ３は、前の段の出力Ｒｎ−１と第１の入力トランジスタＴｉｎ１のゲートとの間に接続され、この第２のブートストラップコンデンサＣ３は、２つ前の段の出力に基づくタイミングにより充電される。しかし、減衰トランジスタは存在せず、従って、第２のブートストラップコンデンサＣ３での充電は、閾値電圧に制限されず、代わりに、入力Ｌｎ−２からＴｉｎ２の閾値電圧を引いた電圧に基づいて選択され得る。
【００７８】
（随意的な）入力セクションリセットトランジスタＴｒ２は、第１の入力トランジスタＴｉｎ１のゲートと低電力ラインＶｏｆｆとの間に接続される。これは、ドライバのリセット用である。
【００７９】
第１の入力トランジスタＴｉｎ１のゲートは、コンデンサＣ４を介して第１の入力ラインＬｎ−１の逆相であるクロック信号ＩｎｖＬｎ−１へ接続され得る。これは、Ｔｉｎ１の寄生ゲート−ドレイン容量を介して結合して、Ｔｉｎ１をオンするＬｎ−１の立ち上がりを防ぐためである。コンデンサＣ４は、この効果を相殺する信号を相補的に結合する。Ｃ４の値は、Ｃ１と駆動トランジスタＴｄｒｉｖｅとの間と同じ比例を有してＴｉｎ１の容量に比例するよう然るべく選択される。
【００８０】
図５の実施例で、入力セクションフィードバックリセットトランジスタＴｒ（ｎ）は、第１の入力トランジスタＴｉｎ１のゲートと前の段の出力Ｒｎ−１との間に接続され、先と同じく、その段の出力Ｒｎへ接続されるゲートを有し、第２のブートストラップコンデンサＣ３を放電する。
【００８１】
図５の回路の動作において、２つ前の段の出力Ｒｎ−２の高いパルスは、先と同じく、第２の入力トランジスタＴｉｎ２を介して第２のブートストラップコンデンサＣ３を充電する。第２の入力ラインＬｎ−２は、この時間の間ハイである。充電を制限する減衰トランジスタは存在しない。従って、Ｃ３を閾値電圧へ充電する代わりに、それは、第２の入力トランジスタＴｉｎ２の閾値電圧を引いた第２の入力ラインＬｎ−２の電圧へ充電しても良い。この第２の入力ラインＬｎ−２は、通常は行電圧を伝送しうるが、タイミングは、以下で説明されるように同じではない。
【００８２】
前の段の出力Ｒｎ−１がハイになり、第１の入力ラインＬｎ−１もハイである場合に、第１の入力トランジスタＴｉｎ１のゲートは、第２のブートストラップコンデンサＣ３によってブートされ、結果として、駆動トランジスタＴｄｒｉｖｅのゲートの極めて良好な充電が得られる。
【００８３】
出力Ｒｎ−１がローになる場合に、充電は、Ｌｎ−１が、Ｃ３が放電された後までハイのままであるよう配置されるので、Ｔｉｎ１を介して第１のブートストラップコンデンサＣ２から除去されない。これは、たとえ電圧レベルが同じであり得るとしても、出力Ｒｎ−１のタイミングとは異なるタイミングが第１の入力Ｌｎ−１に必要とされる理由である。行Ｎがハイになると直ぐに、フィードバックリセットトランジスタＴｒ（ｎ）は、図２の実施例と同じように、Ｃ３の両端の電圧を放電して、Ｔｉｎ１を完全にオフする。
【００８４】
回路動作は、上記と同じ方法で続く。
【００８５】
図５の回路は、図２と同じ数のＴＦＴを有するが、幾つかの余分のクロックラインが必要とされる。しかし、第１の入力トランジスタＴｉｎ１のブートストラップは、はるかに良い。
【００８６】
ＴＦＴ技術が十分に良好なスイッチング特性を有するならば、行の高電圧に等しい直流電圧は、クロック信号Ｌｎに取って代わっても良い。
【００８７】
この場合に、コンデンサＣ４及び反転クロックＬｎは必要とされず、回路性能は、より一層改善される。
【００８８】
図５の回路は、内在的な容量ノードが、前の行よりむしろクロックラインＬｎからそれらの充電電流を引き込むという、上述された同じ更なる利点を有する。これは、夫々の出力ＴＦＴによって駆動される必要がある負荷を低減する。
【００８９】
回路は、また、適切な信号を印加することによって、行ドライバは遊休状態のままであっても良く、一方、他の行ドライバは異なるパルス列によりディスプレイを駆動するという利点を有する。上述されたように、これは、例えば、順方向又は逆方向で走査することができるディスプレイを提供するために使用され得る。
【００９０】
図６は図５の回路に対する変形を示す。図６で、直流電圧は、先と同じく、タイミング信号Ｌｎの代わりに使用される。これは、やはり、ボトムゲート技術にとって最も適切である。これは、クロックカウントを低減し、容量Ｃ４の必要性を回避する。回路は、図３を参照して説明されるのと同じ方法で遊休状態とされ得る。
【００９１】
図７は、図５の回路に関するクロックタイミング図を示し、３本の連続する行の電力ラインの信号とともに、３本の連続する行の入力ラインＬの信号を示す。
【００９２】
示されるように、入力ラインＬのパルスは、行アドレス期間よりも長い存続期間を有し、この存続期間は、一例として６０μｓと示される。クロック電力ラインパルスは、より短く、一例として４０μｓと示される。
【００９３】
タイミング図に示される信号は反復パルスを有し、従って、３つの異なる電力Ｐ及び入力ラインＬの波形並びにそれらの補完しか、全配列をアドレスするために必要とされない。
【００９４】
上述された回路は、トランジスタ特性の低下に対する改善された耐性を提供する。
【００９５】
上述された回路の性能に対する１つの制限は、行パルス波形の丸め（ｒｏｕｎｄｉｎｇ）に起因する。かかる行パルスは、シフトレジスタ回路の他の段に関して制御トランジスタのターンオンを制御する。行パルスは、その段の出力パルスであって、出力トランジスタの有限な出力インピーダンス及びその段によって駆動される画素行の容量性負荷の結果として丸められる。パルスのこのような丸めは、トランジスタに対するゲート制御信号としてかかる信号を使用する他の段でのノードの充電を低下させ、ドライバ回路の性能を制限する。
【００９６】
本発明は、補償コンデンサが駆動トランジスタの寄生容量の影響を補償するために使用され、ブートストラップコンデンサが前出の例のように使用されるところのシフトレジスタ回路に関する。少なくとも１つ前の段の出力は、ブートストラップ機能を制御するためのタイミング制御入力として使用される。この機能は、入力セクションにおいて提供される。更に、夫々の段は、出力負荷に対する出力信号を発生させるためのタイミング信号として複数の入力セクションの出力を受け取る出力セクションを有する。
【００９７】
この配置は、回路機能を２つの部分に分ける。入力セクションは、正確なタイミングを有する異なったパルス列を得るために使用されるが、直接的に出力負荷を駆動するためには使用されない。結果として、出力でのパルス波形は、トランジスタがより低い負荷を受ける場合に、トランジスタ特性のエージングに対する更なる耐性を有する。出力段は、出力負荷（例えば、画素の行。）を駆動するが、かかる出力はフィードバックとして必要とされない。従って、このような信号の波形における如何なる損失も、回路の他の段において制御信号に直接的には影響を及ぼさない。
【００９８】
図８は、本発明の回路の第１の例を示す。
【００９９】
回路の夫々の段は、２つの部分、即ち、入力セクション６０及び出力セクション６２として配置される。
【０１００】
入力セクション６０は、上述されたようなまさに同じ方法で、必要とされる行パルスを得る。一方、夫々の回路は、タイミングを制御するよう他の回路の１又はそれ以上からのフィードバックを使用する。一例として、入力セクションは図５に示される回路に基づいても良く、入力セクション６０の回路素子は図５で概説される。
【０１０１】
入力セクション６０はフィードバック経路として出力を使用し、図８は、夫々の入力セクションが、後に続く回路へその出力を供給することを図解的に示す。言い換えると、出力Ｒｎを供給する回路は、入力としてＲｎ−１を使用する。図５の回路は、２つの先行出力（Ｒｎ−１及びＲｎ−２）並びに次の段の出力（Ｒｎ−１）を使用するが、これは、図面を複雑にしないよう図８には示されない。
【０１０２】
本発明は、図１の既知の回路を含め、上述された回路のいずれにも適用され得る。図１の回路は、タイミング制御信号として、前の出力信号しか使用しない。
【０１０３】
出力セクション６２で使用される部品は、また、出力セクションも図５の回路において表される場合について、図５で概説されるよう示される。出力セクションは、フィードバック経路を提供しない。代わりに、タイミング制御信号は、入力セクションからの直接接続として供給される。
【０１０４】
出力セクションの出力は、夫々、夫々の負荷６４を駆動する。負荷６４も、図５で概説されるよう示される。
【０１０５】
従って、基本的に、本発明の回路は、２つの接続される行ドライバを有する。入力セクション行ドライバは、出力セクション行ドライバへ及び、入力セクション行ドライバへはフィードバック信号として、直接信号を供給し、一方、出力セクション行ドライバは、出力信号のみを供給する。
【０１０６】
このようにして、入力セクションは、より軽い負荷をかけられ、従って、より理想的な入力信号を供給することができる。出力セクション行ドライバへの負荷は、回路性能へほとんど影響を及ぼさない。
【０１０７】
この設計は、回路が全体として更なるトランジスタ劣化に耐えることを可能にする。回路は、例えば、許容され得る閾値電圧ドリフトを２倍にすることができ、言い換えると、これは、行ドライバを使用するディスプレイの寿命を約１０倍延ばすことができる。
【０１０８】
設計パラメータを変更することによって、これらの利得は、更に高い電源能力及び／又は増大した動作周波数に換えられる。その場合に、これは、アモルファスシリコン技術が、大面積ディスプレイパネルの行ドライバ回路のために使用されることを可能にする。
【０１０９】
全く同じ２つの行ドライバは、同じクロック信号を共有することができる。これは、アーキテクチャが基本設計ほど多くの入力信号を必要としないことを意味する。
【０１１０】
当然、回路面積は、従来設計に比べて大きくなるが、クロックラインが２つの部分の間で共有され得るので、２倍ではない。更に、行ドライバの２つの部分は、サイズが同じである必要はない。入力セクションにある全てのデバイスは、最初に、何倍か（例えば、２〜１０倍）で縮小されても良い。これは、入力セクションでの負荷が配列負荷よりもずっと小さいためである。
【０１１１】
これは、特に、ブートストラップコンデンサ及び補償コンデンサの充電が、他の入力セクションからの出力を用いるよりもむしろ、直流電圧ラインから影響を及ぼされる場合である。その場合に、入力セクションは、デバイス寸法が著しく縮小される場合でさえ、ほぼ理想的な波形を供給することができる。２つの行ドライバセクションは、回路内で正確に同一である必要はない。２つの回路は、回路全体の面積が最小限とされるように、同じクロック信号を共有することが望ましい。しかし、回路は、入力及び出力セクションとして先に与えられた回路例のうちのいずれか２つを結合しても良い。
【０１１２】
上述されるように、２つの回路セクションでの同一クロックの使用が望ましい。しかし、入力セクション及び出力セクションに対する異なったクロックの使用は、更なる機能を与える機会を提供する。
【０１１３】
具体的に、入力セクションは、全ての行に対してシフトレジスタ出力を供給するよう、上述されたようにクロック制御され得る。これにより、入力セクションに対する出力負荷が低減され、その寸法が縮小された結果、消費される電力は比較的低いものとなる。次いで、出力セクションは、低電力部分表示機能を提供するようにクロック制御され得る。
【０１１４】
このような駆動スキーマの利点の一例は、携帯機器の低電力スタンバイモードに使用される。スタンバイモードにある携帯電話は、例えば電池レベルインジケータ及び信号強度メータのような、携帯電話がオンされているが、使用されていない場合に必要とされる限られた情報の表示のために、使用されるべき表示面積の限られた部分しか必要としない。
【０１１５】
異なったクロックの更なる可能な利点は、入力段に使用されるよりも短い存続期間のクロックパルスを出力段に使用することによって得られる。これは、大面積ディスプレイパネルで使用され得る。大面積ディスプレイパネルで、ドライバは、一方の側（例えば、左。）で奇数本のラインに分けられ、対向する側で偶数本のラインに分けられる。これは、入力セクションが出力セクションと比べて半分のライン比で動作する（ライン時間を２倍にする）ことを可能にし、大型パネルの性能を改善するために使用され得る。
【０１１６】
図９は、アクティブマトリクス液晶ディスプレイのための従来の画素構造を示す。ディスプレイは、行及び列において画素の配列として配置される。画素の夫々の行は共通の行導体７１を共有し、画素の夫々の列は共通の列導体７２を共有する。夫々の画素は、列導体７２と共通電極７７との間に直列に配置された薄膜トランジスタ７４及び液晶セル７６を有する。トランジスタ７４は、上述されたように、行導体７１に供給される信号によってオン及びオフを切り換えられる。夫々の画素は、次の行電極へ、前の行電極へ、あるいは別のコンデンサ電極へ１つの端部７９で接続される蓄積コンデンサ７８を更に有する。このコンデンサ７８は、トランジスタ７４がオフされた後に、信号が液晶セル７６の両端に保持されるように、駆動電圧を蓄える。
【０１１７】
必要とされるグレーレベルを得るよう所望電圧へと液晶セル７６を駆動するために、適切な信号が、行導体７１上の行アドレスパルスと同期して列導体７２で供給される。この行アドレスパルスは、薄膜トランジスタ７４をオンして、列導体７２が所望電圧へ液晶セル７６を充電し、更に、同じ電圧へ蓄積コンデンサ７８を充電することを可能にする。行アドレスパルスの終わりに、トランジスタ７４はオフされ、蓄積コンデンサ７８は、他の行がアドレス指定されている場合に、セル７６の両端の電圧を保持する。蓄積コンデンサ７８は、液晶漏れの影響を低減し、液晶セル容量の電圧依存性によって引き起こされる画素容量の百分率変化を低減する。
【０１１８】
行は、全ての行が１つのフレーム周期でアドレス指定され、続くフレーム周期でリフレッシュされるように、順次にアドレス指定される。
【０１１９】
図１０に示されるように、表示画素の配列８４へは、行アドレス信号が行ドライバ回路８０によって供給され、画素駆動信号が列アドレス回路８２によって供給される。本発明の回路は、行ドライバ回路での使用に適し、アモルファスシリコン技術を用いて製造される。その場合、回路素子は、アクティブマトリクスディスプレイ基板上に集積され得る。
【０１２０】
本発明の回路は、低温でのより一層良好な動作と、より幅広いプロセスマージンとをもたらす。その場合、これは、より小さな構成要素が所与の用途のために使用されることを可能にするために使用され得、（全て小さい）含まれる余分のＴＦＴにも関わらず、より低い電力及びより小さな回路設計をもたらす。
【０１２１】
前出の例で、次の段によって制御されるリセットトランジスタＴｒ（ｎ＋１）は、駆動トランジスタのゲートと低電力ラインとの間に接続される。それは、代わりに、駆動トランジスタのゲートと行出力との間に、即ち、第１のブートストラップコンデンサＣ２の両端に接続されても良い。更に、このリセットトランジスタは、例えば、段ｎ＋２、ｎ＋３など（ｎ＋（クロック相の数）−１以下。）、異なる出力段の出力へ接続され得る。
【０１２２】
前出の例から明らかであるように、入力セクションのリセットトランジスタＴｒ（ｎ）は、第１の入力トランジスタＴｉｎ１のゲートと低電力ラインＶｏｆｆとの間に、又は、第１の入力トランジスタＴｉｎ１のゲートと前の行出力ｎ−１との間に、即ち、第２のブートストラップコンデンサＣ２の両端に接続され得る。かかる２つの可能性は、示される両方の例にとって可能である。このリセットトランジスタのゲートは、また、例えば、ｎ＋１、ｎ＋２など、異なる出力段の出力へ接続され得る。回路は、また、全くリセットトランジスタを有さずに機能することができる。
【０１２３】
図５の例で、第２の入力トランジスタＴｉｎ２は、図２の例と同様にダイオード接続されて、Ｌｎ−２への接続を除くことができる。従って、図５の実施例は、第２の入力ラインＬｎ−２への接続を必要としない。Ｌｎ−２への接続は、遊休状態のままであるよう回路の機能を提供し、一方、ディスプレイは、上述されたように、異なる状態で駆動される。
【０１２４】
前出の詳細な例は、制御信号として２つ前の段からの出力を使用する。しかし、２重予備充電効果は、更に前の段からの出力を用いて達成され得る。例えば、前出の例のようにＲｎ−１及びＲｎ−２を用いる代わりに、回路は、Ｒｎ−２及びＲｎ−４を用いるよう設計されても良い。これは、ゲートドライバが、夫々が配列の異なる側にある奇数及び偶数半に分けられる場合に望ましい。この例は、また、示される例で前の段の出力によって制御されるゲート充電が、実際には更に前の段によっても制御されることを示す。
【０１２５】
上述されるように、本発明は、特に、アモルファスシリコントランジスタを用いる実施に適し、このため、示される回路はｎ形トランジスタを使用する。しかし、本発明は、また、例えば、（しばしばｐ形デバイスとして実施される）有機薄膜トランジスタ又は（ＰＭＯＳデバイスとして実施され得る）低温ポリシリコンなど、他の回路技術に適用可能である。本発明の回路は、動作原理への変更を伴わずにｐ形トランジスタ用いて実施可能であり、これは、当該技術において通常の知識を有する者（所謂、当業者。）によってよく理解されるであろう。本発明は、如何なる特定の技術形式にも限定されるよう意図されない。
【０１２６】
従って、詳細に記載された特定の回路への多数の変形が存在することは明らかであり、多数の他の変更は当業者には明らかであろう。
【図面の簡単な説明】
【０１２７】
【図１】既知のシフトレジスタ回路を示す。
【図２】本願によって提案されるシフトレジスタ回路の第１の例を示す。
【図３】図２の回路に対する変形を示す。
【図４】図２の回路の動作のタイミングを示す。
【図５】本願によって提案されるシフトレジスタ回路の第２の例を示す。
【図６】図５の回路に対する変形を示す。
【図７】図５の回路の動作のタイミングを示す。
【図８】本発明のシフトレジスタ回路を示す。
【図９】アクティブマトリクス液晶ディスプレイに関して既知の画素構造の一例を示す。
【図１０】本発明の回路が使用され得る行及び列ドライバ回路を含むディスプレイ装置を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成19年10月10日(2007.10.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
複数の段を有し、夫々の段は入力セクション及び出力セクションを有し、夫々の段は信号を出力負荷へ供給するために用いられるシフトレジスタ回路であって、
夫々の段の入力セクションは、該入力セクションの出力へ第１のクロック電力ライン電圧を結合する入力セクション駆動トランジスタと、該入力セクション駆動トランジスタの寄生容量の影響を補償する入力セクション補償コンデンサと、前記駆動トランジスタのゲートと当該入力セクションの出力との間に接続される第１の入力セクションブートストラップコンデンサとを有し、
夫々の段の入力セクションは、ブートストラップ機能を制御するタイミング制御入力として、少なくとも１つ前の段の入力セクションの出力を使用し、
夫々の段の出力セクションは、前記出力負荷に対して出力信号を発生させるタイミング信号として複数の入力セクションの出力を受け取る回路を有し、
夫々の出力セクションによって発生する前記出力信号は、他の入力又は出力セクションへ供給されず、フィードバックタイミング信号として使用されない、シフトレジスタ回路。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２４
【補正方法】変更
【補正の内容】
【請求項２４】
信号を出力負荷へ供給する複数段のシフトレジスタ回路の出力を発生させる方法であって、
前記シフトレジスタ回路の夫々の段に関して、
入力セクションの出力へ第１のクロック電力ライン電圧を結合するよう前記入力セクションを制御するステップと、
駆動トランジスタの寄生容量の影響を補償するステップと、
当該段よりも１又はそれ以上前の段の出力を用いて、入力トランジスタを介して前記駆動トランジスタのゲートを充電し、且つ、前記駆動トランジスタのゲート−ソース間電圧を蓄える第１のブートストラップコンデンサを充電するステップと、
前記出力負荷への出力信号を発生させるタイミング信号として前記入力セクションの出力を用いて出力セクションを制御するステップとを有し、
夫々の出力セクションによって発生する前記出力信号は、他の入力又は出力セクションへ供給されず、フィードバックタイミング信号として使用されない、方法。
【国際調査報告】
2008537626.tif 000013
2008537626.tif 000014