(57)【要約】  不揮発性メモリセルが記載され、このメモリセルは、半導体ダイオード（３０）を含む。ダイオードを構成する半導体材料は、底部導体（６）と頂部導体（２２）との間でかなりの欠陥密度と共に形成され、典型的な読み出し電圧において非常に低い電流の流れを可能にする。プログラミング電圧の印加により、半導体材料の性質が永続的に変更され、改善されたダイオードという結果になる。プログラムされたダイオードは、ずっと高い電流の流れを可能にし、実施形態によっては、同じ読み出し電圧において、２〜３桁大きい。電流の違いにより、プログラムされたメモリセルを、プログラムされていないメモリセルと区別することが可能になる。有利なプログラムされていない欠陥密度を生成する製作技法が記載される。本発明のメモリセルは、単一の基板上に形成された複数の積層されたメモリレベルを有するモノリシックな三次元メモリアレイに形成することができる。
2008546213.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルであって、
第１の導体と、
非晶質または多結晶半導体材料を含むダイオードと、
第２の導体と、を含み、半導体ダイオードは、第１の導体と第２の導体との間に配置され、
プログラミング電圧の印加前に、ダイオードは、第１の最大障壁高さを有し、
プログラミング電圧の印加後に、ダイオードは第２の最大障壁高さを有し、第２の最大障壁高さは第１の最大障壁高さの少なくとも１．５倍である不揮発性メモリセル。
【請求項２】
請求項１記載の不揮発性メモリセルにおいて、
半導体材料が、シリコン、ゲルマニウム、またはシリコン−ゲルマニウム合金である不揮発性メモリセル。
【請求項３】
請求項１記載の不揮発性メモリセルにおいて、
ダイオードが、垂直配向ｐ−ｉ−ｎダイオードである不揮発性メモリセル。
【請求項４】
請求項３記載の不揮発性メモリセルにおいて、
第２の導体が第１の導体の上方にあり、第１の導体が第１の方向に延び、第２の導体が第１の方向とは異なる第２の方向に延び、ダイオードが第１の導体と第２の導体との間に垂直に配置される不揮発性メモリセル。
【請求項５】
請求項１記載の不揮発性メモリセルにおいて、
プログラミング電圧が、約３〜約１５ボルトである不揮発性メモリセル。
【請求項６】
請求項５記載の不揮発性メモリセルにおいて、
プログラミング電圧が、約６〜約９ボルトである不揮発性メモリセル。
【請求項７】
請求項１記載の不揮発性メモリセルにおいて、
メモリセルが、メモリアレイ中に存在する不揮発性メモリセル。
【請求項８】
請求項７記載の不揮発性メモリセルにおいて、
メモリアレイが、モノリシックな三次元メモリアレイである不揮発性メモリセル。
【請求項９】
不揮発性メモリセルであって、
第１の導体と、
第２の導体と、
第１の導体と第２の導体との間に配置された多結晶半導体接合ダイオードと、を含み、
メモリセルのデータ状態は、アンチヒューズの状態により決定され、
多結晶半導体接合ダイオードは、アンチヒューズである不揮発性メモリセル。
【請求項１０】
請求項９記載の不揮発性メモリセルにおいて、
多結晶半導体接合ダイオードが、垂直配向ｐ−ｉ−ｎダイオードである不揮発性メモリセル。
【請求項１１】
請求項９記載の不揮発性メモリセルにおいて、
半導体接合ダイオードが、シリコン、ゲルマニウム、またはシリコン−ゲルマニウム合金を含む不揮発性メモリセル。
【請求項１２】
請求項９記載の不揮発性メモリセルにおいて、
第２の導体が第１の導体の上方にあり、ダイオードが第１の導体と第２の導体との間に垂直に配置される不揮発性メモリセル。
【請求項１３】
請求項９記載の不揮発性メモリセルにおいて、
第１の導体と第２の導体との間にプログラミング電圧を印加することによりメモリセルがプログラムされる不揮発性メモリセル。
【請求項１４】
請求項１３記載の不揮発性メモリセルにおいて、
プログラミング前、読み出し電圧の印加時に、第１の導体と第２の導体との間を第１の電流が流れ、
プログラミング後、読み出し電圧の印加時に、第１の導体と第２の導体との間を第２の電流が流れ、
第２の電流が、第１の電流よりも少なくとも大きい不揮発性メモリセル。
【請求項１５】
請求項１４記載の不揮発性メモリセルにおいて、
プログラミング電圧が、約３〜約１５ボルトである不揮発性メモリセル。
【請求項１６】
請求項１５記載の不揮発性メモリセルにおいて、
プログラミング電圧が、約６〜約１０ボルトである不揮発性メモリセル。
【請求項１７】
請求項１４記載の不揮発性メモリセルにおいて、
読み出し電圧が、約０．５〜約３ボルトである不揮発性メモリセル。
【請求項１８】
請求項１７記載の不揮発性メモリセルにおいて、
読み出し電圧が、約１〜約２．５ボルトである不揮発性メモリセル。
【請求項１９】
請求項９記載の不揮発性メモリセルにおいて、
メモリセルが、メモリアレイ中に存在する不揮発性メモリセル。
【請求項２０】
請求項１９記載の不揮発性メモリセルにおいて、
メモリアレイが、モノリシックな三次元メモリアレイである不揮発性メモリセル。
【請求項２１】
不揮発性メモリセルを形成およびプログムする方法であって、
第１の導体を形成するステップと、
第２の導体を形成するステップと、
半導体接合ダイオードを形成するために半導体材料を被着およびドープするステップであって、半導体接合ダイオードが第１の導体と第２の導体との間に配置されるステップと、
半導体接合ダイオードが多結晶となるように半導体材料を結晶化させるステップと、
結晶化ステップの間、半導体材料は、半導体材料との１２パーセント未満の格子不整合を有するテンプレート材料と直接接触せず、
第１の導体と第２の導体との間にプログラミング電圧を印加することによりメモリセルをプログラムするステップと、を含み、
２倍以上のプログラミング電圧の印加によりその抵抗が変えられる抵抗切換素子は、半導体接合ダイオードと第１の導体との間または半導体接合ダイオードと第２の導体との間に全く配置されない方法。
【請求項２２】
請求項２１記載の方法において、
半導体材料が、シリコン、ゲルマニウム、またはシリコン−ゲルマニウム合金である方法。
【請求項２３】
請求項２１記載の方法において、
メモリセルが、誘電性アンチヒューズ層を含まない方法。
【請求項２４】
請求項２１記載の方法において、
メモリセルが、カルコゲニド材料を含まない方法。
【請求項２５】
請求項２１記載の方法において、
結晶化させるステップの間、半導体材料は、半導体材料との４パーセント未満の格子不整合を有するテンプレート材料と直接接触しない方法。
【請求項２６】
請求項２１記載の方法において、
結晶化させるステップの間、半導体材料が、窒化チタン、窒化タングステン、窒化タンタル、タンタル、タングステン、またはチタン−タングステンと接触する方法。
【請求項２７】
請求項２１記載の方法において、
結晶化させるステップの間、半導体材料が、ケイ化チタン、ケイ化コバルト、またはニッケルモノシリサイドと接触しない方法。
【請求項２８】
請求項２１記載の方法において、
プログラムするステップの前に、ダイオードが第１の最大障壁高さを有し、プログラムするステップの後に、ダイオードが第２の最大障壁高さを有し、第２の最大障壁高さが第１の最大障壁高さの少なくとも１．５倍である方法。
【請求項２９】
モノリシックな三次元メモリアレイであって、
ａ）基板上方の第１のメモリレベルであって、
ｉ）実質的に平行な第１の複数の導体と、
ｉｉ）第１の導体上方の実質的に平行な第２の複数の導体と、
ｉｉｉ）第１の複数の半導体接合ダイオードであって、各第１のダイオードが第１の導体のうちの１つと第２の導体のうちの１つとの間に配置される第１の複数の半導体接合ダイオードと、
ｉｖ）第１の複数の一度にプログラム可能なメモリセルであって、各第１のメモリセルがプログラミング電圧の印加によりプログラムされるようになり、各メモリセルが第１の導体のうちの１つの一部分、第２の導体のうちの１つの一部分、および第１のダイオードのうちの１つを含み、プログラミング前、各第１のダイオードが第１の最大障壁高さを有し、プログラミング後、各第１のダイオードが第２の最大障壁高さを有し、第２の最大障壁高さが第１の最大障壁高さの少なくとも１．５倍である第１の複数の一度にプログラム可能なメモリセルと、を含む、第１のメモリレベルと、
ｂ）第１のメモリレベルの上方でモノリシック的に形成された第２のメモリレベルと、
を含むモノリシックな三次元メモリアレイ。
【請求項３０】
請求項２９記載のモノリシックな三次元メモリアレイにおいて、
基板が、単結晶半導体材料を含むモノリシックな三次元メモリアレイ。
【請求項３１】
請求項２９記載のモノリシックな三次元メモリアレイにおいて、
第１のダイオードが、シリコン、ゲルマニウム、またはシリコン−ゲルマニウム合金を含むモノリシックな三次元メモリアレイ。
【請求項３２】
請求項２９記載のモノリシックな三次元メモリアレイにおいて、
プログラミング電圧が、約３〜約１５ボルトであるモノリシックな三次元メモリアレイ。
【請求項３３】
請求項３２記載のモノリシックな三次元メモリアレイにおいて、
プログラミング電圧が、約６〜約１０ボルトであるモノリシックな三次元メモリアレイ。
【請求項３４】
請求項２９記載のモノリシックな三次元メモリアレイにおいて、
第１のダイオードが、垂直配向ｐ−ｉ−ｎダイオードであるモノリシックな三次元メモリアレイ。
【請求項３５】
請求項２９記載のモノリシックな三次元メモリアレイにおいて、
第２のメモリレベルが、第２の複数の半導体接合ダイオードを含むモノリシックな三次元メモリアレイ。
【請求項３６】
モノリシックな三次元メモリアレイであって、
ａ）第１のメモリレベルであって、
ｉ）複数の底部導体と、
ｉｉ）複数の頂部導体と、
ｉｉｉ）複数の第１の多結晶半導体接合ダイオードであって、各ダイオードが底部導体のうちの１つと頂部導体のうちの１つとの間に配置される複数の第１の多結晶半導体接合ダイオードと、
ｉｖ）第１のダイオードのうちの１つを含む第１のメモリセルであって、第１のメモリセルのデータ状態がアンチヒューズの状態により決定され、第１のメモリセルのダイオードがアンチヒューズである第１のメモリセルと、を含む、第１のメモリレベルと、
ｂ）第１のメモリレベルの上方でモノリシック的に形成された第２のメモリレベルと、
を含むモノリシックな三次元メモリアレイ。
【請求項３７】
請求項３６記載のモノリシックな三次元メモリアレイにおいて、
半導体接合ダイオードが、シリコン、ゲルマニウム、またはシリコン−ゲルマニウム合金を含むモノリシックな三次元メモリアレイ。
【請求項３８】
請求項３６記載のモノリシックな三次元メモリアレイにおいて、
底部導体が、実質的に平行かつ実質的に共平面であり、第１の方向に延びているモノリシックな三次元メモリアレイ。
【請求項３９】
請求項３８記載のモノリシックな三次元メモリアレイにおいて、
頂部導体が、実質的に平行かつ実質的に共平面であり、第１の方向とは異なる第２の方向に延びているモノリシックな三次元メモリアレイ。
【請求項４０】
請求項３９記載のモノリシックな三次元メモリアレイにおいて、
ダイオードが、垂直配向ｐ−ｉ−ｎダイオードであるモノリシックな三次元メモリアレイ。
【請求項４１】
請求項３６記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリセルが底部導体のうちの１つの一部分および頂部導体のうちの１つの一部分をさらに含み、第１のメモリセルの頂部導体と底部導体との間にプログラミング電圧を印加することにより第１のメモリセルがプログラムされるモノリシックな三次元メモリアレイ。
【請求項４２】
請求項４１記載のモノリシックな三次元なメモリアレイにおいて、
プログラミング前、読み出し電圧の印加時に、第１のメモリセルの頂部導体と底部導体との間を第１の電流が流れ、
プログラミング後、読み出し電圧の印加時に、第１のメモリセルの頂部導体と底部導体との間を第２の電流が流れ、
第２の電流が、第１の電流よりも少なくとも大きいモノリシックな三次元メモリアレイ。
【請求項４３】
請求項４２記載のモノリシックな三次元メモリアレイにおいて、
プログラミング電圧が、約３〜約１５ボルトであるモノリシックな三次元メモリアレイ。
【請求項４４】
請求項４３記載のモノリシックな三次元なメモリアレイにおいて、
プログラミング電圧が、約６〜約１０ボルトであるモノリシックな三次元メモリアレイ。
【請求項４５】
請求項４２記載のモノリシックな三次元メモリアレイにおいて、
読み出し電圧が、約０．５〜約３ボルトであるモノリシックな三次元メモリアレイ。
【請求項４６】
請求項４５記載のモノリシックな三次元メモリアレイにおいて、
読み出し電圧が、約１〜約２．５ボルトであるモノリシックな三次元メモリアレイ。
【請求項４７】
不揮発性メモリセルであって、
第１の導体と、
非晶質または多結晶半導体材料を含むダイオードと、
第２の導体と、を含み、半導体ダイオードは、第１の導体と第２の導体との間に配置され、
プログラミング電圧の印加前に、ダイオードは、約０．５〜２．５ボルトの読み出し電圧において第１の整流比を有し、
プログラミング電圧の印加後に、ダイオードはその読み出し電圧において第２の整流比を有し、第２の整流比は第１の整流比の少なくとも１０倍である不揮発性メモリセル。
【請求項４８】
請求項４７記載の不揮発性メモリセルにおいて、
第２の整流比が、第１の整流比の少なくとも１００倍である不揮発性メモリセル。
【請求項４９】
請求項４８記載の不揮発性メモリセルにおいて、
半導体材料が、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、あるいはシリコンまたはゲルマニウムを含む半導体合金である不揮発性メモリセル。
【請求項５０】
請求項４７記載の不揮発性メモリセルにおいて、
半導体材料がシリコンであり、読み出し電圧が約１．５ボルト〜約２．５ボルトである不揮発性メモリセル。
【請求項５１】
請求項５０記載の不揮発性メモリセルにおいて、
読み出し電圧が、約２ボルトである不揮発性メモリセル。
【請求項５２】
請求項４７記載の不揮発性メモリセルにおいて、
半導体材料がゲルマニウムであり、読み出し電圧が約０．５ボルト〜約２．０ボルトである不揮発性メモリセル。
【請求項５３】
請求項５２記載の不揮発性メモリセルにおいて、
読み出し電圧が、約１．２ボルトである不揮発性メモリセル。
【請求項５４】
請求項４７記載の不揮発性メモリセルにおいて、
半導体材料が、シリコンおよびゲルマニウムを含む合金である不揮発性メモリセル。
【請求項５５】
請求項５４記載の不揮発性メモリセルにおいて、
読み出し電圧が、約１．２ボルト〜約２．０ボルトである不揮発性メモリセル。
【請求項５６】
請求項４７記載の不揮発性メモリセルにおいて、
ダイオードが、垂直配向ｐ−ｉ−ｎダイオードである不揮発性メモリセル。
【請求項５７】
請求項５６記載の不揮発性メモリセルにおいて、
第２の導体が第１の導体の上方にあり、第１の導体が第１の方向に延び、第２の導体が第１の方向とは異なる第２の方向に延び、ダイオードが第１の導体と第２の導体との間に垂直に配置される不揮発性メモリセル。
【請求項５８】
請求項４７記載の不揮発性メモリセルにおいて、
プログラミング電圧が、約３〜約１５ボルトである不揮発性メモリセル。
【請求項５９】
請求項５８記載の不揮発性メモリセルにおいて、
プログラミング電圧が、約６〜約９ボルトである不揮発性メモリセル。
【請求項６０】
請求項４７記載の不揮発性メモリセルにおいて、
メモリセルが、メモリアレイ中に存在する不揮発性メモリセル。
【請求項６１】
請求項６０記載の不揮発性メモリセルにおいて、
メモリアレイが、モノリシックな三次元メモリアレイである不揮発性メモリセル。
【発明の詳細な説明】
【関連出願】
【０００１】
本願は、２００４年９月２９日出願のHernerらの米国特許出願第１０／９５５，５４９号「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」（以下‘５４９出願）（特許文献１）の一部継続出願であり、‘５４９出願自体、２００４年５月２６日出願のHernerらの米国特許出願第１０／８５５，７８４号「An Improved Method for Making High-Density Nonvolatile Memory 」（特許文献２）の一部継続出願であり、これは、２００２年１２月１９日出願され、その後放棄されたHernerらの米国特許出願第１０／３２６，４７０号「An Improved Method for Making High-Density Nonvolatile Memory 」（以下‘４７０出願）（特許文献３）の継続出願であり、これらはすべて本発明の譲受人に譲渡され、その全体が本願明細書において参照により援用されている。
【技術分野】
【０００２】
本発明は、不揮発性の一度にプログラム可能なメモリセルに関する。
【背景技術】
【０００３】
Johnson らの米国特許第６，０３４，８８２号「Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication」（特許文献４）のような従来技術の不揮発性メモリは、半導体接合ダイオードを誘電性アンチヒューズ層と対にするメモリセルに基づき、ダイオードおよび誘電性アンチヒューズ層は、導体間に配置される。メモリセルが形成される場合には、誘電性アンチヒューズ層（一般に二酸化ケイ素の層）は、絶縁体として働き、導体間に読み出し電圧が印加される場合には、非常に小さな電流が導体間を流れる。しかし、導体間に十分大きい電圧が印加される場合には、誘電性アンチヒューズ層は、誘電体の破損および破壊を被り、永続的な導電性経路が誘電性アンチヒューズ層を通って形成される。プログラムされたセルにおいて、読み出し電圧が導体間に印加される場合、プログラムされていないセルにおけるよりもかなり高い電流が流れ、プログラムされていないセルおよびプログラムされたセルの区別が可能になる。メモリ状態は、無傷または破壊された状態であり得る、誘電性アンチヒューズ層の状態に格納される。
【０００４】
しかし、誘電性アンチヒューズ層の破壊に基づくメモリセルは、いくつかの不都合を被る。誘電性アンチヒューズ層が薄すぎれば、漏洩電流が深刻な問題になり得る。擾乱も問題になり得る。すなわち、メモリセルが読み出されるたびに、誘電性アンチヒューズ層がいくらかのストレスにさらされ、最終的に故障または間違ってプログラムされ得る。これは、誘電性アンチヒューズ層をより厚くすることによって回避されるが、より厚い誘電性アンチヒューズ層は、破壊するのにより高いプログラミング電圧を必要とする。電子デバイス、例えば携帯形デバイスにおけるより高い電圧は、一般に不利である。誘電性アンチヒューズ層が、酸化により形成された酸化物層であれば、より厚いアンチヒューズ層は、より高い温度またはより遅い製作時間のいずれか一方を必要とするが、これは両方とも、商業的デバイスの形成において不利である。
【０００５】
従って、誘電性アンチヒューズ層の破壊に頼らない一度にプログラム可能なメモリセルが必要とされる。
【特許文献１】米国特許出願第１０／９５５，５４９号
【特許文献２】米国特許出願第１０／８５５，７８４号
【特許文献３】米国特許出願第１０／３２６，４７０号
【特許文献４】米国特許第６，０３４，８８２号
【特許文献５】米国特許出願第１１／０１５，８２４号
【特許文献６】米国特許出願第１１／１２５，６０６号
【特許文献７】米国特許出願第１０／９５４，５７７号
【特許文献８】米国出願第１０／７２８，４３６号
【特許文献９】米国特許出願第１０／８１５，３１２号
【特許文献１０】米国特許出願第１１／０６１，９５２号
【特許文献１１】米国特許出願第１０／９５５，３８７号
【特許文献１２】米国特許第５，９１５，１６７号
【非特許文献１】Malhotraらの “Fundamentals of Memory Switching in Vertical Polycrystalline Silicon Structure", IEEE Transactions on Electron Devices, ED-32 (11), 2441 (1985)
【発明の開示】
【０００６】
本発明は特許請求の範囲により定義され、このセクション中のいずれのものも、その特許請求の範囲に対する制約と取られるべきではない。一般に、本発明は、ダイオードを含む不揮発性メモリセルに関し、メモリ状態は、ダイオードの状態中に格納される。
【０００７】
本発明の第１の態様は、不揮発性メモリセルを規定し、この不揮発性メモリセルは、第１の導体と、非晶質または多結晶半導体材料を含むダイオードと、第２の導体と、を含み、半導体ダイオードは、第１の導体と第２の導体との間に配置され、プログラミング電圧の印加前に、ダイオードは、第１の最大障壁高さを有し、プログラミング電圧の印加後に、ダイオードは第２の最大障壁高さを有し、第２の最大障壁高さは第１の最大障壁高さの少なくとも１．５倍である。
【０００８】
本発明の別の態様は、不揮発性メモリセルを規定し、この不揮発性メモリセルは、第１の導体と、第２の導体と、第１の導体と第２の導体との間に配置された多結晶半導体接合ダイオードと、を含み、メモリセルのデータ状態は、アンチヒューズの状態により決定され、多結晶半導体接合ダイオードは、アンチヒューズである。
【０００９】
本発明のさらに別の態様は、不揮発性メモリセルを形成およびプログラムするための方法を規定し、この方法は、第１の導体を形成するステップと、第２の導体を形成するステップと、半導体接合ダイオードを形成するために半導体材料を被着およびドープするステップであって、半導体接合ダイオードが、第１の導体と第２の導体との間に配置されるステップと、半導体接合ダイオードが多結晶となるように半導体材料を結晶化させるステップと、結晶化ステップの間、半導体材料は、半導体材料との１２パーセント未満の格子不整合を有するテンプレート材料と直接接触せず、第１の導体と第２の導体との間にプログラミング電圧を印加することによりメモリセルをプログラムするステップと、を含み、２倍以上のプログラミング電圧の印加によりその抵抗が変えられる抵抗切換素子は、半導体接合ダイオードと第１の導体との間または半導体接合ダイオードと第２の導体との間に全く配置されない。
【００１０】
本発明の好ましい実施形態は、モノリシックな三次元メモリアレイを規定し、このモノリシックな三次元メモリアレイは、ａ）基板上方の第１のメモリレベルであって、ｉ）実質的に平行な第１の複数の導体と、ｉｉ）第１の導体上方の実質的に平行な第２の複数の導体と、ｉｉｉ）第１の複数の半導体接合ダイオードであって、各第１のダイオードが第１の導体のうちの１つと第２の導体のうちの１つとの間に配置される第１の複数の半導体接合ダイオードと、ｉｖ）第１の複数の一度にプログラム可能なメモリセルであって、各第１のメモリセルがプログラミング電圧の印加によりプログラムされるようになり、各メモリセルが第１の導体のうちの１つの一部分、第２の導体のうちの１つの一部分、および第１のダイオードのうちの１つを含み、プログラミング前、各第１のダイオードが第１の最大障壁高さを有し、プログラミング後、各第１のダイオードが第２の最大障壁高さを有し、第２の最大障壁高さが第１の最大障壁高さの少なくとも１．５倍である第１の複数の一度にプログラム可能なメモリセルと、を含む、第１のメモリレベルと、ｂ）第１のメモリレベルの上方でモノリシック的に形成された第２のメモリレベルと、を含む。
【００１１】
本発明の別の好ましい実施形態は、モノリシックな三次元メモリアレイを規定し、このモノリシックな三次元メモリアレイは、ａ）第１のメモリレベルであって、ｉ）複数の底部導体と、ｉｉ）複数の頂部導体と、ｉｉｉ）複数の第１の多結晶半導体接合ダイオードであって、各ダイオードが底部導体のうちの１つと頂部導体のうちの１つとの間に配置される複数の第１の多結晶半導体接合ダイオードと、ｉｖ）第１のダイオードのうちの１つを含む第１のメモリセルであって、第１のメモリセルのデータ状態がアンチヒューズの状態により決定され、第１のメモリセルのダイオードがアンチヒューズである第１のメモリセルと、を含む、第１のメモリレベルと、ｂ）第１のメモリレベルの上方でモノリシック的に形成された第２のメモリレベルと、を含む。
【００１２】
本発明の最後の態様は、不揮発性メモリセルを規定し、この不揮発性メモリセルは、第１の導体と、非晶質または多結晶半導体材料を含むダイオードと、第２の導体と、を含み、半導体ダイオードは、第１の導体と第２の導体との間に配置され、プログラミング電圧の印加前に、ダイオードは、約０．５〜２．５ボルトの読み出し電圧において第１の整流比を有し、プログラミング電圧の印加後に、ダイオードは、その読み出し電圧において第２の整流比を有し、第２の整流比は、第１の整流比の少なくとも１０倍である。
【００１３】
本願明細書において説明される本発明の態様および実施形態の各々は、単独または組み合わせて用い得る。
【００１４】
ここで好ましい態様および実施形態を、添付図面を参照して説明する。
【発明を実施するための最良の形態】
【００１５】
‘５４９出願に記載されるメモリセルの好ましい実施形態が図１に示してある。底部導体２０と頂部導体４０との間にダイオード３０が配置されている。ダイオード３０は、底部導体２０および頂部導体４０と電気接触し、それらの間に誘電体層は全く挿入されていない。窒化チタン層８は、ダイオード３０のタングステン層６とシリコンとの間の反応を防止する導電性障壁層である。窒化チタン層１８は、ダイオード３０とタングステン層２２との間の接着層および障壁層として役立つ。‘５４９出願の好ましい実施形態において、ダイオードは、シリコン層積層体を被着およびドープし、さらに層積層体をパターン形成およびエッチングして柱を形成することにより形成された。ｐ−ｉ−ｎダイオードを形成するために層積層体の領域が（その場で(in situ) ドーピングまたはイオン注入により）ドープされ、好ましい実施形態において、底部領域１０は高濃度にドープされたｎ形シリコンであり、中間領域１２は真性のドープされていないシリコンであり、頂部領域１４は高濃度にドープされたｐ形シリコンであった。このダイオードは、半導体接合ダイオードの形状であり、この用語は、電流を１つの方向に他方の方向よりも容易に伝導する特性を備え、２つの端子電極を有し、一方の電極ではｐ形であり、他方の電極ではｎ形である半導体材料で作られた、半導体デバイスを指す。頂部導体４０の形成後、ダイオード３０のシリコンは、これを完全に結晶化させるために（別個のアニール・ステップにおいて、またはその後の熱処理の間に）アニールされた。‘５４９出願の完成されたデバイスの好ましい実施形態において、ダイオード３０は多結晶である。
【００１６】
形成時、ダイオード３０は、図２のグラフにおける「プログラミング前」と表示された曲線のようなＩ−Ｖ曲線を有し、典型的な読み出し電圧、例えば２ボルトが、底部導体２０と頂部導体４０との間に印加された場合に、電流をほとんど流れさせない。例えば、約８ボルトのプログラミング電圧を底部導体２０と頂部導体４０との間に印加すると、ダイオード３０が永続的に変えられることが見出された。図２における「プログラミング後」と表示されたＩ−Ｖ曲線は、プログラミング後のダイオードについての電流を示す。プログラミング後、ターンオン電圧に達すると、電流は急激に増大し、底部導体２０と頂部導体４０との間に２ボルトの読み出し電圧が印加されるときに、プログラムされたダイオードは、ずっと多くの電流が流れるようにする。印加された読み出し電圧における電流の流れの違いにより、プログラムされたセルを、プログラムされていないセルと区別することが可能になり、従って、セルがメモリ状態（例えば、データ「０」またはデータ「１」）に記憶される。このセルは誘電性アンチヒューズ層を含まない。
【００１７】
オーム挙動を示す材料は、双方向に等しく容易に伝導し、電流は電圧と共に直線的に増大する。ダイオードは非オーム挙動を示す。すなわち、ダイオードは、電流を、１つの方向に他方向よりも容易に伝導し、図２に示されるように、電圧と電流との間の非直線的な関係を有する。ダイオードの有効性の１つの目安は、印加電圧の範囲上のその障壁高さである。
【００１８】
理想的なダイオードにおいて、障壁高さ（大まかに言うと、電流の流れに対する障壁）は、約０ボルト〜０．２ボルトの非常に低い電圧においては高く、ターンオン電圧に近づくにつれて急激に低下し、ターンオン電圧以上では非常に低い。図３は、０ボルト〜２．５ボルトの範囲の印加バイアスにおけるプログラミングの前および後の図１のダイオードの障壁高さを示す。プログラムされたダイオードの最大障壁高さ（図３の曲線Ａ）は、０．２１８電子ボルトであり、０．１４４電子ボルトであるプログラムされていないダイオードの最大障壁高さ（曲線Ｂ）のほぼ２倍である。
【００１９】
本発明のメモリセルは、不揮発性メモリセルであり、この不揮発性メモリセルは、第１の導体と、非晶質または多結晶半導体材料を含むダイオードと、第２の導体と、を含み、半導体ダイオードは、第１の導体と第２の導体との間に配置され、プログラミング電圧の印加前に、ダイオードは、第１の最大障壁高さを有し、プログラミング電圧の印加後に、ダイオードは、第２の最大障壁高さを有し、第２の最大障壁高さは、第１の最大障壁高さの少なくとも１．５倍であり、実施形態によっては、第１の最大障壁高さの１．７倍である。
【００２０】
読み出し電圧は、ターンオン電圧よりかなり高くなるように選ばれ、シリコンの場合のターンオン電圧は、理論的には１．１ボルトのバイアス電圧である。図３に示されるように、読み出しに用いられる例えば２．０ボルトの電圧において、プログラムされたダイオードの障壁高さは、プログラムされていないダイオードの障壁高さよりかなり小さい。プログラムされたダイオードおよびプログラムされていないダイオードの分布についての電流を示す確率プロットである図４に目を向けると、２ボルトのプログラムされていないセルについての曲線の中央電流値（曲線Ｃ）は１．２×１０-8アンペアであるのに対し、２ボルトのプログラムされたセルの中央電流値（曲線Ｄ）は４．８×１０-5であり、大きさが３桁以上異なる。
【００２１】
説明されたように、ダイオードは、電流が１つの方向に反対方向よりも容易に流れることを可能にし、ダイオードは「整流する（rectifying）」と言われる。所与の電圧、例えば２ボルトにおいてダイオードが正にバイアスされる場合には、そのダイオードが同じ電圧で負にバイアスされる場合よりも多くの電流がダイオードを通って流れる。これらの電流の比が「整流比 (rectification ratio)」であり、ダイオード品質のもう一つの目安である。本発明のダイオードは、プログラミング後の整流比の大きな増加を示す。本発明に従って形成されたシリコンダイオードが電圧スイープを用いて測定された場合、−２ボルトのプログラムされていないダイオードを通る電流は、２ボルトの正バイアス下での電流の約１．３×１０-8アンペアと比較して、約８．１×１０-13 アンペアであり、２ボルト時に約１．６×１０4 の整流比をもたらした。ダイオードの同じ母集団において、−２ボルトのプログラムされたダイオードを通る電流が約２．０×１０-12 アンペアであったのに対し、２ボルトのプログラムされたセルについての電流は約１．８×１０-5アンペアであり、２ボルト時の整流比は、約９．２×１０6 であった。この例では、プログラミング後の本発明のダイオードの整流比は、プログラミング前のその整流比より約５７５倍大きかった。
【００２２】
ダイオードがシリコンである場合、本発明のプログラムされたダイオードは、２ボルトのプログラムされていないダイオードの整流比の少なくとも１００倍の整流比を２ボルト時に有する。それほど好ましくない実施形態において、２ボルト時の整流比は、プログラミング前よりプログラミング後に、少なくとも１０倍高い。シリコンについては、２ボルト時の整流比が論じられてきた。２ボルトが有利な読み出し電圧なので、ボルトが選択された。正電圧で、ダイオードについてのＩ−Ｖ曲線は、特徴的な形状を有する。すなわち、曲線は、最初は非常に低く、ターンオン電圧に達すると急激に上昇し、次にターンオン電圧以上で安定化する。２ボルトは、ターンオン電圧以上での曲線の安定部分なので、２ボルトは、本発明における有利な読み出し電圧である。より一般的に、本発明のダイオードは、読み出し電圧において、少なくとも１０倍、好ましい実施形態において１００倍の整流比の大きい増加を示す。読み出し電圧は、ダイオードのターンオン電圧以上での、曲線の安定部分における電圧である。シリコンについての読み出し電圧は、約１．５ボルト〜約２．５ボルトの範囲を取り得る。
【００２３】
ゲルマニウムダイオードについて、適切な読み出し電圧はより低く、約０．５ボルト〜約２．０ボルトであり、好ましくは約１．２ボルトである。シリコンおよびゲルマニウムを含む合金で形成された半導体ダイオードは、シリコンおよびゲルマニウムの相対的な組成に応じて、中間的な読み出し電圧を有し、約１．２〜約２．０ボルトである。シリコンおよびゲルマニウムを含むゲルマニウムまたはゲルマニウム合金で形成されたダイオードを有する本発明に従って形成されたメモリセルは、プログラミング前の第１の整流比およびプログラム後の第２の整流比を有し、第２の整流比は、第１の整流比の少なくとも１０倍であり、好ましい実施形態においては、第１の整流比の少なくとも１００倍である。
【００２４】
ドーパント濃度、ドーピング・プロファイル、ドーパント活性化、および結晶化の程度および結晶欠陥の程度を含む多くの要因がダイオードの品質に影響し得る。本発明において、プログラミングは、ダイオードの半導体材料の結晶性の程度を増大させることによりダイオードを変化させると考えられる。
【００２５】
図５は、本発明に従って形成された代表的なメモリセルのメモリレベルを示し、底部導体２００、柱３００（各柱３００が１つのダイオードを含む）、および頂部導体４００を含んでいる。このメモリレベルの製作を説明する。そのようなメモリレベルの製作に関するより詳細な情報は、前に援用されている‘４７０出願および‘５４９出願において提示されている。付加的な情報は、２００４年１２月１７日出願のHernerらの米国特許出願第１１／０１５，８２４号「Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode」（特許文献５）、２００５年５月９日出願のHernerらの米国特許出願第１１／１２５，６０６号「High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes 」（特許文献６）、および２００４年９月２９日出願のHernerらの米国特許出願第１０／９５４，５７７号「Junction Diode Comprising Varying Semiconductor Compositions」（以下‘５７７出願）（特許文献７）において見出される。本発明を不明瞭にしないため、この詳細のすべてが本願明細書の説明に含まれるわけではないが、これらまたは他の援用されている特許および特許出願のどの教示も排除されることを意図するものではない。
【００２６】
図６ａに目を向けると、本発明に従って形成されたメモリセルを含むメモリレベルの製作は、適切な基板１００、例えば単結晶半導体ウェハ基板上で始まる。メモリレベルの製作が始まる前に、センス増幅器およびドライバのような回路系を基板１００上に形成できる。絶縁層１０２が基板１００上に形成される。
【００２７】
導電層１０４および１０６が被着される。層１０４は、好ましくは窒化チタンの接着層である。層１０６は、導電性材料、例えばタングステンである。他の導電性材料も好まれ得る。層１０４および１０６は、ここでは断面で示される、ページ外に延びる実質的に平行で実質的に共平面のレール形の底部導体２００を形成するために、パターン形成およびエッチングされる。
【００２８】
誘電性材料１０８が、導体２００の上およびそれらの間に被着されてそれらの間の空隙を満たす。例えば化学的機械的研磨（ＣＭＰ）による平坦化ステップにより、導体２００の頂部が露出され、実質的に平坦な表面が作り出される。
【００２９】
図６ｂに目を向けると、次に、障壁層１１０が被着される。（スペースを節約するため、基板１００は図６ｂでは省略され、この図および以降の図においてその存在は想定されるべきである。）この層は、好ましくは、厚さが約２００オングストロームであり、次に被着される導電層１０６と半導体材料との間の化学的障壁を提供する。障壁層１１０は、好ましくは窒化チタンであるが、他の適切な障壁材料、例えば、窒化タンタル、タンタル、チタン−タングステン、窒化タングステン、またはタングステンを、代わりに用いることができる。
【００３０】
形成されるダイオードは、一方の端部の高濃度にドープされたｐ形領域、真性中間領域（意図的にドープされていない）、他方の端部の高濃度にドープされたｎ形領域を有する垂直配向ｐ−ｉ−ｎダイオードである。この例において、底部領域は高濃度にドープされたｎ形であり、中間領域は真性であり、頂部領域は高濃度にドープされたｐ形になる。導電性タイプは、所望されれば逆にすることができる。従来の被着手法を用いると、真性シリコン（ドーパントで全く被着されていない）は、あたかもそれが、ｎ形ドーパントで低濃度にドープされているかのように挙動させる傾向がある欠陥を有する。所望されれば、この領域は低濃度にドープされ得る。
【００３１】
半導体層積層体が障壁層１１０上に被着される。半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、あるいはシリコンおよび／またはゲルマニウムを含有する任意の半導体合金であり得る。いくつかの実施形態において、‘５７７出願におけるように、層積層体の異なる部分が異なる半導体材料または合金を含む。この例では、半導体材料はシリコンであり、底部領域１１２はｎ形ドーパント、例えばリンまたは砒素で、好ましくはその場で (in situ)ドーピングにより高濃度にドープされる。ダイオードの残部、すなわち領域１１４および１１６を作るシリコンが次に被着される。領域１１４および１１６を形成するシリコンの厚みは、好ましくはドープされずに被着される。頂部の高濃度にドープされたｐ形領域１１６は、被着の間に、その場で (in situ)ドーピングによって形成できるが、以後の注入ステップにおいてドープされる。
【００３２】
シリコン領域１１６（まだドープされていない）、１１４および１１２ならびに障壁層１１０は、柱３００を形成するためにパターン形成およびエッチングされる。全て本発明の譲受人により所有され、本願明細書において参照により援用されている、２００３年１２月５日出願のChenの米国特許出願第１０／７２８，４３６号「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」（特許文献８）、または２００４年４月１日出願のChenの米国特許出願第１０／８１５，３１２号「Photomask Features with Chromeless Nonprinting Phase Shifting Window」（特許文献９）、および２００５年２月１７日出願のRaghuramらの米国特許出願第１１／０６１，９５２号「Method for Patterning Submicron Pillars 」（特許文献１０）に記載されるフォトリソグラフィ技法は、本発明に従うメモリアレイの形成において用いられる任意のフォトリソグラフィステップを実行するために有利に用い得る。
【００３３】
誘電性材料１０８が、柱３００の上およびその間に被着され、それらの間の空隙を満たす。例えば化学的機械的研磨（ＣＭＰ）による平坦化ステップにより、柱３００の頂部が露出され、実質的に平坦な表面が作り出される。このＣＭＰステップ後、高濃度にドープされたｐ形領域１１６が柱３００の頂部に、ｐ形ドーパント、例えばホウ素またはＢＦ2 のイオン注入により好ましくは形成される。ｐ−ｉ−ｎダイオードであるダイオード１１８が形成された。完成されたダイオード１１８の高さ（シリコンの厚さ）は、約８００〜約４，０００オングストロームに及び得る。（シリコンの厚さのいくらかが平坦化ステップの間に失われることがあり、上乗せ分の厚さが被着されるべきである。）真性領域１１４は、約６００〜約３，５００オングストロームの厚さであり得る。この時点での構造が図６ｂに示してある。
【００３４】
図６ｃに目を向けると、接着層１２０および導電層１２２が次に被着される。接着層１２０は、好ましくは、障壁層１１０のために用いられる材料のいずれか、例えば窒化チタンである。導電層１２２は、任意の適切な導電性材料、例えばタングステンであり得る。層１２０および１２２は、実質的に平行で実質的に共平面の頂部導体４００を形成するためにパターン形成付およびエッチングされる。底部導体２００は、第１の方向に延び、頂部導体４００は、第１の方向と異なる第２の方向、好ましくは、第１の方向に垂直な方向に延びる。各ダイオード１１８は、底部導体２００のうちの１つおよび頂部導体４００のうちの１つとの間に、垂直に配置される。
【００３５】
図６ｃに示される、形成されたものは第１のメモリレベルである。レベル間誘電体をこの第１のメモリレベル上に形成し、平坦化することができ、説明されるように、第２のメモリレベルがこの平坦化された誘電体表面上で製作することができる。‘５４９出願および‘４７０出願に記載されるようなモノリシックな三次元メモリアレイを形成するために、同タイプの複数のメモリレベルを、各々が前のメモリレベル上で製作されるように同じ基板上でモノリシック的に形成することができる。各メモリセルは、約３〜約１５ボルト、好ましくは約６〜約１０ボルト、好ましくは約７〜約９ボルトのプログラミング電圧、例えば約８ボルトを印加することによりプログラムされる。選択されたプログラミング電圧は、各ダイオードの容積、初期欠陥密度、ドーパント・プロファイル、およびダイオードを形成するために用いた半導体材料を含む様々な要因に依存する。読み出し電圧も、約０．５〜約３ボルト、例えば約１〜約２．５ボルトで変化し、約２ボルトである。
【００３６】
ダイオード１１８を構成するシリコンが被着される場合、そのシリコンは、一般に非晶質であり、後の結晶化ステップの間に結晶化する。図７は、本発明に従って形成されたプログラムされていないセルの暗視野透過電子顕微鏡（ＴＥＭ）画像であり、窒化チタン層１１０、ダイオード１１８、窒化チタン層１２０、および導電層１２２が表示されている。図７の視野は、図６ａの視野に対し９０度である。図７は、結果として生じるダイオードが多結晶であり、明らかに見える粒界、転位、および双晶を含む欠陥を一般に有することを示している。そのような欠陥が、電荷担体の流れを妨げ、ドーパント活性化を減少させて、デバイス性能を低下させることが知られている。この理由により、従来の半導体デバイスは一般に、多結晶シリコンではなく、単結晶シリコンウェハ表面で形成され、より高品質のデバイスという結果になる。この議論において、多結晶シリコンは、「ポリシリコン」と呼ばれる。
【００３７】
被着および結晶化されたシリコンで形成された垂直ｐ−ｉ−ｎダイオードを有するメモリセルを形成するための代わりの方法が、本発明の譲受人により所有され、本願明細書において参照により援用されている、２００４年９月２９日出願のPetti の米国特許出願第１０／９５５，３８７号「Fuse Memory Cell Comprising a Diode, the Diode Serving as the Fuse Element」（以下‘３８７出願）（特許文献１１）において記載されている。１つの実施形態において、これらのセルのメモリレベルが、図６ａ〜６ｃにおいて記載されるように形成され、ただし、図８ａに示されるように、チタンの薄層１１９が、窒化チタン層１２０の前に被着される。チタン層１１９が柱３００と接触するアニールステップの間、チタン層１１９は、高濃度にドープされた領域１１６のシリコンと反応して、図８ｂにおけるケイ化チタン接点１２１を形成する。単純にするために、図８ｂにおいて、ケイ化チタン接点１２１は、各ダイオードにまたがる連続層として描いてあるが、それらは実際にはこの形状を取らないことがあり、代わりに１つ以上の不連続な島を形成することがある。
【００３８】
図８ｂにおけるような、結果として生じる形成されたダイオードが、暗視野ＴＥＭ画像で図９に示してある。図９の視野は、図８ｂの視野に対して９０度である。ケイ化チタン接点１２１は、ダイオード１１８全体に渡って連続層を形成しない。図９に示されるセルは、図７に示されるセルよりもずっと少ない欠陥および粒界を有する。このダイオードは、より高い結晶化度を有する。ケイ化チタン接点を有するセルの障壁高さは、０ボルト〜２．５ボルトのバイアス電圧において図１０に示してある。図１０により示される障壁高さ曲線は、セルがプログラミング電圧をかけられる前の、「形成時」のチタン−ケイ化物接点ダイオードについてのものである。
【００３９】
図３にプログラミング前およびプログラミング後のその障壁高さが示してある図７の（本発明の）ダイオードが、その頂部端および底部端において窒化チタン層１１０および１２０（または名前の上がった障壁材料の別のもの）と接触する半導体材料で形成されるのに対して、図１０にその障壁高さが示してある図９の（‘３８７出願の）ダイオードが、その底部端において窒化チタン層１１０と、その頂部端においてケイ化チタン接点１２１と接触することを想起されたい。図３および図１０を比較すると、形成時のケイ化物接点ダイオードの障壁高さが、プログラミング後の本発明のチタン−窒化物接点ダイオード（曲線Ａ）の障壁高さと非常に似ていることは明らかである。図９のケイ化物接点ダイオードの最大障壁高さは０．２３５であり、プログラムされたチタン−窒化物接点ダイオードの最大障壁高さである０．２１８に近い。チタン−窒化物接点ダイオードと異なり、図９のケイ化物接点ダイオードが、例えば約８ボルトのプログラミング電圧にさらされる場合、印加された読み出し電圧に伴い、障壁高さおよび電流の流れは、はっきり認められるほど変更されない。ケイ化物接点ダイオードは、本質的に、形成時のプログラムされたダイオードである。
【００４０】
高い欠陥密度を有するチタン−窒化物接点ダイオードとほとんど欠陥がないケイ化物接点ダイオードとの違いは、ダイオードを作り上げるシリコンの結晶化の間のケイ化チタンの存在に起因すると考えられる。
【００４１】
前に説明されたように、図７および図９双方のダイオードを形成するシリコンが一般に、被着時には非晶質であり、頂部および底部導体が形成された後に結晶化する。従って、図７のシリコンが結晶化するとき、このシリコンは、窒化チタン層１１０および１２０ならびに周囲の誘電性充填材、一般に二酸化ケイ素と接触している。図９のシリコンが結晶化するとき、このシリコンは、窒化チタン層１１０、周囲の二酸化ケイ素、および頂部ケイ化チタン接点１２１と接触している。
【００４２】
窒化チタンおよびケイ化チタンは各々、特徴的な格子構造を有する。ダイオードのシリコンと接触する表面における窒化チタンの最も可能性の高い配向の格子間隔は、２．５１０オングストロームである。シリコンと接触するケイ化チタンの格子間隔は、３．３１９オングストロームである。その優勢な配向におけるシリコンの格子間隔は、３．３１６オングストロームである。界面において、窒化チタンおよびシリコンは、２２．８パーセントという大きい格子不整合を有するのに対し、ケイ化チタンおよびシリコンの格子はずっと密接に整合し、格子不整合は１．７パーセントにすぎない。（この不整合は、Ｃ５４相ケイ化チタンではなく、Ｃ４９相ケイ化チタンの格子間隔についてのものである。Ｃ５４〜Ｃ４９相転位は、ライン幅が２５０ｎｍ未満のフィーチャ (feature)において達成が困難であることが示されている。ダイオードは、いっそう小さい寸法で形成される隔離された構造であり、従って、ケイ化チタンが、Ｃ５４相ではなく、Ｃ４９相であると予想される。）図８ｂにおけるケイ化チタン接点１２１は、チタン層１１９をシリコン層１１６と反応させて形成された。このケイ化物反応は、非晶質シリコンが結晶化を開始する温度より低い温度で発生し、従って、ケイ化チタン接点１２１は、シリコンの主な結晶化が始まる前に存在している。
【００４３】
図９のＴＥＭ画像において明らかなように、Ｃ４９ケイ化チタン接点１２１が、ダイオード１１８のシリコンが結晶化する際のシリコンのための良好な結晶化テンプレートを提供し、図８ｂのダイオードの低い欠陥密度に至ると考えられる。対照的に、（図６ｃおよび図７における）本発明のダイオードにおいて、ケイ化チタン格子は全く存在せず、窒化チタンのみが存在する。（予想される配向についての）窒化チタンとシリコンとの間の高い格子不整合は、シリコン格子が形成される際にこのシリコン格子に厳しい制約を課す。非常に薄いシリコン層については、高い歪みが許容できる。しかし、シリコン層１１２、１１４、および１１６の組み合わされた厚さは、約８００〜４，０００オングストローム以上であり、そのような歪みに耐えるには厚すぎ、図７のＴＥＭ画像において明白な欠陥が生成される。
【００４４】
本発明において、次に、ある一定の欠陥密度を有するダイオードが形成され、この欠陥密度は、その当初のプログラムされてない状態において、ダイオードに乏しい伝導率および低い整流比を持たせ、読み出し電圧が印加されるときに小さい電流の流れを可能にする。プログラミングパルスの印加は伝導率を改善し、ダイオードの整流比を永続的に改善し、その結果、同じ読み出し電圧が印加される場合に、ずっと大きな電流が流れる。ダイオードは、プログラミング後のダイオードのままであり、非オーム伝導を示す。読み出し電圧が印加されると、プログラムされた電流は好ましくは、プログラムされていない電流よりも少なくとも大きい水準であり、最も好ましくは、少なくとも２〜３倍の大きさである。このように、ダイオードは、メモリ状態を格納することができ、不揮発性の一度にプログラム可能なメモリセルとして挙動できる。本発明に従うダイオードは、シリコン−ゲルマニウム合金、ゲルマニウムおよびゲルマニウムおよび／またはシリコンを含む他の半導体合金で形成することもできる。
【００４５】
メモリ状態を格納し、メモリセルとして効果的に機能するために、ダイオードは好ましくは、ある一定の有利な欠陥密度で形成される。所与の例において、欠陥密度は、隣接する窒化チタン接点により見かけ上提供される結晶化テンプレートと接触する、より具体的には、Ｃ４９相ケイ化チタンのような非常に小さい格子不整合を有するテンプレート材料と接触しない、シリコンを結晶化させることにより達成された。より一般的には、好ましい欠陥密度を有するダイオードを有するメモリセルを形成するため、ダイオードは、結晶化の間、半導体材料と約３〜４パーセント未満の格子不整合を有するテンプレート材料と接触しない半導体材料で形成されるべきである。好ましくは、半導体材料は、結晶化されるときに、半導体材料と約１２パーセント未満の格子不整合を有するテンプレート材料と接触しない。
【００４６】
半導体材料がシリコンであれば、その半導体材料は、シリコンと非常に小さい格子不整合な組み合わせを有し得るケイ化チタン、ケイ化コバルト、またはニッケルモノシリサイド（ＮｉＳｉ）のような材料と接触せずに結晶化されるべきである。シリコンと有利な不整合を有する多くの材料が知られ、頂部および底部接点のための好ましい材料として、窒化チタン、窒化タンタル、タンタル、チタン−タングステン、窒化タングステン、またはタングステンが挙げられる。これらの材料は、必要な大きい格子不整合を提供するだけでなく、デバイスと共存することもできる。なぜならば、それらの材料は、シリコンと熱的に共存でき、比較的効果的な障壁材料として役立ち得るからである。これらの材料は、ゲルマニウム、シリコン−ゲルマニウム合金、またはシリコンおよび／またはゲルマニウムを含有するほとんどの半導体合金と共に使用するのに十分な格子不整合も提供する。
【００４７】
ポリシリコンにプログラミング電圧をかけることによりポリシリコンの抵抗率を変更する現象は、例えば、Malhotraらの “Fundamentals of Memory Switching in Vertical Polycrystalline Silicon Structure", IEEE Transactions on Electron Devices, ED-32 (11), 2441 (1985) （非特許文献１）に記載されている。１つの研究において、例えば幅１ミクロンの大きいフィーチャが、比較的高い抵抗率を有するポリシリコンで形成され、これは次に、高電圧パルスにさらされた。電圧パルスが印加された後、ポリシリコンを通って低抵抗率フィラメントが形成された。
【００４８】
本発明における好ましい実施形態において、図７および図９のメモリセルのようなメモリセルのダイオードの直径は非常に小さく、約４５ｎｍ〜約１５０ｎｍである。Malhotraらにより観察された低抵抗率フィラメントは、本発明のダイオードより直径がかなり大きかった。本発明のダイオードの直径が小さいため、フィラメントが全く形成されないこと、および代わりにダイオードの容積全体が高抵抗率−低抵抗率の変化に遭遇することが予想される。
【００４９】
ポリシリコンにおける抵抗率の変化は、ポリシリコン抵抗器において観察されてきた。しかし、本発明のメモリのようなメモリにおいて、抵抗器ではなく、ダイオードが導体間で形成されることが非常に有利である。ビット線またはワード線上に多くのセルがある大きいメモリアレイにおいて、特定のセルの両端に電圧が印加される場合、隣接するセルもいくらかの電圧にさらされることがあり、ことによるとそれらのセルの不意のプログラミングという結果になる。未選択のセル全体にわたる漏洩電流も問題であり、パワー消費量を増大させる。ダイオードの非オーム伝導特性は、１つのセルを、そのセルの導体のうちの１つを共有するセルからのより良好な電気隔離、従って、パワー消費量がより低い堅牢なメモリアレイを考慮している。
【００５０】
本発明のダイオードを構成する半導体材料の変換は、おそらく熱的現象である。プログラミング電圧が、典型的なプログラムされていないダイオードに印加される場合、抵抗は当初、比較的高く、次に約数ナノ秒で急激に低下し、その後低いままである。この短いプログラミング時間の間に、半導体材料のいくらかの部分が融解する可能性がある。融解半導体材料は非常に伝導性であり、ほとんど抵抗を示さない。半導体材料の温度が低下し、半導体材料は迅速に急冷される。
【００５１】
半導体接合ダイオードとして動作するためには、ダイオードの異なる領域が、図６ｃのダイオードのｎ形領域１１２およびｐ形領域１１６のように、反対の伝導性タイプのドーパントでドープされなければならない。ダイオード１１８のシリコンが融解される場合、これらのドープされた領域におけるドーパントが拡散し、ダイオードを維持するのに必要なドーパント・プロファイルが失われる。
【００５２】
しかし、本発明において、初期の欠陥密度、ドーパント・プロファイル、半導体容積、プログラミング電圧、プログラミング時間、および他の要因が組み合わさって有利かつ新規なメモリセルを形成し、そのメモリセルにおいて、ダイオードは、プログラミング後に良好な非オーム挙動を維持し、高品質ダイオードであり続ける。
【００５３】
説明されたように、高い欠陥密度で形成されたチタン−窒化物−接点ダイオードは、プログラミング前後、非常に異なる挙動を示す。しかし、プログラミング後の明確な構造変化は、ＴＥＭ画像では明らかではない。プログラムされたチタン−窒化物−接点ダイオードは、多結晶（単結晶ではない）のままであり、図９におけるように、ケイ化物接点ダイオードがそうであるように、ほとんど無欠陥にはならない。
【００５４】
本発明のプログラム可能なダイオードにおける物理的変化の程度を探究するため、図６ｃに示されるチタン−窒化物接点セルのメモリレベルのようなセルのアレイが形成された。メモリ中のセルは、チェス盤パターンでプログラムされた。頂部導体はＣＭＰにより除去され、ダイオードおよび介在誘電体が露出された。Ｓｅｃｃｏ溶液は、欠陥のあるシリコンを欠陥のないシリコンよりも速やかにエッチングすることが知られている。露出されたダイオードは、２秒間Ｓｅｃｃｏ溶液にさらされた。図１１の走査電子顕微鏡（ＳＥＭ）画像を参照すると、プログラムされていないセルが完全にエッチングにより除去されるのに対して、プログラムされたセルは残る。ダイオードのポリシリコンの物理的構造がプログラミングによって変えられたことが明白である。
【００５５】
前に言及したように、プログラムされたチタン−窒化物−接点ダイオードは、低い欠陥密度およびずっと規則的な結晶構造を有する形成時のケイ化物−接点ダイオードの障壁高さプロファイルに非常に似た障壁高さプロファイルを有する。プログラミング後、ダイオードは、欠陥のあるシリコンを好むＳｅｃｃｏ溶液に対してより抵抗性になる。従って、ダイオードの多結晶半導体材料の結晶構造がプログラミング後により規則的になると考えられる。結晶性におけるこれらの変化は、ＴＥＭ画像において明らかになるには明白に微妙すぎまたは局部的すぎる一方、ダイオード性能における大きな違いを生じさせる。
【００５６】
アンチヒューズは当初、電流の流れを妨げる回路中の素子であり、高電圧にかけられると、その性質を永続的に変えて電流が流れるようにし、これはヒューズの動作の逆である。Johnson らのデバイスは、ダイオードおよび誘電性アンチヒューズ層を直列に含んでいた。Johnson らのダイオードは一般に、ケイ化チタンと接触して結晶化され、従って、従って、形成時には低抵抗であり、その結果、デバイスは誘電性アンチヒューズ層の誘電破壊に依存した。
【００５７】
Johnson らのセルおよび本発明のセル双方において、メモリセルのデータ状態はアンチヒューズの状態により決定される。Johnson らのセルにおいて、アンチヒューズは、誘電性アンチヒューズ層、一般にダイオードと直列の二酸化ケイ素層であった。本発明において、対照的に、多結晶半導体接合ダイオードそれ自体がアンチヒューズである。
【００５８】
均一性を向上させるため、本発明のいくつかの実施形態において、ダイオードと頂部導体または底部導体との間に配置された二酸化ケイ素または何か他の適切な誘電性材料のような薄い誘電性層を含むことが好ましいことがある。それにもかかわらず、そのようなセルにおいて、セルのメモリ状態は、プログラムされているかまたはプログラムされていない、多結晶半導体材料の状態により決定される。
【００５９】
本発明のダイオードと頂部導体または底部導体との間に配置された、障壁層等の他の素子が、プログラミング電圧が頂部導体と底部導体との間に印加されたときに、抵抗率の偶発的な変化に遭遇することがあり得る。それにもかかわらず、本発明の好ましい態様において、それは、大勢を占めるダイオードの材料の抵抗率の変化である。これらの好ましい態様において、メモリセルが、第１の導体を形成するステップと、第２の導体を形成するステップと、半導体接合ダイオードを形成するために半導体材料を被着およびドープするステップであって、半導体接合ダイオードが第１および第２の導体の間に配置されるステップと、半導体材料が多結晶となるように半導体材料を結晶化させるステップと、結晶化ステップの間、半導体材料は、半導体材料と１２パーセント未満の格子不整合を有するテンプレート材料と直接接触せず、第１の導体と第２の導体との間にプログラミング電圧を印加することによりメモリセルをプログラムするステップと、を含み、２倍以上のプログラミング電圧の印加によりその抵抗が変えられる抵抗切換素子は、半導体接合ダイオードと第１の導体との間または半導体接合ダイオードと第２の導体との間に全く配置されないことによって形成される。
【００６０】
好ましい実施形態において、本発明のメモリセルは、誘電性アンチヒューズ層またはカルコゲニド材料のような付加的な抵抗変化素子を含まない。
【００６１】
モノリシックな三次元メモリアレイは、複数のメモリレベルが、ウェハのような単一の基板上で介在基板なしで形成されるメモリアレイである。１つのメモリレベルを形成している層は、既存の１つ以上のレベルの層を直接覆って被着または成長させられる。対照的に、積層されたメモリは、Leedy の米国特許第５，９１５，１６７号「Three dimensional structure memory」（特許文献１２）におけるように、別個の基板上でメモリレベルを形成し、それらのメモリレベルを互いに上に載せて接着することにより構成されてきた。基板は、接合前に薄化されたり、メモリレベルから除去されたりし得るが、メモリレベルは当初、別個の基板上で形成されるので、そのようなメモリは真のモノリシックな三次元メモリアレイではない。
【００６２】
基板上方で形成されたモノリシックな三次元メモリアレイは少なくとも、基板上方の第１の高さに形成された第１のメモリレベルおよび第１の高さと異なる第２の高さに形成された第２のメモリレベルを含む。３つ、４つ、８つ、または実際はいくつでもメモリレベルを、そのようなマルチレベルアレイにおいて基板上方で形成することができる。
【００６３】
好ましい実施形態において、本発明のモノリシックな三次元メモリアレイは、ａ）基板上方の第１のメモリレベルであって、ｉ）実質的に平行な第１の複数の導体と、ｉｉ）第１の導体上方の実質的に平行な第２の複数の導体と、ｉｉｉ）第１の複数の半導体接合ダイオードであって、各第１のダイオードが第１の導体のうちの１つと第２の導体のうちの１つとの間に配置される第１の複数の半導体接合ダイオードと、ｉｖ）第１の複数の一度にプログラム可能なメモリセルであって、各第１のメモリセルがプログラミング電圧の印加によりプログラムされるようになり、各メモリセルが第１の導体のうちの１つ一部分、第２の導体のうちの１つの一部分、および第１のダイオードのうちの１つを含み、プログラミング前、各第１のダイオードが第１の最大障壁高さを有し、プログラミング後、各第１のダイオードが第２の最大障壁高さを有し、第２の最大障壁高さが第１の最大障壁高さの少なくとも１．５倍である第１の複数の一度にプログラム可能なメモリセルと、を含む、第１のメモリレベルと、ｂ）第１のメモリレベルの上方でモノリシック的に形成された第２のメモリレベルと、を含む。
【００６４】
製作の詳細な方法を本願明細書において説明してきたが、結果が本発明の範囲に入る限り、同じ構造を形成するどのような他の方法も用いることができる。
【００６５】
前述した詳細な説明は、本発明が取り得る多くの形態のいくつかを説明したにすぎない。この理由により、この詳細な説明は、例示の目的を意図するものであって、限定の目的を意図するものではない。本発明の範囲を規定するものは、すべての同等物を含む添付の特許請求の範囲のみである。
【図面の簡単な説明】
【００６６】
【図１】本発明に従って形成されたメモリセルの斜視図である。
【図２】図１のセルと同様に形成されたプログラムされていないセルおよびプログラムされたセルについてのＩ−Ｖ曲線を示すグラフである。
【図３】本発明に従って形成されたプログラムされていないセルおよびプログラムされたセルについての０〜２．５バイアス・ボルトの障壁高さを示すグラフである。
【図４】印加された読み出し電圧における本発明に従うセルについてのプログラムされていない電流およびプログラムされた電流を示すグラフである。
【図５】本発明に従うメモリレベルの斜視図である。
【図６ａ】本発明に従うメモリレベルの形成における段階を示す断面図である。
【図６ｂ】本発明に従うメモリレベルの形成における段階を示す断面図である。
【図６ｃ】本発明に従うメモリレベルの形成における段階を示す断面図である。
【図７】断面で示した、本発明に従うメモリセルにおけるシリコン中の結晶欠陥を示す暗視野ＴＥＭ画像である。
【図８ａ】米国特許出願第１０／９５５，３８７号記載のケイ化物接点を有するメモリレベルの形成における段階を示す断面図である。
【図８ｂ】米国特許出願第１０／９５５，３８７号記載のケイ化物接点を有するメモリレベルの形成における段階を示す断面図である。
【図９】断面で示した、米国特許出願第１０／９５５，３８７号記載のメモリセル中の比較的欠陥の少ないシリコンを示す暗視野ＴＥＭ画像である。
【図１０】米国特許出願第１０／９５５，３８７号記載のメモリセルについての０〜２．５バイアス・ボルトの障壁高さを示すグラフである。
【図１１】本発明のメモリレベルにおけるプログラムされていないダイオードの優先的エッチングを示すＥＥＭ画像である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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