(57)【要約】  セルをアレイ中に配置する方法が開示されている。方法は、第１のアレイ中にセルを複数回（６００、６０２、６０４）配置する工程を含む。セルは、また第２のアレイ中にも複数回（６０６、６０８、６１０）配置される。第２のアレイは、第１のアレイからオフセット距離（Ｏ２）だけ離して隣接して配置される。
2008503878.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのトランジスタを１つのアレイ中に配置する方法であって、
セルを第１のアレイ中に複数回配置する工程と、
セルを第２のアレイ中に複数回配置する工程と、
第２のアレイを第１のアレイの隣にオフセット距離だけ離して配置する工程と、
を含む前記方法。
【請求項２】
請求項１記載の方法であって、セルを第１のアレイ中に複数回配置する工程は、セルを交番する向きに配置する工程を含んでおり、またセルを第２のアレイ中に複数回配置する工程は、セルを交番する向きに配置する工程を含んでいる前記方法。
【請求項３】
請求項２記載の方法であって、第１のアレイの交番する向きは、第２のアレイの交番する向きと異なっている前記方法。
【請求項４】
請求項１から３のいづれかに記載の方法であって、セルは、メモリ・セルである前記方法。
【請求項５】
請求項１から４のいづれかに記載の方法であって、セルの第１および第２のアレイが１つのアレイを構成し、アレイの端部が互いに異ならない向きにある少なくとも２つのセルによって取り囲まれる前記方法。
【請求項６】
アレイであって、
第１のアレイ中に配置された複数の第１のセルと、
第１のアレイにオフセットを持って隣接する第２のアレイ中に配置された複数の第２のセルと、
を含み、
第１および第２のセルのそれぞれが少なくとも１つのトランジスタを含んでいる、
前記アレイ。
【請求項７】
請求項６記載のアレイであって、第１および第２のセルのそれぞれが本質的に同じものであり、第１および第２の各アレイ中のセルが交番する向きを含んでいる前記アレイ。
【請求項８】
請求項７記載のアレイであって、第１のアレイの交番する向きが第２のアレイの交番する向きと異なっている前記アレイ。
【請求項９】
請求項６から８のいづれかの項記載のアレイであって、各セルが第１の層の１つの形状を含んでおり、第１のセルの形状は、オフセット距離を持って隣接するセルの形状と整列する位置からずれている前記アレイ。
【請求項１０】
請求項６から９のいづれかの項記載のアレイであって、アレイの端部は、互いに異ならない向きである少なくとも２つの異なるセルによって取り囲まれている前記アレイ。
【請求項１１】
半導体集積回路であって、
プロセッサと、
プロセッサに電気的に接続されたメモリ・アレイであって、第１のアレイ中に交番する向きに配置された複数のセルを有し、第１のアレイにオフセットを持って隣接する第２のアレイ中に交番する向きに配置された複数のセルを有する前記メモリ・アレイと、
を含む前記半導体集積回路。
【請求項１２】
アレイにスタティック・ランダム・アクセス・メモリ・セルを配置する方法であって、
第１の層を含む１つの形状を有するセルを第１のアレイ中に複数回配置する工程と、
第２のアレイ中にセルを複数回配置する工程と、
第２のアレイをオフセット距離だけ離して第１のアレイに隣接するように配置する工程と、
を含み、
１つのセルの形状は、オフセット距離を持って隣接するセルの形状と整列する位置からずれている、
前記方法。
【請求項１３】
請求項１２記載の方法であって、形状がポリシリコン・ゲートである前記方法。
【請求項１４】
アレイであって、
第１のアレイ中に配置された複数のスタティック・ランダム・アクセス・メモリ・セルであって、各々が第１の層の１つの形状を有する前記スタティック・ランダム・アクセス・メモリ・セルと、
第１のセルにオフセットを持って隣接する第２のアレイ中に配置された複数のスタティック・ランダム・アクセス・メモリ・セルと、
を含み、
第１のセルの形状は、オフセット距離を持って隣接するセルの形状と整列する位置からずれている、
前記アレイ。
【請求項１５】
請求項１４記載のアレイであって、形状がゲート層である前記アレイ。
【請求項１６】
請求項１４又は１５記載のアレイであって、シリコン基板上に形成され、第１のセルの形状と、隣接するセルの形状との間の最小間隔が、端と端を揃えシリコン基板上に形成された第１の層の他の隣接図形間の最小間隔よりも短い前記アレイ。
【請求項１７】
アレイであって、
第１のアレイ中に配置された複数の隣接する第１のセルであって、各第１のセルは、第１の幾何学的パターンを有する複数の第１の層と、第２の幾何学的パターンを有する第２の層とを含んでいる前記複数の隣接する第１のセルと、
第１のアレイに隣接する第２のアレイ中に配置された複数の隣接する第２のセルであって、各第２のセルは、第１の幾何学的パターンを有する複数の第１の層と、第２の幾何学的パターンと異なる第３の幾何学的パターンを有する第２の層とを含んでいる前記複数の隣接する第２のセルと、
を含む前記アレイ。
【請求項１８】
半導体デバイスであって、
第１の方向および第１の方向に直交する第２の方向に、反復するパターン状に配置された第１の層の複数の幾何学的パターンであって、各幾何学的パターンは、長さおよび幅を有し、幾何学的パターンの第１のものは、第１および第２の方向のうちの１つにおいて、幅および長さのうち最小の距離に等しいかそれより長い距離にわたって、幾何学的パターンの第２のものと整列しており、第１の幾何学的パターンは、第２の幾何学的パターンから最小の第１の距離だけ離れている、前記第１の層の複数の幾何学的パターンと、
第１の方向および第２の方向に、反復するパターン状に配置された第１の層の複数の幾何学的パターン対であって、各幾何学的パターンは、長さおよび幅を有し、対のうちの第１の幾何学的パターンは、第１および第２の方向のうちの１つにおいて、幅と長さのうち最小のものよりも短い距離以上にわたって、対のうちの第２の幾何学的パターンと整列しておらず、また対のうちの第１の幾何学的パターンは、対のうちの第２の幾何学的パターンから第１の距離よりも短い最小の第２の距離だけ離れている前記第１の層の複数の幾何学的パターン対と、
を含む前記半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電子回路に関するものであって、更に詳細には、半導体集積回路の幾何学的レイアウトの効率に関する。
【背景技術】
【０００２】
（発明の背景）
携帯型電子装置が益々流行するに伴い、製造業者に課される挑戦的な課題は、絶えることがない。電子装置の容量が増大する一方で、コスト、サイズ、重量および電池の寿命などにも配慮する必要がある。これらの要因に配慮するために、一段と高水準の半導体集積化が必要とされる。そのために、携帯型の電子装置は、１つの集積回路の中に、メモリ、コントローラ、信号プロセッサおよびその他の回路機能を埋め込む場合が多い。そのような携帯型電子装置を更に最適化するために、形体サイズ（ｇｅｏｍｅｔｒｉｃ  ｆｅａｔｕｒｅ  ｓｉｚｅ）およびそれらの形体間の間隔の更なる短縮が必須となってきている。しかし、半導体集積回路の形体サイズおよび間隔の短縮は、最新技術による製造機器によって制限される。製造機器の能力を超える形体サイズおよび間隔の短縮は、多層構造の形体の短絡又は開放を引き起こすことが避けられない。そのような短絡や開放状態は、しばしば半導体集積回路を使えないものとし、それによって歩留まりを劣化させ、全体としての半導体集積回路製品の機能部分を劣化させる。歩留まりの劣化は、従って、半導体集積回路のサイズおよびコストを最小化しようとする努力のなかで、形体サイズおよび間隔の短縮との間でバランスを取る必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体集積回路製造業者は、歩留まりを低下させることなく全体寸法を短縮するように半導体集積回路の形体のレイアウトを最適化しようと常に努力している。例えば、２００２年ＩＥＤＭ技術ダイジェストに発表された深浦らによる「生産性の高い高密度埋め込み型９０ｎｍＣＭＯＳ用ＳＲＡＭ技術（Ａ  Ｈｉｇｈｌｙ  Ｍａｎｕｆａｃｔｕｒａｂｌｅ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｅｍｂｅｄｄｅｄ  ＳＲＡＭ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ９０ｎｍ  ＣＭＯＳ）」は、目標となるメモリ・セルのサイズを達成するために２つのタイプのメモリ・セル・レイアウトを発表している。深浦らのＡタイプのセルは、図３にセル３００として他の５個のセルと一緒に再現されている。メモリ・セルは、メモリ・セル・アレイを構成するためにいろいろな向き（ｖｉｅｗ）に配置される。これらのメモリ・セルは、アレイ中で隣接セルと水平および垂直方向に揃っている。この整列によって、セル相互間をビット・ライン、ワードラインおよびパワー・ラインでまっすぐ相互接続することが容易になる。それらのまっすぐな相互接続は、一般に他の曲がりや隅を複数個有するデザインと比べて、一般により短く、従って寄生容量および抵抗がより小さい。図１に示すように一般に８つの向きがある。各向きは、大文字「Ｆ」として示されている。図１の向きＶ１を反時計回りに９０度回転させると向きＶ２になる。向きＶ３およびＶ４は、それぞれ、更に９０度および１８０度半時計回りに回転させたものである。向きＶ５は、垂直軸周りのＶ４の鏡像である。向きＶ６、Ｖ７およびＶ８は、向きＶ５を反時計回りに９０度、１８０度および２７０度回転させたものである。
【０００４】
ここで図４を参照しながら、図３のメモリ・アレイの向きについて詳しく説明する。メモリ・アレイの左上隅のメモリ・セル３００が向きＶ１に配置されている。メモリ・セル３００のレイアウトによれば、向きＶ１は、図４に示すように向きＶ３と同一である。向きＶ６のセル３０２は、セル３００の下側に示されている。これは、向きＶ８と同じである。向きＶ６は、向きＶ１を反時計回りに１８０度回転させ、垂直軸に関して鏡像を作ることによって得られる。セル３０４は、向きＶ１でセル３０２の下側に配置されている。従って、メモリ・セル３００、３０２および３０４は、メモリ・セルの第１のアレイを構成する。セル３０６、３０８および３１０は、メモリ・セルの第１のアレイに隣接し、それと揃ったメモリ・セルの第２のアレイを構成する。セル３０６、３０８および３１０は、それぞれ向きＶ６、Ｖ１およびＶ６で、セル３００、３０２および３０４の右側に配置されている。このように、メモリ・セルの第１および第２のアレイの両方で、同じ配置の向きが用いられる。セル３０６、３０８および３１０の向きＶ６、Ｖ１およびＶ６は、それぞれセル３００、３０２および３０４の垂直軸に関する鏡像として形成される。このような向きは、各セルが隣接セルとの間で他の形状を共有することを許容し、それにより後に詳細に説明するように、レイアウト面積を節約する。更に、従来技術によるこれらの従来のメモリ・セルは、行および列を成して配置され、それによりそれらは、水平および垂直方向で互いに整列する。
【０００５】
ここで図２に移って、従来技術の例示的メモリ・セル３０２に対応する電気的回路について詳しく説明する。図３の各メモリ・セルは、図２の模式図と電気的に等価である。更に、図３の各メモリ・セルの幾何学的レイアウトは、それらが先に述べたように異なる向きに配置できることを除いて、本質的に同一である。メモリ・セル３０２は、実線のセル境界で示されたように、上側および下側をそれぞれメモリ・セル３００および３０４で囲まれている。メモリ・セル３０２は、Ｎウエル領域２２２に形成されたＰチャネル・トランジスタ２０１および２０２と、Ｎウエル領域２２２の外側のＰ基板領域の上に形成されたＮチャネル・トランジスタ２０３および２０４とで構成されるラッチを含む。これらのトランジスタは、能動領域を横切るポリシリコンのゲート領域によって示されている。ここで、能動領域は、分離領域同士の間に形成され、ポリシリコンのゲート領域下のＰ＋、Ｎ＋又は低濃度ドープのチャネル領域である。Ｐチャネル・トランジスタ２０１および２０２のソース端子は、金属からＰ＋へのコンタクト領域２１２にある金属（図示されていない）中の正のＶｄｄ供給電圧に接続される。同様に、Ｎチャネル・トランジスタ２０３および２０４のソース端子は、金属からＮ＋へのコンタクト領域２１４にある金属（図示されていない）中のアース又はＶｓｓ供給電圧に接続される。金属からシリコンへのコンタクト領域２１２および２１４の各々は、２つの隣接するセルの各々の中のハーフ・コンタクト（ｈａｌｆ  ｃｏｎｔａｃｔ）によって構成される。ラッチの出力端子２１６および２１８は、図３に金属からＮ＋へのコンタクト領域として示されている。これらの出力端子２１６および２１８は、それぞれＮチャネル・トランジスタ２０５および２０６にアクセスするように接続される。Ｎチャネル・トランジスタ２０５および２０６のゲートは、破線で示されたようにワードライン２２０に接続される。Ｎチャネル・トランジスタ２０５および２０６の他の端子は、それぞれ点線で示すように、ビット・ラインＢＬＡ２０８および相補的ビット・ライン／ＢＬＡ２１０に接続される。
【０００６】
図３を参照すると、図２の模式図に対応する従来技術のレイアウト図が示されている。福浦らは、このセルの最小サイズが表１にリスト・アップしたデザイン・ルールによって決まると報告している。一般に、それらのデザイン・ルールのいずれもがメモリ・セルの水平又は垂直寸法を制限する。すなわち、それらの制限的なデザイン・ルールは、臨界寸法であり、短絡の可能性を増やさないでそれをそれ以上短縮することができない。図３には、セル３００と３０６との間に個々のメモリ・セルのサイズを制限する２つの臨界寸法が示されている。第１の臨界寸法は、隣接するポリシリコンの層２５０と２５２との間の距離Ｐ１である。これらの層は、端と端を揃えてあって、ポリシリコン層の短絡を増加させずに、また歩留まりを低下させずに、それ以上接近させることができない。第２の臨界寸法は、金属からシリコンへのコンタクト２５４と金属からポリシリコンへのコンタクト２５６との間の距離Ｃ１である。この距離Ｃ１を減らせば、もし距離Ｐ１を短くすることができたとしても、金属から金属への短絡が発生する。このように、個々のメモリ・セルのサイズおよび対応するアレイのサイズは、これらの臨界寸法によって制限される。
【０００７】
図５Ａおよび５Ｂは、従来技術による従来のメモリ・セルの対称性を示している。これらのメモリ・セルは、Ｖ１の向きに配置されている。垂直線Ｙ−Ｙは、図５Ａのメモリ・セルの左半分と右半分とを分離する。もし右半分を１８０度回転させて、左半分の上に乗せれば、すべての形状の層が整列する。例えば、ハーフ・コンタクト５０２は、ハーフ・コンタクト５００と揃う。図５Ｂのセルの上および下半分は、水平線Ｘ−Ｘによって分離される。下半分を１８０度回転させて、上半分の上に乗せれば、コンタクト５０６や５０４などのすべての形状の層がここでも整列する。このように、従来技術による従来のメモリ・セルの各半分は、メモリ・セルの他の半分と対称的になっている。
【課題を解決するための手段】
【０００８】
（発明の概要）
本発明の好適な実施の形態に従えば、アレイ中にセルを配置する方法が開示される。セルは、第１のアレイ中に交番する向きで複数回配置される。セルは、また第２のアレイ中にも交番する向きで複数回配置される。第２のアレイは、第１のアレイに隣接し、それからオフセット距離だけ離して配置される。オフセットは、隣接セル間の臨界距離を増大させ、それに対応してセル・サイズを短縮することを許容する。歩留まりを劣化させずにアレイ・サイズを短縮できる。
【０００９】
本発明の上述の特徴は、添付図面を参照しながら以下の詳細な説明からより完全に理解することができる。
【実施例】
【００１０】
（好適な実施の形態の詳細な説明）
図１７を参照すると、メモリ・アレイ、復号回路、相互接続セル又は当業者に既知のその他のアレイ図形用として本発明を有利に採用できる携帯型電子装置の一例として、ワイヤレス電話機のブロック図が示されている。ワイヤレス電話機は、アンテナ１７００、無線周波数トランシーバ１７０２、ベースバンド回路１７１０、マイクロフォン１７０６、スピーカ１７０８、キーパッド１７２０およびディスプレイ１７２２を含む。ワイヤレス電話機は、当業者に既知であるように、充電可能な電池（図示されていない）によって電力を供給されることが好ましい。アンテナ１７００は、当業者に既知であるやり方で、ワイヤレス通話するための無線周波数環境と相互作用することを許容する。無線周波数トランシーバ１７０２は、無線周波数信号をアンテナ１７０２を介して送受信することを許容する。送信される信号は、ベースバンド回路１７１０から受信される音声／データ出力信号によって変調される。受信された信号は、復調されて、音声／データ入力信号としてベースバンド回路１７１０に供給される。アナログ・セクション１７０４は、アナログ音声信号を受信するためのマイクロフォン１７０６に接続されたアナログ・デジタル変換器１７２４を含む。アナログ・デジタル変換器１７２４は、それらのアナログ音声信号をデジタル・データに変換して、それらをデジタル信号プロセッサ１７１６に供給する。アナログ・セクション１７０４は、スピーカ１７０８に接続されたデジタル・アナログ変換器１７２６を含む。スピーカ１７０８は、音声出力をユーザに供給する。デジタル・セクション１７１０は、１又は複数の集積回路に具体化され、マイクロ・コントローラ・ユニット１７１８、デジタル信号プロセッサ１７１６、不揮発性メモリ回路１７１２および揮発性メモリ回路１７１４を含む。不揮発性メモリ回路１７１２は、読み出し専用メモリ（ＲＯＭ）、強誘電体メモリ（ＦｅＲＡＭ）、フラッシュ・メモリ又は当業者に既知のその他の不揮発性メモリを含む。揮発性メモリ回路１７１４は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）又は当業者に既知のその他の揮発性メモリを含む。マイクロ・コントローラ１７１８は、キーパッド１７２０と相互作用して電話番号入力を受信し、ユーザからの入力を制御する。マイクロ・コントローラ・ユニット１７１８は、ディスプレイ１７２２に対する駆動機能を提供し、ダイヤル番号、電池の寿命など電話機の現在の状態および受信した英数字のメッセージを表示する。デジタル信号プロセッサ１７１６は、送信符号化、受信復号化、エラー検出および修正、エコー・キャンセル、音声帯フィルタリング等、実時間での信号処理を提供する。マイクロ・コントローラ・ユニット１７１８とデジタル信号プロセッサ１７１６は、両方ともに不揮発性メモリ回路１７１２とのインタフェースとなって、プログラム命令およびユーザ・プロファイル・データを受け渡しする。マイクロ・コントローラ・ユニット１７１８とデジタル信号プロセッサ１７１６は、また揮発性メモリ回路との１７１４とのインタフェースともなって、信号処理、音声認識処理およびその他のアプリケーションを行う。
【００１１】
ここで図６に移ると、図２のメモリ・セルと電気的に等価な本発明の６メモリ・セル・アレイのレイアウト図が示されている。メモリ・セルの各トランジスタは、図３に関して先に述べたのと同じ相対位置にある。メモリ・セルは、図７に示される構成で配置される。メモリ・セル６００、６０２および６０４は、それぞれ向きＶ１、Ｖ８およびＶ１に配置されて第１のメモリ・セル・アレイを構成する。メモリ・セル６０６、６０８および６１０は、それぞれ向きＶ６、Ｖ３およびＶ６に配置されて第２のメモリ・セル・アレイを構成する。別の実施の形態では、メモリ・セル６０６、６０８および６１０は、メモリ・セル６００、６０２および６０４に対してわずかに変化した配置になっている。すなわち、第１および第２のメモリ・セル・アレイは、交番する向きを有しているが、第１のアレイの交番する向きは、第２のアレイの交番する向きと異なる。第２のメモリ・セル・アレイは、第１のメモリ・セル・アレイに隣接し、距離Ｏ２だけずれている。この距離Ｏ２は、ポリシリコン・ラインの幅の半分又はＮチャネル・トランジスタ６５０のゲート長の半分である。従って、ポリシリコン・ゲート６５０の上端がポリシリコン・ゲート６５２の中心に揃っている。
【００１２】
金属からポリシリコンへのコンタクト６５６と下層のポリシリコン・ワードラインＷＬという構造は、メモリ・セル６００と６０６との間で共有される。従って、ポリシリコン・ワードラインＷＬは、金属からポリシリコンへのコンタクト６５６と正しく整列するためにオフセット距離Ｏ２だけずらす必要がある。この段差は、３つの直列接続された矩形形状によって形成される。これらの３つの矩形形状のパターニングは、従来技術の対応する単一矩形（図３）よりも若干難しい。しかし、段差は、それがなければ整列するはずの形状のオフセットを許容するため、歩留まりの低下なしでメモリ・セルのサイズを短縮できる。作製が完了したあとの最終的なワードラインＷＬ図形の端部は、図示のようにコーナを持たない。ポリシリコン・ワードラインＷＬ図形のすべてのコーナは、丸められて、メモリ・セル６００と６０６との間の遷移は、一般に直線である。
【００１３】
半導体集積回路は、半導体層を堆積させ、層の一部の上にフォトレジスト・パターンを形成し、露出部分の層の残存部をエッチングして適切な形状を作成することによって作製される。フォトレジスト・パターンは、感光性材料あるいは、フォトレジストとして知られる材料を、好ましくは、短波長の紫外光によってパターン化されたマスク又はレチクルを通して露光することによって定義される。露光されたフォトレジスト部分は、硬化する。フォトレジストの未露光の軟らかい領域が次に除去されて半導体層の露出部分が残される。あるいは、その他のタイプのフォトレジストを使用すれば、露光した部分が除去され、未露光部分が硬化する。しかし、ミクロン以下のパターンの形体が光の波長に近づくときは、強め合う干渉と弱めあう干渉によってそれらの形体間および周囲に複雑な回折パターンが形成される。それらの複雑な回折パターンは、フォトレジストの露光領域と未露光領域との間のコントラストに影響を及ぼす。更に、１つのパターンの近傍は、近接パターンのサイズ又は形状に影響を及ぼす。この結果、ポリシリコン・ゲート形状のコーナなどの露光領域の隅は、中央領域よりも少ない光しか当たらない。これによって、コーナの露光量が減って丸め効果が現れる。同様な効果は、四角いコンタクト・ホールでも観察され、円形の半導体層として現れる。細長い形状に対するこの露光量の低下は、形状の長さを減少させることになる。
【００１４】
コーナが丸くなったり、長さが短縮されたりするこの効果を、レチクル・パターンのサイズを半導体層の望ましい最終的なサイズよりも幅広く、より長くするように調節することによって補償することがある程度可能である。しかし、この補償効果は、限られている。すなわち、近接する図形間の距離が縮まるにつれて、露光領域と未露光領域との間のコントラストが小さすぎるようになる。半導体層形状の最小間隔としてデザイン・ルールが確立された。図形間に必要とされる間隔は、図形の幅と、図形間の最小間隔に該当する距離とに依存する。例えば、端から端までに隙間を持つ狭い幅の図形は、もしその図形を間隔の方向に直交する方向にオフセットさせて、最小間隔に該当する距離を減らすことができれば必要な空間を少なくできる。オフセットを増やせば、オフセットに直交する方向の最小間隔は、低下する。このオフセットによって露光される領域に到達する光が増えて、未露光領域の回折パターンが少なくなる。このようにして、最小間隔の短縮が可能になる。最小限の間隔を持って離された端部における露光領域と未露光領域との間のコントラストがそれに応じて増えるためである。図形の幅が図形間の間隔に等しいかそれより短い場合は、幅の半分に等しいオフセットは、オフセットの方向に図形の端部の重なりがあっても、必要な最小間隔を顕著に短縮する。狭い図形の幅よりもオフセットが大きい場合は、オフセットの方向で端部は、重ならず、オフセットに直交する方向に必要とされる間隔を更に大きく短縮することができる。
【００１５】
図６に戻って、Ｎチャネル・トランジスタ６５０および６５２の向かい合った端部間の臨界距離Ｐ２は、オフセット距離Ｏ２によって露光領域と未露光領域との間にコントラストが増大するため、短縮できる。このようにして、メモリ・セルの水平寸法が短縮される。臨界距離Ｐ２は、露光領域と未露光領域との間のコントラスト増大のせいでオフセットなしの図３の臨界距離Ｐ１よりも小さい。従って、図６の各メモリ・セルの垂直寸法は、図３のメモリ・セルと同じである。しかし、図６の各メモリの水平寸法は、図３のメモリ・セルよりも約２．５パーセント短い。水平寸法が短いため、揮発性メモリ・アレイ１７１４（図１７）の水平寸法は、２パーセント以上短縮する。これは、メモリ・セルがメモリ・アレイ領域のほとんどを占有するためである。更に、メモリ・アレイ領域のこの短縮は、歩留まりに悪影響を与えないし、オフセットＯ２のときの臨界距離Ｐ２は、オフセットなしの従来技術による臨界距離Ｐ１に等しいかそれより短い。メモリ・セルの寸法が短縮されるので、金属からＮ＋へのコンタクト６５４と金属からポリシリコンへのコンタクト６５６との間の臨界距離Ｃ２も短縮される。オフセットとセル幅との組み合わせは、臨界距離Ｃ２が歩留まりを顕著に低下させないように選ばれる。図６の実施の形態では、セルのオフセットおよび幅の短縮の大きさは、臨界距離Ｃ２によって制限される。
【００１６】
図８Ａおよび図８Ｂは、本発明のメモリ・セルの対称性を示す。これらのメモリ・セルは、Ｖ１の向きに配置されている。垂直線Ｙ−Ｙは、図８Ａのメモリ・セルの左半分と右半分とを分離する。もし右半分を１８０度回転させて、左半分の上に乗せても、すべての形状の層は、整列しない。例えば、ハーフ・コンタクト８０２および下層のポリシリコンは、ハーフ・コンタクト８００と揃わない。図８Ｂのセルの上半分および下半分は、水平線Ｙ−Ｙによって分離される。もし下半分を１８０度回転させて、上半分の上に乗せても、ハーフ・コンタクト８０２および下層のポリシリコンは、ハーフ・コンタクト８００と揃わない。従って、本発明のこの実施の形態のメモリ・セルの各半分は、メモリ・セルの他の半分と対称的でないことが好ましい。
【００１７】
ここで図９を参照すると、本発明の別の実施の形態のレイアウト図が示されている。このレイアウト図も６メモリ・セルのアレイであり、図２のメモリ・セルと電気的に等価である。メモリ・セルの各トランジスタは、図６に関して先に述べたものと相対的に同じ位置にある。メモリ・セルは、図７に示された形状に配置される。しかし、オフセットは、距離Ｏ３に増えている。増加したオフセットＯ３は、Ｎチャネル・ポリシリコン・ゲート９５０に対してＮチャネル・ポリシリコン・ゲート９５２を移動させて、垂直方向でそれらの端部間に重なりがないようにされる。Ｎチャネル・ポリシリコン・ゲート９５２のこのオフセットは、最適なものであり、隣接するポリシリコン図形間にほぼ等しい間隔を与える。垂直オフセットＯ３のこの増大によって、ポリシリコン・ゲート９５２とポリシリコン・ゲート９５０との間の水平間隔を短縮できる。結果として、先に述べたようにフォトレジスト・パターンの露光領域と未露光領域との間のコントラストが増大するため、臨界距離Ｐ３は、臨界距離Ｐ１よりも短くなる。これは、図３の従来技術によるメモリ・セルよりも約５パーセント短く、図６の前の実施の形態より約２．５パーセント短いメモリ・セルの水平寸法を提供する。ポリシリコン・ゲート９５０とポリシリコン・ゲート９５２との間で、限界の臨界距離は、今や距離Ｐ３となった。しかし、これと異なるポリシリコン・ゲート間隔又はデザイン・ルールを有する本発明の別の実施の形態に関して、セル・サイズが臨界距離Ｃ３又はその他の間隔制約によって制限されることがある。
【００１８】
図１０のレイアウト図は、本発明の更に別の実施の形態である。このレイアウト図は、図２のメモリ・セルと電気的に等価な６メモリ・セルのアレイであり、次に述べるようにトランジスタの幅が広い点だけが異なる。メモリ・セルの各トランジスタは、図６に関して先に述べたのと同じ相対的位置にある。メモリ・セルは、図７に示すような形状に配置される。オフセット距離Ｏ４は、先のオフセット距離Ｏ３と同じである。しかし、メモリ・セルの水平寸法は、図６のメモリ・アレイとほとんど同じであるか、あるいは、図３の従来技術によるメモリ・セルよりも約２．５パーセント小さい。従って、この実施の形態は、メモリ・セル１０００および１００２のＮチャネル・ポリシリコン・ゲート１０５０とＮチャネル・ポリシリコン・ゲート１０５２との間の臨界距離Ｐ４を大幅に増大させる。金属からＮ＋へのコンタクト１０５４と金属からポリシリコンへのコンタクト１０５６との間の臨界距離Ｃ４もまた、幅広いＮチャネル・トランジスタ１０５０、１０６４、１０６６および１０６８のおかげで、Ｃ３（図９）と比べて増大する。従って、セル・サイズが減少するときの限界となる臨界距離は、Ｐ４、Ｃ４又は両方である。図９のメモリ・セルに比べて追加されたメモリ・セルの幅は、メモリ・セル１０００の各々の側のＮ＋１０６０および１０６２の幅の増加を許容する。結果として、Ｎチャネルのラッチ・トランジスタ１０５０および１０６４と、アクセス・トランジスタ１０６６および１０６８の幅が増大する。この幅の増大は、ビット・ラインとメモリ・セル・ラッチとの間の抵抗を引き下げ、それによってメモリ・セルの読み書き時間を短縮させる。
【００１９】
メモリ・セルは、周辺において、データを記憶しない特殊なセルで終端されるのが普通である。従って、データを記憶しない周辺用メモリ・セルは、フォトリソグラフィおよびソフト・エラー効果の悪影響を最小限に留めるためにすべての他のメモリ・セルと同じような幾何学的パターンによって取り囲まれる。これらの特殊なセルは、実際のメモリ・セルと区別するために、しばしばダミー・セル又はエッジ・セルと呼ばれる。図１１は、図３の従来技術によるメモリ・セル１１００および１１０２によって構成されるアレイの左端を終端するために使用されるエッジ・セル１１０４および１１０６のレイアウト図である。１つのエッジ・セルが、Ｖ１の向き１１０６およびＶ６の向き１１０４に配置される。
【００２０】
図１２を参照すると、図９のメモリ・セルによって構成されるアレイの左端を終端するために使用されるエッジ・セルのレイアウト図が示されている。メモリ・アレイ・セル１２００および１２０２は、それぞれ向きＶ１およびＶ８に配置される。エッジ・セル１２０４および１２０６は、それぞれメモリ・セル１２００および１２０２を終端するようにアレンジされる。しかし、エッジ・セル１２０４および１２０６は、１つのセルを異なる向きに配置したものではない。それらは、それぞれの対応するメモリ・セルを終端するように交互に配置された異なるセルである。
【００２１】
メモリ・アレイの下部周辺のエッジ・セルにも同様な違いが発生する。図１３は、図３のメモリ・セルによって構成される従来技術によるメモリ・アレイの下端を終端するために使用されるエッジ・セルのレイアウト図である。エッジ・セル１３０４および１３０６は、それぞれ従来技術によるメモリ・セル１３００および１３０２を終端する。エッジ・セル１３０４は、垂直軸に関するエッジ・セル１３０６の鏡像である。このように、向きの異なる単一のエッジ・セルが図３のメモリ・アレイの下部を終端する。比較として、図１４のエッジ・セルは、図９のメモリ・セルによって構成される下端を終端する。エッジ・セル１４０４および１４０６は、それぞれメモリ・セル１４００および１４０２を終端する。しかし、エッジ・セル１４０４と１４０６とは、異なるセルである。
【００２２】
図１５に進むと、図３のメモリ・セルによって構成されるアレイの左下隅を終端するために使用されるコーナ・セルが示されている。コーナ・セル１５０４は、左エッジ・セル１５００および下側のエッジ・セル１５０６を終端するようにアレンジされる。先に述べたように、エッジ・セル１５００および１５０６は、それぞれ従来技術によるメモリ・セル１５０２の左および下側エッジを終端する。異なる向きに配置された単一のエッジ・セル１５００が図３のメモリ・アレイの左および右端を終端する。同様に、異なる向きに配置された単一のエッジ・セル１５０６が図３のメモリ・アレイの上および下端を終端する。このように、異なる向きに配置された単一のコーナ・セル１５０４を用いて図３のメモリ・アレイの４つの隅すべてを終端することができる。
【００２３】
ここで図１６Ａを参照すると、図９のメモリ・セルによって構成されるアレイの左下隅を終端するために使用されるエッジ・セル１６０４のレイアウト図が示されている。エッジ・セル１６０４は、左エッジ・セル１６００および下エッジ・セル１６０６を終端し、それらがメモリ・セル１６０２を終端する。図１６Ｂは、図９のメモリ・セルによって構成されるアレイの右下隅のエッジ・セル１６１４のレイアウト図である。エッジ・セル１６１４は、右エッジ・セル１６１０および下エッジ・セル１６１２を終端し、それらがメモリ・セル１６０８を終端する。図１６Ａと図１６Ｂのエッジ・セルは、異なるので、コーナ・セル１６０４と１６１４も異なる。実際、図９のメモリ・アレイを終端するために、それぞれの隅に対して４つの異なるコーナ・セルを採用することが好ましい。しかし、本発明独自のエッジ・セルは、従来のエッジ・セルより広いレイアウト面積を必要としない。
【００２４】
本発明について例示的な実施の形態を参照しながら説明してきたが、この説明は、限定的な意図のものではない。本発明のその他の実施の形態とともに、例示的実施の形態に対する各種の修正および組み合わせが、本説明を参照することによって当業者には、明らかとなる。本発明の特徴は、メモリ・セルだけに限らない。一般に、１つのセルを繰り返して、単一又は多重レベルの幾何学的パターンを構成できる。例えば、本発明のスタガ（千鳥状）配置されたアレイ技術は、デコーダ、センス・アンプ又はその他の回路などの任意の単一又は多重レベルのアレイ図形の寸法を短縮するために用いることができる。更に、ポリシリコンとコンタクトのような例示的な層間の臨界寸法は、限定的な意味で解釈されるべきでない。そのような臨界寸法は、能動領域、金属ゲート、金属相互接続又はその他の層間にも発生する。
【図面の簡単な説明】
【００２５】
【図１】１つのセルを配置するときの８つの向きを示す図。
【図２】従来技術による６トランジスタ式スタティック・ランダム・アクセス・メモリ・セルの模式図。
【図３】図２に示したような６メモリ・セル・アレイの従来技術によるレイアウト図。
【図４】図３の６メモリ・セル・アレイの向きを示す図。
【図５Ａ】図２に示したような従来技術による単一のメモリ・セルのレイアウト図。
【図５Ｂ】図２に示したような従来技術による単一のメモリ・セルの別のレイアウト図。
【図６】図２のメモリ・セルに電気的に等価な本発明の６メモリ・セル・アレイのレイアウト図。
【図７】図６の６メモリ・セルのアレイの向きを示す図。
【図８Ａ】本発明の単一のメモリ・セルのレイアウト図。
【図８Ｂ】本発明の単一のメモリ・セルの別のレイアウト図。
【図９】図７と同じ向きを有する本発明の６メモリ・セル・アレイの別の実施の形態のレイアウト図。
【図１０】図７と同じ向きを有する本発明の６メモリ・セル・アレイの別の実施の形態のレイアウト図。
【図１１】図３のメモリ・セルによって構成されるアレイの左端を終端するために用いられるエッジ・セルのレイアウト図。
【図１２】図９のメモリ・セルによって構成されるアレイの左端を終端するために用いられるエッジ・セルのレイアウト図。
【図１３】図３のメモリ・セルによって構成されるアレイの下端を終端するために用いられるエッジ・セルのレイアウト図。
【図１４】図９のメモリ・セルによって構成されるアレイの下端を終端するために用いられるエッジ・セルのレイアウト図。
【図１５】図３のメモリ・セルによって構成されるアレイの左下隅を終端するために用いられるエッジ・セルのレイアウト図。
【図１６Ａ】図９のメモリ・セルによって構成されるアレイの左下隅を終端するために用いられるエッジ・セルのレイアウト図。
【図１６Ｂ】図９のメモリ・セルによって構成されるアレイの右下隅を終端するために用いられるエッジ・セルのレイアウト図。
【図１７】本発明を有利に採用できる携帯型電子装置の一例としてのワイヤレス電話のブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【国際調査報告】
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