(57)【要約】  高出力半導体デバイスのための基材配置物は、ＳｉＣウエハの表面上に付着させたＳｉ層を有するＳｉＣウエハを包含する。Ｓｉ第１層、ＳｉＯ２中間層およびＳｉ第３層を有するＳＯＩ構造体が、そのＳｉ第３層を、ＳｉＣウエハ上に付着させたＳｉに接着して、単一構造体を形成する。ＳＯＩのＳｉ第１層およびＳｉＯ２中間層を除去して、純粋なＳｉ第３層を残し、この上にさまざまな半導体デバイスを製作することができる。Ｓｉ第３層および付着Ｓｉ層を、１種以上の半導体デバイスをＳｉＣウエハ上に製作することができるように基材配置物の一部にわたり除去してもよい一方、他の半導体デバイスを純粋なＳｉ第３層上に対応させてもよい。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体構造体の作成方法であって、
炭化ケイ素ウエハを提供する段階；
前記ウエハの表面上にケイ素層を付着させる段階；
ケイ素第１層、ケイ素酸化物中間層およびケイ素第３層を有するシリコン・オン・インシュレーター構造体を提供する段階；
前記ケイ素第３層を、前記ウエハの前記表面上にある前記ケイ素付着層に接着する段階；
前記ケイ素第１層を前記シリコン・オン・インシュレーター構造体から除去する段階；
前記ケイ素酸化物中間層を前記シリコン・オン・インシュレーター構造体から除去して、前記ケイ素第３層を曝露する段階；および
少なくとも１つの半導体デバイスを、前記曝露されたケイ素第３層上に製作する段階、
を含む、前記方法。
【請求項２】
前記炭化ケイ素ウエハを、多結晶質立方晶系炭化ケイ素ならびに４Ｈおよび６Ｈポリタイプからなる群より選択する段階を包含する、請求項１に記載の方法。
【請求項３】
前記ケイ素層を、非晶質ケイ素およびポリシリコンからなる群より選択する段階を包含する、請求項１に記載の方法。
【請求項４】
接着段階が、
約１０ｎｍ未満の表面粗さまで、前記ケイ素第３層を研磨し、前記ウエハの前記表面上にある前記ケイ素付着層を研磨し；そして
前記研磨した表面を接合し、加圧する、
ことを含む、請求項１に記載の方法。
【請求項５】
得られた構造体を約５００〜１１００℃でアニールする追加的段階を包含する、請求項４に記載の方法。
【請求項６】
請求項１に記載の方法であって、
前記ケイ素第３層を曝露した後、前記曝露されたケイ素の一部の上にマスキング材料を付着させて、非曝露領域を残す段階；
前記非曝露領域中の前記ケイ素第３層および下にあるケイ素層を除去して、前記炭化ケイ素ウエハの表面を曝露する段階；
前記マスキング材料を除去する段階；
少なくとも１つの半導体デバイスを、前記曝露された炭化ケイ素ウエハ表面上に製作し、少なくとも１つの半導体デバイスを、前記曝露されたケイ素第３層の上に製作する段階、
を包含する、前記方法。
【請求項７】
純粋な単結晶炭化ケイ素ウエハを提供する段階を包含する、請求項６に記載の方法。
【請求項８】
４Ｈおよび６Ｈポリタイプからなる群より選択される純粋な単結晶炭化ケイ素ウエハを提供する段階を包含する、請求項７に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
関連出願への相互参照
本出願は、２００４年１０月２７日提出の米国仮特許出願第６０／６２２２０１号の優先権の利益を主張するものであり、該仮特許出願を本明細書中で明白に参考として援用する。
【０００２】
発明の背景
発明の分野
本発明は、一般に半導体構造体、より詳細には、高出力半導体デバイスのための基材配置物に関する。
【０００３】
関連技術の説明
例えばＳｉ（ケイ素）およびＧａＮ（窒化ガリウム）から作成される半導体デバイスは、基材上に製作される。さまざまな前記デバイスは、非常に高い出力密度で作動する高出力デバイスである。そのような高出力デバイスの例としては、２〜３例を挙げると、電源スイッチ、増幅器、ＧａＮ系マイクロ波集積回路およびレーザーが挙げられる。これらのデバイスには、これらにより発生する熱を放散させるための低耐熱性チャンネルが必要である。
【０００４】
本発明の主な目的は、高出力半導体デバイスにより発生する熱を除去するための高い熱伝導性を適切に提供する基材配置物を提供することである。
発明の概要
半導体構造体の作成方法は、炭化ケイ素ウエハを提供する段階と、該ウエハの表面上にケイ素層を付着させる段階とを包含する。ケイ素第１層、ケイ素酸化物中間層およびケイ素第３層を有するシリコン・オン・インシュレーター構造体が、そのケイ素第３層を、ウエハの表面上にあるケイ素付着層に接着している。ケイ素第１層をシリコン・オン・インシュレーター構造体から除去した後、ケイ素酸化物中間層を除去して、ケイ素第３層を曝露する。少なくとも１つの半導体デバイスを、曝露されたケイ素第３層上に製作する。
【０００５】
本発明の適用性のさらなる範囲は、以下に提供する詳細な説明から明らかになるであろう。しかしながら、詳細な説明から本発明の精神および範囲内のさまざまな変更および修正が当業者に明らかになるため、詳細な説明および具体例は、本発明の好ましい態様を開示してはいるが、例示のために提供しているに過ぎないことを理解すべきである。
【０００６】
本発明は、以下に提供する詳細な説明および添付図面から、より完全に理解されることになるであろう。添付図面は、必ずしも一定の率で縮尺されておらず、例示のために提供されているに過ぎない。
【０００７】
好ましい態様の説明
図１Ａにおいて、表面１１を有するウエハ１０は、その高い熱伝導性に起因して本明細書中で利用されるＳｉＣ（炭化ケイ素）ウエハである。ＳｉＣウエハ１０は、高温における長期間の信頼できる作動を保証する極度の熱安定性を示す。ＳｉＣウエハ１０は、容易に入手可能な４Ｈもしくは６Ｈポリタイプでできていることができ、または、続いて施用される半導体デバイスによっては、ポリ３−Ｃ  ＳｉＣ（多結晶質立方晶系ＳｉＣ）を用いることもできる。この後者の材料は４Ｈおよび６Ｈポリタイプより価格が安いという利点を有し、より大きな直径サイズで製作され市販されている。
【０００８】
製作工程における次の段階では、図１Ｂに示すように、ウエハ１０の表面１１上にＳｉ層１２を付着させる。Ｓｉ層１２は、例えばスパッタリングにより付着させるα−Ｓｉ（非晶質Ｓｉ）であるか、例えば化学蒸着により付着させるポリ−Ｓｉ（ポリシリコン）のいずれかである。
【０００９】
図１Ｃでは、Ｓｉ第１層１５、ＳｉＯ２（二酸化Ｓｉ）中間層１６、および同様にＳｉの第３層１７で構成されるＳＯＩ（Ｓｉ・オン・インシュレーター）構造体１４を、ウエハ１０に接触させ、Ｓｉ層１２を介して接着させている。接着は、最初に、Ｓｉ層１２および１７それぞれの表面１８および１９を、２つの表面１８および１９の粗さが約１０ｎｍ（ナノメートル）未満になるように研磨することにより達成する。その後、これらの表面を互いに接触させ、加圧して、２つの構造体を一緒に接着する。その後、接着した配置物を約５００°〜１１００℃（摂氏度）でアニールすると、接着強度を向上させることができる。
【００１０】
図１Ｄのように、該工程では、続いてＳＯＩ構造体１４からＳｉ第１層１５が除去される。この除去は、最初に機械的除去、例えば研削によりＳｉ層１５の主要な塊を除去した後、ＳｉＯ２層１８までプラズマエッチングして残りのＳｉを除去することによることができる。つぎに、ＳｉＯ２層１６を、図１Ｅに示すようにフッ化水素またはフッ化水素酸などを用いて除去すると、ＳｉＣベース１０と単結晶Ｓｉ表面層１７を備える基材２０が残り、この表面層上に、さまざまな半導体デバイスを当業者に周知の技術により製作することができる。そのような半導体デバイスの一例を図２に例示する。
【００１１】
図２は、ＧａＮベースのＨＥＭＴ（高電子移動度トランジスタ）デバイス２６を例示している。トランジスタ２６は、ＧａＮの付着に適したＳｉの単結晶層１７上に付着しているＧａＮ層２８を包含する。ＡｌＧａＮ（アルミニウムＧａＮ）層３０が、ＧａＮ層２８上に付着しており、一連の接点を備えている。より詳細には、チタン−アルミニウム組成物でできていることができる接点３２および３３は、ＨＥＭＴ２６のそれぞれソースおよびドレインを形成し、ニッケル−金組成物でできていることができる接点３４は、ショットキーゲート接点を形成している。
【００１２】
図３では、ＭＯＳ（金属酸化物半導体）トランジスタ３８が基材２０上に形成されている。ＭＯＳトランジスタ３８は、単結晶Ｓｉ層１７中に拡散またはイオン注入されているソースおよびドレイン領域４０および４１を包含する。トランジスタゲート４２は、付着させた薄い酸化物層４３の上を覆って施用されており、抵抗接点４３、４４および４５は、それぞれソース、ドレインおよびゲート領域に施用されている。
【００１３】
バイポーラトランジスタ５０を図４に例示する。バイポーラトランジスタ５０は、Ｓｉ層１７中にコレクター領域５２および該コレクター領域５２内にベース領域５３を包含する。コレクター５２およびベース５３に隣接するＳｉ層１７の領域は、トランジスタのエミッター部を形成する。抵抗接点５６、５７および５８はそれぞれ、コレクター５２、ベース５３およびエミッター５４に施用されている。
【００１４】
基材２０は、図５に示すような半導体光学デバイスに対応することもできる。図５は、ｎ−型ＧａＮ層６２、ｐ−型ＧａＮ層６３およびそれらの間に置かれている多重量子井戸６４を包含する、ＧａＮベースの発光デバイス６０を例示している。抵抗接点６７および６８は、それぞれｎ−型ＧａＮ層６２およびｐ−型ＧａＮ層６３上に置かれている。
【００１５】
非常に簡単に述べると、ＩｎＧａＮ（インジウムＧａＮ）のようにエネルギーギャップの小さな所定の半導体材料が、ＧａＮなどエネルギーギャップのより大きな半導体材料からのエネルギー障壁に挟まれている場合、量子井戸がその障壁間に形成される。多重量子井戸配置物が、層６２および６３のような電圧がかかるｎ−型およびｐ−型半導体に挟まれている場合、ｐ−型半導体材料からのホールがｎ−型半導体材料からの電子と組み合わさって、多重量子井戸６４の組成および幅に応じて特定波長の光子を放出する。ＧａＮ系材料の場合、波長はＵＶまたは可視領域にある。電圧を接点６７と６８の両端間にかけると、ＵＶ光が発生し、主にデバイスの上面が映し出される。
【００１６】
図２、３、４および５のデバイスに関し、ウエハ１０は、より安価なポリ３−Ｃ  ＳｉＣ種でできていてもよく、多様な適合する半導体デバイスを同一基材２０上に作成してもよい。いくつかの用途では、高出力ＳｉＣベースのデバイスを、Ｓｉベースのデバイスと、同一基材上で組み合わせることが望ましい可能性がある。図６Ａ〜６Ｃに、この目的を達成するための基材の形成工程を例示する。
【００１７】
図６Ａにおいて、ウエハ７０は、ベースウエハ７２が好ましくは４Ｈまたは６Ｈポリタイプのような純粋な結晶質ＳｉＣでできている点を除き、図１Ｅのウエハ２０と同様に形成されている。図６Ｂにおいて、ウエハ７０の表面の一部をマスキング材料７３で覆って、曝露領域７４を残す。この領域７４中の層１２および１７の曝露部分を例えばエッチングにより除去すると、図６Ｃに示すように、単結晶ＳｉＣ（または、用いられている場合は立方晶系３−Ｃ）の表面７６が残る。
【００１８】
図７では、ＭＯＳトランジスタ７８が基材７０の曝露表面７６上に形成されている。ＭＯＳトランジスタ７８は、単結晶ＳｉＣウエハ７２中に拡散またはイオン注入されているソースおよびドレイン領域８０および８１を包含する。トランジスタゲート８２は、付着させた薄い酸化物層８３の上を覆って施用されており、抵抗接点８５、８６および８７は、それぞれソース、ドレインおよびゲート領域に施用されている。
【００１９】
図７は、基材７０上に製作された他の半導体デバイスも例示している。他の半導体デバイスを、一例として、ＭＯＳトランジスタ７８に対応するＳｉＣと対立するものとしてＳｉ層１７上に形成された図３のＨＥＭＴデバイスのように例示する。このように、ＳｉＣおよびＳｉをベースとする半導体デバイスの両方を、純粋な結晶質ＳｉＣウエハを用いて同一基材上に作成することができる。
【００２０】
上記詳細な説明は、本発明の原理を例示しているに過ぎない。したがって、当業者なら、本明細書中に明白に記載または図示されていなくても、本発明の原理を具体化する、したがって本発明の精神および範囲内にある、さまざまな配置物を考案することができることは、理解されるであろう。
【図面の簡単な説明】
【００２１】
【図１】図１Ａ〜１Ｅは基材の製作を例示する図である。
【図２】図２は基材上に形成されたさまざまな半導体デバイスを例示する図である。
【図３】図３は基材上に形成されたさまざまな半導体デバイスを例示する図である。
【図４】図４は基材上に形成されたさまざまな半導体デバイスを例示する図である。
【図５】図５は基材上に形成されたさまざまな半導体デバイスを例示する図である。
【図６】図６Ａ〜６Ｃは代替的製作工程を例示する図である。
【図７】図７は代替的に製作された基材上に形成された半導体デバイスを例示する図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３】
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【図４】
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【図５】
2008518484.tif 000011
【図６Ａ】
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【図６Ｂ】
2008518484.tif 000013
【図６Ｃ】
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【図７】
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【手続補正書】
【提出日】平成19年10月10日(2007.10.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
請求項１に記載の方法であって、
前記ケイ素第３層を曝露した後、前記曝露されたケイ素の一部の上にマスキング材料を付着させて、曝露領域を残す段階；
前記曝露領域中の前記ケイ素第３層および下にあるケイ素層を除去して、前記炭化ケイ素ウエハの表面を曝露する段階；
前記マスキング材料を除去する段階；
少なくとも１つの半導体デバイスを、前記曝露された炭化ケイ素ウエハ表面上に製作し、少なくとも１つの半導体デバイスを、前記曝露されたケイ素第３層の上に製作する段階、
を包含する、前記方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
図１Ｄのように、該工程では、続いてＳＯＩ構造体１４からＳｉ第１層１５が除去される。この除去は、最初に機械的除去、例えば研削によりＳｉ層１５の主要な塊を除去した後、ＳｉＯ２層１６までプラズマエッチングして残りのＳｉを除去することによることができる。つぎに、ＳｉＯ２層１６を、図１Ｅに示すようにフッ化水素またはフッ化水素酸などを用いて除去すると、ＳｉＣベース１０と単結晶Ｓｉ表面層１７を備える基材２０が残り、この表面層上に、さまざまな半導体デバイスを当業者に周知の技術により製作することができる。そのような半導体デバイスの一例を図２に例示する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
図３では、ＭＯＳ（金属酸化物半導体）トランジスタ３８が基材２０上に形成されている。ＭＯＳトランジスタ３８は、単結晶Ｓｉ層１７中に拡散またはイオン注入されているソースおよびドレイン領域４０および４１を包含する。トランジスタゲート４２は、付着させた薄い酸化物層４３の上を覆って施用されており、抵抗接点４５、４６および４７は、それぞれソース、ドレインおよびゲート領域に施用されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図７は、基材７０上に製作された他の半導体デバイスも例示している。他の半導体デバイスを、一例として、ＭＯＳトランジスタ７８に対応するＳｉＣと対立するものとしてＳｉ層１７上に形成された図２のＨＥＭＴデバイスのように例示する。このように、ＳｉＣおよびＳｉをベースとする半導体デバイスの両方を、純粋な結晶質ＳｉＣウエハを用いて同一基材上に作成することができる。
【国際調査報告】
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