(57)【要約】  複数の接点素子を有する少なくとも一つの電子装置と接触するためのシステム（１００）を提案する。本システムは、主要面（１０５ｍ）と、該主要面から突出する複数の接触端子（１１０）とを有する基板（１０５）を含み、ここでは、各接触端子は、高分子材料の芯（１２５）と該芯を囲む導電性材料の被覆（１１５、１２０、１３０、１３５）とを含み、該被覆は主要面から離れて配置された作用部（２１０ｂｓ、４１０ｅ、４２０ｖ）を有し、該作用部は、当該接点素子と、主要面と作用部との間に延伸する側面部（２１０１、４１０１、４２０１）とを電気的に接続する。提案された構造において、側面部は主要面に対し４５°〜７５°の角度をなす。
2008524611.tif 000002
【特許請求の範囲】
【請求項１】
複数の接点素子を有する少なくとも一つの電子装置と接触するためのシステム（１００）であって、主要面（１０５ｍ）と前記主要面から突出する複数の接触端子（１１０）とを有する基板（１０５）を含むシステムにおいて、前記各接触端子は高分子材料の芯（１２５）と該芯を囲む導電性材料の被覆（１１５、１２０、１３０、１３５）とを含み、前記被覆は当該接点素子を電気的に接続するための前記主要面から離れて配置された作用部（２１０ｂｓ、４１０ｅ、４２０ｖ）と、前記主要面と前記作用部との間に延伸する側面部（２１０ｌ、４１０ｌ、４２０ｌ）とを有し、
前記側面部は前記主要面に対して４５°〜７５°の角度をなすことを特徴とするシステム。
【請求項２】
前記高分子材料はシリコンをベースとし、前記被覆（１１５、１２０、１３０、１３５）は、前記主要面（１０５ｍ）上に配置された少なくとも一つの第１の金属層（１３０、１３５）と、前記芯（１２５）と整合する少なくとも一つの第２の金属層（１１５、１２０）とを含み、前記芯は前記少なくとも一つの第１の層と前記少なくとも一つの第２の層との間に密閉される、請求項１に記載のシステム（１００）。
【請求項３】
前記芯（１２５）は前記高分子材料内に埋込まれた導電性材料（１２７）をさらに含む、請求項１または請求項２のいずれか一項に記載のシステム（１００）。
【請求項４】
前記芯（１２５）は前記高分子材料内に埋込まれた磁性材料（１２７）をさらに含む、請求項１または請求項３のいずれか一項に記載のシステム（１００）。
【請求項５】
前記被覆の前記作用部は平坦面（２１０ｂｓ）から成り、前記芯（１２５）は２０％より高い圧縮歪み係数を有する、請求項１ないし請求項４のいずれか一項に記載のシステム（１００）。
【請求項６】
前記被覆の前記作用部は端部または頂点（４１０ｅ、４２０ｖ）から成り、前記芯（１２５）は５０％より低い圧縮歪み係数を有する、請求項１ないし請求項４のいずれか一項に記載のシステム（１００）。
【請求項７】
前記基板（１１３５；１３４０）は前記主要面に対向する別の主要面を有し、前記システムは前記別の主要面から突出する複数の別の接触端子（１２４０；１３４０ｕ）を含む、請求項１ないし請求項６のいずれか一項に記載のシステム（１２３０）。
【請求項８】
前記少なくとも一つの電子装置は複数のチップを含む半導体材料のウエハー（９０５；１００５）から成り、前記システムは前記チップを試験するためのプローブカードから成る、請求項１ないし請求項７のいずれか一項に記載のシステム（９１５；１０１５）。
【請求項９】
前記少なくとも一つの電子装置は少なくとも一つのプリント回路基板（１１０５）を含み、各プリント回路基板（１１０５）は複数の導電性トラック（１１１０）と該基板上に搭載された少なくとも一つの電力チップ（１１１５）とを含み、前記システムは前記各電力チップを少なくとも一つのトラックに接続するための相互接続素子（１１３０）から成り、前記接触端子（１１４０；１２４０）は前記トラックと前記少なくとも一つの電力チップとを接触させるための異なる高さを有する、請求項１ないし請求項７のいずれか一項に記載のシステム（１１３０）。
【請求項１０】
前記少なくとも一つの電子装置は複数のチップ（１３０５ｌ、１３０５ｈ）を含み、前記システムは前記チップを接続するための相互接続素子（１３３０）から成る、請求項１ないし請求項７のいずれか一項に記載のシステム（１１３０）。
【請求項１１】
請求項９に記載の相互接続素子（１１３０；１２３０）と前記少なくとも一つのプリント回路基板（１１０５；１２０５）とを含む電子部品組立体（１１００；１２００）であって、前記各基板は前記相互接続素子に対向するとともに、当該トラック（１１１０；１２１０）の少なくとも一部と、当該接触端子（１１４０）によりまたは前記相互接続素子の別の接触端子（１２４０）により接触された前記少なくとも一つの電力チップ（１１１５；１２１５）とを有する、電子部品組立体（１１００；１２００）。
【請求項１２】
前記相互接続素子（１１３０）の前記基板（１１３５）上に搭載された、各基板（１１０５；１２０５）の前記少なくとも一つの電力チップ（１１１５）を駆動するための手段（１１４５）を更に含む、請求項１１に記載の電子部品組立体（１１００）。
【請求項１３】
請求項１０に記載の相互接続素子（１３３０）と前記複数のチップ（１３０５ｌ、１３０５ｕ）とを含むマルチチップモジュール（１３００）であって、各チップは前記相互接続素子に対向するとともに、前記相互接続素子の当該接触端子（１３４０ｌ）または別の接触端子（１３４０ｈ）により接触される、マルチチップモジュール（１３００）。
【請求項１４】
複数の接点素子を有する少なくとも一つの電子装置と接触するためのシステムを製造する方法であって、前記方法は、
主要面を有する基板（１０５）を提供する工程と、
前記主要面から突出する複数の接触端子（１１５−１３５）を形成する工程とを含み、各接触端子は芯（１２５）と該芯を囲む導電性材料の被覆（１１５、１２０、１３０、１３５）とを含み、前記被覆は当該接点素子を電気的に接続するための前記主要面から離れて配置された作用部（２１０ｂｓ、４１０ｅ、４２０ｖ）と、前記主要面と前記作用部との間に延伸する側面部（２１０ｌ、４１０ｌ、４２０ｌ）とを有し、
前記側面部は前記主要面に対して４５°〜７５°の角度をなすことを特徴とする方法。
【請求項１５】
前記接触端子を形成する工程は、
露出面（６０５ｍ；８１５ｍ）を有する犠牲構造体（６０５；８０５、８１０）であって、前記露出面に対応する作用面（６０５ｍ；８０５ｍ）を有する半導体材料のウエハー（６０５；８０５）を含む犠牲構造体を提供することと、
前記接触端子と整合する前記露出面上に複数の溝（６２０ａ〜６２０ｄ）を形成するために前記犠牲構造体を選択的にエッチングすることと、
前記犠牲構造体の前記露出面上に少なくとも一つの第１の金属層（１１５、１２０）を蒸着することと、
前記溝を高分子材料（１２５）により充填することと、
前記接触端子を含む構造体を得るために、前記少なくとも第１の金属層上に少なくとも一つの第２の金属層（１２５、１３０）を蒸着することと、
前記構造体と前記基板（１０５）を対応させることと、
前記犠牲構造体を除去することとを含む、請求項１４に記載の方法。
【請求項１６】
前記作用面（６０５ｍ；８０５ｍ）から前記ウエハー（６０５；８０５）内に延伸する少なくとも一つの多孔質シリコン層（６３０）を形成することを更に含む、請求項１５に記載の方法。
【請求項１７】
前記少なくとも一つの多孔質シリコン層（６３０）は、前記作用面（６０５ｍ）から延伸する外側層（６３０ｏ）と、前記外側層から延伸する内側層（６３０ｉ）とを含み、前記外側層は前記内側層の有孔率より低い有孔率を有する、請求項１６に記載の方法。
【請求項１８】
前記外側層の有孔率は４０％より低く前記内側層の有孔率は５０％より高い、請求項１７に記載の方法。
【請求項１９】
前記ウエハー（６０５）は、エッチング停止層として働く結晶面（１１１）を含み、前記結晶面は前記作用面（６０５ｍ）に対し所定の角度（α）をなす、請求項１４ないし請求項１８のいずれか一項に記載の方法であって、前記犠牲構造体を選択的にエッチングする工程は、
前記作用面（６０５ｍ）を保護層（６１０）で覆うことと、
前記溝（６２０ａ〜６２０ｃ）に対し、前記保護層（６１０）内に所定の形状を有する複数の窓（６１５ａ〜６１５ｃ）を開けることと、
所定のエッチング時間の間、前記ウィンドウ（６１５ａ〜６１５ｃ）を介して前記ウエハー（６０５）をウエットエッチングし、該エッチングは前記結晶面が露出されると実質的に停止され、これにより前記作用面から前記所定の角度で延伸する当該溝（６２０ａ〜６２０ｃ）を形成することとを含む、方法。
【請求項２０】
前記エッチング時間は、少なくとも一つの第１の溝（６２０ａ、６３０ｂ）内に露出された結晶面のみを有するのに必要な第１の時間より長く、これにより当該端子の前記作用部と整合する端部または頂点を有する前記少なくとも一つの第１の溝端部を有する、請求項１９に記載の方法。
【請求項２１】
前記エッチング時間は、少なくとも一つの第２の溝（６２０ａ、６３０ｂ）内に露出された結晶面のみを有するのに必要な第２の時間より短く、これにより当該端子の前記作用部と整合する平坦面を有する前記少なくとも一つの第２の溝端部を有する、請求項１９または請求項２０に記載の方法。
【請求項２２】
前記犠牲構造体を選択的にエッチングする前記工程は、前記作用面（６０５ｍ）を前記保護層（６１０）で覆うことを少なくとも１回繰り返すことと、前記保護層（６１０）内に前記ウィンドウ（６１５ａ〜６１５ｃ）を開口することと、前記ウィンドウ（６１５ａ〜６１５ｃ）を介して前記ウエハー（６０５）をウエットエッチングすることと、を含み、前記各繰り返しは異なる大きさの窓および／または異なるエッチング時間を有する、請求項１９ないし請求項２１のいずれか一項に記載の方法。
【請求項２３】
記犠牲構造体を選択的にエッチングする工程は、
前記ウエハー（６０５）内の所定の深さに、前記作用面（６０５ｍ）と平行な別のストップ層（７０５ｍ、７１５ｍ、７２０ｍ）を形成することをさらに含む、請求項１９ないし請求項２２のいずれか一項に記載の方法。
【請求項２４】
前記別のストップ層（７０５ｍ、７１５ｍ、７２０ｍ）は、結晶学的配向を有するかあるいは実質的に前記エッチングを防ぐｐ型不純物濃度を有する半導体材料の層（７０５、７１５、７３０）から成る、請求項２３に記載の方法。
【請求項２５】
前記犠牲構造体を選択的にエッチングする工程は、
前記ウエハー（８０５）の前記作用面（８０５ｍ）をフォトレジスト層（８１５）で覆うことと、
選択された領域内の前記フォトレジスト層を、該領域の端部から中央部に向かうにつれ変化する強度で露光することと、
前記露光に従って前記選択された領域内の前記フォトレジストを除去することにより当該溝（８２０ａ〜８２０ｂ）を形成することとを含む、請求項１４ないし請求項１８のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的にはエレクトロニクス分野に関する。より具体的には、本発明は電子装置に接触することに関する（例えば、半導体材料のウエハー内に作られたチップを試験するためのプローブカードにおける接触、または一つまたは複数のチップ特には電力タイプのチップの相互接続における接触）。
【背景技術】
【０００２】
あらゆる電子装置（例えば、半導体材料のチップ内に集積化された回路、または一つまたは複数のチップを組み込んだパッケージ）は複数の電気的接点を備えている。これらの電気的接点は、電子装置の任意の入出力（Ｉ／Ｏ）機能を実現するために電気的接続がなされる接点から成る。
【０００３】
例えば、チップの電気的接点は、パッド（一般的には長方形または正方形の平坦素子）またはバンプ（一般的には球状、半球状、楕円、または筒状の非平面素子）様式であろう。バンプは、また、弾性構造（コンプライアントバンプとして知られる）を得るようにマイクロスプリング上に搭載してもよい。チップがパッケージ内に組み込まれる場合、パッドまたはバンプはパッケージの対応する電気的接点に接続される。通常、チップのパッドはワイヤにより（ワイヤボンディングとして知られる技術により）リードフレームまたはパッケージの回路基板に接続され、逆に、チップのバンプはパッケージの基板に直接接続される（フリップチップとして知られる技術により）。一方、パッケージの電気的接点は、ピン（パッケージ本体から横に突出した細長い素子）の様式、またはバンプの様式（バンプは基板の露出表面上に形成され、対応するビアによりその反対側の面上に搭載されたチップに接続される）でよい。例えば、ピンはガルウイングタイプ、Ｊタイプ等でよいが、バンプに基づくパッケージは、ボールグリッドアレー（ＢＧＡ）タイプ（チップが基板のパッドにワイヤボンディングされる場合）、またはチップスケールパッケージ（ＣＳＰ）（チップが基板上にフリップチップ工法により搭載される場合）でよい。それらの電気的接点は、通常、パッケージをプリント回路基板（ＰＣＢ）上に搭載するために使用され、その作業は、標準的な技術（ピンが基板の対応する穴に溶着される）または表面実装技術（ＳＭＴ）により実施される。後者の場合、パッケージの電気的接点は、ソルダペーストが設けられた基板の対応するパッド上に若干押しつけられ（ピックアンドプレイスとして知られる処理により）、次にソルダペーストのリフローを起こすために加熱される。
【０００４】
多くのアプリケーションの電子装置と接触するための技術領域においては利用可能ないくつかの解決策がある。
【０００５】
具体的な例は、正しい動作を検証するために使用される電子装置の試験である。その試験は、明らかな欠陥または潜在的な欠陥（電子装置の短寿命後に発生し得る）を特定することを目的とすると考えられる。後者の場合、電子装置はストレス条件下で試験される。典型的な例は、室温（２５℃〜５０℃）での電子装置の長期間動作をシミュレートするために、非常に高いまたは低い温度（例えば、−５０℃〜＋１５０℃の範囲）で数十時間の間、電子装置を動作させることから成るいわゆるバーンインテストである。電子装置がウエハーレベルで試験される場合、チップはプローブカードにより接触される。このカードには、それぞれがチップの対応するパッドまたはバンプと接触する複数のプローブが設けられている。一方、電子装置がパッケージレベルで試験される場合、それらはバーンインボード（ＢＩＢ）のソケットに搭載され、ソケットは、プローブカードのものと類似の（あるいはさらに単純な）構造を有する。いずれの場合も、プローブは、試験中の電子装置と正しく接触するように従応構造（ｃｏｍｐｌｉａｎｔ  ｓｔｒｕｃｔｕｒｅ）を有しなければならない（特にウエハーレベルでは）。
【０００６】
上記プローブを実現するための技術領域で知られた解決法は、カンチレバーブレードを使用するものである。別の提案技術はマイクロスプリングの使用に基づく。また、利用可能な構造としてはプローブに可撓性メンブレンを利用するものもある。
【０００７】
しかしながら、利用可能な解決法のいずれも完全に満足できるものではない。例えば、いくつかのプローブ（カンチレバープローブ等）は電子装置の複数の電気的接点へアクセスする際に効果的ではない。また、提案された構造は、しばしば、弾性降伏を起こすために比較的高い力を印加する必要がある。プローブが無線周波数（ＲＦ）で動作しなければならない場合、一般的にはメンブレン構造が必要とされる。しかしながら、この場合、プローブは個体レベルでは弾力性がなく、その上、これらのプローブは、パッド上に自然に形成される自然酸化物層をこする（またはそれに食い込む）ことができない。いずれにせよ、当該技術領域で知られているすべてのプローブはバンプを損傷し、従ってそれらのもとの形状を修復するために試験後にバンプをリフローしなければならない。
【０００８】
別の例は、１００ワットを超える電力で動作する電力チップの組み立てである。現在、電力部品のシングルチップ集積化は技術的または経済的理由のため実現性がない。従って、各電子装置の電力部品（ダイオード、ＭＯＳトランジスタ、ＩＧＢＴ等）は対応するチップ内に個々に集積化され、このチップが共通の回路基板上に搭載される。その後、電力チップはワイヤボンディング技術により基板の導電性トラックに接続される。この技術により、電力チップのパッドと導電性トラックとの間のレベル差を補正することができる。その代りに、電力チップ用の駆動回路は、高集積化を実現するＳＭＴ技術を使用して別個の回路基板に搭載される。その後、電力チップと駆動回路の２つの基板は、単一のパッケージ内に組み込まれる。
【０００９】
しかしながら、この解決法は低電磁放射電子装置の実現を著しく妨げる。さらに、電力チップの熱放散は基板を介してのみ行うことができるので最適化されない。上記解決法は、また、その動作周波数の点で電子装置の性能を制限する。
【００１０】
類似の構造は、一般的にマルチチップモジュールと呼ばれる汎用マルチチップ（電力タイプまたは非電力タイプのいずれか）を含むパッケージを作るためにも使用される。この場合でも、チップは共通の回路基板上に搭載され、相互にワイヤボンディングされる（このようにして得られた構造体はその後パッケージ内に組み込まれる）。従って、当該技術領域で知られたこの解決法は、ワイヤボンディング技術に関し上述したものと同じ欠点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、普遍的な接触端子構造を提供する必要性により動機づけられている。
【課題を解決するための手段】
【００１２】
特に、本発明の一様相によれば、複数の接点素子を有する一つまたは複数の電子装置と接触するためのシステムを提供する。本システムは、主要面と該主要面から突出する複数の接触端子とを有する基板を含む。各接触端子は、高分子材料の芯と該芯を囲む導電性材料の被覆とを含む。この被覆は、主要面から離れて配置された作用部（対応する接点素子と電気的に接続するための）を有し、側面部は主要面と作用部との間に延伸する。側面部は主要面に対し４５°〜７５°の角度をなす。
【００１３】
提案された構造は、多くのアプリケーションで使用することができる（例えば、半導体材料のウエハー内に作られたチップを試験するためのプローブカードにおいて、パッケージを試験するためのカードのソケットにおいて、電力チップの相互接続において、マルチチップにおいて、または３次元パッケージの組み立てにおいて）。
【００１４】
いずれの場合も、端子は、優れた機械的および／または電気的性質を呈するように構成することができる。
【００１５】
特に、本新形状の端子により、所望の可撓性を得ることができるだけでなく同時にその疲労強度を維持することができる。
【００１６】
さらに、選択された角度により、極めて狭いピッチの端子を有するシステムを作ることができる。
【００１７】
以下に説明する本発明の様々な実施形態は付加的な利点を提供する。
【００１８】
例えば、芯はシリコンベースであってよく、該芯は、主要面上の一つまたは複数の金属層と該芯に整合した一つまたは複数の他の金属層との間に密閉される。
【００１９】
この実施態様は、提案された構造の最も良好な性能を提供する。
【００２０】
本解決法をさらに改善する方法は導電性材料を芯内に埋め込むことである。
【００２１】
その結果、機械的特性に悪影響を及ぼすことなく端子の電気抵抗を大いに低減することができる。
【００２２】
加えてまたはその代わりに、芯は磁性材料を含む。
【００２３】
この特徴は、いくつかの特定アプリケーションにおいて好適に利用できる。
【００２４】
本発明の一実施態様では、被覆は平坦面で終了し、芯は２０％より高い圧縮歪み係数を有する。
【００２５】
この実施態様はバンプとの接触に特に有利であり、実際、端子は良好な電気的接点を保証するようにバンプを包含する。
【００２６】
本発明の異なる実施態様では、被覆は端部または頂点で終了し、芯は５０％より低い圧縮歪み係数を有する。
【００２７】
逆に、この実施態様は、自然酸化物層のスクラブを助長するのでパッドと接触するためにはさらに有利である。
【００２８】
本発明の特定の実施態様では、システムは、基板の主要面と反対側の該基板の別の主要面から突出する接触端子をさらに含む。
【００２９】
これにより、ワイヤボンディングを必要としない３次元構造を実現できる。
【００３０】
本発明のシステムは、その一般的な応用可能性を損なうことなくプローブカードにおける使用のために特に設計された。
【００３１】
提案された端子により、極めて高性能なプローブカードを得ることができる。
【００３２】
本発明の別の実施態様では、本システムは、異なる高さの端子を有する電力チップ用の相互接続素子として使用される。
【００３３】
従って、ワイヤボンディングなしに、電力チップと、それらが搭載されるプリント回路基板の導電性トラックとの間のレベル差を補正することができる。考案された解決法は、電磁放射と熱放散のいずれの点においても極めて高い性能を提供する。
【００３４】
本発明のさらに別の実施態様では、本システムはマルチチップ用の相互接続素子として使用される。
【００３５】
この場合でも、いかなるワイヤボンディングの使用も回避することができる。
【００３６】
本発明の別の様相によると、電力チップを搭載する一つまたは複数の基板と、相互接続素子とを含む電子部品組立体を提供する。
【００３７】
好都合には、電力チップを駆動するための手段は相互接続素子の基板上に搭載される。
【００３８】
これにより、組立体のコンパクト性を大いに高める。
【００３９】
本発明のさらに別の様相によると、上記相互接続素子に基づいたマルチチップモジュールを提供する。
【００４０】
本発明の別の様相によると、本システムを製造する当該プロセスを提供する。
【００４１】
好ましくは、端子は、犠牲構造体（当該作用面を有する半導体材料のウエハーを含む）の露出表面上に形成される。
【００４２】
この解決法は極めて簡単であるが同時に効果的である。
【００４３】
本発明の好ましい実施態様では、一つまたは複数の多孔質シリコン層がウエハー内に形成される。
【００４４】
この特徴は、本プロセスの終了時における犠牲構造体の除去を大いに促進する。
【００４５】
本解決法をさらに改善する方法は、二つの多孔質シリコン層、具体的には低い有孔率の外側層と高い有孔率の内側層とを提供することである。
【００４６】
外側層は、次の蒸着処理の良好な均一性を保証する（犠牲構造体の除去を損なうことなく）。
【００４７】
外側層と内側層の有孔率の推奨選択は、それぞれ４０％より低い、５０％より高いものである。
【００４８】
これらの値は、均一性と除去容易性の相対立する要件間の良好な妥協である。
【００４９】
本プロセスの特定の実施態様は、作用面に対し所定の角度をなす結晶面（エッチング停止層として働く）を有するウエハーのエッチングに基づく。
【００５０】
一定の角度の外側面を有する端子が必要な場合、この技術は特に有利である。
【００５１】
本発明の一実施態様では、エッチング処理は、当該結晶面のみを露出する溝を得るのに十分な時間の間続く。
【００５２】
このように、エッチングマスクに形成された当該窓の大きさによって、所望の任意の高さの端部または頂点で終了する当該端子を形成することができる。
【００５３】
あるいは、エッチング処理は早めに停止される。
【００５４】
その結果、平坦面で終わる当該端子用の溝が得られる。
【００５５】
さらに、同作業は、異なる窓の大きさおよび／または異なるエッチング時間で一回または複数回繰り返される。
【００５６】
これにより、任意の形状および深さの当該端子用の溝を得ることができる。
【００５７】
本解決法を改善する方法は、ウエハー内に別のストップ層をその作用面と平行に形成することである。
【００５８】
提案された特徴は、エッチング処理の継続時間に関係なく、溝の深さを高精度に制御するために使用される。
【００５９】
好都合には、この結果は、実質的にエッチングを防ぐ結晶学的配向またはｐ型不純物濃度を有する半導体材料の層を使用することにより達成される。
【００６０】
これらの実施態様は極めて単純であるが効果的である。
【００６１】
本発明の異なる実施態様では、端子用の溝は、異なる強度で選択的に露光されるフォトレジスト層内に作られる。
【００６２】
この技術により、所望の任意の角度の外側面を有する端子を得ることができる。
【００６３】
本発明の特徴的な性質は、添付の特許請求の範囲において述べられる。しかしながら、本発明自体およびさらなる特徴と利点は、添付図面と共に読まれる、単に非限定的な説明のために記載される以下の詳細な説明を参照することにより最も良く理解される。
【００６４】
この点に関し、添付図面は必ずしも基準化されて描かれていないということ、そして特記ある場合を除き添付図面は本明細書で説明される構造と手順を概念的に例示することを単に意図しているということは明白である。
【発明を実施するための最良の形態】
【００６５】
特に図１を参照すると、本発明の実施形態による、一つまたは複数の電子装置（図示せず）と接触するためのシステム１００の略図が例示される。以下に詳細に説明するように、システム１００は、例えば、プローブカードとして、ボードインボードのソケットとして、電力チップを相互接続するために、マルチチップモジュールにおいて、または３次元パッケージの組み立てにおいて使用することができる。
【００６６】
システム１００は回路基板１０５を含み、該基板１０５は、通常、その上に導電性トラックが形成される絶縁板を有する（単層または多層の）プリント回路基板から成る。複数（例えば、数十〜数千）の接点端子１１０は基板１０５の下側面（参照符号１０５ｍで示す）から突出し、各端子１１０は電子装置の当該電気的接点を基板１０５の特定の導電性トラックに接続するために使用される。端子１１０は、半導体技術レベルにおける大きさ（いかなる機械的処理とも全く相容れない）を有しなければならないことは当業者にとって明らかであろう。例えば、各端子１１０は、１〜２ｍｍ２より小さい（通常は数千μｍ２程度の）ベースと１ｍｍより低い高さ（通常、数十または数百μｍ程度）を有する。
【００６７】
詳細には、以下に詳細に説明するように外側導電性膜１１５が端子１１０の形状を画定する。層１１５は、電子装置の当該接点との良好な電気的接触を保証するように極めて低い抵抗を示す。この目的のため、層１１０は、高導電率の材料（例えば、金またはニッケル）であって、かつ、好ましくは少なくとも１５ｎｍ（例えば、１５〜１０００ｎｍ）の厚さの材料から成る。
【００６８】
いくつかのアプリケーションでは、層１１５の上（端子１１０内部）にさらに導電層１２０が配置される。層１２０は、剛性を高めるとともに端子１１０の抵抗を低減するために使用される。通常、層１２０は、廉価な材料（例えば、ニッケル、チタン、アルミニウム、銅）から成り、例えば０．１〜５０μｍ（０．１〜１μｍ等）の厚さを有してよいであろう。
【００６９】
層１１５、１２０は中央の窪み部分（凹部を画定する）を有し、この部分は平らな枠により囲まれる。その凹部は端子１１０の芯１２５を収容する。芯１２５は、端子１１０の所望の機械的特性（特には弾力性）を定義する。芯１２５は高分子材料から成る、すなわち単純な分子または単量体が多くの同様なまたは異なる分子と結合された高分子（例えば、シリコンをベースとした）を形成する重合プロセスから生成される。芯１２５もまた、端子１１０の抵抗を低減するために使用することができる。例えば、この結果は、高分子材料内に、例えば１５〜１８０ｎｍの直径のナノボール１２７を埋め込むことにより達成される。本発明の特定の実施形態では、ナノボール１２７は導電性材料（銀または金等）から成り、さらにまたはその代わりに、ナノボール１２７は磁性材料（ニッケル、鉄またはフェライト等）から成る。
【００７０】
別の導電層１３０は層１２０（あるいは層１２０がない場合は層１１５）の枠に接続される。層１３０は芯１２５を収容する凹部を密閉すると同時に、層１１５との良好な電気的接触を保証する。この目的のため、層１３０は、高導電率の材料（例えば、金、銀、ニッケル、チタン、アルミニウム）から成り、例えば、０．１〜５０μｍ（０．１〜１μｍ等）の厚さを有する。
【００７１】
別の導電層１３５が層１３０の上に配置される。層１３５は、端子１１０の基板１０５への接続を容易にするために使用される（例えば、金の層にはんだ付けすることにより）。この目的のため、層１３５は好ましくは金から成り、そして約１００ｎｍの厚さを有する。層１３０が既に金から成る場合、この層１３５は無くてもよい。
【００７２】
本発明の実施形態による上記端子１１０の形状は、図２においてさらに詳細に図示される。特に、同図は端子１１０を側面図と平面図で示す。同図に示すように、端子１１０は、基板の主要面１０５ｍ上にベース２０５を有し、該主要面から機能素子２１０が下方に突出する。機能素子２１０は、同図に示す台形輪郭を定義する角錐台から成る。本実施例では、角錐台は、ベース２０５上の大きな長方形のベース２１０ｂｌ（Ｗｌａ×Ｗｌｂ）で始まり小さな長方形のベース２１０ｂｓ（Ｗｓａ×Ｗｓｂ）で終わる。電子装置の当該素子と実際に接触する端子１１０の部分を定義する小さなベース２１０ｂｓは、大きなベース２１０ｂｌから高さＬに配置される。４つの台形面から成る外側面２１０ｌは大きなベース２１０ｂｌから小さなベース２１０ｂｓへ延伸する。外側面２１０ｌは、ベース２０５そして基板の主要面１０５ｍに対し角度αをなす。角度αは、４５°〜７５°、好ましくは５０°〜７０°（５３°〜６５°等）の範囲である。上記値は下記関係式により定義される。
【数１】
2008524611.tif 000003
【００７３】
図３に、この角錐台または台形輪郭の端子１１０の例示的なアプリケーションを図示する。好ましくは、台形輪郭の端子１１０は、バンプ３１０から成る電気的接点と接続するために使用される。この場合、端子１１０の高分子の芯は高弾性を有し、例えば、芯は、２０％より高い圧縮歪み係数（圧縮応力に対し破壊または降伏するまで芯により維持され得る最大の変形率として定義される）、そして好ましくは３０％より高い（４０％〜９０％等）圧縮歪み係数を有する。好都合には、外側面２１０を画定する構造は、剛性を増さないように単一金属層から成る。
【００７４】
同図に示すように、端子１１０がバンプ３１０に対し押しつけられると、小さなベース２１０ｂｓは、それに伴って大きくなる外側面２１０ｌと伴にバンプ３１０の輪郭に従って曲がる。その結果、小さなベース２１０ｂｓは、良好な電気的接触を保証するように、バンプ３１０を囲む。
【００７５】
さて、図４ａを検討すると、本発明の別の実施形態では、端子１１０は、ベース２０５から延伸し端部４１０ｅで終わる機能素子４１０を有する。より詳細には、機能素子４１０は、ここでは、同図に示す三角形輪郭を定義する多面体から成り、該多面体は同じ長方形のベース２１０ｂｌ（Ｗｌａ×Ｗｌｂ）を有する。外側面４１０ｌは、長さＷｓｂを有する２つの台形面と、端部４１０ｅで交わる２つの三角形面とから成る。換言すれば、この形状（Ｗｓａ＝０）は、
【数２】
2008524611.tif 000004
のときの関係式（１）から得られる。  
【００７６】
あるいは、図４ｂに示すように、端子１１０は、頂点４２０ｖで終わる機能素子４２０を有する。この場合、機能素子４２０は常に三角形輪郭を有する角錐から成り、該角錐は同じ長方形のベース２１０ｂｌ（Ｗｌａ×Ｗｌｂ）を有するが、今や外側面４２０ｌは、頂点４２０ｖで交わる４つの三角形面により形成される。この形状は、Ｗｓａ＝０かつＷｓｂ＝０のときの関係式（１）または（２）から得られる。
【００７７】
図５に、この多面体／角錐形または三角形輪郭の端子１１０の例示的なアプリケーションを図示する。好ましくは、三角形輪郭の端子１１０はパッド５１０から成る電気的接点を接続するために使用される。通常、パッド５１０は、自然酸化物５２０の膜（例えば、約５〜８ｎｍの厚さ）により覆われる。この場合、端子１１０の高分子の芯は低い弾性率を有し、例えば、芯の圧縮歪み係数は５０％より低く、好ましくは４０％より低い（３％〜３０％等）。好都合には、外側面４１０または４２０を定義する構造は、剛性を高めるように二重の金属層から成る。
【００７８】
同図に示すように、端子１１０がパッド５１０に対し押しつけられると、端部４１０ｅまたは頂点４２０ｖが自然酸化物層５２０をこする（その形状と剛性のおかげで）。その結果、端部４１０ｅまたは頂点４２０ｖは、パッド５１０との良好な電気的接触を保証する。
【００７９】
図６ａ〜図６ｉに、固定傾斜の外側面を有する端子を備えた上記システムを製造する本発明の実施形態によるプロセスの様々な段階を示す。
【００８０】
特に図６ａを検討すると、本プロセスは、半導体材料６０５の犠牲ウエハー（通常は数ｍｍの厚さ）を利用する。ウエハー６０５は、高いエッチング速度を与える結晶面を露出するように切断されている。本実施例では、ウエハー６０５の露出した作用面６０５ｍは、ミラー指数＜１００＞により定義される結晶学的配向を有する。この結晶面（１００）に垂直な方向、すなわち図の垂直方向に沿ったエッチング速度は、化学溶剤とその濃度と温度とに依存して毎分数百ｎｍから数μｍの範囲である。この場合、結晶面（１１１）は、作用面６０５ｍに対し角度α＝５４．７°をなす。結晶面（１１１）は、その切子面がストップ層として働くように、結晶面（１００）のエッチング速度より約４００倍低い極めて低いエッチング速度を呈する。ウエハー６０５は任意の型でよいが、ウエハー６０５がｐ型の場合、５×１０１８原子／ｃｍ３より低い不純物濃度を保証する必要がある（不純物濃度がそれより高いとエッチングを妨げるため）。
【００８１】
図６ｂに移ると、作用面６０５ｍは、例えば、窒化ケイ素Ｓｉ３Ｎ４または酸化シリコンＳｉＯ２から成る保護層６１０で覆われる。その後、保護層６１０は、標準的な写真食刻法によってフォトレジスト層（図示せず）内に形成された対応する開口部を介し選択的にエッチングされる（プラズマ処理またはＲＩＥ処理等により）。
【００８２】
従って、図６ｃに示すように、層６１０は、作用面６０５ｍの所望部分を露出させるマスクを画定する。本実施例では、３つの（長方形）窓６１５ａ、６１５ｂ、６１５ｃが保護層６１０内に開けられる。窓６１５ａ〜６１５ｃの形状および大きさは、所望の端子構成により選択される（後で明らかになる）。
【００８３】
ここで図６ｄを参照すると、ウエハー６０５は適切な化学溶剤によりウエットエッチングされる。エッチングは窓６１５ａ〜６１５ｃのみを介して作用する。このプロセスは結晶面（１１１）にぶつかるまでは比較的速い（その後のエッチング速度は無視できると考えられる）。従って、この処理の結果、窓６１５ａ、６１５ｂ、６１５ｃに対し、所望の端子に応じて溝６２０ａ、６２０ｂ、６２０ｃがそれぞれ生成される。溝６２０ａ〜６２０ｃは、作用面６０５ｍから角度αで延伸する外側面と、エッチングが進むにつれてますます小さくなる長方形の底とを有する。特に、三角形輪郭を得るように、結晶面（１１１）の切子面のみが露出され続けると（最も小さな溝６２０ａにおけるように）、当該ベースは窓６１５ａが長方形であれば端部と化し、あるいは窓６１５ａが正方形であれば頂点と化す。溝６２０ａの深さは当該窓６１５ａの大きさに依存し、例えば、１５μｍの深さの溝６２０ａは、関係式（２）により与えられる窓６１５ａの幅
【数３】
2008524611.tif 000005
を必要とする。  
【００８４】
この結果を達成するのに必要な時間はエッチング速度に依存し、例えば、１μｍ／分のエッチング速度を仮定すると、所望の形状は１５分後に得られる。
【００８５】
図６ｅに示すように、エッチング処理が続いても、エッチング速度は結晶面（１１１）の切子面上では無視できると考えられるので、三角形輪郭の溝６１５ａの形状は実質的に不変のままである。逆に、溝６１５ｂ、６１５ｃの深さは増す（それらの最下部はますます小さくなるが）。この場合でも、中間にある溝６２０ｂのように結晶面（１１１）の切子面のみが露出され続けると三角形輪郭が得られる。同図に示すように、窓６１５ｂは窓６１５ａより大きいので溝６２０ｂは溝６１５ａより深い。例えば、窓６１５ｂが３０μｍの幅を有すると仮定すると、溝６２０ｂの深さ
【数４】
2008524611.tif 000006
を得る。  
【００８６】
この結果は、同じエッチング速度１μｍ／分では２１．１５分後に達成される。同時に、最も大きな窓６１５ｃは、同じ深さ（Ｌ＝２１．１５μｍ）であるが台形輪郭の溝６２０ｃを与える。例えば、窓６１５ｃが５０μｍの幅を有すると仮定すると、関係式（１）から、その最下部の幅
【数５】
2008524611.tif 000007
を得る。ここで保護層６１０は、例えばフッ化水素酸溶液中のエッチング処理を介し除去される。  
【００８７】
従って、窓の幅を定義しエッチング処理の継続時間を制御することにより、所望の深さおよび任意の台形輪郭の溝を得ることができ、同時に、より浅い三角形輪郭の他の溝を得ることもできる。実質的にその構造の精度を損なうことなく溝の深さの差を極めて大きくすることも可能であることに留意されたい。例えば、５０分後に得られた５０μｍの深さの小さな溝と、４１０分後に得られた４１０μｍの深さの大きな溝を検討する。この場合、結晶面（１１１）に対するエッチング速度２．５ｎｍ／分を仮定すると、小さな溝の完了後に大きな溝を得るために必要な時間（すなわち４１０−５０＝３６０分）は、小さな溝の深さを
＜Ｌ＝３６０・２．５・１０−９＝９００・１０−９＝０．９μｍ
だけ増加させる。この値は、小さな溝の深さの無視できる割合、正確には
【数６】
2008524611.tif 000008
を表わす。（これは生成される端子の弾性により完全に補正される）。  
【００８８】
台形輪郭を有するが異なる深さの溝（当該端子用の）が必要なときはいつでも、上述の同じ作業が、エッチング処理のその他の窓および／またはその他の継続時間により、繰り返される。特に図６ｆにおいて検討すると、一旦第１の組の溝（溝６２０ａ〜６２０ｃ）が得られると、全体のウエハー６０５は別の保護層６２５で覆われる。保護層６２５は、所望の窓（例えば、本実施例では窓６１５ｄ）を有する別のマスクを画定するために選択的に除去される。次に、ウエハー６０５は、当該の溝６２０ｄを得るように窓６１５ｄを介してウエットエッチングされる。例えば、エッチング処理が１０分間の継続時間を有すると（１μｍ／分の同じエッチング速度で）、溝６２０ｄは深さＬ＝１０μｍを有することになる。この場合、窓６１５ｄが４０μｍの幅を有すると仮定すると、その最下部の幅は
【数７】
2008524611.tif 000009
となる。その後、保護層６２５は先の場合と同様に除去される。同様なプロセスは、所望の溝そして当該端子の構造に従って一回または複数回繰り返してよい。  
【００８９】
ここで図６ｇを参照すると、ウエハー６０５は陽極処理を施される。特に、ウエハー６０５は、フッ化水素酸（ＨＦ）リッチな電解液を有する電気化学的電池における陽極として用いられる。陽極処理の電流密度が臨界値Ｊｐｓ（複数の実験的要素に依存する）より低い場合、電解液は作用面６０５ｍに到達する正孔とのみ反応する（その結果、その反応は電解液内へのイオンの拡散によってではなく正孔の供給により制限される）。当然ながら、このためには、作用面６０５ｍ上で（自由）正孔が利用可能であることを要する。ウエハー６０５がｐ型である場合、正孔の利用可能性は明白である。逆に、ウエハーがＮ型であると、シリコン電解液界面は逆バイアスをかけたショットキー接合（ウエハー６０５の不純物濃度が増加するにつれてその幅が減少する空乏領域）として働く。従って、ウエハー６０５が高濃度の不純物（Ｎ＋）を有する場合、量子力学的トンネル効果によりウエハー６０５中の自由正孔がこの接合のポテンシャル障壁を貫通する。逆に言えば、そのポテンシャル障壁の貫通を可能にするために正孔にエネルギーを与える必要がある（例えば、作用面６０５ｍに光を当てることにより）。
【００９０】
上記処理の結果、作用面６０５ｍからウエハー６０５内に延伸する多孔質シリコン（ＰＳ）６３０の層が形成される。多孔質シリコンは、ランダムな網目の細孔を有する複雑な構造を持つ。多孔質シリコンの特性はその形態に依存し、そしてその形態は様々なプロセスパラメータの関数である（例えば、ウエハーの不純物濃度および型、電流密度、電解液のタイプと濃度、処理の継続時間等）。本発明との関連では、利用する多孔質シリコンの特性は、その有孔率に大いに依存する機械的特性である。シリコンの有孔率（Ｐ％）は、百分率で次のように定義される。
【数８】
2008524611.tif 000010
ここで、ρｐｓは多孔質シリコンの密度であり、ρｓｉは結晶シリコンの密度（２．３ｇ／ｃｍ３）である。多孔質シリコンの密度ρｐｓは、下記式を適用することにより測定することができる。
【数９】
2008524611.tif 000011
ここで、値Ｐｓ（陽極処理前のウエハーの初期重量）、Ｐｅ（陽極処理後のウエハーの最終重量）およびｄ（多孔質シリコン層の幅）は測定することができ、一方、値Ｓ（ウエハーの露光面の面積）は既知である。
【００９１】
好ましくは、多孔質シリコン層６３０は約１〜２００μｍの幅を有する。好都合には、多孔質シリコン層６３０は、次の蒸着処理での良好な均一性を保証するように、比較的低い有孔率（例えば、４０％より低い、好ましくは１０％〜３０％）を有する外側層６３０ｏ（例えば、０．１〜１０μｍ幅）から成り、一方、内側層６３０ｉ（例えば、１〜２００μｍの幅）は、処理の終了時の剥離を容易にするように、高い有孔率（例えば、５０％より高く、好ましくは６０％〜８５％）を有する。例えば、この結果は、結晶学的配向＜１００＞を有するＮ＋型のウエハーから開始しこれをＨＦ（５０％）−Ｃ２Ｈ５ＯＨ（体積比１：３）の電解液に浸し、１５０ｍＡ／ｃｍ２の電流密度を印加することにより陽極処理を室温で行うことにより達成することができる。
【００９２】
その後、金属層１１５と金属層１２０（必要に応じ）がウエハー６０５上に蒸着される。次に、金属層１１５、１２０で覆われた溝６２０ａ〜６２０ｄは高分子材料の層６４０で埋められる。この目的のために、スピニング、浸漬、スプレーまたはステンシル印刷処理等いくつかの技術を用いることができる。
【００９３】
次に、高分子層６４０は平坦化処理を施される。例えば、この処理は、ドライエッチング（ＲＩＥまたはプラズマタイプ等）、化学機械研磨（ＣＭＰ）、ウエットエッチングにより、またはウエハー６０５を光にさらすことによって（高分子材料が感光性の場合）行われる。最後の場合、所望の結果は、光源の強度を調整することにより、あるいはグレイマスク（一定の光強度で）を使用することにより達成することができる。
【００９４】
従って、図６ｈに示すように、高分子材料は溝６２０ａ〜６２０ｄの内部のみに残り、こうして所望の端子の芯１２５を画定する。その後、金属層１３０と金属層１３５（必要に応じ）をウエハー６０５上に蒸着する。こうして、基板１０５の様々な構成素子を金属層１３５の上に形成することができる。あるいは、別個に作られている場合、基板１０５は金属層１３５上に直接接着される。ここで、ウエハー６０５は剥離技術により除去される（多孔質シリコン層６３０の機械的脆弱性を利用することにより）。このようにして、図６ｉに示す所望の構造が得られた（図１を参照し先に説明したものに対応する）。
【００９５】
この処理により、エッチング処理の継続時間を制御することにより任意の深さの台形輪郭の溝（そして任意の高さの対応する端子）を得ることができる。しかしながら、同様な結果は、エッチング処理の継続時間に依存しない別の技術によっても達成することができる。
【００９６】
図７ａに第１の例を図示する（以下では、先の図に示された素子に対応する素子は同じ参照符号により示され、それらの説明は簡単のために省略される）。この場合、犠牲ウエハー６０５はウエハー７０５とウエハー７１０（ウエハー７０５の上に接着される）によって形成される複合構造を有する。ウエハー７０５の主要面７０５ｍ（ウエハー７１０に対向する）は結晶学的配向＜１１１＞を有する。逆に、前述のプロセスのようにウエハー７０５に対向するウエハー７１０（作用面６０５ｍを画定する）の露光面は結晶学的配向＜１００＞を有する。エッチングを許容するように、ウエハー７１０がｐ型の場合で５×１０１８原子／ｃｍ３より低い不純物濃度を有するという条件で、ウエハー７０５と７１０は任意のタイプのものでよい。この場合、ウエハー７０５にぶつかると直ちにエッチング処理は実質的に停止する。従って、保護層６１０に開けられた当該窓（図では、総称的にそれぞれ６２０、６１５で明示される）を介して得られる任意の台形輪郭の溝の深さは、ウエハー７１０の厚さにほぼ等しい。その結果、溝６２０の深さ（そして当該端子の高さ）は、ウエハー７１０の厚さを制御することにより（例えば、研磨処理によって）非常に高精度に画定することができる。当然ながら、この場合でも、小さな窓を使用することにより三角形輪郭、あるいは短いエッチング処理を使用することにより台形輪郭のいずれかを有する追加の浅い溝を得ることは可能である。端子の製造は、その後、上述のものと全く同じ工程により続けられる。
【００９７】
代替案として、図７ｂに示すように、同様な結果は、Ｐ＋タイプのウエハー７１５の主要面７１５ｍ上にウエハー７１０を接着することにより、その結晶学的配向に関係なく達成される。特に、ウエハー７１５は、エッチング処理に対するストップ層として働くように５×１０１８原子／ｃｍ３より高い不純物濃度を有する。
【００９８】
別の実施形態はエピタキシアルプロセスに基づく。特に図７ｃを参照すると、犠牲ウエハー６０５は結晶学的配向＜１００＞を有する基板７２０から得られる。基板７２０は、ｐ型の不純物で強くドープされる（すなわち５×１０１８原子／ｃｍ３より高い濃度）。次に、基板７２０の主要面７２０ｍの上にエピタキシャル層７２５を成長させる。エピタキシャル層７２５は、必ず、基板７２０と同じ結晶学的配向＜１００＞を有するが、エピタキシアルプロセスは、はるかに低い不純物濃度を得るように制御され、いずれの場合も５×１０１８原子／ｃｍ３より低い。従って、この場合でも、基板７２０はエッチング処理に対するストップ層として働くことになる。この技術は、極めて高精度にエピタキシャル層７２５の（そして端子の）厚さを制御することができる。
【００９９】
さらに、図７ｄに示すように、同じ結果は、主要面７２０ｍから基板７２０の内部に延伸する専用のストップ層７３０を設けることによっても達成することができる（基板７２０のタイプに関係なく）。この目的のために、層７３０は、ｐ型の高濃度不純物（＞５×１０１８原子／ｃｍ３）を有しなければならない。例えば、層７３０はイオン注入または拡散処理により得ることができる。
【０１００】
図８ａ〜図８ｂに、本発明の実施形態による、可変傾斜の外側面を有する端子を備えた上記システムを製造する異なるプロセスの様々な段階を示す。
【０１０１】
特に図８ａを検討すると、本プロセスは、半導体材料８０５の犠牲ウエハーを利用する。次に、ウエハー８０５は、ウエハー８０５の（露出）作用面８０５ｍから延伸する多孔質シリコン層８１０を形成するように、上述のものと類似した陽極処理を施される。この場合でも、多孔質シリコン層８１０は、約１〜２００μｍの幅を有し、好都合には低い有孔率（例えば、１０％〜４０％）の外側層８１０ｏと高い有孔率（例えば、５０％〜８５％）の内側層８１０ｉを含む。次に、（ポジまたはネガの）フォトレジスト層８１５がウエハー８０５の作用面８０５ｍ上に蒸着される。フォトレジスト層８１５は所望の端子の高さより厚い（例えば、数百μｍ程度の）厚さを有する。
【０１０２】
ここで図８ｂに移ると、フォトレジスト層８１５は選択領域において露光され、各領域において、中央領域に向かうにつれて露光強度は減少または増加する（例えば、グレイマスクを使用することにより）。この結果、フォトレジスト層８１５の一部（ポジタイプに対しては露出した部分あるいはネガタイプに対しては露出していない部分）が、現像液中で溶解されると、同図に図示された構造が得られる。特に、フォトレジスト層８１５は、フォトレジスト層８１５の露光面８１５ｍからウエハー８０５に向かって延伸する溝８２０ａ、８２０ｂを呈する。溝８２０ａ、８２０ｂは、三角形または台形輪郭のいずれかを有することができ、これらの溝は、グレイマスクと露光プロセスの定義によってウエハー８０５に到達できるかあるいは到達できない。さらに、溝８２０ａ、８２０ｂは、露光面８１５ｍに対しそれぞれ角度β、γをなす外側面を有する。角度β、γは、グレイマスクに従って９０°以内の任意の値を取ることができる。いずれにせよ、角度β、γは４５°〜７５°の範囲であることが好ましい。本発明のこの実施形態においても、その他のグレイマスクと露光プロセスのその他の継続時間により同じ作業を繰り返すことにより、異なる輪郭および／または異なる深さを有する追加の溝を得ることができる。端子の製造は、その後、上述のものと全く同じ工程により続けられる。
【０１０３】
図９に、本発明の実施形態による解決法の例示的なアプリケーションを概略的に図示する。特に、同図は、例えばバーンインテスト中に、ウエハー９０５内の集積回路の動作を検証するために使用されるシステム９００を示す。ウエハー９０５は、アレイ状の電気的接点９１０（本実施例ではバンプ形状）を備えている。
【０１０４】
バーンイン工程中にウエハー９０５の集積回路を試験するためにプローブカード９１５を使用する。プローブカード９１５は、所望の信号をルーティングするためのプリント回路基板９２０をベースとする。ウエハー９０５の何らかの反りを補正するために可撓性インタポーザ９２５を使用する。次に、マトリックス状の端子９３０（台形輪郭を有する）が可撓性インタポーザ９２５上に配置される。バーンインテスト中に、端子９３０はすべてのバンプ９１０に同時に接触してもよいし、あるいは、バンプ９１０の各組に連続して接触するために使用してもよい。いずれにせよ、端子９３０により、バンプ９１０の不均一性を個々に補正することができる。
【０１０５】
図１０に、本発明の実施形態による解決法の別の例示的なアプリケーションを概略的に図示する。特に、同図は、ウエハー１００５内の集積回路を試験するために使用されるシステム１０００を示し、ここではウエハー１００５はパッド形状の電気的接点１０１０のアレイを備える。プローブカード１０１５は、同様に、プリント回路基板１０２０、可撓性インタポーザ１０２５、マトリックス状の端子１０３０により形成されるが、この場合、端子１０３０は三角形輪郭を有する。
【０１０６】
図９または図１０に関する上記構造の一部は、また、バーンインボードのソケットを実現するために使用できることに留意されたい。ソケットはパッケージ（各パッケージは一つまたは複数のチップを組み込む）を試験するために使用され、特に、それらは所定位置に保持され、試験を実施するために必要な時間の間、パッケージをバーンインボードの模擬回路に電気的に接続する。当然ながら、パッケージレベルでチップと接触するための提案された端子の適用性は、ウエハーレベルでのそれらの適用性から導出される（第１の場合における機能要件は第２の場合に対しはるかに緩和されているため）。
【０１０７】
図１１に、本発明の実施形態による解決法の異なる例示的なアプリケーションを概略的に図示する。特に、同図は電力電子部品組立体１１００を示す。組立体１１００は、導電性トラック１１１０が形成された絶縁基板１１０５を含む。一つまたは複数の電力チップ１１１５をソルダペースト１１２０により、選択されたトラック１１１０に搭載する（ピックアンドプレイス工程を介し）。基板１１０５およびトラック１１１０（導体）に使用できる材料の様々な例を、それらの主要な特性を含む次の表に示す。
【０１０８】
【表１】
2008524611.tif 000012
【０１０９】
【表２】
2008524611.tif 000013
【０１１０】
電力チップ１１１５の電気的接点１１２５（本実施例ではパッド形状のもの）は、相互接続素子１１３０によりトラック１１１０と接続される。相互接続素子１１３０は、マトリックス状の端子１１４０を有する回路基板１１３５を備えた上述の構造を有し、マトリックス状の端子１１４０はトラック１１１０とパッド１１２５とに接続される。端子１１４０は、トラック１１１０とパッド１１２５間のレベル差を補正するように、複数の高さを有する。通常、このレベル差は数百μｍ程度と考えられる。しかしながら、これまで説明したように、端子１１４０は、犠牲ウエハーの厚さに相当する数ｍｍまでの高さに到達することができる。いずれの場合においても、数百μｍの高さの差は１〜５％の精度で達成することができる（この差は端子１１４０の弾性により完全に補正される）。
【０１１１】
相互接続素子１１３０は、また、電力チップ１１１５用の駆動回路１１４５を含むことが好ましい。この場合、駆動回路１１４５は基板１１３５上（端子１１４０の反対側）に搭載される。この目的のために、基板１１３５は、その上側面上にプリント回路（図示せず）を備える。これにより、組立体１１００の高いコンパクト性を達成する３次元スタックが生成される。このようにして得られた構造体は、通常、パッケージ（図示せず）内に組み込まれる。
【０１１２】
さらに、図１２に示すように、本発明の実施形態による解決法の別の例示的なアプリケーションでは、３次元電力組立体１２００が得られる。ここでは、組立体１２００は、パッド１２２５を有する電力チップ１２１５が搭載された（ソルダペースト１２２０により）導電性トラック１２１０を有する絶縁基板１２０５をさらに含む。この場合、両面相互接続素子１２３０が設けられる。特に、相互接続素子１２３０は、基板１１３５（端子１１４０の反対側）から突出した複数の高さの別のマトリックス状端子１２４０を有する。端子１２４０は、同様に、電力チップ１２１５の電気的接点１２２５をトラック１２１０に接続する。
【０１１３】
ここで図１３を参照すると、本発明の実施形態による例示的な３次元構造のマルチチップモジュールが例示されている。マルチチップモジュール１３００は、一つまたは複数の下側チップ１３０５ｌと、一つまたは複数の上側チップ１３０５ｕを組み立てるために使用され、それぞれには複数の電気的接点１３１０ｌと１３１０ｕが設けられる（本実施例ではバンプの形状で）。チップ１３０５ｌと１３０５ｕは、両面相互接続素子１３３０により相互に接続される。相互接続素子１３３０は上述の構造を有し、回路基板１３３５は、マトリックス状の下側端子１３４０ｌおよびマトリックス状の上側端子１３４０ｕを有する（本実施例では端子は台形輪郭）。下側端子１３４０ｌは下方へ延伸し、上側端子１３４０ｕは基板１３３５から上方に延伸する（同じ高さで）。３次元構造を得るように、下側端子１３４０ｌは下側チップ１３０５ｌの接点１３１０ｌを接続し上側端子１３４０ｕは上側チップ１３０５ｕの接点１３１０ｕを接続する（該３次元構造は次にはパッケージ内に組み込まれる）。
【０１１４】
変形形態
当然、現場および特定の要件を満足するために、当業者らは上記解決法に対し多くの変形と修正を適用することができる。特に、本発明は、好ましい実施形態を参照し、ある程度の特殊性を持って説明したが、その様式と詳細における様々な省略、置換、変更が可能であり、また他の実施形態も可能であることを理解すべきである。さらに、開示された本発明の任意の実施形態に関連して説明された特定要素および／または方法工程は、一般的な設計選択肢の問題として他の任意の実施形態に組込まれ得ることは明らかである。
【０１１５】
例えば、提案された解決策は、任意の電子装置の任意の電気的接点（ＬＣＤ装置のスタッドバンプ等）と一緒に使用するのに好適である。いずれにせよ、本発明は、異なる形状（例えば、円錐形または錐台円錐形）または異なる大きさを有する端子により実施される。同様な考察は、該端子が同等の基板上に形成される場合にも当てはまる。
【０１１６】
本発明の原理から逸脱することなく、被覆は、異なる数の金属層（その他の金属層も）を含んでよい。
【０１１７】
同様な考察は、対応するバンプに対し押しつけられた場合に端子が違った様式で変形する場合にも当てはまる。
【０１１８】
同様に、ナノボールは異なる（導電および／または磁気）材料から成ってもよいし、あるいは等価な要素で置換してもよい（ナノパウダーの形状で等）。
【０１１９】
いずれにせよ、すべてのアプリケーションにおいて、三角形輪郭と台形輪郭端子（同じ高さまたは異なる高さの）の任意の組み合わせが可能である。
【０１２０】
同様な考察は、プローブカード、ソケット、またはバーンインボードが別の構造を有するか、あるいは等価な要素を含む場合にも当てはまる。いずれにせよ、他の任意の試験工程（例えば、機能試験）において本提案解決策を使用することを考慮した。
【０１２１】
本発明の概念は、また、異なる電力組立体および／またはマルチチップモジュールに適用され、代替案として、同じ相互接続素子を、それぞれの面に対向する２つ以上の基板に関連付けてもよい。
【０１２２】
同様に、上記組立体の上に電力チップを駆動するための他の任意の回路を搭載することができる。
【０１２３】
本発明によるシステムは、また、等価なプロセス（類似のまたは追加の工程を含む）により製造することができる。
【０１２４】
いずれにせよ、多孔質シリコン層は、他の動作パラメータを有する等価なプロセスにより得ることができ、さらに、それらは異なる幅および／または異なる有孔率を有してよい。
【０１２５】
記載された窓および溝の形状と深さは、それぞれ、単に例示であって、制限的に解釈されてはならないことに留意されたい。
【０１２６】
本発明の原理は、また、フォトレジスト層を選択的に露光する等価な技術に適用される。
【０１２７】
さらに、別の利点を与える追加の特徴は、本発明を実施するための本質的なことではなく、省略されてもよいし、あるいは異なる特徴で置換されてもよいことは当業者にとって明白であろう。
【０１２８】
例えば、芯は、所望の機械的および／または電気的特性を有する他の高分子材料（例えばネオプレン）でもよく、同様に、被覆は他の任意の導電性材料から成ってよい。
【０１２９】
いずれにせよ、導電性材料または磁性材料のみを埋め込む芯の使用、あるいは単に高分子材料から成る（ナノボールを全く含まない）芯の使用は、本発明の範囲内である。
【０１３０】
さらに、異なる弾性率を有する芯の使用（台形輪郭または三角形輪郭の端子のいずれかに対し）を排除するものではない。
【０１３１】
本発明の解決策は、また、他の任意の一次元または多次元構造体により実施される（例えば、上記スタックを１回または複数回繰り返して）。
【０１３２】
これまでの説明において、試験目的のためのまたはチップを相互に接続するための電子装置の接触に言及したとが、これは限定することを意図しない。事実、本発明の解決策は他の任意のアプリケーションにも好適に使用される。
【０１３３】
同様に、本発明の原理は記載された製造プロセスに限定されてはならない。
【０１３４】
例えば、他の技術を使用すること（犠牲構造体に基づかないものも）が考えられる。
【０１３５】
なお、多孔質シリコン層の形成を全く含まない製造プロセスを排除するものではない（はるかに有利でないが）。
【０１３６】
同様の考察は、多孔質シリコンの単独層が形成される場合でも当てはまる。
【０１３７】
いずれの場合も、ウエハーのエッチングに基づく本技術は、三角形輪郭または台形輪郭端子のみを得るために実施することができる。
【０１３８】
さらに、多くのアプリケーションでは、１回のエッチング処理の繰り返しで十分である。
【０１３９】
別のストップ層を設けることは、（エッチング処理の継続時間に従って制御できる溝の深さを備えた）本発明を実施するための本質的なものではないことに留意されたい。
【０１４０】
最後に、可変角度で延伸する溝を提供する他の技術を排除するものではない。
【図面の簡単な説明】
【０１４１】
【図１】本発明の実施形態によるシステムの略図である。
【図２】本発明の実施形態による端子の側面図と平面図である。
【図３】図２の端子の例示的なアプリケーションを表す。
【図４ａ】本発明の他の実施形態による端子の側面図と平面図である。
【図４ｂ】本発明の他の実施形態による端子の側面図と平面図である。
【図５】図４ａ−図４ｂの端子の例示的なアプリケーションを表す。
【図６ａ】本発明の実施形態によるシステムを製造するプロセスの様々な段階を示す。
【図６ｂ】本発明の実施形態によるシステムを製造するプロセスの様々な段階を示す。
【図６ｃ】本発明の実施形態によるシステムを製造するプロセスの様々な段階を示す。
【図６ｄ】本発明の実施形態によるシステムを製造するプロセスの様々な段階を示す。
【図６ｅ】本発明の実施形態によるシステムを製造するプロセスの様々な段階を示す。
【図６ｆ】本発明の実施形態によるシステムを製造するプロセスの様々な段階を示す。
【図６ｇ】本発明の実施形態によるシステムを製造するプロセスの様々な段階を示す。
【図６ｈ】本発明の実施形態によるシステムを製造するプロセスの様々な段階を示す。
【図６ｉ】本発明の実施形態によるシステムを製造するプロセスの様々な段階を示す。
【図７ａ】本発明の別の実施形態によるシステムを製造する異なるプロセスを例示する。
【図７ｂ】本発明の別の実施形態によるシステムを製造する異なるプロセスを例示する。
【図７ｃ】本発明の別の実施形態によるシステムを製造する異なるプロセスを例示する。
【図７ｄ】本発明の別の実施形態によるシステムを製造する異なるプロセスを例示する。
【図８】図８ａ−８ｂは本発明の異なる実施形態によるシステムを製造するプロセスの様々な段階を示す。
【図９】本発明の実施形態によるプローブカードの図的表現である。
【図１０】本発明の別の実施形態によるプローブカードの図的表現である。
【図１１】本発明の実施形態による、電力チップを相互接続する電子部品組立体の図的表現である。
【図１２】本発明の別の実施形態による、電力チップを３次元構造で相互接続する電子部品組立体の図的表現である。
【図１３】本発明の実施形態による例示的な３次元構造のマルチチップモジュールである。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図６ｅ】
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【図６ｆ】
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【図６ｇ】
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【図６ｈ】
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【図６ｉ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成19年12月18日(2007.12.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２３
【補正方法】変更
【補正の内容】
【請求項２３】
前記犠牲構造体を選択的にエッチングする工程は、
前記ウエハー（６０５）内の所定の深さに、前記作用面（６０５ｍ）と平行な別のストップ層（７０５ｍ、７１５ｍ、７２０ｍ）を形成することをさらに含む、請求項１９ないし請求項２２のいずれか一項に記載の方法。
【国際調査報告】
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