(57)【要約】  ＭＯＳ型トランジスタの浅く急峻な傾斜ドレイン拡張部を製造するための方法（７０）を説明する。この方法では、半導体製品の製造におけるレーザＳＰＥＲアニール・プロセスを用いて、ドレイン拡張部内で固相エピタキシャル成長再結晶化が成される。一つの方法（７０）は、基板のチャネル領域に隣接する基板の拡張領域内深くにゲルマニウムなどの重イオン種を打ち込んで深い非晶化領域を形成し、その後、チャネル領域に隣接する基板の拡張領域内にボロン又は別のこのようなドーパント種を打ち込む、事前非晶化プロセス（７４）を含む。打ち込んだドーパントを、その後、低温でプレアニール（７８）して接合深さ及びドーピング濃度を定める。その後、拡張部及び／又は深いソース／ドレイン領域を、チャネル領域に近接する領域の固相エピタキシャル成長再結晶化を提供する高温のレーザでアニールして（８４）、急峻な傾斜を有する超高ドーピング濃度及び活性化レベルを達成する。
2008518483.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタにドレイン拡張部（extension）を製造する方法であって、
基板のチャネル領域に隣接する基板の拡張領域に重イオン種を打ち込んで、非晶化させた領域を形成し、
チャネル領域に隣接する基板の拡張領域にドーパント種を打ち込み、
基板の再結晶化温度より低い温度の低温プレアニール・プロセスを用いて、拡張領域に打ち込んだドーパント種をアニールして、接合深さ及びドーピング濃度を定め、及び
拡張領域をレーザでアニールして、ドレイン拡張領域の実質的に全体にわたってドーパント種を活性化させる
ことを含む方法。
【請求項２】
請求項１に記載の方法であって、非晶化させた領域を形成する前に基板のチャネル領域の上にゲート構造を形成することを更に含む方法。
【請求項３】
請求項１または２に記載の方法であって、
基板のチャネル領域の上のゲート構造の周りに側壁スペーサを形成し、及び
レーザ・アニール・プロセスの前に、拡張領域に隣接する深いソース及びドレイン領域に打ち込みを行う
ことを更に含む方法。
【請求項４】
請求項１、２、又は３に記載の方法であって、重イオン種は、Ge、In、Sb、As、P、BF2、Si、Xe、Arのうち１つを含む方法。
【請求項５】
請求項１から４のいずれかに記載の方法であって、ドーパント種は、ボロン、又はシリコンの非晶相において向上した拡散特性を示す別のドーパント種のうち１つを含む方法。
【請求項６】
請求項１から５のいずれかに記載の方法であって、低温プレアニール・プロセスが、
基板の非晶質状態を緩和させるための約450℃から約550℃で約30分又はそれ以下の間の第１の低温アニール、
上記の第１の低温アニールより高いが基板の再結晶化温度より低い温度で処理される第２の低温アニール
を含む方法。
【請求項７】
請求項１から６のいずれかに記載の方法であって、第２の低温アニールの温度が約600℃又はそれ以下及び約500℃又はそれ以上であり、約30分又はそれ以下の間である方法。
【請求項８】
請求項１から７のいずれかに記載の方法であって、低温プレアニール・プロセスが、充分な時間、及び基板の再結晶化の温度より低い温度を提供して、ＭＯＳトランジスタのチャネル領域に隣接して及びその下に拡散性を提供する方法。
【請求項９】
請求項１から８のいずれかに記載の方法であって、レーザ・アニール・プロセスが、約1350℃又はそれ以下で約１msの間行われる方法。
【請求項１０】
請求項１に記載の方法であって、
レーザ・アニール・プロセスの後、基板のチャネル領域の上のゲート構造の周りに側壁スペーサを形成し、
深いソース及びドレイン領域に打ち込みを行い、及び
第２のレーザ・アニール・プロセスを用いて、拡張領域と深いソース及びドレイン領域とをレーザでアニールして、チャネル領域に近接するドレイン拡張部と深いソース及びドレイン領域とのドーパント種を活性化させる
ことを更に含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的に半導体デバイスに関し、更に特定して言えば、半導体製品の製造において、レーザ・アニール・プロセスを用いてトランジスタのソース及びドレイン拡張部（extensions）の固相エピタキシャル成長再結晶化を行う方法に関連する。
【背景技術】
【０００２】
ＭＯＳトランジスタは、スイッチング及び／又は増幅機能を必要とする多くの最近の半導体製品に搭載されている。シリコンなどの半導体基板材料にＭＯＳデバイスを製造するために多くの製造プロセス及び技術が開発されてきている。最近は、半導体製品のデバイスの更なる高密度化を促進するために、トランジスタ及び他の構成要素の寸法がサブミクロン・レベルにまで縮小されてきている。また、多くの新しいアプリケーションにおいて、トランジスタ及び他の半導体デバイスを一層低い電力及び電圧レベルで動作させる必要が生じてきている。このため、これまでのＭＯＳＥＦＴデバイスは５ボルト又はそれ以上の電圧で動作するように設計されていたが、今後のアプリケーションでは、このようなデバイスが約３ボルトから約１ボルトまでの直流電源で動作することが要求され得る。さらに、一層高速かつ改良された製品性能を促進するために、ＭＯＳトランジスタのスイッチング速度要求も高まり続けている。従って、占有する物理的空間が一層小さく、消費電力が一層小さく、一層高速のスイッチング速度及び一層低い電圧で動作する、ＭＯＳＥＦＴトランジスタなどの半導体デバイスを設計するために取り組み続けていく必要がある。
【０００３】
ＭＯＳトランジスタは、ゲートとチャネル領域との間に、典型的に酸化物である薄いゲート誘電体を有する、基板のチャネル領域を覆う導電性ゲートを含む。基板のソース及びドレイン領域（接合領域と呼ぶこともある）は、チャネルの相対する側で不純物を用いてドーピングされる。このドーピングでは、ｎＭＯＳデバイスのソース／ドレイン領域はｎ型不純物（例えば、As、Sb、Pなど）でドーピングされ、ｐＭＯＳデバイスのソース／ドレイン領域はｐ型不純物（例えば、B、Ga、In、など）を用いてドーピングされる。チャネルを覆うゲート構造の長さは、典型的に、物理チャネル長と呼ばれる。ソース及びドレイン・ドーパントは、典型的に、イオン打ち込みシステムを用いてシリコン基板に打ち込まれ、打ち込まれるイオンのドーズ量及びエネルギーは、所望のドーパント濃度、深さ、及びプロファイルに従って変更され得る。イオンのドーズ量は、一般に、所与の半導体材料に打ち込まれるイオンの濃度を制御し、イオンビームのエネルギー・レベルは、打ち込まれるイオンの浸透距離又は深さ（例えば、接合深さ）を決める。
【０００４】
打ち込みの後、ソース／ドレイン領域のドーパント原子は、基板格子の格子間位置を占め、これらのドーパント原子は置換位置に移されて電気的に活性となる。このプロセスは「活性化」と呼ぶこともあり、アルゴンなどの不活性雰囲気ガス内で高温アニールによって実施される。この活性化アニール・プロセスは、さらに、打ち込んだドーパント種を基板の下方及び水平方向へ拡散させ、実効チャネル長は物理チャネル長より短くなる。デバイス寸法が縮小されていくにつれて物理及び実効チャネル長は縮小されていき、ショート・チャネル効果がかなり大きくなる。
【０００５】
ショート・チャネル効果に加え、ショート・チャネル・デバイスではホット・キャリア効果も見られる。例えば、ＭＯＳトランジスタの飽和オペレーションの間、ドレイン及びチャネル領域の水平方向接合近くに電界が形成される。この電界により、チャネル電子が電気エネルギーを得て「ホット」となる。ドレインまで移動するこのようなホット・エレクトロンの幾つかは、ドレイン接合に近接する薄膜ゲート誘電体材料に注入される。注入されたホット・キャリアは、その後、ＭＯＳデバイス動作パラメータの望ましくない低下、例えば、閾値電圧のシフト、相互コンダクタンスの変動、駆動電流／ドレイン電流交換の変動、デバイス不安定性などを導くことがある。
【０００６】
チャネル・ホット・キャリア効果を抑制するため、一般にドレイン拡張領域が基板内に形成され、これらには、例えば、二重拡散ドレイン（ＤＤＤ：double diffused drains）、ＬＤＤ（lightly doped drains）、ＭＤＤ（moderately doped drains）など、多様な呼び方がある。これらのドレイン拡張領域は、電位の幾らかをドレインに吸収してドレイン／チャネル界面から離すことによって、チャネル・ホット・キャリア及びそれに関連する不都合な性能低下を低減させる。先行技術の図１を参照し、４で開始する従来のトランジスタ製造プロセス２を説明する。この製造プロセス２では、６で基板に絶縁構造を形成し、８でゲート酸化物（例えば、ゲート誘電体）を形成する。１０でゲート酸化物の上にポリシリコン層を蒸着し、その後、１２でパターニングしてポリシリコン・ゲート構造を形成する。
【０００７】
任意で、１４で成される打ち込みへ導くために、１３でゲート構造のいずれかの側にオフセット・スペーサを形成してもよく、１４でドレイン拡張領域に打ち込みが成される。典型的に、１４のＬＤＤ打ち込みはかなり低濃度のドーパント打ち込みプロセスであり、パターニングしたゲート構造の端部を打ち込みマスクとして用いてもよいが、ＭＤＤ打ち込みには、１３で提供されるオフセット・スペーサを用いることが利点となり得る。その後、１８でゲート構造の側壁に沿ってスペーサを形成し、２０で、一層高いドーパント濃度及び打ち込みエネルギーを用いて第２の打ち込み（例えば、「ソース／ドレイン打ち込み」と呼ぶこともある）を行なって、ソース／ドレイン接合領域を形成する。
【０００８】
その後、２２で、約1050℃で活性化アニールを実施して、ドレイン拡張部及びソース／ドレイン領域に打ち込んだドーパントを活性化し、さらに、ドーパントをシリコンの下方及び水平方向へ拡散又は移動させる。これにより、ドレイン拡張領域及びソース／ドレイン領域が提供され、これらは基板内で互いに一部重なり合う。典型的に、ドレイン拡張領域は、幾分浅い深さ及びゲート構造まで又はゲート構造の下まで水平方向に伸び、一層深いソース／ドレイン領域は、ゲートから水平方向に（例えば、ほぼ側壁スペーサ幅だけ）間隔を空けて配置される。その後、２４でゲート及びソース／ドレイン領域をシリサイド化し、２６でバックエンド相互接続処理を実施した後、２８で方法２を終了する。
【０００９】
１４及び２０の２つの打ち込みの結果、接合のソース／ドレイン領域からチャネル近傍のドレイン拡張領域までの接合にわたってドーパント傾斜が確立され、これを傾斜接合と呼ぶこともある。ドレイン拡張領域は、ドレイン接合での飽和オペレーションに関連する全電圧降下の実質的な部分を呈する (assume)ように動作し、一方、一層高濃度にドープされるソース／ドレイン領域は、向上した接合導電性に適した低抵抗領域を形成する。また、ソース／ドレインのドーパントは一層高いエネルギーで打ち込まれて一層深いソース／ドレイン接合（拡張領域よりも深い）を生成し、それにより、接合スパイク（junction spiking）に対する保護を一層良好なものにする。
【００１０】
今後の技術をサポートするためにＣＭＯＳデバイスが縮小されるにつれて、ソース／ドレイン拡張領域の深さ及び傾斜をそれに合わせて縮小させることが次第に問題となってきている。そのため一部では、ＬＤＤ（lightly doped drain）拡張部が、最近は、ドレイン拡張部深さが一層小さくなる（例えば、浅くなる）ＭＤＤ（moderately doped drain）拡張部やＨＤＤ（highly doped drain）拡張部に取って代わられてきている。最近の傾向は、シート抵抗を低減することで、より高い駆動電流（例えば、改良された閾値電圧トランジスタ性能）及びより早いスイッチング時間を促進させる、シート抵抗がより低い一層浅い接合へと向かっている。一層浅い接合は、ＭＯＳトランジスタが、水平及び垂直の両方向の縮小である、寸法の更なる小型化に取り組み続ける助けとなり、ショート・チャネル効果を低減する。
【００１１】
このようなドレイン拡張領域の打ち込みの後、先行技術のアニールは、低温で（例えば、＜600℃）かなりの時間の間行われ、結晶格子境界に著しいＥＯＲ欠陥（end-of-range damage）を残していた。従来の装置で後続のアニールを用いてこの欠陥をアニールにより除く以前の試みは、プロファイル劣化（例えば、ドーパント傾斜急峻さの低下）をもたらす可能性がある。
【００１２】
ドレイン拡張部のドーパント活性化の量は、そのシート抵抗を決める役割をしており、ドーパント活性化の増加（例えば、シート抵抗の低下）は、ソース・ドレイン経路内の寄生抵抗を低下させる役割をする。このため、半導体デバイスの製造において、ソース及びドレイン拡張部の改良されたエピタキシャル成長再結晶化が促進され得る、ＭＯＳ型トランジスタの製造技術が必要とされている。
【発明の開示】
【課題を解決するための手段】
【００１３】
本発明は、ｎＭＯＳ型及びｐＭＯＳ型両方のデバイスにおいてソース及びドレイン拡張部の改良された固相エピタキシャル成長再結晶化（ＳＰＥＲ：solid phase epitaxial recrystallization）が達成され得る、ＭＯＳトランジスタ製造方法に関連する。
【００１４】
本発明の一つの側面において、重イオン種（例えば、Ge、In、Sb、As、P、BF2、Si、Xe、Ar、又は別の非晶化イオン）が、事前非晶化（preamorphization）プロセスを介して、チャネルに近接する基板のドレイン拡張領域に深く打ち込まれる。ここで用いるように、用語「ドレイン拡張部」は、トランジスタ・ドレインに関連する拡張領域だけでなく、トランジスタ・ソースに関連する拡張領域を含む。その後、ドーパント種、例えば、ｐＭＯＳデバイスではボロンが、ドーパント打ち込みプロセスを介して、チャネルに近接する非晶化させた基板（例えば、シリコン基板）のドレイン拡張領域に打ち込まれる。
【００１５】
その後、ドレイン拡張領域のドーパントの低温（ＬＴ）プレアニール（Ｐｒｅ−ＳＰＥＲ）の間、理想的な又は所望の深さ、ドーパント濃度、及びチャネル領域下の幾らかの有益な水平方向拡散を達成するように、ドーパントの一部が拡散し得る。ＬＴプレアニール・プロセスは、再結晶化温度より低い温度、例えば、シリコン基板では約600℃以下（例えば、約550℃）に維持される。非晶相のシリコン内ではボロンの拡散密度が高まるため、本発明の一つの例示の側面に従ったこれらの打ち込み及びアニール・プロセスの間、接合傾斜を増加させることができる。最後に、レーザＳＰＥＲアニール（例えば、１msより短い超高速フラッシュ・アニール）が、ドレイン拡張部のエピタキシャルの再結晶化を固相のままで提供する。
【００１６】
本発明の一つの側面において、レーザＳＰＥＲアニールは、ドレイン拡張部の打ち込み及び低温プレアニールの直後、又は深いソース／ドレイン領域の打ち込みの後に用いて、拡張領域又は両方の領域、及び深いソース及びドレイン領域の固相エピタキシャル成長再結晶化を提供してもよい。しかし、いずれの場合も、レーザＳＰＥＲアニールはプレアニール・プロセスの後に続き、所望のレベルのドーパント拡散深さ及び濃度のバランスを取る。
【００１７】
本発明の別の側面において、レーザＳＰＥＲアニールは、ドレイン拡張部の打ち込み及び低温プレアニールの直後、及び深いソース／ドレイン領域の打ち込みの後に用いて、拡張領域及び深いソース及びドレイン領域の固相エピタキシャル成長再結晶化を提供してもよい。
【００１８】
本発明のさらに別の側面において、レーザＳＰＥＲアニールは、約1350℃（例えば、1200〜1400℃）又はそれ以下の温度で、約１ミリ秒の間処理される。
【００１９】
本発明のさらに別の側面において、深い事前非晶化プロセスは、ドーパント打ち込みプロセスと統合されてもよい。
【００２０】
一つのｐＭＯＳ実施例において、例えば、或るドーパント種が打ち込まれ、このドーパントはＢ（ボロン）又はＢＦ２（二フッ化ボロン(boron difluoride)）、又は非晶相において向上した拡散特性を示す別のドーパント種である。
【００２１】
一つのｎＭＯＳ打ち込み例では、非晶相において向上した拡散特性を示すドーパント種が用いられる。
【００２２】
従来、固相エピタキシャル成長は、低温（例えば、＜600℃）で実施されており、格子間シリコン原子クラスターを含む、著しいＥＯＲ欠陥を残していた。従来のアニール装置を用いてこの欠陥をアニールにより除くための後続の試みは、プロファイル劣化をもたらしており、このプロファイルは、本発明において達成され得るよりも急峻さが小さい。また、本発明の幾つかの側面は、上述の先行技術の図１で説明したような以前の方法と比較し、シート抵抗低減において著しい改善を提供することも分かっている。さらに、これらのプロセスは、チャネル領域に隣接するドレイン拡張領域の実質的に全てにわたって、幾つかの先行技術のものよりも高い活性化レベル及びドーピング濃度を有利に達成し得る。
【００２３】
ソース／ドレイン領域の形成がこのプロセスと統合されてもよく、例えば、ゲート側壁スペーサを形成した後、側壁スペーサを打ち込みマスクとして用いてソース／ドレイン打ち込みプロセス（例えば、ボロン）を行ってもよい。ディスポーザブル・スペーサのアプローチの一例では、深いソース／ドレイン領域及びポリを形成した後、ドレイン拡張部への事前非晶化打ち込み及びドーパント打ち込みの前に側壁スペーサを取り除く。この方式により、拡張領域に影響を与えることなく、深いソース／ドレイン領域を付加的な熱サイクル（例えば、従来のアニール）で処理することが可能となる。その後、ＬＴプレアニールを実施し、レーザＳＰＥＲアニール・プロセスが続いて、エピタキシャル成長の形成、及びソース／ドレイン領域のドーパント及びドレイン拡張領域のドーパント種の活性化が同時に成される。
【００２４】
別の実施例において、側壁スペーサを形成し、ソース／ドレイン打ち込みを実施し、側壁スペーサを取り除いた後、事前非晶化及びドレイン拡張部のドーパント種の打ち込みを行う。この実施例において、ソース／ドレイン領域及びドレイン拡張領域のドーパントの所望の拡散量を同時に提供するため、プレアニール・プロセスを用い、その後、レーザＳＰＥＲアニールを実施してもよい。
【実施例】
【００２５】
ここで、添付の図面を参照して本発明を詳細に説明する。これらの図面では、同様の要素を指すために全体を通して同様の参照番号を用いている。本発明は、トランジスタ・デバイスの製造においてドレイン拡張領域を形成するための新規なプロセスを提供する。本発明において、ドレイン拡張部に深い事前非晶化領域が生成され、これらのドレイン拡張部は、非晶相において向上した拡散特性を示すドーパントで打ち込まれる。その後、ドーパントはプレアニールされて接合深さを定め、レーザ・アニールされて活性化レベルを一層高め、かつ浅い接合深さの傾斜プロファイルを急峻にすることを促す。例示の実施例は、Ｂ又はＢＦ２ドレイン拡張部ドーパント打ち込み及びアニールでｐＭＯＳトランジスタを製造する状況において、以下に図示及び説明し、図示する構造は必ずしも正確な縮尺で描かれてはいない。ただし、本発明は、非晶相において向上した拡散特性を示す適切なドーパントを用いてｎＭＯＳトランジスタにドレイン拡張部を製造する際、及び本明細書に説明した例の構造とは別の他のデバイスを製造する際に、個別に又は組み合わせて用いてもよいことを理解されたい。これらの及び他の利点は、以下の図面を説明するにつれてさらに明らかになろう。
【００２６】
前述のように、ＣＭＯＳデバイスは今後の技術をサポートするために縮小されているが、ドレイン拡張領域の深さ及び傾斜をそれに合わせて縮小することがますます問題となってきている。このような問題点及び課題の幾つかは、半導体デバイスのトランジスタ・ソース／ドレイン拡張領域を製造するために用いられている先行技術の方法に照らし合わせてみると一層明らかになる。
【００２７】
図２は、例えば、ドレイン拡張部又は「テール（tail）」を用いる従来のＭＯＳトランジスタのプロファイル、及びトランジスタの縮小に関連する１つ又はそれ以上の問題を図示する。ＭＯＳトランジスタ３０は、チャネル長３２ａを有するゲート構造３２、半導体基板３５上に重なって形成されるゲート酸化物層３４上に重なって形成されるポリシリコン材料層３３を含み、ソース／ドレイン領域３６がチャネル領域３７の両側にある。この従来のＭＯＳトランジスタ３０において、深さ３８ａを有する深いソース／ドレイン接合３８は、典型的に、打ち込みによってゲート構造の横に形成される。ソース／ドレイン領域３６は、深さ４１を有してゲート３２及びゲートチャネル領域３７の下に延びるドレイン拡張部又は「テール」４０を有する。拡大した詳細４２は、ドレイン拡張部テール４０の周りの領域、及びこのドレイン拡張部テール形状４０のないトランジスタと比較してドレイン拡張部が実効チャネル長を短縮させている様を更に図示する。
【００２８】
図２の従来のＭＯＳトランジスタ３０の製造プロセスでは、基板３５に絶縁構造（図示せず）を形成し、ゲート酸化物３４（例えば、ゲート誘電体）を形成する。ポリシリコン層３３を、ゲート酸化物３４の上に蒸着した後、パターニングしてポリシリコン・ゲート構造３２を形成する。その後、例えばAsを用いてドレイン拡張領域４０に打ち込みをする、ＬＤＤ打ち込みを実施する。この方法は、一般に、オフセット又は側壁スペーサを用いないＬＤＤ打ち込みの低ドーズ量レベルに限定されることに注意されたい。
【００２９】
チャネル長３２ａに比べ、及びＭＯＳトランジスタ３０の多くの他の形状に比べ、ドレイン拡張部深さ４１は比較的小さいため、ドレイン拡張部深さ４１は、トランジスタ３０の残りの部分と共に縮小することがより困難な形状となる傾向がある。また、トランジスタ小型化についていくために、ドーパント傾斜、或いはドレイン拡張部の深さを介した下方へのドーパント濃度の変化率が、ドーパント傾斜のプロファイルの点でますます急激又は急峻となることが要求されている。
【００３０】
本発明の発明者は、ドレイン拡張領域の半導体処理の目的は２つの相対する目的に直面していることを認識している。すなわち、できるだけ浅い、高度に傾斜した（急峻な）ドーパント・プロファイル拡張部を形成すること、そして、一部前に述べた理由のため、チャネル領域近辺及び僅かにその下へ充分にドーパント拡散させることである。従来の熱アニールは、速度は遅いが、打ち込み後のドーパントの必要な拡散を適切に供給する。しかし、一例において、後続の、一般のＭＤＤ及びＨＤＤ材料での深いソース／ドレイン打ち込みの際、更なる望ましくない拡散を止めるため、又はドーパント・プロファイルの「急勾配（steepness）」又は急峻さを劣化させないためには、高速又はフラッシュ・アニールが好ましい。これらの処理結果の制御を維持するために、注意深い時間及び温度の分析が必要となる場合がある。
【００３１】
半導体アニールの目的に適したレーザの最近の開発により、超高速アニールが望まれる別の解決策が提供されているが、同時に、別の問題点を起こしている。レーザ・アニールは、約１ミリ秒（１ms）又はそれ以下のアニール・プロセスを達成する、例えば、約1100℃から1400℃の範囲の超高温（ＵＨＴ）が可能である。レーザにより生成されるこのような温度で、シリコン基板内でエピタキシャル成長再結晶化が行われるが、シリコン基板は固相又はＳＰＥＲのままである。しかし、ドレイン拡張部の場合、これらのレーザ温度及び時間により、この1ミリ秒で拡張部内の拡散が実質的に停止するという問題が生じる。従って、このようなＵＨＴレーザ・アニールは、レーザに晒されるこれらの領域のドーパント拡散を不利に制限する傾向がある。
【００３２】
これらの一見相反する目的及び問題に対し、本発明が提示されている。本発明の１つの側面は、ウエハに１つ又はそれ以上のＭＯＳトランジスタを製造するための方法を提供し、その方法は、事前非晶化プロセスを用いて、例えば、Ge（ゲルマニウム）、In、Sb、As、P、BF2、又は別の非晶化イオン）などの重イオン種又は中性イオン種を、基板のチャネル領域に近接するドレイン拡張領域深くに打ち込んで、シリコン内に深い非晶化領域を形成することを含む。その後、非晶化したシリコンに、ドーパント打ち込みプロセスを用いて、ｐＭＯＳデバイスの場合、例えば、B（ボロン）又はBF2（二フッ化ボロン）、又は非晶相において向上した拡散特性を示す別のドーパント種などのドーパント種を打ち込む。
【００３３】
ドレイン拡張部に打ち込んだドーパントを、その後、ＬＴプレアニール・プロセスを用いて、低温（ＬＴ）でプレアニール（Ｐｒｅ−ＳＰＥＲ）して、理想的なドーパント濃度及び深さを達成するため下方へ、及びチャネル領域下の幾らかの有益な拡散のため水平方向へ拡散させる。このＬＴプレアニール・プロセスは、シリコン基板の再結晶化温度より低い温度、例えば、約600℃より低い（例えば、約550℃）に維持される。最後に、レーザＳＰＥＲアニール（例えば、１msより短い超高速フラッシュ・アニール）が、ドレイン拡張部の固相エピタキシャル成長再結晶化（ＳＰＥＲ）を提供する。
【００３４】
このような方法７０の一つを図３Ａから３Ｄに図示し、これらの図面は、本発明の幾つかの側面に従ってＭＯＳトランジスタを製造する方法の幾つかの変形を示している。例示の方法７０は、ここでは、一連の行為又は事象として図示及び説明しているが、本発明は、説明したこのような行為又は事象の順序に制限されないことを理解されたい。この点で、幾つかの行為は、本発明に従って、異なる順序で、及び／又は本明細書に図示及び／又は説明したものとは別の他の行為又は事象と同時に成されてもよい。また、本発明に従った方法を実施するために、図示した全ての工程が必ずしも必要とされるわけではない。更に、本発明に従った方法は、本明細書に図示及び説明したウエハ及びトランジスタ・デバイスに関連して実施され得るだけでなく、図示していない他の装置及び構造に関連して実施されてもよいことに注意されたい。
【００３５】
方法７０は、ウエハに１つ又はそれ以上のＭＯＳトランジスタを製造する際に用いられ得るレーザ・アニーリング・プロセスによる一例の固相エピタキシャル成長を含み、この方法は７１で開始する。図３Ｂの７２で、例えば、エピタキシャル成長及びアニールを受けるため、ＭＯＳトランジスタが提供されてもよい。このトランジスタは、ゲートに並びかつシリコン基板に重なったオフセット・スペーサと共に事前に形成されるゲート構造を有していてもよい。
【００３６】
図３Ａに戻り、個別に、或いは７４に示すように１つの工程と組み合わせて、ドレイン拡張領域を事前非晶化し、例えば、ＭＤＤ材料層で打ち込む。例えば、事前非晶化は、Ge（ゲルマニウム）、In、Sb、As、P、BF2、又は別の非晶化イオン）など、重イオン種又は中性イオン種のイオン打ち込みによって成され得る。事前非晶化プロセスの非晶化イオンは、チャネル領域に近接する基板のドレイン拡張領域深くに充分なエネルギーで打ち込まれて、シリコン内に深い非晶化領域を形成する。７４の事前非晶化重イオン打ち込みは、例えば、約5E13から5E15 Ge/cm2、例えば、約8E13から5E15 Ge/cm2、好ましくは、約2E14 Ge/cm2の打ち込みドーズ量を含む。７４の重イオンのドレイン拡張部打ち込みは、さらに、例えば、約50keVから約100keV、例えば、約45〜80keV、好ましくは約70keVの打ち込みエネルギーを用いる。
【００３７】
非晶化したシリコンはさらに（事前非晶化工程の後、或いは事前非晶化工程と同時に）、７４のドーパント打ち込みプロセスを用いて、例えば、ｐＭＯＳデバイスの場合、B（ボロン）又はBF2（二フッ化ボロン）などのドーパント種、又は非晶相において向上した拡散特性を示す別のドーパント種でドレイン拡張領域に打ち込みが成される。７４のドーパント打ち込みは、例えば、約5E13から8E15 BF2/cm2、約1E14から4E15 BF2/cm2など、好ましくは約1.4E15 BF2/cm2の打ち込みドーズ量を含む。さらに、７４のドレイン拡張部打ち込みは、例えば、約0.5keVから約10keV、約1〜5keVなど、好ましくは約3keVの打ち込みエネルギーを用いる。例えば、ボロンを用いる場合、ドーズ量は約1E14から約4E15 B/cm2、打ち込みエネルギーは約0.2keVから約2keVとなり得る。
【００３８】
本発明の発明者は、ボロン又はBF2及び他のこのようなドーパント種が拡散に関して特殊な特性を有することを認識している。ボロンは、非晶相のシリコンに打ち込まれると拡散を向上させる特性を示す。特に、B又はBF2は、濃度が向上した拡散特性を有し、非晶質シリコンにおけるボロン拡散は、B又はBF2のドーパント濃度、傾斜、及びベース拡散性の相関的要素であることが分かっている。ボロンのドーパント濃度の増加は、それに対応してボロン拡散を増加させ、ボロン拡散の増加はドレイン拡張部で達成し得る傾斜プロファイルを増加させるのに有用となり得ることが分かっている。このため、少なくともｐＭＯＳデバイスの場合、この向上した拡散特性により、B又はBF2を用いて、シート抵抗が一層低い超薄膜ドレイン拡張部に適したＵＨＤＤ（ultra-highly doped drain）領域を形成することができる。
【００３９】
打ち込みの後、B又はBF2原子は、ドレイン拡張領域の（例えば、ソース／ドレイン領域においても）基板格子の格子間位置を占め、その後、以下で説明するアニールを介して活性化される。
【００４０】
ドレイン拡張部に打ち込んだドーパント（例えば、ボロン）を、任意で、図３Ｃの７６で、低温（ＬＴ）でプレアニールして、シリコン内の非晶質状態の或る程度の緩和を提供してもよい。この任意の又は第１のＬＴプレアニール・プロセスは、シリコン基板の再結晶化温度より低い温度、例えば、約400℃から約600℃の間（例えば、好ましくは約350℃から約475℃の間）で、約２秒から約２時間、好ましくは約１時間、維持される。この任意の又は第１のＬＴプレアニール・プロセスは、拡張領域のシート抵抗を更に低減させる、ボロンの一層高い活性濃度を提供するために用いられる。
【００４１】
ドレイン拡張部に打ち込んだドーパント（例えば、ボロン）を、図３Ａの７８で、ＬＴプレアニール・プロセス（又は、任意の第１のＬＴプレアニールが用いられる場合は第２のＬＴプレアニール）を用いて、低温でプレアニール（Ｐｒｅ−ＳＰＥＲ）して、理想的なドーパント濃度及び深さを達成するため下方への幾らかの拡散、及びチャネル領域下の水平方向の幾らかの拡散をさせる。このＬＴプレアニール（又は第２のＬＴプレアニール）は、約30分又はそれより短い間、シリコン基板の再結晶化温度より低い温度、例えば、約500〜600度に維持される。
【００４２】
最後に、図３Ａの８４で、レーザＳＰＥＲアニール（例えば、１msより短い超高速フラッシュ・アニール）が、ドレイン拡張部の固相エピタキシャル成長再結晶化（ＳＰＥＲ）を提供する。例えば、レーザＳＰＥＲアニールは、約１ms又はそれより短い間、約1200℃から約1400℃の間の温度、好ましくは約1300℃から約1350℃で行われる。
【００４３】
任意で、図３Ｄの８１で、レーザＳＰＥＲアニール８４の前に、８２でゲート構造の両側に側壁（Ｓ／Ｗ）スペーサを形成して、８３での深いソース及びドレイン（ソース／ドレイン）領域の打ち込みを支援してもよい。これにより、所望に応じて、拡張部及び深いソース／ドレインのアニールを同時に行うこともできる。
【００４４】
最後に、例示の方法７０は８８で終了し、その後、従来のバックエンド処理が提供され得る。
【００４５】
図４及び図５は、図３Ａ〜３Ｄの方法７０に類似する、レーザ・アニール方法９０及び９５による固相エピタキシャル成長の他の変形をそれぞれ示し、そのため、これらは簡略のため再び全面的に説明する必要がない。従って、方法９０及び９５は、非晶化及び打ち込みプロセス７４、ＬＴプレアニール・プロセス７８、及びレーザＳＰＥＲアニール８４の使用を、種々の他の工程及び／又は付加的なレーザＳＰＥＲアニール工程と組み合わせた例示用の処理の実施例において示す。
【００４６】
例えば、図４は、図３Ａ〜３Ｄの行為を合わせたものを用いる好ましい順序の実施例において、本発明の１つ又はそれ以上の側面に従って、ウエハにＭＯＳトランジスタのドレイン拡張部を製造する一例の方法９０を図示する。方法９０は、それぞれ、第１及び第２のプレアニール７６及び７８を含むようなＬＴプレアニール・プロセスを図示する。方法９０は更に、従来のプロセス方法からの隔たりを最小限に留めるため、ドレイン拡張部及び深いソース／ドレイン領域を同時にアニールする最終レーザＳＰＥＲアニール８４も図示する。このアニール・プロセスは、ソース／ドレイン領域に打ち込んだドーパントとドレイン拡張領域に打ち込んだドーパントとを同時に活性化及びアニールするために実施されているが、他のプロセスも本発明の範囲に含まれると考えられ、ソース／ドレイン領域に対して個別のアニールが成されてもよい。
【００４７】
８４のこのレーザＳＰＥＲアニール・プロセスは、任意の適切な時間−温度アニール・プロセス特性を用いることができるが、例えば、Ｎ（窒素）及び／又はAr（アルゴン）などの不活性雰囲気で、ピーク温度で約５ms又はそれより短い間、例えば、約１msの間、実施されてもよい。
【００４８】
図５は、図４の方法に類似する本発明に従って、ＭＯＳトランジスタにドレイン拡張部を製造する更に別の例の方法９５を図示する。方法９５は、図４の全ての工程に、任意の第１及び第２のレーザＳＰＥＲアニール、それぞれ、８０及び８４、を加えたものを図示する。第２のレーザＳＰＥＲアニール８４は前述のように用いられるが、第１のレーザＳＰＥＲアニール８０は、深いソース及びドレイン領域打ち込みの前に、ドレイン拡張部内のエピタキシャル再成長又は再結晶化を行うために用いられる。これは、不要な余分のレーザ・アニールのように見えるかもしれないが、例えば、局地的な拡散を停止させることが望ましい場合もあり、図示したもの又は図示していない別のもののいずれかによってその他の中間のプロセスが成される。
【００４９】
ＬＴプレアニール７８は、基板に打ち込んだB又はBF2の下方の及び水平方向の拡散も生じさせ、実効チャネル長は物理チャネル長よりも短くなることに注意されたい。このため、図示した例において、ドレイン拡張領域は、７８のアニールの後、ゲート構造の下へ水平方向に及び最終的なドレイン拡張部接合深さまで下方に伸長し得る。
【００５０】
図示した例の打ち込み及びアニール、及び本発明に従ったその他のものは、ピーク濃度が或る深さに生じ、ドレイン拡張領域内の他の深さでは濃度が一層低くなるように、プロファイルされたドーパント濃度を提供することを理解されたい。このため、ピーク濃度深さは、ドレイン拡張領域内に打ち込まれる／拡散されるドーパントの最大深さと一致し得るが、必ずしも一致する必要はない。また、本発明の種々の実施例では、ドレイン拡張領域内に異なるドーパント種の全般的に同等の濃度を提供しているが、これらの濃度は、いずれも、図６に関連して以下にさらに図示及び説明するように、異なる深さにピーク濃度を有するようにプロファイルされてもよい。
【００５１】
ここで図６Ａ〜６Ｋを参照すると、本発明に従って半導体製造処理を受ける一例のｐＭＯＳトランジスタ１０２が図示されている。なお、このデバイス１０２は必ずしも正しい縮尺で描かれてはいない。図６Ａでは、半導体デバイスの製造処理の中間段階のトランジスタ・デバイス１０２が図示されており、ＭＯＳトランジスタ１０２は、シリコン又はシリコン・ゲルマニウムなどの半導体基板１０４の上又は中に形成されている。
【００５２】
最初に図６Ａにおいて、ＭＯＳトランジスタ１０２は、半導体基板１０４の上に形成されるゲート積層１０５を含む材料の多数の層を含む。ゲート積層１０５の例示の層は、半導体基板１０４の上に形成されるゲート酸化物材料層１０６、ゲート酸化物層１０６の上に形成されるポリシリコン材料層１０８、及びポリシリコン材料層１０８及びゲート酸化物材料層１０６に重なって形成される、例えば、オキシナイトライド材料を含むハードマスク層１１０を含む。
【００５３】
図６Ｂにおいて、ハードマスク層１１０は、フォトレジスト、及びゲート積層１０５への異方性エッチング１１１を用いてパターニングされる。
【００５４】
図６Ｃにおいて、ここでは、ハードマスク層１１０は、ポリシリコン材料層１０８を介して、及びエッチング１１３のシリコン選択性のため部分的にゲート酸化物層１０６内に、エッチング１１３を行うことによってゲート積層１０５を更に形成するためのパターンとして機能する。その後、ハードマスク層１１０が取り除かれる。
【００５５】
図６Ｄにおいて、例えば、酸化物材料を含むオフセット・スペーサ１１２が、ゲート積層１０５、及び半導体基板１０４を覆う残りのゲート酸化物層１０６を覆って形成される。図６Ｅにおいて、異方性エッチング１１４を行うことによりオフセット・スペーサ１１２の酸化物材料の一部を取り除いて、ゲート酸化物層１０６及び半導体基板１０４をそれぞれ露出させる。図６Ｆは、図６Ｅの異方性エッチング１１４の結果生じる、オフセット・スペーサ１１２の最終的な形状、及び半導体基板１０４に重なるゲート構造１１６の最終的な形状を図示する。図６Ｆは、オフセット・スペーサ１１２が、その後の拡張部及び深いソース／ドレイン領域のドーパント打ち込みをマスキングする際に支援となる厚み１１２’まで形成されていることも示す。
【００５６】
このように、この地点まで、ゲート構造１１６が基板１０４に重なって提供され、そこに、ＭＯＳトランジスタ１０２のドレイン拡張部及び深いソース／ドレイン領域が、これまで図示及び説明した例示の方法７０（行為７２）に全般的に従った打ち込みによって形成され得る。その後、図６Ｇ〜６Ｋにおいて、ＭＯＳトランジスタ１０２が、同様にこれまで図示及び説明した例示の方法７０（行為７４〜８８）に全般的に従って形成される。
【００５７】
図６Ｇにおいて、ＭＯＳトランジスタ１０２のゲート構造１１６の横の半導体基板１０４上に、事前非晶化及びドーピング打ち込み１２４が成される。事前非晶化打ち込みをドーピング打ち込みの前に説明したが、どちらの打ち込みが先に成されてもよく、これらの打ち込みは、本発明において同時に又は順次に成されてもよい。本発明の１つの側面に従って、プロセス１２４の事前非晶化打ち込み部分は、例えば、Ge、In、Sb、As、P、BF2、Si、Xe、Ar、又は別の非晶化イオンなどの重イオン種を打ち込むことを含む。事前非晶化打ち込み１２４は、基板１０４の１つ又はそれ以上のドレイン拡張領域１４３に、深い非晶化領域１４２を深さ１４２’まで形成するために用いられる。
【００５８】
一例において、事前非晶化プロセス１２４の拡張領域深くへの重イオン種の打ち込みは、約5E13から5E15 Ge/cm2、例えば、約8E13から5E15 Ge/cm2、好ましくは約2E14 Ge/cm2の打ち込みドーズ量を含む。さらに、重イオンのドレイン拡張部打ち込み１２４は、例えば、約50keVから約100keV、例えば、約45〜80keV、好ましくは約70keVの打ち込みエネルギーを用いる。
【００５９】
打ち込みプロセス１２４のドーパント打ち込み部分は、例えば、ｐＭＯＳデバイスの場合、B（ボロン）又はBF2（二フッ化ボロン）などのドーパント種、又は非晶相において向上した拡散特性を示す別のドーパント種の、比較的浅い層を有するドレイン拡張部１４３の打ち込みを含む。一例において、１２４の例示のドーパント打ち込みプロセス部分は、約5E13から8E15 BF2/cm2、例えば、約1E14から4E15 BF2/cm2、好ましくは約1. 4E15 BF2/cm2の打ち込みドーズ量を含む。さらに、ドレイン拡張部１４３は、約0.5keVから約10keV、例えば、約1〜5keV、好ましくは約3keVの打ち込みエネルギーを用いる。例えば、ボロンを用いる場合、ドーズ量は約1E14から約4E15 B/cm2、打ち込みエネルギーは約0.2keVから約2keVであり得る。他の打ち込み濃度、深さ、傾斜、及び半導体デバイスの種類も本発明の範囲内にあることが考慮されている。オフセット・スペーサ１１２は、打ち込み１２４がゲート積層１０５から厚み１１２’だけ離れるように打ち込み１２４を導く。
【００６０】
図６Ｈにおいて、事前非晶化及びドーピング打ち込み１２４に続いて、深い非晶化領域１４２に、任意の低温（ＬＴ）プレアニール１５２が成されてもよい。この任意のＬＴプレアニール１５２は、シリコンの非晶質状態を或る程度緩和させるのに充分高い温度を提供するが、シリコンを再結晶化しないように充分低い温度時間積に維持される。一例において、ＬＴプレアニール１５２は、例えば、約400〜450℃の温度で約30分間実施される。再結晶化させることなく非晶質状態緩和を提供する、他の任意のＬＴプレアニール温度及び時間も本発明の範囲に含まれることが考慮されている。
【００６１】
図６Ｉでは、理想的なドーパント濃度及び深さを達成するために幾らかの下方への拡散、及びチャネル領域下の水平方向への幾らかの拡散を可能にするのに充分高い温度で、ドレイン拡張領域に打ち込んだドーパント（例えば、B、BF2、又はｐＭＯＳトランジスタの場合、他のドーパント種）に、低温（ＬＴ）プレアニール１５３（又はＰｒｅ−ＳＰＥＲ）が実施される。このような低温プレアニールは、また、傾斜プロファイルを劣化させることなくドーパント拡散を提供する。このＬＴプレアニール・プロセスは、シリコン基板の再結晶化温度より低い温度、例えば、約400℃から約600℃の間（例えば、好ましくは約450℃から約550℃の間）で、約２秒から約２時間、好ましくは約１時間、維持される。再結晶化させることなく適切な拡散濃度及び深さを提供する他のＬＴプレアニール温度及び時間も、本発明の範囲に含まれることが考慮されている。
【００６２】
最後に図６Ｊにおいて、レーザを用いるレーザＳＰＥＲアニール１５５が、ドレイン拡張部１４３の固相エピタキシャル成長再結晶化（ＳＰＥＲ）を提供する。理想的には、ドレイン拡張部１４３は、レーザＳＰＥＲアニール１５５においてＳＰＥＲアニールを継続するのに充分急速に、約１ms又はそれより短い間、約1200℃から約1400℃の間、好ましくは約1350℃の超高温レベルまで上昇される。
【００６３】
その後任意で、レーザＳＰＥＲアニール１５５、及び／又はアニール１５５に類似する付加的なレーザＳＰＥＲアニール１５６が、図６Ｋ及び図５〜６の方法の工程に図示するように、後続の従来のバックエンド処理に続いて成されてもよい。例えば、トランジスタ１０２の基板１０４内の深いソース／ドレイン領域１６０の打ち込みを導くため、側壁スペーサ１５８をゲート構造１１６の横に形成してもよい。任意で、その後、ドレイン拡張部１４３及び深いソース／ドレイン領域１６０の両方の固相エピタキシャル成長再結晶化（ＳＰＥＲ）を同時に提供するため、レーザＳＰＥＲアニール１５５、及び／又は付加的なレーザＳＰＥＲアニール１５６を行ってもよい。その後、他の従来のバックエンド処理が珪化及び相互接続処理（図示せず）を含んでもよい。
【００６４】
このようにして、ドレイン拡張部１４３は、高活性化レベルに形成された、薄い、高濃度のドレイン拡張部層１４３内で、固相のままで結晶状態へアニールされるが、所望のドーパント拡散レベルを処理する。さらに、このような一層高い活性化レベル及び固相エピタキシャル成長により、一層低温の最終アニール・プロセスのＥＯＲ欠陥特性及び／又はプロファイル劣化が軽減される。
【００６５】
それぞれ、重イオン及びボロンドーパント種の例示の事前非晶化及びドーパント打ち込み、プレアニール、及びレーザＳＰＥＲアニールを用いることにより、本発明は、従来の技術と比較して、ドレイン拡張部の一層高レベルのドーパント濃度、及び対応するシート抵抗の低減を提供する。
【００６６】
これまで図示及び説明したデバイス１０２、及び方法７０、９０、及び９５は例示的なものであり、種々のプロセス工程の多くの代替の順序が、本発明の趣旨及び範囲に従って成され得ることに注意されたい。また、上述で指摘したように、本発明は、ｐＭＯＳデバイス製造に制限されず、ｎＭＯＳトランジスタの製造に関連しても実施され得る。また、本発明は、メモリ・デバイスの製造に関連する有用性を確認しており、それらの種々の側面は、メモリ・セル及び同様のものを製造する際に適用され得る。
【００６７】
本発明を１つ又はそれ以上の実施例に関連して図示及び説明してきたが、当業者であれば本明細書及び添付の図面を読んで理解することによって、同等の変更及び変形が成され得るであろう。特に、上述の構成要素（アッセンブリ、デバイス、回路、システム、など）によって実施される種々の機能に関して、このような構成要素を説明するために用いた用語（「手段」に対するリファレンスを含む）は、本明細書に図示した本発明の例示用の実施例の機能を行う開示した構造に構造的に同等でなくても、特に指示しない限り、説明した構成要素（例えば、機能的に同等である）の特定の機能を行う任意の構成要素に対応することを意図している。また、本発明の特定の特徴を幾つかの実施例のうちの１つのみに関連して開示したが、このような特徴は、任意の所与の又は特定のアプリケーションに所望かつ利点となり得るように、他の実施例の１つ又はそれ以上の特徴と組み合わされてもよい。さらに、用語「including」、「includes」、「having」、「has」、「with」、又はそれらの変形は、発明を実施するための最良の形態及び／又は特許請求の範囲のいずれかおいて用いられる限り、このような用語が用語「comprising」と同様な方式で包括的であることを意図している。
【図面の簡単な説明】
【００６８】
【図１】図１は、ドレイン拡張領域を有するＭＯＳトランジスタを製造するための従来の製造プロセスを示すフローチャートである。
【図２】図２は、半導体基板と共に形成される、ソース／ドレイン・プロファイル及びドレイン拡張部又は「テール」の更なる詳細を示す、先行技術のＭＯＳトランジスタの部分断面側面図である。
【図３Ａ−３Ｄ】図３Ａから図３Ｄは、本発明の１つ又はそれ以上の側面に従って、ウエハにＭＯＳトランジスタのドレイン拡張部を製造する一例の方法を示すフローチャートである。
【図４】図４は、本発明の１つ又はそれ以上の側面に従ってウエハにＭＯＳトランジスタのドレイン拡張部を製造する一例の方法を示すフローチャートである。
【図５】図５は、本発明の１つ又はそれ以上の側面に従ってウエハにＭＯＳトランジスタのドレイン拡張部を製造する一例の方法を示すフローチャートである。
【図６Ａ−６Ｆ】図６Ａから図６Ｆは、パターニングしたゲート構造、オフセット・スペーサ、及びゲート酸化物と基板を覆う側壁スペーサの形成に伴う処理の中間段階の一例のｐＭＯＳトランジスタを示す断面の部分側面図である。
【図６Ｇ】図６Ｇは、図６Ｆのトランジスタのソース及びドレイン拡張領域における、ゲルマニウムでの事前非晶化及びボロンの打ち込みを示す断面の部分側面図である。
【図６Ｈ】図６Ｈは、本発明の側面に従って、ドレイン拡張領域において非晶質状態を緩和させるが再結晶化させない任意の低温プレアニール（ＳＰＥＲ）を受ける、図６Ａから図６Ｇのデバイスを示す断面の部分側面図である。
【図６Ｉ】図６Ｉは、本発明の側面に従って、再結晶化させることなく、最終ドーピング濃度が達成され、ドーパントが僅かに拡散して最終深さが達成される、一層高温での別の任意の低温プレアニール（ＳＰＥＲ）を受ける、図６Ａから図６Ｈのデバイスを示す断面の部分側面図である。
【図６Ｊ】図６Ｊは、固相のままドレイン拡張部のエピタキシャル成長再結晶化を提供する、図６Ｉのトランジスタ内のドレイン拡張部のレーザＳＰＥＲアニールを示す断面の部分側面図である。
【図６Ｋ】図６Ｋは、ゲート構造及びソース／ドレイン領域の両側にオフセット・スペーサを形成した後、本発明に従って処理されるドレイン拡張部及び深いソース／ドレイン領域の任意のレーザＳＰＥＲアニールを受ける、図６Ｊのトランジスタを示す断面の部分側面図である。
【図１】
2008518483.tif 000003
【図２】
2008518483.tif 000004
【図２Ａ】
2008518483.tif 000005
【図３Ａ】
2008518483.tif 000006
【図３Ｂ】
2008518483.tif 000007
【図３Ｃ】
2008518483.tif 000008
【図３Ｄ】
2008518483.tif 000009
【図４】
2008518483.tif 000010
【図５】
2008518483.tif 000011
【図６Ａ】
2008518483.tif 000012
【図６Ｂ】
2008518483.tif 000013
【図６Ｃ】
2008518483.tif 000014
【図６Ｄ】
2008518483.tif 000015
【図６Ｅ】
2008518483.tif 000016
【図６Ｆ】
2008518483.tif 000017
【図６Ｇ】
2008518483.tif 000018
【図６Ｈ】
2008518483.tif 000019
【図６Ｉ】
2008518483.tif 000020
【図６Ｊ】
2008518483.tif 000021
【図６Ｋ】
2008518483.tif 000022
【国際調査報告】
2008518483.tif 000023