(57)【要約】  本発明は、差動型データバス用受信器であって、２つの抵抗分岐（１、２、３：４、５、６）と、２つのトランジスタ（９、１０）を有する差動増幅器と、抵抗器（１３）と、さらに電流源（１４）からの電流を、２つのトランジスタ（９、１０）を結合する抵抗器（１３）のいずれかの側に切り替え可能なスイッチ（１５）を制御する制御ロジック（１６）と、さらに反対極性を有する差動増幅器の２つのトランジスタ（９、１０）に結合された２つの演算増幅器（１７、１８）とを有し、受信器において、制御ロジックが、２つの演算増幅器の出力信号から、「０」または「１」のどちらがバス上に予測されるかを検出するとともに、その受信器がそれに従って、受信されたバス信号との比較が行われるように、スイッチ（２５）を設定する、受信器に関する。
2008506290.tif 000002
【特許請求の範囲】
【請求項１】
２つの抵抗分岐と、２つのトランジスタを有する差動増幅器と、抵抗器と、電流源からの電流を２つのトランジスタが結合する前記抵抗器のいずれかの側に切り替え可能なスイッチを制御する制御ロジックと、反対極性を有する前記差動増幅器の前記２つのトランジスタに結合された２つの演算増幅器とを有する、差動型データバス用の受信器であって、
前記制御ロジックが、前記２つの演算増幅器の出力信号から、「０」または「１」のどちらが前記バス上に予測されるかを検出するとともに、当該受信器がそれに応じて、前記受信されたバス信号との比較が行われるように、前記スイッチを設定する、ことを特徴とする受信器。
【請求項２】
２本のバスラインが、前記２つのトランジスタのエミッタに結合されており、前記２つのトランジスタの第１のトランジスタのコレクタが、前記２つの比較器の第１の方の負の入力と、前記２つの比較器の第２の方の正の入力とに結合されており、前記２つのトランジスタの第２のトランジスタのコレクタが、前記第１の比較器の正の入力と、前記第２の比較器の負の入力とに結合されており、
前記第１のトランジスタに結合された前記バスのライン上で立ち下がりエッジを受信すると、前記第２のトランジスタのコレクタの電位が低下するとともに、前記第１のトランジスタのコレクタの電位が上昇することにより、前記第１の比較器の出力信号が低下するとともに、前記第２の比較器の出力信号が上昇し、それにより前記制御ロジックが、前記スイッチを第２の位置に切り替え、前記電流源が、前記第２のトランジスタのエミッタと前記抵抗器との間の接続部に結合され、
前記第２のトランジスタに結合された前記バスのライン上で立ち下がりエッジを受信すると、前記第２のトランジスタのコレクタの電位が上昇するとともに、前記第１のトランジスタのコレクタの電位が低下することにより、前記第１の比較器の出力信号が上昇するとともに、前記第２の比較器の出力信号が低下し、それにより前記制御ロジックが、前記スイッチを第１の位置に切り替え、前記電流源が、前記第１のトランジスタのエミッタと前記抵抗器との間の接続部に結合される、ことを特徴とする請求項１に記載の受信器。
【請求項３】
前記バスラインがアイドル状態である時に、前記スイッチが前記第１の位置に設定される、ことを特徴とする請求項２に記載の受信器。
【請求項４】
前記データバスが、フレックスレイ（ＦｌｅｘＲａｙ）基準によるバスである、ことを特徴とする請求項１乃至請求項３のいずれか一項に記載の受信器。
【発明の詳細な説明】
【詳細な説明】
【０００１】
本発明は、バスライン上の正および負のレベルを検出できる、２ラインを有する差動型データバスからデータを受信する受信器に関する。
【０００２】
このような受信器は、通常２つの抵抗入力分岐を有し、これら分岐を用いてデータバスからの入力信号を減衰させる。最先端の解決法によれば、２つの比較器と組み合わせた２つの電圧源が、２つのレベルを検出するために用いられる。正確な検出レベルは、主に電圧源によって規定される。電圧源が、厳密に同一の電圧を送出しない場合には、これは実際には容易に生じる恐れがあるが、正および負の検出レベルは、等しくなくなり、これは回避されなければならない。
【０００３】
本発明の目的は、正および負の信号の対称的な検出レベルを確保する、差動型データバス用受信器を提供することである。
【０００４】
この目的は、請求項１による特徴を有する受信器によって達成される。
【０００５】
すなわち、差動型データバス用の受信器は、２つの抵抗分岐と、２つのトランジスタを有する差動増幅器と、抵抗器と、電流源からの電流を２つのトランジスタが結合する抵抗器のいずれかの側に切り替え可能なスイッチを制御する制御ロジックと、反対極性を有する差動増幅器の２つのトランジスタに結合された２つの演算増幅器とを有し、
制御ロジックが、２つの演算増幅器の出力信号から、「０」または「１」のどちらがバス上に予測されるかを検出するとともに、その受信器がそれに応じて、受信されたバス信号との比較が行われるように、スイッチを設定する。
【０００６】
本発明による受信器は、レベルの不整合を回避するために、２つではなく１つの電圧源のみを用いる。この１つの電圧源は、１つの電流源と１つの抵抗器とにより実現される。抵抗器を、作動増幅器の２つの分岐間で切り替えることにより、この電圧源を、一方のライン上の正のレベルおよび他方のライン上の負のレベルを検出するために用いることができ、あるいはその逆を検出するために用いることができる。これは、２つの極性のレベルの完全に対称的検出を確実にし、ジッタが非常に低いという結果を有する。
【０００７】
最後に受信された立ち下がりエッジに基づいて、制御ロジックは、電流が切り替えられるスイッチを、差動増幅器のいずれかの側に置く。
【０００８】
請求項２の有利な手段によれば、２つのトランジスタを差動増幅器として用いることにより、単純な回路を提供することができる。
【０００９】
図を参照して本発明をさらに説明する。
【００１０】
図１の概略ブロック図は、２ラインｂｍおよびｂｐを有する差動型データバス用の受信器を示す。このバスが差動信号で動作する際、信号は、バスが妨害されない場合には、常に反対極性を有する。バスは、例えばフレックスレイ（ＦｌｅｘＲａｙ）基準によるものであってもよい。
【００１１】
図１は、受信器の入力段に、高い共通入力電圧に対応するのに用いられる、２つの抵抗分割器を有する２つの分岐が設けられていることを示している。
【００１２】
第１の分割器は、直列の３つの抵抗器４、５および６を備える。抵抗器４は、バスのラインｂｐに結合されている。第２の分割器は、同様に直列の３つの抵抗器１、２および３を備えており、これらのうち抵抗器１は、データバスの他のラインｂｍに結合されている。
【００１３】
抵抗器１と抵抗器２との間の接続部は、インバータ７の入力に結合され、インバータ７の出力は、抵抗器３と６との接続部に結合されている。同様に、第２のインバータ８は、抵抗器４と５との接続部と、分割器の最後のトランジスタ３と６との間の接続部とに結合されている。
【００１４】
抵抗器５と６との間の接続部が、第１のバイポーラｎｐｎトランジスタ９のベースに結合されている一方で、トランジスタ２と３との間の接続部は、第２のバイポーラｎｐｎトランジスタ１０のベースに結合されている。
【００１５】
トランジスタ９および１０のコレクタは、電流源１１および１２を介して、正の電圧を有する電源Ｖ＋に結合されている。
【００１６】
２つのトランジスタ９および１０のエミッタは、抵抗器１３を介して結合され、抵抗器１３は、電流源１４と共に電圧源を形成しており、電圧源は、以下に説明するように、正および負のレベルを検出するために用いられる。２つのトランジスタ９および１０ならびに抵抗器１３は、差動増幅器を形成する。
【００１７】
電流源１４は、スイッチ１５によって抵抗器１３のいずれか側に切り替えることが可能であり、スイッチ１５は、制御ロジック１６によって制御される。
【００１８】
データ出力は、第２の比較器１７および第１の比較器１８により実現され、第２の比較器１７および第１の比較器１８は、出力信号ＲＸＤ１およびＲＸＤ０を送出する。
【００１９】
第２の比較器１７の負の入力および第１の比較器１８の正の入力は、第２のトランジスタ１０のコレクタに結合されている一方で、比較器１７の正の入力および比較器１８の負の入力は、第１のトランジスタ９のコレクタに結合されている。
【００２０】
既に述べたように、２つの別々の電圧源を用いる代わりに、１つの電圧源に、１つの抵抗器１３と１つの電流源１４とで形成されている。スイッチ１５は、正または負どちらの差動電圧が検出されるべきか、を規定する役目をする。
【００２１】
制御ロジック１６は、出力信号ＲＸＤ０およびＲＸＤ１の立ち下がりエッジのみを検出する。ＲＸＤ０の立ち下がりエッジは、制御ロジック１６にスイッチ１５を第２の位置に設定させ、電流源１４が、トランジスタ１０のエミッタに結合されるのに対して、ＲＸＤ１の立ち下がりエッジは、制御ロジック１６にスイッチ１５を第１の位置に設定させ、電流源１４は、トランジスタ９のエミッタに結合される。
【００２２】
図２のタイミング図を参照して、データビットがバスに現れたときに、図１による受信器がどのように動作するかをここで説明する。タイミング図は、受信器内のいくつかの信号の電圧を示す。
【００２３】
図２の最初の２つの信号は、バスラインのバス信号ｂｍおよびｂｐである。これは差動型バス、例えばフレックスレイ（ＦｌｅｘＲａｙ）基準によるバスであるため、信号ｂｍおよびｂｐは反対極性を有する。
【００２４】
図内の次の２つの信号は、信号Ｖ１およびＶ２である。これらは、抵抗器１〜６によって形成された入力分割器により減衰した、バス信号ｂｍおよびｂｐである。信号Ｖ１およびＶ２は、それぞれトランジスタ９および１０のベースに印加される。
【００２５】
次の２つの信号は、トランジスタ９および１０のコレクタにおける電圧を示す。
【００２６】
最後の２つの信号は、受信器の比較器１７および１８の出力信号ＲＸＤ１およびＲＸＤ０である。
【００２７】
図２のタイミング図において、ＲＸＤ０は最初は負であるため、立ち下がりエッジ（図示せず）は、この信号に最後に出現したに違いない。その理由で制御ロジックが、スイッチ１５を第２の位置に設定したのである。ここで立ち下がりエッジがｂｍに出現するとともに、立ち上がりエッジが信号ｂｐに出現する。その結果同じエッジが、これらの信号の減衰バージョンＶ１およびＶ２に出現する。Ｖ２がトランジスタ９のベースに結合されると、このトランジスタは切り替わるとともに、タイミング図に見られるように、そのコレクタにおける電位は降下する。同時にＶ１は立ち下がりエッジを示すため、トランジスタ１０は閉じるとともに、そのコレクタにおける電位は、立ち上がりエッジを示す。これは、出力信号ＲＸＤ１のレベルが、ハイからローに変化するのに対して、出力信号ＲＸＤ０は、ローからハイに移行する、という結果を有する。
【００２８】
信号ＲＸＤ１が立ち下がりエッジを示す、という事実は、制御ロジックにスイッチ１５を第１の位置に設定させ、電流源１４は、第２のトランジスタ９のエミッタに結合され、ここで信号ｂｍの立ち下がりエッジが予測される。
【００２９】
タイミング図は、事実次の遷移時に、信号ｂｐが、ハイからローに変化すること、および信号ｂｍがローからハイに変化することを示す。この時、トランジスタ９および１０は反対極性に切り替えられるため、トランジスタ９のコレクタにおける電位は上がるとともに、トランジスタ１０のコレクタにおける電位は下がる。その結果、今度は信号ＲＸＤ１は、立ち上がりエッジを示すとともに、ＲＸＤ０は立ち下がりエッジを示すため、制御ロジック１６は、スイッチ１５をその第２の位置に切り替え、電流源は、トランジスタ１０のエミッタに結合される。
【００３０】
ここで信号ｂｐの立ち下がりエッジが次に予測されるとともに、プロセスは上記のように繰り返される。
【００３１】
２つのトランジスタの切り替えプロセスを、以下に詳細に説明する。
【００３２】
バイポーラトランジスタ９および１０の出力は、エミッタを流れる電流が等しい点で切り替わる。そのためこの時点で、エミッタ電流はＩ／２であり、Ｉは電流源１４により形成される差動対のテール電流である。この時点で、抵抗器１３を流れる電流はＩ／２である。このように、Ｖ１−Ｖｂｅ−１／２Ｉ＊Ｒ＝Ｖ２−Ｖｂｅであることが算出できる。ここでトランジスタ１０のコレクタは低下するとともに、トランジスタ９のコレクタは上昇する。出力ＲＸＤ０は１から０になるとともに、出力ＲＸＤ１は０から１になる。ＲＸＤ０の立ち下がりエッジは、制御ロジックにスイッチ１５を抵抗器の他方側に切り替えさせる（制御ロジックは、単にＲＸＤ０およびＲＸＤ１のネガティブエッジに反応し、ポジティブエッジは影響がない）。この後差動対は、Ｖ２−Ｖｂｅ−１／２＊Ｉ＊Ｒ＝Ｖ１−Ｖｂｅである点に到達すると、その出力を再度切り替える。ＲＸＤ１は１から０になり、出力ＲＸＤ０は０から１になり、さらに制御ロジックはテール電流を切り替えて抵抗器の他方側へ戻す。
【００３３】
図２の例において、バスラインは、最初にすでにハイまたはローである。しかしこれは、データバスを起動する場合にあてはまらないかもしれない。これは所定時間バスに差動電圧がないことを意味する。アイドル状態が検出されると、スイッチ１５は、第１の（デフォルト）位置に設定される。この位置において、受信器は、例えばフレックスレイ（ＦｌｅｘＲａｙ）基準によれば、「０」を検出する状態になっており、「０」は、常にアイドル後の最初のビットである。「０」は、ＲＸＤ０が、立ち下がりエッジを有するとともに、このエッジでスイッチ位置は、第２の位置に設定されることになり、受信器は「１」を検出する状態になっている、ということを意味する。ここで受信器および切り替え位置は、上述したように通常ルーチンにある。
【００３４】
何らかの理由でアイドルの後の最初のビットが、「０」ではなくて「１」である場合には、最初のビットを、システムが逸したことになるようにも思われる。しかしこれは以下の理由、すなわちＲＸＤ０およびＲＸＤ１の立ち下がりエッジが、ＲＸＤ信号に遷移するため事実ではない。そのようにＲＸＤ０のネガティブエッジが、ＲＸＤを「０」にするとともに、ＲＸＤ１のネガティブエッジが、ＲＸＤを「１」にする。大部分のプロトコルは、バスがアイドル状態である時にＲＸＤが高いことが必要であり、そのように最初のビットが「１」である場合には、ネガティブエッジがＲＸＤ１に出現することはなく、ＲＸＤは高い状態に留まるとともに、比較器が、なお「０」（前の「１」の後に来るべきである）を待つことになる。そのようにシステムは、この場合なお動作することになる。
【図面の簡単な説明】
【００３５】
【図１】図１は、正および負のレベルの検出のために用いられる電圧源を１つだけ有する、本発明による受信器の実施形態の概略ブロック図である。
【図２】図２は、データバスから受信した数ビットを有する、図１による受信器のタイミング図である。
【図１】
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【図２】
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【国際調査報告】
2008506290.tif 000005
2008506290.tif 000006
2008506290.tif 000007