(57)【要約】  改良された受動ピクセルセンサ（ＰＰＳ）は、ピクセル電荷漏洩をサンプル期間に積分用増幅器に集積する相関サンプリング回路とその方法からなる。積分回路は列線を介して受信されたＰＰＳピクセル電荷を集積するために設けられ相関サンプリング回路はｋＴＣ雑音と暗集積とを除去するために設けられる。積分器の出力の多点サンプリングは少なくとも第一および第二の相関サンプルが列線漏洩からの電荷集積を検出するために用いられ、ピクセル読み出しの後に少なくとも第三のサンプルがＰＰＳ信号を検出するために用いられる。相関サンプル方法はＰＰＳ信号からｋＴＣ雑音と暗集積とを除去するために採用される。【選択図】図５
2008537408.tif 000002
【特許請求の範囲】
【請求項１】
受動ピクセルセンサのアレイと、
前記アレイの１またはそれ以上の受動ピクセルセンサによって集められた電荷を受信しリセット電圧を受信しそして対応する積分回路出力信号を発生するための積分回路と、
少なくとも二つのリセット信号及びピクセルセンサの出力に対応したピクセル出力信号ＶＳＩＧをそれぞれサンプルホールドするための回路であって、（ｉ）前記少なくとも二つのリセット信号の二つの間の差分および（ii）少なくとも二つのリセット信号の１つとピクセル出力信号間の差分とに対応した出力信号を生成するための相関サンプル回路と、
からなる画像センサ。
【請求項２】
請求項１にかかる画像センサであって、前記積分回路は
前記相関サンプル回路に接続された出力ラインを有する積分増幅器と、
一端が低電圧源に接続された積分キャパシタであって、他端が高電圧源に接続し、列線を介して選択ピクセルセンサへ接続され、前記積分キャパシタは更に前記積分増幅器に並列に接続された画像センサ。
【請求項３】
請求項２記載の画像センサであって前記積分増幅器は誤差電圧を生じ前記積分回路はさらに誤差電圧をオフセットするために調整電圧を印加するための積分キャパシタへ接続されたオフセット調整回路からなる画像センサ。
【請求項４】
請求項２記載の画像センサであって前記積分増幅器は電源パワーダウン能力を有する画像センサ。
【請求項５】
請求項２記載の画像センサであって前記積分増幅器はトライステート能力を有する画像センサ。
【請求項６】
請求項２記載の画像センサであって前記少なくとも二つのリセット信号は第一のリセット信号ＶＲＳＴ-１および第二のリセット信号ＶＲＳＴ-２、からなる画像センサ。
【請求項７】
請求項６記載の画像センサであって更に、
前記列線に接続されるとともに前記積分キャパシタへ接続され高電圧を印加するための第一のリセットスイッチと、前記積分キャパシタに接続されると共に前記積分増幅器に接続され低電圧を印加するための第二のリセットスイッチとからなり、前記高および低電圧は前記積分キャパシタにリセット電圧を与え、前記リセット電圧は前記第一のリセット信号ＶＲＳＴ-１および第二のリセット信号ＶＲＳＴ-２、を生じるために二つの時間的に離間された点においてサンプリングされる前記積分回路の出力を提供することからなる画像センサ。
【請求項８】
請求項１記載の画像センサであって相関サンプル回路は少なくとも二つのリセット信号の少なくとも一つの信号とピクセル出力信号とをそれぞれサンプルホールドするための三つのサンプルホールド回路からなる画像センサ。
【請求項９】
前記相関回路はスイッチトキャパシタネットワークからなる請求項７記載の画像センサ。
【請求項１０】
請求項９記載のセンサであって、
前記スイッチトキャパシタネットワークは第一のリセット信号ＶＲＳＴ-１、第二のリセット信号ＶＲＳＴ-２およびピクセル出力信号ＶＳＩＧを受信する少なくとも１つのサンプルホールドキャパシタからなり、
前記相関サンプル回路は信号（ＶＲＳＴ-１−ＶＲＳＴ-２）＋（ＶＳＩＧ−ＶＲＳＴ
-２）を生ずるための少なくとも一つのサンプルホールドキャパシタ上に保持される電圧に対応した信号を受信する画像センサ。
【請求項１１】
請求項１０記載の画像センサであってＶＲＳＴ-１は第一にサンプルホールドされ、ＶＲＳＴ-２が第二にサンプルホールドされそしてＶＳＩＧが第三にサンプルホールドされる画像センサ。
【請求項１２】
請求項２記載の画像センサであって前記少なくとも二つのリセット信号は第一のリセット信号ＶＲＳＴ-１、および第二のリセット信号ＶＲＳＴ-２および第三のリセット信号ＶＲＳＴ-３からなる画像センサ。
【請求項１３】
請求項６記載の画像センサであって更に、
前記列線に接続されるとともに前記積分キャパシタへ接続され高電圧を印加するための第一のリセットスイッチと、前記積分キャパシタに接続され前記積分増幅器に接続され低電圧を印加するための第二のリセットスイッチとからなり、前記高および低電圧は前記積分キャパシタにリセット電圧を与え、前記リセット電圧は前記第一のリセット信号ＶＲＳＴ-１および第二のリセット信号ＶＲＳＴ-２、第三のリセット信号ＶＲＳＴ-３を生じるために三つの時間的に離間された点においてサンプリングされる前記積分回路の出力を提供することからなる画像センサ。
【請求項１４】
請求項１３記載の画像センサであって、前記相関サンプル回路は、
第一のリセット信号ＶＲＳＴ-１と第二のリセット信号ＶＲＳＴ-２と第三のリセット信号ＶＲＳＴ-３とピクセル出力信号ＶＳＩＧを受信する少なくとも一個のサンプルホールドキャパシタからなるスイッチトキャパシタネットワークからなり、
信号（ＶＲＳＴ-１−ＶＲＳＴ-２）＋（ＶＳＩＧ−ＶＲＳＴ-３）を生じるために少なくとも１つのサンプルホールドキャパシタ上に保持された電圧に対応する信号を受信する画像センサ。
【請求項１５】
請求項１０記載の画像センサであってＶＲＳＴ-１は第一にサンプルホールドされ、ＶＲＳＴ-２が第二にサンプルホールドされ、ＶＲＳＴ-3が第三にサンプルホールドされそしてＶＳＩＧが第四にサンプルホールドされる画像センサ。
【請求項１６】
請求項１記載の画像センサであって、所定のピクセルセンサはブルーミング防止トランジスタと並列に接続される画像センサ。
【請求項１７】
請求項１記載の画像センサであって、二つまたはそれ以上の受動ピクセルが列線を共有し、そしてほぼ同じ時点で列バスに印加される二つまたはそれ以上の対応するピクセル出力信号を生ずるために前記各々は転送信号ＴＸを受信する画像センサ。
【請求項１８】
列線上にリセット信号を発生し、
前記リセット信号を集積し、
各時間の点において集積されたリセット信号に対応して少なくとも二つのサンプリングされたリセット信号を記憶し、
前記少なくとも二つのサンプリングされたリセット信号のうちの二つの間の差に対応したリセット差電圧信号を発生し、
受動ピクセルセンサを列線に接続し、
列線上にピクセル電圧を集積し、
集積されたピクセル電圧に対応してピクセル信号を記憶し、
前記ピクセル信号と前記少なくとも二つのサンプリングされたリセット信号のうちの一つとの間の差に対応したピクセル差電圧信号を発生する、
ことからなるイメージセンサを動作する方法。
【請求項１９】
請求項１８記載の方法であって更にピクセル差分電圧信号とリセット差分電圧信号との間の差分に対応したピクセル出力電圧信号を発生することを含む方法。
【請求項２０】
請求項１８記載の方法であって前記リセット信号を発生することは、列線を高電圧レベルに設定することを含む方法。
【請求項２１】
請求項２０記載の方法であって、前記リセット信号を発生する方法は更に、積分回路の入力を高電圧レベルに設定し、前記積分回路の出力を低電圧レベルへ設定することからなる方法。
【請求項２２】
請求項１８記載の方法であって前記接続は、ピクセルセンサ電荷を転送ゲートを介して列線に接続するために、転送信号を前記転送ゲートに印加することからなる方法。
【請求項２３】
請求項１８記載の方法であって前記リセット信号を集積し前記ピクセル電圧を集積する方法はｋＴＣ雑音を除去することからなる方法。
【請求項２４】
請求項１８記載の方法であって前記少なくとも二つのサンプリングされたリセット信号のうちの二つを記憶することは時間ＴＳＭＰだけ離間された点で生じそして前記ピクセル信号と前記少なくとも二つのサンプリングされたリセット信号のうちの一つを記憶することは時間ＴＳＭＰだけ離間された点で生ずる方法。
【請求項２５】
請求項１８記載の方法であって前記受動ピクセルセンサを結合することはほぼ同時に転送信号ＴＸを２またはそれ以上の受動ピクセルセンサの各々に印加することに応答して２またはそれ以上の受動ピクセルセンサを列線に結合することからなる方法。
【請求項２６】
列線上にリセット信号を発生し、
前記リセット信号を集積し、
第一の時間の点において集積化されたリセット信号に対応して、第一のサンプリングされたリセット信号を記憶し、
第二の時間の点において集積化されたリセット信号に対応して、第二のサンプリングされたリセット信号を記憶し、
前記第一のサンプリングされたリセット信号と第二のサンプリングされた間の差に対応したリセット差信号を発生し、
受動ピクセルセンサで入力する電荷を集め、
前記受動ピクセルセンサを列線上に接続し、
前記集められた入力電荷に対して前記ピクセル信号を集積し、
前記第二のサンプリングされたリセット信号と前記ピクセル信号との差に対応したピクセル差電圧信号を発生する、
ことからなるイメージセンサを動作する方法。
【請求項２７】
請求項２６記載の方法であって、更にピクセル差分電圧信号とリセット差分電圧信号との間の差分に対応したピクセル出力電圧信号を発生することを含む方法。
【請求項２８】
請求項２６記載の方法のであって、前記リセット信号を発生する方法は前記列線を高電圧レベルに設定することからなる方法。
【請求項２９】
請求項２８記載の方法であって、前記リセット信号を発生する方法は更に、積分回路の入力を高電圧信号レベルに設定し、その積分回路の出力を低電圧レベルへ設定することか
らなる方法。
【請求項３０】
請求項２６記載の方法であって、前記接続は、集められた入力電荷を転送ゲートを介して列線に接続するために、転送信号を前記転送ゲートに印加することからなる方法。
【請求項３１】
請求項２６記載の方法であって、前記リセット信号を積分し前記ピクセル電圧を積分する方法はｋＴＣ雑音を除去することからなる方法。
【請求項３２】
前記第二のサンプリングされたリセット信号を記憶することは第一のサンプルされたリセット信号を記憶した後に時間ＴＳＭＰの点において行われる方法。
【請求項３３】
前記ピクセル信号を記憶することは前記第二のリセット信号を前記記憶した後にＴＳＭＰ時間の点において行われる請求項３２記載の方法。
【請求項３４】
集積回路チップ上に受動ピクセルセルと読み出し回路からなるピクセルアレイを形成し、
積分回路と、調節されたピクセル信号を生ずるために少なくとも二つのリセット信号とピクセル電荷信号ＶＳＩＧをサンプルホールドするための相関サンプリング回路を前記集積回路チップ上に形成し、
アナログ信号を前記ピクセルアレイから積分回路に送信し、前記積分回路から相関サンプリング回路へと転送するための接続を形成することからなる撮像装置の製造方法。
【請求項３５】
請求項３４記載の製造方法であって前記積分回路を形成することは、
出力線が相関サンプリング回路に接続された積分増幅器を形成し、
一端を低電圧源に接続し他端を高電圧源に接続し、列線を介してピクセルアレイの受動ピクセルセルの選択されたピクセルセンサへ接続された積分キャパシタを形成し、この積分キャパシタは更に積分増幅器に接続されてなる方法。
【請求項３６】
請求項３５記載の製造方法であって、更に、高電圧を印加するための、列線に接続され積分キャパシタへ接続される第一のリセットスイッチと、前記積分キャパシタに接続され低電圧を印加するための積分増幅器に接続される第二のリセット信号とからなり、前記高および低電圧は前記積分キャパシタを横切るリセット電圧を与え、前記リセット電圧は少なくとも二つのリセット信号を生じるために少なくとも２つの離間された時間の点においてサンプリングされる前記積分回路の出力を提供する方法。
【請求項３７】
請求項３５記載の製造方法であって、前記相関サンプリング回路の製造は更に少なくとも二つのリセット信号とピクセル電荷信号ＶＳＩＧを受信するための少なくとも一つのサンプルホールド回路を形成することからなる方法。
【請求項３８】
前記少なくとも二つのリセット信号は、第一のリセット信号ＶＲＳＴ-１、第二のリセット信号ＶＲＳＴ-２、第三のリセットＶＲＳＴ-３である請求項３７記載の製造方法。
【請求項３９】
請求項３８に係る製造方法であって、前記少なくとも一つのサンプルホールド回路は
更に信号（ＶＲＳＴ-１−ＶＲＳＴ-２）＋（ＶＳＩＧ−ＶＲＳＴ-３）を生成するために前記少なくとも一つのサンプルホールドキャパシタに保持される電圧に対応する信号を受信する差分増幅器を形成することからなる方法。
【請求項４０】
請求項３５記載の製造方法は更に集積回路チップ上に形成され、
相関サンプル回路から受信されたアナログ出力信号をデジタル化するアナログデジタル変換回路と
アナログデジタル変換回路から受信した信号を処理する画像プロセッサと
画像プロセッサから受信する信号を出力する出力回路と
アナログ信号を相関サンプリング回路からアナログデジタル変換回路へ送信し、アナログデジタル変換回路から画像プロセッサへ及び画像プロセッサから出力回路へ送信する接続部からなる方法。
【請求項４１】
画像センサを動作する方法であって
受動ピクセルセンサから出力信号を受信する信号線をリセットし
少なくとも二つのサンプルホールドされたリセット信号を生ずるために時間的に離間された点に前記リセット信号線からの信号をサンプルホールドし、
ピクセル出力信号を前記受動ピクセルセンサから前記信号線へ接続し
前記ピクセル出力信号をサンプルホールドし、
前記少なくとも二つのサンプルホールドされたリセット信号と前記サンプルホールドされたピクセル信号との組み合わせに基づいて相関された出力信号を生成することからなる方法。
【請求項４２】
ピクセルセンサのアレイと、
１またはそれ以上のピクセルセンサの前記アレイによって集められた電荷を受信し、リセット電圧を受信し、そして対応する集積回路出力信号を発生するための積分回路と
少なくとも二つのリセット信号、ピクセルセンサの出力に対応したピクセル出力信号ＶＳＩＧをそれぞれサンプルホールドし、（ｉ）少なくとも二つのリセット信号の二つの間の差分および（ii）少なくとも二つのリセット信号の一つとピクセル出力信号間の差分とに対応した出力信号を生成するための相関サンプル回路からなる画像センサ。
【請求項４３】
画像センサを動作する方法であって、
列線上にリセット信号を発生し、
前記リセット信号を積分し、
各時間の点において集積化されたリセット信号に従う少なくとも二個のサンプリングされたリセット信号を記憶し、
前記少なくとも二つのサンプリングされたリセット信号のうちの二つの間の差に対応したリセット差電圧信号を発生し、
ピクセル電圧を列線に転送し、
転送されたピクセル電圧に対応してピクセル信号を記憶し、
前記ピクセル信号と前記少なくとも二つのサンプリングされたリセット信号のうちの一つとの間の差に対応したピクセル差電圧信号を発生する、ことからなる方法。
【請求項４４】
集積回路チップ上にピクセルセルと読み出し回路からなるピクセルアレイを形成し、
前記集積回路チップ上に積分回路と調節されたピクセル信号を生ずるために少なくとも二つのリセット信号と、ピクセル電荷信号ＶＳＩＧとをサンプルホールドするための相関サンプリング回路とを形成し、
アナログ信号を前記ピクセルアレイから、前記積分回路に転送し、前記積分回路から前記相関サンプリング回路へと転送するための接続を形成することからなる撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般的に受働ピクセルセンサ画像装置及び、その装置のための相関サンプリング方法に関する。
【背景技術】
【０００２】
画像センサは典型的には光検出素子（フォトセンサ）を用いそして各種の用途にしようされる。かかる画像センサは各種の製造技術を使って形成される。現在のところ二つの一般的に製造されている画像センサは、ＣＭＯＳ画像センサと電荷結合装置（ＣＣＤ）画像センサである。各センサはフォトセンサを含むピクセルのアレイを含む。画像センサは典型的には光ゲート、光トランジスタあるいは光ダイオードの形態の光センサを用いる。
【０００３】
画像は画像センサアレイ（“撮像アレイ”または“ピクセルアレイ”）とも呼ばれる画像センサアレイ上に合焦する時、画像に対応する光は通常はマイクロレンズを介してピクセルに導かれる。各マイクロレンズは対応するピクセルの回路領域を介して入射光を光センサ領域へと導くために使われても良く、これによって光センサへ到達する光の量を増加する。光センサに到達する光を表わすピクセルの電荷を集める蓄積領域を含む回路を用いることが当業者に知られている。
【０００４】
ＣＭＯＳ撮像装置において、アレイのピクセルはピクセル電荷を光センサによって集められた光に比例したアナログ電圧信号に変換する。ピクセルアレイにおける特定の列を選択すること、及び記憶素子（浮遊拡散領域）に撮像センサ回路による更なる処理のために集められた電荷を表わす出力電圧を列線上に各選択された列上のピクセルが提供できるようにする。したがってピクセルアレイ回路は一度にピクセルアレイの一行（即ち選択された行）の各列においてピクセル出力電圧をサンプリングする。アナログ出力電圧はデジタル信号に変換されこれはアレイの光センサ上に入射する光（すなわち入射光）によって表わされる画像のレプリカを作るために用いられる。例えばデジタル化されたピクセルアレイ電圧信号はモニタ上に対応する画像を記憶しまたは表示するために使用されまたはそうでなければその画像についての情報を与えるために使用される。
【０００５】
画像センサにおいてピクセルの列毎に一つの増幅器を有する受働的ピクセルセンサ（“ＰＰＳ”）用いることが知られている。ＰＰＳ画像センサにおいてピクセルの内容を電荷増幅器に切り替えるための電荷ゲートとして用いられるただ一個のトランジスタを含む。
【０００６】
画像センサにおいて能動的ピクセルセンサ（“ＡＰＳ”）を使うこともまた知られている。ＡＰＳにおいて各ピクセルは増幅器を有する。ＡＰＳは一般に４個のトランジスタ（４Ｔ）を有するがしかし他の構成（例えば３Ｔおよび５Ｔ）もまた知られている。
【０００７】
ＰＰＳはＣＭＯＳ画像センサにおいてＡＰＳの使用より前に使用されているが、ＣＭＯＳ画像センサが商品的に大きく増加するのはＡＰＳの出現まで無かった。これの理由の一部は歴史的にはＰＰＳは固定パターン雑音（“ＦＰＮ”）及び減少した読み出し感度による雑音及び列線漏洩に関して劣っているという負の評判を得てきたからである。その結果として電荷結合型装置（“ＣＣＤｓ”）はＰＰＳを持っているＣＭＯＳ画像センサよりも好まれてきた。ＣＣＤに対する製造プロセスはＣＭＯＳ装置に対するよりもよりコストが高いにも関わらずである。
【０００８】
しかしながら、ＡＰＳの出現と共に増幅器と行選択トランジスタを介してピクセルの浮遊拡散領域を読み出すことが可能となった。列毎に増幅器を有するＰＰＳとは異なり、Ａ
ＰＳはピクセル毎に増幅器を有し各ピクセル毎に雑音を補償することができる。ＡＰＳは従来からのＰＰＳ画像センサ回路と比較して読み出し感度を増加させてきた。
【０００９】
ＡＰＳはまた減少した列線漏洩のために従来のＰＰＳ回路に比較して改善した効率もまた示す。ＰＰＳにおいては、ピクセルが漏洩し例えばこれがピクセルのブルーミング（ｂｌｏｏｍｉｎｇ）の時に生じるならば、ピクセルの電荷はそのトランジスタゲートを介して列線へと直進する。ＰＰＳと異なり、ＡＰＳの多数トランジスタ構成によりピクセル信号がバッファされこれにより列線漏洩を減少することができる。
【００１０】
ＡＰＳは今日はＣＭＯＳ画像センサの最も共通な形態である。しかしながら従来のＰＰＳ回路に比べて読み出し感度が増加したこと及び列線漏洩が減少したという効果にも関わらず、ＡＰＳはピクセル領域をとり囲む実質的により多くの回路を必要としＰＰＳに関して実質的にフィルファクタ（ｆｉｌｌ  ｆａｃｔｏｒ）を減少するものである。例えばＡＰＳ回路がピクセルアレイ領域の７０パーセントを増幅器と他の対応する回路へ向けているということは一般的でないことはない。これは望ましくない。
【００１１】
ＰＰＳ回路において読み出し感度を改善するために積分器（または積分器または蓄積器：ｉｎｔｅｇｒａｔｏｒ）型増幅器を用いることが知られている。積分器は定列線電圧を維持しピクセルから引き出された電荷をフィードバック（例えば集積（または積分または蓄積）する）キャパシタへ集積する。フィードバックキャパシタンスは高い変換利得を達するためには低くならねばならない。しかしながら低いフィードバックキャパシタンスはｋＴＣ雑音を生ずる。これは望ましくない。
【００１２】
ＰＰＳ撮像装置（ｉｍａｇｅｒ）回路においてｋＴＳの雑音を除去するために二点相関型二重サンプリング（ｔｗｏ−ｐｏｉｎｔ  ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ）（“ＣＤＳ”）を用いることもまた知られている。例えば二点ＣＤＳ（相関型二重サンプリング）はピクセル信号出力を（列積分器回路を介して）サンプリングし第一のサンプル点が取られた時と第二のサンプル点が取られた時の間に生じる列線漏洩に帰因する雑音を除去するために使われる。列線漏洩は多数の発生源から生ずる。かかる漏洩（例えば暗蓄積）は読み出される列における電荷漏洩に本来よっているが、しかしこの読み出し行以外の行においてのブルーミングからもまた生じるかもしれない。ピクセルではなく列線によって検出された（例えばピクセルブルーミングの結果としての）光によって発生された電子は列線上に漏洩電流を生ずる。列線漏洩の量は列毎に変化する可能性があり、これは暗信号を所定の列における全てのピクセルへ加えることになる。更に寄生容量が実質的なものとなり得、増幅器は合理的な動作（ｓｅｔｔｌｉｎｇ）設定時間内にこのキャパシタンスを駆動することが困難であろう。その結果リセットと信号サンプリングとの間に要求される時間は、より短い動作時間が達成される場合より長くならねばならない。これは順に暗蓄積の形態で追加の列線漏洩に対してより多くの時間を提供してしまう。二点ＣＤＳは積分器を含むＰＰＳ回路からｋＴＣ雑音を除去するために使われるが、相当量の望ましくない暗蓄積が残り、特に暗電流が二点のサンプリングにおいて第一のサンプル点の時刻の後に生ずる。
【００１３】
増加したピクセルフィルファクタ（ｆｉｌｌ  ｆａｃｔｏｒ）を有するとともに、サイズの縮小したピクセルと対応する回路とを有する改善された画像センサに対する要求が存在する。増加した読み出し感度を有する改善されたＰＰＳに対する必要性もまた存在する。減少した列線漏洩を有する改善されたＰＰＳ回路に対する必要性もまた存在する。更にｋＴＣ雑音と暗蓄積の除去のために改善された相関サンプリングを有するＰＰＳ回路に対する必要性も存在する。
【発明の開示】
【００１４】
この発明は各種の方法および装置の例示的実施例において、サンプリング期間に漏洩を積分増幅器に集積する改良されたＰＰＳ回路とその動作方法とを提供する。この発明の方法及び装置はバス漏洩及びピクセル行からのブルーミングのようなｋＴＣ及び暗蓄積雑音を減少するための改良された相関サンプリングを提供する。
【００１５】
上記または他の特徴及び効果は、積分器回路を通して受信されたピクセル信号に対応して多数の信号をサンプル及びホールドするための相関性サンプリング回路を提供することによって各種の方法及び装置におけるこの発明の例示的実施例において達成される。積分器と相関サンプリング回路とを含むＰＰＳセンサ回路がサイズを減少し、かつ効率を改善した、より簡単な回路を可能にするためにこの発明で用いられる。
【発明を実施するための最良の形態】
【００１６】
以下の詳細の説明においてこの一部を形成しこの発明の特定の実施例を図示する添付図面を参照する。これらの実施例は当業者が発明を作り使用するため十分に詳細に記述される。構造的、論理的または手順的変更が、この発明の精神と範囲を逸脱することなく開示された特定の実施例に対してなされるということもまた理解される。以下の詳細な説明は制限的な意味において解釈されるべきではなく発明の範囲は添付のクレームによってのみ定義される。
【００１７】
図１はＣＭＯＳ撮像装置１０のブロック図を示す。撮像装置１０はピクセルアレイ１１を含む。ピクセルアレイ１１は所定数の列と行に配設された複数のピクセルからなる。アレイ１１における所定行のピクセルは全て行選択線によって同時にオンされ、所定の列のピクセルは列選択線によって選択的に出力される。複数の行と列の列線（不図示）が全アレイ１１に対して設けられる。行線は行アドレスデコーダ１５に応答して行ドライバ１４によって選択的に活性化され、列選択線は列アドレスレコーダ１９に応答して列ドライバ１７によって選択的に活性化される。図１に示すように、列ドライバ１７は例えば列メモリ５０構造の一部である。アドレスデコーダ１５、１９を使用して、行及び列アドレスは各ピクセルに対して設けられる。ＣＭＯＳ撮像装置（ｉｍａｇｅｒ）１０はタイミング及び制御回路２１によって動作され、これはピクセル読み出しに対して適当な列と行と列線を選択するためのアドレスデコーダ１５、１９を制御するとともに駆動電圧を選択された行と列線の駆動トランジスタへ供給するための行及び列ドライバ回路１４、１７を制御する。ピクセルアレイ１１は信号ＶＳＩＧを、撮像装置１０によって更に処理をするために使われるアナログ信号として出力される。典型的にはＶＳＩＧはアナログデジタル変換器（ＡＤＣ）４４によってデジタル化される。例えば列並列ＡＤＣは、対応する列における所定ピクセルから受信されたアナログ信号をメモリ５０に記憶されるデジタル値へと、変換するために使用される。他の手段として列並列ＡＤＣ以外のＡＤＣ機構が列直列機構（例えば全部の列に対する１個のＡＤＣ）のようにアナログ信号をデジタイズするために用いられても良い。
【００１８】
ＡＰＳピクセルを含むＣＭＯＳ撮像システムにおいて、２個の信号が典型的には考慮され、これらは（浮遊拡散領域がリセットした直後に取得される）リセット信号ＶＲＳＴおよび（光ダイオード上に集められた電荷に対応した信号が浮遊拡散領域へ転送された後に取得される）ピクセル電荷信号ＶＳＩＧである。より詳細に以下に説明するように、これらの二つの信号ＶＲＳＴ、ＶＳＩＧ、は従来の相関する二重サンプリング方法においてｋＴＣ雑音を除去するために用いられるがしかし暗蓄積（ｄａｒｋ  ｉｎｔｅｇｒａｔｉｏｎ）のための雑音のような他の信号雑音を減少することにも失敗している。この発明は暗電流の減少を含み信号雑音の除去を改善するために少なくとも３個の信号をサンプリングするための構造と方法とを与える。この発明はＰＰＳピクセルの効率を単に改善するばかりでなく浮遊拡散領域上に集められた信号雑音（例えば暗蓄積）がほぼ一定のスピードで増加するＡＰＳピクセル構造へも適応可能である。
【００１９】
図２Ａは図１に示されたＣＭＯＳ撮像装置１０のような撮像装置に用いられている４個のトランジスタ（４Ｔ）ＡＰＳピクセルセル１２を示す。ＡＰＳピクセルセル１２は光センサ１６と浮遊拡散領域２２と転送トランジスタ２０とリセットトランジスタ３８とソースフォロワートランジスタ２８と行選択トランジスタ３０を含む。光センサ１６は光ダイオードとして示されるが他の形の光センサを用いてもよい（例えば光ゲート等）。光センサ１６は、転送トランジスタ２０が制御信号ＴＸによって活性化される時に転送トランジスタ２０によって浮遊拡散領域２２に接続される。リセットトランジスタ３８は浮遊拡散領域２２とアレイピクセル電源電圧ＶＡＡ-Ｐｉｘの間に接続される。リセット制御信号ＲＳＴはリセットトランジスタ３８を活性化するために使われ、これは従来から知られているように浮遊拡散領域２２をリセット電圧ＶＲＳＴへリセットする。ソースフォロワートランジスタ２８はそのゲートが浮遊拡散領域２２に接続されてピクセル電源電圧ＶＡＡ-Ｐｉｘと行選択トランジスタ３０との間に接続される。ソースフォロワートランジスタ２８は浮遊拡散領域２２に集積された電荷を電気出力電圧信号に変換する。行選択トランジスタ３０はソースフォロワートランジスタ２８とその出力電圧信号をピクセルアレイの列線２３へ選択的に接続するために行選択信号行ｒｏｗによって制御される。図２Ａのピクセル回路が図１のシステムに使われている時、各ピクセルは浮遊拡散領域２２がリセットされた後で取得されるリセット電圧ＶＲＳＴと光によって発生された電荷が転送トランジスタ２０によって浮遊拡散領域へ転送された後に取得されるピクセル出力電圧ＶＳＩＧとを出力する。これらの信号は従来の相関性のある二重サンプリングのためにＡＤＣ４４によってＶＲＳＴ−ＶＳＩＧとして差がとられ、デジタル化されそして他のアレイピクセルからのピクセル画像信号と共に集められたピクセル画像信号を表わす。
【００２０】
図２Ｂは図１に示されたＣＭＯＳ撮像装置１０のような撮像装置に用いられるＰＰＳピクセルセル１３を示す。このＰＰＳピクセルセル１３は光センサ１６と転送トランジスタ２０を含む。ＡＰＳピクセルセル１２（図２Ａ）の場合には、図示された。ＰＰＳピクセルセル１３は光ダイオードを用いるが、他の形の光センサでもよい。転送トランジスタ２０は制御信号ＴＸによって活性化された時、光センサ１６は列線２３に接続される（集められた電荷を列線２３に読み出す）。ＰＰＳは例えば以下に述べるものを含んだ多くの効果を有する。ＰＰＳは単純な回路として（例えば単一のトランジスタ回路）として構成され、そのピクセルサイズは大きな感光領域を持った非常に小さいものである（例えば準備する必要があるのはより少ない回路であるからである）。ＰＰＳピクセルアレイを介しての金属の配線はそのトランジスタのための１個の水平な配線およびその列信号に対する１個の垂直な配線に限定される。ＰＰＳ回路に対する信号の遅延は、列線が永久的に高電圧に保たれているので、最小である。列線を永久的に高電圧に保つことは他の効果も有する。例えばピン型光ダイオードを使う時、その光ダイオードは自動的にリセットされ、一方読み出しが行われる。なぜならば列線上のキャパシタンス及び増幅器フィードバックループはピン（ｐｉｎ）電圧以下に低下しない定電圧に列線を保つために使用されてもよいからである。ピン電圧以下に列線電圧を低下させないことにより残留電荷が光ダイオードに残ることを回避する。（例えば４Ｔ  ＡＰＳを比較してみると、そのための電荷は、浮遊拡散電圧がピン電圧以下に低下する時光ダイオードに残留し、さらにそのためにピクセルがこの残留電荷を除くためにリセットされなければならないのである）。更に、ＰＰＳ回路におけるピン光ダイオードを使う時、ピン電圧はリセット電圧レベルを達成するのでリセットはｋＴＣ雑音を加えることはなく、ブルーミングはトランジスタゲートを介して列線に引き出される。ＰＰＳ回路はまた低ピクセル暗電流をも有している。これは光ダイオード上には接点がないからである。ＰＰＳ回路において垂直バイニング（ｂｉｎｎｉｎｇ）（即ち多数の列からの読み出しの累積）は二つまたはそれ以上の転送トランジスタ２０を同時に高にパルス制御する程度に簡単なものである。
【００２１】
ＡＰＳピクセル性能とは違って、ＰＰＳピクセル性能は列回路によって決定されて、ピ
クセルサイズが減少される時でもＡＰＳ程には劣化しない。この属性は多くの商業的マーケットにおいて効果を有する。例えばハンドヘルドやセルフォンマーケットにおいて小さいサイズという制約条件を満たすべき製品を製造しコストが相当増加したとしてもより小さなピクセルを有している製品に向かうという流れがある。ＰＰＳピクセルはこれらに対して効果のある選択肢であり得そして多くの他のマーケットに対してもである。
【００２２】
従来のＰＰＳセンサ回路の問題の一つは読み出し感度が欠けていることである。読み出し感度を改善するための積分形増幅器からなるＰＰＳ回路を用いることが知られている。図３は公知のＰＰＳ  ＣＭＯＳ回路を図示する。簡単化のために、図３はピクセルアレイ１１（図１）からの単一列を図示し、アレイにおける多くの中から、その列の二つのＰＰＳピクセルセンサ１３を図示する。ＰＰＳピクセルセンサ１３は行ＮおよびＮ＋１に対して示されており、それぞれは各転送ゲート２０を制御するための対応する転送信号ＴＸ＿Ｎ、ＴＸ＿Ｎ＋１を有する。図３に示されたようにその回路はＰＰＳピクセルセンサ１３、積分回路４１、二点ＣＤＳを行うためのＣＤＳ回路５０とからなる。図１の撮像装置はピクセルアレイ１１（図１）の列線出力とＡＤＣ４４（図１）の入力との間に図３の積分器回路４１およびＣＤＳ回路５０を含むように例えば変形されてもよい。
【００２３】
積分回路４１はフィードバックキャパシタ（即ち電荷蓄積キャパシタ）ＣＩＮＴおよび増幅器４２を含む。積分回路４１は列線２３上に定電圧を維持し、列線２３を介してピクセル１３から受信された電荷をフィードバックキャパシタＣＩＮＴへ集積しその結果積分回路４１の出力で電圧の増加が生ずる。しかしながらフィードバックキャパシタンスは高変換利得を得るためには低くなければならない。低いフィードバックキャパシタンスはｋＴＣ雑音を生ずる。かくして積分回路４１は読み出し感度を改善するがしかしキャパシタＣＩＮＴ上での低フィードバックキャパシタンスによるｋＴＣ雑音を加える。図３において、キャパシタＣａｃは列線２３上に定電圧を維持するためのＡＣカップリング機能を行う。
【００２４】
図４に示すように、および図３を更に参照して、二点ＣＤＳ回路５０は従来ｋＴＣ雑音を除去するために使われている。ＰＰＳピクセルセンサ１３の所定行上に記憶された電荷は読み出され積分回路４１に集積された後で、キャパシタＣＩＮＴは入力する電荷の次の続きを集積するためにリセットされる。図４のタイミング図部分に示されるように、リセット信号ＲＥＳＥＴは一連のパルス信号の最初のものであり、ピクセル１３によって集められた電荷を受け取るために積分回路４１をリセットするために用いられる。図３における実施例においてリセットはＲＥＳＥＴ信号を供給する時（スイッチＲＥＳＥＴが閉の位置にある時）生ずる。
【００２５】
ＰＰＳピクセルセンサ１３をリセットした後、列線２３はＶｈｉｇｈに維持され列線２３上の電荷は積分回路４１のフィードバックキャパシタへと集積されてフィードバックキャパシタがＣＩＮＴに記憶される。集積された電荷は電圧の増加として積分回路４１の出力に表れる。積分回路４１は変換の利得を増加するために用いられる。なぜなら対応する利得は１／ＣＩＮＴに比例するからである。したがって、高い変換利得を達成するために、フィードバックキャパシタンスＣＩＮＴはできるだけ低くする必要があり、したがってｋＴＣ雑音はリセットの間に加えられ積分器の出力に含まれる。
【００２６】
図４はＲＥＳＥＴパルスが加えられた後で、リセットサンプルパルスＳＨＲが加えられることを示す。信号パルスＳＨＲはリセット信号ＶＲＳＴがＣＤＳ回路５０によってサンプルホールドされるようにする。図３の実施例において、ＳＨＲはＶＲＳＴをサンプルホールドするサンプルホールド回路５４に加えられる。ＶＲＳＴのサンプルホールドは二点ＣＤＳサンプリングの最初のサンプル点である。
【００２７】
図４に更に示されるように、ＳＨＲは転送信号パルスＴＸの直前に加えられる。ＴＸは
ピクセル１３の読み出し（図３）のための転送ゲート２０を駆動するために使用される。パルスＴＸ（図４）の直前にパルスＳＨＲを印加することによって最初のサンプル点ＶＲＳＴがピクセルが読み出される直前に発生する。このようにして、第一のサンプル点ＶＲＳＴはリセットの終わり近くであってピクセルの読み出しの始めより前に問われる。
【００２８】
図３においてＴＸはピクセル１３の転送ゲート２０に加えられて集められた電荷が所定の行のピクセル上に読み出させるようにする（例えばＴＸ＿Ｎが行Ｎにおいてピクセルの転送ゲートに加えられ、この行における光センサ１６で集められた電荷が列線２３へ転送される）。列線上に表れた電荷は積分回路４１のフィードバックキャパシタＣＩＮＴ上で集積されこれはＰＰＳセンサピクセル１３から集められ読み出された電荷に対応した量だけ積分回路４１の出力で電圧を増加するために使用される。
【００２９】
積分回路４１の出力ＶＳＩＧは従ってピクセル信号レベルに対応する。再び、簡単化のために、図３は列線２３に対する一続きのＰＰＳピクセルセンサ１３のうちの二つだけを示しそしてピクセルアレイにおける一続きの列の一つ（Ｃｏｌ＿Ｍ）を示すのみである。ＶＳＩＧはパルスＳＨＳ（図３）が印加される時にサンプルホールド回路５２によってサンプルホールドされる。これは二点ＣＤＳサンプリングのうちの第二のサンプル点である。
【００３０】
図３に示すように、ＣＤＳ回路５０はサンプルホールド回路５２よってホールドされるピクセル信号レベルＶＳＩＧとサンプルホールド回路５４によってホールドされる、前にサンプルされたリセットレベルＶＲＳＴとの差分電圧（例えばＣＤＳ５０がＶＳＩＧからＶＲＳＴを引く）を決定する。ＶＲＳＴとＶＳＩＧはｋＴＣ雑音を含むので、二点のＣＤＳ方法は、ＶＳＩＧとリセット信号レベル（ＶＲＳＴ）との差分が決定される時にこの雑音をピクセル信号レベル（ＶＳＩＧ）から除去する。
【００３１】
図３は図１のシステムにおいて使用される時、リセット信号が列線に印加され（したがってリセット電圧ＶＲＳＴ）およびピクセル出力電圧ＶＳＩＧは各ピクセルに対して生成される。従来の相関二重サンプリング（ＣＤＳ）にとって、これらの信号は差分であるＶＲＳＴ−ＶＳＩＧであって、ＡＤＣ４４によってデジタル化されピクセル画像信号を表わす信号（例えばＳｉｇ＿Ｍ）を発生する。
【００３２】
ｋＴＣ雑音は二点ＣＤＳ回路５０によって除去されるが、暗蓄積が積分回路４１で生じ積分回路４１の出力における雑音として含まれるかもしれない。暗蓄積は所定の列線２３へ永久的に接続される拡散における漏れ電流からの電子あるいは他の列のピクセルであって列線２３へブルーミングしたものから生ずる。漏れ電流は多数の行のＰＰＳピクセルセンサ１３が列線２３に接続されるために相当のものとなる。列線２３は積分回路４１のフィードバックループによって（例えばキャパシタＣａｃの結合機能によって）および列線キャパシタンスによって仮想的なＶｈｉｇｈに維持されるので、前述の漏れは画像が列信号サンプリングの間に大きくは変化しないならば一定であるものと考えられ得る。
【００３３】
図４のタイミング図は２点ＣＤＳ結果における暗蓄積が存在していることを示す。図４において、リセットが始まった後（即ちＲＥＳＥＴが印加された後）およびピクセルの読み出し前（すなわちパルスＴＸがハイになる直前）に（制御信号ＳＨＲに応答して）ＶＲＳＴがサンプリングされる。図４にまた示すように、２点ＣＤＳはＲＥＳＥＴとＶＲＳＴのサンプリング（すなわち捕えられた暗蓄積）との間に生じる暗蓄積を捕えられるが、ＶＲＳＴのサンプリングとＶＳＩＧのサンプリングとの間に生ずる暗蓄積は捕えられないまま残る（すなわち残留暗蓄積）。したがって従来のＣＤＳ回路と方法によって計算されたＶＲＳＴとＶＳＩＧとの間の差分によってサンプリングＶＲＳＴの前に蓄積された暗電流は除去されるが、ＶＲＳＴとＶＳＩＧとの間に生ずる暗電流は除去されない。
【００３４】
暗蓄積は列毎に異なり列の寄生容量はかなり存在するので、この寄生容量を駆動するための列増幅器（不図示）によって要求されるセトリング（動作または定常化：ｓｅｔｔｌｉｎｇ）時間は増加されなければならないかもしれない。増加したセトリング時間によって、リセットとピクセル信号のサンプルの間により長い時間がかかることになる。以前に述べたように、列線漏洩（すなわち暗蓄積）は一定であると考え得るので、したがって増加した動作時間によって全列線漏洩が増加することとなるための追加的な時間を許容することになる。
【００３５】
図５は多数のピクセル行と列とを有し多点相関サンプリングを使うＰＰＳアレイ回路６０の二つの列を実装したこの発明の例示的実施例を示す。図５に示されるように、ＰＰＳアレイ回路６０は多数の列からなりその列の各々はＰＰＳピクセルセル１３、列線２３、積分回路４０と相関サンプリング回路９０からなる。図５の実施例は列毎に代表数のＰＰＳピクセルセル１、２．．．１０２４を示すが、ピクセルアレイは行と列に配設されたいかなる数のＰＰＳピクセルセルを有しても良い。
【００３６】
図５の実施例において、相関サンプリング回路９０が、サンプルホールド回路ＳＨにおいて、多数のリセット電圧ＶＲＳＴ-１からＶＲＳＴ-Ｎ（ここでＮ＞２）をサンプルする。変数Ｎはリセット電圧がサンプルされる回数（すなわちＶＲＳＴ-１からＶＲＳＴ-Ｎまでのサンプリングの数）。各サンプルホールド値（例えばＶＲＳＴ-ｉ＝１、ＶＲＳＴ-ｉ＝２．．．ＶＲＳＴ-ｉ＝ＮおよびＶＳＩＧ）は積分回路４０から受け取った出力に対応し相関のあるサンプル回路９０のサンプルホールド回路ＳＨ上に保持される。回路ＳＨは各種の方法で実装されても良い。例えばＳＨは各サンプルされた信号に対する別のサンプルホールドからなってもよく、または各サンプルされた信号を処理するために使われる単一のサンプルホールド回路からなってもよい。図５の例示的実施例において相関サンプル回路９０は第一の二つのサンプルされたリセット値の差及び最後のサンプルされたリセット値ＶＳＩＧとの間の差とに基づいて相関のあるサンプル出力を生ずる。
【００３７】
望ましくは図５に示すように、オフセット調整回路４６は積分増幅器４２のオフセット値を記憶するために使用され、制御信号ＣＴＲＬに応答してキャパシタＣＩＮＴに印加するために用いられる。列線２３からのキャパシタＣＩＮＴによって受け取られる信号値はそれからＣＩＮＴ上に記憶されたオフセット値によって減少され、これによって増幅器４０によって本来に加えられ、そうでなければ積分器４０の出力に表れるオフセット誤差を有効的に除去する。積分器４０はＡＣカップリングキャパシタを必要としないが、望ましくはトライステートあるいはパワーダウン能力のいずれか一方を有する。当業者は他の積分器の実施例が使われうることを知っている。例えば積分器４１（これは以前には図３について説明された）は積分器４０の代わりに図５の実施例に用いられる。
【００３８】
相関サンプリング回路９０は以下の式に従って出力を生ずる。
ＶＲＳＴ-ｉ＝１−ＶＲＳＴ-ｉ＝２−ＶＲＳＴ-ｉ＝Ｎ＋ＶＳＩＧ＝（ＶＲＳＴ-１−ＶＲＳＴ-２）＋（ＶＳＩＧ−ＶＲＳＴ-Ｎ）          （１）
Ｎ＝２対してはｉ＝２はまたｉ＝Ｎであり式（１）は以下の如くなる。
【００３９】
ＶＲＳＴ-ｉ＝１−ＶＲＳＴ-ｉ＝２−ＶＲＳＴ-ｉ＝２＋ＶＳＩＧ＝ＶＲＳＴ-１−（２＊ＶＲＳＴ-ｉ＝Ｎ＝２）＋ＶＳＩＧ          （２）
したがってＮ＝２に対してはリセット信号に対するただ二つだけの例があるだけなので、最後のリセットサンプルは２度使われなければならない（例えば２度引かれるまたは２倍された後で引かれる）。式（２）をハードウェアに実装する時、（２＊ＶＲＳＴ-ｉ＝Ｎ＝２）を達成するために２Ｘゲインを採用することが実用的かもしれない（すなわち同じ信号値を２回使うために）。
【００４０】
図６はＮ＞３に対して図５の相関サンプル回路に対して使うための回路の―特定例を有する図５のＰＰＳ回路を示す。簡単化のために図６は式（１）に従う相関のあるサンプル値を計算するためにスイッチトキャパシタ回路ネットワークを有するＰＰＳアレイ回路６０の一つのピクセル列（多くの列の中からの）を示すだけである。図６に示すようにそして以下に説明されるように、相関サンプル回路９０はサンプリングキャパシタＣｓｍｐｌ、ＡＣカップリングキャパシタＣａｃ２、およびフィードバックキャパシタＣｆｂおよび増幅器９５からなる。
【００４１】
図６の実施例においてピクセル信号は積分器４０に集積され相関サンプル回路９０へ出力される。出力信号はまたキャパシタＣｓｍｐｌの上電極へ一方だけ加えられ、基準電圧（参照電圧）がキャパシタＣｓｍｐｌの底部に加えられるかまたはその逆であるのでＣｓｍｐｌを介して所望の差分（正または負）を生ずる。以下に詳細に説明するように、結果として生ずる差分電圧（すなわちＣｓｍｐｌの差分で）はフィードバックキャパシタＣｆｂに加えられ、これは増幅器９５の出力に対応する変化を生ずる。
【００４２】
図７はＮ＝３に対して方程式（１）を計算するために図６の特定の例示回路の形で図５のＰＰＳ回路の動作を示す。図５、図６の多点相関サンプリングによってリセットＶＲＳＴ（例えば図４に示される従来からのリセットサンプル点）およびＶＳＩＧ（ピクセル信号サンプル点）との間に生ずる、以前には捕えられなかった暗電流と共に、図３、図４に参照して以前に述べられた２点ＣＤＳ方法によって捕えられた暗電流を除去する。
【００４３】
図５の積分回路はリセットされて、リセット信号を発生する。このリセット信号は暗電流を含む。リセット信号は２ないしそれ以上の回数サンプルおよびホールドされ各サンプルは時間ＴＳＭＰだけ離間されてサンプルリセット点ＶＲＳＴ１からＶＲＳＴ-ｉ＝Ｎに対応する。リセット信号は暗電流（これは一定の割合で集積される）を含むので、ＶＲＳＴ-ｉ＝１およびＶＲＳＴ-ｉ＝２の差における暗電流は同じ時間（例えばＴＳＭＰ）だけ離間された次のサンプル点における暗電流に対応する。その代わりに別の方法としてサンプル時間ＴＳＭＰにわたる暗電流は異なった対応する後続のサンプル時間（例えば２＊ＴＳＭＰ、１／２ＴＳＭＰ等）およびそれに従って変形された式（１）上の暗電流を決定するために用いられる。
【００４４】
例えば第一のサンプルリセット値（例えばＶＲＳＴｉ＝１）とその後のサンプルリセット値（例えばＶＲＳＴ-ｉ＝２）との間の第一のサンプル時間がＴＳＭＰであり、ＶＳＩＧとその前のリセットサンプル点（例えばＶＲＳＴ-ｉ＝Ｚ）との間の第二のサンプル時間が１／２ＴＳＭＰであるならば、その傾き（すなわち暗電流の増加率）はＴＳＭＰだけ広げられたサンプルと１／２ＴＳＭＰだけ広げられたサンプルとの両方に対する関連するサンプル組（例えば（Δｙ／Δｘ／＝ｍ（すなわち暗電流の増加率））の各々の間で少なくともなお実質的には同じである。したがってサンプル時間が半分である（たとえばΔｘが半分である）場合には暗電流における増加（サンプルされた信号間の差Δｙ）は半分となり、暗電流は方程式（１）を以下の式に変形することによって第一の二つのリセットサンプルから得られた暗電流測定に基づいてピクセル信号から除去され得る。
【００４５】
1/2（ＶＲＳＴ-１−ＶＲＳＴ-２）＋（ＶＳＩＧ−ＶＲＳＴ-Ｎ）          （３）
リセット値をサンプルホールドした後、ピクセル１３は列線２３に接続され、これはピクセル信号が積分回路４０の増幅器４２に集積されるようにする。集積されたピクセル信号はピクセル１３によって集められた電荷に対応するが、しかし暗電流も含む。集積されたピクセル信号はＶＳＩＧとしてサンプルホールドされる。ＶＳＩＧはＶＲＳＴ-ｉ＝Ｎの前述のサンプリングの後に時間ＴＳＭＰでサンプルされる。かくしてＶＲＳＴ-１およびＶＲＳＴ-２の間に生ずる暗電流はＴＳＭＰだけ広げられた各連続サンプル組の間に生
ずる暗電流に対応し、これは方程式（１）のＶＲＳＴ-ｉ＝ＮおよびＶＳＩＧ間に生ずる暗電流を含む。他の例としてＶＳＩＧは前のサンプルされたリセット信号（例えば１／２ＴＳＭＰの時またはＶＲＳＴ-ｉ＝Ｎの後の２ＴＳＭＰ）の後に異なった対応する時間でサンプルされる。
【００４６】
方程式（１）は（ｉ）ＶＲＳＴ-１とＶＲＳＴ-２間の信号増加（すなわち−ＤＫＴＳＭＰ、時間ＴＳＭＰ間の暗電流）と（ii）ＶＲＳＴ-ｉ＝-ＮおよびＶＳＩＧ間の信号増加（すなわちＤＫＴＳＭＰ＋ピクセル信号）の間の差を計算する。したがって相関サンプル回路９０は（−ＤＫＴＳＭＰ）と（ＤＫＴＳＭＰ＋ピクセル信号）の和を計算し、この和はピクセル信号へ減少するものである。
【００４７】
以下に詳述するように図６は積分回路４０の出力をサンプルホールドするためであってかつ方程式（１）に従うピクセル出力信号を発生するための図５の相関サンプリング回路９０の特定な例を表わす。Ｎ＝３の場合に方程式（１）を計算するために使われる図６の回路に示された相関サンプル回路９０の特定の例の動作は更に図７を参照して説明される。
【００４８】
図７に示すように、ＳＷ１、ＳＷ２、ＳＷ４、ＳＷ７、ＳＷ８において一連の高パルス信号が加えられる。ＳＷ１、ＳＷ２において高パルスを加えることによって積分回路４０は列線２３を介して信号を受け取るためにリセットされる。積分回路４０は公知の差分電圧を積分キャパシタに印加することによってリセットされる。リセットを使用する例示的実施例が図６に示されている。図６の実施例において、リセットスイッチＳＷ１、ＳＷ２へ高パルスを印加することによってこれらのスイッチを閉とし、そしてまた低パルスがスイッチ／ＳＷＩヘ印加されこのスイッチを開とする。このスイッチの構成によって（積分器４２と出力とＳＷ１を介して）高基準電圧が生じそしてＣｉｎｔの両方の電極に印加されるべき低基準電圧が（ＳＷ２を介して）生ずる。
【００４９】
図７に示されるように、高パルスはスイッチＳＷ４、ＳＷ７、ＳＷ８に印加される。図６の特定の実施例においてこれらのパルスを印加することによりスイッチＳＷ４、ＳＷ７、ＳＷ８を閉とする。このスイッチの構成においてフィードバックキャパシタＣｆｂはリセットされそして増幅器９５が積分器４０からの信号値を受け取るように準備される。増幅器４２のリセット時に、第一のリセット値ＶＲＳＴ-１が列線２３からサンプルされてその列（例えば図５および図６のＣｏｌ＿Ｍ）に対して積分回路４０の出力において対応する変化を生ずる。望ましくはＶＲＳＴ-ｉ＝１のサンプリングがピクセルのリセット時に速やかに始まる。
【００５０】
図６の特定の回路例においてＳＷ４、ＳＷ７、ＳＷ８は閉とされそして積分器４０の出力はキャパシタＣｓｍｐｌの下電極へ（スイッチＳＷ４を介して）印加される。オフセットが調整された基準電圧はその基準電圧を増幅器９５の正の端子に印加することによってＳＷ７を介してＣｓｍｐｌの上電極へ印加されるので、この結果、増幅器９５の出力はオフセットが調整された基準電圧となり（すなわちその出力は基準電圧プラス増幅器のオフセットを含む）。そしてＳＷ８、ＳＷ１０（これらも閉の位置にある）およびＳＷ７を介してキャパシタＣｓｍｐｌの上電極へ印加される。このスイッチ構成はまたフィードバックキャパシタＣｆｂをリセットする。
【００５１】
図７の実施例に示されるように以前に印加されたパルスが低となり（すなわち対応するスイッチが開となる）そして次の一連の高パルスがＳＷ６、ＳＷ７に印加される。ＶＲＳＴ-ｉ＝１信号はそれから増幅器９５とＣｆｂとに集積される。ＶＲＳＴ-ｉ＝１信号のサンプリングは多点サンプリングにおける第一点を表わす。
【００５２】
図７に更に示すように前に印加されたパルス（ＳＷ６およびＳＷ７において）は低となり次の一連の高パルスはＳＷ３、ＳＷ６に加えられ積分回路４０においてリセット電圧ＶＲＳＴ-ｉ＝２をサンプルホールドする。図６の特定の回路実施例において、このスイッチ構成は（すなわちＳＷ３、ＳＷ６が閉）は積分器４２（ＳＷ３を介して）の出力をサンプリングしてＣａｍｐｌの上電極へ加え、基準電圧を（ＳＷ６を介して）サンプリングしてＣａｍｐｌの下電極に加える。図７にさらに示すように（ＳＷ３、ＳＷ６において）以前に印加されたパルスは低くなりそして次の一連のパルスはＳＷ６、ＳＷ７に加えられＶＲＳＴ-ｉ＝２を積分する。図６の特定の実施例において、ＶＲＳＴ-ｉ＝２信号はサンプルホールドされて相関サンプリング回路９０へ（ＳＷ７を介して）加えられる。ＶＲＳＴ-ｉ＝２信号のサンプリングは多点サンプリングにおける第二の点を表わす。図６の特定の回路の実施例において、ＳＷ９はまた閉じられてその前もって集積されたサンプルＶＲＳＴ-ｉ＝１（Ｃｆｂ上に保持される）はキャパシタＣａｃの最も右の電極に加えられ、サンプル値ＶＲＳＴ-ｉ＝２はキャパシタＣａｃの最も左の電極に（ＳＷ７を介して）加えられ、これによってＣａｃに対して差分（例えばＶＲＳＴ-ｉ＝１−ＶＲＳＴ-ｉ＝２）を生成し、増幅器９５へ加えられる。
【００５３】
図７に次に示すように、以前に印加されたパルス（すなわちＳＷ６、ＳＷ７）は低くなり（スイッチが開となり）そして次の一連の高パルスはＳＷ３、ＳＷ６に加えられ積分回路４０でリセット電圧ＶＲＳＴ-ｉ＝Ｎ＝３をサンプルホールドするように加えられる。これによって再び積分器４２の出力は（ＳＷ３を介して）サンプリングされ、基準電圧（ＳＷ６を介して）がＣａｍｐｌの上および下電極へ加えられる。次に図７に示すように、以前に印加されたパルスは低となり一連のパルスはＳＷ６、ＳＷ７に印加されてＶＲＳＴ-ｉ＝３を集積する。ＶＲＳＴ-ｉ＝３信号はサンプルホールドされて相関サンプリング回路９０へ（ＳＷ７を介して）加えられる。ＶＲＳＴ-ｉ＝３のサンプリングは図７の実施例の点サンプリングにおいて第三の（および最終リセット信号）点を表わす。図６の特定の回路実施例においてＳＷ９は閉じられて前に計算された差分ＶＲＳＴ-ｉ＝１−ＶＲＳＴ-ｉ＝２（Ｃｆｂ上に保持される）がキャパシタＣａｃの最も右の電極に印加されてサンプリングされた値ＶＲＳＴ-ｉ＝３がキャパシタＣａｃの最も左の電極に（ＳＷ７を介して）加えられる。これによってＣａｃを介して増幅器９５に印加される差分（例えば［（ＶＲＳＴ-ｉ＝１−ＶＲＳＴ-ｉ＝２）−ＶＲＳＴ-ｉ＝３］）を生成する。
【００５４】
Ｎの他の値がこの発明において用いられてもよい。図６の特定の回路の実施例において、積分器４０に対して所定のサンプルを与えるためのリセット電圧をサンプルホールドするため（ＳＷ３、ＳＷ６は閉）およびサンプルされたリセット電圧を相関サンプリング回路９０へ集積するため（ＳＷ６、ＳＷ７は閉）の一連のスイッチ構成はｉ＝Ｎになるまで各サンプルｉに対して繰り返される。
【００５５】
Ｎ＝３の例は図７に示されており、ｉ＝Ｎ＝３のリセット電圧サンプルのサンプリングの後で図６に関して、転送信号ＴＸは印加され、これにより電荷が集積された光ダイオード１６が列線２３に配置される。望ましくは図７に示すようにＴＸはＶＲＳＴ-ｉ＝Ｎのサンプリングの終わりにおいて積分器４０に加えられ相関サンプリング回路９０の増幅器９５に対してＶＲＳＴ-ｉ＝Ｎ信号の積分の前に加えられる。図６に示すように転送信号ＴＸを印加することにより所定の行の転送トランジスタ２０を駆動しこれにより対応するピクセル１３上に記憶された電荷が転送される。指定された行に対するピクセル１３の電荷は各列線２３（例えば図６のＣｏｌ＿Ｍ）へ読み出される。
【００５６】
図７にさらに示されるようにＶＲＳＴ-ｉ＝Ｎの積分に対応するパルス信号ＳＷ６、ＳＷ７は低となった後、次の一連の高パルス（ＳＷ４、ＳＷ５）がピクセル信号のサンプリングのために相関サンプリング回路９０へ印加される。図６の特定の回路実施例においてピクセル信号ＶＳＩＧはＣｓｍｐｌの下電極へ積分回路からＳＷ４を介して出力され、基準
電圧はＣｓｍｐｌの上電極へ印加される。次に図７に示すように以前に印加されたパルス（ＳＷ４、ＳＷ５）は低となり一連のパルスはＳＷ６、ＳＷ７に印加されてＶＳＩＧを、増幅器９５とＣｆｂへと集積する。ＶＳＩＧのサンプリングは多点サンプリングにおける最終点を表わす。図６の特定の回路の実施例においてＳＷ９は閉じられ、以前に計算された差分［（ＶＲＳＴ-ｉ＝１−ＶＲＳＴ-ｉ＝２）−ＶＲＳＴ-ｉ＝３］（Ｃｆｂ上に保持）はキャパシタＣａｃの最も右の電極に印加され、ＶＳＩＧに対応するサンプル値はキャパシタＣａｃ（ＳＷ７を介して）の最も左の電極に印加される。ＶＳＩＧ（ＳＷ４、ＳＷ５）をサンプルするためのスイッチ構成はリセット電圧をサンプルするために使われるスイッチ構成（すなわちＳＷ３、ＳＷ６スイッチ構成）に比較してＣｓｍｐｌ上に記憶された電圧の極性を反転し、これによって相関サンプル回路９０上に集積されたサンプルされたＶＳＩＧは−ＶＳＩＧとして参照される。Ｃａｃにおける結果の差分（例えば［（ＶＲＳＴ-ｉ＝１−ＶＲＳＴ-ｉ＝２）−ＶＲＳＴ-ｉ＝３−（−ＶＳＩＧ）］）が増幅器９５に加えられ式（１）を
ＶＲＳＴ-ｉ＝１−ＶＲＳＴ-ｉ＝２−ＶＲＳＴ-ｉ＝Ｎ＋ＶＳＩＧ＝（ＶＲＳＴ-１−ＶＲＳＴ-２）＋（（ＶＳＩＧ−ＶＲＳＴＮ）（１）
を計算する。
【００５７】
ＶＳＩＧはピクセル１３によって集められた電荷に対応した信号を含む。ＴＸに対する転送信号駆動時間（すなわちＴＸパルスの長さ）は望ましくは両方ともＶＲＳＴ-ｉ＝Ｎに対するサンプルパルスＳＷ３、ＳＷ４が低くなった直後に生じ時間ＴＳＭＰよりも十分に少ないので、所定の行および列に対するピクセル１３上に蓄えられた電荷はＶＳＩＧ信号の集積以前に、対応する列線上に完全にサンプルされる（すなわちＶＳｉｇはサンプルされる）。
【００５８】
ハードウェアによって式（１）を計算する代わりとして、増幅器９５からの出力信号はソフトウェアを使って（例えば式（１）を計算するために必要とされるサンプル化されたリセット信号ＶＲＳＴ-ｉ＝１．．．Ｎおよびピクセル信号ＶＳＩＧとに対応する出力信号をデジタル化することによって）計算することもできる。
【００５９】
この多点サンプリング方法を使うことによって、残りの暗電流は、上記の式（１）に従うリセットとピクセル信号サンプル点ＶＳＩＧとの間で生ずる暗電流の増加を差し引くことによって除去され得る。図７に示すように（ＶＳＩＧ−ＶＲＳＴ-ｉ＝Ｎ）は時間ＴＳＭＰだけ離間された信号サンプル（ＶＳＩＧ）とリセットサンプル（ＶＲＳＴ-ｉ）との差分であり、ここで（ＶＲＳＴ-ｉ＝１−ＶＲＳＴ-ｉ＝２）は時間ＴＳＭＰだけ離間された第一及び第二のリセットサンプル間の差分である。
【００６０】
残留暗電流は従来の２点サンプリング方法によって捕えられない雑音を表わす。従来の２点サンプリング方法は、転送トランジスタがピクセルの転送のために列線へ高として引っ張られる前（例えばＶＲＳＴがピクセル信号転送の直前にピクセルリセットの端の近くでサンプリングされ得る）に一度、（サンプル点ＶＲＳＴで表される）ピクセル電荷転送の後に一度サンプルされる。この従来の２点サンプリング方法はリセット信号を一度だけサンプリングするが第一のサンプリング点ＶＲＳＴ後に生ずる残留暗電流を捕えることができない。一つ以上のリセットサンプル点を含むことによって、この発明の方法はＶＲＳＴとＶＳＩＧとの間に生ずる暗電流を近似するために使用することができ、そうでなければ捕えることができなかった残留の暗電流を捕える事ができる。
【００６１】
積分出力に表れる暗電流は一定であるので、所定の期間（例えばＴＳＭＰ）に渡っての暗電流の増加の割合は２個のリセットサンプル（ＶＲＳＴ-ｉ＝１−ＶＲＳＴ-ｉ＝２）の間の差をサンプリングすることによって測定される。暗電流の増加は所定のサンプル時間ＴＳＭＰに対するピクセル信号転送の前に決定することができるが、これは比較サンプ
ル点望ましくは同じサンプル点ＴＳＭＰに渡ってのピクセル信号の転送後に生じる暗電流を決定するために使われる。例えば図７に示すように同じ時間ＴＳＭＰは第一のリセットサンプル点の端部と第二のリセットサンプル点の端部の間に用いられ、これは最後のリセットサンプル点の端とピクセル信号のサンプル点の端との間に用いられているものと同様である。したがってその差（ＶＲＳＴ-ｉ＝１−ＶＲＳＴ-ｉ＝２）は二つのリセットサンプル点の間に生ずる暗電流（−ＤＫＴＳＭＰ）を表わすだけでなく、ＶＲＳＴ-ｉ＝Ｎおよびピクセル信号サンプル点ＶＳＩＧの間に生ずる暗電流もまた表わす。［ＶＲＳＴ-ｉ＝１−ＶＲＳＴ-ｉ＝２］（すなわち−ＤＫＴＳＭＰ）を［ＶＳＩＧ−ＶＲＳＴ-ｉ＝Ｎ］（ピクセル信号＋ＤＫＴＳＭＰ）に加えることによって暗電流（ＤＫＴＳＭＰ）は除去される。
【００６２】
ＰＰＳピクセルセル１３（図２Ｂを参照して以前に述べられている）は図５の実施例および図６の特定の回路実施例に示されているが、当業者は各種のピクセルがこの発明において例えば図８ＡないしＣに示される他のＰＰＳ実施例において用いることができることを知っているだろう。
【００６３】
図８Ａは信号のサンプリングの間に列２３から離れて他の行からブルーミング電荷を引き出すためにやや正の電圧でバイアスされたブルーミング防止トランジスタＡＢを有するＰＰＳピクセルを実装している。図８Ｂは同時にあるいはほぼ同時に印加された（例えばＴＸ＿Ｎ＋１は二つのトランジスタ２０Ａと２０Ｂとの両方に印加される）転送信号に応答して、２個の光ダイオード１６が列線２３へ放電するトウウェイ共有ピクセル構成の実施例である。図８Ｃは同時にあるいはほぼ同時に印加された（例えばＴＸ＿Ｎ＋１が各トランジスタ２０Ａ、２０Ｂ、２０Ｃおよび２０Ｄへ印加される）転送信号に応答して４個の光ダイオードが列線２３へ放電するフォウウェイのピクセル構成の実施例である。図８Ｂおよび８Ｃの共有構成には非共有構成に対して出力拡散が減少しフィルファクタ（ｆｉｌｌ  ｆａｃｔｏｒ）が増加するという利点を有する。図８Ａのブルーミング防止構成によって図２ＢのＰＰＳピクセル実施例と比較して追加の雑音を除くという利点を有する。図８Ａの実施例において、リセット信号は多数回サンプルされ、そして所定のピクセルに対応したピクセル電荷ＶＳＩＧがサンプルされ信号ノイズ（例えば暗蓄積）は更に（１）式に応じて減少される。図８Ｂと８Ｃの実施例において、リセット信号は多数回サンプルされ、（例えばサンプルＶＲＳＴ-ｉ＝１-Ｎに対応する）およびＶＳＩＧは（これは共有されたピクセルプラス信号雑音（これは列線へ転送される暗蓄積を含む）のそれぞれによって集められたピクセル電荷からなる。）、列線２３へ転送されてサンプルされる。上述したように、暗蓄積の増加は実質的には一定であると考えることができ、時間間隔ＴＳＭＰによって離間された２個のリセット信号サンプルによって決定される。この暗電流を使って、共有されたピクセル信号サンプルＶＳＩＧと時間ＴＳＭＰだけ離間された、前のリセット信号サンプルとの間の差は式（１）にしたがってピクセル信号から除去することができる。別に以前に述べたようにＶＳＩＧは以前のサンプルされたリセット信号の後に（例えばＶＲＳＴ-ｉ＝Ｎの後１／２ＴＳＭＰ時間または２ＴＳＭＰ時間）異なるが対応する時間にサンプルされ、これにしたがって式（１）は変形される。
【００６４】
図９は積分器を有するＰＰＳ回路とこの発明の例示的実施例に従って構成された３点相関サンプル回路からなる撮像装置６０８を組み込んだプロセッサシステム６００のブロック図である。撮像装置６０８は例えばこの発明の（すなわち実施例にしたがって積分回路６２２、相関サンプル回路６２４を組み込んでいる）図１に示すような（すなわち図１のデジタル出力）としてＡ／Ｄ変換器６２６の出力を生ずるように構成される。プロセッサに基づくシステムの具体例は、、コンピュータシステム、カメラシステム、スキャナ、マシンビジョンシステム、車ナビゲーションシステム、ビデオテレフォン、監視システム、自動フォーカスシステム、星追跡システム、動き検知システム、画像安定化システムおよび他の画像システムを含むが、これらに限定されるものではない。
【００６５】
撮像装置６０８はアナログ信号（相関のあるピクセル電荷に対応する）を積分回路６２２に出力するピクセルアレイ６２０からなり、この回路は集積アナログ信号を相関サンプリング回路６２４へ出力する。相関サンプリング回路６２４は三点の相関サンプリングを行い上記の式（１）に対応するアナログ信号をアナログデジタル変換器６２６に出力する。デジタル変換器６２６はアナログ信号をデジタル化し対応するデジタル信号を画像プロセッサ６２８に出力し、これはデジタル信号を処理してそれを出力回路６３０へ出力する。
【００６６】
システム６００は一般に中央処理装置（ＣＰＵ）６０２、例えばマイクロプロセッサからなり、これは入力／出力（Ｉ／Ｏ）装置６０６とバス６０４を介して通信する。撮像装置６０８もまたバス６０４を介してＣＰＵ６０２と通信する。システム６００はまたランダムアクセスメモリ（ＲＡＭ）６１０を含みフラッシュメモリのような取り外し可能なメモリ６１５を含みこれはまたバス６０４を介してＣＰＵ６０２と通信する。撮像装置６０８はＣＰＵ、デジタルシグナルプロセッサまたはマイクロプロセッサのようなプロセッサと、単一の集積回路上にまたはそのプロセッサ以外の異なったチップ上にメモリ記憶装置を有するかあるいは有しないで結合される。
【００６７】
この発明は更にこの発明の実施例を撮像装置６０８の一部として製造し、これらを接続する方法であって、この方法は集積回路チップ上に、ピクセルセルおよび読み出し回路からなるピクセルアレイ６２０、積分回路６２２、少なくとも二個のピクセルリセット信号とピクセル電荷信号とをサンプルホールドしそのピクセル電荷信号からの残留暗電流を除去するための相関サンプル回路６２４およびピクセルアレイ６２０から積分回路６２２へとおよび積分回路６２２から相関サンプル回路６２４へと、アナログ信号を送るための接続とを形成することからなる。相関サンプル回路６２４を製造する方法は相関サンプル回路６２４の出力をデジタル信号へ変換するためのアナログデジタル変換器６２６、、画像プロセッサ６２８、撮像装置出力回路６３０、アナログ信号を相関サンプル回路６２４からアナログデジタル変換回路６２６へおよびアナログデジタル変換回路６２６から画像プロセッサ６２８および撮像装置出力回路６３０へとアナログ信号を送信するための接続とを製造することを含む。相関サンプル回路６２４を製造する方法はまた少なくとも二個のピクセルリセット信号とピクセル電荷信号とをサンプルホールドし、残留暗電流をピクセル電荷信号から除去するためのスイッチトキャパシタおよび増幅器ネットワークを製造することを含む。
【００６８】
上記に述べられた処理と装置は例示的方法とこの発明で採用し得る多くの装置とを説明した。以上の説明と図面は例示的実施例を図示するものでありこれはこの発明の目的、特徴、および効果を達成するような例示的実施例を図示する。しかしながらこの発明は厳密には上述の述べられたものに限定されるべきではなく上述のおよび図示された実施例に限定されるべきものではない。この発明のいかなる変形例によっても以下のクレームの精神と範囲内にくるこの発明のいかなる変形についてもこの発明の一部と考えるべきである。
米国の特許証によって新規でかつ保護されることを望むものとして請求されているもの。
【図面の簡単な説明】
【００６９】
この発明の上述の及び他の利点と特徴は、添付図面を参照して以下に述べられた例示的実施例の詳細な説明からより明らかになるであろう。
【図１】列並列画像センサのブロック図である。
【図２Ａ】アナログ信号を発生する画像センサにおけるＡＰＳピクセルセルの概略図である。
【図２Ｂ】アナログ信号を発生する画像センサにおけるＰＰＳピクセルセルの概略図である。
【図３】信号を積分器および２点ＣＤＳ回路へ出力するピクセルのアレイからのＰＰＳピクセルセンサの列の概略図である。
【図４】図３の回路のために用いられる従来の２点ＣＤＳサンプリング方法のための信号サンプリング値とサンプリングタイミングの図である。
【図５】ピクセルのアレイからのＰＰＳピクセルセンサの２個の列がそれぞれ積分器とを少なくとも3個のサンプル点を有する多点相関サンプリング回路へ信号を出力するこの発明の一実施例の概略図である。
【図６】切り替えられるキャパシタネットワークの形において４点の相関サンプリング回路を採用するこの発明の図５の実施例の１つの列の概略図である。
【図７】（４個のサンプルを取るために）図５の実施例と図６の特定の実施回路例に使用される多点相関サンプリング方法のための信号サンプリング値と信号タイミングの図である。
【図８Ａ】アンチブルーミング（またはブルーミング防止、ａｎｔｉ−ｂｌｏｏｍｉｎｇ）トランジスタを有する画像センサに対するＰＰＳピクセルセルの図である。
【図８Ｂ】画像センサに対するトウウェイ（ｔｗｏ−ｗａｙ）共有ＰＰＳピクセルセルの概略図である。
【図８Ｃ】画像センサのためのフォウウェイ（ｆｏｕｒ−ｗａｙ）共有ＰＰＳピクセルセルの概略図である。
【図９】この発明の例示的実施例に従うＰＰＳ回路を含む画像センサを備えたプロセッサシステムのブロック図である。
【図１】
2008537408.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008537408.tif 000010
【図８Ａ】
2008537408.tif 000011
【図８Ｂ】
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【図８Ｃ】
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【図９】
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【国際調査報告】
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2008537408.tif 000016
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