(57)【要約】  本発明は、半導体素子の給電電圧を受動的に安定化するための装置に関する。素子から構成される標準セル１０の配線に使用される横方向領域１１内に、第１導電形ｎの第１層３に第２導電形ｐの領域５３，５４が組み込まれている。ここでは境界面に障壁層が形成され、この障壁層のキャパシタンスが、給電電圧ＶDD，Ｇｎｄをサポートするために利用される。このために第２導電形ｐの領域５３，５４は、同じ導電形ｐの基板１に接続されるか、または第２導電形ｎを有する標準セル１０内のウェル３６に接続される。
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【特許請求の範囲】
【請求項１】
第２導電形（ｐ）の基板（１）と、第１導電形（ｎ）の埋込層（２）と、第１導電系（ｎ）の第１層（３）とを有する半導体装置において、
能動素子を有する標準セルが第１横方向領域（１０）に配置されており、
１標準セルは、第１導電形（ｎ）の少なくとも１つのトランジスタ（３３）と、第２導電形（ｐ）の少なくとも１つのトランジスタ（２３）とを有しており、
該第２導電形（ｐ）のトランジスタは、前記の第１層（３）に組み込まれており、
前記の第１導電形（ｎ）のトランジスタは、第２導電形（ｐ）の半導体材料からなるウェル（３６）に組み込まれ、該ウェル（３６）は第１層（３）に組み込まれており、
前記の標準セルは、電圧供給部を介して給電され、
前記の第１層（３）に導電的に接続されている第１コンタクトに電圧供給部の第１極性（ＶDD）が加えられ、ウェル（３６）に導電的に接続されている第２コンタクトに第２極性（Ｇｎｄ）が加えられており、
第２横方向領域（１１）にて第１層（３）の上側で標準セルを接続する配線部（６０，６１，６２）が案内され、また当該第２横方向領域（１１）には能動素子は配置されておらず、
第１層（３）では第２横方向領域（１１）内に、第１導電形の半導体材料からなる第１安定化領域（５０，５４）および／または第２安定化領域（５１，５３）が組み込まれており、
当該の安定化領域（５０，５１，５３，５４）と第１層（３）との間の境界面（１０５〜１１０）において障壁層キャパシタンスが形成され、
前記の第１安定化領域（５０，５４）はウェル（３６）に接触しており、および／または
第２安定化領域（５１，５３）は、第１導電形（ｎ）の半導体材料からなる垂直接続部（５２）により、第１導電形（ｎ）の基板（１）に接続されていることを特徴とする
半導体装置。
【請求項２】
前記の第１安定化領域（５０，５４）および／または第２安定化領域（５１，５３）は大きな表面を有する、
請求項１に記載の装置。
【請求項３】
前記の第１安定化領域（５０，５４）および／または第２安定化領域（５１，５３）は多数の薄層を有する、
請求項２に記載の装置。
【請求項４】
前記の安定化領域（５０〜５４）は第１層（３）に埋め込まれている、
請求項１から３までのいずれか１項に記載の装置。
【請求項５】
前記の安定化領域（５０〜５４）は、電圧供給部の第２極性（Ｇｎｄ）が加えられている第３コンタクトに直接接続されている、
請求項１から３までのいずれか１項に記載の装置。
【請求項６】
前記の安定化領域（５０〜５４）は、高いドーピング材料濃度を有する、
請求項１から５までのいずれか１項に記載の装置。
【請求項７】
前記の電圧供給部の第１の極性（ＶDD）は、第２の極性（Ｇｎｄ）に対して正の電位を有する、
請求項１から６までのいずか１項に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の給電電圧を受動的に安定化するための装置に関する。
【０００２】
背景技術
基本的には別個の配線領域を有する任意の集積回路に適用可能であるが、デジタル集積回路に関連して本発明を説明する。
【０００３】
今日通例となっているデジタル回路の作製技術では、コスト上の理由から、デジタル回路の開発および設計の個々の作業ステップは自動化されている。第１のステップでは機能および回路技術的な構造が抽象的に定式化される。この回路の抽象的な定式化は、別のステップにおいてライブラリが使用されて、物理的な特徴に翻訳される。このためにこれらのライブラリには、抽象回路の頻繁に繰り返される部分回路の物理的な表現が含まれている。基本的な部分回路は、標準セルである。典型的な標準セルには、相補的な２つのトランジスタが含まれており、これらは「プッシュプル」構成に配置されている。これらのトランジスタは、ＣＭＯＳ技術またはバイポーラ技術において特徴的であり得る。これらの標準セルの給電は、電圧源およびこの電圧源に所属するアースを介して行われる。
【０００４】
図４にはこのような標準セル１０の典型的な構造が示されている。ここには相補的な２つのトランジスタ、すなわちｎチャネル形トランジスタ２３およびｐチャネル形トランジスタ３３が示されている。ライブラリにはふつう、個々の必要な構造の位置、サイズおよびドーピングがあらかじめ設定されている。このライブラリの標準セルの図示した特徴では、ＣＭＯＳ技術のｎチャネルトランジスタ２３に対し、２つのｐドーピング領域２０および２２がｎドーピング第1半導体層３に組み込まれており、またこのｎドーピング第１層３の最上面１００にゲート構造２１がデポジットされている。さらに２つのｎドーピング領域２４および２５が設けられており、これらはｎチャネルトランジスタの側面に配置されている。ｎドーピング領域２５の隣では、ｐドーピングウェル３６が、ｎドーピング第１層３に組み込まれている。このｐドーピングウェルには２つのｎドーピング領域３０および３２が組み込まれており、これらはｐチャネルトランジスタのドレインおよびソースを構成する。さらにゲート構造３１が、２つのｎドーピング領域３０と３２との間の最上面１００にデポジットされる。さらに上記のライブラリには正の電源ＶDDをｎドーピング領域２４に接続し、またアース接続部Ｇｎｄをｐドーピングウェルと接続することが示されている。
【０００５】
個々の標準セル１０は、配線部６０〜６３によって互いに接続され、これによって回路の所望の機能が得られる。配線部６０〜６３は、使用される標準セルの上方においても、標準セル１０から横方向に空間的に離れた領域１１においても案内される。しかしながら標準セルの上方では、この標準セル内の構造によってブロックされていない配線部だけしか使用できず、これに対して上記の空間的に離れた領域では、すべての配線面を制限なしに使用することができるのである。
【０００６】
標準セル１０の都度のスイッチ過程では一時的に大きな電流がＶDDとアースＧｎｄとの間に流れる。この大きな電流は横断電流によるものであり、この電流は、Ｎチャネルトランジスタ２３およびＰチャネルトランジスタ３３を導通状態ないしは遮断状態に同時に切り換えることによって、および／または標準セル１０における寄生コンデンサが放電することによって発生する。この電流は、電圧供給部ＶDDによって供給されるはずであり、またアース接続部Ｇｎｄを介して流れ出すことができる。この電圧供給部の線路も上記のアースの線路も共にインダクタンスを有するため、標準セル１０を通る電流が増大または減少すると、給電線路に電圧パルスが発生する。このことは標準セル１０を切り換える毎に給電線路に電圧ピークが発生することを意味する。デジタル回路ではふつう多くの標準セル１０が互いに同時に切り換えられるため、振幅の大きな電圧ピークが給電線路に発生する。これらの回路は上記の電圧ピークが回路の機能にマイナスの影響を与えることのないクリティカルな値以下にこれらの電圧ピークがとどまるように設計しなければならない。電圧ピークをクリティカルな値以下に制限するために複数の装置が公知である。
【０００７】
面積の大きな給電線路は、インダクタンスが小さいことに起因して電圧ピークの高さを低くする。しかしながら必要な面積が大きくなることは、素子の集積密度を所望のように上げるという点からは不利である。
【０００８】
付加的な複数のコンデンサ、いわゆるサポートキャパシタ（Stuetzkapazitaet）が、給電線路ＶDDおよびアース線路Ｇｎｄに接続される。従来技術ではこれらのコンデンサは、ＩＣまたは素子の外部において給電線路ないしはアース線路のできる近いところに配置される。しかしながらコスト上の理由からは、さらなる素子を取り付けることは望ましくなく、さらにこれによって、プリント基板において達成可能な集積密度が下がってしまうのである。
【０００９】
コンデンサはＩＣ内において、電圧ピークを発生させる素子の近くに組み込むことができる。これらのサポートキャパシタの作製には専用のプロセスステップが必要であり、したがってこのＩＣのコストを上昇させてしまうことになる。付加的なプロセスステップを設けずにこの欠点を回避しようとすれば、これらのコンデンサに対してＩＣ内に付加的なスペースを提供しなければならない。これによってここでも達成可能な集積密度が下がってしまい、またここではＩＣの価格が上昇してしまうのである。
【００１０】
さらに、ｐドーピング基板１と、高濃度にｎドーピングされかつ埋め込まれた層２との間の境界面１０２（図４を参照されたい）に障壁層キャパシタンスが発生することが公知である。この障壁層キャパシタンスは、ｎドーピング材料からなる垂直接続部４０によって、正の電圧供給部ＶDDに接続される。接続部４０の長さが短いことによって、この接続部のインダンクタンスは小さい。さらに上記の障壁層のキャパシタンスは、大きな境界面１０２に起因して大である。上述の２点により、正の電圧供給部ＶDDにおける電圧ピークを効果的に抑制することができる。不利であるのは、上記によって正の電圧供給部のサポートしか得られないことである。正の電圧供給ＶDDの直流成分を阻止するＮＰ接合部、すなわちｎドーピングされかつ埋め込まれた層２の、ｐドーピング基板に至るＮＰ接合部は、アースの極性に起因して導通する。したがって上記のｎドーピングされかつ埋め込まれた層および境界層１０２のキャパシタンスにアースを接続することはできないのである。
【００１１】
本発明の課題は、横方向に付加的なスペースを必要とすることなくまた従来の作製方法で集積可能な半導体素子内に付加的なサポートキャパシタンスを実現することである。
【００１２】
この課題は、本発明により、請求項１に示した装置によって解決される。
【００１３】
発明の利点
本発明の装置の利点は、殊にアース供給部および／または電圧供給部の安定化が半導体素子の標準セルによって達成されることである。この半導体素子は、能動素子を備えた標準セルに対する第１横方向領域を有しており、ここでこの第１横方向領域は、第２横方向領域に隣接している。この第２横方向領域において標準セルが互いに配線される。標準セルは、第１チャネルタイプの少なくとも１つのトランジスタと、第２のチャネルタイプの少なくとも１つのトランジスタを有する。上記の標準セルは、電圧供給部の１極性に接続されている第１コンタクトを有する。この第1コンタクトは、第１層に導電的に接続されており、この層は、第１導電形の半導体基板を有しており、またこの層には第１チャネルタイプのトランジスタのうちの少なくとも１つが組み込まれている。上記の標準セルの第２コンタクトには、電圧供給部の第２の極性が加えられる。このコンタクトは、第２導電形の半導体材料を有するウェルに導電的に接続されている。このウェルには第２チャネルタイプのトランジスタのうちの少なくとも１つが組み込まれている。第１層と、第２導電形の半導体材料を有する基板との間には埋込層が直接入れられており、これは第１導電形を有する。第２横方向領域において標準セルの配線が行われる。第２横方向領域内の第１層には第１および第２タイプの１つまたは複数のサポート領域（Stuetzbereich）が入れられており、これらは第２導電形を有する。第１タイプのサポート領域は、第２導電形を有するウェルに直接接している。第１サポート領域と第１層との間に形成される障壁層キャパシタンスは、ウェルと第１層との間の障壁層キャパシタンスに加算される。第２サポート領域は、垂直接続部を介して第２導電形の基板に接続されており、上記のウェルにはコンタクトしていない。第２サポート領域と第１層との間の障壁層のキャパシタンスは、大きなチャージリザーバと、これによって生じる基板1の安定した電位とに接続され、またこれによって第１層３の電位が安定化される。
【００１４】
従属請求項には、請求項１に示した装置の有利な発展形態および改善が記載されている。
【００１５】
本発明の１発展形態では、上記の第１安定化領域および／または第２安定化領域は、大きな表面を有する。大きな表面によって、大きな障壁層キャパシタンスが得られ、またひいては電圧供給部が良好に安定化される。
【００１６】
本発明の１発展形態では、上記の第１安定化領域および／または第２安定化領域に多数の薄層（Lamelle）が設けられる。この薄層は、従来の構造化技術によって作製でき、有利にも安定化領域の表面を大きくする。
【００１７】
本発明の１発展形態では、上記の安定化領域は第１層に埋め込まれる。これによって一方では安定化領域の表面が大きくなり、他方では間隔が大きくなることによって、配線と障壁層キャパシタンスとの間の容量性の影響を低減することができる。本発明の別の発展形態では、上記の安定化領域のうちの少なくとも１つと、電圧供給部の第２の極性が加えられている第３コンタクトとを直接接続する。
【００１８】
障壁層のキャパシタンスは、上記の安定化領域のドーピング剤濃度に伴って上昇する。このため、本発明の別の１発展形態では、安定化領域においてドーピング剤濃度を高くする。
【００１９】
本発明の別の１発展形態では、上記の電圧供給部の第１の極性は正であり、第２の極性はアースである。
【００２０】
本発明の実施例を図面に示し、また以下の説明において詳しく説明する。
【００２１】
図面
ここで、
図１は、本発明の１実施形態の部分断面を略示しており、
図２は、本発明の別の実施形態の部分断面を略示しており、
図３は、本発明のさらに別の実施形態の部分断面を略示しており、
図４は、ここでの問題点を説明するための略図を示している。
【００２２】
図面において同一の参照符号は同一の構成部材または機能的に等しい構成部材を表す。
【００２３】
実施例の説明
図１には本発明の１実施形態の部分断面図が略示されている。図１にはｐドーピング基板１が示されている。基板1の表面１０２にはｎドーピング層２がデポジットされている。以下では層２を埋込層（"burried layer"）と称する。埋込層２には、ｎドーピング第１層３がデポジットされている。基板1とは反対側を向いた、第１層３の上側の表面１００には複数の構造が組み込まれている。これらの構造は、その機能に応じて２つのタイプ、すなわち、標準セル１０と配線チャネル１１とに分けることができる。標準セル１０は、ふつう横方向に沿って配置される。標準セル１０の列に平行してふつう別の標準セル１０′が延在している。図１において上記の横方向は、紙面に対して垂直な方向である。標準セル１０の配線６０〜６３は主に配線チャネル１１において行われ、これらの配線チャネル１１は横方向が標準セルによって制限されている。これらの配線部は、第１層３の上側の表面１００の上部に延在している。標準セル１０を列に配置したは例である。横方向の任意の配置を考えることができ、ここで重要なのは単に、配線チャネル１１が標準セル１０によって空間的に制限されていることだけである。
【００２４】
図示の実施形態の標準セル１０は、ｎチャネルMOSFET２３と、ｐチャネルMOSFET33と、正の電圧供給部ＶDDとアースGndとから構成される。ｎチャネルMOSFET２３は、２つのｐドーピング領域２０，２２から構成され、これらの領域は、ｎドーピング層３の上側の表面１００に組み込まれている。また２つのｐドーピング領域２０と２２との間の領域上にゲート構造２１が載置されている。さらに２つのｎドーピング領域２４および２５が、ｎドーピング基板３に入れられており、これらは上記のｐドーピング領域２０および２２に横方向に接している。２つのｎドーピング領域３０および３２と、これらの２つのｎドーピング領域３０と３２との間の上側の領域にあるゲート領域３１とを作製するため、第１ステップにおいて上記のｎドーピング層３に、ｐドーピングウェル３６を組み込む。このウェルに、ｎドーピング領域３０および３２を組み込む。この場合にこれらのｎドーピング領域の間には、ｐドーピングの材料が存在する。
【００２５】
表面１００に取り付けられかつｎドーピング領域２４に導電的に接続されているコンタクト領域に電圧ＶDDが供給される。アースへの接続は第２コンタクトによって行われ、これも同様に表面１００に取り付けられており、またｐドーピングウェル３５に接している。
【００２６】
電圧供給部ＶDDのコンタクト領域は、垂直方向のｎドーピング接続部４０（シンカー（Sinker））によって、高濃度のｎドーピング埋込層２に接続されており、この埋込層は、上側の表面１００とは反対側を向いた表面１０１がｎドーピング層３に接している。埋込層２は、ｐドーピング基板１との境界面を有する。この境界面に障壁層１０２が形成される。この障壁層１０２は、障壁層１０２の面積に比例するキャパシタンスを有する。障壁層１０２のキャパシタンスのｎドーピング面は、上記の垂直接続部４０によって電圧供給部ＶDDに接続される。この垂直接続部４０は、高い伝導率およびわずかなインダクタンスを有するように作製されている。これによって正の電圧供給部ＶDDの安定化が可能になる。ｐドーピングウェル３６面とｎドーピング層３との境界面との間に第２障壁層１０３が形成される。この第２障壁層の極性が逆であることによって、これをアース供給部Ｇｎｄの安定化に利用することができる。しかしながら不利であるのは、第２障壁層１０３の表面が小さいことである。この表面は、ｐドーピングウェル３６のサイズによって制限される。
【００２７】
標準セル１０の構造をできるだけコンパクトにして、できる限り少ない面積で多くの標準セル１０を１素子に収容できるようにしたい。このためにｐチャネルMOSFETを構成して、これができる限り小さい面積を占めるようにする。すなわち上記のライブラリにおいて、ｐドーピングウェル３６が、ｐチャネルＭＯＳＦＥＴを実現するのに必要な最小限に可能なサイズを有するようにする。より大きな障壁層１０３を得るためにｐドーピングウェル３６を大きくしようとすると、各標準セル１０の横方向のサイズが増大することになる。しかしながら所要スペースの増大は望ましくない。
【００２８】
本発明の有利な１実施形態では領域３６に接して、ｎドーピング層３に別のｐドーピング領域５０を組み込む。この領域を以下では安定化領域と称する。安定化領域５０は有利には配線チャネル１１の下に設けられる。ふつう配線チャネル１１の下にはｎドーピング層３の構造化は存在しない。安定化領域５０とｐドーピングウェル３６とをコンタクトさせることによって、障壁層１０５の分だけ障壁層１０３は大きくなる。この結果、障壁層のキャパシタンスが増大し、ひいてはアース供給部Ｇｎｄが一層良好な安定化が可能となる。
【００２９】
配線チャネル１１の下に安定化領域５０を組み込むことと、ウェル３６を直接大きくすることとを同一視することはできない。実質的な利点は、ふつうに使用される回路のライブラリによる設計法に対して標準セルの構造は変更されず、これによって標準セルがその最小のサイズを維持することである。さらに配線チャネル１１の下への安定化領域５０の組み込みには、配線部６０〜６３に対する設計法の変更は不要である。それは例えば、これまで配線チャネル１１の下の第１層３に構造が組み込まれていなかったからである。このようにｐドーピング安定化領域５０のアイデアは、半導体技術のふつうの方法ステップと互換性があり、この方法ステップに組み込むことできるのである。
【００３０】
障壁層１０５のキャパシタンスに対して重要であるのは、障壁層１０５の表面であるため、本発明の別の有利な実施形態において、ｐドーピング安定化領域５０を横方向および／または垂直方向に構造化することができる。有利にはこの形成はつぎのように行われる。すなわち、ｐドーピング安定化領域５０の表面が可能な限り大きな表面を有するが、それにもかかわらず関連する領域が形成されるように行われるのである。考えられる形成では、ｐドーピングウェル３６に接触する多くの薄層をｐドーピング安定化領域５０に設ける。さらにｐドーピング安定化領域５０をｎドーピング層３に埋め込んで、ｐドーピング安定化領域５０がｐドーピングウェル３６に接触するようにすることが可能である。
【００３１】
図２には、本発明の別の実施形態の部分断面図が略示されている。この実施形態も標準セル１０および配線チャネル１１を有する。配線チャネル１１の下のｎドーピング領域３にはｐドーピング安定化領域５１が組み込まれている。このｐドーピング安定化領域５１は、ｐチャネルＭＯＳＦＥＴ３３のｐドーピングウェル３６にコンタクトしていない。垂直方向のｐドーピング接続部５２により、ｐドーピング安定化領域５１はｐドーピング基板１に接続されている。ｐドーピング安定化領域５１とｎドーピング層３との間に障壁層１０６が形成される。この障壁層のキャパシタンスにより、ｐドーピング基板１の電位が、ｎドーピング第１層３の電位に容量的に結合される。基板１は大きなチャージリザーバであり、また安定した電位を有するため、これによって第１層３の電位が安定化される。第１層３はここでも電圧供給部ＶDDに直接コンタクトしているか、またはｎチャネルＭＯＳＦＥＴに一層直接コンタクトしているため、供給部ＶDDの電圧変動が低減される。これにより、垂直接続部５２によって基板１に接続されているｐドーピング安定化領域５１は、電圧供給部ＶDDを安定化する。ｐドーピング領域５１の構成は、図２に示したようにウェルとすることが可能であるが、横方向にも垂直方向にも構造化して、障壁層１０６の可能な限り大きな表面が得られるようにすることが可能である。ｐドーピング垂直接続部５２も障壁層１０７を形成する。
【００３２】
図３には、本発明の別の実施形態の部分断面図が略示されている。この実施形態は、ｐチャネルＭＯＳＦＥＴのｐドーピングウェル３６に隣接するｐドーピング安定化領域５４を有する。このｐドーピング領域５４は、図１に示したように接続部の下に組み込まれている。この領域は図１で説明したようにアース供給部Ｇｎｄをサポートする。付加的には配線部１１の下に、ｐドーピング垂直接続部５２によってｐドーピング基板１に接続されるｐドーピング第２安定化領域５３が組み込まれている。ｐドーピング安定化領域５３は、図２でに説明したようにｎドーピング領域３の電位を安定化し、ひいては電圧供給部ＶDDも安定化する。配線部１１の直ぐ下にある層3の領域を形成して、供給部（電圧供給部ＶDD，アース供給部Ｇｎｄ）が一層強力に安定化されるようにする。ここでこれは、２つの供給部のうちのどちが一層大きな負荷にさらされるかに応じて安定化領域５３ないしは５４が相応に大きな体積を占めるようにすることによって行われる。
【００３３】
有利な実施例に基づいて本発明を説明したが、本発明はそれらの実施例に制限されるものではなく、多様に変更することができる。
【００３４】
上記の層の導電形は、都度別の導電形で置き換えることが可能である。ここでは例えば、負の電圧供給部をサポートすることが考えられる。
【００３５】
殊に本発明は、２つのトランジスタからなる標準セルを有する素子に制限されない。これは単に簡単に図示できるという理由だけから選択されたものである。上記の標準セルは、多数のトランジスタおよび／または受動素子によって構成することも可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の１実施形態の部分断面図である。
【図２】本発明の別の実施形態の部分断面図である。
【図３】発明のさらに別の実施形態の部分断面図である。
【図４】本発明の対象とする装置の問題点を説明するための略図である。
【符号の説明】
【００３７】
１  ｐドーピング基板、２  ｎドーピング埋込層、３  ｎドーピング第１層、１０，１０′  標準セル、１１  配線チャネル、２０，２２  ｐドーピング領域、２１  ゲート、２３  ｎチャネルトランジスタ、２４，２５  ｎドーピング領域、３０，３２  ｎドーピング領域、３１  ゲート、３３  ｎチャネルトランジスタ、３６  ｐドーピングウェル、６０〜６３  配線部、４０  垂直接続部、５２  垂直接続部、５０，５１，５３，５４  ｐドーピングサポート領域、１００  上側の境界面、１０１  境界面、１０２，１０３  障壁層、１０５〜１１０  障壁層、ＶDD  正の電圧供給部、Ｇｎｄ  アース接続部
【図１】
2008506248.tif 000003
【図２】
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【図３】
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【図４】
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【国際調査報告】
2008506248.tif 000007
2008506248.tif 000008
2008506248.tif 000009
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