(57)【要約】  アレイの磁気ビット（３，１０４，５１４）を試験する方法が提供される。第１（７０２）、第２（７０４）及び第３（７０６）のパルスの列が、所望のビットに与えられ、第１及び第２のパルスが、実質的に類似の低いフィールドで始まり、第１、第２及び第３のパルスの連続した列に関して類似の量で増大し、第３のパルスが磁気ビットをトグルするのに十分な電流振幅を有する。代表的な計数が、磁気ビットを切り替えることに応答して記録される。上記のステップが、繰り返され、そして磁気ビットに書き込み及びそれをトグルするために必要とされる電流振幅を決定することが行われる。
2008539534.tif 000002
【特許請求の範囲】
【請求項１】
磁気ビットを試験する方法であって、
第１、第２及び第３のフィールド・パルスを前記磁気ビットに与えるステップであって、前記第１及び第２のフィールド・パルスは第１の大きさの実質的に類似のフィールドを有し、前記第３のフィールド・パルスは前記第１の大きさとは異なる第２の大きさの高いフィールドである、前記与えるステップと、
前記磁気ビットが前記第１、第２及び第３のフィールド・パルスのうちの１又はそれより多いフィールド・パルスに応答して切り替わったかどうかを決定するステップと
を備える方法。
【請求項２】
前記第１、第２及び第３のフィールド・パルスを与える前記ステップが、第１、第２及び第３のフィールド・パルスのＮ個の連続した３連パルス列（ここで、Ｎは、１又はそれより多い数に等しい整数である。）を与えるステップを備える請求項１記載の方法。
【請求項３】
前記第１及び第２のフィールド・パルスの前記第１の大きさは、前記磁気ビットが対応の３連パルス列の第１、第２及び第３のフィールド・パルスのそれぞれに応答して少なくとも切り替わってしまうまで、第１、第２及び第３のフィールド・パルスの連続したそれぞれのパルス列について増分的量で同様に増大される請求項２記載の方法。
【請求項４】
Ｎが実質的に１より大きく、
前記方法が更に、フィールド・パルスのそれぞれのパルス列について前記磁気ビットの切り替え数の表示を計数するステップを備える
請求項２記載の方法。
【請求項５】
前記第３のフィールド・パルスが、前記第１及び第２のフィールド・パルスの極性と反対であり、
前記第３のフィールド・パルスが、前記第１及び第２のフィールド・パルスの前に生じる
請求項１記載の方法。
【請求項６】
前記第２の大きさが、前記磁気ビットを好ましい方向に設定するのに十分である請求項１記載の方法。
【請求項７】
前記決定するステップが、磁気光学式磁気計を用いて、前記磁気ビットが切り替わったかどうかを決定するステップを備える請求項１記載の方法。
【請求項８】
前記磁気ビットを好ましい方向に設定するのに十分な大きさであり且つ前記第３のフィールド・パルスの極性と反対である第４のフィールド・パルスを前記第３のフィールド・パルスの前に与えるステップを更に備える請求項７記載の方法。
【請求項９】
磁気抵抗トンネル接合ビットを試験する方法であって、
第１、第２及び第３のパルスの列を前記磁気抵抗トンネル接合ビットに与えるステップであって、前記第１及び第２のパルスが実質的に類似の第１の電流振幅を有し、前記第３のパルスが前記磁気抵抗トンネル接合ビットをトグルするのに十分な第２の電流振幅を有する、前記与えるステップと、
前記パルスの列に応答して、前記磁気抵抗トンネル接合ビットのスイッチの数の表示を計数するステップと
を備える方法。
【請求項１０】
前記第１、第２及び第３の列を前記磁気抵抗トンネル接合ビットに与えることを複数回繰り返すステップであって、前記第１及び第２のパルスは、（ｉ）前記第１のパルスが前記磁気抵抗トンネル接合ビットをトグルすること、及び（ｉｉ）前記第１及び第２のパルスが前記磁気抵抗トンネル接合ビットをトグルすることのうちの一方又は両方が行われるまで、各連続したパルス列について増大する電流振幅を増分的に有する、前記繰り返すステップを更に備える請求項９記載の方法。
【請求項１１】
前記計数することに応答して、前記磁気抵抗トンネル接合ビットに直接書き込む又はそれをトグルすることを可能にすることが必要とされる１又はそれより多い対応の電流振幅を決定するステップを更に備える請求項１０記載の方法。
【請求項１２】
アレイの１又はそれより多い磁気ビットを試験する方法であって、
第１、第２及び第３のパルスを前記磁気ビットのうちの１つに与えるステップであって、前記第１及び第２のパルスが第１の大きさの実質的に類似のフィールドで始まり、前記第３のパルスが前記第１の大きさとは異なる第２の大きさの高いフィールドである、前記与えるステップと、
前記磁気ビットが前記第１、第２及び第３のパルスのうちの１つ又はそれより多いパルスに応答して切り替わったかどうかを決定するステップと
を備える方法。
【請求項１３】
第１、第２及び第３のパルスを与える前記ステップが、第１、第２及び第３のパルスのＮ個の連続した列（但し、Ｎは１又はそれより多い数に等しい整数である。）を与えるステップを備える請求項１２記載の方法。
【請求項１４】
前記アレイの第２の磁気ビットに対して前記与えるステップ及び前記決定するステップを繰り返すステップを更に備える請求項１２記載の方法。
【請求項１５】
前記第１及び第２のパルスの前記第１の大きさは、前記磁気ビットが対応する列の第１、第２及び第３のパルスのそれぞれに応答して少なくとも切り替わってしまうまで前記磁気ビットに対する第１、第２及び第３のパルスの各連続した列について増分的量で同様に増大される請求項１３記載の方法。
【請求項１６】
Ｎが、実質的に１より大きく、
前記方法が更に、前記磁気ビットのスイッチの数の表示を各パルス列でもって計数するステップを更に備える請求項１３記載の方法。
【請求項１７】
前記第３のパルスは、前記第１及び第２のパルスに対して極性が反対であり、
前記第３のパルスは、前記第１及び第２のパルスの前に生じる
請求項１６記載の方法。
【請求項１８】
前記第２の大きさは、前記ビットを好適な方向に設定されるのに十分である請求項１６記載の方法。
【請求項１９】
前記決定するステップが、磁気光学式磁気計を用いて、前記磁気ビットが切り替わったかどうかを決定するステップを備える請求項１２記載の方法。
【請求項２０】
前記磁気ビットを好適な方向に設定するのに十分であり且つ前記第３のパルスに対して極性が反対である第４のパルスを前記第３のパルスの前に与えるステップを更に備える請求項１９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体集積回路の試験に関し、より詳細には磁気抵抗ランダム・アクセス・メモリを試験することに関する。
【背景技術】
【０００２】
メモリは、半導体集積回路の最大市場のうちの１つを構成する。一般的に、メモリは、必要とされるとき出力されることができる情報又はデータを保持する記憶装置である。メモリ・デバイスは、多くの場合、高速メモリ、高密度メモリ、又は不揮発性メモリのような名前により特徴付けされている。高速メモリは、その名前が意味するように、データ転送速度が重要である状況で有効である極めて高速の読み出し／書き込み時間を有するデバイスである。高密度メモリは、大きい記憶能力のため相当なメモリ・サイズを有する。最も一般的な高密度固体メモリは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。不揮発性メモリは、電力が取り去られたときでも情報を保持するメモリであり、それにより恒久的記憶媒体である。一般的な不揮発性メモリは、フラッシュ（ＦＬＡＳＨ）・メモリである。一般的に、理想的なメモリは、上記で言及したタイプの全てのメモリの特徴を有する。
【０００３】
前述したように、最も広く用いられている不揮発性メモリは、フラッシュ・メモリである。フラッシュ・メモリは、フローティング・ゲートの中の電荷蓄積を用いて、情報を保持する。フラッシュ・メモリは、比較的高電圧で動作し、他の高密度集積回路に対する電源電圧を低減する傾向にあることと相容れない。更に、フラッシュ・メモリは、プログラム時間及び消去時間が遅い。書き込むこと、即ち、電荷をフローティング・ゲートの中に蓄積する能力は、応用に応じて超えることができる有限回数に制限される。メモリ故障は、最大書き込み回数を超える場合生じる。現在、フラッシュ・メモリは、それがゲート酸化膜制限に起因してより小さい寸法に連続的にスケーリングされることができないので、高密度の応用に対しては制限される。
【０００４】
別のタイプの不揮発性メモリは、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）である。ＭＲＡＭは、それが高密度メモリであり、スケーラブルであり、低電圧でよく、そして低消費電力で高速読み出し／書き込み時間を有するので、有効なメモリ・タイプである。磁気抵抗メモリ・セルは、磁気トンネル接合（ＭＪＴ）を備え、そして絶縁誘電体により分離された強磁性層を含む。電子は、トンネル障壁として知られている誘電体層解して第１の強磁性層から第２の強磁性層へトンネリングする。強磁性層の中の磁化ベクトルの方向は、トンネリング抵抗値を決定する。磁化方向が平行であるときに、ゼロの論理状態を表し、そのときは、磁気トンネリング接合にとって低いトンネリング抵抗に対応する。逆に、磁化状態が逆平行であるときに、１の論理状態を表し、そのときは、高トンネリング抵抗に対応する。典型的には、第１の磁性層の磁気ベクトルが、固定され、即ち動かないようにされ、一方第２の磁性層の磁気ベクトルが、同じ方向と反対（逆平行）方向との間で切り替わるよう自由である。強磁性材料は、メモリが給電されていないとき磁化ベクトルを保持するので、当該メモリは不揮発性である。論理１又は０として平行状態又は逆平行状態のいずれを選択するかは任意であることに注目されたい。
【０００５】
一般的なＭＲＡＭアーキテクチャにおいては、メモリ・セルのアレイの各メモリ・セルは、導電性ラインの直交アレイの交点に配置される。ビット・ラインは、一般的に、ＭＲＡＭセルのアレイの各列と関連付けられ、そしてディジット・ラインは、当該アレイの中のＭＲＡＭセルの各行と関連付けられる。一般的に、選択されたセルへのプログラミング又は書き込みは、その選択されたセルで交差するディジット・ラインとビット・ラインとに所定の電流を通すことにより達成される。電流は、磁化ベクトルを自由層の中の所望の位置に設定する磁界を生成する。ＲＡＭセルの状態を読み出すことは、磁気トンネリング接合の抵抗値を検出することにより達成される。例えば、ＭＲＡＭセルは、所定の電圧でバイアスされ、ＭＲＡＭセルを通る電流の大きさは、デバイスの抵抗値に対応する。従って、格納された平行又は逆平行磁化ベクトルと直接関係するＭＲＡＭセルの２つの異なる抵抗値は、対応のデジタル論理レベルに変換されることができる。
【０００６】
一般的に、ＭＲＡＭセルは、ＣＭＯＳウェーハ・プロセスで形成される。多くのＭＲＡＭアーキテクチャでは、各メモリ・セルは、直列に結合されたＭＪＴビット及び少なくとも１つのＣＭＯＳトランジスタを備える。開発及び製品製造において、サポートするＣＭＯＳ回路を用いることなしに、メモリ・セルを迅速に特徴付け（ｃｈａｒａｃｔｅｒｉｚｅ）、そして最適化することが出来ることは有利である。これは、目標がメモリと関連しない他の回路ではないＭＲＡＭセル自体の特徴化（ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ）であるとき、特にそうである。ウェーハを最終レベルまで処理するためのコストは、複雑なＣＭＯＳウェーハ・プロセス・フローで用いられる多数のマスク及びウェーハ処理ステップのため高価である。更に、開発段階において、異なった材料又は異なったセル構造は、プロセス全体を用いて処理される場合フロー全体が相当な製造サイクル時間を有するであろうように決まって生成される。長期間、ウェーハ処理中にウェーハ・プローブでＭＲＡＭセルのチップ試験を実行して、完成したＭＲＡＭ回路と関連した完全なＣＭＯＳ回路を必要とすることなしに、その場で処理データを発生する能力を有することは有益である。
【０００７】
従って、磁気抵抗ランダム・アクセス・メモリ・アレイを特徴付ける方法を提供することは望ましい。更に、本発明の他の望ましい特徴及び特性が、添付の図面及びこの「発明の背景」欄の記載と関係した、本発明の以下の詳細な説明、及び添付の特許請求の範囲から明らかになるであろう。
【０００８】
本発明は、以下で、図面と関係して説明され、その図面においては、類似の参照番号は、類似の構成要素を示す。
【発明を実施するための最良の形態】
【０００９】
本発明の以下の詳細な説明は、実際に単なる例示であり、本発明又は本発明の応用及び使用を制限することを意図するものではない。更に、先の［技術背景］の欄で提示したいずれの理論又は本発明の以下の詳細な説明により本発明を制限するものではない。
【００１０】
磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）の典型的なアーキテクチャは、磁気トンネル接合（ＭＪＴ）ビットのアレイ、及びメモリ・アレイから読み出し及びそれに書き込むＣＭＯＳ回路を備える。各ＭＪＴビットは、メモリ・アレイの特定のビット・ライン及びディジット・ラインの一意の交点に配置される。ビット・ライン及びディジット・ラインは、それぞれ、より一般的なメモリ・タイプの列ライン及び行ラインに対応する。ＭＪＴセルのプログラミングは、ＭＪＴセルで交差するビット・ライン及びディジット・ラインに電流パルスを通すことにより達成される。ビット・ライン及びディジット・ラインにおける電流パルスにより発生された磁界は、ＭＪＴセルの自由磁性層に結合され、そしてその中に蓄積された磁気ベクトルをプログラムするのに十分な大きさを有するよう設計されている。電流の大きさは、複数のラインのうちの唯１つのライン（ビット・ライン又はディジット・ライン）上のパルスが選択されたＭＪＴセルをプログラムするための大きさを持たず、またいずれの他のビットがアクティブ状態のビット・ライン又はディジット・ラインに結合されないように選択される。この例示的アーキテクチャにおいては、ディジット・ラインは、ＭＪＴセルに電気的に結合しないが、しかしそのディジット・ラインは、それが電流パルスを通すときそのディジット・ラインが単に磁気的に結合されるように配置される。ビット・ラインおよびディジット・ラインに与えられる電流パルスの極性、又はビット・ラインおよびディジット・ラインの中のパルスの調時されたシーケンスは、磁気ベクトルがＭＪＴセルの自由磁性層の中でプログラムされる方向を決定する。一般的に、トランジスタは、ＭＪＴセルに電気的に結合される。この例示的アーキテクチャにおいては、トランジスタは、Ｎチャネル電界効果トランジスタである。相互接続スタックは、トランジスタをデバイスに接続し、当該デバイスは、ビット・ラインに結合されて、ビットの抵抗を読み取るための電気的経路を生成する。
【００１１】
ＭＪＴセルに格納された論理状態は、ＭＪＴセルの抵抗に対応する。当該抵抗は、固定の磁性層の磁化方向に対する自由磁性層の磁化方向の関数である。ＭＪＴセルは、磁化方向が同じ（即ち、平行）であるとき論理ゼロ状態にある。逆に、ＭＪＴセルは、磁化方向が互いに反対向きである（逆平行である）とき論理１状態にある。一般的に、ＭＪＴセルについて読み出しを実行するため、ＭＪＴセルは、所定の電圧でバイアスされる。バイアス電圧は、ＭＪＴセルの抵抗に対応するＭＪＴセルを通る電流を発生する。次いで、ＭＪＴセルから受け取られた電流は、電圧論理状態に変換される。
【００１２】
開発において、試験チップを迅速に製造して評価する能力を持つことは非常に有利である。特に、メモリ・セル・アレイは、メモリ・セルのサイズを低減しようとする推進力が多くの場合ウェーハ許容度をその限界まで押し進めることをもたらすので、多くの場合多くの製作反復行程を経る。ＭＲＡＭの性質に起因して、個々のビットを完全に処理されたコストのかかるＣＭＯＳウェーハ上に作ることを必要とせずに、個々のビットの磁気及び電気特性を評価することが可能である。従って、ＭＲＡＭの開発において、デバイスに用いられる全ての周辺ＣＭＯＳ回路を含むＭＲＡＭ試験チップを製造するとき、コストは、非常に増大し、そして恐らくより重要となり、時間を浪費することになる。
【００１３】
ＭＪＴセルを迅速に処理して評価して、ウェーハ・プロセス又は磁性材料特性を最適化する能力を与えることは、市場に出すまでの時間を著しく低減することができる。ＭＪＴセルを迅速に試験する能力は、開発環境においてばかりでなく製造環境においても有効である。ウェーハ処理中に、及びウェーハ形状でのウェーハ処理の完了の際に（ダイシングの前）、ＭＪＴセルについて測定することが出来ることが有利である。ウェーハ処理の状態は、それが規格外であることが分かった場合に全ての費用を被ってしまう前に、決定され、そして補正され、又は終了されることができるであろう。
【００１４】
磁気デバイスを特徴付ける重要な局面は、磁気デバイスが完全なメモリ・アレイで経験するであろう条件に類似した高速電流パルスに対する磁気デバイスの応答を測定することである。ＣＭＯＳドライバを有する実際のメモリ・アレイでの典型的な試験シーケンスは、読み出しトランジスタが使用不能にされた状態でビット・ライン及びディジット・ラインを用いて、アレイの中の全てのビットにパルスを与えることを含む。次いで、各ビットは、セルの対応の読み出しトランジスタを使用可能にすることにより読み出され、当該セルが状態を切り替えたかどうかを決定する。個々のセルを読み出すことは、読み出し回路が対応のメモリ・セルに対してローカルであるので、メガヘルツの速度で実行されることができる。フルのＭＲＡＭ回路について高速試験を実行する際には、統計的にかなりの数の切り替え事象が、数千又は数百万のビットをチップ動作速度で切り替え及び読み出すことにより短い時間スパンに実行されることができる。
【００１５】
フルのメモリ・アレイに依拠して高速切り替え統計値を収集することには幾つかの欠点がある。前述したように、完全に処理されたＣＭＯＳウェーハは、高価であり、そしてウェーハ・プロセスに対して相当な時間を要している。完全に処理されたＣＭＯＳウェーハに依拠することは、多くの異なる材料又は変化するプロセス条件を迅速に評価することが必要である場合、コスト及び時間の面で止めるべきである。また、完全なＭＲＡＭアレイは、パルス刺激が評価されることに関連した波形、タイミング、振幅、又は他の重要な変数で制限される。その上、ＣＭＯＳ回路自体は、エラー及び追加の故障モードを導入することができ、メモリ・セル単独の品質を決定することを困難にする。更に、メモリ試験システムは、高価であり、そして維持するのが難しく、そしてそれらは、特化された実験をプログラム又は構成するための特別の知識を必要とする。
【００１６】
僅か数マスキング・ステップでもって処理されたウェーハについて統計的にかなりの高速ＭＪＴ切り替えデータを発生する能力を有することが有利であることは、これらの理由のためである。しかしながら、そのようなウェーハについて使用可能なＣＭＯＳアドレッシングがないので、試験すべき各ビットは、試験装置により接触されることができる電気的接点を有する。例えば、プローブ・ステーションを用いて、ＭＪＴセルの電気的接点を試験装置に結合することができるであろう。試験時間は、所与の試験期間内で所与のビットについて実行される書き込み及び読み出しサイクル数を最大化することにより効率的に利用されるであろう。
【００１７】
図１は、Ｓａｖｔｃｈｅｎｋｏ他に発行された米国特許Ｎｏ．６，５４５，９０６に開示されたようなＭＲＡＭアレイ３であって、本発明に従って特徴付けられることができるＭＲＡＭアレイ３の単純化した断面図である。この例では、唯１つの磁気抵抗メモリ・ビット１０が、示されているが、しかし、ＭＲＡＭアレイ３は、多数のＭＲＡＭビット１０を含み、そして簡単にするため、唯１つのそのようなビットが、書き込み方法を説明するにあたり示されていることを理解されるであろう。トグルする（切り替わる）（ｔｏｇｇｌｅ）いずれのセルも本発明を用いて試験されることができることに注目されたい。
【００１８】
ＭＲＡＭビット１０は、ビット・ライン２０とディジット・ライン３０との間にサンドイッチ状に挟まれている。ビット・ライン２０及びディジット・ライン３０は、導電性材料を含み、それにより電流がそれらの中を通ることができる。この例では、ビット・ライン２０は、ＭＲＡＭビット１０の頂部の上に位置され、そしてディジット・ライン３０は、ＭＲＡＭビット１０の底部上に位置され、そして図２に示されるようにビット・ライン２０に対して９０°の角度に向いている。
【００１９】
ＭＲＡＭビット１０は、第１の磁性領域１５、トンネリング障壁１６、及び第２の磁性領域１７を含み、トンネリング障壁１６は、第１の磁性領域１５と第２の磁性領域１７との間にサンドイッチ状に挟まれている。この例示的実施形態においては、第１の磁性領域１５は、３層構造１８を含み、当該３層構造１８は、２つの強磁性層４５と５５との間にサンドイッチ状に挟まれた反強磁性結合スペーサ層６５を有する。反強磁性結合スペーサ層６５は、厚さ８６を有し、そして強磁性層４５及び５５は、それぞれ、厚さ４１及び５１を有する。更に、第２の磁性領域１７は、３層構造１９を有し、当該３層構造１９は、２つの強磁性層４６と５６との間にサンドイッチ状に挟まれた反強磁性結合スペーサ層６６を有する。反強磁性結合スペーサ層６６は、厚さ８７を有し、そして強磁性層４６及び５６は、それぞれ、厚さ４２及び５２を有する。
【００２０】
一般的に、反強磁性結合スペーサ層６５及び６６は、元素Ｒｕ，Ｏｓ，Ｒｅ，Ｃｒ，Ｒｈ，Ｃｕ、及びそれらの組み合わせのうちの少なくとも１つのものを含む。更に、強磁性層４５，５５，４６及び５６は、元素Ｎｉ，Ｆｅ，Ｍｎ，Ｃｏ、及びこれらの組み合わせのうちの少なくとも１つのものを含む。また、磁性領域１５及び１７は、３層構造以外の合成反強磁性層材料構造を含むことができ、そしてこの実施形態における３層構造の使用は、例示的目的のためのみであることが理解されるであろう。例えば、１つのそのような合成反強磁性（ＳＡＦ）層材料構造は、強磁性層／反強磁性結合スペーサ層／強磁性層／反強磁性結合スペーサ層／強磁性層構造の５層スタックを含むことができるであろう。
【００２１】
強磁性層４５及び５５のそれぞれは、反強磁性結合スペーサ層６５の結合により通常には逆平行に保持される磁気モーメント・ベクトル５７及び５３を有する。また、第１の磁性領域１５は、結果として生じる磁気モーメント・ベクトル４０を有し、そして第２の磁性領域１７は、結果として生じる磁気モーメント・ベクトル５０を有する。結果として生じる磁気モーメント・ベクトル４０及び５０は、ビット・ライン２０及びディジット・ライン３０から例えば、３０°と６０°の間の或る角度、好ましくは４５°の方向にある異方性磁化容易軸に沿って配向されている。更に、第１の磁性領域１５は、結果として生じる磁気モーメント・ベクトル４０が印加された磁界の存在の中で自由に回転することを意味する自由強磁性領域である。第２の磁性領域１７は、基準層として用いられる中程度の印加された磁界の存在の中で自由に回転しないことを意味する固定された強磁性領域である。
【００２２】
反強磁性結合スペーサ層が３層構造１８及び１９のそれぞれの中の２つの強磁性層間に示されているが、その強磁性層が、静磁界又は他の機構のような他の手段を介して反強磁性結合されることができるであろうことが理解されるであろう。例えば、セルのアスペクト比が５又はそれ以下に低減されるとき、強磁性層は、静磁束クロージャ（ｍａｇｎｅｔｏｓｔａｔｉｃ  ｆｌｕｘ  ｃｌｏｓｕｒｅ）から逆平行に結合される。
【００２３】
ＭＲＡＭビット１０は、非円形のプランに対して長さ／幅比が１から５の範囲にある３層構造１８を有する。ＭＲＡＭビット１０が、正方形、楕円形、長方形、又はダイヤモンド形状のような様々な形状を有することができることが理解されるであろうが、しかし図２においては、簡単にするため円形であるように示されている。
【００２４】
更に、ＭＲＡＭアレイ３の製造中に、後続の各層（即ち、３０，５６，６６，４６，１６，５５，６５等）は、順々に被着又はさもなければ形成され、そして各ＭＲＡＭビット１０は、半導体産業で既知であるいずれの技術で選択的被着、フォトリソグラフィー処理、エッチング等により形成され得る。少なくとも強磁性層４５及び５５の被着中に、磁界は、この対に対して好適な磁化容易軸（誘発された異方性）を設定するよう与えられる。この与えられた磁界は、磁気モーメント・ベクトル５３及び５７に対して好適な異方性軸を生成する。好適な軸は、やがて説明されるであろうように、ビット・ライン２０とディジット・ライン３０との間に対して約３０°と６０°の間であり、より好ましくは４５°の角度であるよう選定される。
【００２５】
ここで図２を参照すると、図２は、本発明に従ったＭＲＡＭアレイ３の単純化された平面図を示す。ＭＲＡＭビット１０の説明を簡単にするため、全ての方向は、図示のようなＸ及びＹ座標系１００及び時計回転方向９４及び反時計回転方向９６を基準にして説明されるであろう。更に説明を簡単にするため、Ｎが２に等しいようにし、それによりＭＲＡＭビット１０が磁気モーメント・ベクトル５３及び５７並びに結果として生じる磁気モーメント・ベクトル４０を有する領域１５の中に１つの３層構造を含むと再度仮定する。また、領域１５の磁気モーメント・ベクトル（複数）が切り替えられるので、それらのみが示されている。
【００２６】
書き込み方法が働く仕方を説明するため、一例として、磁気モーメント・ベクトル５３及び５７の異方性軸が、−Ｘ方向及び−Ｙ方向に対して４５°の角度に、また＋Ｘ方向及び＋Ｙ方向に対して４５°の角度に向いていると仮定する。一例として、図２は、磁気モーメント・ベクトル５３が−Ｘ方向及び−Ｙ方向に対して４５°の角度に向いていることを示す。磁気モーメント・ベクトル５７が一般的に磁気モーメント・ベクトル５３に対して逆平行に配向されているので、それは、＋Ｘ方向及び＋Ｙ方向に対して４５°の角度に向いている。この初期の向きを用いて、前に説明したように、書き込み方法の例を示す。
【００２７】
例示的実施形態において、ビット電流６０は、＋Ｘ方向に流れる場合正であると定義し、そしてディジット電流７０は、＋Ｙ方向に流れる場合正であると定義する。ビット・ライン２０及びディジット・ライン３０の目的は、磁界をＭＲＡＭビット１０内に生成することである。正のビット電流６０は、周辺ビット磁界ＨＷ８０を誘発し、そして正のディジット電流７０は、周辺ディジット磁界ＨＤ９０を誘発する。ビット・ライン２０はＭＲＡＭビット１０の上にあるので、その構成要素の平面において、ＨＷ８０は、ＭＲＡＭビット１０に対して、正のビット電流６０に関して＋Ｙ方向に印加される。同様に、ディジット・ライン３０はＭＲＡＭビット１０の下にあるので、その構成要素の平面において、ＨＤ９０は、ＭＲＡＭビット１０に対して、正のディジット電流７０に関して＋Ｘ方向に印加される。正及び負の電流の流れについての定義は、任意であり、そしてここでは例示の目的のため定義されていることが理解されるであろう。電流の流れを逆にする効果は、ＭＲＡＭビット１０内に誘発される磁界の方向を変えることである。電流により誘発された磁界の挙動は、当業者には周知であり、ここでは更に詳しくは説明しない。
【００２８】
ここで図３を参照すると、図３は、ＳＡＦ３層構造のシミュレートされた切り替え挙動を示す。シミュレーションは、固有の異方性を有するほぼ同じモーメント（ほぼ均衡したＳＡＦ）を有し且つ反強磁性的に結合される２つの単一領域磁性層を備え、その磁化動力学は、ランダウ−リフシッツ方程式（Ｌａｕｄａｕ−Ｌｉｆｓｈｉｔｚ  ｅｑｕａｔｉｏｎ）により説明される。Ｘ軸は、ビット・ライン磁界の振幅（単位エルステッド）であり、そしてＹ軸は、ディジット・ライン磁界の振幅（単位エルステッド）である。磁界は、図４に示されるようにパルス・シーケンス１００で印加され、そこにおいて、パルス・シーケンス１００は、ビット電流６０及びディジット電流７０を時間の関数として含む。
【００２９】
３つの動作領域が、図３に示されている。領域９２では、切り替えがない。領域９５でのＭＲＡＭ動作については、直接の書き込み方法が実施される。直接の書き込み方法を用いるとき、書き込まれているＭＲＡＭの状態が格納されている状態と異なる場合ＭＲＡＭの状態を単に切り替えるだけなので、ＭＲＡＭデバイスの初期状態を決定することが必要でない。書き込まれた状態の選択は、ビット・ライン２０とディジット・ライン３０の両方の電流の方向により決定される。例えば、「１」が書き込まれることが希望される場合、両方のラインの電流の方向は、正である。「１」が既に素子に格納されており、そして「１」が書き込まれる場合、ＭＲＡＭデバイスの最終状態は、「１」であり続けるであろう。更に、「０」が格納されており、そして「１」が正の電流で書き込まれる場合、ＭＲＡＭビットの最終状態は、「１」であろう。ビット・ライン及びディジット・ラインの両方に負の電流を用いることにより「０」を書き込むとき、同様の結果が得られる。従って、どちらの状態も、電流パルスの適切な極性を用いて、その初期状態に関係なく、希望される「１」又は「０」へプログラムされることができる。この開示全体にわたり、領域９５での動作は、「直接書き込みモード」と定義されるであろう。
【００３０】
領域９７でのＭＲＡＭ動作について、トグル書き込み方法が実施される。トグル書き込み方法を用いるとき、同じ極性の電流パルスがビット・ライン２０及びディジット・ライン３０の両方に対して選定される限り電流の方向に関係なくそのＭＲＡＭビットが書き込まれるたびにＭＲＡＭビットの状態が切り替えられるので、ＭＲＡＭビットの初期状態を書き込み前に決定する必要がある。例えば、「１」が最初に格納されている場合、ＭＲＡＭデバイスの状態は、１つの正の電流パルス・シーケンスをビット・ライン及びディジット・ラインに流した後で「０」に切り替えられるであろう。正の電流パルス・シーケンスを格納された「０」状態に対して繰り返すことにより、その状態は「１」に戻される。従って、メモリ素子を所望の状態に書き込むことができるため、ＭＲＡＭビット１０の初期状態は、最初に読み出され、そして書き込まれるべき状態と比較されねばならない。読み出し及び比較は、情報を格納するバッファ及びメモリ状態を比較する比較器を含む追加の論理回路を必要とする。次いで、ＭＲＡＭビット１０は、格納されている状態と書き込まれるべき状態とが異なる場合のみ書き込まれる。この方法の１つの利点は、異なっているビットのみが切り替えられるので、消費される電力が低減されることである。トグル書き込み方法を用いる追加の利点は、単極性の電圧しか必要でなく、従ってＭＲＡＭデバイスを駆動するために一層小さいＮチャネル・トランジスタを用いることができることである。この開示全体にわたり、領域９７での動作は、「トグル書き込みモード」と定義されるであろう。両方の書き込み方法は、磁気モーメント・ベクトル５３及び５７が前述したように２つの好適な方向のうちの１つの方向に向けられることができるように、電流をビット・ライン２０及びディジット・ライン３０に供給することを含む。
【００３１】
図５は、本発明の例示的実施形態に従った試験装置１０２の概略図である。試験装置１０２は、磁気トンネル接合（ＭＪＴ）ビット１０４に結合する３つの端子を有する。一実施形態において、試験装置１０２は、プローブ・ステーションに結合又はそれと統合化される。プローブ・ステーションは、デバイスの迅速な試験を可能にする半導体ウェーハ上の磁気トンネル接合に接触する少なくとも３つのプローブを有する。従って、磁気トンネル接合の試験は、製造中に又はウェーハ・プローブで実行されることができる。これは、ウェーハ・プロセスの状態をモニタリングするのに非常に有効である。試験装置１０２は、ＭＪＴビット１０４にパルスを与えて、磁気ベクトルをいずれかの方向に設定する。試験装置１０２はまた、ＤＣ電圧バイアスをＭＪＴビット１０４の両端間に与えて、デバイスの抵抗値に対応する電流を発生する。次いで、検知された電流の大きさが、論理レベルに変換される。更に、ＭＪＴビット１０４は、セルの試験条件を変えることにより特徴付けられることができる。試験装置１０２は、ＭＪＴビット１０４の異なる端子で生じる状態をモニタリングするための設備を含む。
【００３２】
図６は、本発明の好適な実施形態に従った試験装置５００である。試験装置５００は、ソース（源）測定ユニット５０２（ＳＭＵ）、第１のパルス発生器ユニット（ＰＧＵ）５０４、第２のパルス発生器ユニット（ＰＧＵ）５０６、電流プリアンプ５０８、第１のトランスフォーマ５１０、及び第２のトランスフォーマ５１２を含む。試験中のデバイス又はＭＪＴセル５１４は、第１の端子５１６、第２の端子５１８、及び第３の端子５２０を有する。第１の端子５１６は、ＭＪＴセル５１４の第１の磁性層に結合される。第３の端子５２０は、ＭＪＴセル５１４の第２の磁性層に結合される。第２の端子５１８は、ＭＪＴセル５１４に近接している相互接続部である。第２の端子５１８は、ＭＪＴセル５１４に電気的に結合されていないが、ＭＪＴセル５１４の自由磁性層に結合する電流パルスを導通するとき磁界を発生する。
【００３３】
第１のトランスフォーマ５１０は、第１のパルス発生器ユニット５０４に結合された第１の入力と、接地に結合された第２の入力と、ノード５２２に結合された第１の出力と、ＭＪＴセル５１４の端子５１６に結合された第２の出力とを有する。第１及び第２の入力は、トランスフォーマ５１０の１次巻線に対応する。第１及び第２の出力は、トランスフォーマ５１０の２次巻線に対応する。第２のパルス発生器ユニット５０６は、ＭＪＴセル５１４の端子５１８に結合された出力を有する。電流プリアンプ５０８は、ＭＪＴセル５１４の端子５２０に結合された入力を有する。第２のトランスフォーマ５１２は、ノード５２２に結合された第１の入力と、ＭＪＴセル５１４の端子５１６に結合された第２の入力と、第１の出力と、接地に結合された第２出力とを有する。試験装置５００の一実施形態においては、トランスフォーマ５１２の第１の出力は、試験をモニタリングするためのオシロスコープ５２４に結合する。トランスフォーマ５１２の第１及び第２の入力は、トランスフォーマ５１２の１次巻線に対応する。トランスフォーマ５１２の第１及び第２の出力は、トランスフォーマ５１２の２次巻線に対応する。
【００３４】
ソース測定ユニット５０２は、第１及び第２のトランスフォーマ５１０及び５１２の１次巻線及び２次巻線を介してそれぞれ端子５１６に結合する。ＤＣ電流経路は、次のデバイス、即ち、ソース測定ユニット５０２、トランスフォーマ５１０の２次巻線、トランスフォーマ５１２の１次巻線、ＭＪＴセル５１４、及び電流プリアンプ５０８を通るよう形成される。ソース測定ユニット５０２は、ＤＣバイアス電圧をＭＪＴセル５１４に与える。トランスフォーマ５１０及び５１２のそれぞれの２次巻線及び１次巻線は、ソース測定ユニット５０２の出力を端子５１６に結合するワイヤ又はワイヤード接続部材である。電流プリアンプ５０８は、ＤＣ電流経路に対する仮想接地として作用する。従って、ソース測定ユニット５０２により与えられるＤＣバイアス電圧は、ＭＪＴセル５１４に両端間にかかっている。ソース測定ユニット５０２によりＭＪＴセル５１４の両端間に与えられるそのＤＣバイアス電圧は、いずれの格納された論理レベルに対して、そして様々な試験動作の下でほぼ一定である。
【００３５】
試験装置５００の一実施形態においては、ＭＪＴセル５１４の両端間にかかるＤＣバイアス電圧は、読み出し及び書き込みの両方の動作中絶えず与えられている。ＭＪＴセル５１４の両端間にかかるＤＣバイアス電圧は、磁気トンネル接合を備える感応材料層が試験中に損なわれないような動作を可能にする電圧レベルに保たれる。例えば、ＤＣバイアス電圧は、典型的には、デバイスの破壊が生じる電圧より実質的に小さい電圧に保たれる。従って、ＭＪＴセル５１４が２ボルトより大きい電圧で損傷を被る場合、ＭＪＴセル５１４は、構造の安全な動作を保証するため、１ボルトより小さいバイアス電圧で、そして好ましくはほぼ０．５ボルトで動作されるであろう。
【００３６】
電流プリアンプ５０８は、ＭＪＴセル５１４に格納された論理レベルに対応する電流を受け取り、当該電流を検出可能な信号に変換する。一般的に、電流プリアンプ５０８は、マイクロアンペア範囲の電流を数百ミリボルトのオーダの電圧信号に変換する。電流プリアンプ５０８を用いる主要な利点は、それが試験装置５００の動作速度を増大させることである。代替実施形態において、ビット抵抗の変化は、ＳＭＵ５０２が定電流モードである場合端子５１６における当該ビットにかかっている電圧の変化を検知することにより検出されるであろう。電圧変化が生じる時間は、システムのＲＣ時定数により制限される。ここで、Ｒは、当該ビットの抵抗であり、そしてＣは、相互接続部及びケーブル配線部のキャパシタンスである。例えば、２μｓの時定数は、２０ｋΩの抵抗と、同軸ケーブルの長さに起因した１００ｐＦのキャパシタンスで生じる。最大動作周波数は、５０ｋＨｚ又はそれ以下の周波数を生じる３つの時定数（６μｓ）を用いて近似される。ＳＭＵ５０２を一定電圧で動作させることにより、電流プリアンプ５０８は、システムのＲＣ時定数が当該電流プリアンプ５０８の利得抵抗Ｒと当該電流プリアンプ５０８のキャパシタンスＣにより設定されるモードで用いられる。典型的な読み出し検出周波数は、ほぼ１０μＡ／Ｖのプリアンプ利得を用いると２５０ｋＨｚから５００ｋＨｚの範囲にある。電流プリアンプ５０８を定電流モードで動作させることは、容量性充電に起因して読み出し動作の速さを非常に遅くするであろう。一般的に、電流プリアンプ５０８は、マイクロアンペア範囲の電流を数百ミリボルトのオーダの電圧信号に変換する。
【００３７】
試験装置５００の一実施形態において、カウンタ５２６の入力は、電流プリアンプ５０８の出力に結合される。カウンタ５２６のトリガ・レベルは、ＭＪＴセル５１４の２つの異なる論理レベル（低及び高の抵抗状態）に対応する電流プリアンプ５０８の２つの電圧出力間の中点に設定される。カウンタ５２６の計数は、電流プリアンプ５０８の出力がトリガ・レベルを通って遷移するとき増分される。
【００３８】
ＤＣバイアス電圧をＭＪＴセル５１４に与える回路の性能は更に、第１のインダクタ５２８、第２のインダクタ５３８及びキャパシタ５３２により増強される。一般的に、インダクタは、ＤＣで短絡回路であり、そして高い周波数で開回路である。第１のインダクタ５２８は、ソース測定ユニット５０２の出力に結合された第１の端子と、ノード５２２に結合された第２の端子とを有する。第１のインダクタ５２８は、ＭＪＴセル５１４に与えられるプログラミング・パルスがソース測定ユニット５０２に入る又は影響を与えることを防止する。第１のインダクタ５２８はまた、静電気放電（ＥＳＤ）が試験装置５００からＭＪＴセル５１４に結合されることを防止する。キャパシタ５３２は、ソース測定ユニット５０２の出力に結合された第１の端子と、接地に結合された第２の端子とを有する。キャパシタ５３２は、高周波数信号に対して短絡回路である。キャパシタ５３２は更に、試験中ＭＪＴセル５１４における変化により発生される外乱からソース測定ユニット５０２を隔離する。第２のインダクタ５３８は、端子５２０に結合された第１の端子と、電流プリアンプ５０８の入力に結合された第２の端子とを有する。第２のインダクタ５３８は、電流パルスが端子５１６及びそれに続くＭＪＴセル５１４を通るとき発生されるスプリアス電流変化を最小にする。第２のインダクタ５３８はまた、静電気放電が試験装置５００からＭＪＴセル５１４へ結合されることを防止する。
【００３９】
第１及び第２のパルス発生器ユニット５０４及び５０６は、ＭＪＴセル５１４にパルスを与えて、磁気ベクトルをデバイスの自由磁性層の中に設定する。特に、ＭＪＴセル５１４にパルスを与えることは、デバイスにかかる損傷電圧を生成しないように行われる。また、ＭＪＴセル５１４にパルスを与える方法は、ＭＪＴセルを絶えずＤＣバイアスすることを可能にする。一般的に、電流パルスは、デバイスの自由磁性層に結合される磁界を発生するＭＪＴセル５１４の端子５１６及び５１８に与えられる。電流パルスにより発生された組み合わされた磁界は、自由磁性層の磁気ベクトルを設定するのに十分な大きさを有する。
【００４０】
前述したように、ＭＪＴセル５１４は、ソース測定ユニット５０２により与えられるＤＣバイアス電圧をそれ自身の両端間に有する。ＤＣバイアス電圧は、試験装置５００の読み出し及び書き込み動作の両方の動作中に実質的に一定のままである。一般的に、トランスフォーマの１つのコイルからトランスフォーマの他のコイルまでのＤＣ電気抵抗は、電気的開回路として扱われる。従って、ＤＣバイアス電圧は、トランスフォーマ５１２の１次巻線に結合されたトランスフォーマ５１０の２次巻線を介した読み出し及び書き込み動作の両方の動作中にＭＪＴセル５１４に絶えず与えられることができる。それは、トランスフォーマ５１０及び５１２がＤＣバイアス電圧をＰＧＵ５０４の出力及びオシロスコープ５２４から隔離するからである。ＤＣバイアス電圧は、ＰＧＵ５０４から隔離されて、ＰＧＵ５０４の動作との干渉を防止する。同様に、その隔離は、ＰＧＵ５０４の出力抵抗値がＭＪＴセル５１４と抵抗値と組み合って読み出されることにより格納された論理レベルの読み出しに影響を与えることを防止する。
【００４１】
トランスフォーマの１つのコイルからトランスフォーマの他のコイルまでのＡＣ電気抵抗は、電気的短絡回路として扱われる。導電ループは、トランスフォーマ５１２の１次巻線に結合されたトランスフォーマ５１０の２次巻線を備える。トランスフォーマ５１０及び５１２により形成された導電ループは、パルス発生器ユニット５０４からの出力がＭＪＴセル５１４の端子５１６を通ることを可能にする完全な低抵抗回路経路である。端子５１６を導通する電流パルスは、ＭＪＴセル５１４の自由磁性層へ結合する磁界を発生する。電流パルスにより見られるＭＪＴセル５１４に平行な実効抵抗は、低い又は無視し得る抵抗である導電ループの抵抗である。従って、電流パルスの少ししか無い、又は全く無い電流は、ＭＪＴセル５１４を通るよう導通され、そしてデバイスの両端間にかかる電圧は、変わらない。従って、大きい電流パルスが、デバイスの感応層に損傷を与えるおそれ無しにＭＪＴセル５１４に与えられることができる。６ボルトより高い電圧パルスが、この試験構成を用いて試験中にＭＪＴセルを損傷させることなしに印加された。試験されているＭＪＴセルの破壊電圧は、２ボルトであった。
【００４２】
トランスフォーマ５１０の２次巻線により与えられる電流パルスは、端子５１６及びトランスフォーマ５１２の１次巻線を介して結合する。トランスフォーマ５１２の１次巻線は、電流パルスをモニタリングするため用いられるトランスフォーマ５１２の２次巻線に磁気結合される。試験装置５００の一実施形態において、トランスフォーマ５１２の第１及び第２の出力は、２次巻線に対応し、そしてそれぞれ、オシロスコープ５２４の第１の入力及び接地に結合される。従って、パルス発生器ユニット５０４からのパルスは、ＭＪＴセル５１４への直接的な電気接続なしにオシロスコープ５２４によりモニタリングされることができる。
【００４３】
トランスフォーマ５１０及び５１２は、デバイスをプログラミングするため電流パルスを与えながら、同時にＤＣバイアスをＭＪＴセル５１４に印加することを可能にする。前述したように、それは、磁気トンネル接合の敏感な構造を損傷させることなしに達成されることができる。電流パルスは、ＭＪＴセル５１４を特徴付けるとき大きいデータ・サンプルを取るため必要とされる速い読み出し及び書き込み時間と関連する非常な高速で与えられる。前述したように、読み出し速度は、電流プリアンプ５０８の使用により非常に増大される。書き込みに用いられる電流パルスの速度は、用いられるトランスフォーマと関連する。例えば、トランスフォーマは、典型的には、特定の周波数帯域内で動作するよう最適化される。試験装置５００の一実施形態において、１０ｋＨｚから４００ＭＨｚまでの帯域通過範囲を有するトランスフォーマは、５００ｋＨｚを超える速度でＭＪＴセル５１４を試験するためのメモリの正常動作速度に対応するナノ秒の持続時間の電流パルスを結合するため用いられる。
【００４４】
従来技術の試験は、デバイスをプログラミングするためのパルスを与える前にＭＪＴセル５１４へのＤＣバイアスを取り除くべきであることを要求するであろう。従来技術の試験構成においてＤＣバイアスを取り除くことが、ＤＣバイアスとパルス発生器ユニットとの間の相互作用を防止した。また、従来技術の構成では、デバイスの破壊限界を超えることができるであろう電圧が加わったので、ＤＣバイアス及びパルスが問題となった。更に、従来技術において行われたようにＤＣバイアスをオン及びオフに切り替えることにより、遅延又は整定時間が導入されて、試験の速さを遅くし、又は間違った測定の危険を増大させる試験のセットアップを安定化させる。全てのこれらの制限は、試験装置５００により回避される。
【００４５】
典型的には、実際のメモリ・アレイにおいて見られるであろうように２つのプログラミング・ラインにより発生されるパルスを用いてＭＪＴセル５１４を試験することは有用である。パルス発生器ユニット５０６は、パルスをパルス発生器ユニット５０４と一緒に同時に与える。パルス発生器ユニット５０６がトランスフォーマを介してＭＪＴセル５１４に結合されないことに注目されたい。ＭＪＴセル５１４の端子５１８は、デバイスに電気的に結合されない。従って、パルス発生器ユニット５０６により与えられるパルスは、ＭＪＴセル５１４を損傷させることができなく、そしてトランスフォーマの使用が、必要でない。オシロスコープ５２４は、パルス発生器ユニット５０６の出力に結合された第２の入力と、電流プリアンプ５０８の出力に結合された第３の出力とを有する。オシロスコープ５２４、又は等価のモニタリング装置は、試験中にデバイスに対する入力刺激、試験中にデバイスに格納された論理状態、及び試験中のデバイスのプログラミングを追跡し／データ・ロギングするのに有効である。オシロスコープ５２４がデバイスを試験することを劣化させるようには、ＭＪＴセル５１４に結合しないことに注目されるべきである。
【００４６】
図６を参照すると、試験装置は、高速試験の前に初期化又は較正される。ＭＪＴセル５１４は、外部磁界を用いて、又は大きい電流パルスを電流搬送ラインに印加することにより低抵抗状態と高抵抗状態との間で切り替えられる。この予備試験をする１つの理由は、デバイスが情報をいずれかの論理状態で格納することができることを保証するためと、試験装置をセットアップするためである。次いで、電流プリアンプ５０８は、オフセット調整され、それにより電流プリアンプ５０８の出力は、ＭＪＴセル５１４が高抵抗状態（低センス電流）にあるとき０ボルトである。次いで、電流プリアンプ５０８は、ＭＪＴセルが低抵抗状態（高センス電流）にあるとき０ボルトより大きい電圧の大きさを出力する。次いで、カウンタ５２６のトリガ・レベルは、ＭＪＴセル５１４の高抵抗状態と低抵抗状態に対する電流プリアンプ５０８の２つの出力電圧間の中点に設定される。次いで、ライン抵抗値は、既知の振幅の一連のパルスをＭＪＴセル５１４への各電流搬送ラインに印加し、そしてオシロスコープ５２４についてその結果を読み出すことにより較正される。試験装置５００の一実施形態において、最大動作速度は、電流プリアンプ５０８により決定される。特に、ＭＪＴセル５１４の書き込み又はリセット間に十分な遅延があって、電流プリアンプ５０８の出力が正しい論理レベルまでスウィング（ｓｗｉｎｇ）及びそれに決めるのを可能にし、それによりカウンタ５２６がエラー無しに正確にトリガされなければならない。
【００４７】
図７を参照すると、図１のセル３のための書き込み電流が、当該セルの状態を変えようとする反復的試み中に増大されるので、「０」状態は、ビット内の非対称性に起因して「１」状態とは異なる電流でプログラムし得る。ＭＪＴセル５１４を切り替えるときの能動的構成要素は、３層１８から成る磁気領域１５である。この領域１５はまた、磁気ビットと呼ばれる。当該ビットの低い方への遷移は、直接書き込み遷移６０２と呼ばれ、一方上側への遷移６０４は、トグル遷移と呼ばれる。これらの２つの切り替え遷移６０６間の差は、直接書き込み幅と呼ばれる。電力を最小にし、且つ切り替えの信頼性を最大にするため、直接書き込み幅は、最小に保たれる。大きい直接書き込み幅はまた、欠陥のビットを表すかも知れない。
【００４８】
本発明の好適な実施形態に従って、図８は、図６の試験装置５００を用いて、図１のセル３の高速試験に用いられる３連パルスのシーケンス又は列のグラフである。この３連パルス技術は、直接書き込み及びトグル遷移の両方を含むトグルＭＲＡＭセルの高速切り替え特性を特徴付けるための方法を提供する。この技術は図１に示される実施形態ばかりでなくいずれのトグル・セルについても用いられ得る。多数の３連パルス、例えば、１０００個の３連パルス列が、試験中に印加される。各３連パルス列の最初の２つのパルスは、実質的に等しい振幅である一方、３番目のパルスは、高フィールド・パルス（即ち、ビットをトグルする程十分に大きい振幅）である。好適な実施形態において、３つの全てのパルスの極性は、同じである。しかしながら、当該技術はまた、第３のパルスの極性が最初の２つのパルスの極性と反対である場合もうまくいくであろう。一般的に、この３連パルス列は、最初の３連パルス列により発生された磁界（ｆｉｅｌｄ）の軸に対して垂直に印加された第２の３連パルスと共に用いられる。この第２の３連パルス列は、通常、ビットをトグルする程十分に高い振幅を有する３つの全てのパルスを有する。
【００４９】
カウンタは、電流プリアンプ５０８の出力電圧が一方の状態から他方の状態へ遷移するとき単一の計数を記録する。大部分のカウンタは、正の傾斜遷移又は負の傾斜遷移を検出することができるが、しかし両方を同時に検出することはできない。従って、一実施形態において、カウンタ２５６により記録された計数の数は、ビット遷移の合計数の半分に等しいであろう。
【００５０】
図９を参照すると、ビットが最初の２つの等振幅パルスの振幅（即ち、パルス電流振幅「低（ＬＯＷ）」により切り替えられることができない場合、カウンタは、第３のよい大きいパルス（それはビットをリセットする。）により引き起こされる切り替えのみを記録するであろう。この場合、カウンタは、１０００個の３連パルス列（即ち、合計３０００個のパルス）を用いた試験シーケンスに対して５００の切り替え計数を記録するであろう。換言すると、１０００個の３連パルス列の中の第３のより大きいパルスから結果として生じるビット遷移の数のみが、１０００である。更に、説明されている実施形態においては、カウンタ２５６により記録された計数の数がビット遷移の合計数の半分に等しいことを思い出されたい。最初の２つのパルスはビットが「直接書き込まれる」ことができるがしかしトグルされることができない大きさの振幅（即ち、パルス電流振幅「中間（ＭＥＤＩＵＭ）」である場合、最初のパルスがビットを切り替え、第２のパルスが何もしないで、そして第３のパルスがビットを直接書き込み状態に戻すよう切り替えるであろう。従って、１０００個の３連パルス列の第１のパルス及び第３のパルスのため生じる２０００個のビット遷移について、１０００の切り替え計数が、記録されるであろう。最初の２パルスがビットをトグルする程十分な大きさの振幅（即ち、パルス電流振幅「高（ＨＩＧＨ）」）である場合、１５００の計数が記録されるであろう。換言すると、１０００個の３連パルス列の中の１番目のパルス、２番目のパルス及び３番目のパルスのため生じる３０００個のビット遷移について、１５００の切り替え計数が、記録されるであろう。
【００５１】
図１０を参照すると、グラフは、ＭＪＴビットに印加される２０ｎｓ（ナノ秒）の持続時間のパルスについての切り替え計数対電流振幅のスイープを表す。特に、グラフは、ＭＪＴビットに印加される０から３０ｍＡの第１及び第２のパルスのパルス電流振幅に対する、連続した１０００個の３連パルス列についての切り替え計数のスイープを表す。直接書き込み及びトグル遷移の両方が、示されている。ビット切り替え遷移は、ビット状態のＤＣ読み出しを実行する必要なしに、又はビットを特定の開始状態に設定する必要なしに、３連パルス列の単一のスイープ（第１及び第２のパルスについて０から３０ｍＡまでのパルス電流振幅範囲にわたる）で完全に特徴付けられることができる。一実施形態において、ＭＪＴセルは、５００ｋＨｚ又はそれより高い速度でパルスを与えられる。電流が０ｍＡよりほんの少し上から最大約１５ｍＡまで増大されるとき、ビットは、第１及び第２のパルスにより書き込まれない（５００の計数は、第３のパルスにより与えられる。）。約１５ｍＡで、計数は、第１及び第３のパルスがビットを書き込んでいることを示す１０００へジャンプする（第１の正のパルスにより与えられる５００の切り替え計数に第３のパルスにより与えられる５００の切り替え計数を加える。）。次いで、約１８ｍＡで、計数は、第１、第２及び第３のパルスがビットをトグルしていることを示す１５００へジャンプする。１５ｍＡ及び１８ｍＡのこれらの読み出しは、試験中の特定のＭＪＴビットが書き込まれる範囲を与える。この３パルス方法は、準静的外部磁界と比較してビットの遙かに高速の特徴付けを可能にし、そして記録されるべき非常に多数の切り替えイベントを可能にし、それによりより良い統計を生成する。５００から１０００へ、次いで１０００から１５００への切り替え計数のこの変化は、試験中にビットの直接書き込みを行う及びビットをトグルするためにそれぞれに必要である対応の電流振幅を示す。
【００５２】
高速電流パルスを用いて、ＭＲＡＭセルの切り替え特性を測定することは、前述したように、ビット並びにディジット・ライン及びビット・ラインへの電気的接触を要求する。そのような単純な電気試験構造は、複数の金属層を要求し、従って製造するためある程度のコストがかかることと或る程度の時間を消費することとを要求する。従って、電気的接触なしでＭＲＡＭセルの切り替え特性を特徴付けることはまた有利である。
【００５３】
大きいアレイの磁気ビットの切り替え特性が、サンプル振動型磁力計、勾配交番型磁力計、又は磁気光学式磁力計のような様々な磁力計を用いることにより、電気的接触なしに測定されることができることは当該技術で周知である。そのような磁力計は、アレイの切り替え特性を同時に測定し、アレイの平均切り替え磁界及び標準偏差のような情報を生成する。電気的接触が必要でないことにより、典型的には、単一のフォト・マスクしか、アレイをパターニングしその特性を測定するために必要とされない。アレイに印加される磁界は、外部電磁石により供給され、それにより磁界の上昇及び降下時間は、比較的ゆっくりである（ｍｓ（ミリ秒）からｓ（秒）のオーダ）。或るケースにおいては、パターニングされていない磁性材料が測定され、それにより、マスキング・ステップが、必要とされない。磁力計を用いて、パターニングされた磁性材料又はパターニングされてない磁性材料の両方の切り替え特性を特徴付けることは、ＭＲＡＭセルを最適化するための最も速いそして安価な方法である。
【００５４】
典型的には、ＭＲＡＭセルがトグル・モードで動作するとき、ＳＡＦ自由層７２０（図１１）の２つの層７２２及び７２４は、モーメントがほぼ等しいが、互いに反対であり、それにより、磁束をサンプルから検出することにより動作する磁力計はいずれの信号も検出することができない。しかしながら、光学式磁力計７３０は、ＳＡＦ７２０の頂部磁性層７２２の磁化を優先的に検出する他にない利点を有する。ＳＡＦ７２０により表される光信号７３２は、金属層７２２、７２４、７２６により指数関数的に減衰され、それにより、より低い層７２４は、殆ど検出されない。
【００５５】
光学式磁力計７３０を用いて、トグル材料の切り替え特性を特徴付ける場合、前述したように個々のビットの電気試験で用いられるパルス・フィールド・シーケンスに類似したパルス・フィールド・シーケンスを用いることは有利である。図１２に示される第１のパルス７５０は、ビットの頂部層７２２が同じ方向に横たわるように殆ど全てのビットを切り替えることを意図した大きい振幅である。第２のパルス７５２は、全てのビットを反対方向に切り替える反対方向の大きい振幅のフィールド・パルスである。これらの２つのパルスは、全てのビットを１つの方向から他方の方向へ切り替える最大信号振幅を与える。最大振幅を知ることは、中間フィールドでの信号変化を較正するために有効である。その上、光学式磁力計７３０は、信号振幅がドリフトしがちで、それにより周波数較正が、定量的結果に対して必要である。２つの大きいパルス（７５０，７５２）の最初のパルス７５０が任意であることに注目されたい。安定で較正された光学式磁力計に関しては、第２のパルス７５２のみが、頂部層を同じ方向に設定するため必要とされるであろう。従って、一実施形態において、第２の大きいパルス７５２は、リセット・パルスとして作用する。
【００５６】
大きいパルス７５０、７５２の後に、等しい振幅の２つのより小さいフィールド・パルス７５４、７５６が、印加され、それらのフィールド・パルス７５４、７５６の極性は、最後の大きいリセット・パルス７５２の極性と反対である。この３つのパルス・シーケンス（負の大きいパルス、正の小さいパルス、正の小さいパルス）は、光学式磁力計７３０のための３連パルスの具体例である。第１の小さい正のパルス７５４は、直接書き込みモード及びトグル・モードを用いて、ビットを切り替えるであろう。直接書き込みモードは、リセット・パルス７５２が反対極性であったので利用可能である。直接書き込みモードにおいては、フィールド振幅は、両極性フィールド・パルスのみがビットを２つの状態間で切り換えるようにであることを思いだされたい。第２の小さいパルス７５６が、このフィールド振幅でトグルすることが可能であるビットを切り替えるのみである。それは、定義により、直接書き込みビットは、第１のパルス７５４の際に切り替わるが、しかし同じ振幅及び極性の後続のパルスの際には切り替わらないであろう。
【００５７】
一般的に、３連パルス・フィールドは、まさに前述した電気的３連パルス方法におけるように、ビット容易軸に対して例えば、４５°で印加される。また、この電気的方法と類似して、測定中に、第２の３連パルス・フィールド列が、印加され、その第２の３連パルス・フィールド列の方向は、最初の３連パルス列の方向に対して垂直の方向であり、そこにおいて、第２の３連パルス列の全パルスの振幅は、ビットをトグルする程十分に高い。
【００５８】
そのような３パルス・フィールド・シーケンスに関する例示的光信号７８０が、図１３に示されている。信号レベル７８２は、フィールド・パルス７５０の後に生じる。信号レベル７８４は、フィールド・パルス７５２の後に生じる。７８２と７８４の信号差は、最大切り替え信号７８６を与える。信号レベル７８８は、フィールド・パルス７６４の後に生じる。信号レベル７８４と信号レベル７８８の信号差７９０は、直接書き込みビットのフラクション（ｆｒａｃｔｉｏｎ）を与える。信号レベル７９２は、フィールド・パルス７６５の後に生じる。信号レベル７８８と信号レベル７９２の信号差７９４は、トグル・ビットのフラクションを与える。最後の２つのフィールド・パルス７５４、７５６の振幅を変えるためのシーケンスを繰り返すことは、直接書き込み及びトグル・モードの切り替え分布を与え、その切り替え分布から、平均切り替えフィールド及び標準偏差が、導出されることができる。
【００５９】
少なくとも１つの例示的実施形態が前述の発明の詳細な説明で提示されたが、多数の変形が存在することが認められるできである。また、これらの例示的実施形態は単なる例示であり、本発明の範囲、適用性又は構成をいずれにしても制限することを意図していないことが認められるできである。むしろ、前述の詳細な説明は、当業者に、本発明の例示的実施形態を実行するための便利なロード・マップを与えるであろうし、様々な変形が、添付の特許請求の範囲に記載された発明の範囲から逸脱することなしに、例示的実施形態における構成要素の機能及び構成に関して行うことができることが理解される筈である。
【図面の簡単な説明】
【００６０】
【図１】図１は、本発明の好適な実施形態に従って特徴付けられるべき磁気トンネル接合ビットの断面図である。
【図２】図２は、ビット・ライン及びディジット・ラインを有する図１の磁気トンネル接合ビットの単純な平面図である。
【図３】図３は、図１の磁気トンネル接合ビットにおいて直接又はトグル書き込みモードを生成する磁界振幅の組み合わせのシミュレーションを示すグラフである。
【図４】図４は、ビット電流及びディジット電流の両方がオンにされたときのビット電流及びディジット電流のタイミング図を示すグラフである。
【図５】図５は、本発明に一実施形態に従った試験装置の単純な図である。
【図６】図６は、本発明の一実施形態に従った試験装置である。
【図７】図７は、「０」状態と「１」状態との間のプログラミング電流の非対称性を示すグラフである。
【図８】図８は、本発明の一実施形態に従った３連パルスを示すグラフである。
【図９】図９は、図８の３連パルスの効果を示すチャートである。
【図１０】図１０は、ビットの切り替え計数に対応し、図６の試験装置により測定された測定値のグラフである。
【図１１】図１１は、ビットの切り替えを達成し、そしてそれを計数することを実行する代替実施形態である。
【図１２】図１２は、図１１の代替実施形態に従って用いられたパルスを示すグラフである。
【図１３】図１３は、光信号を図１２の３連パルス・シーケンスの一例として示すグラフである。
【図１】
2008539534.tif 000003
【図２】
2008539534.tif 000004
【図３】
2008539534.tif 000005
【図４】
2008539534.tif 000006
【図５】
2008539534.tif 000007
【図６】
2008539534.tif 000008
【図７】
2008539534.tif 000009
【図８】
2008539534.tif 000010
【図９】
2008539534.tif 000011
【図１０】
2008539534.tif 000012
【図１１】
2008539534.tif 000013
【図１２】
2008539534.tif 000014
【図１３】
2008539534.tif 000015
【国際調査報告】
2008539534.tif 000016
2008539534.tif 000017