(57)【要約】  本発明の一実施形態は、抵抗器のようなナノワイヤ接合部でもって、ナノワイヤクロスバー(3000)又はハイブリッドナノワイヤ／マイクロスケール信号線クロスバーとして実現されるデマルチプレクサを提供する。一実施形態のデマルチプレクサは、追加の内部アドレス線(3010、3012)を用いて、２ｋ個のナノワイヤアドレスを、より大きな内部ｎビットアドレス空間にマッピングするために、ｋ個のマイクロスケールアドレス線(3003、3004)上に入力される信号を２ｋ個以下のナノワイヤ(3006〜3009)に逆多重化することを提供し、ここでｎ＞ｋである。本発明のデマルチプレクサの第２の実施形態は、２ｋ個の良好に分散したｎビット外部アドレスを用いて、２ｋ個のナノワイヤにアクセスするために、ｎ個のマイクロスケールアドレス線上に入力される信号を２ｋ個のナノワイヤに逆多重化することを提供する。本発明の更なる実施形態は、ナノワイヤアドレスの異なるサイズの内部アドレス空間への種々のマッピングを評価するための方法、又はナノワイヤの異なるサイズの外部アドレス空間へのマッピングを評価するための方法、アドレスマッピング及びデマルチプレクサ設計を評価するための測定基準、並びにデマルチプレクサ設計方法を含む。【選択図】図１
2008539527.tif 000002
【特許請求の範囲】
【請求項１】
ナノスケール相互接続インターフェース（3000）であって、
ｍ個の入力アドレス信号線（3002、3004）と、
前記ｍ個の入力アドレス信号線と相互接続される、ｎ個の内部アドレス信号線（3010、3012）と、
２ｋ個又はそれより少ない数の複数のナノワイヤ（3006〜3009）とを含み、
ｋがｎ未満であり、前記ナノワイヤの数が２ｎ未満であり、前記ナノワイヤのそれぞれが前記ｎ個の内部アドレス信号線によって搬送されるｎビット内部アドレスによりアドレス指定され、前記ナノワイヤのそれぞれが抵抗器のようなナノワイヤ接合部によって、前記ｎ個の内部アドレス信号線のうちの１つ又は複数と相互接続され、前記ナノワイヤのそれぞれがｎビット内部アドレスにマッピングされ、前記ナノワイヤのそれぞれが、ｍビット外部アドレスを前記ｍ個の入力アドレス信号線に入力することによってアクセスされる、ナノスケール相互接続インターフェース（3000）。
【請求項２】
ｍがｎに等しく、特定のナノワイヤ（3006〜3009）にアクセスするために、ｎビット外部アドレス（3002、3004）が入力される、請求項１に記載のナノスケール相互接続インターフェース。
【請求項３】
ｍがｎ未満であり、特定のナノワイヤ（3006〜3009）にアクセスするために、ｍビット外部アドレス（3002、3004）が入力され、前記相互接続インターフェースによってｎビット内部アドレスにマッピングされる、請求項１に記載のナノスケール相互接続インターフェース。
【請求項４】
前記ナノワイヤ（3006〜3009）のそれぞれが、ｋビットナノワイヤ番号に関連付けられ、各ｋビットナノワイヤ番号を異なるｎビット内部アドレスにマッピングするように前記ナノワイヤ接合部が実現されている、請求項１に記載のナノスケール相互接続インターフェース。
【請求項５】
各ｋビットナノワイヤ番号を異なるｎビット内部アドレスにマッピングすることが、選択される数ｎに対して、できる限り大きな、ｎビット内部アドレス間の最小ハミング距離（4202）を与え、
各ｋビットナノワイヤ番号を異なるｎビット内部アドレスにマッピングすることが、できる限り小さな数ｎを更に与え、
各ｋビットナノワイヤ番号を異なるｎビット内部アドレスにマッピングすることが、コードワード間の最小ハミング距離ｄを有する長さｎの２ｋビット列を指定する２値線形コードによって記述される、請求項４に記載のナノスケール相互接続インターフェース。
【請求項６】
ｍ個の入力アドレス信号線（3002、3004）を２ｋ個のナノワイヤ（3006〜3009）に相互接続するための方法であって、
前記ｍ個の入力アドレス信号線をｎ個の内部アドレス信号線（3010、3012）と相互接続し、及び
抵抗器のようなナノワイヤ接合部によって、２ｋ個又はそれより少ない数のナノワイヤのそれぞれを、前記ｎ個の内部アドレス信号線のうちの１つ又は複数と相互接続することを含み、
ｋがｎ未満であり、前記ナノワイヤの数が２ｎ未満であり、前記ナノワイヤのそれぞれが、前記ｎ個の内部アドレス信号線によって搬送されるｎビット内部アドレスによりアドレス指定され、前記ナノワイヤのそれぞれが、ｎビット内部アドレスにマッピングされ、前記ナノワイヤのそれぞれが、ｍビット外部アドレスを前記ｍ個の入力アドレス信号線に入力することによってアクセスされる、ｍ個の入力アドレス信号線（3002、3004）を２ｋ個のナノワイヤ（3006〜3009）に相互接続するための方法。
【請求項７】
ｍがｎに等しく、特定のナノワイヤ（3006〜3009）にアクセスするために、ｎビット外部アドレス（3002、3004）が入力される、請求項６に記載の方法。
【請求項８】
ｍがｎ未満であり、特定のナノワイヤ（3006〜3009）にアクセスするために、ｍビット外部アドレスが入力されて、ｎビット内部アドレスにマッピングされる、請求項７に記載の方法。
【請求項９】
前記ナノワイヤ（3006〜3009）のそれぞれが、ｋビットナノワイヤ番号に関連付けられ、各ｋビットナノワイヤ番号を異なるｎビット内部アドレスにマッピングするように前記ナノワイヤ接合部を実現することを更に含む、請求項６に記載の方法。
【請求項１０】
前記ナノワイヤ接合部を実現することが、各ｋビットナノワイヤ番号を異なるｎビット内部アドレスにマッピングして、選択される数ｎに対して、できる限り大きな、ｎビット内部アドレス間の最小ハミング距離（4204）を与え、
前記ナノワイヤ接合部を実現することが、各ｋビットナノワイヤ番号を異なるｎビット内部アドレスにマッピングして、できる限り小さな数ｎを与え、
コードワード間の最小ハミング距離ｄを有する長さｎの２ｋビット列を指定する２値線形コードを用いて、各ｋビットナノワイヤ番号を異なるｎビット内部アドレスにマッピングすることを更に含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノスケール及びハイブリッドナノスケール／マイクロスケール電子回路に関し、詳細には、電気的に区別可能な信号レベルを生成し、欠陥耐性のある、デマルチプレクサを含む耐欠陥相互接続インターフェースデバイスに関する。
【０００２】
関連出願に対する相互参照
本特許出願は、２００３年９月１０日に出願され、現在係属中の米国特許出願第１０／６５９，８９２号の一部継続出願である。
【０００３】
政府の権利に関する記載
本発明は、DARPA Moletronicsによって与えられた、契約＃ＭＤＡ９７２−０１−３−００５の下で政府の支援を受けて行われた。政府は本発明において特定の権利を有する。
【０００４】
発明の背景
本発明は、耐欠陥デマルチプレクサを含む、出力信号レベルを電気的に区別することができるナノスケール電子回路に関連する。多くの実施形態において、これらの回路は、ナノスケール又はハイブリッドナノワイヤ／マイクロスケールクロスバーを用いて実現される。
【０００５】
ナノワイヤクロスバーは、フォトリソグラフィによって製造される現在のマイクロエレクトロニクス回路及びサブマイクロエレクトロニクス回路と比べて、はるかに小さい回路サイズを提供する。しかしながら、ナノワイヤクロスバーを含む、ナノエレクトロニクス回路を含む電子デバイスを、首尾良く製造するためには、多くの位置合わせ（アライメント）及び自然発生的な欠陥の問題が克服される必要がある。これらの位置合わせ及び欠陥の問題を克服するために、欠陥のある分子接合を組み込むことなく、所望の機能を提供する構成をプログラミングすることによって欠陥を検出し且つ回避することを可能にする、構成変更可能な又は再プログラミング可能なナノワイヤクロスバーの具現化形態を含む、多数の技術及びナノワイヤクロスバーの具現化形態が設計されてきた。これらの技術は、フォトリソグラフィ技術によって製造される現在のマイクロエレクトロニクス回路には不要である。何故ならば、今ここで行われている議論では、マイクロエレクトロニクス回路は、本質的には完全であるものとみなすことができるからであるか、又はより厳密には、フォトリソグラフィによって製造されるマイクロエレクトロニクス回路の欠陥率は、ナノスケールのエレクトロニクス回路における現在の欠陥率よりもはるかに低いため、マイクロエレクトロニクス回路の比較的に極めて低い欠陥率を無視できるからである。
【０００６】
ナノスケールのエレクトロニクス回路は、商業的に実現可能で且つ有用な電子デバイス内に組み込まれるために、マイクロエレクトロニクス回路とインターフェースで接続する必要がある。本質的に欠陥の無いマイクロエレクトロニクス回路とナノエレクトロニクス回路との間のインターフェースには問題が生じる。様々な正確に機能しているナノエレクトロニクス回路を、欠陥が生じやすいナノワイヤクロスバーから構成することができるが、これらのナノスケール回路は、マイクロエレクトロニクス回路と相互接続される必要がある。ナノエレクトロニクスデバイスを製造する際に生じる比較的高い製造欠陥率によって、使用可能なナノスケール／マイクロスケールの組み合わされた電子メモリデバイス（以降、ナノスケール／マイクロスケール複合型の電子メモリデバイスと呼ぶ）の歩留まりが、経済的に実現可能となるには低くなり過ぎる可能性がある。しかしながら、ナノスケール回路のために設計された既存の冗長性ベースの欠陥回避方法を、ナノスケールとマイクロスケールとの間のインターフェースを介して、マイクロエレクトロニクス回路に拡張することは実現不可能である。何故ならば、これらの冗長性ベースの技術は、ナノスケール回路内の各接合部の測定を試みることにより、その接合部が欠陥であるか否かを判定する能力に依存するからである。相互接続インターフェース内における接合部に対するそのような個々のアクセスは、まず第一に、その相互接続インターフェースが適正に機能している必要がある。言い換えると、冗長性ベースの技術は、欠陥のあるナノスケール回路構成要素を想定しているが、適正に機能している相互接続インターフェースを介して、当該構成要素をアドレス指定する能力に依存する。従って、相互接続インターフェース内の欠陥によって、相互接続インターフェース構成要素のアドレス指定能力が、劣化するか又は完全に失われる結果となる。相互接続インターフェースを、ナノスケール回路内の欠陥制御を可能にするブートストラップ機構の１つのタイプとしてとらえることができ、上記の構成要素が、当該ブートストラップを介してアドレス指定される。例えば、ナノワイヤクロスバーで実現されたメモリ素子アレイに基づく電子メモリは、サイズ及び電力消費に関して魅力的であるが、現在の設計及び製造方法を用いては経済的に実現不可能である。何故ならば、相互接続内の欠陥が、メモリの大部分をアドレス指定不可能にさせることとなり、製造の有効ビット当たり費用を非常に高いレベルにまで押し上げ、競争力をもつことができなくなるからである。
【０００７】
ナノスケールエレクトロニクスにおいて生じる別の問題は、デマルチプレクサ及び他のタイプの回路においてアドレス信号線を交差させることによって活性化されるナノワイヤのグループに含まれる或るタイプの回路内に、雑音及び不完全な製造公差が存在する場合に、オン電圧又はオン電流状態とオフ電圧又はオフ電流状態との間の分離が、オン状態とオフ状態とを区別できるほど十分に大きくない可能性があることである。バイナリ論理に基づく回路の場合、「１」即ちオン状態と「０」即ちオフ状態との間の容易に検出される電圧又は電流の分離が必要とされる。例えば、或るタイプのデマルチプレクサでは、ナノワイヤの多くのセットうちの１つが、対象となるナノワイヤを横切る、より少ない数のアドレス線上の電圧状態又は電流状態によってアドレス指定され得る。選択されたナノワイヤが、ローである「０」即ち同義的にオフ状態を有するように設計され、選択されていないナノワイヤが、ハイである「１」即ち同義的にオン状態を有するように設計される場合には、選択されたナノワイヤと、最も低い電圧又は最も低い電流の選択されていないナノワイヤとの間の電圧差又は電流差が、容易に検出されるほどに十分に大きくなければならない。残念ながら、ナノワイヤ分子接合の電気的な特性は、正確に製造することが難しい可能性があるため、結果として、漏れのあるダイオード、抵抗値の変動が大きな抵抗器、及び漏れのあるトランジスタとなり、それにより、アドレス指定されるナノワイヤにおけるオン状態とオフ状態との差が、望ましくないほどに狭くなる結果となる。
【０００８】
これらの理由から、ナノスケール電子回路、具体的にはナノスケール電子メモリの設計者及び製造業者は、マイクロスケール回路とナノスケール回路との間のインターフェースにおけるナノスケール回路内における耐欠陥性の相互接続の必要性を認識している。更に、ナノスケール電子回路の設計者及び製造業者は、ナノワイヤ間での区別可能な信号レベルによる相互接続、及び残りのナノワイヤとは異なる電圧状態又は電流状態を有するようにナノワイヤの１つ又はサブセットを選択するアドレス信号線の必要性を認識している。
【０００９】
発明の概要
本発明の一実施形態は、抵抗器のようなナノワイヤ接合部と共に、ナノワイヤクロスバー又はハイブリッドナノワイヤ／マイクロスケール信号線クロスバーとして実現されるデマルチプレクサを提供する。一実施形態のデマルチプレクサは、追加の内部アドレス線を用いて、２ｋ個のナノワイヤアドレスを、より大きな内部ｎビットアドレス空間にマッピングするために、ｋ個のマイクロスケールアドレス線上に入力される信号を２ｋ個以下のナノワイヤに逆多重化することを提供し、ここでｎ＞ｋである。本発明のデマルチプレクサの第２の実施形態は、２ｋ個の十分に分散したｎビット外部アドレスを用いて、２ｋ個のナノワイヤにアクセスするために、ｎ個のマイクロスケールアドレス線上に入力される信号を２ｋ個のナノワイヤに逆多重化することを提供し、ここでｎ＞ｋである。本発明の更なる実施形態は、ナノワイヤアドレスの、異なるサイズの内部アドレス空間への種々のマッピングを評価するための方法、又はナノワイヤの、異なるサイズの外部アドレス空間へのマッピングを評価するための方法、アドレスマッピング及びデマルチプレクサの設計を評価するための測定基準、並びにデマルチプレクサの設計方法を含む。
【００１０】
発明の詳細な説明
本発明の様々な実施形態は、ナノスケール／マイクロスケール複合型の電子メモリデバイス、及び電子メモリ内におけるマイクロエレクトロニクス回路とナノエレクトロニクス回路との間の耐故障性相互接続を含む。特定の実施形態は、ナノスケール及びハイブリッドナノスケール／マイクロスケールデマルチプレクサを含む。本発明の実施形態は、様々なデータ伝送の用途に用いられる誤り制御符号化のために開発された概念及び数学的技術を用いる。従って、第１のサブセクションにおいて、複数の誤り制御符号化技術の数学的な説明が提供される。第２のサブセクションにおいて、部分的にナノスケールの電子メモリが説明される。第３のサブセクションにおいて、電子メモリ内のナノエレクトロニクスとマイクロエレクトロニクスとの間の回路インターフェーストポロジーを決定するための方法が説明される。第４のサブセクションにおいて、抵抗ベースのデマルチプレクサ並びにデマルチプレクサを設計する方法、及びデマルチプレクサの設計を評価する方法が説明される。
【００１１】
選択された誤り制御符号化技術の数学的な説明
本発明の実施形態は、誤り制御符号化において良く知られた技術から導出された概念を用いる。当該分野に関する優れた参考文献は、教科書「Error Control Coding : The Fundamentals and Applications」（Lin and Costello著, Prentice-Hall, Incorporated, New Jersey, 1983年）である。このサブセクションでは、誤り制御符号化に用いられる誤り検出及び誤り訂正技術の簡単な説明が記載される。さらなる詳細を、上記に参照された教科書からか、又は当該分野における多くの他の教科書、研究論文、及び学術論文から得ることができる。このサブセクションは、或るタイプの誤り制御符号化技術の、数学的には厳密であるが簡潔な説明を提供する。本発明は、異なる目的のために、これらの誤り制御符号化技術に固有の概念を用いる。誤り制御符号化技術は、追加のビット又はシンボル（記号）を普通テキストメッセージ（plain-text messages）内へと組織的に導入する、即ち、符号化されるメッセージ内に情報を提供して、格納の際に又は伝送の際に生じる誤りが検出されることを可能にするために、及び場合によってはそれらの誤りが訂正されることを可能にするために、絶対的に必要とされる数よりも多くの数のビット又はシンボルを用いて、普通テキストメッセージを符号化する。追加の、即ち絶対的に必要とされる数よりも多くのビット又はシンボルの１つの効果は、コードワードがベクトル空間内のベクトルとして見なされ、且つ、コードワード間の距離がコードワードのベクトル減算から導出される測定基準（metric）である場合には、有効なコードワード間の距離を大きくすることである。本発明は、アドレス信号線のオン状態とオフ状態との間の信号分離（例えば、電圧又は電流）をそれ相応に大きくするために、且つインターフェース相互接続内に、欠陥のある接合の耐性を提供するために、誤り制御符号化に使用される概念を用いて、追加のアドレス信号線を追加し、有効なアドレス間の距離を増加させる。従って、本発明において、誤り制御符号化の普通テキスト及び符号化されるメッセージは、入力アドレス及び符号化されたアドレスに類似しており、誤り制御符号化における追加的な、即ち必要とされる数よりも多くの数のシンボル又はビットは、追加の、又は絶対的に必要とされる数よりも多いアドレス信号線に類似している。
【００１２】
誤り検出及び誤り訂正の説明において、１つ又は複数のメッセージとして、送信され、格納され、且つ検索されることになるデータを記述することが有用であり、ここで、メッセージμは、フィールドＦの要素であるシンボルμｉの順序付けられたシーケンスを含む。メッセージμを、次のように表すことができる。即ち、
μ＝（μ０，μ１，…μｋ−１）
ここで、μｉ∈Ｆである。
【００１３】
フィールドＦは、乗算及び加算の下で閉じられており、且つ乗算の及び加算の逆関数を含むセットである。計算による誤り検出及び誤り訂正において、モジュロ加算及びモジュロ乗算として定義される加算演算子及び乗算演算子でもって、素数に等しい大きさを有する整数のサブセットを含むフィールドを用いることは一般的である。実際には、バイナリフィールドが一般には用いられる。一般的に、元のメッセージがメッセージｃへと符号化され、当該メッセージｃはまた、フィールドＦの要素の順序付けられたシーケンスを含み、次のように表される。即ち、
ｃ＝（ｃ０，ｃ１，…ｃｎ−１）
ここで、ｃｉ∈Ｆである。
【００１４】
ブロック符号化技術は、ブロック内のデータを符号化する。この説明において、１つのブロックを、固定数のシンボルｋを含むメッセージμと見なすことができ、メッセージμがｎ個のシンボルの順序付けられたシーケンスを含むメッセージｃへと符号化される。その符号化されたメッセージｃは一般に、元のメッセージμよりも多くの数のシンボルを含み、従ってｎはｋよりも大きい。冗長なチェック情報を搬送して、伝送中、格納中、及び検索中に生じる誤りが、極めて高い検出確率で検出されることを可能にするために、及び多くの場合に、それらの誤りが訂正されることを可能にするために、符号化されたメッセージ内のｒ個の余分なシンボル（ここで、ｒ＝ｎ−ｋ）が用いられる。
【００１５】
線形ブロックコードにおいて、２ｋ個のコードワードが、フィールドＦにわたる全てｎ個の要素からなるタプルのベクトル空間のｋ次元のサブ空間を形成する。コードワードのハミング重みは、当該コードワード内の非ゼロの要素の数であり、２つのコードワード間のハミング距離は、２つのコードワードが異なっている要素の数である。例えば、バイナリフィールドからの要素だと仮定して、次の２つのコードワードａ＝（１００１１）及びｂ＝（１０００１）を考える。コードワードａは、３のハミング重みを有し、コードワードｂは、２のハミング重みを有し、コードワードａとｂとの間のハミング距離は、コードワードａ及びｂの第４の要素だけが異なるので１である。線形ブロックコードは、多くの場合に、３つの要素のタプル［ｎ，ｋ，ｄ］によって示される。ここで、ｎは、コードワード長であり、ｋは、メッセージ長であるか又は同様な意味合いでコードワード数の、２を底とする対数であり、且つｄは、異なるコードワード間の最小ハミング距離であると共にコード内の非ゼロのコードワードである最小ハミング重みに等しい。
【００１６】
伝送のため、格納のため、及び検索のためのデータの符号化、並びにその後の符号化されたデータの復号化は、データの伝送中、格納中、及び検索中に誤りが生じない場合には、表記的に次のように記述され得る。即ち、
μ→ｃ（ｓ）→ｃ（ｒ）→μ
ここで、ｃ（ｓ）は、伝送前の符号化されたメッセージであり、ｃ（ｒ）は、最初に検索されたか又は受信されたメッセージである。従って、最初のメッセージ μが符号化されて、符号化されたメッセージｃ（ｓ）が生成され、次いで、当該メッセージｃ（ｓ）は、伝送されるか、格納されるか、又は伝送されて格納され、次いで引き続き、最初に受信されたメッセージｃ（ｒ）として検索されるか又は受信される。データが破損されていない場合には、最初に受信されたメッセージｃ（ｒ）は、次いで復号化されて、元のメッセージμが生成される。上述のように、誤りが生じない場合には、当初に符号化されたメッセージｃ（ｓ）は最初に受信されたメッセージｃ（ｒ）に等しく、当該最初に受信されたメッセージｃ（ｒ）は、誤りを訂正することなく、元のメッセージμに直接的に復号化される。
【００１７】
符号化されたメッセージの伝送中か、格納中か、又は検索中に誤りが生じる場合には、メッセージの符号化と復号化は、次のように表され得る。即ち、
μ（ｓ）→ｃ（ｓ）→ｃ（ｒ）→μ（ｒ）
従って、上述のように、元のメッセージμ（ｓ）を符号化し、最初に受信されたメッセージｃ（ｒ）を復号化、即ち復元して、最後に受信されたメッセージμ（ｒ）を生成するために用いられる誤り検出技術及び誤り訂正技術の忠実度に依存して、最後のメッセージμｒは最初のメッセージμ（ｓ）に等しい場合も、等しくない場合もある。誤り検出は次のことを判定するプロセスである。即ち、
ｃ（ｒ）≠ｃ（ｓ）
一方、誤り訂正は、データが破損されている最初に受信されたメッセージから、最初の符号化されたメッセージを復元するプロセスである。即ち、
ｃ（ｒ）→ｃ（ｓ）。
【００１８】
符号化プロセスは、μとして記号で表されるメッセージが、符号化されたメッセージｃへと変換されるプロセスである。代案として、メッセージμを、Ｆの要素から成るアルファベットからの順序付けられたシンボルのセットを含むワードであると見なすことができ、符号化されたメッセージｃを、同様にＦの要素のアルファベットからの順序付けられたシンボルのセットを含むコードワードであると見なすことができる。ワードμは、Ｆの要素から選択されたｋ個のシンボルの任意の順序付けられた組み合わせとすることができ、一方、コードワードｃは、次の符号化プロセスによって、Ｆの要素から選択されたｎ個のシンボルの順序付けられたシーケンスと定義される。即ち、
｛ｃ：μ→ｃ｝。
【００１９】
線形ブロック符号化技術は、ワードμをｋ次元ベクトル空間内のベクトルであると見なして、ｃ＝μ・Ｇのようにベクトルμを生成行列と乗算することによって、長さｋのワードを符号化する。上記の式内のシンボルを表記的に展開することにより、次の代替的な式のいずれかが生成される。
【００２０】
【数１】
2008539527.tif 000003
【００２１】
【数２】
2008539527.tif 000004
【００２２】
ここで、ｇｉ＝（ｇｉ，０，ｇｉ，１，ｇｉ，２，…ｇｉ，ｎ−１）である。
【００２３】
線形ブロックコードのための生成行列Ｇは、次の形式を有することができる。
【００２４】
【数３】
2008539527.tif 000005
【００２５】
又は代案として、次の形式で表すことができる。
【００２６】
【数４】
2008539527.tif 000006
【００２７】
従って、生成行列Ｇを、ｋ×ｋの単位行列Ｉｋ，ｋによって増大された行列Ｐの形式にすることができる。この形式の生成元によって生成されるコードは、「組織コード」と呼ばれる。この生成行列がワードμに適用される場合、結果として生成されるコードワードｃは次の形式を有する。即ち、
ｃ＝（ｃ０，ｃ１，…，ｃｒ−１，μ０，μ１，…，μｋ−１）
ここで、ｃｉ＝（μ０ｐ０，ｉ＋μ１ｐ１，ｉ，…，μｋ−１ｐｋ−１，ｉ）である。
【００２８】
この説明では、チェックシンボルがメッセージシンボルに先行するという規則が用いられていることに留意されたい。また、チェックシンボルがメッセージシンボルに後続する代替の規則を用いることもでき、生成行列内にパリティチェック及び単位部分行列が挿入された状態で、代替の規則に適合するコードワードが生成される。従って、組織線形ブロックコードにおいて、コードワードは、ｒ個のパリティチェックシンボルｃｉと、それに続く、元のワードμを含むシンボルとからなる。誤りが生じない場合には、元のワード、即ち元のメッセージμは、対応するコードワード内でクリアテキストの形式で生じ、当該対応するコードワードから容易に抽出される。パリティチェックシンボルは結局、元のメッセージ、即ち元のワードμのシンボルの線形の組み合わせになる。
【００２９】
第２の有用な行列の１つの形式は、次のように定義されるパリティチェック行列Ｈｒ，ｎである。
【００３０】
【数５】
2008539527.tif 000007
【００３１】
又は、等価的に次のように定義される。
【００３２】
【数６】
2008539527.tif 000008
【００３３】
このパリティチェック行列を、組織的な誤り検出及び誤り訂正に用いることができる。誤り検出及び誤り訂正は、次のように、最初に受信されたか又は検索されたメッセージｃ（ｒ）からシンドロームＳを計算することを含む。
【００３４】
【数７】
2008539527.tif 000009
【００３５】
ここで、ＨＴは、次のように表されるパリティチェック行列Ｈｒ，ｎの転置行列である。
【００３６】
【数８】
2008539527.tif 000010
【００３７】
バイナリフィールドが用いられる場合には、ｘ＝−ｘであるため、ＨＴにおいて上記に示されたマイナス符号は一般に、示されないことに留意されたい。
【００３８】
ハミングコードは、誤り訂正の目的のために作成される線形コードである。３以上の任意の正の整数ｍの場合に、次のように、コードワード長ｎ、メッセージ長ｋ、パリティチェックシンボルの数ｒ、及び最小ハミング距離ｄｍｉｎを有するハミングコードが存在する。即ち、
ｎ＝２ｍ−１
ｋ＝２ｍ−ｍ−１
ｒ＝ｎ−ｋ＝ｍ
ｄｍｉｎ＝３
ハミングコードのためのパリティチェック行列Ｈを、次のように表すことができる。
【００３９】
【数９】
2008539527.tif 000011
【００４０】
ここで、Ｉｍは、ｍ×ｍの単位行列であり、部分行列Ｑは、全て２ｍ−ｍ−１の別個の列を含み、それらの列は、２つ以上の非ゼロ要素をそれぞれ有するｍ個の要素からなるタプルである。例えば、ｍ＝３の場合には、［７，４，３］線形ブロックハミングコードのためのパリティチェック行列は、次のように表される。
【００４１】
【数１０】
2008539527.tif 000012
【００４２】
ハミングコードのための生成行列は、次の式によって与えられる。
【００４３】
【数１１】
2008539527.tif 000013
【００４４】
ここで、ＱＴは部分行列Ｑの転置行列であり、
2008539527.tif 000014
は、（２ｍ−ｍ−１）×（２ｍ−ｍ−１）の単位行列である。パリティチェック行列Ｈからｌ個の列を組織的に削除することにより、短縮されたハミングコードのためのパリティチェック行列Ｈ’を、一般的には、次によって得ることができる。即ち、
ｎ＝２ｍ−ｌ−１
ｋ＝２ｍ−ｍ−ｌ−１
ｒ＝ｎ−ｋ＝ｍ
ｄｍｉｎ≧３。
【００４５】
以下に説明されるように、本発明の一実施形態は、かなり異なる問題空間に対して上述の誤り制御符号化技術を用いることを含み、長さｋのメッセージから長さｋ＋ｒのコードワードを生成するのではなく、ｋ個の入力信号線内に入力されるアドレスから、ｋ＋ｒ個の内部信号線間の相互接続が生成される。言い換えると、本発明の一実施形態は、大きさ２ｋのアドレス空間内のアドレスに対して誤り制御符号化技術を適用して、アドレス信号線と、２ｋ個のアドレスによってアドレス指定される２ｋ個までの信号線との間の相互接続のマッピングを生成することを含む。
【００４６】
様々な用途において、コードワード間のハミング距離を大きくするために、他のタイプのコードが用いられる。これらの代替のコードの多くは、生成行列を用いて容易に生成すること、及び符号化された値がコードワードから直接的に読み出されることを可能にする線形ブロックコードの透過的なパススルー機能を含む、線形ブロックコードの好都合な特性を持たない。線形ブロックコードの場合、普通テキストメッセージが、パリティチェックシンボル又はパリティチェックビットを更に含むコードワードに直接的に移される。他のタイプのコードにおいて、普通テキストメッセージは、対応するコードワードにおいて直接的に読み出すことができない。どちらの場合でも、コードワードは、符号化されるべき全ての有効なメッセージを列挙するために、絶対的に必要とされる数よりも多くの数のシンボル又はビットを含む。線形ブロックコードの場合には、追加的なシンボル又はビットは、普通テキストシンボル又は普通テキストビットを補足するパリティチェックシンボル又はパリティチェックビットであるが、他のタイプのコードでは、有効なメッセージが、コードワードの大きさに等しい次元のベクトル空間にわたって分散される。本発明の以下の説明では、用語「追加アドレス線」は、線形ブロックコード内のパリティチェックシンボル又はパリティチェックビットに類似のパリティチェックアドレス信号線を指すか、又はこれらの他のタイプのコードにおける必要とされる数よりも多くの数のシンボル又はビットに類似の、絶対的に必要とされる数よりも多いアドレス信号線を指すかのいずれかであることに留意すべきである。しかしながら、これらの他のコードは、様々な用途において有用性を提供する異なる利点を有することができる。
【００４７】
組み合わせコードは、コードワード間のハミング距離を大きくすることに対する直接的な手法を提供する。組み合わせコード（「定重みコード（constant-weight code）」又は「ｒ−ホットコード（r-hot code）」としても知られている）を作成するために、ｎ個のビットの全コードワード空間から固定された数の１を有するｒ個のビットの組み合わせを選択して、長さｎの、
2008539527.tif 000015
コードワードを生成することができる。当然、ｎ個のビットの全コードワード空間から固定された数の０を有するｒ個のビットの組み合わせを選択することにより、同じ数のコードワードを有する対称のコードを生成することができる。例えば、値「１」を有する厳密に３ビットを有する全ての考えられる１１ビットコードワードを選択することにより、
2008539527.tif 000016
のコードワードを含む組み合わせコードを得ることができる。そのコードワードは次の表において提供される。
【００４８】
【表１】
2008539527.tif 000017
【００４９】
メッセージを組み合わせコードに符号化することは、多少より複雑にはなるが、それを果たすためのロジックを、論理回路レベルにおいて直接的に構成することができる。組み合わせコードは、２の保証された最小ハミング距離を有し、極めてより良好な、コードワード間の平均ハミング距離の離隔距離を有することができる。例えば、上記の
2008539527.tif 000018
コードにおいて、コードワード間の平均ハミング距離は４．３９である。また、組み合わせコードは、比較的狭い範囲内において、全ての信号を区別できるようにすることについての利点を有する。何故ならば、これらのコードは、一定の重みを有するからであり、ここで、その重みは値「１」を有するビット数と定義される。
【００５０】
「ランダム」コードと呼ばれる、別の類似したタイプのコードが、固定された長さのランダムコードワードを選択することにより得られる。例えば、所望の数のバイナリコードワード２ｋを得るために、固定された長さのバイナリのｎビットコードワードサイズを選択することができ、十分な数のランダムなｎビットバイナリ数を選択することができ、ここで、ｎ＞Ａｋである。Ａの値が大きくなると、コードワード間の予想される最小ハミング距離が大きくなる。ランダムコードを作成する場合には、距離チェックを実行して、既に選択されているコードワードに関して最小値よりも小さいハミング距離を有する新たなコードワードを拒否することができ、ほぼ等しい数の「１」及び「０」ビットを有するランダムなコードワードを用いて、増大された平均ハミング距離と、増大された予想される最小ハミング距離とを得ることができる。
【００５１】
本発明の方法及びシステムにおいて用いられることができる更に別のタイプのコードは、ランダム線形コードである。ランダム線形コードにおいて、生成行列が、パリティチェックサムを表す情報要素の線形和から生成されるパリティチェック行列と、単位行列との組み合わせとして生成されるのではなく、線形性の制約の下で、ランダムに生成される。ランダム線形ブロックコードは一般に、組織的ではないが線形である。
【００５２】
一般に、本発明の方法及びシステムにおいて用いられることができるコードは、組織的であり且つ線形であるか、組織的であり且つ非線形であるか、非組織的であり且つ線形であるか、又は非組織的であり且つ非線形であるかのいずれかとすることができる。例えば、Ｃがコードであり、ｕが任意のｎベクトルである場合には、剰余系Ｃ’＝ｕ＋Ｃ＝｛ｕ＋ｃ：ｃ∈Ｃ｝は、同じ距離特性を有し、従って、同じ誤り訂正能力及び欠陥耐性能力を有する別のコードである。Ｃが線形であり、ｕが非ゼロである場合には、Ｃ’は非線形であり、技術的には、アフィン空間（affine space）である。後述のいくつかの実施形態は、組織的な非線形コードを用いる（例えば、図１１〜図１２を参照）が、他の実施形態は、組織的な線形ブロックコードを用いる（例えば、図２６Ａ及び図２６Ｂを参照）。ランダムコードは一般に、組織的でも線形でもない。線形ブロックコードは、以下に説明されることになる用途において魅力的である特性を有するが、本発明の様々な実施形態において、線形コード、組織コード、及び非線形で非組織的なコードを用いることもできる。
【００５３】
ナノスケール電子メモリデバイス
このサブセクションでは、ナノスケール／マイクロスケール複合型の電子メモリデバイスが説明される。本発明は、ナノスケール／マイクロスケールの電子メモリデバイスか、又はナノスケール／マイクロスケールの電子デバイスにさえ、それらに対する適用性において限定されないが、純粋にナノスケールの相互接続インターフェース及び他のナノスケールのデバイスにおいて用途を見いだすこともでき、更に、サブマイクロスケールの電子デバイス、相互接続インターフェース、及びメモリにおいても用途を見いだすことができる。説明される実施形態において、交差するマイクロスケールのアドレス信号線へ送信されたアドレスによって、単一のナノワイヤが一意にアドレス指定される。他の回路において、ナノワイヤのサブセットは、単一のナノワイヤではなく、単一のアドレスによって、アドレス指定され得る。本発明は、回路内の構成要素の一般的なアドレス指定に関し、単一の構成要素又は信号線を一意にアドレス指定することに限定されず、且つ特定のサイズの構成要素又は信号線にも限定されない。
【００５４】
図１は、ナノスケール／マイクロスケール複合型の電子メモリデバイスのハイレベル図を示す。ナノスケール／マイクロスケール複合型の電子メモリデバイス１００は、基準電圧信号線１０２を通じて、且つ２セットのアドレス信号線１０４及び１０６を通じて、外部の電子的な環境に接続して機能する。ナノスケール／マイクロスケール複合型電子メモリデバイス１００内のメモリ素子は、論理的には、一対の座標（ｘ，ｙ）によって指定される各メモリ素子によって、２次元のアレイを構成するものと見なされることができる。ここで、ｘ座標は、メモリ素子が存在している２次元アレイの行を指定し、ｙ座標は、メモリ素子が存在している２次元アレイの列を指定する。アドレス信号線のセット１０６を用いて、２ｐ個の２次元メモリ素子アレイの行のうちの１つを指定することができる。ここで、ｐは、アドレス信号線のセット１０６におけるアドレス信号線の数であり、アドレス信号線のセット１０４は、メモリ素子の論理的な２次元アレイ内の２ｑ個の列のうちの１つを指定する。ここで、ｑは、アドレス信号線のセット１０４におけるアドレス信号線の数である。メモリ素子の２次元アレイの次元ｐ及びｑは、等しい必要はないが、以下の説明では、表記を簡略にするために、いずれの次元ともｐに等しいものと仮定される。
【００５５】
外部のアドレス信号線のセット１０４及び１０６は、電子メモリデバイス１００内で電子的に用いられ、ナノワイヤクロスバーメモリ素子のサブアレイの列及び行を、従って特定のナノワイヤクロスバーメモリ素子のサブアレイを選択し、且つ選択されたナノワイヤクロスバーアレイ内の特定の行又は列を選択する。例えば、１つの構成では、アドレス信号線のセット１０６のうちの上側の３つのアドレス信号線１０８は、ナノワイヤクロスバーサブアレイの７つの水平方向の行１１０〜１１６のうちの１つを指定することができ、アドレス信号線のセット１０４のうちの上側の３つのアドレス信号線１１８は、ナノワイヤクロスバーメモリ素子サブアレイの６つの垂直方向の列１２０〜１２５のうちの１つを指定することができる。アドレス信号線のセット１０６のうちの下側の３つのアドレス信号線１２６は、選択されるナノワイヤクロスバーメモリ素子のサブアレイ内のナノスケールメモリ素子の特定の行を指定し、アドレス信号線のセット１０４のうちの下側の３つのアドレス信号線１２８は、選択されるナノワイヤクロスバーメモリ素子のサブアレイ内のナノスケールメモリ素子の特定の列を指定する。留意すべきは一般に、より多い数の入力アドレス信号線を用いて、ナノワイヤクロスバーメモリ素子のサブアレイの、図１に示されたものよりも多い数の列及び行を、並びに各ナノワイヤクロスバーメモリ素子のサブアレイ内の、より多い数のナノスケールメモリ素子の行及び列をアドレス指定する。図１に示された少数の入力アドレス線は、例示の利便性のためだけに選択されている。
【００５６】
ナノワイヤクロスバーメモリ素子のサブアレイの各行及び列は、エンコーダ１３０〜１４２を介してアクセスされる。当該エンコーダは、図１において、上位の３つの入力アドレス信号線を受け取り、より多い数の符号化されたアドレス信号線を出力する。例えば、エンコーダ１３７は、上位の入力アドレス信号線１２８に直に相互接続される３つのアドレス信号線１４４を受け取り、５つの符号化されたアドレス信号線１４６を出力する。エンコーダによって出力されたアドレス信号線は、当該エンコーダを介してアクセスされる列又は行内の全てのナノワイヤクロスバーメモリ素子のサブアレイを通過する。例えば、エンコーダ１３７によって出力される５つの符号化されたアドレス信号線１４６は、ナノワイヤクロスバーメモリ素子のサブアレイ１５０〜１５６を通過する。また、各ナノワイヤクロスバーメモリ素子サブアレイは、２つの基準電圧信号線に接続される。例えば、ナノワイヤクロスバーメモリ素子のサブアレイ１５０は、基準電圧信号線１５８及び１６０を介して、基準電圧に接続される。
【００５７】
入力アドレス信号線は、マイクロスケールアドレス信号線とすることができるか、又は、更により大きな寸法を有することができる。符号化されたアドレス信号線は一般に、現在利用可能なフォトリソグラフィ技術によって製造されるマイクロエレクトロニクス信号線又はサブマイクロエレクトロニクス信号線である。それとは対照的に、ナノワイヤクロスバーメモリ素子のサブアレイは、ナノスケールワイヤ、即ちナノワイヤから構成される。ナノワイヤは、１００ナノメートル未満の断面直径を有し、一方サブマイクロエレクトロニクス信号線は、１００ナノメートルよりも大きな断面直径を有する。従って、各ナノワイヤクロスバーメモリ素子のサブアレイ内に２つのナノスケール相互接続インターフェースが存在する。一般に、エンコーダ１３０〜１４２内の回路は、ナノワイヤクロスバーメモリ素子のサブアレイ内の回路よりもかなり複雑である。しかしながら、各エンコーダは、ナノワイヤクロスバーメモリ素子のサブアレイの行全体か又は列全体に対するアクセスを提供し、従って、多くの場合に多数のナノワイヤクロスバーメモリ素子のサブアレイにわたるエンコーダの複雑性を清算する。より詳細に以下に説明されるように、各エンコーダによって出力された追加アドレス信号線によって、耐欠陥性及び耐故障性ナノスケール相互接続インターフェースが容易にできる。
【００５８】
図２は、ナノスケール／マイクロスケール複合型の電子メモリデバイス内のナノワイヤクロスバーメモリ素子のサブアレイの概略図を示す。ナノワイヤクロスバーメモリ素子のサブアレイ２００は、水平方向に延在するナノワイヤから成る類似したサイズの領域２０４と、垂直方向に延在するナノワイヤから成る類似したサイズの領域２０６とを有するナノワイヤクロスバー２０２から構成される。マイクロエレクトロニクス符号化アドレス信号線の垂直方向の列２０８が、水平方向に延在するナノワイヤ２０４の領域上を通過して、マイクロエレクトロニクス内部信号線を特定の水平方向に延在するナノワイヤに相互接続する接続を、即ち、ナノスケールの分子接合ダイオード接続を、選択的に整流する。代替の実施形態において、ナノワイヤ２０４上の信号を決定するナノワイヤ接合部において、抵抗性のオーミック接続、半導体ゲート接続、又は他のタイプの物理的な方法を用いることができる。同様に、マイクロエレクトロニクス符号化アドレス信号線の、水平方向のセット２１０が、垂直方向に延在するナノワイヤの領域２０６上を通過して、水平方向のマイクロエレクトロニクスアドレス信号線が、整流する接続、即ち分子ダイオードを介して、垂直方向に延在する選択されたナノワイヤに選択的に相互接続される。また、水平方向及び垂直方向にそれぞれ延在するナノワイヤは、抵抗性接続を介して、垂直方向基準電圧信号線２１２と水平方向基準電圧信号線２１４とにそれぞれ接続されることに留意されたい。垂直方向の内部マイクロエレクトロニクスアドレス信号線のセット２０８上のオン電圧及びオフ電圧か、又は等価的にハイ電圧及びロー電圧のそれぞれ一意のパターンが、特定の水平方向に延在するナノワイヤを一意にアドレス指定し、その選択されたナノワイヤを、残っている水平方向に延在するナノワイヤとはかなり異なる電圧にする。同様に、水平方向の内部マイクロエレクトロニクスアドレス信号線のセット２１０上の、オン電圧及びオフ電圧の異なるパターンのそれぞれが、唯一の垂直方向に延在するナノワイヤを選択し、その選択された垂直方向に延在するナノワイヤを、残っている垂直方向に延在するナノワイヤとはかなり異なる電圧にする。選択された水平方向に延在するナノワイヤ、及び選択された垂直方向に延在するナノワイヤは、ナノワイヤクロスバー内の単一の交差点において相互接続され、その交差点における分子接合が、垂直方向の内部マイクロエレクトロニクス信号線２０８及び水平方向の内部マイクロエレクトロニクス信号線２１０のセット上に存在するオン電圧及びオフ電圧のパターンを介して、ナノワイヤクロスバー内における全ての他の分子接合とは異なる電圧レベルにおかれる。
【００５９】
図３Ａは、ナノスケール／マイクロスケール複合型の電子メモリデバイス内における簡単なナノスケールとマイクロスケールとの間のインターフェースを示す。図３Ａにおいて示される簡単なインターフェースでは、２つの内部マイクロエレクトロニクス信号線３０２及び３０４が、４つのナノワイヤ３０６〜３０９上を通過し、それらのナノワイヤと選択的に相互接続される。各ナノワイヤ３０６〜３０９は、それぞれ抵抗性相互接続３１２〜３１５を介して、基準電圧マイクロエレクトロニクス信号線３１０に相互接続される。各ナノワイヤは２ビットのアドレスを割り当てられていることに留意されたい。ナノワイヤ３０６は、アドレス「００」を有し、ナノワイヤ３０７は、アドレス「０１」を有し、ナノワイヤ３０８は、アドレス「１０」を有し、ナノワイヤ３０９は、アドレス「１１」を有する。また、各内部マイクロエレクトロニクス信号線３０２及び３０４は、相補的な対に分割されることにも留意されたい。従って、例えば、内部マイクロエレクトロニクスアドレス信号線３０２は、一対のマイクロエレクトロニクス信号線３１６〜３１７としてナノワイヤ上を通過し、その一対の線の右側のマイクロエレクトロニクス信号線３１６は、内部マイクロエレクトロニクス信号線３０２と同じ電圧を有し、その一対の線の左側のマイクロエレクトロニクス信号線３１７は、内部マイクロエレクトロニクスアドレス信号線３０２の電圧に対して相補的な電圧を有する。その符号化されたアドレス信号線は、各ナノワイヤクロスバーメモリ素子のサブアレイにおいて相補的な対へと必ずしも分割されるとは限らないが、分割されると、ナノワイヤクロスバーメモリ素子のサブアレイの行全体又は列全体を通過することができることに留意されたい。図３Ｂは、相補的な対のマイクロエレクトロニクスアドレス信号線３１６〜３１７及び３１８〜３１９と、４つのナノワイヤ３０６〜３０９との間の選択的な整流交差点接続を示す。図３Ｂにおいて、各整流接続は、対角線方向に向けられたダイオード記号３２０のような、対角線方向に向けられたダイオード記号によって示される。対角線方向に向けられたダイオードが図示されていない交差点、即ち交差部分は、電気的に相互接続されない。
【００６０】
本明細書において、用語「符号化信号線」は、単一の符号化された信号線か、又は相補的な対の信号線のいずれかを指していることに留意されたい。以下の説明では、特定の具現化形態、又は特定の技術において用いられる符号化信号線の数に関連付けられる様々な公式及び式が提供される。例えば、公式又は式がｎ個の符号化信号線に言及する場合には、ｎは別個の信号線の数か、又は別個の相補的な信号線対の数を指す。いくつかの具現化形態において、単一の別個の符号化信号線を用いることができる。本明細書において説明される具現化形態を含む他の具現化形態では、相補的な信号線対が用いられる。
【００６１】
図４Ａ〜図４Ｄは、図３Ａ及び図３Ｂに示されたナノスケール相互接続インターフェース内の内部マイクロエレクトロニクスアドレス信号線に入力される４つの考えられる信号パターンから結果として生じる、水平方向ナノワイヤ上の電圧を示す。１つのナノワイヤの電圧Ｖを、次の公式から計算することができる。即ち、
（Ｖ−ＶＳ）／ＲＳ＋（Ｖ−ＶＡ）／ＲＡ＋（Ｖ−ＶＢ）／ＲＢ＝０
ここで、ＶＡ及びＶＢは、所与の時点において、対象となるナノワイヤに接続される、比較的高い電圧信号を搬送する内部アドレス線、例えば図４Ａに示される時点におけるナノワイヤ３０９に対する内部アドレス信号線３１７及び３１９の電圧であり、ＶＳは、電源電圧であり、抵抗ＲＳは、基準電圧信号線３１０をナノワイヤに相互接続する抵抗器の抵抗であり、抵抗ＲＡ及びＲＢは、ナノワイヤが内部マイクロエレクトロニクスアドレス信号線に相互接続される場合に、接続されるアドレス信号線上の電圧に依存する、順方向バイアスをかけられたか又は逆方向バイアスをかけられた整流接続の実効抵抗である。この例では、抵抗器ＲＳの抵抗と、順方向バイアスをかけられた整流接続ＲＦの抵抗及び逆方向バイアスをかけられた整流接続ＲＲの抵抗との間の関係は、次の式、即ち、ＲＲ＝１０ＲＳ＝１００ＲＦによって与えられる。
【００６２】
図４Ａにおいて、アドレス信号線電圧パターン「００」が、内部マイクロエレクトロニクスアドレス信号線３０２及び３０４へと入力される。従って、対になった一方のマイクロエレクトロニクス信号線３１７及び３１９は、高電圧ＶＨに保持されるが、相補的な対３１６及び３１８の直接アドレス信号線は、本質的に０ボルトに保持される。また、基準電圧信号線３１０も、０ボルトに保持される。図４Ａにおいて、以下の多くの類似した図面では、高電圧に保持されたアドレス信号線は、アドレス信号線内に描かれた矢印３２２のような矢印によって示される。水平方向のナノワイヤ３０９は、相補的なアドレス信号線３１７と３１９との両方から高電圧入力を受け取り、結果として０．９５ＶＨの電圧を生じる。各水平方向のナノワイヤ３０７及び３０８は、２つの相補的なアドレス信号線３１７及び３１９のうちの１つから単一の高電圧入力を受け取る。水平方向ナノワイヤ３０６は、高電圧入力を受け取らないので、基準電圧信号線３１０によって基準電圧０に保持される。従って、アドレス「００」が、内部マイクロエレクトロニクスアドレス信号線３０２及び３０４に入力されることによって、結果として、ナノワイヤ「００」３０６が低電圧状態のために選択され、残りの３つの水平方向ナノワイヤ３０７〜３０９上に高電圧状態が保持される。図４Ｂ〜図４Ｄは、残りの３つの電圧パターン「０１」、「１０」、及び「１１」を内部マイクロエレクトロニクスアドレス信号線に入力することから生じるナノワイヤの電圧状態を示し、入力アドレスによってラベル付けされた単一の一意のナノワイヤが、各場合において低電圧状態を有するように選択されることを示す。従って、メモリ素子サブアレイ内のナノワイヤとマイクロエレクトロニクスアドレス信号線との間のインターフェースは、各入力アドレス毎の特定のナノワイヤを選択するデマルチプレクサを構成する。図５は、ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から生じるナノワイヤの電圧状態を示す表を示す。図５において、ナノワイヤアドレスが縦軸５０２上に示され、マイクロエレクトロニクスアドレス信号線に入力されたアドレス信号が横軸５０４上に示される。この表は、各異なるアドレス毎に単一のナノワイヤが低電圧に保持されること、及び内部マイクロエレクトロニクスアドレス信号線に入力されるアドレスが、選択されるナノワイヤに割り当てられるアドレスに等しいことを明確に明らかにする。
【００６３】
図３Ａ〜図４Ｄに関連して上述されたマイクロスケールとナノスケールとの間のデマルチプレクサのインターフェースは、アドレス信号線をナノワイヤに相互接続する、整流接続、即ち分子ダイオードで製造される。代替の実施形態において、非整流作用の抵抗性接続を用いることができ、その抵抗は、ナノワイヤを基準電圧信号線に相互接続する抵抗器の抵抗よりも大幅に小さい。ダイオード相互接続ではなく、抵抗性の相互接続が用いられる場合には、選択される低電圧ナノワイヤと残りのナノワイヤとの間の電圧差は、選択されたアドレス信号線に類似の高電圧ＶＨが印加される場合に、大幅に小さくなる可能性がある。更に、上記の例における選択されていないナノワイヤの電圧における差は小さく、０．０５ボルトであるが、抵抗性接続の具現化形態における選択されていないナノワイヤの電圧状態は、はるかに広い範囲に及ぶ。特に抵抗性接続の具現化形態において、インターフェースに相互接続されるナノワイヤの数が増えると、互いから容易に区別されると共に、選択されたナノワイヤの低電圧状態から容易に区別される電圧差を確立する際に問題が生じる。
【００６４】
図６は、１つの整流接続が故障している状態での、図３Ａ〜図４Ｄに関連して上述されたナノスケール相互接続インターフェースを示す。図６において破線円６０２で示されるように、アドレス信号線３１８を水平方向ナノワイヤ３０７に相互接続する整流接続が欠落しており、アドレス信号線３１８とナノワイヤ３０７との間の交差点が、永久に開放された状態のままになる。発明の背景のセクションで簡単に説明されたように、現在の技術によって、ナノスケール相互接続は、フォトリソグラフィ工程を用いて製造されるマイクロスケールエレクトロニクス内の相互接続ほどに確実には製造することはできない。現時点では、選択的な整流接続を確実に製造することはできないが、一般に、交差点において永久に短絡する結果となる障害よりもはるかに高い頻度で、永久に開放される交差点を結果として生じる障害が生じるように、ナノスケール相互接続インターフェースを製造することができる。従って、ここでの説明では、永久開放タイプの接続障害の影響を改善することに関して、耐欠陥性及び耐故障性の設計及び技術が説明される。
【００６５】
図４Ａ〜図４Ｄと同じ図の取り決めを用いた図７Ａ〜図７Ｄは、アドレス信号線に入力されたそれぞれの異なる２ビット信号パターンによって生じる、ナノワイヤの電圧状態を示す。図７Ｄから看取されるように、整流接続の（図６において破線円６０２で示される）欠落によって、結果としてナノワイヤ「１１」３０９を一意にアドレス指定することができなくなる。図８は、図６〜図７Ｄに示された欠陥のあるナノスケール相互接続インターフェースについて、図５に用いられたのと同じ図の取り決めを用いて、ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から結果として生じるナノワイヤの電圧状態を示す表を示す。完璧に製造された相互接続インターフェースに関するナノワイヤの電圧状態を示す図５を図８と比較すると、整流接続の欠落から生じる悪影響を直ちに理解することができる。まず、上述のように、入力信号「１１」に対応する列８０６内の２つのゼロ電圧状態８０２及び８０４によって示されるように、ナノワイヤ「１１」３０９を、一意にアドレス指定することができない。しかしながら、更なる影響を認めることができる。図５において、０．９５ＶＨ電圧状態の右下がりの対角線が存在するが、図８において、入力信号「１０」を有するナノワイヤ「０１」の電圧状態８０８が、ここでは０．９５ＶＨではなく、０．９０ＶＨである。従って、ナノワイヤ「０１」及び「１１」の両方が一意にアドレス指定されるのを妨げる、整流接続の障害を有するだけでなく、故障した整流接続はまた、選択されたナノワイヤの低電圧状態と、選択されていないナノワイヤの高電圧状態との間の累積的な電圧差を小さくする。
【００６６】
図９は、２つの整流相互接続が欠陥のあるナノスケール相互接続インターフェースを示す。２つの欠陥のある整流相互接続が、図９に破線円９０２及び９０４によって示されている。図１０は、図９に示された欠陥のあるナノスケール相互接続インターフェースについて、図５及び図８に用いられたのと同じ図の取り決めを用いて、ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から結果として生じるナノワイヤの電圧状態を示す表を示す。図１０と図５及び図８との比較は、追加の故障した整流接続（図９の９０４）が、ナノスケール相互接続インターフェースを更に劣化させたことを示す。ここでは、ナノワイヤ「００」しか一意にアドレス指定することができない。例えば、セル１００２及び１００４において示されるゼロ電圧状態によって示されるように、信号パターン「１０」を入力することにより、ナノワイヤ「１０」と「１１」との両方が選択される。別の例として、セル１００６及び１０１０におけるゼロ電圧状態によって示されるように、アドレス信号パターン「０１」と信号パターン「１１」との両方によって、ナノワイヤ「０１」が選択される。ここではまた、図５の右下がりの対角線で示された４つの最大電圧状態ではなく、セル１０１２及び１０１４において示される２つの最大電圧状態しか存在しない。
【００６７】
ナノスケール整流接続は完璧には製造することはできないため、且つ故障した開放状態の接続の影響によって、異なる入力アドレスを用いてナノワイヤを一意にアドレス指定する能力が著しく劣化するため、ナノエレクトロニクス回路を含む商業的に実現可能な製品を製造するために、故障したナノスケール相互接続の影響を改善するための方法が必要であることが認識されている。図１１は、図３Ａ〜図４Ｄに示された相互接続インターフェースに類似の変形されたナノスケール相互接続インターフェースを示す。図１１に示されるように、変形されたナノスケール相互接続インターフェース１１００は、図３Ａにおいて示された相互接続インターフェースのように、２ビットアドレス「００」、「０１」、「１０」、及び「１１」を有する、４つのアドレス指定可能なナノワイヤ１１０２〜１１０５を有する。また、変形された相互接続インターフェースは、２ビットアドレスが入力され得る２つのアドレス信号線１１０６及び１１０７を用いる。図３Ａに図示されて先に説明された相互接続インターフェースのように、各アドレス信号線１１０６及び１１０７はそれぞれ、相補的な対１１０８〜１１０９並びに１１１０〜１１１１に分割される。しかしながら、アドレス信号線１１０６及び１１０７に入力された信号から導出される信号による、追加の相補的な信号線１１１２〜１１１３の対もまた、整流ナノスケール接続１１１４のような整流ナノスケール接続を介して、ナノワイヤ１１０２〜１１０５に選択的に相互接続される。相補的な信号線対１１１２〜１１１３は、パリティチェック信号線を表し、反転されたＸＯＲ論理構成要素１１１６によってアドレス信号線１１０６及び１１０７から導出される。本質的に、パリティチェック相補対１１１２〜１１１３は、導出されたが、従って独立していない付加的なアドレスビットを追加するため、ナノワイヤ１１０２〜１１０５は、３ビットアドレスを有するものと見なすことができる。図１１において、導出されたパリティチェックアドレスビットは、例えば、ナノワイヤ１１０５に関して括弧に入れられたパリティチェックアドレスビット１１１８のように、括弧に入れられて示される。図１２Ａ〜図１２Ｄは、図１１に示されたナノスケール相互接続インターフェースのアドレス信号線への４つの異なる２ビットアドレスの入力から生じるナノワイヤの電圧状態を示す。図１２Ａ〜図１２Ｄから看取されるように、図３Ａ〜図４Ｄに関連して上述されたナノスケール相互接続インターフェースの場合と同様に、各異なる入力アドレスは、そのアドレスを有するように指定されているナノワイヤを一意に選択する。図１３は、図１１〜図１２Ｄに示された欠陥のあるナノスケール相互接続インターフェースについて、図５、図８、及び図１０に用いられたのと同じ図の取り決めを用いて、ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から結果として生じるナノワイヤの電圧状態を示す表を示す。図１３を図５と比較することによって、パリティチェック相補対（図１１の１１１２及び１１１３）が存在することから生じる直接の利点が明らかになる。図１３から看取されるように、入力アドレスにかかわらず、各ナノワイヤは、低電圧の選択されたナノワイヤ状態か、又は単一の高電圧状態かのいずれかを有する。従って、図１３に示された全ての電圧は、０又は０．９５ＶＨのいずれかであり、一方、図５では、選択されていない電圧状態は０．９０ＶＨ〜０．９５ＶＨの範囲を有する。従って、追加されたパリティチェック相補信号線対は、選択されていないナノワイヤの電圧状態の範囲を狭くし、選択されていないナノワイヤと選択されたナノワイヤとの電圧分離を大きくする。
【００６８】
図１４は、単一の欠陥のある整流相互接続を有する、図１１に示されたナノスケール相互接続インターフェースの変形されたものを示す。欠陥のある整流相互接続は、図１４において、破線円１４０２によって示される。図１４において、図６にある欠陥と同じ整流接続の欠陥が示される。図１２Ａ〜図１２Ｄに類似の図１５Ａ〜図１５Ｄは、アドレス信号線に入力された４つの異なる２ビットアドレスから生じるナノワイヤの電圧状態を示す。図１５Ａ〜図１５Ｄに示される電圧状態を図１２Ａ〜図１２Ｄに示された電圧状態と比較することによって理解されることができるように、パリティチェック相補信号線対（図１１の１１１２〜１１１３）間の追加の整流接続の存在により、図３Ａに示された相互接続インターフェースと比べて、変形されたナノスケール相互接続インターフェースの頑強性が大幅に高められている。図１６は、図１４〜図１５Ｄに示された欠陥のある変形されたナノスケール相互接続インターフェースについて、図５、図８、図１０、及び図１３に用いられたのと同じ図の取り決めを用いて、ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から生じるナノワイヤの電圧状態を示す表を示す。図１６と図１３との比較は、整流接続に欠陥がある（図１４の１４０２）にもかかわらず、各ナノワイヤが依然として一意にアドレス指定可能であることを示す。言い換えると、図８及び図１０の場合とは異なり、図１６の各列及び各行内に単一のゼロ電圧状態が現われる。欠陥のある整流接続の唯一の影響は、ナノワイヤ「０１」に関する高電圧状態１６０２及び１６０４が、０．９５ＶＨから０．９０ＶＨに下がることである。従って、その変形されたナノスケール相互接続インターフェースの場合には、単一の欠陥のある整流接続は、選択されていないナノワイヤの高電圧状態の範囲を広げるが、アドレス指定可能性は結果として失われない。
【００６９】
図１７は、２つの欠陥のある整流接続を有する、最初に図１１に示された、変形されたナノスケール相互接続インターフェースを示す。２つの欠陥のある整流接続は、図１７において破線円１７０２及び１７０４によって示される。図１８は、図１７に示された欠陥のある変形されたナノスケール相互接続インターフェースについて、図５、図８、図１０、図１３、及び図１６に用いられたのと同じ図の取り決めを用いて、ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から結果として生じるナノワイヤの電圧状態を示す表を示す。図１８から看取されるように、２つの欠陥のある整流接続にもかかわらず、４つ全てのナノワイヤが依然として一意にアドレス指定可能である。
【００７０】
図１９は、図１１に示されたナノスケール相互接続インターフェースに類似であるが、３つの欠陥のある整流接続を有する、欠陥のある変形されたナノスケール相互接続インターフェースを示す。欠陥のある整流接続は、図１９において破線円１９０２、１９０４、及び１９０６によって示される。図２０は、図１７に示された欠陥のある変形されたナノスケール相互接続インターフェースについて、図５、図８、図１０、図１３、及び図１６に用いられたのと同じ図の取り決めを用いて、ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から結果として生じるナノワイヤの電圧状態を示す表を示す。図２０から容易に気づかれるように、３つの欠陥のある整流接続にもかかわらず、４つ全てのナノワイヤが依然として一意にアドレス指定可能である。実際には、各ナノワイヤは、変形されたナノスケール相互接続インターフェース内の３つの整流接続の中から１つを失うことができ、依然として一意にアドレス指定可能のままにすることができる。単一のナノワイヤ上にある２つ以上の整流接続に欠陥がある場合にのみ、一意のアドレス指定可能性が失われる。図２１及び図２２は、変形されたナノスケール相互接続インターフェースにおいて、一意のアドレス指定可能性が失われることを示す。
【００７１】
図２３Ａ及び図２３Ｂは、図３Ａ〜図２２に関連して説明されたナノスケール相互接続インターフェース内の２ビットアドレス空間と３ビットアドレス空間との頑強性を比較する図である。図２３Ａの左側には、２ビットアドレス空間についての４つの異なるハイからローへのアドレスビット変換が示される。例えば、アドレス「１１」の下位ビット２３０６が、欠陥のある相互接続を介して、「１」から「０」に変換される場合には、４つの有効なアドレスを有する、４アドレスである２ビットアドレス空間２３０２が、３つの有効なアドレス２３０４のみを有する２ビットアドレス空間へと変換される。この場合には、最上の２つのアドレスは、二股に分かれる矢印２３０８によって示されるように、単一アドレス「１０」へと崩れる。図２３Ａの左側の位置に示される全ての場合において、アドレスビットが「１」から「０」へ、又は「０」から「１」へと常に一度変化することによって、結果として、有効な、即ち一意のアドレスの数が減少する。それとは対照的に、図２３Ａの右側及び図２３Ｂに示されるように、４つの有効なアドレスのみによって占有される、疎らに占有された３ビットアドレス空間においては、単一アドレスビットの「１」から「０」へ、又は「０」から「１」への変化は、３ビットアドレス空間において４つの有効なアドレスのままにする。例えば、２３１２におけるアドレスが、「１」から「０」に変化する場合には、結果として生じるアドレス２３１３は、依然として他のアドレスから区別することができる。図２３Ｂに示されるように、単一アドレス内の少なくとも２つのビットが変更される場合にのみ、疎らに占有された３ビットアドレス空間において一意のアドレスの数の減少が生じる。例えば、２ビット変換は、４つの一意のアドレス、即ち有効なアドレスを有する疎らに占有された３ビットアドレス空間２３１６を、３つの有効なアドレス、即ち一意のアドレスだけしかない、３ビットの疎らに占有されたアドレス空間２３１８に変更する。
【００７２】
アドレスビットの欠陥又は変化にもかかわらず、アドレス指定の可能性におけるこの頑強性を、幾何学的に表すことができる。図２４Ａ及び図２４Ｂは、完全に占有された２ビットアドレス空間と、疎らに占有された３ビットアドレス空間とのアドレス空間トポロジを示す。図２４Ａにおいて、異なる各２ビットアドレスは、円板又はノードによって表される。例えば、２ビットアドレス「０１」は、ノード２４０２によって表される。辺２４０４等の辺がノードを相互接続しており、そのノードのアドレスは、単一ビット「１」を「０」にか、又は「０」から「１」に変換することにより、相互転換され得る。従って、破線矢印２４０６によって示されるように、２ビットの完全に占有されたアドレス空間における２ビットアドレス内の単一ビット変換により、その２ビットの完全に占有されたアドレス空間内に別のアドレスが生成される。図２４Ｂは、３ビットの疎らに占有されたアドレス空間を示す。図２４Ｂにおいて、３ビットアドレス空間内の８つのアドレスのうちの４つが占有される、即ち有効である。その４つの有効なアドレスは、「００１」２４０８、「０１０」２４１０、「１００」２４１２、及び「１１１」２４１４である。占有された、即ち有効なアドレスは、空間的に四面体の頂点として配置されており、各有効なアドレスは、少なくとも２つの辺によって任意の他の有効なアドレスから分離されていることに留意されたい。従って、図２４Ｂにおいて２つの破線矢印２４１６及び２４１８によって示されるように、任意の所与のアドレスから異なる有効なアドレスを生成するには、２つのアドレスビット変換が必要とされる。図２４Ａ及び図２４Ｂにおいて幾何学的に示される概念は、１つの有効なアドレスを別の有効なアドレスに変換するために２ビット以上の変換が必要とされるように、配置されるアドレスを有する任意のサイズの疎らに占有されたアドレス空間に一般化され得る。
【００７３】
図２４Ａ及び図２４Ｂに示された表現に類似の幾何学的表現が、誤り制御符号化に用いられる線形ブロックコードにおけるコードワード間の距離を表すために一般的に用いられる。線形ブロックコードは、誤り制御符号化に関するサブセクションにおいて上述された。誤り制御符号化は、不完全な通信媒体を介してデータをリアルタイムに伝送するために、及び誤りを起こしがちな大容量記憶装置からのデータを格納及び回復するために用いられるが、ナノエレクトロニクス回路とマイクロエレクトロニクス回路との間の欠陥のある相互接続を改善する際に生じる問題空間と、データ伝送中及びデータ格納中に生じる問題空間との間の類似性により、直接アドレス信号線に加えて、冗長なパリティチェックアドレス信号線を設計することに対する本発明の厳密なアプローチが導かれた。これらの冗長な信号線は、直接アドレス信号線を補足し、最初に図１１に示された単一の追加的なパリティチェック相補信号線対が、図３Ａに示された相互接続インターフェースに関連して、図１１に示されたナノスケール相互接続インターフェースの耐欠陥性を著しく高めたように、ナノスケール相互接続インターフェースの頑強性を高める。
【００７４】
図２５は、ナノスケール相互接続インターフェースの耐欠陥性と耐故障性とを高めるために、エンコーダ構成要素を介して、パリティチェックアドレス信号線を提供するための一般化された技術を示す。エンコーダ２５０２は、ｋ個の到来するアドレス信号線２５０４を受け取る。エンコーダは、ｋ個のアドレス信号線２５０６を、ｒ個の追加のパリティチェック信号線２５０８に加えて出力する。従って、エンコーダは、ｋ個の入力アドレス信号線を受け取り、ｎ個の符号化されたアドレス信号線を出力する。ｒ個のパリティチェック信号線を通じて出力される信号は、ｋ個の良好に分散され且つ有効なアドレスを含む頑強なｎビットアドレス空間を可能にするように、ｋ個の入力アドレス信号線を通じて入力される信号から導出される必要がある。この問題は、上述の線形ブロックコード誤り制御符号化技術によって既に解決されている。ｎ個の出力信号線は、ｋビットメッセージから導出されたｎビットコードワードを搬送するものと見なすことができ、エンコーダ２５０２は線形ブロックコードの符号化エンジンに機能的に等価である。
【００７５】
図２６Ａ及び図２６Ｂは、到来するアドレス信号線のセットにパリティチェックアドレス信号線を追加する符号化回路の派生形態、及び当該符号化回路に対応するデマルチプレクサの派生形態を示す。図２６Ａにおいて、エンコーダは、７つの外部入力アドレス信号線ｍ１〜ｍ７２６０２を受け取る。エンコーダ回路は、入力アドレス信号線２６０２に対応する７つの無変更信号線２６０４を出力する。更に、エンコーダ回路２６００は、５つの追加のパリティチェック符号化アドレス信号線２６０６〜２６１０を出力する。追加の各パリティチェック信号線は、ＸＯＲ構成要素２６１２のような複数入力のＸＯＲ構成要素を介して、入力アドレス信号線ｍ１〜ｍ７２６０２のサブセットから導出される。エンコーダ回路２６００は、［１２，７，４］の短縮ハミングコードの生成行列２６１４によって指定される。要素として各外部入力アドレス信号線を有するベクトル２６１６と、生成行列からの１つの列との積は、入力アドレス信号線ｍ１〜ｍ７と単一の出力符号化アドレス信号線との間の相互接続を指定する。例えば、入力アドレス信号線ベクトル２６１６と生成行列２６１４内の第１の列２６１８とを掛け合わせることにより、単一信号線ｍ１が結果として生じる。従って、第１の出力符号化アドレス信号線は、第１の外部入力アドレス信号線ｍ１とだけ相互接続されるはずである。一般的な場合では、それぞれの計算された相互接続のセットが、複数入力のＸＯＲ構成要素に入力されるが、単一の入力だけが指定される場合には、組織的な符号化におけるｋ個の入力の場合と同じように、その入力を直接的にエキスポート（移出）することができる。別の例として、最後の出力符号化アドレス信号線２６１０と入力アドレス信号線ｍ１〜ｍ７との相互接続は、ベクトル２６１６と、生成行列内の最後の列２６２０とを掛け合わせることにより得られる。この乗算の結果として、入力アドレス信号線ｍ１、ｍ２、ｍ３、ｍ５、及びｍ６を含むベクトルが生じる。これらの５つの信号線は、出力信号線２６１０を生成する複数入力のＸＯＲ構成要素２６２２内へと入力されることに留意されたい。従って、入力アドレス信号線に対して様々な割合のパリティチェック信号線を有する多数の異なる実現可能なエンコーダは、多くの異なる実現可能な線形ブロックコードの生成行列から直接的に得ることができる。
【００７６】
また、デマルチプレクサ、即ちナノスケール相互接続インターフェースは、エンコーダを設計するために用いられる生成行列２６１４を用いて容易に構成され得る。図２６Ｂは、図２６Ａで導出された符号化回路に対応するデマルチプレクサの派生形態を示す。それぞれ取り得る入力アドレスを含む７列及び１２８行を有する行列Ａ２６２４を、１２列及び７行を有する生成行列Ｇ２６２６と掛け合わせて、１２列及び１２８行のコードワードの行列Ｄ２６２８を生成することができる。行列Ｄの各コードワード、即ち行は、１つのクロスバー内の特定のナノワイヤを指定する符号化されたアドレスに対応し、そのナノワイヤに対するアクセスは、デマルチプレクサによって提供される。従って、行列Ｄ内の各行は、アクセスされたナノワイヤクロスバーのナノワイヤに対応し、行列Ｄ内の列は、エンコーダから出力される１つのアドレス信号線に対応する。例えば、行列Ｄの最初の２行は、クロスバーナノワイヤ２６３０及び２６３１に対応し、行列Ｄの最初の７列は、エンコーダに対する入力アドレス信号線（図２６Ａの２６０２）に対応する７つの符号化アドレス信号線（図６Ａの２６０４も参照されたい）に対応し、行列Ｄの最後の５列は、エンコーダによって出力された５つの符号化アドレス信号線２６０６〜２６１０（同じく図２６Ａを参照されたい）に対応する。行列Ｄの１つの行内の１つのコードワードの１つの要素が値「１」を有する場合には、そのコードワードに対応するナノワイヤは、その要素が生じる行列Ｄの列に対応するアドレス信号線に相互接続される。言い換えると、行列Ｄ内の「１」の値は、符号化アドレス信号線とナノワイヤとの間の相互接続のパターンに対応し、一方、「０」の値は、重なり合うが相互接続されないナノワイヤとアドレス信号線とのパターンに対応する。多くの実施形態において、図２６Ａ及び図２６Ｂに示された各アドレス信号線は、相補対として実現されるため、行列Ｄ内の「１」の値は、相補的なアドレス信号線対の非反転アドレス信号線間の相互接続のパターンに対応し、一方、行列Ｄ内の「０」の値は、相補的なアドレス信号線対の反転、即ち相補的なアドレス信号線間の相互接続のパターンに対応する。従って、線形ブロックコードのための生成行列を用いて、エンコーダ、並びに対応するデマルチプレクサ、即ちナノスケール相互接続インターフェースを直接的に設計することができる。図２６Ａ及び図２６Ｂの例についての完全なＡ行列、Ｇ行列、及びＤ行列が、以下に与えられる。
【００７７】
【表Ａ】
2008539527.tif 000019
2008539527.tif 000020
2008539527.tif 000021
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【００７８】
また、線形ブロックコードは、上記の用途において利便性を提供するが、耐故障性及び耐欠陥性を高め、且つオン状態及びオフ状態の電圧又は電流分離を大きくするために、組み合わせコード、ランダムコード、並びに線形コード、組織コード、線形の組織コード、及び非線形の非組織コードを含む他のタイプのコードを用いることもできる。ランダムに相互接続されるアドレス信号線とアドレス指定されるナノワイヤとを製造する技術が、例えば、米国特許第６，２５６，７６７号に開示されている。追加アドレス信号線の電圧状態又は電流状態が入力アドレス信号線からのブール論理によって導出される、これらの技術を用いて、入力アドレス信号線の数よりも多くの数の符号化アドレス信号線を相互接続することにより、ランダムで固定長のコードに対応し、アドレス間の予想される最小ハミング距離が極めて良好であるアドレス空間が生成される。しかしながら、入力アドレスを、符号化アドレス空間に符号化するために、テーブル駆動エンコーダが使用される必要性がある。上述の線形ブロックコードが決定されたアドレス空間のために用いられたエンコーダよりも多少複雑であるエンコーダを用いて、入力アドレスを、組み合わせコードに対応する符号化されたアドレスに符号化することができる。また、上述のように、組み合わせコードは、少なくとも２つの最小ハミング距離と、コードワード間の更に良好な平均ハミング距離とを提供し、従って、かなり高い度合いの耐故障性、及びオン／オフ状態の電圧又は電流分離を提供することができる。
【００７９】
ナノスケール電子相互接続トポロジを決定するための方法
上述のように、線形ブロックの符号化及び復号化のために用いられる数学的技術は、マイクロエレクトロニクスアドレス信号線をナノエレクトロニクス回路にインターフェースするためのエンコーダ及びデマルチプレクサを構成するために使用され得る。しかしながら、情報シンボルに対して様々な異なる割合の追加（例えばパリティチェック）シンボルを有する、多くの異なる考えられる線形ブロックコードが存在する。従って、ナノスケール相互接続インターフェースの設計者は、更に高いレベルの耐故障性を提供するために、追加アドレス信号線の数が増やされる場合に生じる様々なトレードオフを考える必要がある。一方では、追加アドレス信号線を増やすことにより、ナノワイヤとアドレス信号線との間の接続の欠陥が存在する場合に、ナノワイヤを一意にアドレス指定する能力が高められる。しかしながら、追加アドレス信号線の数を増やすことにより、製造コストが高くなり、エンコーダは複雑さが増し、サイズが大きくなり、コストが増加する。従って、ナノエレクトロニクス回路とマイクロエレクトロニクス回路との両方を含むデバイスの設計者又は製造業者は、デバイスにおいて予想されるか又は観察される接続欠陥の確率に適した線形ブロックコード又は他の規格手段を選択して、追加アドレス信号線のコストと、追加アドレス信号線を追加することによって得られる耐故障性及び耐欠陥性が高まる度合いとのバランスをとる必要がある。
【００８０】
追加アドレス信号線を追加することに関連したコストと利点とを検討して定量化するための１つの方法は、単位チップ面積当たりのアドレス指定可能メモリビット数として画定される電子回路全体のための歩留まりを判定することである。マイクロエレクトロニクス回路は、少なくとも初期設計において、ナノスケール及びマイクロスケールの混在した電子回路の最大部分を構成する。ナノエレクトロニクス回路の面積が、混在した回路の総面積と比べて小さい場合には、混在した回路の面積は、アドレス信号線及び追加アドレス信号線の数であるｎに比例する。従って、単位面積当たりのアドレス指定可能なビットの予想数は、次の式によって与えられる。
【００８１】
【数１２】
2008539527.tif 000024
【００８２】
ここで、ＰＯＫとして以下に参照される括弧内の部分式ＰＣ（ｋ，ｒ）は、ｋ個の情報ビットとｒ個の追加ビットとを有するコードＣ（ｋ，ｒ）が用いられる場合に、単一ナノワイヤがアドレス指定可能である確率である。
【００８３】
追加アドレス信号線のコストと利益とを検討するための別の方法は、相互接続の欠陥が生じるにもかかわらず、特定のナノワイヤがアドレス指定可能である確率を計算することである。上述のような、線形ブロックコード内のコードワードとして生成された２つの異なるナノワイヤアドレスｃ及びｄについて考える。アドレスｄのアドレスビットがアドレスｃのアドレスビットとは異なる全ての場所において、アドレスｄが欠陥のある場合には、欠陥のある接続に起因して、２つのアドレスｃ及びｄは衝突するであろう。そのようなアドレス衝突の確率は、ｐｄｉｓｔ（ｃ，ｄ）である。ここで、ｐは欠陥のあるナノワイヤ接合の確率である。欠陥が統計学的に独立しているものと仮定すると、アドレスｃが任意の他のアドレスによってディスエーブルにされない全確率は、次の式によって与えられる。
【００８４】
【数１３】
2008539527.tif 000025
【００８５】
ここで、ＷＣ（ｉ）は、線形ブロックコードＣ内のハミング重みｉのコードワードの数を意味する。線形ブロックコードの重みプロファイルは、そのコード内で取り得る各ハミング重みを有するコードワードの数である。下記の表１は、列挙によって得られる、多数のコード及び支配的な集合（以下を参照）のための重みプロファイルを提供する。
【００８６】
【表２】
2008539527.tif 000026
【００８７】
次に、ナノワイヤがディスエーブルにされない確率を計算することができる。ｅを誤りパターンの特徴ベクトルとし、ここで、ナノワイヤの要素の場所に対応する欠陥のある接続が存在する場合には、ｅの要素が値「１」を有する。ｅｉが値「１」を有する場所のセットは、ｅのサポートと呼ばれる。ｅのサポートがｃのサポートを含む場合には、誤りパターンベクトルは、ｎベクトルｃを支配する。アドレスゼロ上の誤りパターンｅは、ｅがＣを支配する時且つその時に限り、アドレスｃをディスエーブルにする。Ｄ（Ｃ）が、集合Ｄ（Ｃ）＝｛ｅ｜或るｃ∈Ｃについて、ｅがｃを支配する｝を表す場合には、アドレスゼロ上で動作するｅが或る他のアドレスをディスエーブルにする確率は、Ｐｒｏｂ（ｅ∈Ｄ（Ｃ））に等しい。そのアドレスゼロが或る他のアドレスをディスエーブルにするため、当該アドレスゼロがディスエーブルにされる確率は、次の式によって与えられる。
【００８８】
【数１４】
2008539527.tif 000027
【００８９】
上記の式ＰＯＫ１及びＰＯＫ２の重みプロファイルを用いて、ナノワイヤがイネーブルにされたままとなる全確率は、次の式、即ち、ＰＯＫ＝ＰＯＫ１ＰＯＫ２によって与えられる。
【００９０】
図２７は、追加アドレス信号線を持たないナノスケール相互接続インターフェースであって、様々な線形ブロックコードを用いて異なる数の追加アドレス信号線を指定するように設計されたナノスケール相互接続インターフェースについて、開放接続の確率に対する、ナノワイヤの予想されるアドレス指定可能なパーセンテージのグラフを示す。図２７において、縦軸２７０２は、アドレス指定可能なナノワイヤの予想されるパーセンテージを表し、横軸２７０４は、欠陥のある、即ち開放された、ナノワイヤとアドレス信号線との間の相互接続の割合を表す。符号化アドレス信号線の数が増えるにつれ、アドレス指定可能なナノワイヤの予想されるパーセンテージも増えることに留意されたい。
【００９１】
図２８は、追加アドレス信号線を用いず、異なる数の追加アドレス信号線を指定するための多くの異なる線形ブロックコードを用いる１６Ｋビットクロスポイントメモリについて、欠陥率に対してプロットされた単位面積当たりのアドレス指定可能ビットの正規化された予想数のグラフを示す。図２８において、単位面積当たりのアドレス指定可能ビットの正規化された予想数は、縦軸２８０２に沿って、０〜１．０の範囲にわたる。デマルチプレクサ内の欠陥の割合として表され、この場合に開放接続の割合として表された欠陥率は、横軸２８０４に沿ってプロットされ、０〜０．４の範囲にわたる。図２８の曲線は、エンコーダとデマルチプレクサとを構成するために用いられる線形ブロックコードの線形ブロックコード仕様を付されている。横軸の点２８０６よりも低い、欠陥のある接続の極端に低い割合において、［７，７，１］として指定される、符号化されていない、即ち追加アドレス信号線のない具現化形態が、面積当たりのアドレス指定可能ビットの最大数を提供する。点２８０６と点２８０８とによって指定される、欠陥のある接続の割合の間では、単一の追加アドレス信号線を有する［８，７，２］線形ブロックコードが、チップ面積当たりのアドレス指定可能ビットの最大数をもたらす。点２８０８及び点２８１０によって指定される欠陥のある接続の割合の間では、４つの追加アドレス信号線を提供する［１１，７，３］線形ブロックコードが、面積当たりのアドレス指定可能ビットの最大数を提供しており、点２８１０によって指定された、欠陥のある接続の割合より上では、５つの追加アドレス信号線と、４の最小ハミング距離とを提供する［１２，７，４］線形ブロックコードが、単位面積当たりのアドレス指定可能ビットの最も大きな予想数を提供する。従って、様々な線形ブロックコードを用いて、ナノワイヤとアドレス信号線との間の欠陥のある接続の予想される割合に応じて、追加アドレス信号線の様々な数及び符号化を指定することができる。より大きな割合の欠陥が許容されることを可能にすることにより、ナノスケールマルチプレクサを製造するコストが劇的に下がる場合には、より大きなセットの補足的コードを意図的に選択することができる。
【００９２】
コスト関数と共に、歩留まり、及びアドレス指定可能ナノワイヤの予想パーセンテージの両方の計算を用いて、追加アドレス信号線を追加する製造コストを計算して、エンコーダ及びデマルチプレクサ、即ちナノスケール相互接続インターフェースのための最適な設計を判定することができる。上述の方法は、様々な相互接続トポロジ間、多くの追加信号線、様々なタイプのアドレス符号化、及び他のそのような変形形態及び考慮事項の利点及び欠点のトレードオフを定量化することに対する実現可能なアプローチのうちのいくつかにすぎない。これらの方法は、多数の実現可能な方法論及びトポロジのうちの１つだけを選択することには必ずしも制約されず、単一の方法及びトポロジから得られることが可能な利点よりも大きな利点を授ける、方法論及びトポロジの様々な組み合わせを選択することもできる。
【００９３】
ナノスケール相互接続インターフェース内での欠陥のある接続の発生を改善するために、最低限のセットの信号線に追加アドレス信号線を追加する技術は、ほぼ無制限の変形形態及び用途を有する。例えば、抵抗器ベースの相互接続とダイオードベースの相互接続とが、上述されたが、本発明の技術をトランジスタベースの相互接続にも適用することができ、この場合、製造時の不完全性及び欠陥に起因して、トランジスタは、オフ状態においてかなりの電流が漏れる可能性がある。トランジスタベースの相互接続において、追加アドレス信号線によって与えられる、耐故障性、耐欠陥性、及びオン／オフ状態分離特性は、ナノスケールデバイスの良好な歩留まりを生成するために有用である。図２９Ａ及び図２９Ｂは、以前の図面に示されたデマルチプレクサに類似した、ダイオードベースのデマルチプレクサ、及び等価なトランジスタベースのデマルチプレクサを示す。なお、トランジスタベースの回路において、符号化アドレス信号線は、アドレス指定された信号線に直接的に電流又は電圧を供給するのではなく、アドレス指定された信号線をゲート制御することに留意されたい。
【００９４】
抵抗器−ロジックデマルチプレクサ（Resistor-Logic Demultiplexers）
ダイオードベースのデマルチプレクサ回路は、上述されたように、適度な電圧マージンを提供すると共にマイクロスケール回路及びサブマイクロスケール回路をナノスケール回路構成と相互接続する際に用いるための他の所望の特性を有するが、ダイオードベースのデマルチプレクサは、回路密度が制限されること、論理０状態及び論理１状態に用いられる論理電圧と比べて大きな順方向バイアスの電圧降下を有すること、低抵抗金属信号線ではなく、半導体信号線を必要とすることを含む、何らかの問題を生じさせる。これらの問題、及びナノスケールダイオード構成要素を製造することに関連付けられる、更なる実施上の問題に起因して、多くの応用形態において、抵抗器ベースのデマルチプレクサが、ダイオードベースのデマルチプレクサに対する望ましい代替形態であることがわかるであろう。
【００９５】
図３０Ａ及び図３０Ｂは、マイクロスケール入力アドレス線又はサブマイクロスケール入力アドレス線がナノスケール信号線に接続する、簡単な抵抗器ベースのデマルチプレクサを示す。図３０Ａでは、クロスバーデマルチプレクサ３０００に入力される２つのマイクロスケール又はサブマイクロスケールアドレス線Ａ０  ３００２及びＡ１  ３００４が、４つのナノスケール出力信号線、即ちＳ００  ３００６、Ｓ０１  ３００７、Ｓ１０  ３００８及びＳ１１  ３００９のうちの１つを選択する２ビット入力アドレスを構成する。例えば、入力アドレス「０１」（Ａ０＝０、Ａ１＝１）は、高電圧論理状態１の出力信号でナノスケール出力信号線Ｓ０１  ３００７を選択し、低電圧論理０出力信号で残りのナノスケール出力信号線を非選択状態にする。入力信号線Ａ０  ３００２及びＡ１  ３００４、並びにそれらの相補信号線¬Ａ０  ３０１０及び¬Ａ１  ３０１２はいずれも、クロスバーデマルチプレクサ３０００内の垂直マイクロスケール信号線又は垂直サブマイクロスケール信号線を形成する。アドレス「０１」がアドレス線３００２及び３００４に入力される場合、垂直信号線Ａ１  ３００４及び¬Ａ０  ３０１０はハイであり、一方、垂直信号線Ａ０  ３００２及び¬Ａ１  ３０１２はローである。各ナノスケール出力信号線３００６〜３００９は、ナノスケール抵抗性コネクタを通じて、４つの垂直マイクロスケール信号線又は４つの垂直サブマイクロスケール信号線３００２、３００４、３０１０及び３０１２のうちの２つと相互接続される。アドレス「０１」がアドレス線３００２及び３００４に入力される場合、出力信号線Ｓ０１  ３００７だけが２つの高電圧の垂直信号線Ａ１及び¬Ａ０と相互接続されるため、ナノスケール出力信号線Ｓ０１  ３００７だけが、入力アドレス線Ａ１に印加された高電圧状態に近い電圧状態を有し、入力２値信号「０１」を表す。残りのナノスケール出力信号線Ｓ００、Ｓ１０及びＳ１１は、中間電圧状態又は接地電圧状態のいずれかを有する。
【００９６】
図３０Ｂは、図３０Ａに示された抵抗器ベースのデマルチプレクサの概略図を示す。２つの垂直アドレス信号線に対する各出力信号線の２つのナノスケール抵抗性接続、即ちナノスケール抵抗器接続は、出力信号線論理状態を生成するＡＮＤゲートへの論理入力であると見なすことができる。２値アドレス「０１」がアドレス線Ａ０及びＡ１に入力される際に得られるように、アドレス線Ａ１  ３００４及び¬Ａ０  ３０１０がいずれもハイである場合、出力信号線Ｓ０１  ３００７は相対的に高い電圧状態にあり、それ以外は中間電圧状態又は低電圧状態にある。
【００９７】
図３１Ａ〜図３１Ｄは、図３０Ａに示された抵抗器ベースのデマルチプレクサのナノスケール出力信号線上に現れる種々の電圧状態を示す。図３１Ａでは、出力信号線３１０２が、抵抗器構成要素３１０４及び３１０６を通じて、入力アドレス線Ａ０  ３１０８及びＡ１  ３１１０に相互接続される。また、ナノスケール出力信号線Ｓ３１０２は、追加の抵抗３１１４を通じて、接地３１１２にも相互接続される。図３１Ａ〜図３１Ｄでは、同じ抵抗ＲＡを有する抵抗器３１０４及び３１０６が示されており、その抵抗は、図３０Ａに明示された抵抗器構成要素の抵抗、並びにアドレス線及びナノスケール出力信号線の抵抗に対応する。図３１Ａ〜図３１Ｄでは、抵抗器３１１４は抵抗ＲＳを有するように示されており、その抵抗は、抵抗器ベースのデマルチプレクサを含む論理回路内の追加のナノワイヤ及び構成要素によって与えられる付加的な抵抗を表す。一般に、ＲＳは、ＲＡよりも著しく大きいものと仮定することができる。
【００９８】
図３１Ｂは、ナノスケール出力信号線Ｓが１つの入力２値アドレスによって選択される際に生じるような電圧Ｖｉｎにおいて、出力信号線が２つの抵抗性コネクタを通じて２つの高電圧アドレス線に接続される場合に、ナノスケール出力信号線Ｓ３１０２上で得られる電圧状態を示す。この場合、出力信号線Ｓを２つのアドレス信号線に接続する抵抗性素子は並列であり、抵抗ＲＡ／２を有する単一の抵抗器３１１６を通じて出力信号線Ｓ３１０２に相互接続される高電圧Ｖの単一の入力アドレス信号線と等価である。それゆえ、ナノスケール出力信号線Ｓ３１０２は、抵抗器３１１６と抵抗器３１１４との間の分圧器を表し、電圧２ＲＳ／（２ＲＳ＋ＲＡ）を有する。ＲＳ＞＞ＲＡである場合、ナノスケール出力信号線３１０２は、入力電圧Ｖに近い電圧状態を有する。
【００９９】
図３１Ｃは、一方のアドレス線がハイであり、他方のアドレス線がローであるか、又は接地される場合の出力信号線Ｓ３１０２の電圧状態を示す。この場合、ナノスケール出力信号線Ｓ３１０２は、抵抗ＲＡを有する抵抗器３１０６と、抵抗ＲＡ及びＲＳを有する２つの並列な抵抗器３１１４及び３１０４との間にある分圧器である。それゆえ、ナノスケール出力信号線３１０２上の電圧は以下のようになる。
【０１００】
【数１５】
2008539527.tif 000028
【０１０１】
図３１Ｃに示されるように、一方のアドレス線がハイであり、他方のアドレス線がローである場合に得られる電圧を、図３１Ｂに示されるように、両方のアドレス線がハイである場合に得られる電圧で割った比は正確に０．５である。それゆえ、ＲＳ＞＞ＲＡである場合に、図３１Ｃに示されるように、一方のアドレス線がハイであり、他方のアドレス線がローである場合のナノスケール出力信号線Ｓ３１０２上の電圧は約Ｖｉｎ／２である。最後に、図３１Ｄに示されるように、両方のアドレス信号線がローである場合に、出力信号線Ｓ３１０２上の電圧は０又は接地である。
【０１０２】
図３２は、任意の特定の２ビットアドレスが入力される場合に、図３０Ａに示された抵抗器ベースのデマルチプレクサについて、ナノスケール出力信号線Ｓ上で取り得る電圧状態を要約する表を示す。ナノスケール出力信号線Ｓのアドレスが入力アドレスに等しく、それゆえナノスケール出力信号線がデマルチプレクサによって選択される場合、出力信号線は、２つの並列な抵抗器を通じて、高電圧源に接続され、図３２に示される表３２００の最後の行３２０２に示されるように、高電圧源に概ね等しい電圧状態Ｖｉｎを有する。所与の入力アドレスの場合に、選択されていない出力信号線のうちの２つは、１つの抵抗器を通じて高電圧源に接続され、第２の抵抗器を通じて接地に接続されることにより、結果として、表３２００の行３２０４及び３２０６に示されるように、Ｖｉｎ／２に概ね等しい中間電圧状態が生じる。最後に、任意の所与の入力アドレスの場合に、選択されていない信号線のうちの１つは、表３２００の行３２０８に示されるように、０の電圧を有する。
【０１０３】
図３３は、図３０Ａに示されたような、抵抗器ベースのデマルチプレクサの入力電圧マージン及び出力電圧マージンを要約する。電圧マージン、即ち論理状態「１」に対応する高電圧状態と、論理状態「０」を表す低電圧状態、又は接地状態との間の差は、図３３において、垂直線３３０２のような垂直線によって表される。図３３に示されるように、入力信号線Ａ０及びＡ１の電圧マージン３３０２及び３３０４は同一であり、その回路内で利用可能な最大論理電圧マージンを表す。電圧マージンは、０〜Ｖｉｎの範囲を有する。しかしながら、図３１Ａ〜図３１Ｄに関連して上述されたように、及び図３２に示されるように、出力信号線３３０８上の出力電圧ＶＯ３３１０は、入力高電圧Ｖｉｎ３３１２よりもやや小さい。更に、接地状態３３１４及び電圧ＶＯ／２  ３３１６は、論理状態「０」、即ち入力信号のうちの一方又は両方がローであることに対応する論理状態に対応する。それゆえ、入力Ａ０  ３３０６及びＡ１  ３３０７の抵抗器ベースのＡＮＤ処理によって生成される新たな電圧マージン３３１８は、入力電圧マージン３３０２及び３３０４よりも著しく小さい。実際には、出力電圧マージン３３１８は、入力電圧マージンの１／２よりもやや小さい。それゆえ、抵抗器ベースのＡＮＤ演算は、入力電圧マージンを、２分の１よりもやや小さく圧縮、即ち２よりもやや大きな圧縮比で圧縮する。
【０１０４】
図３４Ａ〜図３４Ｄは、図３１Ａ〜図３１Ｄに用いられるのと同じ図の取り決めを用いて、３アドレス線デマルチプレクサにおいて得られる出力信号線電圧を示す。３アドレス線デマルチプレクサの場合、信号線に対して出力される電圧は、図３４Ａに示されるように、出力信号線が選択される際に、入力電圧Ｖｉｎに概ね等しく、それ以外の場合には、入力アドレス、及び出力信号線のアドレスに応じて、２Ｖｉｎ／３、Ｖｉｎ／３及び０のうちの１つである。図３５は、図３３に用いられるのと同じ図の取り決めを用いて、３アドレス線デマルチプレクサの入力電圧マージン及び出力電圧マージンを示す。図３５に示されるように、出力電圧マージン３５０２は、入力電圧マージン３５０４の約３分の１の電圧マージンであり、即ち、言い換えると、３分の１よりもやや小さく圧縮される。結果として、ｎ個の入力アドレス線の場合に、出力電圧マージンは０〜Ｖｉｎ／ｎの範囲を有する。図３６は、図３０Ａに示されたタイプの抵抗器ベースのデマルチプレクサについて、アドレス信号線入力の数が増えるのに応じて、電圧マージンが減少するプロットを示す。
【０１０５】
図３７Ａ及び図３７Ｂは、本発明の一実施形態を表す、図３０Ａ〜図３６に関連して上述された、抵抗器ベースのデマルチプレクサによって引き起こされる電圧マージン圧縮を改善するための１つの手法を示す。図３７Ａは、３アドレス線の抵抗器ベースのデマルチプレクサ３７００のブロック図を示す。３つの外部入力アドレス線３７０２〜３７０４、及び８つの出力信号線３７０６〜３７１３を有する抵抗器ベースのデマルチプレクサ３７００が示されており、各線は、異なる３ビット２値アドレスを付されており、そのアドレスによって選択される。２３個の取り得る３ビットアドレスのそれぞれに対応する単一の出力信号線が存在する。図３０Ａに示されるタイプの抵抗器ベースのデマルチプレクサは、選択された出力信号線に、アドレス信号線に入力される概ね高電圧の論理「１」電圧Ｖｉｎをかけることによって、所与の３ビット入力信号に対して、１つの出力信号線を選択する。全ての他の非選択信号線は、高電圧状態と接地との間の中間の電圧状態を有する。所与の３ビットアドレスの入力から生じる電圧状態の最小分離は、２つの出力信号線の３ビットアドレスが１ビットだけ異なる場合に、２つの出力信号線間で得られる。例えば、図３７Ａに示されるように、アドレス線３７０２〜３７０４に入力されるアドレスにかかわらず、出力信号線３７０６及び３７０７の電圧状態はＶｉｎ／３だけ異なる。２ビットだけ異なる３ビットアドレスを有する出力信号線は、２Ｖｉｎ／３だけ電圧状態が異なり、３ビットだけ異なる３ビットアドレスを有する出力信号線は、入力論理電圧Ｖｉｎの概ね最大電圧マージンだけ電圧が異なる。
【０１０６】
出力電圧マージンを大きくするために、入力アドレス線の数によってアドレス指定され得る信号線の最大数よりも少ない信号線を、出力用に構成することができ、それらのアドレスは、最大限可能なビット数だけ異なるように注意深く選択される。例えば、図３７Ｂに図式的に示される抵抗器ベースのデマルチプレクサは、図３７Ａに示されるデマルチプレクサと同様に、３つの外部入力アドレス信号線３７２０〜３７２２を含む。しかしながら、図３７Ｂに示されるデマルチプレクサは、４つの出力信号線３７２４〜３７２７しか含まない。出力信号線のアドレスは、互いに２ビットだけ異なるように、２３個の取り得る３ビットアドレスの中から注意深く選択されている。例えば、信号線３７２４の３ビット外部アドレス、「０００」３７３０は、２ビットだけ、信号線３７２５の３ビットアドレス「０１１」３７３２と異なる。４つの出力信号線３７２４〜３７２７はそれぞれ、図３７Ｂに示されるように、出力信号線に対応する３ビット外部内部アドレスのうちの最初の２ビットを含む、一意の内部２ビットアドレスを割り当てられることができる。従って、４つの出力信号線３７２４〜３７２７の２ビット内部アドレスはそれぞれ、「００」、「０１」、「１０」、「１１」である。出力信号線のそれぞれの３ビット外部アドレスは、他の全ての出力信号線の外部アドレスと２ビットだけ異なるので、所与の出力信号線の電圧状態は、任意の他の出力信号線の電圧状態と２Ｖｉｎ／３だけ異なる。従って、４つの出力信号線に一意のアドレスを与えるために必要とされるアドレス信号線よりも多くのアドレス信号線を用いることによって、即ち、言い換えると、追加の外部アドレス信号線を用いることによって、且つ出力信号線の外部アドレスを互いから適切に間隔を置くように選択することによって、出力電圧マージンは、図３７Ａに示されたデマルチプレクサの出力電圧マージンに対して２倍になる。
【０１０７】
図３８は、本発明の一実施形態を表す、図３７Ｂに関連して説明されたデマルチプレクサの抵抗器ベースの具現化形態を示す。図３８に示される具現化形態では、入力アドレス信号線Ｓ００  ３８０２のような各入力アドレス信号線は、３つの抵抗器構成要素を通じて２つの入力アドレス線Ａ０  ３８０４及びＡ１  ３８０６と、２つの入力アドレス線３８１０の排他的論理和と、それらの相補的信号線３８１２〜３８１４とに対応する、６つの垂直クロスバー信号線、即ち内部アドレス信号線のうちの３つに相互接続される。２つの入力アドレス線３８１０の排他的論理和、及びその相補信号を搬送する信号線は、追加の内部アドレス線であると見なすことができる。かくして、２２個の出力信号線のそれぞれにアクセスするために必要とされる２２個の外部アドレスは、２３アドレスの内部アドレス空間にマッピングされるので、内部の出力信号線アドレスは、出力信号線アドレスが入力アドレス空間を隙間なく占める際に生じるような１ビットではなく、２ビットだけ互いに異なる。
【０１０８】
要約すると、追加アドレス線を用いることにより、各信号線を一意にアドレス指定するために必要とされるアドレス空間よりも大きなアドレス空間が与えられる。これは、追加外部アドレス線を利用し、信号線にアクセスするために、良好に分散した１組の外部アドレスだけを用いることによって、即ち、言い換えると、内部アドレスと信号線との間で一対一にマッピングして、必要以上に大きな外部アドレス空間を小さな内部アドレス空間にマッピングすることによって果たすことができる。代案として、追加内部アドレス線を用いて、外部アドレスと信号線との間で一対一にマッピングしている外部アドレス空間を、信号線毎に良好に分散したアドレスを有する、より大きな内部アドレス空間にマッピングすることによって、これを果たすことができる。
【０１０９】
先のセクションにおいて説明されたように、［ｎ，ｋ，ｄ］コードと呼ばれる、コードワード間に最小ハミング距離ｄを有する２ｋ長ｎビット列から成る上記の２値線形コード（「ＢＬＣ」）を用いて、２ｎアドレス空間内に２ｋ個の疎なアドレスを生成することができる。出力信号線のｋビットアドレスａから、一次変換、即ちμ＝ａ・Ｇによって、２ｋ個の出力信号線毎にｎビットアドレスμを生成することができる。ただし、Ｇはｋ×ｎ生成行列である。例えば、生成行列
2008539527.tif 000029
を用いて、図３７Ｂ及び図３８に示される３アドレス線、４出力信号線デマルチプレクサの４つの出力信号線に対する３ビットアドレスが生成される。０〜２ｋ−１の範囲にある、概ね隙間なく詰め込まれたｋビット出力信号線アドレスは共に、ベクトルＳを形成するものと見なすことができ、出力信号線を選択するためにデマルチプレクサ内で用いられる、対応するｎビット内部アドレスは、Ｓ内の各アドレスと適切な生成作用素Ｇとの行列乗算によって生成されるベクトルＶを共に構成するものと見なすことができる。入力信号線はベクトルＡを形成するものと見なすことができ、エンコーダ回路からの出力信号線は、ベクトルＵを形成するものと見なすことができる。図３９は、図３７Ｂ及び図３８に示された、本発明の一実施形態を表す、３アドレス線、４出力信号線デマルチプレクサの具現化形態における信号線の集まりに対するベクトルＡ、Ｕ、Ｖ及びＳ間の対応を示す。
【０１１０】
図４０Ａ及び図４０Ｂは、本発明の種々の実施形態における、出力信号線のｎビットアドレスと入力ｎビットアドレスとのビット数の違いによる、出力信号線の電圧状態の差を示す図である。図４０Ａに示されるように、出力信号線のｎビットアドレスが、アドレス内のビット数ｎに関係なく、入力ｎビットアドレスに厳密に一致する場合、又はアドレス信号線の対応する番号に厳密に一致する場合、出力信号線は、論理状態「１」に対応する入力電圧Ｖｉｎに概ね等しい電圧状態を有する。しかしながら、図４０Ｂに示されるように、出力信号線のｎビットアドレスが、入力ｎビットアドレスとｒビットだけ異なる場合、出力信号線の電圧状態は概ね、ｍＶ／（ｍ＋ｒ）に等しい。ただし、ｒ＝一致しないビットの数、及びｍ＝一致するビットの数である。従って、内部ｎビットアドレスを生成するためにＢＬＣを選択する場合、ハミング距離ｄが大きいほど、大きな電圧マージンを生じる。
【０１１１】
図４１は、本発明の種々の実施形態に関して、アドレス空間のためのアドレス距離分布を示す。図４１では、隙間なく詰め込まれた３ビットアドレス空間に対応する［３，３，１］コードを用いて、アドレス差分布が例示される。図４１では、アドレス「０００」４１０２が、アドレス空間内の基準アドレスとして選択される。その際、基準アドレス４１０２と、アドレス空間内の他の各アドレスとの間のビットの距離が計算される。その距離は単に、２つのアドレス間で異なるビット位置の数である。従って、例えば、基準アドレス「０００」４１０２とアドレス「００１」４１０４との間の距離は、２つのアドレスは最後のビット位置だけが異なるので１である。この距離は、基準アドレス４１０２とアドレス「００１」４１０４との間の、曲線の矢印４１０８に関連付けられるシンボル１  ４１０６によって示される。基準アドレスからの種々のそれぞれの取り得る距離におけるアドレスの数が、棒グラフ４１１０としてプロットされる。基準アドレスからの距離０には、即ち基準アドレスそのものには１つのアドレスがあり、それゆえ、距離０において高さ１をプロットされた棒４１１２がある。同様に、基準アドレスから１の距離には３つのアドレス４１０４、４１１４及び４１１６があり、それゆえ、棒グラフ４１１０内の距離１には、高さ３の棒４１１８が配置される。残りの距離２及び３も同様にプロットされる。従って、その棒グラフは、［３，３，１］アドレス空間４１００内のアドレス差の分布を表す。ＢＬＣは、どのアドレスが基準アドレスとして選択されるかにかかわらず、同じ同一のアドレス差分布が生成されるという特性を有する。一例として、図４１の右側では、基準アドレスとして第２のアドレス４１０４が選択され、その距離計算は、棒グラフ４１１０に示されるのと全く同じアドレス差分布を生成する。
【０１１２】
上述されたように、図４０Ａ及び図４０Ｂを参照すると、追加アドレス線、及びＢＬＣに従って生成されるｎビットアドレスを用いる抵抗器ベースのデマルチプレクサ内の出力信号線間の電圧状態の最小差は、電圧分離が最も小さな２つの出力信号線の２つのアドレスが異なるビット数を、全数ｎアドレスビットで割って、入力電圧Ｖｉｎを掛けた値に等しい。それゆえ、電圧分離が最も小さな出力信号線が異なるビット数はｄ、即ちそのＢＬＣのハミング距離である。出力信号線間の最大電圧状態の分離は、アドレス差分布の幅として求めることができる。図４２は、棒グラフとして表される、本発明の種々の実施形態に関する仮定的なアドレス差分布を示す。図４２では、出力信号線間の最小電圧分離ｄｍｉｎは、ハミング距離ｄ４２０２として示され、出力信号線間の最大電圧差ｄｍａｘは、その分布の幅４２０４、即ちその分布内の最大アドレス差である。抵抗器ベースのデマルチプレクサの動作から結果として生じる電圧マージンの圧縮比はｄｍａｘ／ｄｍｉｎである。従って、ｄｍａｘに対してｄｍｉｎが減少すると、圧縮比が増加し、結果として、入力電圧マージンの圧縮が大きくなり、出力電圧マージンが益々小さくなる。このため、狭い幅及び大きなｄｍｉｎを有するアドレス差分布は、より大きな幅のアドレス差分布よりも望ましい。アドレス分布に関して、広がりＳと呼ばれる測定基準を、以下のように計算することができる。即ち、
Ｓ＝（ｄｍａｘ−ｄｍｉｎ）／ｄｍａｘ
広がりＳは０〜１の範囲を有し、大きな広がりを有するアドレス分布を有するＢＬＣよりも、小さな広がりを有するアドレス分布を有するＢＬＣが好ましい。
【０１１３】
図４３は、図４１及び図４２に示された分布プロットに類似した、差の軸に沿って連続した曲線としてプロットされた、本発明の種々の実施形態に関する多数の異なる仮定的なアドレス差分布を示す。図４３では、各アドレス差分布は、計算された広がりＳに関連付けられる。アドレス差分布が狭くなると、Ｓの値が小さくなる。アドレス差分布が最も狭く、単一の柱、又はスパイク４３０２のようなスパイクによって表される場合、対応するＢＬＣのハミング距離ｄに関係なく、計算された広がりＳ＝０である。そうでない場合には、ＢＬＣの平均アドレス差が増加すると、計算された広がりＳが減少する。例えば、図４３では、アドレス差分布４３０４及び４３０６は、同じ幅及び形状を有するが、アドレス差分布４５０６は、より大きな平均アドレス差を有する。アドレス差分布は、平均アドレス差が大きくなるほど、小さい計算された広がりＳを有することが、図４３から明らかである。上述されたように、平均アドレス差が大きくなると、出力信号線間の電圧分離が大きくなる。それゆえ、より小さい計算された広がり値Ｓを生じるアドレス差分布を有するＢＬＣほど、抵抗器ベースのデマルチプレクサを設計するのに望ましい。広がり測定基準をわずかに変更することによって、対応するＢＬＣの望ましさに常に相互に関連付けられる広がり測定基準Ｓ’を、以下のように求めることができる。即ち、
Ｓ’＝（ｄｍａｘ−（ｄ＋ｃ））／ｄｍａｘ
ただし、ｃは定数である。変更された広がり測定基準Ｓ’は、０に近づくが、決して０に等しくない。スパイクアドレス差分布の場合、アドレス差が大きいほど、計算されたＳ’値が小さくなる。
【０１１４】
図４４Ａ〜図４４Ｄは、本発明の種々の実施形態による、抵抗器ベースのデマルチプレクサを設計する際に用いるための特定のＢＬＣの望ましさを反映する第２の測定基準を示す。その広がり測定基準は出力信号線アドレス間の距離に対するＢＬＣの望ましさを反映するが、広がり測定基準Ｓ及びＳ’は、他のＢＬＣ特性に対するＢＬＣの望ましさを反映しない。例えば、ＢＬＣ［ｎ，ｋ，ｄ］に従って２ｋ個の出力信号線をアドレス指定するために必要とされるｎ個のアドレス信号線は、デマルチプレクサの逆多重化効率を反映する。アドレス信号線の数ｎが出力信号線の数２ｋ以上である場合には、デマルチプレクサは、逆多重化機能を実行しないことは明らかである。一般に、アドレス線に対する出力信号線の比が大きいと、デマルチプレクサがｎビット入力アドレスを逆多重化する効率が高くなる。従って、第２の効率性測定基準Ｒは、Ｒ＝ｋ／ｎとして定義され得る。
【０１１５】
図４４Ａは、［１８，５，ｄ］ＢＬＣによって定義される３６（２ｎ）個の垂直アドレス線及び３２個の出力信号線を有する非効率的なデマルチプレクサを示す。図４４Ａに示されるように、この仮定的なデマルチプレクサに関して計算された効率性測定基準Ｒは０．２７８である。図４４Ｂ〜図４４Ｄは、効率が高くなっていく一連のデマルチプレクサを示しており、図４４Ｂに示されるデマルチプレクサの０．５から、図４４Ｄに示されるデマルチプレクサの１．０まで、効率性測定基準Ｒ値が増加している。図４４Ｄに示されるデマルチプレクサは、［５，５，ｄ］ＢＬＣに従って設計される。従って、出力信号線のアドレスに対する入力アドレス線の冗長性はなく、従って、ハミング距離ｄは１に等しい。かくして、効率性測定基準Ｒ値は、低い値から１．０の最大値までの範囲を有する。
【０１１６】
図４５は、本発明の種々の実施形態による、抵抗器ベースのデマルチプレクサを設計するためのＢＬＣを選択することに関連付けられた種々のパラメータ及び測定基準の表を示す。最初の３つのパラメータｎ、ｋ及びｄは、［ｎ，ｋ，ｄ］ＢＬＣを指定するために用いられるパラメータに対応し、同様に、抵抗器ベースのデマルチプレクサの種々の設計パラメータに対応する。パラメータｎはアドレス線の数に等しい。パラメータｋは、ｌｏｇ２（出力信号線の数）に等しい。パラメータｄはｄｍｉｎに等しい。上述されたように、広がり測定基準Ｓ及びＳ’は、ＢＬＣの電圧マージン圧縮及びアドレス差に関連付けられる。Ｓが０に向かって減少すると、ＢＬＣの望ましさが高くなる。ハミング距離ｄ及び最大アドレス差ｄｍａｘは、パラメータｋ及びｎに関連し、広がり測定基準Ｓ又はＳ’を最小にすると、パラメータｋが最小になり、パラメータｎが最大になる傾向がある。デマルチプレクサの効率性測定基準Ｒは、パラメータｋ及びｎの両方に関連し、Ｒ測定基準値が増加すると共に、望ましさが高くなることを反映する。Ｒを最大にすることは、ｋを最大にし、ｎを最小にする傾向がある。しかしながら、一般に、ｋは特定のデマルチプレクサに関して一定であり、その場合には、広がり測定基準Ｓは、ｎの大きい方の値を好み、効率性測定基準Ｒは、ｎの小さい方の値を好む。一般に、適切な特性を有するＢＬＣは、ｎ及びｋが増加するのに応じて、計算又は特定するのが益々難しくなる。数百又は数千の出力信号線を含むことがある実際のデマルチプレクサを設計する際に、中程度の値〜大きい値のｎ及びｋを有するＢＬＣが特に有用である場合がある。
【０１１７】
ＢＬＣの全性能指数は、以下のように、測定基準Ｒ及びＳ’の関数として計算され得る。即ち、
ＦＯＭ＝ｆ（Ｒ，Ｓ’）
例えば、簡単な全性能指数は以下のように計算され得る。即ち、
ＦＯＭ＝ａＲｘ／ｂＳ’ｙ
ただし、ｘ、ｙ、ａ及びｂは定数である。計算された全性能指数が高いと、ＢＬＣの望ましさが高くなる。図４６は、本発明の種々の実施形態による、Ｓ’及びＲに対してプロットされた全性能指数ＦＯＭ＝ｆ（Ｒ，Ｓ’）の３次元グラフの仮定的な性能指数表面を示す。Ｒ＝１．０において、Ｓ’が０に近づくときに、全性能指数のピークが生じることに留意されたい。異なる全性能指数関数は、異なる形状及びピーク幅の性能指数表面を生成するが、一般に、図４６に示される性能指数表面の形に類似した形を有する。大きなｎ値及びｋ値を有するＢＬＣは、計算すること、及びそうでなければ特定することが難しい場合があるので、ＢＬＣを計算するコスト、又は見つけるコストが、全性能指数に織り込まれる場合、結果として、噴火口の形状を連想させる形を有する性能指数表面が生じる場合がある。図４７は、本発明の種々の実施形態による、ＢＬＣを特定又は計算するコストが、全性能指数に含まれる、性能指数表面を示す。
【０１１８】
測定基準Ｒ及びＳ’の特定は、抵抗器ベースのデマルチプレクサを設計するのに適したＢＬＣを特定するための方法に基礎を与える。図４８は、本発明の一実施形態を表す、抵抗器ベースのデマルチプレクサを開発するための望ましいＢＬＣを特定するための方法の一実施形態を示す制御流れ図である。ステップ４８０２では、デマルチプレクサに必要とされる最小のｋ値が求められる。次のステップ４８０４では、計算された全測定基準の合格判定しきい値を求め、それを用いて、合格判定しきい値変数を初期化する。その後、ステップ４８０６〜４８１１のループでは、１組の異なるＢＬＣのそれぞれが評価される。ステップ４８０６では、１組のＢＬＣの次のＢＬＣが受け取られ、受け取られたＢＬＣのパラメータｎ、ｋ、ｄ、ｄｍａｘ、Ｒ及びＳ’が求められる。ステップ４８０７では、そのルーチンが、受け取られたＢＬＣのパラメータｋがステップ４８０２において求められた最小のｋ値よりも大きいか否かを判定する。そうでない場合には、現在検討されているＢＬＣが拒否される。その後、ステップ４８０８において、現在検討されているＢＬＣに関して全性能指数が計算され、合格判定しきい値変数と比較される。受け取られたＢＬＣに関して計算された全測定基準が、しきい値よりも大きい場合には、ステップ４８０９において、受け取られたＢＬＣが合格したコードのリストに追加され、ステップ４８１０において、現在検討されているＢＬＣを追加した後の合格したＢＬＣのリストに基づいて、合格判定しきい値変数を調整することができる。ステップ４８０８において判定されるように、計算された全測定基準が、そのしきい値以下になる場合には、現在検討されているＢＬＣが拒否される。ステップ４８１１において判定されるように、その方法によって検討される１組のＢＬＣの中に、更なるＢＬＣが残存する場合、そのループが続けられる。
【０１１９】
図４９〜図５３は、多数の異なる線形２値コードについて、アドレス距離分布、即ち距離プロファイルを示す。図４９は、［７，７，１］コードの距離プロファイルを示し、広がりＳの値は０．８６である。図５０は、［１２，７，４］コードの距離プロファイルを示し、広がりＳの値は０．６７である。距離プロファイルが図４９に示される［７，７，１］コードの効率は、１．０の最大値をとるが、広がり値Ｓ＝０．８６は、距離プロファイルが図５０に示される、［１２，７，４］コードの広がり値Ｓ＝０．６７よりもはるかに望ましくない。対照的に、［１２，７，４］コードは、０．５８３のはるかに低い効率性測定基準値Ｒを有する。図５１は、削除コードと呼ばれる、全て「１」ビットから成るコードワードを除去することによって構成された［１１，６，４］コードの距離プロファイルを示す。その広がり値Ｓは、距離プロファイルが図５０に示される［１２，７，４］コードの広がり値から大幅に減少する。図５２は、０．３３の大幅に低い広がり値を有する［１９，６，８］コードの距離プロファイルを示す。しかしながら、［１９，６，８］コードは、０．３１６の相対的に低い効率性測定基準Ｒ値を有する。図５３は、［３１，５，１６］等距離コードの距離プロファイルを示しており、０．０の最適な広がり値を有するが、明らかに最適でない０．１６１の効率性測定基準Ｒを有する。図５４は、本発明の種々の実施形態を表す、デマルチプレクサを設計する際に用いるために評価される多数の異なるタイプのＢＬＣの効率性測定基準Ｒ対広がり測定基準値Ｓの２次元プロットを示す。これらのコードのＲ値及びＳ値は、図４６に示されるように、最も望ましいコードが入るべき、２次元プロットの最適な左上角から離れる傾向があることに留意されたい。相対的に高い効率性測定基準Ｒ値及び相対的に低い広がり測定基準Ｓ値を有する、デマルチプレクサを設計するために特に有用であるＢＬＣを特定することは困難である。
【０１２０】
［ｋ，ｋ，１］コードに従って設計されたデマルチプレクサにおいてのような、隙間なくアドレス指定される出力信号線を指定するために必要とされるアドレス線よりも多くの数のアドレス線を用いることによって提供される冗長性は、ナノスケール及び部分的にナノスケールのデマルチプレクサにおける耐欠陥性を高めるのに有用である。ｄ＞１を有する線形２値コードに従って設計されるナノスケールデマルチプレクサは、多数の欠陥を被る可能性があり、それにより出力信号線をもはや一意にアドレス指定できなくなる。図５５Ａ〜図５５Ｄは、図３８に最初に示された、本発明の一実施形態を表す、３アドレス線、４出力信号線のデマルチプレクサ内でのスタックオープン又は断線の欠陥の影響を示す。図５５Ａでは、デマルチプレクサ５５０２は無傷であり、欠陥はない。図３７Ｂにおいて最初に示されたように、全て０のコード５５０４と、出力信号線の２ビットアドレスに対応する他の３ビットコード５５０６〜５５０８との間のビットの距離、即ち電圧差は容易に計算される。無傷のデマルチプレクサの場合、４つの出力信号線の４つの２ビットアドレスに対応する４つの３ビット内部アドレスは、２ビット、即ち２Ｖｉｎ／３の電圧差だけ互いから分離される。アドレス「００」がアドレス線Ａ０及びＡ１に入力される場合に、内部アドレス５５０４、即ち選択された出力信号線の内部アドレスと、他の３つの内部アドレス５５０６〜５５０８との間の電圧差の分布のプロットが、図５５Ａの右側５５１０において示される。その分布は、選択された３ビット内部アドレス、即ち内部アドレス「０００」から０ボルトの距離に１つの３ビット内部アドレス５５１２が存在し、及び選択された出力信号線と２Ｖｉｎ／３だけ電圧が異なる選択されていない出力信号線に対応する３つの内部アドレス（５５０６〜５５０８）５５１４が存在することを示す。
【０１２１】
図５５Ｂは、図５５Ａと同じ図の取り決めを用いて、アドレス信号線Ａ０及びＡ１にアドレス「００」を入力することによって出力信号線「００」が選択され、ナノワイヤクロスバーの第２の垂直信号線においてスタックオープン欠陥が生じている場合の、出力信号線の電圧差分布を示す。スタックオープン欠陥は、記号「Ｘ」５５１６でもって破損した信号線として示される。選択された出力信号線Ｓ００上のＶｉｎ電圧と他の出力信号線との間の電圧差が計算され、図の中央にあるアドレス表５５１８に示される。電圧差分布のプロットが、図の右側５５２０に示される。選択された出力信号線と、選択されていない２つの出力信号線Ｓ０１及びＳ１１との間の電圧差が、欠陥５５１６の存在によって減少している。出力信号線Ｓ０１の場合について考える。出力信号線Ｓ００が選択される場合、欠陥５５１６によって、抵抗性素子５５２２を通じて出力信号線Ｓ０１が接地に接続されなくなる。それゆえ、出力信号線Ｓ０１は１つの抵抗性素子５５２４を通じてハイに引っ張られ、他の残りの抵抗性素子５５２６を通じてローに引っ張られる。それゆえ、出力信号線Ｓ０１の電圧状態はＶｉｎ／２である。信号線Ｓ００と非選択信号線Ｓ１１との間の電圧状態分離においても類似した減少が生じる。分布プロット５５１０から看取されるように、選択された出力信号線と選択されていない出力信号線との間の電圧差に対応するただ１つの点（図５５Ａの５５１４）は、図５５Ｂでは、２つの点５５２８及び５５３０に分割され、そのうちの一方５５２８は、選択された出力信号線と、３つの選択されていない出力信号線のうちの２つとの間の減少した最小電圧分離を表す。
【０１２２】
図５５Ｃは、図５５Ａ及び図５５Ｂと同じ図の取り決めを用いて、３アドレス線、４出力信号線のデマルチプレクサ内の第２のスタックオープン欠陥の影響を示す。第２の欠陥５５３２の結果として、ただ１つの非選択信号線電圧差の点（図５５Ａの５５１４）が３つの異なる電圧分離点５５３４〜５５３６に分割される。更に欠陥があると、非選択出力信号線電圧の範囲が更に広くなる。図５５Ｄは、図５５Ａ〜図５５Ｃと同じ図の取り決めを用いて、３アドレス線、４出力信号線のデマルチプレクサにおける第３のスタックオープン欠陥の影響を示す。選択された出力信号線Ｓ００と非選択出力信号線Ｓ０１との間には電圧分離がないままであるので、第３の欠陥は本質的にデマルチプレクサを破壊する。再び、更なる影響があると、非選択出力信号線の電圧状態の範囲が更に広がり、選択された出力信号線と、最も近い非選択出力信号線との間の最小電圧分離が更に減少する。
【０１２３】
図５６は、図５５Ａ〜図５５Ｃに示されるような［１１，６，４］線形２値コードに従って設計された、本発明の一実施形態を表すデマルチプレクサの同じ欠陥傾向を示す。図５６から看取されるように、横軸５６０２に沿ってプロットされた欠陥の数が増えると、非選択出力信号線間の電圧分離が減少し、非選択出力信号線の電圧状態の範囲が広くなり、選択された出力信号線と非選択出力信号線との間の最小電圧分離が減少する。図５７及び図５８はそれぞれ、［１１，６，４］線形２値コード及び［３１，５，１６］線形２値コードに従って設計された、本発明の実施形態を表すデマルチプレクサ内の欠陥の数が増加するにつれて、非選択出力信号線の電圧状態の範囲が増加することを示す。例えば、図５７では、デマルチプレクサによって３つの欠陥が許容されるが、４つ目の欠陥が発生すると、選択された出力信号線と最も近い非選択出力信号線との間の電圧分離が０まで降下し、結果として、図５５Ｄに示されるように、２つの出力信号線を区別することができなくなる。一般に、線形２値コードの広がり測定基準値が小さくなるほど、その線形２値コードに従って設計されるデマルチプレクサによって提供される耐欠陥性が大きくなる。図５８から看取されるように、上述された［３１，５，１６］線形２値コードに従って設計されたデマルチプレクサでは、１５個の欠陥を許容することができる。図５９は、デマルチプレクサ内に存在する欠陥の数に関連してデマルチプレクサについて計算された、本発明の実施形態を表す広がり測定基準Ｓのプロットを示す。図５９において示されるように、広がり測定基準Ｓは、欠陥の数と共に線形に増加し、より大きい初期の広がり測定基準値を有する［１１，６，４］線形２値コードの場合、急激に減少する。
【０１２４】
本発明は、特定の実施形態に関して説明されてきたが、本発明がこの実施形態に限定されることは意図されていない。本発明の思想内にある変更形態が、当業者には明らかであろう。例えば、線形ブロックコードに加えて、多くの他のタイプの誤り制御符号化技術を用いて、上述されたデマルチプレクサの実施形態のような、抵抗器ロジックナノスケール及びマイクロスケールの電子デバイスを設計することができる。上述のナノスケール相互接続インターフェースは、デマルチプレクサを含む、複合的なナノスケール及びマイクロスケールの電子デバイスに適しているが、一般に、マイクロスケール電子回路とナノスケール電子回路との間の多くの異なるインターフェースに、及び純然たるナノスケールデバイスにおいて適用することができる。更に、本発明の技術は、２次元のメモリ及び回路だけでなく、３次元以上の回路及びメモリにも適用することができる。上記の説明では、効率性測定基準Ｒ、広がり測定基準Ｓ及び全性能指数ＦＯＭを含むいくつかの測定基準が用いられるが、多くの他の測定基準を考案して用いて、ｋ個の出力線とｎビットのアドレスとの間を符号化に基づいてマッピングするように設計されるデマルチプレクサ、又は他のアドレス指定回路の所望の量を定量化することができ、ここで、ｌｏｇ２ｎ＞ｋである。上記で説明されたように、それらの量は、アドレス間の広い分離を含むが、ｋ個のアドレスに対するアドレス分離の狭い分布、及び所望の頑強性及び電圧マージン圧縮を達成するのにできる限り少ない追加のアドレス線を含む。図４８に関連して上述された特定の探索の実施形態に加えて、アドレスの所望の符号化を探索するための多くの異なる実施形態を実施することができる。これらの実施形態は、多くの異なる制御構造、モジュール編成、変数名、及び他のそのようなプログラミングパラメータを用いて、多くの異なる言語において実施され得る。
【０１２５】
説明を目的とする上記の記述は、本発明の完全な理解を提供するために、特定の学術用語が用いられた。しかしながら、本発明を実施するために特定の詳細が必要とされないことは当業者には明らかであろう。本発明の特定の実施形態に関する上記の説明は、例示及び説明のために提示された。それらは、網羅的であること、又は開示されたそのものずばりの形態に本発明を限定することを意図していない。明らかに、上記の教示に鑑みて、多くの修正形態及び変形形態が可能である。本実施形態は、本発明の原理とその実際的な用途とを最もわかりやすく説明して、それにより当業者が、企図される特定の用途に適するような様々な変更と共に、本発明及び様々な実施形態を最もよく利用できるようにするために図示されて説明されている。本発明の範囲は、添付の特許請求の範囲及びそれらの等価物によって規定されることが意図されている。
【図面の簡単な説明】
【０１２６】
【図１】ナノスケール／マイクロスケール複合型の電子メモリデバイスのハイレベル図である。
【図２】ナノスケール／マイクロスケール複合型の電子メモリデバイス内のナノワイヤクロスバーメモリ素子サブアレイの概略図である。
【図３Ａ】ナノスケール／マイクロスケール複合型の電子メモリデバイス内の簡単な、ナノスケールとマイクロスケールとの間のインターフェースを示す図である。
【図３Ｂ】ナノスケール／マイクロスケール複合型の電子メモリデバイス内の簡単な、ナノスケールとマイクロスケールとの間のインターフェースを示す図である。
【図４Ａ】図３Ａ及び図３Ｂに示されるナノスケール相互接続インターフェース内の内部マイクロエレクトロニクスアドレス信号線に入力された４つの考えられる信号パターンから生じる、水平方向のナノワイヤ上の電圧を示す図である。
【図４Ｂ】図３Ａ及び図３Ｂに示されるナノスケール相互接続インターフェース内の内部マイクロエレクトロニクスアドレス信号線に入力される４つの考えられる信号パターンから生じる、水平方向のナノワイヤ上の電圧を示す図である。
【図４Ｃ】図３Ａ及び図３Ｂに示されるナノスケール相互接続インターフェース内の内部マイクロエレクトロニクスアドレス信号線に入力される４つの考えられる信号パターンから生じる、水平方向のナノワイヤ上の電圧を示す図である。
【図４Ｄ】図３Ａ及び図３Ｂに示されるナノスケール相互接続インターフェース内の内部マイクロエレクトロニクスアドレス信号線に入力される４つの考えられる信号パターンから生じる、水平方向のナノワイヤ上の電圧を示す図である。
【図５】ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から生じる、ナノワイヤの電圧状態を示す表である。
【図６】失敗した整流接続に関して、図３Ａ〜図４Ｄに関連して上述されたナノスケール相互接続インターフェースを示す図である。
【図７Ａ】図４Ａと同じ図の取り決めを用いて、アドレス信号線に入力された異なる２ビット信号パターンで生じる、ナノワイヤの電圧状態を示す図である。
【図７Ｂ】図４Ｂと同じ図の取り決めを用いて、アドレス信号線に入力された異なる２ビット信号パターンで生じる、ナノワイヤの電圧状態を示す図である。
【図７Ｃ】図４Ｃと同じ図の取り決めを用いて、アドレス信号線に入力された異なる２ビット信号パターンで生じる、ナノワイヤの電圧状態を示す図である。
【図７Ｄ】図４Ｄと同じ図の取り決めを用いて、アドレス信号線に入力された異なる２ビット信号パターンで生じる、ナノワイヤの電圧状態を示す図である。
【図８】図６〜図７Ｄに示される欠陥のあるナノスケール相互接続インターフェースについて、図５において用いられたのと同じ図の取り決めを用いて、ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から結果として生じるナノワイヤの電圧状態を示す表である。
【図９】２つの整流相互接続に欠陥がある、ナノスケール相互接続インターフェースを示す図である。
【図１０】図９に示された欠陥のあるナノスケール相互接続インターフェースについて、図５及び図８に用いられたのと同じ図の取り決めを用いて、ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から結果として生じるナノワイヤの電圧状態を示す表である。
【図１１】図３Ａ〜図４Ｄに示された相互接続インターフェースに類似の変形されたナノスケール相互接続インターフェースを示す図である。
【図１２Ａ】図１１に示された、ナノスケール相互接続インターフェースのアドレス信号線に対して２ビットアドレスを入力することから生じるナノワイヤ電圧状態を示す図である。
【図１２Ｂ】図１１に示された、ナノスケール相互接続インターフェースのアドレス信号線に対して２ビットアドレスを入力することから生じるナノワイヤ電圧状態を示す図である。
【図１２Ｃ】図１１に示された、ナノスケール相互接続インターフェースのアドレス信号線に対して２ビットアドレスを入力することから生じるナノワイヤ電圧状態を示す図である。
【図１２Ｄ】図１１に示された、ナノスケール相互接続インターフェースのアドレス信号線に対して２ビットアドレスを入力することから生じるナノワイヤ電圧状態を示す図である。
【図１３】図１１〜図１２Ｄに示された欠陥のあるナノスケール相互接続インターフェースについて、図５、図８、及び図１０に用いられたのと同じ図の取り決めを用いて、ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から結果として生じるナノワイヤの電圧状態を示す表である。
【図１４】単一の欠陥のある整流相互接続を有する、図１１に示された変形されたナノスケール相互接続インターフェースを示す図である。
【図１５Ａ】アドレス信号線に入力された２ビットアドレスから生じるナノワイヤの電圧状態を示す、図１２Ａに類似の図である。
【図１５Ｂ】アドレス信号線に入力される２ビットアドレスから生じるナノワイヤの電圧状態を示す、図１２Ｂに類似の図である。
【図１５Ｃ】アドレス信号線に入力される２ビットアドレスから生じるナノワイヤの電圧状態を示す、図１２Ｃに類似の図である。
【図１５Ｄ】アドレス信号線に入力される２ビットアドレスから生じるナノワイヤの電圧状態を示す、図１２Ｄに類似の図である。
【図１６】図１４〜図１５Ｄに示された欠陥のある変形されたナノスケール相互接続インターフェースについて、図５、図８、図１０、及び図１３に用いられたのと同じ図の取り決めを用いて、ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から結果として生じるナノワイヤの電圧状態を示す表である。
【図１７】欠陥のある２つの整流接続を有する、最初に図１１に示された、変形されたナノスケール相互接続インターフェースを示す図である。
【図１８】図１７に示された欠陥のある変形されたナノスケール相互接続インターフェースについて、図５、図８、図１０、図１３、及び図１６に用いられたのと同じ図の取り決めを用いて、ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から結果として生じるナノワイヤの電圧状態を示す表である。
【図１９】図１１に示されたのと類似であるが、３つの欠陥のある整流接続を有する、欠陥のある変形されたナノスケール相互接続インターフェースを示す図である。
【図２０】図１７に示された欠陥のある変形されたナノスケール相互接続インターフェースについて、図５、図８、図１０、図１３、及び図１６に用いられたのと同じ図の取り決めを用いて、ナノスケール相互接続インターフェースのマイクロエレクトロニクスアドレス信号線に入力されたアドレス信号から結果として生じるナノワイヤの電圧状態を示す表である。
【図２１】複数のマイクロワイヤから１つのナノワイヤへの２つの接続の喪失を含む、変形されたナノスケール相互接続インターフェースにおける、一意のアドレス指定能力の喪失を示す図である。
【図２２】複数のマイクロワイヤから１つのナノワイヤへの２つの接続の喪失を含む、変形されたナノスケール相互接続インターフェースにおける、一意のアドレス指定能力の喪失を示す図である。
【図２３Ａ】図３Ａ〜図２２に関して説明されたナノスケール相互接続インターフェースにおける２ビットアドレス及び３ビットアドレスの頑強性を比較する図である。
【図２３Ｂ】図３Ａ〜図２２に関して説明されたナノスケール相互接続インターフェースにおける２ビットアドレス及び３ビットアドレスの頑強性を比較する図である。
【図２４Ａ】２ビットの完全に占有されたアドレス空間のアドレス空間トポロジを示す図である。
【図２４Ｂ】３ビットの疎らに占有されたアドレス空間のアドレス空間トポロジを示す図である。
【図２５】本発明の一実施形態を表す、ナノスケール相互接続インターフェースの耐欠陥性と耐故障性とを高めるために、エンコーダ構成要素を介してパリティチェックアドレス信号線を提供するための一般化された技術を示す図である。
【図２６Ａ】本発明の一実施形態を表す、到来するアドレス信号線のセットにパリティチェックアドレス信号線を付加する符号化回路の派生形態を示す図である。
【図２６Ｂ】本発明の一実施形態を表す、符号化回路に対応するデマルチプレクサの派生形態を示す図である。
【図２７】追加アドレス信号線を用いない場合、及び異なる数の追加アドレス信号線を指定するために多数の異なる線形ブロックコードを用いる場合の、１６Ｋビットクロスポイントメモリについて欠陥率に対してプロットされた単位面積当たりの正規化された予想されるアドレス指定可能ビット数のグラフである。
【図２８】追加アドレス信号線を用いないナノスケール相互接続インターフェース、及び様々な線形ブロックコードを用いて異なる数の追加アドレス信号線を指定するために設計されたナノスケール相互接続インターフェースのための、ナノワイヤの予想されるアドレス指定可能パーセンテージ対開放接続の確率のグラフである。
【図２９Ａ】先行する図面に示されたデマルチプレクサに類似の、ダイオードベースのデマルチプレクサを示す図である。
【図２９Ｂ】先行する図面に示されたデマルチプレクサに類似の、等価なトランジスタベースのデマルチプレクサを示す図である。
【図３０Ａ】マイクロスケール入力アドレス線又はサブマイクロスケール入力アドレス線がナノスケール信号線にインターフェースされる、簡単な抵抗器ベースのデマルチプレクサを示す図である。
【図３０Ｂ】マイクロスケール入力アドレス線又はサブマイクロスケール入力アドレス線がナノスケール信号線にインターフェースされる、簡単な抵抗器ベースのデマルチプレクサを示す図である。
【図３１Ａ】図３０Ａに示された抵抗器ベースのデマルチプレクサのナノスケール出力信号線上に現れる種々の電圧状態を示す図である。
【図３１Ｂ】図３０Ａに示された抵抗器ベースのデマルチプレクサのナノスケール出力信号線上に現れる種々の電圧状態を示す図である。
【図３１Ｃ】図３０Ａに示された抵抗器ベースのデマルチプレクサのナノスケール出力信号線上に現れる種々の電圧状態を示す図である。
【図３１Ｄ】図３０Ａに示された抵抗器ベースのデマルチプレクサのナノスケール出力信号線上に現れる種々の電圧状態を示す図である。
【図３２】任意の特定の２ビットアドレスが入力されるときに、図３０Ａに示された抵抗器ベースのデマルチプレクサのためのナノスケール出力信号線Ｓ上で取り得る電圧状態を要約する表である。
【図３３】図３０Ａに示されるような、抵抗器ベースのデマルチプレクサのための入力及び出力電圧マージンを要約する図である。
【図３４Ａ】図３１Ａ〜図３１Ｄに用いられるのと同じ図の取り決めを用いて、３アドレス線デマルチプレクサにおいて得られる出力信号線電圧を示す図である。
【図３４Ｂ】図３１Ａ〜図３１Ｄに用いられるのと同じ図の取り決めを用いて、３アドレス線デマルチプレクサにおいて得られる出力信号線電圧を示す図である。
【図３４Ｃ】図３１Ａ〜図３１Ｄに用いられるのと同じ図の取り決めを用いて、３アドレス線デマルチプレクサにおいて得られる出力信号線電圧を示す図である。
【図３４Ｄ】図３１Ａ〜図３１Ｄに用いられるのと同じ図の取り決めを用いて、３アドレス線デマルチプレクサにおいて得られる出力信号線電圧を示す図である。
【図３５】図３３に用いられるのと同じ図の取り決めを用いて、３アドレス線デマルチプレクサの入力電圧マージン及び出力電圧マージンを示す図である。
【図３６】図３０Ａに示されたタイプの抵抗器ベースのデマルチプレクサのためのアドレス信号線入力の数が増えるのに応じて、電圧マージンが減少するグラフである。
【図３７Ａ】本発明の一実施形態を表す、図３０Ａ〜図３６に関連して上述された、抵抗器ベースのデマルチプレクサによって引き起こされる電圧マージン圧縮を改善するための１つの手法を示す図である。
【図３７Ｂ】本発明の一実施形態を表す、図３０Ａ〜図３６に関連して上述された、抵抗器ベースのデマルチプレクサによって引き起こされる電圧マージン圧縮を改善するための１つの手法を示す図である。
【図３８】本発明の一実施形態を表す、図３７Ｂに関連して説明されたデマルチプレクサの抵抗器ベースの具現化形態を示す図である。
【図３９】図３８に示された、本発明の一実施形態を表す、３アドレス線、４出力信号線デマルチプレクサの具現化形態において、信号線の集合に対するベクトルＡ、Ｕ、Ｖ及びＳ間の対応を示す図である。
【図４０Ａ】本発明の種々の実施形態において、出力信号線のｎビットアドレスが入力ｎビットアドレスと異なるビット数に応じて、出力信号線の電圧状態の差を示す図である。
【図４０Ｂ】本発明の種々の実施形態において、出力信号線のｎビットアドレスが入力ｎビットアドレスと異なるビット数に応じて、出力信号線の電圧状態の差を示す図である。
【図４１】本発明の種々の実施形態に関して、アドレス空間のためのアドレス距離分布を示す図である。
【図４２】棒グラフとして表される、本発明の種々の実施形態に対する仮定的なアドレス差分布を示す図である。
【図４３】図４１及び図４２に示された分布プロットに類似した、異なる軸に沿って連続した曲線としてプロットされた、本発明の種々の実施形態に対する多数の異なる仮定的なアドレス差分布を示す図である。
【図４４Ａ】本発明の種々の実施形態による、抵抗器ベースのデマルチプレクサを設計する際に用いるための特定のＢＬＣの望ましさを反映する第２の測定基準を示す図である。
【図４４Ｂ】本発明の種々の実施形態による、抵抗器ベースのデマルチプレクサを設計する際に用いるための特定のＢＬＣの望ましさを反映する第２の測定基準を示す図である。
【図４４Ｃ】本発明の種々の実施形態による、抵抗器ベースのデマルチプレクサを設計する際に用いるための特定のＢＬＣの望ましさを反映する第２の測定基準を示す図である。
【図４４Ｄ】本発明の種々の実施形態による、抵抗器ベースのデマルチプレクサを設計する際に用いるための特定のＢＬＣの望ましさを反映する第２の測定基準を示す図である。
【図４５】本発明の種々の実施形態による、抵抗器ベースのデマルチプレクサを設計するためのＢＬＣを選択することに関連付けられる種々のパラメータ及び測定基準の表を示す図である。
【図４６】本発明の種々の実施形態による、Ｓ’及びＲに対してプロットされた全性能指数ＦＯＭ＝ｆ（Ｒ，Ｓ’）の３次元グラフの仮定的な性能指数表面を示す図である。
【図４７】本発明の種々の実施形態による、ＢＬＣを特定又は計算するコストが、全性能指数に含まれる、性能指数表面を示す図である。
【図４８】本発明の一実施形態を表す、抵抗器ベースのデマルチプレクサを開発するための望ましいＢＬＣを特定するための方法の一実施形態を示す制御流れ図である。
【図４９】多数の異なる線形２値コードについて、アドレス距離分布、即ち距離プロファイルを示す図である。
【図５０】多数の異なる線形２値コードについて、アドレス距離分布、即ち距離プロファイルを示す図である。
【図５１】多数の異なる線形２値コードについて、アドレス距離分布、即ち距離プロファイルを示す図である。
【図５２】多数の異なる線形２値コードについて、アドレス距離分布、即ち距離プロファイルを示す図である。
【図５３】多数の異なる線形２値コードについて、アドレス距離分布、即ち距離プロファイルを示す図である。
【図５４】本発明の種々の実施形態を表す、デマルチプレクサを設計する際に用いるために評価される多数の異なるタイプのＢＬＣについて、効率性測定基準Ｒ対広がり測定基準値Ｓの２次元プロットを示す図である。
【図５５Ａ】図３８に最初に示された、本発明の一実施形態を表し、３アドレス線、４出力信号線デマルチプレクサ内のスタックオープン又は断線の欠陥の影響を示す図である。
【図５５Ｂ】図３８に最初に示された、本発明の一実施形態を表し、３アドレス線、４出力信号線デマルチプレクサ内のスタックオープン又は断線の欠陥の影響を示す図である。
【図５５Ｃ】図３８に最初に示された、本発明の一実施形態を表し、３アドレス線、４出力信号線デマルチプレクサ内のスタックオープン又は断線の欠陥の影響を示す図である。
【図５５Ｄ】図３８に最初に示された、本発明の一実施形態を表し、３アドレス線、４出力信号線デマルチプレクサ内のスタックオープン又は断線の欠陥の影響を示す図である。
【図５６】図５５Ａ〜Ｃに示されたような［１１，６，４］線形２値コードに従って設計された、本発明の一実施形態を表すデマルチプレクサの同じ欠陥傾向を示す図である。
【図５７】［１１，６，４］線形２値コードに従って設計される、本発明の実施形態を表すデマルチプレクサ内の欠陥の数が増加するのに応じて、選択されていない出力信号線の電圧状態範囲が増加することを示す図である。
【図５８】［３１，５，１６］線形２値コードに従って設計される、本発明の実施形態を表すデマルチプレクサ内の欠陥の数が増加するのに応じて、選択されていない出力信号線の電圧状態範囲が増加することを示す図である。
【図５９】デマルチプレクサ内に存在する欠陥の数に関連してデマルチプレクサに関して計算された、本発明の実施形態を表す、広がり測定基準Ｓのプロットを示す図である。
【図１】
2008539527.tif 000030
【図２】
2008539527.tif 000031
【図３Ａ】
2008539527.tif 000032
【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１Ａ】
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【図３１Ｂ】
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【図３１Ｃ】
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【図３１Ｄ】
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【図３２】
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【図３３】
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【図３４Ａ】
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【図３４Ｂ】
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【図３４Ｃ】
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【図３４Ｄ】
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【図３５】
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【図３６】
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【図３７Ａ】
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【図３７Ｂ】
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【図３８】
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【図３９】
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【図４０Ａ】
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【図４０Ｂ】
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【図４１】
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【図４２】
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【図４３】
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【図４４Ａ】
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【図４４Ｂ】
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【図４４Ｃ】
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【図４４Ｄ】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５Ａ】
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【図５５Ｂ】
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【図５５Ｃ】
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【図５５Ｄ】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【国際調査報告】
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