(57)【要約】  半導体（２０）の周囲に下方のフィールド・プレート（３２）及び任意選択の横のフィールド・プレート（３４）を有する半導体装置が形成され、この場合、たとえば、パワーＦＥＴ又は他のトランジスタ或いはダイオード・タイプなどの装置が形成される。半導体装置は、絶縁側壁を有するトレンチを形成し、つながっているトレンチの底部にキャビティ（２６）をエッチングし、次いで、トレンチを導体（３０）で充填することによって製造される。
2008501235.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）対向する第１主表面及び第２主表面を有する半導体本体を用意するステップと、
（ｂ）前記第１主表面から前記第２主表面の方に横に間隔を置かれた複数の縦のトレンチをエッチングするステップと、
（ｃ）前記複数のトレンチの複数の側壁の少なくとも一部分をエッチングから保護するために前記複数のトレンチの複数の側壁上に絶縁体を形成するステップと、
（ｄ）複数のキャビティを前記複数のトレンチの底部でエッチングするステップであって、横に隣接する複数のトレンチ内の前記複数のキャビティは連続した横に延在するキャビティを形成するために前記複数のトレンチ間で半導体の下で横に延在するステップと、
（ｅ）前記複数のキャビティを充填するステップと、
（ｆ）前記複数のトレンチ間の前記半導体本体内で少なくとも１つの電子半導体要素を形成するステップであって、前記少なくとも１つの電子半導体要素はトランジスタ、ダイオード、及び／又は接合型半導体装置であるステップとを備える半導体を製造する方法。
【請求項２】
前記複数のキャビティが前記半導体本体の領域の下でエッチングされる場合、前記複数のトレンチ間の前記領域を支持する前記複数のトレンチにまたがって前記第１主表面上に支持層を堆積することを含む請求項１に記載の方法。
【請求項３】
前記複数のキャビティの複数の壁上に絶縁体を形成し、
前記複数のキャビティを導体で充填すること
を含む請求項１又は２に記載の方法。
【請求項４】
前記複数のキャビティを絶縁体で充填することを含む請求項１又は２に記載の方法。
【請求項５】
前記複数のキャビティを充填するステップは、少なくとも部分的に二酸化シリコンより大きなＫ値を有する材料で前記複数のキャビティを充填することを含む請求項４に記載の方法。
【請求項６】
前記複数のトレンチを導体で充填することをさらに備える前記請求項のいずれか一項に記載の方法。
【請求項７】
前記半導体の少なくとも一部分の上の前記第１主表面の上で導電性フィールド・プレートを形成することであって、前記導電性フィールド・プレートは前記複数のトレンチ内の前記導体と電気的に接続していることをさらに備える請求項６に記載の方法。
【請求項８】
前記複数のトレンチを絶縁体で充填することをさらに備える請求項１から５のいずれか一項に記載の方法。
【請求項９】
ステップ（ｆ）は、
前記第１主表面にある前記複数のトレンチ間の前記半導体本体内に第１導電型のソース領域を形成し、
前記第１主表面にある前記ソース領域から縦に間隔を置かれた前記複数のトレンチ間の前記半導体本体内に第１導電型のドレイン領域を形成し、
前記ソース領域と前記ドレイン領域の間の前記複数のトレンチ間の前記半導体本体内に前記第１導電型とは逆の第２導電型の本体領域を形成し、
前記本体領域に隣接する絶縁ゲートを形成することを含む前記請求項のいずれか一項に記載の方法。
【請求項１０】
前記本体領域と前記ドレイン領域の間に縦にドリフト領域を形成することであって、前記ドリフト領域は第１導電型であり、前記ドレイン領域よりドーピングが低いことをさらに備える請求項９に記載の方法。
【請求項１１】
第１トレンチ領域、及び縦に間隔を置かれた第２トレンチ領域を有する前記複数のトレンチを形成し、前記第１トレンチ領域及び第２トレンチ領域の間に半導体を残し、
第１トレンチ領域及び第２トレンチ領域の間に電気的接続を形成し、
前記複数の第１トレンチに横に隣接する前記複数のソース領域を形成し、
前記複数の第２トレンチ領域に横に隣接する前記複数のドリフト領域を形成し、
前記第１トレンチ領域及び第２トレンチ領域の間を通る前記半導体内に横に延在する単一の半導体本体領域を形成し、
前記第１トレンチ領域及び第２トレンチ領域の間の前記半導体本体領域の上に横に延在する前記絶縁ゲートを形成することを備える請求項１０に記載の方法。
【請求項１２】
前記少なくとも１つの半導体要素の周囲に絶縁外側トレンチをエッチングすることを含み、前記絶縁外側トレンチは、前記第１主表面から前記第２主表面の方に延在し、前記横に延在する単一のキャビティ及び前記縦に延在する複数のトレンチ領域と共に前記少なくとも１つの半導体要素を分離する前記請求項のいずれか一項に記載の方法。
【請求項１３】
対向する第１主表面及び第２主表面を有する半導体本体と、
前記第１主表面から前記第２主表面の方に延在する横に間隔を置かれた複数の縦のトレンチと、
前記複数のトレンチの底部にある複数の絶縁側壁を有する複数のキャビティであって、前記複数のトレンチ間の前記半導体の下で横に延在して、連続した横に延在するキャビティを形成する、横に隣接する複数のトレンチ内の複数のキャビティと、
前記複数のキャビティを充填する充填材と、
前記複数のトレンチ間の前記半導体本体内の少なくとも１つの電子半導体要素であって、トランジスタ、ダイオード、及び／又は接合型半導体装置である少なくとも１つの電子半導体要素と
を備える半導体装置。
【請求項１４】
前記複数のキャビティ内の前記充填材は前記複数のキャビティの前記複数の側壁上の絶縁体及び前記複数のキャビティを充填する導体を含む前記請求項１３に記載の半導体装置。
【請求項１５】
前記複数のキャビティ内の前記充填材は絶縁性を有する請求項１３に記載の半導体装置。
【請求項１６】
前記複数のキャビティ内の前記充填材は前記複数のキャビティの前記複数の側壁上の酸化物及びＫ値の高い充填材を含む請求項１５に記載の半導体装置。
【請求項１７】
前記複数のトレンチを充填する誘電体を備える請求項１３から１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記複数のトレンチ内の前記導体に電気的に接続されている前記第１主表面の上に延在する上方の導電性フィールド・プレートをさらに備える請求項１７に記載の半導体装置。
【請求項１９】
前記複数の半導体装置は、
前記第１主表面にある前記複数のトレンチ間の前記半導体本体内の第１導電型のソース領域と、
前記第１主表面にある前記ソース領域から縦に間隔を置かれた前記複数のトレンチ間の前記半導体本体内の第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域の間の前記複数のトレンチ間の前記半導体本体内の前記第１導電型とは逆の第２導電型の本体領域と、
前記本体領域に隣接する絶縁ゲートと
を含む請求項１３から１８のいずれか一項に記載の半導体装置。
【請求項２０】
前記本体領域と前記ドレイン領域の間に縦にあるドリフト領域であって、第１導電型であり、前記ドレイン領域よりドーピングが低いドリフト領域をさらに備える請求項１９に記載の半導体装置。
【請求項２１】
前記複数のトレンチは、
前記ソース領域に横に隣接する第１トレンチ領域と、
前記ドリフト領域に横に隣接する、縦に間隔を置かれた第２トレンチ領域と、
前記第１トレンチ領域及び第２トレンチ領域の間の前記半導体内に横に延在する半導体本体領域と、
前記半導体本体領域の上に横に延在する絶縁ゲートと
を有する請求項２０に記載の半導体装置。
【請求項２２】
前記複数のキャビティ及び選択的に前記複数のトレンチと共に前記複数の要素を分離する前記半導体要素の周囲に絶縁外側トレンチを備える請求項１３から２１のいずれか一項に記載の半導体装置。
【請求項２３】
（ａ）対向する第１主表面及び第２主表面を有する半導体本体を提供するステップと、
（ｂ）複数の横に間隔を置かれた縦のトレンチを前記第１主表面から前記第２主表面の方へエッチングするステップと、
（ｃ）前記複数のトレンチの底部で横に延在する絶縁層を形成するステップと、
（ｄ）前記複数のトレンチ間の前記半導体本体内で少なくとも１つの電子半導体要素を形成するステップであって、前記少なくとも１つの電子半導体要素はトランジスタ、ダイオード、及び／又は接合型半導体装置であるステップと、
（ｅ）前記横に間隔を置かれた複数の縦のトレンチ及び前記複数のトレンチの底部にある絶縁層に接触し、前記横に間隔を置かれた複数の縦のトレンチ及び前記複数のトレンチの底部にある絶縁層と共に前記少なくとも１つの電子要素を前記半導体本体の残部から分離する分離トレンチを形成するステップと
を備える半導体装置を製造する方法。
【請求項２４】
前記分離トレンチは前記少なくとも１つの半導体要素の周囲に延在するように形成され、前記分離トレンチは前記横に間隔を置かれた複数の縦のトレンチの両端に沿って延在する請求項２３に記載の方法。
【請求項２５】
前記分離トレンチは、前記横に間隔を置かれた複数の縦のトレンチの一方の端にまたがって延在する第１分離トレンチ部分、及び前記横に間隔を置かれた複数の縦のトレンチの他方の端にまたがって延在する第２分離トレンチ部分を含む請求項２３に記載の方法。
【請求項２６】
前記複数のトレンチの底部で絶縁層を形成するステップは、
前記複数のトレンチの底部で、前記複数のトレンチ間の前記半導体の下で横に延在して、連続した横に延在するキャビティを形成する、複数のキャビティを形成すること、及び
前記複数のキャビティを充填すること
を含む請求項２３、２４又は２５に記載の方法。
【請求項２７】
前記複数のトレンチの底部で絶縁層を形成するステップは、
前記複数のトレンチの底部で複数のキャビティを形成すること、及び
隣接するトレンチ間の前記半導体を酸化して前記複数のトレンチの底部で酸化物の絶縁層を形成するために前記複数のキャビティで半導体本体を酸化すること
を含む請求項２３、２４又は２５に記載の方法。
【請求項２８】
対向する第１主表面及び第２主表面を有する半導体本体と、
前記第１主表面から前記第２主表面の方に延在する横に間隔を置かれた複数の縦のトレンチと、
前記複数のトレンチの底部で横に延在する絶縁層と、
前記複数のトレンチ間の前記半導体本体内の少なくとも１つの電子半導体要素であって、トランジスタ、ダイオード、及び／又は接合型半導体装置である少なくとも１つの電子半導体要素と、
前記横に間隔を置かれた複数の縦のトレンチ及び前記複数のトレンチの底部にある前記絶縁層と協力して前記少なくとも１つの電子要素を前記半導体本体の残部から分離する、前記横に間隔を置かれた複数の縦のトレンチ及び前記複数のトレンチの底部にある前記絶縁層に接触する分離トレンチと
を備える半導体装置。
【請求項２９】
前記分離トレンチは前記少なくとも１つの半導体要素の周囲に延在し、前記分離トレンチは前記横に間隔を置かれた複数の縦のトレンチの両端に沿って延在する請求項２８に記載の装置。
【請求項３０】
前記分離トレンチは、横に間隔を置かれた複数の縦のトレンチの一方の端にまたがって延在する第１分離トレンチ部分、及び横に間隔を置かれた複数の縦のトレンチの他方の端にまたがって延在する第２分離トレンチ部分を含む請求項２８に記載の装置。
【請求項３１】
前記複数のトレンチの底部にある前記絶縁層は、前記複数のトレンチの底部にある充填された複数のキャビティであって、前記複数のトレンチ間の半導体の下で横に延在して連続した横に延在するキャビティを形成する複数のキャビティを含む請求項２８、２９又は３０に記載の装置。
【請求項３２】
前記複数のトレンチの底部にある前記絶縁層は、隣接する複数のトレンチ間に延在する酸化物の層を含む請求項２８、２９又は３０に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、並びに特に半導体装置及び要素の分離を可能にする製造方法に関する。
【背景技術】
【０００２】
パワー電子装置などの電子要素は、パワー・装置が論理回路から分離かつ／又はシールドされることができる場合、相補型金属酸化物半導体（ＣＭＯＳ）ロジック・チップ上に集積されることができる。分離は、論理機能の妨害を回避するためにパワー・装置の完全な分離又は効果的なシールドを提供することができ、特に、高電圧でのパワー電子装置のソース端子を有するパワー電子装置の高圧側動作を理想的に可能にするはずである。
【０００３】
さらに、分離又はシールドは、できる限り小さいシリコン面積を占有すべきであり、商業的実用性を保証するために最少の追加マスク及びプロセス・ステップを用いて実現されるべきである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
１つの知られている分離法は、Ｐｅｓｔｅｌらの、「Ｄｅｖｅｌｏｐｍｅｎｔ  ｏｆ  ａ  ｒｏｂｕｓｔ  ５０Ｖ  ０．３５  μｍ  ｂａｓｅｄ  ｓｍａｒｔ  ｐｏｗｅｒ  ｔｅｃｈｎｏｌｏｇｙ  ｕｓｉｎｇ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ」、ＩＳＰＳＤ  ２００３  １８２〜１８５ページに記載されているように、埋め込みｎ型層及び深いトレンチを使用することである。
【０００５】
他の選択肢は、シリコン・オン・インシュレータ（ＳＯＩ）ウェハを使用することである。しかし、そのようなＳＯＩウェハは、競争力のある生産には費用がかかり過ぎることが多い。
【０００６】
別の分離法がＵＳ  ４，８４５，０４８（Ｔａｍａｋｉら）に開示されている。この技法では、シリコン内でトレンチが形成され、その側壁上に酸化及び窒化層が堆積され、次いで、トレンチの下のシリコンをエッチングするために等方性ドライ・エッチングが使用される。次いで、その結果とし得られた構造体は、酸化物を形成するために酸化雰囲気内で熱処理される。酸化物はトレンチ間に延在して連続した酸化層を形成する。
【０００７】
非常によく似た手法が、Ｃｈａｎｇｏｎｇ  Ｒｅｎらの、「Ｔｈｅ  ｐａｒｔｉａｌ  ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ  ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ＲＦ  ＰＯＷＥＲ  ＬＤＭＯＳＦＥＴ  ｄｅｖｉｃｅｓ  ａｎｄ  ｏｎ−ｃｈｉｐ  ｍｉｃｒｏｉｎｄｕｃｔｏｒｓ」、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｖｏｌｕｍｅ  ４９  Ｎｕｍｂｅｒ  １２  ２２７１〜２２７７ページ  （２００２）に記載されている。やはりこの場合も、下地酸化物が形成される。
【０００８】
しかし、これらの選択肢は、例えあるにしても、広くは採用されておらず、シリコン・オン・インシュレータ構造体の利益の一部又は全てを得る、そのような構造体の費用がかからず製造上の難しさのない、実践的な方法の必要性が依然として残る。
【課題を解決するための手段】
【０００９】
本発明によれば、（ａ）対向する第１主表面及び第２主表面を有する半導体本体を用意知るステップと、（ｂ）前記第１主表面から前記第２主表面の方に横に間隔を置かれた複数の縦のトレンチをエッチングするステップと、（ｃ）前記複数のトレンチの複数の側壁の少なくとも一部分をエッチングから保護するために前記複数のトレンチの複数の側壁上に絶縁体を形成するステップと、（ｄ）複数のキャビティを前記複数のトレンチの底部でエッチングするステップであって、横に隣接する複数のトレンチ内の前記複数のキャビティは連続した横に延在するキャビティを形成するために前記複数のトレンチ間で半導体の下で横に延在するステップと、（ｅ）前記複数のキャビティを充填するステップと、（ｆ）前記複数のトレンチ間の前記半導体本体内で少なくとも１つの電子半導体要素を形成するステップであって、前記少なくとも１つの電子半導体要素はトランジスタ、ダイオード、及び／又は接合型半導体装置であるステップとを備える半導体を製造する方法が提供される。
【００１０】
上述のＵＳ  ４，８４５，０４８の構造とは異なり、複数のトレンチ底部でエッチングされた複数のキャビティが、別々ではなく、互いに結合されて横方向に延在する単一のキャビティを形成する。これにより、ＵＳ  ４，８４５，０４８のような半導体の酸化物のみならず、多種類の材料でキャビティを充填することができるようになる。
【００１１】
これら半導体装置は、装置分離に関して、シリコン・オン・インシュレータ（ＳＯＩ）の利点を受ける。これら装置は電力用半導体装置として、そして、特に、α粒子に対して抵抗力のある装置、例えば、宇宙空間で用いられる装置でもよい。キャビティ上には僅かの長さのα粒子のトラックのみで、如何なる電荷をも大半はキャビティ下部で装置から離れた部位に発生する。これにより、半導体装置のα粒子に対する感度が鈍くなる。
【００１２】
この方法は、前記複数のキャビティが前記半導体本体の領域の下でエッチングされる場合、前記複数のトレンチ間の前記領域を支持する前記複数のトレンチにまたがって前記第１主表面上に支持層を堆積することを含んでもよい。前記支持層は前記複数のキャビティが充填された後に除去されてもよい。
【００１３】
これとは別に、前記複数のキャビティが前記半導体本体の領域の下でエッチングされる場合、前記複数のトレンチ間の前記領域が前記複数のトレンチの端部で支持されてもよい。
【００１４】
ある実施形態では、絶縁体形成とキャビティ充填ステップが前記複数のキャビティの複数の壁上に絶縁体を形成し、前記複数のキャビティを導体で充填することを含む。
【００１５】
半導体装置をこのように製造することにより、前記複数のキャビティ内の前記導体が前記複数電子要素の下に埋め込みフィールド・プレートを形成する。
【００１６】
他の実施形態では、絶縁体形成とキャビティ充填ステップが前記複数のキャビティを絶縁体で充填することを含む。所望の特性に対して適切な絶縁体が選択されてよい。
【００１７】
好ましい実施形態では、前記複数のキャビティを、少なくとも、部分的に充填するのにＫ値が高い材料が用いられる。Ｋは誘電率で、「Ｋ値が高い」とは二酸化シリコンのＫ値＝３．９より高いＫ値を有することを意味する。Ｋ値が高い材料は、例えば、窒化シリコンでもよい。特に、好ましい態様では、Ｋ値が高い材料は８より大きなＫ値、さらに好ましくは、１２より大きく、例えば、Ｋ値が２５のハフニウム酸化物等である。当業者であれば、これらの材料を堆積する方法としては、例えば、化学気相成長（ＣＶＤ）、スピン・オン等の多くの方法に精通しているであろう。
【００１８】
ある特別な実施形態では、キャビティの壁に薄い酸化物のライナーが形成され、Ｋ値の高い材料がキャビティの充填に用いられる。
【００１９】
トレンチがキャビティと同じ材料で充填されてもよい。また、トレンチは別の材料で充填されてもよい。トレンチを充填する材料は、例えば、Ｋ値の高い材料、又は、多くの層、例えば、横壁上の酸化物並びにキャビティ内のＫ値の高い材料でもよい。
【００２０】
電子要素は、例えば、パワーＭＯＳＦＥＴ、パワー・ダイオード又はパワー・トランジスタ等のパワー電子要素でもよい。そのようなパワー電子装置は論理回路に大きな影響を与えるので、本発明はそのようなパワー電子装置に特に有益である。
【００２１】
この方法はさらに複数のトレンチを導体で充填することを含んでもよい。これは、如何なる結合部分においても最大電界を低減させ、且つ、電位を均一に分配するフィールド・プレートとして機能できる。導体は接地されてもよい。導体は、また、フローティングとされてもよく、この場合は、それはシールドとして機能できる。
【００２２】
この方法はさらに前記複数のトレンチ内の前記導体に電気的に接続されているドリフト領域上の少なくとも上部の前記第１主表面の上に導電性フィールド・プレートを形成することをさらに含んでもよい。
【００２３】
ステップ（ｆ）にて形成される電子要素が電界効果型装置の場合は、ステップ（ｆ）は、前記第１主表面にある前記複数のトレンチ間の前記半導体本体内に第１導電型のソース領域を形成し、前記第１主表面にある前記ソース領域から縦に間隔を置かれた前記複数のトレンチ間の前記半導体本体内に第１導電型のドレイン領域を形成し、前記ソース領域と前記ドレイン領域の間の前記複数のトレンチ間の前記半導体本体内に前記第１導電型とは逆の第２導電型の本体領域を形成し、前記本体領域に隣接する絶縁ゲートを形成することを含んでもよい。
【００２４】
このようにして、前記トレンチ間の前記半導体本体内にＦＥＴが形成される。
【００２５】
この方法は、前記本体領域と前記ドレイン領域の間に縦にドリフト領域を形成することであって、前記ドリフト領域は第１導電型であり、前記ドレイン領域よりドーピングが低いことをさらに含んでもよい。
【００２６】
ある実施形態では、この方法は、前記第１主表面から前記第２主表面の方に延在し、前記横に延在する単一のキャビティ及び前記縦に延在する複数のトレンチ領域と共に前記少なくとも１つの半導体要素を分離する絶縁外側トレンチを前記少なくとも１つの半導体要素の周囲にエッチングすることを含む。
【００２７】
他のアスペクトにおいて、本発明は、対向する第１主表面及び第２主表面を有する半導体本体と、前記第１主表面から前記第２主表面の方に延在する横に間隔を置かれた複数の縦のトレンチと、前記複数のトレンチの複数の横壁上の絶縁体と、前記複数のトレンチの底部にある絶縁側壁を有する複数のキャビティであって、前記複数のトレンチ間の前記半導体の下で横に延在して、連続した横に延在するキャビティを形成する、横に隣接する複数のトレンチ内の複数のキャビティと、前記複数のキャビティを充填する導体と、前記複数のトレンチ間の前記半導体本体内の少なくとも１つの電子半導体要素であって、トランジスタ、ダイオード、及び／又は接合型半導体装置である少なくとも１つの電子半導体要素とを備える半導体装置に関する。
【００２８】
この半導体装置は、前記複数のキャビティ内の前記導体に電気的に接続されている前記複数のトレンチを充填する導体を含んでもよい。
【００２９】
前記複数のトレンチ内の前記導体に電気的に接続されているドリフト領域上の前記第１主表面の上に導電性フィールド・プレートが延在してもよい。
【００３０】
前記複数の半導体装置は、前記第１主表面にある前記複数のトレンチ間の前記半導体本体内の第１導電型のソース領域と、前記第１主表面にある前記ソース領域から縦に間隔を置かれた前記複数のトレンチ間の前記半導体本体内の第１導電型のドレイン領域と、前記ソース領域と前記ドレイン領域の間の前記複数のトレンチ間の前記半導体本体内の前記第１導電型とは逆の第２導電型の本体領域と、前記本体領域に隣接する絶縁ゲートとを含んでもよい。
【００３１】
前記複数の電子要素は、前記本体領域と前記ドレイン領域の間に縦にあるドリフト領域であって、第１導電型であり、前記ドレイン領域よりドーピングが低いドリフト領域をさらに含んでもよい。
【００３２】
前記複数のトレンチは、前記ソース領域に横に隣接する第１トレンチ領域と、前記ドリフト領域に横に隣接する、縦に間隔を置かれた第２トレンチ領域とを有してもよい。前記第１トレンチ領域及び第２トレンチ領域の間の前記半導体内に横に半導体本体領域が延在してもよく、そして、前記半導体本体領域の上に横に絶縁ゲートが延在してもよい。
【００３３】
前記下部フィールド・プレートに接続された前記複数の半導体要素を取り囲んで前記複数の半導体要素を分離する絶縁外側トレンチがあってもよい。このようにして前記複数の電子要素が完全に分離される。
【００３４】
従って、あるアスペクトにおいて、本発明は、（ａ）対向する第１主表面及び第２主表面を有する半導体本体を提供するステップと、（ｂ）複数の横に間隔を置かれた縦のトレンチを前記第１主表面から前記第２主表面の方へエッチングするステップと、（ｃ）前記複数のトレンチの底部で横に延在する絶縁層を形成するステップと、（ｄ）前記複数のトレンチ間の前記半導体本体内で少なくとも１つの電子半導体要素を形成するステップであって、前記少なくとも１つの電子半導体要素はトランジスタ、ダイオード、及び／又は接合型半導体装置であるステップと、（ｅ）前記横に間隔を置かれた複数の縦のトレンチ及び前記複数のトレンチの底部にある絶縁層に接触し、前記横に間隔を置かれた複数の縦のトレンチ及び前記複数のトレンチの底部にある絶縁層と共に前記少なくとも１つの電子要素を前記半導体本体の残部から分離する絶縁トレンチを形成するステップとを備える半導体装置を製造する方法を提供する。
【００３５】
このように半導体本体を分離することにより、シリコン・オン・インシュレータ技術に要するコストが無く完全に分離された半導体装置が達成できる。この分離技術を用いて、論理回路と同様に、同じ半導体本体上に集積できる、例えば、パワー装置に本発明が用いられうる。
【００３６】
前記複数の縦のトレンチは前記複数の分離トレンチの間で前記複数半導体装置の全長に渡って延在すると好ましい。これが製造を簡単にし、そして、特に、前記複数トレンチ間に比較的均一な絶縁層をより形成しやすくする。
【００３７】
前記分離トレンチは前記少なくとも１つの半導体要素の周囲に延在してもよく、前記分離トレンチは前記横に間隔を置かれた複数の縦のトレンチの両端に沿って延在してもよい。
【００３８】
これとは別に、前記分離トレンチは、前記横に間隔を置かれた複数の縦のトレンチの一方の端にまたがって延在する第１分離トレンチ部分、及び、前記横に間隔を置かれた複数の縦のトレンチの他方の端にまたがって延在する第２分離トレンチ部分を含んでもよい。
【００３９】
前記複数のトレンチの底部で絶縁層を形成するステップは、前記複数のトレンチの底部で、前記複数のトレンチ間の前記半導体の下で横に延在して、連続した横に延在するキャビティを形成する、複数のキャビティを形成すること、及び、前記複数のキャビティを充填することを含んでもよい。
【００４０】
これとは別に、又は、さらに、前記複数のトレンチの底部で絶縁層を形成するステップは、前記複数のトレンチの底部で複数のキャビティを形成すること、及び、隣接するトレンチ間の前記半導体を酸化して前記複数のトレンチの底部で酸化物の絶縁層を形成するために前記複数のキャビティで半導体本体を酸化することを含んでもよい。
【００４１】
あるアスペクトにおいて、本発明は、対向する第１主表面及び第２主表面を有する半導体本体と、前記第１主表面から前記第２主表面の方に延在する横に間隔を置かれた複数の縦のトレンチと、前記複数のトレンチの底部で横に延在する絶縁層と、前記複数のトレンチ間の前記半導体本体内の少なくとも１つの電子半導体要素であって、トランジスタ、ダイオード、及び／又は接合型半導体装置である少なくとも１つの電子半導体要素と、前記横に間隔を置かれた複数の縦のトレンチ及び前記複数のトレンチの底部にある前記絶縁層と協力して前記少なくとも１つの電子要素を前記半導体本体の残部から分離する、前記横に間隔を置かれた複数の縦のトレンチ及び前記複数のトレンチの底部にある前記絶縁層に接触する分離トレンチとを備える半導体装置に関する。
【発明を実施するための最良の形態】
【００４２】
次に、本発明の諸実施形態が添付の図面を参照しながら純粋に例として説明される。
【００４３】
同様の要素は同一の参照番号を付けられ、簡潔さのためにそのような同様の要素の説明はそれぞれの実施形態ごとに繰り返されない。図は概略であって比例していない。  
図１を参照すると、第１（前面）主表面４及び第２（背面）主表面６を有するシリコン半導体基板２が提供される。酸化層８、窒化層１０及び別の酸化層１２が、開口部１６を定めるハード・マスク１４を形成するために堆積され、パターンをつけられる。次いで、トレンチ１８がドライ・エッチングを使用してエッチングされ、その結果、図１に示された段階となる。
【００４４】
隣接するトレンチ間の横の間隔は、好ましくは１μｍより小さく、好ましくは０．５μｍより小さく、示された実施形態では０．２μｍである。トレンチの深さｄは、好ましくは０．４から２μｍであり、示された実施形態では１．５μｍである。図は概略図であって、特に明瞭のために図の垂直縮尺は水平縮尺と同じでないことに留意されたい。
【００４５】
半導体２０がトレンチ１８間に残る。
【００４６】
構造体をＨＦに浸漬することによって上部酸化層１２をエッチング除去する任意選択ステップがここに含まれてよい。このステップは記載された特定の実施形態では省略されてよいことに留意されたい。
【００４７】
次いで、ドライ酸化ステップでは、この例では３０ｎｍの厚さを有する酸化層２２を形成するトレンチ１８の側壁及び底部を酸化する。酸化層２２はスペーサを形成する。上面は酸化物窒化物酸化物（ＯＮＯ）積層体によって保護され、酸化層２２はトレンチの底部から除去され、酸化物スペーサ２２をトレンチの側壁上に残しておくが底部上には残さない。キャビティを充填するために酸化が行われる場合、任意選択で、トレンチの側壁上での酸化物の形成を防止するために、これらの側壁上で窒化物スペーサ２４をも形成するために窒化層が堆積されエッチングされる。この結果、図２に示された段階となる。
【００４８】
次いで、トレンチの底部にある露出されたシリコン内でキャビティ２６をエッチングするために等方性エッチングが行われる。エッチングは、隣接するトレンチの下に形成されたキャビティ２６が図３に示されているように互いにつながり、装置の下に横に延在する単一のキャビティを形成するのに十分な時間行われる。
【００４９】
この実施形態では、半導体本体２０は、以下で説明されるように、キャビティから縦に間隔を置かれた領域によって支持される。他の実施形態では、たとえば、以下で説明されるように、犠牲支持層を含めて、半導体２０を支持する他の技法が使用されてもよい。
【００５０】
次に、図４に示されているようにキャビティ２６の壁が酸化され、キャビティ内で絶縁酸化層２８を形成する。キャビティ内の酸化層はトレンチ側壁上の酸化層とほぼ同じ厚さを有する。
【００５１】
次いで、図５に示されているように、ドーピングされた導電性ポリシリコン３０がキャビティ内で堆積され、半導体２０の下に下方のフィールド・プレート３２を、半導体２０のどちらの側面上にも横部フィールド・プレート３４を形成する。
【００５２】
次いで、半導体要素３６、この場合はＦＥＴが、当業者に知られている処理ステップを使用して形成される。この実施形態では、酸化を行うための条件により半導体要素３６内のいかなる注入物をも拡散させるはずなので、キャビティの酸化ステップの後での半導体要素３６の形成が好まれる。
【００５３】
図６は完成された装置の上面図を示し、図７〜９はそれぞれ図６のａ−ａ、ｂ−ｂ及びｃ−ｃに沿った側面図を示す。
【００５４】
図６〜９から分かるように、トレンチ１８は連続しているのではなく、第１部分４０と第２部分４２とに分割されている。
【００５５】
本体領域４４がトレンチの一方の端に形成され、ドリフト領域４６が他方の端に形成される。次いで、ソース領域４８が本体領域４４内に形成され、ドレイン領域５０がドリフト領域の端に形成される。この実施形態では、ソース及びドレイン領域は高濃度にドーピングされたｎ型であり、ドリフト領域はドーピングされたｎ型であり、本体領域４４はドーピングされたｐ型である。これらのドーピング型は逆にされてもよいことを当業者は理解するであろう。
【００５６】
本体領域４４はトレンチの第１領域及び第２領域４０、４２の間のギャップを通して横に接続される。
【００５７】
ゲート絶縁体５２が第１主表面４にある本体領域４４の上に横に延在し、ゲート５４がゲート絶縁体の上に横に延在する。
【００５８】
製造中、第１トレンチ４０に隣接するソースを形成する半導体は、トレンチにまたがって延在する本体領域４４から支持される。第２トレンチ４２に隣接するドリフト領域５０を形成する半導体は、一方の端で本体領域４４によって、他方の端でドレイン領域５０の半導体及びドレイン領域５０の下の半導体によって支持される。
【００５９】
トレンチは代替として装置の全長に対して縦に延在するだけでもよいことを当業者は理解するであろう。これは処理を簡単にする。
【００６０】
縦に延在するトレンチの他に、分離トレンチ５６が装置の周囲に延在する。分離トレンチ５６はトレンチ１８と同じステップ内で形成され同じ構造を有する。
【００６１】
図１０及び１１に示されている装置の第２実施形態では、キャビティ２６が導体で充填されて下方のフィールド・プレート３２を形成するが、トレンチ１８は導体でではなく絶縁体６０で充填される。これは、第１実施形態の場合と同様に、トレンチ及びキャビティをポリシリコンで充填し、次いで、そのポリシリコンをトレンチ１８の深さまでエッチ・バックすることによって達成される。次いで、トレンチは誘電性絶縁体６０で充填される。
【００６２】
図１２及び１３に示されている第３実施形態は、上方のフィールド・プレート７０が第１主表面４の上に、特にドリフト領域４６の上に設けられるという点で第１実施形態とは異なる。この方法では図３に示されている段階までは第１実施形態の場合と同様に処理を進める。次いで、ハード・マスク１４及び絶縁層２２、２４の残部は、たとえばウェット・エッチングを使用して、完全に除去される。次いで、キャビティ２６内の均一な厚さの酸化層７２が、トレンチ１８の側壁上及び第１主表面４上に生成される。導電性ポリシリコン３０は、キャビティ２６及びトレンチ１８を充填するために堆積され、第１主表面までエッチ・バックされる。ゲート酸化物５２は、露出されたシリコン表面上で、従って、本体領域４４の上面上だけでなくトレンチ内のポリシリコン３０上でも生成される。次に、上方のフィールド・プレート７０が、ゲート５４と同じステップで堆積され、ゲート５４と同じマスクを使用してパターンをつけられる。上方のフィールド・プレート７０は、金属コンタクト（図示されていない）によってトレンチ内の導電性ポリシリコンとコンタクトがとられる。
【００６３】
従って、この構成では、フィールド・プレートは本体領域４４の上、側面、及び下に設けられる。
【００６４】
図１４の第４実施形態は、基板２の主表面において高濃度にドーピングされた層８０を形成することから始まる。次いで、シリコン・エピタキシャル層８１がトレンチの深さｄと同じ厚さまで全表面にわたって生成される。従って、第１主表面４はエピタキシャル層の表面であり、トレンチ１８の底部には、それらが形成された後で、高濃度にドーピングされた埋め込み層８０が存在する。
【００６５】
次いで、キャビティ２６を形成するエッチング・ステップは、埋め込み層８０が優先的にエッチングされるので、従来の等方性エッチング・ステップが使用されても、異方的に進行する。これは、キャビティ２６が埋め込み層を通して横に延在し、過度の深さを必要とせずにつながることを保証する。
【００６６】
前述の説明は、トレンチ１８間の半導体本体内にＦＥＴを形成することに関する。必要な場合は他の要素が形成されてもよいことを当業者は理解するであろう。
【００６７】
本発明はまた、キャビティが導体ではなく絶縁体で充填される構成にも関する。キャビティは、たとえば酸化物の堆積又は成長によって、或いは当業者にはよく知られているであろうその他の方法によって充填されてよい。絶縁体を有する特定の構造物が次に説明される。
【００６８】
図１５の構成では、導体３０の代わりに単一の誘電体８２がキャビティ２６及びトレンチ１８を充填するために使用される。従って、誘電体８２はトレンチの底部に横に延在する絶縁層を形成する。この手法の一変形形態では、図示されていないが、誘電体８２はキャビティに充填されるだけで、トレンチには充填されない。
【００６９】
図１６は、酸化物２２がトレンチ１８及びキャビティ２６の側壁上に堆積され、次いで、誘電体８４がキャビティ２６及びトレンチ１８に充填される代替手法を示す。この場合も、一変形形態ではキャビティだけが充填される。
【００７０】
図１７は、酸化物２２がキャビティ２６を充填するために使用され、トレンチ１８の側壁上にも堆積される手法を示す。Ｋ値の高い誘電体８４がトレンチ１８内に堆積される。このようにして、Ｋ値の高い誘電体は本体に隣接して使用されることができる。一代替形態では、酸化物２２は側壁に形成されず、誘電体８４がトレンチ１８を充填する。
【００７１】
図１８に示されているように、図１７の構成の誘電体８４は、酸化層２２間で、トレンチ１８内の導体８６によって置き換えられてもよい。導体８６はポリシリコン、金属などでよい。
【００７２】
前述の実施形態では完全には分離されない、すなわちドレインの下にキャビティはなく、従って、ドレインから基板２への通路がある。
【００７３】
一代替構成では、半導体装置は完全に分離される。次にキャビティ２６内で誘電体を使用してこれを達成する構造体が説明されるが、同じ手法が、キャビティが側壁上に絶縁体を有し導体で充填される構成で使用されることができることを当業者は理解するであろう。
【００７４】
分離は、図１９及び２０の構造体を使用して達成されることができ、ここで図２０は図１９の線ａを横切る横断面図である。この実施形態では単一の縦のトレンチ１８を使用することに留意されたい。この手法では、キャビティをエッチングし、再度ブリッジを支持するためにキャビティを充填した後で、形成された１つ又は複数の装置の周囲に分離トレンチ９４をエッチングするために、分離トレンチ・マスクが使用される。次いで、分離トレンチ９４が誘電体で充填される。分離トレンチの適切な間隔及び深さを選択することによって、分離トレンチは、キャビティ２６と接続し、従って、トレンチ間の半導体領域１００内の装置を分離する。
【００７５】
論理回路１０１は、半導体要素が形成される半導体領域１００から離れて半導体２のエリア上に形成されることができ、それによって、単一基板上での論理回路及びパワー要素の集積を可能にする。
【００７６】
図２１に示されている他の手法では、分離トレンチ・マスク９４は２つの部分的トレンチ９６、９８を形成し、これらは、それぞれ縦のトレンチ１８の両端にまたがって横に延在し、縦のトレンチ及びキャビティ２６と共に半導体領域１００内の装置を分離する。
【００７７】
これらの手法を使用することによって、領域１００内の半導体は、キャビティ２６がエッチング除去された場合、縦方向の両端で支持されることができ、次いで、半導体１００がキャビティを充填する材料によって支持された後で、分離トレンチが形成されることができる。
【００７８】
別の部分は、トレンチ１８と同時に分離トレンチ９４を形成するためのものである。これは、キャビティ２６がこの領域を完全にアンダーエッチングするので、半導体領域１００が支持されることを必要とする。
【００７９】
図２２は、単一のエッチング・ステップで形成されたトレンチ１８、９４をエッチングした後で、支持ビーム９０が表面上で形成される１つの手法を示す。支持ビームはキャビティがエッチングされる前に堆積された犠牲パターン層であり、キャビティをエッチングするステップが半導体ブリッジの下の全ての支持体をエッチング除去した場合に半導体を支持するためのもである。
【００８０】
代替手法では、装置は完全には分離されない。図２３の手法では、トレンチ１８はドレイン５０まで延在しない。この場合、外側の分離トレンチ９４が使用される。分離トレンチは装置を同一基板上の他の装置から横に分離するが、この場合、装置は基板から完全には分離されず、従って、基板が導電性を有する場合は、基板を通して接続される。トレンチの表面電界が低減されたことによる利益は依然として残る。
【００８１】
この手法の変形例では、キャビティはドリフト領域の下でつながるようには形成されない。
【００８２】
キャビティが絶縁されている場合でも、特に、図２４及び２５に示されているように、トレンチ内の導体が表面電界効果を低減するフィールド・プレートとして働くことができる場合は、トレンチ内での導体の使用は利益を生み出す。トレンチ内の導体８６はフィールド・プレートとして効果的に働く。この手法は、完全に分離された実施形態又は部分的に分離された実施形態のどちらとでも組み合わされることができることに留意されたい。
【００８３】
図２６及び２７は、表面上に別個のゲート５４及びフィールド・プレート１０２を有するそのような装置のための別の手法を示す。この場合、フィールド・プレート１０２は、横断面図に示されているように導体８６に接続される。従って、効果的なフィールド・プレートが半導体装置のドレイン領域の上と横の両方にある。フィールド・プレート１０２はゲート酸化層５２より厚い酸化層１０４によってドリフト領域から間隔を置かれる。
【００８４】
代替として、図２８に示されているように、単一の導体１０６が、ゲート酸化層５２とより厚い酸化層１００の両方の上に、ゲート５２とフィールド・プレート１０２の両方を形成してもよい。例では、ゲート酸化物５２はトレンチの上方で導体とトレンチの間に存在し、トレンチ内の導体はソース端で接続される。
【００８５】
図１９〜２８の構成は、キャビティ２６が誘電体で充填される態様で説明されてきたが、それらはまた導体で充填されるキャビティを使用して実施されてもよい。
【００８６】
さらに、これらの構成は、キャビティ２６が図２９に示されているように横に接続しない手法と共に使用されてもよい。この場合、キャビティ間の半導体を酸化するために酸化が使用されて、トレンチの底部で絶縁領域を形成し、そのトレンチ底部において、処理がそこから前の実施形態の場合と同様に継続することができる。
【００８７】
これらの手法は組み合わされることができ、ｎ型及びｐ型領域は取り替えられてもよく、様々な材料が特に説明されたものと置き換えられてもよいことを当業者は理解するであろう。
【００８８】
本開示を読むことから、他の変形形態及び変更形態が当業者には明らかになるであろう。そのような変形形態及び変更形態は、半導体装置の設計、製造及び使用においてすでに知られていて、本明細書中で説明された特徴に加えて又はそれらの代わりに使用されてもよい同等の及び他の特徴を含んでもよい。本出願においてクレームが特徴の特定の組み合わせに対して述べられてきたが、開示の範囲はまた、本発明が軽減するのと同じ技術問題のいずれか又は全てを軽減してもしなくても、本明細書中で明言されて又は暗に含まれて開示されたいかなる新しい特徴又は特徴のいかなる新しい組み合わせ、或いはそれらのいかなる一般化をも含むことを理解すべきである。本出願人はここに、本出願の又はそれに由来するいかなる別の出願の審査中にも、いかなるそのような特徴及び／又はそのような特徴の組み合わせに対しても新しいクレームが作成されてよいことを通知する。
【００８９】
必ずしもシリコンを使用しなくてもよいが、本発明はまた、他のグループＩＶ、ＩＩＩ−Ｖ又はＩＩ−ＶＩ半導体、及び実際はいかなる他の半導体材料にでも適用可能である。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１実施形態による半導体装置の製造における第１ステップを示す図である。
【図２】本発明の第１実施形態による半導体装置の製造における第２ステップを示す図である。
【図３】本発明の第１実施形態による半導体装置の製造における第３ステップを示す図である。
【図４】本発明の第１実施形態による半導体装置の製造における第４ステップを示す図である。
【図５】本発明の第１実施形態による半導体装置の製造における第５ステップを示す図である。
【図６】第１実施形態による半導体装置の上面図である。
【図７】図６のａ−ａに沿った断面図である。
【図８】図６のｂ−ｂに沿った断面図である。
【図９】図６のｃ−ｃに沿った断面図である。
【図１０】本発明の第２実施形態の上面図である。
【図１１】図１０の実施形態の断面図である。
【図１２】本発明の第３実施形態の上面図である。
【図１３】図１２の実施形態の断面図である。
【図１４】本発明の第４実施形態の側断面図である。
【図１５】本発明の第５実施形態の側断面図である。
【図１６】本発明の第６実施形態の側断面図である。
【図１７】本発明の第７実施形態の側断面図である。
【図１８】本発明の第８実施形態の側断面図である。
【図１９】本発明の第９実施形態の上面図である。
【図２０】図１９の実施形態による側断面図である。
【図２１】本発明による装置の製造の一ステップにおける上面図である。
【図２２】本発明による装置の製造のための代替方法におけるステップの上面図である。
【図２３】本発明の第１１実施形態の側断面図である。
【図２４】本発明の第１２実施形態の上面図である。
【図２５】図２４の実施形態による側断面図である。
【図２６】本発明の第１３実施形態の上面図である。
【図２７】図２６の実施形態による側断面図である。
【図２８】本発明の第１４実施形態による側断面図である。
【図２９】本発明の製造において使用される代替方法のステップによる側断面図である。
【図１】
2008501235.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008501235.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2008501235.tif 000019
【図１８】
2008501235.tif 000020
【図１９】
2008501235.tif 000021
【図２０】
2008501235.tif 000022
【図２１】
2008501235.tif 000023
【図２２】
2008501235.tif 000024
【図２３】
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【図２４】
2008501235.tif 000026
【図２５】
2008501235.tif 000027
【図２６】
2008501235.tif 000028
【図２７】
2008501235.tif 000029
【図２８】
2008501235.tif 000030
【図２９】
2008501235.tif 000031
【国際調査報告】
2008501235.tif 000032
2008501235.tif 000033
2008501235.tif 000034