(57)【要約】【課題】  混合結晶配向のチャネル及びソース／ドレイン領域をもつ電界効果トランジスタを提供すること。【解決手段】  ハイブリッド配向基板は、ｎ型電界効果トランジスタ（ｎＦＥＴ）が電子移動度に最適な半導体の配向内に配置され、ｐ型電界効果トランジスタ（ｐＦＥＴ）が正孔移動度に最適な半導体の配向内に配置される、相補型金属酸化膜半導体（ＣＭＯＳ）回路の製造を可能にする。本発明は、最適な半導体の配向内に完全に形成されたＦＥＴの性能利点が、デバイスのチャネルを最適な配向をもつ半導体内に配置することを必要とするだけで実現できることを開示する。様々な新しいＦＥＴ構造体が説明され、その全ては、ＦＥＴのチャネルは、ＦＥＴのソース及び／又はドレインとは異なる配向を有するという特徴を備えている。これらの新しいＦＥＴを組み込むことができるハイブリッド基板は、その製造方法と共に説明される。【選択図】      図９
2008539593.tif 000002
【特許請求の範囲】
【請求項１】
間にチャネルが配置された、間隔を空けてドープされたソース及びドレイン領域を含む複合半導体領域と、
前記チャネル上に配置されたゲート誘電体と、
前記ゲート誘電体上に配置された導電性ゲートであって、前記ゲートの下の前記複合半導体領域は、第１の配向を有する上部単結晶半導体と第２の配向を有する下部単結晶半導体とを含み、前記上部単結晶半導体及び前記下部単結晶半導体は接合界面で直接接しており、前記チャネルの少なくともある部分は前記第１の配向をもつ前記上部単結晶半導体内部に位置付けられ、前記ソース及びドレイン領域の少なくともある部分は前記下部単結晶半導体の配向を有する半導体内に位置付けられた、導電性ゲートと、
を含む電界効果トランジスタ（ＦＥＴ）。
【請求項２】
前記接合界面の上のソース／ドレイン領域は前記チャネルの配向を有し、前記接合界面の下のソース／ドレイン領域は前記下部単結晶半導体の結晶配向を有する、請求項１に記載のＦＥＴ。
【請求項３】
前記接合界面の上のソース／ドレイン領域は、前記チャネルの配向とは異なる配向を有する、請求項１に記載のＦＥＴ。
【請求項４】
ウェル注入部、ハロ注入部、前記ゲート上の側壁スペーサ、隆起ソース／ドレイン、ゲート・コンタクト、ソース／ドレイン・コンタクト、チャネル応力を生成するオーバーレイヤ及び／又は置き換えソース／ドレイン領域、又はソース／ドレイン延長部のうちの少なくとも１つをさらに含む、請求項１に記載のＦＥＴ。
【請求項５】
前記下部単結晶半導体はバルク半導体ウェハである、請求項１に記載のＦＥＴ。
【請求項６】
前記下部単結晶半導体は半導体オン・インシュレータ層である、請求項１に記載のＦＥＴ。
【請求項７】
前記上部単結晶半導体及び前記下部単結晶半導体は同じ半導体材料である、請求項１に記載のＦＥＴ。
【請求項８】
前記上部単結晶半導体及び前記下部単結晶半導体は異なる半導体材料である、請求項１に記載のＦＥＴ。
【請求項９】
前記上部単結晶半導体及び前記下部単結晶半導体は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族の化合物半導体、又は、前述の半導体材料の層状の組み合わせ及び合金を含む、請求項１に記載のＦＥＴ。
【請求項１０】
前記上部単結晶半導体及び前記下部単結晶半導体は少なくとも１つのドーパントを含む、請求項１に記載のＦＥＴ。
【請求項１１】
前記上部単結晶半導体及び前記下部単結晶半導体は歪み領域を含む、請求項１に記載のＦＥＴ。
【請求項１２】
前記ソース、ドレイン、及びチャネル領域を含む前記上部単結晶半導体及び前記下部単結晶半導体は、歪み半導体、非歪み半導体、又は、歪み領域と非歪み領域の複合半導体である、請求項１に記載のＦＥＴ。
【請求項１３】
前記上部単結晶半導体及び前記下部単結晶半導体はＳｉ、ＳｉＧｅ合金又はＧｅを含む、請求項１に記載のＦＥＴ。
【請求項１４】
前記第１の配向及び前記第２の配向は、（１００）、（１１０）、及び（１１１）から成る群から選択される、請求項１３に記載のＦＥＴ。
【請求項１５】
前記ソース及びドレイン領域の少なくともある部分は、横方向に隣接する半導体領域とは異なる半導体材料を含む、請求項１に記載のＦＥＴ。
【請求項１６】
前記チャネルはＳｉを含み、前記横方向に隣接するソース／ドレイン領域はＳｉＧｅ半導体を含む、請求項１５に記載のＦＥＴ。
【請求項１７】
前記チャネルは前記接合界面の下に延びる、請求項１に記載のＦＥＴ。
【請求項１８】
ソース／ドレイン延長部をさらに含み、前記ソース／ドレイン延長部は、前記チャネルと同じ又は異なる配向を有する、請求項１に記載のＦＥＴ。
【請求項１９】
間にチャネルが配置された、間隔を空けてドープされたソース及びドレイン領域を含む複合半導体領域と、前記チャネル上に配置されたゲート誘電体と、前記ゲート誘電体上に配置された導電性ゲートであって、前記ゲートの下の前記複合半導体領域は、第１の配向を有する上部単結晶半導体と第２の配向を有する下部単結晶半導体とを含み、前記上部単結晶半導体及び前記下部単結晶半導体は接合界面で直接接しており、前記チャネルの少なくともある部分は前記第１の配向をもつ前記上部単結晶半導体内部に位置付けられ、前記ソース及びドレイン領域の少なくともある部分は前記下部単結晶半導体の配向を有する半導体内に位置付けられた、導電性ゲートと、を含む電界効果トランジスタ（ＦＥＴ）を含む、ＣＭＯＳ回路。
【請求項２０】
前記接合界面の上のソース／ドレイン領域は前記チャネルの配向を有し、前記接合界面の下のソース／ドレイン領域は前記下部単結晶半導体の結晶配向を有する、請求項１９に記載のＣＭＯＳ回路。
【請求項２１】
前記接合界面の上のソース／ドレイン領域は、前記チャネルの配向とは異なる配向を有する、請求項１９に記載のＣＭＯＳ回路。
【請求項２２】
ウェル注入部、ハロ注入部、前記ゲート上の側壁スペーサ、隆起ソース／ドレイン、ゲート・コンタクト、ソース／ドレイン・コンタクト、チャネル応力を生成するオーバーレイヤ及び／又は置き換えソース／ドレイン領域、又はソース／ドレイン延長部のうちの少なくとも１つをさらに含む、請求項１９に記載のＣＭＯＳ回路。
【請求項２３】
前記下部単結晶半導体は、バルク半導体ウェハ又は半導体オン・インシュレータである、請求項１９に記載のＣＭＯＳ回路。
【請求項２４】
前記上部単結晶半導体及び前記下部単結晶半導体は、同じ又は異なる半導体材料である、請求項１９に記載のＣＭＯＳ回路。
【請求項２５】
前記上部単結晶半導体及び前記下部単結晶半導体は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族の化合物半導体、又は、前述の半導体材料の層状の組み合わせ及び合金を含む、請求項１９に記載のＣＭＯＳ回路。
【請求項２６】
前記上部単結晶半導体及び前記下部単結晶半導体は少なくとも１つのドーパントを含む、請求項１９に記載のＣＭＯＳ回路。
【請求項２７】
前記上部単結晶半導体及び前記下部単結晶半導体は歪み領域を含む、請求項１９に記載のＣＭＯＳ回路。
【請求項２８】
前記ソース、ドレイン、及びチャネル領域を含む前記上部単結晶半導体及び前記下部単結晶半導体は、歪み半導体、非歪み半導体、又は、歪み領域と非歪み領域の複合半導体である、請求項１９に記載のＣＭＯＳ回路。
【請求項２９】
前記上部単結晶半導体及び前記下部単結晶半導体はＳｉ、ＳｉＧｅ合金又はＧｅを含む、請求項１９に記載のＣＭＯＳ回路。
【請求項３０】
前記第１の配向及び第２の配向は、（１００）、（１１０）、及び（１１１）から成る群から選択される、請求項２９に記載のＣＭＯＳ回路。
【請求項３１】
前記ソース及びドレイン領域の少なくともある部分は、横方向に隣接する半導体領域とは異なる半導体材料を含む、請求項１９に記載のＣＭＯＳ回路。
【請求項３２】
前記チャネルはＳｉを含み、前記横方向に隣接するソース／ドレイン領域はＳｉＧｅ半導体を含む、請求項３１に記載のＣＭＯＳ回路。
【請求項３３】
ソース／ドレイン及びチャネル領域が単結晶半導体の単一配向内に完全に含まれる別のＦＥＴをさらに含む、請求項１９に記載のＣＭＯＳ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｎ型電界効果トランジスタ（ｎＦＥＴ）が電子移動度にとって最適な配向をもつ半導体内に配置され、ｐ型電界効果トランジスタ（ｐＦＥＴ）が正孔移動度にとって最適な異なる配向をもつ半導体内に配置される、相補型金属酸化膜半導体（ＣＭＯＳ）回路に関する。より具体的には、本発明は、最適に配向された半導体内に全体が形成されたＦＥＴの性能上の利点が、デバイスのチャネルのみを最適に配向された半導体内に配置することを必要とする構造体によって実現されるＦＥＴ構造体に関する。また、本発明は、こうしたＦＥＴをハイブリッド配向基板上のＣＭＯＳ回路内に組み込むことができる方法に関する。
【背景技術】
【０００２】
本発明の半導体技術の相補型金属酸化膜半導体（ＣＭＯＳ）回路は、その動作のために電子キャリアを使用するｎ型電界効果トランジスタ（ｎＦＥＴ）と、その動作のために正孔キャリアを使用するｐ型電界効果トランジスタ（ｐＦＥＴ）とを含む。ＣＭＯＳ回路は、典型的には、通常の単結晶配向（１００）を有するＳｉウェハ上に製造される。しかしながら、電子は（（１１０）配向と比較して）（１００）表面配向をもつＳｉ内で高い移動度を有し、正孔は（（１００）配向と比較して）（１１０）表面配向をもつＳｉ内で高い移動度を有するため、ｎＦＥＴを（１００）配向Ｓｉに形成することができ、ｐＦＥＴを（１１０）配向Ｓｉに形成することができるように、ハイブリッド配向基板上にＣＭＯＳ回路を製造することに大いに関心がもたれている。
【０００３】
幾つかの従来技術のハイブリッド配向基板の例が図１乃至図７に示される。図示される従来技術の基板の全ては、１０及び２０と示され、絶縁体充填分離トレンチ３０により分けられた、異なる配向をもつ単結晶半導体の同一平面上の表面領域、又は実質的に同一平面上の表面領域を含む。（ここで及び後続の図において、異なる方向の平行線模様が、異なる半導体の配向を示すために用いられる。）ベース基板４０は、半導体領域２０と同じ配向を有する単結晶半導体である。ベース基板５０は、典型的には、特定されない配向の半導体又は絶縁体である。単結晶半導体領域６０、７０、及び８０は、半導体領域２０と同じ配向を有する。半導体領域１０及び２０は、図１及び図６の構造体に関してはバルク基板の一部を含み、図３、図４、図５、及び図７の構造体に関しては、埋め込み絶縁体層９０及び／又は局部的な埋め込み絶縁体層１００をもつ半導体オン・インシュレータ（ＳＯＩ）基板の一部を含み、図２の構造体に関しては、局部的な埋め込み絶縁層１１０をもつバルク／ＳＯＩ混合基板の一部を含む。図４の構造体は、半導体領域１０と下方の半導体領域７０との間に絶縁体の層を有するが、図３及び図７の構造体は、半導体領域１０と下方の半導体領域６０及び８０との間に、直接半導体間接合（ＤＳＢ）界面を有する。
【０００４】
図１乃至図７に示される基板の製造方法は様々であるが、全ては、典型的には、（ｊ’ｋ’ｌ’）配向の半導体ハンドル・ウェハ又はハンドル・ウェハ層に接合された（ｊｋｌ）配向半導体層から始まる。製造方法によって、接合は、（例えば、半導体間の界面が得られるような）直接的なものであってもよいし、又は、（例えば、酸化物又は他の絶縁層が少なくともある区域で接合界面に残る接合のような）間接的なものであってもよい。図１乃至図５の基板構造体を製造するためには、（ｊｋｌ）配向半導体層の選択領域は、（必要に応じて、任意の露出された埋め込み絶縁体領域と共に）基板の（ｊ’ｋ’ｌ’）配向を有する半導体と置き換えられる。こうしたことは、例えば、（ｊｋｌ）配向半導体が最初に選択領域内でエッチングによって除去されて、下方の（ｊ’ｋ’ｌ’）配向半導体を露出させる開口部を形成し、次いで、基板の配向を有するエピタキシャル成長半導体により置き換えられる（例えば、特許文献１に記載される）トレンチ／エピタキシャル成長プロセスにより行うことができる。代替的には、（ｊｋｌ）配向半導体の選択領域が最初にＤＳＢ界面の下の深さまでアモルファス化され、次いで、下方の（ｊ’ｋ’ｌ’）配向半導体をテンプレートとして用いてエピタキシャル再結晶化される、（例えば、特許文献２に記載される）アモルファス化／テンプレート再結晶化（ＡＴＲ）プロセスを用いることができる。例えば、特許文献２及び特許文献３に記載されるように、付加的なプロセスのステップを実行して、埋め込み絶縁体層９０、１００、及び１１０を導入するか又は強化することができる。図６乃至図７の構造体は、典型的には、（例えば、特許文献４に記載される）現場接合技術により、或いは、（ｊ’ｋ’ｌ’）配向基板層に直接的に接合された（ｊｋｌ）配向半導体層の領域を単にエッチングによって除去することにより製造される。
【０００５】
今まで、こうしたハイブリッド配向基板内に製造されたＣＭＯＳ回路内の全てのｎＦＥＴ及びｐＦＥＴは、共通して１つの特徴を有するが、それは、各々のＦＥＴのチャネル及びソース／ドレイン領域は、そのＦＥＴキャリアの移動度を最適化するように選択された単一の配向を有する半導体内に形成されるということである。こうした従来のＦＥＴの例は図８に示されるが、そこでは、単一配向半導体２１０に形成されたＦＥＴ２００は、絶縁体充填分離トレンチ３０により境界付けられたソース及びドレイン領域２２０と、ソース／ドレイン延長部２３０と、（領域２４０内部の）半導体チャネル領域と、ゲート誘電体２５０と、導電性ゲート２６０とを含む。（境界内の半導体材料が実際のソース／ドレイン及びソース／ドレイン延長部を構成するのであっても、明確にするために、後続の図におけるソース／ドレイン領域及びソース／ドレイン延長部は、これらの境界に関連する表示で識別することができる。）ウェル注入領域、ハロ注入部、ゲート上の側壁スペーサ、隆起ソース／ドレイン、ゲート・コンタクト、ソース／ドレイン・コンタクト、チャネル応力を生成するオーバーレイヤ及び／又は置き換えソース／ドレイン領域等のような、共通の及び／又は有利な他のＦＥＴ構成要素は、存在してもよいが図８には示されない。
【０００６】
図８の形状をもつＦＥＴは、単結晶半導体１０及び２０が、（半導体２０の場合は）同じ配向のバルク半導体によって、又は（半導体１０の場合は）下の絶縁体層によって下方で境界付けられる図２、図４、又は図５の構造体を有するハイブリッド配向基板に関しては何の問題ももたらさない。しかしながら、こうしたＦＥＴ形状は、（ｊｋｌ）配向領域１０が（ｊ’ｋ’ｌ’）配向領域６０、７０、又は８０により下方で境界付けられる図１、図３、図６及び図７の構造体を有するハイブリッド配向基板とは適合性が低く、これは、ＦＥＴが「薄く」なければならない（即ち、ソース／ドレイン領域は接合された（ｊｋｌ）配向半導体層よりも浅くなければならない）ため、言い換えると、ソース／ドレイン領域の深さよりも厚い（ｊｋｌ）配向ＤＳＢ層に配置されなくてはならないためである。バルク半導体内の多くのＣＭＯＳ回路は深いソース／ドレインをもつＦＥＴを使用し、ハイブリッド配向基板は、典型的には、ＤＳＢ層が薄いときには形成するのが容易であるので、こうした制約はかなり限定的である可能性がある。再結晶化された半導体材料の欠陥性は、（ＤＳＢ層の厚さよりも大きくすることを余儀なくされる）アモルファス化の深さに伴って増加する傾向にあるため、薄いＤＳＢ層は、ＡＴＲ技術により製造されたハイブリッド基板にとって特に望ましい。例えば、Ｎ．Ｂｕｒｂｕｒｅ及びＫ．Ｓ．Ｊｏｎｅｓ（非特許文献１）は、ＡＴＲの後で酸化物充填トレンチによりパターン形成されたＳｉ基板上に残されたコーナ欠陥の横方向寸法は、アモルファス化注入の深さに正比例することを示している。
【０００７】
【特許文献１】米国特許出願番号第１０／２５０，２４１号
【特許文献２】米国特許出願番号第１０／７２５，８５０号
【特許文献３】米国特許出願番号第１０／９０２，５５７号
【特許文献４】米国特許出願番号第１０／９７８，５５１号
【非特許文献１】材料研究学会、シンポジウム会報、８１０Ｃ４．１９．２００４年１月
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、ＦＥＴ全体（即ちそのソース／ドレイン及びチャネル）を最適な配向をもつ半導体内に製造する必要なく、半導体の最適な配向において製造されたＦＥＴの利点及び性能を有するＦＥＴ構造体を有することが望ましい。
【０００９】
従って、本発明の目的は、ＦＥＴ全体（即ち、チャネル及びソース／ドレイン）を最適配向の半導体内に製造する必要なく、最適配向の半導体内に全体が製造された従来のＦＥＴの利点及び性能を有するＦＥＴ構造体を提供することである。
【００１０】
本発明の関連する目的は、ＦＥＴの移動度にとって最適な配向を有する半導体の層が可能な限り薄いハイブリッド配向基板内に配置された、最適配向の半導体内に全体が製造された従来のＦＥＴの利点及び性能を有するＦＥＴ構造体を提供することである。
【００１１】
本発明のさらに別の目的は、バルク基板及び／又はＳＯＩハイブリッド配向基板内にＣＭＯＳ回路を設けることであり、前述のＣＭＯＳ回路は、上述の目的のうちの少なくとも１つを満たす本発明のＦＥＴのうちの少なくとも１つと、少なくとも１つの他の従来のＦＥＴとを含む。
【課題を解決するための手段】
【００１２】
上記に列挙した目的及び他の目的によれば、ＦＥＴチャネルが第１の単結晶配向をもつ上部単結晶半導体層内に含まれ、ＦＥＴのソース／ドレイン領域の少なくともある部分が、異なる配向を有する下方の直接半導体接合単結晶半導体内に含まれるＦＥＴ構造体が提供される。より一般的には、ソース／ドレイン領域を含む半導体の少なくともある部分が、チャネルを含む半導体の少なくともある部分の配向とは異なる配向を有するＦＥＴ構造体が提供される。下方の単結晶半導体は、バルク半導体又は半導体オン・インシュレータ層とすることができる。Ｓｉ、Ｇｅ及びＳｉＧｅ合金半導体の場合は、結晶学的配向は、典型的には、（１１０）、（１１１）、及び（１００）を含む群から選択される。
【００１３】
本発明の基本的なＦＥＴ構造体の幾つかの実施形態が提供される。例えば、直接接合表面半導体層及び下方の異配向半導体は、例えばＳｉ及びＳｉＧｅのように、同じ又は異なる半導体材料を含むことができる。所与の配向の半導体領域は、層状半導体のような２つ以上の半導体材料をさらに含むことができる。ソース、ドレイン、及びチャネル領域を含む半導体は、歪み半導体、非歪み半導体、又は、歪み領域と非歪み領域の複合半導体であってもよい。また、ソース／ドレイン領域は、例えば、Ｓｉソース／ドレイン領域がＳｉＧｅと置き換えられた場合のように、元のソース／ドレイン領域の一部が異なる半導体材料と置き換えられた場合と同様に、横方向に隣接する半導体領域とは異なる材料を含むことができる。従来のＦＥＴと関連して上述された他の共通の及び／又は有利な特徴は、本発明のＦＥＴ構造体に同様に組み込むことができる。
【００１４】
また、本発明は、バルク基板及び／又はＳＯＩハイブリッド配向基板内にＣＭＯＳ回路を提供するものであり、前述のＣＭＯＳ回路は、（上述の本発明のＦＥＴ構造体によるような）ソース／ドレイン及びチャネルが単結晶半導体の単一配向内に完全には含まれない少なくとも１つのＦＥＴと、（従来のＦＥＴ構造体によるような）ソース／ドレイン及びチャネル領域が単結晶半導体の単一配向内に完全に含まれる少なくとも１つの他のＦＥＴとを含む。
【発明を実施するための最良の形態】
【００１５】
これら及び他の特徴、態様、及び利点は、本発明の以下の詳細な説明からより容易に明らかになり、より良く理解されるであろう。
【００１６】
ソース／ドレイン領域を含む半導体の少なくともある部分が、チャネルを含む半導体の少なくともある部分の配向とは異なる配向を有するＦＥＴ構造体を提供する本発明をここでさらに詳細に説明する。本発明のＦＥＴ構造体の下方の単結晶半導体は、バルク半導体又は半導体オン・インシュレータ層とすることができる。図９乃至図２０の実施形態は、下方の単結晶半導体がバルク半導体である場合について示される。
【００１７】
図９乃至図１２は、ソース／ドレイン領域の上部分はチャネルと同じ配向を有し、ソース／ドレイン領域の下部分はチャネルの配向とは異なる配向を有する場合の本発明のＦＥＴを示す。図９乃至図１２のＦＥＴ３００、３１０、３２０、及び３３０は、第１の配向を有し、第１の配向とは異なる第２の配向を有する下部単結晶半導体３７０に接合界面３６０で結合された上部単結晶半導体層３５０を含む。図８のＦＥＴ２００の要素と同様である、図９乃至図１２のＦＥＴの各々における要素は、ゲート導体２６０、ゲート誘電体２３０、及び絶縁体充填分離トレンチ３０を含む。さらに図９乃至図１２のＦＥＴの各々に含まれるのは、上部単結晶半導体３５０内の（領域３７５内部の）半導体チャネル領域、ソース／ドレイン領域３８０、３８２、３８４、又は３８６、及び任意のソース／ドレイン延長部領域３９２、３９４、３９６、又は３９８である。
【００１８】
図９乃至図１２においては、接合界面３６０の上のソース／ドレイン領域は上部単結晶半導体３５０の配向を有し、接合界面３６０の下のソース／ドレイン領域は下部単結晶半導体３７０の配向を有して、ソース／ドレインの各々の部分は、横方向に隣接する半導体材料と同じ結晶配向を有するようになっている。ＦＥＴ３００、３１０、３２０、及び３３０は、ソース／ドレイン領域の底部に対する接合界面３６０の位置についてのみ異なっている。ＦＥＴ３００、３１０、及び３２０においては、任意のソース／ドレイン延長部３９２、３９４及び３９６は、完全に上部単結晶半導体層３５０内に配置される。ＦＥＴ３００においては、接合界面３６０はソース／ドレイン領域３８０の底部の方向に位置し、ソース／ドレイン３８０はほとんどが上部単結晶半導体層３５０内に残る。ＦＥＴ３１０においては、接合界面３６０はソース／ドレインの厚さの約半分に相当する深さに位置し、ソース／ドレイン３８２は上部単結晶半導体層３５０と下部単結晶半導体層３７０との間でほぼ均等に分けられた状態である。ＦＥＴ３２０においては、接合界面３６０は、（存在する場合は）任意のソース／ドレイン延長部３９６の底部とほぼ等しい深さで、ソース／ドレイン領域３８４の上面の方向に位置し、ソース／ドレイン３８４はほとんどが下部単結晶半導体層３７０内に残る。ＦＥＴ３３０においては、接合界面３６０は、（ＦＥＴ３２０におけるその位置と比較して）より一層表面の近くにある。ＦＥＴ３３０内のソース／ドレイン領域３８６は、ほぼ完全に下部単結晶半導体層３７０内に配置され、（存在する場合は）任意のソース／ドレイン延長部３９８は、上部単結晶半導体層３５０と下部単結晶半導体層３７０との間でほぼ均等に分けられる。
【００１９】
図１３乃至図１７は、ソース／ドレイン領域の全体が、チャネルの配向とは異なる配向を有する場合の本発明のＦＥＴを示す。図１３乃至図１７のＦＥＴ４００、４１０、４２０、４３０、及び４４０は、第１の配向を有し、第１の配向とは異なる第２の配向を有する下部単結晶半導体４７０に接合界面４６０で結合された上部単結晶半導体層４５０を含む。図８のＦＥＴ２００の要素と同様の図１３乃至図１７の要素は、ゲート導体２６０、ゲート誘電体２３０、及び絶縁体充填分離トレンチ３０を含む。さらに図１３乃至図１７のＦＥＴの各々に含まれるのは、上部単結晶半導体４５０内の（領域４７５内部の）半導体のチャネル領域、ソース／ドレイン領域４８０、４８２、４８４、４８６、又は４８８及び任意のソース／ドレイン延長部領域４９０、４９２、４９４、４９６、又は４９８である。点線４６０’は、接合界面４６０が、図１３乃至図１６におけるソース／ドレイン領域４８０、４８２、４８４、又は４８６の中まで、或いは図１７におけるソース／ドレイン領域４８８の下の半導体領域４９９の中まで横方向に延ばされる位置を示す。接合界面４６０がソース／ドレイン領域からなくされるプロセスのステップは、図２５乃至図２７と関連して後述される。
【００２０】
図１３乃至図１７においては、チャネル領域４７５及び任意のソース／ドレイン延長部４９０、４９２、４９４、４９６、及び４９８は、上部単結晶半導体４５０の配向を有し、ソース／ドレイン領域全体は下部単結晶半導体４７０の配向を有する。図９乃至図１２のＦＥＴとは対照的に、点線４６０’より上のソース／ドレイン領域は、横方向に隣接する半導体とは異なる結晶配向を有する。図１３乃至図１６のＦＥＴ４００、４１０、４２０、及び４３０は、ソース／ドレイン領域の底部に対する接合界面４６０の位置についてのみ異なっている。ＦＥＴ４００、４１０、４２０、及び４４０においては、任意のソース／ドレイン延長部４９０、４９２、４９４、及び４９８は、完全に上部単結晶半導体層４５０内に配置される。ＦＥＴ４００においては、接合界面４６０はソース／ドレイン領域４８０の底部の方向に位置し、ソース／ドレイン４８０はほとんど上部単結晶半導体４５０に隣接する下部単結晶半導体層４７０の上部領域内に残る。ＦＥＴ４１０においては、接合界面４６０はソース／ドレインの厚さの約半分に相当する深さに位置し、ソース／ドレイン４８２は上部単結晶半導体層４５０と下部単結晶半導体層４７０との間でほぼ均等に分けられた状態である。ＦＥＴ４２０においては、接合界面４６０は、（存在する場合は）任意のソース／ドレイン延長部４９４の底部とほぼ等しい深さで、ソース／ドレイン領域４８４の上面の方向に位置し、ソース／ドレイン４８４はほとんど下部単結晶半導体層４７０内にある。ＦＥＴ４３０においては、接合界面４６０は、（ＦＥＴ４２０におけるその位置と比較して）より一層表面の近くにある。ＦＥＴ４３０内のソース／ドレイン領域４８６は、ほぼ完全に下部単結晶半導体４７０内に配置され、（存在する場合は）任意のソース／ドレイン延長部４９６は、上部単結晶半導体層４５０と下部単結晶半導体層４７０との間でほぼ均等に分けられる。
【００２１】
また、図１７のＦＥＴは、ソース／ドレイン領域４８８の下であり、かつ点線４６０’より上に配置された半導体領域４９９を含む。領域４９８及び４９９を形成するためのプロセスのステップは、図２５乃至図２７と関連して後述される。
【００２２】
図１８乃至図２０は、ソース／ドレイン領域（及び／又はソース／ドレイン延長部領域）の少なくともある部分が、元のソース／ドレイン領域の一部が除去されて、次に１つ又は複数の異なる半導体材料と置き換えられる場合のように、横方向に隣接する半導体領域とは異なる半導体材料を含む場合の本発明のＦＥＴを示す。図１８乃至図２０のＦＥＴ５００、５１０、及び５２０は、第１の配向を有し、第１の配向とは異なる第２の配向を有する下部単結晶半導体５７０に接合界面５６０で結合された上部単結晶半導体層５５０を含む。図８のＦＥＴ２００の要素と同様の図１８乃至図２０のＦＥＴの各々の要素は、ゲート導体２６０、ゲート誘電体２３０、及び絶縁体充填分離トレンチ３０を含む。さらに図１８乃至図２０のＦＥＴの各々に含まれるのは、上部単結晶半導体５５０内の（領域５７５内部の）半導体のチャネル領域、ソース／ドレイン領域５８０、５８２、又は５８４、及び任意のソース／ドレイン延長部領域５９０、５９２、又は５９４である。図１８においては、ＦＥＴ５００のソース／ドレイン領域５８０内の半導体５９５の材料は、下部単結晶半導体５７０の配向を有し、かつ上部単結晶半導体層の材料とは異なっている。図１９のＦＥＴ５１０は、ソース／ドレイン領域５８２内の半導体５９７の材料は、下部単結晶半導体５７０の配向を有し、上部単結晶半導体層５５０の材料とは異なっている点で図１８のＦＥＴ５００と同様である。ＦＥＴ５１０は、ＦＥＴ５００の半導体５９５は界面５６０より下に延びるが、ＦＥＴ５１０内の半導体５９７は延びないという点でＦＥＴ５００とは異なっている。図２０においては、ＦＥＴ５２０のソース／ドレイン領域５８４内の半導体５９９の材料は、上部単結晶半導体層５５０の配向を有し、かつ上部単結晶半導体層の材料とは異なっている。領域５９５、５９７、及び５９９を形成するためのプロセスのステップは、図２８乃至図３１に関連して後述される。
【００２３】
図１８乃至図２０のＦＥＴの形状は、例えば、Ｓｉソース／ドレイン材料を除去し、それをＳｉＧｅと置き換えることにより歪みチャネルを生成するのに用いることができる。（１００）配向ＳｉＧｅは（１１０）配向ＳｉＧｅよりも容易に成長すると期待されるため、この手法は、上部単結晶半導体が（１１０）配向Ｓｉであり、ソース／ドレイン領域が、（１００）配向をもつ下方のＳｉ半導体から型造られる（１００）配向ＳｉＧｅにより置き換えられる場合に特に有利である。
【００２４】
図９乃至図２０のソース／ドレイン延長部は、チャネルと同じ配向を有するものとして示される。こうした配向は、（延長部とチャネルのと間の粒界欠陥を避けるために）延長部にとっては好ましい配向であるが、延長部が、ソース／ドレイン領域内の横方向に隣接する半導体と同じ配向を（こうした配向がチャネルの配向とは異なるときに）有することが望ましい幾つかの場合があり得る。従って、こうした特徴をもつ実施形態もまた本発明の範囲内である。
【００２５】
同様に、図９乃至図２０のチャネルは、完全に上部単結晶半導体内部に入るように示されるが、幾らかのチャネルが上部単結晶半導体内部に存在し、幾らかは下の異なる配向の半導体内に存在することが望ましい場合があり得る。従って、こうした特徴をもつ実施形態もまた本発明の範囲内である。
【００２６】
直接的接合表面半導体層、下方の異配向半導体、及びソース／ドレイン領域内の任意の付加的な半導体は、同じ又は異なる半導体材料を含むことができ、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、Ｇｅ、Ｃ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ並びに他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族の複合半導体を含む群から選択することができる。また、１つ又は複数のドーパントをもつ又はもたない（例えばＳｉＧｅ上のＳｉ層のような）前述の半導体材料の層状の組み合わせ又は合金もここで検討される。ソース、ドレイン、チャネル、及び他の半導体領域を含む半導体は、所望の通りに、Ａｓ、Ｂ、Ｃ、Ｐ、Ｓｂ及び／又は他の種でドープすることができる。ソース、ドレイン、及びチャネル領域を含む半導体は、歪み半導体、非歪み半導体、又は、歪み領域と非歪み領域の複合半導体とすることができる。Ｓｉ、Ｇｅ、及びＳｉＧｅ合金半導体の場合は、結晶学的配向は、典型的には、（１１０）、（１１１）、及び（１００）を含む群から選択される。
【００２７】
（ウェル注入領域、ハロ注入部、ゲート上の側壁スペーサ、隆起ソース／ドレイン、ゲート・コンタクト、ソース／ドレイン・コンタクト、チャネル応力を誘起するように設計されたオーバーレイヤ及び／又は置き換えソース／ドレイン領域等の）従来のＦＥＴに関連して上述された他の共通の及び／又は有利な特徴、並びに、ソース／ドレイン及びソース／ドレイン延長部注入のより最適化された位置決めは、同様に本発明のＦＥＴ構造体に組み込むことができる。
【００２８】
全ての場合において、本発明のＦＥＴ構造体は、間にチャネルが配置された、間隔を空けてドープされたソース及びドレイン領域を含む複合半導体領域と、前述のチャネル上に配置されたゲート誘電体と、前述のゲート誘電体上に配置された導電性ゲートとを含み、前述のゲートの下の前述の複合半導体領域は、第１の配向を有する上部単結晶半導体と、第２の配向を有する下部単結晶半導体とを含み、前述の上部単結晶半導体及び下部単結晶半導体は接合界面で直接接しており、前述のチャネルの少なくともある部分は前述の第１の配向をもつ前述の上部単結晶半導体内に配置され、前述のソース及びドレイン領域の少なくともある部分は前述の下部単結晶半導体の配向を有する半導体内に配置される。
【００２９】
本発明の別の態様においては、ハイブリッド配向基板内にＣＭＯＳ回路が提供され、前述のＣＭＯＳ回路は、ソース／ドレイン及びチャネルが単結晶半導体の単一配向内に完全には含まれない少なくとも１つのＦＥＴ（即ち本発明のＦＥＴ）を含む。こうした回路は、典型的には、ソース／ドレイン及びチャネル領域が単結晶半導体の単一配向内に完全に含まれる少なくとも１つの他のＦＥＴ（即ち従来のＦＥＴ）を有する。図２１乃至図２４に示されるように、こうしたＣＭＯＳ回路は、（例えば、図２１及び図２２に示される、図１及び図６の基板のような）バルク状の特性、又は、（例えば、図２３及び図２４に示される、図３及び図７の基板のような）半導体オン・インシュレータの特性を提供するハイブリッド配向基板上に配置することができる。図２１乃至図２４のＦＥＴ６００及び６１０は、本発明のＦＥＴ及び従来のＦＥＴにそれぞれ相当し、ＦＥＴ６００及び６１０のうちの一方はｎＦＥＴであり、他方はｐＦＥＴである。
【００３０】
ハイブリッド配向基板、本発明のＦＥＴ構造体、及びそれらが組み込まれるＣＭＯＳ回路を製造するためのプロセスのステップは、一般的に従来技術ではよく知られている。本発明のＦＥＴ及びＣＭＯＳ回路を作成するために必要とされる唯一の付加的なステップは、ＤＳＢ層の底部の下に延びる注入領域を生成するソース／ドレイン注入条件の選択である。しかしながら、最終的にＦＥＴのソース／ドレイン領域の上部分がチャネルとは異なる配向及び／又は材料になり得る方法を詳述する価値はある。
【００３１】
図２５乃至図２７は、２つの異配向の単結晶半導体領域を含むＦＥＴのソース／ドレイン領域を、ただ１つの単結晶半導体領域を含むソース／ドレイン領域に変換することができるアモルファス化／テンプレート化再結晶法を示す。図２５は、第１の配向を有し、第１の配向とは異なる第２の配向を有する下部単結晶半導体６７０に接合界面６６０で結合された上部単結晶半導体層６５０を含む、部分的に完成されたＦＥＴ構造体６４０を示す。図８のＦＥＴ２００の要素と同様の構造体６４０の要素は、ゲート導体２６０、ゲート誘電体２３０、及び絶縁体充填分離トレンチ３０を含む。（点線で外形が示される）領域６８０は、ソース及びドレイン領域の予想位置を示す。図２６は、図２５の構造体がイオン注入６８５に曝され、ゲート導体２６０をマスクとして用いて、アモルファス化領域６９０を生成する状態を示す。注入は、（例えば、ＳｉへのＳｉ＋又はＧｅ＋注入のような）アモルファス化のみを行うものとするか、又は、（例えば、Ｂ＋、Ｐ＋、若しくはＡｓを単独でＳｉに、又は、Ｓｉ＋若しくはＧｅ＋を組み合わせてＳｉに）アモルファス化及びドーピングを行うものとすることができる。アモルファス化領域６９０は、次に、固相エピタキシにより下部単結晶半導体６７０の配向に再結晶化されて、半導体領域６９５を形成する。図１３のＦＥＴ４００のような構造体は、アモルファス化注入がドーパント注入と同じ深さを有するときに形成することができるが、図１７のＦＥＴ４４０のような構造体は、アモルファス化注入より浅いドーパント注入で形成することができる。
【００３２】
図２８乃至図３１は、２つの異配向の単結晶半導体領域を含むＦＥＴのソース／ドレイン領域が、ただ１つの単結晶半導体領域を含むソース／ドレイン領域により置き換えられることができるトレンチ／エピタキシャル成長方法を示す。図２８は、ゲート導体２６０の上面の上に付加的なゲート不動態化層７１０をもつ図２５の構造体を示す。図２９は、誘電性側壁スペーサ７２０がゲート導体２６０の側面に形成された後の図２８の構造体を示す。図３０は、予想ソース／ドレイン領域６８０の近傍の半導体材料が、キャビティ７３０を形成するために、接合界面６６０より下の深さまでエッチングによって除去された後の図２９の構造体を示す。次に、キャビティ７３０は、下層半導体６７０の配向を有するエピタキシャル成長の半導体７４０で充填され、その後、ゲート不動態化層７１０及びスペーサ７２０は除去されて、図３１の構造体が形成される。図２５乃至図２７及び図２８乃至図３１のプロセスのステップは、図２０のＦＥＴ５２０のような構造体を製造するために組み合わせることができる。
【００３３】
本発明は、その好ましい実施形態について具体的に示され説明されてきたが、当業者は、上記及び他の形態及び詳細の変更は、本発明の精神及び範囲から逸脱することなく行うことができることを理解するであろう。従って、本発明は、説明され示された厳密な形態及び詳細に限定されることはなく、添付の特許請求の範囲内に含まれることが意図される。
【図面の簡単な説明】
【００３４】
【図１】従来技術の平面ハイブリッド配向半導体基板構造体の例の断面図を示す。
【図２】従来技術の平面ハイブリッド配向半導体基板構造体の例の断面図を示す。
【図３】従来技術の平面ハイブリッド配向半導体基板構造体の例の断面図を示す。
【図４】従来技術の平面ハイブリッド配向半導体基板構造体の例の断面図を示す。
【図５】従来技術の平面ハイブリッド配向半導体基板構造体の例の断面図を示す。
【図６】従来技術の平面ハイブリッド配向半導体基板構造体の例の断面図を示す。
【図７】従来技術の平面ハイブリッド配向半導体基板構造体の例の断面図を示す。
【図８】ＦＥＴのチャネル及びソース／ドレイン領域が、そのＦＥＴキャリアの移動度を最適化するように好適に選択された単一配向を有する半導体内に形成された従来形状のＦＥＴの断面図を示す。
【図９】ソース／ドレイン領域の上部分はチャネルと同じ配向を有し、ソース／ドレイン領域の下部分はチャネルの配向とは異なる配向を有する本発明のＦＥＴの断面図を示す。
【図１０】ソース／ドレイン領域の上部分はチャネルと同じ配向を有し、ソース／ドレイン領域の下部分はチャネルの配向とは異なる配向を有する本発明のＦＥＴの断面図を示す。
【図１１】ソース／ドレイン領域の上部分はチャネルと同じ配向を有し、ソース／ドレイン領域の下部分はチャネルの配向とは異なる配向を有する本発明のＦＥＴの断面図を示す。
【図１２】ソース／ドレイン領域の上部分はチャネルと同じ配向を有し、ソース／ドレイン領域の下部分はチャネルの配向とは異なる配向を有する本発明のＦＥＴの断面図を示す。
【図１３】ソース／ドレイン領域の全体がチャネルの配向とは異なる配向を有する本発明のＦＥＴの断面図を示す。
【図１４】ソース／ドレイン領域の全体がチャネルの配向とは異なる配向を有する本発明のＦＥＴの断面図を示す。
【図１５】ソース／ドレイン領域の全体がチャネルの配向とは異なる配向を有する本発明のＦＥＴの断面図を示す。
【図１６】ソース／ドレイン領域の全体がチャネルの配向とは異なる配向を有する本発明のＦＥＴの断面図を示す。
【図１７】ソース／ドレイン領域の全体がチャネルの配向とは異なる配向を有する本発明のＦＥＴの断面図を示す。
【図１８】ソース／ドレイン領域が、横方向に隣接する半導体領域とは異なる材料をさらに含むこともできる本発明のＦＥＴの断面図を示す。
【図１９】ソース／ドレイン領域が、横方向に隣接する半導体領域とは異なる材料をさらに含むこともできる本発明のＦＥＴの断面図を示す。
【図２０】ソース／ドレイン領域が、横方向に隣接する半導体領域とは異なる材料をさらに含むこともできる本発明のＦＥＴの断面図を示す。
【図２１】ＦＥＴのうちの一方が本発明のＦＥＴであり、他方が従来のＦＥＴである、異なるハイブリッド配向基板上のＣＭＯＳ回路の１つのｎＦＥＴ及び１つのｐＦＥＴを断面図に示す。
【図２２】ＦＥＴのうちの一方が本発明のＦＥＴであり、他方が従来のＦＥＴである、異なるハイブリッド配向基板上のＣＭＯＳ回路の１つのｎＦＥＴ及び１つのｐＦＥＴを断面図に示す。
【図２３】ＦＥＴのうちの一方が本発明のＦＥＴであり、他方が従来のＦＥＴである、異なるハイブリッド配向基板上のＣＭＯＳ回路の１つのｎＦＥＴ及び１つのｐＦＥＴを断面図に示す。
【図２４】ＦＥＴのうちの一方が本発明のＦＥＴであり、他方が従来のＦＥＴである、異なるハイブリッド配向基板上のＣＭＯＳ回路の１つのｎＦＥＴ及び１つのｐＦＥＴを断面図に示す。
【図２５】２つの異配向の単結晶半導体領域を含むＦＥＴのソース／ドレイン領域を、ただ１つの単結晶半導体領域を含むソース／ドレイン領域に変換することができるアモルファス化／テンプレート化再結晶法を断面図に示す。
【図２６】２つの異配向の単結晶半導体領域を含むＦＥＴのソース／ドレイン領域を、ただ１つの単結晶半導体領域を含むソース／ドレイン領域に変換することができるアモルファス化／テンプレート化再結晶法を断面図に示す。
【図２７】２つの異配向の単結晶半導体領域を含むＦＥＴのソース／ドレイン領域を、ただ１つの単結晶半導体領域を含むソース／ドレイン領域に変換することができるアモルファス化／テンプレート化再結晶法を断面図に示す。
【図２８】２つの異配向の単結晶半導体領域を含むＦＥＴのソース／ドレイン領域を、ただ１つの単結晶半導体領域を含むソース／ドレイン領域により置き換えることができるトレンチ／エピタキシャル成長法を断面図に示す。
【図２９】２つの異配向の単結晶半導体領域を含むＦＥＴのソース／ドレイン領域を、ただ１つの単結晶半導体領域を含むソース／ドレイン領域により置き換えることができるトレンチ／エピタキシャル成長法を断面図に示す。
【図３０】２つの異配向の単結晶半導体領域を含むＦＥＴのソース／ドレイン領域を、ただ１つの単結晶半導体領域を含むソース／ドレイン領域により置き換えることができるトレンチ／エピタキシャル成長法を断面図に示す。
【図３１】２つの異配向の単結晶半導体領域を含むＦＥＴのソース／ドレイン領域を、ただ１つの単結晶半導体領域を含むソース／ドレイン領域により置き換えることができるトレンチ／エピタキシャル成長法を断面図に示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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