(57)【要約】シフトレジスタ回路の夫々の段は、前の段の出力へ接続される第１の入力Ｒｎ−１と、その段の出力Ｒｎへ第１のクロック電力ライン電圧Ｐｎを結合する駆動トランジスタＴｄｒｉｖｅと、駆動トランジスタの寄生容量の影響を補償する補償コンデンサＣ１と、駆動トランジスタのゲートとその段の出力との間に接続される第１のブートストラップコンデンサＣ２と、第１の入力Ｒｎ−１により制御され、第１のブートストラップコンデンサＣ２を充電する入力トランジスタＴｉｎとを有する。夫々の段は、入力トランジスタＴｉｎのゲートと第１の入力Ｒｎ−１との間に接続される第２のブートストラップコンデンサＣ３を有する、その段よりも２（又はそれ以上）前の段の出力Ｒｎ−２へ結合される入力セクション１０を更に有する。２つのブートストラップコンデンサの使用により閾値電圧のレベル又は変動への回路の感度は低くなり、アモルファスシリコン技術を用いる実施が可能となる。
2008537275.tif 000002
【特許請求の範囲】
【請求項１】
複数の段を有するシフトレジスタ回路であって、
夫々の段は：
前の段の出力へ接続される第１の入力；
当該段の出力へ第１のクロック電力ライン電圧を結合する駆動トランジスタ；
該駆動トランジスタの寄生容量の影響を補償する補償コンデンサ；
前記駆動トランジスタのゲートと当該段の出力との間に接続される第１のブートストラップコンデンサ；及び
前記第１の入力によって制御され、前記第１のブートストラップコンデンサを充電する入力トランジスタ；
を有し、
夫々の段は、当該段よりも２又はそれ以上前の段の出力へ結合される入力セクションを更に有し、
該入力セクションは、前記入力トランジスタのゲートと前記第１の入力との間に接続される第２のブートストラップコンデンサを有する、シフトレジスタ回路。
【請求項２】
前記入力セクションは、前記段よりも２段前の段の出力へ結合される、請求項１記載のシフトレジスタ回路。
【請求項３】
夫々の段は、次の段の出力へ接続される第２の入力を更に有する、請求項１又は２記載のシフトレジスタ回路。
【請求項４】
前記第２の入力は、前記駆動トランジスタのゲートと低電力ラインとの間に接続されるリセットトランジスタのゲートへ接続される、請求項３記載のシフトレジスタ回路。
【請求項５】
夫々の段の前記補償コンデンサは、前記駆動トランジスタのゲートと、前記第１の電力ライン電圧と相補的にクロック制御される第２のクロック電力ライン電圧との間に接続される、請求項１乃至４のうちいずれか一項記載のシフトレジスタ回路。
【請求項６】
前記入力セクションは、前記第２のブートストラップコンデンサにトランジスタ閾値電圧を蓄えるための回路素子を有する、請求項１乃至５のうちいずれか一項記載のシフトレジスタ回路。
【請求項７】
前記入力セクションは、第２の入力トランジスタと、減衰トランジスタとを更に有し、
前記第２の入力トランジスタは、前記第１の入力トランジスタのゲートへ当該段よりも２段前の段の出力を供給し、
前記減衰トランジスタは、前記第２のブートストラップコンデンサと並列に接続され、当該減衰トランジスタの閾値電圧が到達されるまで前記第２のブートストラップコンデンサの電圧を減衰させる、請求項１乃至６のうちいずれか一項記載のシフトレジスタ回路。
【請求項８】
前記減衰トランジスタは、前記第１の入力トランジスタと実質的に同じ寸法を有する、請求項７記載のシフトレジスタ回路。
【請求項９】
前記入力セクションは、前記第１の入力トランジスタのゲートへ当該段よりも２段前の段の出力を供給する第２の入力トランジスタを更に有する、請求項１乃至５のうちいずれか一項記載のシフトレジスタ回路。
【請求項１０】
前記第１の入力トランジスタは、入力ラインと前記駆動トランジスタのゲートとの間に接続され、
前記入力ラインは、前段の出力がハイである場合にハイであり、前記前段の出力がハイからローへの推移を有する少なくとも直後はハイである、請求項９記載の回路。
【請求項１１】
前記入力ラインは、当該回路の動作の間は永久的にハイである、請求項１０記載のシフトレジスタ回路。
【請求項１２】
前記入力セクションは、前記第１の入力トランジスタのゲートと低電力ラインとの間に接続される入力セクションリセットトランジスタを更に有する、請求項１０又は１１記載のシフトレジスタ回路。
【請求項１３】
前記入力セクションは、当該段の出力へ接続されるゲートを有し、前記第２のブートストラップコンデンサを放電するフィードバックリセットトランジスタを更に有する、請求項１乃至１２のうちいずれか一項記載のシフトレジスタ回路。
【請求項１４】
起動回路が設けられ、
該起動回路は、スタート信号を入力として受け取り、前記スタート信号を遅延させた信号を出力として供給し、
第１のシフトレジスタ段は、前の段の出力として前記起動回路の出力を受け取り、当該段よりも２又はそれ以上前の段の出力として前記スタート信号を受け取る、請求項１乃至１３のうちいずれか一項記載のシフトレジスタ回路。
【請求項１５】
前記起動回路の出力は、シフトレジスタ段の間の時間遅延によって遅延される、請求項１４記載のシフトレジスタ回路。
【請求項１６】
前記起動回路の出力は、当該シフトレジスタ回路の第１の出力として使用される、請求項１４又は１５記載のシフトレジスタ回路。
【請求項１７】
アモルファスシリコン技術により実施される、請求項１乃至１６のうちいずれか一項記載のシフトレジスタ回路。
【請求項１８】
アクティブマトリクス表示画素の配列；及び
請求項１乃至１７のうちいずれか一項記載のシフトレジスタ回路を有する行ドライバ回路；
を有するアクティブマトリクスディスプレイ装置。
【請求項１９】
アクティブマトリクス液晶ディスプレイ装置を有する、請求項１８記載のアクティブマトリクスディスプレイ装置。
【請求項２０】
複数段のシフトレジスタ回路出力を発生させる方法であって、
前記シフトレジスタ回路の夫々の段に関して：
入力トランジスタのゲートを充電するために当該段の２又はそれ以上前の段の出力を用い、第２のブートストラップコンデンサにゲート−ソース間電圧を蓄えるステップ；
前記入力トランジスタを介して駆動トランジスタのゲートを充電し、且つ、前記駆動トランジスタのゲート−ソース間電圧を蓄える第１のブートストラップコンデンサを充電するために、当該段の１又はそれ以上前の段の出力を用いるステップ；及び
前記駆動トランジスタを介して当該段の出力へ第１のクロック電力供給ライン電圧を結合するステップ；
を有する方法。
【請求項２１】
前記第２のブートストラップコンデンサにゲート−ソース間電圧を蓄えた後、閾値電圧が前記第２のブートストラップコンデンサに蓄えられるまで前記第２のブートストラップコンデンサを放電するステップを更に有する、請求項２０記載の方法。
【請求項２２】
補償コンデンサを介して前記駆動トランジスタのゲートへ第２のクロック電力供給ライン電圧を結合するステップを更に有し、
前記第１のクロック電力供給ライン電圧及び前記第２のクロック電力供給ライン電圧は相補的にクロック制御される、請求項２０又は２１記載の方法。
【請求項２３】
次の段の出力を用いて前記第１のブートストラップコンデンサをリセットするステップを更に有する、請求項２０乃至２２のうちいずれか一項記載の方法。
【請求項２４】
当該段の出力を用いて前記第２のブートストラップコンデンサをリセットするステップを更に有する、請求項２０乃至２３のうちいずれか一項記載の方法。
【請求項２５】
当該段よりも２段前の段の出力は、前記入力トランジスタのゲートを充電するために用いられ、
当該段よりも１段前の段の出力は、前記駆動トランジスタのゲートを充電するために用いられる、請求項２０乃至２４のうちいずれか一項記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、アクティブマトリクスディスプレイ装置の表示画素へ行電圧を供給するための、シフトレジスタ回路に関する。
【背景技術】
【０００２】
アクティブマトリクスディスプレイ装置は、行及び列で配置され、少なくとも１つの薄膜駆動トランジスタ及び表示素子、例えば液晶セルを夫々有する画素の配列を有する。画素の夫々の行は行導体を共有し、行導体は、その行にある画素の薄膜トランジスタのゲートへ接続する。画素の夫々の列は列導体を共有し、列導体へは画素駆動信号が供給される。行導体での信号は、トランジスタがオン又はオフにされるかどうかを決定し、トランジスタが（行導体上の高電圧パルスによって）オンされる場合には、列導体からの信号は、液晶材料の領域へ伝わることを可能にされ、それによって、その材料の光伝達特性を変更する。
【０００３】
アクティブマトリクスディスプレイ装置のフレーム（フィールド）周期は、画素の行が短い時間期間でアドレス指定されることを要求し、これは、言い換えると、所望の電圧レベルへ液晶材料を充電又は放電するためにトランジスタ電流駆動機能に必要条件を課す。かかる電流必要条件を満たすために、薄膜トランジスタへ供給されるゲート電圧は、大きな電圧振幅により変動する必要がある。アモルファスシリコン駆動トランジスタの場合、この電圧振幅はおよそ３０ボルトである。
【０００４】
行導体での大きな電圧振幅に関する必要条件は、行ドライバ回路が高電圧部品を用いて実施されることを必要とする。
【０００５】
表示画素の配列の基板と同じ基板上に行ドライバ回路の構成要素を集積することに大きな関心が寄せられてきた。１つの可能性は、画素トランジスタに多結晶シリコンを用いることであり、これは、この技術が行ドライバ回路の高電圧回路素子により容易に適するためである。その場合、アモルファスシリコン技術を用いて表示画素を製造するコスト面の利点は失われる。
【０００６】
従って、アモルファスシリコン技術を用いて実施され得るドライバ回路を提供することに関心が寄せられている。アモルファスシリコントランジスタの低い移動度及び閾値電圧のストレスによる変化は、アモルファスシリコン技術を用いてドライバ回路を実施する際に深刻な困難を与える。
【０００７】
行ドライバ回路は、従来、シフトレジスタ回路として実施される。シフトレジスタ回路は、順に夫々の行導体に行電圧パルスを出力するよう動作する。
【０００８】
基本的に、シフトレジスタ回路の夫々の段は、クロック高電力ラインと行導体との間に接続される出力駆動トランジスタを有し、駆動トランジスタは、行アドレスパルスを発生させるようクロック高電力ラインへ行導体を結合するためにオンされる。行導体での電圧が（直列接続された駆動トランジスタに関わらず）電力ライン電圧に達することを確実にするために、出力トランジスタの浮遊容量を用いるブートストラップ効果を利用することが知られる。これは、ＵＳ６，０５２，４２６で論じられている。
【０００９】
この方法における駆動トランジスタの寄生容量の利用に伴う問題は、他の浮遊効果が存在することであり、これらは、同じくＵＳ６，０５２，４２６で論じられている。かかる問題に対する１つの解決法は、第１の更なるコンデンサを導入することによって浮遊容量の影響を相殺し、ブートストラップ動作のために設けられた第２の更なるコンデンサを導入することである。
【００１０】
このように更なるブートストラップコンデンサを用いるシフトレジスタ回路は、ＵＳ６，０５２，４２６及びＵＳ６，０６４，７１３で論じられている。
【特許文献１】ＵＳ６，０５２，４２６
【特許文献２】ＵＳ６，０６４，７１３
【発明の開示】
【発明が解決しようとする課題】
【００１１】
このような回路では、出力トランジスタのゲートは、入力トランジスタを介して前の行の行パルスによって充電される。結果として、出力トランジスタへ印加され得る最大ゲート電圧は、入力トランジスタの閾値電圧に依存する。特に、アモルファスシリコン技術を用いてシフトレジスタ回路を実施する場合には、これは、回路の性能における限定因子になりうる。これは、特に低温で問題である。なぜなら、その場合に、ＴＦＴの移動度はその最低値にあり、閾値電圧はその最高値にあるためである。
【課題を解決するための手段】
【００１２】
本発明に従って、複数の段を有するシフトレジスタ回路であって、夫々の段は、
前の段の出力へ接続される第１の入力と、
当該段の出力へ第１のクロック電力ライン電圧を結合する駆動トランジスタと、
該駆動トランジスタの寄生容量の影響を補償する補償コンデンサと、
前記駆動トランジスタのゲートと当該段の出力との間に接続される第１のブートストラップコンデンサと、
前記第１の入力によって制御され、前記第１のブートストラップコンデンサを充電する入力トランジスタとを有し、
夫々の段は、当該段よりも２又はそれ以上前の段の出力へ結合される入力セクションを更に有し、該入力セクションは、前記入力トランジスタのゲートと前記第１の入力との間に接続される第２のブートストラップコンデンサを有する、シフトレジスタ回路が提供される。
【００１３】
この回路配置は、２つのブートストラップコンデンサを使用する。１つは、全電力供給ライン電圧が出力へ結合され得ることを確実にするために用いられ、他は、前の段からの全行電圧がゲート充電ステップの間、駆動トランジスタへ入力トランジスタを介して結合されることを確実にするために用いられる。回路は、２つの予備充電動作周期、即ち、入力トランジスタのゲートが予め充電される第１の周期と、駆動トランジスタのゲートが予め充電される第２の周期とを有する。これは、閾値電圧のレベル又は変動に対する回路の感度を低くし、アモルファスシリコン技術を用いる実施を可能にする。
【００１４】
望ましくは、夫々の段は、次の段の出力へ接続される第２の入力を更に有し、該第２の入力は、前記駆動トランジスタのゲートと低電力ラインとの間に接続されるリセットトランジスタのゲートへ接続される。従って、回路は、２つの予備充電周期、即ち、出力周期及びリセット周期を有する。
【００１５】
望ましくは、夫々の段の前記補償コンデンサは、前記駆動トランジスタのゲートと、前記第１の電力ライン電圧と相補的にクロック制御される第２のクロック電力ライン電圧との間に接続される。これは、駆動トランジスタの寄生容量の影響を相殺するよう動作する。
【００１６】
１つの実施形態として、前記入力セクションは、前記第２のブートストラップコンデンサにトランジスタ閾値電圧を蓄えるための回路素子を有する。
【００１７】
例えば、前記入力セクションは、第２の入力トランジスタと、減衰トランジスタとを更に有しても良く、
前記第２の入力トランジスタは、前記第１の入力トランジスタのゲートへ当該段よりも２又はそれ以上前の段の出力を供給し、
前記減衰トランジスタは、前記第２のブートストラップコンデンサと並列に接続され、当該減衰トランジスタの閾値電圧が到達されるまで前記第２のブートストラップコンデンサの電圧を減衰させる。
【００１８】
望ましくは、前記減衰トランジスタは、該減衰トランジスタ及び前記第１の入力トランジスタが同じ電圧ストレスを受けるように、前記第１の入力トランジスタのゲートへ接続されたゲートを有し、更に、前記第１の入力トランジスタと実質的に同じ寸法を有しても良い。従って、前記減衰トランジスタは入力トランジスタのモデルとして使用され、前記減衰トランジスタの閾値電圧は入力トランジスタの閾値電圧を表すために使用される。
【００１９】
前記入力セクションは、当該段の出力へ接続されるゲートを有し、前記第２のブートストラップコンデンサを放電するリセットトランジスタを更に有しても良い。
【００２０】
他の実施形態として、前記入力セクションは、前記第１の入力トランジスタのゲートへ当該段よりも２又はそれ以上前の段の出力を供給する第２の入力トランジスタを更に有し、これは、前記第２のブートストラップコンデンサへより高い電圧を供給することができる。
【００２１】
前記第１の入力トランジスタは、入力ラインと前記駆動トランジスタのゲートとの間に接続されても良く、前記入力ラインは、前段の出力がハイである場合にハイであり、前記前段の出力がハイからローへの推移を有する少なくとも直後はハイである。
【００２２】
前記入力セクションは、前記第１の入力トランジスタのゲートと低電力ラインとの間に接続される入力セクションリセットトランジスタを更に有しても良い。
【００２３】
本発明のシフトレジスタ回路は、特に、例えば、アクティブマトリクス液晶ディスプレイ装置など、アクティブマトリクスディスプレイ装置の行ドライバ回路での使用に適する。
【００２４】
本発明は、また、複数段のシフトレジスタ回路出力を発生させる方法であって、前記シフトレジスタ回路の夫々の段に関して、
入力トランジスタのゲートを充電するために当該段の２又はそれ以上前の段の出力を用い、第２のブートストラップコンデンサにゲート−ソース間電圧を蓄えるステップと、
前記入力トランジスタを介して駆動トランジスタのゲートを充電し、且つ、前記駆動トランジスタのゲート−ソース間電圧を蓄える第１のブートストラップコンデンサを充電するために、当該段の１又はそれ以上前の段の出力を用いるステップと、
前記駆動トランジスタを介して当該段の出力へ第１のクロック電力供給ライン電圧を結合するステップとを有する方法を提供する。
【００２５】
これは、先に説明された２段予備充電動作を提供する。
【００２６】
同様に、前記第１のブートストラップコンデンサは、次の段の出力を用いてリセットされ得、前記第２のブートスラップコンデンサは、当該段の出力を用いてリセットされ得る。
【発明を実施するための最良の形態】
【００２７】
以下、添付の図面を参照して本発明の一例について記載する。
【００２８】
図１は、アモルファスシリコンアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）での使用に適した既知の高インピーダンスゲートドライバ回路を示す。示される回路は、複数段のシフトレジスタのうちのただ１つの段であり、夫々の段は、画素の１つの行へ行電圧を供給するために使用される。同様の回路は、ＵＳ６，０５２，４２６に記載されている。
【００２９】
回路は、クロック電力ラインＰｎと、その段によって制御される行導体Ｒｎとの間に結合される出力駆動トランジスタＴｄｒｉｖｅを有する。クロック電力ラインＰｎ（及び相補信号ｉｎｖＰｎ）は２相信号であり、クロック電力ラインＰｎの周期は、シフトレジスタ段の順次的な動作のタイミングを決定する。
【００３０】
前の行Ｒｎ−１での行パルスは、ダイオード接続入力トランジスタＴｉｎを介して出力トランジスタＴｄｒｉｖｅのゲートを充電するために使用される。
【００３１】
第１のコンデンサＣ１は、出力トランジスタＴｄｒｉｖｅのゲートと、クロック電力ラインＰｎに対する相補信号を伝達する制御ラインとの間に接続される。コンデンサＣ１の目的は、出力トランジスタＴｄｒｉｖｅの内部寄生容量の影響をオフセットすることである。
【００３２】
更なるブートストラップコンデンサＣ２は、出力トランジスタＴｄｒｉｖｅのゲートと行導体Ｒｎ（即ち、その段の出力）との間に設けられる。
【００３３】
段は、また、次の行Ｒｎ＋１での行パルスによっても制御される。この行パルスは、出力トランジスタＴｄｒｉｖｅのゲート電圧をプルダウンすることによってその段をオフするために使用される。次の行Ｒｎ＋１の行パルスは、次の行導体信号に結合される入力トランジスタＴｒ（ｎ＋１）を介して出力トランジスタＴｄｒｉｖｅのゲートへ供給される。
【００３４】
回路は、また、最初に回路に電力を供給する際に使用される２つのリセットトランジスタＴｒ−ｎ及びＴｒ−ｒを有する。
【００３５】
動作において、入力トランジスタＴｉｎは、前の行パルスの間、出力トランジスタＴｄｒｉｖｅのゲートを充電する。この前の行パルスの間、電力ラインＰｎはローであり、反転電力ラインｉｎｖＰｎはハイである。出力トランジスタＴｄｒｉｖｅは、この前の行パルスによってオンされるが、電力ラインＰｎがローであるため、その段の出力はローのままである。
【００３６】
この充電段階の間、ブートストラップコンデンサＣ２は、（入力トランジスタＴｉｎの閾値電圧を引いた）行電圧パルスへと充電される。
【００３７】
次のクロック周期の間、クロック信号Ｐｎはハイであり、この電圧増大は、出力トランジスタＴｄｒｉｖｅを介して行導体Ｒｎで出力電圧をプルアップする。ブートストラップコンデンサＣ２の効果は、クロック信号Ｐｎの全電圧レベルが行導体Ｒｎへ送られることを確実にするようゲート電圧を増大させることである。続いて、トランジスタＴｒ（ｎ＋１）は、次の行パルスの間、出力トランジスタＴｄｒｉｖｅのゲート電圧ノードをリセットする。
【００３８】
遊休状態で、第１の更なるコンデンサＣ１を介する反転電力ラインｉｎｖＰｎの結合は、出力トランジスタＴｄｒｉｖｅがＰｎからパルスを受け取る場合に、出力トランジスタＴｄｒｉｖｅのゲートがオンすることを妨げるよう設計される。
【００３９】
上述されるような回路の動作は、当該技術において通常の知識を有するものには知られていることである。
【００４０】
上述されたように、図１の回路の動作の１つの制約は、前の行パルスのタイミングの間の出力トランジスタＴｄｒｉｖｅのゲートの充電が、入力トランジスタＴｉｎの閾値電圧に依存する点である。アモルファスシリコントランジスタに関して、この閾値電圧は重要であり、更に、温度及び時間と共に著しく変化しうる。
【００４１】
本発明は、その段の２段前の段の出力へ結合される更なる入力セクションを提供する。この入力セクションは、入力トランジスタのゲートと第１の入力との間に接続される第２のブートストラップコンデンサを有し、駆動トランジスタのゲートの充電の際に入力トランジスタの閾値電圧の影響を相殺するよう動作する。
【００４２】
図２は、本発明のシフトレジスタ回路の１つの段を示す。
【００４３】
回路は、第２のブートストラップコンデンサＣ３にＴＦＴ閾値電圧をサンプリングするために使用される予備充電回路１０を有する。その場合に、これは、入力ＴＦＴＴｉｎ１をブートするために使用され、結果として、入力トランジスタの閾値電圧に関わらず駆動トランジスタＴｄｒｉｖｅのゲート電圧の良好な充電が得られる。次いで、行回路は、入力ＴＦＴＴｉｎ１がドリフトしないように、Ｃ３での充電をリセットする。図２の回路の他の部分は図１と同じであり、これらの構成要素に関する記載は繰り返さない。
【００４４】
予備充電回路１０は、示される段よりも２段前の段の出力Ｒｎ−２へ接続される入力を有する。この出力Ｒｎ−２は、第１の入力トランジスタＴｉｎ１のゲートへ第２の入力トランジスタＴｉｎ２を介して結合される。
【００４５】
第２のブートストラップコンデンサＣ３は、第１の入力トランジスタＴｉｎ１のゲートと前の段の出力Ｒｎ−１との間に接続される。
【００４６】
減衰トランジスタＴｄｅｃａｙは、第２のブートストラップコンデンサＣ３と並列に接続され、ダイオード接続される。減衰トランジスタＴｄｅｃａｙのゲートは、第１の入力トランジスタＴｉｎ１のゲートへ接続され、従って、それらは同じ電圧ストレスを受ける。望ましくは、減衰トランジスタＴｄｅｃａｙは、また、第１の入力トランジスタＴｉｎ１と実質的に同じ寸法を有する。
【００４７】
予備充電セクション１０は、その段の出力Ｒｎへ接続されるゲートを有し、第２のブートストラップコンデンサＣ３を放電するリセットトランジスタＴｒ（ｎ）を有する。
【００４８】
動作において、現在の行よりも２つ前の行Ｒｎ−２の行パルスは、第１の入力トランジスタＴｉｎ１のゲート及び第２のブートストラップコンデンサＣ３を第２の入力トンジスタＴｉｎ２を介して充電するために使用される。この充電は、減衰トランジスタＴｄｅｃａｙを介する充電の減衰によって制限される。
【００４９】
行ｎ−２がローになる場合に、減衰トランジスタＴｄｅｃａｙは、第２のブートストラップコンデンサＣ３の両端の電圧をおおよそＴＦＴ閾値電圧まで減衰させる。減衰トランジスタＴｄｅｃａｙ及び第１の入力トランジスタＴｉｎ１は、常に同じゲートバイアスを受ける。従って、如何なる閾値電圧ドリフトが発生する場合でさえも、それらは同じ閾値電圧を示しうる。
【００５０】
行ｎ−１がハイになる場合に、第１の入力トランジスタＴｉｎ１のゲートは、第２のブートストラップコンデンサＣ３によってブートされ、結果として、駆動トランジスタＴｄｅｃａｙのゲートの良好な充電が得られる。
【００５１】
行ｎ−１がローになる場合に、充電は、それが閾値に近い場合には、Ｔｉｎ１を介して除去されない。代わりに、行ｎがハイになると、放電トランジスタＴｒ（ｎ）は第２のブートストラップコンデンサＣ３の両端の電圧を放電して、第１の入力トランジスタＴｉｎ１を完全にオフする。
【００５２】
次いで、回路動作は、図１の既知の回路と同様に続く。
【００５３】
リセットトランジスタＴｒ（ｎ）は、その下側が（示されるような）低電圧ラインＶｏｆｆへ接続されるよう配置され得、あるいは、それは、前の段ｎ−１へ接続され得る。
【００５４】
図２の回路は、少数の制御ラインが有効である。１つの欠点は、回路内の容量を充電するために必要とされる電流が、他の段からの行出力から引き込まれる点であり、これは性能を制限する。
【００５５】
図２の回路に対する修正が図３に示される。図３で、入力トランジスタＴｉｎ１及びＴｉｎ２は、両方とも、夫々のコンデンサへ直流電圧Ｖｈｉｇｈを結合する。更なるリセットトランジスタは、入力セクション１０において示される。直流高電圧の結合は、ボトムゲートトランジスタ技術より更に容易に達成される。この設計は、充電電流が直流電源から引き込まれる場合に、前の行での負荷を低減する。これは、改善された回路性能を与える。
【００５６】
図３の回路の更なる利点は、回路が、遊休動作モードを提供するよう制御される得ることである。遊休状態で、回路は、行パルスが行導体の他端へ接続される異なる行ドライバ回路によって制御され得るように、行へ高いインピーダンスを与える。例えば、２つの異なった動作モード（ディスプレイがいずれか一方の改良を使用することを可能にする異なった方向での駆動又は異なる電力）を提供するよう、ディスプレイの対辺に２つの行ドライバ回路を設けることが知られており、遊休モードはこの場合に必要とされる。
【００５７】
遊休モードは、ＶｈｉｇｈをＶｏｆｆへ変更して、Ｐｎ及び反転パルスを印加することによって、図３の回路へ適用され得る。
【００５８】
図４は、図２の回路のタイミング動作原理を図解的に説明するために用いられ、同じ原則が図３にも当てはまる。プロットは、クロック電力供給ラインと、第１の入力トランジスタＴｉｎ１でのゲート電圧と、駆動トランジスタＴｄｒｉｖｅのゲート電圧と、出力Ｒｎとを示す。
【００５９】
２つ前の段のタイミングｎ−２の間、第２のブートストラップコンデンサＣ３は予め充電される。この相の終わりに、コンデンサが閾値電圧を蓄えるまで電圧の降下が存在する。第２のブートストラップコンデンサＣ３における電圧のこのような減衰は、入力トランジスタＴｉｎ１への出力パルスｎ−１の印加の間続き、行ｎ−１の出力パルスの終了によって、第２のブートストラップコンデンサＣ３の両端の電圧は、閾値電圧へと減衰しうる。従って、閾値補償は入力トランジスタにとって有効である。更に、全行電圧は、第１のブートストラップコンデンサＣ２を充電するために使用される。
【００６０】
段ｎ−１の間、段ｎ−１の出力は、第１の入力トランジスタＴｉｎ１を駆動するゲート電圧を得るよう第２のブートストラップコンデンサＣ３の電圧へ容量的に加えられる。
【００６１】
段ｎ−１の間、第１のブートストラップコンデンサＣ２は、また、駆動トランジスタＴｄｒｉｖｅのゲートに関するプロットから明らかなように、充電される。
【００６２】
段ｎの間、クロック電力供給ライン電圧Ｐｎは、駆動トランジスタＴｄｒｉｖｅのゲート電圧を得るよう第１のブートストラップコンデンサＣ２の電圧へ加えられる。
【００６３】
周期ｎの開始は、Ｒｎによって制御されるリセットトランジスタＴｒ（ｎ）を介して第２のブートストラップコンデンサＣ３を放電するために使用される。
【００６４】
本発明の回路は、特に、アクティブマトリクス液晶ディスプレイの行ドライバ回路での使用に適する。
【００６５】
図２に示される回路は、入力ＴＦＴ（Ｔｉｎ）の閾値電圧を補正するために特別の入力段を使用する。
【００６６】
図４のタイミング図は２相クロックを使用する。実際は、図３の回路の実施は、３相クロックを使用しうる。言い換えると、Ｐｎ−２及びＰｎの値は、もはや同じではない。３相クロックの一例は、以下で記載される図７に示される。図３での直流電圧の使用は、Ｒｎ−２行パルスの間にＣ３及びＣ２が両方とも充電することを妨げるために３つの位相制御信号を必要とする。
【００６７】
代替のアプローチは、入力段が、その閾値電圧によるＴｉｎの実効ゲート駆動電圧の上昇に制限されず、より一層多くの量によって駆動電圧を高めることができるように、入力段を適合させることである。これは、回路容量ノードの充電を更に改善し、従って、動作を改善する。
【００６８】
図５は、本発明のこの第２の実施例に従うシフトレジスタ回路の１つの段を示す。
【００６９】
回路は、入力セクション１０を別として、図２の回路と同じであり、重複する回路部品の記載は与えられない。
【００７０】
入力セクション１０は、先と同じく、第２の入力トランジスタＴｉｎ２を有し、第２の入力トランジスタＴｉｎ２は、第１の入力トランジスタＴｉｎ１のゲートへ、その段の２段前の段の出力Ｒｎ−２に基づくタイミングを有して信号を供給する。図５の回路で、２段前の出力Ｒｎ−２はタイミングを制御するが、異なる電圧波形は、第２の入力トランジスタＴｉｎ２のドレインへ印加され、これは、Ｌｎ−２として示される。これは、第２の入力ラインと呼ばれる。
【００７１】
同様に、第１の入力トランジスタＴｉｎ１は、第１の入力ラインＬｎ−１と駆動トランジスタＴｄｒｉｖｅのゲートとの間に接続される。入力ラインＬｎ−１は、前の段の出力がハイである場合にハイであり、従って、その動作は図２と同様である。しかし、以下で説明される理由のために、入力Ｌｎ−１は、また、前の段の出力がハイからローへの推移を有した直後にもハイである。
【００７２】
第１及び第２の入力ラインＬｎ−１、Ｌｎ−２は、クロック信号であっても良いが、それらは、互いの遅延された形態を取ることも可能であり、従って、入力クロックＰｎの夫々の位相に関して１つの更なるクロック信号しか事実上存在しない。代替的に、直流電圧が使用されても良い。
【００７３】
図２の回路と同様に、第２のブートストラップコンデンサＣ３は、前の段の出力Ｒｎ−１と第１の入力トランジスタＴｉｎ１のゲートとの間に接続され、この第２のブートストラップコンデンサＣ３は、２つ前の段の出力に基づくタイミングにより充電される。しかし、減衰トランジスタは存在せず、従って、第２のブートストラップコンデンサＣ３での充電は、閾値電圧に制限されず、代わりに、入力Ｌｎ−２からＴｉｎ２の閾値電圧を引いた電圧に基づいて選択され得る。
【００７４】
（随意的な）入力セクションリセットトランジスタＴｒ２は、第１の入力トランジスタＴｉｎ１のゲートと低電力ラインＶｏｆｆとの間に接続される。これは、ドライバのリセット用である。
【００７５】
第１の入力トランジスタＴｉｎ１のゲートは、コンデンサＣ４を介して第１の入力ラインＬｎ−１の逆相であるクロック信号ＩｎｖＬｎ−１へ接続され得る。これは、Ｔｉｎ１の寄生ゲート−ドレイン容量を介して結合して、Ｔｉｎ１をオンするＬｎ−１の立ち上がりを防ぐためである。コンデンサＣ４は、この効果を相殺する信号を相補的に結合する。Ｃ４の値は、Ｃ１と駆動トランジスタＴｄｒｉｖｅとの間と同じ比例を有してＴｉｎ１の容量に比例するよう然るべく選択される。
【００７６】
図５の実施例で、入力セクションフィードバックリセットトランジスタＴｒ（ｎ）は、第１の入力トランジスタＴｉｎ１のゲートと前の段の出力Ｒｎ−１との間に接続され、先と同じく、その段の出力Ｒｎへ接続されるゲートを有し、第２のブートストラップコンデンサＣ３を放電する。
【００７７】
図５の回路の動作において、２つ前の段の出力Ｒｎ−２の高いパルスは、先と同じく、第２の入力トランジスタＴｉｎ２を介して第２のブートストラップコンデンサＣ３を充電する。第２の入力ラインＬｎ−２は、この時間の間ハイである。充電を制限する減衰トランジスタは存在しない。従って、Ｃ３を閾値電圧へ充電する代わりに、それは、第２の入力トランジスタＴｉｎ２の閾値電圧を引いた第２の入力ラインＬｎ−２の電圧へ充電しても良い。この第２の入力ラインＬｎ−２は、通常は行電圧を伝送しうるが、タイミングは、以下で説明されるように同じではない。
【００７８】
前の段の出力Ｒｎ−１がハイになり、第１の入力ラインＬｎ−１もハイである場合に、第１の入力トランジスタＴｉｎ１のゲートは、第２のブートストラップコンデンサＣ３によってブートされ、結果として、駆動トランジスタＴｄｒｉｖｅのゲートの極めて良好な充電が得られる。
【００７９】
出力Ｒｎ−１がローになる場合に、充電は、Ｌｎ−１が、Ｃ３が放電された後までハイのままであるよう配置されるので、Ｔｉｎ１を介して第１のブートストラップコンデンサＣ２から除去されない。これは、たとえ電圧レベルが同じであり得るとしても、出力Ｒｎ−１のタイミングとは異なるタイミングが第１の入力Ｌｎ−１に必要とされる理由である。行Ｎがハイになると直ぐに、フィードバックリセットトランジスタＴｒ（ｎ）は、図２の実施例と同じように、Ｃ３の両端の電圧を放電して、Ｔｉｎ１を完全にオフする。
【００８０】
回路動作は、上記と同じ方法で続く。
【００８１】
図５の回路は、図２と同じ数のＴＦＴを有するが、幾つかの余分のクロックラインが必要とされる。しかし、第１の入力トランジスタＴｉｎ１のブートストラップは、はるかに良い。
【００８２】
ＴＦＴ技術が十分に良好なスイッチング特性を有するならば、行の高電圧に等しい直流電圧は、クロック信号Ｌｎに取って代わっても良い。
【００８３】
この場合に、コンデンサＣ４及び反転クロックＬｎは必要とされず、回路性能は、より一層改善される。
【００８４】
図５の回路は、内在的な容量ノードが、前の行よりむしろクロックラインＬｎからそれらの充電電流を引き込むという、上述された同じ更なる利点を有する。これは、夫々の出力ＴＦＴによって駆動される必要がある負荷を低減する。
【００８５】
回路は、また、適切な信号を印加することによって、行ドライバは遊休状態のままであっても良く、一方、他の行ドライバは異なるパルス列によりディスプレイを駆動するという利点を有する。上述されたように、これは、例えば、順方向又は逆方向で走査することができるディスプレイを提供するために使用され得る。
【００８６】
図６は図５の回路に対する変形を示す。図６で、直流電圧は、先と同じく、タイミング信号Ｌｎの代わりに使用される。これは、やはり、ボトムゲート技術にとって最も適切である。これは、クロックカウントを低減し、容量Ｃ４の必要性を回避する。回路は、図３を参照して説明されるのと同じ方法で遊休状態とされ得る。
【００８７】
図７は、図５の回路に関するクロックタイミング図を示し、３本の連続する行の電力ラインの信号とともに、３本の連続する行の入力ラインＬの信号を示す。
【００８８】
示されるように、入力ラインＬのパルスは、行アドレス期間よりも長い存続期間を有し、この存続期間は、一例として６０μｓと示される。クロック電力ラインパルスは、より短く、一例として４０μｓと示される。
【００８９】
タイミング図に示される信号は反復パルスを有し、従って、３つの異なる電力Ｐ及び入力ラインＬの波形並びにそれらの補完しか、全配列をアドレスするために必要とされない。
【００９０】
当然のことながら、シフトレジスタ回路の夫々の段は、正確な動作のために２つのタイミングパルスを必要とする。即ち、１つは前の行からのパルスであり、もう１つは２つ前の行からのパルスである。従って、第１のシフトレジスタ回路段に関して、２つの外部で発生したタイミング信号は、シフトレジスタ回路の正確な動作を開始するために必要とされる。これは、図１のより簡単な回路に比べられる回路の起こり得る欠点である。図１の回路は、信号Ｒｎ−１を複製するために、第１のシフトレジスタ段のためにただ１つのスタートパルスしか必要としない。
【００９１】
図８は、１つのスタートパルスしか必要とされないようにシフトレジスタ回路を構成する方法を示す。
【００９２】
シフトレジスタは、第１の起動回路１１を有する。第１の起動回路１１は、単一のスタート信号を必要とし、前の段からの出力をエミュレートする。回路は、また、クロック電力ライン信号Ｐｎ及びｉｎｖＰｎを使用する。この回路は、単一のスタート信号及び（回路によって内部で生成される）出力信号が、次の段のタイミングに必要とされる２つの先行信号を供給することができるように、出力信号を発生させる。
【００９３】
この第１の段は、１つ前の段にのみ依存する“タイプ１”シフトレジスタ回路と考えられる。図８から明らかなように、回路１１は、図１の既知のシフトレジスタ段を有することができる。しかし、回路１１は、単にスタート／リセットパルスの適切に遅延された形態である出力を供給するよう設計されても良く、従って、遅延機能を実施する、より簡単な回路を有しても良い。
【００９４】
スタート／リセット信号は外部からのタイミング信号であり、従って、それはきれいな波形を有する。シフトレジスタ段を通るパルス伝播とともに、パルス品質は劣化する。しかし、タイプ１回路はシフトレジスタチェーンの最上部にあるので、それは、第１の行のシフトレジスタ段として使用され得る。このようにして、回路１１は、画素の第１の行を駆動する第１のシフトレジスタ段を有しても良く、あるいは、それは、単に、単一のスタートパルスを２つのタイミング信号に変換するために設けられても良い。その場合に、２つのタイミング信号は、シフトレジスタ回路の第１の段に使用される。これは、原則的に、その後のシフトレジスタ段の出力間の時間に対応する遅延を有する、上述されたような遅延機能を有する。
【００９５】
図８は、単にタイミングのために回路１１を使用し、次の段は“行０”を駆動するよう示される。
【００９６】
示されるように、次の段は“タイプ２”回路であると考えられ、これらは、変形及び代替のいずれをも含む、本発明に従う回路である。従って、夫々のシフトレジスタ段１２、１４は、図２乃至７を参照して記載されるような回路を有する。
【００９７】
第１の行に関する段１２は、Ｒｎ−２入力としてスタート／リセットパルスを受け取り、Ｒｎ−１入力として回路１１の出力を受け取る。回路１２は、また、回路１１のＲｎ＋１入力として回路１１へ自身の出力をフィードバックする。
【００９８】
次いで、残りのシフトレジスタ回路段は順に接続される。
【００９９】
シフトレジスタ段の回路設計の適切な選択により、回路全体は、このようにして、２相クロック信号及び単一スタートパルスにより実施され得る。
【０１００】
前出の回路は、（駆動トランジスタＴｄｒｉｖｅの寄生容量の影響を補償する）補償コンデンサＣ１の容量と、駆動トランジスタＴｄｒｉｖｅのドレインの容量との良好な整合を必要とする。駆動トランジスタＴｄｒｉｖｅは、空間及び電力を節約するよう、最も細かいディフィニション（ｄｅｆｉｎｉｔｉｏｎ）プロセスにより作られうる。これは、ライン幅の変化に起因する寄生容量の変化をもたらす。従って、コンデンサＣ１との良好な整合は達成するのが困難であり、これは回路の動作範囲を制限しうる。
【０１０１】
この問題は、非反転クロック信号Ｐｎの振幅へ別個に調整可能な反転クロック信号ｉｎｖＰｎの振幅を生成することによって対処され得る。その場合に、反転信号は、デバイス製造後に、特定のプロセス変動に駆動トランジスタの寸法を適応させるよう選択され得る。これは、コンデンサの大きさを変化させるのと同じ効果を有するが、物理的なコンデンサ設計への変更を必要としない。この調整は、製造後に行われることが可能であり、従って、例えばライン幅のような、予期しない又は予測不可能なプロセス変動を補償するために使用され得る。
【０１０２】
非反転クロックは、反転クロック入力が補償信号のために使用されようとなかろうと、その段の出力を形成するために使用される。これは、２つの信号が、１つの信号が他の信号への回路の応答に悪影響を及ぼすことなく独立して扱われることを可能にする。
【０１０３】
可変な反転クロック振幅は、また、周囲条件を補償するために使用され得る。例えば、それは、回路動作の上限温度を広げるよう高温で大きくなることができ、それは、回路動作の下限温度を広げるよう低温で小さくなることができる。
【０１０４】
図９は、アクティブマトリクス液晶ディスプレイのための従来の画素構造を示す。ディスプレイは、行及び列において画素の配列として配置される。画素の夫々の行は共通の行導体２１を共有し、画素の夫々の列は共通の列導体２２を共有する。夫々の画素は、列導体２２と共通電極２８との間に直列に配置された薄膜トランジスタ２４及び液晶セル２６を有する。トランジスタ２４は、上述されたように、行導体２１に供給される信号によってオン及びオフを切り換えられる。夫々の画素は、次の行電極へ、前の行電極へ、あるいは別のコンデンサ電極へ１つの端部３２で接続される蓄積コンデンサ３０を更に有する。このコンデンサ３０は、トランジスタ２４がオフされた後に、信号が液晶セル２６の両端に保持されるように、駆動電圧を蓄える。
【０１０５】
必要とされるグレーレベルを得るよう所望電圧へと液晶セル２６を駆動するために、適切な信号が、行導体２１上の行アドレスパルスと同期して列導体２２で供給される。この行アドレスパルスは、薄膜トランジスタ２４をオンして、列導体２２が所望電圧へ液晶セル２６を充電し、更に、同じ電圧へ蓄積コンデンサ３０を充電することを可能にする。行アドレスパルスの終わりに、トランジスタ２４はオフされ、蓄積コンデンサ３０は、他の行がアドレス指定されている場合に、セル２６の両端の電圧を保持する。蓄積コンデンサ３０は、液晶漏れの影響を低減し、液晶セル容量の電圧依存性によって引き起こされる画素容量の百分率変化を低減する。
【０１０６】
行は、全ての行が１つのフレーム周期でアドレス指定され、続くフレーム周期でリフレッシュされるように、順次にアドレス指定される。
【０１０７】
図１０に示されるように、表示画素の配列４４へは、行アドレス信号が行ドライバ回路４０によって供給され、画素駆動信号が列アドレス回路４２によって供給される。本発明の回路は、行ドライバ回路での使用に適し、アモルファスシリコン技術を用いて製造される。その場合、回路素子は、アクティブマトリクスディスプレイ基板上に集積され得る。
【０１０８】
本発明の回路は、低温でのより一層良好な動作と、より幅広いプロセスマージンとをもたらす。その場合、これは、より小さな構成要素が所与の用途のために使用されることを可能にするために使用され得、（全て小さい）含まれる余分のＴＦＴにも関わらず、より低い電力及びより小さな回路設計をもたらす。
【０１０９】
前出の例で、次の段によって制御されるリセットトランジスタＴｒ（ｎ＋１）は、駆動トランジスタのゲートと低電力ラインとの間に接続される。それは、代わりに、駆動トランジスタのゲートと行出力との間に、即ち、第１のブートストラップコンデンサＣ２の両端に接続されても良い。更に、このリセットトランジスタは、例えば、段ｎ＋２、ｎ＋３など（ｎ＋（クロック相の数）−１以下。）、異なる出力段の出力へ接続され得る。
【０１１０】
前出の２つの例から明らかであるように、入力セクションのリセットトランジスタＴｒ（ｎ）は、第１の入力トランジスタＴｉｎ１のゲートと低電力ラインＶｏｆｆとの間に、又は、第１の入力トランジスタＴｉｎ１のゲートと前の行出力ｎ−１との間に、即ち、第２のブートストラップコンデンサＣ２の両端に接続され得る。かかる２つの可能性は、示される両方の例にとって可能である。このリセットトランジスタのゲートは、また、例えば、ｎ＋１、ｎ＋２など、異なる出力段の出力へ接続され得る。回路は、また、全くリセットトランジスタを有さずに機能することができる。
【０１１１】
図５の例で、第２の入力トランジスタＴｉｎ２は、図２の例と同様にダイオード接続されて、Ｌｎ−２への接続を除くことができる。従って、図５の実施例は、第２の入力ラインＬｎ−２への接続を必要としない。Ｌｎ−２への接続は、遊休状態のままであるよう回路の機能を提供し、一方、ディスプレイは、上述されたように、異なる状態で駆動される。
【０１１２】
前出の詳細な例は、制御信号として２つ前の段からの出力を使用する。しかし、２重予備充電効果は、更に前の段からの出力を用いて達成され得る。例えば、前出の例のようにＲｎ−１及びＲｎ−２を用いる代わりに、回路は、Ｒｎ−２及びＲｎ−４を用いるよう設計されても良い。これは、ゲートドライバが、夫々が配列の異なる側にある奇数及び偶数半に分けられる場合に望ましい。この例は、また、示される例で前の段の出力によって制御されるゲート充電が、実際には更に前の段によっても制御されることを示す。
【０１１３】
上述されるように、本発明は、特に、アモルファスシリコントランジスタを用いる実施に適し、このため、示される回路はｎ形トランジスタを使用する。しかし、本発明は、また、例えば、（しばしばｐ形デバイスとして実施される）有機薄膜トランジスタ又は（ＰＭＯＳデバイスとして実施され得る）低温ポリシリコンなど、他の回路技術に適用可能である。本発明の回路は、動作原理への変更を伴わずにｐ形トランジスタ用いて実施可能であり、これは、当該技術において通常の知識を有する者（所謂、当業者。）によってよく理解されるであろう。本発明は、如何なる特定の技術形式にも限定されるよう意図されない。
【０１１４】
従って、詳細に記載された特定の回路への多数の変形が存在することは明らかであり、多数の他の変更は当業者には明らかであろう。
【図面の簡単な説明】
【０１１５】
【図１】既知のシフトレジスタ回路を示す。
【図２】本発明のシフトレジスタ回路の第１の例を示す。
【図３】図２の回路に対する変形を示す。
【図４】図２の回路の動作のタイミングを示す。
【図５】本発明のシフトレジスタ回路の第２の例を示す。
【図６】図５の回路に対する変形を示す。
【図７】図５の回路の動作のタイミングを示す。
【図８】回路を動作させるために必要とされる外部タイミング信号を簡単にするシフトレジスタ回路への修正を示す。
【図９】アクティブマトリクス液晶ディスプレイに関して既知の画素構造の一例を示す。
【図１０】本発明の回路が使用され得る行及び列ドライバ回路を含むディスプレイ装置を示す。
【図１】
2008537275.tif 000003
【図２】
2008537275.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2008537275.tif 000011
【図１０】
2008537275.tif 000012
【手続補正書】
【提出日】平成19年9月26日(2007.9.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
夫々の段が：
前の段の出力へ接続される第１の入力；
当該段の出力へ第１のクロック電力線電圧を結合する駆動トランジスタ；
該駆動トランジスタの寄生容量の影響を補償する補償コンデンサ；
前記駆動トランジスタのゲートと当該段の出力との間に接続される第１のブートストラップコンデンサ；及び
前記第１の入力によって制御され、前記第１のブートストラップコンデンサを充電する入力トランジスタ；
を有する複数の段を有するシフトレジスタ回路であって、
夫々の段は、当該段よりも２又はそれ以上前の段の出力へ結合される入力セクションを更に有し、
該入力セクションは、前記入力トランジスタのゲートと前記第１の入力との間に接続される第２のブートストラップコンデンサを有する、シフトレジスタ回路。
は低くなり、アモルファスシリコン技術を用いる実施が可能となる。
【国際調査報告】
2008537275.tif 000013
2008537275.tif 000014
2008537275.tif 000015