(57)【要約】  標準セル（１２）から、又は、カスタムトランジスタのレベルレイアウトから創られる、半導体集積回路のトランジスタ性能を最適化する方法（３００）が開示される。ＮＭＯＳ拡散部のアクティブ領域は、各セルの隣接する端で、拡散部上の同じ容量を有する２つの隣接セル（１１２）との間に、接合領域（１０２）によって延在される。拡散領域は、格子歪みの影響を最小にしてトランジスタ性能を高めるために、アクティブそしてノンアクティブなインタフェースの発生を制限するために延在される。
2008532275.tif 000002
【特許請求の範囲】
【請求項１】
集積回路のトランジスタ性能を最適化する方法であって、
少なくとも２つのセルを有する集積回路を提供すること、を含み、
各セルは、アクティブ領域、ノンアクティブ領域及び駆動レールとの間の相互接続によって規定される論理関数を有し、
前記各セルは、ノンアクティブ領域によって規定される端部を有し、
前記各セルは、アクティブ拡散領域及び駆動レール間の接続部を有し、
同一の駆動レールへのアクティブ領域間の対応する接続部を有する少なくとも２つの隣接セルを識別すること、
前記２つの隣接セルにおける接続された拡散部を形成するセル間に境界を横断する追加的な拡散領域を有する各セルにおける各対応する接続部と関連したそれぞれのアクティブ領域を接続すること、を含む、方法。
【請求項２】
前記アクティブ領域は、正の拡散領域、負の拡散領域及びゲート領域を備える、請求項１に記載の方法。
【請求項３】
前記接続された拡散部が前記負の拡散領域である、請求項２に記載の方法。
【請求項４】
前記接続された拡散部が前記正の拡散領域である、請求項２に記載の方法。
【請求項５】
各隣接セルにおける各負の拡散領域が接続され、
各隣接セルにおける各正の拡散領域が接続される、請求項２に記載の方法。
【請求項６】
前記対応する接続部は、前記２つのセル及び前記２つの対応する接続部との間に境界を形成している前記セルの端部に沿って配置される、請求項１に記載の方法。
【請求項７】
端部に沿って配置される対応する接続部を有するセルを再設定すること、を更に含み、
前記セルは、前記境界に隣接する前記対応する接続部を有し、前記拡散領域を接続するための前記２つのセル間の前記境界を形成する、前記端部で再設定される、請求項１に記載の方法。
【請求項８】
前記ノンアクティブ領域は、浅溝型素子分離（ＳＴＩ）領域である、請求項１に記載の方法。
【請求項９】
前記アクティブ領域及びノンアクティブ領域は、異なる物理的性質を有する材料で構成される、請求項１に記載の方法。
【請求項１０】
前記接続ステップは、各セルの拡散領域を接続するために拡大／縮小操作を適用することを含む、請求項１に記載の方法。
【請求項１１】
前記集積回路は、特定用途向け集積回路（ＡＳＩＣ）であり、
前記ＡＳＩＣは、前記ＡＳＩＣの機能を遂行するために相互接続された列に、合成及び配置と経路のツールを用いて配列される前記セルを有する、請求項１に記載の方法。
【請求項１２】
前記セルは、標準セルである請求項１に記載の方法。
【請求項１３】
前記集積回路は、特定用途向け集積回路（ＡＳＩＣ）であり、
前記ＡＳＩＣは、前記ＡＳＩＣの機能を遂行するためにカスタム配置ツールを用いて配列されて相互接続される前記セルを有する、請求項１に記載の方法。
【請求項１４】
前記セルは、カスタムメイドのトランジスタレベルのレイアウトセルである、請求項１に記載の方法。
【請求項１５】
接続された拡散セル構造を有する集積回路を構築する方法であって、
少なくとも一つのセルを有する論理セルライブラリを提供すること、を含み、
各セルは、アクティブ領域、ノンアクティブ領域及び駆動レールとの間に相互接続によって規定される論理関数を有し、
各セルは、ノンアクティブ領域によって規定される端部を有し、
各セルは、アクティブ領域及び駆動レールとの間の接続部を有し、
前記セルを前記論理セルライブラリから前記集積回路に配置すること、
アクティブ領域と同一の駆動レールへの間に対応する接続部を各々有している、前記集積回路中の少なくとも２つの隣接セルを識別すること、
前記２つの隣接セルにおける前記接続された拡散部を形成しているセルの間の境界を横断する追加的な拡散領域を有する各セルにおける各対応する接続と関連してそれぞれのアクティブ領域を接続すること、を含む、方法。
【請求項１６】
前記アクティブ領域は、正の拡散領域、負の拡散領域及びゲート領域を備える、請求項１５に記載の方法。
【請求項１７】
前記接続された拡散部は、前記負の拡散領域である、請求項１６に記載の方法。
【請求項１８】
前記接続された拡散部は、前記正の拡散領域である、請求項１６に記載の方法。
【請求項１９】
各隣接セルにおける各負の拡散領域が接続され、
各隣接セルにおける各正の拡散領域が接続される、請求項１６に記載の方法。
【請求項２０】
前記対応する接続部は、前記２つのセル及び前記２つの対応する接続部との間に境界を形成している前記セルの端部に沿って配置される、請求項１５に記載の方法。
【請求項２１】
端部に沿って配置される対応する接続部を有するセルを再設定すること、を更に含み、
前記セルは、前記境界に隣接する前記対応する接続部を有し、前記拡散領域を接続するための前記２つのセル間の前記境界を形成する、前記端部で再設定される、請求項１５に記載の方法。
【請求項２２】
前記ノンアクティブ領域は、浅溝型素子分離（ＳＴＩ）領域である、請求項１５に記載の方法。
【請求項２３】
前記アクティブ領域及びノンアクティブ領域は、異なる物理的性質を有する材料で構成される、請求項１５に記載の方法。
【請求項２４】
前記接続ステップは、各セルの拡散領域を接続するために拡大／縮小操作を適用することを含む、請求項１５に記載の方法。
【請求項２５】
前記集積回路は、特定用途向け集積回路（ＡＳＩＣ）であり、
前記ＡＳＩＣは、前記ＡＳＩＣの機能を遂行するために相互接続された列に、合成及び配置と経路のツールを用いて配列される前記セルを有する、請求項１５に記載の方法。
【請求項２６】
前記セルは、標準セルである請求項１５に記載の方法。
【請求項２７】
前記集積回路は、特定用途向け集積回路（ＡＳＩＣ）であり、
前記ＡＳＩＣは、前記ＡＳＩＣの機能を遂行するためにカスタム配置ツールを用いて配列されて相互接続される前記セルを有する、請求項１５に記載の方法。
【請求項２８】
前記セルは、カスタムメイドのトランジスタレベルのレイアウトセルである、請求項１５に記載の方法。
【請求項２９】
前記接続ステップは、各セルの拡散領域を接続するためにアバットメント・アルゴリズムを適用することを含む、請求項１５に記載の方法。
【請求項３０】
接続された拡散セル構造を有する集積回路であって、
少なくとも２つの隣接セルを備え、
各セルは、アクティブ領域、ノンアクティブ領域及び駆動レールとの間に相互接続によって規定される論理関数を有し、
各セルは、ノンアクティブ領域によって規定される端部を有し、
各セルは、アクティブ領域及び駆動レールの間の接続部を有し、
前記２つの隣接セルにおける前記接続された拡散部を形成している各セルの対応する接続と関連したそれぞれのアクティブ拡散領域を接合しているセル間の境界を横断する追加的な拡散領域、を備える、集積回路。
【請求項３１】
前記アクティブ領域は、正の拡散領域、負の拡散領域及びゲート領域を備える、請求項３０に記載の集積回路。
【請求項３２】
前記接続された拡散部は、前記負の拡散領域である、請求項３１に記載の集積回路。
【請求項３３】
前記接続された拡散部は、前記正の拡散領域である、請求項３１に記載の集積回路。
【請求項３４】
各隣接セルにおける各負の拡散領域が接続され、
各隣接セルにおける各正の拡散領域が接続される、請求項３１に記載の集積回路。
【請求項３５】
前記ノンアクティブ領域は、浅溝型素子分離（ＳＴＩ）領域である、請求項３０に記載の集積回路。
【請求項３６】
前記アクティブ領域及びノンアクティブ領域は、異なる物理的性質を有する材料で構成される、請求項３０に記載の集積回路。
【請求項３７】
前記セルは、標準セルである、請求項３０に記載の集積回路。
【請求項３８】
前記セルは、カスタムメイドのトランジスタレベルのレイアウトセルである、請求項３０に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体的に集積回路に関し、そして、特に半導体集積回路の大規模集積回路のためのスタンダードセルライブラリの範囲内で論理セルのパフォーマンスを最適化する方法に関する。
【背景技術】
【０００２】
半導体集積回路（ＩＣ）の従来のスタンダードセルライブラリは、金属酸化物半導体（ＭＯＳ）環境（特に相補的な金属酸化物半導体（ＣＭＯＳ）環境）に基づく論理セルレイアウトを主として含む。標準セルは、コンピューター支援設計（ＣＡＤ）アプリケーションによって典型的に設計される、トランジスタの予め設計されたレイアウト、又は、論理ゲートの非限定的な集合体である。これらのセルは、特定用途向けＩＣ（ＡＳＩＣ）における特定の種類のロジカルオペレーションを実行するための配置と経路・ツールの手段を有する特定の方法で、通常相互接続されるか又は互いに配線される。従来のＡＳＩＣレイアウトは、隣接する列中に配列される論理セルのアレイによって、典型的に規定される。この種の列１０は、図１に示される。セルの列は、駆動及び接地レール１４，１６によって束縛される論理セル１２，３１，３２，３３，３５に当接するレイアウト表示として例示目的で描かれる。各論理セルは、特定の論理回路を定める。論理セルのアクティブ領域又は部品は、負のチャネル拡散２４、正のチャネル拡散２６、そして、ゲート３４の層、を含む。論理セルの部品は、ブール及び論理機能（例えばインバーター（又はＮＯＴ）１２，３５、ＡＮＤ、ＯＲ、ＮＡＮＤ３１、ＮＯＲ３２、３３、ＸＯＲ、ＸＮＯＲ、ＡＤＤＥＲＳ、ＦＬＩＰ−ＦＬＯＰ、など）を実行するための単純な論理（ＮＭＯＳ及びＰＭＯＳ）ゲートを形成するために、ビア２８及び金属層１８，２０，２２によって内部的に配線される。相互接続レイアウトの設計において、例えば、トランジスタ幅の最小幅、金属トラックの最小幅などの、集積回路の設計ルールは、観察されなければならない。
【０００３】
半導体技術における近年の進歩により、セルライブラリのレイアウト設計をナノメートル・スケールで行うことが可能になった。しかしながら、この技術スケーリングの結果、ＡＳＩＣの物理的性質に関する更なる課題が表れた。この種の課題は、異なる結晶学的な構造又は熱膨張係数を有する異なる材料のインタフェースの近くでの材料で発生する応力を含む。この応力は、セル中におけるアクティブな浅溝型素子分離（ＳＴＩ）領域３６のひずみを引き起こす。実質的にこれらの物理的相互作用に関するひずみは、集積回路中の部品トランジスタの特性に影響する。例えば、ＮＭＯＳ及びＰＭＯＳデバイス（例えばＦＥＴ（ＦＥＴ））中において、応力の影響が激しく、出力性能における１０％又はこれより大きい変動をもたらしうる。ＮＭＯＳデバイスで、格子ひずみは、ソース及びドレインとの間に（ＩＤ）電流の減少に顕著に関与する。同様な変化はＰＭＯＳデバイスにおいても反映されるが、この変動は、ＰＭＯＳデバイス性能を実際に高める有益な変化である正の増加である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように、半導体集積回路のトランジスタ装置のアクティブ領域及びＳＴＩ領域間における格子応力によって悪影響を及ぼすドレイン流の減少を回避する方法に対する要望が存在している。
【課題を解決するための手段】
【０００５】
本発明の態様は、少なくとも２つのセルを有する集積回路を提供することを含む、集積回路のトランジスタ性能を最適化するための方法を提供する。そして、各セルは、アクティブ領域、ノンアクティブ領域及び駆動レールとの間の相互接続によって規定される論理関数を有する。そして、各セルは、ノンアクティブ領域によって規定される端部を有し、各セルは、アクティブ拡散領域及び駆動レールとの接続部を有する。前記方法は、各々が同じ駆動レールにアクティブ領域間の対応する関係を有している少なくとも２つの隣接セルを識別すること、２つの隣接セルの接続された拡散部を形成するセル間の境界を横断する追加的な拡散領域を有する各セルの接続に関連したそれぞれのアクティブ領域を接続すること、を含む。
【０００６】
本発明の態様は、接続される拡散セル構造を有する集積回路を設立する方法を提供する。この方法は、少なくとも一つのセルを有する論理セルライブラリを含む。各セルは、アクティブ領域、ノンアクティブ領域及び駆動レールとの間の相互接続部によって規定される論理関数を有する。各セルは、ノンアクティブ領域によって規定される端部を有する。各セルは、アクティブ領域及び駆動レールの間の接続部を有する。前記方法は、集積回路への論理セルライブラリからセルを配置すること、各々のセルが同じ駆動レールにアクティブ領域間に対応する接続部を有している集積回路中における少なくとも２つの隣接セルを識別すること、２つの隣接するセルの接続された拡散部を形成するセル間の境界を横断する追加的な拡散領域を有する各セルの対応する接続部を関連する各々の活性領域を接続すること、を含む。
【０００７】
実施例において、アクティブ領域は、正の拡散領域、負の拡散領域及びゲート領域を備える。接続された拡散部は、負の拡散領域又は正の拡散領域であってもよい。ここで、各隣接セルにおける各負の拡散領域は接続されて、各隣接セルにおける各正の拡散領域は接続される。対応する接続は、２つのセル及び２つの対応する接続との間に境界を形成しているセルの端部に沿って配置されうる。加えて、実施の形態は、端部に沿って配置される対応する接続部を有するセルを再構築すること、を更に含む。このセルは、境界部に隣接して対応する接続部を有する端部で再構築されて、拡散領域を接続するための２つのセル間における境界を形成する。
【０００８】
本発明の態様は、接続される拡散セル構造を有する集積回路を提供する。この集積回路は、少なくとも２つの隣接セルを備え、各セルは、アクティブ領域、ノンアクティブ領域及び駆動レールとの間に相互接続によって規定される論理関数を有する。各セルは、ノンアクティブ領域によって規定される端部を有する。各セルは、アクティブ領域と駆動レールとの間に接続部を有する。前記集積回路は、２つの隣接セルの接続された拡散部を形成している各セルの対応する接続と関連したそれぞれのアクティブ拡散領域を接合しているセル間の境界を横断する追加的な拡散領域を有する。
【０００９】
本発明に組み込まれる方法は、添付図面を参照して、例示目的でのみ記述される。
図１は、ＣＭＯＳ環境の範囲内におけるセル構造の列の物理的なレイアウト設計を示す。
図２は、本発明の実施例に従って変更された、図１のセル構造の物理的なレイアウト設計を示す。
図３は、本発明の実施例に従う連続したアクティブ領域を有する、図２におけるセル構造の物理的なレイアウト設計を示す。
図４Ａ−Ｂは、本発明の実施例に従う２つの隣接セルのＮＭＯＳ領域の側面の概略線図を示す。
図５Ａ−Ｂは、本発明の実施例に従う方法のフローチャートである。
【発明を実施するための最良の形態】
【００１０】
図１を参照すると、論理セルの列の物理的なレイアウトが、従来の方法で配列されて示される。従来のセルは、ノンアクティブ領域３６（例えば各セル中における、アクティブ区域又は領域２４，２６，３４の周囲の、ＳＴＩ領域）を具備する。特にセルが２つ以上のステージを有するときに、ＳＴＩ領域がセルの中に存在しうる。しかしながら、ＳＴＩ領域３６もまた、互いからアクティブ領域を分割しそして離隔して、ブロックの基準でセル間におけるセル境界を形成するように作用する。セル境界を形成しているＳＴＩ領域は、２つの隣接セルの境界にまたがる。アクティブ領域は、拡散領域２４，２６及びゲート領域３４を含む。供給ネット２０，１８は、正のチャネル２６及び負のチャネル拡散２４及びそれぞれの駆動レール１４，１６（ＶＤＤ，ＶＳＳ）との間の供給接続である。供給ネットは、セルの境界又は端部３９に沿って設定されうる。セルの境界又は端部３９は、駆動及び接地レール１４，１６との間のブロック・レベルで、２つの隣接セルを横切ってまたがる連続したＳＴＩ領域３６によって規定される。この配置で、各セルは、端部に沿って少なくとも一つの正のネット及び／又は少なくとも一つの負のネットを備えうる。従って、隣接セルは、境界の端部に沿って対応する供給ネットを有してもよく又は有さなくてもよい。
【００１１】
図２は、図１の論理セルの列のレイアウトの象徴的な表示７０を示す。しかしながら、境界のセルの端部に沿って対応するネットを有するセルが、セルのｙ軸（図示せず）について反転しうる。反転されたセル７１，７３，７５は、隣接セル７８のセル境界を横切って横断するように方向づけられた、隣接セルに対応する正のネット及び負のネットを有する端部を有する。任意のセルを反転させることが必要であるという訳ではないことが理解されうる。例えば、隣接セルは、境界７８に沿って対応するネットを既に有している。加えて、図２は、正及び負のネット方向をそれぞれ示す。しかしながら、本発明の実施の形態の利点は、２つのセル間の境界の端部に沿って存在する各隣接セルの同一のネット型（例えば、正のネット又は代換的な負のネット）になるような、セルの方向付けで達成されうる。
【００１２】
図３は、本発明の実施の形態に従う図２のセルの列の配置を示す。同図において、２つの隣接セルの対応する供給ネット間に位置づけられる領域は、追加的な拡散部１０２を有するセルにおけるブロック・レベルで満たされる。この拡散部の充填は、隣接セルにおける全体の拡散プロファイルを変える。セル境界部のいずれかの側部に横たわる、対応するＮＭＯＳ（ＶＳＳ）の負のネットとともに端部を有する２つの隣接セルは、連続的な負のチャネル拡散部２４を形成する。これらのネット１８，２０は、したがって、各セルに対する拡散部２４，２６を相互接続し続ける。同じ方法が正のチャネル２６拡散にも適用されうることはいうまでもない。ＣＭＯＳ技術において、ＮＭＯＳにおいて負のチャネル拡散部を充填することの効果は、性能を向上するが、本発明は、負のチャネル拡散だけを充填することに限られない。
【００１３】
更なる拡散部１０２は、この分野で知られている様々な技術（例えばダミー層又はアバットメント・アルゴリズム法、拡大／縮小法、など）を用いて充填されうる。例えばダミー層方法において、ダミー・マスク層がセル境界とＶＳＳネットに接続する拡散部との間の領域において添加されるように、各セルは、構築され、又は修正される。これは、設計ルールを製造することによって、「Ｗ」の最小幅を有する。ブロック・レベルで、ダミー層幅が「２Ｗ」に等しいときに、ダミー層は、拡散部充填材と置き換えられる。拡大／縮小方法において、ブロック・レベルで、全てのＮＭＯＳ拡散部は、「Ｗ」の量で水平方向に成長される。異なるネット間の短絡が拡散部上で生じた全ての領域は、「Ｗ」に縮小される。「Ｗ」に縮小しない他の全ての領域は、セル境界を横切る同一のネット（例えばＶＳＳ）間の拡散部充填材である。他の技術が存在し、そして、ダミー層及び拡大／縮小方法は例示として提供されることが、当業者によって理解されるであろう。
【００１４】
図４Ａ−図Ｂは、本発明の実施例に従う２つの隣接セルのＮＭＯＳ領域の側面の概略線図を示す。図４Ａは、ＳＴＩ及びアクティブ領域を示し、そして、拡散領域（ＮＭＯＳ又はＰＭＯＳ）よりも硬い材料であるＳＴＩから生じる応力を示す。２つの材料間の押出力は、性能に衝撃を与える応力を生成する。ＳＴＩ領域を拡散部で満たすことによって、図４Ｂに示すように、応力が除去される。拡散部は、隣接する供給ネットが同一の駆動又は接地線に接続される領域に、添加されうる。拡散充填材は、ＩＣのブロック・レベルでセル１及びセル２の間に添加され、そして、設計階層における次のレベルアップであり、セルレベルよりも上になり、この種のセルの複数の列からなる。
【００１５】
図５Ａは、本発明の実施の形態に従う方法３００のフローチャートを示す。記述されるように、スタンダードセルライブラリが提供される（３１０）。ＡＳＩＣ（３１５）は、セルから、又はより典型的には、ライブラリ中のセルの集合体から構築される。ＡＳＩＣ（又はそのブロック）のような集積回路を構築する際に、セルは、特定の機能を遂行するために相互接続される。これらのセルは、列のアレイ中に配置されうる。自動化されたカスタムメイドの配置と経路（プレイスアンドルート）ツールを用いてＡＳＩＣブロックが構築されるときに、２つの隣接セルは、２つのセルの間の境界におけるいずれかの側の拡散部上の同一のネット（例えばＶＳＳ）等の列に沿って識別される（３２０）。対応するネットで識別される２つの隣接セルが単一の連続した拡散領域を形成するように、２つのセルの供給ネットに関連した拡散領域が接合される（３３０）。同じネットが境界のいずれかの側の拡散部にあるようにセルが反転することを必要とする場合、セルを反転させる追加ステップ（３５２）は、（点線ボックスによって示されるように）任意のものである。図５Ｂは、図５Ａの方法で述べられるような、ステップ（３２０，３３０）を共有して、任意の反転ステップ（３５２）を有しうる、他の実施の形態に従う方法（３５０）のフローチャートを示す。しかしながら、図５Ｂの方法は、提供されるＡＳＩＣを有することで始まる（３０５）。
【００１６】
共有された拡散構成であれば、アクティブ領域、すなわち、負及び正の拡散チャネル２４，２６は、図１の配列よりも長い連続した長さを有する。より長い連続した拡散チャネル長は、セルの列に沿ってアクティブ拡散領域及びＳＴＩ領域との間に発生するインタフェースの数を減らす。例えば、図１のセル３３，３５に対して、アクティブな拡散領域及びＳＴＩ領域の間のインタラクションの数は、図１及び図３の比較において示されるように半減される。ＳＴＩ領域及びアクティブな拡散領域間における応力の発生の減少は、性能の改良に相関する。
【００１７】
本発明の実施の形態は、当業者に周知であるコンピューター利用設計（ＣＡＤ）システムによって実施されうる。例えば、超高速集積回路設計用ハードウェア記述言語（ＶＨＤＬ）及びＶＥＲＩＬＯＧ（いずれも電気電子技術者協会（ＩＥＥＥ）における国際基準言語）といった、周知のハードウェア記述言語（ＨＤＬ）は、ＡＳＩＣを記載するために本発明を実施するために用いられうるし、そして、それから標準セルを含む詳細な論理関数に合成される。合成を実行するためのツールの例は、DESIGN COMPILERである。（DESIGN COMPILERは、アメリカ合衆国のカリフォルニア、マウンテンビューのSynopsys社の特定の国における商標である）。セルライブラリも、論理関数（例えばVIRTUOSO（VIRTUOSOは、アメリカ合衆国の、カリフォルニア、サンノゼのケイデンス・デザイン・システムズ（株式会社）の特定の国での商標である））におけるレイアウトといった象徴を生成するための、ＣＡＤシステムにおけるモデリングツール又は論理模式的なプログラムで設計されうる。もちろん、ＡＳＩＣは、上記したように、又は、カスタム・トランジスタ・レベル・レイアウト等のような公知の他の技術によって、標準セルの列中に設定されてもよい。ＡＳＩＣ開発者は、必要に応じて、技術の適用可能性を増加させてセルのピッチをリセットする「配置と経路」（Ｐ＆Ｒ）ツールを使用してもよい。配置と経路ツールは、ＡＳＩＣ機能を実施することを必要とする態様で標準セルを物理的に配線するために、関連するマスクパターンを生成する。配置ツールは、ルーティングのニーズが推定されるときに１ブロック又はＩＣ中のセルの最初の配置を提供する一方で、ルーティングツールは、一旦ルーティングのニーズがわかれば、それらの最初の配置からセルを移動することができる。使用されうる「配置と経路」ツールの例は、PHYSICAL COMPILER及びASTROであり、PHYSICAL COMPILER及びASTROは、それぞれＳｙｎｏｐｓｙｓ社の特定の国の商標である。）。本発明を実施するために必要とされ、好ましい実施の形態を説明するために示されるハードウェア及びソフトウェアは、限定されるものではない。同様に、これらで実行されるソフトウェア処理は、請求項によって規定される本発明で行うために好適な任意の態様で配置され、構成され、分配されうる。
【００１８】
上述のようなブロックレベルでの拡散部充填方法が、論理セルのアクティブ領域及びＳＴＩ領域との間に応力の発生を制限して、全体の性能を高める、といった利点を有することが理解されよう。加えて、実施の形態は、ＡＳＩＣが、（上記のような）スタンダードセルライブラリの集合論理セルから構築されるか、又は、フルカスタム・レイアウトなどといった他の技術から形成されていても、全種類のＡＳＩＣに適用されうる。本発明の特定の実施の形態は例示目的で述べられ、そして、様々な修正は添付の請求の範囲に記載の本発明の範囲内において、なされうることが理解されよう。
【図面の簡単な説明】
【００１９】
【図１】図１は、ＣＭＯＳ環境の範囲内におけるセル構造の列の物理的なレイアウト設計を示す。
【図２】図２は、本発明の実施例に従って変更された、図１のセル構造の物理的なレイアウト設計を示す。
【図３】図３は、本発明の実施例に従う連続したアクティブ領域を有する、図２におけるセル構造の物理的なレイアウト設計を示す。
【図４Ａ】図４Ａは、本発明の実施例に従う２つの隣接セルのＮＭＯＳ領域の側面の概略線図を示す。
【図４Ｂ】図４Ｂは、本発明の実施例に従う２つの隣接セルのＮＭＯＳ領域の側面の概略線図を示す。
【図５Ａ】図５Ａは、本発明の実施例に従う方法のフローチャートである。
【図５Ｂ】図５Ｂは、本発明の実施例に従う方法のフローチャートである。
【符号の説明】
【００２０】
１８  ネット
２０  ネット
２４  拡散部
２６  拡散部
１０２  拡散部
【図１】
2008532275.tif 000003
【図２】
2008532275.tif 000004
【図３】
2008532275.tif 000005
【図４Ａ】
2008532275.tif 000006
【図４Ｂ】
2008532275.tif 000007
【図５Ａ】
2008532275.tif 000008
【図５Ｂ】
2008532275.tif 000009
【国際調査報告】
2008532275.tif 000010
2008532275.tif 000011
2008532275.tif 000012