(57)【要約】【課題】  複数の近接配置されたインタロゲータを同時作動できるインタロゲータ・システムと、複数のインタロゲータを同期させるインタロゲータ・システムと、タグとの通信に用いられる異なるプロトコルを同時処理するシステムと、異なるバックスキャッタプロトコルを同時処理するシステムと、異なるアクティブプロトコル及びバックスキャッタプロトコルを同時処理するシステムと、ダダウンリンク干渉及びアップリンク干渉を回避するインタロゲータ・システムと、インタロゲータの作動を確認可能な、チェック・タグによる時間制約のない、自己試験作動法と、単一のアンテナ上で、アップリンク信号が受信されて且つダウンリンク信号が送信されるインタロゲータ・システムとを、提供すること。  【解決手段】  バックスキャッタＲＦＩＤシステムのための、同期化技術（ステップロック）を使用する、多重プロトコルＲＦＩＤインタロゲータ・システム。【選択図】  図１
2008506319.tif 000002
【特許請求の範囲】
【請求項１】
各インタロゲータがトランスポンダへのダウンリンク通信リンクに関する異なる通信プロトコルに従ってダウンリンク信号を送信するトランスミッタ、及びトランスポンダからのアップリング通信信号リンクに関するアップリンク信号を受信するレシーバを有する複数のインタロゲータと、
複数の各インタロゲータのためにダウンリンク信号を同期させる同期信号と、を備え、
異なる通信プロトコルを有するトランスポンダによって通信可能なインタロゲーションシステム。
【請求項２】
トランスポンダは、バックスキャッタトランスポンダを有する請求項１記載のインタロゲーションシステム。
【請求項３】
トランスポンダは、アクティブトランスポンダを有する請求項１記載のインタロゲーションシステム。
【請求項４】
トランスポンダは、アクティブトランスポンダ及びバックスキャッタトランスポンダを有する請求項１記載のインタロゲーションシステム。
【請求項５】
前記複数のインタロゲータは、第１の通信プロトコルに従って第１のダウンリンク信号を送信する第１のインタロゲータと、第２の通信プロトコルに従って第２のダウンリンク信号を送信する第２のインタロゲータと、を備えている請求項１記載のインタロゲーションシステム。
【請求項６】
前記同期信号は、ダウンリンク信号の送信がアップリンク信号の送信に干渉しないようにダウンリンク信号及びアップリンク信号を同期させる請求項１記載のインタロゲーションシステム。
【請求項７】
前記同期信号は、実質的に同時に終了するようにダウンリンク信号を同期させる請求項１記載のインタロゲーションシステム。
【請求項８】
前記同期信号は、実質的に同時に開始するようにダウンリンク信号を同期させる請求項１記載のインタロゲーションシステム。
【請求項９】
前記同期信号は、実質的に同時に開始し、各ビットを送信するようにダウンリンク信号に同期させる請求項１記載のインタロゲーションシステム。
【請求項１０】
前記同期信号は、アップリンク信号が実質的に同時に開始するように、ダウンリンク信号を同期させる請求項１記載のインタロゲーションシステム。
【請求項１１】
前記同期信号は、複数の各インタロゲータのためのアップリンク信号を同期させる請求項１記載のインタロゲーションシステム。
【請求項１２】
前記インタロゲータは、トランスポンダにトリガ信号を提供し、特定情報のためにトランスポンダをポーリングし、有効な受信ポーリングメッセージに応答してトランスポンダへの認識メッセージを提供するプロセッサを、更に有している請求項１記載のインタロゲーションシステム。
【請求項１３】
前記ダウンリンク信号は、無線周波数信号に変調された振幅を有する請求項１記載のインタロゲーションシステム。
【請求項１４】
各インタロゲータがトランスポンダへのダウンリンク通信リンクに関する異なるコマンドに従ってダウンリンク信号を送信するトランスミッタ、及びトランスポンダからのアップリング通信信号リンクに関するアップリンク信号を受信するレシーバを有する複数のインタロゲータと、
複数の各インタロゲータのためにダウンリンク信号を同期させる同期信号と、を備え、
異なるコマンドを有する通信プロトコルを使用してバックスキャッタトランスポンダによって通信可能なインタロゲーションシステム。
【請求項１５】
前記複数のインタロゲータは、第１のコマンドに従って第１のダウンリンク信号を送信する第１のインタロゲータと、第２のコマンドに従って第２のダウンリンク信号を送信する第２のインタロゲータと、を備えている請求項１４記載のインタロゲーションシステム。
【請求項１６】
前記同期信号は、ダウンリンク信号の送信がアップリンク信号の送信に干渉しないようにダウンリンク信号及びアップリンク信号を同期させる請求項１４記載のインタロゲーションシステム。
【請求項１７】
前記同期信号は、実質的に同時に終了するようにダウンリンク信号を同期させる請求項１４記載のインタロゲーションシステム。
【請求項１８】
前記同期信号は、実質的に同時に開始するようにダウンリンク信号を同期させる請求項１４記載のインタロゲーションシステム。
【請求項１９】
前記同期信号は、アップリンク信号が実質的に同時に開始するように、ダウンリンク信号を同期させる請求項１４記載のインタロゲーションシステム。
【請求項２０】
前記同期信号は、複数の各インタロゲータのためのアップリンク信号を同期させる請求項１４記載のインタロゲーションシステム。
【請求項２１】
前記インタロゲータは、トランスポンダにトリガ信号を提供し、特定情報のためにトランスポンダをポーリングし、有効な受信ポーリングメッセージに応答してトランスポンダへの認識メッセージを提供するプロセッサを、更に有している請求項１４記載のインタロゲーションシステム。
【請求項２２】
前記ダウンリンク信号は、無線周波数信号に変調された振幅を有する請求項１４記載のインタロゲーションシステム。
【請求項２３】
トランスポンダの第１のセットに第１のダウンリンク信号を送信し、トランスポンダの第２のセットに第２のダウンリンク信号を送信するトランスミッタと、
トランスポンダの第１のセットから第１のアップリンク信号を受信し、トランスポンダの第２のセットから第２アップリンク信号を受信するレシーバと、
トランスポンダの第１及び第２のセットのそれぞれの電力、変調深さ、又は負荷サイクルに基づいて第１及び第２のダウンリンク信号を送信するように前記トランスミッタを制御するとともに、トランスポンダの第１及び第２のセットのそれぞれの電力、変調深さ、又は負荷サイクルに基づいて第１及び第２のアップリンク信号を受信するように前記レシーバを制御するコントローラと、を備え、
トランスポンダの第１のセット及びトランスポンダの第２のセットによって通信可能であり、トランスポンダの第１のセット及び第２のセットは異なる電力、変調深さ、又は負荷サイクルを有しているインタロゲータ。
【請求項２４】
前記第１のダウンリンク信号は第１の電力を有し、前記第２のダウンリンク信号は第２の電力を有している請求項２３記載のインタロゲータ。
【請求項２５】
前記第１のダウンリンク信号は第１の変調深さを有し、前記第２のダウンリンク信号は第２の変調深さをを有している請求項２３記載のインタロゲータ。
【請求項２６】
前記第１のダウンリンク信号は第１の負荷サイクルを有し、前記第２のダウンリンク信号は第２の負荷サイクルを有している請求項２３記載のインタロゲータ。
【請求項２７】
前記コントローラは、更に、第１及び第２のアップリンク信号を同期させるとともに、第１及び第２のダウンリンク信号を同期させる請求項２３記載のインタロゲータ。
【請求項２８】
第１及び第２のダウンリンク信号の電力を調整する電圧可変減衰器を、更に備える請求項２３記載のインタロゲータ。
【請求項２９】
高速フィルタ、低速フィルタ、及びスイッチを有する電力制御ユニットを、更に備え、
前記スイッチは、
前記第１及び第２のダウンリンク信号の電力を調整するために前記電圧可変減衰器に電力レベル信号を供給するべく、前記コントローラに応答して前記高速フィルタ又は低速フィルタを選択する請求項２３記載のインタロゲータ。
【請求項３０】
前記電圧可変減衰器及び前記電力制御ユニットは、閉ループを形成する請求項２９記載のインタロゲータ。
【請求項３１】
高速フィルタ、低速フィルタ、及びスイッチを有する変調制御ユニットを、更に備え、
前記スイッチは、
前記第１及び第２のダウンリンク信号の変調深さを調整するために前記コントローラに応答して前記高速フィルタ又は低速フィルタを選択する請求項２３記載のインタロゲータ。
【請求項３２】
前記変調制御ユニットは、閉ループを形成する請求項３１記載のインタロゲータ。
【請求項３３】
前記トランスポンダの第１のセットは、アクティブトランスポンダであり、
前記トランスポンダの第２のセットは、バックスキャッタトランスポンダである請求項３１記載のインタロゲータ。
【請求項３４】
前記トランスポンダの第１及び第２のセットは、アクティブトランスポンダである請求項３１記載のインタロゲータ。
【請求項３５】
前記トランスポンダの第１及び第２のセットは、バックスキャッタトランスポンダである請求項３１記載のインタロゲータ。
【請求項３６】
送信パスに沿った送信信号を処理するためのトランスミッタ構成要素と、受信パスに沿った受信信号を処理するためのレシーバ構成要素と、を有するインタロゲータであって、
複数のビットを有するテスト信号を生成し、テスト信号を送信パスに沿って各トランスミッタ構成要素を介するとともに、受信パスに沿って各レシーバ構成要素を介して送信するエンコーダと、
送信パス又は受信パスのうちの１つの中の最後の構成要素からテスト信号を受信するデコーダと、
前記エンコーダによって生成されたテスト信号を前記デコーダによって受信したテスト信号と比較し、前記エンコーダによって生成されたテスト信号が前記デコーダによって受信したテスト信号とマッチしていれば、トランスミッタ構成要素及びレシーバ構成要素が適切な動作をしていると決定するプロセッサと、
を備えているインタロゲータ。
【請求項３７】
レシーバ構成要素は、バックスキャッタトランスポンダから信号を受信するバックスキャッタレシーバを含んでいる請求項３６記載のインタロゲータ。
【請求項３８】
レシーバ構成要素は、アクティブトランスポンダから信号を受信するアクティブレシーバを含んでいる請求項３６記載のインタロゲータ。
【請求項３９】
受信パスに沿った受信信号を処理するためのレシーバ構成要素を有するインタロゲータであって、
複数のビットを有するテスト信号を生成するエンコーダと、
前記エンコーダからテスト信号を受信し、レシーバ構成要素によって処理を行う前記インタロゲータにテスト信号を送信するテストタグと、
受信パスの中の最後の構成要素からテスト信号を受信するデコーダと、
前記エンコーダによって生成されたテスト信号を前記デコーダによって受信したテスト信号と比較し、前記エンコーダによって生成されたテスト信号が前記デコーダによって受信したテスト信号とマッチしていれば、レシーバ構成要素が適切な動作をしていると決定するプロセッサと、
を備えているインタロゲータ。
【請求項４０】
レシーバ構成要素は、バックスキャッタトランスポンダから信号を受信するバックスキャッタレシーバを含んでいる請求項３９記載のインタロゲータ。
【請求項４１】
レシーバ構成要素は、アクティブトランスポンダから信号を受信するアクティブレシーバを含んでいる請求項３６記載のインタロゲータ。
【請求項４２】
レシーバ構成要素は、アンテナを含んでいる請求項３９記載のインタロゲータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インタロゲータ・システムに関する。より詳細には、本発明は、異なるタグ・プロトコル又はタグ・コマンドを同時に処理する近接配置された複数のインタロゲータを有するインタロゲータ・システムに関する。
【背景技術】
【０００２】
ランドに対する米国特許第５，０３０，８０７号において議論されているように、ＲＦＩＤ（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ  ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）システムは、無線通信監督機関によって課されたバンド幅制限内で複数のインタロゲータがともに近接して作動することを可能にするために、周波数分離及び時間領域多重を併用して用いる。交通及び他の適用例において、インタロゲータが密に隣接して作動することに対する無視できない必要性がある。料金回収システムの例においては、多くのトラフィック・レーンが並んで運転されており、各レーンにあるタグを同時に読むことが必要となる。このことは、特にシステムが異なるプロトコルのタグと通信するように設計されている場合にパフォーマンスを犠牲にすることを要求し、新たな課題をもたらすこととなる。
【０００３】
バックスキャッタＲＦＩＤシステムは、周波数アジャイルであるので、近接配置されたインタロゲータの同時作動を可能にするために周波数分離を用いることができる。しかしながら、受容可能なパフォーマンスで作動する能力は、インタロゲータの隣接チャネル妨害を拒否する能力によって、また周波数が再利用されている場合には、同一チャネル干渉によって制限される。加えて、複数のインタロゲータを密接して作動することによる干渉影響は、２次及び３次の内部変調効果の分だけ複雑になる。ダウンリンク（タグへのインタロゲータ）が変調された信号であってアップリンク信号（インタロゲータへのタグ）がインタロゲータへの連続波（ＣＷ：ｃｏｎｔｉｎｕｏｕｓ  ｗａｖｅ  ）キャリアであるので、ダウンリンクによるアップリンク上の干渉は、ダウンリンクに対するダウンリンクの干渉又はアップリンクに対するアップリンクの干渉の何れよりも殆どの場合においてシビアである。アップリンクに対するダウンリンクの干渉が受容水準を越えるパフォーマンスを弱める場合、インタロゲータ間の時分割多重としてシステムを設定することができるかもしれない。そうしたときには、インタロゲータは、インタロゲータ間の干渉の影響を最小限にし又は除去する論理スキームに従って、送信時間を共有する（順番に行う）であろう。しかしながら、それは、所与の処理が完了するのにより多くの総時間を要求するので、より低い速度性能となる。多くのレーンが含まれている場合、その速度性能ロスは、シビアとなって受容することができないものとなる。
【０００４】
アクティブ型ＲＦＩＤシステムは、コスト効率の良いアクティブ送信器が固定周波数で作動するという事実により、典型的には周波数分離を用いることができない。これらのシステムは、そこで、近接して位置したインタロゲータ間の干渉を防ぐために、純時分割モードにおいて作動するアプローチに追従した。
【０００５】
ダウンリンク−ダウンリンク干渉は、あるタグが２つのインタロゲータから信号を受ける場合に典型的には生じる。これらのインタロゲータが近接配置されていると、２つの送信されたビット・ストリームのＲＦレベルは類似しているであろう。隣接したインタロゲータからの重要なＲＦが何れも受け取られるべきでないビット期間で受け取られた場合、そのタグはメッセージを不正確にデコードするであろう。
【０００６】
自己試験の観点から述べると、ＲＦＩＤシステムは、ＲＦＩＤシステムの健全性に関して一定の信頼度を提供するために、「チェック・タグ」として一般的には知られているものを典型的には利用する。このチェック・タグは、特定コマンドに対してのみ応答し又はそのプログラムされた識別番号に対してのみ応答する、外部的に電力供給されるデバイスとして実現することができる。それはシステム・アンテナの内部に組み込むことができ、あるいはそれはシステム・アンテナの上に又は近くにマウントすることができる。それは、インタロゲータ内に収納して、システム・アンテナの近くにマウントされたチェック・タグ・アンテナを介してシステム・アンテナに連結することもできる。チェック・タグは様々な形式を採ることができるが、共通点としていえるのは、インタロゲータによってレスポンスが読み取られ、且つ通常動作中は作動しないように、チェック・タグが何らかの方法において起動されなければならないということである。
【０００７】
典型的には、チェック・タグは、起動された場合にインタロゲータ・デバイスによって読み取ることができるレスポンスを提供する。このチェック・タグ・レスポンスは、タグがその特定のアプリケーションにおいてシステムを通り抜けるときに、通常動作中にインタロゲータによって受け取られるものと一般的には同じである。バックスキャッタＲＦＩＤシステムがチェック・タグを開始してレスポンスが受け取られた場合、それは、ＲＦが送信されて且つチェック・タグバックスキャッタが受信・デコードされた点に対してＲＦＩＤシステムが作動可能であることを確認する。チェック・タグがそのレスポンスをトリガするのに変調された信号を必要とする場合、ＲＦのエンコードされた変調は確認されるだけである。サイクルを完了するのに必要となる時間は、利用されたタグの型に左右され、２、３ミリ秒から数ミリ秒の範囲で変動しえて、また、サイクルは定期的に繰り返される。
【０００８】
【特許文献１】米国特許第５，０３０，８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は、複数の近接配置されたインタロゲータを同時に作動することができるインタロゲータ・システムを提供することを一目的とする。本発明は、複数のインタロゲータを同期させるインタロゲータ・システムを提供することを別の目的とする。本発明は、タグと通信するために用いられる異なるプロトコルを同時に処理するシステムを提供することを別の目的とする。本発明は、異なるバックスキャッタプロトコルを同時に処理するシステムを提供することを別の目的とする。本発明は、異なるアクティブ・プロトコル及びバックスキャッタプロトコルを同時に処理するシステムを提供することをさらに別の目的とする。本発明は、ダウンリンクに対するダウンリンク干渉及びアップリンクに対するアップリンク干渉に加え、ダウンリンクによるアップリンク上の干渉を回避するインタロゲータ・システムを提供することをさらに別の目的とする。本発明は、インタロゲータの作動を確認することができ、チェック・タグによる時間制約のない、自己試験作動法を提供することをさらに別の目的とする。本発明は、単一のアンテナ上で、アップリンク信号が受信されて且つダウンリンク信号が送信されるインタロゲータ・システムを提供することを別の目的とする。
【課題を解決するための手段】
【００１０】
本発明のこれらの目的及び他の目的から、近接配置された複数のインタロゲータの同時作動を可能にするバックスキャッタＲＦＩＤシステムのための、ある同期化技術（ステップロック）を使用する、多重プロトコルＲＦＩＤインタロゲータ・システムが提供される。当該インタロゲータは、時分割多重と組み合わされた場合、アクティブ・タグ及びバックスキャッタタグの両方をより効率的に読み取ることができる。多重プロトコルＲＦＩＤインタロゲータ・システムは、以下のものを含め、異なる出力プロトコルを有するバックスキャッタトランスポンダ及びアクティブ型トランスポンダと通信することができる：タイトル２１準拠のＲＦＩＤバックスキャッタトランスポンダ；タイトル２１を越える拡張モード能力を提供するＩＴ２０００ＲＦＩＤバックスキャッタトランスポンダ；ＥＧＯ（商標）ＲＦＩＤバックスキャッタトランスポンダ、ＳＥＧＯ（商標）ＲＦＩＤバックスキャッタトランスポンダ；ＡＴＡ、ＩＳＯ、ＡＮＳＩ  ＡＡＲ準拠のＲＦＩＤバックスキャッタトランスポンダ；及びＡＧ準拠のアクティブ技術トランスポンダ。
【発明の効果】
【００１１】
当該システムはステップロック作動を実行し、これによって隣接したインタロゲータは同期され、すべてのダウンリンクが同一の時間フレーム内で作動し、すべてのアップリンクが同一の時間フレーム内で作動することを保証する。このステップロック作動は、ＲＦＩＤシステムの高いキャパシティにより改善されたパフォーマンスを可能にする。アクティブ技術及びバックスキャッタ技術が実行されて、単一のインタロゲータが最小干渉及び結果としての好パフォーマンスで両技術タイプのタグを読み取ることができるようにする。
【００１２】
そのステップロック作動は、アップリンクに対するダウンリンクの干渉を除去する。アップリンクに対するダウンリンクの干渉はインタロゲータ対インタロゲータ干渉の最もシビアな形態であるので、それには所与の周波数チャネルの再利用距離を大いに減少する純影響がある。ステップロック技術は、固定された（繰り返す）ダウンリンク・メッセージに関するダウンリンク−ダウンリンク干渉を減少又は除去するために拡張することができる。これは、インタロゲータにダウンリンク・メッセージの各ビットを正確に同時に送信させることにより達成することができる。無線通信規制、及び所与のバックスキャッタシステムで結果的に利用可能な周波数チャネルの数によって、それは再利用距離を十分に近くすることができ、際限なき多くの料金レーンがインタロゲータ間で時間を共有する必要が一切なく作動可能となり、ＲＦＩＤシステム全体としてのパフォーマンス及び性能を劇的に改善する。
【００１３】
複数のインタロゲータをステップロックすることでインタロゲータが多重プロトコル・モードにおいて作動することを可能となり、これによって同一のインタロゲータは、アクティブ・タグ及びバックスキャッタタグの両方をより効率的な方法で読み取ることができる。これは、アクティブ型トランスポンダのための時分割手法と、バックスキャッタタグのためのステップロックされた周波数分離手法とを、１つの統一されたプロトコルに一体化することにより達成される。
【発明を実施するための最良の形態】
【００１４】
好適な実施形態に係る以下の詳細な説明において、それについての一部を形成する添付の図面に対して言及がなされる。そこでは、本発明が実施されうる具体的実施形態が、図示により示されている。この実施形態は、当業者が発明を実施することを可能にするために十分に詳細に記載されているが、他の実施形態を利用してもよく、構造的又は論理的な変形を本発明の範囲から離れることなくなしてもよいということが理解されなければならない。したがって、以下の詳細な説明は限定する意味において理解されるべきでなく、本発明の範囲は添付された特許請求の範囲によって定義される。
【００１５】
図面について、図１は発明を実施するための最良の形態に従うシステム全体１０のブロック・ダイアグラムとなっている。該システム１０は、ステップロック構成のインタロゲータ１２若しくはホスト又はコントローラ１４のシングル・クラスタ、及び様々なアクティブトランスポンダ１１あるいはバックスキャッタトランスポンダを表す。示されるように、インタロゲータ１２は、様々なタグ・プロトコル（タグ・プロトコル１及びタグ・プロトコル２）に従ってトランスポンダ１１と通信する。コントローラ１４は、関連するインタロゲータ１２、車両検出、及びビデオ実施など、特定の利用に必要とされる様々なシステムコンポーネントを制御及び接続する。
【００１６】
インタロゲータ１２の一台がスレイブとして指定され、他のインタロゲータ１２はマスタとして指定される。マスタ・インタロゲータ１２は同期信号１６を生成し、スレイブ・インタロゲータ１２にそれを送信する。インタロゲータ１２は、半二重通信のマルチポイント通信のためのＲＳ−４８５インターフェースを通じて接続され、また同期信号１６はそのラインを超えて送信される。マスタ／スレーブ指定における最優先の要因は、同期信号１６の受信に対し各インタロゲータ１２にセットされたタイミングパラメータである。タイミングパラメータは、失敗した場合に後のスレイブがマスタになりえるよう各インタロゲータ１２にセットされる。
【００１７】
インタロゲータ１２は好適には、トランスポンダ１１をインタロゲートするため変調されたダウンリンク信号を送信するために用いられるシングル・アンテナ１８を有している。加えてシングル・アンテナ１８は、バックスキャッタトランスポンダのバックスキャッタレスポンスを受信するのに必要な連続波アップリンク信号を、送信する。さらにシングル・アンテナ１８は、アクティブトランスポンダ１１からのレスポンスを受信する。
【００１８】
図２はシステム２０のブロック・ダイアグラムであり、ステップロック構成の、インタロゲータ・クラスタ２２及び関連するホスト又はコントローラ２４を示している。同期信号２８を生成する外部ソース２６が備えられている。最良の形態では、外部ソース２６はＧＰＳレシーバであり、各クラスタ２２の同期を可能とするため用いられるｌｐｐｓ（パルス／秒）信号を有する。マスタ・インタロゲータは、基準クロックをＧＰＳ  ｌｐｐｓ信号にロックし、スレーブ・インタロゲータに送る同期信号を生成するため基準クロックを用いる。ＧＰＳユニットからのｌｐｐｓ信号のタイミングは非常に正確であり、それにより各クラスタが時間内に同期化される。距離もしくは他の物理的障害によりクラスタ２２の直接接続が不可能な場合に、この構成が用いられる。通常、クラスタ２２毎に１つのＧＰＳレシーバが必要であり、それによりインタロゲータ２２は、クラスタを外部ソースに同期させるため、図１に示されるように接続することができる。
【００１９】
図３（ａ）は、ステップロックで作動する数個のインタロゲータ１０を示すタイミング・ダイアグラムである。該ダイアグラムは、全インタロゲータ１２がアップリンク及びダウンリンク信号を同時に送信することを示す。インタロゲータ１０がステップロックされると、各インタロゲータ１０のタイミングが制御され、結果として全てのアップリンク及びダウンリンクが同時に開始・終了可能となる。それにより、インタロゲータのダウンリンク信号が別のインタロゲータのアップリンク信号に干渉することで生じる混信が、低減される。様々なタグ・プロトコルの異なる周波数計画を用いることによって、特定クラスタのインタロゲータ数は増加可能である。
【００２０】
図１から２で示されるように、該システムは、特定情報用のタイトル２１のバックスキャッタトランスポンダをポーリングし、その後特定情報用のＥＧＯバックスキャッタトランスポンダをポーリングし、それに応じ各トランスポンダは応答する。各インタロゲータ１２は各トランスポンダ１１にタグ・プロトコル１信号及びタグ・プロトコル２信号を送信する。タイトル２１のバックスキャッタタグ１１は、対応するタイトル２１のプロトコル信号（タグ・プロトコル１）にバックスキャッタレスポンスを提供し、ＥＧＯバックスキャッタタグは、対応するＥＧＯプロトコル信号（タグ・プロトコル２）にバックスキャッタレスポンスを提供する。
【００２１】
図３（ａ）は２つのタグ・プロトコルをサポートするのに必要なタイミングを示す。示されるように、第１タグ・プロトコル（タグ・プロトコル１）のダウンリンク及びアップリンク所要時間は、第２タグ・プロトコル（タグ・プロトコル２）のダウンリンク及びアップリンク所要時間とは異なる。タグ・プロトコルはさらに、データのアップリンクに従う異なった処理時間を有しうる。従ってタグ・プロトコルが非同期化されたままであると、インタロゲータの第１又は第２プロトコルいずれかのダウンリンクが、別のインタロゲータの第１又は第２プロトコルいずれかのダウンリンクに干渉する高い可能性がある。その干渉を回避するため、インタロゲータはステップロックされ、それにより、該図で示されるように第１タグ・プロトコルのダウンリンクは他のインタロゲータ全てと同時に終了し、第２タグ・プロトコルのダウンリンクもまた他のインタロゲータ全てと同時に終了する。そのタイミングは各サイクルの初めに、タグ・プロトコル１のダウンリンク信号を引き起こす同期信号によって制御される。
【００２２】
それら２つのタイプのタグのみがインタロゲートされている場合、その後、図３（ａ）の信号パターンが繰り返される。より多くのタグ・プロトコルが用いられると、パターンが繰り返される前に、追加タグのアップリンク及びダウンリンク信号が送信される。あるケースでは、インタロゲータが異なるプロトコルに切り替わる前に、特定のタグ・プロトコルは複数回送信されうる。例えばタグを複数回読み取る必要がある場合、又はタグを読み取った後に付加コマンドによってスリープさせる場合などである。
【００２３】
したがって、プロトコルは、好適には連続型で実施され、それにより、パターンを繰り返す前に各インタロゲータが様々なプロトコルを通じて循環し、全インタロゲータが同一のプロトコルを処理することが可能となる。すなわちタグ・プロトコル１のダウンリンク及びアップリンク信号が全インタロゲータに同時に処理され、タグ・プロトコル２の処理時間並びにダウンリンク及びアップリンク信号が後に続くということである。プロトコルを必ず連続型に並べる必要はなく、異なるプロトコルにわたるダウンリンク時間を同期させることにより、並列型で同時に実行が可能であることは当業者には明白であろう。すなわち、第２インタロゲータが第２プロトコル・ダウンリンク信号を処理している間に、第１インタロゲータが第１プロトコル・ダウンリンク信号を処理することができるということである。このタイプのステップロックは、例えば以下で論じられる図１８にあるように、単一プロトコルのコマンドに関して示される。
【００２４】
しかしながら、インタロゲータに同一のプロトコルを処理させることにより、様々なプロトコルの異なる信号伝達所要時間による、様々な信号間のあらゆる遅れが最小限になる。例えば、インタロゲータ１がタグ・プロトコル１を処理し、インタロゲータ２がタグ・プロトコル２を処理する場合、タグ・プロトコル２のダウンリンクの方がはるかに長いため、遅れはタグ・プロトコル１のダウンリンクの前に開始しなければならず、それによりタグ・プロトコル２がまだダウンリンクしている間に、タグ・プロトコル１がアップリンクするということが起きない。図１８に示されるように、各送信時間が増加されることにより、ＥＧＯプロトコルの選択又は読取コマンドなどの最長コマンドが可能となる。
【００２５】
図３（ｂ）は、図３（ａ）の信号のビット同期レベルにまで及ぶステップロック技術を示すダイアグラムである。各インタロゲータがステップロックされ、ダウンリンク・メッセージの各ビットの伝送は全く同時に送信される。ビット同期のためには、各インタロゲータは全く同一のコマンド（ビットまで同一）を送信しなければならず、該コマンドはその基準を満たすプロトコルに用いられる。
【００２６】
図３（ｃ）は、アクティブトランスポンダ及びバックスキャッタトランスポンダを包含する使用のための、時分割多重化及びステップロック同期化を用いたタイミングを示す。同期信号は、この場合、タグ・プロトコル１（アクティブタグ・プロトコル１）に従って送信パルスを生成するインタロゲータの第１セット（インタロゲータ１、４、７）から始まる信号サイクルを、開始する。
【００２７】
アクティブプロトコルは時分割多重スキームに従って送られる。送信パルスは、密接に位置付けられたタグから生じた、さもなければ読取機に受信されたデータを破壊する混信を防ぐため、補正される。それに応じて、アクティブプロトコルは３つのタイムスロットに分割される。第１スロットでは、第１インタロゲータ及びすべての第三インタロゲータは、アクティブタグ・プロトコルのダウンリンクを送信する。ダウンリンクの送信に続いて、すべてのインタロゲータはタグからのレスポンスを捜す。ダウンリンクを送信したインタロゲータがレスポンスを受信すると、そのインタロゲータはタグがそのアンテナ下にあると想定する。ダウンリンクを送信しなかったインタロゲータがレスポンスを受信すると、そのインタロゲータはタグが異なるインタロゲータのアンテナ下にあると想定する。インタロゲータは、異なるインタロゲータのアンテナ下のタグのレスポンスについては、無視するのが望ましい。
【００２８】
第２及び第３タイムスロットにおいて、当該他のインタロゲータはそれらの各スロットにおいて送信し、個々のインタロゲータは、タグ・レスポンスがそれらのアンテナ下にあるかどうかを決定するために、受信信号上で同一の論理を用いる。アクティブタグ・プロトコルの完了に続いて、すべてのインタロゲータはバックスキャッタプロトコル・ダウンリンクを送信し、その後、タグからのバックスキャッタアップリンク信号を捜す。
【００２９】
インタロゲータ
インタロゲータに支援された多数のプロトコルは、各トランスポンダの特定条件に変換される。これらのタグは、トランスポンダの物理特性によって規定される追加的変数とともに、受動的でも能動的でもありえ、バッテリによる電力供給又はビームによる電力供給の何れもがありうる。従ってインタロゲータ１２は、異なるコマンド及びバックスキャッタプロトコルと同様に、異なる変数及び必要条件を、能動及び受動タグに適合できるようにしなければならない。さらにインタロゲータ１２は、タグ及びインタロゲータの感度だけでなく、異なるプロトコルパワーレベル、変調の深さ、負荷サイクル、スピード（ビット・レート）、伝送周波数、レシーバ範囲調整を扱うため、調整可能でなければならない。
【００３０】
インタロゲータが、バックスキャッタトランスポンダによってもたらされた信号のパワーを制御するので、アップリンクＲＦパワーレベルはバックスキャッタトランスポンダの各アップリンク・キャプチャ・ゾーンをセットするために用いられる。デバイスが応答する前に、ダウンリンクＲＦパワーレベルは、変調されたコマンド（タイトル２１、ＩＴ２０００、ＥＧＯ、ＳＥＧＯバックスキャッタトランスポンダ）を必要とするトランスポンダ、あるいはトリガパルス（アクティブトランスポンダ）と通信するために用いられる。従ってＲＦダウンリンク・パワーは、指定されたトランスポンダのダウンリンク・キャプチャ・ゾーンを確立するために用いられ、バックスキャッタトランスポンダの場合には、アップリンクＲＦパワーレベルと異なってもよい。加えてビーム出力型トランスポンダに必要とされるＲＦパワーレベルは、バッテリ型トランスポンダに必要とされるそれよりはるかに大きい。閉ループ制御は、システムに必要とされる動的ＲＦパワーレベルの厳格な制御を保持するために実施される。
【００３１】
複数の変調深さ（ＤＯＭ）レベルを支援する要件が、トランスポンダ・レシーバ・ダイナミックレンジがダウンリンク中に送信された変調深さに依存するという事から、必要となる。各トランスポンダのベース・バンド・パスはＡＣ又はＤＣに接続されており、ＤＣ接続パスはより大きな変調深さを典型的には必要とする。閉ループ制御はプロトコルからプロトコルへの動的変調深さレベルの制御を保持するために実施される。
【００３２】
負荷サイクルを適合する能力は、インタロゲータ変調パスの有限非線形性を補う融通性、及び各トランスポンダ要件への負荷サイクルを最適化する性能を提供する。負荷サイクルは、通常わずかな許容差を含め５０％にセットされるであろうが、トランスポンダ・タイプでの理想はより高い又はより低いであろう。負荷サイクルあるいはパルス幅の調節は、トランスポンダ要件への変調信号のチューニング、及び負荷サイクルのバリエーションへのトランスポンダ感度の導出において役立つ。
【００３３】
タイトル２１及びＩＴ２０００プロトコルを除いて、ボーレートはすべてのプロトコルで異なる。最も速いプロトコルから最も遅いプロトコルまでの比率は１０対１を上回る。インタロゲータは、ＲＦパワー、変調深さ及びエミッション・マスクの制御を維持する間、伝送を通じてインタロゲータ内の起点からの異なったボーレートを適合しなければならない。伝送周波数及び実際に伝送する時間は、同期期間に関係があり、プロトコルとコマンドシーケンスの全組合せに適合するため、調整可能でなければならない。
【００３４】
有限レシーバ調整は、各プロトコルのインタロゲータの感度レベルを変更する性能を提供する。理想的には、デフォルトは、ほぼ同一の、各プロトコルのインタロゲータ感度レベルを有するほうがよい。各プロトコルの感度レベルが異ならなければならない多重モードの利用では、それに応じて調整可能である。実例は、プロトコルのビーム出力型トランスポンダ及び他方のプロトコルのバッテリ型トランスポンダへの多重プロトコル利用である。バッテリ型トランスポンダのキャプチャ・ゾーンは、送信されたＲＦのレベルによってある程度調整可能である。ビーム出力型トランスポンダについても同様だが、その程度はより低い。キャプチャ・ゾーンを並べたい場合、レシーバ調整が別の自由度を提供する。この調整は、ＲＦ受信パスに、信号が通過するため上回らなければならないベース・バンド・レシーバの閾値形式のため提供されるさらにこの技術は、不適当な反対レーンの読み取りを除去するのに役立つ。
【００３５】
図４はインタロゲータ１２の好ましいブロック・ダイアグラムである。インタロゲータ１２はトランシーバ３０及びプロセッサ１００を有する。トランシーバ３０はトランスポンダに通信リンクを提供し、プロセッサ１００は、インタロゲータ１０の機能制御を提供する。トランシーバ３０は、振幅変調（「ＡＭ」）及び連続波キャリアを生成するトランスミッタ・チェーンと、各トランスポンダのバックスキャッタ又はアクティブ・レスポンスのいずれかを受け取り処理するレシーバと、プロセッサに接続され送受信機能に必要な制御を提供するコントローラとから、構成されている。
【００３６】
トランシーバ３０はトランスミッタ・チェーン及びレシーバ・チェーンを包含している。トランスミッタ・チェーンは、ソース３３及び４５、ソースセレクト４４、ＭＯＤ／連続波５６、ＲＦ  アンプ６５、フィルタ７４、カプラー７６、アイソレーション７７及びカプラー７８  を包含している。レシーバ・チェーンは、フィルタ８２、減衰器８４、セレクト８６、レシーバ８８及び９２、ベースバンド処理装置９４、検出器９０及び９６を包含している。
【００３７】
トランスミッタ
トランスミッタ・チェーンは、２つの同期されたＲＦソース、ダウンリンク／アップリンク・ソース４５、及び専用のアップリンク・ソース３３の生成から始まる。ソース３３及び４５は、図３（ａ）に示されるようなアップリンク及びダウンリンク信号を生成するために用いられる。ダウンリンク／アップリンク・ソース４５は最初に同期されたＲＦ信号（Ｓｌ）を生成し、それはアクティブ及び／又はトリガ・トランスポンダをインタロゲートするためのダウンリンク変調ソースとして、用いられる。さらにこのソースは、バックスキャッタタグのレスポンスに通信リンクを提供するため、アップリンク連続波（ＣＷ）ソースとして用いることができる。アップリンク・ソース３３は同期されたＲＦソース（Ｓ２）を生成し、それは、バックスキャッタタグのレスポンスに通信リンクを提供するため、アップリンク連続波ソースとして用いられる。ソース３３及び４５は、単一アンテナで高いバックスキャッタ受信機性能を提供することを助ける同期された低位相ノイズソースである。
【００３８】
図５について、ソース３３及び４５は、周波数合成器３４、ループフィルタ３６、低位相雑音電圧制御発振機（ＶＣＯ）３８、及びカプラー４０を包含している。カプラー４０は、低位相雑音位相ロックループ（ＰＬＬ）を構成するため、ＶＣＯ  ３８出力をシンセサイザ３４にフィードバック出来るよう、利得ブロック３９を有する。ＰＬＬの出力は、利得を提供し、トランスミッタ・チェーンからＰＬＬを分離するために高アイソレーション緩衝アンプを有する。プロセッサ１００は、Ｓｌ及びＳ２ソースを、クロック、データ及びロード信号を通じてトランシーバ３０の管理装置４３によって固定周波数に初期化する。調整可能な発振器（示されない）は、アップリンク・シンセサイザ３３及びダウンリンク／アップリンク・シンセサイザ４５の両方に基準信号を提供する。発振器は、外標準レファレンスに測定性能を提供するため調節可能である。
【００３９】
高アイソレーション単柱及び単投（ＳＰＳＴ）スイッチで構成された供給業者選定回路類４４は、ソース３３及び４５に用いられ、該ソースは高アイソレーション単柱及び双投式（ＳＰＤＴ）の非反射スイッチに供給される。それは、内部変調積の生成を最小限にするためソース３３と４５の間で高度のアイソレーションを維持している間に、ソース３３又は４５のどちらかを選択する能力を提供する。プロセッサ１００は、トランシーバ３０の管理装置４３を通じてスイッチの状態を制御する。
【００４０】
直接変換バックスキャッタレシーバの局部発振器（ＬＯ）４８は、ＳＰＤＴスイッチ４５の出力から離接される。それは、利得を提供しトランシーバ３０のレシーバ部分からトランスミッタ・チェーンを分離するため、高アイソレーション緩衝アンプ（示されない）に供給される。ＬＯレベルは、アクティブレシーバからの付加的なアイソレーションを提供するため、利得ブロックによって固定され、低域通過フィルタリングされ、そして高アイソレーションＳＰＳＴスイッチ（示されない）に供給される。プロセッサ１００は、トランシーバ３０の管理装置４３を通じてソース４５のＳＰＤＴスイッチの状態を制御する。
【００４１】
ＭＯＤ／連続波ブロック５６は、各ソースを変調するか又は連続波状態にソースを置く性能を提供する。図６に示されるように、ＭＯＤ／連続波ブロック５６は利得ブロックによって分離された二重ミキサー構成で構成される。その構成は、送信された占有周波数帯幅の低減を支援するために線形ＡＭ変調の高ダイナミックレンジを提供する。このタイプの構成は非線形二次効果を出すことが可能であるが、大多数のＡＭ変調を提供するために第２ミキサーを用いることは、歪みを最小限にする。ミキサー５６は、必要な駆動レベルを提供するアンプによって、各プロトコル・ビットストリーム、トリガ信号又は直流レベルと共にベース・バンドでそれぞれ操縦される。アンプからの駆動レベルは、変調時に、ＣＷのための所望のピークレベル又は「高」／「低」条件を生成する。
【００４２】
トランスミッタ・ビット・レート及びＤＯＭ調整
利用可能チャネルの数を最大限にするため、チャネル間隔を最小限にするエミッション・マスクを維持している間、全プロトコルのデータ率を支援可能な構成を、プロトコルの各データ率間の差異は必要とする。ビット・レート調整は、図７で詳細が示されるモジュレーション制御ブロック６０によって、インタロゲータ（図４）内で行われる。変調深さ  Ｄ／Ａ変換器及びモジュレーション制御６０は、高速パス及び低速パスを選択するためにスイッチを用いる。高速パスは、タイトル２１及びＩＴ２０００などの高速プロトコルを適合し、低速パスは、ＥＧＯ、ＳＥＧＯ、及びトリガパルスなどの低速プロトコルを適合する。トランシーバ３０の管理装置４３は、プロセッサ１００に指示されたプロトコル構成に基き所望パスを選択する。八次低域通過フィルタは、支援されたプロトコルの所望エミッション・マスクを提供する。
【００４３】
制御装置６０は、「高」ビットの伝送を指示するレベル又は所望連続波条件をセットする固定ＤＣ基準レベル（ＶＲＥＦ）を受信する。これは全てのプロトコルに対して同一である。Ｄ／Ａ変換器（ＤＡＣ）７０は、「低」ビットの伝送を指示するレベル又はＤＯＭ（変調深さ）レベルをセットする。これは所望コントローラ４３のメモリから検索される。変調信号は、変調信号の状態に基づき「高」条件あるいは「低」条件のいずれかを選択するＳＰＤＴスイッチの正論理制御を提供する。
【００４４】
インタロゲータからの変調されたダウンリンク伝送を必要とする各プロトコルは、そのプロトコルに必要な変調深さレベルに較正された、トランシーバ３０の管理装置４３の対応する記憶場所を有している。各変調深さレベル間の切換は、プロセッサ１００に指示されたプロトコル構成に基づき管理装置４３によって行われる。モジュレーション制御ユニット６０はフィルタのＭｏｄ信号を出力し、それは所望プロトコルに従って信号を変調するためＭＯＤ／連続波  ５６に用いられる。
【００４５】
トランスミッタパワーレベル調整
インタロゲータはさらに、様々なバックスキャッタプロトコル及びアクティブトランスポンダ・プロトコルに必要とされる様々なパワーレベルに適合可能でなければならない。パワー調整は、図８及び図９に詳細が示されるＲＦ  アンプ  ６５及びパワー制御装置７２によって、インタロゲータ（図４）内で行われる。図８について、ＲＦアンプ６５は、利得ブロック６４、電圧変量減衰器６６、ＲＦスイッチ、及び９００ＭＨｚの集積パワーアンプ６８で構成される。利得ブロック６４は電圧変量減衰器６６に所望レベルを提供する。電圧変量減衰器６６は、パワー制御装置７２から受信したＶＣＴＬ  Ａｔｔｎ信号に基づきＲＦパワーを変更するために用いられる。減衰器６６は、連続波伝送のためにＲＦパワーを作動させる時、及び変調伝送に先立つ変調深さレベルに、固定の立ち上がり時間を提供する。
【００４６】
ＤＬ／ＵＬ  Ｄ／Ａ変換器及びパワー制御装置７２が図９に示される。ダウンリンクＤ／Ａ変換器７１は、トランスポンダへのダウンリンク伝送に必要なＲＦピークパワーレベルをセットする。アップリンクＤ／Ａ変換器７３は、バックスキャッタトランスポンダからのレスポンスのための連続波のアップリンク伝送に必要なＲＦパワーレベルをセットする。低域通過フィルタリングを施したアップリンク及びダウンリンク・レベル間の選択はＳＰＤＴスイッチを通じてＡｔｔｎ  Ｓｅｌ信号によって行われる。別のＳＰＤＴスイッチは、選択されたＤ／Ａ変換器レベルあるいは事前設定基準レベルを、ＶＣＴＬ  Ａｔｔｎ信号として通過し、それは電圧変量減衰器６６のダイナミックレンジを制限するために用いられる。ダウンリンク及びアップリンクの両パワーレベルは１ｄＢステップに１５ｄＢダイナミックレンジを提供するために独立して較正される。
【００４７】
インタロゲータからのダウンリンク伝送を要求する各プロトコルは、各構成用の静止パワーレベルを格納するため管理装置４３内に独立した記憶場所を有する。アップリンク伝送を要求する各プロトコルについても同じことが言える。コントローラ４３は、プロセッサ１００からのプロトコル構成及び離散的な入力に基づきダウンリンク及びアップリンク伝送のシーケンスを制御する。集積パワーアンプ６８は、高度の直線性を維持しながら、ＲＦポートで最大の所望出力を提供するために選択される。ＲＦスイッチは、アクティブレシーバが有効な場合に、必要なＯＦＦアイソレーションを提供するために用いられる。
【００４８】
トランスミッタ信号処理
低域フィルタ７４、カプラー・アイソレータ・カプラー構成７６、７７、７８はトランスミッタ・チェーンを完成する。低域フィルタ７４は高調波エミッションを減衰する。第１ＲＦカプラー７６は閉ループ制御に必要なフィードバックを行なう。カプラー７６からの連結信号は、１ｄＢステップに１５ｄＢダイナミックレンジを提供する、４ビット・ディジタルステップ減衰器９７に供給される。パワー制御フィードバックパスにダイナミックレンジを提供することによって、ダウンリンク及びアップリンクＲＦ出力パワーの閉ループ制御は単純化され、送信されたパワーレベルの精度は向上する。
【００４９】
ダウンリンク又はアップリンク伝送の各パワーレベルをセットするために、１５ｄＢのフィードバック減衰レンジはトランスミッタの１５ｄＢダイナミックレンジと一致する。フィードバック減衰器は、アップリンク又はダウンリンク伝送の減衰レベルセットに、フィードバック・ループ内のディジタル・ステップ減衰器９７のレベルセットを加えた場合に、常に１５ｄＢになるようにセットされる。それは、ディジタル・ステップ減衰器９７の後、信号のダイナミックレンジを、支援されたプロトコルに必要とされる最も高い変調深さレベルに最小化する。減衰器９７出力は、ＲＦ信号を検知されたＲＦレベルに相当する相当電圧に変換する、対数ＲＦパワー検出器９８に供給される。
【００５０】
基本的に変調信号は、ディジタルの「高」で表されるダウンリンク上の送信された波高値、及びディジタルの「低」で表される変調深さレベル又はアップリンク上の連続波レベル、それらのパワーレベルで復元される。ディジタルの「高」及び連続波条件の電圧レベルは、フィードバック・ループ内のディジタル減衰器にセットされた相当レベルにより、送信パワーの全１５ｄＢダイナミックレンジが実質的に同じままで、残る。ディジタルロウの電圧レベルは、送信されているプロトコル用にセットされた各変調深さレベルに相当する。
【００５１】
通常動作では、検知されたＲＦレベルを表わす信号は、検波回路に検知されアナログ・ディジタル変換器（ＡＤＣ）９９へ入力されるよう増減された、温度ドリフトに応じて調整される。ＡＤＣ  ９９の出力は、閉ループアルゴリズムを用いることにより、ピークパワー、連続波パワー、及び変調深さの制御を提供するトランシーバ３０の管理装置４３に、供給される。アイソレーター７７は、Ｔｘポート及びアンテナポートからのトランスミッタのアイソレーションを提供する。最後のＲＦカプラー７８は、アンテナポートからＲｘポートへの受信パスを提供する。
【００５２】
レシーバ
トランシーバ３０のレシーバ部分（図４）は、各トランスポンダのバックスキャッタ及びアクティブ・レスポンスを受信及び処理する。ＲＦ受信チェーンは、プリ減衰器及びポスト減衰器、続く利得ブロックを包含する帯域通過フィルタ８２から始まる。フィルタ８２は、バックスキャッタレシーバの通過帯域を確立し、かつアクティブレシーバのプリセレクタを包含する。
【００５３】
感度減衰器８４及び利得ブロックは、レシーバのＲＦダイナミックレンジを確立する。感度減衰器８４はまた、独立して各プロトコルの感度を調整及びチューニングする性能を提供するため、選択されたプロトコルに応じて調整可能である。感度減衰器８４は、１ｄＢステップに１５ｄＢダイナミックレンジを提供する４ビット・ディジタルステップ減衰器である。この減衰器は、各プロトコルにインタロゲータの感度レベルを変更する性能を提供する。キャリブレーションの観点からすると、各プロトコルの感度レベルは、設定されたリミットに直面した場合にほぼ同じになるようにセットされるであろう。例えば、一方のプロトコルの極大感度が−６６ｄＢｍで、他方のプロトコルの極大感度が−６３ｄＢｍである場合、リミットが−６ＯｄＢｍであるとすると、両方とも−６２ｄＢｍまで較正することができる。アクティブ及びバックスキャッタ受信感度の調整は、多重プロトコル環境で作動する場合に、キャプチャゾーンのアラインメントに役立つ。
【００５４】
選択したブロック８６は、選択されたプロトコルに応じて、バックスキャッタ受信パス（エレメント９２、９４、９６に沿う）及びアクティブ受信パス（エレメント８８及び９０に沿う）の２つの異なる受信パス間を選択する性能を提供する。ＲＦスイッチはバックスキャッタ受信パス及びアクティブ受信パスを分離するために用いられる。プロセッサ１００は、トランシーバ３０の管理装置４３を通じてスイッチの状態を制御する。  バックスキャッタ受理パスはバックスキャッタレシーバ９２、ベースバンド処理９４、及びゼロ交差検出器９６を包含する。
【００５５】
バックスキャッタレシーバ９２は、０度電力分割器、９０度ハイブリッド、アイソレータ、及びミキサーを有する。０度電力分割器は、２つの信号（同相信号及び９０度位相外れ信号）を有するＩ＆  Ｑ（同相＆直角位相）構成を許容する。ＬＯ  ４８出力は、Ｉ＆  Ｑチャネルを生成するため９０度ハイブリッドを通じて供給される。次に、レシーバ及びＬＯパスは、直接変換用ミキサにＲＦ及びＬＯ入力を提供するため、各パス内のアイソレータを通じてベース・バンドに送り込まれ、ベースバンド処理９４で処理される。０度パス内のアイソレータは、トランスミッタＬＯからアクティブレシーバを孤立させるため、及びハイブリッドカプラーに十分な電圧定在波比（ＶＳＷＲ）を提供するために必要とされ、結果として十分な位相及び振幅平衡がもたらされる。
【００５６】
９０度パス内のアイソレータも、ハイブリッドカプラーに十分な電圧定在波比を提供するために必要である。ベースバンド処理９４では、各プロトコルの異なる帯域幅要件を許容するため、フィルタ及びアンプのパスは高速、中速、及び低速Ｉ＆Ｑ信号用に提供される。計数形検波器９６は、付加的処理のため、該信号をトランシーバの管理装置に要求される形に変換する。
【００５７】
アクティブ受信パスはアクティブレシーバ８８及びしきい検出器９０を包含する。アクティブレシーバ８８は、帯域通過フィルタ、利得ブロック及び減衰、対数アンプを有する。帯域通過フィルタは、アクティブレシーバの通過帯域及びノイズ帯域幅を確立する。利得ブロック及び減衰の組合せは、受信した振幅偏移変調（ＡＳＫ）伝送をベース・バンドに変換する対数アンプと共に、レシーバのダイナミックレンジを確立する。アクティブレシーバ８８の一部であるベース・バンドは、より大きなレシーバ・ダイナミックレンジ及び信号レベル識別を提供するため、ピーク検出を行い、自動しきい値を生成する。静的調整可能範囲調整しきい値は、しきい検出器９０の初期しきい値レベルをセットする。しきい値レベルが選択されることによって、レシーバは、しきい検出器９０の初期しきい値レベルをレシーバの暗騒音レベル以上にセットすることによる、ノイズに影響されない。しきい値レベルは、さらにキャプチャ・ゾーンのアラインメントに役立つ。示された利用では、キャプチャ・ゾーンはこのしきい値レベルを増加させることによりその最大値から低減することができる。
【００５８】
動的調整
トランシーバ３０の管理装置４３は、工場キャリブレーション、初期化、供給業者選定、変調深さ（閉ループ）、ＲＦパワー（閉ループ）、送受信、及び組込み試験のための必要な機能及び制御を提供する。管理装置４３の最良の形態は、フィールドプログラマブルゲートアレイ、及び記述される機能を提供するのに必要な、関連する支援回路類である。工場較正の性能は、シンセサイザ基準クロック、変調深さ、及びＲＦパワー用に提供される。基準クロックの較正はディジタル抑制ソリッドステート電位差計を通じて提供され、基準発振器の電圧制御周波数設定ポートへ供給される。発振器は、測定装置のＬＯを提供する周波数標準に工場較正される。デジタル制御電位差計は、較正設定を記憶するために内蔵不揮発性メモリを有している。
【００５９】
変調深さ較正は支援プロトコルに要求されるレベルのため提供される。該レベルは、２ＯｄＢ（ＩＴ２０００）、３ＯｄＢ（タイトル２１）、及び３５ｄＢ（ＥＧＯ、ＳＥＧＯ、ＩＡＧ）であり、それらは工場較正中に持久記憶装置に記憶される。該レベル各々は、トランシーバ３０の初期化中に、各プロトコル用に選択及び変調深さレベルがセットされたプロトコルに基づき、コントローラ４３のメモリから検索され、変調深さ  Ｄ／Ａ変換器７０にロードされる。
【００６０】
ＲＦパワーは、両シンセサイズド信号源３３及び４５用に１５ｄＢのダイナミック・レンジを１ｄＢ越えるよう較正される。各レベルは工場較正中に不揮発性メモリに記憶される。該レベル各々は、トランシーバ３０の初期化中に、各プロトコル用に選択及びパワーレベルがセットされたプロトコルに基づき、メモリから検索され、ダウンリンク及びアップリンク減衰Ｄ／Ａ変換器７２にロードされる。
【００６１】
初期化プロセスは、各プロトコルのためのシンセサイズド信号源Ｓ１及びＳ２、同様にダウンリンク減衰、アップリンク減衰、ソース指示、負荷サイクル、ベース・バンド範囲調節レベル及び感度調節レベル用の周波数をセットする。プロセッサ１００は、シンセサイザ３３及び４５をロードするため、クロック、直列データライン、及びロード信号を提供する。シリアルＵＡＲＴは、プロセッサ１００からトランシーバ３０までの、通過減衰、ソース指定、範囲及び感度調節に使用される。
【００６２】
供給業者選定と送信制御機構は、ダウンリンク又はアップリンクがアクティブかどうかを示す離散及びオン・オフ制御の離散と共に、選択されたプロトコルを指定する設定離散を通じて、プロセッサ１００によって提供される。初期化中にセットされたアクティブ設定及びパラメータに基づいて、指定ソースのため、校正値から適合する減衰レベルがメモリ内にセットされる。シーケンス促進のため、トランシーバ３０によって肯定応答離散が提供される。シーケンスは各プロトコルに指示され、効率を最大限にするよう設計されている。加えて肯定応答メッセージは、応答メッセージに指定された期間トランスポンダをスリープ状態にするため及び音声／視覚的な応答を起動するため、タグに送ることができる。応答し続けないように、タグをスリープ状態にすることが望ましく、それにより車両がレーンで動きがとれなくなった場合などに、インタロゲータが他のタグと通信することができる。
【００６３】
ダウンリンク及びアップリンクＲＦ出力パワーのためのＲＦパワーコントロールは、プロトコルと関係なく周波数及び温度、そして安定した変調深さにわたって、安定した力を提供するため、閉ループシステムである。最良の形態に従って、変調深さ制御の閉ループはコントローラ４３（制御アルゴリズムを包含する）、変調深さコントローラ６０、ＭＯＤ／連続波５６、ＲＦアンプ６５、フィルタ７４、カプラー７６、減衰器９７、センサ９８、ＡＤＣ  ９９、そしてもう一度コントローラ４３を包含する。パワーアンプ後の検波連結出力は、フィールドプログラマブルゲートアレイ４３にフィードバックパスを提供する。フィールドプログラマブルゲートアレイ４３は、変調ダウンリンクの連続波アップリンクパワーレベル及びピークパワーレベル両方の制御のために閉ループアルゴリズムを含んでいる。閉ループパワー制御アルゴリズムは、フィードバックパスのピークパワーレベルをサンプリングし、それを工場較正されたパワーレベルレファレンスと比較する。比較からのエラーを消去するために、制御電圧（ＶＣＴＬ  Ａｔｔｎ）は、ＤＬ／ＵＬ  Ｄ／Ａ変換器及びパワー制御装置７２を通じて調整される。
【００６４】
変調深さコントロールもまた、周波数と温度にわたって安定した変調深さを提供するため（ＲＦ  ＡＭ変調深さのためも含み）閉ループシステムである。ここで、ピークＲＦパワー制御の閉ループはコントローラ４３（制御アルゴリズムを包含する）パワー制御装置７２、ＲＦアンプ６５、フィルタ７４、カプラー７６、減衰器９７、センサー９８、ＡＤ変換器  ９９  、そしてもう一度コントローラ４３を包含する。コントローラ４３は、フィールドプログラマブルゲートアレイ４３にフィードバックパスを提供する、パワーアンプ後の検波連結出力を包含する。フィールドプログラマブルゲートアレイ４３は、変調ダウンリンクのため、変調深さの制御をする閉ループアルゴリズムを含んでいる。閉ループ変調深さ制御アルゴリズムは、フィードバックパスの最小パワーレベルをサンプリングし、それを各プロトコルの工場較正された変調深さレファレンスと比較する。比較からのエラーを消去するために、「低」ビットの伝送又はＤＯＭ（変調深さ）レベルを示すフィルタＭｏｄ信号内のレベルは、変調深さＤ／Ａ変換器及びモジュレーション制御６０を通じて調整される。
【００６５】
受信コントロールは、選択されたプロトコルを指定する離散設定を通じてプロセッサ１００によって提供される。マイクロプロセッサー１０２は離散を生成する。それは好ましい実施形態の中では合計３２の固有モードを有する５つの信号である。例えば、断続信号は０００１１でありえ、それは作動のためのＥＧＯプロトコル及びその特定パラメータを示す。離散はコントローラ４３へ送られ、インタロゲータ１２は、適切なパワーレベル、ビット・レート、バックスキャッタパスなどをセットすることにより、選択されたタグと通信するため、それ自体を設定する。初期化中にセットされたパラメータ及びアクティブ構成に基づいて、適合レシーバは起動され、各プロトコルのため、校正値から感度調整レベルがメモリ内にセットされる。  プロセッサ１００は、様々なインタロゲータ機能を遂行又は制御するために必要な回路類をすべて含んでいる。それは、解読された付箋データを、ホスト、コミュニケーションインターフェース、割込操作、同期、Ｉ／Ｏセンシング、入出力制御及びトランシーバ・コントロールへ、操作及び通過させることをコントロールする、動作中のアプリケーションコードのためのマイクロプロセッサ１０２を有している。ループバック技術を利用するシステムのための自己テスト技術  （以下に論じられる）、及びテストタグ技術もまた、構成制御離散を通じてプロセッサ１００によって制御される。
【００６６】
動的ＲＦパワー調整
送信されたＲＦパワーのレベルを調整する性能は多数の目的に役立つ。トランスポンダ・タイプ及び外部妨害信号に関係なく、キャプチャ・ゾーンは、送信されたＲＦパワー及び伝送／受信アンテナの利得に依存する。インタロゲータに支援された多重プロトコルは、各トランスポンダの特定条件に変換される。それらは、トランスポンダの物理的過程によって指示される付加的な変数と共に、受動型でも能動型であってもよく、バッテリ出力型でもビーム出力型であってもよい。これらの変数は、トランスポンダ受信感度、ターンオンしきい値、アンテナ断面積及び変換損を包含している。これらの変数を支援するために、インタロゲータのＲＦパワーは、各プロトコルが選択された場合に、適正値がセットされるように、各プロトコルのメモリに記憶されたレベルに調整可能でなければならない。
【００６７】
動的変調深さ（ＤＯＭ）調節
送信されたダウンリンクの変調深さレベルを選択する能力は主要目的に貢献する。トランスポンダ・タイプ及び外部妨害信号と関係なく、トランスポンダ・レシーバ・ダイナミックレンジはダウンリンク中に送信された変調深さに依存する。インタロゲータに支援された多重プロトコルは、各トランスポンダの特定条件に変換される。それらのベース・バンド処理は、トランスポンダの物理特性によって規定される追加的変数ととともに、ＡＣ接続又はＤＣ接続される。これらの変数を支持するために、インタロゲータからのダウンリンク変調深さは、各プロトコルが選択された場合に適合する変調深さがセットされるよう、各プロトコル用のメモリに記憶されたレベルに、選択可能でなければならない。
【００６８】
動的変調負荷サイクル調整
ベース・バンドダウンリンク調整のための負荷サイクルを選択する能力は、調整パス中の有限非線形性を補う融通性、及び各トランスポンダ必要条件への負荷サイクルを最適化する性能を提供する。
【００６９】
同期クロックは、変調深さＤ／Ａ変換器及びモジュレーション制御６０に提供された信号の負荷サイクルを増加させるため、エンコーダからの変調信号の「高」ビットを延長する性能を提供する。反対に、エンコーダからの変調信号の「低」ビットを延長することは、変調深さＤ／Ａ変換器及びモジュレーション制御６０に提供される信号の負荷サイクルを減少させる。この性能を支援するために、負荷サイクル価値は、各プロトコルが選択された場合に、適合する負荷サイクルがセットされるよう、各プロトコル用に初期化プロセス中にセットされたコントローラ４３のメモリから検索される。
【００７０】
負荷サイクル又はパルス幅の独立調整は、トランスポンダ必要条件への変調信号のチューニングに、及び負荷サイクルのバリエーションへのトランスポンダ感度の導出に役立つ。例えば、タイトル２１仕様は、トランスポンダ通信プロトコルへの、読取機の、立上り及び立下り時間又は負荷サイクルを指示しない。結果的に、タイトル２１仕様に対応するトランスポンダを構築するメーカーは、これらのパラメータに対し異なる特性を備えたトランスポンダを製造する。
【００７１】
動的周波数選択
特定周波数に固定された別個のダウンリンク及びアップリンク・ソース３３、４５があるということから、周波数選択は動的である。複合インタロゲータでの典型的な単一モード利用では、ダウンリンク（又は変調）周波数は、全インタロゲータで同一周波数にセットされ、アップリンク（あるいは連続波）周波数は、各プロトコルに依存する特定周波数にセットされる。より高いデータ率のプロトコルは、アップリンク周波数間の更なるセパレーションを要求するが、複数のレーンにわたる周波数再使用を許容する。つまり干渉なく複数のレーンで同一周波数を使用するということである。より低いデータ率のプロトコルは、アップリンク周波数間のより少ないセパレーションしか要求しないが、周波数再使用がはるかに大きな問題となる。
【００７２】
インタロゲータ１２は典型的には単一ダウンリンク周波数に動作し、それにより単一のダウンリンク・シンセサイザ４５だけが必要となる。しかしながら、アップリンク信号は１つ以上の周波数に送ることができる。シンセザイザの各々３３及び４５が固定周波数で動作するので、そのシンセサイザの内部周波数の切り替えには多大な時間を要するであろう。それに応じて、２つのシンセサイザはアップリンク信号を送るために用いることができる。アップリンク・シンセサイザ３３は、第１周波数のアップリンク信号を送信可能で、ダウンリンク／アップリンク・シンセサイザ４５は、第２周波数のアップリンク信号を送信可能である。しかしながら、１つ以上のダウンリンク周波数、及びより多い又はより少ないアップリンク周波数を用いて、発明を実施することができるのは認識されるであろう。
【００７３】
したがって、高速プロトコル及び低速プロトコルが単一複合インタロゲータ利用に統合された場合、ラジオ監督官庁に課された帯域幅制限により、チャネル制限が生じる。該システムは、高速プロトコルが専用のアップリンク・ソースを利用している間に、ダウンリンク・ソースが低速プロトコル用のアップリンク・ソースとして利用されることを許容するため、ステップロック配列の使用及びインタロゲータを設定する性能を通じ、これを可能とする。これは、高速及び低速プロトコルが制御帯域幅制限内で独立して開かれること、複合プロトコル及び複合インタロゲータ利用に融通性を提供することを、可能にする。
【００７４】
自己診断作動
先行技術のチェック・タグシステムは、本発明の当時の多重プロトコルへの使用にはあまり適していない。各信号パスを確認する複合チェック・タグは、システムに付加時間制約と非能率を置く。代わりに、図１０について、該システムは、インタロゲータ２２のクラスタ内に自己診断サイクルを同期させる追加機能を有する自己診断オペレーションを包含している。バックスキャッタオペレーションは、バックスキャッタトランスポンダからのレスポンスを受信するため、連続波（ＣＷ）としてのインタロゲータ伝送アップリンク信号を必要とする。レシーバがアップリンク連続波の伝送中にアクティブであるため、バックスキャッタレシーバはダウンリンク信号を検知し処理することが可能で、それは振幅変調（ＡＭ）キャリアである。
【００７５】
エンコーダ１０４を通じてプロセッサ１００から始まるシリアルビット・ストリームは、点線によって指示されるデコーダ１０６を通じてプロセッサ１００にループして戻る。ループはエンコーダ１０４から始まり、コントローラ４３から、変調深さＤ／Ａ変換器及びモジュレーション制御６０、ＭＯＤ／連続波  ５６、アンプ  ６５、フィルタ７４、カプラー７６、アイソレーション７７、カプラー７８、フィルタ８２、感度減衰器８４、セレクト８６へと向かう。セレクト８６で、Ｒｘセレクト信号は、シリアルビット・ストリームがとるパスを決定する。一方のステートはバックスキャッタレシーバ９２チェーンを通じてとり、他方のステートはアクティブレシーバ８８チェーンを通じてとる。
【００７６】
ループの結果、プロセッサ１００は、デコーダ１０６を経由したシリアルビット・ストリームがエンコーダ１０４を通じて送信されたビットストリームと一致するかどうか確認することができる。エンコーダ１０４によって送信されたシリアルビット・ストリームがデコーダ１０６に受信されたビットストリームと一致すると、マイクロプロセッサー１０２は、試験パスに沿ったエレメントがすべて適切に作動していることを示す。但しビットストリームが１桁でも外れると、マイクロプロセッサー１０２はシステムが適切に作動していないことを示す。テストは実際のメッセージ（つまり２５６ビット）のビットストリーム長さを持つことも可能であるが、好適には、試験ビットストリームは長さ４ビットから１６ビットであり、それにより試験が早くなる。
【００７７】
アクティブレシーバ８８がダウンリンクＡＭキャリアの伝送中にアクティブな場合、例えこの処理が動作の通常モードでなく、試験の観点から単に実行可能だとしても、アクティブレシーバ８８はこの処理によっても同様にテストされる。シリアルビット・ストリームは、最も高いボーレート・チェック・タグからのレスポンスと比較して、単純なパターンにもなりえるし、持続時間が非常に短くもなりえる。この方法により、ダウンリンク・ソース、ＲＦトランスミッタチェーン、アクティブレシーバ及びバックスキャッタレシーバの信頼テストの手段が提供される。アップリンク・ソースは、通常連続波ソースになるものを単に変調することで、同様の方法でテストすることができる。
【００７８】
しかしながら、図１０に示されるループは、Ｔｘ／Ｒｘカプラー７８（つまりアンテナ）又はＲＦケーブルの後は、いかなる構成要素の信頼テストも提供しない。そうするために、システムは、図１１に示されるシステムを用いる。テストタグ１１０は、システム・アンテナに近接して据え付けられる、結合アンテナに接続されたスイッチ素子である。スイッチ素子は、システム・アンテナから送信されたアップリンク連続波と連結した場合、バックスキャッタレスポンスを生成するためプロセッサ１００によって制御される。テストタグ１１０のシリアルビット・ストリームは、図１０のループバック・モードのために用いられた同一の単純なパターン、又は固有のパターンになりえる。
【００７９】
図１１のシステムにより、アンテナ及び同軸ケーブルに加えて、バックスキャッタレシーバ、アップリンク・ソース、ＲＦトランスミッタチェーンの信頼テストの手段が提供される。完全なレスポンスは、それが保証された場合に、バックスキャッタタグがより綿密な試験を促進するため、シミュレート可能である。この方法の簡素化された代替が、図１２に示される。ここでトランスミッタは、テストタグ１１０に直接連結される。自己診断システムはあらゆるトランスミッタ、レシーバ又はトランシーバに利用することができ、ステップ・ロッキングシステム又はインタロゲータに利用される必要はない。ステップロックでは、試験が同一の時刻フレームに生じるよう、インタロゲータは別のプロトコルとして検査シーケンスを処理する。したがって、例えば図３（ａ）の実施形態では、検査シーケンスは、タグ・プロトコル２の処理時間の後、別の同期信号に先立って生じる。
【００８０】
図
図１３から２１はシステムの様々な実施形態を図示する。これらの各実施形態では、システムは、約１１までのトラフィックのレーンに利用されるのが好ましいが、無制限のレーン数及び４つのルート面をカバーするようデザインされている。システムは２つの主要なプロトコルを実装しており、最初のプロトコルは商標ＥＧＯの下で売られたタグ用である。最初のプロトコルは、周波数の不安定性を起こす可能性があることから共用されるべきでないアップリンク周波数を有する。さらに、各アップリンクチャネル近辺に少なくとも５００ｋＨｚの明瞭なスペクトルがなければならない。ダウンリンクチャネルは同一の周波数を共用可能であり、また異なる周波数にあってもよい。変調からのダウンリンク・スペクトルはアップリンクに干渉し、アップリンク受信帯域幅の外に維持されなければならない。
【００８１】
第２プロトコルはＩＴ２０００タグ用である。第２プロトコルには３つのステージで起きるタグを有する；ＲＦパワーによりそれらはステージ１に移行し、ダウンリンク信号の検出によりそれらはステージ２に移行し、そしてステージ３は読み込み要求に対するタグ応答である。アップリンク周波数は共用可能で、複合インタロゲータはアップリンクに同一のチャネルを用いることができる。各アップリンクチャネル周辺に、少なくとも＋／−６ＭＨｚの明瞭なスペクトルがなければならない。ダウンリンクチャネルは同一の周波数を共用可能であり、また異なる周波数にあってもよい。変調（第１又は第２プロトコルのいずれか）からのダウンリンク・スペクトルはアップリンク信号に干渉し、アップリンク・スペクトルの外に維持されなければならない。
【００８２】
インタロゲータ用には、ダウンリンク及びアップリンク周波数は動作中に変更することはできないが、それらの構成周波数に固定し続けることが可能である。全インタロゲータが互いにステップロックされることにより、それらは時間内に同期できる。タイミングは、ＴＤＭ信号及び内部ＣＡＭファイルによって制御される。ステップ・ロッキングは、インタロゲータが互いに干渉しないようにし、異なるタイムスロットの間にインタロゲータをシャットダウンする必要性を不要にする。
【００８３】
シングルタグ・プロトコル
図１３から図１８の実施形態では、システムは、シングルシグナリングプロトコル（この図のＩＴ２０００プロトコル）を用いるタグ用に提供される。図１５の実施形態で最もよく示されるように、インタロゲータ１２及びタグ間で交換されなければならない、いくつかの異なる長さの異なるコマンドがある。コマンドが異なる長さであることから、インタロゲータ１２は、全ダウンリンクが同時に終了することを保証するため、より短いコマンドのスタートに不動作時間を加える。
【００８４】
このモードは、９１８．７５ＭＨｚでダウンリンク、９０３ＭＨｚ、９１２．２５ＭＨｚ、及び９２１．５ＭＨｚでアップリンクに周波数計画を用いる。ダウンリンク信号がアップリンク信号に干渉しないように、ダウンリンク及びアップリンクはロックされる。但し、インタロゲータはロックされたコマンドである必要がない。それらはコマンドを独立して出すことができる。それは、別のレーン内のインタロゲータが書込要求を出している間に別のインタロゲータが読込要求を出してもよいことを意味する。アップリンク及びダウンリンクのみが同期される。ダウンリンクが同時に起こるので、アップリンクは、ダウンリンクと同時に生じず、それによりアップリンク及びダウンリンクの各伝送の全範囲を解放する。
【００８５】
ダウンリンク周波数計画は図１３に示される。この構成では、全ダウンリンクが同一周波数で作動している。図１４はアップリンク周波数計画を示しており、そこではアップリンクは３つの周波数再使用計画、すなわち９２１．５ＭＨｚ、９１２．２５ＭＨｚ、９０３ＭＨｚを用いる。示されたように、３つの異なるアップリンク周波数各々の範囲は、互いにオーバーラップせず、それにより周波数がインタロゲータ間の混信を低減するために、それらのレーンにわたって間隔が置かれる。同時に、周波数は３つのレーン各々に存在し、それにより各レーンのインタロゲータは、どのアップリンク周波数の情報でも得ることができる。楕円形のパターンは、楕円形の一番上にインタロゲータ・アンテナ１８を位置づけることで形成される。
【００８６】
動作において、パワー起動により又はリセットが生じた後に、インタロゲータは、ダウンリンク周波数及びアップリンク周波数のような、それぞれの適用に必要なパラメータにより初期化される。特定の応用プロトコル用のダウンリンク及びアップリンクパワーレベル、ＤＯＭレベル、感度減衰、範囲調整、同様にソース、レシーバ及びトランスミッタ指定を含み、プロトコル特定パラメータも初期化中にセットされる。それらのパラメータは、プロセッサ１００に割り当てられた、プロトコルへの５ビット構成に相当する。
【００８７】
したがって、ＩＴ２０００用では、プロセッサ１００からの０００１０の構成は、切迫したコミュニケーション・シーケンスのため、コントローラ４３メモリからＩＴ２０００特定パラメータを検索するようトランシーバ３０に信号を送る。トランシーバはプロセッサ１００を承認し、それが特定の構成のため適合するパラメータを受信しセットしたことを示す。それが単一プロトコル利用で、構成が変わらない場合、その後トランシーバ３０が適合する構成にその時以降からセットされるので、一度生じる。
【００８８】
プロセッサ３０はトランシーバ３０トランスミッタ・チェーンを作動させ、ＩＴ２０００コマンドは、ＩＴ２０００タグのため初期化された比出力及びＤＯＭレベルで、ダウンリンク・ソースにコード化され、送信される。変調信号は初期化中にセットされた高速伝送フィルタパスを通じて伝わる。ダウンリンク伝送が完了した直後、制御信号は、ダウンリンク・ソースを停止するためにステートを変更する。これも、比出力レベルでアップリンク連続波ソースを作動させ、初期化中にセットされた各受信パラメータを有効にする。ＩＴ２０００トランスポンダ・レスポンスが高速バックスキャッタパスを通じて受信されデコードされた場合、それはアップリンク連続波伝送の終わりに処理され、シーケンスが繰り返される。タイミングはすべてステップロック技術を適合するためしっかりと制御される。ステップロックが有効になった場合、シーケンスは同期信号の受信から施錠される。
【００８９】
図１５について、様々なアップリンク及びダウンリンクのタイミングが示される。タイミングは、１つのスロットにつき、少なくとも約３．５ミリセカンドの所要時間を与えるが、処理時間が必要でなかった場合、ちょうど２ミリセカンド（最長の処理を終えるためにとられる時間）を少し超える程度に減少させることもできる。３．５ミリセカンドで、全処理には最低約２１ミリセカンドかかる。３．５ミリセカンドで、車両は０．５１フィート（ｌＯＯｍｐｈ）移動し、２１ミリセカンドで、車両は３．０８フィート移動する。それに応じて、アップリンク及びダウンリンク信号に必要な範囲を越えた距離を移動する車両に先立ち、タグはプロトコルを通じて数回循環する機会を有する。１０フィート読取ゾーンでは、タグはおよそ３．３で全処理を終えることができる。
【００９０】
図１５に示されるように、様々なダウンリンク及びアップリンク通信プロトコルがインタロゲータによって利用される。コマンドは以下のテーブル１に定められる。従って、例えば、最初のコマンド（読取りページ７）に従い、インタロゲータはダウンリンクのタグへ読出リクエストを送信し、タグはアップリンクの読取レスポンスを送信する。
【００９１】
【表１】
2008506319.tif 000003
【００９２】
図１５の実例では、異なるインタロゲータ１２がコマンドの各々を送信する。従って、アップリンクの所要時間、ダウンリンクの所要時間、アップリンク不動作時間、ダウンリンク不動作時間、インタロゲータ処理時間も様々なコマンド各々で違う。例えば、書込ページ９及び書込ページ１０コマンドは、情報が書き込まれているので長いダウンリンク時間を有する。しかしながら、信号はステップロックされ、それにより全ダウンリンクが同時に終了し、アップリンクは同時にスタートする。そのため、アップリンク及びダウンリンクの伝送間に混信はない。
【００９３】
２つのシグナリングプロトコル
図１６から１８の実施形態では、システムは２つのシグナリングプロトコル（この図のＩＴ２０００及びＥＧＯプロトコル）を採用するタグ用に提供される。図１６から１７は、周波数計画のためのスペクトル要件を示しており、図１６ではダウンリンク計画、図１７ではアップリンク計画を示す。該計画では、ダウンリンク及びアップリンクが全インタロゲータ用に同期されることが、要求される。それは、一定の時限中、全インタロゲータがダウンリンク信号を送信していることを意味する。その次の時限に、インタロゲータはアップリンク信号を送信する。これらの時限中、インタロゲータは２つのプロトコルのどちらかを支援していてもよい。インタロゲータがプロトコル用に同期される必要はなく、ダウンリンク又はアップリンク信号だけが同期される。
【００９４】
ダウンリンク・サイクル中に、インタロゲータはすべて９１８．７５ＭＨｚで送信される。アップリンク・サイクル中に、奇数のＩＴ２０００インタロゲータは９２１．５ＭＨｚで送信され、偶数のインタロゲータは９０３ＭＨｚで送信される。ＥＧＯアップリンクは９１０ＭＨｚ及び９１５．５ＭＨｚの間で間隔を置かれる。インタロゲータはＩＴ２０００又はＥＧＯインタロゲータのいずれかでなければならない。これは、レーン有効範囲が７区の照射区域を必要とすれば、このインプリメンテーションは１４の別々のインタロゲータを必要とするということである。あるいは、インタロゲータが周波数帯可変である場合、インタロゲータは、その時に送信されているプロトコルによって、必要なＩＴ２０００アップリンク周波数及び必要なＥＧＯアップリンク周波数の間を切替可能である。
【００９５】
付加的なインタロゲータを加えることで付加的なレーンをカバーできる。９１０ＭＨｚ及び９１５．５ＭＨｚの間で支援可能なＥＧＯアップリンクチャネルの数は、レーンの数を制限する。インタロゲータ間の間隔を５００ｋＨｚに減らすことができれば、支援されたＥＧＯインタロゲータの数は１２台となる。付加的なＥＧＯインタロゲータが必要であれば、ＩＴ２０００アップリンク全てを９０３ＭＨｚに移動してもよく、１２台のＥＧＯインタロゲータの空間が９１５．５ＭＨｚ及び９２１．５ＭＨｚの間で有効となる。この構成は２４台のＥＧＯインタロゲータを支援するだろう。
【００９６】
作動中、パワーアップにより又はリセットが生じた後、インタロゲータは、ダウンリンク及びアップリンク周波数など、各適用に必要なパラメータと共に初期化される。特定の応用プロトコルのダウンリンク及びアップリンクパワーレベル、ＤＯＭレベル、感度減衰、範囲調整、同様にソース、レシーバ及びトランスミッタ指定を含み、プロトコル特定パラメータも初期設定中にセットされる、それらのパラメータは各プロトコルに割り当てられた５つのビット構成に対応する。
【００９７】
プロセッサ１００からの０００１０の構成は、切迫したコミュニケーション・シーケンスのため、メモリからＩＴ２０００特定パラメータを検索するようトランシーバ３０に信号を送る。トランシーバは、それがＩＴ２０００プロトコル用に適合するパラメータを受信しセットしたことを示して、プロセッサ１００を承認する。次に、プロセッサ３０はトランシーバ３０トランスミッタ・チェーンを作動させ、ＩＴ２０００コマンドは、ＩＴ２０００プロトコル用に初期化された比出力及びＤＯＭレベルで、ダウンリンク・ソースにコード化され、送信される。変調信号は初期設定中にセットされた高速伝送フィルタパスを通じて伝わる。
【００９８】
ダウンリンク伝送が完了した直後、制御信号は、ダウンリンク・ソースを停止するためにステートを変更する。それも、また比出力レベルでアップリンク連続波ソースを作動させ、ＩＴ２０００プロトコル用に初期化された各受信パラメータを有効にする。ＩＴ２０００トランスポンダ・レスポンスが高速バックスキャッタパスを通じて受信されデコードされた場合、それはアップリンク連続波伝送の終わりに処理される。
【００９９】
プロセッサ１００からの０００１０の構成は、切迫したコミュニケーション・シーケンスのため、メモリからＥＧＯパラメータを検索するようトランシーバ３０に信号を送る。トランシーバは、それがＥＧＯプロトコル用に適合するパラメータを受信しセットしたことを示して、プロセッサ１００を承認する。プロセッサ３０はトランシーバ３０トランスミッタ・チェーンを作動させ，  ＥＧＯコマンドは、ＥＧＯプロトコル用に初期化された比出力及びＤＯＭレベルで、ダウンリンク・ソースにコード化され、送信される。変調信号は初期設定中にセットされた低速伝送フィルタパスを通じて伝わる。
【０１００】
ダウンリンク伝送が完了した直後、制御信号は、ダウンリンク・ソースを停止するためにステートを変更する。それも、また比出力レベルでアップリンク連続波ソースを作動させ、ＥＧＯプロトコル用に初期化された各受信パラメータを有効にする。ＥＧＯトランスポンダ・レスポンスが低速バックスキャッタパスを通じて受信されデコードされる場合、それはアップリンク連続波伝送の終わりに処理され、全シーケンスが繰り返される。タイミングはすべてステップロック技術を適合するため、しっかりと制御される。図３（ａ）にあるように、ステップロックが有効になった場合、シーケンスは同期信号の受信から施錠される。ＩＴ２０００プロトコルはタグ・プロトコル１で、ＥＧＯプロトコルはタグ・プロトコル２である。
【０１０１】
図１６は、外側車線の各ルート面用の有効範囲を備えた３つのレーンを有するシステムをカバーするため、ダウンリンク周波数がどのように利用されるか示し、図１７は、アップリンク周波数のレイアウトを示す。図において、円は、道路面のエリア一帯に達した有効範囲を表わす。円の中の数は、個々のインタロゲータを表わしており、左側の数でＩＴ２０００インタロゲータを、右側の数でＥＧＯインタロゲータを表す。各半円に割り当てられた数は、特定のインタロゲータによって利用されている周波数を表わし、左側の周波数と一致する。ＩＴ２０００インタロゲータは９０３ＭＨｚ及び９２１．５ＭＨｚの周波数間で交互する。ＩＴ２０００プロトコルは、インタロゲータが大きく干渉し合うことなく周波数が共有されることを可能にする。ＥＧＯインタロゲータは、９０９．７５ＭＨｚ及び９１５．７５ＭＨｚの間の周波数を利用する。各ＥＧＯインタロゲータがそのアップリンクのため、固有の周波数を要求するので、ＥＧＯ周波数は共用されない。
【０１０２】
図１８は、ＥＧＯ及びＩＴ２０００のタグに利用されるコマンドのために必要なタイミングを示す。最初のラインはＥＧＯリードコマンドであり、それはダウンリンクの集団選択及びアップリンクのワークデータ（タグＩＤ）である。これはこの実例に必要な唯一のＥＧＯコマンドである。このコマンドを受信する際、ＥＧＯタグはそのＩＤを折り返し報告する。残りのコマンドは上記テーブル１にリストされたＩＴ２０００コマンドであり、それは示されたシーケンスで完了する。
【０１０３】
クリティカルタイミングロケーションはアップリンク及びダウンリンク間のトランジションである。そのトランジションは全インタロゲータにほぼ同時に生じる必要がある。インタロゲータがダウンリンク・モードの中にあまりに長い間とどまれば、アップリンク信号に干渉する可能性がある。アップリンク及びダウンリンク両方の不動作時間はコマンドがインタロゲータに送受信されない時間である。インタロゲータは、通常ダウンリンク及びアップリンク信号を並べるために不動作時間を利用する。処理時間は、インタロゲータがタグに受信されたコマンドを処理するのに要求される時間である。
【０１０４】
インタロゲータは、タグ・レスポンスを受信するまで、ＥＧＯリードコマンドとＩＴ２０００読取りページ７間を交互する。ＥＧＯタグ・レスポンスはアップリンク時間中に処理され、ＩＴ２０００読取りページ７コマンドが次に続く。ＩＴ２０００コマンドの残りは、読取りページ７コマンドに対するＩＴ２０００タグ・レスポンスに従う。
【０１０５】
現行の手段にシステムをセットアップすることで、ＩＴ２０００タグを処理しているレーンのインタロゲータが、他レーンの残りのインタロゲータに対しそのタグが終了されるまで待つよう強制することはない。残りのインタロゲータはＩＴ２０００及びＥＧＯ読取間を交互し続けることができる。該システムは、ＩＴ２０００コマンドの処理に必要な時間を劇的に増加させる。現行のＩＴ２０００トランザクションには、約１４ミリセカンドにある程度の付加的なトランザクション時間を加えた分かかる。この処理に要する最短時間は約４０ミリセカンドになるであろう。インタロゲータがコマンドを一つでもミスし、該ミスコマンドが繰り返されなければならない場合、繰り返されたコマンド一つにつき、約７ミリセカンド分時間が増すであろう。ｌＯＯｍｐｈでは、車両は、４０ミリセカンドで約６フィート移動する。それはキャプチャ・ゾーンの重要な部分である。
【０１０６】
図１９から２１は、複数のバックスキャッタプロトコル（すなわちＥＧＯ、ＩＴ２０００）に利用されるシステムの別の実例である。現行の実例において、インタロゲータは、レシーバ内のＬＯとしてソース３３及び４５のどちらかを使用する性能を内蔵する。これによりインタロゲータは、異なる周波数をＥＧＯ及びＩＴ２０００のアップリンクに利用できる。ＥＧＯ及びＩＴ２０００のダウンリンクが同一の周波数上にありえるため、１つのソースだけしか変調する必要はない。全インタロゲータが時間内にステップロックされ、それによりそれら全てが同一の動作を同時に行うことが可能となる。これにより、別のインタロゲータが受信を試みている間、他のインタロゲータが送信されないことが確実となる。
【０１０７】
加えて、フレームはＩＴ２０００コマンドセット及びＥＧＯコマンドセットから構成される。ＩＴ２０００コマンドセット中に、全ＩＴ２０００コマンドシーケンスが送信される。したがって、１つのフレームの中で、ＩＴ２０００タグは読み取られ、書き込まれ、かつコマンドセットがＥＧＯコマンドに戻る前に通常は切断承認されうる。該フレームは、ＥＧＯ及びＩＴ２０００コマンドセットの両方をカバーする持続時間のおよそ１４ミリセカンドである。  ＩＴ２０００トランザクションを完了するための所要時間を低減するために、ＩＴ２０００トランザクションは、単一読取、単一書込及び３つの汎用承認に低減される。
【０１０８】
図１９は、周波数計画のスペクトル要件を示す。ブロックは、各信号に必要な周波数ロケーション及び帯域幅を表わす。ＩＴ２０００信号は、より多くのスペクトルを要求するＩＴ２０００のより速いデータ率のため、より広くなっている。図は、ＥＧＯ信号及びＩＴ２０００ダウンリンク信号が同一の中心周波数を共用することを示す。これらの信号はインタロゲータ内のソースの１つを、他方のソースがＩＴ２０００アップリンク信号に使用されている間に、使用する。ブロック内の数は、レーンをカバーする異なったインタロゲータを表す。
【０１０９】
ＩＴ２０００ダウンリンク周波数並びにＥＧＯアップリンク及びダウンリンク周波数は９０９．７５から９２１．７５ＭＨｚ帯にわたって間隔を置かれる。間隔条件はＥＧＯ受信フィルタの選択度によって決定される。ＥＧＯアップリンク・フィルタが狭いほど、周波数は、緊密に間隔を置くことができ、そして支援することができるレーンの数も大きくなる。間隔がチャネル間で５００ｋＨｚまで減少させることができれば、このセットアップは１３台のインタロゲータを支援する。ＩＴ２０００チャネルに使用されるアップリンク信号の共用によって、９０３及び９２１．５でさらに２台のＥＧＯインタロゲータを追加しうる。これにより合計１５台のインタロゲータ、又は６つのレーン及び４つのルート面を支援する能力が与えられるであろう。
【０１１０】
図１９はさらに、ＩＴ２０００ダウンリンク及びＥＧＯインタロゲータのための３つのレーン・システムの周波数計画を示す。このインプリメンテーションでは、ＥＧＯアップリンクに関連した周波数再使用問題を削除するために、各インタロゲータは異なる周波数上にいる。レーン識別はインタロゲータからの正確なパワーレベルのセットで遂行される。より多くのレーン有効範囲を出すためには、パワーは増加し、レーン有効範囲を減らすためには、パワーは減る。
【０１１１】
図２０に示されるように、ＩＴ２０００アップリンク信号は９０３、９１２．２５及び９２１．５である。ＩＴ２０００アップリンクのための最小間隔はＩＴ２０００受信フィルタの選択度によって決定される。これらのフィルタはチャネル間に約６ＭＨｚの間隔を置くことを必要とする。しかしながら、ＥＧＯアップリンクチャネルと異なり、、ＩＴ２０００アップリンク周波数は再使用することが可能で、それによりいくつかのインタロゲータが同一のチャネルを使用可能となる。
【０１１２】
図２０はさらに、またＩＴ２０００アップリンク・インタロゲータのための３レーン・システムの周波数計画を示す。このインプリメンテーションでは、ＩＴ２０００アップリンクは３つの中心周波数を共用する：９０３、９１２．２５、及び９２１．５．ＩＴ２０００アップリンクチャネルが同一の周波数を再使用可能なため、それらの周波数は数台のインタロゲータにわたって共用される。図は、同一の周波数を使用するインタロゲータを、物理的に遂行可能な限り遠く離すことで、同一チャネル妨害を減らすようレーンをセットアップする方法を示す。
【０１１３】
図２１は、全インタロゲータを共にステップロックするタイミングを示す。そのシステムでは、全インタロゲータが同一のタイミングで共にロックされる。信号を共にロックすることによりインタロゲータが、別のインタロゲータがアップリンク信号受信を試みている間、ダウンリンク変調を実行しないことを確実にする。それが起こると、ダウンリンク変調はアップリンク信号に干渉し、その受信を阻みうる。
【０１１４】
タイミング計画は、ＩＴ２０００コマンドが、単一読取り、単一書き込み、及び３つの汎用承認（正確な情報応答）に減少すると想定する。読出レスポンスを受信するまで、システムは読出リクエストを伝送し、次に、残りの読取、書込、及び正確な情報応答コマンドが完了する。この方法でシステムは、各サイクルをセットする全読取、書込、及び正確な情報応答コマンドを完了する。これらのコマンドのサイクル時間は約１４ミリセカンドである。ｌＯＯｍｐｈでは、車両は約２フィート移動する。読取エリアが深さ１０フィートである場合、システムは、サイクルのいつ、タグがキャプチャ・ゾーンに入るかによって、４から５の読取を得るはずである。
【０１１５】
前述した説明及び図面は、本発明の原理のみを説明するものとして捉えられなければならない。本発明は、幾通りにも構成することができ、好適な実施形態によって限定されることは意図されていない。本発明の数多くの適用例は、当業者に容易に思い浮かぶであろう。したがって、本発明を、開示された具体例又は提示記載された正確な構成及び作用に制限することは、望まれない。むしろ、すべての適当な変形例及び均等物は、本発明の範囲に依拠しえて、その範囲内にあることとなる。
【図面の簡単な説明】
【０１１６】
【図１】図１は、マスタ／スレーブモードにおいて同期信号がインタロゲータによって生成される場合の、ステップロック構成におけるインタロゲータのブロック図である。
【図２】図２は、同期信号が外部ソースによって生成される場合の、ステップロック構成におけるインタロゲータのブロック図である。
【図３】図３Ａは、複数のインタロゲータのための、アップリンク、ダウンリンク及び処理時間を示すステップロック機構のタイミング図である。図３Ｂは、ビット・レベルでのタイミング図である。
【図３−２】図３Ｃは、時分割多重を有するステップロック機構のタイミング図である。
【図４】図４は、インタロゲータの好適なブロック図である。
【図５】図５は、図４の統合されたソース３３、４５のブロック図である。
【図６】図６は、図４のデュアル・ミキサ構成５６のブロック図である。
【図７】図７は、図４の変調深さＤ／Ａ変換器及びモジュレーション制御６０のブロック図である。
【図８】図８は、図４のパワーアンプ６５及びその周辺装置のブロック図である。
【図９】図９は、図４のダウンリンク／アップリンクＤ／Ａ変換器及びパワー制御７２のブロック図である。
【図１０】図１０は、ループバック組込み試験ケーパビリティを示すインタロゲータのブロック図である。
【図１１】図１１は、結合アンテナを用いるテストタグ組込み試験ケーパビリティを示すインタロゲータのブロック図である。
【図１２】図１２は、方向性カプラーを用いるテストタグ組込み試験ケーパビリティを示すインタロゲータのブロック図である。
【図１３】図１３は、複数の異なるコマンドシーケンスを有する単一プロトコルのためのダウンリンク周波数を示すシステムのためのレーン計画である。
【図１４】図１４は、図１３のシステムのレーン計画であり、アップリンク周波数を示す。
【図１５】図１５は、図１３及び図１４のシステムのためのタイミング図であり、コマンドシーケンスを示す。
【図１６】図１６は、アクティブトランスポンダ及びバックスキャッタトランスポンダのためのダウンリンク周波数を示すシステムのためのレーン計画である。
【図１７】図１７は、図１６のシステムのためのレーン計画であり、アップリンク周波数を示す。
【図１８】図１８は、図１６及び図１７のシステムのためのタイミング図であり、プロトコル・シーケンスを示す。
【図１９】図１９（及び図２０）は、アクティブトランスポンダ及びバックスキャッタトランスポンダのための、ダウンリンク周波数及びアップリンク周波数を示すシステムのためのレーン計画である。
【図２０】（図１９及び）図２０は、アクティブトランスポンダ及びバックスキャッタトランスポンダのための、ダウンリンク周波数及びアップリンク周波数を示すシステムのためのレーン計画である。
【図２１】図２１は、図１９及び図２０のシステムのためのタイミング図であり、プロトコル・シーケンスを示す。
【符号の説明】
【０１１７】
１２  インタロゲータ
１１  トランスポンダ
１４  コントローラ
１６  同期信号
７２  電力制御ユニット
６０  変調制御ユニット
８４、９７  減衰器
８８、９２  レシーバ
１００  プロセッサ
【図１】
2008506319.tif 000004
【図２】
2008506319.tif 000005
【図３】
2008506319.tif 000006
【図３−２】
2008506319.tif 000007
【図４】
2008506319.tif 000008
【図５】
2008506319.tif 000009
【図６】
2008506319.tif 000010
【図７】
2008506319.tif 000011
【図８】
2008506319.tif 000012
【図９】
2008506319.tif 000013
【図１０】
2008506319.tif 000014
【図１１】
2008506319.tif 000015
【図１２】
2008506319.tif 000016
【図１３】
2008506319.tif 000017
【図１４】
2008506319.tif 000018
【図１５】
2008506319.tif 000019
【図１６】
2008506319.tif 000020
【図１７】
2008506319.tif 000021
【図１８】
2008506319.tif 000022
【図１９】
2008506319.tif 000023
【図２０】
2008506319.tif 000024
【図２１】
2008506319.tif 000025
【国際調査報告】
2008506319.tif 000026
2008506319.tif 000027
2008506319.tif 000028