(57)【要約】  多結晶シリコン層（２０）がゲート誘電体（１０）上に堆積され、次いでその一部分が再酸化されて、当該ポリＳｉ層と下側のゲート誘電体との間に酸化物（３０）の薄層を形成するようにする。続いて、ポリＳｉ層が完全シリサイド化形態（５０）に変換され、ＦＵＳＩゲートを生成させる。ゲート誘電体は、例えばＨｆ含有材料であるｈｉｇｈ−ｋ材料、又はＳｉＯＮ、或いは別の非ＳｉＯ２誘電体とすることができる。障壁酸化物層（３０）は、好ましくは１ｎｍ未満の厚みである。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＭＯＳデバイスを製造する方法であって、
基板上にゲート誘電体材料の層を形成する段階と、
前記ゲート誘電体層上に多結晶シリコンの層を形成する段階と、
を含み、
前記ゲート誘電体材料の層の上に前記多結晶シリコンの層が形成された後に、前記多結晶シリコン層と前記ゲート誘電体との間に酸化物の層を形成する段階と、
前記多結晶シリコンを完全シリサイド化形態に変換する段階と、
を含むことによって特徴付けられる方法。
【請求項２】
前記酸化物層の形成段階が、１ｎｍ未満の厚みを有する酸化物層の形成を引き起こすように適合されたプロセス段階を含む、
ことを特徴とする請求項１に記載のＭＯＳデバイス製造方法。
【請求項３】
前記ゲート誘電体材料がｈｉｇｈ−ｋ誘電体材料である、
ことを特徴とする請求項１又は２に記載のＭＯＳデバイス製造方法。
【請求項４】
前記ゲート誘電体材料がＨｆ含有材料である、
ことを特徴とする請求項３に記載のＭＯＳデバイス製造方法。
【請求項５】
前記ゲート誘電体材料がＳｉＯＮである、
ことを特徴とする請求項１又は２に記載のＭＯＳデバイス製造方法。
【請求項６】
ゲート誘電体及びＦＵＳIゲート電極を備え、前記ゲート電極と前記ゲート誘電体との間に酸化物の層が存在する、
ことを特徴とする請求項１から請求項５の何れかの１つに記載のＭＯＳデバイス製造方法。
【請求項７】
前記ゲート電極と前記誘電体との間の前記酸化物層が１ｎｍ未満の厚みである、
ことを特徴とする請求項６に記載のＭＯＳデバイス。
【請求項８】
前記ゲート誘電体が、ｈｉｇｈ−ｋ誘電体材料の層を含む、
ことを特徴とする請求項６又は７に記載のＭＯＳデバイス。
【請求項９】
前記ゲート誘電体がＳｉＯＮの層を含む、
ことを特徴とする請求項６又は７に記載のＭＯＳデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路デバイス製造の分野に関する。より詳細には、本発明は、金属−酸化物−シリコン（ＭＯＳ）デバイスなど、特に高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体、又はより一般的には、非ＳｉＯ２ゲート誘電体すなわちＳｉＯ２ベースのもの（従ってドープＳｉＯ２誘電体を含む）であっても典型的なＳｉＯ２誘電体のようには作用しないゲート誘電体材料を利用するデバイスの製造に関する。
【背景技術】
【０００２】
集積回路デバイスのより高度なスケーリングに向けた継続的な取り組みは、ＭＯＳデバイスの誘電材料として従来から使用されているＳｉＯ２の代替を求めることにつながっている。米国半導体工業会（ＳＩＡ）の国際半導体技術ロードマップ（ＩＴＲＳ）２００４では、ＣＭＯＳに使用されるＭＯＳＦＥＴデバイスは、６５ｎｍ未満のゲート長を有するようにスケーリングされた場合には１．４又は１．５ｎｍ未満のゲート酸化物等価膜厚（ＥＯＴ）が必要となり、２０１０年までには０．８ｎｍ以下に低下すると明記している。これはほんの数原子厚みのＳｉＯ２ゲート誘電層の使用が必要となるので、ＳｉＯ２ゲート誘電体を使用して達成されるのは不可能でないとしても極めて困難となる。更に、量子力学的直接トンネリングに起因して、ＳｉＯ２ゲート誘電体の厚みが小さくなるにつれて漏洩電流が増大する。
【０００３】
従って、特に低ゲート漏洩電流が要求される用途においては、ゲート誘電体材料として使用する目的でｈｉｇｈ−ｋ誘電体材料が注目を集めている。ｈｉｇｈ−ｋ誘電体材料は、窒化シリコンの誘電率ｋよりも大きく、すなわちｋ＞７の誘電率を有する材料である。検討中の幾つかのｈｉｇｈ−ｋ誘電体材料としては、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）及びハフニウム（Ｈｆ）などの金属の酸化物及びケイ酸塩が挙げられる。幾つかの既存の提案は、Ｈｆ、特にＨｆＯ２、ＨｆＯ２／ＳｉＮ、ＨｆＳｉＯＮ及びＨｆＡｌＯを含有するゲート誘電体材料の利用に関連している。
【０００４】
ゲート材料としてＳｉＯ２に換えてｈｉｇｈ−ｋ誘電体材料を使用することが求められると問題が生じる。詳細には、ＳｉＯ２は、Ｓｉ基板並びに既存の製造工程の両方に適合性がある。ゲート誘電体としてｈｉｇｈ−ｋ誘電体材料又は全く別の非ＳｉＯ２誘電体を用いることができるためには、化学結合作用による潜在的な問題並びに既存の製造工程に新材料を組み込む望ましさから生じる障害を克服することが必要である。
【０００５】
例えば、近年ではＭＯＳＦＥＴゲート電極は多結晶シリコン（ポリＳｉ）を常用して作製されている。ｈｉｇｈ−ｋ誘電体材料（又は他の非ＳｉＯ２誘電体）がポリＳｉゲートを有するゲート誘電体として使用される場合には、様々な問題が生じる。
【０００６】
詳細には、非ＳｉＯ２ゲート誘電体上にポリＳｉを使用すると、ＭＯＳＦＥＴデバイスのキャリア移動度が低くなる可能性がある。更に、閾値電圧Ｖｔは、ＳｉＯ２誘電体とポリＳｉゲート電極とが共に使用される場合に観察されるものとは異なっており、すなわち典型的にはＶｔは、ＳｉＯ２上のポリＳｉについては−０．３Ｖであるのに対し、ｈｉｇｈ−ｋゲート誘電体上のポリＳｉでは−０．６Ｖから−０．９Ｖである。更に、ポリＳｉがｈｉｇｈ−ｋゲート誘電体と共に使用される場合、一般的には、ＰＭＯＳデバイスの閾値電圧Ｖｔが高すぎることが観察される（ゲート仕事関数のフェルミ準位ピニングに起因する）。
【０００７】
上述の問題を考慮して試みられた１つの手法は、ポリＳｉゲート電極材料をシリサイド（例えば、ＮｉＳi又はＣｏＳｉ）に変え、これにより完全シリサイド化（又は「ＦＵＳＩ」）ゲート電極を形成することである。これは、金属様ゲート電極と見なすことができる。この手法は、ポリＳｉゲート電極を使用するときに観察されるポリ空乏化効果を回避し、従って、ゲートでの等価酸化膜厚（ＥＯＴ）を低減する利点を有する。幾つかの提案では、ＦＵＳＩゲート電極に関連するｈｉｇｈ−ｋゲート誘電体材料としてＨｆベースの材料（特に、ＨｆＳｉＯＮ、ＨｆＯ２及びＨｆＯｘＮｙ）を使用していた。
【０００８】
しかしながら、ＦＵＳＩゲート電極がｈｉｇｈ−ｋゲート誘電体材料と共に使用される場合には以下の問題が生じ、すなわち、不十分なＰＭＯＳ／ＮＭＯＳ  Ｖｔモジュレーション（変調）（非対称Ｖｔ及び目標以上のＶｔ値）が存在することになる。
【０００９】
上記の問題を考慮して、様々な研究者は、ＦＵＳＩゲートを有するＣＭＯＳデバイス用のゲート誘電体として用いる材料を選択する場合、ｈｉｇｈ−ｋ誘電体材料ではなくＳｉＯＮを使用するのが好ましいと結論付けた。（ＳｉＯＮ膜がＯとＮの比率に応じて約４から８の誘電率を有することを考慮して、ＳｉＯＮは、ｈｉｇｈ−ｋ誘電体材料に変更する途中の中間ステップとしてＳｉＯ２ゲート誘電体の代替として既に考慮されていた。）しかしながら、ＳｉＯＮゲート誘電体上にＦＵＳＩゲート電極を使用するデバイスにおいては、漏洩電流が不適切に高いことが一般に認められている。
【００１０】
ポリＳｉゲート電極を有するｈｉｇｈ−ｋゲート誘電体の使用に伴う問題を克服するために試みられている代替の手法は、例えば、ゲート誘電体とポリＳｉゲート電極との間に障壁層（又は「キャッピング層」）を付加することによって、ｈｉｇｈ−ｋゲート誘電体とポリＳｉゲート電極との間の境界面を修正することである。しかしながら、この手法は、様々な異なる材料及び堆積技法を用いてｈｉｇｈ−ｋ材料上に障壁層を形成した場合でもあまり成功を収めておらず、ポリＳｉゲート電極によってその後でゲートスタック構造が完成したときのＶｔシフトの観測では低減されず、或いは低減が不十分であり、及び／又はキャリア移動度は低下した。場合によっては、ＮＭＯＳデバイスの作製にはキャッピング技法は不適当であった。また、キャッピング層の導入によってＥＯＴの望ましくない増大が生じる。
【００１１】
Ｖｔシフトに対処するのにキャッピングが不適当であることは図１から分かる。図１では、全てポリＳｉゲート電極を用いた幾つかの異なるＰＭＯＳＦＥＴのＶｔに対するゲート長（Ｌｄｒａｗｎで表す）がプロットされている。これらのＰＭＯＳＦＥＴ構造は、本発明を用いて達成された改良を実証するのに用いる比較例を構成する。
【００１２】
第１の比較例は、２．５ｎｍ厚のＳｉＯ２ゲート誘電体を用いるＰＭＯＳＦＥＴ構造であり、この第１の比較例の結果は、図１で中空四角を用いて示されている。第２の比較例は、１ｎｍ厚のＳｉＮｘキャッピング層で覆われた３ｎｍ厚のＨｆＯ２ゲート誘電体を用いたＰＭＯＳＦＥＴ構造であり、この第２の比較例の結果は、図１で中空三角を用いて示されている。第３の比較例は、１ｎｍ厚のＨｆＳｉＯｘキャッピング層で覆われた２．５ｎｍ厚のＨｆＯ２ゲート誘電体を用いたＰＭＯＳＦＥＴ構造であり、この第３の比較例の結果は、図１で中空円を用いて示されている。
【００１３】
図１で分かるように、ポリシリコンゲートを有するＨｆＯ２又はＨｆＳｉＯｘゲート誘電体のＳｉＯ２に対するＶｔシフトは、許容できないほど高い。更に、Ｖｔの差異は、より大きなゲート長及びより小さなゲート長で維持される。
【００１４】
ポリＳｉゲート電極と共に使用されたキャッピングｈｉｇｈ−ｋ誘電体材料では、ｈｉｇｈ−ｋ誘電体がＳｉＯ２でキャッピングされている場合でも不十分な結果である。
【発明の開示】
【００１５】
本発明者は、ポリＳｉゲート電極とキャッピングを有するｈｉｇｈ−ｋ誘電体とを使用したゲートスタックにおいて観察される期待外れの結果の理由が、ポリＳｉ層が堆積される前にキャッピング層がゲート誘電体層上に形成されるためであると仮定した。換言すれば、キャッピング層が形成される時点では、ｈｉｇｈ−ｋ誘電体材料とポリＳｉとの間の境界面はまだ存在していない。
【００１６】
本発明は、添付の請求項に定められるように、ＦＵＳＩゲートを備えるＭＯＳデバイスを製造する新規の方法を提供する。
【００１７】
本発明は、更に、添付の請求項に定められるように、ＦＵＳＩゲートを備えるＭＯＳデバイスを提供する。
【００１８】
本発明の好ましい実施形態においては、ポリＳｉ層がゲート誘電体層上に形成され、次いで、特に側方再酸化プロセスによってポリＳｉとゲート誘電体との間に酸化物の層が生成される。
【００１９】
ポリＳｉがゲート誘電体上に既に堆積された後の薄い酸化物層の形成により、ゲートの仕事関数のフェルミ準位ピニングが解放され、より小さいゲートに対してより低い閾値電圧（Ｖｔ）を得ることが可能となる。結果として、望ましい仕事関数モジュレーションを達成することができる。
【００２０】
側方再酸化プロセスは、フェルミ準位ピニングを解放してＶｔシフトを低減させることが分かっているので、このプロセスによって形成された酸化物の薄層は、ポリＳｉの酸化によって生成されると考えられる。
【００２１】
再酸化プロセスは、ゲートでのＥＯＴの増大をもたらすが、ＦＵＳＩゲートの使用によって、すなわち換言すれば、ポリＳｉ層を完全シリサイド化形態に変換することによって、ＣＥＴｉｎｖ（容量等価膜厚の逆数）の低下を達成することができる。このようにして、物理的により厚い誘電体によるＥＯＴの増大は、金属様ＦＵＳＩゲートを使用したポリシリコン空乏化のないことによって補償され、その結果、逆のトランジスタ作動条件のもとでのＣＥＴｉｎｖは全体として僅かしか増大せず又は増大しない。
【００２２】
本発明の好ましい実施形態の一部においては、再酸化プロセスは、ゲート電極とゲート誘電体との間に、特に１０オングストローム未満（＜１ｎｍ）の厚みを有する層である特に薄い酸化物層を形成する。
【００２３】
本発明の好ましい実施形態の一部においては、ゲート誘電体は、例えばＨｆ含有材料であるｈｉｇｈ−ｋ誘電体である。
【００２４】
ｈｉｇｈ−ｋゲート誘電体上のＦＵＳＩゲート電極を用いてＭＯＳデバイスを製造する利点は、既存の製造設備を使用してＵＬＳＩデバイスの更なるスケーリングが達成可能になることである。これにより、ＵＬＳＩデバイス製造プロセスで使用される機械の大幅な変更を要する可能性のある、デュアル金属ゲート電極デバイスを導入する必要性が回避される。
【００２５】
本発明の上述及び他の特徴並びに利点は、例証として与えられ且つ添付図面で説明される本発明の好ましい実施形態の以下の説明から明らかとなるであろう。
（発明を実施するための最良の形態）
【００２６】
次に本発明の好ましい実施形態を図２から図４を参照しながら説明する。本明細書では、好ましい実施形態による方法は、ＭＯＳＦＥＴデバイスのゲートスタック構造を作製するのに使用されものとする。しかしながら、本発明は、ＭＯＳＦＥＴデバイスの作製での用途に限定されるものではない点を理解されたい。
【００２７】
図２Ａに示されるように、ゲート誘電体の層１０が基板１（図２には図示せず。図３を参照）上に形成される。基板１は通常シリコンであり、例えば、ゲート誘電体１０内の移動度を高め、又はゲート誘電体の堆積を可能にするためＳｉＯ２などの被覆層５（同様に図２には図示せず）を有することができる。本発明の好ましい実施形態においては、このゲート誘電体１０は、特にＨｆ含有材料（例えばＨｆＯ２）であるｈｉｇｈ−ｋ誘電体材料で形成される。ゲート誘電体層１０を形成するために、限定ではないが、原子レベル化学蒸着法（ＡＬＣＶＤ）、有機金属化学蒸着法（ＭＯＣＶＤ）などを含むあらゆる好都合なプロセスをあらゆる適切な後加工処理（例えば堆積後アニーリング）と共に用いることができる。しかしながら、後加工処理により、層１０を形成するｈｉｇｈ−ｋ誘電体材料を通じる酸素の拡散能力が低下することになる場合には、再酸化条件を調整して補償する必要がある。通常、ゲート誘電体層１０は、誘電率に応じて１ｎｍから１０ｎｍの厚みを有することになる。
【００２８】
必要に応じて、次工程の前にキャッピング層（図示せず）をゲート誘電体１０上に形成することができる。これは、ゲート誘電体層１０を形成するｈｉｇｈ−ｋ材料が、酸素の透過に対する障壁として作用する場合に特に適切である（例えば、プラズマ窒化などの堆積後処理のため）。本発明によれば、ゲート誘電体の上部の数オングストロームが、酸素を通過させることができるのが望ましい（以下で詳細に説明されるように、ポリシリコンゲートの下部数オングストロームを酸化して、フェルミ準位ピニングを解放する薄い「特別な」層を形成させるようにする）。従って、ゲート誘電体層１０を形成するｈｉｇｈ−ｋ材料を通る酸素拡散が不十分である場合、少量のＨｆＯ２、又は別の優れた酸素伝導体から形成されたキャッピング層を堆積させることが有利とすることができる（これは、より低温或いはより迅速な再酸化を達成する助けとなる）。
【００２９】
ポリＳｉ層２０は、例えば化学蒸着法（ＣＶＤ）、プラズマアシストＣＶＤ、スパッタリングなどのあらゆる好都合なプロセスによってゲート誘電体１０上に（或いは妥当な場合には、キャッピング層の上に）形成される。このステージでは、ポリＳｉ層２０は通常、１０ｎｍから２００ｎｍの厚みを有する。ポリＳｉ層を堆積させるのに使用される技術は、本発明を成功させるためには重要でない。しかしながら、実用上の観点からは、細粒結晶又は柱状結晶ポリＳｉの層の形成をもたらす堆積技法を用いるのが好ましい（以下で検討される側方再酸化ステップの間に迅速に酸化されるようにする）。
【００３０】
ポリＳｉ層２０は、ゲート電極の所要の寸法に従ってパターニングされ、図２Ｂに概略的に示されるような構造体を生成する。通常、パターニング後、ポリＳｉ層は、テクノロジーノードに応じて２５から１００ｎｍの範囲の長さを有する。
【００３１】
ポリＳｉ層２０をパターニングするためにあらゆる好都合なプロセスを使用することができ、例えば、場合によっては、標準ドライエッチング・プロセスを用いることができる。ゲート誘電体層１０がｈｉｇｈ−ｋ材料から形成される場合、標準ドライエッチング・プロセスを既知の方法で修正して、下側のＳｉ基板に凹部を形成することなく、ゲート電極のエッチング中に露出される区域から確実にｈｉｇｈ−ｋ誘電体を除去することができるようにする。
【００３２】
ゲート電極のパターニングが行われた後、図２Ｃに示されるように、ポリＳｉ材料２０とゲート誘電体１０との間の境界面に二酸化シリコン（ＳｉＯ２）の障壁層３０を生成させる目的で、制御された側方酸化プロセスが行われる。酸化物層３０の厚みは、酸化プロセス中に適用されるプロセス条件によって決定付けられる。
【００３３】
側方再酸化プロセスは、ＨｆＯ２ゲート誘電体１０とポリＳｉ層２０との間に薄いＳｉＯ２層３０を上手く生成させることができる。このことは、透過型電子顕微鏡（ＴＥＭ）を用いて作成された画像を示す図３において図示されている。図３の画像は、ポリシリコンのパターニング後に、通常の高温７００−９００℃熱酸化ステップで処理されたウェーハから作成された。
【００３４】
図３Ａは、側方再酸化プロセスが行われる前のＨｆＯ２ゲート誘電体層１０とポリＳｉ層２０との間の境界面を示す。図３Ｂは、側方再酸化プロセスの終了後の境界面を示す。障壁酸化物層３０が図３Ｂで標識されている。
【００３５】
図３によって示された実施例においては、障壁層３０は、０．８ｎｍ（８オングストローム）の厚みを有する。これは、望ましい厚みよりも大きいが、側方再酸化プロセスが、ｈｉｇｈ−ｋ誘電体層１０と上側のポリＳｉ層２０との間にＳｉＯ２の層を生成させるのに有効であることを実証するのに役立つ。
【００３６】
ポリシリコンとｈｉｇｈ−ｋ層との間に、実施可能な用途向けに側方酸化によって成長させた十分に厚みが薄いＳｉＯ２層を生成するためには、バッチ式ウェーハ炉内での低温５００−７００℃酸化、或いは単一ウェーハツール内での６００−８００℃急速熱酸化を用いることが望ましい。デバイスウェーハ上の側方成長ＳｉＯ２の厚みを推定することは困難であるので、酸化条件は、デバイスウェーハと同じ条件を用いて酸化されるベアＳｉモニタウェーハ上で検証される。側方成長ＳｉＯ２の厚みは、ベアＳｉＯ２ウェーハ上に成長したものよりも遙かに薄くなる。
【００３７】
更に、酸化条件は、ゲート誘電体材料、特に材料の酸素拡散特性によって左右されることになる。誘電体層を通る酸素の迅速な側方拡散は、より短時間及び／又はより低温の酸化手順を可能とする。ＨｆＯ２は、側方での酸素の急速拡散を可能にし、一方、Ｈｆシリケートは、より遅い拡散を可能にする。ＨｆＳｉＯＮは極めて遅い酸素拡散を可能にする可能性が高く、従って、より強化された（より高温又はより長時間）酸化条件を必要とする。側方酸化によってゲート誘電体層１０とポリＳｉ層２０との間に薄いＳｉＯ２層を成長させるためには、ベアシリコンウェーハ上に１−２ｎｍのターゲットＳｉＯ２層を生成させる酸化条件が最適である。
【００３８】
本発明の好ましい実施形態によれば、酸化物障壁層３０の厚みは、ゲート長に関連付けられる必要がある。パターニングされたポリＳｉラインにわたる側方酸化の程度は、酸化温度、分圧、酸化時間、誘電体を通過する酸素透過度に強い依存性があり、ポリシリコン結晶粒子の酸化速度に対して弱い依存性がある。この関係は数学的に複雑であるが、酸化厚みは拡散限界によって決定付けられる値で飽和することが分かっている。
【００３９】
より詳細には、酸化物層３０の厚みを１０オングストローム（１ｎｍ）未満、例えば６オングストロームの値に設定することが有利であることが分かった。
【００４０】
原理的には、フェルミ準位ピニングを解放し、非ＳｉＯ２誘電体上のポリＳｉのＶｔ値をＳｉＯ２上のポリＳｉのＶｔ値に近付けるには、１単分子層又は〜０．３ｎｍ厚の最小ＳｉＯ２層で十分であろう。しかしながら、実際には、側方酸化によってＳｉＯ２の０．３ｎｍ層の均一な成長を確保することは困難な可能性がある。実際の問題として、０．５ｎｍ＋／−０．１ｎｍＳｉＯ２層を生成する目的で酸化条件を設定することは容易である。この厚みのＳｉＯ２層は、Ｖｔシフト低減の利点を与えるが、ＥＯＴでは限定的な増大を生じさせるに過ぎない。ＥＯＴのこの増大は、ポリＳｉ層２０を完全シリサイド化形態に変換して、金属様ＦＵＳＩゲートの使用により得られるポリ空乏化ゲイン（〜０．４ｎｍ）を上手く利用することを可能にすることによって補償することができる。厚み及びプロセス条件のこの選択によれば、Ｖｔ低減又はＳｉＯ２とのＶｔ整合及びポリ空乏化の利点を実現することができる。
【００４１】
本発明の好ましい実施形態による方法の後続のステップ（図２Ｄから図２Ｆに示される）は、ＦＵＳIゲート電極を構成するためのポリＳｉ層２０から完全シリサイド化形態への変換に関する。しかしながら、好ましい方法におけるこれらの後続のステップの説明を続ける前に、図２Ｃのゲートスタック構造に基づくＭＯＳデバイス、すなわちポリＳｉゲート電極を有するデバイスの特性を考察することは有用である。
【００４２】
本発明者は、本発明の好ましい実施形態による方法を用いて作製されたデバイスが、ゲート長のスケールダウンされるとＶｔシフトが低減されることに気付いた。デバイス性能におけるこの改良は、上述の側方再酸化プロセスによって生成された酸化物の薄い障壁層３０に起因する。
【００４３】
改良されたＶｔシフトは、図４の考察から理解することができる。図４は、再酸化（上述のような）によって生成された障壁酸化物層３０を有するが、ポリＳｉゲート電極のデバイスに関する。
【００４４】
図４Ａには、これまで説明された上記の好ましい実施形態による方法を用いて作製されたＰＭＯＳＦＥＴ構造体の第１のグループについて、並びにポリＳｉゲート電極で２．５ｎｍＳｉＯ２ゲート誘電体を用いた第１の比較例についてのＶｔに対するゲート長がプロットされている。本発明によるＰＭＯＳＦＥＴ構造体のこの第１のグループは、上記の比較例の第１のグループに基づいている。
【００４５】
本発明による第１の実施例は、上述の第２の比較例に基づいたＰＭＯＳＦＥＴ構造体であり、これは３ｎｍ厚のＨｆＯ２ゲート誘電体（ＳＮｘキャッピング層がない）を使用し、ポリＳｉゲート電極とゲート電極層との間には、バッチ炉内のプロセス条件下で側方酸化によって７００℃でベアウェーハ上に２ｎｍ厚ＳｉＯ２層を与えるように形成されたＳｉＯ２障壁層が存在する。デバイスウェーハ上のこの層の正確な厚みは、後でＸＴＥＭによって見られる。この第１の実施例についての結果は、図４Ａで中空円を用いて示される。
【００４６】
本発明による第２の実施例は、上述の第３の比較例に基づいたＰＭＯＳＦＥＴ構造体であり、これは、１ｎｍ厚のＨｆＳｉＯｘキャッピング層によって覆われた２．５ｎｍ厚のＨｆＯ２ゲート誘電体を使用し、ポリＳｉゲート電極とゲート電極層との間には、バッチ炉内のプロセス条件下で側方酸化によって７００℃で２ｎｍ厚ＳｉＯ２層３０を与えるように形成されたＳｉＯ２障壁層が存在する。この第２の実施例についての結果は、図４Ａで中空三角を用いて示される。
【００４７】
第２の比較例について図１に示された結果（三角）と、第１の実施例についての図４Ａに示された結果（円）との比較は、ＨｆＯ２ゲート誘電体とポリＳｉゲート電極との間の側方酸化成長層ＳｉＯ２によって、このｈｉｇｈ−ｋ誘電体材料を使用するときに観察されるＶｔシフトの低減がもたらされることを示している。Ｖｔシフトの低減は、より短いゲート長で特に顕著である。
【００４８】
第３の比較例について図１に示された結果（円）と第２の実施例について図４Ａに示された結果（三角）との比較は、この場合もまた、ＨｆＳｉＯｘでキャッピングされたＨｆＯ２ゲート誘電体とポリＳｉゲート電極との間の側方酸化成長ＳｉＯ２により、このｈｉｇｈ−ｋ誘電体材料を使用するときに観察されるＶｔシフトの低減がもたらされ、より短いゲート長で著しいことを示している。
【００４９】
図４Ａは、側方酸化によるＶｔ低下は、実際には炉内バッチ式ウェーハ酸化ステップが使用された場合において達成されるという概念を示している。しかしながら、これらの実施例における側方再酸化成長層３０の厚みは、必要とされるよりも厚くなる可能性がある。従って、より短時間及びより低温を使用する急速熱酸化単一ウェーハツールを用いて実験が反復され、より薄いＳｉＯ２層を実現することができた。モニタウェーハのデータは、当該反復された実験において、ＥＯＴの増大が＜０．８ｎｍであったことを示した。この実験は、側方酸化によるＶｔ低下の作用が、１単分子層が理論的限界であるより薄いＳｉＯ２の層を用いても達成できることを示した。
【００５０】
図４Ｂには、上述の好ましい実施形態で採用された再酸化方法を用いて作製されたＰＭＯＳＦＥＴ構造体の第２のグループについて、並びに第１の比較例についてのＶｔに対するゲート長がプロットされている。ＰＭＯＳＦＥＴ構造体の第２のグループは全て、１ｎｍのＨｆＳｉＯキャッピング層によって覆われた２．５ｎｍ厚のＨｆＯ２層から形成されたゲート誘電体層と、ポリＳｉゲート電極層を使用する。
【００５１】
第３の実施例は、ＨｆＳｉＯ誘電体キャッピング層とポリＳｉゲート電極との間で、側方成長ＳｉＯ２層（３４秒間の８００℃及び１Ｔｏｒｒでの急速熱酸化条件、すなわちベアＳｉウェーハ上に１ｎｍの酸化物層を成長させる条件下で成長した）を有するＰＭＯＳＦＥＴ構造体である。この第３の実施例についての結果は、図４Ｂに中空直立三角を用いて示されている。
【００５２】
第４の実施例は、ＨｆＳｉＯ誘電体キャッピング層とポリＳｉゲート電極との間で、側方成長ＳｉＯ２層（６８秒間の８００℃及び１Ｔｏｒｒでの急速熱酸化条件、すなわちベアＳｉウェーハ上に２ｎｍの酸化物層を成長させる条件下で成長した）を有するＰＭＯＳＦＥＴ構造体である。この第４の実施例についての結果は、図４Ｂに中空円（すなわち図で下辺が水平な三角）を用いて示される。
【００５３】
第５の実施例は、ＨｆＳｉＯ誘電体キャッピング層とポリＳｉゲート電極との間に、コールドウォール式急速熱処理チャンバ内のｉｎ−ｓｉｔｕ蒸気発生（ＩＳＳＧ）により形成された酸化物層３０を有するＰＭＯＳＦＥＴ構造体であり、ウェーハが、１２．５Ｔｏｒｒの圧力のＮ２Ｏ中２６秒間８００℃に保持される（ベアＳｉウェーハ上で名目上１ｎｍ成長を目標とする）。この第５の実施例についての結果は、図４Ｂに中空横向き三角（すなわちその下辺が傾斜している三角）を用いて示される。
【００５４】
本発明による第６の実施例は、ＨｆＳｉＯ誘電体キャッピング層とポリＳｉゲート電極との間に、コールドウォール式急速熱処理チャンバにおいてＩＳＳＧにより形成された酸化物層３０を有するＰＭＯＳＦＥＴ構造体であり、ウェーハが、１２．５Ｔｏｒｒの圧力のＮ２Ｏ中５２秒間８００℃に保持される。この第６の実施例についての結果は、図４Ｂに中空菱形を用いて示される。
【００５５】
図４Ｂは、急速熱酸化条件で行われる更に短時間の酸化手順でもＶｔシフト低減をもたらす側方酸化を達成するのに有効であることを示している。
【００５６】
上記の結果は、ｈｉｇｈ−ｋ誘電体とポリＳｉ電極との間の薄い酸化物障壁層の形成が、フェルミ準位ピニングを解放し且つ許容可能な仕事関数モジュレーションを提供するのに有効であることを明示している。更にポリ空乏化も改善される。しかしながら、酸化物障壁層の厚みが最小にされる場合であっても、この酸化物障壁層の生成はゲートでのＥＯＴのほぼ０．４ｎｍの増大をもたらす。従って、ＥＯＴでのこの増大を打ち消すための何らかの手段を導入することが望ましい。
【００５７】
ｈｉｇｈ−ｋ誘電体又はＳｉＯＮ上にＦＵＳＩゲートを使用するデバイスは、ポリＳｉゲートを使用する比較デバイスよりも有意に低いＣＥＴｉｎｖを有することは公知である。詳細には、ポリＳｉゲート電極を有するデバイスと比較して、ほぼ０．３ｎｍのＣＥＴｉｎｖでの低下がＦＵＳＩゲート電極を有するデバイスにおいて見られる。
【００５８】
本発明の好ましい実施形態によれば、酸化物障壁層３０が形成された後、ポリＳｉ層２０は完全シリサイド化形態に変換されてＦＵＳＩゲート電極が生成し、これによってデバイスのＥＯＴが低減される。
【００５９】
ここで図２に戻り、ポリＳｉ層２０をＦＵＳＩゲート電極に変換するプロセスを説明する。障壁酸化物層３０が形成された後、通常ニッケル（Ｎｉ）又はコバルト（Ｃｏ）である金属層４０が、図２Ｄに示されたようにポリＳｉ層２０の上に堆積される。典型的にはニッケル層がスパッタリングによって堆積される。当該層は、ポリＳｉ及び周囲の活性ソース／ドレイン領域を含むウェーハ全体を覆って堆積される。通常、スペーサが、ゲートとソース／ドレイン領域との間に存在することになる（その結果、シリサイド化がゲートとソース及びドレイン領域とでは起こるがスペーサの上では起こらず、従って、ゲートとソース−ドレイン領域との間の導電経路が回避される）。
【００６０】
結果として得られたゲートスタック構造体は、通常、３００−５００℃の間の温度で焼結され、これにより当該金属種はポリＳｉ内に拡散してこれと完全に反応する（障壁酸化物層３０との境界面に至るまで）。これは、図２Ｅに示されるように完全シリサイド化層５０を生成し、これにより完成したゲートスタック構造体が形成される（コンタクトの接続ができる状態）。
【００６１】
層５０は、ポリＳｉプロセスに適合するあらゆる望ましい厚みを有することができる。金属層４０（例えばＮｉ）の厚みは、ポリシリコンの完全シリサイド化を与えるようにポリＳｉ層２０の厚みに基づいて調整される。ＦＵＳＩゲート電極を形成させるのに必要な技術及び条件は当業者に公知であり、従って更なる詳細はここでは与えられない。
【００６２】
本発明の好ましい実施形態による方法は、適切な仕事関数モジュレーションのＦＵＳＩゲート電極とｈｉｇｈ−ｋゲート誘電体とを有するＭＯＳデバイスを作製できることが認められた。このことは、６５ｎｍ及び４５ｎｍテクノロジーノードでのＦＵＳＩ電極の使用を実現可能にする。従って、ＵＬＳＩデバイス特徴部が４５／６５ｎｍにまでスケールダウンされる場合であっても、従来型の製造設備を使用することが依然として可能となる。より詳細には、公知のプロセス及び設備を用いて、本発明の様々なステップを実施することができ、再酸化又はシリサイド化ステップのための処理条件において軽微な改変が必要となるだけである（これによって、ゲート誘電体材料とのこれらのプロセスの適合性が確保され、これにより薄い側方酸化成長ＳｉＯ２層が形成される）。
【００６３】
本発明は、特定の好ましい実施形態に関して上記で説明してきたが、この好ましい実施形態の特定の詳細を参照することにより本発明が限定されるものではない点を理解されたい。より具体的には、当業者であれば、添付の請求項で定義される本発明の範囲を逸脱することなく好ましい実施形態において修正及び展開を行い得ることを容易に理解するであろう。
【００６４】
例えば、上述の好ましい実施形態において、薄い酸化物層は、ｈｉｇｈ−ｋ誘電体、特にＨｆ含有ｈｉｇｈ−ｋ誘電体上に形成されたポリＳｉ層の間に成長する。しかしながら、本発明は、他のｈｉｇｈ−ｋ誘電体材料上、及びＳｉＯＮゲート誘電体層などの他の非ＳｉＯ２誘電体材料上に形成されたポリＳｉ層の間に酸化物層を成長させるように適用することができる。
【００６５】
更に、本発明の上述の好ましい実施形態において、ポリＳｉ層は、側方再酸化ステップが行われる前に、所要の形状のゲート電極を形成するようにパターニングされた。しかしながら、代替の手法が実施可能である。例えば、ポリＳｉの超薄層をウェーハ上の誘電体層１０を覆って堆積させ、次いで完全酸化させ、次いでエッチングによって許容可能な厚みまで薄化させることができる。
【００６６】
加えて、本発明は、ＭＯＳＦＥＴデバイスのゲートスタック構造体の作製に関する実施形態において説明してきたが、本発明は、特に閾値電圧制御は重要であるが、誘電体がＳｉＯ２から非ＳｉＯ２誘電体（例えばｈｉｇｈ−ｋ誘電体）に変更されるときには達成するのが困難である他のデバイスの製造に適用できる。
【図面の簡単な説明】
【００６７】
【図１】本発明を利用しないＰＭＯＳＦＥＴ構造体の種々の比較例における、ゲート長がスケールダウンされたときにどのようにＶｔが変化するかを示すグラフである。
【図２】本発明の１つの好ましい実施形態によるＣＭＯＳデバイスを形成する方法の主要ステップを概略的に示す図であり、図２Ａから図２Ｅは当該方法においてそれぞれ異なるステップを示す。
【図３Ａ】本発明の第１の好ましい実施形態のＣＭＯＳデバイス製造技法による、ＭＯＳデバイスのゲートスタック構造体のＳｉＯ２障壁層の形成を示す図であり、初期におけるゲートスタック構造体を示す。
【図３Ｂ】本発明の第１の好ましい実施形態のＣＭＯＳデバイス製造技法による、ＭＯＳデバイスのゲートスタック構造体のＳｉＯ２障壁層の形成を示す図であり、後期でのゲートスタック構造体を示す。
【図４Ａ】本発明の好ましい実施形態による再酸化方法を用いて製造された様々なＰＭＯＳＦＥＴにおけるゲート長がスケールダウンされたときにＶｔがどのように変化するかを示すグラフであって、比較例の第１のグループに基づいたＰＭＯＳＦＥＴ構造体の第１のグループについて得られた結果を示す。
【図４Ｂ】本発明の好ましい実施形態による再酸化方法を用いて製造された様々なＰＭＯＳＦＥＴにおけるゲート長がスケールダウンされたときにＶｔがどのように変化するかを示すグラフであって、ＰＭＯＳＦＥＴの第２のグループについて得られた結果を示す。
【符号の説明】
【００６８】
１０  ゲート誘電体
２０  多結晶シリコン層
３０  酸化物
４０  金属層
５０  完全シリサイド化形態
【図１】
2008537347.tif 000003
【図２Ａ】
2008537347.tif 000004
【図２Ｂ】
2008537347.tif 000005
【図２Ｃ】
2008537347.tif 000006
【図２Ｄ】
2008537347.tif 000007
【図２Ｅ】
2008537347.tif 000008
【図４Ａ】
2008537347.tif 000009
【図４Ｂ】
2008537347.tif 000010
【図３Ａ】
2008537347.tif 000011
【図３Ｂ】
2008537347.tif 000012
【手続補正書】
【提出日】平成20年4月18日(2008.4.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＭＯＳデバイスを製造する方法であって、
基板上にゲート誘電体材料の層を形成する段階と、
前記ゲート誘電体層上に多結晶シリコンの層を形成する段階と、
を含み、
前記ゲート誘電体材料の層の上に前記多結晶シリコンの層が形成された後に、前記多結晶シリコン層と前記ゲート誘電体との間に酸化物の層を形成する段階と、
前記多結晶シリコンを完全シリサイド化形態に変換する段階と、
を含むことによって特徴付けられる方法。
【請求項２】
前記酸化物層の形成段階が、１ｎｍ未満の厚みを有する酸化物層の形成を引き起こすように適合されたプロセス段階を含む、
ことを特徴とする請求項１に記載のＭＯＳデバイス製造方法。
【請求項３】
前記ゲート誘電体材料がｈｉｇｈ−ｋ誘電体材料である、
ことを特徴とする請求項１又は２に記載のＭＯＳデバイス製造方法。
【請求項４】
ゲート誘電体及びＦＵＳIゲート電極を備え、前記ゲート電極と前記ゲート誘電体との間に酸化物の層が存在する、
ことを特徴とする請求項１から請求項３の何れかの１つに記載のＭＯＳデバイス製造方法。
【請求項５】
前記ゲート電極と前記誘電体との間の前記酸化物層が１ｎｍ未満の厚みである、
ことを特徴とする請求項４に記載のＭＯＳデバイス。
【請求項６】
前記ゲート誘電体が、ｈｉｇｈ−ｋ誘電体材料の層を含む、
ことを特徴とする請求項４又は５に記載のＭＯＳデバイス。
【請求項７】
前記ゲート誘電体がＳｉＯＮの層を含む、
ことを特徴とする請求項４又は５に記載のＭＯＳデバイス。
【国際調査報告】
2008537347.tif 000013
2008537347.tif 000014
2008537347.tif 000015