(57)【要約】  信号値のサンプルが電荷の対によって区別をつけて表され、電荷に対する遅延、および算術演算の操作に電荷結合素子（ＣＣＤ）を使用するパイプライン型アナログデジタル変換器が提供される。パイプラインにおいて、連続する各ステージは、等しいまたはより小さい電荷差を解決する。いくつかのパイプラインステージの後、信号電荷対の同相モード成分が低減される。この同相モード電荷低減ステージに続くパイプラインステージは、低減された電荷容量およびサイズを有し、それによってより高感度の電荷比較が可能になる。この結果、Ａ／Ｄ変換器分解能が改良され、消費電力が低減される。
2008506334.tif 000002
【特許請求の範囲】
【請求項１】
変換される信号を受信するように構成されている入力を有し、出力を有するパイプラインステージの第１のブロックと、
前記第１のブロックの前記出力に結合されている入力を有し、出力を有する第１の同相モード低減回路と、
を含むパイプライン型電荷ドメイン（ＣＣＤベ―ス）アナログデジタル変換器。
【請求項２】
変換される前記信号は差分電荷対を含む、請求項１に記載の変換器。
【請求項３】
前記同相モード低減回路は、前記電荷対から実質的に等しい量の電荷を差し引くことによって、前記電荷対の前記同相モードの電荷を低減し、前記電荷対間の電荷差を実質的に変更せず維持する回路を含む、請求項２に記載の変換器。
【請求項４】
前記同相モード低減回路は、前記対の前記同相モードの電荷を前記電荷差に比べて低減しながら、前記電荷対間の電荷の差を増幅する回路を含む、請求項２に記載の変換器。
【請求項５】
前記電荷対の前記２つの要素は同時に提供される、請求項２に記載の変換器。
【請求項６】
前記第１のブロックは少なくとも１つのＡＤＣパイプラインステージを含み、各前記少なくとも１つのＡＤＣパイプラインステージは、
前記差分電荷対の第１の電荷信号を受信するように構成されている第１の電荷結合素子（ＣＣＤ）チャネルと、
前記差分電荷対の第２の電荷信号を受信するように構成されている第２のＣＣＤチャネルと、
前記第１のＣＣＤチャネルに結合され、デジタル制御信号に応答する第１の電荷調整回路と、
前記第２のＣＣＤチャネルに結合され、前記デジタル制御信号に応答する第２の電荷調整回路と
を含む、請求項５に記載の変換器。
【請求項７】
各前記少なくとも１つのＡＤＣパイプラインステージは、前記第１のＣＣＤチャネル、および前記第２のＣＣＤチャネルに結合され、前記デジタル制御信号を生成する少なくとも１つの比較器をさらに含む、請求項６に記載の変換器。
【請求項８】
前記電荷対の前記２つの要素は時系列で提供される、請求項２に記載の変換器。
【請求項９】
前記第１のブロックが少なくとも１つのＡＤＣパイプラインステージを含み、各前記少なくとも１つのＡＤＣパイプラインステージは、
前記差分電荷対の第１の電荷信号、および前記差分電荷対の第２の電荷信号を連続的に受信するように構成されている電荷結合素子（ＣＣＤ）チャネルと、
前記ＣＣＤチャネルに結合され、デジタル制御信号に応答する電荷調整回路と、
を含む、請求項８に記載の変換器。
【請求項１０】
各前記少なくとも１つのＡＤＣパイプラインステージは、前記ＣＣＤチャネルに結合され、前記デジタル制御信号を生成する少なくとも１つの比較器をさらに含む、請求項９に記載の変換器。
【請求項１１】
前記同相モード低減回路の前記出力に結合されている入力を有する第２のブロックのパイプラインステージをさらに含む、請求項１に記載の変換器。
【請求項１２】
前記第２のブロックのパイプラインステージの前記入力が差分電荷対を含む、請求項１１に記載の変換器。
【請求項１３】
前記電荷対の前記２つの要素は同時に提供される、請求項１２に記載の変換器。
【請求項１４】
前記第２のブロックが少なくとも１つのＡＤＣパイプラインステージを含み、各前記少なくとも１つのＡＤＣパイプラインステージは、
前記差分電荷対の第１の電荷信号を受信するように構成されている第１の電荷結合素子（ＣＣＤ）チャネルと、
前記差分電荷対の第２の電荷信号を受信するように構成されている第２のＣＣＤチャネルと、
前記第１のＣＣＤチャネルに結合され、デジタル制御信号に応答する第１の電荷調整回路と、
前記第２のＣＣＤチャネルに結合され、前記デジタル制御信号に応答する第２の電荷調整回路と
を含む、請求項１３に記載の変換器。
【請求項１５】
各前記少なくとも１つのＡＤＣパイプラインステージは、前記第１のＣＣＤチャネル、および前記第２のＣＣＤチャネルに結合され、前記デジタル制御信号を生成する少なくとも１つの比較器をさらに含む、請求項１４に記載の変換器。
【請求項１６】
前記第２のブロックのパイプラインステージは、前記電荷対を、さらに処理する前に同時から連続的な表現に変換する、請求項１３に記載の変換器。
【請求項１７】
前記電荷対の前記２つの要素は時系列で提供される、請求項１２に記載の変換器。
【請求項１８】
前記第２のブロックは少なくとも１つのＡＤＣパイプラインステージを含み、各前記少なくとも１つのＡＤＣパイプラインステージは、
前記差分電荷対の第１の電荷信号、および前記差分電荷対の第２の電荷信号を連続的に受信するように構成されている電荷結合素子（ＣＣＤ）チャネルと、
前記ＣＣＤチャネルに結合され、デジタル制御信号に応答する電荷調整回路と、
を含む、請求項１７に記載の変換器。
【請求項１９】
各前記少なくとも１つのＡＤＣパイプラインステージは、前記ＣＣＤチャネルに結合され、前記デジタル制御信号を生成する比較器をさらに含む、請求項１８に記載の変換器。
【請求項２０】
前記第２のブロックのパイプラインステージの前記出力に結合されている入力を有し、出力を有する第２の同相モード低減回路をさらに含む、請求項１１に記載の変換器。
【請求項２１】
前記第２の同相モード低減回路の前記出力に結合されている入力を有する第３のブロックのパイプラインステージをさらに含む、請求項２０に記載の変換器。
【請求項２２】
前記同相モード低減回路は複数の出力を提供する、請求項１に記載の変換器。
【請求項２３】
複数のブロックのパイプラインステージをさらに含み、各前記ブロックが前記同相モード低減回路の前記出力に結合されている入力を有する、請求項２２に記載の変換器。
【請求項２４】
前記複数の出力が時系列で提供される、請求項２２に記載の変換器。
【請求項２５】
（ａ）処理される信号を受信するステップと、
（ｂ）デジタル制御信号に基づいて前記パケットのうちの１つに電荷を追加するステップと、
（ｃ）出力信号を提供するために、前記結果として得られた信号の前記相対的な同相モードの電荷を低減するステップと、
を含む、少なくとも１つのＣＣＤレジスタにおける電荷パケットの差動対として表される信号を処理する方法。
【請求項２６】
ステップ（ａ）および（ｂ）は少なくとも１回繰り返される、請求項２５に記載の方法。
【請求項２７】
前記電荷パケットは同時に２つのＣＣＤレジスタに提供される、請求項２６に記載の方法。
【請求項２８】
前記電荷パケットが単一のＣＣＤレジスタに連続的に提供される、請求項２６に記載の方法。
【請求項２９】
前記低減するステップは、前記結果として得られた信号の各電荷パケットから実質的に等しい量の電荷を差し引き、前記結果として得られた信号の前記電荷パケット間の電荷差を実質的に同じに維持するステップを含む、請求項２５に記載の方法。
【請求項３０】
前記低減するステップは、前記信号の前記同相モードの電荷を前記電荷差に比べて低減しながら、前記結果として得られた信号の前記電荷差を増幅するステップを含む、請求項２１に記載の方法。
【請求項３１】
（ｄ）ステップｂの前に前記電荷パケットを比較し、前記比較の結果に基づいて前記デジタル制御信号を生成するステップと、
をさらに含む、請求項２５に記載の方法。
【請求項３２】
前記ステップ（ａ）、（ｄ）、および（ｂ）が少なくとも１回繰り返される、請求項３１に記載の方法。
【請求項３３】
前記低減するステップは、複数の出力信号を提供するステップをさらに含む、請求項２５に記載の方法。
【請求項３４】
各前記複数の出力信号は、前記複数の出力信号を受信し、各前記出力信号の１つのパケットに電荷を追加することによってさらに処理される、請求項３３に記載の方法。
【請求項３５】
前記出力信号を受信するステップと、
デジタル制御信号に基づいて前記出力信号の前記パケットのうちの１つに電荷を追加して、第２の出力信号を提供するステップと、
をさらに含む、請求項２５に記載の方法。
【請求項３６】
前記第２の出力信号の前記相対的な同相モードの電荷を低減するステップをさらに含む、請求項３５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にアナログデジタル変換器に関し、より詳細には、電荷結合素子（ＣＣＤ）を使用するパイプライン型アナログデジタル変換器に関する。
【背景技術】
【０００２】
パイプライン型電荷ドメインアナログデジタル変換器（ＡＤＣ）は、知られている。これらのＡＤＣでは、サンプリングされたアナログ信号は、一連の電荷または電荷対の差として表される。信号電荷は、格納され、輸送され、１つまたは複数のＣＣＤシフトレジスタで処理される。電荷の蓄積およびシフトに加えて、これらの電荷ドメインＡＤＣは、電荷分割、電荷比較、および電荷マージ（加算）の操作を使用してアナログデジタル変換を行う。
【０００３】
従来技術で知られているように、アナログデジタル変換（ＡＤＣ）は、アナログ形式の信号をデジタル形式の信号に変換する。従来のＡＤＣ回路は、いくつかの付随する利点および不利点をそれぞれ有する各回路アーキテクチャを有し得る。既知のＡＤＣアーキテクチャには、パイプライン、シグマデルタ、サイクリック、フラッシュ、逐次比較、およびデュアルスロープなどがある。各アーキテクチャは、一般に、限られた動作範囲に適用可能である。つまり、これらのアーキテクチャのそれぞれには、それらをある周波数および分解能の範囲で動作するのにより適するようにする長所および短所がある。
【０００４】
例えば、フラッシュＡＤＣは、使用可能な最高のサンプリングレートを提供するが、比較的限られた分解能および比較的高い消費電力で提供する。反対に、シグマデルタＡＤＣは、非常に高い分解能を提供するが、比較的低い出力サンプリングレ―トを提供する。一般クラスのパイプラインＡＤＣは、特に、中程度から高い分解能および中程度から高いサンプリングレートでの同時操作に適している。ほとんどのパイプラインＡＤＣは、演算増幅器を使用するスイッチトキャパシタ回路技術を使用して実装される。演算増幅器は、回路速度を制限し、かなりの電力を消費する。電荷ドメイン（ＣＣＤベース）パイプラインＡＤＣは、増幅演算機の必要性をなくし、したがって、消費電力を低減し、より小さい回路エリアを提供する可能性がある。
【０００５】
従来技術の電荷ドメイン（ＣＣＤベース）パイプライン型アナログデジタル変換（ＡＤＣ）は、精度に約１０ビットの限界があった。この限界の主な理由は、ＣＣＤシフトレジスタの電荷を正確に、かつ非破壊的に比較することは難しいからである。こうした比較は、フローティングゲートを使用して行われ、比較される電荷は、ＣＣＤの上部の一時的なフローティングゲートにおいて電圧変化を誘導し、次いで、これらの電圧変化は、電圧比較回路によって感知される。このフローティングゲート電荷比較方法では、寄生容量、容量ミスマッチ、静電容量プリチャージまたは「ｋＴＣ」ノイズ、および比較回路ノイズおよび電圧オフセットによるエラーが起こりやすい。これらのエラーの原因はすべて、ＣＣＤに本来備わっていたり、ＣＣＤに寄生したりする様々な静電容量が、フローティングゲート上の所与の差分電荷によって誘導される差分電圧信号の使用可能な大きさおよび精度を制限するという事実に関連する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
比較器自動ゼロイングなどの様々な回路方式は、これらの問題を軽減するが、一般に動作速度を下げ、電力損失を増やす可能性がある。同様に、比較される電荷パケットが同じフローティングゲートに順々に提供される直列比較は、電荷比較精度を向上させ得るが、この方式は、ＣＣＤのサンプルレ―トをクロックレートの半分に低減し、この場合もまた、動作速度の低減を課す。
【課題を解決するための手段】
【０００７】
信号値のサンプルが電荷の対によって区別をつけて表され、電荷に対する蓄積、輸送、および算術演算の操作に電荷結合素子（ＣＣＤ）を使用するパイプライン型アナログデジタル変換器が提供される。パイプラインにおいて、連続する各ステージは、等しいまたはより小さい電荷差を解決する。いくつかのパイプラインステージの後、信号電荷対の同相モード成分が低減される。この同相モード電荷低減ステージに続くパイプラインステージは、低減された電荷容量およびサイズを有し、それによってより高感度の電荷比較が可能になる。この結果、Ａ／Ｄ変換器分解能が改良され、消費電力が低減される。
【０００８】
本発明は、以下の詳細な説明を添付の図面と併せ読めば、より完全に理解される。
【発明を実施するための最良の形態】
【０００９】
本発明の利点を明らかにするために、まず、従来技術の電荷ドメインパイプライン型ＡＤＣの動作の簡単な説明を行う。図１に、こうしたＡＤＣにおける典型的なパイプラインステージが示されている。この略図において、電荷移動パスは、太線矢印で示されており、通常の（配線）接続は、単線で示されている。
【００１０】
ＣＣＤ構造の詳細は、この説明には重要ではなく、図示されていない。同様にパイプラインステージ当たりの蓄積ゲートの数は、示されている数とは異なってもよい。この例に示されているパイプラインは、信号電荷対の２つの成分のために並列ＣＣＤレジスタを有する。信号電荷対が単一のＣＣＤレジスタにおいてインターリーブされる類似のパイプラインに基づくＡＤＣも、本発明の範囲内である。
【００１１】
次に図１を参照すると、パイプラインステージ１は、次のように動作する。差動信号電荷対ＱＰｉｎ２およびＱＭｉｎ４は、別のパイプラインステージまたは信号源からの入力としてステージに入る。要素６、８、１２、１４、１６、および１８は、電荷を蓄積することができる、ＣＣＤシフトレジスタ内の蓄積ゲートを表す。蓄積ゲート６および８は、フローティングゲートである。フローティングゲートは、信号電荷を引き付ける電圧にプリチャージされた後、電圧源から切断され、電気的に浮動状態のままにされるという特徴がある。２つの信号電荷は、フローティングゲート６および８下に移されると、ゲート６および８において比例した電圧変化を誘導する。結果として得られた電圧６ａおよび８ａは、電圧比較器１０によって比較される。比較器の決定は、このステージ（図示せず）からのデジタル出力ｂｏｕｔを構成し、２つの信号電荷ＱＰｉｎ２およびＱＭｉｎ４のうちのどちらが大きいかを示す。名目上等しい２つの基準電荷は、ゲート１２および１４下に蓄積される。入力電荷対がそれぞれゲート１６および１８に移されると、比較器の決定は、基準電荷のうちの一方を対のメンバーの小さい方に追加することを指示する。この場合、ゲート８の信号電荷８ｂは、ゲート６の信号電荷６ｂより小さく、したがって、ゲート１４からの基準電荷が、ゲート１８でゲート８からの信号電荷８ｂに追加される。ゲート１２からの未使用の基準電荷は、破棄される。ゲート６の信号電荷６ｂがゲート８の信号電荷８ｂより小さい場合、ゲート１２からの基準電荷が、ゲート１６でゲート６からの信号電荷６ｂに追加されることになる。ゲート１４からの未使用の基準電荷は、破棄されることになる。これらの比較および追加の操作の結果得られた電荷対は、それぞれ出力ＱＰｏｕｔ２０およびＱＭｏｕｔ２２としてゲート１６および１８を出る。
【００１２】
このプロセスは、連続するパイプラインステージで繰り返される。基準電荷は、通常、パイプラインの連続する各ステージでより小さくなる。基準電荷の低減は、通常、ステージ当たり１／２であり、比較器からのデジタル出力のバイナリコーディングをもたらす。
【００１３】
次に図２を参照すると、図１で示したタイプの４つのパイプラインステージを通るにつれて、信号電荷対Ｓｉｇ１およびＳｉｇ２がとる一連の値が示されている。図２に示されているように、電荷Ｓｉｇ１およびＳｉｇ２は、第１のステージに入力として提供される。上述したように、電荷が比較され、２つの電荷のうちの小さい方に基準電荷が追加される。ステージ１で、Ｓｉｇ２では、基準電荷がその値２４に追加されて値２６になり、Ｓｉｇ１は、その値２８のまま変わらない。各ステージで、基準信号は、直前のステージの基準信号の値の約半分である。ステージ２で、２つの信号が再度比較され、２つの信号のうちのより小さい方に基準電荷が追加される。この場合、Ｓｉｇ２では、再度基準電荷が追加されて、電荷レベル３０を生成し、この場合もＳｉｇ１は変わらない。ステージ３で、Ｓｉｇ１は現在、２つの信号のうちの小さい方であるため、基準電荷が追加されて、レベル３２を有する信号を生成する。このとき、Ｓｉｇ２は、レベル３０のまま変わらない。ステージ４で、２つの信号が比較され、再度Ｓｉｇ１がより小さく、基準電荷が追加されて、出力電荷レベル３４を生成し、一方この場合もＳｉｇ２は変わらない。容易にわかるように、２つの信号は、いくつかのステージにわたって収束する。
【００１４】
あるステージからの電荷出力は、入力時にそのステージに提供された電荷から２つの方法で変更される。第１に、ステージに入る電荷のうちのより小さい方は、追加された基準電荷の量だけ増える。この影響によって、いくつかのステージにわたって、２つの電荷が収束する。第２に、同相モードの電荷、つまり、２つの信号電荷の平均は、追加された基準電荷の半分だけ増える。ＱＰｉｎ＞ＱＭｉｎの場合、（図１に示すように）
ＱＰｏｕｔ＝ＱＰｉｎ    （式１）
ＱＭｏｕｔ＝ＱＭｉｎ＋ＱＲＥＦ  （式２）
となり、出力同相モードの電荷は、以下によって得られる。
【００１５】
ＱＣＭｏｕｔ＝（ＱＰｏｕｔ＋ＱＭｏｕｔ）／２＝（ＱＰｉｎ＋ＱＭｉｎ＋ＱＲＥＦ）／２＝ＱＣＭｉｎ＋ＱＲＥＦ／２    （式３）
両方の影響は、図２のグラフで見ることができる。これらの影響の結果、いくつかのステージにわたって、比較される電荷間の差はより小さくなり、一方、同相モードの電荷はより大きくなる。両方の影響は、電荷比較精度を低下させる。増加する同相モードの電荷は、その蓄積のために比較的大きいＣＣＤ静電容量を必要としながら、フローティングゲート容量ミスマッチの影響を悪化させる。電荷差が縮むことによって、誘起電圧差がより小さくなり、比較器のオフセットおよびノイズ、ならびにｋＴＣノイズの影響が悪化する。同相モードの電荷に対応する必要性のため、フローティングゲートの静電容量を低減することができない。そうでなければ、電荷比較の感度を高めるために、こうした低減を使用できることになる。
【００１６】
本明細書に開示されている本発明では、同相モードチャ―ジ低減の操作は、これらの性能の制限を軽減するために適用され、その結果、ＡＤＣ分解能の増加がもたらされる。
次に図３を参照すると、本発明の方法を使用する４ステージパイプライン型電荷ドメインＡＤＣが示されている。各ＡＤＣステージ３６、３８、４０、および４２は、図１に示されている一般のタイプと似ていてよい。同相モード（ＣＭ）低減ステージ４４がＡＤＣステージ３８と４０との間に挿入される。本発明の追加の実施形態は、ＣＭ低減ステージ４４の前および後ろにより多くのステージを含むことができる。結果として得られたアーキテクチャは、ＡＤＣパイプラインステージの第１のブロック４６、続いてＣＭ低減ステージ４４、続いてパイプライン型ステージの第２のブロック４８が続くものとして示すことができる。
【００１７】
ステージ３８の出力の差分電荷は、（上述したように）ステージ３６への差動入力電荷に比べて低減されているため、ステージ３６の入力で必要とされるより小さい同相モードの電荷によってサポートすることができる。ＣＭ低減ステージ４４は、それを通る電荷パケットのそれぞれから名目上同じ電荷を取り除く（すなわち、信号電荷対の各メンバーから等しい量を取り除き、同じ量を連続する各対から取り除く）。したがって、ステージ４０の入力に供給される送出信号電荷対は、同じ差分電荷を維持しながら、ステージ３８の出力に比べて低減された同相モードの電荷を有する。この低減された同相モードの電荷のため、下流のＣＣＤステージ４０および４２は、サイズおよび静電容量が比例して低減され得る。フローティングゲート静電容量ＣＦＧおよび同相モードの電荷の低減は、上述した分解能の制限の影響を軽減する。特に、ＣＦＧがより小さいため、差分電荷に対する差動フローティングゲート電圧の感度は高まる。さらに、同相モードの電荷が低減されるため、任意のＣＦＧミスマッチは、低減された見かけの電圧オフセットを生成する。さらに、ＣＦＧが低減されるため、ｋＴＣプリチャージノイズは、それに応じて低減される。上述した電荷−電圧変換感度の向上のため、比較器における電圧ノイズおよびオフセットの影響は、より小さい電荷エラーに変換される。
【００１８】
次に図４を参照すると、図３の回路の第１の３つのステージ３６、３８、および４４を通るにつれて、信号電荷対Ｓｉｇ１およびＳｉｇ２がとる一連の値が示されている。図４に示されているように、電荷Ｓｉｇ１およびＳｉｇ２は、第１のステージ３６に提供される。上述したように、電荷が比較され、２つの電荷のうちの小さい方に基準電荷が追加される。ステージ３６で、Ｓｉｇ２では、基準電荷がその値５０に追加されて値５２になり、一方Ｓｉｇ１は、その値５４のまま変わらない。各ステージで、基準電荷は、直前のステージの基準信号の値の約半分である。ステージ３８で、２つの電荷が比較され、基準電荷がより小さい方に追加される。この場合、Ｓｉｇ２では、再度基準電荷が追加されて、電荷レベル５６を生成し、この場合もＳｉｇ１は変わらない。次のステージ４４で、同相モード低減操作が実行され、その結果、Ｓｉｇ１信号が示されている値５８に低減される。同様に、Ｓｉｇ２は、同じ量だけ低減され、その結果、値６０になっている。図示したように、同相モード低減ステージ４４の出力での信号レベル５８と６０との間の差は、ステージ３８の出力での信号レベル５６と５４との間の差と同じである。同時に、レベル５８と６０との平均に等しい信号対の同相モード値が低減される。
【００１９】
上記の説明は、開示された本発明がより感度の高い電荷比較をどのように可能にし、したがってＡＤＣ分解能を向上させるかを示している。しかし、（バイナリ出力コードを直接生成するために必要な）ステージ間で基準スケーリングを２回行う電荷ドメインパイプラインＡＤＣでは、さらに欠点が残る。Ａ／Ｄ変換全体が１最下位ビット（ＬＳＢ）の精度になるには、各比較が１ＬＳＢの精度になる必要がある。パイプラインにおける初期の比較が間違っている場合、その比較分解能が初期のステージのものよりよい場合でも、下流ステージは、その間違いを訂正することができない。しかし、ここまで説明された開示された方法および装置は、第１のブロック４６のステージの分解能ではなく、第２のブロック４８のステージの分解能を向上させる。
【００２０】
サブレンジングＡＤＣでは一般的な技術を使用することによって、ＡＤＣ全体の分解能を第２のブロック４８のレベルに向上させることができる。ステージ間基準電荷スケーリングは、ＣＭ低減ステージで中断され、次のステージ（図３の４０）は、純粋なバイナリスケーリングによるものより大きい基準電荷を有する。通常、ステージ４０の基準電荷は、純粋なバイナリシーケンスにおけるその値の２倍である（すなわちステージ３８における基準電荷に等しい）。この技術によって、ステージ４０および４２は、最高でステージ３８の基準値までの前のステージのエラーを訂正することができる。したがって、ＡＤＣの第１のブロック４６には、ＡＤＣ全体のＬＳＢではなく、そのブロックのＬＳＢの精度の比較があればよい。したがって、向上されたブロック４８の分解能は、Ａ／Ｄ変換器全体に適用される。この技術は、事実上、ＣＭ低減ステージの後に余分な１つのステージを追加することを必要とする。つまり、ステージ４０の出力ビットは、ステージ３８のものと同じ大きさを表す。また、ブロック４６および４８からの２つのサブレンジ結果をマージするために追加されたロジックも必要とする。
【００２１】
その結果得られたアーキテクチャは、サブレンジング技術とＣＭ低減ステージとの組合せを含む。このアーキテクチャは、各ブロックがそれ自体パイプライン型サブＡＤＣであるサブレンジングＡＤＣを構成する。これは、本明細書では、「サブレンジングパイプライン型電荷ドメインＡＤＣ」と呼ばれる。
【００２２】
電荷ドメインＡＤＣの分解能を向上させることに加えて、本発明には、さらに、分解能が与えられた場合、その消費電力を低減する利点がある。この低減は、２つの方法で起こる。第１に、マルチステージアーキテクチャの各ブロックの比較器における緩やかな電圧分解能の要件のため、速度が与えられている場合、その電力は、低減され得る。第２に、ＡＤＣを含むＣＣＤをクロック制御するのに必要な電力は、以下の理由で低減される。信号が電荷として表されるすべてのＡＤＣについて、信号対雑音比は、最終的に、信号を表す電荷パケットのサイズによって制限される。したがって、任意のＡＤＣ分解能が与えられた場合、最低限の電荷パケットサイズが固定される。クロック電力の損失は、ＣＣＤ静電容量に比例し、ＣＣＤ静電容量は、信号電荷の大きさに比例する。記載したサブレンジングアーキテクチャでは、第１のブロックのみが全信号電荷に対応しなければならない。したがって、サイズが低減された下流ブロックでは、クロック電力の損失がより少ない。
【００２３】
本発明の別の用途は、第２のＣＭ低減ステージ、およびさらに小さいゲートサイズのパイプラインステージの第３のブロックを追加することによって、サブレンジング構造を拡張することである。この拡張の結果は、それぞれマルチステージパイプライン型（サブ）ＡＤＣから成る３ステージパイプラインのブロックである。この概念は、こうした拡張が有利であれば、当然これ以上のステージに拡張してもよい。
【００２４】
代替のパイプライン型電荷ドメインＡＤＣ実装では、差動対を構成する２つの電荷パケットは、単一のＣＣＤレジスタで連続的に運ばれる。この実装では、電荷比較は、同じフローティングゲートで時系列で行われ、したがって、フローティングゲートの容量ミスマッチおよび比較器ＤＣオフセットの影響をなくす。これらの特徴は、従来技術の制限として上述されている。単一レジスタ実装の負の結果は、ＣＣＤクロックレートが与えられた場合、サンプルレートが並列レジスタ実装のものの半分だけであることである。本発明は、この単一レジスタ、インターリーブ式電荷ＡＤＣ実装に同様に適用可能である。これは、ＣＭ低減後チャネル容量を低減することによって、フローティングゲートの電荷−電圧スケーリングを増やし、したがって電圧比較器への要求を低減するため、この用途では有用である。
【００２５】
別の実施形態では、フローティングゲート電荷の複製または他の手段を使用して、同相モード低減ブロックに入る電荷を増幅することが可能である。次いで、同相モード低減ステップは、この増幅された信号に適用され、または増幅プロセスと結合され、その結果、同相モードの電荷が相対的に低減され増幅された差動信号が得られる。
【００２６】
次に図５を参照すると、別の実施形態が示されている。ＣＭ低減ステージ６４では、信号電荷は、ＣＣＤ転送によるのではなく、金属接続上で一時的に輸送される。こうした金属での転送中、電荷を位相的に再配列し、および／または切り替えて、パスを変えることができる。したがって、ＣＭ低減ステージ出力電荷が２つ以上の送出ＣＣＤレジスタに逆多重化されることは可能である。
【００２７】
図５の要素６６および６８は、同相モード低減ステージ６４のすぐ前のパイプラインステージ、６２の最終蓄積ゲートを表している。７０および７２は、同相モード低減ステージ６４の後の第１のパイプラインステージ、７４の第１の蓄積ゲートを表す。要素７６および７８は、同相モード低減ステージ６４の後の第２のパイプラインステージ、８０の第１の蓄積ゲートを表す。蓄積ゲート７１および７３は、それぞれゲート７０および７２からの出力を蓄積する。蓄積ゲート７７および７９は、それぞれゲート７６および７８からの出力を蓄積する。パイプラインステージ７４および８０のそれぞれは、図３のステージ４０に等しい。この実施形態の追加の特徴は、同相モード低減ステージ６４が送出電荷パケット対を、ステージ６４の出力８２、８４と８６、８８との２組の間に交互に向けることである。これらの出力はそれぞれ、次の２つのパイプラインに提供される。その入力ステージは、それぞれ７４および８０である。ステージ６４は、図５に明示的に示されている逆多重化機能を、上述した同相モード低減機能に結合する。この図は、簡潔にするために、２つの送出パイプラインを示しているが、数は２つより多くてもよい。
【００２８】
この方法がＮ個の出力パイプラインとともに使用される場合、これらのＮ個のパイプラインのそれぞれは、同相モード低減ステージ６４の前のパイプラインステージのクロックレートの１／Ｎで動作できる。電荷比較をより高感度にするために、このより低いクロックレートを直接活用することができる。例えば、比較器の速度、およびしたがってノイズ帯域幅を低減することができ、比較器のより正確な自動ゼロイングを使用することができる。
【００２９】
あるいは、ステージ６４からの出力信号電荷対は、１対のチャネルに同時にではなく、同じＣＣＤチャネルに連続的に投入することができ、これによって、上述したように、連続的な電荷比較が可能になる。この概念は、図６に示されている（この場合も、送出パイプライン２つのみの場合を示しているが、より多くても可能である）。この代替には、ＣＭ低減ステージの後に複数の単一レジスタパイプラインがあるため、ＡＤＣ全体のサンプルレートは、ＡＤＣ全体が単一のレジスタに基づく場合のようには低減されない。
【００３０】
図６の要素９０および９２は、同相モード低減ステージ９６のすぐ前のパイプラインステージ、９４の最終蓄積ゲートを表している。ゲート９８および１００は、同相モード低減ステージ９６の後の第１のパイプラインステージ、１０２の第１の蓄積ゲートを表す。遅延ゲート１０４は、同相モード低減ステージ９６の出力１０６と蓄積ゲート９８との間に配置される。要素１０８および１１０は、同相モード低減ステージ９６の後の第２のパイプラインステージ、１１２の第１の蓄積ゲートを表す。遅延ゲート１０４は、同相モード低減ステージ９６の出力１１６と蓄積ゲート１０８との間に配置される。パイプラインステージ１０２および１１２のそれぞれは、図３のステージ４０に等しい。同相モード低減ステージ９６は、その送出電荷パケット対を、出力１０６、１１８と、１１６、１２０との２組の間に交互に向ける。蓄積ゲート９８および１００の出力は、要素１２２によってマージされ、次いで蓄積ゲート１２４に蓄積される。１２４において結果として得られた信号は、連続する電荷対を含み、それによって、上述したように、連続的な電荷比較が可能になる。同様に、蓄積ゲート１０８および１１０の出力は、要素１２６によってマージされ、次いで蓄積ゲート１２８に蓄積される。２１８において結果として得られた信号は、連続する電荷対を含み、それによって、上述したように、連続的な電荷比較が可能になる。この図は、簡潔にするために、２つの送出パイプラインを示しているが、数は２つより多くてもよい。
【００３１】
本発明において、信号電荷対がＡＤＣパイプラインのブロック間に伝わるにつれて、差分電荷信号に比べて信号電荷対の同相モードの電荷が低減することが開示されている。この同相モードの電荷の低減は、各電荷パケットから固定された電荷を取り除くことによって、受身的に達成することができる。本発明を実施するために、以下を含めて他の方法を使用することもできる。アクティブ回路を使用して、同相モード低減操作の直線性および／または速度を改良することができる。動的２重サンプリング有線伝送技術は一例であり、演算増幅器の積分器の使用はもう１つの例である。差分電荷パケット分割を使用して、下流電荷対を生成することができる。こうしたスプリッタは、アクティブゲインまたはバッファリング回路有りまたは無しの信号電荷パケットのフローティングゲートまたはフローティングディフュージョンセンサによって駆動することができる。送出電荷対の同相モード対差動モードの比率は、これらの方法のそれぞれにおける入ってくる電荷対のものに比べて低減されることを選択することができる。
【００３２】
本発明の好ましい実施形態を説明してきたが、これらの概念を組み込む他の実施形態を使用してもよいことは、当業者であれば今や明らかであろう。したがって、本発明は、記載した実施形態に限定されるのではなく、添付の特許請求の範囲の意図および範囲によってのみ限定されるものとすることを提起する。本明細書に記載したすべての出版物および参照は、参照により本明細書に全部明示的に組み込まれる。
【図面の簡単な説明】
【００３３】
【図１】従来技術の装置を示すブロック図である。
【図２】従来技術の装置の２つの電荷の流れを示すグラフである。
【図３】本発明を示すブロック図である。
【図４】本発明の２つの電荷の流れを示すグラフである。
【図５】本発明の多重化実施形態を示すブロック図である。
【図６】多重化装置のもう１つの実施形態を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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