(57)【要約】基板無し半導体パッケージ（１０）を形成する方法に関する。この方法は、ベースプレート（１２）上にキャリア（１６）を形成する工程と、集積回路（ＩＣ）ダイ（３２）をキャリア（１６）に取り付ける工程とを含む。次いで、ＩＣダイ（３２）がキャリア（１６）に電気的に接続される。ＩＣダイ（３２）、電気接続（３６）、およびキャリア（１６）を封入するように成形作業が実行される。その後、ベースプレート（１２）が除去される。
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【特許請求の範囲】
【請求項１】
半導体パッケージを形成する方法であって、
複数のキャビティを有するベースプレートを提供するベースプレート提供工程と、
はんだ材料を用いてベースプレート上にキャリアを形成するキャリア形成工程と、はんだ材料は複数のキャビティを充填することによって複数の柱を形成することと、
キャリア上に集積回路（ＩＣ）ダイを配置するダイ配置工程と、
ＩＣダイおよびキャリアを電気的に接続する電気接続工程と、
ＩＣダイ、電気接続、および少なくともキャリアの一部を封入するように成形作業を実行する成形工程と、からなる方法。
【請求項２】
成形工程の実行後にベースプレートを除去する工程と、柱の先端は露出されることと、を含む請求項１に記載の方法。
【請求項３】
はんだ材料はベースプレート上に２パスで印刷される請求項１に記載の方法。
【請求項４】
はんだ材料は、共晶はんだ、高鉛はんだ、および鉛フリーはんだのうちの１つである請求項３に記載の方法。
【請求項５】
はんだ材料はステンシルを用いてベースプレート上に印刷される請求項３に記載の方法。
【請求項６】
ステンシルの厚さは約０．１０２ｍｍ（約４ミル）未満である請求項５に記載の方法。
【請求項７】
ベースプレートは、はんだ材料から分離可能な材料から製造されている請求項１に記載の方法。
【請求項８】
ベースプレートの材料は、黒鉛、アルミニウム、およびステンレス鋼のうちの１つである請求項７に記載の方法。
【請求項９】
ベースプレートの厚さは約１ミリメートル（ｍｍ）未満である請求項８に記載の方法。
【請求項１０】
複数のキャビティの各々の深さは約０．４０ｍｍである請求項９に記載の方法。
【請求項１１】
複数のはんだ小滴を形成するように複数の柱をリフローする工程を含む請求項１に記載の方法。
【請求項１２】
複数のはんだ小滴からコントロールド・コラプス・チップ・キャリア・コネクション（Ｃ５）型の相互接続が形成される請求項１１に記載の方法。
【請求項１３】
ＩＣダイとキャリアとの間の電気接続はワイヤボンディングによる請求項１に記載の方法。
【請求項１４】
ＩＣダイは接着テープを用いてキャリアに取り付けられている請求項１に記載の方法。
【請求項１５】
接着テープおよびベースプレートの対向する表面間のスタンドオフは約０．０７５ｍｍに維持される請求項１４に記載の方法。
【請求項１６】
ＩＣダイとキャリアとの間の電気接続はフリップチップボンディングによる請求項１に記載の方法。
【請求項１７】
半導体パッケージを形成する方法であって、
複数のキャビティを有するベースプレートを提供するベースプレート提供工程と、
はんだ材料を用いてベースプレート上にキャリアを形成するキャリア形成工程と、はんだ材料は複数のキャビティを充填することによって複数のはんだ柱を形成することと、
キャリア上に集積回路（ＩＣ）ダイを取り付けるダイ取付工程と、
ＩＣダイを囲む複数のはんだ柱のそれぞれとＩＣダイのボンディングパッドとをワイヤボンディングするワイヤボンド工程と、
ＩＣダイ、電気接続、およびキャリアの一部を封入するように成形作業を実行する成形工程と、からなる方法。
【請求項１８】
柱の先端が露出されるように成形工程の実行後にベースプレートを除去する工程を含む請求項１７に記載の方法。
【請求項１９】
複数の半導体パッケージを形成する方法であって、
複数のキャビティを有するベースプレートを提供するベースプレート提供工程と、
はんだ材料を用いてベースプレート上にキャリアを形成するキャリア形成工程と、はんだ材料は複数のキャビティを充填することによって複数の柱を形成することと、
キャリア上に集積回路（ＩＣ）ダイを配置するダイ配置工程と、
ＩＣダイを複数の柱のそれぞれと電気的に接続する電気接続工程と、
ＩＣダイ、電気接続、および少なくともキャリアの一部を封入するように成形作業を実行する成形工程と、
複数のＩＣダイのうちの隣接するＩＣダイを分離するようにシンギュレート作業を実行することによって、複数の半導体パッケージを形成するシンギュレート工程と、からなる方法。
【請求項２０】
柱の先端を露出するようにベースプレートを除去する工程を含む請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスのパッケージングに関する。より詳細には、本発明は基板無し半導体パッケージを形成する方法に関する。
【背景技術】
【０００２】
リードフレームおよび基板は、従来、ダイ相互接続の媒体として用いられている。しかしながら、追加の材料コストおよび加工コストとは別に、例えば、プラスチック成形材料に対するリードフレームおよび基板の付着が不充分であることによるパッケージの剥離またはクラッキングや、リードフレームおよび基板の間の熱膨張率（ＣＴＥ）の差など、リードフレームおよび基板の使用に関連した他の多くの欠点が存在する。ダイ相互接続にリードフレームおよび基板を用いることから生じる問題により、得られる半導体パッケージの信頼度は損なわれ、集積回路（ＩＣ）ダイのパッケージングのコストが追加される。このため、信頼できる半導体パッケージを形成する安価な方法を有することが所望される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、本発明は、信頼できる半導体パッケージを製造する安価な方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上述のおよび他の目的ならびに利点を達成するために、本発明は、半導体パッケージを形成する方法を提供する。この方法は、複数のキャビティを有するベースプレートを提供する工程と、はんだ材料を用いてベースプレート上にキャリアを形成する工程とを含む。はんだ材料は複数のキャビティを充填することによって、複数のはんだ柱を形成する。次に、キャリア上に集積回路（ＩＣ）ダイが配置され、キャリアに電気的に接続される。最後に、ＩＣダイ、電気接続、および少なくともキャリアの一部を封入するように成形作業が実行される。その後、ベースプレートは除去される。
【０００５】
さらに、本発明は複数の半導体パッケージを形成する方法を提供する。この方法は、複数のキャビティを有するベースプレートを提供する工程と、はんだ材料を用いてベースプレート上にキャリアを形成する工程とを含む。はんだ材料は複数のキャビティを充填することによって、複数の柱を形成する。キャリア上に集積回路（ＩＣ）ダイが配置され、複数の柱のそれぞれと電気的に接続される。ＩＣダイ、電気接続、および少なくともキャリアの一部を封入するように成形作業が実行される。次いで、成形されたキャリアが複数のＩＣダイのうちの隣接するＩＣダイを分離するようにシンギュレートされることによって、複数の半導体パッケージが形成される。シンギュレーションの前または後に、ベースプレートが除去されてよい。
【発明を実施するための最良の形態】
【０００６】
ここで図１を参照する。図１には、複数の基板無し半導体パッケージを形成するために用いられるベースプレート１２を示す。ベースプレート１２は複数のキャビティ１４を備える。この特定の例では、キャビティ１４はベースプレート１２上に、２×３配列のキャビティ１４を形成するようにグループ化されている。各グループのキャビティ１４は、さらに６×６行列に配置されている。しかしながら、当業者には、ベースプレート１２におけるキャビティ１４の配置または数によって本発明が限定されないことが理解される。即ち、行列は６×６より大きくても小さくてもよく、行列の数は２×３以外であってもよい。例えば、下述の図１１におけるベースプレート１０２を参照されたい。
【０００７】
図２〜４，７〜１０は、本発明の実施形態による基板無し半導体パッケージを形成する方法を示す、拡大断面図である。図２，３には、図１のベースプレート１２上における、はんだ材料１６からなるキャリア１８の形成を示す。
【０００８】
ここで図２を参照すると、ベースプレート１２の上にステンシル２０が配置されており、スキージ２２を用いて、ペースト形態のはんだ材料１６をステンシル２０を通じて塗布し、キャリア１８を形成する。例えば、はんだ材料１６の塊がステンシル２０上に置かれ、次いで、スキージ２２によって、はんだ材料１６がベースプレート１２のキャビティ１４を充填するように、ステンシル２０を横切って塗布される。本発明の一実施形態では、ステンシル２０とベースプレート１２のキャビティ１４とがはんだ材料１６によって完全に充填されることを確実にするために、キャリア１８は、２パスで印刷される。代替案として、エアーディスペンサまたは容積制御ディスペンサなどのディスペンサシステムを用いて、はんだ材料１６を分配することが可能である。はんだ材料１６は、共晶はんだ、高鉛はんだ、または鉛フリーはんだであってよい。ベースプレート１２は、ベースプレート１２をはんだ材料１６から容易に分離可能とするためにベースプレート１２の上にコーティングを付着させる必要がないように、好適には、例えば、黒鉛、ステンレス鋼、またはアルミニウムなど、はんだ材料１６から容易に分離可能な材料から製造される。これに代えて、コーティングされたプレートまたは非付着性のプレートを使用可能である。所望の場合、ステンシル２０を介してベースプレート１２にはんだ材料１６を塗布した後、キャリア１８に剛性および伝導性を付加するために、はんだ材料１８の上に銅、金、銀などの金属めっき、または同様のめっきを形成可能である。この特定の例では、ベースプレート１２の厚さ、即ち、高さは、約０．５６ミリメートル（ｍｍ）であり、キャビティ１４の各々の深さは約０．４０ｍｍ、幅は約０．０７５ｍｍである。しかしながら、キャビティ１４の寸法、ベースプレート１２の厚さもしくは高さ、またはベースプレート１２が製造される材料によって本発明が限定されないことが理解される。この特定の例では、ステンシル２０の厚さは約０．０７６ｍｍ（約３ミル）であり、アルミニウムから製造されている。しかしながら、当業者には、印刷処理において用いられるステンシル２０の厚さによって本発明が限定されないことが理解される。むしろ、ステンシル２０の厚さは、ＩＣダイとベースプレート１２との間に必要な分離の程度に依存する（下述の図７のスタンドオフＨSTANDOFFを参照）。例えば、より小さな分離の程度が必要な場合、厚さが約０．０５１ｍｍ（約２ミル）のステンシルが用いられてもよい。反対に、より大きな分離が必要な場合、厚さが約０．１０２ｍｍ（約４ミル）のステンシルが用いられてもよい。はんだ材料１６が充分に冷却されて凝固するとき、ステンシル２０は除去される。
【０００９】
図３には、ステンシル２０が除去された後、ベースプレート１２上に形成されたキャリア１８を示す。図３に見られるように、キャリア１８は、ベースプレート１２のキャビティ１４に形成された複数のはんだ柱２４を備える。次に、第１のリフロー処理が行われる。第１のリフロー処理では、キャリア１８およびベースプレート１２にリフローオーブンを通過させる。オーブンの熱によって、キャリア１６、即ち、個々のはんだ柱２４が融解する。
【００１０】
図４には、第１のリフロー処理後のベースプレート１２およびキャリア１８を示す。見られるように、ベースプレート１２の上面２８を越えて伸びているキャリア１８の部分は、冷却されるとき、ほぼ同じ高さの複数のはんだバンプ２６を形成する。
【００１１】
ここで、図５，６を参照する。図５には、はんだ柱２４、即ち、図４のキャリア１８のうちの部分５の、拡大断面図を示し、図６には、従来のはんだボール３０の拡大断面図を示す。図５に示すはんだ柱２４は、はんだバンプ２６を備える。はんだバンプ２６は、ベースプレート１２の上面２８を越えて伸びるはんだ柱２４の一部である。はんだバンプ２６は、印刷処理において用いられるステンシル２０の厚さによって変化する傾斜角θBUMPを有する。一実施形態では、はんだバンプ２６の傾斜角θBUMPは、厚さ約０．０７６ｍｍ（約３ミル）のステンシルが用いられるとき１１．３°であり、厚さ約０．１０２ｍｍ（約４ミル）のステンシルが用いられるとき１４．９°である。はんだバンプ２６は、より厚いステンシルが用いられる場合、より丸みをおびるが、しかしながら、傾斜角θBALLが約４５°である図６の従来のはんだボール３０と比較されるとき、はんだバンプ２６は比較的平坦である。はんだバンプ２６が比較的平坦であるので、本発明では、ワイヤボンディングに備えてキャリア１８を平坦化するように鋳造する追加の工程は必要ない。これは、鋳造する工程を除去することによってアセンブリコストを減少させるのみならず、例えば、鋳造したはんだボール間の平坦性の欠如や、鋳造処理によってはんだボールに生じる損傷など、鋳造処理に関連した問題も回避される点で有利である。
【００１２】
ここで図７を参照すると、複数の集積回路（ＩＣ）ダイ３２はキャリア１８に取り付けられ、キャリア１８に電気的に接続されている。ＩＣダイ３２は、当業者には周知のように、ダイの背面に配置された接着剤もしくは接着材料によって、または接着テープによってなど、様々な手法によってキャリア１８に取り付けられてよい。この実施形態では、ＩＣダイ３２は、ラミネーションなどによって、例えば、硬質の伝導性エポキシテープ、非伝導性テープ、またはシリコン（Ｓｉ）テープ接着剤など、接着テープ３４に取り付けられている。キャリア１８の上に配置されて、加熱され易い接着テープ３４は、ＩＣダイ３２をキャリア１８に取り付ける。この特定の例においては、硬質の接着テープ３４およびベースプレート１２の対向する表面間では、スタンドオフＨSTANDOFFは約０．０７５ｍｍに維持される。しかしながら、ハンドオフＨSTANDOFFが印刷処理において用いられるステンシル２０の厚さに依存することが理解される。即ち、より薄いステンシルが用いられるとき、スタンドオフＨSTANDOFFはより大きく、反対に、より厚いステンシルが用いられるとき、より小さい。例えば、印刷処理において用いられるステンシル２０の厚さが約０．１０２ｍｍ（約４ミル）であるとき、スタンドオフＨSTANDOFFは約０．１０ｍｍに維持される。ＩＣダイ３２は、デジタル・シグナル・プロセッサ（ＤＳＰ）などのプロセッサ、メモリアドレスジェネレータなど特殊機能回路、または他のタイプの機能を実行する回路であってよい。ＩＣダイ３２はＣＭＯＳなど特定の技術に限定されておらず、任意の特定のウエハ技術によるものでもない。さらに、当業者には理解されるように、本発明は様々なダイ寸法に適応することが可能である。代表的な例のメモリダイの寸法は、約１５ｍｍ×１５ｍｍである。図７〜１０には取り付けられているダイを３つしか示さないが、キャリア１８の寸法、ＩＣダイ３２の寸法、および得られる基板無し半導体パッケージに必要な機能に応じて、より多いダイまたはより少ないダイがキャリア１８に取り付けられてよいことが理解される。ＩＣパッケージ内には、並行して配置され互いに相互接続された、同じ平坦なはんだ柱表面上に接合された、複数のダイが存在してもよい。この特定の例では、ＩＣダイ３２は、複数のワイヤ３６によってキャリア１８に電気的に接続されている。ワイヤ３６は、ＩＣダイ３２上のボンディングパッドを複数のはんだバンプ２６のそれぞれに接続する。電気接続を形成するために、既知のワイヤボンディング処理が用いられる。しかしながら、本発明がワイヤボンド型の接続に限定されないことが理解される。代替実施形態では、ＩＣダイ３２は、例えば、フリップチップバンプによってキャリア１８に電気的に接続される（図１２〜１５を参照）。ワイヤ３６は、金（Ａｕ）その他、当技術分野において周知である、市販の電気的に伝導性の材料から製造されてよい。図７に見られるように、キャリア１８はダイ相互接続の媒体として機能する。このため、リードフレームまたは基板を用意する必要はない。したがって、例えば、パッケージ剥離またはクラッキングなどリードフレームおよび基板の使用に伴う問題を、本発明によって回避することが可能である。
【００１３】
ここで図８を参照すると、ＩＣダイ３２、ワイヤボンドされたワイヤ３６、およびキャリア１８のはんだバンプ２６は、成形材料３８に封入されている。封入を実行するために、例えば、射出成形処理などの成形作業が用いられてもよい。成形材料３８は、硬質の接着テープ３４とはんだバンプ２６との間の空間４０を充填することが可能であるように、好適には、微細フィラー成形コンパウンドであり、ＩＣダイ３２、ワイヤボンドされたワイヤ３６、およびキャリア１８のはんだバンプ２６は１工程の成形作業で封入されることによって、伴う処理工程の数を減少させる。成形材料３８が充分に冷却されて凝固すると、ベースプレート１２は除去される。
【００１４】
図９には、ベースプレート１２の除去後、かつ、シンギュレーション動作前の、３つの基板無し半導体パッケージ１０を示す。見られるように、ベースプレート１２が除去された後、はんだ柱２４が露出される。本発明のさらなる実施形態では、キャリア１８に対し第２のリフロー処理が実行される。
【００１５】
図１０を参照する。図１０には、複数の基板無し半導体パッケージ１０を示す。図１０には、第２のリフロー処理後の基板無し半導体パッケージ１０を示す。図９のはんだ柱２４は、第２のリフロー処理中に融解される。冷却されたとき、はんだ柱は複数のはんだ小滴４２を形成する。はんだ小滴４２は、好適には、コントロールド・コラプス・チップ・キャリア・コネクション（Ｃｏｎｔｒｏｌｌｅｄ  ｃｏｌｌａｐｓｅ  ｃｈｉｐ  ｃａｒｒｉｅｒ  ｃｏｎｎｅｃｔｉｏｎ；Ｃ５）型の相互接続と同種である。したがって、従来のパッケージング処理と異なり、本発明には、基板無し半導体パッケージ１０に個別のＣ５はんだボールを取り付ける追加の処理工程は必要ない。また、本発明は、例えば、Ｃ５はんだボールの直径が一貫しないこと、Ｃ５はんだボールの欠損、Ｃ５はんだボールの橋絡、およびＣ５はんだボールがパッド汚染によりパッドに付着しないことなど、別々に形成されたＣ５はんだボールの取り付けに関連した問題を回避する。これに加えて、印刷の充填から貼り付けまでの各印刷作業のサイクルタイムは、典型的なはんだボール配置処理のサイクルタイムより短い。
【００１６】
次いで、隣接した複数のＩＣダイ３２は、例えば、個々の基板無し半導体パッケージ１０を形成するためのソー・シンギュレーションなど、シンギュレート作業によって垂線Ａ−ＡおよびＢ−Ｂに沿って分離されてよい。シンギュレートする工程は、好適には、第２のリフロー処理の後に実行される。しかしながら、当業者には、第２のリフロー処理の前にシンギュレートする工程が実行可能であることや、さらにはベースプレート１２を除去する前にもシンギュレーションが実行可能であることが理解される。
【００１７】
図１１〜１５には、本発明の別の実施形態による複数の基板無し半導体パッケージ１００を形成する方法を示す。
ここで図１１を参照する。図１１には、基板無し半導体パッケージ１００を形成するために用いられるベースプレート１０２の平面図を示す。ベースプレート１０２は複数のキャビティ１０４を備える。この特定の例では、キャビティ１０４はベースプレート１０２上に、２×３配列のキャビティ１０４を形成するようにグループ化されている。各グループのキャビティ１０４は、さらに複数のダイ支持領域１０６のそれぞれの周囲に配置されている。この特定の例では、ベースプレート１０２の高さ、即ち、厚さは、約０．５６ｍｍであり、キャビティ１０４の各々の深さは約０．４０ｍｍである。しかしながら、ベースプレート１０２の寸法またはキャビティ１０４の寸法によって本発明が限定されないことが理解される。上述のように、当業者には、キャビティ１０４の配置、形状、または数によって本発明が限定されないことが理解される。ベースプレート１０２は黒鉛またはアルミニウムボートから構成されてよい。これは再利用可能である。
【００１８】
図２〜４に関して上述において説明したように、ベースプレート１０２の上にステンシルが配置され、複数のキャリア１１０が形成される。ベースプレート１０２においては、２×３配列のグループのキャビティ１０４が存在するので、６つのキャリア１１０が形成される。ここで図１２を参照する。図１２には、キャビティ１０４に形成された複数のはんだ柱１１４を有するベースプレート１０２の断面図を示す。はんだ柱１１４のグループによって、キャリア１１０が形成される。この実施形態では、はんだ柱１１４はフリップチップダイ取り付け処理を行うように、Ｌ字形である。Ｌ字形の柱１１４は、図２〜４に関して説明したようなステンシル作業を用いて容易に形成される。フリップチップバンプ１１２を有する複数のＩＣダイ１０８は、はんだ柱１１４と接触しているフリップチップバンプ１１２によって複数のキャリア１１０のそれぞれに取り付けられる。
【００１９】
ＩＣダイ１０８は、デジタル・シグナル・プロセッサ（ＤＳＰ）などのプロセッサ、メモリアドレスジェネレータなど特殊機能回路、または他のタイプの機能を実行する回路であってよい。ＩＣダイ１０８はＣＭＯＳなど特定の技術に限定されておらず、任意の特定のウエハ技術によるものでもない。さらに、当業者には理解されるように、本発明は様々なダイ寸法に適応することが可能である。図１２〜１５には各々ダイを３つしか示さないが、キャリア１１０の寸法、ＩＣダイ１０８の寸法、および得られる基板無し半導体パッケージ１００に必要な機能に応じて、より多いダイまたはより少ないダイがキャリア１１０に取り付けられてよいことが理解される。ＩＣダイ１０８は、第１のリフロー処理に続き、キャリア１１０上のＩＣダイ１０８の集団配置によってキャリア１１０に取り付けられ電気的に接続されてよい。第１のリフロー処理中、フリップチップバンプ１１２を適所に固定するために、キャリア１１０上にホールまたはディンプル（図示せず）が提供されてよい。フリップチップバンプ１１２は、コントロールド・コラプス・チップ・コネクション（Ｃｏｎｔｒｏｌｌｅｄ  ｃｏｌｌａｐｓｅ  ｃｈｉｐ  ｃｏｎｎｅｃｔｉｏｎ；Ｃ４）型の相互接続を形成する。なお、キャリア１１０がそのような機能を提供するので、ダイ相互接続の媒体としてリードフレームまたは基板を用意する必要はない。したがって、処理工程の数およびアセンブリコストは低減され、リードフレームおよび基板の使用に伴う問題を回避することが可能である。
【００２０】
ここで図１３を参照すると、ＩＣダイ１０８、フリップチップバンプ１１２、およびキャリア１１０は、射出成形作業によってなど、成形材料１１６に封入されている。成形材料１１６は、ＩＣダイ１０８、フリップチップバンプ１１２、およびキャリア１１０が１工程の成形作業で封入され、必要な処理工程の数をさらに減少させるように、好適には、微細フィラー成形材料である。成形材料１１６が充分に冷却されて凝固すると、ベースプレート１０２は除去される。
【００２１】
図１４には、ベースプレート１０２の除去後の基板無し半導体パッケージ１００を示す。見られるように、ベースプレート１０２が除去されると、はんだ柱１１４が露出される。本発明のさらなる実施形態では、図１４の基板無し半導体パッケージ１００に対し、第２のリフロー処理が実行されてよい。
【００２２】
図１５には、第２のリフロー処理後の基板無し半導体パッケージ１００を示す。リフローオーブンの熱によって、はんだ柱１１４が融解する。冷却されたとき、はんだ柱１１４は複数のはんだ小滴１１８を形成する。コントロールド・コラプス・チップ・キャリア・コネクション（Ｃ５）型の相互接続が、はんだ小滴１１８から形成されてよい。したがって、従来のパッケージング処理と異なり、本発明には、高価なＣ５はんだボールを取り付ける追加の処理工程は必要ない。これはアセンブリコストを低減し、Ｃ５はんだボールの使用に関連した問題を回避する。
【００２３】
次いで、隣接した複数のＩＣダイ１０８は、例えば、個々の基板無し半導体パッケージ１００を形成するためのソー・シンギュレーションなど、シンギュレート作業によって垂線Ｃ−ＣおよびＤ−Ｄに沿って分離されてよい。シンギュレートする工程は、好適には、第２のリフロー処理の後に実行される。しかしながら、シンギュレートする工程は、図１４の基板無し半導体パッケージ１００からベースプレート１０２が取り除かれた後、かつ、第２のリフロー処理の前に、実行可能である。この特定の例では、封入されたＩＣダイ１０８の高さ、即ち、厚さは、約０．８０ｍｍであり、基板無し半導体パッケージ１００の各々の高さ、即ち、厚さＨPACKAGE は、約１．２ｍｍである。しかしながら、封入されたＩＣダイ１０８の寸法または基板無し半導体パッケージ１００の寸法によって本発明が限定されないことが理解される。
【００２４】
図１３〜１５のＩＣダイ１０８は完全に封入されているが、本発明の他の実施形態では、ＩＣダイの頂部は封入されたパッケージの頂部と同一平面上にあってもよい。基板無し半導体パッケージ１００はリードなしのボールグリッドアレイ（ＢＧＡ）型パッケージであってもよく、フリップチップのクアッド・フラット・ノーリード（Ｑｕａｄ  Ｆｌａｔ  Ｎｏ−Ｌｅａｄ；ＱＦＮ）型パッケージであってもよい。
【００２５】
上述の説明から明らかなように、本発明は、ダイ相互接続においてリードフレームおよび基板の使用を除くことによって、またＣ５はんだボールの取り付け、鋳造、およびアンダーフィル処理など従来の処理工程を除去することによって、信頼できる半導体パッケージを形成する安価な方法を提供する。本発明は現行の半導体アセンブリ設備を用いて実装可能であるので、追加の資本投資の必要はない。これに加えて、本発明によって形成される半導体パッケージのプロファイルは、厚さが約２．５ｍｍの従来のフリップチップパッケージと比較して、約１．２ｍｍまで低いなど、比較的低い。さらに、本発明は、従来のＣ５はんだボール取り付け処理に依らず、Ｃ５型の相互接続を形成可能な複数のはんだ小滴を有するキャリアを印刷することによって、高い生産性を達成する。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態による複数の基板無し半導体パッケージを形成するためのベースプレートの拡大平面図。
【図２】本発明の実施形態による図１のベースプレート上のキャリアの形成を示す拡大断面図。
【図３】本発明の実施形態による図１のベースプレート上のキャリアの形成を示す拡大断面図。
【図４】本発明の実施形態によるベースプレートおよび複数のはんだバンプを有するキャリアの拡大断面図。
【図５】図４のキャリアのはんだ柱の拡大図。
【図６】従来のはんだボールの拡大断面図。
【図７】図４のキャリアに取り付けられ電気的に接続された複数の半導体集積回路（ＩＣ）ダイの拡大断面図。
【図８】成形材料に封入された図７のＩＣダイの拡大断面図。
【図９】本発明の実施形態により形成された複数の基板無し半導体パッケージの拡大断面図。
【図１０】本発明により形成された複数の基板無し半導体パッケージの拡大断面図。
【図１１】本発明の別の実施形態による複数の基板無し半導体パッケージを形成するためのベースプレートの拡大平面図。
【図１２】図１１のベースプレート上に印刷されたキャリアに取り付けられ電気的に接続された複数のＩＣダイの拡大断面図。
【図１３】成形材料に封入された図１２のＩＣダイの拡大断面図。
【図１４】本発明の実施形態により形成された複数の基板無し半導体パッケージの拡大断面図。
【図１５】本発明のさらなる実施形態により形成された複数の基板無し半導体パッケージの拡大断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2008537332.tif 000015
【図１４】
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【図１５】
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【国際調査報告】
2008537332.tif 000018
2008537332.tif 000019