(57)【要約】  カルコゲニドメモリデバイス及びカルコゲニドコンピュータデバイスからなるアレイ用のエラー低減回路。エラー低減回路は、カルコゲニドデバイスの出力信号に付随するエラーを低減する。好ましい実施形態において、出力信号は抵抗値であり、エラー低減回路は、抵抗値のエラーまたは変動を低減する。エラー低減回路は、カルコゲニドデバイスからなるネットワークを含み、ネットワークの各々は、原理的には等価であり、また、同じ公称抵抗を有する同じ状態にプログラムされる。本発明のエラー低減回路のネットワーク内での多数のデバイスの包含は、出力信号におけるエラーに対する、動的変動及び製造ばらつきの両方の寄与の低減をもたらす。【選択図】図３Ａ
2008537272.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電性ストリップと、
第２の導電性ストリップと、
前記第１の導電性ストリップと第２の導電性ストリップとを相互接続し、カルコゲニドデバイスからなるネットワークを備えるエラー低減回路であって、前記ネットワークが、少なくとも２つのカルコゲニドデバイスを含む、エラー低減回路と、
を備えるアレイ要素。
【請求項２】
前記ネットワークの前記少なくとも２つのカルコゲニドデバイスが、前記導電性ストリップの間に直列に接続されている、請求項１に記載のアレイ要素。
【請求項３】
前記ネットワークの前記少なくとも２つのカルコゲニドデバイスが、前記導電性ストリップの間に並列に接続されている、請求項１に記載のアレイ要素。
【請求項４】
前記ネットワークは、並列に接続された少なくとも２つのカルコゲニドデバイスと、前記導電性ストリップの間に直列に接続された少なくとも２つのカルコゲニドデバイスとを含む、請求項１に記載のアレイ要素。
【請求項５】
前記第１及び第２の導電性ストリップが並列になっている、請求項１に記載のアレイ要素。
【請求項６】
前記エラー低減回路の動的変動の分散が、前記エラー低減回路の前記ネットワーク内の前記カルコゲニドデバイスのうちの単一の動的変動の分散よりも小さい、請求項１に記載のアレイ要素。
【請求項７】
前記エラー低減回路の製造ばらつきの分散が、前記エラー低減回路の前記ネットワーク内のカルコゲニドデバイスのうちの単一の製造ばらつきの分散よりも小さい、請求項６に記載のアレイ要素。
【請求項８】
前記エラー低減回路の動的変動の分散は、前記エラー低減回路の前記ネットワーク内のカルコゲニドデバイスの数が増加するのにつれて減少する、請求項１に記載のアレイ要素。
【請求項９】
前記動的変動の分散の前記減少は、前記ネットワーク内のデバイスの数について少なくとも線形である、請求項８に記載のアレイ要素。
【請求項１０】
前記動的変動の分散の前記減少は、前記ネットワーク内のデバイスの数の二乗に比例し、またはそれより大きい、請求項８に記載のアレイ要素。
【請求項１１】
前記エラー低減回路の製造ばらつきの分散は、前記エラー低減回路の前記ネットワーク内の前記カルコゲニドデバイスのうちの単一の製造ばらつきの分散よりも小さい、請求項１に記載のアレイ要素。
【請求項１２】
前記製造ばらつきの分散は、前記エラー低減回路の前記ネットワーク内の前記カルコゲニドデバイスの相関係数倍に等しいかそれ以下だけ低減される、請求項１１に記載のアレイ要素。
【請求項１３】
前記エラー低減回路の製造ばらつきの分散は、前記エラー低減回路の前記ネットワーク内のカルコゲニドデバイスの数が増加するのにつれて減少する、請求項１に記載のアレイ要素。
【請求項１４】
前記ネットワークの前記カルコゲニドデバイスが少なくとも２つのメモリデバイスを含み、前記メモリデバイスが複数の記憶状態を有し、前記記憶状態が、抵抗値によって識別可能である、請求項１に記載のアレイ要素。
【請求項１５】
前記複数の状態は、その抵抗値が、少なくとも１０倍は異なる記憶状態を含む、請求項１４に記載のアレイ要素。
【請求項１６】
前記複数の状態は、その抵抗値が、少なくとも１００倍は異なる記憶状態を含む、請求項１４に記載のアレイ要素。
【請求項１７】
前記複数の状態は、その抵抗値が、少なくとも１０００倍は異なる記憶状態を含む、請求項１４に記載のアレイ要素。
【請求項１８】
前記ネットワークは、少なくとも４つの前記メモリデバイスを含む、請求項１４に記載のアレイ要素。
【請求項１９】
前記ネットワークの前記カルコゲニドデバイスは、認識モードの機能で作動する少なくとも２つのカルコゲニドデバイスを含む、請求項１に記載のアレイ要素。
【請求項２０】
前記ネットワークの前記カルコゲニドデバイスは、少なくとも１つのメモリデバイスと、前記認識モードの機能で作動する少なくとも１つのデバイスとを含む、請求項１に記載のアレイ要素。
【請求項２１】
請求項１の複数のアレイ要素を備えるアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、カルコゲニドデバイスからなるネットワークに関する。より具体的には、この発明は、低減された読み出しエラーを表示するカルコゲニドデバイスからなるネットワークに関する。
【背景技術】
【０００２】
カルコゲニド物質は、スイッチング、メモリ、論理機能及び処理機能を有する工業用電子材料の新しい部類である。カルコゲニド物質の基本原理は、Ｓ．Ｒ．Ｏｖｓｈｉｎｓｋｙによって発見されており、開発が続けられている。カルコゲニドをベースとするデバイスの重要な部類は、スイッチング素子、メモリデバイス及び認識デバイスを含む。
【０００３】
カルコゲニドデバイスの初期研究は電気的スイッチング作用を実証し、抵抗性状態から導電性状態へのスイッチングが、実働しているカルコゲニド材料の臨界値以上の電圧を印加した時に誘導された。この効果は、ＯＴＳ（Ｏｖｏｎｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｓｗｉｔｃｈ）の基本であり、カルコゲニド物質の重要な実用的特徴である。該ＯＴＳは、１０１３サイクル以上の超高速スイッチング速度において、高度に再現可能なスイッチングを実現できる。
【０００４】
カルコゲニドデバイスの別の重要なグループは、メモリ素子である。カルコゲニド物質は、結晶状態、非晶質状態、および一定体積内で結晶相領域と非晶相とが連続的に変化する種々の割合で含む様々な中間的構造状態をとることが可能である。結晶状態は、最高の導電状態であり、最低の抵抗値を有し、一方、非晶質状態は、最小導電状態であり、最高の抵抗値を持つ。中間状態は、存在する結晶相及び非晶相の相対的割合に伴って変化する中間的抵抗性を呈する。カルコゲニド物質の結晶状態と非晶質状態の間の抵抗の差は、通常、数桁にわたる桁違いの大きさである。
【０００５】
カルコゲニドメモリデバイスの１つの種類は、記憶機能の基本として該物質の持つ広範囲の抵抗値を利用する。各抵抗値は、該カルコゲニド物質の別個の構造状態に対応し、１つまたは１つ以上の状態を選択して、記憶状態を定義するのに用いることができる。各記憶状態は、別個の抵抗値に相当し、各記憶抵抗値は、固有の情報内容を表す。操作上、カルコゲニドは、適切な振幅及び持続時間の電流パルスを与えることにより、特定の記憶状態にプログラムすることができる。各記憶状態は、該状態の電流パルス特性を与えることによりプログラムすることができ、各状態は、抵抗を測定し、それによって該状態を識別することにより、非破壊的方法で読み取ることができる。異なる状態間でプログラミングすることは、完全に可逆的であり、該メモリデバイスは、殆ど無制限のサイクルに対して書き込み及び読み出して、耐久性が良く高信頼性の動作を実現できる。カルコゲニド物質の可変抵抗による記憶機能は現在、市場に出始めているＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｖｅｒｓａｌ（ｏｒ  Ｕｎｉｆｉｅｄ）Ｍｅｍｏｒｙ）デバイスに利用されている。
【０００６】
また、カルコゲニド物質は、認識モードの機能性も有し、記憶機能の別のメカニズムとなりまたニューロンのような特性を示す。認識モードの作動においては、一連の構造状態を利用するけれども、各々の状態の結晶相部分は、広域的結合臨界値以下に保持される。この状態は、比較的高い抵抗値を有する一連の広域的未結合状態と、該広域的未結合状態よりもはるかに低い抵抗値を有し、広域的結合の実現に相当するセット状態とを含む。利用可能な広域的未結合状態は、カルコゲニド物質の非晶相から、非晶質領域及び結晶領域の両方を有する状態まで及び、この場合、該結晶領域は、該広域的結合臨界値を超える寸前である。
【０００７】
広域的未結合状態相互間の変換は、エネルギ（例えば、電流パルス状の電気エネルギ）をカルコゲニド物質に加えることによって行われる。該カルコゲニド物質に与えられたエネルギの各増分は、該カルコゲニド物質の結晶体積率の増加を引き起こし、それにより、該物質を一方の広域的未結合状態から他方の広域的未結合状態に変換する。該物質は、その広域的未結合状態にあるときには、結晶性広域的結合経路が不足しているため、その抵抗値は、該物質が異なる状態を経由するときも、高く、かつほとんど均一のままである。該結晶領域は、最終的には、十分な体積率を有することになり、該物質中に、広域的結合が実現されるように介在して、連続的な結晶経路が該物質全域に形成されることになる。この時点で、該カルコゲニド物質はセットされて、抵抗の著しい低下が発生する。該物質のさらなる変化は、該物質を広域的未結合状態のうちの１つにリセットするのに十分な量のエネルギを加えることによって生じる。
【０００８】
認識モードの作動における状態相互間の変換中の該カルコゲニド物質に加えられたエネルギは、上記ＯＵＭメモリの抵抗状態間の変換に通常必要なエネルギよりも小さい。該認識モードにおける該カルコゲニド物質の作用は、該物質が、１つの広域的未結合状態から次の状態へ進む際に、エネルギを蓄積し、広域的結合臨界値に達したときに放出し、セットされた状態へ変換されるという点で、生体ニューロンを連想させる。該広域的未結合状態の各々は、最後のリセット作動以来に該物質に加えられた全エネルギ増分の最終的な蓄積エネルギを反映する結晶相物質の構造形態を有する。
【０００９】
（スイッチング、記憶、累積及び認識作動を含む）作用およびこの発明の範囲内に含まれるカルコゲニド物質の化学的組成は、例えば、米国特許第６，６７１，７１０号明細書、同第６，７１４，９５４号明細書、同第６，０８７，６７４号明細書、同第５，１６６，７５８号明細書、同第５，２９６，７１６号明細書、同第５，５３４，７１１号明細書、同第５，５３６，９４７号明細書、同第５，５９６，５２２号明細書、同第５，８２５，０４６号明細書、同第５，６８７，１１２号明細書、同第５，９１２，８３９号明細書、同第３，２７１，５９１号明細書及び同第３，５３０，４４１号明細書に記載されており、これらの開示は、参照により本願明細書に組み込まれる。また、これらの引用文献は、カルコゲニド物質の作用を支配する提案されたメカニズムについても記載している。また、該参考文献は、一連の部分的結晶状態を経由した結晶状態から非晶質状態への構造変換（逆もまた同様）についても記載しており、結晶領域と非晶質領域の相対的割合が変化し、これが電気的及び光学的カルコゲニド物質の作動特性の根本原理となる。
【００１０】
カルコゲニド物質及びデバイスの現時点の商業的開発は、該デバイスからなるアレイの製造に指向している。カルコゲニド物質は、高密度メモリ、及び従来の２値記憶または多重値記憶方式に従って作動することができる論理及びニューラルアレイが実現可能なことを示す。さらに、カルコゲニド物質は、記憶及び処理能力の両方を単一のチップに集積し、それにより、高速作動を可能にする。ニューラル機能は、これまで不可能であった並行処理を実現する可能性も提供する。カルコゲニドをベースとするコンピュータアレイは、従来のシリコン素子と共に容易に集積化することができる薄膜パッケージ内に作り込むことができるため、処理観点から好ましい。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
カルコゲニド物質によって提供される利点を最大限に生かすためには、多数の素子を含むアレイを形成することが必要であり、この場合、各素子は、可能な限り小さく、また、このようなアレイを形成する際には、出力信号のエラーを最小限にすることが必要である。カルコゲニドアレイからの読み出し及び書き込みの際のエラーを最小限にするための方策は、用途の利用可能な範囲をさらに拡大するために、当該技術分野において所望されている。
【課題を解決するための手段】
【００１２】
この発明において、本発明者等は、そのエラーが、回路の個々のデバイスに付随するエラーと比較して低減されている出力信号を生成するように構成されているカルコゲニド素子からなる回路を提供する。このエラー低減回路は、その構成が、該回路の出力信号の全体的な変化が、該回路を構成する個々の素子の変化よりも少ないようになっているカルコゲニド素子からなる直列、並列または直列／並列ネットワークを備える。本発明のエラー低減回路のカルコゲニドネットワークは、カルコゲニド素子からなる正方形（ｎ×ｎ）、矩形（ｎ×ｍ）または線形（ｎ×１または１×ｎ）の組合せを含むことができる。
【００１３】
一実施形態において、本発明のエラー低減回路は、該出力信号の読み出しに付随するエラーに対する動的変動の寄与の低減を実現できる。別の実施形態においては、本発明のエラー低減回路は、該出力信号の読み出しに付随するエラーに対する製造ばらつきの寄与の低減を実現できる。また別の実施形態においては、本発明のエラー低減回路は、該出力信号の読み出しに付随するエラーに対する動的変動及び製造ばらつきの両方の寄与の低減を実現できる。
【００１４】
本発明のエラー低減回路は、導電性ストリップを相互接続して、アレイを形成するのに用いることができるアレイ要素を形成するのに用いることができ、この場合、該アレイ要素の読み出しエラーは、各アレイ要素が単一のカルコゲニド素子のみを有する同様のアレイと比較して低減される。
【発明を実施するための最良の形態】
【００１５】
カルコゲニド電子装置の開発における重要な目的は、多数の作動サイクルの後に完全に再現可能である出力信号を有するデバイス及びアレイの製造である。該出力信号の再現性は、該デバイスに対するデータ書き込み及び読み出しに関連するプロセス、該デバイスをプログラミングする際に必要なプロセスに関連する作動パラメータ、および該デバイスの製造に用いられる方法の影響を受ける。
【００１６】
カルコゲニドデバイスの場合、該出力信号は、通常は抵抗値の読みであり、読み出しプロセスは、該カルコゲニド物質の状態によって支配されるデバイス抵抗の測定を必要とする。抵抗測定は、該デバイスに電圧を与えて、該デバイスを流れる電流を測定することにより、または、該デバイスに電流を与えて、該デバイス両端の電圧を測定することにより得ることができる。いずれにしても、読み出しプロセスの目的は、読み出し作動中に、記憶された情報内容が変わらないように、該カルコゲニド物質の状態の変化を防ぐことである。実際には、このことは、該物質の状態を変化させるには低すぎる読み出し電圧または読み出し電流を与えることによって達成され、その結果、該読み出しは、非破壊的になる。該読み出しプロセスの非破壊的性質により、該デバイスの読み出しが、出力信号に重大なエラーをもたらさないことが期待される。
【００１７】
書き込みプロセスは、該カルコゲニド物質を所望の状態にプログラムするのに十分な量のエネルギを該カルコゲニド物質に印加することを必要とする。該状態は、本願明細書において上述したように、認識状態または記憶状態とすることができる。書き込みプロセスは、何らかの形態のエネルギ入力によって実行することができ、通常、電流パルスとしての電気エネルギの印加によって遂行される。該カルコゲニド物質をプログラムするためには、該パルスの振幅及び持続時間は、該物質に与えられるエネルギが、該カルコゲニド物質の所望のプログラミング状態への変換を誘発するのに必要なエネルギに相当するように制御しなければならない。繰り返して作動する時には、正確な計算値と比較しての実際の印加電流パルスの持続時間または振幅の変動は、該カルコゲニド物質に与えられるエネルギの変動をもたらす。また、これらの変動は、該物質がプログラムされる状態の変動をもたらし、また、このことは、該デバイスの出力信号の変動をもたらす。測定した抵抗の計算値からの逸脱は、該出力信号のエラーに対する寄与を表わし、パルス振幅またはパルス持続時間等の、該カルコゲニド物質にエネルギを与えるのに用いられる作動特性のゆらぎがこれらのエラーの原因となる。これらのエラーは該物質の繰り返しプログラミング時の出力信号の意図しない偏差にあたるので、、本願明細書においては、動的エラー、動的変化、動的ゆらぎ等と呼ぶ。
【００１８】
出力信号におけるエラーの別の原因となる可能性のあるものは、製造プロセスにおける該デバイスの本来のデザインからの逸脱である。この逸脱は、該カルコゲニド物質を形成するのに用いられる蒸着プロセス、および該デバイスパッケージを形成するのに必要な他の処理ステップにおいて発生する可能性がある。該カルコゲニド物質は、スパッタリング、物理蒸着法、化学蒸着法等の物理的または化学的蒸着技術により形成され、これらの技術の各々は、多数の異なる処理パラメータの制御を要する。該処理パラメータの変動は、本来のデザインからの該カルコゲニド物質の組成および／または品質の逸脱につながる可能性がある。蒸着前駆物質の処理温度、圧力、分量または流量、蒸着時間および純度等の因子は、蒸着されたカルコゲニド物質の特性に影響を及ぼす可能性がある。組成または品質の乱れは、特定のプログラミング条件の場合の該物質の出力信号の乱れにつながる。同様に、デバイス形成は、該カルコゲニド物質と接触する電極の配置、ならびにその周囲の保護層または誘電体層の配置を必要とする。また、該カルコゲニド素子の周辺コンポーネントの形成における変動は、出力信号のエラーの一因となる可能性がある。本来のデバイスデザインからの逸脱に起因するエラーは、本願明細書において、製造エラー、製造ゆらぎ、製造変化等と呼ぶことができる。より大きなアレイは、大量のデバイスについてのデバイス特性の均一性を要するため、製造エラーは、より大きなデバイスアレイの製造において特に重要となる。
【００１９】
デバイスの出力信号のエラーの低減は、デバイスをプログラム及び形成するのに用いられる方法及び設備に関する厳密な品質管理によって制御することができる。しかし、ある時点、すなわち、エラーに関して良好な制御を実現するためのコストが、実現されるエラーの低減を超える時点で、収益逓減限界に至る。最終的には、作動及び製造方法の特定の組み合わせが基本的な限界に達し、さらなる改善には、新たなテクノロジーの採用が必要となる。しかし、新たな製造組織全体の開発に付随する高いコストにより、一般的には、現在のテクノロジーを完全に最適化すること、およびエラーを低減するための他の方策を生み出すことが、少なくとも短期的には、費用効果がより高い。
【００２０】
本発明においては、カルコゲニドデバイスの出力信号の信頼性を向上する一般的方法が提示される。該方法は、単一のデバイスとは対照的に、情報を記憶し抽出するための、該デバイスの複合組合せを使用する。本発明のデバイスの組合せは、本願明細書においては、エラー低減回路と呼ぶ。本発明者等は、本願明細書において、該回路に含まれるデバイスの数の二乗に対応する該回路の出力信号のエラーの低減を実証する。すなわち、特定のプログラミング状態を確立するのに用いられるデバイスの数としては重複があるようであっても、本発明は、エラー低減に関して顕著な究極的利益をもたらす。
【００２１】
本発明の典型的な利点は、本願明細書において上述した多重状態のＯＵＭ型のカルコゲニドメモリデバイスを考察することによって説明することができる。この種のカルコゲニドメモリデバイスの場合の概略的特性曲線を図１に示す。図１の特性曲線１０は、一定時間だけ印加する電流パルスの振幅Ｉの関数としての多状態メモリデバイスの抵抗Ｒの変化を表す。典型的な記憶状態即ちプログラミング状態２０も図示されている。抵抗Ｒは、各状態と対応し、その値は、該状態を特徴づける。該状態の各々は、数、文字、符号、単語等の情報単位と対応させることができ、また、該デバイスの抵抗の測定値は最も都合の良い該デバイスの出力信号、該デバイスの状態を特定し、該デバイスの現在の状態の情報内容を生成する。また、電流振幅も該状態の各々に対応させることが出来、その値は、該デバイスを特定の状態にプログラムするのに必要な電流に相当する。この種のカルコゲニドメモリデバイスは、直接重ね書き可能性を特徴とするため、該デバイスは、必要な振幅を有する電流パルスを印加することにより、該状態のいずれか１つから他のいずれかの状態へプログラムすることができる。図１に示すプログラミング状態２０は、このような状態の代表的なものである。カルコゲニド物質の利用可能な状態は連続的な範囲にわたり、実際の作動の際にはこれらの状態中のサブセットの中から多様な状態を選んで使用することができ、それらのサブセット中には多数または少数の状態もあり、および／またはそれらの間の抵抗の大きなまたは小さな間隔を有する状態もある。  好ましい実施形態において、該サブセットの最大抵抗状態と最低抵抗状態との間の抵抗の比は、少なくとも数値にして１桁である。より好ましい実施形態においては、該サブセットの最大抵抗状態と最低抵抗状態との間の抵抗の比は、少なくとも２桁である。更に好ましい実施形態において、該サブセットの最大抵抗状態と最低抵抗状態との間の抵抗の比は、少なくとも３桁である。
【００２２】
図２Ａは、典型的な作動構成におけるカルコゲニドデバイスの図を示す。デバイス１０５は、カルコゲニド物質を含み、接点１３０において導電性ストリップ１１０に、接点１４０において導電性ストリップ１２０に接続されている。デバイス１０５は、導電性ストリップ１１０、１２０間に相互接続されている。導電性ストリップ１１０は、アドレス指定ライン等の導電性ラインとすることができ、本願明細書において、“Ｘライン”と呼び、導電性ライン１２０もアドレス指定ライン等の導電性ラインとすることができ、本願明細書において、“Ｙライン”と呼ぶ。典型的には、作動中に、プログラミング信号がＸラインに与えられ、出力信号がＹラインから得られる。図２Ａに示す構成は、１つのアレイの単一の節点におけるデバイス構成の典型である。また、図２Ａに示す構成は、１つのアレイにおける導電性ストリップの交差点におけるデバイス構成を示すため、本願明細書において、アレイ要素と呼ぶことができる。図２Ｂは、該デバイス近傍の図２Ａの部分の拡大図を示す。
【００２３】
上述したように、動的変化及び製造ばらつきは、デバイスの出力信号におけるエラーの源泉として考えることができる。特定の状態の単一のデバイスを考察すると、上記状態の抵抗に対する動的変化の寄与は、
【数１】
2008537272.tif 000003
【００２４】
と表すことができ、ただし、Ｒは、該デバイスの作動中の特定の瞬間における該状態の該デバイスの測定した抵抗値であり、Ｒ０は、該状態における該デバイスの時間平均抵抗値であり、Δ１Ｒは、該平均からの動的ずれである。平均値Ｒ０も同様に、製造ばらつきのため、設計値Ｒ０から逸脱する。製造ばらつきの該平均値に対する寄与は、
【数２】
2008537272.tif 000004
【００２５】
と表すことができ、ここで、Δ２Ｒは、製造ばらつきを表す。測定した抵抗Ｒは、
【数３】
2008537272.tif 000005
【００２６】
または、より簡約すると、
【数４】
2008537272.tif 000006
【数５】
2008537272.tif 000007
【００２７】
で与えられる。実際には、単一のデバイスの場合においては、製造ばらつきは、該デバイスの測定結果を較正することによりそのばらつきを相殺することができるため殆ど問題にする必要が無い。
【００２８】
ここで、単一のデバイスを２つ又は２つ以上のデバイスを含む回路で置き換えた場合の該出力信号の動的変動及び製造ばらつきに対する影響について考察する。本発明の回路は、２つ又は２つ以上の単一デバイスの直列・並列の組合せであり、本願明細書において、以下に説明する理由から、エラー低減回路またはカルコゲニドデバイスからなるネットワークを含むエラー低減回路と呼ぶことができる。
【００２９】
本発明による典型的なエラー低減回路の概略図を図３Ａに示す。図３Ａは、カルコゲニドデバイス２０５、２１５、２２５、２３５及び接点２３０及び２４０を含む４デバイスエラー低減回路２００を示す。該デバイスは、２×２直列・並列組合せで配列されている。該２×２直列・並列組合せは、本願明細書において、２×２ネットワークと呼ぶこともできる。接点２３０及び２４０は、例えば、それぞれ、Ｘライン及びＹラインへの接点、または、導電性ストリップからなるいずれかの組み合わせの間の接点を意味する。エラー低減回路２００は、図３Ｂに示すようなアレイ状の導電性ストリップの交差部における節点デバイスとして用いることができる。図３Ｂは、導電性ストリップ２６０と導電性ストリップ２７０との間に相互接続されたエラー低減回路２００を含むアレイ要素２５０を示す。
【００３０】
本発明の一般的なエラー低減回路は、導電性ストリップを相互接続するために、接点間に直列に、並列に、または直列・並列の組合せで配置された任意の数のデバイスを含むことができる。好ましい実施形態において、本発明の回路は、該デバイスからなるｎ×ｍのネットワークを含む。特に好ましい実施形態において、本発明の回路は、該デバイスからなるｎ×ｎのネットワークを含む。
【００３１】
好ましい実施形態において、本発明のエラー低減回路のネットワーク内の各カルコゲニドデバイスは、原則的には等価である。該ネットワーク内の各デバイスは、上述した動的変動及び製造ばらつきに影響される。本発明のエラー低減回路によって与えられる利点は、該回路内のネットワークの全体的なエラーまたは変動が如何に該回路内のデバイスの数の増加に影響されるかを計算することにより、このエラーを、単一のデバイスのエラーと比較することによって実証することができる。説明のため、ｎ×ｎのネットワークを含むエラー低減回路を考察する。各デバイスは、原則としては等価であり同じ処理状態または記憶状態にプログラムされていると仮定する。指数ｉ及びｊを、ネットワーク内の異なるデバイスを指すための符号として用い、この場合、指数ｉは、ネットワークにおけるデバイスの行位置を示し、指数ｊは、デバイスの列位置を示す。指数ｉ及びｊは、１からｎまでの値をとる。特定の状態におけるｉ番目の行及びｊ番目の列におけるデバイスの抵抗値は、Ｒｉｊで示される。
【００３２】
ネットワークの全体の抵抗Ｒは、
【数６】
2008537272.tif 000008
【００３３】
で示される。上述したように、各デバイスは、作動中に、平均値を中心としての動的変動を示す。Ｒ０ｉｊが平均抵抗値を示し、Δ１Ｒｉｊが、ｉ番目の行及びｊ番目の列における該デバイスの動的変動を示すものとする。該動的変動の該抵抗に対する寄与は、
【数７】
2008537272.tif 000009
【００３４】
と表すことができる。また、上述したように、平均値Ｒ０ijも同様に、製造ばらつきのため、その設計値Ｒ０から逸脱する。この例示のネットワークにおける全てのデバイスの各々は、原理的には同一であることが意図されており、全ての該デバイスの設計値は同じである。従って、製造ばらつきの該平均値に対する寄与は、
【数８】
2008537272.tif 000010
【００３５】
で表すことができ、ただし、Δ２Ｒｉｊは、ｉ番目の行及びｊ番目の列における該デバイスの製造ばらつきに相当する。
【００３６】
ここで、測定した抵抗Ｒｉｊは、
【数９】
2008537272.tif 000011
【００３７】
または、より簡約すると、
【数１０】
2008537272.tif 000012
【００３８】
と表すことができ、ここで、ΔＲｉｊは、ｉ番目の行及びｊ番目の列における該デバイスの抵抗の、その設計値からの偏差の測定値にあたり、
【数１１】
2008537272.tif 000013
【００３９】
で示される。等式（２）を等式（１）に代入すると、
【数１２】
2008537272.tif 000014
【００４０】
となり、ここで、Ｒ０は、（個々のデバイスの設計抵抗値に相当する）該ネットワークの設計抵抗値であり、ΔＲは、該ネットワークの設計抵抗値からの偏差である。等式（３）最初に簡約すると、
【数１３】
2008537272.tif 000015
【００４１】
となる。
【００４２】
本発明に付随する主要な有益な効果を説明する目的のため、変動項Δ１Ｒｉｊ、Δ２Ｒｉｊ及びΔＲｉｊは、ｉ及びｊの全ての値について、設計値Ｒ０よりもはるかに小さいという仮定つまり、
【数１４】
2008537272.tif 000016
【００４３】
であると仮定して、計算を続ける。等式（４）の右辺をテーラー展開し、等式（５）の仮定により高次の項を切り捨てて、ΔＲｉｊにおける最低次の項のみを残すと、
【数１５】
2008537272.tif 000017
【００４４】
となる。簡約すると、
【数１６】
2008537272.tif 000018
【００４５】
となり、ただしここで、
【数１７】
2008537272.tif 000019
【００４６】
である。
【００４７】
また、説明の便宜のため、動的変動（Δ１Ｒｉｊ）及び製造ばらつき（Δ２Ｒｉｊ）は統計的に独立していると仮定する。Δ１Ｒｉｊの統計性とは、行ｉ及び列ｊに配置されたデバイスの繰り返し作動中のその値の経時的変動の分布を指す。Δ２Ｒｉｊの統計性とは、該ネットワークにおける異なるデバイスに対する製造プロセス中に生じた製造ばらつきの分布を指す。設計値Ｒ０  とは、Δ１ＲｉｊとΔ２Ｒｉｊの平均がゼロになるべきものである。その結果として、該ネットワークの変動Δ１Ｒ及びΔ２Ｒの平均はゼロとなり、
【数１８】
2008537272.tif 000020
【００４８】
となる。
【００４９】
本発明の重要性は、個々のデバイスの分散と比較して本発明のエラー低減回路がネットワークの分散に対する有益な効果があるということである。ネットワークの抵抗の分散は、
【数１９】
2008537272.tif 000021
【００５０】
である。動的変動と製造ばらつきの独立性の仮定の下で、相互相関項
【数２０】
2008537272.tif 000022
【００５１】
はゼロとなり、該ネットワークの分散は、
【数２１】
2008537272.tif 000023
【００５２】
となる。動的変動Δ１Ｒの分散は
【数２２】
2008537272.tif 000024
【００５３】
となる。異なるデバイスの動的変動には相関はないため、これは、
【数２３】
2008537272.tif 000025
【００５４】
と簡約される。この例の場合に適用した単純化仮定によると、全てのデバイスの動的変化は同じである。σ２１を個々のデバイスの分散とすると、
【数２４】
2008537272.tif 000026
【００５５】
となり、その結果、該ネットワークの動的変動の分散は、
【数２５】
2008537272.tif 000027
【００５６】
と表すことができる。
【００５７】
等式（６）は、本発明のエラー低減回路におけるｎ×ｎのネットワークを使用することにより、単一のデバイスと比較して、作動ノイズをその分散においてｎ２倍減少し、または、その大きさ以下の標準偏差においてｎ倍低減する動的エラー補正を実行できることを表している。例えば、図３Ａ及び図３Ｂに示したネットワーク等の２×２のネットワークは、単一のデバイスの分散に比して、測定した抵抗の分散の４倍の低減をもたらす。
【００５８】
好ましい実施形態において、単一のデバイスに比して本発明のエラー低減回路によってもたらされる動的変動の分散の減少は、該エラー低減回路のカルコゲニドデバイスからなるネットワークに含まれるデバイスの数に少なくとも比例する。より好ましい実施形態においては、動的変動の分散の減少は、該エラー低減回路のカルコゲニドデバイスからなるネットワークに含まれるデバイスの数の二乗であり、またはより大きい。
【００５９】
製造ばらつきΔ２Ｒは、分散
【数２６】
2008537272.tif 000028
【００６０】
を有する。本発明のエラー低減回路のネットワークに使用されるデバイスは、通常は、同時に、および互いに空間的に近接して製造されるため、製造ばらつきの相互相関は無視することができない。その結果として、発明者等は、製造ばらつきの分散
【数２７】
2008537272.tif 000029
【００６１】
を考察する場合、自己相関と相互相関を区別し、ただし、ｃは、その大きさは１か１以下であり、また、その値は、この例では、全ての組み合わせの場合で同じであると仮定されている相関係数である。これらの結果を組合わせると、該ネットワークの製造ばらつきの分散に対して次の式が与えられる。
【数２８】
2008537272.tif 000030
【００６２】
製造ばらつきにおける最小分散はゼロであり、一方、最大分散は、ｃ＝１の場合に生じる。従って、製造ばらつきの分散は、次の範囲内にある。
【数２９】
2008537272.tif 000031
【００６３】
所定の値ｃの場合、等式（７）の後者は、ｎが増加するにつれて、製造ばらつきの分散がｃσ２２に近づくことを表しており、その結果、本発明のエラー低減回路は、製造エラーの分散を少なくともｃ倍だけ低減することができる。
【００６４】
従って、本発明は、カルコゲニドデバイスの抵抗の読み出しまたはその他の出力信号に関連する動的エラー及び製造エラーの両方を低減するエラー低減回路を実現できる。アドレス指定ラインまたは導電性ストリップのＸ−Ｙ交差点に、デバイスからなるネットワークを備えるエラー低減回路を設けることにより、該エラー低減の効果は、該ネットワーク内のデバイスの数の増加に従って拡大することが明らかされた。本発明は、一般に、矩形（ｎ×ｍ）、線形（ｎ×１または１×ｎ）および非直交アレイを含む、任意のサイズのカルコゲニドデバイスからなるネットワークを含むエラー低減回路まで拡大適用する。さらに、本発明の原理は、累積または認識モードの作動におけるカルコゲニドデバイスの作動まで拡大適用し、また、該累積モードまたは認識モードで作動するカルコゲニドデバイスを含むエラー低減回路は、本発明の範囲内にある。
【００６５】
本発明のエラー低減回路はさらに、導電性ストリップの交差接点に配置された複数のアレイ要素を有するアレイに組み込むことができ、この場合、各アレイ要素は、図４に示すように、本発明のエラー低減回路を含む。図４は、アレイ要素からなる２×２の格子を含むアレイ３００の一部を示す。図４は、水平導電性ストリップ３１０及び３２０、垂直導電性ストリップ３３０及び３４０、およびそれぞれ本発明によるエラー低減回路３５０、３６０、３７０及び３８０を含む、符号３１５、３２５、３３５及び３４５の箇所に描かれているアレイ要素を示す。各アレイ要素の場合、エラー低減回路は、水平導電性ストリップと垂直導電性ストリップとを相互接続する。各エラー低減回路は、上述したように、カルコゲニドデバイスからなるネットワークを含む。これらのネットワークは、上述したように、ｎ×ｎ、ｎ×ｍ、ｎ×１、１×ｎまたは非直交アレイとすることができる。エラー低減回路３５０、３６０、３７０及び３８０は、各アレイ要素においては、１つのみのカルコゲニドデバイスを含む類似のアレイと比較して、該アレイ内のそれぞれの要素における動的変動及び製造ばらつきに付随するエラーの低減を実現できる。該アレイの異なるアレイ要素に含まれている該エラー低減回路は、同じかまたは異なるサイズ及び配列のネットワークを含んでもよく、また、同じかまたは異なる状態にプログラムすることができる。
【００６６】
本発明はさらに、エラー低減回路が、アレイ状に、または他の方法で導電性ストリップ間に配置された相互接続デバイスとして用いられる実施形態を含む。このような構成も、アレイ要素と呼ぶことができる。これらの実施形態において、本発明のエラー低減回路は、相互接続された導電性ストリップの相互間の抵抗または電流を調節する。この実施形態における該導電性ストリップは、交差させてもよく、あるいは、例えば、並列に、または同一直線上配列で配列してもよい。例えば、図５Ａは、導電性ストリップ４２０と導電性ストリップ４３０との間に相互接続されたエラー低減回路４１０を含むアレイ要素４００を示す。別の実施例として、図５Ｂは、導電性ストリップ５２０と導電性ストリップ５３０との間に相互接続されたエラー低減回路５１０を含むアレイ要素５００を示す。
【００６７】
典型的なカルコゲニド物質は、周期表の第ＶＩ族（カルコゲニド元素）と、必要に応じて、第ＩＩＩ、第ＩＶまたは第Ｖ族からの１つ又は１つ以上の化学変性剤とを含む物質である。Ｓ、Ｓｅ及びＴｅのうちの１つ又は１つ以上は、本発明のアレイ要素及びエラー低減回路のカルコゲニド物質に含まれる最も一般的なカルコゲニド元素である。カルコゲニド元素は、二価結合及び孤立電子対を特徴とする。二価結合は、カルコゲニド元素を結合してカルコゲニド物質を形成する際に、鎖状構造及び環状構造の生成をもたらし、また、孤立電子対は、導電性フィラメントの形成を容易にする電子の供給源を生成する。Ａｌ、Ｇａ、Ｉｎ、Ｇｅ、Ｓｎ、Ｓｉ、Ｐ、Ａｓ及びＳｂ等の三価及び四価の変性剤は、カルコゲニド元素の該鎖状構造及び環状構造に入って、分岐点及び架橋結合のためのポイントを生成する。好ましい実施形態において、該カルコゲニド物質は、Ｔｅである。別の好ましい実施形態においては、該カルコゲニド物質は、Ｓｅを含む。より好ましい実施形態においては、該カルコゲニド物質は、Ｔｅ及びＧｅを含む。別のより好ましい実施形態において、該カルコゲニド物質は、Ｔｅ及びＳｂを含む。最も好ましい実施形態においては、該カルコゲニド物質は、Ｔｅ、Ｇｅ及びＳｂを含む。
【００６８】
上記の考察及び説明は、本発明の実施を限定するものではなく、該実施の説明に役立たせるものである。当業者は、本願明細書において開示された例示的な実施形態の多くの等価物が存在することを正しく認識すべきである。以下は、上記の開示と共に、本発明の全ての等価物及び明白な変形例を含む本発明の範囲を定義する特許請求の範囲である。
【図面の簡単な説明】
【００６９】
【図１】典型的なカルコゲニドメモリデバイスの作動特性を示す。
【図２Ａ】２つの導電性ストリップ間に相互接続されたカルコゲニド素子を含むアレイ要素の概略図である。
【図２Ｂ】接点を含む、図２Ａのカルコゲニド素子を示す。
【図３Ａ】本発明の一実施形態による直列・並列構成で配列されたカルコゲニドデバイスからなる２×２ネットワークを含むエラー低減回路の概略図である。
【図３Ｂ】導電性ストリップ間に相互接続された、図３Ａのエラー低減回路を含むアレイ要素を示す。
【図４】本発明のエラー低減回路を含むアレイ要素を有するアレイの一部を示す。
【図５Ａ】導電性ストリップ間に相互接続されたエラー低減回路を含むアレイ要素を示す。
【図５Ｂ】導電性ストリップ間に相互接続されたエラー低減回路を含むアレイ要素を示す。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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