(57)【要約】  エミュレータと評価ボードとの間の通信速度を高めるためにエミュレータにおいて再生クロック信号を使用してデータ信号を動的に調整するための装置、方法及び用品が開示される。一実施形態において、これは、デジタル回路に所定周波数の基準クロック信号を印加することにより達成される。次いで、デジタル回路から遅延戻りデータ信号がサンプリングされる。サンプリングされた遅延戻りデータ信号が、予想戻りデータ信号と比較される。この比較に基づいて、エミュレータと評価ボードとの間の通信速度を高めるように、遅延戻りデータ信号が調整される。【選択図】図１
2008532433.tif 000002
【特許請求の範囲】
【請求項１】
エミュレータと、デジタル回路を含む評価ボードとの間で通信を行なう方法において、
デジタル回路及び遅延クロック回路に所定周波数の基準クロック信号を印加するステップと、
遅延基準クロックジェネレータにより前記デジタル回路からの遅延戻りデータ信号をサンプリングするステップと、
前記サンプリングされた遅延戻りデータ信号を、前記遅延基準クロックジェネレータにより予想戻りデータ信号と比較するステップと、
前記遅延戻りデータ信号が前記予想戻りデータ信号に等しい場合には、前記デジタル回路の前記印加された基準クロック信号を使用して、前記デジタル回路と前記エミュレータとの間で通信を行なうステップと、
前記遅延戻りデータ信号が前記予想戻りデータ信号に等しくない場合には、前記遅延戻りデータ信号が前記予想戻りデータ信号に等しくなるまでサンプルクロック信号の遅延を変化させることにより前記遅延戻りデータ信号の遅延を調整するステップと、
を備えた方法。
【請求項２】
前記遅延戻りデータ信号が前記予想戻りデータ信号に等しくなるまでサンプルクロック信号の遅延を変化させることにより前記遅延戻りデータ信号の遅延を調整する前記ステップは、
所定量の時間を使用して基準クロック信号を調整する段階と、
前記調整された基準クロック信号を前記デジタル回路及び前記遅延クロック回路に印加する段階と、
前記遅延基準クロックジェネレータにより前記デジタル回路からの遅延戻りデータ信号をサンプリングする段階と、
前記遅延基準クロックジェネレータにより前記サンプリングされた遅延戻りデータ信号を予想戻りデータ信号と比較する段階と、
前記遅延戻りデータ信号が前記予想戻りデータ信号に等しい場合には、前記デジタル回路における前記印加された基準クロック信号を使用して、前記デジタル回路と前記エミュレータとの間で通信を行なう段階と、
前記遅延戻りデータ信号が前記予想戻りデータ信号に等しくない場合には、前記基準クロック信号と前記調整された基準クロック信号との間の遅延を計算する段階と、
前記計算された位相遅延がスレッシュホールド位相遅延を越えるかどうか決定する段階と、
もしそうであれば、前記所定量の時間を使用して基準クロック信号を減少することにより基準クロック信号を調整し、そしてその調整された基準クロック信号を使用して、前記エミュレータとデジタル回路との間で通信を行なう段階と、
もしそうでなければ、前記遅延戻りデータ信号が前記予想戻りデータ信号に等しくなるまで前記調整、印加、サンプリング、比較及び決定段階を繰り返し、そしてその調整された基準クロック信号を使用して、前記エミュレータとデジタル回路との間で通信を行なう段階と、
を含む請求項１に記載の方法。
【請求項３】
所定量の時間を使用して基準クロック信号を調整する前記段階は、
前記基準クロック信号をゼロ遅延に初期化する工程と、
前記初期化された基準クロックを約２５０ピコ秒だけ増加することにより前記基準クロック信号を調整する工程と、
前記基準クロック信号と前記調整された基準クロック信号との間の遅延を計算する工程と、
前記計算された位相遅延をスレッシュホールド位相遅延と比較する工程と、
前記計算された位相遅延が前記スレッシュホールド位相遅延以上である場合には、前記基準クロック信号を約５ＭＨｚだけ減少する工程と、
前記計算された位相遅延が前記スレッシュホールド位相遅延未満である場合には、前記計算された位相遅延が前記スレッシュホールド位相遅延以上になるまで、前記調整、比較及び減少工程を繰り返す工程と、
を含む請求項２に記載の方法。
【請求項４】
前記デジタル回路は、エミュレータと、評価ボード、ＰＣボード回路、及び評価ボード上のバッファとの間を接続するケーブル及びコネクタより成るグループから選択されたコンポーネントを含む、請求項１に記載の方法。
【請求項５】
コンピューティングプラットホームにより実行されたときに、
デジタル回路及び遅延クロック回路に所定周波数の基準クロック信号を印加するステップと、
遅延基準クロックジェネレータにより前記デジタル回路からの遅延戻りデータ信号をサンプリングするステップと、
前記サンプリングされた遅延戻りデータ信号を、前記遅延基準クロックジェネレータにより予想戻りデータ信号と比較するステップと、
前記遅延戻りデータ信号が前記予想戻りデータ信号に等しい場合には、前記デジタル回路の前記印加された基準クロック信号を使用して、前記デジタル回路と前記エミュレータとの間で通信を行なうステップと、
前記遅延戻りデータ信号が前記予想戻りデータ信号に等しくない場合には、前記遅延戻りデータ信号が前記予想戻りデータ信号に等しくなるまでサンプルクロック信号の遅延を変化させることにより前記遅延戻りデータ信号の遅延を調整するステップと、
を備えた方法の実行を生じさせるインストラクションを有する記憶媒体を備えた用品。
【請求項６】
前記遅延戻りデータ信号が前記予想戻りデータ信号に等しくなるまでサンプルクロック信号の遅延を変化させることにより前記遅延戻りデータ信号の遅延を調整する前記ステップは、
所定量の時間を使用して基準クロック信号を調整し、
前記調整された基準クロック信号を前記デジタル回路及び前記遅延クロック回路に印加し、
前記遅延基準クロックジェネレータにより前記デジタル回路からの遅延戻りデータ信号をサンプリングし、
前記遅延基準クロックジェネレータにより前記サンプリングされた遅延戻りデータ信号を予想戻りデータ信号と比較し、
前記遅延戻りデータ信号が前記予想戻りデータ信号に等しい場合には、前記デジタル回路における前記印加された基準クロック信号を使用して、前記デジタル回路と前記エミュレータとの間で通信を行ない、
前記遅延戻りデータ信号が前記予想戻りデータ信号に等しくない場合には、前記基準クロック信号と前記調整された基準クロック信号との間の遅延を計算し、
前記計算された位相遅延がスレッシュホールド位相遅延を越えるかどうか決定し、
もしそうであれば、前記所定量の時間を使用して基準クロック信号を減少することにより基準クロック信号を調整し、そしてその調整された基準クロック信号を使用して、前記エミュレータとデジタル回路との間で通信を行ない、
もしそうでなければ、前記遅延戻りデータ信号が前記予想戻りデータ信号に等しくなるまで前記調整、印加、サンプリング、比較及び決定段階を繰り返し、そしてその調整された基準クロック信号を使用して前記エミュレータとデジタル回路との間で通信を行なう、
ことを含む請求項５に記載の用品。
【請求項７】
所定量の時間を使用して基準クロック信号を調整することは、
前記基準クロック信号をゼロ遅延に初期化し、
前記初期化された基準クロックを約２５０ピコ秒だけ増加することにより前記基準クロック信号を調整し、
前記基準クロック信号と前記調整された基準クロック信号との間の遅延を計算し、
前記計算された位相遅延をスレッシュホールド位相遅延と比較し、
前記計算された位相遅延が前記スレッシュホールド位相遅延以上である場合には、前記基準クロック信号を約５ＭＨｚだけ減少し、
前記計算された位相遅延が前記スレッシュホールド位相遅延未満である場合には、前記計算された位相遅延が前記スレッシュホールド位相遅延以上になるまで、前記調整、比較及び減少を繰り返す、
ことを含む請求項６に記載の用品。
【請求項８】
前記デジタル回路は、エミュレータと、評価ボード、ＰＣボード回路、及び評価ボード上のバッファとの間を接続するケーブル及びコネクタより成るグループから選択されたコンポーネントを含む、請求項５に記載の用品。
【請求項９】
デジタル回路と、
前記デジタル回路に結合されたエミュレータと、
を備え、前記エミュレータは、更に、
所定周波数の基準クロック信号を発生して前記デジタル回路に印加する基準クロックジェネレータ、
前記デジタル回路から遅延戻りデータ信号をサンプリングする遅延基準クロックジェネレータであって、遅延戻りデータ信号が予想戻りデータ信号に等しいかどうか決定する遅延基準クロックジェネレータ、及び
遅延戻りデータ信号が予想戻りデータ信号に等しい場合には、前記デジタル回路の前記印加された基準クロック信号を使用して、前記デジタル回路と前記エミュレータとの間で通信を行なうシリアルプロトコルジェネレータであって、遅延戻りデータ信号が予想戻りデータ信号に等しくない場合には、遅延戻りデータ信号が予想戻りデータ信号に等しくなるまでサンプルクロック信号の遅延を変化させることにより遅延戻りデータ信号の遅延を調整するシリアルプロトコルジェネレータ、
を含むものである装置。
【請求項１０】
前記シリアルプロトコルジェネレータは、所定量の時間を使用して基準クロック信号を調整し、前記シリアルプロトコルジェネレータは、その調整された基準クロック信号を前記デジタル回路に印加し、前記遅延基準クロックジェネレータは、前記デジタル回路から遅延戻りデータ信号をサンプリングし、前記遅延基準クロックジェネレータは、前記サンプリングされた遅延戻りデータ信号を予想戻りデータ信号と比較し、
前記シリアルプロトコルジェネレータは、前記遅延戻りデータ信号が予想戻りデータ信号に等しい場合には、前記印加される基準クロック信号を使用して、前記デジタル回路と前記エミュレータとの間で通信を行い、
前記シリアルプロトコルジェネレータは、前記遅延戻りデータ信号が予想戻りデータ信号に等しくない場合には、前記基準クロック信号と前記調整された基準クロック信号との間の遅延を計算し、
前記シリアルプロトコルジェネレータは、前記計算された位相遅延がスレッシュホールド位相遅延を越えるかどうか決定し、前記シリアルプロトコルジェネレータは、前記計算された位相遅延がスレッシュホールド位相遅延を越える場合には、前記所定量の時間を使用して基準クロック信号を減少することにより基準クロック信号を調整し、そしてその調整された基準クロック信号を使用して、前記エミュレータと前記デジタル回路との間で通信を行い、
前記シリアルプロトコルジェネレータは、前記計算された位相遅延がスレッシュホールド位相遅延を越えない場合には、前記遅延戻りデータ信号が予想戻りデータ信号に等しくなるまで基準クロック信号の調整を繰り返し、そしてその調整された基準クロック信号を使用して、前記エミュレータと前記デジタル回路との間で通信を行う、請求項９に記載の装置。
【請求項１１】
前記シリアルプロトコルジェネレータは、前記基準クロック信号をゼロ遅延に初期化し、前記シリアルプロトコルジェネレータは、前記基準クロック信号を約２５０ピコ秒の増分で調整し、前記シリアルプロトコルジェネレータは、計算された位相遅延をスレッシュホールド位相遅延と比較し、前記シリアルプロトコルジェネレータは、前記計算された位相遅延がスレッシュホールド位相遅延以上である場合には、前記基準クロック信号を約５ＭＨｚだけ減少し、そして前記シリアルプロトコルジェネレータは、前記計算された位相遅延がスレッシュホールド位相遅延未満である場合には、前記計算された位相遅延が前記スレッシュホールド位相遅延以上になるまで、基準クロック信号の調整を繰り返す、請求項１０に記載の装置。
【請求項１２】
前記デジタル回路は、エミュレータと、評価ボード、ＰＣボード回路、及び評価ボード上のバッファとの間を接続するケーブル及びコネクタより成るグループから選択されたコンポーネントを含む、請求項９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル同期回路に係り、より詳細には、デジタル遅延ロックループ回路に係る。
【背景技術】
【０００２】
タイミングを制御するために実質上全てのＩＣ及び電子システムにクロック信号が使用される。例えば、クロック信号の立上り縁が生じるたびに、回路の全てのラッチが状態を変化させる。多くのＤＳＰ（デジタル信号プロセッサ）ツールは、ＤＳＰ評価ボードを使用して、ＤＳＰを評価する。これらのＤＳＰ評価ボードは、しばしば、インサーキットエミュレータ（ＩＣＥ）とも称されるエミュレータを使用してデバッグされる。エミュレータは、リアルタイムでのテストを含むソフトウェア開発に一般に使用されるハードウェアツールである。又、それらは、メモリ及びレジスタに記憶されたデータの変更及び表示を促進し、これは、システムハードウェア及びソフトウェアのオペレーションを検証する上で助けとなり得る。複雑で且つ大規模なアプリケーションを取り扱える高速ＤＳＰの進歩に伴い、高速エミュレータは、アプリケーション開発時間を大幅に短縮することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、エミュレータと評価ボードとの間の通信速度は、それらの間に含まれるデジタル回路に導入される遅延により制限される。従って、評価ボードとエミュレータとの間の通信速度及び性能を改善するためには、デジタル回路に導入される遅延を補償及び／又は減少しなければならない。
【０００４】
１つの従来技術は、エミュレータと評価ボードとの間のこのような遅延を、ビットエラーテストを使用して補償する（即ち、評価ボードからの通信がフェイルするまでクロック周波数を上昇させ、次いで、それより若干低い周波数を選択することにより）。この技術は、サンプルクロックを遅延した戻りデータに同期させるためにスキューを調整するのではなく、サンプリング周期を減少することにより（即ち、周波数を高めることにより）システムのフェイルポイントを単に見つけるだけである。これは、希望より低い動作周波数を招く。
【０００５】
別の従来技術は、評価ボードからのユーザ指定クロックを使用して、エミュレータへ戻されるデータをクロックする。このクロックは、評価ボードにより導入されるタイミング遅延を自動的に含み／考慮する。この解決策は、評価ボードへの別のピンの追加を必要とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によれば、デジタル回路のデータクロックを動的に調整する方法において、デジタル回路及び遅延クロック回路に所定周波数の基準クロック信号を印加するステップと、遅延基準クロックジェネレータによりデジタル回路からの遅延戻りデータ信号をサンプリングするステップと、そのサンプリングされた遅延戻りデータ信号を、遅延基準クロックジェネレータにより予想戻りデータ信号と比較するステップと、前記遅延戻りデータ信号が前記予想戻りデータ信号に等しい場合には、デジタル回路の前記印加された基準クロック信号を使用して、デジタル回路とエミュレータとの間で通信を行なうステップと、前記遅延戻りデータ信号が前記予想戻りデータ信号に等しくない場合には、その遅延戻りデータ信号が前記予想戻りデータ信号に等しくなるまでサンプルクロック信号の遅延を変化させることにより遅延戻りデータ信号の遅延を調整するステップと、を備えた方法が提供される。
【０００７】
本発明の第２の態様によれば、コンピューティングプラットホームにより実行されたときに、データクロックを動的に調整する方法であって、デジタル回路及び遅延クロック回路に所定周波数の基準クロック信号を印加するステップと、遅延基準クロックジェネレータによりデジタル回路からの遅延戻りデータ信号をサンプリングするステップと、そのサンプリングされた遅延戻りデータ信号を、遅延基準クロックジェネレータにより予想戻りデータ信号と比較するステップと、前記遅延戻りデータ信号が前記予想戻りデータ信号に等しい場合には、デジタル回路の前記印加された基準クロック信号を使用して、デジタル回路とエミュレータとの間で通信を行なうステップと、前記遅延戻りデータ信号が前記予想戻りデータ信号に等しくない場合には、その遅延戻りデータ信号が前記予想戻りデータ信号に等しくなるまでサンプルクロック信号の遅延を変化させることにより遅延戻りデータ信号の遅延を調整するステップと、を備えた方法の実行を生じさせるインストラクションを有する記憶媒体を備えた用品が提供される。
【０００８】
本発明の第３の態様によれば、デジタル回路のデータクロックを動的に調整する装置において、デジタル回路と、このデジタル回路に結合されたエミュレータとを備え、このエミュレータは、更に、所定周波数の基準クロック信号を発生してデジタル回路に印加する基準クロックジェネレータ、デジタル回路から遅延戻りデータ信号をサンプリングする遅延基準クロックジェネレータであって、遅延戻りデータ信号が予想戻りデータ信号に等しいかどうか決定する遅延基準クロックジェネレータ、及び遅延戻りデータ信号が予想戻りデータ信号に等しい場合には、デジタル回路の前記印加された基準クロック信号を使用して、デジタル回路とエミュレータとの間で通信を行なうシリアルプロトコルジェネレータであって、遅延戻りデータ信号が予想戻りデータ信号に等しくない場合には、遅延戻りデータ信号が予想戻りデータ信号に等しくなるまでサンプルクロック信号の遅延を変化させることにより遅延戻りデータ信号の遅延を調整するシリアルプロトコルジェネレータを含むものである装置が提供される。
【発明を実施するための最良の形態】
【０００９】
好ましい実施形態の以下の詳細な説明では、本発明が実施される特定の実施形態を例示した添付図面を参照する。他の実施形態も利用できると共に、本発明の範囲から逸脱せずに構造上の変更がなされ得ることを理解されたい。
【００１０】
図面中に現れる参照番号の頭の数字（１つ又は複数）は、一般に、そのコンポーネントが最初に紹介される図面の番号に対応し、同じコンポーネントが多数の図面に現われるときには全体を通して同じ参照番号を使用する。同じ参照番号又は表示は、信号及び接続を指し、実際の意味は、説明の状況におけるその使用から明らかとなろう。
【００１１】
図１は、デジタル回路においてデータクロックを動的に調整する方法１００を例示する。デジタル回路は、エミュレータと、評価ボード、ＰＣボード回路、評価ボード上のバッファ、等との間を接続するケーブル及びコネクタのようなコンポーネントを含むことができる。１１０において、方法１００は、所定周波数の基準クロック信号をデジタル回路及び遅延クロック回路に印加する。
【００１２】
１２０において、遅延戻りデータ信号が遅延基準クロックジェネレータによりデジタル回路からサンプリングされる。１３０において、サンプリングされた遅延戻りデータ信号が、遅延基準クロックジェネレータにより予想戻りデータ信号と比較される。
【００１３】
１４０において、方法１００は、ステップ１３０における比較に基づき遅延戻りデータ信号が予想データ信号に等しいかどうか決定する。遅延戻りデータ信号が予想戻りデータ信号に等しい場合には、この方法は、ステップ１４５へ進む。ステップ１４５において、印加された基準クロック信号がデジタル回路に使用され、デジタル回路とエミュレータとの間で通信が行われる。遅延戻りデータ信号が予想戻りデータ信号に等しくない場合には、方法１００は、ステップ１５０へ進む。１５０において、方法１００は、遅延戻りデータ信号が予想戻りデータ信号に等しくなるまでサンプルクロック信号の遅延を変化させることにより遅延戻りデータ信号の遅延を調整する。一実施形態では、方法１００は、所定量の時間を使用して基準クロック信号を調整する。調整された基準クロック信号は、次いで、デジタル回路及び遅延クロック回路に印加される。
【００１４】
１６０において、遅延戻りデータ信号は、遅延基準クロックジェネレータによりデジタル回路からサンプリングされる。１７０において、サンプルされた遅延戻りデータ信号は、遅延基準クロックジェネレータにより予想戻りデータ信号と比較される。
【００１５】
１８０において、方法１００は、ステップ１７０の比較に基づいて、遅延戻りデータ信号が予想戻りデータ信号に等しいかどうか決定する。遅延戻りデータ信号が予想戻りデータ信号に等しい場合には、方法１００は、ステップ１８５へ進む。１８５において、印加された基準クロック信号がデジタル回路に使用され、デジタル回路とエミュレータとの間で通信が行われる。遅延戻りデータ信号が予想戻りデータ信号に等しくない場合には、方法１００は、ステップ１９０へ進む。１９０において、基準クロック信号と、調整された基準クロック信号との間の遅延が計算される。
【００１６】
１９２において、方法１００は、基準クロック信号と、調整された基準クロック信号との間の計算された位相遅延がスレッシュホールド位相遅延を越えるかどうか決定する。基準クロック信号と、調整された基準クロック信号との間の計算された位相遅延がスレッシュホールド位相遅延を越える場合には、方法１００は、ステップ１９４へ進む。１９４において、基準クロック信号は、所定量の時間を使用して基準クロック信号を減少することにより調整される。次いで、調整された基準クロック信号を使用して、エミュレータとデジタル回路との間で通信が行われる。基準クロック信号と、調整された基準クロック信号との間の計算された位相遅延がスレッシュホールド位相遅延を越えない場合には、方法１００は、ステップ１５０へ進み、遅延戻りデータ信号が予想データ信号に等しくなるまでステップ１５０−１９４を繰り返す。
【００１７】
ある実施形態では、基準クロック信号は、ゼロの遅延をもつように基準クロック信号を初期化することにより調整される。初期化された基準クロック信号は、次いで、それを２５０ピコ秒だけ増加することにより調整される。次いで、基準クロック信号と、調整された基準クロック信号との間の遅延が計算される。計算された位相遅延は、次いで、スレッシュホールド位相遅延と比較される。この比較に基づき、計算された位相遅延がスレッシュホールド位相遅延以上である場合には、基準クロック信号が５ＭＨｚだけ減少される。比較に基づき、計算された位相遅延がスレッシュホールド位相遅延未満である場合には、計算された位相遅延がスレッシュホールド位相遅延未満になるまで前記ステップが繰り返される。
【００１８】
フローチャート１００は、ここに示す実施形態においてシリアルに配列されたステップ１１０−１９４を含むが、この要旨の他の実施形態は、多数のプロセッサを使用して実施されてもよいし、２つ以上のバーチャルマシン又はサブプロセッサとして編成された単一プロセッサを使用して実施されてもよい。更に別の実施形態は、それらステップを、２つ以上の特定の相互接続されたハードウェアモジュールとして、これらモジュール間に及びこれらモジュールを通して関連制御及びデータ信号を通信させて、実施することもできるし、或いは特定用途向け集積回路の一部分として実施することもできる。従って、ここに例示するプロセスフロー図は、ソフトウェア、ファームウェア、及び／又はハードウェアの実施に適用できる。
【００１９】
図２には、本発明の一実施形態による装置２００が示されている。装置２００は、プロセッサ２１０と、エミュレータ２１５と、デジタル回路２２０とを備えている。例えば、デジタル回路２２０は、エミュレータと、評価ボード、ＰＣボード回路、評価ボード上のバッファ、等との間を接続するケーブル及びコネクタのようなコンポーネントを含むことができる。
【００２０】
図２に示すように、エミュレータ２１５は、メモリ２２５と、プロセッサインターフェイスモジュール２３０と、発振器２４０と、基準クロックジェネレータ２４５と、遅延基準クロックジェネレータ２５０と、シリアルプロトコルジェネレータ２５５とを備えている。図２に更に示されたように、シリアルプロトコルジェネレータ２５５は、サンプルブロック２６０を含む。
【００２１】
ある実施形態では、エミュレータ２１５は、ＪＴＡＧベースのエミュレータで、テストアクセスポート（ＴＡＰ）と称する専用の通信チャンネルを使用して、システムに対して非侵入的なＤＳＰにアクセスする。ＴＡＰは、ＤＳＰに内蔵の多数のテストサポート機能へのアクセスを与えることのできる汎用ポートである。これは、図２に示すように、少なくとも、テストクロック（ＴＣＫ）、テストデータ入力（ＴＤＩ）及びテストモード選択（ＴＭＳ）の３つの入力信号と、テストデータ出力（ＴＤＯ）と称する１つの出力信号とで構成される。任意の第４の入力信号であるテストアクセスポートリセット（ＴＲＳＴ）は、テストロジックの非同期な初期化を与える。
【００２２】
ＴＣＫ入力信号は、ＤＳＰにおけるテストロジックへの入力クロックであり、ＤＳＰコアクロックとは独立している。専用のＴＣＫ入力が含まれて、ＪＴＡＧチェーン内のコンポーネント間のシリアルテストデータ経路を、コンポーネントごとに周波数が著しく変化し得る特定のシステムクロックのコンポーネントとは独立して使用することができる。又、コンポーネントのシステムオペレーションと同時にテストデータのシフトも許す。後者のファシリティは、オンラインシステム監視の設計においてＴＡＰ及びテストデータレジスタの使用をサポートするために要求される。ＤＳＰコアとＴＣＫとの間の特定の要件及び関係については、ＤＰマニュアルにおけるＪＴＡＧ信号のタイミング情報を参照されたい。
【００２３】
ＴＭＳは、テストオペレーションを制御するためのＴＡＰコントローラへの入力信号である。競争のない(race-free)オペレーションを保証するために、ＴＭＳ入力信号は、コントローラ側においてＴＣＫ入力信号の立下り縁で発生され、そしてターゲット側においてテストロジックによりＴＣＫの立上り縁でサンプリングされる。
【００２４】
ＴＤＩは、テストロジックに対するシリアルデータ入力信号である。競争のないオペレーションを保証するために、ＴＤＩ入力信号は、コントローラ側においてＴＣＫ入力信号の立下り縁で発生され、そしてターゲット側においてテストロジックによりＴＣＫの立上り縁でサンプリングされる。
【００２５】
ＴＤＯは、テストロジックからのシリアル出力信号である。競争のないオペレーションを保証するために、ＴＤＯ出力信号は、テストロジックによりＴＣＫ入力信号の立下り縁で発生され、そしてコントローラによりＴＣＫの立上り縁でサンプリングされる。
【００２６】
オペレーション中に、一実施例では、基準クロックジェネレータ２４５が基準クロック信号を発生し、そして所定の周波数で発生された基準クロック信号をデジタル回路２２０に印加する。遅延基準クロックジェネレータ２５０は、次いで、デジタル回路２２０から到来する遅延戻りデータ信号をサンプリングする。遅延基準クロックジェネレータ２５０は、次いで、遅延戻りデータが予想戻りデータ信号に等しいかどうか決定する。
【００２７】
遅延基準クロックジェネレータ２５０による決定に基づいて、遅延戻りデータ信号が予想戻りデータ信号に等しい場合には、シリアルプロトコルジェネレータ２５５は、デジタル回路２２０における印加された基準クロック信号を使用して、デジタル回路２２０とエミュレータ２１５との間の通信を行う。遅延基準クロックジェネレータ２５０による決定に基づいて、遅延戻りデータ信号が予想戻りデータ信号に等しくない場合には、シリアルプロトコルジェネレータ２５５は、遅延戻りデータ信号が予想戻りデータ信号に等しくなるまでサンプルクロック信号の遅延を変化させてデジタル回路２２０とエミュレータ２１５との間の通信速度を促進することにより、サンプルされた遅延戻りデータ信号の遅延を調整する。
【００２８】
ある実施形態では、シリアルプロトコルジェネレータ２５５は、所定量の時間を使用して基準クロック信号を調整する。これら実施形態では、シリアルプロトコルジェネレータ２５５は、調整された基準クロック信号をデジタル回路２２０に印加する。遅延基準クロックジェネレータ２５０は、次いで、デジタル回路２２０から受け取った遅延戻りデータ信号をサンプリングする。遅延基準クロックジェネレータ２５０は、次いで、サンプルされた遅延戻りデータ信号を予想戻りデータ信号と比較する。
【００２９】
更に、これら実施形態では、遅延基準クロックジェネレータ２５０による比較に基づいて、遅延戻りデータ信号が予想戻りデータ信号に等しい場合には、シリアルプロトコルジェネレータ２５５は、印加された基準クロック信号を使用して、デジタル回路２２０とエミュレータ２１５との間で通信を行なう。
【００３０】
遅延基準クロックジェネレータ２５０による比較に基づいて、遅延戻りデータ信号が予想戻りデータ信号に等しくない場合には、シリアルプロトコルジェネレータ２５５は、基準クロック信号と、調整された基準クロック信号との間に存在する遅延を計算する。シリアルプロトコルジェネレータ２５５は、次いで、計算された位相遅延がスレッシュホールド位相遅延を越えるかどうか決定する。シリアルプロトコルジェネレータ２５５による決定に基づいて、計算された位相遅延がスレッシュホールド位相遅延を越える場合には、シリアルプロトコルジェネレータ２５５は、所定量の時間を使用して基準クロック信号を減少することにより基準クロック信号を調整し、そしてその調整された基準クロック信号を使用して、エミュレータ２１５とデジタル回路２２０との間で通信を行なう。シリアルプロトコルジェネレータによる決定に基づいて、計算された位相遅延がスレッシュホールド位相遅延を越えない場合には、シリアルプロトコルジェネレータ２５５は、遅延戻りデータ信号が予想データ信号に等しくなるまで基準クロック信号の調整を繰り返し、そしてその調整された基準クロック信号を使用して、エミュレータ２１５とデジタル回路２２０との間で通信を行なう。これらの実施形態では、計算された位相遅延がスレッシュホールド位相遅延に等しい場合には、シリアルプロトコルジェネレータ２５５は、基準クロック信号を調整なしに使用して、エミュレータ２１５とデジタル回路２２０との間で通信を行なう。
【００３１】
ある実施形態では、シリアルプロトコルジェネレータ２５５は、ゼロ遅延をもつように基準クロック信号を初期化する。シリアルプロトコルジェネレータ２５５は、次いで、約２５０ピコ秒の増分で基準クロック信号を調整する。シリアルプロトコルジェネレータ２５５は、次いで、計算された位相遅延をスレッシュホールド位相遅延に対して比較する。この比較に基づいて、計算された位相遅延がスレッシュホールド位相遅延以上である場合には、シリアルプロトコルジェネレータ２５５は、基準クロック信号を約５ＭＨｚだけ減少し、そしてその減少された基準クロック信号を使用して、エミュレータ２１５とデジタル回路２２０との間で通信を行なう。前記比較に基づいて、計算された位相遅延がスレッシュホールド位相遅延未満である場合には、シリアルプロトコルジェネレータ２５５は、計算された位相遅延がスレッシュホールド位相遅延以上になるまで基準クロック信号の調整を繰り返し、そしてその調整された基準クロック信号を使用して、エミュレータ２１５とデジタル回路２２０との間で通信を行なう。
【００３２】
ホスト対エミュレータ２１５の通信速度を高めることにより高速走査ベースのエミュレータを得ることができる。エミュレータ２１５−ターゲットリンク及びＪＴＡＧ信号の高速バッファに対してローパス及び低伝播遅延ケーブルが使用される。既存のＪＴＡＧ走査ベースのエミュレータ−ターゲットリンクでは、遅延が、高ＴＣＫ入力信号を達成するための制限ファクタである。一般に、エミュレータ２１５−ターゲットリンクにおける遅延要素は、エミュレータ２１５及びターゲットを接続するケーブルと、リンクに使用されるコネクタとの間のバッファである。
【００３３】
以上の説明は、例示に過ぎず、それに限定されないことを理解されたい。当業者であれば、以上の説明を再検討することで多数の他の実施形態が明らかであろう。それ故、要旨の範囲は、特許請求の範囲、及びそれが権利化されるところの等効物の全範囲を参照して決定されるべきである。
【００３４】
ここに示すように、本発明は、種々の方法、回路、Ｉ／Ｏ装置、システム、及び関連インストラクションを有するマシンアクセス可能な媒体を含む用品を備えた多数の異なる実施形態で実施することができる。
【００３５】
他の実施形態は、当業者に容易に明らかであろう。要素、アルゴリズム、及びオペレーションシーケンスは、全て、特定の要件に適するように変更することができる。図２に示す方法について上述したオペレーションは、上述したものとは異なる順序で実行することができる。
【００３６】
図１及び２は、単なる例示であり、正確なスケールで描かれていない。そのある部分は誇張できる、一方、他の部分は最小化できる。図１及び２は、当業者が理解して適宜実施できる本発明の種々の実施形態を示している。
【００３７】
技術的開示の特性及び要点を読者が素早く確認できるようにする要約書を要求している３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に適合するように要約書が設けられていることを強調しておく。これは、特許請求の範囲又はその意味を解釈し又は限定するのに使用されるものではないという理解で提出される。
【００３８】
本発明の実施形態の以上の詳細な説明において、開示を合理化する目的で種々の特徴を単一の実施形態に一緒にグループ編成した。この開示方法は、本発明の請求される実施形態が、各請求項に明確に述べられた以上の特徴を要求するという意図を反映するものとして解釈すべきではない。むしろ、特許請求の範囲に反映されるように、本発明の要旨は、開示された単一の実施形態の、全部より少数の特徴に存在する。従って、特許請求の範囲は、本発明の実施形態の詳細な説明に組み込まれ、各請求項は、個別の実子形態として自立している。
【００３９】
以上の説明は、例示に過ぎず、これに限定されるものではない。これは、特許請求の範囲に定義された本発明の精神及び範囲内に含まれる全ての代替物、変更及び等効物を網羅することを意図している。当業者であれば、以上の説明を再検討したときに、多数の他の実施形態が明らかであろう。それ故、本発明の範囲は、特許請求の範囲、及びそれが権利化されるところの等効物の全範囲を参照して決定されるべきである。特許請求の範囲において、「含む(including)」及び「ここで(in which)」という語は、各々、「備える(comprising)」及び「そこで(wherein)」という語の同等の平易な英語として使用される。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態によりデータクロックを動的に調整する方法を例示するフローチャートである。
【図２】本発明の一実施形態によりデータクロックを動的に調整する装置を示すブロック図である。
【図１】
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【図２】
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【国際調査報告】
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