(57)【要約】  第１の導電型を有する打ち込み領域（１００）が、第１の画素センサーセル（１８８）および第２の画素センサーセル（１８８ａ）の少なくとも一部分の下方に形成され、フォトダイオード収集／空乏領域の深さを限定し、かつ、画素の色応答を限定する。隣接画素間のクロストークをさらに減少させるために、また、ブルーミングを減少させるために、第２の導電型を有するアンチブルーミングアイソレーション領域（２００）が、基板内に、かつ、第１の導電型を有するストップ打ち込み領域の下方に、形成される。【選択図】図６
2008546176.tif 000002
【特許請求の範囲】
【請求項１】
撮像デバイスであって、
第１の導電型を有する基板と、
前記基板上に形成された少なくとも第１および第２のフォトセンサーであり、前記少なくとも第１および第２のフォトセンサーのそれぞれが、異なるそれぞれの波長の光に対応する電荷を蓄積するためのそれぞれの第２の導電型を有する領域を有する、前記少なくとも第１および第２のフォトセンサーと、
前記第１および第２のフォトセンサーの領域の下方に存在する前記第１の導電型を有する少なくとも第１および第２のドープト領域であり、前記第１および第２のドープト領域の少なくとも一方が、前記第１および第２のドープト領域の他方と異なる深さに存在する、前記少なくとも第１および第２のドープト領域と、
を備えた撮像デバイス。
【請求項２】
前記第１および第２のドープト領域の下方に配置された前記第２の導電型を有する打ち込み領域をさらに備えた請求項１に記載の撮像デバイス。
【請求項３】
前記打ち込み領域が、約０．５ミクロン〜約２ミクロンの厚さを有する請求項２に記載の撮像デバイス。
【請求項４】
前記打ち込み領域が、約０．７５ミクロンの厚さを有する請求項３に記載の撮像デバイス。
【請求項５】
前記打ち込み領域が、電源電圧を受け取るための端子に電気的に接続された請求項２に記載の撮像デバイス。
【請求項６】
前記打ち込み領域が、前記基板のエピタキシャル層内に形成され、前記打ち込み領域の上部マージンが、前記エピタキシャル層の上面から約２ミクロン〜約３ミクロンだけ下方に広がる請求項２に記載の撮像デバイス。
【請求項７】
前記第１のフォトセンサーおよびそれに関連する第１のドープト領域が、青の波長の光を受け取るように構成され、前記第２のフォトセンサーおよびそれに関連する第２のドープト領域が、緑の波長の光を受け取るように構成された請求項１に記載の撮像デバイス。
【請求項８】
前記第１および第２のフォトセンサーが、それぞれ、青の波長および緑の波長に対する電荷を収集する請求項１に記載の撮像デバイス。
【請求項９】
前記第１および第２のドープト領域が、前記基板のエピタキシャル層内に設けられる請求項１に記載の撮像デバイス。
【請求項１０】
前記第１のドープト領域の上部マージンが、前記エピタキシャル層の上面から下方の約０．５ミクロン〜約１ミクロンの第１の深さに広がり、前記第１のドープト領域の下部マージンが、前記エピタキシャル層の前記上面から下方の約０．６ミクロン〜約２ミクロンの第２の深さに広がる請求項９に記載の撮像デバイス。
【請求項１１】
前記第２のドープト領域の上部マージンが、前記エピタキシャル層の上面から下方の約１．５ミクロン〜約２．５ミクロンの第１の深さに広がり、前記第１のドープト領域の下部マージンが、前記エピタキシャル層の前記上面から下方の約２ミクロン〜約４ミクロンの第２の深さに広がる請求項９に記載の撮像デバイス。
【請求項１２】
前記エピタキシャル層が、約２ミクロン〜約１２ミクロンの厚さを有する請求項９に記載の撮像デバイス。
【請求項１３】
前記第１のドープト領域が、約５×１０１６ａｔｏｍｓ／ｃｍ３〜約５×１０１７ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する請求項１に記載の撮像デバイス。
【請求項１４】
前記第２のドープト領域が、約５×１０１６ａｔｏｍｓ／ｃｍ３〜約５×１０１７ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する請求項１に記載の撮像デバイス。
【請求項１５】
前記フォトセンサーが、フォトダイオードである請求項１に記載の撮像デバイス。
【請求項１６】
前記フォトダイオードが、ｐ−ｎ−ｐフォトダイオードである請求項１５に記載の撮像デバイス。
【請求項１７】
前記フォトダイオードが、ｎ−ｐ−ｎフォトダイオードである請求項１５に記載の撮像デバイス。
【請求項１８】
前記撮像デバイスが、ＣＭＯＳイメージャーである請求項１に記載の撮像デバイス。
【請求項１９】
撮像デバイスであって、
第１の導電型を有する基板と、
第１の色の波長を感知するために前記基板内に提供された第２の導電型を有する第１の電荷収集領域を備えた第１のフォトセンサーと、
第２の色の波長を感知するために前記基板内に設けられた前記第２の導電型を有する第２の電荷収集領域を備えた第２のフォトセンサーと、
前記第１の電荷収集領域の少なくとも一部分の下方に広がる前記第１の導電型を有する第１のドープト領域と、
前記第２の電荷収集領域の少なくとも一部分の下方に広がる前記第１の導電型を有する第２のドープト領域と、
前記第１および第２のドープト領域の下方に広がる前記第２の導電型を有する打ち込み領域と、
を備えた撮像デバイス。
【請求項２０】
前記第１の電荷収集領域およびそれに関連する前記第１のドープト領域が、青の波長の光を受け取るように構成され、前記第２の電荷収集領域およびそれに関連する前記第２のドープト領域が、緑の波長の光を受け取るように構成された請求項１９に記載の撮像デバイス。
【請求項２１】
前記第１の電荷収集領域が、前記基板の上面から下方に約０．２ミクロン〜約０．８ミクロンの深さに広がる請求項２０に記載の撮像デバイス。
【請求項２２】
前記第１の電荷収集領域が、前記基板の前記上面から下方に約０．６ミクロンの深さに広がる請求項２１に記載の撮像デバイス。
【請求項２３】
前記第２の電荷収集領域が、前記基板の上面から下方に約１．５ミクロン〜約２．５ミクロンの深さに広がる請求項２０に記載の撮像デバイス。
【請求項２４】
前記第２の電荷収集領域が、前記基板の前記上面から下方に約１．９ミクロンの深さに広がる請求項２３に記載の撮像デバイス。
【請求項２５】
前記打ち込み領域が、約０．５ミクロン〜約２ミクロンの厚さを有する請求項１９に記載の撮像デバイス。
【請求項２６】
前記打ち込み領域が、約０．７５ミクロンの厚さを有する請求項２５に記載の撮像デバイス。
【請求項２７】
前記撮像デバイスが、ＣＭＯＳイメージャーである請求項１９に記載の撮像デバイス。
【請求項２８】
イメージャーであって、
第１の導電型を有するエピタキシャル層を有する基板と、
青の色の波長および緑の色の波長をそれぞれ感知するために前記エピタキシャル層内に形成された複数の第１および第２のフォトセンサーと、
第１および第２のフォトセンサーの下方にそれぞれ設けられた前記第１の導電型を有する複数の第１および第２のストップ打ち込み領域であり、前記第１および第２のストップ打ち込み領域が、実質的に異なる前記基板内の深さを有しかつお互いに横方向へずれている、前記複数の第１および第２のストップ打ち込み領域と、
前記複数の第１および第２のストップ打ち込み領域の下方に配置された第２の導電型を有する打ち込み領域と、
を備えた、前記エピタキシャル層内に形成された画素センサーセルのアレイであり、前記アレイが、交互に並んだ青画素および緑画素からなる少なくとも１つの行を備えた、前記画素センサーセルのアレイと、
前記アレイから出力信号を受け取りかつ処理するために電気的に接続された回路と、
を備えたイメージャー。
【請求項２９】
前記フォトセンサーが、フォトダイオードである請求項２８に記載のイメージャー。
【請求項３０】
前記第１のストップ打ち込み領域の上面が、前記エピタキシャル層の上面の下方の約０．５ミクロン〜約１ミクロンの第１の深さに広がり、前記第１のストップ打ち込み領域の下面が、前記エピタキシャル層の前記上面の下方の約０．６ミクロン〜約２ミクロンの第２の深さに広がる請求項２８に記載のイメージャー。
【請求項３１】
前記第２のストップ打ち込み領域の上面が、前記エピタキシャル層の上面の下方の約１．５ミクロン〜約２．５ミクロンの第１の深さに広がり、前記第２のストップ打ち込み領域の下面が、前記エピタキシャル層の前記上面の下方の約２ミクロン〜約４ミクロンの第２の深さに広がる請求項２８に記載のイメージャー。
【請求項３２】
前記エピタキシャル層が、約２ミクロン〜約１２ミクロンの厚さを有する請求項２８に記載のイメージャー。
【請求項３３】
前記第１のストップ打ち込み領域が、約５×１０１６ａｔｏｍｓ／ｃｍ３〜約５×１０１７ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する請求項２８に記載のイメージャー。
【請求項３４】
前記第２のストップ打ち込み領域が、約５×１０１６ａｔｏｍｓ／ｃｍ３〜約５×１０１７ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する請求項２８に記載のイメージャー。
【請求項３５】
前記画素センサーセルが、３Ｔ画素セル、４Ｔ画素セル、または、５Ｔ画素セルである請求項２８に記載のイメージャー。
【請求項３６】
イメージャーシステムであって、
前記イメージャーシステムが、
（i）プロセッサーと、
（ii）前記プロセッサーに結合された撮像デバイスと、
を備え、前記撮像デバイスが、
第１の導電型を有する基板上に形成された複数のゲートスタックと、
特定の波長に対応する光電荷を受け取るために前記基板内に形成された第２の導電型を有する複数の感光性領域と、
前記基板内に、かつ、前記複数の感光性領域のそれぞれの下方に、かつ、前記複数の感光性領域のそれぞれと接触して形成された前記第１の導電型を有する複数のドープト領域であり、前記複数のドープト領域の少なくとも１つが、隣接するドープト領域と異なる深さを有する、前記複数のドープト領域と、
を備えたイメージャーシステム。
【請求項３７】
前記複数のドープト領域の下方に配置された前記第２の導電型を有する打ち込み領域をさらに備えた請求項３６に記載のシステム。
【請求項３８】
前記打ち込み領域が、約０．７５ミクロンの厚さを有する請求項３７に記載のシステム。
【請求項３９】
前記ドープト領域の少なくとも１つが、約５×１０１６ａｔｏｍｓ／ｃｍ３〜約５×１０１７ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する請求項３６に記載のシステム。
【請求項４０】
前記ドープト領域の少なくとも１つが、約５×１０１６ａｔｏｍｓ／ｃｍ３〜約５×１０１７ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する請求項３６に記載のシステム。
【請求項４１】
前記複数の感光性領域が、複数のフォトダイオードに対応する請求項３６に記載のシステム。
【請求項４２】
前記イメージャーが、ＣＭＯＳイメージャーである請求項３６に記載のシステム。
【請求項４３】
撮像デバイスのためのフォトセンサーを形成する方法であって、
第１の導電型を有するそれぞれの電荷収集領域を有する少なくとも第１および第２のフォトセンサーを、第２の導電型を有する基板内に形成するステップと、
それぞれの第１および第２の電荷収集領域の下方の、前記基板内の異なる深さに、前記第２の導電型を有する少なくとも第１および第２のドープト領域を形成するステップと、
を備えた方法。
【請求項４４】
前記第１の導電型を有する打ち込み領域を前記第１および第２のドープト領域の下方に形成するステップをさらに備えた請求項４３に記載の方法。
【請求項４５】
前記第１および第２のドープト領域が、イオン打ち込みによって形成される請求項４３に記載の方法。
【請求項４６】
前記第１および第２のドープト領域が、順に形成される請求項４３に記載の方法。
【請求項４７】
前記第１および第２のドープト領域が、前記第１および第２の電荷収集領域を形成した後に形成される請求項４３に記載の方法。
【請求項４８】
前記第１および第２のドープト領域が、前記第１および第２の電荷収集領域を形成する前に形成される請求項４３に記載の方法。
【請求項４９】
撮像デバイスのためのカラー画素セルを形成する方法であって。
第１の導電型を有するエピタキシャル層を基板内に設けるステップと、
第２の導電型を有する第１の複数の電荷収集領域を前記エピタキシャル層内に形成するステップであり、前記第１の複数の電荷収集領域が、第１の波長の光に対応する電荷を蓄積する、前記第１の複数の電荷収集領域を形成するステップと、
前記第２の導電型を有する第２の複数の電荷収集領域を前記エピタキシャル層内に形成するステップであり、前記第２の複数の電荷収集領域が、第２の波長の光に対応する電荷を蓄積する、前記第２の複数の電荷収集領域を形成するステップと、
前記第１の導電型を有する第１の複数のドープト領域を、前記エピタキシャル層内にかつ前記第１の複数の電荷収集領域のそれぞれの下方に形成するステップと、
前記第１の導電型を有する第２の複数のドープト領域を、前記エピタキシャル層内にかつ前記第２の複数の電荷収集領域のそれぞれの下方に形成するステップと、
前記第２の導電型を有する打ち込み領域を前記第１および第２の複数のドープト領域の下方に形成するステップと、
を備えた方法。
【請求項５０】
前記電荷収集領域内の電荷の収集を制御するために、複数のフォトセンサーを前記電荷収集領域のそれぞれの上面に形成するステップと、
前記電荷収集領域から転送される電荷を受け取るために、前記第２の導電型を有する複数のフローティングディフュージョン領域を前記エピタキシャル層内に形成するステップと、
をさらに備えた請求項４９に記載の方法。
【請求項５１】
前記第１の複数のドープト領域の中の１つが、前記エピタキシャル層内の第１の深さに形成される請求項５０に記載の方法。
【請求項５２】
前記第２の複数のドープト領域の中の１つが、前記エピタキシャル層内の第２の深さに形成され、前記第２の深さが、前記第１の深さよりも大きい請求項５１に記載の方法。
【請求項５３】
前記第１の複数のドープト領域の中の１つが、青画素セルに対応し、前記第２の複数のドープト領域の中の１つが、緑画素セルに対応する請求項５０に記載の方法。
【請求項５４】
前記第１の導電型が、ｎ型であり、前記第２の導電型が、ｐ型である請求項４９に記載の方法。
【請求項５５】
前記感光性領域が、フォトセンサーに対応する請求項４９に記載の方法。
【請求項５６】
前記フォトセンサーの少なくとも１つが、フォトダイオードである請求項５５に記載の方法。
【請求項５７】
撮像デバイスのための画素アレイを形成する方法であって、
複数の交互に並んだ青画素センサーセルおよび緑画素センサーセルを、第１の導電型を有する基板内に形成するステップであり、それぞれの青画素センサーセルおよび緑画素センサーセルが、第２の導電型を有する電荷収集領域と、第２の導電型を有するフローティングディフュージョン領域とを有する、前記青画素センサーセルおよび緑画素センサーセルを形成するステップと、
前記第１の導電型を有する第１のドープト領域を、前記青画素センサーセルの前記電荷収集領域のそれぞれの下方に、かつ、前記青画素センサーセルの前記電荷収集領域のそれぞれと接触するように形成するステップと、
前記第１の導電型を有する第２のドープト領域を、前記緑画素センサーセルの前記電荷収集領域のそれぞれの下方に、かつ、前記緑青画素センサーセルの前記電荷収集領域のそれぞれと接触するように形成するステップと、
前記第２の導電型を有する打ち込み領域を前記第１および第２のドープト領域の下方に形成するステップと、
を備えた方法。
【請求項５８】
前記第１のドープト領域が、打ち込みによって形成され、約５×１０１６〜約５×１０１７ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する請求項５７に記載の方法。
【請求項５９】
前記第２のドープト領域が、打ち込みによって形成され、約５×１０１６〜約５×１０１７ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する請求項５７に記載の方法。
【請求項６０】
前記打ち込み領域が、ブランケット打ち込みによって形成される請求項５７に記載の方法。
【請求項６１】
前記打ち込み領域が、約０．５ミクロン〜約２ミクロンの厚さに形成される請求項５７に記載の方法。
【請求項６２】
前記第１および第２のドープト領域が、順々に形成される請求項５７に記載の方法。
【請求項６３】
前記第１および第２のドープト領域が、同時に形成される請求項５７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの分野に関し、より詳細には、アンチブルーミング構造を有する高量子効率ＣＭＯＳイメージセンサーに関する。
【背景技術】
【０００２】
イメージャーは、典型的には、フォトセンサーを含む画素セルのアレイからなり、それぞれの画素は、画像がアレイ上に結像されたときにそのエレメントに入射する光の強度に対応する信号を生成する。そして、これらの信号は、例えば、対応する画像をモニター上に表示するために、記憶されてもよく、さもなければ、光学的画像に関する情報を提供するのに使用されてもよい。フォトセンサーは、典型的には、フォトトランジスタ、光伝導体、フォトゲート、または、フォトダイオードである。したがって、それぞれの画素によって生成される信号の大きさは、フォトセンサー上に入射する光の量に比例する。
【０００３】
フォトセンサーがカラー画像を取り込むのを可能にするために、フォトセンサーは、赤（Ｒ）フォトン、緑（Ｇ）フォトン、および、青（Ｂ）フォトンを別々に検出することができなければならない。したがって、それぞれの画素は、１つの色またはスペクトルバンドだけを感知するものでなければならない。このために、典型的には、カラーフィルターアレイ（ＣＦＡ）が、画素の前方に配置され、それによって、それぞれの画素は、その画素に対応するフィルターの色を有する光を測定する。
【０００４】
カラー画像形成は、単一カラー画素を形成するための３つの画素セルを必要とする。例えば、一般的なカラー画素センサー５０が、わかりやすいように直線状の配列として図１に示され、アイソレーション領域１９によって半導体基板１６上に所定の間隔を置いて分離された赤能動画素センサーセル５２、青能動画素センサーセル５４、および、緑能動画素センサーセル５６を含む。赤能動画素センサーセル５２、青能動画素センサーセル５４、および、緑能動画素センサーセル５６のそれぞれは、それぞれ、赤フィルター５３、青フィルター５５、および、緑フィルター５７を有し、それらのフィルターは、それぞれ、赤フォトン、青フォトン、および、緑フォトンだけを通過させる。実際には、カラー画素は、典型的には、行および列からなるベイヤーパターン（Ｂａｙｅｒ  ｐａｔｔｅｒｎ）画素アレイとして配置され、一方の行は、交互に並んだ緑画素と青画素とからなり、他方の行は、交互に並んだ赤画素と緑画素とからなる。
【０００５】
赤能動画素センサーセル５２、青能動画素センサーセル５４、および、緑能動画素センサーセル５６のそれぞれの構造的構成要素および機能的構成要素の簡単な説明を、以下に述べてゆく。画素センサーセル５２、５４、および、５６のそれぞれは、半導体基板１６の断面図として部分的に示され、その半導体基板１６は、ｐ型基板５１上に設けられかつｐ型材料２０からなるウェルを有するｐ型シリコンエピタキシャル層１６であってもよい。ｎ＋型領域２６が、その領域２６の上に存在しかつｐウェル２０から横方向にずれたｐ型層５３を備えたフォトダイオードとして形成されたフォトセンサーの一部として形成される。転送ゲート２８が、ｎ＋型領域２６とｐウェル２０内に形成された第２のｎ＋型領域３０との間に形成される。ｎ＋型領域２６および３０と転送ゲート２８とは、転送信号ＴＸによって制御される電荷転送トランジスタ２９を構成する。ｎ＋型領域３０は、典型的には、フローティングディフュージョン（または浮遊拡散）領域と呼ばれる。ｎ＋型領域３０は、また、ｎ＋型領域２６から電荷を受け取りかつそこに蓄積された電荷を以下で説明されるソースフォロワトランジスタ３６のゲートへ転送するための記憶ノードでもある。
【０００６】
さらに、リセットゲート３２が、ｎ＋型領域３０および同様にｐウェル２０内に形成されたもう１つのｎ＋型領域３４に隣接してかつそれらの間に形成される。リセットゲート３２とｎ＋型領域３０および３４とは、リセット信号ＲＳＴによって制御されるリセットトランジスタ３１を構成する。ｎ＋型領域３４は、電圧源Ｖａａ  ｐｉｘに結合される。転送トランジスタ２９およびリセットトランジスタ３１は、ｐウェル内におけるＣＭＯＳイメージャー回路のこの具体化において説明されるように、ｎチャンネルトランジスタである。この分野において知られているように、ｎウェル内にＣＭＯＳイメージャーを具体化することも可能であり、その場合には、トランジスタのそれぞれは、ｐチャンネルトランジスタである。また、図１は、転送ゲート２８およびそれに関連するトランジスタ２９を使用することを示しているが、この構造は、なくてもよいことに注意されたい。
【０００７】
画素センサーセル５２、５４、および、５６のそれぞれは、また、さらなる２つのｎチャンネルトランジスタ、すなわち、ソースフォロワトランジスタ３６および行選択トランジスタ３８を含む。トランジスタ３６および３８は、直列に、ソースとドレインとを結合し、このときトランジスタ３６のソースもまた、電圧源Ｖａａ  ｐｉｘに結合され、一方トランジスタ３８のドレインは、列ライン３９に結合される。行選択トランジスタ３８のドレインは、導体を介して、与えられた画素列内に存在する別の画素に対する同様の行選択トランジスタのドレインに接続される。したがって、赤能動画素センサーセル５２、青能動画素センサーセル５４、および、緑能動画素センサーセル５６のそれぞれは、赤能動画素センサーセル５２、青能動画素センサーセル５４、および、緑能動画素センサーセル５６のそれぞれによって提供される情報が、それぞれ、赤、青、および、緑の光の強度で限定されることを除けば、同じように動作する。
【０００８】
図１に示されるカラー画素センサー５０のようなカラー画素センサーを使用することに関する１つの欠点は、青画素センサーセル５４における少数キャリアは、例えば、赤画素センサーセル５２および緑画素センサーセル５６で生成される少数キャリアよりも再結合によって消滅する可能性がきわめて高いことである。再結合速度の違いは、青フォトンの比較的に浅い侵入深さ、基板１６よりも高いｎ＋領域３０における多数キャリア濃度、接合の深さによるものである。例えば、ＣＭＯＳフォトダイオードにおける青フォトンの平均侵入深さは、約０．２ミクロンであるが、多くの青フォトンは、０．１ミクロンの接合を越えて侵入することはできない。このように、これらの大量のフォトンは、再結合によって消滅し、青セルの応答は、赤セルおよび緑セルの応答よりも相当に小さい状態にとどまってしまう。
【０００９】
フォトダイオードにしばしば関連するさらなる問題は、ブルーミングに関するものである。すなわち、照明下において、電子は、ｎ型領域２６に充満することがある。飽和光状態下において、ｎ型領域２６は、電子で完全に満杯になることがあり、そして、電子は、隣接する画素へ溢れ出る。ブルーミングによって、例えば、画像上の輝点が生じてしまう可能性があるため、ブルーミングは望ましいものではない。
【００１０】
カラーフォトセンサーの上述した欠点は、従来技術において部分的に取り組まれてきた。例えば、発明の名称がＭｅｔｈｏｄ  ｏｆ  Ｆｏｒｍｉｎｇ  Ｗｅｌｌ  ｆｏｒ  ＣＭＯＳ  ＩｍａｇｅｒであるＲｈｏｄｅｓらへの米国特許出願第１０／６４８，３７８号（２００３年８月２７日に出願）は、画素センサーセルのフォトダイオード領域から完全にマスクされたウェル領域を形成することを開示しており、それによって、フォトダイオードとトランジスタゲートとの間における電荷転送を改善する。発明の名称がＩｍａｇｅ  Ｓｅｎｓｏｒ  ｆｏｒ  ｒｅｄｕｃｅｄ  Ｄａｒｋ  ＣｕｒｒｅｎｔであるＲｈｏｄｅｓらへの米国特許出願第１０／７４０，５９９号（２００３年１２月２２日に出願）は、イメージセンサーの周辺回路領域から画素アレイ領域を分離するために画素アレイ領域の下にある基板領域内に形成された周辺側壁を試みることによって、暗電流を減少させることに取り組むものである。２００５年４月１２日にＲｈｏｄｅｓらへ発行された米国特許第６，８７８，５６８号は、画素センサーセルのトランジスタアレイの下方にかつフォトダイオードの電荷収集領域に隣接して形成された深く打ち込まれた領域を教示している。
【００１１】
改善された色分離、小さなクロストークおよびブルーミング、さらには、大きなフォトダイオードキャパシタンスを有する、イメージャーに使用するための改善された画素センサーが、必要とされている。
【発明の開示】
【００１２】
一側面において、本発明は、イメージャーのそれぞれのフォトセンサーの下方に形成された第１の導電型を有する複数の打ち込み領域を提供する。第１の打ち込み領域は、第１のカラーフォトセンサーの少なくとも一部分の下方に形成され、第１のカラーフォトセンサーに対する基板内の第１の収集／空乏の深さを限定する。第２の打ち込み領域は、第２のカラーフォトセンサーの少なくとも一部分の下方に形成され、第２のカラーフォトセンサーに対する基板内の第２の収集／空乏の深さを限定する。例としての実施形態においては、第１および第２のカラーフォトセンサーは、それぞれ、青および緑であり、それらのそれぞれに対する打ち込みは、異なる深さである。
【００１３】
隣接画素間のクロストークをさらに減少させるために、また、ブルーミングを減少させるために、第２の導電型を有するアンチブルーミング領域が、基板内にかつ第１の導電型を有する複数の打ち込み領域の下方に形成される。
【００１４】
さらなる側面において、本発明は、上述した打ち込み領域および／またはアンチブルーミング領域を有する画素を形成する方法を提供する。
【００１５】
本発明のこれらのおよびその他の特徴が、添付の図面を参照して本発明の例としての実施形態を説明する以下の詳細な説明から明らかとなる。
【発明を実施するための最良の形態】
【００１６】
以下の詳細な説明においては、本明細書の一部を構成する添付の図面が、参照され、それらの図面には、本発明が実施されてもよい特定の実施形態が、例として示される。これらの実施形態は、当業者が本発明を実施するのを可能にするほど十分に詳細に説明され、そして、その他の実施形態が、使用されてもよいこと、また、本発明の精神および範囲から逸脱することなく、構造的、論理的、および、電気的な変更が、なされてもよいことがわかるはずである。
【００１７】
“ウェーハ”および“基板”という用語は、シリコン、シリコンオンインシュレータ（ＳＯＩ）またはシリコンオンサファイア（ＳＯＳ）技術、ドープト半導体およびアンドープト半導体、ベース半導体ファンデーションによって支持されたシリコンのエピタキシャル層、および、その他の半導体構造を含む半導体に基づいた材料と理解されるべきである。さらにまた、“ウェーハ”または“基板”が、以下の説明において使用される場合、ベース半導体構造またはベース半導体ファンデーションの中かまたは上に領域または接合を形成するために、事前のプロセスステップが、使用されたかもしれない。さらに、半導体は、シリコンに基づくものでなくてもよく、シリコン−ゲルマニウム、シリコンオンインシュレータ、シリコンオンサファイア、ゲルマニウム、または、ガリウムヒ素、または、その他の半導体材料に基づくものであってもよい。
【００１８】
“画素（ｐｉｘｅｌ）”または“画素セル（ｐｉｘｅｌ  ｃｅｌｌ）”という用語は、電磁放射線を電気信号に変換するためのフォトセンサーおよびトランジスタを含む画像構成要素（ｐｉｃｔｕｒｅ  ｅｌｅｍｅｎｔ）単位セルを意味する。わかりやすいように、代表的な画素のいくつかの部分だけが、図面および明細書において説明されており、典型的には、イメージャーアレイに存在するすべてのイメージャー画素の加工は、同じようにして、同時に進行する。
【００１９】
ここで、類似する構成要素は類似する符号によって指示される図面を参照すると、図２〜図９は、それぞれのカラー画素セルグループ４００および５００の列／行に含まれる例としての４トランジスタ（４Ｔ）カラー画素３００および３００ａの打ち込み領域１００および１００ａを形成する方法の例としての実施形態を示す。図６および図９を参照すると、以下でより詳細に説明されるように、打ち込み領域１００および１００ａは、第１の導電型を有し、基板１１０の表面の下方に配置され、かつ、異なるカラー画素センサーセル３００および３００ａ（図６および図９）のフォトダイオード１８８および１８８ａとして形成されたフォトセンサーの電荷収集領域１２６および１２６ａの下方に配置される。一実施形態においては、第２の導電型を有するアンチブルーミング領域２００（図９）が、基板内に、かつ、複数の打ち込み領域１００および１００ａの下方に、形成され、隣接画素間のクロストークをさらに減少させ、かつ、ブルーミングを減少させる。
【００２０】
本発明が、４トランジスタ（４Ｔ）画素セルにおける使用に関連して以下に説明されるが、本発明は、数ある中でも、例えば、５トランジスタ（５Ｔ）画素セル、６トランジスタ（６Ｔ）画素セル、または、３トランジスタ（３Ｔ）画素セルを含めたどのようなＣＭＯＳイメージャーにも適用することができることに注意されたい。本発明は、また、その他の半導体フォトセンサーアレイにも適用され、ＣＭＯＳフォトセンサーアレイに限定されない。さらに、本発明が、例としての青画素センサー３００および緑画素センサー３００ａであるフォトセンサーの下方に形成された打ち込み領域１００および１００ａに関して以下に説明されてはいるが、本発明は、この例としての実施形態に限定されることはなく、どのようなカラー画素センサーセルまたはそのようなカラー画素センサーセルの組み合わせにも適用することができる。さらに、本発明が、赤フォトセンサー、青フォトセンサー、および、緑フォトセンサーに関して説明されているが、本発明は、フォトセンサーカラーのこの組み合わせに限定されることはなく、本発明は、ＹＣＭＫカラー画素アレイおよびその他のアレイに同様に使用されてもよい。
【００２１】
図２は、図１の場合と同じ図面である断面図として基板１１０を示す。例として説明するために、図２〜図９は、ベース半導体によって支持されたエピタキシャル層を備えるものとして基板１１０を示す。ｐ＋エピタキシャル基板層が、望ましい場合、図２に示されるように、ｐ型エピタキシャル（エピ）層１１０ａ（図２）が、高濃度ドープトＰ＋基板１１０ｂ上に形成される。ｐ型エピタキシャル層１１０ａは、約２ミクロン〜約１２ミクロンの厚さ、より好ましくは、約３ミクロン〜約７ミクロンの厚さ、最も好ましくは、約３ミクロンの厚さに形成されてもよい。ｐ型エピタキシャル層１１０ａは、約１×１０１４〜約５×１０１６ａｔｏｍｓ／ｃｍ３の範囲、より好ましくは、約５×１０１４〜約５×１０１５ａｔｏｍｓ／ｃｍ３の範囲にあるドーパント濃度を有してもよい。
【００２２】
図２は、また、ｐ型エピタキシャル層１１０ａに形成された一般的なフィールド酸化膜領域１１９を示し、これは、しばしば、トレンチアイソレーション領域と呼ばれる。フィールド酸化膜領域１１９は、一般的なＳＴＩプロセスを用いて形成され、そして、典型的には、反応性イオンエッチング（ＲＩＥ）のような方向性エッチングプロセスによって、あるいは、基板内へエッチングするのに使用される選択異方性エッチング剤によるエッチングによって、基板にトレンチをエッチングすることによって形成される。
【００２３】
そして、トレンチには、例えば、二酸化ケイ素、窒化ケイ素、ＯＮ（酸化物−窒化物）、ＮＯ（窒化物−酸化物）、または、ＯＮＯ（酸化物−窒化物−酸化物）のような絶縁材料が満たされる。絶縁材料は、減圧化学気相成長法（ＬＰＣＶＤ）、高密度プラズマ（ＨＤＰ）成膜法、または、絶縁材料をトレンチ内に成膜するためのその他の適切な何らかの方法のような様々な化学気相成長（ＣＶＤ）技術によって形成されてもよい。トレンチに絶縁材料が満たされた後、化学的機械研磨のような平坦化プロセスを使用して、構造を平坦化する。
【００２４】
ＳＴＩトレンチが、形成され、そして、満たされた後、それぞれが例としての４トランジスタ（４Ｔ）の青画素センサーセルおよび緑画素センサーセルのそれぞれに対応する多層転送ゲートスタック１３０および１３０ａとリセットゲートスタック２３０および２３０ａとが、ｐ型エピタキシャル層１１０ａ上に形成される。図２は、１つの青画素セルおよび１つの緑画素セルにそれぞれ対応するゲートスタックを示すが、本発明は、この例としての実施形態に限定されるものではなく、複数の交互に並んだカラー画素セルに対応する複数の交互に並んだゲートスタックを考えることもできる。
【００２５】
ゲートスタック１３０の構成要素は、ゲートスタック１３０ａ、２３０、および、２３０ａの構成要素に類似しており、したがって、簡単のために、以下においては、ゲートスタック１３０の構成要素についてしか説明しない。転送ゲートスタック１３０は、ｐ型エピタキシャル層１１０ａ上に成長または成膜された酸化ケイ素からなる第１のゲート酸化物層１３１、ドープトポリシリコンまたはその他の適切な導体材料からなる導電層１３２、および、第２の絶縁層１３３を備え、その第２の絶縁層１３３は、例えば、酸化ケイ素（二酸化ケイ素）、窒化物（窒化ケイ素）、酸窒化物（酸窒化ケイ素）、ＯＮ（酸化物−窒化物）、ＮＯ（窒化物−酸化物）、または、ＯＮＯ（酸化物−窒化物−酸化物）から形成されてもよい。第１の絶縁層１３１および第２の絶縁層１３３と導電層１３２とは、数ある中でも、例えば、ブランケット化学気相成長（ＣＶＤ）法またはプラズマ化学気相成長（ＰＥＣＶＤ）法のような一般的な成膜法およびエッチング法、そして、それに続く、パターン化エッチングによって、形成されてもよい。側壁スペーサー１３５、２３５、１３５ａ、および、２３５ａが、絶縁層を成膜およびエッチングすることによって、形成される。これらのプロセスステップの順序は、特定のプロセスフローに必要であれば、または、特定のプロセスフローに都合がよければ、変更してもよい。
【００２６】
図２は、さらに、ゲートスタック１３０、１３０ａ、２３０、および、２３０ａの下方にそれぞれ配置された随意的なｐ型打ち込みウェル１２０を示す。ｐ型打ち込みウェル１２０は、ゲートスタック１３０、１３０ａ、２３０、および、２３０ａの形成の前かまたは後に、ドーパント打ち込みによって形成されてもよい。
【００２７】
ここで、図３を参照する。ゲートスタック１３０、１３０ａ、２３０、および、２３０ａ、および、随意的なｐ型打ち込みウェル１２０の形成の後、フォトレジスト層１６７が、約１，０００〜約５０，０００オングストロームの厚さに図２の構造上に形成される。フォトレジスト層１６７は、ｐ型エピタキシャル層１１０ａ上に開口１６８および１６８ａが得られるようにパターン化され、それらの開口１６８および１６８ａには、以下で説明するように、フォトセンサー１８８および１８８ａの構成要素が、形成される。
【００２８】
本発明の例としての実施形態によれば、フォトセンサー１８８および１８８ａのそれぞれは、領域１２４および１２４ａ、ｐ型エピタキシャル層１１０ａ、ならびに、領域１２６および１２６ａによってそれぞれ形成されたｐ−ｎ−ｐフォトダイオードである。ｎ型領域１２６および１２６ａ（図４）は、隣接する青画素セルおよび緑画素セルの能動領域の直下の基板領域に第２の導電型を有するドーパントを打ち込むことによって形成され、その第２の導電型は、例えば、ここでの説明のために、ｎ型である。打ち込みｎドープト領域１２６および１２６ａは、光生成電子を収集するための感光性電荷蓄積領域を形成する。イオン打ち込みは、イオン注入装置内に基板１１０を配置し、そして、ｎドープト領域１２６および１２６ａを形成するために、２０ｋｅＶ〜１ＭｅＶのエネルギーで適切なｎ型イオンを基板１１０内に打ち込むことによって、実施されてもよい。ヒ素またはリンのようなＮ型ドーパントが、使用されてもよい。ｎドープト領域１２６および１２６ａ（図４）におけるドーパント濃度は、約１×１０１５〜約１×１０１８ａｔｏｍｓ／ｃｍ３の範囲内にあり、好ましくは、約３×１０１６〜約３×１０１７ａｔｏｍｓ／ｃｍ３の範囲内にある。必要であれば、ｎドープト領域１２６および１２６ａのプロフィールを調整するために、複数の打ち込みが、使用されてもよい。また、領域１２６および１２６ａを形成する打ち込みは、斜め打ち込みであってもよく、ゲートスタック１３０および１３０ａへの打ち込みの方向を傾斜させることによって形成される。
【００２９】
その後に、第１の導電型（例えば、ここでは説明のためにｐ型とする）を有するドーパントによるさらなるドーパント打ち込みが、実施され、それによって、ｐ型イオンが、打ち込みｎ型領域１２６および１２６ａ上の基板領域に打ち込まれ、ここで完成するフォトダイオード１８８および１８８ａ（図４）のｐ型のｐｉｎ構造表面層１２４および１２４ａを形成する。
【００３０】
フォトダイオード１８８および１８８ａを形成した後、かつ、同じパターン化フォトレジスト１６７をマスクとして使用して、ｐ型イオンが、開口１６８からｐ型エピタキシャル層１１０ａの領域の中へ打ち込まれ、図５に示されるように、第１の打ち込み領域１００（または、青ストップ打ち込み領域１００）を形成する。第１の打ち込み領域１００は、ｐ型エピタキシャル層１１０ａの表面１１１の下方に広がり、かつ、打ち込みｎ型領域１２６の少なくとも一部分の下方に配置される。第１の打ち込み領域１００の上部マージン１０３の基板１１０内部における深さは、これは、深さＤ１として示されるが（図５）、約０．５〜約１ミクロンであり、より好ましくは、約０．６ミクロンである。第１の打ち込み領域１００の下部マージン１０４の基板１１０内部における深さは、これは、深さＤ２として示されるが（図５）、約０．６〜約２ミクロンであり、より好ましくは、約１ミクロンである。
【００３１】
第１の打ち込み領域１００（図５）は、ホウ素またはインジウムのようなｐ型イオンをｐ型エピタキシャル層１１０ａの領域内に打ち込むためのドーパント打ち込みを実施することによって形成されたＰ＋またはＰ−を打ち込まれた領域であってもよい。イオン打ち込みは、５０ｋｅＶ〜約５ＭｅＶのエネルギーで実施されてもよく、より好ましくは、約１００ｋｅＶ〜約１ＭｅＶのエネルギーで実施されてもよい。第１の打ち込み領域１００における打ち込みドーズ量は、約５×１０１６〜約５×１０１７ａｔｏｍｓ／ｃｍ３の範囲内にある。必要であれば、水平方向および垂直方向における第１の打ち込み領域１００のプロフィールを調整するために、複数の打ち込みが、使用されてもよい。さらに、第１の打ち込み領域１００を形成する１つかまたは複数の打ち込みは、斜め打ち込みであってもよく、あるいは、少なくとも１つの斜め打ち込みと組み合わせて使用されてもよい。
【００３２】
第１の打ち込み領域１００を形成した後、かつ、好ましくは、同じパターン化フォトレジスト１６７を使用して、ｐ型イオンが、開口１６８ａからｐ型エピタキシャル層１１０ａの中へ打ち込まれ、図５に示されるように、第２の打ち込み領域１００ａ（または、緑ストップ打ち込み領域１００ａ）を形成する。第２の打ち込み領域１００は、ｐ型エピタキシャル層１１０ａの表面１１１の下方に広がり、かつ、打ち込みｎ型領域１２６ａの少なくとも一部分の下方に配置される。第２の打ち込み領域１００ａの上部マージン１０３ａの基板１１０内部における深さは、これは、深さＤ１ａとして示されるが（図５）、約１．５〜約２．５ミクロンであり、より好ましくは、約１．９ミクロンである。第２の打ち込み領域１００ａの下部マージン１０４ａの基板１１０内部における深さは、これは、深さＤ２ａとして示されるが（図５）、約２〜約４ミクロンであり、より好ましくは、約２．５ミクロンである。
【００３３】
第２の打ち込み領域１００ａ（図５）は、ホウ素またはインジウムのようなｐ型イオンをｐ型エピタキシャル層１１０ａの領域内に打ち込むためのドーパント打ち込みを実施することによって形成されたＰ＋またはＰ−を打ち込まれた領域であってもよい。第２の打ち込み領域１００ａにおける打ち込みドーズ量は、約５×１０１６〜約５×１０１７ａｔｏｍｓ／ｃｍ３の範囲内にある。必要であれば、水平方向および垂直方向の両方における第２の打ち込み領域１００ａのプロフィールを調整するために、複数の打ち込みが、使用されてもよい。さらに、第２の打ち込み領域１００ａを形成する１つかまたは複数の打ち込みは、斜め打ち込みであってもよく、あるいは、少なくとも１つの斜め打ち込みと組み合わせて使用されてもよい。
【００３４】
図５に示される第２の打ち込み領域１００ａを形成した後、パターン化フォトレジスト１６７は、例えば、酸素プラズマのような一般的な技術によって、除去される。４トランジスタ（４Ｔ）画素セル３００および３００ａの残りのデバイスが、それぞれのゲートおよびそれらのゲートの両側にあるソース／ドレイン領域に関連して図１に示されるソースフォロワトランジスタ１３６および１３６ａと行選択トランジスタ１３８および１３８ａとを含めて、よく知られている方法によって形成される。結果として得られた構造が、図６に示される。
【００３５】
上述した実施形態は、第１のレジストマスクを用いて第１の打ち込み領域１００を形成し、それに続いて、同じ第１のレジストマスクを用いて第２の打ち込み領域１００ａを形成することに関して説明されたが、本発明は、この実施形態に限定されない。したがって、本発明は、まず最初に、第２の打ち込み領域１００ａを形成し、それに続いて、同じかまたは異なるマスクを用いて第１の打ち込み領域１００を形成することを考えることもできる。さらに、本発明では、これらの打ち込み領域が少なくとも部分的に同時に形成されてもよい実施形態を考えることもできる。さらに、本発明では、これらの打ち込み領域が、まず最初に、基板に形成され、それに続いて、ゲートおよび／またはフォトセンサー構造の構成要素が、同じかまたは異なるマスクを用いて形成される実施形態を考えることもできる。
【００３６】
ｐ型の第１の打ち込み領域１００を、第１の画素センサーセル（例えば、青画素セル）に含まれるフォトダイオード１８８のｎ型領域１２６の下方に提供することによって、同様に、ｐ型の第２の打ち込み領域１００ａを、第２の画素センサーセル（例えば、緑画素セル）に含まれるフォトダイオード１８８ａのｎ型領域１２６ａの下方に設けることによって、個々の画素センサーセルに対応するフォトダイオードの色分離が、改善され、かつ、隣接画素センサーセル間のクロストークが、減少する。そして、色が分離されたフォトダイオードは、より薄いカラーフィルターアレイ（ＣＦＡ）（これは、典型的には、それぞれの画素がそれの対応するフィルターの色を有する光を測定するように、画素の前方に配置される）を使用することを可能にし、かつ、ＣＦＡによる光透過率を増大させる。
【００３７】
図７〜図９は、さらに別の実施形態を示し、この実施形態によれば、アイソレーション領域２００（図９）（または、アンチブルーミングアイソレーション領域２００）が、基板内に、および、随意的に複数の打ち込み領域１００および１００ａの下方に形成され、隣接画素間のクロストークをさらに減少させ、そして、ブルーミングを減少させる。好ましい実施形態においては、アイソレーション領域２００は、複数の打ち込み領域１００および１００ａ（図６）の導電型とは異なる導電型を有する。したがって、本発明の例としての実施形態においては、アイソレーション領域２００は、ｐ型の導電型を有する複数の打ち込み領域１００および１００ａに対応するｎ型の導電型となるように形成される。
【００３８】
以下の実施形態は、複数の打ち込み領域１００および１００ａに関連してアイソレーション領域２００を形成することに関して説明されるが、本発明は、この実施形態に限定されるものではなく、複数の打ち込み領域１００および１００ａを備えることなくアイソレーション領域２００を形成することを考えてもよい。
【００３９】
図８に示されるアイソレーション領域２００は、交互に並ぶ画素行の下方に存在するストライプ状またはグリッド状の打ち込み領域の形態を有していてもよく、ここで、その行の画素は、例えば、交互に並ぶ青画素および緑画素を含む。アイソレーション領域２００は、図７に示されるベース基板１１０ｂの真上に存在する基板領域内にイオンを打ち込むために、そして、図８に示されるように、アンチブルーミングアイソレーション領域２００を形成するために、第２の導電型を有するドーパントによるブランケット打ち込みを実施することによって、形成されてもよく、その第２の導電型は、例えば、ここでの説明のために、ｎ型である。ヒ素、アンチモン、または、リンのようなＮ型ドーパントが、基板１１０内にブランケット打ち込みされてもよい。ｎ型のアンチブルーミングアイソレーション領域２００におけるドーパント濃度は、約１×１０１５〜約１×１０１８ａｔｏｍｓ／ｃｍ３の範囲内に存在し、好ましくは、約３×１０１６〜約３×１０１７ａｔｏｍｓ／ｃｍ３の範囲内に存在する。必要であれば、アンチブルーミングアイソレーション領域２００のプロフィールを調整するために、複数の打ち込みが、使用されてもよい。アイソレーション領域２００の厚さＴ（図８）は、約０．５〜約２ミクロンであり、より好ましくは、約０．７５ミクロンである。
【００４０】
好ましい実施形態においては、アンチブルーミングアイソレーション領域２００は、アンチブルーミングアイソレーション領域２００を正にバイアスするために、それによって、そのアンチブルーミングアイソレーション領域２００がアンチブルーミング動作中に過剰な電荷をドレインする（または引き出す）のを可能にするために、例えば、ＮウェルおよびＮ＋ディフュージョンを介して、イメージャーアレイの外側にあるＶａａ（正の電源）に接続されてもよい。
【００４１】
アンチブルーミングアイソレーション領域２００を形成した後、青フォトダイオード１８８および緑フォトダイオード１８８ａとして形成される青フォトセンサーおよび緑フォトセンサーのすべての構成要素、および、カラー画素セルグループ５００の画素センサーセル３００および３００ａの打ち込み領域１００および１００ａのすべての構成要素が、図２〜図６に関連して上で説明されかつ図示されたステップによって形成される。
【００４２】
ｎ型領域１２６および１２６ａに隣接してそれらの下方に配置されたｐ型打ち込み領域１００および１００ａと、ｐ型ストップ打ち込み領域１００および１００ａの下方に配置されたｎ型アンチブルーミングアイソレーション領域２００とは、ｐ−ｎ−ｐフォトダイオード１８８および１８８ａのｎドープト領域１２６および１２６ａにおいて光によって生成された電子に対する反射バリヤの役割をなす。フォトンの形態による光放射が、フォトサイト領域１２６および１２６ａに衝突すると、光エネルギーは、ｎドープト領域１２６および１２６ａに蓄積される電子に変換される。光の吸収は、電子−正孔対を生成する。ｐウェルまたはｐ型エピタキシャル層内のｎドープトフォトサイトの場合、蓄積されるのは、電子である。ｎウェル内のｐドープトフォトサイトの場合、蓄積されるのは、正孔である。したがって、ｐ型エピタキシャル層１１０ａ内に形成されたｎチャンネルデバイスを有する上述した例としての実施形態においては、ｎドープトフォトサイト領域１２６および１２６ａに蓄積されるキャリアは、電子である。青画素および緑画素のｐ型打ち込み領域１００および１００ａとこれらの打ち込み領域の下方に配置されたｎ型アンチブルーミングアイソレーション領域２００とは、シリコン電位を変化させる濃度勾配を形成することによって、基板１１０に対するキャリア損失を減少させるストップ領域の役割をなし、また、電子を折り返しｎドープトフォトサイト領域１２６および１２６ａへ反射する役割をなし、それによって、行または列に含まれる隣接する青画素センサーセルと緑画素センサーセルとの間のクロストークを減少させる。ｎ型アンチブルーミングアイソレーション領域２００は、また、それの下方に存在するバルク内において生成されたかまたは存在するかもしれない迷走電子を引き寄せ、それらをフォトサイト領域１２６および１２６ａから電源へ運び去る。
【００４３】
また、それぞれのゲートおよびゲートの両側に存在するソース／ドレイン領域に関連する図１に示されるリセットトランジスタ、ソースフォロワトランジスタ、および、選択トランジスタを含めて、画素センサーセル３００および３００ａの残りのデバイスが、よく知られている方法によって形成される。また、一般的な処理ステップが、画素セル３００および３００ａ内のゲートラインおよびその他の結線を接続するためのコンタクトおよび配線を形成するのに使用されてもよい。例えば、表面全体は、例えば、二酸化ケイ素、ＢＳＧ、ＰＳＧ、または、ＢＰＳＧからなるパッシベーション層によって被覆されてもよく、そして、そのパッシベーション層は、ＣＭＰ平坦化され、エッチングされ、コンタクトホールを提供し、そして、それらのコンタクトホールは、必要に応じて、メタライゼーションされ、リセットゲート、転送ゲート、および、その他の画素ゲート構造にコンタクトを提供する。また、その他の回路構造のための導体および絶縁体からなる一般的な多層が、画素センサーセルの構造を相互接続するのに使用されてもよい。
【００４４】
本発明に基づいて構成された画素アレイを有するＣＭＯＳイメージャー６４２が接続された典型的なプロセッサーベースシステム６００が、図１０に示される。プロセッサーベースシステム６００は、ＣＭＯＳイメージセンサーを含むディジタル回路を有する例としてのシステムである。限定することなく、そのようなシステムは、コンピュータシステム、カメラシステム、スキャナー、マシンビジョン、車両ナビゲーション、テレビ電話、監視システム、オートフォーカスシステム、スタートラッカーシステム、動き検出システム、安定装置、または、その他の画像処理システムを含んでもよく、それらのすべてが、本発明を利用することができる。
【００４５】
カメラシステムのようなプロセッサーベースシステムは、例えば、一般的には、マイクロプロセッサーのような中央処理装置（ＣＰＵ）６４４を備え、その中央処理装置６４４は、バス６５２を介して、入力／出力（Ｉ／Ｏ）装置６４６と通信する。また、ＣＭＯＳイメージセンサー６４２は、バス６５２を介して、システムと通信する。また、コンピュータシステム６００は、ランダムアクセスメモリー（ＲＡＭ）６４８を含み、そして、コンピュータシステムの場合、フロッピーディスクドライブ６５４、および、コンパクトディスク（ＣＤ）ＲＯＭドライブ６５６、または、フラッシュメモリーカード６５７のような周辺装置を含んでもよく、それらの周辺装置は、また、バス６５２を介して、ＣＰＵ６４４と通信する。また、プロセッサー６５４、ＣＭＯＳイメージセンサー６４２、および、メモリー６４８を単一ＩＣチップ上に集積することは、望ましいことかもしれない。
【００４６】
上述した実施形態は、隣接する青画素セルおよび緑画素セルのｐ−ｎ−ｐフォトダイオードとして、例えば、ｐ型ストップ打ち込み領域１００および１００ａに隣接しかつそれらの領域１００および１００ａの上方にあるｎ型電荷収集領域１２６および１２６ａを有するフォトセンサー１８８および１８８ａ（図６および図９）のようなｐ−ｎ−ｐフォトダイオードとしてフォトセンサーを形成することに関して説明されたが、本発明は、説明された実施形態に限定されないことを理解すべきである。このように、本発明は、フォトゲート、光伝導体、光変換器を含むその他のフォトセンサー、および、ｎ型ストップ打ち込み領域に隣接して形成されたｐ型電荷収集領域を備えたその他のフォトセンサーおよびｎ−ｐ−ｎフォトダイオードにも同じように適用することができる。当然ながら、すべての構造のドーパントおよび導電型は、ＰＭＯＳトランジスタに対応する転送ゲートによって、しかるべく変化する。さらに、本発明の実施形態が、ｐ−ｎ−ｐフォトダイオードに関して上で説明されたが、本発明は、ｎ−ｐフォトダイオードまたはｐ−ｎフォトダイオードにも適用することができる。
【００４７】
さらに、また、上述したように、本発明が、隣接する画素センサーセルの感光性構成要素のストップ打ち込み領域および電荷収集領域の下方に広がるただ１つのアンチブルーミング領域２００を形成することに関して説明されたが、本発明は、基板上の様々な画素行の下方に配置された多数のそのようなストライプ打ち込み領域を形成することを考えることもできる。さらに、本発明が、４トランジスタ（４Ｔ）画素セルに使用するための転送トランジスタ接続の転送ゲートに関して上で説明されたが、本発明は、数ある中でも、５トランジスタ（５Ｔ）画素セル、６トランジスタ（６Ｔ）画素セル、または、３トランジスタ（３Ｔ）セルにも適用することができる。
【００４８】
これまでの説明および図面は、ただ単に、本発明の特徴および利点を達成する例としての実施形態を説明するためのものであると考えられるべきである。変更および置換が、本発明の精神および範囲を逸脱することなく、特定のプロセス条件および構造に対して実施されてもよい。したがって、本発明は、これまでの説明および図面によって限定されると考えるべきではなく、添付の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００４９】
【図１】例としての一般的なＣＭＯＳイメージセンサー画素を示す断面図である。
【図２】ＣＭＯＳイメージセンサー画素の行を示す概略断面図であり、初期処理ステージにおける本発明の第１の実施形態によるストップ打ち込み領域の加工を説明する。
【図３】図２に示される処理ステージに続く処理ステージにおけるＣＭＯＳイメージセンサー画素の行を示す概略断面図である。
【図４】図３に示される処理ステージに続く処理ステージにおける図２のＣＭＯＳイメージセンサー画素の行を示す概略断面図である。
【図５】図２に示される処理ステージに続く処理ステージにおける図２のＣＭＯＳイメージセンサー画素の行を示す概略断面図である。
【図６】図５に示される処理ステージに続く処理ステージにおける図２のＣＭＯＳイメージセンサー画素の行を示す概略断面図である。
【図７】ＣＭＯＳイメージセンサー画素の行を示す概略断面図であり、初期処理ステージにおける本発明によるストップ打ち込み領域およびアンチブルーミング領域の加工を説明する。
【図８】図７に示される処理ステージに続く処理ステージにおける図７のＣＭＯＳイメージセンサー画素の行を示す概略断面図である。
【図９】図８に示される処理ステージに続く処理ステージにおける図７のＣＭＯＳイメージセンサー画素の行を示す概略断面図である。
【図１０】本発明に基づいて加工されたＣＭＯＳイメージセンサー画素の行を含むコンピュータプロセッサーシステムの概略ブロック図である。
【図１】
2008546176.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008546176.tif 000009
【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成20年3月14日(2008.3.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
撮像デバイスであって、
第１の導電型を有する基板と、
前記基板上に形成された少なくとも第１および第２のフォトセンサーであり、前記少なくとも第１および第２のフォトセンサーのそれぞれが、異なるそれぞれの波長の光に対応する電荷を蓄積するためのそれぞれの第２の導電型を有する領域を有する、前記少なくとも第１および第２のフォトセンサーと、
前記第１および第２のフォトセンサーの領域の下方に存在する前記第１の導電型を有する少なくとも第１および第２のドープト領域であり、前記第１および第２のドープト領域の少なくとも一方が、前記第１および第２のドープト領域の他方と異なる深さに存在する、前記少なくとも第１および第２のドープト領域と、
を備えた撮像デバイス。
【請求項２】
前記第１および第２のドープト領域の下方に配置された前記第２の導電型を有する打ち込み領域をさらに備えた請求項１に記載の撮像デバイス。
【請求項３】
前記打ち込み領域が、約０．５ミクロン〜約２ミクロンの厚さを有する請求項２に記載の撮像デバイス。
【請求項４】
前記打ち込み領域が、約０．７５ミクロンの厚さを有する請求項３に記載の撮像デバイス。
【請求項５】
前記打ち込み領域が、電源電圧を受け取るための端子に電気的に接続された請求項２に記載の撮像デバイス。
【請求項６】
前記打ち込み領域が、前記基板のエピタキシャル層内に形成され、前記打ち込み領域の上部マージンが、前記エピタキシャル層の上面から約２ミクロン〜約３ミクロンだけ下方に広がる請求項２に記載の撮像デバイス。
【請求項７】
前記第１のフォトセンサーおよびそれに関連する第１のドープト領域が、青の波長の光を受け取るように構成され、前記第２のフォトセンサーおよびそれに関連する第２のドープト領域が、緑の波長の光を受け取るように構成された請求項１に記載の撮像デバイス。
【請求項８】
前記第１および第２のフォトセンサーが、それぞれ、青の波長および緑の波長に対する電荷を収集する請求項１に記載の撮像デバイス。
【請求項９】
前記第１および第２のドープト領域が、前記基板のエピタキシャル層内に設けられる請求項１に記載の撮像デバイス。
【請求項１０】
前記第１のドープト領域の上部マージンが、前記エピタキシャル層の上面から下方の約０．５ミクロン〜約１ミクロンの第１の深さに広がり、前記第１のドープト領域の下部マージンが、前記エピタキシャル層の前記上面から下方の約０．６ミクロン〜約２ミクロンの第２の深さに広がる請求項９に記載の撮像デバイス。
【請求項１１】
前記第２のドープト領域の上部マージンが、前記エピタキシャル層の上面から下方の約１．５ミクロン〜約２．５ミクロンの第１の深さに広がり、前記第２のドープト領域の下部マージンが、前記エピタキシャル層の前記上面から下方の約２ミクロン〜約４ミクロンの第２の深さに広がる請求項９に記載の撮像デバイス。
【請求項１２】
前記エピタキシャル層が、約２ミクロン〜約１２ミクロンの厚さを有する請求項９に記載の撮像デバイス。
【請求項１３】
前記第１のドープト領域が、約５×１０１６ａｔｏｍｓ／ｃｍ３〜約５×１０１７ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する請求項１に記載の撮像デバイス。
【請求項１４】
前記第２のドープト領域が、約５×１０１６ａｔｏｍｓ／ｃｍ３〜約５×１０１７ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する請求項１に記載の撮像デバイス。
【請求項１５】
前記フォトセンサーが、フォトダイオードである請求項１に記載の撮像デバイス。
【請求項１６】
前記フォトダイオードが、ｐ−ｎ−ｐフォトダイオードである請求項１５に記載の撮像デバイス。
【請求項１７】
前記フォトダイオードが、ｎ−ｐ−ｎフォトダイオードである請求項１５に記載の撮像デバイス。
【請求項１８】
前記撮像デバイスが、ＣＭＯＳイメージャーである請求項１に記載の撮像デバイス。
【請求項１９】
イメージャーであって、
第１の導電型を有するエピタキシャル層を有する基板と、
青の色の波長および緑の色の波長をそれぞれ感知するために前記エピタキシャル層内に形成された複数の第１および第２のフォトセンサーと、
第１および第２のフォトセンサーの下方にそれぞれ設けられた前記第１の導電型を有する複数の第１および第２のストップ打ち込み領域であり、前記第１および第２のストップ打ち込み領域が、実質的に異なる前記基板内の深さを有しかつお互いに横方向へずれている、前記複数の第１および第２のストップ打ち込み領域と、
前記複数の第１および第２のストップ打ち込み領域の下方に配置された第２の導電型を有する打ち込み領域と、
を備えた、前記エピタキシャル層内に形成された画素センサーセルのアレイであり、前記アレイが、交互に並んだ青画素および緑画素からなる少なくとも１つの行を備えた、前記画素センサーセルのアレイと、
前記アレイから出力信号を受け取りかつ処理するために電気的に接続された回路と、
を備えたイメージャー。
【請求項２０】
前記フォトセンサーが、フォトダイオードである請求項１９に記載のイメージャー。
【請求項２１】
前記第１のストップ打ち込み領域の上面が、前記エピタキシャル層の上面の下方の約０．５ミクロン〜約１ミクロンの第１の深さに広がり、前記第１のストップ打ち込み領域の下面が、前記エピタキシャル層の前記上面の下方の約０．６ミクロン〜約２ミクロンの第２の深さに広がる請求項１９に記載のイメージャー。
【請求項２２】
前記第２のストップ打ち込み領域の上面が、前記エピタキシャル層の上面の下方の約１．５ミクロン〜約２．５ミクロンの第１の深さに広がり、前記第２のストップ打ち込み領域の下面が、前記エピタキシャル層の前記上面の下方の約２ミクロン〜約４ミクロンの第２の深さに広がる請求項１９に記載のイメージャー。
【請求項２３】
前記エピタキシャル層が、約２ミクロン〜約１２ミクロンの厚さを有する請求項１９に記載のイメージャー。
【請求項２４】
前記第１のストップ打ち込み領域が、約５×１０１６ａｔｏｍｓ／ｃｍ３〜約５×１０１７ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する請求項１９に記載のイメージャー。
【請求項２５】
前記第２のストップ打ち込み領域が、約５×１０１６ａｔｏｍｓ／ｃｍ３〜約５×１０１７ａｔｏｍｓ／ｃｍ３のドーパント濃度を有する請求項１９に記載のイメージャー。
【請求項２６】
前記画素センサーセルが、３Ｔ画素セル、４Ｔ画素セル、または、５Ｔ画素セルである請求項１９に記載のイメージャー。
【請求項２７】
撮像デバイスのためのフォトセンサーを形成する方法であって、
第１の導電型を有するそれぞれの電荷収集領域を有する少なくとも第１および第２のフォトセンサーを、第２の導電型を有する基板内に形成するステップと、
それぞれの第１および第２の電荷収集領域の下方の、前記基板内の異なる深さに、前記第２の導電型を有する少なくとも第１および第２のドープト領域を形成するステップと、
を備えた方法。
【請求項２８】
前記第１の導電型を有する打ち込み領域を前記第１および第２のドープト領域の下方に形成するステップをさらに備えた請求項２７に記載の方法。
【請求項２９】
前記第１および第２のドープト領域が、イオン打ち込みによって形成される請求項２７に記載の方法。
【請求項３０】
前記第１および第２のドープト領域が、順に形成される請求項２７に記載の方法。
【請求項３１】
前記第１および第２のドープト領域が、前記第１および第２の電荷収集領域を形成した後に形成される請求項２７に記載の方法。
【請求項３２】
前記第１および第２のドープト領域が、前記第１および第２の電荷収集領域を形成する前に形成される請求項２７に記載の方法。
【請求項３３】
撮像デバイスのためのカラー画素セルを形成する方法であって。
第１の導電型を有するエピタキシャル層を基板内に設けるステップと、
第２の導電型を有する第１の複数の電荷収集領域を前記エピタキシャル層内に形成するステップであり、前記第１の複数の電荷収集領域が、第１の波長の光に対応する電荷を蓄積する、前記第１の複数の電荷収集領域を形成するステップと、
前記第２の導電型を有する第２の複数の電荷収集領域を前記エピタキシャル層内に形成するステップであり、前記第２の複数の電荷収集領域が、第２の波長の光に対応する電荷を蓄積する、前記第２の複数の電荷収集領域を形成するステップと、
前記第１の導電型を有する第１の複数のドープト領域を、前記エピタキシャル層内にかつ前記第１の複数の電荷収集領域のそれぞれの下方に形成するステップと、
前記第１の導電型を有する第２の複数のドープト領域を、前記エピタキシャル層内にかつ前記第２の複数の電荷収集領域のそれぞれの下方に形成するステップと、
前記第２の導電型を有する打ち込み領域を前記第１および第２の複数のドープト領域の下方に形成するステップと、
を備えた方法。
【請求項３４】
前記電荷収集領域内の電荷の収集を制御するために、複数のフォトセンサーを前記電荷収集領域のそれぞれの上面に形成するステップと、
前記電荷収集領域から転送される電荷を受け取るために、前記第２の導電型を有する複数のフローティングディフュージョン領域を前記エピタキシャル層内に形成するステップと、
をさらに備えた請求項３３に記載の方法。
【請求項３５】
前記第１の複数のドープト領域の中の１つが、前記エピタキシャル層内の第１の深さに形成される請求項３４に記載の方法。
【請求項３６】
前記第２の複数のドープト領域の中の１つが、前記エピタキシャル層内の第２の深さに形成され、前記第２の深さが、前記第１の深さよりも大きい請求項３５に記載の方法。
【請求項３７】
前記第１の複数のドープト領域の中の１つが、青画素セルに対応し、前記第２の複数のドープト領域の中の１つが、緑画素セルに対応する請求項３４に記載の方法。
【請求項３８】
前記第１の導電型が、ｎ型であり、前記第２の導電型が、ｐ型である請求項３３に記載の方法。
【請求項３９】
前記感光性領域が、フォトセンサーに対応する請求項３３に記載の方法。
【請求項４０】
前記フォトセンサーの少なくとも１つが、フォトダイオードである請求項３９に記載の方法。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
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【国際調査報告】
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