(57)【要約】  上面に第１の導電路（４１）が配置され、下面に第２の導電路（４２）が配置されたベースプレート（４０）を有するフィードスルーフィルタを提供する。導電路（４１，４２）は、ベースプレート（４０）内に形成された内表面がメタライズされた開口部（４９）により相互に直流接続されている。開口部（４９）は電気的フィードスルー（５０）を通し、フィードスルー（５０）は第２の導電路（４２）にははんだ付けされているが、第１の導電路（４１）にははんだ付けされておらず、ベースプレート（４０）上には少なくとも１つの電気素子（６１，６２）が配置されており、該電気素子の外部コンタクト（２２ａ）は第１の導電路（４１）にはんだ付けされている。
2008537857.tif 000002
【特許請求の範囲】
【請求項１】
上面に第１のコンタクト面（４１）が配置され、下面に第２のコンタクト面（４２）が配置されたベースプレート（４０）を有しており、第１のコンタクト面（４１）と第２のコンタクト面（４２）が互いに直流接続されている形式のフィードスルーフィルタにおいて、ベースプレート（４０）は電気的フィードスルー（５０）を通す開口部（４９）を有しており、前記フィードスルー（５０）は第２のコンタクト面（４２）にははんだ付けされているが、第１のコンタクト面（４１）にははんだ付けされておらず、ベースプレート（４０）上に少なくとも１つの電気素子（６１，６２）が配置されており、該電気素子の外部コンタクト（２２ａ）が第１のコンタクト面（４１）にはんだ付けされていることを特徴とする、フィードスルーフィルタ。
【請求項２】
開口部（４９）はベースプレート（４０）の中央領域に配置されている、請求項１記載のフィードスルーフィルタ。
【請求項３】
フィードスルー（５０）は少なくとも１つのワイヤを含んでいる、請求項１または２記載のフィードスルーフィルタ。
【請求項４】
第１および第２のコンタクト面（４１，４２）は、ベースプレート（４０）内に形成された、メタライズされた内部柱面を有する開口部（４９）によって互いに直流接続されている、請求項１または２記載のフィードスルーフィルタ。
【請求項５】
前記少なくとも１つの電気素子（６１，６２）は多層セラミックコンデンサとして形成されている、請求項１から４のいずれか１項記載のフィードスルーフィルタ。
【請求項６】
前記多層コンデンサは表面実装可能である、請求項５記載のフィードスルーフィルタ。
【請求項７】
前記多層コンデンサは基体（１０）を有しており、該基体はその第１の底面に平面状の外部コンタクト（２１，２２）を有している、請求項６記載のフィードスルーフィルタ。
【請求項８】
基体（１０）は基体内部に配置されたアクティブ素子領域を有しており、該アクティブ素子領域は基体（１０）の底面へ垂直に射影した場合に前記外部コンタクト（２１，２２）と重なり合わない、請求項７記載のフィードスルーフィルタ。
【請求項９】
さらに別の外部コンタクト（２２ｂ）がベースプレート（４０）の上面に配置された第３のコンタクト面（４３）にはんだ付けされている、請求項１から８のいずれか１項記載のフィードスルーフィルタ。
【請求項１０】
第３のコンタクト面（４３）は貫通コンタクト（４５）によりベースプレート（４０）の上面に配置された第４のコンタクト面（４４）に直流接続されている、請求項９記載のフィードスルーフィルタ。
【請求項１１】
ベースプレート（４０）に固定されたハウジング（７０）が設けられており、前記少なくとも１つの電気素子（６１，６２）は該ハウジング（７０）とベースプレート（４０）の間に形成された空洞に収容される、請求項１から１０のいずれか１項記載のフィードスルーフィルタ。
【請求項１２】
ハウジング（７０）は金属を含有している、請求項１１記載のフィードスルーフィルタ。
【請求項１３】
フィードスルーフィルタを支持体に固定するための固定装置をハウジング（４０）に具えている、請求項１０から１２のいずれか１項記載のフィードスルーフィルタ。
【請求項１４】
前記空洞は絶縁注封材料で充たされている、請求項１０から１３のいずれか１項記載のフィードスルーフィルタ。
【請求項１５】
フィードスルー（５０）は注封材料により固定されている、請求項１４記載のフィードスルーフィルタ。
【請求項１６】
少なくとも２つの並列接続された多層コンデンサを有する、請求項１から１５のいずれか１項記載のフィードスルーフィルタ。
【請求項１７】
多層電気素子において、基体（１０）の第１の底面に平面状の外部コンタクト（２１，２２）が配置されており、基体内部にアクティブ素子領域が配置されており、該アクティブ素子領域は基体（１０）の底面に垂直に射影した場合に前記外部コンタクト（２１，２２）と重なり合わないことを特徴とする、多層電気素子。
【請求項１８】
基体（１０）は誘電層を有しており、該誘電層の間に内部電極（１，２）が配置されている、請求項１７記載の多層電気素子。
【請求項１９】
前記内部電極（１，２）は、それぞれ異なる外部コンタクト（２１，２２）に電気的に接続された互いに対向する第１の内部電極（１）と第２の内部電極（２）を含んでいる、請求項１８記載の多層電気素子。
【請求項２０】
基体（１０）の柱面に、外部コンタクト（２１，２２）に電気的に接続された外部電極（１１，１２）が配置されている、請求項１８または１９記載の多層電気素子。
【請求項２１】
アクティブ素子領域における電界強度は、向かい合った互いに逆極性の内部電極（１，２）の間の最大電界強度の５％よりも大きい、請求項１８から２０のいずれか１項記載の多層電気素子。
【請求項２２】
第１および第２の内部電極（１，２）は交互に重ねて配置されており、基体（１０）の底面に垂直に射影した場合に、第１および第２の内部電極（１，２）は外部コンタクト（２１，２２）とは重なり合わない重なり面（３）を有している、請求項１８から２１のいずれか１項記載の多層電気素子。
【請求項２３】
前記誘電層はコンデンサセラミックスを含んでいる、請求項１７から２２のいずれか１項記載の多層電気素子。
【請求項２４】
前記誘電層はバリスタセラミックスを含んでいる、請求項１８から２１までのいずれか１項記載の多層電気素子。
【請求項２５】
基体（１０）の互いに向き合った側面にそれぞれ異なる外部電極（１１，１２）が配置されている、請求項２０から２４のいずれか１項記載の多層電気素子。
【請求項２６】
第１の内部電極（１）は基体（１０）の互いに対向する第１の側面に配置された２つの第１の外部電極（１１ａ，１１ｂ）に接続されており、第２の内部電極（２）は基体（１０）の互いに対向する第２の側面に配置された２つの第２の外部電極（１２ａ，１２ｂ）に接続されている、請求項２０から２４のいずれか１項記載の多層電気素子。
【請求項２７】
基体（１０）は、第１および第２の内部電極（１，２）が間に配置された誘電層から成る１つより多くのスタック（１０１，１０２，１０３）を有している、請求項１８から２６のいずれか１項記載の多層電気素子。
【請求項２８】
スタック（１００，１０１，１０２，１０３）は並置されており、かつ、それぞれ固有の外部電極ペア（１１，１２，１１−１，１２−１，１１−２，１２−２，１１−３，１２−３）と電気的に接続されており、外部電極はそれぞれ基体（１０）の下面に配置された固有の外部コンタクト（２１−１，２２−１）と電気的に接続されており、すべてのスタック（１００，１０１，１０２，１０３）とすべての外部コンタクト（２１，２２，２１−１，２２−１）とに関して、スタック（１００，１０１，１０２，１０３）の第１および第２の内部電極（１，２）は、基体（１０）の底面に垂直に射影した場合に、外部コンタクト（２１，２２，２１−１，２２−１）とは重なり合わない重なり面（３）を有する、請求項２７記載の多層電気素子。
【請求項２９】
前記少なくとも１つの電気素子が請求項１７から２８のいずれか１項記載の多層電気素子として形成されていることを特徴とする、請求項１から１６のいずれか１項記載のフィードスルーフィルタ。
【請求項３０】
端子面（４１）を具えたベースプレート（４０）と、基体（１０）を具えた電気素子と、該電気素子内に含まれたアクティブ素子領域（１１４）とを有する装置において、基体（１０）の稜角領域に、基体（１０）の底面および側面に延在する外部電極（１１，１２）が配置されており、基体（１０）の底面に配置された外部電極の領域がコンタクト面（２１，２２）を形成しており、外部電極（１１，１２）ははんだ材（１１６）によりベースプレート（４０）の端子面にはんだ付けされており、基体側面とは反対側のコンタクト面（２１，２２）の辺（１１２）と外部電極（１１，１２）のはんだ材（１１６）によって覆われた面の各点との間に１つの領域（１１５）があり、アクティブ素子領域は該領域（１１５）から離れている、ことを特徴とする装置。
【請求項３１】
前記電気素子が請求項１７から２９のいずれか１項記載の多層電気素子である、請求項３０記載の装置。
【請求項３２】
アクティブ素子領域が外部電極（１１，１２）に接続されている、請求項３０または３１記載の装置。
【請求項３３】
下面に第１のコンタクト面が配置され、上面に第２のコンタクト面が配置された別のベースプレート（４０’）を有し、第１のコンタクト面と第２のコンタクト面は互いに直流接続されており、前記別のベースプレート（４０’）は電気的フィードスルー（５０）を通す開口部を有しており、前記フィードスルー（５０）は前記別のベースプレート（４０’）の第２のコンタクト面にははんだ付けされているが、第１のコンタクト面にははんだ付けされておらず、前記少なくとも１つの電気素子（６１，６２）の外部コンタクト（２１’，２２’）は前記別のベースプレート（４０’）の第１のコンタクト面にはんだ付けされている、請求項１から１６のいずれか１項記載のフィードスルーフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に、フィードスルーフィルタと多層電気素子を示す。
【０００２】
刊行物DE 101 36 545 A1から、多層セラミックコンデンサが公知である。刊行物DE 101 32 798 C1からは、別のセラミック素子とこのセラミック素子の製造方法とが公知である。
【０００３】
本発明の解決すべき課題は、大きな機械的負荷に耐えうる電気的なフィードスルーフィルタを提供することである。解決すべきもう１つの課題は、安定した電気的特性を有する多層電気素子を提供することである。
【０００４】
第１の底面に平面状の外部コンタクトを備えた基体を有し、該基体内部にアクティブ素子領域が配置されており、かつ、このアクティブ素子領域と前記外部コンタクトとが射影される射影面において、このアクティブ素子領域が前記外部コンタクトと重なり合わないような多層電気素子が提供される。射影面は有利には素子の底面に平行である。提供される多層素子は有利にはフィードスルーフィルタ内で使用される。
【０００５】
さらに、例えば、端子面を備えたベースプレートと基体を備えた電気素子とを有する、フィードスルーフィルタ内で使用される装置も提供される。基体にはアクティブ素子領域が含まれている。基体の稜角領域には、基体の側面と基体の底面（下面）とに広がる外部電極が配置されている。基体の底面に配置された外部電極の領域がコンタクト面を形成する。外部電極および素子のコンタクト面はベースプレートの端子面にはんだ付けされている、すなわち、はんだ材を用いてベースプレートの端子面に電気的ならびに機械的に固定して接続されている。基体側面とは反対側のコンタクト面の辺とはんだ材で覆われた外部電極の面の各点との間には、稜角領域−ひび割れるおそれのある基体の領域−があり、アクティブ素子領域はこの稜角領域からは離れている。
【０００６】
したがって、ひび割れのおそれのある基体領域は、基体の第１の辺と側面とは反対側のコンタクト面の辺とはんだ材の上辺とをつなぐ面の間にある。
【０００７】
側面に配置された外部電極と底面に配置されたコンタクト面ははんだ材によってコーティング可能である。稜角領域は、実質的にはんだ材によってコーティング可能な互いに交差する面とこれらの面の互いに離反する辺を結ぶ面とによって境界付けられており、説明した配置構成では、ベースプレートに固定的に結合されており、ベースプレートから見ると、実質的に振動不能である。それに対して、通常はベースプレート上に直接固定されない基体の領域は−ベースプレートから見ると−大いに振動可能である。ひび割れの発生を顧慮すると、上記の２つの領域の間の境界は脆弱である。外部電極および／またはコンタクト面がはんだ材によって完全にコーティングされない場合もありうるので、原理的には基体の稜角領域全体にひび割れのおそれがある。
【０００８】
次に、多層素子とその有利な実施形態を説明する。
【０００９】
基体は有利にはセラミックスから成る誘電層を有しており、これら誘電層の間に内部電極が配置されている。これら内部電極は向かい合った互いに逆極性の第１および第２の内部電極を含んでおり、第１および第２の内部電極はそれぞれ異なる外部電極に電気的に接続されている。１つの実施形態では、向かい合った第１および第２の内部電極を横方向に向き合わせる、すなわち、オーバーラップさせてもよい。また、択一的に、向かい合った第１および第２の内部電極を縦方向に向き合わせてもよい。この場合、第１および第２の内部電極は１つの平面の中にあり、並んで配置されている。
【００１０】
本明細書において柱面と呼ばれる基体表面には、外部コンタクトに電気的に接続された外部電極が配置されており、これらの外部電極には内部電極が接続されている。
【００１１】
基体は２つの底面−上面および下面−を有しており、これら２つの底面はそれぞれ横方向の１つの平面に対して実質的に平行である。このうち、少なくとも一方の底面は、素子をプリント基板上に取り付ける際に、このプリント基板の方を向いていなければならない。基体の残りの表面は柱面と呼ばれる。基体の柱面は向かい合った２つの第１の側面と向かい合った２つの第２の側面を含んでいる。第１の側面は第２の側面に交差するように配置されており、また逆に第２の側面は第１の側面に交差するように配置されている。
【００１２】
以下では、第１の底面を基体の下面と同一視する。しかし、これは限定ではない。なぜならば、基体の上面および下面は例えば素子を裏返すことで交換可能であるからである。基体の第２の底面にも外部電極に電気的に接続された外部コンタクトを配置してよい。ただし、この外部コンタクトは射影平面内で第１および第２の内部電極の重なり面とオーバーラップしない。これは向かい合った２つのプリント基板の間でこれらのプリント基板に素子を取り付ける（はんだ付け）場合に特に有利である。
【００１３】
アクティブ素子領域とは、向かい合った互いに逆極性の内部電極の間の最大電界強度の５％を超える電界強度を有するボリュームを意味している。これは、多層コンデンサにおいては、互いに逆極性の内部電極の相互に重なり合う領域により横方向平面内に画定される素子領域である。アクティブ領域内のひび割れはフィードスルーフィルタの電気的特性に作用を及ぼし、極端なケースでは、互いに逆極性の内部電極の間に短絡を生じさせる。これに対して、アクティブ領域外での基体のひび割れはフィードスルーフィルタの電気的特性に影響を与えない。
【００１４】
１つの有利な実施形態では、交互に重ね合わせて配置された第１および第２の内部電極を有する基体を具えた多層電気素子が提供される。この場合、第１の内部電極は第１の外部電極に、第２の内部電極は第２の外部電極に接続されている。外部電極は基体の柱面に配置されており、それぞれ基体の第１の底面に配置された外部コンタクトに電気的に接続されている。ただし、任意に選択された第１の内部電極とそれに続く第２の内部電極は、横方向平面−射影平面−において、外部コンタクトとはオーバーラップしない重なり面を有している。
【００１５】
内部電極と外部電極を横切る横断面では、第１の外部電極と任意に選択された第２の内部電極の辺のうちこの第１の外部電極の側にある辺との間の距離は、第１の外部電極に接続された外部コンタクトの、同じ方向で測定された横断面の長さよりも大きい。
【００１６】
１つの有利な実施形態では、多層素子は少なくとも１つのコンデンサ素子を有するコンデンサとして形成されている。しかし、多層素子は、容量素子の他に、例えばバリスタなどの別の素子を有していてもよい。後者の場合、誘電層はバリスタセラミックスから形成される。有利には、第１の内部電極は第１のスタックを、第２の内部電極は第２のスタックを形成し、これら２つのスタックは並列して配置され、アクティブ素子領域はこれらのスタックの間に配置される。
【００１７】
基体は誘電層−有利にはセラミック層−を有しており、これら誘電層の間に金属層が配置されており、これら金属層の中に内部電極が形成されている。重ね合わせて配置された内部電極と誘電層が１つのスタックを形成する。
【００１８】
１つの実施形態においては、前記セラミックスはコンデンサセラミックスＣＯＧ，Ｘ７Ｒ，Ｚ５Ｕ，Ｙ５Ｖ，ＨＱＭであってよい。別の実施形態では、セラミックスはＺｎＯを含有するバリスタセラミックスであってよい。基体は異なる種類のセラミックスから成る層を、例えば、コンデンサセラミックスから成る少なくとも１つの層とバリスタセラミックスから成る別の少なくとも１つの層を有していてよい。したがって、例えば、バリスタの組み込まれたフィルタはＥＳＤ保護素子として形成しうる。
【００１９】
１つの実施形態では、第１の内部電極に接続された第１の外部電極と第２の内部電極に接続された第２の外部電極は基体の互いに向かい合った側面にそれぞれ別に配置されている。
【００２０】
１つの実施形態では、素子は並置された複数のスタックを有しており、これら複数のスタックは有利には互いに直流接続されており、それぞれ独立した素子ユニットを、例えばコンデンサ素子を、実現している。１つの実施形態では、異なる素子ユニットは相互に依存せずに固有の外部電極ペアを介してコンタクト可能である。外部電極はそれぞれ基体の下面に配置された固有の外部コンタクトに電気的に接続されており、すべてのスタックとすべての外部コンタクトに関して、スタックの第１および第２の内部電極は外部コンタクトとはオーバーラップしない重なり面を射影平面内に有している。
【００２１】
１つの実施形態では、第１の内部電極を基体の互いに対向する第１の側面に配置された２つの第１の外部電極に接続してよい。この場合、第２の内部電極は基体の互いに対向する第２の側面に配置された２つの第２の外部電極に接続されている。
【００２２】
基体の材料としては、容量素子を形成するのに適した任意のセラミック材料が考えられる。構造化された内部電極を内蔵する金属層は任意の金属、金属合金、またはこれらの組合せを含んでいてよい。
【００２３】
素子の外部コンタクトは、１つの実施形態では、はんだによってプリント基板のコンタクト面に接続されている。基体材料（セラミックス）とはんだの膨張係数が異なるため、基体内の温度が変化すると、外部コンタクトの内側の辺から始まって斜め上方に外部電極まで続くひび割れが生じることがありうる。素子のアクティブボリュームを素子の縁部領域から引っ込めれば、生じたひび割れの影響は及ばない。
【００２４】
それゆえ、基体において外部コンタクトの内側の辺にひび割れが生じた場合、上に示した素子は電気的特性の信頼性の高さという点で優れている。上述した措置によれば、ひび割れが生じても、とりわけ極性の異なる内部電極の間の短絡を防ぐことができる。
【００２５】
上述の多層素子は特に以下で説明されるフィードスルーフィルタに使用可能である。
【００２６】
さらに、ベースプレートを有するフィードスルーフィルタも示される。ベースプレートの上面には第１のコンタクト面が、下面には第２のコンタクト面が配置されており、これらのコンタクト面は互いに直流接続されている。ベースプレートには電気的フィードスルー（給電路）が通っており、この電気的フィードスルーは第２のコンタクト面にははんだ付けされているが、第１のコンタクト面にははんだ付けされていない。ベースプレート上には少なくとも１つの電気素子が配置されており、この電気素子の第１の外部コンタクトは第１のコンタクト面にはんだ付けされている。有利な実施形態では、ベースプレート上に複数の電気素子が配置されている。
【００２７】
ベースプレートの上面および下面はベースプレートを裏返すことにより交代させることができる。
【００２８】
ベースプレート内には、有利には、電気的フィードスルーを受け入れるのに適した開口部が形成されており、この開口部の内表面はメタライズされている。開口部の内径は有利にはフィードスルーの外径に合わせられている。第１および第２のコンタクト面は有利にはこの開口部によって互いに直流接続されている。
【００２９】
ベースプレートと電気素子の間のはんだ位置は、フィードスルーによって伝達されうる機械的負荷−通常は引張力−を顧慮して、フィードスルーとベースプレートの間のはんだ位置がベースプレートのもう一方の面に位置するようにしてあり、これにより機械的負荷が軽減される。
【００３０】
したがって、上記措置により、電気的フィードスルーと電気素子の間の機械的隔離が達成される。
【００３１】
ベースプレートは、例えば、それ自体公知の、有利にはコンタクト面を形成するために銅で被覆されたプリント基板（ＰＣＢ，Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）であってよく、例えばＰＲ４または高周波アプリケーションに適した有機材料から形成されている。
【００３２】
フィードスルーは有利にはハウジングから絶縁されている。フィードスルーは、通常は電気素子そのものとのコンタクトに、および/または、注封材でカプセル化された電気素子とのコンタクトに使用される。フィードスルーは有利には注封材の中に埋め込まれている。このことは、フィードスルーが素子内でより良好に固定されるという利点を有している。１つの実施形態では、ハウジングはベースプレートでぴたりと閉じる蓋を含んでいる。ハウジングは有利には導電性であり、金属ハウジングであってよい。ハウジングは有利にはベースプレートの少なくとも１つの導電路と直流接続されている。この導電路は、空洞内に、すなわちベースプレートの上面に、または代わりにベースプレートの下面に配置してよい。
【００３３】
ハウジングに固定装置を、例えば、フィードスルーフィルタを支持体に固定するための孔を具えた固定用の耳金を設けてもよい。
【００３４】
ハウジングはフィードスルーフィルタの作動形態にとって有利であるが、例えば、有利にもカバーの取り付けられる電気モジュールの中にフィードスルーフィルタを組み込む場合には、不可欠ではない。それゆえ、フィードスルーフィルタをハウジングで覆わなくてよい。
【００３５】
ベースプレートはハウジングの構成部分である。ハウジングとベースプレートの間には空洞が形成されており、この空洞の中に電気素子が配置されている。この空洞を注封材料で充填してもよい。これにより、一方では電気素子がカプセル化され、他方ではハウジング内の電気的フィードスルーが固定される。
【００３６】
１つの実施形態では、空洞は空気で満たされる。この場合、電気素子は封止されない。
【００３７】
フィードスルーフィルタに組み込まれる電気素子は、有利にはＳＭＤ素子、すなわち、表面実装素子である。
【００３８】
フィードスルーは電気素子と電気的に接続されている。フィードスルーは可撓であってよい。フィードスルーは１つの実施形態では例えば複数の撚線を合わせたものであってよい。択一的に、フィードスルーは有利には裸のワイヤであってよい。このワイヤは実施形態に応じて可撓または固定形状のものとしてよい。
【００３９】
フィードスルーフィルタに対する引張力または曲げ力の不所望な作用を低減するためには、フィードスルーのために設けられたベースプレート内の開口部を実質的に真ん中に配置すると有利である。したがって、フィードスルーは有利にはベースプレートの中央に配置される。
【００４０】
フィードスルーフィルタは、１つの実施形態においては、少なくとも１つの、有利には少なくとも２つのハウジングで囲われた多層コンデンサを具えたフィードスルーコンデンサとして形成される。これらの多層コンデンサは有利には相互に並列接続されている。多層コンデンサは寸法が小さくても大きな容量値を有するという利点を持っている。
【００４１】
フィードスルーフィルタは一般に１つのフィルタであってよい。フィードスルーフィルタは多層コンデンサの他に別の構成要素を、例えば、少なくとも１つのインダクタンス素子またはバリスタ、とりわけ多層バリスタを含んでいてよい。これら別の構成要素も有利にはベースプレート上に配置される。
【００４２】
例えば同種の２つの多層コンデンサを具えたフィードスルーフィルタの対称的構造が有利である。
【００４３】
フィードスルーフィルタは、とりわけ、後置接続された装置の給電線または信号線の妨害抑制に適している。  セラミック多層コンデンサを具えたフィードスルーフィルタは、例えばチューブコンデンサを具えたフィードスルーフィルタに比べて、所与の容量の下での所要面積が小さいという点で優れている。
【００４４】
電気素子の第２の外部コンタクトは有利にはベースプレートの上面に配置された第３のコンタクト面にはんだ付けされている。第３のコンタクト面は、１つの実施形態では、貫通コンタクトにより、ベースプレートの下面に配置された第４のコンタクト面と直流接続されている。
【００４５】
以下では、多層電気素子とフィードスルーフィルタを縮尺通りではない概略的な図に基づいて説明する。
図１Ａは、第１の実施形態による多層素子の透視図である。
図１Ｂおよび１Ｃはそれぞれ、図１Ａによる多層素子を内部電極まで横断面で示した図である。
図１Ｄは、図１Ａから１Ｃによる素子の重なり合った内部電極と外部コンタクトを横方向に射影した図である。
図２Ａは、第２の実施形態による多層素子の透視図である。
図２Ｂおよび２Ｃはそれぞれ、図２Ａによる多層素子を内部電極まで横断面で示した図である。
図２Ｄは、図２Ａから２Ｃによる素子の重なり合った内部電極と外部コンタクトを横方向に射影した図である。
図３Ａおよび３Ｂはそれぞれ図２Ａによる多層素子の横断面図であり、ここでは多層素子はプリント基板上に固定されており、ひび割れが生じている。
図４Ａは、第３の実施形態による多層素子の透視図である。
図４Ｂおよび４Ｃはそれぞれ、図４Ａによる多層素子を内部電極まで横断面で示した図である。
図５は、ベースプレート上に多層コンデンサが配置されたフィードスルーフィルタの横断面図である。
図６は、２つのベースプレートの間に多層コンデンサが配置されたフィードスルーフィルタの横断面図である。
図７Ａは、図５によるベースプレートを下から見た図である。
図７Ｂは、図５によるベースプレートを上から見た図である。
【００４６】
図１Ａには、基体１０と外部電極１１，１２とを具えた第１の多層素子が示されている。外部電極１１，１２は基体１０の互いに対向する側面に配置されており、各側面の辺１１１を越えて延びている。基体１０の下面に位置する外部電極１１，１２の部分は外部コンタクト２１，２２を形成している。基体１０の上面に位置する外部電極１１，１２の部分は、例えば図６に示されている上側ベースプレート４０’への接続に使用しうる外部コンタクト２１’，２２’を形成している。外部コンタクト２１は側面とは反対側の辺１１２を有しており、素子にベースプレート４０を接続する際、この辺１１２にひび割れが生じることがありうる。
【００４７】
図１Ｂには、線ＡＡに沿ってこの素子の断面が示されており、図１Ｃには、線ＢＢに沿った断面が示されている。
【００４８】
第１の外部電極１１に接続されている第１の内部電極１と第２の外部電極１２に接続されている第２の内部電極２は互いに咬み合っている。内部電極１，２の重なり合った部分はそれらの間に配置された誘電層とともに１つのスタック１００を形成している。スタック１００は実質的にアクティブ素子領域１１４に一致する。
【００４９】
長手方向ｘで測った、第２の外部電極１２とこの外部電極側の第１の内部電極１の辺との間の距離ｄは、この方向で測った外部電極１２に割り当てられた外部コンタクト２２の長さよりも大きい。このことは第１の外部電極１１、外部コンタクト２１、および第２の内部電極２にも同様に当てはまる。したがって、図１Ｄに示されている射影面では、外部コンタクト２１，２２の面は第１および第２の内部電極１，２の重なり面３から離れている。
【００５０】
図２Ａから２Ｄには、２つの第１の外部電極１１ａ，１１ｂと２つの第２の外部電極１２ａ，１２ｂを具えた第２の多層素子が示されている。この実施形態では、第１の内部電極１は基体１０の互いに対向する第１の側面に配置された第１の外部電極１１ａ，１１ｂの両方に接続されている。第２の内部電極２は基体１０の互いに対向する第２の側面に配置された第２の外部電極１２ａ，１２ｂの両方に接続されている。
【００５１】
第２の内部電極２の長手方向ｘにおける寸法は、第２の内部電極が外部コンタクト２１ａ，２１ｂの横断方向の長さＬよりも大きな量ｄだけ第１の外部電極１１ａ，１１ｂから離れているように選定されている。第１の内部電極１の寸法は、第１の内部電極が外部コンタクト２２ａ，２２ｂの横断方向の長さＬ’よりも大きな量ｄ’だけ第２の外部電極１２ａ，１２ｂから離れているように選定されている。
【００５２】
図２Ｄには、素子の下面ならびに第１および第２の内部電極１，２の横方向射影面への射影が示されている。第１および第２の内部電極１，２の重なり面３はすべての外部コンタクト２１ａ，２１ｂ，２２ａ，２２ｂから離れている。
【００５３】
図３Ａ，３Ｂには、ベースプレート４０（例えばプリント基板）のコンタクト面４１にはんだ８１で固定された第２の実施形態による素子が示されている。基体１０には、長手方向と垂直方向とにおけるはんだ位置の境界を互いに結ぶひび割れ８２が生じている。ひび割れ８２は外部コンタクト２１，２２の内側の辺に向かって生じる。というのも、これらの辺が基体１０の固定された部材と振動可能な部材との間の境界であるからである。
【００５４】
基体の側面と下面との間の辺１１１と、外部コンタクト２１の基体側面とは反対側の辺１１２と、はんだ材１１６の上側の辺１１３との間に、ひび割れのおそれのある基体の稜角領域がある。アクティブ素子領域１１４はこの稜角領域から離れている。
【００５５】
図４Ａから４Ｃには、複数の独立した機能単位を具えた多層素子の実施形態が示されている。これらの機能単位はそれぞれ誘電層のスタック１００，１０１，１０２，１０３と互いに重なり合った第１および第２の内部電極１，２とによって形成されている。各スタック１００，１０１，１０２，１０３は外部電極ペア１１，１２；１１−１，１２−１；１１−２，１２−２；１１−３，１２−３に接続されている。これらの外部電極は外部コンタクト２１，２２；２１−１，２２−１；２１−２，２２−２；２１−３，２２−３を有している。スタックは互いに電気的に絶縁されている。各スタックは実質的に図１Ａから１Ｄにおいて離して配置されているスタック１００と同様に形成されている。
【００５６】
図１Ａから４Ｃに示されている多層素子は表面実装多層コンデンサである。しかし、別の実施形態では、これらの多層素子を多層バリスタとしてもよい。
【００５７】
図５には、多層コンデンサとして形成された２つの電気素子６１，６２を具えたフィードスルーフィルタの基本構造の一部が概略的に示されている。１つの実施形態では、多層コンデンサがさまざまな容量値を有していてよい。別の実施形態では、多層コンデンサが同じ容量値を有するようにしてよい。
【００５８】
素子６１，６２はベースプレート４０の上面に配置されており、はんだ８１によりこのベースプレートのコンタクト面４１，４３に固定的に接続されている。素子６１，６２はここでは第２の有利な実施形態（図２Ａから２Ｄ）による多層素子である。素子６１，６２は他の構造、例えば、第１または第３の実施形態による構造を有していてもよい。
【００５９】
両方の素子６１，６２をベースプレート４０の１つの面に取り付けると有利である。
【００６０】
ベースプレート４０の上面には第１のコンタクト面４１と第３のコンタクト面４３が配置されている。ベースプレート４０の下面には第２のコンタクト面４２が配置されている。ベースプレート４０には、内面がメタライズされた開口部４９が設けられている。これにより、第１のコンタクト面４１と第２のコンタクト面４２の間の垂直方向の電気的接続が保証される。
【００６１】
開口部４９はベースプレート４０の真ん中に配置されている。この開口部４９を電気的フィードスルーが−この実施形態では裸のワイヤが−通っている。フィードスルー５０の横断面は開口部４９の横断面に有利にはぴったりと適合している。フィードスルー５０はベースプレートの下面にある第２のコンタクト面４２にはんだ付けされている。
【００６２】
ベースプレート４０の異なる側面に配置することにより、ベースプレート４０と素子６１，６２の間のはんだ接続８１’は、ベースプレート４０とフィードスルー５０の間のはんだ接続８１から実質的に機械的に隔離されている。
【００６３】
フィードスルーフィルタは２つより多くの素子を含んでいてよい。１つの実施形態では、互いに異なる容量値を有する４つの多層コンデンサがベースプレート４０上に固定されている。すべての素子は有利にはベースプレートの１つの側面にだけ配置されている。１つの実施形態では、ベースプレートの両方の側面にこのような素子が取り付けられている。
【００６４】
ベースプレートの面積は有利には１００ｍｍ2よりも小さく、一般的には８０ｍｍ2である。１つの実施形態では、ベースプレートを、はんだ付け可能な導電層、例えば金属層でコーティングされた薄い軟質の箔としてよい。
【００６５】
ベースプレート４０の例は図７Ａ，７Ｂに示されている。
【００６６】
ベースプレート４０は有利には金属から成るハウジング７０の中に配置されている。ハウジングの壁には、素子を外部支持体に固定するための固定部７１が設けられている。なお、この実施形態では、この固定部７１は突起である。ベースプレート４０の下面側のハウジングの部分は、例えば図示されていないはんだ材を用いて、ベースプレート４０の第４のコンタクト面４４に固定的に接続してよい。
【００６７】
図６には、２つのベースプレート４０，４０’の間に多層コンデンサ６１，６２が配置されたフィードスルーフィルタが示されている。多層コンデンサ６１，６２の外部電極はそれぞれはんだ材８１によって２つのベースプレート４０，４０’に固定的に接続されている。フィードスルー５０は、図５の場合と同様に、はんだ材８１’によって下側ベースプレート４０に、はんだ材８１"によって上側ベースプレート４０’に固定的に接続されている。
【００６８】
それゆえ、上側ベースプレート４０’についても、フィードスルー５０と多層コンデンサ６１，６２はベースプレート４０’のそれぞれ異なる面に固定されている。
【００６９】
図７Ａには、図５によるベースプレート４０の下面の図が、図７Ｂには、上面の図が示されている。これらの下面と上面は、素子６１，６２に対して、その外部コンタクト２１ａ，２１ｂ，２２ａ，２２ｂが図２Ａに示されている実施形態のように配置されるように設計されている。素子６１，６２のベースプレート４０上での位置は破線で示されている。
【００７０】
ベースプレート４０の下面には、貫通コンタクト４５によりベースプレートの上面に配置された導電路４０５と電気的に接続された第４のコンタクト面４４が設けられている。導電路４０５は第３のコンタクト面４３として設けられた領域まで有利には不動態化されている、すなわち、有利にはハロゲンフリー材料から成る図示されていない絶縁層により被覆されている。第３のコンタクト面４３は図２Ａから２Ｄに示されている素子の外部コンタクト２１ａ，２１ｂにはんだ付けされる。コンタクト面４１は上記素子の外部コンタクト２２ａ，２２ｂにはんだ付けされる。素子６１または６２に対して設けられた２つのコンタクト面４１は、有利には不動態化された電気接続４０１により、相互に電気的に接続されている。
【００７１】
第２のコンタクト面４２と第４のコンタクト面４４の間には、絶縁領域４８が設けられている。
【００７２】
図７Ａ，７Ｂに示されているベースプレート４０は、ベースプレートの真ん中を通る横断軸または長手軸に関して対称的に形成されている。フィードスルー５０のために設けられた開口部４９の中央はここではベースプレートの中心点と一致している。
【００７３】
ベースプレート４０上に、図示されている導電路の他に、別のコンタクト面を有する導電路を設けてもよい。これらの導電路は他の素子に、例えば、ＺｎＯを含有するセラミックスをベースとした多層バリスタに接続するものとしてよい。
【００７４】
コンデンサセラミックスとしては、ＣＯＧ、Ｘ７Ｒ、Ｚ５Ｕ、Ｙ５Ｖ、ＨＱＭなどの材料が考えられる。
【００７５】
本明細書に記載されたフィードスルーフィルタと多層素子は、図に示された実施形態または図示された構成要素数に限定されない。
【図面の簡単な説明】
【００７６】
【図１Ａ】第１の実施形態による多層素子の透視図である。
【図１Ｂ】図１Ａによる多層素子を内部電極まで横断面で示した図である。
【図１Ｃ】図１Ａによる多層素子を内部電極まで横断面で示した図である。
【図１Ｄ】図１Ａから１Ｃによる素子の重なり合った内部電極と外部コンタクトを横方向に射影した図である。
【図２Ａ】第２の実施形態による多層素子の透視図である。
【図２Ｂ】図２Ａによる多層素子を内部電極まで横断面で示した図である。
【図２Ｃ】図２Ａによる多層素子を内部電極まで横断面で示した図である。
【図２Ｄ】図２Ａから２Ｃによる素子の重なり合った内部電極と外部コンタクトを横方向に射影した図である。
【図３Ａ】図２Ａによる多層素子の横断面図である。
【図３Ｂ】図２Ａによる多層素子の横断面図である。
【図４Ａ】第３の実施形態による多層素子の透視図である。
【図４Ｂ】図４Ａによる多層素子を内部電極まで横断面で示した図である。
【図４Ｃ】図４Ａによる多層素子を内部電極まで横断面で示した図である。
【図５】ベースプレート上に多層コンデンサが配置されたフィードスルーフィルタの横断面図である。
【図６】２つのベースプレートの間に多層コンデンサが配置されたフィードスルーフィルタの横断面図である。
【図７Ａ】図５によるベースプレートを下から見た図である。
【図７Ｂ】図５によるベースプレートを上から見た図である。
【符号の説明】
【００７７】
１０  基体
１００，１０１，１０２，１０３  スタック
１１１  基体の側面と下面の間の辺
１１２  上記側面とは反対側の外部コンタクトの辺
１１３  はんだメニスカスの上辺
１１４  アクティブ素子領域
１１５  ひび割れのおそれのある領域
１１６  はんだ材
１  第１の内部電極
２  第２の内部電極
１１，１１ａ，１１ｂ  第１の外部電極
１１−１，１１−２，１１−３  第１の外部電極
１２，１２ａ，１２ｂ  第２の外部電極
１２−１，１２−２，１２−３  第２の外部電極
２１，２１ａ，２１ｂ  外部コンタクト
２２，２２ａ，２２ｂ  外部コンタクト
４０，４０’  ベースプレート
４０１  コンタクト面４１の間の電気接続
４０５  コンタクト面４３を有する導電路
４１，４３  ベースプレートの上面に配置されたコンタクト面
４２，４４  ベースプレートの下面に配置されたコンタクト面
４５  貫通コンタクト
４８  絶縁領域
４９  メタライズされた内面を有する開口部
５０  フィードスルー
７０  ハウジング
７１  固定部
６１，６２  電気素子
８１，８１’  はんだ
８２  ひび割れ
ｄ，ｄ’  外部電極と他の外部電極に接続された内部電極の前記外部電極側の辺との間の距離
Ｌ，Ｌ’  外部コンタクトの横断面の長さ
【図１Ａ】
2008537857.tif 000003
【図１Ｂ】
2008537857.tif 000004
【図１Ｃ】
2008537857.tif 000005
【図１Ｄ】
2008537857.tif 000006
【図２Ａ】
2008537857.tif 000007
【図２Ｂ】
2008537857.tif 000008
【図２Ｃ】
2008537857.tif 000009
【図２Ｄ】
2008537857.tif 000010
【図３Ａ】
2008537857.tif 000011
【図３Ｂ】
2008537857.tif 000012
【図４Ａ】
2008537857.tif 000013
【図４Ｂ】
2008537857.tif 000014
【図４Ｃ】
2008537857.tif 000015
【図５】
2008537857.tif 000016
【図６】
2008537857.tif 000017
【図７Ａ】
2008537857.tif 000018
【図７Ｂ】
2008537857.tif 000019
【国際調査報告】
2008537857.tif 000020
2008537857.tif 000021
2008537857.tif 000022
2008537857.tif 000023