(57)【要約】  或る限られた回数だけプログラム可能なメモリデバイスを提供するための方法及び装置。典型的な実施形態によれば、メモリデバイス及びその製造方法は、第１の電極と、第２の電極と、これら第１及び第２の電極の間のカルコゲナイド材料層又はゲルマニウム構成材料層とを提供する。このメモリデバイスは、上記カルコゲナイド材料層又はゲルマニウム構成材料層と、第２の電極との間に、錫カルコゲナイド層を更に含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間の、カルコゲナイド材料又は半金属材料からなる材料層と、
前記カルコゲナイド材料層と前記第２の電極との間の錫カルコゲナイド層とを備え、
前記材料層の厚さに対する前記錫カルコゲナイド層の厚さの比が約４対３よりも小さい、
ことを特徴とするメモリデバイス。
【請求項２】
前記材料層はカルコゲナイドガラスからなることを特徴とする請求項１記載のメモリデバイス。
【請求項３】
前記材料層は結晶カルコゲナイド材料からなることを特徴とする請求項１記載のメモリデバイス。
【請求項４】
前記材料層はゲルマニウム層であることを特徴とする請求項１記載のメモリデバイス。
【請求項５】
前記材料層はゲルマニウムテルライドからなることを特徴とする請求項１記載のメモリデバイス。
【請求項６】
前記材料層はＧｅＸＳｅ１００−Ｘからなることを特徴とする請求項１記載のメモリデバイス。
【請求項７】
前記ＧｅＸＳｅ１００−Ｘは、ほぼＧｅ３３Ｓｅ６７からほぼＧｅ６０Ｓｅ４０までの間の化学量論を有することを特徴とする請求項５記載のメモリデバイス。
【請求項８】
前記錫カルコゲナイド層と前記第２の電極との間に金属層を更に備えることを特徴とする請求項１記載のメモリデバイス。
【請求項９】
前記金属層は銀からなることを特徴とする請求項１記載のメモリデバイス。
【請求項１０】
前記錫カルコゲナイド層はＳｎ１＋／−ＸＳｅからなり、ここでｘは約１と約０との間であることを特徴とする請求項１記載のメモリデバイス。
【請求項１１】
前記錫カルコゲナイド層は錫テルライドからなる層であることを特徴とする請求項１記載のメモリデバイス。
【請求項１２】
前記第１の電極と前記第２の電極の少なくとも一方はタングステンからなることを特徴とする請求項１記載のメモリデバイス。
【請求項１３】
前記第２の電極は金属含有層上にあって、銀からなることを特徴とする請求項１記載のメモリデバイス。
【請求項１４】
前記材料層及び前記錫カルコゲナイド層は絶縁層内の通路の中に設けられていることを特徴とする請求項１記載のメモリデバイス。
【請求項１５】
前記材料層及び前記錫カルコゲナイド層は基板上のブランケット層であり、前記第２の電極はメモリ素子の位置を画定することを特徴とする請求項１記載のメモリデバイス。
【請求項１６】
前記材料層の厚さ及び前記錫カルコゲナイド層の厚さは、前記メモリデバイスが或る限られた回数だけプログラム可能であるような厚さであることを特徴とする請求項１記載のメモリデバイス。
【請求項１７】
前記材料層の厚さ及び前記錫カルコゲナイド層の厚さは、前記メモリデバイスが一度プログラムされた後は消去不可能となるような厚さであることを特徴とする請求項１記載のメモリデバイス。
【請求項１８】
前記材料層の厚さは約３００Åであり、前記錫カルコゲナイド層の厚さは約１００Åから約４００Åまでの間であることを特徴とする請求項１記載のメモリデバイス。
【請求項１９】
前記錫カルコゲナイド層と前記第２の電極との間に金属層を更に備え、該金属層は約３００Åから約５００Åまでの厚さを有していることを特徴とする請求項１８記載のメモリデバイス。
【請求項２０】
前記材料層の厚さは約１００Åと約１０００Åとの間であることを特徴とする請求項１記載のメモリデバイス。
【請求項２１】
前記材料層の厚さに対する前記錫カルコゲナイド層の厚さの比は約１対３と約４対３との間であることを特徴とする請求項１記載のメモリデバイス。
【請求項２２】
基板と、
前記基板上の導電性アドレス線と、
前記導電性アドレス線上の第１の電極と、
前記第１の電極上の結晶カルコゲナイド材料層と、
前記結晶カルコゲナイド材料層上の錫カルコゲナイド層と、
前記金属含有層上の第２の電極と、
を備えることを特徴とするメモリデバイス。
【請求項２３】
前記錫カルコゲナイド層と前記第２の電極との間に金属層を更に備えることを特徴とする請求項２２記載のメモリデバイス。
【請求項２４】
前記結晶カルコゲナイド材料層の厚さと前記錫カルコゲナイド層の厚さは、前記メモリデバイスが或る限られた回数だけプログラム可能であるような厚さであることを特徴とする請求項２２記載のメモリデバイス。
【請求項２５】
前記結晶カルコゲナイド材料層の厚さに対する前記錫カルコゲナイド層の厚さの比は約４対３よりも小さいことを特徴とする請求項２２記載のメモリデバイス。
【請求項２６】
基板と、
前記基板上の導電性アドレス線と、
前記導電性アドレス線上の第１の電極と、
前記第１の電極上のゲルマニウム層と、
前記ゲルマニウム層上の錫カルコゲナイド層と、
前記金属含有層上の第２の電極と、
を備えることを特徴とするメモリデバイス。
【請求項２７】
前記錫カルコゲナイド層と前記第２の電極との間に金属層を更に備えることを特徴とする請求項２６記載のメモリデバイス。
【請求項２８】
前記ゲルマニウム層の厚さと前記錫カルコゲナイド層の厚さは、前記メモリデバイスが或る限られた回数だけプログラム可能であるような厚さであることを特徴とする請求項２６記載のメモリデバイス。
【請求項２９】
前記ゲルマニウム層の厚さに対する前記錫カルコゲナイド層の厚さの比は約４対３よりも小さいことを特徴とする請求項２６記載のメモリデバイス。
【請求項３０】
プロセッサと、
或る限られた回数だけプログラム可能なように構成されたメモリデバイスと、を備えたプロセッサシステムであって、
前記メモリデバイスは、
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間の、カルコゲナイド材料又は半金属材料からなる材料層と、
前記カルコゲナイド材料層と前記第２の電極との間の錫カルコゲナイド層とを備え、
前記材料層の厚さに対する前記錫カルコゲナイド層の厚さの比が約４対３よりも小さい、
ことを特徴とするプロセッサシステム。
【請求項３１】
前記材料層はカルコゲナイドガラスからなることを特徴とする請求項３０記載のプロセッサシステム。
【請求項３２】
前記材料層は結晶カルコゲナイド材料からなることを特徴とする請求項３０記載のプロセッサシステム。
【請求項３３】
前記材料層はゲルマニウム層であることを特徴とする請求項３０記載のプロセッサシステム。
【請求項３４】
前記錫カルコゲナイド層と前記第２の電極との間に金属層を更に備えることを特徴とする請求項３０記載のプロセッサシステム。
【請求項３５】
前記金属層は銀からなることを特徴とする請求項３４記載のプロセッサシステム。
【請求項３６】
基板を供給するステップと、
前記基板上に第１の電極を形成するステップと、
前記基板上に第２の電極を形成するステップと、
前記第１の電極と前記第２の電極との間にカルコゲナイド材料又は半金属材料からなる材料層を形成するステップと、
前記カルコゲナイド材料層と前記第２の電極との間に錫カルコゲナイド層を形成するステップとを備え、
前記材料層及び前記錫カルコゲナイド層は、前記材料層の厚さに対する前記錫カルコゲナイド層の厚さの比が約４対３よりも小さくなるように形成される、
ことを特徴とするメモリデバイスを形成する方法。
【請求項３７】
前記材料層を形成するステップは、カルコゲナイドガラスからなる層を形成することからなることを特徴とする請求項３６記載の方法。
【請求項３８】
前記材料層を形成するステップは、結晶カルコゲナイド材料からなる層を形成することからなることを特徴とする請求項３６記載の方法。
【請求項３９】
前記材料層を形成するステップは、ゲルマニウム層を形成することからなることを特徴とする請求項３６記載の方法。
【請求項４０】
前記材料層を形成するステップは、ゲルマニウムテルライドからなる層を形成することからなることを特徴とする請求項３６記載の方法。
【請求項４１】
前記材料層を形成するステップは、前記材料層はＧｅＸＳｅ１００−Ｘからなる層を形成することからなることを特徴とする請求項３６記載の方法。
【請求項４２】
前記ＧｅＸＳｅ１００−Ｘは、ほぼＧｅ３３Ｓｅ６７からほぼＧｅ６０Ｓｅ４０までの間の化学量論を有して形成されることを特徴とする請求項４１記載の方法。
【請求項４３】
前記錫カルコゲナイド層と前記第２の電極との間に金属層を形成するステップを更に備えることを特徴とする請求項３６記載の方法。
【請求項４４】
前記金属層を形成するステップは、銀からなる層を形成することからなることを特徴とする請求項３６記載の方法。
【請求項４５】
前記錫カルコゲナイド層を形成するステップは、Ｓｎ１＋／−ＸＳｅ層を形成することからなり、ここでｘは約１と約０との間であることを特徴とする請求項３６記載の方法。
【請求項４６】
錫カルコゲナイド層を形成するステップは、錫テルライドからなる層を形成することからなることを特徴とする請求項３６記載の方法。
【請求項４７】
前記第１及び第２の電極の少なくとも一方はタングステンからなるように形成されていることを特徴とする請求項３６記載の方法。
【請求項４８】
前記材料層及び前記錫カルコゲナイド層を形成するステップは、前記メモリデバイスが或る限られた回数だけプログラム可能であるような厚さを有する前記前記材料層及び前記錫カルコゲナイド層を形成することからなることを特徴とする請求項３６記載の方法。
【請求項４９】
前記材料層及び前記錫カルコゲナイド層を形成するステップは、前記メモリデバイスが一度プログラムされた後は消去不可能となるような厚さを有する前記前記材料層及び前記錫カルコゲナイド層を形成することからなることを特徴とする請求項３６記載の方法。
【請求項５０】
前記材料層は約３００Åの厚さを有するように形成され、前記錫カルコゲナイド層は約１００Åから約４００Åまでの間の厚さを有するように形成されることを特徴とする請求項３６記載の方法。
【請求項５１】
前記錫カルコゲナイド層と前記第２の電極との間に銀層を形成するステップを更に備え、該銀層は約３００Åから約５００Åまでの厚さを有するように形成されることを特徴とする請求項５０記載の方法。
【請求項５２】
前記材料層は約１００Åと約１０００Åとの間の厚さを有するように形成されることを特徴とする請求項３６記載の方法。
【請求項５３】
前記錫カルコゲナイド層及び前記材料層は、前記材料層の厚さに対する前記錫カルコゲナイド層の厚さの比が約１対３と約４対３との間であるように形成されることを特徴とする請求項３６記載の方法。
【請求項５４】
前記第１の電極に電気的に接続されたアドレス線を供給するステップを更に備えることを特徴とする請求項３６記載の方法。
【請求項５５】
前記第１の電極を形成するステップは、アドレス線／電極の結合構造を形成することからなることを特徴とする請求項３６記載の方法。
【請求項５６】
前記材料層及び前記錫カルコゲナイド層を形成するステップは、前記材料層及び前記錫カルコゲナイド層をブランケット堆積により形成することからなることを特徴とする請求項３６記載の方法。
【請求項５７】
前記材料層及び前記錫カルコゲナイド層をエッチングして垂直スタックを形成するステップを更に備えることを特徴とする請求項５６記載の方法。
【請求項５８】
絶縁層の中に通路を形成するステップを更に備え、前記材料層及び前記錫カルコゲナイド層を形成するステップは前記通路の中に前記材料層及び前記錫カルコゲナイド層を形成することからなることを特徴とする請求項３６記載の方法。
【請求項５９】
メモリ素子を形成する方法であって、
基板を供給するステップと、
前記基板上に導電層を形成するステップと、
前記基板上に第１の電極を形成するステップと、
前記導電層及び前記基板の上に第１の絶縁層を形成するステップと、
前記第１の絶縁層に開口を形成して、該開口内に前記導電層の一部分を露出させるステップと、
前記開口内及び前記第１の電極上に、カルコゲナイド材料又はゲルマニウムである材料層を形成するステップと、
前記開口内及び前記材料層上に錫カルコゲナイド層を形成するステップであって、前記材料層及び前記錫カルコゲナイド層は、前記材料層の厚さに対する前記錫カルコゲナイド層の厚さの比が約４対３よりも小さくなるように形成されるステップと、
前記錫カルコゲナイド層上に第２の電極層を形成するステップと、
前記第２の電極層上にマスクを供給するステップと、
前記材料層、前記錫カルコゲナイド層、及び前記第２の電極をエッチングしてスタックを形成するステップと、
を備えることを特徴とする方法。
【請求項６０】
前記材料層を形成するステップはカルコゲナイドガラス層を形成することからなることを特徴とする請求項５９記載の方法。
【請求項６１】
前記材料層を形成するステップは結晶カルコゲナイド材料層を形成することからなることを特徴とする請求項５９記載の方法。
【請求項６２】
前記材料層を形成するステップはゲルマニウム層を形成することからなることを特徴とする請求項５９記載の方法。
【請求項６３】
前記材料層及び前記錫カルコゲナイド層を形成するステップは、前記メモリデバイスが或る限られた回数だけプログラム可能であるような厚さを有する前記材料層及び前記錫カルコゲナイド層を形成することからなることを特徴とする請求項５９記載の方法。
【請求項６４】
メモリデバイスを形成する方法であって、
基板を供給するステップと、
前記基板上に第１の電極を形成するステップと、
前記基板上に第２の電極を形成するステップと、
前記第１の電極と前記第２の電極との間に結晶カルコゲナイド材料層を形成するステップと、
前記カルコゲナイド材料層と前記第２の電極との間に錫カルコゲナイド層を形成するステップと、
前記錫カルコゲナイド層と前記第２の電極との間に銀層を形成するステップと、
を備えることを特徴とする方法。
【請求項６５】
前記結晶カルコゲナイド材料層及び前記錫カルコゲナイド層は、前記メモリデバイスが或る限られた回数だけプログラム可能であるような厚さを有するように形成されることを特徴とする請求項６４記載の方法。
【請求項６６】
前記錫カルコゲナイド層及び前記結晶カルコゲナイド材料層は、前記結晶カルコゲナイド材料層の厚さに対する前記錫カルコゲナイド層の厚さの比が約４対３よりも小さいように形成されることを特徴とする請求項６４記載の方法。
【請求項６７】
メモリデバイスを形成する方法であって、
基板を供給するステップと、
前記基板上に第１の電極を形成するステップと、
前記基板上に第２の電極を形成するステップと、
前記第１の電極と前記第２の電極との間にゲルマニウム層を形成するステップと、
前記カルコゲナイド材料層と前記第２の電極との間に錫カルコゲナイド層を形成するステップと、
前記錫カルコゲナイド層と前記第２の電極との間に銀層を形成するステップと、
を備えることを特徴とする方法。
【請求項６８】
前記ゲルマニウム層及び前記錫カルコゲナイド層は、前記メモリデバイスが或る限られた回数だけプログラム可能であるような厚さを有するように形成されることを特徴とする請求項６７記載の方法。
【請求項６９】
前記錫カルコゲナイド層及び前記ゲルマニウム層は、前記ゲルマニウム層の厚さに対する前記錫カルコゲナイド層の厚さの比が約４対３よりも小さいように形成されることを特徴とする請求項６７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスの分野に関し、特には、或る限られた回数だけプログラム可能なメモリデバイスに関する。
【背景技術】
【０００２】
プログラマブル・コンダクティブ・ランダム・アクセス・メモリ（ＰＣＲＡＭ）を含む、抵抗可変メモリ素子は、半揮発性又は不揮発性のランダムアクセスメモリ素子としての適性についての研究がなされてきている。ＰＣＲＡＭデバイスの一例が、マイクロンテクノロジー社に付与された米国特許第６，３４８，３６５号に開示されている。
【０００３】
ＰＣＲＡＭデバイスは、典型的には、動的スイッチング材料としてカルコゲナイドガラスを含んでいる。銀のような導電性材料が、カルコゲナイドガラス中に組み入れられて、導電チャネルを形成している。デバイスの動作中、導電チャネルが金属イオン（例えば銀イオン）を受け入れたり追い出したりして、書き込み電圧及び消去電圧のような連続したプログラミング電圧を介しメモリデバイスに特定の抵抗状態（例えば、高抵抗状態又は低抵抗状態）をプログラムすることが可能である。プログラミング電圧が除去された後、プログラムされた抵抗状態が、或る時間、一般には何時間から何週間もの間、そのまま維持可能である。そのため、典型的なカルコゲナイドガラスをベースとするＰＣＲＡＭは、２つのそれぞれの論理状態を定義する少なくとも２つの抵抗状態を有する可変抵抗メモリとして機能する。
【０００４】
１つの典型的なＰＣＲＡＭデバイスは、銀（Ａｇ）及び銀セレナイド（Ａｇ２＋／−ＸＳｅ）と共に、基材としてゲルマニウムセレナイド（すなわちＧｅＸＳｅ１００−Ｘ）カルコゲナイドガラスを使用している。例えば、マイクロンテクノロジー社に付与された米国特許出願公開第２００４／００３８４３２号を参照のこと。
【０００５】
銀カルコゲナイド材料は、カルコゲナイドガラス層を通って、銀イオンを内部へ移動させるための導電性チャネルを形成するのを援助するには適切であるが、銀を使用することに関る或る不都合のために、その他の、銀をベースとしないカルコゲナイド材料が望ましいかもしれない。例えば、Ａｇ２Ｓｅのような銀を含む化合物／合金は、ＰＣＲＡＭデバイスを層形成する際に固まりの問題を生じ、また、銀カルコゲナイドをベースとするデバイスは、例えば約２６０℃及びそれ以上のような高い処理温度に耐えることができない。錫（Ｓｎ）は、銀と比べ、ＧｅＸＳｅ１００−Ｘ中での熱移動が小さく、また、錫カルコゲナイドは銀カルコゲナイドよりも毒性が低い。
【０００６】
膜に電圧を印加して使用するスイッチングデバイスとして、ＳｎＳｅ（錫セレナイド）の薄膜を使用することについての研究がなされている。５８０ÅのＳｎＳｅは、錫リッチの材料（例えばデンドライト）を形成することにより５〜１５Ｖの電位が印加された場合、（Ｍオームで測定可能な）高抵抗状態と（ｋオームで測定可能な）低抵抗状態との間で不揮発性のスイッチングを示す、ということが見出されている。また、カルコゲナイドガラスであるＧｅＸＳｅ１００−ＸガラスにＳｎを添加することで、このカルコゲナイドガラスに十分に高い電位、例えば４０Ｖを超える電位、が印加されると、メモリスイッチングを生じることが見出されている。しかし、そのようなスイッチング電位は、実現可能なメモリデバイスには高すぎる。
【０００７】
ワンタイム・プログラマブル（ＯＴＰ）メモリセルが知られており、多くの応用を有している。典型的なＯＴＰメモリセルは、ヒューズ又はアンチヒューズとして機能するかもしれない。メモリデバイス応用においては、そのようなヒューズ又はアンチヒューズがカラムラインとロウラインの間に接続されてもよい。ヒューズを有するメモリセルにおいては、カラムラインを介して送られた電荷が、セル内の無傷のヒューズを通過して、１の値を示す接地されたロウラインへと達する。セルの値を０に変えるために、特定量の電流をセルに印加して、ヒューズを焼き切る。アンチヒューズを有するセルにおいては、プログラムされていない初期の状態が０であり、このセルが１の状態にプログラムされる。従来のＯＴＰセルは、一度プログラムされると、それを消去又は再プログラムすることができない。
【０００８】
従って、ＯＴＰ又はそれと同様なメモリセルとして動作可能な抵抗可変メモリ素子を有することが望まれる。加えて、最初のプログラミング後に少なくとも一度は再プログラム可能なメモリ素子を有することが望まれる。
【発明の開示】
【０００９】
本発明の典型的な実施形態は、或る限られた回数だけプログラム可能なメモリデバイスを提供する方法及び装置を提供する。典型的な実施形態によれば、メモリデバイス及びその製造方法は、第１の電極と、第２の電極と、第１の電極及び第２の電極の間のカルコゲナイド又はゲルマニウム構成材料層とを提供する。このメモリデバイスは、カルコゲナイド又はゲルマニウム構成材料層と第２の電極との間に、錫カルコゲナイド層を更に含む。
【００１０】
本発明の上記又はその他の特徴及び利点は、添付図面と関連して提供される以下の詳細な説明から、一層よく理解される。
本発明の上記及びその他の利点並びに特徴は、添付図面に関して以下に提供される典型的な実施形態の詳細な説明から、一層明らかになる。
【発明を実施するための最良の形態】
【００１１】
以下の詳細な説明においては、本発明の様々な特定の実施形態を参照する。これらの実施形態は、当業者が本発明を実施可能な程度に十分詳細に記載されている。その他の実施形態も採用可能であり、また、本発明の精神又は範囲から離れることなしに各種の構造的、論理的、及び電気的変更を行なうことが可能である、と理解されるべきである。
【００１２】
以下の説明中で使用される「基板（substrate）」という用語は、露出された基板表面を有する半導体基板を含む何らかの支持構造を意味するものであるが、そのような半導体基板に限定されるものではない。半導体基板とは、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）、ドープト又は非ドープト半導体、ベースとなる半導体土台によって支持されたシリコンエピタキシャル層、及びその他の半導体構造を含むものであると理解されるべきである。以下の説明において半導体基板又はウェハを参照する場合、ベースとなる半導体又は土台の中又は上に領域又は接合を形成するために、前処理ステップが利用されてもよい。基板は、半導体ベースである必要はなく、金属、合金、ガラス、ポリマー、セラミック、及びこの技術分野で知られたその他の何らかの支持材料を含むがこれらに限定されない、集積回路を支持するのに適した何らかの支持構造であってもよい。
【００１３】
「錫（tin）」という用語は、単一元素の錫だけでなく、錫に他の微量金属（trace metals）を含んだものや、半導体産業において知られる他の金属との各種合金化合物に錫を含んだものも、そのような錫合金が導電性を有し、かつ、錫の物理的及び電気的特性が変わらず維持されている限りにおいて、それらを含むことを意図している。
【００１４】
「錫カルコゲナイド（tin-chalcogenide）」という用語は、わすかに過剰又は不足な錫を有する種を含む、錫とカルコゲン（例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、ポロニウム（Ｐｏ）、及び酸素（Ｏ））の各種合金、化合物、及び混合物を含むことを意図している。例えば、錫カルコゲナイドの一種である錫セレナイドは、一般的な化学式Ｓｎ１＋／−ＸＳｅによって表される。本発明のデバイスは、ＳｎとＳｅとの間の化学量論的な特別な比によって限定されるものではないが、典型的には、ｘが約１と約０との間の範囲であるとして、Ｓｎ１＋／−ＸＳｅで表される種からなる。
【００１５】
「カルコゲナイド材料（chalcogenide material）」、「カルコゲナイドガラス（chalcogenide glass）」、又は「結晶カルコゲナイド（crystalline chalcogenide）」という用語は、周期律表のＶＩＡ族（すなわち第１６族）の元素からなる、ガラス又は結晶材料を含む材料を含むことを意図している。ＶＩＡ族元素はまた、カルコゲンとも言われ、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、ポロニウム（Ｐｏ）、及び酸素（Ｏ）を含む。カルコゲナイド材料の例は、ＧｅＴｅ、ＧｅＳｅ、ＧｅＳ、ＩｎＳｅ、及びＳｂＳｅを含み、これらは全て各種の化学量論を有している。
【００１６】
本発明は、今、図を参照して説明されるが、これらの図は典型的な実施形態を示すものであり、同様な参照番号は同様な構成を示す。図１は、本発明に従って構成されたメモリ素子１００の典型的な一実施形態を示している。図１に示された素子１００は、基板１０によって支持されている。基板１０上には、必ずしも直接にではないが、導電性アドレスライン１２が存在し、これは、図示された素子１００と、この図示された素子１００が一部であるようなメモリアレイの一部分を構成する他の同様な複数のデバイスとを、相互に接続する役割を担っている。基板１０とアドレスライン１２との間には随意の絶縁層１１を組み入れることが可能であり、これは、基板１０が半導体ベースである場合に好ましい。導電性アドレスライン１２は、ドープトシリコン、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、チタン（Ｔｉ）、及びその他の材料のような、相互接続ラインを提供するのに有用であるとしてこの技術分野で知られている何れかの材料であってもよい。アドレスライン１２上には第１の電極１６があり、これは、同様にアドレスライン１２上にある絶縁層１４内に画定されている。この電極１６は、以下に述べる層１８内へと移動しない何らかの導電性材料であり得るが、好ましくはタングステン（Ｗ）である。絶縁層１４は、例えばシリコンナイトライド（Ｓｉ３Ｎ４）、低誘電率材料、絶縁ガラス、又は絶縁ポリマーであり得るが、このような材料に限定されない。図１に示されるように、随意の絶縁層１１は、アドレスライン１２と基板１０との間に存在し得る。
【００１７】
メモリ素子１００（すなわち、情報を記憶する部分）は、第１の電極１６上に形成されている。図１に示された実施形態では、カルコゲナイド材料層１８、例えばゲルマニウムセレナイド（ＧｅＸＳｅ１００−Ｘ）が、第１の電極１６上に設けられている。このゲルマニウムセレナイドは、ほぼＧｅ３３Ｓｅ６７からほぼＧｅ６０Ｓｅ４０までの化学量論的範囲内にある。カルコゲナイド材料層１８は、厚さが約１００Åと約１０００Åとの間、例えば約３００Å厚である。層１８は単一層である必要はなく、同一又は異なる化学量論を有する複数のカルコゲナイドサブ層からなっていてもよい。カルコゲナイド材料層１８は、その下に横たわる電極１６と電気的に接触している。或いは、メモリ素子１００は、カルコゲナイド材料層１８の代わりにゲルマニウム構成層（germanium comprising layer）を含んでもよく、これはカルコゲナイド材料からできている必要はない。
【００１８】
カルコゲナイド材料層１８（又は、ゲルマニウム構成層）上に、錫カルコゲナイド、例えば錫セレナイド（Ｓｎ１＋／−ＸＳｅ、ここでｘは約１と０との間）の層２０がある。セレンの代わりに、硫黄、酸素、又はテルルのような他のカルコゲナイド材料を使用することも可能である。錫カルコゲナイド層２０は、約１００Åから約４００Åまでの厚さであるが、その厚さは、その下に横たわるカルコゲナイド材料層１８の厚さに一部依存する。錫カルコゲナイド層２０の厚さの、その下に横たわるカルコゲナイド材料層１８の厚さに対する比は、約４対３よりも小さく、例えば約１対３と約４対３との間にあるべきである。錫カルコゲナイド層２０の厚さの、その下に横たわるカルコゲナイド材料層１８の厚さに対する比が、減少する（すなわち、錫カルコゲナイド層２０がカルコゲナイド材料層１８に比べて薄くなる）につれ、メモリ素子１００はＯＴＰセルに一層似た動作をする。
【００１９】
依然として図１を参照すると、銀を典型的な金属として、随意の金属層２２が錫カルコゲナイド層２０上に設けられている。この金属層２２は、約５００Å厚である。金属層２２上には、第２の電極２４がある。第２の電極２４は、第１の電極１６と同じ材料で形成可能であるが、そうする必要はない。図１に示された典型的な実施形態では、第２の電極２４はタングステン（Ｗ）であることが好ましい。このデバイスは、絶縁層２６によって絶縁分離されてもよい。
【００２０】
本発明は、何らかの特定の理論によって束縛されるべきものではないが、条件電圧（conditioning voltage）の印加で、錫カルコゲナイド層２０からの金属イオンがカルコゲナイド材料層１８中に１つ以上の導電チャネルを形成するものと信じられる。特に、条件ステップは、デバイス１００のメモリ素子構造に電位を印加することを含んでおり、その結果、錫カルコゲナイド層２０からの材料がカルコゲナイドガラス層１８内に組み入れられ、それによりカルコゲナイドガラス層１８を通る導電チャネルが形成される。連続したプログラミングの期間中、層２０から導電チャネル内への、又は導電チャネル外へのイオンの動きが、導電性の通路を形成し、これがメモリデバイス１００に、検出可能な抵抗変化を生じさせる。
【００２１】
また、本発明のこの実施形態又は他の実施形態における層２０のような錫カルコゲナイド層を使用すると、その結果得られるデバイス１００の温度安定性が改善される。例えば、本発明に係る錫カルコゲナイド層を組み入れたデバイスは、約２００℃の温度で機能することが明らかになっており、カルコゲナイドガラス及び銀含有層を用いたデバイスでは耐え得ることのできないような約３００℃を超える温度耐性を持つことができる。
【００２２】
図１の典型的な実施形態において、条件電圧により、カルコゲナイド層１８の抵抗状態が高抵抗状態から中抵抗状態に変わる。次に、条件電圧のエネルギよりも低いエネルギを有する書き込み電圧を印加することにより、カルコゲナイド層を低抵抗状態にプログラムすることが可能である。書き込み電圧を印加することで、利用可能な金属イオンが導電チャネル内へと移動させられ、この導電チャネルは、書き込み電圧が除去された後にも導電性通路を形成するように維持される。
【００２３】
本発明の典型的な実施形態に係るメモリ素子（例えばメモリ素子１００）は、ＯＴＰ又はＯＴＰと同様なメモリ素子として動作する。すなわち、メモリ素子１００は、一度のみのプログラムが可能であって、消去不可能である。或いは、或る限られた回数（例えば、約２０回又はそれよりも少ない回数）だけプログラム及び消去が可能である。
【００２４】
上述したように、錫カルコゲナイド層２０の厚さの、その下に横たわるカルコゲナイド材料（又はゲルマニウム）層１８の厚さに対する比が減少するにつれて、メモリ素子１００はＯＴＰセルに一層似た動作をするようになると思われる。このようなことが起こる１つの理由は、金属層２２からの金属（例えば銀）が錫カルコゲナイド層２０からの錫と反応するためである、と考えられる。その結果生じる合金が導電性を維持し、それによりメモリ素子１００の低抵抗状態が向上する。
【００２５】
図２Ａ〜２Ｄは、本発明の方法の典型的な実施形態に係るメモリ素子１００の製造を描く、各種製造段階でのウェハの断面図である。ここに記載されたステップ（actions）のいずれも、先行するステップの結果を論理的に必要とするステップを除き、特別な順序を必要としない。従って、以下に示すステップは一般的な順序で行なわれるように記載されているが、その順序はほんの一例であって、必要に応じて変更可能である。単一のメモリ素子１００の製造が記載されているが、このメモリ素子１００は、同時に製造可能なメモリ素子群からなるアレイの中の１つのメモリ素子であると認識されるべきである。
【００２６】
図２Ａに示されるように、初めに基板１０が供給される。上述したように、基板１０は半導体ベースであってもよく、或いは支持構造として有用な他の材料であってもよい。望まれるのであれば、随時の絶縁層１１が基板１０上に形成されてもよい。この随時の絶縁層１１は、シリコンオキサイド、シリコンナイトライド、又はその他の絶縁材料であってもよい。基板１０（望まれるのであれば、随時の絶縁層１１）上には、ドープトシリコン、アルミニウム、白金、銀、金、ニッケル、チタン、好ましくはタングステン、のような導電性材料を堆積することによって、導電性アドレスライン１２が形成される。この導電性材料は、例えばフォトリソグラフ技術でパターニングされ、そしてエッチングされてアドレスライン１２を画定する。この導電性材料は、スパッタリング、化学蒸着、プラズマ化学蒸着、蒸着、又はメッキのような、この技術分野で知られた何らかの技術によって堆積されてもよい。
【００２７】
絶縁層１４がアドレスライン１２上に形成される。この絶縁層１４は、シリコンナイトライド、低誘電率材料、又はこの技術分野で知られた他の絶縁体であり得る。絶縁層１４（例えばシリコンナイトライド）は、錫イオンの移動を許容しないことが好ましい。例えばフォトリソグラフ及びエッチングの技術により絶縁層１４中に開口１４ａが形成されて、その下にあるアドレスライン１２の一部分が露出される。絶縁層１４上及び開口１４ａ内に導電性材料の層を形成することにより、開口１４ａ中に第１の電極１６が形成される。化学機械研磨（ＣＭＰ）のステップが行なわれて、絶縁層１４上から導電性材料が除去される。第１の電極１６は、望ましくはタングステンで形成されるが、層１８中に移動しない何らかの適当な導電性材料を使用可能である。
【００２８】
図２Ｂに示されるように、カルコゲナイド材料層１８が第１の電極１６及び絶縁層１４上に形成される。カルコゲナイド材料層１８の形成は、何らかの適当な方法、例えばスパッタリングによってなし得る。カルコゲナイド材料層１８は、例えば、約１００Åと約１０００Åとの間の厚さ、例えば約３００Å厚に形成される。
【００２９】
メモリ素子１００は、カルコゲナイド材料層１８の代わりに、カルコゲナイド材料から構成されている必要のないゲルマニウム構成層を含むことも可能である。この場合、ゲルマニウム構成層は、何らかの既知の技術、例えばスパッタリングによって形成可能である。
【００３０】
錫カルコゲナイド層２０が、カルコゲナイド材料層１８上に形成される。この錫カルコゲナイド層２０は、何らかの適当な方法、例えば物理蒸着、化学蒸着、共蒸着、スパッタリング、又はその他の技術の中の１つ、によって形成可能である。錫カルコゲナイド層２０は、例えば約１００Åから約４００Åまでの間の厚さに形成されるが、この厚さは、その下にあるカルコゲナイド材料層１８の厚さに一部依存する。錫カルコゲナイド層２０の厚さの、その下にあるカルコゲナイド材料層１８の厚さに対する比は、望ましくは、４対３よりも小さく、例えば約１対３と約４対３との間である。
【００３１】
錫カルコゲナイド層２０上には、金属層２２が随時形成される。この金属層２２は、好ましくは銀（Ａｇ）であり、又は少なくとも銀を含んでおり、そして、約３００Åから約５００Åまでの好ましい厚さに形成される。金属層２２は、この技術分野において知られる何らかの技術によって堆積可能である。
【００３２】
導電性材料が金属層２２上に堆積されて、第２の電極２４が形成される。この第２の電極２４のための導電性材料は、第１の電極１６と同様、導電性電極に適した何らかの材料である。１つの典型的な実施例では、第２の電極２４はタングステンである。
【００３３】
図２Ｃを参照すると、フォトレジスト層３０が第２の電極２４上に堆積され、マスクで覆われ、そしてパターニングされて、メモリ素子１００のスタック（stack）３３が画定される。エッチングのステップを使用することにより、層１８、２０、２２、２４の部分を、絶縁層１４をエッチストップとして用いて除去し、図２Ｃに示されるようにスタック３３が残るようにする。フォトレジスト３０が除去されて、図２Ｄに示される構造が残る。
【００３４】
絶縁層２６がスタック３３及び絶縁層１４上に形成されて、図１に示される構造が得られる。この絶縁分離ステップの後に、画定されたメモリセル電極１６、２４と、メモリ素子１００を一部とする集積回路（例えば論理回路、センスアンプ等）における他の回路部分との接続が形成可能である。
【００３５】
図３は、本発明の典型的な一実施形態に係るメモリ素子３００を示している。このメモリ素子３００においては、アドレスライン１２が第１の電極１６としての役割を担うこともできる。この場合、第１の電極１６を別個に形成することが省略される。
【００３６】
図４は、本発明の他の典型的な実施形態に係るメモリ素子４００を示している。このメモリ素子４００は、第２の電極２４の位置によって主に画定される。メモリ素子４００の層１８、２０、２２は、アドレスライン及び電極の結合構造１２／１６上に形成されたブランケット層（blanket layers）である。それに代えて、メモリ素子１００（図１）と同様に、下のアドレスライン１２とは別個になった第１の電極１６を使用することも可能である。図４においては、第２の電極２４がページ面に垂直に示されており、アドレスライン及び電極の構造１２／１６がページ面に平行に示されている。
【００３７】
アドレスライン及び電極の構造１２／１６の真上に第２の電極２４のある場所が、メモリ素子４００の動作中に形成される導電性通路の位置を確定する。このようにして、第２の電極２４がメモリ素子４００の場所を画定する。
【００３８】
図５は、本発明の他の典型的な実施形態に係るメモリ素子５００を示している。図示されたメモリ素子５００においては、カルコゲナイド材料（又はゲルマニウム）、錫カルコゲナイド、及び随時の金属層１８、２０、２２が、通路（via）２８内に形成される。この通路２８は、アドレスライン及び電極の構造１２／１６上における絶縁層１４中に形成される。層１８、２０は、第２の電極２４と共に、絶縁層１４上であって通路２８内に、それに整合して堆積される。層１８、２０、２２、２４は、パターニングされて、通路２８上にスタックが確定され、それがエッチングされて、完成されたメモリ素子５００が形成される。或いは、下のアドレスライン１２とは別個になった第１の電極１６が使用されてもよい。そのような別個になった電極１６は、カルコゲナイド材料（又はゲルマニウム）層１８を形成する前に、通路２８内に形成可能である。
【００３９】
上述した実施形態は、メモリアレイの一部である、本発明に係る幾つかの抵抗可変メモリ素子構造の製造に係るものである。しかし、本発明は、その精神内で、メモリアレイとして製造可能な、そしてメモリ素子アクセス回路と共に動作可能な、他のメモリ構造の製造をも意図するものであると理解されるべきである。
【００４０】
図６は、メモリ回路６４８、例えば本発明に係る抵抗可変メモリ素子（例えば素子１００、３００、４００、及び／又は５００）を採用したメモリデバイス、を含んだプロセッサシステム６００を示している。このプロセッサシステム６００は、例えばコンピュータシステムであり、一般に、マイクロプロセッサ、デジタル信号プロセッサ、又はその他のプログラマブルデジタル論理デバイスのような中央処理ユニット（ＣＰＵ）６４４を備えており、これはバス６５２を介して入出力（Ｉ／Ｏ）デバイス６４６と通信する。メモリ回路６４８は、バス６５２を介し、典型的にはメモリコントローラを介して、ＣＰＵ６４４と通信する。
【００４１】
コンピュータシステムの場合、プロセッサシステム６００は、フロッピディスクドライブ６５４及びコンパクトディスク（ＣＤ）ＲＯＭドライブ６５６のような周辺デバイスを含んでおり、これらもまたバス６５２を介してＣＰＵ６４４と通信する。メモリ回路６４８は、好ましくは、例えば素子１００（図１）のような１つ以上の抵抗可変メモリ素子を含む集積回路として構成される。望まれるならば、メモリ回路６４８は、単一集積回路において、例えばＣＰＵ６４４のようなプロセッサと結合されてもよい。
【００４２】
上記の説明及び図面は、本発明の特徴及び利点を達成する典型的な実施形態の一例について検討するためだけのものである。本発明の精神及び範囲から離れることなしに、処理条件や構造を特定するための変更や代替を行なうことが可能である。従って、本発明は、前述した説明及び図面によって限定されるものと認識されるべきでなく、特許請求の範囲に記載された範囲によってのみ限定される。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明の典型的な一実施形態に係るメモリ素子の断面図である。
【図２Ａ】図２Ａ〜２Ｄは、異なる処理段階における図１のメモリ素子の断面図である。
【図２Ｂ】図２Ａ〜２Ｄは、異なる処理段階における図１のメモリ素子の断面図である。
【図２Ｃ】図２Ａ〜２Ｄは、異なる処理段階における図１のメモリ素子の断面図である。
【図２Ｄ】図２Ａ〜２Ｄは、異なる処理段階における図１のメモリ素子の断面図である。
【図３】図３は、本発明の典型的な他の実施形態に係るメモリ素子の断面図である。
【図４】図４は、本発明の典型的な他の実施形態に係るメモリ素子の断面図である。
【図５】図５は、本発明の典型的な他の実施形態に係るメモリ素子の断面図である。
【図６】図６は、本発明の典型的な実施形態に係るプロセッサシステムを示す。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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