(57)【要約】実質的に一定なトリップポイントを提供するパワー検出回路構成を提供する。回路構成は温度とプロセスの変化の影響を受けない。それにより利用回路構成（例えばメモリ）の早すぎる使用可能および遅れた使用可能を防ぐ。さらに、トリップポイントは、ゆっくりとした、および早いパワーアップとパワーダウン条件の両方に対して、一定であり続ける。このことは、その安定動作領域において動作しているとき安定したバンドギャップ参照電圧を供給するバンドギャップ参照回路構成の使用により、達成され得る。バンドギャップ回路構成はスタートアップ回路構成と協働して動作し、スタートアップ回路構成は、バンドギャップ回路構成が非安定動作領域で動作することを可能にする。非安定領域にあるとき、バンドギャップ回路構成は、ソース電圧がバンドギャップ電圧に近付き始めるまで、ソース電圧を参照電圧として供給する。
2008506196.tif 000002
【特許請求の範囲】
【請求項１】
パワー検出回路構成であって、
ソース電圧に結合されていて、参照ノードに、パワーオフ電圧レベルから固定された電圧レベルまでの範囲の参照電圧を供給するように動作する、電圧参照回路構成、
該参照電圧と、該ソース電圧から導出された入力電圧を受け取るように結合されたロジック回路構成であって、該参照電圧と該入力電圧に基づいてＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号の状態を選択的に変化させるように動作する該ロジック回路構成、および、
該参照回路構成と結合されていて、さらに、該ロジック回路構成からＦＡＳＴ  ＳＴＡＲＴＵＰ信号を受け取るように結合されているスタートアップ回路構成であって、該ＦＡＳＴ  ＳＴＡＲＴＵＰ信号が選択的に、該スタートアップ回路構成が、該参照回路構成が該参照ノードを該ソース電圧に結合することを可能とする電流を、該参照回路構成に与えることを引き起こすスタートアップ回路構成、を備え、
該ソース電圧が該固定された電圧レベルに近付くとき、該参照回路構成が該参照ノードに該固定された電圧レベルを供給する、パワー検出回路構成。    
【請求項２】
前記参照回路構成が、前記ソース電圧と前記ロジック回路構成に結合されていて前記入力電圧を供給するように動作する電圧分割回路構成を備える、請求項１に記載の回路構成。
【請求項３】
前記ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号がＨＩＧＨになるのを、予め定められた一定時間の間、妨げるように動作する、前記ロジック回路構成と結合されたタイムアウト回路構成をさらに備える、請求項１に記載の回路構成。
【請求項４】
前記タイムアウト回路構成が最初に、前記予め定められた一定時間の間、前記ＦＡＳＴ  ＳＴＡＲＴＵＰ信号の状態を制御することによって、前記スタートアップ回路構成を動作させる、請求項３に記載の回路構成。
【請求項５】
前記入力電圧が前記固定された電圧レベルを超えるとき、前記ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号の状態がＨＩＧＨである、請求項１に記載の回路構成。
【請求項６】
前記入力電圧が前記固定された電圧レベル以下のとき、前記ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号の状態がＬＯＷである、請求項１に記載の回路構成。
【請求項７】
前記電圧参照回路構成が演算増幅バンドギャップ回路構成であり、前記固定された電圧レベルが該バンドギャップ回路構成のバンドギャップ電圧である、請求項１に記載の回路構成。
【請求項８】
前記参照回路構成、前記ロジック回路構成、および、スタートアップ回路構成が、実質的に一定なトリップポイントを供給するように動作する、請求項１に記載の回路構成。
【請求項９】
前記ロジック回路構成が、
前記参照電圧と前記入力電圧を受け取るように結合された比較器回路構成、
該比較器回路構成の出力を受け取るように結合された第一逆変換器、
該第一逆変換器の出力と結合されている第一入力と、タイムアウト回路構成と結合されている第二入力とを有しているＮＡＮＤゲート、および、
該ＮＡＮＤゲートの出力を受け取るように結合された第二逆変換器であって、前記ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号の状態が該第二逆変換器の出力で与えられる、第二逆変換器、を備える、請求項１に記載の回路構成。
【請求項１０】
前記ＮＡＮＤゲートの出力が前記ＦＡＳＴ  ＳＴＡＲＴＵＰ信号の状態を駆動する、請求項９に記載の回路構成。
【請求項１１】
パワーアップとパワーダウンの最中、利用回路構成を保護するシステムであって、
ソース電圧を与えるパワー・サプライ、
該パワー・サプライと結合されていて、最小の動作電圧レベルを有する利用回路構成、および、
該ソース電圧が該最小動作電圧レベルと少なくとも等しいかより大きいとき、該利用回路構成を可能とするように動作するパワー検出回路構成、を備え、該パワー検出回路構成が、
該パワー・サプライと結合されていて、参照ノードにパワーオフ電圧レベルから固定された電圧レベルまでの範囲の参照電圧を供給するように動作する、電圧参照回路構成、
該参照電圧と該パワー・サプライから導出される入力電圧を受け取るように結合されたロジック回路構成であって、該参照電圧と該入力電圧に基づいてイネーブル信号の状態を選択的に変化させるように動作するロジック回路構成、および、
該参照回路構成と結合されて、さらに該ロジック回路構成からのＦＡＳＴ  ＳＴＡＲＴＵＰ信号を受け取るように結合されているスタートアップ回路構成であって、該ＦＡＳＴ  ＳＴＡＲＴＵＰ信号は、該スタートアップ回路構成が、該参照回路構成が該ソース電圧に該参照ノードを結合させることを可能とする電流を、該参照回路構成に供給することを選択的に引き起こすスタートアップ回路構成、を備え、
該ソース電圧が該固定された電圧レベルに近付くとき、該参照回路構成は該固定された電圧レベルを該参照ノードに与える、システム。
【請求項１２】
予め定められた一定時間の間、前記のイネーブル信号がＨＩＧＨになるのを妨げるように動作する、前記ロジック回路構成と結合されたタイムアウト回路構成をさらに備える、請求項１１に記載のシステム。
【請求項１３】
前記タイムアウト回路構成が、最初に、前記予め定められた一定時間の間、前記ＦＡＳＴ  ＳＴＡＲＴＵＰ信号の状態を制御することにより、前記スタートアップ回路構成を動作させる、請求項１２に記載のシステム。
【請求項１４】
前記パワー検出回路構成が、実質的に一定なトリップポイントを供給するように動作し、それにより、前記利用回路構成の早すぎる使用可能を防ぐ、請求項１１に記載のシステム。
【請求項１５】
前記利用回路構成がメモリである、請求項１１に記載のシステム。
【請求項１６】
参照ノードに、パワーオフ電圧レベルから固定された電圧レベルまでの範囲の参照電圧を与える電圧参照回路構成であって、該回路構成が、
該参照ノードをソース電圧と該固定された電圧レベルに選択的に結合させるように動作する演算増幅器であって、
差動対回路構成のトランジスタと、抵抗器を通じて該参照ノード、とに結合されているＢＪＴトランジスタと、
該差動トランジスタ、該ソース電圧、および該参照ノードと結合されているスタートアップ・トランジスタとを備えている、演算増幅器、および、
該増幅器と結合されていて、該ＢＪＴトランジスタのエミッタに選択的に電流を供給するように動作するスタートアップ回路構成であって、該供給が該増幅器に、該参照ノードを該ソース電圧に結合させることを引き起こす、スタートアップ回路構成、を備えている、電圧参照回路構成。
【請求項１７】
前記の選択的に供給される電流が、前記差動トランジスタと前記スタートアップ・トランジスタをパワーＯＮ条件の実質的に直後に動作させる、請求項１６に記載の回路構成。
【請求項１８】
前記増幅器が前記ソース電圧を前記参照ノードに供給しているとき、前記スタートアップ回路構成が第一電流レベルを与える、請求項１６に記載の回路構成。
【請求項１９】
前記増幅器が前記固定された電圧レベルを前記参照ノードに供給しているとき、前記スタートアップ回路構成が第二電流レベルを与える、請求項１６に記載の回路構成。
【請求項２０】
ＯＦＦにされたとき、前記スタートアップ回路構成が電流を供給するのを止める、請求項１６に記載の回路構成。
【請求項２１】
前記スタートアップ回路構成がＦＡＳＴ  ＳＴＡＲＴＵＰ信号を受け取り、該信号状態が該スタートアップ回路構成をＯＮおよびＯＦＦにする、請求項１６に記載の回路構成。
【請求項２２】
前記ソース電圧が前記固定された電圧レベルに近付くとき、前記増幅器が前記参照ノードに該固定された電圧レベルを与える、請求項１６に記載の回路構成。
【請求項２３】
前記参照ノードに適用された電圧が前記固定された電圧レベルを超えるのを妨げるように、前記増幅器が動作する、請求項１６に記載の回路構成。
【請求項２４】
前記参照ノードに適用された電圧が前記固定された電圧レベルを０．０２ボルトより大きく超えない、請求項１６に記載の回路構成。
【請求項２５】
前記固定された電圧レベルが前記増幅器のバンドギャップ電圧である、請求項１６に記載の回路構成。
【請求項２６】
実質的に一定な参照電圧を使う集積回路構成であって、
実質的に一定なトリップポイントを生み出すために、該実質的に一定な参照電圧を使うトリップポイント検出回路構成、
出力ノードで該トリップポイント検出回路構成に該実質的に一定な参照電圧を与える電圧参照回路構成であって、
差動対回路構成と、
該差動対回路構成のトランジスタと抵抗器を通して該出力ノードとに結合されているＢＪＴトランジスタと、
該差動トランジスタと、ソース電圧と、該出力ノードとに結合されているスタートアップ・トランジスタとを備える電圧参照回路構成、および、
該差動回路構成と該ＢＪＴトランジスタとに結合されていて、該ＢＪＴトランジスタのエミッタに選択的に電流を供給するように動作するスタートアップ回路構成であって、該供給は該スタートアップ・トランジスタが該出力ノードを該ソース電圧に結合させる結果を引き起こす、スタートアップ回路構成、を備える、集積回路構成。
【請求項２７】
前記トリップポイント回路構成が比較器を含む、請求項２６に記載の集積回路構成。
【請求項２８】
前記の選択的に供給される電流が、パワーＯＮ条件の実質的に直後に前記差動トランジスタと前記スタートアップ・トランジスタを動作させる、請求項２６に記載の集積回路構成。
【請求項２９】
前記増幅器が前記参照ノードに前記ソース電圧を供給するとき、前記スタートアップ回路構成が第一電流レベルを与える、請求項２６に記載の集積回路構成。
【請求項３０】
前記増幅器が前記参照ノードに前記固定された電圧レベルを供給するとき、前記スタートアップ回路構成が第二電流レベルを与える、請求項２６に記載の集積回路構成。
【請求項３１】
ＯＦＦにされたとき、前記スタートアップ回路構成が電流を供給するのを止める、請求項２６に記載の集積回路構成。
【請求項３２】
前記ソース電圧が前記固定された電圧レベルに近付くとき、前記増幅器が前記参照ノードに該固定された電圧レベルを供給する、請求項２６に記載の集積回路構成。
【請求項３３】
前記増幅器が、前記参照ノードに適用された電圧が前記固定された電圧レベルを超えるのを妨げるように動作する、請求項２６に記載の集積回路構成。
【請求項３４】
前記参照ノードに適用された電圧が前記固定された電圧レベルを０．０２ボルトより大きく超えない、請求項２６に記載の集積回路構成。
【請求項３５】
出力ノードに実質的に一定な参照電圧を供給する方法であって、
スタートアップの最中、パワーオフ電圧レベルから予め定められた電圧レベルまで変化するソース電圧を受け取ること、
スタートアップの開始の実質的に直後、該出力ノードを該ソース電圧に結合させる結果となる電流を選択的に供給することであって、それにより、該ソース電圧を該出力ノードに供給すること、および、
該ソース電圧が該実質的に一定な参照電圧に近付くとき、該実質的に一定な参照電圧を該出力ノードに供給すること、を含む方法。
【請求項３６】
前記参照電圧が、前記実質的に一定な参照電圧を実質的に超えることを妨げることをさらに含む、請求項３５に記載の方法。
【請求項３７】
前記出力ノードに適用された電圧が、前記の固定された電圧レベルを０．０２ボルトよりも大きく超えない、請求項３５に記載の方法。
【請求項３８】
前記実質的に一定な参照電圧を前記ソース電圧より導き出される入力電圧と比較することをさらに含む、請求項３５に記載の方法。
【請求項３９】
前記入力電圧と前記実質的に一定な参照電圧との比較に基づいてＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号をアサートするか否かを決定することをさらに含む、請求項３８に記載の方法。
【請求項４０】
前記実質的に一定な参照電圧が、バンドギャップ回路構成に基礎を置く演算増幅器によって生み出されるバンドギャップ電圧である、請求項３５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、参照電圧を与える回路構成に関するものである。より具体的には、集積回路構成に組み込まれる参照電圧回路構成に関するものである。
【背景技術】
【０００２】
一般に、電圧検出回路構成は、電源電圧がある動作のためには低すぎるとき、利用回路構成（例えば、メモリ）が動作するのを妨げる。パワーアップ時（例えば開始時）、電圧検出回路構成は、供給電圧が予め定められた電圧に達するまで、利用回路構成の動作を抑制する。供給電圧が予め定められた電圧に達したとき、電圧検出回路構成は、例えばＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号をアサートするなどして、利用回路を動作可能とし得る。同様にして、パワーダウンの最中、電圧検出回路構成は、供給電圧が予め定められた電圧を下回るとき、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号をデアサートして、それによって、利用回路構成を動作不能とすることができる。
【０００３】
電圧検出回路構成がＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号の状態を変える点は、しばしばトリップポイントと呼ばれる。パワーアップの最中（ここでは、しばしばランプアップと呼ばれる）、供給電圧が予め定められた電圧を超えるとき、トリップポイントは起こる。同様にして、パワーダウンの最中（ここでは、しばしばランプダウンと呼ばれる）、供給電圧が予め定められた電圧を下回るとき、トリップポイントは起こる。
【０００４】
図１に示されるような従来の電圧検出回路構成では、トリップポイントはトランジスタ１２０がＯＮとＯＦＦに変化するときに対応する。例えば、パワーアップの最中、トランジスタ１２０がＯＮに変わるとき、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号はＨＩＧＨになる。トランジスタ１２０がＯＮに変わるとき、トランジスタ１２０のドレイン（結節点Ａ）の電圧が接地まで引き下げられ、このため、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥはｈｉｇｈになる。このＬＯＷ信号は、ＨＩＧＨ  ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号を供給するために、逆変換機１３０によって反転させられる。
【０００５】
（図１の）回路構成１００の問題点は、トランジスタ１２０がＯＮに変わる点が、温度とプロセスの変化に依存していることである。プロセスの変化とは、一つの回路から次の回路へどう変化するかである。例えば、いくつものトランジスタが組み込まれたとき、閾値電圧は全てのトランジスタに対して均一でないことが有り得る。一つの閾値電圧が０．７ボルトであるのに対して、もう一つの閾値電圧が０．８ボルトであることが有り得る。例えば抵抗器のような他の要素は、典型的には抵抗および等価直列インダクタンスが変化し得る。したがって、回路構成１００が構成されるとき、トランジスタ１２０がＯＮに変わる点は、一つの回路から次の回路へと移るに従い変化し得る。さらには、温度の変化が、ある特定の回路のトリップポイントを変化させ得る。図２は、ある一つの電圧検出回路から別のへ移るにつれてトリップポイントがどう変化するかと、ある一つの電圧検出回路について、温度の変化がトリップポイントをどう変化させるかを表している。
【０００６】
このトリップポイントの大きな変化は、望ましいものではなく、潜在的には利用回路構成に永続的な損傷を与え得る。例えば、もし供給電圧が予め定められた電圧に達する前にトリップポイントが起こると、このことは利用回路構成に、かなり低い電圧で駆動するための補償として過大な電流を引き込ませ、潜在的に回路を損傷させる電流スパイクを引き起こす結果となり得る。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、プロセスと温度変化に敏感でない電圧検出回路構成を提供することが本発明の目的である。
【０００８】
実質的に一定なトリップポイントを有する電圧検出回路構成を提供することもまた本発明の目的である。
【課題を解決するための手段】
【０００９】
本発明のこれらの目的および他の目的は、温度とプロセスの変化に依存しない実質的に一定なトリップポイントを与えるためにバンドギャップ回路構成を利用する、電圧検出回路構成によって与えられる。
【００１０】
本発明によるバンドギャップ回路構成は、電圧検出回路構成で利用する実質的に一定な参照電圧を供給することが可能なバンドギャップ回路に基礎を置く、演算増幅器（ＯＰＡＭＰ）である。この実質的に一定な参照電圧は、温度とプロセスの変化とは独立に生み出され、実質的に一定なトリップポイントを与えるのに優れた基礎を与える。トリップポイントは、参照電圧を例えば電圧分割回路から導き出された入力電圧と比較することで、獲得され得る。入力電圧が安定した参照電圧を超えたとき、電圧検出回路構成は、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号をアサートし得る。入力信号が安定した参照電圧を下回ったとき、電圧検出回路構成は、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号をデアサートし得る。
【００１１】
安定した参照電圧は、ＯＰＡＭＰのバンドギャップ電圧によって作り出される。技術上知られているとおり、バンドギャップ電圧は、抵抗器と差動増幅器の組み合わせで使われる二つのＢＪＴトランジスタのエミッタ電圧の差から、導き出される。もっと具体的に言うと、ＢＪＴトランジスタの一つが、もう一つの別のＢＪＴよりも大きなエミッタ領域を有するということである。同じレベルの電流が両方のＢＪＴトランジスタに適用されたとき、小さなエミッタ領域のトランジスタは、他のもう一つのトランジスタよりも大きなベースエミッタ電圧を生み出す。この電圧の差が増幅され、バンドギャップ電圧として提供される。
【００１２】
バンドギャップ回路構成がバンドギャップ電圧を生み出すためには、十分なスタートアップ電流がＢＪＴトランジスタのエミッタで電圧を生み出すことが要求される。供給電圧が予め定められた電圧（例えば、１．１または１．２ボルト）まで上り詰めたとき、バンドギャップ電圧を生み出すのに必要な必須電流が発生する。供給電圧が予め定められた電圧に到達するまで、バンドギャップ回路構成は不安定領域で動作し、バンドギャップ電圧を生み出すことができない。しかし、供給電圧が予め定められた電圧に到達するとき、バンドギャップ回路構成は安定動作領域で動作し、バンドギャップ電圧を参照電圧として供給する。
【００１３】
本発明の回路構成は、バンドギャップ回路構成を動作させるために必要なソース（例えばＶＣＣ）により与えられる電流に加えて、電流を供給するためにスタートアップ回路構成を使用する。すなわち、スタートアップ回路構成は、バンドギャップ回路構成を非安定動作領域で動作させるようにする。これを達成するために、スタートアップ回路構成は、ＢＪＴトランジスタの一つに選択的に電流を供給し、この適用はエミッタ電圧を上昇させる。この電圧の上昇は、差動増幅器の一部を作動させ、それは次に、バンドギャップ回路の参照ノードを供給電圧（例えばＶＣＣ）に結合させているスタートアップ・トランジスタを動作させる。
【００１４】
バンドギャップ回路構成は最初、供給電圧がバンドギャップ電圧に近付くまで、参照ノードを供給電圧に固定する。バンドギャップ電圧の点では、バンドギャップ回路構成は供給電圧を追いかけるのを止め、参照ノードにバンドギャップ電圧を供給する。本発明の有利な点は、供給電圧からバンドギャップ電圧への転移がなめらかであることで（すなわち、電圧のオーバーシュートは最小）、それに対して従来の回路構成では、転移は実質的なオーバーシュートを結果として引き起こす。
【００１５】
スタートアップ回路構成は、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号の状態が変化するときを決定する、本発明のロジック回路構成が作り出すＦＡＳＴ  ＳＴＡＲＴＵＰ信号によって制御され得る。具体的には、ＦＡＳＴ  ＳＴＡＲＴＵＰ信号の状態は、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号の逆で有り得る。したがって、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥがＬＯＷのとき、ＦＡＳＴ  ＳＴＡＲＴＵＰ信号はＨＩＧＨで、それはスタートアップ回路構成をＯＮにする。同様に、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥがＨＩＧＨになるとき、ｆａｓｔ  ｓｔａｒｔｕｐ回路構成はＯＦＦとなる。供給電圧がＨＩＧＨのとき、先述のＢＪＴトランジスタに供給される電流の供給を止める能力は（無駄なパワー消費から来る）電流の消費を減少させ、バンドギャップ回路構成の動作との潜在的な干渉を避ける。
【００１６】
電圧検出回路構成は、パワーアップ条件に加えて、パワーダウン条件のときも使える。パワーダウンの最中、供給電圧が、バンドギャップ回路構成がバンドギャップ電圧を生み出すのに必要な電圧を下回るまで、電圧検出回路構成は参照電圧をバンドギャップ電圧に保持する。供給電圧が必要な電圧を下回るとき、スタートアップ回路構成は動作し得て、電圧検出回路構成は供給電圧をパワーオフ電圧まで追いかける。このようにして、電圧検出回路構成は、供給電圧があまりに低すぎてバンドギャップ回路構成がバンドギャップ電圧を提供できないときでさえも、参照電圧として電圧のあるレベルを提供する。
【００１７】
本発明の電圧検出回路構成は、パワーアップおよび／またはパワーダウン条件を要求するシステムでの使用に適合され得る。例えば、電圧検出回路構成は、ＤＲＡＭのようなメモリ回路構成との関連で使用され得る。
【００１８】
本発明のさらなる特徴、その性質や様々な有利さは、以下に続く詳細な記述に添えられた図面から、より明らかになる。
【発明を実施するための最良の形態】
【００１９】
図３は、本発明による電圧検出回路構成３００の簡単な概要図である。回路構成３００は、比較器３３０の負端子への入力電圧として、ＶＣＣの予め定められた比率を供給する電圧分割器３１０を含む。予め定められた比率は、抵抗器３１２，３１４，３１６によって定義される。図に示されるように、抵抗器３１２のアノードはＶＣＣと結合されており、そのカソードは抵抗器３１６のアノードと結合されている。抵抗器３１４のアノードは抵抗器３１６のカソードと結合されており、そのカソードは接地されている。入力電圧は、抵抗器３１２と３１６の間の接合部（結節点Ｂ）に供給されている。
【００２０】
バンドギャップ回路構成３２０は、比較器３３０の正端子（結節点Ａ）に接続されている。比較器３３０の出力は逆変換器３３２に接続されている。逆変換機３３２の出力（結節点Ｃ）は、ＮＡＮＤゲート３３４の第一入力とＰＭＯＳトランジスタ３１８のゲートに接続されている。ＰＭＯＳトランジスタ３１８のソースは抵抗器３１６のアノードと結合されており、抵抗器３１６のカソードと接続されている。タイムアウト回路構成３４０は、ＮＡＮＤゲート３３４の第二入力（結節点Ｄ）に接続されている。ＮＡＮＤゲート３３４の出力は、逆変換器３５０に接続されており、逆変換器３５０はＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ信号を供給する。
【００２１】
一般に、バンドギャップ回路構成３２０は、参照電圧ＶＲＥＦを結節点Ａに供給し、それにより、比較器３３０はＶＲＥＦを結節点Ｂの入力電圧と比較できる。バンドギャップ回路構成３２０によって供給される参照電圧は、変動し得る。初期はＶＣＣに従い、パワーオフ電圧（例えば約０ボルト）から、バンドギャップ電圧ＶＢＧ（例えば、典型的には約１．２ボルト）まで変動し得る。比較器回路構成によって実行される比較は、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥの状態が変化するトリップポイントがトリガーされているか否かを決定する。例えば、ランプアップの間、結節点Ｂの電圧が結節点Ａの電圧を超えるとき、トリップポイントは起こり得る。ランプダウンの間、結節点Ｂの電圧が結節点Ａの電圧と等しいか下回るとき、トリップポイントは起こり得る。
【００２２】
バンドギャップ回路構成３２０によって供給される参照電圧が図４に関連して記載されている。図４は、電圧対時間のグラフである。図４は、初期はランプアップ、次に定数で停留、そしてランプダウンという、ＶＣＣの電圧波形を表している。図４は、また、ＶＣＣとの関係でバンドギャップ回路構成３２０によって供給される参照電圧ＶＲＥＦの電圧波形も示している。
【００２３】
回路構成３００にＶＣＣが最初に印加されると、その間、バンドギャップ回路構成３２０が非安定領域で動作する相が現れる。この相の間、バンドギャップ回路構成３２０はＶＣＣをＶＲＥＦとして比較器３３０に供給する。バンドギャップ回路構成３２０はＶＣＣをＶＲＥＦとして、十分な電圧（例えば１．１ボルト）がバンドギャップ回路構成３２０を安定動作領域に遷移させるまで、供給し続ける。一度、安定動作領域に達すると、バンドギャップ回路構成３２０は安定したＶＢＧを生み出すことができ、それによって、ＶＲＥＦをＶＢＧに固定することができる。ＶＣＣがランプダウンするとき、ＶＣＣがバンドギャップ回路構成３２０を非安定動作領域に戻させる電圧に落ち込むまで、ＶＲＥＦはＶＢＧに固定される。この逆戻りの点において、ＶＲＥＦはＶＣＣの後を追う。
【００２４】
次の点に注意する。ＶＣＣのランプアップ、ランプダウンの間を通じて、ＶＲＥＦは実質的にＶＢＧを超えることはない。しかし、次の点にも注意されたい。もしもＶＲＥＦがＶＢＧを超えたら、１から３ボルト程度ＶＢＧを超過する従来のバンドギャップ回路に反して、その超過分は無視できる値である（すなわち、０．０１から０．０２ボルトのオーダー）。ＶＲＥＦが実質的にＶＢＧを超えるのを妨げることによって実現される有利な点は、それが実質的に一定のトリップポイントを与えること、それによって、トリップポイントをトリガーするのに不必要な遅延を防ぐことにある。遅延は例えば次のようなときに起こる。望ましいトリップポイントが達成されるが（すなわち、ＶＣＣが予め定められた電圧までランプアップした）、ＶＲＥＦはＶＣＣの後を追い続け、それによって、ＶＲＥＦがＶＢＧに下げられるまで比較器回路構成がトリップポイントを記録するのを妨げたときである。
【００２５】
ＶＢＧに達するまでＶＣＣを追いかけることによって実現される更なる利点は、それが次のことを保証することである。実際に結節点Ｂの電圧がＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ  ＨＩＧＨの作動を保証するには不十分なとき、比較器３３０は結節点Ｂの電圧を十分なものとして検出しない。これは次の理由から達成される。結節点Ｂの入力電圧はＶＲＥＦよりも低くなる。これは、入力電圧は電圧分割器３１０によって定義されるように予め定められた比率（例えば、９０パーセント）によって減少されるからである。
【００２６】
ＶＣＣを追いかけると同時にＶＲＥＦがＶＢＧを超えることを防ぐことによって実現される利点は、スタートアップ回路構成３７０によって与えられる。一般に、スタートアップ回路構成３７０は、演算増幅器と関連してバンドギャップ電圧を生み出すために使われるＢＪＴトランジスタに選択的に電流を供給することによって、バンドギャップ回路構成３２０を補助する。この電流の適用は、ＶＲＥＦがパワーアップ開始時の実質的に直後にＶＣＣに結合することを保証する。
【００２７】
図３を参照すると、スタートアップ回路構成３７０はバンドギャップ回路構成３２０と結合され得るか、または、バンドギャップ回路構成３２０内部に含まれ得る。スタートアップ回路構成３７０はＦＡＳＴ  ＳＴＡＲＴＵＰ信号３６０を結節点Ｅから受け取る。次の点に注意する。ＦＡＳＴ  ＳＴＡＲＴＵＰ信号３６０の状態は、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥの状態の逆である。パワーアップの間中、ＦＡＳＴ  ＳＴＡＲＴＵＰ信号３６０はＨＩＧＨである。これは、タイムアウト回路構成３４０がＮＡＮＤゲート３３４の出力を、予め定められた一定時間の間、ＨＩＧＨに強制するからである。このＨＩＧＨ信号はスタートアップ回路構成３７０を作動させ、それによって、それがバンドギャップ回路構成３２０を補助することを可能とするのである。スタートアップ回路構成３７０の動作のさらに詳しい議論は、図６との関連で後程議論する。
【００２８】
動作中、回路構成３００は、図５で示されるような、実質的に一定のトリップポイントを有する。図５は、ＶＣＣがおよそ１．４５ボルトから１．４７ボルトのときに、トリップポイントが起こることを示している。トリップポイントは、様々な異なるテクニックを用いて設定できることが理解される。例えば、トリップポイントは、トランジスタ３１２と３１４の抵抗値を変えることで調節できる。トリップポイントは、バンドギャップ回路構成３２０と比較器回路構成３３０の間に利得段を挿入することで調節できる。例えば、コンデンサー分割器利得段またはＯＰＡＭＰを基礎とする分割器が参照電圧を減少させるのに使用できる。低電圧参照は低電圧で駆動するメモリーチップに役に立ち得る。増幅器と結合した利得段は参照電圧を増大させることに使用できる。
【００２９】
図３，４，５を参照して、回路構成３００の動作が記述される。最初、パワーアップ時、ＶＣＣの電圧はパワーオフ電圧であり、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥはＬＯＷにある。さらに、タイムアウト回路構成３４０はＮＡＮＤゲート３３４に予め定められた時間（例えば５μｓ）だけＬＯＷ信号を供給する。ＮＡＮＤゲート３３４に適用されたＬＯＷ信号は、結果としてＨＩＧＨ出力を引き起こす。（ＮＡＮＤゲートへのいかなるＬＯＷ入力も、ＨＩＧＨ出力を結果として引き起こすので）。このＨＩＧＨ信号は、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥをＬＯＷにすることを引き起こす逆変換機３５０によって反転される。したがって、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥは、たとえもしも結節点Ｂでの電圧がトリップポイントをトリガーするに十分であるとしても、ＨＩＧＨに達することが妨げられる。その上さらに、ＬＯＷ信号はＮＡＮＤゲート３３４に供給されるので、このことは、ＦＡＳＴ  ＳＴＡＲＴＵＰ３６０に適用されるＨＩＧＨ信号に結果としてなる。このＨＩＧＨ信号は、スタートアップ回路構成３７０を作動させ、それによって、パワーアップ開始時にＶＲＥＦをＶＣＣに結合させる。
【００３０】
予め定められた時間の期間が終了すると、タイムアウト回路構成３４０はＮＡＮＤゲート３３４に対して、それがリセットするまで、ＨＩＧＨ信号を供給する。
【００３１】
最初のパワーアップ時、入力電圧がＶＲＥＦより小さいので、比較器３３０の出力はＨＩＧＨである。このＨＩＧＨ出力信号は逆変換機３３２で反転され、結節点ＣでＬＯＷ信号を供給する。このＬＯＷ信号はＰＭＯＳトランジスタ３１８を作動させ、抵抗器３１６を短絡する。抵抗器３１６が短絡されるとき、結節点Ｂに供給される電圧は、ＶＣＣと抵抗器３１２と３１４の抵抗で決定される。次の点に注意する。抵抗器３１６が短絡される場合、結節点Ｂでの電圧は、抵抗器３１６が短絡されていない場合よりも低くなる。
【００３２】
以上で議論したように、スタートアップ回路構成３７０はＶＲＥＦをＶＣＣに固定する。したがって、バンドギャップ回路構成がその安定動作領域に入ってＶＢＧにＶＲＥＦを結合させるまで、ＶＲＥＦはＶＣＣに従う。結節点Ｂの電圧がＶＲＥＦを超えるとき、比較器３３０の出力はＬＯＷになる。次の点に注意する。図５に示すように、比較器３３０の出力がＨＩＧＨからＬＯＷに移り変わる点はトリップポイントである。このＬＯＷ信号は逆変換機３３２によって反転され、ＨＩＧＨ入力信号としてＮＡＮＤゲート３３４に供給される。さらに加えて、このＨＩＧＨ信号はトランジスタ３１８をＯＦＦにする。タイムアウト回路構成３４０がタイムアウトしたと仮定すると、それはＨＩＧＨ信号をＮＡＮＤゲート３４０の他の入力に供給する。ＮＡＮＤゲート３３４への二つのＨＩＧＨ信号の適用は、スタートアップ回路構成３７０をＯＦＦにするＬＯＷ出力信号を結果として引き出す。（ＦＡＳＴ  ＳＴＡＲＴＵＰ３６０はＬＯＷなのでこうなる。）このＬＯＷ信号はＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ  ＨＩＧＨを駆動させるため逆変換機３５０によって反転される。
【００３３】
パワーダウンの間中、結節点Ｂの電圧がＶＲＥＦ以下のとき、比較器３３０の出力はＬＯＷからＨＩＧＨへと変化する。ＨＩＧＨ信号は逆変換機３３２によって反転され、結節点ＣをＬＯＷにする。結節点ＣのＬＯＷ電圧はＰＭＯＳトランジスタ３１８をＯＮにし、抵抗器３１６を短絡させる。結節点ＣのＬＯＷ電圧は、ＮＡＮＤゲート３３４に、スタートアップ回路構成３７０をＯＮにするＨＩＧＨ信号を出力させ、ＶＲＥＦをＶＣＣにする。さらに、ＮＡＮＤゲート３３４の出力におけるＨＩＧＨ信号は、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥ  ＬＯＷを動作させるために、逆変換機３５０によって反転される。
【００３４】
ＰＭＯＳトランジスタ３１８と抵抗器３１６は、ＶＣＣに表れ得るノイズを考慮するために与えられている。ノイズはＶＣＣを振動させ得るものであり、潜在的に比較器３３０の出力がＨＩＧＨとＬＯＷの間で揺らぐことを引き起こす。動作開始の最中、例えば、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥがアサートされているとき、トランジスタ３１８はＯＦＦになり、抵抗器３１６はもはや短絡されない。このことは、電圧分割器３１０に抵抗器３１６の抵抗を加え、それによって、結節点Ｂの電圧が加えられた抵抗に比例した分だけ増加することを引き起こす。結節点Ｂの電圧の増加は、ＶＣＣ上のノイズが偶然に比較器３３０の出力を逆に、ＰＯＷＥＲ−ＵＰ  ＥＮＡＢＬＥをデアサートする、ＨＩＧＨにスイッチすることを防ぐのを助ける。
【００３５】
図６Ａと図６Ｂは、本発明によるバンドギャップ回路構成６００のトランジスタ図を示している。両方の図に示されている大きな破線は、二つの図が互いにどのように整列されるかを表している。したがって、破線を整列させることで、図６Ａは回路構成６００の上部を表し、図６Ｂは回路構成６００の下部を表していることが理解される。これより、図６Ａと図６Ｂはまとめて図６として参照されることに注意する。
【００３６】
回路構成６００の一般的な領域は、本発明の実施形態の記述を容易にするために、破線の箱６０２，６４０，６７０で線描されている。箱６０２は一般に回路構成の演算増幅器部を指し、箱６４０は一般に回路構成６００の駆動部を指し、箱６７０は一般に回路構成６００の電流源部を指している。グループ分けは、単に例としてであって、これに限定されるものではないことは理解される。例えば、本発明によるスタートアップ回路構成は、箱６４０と６７０で集合的に表現され得る。もう一つの例として、演算増幅器は箱６０２と６４０を含み得る。
【００３７】
箱６０２として描かれている演算増幅器部は、ＰＮＰ  ＢＪＴトランジスタＱ１とＱ２、抵抗器Ｒ１，Ｒ２，Ｒ３，それに、差動増幅器６１０を含んでいる。演算増幅器の演算動作は当該技術で周知であり、ここで詳細に議論される必要はない。演算増幅器の関連する操作可能な部分は、以下の議論で明らかになる。しかしながら、次のことに注意しておく価値がある。トランジスタＱ１のエミッタと抵抗器Ｒ１の間に形成される結節点ＡはＳＷＩＴＣＨ  ＮＯＤＥ  ♯３と結合している。さらに、ＰＭＯＳトランジスタ６１１と６１２のゲートの間に形成される結節点Ｃは、ＰＭＯＳトランジスタ６７６のゲートと結合している。
【００３８】
本発明によればスタートアップ回路構成の一部を成し得る箱６４０は、ＶＲＥＦをＶＣＣに選択的に結合させる操作が可能な回路構成を含む。箱６４０はＰＭＯＳトランジスタ６４２を含んでおり、そのＰＭＯＳトランジスタ６４２は、そのソースをＶＣＣと結合させており、そのゲートを、ＰＭＯＳトランジスタ６１２のドレインとＮＭＯＳトランジスタ６１３のドレインの間に形成されている結節点Ｄと結合させており、そのドレインをＶＲＥＦと結合させている。ＶＲＥＦはＳＷＩＴＣＨ  ＮＯＤＥ  ♯１と結合され得る。
【００３９】
本発明によるスタートアップ回路構成の一部を成し得る箱６７０は、ＢＪＴトランジスタＱ１のエミッタ（結節点Ａ）へ選択的に電流を供給する操作可能な回路構成を含む。箱６７０はＰＭＯＳトランジスタ６７２を含んでおり、そのＰＭＯＳトランジスタ６７２は、そのドレインをＳＷＩＴＣＨ  ＮＯＤＥ  ♯２と結合させており、そのソースをＶＣＣと結合させており、そのゲートをＰＭＯＳトランジスタ６７６のドレインとＮＭＯＳトランジスタ６７８のドレインの間に形成される結節点Ｅに結合させている。
【００４０】
ＳＷＩＴＣＨ  ＮＯＤＥ  ♯２は図６に示されており、ＳＷＩＴＣＨ  ＮＯＤＥ  ♯３に接続されていて、トランジスタ６７２のドレインを結節点Ａに効果的に結合させている。次の点に注意する。ＳＷＩＴＣＨ  ＮＯＤＥ  ♯２は、回路構成６００を異なるモードで動作可能にさせるためにＳＷＩＴＣＨ  ＮＯＤＥ  ♯１に接続され得る。
【００４１】
ＰＭＯＳトランジスタ６７６のソースはＶＣＣと結合され、そのドレインはＮＭＯＳトランジスタ６７８のドレインと結合されている。ＮＭＯＳトランジスタ６７８のゲートは結節点ＥとＮＭＯＳトランジスタ６８４のドレインに結合されている。ＮＭＯＳトランジスタ６７８のソースはＮＭＯＳトランジスタ６８０のゲートとドレインに結合されている。ＮＭＯＳトランジスタ６８０のソースは、ＰＭＯＳトランジスタ６８５のソースとＮＭＯＳトランジスタ６８４のソースと結合されている。ＮＭＯＳトランジスタ６８４は、（図３の）ＦＡＳＴ  ＳＴＡＲＴＵＰ信号３６０を受け取るために結合されたゲートを有する。ＰＭＯＳトランジスタ６８５のゲートとドレインはＰＮＰ  ＢＪＴトランジスタＱ３に接続されている。
【００４２】
図６の回路構成６００と図７のタイミングダイアグラムを参照して、回路構成６００の動作が記述されている。パワーアップの前に、トランジスタ６１１，６１２，６１３，６１４，６７６はＯＦＦになるようにバイアスされており、ＶＲＥＦの電圧はパワーオフ電圧（または接地）と等しく、スタートアップ電流はゼロである。
【００４３】
パワーアップの開始時に、ＦＡＳＴ  ＳＴＡＲＴＵＰはＨＩＧＨになり、トランジスタ６８４をＯＮにする結果を引き起こす。トランジスタ６８４がＯＮのとき、これはトランジスタ６７８と６８０を短絡させ、それによりトランジスタ６８５へ結節点Ｅを結合させる。この結合は結節点Ｅへのトランジスタ６８５とＱ３の組み合わせによって与えられる電圧の適用に結果としてなる。トランジスタ６８４がＯＮのとき結節点Ｅの電圧は、トランジスタ６７２がＯＮまたは少なくとも部分的にＯＮであることを保証するに十分にＬＯＷな電圧レベルが保たれる。
【００４４】
トランジスタ６７２がＯＮ（この場合、部分的にＯＮ）のとき、ＶＣＣからの電流はトランジスタ６７２を通ってトランジスタＱ１のエミッタへ流れる。この電流は、本発明によるスタートアップ回路構成６７０がない場合にそれが受け取るよりも、トランジスタＱ１により多くのスタートアップ電流を供給する。この電流の増加は、結節点Ａの電圧の上昇を引き起こし、ＮＭＯＳトランジスタ６１３の作動を結果として生じさせる。トランジスタ６１３がＯＮのとき、結節点Ｄの電圧は（少なくとも一時的には）接地レベルまで引き下げられる。それは、トランジスタ６４２（例えばスタートアップトランジスタ）をＯＮにし、それにより、ＶＲＥＦをＶＣＣに結合させる。ＢＪＴトランジスタＱ１に供給される電流がパワーアップが初期化された実質的に直後に生じて、即座のＶＣＣの追跡を与えていることが理解される。
【００４５】
ＶＲＥＦがＶＣＣによって引き上げられるにつれて、結節点Ａ，Ｂの電圧は、それぞれ抵抗器Ｒ１，Ｒ２を通じて引き上げられる。最初、スタートアップの間中、結節点Ａの電圧は結節点Ｂの電圧よりも高い。この電圧の差が、演算増幅器を非安定領域で動作させることを引き起こす。ＶＲＥＦが回路構成６００のバンドギャップ電圧（例えば１．２ボルト）にほぼ等しい電圧に引き寄せられると、結節点ＡとＢの電圧は等しくなる。一度結節点ＡとＢが等しくなるか、または、実質的に等しくなると、このことは、結節点ＣとＤの電圧を等しくするか、または、実質的に等しくし、それによって、トランジスタ６１１，６１２，６７６をＯＮにする。
【００４６】
トランジスタ６７６がＯＮのとき、トランジスタ６７２のゲート（結節点Ｅ）の電圧はＶＣＣ近くまで増加して、トランジスタ６７２をわずかにＯＮにすることを引き起こす。ＶＣＣが上昇するにつれて、ＢＪＴトランジスタＱ１のエミッタに流れる電流は減少し、それによって、演算増幅器がバンドギャップ電圧を生み出すのをさらに補助する。特に、ＢＪＴトランジスタＱ１への電流の流れの減少は、結節点ＡとＢの電圧をさらに等しくすることを助ける。これは、回路構成６００を作動させるのに、追加のスタートアップ電流がもはや必要ないからである。
【００４７】
トリップポイントがトリガーされると、ＦＡＳＴ  ＳＴＡＲＴＵＰはＬＯＷになり、それによって、トランジスタ６８４をＯＦＦとする。この点において、もはや短絡されていないトランジスタ６７８と６８０は、スタートアップ電流を最小化するために、結節点Ｅの電圧をＶＣＣに保持することを助ける。その結果として、結節点Ｅの電圧は、トランジスタ６７２を完全にＯＦＦにする結果を引き起こす電圧に、到達させられる。一度ＯＦＦになると、電流はもはやトランジスタ６７２を通ってＢＪＴトランジスタＱ１のエミッタへ流れることはなく、それによって、電流の消費を抑え、バンドギャップ回路構成の動作との潜在的な干渉を避ける。
【００４８】
ここで記述された、先述のトランジスタのドレインとソースの方向性、エミッタとコレクタの方向性は、制限するのを意図したものではなく、このようなトランジスタが構成できると単に例示したものである、ということが理解される。したがって、「ソース」、「ドレイン」、「エミッタ」、「コレクタ」の用語は、その最も広い意味で解釈されるものとする。
【００４９】
図８は、本発明を組み込んだシステムである。システム８００は、複数の利用回路構成８０１（例ＤＲＡＭ）、プロセッサ８７０、メモリコントローラ８７２、入力装置８７４、出力装置８７６、それに、随意の記憶装置８７８を含んでいる。例えば、利用回路構成８０１、プロセッサ８７０、または、メモリコントローラ８７２を動作可能とするために、本発明の電圧検出回路構成が使われ得る。例えば、ＤＲＡＭ回路構成（図示されていない）が本発明の電圧検出回路構成によって、もし供給電圧が予め定められた電圧より低いなら、ＤＲＡＭ回路構成が動作する（例えば、読み込み書き出し機能を行う）のを防ぐために、使用されることも有り得る。データと制御信号は、プロセッサ８７０とメモリコントローラ８７２との間で、バス８７１を通じて転送される。同様にして、データと制御信号は、メモリコントローラ８７２と利用回路構成チップ８０１との間で、バス８７３を通じて転送される。入力装置８７４は、例えば、キーボード、マウス、タッチパッド・ディスプレイ・スクリーン、または、ユーザーが情報をシステム８００に入力することを許す他のいかなる適切な装置をも含み得る。出力装置８７６は、例えば、ビデオ・ディスプレイ・ユニット、プリンタ、または、ユーザーに出力データを供給できる他のいかなる適切な装置をも含み得る。次の点に注意する。入力装置８７４と出力装置８７６は、代わりに、単一の入出力装置になり得る。記憶装置８７８は、例えば、一つかそれ以上のディスクまたはテープ装置を含み得る。
【００５０】
したがって、実質的に一定のトリップポイントで動作するパワーアップ検出回路構成が与えられる。当業者は、本発明がここで記述された実施形態以外の方法でも実施可能であることを理解すると考えられる。ここで記述された実施形態は説明の過程のためのものであって、これに限定するものではない。本発明は請求する項目によってのみ制限される。
【図面の簡単な説明】
【００５１】
【図１】図１は、従来技術による電圧検出回路構成の簡単な概要図である。
【図２】図２は、図１の電圧検出回路構成の動作の最中に得られる、様々なトリップポイントを描いたグラフである。
【図３】図３は、本発明による電圧検出回路構成の簡単な概要図である。
【図４】図４は、本発明のバンドギャップ回路構成によって与えられた参照電圧を示したグラフである。
【図５】図５は、本発明による図３の電圧検出回路構成の動作の最中に得られるトリップポイントを描いたグラフである。
【図６Ａ】図６Ａは、本発明によるバンドギャップ回路構成の回路図を示している。
【図６Ｂ】図６Ｂは、本発明によるバンドギャップ回路構成の回路図を示している。
【図７】図７は、本発明による図６の回路構成の動作の異なるモードのタイミング・ダイアグラムである。
【図８】図８は、本発明を組み込んだシステムの例示的なブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【国際調査報告】
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