(57)【要約】  メモリデバイス用デコーダ（１０６Ｂ）は、オンになったときに各々がそれぞれの線電圧をメモリデバイスのそれぞれの線に印加する駆動デバイス（２１２）を含む。デコーダは、共通のノード（２１６）において複数の駆動デバイスに結合され、オンまたはオフにするように駆動デバイスを制御する電圧を発生させるための制御デバイス（２２０）も含む。さらに、共通のノードに結合されたキャパシタ（２２２）は、共通のノードにおける電圧を初期ブースト電圧から最終ブースト電圧に増大させる。したがって、面積および配線の複雑さを最小に抑えた状態でメモリデバイスの線がブースト電圧に駆動される。
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【特許請求の範囲】
【請求項１】
メモリデバイス用デコーダ（１０６Ｂ）であって、
オンになったときに各々がそれぞれの線電圧を前記メモリデバイスのそれぞれの線に印加する複数の駆動デバイス（２１２）と、
共通のノード（２１６）において前記複数の駆動デバイスに結合され、オンまたはオフにするように前記駆動デバイスを制御するための電圧を前記共通のノードにおいて発生させるための制御デバイス（２２０）とを備える、デコーダ。
【請求項２】
前記共通のノードに結合されたキャパシタ（２２２）をさらに備え、前記キャパシタに蓄積した電荷は前記共通のノードにおける前記電圧を初期ブースト電圧から最終ブースト電圧に増大させる、請求項１に記載のデコーダ。
【請求項３】
前記キャパシタは、前記共通のノードに結合されたゲートを有し、かつキャパシタンスノード（２２４）においてともに結合されたドレインおよびソースを有するＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）である、請求項２に記載のデコーダ。
【請求項４】
前記初期ブースト電圧が前記共通のノードにおいて発生すると低電圧が前記キャパシタンスノードに印加され、前記駆動デバイスの各々についてのそれぞれの線電圧は、前記初期ブースト電圧が前記共通のノードにおいて発生するときには前記低電圧であり、前記それぞれの線電圧のうちの１つは本来のブースト電圧であり、前記本来のブースト電圧は、前記キャパシタンスノードにも印加されて、前記共通のノードにおいて前記最終ブースト電圧を発生させる、請求項３に記載のデコーダ。
【請求項５】
複数のプルダウンデバイスをさらに備え、前記駆動デバイスがオフになったときに各々が低電圧を前記メモリデバイスのそれぞれの線に印加する、請求項１に記載のデコーダ。
【請求項６】
メモリデバイスにおける線を駆動するための方法であって、
複数の駆動デバイス（２１２）をオンにして、それぞれの線電圧を前記メモリデバイスの複数の線の各々に印加することと、
前記複数の駆動デバイスを結合する共通のノード（２１６）において発生した電圧を調節することによって、オンまたはオフにするように前記駆動デバイスを制御することとを備える、方法。
【請求項７】
前記共通のノードにおける前記電圧を初期ブースト電圧から最終ブースト電圧に増大させるために、前記共通のノードに結合されたキャパシタ（２２２）に電荷を蓄積することをさらに備える、請求項６に記載の方法。
【請求項８】
前記キャパシタは、前記共通のノードに結合されたゲートを有し、かつキャパシタンスノード（２２４）においてともに結合されたドレインおよびソースを有するＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）である、請求項７に記載の方法。
【請求項９】
前記初期ブースト電圧が前記共通のノードにおいて発生すると前記キャパシタンスノードに低電圧を印加することをさらに備える、請求項８に記載の方法。
【請求項１０】
前記駆動デバイスの各々についての前記それぞれの線電圧は、前記初期ブースト電圧が前記共通のノードにおいて発生するときには前記低電圧であり、前記それぞれの線電圧のうちの１つは本来のブースト電圧であり、前記本来のブースト電圧は、前記キャパシタンスノードにも印加されて、前記共通のノードにおいて前記最終ブースト電圧を発生させる、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
この発明は概して、たとえばフラッシュメモリデバイスなどのメモリデバイスに関し、より詳細には、高密度駆動トランジスタを有するメモリデバイス用ワード線デコーダに関する。
【背景技術】
【０００２】
発明の背景
図１は、フラッシュメモリセルのブロックを含む典型的なフラッシュメモリデバイス１００を示す。１つの例示的なブロック１０２の素子は、フラッシュメモリセル１０３のアレイを含む。図および説明を簡単にするために、例示的なブロック１０２では８×８個のフラッシュメモリセルのアレイが示される。しかしながら、典型的なブロックはより多くのフラッシュメモリセルを有するであろう。
【０００３】
各フラッシュメモリセル１０３は、制御ゲートとドレインとソースとを有する。１つの行の中のすべてのフラッシュメモリセルの制御ゲートは同一のワード線に結合される。１つの列の中のすべてのフラッシュメモリセルのドレインは同一のビット線に結合される。したがって、例示的なブロック１０２は、８行のフラッシュメモリセルに対して８本のワード線ＷＬ０、ＷＬ１...およびＷＬ７を有する。さらに、例示的なブロック１０２は、８個の選択ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）（酸化金属半導体電界効果トランジスタ）１０４に結合された８本のビット線を有する。
【０００４】
さらに、例示的なブロック１０２は、ワード線ＷＬ０、ＷＬ１...およびＷＬ７のうちの１本を活性化するためのローカルＸ−デコーダ１０６を有する。ブロック１０２におけるフラッシュメモリセルのうちの１つにアクセスするために、ブースト電圧ＶＢＳＴがローカルＸ−デコーダによって印加されたときにワード線ＷＬ０、ＷＬ１...およびＷＬ７のうちの選択された１本が活性化される。さらに、そのフラッシュメモリセルにアクセスするために、そのフラッシュメモリセルのドレインに結合された選択ＭＯＳＦＥＴ１０４のうちの１つがオンになって、ブースト電圧ＹＢＳＴをそこに印加する。フラッシュメモリセルのソースは低電源電圧ＶＳＳに結合される。
【０００５】
さらに図１を参照して、ローカルＸ−デコーダ１０６は、グローバルＸ−デコーダ１０８からの制御信号ＰＧＷおよびＮＧＷ、垂直ブロックデコーダ１１０からのＷＬＧおよび垂直ワード線デコーダ１１２からの８本のワード線の電圧ＡＶＷ０、ＡＶＷ１...およびＡＶＷ７を使用して、ワード線ＷＬ０、ＷＬ１...およびＷＬ７のうちの選択された１本にブースト電圧ＶＢＳＴを印加する。
【０００６】
ＰＧＷ信号は、プログラミングなどの動作のためにブロック１０２内のフラッシュメモリセルがアクセスされるかどうかを示し、ＮＧＷはＰＧＷの逆の論理状態である。グローバルＸ−デコーダはアドレスシーケンサ（図示せず）からのブロック行アドレスビットを復号して、図１における１０２および１１４などのブロックの行にわたって印加されるＰＧＷおよびＮＧＷを生成する。
【０００７】
ＷＬＧは、ブロック１０２および１１６などのブロックの列がアクセスされているかどうかを示す。垂直ブロックデコーダ１１０はアドレスシーケンサ（図示せず）からの垂直ブロックアドレスビットを復号して、図１におけるブロック１０２および１１６の列にわたって印加されるＷＬＧを生成する。
【０００８】
垂直ワード線デコーダ１１２はアドレスシーケンサ（図示せず）からの垂直ワード線アドレスビットを復号して、ブロック１０２および１１６の列にわたって印加される８本のワード線の電圧ＡＶＷ０、ＡＶＷ１...およびＡＶＷ７を発生させる。さらに、ドレインビット線ブースト電圧ＹＢＳＴは、選択されたドレインビット線上でブロック１０２および１１６の列にわたって印加される。図１は、フラッシュメモリデバイス１００用の２×２個のブロックのアレイを示すが、典型的なフラッシュメモリデバイスは典型的にはより多くのブロックを含む。
【０００９】
図２は、米国特許第６，６４６，９５０号に開示されるローカルＸ−デコーダ１０６の例示的な実現例１０６Ａを示す。ローカルＸ−デコーダ１０６Ａは、デコーダ１０８、１１０および１１２から制御信号ＰＧＷ、ＮＧＷ、ＷＬＧ、ＡＶＷ０、ＡＶＷ１...およびＡＶＷ７を入力する。次いでローカルＸ−デコーダ１０６Ａは、ＰＧＷが論理ハイ状態であるときに、ワード線ＷＬ０、ＷＬ１...およびＷＬ７のうちの１本にブースト電圧ＶＢＳＴを印加する。
【００１０】
図２を参照して、ローカルＸ−デコーダ１０６Ａは、ワード線ＷＬ０、ＷＬ１...およびＷＬ７の各々に対してそれぞれのドライバを含む。したがって、第１のドライバ１２０は第１のワード線ＷＬ０用であり、第２のドライバ１２１は第２のワード線ＷＬ１用であり、第８のドライバ１２７は第８のワード線ＷＬ７用である、などである。
【００１１】
第１のドライバ１２０などの各ドライバは、直列に結合された駆動ＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）１３２とプルダウンＭＯＳＦＥＴ１３４とを含む。駆動ＭＯＳＦＥＴ１３２は、垂直ワード線デコーダ１１２からの対応する線電圧ＡＶＷ０に結合されたドレインを有する。したがって、第２のドライバ１２１内の駆動ＭＯＳＦＥＴは対応する線電圧ＡＶＷ１に結合され、第８のドライバ１２７内の駆動ＭＯＳＦＥＴは対応する線電圧ＡＶＷ７に結合される、などである。
【００１２】
さらに例示的なドライバ１２０では、駆動ＭＯＳＦＥＴ１３２のソースはプルダウンＭＯＳＦＥＴ１３４のドレインに結合される。プルダウンＭＯＳＦＥＴ１３４のソースは低電圧ＶＳＳに結合される。グローバルＸ−デコーダ１０８からの制御信号ＮＧＷはプルダウンＭＯＳＦＥＴ１３４のゲートに結合される。例示的なドライバ１２０は、制御ノード１３８において駆動ＭＯＳＦＥＴ１３２のゲートに結合されたソースを有する制御ＭＯＳＦＥＴ１３６も含む。
【００１３】
さらに図２を参照して、ドライバ１２０、１２１...および１２７の各々は、それぞれの制御ＭＯＳＦＥＴ、それぞれの駆動ＭＯＳＦＥＴおよびそれぞれのプルダウンＭＯＳＦＥＴで同様に各々実現される。グローバルＸ−デコーダ１０８からのＰＧＷ制御信号は、すべてのドライバ１２０、１２１...および１２７における制御ＭＯＳＦＥＴのドレインに印加される。垂直ブロックデコーダ１１０からのＷＬＧ制御信号は、すべてのドライバ１２０、１２１...および１２７における制御ＭＯＳＦＥＴのゲートに印加される。
【００１４】
ワード線ＷＬ０、ＷＬ１...およびＷＬ７のうちの１本をブースト電圧ＶＢＳＴに駆動するために、制御信号ＰＧＷおよびＷＬＧはブースト電圧ＶＢＳＴに設定される。第１のワード線ＷＬ０がブースト電圧ＶＢＳＴに活性化されると仮定されたい。その場合、初めに、ＡＶＷ０は低電圧ＶＳＳに設定されるが、制御信号ＰＧＷおよびＷＬＧは本来のブースト電圧ＶＢＳＴに設定される。このような電圧により、初期ブースト電圧（ＶＢＳＴ−Ｖｔｈ）が制御ノード１３８において発生し、Ｖｔｈは制御ＭＯＳＦＥＴ１３６の閾値電圧である。
【００１５】
その後、制御信号ＰＧＷおよびＷＬＧが依然として本来のブースト電圧ＶＢＳＴに設定されている状態で、最終ブースト電圧（ＶＢＳＴ＋ΔＶ）が制御ノード１３８において発生するようにＡＶＷ０は本来のブースト電圧ＶＢＳＴに設定され、ΔＶはおよそ駆動ＭＯＳＦＥＴ１３２のゲートからソースへの電圧である。この態様で、ＡＶＷ０が本来のブースト電圧に設定されたときに、駆動ＭＯＳＦＥＴ１３２のゲートからソースへの電圧の降下から電圧レベルが劣化することなく、本来のブースト電圧ＶＢＳＴがワード線ＷＬ０上で発生する。一方、ＡＶＷ０が低電圧ＶＳＳである場合には、ワード線ＷＬ０は低電圧ＶＳＳに放電される。
【００１６】
他のドライバ１２１...および１２７の各々の中のそれぞれの制御ＭＯＳＦＥＴ、それぞれの駆動ＭＯＳＦＥＴおよびそれぞれのプルダウンＭＯＳＦＥＴは同様に動作する。したがって、ドライバ１２０、１２１...および１２７の各々について、対応する線電圧ＡＶＷがブースト電圧である場合には対応するワード線ＷＬはブースト電圧ＶＢＳＴに活性化され、または対応する線電圧ＡＶＷが低電圧ＶＳＳである場合には対応するワード線ＷＬは低電圧ＶＳＳに放電される。
【００１７】
（ＰＧＷが低電圧ＶＳＳに非活性化された状態で）ＮＧＷがブースト電圧ＶＢＳＴに活性化されると、すべてのドライバ１２０、１２１...および１２７において駆動ＭＯＳＦＥＴはオフになり、プルダウンＭＯＳＦＥＴはオンになる。その場合、ワード線ＷＬ０、ＷＬ１...およびＷＬ７の各々は低電圧ＶＳＳに放電される。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図２のローカルＸ−デコーダ１０６Ａにおいて、ドライバ１２０、１２１...および１２７の各々は、それぞれの制御ノード１３８における制御電圧を初期ブースト電圧（ＶＢＳＴ−Ｖｔｈ）から、本来のブースト電圧ＶＢＳＴよりも高い最終ブースト電圧（ＶＢＳＴ＋ΔＶ）に上げるために、対応する制御ＭＯＳＦＥＴ１３６で実現される。したがって、図２の先行技術では、８個のこのような制御ＭＯＳＦＥＴおよび８個の別個のこのような制御ノードが８個のドライバ１２０、１２１...および１２７において使用され、結果的に面積および配線の複雑さが増す。
【００１９】
発明の概要
したがって、この発明のデコーダでは、面積および配線の複雑さを最小に抑えた状態でメモリデバイスの線がブースト電圧に活性化される。
【課題を解決するための手段】
【００２０】
この発明の一般的な局面では、メモリデバイス用デコーダは、オンになったときに各々がそれぞれの線電圧をメモリデバイスのそれぞれの線に印加する複数の駆動デバイスを含む。さらに、デコーダは、共通のノードにおいて複数の駆動デバイスに結合され、オンまたはオフにするように駆動デバイスを制御するための電圧を共通のノードにおいて発生させるための制御デバイスを含む。
【００２１】
この発明の別の実施例では、デコーダは共通のノードに結合されたキャパシタを含み、キャパシタに蓄積した電荷は共通のノードにおける電圧を初期ブースト電圧から最終ブースト電圧に増大させる。
【００２２】
この発明の例示的な実施例では、キャパシタは、共通のノードに結合されたゲートを有し、かつキャパシタンスノードにおいてともに結合されたドレインおよびソースを有するＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）である。その場合、初期ブースト電圧が共通のノードにおいて発生すると低電圧がキャパシタンスノードに印加される。
【００２３】
この発明の別の実施例では、駆動デバイスの各々は、共通のノードに結合されたゲートを有し、それぞれの線電圧が印加されるドレインを有し、それぞれの線に結合されたソースを有するＭＯＳＦＥＴである。駆動デバイスの各々についてのそれぞれの線電圧は、初期ブースト電圧が共通のノードにおいて発生するときには低電圧である。次いで、それぞれの線電圧のうちの少なくとも１つは本来のブースト電圧であり、本来のブースト電圧は、キャパシタンスノードにも印加されて、共通のノードにおいて最終ブースト電圧を発生させる。
【００２４】
この発明のさらなる実施例では、制御デバイスは、共通のノードに結合されたソースを有し、初期ブースト電圧および最終ブースト電圧が共通のノード上で発生する間、本来のブースト電圧が印加されるゲートおよびドレインを有するＭＯＳＦＥＴである。
【００２５】
この発明の別の実施例では、デコーダは複数のプルダウンデバイスを含み、駆動デバイスがオフになったときに各々が低電圧をメモリデバイスのそれぞれの線に印加する。たとえば、各プルダウンデバイスは、低電圧が印加されるソースと、それぞれの線に結合されたドレインと、共通の制御端子に結合されたゲートとを有するＭＯＳＦＥＴである。プルダウンデバイスを構成するすべてのＭＯＳＦＥＴのゲートは共通の制御端子に結合される。動作の別のモードでは、低電圧が各々のそれぞれの線に印加されるように、本来のブースト電圧が共通の制御端子に印加されて、プルダウンデバイスを構成するすべてのＭＯＳＦＥＴをオンにする。
【００２６】
この発明は、デコーダがフラッシュメモリデバイスであるメモリデバイス用のローカルＸ−デコーダであるとき、および各々のそれぞれの線がフラッシュメモリデバイスのそれぞれのワード線であるときに特に有利に実行され得る。しかしながら、いずれのタイプのメモリデバイス内のいずれのタイプのデコーダのためにこの発明を使用してもよい。
【００２７】
この態様で、駆動ＭＯＳＥＴは、この発明のデコーダの中の１つの共通のノードにおける電圧を調節する１つの制御ＭＯＳＦＥＴによって制御される。したがって、この発明のデコーダでは、面積および配線の複雑さは最小に抑えられる。
【００２８】
この発明のこれらのおよび他の特徴ならびに利点は、添付の図面とともに提示されるこの発明の以下の詳細な説明を考慮することによってよりよく理解されることになる。
【００２９】
本明細書において参照する図は、説明を明確にするために描かれており、必ずしも一定の比例に応じて描かれているわけではない。図１、図２、図３、図４、図５および図６における同一の参照番号を有する要素は、同様の構造および機能を有する要素を指す。
【発明を実施するための最良の形態】
【００３０】
詳細な説明
図３は、図１のフラッシュメモリデバイス１００内のローカルＸ−デコーダ１０６と同様にフラッシュメモリデバイスにおいて使用され得るＸ−デコーダ１０６Ｂを示す。図３を参照して、Ｘ−デコーダ１０６Ｂは８個のドライバ２００、２０１...および２０７を含み、各々のドライバはフラッシュメモリデバイスのそれぞれのワード線ＷＬ０、ＷＬ１...およびＷＬ７を駆動する。例示的なドライバ２００などの各ドライバは、駆動ＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）２１２とプルダウンＭＯＳＦＥＴ２１４とを含む。
【００３１】
駆動ＭＯＳＦＥＴ２１２は、それぞれの線電圧ＡＶＷ０が印加されるドレインを有する。駆動ＭＯＳＦＥＴ２１２は共通のノード２１６に結合されたゲートも有し、共通のノー
ド２１６はさらに８個のドライバ２００、２０１...および２０７の駆動ＭＯＳＦＥＴのゲートをすべて結合する。駆動ＭＯＳＦＥＴ２１２のソースは、プルダウンＭＯＳＦＥＴ２１４のドレインに結合される。
【００３２】
プルダウンＭＯＳＦＥＴ２１４は、低電圧ＶＳＳに結合されたソースを有する。８個のドライバ２００、２０１...および２０７のすべてについてのプルダウンＭＯＳＦＥＴのソースは低電圧ＶＳＳに結合される。プルダウンＭＯＳＦＥＴ２１４は、ＮＧＷ制御信号が印加される、共通の制御端子２１８に結合されたゲートを有する。８個のドライバ２００、２０１...および２０７のすべてについてのプルダウンＭＯＳＦＥＴのゲートは共通の制御端子に結合される。
【００３３】
したがって、各ドライバ２００、２０１...および２０７はそれぞれの駆動ＭＯＳＦＥＴを有し、それぞれの線電圧ＡＶＷがそれぞれの駆動ＭＯＳＦＥＴのドレインに印加されて、それぞれのワード線ＷＬを線電圧ＡＶＷに駆動する。駆動ＭＯＳＦＥＴのゲートは共通のノード２１６においてともに結合される。
【００３４】
Ｘ−デコーダ１０６Ｂは、共通のノード２１６に結合されたソースを有する制御ＭＯＳＦＥＴ２２０も含む。ＰＧＷ制御信号は制御ＭＯＳＦＥＴ２２０のドレインに結合され、ＷＬＧ制御信号は制御ＭＯＳＦＥＴ２２０のゲートに結合される。
【００３５】
さらに、Ｘ−デコーダ１０６Ｂは、共通のノード２１６とキャパシタンスノード２２４との間に結合されたキャパシタ２２２を含む。この発明の例示的な実施例では、キャパシタ２２２は、共通のノード２１６に結合されたゲートを有し、かつキャパシタンスノード２２４においてともに結合されたドレインおよびソースを有するＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）で構成される。
【００３６】
ここで、Ｘ−デコーダ１０６Ｂの動作について図４、図５および図６を参照して説明する。最初に、ワード線ＷＬ０、ＷＬ１...およびＷＬ７のうちの１本をブースト電圧ＶＢＳＴに駆動するために制御信号ＰＧＷおよびＷＬＧがブースト電圧ＶＢＳＴ状態にある（制御信号ＮＧＷは低電圧ＶＳＳ状態にある）と仮定されたい。図１および図４を参照して、制御信号ＰＧＷおよびＮＧＷはフラッシュメモリデバイスのグローバルＸ−デコーダ１０８によって生成され、制御信号ＷＬＧはフラッシュメモリデバイスの垂直ブロックデコーダ１１０によって生成される。
【００３７】
グローバルＸ−デコーダ１０８は、ドライバ１０６Ｂがワード線ＷＬ０、ＷＬ１...およびＷＬ７のうちの１本をブースト電圧ＶＢＳＴに駆動するように、ＰＧＷ制御信号をブースト電圧ＶＢＳＴに活性化し、ＮＧＷ制御信号を低電圧ＶＳＳに非活性化する。たとえば第１のワード線ＷＬ０がブースト電圧ＶＢＳＴに駆動されると仮定されたい。
【００３８】
図４を参照して、初めに、８個のドライバ２００、２０１...および２０７の駆動ＭＯＳＦＥＴに印加される線電圧ＡＶＷ０、ＡＶ１...およびＡＶＷ７はすべて低電圧ＶＳＳに設定される。さらに、キャパシタンスノード２２４に低電圧ＶＳＳが印加される。図４におけるこのような電圧により、初期ブースト電圧（ＶＢＳＴ−Ｖｔｈ）が共通のノード２１６上で発生し、Ｖｔｈは制御ＭＯＳＦＥＴ２２０の閾値電圧である。さらに、図４におけるこのような電圧により、低電圧ＶＳＳがワード線ＷＬ０、ＷＬ１...およびＷＬ７上で発生する。
【００３９】
その後、図５を参照して、ブースト電圧ＶＢＳＴがキャパシタンスノード２２４および線電圧ＡＶＷ０として駆動ＭＯＳＦＥＴ２１２のドレインに同時に印加される。概して、ブースト電圧ＶＢＳＴは、ブースト電圧ＶＢＳＴに駆動されるべきワード線ＷＬ０、ＷＬ
１...またはＷＬ７のうちの選択された１本に結合されたドライバ内の駆動ＭＯＳＦＥＴのドレインに印加される。
【００４０】
図５におけるこのような電圧により、最終ブースト電圧（ＶＢＳＴ＋ΔＶ）が共通のノード２１６上で発生し、ΔＶは駆動ＭＯＳＦＥＴ２１２の少なくとも（および実質的にはおよそ）閾値電圧である。このように、第１のワード線ＷＬ０は本来のブースト電圧ＶＢＳＴに駆動される。他の線電圧ＡＶＷ１...およびＡＶＷ７が低電圧ＶＳＳであるので、他のワード線ＷＬ１...およびＷＬ７は低電圧ＶＳＳに非活性化される。
【００４１】
図４および図５を参照して、初期ブースト電圧（ＶＢＳＴ−Ｖｔｈ）が共通のノード２１６上で発生するときにキャパシタ２２２は図４のバイアス電圧から電荷を蓄積する。その後、ブースト電圧ＶＢＳＴが図５における駆動トランジスタ２１２およびキャパシタンスノード２２４に印加されると、最終ブースト電圧（ＶＢＳＴ＋ΔＶ）が共通のノード２１６上で発生する。
【００４２】
このような最終ブースト電圧（ＶＢＳＴ＋ΔＶ）は初期ブースト電圧（ＶＢＳＴ−Ｖｔｈ）から上昇している。このような最終ブースト電圧（ＶＢＳＴ＋ΔＶ）は本来のブースト電圧ＶＢＳＴよりも高く、駆動ＭＯＳＦＥＴ２１２のソースが本来のブースト電圧ＶＢＳＴにバイアスをかけられると駆動ＭＯＳＦＥＴ２１２を有利にオンにする。
【００４３】
８個のドライバ２００、２０１...および２０７についての８個の駆動ＭＯＳＦＥＴのゲートが共通のノード２１６に結合されているので、共通のノード２２２における電圧を維持するためにキャパシタ２２２は共通のノード２１６に結合される。キャパシタ２２２のキャパシタンスは、共通のノード２１６における電圧の劣化を防ぐために、８個のドライバ２００、２０１...および２０７についての各駆動ＭＯＳＦＥＴのゲートキャパシタンスよりも実質的に大きいように設計される。他のドライバ２０１...および２０７はいずれも、駆動ＭＯＳＦＥＴのドレインにおける対応する線電圧ＡＶＷがブースト電圧ＶＢＳＴに活性化されるとそれぞれのワード線ＷＬをブースト電圧ＶＢＳＴに駆動するように、ドライバ２００と同様に動作する。
【００４４】
図６は、８本のワード線ＷＬ０、ＷＬ１...およびＷＬ７が低電圧ＶＳＳに非活性化されるようにＰＧＷ制御信号が低電圧ＶＳＳに非活性化されかつＮＧＷ制御信号がブースト電圧ＶＢＳＴに活性化される場合を示す。その場合、ドライバ２００、２０１...および２０７の各々の中の（２１４などの）プルダウンＭＯＳＦＥＴは、８本のワード線ＷＬ０、ＷＬ１...およびＷＬ７の各々がＶＳＳ電圧源に結合されるようにオンになる。さらに、キャパシタンスノード２２４に印加される電圧にかかわらず、共通のノード２１６は低電圧ＶＳＳをそこで発生させる。
【００４５】
この態様で、Ｘ−デコーダ１０６Ｂは、８個のドライバ２００、２０１...および２０７のすべてに共通しているたった１つの制御ＭＯＳＦＥＴ２２０およびキャパシタ２２２で実現される。したがって、Ｘ−デコーダ１０６Ｂは、最小限の数の制御ＭＯＳＦＥＴ２００で実現される。さらに、８個のドライバ２００、２０１...および２０７の駆動ＭＯＳＦＥＴのゲートにバイアスをかけるために、１つの共通のノード２１６が使用される。このような共通のノード２１６は、８個のドライバ２００、２０１...および２０７への配線を最小に抑えることに有利である。その結果、８個のドライバは、面積を最小に抑えた状態でコンパクトに製造され得る。
【００４６】
上記は一例に過ぎず、限定的であるように意図されるものではない。たとえば、この発明はフラッシュメモリデバイス内のローカルＸ−デコーダについて記載される。しかしながら、いずれのタイプのメモリデバイス内のいずれのタイプのデコーダのためにこの発明
を使用してもよい。さらに、本明細書に示しかつ記載する任意の数の要素は一例に過ぎず、いずれの数のこのような要素のためにこの発明を使用してもよい。この発明は、特許請求の範囲およびその等価物に規定されるようにしか限定されない。
【図面の簡単な説明】
【００４７】
【図１】先行技術に従う、ワード線を駆動するためのローカルＸ−デコーダを含むフラッシュメモリデバイスの基本的な素子を示す。
【図２】先行技術に従う、面積および配線の複雑さが結果的に高い、ワード線ごとにそれぞれの制御ＭＯＳＦＥＴがそれぞれの駆動ＭＯＳＦＥＴに結合された例示的なローカルＸ−デコーダの回路図を示す。
【図３】この発明の実施例に従う、面積および配線の複雑さを結果的に最小に抑えた、すべての駆動ＭＯＳＦＥＴに対して１つの制御ＭＯＳＦＥＴを有するローカルＸ−デコーダの回路図を示す。
【図４】この発明の実施例に従う、共通のノードにおいて初期ブースト電圧を発生させるための電圧を有する図３のローカルＸ−デコーダを示す。
【図５】この発明の実施例に従う、共通のノードにおいて最終ブースト電圧を発生させるための電圧を有する図３のローカルＸ−デコーダを示す。
【図６】この発明の実施例に従う、ワード線を低電圧に放電するための電圧を有する図３のローカルＸ−デコーダを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2008532201.tif 000009
2008532201.tif 000010