(57)【要約】  デジタルフィルタを構成するシステムおよび方法は、予め定められた第１のセットのパラメータを有するデジタルフィルタの数学的モデルをコンピュータにより計算する。第１のセットのパラメータは第２のセットのパラメータに変換され、この第２のセットのパラメータは予め選択されたフィルタＩＣ200 の制御パラメータを含む。その後ＩＣ200 による第２のセットのパラメータの実行により数学的モデルの特性が再生されたことを確認する。確認された第２のセットのパラメータはＩＣ200 に書込まれて記憶される。システムはフィルタを構成するために特定のＩＣ200 の装置ファイルマップ特性を読取る。パラメータ変換はＩＣ200 で使用可能な数値の正確さに一致する第２のセットのパラメータに対応する値を計算してその値を第２のセットのパラメータに割当てる。デジタルフィルタの数学的モデルは第２のセットのパラメータを使用してモデルを再計算して確認される。【選択図】    図２
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【特許請求の範囲】
【請求項１】
予め定められたパラメータの第１のセットを有するデジタルフィルタの数学的モデルをデジタルコンピュータにおいて計算し、
パラメータの第１のセットをパラメータの第２のセットに変換し、このパラメータの第２のセットは予め選択されたデジタルフィルタ集積回路（ＩＣ）に対する制御パラメータを含んでおり、
デジタルフィルタ集積回路によるパラメータの第２のセットの実行によって前記数学的モデルの特性が実質的に再生されたことを確認し、確認されたパラメータの第２のセットをデジタルフィルタ集積回路に書込んで恒久的に記憶するデジタルフィルタの構成方法。
【請求項２】
前記パラメータの第１のセットをパラメータの第２のセットに変換するステップにおいてさらに、デジタルフィルタ集積回路の数値の正確さに一致するパラメータの第２のセットに対応する値を計算してその計算された値をパラメータの第２のセットに割当てる請求項１記載の方法。
【請求項３】
前記デジタルフィルタ集積回路によるパラメータの第２のセットの実行による前記数学的モデルの特性の実質的な再生の確認はさらに、パラメータの第２のセットを使用するデジタルフィルタの数学的モデルの再計算を含んでいる請求項１記載の方法。
【請求項４】
さらに、再計算された数学的モデルを最初に計算されたデジタルフィルタの数学的モデルとグラフィカルに比較するステップを含んでいる請求項３記載の方法。
【請求項５】
前記確認されたパラメータの第２のセットのデジタルフィルタ集積回路への書込みはさらに、デジタルフィルタ集積回路に対する制御および係数パラメータの書込みを含んでいる請求項１記載の方法。
【請求項６】
前記パラメータの第１のセットをパラメータの第２のセットへ変換するステップは、装置ファイルマップの読取りを含んでいる請求項１記載の方法。
【請求項７】
以下の方法を実行するためのコンピュータ実行可能な命令を有しているコンピュータ読取り可能な媒体において、前記方法は、
予め定められたパラメータの第１のセットを有するデジタルフィルタの数学的モデルをデジタルコンピュータにおいて計算し、
パラメータの第１のセットをパラメータの第２のセットに変換し、このパラメータの第２のセットは予め定められたデジタルフィルタ集積回路（ＩＣ）に対する制御パラメータを含んでおり、
デジタルフィルタ集積回路によるパラメータの第２のセットの実行によって前記数学的モデルの特性が実質的に再生されたことを確認し、確認されたパラメータの第２のセットをデジタルフィルタ集積回路に書込んで恒久的に記憶するステップを含んでいるコンピュータ読取り可能な媒体。
【請求項８】
前記方法におけるパラメータの第１のセットをパラメータの第２のセットに変換するステップにおいてさらに、デジタルフィルタ集積回路の数値の正確さに一致するパラメータの第２のセットに対応する値を計算してその計算された値をパラメータの第２のセットに割当てる請求項７記載のコンピュータ読取り可能な媒体。
【請求項９】
前記方法におけるデジタルフィルタ集積回路によるパラメータの第２のセットの実行による前記数学的モデルの特性の実質的な再生の確認はさらに、パラメータの第２のセットを使用するデジタルフィルタの数学的モデルの再計算を含んでいる請求項７記載のコンピュータ読取り可能な媒体。
【請求項１０】
前記方法においてさらに、再計算された数学的モデルを最初に計算されたデジタルフィルタの数学的モデルとグラフィカルに比較するステップを含んでいる請求項９記載のコンピュータ読取り可能な媒体。
【請求項１１】
前記方法における前記確認されたパラメータの第２のセットのデジタルフィルタ集積回路へ恒久的に記憶する書込みはさらに、デジタルフィルタ集積回路に対する制御および係数パラメータの書込みを含んでいる請求項７記載のコンピュータ読取り可能な媒体。
【請求項１２】
前記方法における前記パラメータの第１のセットをパラメータの第２のセットへ変換するステップは、装置ファイルマップの読取りを含んでいる請求項７記載のコンピュータ読取り可能な媒体。
【請求項１３】
前記コンピュータ読取り可能な媒体はさらにデータ構造を記憶しており、そのデータ構造は、
デジタルフィルタ係数を順次記憶ための複数のフィールドと、
入力／出力制御フィールドと、
クロック／サンプル速度フィールドと、
通信インターフェースモードフィールドと、
アンチエイリアスフィルタ制御フィールドとを含んでいる請求項７記載のコンピュータ読取り可能な媒体。
【請求項１４】
さらに，アナログデジタル変換器制御フィールドを含んでいる請求項１３記載のコンピュータ読取り可能な媒体。
【請求項１５】
さらに，デジタルアナログ変換器制御フィールドを含んでいる請求項１３記載のコンピュータ読取り可能な媒体。
【請求項１６】
プログラム可能なデジタルフィルタ集積回路と、プログラム可能なデジタルコンピュータと、デジタルフィルタ集積回路とデジタルコンピュータとを接続しているバスとを有しているコンピュータシステムにおいて、
前記デジタルコンピュータは前記デジタルフィルタを構成するための命令を含んでおり、その命令には、
予め定められたパラメータの第１のセットを有するデジタルフィルタの数学的モデルをデジタルコンピュータに計算させ、
パラメータの第１のセットをパラメータの第２のセットに変換し、このパラメータの第２のセットはデジタルフィルタ集積回路に対する制御パラメータを含んでおり、
デジタルフィルタ集積回路によるパラメータの第２のセットの実行によって前記数学的モデルの特性が実質的に再生されたことを確認させ、
確認されたパラメータの第２のセットをデジタルフィルタ集積回路に書込んで恒久的に記憶させる命令が含まれているコンピュータシステム。
【請求項１７】
パラメータの第１のセットをパラメータの第２のセットへ変換する処理において、さらに、デジタルフィルタ集積回路の数値の正確さに一致するパラメータの第２のセットに対応する値を計算してその計算された値をパラメータの第２のセットに割当てる請求項１６記載のコンピュータシステム。
【請求項１８】
デジタルフィルタ集積回路によるパラメータの第２のセットの実行による前記数学的モデルの特性の実質的な再生の確認はさらに、パラメータの第２のセットを使用するデジタルフィルタの数学的モデルの再計算を含んでいる請求項１６記載のコンピュータシステム。
【請求項１９】
さらに、再計算された数学的モデルを最初に計算されたデジタルフィルタの数学的モデルとグラフィカルに比較する請求項１８記載のコンピュータシステム。
【請求項２０】
前記確認されたパラメータの第２のセットのデジタルフィルタ集積回路への恒久的な記憶のための書込みはさらに、デジタルフィルタ集積回路に対する制御および係数パラメータの書込みを含んでいる請求項１６記載のコンピュータシステム。
【請求項２１】
前記パラメータの第１のセットをパラメータの第２のセットへ変換する処理は、装置ファイルマップの読取りを含んでいる請求項１６記載のコンピュータシステム。
【請求項２２】
デジタルフィルタ集積回路はさらに，アナログ入力信号を変換するためのアナログデジタル変換器を有している請求項１６記載のコンピュータシステム。
【請求項２３】
デジタルフィルタ集積回路はさらに，アナログ信号を出力するためのデジタルアナログ変換器を有している請求項１６記載のコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特定の仕様に適合する電子デジタルフィルタの設計、構成および試験に関する。
【背景技術】
【０００２】
所望の１組のフィルタ仕様に対する数学的な解を計算する技術およびアルゴリズムは経験の深いフィルタの設計者によりよく知られている。最新技術の解は、従来のアナログ技術に比較して安定性および多能性が優れており、コストも低いデジタルフィルタ技術を使用することが多い。デジタルフィルタは通常所望の周波数と不所望の雑音周波数の両者を含む電子信号から所望の周波数帯域を選択するために用いられる。
【０００３】
現在の実際のフィルタの設計では典型的に関係するシステムの信号処理チェインおよび雑音源、雑音緩和技術の原理についての知識も有する高度の経験のあるアナログ電気技術者を必要としている。設計者は、種々のフィルタ設計シミュレータおよびツールの使用に習熟していなければならず、現在利用可能なフィルタ集積回路の能力を維持していなければならない。設計者がシステム中で必要とされるフィルタに対する近似的な要求を決定すると（雑音状態の測定により、或いは設計中のシステムの周波数計画により）、彼は構成において到達する設計方法を選択しなければならず、これにはフィルタのタップの数およびフィルタ係数値が含まれている。今日通常使用されている設計方法はPark-McClellanの等リップル多項式近似アルゴリズムである。
【０００４】
Park-McClellanおよびその他のアルゴリズムに基づいた幾つかの利用可能なソフトウエアパッケージがあり、それは所定の仕様に対して必要な係数およびタップ数を生成する。しかしながら、これらは数学的な解である。設計者は部品の数値表示の制約された正確さまたは変動の結果としてエラー項を考慮に入れて解を構成するための部品を発見しなければならない。これは許容可能な解に到達するまでに設計方法フェーズと構成フェーズとの両者で複数回の反復が必要になる可能性がある。また、結果的な係数と装置制御パラメータの選択された部品への変換は膨大な作業となる可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
フィルタの純粋に数学的な設計とそのフィルタの詳細なハードウエア構成との間の設計ループを閉じることによりデジタルフィルタを構成することのできるシステムが必要とされている。換言すると、設計者は数学的設計を行い、適切なハードウエアを選択し、それがハードウエアにより実行される設計をシミュレートし、確認し、設計の演算および制御パラメータをその最終的なハードウエア構成に変換することができ、全て単一の集積回路システムとして構成することができなければならない。
【課題を解決するための手段】
【０００６】
本発明は、デジタルフィルタの数学的モデルをデジタルコンピュータで計算する方法を提供し、その数学的モデルは予め定められたパラメータの第１のセットを有している。第１のパラメータのセットは第２のパラメータのセットに変換され、第２のパラメータのセットは予め選択されたデジタルフィルタ集積回路（以下ＩＣという）に対する制御パラメータを含んでいる。その後システムはデジタルフィルタＩＣによる第２のパラメータのセットの実行が数学的モデルの特性が実質的に再生されたことを確認する。確認された第２のパラメータのセットはその後デジタルフィルタＩＣの永久的な記憶装置に書込まれる。システムは設計しているフィルタを構成するために使用されることを意図している特定のフィルタＩＣの装置ファイルマップ特性を読取ることがこのましい。
【０００７】
第１のパラメータのセットの第２のパラメータのセットへの変換はさらに、デジタルフィルタＩＣ中で得られる数値の正確さに一致する第２のパラメータのセットに対応する値の計算と、第２のパラメータのセットに対して計算された値を割当てるステップを含んでいる。デジタルフィルタの数学的モデルは第２のパラメータのセットを使用してモデルを再計算することによって確認される。
【発明を実施するための最良の形態】
【０００８】
図１は、好ましい実施形態の全体的なハードウエア接続を示している。コンピュータ100 はフィルタ設計ソフトウエア110 を実行し、そのソフトウエア110 はこの明細書に開示されている方法を含んでいる。コンピュータ100 は典型的にプロセッサと、ＲＡＭと、ハードトライブのような大容量記憶装置とを有している。コンピュータ100 はデータバス120 を介して評価回路ボード130 に接続されている。データバス120 は標準的なユニバーサル直列バス（ＵＳＢ）のような直列バスであることが望ましいが、他のデータバスプロトコルも使用することができる。
【０００９】
［ハードウエア構成］
評価回路ボード130 はデジタルフィルタＩＣ200 と接続されるように構成されている。デジタルフィルタＩＣ200 は混合された信号のシリコンＩＣである。装置はＰＣと通信するための直列バスインターフェースと、フィルタ係数および装置制御パラメータを記憶するための不揮発性メモリと、デジタル入力データ流およびフィルタ動作の中間結果を記憶するためのスタチックなランタムアクセスメモリと、フィルタの計算に関係する加算、乗算、および累算演算を行うための１以上の計算装置と、必要なプログラム制御、クロックおよび制御、チップ動作のための電力調整、電力オン、リセット機能を有していることが好ましい。ＩＣはまたアナログ・デジタル変換器（ＡＤＣ）、デジタル・アナログ変換器（ＤＡＣ）、および関係するアンチエイリアスおよび再構成フィルタ、および信号調整回路を有していてもよく、フィルタがアナログデータ入力および出力と直接インターフェースすることを可能にすることもできる。
【００１０】
図２は、好ましい実施形態のそのようなデジタルフィルタＩＣ200 の全体図である。典型的にこのＩＣ200 は直列バス120 に対する入力部210 を有している。以下説明するように、直列バス120 はプログラム命令と特定のデジタルフィルタを規定するデータとを伝送する。ＩＣ200 は処理されるアナログ信号の入力に対するＡＤＣ220 を有している。システムの別の実施形態ではＩＣ200 への入力はデジタル信号であり、ＡＤＣは必要ない。
【００１１】
ＩＣ200 は以下説明するように、フィルタ係数と制御パラメータを記憶するための不揮発性メモリ230 の１区域を有する。したがってＩＣ200 は以下説明するようにプロセッサ240 を含み、評価回路ボード130 に接続されたときそこにダウンロードされたフィルタ係数および制御パラメータにしたがって要求されたデジタルフィルタ計算を行う。これらの計算の結果は典型的に出力するためにＤＡＣ260 に与えられるが、他の実施形態ではＤＡＣ260 は除去されてデジタルデータ流が出力されてもよい。チップは典型的には外部結晶発振器270 によって制御されるクロック源250 を有する。読者はプロセッサ240 が通常のデジタル信号マイクロプロセッサではなく、特定のデジタルフィルタを規定するフィルタ係数と制御パラメータを受取るように構成された特別の集積回路であることに注意すべきである。
【００１２】
図３は、好ましい実施形態のプロセッサ240 の部分の計画図を示している。デジタルフィルタＩＣ200 および、したがってプロセッサ240 は用途特定ＩＣ（ＡＳＩＣ）で構成されてもよく、或いは、カリホルニア州のサン・ジョーズのXilinx社により製造されたVirtexIIチップのようなデジタルＩ／Ｏ解のみが所望される場合にはフィールドプログラム可能なゲートアレイで構成されることもできる。このような構成は通常のデジタル信号マイクロプロセッサに対して非常に好ましい。その理由はそれらはフィルタ動作をはるかに高速で行うことができるからである。プロセッサ240 はデータポート300 を介してデータを受信する。データポート300 はデータバス305 に接続されている。アドレスバス310 はアドレスおよび制御レジスタ315 を接続する。データバス305 とアドレスバス310 は奇数のオペランドメモリ320 と、偶数のオペランドメモリ325 と、係数メモリ330 とに接続される。以下説明するように制御命令にしたがって、プロセッサ240 はデジタルフィルタの信号処理に必要な典型的な数学演算を実行し、また入力および出力インターフェースを制御する。好ましい実施形態において、被乗数の第１のセットおよび乗算器レジスタ335 と、第２の被乗数を生成する第１の加算器と、被乗数の第２のセットおよび乗算器レジスタ345 と、第２の加算器355 と、最終の乗算および累算レジスタ360 が設けられている。データ出力ポート365 は第２の加算器355 からの計算結果を出力する。
【００１３】
好ましい実施形態の典型的なデジタルフィルタＩＣ200 の設計は、３個のメモリまたはレジスタバンクヲ有するフィルタに対して以下のように特定される。すなわち、１つのバンクはアドレス範囲０〜２５５を有する係数のためであり、２つのバンクはアドレス範囲０〜５１１の奇数／偶数の交互のアドレスを有するデータのためのものである。示された設計におけるタップの最大数は５１２であるが、設計は利用可能なハードウエアと適合する任意のタップ数に拡張可能である。
【００１４】
（初期化）
パワー・オン・リセットは全レジスタをクリアし、デフォルトクロックを設定し、基板上の不揮発性メモリからの制御およびフィルタパラメータのダウンロードを開始する。このダウンロードは全てのアドレスおよび制御レジスタを初期化し、フィルタ係数を係数メモリ（またはレジスタ）中に書込み、データメモリをゼロにする。アドレスおよび制御レジスタは適切な値に設定され、アナログセクションが使用されていればそれは初期化される。
【００１５】
（入力／出力）
入力ピンまたはＡＤＣからのデータ入力オペランドはデータ入力レジスタ中にクロックされる。  
ＤIO    データ入力有効制御レジスタは入力ピンまたはＡＤＣにより設定される。  
データ出力    出力ピンまたはＤＡＣへのフィルタ出力である。  
ＤＯ２    フィルタから外部装置またはＤＡＣによりリセットされる出力ピンまたは
ＤＡＣへのデータ出力有効制御である。  
（初期値）
ここで、Ｎ＝フィルタのタップの数、
Ｒ０＝被乗数０レジスタ（ＭＣ０）を満たすためのオペランドに対するメモリアドレスレジスタ
Ｒ１＝被乗数１レジスタ（ＭＣ１）を満たすためのオペランドに対するメモリアドレスレジスタ
Ｃ＝乗数０レジスタ（ＭＰ０）を満たすための係数に対するメモリアドレスレジスタ
ＣＴＲ＝タップ数のカウントダウンのためのカウンタ
Ｗ＝次のデータ点の位置を記憶するためのメモリアドレスレジスタ
Ｒ０＝０、Ｒ１＝Ｎ−１、Ｃ＝０、ＣＴＲ＝Ｎ−１、Ｗ＝Ｎ−１
（データ書込み制御装置）
ＤI0＝０ならば、待機
その他（Ｗ）＝データ入力、ＤI0' ＝０、ＤI1' ＝１
Ｗ＝０ならばＷ' ＝Ｎ−１
その他、Ｗ' ＝Ｗ−１
（オペランドフェッチ制御装置）
ＤI1＝０ならば、待機
その他、ＭＣ0'＝（Ｒ0 ）、ＭＣ１' ＝（Ｒ１）、ＭＰ0'＝（Ｃ）
ＣＴＲ＝０ならば、Ｒ0'＝０，Ｒ1'＝Ｎ−１、Ｃ' ＝０，ＣＴＲ' ＝Ｎ−１、ＤI1＝０、ＤＯ0 ＝１，ＤI2＝ＤI1
その他、
Ｃ＝Ｎ／２−１ならば、Ｒ0'＝ＣＴＲ、Ｒ1'＝ＣＴＲ−１、Ｃ' ＝０、
ＣＴＲ' ＝ＣＴＲ−１
その他、
Ｒ0'＝Ｎ−１ならば、Ｒ0'＝０
その他、Ｒ0'＝Ｒ0 ＋１
Ｒ1 ＝０ならば、Ｒ1'＝Ｎ−１
その他、Ｒ1'＝Ｒ1 −１
（ＡＤＤ制御装置）
ＤI2＝０ならば、待機
その他、ＭＣ' ＝ＭＣ0 ＝ＭＣ１，ＭＰ' ＝ＭＰ0 、ＤＩ3'＝ＤＩ2 、
ＤＯ1'＝ＤＯ0 、ＤＯ0 ' ＝０
（ＭＡＣ制御装置）
ＤI3＝０ならば待機
その他、ＭＡＣ' ＝ＭＡＣ＋（ＭＣ×ＭＰ）、
ＤＯ1 ＝１ならば、データ出力＝ＭＡＣ＝（ＭＣ×ＭＰ）、ＤＯ1'＝０、ＤＯ2'＝１
（ＤＯ2 は論理−外部またはＤＡＣを受取ることによりリセット）
［ソフトウエア構成］
以上のセクションでは好ましい実施形態の典型的なハードウエア構成について説明した。以下のセクションでは好ましい実施形態のソフトウエアプロセスについて説明する。
【００１６】
（数学的設計）
図４はシステムの設計部分のソフトウエアプロセスを行うフロー図を示している。ユーザはステップ400 で設計入力ダイアログと対話する。このダイアログにおいて、ユーザはローパス、ハイパス、バンドパス或いはバンドストップのような所望のフィルタのタイプ、所望のウインドウ機能および周波数範囲を選択することができる。ステップ405 でユーザは遮断周波数、阻止帯域周波数、リップル、減衰、サンプリングレート、および入力と出力のデータ流のビット長（または正確さ）を選択することができる。ステップ410 でソフトウエアはフィルタのタップ数、サンプリングレート、フィルタ係数、および応答特性を、パークス・マッソクレラン（Parks-McClellan ）法のような通常の技術を使用して計算する。結果的に得られたフィルタの応答特性はステップ415 で表示され、ステップ420 でユーザは設計されたフィルタを承認することができ、或いは設計を修正してプロセスを繰返すように戻すことができる。このパラメータの第１のセットは所望のフィルタに対する理想的な数学的設計を表している。ステップ420 でユーザがフィルタ設計を承認するとき、動作は図５に示されたステップ500 に進む。
【００１７】
（物理的制約に対する変換）
図５は、今計算されたフィルタの物理的設計に対する実行のフロー図を示している。ステップ500 でユーザは、メモリ容量、実行速度、および所望のアナログ特性のような数学的設計に対して適切なパラメータを有するデジタルフィルタＩＣ200 を選択する。所望のフィルタを実現することのできる装置が装置ファイル中に存在しない場合には、プログラムを進行させてはならない。ステップ505 においてプログラムはそのフィルタＩＣ200 に対して装置ファイル510 をロードする。この装置ファイル510 については次のセクションで説明する。
【００１８】
（装置ファイル）
装置ファイルは、全ての制御フィールド、最初のレジスタ値、およびＮ個までのヌップのフィルタの動作をプログラムするために必要な係数値を含んでいる。これらのフィールドはまた、入力／出力選択、データタイプ、サンプリング／クロックレート、ＡＤＣ／ＤＡＣエネーブルおよび利得設定、アンチエイリアスフィルタの設定、カスケード積分器・コム（ＣＩＣ）フィルタデシメーション値、および通信インターフェースモードおよびプロトコルを含む装置の動作モードを規定する。
【００１９】
これらの制御パラメータは装置の不揮発性記憶装置中およびメモリおよび装置のレジスタ中にマップされたメモリである。このマップは各装置のタイプに対して構成されなければならないソフトウエアを示している。装置はオンチップメモリの容量までの１以上のフィルタにより、最大レート値で入力データ流に対して動作する。装置上の各フィルタは次に説明するようにメモリマップを必要とする。
【００２０】
典型的な装置のファイルマップのデータ構造が以下の表に示されている。この表は、アンチエイリアスフィルタを有し、アナログ入力に対してＡＤＣを有し、デシメートＣＩＣフィルタおよびＮ個のタップのデジタルフィルタハードウエアにより後続されているフィルタ装置の組織を示している。この例の出力セクションはＤＡＣを含んでいる。このフィルタは、直列または並列Ｉ／Ｏのいずれかを有するデジタルモードだけで使用されるフィルタであってもよく、或いはＡＤＣおよびＤＡＣがアナログフィルタの置換を行うことを個々に可能にされてもよい。
【表１】
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【００２１】
（シミュレーションおよび確認）
ステップ520 でユーザはフィルタＩＣ200 に対して、デジタルまたはアナログ入力または出力、アナログ入力利得、デジタル出力利得、および類似のパラメータのような種々のオプションを選択することができる。その後、処理はステップ525 に進みそこで計算された係数が特定のフィルタＩＣ200 のアーキテクチャに対して量子化される。上述の数学的モデルは３２ビットの浮動小数点の数値で行われることがこのましい。これらは２の補数の２進形態またはフィルタＩＣ200 に適合するその他の形態に変換されなければならない。したがって、固定された２進計算に対して、および同じフォーマットの計算に対して量子化された係数を使用するフィルタのシミュレーションを生成する必要があり、そのためフィルタＩＣ200 のフィルタのハードウエア構成は所望のフィルタ応答特性を満足できるように再生できる。好ましい実施形態では、これはステップ525 において適切に量子化された値を使用するシミュレーションを再動作させることによって達成される。例えば、シミュレーションは１６ビットの２の補数の計算を使用して浮動小数点計算によって得られる正確な典型的な１５個の十進数の数字の代わりに４個の正確な十進数の数字を与えて再動作することができる。多数のタップを有する正確度がもっと重要なフィルタでは、２０ビットの固定小数点計算が使用されることができ、構成されたフィルタＩＣ200 はこの正確度で計算を行うことができる。
【００２２】
このシミュレーションの結果はステップ530 で表示される。結果が満足できない場合には、ユーザはステップ405 に戻ってフィルタパラメータを修正する。結果が満足できる場合には、その結果を表すデータはフィルタＩＣ200 にダウンロードする準備をする。このパラメータの第２のセットは設計下のフィルタに対する係数とフィルタの動作に対する制御パラメータの両者を含んでいる。したがって、パラメータの第２のセットはフィルタＩＣ200 で行われることのできる完成した機能的デジタルフィルタを表している。データセットはさらにエンジニアの評価のために評価ボード130 上のフィルタＩＣ200 にダウンロードされてもよく、或いは、システム中で使用するために予めプログラムされたチップを生成するためにプログラム固定装置上の１以上のフィルタＩＣ200 にダウンロードされてもよい。その代わりに、データはユーザのエンド装置中で必要とされるとき実時間でダウンロードするためにユーザのシステムに記憶されてもよい。一般的に、デジタルフィルタを表す計算されたデータセットは、ハードティスク、ＣＤ−ＲＯＭ、フラッシュＲＯＭ、不揮発性ＲＯＭおよびＲＡＭのようなコンピュータ読取り可能な媒体に記憶されることができる。
【００２３】
当業者は上述した特定の実施形態の変形、変更を容易に行うことが可能であるから、特許請求の範囲はそのような変更および均等な構成をカバーするように解釈されることが意図されている。
【図面の簡単な説明】
【００２４】
【図１】好ましい実施形態のシステムハードウエアの概略図。
【図２】好ましい実施形態のデジタルフィルタＩＣの概略図。
【図３】好ましい実施形態のデジタルフィルタプロセッサ部分の計画図。
【図４】好ましい実施形態のデジタルフィルタの数学的設計のステップのフローチャート。
【図５】好ましい実施形態のデジタルフィルタの物理的構成の設計のステップのフローチャート。
【図６】好ましい実施形態のデジタルフィルタのパラメータのハードウエアダウンロードのステップのフローチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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