(57)【要約】  低減された又は最小限に抑えられたマッチライン（ＭＬ）容量を提供するためと、不一致の場合にマッチラインとテールラインとの間の電流を増加させるための３値コンテンツアドレス割り当て可能なメモリ（ＣＡＭ）セルを開示する。ＣＡＭセルの速度は、一般にそのＭＬ容量に反比例しかつ電流に比例する。従来の３値ＣＡＭセルはそれぞれマッチライン容量に寄与する多くのマッチライントランジスタを有する。本発明の実施形態は、ＣＡＭセルのマッチラインと、接地線又はテールラインとの間に単一マッチライントランジスタを有する。単一マッチライントランジスタは、比較回路からの放電信号に応答してマッチラインをテールラインに接続する。比較回路は、ゲート電圧レベル制御ノードを駆動するためのプルアップ部と、上記ゲート電圧レベル制御ノードを放電するための放電部とに分割することができ、上記放電信号は上記ゲート電圧レベル制御ノードに供給される。
2008501205.tif 000002
【特許請求の範囲】
【請求項１】
ビットラインと、第１及び第２の検索ラインと、ワードラインと、マッチラインと、テールラインと、第１及び第２のメモリセルとを有する３値コンテンツアドレス割り当て可能なメモリセルであって、
上記ＣＡＭセルは、
上記第１及び第２のメモリセルから格納データを受信するためと、上記検索ラインから検索データを受信するための比較回路を備え、上記比較回路は上記検索データに応答して上記格納データと上記検索データとの比較を実行し、
上記ＣＡＭセルは、
上記比較の結果が不一致状態であるとき放電信号を供給するための比較回路を備え、
上記放電信号に応答して上記マッチラインを上記テールラインに接続するための単一マッチライントランジスタを備えた３値コンテンツアドレス割り当て可能なメモリセル。
【請求項２】
上記比較回路は、ゲート電圧レベル制御ノードを駆動するためのプルアップ部と、上記ゲート電圧レベル制御ノードを放電させるための放電部とを含み、
上記放電信号は上記ゲート電圧レベル制御ノードにおいて供給される請求項１記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項３】
上記単一マッチライントランジスタは、上記ゲート電圧レベル制御ノードに接続され、上記放電信号を受信するためのゲート端子を有する請求項２記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項４】
上記単一マッチライントランジスタはｎ型であり、かつ上記マッチラインに接続されるドレイン端子と、上記テールラインに接続されるソース端子とを有する請求項３記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項５】
上記プルアップ部は、
上記第１の検索ラインを上記ゲート電圧レベル制御ノードに接続するための第１のｎ型プルアップトランジスタと、
上記第２の検索ラインを上記ゲート電圧レベル制御ノードに接続するための第２のｎ型プルアップトランジスタとを含む請求項４記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項６】
上記第１のｎ型プルアップトランジスタは、上記第１のメモリセルから格納データを受信するためのゲート端子を有し、上記第２のｎ型プルアップトランジスタは、上記第２のメモリセルから格納データを受信するためのゲート端子を有する請求項５記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項７】
上記放電部は、上記ゲート電圧レベル制御ノードと電圧源との間に互いに直列に接続される第１及び第２のｎ型放電トランジスタを含む請求項４記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項８】
上記第１のｎ型放電トランジスタは、上記第１のメモリセルから格納データを受信するためのゲート端子を有し、上記第２のｎ型放電トランジスタは、上記第２のメモリセルから格納データを受信するためのゲート端子を有する請求項７記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項９】
上記プルアップ部は２つの分岐を有するプルアップ検索スタックを含み、上記各分岐は、上記ゲート電圧レベル制御ノードを電圧源に接続する請求項４記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項１０】
上記各分岐は直列に接続される１対のｐ型トランジスタを含み、
一方の分岐は、上記ｐ型トランジスタのゲート端子において上記第１の検索ラインからのデータと上記第１のメモリセルからの格納データとを受信し、
他方の分岐は、上記ｐ型トランジスタのゲート端子において上記第２の検索ラインからのデータと上記第２のメモリセルからの格納データとを受信する請求項９記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項１１】
上記プルアップ部はさらに、プリチャージ信号に応答して上記電圧源を上記プルアップ検索スタックに接続するためのプルアッププリチャージトランジスタを含む請求項９記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項１２】
上記放電部は２つの分岐を有する放電検索スタックを含み、上記各分岐は、上記ゲート電圧レベル制御ノードを電圧源に接続する請求項４記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項１３】
上記各分岐は直列に接続される１対のｎ型トランジスタを含み、
一方の分岐は、上記ｎ型トランジスタのゲート端子において上記第２の検索ラインからのデータと上記第１のメモリセルからの格納データとを受信し、
他方の分岐は、上記ｎ型トランジスタのゲート端子において上記第１の検索ラインからのデータと上記第２のメモリセルからの格納データとを受信する請求項１２記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項１４】
上記放電部は、プリチャージ信号に応答して上記ゲート電圧レベル制御ノードを電圧源に接続するための単一放電トランジスタを含む請求項４記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項１５】
上記単一マッチライントランジスタはｐ型であり、かつ上記ゲート電圧レベル制御ノードに接続され、上記放電信号を受信するためのゲート端子を有する請求項３記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項１６】
上記プルアップ部は、上記ゲート電圧レベル制御ノードと電圧源との間に互いに直列に接続される第１及び第２のｐ型プルアップトランジスタを含む請求項１５記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項１７】
上記第１のｐ型プルアップトランジスタは、上記第１のメモリセルから格納データを受信するためのゲート端子を有し、上記第２のｐ型プルアップトランジスタは、上記第２のメモリセルから格納データを受信するためのゲート端子を有する請求項１６記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項１８】
上記放電部は、
上記第１の検索ラインを上記ゲート電圧レベル制御ノードに接続するための第１のｐ型放電トランジスタと、
上記第２の検索ラインを上記ゲート電圧レベル制御ノードに接続するための第２のｐ型放電トランジスタとを含む請求項１５記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項１９】
上記第１のｐ型放電トランジスタは、上記第１のメモリセルから格納データを受信するためのゲート端子を有し、上記第２のｐ型放電トランジスタは、上記第２のメモリセルから格納データを受信するためのゲート端子を有する請求項１８記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項２０】
上記第１及び第２のメモリセルはＳＲＡＭセルを含む請求項１記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項２１】
上記第１及び第２のメモリセルはＤＲＡＭセルを含む請求項１記載の３値コンテンツアドレス割り当て可能なメモリセル。
【請求項２２】
マッチラインを有する３値コンテンツアドレス割り当て可能なメモリセルであって、上記ＣＡＭセルは、
格納データと検索データとの比較に応答して比較結果信号を供給するための比較回路と、
アサートされる上記比較結果信号に応答して上記マッチラインを放電ノードに接続するための単一トランジスタとを備える３値コンテンツアドレス割り当て可能なメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にコンテンツアドレス割り当て可能なメモリに関する。特に、本発明は、コンテンツアドレス割り当て可能なメモリのための高速低電力メモリセルの設計に関する。
【背景技術】
【０００２】
ランダムアクセスメモリ（ＲＡＭ）等の従来のメモリシステムでは、メモリセルに２進数（ビット数）が格納され、アクセスされる記憶場所に関連づけられるリニアアドレスを指定するプロセッサによってアクセスされる。適正なプロセッサ制御を保証するために、メモリにアクセスする各オペレーションは、アクセス命令の一部として１つ又は複数のメモリセルのアドレスを宣言しなければならない。従来のメモリシステムは、コンテンツベースの検索用に適切に設計されていない。従来型ＲＡＭにおけるコンテンツベースの検索は、マイクロプロセッサによって制御され、アルゴリズム検索をベースとするソフトウェアを必要とする。メモリアクセスオペレーションの多くは、検索の実行を必要とする。このため、プロセッサリソースの使用における従来型ＲＡＭでの検索は高速でなく、効率的でもない。
【０００３】
こうした不備を克服するために、コンテンツアドレス割り当て可能なメモリ（ＣＡＭ）と呼ばれる連想メモリシステムが開発されている。ＣＡＭは、セルがそのコンテンツによって参照されることを可能にする。この機能により、ＣＡＭはまず、キャッシュメモリサブシステム等のルックアップテーブルの実装において用途を見出し、現在ではネットワーキングシステムにおいて加速度的に用途を見出している。ＣＡＭの最も価値のある特徴は、複数の記憶場所において単一のオペレーションとして検索を実行するその能力にあり、このオペレーションでは、検索されるデータ（「検索キー」とも呼ばれる）がＣＡＭ内に格納されているデータと比較される。典型的には、検索キーは検索ライン上にロードされ、ＣＡＭに格納されているワードと比較される。検索オペレーションの間、マッチライン上には格納されている各ワードに関連づけられる一致又は不一致信号が発生され、検索キーが格納されているワードに一致するか否かが示される。
【０００４】
ＣＡＭはデータを、一般にＳＲＡＭベースのセル又はＤＲＡＭベースのセルの何れかであるセルのアレイに格納する。最近まで、ＳＲＡＭベースのＣＡＭセルは、そのより単純な実装に起因して最も一般的なものであった。しかしながら、ＳＲＡＭベースのセルは、ＤＲＡＭベースのセルより多くのトランジスタを必要とする。その結果、ＳＲＡＭベースのＣＡＭのパッキング密度は、ＤＲＡＭベースのＣＡＭより遙かに低い。
【０００５】
典型的なＣＡＭのブロック図を、図１に示す。ＣＡＭ１０は、行と列の形で配置されるＣＡＭセル（図示せず。）のメモリアレイ２５を含む。１つの行内の予め決められた数のＣＡＭセルは、データワードを格納する。アドレスデコーダ１７は、選択される行へのデータの書込み、又は読み取りを許容するＣＡＭアレイ２５内の任意の行を選択するために使用される。アレイ２５内には、アレイ２５にかつアレイ２５からデータを転送するためのビットライン等のデータアクセス回路、列選択デバイス及びワードラインドライバが設けられる。ＣＡＭアレイ２５の隣には、ＣＡＭセルの各行毎にマッチライン検出回路（図示せず。）が位置し、これは、検索オペレーションの間に、検索キーと行内に格納されているワードとのマッチングの成功又は不成功を示す結果を出力するために使用される。全ての行の結果は優先度付きエンコーダ２２によって処理され、一致するワードの記憶場所に対応するアドレス（一致アドレス）が出力される。一致アドレスは、一致アドレスレジスタ１８に格納された後、一致アドレス出力ブロック１９によって出力される。データは、データＩ／Ｏブロック１１及び様々なデータレジスタ１５を介してアレイ２５に書き込まれる。データは、データ出力レジスタ２３及びデータＩ／Ｏブロック１１を介してアレイ２５から読み出される。ＣＡＭの他のコンポーネント（構成要素）には、制御回路ブロック１２、フラグ論理ブロック１３、様々な制御／アドレスレジスタ１６及びリフレッシュカウンタ２０が含まれる。当業者には明らかであるように、図１に関連して、ＪＴＡＧブロック及び電圧源発生ブロックを任意選択で使用することができる。
【０００６】
図２は、典型的なＣＡＭアレイ２５の階層図である。ＣＡＭアレイ２５は、複数のＣＡＭセル３０と、マッチライン検出回路ブロック２６とを含む。ＣＡＭアレイ２５のＣＡＭセル３０は、行と列の形に配列される。行内のＣＡＭセル３０は、共通マッチラインＭｌｉ、ワードラインＷＬｉ及び接地線又はテールラインＴＬｉに接続され、列内のＣＡＭセル３０は、検索ラインＳＬｊｂ／ＳＬｊの共通ペア及びビットラインＢＬｊ／ＢＬｊｂの共通ペアに接続される。ここで、ｉは０からｎまでの整数値であり、ｊは０からｍまでの整数値である。ＣＡＭアレイ２５の隣には、行毎にマッチライン検出回路ブロック２６が設けられる。マッチライン検出回路ブロック２６は、それぞれマッチラインＭＬｉ及びテールラインＴＬｉに接続される１つのマッチライン検出回路２７を含む。ＭＬｉ及びＴＬｉは両方とも、検索キーと格納されているワードとのマッチングの成功又は不成功を示す一致信号ＭＬ＿ＯＵＴ０からＭＬ＿ＯＵＴｎを出力するための検索オペレーションの間、一致信号ＭＬ＿ＯＵＴ０を出力するために使用される。マッチラインＭＬｉ及びテールラインＴＬｉはそれらの個々のマッチライン検出回路２７に接続され、実装によっては、テールラインＴＬｉは選択的に、又は永久的に接地されることがある。図示していないが、マッチライン検出回路２７はそれらのオペレーションを制御する制御信号も受信する。当業者には理解されるであろうが、このような制御信号は、上記回路の適正なオペレーションにとって必要である。マッチライン及びテールラインは行内の各ＣＡＭセルに接続しているため、同じ行内の大部分のセルにおける不一致は、ＭＬｉとＴＬｉとの間の電圧差のより高速な変化をもたらす。ＣＡＭセルの幾つかのみの不一致であるとき、電流の排出量は少なく、電圧差の変化は遙かに遅くなる。
【０００７】
ＣＡＭセルに関しては、幾つかの方法が知られている。このような方法の幾つかを記述している優れた出典は、非特許文献１において公開されたケネス・ジェイ・シュルツ（Ｋｅｎｎｅｔｈ  Ｊ．Ｓｃｈｕｌｔｚ）による調査「複数のコンテンツアドレス割り当て可能なメモリコアセル（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ  Ｃｏｒｅ  Ｃｅｌｌｓ）」であり、参照によりその内容が本明細書に含まれる。このような従来技術方法の中で検討されている最も関連のある、しかもかなり異なる方法を図３Ａに示す。この方法は、２００１年１１月２０日に発行された特許文献１に記述されているような、典型的な３値ＤＲＡＭベースのＣＡＭセル３０であり、同様に参照によりその内容が本明細書に含まれる。セル３０は、マッチラインＭＬとテールラインＴＬとの間に、比較用ｎチャンネルトランジスタ３２と直列に接続される検索用ｎチャンネルトランジスタ３１を含む比較回路を有する。検索ラインＳＬｂは、検索用トランジスタ３１のゲートに接続される。格納回路は、ワードラインＷＬに接続されたそのゲートを有しかつビットラインＢＬとセルのプレート電位ＶＣＰとの間でキャパシタ３４と直列に接続されるｎチャンネルアクセストランジスタ３３を含む。電荷蓄積ノードＣＥＬＬ１は、キャパシタ３４に蓄積される電荷に依存して、すなわち、ＣＥＬＬ１が論理「１」か、論理「０」かに依存して、トランジスタ３２をオン又はオフにするために比較用トランジスタ３２のゲートに接続される。残りのトランジスタ及びキャパシタは、３値データビットの反対側の半分のために、トランジスタ３１、３２、３３及びキャパシタ３４を複製し、対応するラインＳＬ及びＢＬｂに接続され、３値データ格納装置をサポートするために設けられる。表１に示すように、これらは両方で、論理「１」、論理「０」又は「不定又はドントケア（ｄｏｎ‘ｔ  ｃａｒｅ）」を表す三値を格納することができる。
【０００８】
【表１】
2008501205.tif 000003
【０００９】
従来技術のマッチライン検出方法によっては、各マッチラインは、予め、まずフルＶＤＤまで給電される。マッチラインは、その格納されているワードのコンテンツが検索キーに一致しなければ、すなわち不一致であるとき、トランジスタ３１、３２のチャンネルを介して接地に放電されるが、格納されているワードが検索キーに一致すれば、ＶＤＤレベルのままで保持される。マッチラインの各電圧レベルはマッチライン検出回路によって検出され、上記回路は、マッチラインの電圧レベルと基準電圧レベルとの比較結果を発生する。検出方法としては、他の変形例も知られているが、一般に、マッチラインの電圧レベルは、接地に放電されるか、ＶＤＤレベルにあるか、であることから、不一致が発生すれば変化する。一致した場合は、マッチラインは放電されず、マッチラインの電圧レベルは変わらない。
【００１０】
テールラインＴＬは、典型的には接地される。ｎチャンネルトランジスタはより高い効率を有するため、トランジスタは全て、ｐチャンネルではなくｎチャンネルである傾向がある。３値ＤＲＡＭセルのオペレーションに関しては、上述の発行済みの特許文献１に詳述されている。
【００１１】
図３Ｂは、従来のＳＲＡＭベースの３値ＣＡＭセルを示す。３値ＣＡＭセルのそのＰ側とＱ側には、２つのメモリセル、ＳＲＡＭセル１及びＳＲＡＭセル２が設けられる。ＳＲＡＭセル１は、その１つのノードにおける出力として、図３Ｂの場合はトランジスタＭ２のゲートに供給される信号ＳＮＰを供給する。ＳＲＡＭセル２は、その１つのノードにおける出力として、図３Ｂの場合はトランジスタＭ４のゲートに供給される信号ＳＮＱを供給する。トランジスタＭ１及びＭ２はＭＬとＴＬとの間で直列に接続され、Ｐ側のＳＲＡＭセル１に関連する検索オペレーションを実行するために使用される。トランジスタＭ３及びＭ４はＭＬとＴＬとの間で直列に接続され、Ｑ側のＳＲＡＭセル２に関連する検索オペレーションを実行するために使用される。トランジスタ対であるＭ１、Ｍ２及びＭ３、Ｍ４は２つのいわゆる検索スタックを構成し、各対はそれぞれＰ側及びＱ側の検索スタックとして設けられる。
【００１２】
図３Ｂにおけるセルは、次のように動作する。情報は、下記の表２に従ってセル内に格納される。但し、データは、検索スタックが正しく動作するように表に示すように符号化される。
【００１３】
【表２】
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【００１４】
データは、検索オペレーションに先立って、周知かつ理解される技術を使用してＣＡＭセルに既に書き込まれている。検索は、検索ライン（ＳＬ）上に検索キー情報を置くことによって開始される。セルは、格納データと検索データとの比較が一致すると、セルのどちら側も（Ｐ側又はＱ側）Ｍ１及びＭ２又はＭ３及びＭ４を介してマッチライン（ＭＬ）とテールライン（ＴＬ）との間に導電路を生成しないように配置される。しかしながら、不一致があれば、セルの少なくとも他方の検索スタックは導電性になり、ＭＬ電圧はＴＬ電圧レベルに等しくされることになる。検出方法は多くの異なる方法で構築することができるが、その主たる機能は、格納データと検索キーとが一致するか否かを決定し、不一致であるとき、ＭＬとＴＬとの間に導電路を設けることである。単一のＭＬ上に置かれるＣＡＭセルが多いほど、必要な検出アンプの数は少なくなることからＣＡＭは厚くなる。しかしながら、同一ＭＬ上のセル数に比例して増加する蓄積される寄生容量に起因して、パフォーマンスは損なわれることがある。
【００１５】
集積型ＣＡＭの設計における大きな課題の１つは、検索オペレーションの間のＭＬの多大な容量に関連している。これは、３つの分野において問題を提起する。第１に、検索オペレーションの速度は、一般に、導電路が存在するか否かを示すべく検出される際に、ＭＬ電圧レベルが変化し得る速度に制限される。この速度は、ＭＬの寄生容量値及びマッチラインとテールラインとの間の導電路の電流に比例する。ＭＬとＴＬとの間の容量をＣ、導電路電流をＩとすると、ＭＬからＴＬまでの電圧差がＶボルトになるまでに要する時間ｔは、ｔ＝ＣＶ／Ｉで与えられる。ＭＬの容量は、マッチラインをより小さい部に分割することによって低減させることができる。これについては、２００３年６月２４日にキム（Ｋｉｍ）ほかに発行された特許文献２に記述されており、参照により本明細書に含まれる。しかしながら、このＭＬ容量の低減は、検出回路を追加しなければならないことから、シリコンエリアを犠牲にしてもたらされる。第２に、検索オペレーションの間のおおよその電力割当量は、ＳＬ電力の約４０％、ＭＬ電力の４０％及び周辺回路の電力の２０％であると予測することができる。検索オペレーションの電力は、ＣＡＭチップの動的な最大電力消費量を遙かに上回るものである点に留意されたい。ＭＬ電力はＣＶ２ｆに比例することから、ＭＬ容量の低減は何れも、マッチライン部分の検索電力消費量を直接低減させる。第３に、検索オペレーションの間、マッチライン検出アンプは全て同時に起動されることから、巨大な出力スパイクが発生する。これは、重大なパワーレール雑音又は電力網の崩壊すらも引き起こす場合があることから、特に問題であると言える。
【００１６】
ＭＬ容量は、下記のコンポーネント、すなわち、ＭＬの配線容量、及び、そのそれぞれも幾つかのコンポーネントより成るＭ１、Ｍ２、Ｍ３及びＭ４のソース／ドレイン容量のそれぞれからの寄与分を有する。上記ソース／ドレイン容量は、検索キーとしてどんなデータパターンが利用されるかにも依存して変わる。実際に、最悪ケースのＭＬ容量は、検索ラインのうちの１つがハイレベルである場合に発生することが発見されている。
【００１７】
ＣＡＭセルは、マッチラインに直接に接続される２つのトランジスタを有するものが知られ、各トランジスタは、先に述べたようにマッチライン容量に寄与する。トランジスタは４個まで、典型的にはメモリセルの両側に１つずつ存在する２つの検索スタック内に設けられる。このようなＣＡＭセルは、例えば次の３つの引用文献、すなわち、２００２年１１月１９日にブイ・ライネス（Ｖ．Ｌｉｎｅｓ）ほか（モザイド・テクノロジーズ・インコーポレイテッド（Ｍｏｓａｉｄ  Ｔｅｃｈｎｏｌｏｇｉｅｓ  Ｉｎｃ．））に発行された特許文献３、１９９９年９月７日にエヌ・ビー・スリーウィット（Ｎ．Ｂ．Ｔｈｒｅｅｗｉｔｔ）（サイプレス・セミコンダクター・コーポレーション（Ｃｙｐｒｅｓｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｃｏｒｐｏｒａｔｉｏｎ））に発行された特許文献４及び２００２年７月９日にスリニバサン（Ｓｒｉｎｉｖａｓａｎ）ほか（ネットロジック・マイクロシステムズ・インコーポレイテッド（ＮｅｔＬｏｇｉｃ  Ｍｉｃｒｏｓｙｓｔｅｍｓ，Ｉｎｃ．））に発行された特許文献５に記述されている。
【００１８】
【特許文献１】米国特許第６，３２０，７７７号の明細書。
【特許文献２】米国特許第６，５８４，００３号の明細書。
【特許文献３】米国特許第６，４８３，７３３号の明細書。
【特許文献４】米国特許第５，９４９，６９６号の明細書。
【特許文献５】米国特許第６，４１８，０４２号の明細書。
【特許文献６】米国特許第６，１５４，３８４号の明細書。
【非特許文献１】ＶＬＳＩ  ｊｏｕｒｎａｌ  ｏｆ  ＩＮＴＥＧＲＡＴＩＯＮ  ２３（１９９７年）、１７１−１８８ページ。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
従って、低減されたマッチライン容量及びマッチラインとテールラインとの間の導電路の増大された電流をもたらす３値ＣＡＭセルを提供することが望ましい。
【００２０】
２０００年１１月２８日にナトラジ（Ｎａｔａｒａｊ）ほか（ネットロジック・マイクロシステムズ・インコーポレイテッド（ＮｅｔＬｏｇｉｃ  Ｍｉｃｒｏｓｙｓｔｅｍｓ，Ｉｎｃ．））に発行された非特許文献６は、第１のメモリセルと、比較回路と、第２のメモリセルと、マスク回路とを含む３値コンテンツアドレス割り当て可能なメモリセルについて記述している。この非特許文献６の比較回路は、上述の諸特許の場合のように２つのスタック内で４個のトランジスタを使用していない。むしろこれは、比較機能を実行する３個のトランジスタを含み、これにより、マッチライン容量を幾分か低減させている。しかしながら、速度を上げかつ電力消費量及び雑音を低減するためには、マッチライン容量をさらに低減させる必要がある。
【００２１】
本発明の目的は、先の３値ＣＡＭセルにおける少なくとも１つの欠点を未然に防ぐ、又は緩和することにある。
【００２２】
本発明の目的は、より低いマッチライン容量及びより大きい導電路電流の少なくと他方をもたらす改良された３値ＣＡＭセルを提供することにある。このことは、ＣＡＭが集積される回路の速度上昇、電力及び雑音低下をもたらす。
【課題を解決するための手段】
【００２３】
本発明は、マッチラインの容量を低減させ、導電路電流を増大させる幾つかの回路技術について記述する。ＩＣの速度上昇及び電力低減は、これらの改良に正比例するであろう。
【００２４】
ＣＡＭを含む何れのメモリにとっても、効率的なシリコンエリア利用をもたらすために必要なセルサイズ（トランジスタの数と幾何形状（ジオメトリ））を最小限に保持することは重要な目標である。本発明の実施態様は、既知の方法に比べて多いトランジスタ数を含むが、マッチライン容量を低減させかつ導電路電流を大幅に増大させる幾つかの新しいセル方法を導入する。これにより、より優れた検索パフォーマンスをもたらし、よって必要なサポート回路を減らし、電力低減及び動作速度の上昇を可能にする。
【００２５】
第１の態様において、本発明は、ビットラインと、第１及び第２の検索ラインと、ワードラインと、マッチラインと、テールラインと、第１及び第２のメモリセルとを有する３値コンテンツアドレス割り当て可能なメモリ（ＣＡＭ）セルを提供する。コンテンツアドレス割り当て可能なメモリセルは、第１及び第２のメモリセルから格納データを受信するためと、検索ラインから検索データを受信するための比較回路を含む。比較回路は、検索データに応答して格納データと検索データとの比較を実行し、比較の結果が不一致状態であるとき放電信号を供給する。また、コンテンツアドレス割り当て可能なメモリセルは、放電信号に応答してマッチラインをテールラインに接続するための単一マッチライントランジスタも含む。
【００２６】
比較回路は、ゲート電圧レベル制御ノードを駆動するためのプルアップ部と、ゲート電圧レベル制御ノードを放電させるための放電部とを含むことができ、放電信号はこのゲート電圧レベル制御ノードにおいて供給される。単一マッチライントランジスタは、ゲート電圧レベル制御ノードに接続され、放電信号を受信するためのゲート端子を有してもよい。
【００２７】
単一マッチライントランジスタはｎ型であってもよく、マッチラインに接続されるドレイン端子と、テールラインに接続されるソース端子とを有してもよい。多くの実施態様の検討は、この状況に関連して行う。
【００２８】
ある実施態様では、プルアップ部は第１及び第２のｎ型プルアップトランジスタ、すなわち、第１の検索ラインをゲート電圧レベル制御ノードに接続するための第１のｎ型プルアップトランジスタと、第２の検索ラインをゲート電圧レベル制御ノードに接続するための第２のｎ型プルアップトランジスタとを含んでもよい。第１のｎ型プルアップトランジスタは、第１のメモリセルから格納データを受信するためのゲート端子を有してもよく、第２のｎ型プルアップトランジスタは、第２のメモリセルから格納データを受信するためのゲート端子を有してもよい。放電部は、接地又はＶＳＳのような、ゲート電圧レベル制御ノードと電圧源との間に互いに直列に接続される第１及び第２のｎ型放電トランジスタを含んでもよい。この場合、第１のｎ型放電トランジスタは、第１のメモリセルから格納データを受信するためのゲート端子を有してもよく、第２のｎ型放電トランジスタは、第２のメモリセルから格納データを受信するためのゲート端子を有してもよい。
【００２９】
別の実施態様では、プルアップ部は２つの分岐を有するプルアップ検索スタックを含んでもよく、上記各分岐は、ゲート電圧レベル制御ノードを電圧源に接続する。各分岐は直列に接続される１対のｐ型トランジスタを含んでもよく、一方の分岐は、ｐ型トランジスタのゲート端子において第１の検索ラインからのデータと第１のメモリセルからの格納データとを受信し、他方の分岐は、ｐ型トランジスタのゲート端子において第２の検索ラインからのデータと第２のメモリセルからの格納データとを受信する。
【００３０】
さらなる実施態様では、プルアップ部はさらに、プリチャージ信号に応答して電圧源をプルアップ検索スタックに接続するためのプルアッププリチャージトランジスタを含んでもよい。
【００３１】
さらに他の実施態様では、放電部は２つの分岐を有する放電検索スタックを含んでもよく、上記各分岐は、ゲート電圧レベル制御ノードを電圧源に接続する。上記各分岐は直列に接続される１対のｎ型トランジスタを含んでもよく、一方の分岐は、ｎ型トランジスタのゲート端子において第２の検索ラインからのデータと、第１のメモリセルからの格納データとを受信し、他方の分岐は、ｎ型トランジスタのゲート端子において第１の検索ラインからのデータと、第２のメモリセルからの格納データとを受信する。
【００３２】
別の実施態様では、放電部は、接地又はＶＳＳのような、プリチャージ信号に応答してゲート電圧レベル制御ノードを電圧源に接続するための単一放電トランジスタを含んでもよい。
【００３３】
さらなる実施態様では、単一マッチライントランジスタはｐ型であってもよく、ゲート電圧レベル制御ノードに接続され、放電信号を受信するためのゲート端子を有してもよい。プルアップ部は、ゲート電圧レベル制御ノードと電圧源との間に互いに直列に接続される第１及び第２のｐ型プルアップトランジスタを含んでもよい。第１のｐ型プルアップトランジスタは、第１のメモリセルから格納データを受信するためのゲート端子を有してもよく、第２のｐ型プルアップトランジスタは、第２のメモリセルから格納データを受信するためのゲート端子を有してもよい。上記放電部は第１及び第２のｐ型放電トランジスタ、すなわち、第１の検索ラインをゲート電圧レベル制御ノードに接続するための第１のｐ型放電トランジスタと、第２の検索ラインをゲート電圧レベル制御ノードに接続するための第２のｐ型放電トランジスタとを含んでもよい。上記第１のｐ型放電トランジスタは、第１のメモリセルから格納データを受信するためのゲート端子を有してもよく、上記第２のｐ型放電トランジスタは、第２のメモリセルから格納データを受信するためのゲート端子を有する。
【００３４】
上記第１及び第２のメモリセルは、ＳＲＡＭセルであっても、ＤＲＡＭセルであってもよい。
【００３５】
別の態様においては、本発明は、マッチラインを有する３値コンテンツアドレス割り当て可能なメモリセルを提供し、上記ＣＡＭセルは、格納データと検索データとの比較に応答して比較結果信号を供給するための比較回路と、アサートされる比較結果信号に応答してマッチラインを放電ノードに接続するための単一トランジスタとを含む。
【００３６】
添付の図面と併せて本発明の特定の実施形態に関する以下の説明を精査すれば、一般的な当業者には、本発明の他の態様及び特徴が明らかとなるであろう。
【発明を実施するための最良の形態】
【００３７】
次に、添付の図面を参照し、本発明の実施形態を単に例示として説明する。
【００３８】
一般に、本発明は、低減され又は最小限に抑えられたマッチライン（ＭＬ）容量を提供し、不一致の場合にはマッチラインとテールラインとの間の電流を増大させるための３値コンテンツアドレス割り当て可能なメモリ（ＣＡＭ）セルを提供する。ＣＡＭセルの速度は、一般にそのＭＬ容量に反比例し、かつ電流に比例する。従来の３値ＣＡＭセルは、それぞれがＭＬ容量に寄与する多くの、典型的には４個のマッチライントランジスタを有する。本発明の実施形態に係る３値ＣＡＭセルは、ＣＡＭセルのマッチラインと接地線又はテールラインとの間に単一マッチライントランジスタを有する。単一マッチライントランジスタは、比較回路からの放電信号に応答してマッチラインをテールラインに接続する。比較回路は、ゲート電圧レベル制御ノードを駆動するためのプルアップ部と、ゲート電圧レベル制御ノードを放電するための放電部とに分割されてもよく、放電信号はゲート電圧レベル制御ノードに供給される。実施形態は、部（セクション）毎にそれぞれが異なる特徴を有する異なるトランジスタ構成で提供される。
【００３９】
本明細書では、ｎ型、ｎチャンネル及びＮＭＯＳという用語は互換的に使用される。同様に、ｐ型、ｐチャンネル及びＰＭＯＳという用語も互換的に使用される。当業者には知られているように、本明細書におけるテールラインという用語は、接地線又はテールラインを示して使用される。
【００４０】
本明細書におけるＣＡＭセルのＰ側及びＱ側は、それぞれ第１のメモリセル及び第２のメモリセルを指す。本明細書におけるＳＬＰは、第１の検索ラインからのデータを指して使用され、ＳＬＰｂは、第１の検索ラインからのデータの補集合を指して使用される。ＳＮＰは、第１のメモリセルからの格納データを指して使用され、ＳＮＰｂは、第１のメモリセルからの格納データの補集合を指して使用される。本明細書におけるＳＬＱは、第２の検索ラインからのデータを指して使用され、ＳＬＱｂは、第２の検索ラインからのデータの補集合を指して使用される。ＳＮＱは、第２のメモリセルからの格納データを指して使用され、ＳＮＱｂは、第２のメモリセルからの格納データの補集合を指して使用される。これらのラベルはそれぞれ図面に示され、図面に関連して説明されている。本明細書における「ゲート電圧レベル制御ノード」及び「ノードＮＸ」（又は「ＮＸノード」）は、マッチライントランジスタのゲート電圧レベルを制御するＣＡＭセルの内部ノードを指して互換的に使用される。或いはこのノードは、ＣＡＭセルにより内部的に使用されるべき出力を供給することから、出力ノードと呼ばれることもある。ＶＳＳという用語は、接地ノード、接地レール又は単に電気接地を指して使用される。ＶＤＤという用語は、電源電圧、電源ノード、電源レール又は単に電力レールを指して使用される。
【００４１】
本発明の実施形態は、マッチラインを有する３値コンテンツアドレス割り当て可能なメモリセルを提供する。ＣＡＭセルは、格納データと検索データとの比較に応答して比較結果信号を供給するための比較回路を含む。またＣＡＭセルは、アサートされる比較結果信号に応答してマッチラインを放電ノードに接続するための単一トランジスタも含む。
【００４２】
図４は、本発明の一実施形態に係る、低減されたＭＬ容量を有する３値ＣＡＭセルを示すブロック図である。図４では、３値ＣＡＭセルを単純化して表示するために、メモリセル回路が省略されている。しかしながら、当業者であるとき、必要な接続を容易に理解することができる。このような接続については、図５に関連しても説明する。図４に示す、本発明の一実施形態に係る３値ＣＡＭセル１００は、検索／比較回路１０２と、単一マッチライントランジスタ１０４とを有する。単一マッチライントランジスタは、マッチラインＭＬとテールラインＴＬとの間に結合される。本明細書において論じている全ての実施形態におけるテールラインＴＬは、別個のラインとして供給される場合もあれば、接地又はＶＤＤに接続される場合もある。単一マッチライントランジスタ１０４のゲートは、ノードＮＸに接続されている。
【００４３】
検索／比較回路１０２は、検索及び比較の両機能を備え、図示されているように、図４ではノードＮＸとして示されているゲート電圧レベル制御ノード及びＶＤＤ及びＶＳＳに接続される。検索／比較回路１０２は、マッチライントランジスタ１０４の起動を制御する制御回路又は論理回路として記述することができる。言い替えれば、比較回路１０２は、一致又は不一致の存在に基づくマッチライントランジスタを制御するための放電信号を供給する。先に述べたように、不一致の場合はマッチライントランジスタがオンにされることから、一般にマッチラインの電圧レベルは不一致が発生すると変わる。従って、不一致状態の場合、比較回路１０２はマッチライントランジスタ１０４のゲートに放電信号を供給する。放電信号は、ｎ型トランジスタ１０４に対してはハイレベル信号として供給され、ｐ型トランジスタ１０４に対してはローレベル信号（すなわち接地）として供給されてもよい。一致する場合は、マッチラインはテールラインに等化されず、マッチラインの電圧レベルは変わらない。この点は、本明細書において論じる全ての実施形態に当てはまる。
【００４４】
言い替えれば、本発明は、ビットラインと、第１及び第２の検索ラインと、ワードラインと、マッチラインと、テールラインと、第１及び第２のメモリセルとを有する３値コンテンツアドレス割り当て可能なメモリ（ＣＡＭ）セルを提供する。コンテンツアドレス割り当て可能なメモリセルは、第１及び第２のメモリセルから格納データを受信するためと、検索ラインから検索データを受信するための比較回路を含む。比較回路は、検索データに応答して格納データと検索データとの比較を実行し、比較の結果が不一致状態であるとき放電信号を供給する。また、コンテンツアドレス割り当て可能なメモリセルは、放電信号に応答してマッチラインの電圧をテールラインに接続するための単一マッチライントランジスタも含む。
【００４５】
好適には、検索／比較回路１０２はプルアップ部１０６と、放電部１０８とを含む。典型的には、ＣＡＭセルは放電及びプルアップ部の両方は含まない。すなわち、エレメントは全て放電エレメントである。一般に、かつ適切な状況下では、プルアップ部はノードＮＸをＶＤＤ等の正の供給電圧までプルアップされ、放電部又はプルダウン部はノードＮＸを放電する、又は上記ノードをＶＳＳまでプルダウンされる。比較回路は、ゲート電圧レベル制御ノードを駆動するためのプルアップ部と、ゲート電圧レベル制御ノードを放電するための放電部とを含んでもよく、放電信号はゲート電圧レベル制御ノードに供給される。単一マッチライントランジスタは、ゲート電圧レベル制御ノードに接続され、放電信号を受信するためのゲート端子を有してもよい。後に詳述するように、本発明の実施形態において、プルアップ部１０６はノードＮＸとＶＤＤとの間に接続される複数のプルアップトランジスタを含んでもよく、放電部１０８はノードＮＸとＶＳＳとの間に接続される複数の放電トランジスタを含んでもよい。
【００４６】
別の言い方で説明すれば、図４に示す一般的な実施形態は、ＭＬとＴＬとの間に結合され、マッチラインの電圧をテールラインに接続するための単一デバイスを含み、これにより、ＭＬ容量は低減され、又は最小限に抑えられ、電流は増大される。先に論じたように、ＭＬ容量はマッチラインメタルトラックの容量及びＭＬに接続される任意のデバイスの容量で構成される。何れの代替手法においても、マッチラインメタルトラックの容量は常に存在することから、デバイスにより寄与される残りの容量の差異が考慮されるべきである。図４に示すケースでは、残りのＭＬ容量は、従来のＣＡＭセルにおける複数のデバイスの容量ではなく、単一デバイスの容量である。
【００４７】
ＣＡＭコアにおいて、トランジスタは最小の幅Ｗ及び長さＬを有する傾向がある。すなわち、これらは最小面積を占有する傾向がある。一次効果のみを考慮すると、Ｌの低減は電流の増大及びトランジスタのゲートソース及びゲートドレイン容量の低減という２つのプラス効果を有することから、Ｌは、テクノロジーによって決定される最小値に保持されてもよい。Ｌを最小に保持することには、トランジスタドレインのインピーダンスが減少する、トランジスタのソース−ドレイン容量が増大する、ソース−ドレインの漏れ電流が増大する、という３つのマイナス効果もある。同様に、Ｗを最小値に保持することにも、プラス効果（トランジスタの容量成分が全て低減する）とマイナス効果（電流が低下する）がある。これらの効果は全て、セルのプルアップ及び放電部におけるトランジスタのパフォーマンスには重大な影響を与えない。従って、これらのトランジスタのＷ及びＬは最小値になる傾向がある。
【００４８】
しかしながら、マッチライントランジスタの場合、これらの効果による影響は極めて重大である。そのため、マッチライントランジスタのＷ及びＬは、最適化されなければならないことが多い。最適寸法は、概略実装ではなくプロセスの特徴によって決定される。本明細書に記述している全ての実施形態では、プルアップ及びプルダウントランジスタの寸法は原則としてプロセスの制約事項によって決定される最小値となり、マッチライントランジスタのサイズは、同じプロセスにおけるＣＡＭセルの全ての概略実装で同じ傾向を有することになる点は理解されるべきである。従って、同じプロセスにおいて実装される２つのＣＡＭセルにより占有されるシリコンエリアの差は、トランジスタの寸法よりトランジスタの数によってより早く決定される。
【００４９】
従来技術では、３値ＣＡＭセルは、一般に、より低い電流がマッチラインに接続されるデバイス（図３ＢにおけるＭ１、Ｍ２、Ｍ３及びＭ４等）を介して流れるように供給される。さらに、このより低い電流は、より大きな容量を伴って到来する。これに対して、本発明の実施形態は、マッチラインに接続されるデバイスを介する電流を増大させながら容量を最小限に抑えることを追求している。従来技術の３値ＣＡＭセル装置を、電流及び容量単位で定義されていると仮定し、次に、ＭＬに直接又は間接的に接続される各トランジスタを従来の容量１単位として寄与するものと考える（或いは２つのトランジスタ−２単位）。本発明の実施形態の場合のように２つのライン（又は１つのラインと接地）間に１つのトランジスタを置けば、電流１単位が引き出されるが、従来技術の場合のように直列接続された２個のトランジスタはわずか１／２電流単位しか引き出さない。本発明の設計の目的は、トランジスタの数を最小限に保持しかつチップ面積を保持するように試行しながら、電流を増大させ、容量を減らすことにある。これにより、シリコンエリア又は電力消費量を追加することなく、ＭＬ検出速度を増大させることになる。
【００５０】
図５は、本発明の一実施形態に係る、低減されたＭＬ容量を有する３値ＣＡＭセルを示す。単一マッチライントランジスタ１０４は単一のｎ型デバイス１１０であり、マッチラインに接続されるドレイン端子と、テールラインに接続されるソース端子とを有する。ｎ型デバイス１１０は、格納データと検索ラインデータとが不一致である場合にオンになる。マッチライントランジスタ１０４のゲートには、ゲート電圧レベル制御ノード又はノードＮＸが画定される。プルアップ部１０６は、並列で接続される２個のｎ型プルアップトランジスタ１１２及び１１４を含む。第１のｎ型プルアップトランジスタ１１２のゲートにはＳＮＰ信号が供給され、ドレインはＳＬＰに接続され、ソースはノードＮＸに接続される。第２のｎ型プルアップトランジスタ１１４のゲートにはＳＮＱ信号が供給され、そのドレインはＳＬＱに接続され、そのソースはノードＮＸに接続される。放電部１０８は、直列に接続される２個のｎ型放電トランジスタ１２２及び１２４を含む。第１のｎ型放電トランジスタ１２２のドレインはノードＮＸに接続され、そのゲートはＳＮＰｂノードに接続され、そのソースは第２のｎ型放電トランジスタ１２４のドレインに接続される。第２のｎ型トランジスタ１２４のゲートはＳＮＱｂ信号に接続され、そのソースはＶＳＳに接続される。ゲート電圧レベル制御ノード又はノードＮＸは、トランジスタ１１２、１１４及び１２２の共通ドレイン／ソース端子に設けられるノードとして記述される場合もある。
【００５１】
検索オペレーションの間、データは検索ラインＳＬＰ及びＳＬＱに、さらに１１２、１１４、１２２及び１２４に関連づけられる論理を介して利用され、ノードＮＸ上に適切な中間信号がもたらされる。格納データが検索キーに一致すれば、ＮＸ上にロー電圧レベルが現出し、マッチライントランジスタ１１０に渡って非導電路がもたらされる。一致が存在すれば、中間ノードＮＸはハイレベルになり、トランジスタ１１０に渡って導電路が存在する。セルに３値「不定」が格納される場合は、プルアップトランジスタ１１２及び１１４のゲートにロー信号が利用され、プルダウン部もなくノードＮＸはフローティング状態のままにされることから、放電トランジスタ１２２及び１２４は必要である。このため、ＮＸは１２２及び１２４を介してローレベルに引かれることが必要とされる。言い替えれば、一致が発生しているか否かは、マッチライントランジスタ１１０に渡って導電路又は非導電路が存在するか否かに基づいて検出されてもよく、このことは、ノードＮＸ上に現出する中間信号のレベルによって決定される。トランジスタ１１２及び１２２はそれぞれ、セルのＰ側の検索用トランジスタ及び比較用トランジスタと考えることができる。同様に、トランジスタ１１４及び１２４もそれぞれ、セルのＱ側の検索用トランジスタ及び比較用トランジスタと考えることができる。
【００５２】
図５に示す実施形態の幾つかの態様を別の方法で説明すると、プルアップ部は第１及び第２のｎ型プルアップトランジスタ、すなわち、第１の検索ラインをゲート電圧レベル制御ノードに接続するための第１のｎ型プルアップトランジスタと、第２の検索ラインをゲート電圧レベル制御ノードに接続するための第２のｎ型プルアップトランジスタとを含んでもよい。第１のｎ型プルアップトランジスタは、第１のメモリセルから格納データを受信するためのゲート端子を有してもよく、第２のｎ型プルアップトランジスタは、第２のメモリセルから格納データを受信するためのゲート端子を有してもよい。上記放電部は、ゲート電圧レベル制御ノードと電圧源との間で互いに直列に接続される第１及び第２のｎ型放電トランジスタを含んでもよく、この場合、第１のｎ型放電トランジスタは第１のメモリセルから格納データを受信するためのゲート端子を有してもよく、第２のｎ型放電トランジスタは第２のメモリセルから格納データを受信するためのゲート端子を有してもよい。
【００５３】
図５に示す実施形態では、データは、標準ＳＲＡＭの場合のように、書込みオペレーションを使用してセル内に格納される。但し、本発明のこの実施形態では、情報は、従来技術で使用される片側だけではなく、ＳＲＡＭセルの両側から使用される点に留意されたい。一般に、セルが対称であるほど、セルの雑音排除性は向上し、読み取り／書込み用の余白バランスはよくなることから、これが優位点になることがある。これらの実装はＳＲＡＭメモリセルに関連して説明しているが、本発明に係る実施形態は、ＤＲＡＭメモリセル又は他の任意の適正なタイプのメモリセルによっても実装され得る点に留意されたい。図５に示す実装では、従来の実装に比べて、電流は最大化され（先に定義した１単位）、同時に容量は最小限に抑えられている（同様に１単位）。
【００５４】
図３Ｂにおける従来技術解決法と、図５における本発明の可能な実施形態のうちの１つを比較すると、従来技術方法は、最悪の場合、ＭＬに接続されるトランジスタを３個まで有してもよいが分る。すなわち、トランジスタＭ１及びＭ３は直接に接続され、Ｍ２又はＭ４の一方が、ＳＬＰ／ＳＬＱが３値「１」又は３値「０」を伝送する場合に、導電性のＭ１又はＭ３を介して接続される。これは、従来技術方法におけるトランジスタによって導入されるＭＬ容量部分が、従来的には３単位として測定され得ることを意味する。図５における方法では、ＭＬに接続されるトランジスタは１個のみであり、よって、収集される容量はわずかに１単位である。電流について比較すると、従来技術の場合、同時に導電され得るものは直列に接続された１対のトランジスタだけ（Ｍ１−Ｍ２ペア又はＭ３−Ｍ４ペア）であるため、この値はわずかに１／２単位であることが容易に分る。図５における、本発明の方法又は実施形態は、ＭＬとＴＬとの間で導電するトランジスタは１個のみであり、直列に接続される一連のトランジスタは存在しないことから、１単位の電流を引き出すことができる。比較は、本発明が提供する方法の方が約２倍の電流及び３分の１の容量を有する傾向にある、という事実によって結論づけられる。当然ながら、これは、より多いトランジスタ数という犠牲の上にもたらされるものであり、新規なセルはトランジスタを１個追加している。しかしながら、これは必ずしも、新しいセルがより広い面積を占有することを意味しない。従来技術方法は４個のマッチライントランジスタを有し、新規方法は１個のみを有するが、これらは、最適化された、必ずしも最小ではないＷ及びＬを有するデバイスである。従って、新規なセルは４個の最小サイズのデバイスと、非最小サイズであり潜在的にはより大きい１個のデバイスとを有するのに対して、従来技術方法は４個のより大きいデバイスを有する。従来技術に係る他のＣＡＭセル方法と、本発明の他の実施形態とを比較する場合も、同じ手法を使用することができる。
【００５５】
この設計の優位点は、図３Ｂの場合のような従来の３値ＣＡＭセル設計より１つ余分のトランジスタが必要になるとしても、ＭＬには、本発明の一実施形態によってトランジスタが１つしか結合されないことから、ＭＬ容量は大幅に低減されることにある。従って、マッチラインメタルトラックの容量に加えて、ＭＬ容量の残りの部分は、所定の従来技術実装における４個のトランジスタの組み合わせとは対照的に、単一マッチライントランジスタ１１０のみにより決定される。１１０を小型に製造すれば、所定のプロセスに関するＭＬ容量を最小限に抑えることが可能である。ＭＬとＴＬの間に単一のデバイスを有することは、積層された複数のデバイスを有することを凌ぐ改良点である。
【００５６】
図５に示すような複数の３値ＣＡＭセルを図２に示すような方法で実装すると、セルのノードＮＸにおいて弱い「１」として知られる現象を観測することができる。弱い「１」は、複数の３値ＣＡＭセルがＳＬＰ及びＳＬＱラインを共有する場合に発生する。これらのセルは検索ラインに全て並列で接続されることから、検索ラインドライバはオーバーロードになることがあり、同じ検索ラインに接続される全てのセルのノードＮＸでは、ＶＤＤより幾分低い電圧が観測されることがある。ノードＮＸにおける電圧レベルがＶＤＤを下回る場合、これは、ノードＮＸにおける電圧レベルがＶＤＤである場合の強い「１」に対して、弱い「１」と記述することができる。さらなる実施形態における設計上の変形の幾つかは、この弱い「１」の問題に対処する。
【００５７】
図６乃至９は、本発明の様々な実施形態を示す。各代替実施形態は、プルアップ部及び放電部の異なる構成を表している。セルの異なる実装においては、異なる数のトランジスタが存在し、ＰＭＯＳデバイス及びＮＭＯＳデバイスの数もまた実装によって変わる。変形は、所定の実装を所定のプロセスによる使用にとって多少なりとも魅力あるものにすることができる（例えば、ＤＲＡＭプロセスでは、１タイプのみのデバイス：高密度用のＰＭＯＳ又はＮＭＯＳ、の保有が好ましい場合が多い）。図５に示す主たる実装は最小数のトランジスタを有するが、他の実装は、設計上の目標に沿ってより多いトランジスタを有し、なおも時として所望されるように強い「１」をもたらすことができる。図６乃至９のそれぞれにおいては、図面を単純化するためにＳＲＡＭセルは示されていないがノード及び信号のラベリングは図５のものに一致することに留意されたい。これらの図にはＳＲＡＭ及びＤＲＡＭメモリセルが記述されているが、当業者は、ＥＰＲＯＭ、ＦＬＡＳＨ、他等の任意のタイプの揮発性又は不揮発性メモリを使用できる点を理解すべきである。
【００５８】
図６は、本発明の別の実施形態に係る、ｐ型又はＰＭＯＳ実装を使用する、低減されたＭＬ容量を有する３値ＣＡＭセルを示す。図６は、ｐチャンネルトランジスタを使用して実装され、図５のセルの反転バージョンであると考えることができる。この実装では、単一マッチライントランジスタ１０４はｐ型デバイス２１０であり、そのソースはＭＬに、かつそのドレインはＴＬに接続される。プルアップ部１０６は、直列に接続される２個のｐ型プルアップトランジスタ２１２及び２１４を含む。第１のｐ型プルアップトランジスタ２１２は、そのソースにおいてＶＤＤ電源に、そのゲートにおいてＳＮＰノードに、かつそのドレインにおいて第２のｐ型プルアップトランジスタ２１４のソースに接続される。第２のｐ型プルアップトランジスタ２１４は、ＳＮＱノードに接続されるゲートと、ノードＮＸに接続されるドレインとを有する。放電部１０８は、並列で接続される２個のｐ型放電トランジスタ２２２及び２２４を含む。第１のｐ型放電トランジスタ２２２は、そのドレインにおいてノードＮＸに、そのソースにおいてＳＬＰｂに、かつそのゲートにおいてＳＮＰｂに接続される。第２のｐ型放電トランジスタ２２４は、そのドレインにおいてノードＮＸに、そのソースにおいてＳＬＱｂに、かつそのゲートにおいてＳＮＱｂに接続される。
【００５９】
図６における実施形態又は方法の機能性は、真理値表（表２）を使用し、かつ他の全ての実装と同様に、一致の場合はＴＬとＭＬの間に導電路が存在してはならず、不一致の場合は必ず導電路が存在することに留意すれば、理解することができる。３値「不定」がセルに格納される場合、ノードＮＸはフローティング状態でなくてもよく、プルアップ部１０６の存在意義はこの点にある。また、ＳＲＡＭセルは、図５の方法の場合と全く同様にこの実装において平衡された１をロードする点に留意することも重要である。一般に、図６における実施形態又は方法のオペレーションは当業者には自明であるはずである。
【００６０】
図６に示す実施形態を別の方法で説明すると、単一マッチライントランジスタはｐ型であってもよく、ゲート電圧レベル制御ノードに接続され、放電信号を受信するためのゲート端子を有してもよい。プルアップ部は、ゲート電圧レベル制御ノードと電圧源との間で互いに直列に接続される第１及び第２のｐ型プルアップトランジスタを含んでもよい。第１のｐ型プルアップトランジスタは、第１のメモリセルから格納データを受信するためのゲート端子を有してもよく、第２のｐ型プルアップトランジスタは、第２のメモリセルから格納データを受信するためのゲート端子を有してもよい。放電部は第１及び第２のｐ型放電トランジスタ、すなわち、第１の検索ラインをゲート電圧レベル制御ノードに接続するための第１のｐ型放電トランジスタと、第２の検索ラインをゲート電圧レベル制御ノードに接続するための第２のｐ型放電トランジスタとを含んでもよい。第１のｐ型放電トランジスタは、第１のメモリセルから格納データを受信するためのゲート端子を有してもよく、第２のｐ型放電トランジスタは、第２のメモリセルから格納データを受信するためのゲート端子を有する。
【００６１】
図７は、本発明の別の実施形態に係る、フルＣＭＯＳゲート実装を使用する、低減されたＭＬ容量を有する３値ＣＡＭセルを示す。図５のｎチャンネルデバイスは、検索ラインドライバがオーバーロードした場合にノードＮＸを電圧レベルがＶＤＤほど高くないと思われる検索ラインに接続するが、この実装は、使用されるｐ型デバイスがノードＮＸにフルＶＤＤ電圧レベルを供給することから、ノードＮＸにおいて強い「１」を供給する。代わりに、図７に示す実施形態は、図５の実施形態よりも余分に４個のトランジスタを必要とする。図７では、単一マッチライントランジスタ１０４はｎ型デバイス３１０である。プルアップ部１０６は、集合的に２つの分岐を有するプルアップ検索スタックと呼ぶことのできる４個のｐ型プルアップトランジスタ３１２、３１４、３１６及び３１８を含む。第１のｐ型プルアップトランジスタ３１２は、そのソースにおいてＶＤＤに、かつそのゲートにおいてＳＬＱｂに接続され、そのドレインは第２のｐ型プルアップトランジスタ３１４のソースに接続される。第２のｐ型プルアップトランジスタ３１４は、そのゲートをＳＮＱｂに接続され、かつそのドレインをノードＮＸに接続される。第３のｐ型プルアップトランジスタ３１６は、そのソースにおいてＶＤＤに、かつそのゲートにおいてＳＬＰｂに接続され、そのドレインは第４のｐ型プルアップトランジスタ３１８のソースに接続される。第４のｐ型プルアップトランジスタ３１８は、そのゲートをＳＮＰｂに接続され、かつそのドレインをノードＮＸに接続される。
【００６２】
図７の放電部１０８は、集合的に２つの分岐を有するプルダウン又は放電検索スタックと呼ぶことのできる４個のｎ型放電トランジスタ３２２、３２４、３２６及び３２８を含む。第１のｎ型放電トランジスタ３２２は、そのドレインにおいてノードＮＸに、かつそのゲートにおいてＳＬＱｂに接続され、そのソースは第２のｎ型放電トランジスタ３２４のドレインに接続される。第２のｎ型放電トランジスタ３２４は、そのゲートにおいてＳＮＰｂに接続され、かつそのソースはＶＳＳに接続される。第３のｎ型放電トランジスタ３２６はそのドレインにおいてノードＮＸに、かつそのゲートにおいてＳＬＰｂに接続され、そのソースは第４のｎ型放電トランジスタ３２８のドレインに接続される。第４のｎ型放電トランジスタ３２８は、そのゲートにおいてＳＮＱｂに、かつそのソースにおいてＶＳＳに接続される。
【００６３】
先に述べた全ての実施形態と同様に、図７における実施形態又は方法のオペレーションは、同じ真理値表（表２）の論理により、一致した場合、トランジスタ３１０は導電せず、不一致の場合は導電するという事実を反映して決定される。同様に、この場合もやはり、プルアップ部の機能は、ノードＮＸのフローティングを防止することにある。先に述べた全ての実施形態の場合と全く同様に、オペレーションは当業者に理解されるものでなければならない。
【００６４】
従って、図７の実施形態は、プルアップ部が２つの分岐を有するプルアップ検索スタックを含むことができ、各分岐はゲート電圧レベル制御ノードを電圧源に接続するという状況として記述されてもよい。各分岐は直列に接続される１対のｐ型トランジスタを含んでもよく、一方の分岐は、ｐ型トランジスタのゲート端子において第１の検索ラインからのデータと第１のメモリセルからの格納データとを受信し、他方の分岐は、ｐ型トランジスタのゲート端子において第２の検索ラインからのデータと第２のメモリセルからの格納データとを受信する。同様に図７に示すように、放電部は２つの分岐を有する放電検索スタックを含んでもよく、上記各分岐は、ゲート電圧レベル制御ノードを電圧源に接続する。上記各分岐は直列に接続される１対のｎ型トランジスタを含んでもよく、一方の分岐は、ｎ型トランジスタのゲート端子において第２の検索ラインからのデータと第１のメモリセルからの格納データとを受信し、他方の分岐は、ｎ型トランジスタのゲート端子において第１の検索ラインからのデータと第２のメモリセルからの格納データとを受信する。
【００６５】
図８は、本発明の別の実施形態に係る、プリチャージによるＣＭＯＳゲート実装を使用する、低減されたＭＬ容量を有する３値ＣＡＭセルを示す。この実施形態は、プリチャージゲート回路を設けることにより、ＣＭＯＳ実装におけるトランジスタ数を減らして設計を改良する。図８では、単一マッチライントランジスタ１０４はｎ型デバイス又はＮＭＯＳデバイス４１０である。プルアップ部１０６は、４個のＰＭＯＳ又はｐ型プルアップトランジスタ３１２、３１４、３１６及び３１８と、プルアッププリチャージトランジスタ４１２とを含む。ｐ型プリチャージトランジスタ等のプルアッププリチャージトランジスタ４１２は、そのソースをＶＤＤに接続され、そのゲートを、プリチャージ信号を伝送するノードＰＲＥに接続され、かつそのドレインを第１のｐ型プルアップトランジスタ３１２のソースに接続される。プリチャージ信号は、プリチャージ段階又は検索オペレーションと検索オペレーションの間は論理値「１」（ハイ）を有し、格納データが検索キーと比較される検索オペレーションの間は論理値「０」（ロー）を有するパルスである。パルスは、ノードＮＸが接地まで完全に放電され、又はＶＤＤまで完全にプルアップされるように、「１」及び「０」位相の両方の十分な持続時間を有していなければならない。第１のｐ型プルアップトランジスタ３１２は、そのゲートにおいてＳＬＱｂに接続され、かつそのドレインは第２のｐ型プルアップトランジスタ３１４のソースに接続される。第２のｐ型プルアップトランジスタ３１４は、そのゲートをＳＮＱｂに接続され、かつそのドレインをノードＮＸに接続される。第３のｐ型プルアップトランジスタ３１６は、そのソースにおいてプリチャージプルアップトランジスタ４１２のドレインに接続され、そのドレインは第４のｐ型プルアップトランジスタ３１８のソースに接続される。第４のｐ型プルアップトランジスタ３１８は、そのゲートをＳＮＰｂに接続され、かつそのドレインをノードＮＸに接続される。図８では、放電部１０８は単一ｎ型放電トランジスタ４２２を含む。ｎ型放電トランジスタ４２２は、そのソースにおいてＶＳＳに接続され、そのゲートにおいてＰＲＥノードに接続され、かつそのドレインはＮＸノードに接続される。従って、図８の実施形態では、プルアップ部は、さらに、プリチャージ信号に応答して電圧源をプルアップ検索スタックに接続するためのプルアッププリチャージトランジスタを含むということがいえる。
【００６６】
図８における実施形態は、図５乃至７における先の実施形態より少ないトランジスタを有する。しかしながら、図８における実施形態は、正しく動作するためにプリチャージ段階を必要とする。プルアップ部におけるプリチャージトランジスタ４１２は、オフ状態に保持しかつプリチャージ段階の間にＮＸノードをプルアップすることができないよう保証するために、プルアップ部をＶＤＤから遮断することを要求される。放電部におけるプリチャージトランジスタ４２２は、プルアップ部において信号の比較が発生すると、ノードＮＸが解放され、不一致が検出されればプルアップされ得ることを保証する。次いで、比較が完了し、マッチライン検出アンプによってＭＬ信号レベルが検出されると、トランジスタ４２２はノードＮＸをＶＳＳまでプルダウンされ（ＮＸノードのプリチャージ）、次の検索オペレーションのためのセルを準備する。プリチャージ段階の間、３１２乃至３１６のゲートには検索キーを適用することができる。一般に、図８における実施形態又は方法のオペレーションは当業者には自明である。
【００６７】
図９は、本発明の別の実施形態に係る、単純化されたプリチャージによるＣＭＯＳゲート方法を使用する、低減されたＭＬ容量を有する３値ＣＡＭセルを示す。この実施形態では、ｐ型プリチャージトランジスタが設計から除外され、トランジスタ数はさらに減らされている。このアーキテクチャでは、プリチャージの間はＳＬＰｂ及びＳＬＱｂはハイレベルに保持されなければならず、ＳＬ電力消費量はわずかに高くなることに留意されたい。
【００６８】
図９では、単一マッチライントランジスタ１０４はｎ型マッチライントランジスタ５１０である。プルアップ部１０６は、４個のｐ型プルアップトランジスタ５１２、５１４、５１６及び５１８を含む。ｐ型プルアップトランジスタ３１２、３１４、３１６及び３１８はそれぞれ図７と同様の付番を有するｐ型プルアップトランジスタに対応し、同じ構成で配置及び接続される。図９では、放電部１０８は単一ｎ型放電トランジスタ５２２を含む。ｎ型放電トランジスタ５２２は、そのソースにおいてＶＳＳに、かつそのゲートにおいてＰＲＥノードに接続され、そのドレインはＮＸノードに接続される。
【００６９】
図７及び図９の実施形態はそれぞれ、プリチャージ信号に応答してゲート電圧レベル制御ノードを電圧源に接続するための単一放電トランジスタを含む放電部を有することが分る。
【００７０】
図９における実施形態は、図５乃至７における先の実施形態より少ないトランジスタを有し、さらに図８における実施形態よりも１個少ないトランジスタを有する。しかしながら、それでも正しい動作のためにはやはりプリチャージ段階が必要であり、よって、検索オペレーションの制御には、図５乃至７の実施形態に比べて幾分複雑なタイミングを要する。一般に、図９における実施形態又は方法のオペレーションは当業者には自明であるはずである。
【００７１】
図６の実施形態が、ｎ型デバイスではなくｐ型デバイスを使用する、本質的には図５の実施形態を反転した実装であることは既に述べた。当業者には、本明細書に記述されている図７乃至９の場合等の他の実施形態及びそれらの等価物にも同様の反転を行ない得ることが理解されるべきである。
【００７２】
本発明の上述の実施形態は、単に例示を意図したものである。特定の実施形態に対しては、当業者により、本発明の範囲を逸脱することなく改変、修正及び変形を実行することができる。本発明の範囲は、唯一、添付の請求の範囲によって画定される。
【図面の簡単な説明】
【００７３】
【図１】典型的なＣＡＭのブロック図である。
【図２】典型的なＣＡＭアレイの階層図である。
【図３Ａ】ＤＲＡＭメモリセルを使用する従来の基本的な３値ＣＡＭセルを示す。
【図３Ｂ】ＳＲＡＭメモリセルを使用する従来の基本的な３値ＣＡＭセルを示す。
【図４】本発明の一実施形態に係る、低減されたＭＬ容量を有する３値ＣＡＭセルを示すブロック図である。
【図５】本発明の一実施形態に係る、低減されたＭＬ容量を有する３値ＣＡＭセルを示す。
【図６】本発明の別の実施形態に係る、ＰＭＯＳ実装を使用する、低減されたＭＬ容量を有する３値ＣＡＭセルを示す。
【図７】本発明の別の実施形態に係る、ＣＭＯＳ実装を使用する、低減されたＭＬ容量を有する３値ＣＡＭセルを示す。
【図８】本発明の別の実施形態に係る、プリチャージによるＣＭＯＳ実装を使用する、低減されたＭＬ容量を有する３値ＣＡＭセルを示す。
【図９】本発明の別の実施形態に係る、単純化されたプリチャージによるＣＭＯＳ実装を使用する、低減されたＭＬ容量を有する３値ＣＡＭセルを示す。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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