(57)【要約】パスゲートトランジスタのための向上されたオン−オフ変化を有する集積回路が、提供される。該集積回路は、コアトランジスタとパスゲートトランジスタとを含むコア領域を含む。コアトランジスタは、第１の厚さと関連付けられたゲート酸化膜を有し、パストランジスタは、第１の厚さよりも小さな厚さと関連付けられたゲート酸化膜を有する。一実施形態において、パスゲートトランジスタのゲート酸化膜のために用いられる材料は、４より大きな誘電率を有し、一方で、コアトランジスタのゲート酸化膜のために用いられる材料は、４以下の誘電率を有する。集積回路を製造するための方法も、提供される。
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【特許請求の範囲】
【請求項１】
集積回路であって、
コア区域を備え、該コア区域は、コアトランジスタとパスゲートトランジスタとを有し、該コアトランジスタは、第１の厚さと関連付けられたゲート酸化膜を有し、該パスゲートトランジスタは、第２の厚さと関連付けられたゲート酸化膜を有し、
該第２の厚さは、該第１の厚さよりも薄い、集積回路。
【請求項２】
前記コア区域を囲繞する入力／出力（Ｉ／Ｏ）リングをさらに備え、
該Ｉ／Ｏリングは、第３の厚さと関連付けられたゲート酸化膜を有するＩ／Ｏトランジスタを含み、該第３の厚さは、前記第１の厚さよりも大きい、請求項１に記載の集積回路。
【請求項３】
前記コア区域内に定義されたランダムアクセスメモリ（ＲＡＭ）領域をさらに備え、前記パスゲートトランジスタの各ゲートは、ＲＡＭ領域と電気的に通信し、その結果として、ＲＡＭ領域からの論理信号は、該パスゲートトランジスタのそれぞれが、導電性の状態であるか、または非導電性の状態であるかを決定する、請求項１に記載の集積回路。
【請求項４】
前記第１の厚さは、約１２Å〜約１８Åの間であり、前記第２の厚さは、約８Å〜約１２Åの間である、請求項１に記載の集積回路。
【請求項５】
前記第２の厚さと関連付けられた前記ゲート酸化膜は、４より大きな誘電率を有する、請求項１に記載の集積回路。
【請求項６】
前記第２の厚さと関連付けられた前記ゲート酸化膜の材料は、窒化珪素と酸化ハフニウムと酸化アルミニウムと酸化ジルコニウムとチタン酸バリウムストロンチウムとオキシニトリド（ｏｘｙｎｉｔｒｉｄｅ）とから成る群から選択される、請求項１に記載の集積回路。
【請求項７】
前記コアトランジスタは、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタであり、前記パスゲートトランジスタは、Ｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタである、請求項１に記載の集積回路。
【請求項８】
前記第１の厚さと関連付けられた前記ゲート酸化膜に対する材料と、前記第２の厚さと関連付けられた前記ゲート酸化膜に対する材料とは、同一である、請求項１に記載の集積回路。
【請求項９】
プログラム可能な論理デバイス（ＰＬＤ）であって、
コア領域を備え、該コア領域は、その中に定義されたトランジスタを有し、該トランジスタの一部分は、４よりも大きな誘電率と関連付けられたゲート酸化膜を有し、
該コア領域の他のトランジスタは、４以下の誘電率と関連付けられたゲート酸化膜を含む、デバイス。
【請求項１０】
前記トランジスタの前記一部は、パスゲートトランジスタであり、該パスゲートトランジスタが起動されているときには、前記他のトランジスタの間に定義されたそれぞれの通信パスを使用可能にする、請求項９に記載のＰＬＤ。
【請求項１１】
前記トランジスタの前記一部のそれぞれは、メモリ領域と通信し、該メモリ領域は、該トランジスタの該一部のそれぞれに、論理信号を供給する、請求項９に記載のＰＬＤ。
【請求項１２】
前記論理信号は、前記トランジスタの前記一部のうちの対応する１つが、導電性のもののうちの１つか、または非導電性のもののうちの１つかを定義する、請求項９に記載のＰＬＤ。
【請求項１３】
前記トランジスタの前記一部の前記ゲート酸化膜に対する厚さは、前記他のトランジスタのゲート酸化膜に対する厚さよりも小さい、請求項９に記載のＰＬＤ。
【請求項１４】
４よりも大きな誘電率と関連付けられた前記ゲート酸化膜は、酸化ハフニウムから成る、請求項９に記載のＰＬＤ。
【請求項１５】
集積回路を製造する方法であって、
基板上に第１の厚さを有するゲート酸化膜層を形成する方法動作と、
該ゲート酸化膜層の一部分をマスキングする方法動作と、
該ゲート酸化膜層のマスクされていない部分を第２の厚さにエッチングする方法動作と、
該第２の厚さを有する該ゲート酸化膜層上にパスゲートトランジスタのゲートを形成する方法動作と、
該ゲート酸化膜層の該部分から該マスクを除去する方法動作と、
該第１の厚さを有する該ゲート酸化膜層上のコアトランジスタを定義する方法動作と
を包含する、方法。
【請求項１６】
前記パスゲートトランジスタは、起動されたときに論理要素を接続するように機能する、請求項１５に記載の方法。
【請求項１７】
ランダムアクセスメモリ（ＲＡＭ）に前記パスゲートトランジスタのゲートを接続することをさらに包含する、請求項１５に記載の方法。
【請求項１８】
前記第１の厚さは、前記第２の厚さよりも少なくとも２０％大きい、請求項１５に記載の方法。
【請求項１９】
基板上に第１の厚さを有するゲート酸化膜層を形成する前記方法動作は、４より大きな誘電率を有する前記ゲート酸化膜層に対する材料を選択することを含む、請求項１５に記載の方法。
【請求項２０】
異なるゲート酸化膜の厚さを有する集積回路のコア領域を製造する方法であって、
基板上に第１の誘電率を有するゲート酸化膜層を形成することと、
該第１の誘電率を有する該ゲート酸化膜層の一部分をエッチングすることと、
該エッチングされた部分の上に第２の誘電率を有するゲート酸化膜層を形成することと、
該第２の誘電率を有する該ゲート酸化膜層上のパスゲートトランジスタのゲートを定義することと
を包含する、方法。
【請求項２１】
前記第１の誘電率を有する前記ゲート酸化膜層上にコアトランジスタを定義することをさらに包含する、請求項２０に記載の方法。
【請求項２２】
前記第１の誘電率は、４以下であり、前記第２の誘電率は、４より大きい、請求項２１に記載の方法。
【請求項２３】
前記第２の誘電率を有する前記ゲート酸化膜層の厚さは、前記第１の誘電率を有する前記ゲート酸化膜層の前記厚さよりも小さい、請求項２０に記載の方法。
【請求項２４】
前記第２の誘電率を有する前記ゲート酸化膜層の前記厚さは、前記第１の誘電率を有する前記ゲート酸化膜層の前記厚さよりも少なくとも２０％小さい、請求項２３に記載の方法。
【請求項２５】
入力／出力（Ｉ／Ｏ）リング内に前記コア領域を定義することをさらに包含し、
該Ｉ／Ｏリング内のトランジスタは、前記第１の誘電率を有する前記ゲート酸化膜層の前記厚さよりも大きな厚さを有するゲート酸化膜層を含む、請求項２０に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
Ｎチャネルの金属酸化膜半導体（ＮＭＯＳ）トランジスタは、対応するＰチャネルの金属酸化膜半導体（ＰＭＯＳ）トランジスタよりも、より速くスイッチし、かつ、より長い寿命を有する傾向にある。結果的に、プログラム可能な論理デバイス内のパスゲートトランジスタ、例えばフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、通常はＮＭＯＳトランジスタである。トランジスタに対する外形の寸法は、概ね減少し続けているので、パスゲートトランジスタは、性能の面で苦しんでいる。特に、パスゲートトランジスタに対するＩオン／Ｉオフ状態は、弱体化されつつある。Ｉオン／Ｉオフ状態が弱体化されるのは、トランジスタのゲート長が縮小されるにつれて、電源（Ｖｃｃ）が、低下されてゆくからである。Ｖｔは、低下していない。本質的に、技術が進歩するにつれて、パスゲートトランジスタに対するオン−オフ変化は、性能を失いつつある。これは、機構の寸法をさらに減少させることを制約し得る。
【０００２】
結果的に、機構の寸法が減少し続ける中で、従来技術の問題を解決し、パスゲートトランジスタに対するオン−オフ変化を向上させる必要性がある。
【発明の開示】
【課題を解決するための手段】
【０００３】
概括的には、本発明は、外形の寸法の縮小に対応するパストランジスタに対するオン−オフ変化を向上させるための方法および装置を提供することによって、パスゲートトランジスタに対するオン−オフ変化を向上させるというニーズを満たす。認識されるべきは、本発明は、方法、システムまたは装置を含む多くの仕方で実装され得ることである。
【０００４】
本発明のいくつかの進歩的な実施形態が、以下に記述される。
【０００５】
本発明の一局面において、パスゲートトランジスタが、ゲート酸化膜のより薄い部分に定義され、一方で、コアトランジスタは、ゲート酸化膜のより厚い部分に定義される。従って、集積回路のコア領域は、コアトランジスタよりもより薄いゲート酸化膜のパスゲートトランジスタを有する。一実施形態において、パスゲートトランジスタに対するゲート酸化膜の厚さは、コアトランジスタのゲート酸化膜の厚さよりも、少なくとも２０％小さい。コアトランジスタおよびパストランジスタに対する異なるゲート酸化膜の厚さは、プロセス、つまりはマスキングのステップを用いて達成され得る。一実施形態において、パスゲートトランジスタのゲート酸化膜に対して用いられる材料と、コアトランジスタのゲート酸化膜に対して用いられる材料とは、異なり、パスゲートトランジスタのゲート酸化膜に対する材料は、４より大きな誘電率を有する。例えば、二酸化ハフニウムが、パスゲートトランジスタに対するゲート酸化膜のために用いられ得、一方で、コアトランジスタのゲート酸化膜のために二酸化珪素が用いられる。勿論、パスゲートトランジスタに対するゲート酸化膜のための材料およびコアトランジスタのゲート酸化膜のための材料は、同一の材料であり得る。本明細書中にさらに説明されるように、コアトランジスタは、製品の中に用いられる大半のトランジスタとして定義される。
【０００６】
本発明の別の局面において、集積回路を製造するための方法が、提供される。該方法において、ゲート酸化膜層が、公知のエッチング工程を介して基板上に形成され、該ゲート酸化膜は、第１の厚さの部分と第２の厚さの部分とを有する。パスゲートトランジスタは、ゲート酸化膜のより薄い部分の上に定義され、一方で、コアトランジスタは、ゲート酸化膜のより厚い部分に定義される。従って、集積回路のコア区域は、コアトランジスタよりも薄いゲート酸化膜のパスゲートトランジスタを有する。
【０００７】
本発明の他の局面および利点は、本発明の原理を実施例を用いて例示する、添付の図面と関連付けられる以下の詳細な説明から明確になる。
【発明を実施するための最良の形態】
【０００８】
本発明は、添付の図面と関連した以下の詳細な説明を考察することによって、容易に理解され、同等の参照番号は、同等の構造的な要素を明示する。
【０００９】
パスゲートトランジスタに対するオン／オフ変化を向上させるための装置および方法に対する発明が、記述される。しかし、本発明は、これらの特定の詳細の一部または全部を用いることなく実施され得ることが、当業者には明確である。他の例において、周知のプロセス操作は、本発明を不必要に分りにくくしないように、詳細には記述されない。
【００１０】
集積回路および集積回路を製造するための方法が、本明細書中に論じられる。該集積回路は、様々なゲート酸化膜の厚さのトランジスタを有するコア領域を含む。一実施形態において、コア領域は、パスゲートトランジスタとコアトランジスタとを含み、パスゲートトランジスタは、Ｎチャネルの金属酸化膜半導体（ＮＭＯＳ）トランジスタである。ＮＭＯＳトランジスタは、Ｐチャネルの金属酸化膜半導体（ＰＭＯＳ）トランジスタと比較すると、そのより高い速度とより小さな寸法の特性のために、パスゲートトランジスタに対して利用される傾向にある。加えて、ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタと比較して、より長い寿命を有する傾向にある。コアトランジスタは、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含むが、ＰＭＯＳトランジスタに限定される。ＰＭＯＳトランジスタに対する１０年間の寿命に対応するために要求される最小のゲート酸化膜は、ＮＭＯＳトランジスタと比較すると早くゲート酸化膜が破壊されてしまうという傾向のために、より厚くなる傾向にある。ＰＭＯＳトランジスタのこの特性は、ＣＭＯＳトランジスタ内のＮＭＯＳトランジスタに対して制約として作用する。以下に記述される実施形態は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の相違点を活用する。
【００１１】
パスゲートトランジスタは、コアトランジスタによって定義された様々な論理セルへのアクセスを可能にし、ここでは、集積回路は、プログラム可能な論理デバイス（ＰＬＤ）である。パスゲートトランジスタにより薄いゲート酸化膜を用いることは、パスゲートトランジスタを通過する電圧が、供給される電圧（Ｖｃｃ）に合わせて変わることを可能にする。望まれるのは、各パスゲートトランジスタを、トランジスタを介する電流によって表されるオン／オフの割合が最大になるように維持することである。すなわち、トランジスタがオンのとき（導電性）にトランジスタを通過する電流とトランジスタがオフのとき（非導電性）にトランジスタを通過する電流との差異が、最大であることである。望ましくは、この割合は、トランジスタがオンのときには無限大の導電率で表され得、トランジスタがオフのときには無限大の抵抗率で表され得る。
【００１２】
この割合に影響を及ぼす要因のうちの１つに、ゲート酸化膜の厚さがある。認識されるべきは、ＮＭＯＳトランジスタのゲートは、キャパシタとして機能することである。静電容量は、ゲート酸化膜の厚さに誘電率を乗算した逆数の関数である。従って、ゲート酸化膜は、過度の漏洩または寄生容量によるトレーディングオフ性能を許すことなく、可能な限り薄くあるべきである。以下に記述の実施形態は、集積回路のコア領域内のパスゲートトランジスタを提供し、該パスゲートトランジスタは、コアトランジスタと呼ばれるコア領域内の他のトランジスタよりも薄いゲート酸化膜を有する。加えて、高Ｋ誘電性材料が、ゲート酸化膜に対して用いられることによって、より薄いゲート酸化膜層に起因するゲート漏洩を軽減し得る。
【００１３】
図１Ａは、本発明の一実施形態に従った、集積回路を例示する簡潔な模式図である。集積回路１００は、入出力（Ｉ／Ｏ）リング１０２を含み、該リングは、コア領域１０４を囲繞する。Ｉ／Ｏリング１０２は、集積回路１００をプリント回路基板に接続するパッド接続部を提供する。認識されるべきは、Ｉ／Ｏリング１０２内のトランジスタは、通常はコア領域１０４よりも高い電圧を扱う。従って、Ｉ／Ｏリング１０２と関連付けられたトランジスタは、コア領域１０４と関連付けられたトランジスタと比較すると、より高い電圧を扱うためのより大きなゲートとより厚いゲート酸化膜を有する。本明細書中に記述の実施形態はさらに、コア領域１０４内のトランジスタの間を区別する。すなわち、コア領域１０４内のパスゲートトランジスタは、コアトランジスタのゲート酸化膜層よりも小さな厚さのゲート酸化膜層を有する。一実施形態において、コアトランジスタに対するゲート酸化膜の厚さは、パストランジスタに対するゲート酸化膜の厚さよりも、少なくとも２０％大きい。集積回路１００が、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのＰＬＤである別の実施形態において、構成可能な論理ブロックは、論理ブロックの間の相互接続部を再配列し得る散在したスイッチすなわちパスゲートトランジスタを用いてアレイに配列される。コア領域内の各論理ブロックは、論理関数（例えば、ＡＮＤ、ＯＲ、ＸＯＲなど）を行うようにプログラムされ、次いでパスゲートトランジスタは、対応するブロックを接続するようにプログラムされ、その結果として、完全な論理関数が、インプリメントされる。ＰＬＤに対して、静的ランダムアクセスメモリ（ＳＲＡＭ）またはフラッシュビットが、各相互接続部に対するパスゲートトランジスタを制御するように用いられ得ることを、当業者は認識されたい。論理的な１値または論理的なゼロ値のそれぞれの対応するビットをロードすることによって、パスゲートトランジスタは導電性であるか非導電性であるかという、制御が可能である。従って、ＳＲＡＭ／フラッシュで制御されたパスゲートトランジスタを用いることによって、ＰＬＤは、デバイスを回路基板から取り外すことなく再プログラムされ得る。この実施形態は、回路内再構成可能設計または回路内プログラム可能設計と呼ばれ得る。
【００１４】
図１Ｂは、図１Ａの集積回路の代替的な実施形態を例示する、簡潔な模式図である。集積回路１００ａは、コア領域１０４ａとＩ／Ｏ領域１０３とを含む。この構成は、ボールグリッドアレイパッケージ構成またはピングリッドパッケージアレイ構成に組み込まれ得ることを、当業者は認識されたい。従って、コア領域１０４ａは、図１Ａにおける場合と違って、Ｉ／Ｏリングによって囲繞されていない。その代わりに、図１Ｂにおいて、コア領域１０４ａは、コア領域全体に分散されたＩ／Ｏトランジスタを有する。結果的に、本明細書中に用いられる用語「コア領域」は、Ｉ／Ｏリングによって囲繞された領域に限定されない。コア領域は、ほとんどの信号処理が行われるコアトランジスタを含む。コア領域は、通常はＩ／Ｏ領域のトランジスタよりも低い電圧で動作する。本明細書中に用いられるように、用語「コア領域」および「コア区域」は、コアトランジスタが含まれる集積回路の部分を指すために、交換可能なように用いられ得る。コアトランジスタは、大半の信号処理を行うトランジスタであり、上述のように、通常は、Ｉ／Ｏトランジスタよりも低い電圧で動作する。加えて、コアトランジスタのゲート酸化膜は、概してＩ／Ｏトランジスタに対するゲート酸化膜よりも薄く、これは、コアトランジスタが、より低い電圧で動作するからである。以下に記述の実施形態はさらに、集積回路のコア区域内に両方とも含まれる、コアトランジスタとパスゲートトランジスタとを区別する。
【００１５】
図２は、本発明の一実施形態に従った、コアトランジスタよりも薄いゲート酸化膜を用いたパストランジスタを有する、集積回路の簡潔な模式図である。集積回路１００は、プログラム可能な論理デバイスとして構成される。ＰＬＤは、構成ランダムアクセスメモリ（ＣＲＡＭ）１１０と、論理要素１０６ａ〜１０６ｎと、パスゲートトランジスタ１０８ａ〜１０８ｃとを含む。ＣＲＡＭ１１０は、ＰＬＤ１００に対する構成を保つが、これは、構成チップ１１２からダウンロードされる。ＣＲＡＭ１１０に獲得された構成は、ＣＲＡＭ１１０から対応するパスゲートトランジスタに送られた対応信号の値に依存して、パスゲート１０８ａ〜１０８ｃの作動を可能にする。従って、パスゲートトランジスタ１０８ａに対して、論理高値に関連した電圧が、パスゲート１０８ａのゲートに送信される場合には、論理要素１０６ａと論理要素１０６ｃとの間の接続部が、作動される。すなわち、パスゲート１０８ａは、論理要素１０６ａと論理要素１０６ｃとの間の接続経路を定義するために導電性となる。しかし、論理ゼロ値が、トランジスタ１０８ａのゲートに送信される場合には、論理要素１０６ａと論理要素１０６ｃとの間の接続は、なされない。論理要素１０６ａ〜１０６ｃは、コアトランジスタ、例えば相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタにより定義されることを、当業者は認識されたい。例示的な一実施形態において、論理要素１０６ａ〜１０６ｃは、公知の論理ゲートまたは公知の論理ゲートの組み合わせである。
【００１６】
図３は、本発明の一実施形態に従った、パスゲートトランジスタの簡潔な模式図である。パスゲートトランジスタ１０８は、図２に関して例示されたパスゲートトランジスタ１０８ａ〜１０８ｃの見本であり得る。パスゲートトランジスタ１０８は、酸化膜層１２２の上に形成されたゲート１２０を含む。酸化膜層１２２は、Ｐ基板１２８の上に形成される。Ｐ基板１２８は、ソース領域１２４とドレイン領域１２６とを含み、その両方は、ｎウェルとして識別される。従って、パスゲートトランジスタ１０８は、ＮＭＯＳトランジスタである。一実施形態において、酸化膜層１２２は、コアトランジスタの酸化膜層よりも、少なくとも２０％薄い。従って、コアトランジスタ内の酸化膜層の厚さが約１２オングストローム（Å）〜約１８Åの間である場合には、パスゲートトランジスタの酸化膜層の厚さは、約８Å〜約１２Åの間である。パスゲートトランジスタおよびコアトランジスタに対する酸化膜層は、同一の材料または異なる材料からなり得る。例えば、コアトランジスタおよびパスゲートトランジスタに対する酸化膜層は、一実施形態において二酸化珪素であり得る。あるいは、コアトランジスタに対する酸化膜層は、４以下の誘電率を有する材料、例えば二酸化珪素であり、一方で、パスゲートトランジスタに対する酸化膜層は、４より大きな誘電率を有する材料、例えば二酸化ハフニウムである。４より大きな誘電率を有する例示的な材料は、表１に列挙される。勿論、上で参照される酸化膜層は両方とも、４より大きな誘電率を有する同一の材料または異なる材料からなり得る。ここでは、パスゲートトランジスタに対するゲート酸化膜層は、コアトランジスタに対するゲート酸化膜よりも薄い。
【００１７】
【表１】
2008539563.tif 000003
【００１８】
図４は、本発明の一実施形態に従った、プログラム可能な論理デバイスに対する論理ブロック入力を駆動する、ＳＲＡＭ制御型パスゲートトランジスタスイッチの簡潔な模式図である。ブロック１３０ａは、論理セル１３２を含み、該論理セルは、ＡＮＤゲートによって表される。論理セル１３２は、論理セル１３６に接続されており、該論理セル１３６はまた、ＡＮＤゲートによって表される。パスゲートトランジスタ１３８ａは、ライン１３３とライン１３５との間にプログラム可能な接続を提供する。パスゲートトランジスタ１３８ｂは、ライン１３５とライン１３７との間にプログラム可能な接続を提供する。パストランジスタ１３８ａおよび１３８ｂは、それぞれＳＲＡＭ１３４ａおよび１３４ｂによって制御される。ＳＲＡＭ１３４ｃは、入力および選択信号をマルチプレクサ１３９に提供し、該マルチプレクサは、次いでブロック１３０ｄの論理セル１３６に出力を提供する。従って、論理セル１３２は、ＳＲＡＭ１３４ａおよび１３４ｂのそれぞれの出力によって導電性の状態に配置されたときには、パスゲートトランジスタ１３８ａおよび１３８ｂを介して、論理セル１３６と電気的に通信するように配置される。
【００１９】
認識されるべきは、図４のブロック１３０ａ〜ｄは、複数の論理要素を含み得、ＰＬＤで一般的に用いられる、論理アレイブロックとして呼ばれ得ることである。本明細書中に用いられるように、論理要素は、論理セルとも呼ばれるが、任意の適当な単一または複数の論理のブロック、例えば、レジスタ、ルックアップテーブル、組み合わせ論理、論理アレイブロック、適合論理モジュール（ＡＬＭ）、デジタル信号プロセッサ（ＤＳＰ）ブロック、またはそれらの任意の組み合わせなどであり得る。本質的に、論理要素は、集積回路の設計に用いられる任意のより低いレベルの論理ブロックであり得る。さらに認識されるべきは、ＳＲＡＭ１３４ａおよび１３４ｂは、同一のメモリ領域内に物理的に位置するメモリセルであり得、記述を簡易にするために別個に示されているということである。
【００２０】
図５は、本発明の一実施形態に従った、コアトランジスタよりも薄いゲート酸化膜を有するパスゲートトランジスタの評価において用いられる、二段マルチプレクサを例示する。パスゲートトランジスタ１５０および１５２は、図１〜図３に関連して上述されたように、コアトランジスタよりも薄いゲート酸化膜を有する。マルチプレクサ入力信号（ｍｕｘ）は、パスゲートトランジスタ１５０および１５２を介して伝播する。ノード１５１および１５３は、トランジスタ１５８および１６０のそれぞれに接続され、該トランジスタは、接地されている。トランジスタ１５８および１６０は、様々な相互接続レベルを介して移動する信号の静電容量の損失を補償するために、相互接続キャパシタとして機能する。パスゲートトランジスタ１５０および１５２のゲートへの信号が、ｍｕｘ入力信号を通過させる、すなわちパストランジスタが、対応するゲートに印加された電圧のために導電性を有するようになるときに、信号は、インバータ１５６に伝播され、プルアップトランジスタ１５４に戻り、かつ、インバータ１５７にも伝播される。１８：１二段ｍｕｘを介したこの評価の結果は、表２および表３にまとめられている。表２は、１２Åと１４Åとのゲート酸化膜の厚さの間の、ピコ秒（ｐｓ）での遅延時間を表す。例示されるように、１２Åのより薄いゲート酸化膜は、１４Åのより厚いゲート酸化膜よりも、平均して１２％速かった。表３は、１２Åと１４Åとのゲート酸化膜の厚さの間の、μＡでのスタンバイ漏洩電流の差を例示する。例示されるように、入力電圧が、１．１ボルトのときに、１６％の漏洩電流の増加がある。
【００２１】
【表２】
2008539563.tif 000004
【００２２】
【表３】
2008539563.tif 000005
【００２３】
図５の評価方式に対するゲート酸化膜材料は、二酸化珪素である。従って、一実施形態において、ゲート酸化膜層に対する二酸化珪素の厚さを１４Åから１２Åに減少させると、それは約１５％の減少であるが、図３の漏洩における対応する増加が特定の適用に対して許容可能である限りは、表２において表されるオン／オフ変化を速くさせる。認識されるべきは、ゲート酸化膜に対して、高ｋ誘電体、例えば表１に列挙された高ｋ誘電体が用いられた場合には、高ｋ誘電体の高容量性により、オン／オフ変化は、対応する漏洩の増加を伴うことなく向上することである。加えて、ゲート酸化膜の厚さのより大きな減少は、相応してさらにオン／オフ変化を向上させる。
【００２４】
図６Ａ〜図６Ｄは、本発明の実施形態に従った、異なるゲート酸化膜の厚さを有するコアトランジスタおよびパスゲートトランジスタを定義するために、コア領域が処理されている、例示的な処理動作を例示する。図６Ａにおいて、ゲート酸化膜層１７０は、基板１６９の上に形成される。ゲート酸化膜層１７０は、熱的に成長させられるか、またはスピンされ得ることを、当業者は認識されたい。加えて、ゲート酸化膜層１７０の材料は、二酸化珪素、表１の高ｋ誘電体材料のいずれか、または他の任意の適当なゲート酸化膜材料であり得る。図６Ｂにおいて、耐光層１７２は、ゲート酸化膜層１７０の一部分の上に配列される。耐光層１７２は、一般的に公知の技術に従って、スピンされ、次いで模様をつけられ、展開され得る。ゲート酸化膜層１７０にエッチング作業を行うことによって、ゲート酸化膜層の一部分が、層の厚さ１７４を有し、ゲート酸化膜層の露出していない部分は、元来の厚さ１７６を保持することとなる。従って、耐光層１７２を除去した場合には、ゲート酸化膜層１７０は、図６Ｄに例示されるように、露出された部分と露出されていない部分とでは、異なる厚さを有する。一実施形態において、ゲート酸化膜層の異なる厚さは、ゲート酸化膜を熱的に成長させることによって取得され得、その場合には、ゲート酸化膜の複数部分が、異なるイオンまたは異なるレベルのイオンを注入される。これらの様々な注入イオンまたはイオンのレベルは、熱成長率に影響を及ぼし、異なる厚さを有するゲート酸化膜の部分を定義する。
【００２５】
図６Ｅは、本発明の一実施形態に従った、異なる厚さのゲート酸化膜を有するパスゲートトランジスタおよびコアトランジスタを例示する、簡潔な模式図である。例示されるように、コアトランジスタは、パスゲートトランジスタのゲート酸化膜層１７０’よりも厚いゲート酸化膜層１７０を有する。認識されるべきは、コアトランジスタは、ゲート１７４と、ゲート酸化膜１７０と、ソース１７６と、ドレイン１７８と、パスゲートトランジスタとを含み、該パスゲートトランジスタは、ゲート１７４’と、ゲート酸化膜１７０’と、ソース１７６’と、ドレイン１７８’とを含み、該コアトランジスタは、周知のエッチ、マスキングおよび注入作業を介して形成され得ることである。さらに認識されるべきは、本明細書中に論じられたパスゲートトランジスタは、何らの位置的な限定を伴わず、集積回路のコア領域またはコア区域全体に分配され得ることである。上述されたように、コア領域またはコア区域は、コアトランジスタの大半が位置する区域を指す。一実施形態において、コアトランジスタは、ＣＭＯＳトランジスタを含む。従って、ＣＭＯＳトランジスタに対するゲート酸化膜の厚さは、ＰＭＯＳトランジスタによって限定される。パスゲートトランジスタが、ＮＭＯＳトランジスタによって定義されるので、パスゲートトランジスタは、ＰＭＯＳトランジスタによって強要される制約から取り除かれる。その結果、より薄いゲート酸化膜が、本明細書中に記述されるように、パスゲートトランジスタに組み込まれ得る。
【００２６】
図７は、パスゲートトランジスタのゲート酸化膜の厚さとは異なるゲート酸化膜の厚さのコアトランジスタを有する集積回路の、製造のための方法の動作を例示する、流れ図である。該方法は、動作１８０から始まり、第１の厚さを有するゲート酸化膜層が、基板上に形成される。これは、層を熱的に成長させること、またはゲート酸化膜層上でスピンすることを含み得る。次いで、動作１８２において、マスクが、ゲート酸化膜層の一部分の上に堆積される。該方法は、次いで動作１８４に進み、ここでは、ゲート酸化膜層の露出部分が、第２の厚さにエッチングされる。一実施形態において、第２の厚さは、約８オングストローム〜１２オングストロームの間である。該方法は、次いで動作１８８に移動し、ここでは、パストランジスタのゲートが、第２の厚さを有するゲート酸化膜層上に形成される。その後に、マスクは、動作１８８においてゲート酸化膜層の一部から除去される。例えば、耐光性ストリッピングの動作が、マスクの除去を達成するために用いられ得る。認識されるべきは、コアトランジスタに対するゲートは、パストランジスタに対するゲートに先立っても、またはその後にも定義され得る。しかし、コアトランジスタに対するゲートは、第１の厚さを有するゲート酸化膜上に配置される。一実施形態において、第１の厚さは、約１２オングストローム〜１８オングストロームの間である。従って、コアトランジスタに対するゲート酸化膜は、パスゲートトランジスタに対するゲート酸化膜よりも、少なくとも約２０％大きい。動作１９０において、コアトランジスタは、次いで第１の厚さを有するゲート酸化膜層上に定義される。
【００２７】
要約すると、上述の発明は、集積回路のパスゲートトランジスタに対する、Ｉオン／Ｉオフの状態を向上させるための方法および装置を提供する。より薄いゲート酸化膜の厚さを有するパスゲートトランジスタを利用することによって、トランジスタは、オン状態とオフ状態との間でより大きな変化を有し得る。一実施形態において、ゲート酸化膜の厚さは、コアトランジスタに対する酸化膜の厚さよりも、少なくとも２０％小さい。高ｋ誘電体、すなわち４より大きな誘電率を有する材料を用いることによって、二酸化珪素を用いた薄いゲート酸化膜を用いるときに経験した、増加した漏洩は、防止される。勿論、二酸化珪素は、漏洩が許容可能な限りは、コアトランジスタおよびパスゲートトランジスタの両方のゲート酸化膜として用いられ得る。上述の実施形態は、電源Ｖｃｃが変わるので、ＮＭＯＳパスゲートトランジスタの寿命を延ばす。加えて、性能とパワーとの関係は、上述の実施形態を介して向上される。本明細書中に記述の実施形態は、集積回路を収蔵するために要求されるチップの領域に関する限り、否定的な影響を与えることはない。
【００２８】
上述の実施形態を介して最適化された集積回路の設計は、プログラム可能な論理デバイスに組み込まれ得る。プログラム可能な論理デバイスは、データプロセッシングシステムの一部であり得、構成要素である、プロセッサ、メモリ、Ｉ／Ｏ回路網、および周辺デバイスのうちの１つ以上を含み得る。データプロセッシングシステムが、幅広い様々なアプリケーション、例えばコンピュータネットワーキング、データネットワーキング、制御機器、ビデオプロセッシング、デジタル信号プロセッシング、またはプログラム可能または再プログラム可能な論理の使用の利点が望まれる、他の任意の適当なアプリケーションにおいて用いられ得る。プログラム可能な論理デバイスは、様々に異なる論理機能を行うために用いられ得る。例えば、プログラム可能な論理デバイスは、システムプロセッサと協同して作業するプロセッサまたはコントローラとして構成され得る。プログラム可能な論理デバイスはまた、データプロセッシングシステムにおける共有のリソースへのアクセスを仲裁するためのアービターとしても用いられ得る。さらに別の実施形態において、プログラム可能な論理デバイスは、プロセッサとシステム内の他の構成要素のうちの１つとの間のインターフェースとして構成され得る。
【００２９】
前述の発明は、明瞭に理解する目的のために、一部の詳細において記述されたが、特定の変更および修正が、添付の特許請求の範囲の範囲内で実施され得ることは、明白である。結果的に、本実施形態は、例示的であり限定的ではなく、本発明は、本明細書中の詳細に限定されることなく、添付の特許請求の範囲および均等物の範囲内で修正され得る。特許請求の範囲において、要素および／またはステップは、特許請求の範囲において明確に述べられない限り、何らの特定の動作の順序を示唆するものではない。
【図面の簡単な説明】
【００３０】
【図１Ａ】図１Ａは、本発明の一実施形態に従った、集積回路を例示する、簡潔な模式図である。
【図１Ｂ】図１Ｂは、図１Ａの集積回路の代替的な実施形態を例示する、簡潔な模式図である。
【図２】図２は、本発明の一実施形態に従った、コアトランジスタよりも薄いゲート酸化膜を用いたパストランジスタを有する、集積回路の簡潔な模式図である。
【図３】図３は、本発明の一実施形態に従った、パスゲートトランジスタの簡潔な模式図である。
【図４】図４は、本発明の一実施形態に従った、プログラム可能な論理デバイスに対する論理ブロック入力を駆動する、ＳＲＡＭ制御型パスゲートトランジスタスイッチの簡潔な模式図である。
【図５】図５は、本発明の一実施形態に従った、コアトランジスタよりも薄いゲート酸化膜を有するパスゲートトランジスタの評価において用いられる、二段マルチプレクサを例示する。
【図６Ａ】図６Ａは、本発明の一実施形態に従った、異なるゲート酸化膜の厚さを有するコアトランジスタおよびパスゲートトランジスタを定義するために、コア領域が加工されている、例示的な加工動作を例示する。
【図６Ｂ】図６Ｂは、本発明の一実施形態に従った、異なるゲート酸化膜の厚さを有するコアトランジスタおよびパスゲートトランジスタを定義するために、コア領域が加工されている、例示的な加工動作を例示する。
【図６Ｃ】図６Ｃは、本発明の一実施形態に従った、異なるゲート酸化膜の厚さを有するコアトランジスタおよびパスゲートトランジスタを定義するために、コア領域が加工されている、例示的な加工動作を例示する。
【図６Ｄ】図６Ｄは、本発明の一実施形態に従った、異なるゲート酸化膜の厚さを有するコアトランジスタおよびパスゲートトランジスタを定義するために、コア領域が加工されている、例示的な加工動作を例示する。
【図６Ｅ】図６Ｅは、本発明の一実施形態に従った、異なる厚さのゲート酸化膜を有するパスゲートトランジスタおよびコアトランジスタを例示する、簡潔な模式図である。
【図７】図７は、パスゲートトランジスタのゲート酸化膜の厚さとは異なるゲート酸化膜の厚さのコアトランジスタを有する集積回路の、製造のための方法の動作を例示する、流れ図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７】
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【国際調査報告】
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