(57)【要約】【課題】集積回路（ＩＣ）装置における試験のためのパターンの内部発生法を提供する。【解決手段】第２の集積回路チップと共に単一パッケージに収容された第１の集積回路チップにおいて、システムは、通常作動中に第２の集積回路チップからアドレス信号を受け取るための第１の集積回路チップ上の回路含む。第１の集積回路チップ上の回路は、試験モードにおいて第１の集積チップを試験する際に用いるためのアドレス信号を発生させる。【選択図】図４
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【特許請求の範囲】
【請求項１】
第２の集積回路チップと共に単一パッケージに収容された第１の集積回路チップにおいて、
通常作動中に第２の集積回路チップからアドレス信号を受け取るように作動可能な第１の集積回路チップ上の回路と、
試験モードにおいて前記第１の集積チップを試験する際に用いるためのアドレス信号を発生させるように作動可能な該第１集積回路チップ上の回路と、
を含むことを特徴とするシステム。
【請求項２】
アドレス信号を発生させるように作動可能な前記回路は、ラッチ構成要素に連結された試験アドレスカウンタを含み、該試験アドレスカウンタは、アドレスのシーケンスを発生させるように作動可能であり、
前記アドレスのシーケンスは、初期アドレスに対する値から増分又は減分させることによって導出されたそれぞれの値によって表される、
ことを特徴とする請求項１に記載のシステム。
【請求項３】
アドレス信号を発生させるように作動可能な前記回路は、前記初期アドレスに対する前記値を受け取ってラッチするように作動可能なラッチ構成要素を含むことを特徴とする請求項２に記載のシステム。
【請求項４】
前記試験アドレスカウンタは、カスコード配列に連結された複数の試験カウンタ区画を含むことを特徴とする請求項２に記載のシステム。
【請求項５】
前記試験アドレスカウンタは、ＳＥＴ信号及びＬＯＡＤ信号を用いて初期化されることを特徴とする請求項２に記載のシステム。
【請求項６】
前記試験アドレスカウンタは、ＬＯＡＤ信号を用いて開始及び停止されることを特徴とする請求項２に記載のシステム。
【請求項７】
アドレス信号を発生させるように作動可能な前記回路は、
初期アドレスに対する値を受け取ってラッチするように作動可能な第１のラッチ構成要素と、
最下位ビットを指定するためのデータを受け取ってラッチするように作動可能な第２のラッチ構成要素と、
前記第１のラッチ構成要素及び前記第２のラッチ構成要素に連結され、かつ前記最下位ビットでの前記初期アドレスに対する前記値から増分又は減分させることによって導出されたそれぞれの値によって表されるアドレスのシーケンスを発生させるように作動可能な試験アドレスカウンタと、
を含む、
ことを特徴とする請求項１に記載のシステム。
【請求項８】
前記第１のラッチ構成要素は、複数のロード作動において前記初期アドレスに対する前記値を受け取ることを特徴とする請求項４に記載のシステム。
【請求項９】
前記単一パッケージのための少なくとも一部の外部端子が、前記第１及び第２の集積回路チップによって共有されていることを特徴とする請求項１に記載のシステム。
【請求項１０】
前記第２の集積回路チップからアドレス信号を受け取るように作動可能な前記回路は、
それぞれの結合ワイヤによって前記第２の集積回路チップに接続した複数の結合パッドと、
各々が前記複数の結合パッドのそれぞれの１つに接続した複数のバッファと、
を含む、
ことを特徴とする請求項１に記載のシステム。
【請求項１１】
前記第１及び前記第２の集積回路チップの一方は、メモリチップであり、
前記第１及び前記第２の集積回路チップの他方は、論理チップである、
ことを特徴とする請求項１に記載のシステム。
【請求項１２】
前記第２の集積回路チップから受け取ったアドレス信号と、試験に用いるために発生させたアドレス信号との間で多重化を行うように作動可能な前記第１の集積チップ上のマルチプレクサを含むことを特徴とする請求項１に記載のシステム。
【請求項１３】
第２の集積回路チップと共に単一パッケージに収容された第１の集積回路チップにおいて、
通常作動中に第２の集積回路チップからアドレス信号を第１の集積回路チップで受け取る段階と、
試験モードにおいて前記第１の集積チップを試験する際に用いるためのアドレス信号を該第１の集積回路チップで内部的に発生させる段階と、
を含むことを特徴とする方法。
【請求項１４】
内部的に発生させる段階は、初期アドレスに対する値から増分又は減分させることによって導出されたそれぞれの値によって表されるアドレスのシーケンスを発生させる段階を含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記アドレスのシーケンスを発生させる段階は、ＬＯＡＤ信号を用いて開始及び停止されることを特徴とする請求項１４に記載の方法。
【請求項１６】
内部的に発生させる段階は、ＳＥＴ信号及びＬＯＡＤ信号を用いて初期化されることを特徴とする請求項１３に記載の方法。
【請求項１７】
前記初期アドレスに対する前記値を受け取ってラッチする段階を含むことを特徴とする請求項１３に記載の方法。
【請求項１８】
前記初期アドレスに対する前記値は、複数のロード作動において受け取られることを特徴とする請求項１７に記載の方法。
【請求項１９】
前記単一パッケージのための少なくとも一部の外部端子が、前記第１及び第２の集積回路チップによって共有されていることを特徴とする請求項１３に記載の方法。
【請求項２０】
前記第１及び前記第２の集積回路チップの一方は、メモリチップであり、
前記第１及び前記第２の集積回路チップの他方は、論理チップである、
ことを特徴とする請求項１３に記載の方法。
【請求項２１】
単一パッケージに収容され、かつ該単一パッケージの複数の外部ピンを共有する第１の集積回路チップ及び第２の集積回路チップを有する半導体素子において、
第１の集積回路チップに対する通常作動中に、第２の集積回路チップからアドレス信号を受け取るように作動可能な回路と、
第１の集積回路チップに対する試験モードにおいて、初期アドレスに対する値を受け取ってラッチするように作動可能な第１のラッチ構成要素と、
前記ラッチ構成要素に連結され、かつ前記試験モードにおいて初期アドレスに対する値から増分又は減分させることによって導出されたそれぞれの値によって表されるアドレスのシーケンスを発生させるように作動可能な試験アドレスカウンタと、
を含むことを特徴とする第１の集積回路チップ。
【請求項２２】
増分又は減分のための最下位ビットとしてＮ個のアドレスビットのうちの１つを指定するためのデータを受け取ってラッチするように作動可能な第２のラッチ構成要素を含むことを特徴とする請求項２１に記載の第１の集積回路チップ。
【請求項２３】
前記初期アドレスは、複数のビットを含み、前記試験アドレスカウンタは、各々が該初期アドレスの該ビットのうちの１つを受け取るように作動可能な複数の試験カウンタ区画を含むことを特徴とする請求項２１に記載の第１の集積回路チップ。
【請求項２４】
前記試験アドレスカウンタは、カスコード配列に連結された複数の試験カウンタ区画を含むことを特徴とする請求項２１に記載の第１の集積回路チップ。
【請求項２５】
前記試験アドレスカウンタは、Ｎ個の試験カウンタ区画を含み、該Ｎ個の試験カウンタ区画の各々は、前記Ｎ個のアドレスビットのうちのそれぞれの１つと関連しており、かつ前記シーケンス内の各アドレスに対する該Ｎ個のアドレスビットのうちの該それぞれの１つに対して別の値を発生させるように作動可能であることを特徴とする請求項２１に記載の第１の集積回路チップ。
【請求項２６】
第２の集積回路チップと共に単一パッケージに収容された第１の集積回路チップにおいて、
通常作動中に第２の集積回路チップからアドレス信号を受け取るための第１の集積回路チップ上の手段と、
試験モードにおいて前記第１の集積チップを試験する際に用いるためのアドレス信号を発生させるための該第１の集積回路チップ上の手段と、
を含むことを特徴とするシステム。
【請求項２７】
アドレス信号を発生させるための前記手段は、ラッチ構成要素に連結された試験アドレスカウンタを含み、該試験アドレスカウンタは、初期アドレスに対する値から増分又は減分させることによって導出されたそれぞれの値によって表されるアドレスのシーケンスを発生させるように作動可能であることを特徴とする請求項２６に記載のシステム。
【請求項２８】
アドレス信号を発生させるための前記手段は、前記初期アドレスに対する前記値を受け取ってラッチするためのラッチ構成要素を含むことを特徴とする請求項２７に記載のシステム。
【請求項２９】
アドレス信号を発生させるための前記手段は、ＳＥＴ信号及びＬＯＡＤ信号を用いて初期化されることを特徴とする請求項２６に記載のシステム。
【請求項３０】
アドレス信号を発生させるための前記手段は、ＬＯＡＤ信号を用いて開始及び停止されることを特徴とする請求項２６に記載のシステム。
【請求項３１】
前記単一パッケージのための少なくとも一部の外部端子が、前記第１及び第２の集積回路チップによって共有されていることを特徴とする請求項２６に記載のシステム。
【請求項３２】
前記第１及び前記第２の集積回路チップの一方は、メモリチップであり、
前記第１及び前記第２の集積回路チップの他方は、論理チップである、
ことを特徴とする請求項２６に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）装置に関し、特に、集積回路装置における試験のためのパターンの内部発生法に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）装置の分野では、いくつかの半導体ダイ（一般的に「チップ」と呼ばれる）は、単一の保護パッケージの中に組合せることができる。本出願と同じ出願人に譲渡され、本明細書に引用によって組み込まれている２０００年１２月２１日出願の「マルチチップ半導体パッケージ内のチップ試験」という名称の米国特許出願出願番号第０９／６６６、２０８号に開示されているもののような一部の用途では、データの処理及び保管の両方の機能を設けるためにメモリチップをより大きなチップと組合せることができる。そのような組合せでは、論理又はメモリチップと対話するのに利用可能な外部ピンの個数は、２つのチップが別々にパッケージ化された場合に用いられると考えられるものよりも少ないであろう。従って、チップへの又はチップからのアクセスに利用可能な外部ピンの総数は低減される。
【０００３】
パッケージ化された半導体素子は、そのような素子が顧客に対して利用可能にされるか又は販売される前に品質について試験することが重要である。単一パッケージに複数のチップが組み込まれた状況において、外部ピンの総数が減少している場合には、試験は、より複雑にされる可能性がある。これは、試験に用いるためのパターン及びアドレスを搬送する多数の信号が、一般的に外部ピンを通じて印加されることによる。
【０００４】
【特許文献１】米国特許出願出願番号第０９／６６６、２０８号
【特許文献２】米国特許第６、７３２、３０４号
【特許文献３】米国特許第６、７５４、８６６号
【特許文献４】米国特許第６、８１２、７２６号
【特許文献５】米国特許出願出願番号第１０／２０５、８８３号
【特許文献６】米国特許出願出願番号第１０／６７９、６７３号
【特許文献７】米国特許出願出願番号第１０／８２４、７３４号
【特許文献８】米国特許出願出願番号第１０／９６７、７４９号
【特許文献９】米国特許出願出願番号第０９／９６７、３８９号
【発明の開示】
【０００５】
本発明は、様々な実施形態において、集積回路装置内で集積回路装置を試験するための試験データ及びアドレスを内部発生させるためのシステム及び方法を提供する。そのようなパターンの内部発生は、特に複数のチップが単一パッケージの中に置かれ、外部ピン数が減少している状況において有益である。
【０００６】
本発明の実施形態によると、第２の集積回路チップと共に単一パッケージ内に収容された第１の集積回路チップにおいて、システムは、通常作動中に第２の集積回路チップからアドレス信号を受け取るように作動可能な第１の集積回路チップ上の回路含む。第１の集積回路チップ上の回路は、試験モードにおいて第１の集積チップを試験するのに用いるためのアドレス信号を発生させるように作動可能である。
【０００７】
本発明の別の実施形態によると、単一パッケージ内に収容された第１の集積回路チップ及び第２の集積回路チップを有し、第１の集積回路チップ及び第２の集積回路チップが単一パッケージの複数の外部ピンを共有する半導体素子において、第１の集積回路チップは、第１の集積回路チップに対する通常作動中に第２の集積回路チップからアドレス信号を受け取るための回路を含む。第１のラッチ構成要素は、第１の集積回路チップに対する試験モードにおいて初期アドレスに対する値を受け取ってラッチする。ラッチ構成要素に結合された試験アドレスカウンタは、試験モードにおいてアドレスのシーケンスを発生し、このアドレスのシーケンスは、初期アドレスに対する値から増分又は減分させることによって導出されるそれぞれの値によって表される。
【０００８】
本発明の重要な技術的利点は、以下の図、説明、及び特許請求の範囲から当業者には直ちに明らかである。
【０００９】
ここで、本発明のより完全な理解、並びに更に別の特徴及び利点に関して、添付図面に関連させながら以下の説明を参照する。
【発明を実施するための最良の形態】
【００１０】
本発明の好ましい実施形態及びその利点は、図面の図１から１５までを参照することによって最も良く理解される。様々な図面の同様かつ対応する部分に対して同様の番号を用いる。
【００１１】
図１は、本発明の実施形態を用いることができるアーキテクチャ１００を例示している。図示のようにアーキテクチャ１００は、論理構成要素１０２及び１０４、メモリ構成要素１０６及び１０８、無線周波数（ＲＦ）構成要素１１０、並びにインタフェース構成要素１１２のようないくつかの構成要素を含むことができる。論理構成要素１０２及び１０４、メモリ構成要素１０６及び１０８、並びに無線周波数（ＲＦ）構成要素１１０の各々は、別々の半導体ダイ（一般的に「チップ」と呼ばれる）内に実施することができる。各ダイは、シリコン又は他の適切な材料から形成したモノリシック構造体である。アーキテクチャ１００のダイ又はチップは、単一の半導体パッケージ又はモジュールの中に組み込むことができる。従って、アーキテクチャ１００は、マルチチップモジュール（ＭＣＭ）又はマルチチップパッケージ（ＭＣＰ）に向けたものとすることができる。
【００１２】
アーキテクチャ１００は、標準のボールグリッドアレイ（ＢＧＡ）、又は例えば１４４ピン又はそれよりも多くを有する薄型クアドフラットパック（ＴＱＦＰ）としてパッケージ化することができる。しかし、他の種類のパッケージを用いることができる。例えば、パッケージは、ワイヤ結合によって又は薄膜基板を用いて、シリコン基板又はプリント回路板（ＰＣＢ）基板上に装着したセラミック基部を有することができる。パッケージは、少数の例を挙げれば、シングルインラインパッケージ（ＳＩＰ）、デュアルインラインパッケージ（ＤＩＰ）、ジグザグインラインパッケージ（ＺＩＰ）、プラスチックリードチップキャリア（ＰＬＣＣ）、小型アウトラインパッケージ（ＳＯＰ）、薄型ＳＯＰ（ＴＳＯＰ）、フラットパック、及びクアドフラットパック（ＱＦＰ）のような様々な表面装着技術を更に利用することができ、様々なリード（例えば、Ｊリード、ガルウィングリード）又はＢＧＡ型コネクタを利用する。本発明のシステム、装置、及び方法は、チップパッケージの種類によって限定されず、あらゆる種類のチップ又はマルチチップ半導体パッケージに適用可能であることも理解すべきである。
【００１３】
論理構成要素１０２及び１０４の各々は、例えば、特定用途向け集積回路（ＡＳＩＣ）、プロセッサ、マイクロプロセッサ、マイクロコントローラ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理装置（ＰＬＤ）、複合プログラマブル論理装置（ＣＰＬＤ）、又は他の論理装置のような論理回路を有するチップとすることができる。メモリ構成要素１０６及び１０８の各々は、例えば、静的ランダムアクセスメモリ（ＳＲＡＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、並びに消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、及びフラッシュメモリのような読取専用メモリ（ＲＯＭ）のようなＩＣメモリチップとすることができる。ＲＦ構成要素１１０は、アーキテクチャ１００のためのＲＦ通信（例えば、無線）を提供又は支持する回路を含むチップとすることができる。ＲＦ構成要素１１０は、ＲＦを通じて信号を送受信するための回路を含むことができる。
【００１４】
インタフェース構成要素１１２は、一般的に、アーキテクチャ１００内の他の構成要素のためのインタフェースとしての機能を達成する。一実施形態では、インタフェース構成要素１１２は、アーキテクチャ１００内の他の構成要素とは別々（すなわち、独立型）の半導体チップ上に実施することができる。代替的に、インタフェース構成要素１１２は、論理構成要素１０２及び１０４、メモリ構成要素１０６及び１０８、並びに無線周波数（ＲＦ）構成要素１１０に向けたチップうちの１つ又はそれよりも多くの上に全体的又は部分的に実施することができる。インタフェース構成要素１１２は１つ又はそれよりも多くのバスを実装することができ、これを通じてアーキテクチャ１００の他の構成要素間並びに外部とデータ、アドレス、及び／又は制御情報を通信することができる。
【００１５】
インタフェース構成要素１１２は、論理構成要素１０２及び１０４、メモリ構成要素１０６及び１０８、及び無線周波数（ＲＦ）構成要素１１０の間で、並びにパッケージの外部と通信するための様々なブロック又は回路を含むことができる。これらのブロック又は回路は、１つ又はそれよりも多くの試験データ（ＴＤＱ）バッファ及びデータ制御回路、データＴＯＰＯスクランブルブロック、並列圧縮ブロック又はＴＰＤＲ、個々のデータ（ＤＱ）の選択ブロック、試験モードレジスタブロック（試験信号アレイ及びベクトル発生回路）、行／列試験カウンタ、試験入力制御ブロック、信号インタフェースモニタブロック、ヒューズＩＤブロック、オンチップキャッシュを有するメモリコントローラを含むことができ、オンチップ電圧／処理モニタ回路を用いて駆動強度を自己調節している。これらの一部は、関連の特許及び特許出願である米国特許第６、７３２、３０４号、米国特許第６、７５４、８６６号、米国特許第６、８１２、７２６号、２００２年７月２５日出願の米国特許出願出願番号第１０／２０５、８８３号、２００３年１０月３日出願の米国特許出願出願番号第１０／６７９、６７３号、２００４年４月１４日出願の米国特許出願出願番号第１０／８２４、７３４号、２００４年１０月１８日出願の米国特許出願出願番号第１０／９６７、７４９号に開示されており、これらの全体は、引用によって本明細書に組み込まれている。
【００１６】
アーキテクチャ１００の論理構成要素１０２及び１０４、メモリ構成要素１０６及び１０８、無線周波数（ＲＦ）構成要素１１０、及びインタフェース構成要素１１２のいずれか又は全ては、例えば、外部自動試験機器又は集積回路試験器によるような試験を要求する場合があるあらゆる種類の集積回路（ＩＣ）装置又はチップを表している。この試験では、例えば、インタフェース構成要素１１２を通じて様々な試験信号を通信することができる。これらの試験信号は、ＴＥＳＴ、ＳＥＴ、及びＬＯＡＤ信号、様々な指令信号（例えば、ＣＭＤｌ、ＣＭＤ２、ＣＭＤ３、及びＣＭＤ４）、試験クロック及び有効化信号（例えば、ＴＣＬＫ及びＴＣＫＥ）、試験データ信号（例えば、ＴＤＱ［０：７］、又は簡単にＴＤ［０：７］）、及びアナログ信号（例えば、ＡＮ［０：４］）を含むことができる。
【００１７】
図２は、本発明の実施形態による２つの例示的半導体チップ２０２及び２０４の高レベルブロック図である。半導体チップ２０２及び２０４は、同じ半導体パッケージ又はモジュール内に収容又は組み込むことができる。本発明の様々な実施形態によると、システム及び方法は、チップ２０２及び２０４に組み込んで用いることができる。
【００１８】
半導体チップ２０２及び２０４は、例えば、外部自動試験機器又は集積回路試験器によるような試験を要求する場合があるあらゆる種類の集積回路（ＩＣ）装置を表している。例えば、チップ２０２及び２０４は、各々、全体的又は部分的に、図１に示すアーキテクチャ１００の論理構成要素１０２及び１０４、メモリ構成要素１０６及び１０８、無線周波数（ＲＦ）構成要素１１０、及びインタフェース構成要素１１２のうちの１つとすることができる。一実施形態では、チップ２０２は、システムチップ（図１の論理構成要素のような）とすることができ、チップ２０４は、メモリチップ（図１のメモリ構成要素のような）とすることができる。
【００１９】
一実施形態では、チップ２０２及び０２４は、マルチチップパッケージ（ＭＣＰ）等に向けてプリント回路基板（ＰＣＢ）上に並列構成で装着することができる。また、そのようなＰＣＢ基板は、基板パッド２１０及びトレース２１２を有することができる。
【００２０】
半導体チップ２０２及び２０４は、各々、チップ間及び／又はパッケージ内外の他の構成要素との通信を提供するために、例えば、結合ワイヤ２１８を通じて接続することができる１つ又はそれよりも多くの結合パッド２１６を含むことができる。本明細書で用いる用語「接続」、「連結」、又はこれらのあらゆる変形は、２つ又はそれよりも多くの要素の間の直接又は間接のいずれかによるあらゆる接続又は連結を意味する。明瞭化のために、図２では、結合パッド２１６及び結合ワイヤ２１８の一部分のみに参照番号を付けている。
【００２１】
例えば、入力／出力（Ｉ／Ｏ）リード又はピンとすることができるいくつかの外部端子２２０が設けられる。明瞭化のために、図２では、外部端子２２０の一部のみに参照番号を付けている。外部端子２２０は、基板上の基板パッド２１０及びトレース２１２、又は直接チップ２０２及び２０４上の結合パッド２１６に接続することができる。一般的に、これらの外部端子２２０は、半導体チップ２０２及び２０４内の構成要素が、チップが収容されたパッケージの外部の構成要素とデータ／情報を交換することを可能にする。一実施形態では、これらの外部端子２２０の１つ又はそれよりも多くは、両方の半導体チップ２０２及び２０４に接続することができ、これらのチップのために機能させることができる。すなわち、チップ２０２に対してＩ／Ｏ機能を提供する端子２２０は、チップ２０４に対しても同様にＩ／Ｏ機能を提供することができる。
【００２２】
チップ２０２及び２０４（単一パッケージ内に収容された）は、通常作動で機能することができ、又は試験モードに置くことができる。通常作動では、チップ２０２とチップ２０４との間で信号が交換され、これらのチップは、データ及び情報を受信、処理、保管、及び出力するように協働することができる。試験モードでは、適正な作動を検証するためにパッケージ内でチップ２０２及び２０４の片方又は両方を機能的に試験することができる。本発明の実施形態では、チップ２０４とは完全に別途にチップ２０２を試験することができ、その逆もまた同様である。一部の実施形態では、試験モード中に信号をモニタすることができ、チップ２０２又は２０４から「読み」出すことができる。チップ２０４では、試験モードのための信号を外部試験機器から発信させることができ、又は内部発生させることができる。
【００２３】
一実施形態では、通常作動中にチップ２０２と２０４との間で信号を通信する。これらの信号は、例えば、クロック（ＣＬＫ）、クロック有効化（ＣＫＥ）、行アドレスストローブ（ＲＡＳ）、列アドレスストローブ（ＣＡＳ）、書込有効化（ＷＥ）、チップ選択（ＣＳ）、アドレス（Ａ［０：１１］）、データ（ＤＱ［０：３１］、又は簡単にＤ［０：３１］）、及びバンクアドレス（ＢＡ０、１）とすることができる。結合パッド２１６及び結合ワイヤ２１８の少なくとも一部は、直接チップ２０２とチップ２０４との間でこの通信を支持することができる。そのような結合パッド２１６は、チップ間（又はダイ間）結合パッド２１６と考えることができる。図２を参照すると、チップ２０４上のこれらのダイ間結合パッド２１６は、チップ間に延びる結合ワイヤ２１８に対応しており、例えば、「Ａ」（チップ２０２とチップ２０４との間で通信されるアドレス信号を表す）、「ＲＡＳ」（チップ２０２とチップ２０４との間で通信される指令信号を表す）、及び「ＤＱ」（チップ２０２とチップ２０４との間で通信されるデータ信号を表す）を用いて示している。チップ２０４上のこれらの結合パッド２１６は、パッケージの外部から「見えず」又は直接アクセス可能である。
【００２４】
試験モードでは、信号は、パッケージの外部にある試験機器からチップ２０２又は２０４へと供給することができる。この目的では、メモリ構成要素２０４上の結合パッド２１６の一部は、パッケージの外部から直接アクセス可能である。チップ２０４上のこれらの結合パッド２１６をチップ２０２上の結合パッド２１６として同じトレース２１２及び外部端子２２０の一部と接続するので、そのような結合パッド２１６は、チップ２０２と「共有される」と考えることができる。一実施形態では、チップ２０４上のこれらの共有結合パッド２１６は、チップ２０４を試験するために用いる信号に向けたものとすることができる。そのような信号は、例えば、ＴＥＳＴ、ＳＥＴ、ＬＯＡＤ、試験クロック（ＴＣＬＫ）、試験クロック有効化（ＴＣＫＥ）、試験行アドレスストローブ（ＴＲＡＳ）、試験列アドレスストローブ（ＴＣＡＳ）、試験書込有効化（ＴＷＥ）、試験チップ選択（ＴＣＳ）、試験データ（ＴＤＱ［０：７］、又は簡単にＴＤ［０：７］）、及び試験バンクアドレス（ＴＢＡ０、１）を含むことができる。図２を参照すると、これらの共有結合パッド２１６は、例えば、「ＴＲＡＳ」（外部からチップ２０４に通信する指令信号を表す）、及び「ＴＤＱ」（外部からチップ２０４に通信するデータ信号を表す）を用いて示している。試験モードでは、チップ２０２からの信号がチップ２０４の試験中に不注意に用いられず、かつ逆もまた同様であるように、チップ間結合パッド２１６は、トライステートとすることができる。
【００２５】
一実施形態では、例えば、ＴＥＳＴ、ＳＥＴ、及びＬＯＡＤ信号のような様々な制御信号を用いて、チップ２０４を試験モードに置くことができる。一部の実施形態では、ＴＥＳＴ信号は、高値（又はＶＤＤのような「１」）になり、パッケージ内試験中に高値を維持する。ＳＥＴ及びＬＯＡＤ信号は、初期には低値（又はＧＮＤのような「０」）とする。続いてチップ２０４上の様々な回路を試験に向けて使用可能にするために、ＳＥＴ及びＬＯＡＤ信号が、所定の期間（例えば、１０ｎｓ）にわたって強くパルス発信される。
【００２６】
一部の実施形態では、パッケージ（及び／又はＰＣＢ基板内のトレース２１２）のための電源及び接地ピンがチップ２０２と２０４との間で共有される場合には、試験モードが望ましい。他の実施形態では、チップ２０２及び２０４の各々に別々の電力面を設ける場合には、試験モードを用いなくてもよい。
【００２７】
１つ又はそれよりも多くの外部端子２２０は、メモリチップ２０４の試験専用とすることができる（すなわち、チップ２０２と２０４の間で共有されない）。一実施形態では、これらの専用端子２２０は、試験（ＴＥＳＴ）、アナログワード線電圧（ＶＣＣＰ）、及びアナログメモリ基板電圧（ＶＢＢ）に関する信号を受け取ることができる。ＴＥＳＴ信号は、一般的に、チップ２０４を試験モードに置くという機能を達成する。ＶＣＣＰ及びＶＢＢ信号は、ＶＤＤ及びＶＳＳよりも著しく高いか又は低い電圧レベルを供給することにより、チップ２０４に応力を印加するために用いる。別の実施形態では、１つの外部端子２２０のみ、すなわち、ＴＥＳＴ信号に関するものをチップ２０４の試験専用とし、ＶＣＣＰ及びＶＢＢに関する信号は、チップ２０４内部で発生させる。それによってパッケージにおけるピン数を減少させる。更に別の実施形態では、ＴＥＳＴ信号を受け取る外部端子２２０をチップ２０２と２０４の間で共有することができる。そのような場合には、メモリチップ２０４を試験モードに置くために通常作動において用いる電圧レベルとは異なる電圧レベルを外部端子に印加する。
【００２８】
チップ２０２及び２０４の各々は、通常作動又は試験モードにおいて他の回路を含むことができる。具体的に２０４は、１つ又はそれよりも多くの入力及び／又は出力バッファ２２２、マルチプレクサ２２４、レジスタ２２６、パターン発生器回路２３０、及び他の回路を含むことができる。バッファ２２２は、結合パッド２１６に接続し、チップ２０２（通常作動において）又は外部試験機器（試験モードにおいて）への又はこれらからの信号をバッファに入れることができる。パターン発生器回路２３０は、一般的に、試験モードにおいてチップ２０４を試験するために用いるパターンを発生させるという機能を達成する。そのようなパターン発生器回路２３０は、試験中にアドレス（例えば、ＴＡ）として用いるための数字シーケンスを発生させるという機能を達成することができる。マルチプレクサ２２４は、一般的に、通常作動のための用いる信号と試験モードにおいて用いる信号との間で多重化を行うという機能を達成する。各マルチプレクサ２２４は、通常作動のための信号搬送（例えば、ＤＱ［０：４］、ＲＡＳ、又はＡ）を発生させるバッファ２２２に接続した１つの入力部端子及び試験モードのための信号搬送（例えば、ＴＤＱ［０：４］、ＴＲＡＳ、又はＴＡ）を発生させる回路に接続した別の入力端子を有することができる。マルチプレクサ２２４の出力は、チップ２０４が通常作動又は試験モードのいずれにあるかに依存する。
【００２９】
チップ２０４を個別構成要素（すなわち、チップ２０２とは別々の）としてパッケージ化した場合には、チップ２０４の徹底した試験には、全試験パターンをチップ２０４に入力し、そこからこのパターンを抽出することができるように、このチップの全てのデータ、制御、及びアクセスポイントへの完全アクセスを必要とすることになる。しかし、単一パッケージでは、チップ２０４をチップ２０２と共にパッケージ化し、通常作動のためのチップ２０４の様々なアクセスポイントをチップ２０２に接続するので、マルチプレクサ２２４は、通常作動のためのチップ２０２からの信号と試験モード中の外部試験機器からの（又は内部発生させた）信号との間で多重化を行うことによってチップ２０４への完全アクセスを可能にする。チップ２０２と２０４の間で共有される外部端子２２０は、チップ２０４を別々にパッケージ化する場合には専用になる試験ピンを上述の手法で模倣することができる。
【００３０】
図３は、本発明の実施形態による２つの例示的半導体チップ２０２及び２０４の別の高レベルブロック図である。図３は、チップ２０４内の通常作動及び試験モードのためのアドレス信号搬送のために用いる回路の更なる詳細を示している。図示のように、この回路は、チップ２０４上に１つ又はそれよりも多くの結合パッド２１６、入力バッファ２２２、マルチプレクサ２２４、レジスタ２２６、及びパターン発生器回路２３０を含む。
【００３１】
チップ２０４上の結合パッド２１６及びバッファ２２２は、チップ２０２から結合ワイヤ２１８を通じてアドレス信号をＡ［０：３］を受け取る。これらのアドレス信号Ａ［０：３］（Ａ０、Ａｌ、Ａ２、及びＡ３）は、通常作動中にチップ２０２によって発生させてチップ２０４に供給される。
【００３２】
パターン発生器回路２３０は、試験カウンタ開始（ＴＣＮＴ）、ＬＯＡＤ、及び１つ又はそれよりも多くの他の制御信号を受け取る。パターン発生器回路２３０は、チップ２０４の試験モードにおいてアドレスとして用いるための数字シーケンスを発生させる。これらのアドレスは、パターン発生器回路２３０から出力される試験アドレス信号ＴＡ［０：３］（すなわち、ＴＡ０、ＴＡ１、ＴＡ２、及びＴＡ３）中で搬送される。一実施形態では、最下位ビット（ＬＳＢ）、増分又は減分、及び初期アドレスに関する情報をパターン発生器回路２３０の中にロードさせるためにＳＥＴ及びＬＯＡＤ信号を用いる。次に、パターン発生器回路２３０によりアドレスとして用いられるシーケンスの内部発生を開始するために、ＬＯＡＤ及びＴＣＮＴ信号を用いる。
【００３３】
マルチプレクサ２２４は、各々、通常作動のためのアドレス信号（すなわち、Ａ［０：３］）を供給するバッファ２２２に接続した１つの入力端子、及び試験モードのためのアドレス信号（すなわち、ＴＡ［０：３］）を供給するパターン発生器回路２３０に接続した別の入力端子を有する。マルチプレクサ２２４は、通常作動のために用いる信号と試験モードにおいて用いる信号との間で多重化を行うという機能を達成する。マルチプレクサ２２４は、ＴＣＮＴ信号を用いて制御することができるか又は使用可能にすることができる。チップ２０４が通常作動にある場合には（ＴＣＮＴ信号が、例えば、「低値」のような１つの値を有する）、マルチプレクサ２２４は、アドレス信号Ａ［０：３］を出力することになる。チップ２０４が試験モードにある場合には（ＴＣＮＴ信号が、例えば、「高値」のような別の値を有する）、マルチプレクサ２２４は、試験アドレス信号ＴＡ［０：３］を出力することになる。
【００３４】
アドレスレジスタ２２６は、通常作動中又は試験モードにおいてアドレスとして用いるために、マルチプレクサ２２４からの出力を受け取って保管する。
【００３５】
図４は、本発明の実施形態による試験のためのパターンを内部発生させるためのシステム１０を例示している。一実施形態では、システム１０は、図２及び３を参照して上記に示して説明したパターン発生器回路２３０に向けての実施例とすることができる。
【００３６】
システム１０は、例えば、シリコン又は他の適切な材料から形成したモノリシック半導体構造体又はダイとすることができる集積回路（ＩＣ）「チップ」上に実施及び組込むことができる。そのようなチップは、動的ランダムアクセスメモリ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、静的ＲＡＭ（ＳＲＡＭ）、不揮発性ＲＡＭ（ＮＶＲＡＭ）、プログラマブル読取専用メモリ（ＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、又はいずれかの他の適切なメモリチップとすることができる。また、チップは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理装置（ＰＬＤ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロプロセッサ、マイクロコントローラ、又はデジタル信号プロセッサ（ＤＳＰ）、又は他の適切な論理チップとすることができる。表面上に回路１０を組み込んだチップは、それ自体でパッケージ化することができ、又はチップは、複数のチップを収容するパッケージ内の１つのチップとすることができる。
【００３７】
メモリチップ内に実施した（論理チップ内に埋め込んだ）集積回路メモリは、一般的にいくつかのメモリ位置又はセルから成る。これらのセルは、物理的に行及び列で配列される。各メモリセルは、その位置を一意的に識別するそれぞれの「列アドレス」及び「行アドレス」を有する。行及び列アドレスは、数値とすることができる。例えば、行アドレスは、１２ビットの２進数とすることができ、列アドレスは、８ビットの２進数とすることができる。データ又は情報の入力及び検索（書込／読取）に向けてメモリセルをアクセスするためにメモリチップ上に設置した周辺回路に行及び列アドレスを供給する。
【００３８】
システム１０は、一般的に、システム１０を表面上に組み込む集積回路装置（又はチップ）の試験に対して用いるパターンを発生させるという機能を達成する。これらのパターンは、試験中に用いられるデータ又はアドレスのシーケンスとすることができる。明瞭化のために、本説明の残りの部分では、このシーケンスをアドレスとして用いるシステム１０の実施形態（及び関連の方法及び装置）を主に説明するが、本発明は、そのように限定されないことを理解すべきである。そのようなアドレスシーケンスは、埋め込みメモリを有するメモリチップ又は論理チップにおいて見ることができるもののような１つ又はそれよりも多くのメモリアレイ内の様々なセルに対する１つ又はそれよりも多くのアドレスを含むことができる。適切なメモリセルにアクセスするために、周辺回路にこのアドレスシーケンスを供給することができる。メモリセルに対する行及び列アドレスをチップ内で内部発生させ、従って、試験中にチップへのアドレス供給のための外部ピンが必要とされないので、システム１０は有利である。
【００３９】
図示のように、システム１０は、行試験アドレスシーケンサ１２及び列試験アドレスシーケンサ１４を含むことができる。これらの試験アドレスシーケンサ１２及び１４は、それぞれ、行及び列に対するアドレスシーケンスを発生させるという機能を達成することができる。一部の実施形態では、これらのアドレスシーケンスは、本質的に初期値からの増分又は減分値とすることができる。すなわち、試験アドレスシーケンサ１２及び１４の各々は、何らかのそれぞれの初期値から例えば、１、２、４、８のような増分又は減分で「カウントアップ」又は「カウントダウン」することができる。
【００４０】
行試験アドレスシーケンサ１２は、初期行アドレス、初期行アドレスにおける最下位ビット（ＬＳＢ）、及び増分（又は減分）に関する情報を受け取ることができる。図４に示すように、一実施形態では、例えば、試験データ（ＴＤＱ［０：７］、又は簡単にＴＤ［０：７］）、行最下位ビット１設定（ＳＲＬＳＢ１）、行最下位ビット２設定（ＳＲＬＳＢ２）、及び行カウントダウン（ＣＲＮＴＤ）を含むいくつかの信号を用いて上記情報を行試験アドレスシーケンサ１２に搬送する。すなわち、ＴＤ［０：７］信号は、初期値（又は行アドレス）に関する情報又はデータを搬送することができる。ＣＲＮＴＤ信号は、行試験アドレスシーケンサに初期値からカウントアップ（増分）又はカウントダウン（減分）させるための情報又はデータを搬送することができる。ＴＤ［０：７］信号及びＳＲＬＳＢ１、ＳＲＬＳＢ２信号は、初期値のための最下位ビット（ＬＳＢ）を定めるための情報又はデータを搬送することができる。行試験アドレスシーケンサ１２が数える増分又は減分のサイズ（例えば、１、２、４等）は、初期値においてどのビットがＬＳＢとして定められるかに依存する。
【００４１】
初期行アドレス、ＬＳＢ、及び増分（又は減分）に関する情報は、指令信号ＳＥＴ及びＬＯＡＤを用いて、行試験アドレスシーケンサ１２の中にロードすることができる。一部の実施形態では、初期行アドレスは、試験データに関する情報を搬送するために利用可能な試験データＴＤ信号の数よりも多いビット数を有することができる。この場合には、初期アドレスにおけるビット数を拡張するために、試験データＴＤ信号を用いたロードを一回よりも多くの回数実行することができる。例えば、初期行アドレスが１６ビットによって表されるがロードにおいて、８つのみの試験データＴＤ信号しか利用できない場合には、２回のロード操作を実行することができる。行試験アドレスシーケンサ１２は、第１のロード行アドレス（ＬＲＡ１）信号及び第２のロード行アドレス（ＬＲＡ２）信号を受け取ることができる。第１のロード行アドレス（ＬＲＡ１）信号は、初期行アドレスの最初の８ビットをシステム１０の中にロードする１回目のロード操作をトリガするか又は有効にする。第２のロード行アドレス（ＬＲＡ２）信号は、初期行アドレスの次の８ビットをロードする２回目のロード操作をトリガするか又は有効にする。
【００４２】
情報を行試験アドレスシーケンサ１２にロードした後に、例えば、試験カウンタ開始（ＴＣＮＴ）信号を用いてシーケンス（又は行アドレス）の発生を開始する。ＴＣＮＴ信号は、例えば、ＳＥＴ及びＬＯＡＤ信号を用いて試験モード中にロードすることができる。行試験アドレスシーケンサは、行アドレス有効化（ＲＡＥＮ）信号を受け取ることができる。一実施形態では、行試験アドレスシーケンサ１２は、同期設計のためのクロック（ＣＬＫ）信号を受け取ることができ、他の実施形態では、非同期設計のためにクロック信号は必要としない。行試験アドレスシーケンサ１２は、試験行アドレス（ＴＲＡ［０：１１］）信号を出力し、この信号は、メモリアレイのための行アドレスバッファに印加することができる。ＴＲＡ［０：１１］信号は、メモリアレイ内の特定の行におけるメモリセルにアクセスするために用いることができる値シーケンス（行アドレスに対応して）を搬送することができる。
【００４３】
列試験アドレスシーケンサ１４は、行試験アドレスシーケンサ１２と同様に作動させることができる。列試験アドレスシーケンサ１４は、初期行アドレス、最下位ビット、及び増分（又は減分）に関する情報を受け取ることができる。一実施形態では、例えば、試験データＴＤ［０：７］、列カウントダウン（ＣＣＮＴＤ）、列最下位ビット設定（ＳＣＬＳＢ）を含むいくつかの信号を用いて上記情報を行試験アドレスシーケンサ１２に搬送する。ＴＤ［０：７］信号は、初期値（又は列アドレス）に関する情報又はデータを搬送することができる。ＣＣＮＴＤ信号は、列試験アドレスシーケンサに初期値からカウントアップ又はカウントダウンさせるための情報又はデータを搬送することができる。ＴＤ［０：７］信号及びＳＣＬＳＢ信号は、初期値のための最下位ビット（ＬＳＢ）を定めるための情報又はデータを搬送することができる。列試験アドレスシーケンサ１４が数える増分又は減分のサイズ（例えば、１、２、４等）は、初期値におけるどのビットがＬＳＢとして定められるかに依存する。初期行アドレス、ＬＳＢ、及び増分（又は減分）に関する情報は、指令信号ＳＥＴ及びＬＯＡＤを用いて列試験アドレスシーケンサ１４の中にロードすることができる。初期列アドレスをロードする操作をトリガするか又は有効にするためにロード列アドレス（ＬＣＡ）信号を用いることができる。
【００４４】
情報を列試験アドレスシーケンサ１４にロードした後に、例えば、試験カウンタ開始（ＴＣＮＴ）信号を用いてシーケンス（又は列アドレス）の発生を開始する。列試験アドレスシーケンサ１４はまた、ＣＬＫ信号、読取（ＲＤ）信号、及び書込（ＷＲ）信号を受け取る。列試験アドレスシーケンサ１４は、試験列アドレス（ＴＣＡ［０：７］）信号を出力することができ、この信号は、メモリアレイのための列アドレスバッファに付加することができる。ＴＣＡ［０：７］信号は、メモリアレイ内の特定の列におけるメモリセルにアクセスするために用いることができる値シーケンス（列アドレスに対応して）を搬送することができる。
【００４５】
一実施形態では、バースト作動を模擬するために、ＴＣＡ［０：７］信号の試験列アドレスを列試験アドレスシーケンサ１４から出力することができる。バースト作動では、単一の読取（ＲＤ）又は書込（ＷＲ）指令に応じて複数の連続列アドレスにおけるデータにアクセスし、従って、データのより高速なアクセスを可能にする。バースト作動では、列アドレス群にアクセスするために最初の列アドレスのみが必要である。単一のバースト作動によってアクセスする列数をバースト長と呼ぶ。例えば、バースト作動において８つの列をアクセスする場合は、バースト長は８であり、８つ全ての列からのデータにアクセスするのに最初の列のアドレスのみが必要である。ＩＣチップにおけるバースト作動を模擬するために、列試験アドレスシーケンサ１４は、望ましいバースト長に従って試験列アドレスを出力することができる。すなわち、全ての列アドレスをＴＣＡ［０：７］信号に出力するということではない。全てではなく、各群における最初の列におけるアドレスのみを供給する。従って、８というバースト長では、０、８、１６、等々という列におけるアドレスを列試験アドレスシーケンサ１４からＴＣＡ［０：７］信号の中に出力することになる。そのようなバースト作動に関する詳細は、図１５に示しており、これを参照して説明する。
【００４６】
初期行又は列アドレス、並びにこの初期行又は列アドレスにおける最下位ビットに関する情報をロードするための試験データ信号（ＴＤＱ［０：７］、又は簡単にＴＤ［０：７］）の使用は、複数の目的で同じ回路を用いるという点で有利である。すなわち、試験データＴＤ信号を扱う結合パッド２１６及びバッファ２２２は、アドレスを発生させるために用いる情報をロードするためにも用いられる。それによってシステム１０を表面上に実装するチップ内の領域が節約される。
【００４７】
行試験アドレスシーケンサ１２及び列試験アドレスシーケンサ１４への入力信号の一部分（最大で全て）は、同じか又は別々の集積回路チップ上の回路から供給することができる。例えば、一実施形態では、本明細書にその全体が引用によって組み込まれている２００１年９月２８日出願の「集積回路装置の試験」という名称の関連の米国特許出願出願番号第０９／９６７、３８９号に説明されているように、ＴＤ［０：７］信号は、データ出力回路又は外部試験出力回路から供給することができる。
【００４８】
試験行アドレス（ＴＲＡ［０：１１］）及び試験列アドレス（ＴＣＡ［０：７］）信号は、各メモリチップの試験のためのアドレスシーケンスを搬送することができる。これらの信号を用いると、あらゆる特定の行／列アドレスから開始される様々な段階（１、２、４、８等）における行及び列の増分／減分に従って集積回路チップ内のメモリアレイセルがアドレス可能である。すなわち、システム１０は、集積回路メモリの試験において著しい柔軟性をもたらす。
【００４９】
作動時に、行試験アドレスシーケンサ１２及び列試験アドレスシーケンサ１４の各々において、それぞれの開始又は初期数字（行アドレス又は列アドレスとすることができる）に関する情報をＴＤ［０：７］信号を通じてロードする。行試験アドレスシーケンサ１２におけるこの初期数字は、初期行アドレスに対するものとすることができる。列試験アドレスシーケンサ１４における初期数字は、初期列アドレスに対するものとすることができる。各初期数字における最下位ビット（ＬＳＢ）に関する情報は、ＴＤ［０：７］信号及びＳＲＬＳＢ１、ＳＲＬＳＢ２、及びＳＣＬＳＢによって供給される。初期数字からカウントが進むと同時に、ＬＳＢ設定は、増分／減分のサイズを制御する。試験アドレスシーケンサ１２及び１４に初期数字から「カウントアップ」又は「カウントダウン」を行わせるために、それぞれのシーケンサにＣＲＮＴＤ及びＣＣＮＴＤ信号を印加する。一実施形態では、それぞれのカウントダウン信号が高（論理１）値を有する場合は、その試験アドレスシーケンサは、カウントアップし、カウントダウン信号が低（論理０）値を有する場合は、その試験アドレスシーケンサは、カウントダウンする。行試験アドレスシーケンサ１２及び列試験アドレスシーケンサ１４の中に適切な情報をロードした後に、例えば、試験カウンタ開始（ＴＣＮＴ）信号の印加により、試験行アドレス及び試験列アドレスの発生を始動する。
【００５０】
ＬＳＢに対するあらゆる初期数字及び設定に対して、同じアドレス群を発生させることになる。ＬＳＢに対する異なる初期数字及び設定間なので、行試験アドレスシーケンサ１２又は列試験アドレスシーケンサ１４がカウントを行っている時にアドレスの順番又はシーケンスのみが異なることになる。
【００５１】
ここで、例えば、簡略化のために３つのアドレスビット（Ａ０、Ａ１、Ａ２）のいずれかの組合せによって定められる８つのアドレスのみが存在すると仮定する。初期アドレスが、Ａ０＝０、Ａ１＝０、及びＡ２＝０によって定められるように選択し、Ａ０をＬＳＢとして選択した場合には、カウント方向は、カウントアップに設定され、得られるシーケンスは次のようになる。
【００５２】
（表）
2008537999.tif 000003
【００５３】
別の例として、初期アドレスが、Ａ０＝０、Ａ１＝１、及びＡ２＝１によって定められるように選択し、Ａ１をＬＳＢとして選択した場合には、カウント方向は、カウントダウンに設定され、得られるシーケンスは次のようになる。
【００５４】
（表）
2008537999.tif 000004
【００５５】
更に別の例では、初期アドレスが、Ａ０＝１、Ａ１＝１、及びＡ２＝０によって定められるように選択し、Ａ２をＬＳＢとして選択した場合には、カウント方向は、カウントアップに設定され、得られるシーケンスは次のようになる。
【００５６】
（表）
2008537999.tif 000005
【００５７】
図５Ａ及び５Ｂは、本発明の実施形態による試験行アドレスシーケンサ１２のための例示的実施例のブロック図である。図５Ａ及び５Ｂに示す実施例は、単に例示的であり、当業者には理解されるように、他の実施例も想定しており、これらの他の実施例も本発明の範囲内であることを理解すべきである。
【００５８】
図５Ａを参照すると、試験行アドレスシーケンサ１２における一実施例は、行アドレス最下位ビット（ＬＳＢ）ラッチ構成要素２０、行初期アドレスラッチ構成要素２２、及び行試験アドレスカウンタ２４を含む。
【００５９】
行初期アドレスラッチ構成要素２２は、一般的に、カウントを進めることができる開始又は初期数字（又は行アドレス）を定めるために用いるＴＤ［０：７］信号値をラッチするという機能を達成する。一実施形態では、この初期数字は、１２ビット２進数（アドレス）とすることができる。１つ又はそれよりも多くのラッチ要素を含むことができる行初期アドレスラッチ構成要素２２は、ＣＲＮＴＤ信号を受け取り、アドレス（ＡＲ［０：７］及びＡＲ*［０：７］）信号を出力する。これらのアドレス信号は、カウントを始める初期行に対するアドレスを指定する。
【００６０】
行ＬＳＢラッチ構成要素２０は、一般的に、カウントに向けて最下位ビットを定めるために用いるＴＤ［０：７］信号値をラッチするという機能を達成する。ＳＲＬＳＢ２及びＳＲＬＳＢ１信号は、行アドレスカウントに向けてＬＳＢを設定するために用いる。行ＬＳＢラッチ構成要素２０は設定（ＳＥＴＲ［０：１１］）信号を出力する。ＳＥＴＲ［０：１１］信号は、カウント中に行試験アドレスカウンタ２４内のどのビットを最下位ビット（ＬＳＢ）として用いることになるかを判断する役割を達成する。
【００６１】
行ＬＳＢラッチ構成要素２０及び行初期アドレスラッチ構成要素２２は、同じバッファの組を用いて別々にロードすることができる。
【００６２】
行試験アドレスカウンタ２４は、ラッチ構成要素２０及び２２に接続する。本明細書で用いる用語「連結」、「接続」、又はこれらのあらゆる変形は、２つ又はそれよりも多くの要素の間の直接又は間接のいずれかによるあらゆる連結又は接続を意味する。行試験アドレスカウンタ２４は、ラッチ２０及び２２からのＳＥＴＲ［０：１１］及びＡＲ［０：７］、ＡＲ*［０：７］信号を用いてＴＲＡ［０：１１］信号を発生させ、続いてこのＴＲＡ［０：１１］信号をアドレスバッファに供給する。行試験アドレスカウンタ２４は、一般的に、試験に対して一連の行アドレスを「カウント」するという機能を達成する。
【００６３】
図５Ｂを参照すると、試験行アドレスシーケンサ１２における別の実施例は、（Ｍ＋１）ビットカウンタ２６、ＮＡＮＤゲート２７、及びインバータ２８、２９を含む。明示的に示していないが、この実施例も、同様に行ＬＳＢラッチ構成要素及び行初期アドレスラッチ構成要素を含むことができる。
【００６４】
行ＬＳＢラッチ構成要素は、最下位ビット（ＬＳＢ）を設定するために、カウンタ２６にＭ＋１個の行設定（ＳＲ）信号（すなわち、ＳＲ［０：Ｍ］、又はＳＲ０、ＳＲ１、・・・、ＳＲＭ）を供給する。行初期アドレスラッチ構成要素は、初期行アドレスを設定するために、カウンタ２６にＭ＋１個の初期行アドレス（Ａ）信号（すなわち、Ａ［０：Ｍ］、又はＡ０、Ａ１、・・・、ＡＭ）を供給する。すなわち、これらの信号は、初期行アドレスとして用いることができるＭ＋１ビットの行アドレスに関する情報を提供する。
【００６５】
ＮＡＮＤゲート２７は、例えば、行アドレスストローブ（ＲＡＳ）、試験カウンタ開始（ＴＣＮＴ）、及びＬＯＡＤのような指令信号を受け取る。ＮＡＮＤゲート２７は、局所カウンタクロック（ＬＣＫ）信号を出力する。カウンタ２６は、ＬＣＫ信号、並びに行カウントダウン（ＲＣＮＴＤ）及びロード行アドレス（ＬＲＡ）のような他の指令信号を受け取る。カウンタ２６はまた、行初期アドレスラッチ構成要素からアドレス（Ａ［０：Ｍ］）信号を受け取り、行ＬＳＢラッチ構成要素から行設定（ＳＲ［０：Ｍ］）信号を受け取る。
【００６６】
作動時には、ロード行アドレス（ＬＲＡ）信号が作動すると、アドレス（Ａ［０：Ｍ］）信号を通じてカウンタ２６の中に初期アドレスをロードする。行設定ＬＳＢ（ＳＲ［０：Ｍ］）信号を用いてＬＳＢを設定する。ＬＣＫ信号によってカウンタ２６は、カウントを始める。カウント方向（増分又は減分のいずれか）は、行カウントダウン（ＲＣＮＴＤ）信号によって制御される。カウンタ２６は、Ｍ＋１個の出力（Ｑ）信号（すなわち、Ｑ［０：Ｍ］、又はＱ０、Ｑ１、・・・、ＱＭ）を出力し、このＭ＋１個の出力（Ｑ）信号は、表面上にカウンタ２６を収容する半導体チップ（例えば、チップ２０４）内の様々な位置を試験するための行アドレスのために用いることができる。
【００６７】
試験行アドレスシーケンサ１２のこの実施例における例示的タイミング図３００を図１４に示している。
【００６８】
図６Ａ及び６Ｂは、本発明の実施形態による試験列アドレスシーケンサ１４の例示的実施例のブロック図である。図６Ａ及び６Ｂに示す実施例は、単に例示的であり、当業者には理解されるように、他の実施例も想定しており、これらの他の実施例も本発明の範囲内であることを理解すべきである。
【００６９】
図６Ａを参照すると、試験列アドレスシーケンサ１４の一実施形態は、列最下位ビット（ＬＳＢ）ラッチ構成要素３０、列初期アドレスラッチ構成要素３２、及び列試験アドレスカウンタ３４を含む。
【００７０】
列初期アドレスラッチ構成要素３２は、一般的に、カウントを進めることができる開始又は初期数字（又は列アドレス）を定めるために用いるＴＤ［０：７］信号値をラッチするという機能を達成する。一実施形態では、この初期数字は、８ビット２進数（アドレス）とすることができる。１つ又はそれよりも多くのラッチ要素を含むことができる列初期アドレスラッチ構成要素３２は、ＣＣＮＴＤ信号を受け取り、アドレス（ＡＣ［０：７］及びＡＣ*［０：７］）信号を出力する。これらのアドレス信号は、カウントを始める初期列に対するアドレスを指定する。
【００７１】
列ＬＳＢラッチ構成要素３０は、一般的に、カウントに向けて最下位ビットを定めるために用いるＴＤ［０：７］信号値をラッチするという機能を達成する。ＳＣＬＳＢ信号は、列アドレスカウントに向けてＬＳＢを設定するのに使用される。列ＬＳＢラッチ構成要素２０は、設定（ＳＥＴＣ［０：７］）信号を出力する。ＳＥＴＣ［０：７］信号は、カウント中に列試験アドレスカウンタ３４内のどのビットを最下位ビット（ＬＳＢ）として用いることになるかを判断する役割を達成する。
【００７２】
列試験アドレスカウンタ３４は、ラッチ構成要素３０及び３２に接続する。列試験アドレスカウンタ３４は、ラッチ構成要素３０及び３２からのＳＥＴＣ［０：１１］及びＡＣ［０：７］、ＡＣ*［０：７］信号を用いてＴＣＡ［０：７］信号を発生させ、続いてこのＴＣＡ［０：７］信号をアドレスバッファに供給する。列試験アドレスカウンタ３４は、一般的に、試験に対して一連の行アドレスを「カウント」するという機能を達成する。
【００７３】
列ＬＳＢラッチ構成要素３０及び列初期アドレスラッチ構成要素３２は、同じバッファの組を用いて別々にロードすることができる。
【００７４】
図６Ｂを参照すると、試験列アドレスシーケンサ１４は、（Ｎ＋１）ビットカウンタ３５、ＮＡＮＤゲート３６、３７、ＮＯＲゲート３８、及びインバータ３３、３５、及び３９を含む。明示的に示していないが、この実施例も、同様に列ＬＳＢラッチ構成要素及び列初期アドレスラッチ構成要素を含むことができる。
【００７５】
列ＬＳＢラッチ構成要素は、最下位ビット（ＬＳＢ）を設定するためにカウンタ３５にＮ＋１個の列設定（ＳＣ）信号（すなわち、ＳＣ［０：Ｎ］、又はＳＣ０、ＳＣ１、・・・、ＳＣＮ）を供給する。列初期アドレスラッチ構成要素は、初期列アドレスを設定するためにカウンタ３５にＮ＋１個の初期行アドレス（Ａ）信号（すなわち、Ａ［０：Ｎ］、又はＡ０、Ａ１、・・・、ＡＮ）を供給する。すなわち、これらの信号は、初期列アドレスとして用いることができるＮ＋１ビットの列アドレスに関する情報を提供する。
【００７６】
ＮＡＮＤゲート３６及び３７は、例えば、ＲＷ、ＬＯＡＤ、試験カウンタ開始（ＴＣＮＴ）、及びクロック（ＣＬＫ）のような指令信号を受け取る。これらの信号からは、局所カウンタクロック（ＬＣＫ）信号が発生される。カウンタ３５は、ＬＣＫ信号及び列カウントダウン（ＣＣＮＴＤ）及び列アドレスロード（ＬＣＡ）のような他の指令信号を受け取る。カウンタ３５はまた、列初期アドレスラッチ構成要素からアドレス（Ａ［０：Ｎ］）信号を受け取り、列ＬＳＢラッチ構成要素から列設定（ＳＣ［０：Ｎ］）信号を受け取る。
【００７７】
作動時には、列アドレスロード（ＬＣＡ）信号が作動すると、アドレス（Ａ［０：Ｎ］）信号を通じてカウンタ３５の中に初期アドレスがロードされる。ＬＳＢは、列設定ＬＳＢ（ＳＣ［０：Ｍ］）信号を用いて設定する。ＬＣＫ信号によってカウンタ３５は、カウントを始める。カウント方向（増分又は減分のいずれか）は、列カウントダウン（ＣＣＮＴＤ）信号によって制御される。カウンタ３５は、Ｎ＋１個の出力（Ｑ）信号（すなわち、Ｑ［０：Ｎ］、又はＱ０、Ｑ１、・・・、ＱＮ）を出力し、このＮ＋１個の出力（Ｑ）信号は、表面上にカウンタ３５を収容する半導体チップ（例えば、チップ２０４）内の様々な位置を試験するための列アドレスに向けて用いることができる。
【００７８】
図７は、本発明の実施形態による行試験アドレスカウンタ２４の概略図である。図７に示す実施例は、単に例示的であり、当業者には理解されるように、他の実施例も想定しており、これらの他の実施例も本発明の範囲内であることを理解すべきである。
【００７９】
行試験アドレスカウンタ２４は、別々に２６ａ〜ｌとラベル付けされたいくつかの試験カウンタ区画（ｔｓｔ＿ｃｎｔｒ＿ｓｅｃ）２６を含むことができる。試験カウンタ区画２６は、カウンタを実施するために直列に又はカスコードに連結することができる。すなわち、１つの試験カウンタ区画２６の１つ又はそれよりも多くの出力信号（Ｔ１、Ｔ２）を次の区画２６に入力信号（Ｆ１、Ｆ２）として印加する。ＬＲＡ１信号の印加に応じて行アドレスビット信号（ＡＲ［０：７］及び／又はＡＲ*［０：７］）のそれぞれの１つを受け取るように試験カウンタ区画２６ａ〜ｈの第１の群を接続する。ＬＲＡ２信号の印加に応じて行アドレスビット信号（ＡＲ［０：７］及び／又はＡＲ*［０：７］）のそれぞれの１つを受け取るように試験カウンタ区画２６ｉ〜ｌの第２の群を接続する。言い換えれば、行初期アドレスラッチ構成要素２２から初期アドレスをロードするために、ＬＲＡ１及びＬＲＡ２信号を試験カウンタ区画２６ａ〜ｌに印加する。
【００８０】
一実施形態では、行試験アドレスシーケンサ１２を設定するために、２つのサイクル（例えば、ＣＬＫ信号の）を要求することができる。第１のサイクルでは、試験カウンタ区画２６ａ〜ｈの第１の群に初期行アドレス及び最下位ビットに関するそれぞれの値をロードし、第２のサイクルでは、試験カウンタ区画２６ｉ〜ｌの第２の群に初期行アドレス及び最下位ビットに関するそれぞれの値をロードする。
【００８１】
各試験カウンタ区画２６ａ〜ｌは、ＣＲＮＴＤ信号及びＳＥＴＲ［０：１１］信号のそれぞれの１つを受け取る。ＳＥＴＲ［０：１１］信号は、一般的に、カウントが１、２、４、８のような増分で進むように、試験カウンタ区画２６のうちの１つの中に保管したビットのうちの１つを最下位ビット（ＬＳＢ）として指定するという機能を達成する。試験カウンタ区画２６ａ〜ｌは、出力ＴＲＡ［０：１１］信号（試験カウンタ区画のＱ*出力端子に現れる）中で搬送される行アドレスとすることができるシーケンス数字をまとめて出力する。ＴＲＡ［０：１１］信号は、試験中の特定行のアクセスに向けてメモリアレイの周辺回路に搬送することができる。
【００８２】
図示の実施形態では、行試験アドレスカウンタ２４は、適切なクロック信号とタイミングを合わせた同期カウンタとすることができる。特に、ＬＣＫ又はＬＣＫ*信号が、例えば、高作動状態になる時と実質的に同時に、Ｑ／Ｑ*出力端子における信号が切り換わる。ＲＡＥＮ及びＴＣＮＴ信号を受け取るシフトレジスタカウント発生器２８は、行カウント開始（ＳＲＣＮＴ）信号を発生させる。ＳＲＣＮＴ信号は、ＬＣＫ及びＬＣＫ*信号を発生させるために用いる。ＬＣＫ及びＬＣＫ*信号は、試験カウンタ区画２６ａ〜ｌのクロック入力に印加し、それによって試験アドレスカウンタ２４は、ＴＲＡ［０：１１］信号中で搬送される行アドレスシーケンスを出力する。
【００８３】
図８は、本発明の実施形態による列試験アドレスカウンタ３４の概略図である。図８に示す実施例は、単に例示的であり、当業者には理解されるように、他の実施例も想定しており、これらの他の実施例も本発明の範囲内であることを理解すべきである。
【００８４】
列試験アドレスカウンタ３４は、別々に２６ｍ〜ｓとラベル付けされたいくつかの試験カウンタ区画（ｔｓｔ＿ｃｎｔｒ＿ｓｅｃ）２６を含むことができる。試験カウンタ区画２６ｍ〜ｓは、カウンタを実施するために直列に又はカスコードに連結することができる。より具体的には、１つの試験カウンタ区画２６の１つ又はそれよりも多くの出力信号（Ｔ１、Ｔ２）を次の区画２６に入力信号（Ｆ１、Ｆ２）として印加する。ＬＲＡ信号の印加に応じて列アドレス信号（ＡＣ［０：７］及び／又はＡＣ*［０：７］）のそれぞれの１つを受け取るように試験カウンタ区画２６ｍ〜ｓを接続する。
【００８５】
各試験カウンタ区画２６ｍ〜ｓは、ＣＣＮＴＤ信号及びＳＥＴＲ［０：１１］信号のそれぞれの１つを受け取る。ＳＥＴＣ［０：７］信号は、一般的に、カウントが１、２、４、８のような増分で進むように、試験カウンタ区画２６のうちの１つの中に保管したビットのうちの１つを最下位ビット（ＬＳＢ）として指定するという機能を達成する。試験カウンタ区画２６ｍ〜ｓは、出力ＴＣＡ［０：７］信号（試験カウンタ区画のＱ*出力端子に現れる）中で搬送される列アドレスとすることができるシーケンス数字をまとめて出力する。ＴＲＡ［０：７］信号は、試験中の特定列のアクセスに向けてメモリアレイの周辺回路に搬送することができる。一実施形態では、試験カウンタ区画２６ｍ〜ｓには、初期列アドレス及び最下位ビットに関するそれぞれの値をロードすることができる（同期設計では、このロードは、単一のクロックサイクルで完了することができる）。
【００８６】
図示の実施形態では、列試験アドレスカウンタ３４は、適切なクロック信号とタイミングを合わせた同期カウンタとすることができる。特に、ＬＣＫ又はＬＣＫ*信号が、例えば、アクティブハイになる時と実質的に同時に、Ｑ／Ｑ*出力端子における信号が切り換わる。ＴＣＮＴ信号は、ＬＣＫ及びＬＣＫ*信号を発生させるために用いられる。ＬＣＫ及びＬＣＫ*信号は、試験カウンタ区画２６ｍ〜ｓのクロック入力に印加し、それによってＴＣＡ［０：７］信号中で搬送される列アドレスシーケンスを試験アドレスカウンタ３４に出力させる。
【００８７】
図９は、本発明の実施形態による試験カウンタ区画２６の概略図である。図９に示す実施例は、単に例示的であり、当業者には理解されるように、他の実施例も想定しており、これらの他の実施例も本発明の範囲内であることを理解すべきである。試験カウンタ区画２６は、他の試験カウンタ区画２６と協働して、これらの試験カウンタ区画２６の中にロードすることができるあらゆる初期値から設定された増分又は減分でカウントを行う。
【００８８】
図示のように、試験カウンタ区画２６は、ビット信号（ＳＥＴＲ［ｉ］、ＳＥＴＣ［ｉ］）を受け取る入力ノードＳＥＴ、初期アドレス（行又は列）に関するビット信号（ＡＲ［ｉ］、ＡＲ*［ｉ］：ＡＣ［ｉ］、ＡＣ*［ｉ］）を受け取る入力ノードＡ、Ａ*、カウントダウン（ＣＲＮＴＤ、ＣＣＮＴＤ）信号を受け取る入力ノードＣＮＴＤ、この試験カウンタ区画２６が接続した別の試験カウンタ区画２６からの信号を受け取る入力ノードＦ１、Ｆ２、クロック（ＬＣＫ、ＬＣＫ*）信号を受け取る入力ノードＣＫ、ＣＫ*、及びロード行アドレス（又は列アドレスロード）信号を受け取る入力ノードＬ、Ｌ*を有する。
【００８９】
試験カウンタ区画２６は、シフトレジスタの一部を形成することができるフリップフロップ４０を含むことができる。一実施形態では、このフリップフロップ４０は、ポジティブエッジトリガ式Ｄ設定−再設定フリップフロップ（ｄｆｆ＿ｓｒ）とすることができる。アドレスロード（ＬＲＡ又はＬＣＡ）信号値に依存して、通過ゲート４２（明瞭化のためにその片方のみをラベル付けしている）を通じてフリップフロップ４０の設定（Ｓ）及び再設定（Ｒ）入力にアドレスビット信号（ＡＲ［ｉ］、ＡＲ*［ｉ］：ＡＣ［ｉ］、ＡＣ*［ｉ］）を印加することができる。それによって、初期アドレスのそれぞれのビットを試験カウンタ区画２６内で設定することが可能になる。試験アドレスカウンタが、カウントアップしているか又はカウントダウンしているかに依存して、フリップフロップ４０の出力Ｑ、Ｑ*信号のいずれかを試験カウンタ区画２６のそれぞれの出力アドレスビット信号（ＴＲＡ［ｉ］又はＴＣＡ［ｉ］）に向けて用いることができる。試験アドレスカウンタがカウントアップしている場合は、ＣＮＴＤノードにおける入力信号値（ＣＲＮＴＤ又はＣＣＮＴＤ）は、低値（論理０）になり、試験アドレスカウンタがカウントダウンしている場合は、ＣＮＴＤノードにおける信号値は、高値（論理１）になる。
【００９０】
試験カウンタ区画２６のＦ１、Ｆ２、及びＳＥＴノードにおける信号値に依存して、フリップフロップ４０の出力Ｑ、Ｑ*信号は、Ｄ入力における入力としてフィードバックすることができる。カウントにおいて試験カウンタ区画２６へのビット値が最下位ビットであることが望ましい場合には、ＳＥＴ入力ノードにおける信号（ＳＥＴＲ［ｉ］又はＳＥＴＣ［ｉ］）の値は高値になり、Ｑ*信号は、Ｄ入力にフィードバックされることになる。そうでなければ、Ｆ１及びＦ２信号値に依存して、Ｑ又はＱ*信号のいずれかがＤ入力にフィードバックされることになる。Ｆ１信号及びＦ２信号は、常に互いの補完体とすることができることに注意されたい。試験カウンタ区画２６は、別の試験カウンタ区画２６に出力することができるＴ１、Ｔ２信号を発生させるために、Ｆ２信号に対して論理を実行する。
【００９１】
本発明の実施形態によるフリップフロップ４０のための例示的実施例の概略図を図１０に示している。通過ゲート４２のための例示的実施例の概略図は、図１３に示している。
【００９２】
図１１Ａ及び１１Ｂは、本発明の実施形態による設定アドレスラッチ５０のための例示的実施例の概略図である。図１１Ａ及び１１Ｂに示す実施例は、単に例示的であり、当業者には理解されるように、他の実施例も想定しており、これらの他の実施例も本発明の範囲内であることを理解すべきである。
【００９３】
行初期アドレスラッチ構成要素２２及び列初期アドレスラッチ構成要素２２（例えば、それぞれ図５Ａ及び６Ａに示している）を実施するために、複数のそのような初期アドレスラッチ５０を用いることができる。一実施形態では、行初期アドレスラッチ構成要素２２及び列初期アドレスラッチ構成要素３２の各々において、８個のそのような初期アドレスラッチを用いることができる。
【００９４】
図１１を参照すると、一実施例において、初期アドレスラッチ５０は、ＣＮＴＤノードにおいて適切なカウントダウン信号（ＣＲＮＴＤ又はＣＣＮＴＤ）を受け取り、ＴＤＡノードにおいてそれぞれの試験データ（ＴＤ［ｉ］）ビット信号を受け取る。初期アドレスラッチ５０は、一般的に、初期アドレスの一部として試験アドレスカウンタ内への入力におけるそれぞれの試験データビット信号値をラッチするという機能を達成する。
【００９５】
図１２Ａ、１２Ｂ、及び１２Ｃは、本発明の実施形態による設定最下位ビットラッチ６０のための例示的実施例の概略図である。図１２Ａ、１２Ｂ、及び１２Ｃに示す実施例は、単に例示的であり、当業者には理解されるように、他の実施例も想定しており、これらの他の実施例も本発明の範囲内であることを理解すべきである。
【００９６】
行ＬＳＢラッチ構成要素又は列ＬＳＢラッチ構成要素（それぞれ、図５Ａ及び６Ａに示す行ＬＳＢラッチ構成要素２０又は列ＬＳＢラッチ構成要素３０等）を実施するために、複数のそのようなＬＳＢラッチ６０を用いることができる。
【００９７】
図１２Ａを参照すると、ＬＳＢラッチ６０における一実施例が示されている。一部の実施形態では、行ＬＳＢラッチ構成要素２０（図５Ａに示す）及び列ＬＳＢラッチ構成要素３０（図６Ａに示す）において、図１２Ａに示すＬＳＢラッチ６０の実施例を用いることができる。一実施形態では、行ＬＳＢラッチ構成要素２０において１２個のそのようなＬＳＢラッチを用いることができ、列ＬＳＢラッチ構成要素３０において８個のそのようなＬＳＢラッチを用いることができる。
【００９８】
各ＬＳＢラッチ６０は、ＳＬＳＢノードにおいて適切なＬＳＢ設定信号（ＳＲＬＳＢ又はＳＣＬＳＢ）を受け取り、ノードＡにおいてそれぞれの試験データ（ＴＤ［ｉ］）ビット信号を受け取る。各ＬＳＢラッチ６０は、一般的に、ＬＳＢを定めるための行試験アドレスカウンタ２４又は列試験アドレスカウンタ３４内への入力におけるそれぞれの試験データビット信号値をラッチするという機能を達成する。
【００９９】
図１２Ｂ及び１２Ｃを参照すると、ＬＳＢラッチ６０における他の実施例が示されている。各ＬＳＢラッチ６０は、行カウンタ２６（図５Ｂを参照）又は列カウンタ３５（図６Ｂを参照）に供給する設定（Ｓ）信号を出力する。Ｍ＋１ビット行カウンタ２６において、Ｍ＋１個のＬＳＢラッチ６０が設けられる。各そのようなＬＳＢラッチ６０は、行カウンタ２６においてＬＳＢを設定するために、それぞれの行設定（ＳＲ）信号（すなわち、ＳＲ［０：Ｍ］、又はＳＲ０、ＳＲ１、・・・、ＳＲＭ）を出力する。Ｎ＋１ビット列カウンタ３５においては、Ｎ＋１個のＬＳＢラッチ６０が設けられる。各そのようなＬＳＢラッチ６０は、列カウンタ３５においてＬＳＢを設定するために、それぞれの列設定（ＳＣ）信号（すなわち、ＳＣ［０：Ｎ］、又はＳＣ０、ＳＣ１、・・・、ＳＣＮ）を出力する。
【０１００】
電源投入時の設定（Ｓ）信号におけるデフォルト値に依存して、図１２Ｂ及び１２Ｃに示す実施例を二者択一的に用いる。特に、電源投入時に設定Ｓ信号におけるデフォルトが高値又は「１」である時に、図１２Ｂに示す実施例を用いることができる。電源投入時に設定Ｓ信号におけるデフォルトが低値又は「０」である時には、図１２Ｃに示す実施例を用いることができる。
【０１０１】
図１３は、例えば、図９から１２Ｃまでに示す通過ゲート４２のための例示的実施例を示している。図示のように、通過ゲート４２は、Ｐ型トランジスタ７０及びＮ型トランジスタ７２を含み、これらのソース及びドレーンは、互いに連結されている。トランジスタ７２のゲートに有効化信号Ｃを印加し、トランジスタ７０のゲートには、有効化信号Ｃの反転信号を印加する。通過ゲート４２の入力端子は、入力信号を受け取り、通過ゲート４２における出力端子において出力信号が現れる。作動時には、有効化Ｃの値が低値である時に（従って、有効化信号の反転信号が高値である時に）、入力信号値を出力信号値として通過ゲート４２を通過させる。
【０１０２】
図１５は、本発明の実施形態による模擬バースト作動の例示的タイミング図４００である。バースト作動では、１つの読取（ＲＤ）又は書込（ＷＲ）指令に応じて、複数の連続する列アドレスにおけるデータにアクセスし、従って、高速のデータアクセスを可能にする。群内の最初の列のアドレスのみが必要である。本発明の実施形態によるシステム及び方法は、バースト作動を模擬するために列アドレスを発生させて出力することができる。
【０１０３】
図１５を参照すると、列試験アドレスシーケンサ１４の中に初期列アドレスがロードされている。試験カウンタ開始（ＴＣＮＴ）信号が作動すると、読取（ＲＤ）又は書込（ＷＲ）信号が印加された時に、列試験アドレスシーケンサ１４によって試験列アドレス（ＴＣＡ［０：Ｎ］）信号の中に初期列アドレスが出力される。初期列アドレス（例えば、０）は、連続する列アドレス群におけるデータにアクセスするために用いる。これは、例えば、バースト長４に対して列アドレス０から３とすることができる。
【０１０４】
列試験アドレスシーケンサ１４は、いくつかの付加的な列アドレスを発生させる。しかし、これらの列アドレスの全てを試験列アドレス（ＴＣＡ［０：Ｎ］）信号の中に出力するわけではない。各列群における開始アドレスのみを供給する。従って、直前に示した実施例を続けると、列試験アドレスシーケンサ１４から出力された次の列アドレスは、４になり（列アドレス４から７に対して）、続いて８になり（列アドレス８から１１に対して）、以降同様になる。それによって集積回路（ＩＣ）チップの試験におけるバースト作動が模擬される。
【０１０５】
読取（ＲＤ）又は書込（ＷＲ）信号の単一回の印加に応じて発生して出力されるアドレス数に対応するバースト長は、ＩＣチップの実際の作動に適合するように設定可能とすることができる。
【０１０６】
本発明及びその利点を詳細に説明してきたが、特許請求の範囲によって規定する本発明の精神及び範囲から逸脱することなく、本発明に様々な変更、置換、及び修正を行うことができることを理解すべきである。すなわち、本出願に含まれる説明は、基本的な説明としての役割を達成することを意図している。可能な全ての実施形態を特定の説明が明示的に説明しない場合があり、かつ多くの代替物が内在することを理解すべきである。また、本発明の一般的性質を完全に説明していない場合もあり、各特徴又は要素が、幅広い機能又は広範な代替又は均等要素を実際に如何に表すことができるかを明示的に示していない場合もある。ここでもまた、これらは、本発明の開示に内在的に含まれている。本発明を装置指向の用語で説明している箇所では、装置の各要素は、内在的に機能を実行する。本発明の説明又は用語のいずれも、特許請求の範囲を限定することを意図していない。
【図面の簡単な説明】
【０１０７】
【図１】本発明の実施形態を用いることができるアーキテクチャを例示する図である。
【図２】本発明の実施形態による２つの例示的半導体チップの高レベルブロック図である。
【図３】本発明の実施形態による２つの例示的半導体装置の別の高レベルブロック図である。
【図４】本発明の実施形態による試験のためのパターンを内部発生させるための回路を例示する図である。
【図５Ａ】本発明の実施形態による試験行アドレスシーケンサに対する例示的実施のブロック図である。
【図５Ｂ】本発明の実施形態による試験行アドレスシーケンサに対する例示的実施のブロック図である。
【図６Ａ】本発明の実施形態による試験列アドレスシーケンサに対する例示的実施のブロック図である。
【図６Ｂ】本発明の実施形態による試験列アドレスシーケンサに対する例示的実施のブロック図である。
【図７】本発明の実施形態による行試験アドレスカウンタの概略図である。
【図８】本発明の実施形態による列試験アドレスカウンタの概略図である。
【図９】本発明の実施形態による試験カウンタ区画の概略図である。
【図１０】フリップフロップのための一実施例の概略図である。
【図１１】本発明の実施形態による設定アドレスラッチのための例示的実施例の概略図である。
【図１２Ａ】本発明の実施形態による設定最下位ビットラッチのための例示的実施例の概略図である。
【図１２Ｂ】本発明の実施形態による設定最下位ビットラッチのための例示的実施例の概略図である。
【図１２Ｃ】本発明の実施形態による設定最下位ビットラッチのための例示的実施例の概略図である。
【図１３】通過ゲートのための一実施例の概略図である。
【図１４】本発明の実施形態による試験行アドレスシーケンサに対する例示的タイミング図である。
【図１５】本発明の実施形態による模擬バースト作動に対する例示的タイミング図である。
【符号の説明】
【０１０８】
１０  パターンを内部発生させるためのシステム
１２  行試験アドレスシーケンサ
１４  列試験アドレスシーケンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４】
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【図１５】
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