(57)【要約】  一実施例において、半導体デバイスは半導体製品の本体内に形成される。半導体デバイスは、稼働中に電流が出るチャネル領域の一部分の付近に、ドーピングの局所領域を含む。
2008532327.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスにおいて、
主要面を有する基板であって、第１導電型からなる基板と、
前記主要面の一部分を覆う台座構造と、
前記台座構造の側面に沿って配置され、前記半導体デバイスの第１伝導電極の端部を画定する導電性材料と、
前記第１伝導電極に隣接した前記主要面に形成される第２導電型の第１ドープ領域であって、前記半導体デバイスが稼動中の場合、前記第１ドープ領域の一部分がチャネル領域を形成する、第２導電型の第１ドープ領域と、
前記第１ドープ領域に形成される前記第１導電型の入力領域と、
前記チャネル領域のドレイン端に近接した前記基板に形成される前記第１導電型のドーピングの局所領域と、
を備えることを特徴とする半導体デバイス。
【請求項２】
前記基板は、前記基板上に形成される第１導電型の半導体層を含み、前記半導体層は、前記基板より低いドーピング濃度を有することを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記ドーピングの局所領域は、前記半導体層のそれより約５倍から約５０倍高いドーピング濃度を有することを特徴とする請求項２記載の半導体デバイス。
【請求項４】
前記基板の第２面は、第２伝導電極を形成することを特徴とする請求項１記載の半導体デバイス。
【請求項５】
前記ドーピングの局所領域は、前記台座構造の前記側面によって画定される端部を有することを特徴とする請求項１記載の半導体デバイス。
【請求項６】
前記台座構造は、グランドプレーン層を含むことを特徴とする請求項１記載の半導体デバイス。
【請求項７】
前記グランドプレーンは、多結晶シリコンからなることを特徴とする請求項６記載の半導体デバイス。
【請求項８】
前記台座構造は、
前記基板の上面上に形成される第１誘電体層と、
前記第１誘電体層上に形成される第２誘電体層と、
前記第２誘電体層に形成される導電層であって、前記導電性材料に連結される導電層と、
を含むことを特徴とする請求項１記載の半導体デバイス。
【請求項９】
前記導電性材料は、多結晶シリコンを含むことを特徴とする請求項８記載の半導体デバイス。
【請求項１０】
半導体デバイスであって、
第１導電型の第１層を有し、主要面を有する半導体基板と、
前記半導体デバイスのチャネルを形成するための前記第１に配置される第２導電型の本体領域と、
前記本体領域に形成される前記第１導電型のソース領域と、
前記チャネルに隣接した前記主要面上に形成されるゲート構造と、
前記チャネルのドレイン端付近の前記第１層に形成される電流拡散領域であって、前記第１導電型を備える電流拡散領域と、
を備えることを特徴とする半導体デバイス。
【請求項１１】
前記電流拡散領域は、前記半導体層のそれよりも約５倍から約５０倍高いドーピング濃度を有することを特徴とする請求項１０記載の半導体デバイス。
【請求項１２】
前記主要面上に形成される台座構造をさらに備え、前記ゲート構造は、前記台座構造の側面に沿って形成される制御電極を含むことを特徴とする請求項１０記載の半導体デバイス。
【請求項１３】
前記制御電極は、外部信号（ＶＧ）を受信するために、前記台座構造上に延在していることを特徴とする請求項１２記載の半導体デバイス。
【請求項１４】
前記台座構造は、シールド層を含むことを特徴とする請求項１２記載の半導体デバイス。
【請求項１５】
前記電流拡散領域は、約５．０×１０１６原子／ｃｍ３から約１．０×１０１７原子／ｃｍ３の範囲のピークドーピング濃度を有することを特徴とする請求項１０記載の半導体デバイス。
【請求項１６】
半導体デバイスを形成するための方法であって、
主要面を有する基板であって、第１導電型を備える基板を提供する段階と、
前記主要面の一部分に台座構造を形成する段階と、
前記台座構造の側面に沿って導電性材料を形成して前記半導体デバイスの第１伝導電極の端部を画定する段階と、
前記第１伝導電極に隣接した前記主要面に第２導電型の第１ドープ領域を形成する段階であって、前記半導体デバイスが稼動中の場合、前記第１ドープ領域の一部分がチャネル領域を形成する段階と、
前記第１ドープ領域に前記第１導電型の入力領域を形成する段階と、
前記チャネル領域のドレイン端に近接した前記基板内に、前記第１導電型のドーピングの局所領域を形成する段階と、
を含むことを特徴とする方法。
【請求項１７】
前記ドーピングの局所領域を形成する段階は、前記基板のそれより約５倍から約５０倍高いドーピング濃度を有するドーピングの局所領域を形成する段階を含む、請求項１６記載の方法。
【請求項１８】
前記ドーピングの局所領域を形成する段階は、前記基板へのイオン注入ドーパントを含むことを特徴とする請求項１６記載の方法。
【請求項１９】
前記イオン注入ドーパントの段階は、約２５度から約６０度の傾斜角でのイオン注入を含むことを特徴とする請求項１８記載の方法。
【請求項２０】
前記ドーピングの局所領域を形成する段階は、前記台座構造の前記側面によって画定された端部を使用して、前記ドーピングの局所領域を形成する段階を含むことを特徴とする請求項１６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスに関し、さらに詳しくは、ＲＦ電力増幅器等の高速デバイスを含むパワースイッチングデバイス、および、それらの製造方法に関する。
【背景技術】
【０００２】
金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）は、一般のパワースイッチングデバイスである。ＭＯＳＦＥＴデバイスは、ソース領域、ドレイン領域、ソース領域とドレイン領域との間に延在しているチャネル領域、およびチャネル領域に隣接して設けられたゲート構造を含む。ゲート構造は、チャネル領域に隣接して、および薄い誘電体層によってそこから隔てられて配置された、導電ゲート電極層を含む。
【０００３】
ＭＯＳＦＥＴデバイスがオン状態である場合、ソース領域とドレイン領域との間に伝導チャネル領域を形成するために、ゲート構造に電圧が印加され、これによってデバイスに電流を流すことができる。オフ状態では、ゲート構造に印加されるいかなる電圧も、伝導チャネルを形成するには低すぎ、したがって電流フローは生じない。オフ状態中、当該デバイスはソース領域とドレイン領域との間に高電圧をサポートしなければならない。
【０００４】
ＭＯＳＦＥＴデバイスの性能を最適化するにあたって、設計者は、デバイスパラメータ性能の相殺に直面することがしばしばある。具体的には、利用できるデバイス構造または製作工程の選択により一つのデバイスパラメータを向上させることができるが、同時にそのような選択により一つ以上のその他のデバイスパラメータを下げる場合がある。例えば、出力または駆動電流（ＩＤＳ）能力およびＭＯＳＦＥＴデバイスのオン抵抗を向上させる、利用可能な構造および工程は、その降伏電圧（ＢＶＤＳＳ）能力を下げ、ゲート−ドレイン間容量を増加させる。
【０００５】
したがって、上述した課題およびその他の課題に対処するために、改良された半導体デバイス構造およびそれらの製造方法が必要である。
【発明の開示】
【０００６】
分かりやすくするために、図面中の要素は必ずしも原寸に比例して描かれているわけではなく、また、様々な図の全体を通して、適切な場合は類似の要素番号を使用してある。以下の考察ではｎチャネルデバイスについて説明するが、本発明は、記載されている層および領域の導電型を逆にすることによって形成できるｐチャネルにも関連する。
【０００７】
また、本発明のデバイスは、セル設計（この場合、本体領域は複数のセル領域である）または単一本体設計（この場合、本体領域は、細長いパターン、一般的には蛇行パターンで形成された単一領域から成る）のいずれかを具現化することができる。しかしながら、分かりやすくするために、本明細書全体を通じ、セル設計として本発明のデバイスを説明する。本発明はセル設計および単一本体設計の両方を包含するものであることを意図していると理解すべきである。
【０００８】
図１は、本発明の実施例による、絶縁ゲート型電界効果トランジスタ（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ；ＩＧＦＥＴ）、ＭＯＳＦＥＴ、パワートランジスタもしくはスイッチングデバイス、またはセル１０の拡大部分断面図を示す。一例として、デバイス１０は、パワー集積回路の一部として、半導体チップ内に論理および／またはその他のコンポーネントと統合された、そのような多くのデバイスの一つである。あるいは、デバイス１０は、個別トランジスタデバイスを形成するために統合された、そのような多くのデバイスの一つである。
【０００９】
デバイス１０は、半導体製品１１の領域を含み、当該領域は、例えば約０．００１から約０．００５ｏｈｍ−ｃｍの範囲の抵抗率を有するｎ型シリコン基板１２を備え、ヒ素をドープしてよい。図示されている実施例において、基板１２はドレイン接触部を提供する。半導体層または拡張されたドレイン領域１４が基板１２内または上に形成される。一実施例において、半導体層１４は、従来のエピタキシャル成長技術を使用して形成される。あるいは、拡張されたドレイン領域１４は、従来のドーピング拡散技術を使用して形成される。５０ボルトデバイスに適した実施例において、層１４は約１．０×１０１５原子／ｃｍ３のドーパント濃度を持つｎ型であり、約３から約５ミクロンの幅の厚みを有する。層１４の厚みおよびドーパント濃度は、デバイス１０の望ましいＢＶＤＳＳ定格に応じて増減する。半導体製品１１の本体およびその部分には、当然のことながら、シリコン−ゲルマニウム、シリコン−ゲルマニウム−炭素、炭素ドープシリコン、炭化ケイ素等を含むその他の材料を使用してもよい。
【００１０】
本体またはドープ領域３１は、半導体層１４内に形成され、半導体製品１１の本体の主要面１８から延在している。一例として、本体領域３１はｐ型導電型を備え、デバイス１０の伝導チャネル４５として動作する反転層を形成するのに適したドーパント濃度を有する。本体領域３１は、主要面１８から、例えば約０．５から約３．０ミクロンの深さに延在している。ｎ型ソース、電流通過、または入力領域３３は、本体領域３１の内部に形成され、主要面１８から、例えば約０．１ミクロンから約０．５ミクロンの深さに延在している。ｐ型本体接触部または接触領域３６も本体領域３１に形成され、主要面１８において本体領域３１に低接触抵抗を提供する。また、接触領域３６は、ソース領域３３の下にある本体領域３１のシート抵抗を低下させ、これにより寄生バイポーラ効果を抑制する。
【００１１】
第１誘電体層４１は、主要面１８の部分の上に、またはそれに隣接して形成される。例えば、誘電体層４１は、約０．０５ミクロンから約０．２ミクロンの厚みを有する熱酸化膜を備える。第２誘電体層４２は、誘電体層４１の上に形成される。一実施例において、第２誘電体層４２は、窒化ケイ素を含み、約０．０５ミクロンの厚みを有する。
【００１２】
ゲート誘電体層４３は、本体領域３１に隣接した主要面１８のその他の部分の上に、またはそれに隣接して形成される。ゲート誘電体層４３は、例えば酸化ケイ素を含み、約０．０１ミクロンから約０．１ミクロンの厚みを有する。他の実施例において、ゲート誘電体層４３は、窒化ケイ素、五酸化タンタル、二酸化チタン、チタン酸バリウムストロンチウム、または、酸化ケイ素との組み合わせを含むそれらの組み合わせ等を含む。
【００１３】
任意の実施例において、ドープ多結晶半導体層、導電層、シールド層、またはグランドプレーン層４６が、誘電体層４１および４２上に形成される。例えば、導電層４６は、ドープ多結晶シリコン層またはポリシリコン層を含み、約０．１ミクロンの厚みを有する。図示しないが、導電層４６は、導電接触またはソース接触層６３に直接的または間接的に結合または連結されていてよい。
【００１４】
第３誘電体層４８は導電層４６の上に形成され、第４誘電体層５１は第３誘電体層４８の上に形成される。一例として、誘電体層４８は窒化ケイ素（例えば、厚み約０．０５ミクロン）を含み、誘電体層５１は沈殿した酸化ケイ素（例えば、厚み約０．７ミクロン）を含む。導電層５３は誘電体層５１の上に形成され、例えばｎ型多結晶シリコンまたはポリシリコン（例えば、厚み約０．３ミクロン）を含む。
【００１５】
導電性スペーサゲート領域、垂直スペーサゲート領域、もしくはスペーサ定義ゲート領域、または導電性電極５７は、ゲート誘電体層４３の上に形成され、誘電体スペーサ５９によって導電層４６から隔離される。導電性スペーサゲート領域５７は、ゲート誘電体層４３とともに制御電極またはゲート構造５８を形成する。導電性スペーサゲート領域５７は、例えばｎ型多結晶シリコンまたはポリシリコンを含み、厚み約０．２から約０．８ミクロンである。典型的な実施例において、誘電体スペーサ５９は、窒化ケイ素を含み、厚み約０．１ミクロンである。スペーサゲート領域５７は、導電層５３に連結されて導電ゲート構造を提供し、これがチャネル４５の形成およびデバイス１０における電流の伝導を制御する。図示されている実施例において、導電接続部７７は、スペーサゲート領域５７を導電層５３に連結する。導電接続部７７は、例えばｎ型ポリシリコンを含む。スペーサ定義ゲート領域とは、一表面上に蒸着されたゲート材料により形成され、別の直角表面上に形成されたチャネルを制御するための制御電極をいう。デバイス１０の場合、チャネル４５は、水平面とされる主要面１８に形成される。スペーサゲート領域５７を形成するために使用される制御電極被膜は、面１８に対して直角な垂直表面６８に沿って蒸着される。
【００１６】
導電性スペーサゲート領域５７は、従来のデバイスと比較して最小のゲート−ドレイン間オーバーラップを提供し、その結果、ゲート電荷を大幅に低減する。また、デバイス１０において、ゲートへの電気経路は、主要面１８の上に隆起している導電層５３によって提供され、その結果ゲート電荷をさらに低減する。さらに、導電層４６は特に、ゲート−ドレイン間容量をさらに低減するために、ゲート領域とドレイン領域との間に置かれたグランドプレーンまたはシールド層として機能する。これらの特徴は、スイッチング速度の増強および入力電荷要件の低減を提供する。
【００１７】
第５誘電体層６１はデバイス１０の部分の上に形成され、例えば約０．０５ミクロンの厚みを有する窒化ケイ素を含む。層間絶縁膜（Ｉｎｔｅｒｌａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）層６２はデバイス１０の部分の上に形成され、例えば約０．８ミクロンの厚みを有する沈殿した酸化ケイ素を含む。ソース接触層６３をデバイス１０に接触させるため、誘電体層内に開口部が形成される。図示するように、主要面１８の一部分は、ソース接触層６３がソース領域３３および本体領域３６の両方に接触するようにエッチングされる。一実施例において、ソース接触層６３は、アルミニウムシリコン合金等を含む。ドレイン接触層または伝導電極６６は半導体製品１１の領域の反対面上に形成され、例えばチタン−ニッケル−銀、クロム−ニッケル−金等のはんだ付け可能な金属構造を含む。
【００１８】
本発明によると、デバイス１０は、本体領域３１に隣接した、近接した、またはそのすぐ近くであり、主要面１８に隣接した、または近接した半導体層１４の部分に形成された、ドーパント４７のドープ領域、電流拡散領域、ドープベール領域、または局所領域をさらに含む。具体的には、ドープ領域４７は、デバイス１０が稼働中の場合に、電流ＩＤＳがチャネル４５（すなわち、チャネルのドレイン端）を出て拡張されたドレイン領域１４へ入る、半導体層１４内に設置される、または位置づけられる。一実施例において、ドープ領域４７は、縦横両方にチャネル４５の外側端部４５０の主要面１８の付近に限定される。ドープ領域４７は、約０．１から０．４ミクロンの幅で本体領域３１から距離４７３を延長し、ドープ領域４７の上または外側のドーピング濃度および主要面１８に近接するドーピング濃度は、半導体層１４のバックグラウンドドーピング濃度と等しい、またはそれに接近する。
【００１９】
ドープ領域４７は、半導体層１４と同じ導電型を備え、半導体層１４のドーピング濃度の約５倍から約５０倍のドーピング濃度を有する。一実施例において、ドープ領域４７は、半導体層１４のドーピング濃度の約２０から４０倍のドーピング濃度を有する。一例として、５０ボルトデバイスでは、ドープ領域４７は、外側端部４７１において約１．０×１０１５原子／ｃｍ３のドーピング濃度と、チャネル領域４５の端部４５０において約２．０×１０１６原子／ｃｍ３のドーパント濃度とを備える。本発明の発明者らは、ドーピングの局所領域４７が、例えば主要面１８の付近において、ブランケット、または、ドーピングを増加させたより連続的な層を使用して、デバイス上に高性能を提供することを見出した。例えば、ある降伏電圧ＢＶＤＳＳについて、より高いＩＤＳおよびより低いオン抵抗が実現される。本発明による局所領域を使用することにより、ブランケット領域を使用するそれらのデバイスと比較してより高いＢＶＤＳＳが実現され、その結果、高阻止電圧性能を持つデバイスが提供される。また、デバイス１０は、ブランケットまたは連続的な層を使用するデバイスと比較して、より低いゲート−ドレイン間およびシールド−ドレイン間容量を有し、その結果、高スイッチング性能を持つデバイス１０が提供される。
【００２０】
図２は、デバイス１０について、２８ボルトのバイアスＶＤＳの下でのＶＧＳ機能としてのドレイン電流ＩＤＳ性能を示すグラフである。当該グラフは、さらにドープ領域４７における様々なピークドーピング濃度の機能としてのＩＤＳを描写しており、ここで線１Ａは非ドープ領域４７に対応し、線２Ａは１．０×１０１６原子／ｃｍ３のピークドーピング濃度に対応し、線３Ａは２．０×１０１６原子／ｃｍ３のピークドーピング濃度に対応し、線４Ａは３．０×１０１６原子／ｃｍ３のピークドーピング濃度に対応し、線５Ａは４．０×１０１６原子／ｃｍ３のピークドーピング濃度に対応し、線６Ａは５．０×１０１６原子／ｃｍ３のピークドーピング濃度に対応し、線７Ａは６．０×１０１６原子／ｃｍ３のピークドーピング濃度に対応し、線８Ａは７．０×１０１６原子／ｃｍ３のピークドーピング濃度に対応し、線９Ａは８．０×１０１６原子／ｃｍ３のピークドーピング濃度に対応し、線１０Ａは９．０×１０１６原子／ｃｍ３のピークドーピング濃度に対応し、線１１Ａは１．０×１０１７原子／ｃｍ３のピークドーピング濃度に対応する。図２に示すように、局所ドープ領域４７は、ピークドーピング濃度を増加させてＩＤＳ性能を大幅に向上させる。
【００２１】
図３は、降伏電圧ＢＶＤＳＳの機能としての飽和電流ＩＤＳＡＴを示すグラフである。線１Ｂから１１Ｂは、図２について上述したのと同じピークドーピング濃度１Ａから１１Ａに対応する。図３に示すように、本発明によるデバイス１０は、ＩＤＳＡＴ性能における大幅な増加を実現しつつ、ＢＶＤＳＳにおけるわずかな減少を呈する。
【００２２】
ここで図４〜図７に戻ると、本発明によるデバイス１０を形成するための工程が記載されている。図４は、製作の初期段階における、デバイス１０の高拡大部分断面図を示す。第１誘電体層４１は主要面１８の上に形成され、例えば約０．０５ミクロンから約０．２ミクロンの酸化ケイ素を含む。摂氏約９００度で成長した熱酸化物が適している。次に、第２誘電体層４２が誘電体４１の上に形成され、例えば約０．１ミクロンの窒化ケイ素を含む。
【００２３】
続いて、導電層４６が第２誘電体層４２の上に形成される。一実施例において、導電層４６は約０．１ミクロンのポリシリコンを含み、ドープして蒸着したもの、またはドープしないで蒸着したもののいずれかである。導電層４６が初期はドープしないで蒸着したものである場合、導電層４６は、例えばイオン注入技術を使用して実質的にドープされる。一実施例において、導電層４６はｐ型であり、ホウ素をドープされたものである。導電層４６をドープするには、約３０ＫｅＶの注入エネルギーの、約５．０×１０１５から約１．０×１０１６原子／ｃｍ２ドーズ量のホウ素イオン注入で十分である。
【００２４】
次に、第３誘電体層４８が導電層４６の上に形成され、第４誘電体層５１が第３誘電体層４８の上に形成される。例えば、第３誘電体層４８は窒化ケイ素（例えば、厚み約０．０５ミクロン）を含み、誘電体層５１は沈殿した酸化物（例えば、厚み約０．７ミクロン）を含む。続いて導電層５３が第４誘電体層５１の上に形成され、例えばｎ型ポリシリコン（例えば、厚み約０．３ミクロン）を含む。保護層５４は導電層５３の上に形成され、例えば約０．１５ミクロンの窒化ケイ素を含む。
【００２５】
層５４，５３，５１，４８，４６，４２の部分にエッチングして開口部７０を提供するために、フォトリソグラフィおよびエッチング段階が行われる。これにより、層４２，４６，４８，５１，５３，５４の残存部分から成る台座スタック構造も形成される。一実施例において、開口部７０は約５．０ミクロンから約８．０ミクロンの幅の全幅７３を有する。
【００２６】
ドープ領域４７を形成するための一実施例において、開口部７０を通って半導体層１４にｎ型ドーパントが導入または注入される。本実施例において、ドープ領域４７の端部は、台座構造５６の側面６８によって画定される（すなわち、ドープ領域４７は、台座構造５６に自己整合している）。一例として、ドープ領域４７は、約５．０×１０１１原子／ｃｍ２から約２．０×１０１２原子／ｃｍ２のドーズ量、約２５０ＫｅＶの注入エネルギー、および直角位相で約２５度から約６０度の範囲の角度で、リンを注入することによって形成される。一実施例において、当該角度は約４５度である。傾斜量は、開口部７０の全幅７３および台座スタック構造５６の高さに基づいて調整される。注入のエネルギーは、ウエハ表面が開口部７０においてドープされず、開口部７０の下に約０．５ミクロンの表面下層を作り出すように選択される。したがって、開口部７０の表面にあるデバイスのチャネル領域はドープ領域３１が形成された際にはカウンタードープされず、その結果チャネル内における流動性が増加する。さらに、角度注入は、側面６８の上約０．５ミクロンのチャネルの端部において、ドーパントの領域を作成する。角度注入は、ドープ領域４７を形成する層４１，４２，４６，４８を貫通している側面６８に影響を及ぼす。ドープ領域は、表面から表面下約０．５ミクロンの深さに延在している。開口部７０の下に埋め込まれたイオン注入の部分は、以下で述べるようにドープ領域３１が形成されると、はるかに大きいチャネル注入またはドーピング工程によってカウンタードープされる。続いて、注入されたドーパントはこの時点で、または、後のステップ、例えばドープ領域３１が形成された後において、活性化または拡散される。この時点でドーパントを活性化すると、ドーパントは台座スタック５６のさらに下まで拡散し、距離４７３（図１に示す）を要望どおりに増加させる。
【００２７】
ドープ領域４７を形成するための他の実施例において、従来の７度の注入角度が使用され、続いて、注入されたドーパントは活性化および拡散され、台座構造５６の下を横方向にドーパントを移動させることで同様の構造が提供される。あるいは、ドーパントは後のステップで活性化される。さらなる実施例において、非自己整合方式で台座構造５６を形成する前にドープ領域４７を形成するために、従来のマスキングステップを使用する。続いて、台座構造５６が主要面１８の上に形成され、望ましい位置のドープ領域４７を提供する。
【００２８】
図５は、誘電体スペーサ５９を形成する付加的な処理ステップ後のデバイス１０の高拡大部分断面図を示す。一実施例において、台座スタック構造５６と第１誘電体層４１の上に窒化ケイ素被膜を蒸着する。一例として、化学的蒸着技術を使用して、厚み約０．１ミクロンの窒化ケイ素被膜が蒸着される。次に、従来の異方性エッチバックステップを使用して、窒化ケイ素層の側壁または垂直表面６８上の部分を残しながら窒化ケイ素層の台座スタック構造５６および第１誘電体層４１上の部分を除去して、誘電体スペーサ５９を形成する。他の実施例において、ドープ領域４７は、上記で説明したような角度をつけた注入条件を使用して、製作のこの段階で形成される。一実施例において、注入されたドーパントは同段階で続いて活性化・拡散もされ、台座スタック５６の下に横方向の拡散を提供する。
【００２９】
続いてさらなるステップにおいて、酸化ケイ素ウェットエッチングを使用して誘電体層４１の開口部７０内の部分を除去する。一例として、誘電体層４１をエッチングするために、希釈フッ化水素酸（例えば、５０：１）が使用される。典型的な実施例において、誘電体スペーサ５９の下から誘電体層４１の材料の下を切り落とす、または材料を除去して陥凹部分７４を形成するために、エッチング時間が延長される（例えば、８から１５分）。この方式で誘電体層４１を陥凹させることにより、本体領域３１に形成されたチャネル４５（図１に示す）が確実に半導体層１４内に延在し、チャネル電流をより効率的に流すことができるようになる。典型的な実施例において、部分７４は、約０．１ミクロン未満の距離だけ誘電体スペーサ５９の下に陥凹する。続いて開口部７０内の主要面１８において、熱酸化ケイ素が約０．０１２５ミクロンの厚みまで成長され、ゲート誘電体層４３を形成する。
【００３０】
図６は、付加的な処理後のデバイス１０の高拡大部分断面図を示す。半導体製品５７１の共形層は、デバイス１０の上に約０．１ミクロンから約０．１５ミクロンの厚みまで蒸着される。続いて、開口部７０および半導体製品５７１の共形層を介して主要面１８にホウ素ドーパントが導入され、本体猟奇３１にｐ型ドーパントを提供する。一例として、半導体製品５７１の共形層は非ドープポリシリコンを含み、ホウ素はその非ドープポリシリコンを介して半導体層１４に注入される。領域３１は、それぞれ約１．０×１０１３原子／ｃｍ２のドーズ量を有する最低でも２つのイオン注入物によってドープされ、５０ボルトデバイスにはそれぞれ約４５ＫｅＶおよび１００ＫｅＶのエネルギーを有する２つの注入物が適している。
【００３１】
図７は、さらなる処理後のデバイス１０の高拡大部分断面図を示す。続いて、半導体製品５７１の共形層の上に半導体製品の第２共形層が蒸着され、両方の層をエッチングしてスペーサゲート５７を提供する。一例として、半導体製品の第２共形層は、約０．２ミクロンのｎ型ポリシリコンを含み、イオン注入またはその他のドーピング技術を使用して、蒸着工程中または後にこれをドープしてよい。スペーサゲート５７が形成された後、スペーサゲート５７の表面およびゲート酸化物４３の露出された部分に、追加で０．０１５ミクロンのゲート誘電体（例えば、酸化ケイ素）を加える。
【００３２】
一実施例において、スペーサ５７を形成するエッチングステップは、保護層５４（図６）および誘電体スペーサ５９の上部の露出も行う。続いて、保護層５４が除去され、誘電体スペーサ５９の上部がスペーサゲート５７と導電層５３との間から除去されるように、保護層５４および誘電体スペーサ５９の上部をエッチングし、これにより、導電層５３とスペーサゲート５７との間には間隙が残る。
【００３３】
さらなるステップにおいて、ポリシリコン等の導電性材料が蒸着され、導電接続部分７７を提供する。導電接続部分７７は、保護層５４および誘電体スペーサ５９の部分を除去する際に形成された間隙を埋め、スペーサゲート５７を導電層５３に連結、または電気的に接続する。続いて、導電接続部分７７をドープするため、および、ソース領域３３にドーパントを提供するために、ｎ型ドーピングステップが行われる。典型的な実施例において、このドーピングステップには、８０ＫｅＶの注入エネルギーで、３．０×１０１５原子／ｃｍ２ドーズ量のヒ素注入が使用される。
【００３４】
図８は、製作におけるさらなるステップ後のデバイス１０の高拡大部分断面図を示す。第５誘電体層６１が蒸着され、例えば、約０．０５ミクロンの窒化ケイ素を含む。続いてＩＬＤ層６２を第５誘電体層６１の上に蒸着する。典型的な実施例において、ＩＬＤ層６２は、厚み約０．８ミクロンの沈殿した酸化ケイ素を含む。ＩＬＤ層６２のテーパー部分６２ａに任意のＩＬＤテーパーエッチングを使用し、これが後に形成された層を覆うステップに役立つ。
【００３５】
次に、従来のフォトリソグラフィおよびエッチングステップを使用して、主要面１８の一部分を露出した接触開口部８１を形成する。続いて、ｐ型イオン注入ステップを使用し、開口部８１を介して接触領域３６を形成する。一例として、３．０×１０１４原子／ｃｍ２のドーズ量および８０ＫｅＶの注入エネルギーのホウ素イオン注入を使用する。続いて共形スペーサ層を蒸着およびエッチングして、スペーサ８２を形成する。典型的な実施例において、０．３ミクロンの窒化ケイ素の層を蒸着し、エッチングしてスペーサ８２を形成する。この時点で高速アニーリングステップを使用し、様々なイオン注入物を活性化および拡散させる。例えば、デバイス１０を摂氏約１０３０度の温度に約４５秒間さらす。
【００３６】
続いて、エッチングステップを使用して主要面１８の一部分を除去し、陥凹部分８４を形成する。これにより、ソース接触層６３がソース領域３３および接触領域３６の両方に接触することができるようになり、それによってこれらの領域を短絡させる。続いてスペーサ８２を除去する。後の処理において、ソース接触層６３が蒸着およびパターン化される。続いて任意で基板１２を薄くし、ドレイン接触層６６を蒸着して、図１に示す構造を提供する。ソース接触層６３を蒸着する前に、シリサイド層等のその他の導電層を形成してもよいことをさらに理解されたい。
【００３７】
上記の観点から、新規のデバイスおよびその製造方法が開示されていることが明らかである。数ある特徴の中でも、特にＩＤＳＡＴ性能を高める当該デバイスのチャネル領域の出口部分付近にドーピングの局所領域を持つ半導体デバイスが含まれる。その上、この性能は、ＢＶＤＳＳを大幅に下げることも、ゲート−ドレイン間またはシールド−ドレイン間容量を増加させることもなく、高めることができる。
【００３８】
本発明を、その特定の実施例を参照して説明および図解したが、本発明がこれらの具体例に限定されることを意図するものではない。当業者であれば、本発明の精神を逸脱することなく修正および変形がなされ得ることを認識するであろう。したがって、本発明は、添付の特許請求の範囲内である限り、そのような変形および修正をすべて包含することを意図するものである。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例による半導体構造の高拡大部分断面図である。
【図２】本発明の様々な実施例について、ＶＧＳの機能としてのＩＤＳを示すグラフである。
【図３】本発明の様々な実施例について、ＩＤＳＡＴおよびＢＶＤＳＳ性能を示すグラフである。
【図４】製作の初期段階における、本発明の実施例の高拡大部分断面図である。
【図５】製作の後期段階における、本発明の実施例の高拡大部分断面図である。
【図６】製作のさらに後期段階における、本発明の実施例の高拡大部分断面図である。
【図７】製作のさらなる後期段階における、本発明の実施例の高拡大部分断面図である。
【図８】製作のまたさらなる後期段階における、本発明の実施例の高拡大部分断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成19年9月3日(2007.9.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスにおいて、
主要面を有する半導体材料であって、前記半導体材料は第１導電型である、半導体材料と、
前記半導体材料と間隙を備える関係で形成された制御電極と、
前記制御電極に隣接した前記主要面に形成される第２導電型の本体領域であって、前記半導体デバイスが稼動中の場合、前記本体領域の一部分がチャネル領域を形成する、第２導電型の本体領域と、
前記本体領域に形成される前記第１導電型のソース領域と、
前記チャネル領域のドレイン端に近接した、前記半導体材料中に形成される前記第１導電型のドーピングの局所領域であって、前記ドーピングの局所領域は前記主要面に隣接して垂直および水平の両方に囲まれ、および、前記ドーピングの局所領域は前記半導体材料のドーパント濃度より少なくとも５倍高いドーパント濃度を有する、ドーピングの局所領域と、
を備えることを特徴とする半導体デバイス。
【請求項２】
前記ドーピングの局所領域は、前記半導体材料のドーピング濃度より約５倍から約５０倍高いドーピング濃度を有することを特徴とする請求項１記載の半導体デバイス。
【請求項３】
半導体デバイスであって、
第１導電型の第１層を有し、かつ主要面を有する半導体基板と、
前記半導体デバイスのチャネルを形成するための前記第１層に配置される第２導電型の本体領域と、
前記本体領域に形成される前記第１導電型のソース領域と、
前記チャネルに隣接した前記主要面上に形成されるゲート構造と、
前記チャネルのドレイン端付近の前記第１層に形成される電流拡散領域であって、前記電流拡散領域は前記第１導電型であり、前記電流拡散領域は局所に配置されかつ前記主要面に隣接して垂直および水平の両方に囲まれ、前記電流拡散領域は前記第１層のドーパント濃度より少なくとも５倍高いドーパント濃度を有する、電流拡散領域と、
を備えることを特徴とする半導体デバイス。
【請求項４】
前記電流拡散領域は、前記半導体層のドーピング濃度よりも約５倍から約５０倍高いドーピング濃度を有し、かつ前記電流拡散領域は、前記本体領域から約０．１ミクロンから約０．４ミクロンの範囲の距離だけ横方向に伸びていることを特徴とする請求項３記載の半導体デバイス。
【国際調査報告】
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2008532327.tif 000012