(57)【要約】  メモリセル(100,101)は、関連する、規模の異なる分離リセス(908)を有するデバイスを含んでいる。対応するトランジスタの有効チャネル幅は、チャネルの上面幅に、分離リセス(908)によって形成された側壁幅の2倍を加えたものと、実質的に等しい。SRAMセル(100,101)では、ラッチトランジスタ(112)は、より大きなリセス(908)を形成し、従って、ラッチトランジスタ(112)を囲む分離層(906)内に大きな側壁(1306,1310)を形成し、且つその様なリセスをパストランジスタには制限することにより、関連するパストランジスタ(108)よりも大きな有効チャネル幅を有している。メモリセル(100,101)の製造の際は、ラッチトランジスタ(112)の区域を露出させながらパストランジスタ(102)の区域をマスキングするためにマスクが用いられる。従って、ラッチトランジスタ(112)の回りの分離層内のリセスは、パストランジスタ(108)の回りの対応する区域に影響を及ぼすこと無く形成される。
2008501237.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを備えている装置において、前記メモリセルは、
第１分離リセス量を有する第１デバイスと、
前記第１デバイスに連結されており、前記第１分離リセス量とは異なる第２分離リセス量を有している第２デバイスと、を備えている装置。
【請求項２】
前記メモリセルはスタティックランダムアクセスメモリセルであり、前記第１デバイスはパストランジスタであり、前記第２デバイスはラッチトランジスタである、請求項１に記載の装置。
【請求項３】
前記パストランジスタは、前記パストランジスタのチャネルの上面幅と実質的に等しい第１有効チャネル幅を有しており、
前記ラッチトランジスタは、前記ラッチトランジスタのチャネルの上面幅より大きな第２有効チャネル幅を有している、請求項２に記載の装置。
【請求項４】
前記第１及び第２デバイスの下に基板を更に備えており、前記パストランジスタ及びラッチトランジスタのチャネルの上面は、前記基板の主要面と実質的に平行である、請求項３に記載の装置。
【請求項５】
前記第２有効チャネル幅は、前記ラッチトランジスタのチャネルの上面幅と、前記ラッチトランジスタのチャネルの第１側壁面幅と、前記ラッチトランジスタのチャネルの第２側壁面幅との和に実質的に等しい、請求項４に記載の装置。
【請求項６】
前記側壁面幅は、前記基板の主要面と実質的に平行でない面で測定される、請求項５に記載の装置。
【請求項７】
前記第２有効チャネル幅は、前記ラッチトランジスタの上面幅と、前記第２分離リセス量の２倍との和に実質的に等しい、請求項３に記載の装置。
【請求項８】
前記第１分離リセス量は、実質的にゼロになるように設計されている、請求項１に記載の装置。
【請求項９】
メモリセルを備えている装置において、前記メモリセルは、
第１有効チャネル幅を有する第１トランジスタと、
前記第１トランジスタに連結されていて、前記第１トランジスタと実質的に等しいデバイス区域を有しており、前記第１有効チャネル幅と実質的に等しくない第２有効チャネル幅を有している、第２トランジスタと、を備えている装置。
【請求項１０】
前記第１有効チャネル幅は、前記パストランジスタのチャネルの上面幅に実質的に等しく、
前記第２有効チャネル幅は、前記ラッチトランジスタのチャネルの上面より大きい、請求項９に記載の装置。
【請求項１１】
前記第２有効チャネル幅は、前記チャネルの上面のチャネル幅と、前記チャネルの側面のチャネル幅の２倍との和に実質的に等しく、前記チャネルの上面は、第１面と実質的に平行な前記ラッチトランジスタのゲートに近接しており、前記側面は、前記ラッチトランジスタのゲートに近接しており、前記第１面とは実質的に平行でない、請求項１０に記載の装置。
【請求項１２】
前記メモリセルはスタティックランダムアクセスメモリセルであり、前記第１デバイスはパストランジスタであり、前記第２デバイスはラッチトランジスタである、請求項９に記載の装置。
【請求項１３】
更にメモリを備えており、前記メモリは、
ワード線と、
ビット線と、を備えており、前記第１トランジスタは、前記ビット線に連結されている第１電流操作電極と、前記第２トランジスタの電流操作電極に連結されている第２電流操作電極と、前記ワード線に連結されている制御電極と、を有している、請求項９に記載の装置。
【請求項１４】
前記メモリセルは、負荷デバイスを更に備えており、前記負荷デバイスは、第１電力レールに連結されている第１端子と、前記第１トランジスタの前記第２電流操作電極と前記第２トランジスタの前記電流操作電極とに連結されている第２端子と、を有している、請求項１３に記載の装置。
【請求項１５】
前記負荷デバイスはＰＭＯＳ  ＦＥＴであり、前記第１及び第２トランジスタはＮＭＯＳ  ＦＥＴである、請求項１４に記載の装置。
【請求項１６】
集積回路を更に備えており、前記集積回路は前記メモリを備えている、請求項１４に記載の装置。
【請求項１７】
ＳＲＡＭを更に含んでおり、前記ＳＲＡＭは複数のＳＲＡＭセルを備えており、各ＳＲＡＭセルは、
一対のクロスカップル型インバーターであって、各クロスカップル型インバーターは、前記第２有効チャネル幅を有するラッチトランジスタを含んでいる、クロスカップル型インバーターと、
前記第１有効チャネル幅を有するパストランジスタと、を備えている、請求項９に記載の装置。
【請求項１８】
前記第１有効チャネル幅は、実質的に、前記パストランジスタの前記チャネルの非セグメント表面によって決まり、
前記第２有効チャネル幅は、前記ラッチトランジスタの前記チャネルのセグメント表面によって決まる、請求項９に記載の装置。
【請求項１９】
第１及び第２デバイスを第１及び第２位置に含んでいるメモリセルを作る方法において、
前記メモリセルの第１デバイスを、これと関連する第１分離リセス量を有するように形成する段階と、
前記メモリセルの第２デバイスを、これと関連する第２分離リセス量を有するように形成する段階であって、前記第２分離リセス量は前記第１分離リセス量と異なっている、第２デバイスを形成する段階と、から成る方法。
【請求項２０】
メモリセルを作る方法において、
前記メモリセルのパストランジスタを、実質的に前記パストランジスタのチャネルの上面で決まる有効チャネル幅を有するように設計する段階と、
前記メモリセルのラッチトランジスタを、実質的に前記ラッチトランジスタのチャネルの上面と前記ラッチトランジスタの側壁面とで決まる有効チャネル幅を有するように設計する段階と、から成る方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概括的には半導体メモリに、より具体的には、リセスデバイス付き半導体メモリに関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ）用のビットセルのサイズの尺度が小さくなり続けるにつれて、ビットセル電流（Ｉｃｃｌｌ）の性能が低下する。更に、ビットセルのスタティックノイズマージン（ＳＮＭ）のばらつきが増大する。Ｉｃｃｌｌ性能の低下とＳＮＭばらつきの増大が相まって、ビットセルの低供給電圧（Ｖｄｄ）での作動が制限される。
【０００３】
幾つかのＳＲＡＭデバイスが、より高いビットセル電流を実現するのに知られているが、それらＳＲＡＭのベータ比（即ち、パスデバイスに対するプルダウンデバイスの強度の比）は悪影響を受ける。その結果、ＳＲＡＭデータ比への悪影響が、ＳＮＭを悪化させ、ビットセルを低Ｖｄｄでの作動で不安定にする。更に、ビットセルは、名目Ｖｄｄでの作動でも不安定になる。更に、尺度が小さなサイズになるほど、ドーパントが変動してゲート長さがばらつくために、トランジスタの閾値電圧（Ｖｔ）のばらつきが増大する。
【０００４】
従って、上に論じた当該技術分野における問題を克服するための改良されたメモリを提供することが望まれている。
【発明の開示】
【課題を解決するための手段】
【０００５】
或る実施形態によれば、メモリセルは、関連する、規模の異なる分離リセスを有するデバイスを含んでいる。対応するトランジスタの有効チャネル幅は、チャネルの上面幅に、分離リセスによって形成された側壁幅の２倍を加えたものと、実質的に等しい。ＳＲＡＭセルでは、ラッチトランジスタは、より大きなリセスを形成し、従って、ラッチトランジスタを囲む分離層内に大きな側壁を形成し、一方で、その様なリセスをパストランジスタには制限することによって、関連するパストランジスタよりも大きな有効チャネル幅を有している。メモリセルの製造の際は、ラッチトランジスタの区域を露出させながらパストランジスタの区域をマスキングするためにマスクが用いられる。従って、ラッチトランジスタの回りの分離層内のリセスは、パストランジスタの回りの対応する区域に影響を及ぼすこと無く形成される。
【発明を実施するための最良の形態】
【０００６】
本開示の実施形態は、例を挙げるために図示しているのであって、添付図面に限定されるものではなく、また各図を通して、同様の要素には同じ参照番号を付している。
当業者には理解頂けるように、図中の要素は、簡単で分かり易いように示しており、必ずしも一定の尺度で描いてはいない。例えば、図中の幾つかの要素の寸法は、本開示の実施形態の理解を助けるために、他の要素に比べて大きくなっている。
【０００７】
図１は、本開示の或る実施形態による、リセスデバイス付きメモリ１００の概略図である。或る実施形態では、メモリ１００は、メモリ用途に使用するためのＳＲＡＭセルを含んでおり、ＳＲＡＭセルは、記憶ラッチを形成する４つのトランジスタと、パスデバイスとして用いられる２つのトランジスタを含んでいる。具体的に、メモリ１００は、ワード線１０２、ビット線１０４、及び相補ビット線１０６を含んでいる。メモリ１００は、更に、メモリ１００の真側部分にＮＦＥＴ１０８、ＰＦＥＴ１１０、及びＮＦＥＴ１１２を含んでいる。パストランジスタ１０８は、ビット線１０４を記憶ノード１１４に連結している。メモリ１００は、更に、メモリ１００の相補側部分にＮＦＥＴ１１６、ＰＦＥＴ１１８、及びＮＦＥＴ１２０を含んでいる。パストランジスタ１１６は、相補ビット線１０６を相補記憶ノード１２２に連結している。或る実施形態によれば、パストランジスタ１０８と１１６はゲート幅Ｗを有しており、一方、ラッチトランジスタ１１２と１２０はセグメントゲート幅Ｗ*を有しており、Ｗ*＝ＷＬＳ＋ＷＬＲ１＋ＷＬＲ２であるが、これについては後に詳しく論じる。
【０００８】
更に、負荷トランジスタ１１０と１１８は、全体を参照番号１２４で示している電圧源ＶＤＤに連結されている。更に、ラッチトランジスタ１１２と１２０は、全体を参照番号１２６で示している電圧源ＶＳＳに連結されている。記憶ノード１１４は、トランジスタ１１８と１２０のゲート電極に連結されている。相補記憶ノード１２２は、トランジスタ１１０と１１２のゲート電極に連結されている。更に、ＰＦＥＴデバイス１１０及び１１８とＮＦＥＴデバイス１１２及び１２０は、ＳＲＡＭセル１１０にデータを記憶するのに用いられる記憶ラッチを形成している。ＮＦＥＴデバイス１０８と１１６は、データを記憶ラッチから出し入れするパスデバイスとして作用する。
【０００９】
図２は、図１のメモリ１００の一部分１０１の配置図である。部分１０１は、主に図の左側に示されているパストランジスタ１０８、ラッチトランジスタ１１２、負荷トランジスタ１１０、及び記憶ノード１１４に相当する領域を含んでいる。更に、部分１０１は、主に図面の右側に示されているパストランジスタ１１６、ラッチトランジスタ１２０、負荷トランジスタ１１８、及び相補記憶ノード１２２に相当する領域を含んでいる。図の左側に戻るが、部分１０１は、活性半導体領域２００と２０２も含んでいる。活性半導体材料領域２００は、パストランジスタ１０８とラッチトランジスタ１１２の間で共有されている。更に、或る実施形態では、活性半導体材料２００の幅は、ラッチトランジスタ１１２の領域内の方が、パストランジスタの領域１０８内より大きく、これについては後に詳しく論じる。更に、或る実施形態では、半導体材料領域２００は、パストランジスタ１０８とラッチトランジスタ１１２をＮＭＯＳデバイスとするために適切にドーピングされている。更に、或る実施形態では、活性半導体材料領域２０２は、トランジスタ１１０をＰＭＯＳデバイスとするために適切にドーピングされている。
【００１０】
参照番号２０３は、メモリ１００のリセス領域全体を指しており、リセス領域は、活性半導体材料２００の回りの部分の区域を含んでいる。具体的には、リセス領域２０３の形成の間、半導体材料２００の側壁部分２０５は、リセス領域２０３内で露出しているが、これについては後続の図面に関連付けて以下に詳しく論じる。
【００１１】
リセス領域２０３を形成した後、ゲート誘電体（図示せず）は、対応する活性半導体領域２００と２０２の各トランジスタ１０８、１１０、１１２のチャネル領域に重ねて形成される。ゲート電極２０４も、パストランジスタデバイス１０８のゲート誘電体（図示せず）に重ねて形成される。更に、ゲート電極２０６は、トランジスタデバイス１１０と１１２に重ねて形成される。ラッチトランジスタ１１２に関しては、ゲート誘電体とゲート電極が、ゲート誘電体及びゲート電極の区域内の側壁部分２０５に重なっている。ゲート電極２０４と２０６は、具体的なメモリ用途に適していればどの様な電極材料を備えていてもよい。例えば、電極材料には、ドーピング済ポリシリコン、ドーピング済シリコンゲルマニウム（ＳｉＧｅ）、ドーピング済炭化ケイ素（ＳｉＣ）、シリサイド、炭化金属、窒化金属など、又はそれらの組み合わせの様な適した導電層が含まれる。
【００１２】
図２の右側に戻るが、部分１０１は、活性半導体領域２０８と２１０を含んでいる。活性半導体材料領域２０８は、パストランジスタ１１６とメモリ１００の相補記憶ノード部分のラッチトランジスタ１２０との間で共有されている。更に、或る実施形態では、活性半導体材料２０８の幅は、ここで論じている半導体材料領域２００の場合と同様に、ラッチトランジスタ１２０の領域内の方が、パストランジスタ１１６の領域内よりも大きい。更に、或る実施形態では、半導体材料領域２０８は、パストランジスタ１１６とラッチトランジスタ１２０をＮＭＯＳデバイスとするために適切にドーピングされている。更に、或る実施形態では、活性半導体材料領域２１０は、負荷トランジスタ１１８をＰＭＯＳデバイスとするために適切にドーピングされている。
【００１３】
参照番号２１１は、メモリ１００のリセス領域全体を指しており、リセス領域は、活性半導体材料２０８の回りの部分の区域を含んでいる。具体的には、リセス領域２１１の形成の間、半導体材料２０８の側壁部分２１３は、リセス領域２０３内の半導体材料２００の側壁部分２０５と同様に、リセス領域２１１内に露出している。
【００１４】
リセス領域２１１を形成した後、ゲート誘電体（図示せず）は、対応する活性半導体領域２０８と２１０の各トランジスタ１１６、１１８、１２０のチャネル領域に重ねて形成される。ゲート電極２１２も、トランジスタデバイス１１６のゲート誘電体（図示せず）に重ねて形成される。更に、ゲート電極２１４は、トランジスタデバイス１１８と１２０に重ねて形成される。ラッチトランジスタ１２０については、ゲート誘電体とゲート電極２１２が、ゲート誘電体及びゲート電極２１２の区域の側壁部分２１３に重なっている。ゲート電極２１２と２１４は、ゲート電極２０４及び２０６と同様に、具体的なメモリ用途に適していれば、どの様な電極材料を備えていてもよい。
【００１５】
図２では、活性半導体材料又はゲート電極材料に占拠されていない領域は、全体が参照番号７０２と９０６で示されており、例えば、具体的なメモリ用途に適していれば、どの様な絶縁材料を含んでいてもよい。更に、半導体材料２００、２０２、２０８、２１０は、限定するわけではないが、例えば、シリコン、ゲルマニウム、シリコン−ゲルマニウム、又はバルク半導体、絶縁体上半導体などの形態をした他の半導体材料を含め、適していればどの様な半導体材料を含んでいてもよい。
【００１６】
図３は、メモリ１００を作る方法の或る処理段階における、図２の配置の３−３線に沿う部分３００の断面図である。部分３００は、所与の幅のマスクスタック３０４を有する半導体材料３０２を含んでおり、マスクスタック３０４は、半導体材料３０２の所望の部分に重ねて形成されている。或る実施形態では、図３のマスクスタック３０４は、ラッチトランジスタ１１２の半導体材料の１区画の表面幅と同じ、ＷＬＳ程度の幅を有するように作られている。つまり、マスクスタック３０４の幅ＷＬＳは、ラッチトランジスタ１１２用のリセス領域２０３内の活性半導体材料２００の第１表面幅と同じである。更に、マスクスタック３０４は、適していれば、周知の抵抗パターン化及びエッチング技法によってパターン化されたどの様な分離マスク層又は層のスタックを含んでいてもよい。更に、或る実施形態では、マスクスタックは、酸化物層３０６と、上に重なっている窒化物層３０８とを含んでおり、窒化物層３０８は、平坦化エッチング停止材として働き、これについては後に詳しく論じる。
【００１７】
図４は、メモリ１００を作る方法の或る処理段階における、図２の配置の４−４線に沿う部分４００の断面図である。部分４００も、半導体材料３０２の所望の部分に重ねて形成されている第２幅のマスクスタック３０４を有する半導体材料３０２を含んでいる。或る実施形態では、図４のマスクスタック３０４は、パストランジスタ１０８の半導体材料の表面幅と同じ、ＷＰＳ程度の幅を有するように作られている。つまり、マスクスタック３０４の第２幅ＷＰＳは、パストランジスタ１０８用の活性半導体材料２００の表面幅と同じである。
【００１８】
図５−１３は、それぞれ、図３及び図４に示している配置の部分の、本開示の実施形態によるメモリ１００を作る方法の更なる処理を行った後の断面図である。図５と図６では、半導体材料３０２のそれぞれの部分が、分離マスク層３０４に関して選択的に除去されている。半導体材料３０２を選択的に除去すると、トレンチ領域５０２が形成される。或る実施形態では、バルク半導体材料基板に、トレンチ領域５０２が１５００−３５００オングストローム程度の深さに形成される。別の実施形態では、絶縁性基板上半導体に、トレンチ領域５０２が５００−１５００オングストローム程度の深さに形成される。
【００１９】
図７と図８では、図５と図６のそれぞれのトレンチ領域５０２が、分離材料７０２のブランケット堆積で充填され、次に平坦化される。或る実施形態では、分離材料は、適していればどの様な酸化物を含んでいてもよい。分離材料としては、他に、例えば、ポリシリコン、シリコン、シリコンゲルマニウム、ゲルマニウム、シリコン窒化物の様な他の絶縁フィルムなどの半導体材料や、それらの組み合わせがある。更に、分離材料は、絶縁材料と共に他の層を有していてもよい。更に、平坦化は、例えば、化学機械研磨又は他の適した方法など、当該技術で既知のどの様な適した平坦化技法を使って実行してもよい。或る実施形態では、マスク３０４の窒化物層３０８は、平坦化停止材として用いられている。
【００２０】
平坦化に続いて、部分４００は自体を保護するためにマスクされ（図示せず）、一方、部分３００はマスクされないまま残される。図９では、分離材料７０２の部分は、具体的な分離材料７０２に適した除去処理を使って選択的に除去されている。或る実施形態では、除去処理は、乾式エッチを含んでいる。具体的には、マスクされていない部分３００を除去処理に掛けて分離材料７０２を選択的に除去し、除去処理を制御して、半導体材料３０２の所望量の露出した側壁部分２０５が得られるようにする。分離材料を選択的に除去した後に残る分離材料の部分は、全体が参照番号９０６で示されており、分離材料７０２の除去によって作られたリセスは、全体が参照番号９０８で示されている。図１０では、保護マスク（図９の領域３００の分離材料７０２の部分的除去の間に用いられる）が除去されているのが図示されており、部分４００は、図８と実質的に同じまま残っている。
【００２１】
図１１と１２では、マスクスタック３０４は、それを除去するのに適した何らかの技法を使って除去されている。或る実施形態では、マスクスタック３０４の除去は、半導体材料（３０２）と分離材料（７０２、９０６）に関して広く選択的である。或る例では、マスクスタック３０４は、窒化物３０８を含んでいる。窒化物３０８を除去する前に、必要に応じて、薄い犠牲酸化物を成長させることができる。パッド／犠牲酸化物を剥ぎ取った後で、ゲート酸化物を成長させることができる。
【００２２】
図１３と１４では、ゲート誘電体１３０２が、半導体材料３０２の露出した部分に重ねて形成される。ゲート誘電体を形成した後、ゲート電極材料１３０４が、堆積され、パターン化され、エッチングされて、図２の各ゲート電極２０６と２０４に相当する各ゲート電極が形成される。
【００２３】
図１３の部分３００では、ラッチトランジスタ１１２の有効チャネル幅（Ｗ*）は、参照番号１３０６、１３０８、１３１０で示されている区画の幅の合計と等しい。つまり、ラッチトランジスタ１１２の有効チャネル幅は、式Ｗ*＝ＷＬＲ１＋ＷＬＳ＋ＷＬＲ２で表すことができる。或る実施形態では、ＷＬＲ１はＷＬＲ２に実質的に等しく、ラッチトランジスタ１１２の有効チャネル幅は、式Ｗ*＝ＷＬＳ＋２ＷＬＲ１で表される。また、ラッチトランジスタ１１２のチャネルは、全体が、参照番号１３１２で示されている。
【００２４】
図１４の部分４００では、パストランジスタ１０８の有効チャネル幅（Ｗ）は、参照番号１４０２で示した表面の幅で全体が表される。つまり、パストランジスタ１０８の有効チャネル幅は、式Ｗ＝ＷＰＳで表すことができる。また、パストランジスタ１０８のチャネルは、全体が、参照番号１４０４で示されている。
【００２５】
従って、ＳＲＡＭセルでは、ベータ比（βｒａｔｉｏ）は、（ＷＬａｔｃｈ／ＬＬａｔｃｈ）／（ＷＰａｓｓ／ＬＰａｓｓ）に等しい。本実施形態では、ベータ比（βｒａｔｉｏ）は、（Ｗ*／ＷＬａｔｃｈ）／（ＷＰａｓｓ／ＬＰａｓｓ）、又は（（ＷＬＲ１＋ＷＬＳ＋ＷＬＲ２）／ＬＬａｔｃｈ）／（ＷＰａｓｓ／ＬＰａｓｓ）に等しい。
【００２６】
代りの実施形態では、ゲート誘電層を選択的に形成する前に、追加の段階が、図１１に示す露出している半導体材料３０２の角を丸めるために含まれている。
ここで論じているように、表面幅は、ウェーハの主表面と実質的に平行な１つ（又は複数）の幅として定義される。更に、リセス幅は、ウェーハの主表面と実質的に平行でない１つ（又は複数）の幅として定義される。例えば、ラッチトランジスタ１１２は、表面幅と２つの側壁幅の合計であるセグメントゲート幅を有している。
【００２７】
従って、ラッチトランジスタのセグメントチャネル幅Ｗ＊は、ここに論じているようにリセス側壁部分を含んでいるので、ラッチトランジスタは、高いＳＮＭを提供し、Ｖ１は１／（ＷＬの平方根）で決まるのでＳＮＭのばらつきは少なくなる。また、ＳＮＭの変化は、ラッチトランジスタのＶｔの変化に対応して大きくなる。
【００２８】
ＳＮＭをシミュレーションすると、ビットセルがラッチトランジスタにリセスを有する場合は、リセスの無い同じビットセルの場合を上回る相当な改良が見られる。更に、ラッチトランジスタのリセスによってＳＮＭを改良すると、パストランジスタのゲート幅を広くできるので、低Ｖｄｄという要件を満たしながら、ビットセル駆動電流（Ｌｃｅｌｌ）の改良を３５％見込むことができる。
【００２９】
或る実施形態では、メモリセルを備えた装置は、第１分離リセス量を有する第１デバイスを含んでいる。メモリセルは、更に、第１デバイスに連結された第２デバイスを含んでおり、第２デバイスは、第１分離リセス量とは異なる第２分離リセス量を有している。或る実施形態では、メモリセルは、スタティックランダムアクセスメモリセルであり、第１デバイスはパストランジスタであり、第２デバイスはラッチトランジスタである。パストランジスタは、パストランジスタのチャネルの上面幅と実質的に等しい第１有効チャネル幅を有している。更に、ラッチトランジスタは、ラッチトランジスタのチャネルの上面幅より大きな第２有効チャネル幅を有している。
【００３０】
装置は、更に、第１及び第２デバイスの下に基板を備えている。パストランジスタとラッチトランジスタのチャネルの上面は、基板の主表面と実質的に平行である。具体的には、第２有効チャネルは、ラッチトランジスタのチャネルの上面幅と、ラッチトランジスタのチャネルの第１側壁面幅と、ラッチトランジスタのチャネルの第２側壁面幅との和と実質的に等しい。側壁面幅は、基板の主表面と実質的に平行でない面で測定される。更に、別の実施形態では、第２有効チャネル幅は、ラッチトランジスタの上面幅と、第２分離リセス量の２倍との和と実質的に等しい。別の実施形態では、第１分離リセス量は、実質的にゼロになるように設計されている。
【００３１】
更に別の実施形態では、メモリセルは、第１有効チャネル幅を有する第１トランジスタと、第１トランジスタに連結された第２トランジスタを含んでいる。第２トランジスタは、第１トランジスタと実質的に等しいデバイス区域を有している。更に、第２トランジスタは、第１有効チャネル幅と実質的に等しくない第２有効チャネル幅を有している。或る実施形態では、第１有効チャネル幅は、パストランジスタのチャネルの上面幅と実質的に等しく、第２有効チャネル幅は、ラッチトランジスタのチャネルの上面幅よりも大きい。第２有効チャネル幅は、チャネルの上面のチャネル幅と、チャネルの側面のチャネル幅の２倍との和に実質的に等しく、チャネルの上面は、第１面と実質的に平行なラッチトランジスタのゲートに近接しており、側面は、ラッチトランジスタのゲートに近接しているが、第１面と実質的に平行ではない。
【００３２】
更に別の実施形態では、メモリセルは、スタティックランダムアクセスメモリセルであり、第１デバイスは、パストランジスタであり、第２デバイスは、ラッチトランジスタである。メモリセルは、メモリの一部分を表しており、メモリは、ワード線とビット線を含んでおり、第１トランジスタは、ビット線に連結されている第１電流操作電極と、第２トランジスタの電流操作電極に連結されている第２電流操作電極と、ワード線に連結されている制御電極を有している。更に、メモリセルは、負荷デバイスを含んでおり、負荷デバイスは、第１電力レールに連結されている第１端子と、第１トランジスタの第２電流操作電極と第２トランジスタの電流操作電極とに連結されている第２端子とを有している。別の実施形態では、負荷デバイスはＰＭＯＳ  ＦＥＴであり、第１及び第２トランジスタはＮＭＯＳ  ＦＥＴである。更に、メモリセルは集積回路の一部分を表している。
【００３３】
装置は、更に、ＳＲＡＭを含んでおり、ＳＲＡＭは複数のＳＲＡＭセルを備えている。各ＳＲＡＭセルは、一対のクロスカップル型インバータを含んでいる。各クロスカップル型インバータは、第２有効チャネル幅を有するラッチトランジスタと、第１有効チャネル幅を有するパストランジスタを含んでいる。第１有効チャネル幅は、実質的に、パストランジスタのチャネルの非セグメント表面によって決まる。更に、第２有効チャネル幅は、ラッチトランジスタのチャネルのセグメント表面によって決まる。
【００３４】
別の実施形態では、第１及び第２位置に第１及び第２デバイスを有するメモリセルを作る方法であって、前記方法は、メモリセルの第１デバイスを、それと関連する第１分離リセス量を有するように形成する段階を含んでいる。更に、本方法は、メモリセルの第２デバイスを、それと関連する第２分離リセス量を有するように形成する段階を含んでおり、第２分離リセス量は、第１分離リセス量と異なっている。
【００３５】
或る実施形態では、第１デバイスと第２デバイスは、基板を提供する段階と、基板の上に分離マスク層を形成する段階と、第１及び第２位置以外の位置で分離マスク層の一部分を除去する段階と、分離マスク層に対し選択的に基板の一部を除去する段階と、分離マスク層と基板の残りの部分の上に絶縁層を堆積させる段階と、平坦化処理を行って分離マスク層の残り部分まで下げる段階とから成る共有する段階を使って形成される。基板の一部分を除去する段階は、基板の乾式エッチングを実行する段階、及び／又は、基板の湿式エッチングを実行する段階を含んでいる。
【００３６】
第２デバイスを形成する段階は、第１位置ではなく第２位置で、分離マスク層に対し選択的に絶縁層の一部分を除去する段階を更に含んでいる。例えば、第２デバイスを形成する段階は、第１位置をマスキングする段階と、シリコン及び窒化物に対し選択的なエッチを使って第２位置をエッチングする段階とを含んでいる。
【００３７】
更に、第１デバイスと第２デバイスは、更に、分離マスク層の残っている部分を除去する段階と、ゲート誘電層を形成する段階と、ゲート電極層を形成する段階とから成る共通の段階を使って形成される。本方法は、更に、第１デバイスをＳＲＡＭメモリセルのパストランジスタとして連結する段階と、第２デバイスをＳＲＡＭメモリセルのラッチトランジスタとして連結する段階とを含んでいる。
【００３８】
別の実施形態によれば、メモリセルを作る方法は、メモリセルのパストランジスタを、パストランジスタのチャネルの上面で実質的に決まる有効チャネル幅を有するように設計する段階を含んでいる。本方法は、更に、メモリセルのラッチトランジスタを、ラッチトランジスタのチャネルの上面とラッチトランジスタの側壁表面とで実質的に決まる有効チャネル幅を有するように設計する段階を含んでいる。更に、本方法は、ラッチトランジスタを、パストランジスタの有効チャネル幅より大きい有効チャネル幅を有するが、パストランジスタと実質的に同様な上面チャネル幅を有するように設計する段階を含んでいる。
【００３９】
従って、本実施形態では、トレンチリセスは、ビットセルのベータ比が、強健なＳＮＭ（スタティックノイズマージン）を提供して低Ｖｄｄでの作動を可能にするため大幅に強化されるように、ラッチ（即ち、プルダウン）デバイスに適用されているにすぎない。これは、トレンチ酸化物ＣＭＰ後にプルダウンデバイスの回りの区域だけ開いているマスクを使い、次にシリコン及び窒化物に対し選択的な乾式エッチング（又は湿式エッチングも同様に使用できる）によってフィールド酸化物をエッチングすることによって実現することができる。先に述べたように、プルダウンデバイスだけにリセスを設けることによって、ＳＮＭは、低Ｖｄｄでの作動ができるほど強健になる。更に、本開示の実施形態によれば、低Ｖｄｄでの作動に適切なＳＮＭを維持しながらＩセルを強化するためより広いゲート幅を使用できるように、セルの配置を変更することができる。シミュレーションは、Ｉｃｅｌｌで、平坦な６５ｎｍセルに勝る約３５パーセント（〜３５％）の改良が、低ＶｄｄでのＳＮＭ要件を満たしながら実現できることを示している。
【００４０】
本開示の実施形態は、６Ｔ  ＳＲＡＭと４Ｔ  ＳＲＡＭを使用し、ＳＯＩ又はバルク上何れかに設けられたメモリ製品に適用することができる。更に、或る実施形態では、ＳＲＡＭは、埋め込み型メモリを含んでいる。
【００４１】
上記明細書では、本開示を、様々な実施形態に関連付けて説明してきた。しかしながら、当業者には理解頂けるように、特許請求の範囲に記載するように、本実施形態の範囲から逸脱することなく、様々な修正及び変更を行うことができる。例えば、本開示の実施形態は、現在及び将来の世代のマイクロプロセッサ及び／又は進化したメモリデバイスを利するように適用することができる。従って、明細書と図面は、限定ではなく説明を目的としていると見なすべきであり、上記の様な全ての修正は、本実施形態の範囲に含まれるものとする。
【００４２】
恩典、この他の利点及び問題の解決策について、具体的な実施形態に関して上に述べてきた。しかしながら、恩典、利点、問題の解決策、及び、何らかの恩典、利点又は解決策を生じさせ又はより明白にする要素は、何れか又は全ての請求項の、重要な、必要な、又は本質的な特徴又は要素と解釈すべきではない。ここで用いている「備える」「備えている」或いはその他の派生語は、非排他的な包括的包含を意図しているので、過程、方法、部品、又は要素一覧表を備えた装置は、それらの要素だけを含んでいるのではなく、そのような過程、方法、部品又は装置にはっきりと列挙されていらず又は固有のものでもない他の要素を含むものとする。
【図面の簡単な説明】
【００４３】
【図１】本開示の或る実施形態による、リセスデバイス付きメモリの概略図である。
【図２】図１のメモリの部分の配置図である。
【図３】図２の配置の３−３線に沿う部分の断面図である。
【図４】図２の配置の４−４線に沿う部分の断面図である。
【図５】本発明の実施形態による、図３に示している配置の部分を更に処理した後の断面図である。
【図６】本発明の実施形態による、図４に示している配置の部分を更に処理した後の断面図である。
【図７】本発明の実施形態による、図５に示している配置の部分を更に処理した後の断面図である。
【図８】本発明の実施形態による、図６に示している配置の部分を更に処理した後の断面図である。
【図９】本発明の実施形態による、図７に示している配置の部分を更に処理した後の断面図である。
【図１０】本発明の実施形態による、図８に示している配置の部分を更に処理した後の断面図である。
【図１１】本発明の実施形態による、図９に示している配置の部分を更に処理した後の断面図である。
【図１２】本発明の実施形態による、図１０に示している配置の部分を更に処理した後の断面図である。
【図１３】本発明の実施形態による、図１１に示している配置の部分を更に処理した後の断面図である。
【図１４】本発明の実施形態による、図１２に示している配置の部分を更に処理した後の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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