(57)【要約】【課題】マルチチップシステム及びそれのデータ伝送方法を提供する。【解決手段】本発明はメモリチップ間にデータを直接伝送することができるマルチチップシステム及びそれのデータ伝送方法に関するものである。本発明によるマルチチップシステムは第１及び第２メモリチップ、及び第１及び第２メモリチップの動作を制御するホストシステムを含む。第１メモリチップはホストシステムから入力されたローカル伝送情報に応答して第２メモリチップにデータが直接伝送されるように第２メモリチップを制御する。そして第１メモリチップはローカル伝送動作が実行される間にホストシステムが第１及び第２メモリチップをアクセスすることができないようにホストシステムを制御する。本発明によれば、ホストシステムの介入なしにメモリチップ間にデータを直接伝送することができるため、マルチチップシステムの効率が向上し、データ伝送速度が著しく速くなる。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１及び第２メモリチップと、
前記第１及び第２メモリチップの動作を制御するメモリコントローラとを含み、
前記第１メモリチップは、前記メモリコントローラから入力されたローカル伝送情報に応答して前記第２メモリチップにデータが直接伝送されるように前記第２メモリチップを制御することを特徴とするマルチチップシステム。
【請求項２】
前記第１メモリチップは、前記第２メモリチップに命令（ｃｏｍｍａｎｄ）を直接提供することを特徴とする請求項１に記載のマルチチップシステム。
【請求項３】
前記第１及び第２メモリチップを直接連結するメモリバスをさらに含み、
前記第１及び第２メモリチップ間のデータ伝送は前記メモリバスを経由して行われることを特徴とする請求項１に記載のマルチチップシステム。
【請求項４】
前記ローカル伝送情報は、ローカル伝送命令、ソース及びターゲットアドレス、そして伝送するデータのサイズを含むことを特徴とする請求項１に記載のマルチチップシステム。
【請求項５】
前記第１メモリチップは、
データを貯蔵するメモリコアと、
前記第２メモリチップと協働するインターフェース部と、
前記インターフェース部から入力された命令に応答して前記メモリコアの動作を制御する制御ロジックと、
前記ローカル伝送情報及び前記制御ロジックから入力されたローカル伝送開始信号に応答して、前記第２メモリチップにデータが伝送されるように前記インターフェース部を制御するローカル伝送制御部とを含むことを特徴とする請求項１に記載のマルチチップシステム。
【請求項６】
前記ローカル伝送開始信号は、ローカル伝送動作のとき、前記メモリコアに貯蔵されたデータが前記制御ロジックに全て伝送されたとき、発生することを特徴とする請求項５に記載のマルチチップシステム。
【請求項７】
前記第１及び第２メモリチップは同じ種類のメモリチップであることを特徴とする請求項５に記載のマルチチップシステム。
【請求項８】
第１及び第２メモリチップと、
ノーマル動作のとき、前記第１及び第２メモリチップの動作をそれぞれ制御する第１及び第２メモリコントローラとを含み、
前記第１メモリチップは、ローカル伝送動作のとき、前記第２メモリコントローラから入力されたローカル伝送情報に応答して前記第２メモリチップにデータが直接伝送されるように前記第２メモリチップを制御することを特徴とするマルチチップシステム。
【請求項９】
前記第１メモリチップは、前記第２メモリチップに命令を直接提供することを特徴とする請求項８に記載のマルチチップシステム。
【請求項１０】
前記第１及び第２メモリチップを直接連結するメモリバスをさらに含み、
前記第１及び第２メモリチップ間のデータ伝送は前記メモリバスを経由して行われることを特徴とする請求項８に記載のマルチチップシステム。
【請求項１１】
前記ローカル伝送情報は、ローカル伝送命令、ソース及びターゲットアドレス、及び伝送するデータのサイズを含むことを特徴とする請求項８に記載のマルチチップシステム。
【請求項１２】
前記第１メモリチップは、
データを貯蔵するメモリコアと、
前記第１メモリコントローラと協働する第１インターフェース部と、
前記第２メモリコントローラ及び前記第２メモリチップと協働する第２インターフェース部と、
前記第１及び第２インターフェース部から入力された命令に応答して前記メモリコアの動作を制御する制御ロジックと、
前記ローカル伝送情報及び前記制御ロジックから入力されたローカル伝送開始信号に応答して、前記第２メモリチップにデータが伝送されるように前記第２インターフェース部を制御するローカル伝送制御部とを含むことを特徴とする請求項８に記載のマルチチップシステム。
【請求項１３】
前記ローカル伝送開始信号は、ローカル伝送動作のとき、前記メモリコアに貯蔵されたデータが前記制御ロジックに全て伝送されたとき、発生することを特徴とする請求項１２に記載のマルチチップシステム。
【請求項１４】
前記第１及び第２メモリチップは互いに種類の異なるメモリチップであることを特徴とする請求項１２に記載のマルチチップシステム。
【請求項１５】
第１及び第２メモリチップと、
前記第１及び第２メモリチップの動作を制御するホストシステムと、
前記第１及び第２メモリチップを直接連結するメモリバスとを含み、
前記第１メモリチップは、前記ホストシステムから入力されたローカル伝送情報に応答してローカル伝送動作が実行される間に前記ホストシステムが前記第１及び第２メモリチップをアクセスすることができないようにＤＭＡ要求信号を前記ホストシステムに提供し、そして前記ホストシステムから入力されたＤＭＡ承認信号に応答してデータが前記メモリバスを経由して前記第２メモリチップに直接伝送されるように前記第２メモリチップに命令を提供することを特徴とするマルチチップシステム。
【請求項１６】
前記ホストシステムは、
前記第１及び第２メモリチップの動作を制御し、前記ローカル伝送情報を提供するメモリコントローラと、
前記ＤＭＡ要求信号に応答して、中央処理装置がシステムバスの使用を保留するように要請し、そして前記中央処理装置から許可を受け、前記ＤＭＡ承認信号を発生するＤＭＡコントローラとを含むことを特徴とする請求項１５に記載のマルチチップシステム。
【請求項１７】
前記メモリコントローラは、前記ＤＭＡ承認信号が発生するときには、前記第１及び第２メモリチップの動作を制御することができないことを特徴とする請求項１６に記載のマルチチップシステム。
【請求項１８】
前記メモリコントローラはパッドに連結された３状態のバッファを含み、前記３状態のバッファは前記ＤＭＡ承認信号に応答してフローティング状態になることを特徴とする請求項１６に記載のマルチチップシステム。
【請求項１９】
前記第１メモリチップは、
データを貯蔵するメモリコアと、
前記第２メモリチップと互換されるインターフェース部と、
前記インターフェース部から入力された命令に応答して前記メモリコアの動作を制御する制御ロジックと、
前記ローカル伝送情報及び前記制御ロジックから入力されたローカル伝送開始信号に応答して前記ＤＭＡ要求信号を発生し、そして前記ＤＭＡ承認信号に応答して前記第２メモリチップにデータが伝送されるように前記インターフェース部を制御するローカル伝送制御部とを含むことを特徴とする請求項１６に記載のマルチチップシステム。
【請求項２０】
前記ローカル伝送開始信号は、ローカル伝送動作のとき、前記メモリコアに貯蔵されたデータが前記制御ロジックに全て伝送されたとき、発生することを特徴とする請求項１９に記載のマルチチップシステム。
【請求項２１】
前記第１及び第２メモリチップは同じ種類のメモリチップであることを特徴とする請求項１６に記載のマルチチップシステム。
【請求項２２】
第１及び第２メモリチップと、
前記第１及び第２メモリチップを直接連結するメモリバスと、
前記第１及び第２メモリチップの動作をそれぞれ制御する第１及び第２メモリコントローラと、
前記第１及び第２メモリコントローラを連結するシステムバスと、
前記第１メモリチップからのＤＭＡ要求信号に応答して中央処理装置に前記システムバスの使用を保留するように要請し、前記中央処理装置から許可を受け、ＤＭＡ承認信号を発生するＤＭＡコントローラとを含み、
前記第１メモリチップは、前記第２メモリコントローラから入力されたローカル伝送情報に応答して前記ＤＭＡ要求信号を提供し、前記ＤＭＡ承認信号に応答してデータが前記メモリバスを経由して前記第２メモリチップに直接伝送されるように前記第２メモリチップに命令を提供することを特徴とするマルチチップシステム。
【請求項２３】
前記第２メモリコントローラはパッドに連結された３状態のバッファを含み、前記３状態のバッファは前記ＤＭＡ承認信号に応答してフローティング状態になることを特徴とする請求項２２に記載のマルチチップシステム。
【請求項２４】
前記第１メモリチップは、
データを貯蔵するメモリコアと、
前記第１メモリコントローラと協働する第１インターフェース部と、
前記第２メモリコントローラ及び前記第２メモリチップと協働する第２インターフェース部と、
前記第１及び第２インターフェース部からの命令に応答して、前記メモリコアの動作を制御する制御ロジックと、
前記ローカル伝送情報及び前記制御ロジックから提供されたローカル伝送開始信号に応答して前記ＤＭＡ要求信号を発生し、そして前記ＤＭＡ承認信号に応答して前記第２メモリチップにデータが伝送されるように前記第２インターフェース部を制御するローカル伝送制御部とを含むことを特徴とする請求項２２に記載のマルチチップシステム。
【請求項２５】
前記ローカル伝送開始信号は、ローカル伝送動作のとき、前記メモリコアに貯蔵されたデータが前記制御ロジックに全て伝送されたとき、発生することを特徴とする請求項２４に記載のマルチチップシステム。
【請求項２６】
前記第２インターフェース部はパッドに連結された３状態のバッファを含み、前記３状態のバッファは前記ＤＭＡ承認信号に応答してイネーブルされることを特徴とする請求項２４に記載のマルチチップシステム。
【請求項２７】
前記第１及び第２メモリチップは他の種類のメモリチップであることを特徴とする請求項２２に記載のマルチチップシステム。
【請求項２８】
前記第１メモリチップは不揮発性メモリチップであり、
前記第２メモリチップは揮発性メモリチップであることを特徴とする請求項２２に記載のマルチチップシステム。
【請求項２９】
前記第１メモリチップはＮＡＮＤフラッシュメモリチップであり、
前記第２メモリチップはＤＲＡＭチップであり、
前記第１メモリコントローラはフラッシュメモリコントローラであり、
前記第２メモリコントローラはＤＲＡＭコントローラであることを特徴とする請求項２２に記載のマルチチップシステム。
【請求項３０】
前記第１メモリチップは、
データを貯蔵するメモリコアと、
前記第１メモリコントローラと協働する第１インターフェース部と、
前記第２メモリコントローラ及び前記第２メモリチップと協働する第２インターフェース部と、
前記第１及び第２インターフェース部から入力された命令に応答して前記メモリコアの動作を制御する制御ロジックと、
ヒューズオプションに応答して前記第１インターフェース部または前記第２インターフェース部のうちで一つをイネーブルする選択回路と、
前記ローカル伝送情報及び前記制御ロジックから提供されたローカル伝送開始信号に応答して前記ＤＭＡ要求信号を発生し、そして前記ＤＭＡ承認信号に応答して前記第２メモリチップにデータが伝送されるように前記第２インターフェース部を制御するローカル伝送制御部と、
前記第１及び第２インターフェース部に連結され、前記ＤＭＡ承認信号に応答してイネーブルされる３状態の入出力ドライバとを含むことを特徴とする請求項２２に記載のマルチチップシステム。
【請求項３１】
前記第２メモリコントローラはパッドに連結された３状態のバッファを含み、
前記３状態のバッファは前記ＤＭＡ承認信号に応答してフローティング状態になることを特徴とする請求項３０に記載のマルチチップシステム。
【請求項３２】
前記第１メモリチップはＮＡＮＤフラッシュメモリチップであり、
前記第２メモリチップはＤＲＡＭチップであり、
前記第１インターフェース部はＮＯＲフラッシュインターフェース部であり、
前記第２インターフェース部はＤＲＡＭインターフェース部であることを特徴とする請求項３０に記載のマルチチップシステム。
【請求項３３】
メモリコントローラ、第１及び第２メモリチップを含むマルチチップシステムのデータ伝送方法において、
ａ）前記第１メモリチップに前記メモリコントローラからローカル伝送情報が入力される段階と、
ｂ）前記第１メモリチップが前記ローカル伝送情報に応答して前記第２メモリチップにデータが直接伝送されるように前記第２メモリチップを制御する段階とを含むことを特徴とするデータ伝送方法。
【請求項３４】
前記ｂ）段階は、
ｂ１)前記ローカル伝送情報に応答してデータ伝送を用意する段階と、
ｂ２)データ伝送の用意が完了したかを確認し、前記第２メモリチップに命令を提供する段階とを含むことを特徴とする請求項３３に記載のデータ伝送方法。
【請求項３５】
ｃ）前記第１及び第２メモリチップを直接連結するメモリバスを経由して、前記第１メモリチップから前記第２メモリチップにデータが伝送される段階とをさらに含むことを特徴とする請求項３３に記載のデータ伝送方法。
【請求項３６】
前記ローカル伝送情報は、ローカル伝送命令、ソース及びターゲットアドレス、及び伝送するデータのサイズを含むことを特徴とする請求項３３に記載のデータ伝送方法。
【請求項３７】
ホストシステム、第１及び第２メモリチップ、及び前記第１及び第２メモリチップを直接連結するメモリバスを含むマルチチップシステムのデータ伝送方法において、
ａ）前記第１メモリチップに前記ホストシステムからローカル伝送情報が入力される段階と、
ｂ）前記ホストシステムが前記第１及び第２メモリチップをアクセスすることができないように、前記第１メモリチップが前記ローカル伝送情報に応答して前記ホストシステムにＤＭＡ要求信号を提供する段階と、
ｃ）データが前記メモリバスを経由して前記第２メモリチップに直接伝送されるように、前記第１メモリチップが前記ホストシステムから入力されたＤＭＡ承認信号に応答して前記第２メモリチップに命令を提供する段階とを含むことを特徴とするデータ伝送方法。
【請求項３８】
前記ｃ）段階は、
ｃ１)前記ローカル伝送情報に応答してデータ伝送を準備する段階と、
ｃ２）データ伝送の準備が完了したか否かを確認し、前記第２メモリチップに命令を提供する段階とを含むことを特徴とする請求項３７に記載のデータ伝送方法。
【請求項３９】
ｄ）前記第１及び第２メモリチップを直接連結するメモリバスを経由して、前記第１メモリチップから前記第２メモリチップにデータが伝送される段階とをさらに含むことを特徴とする請求項３７に記載のデータ伝送方法。
【請求項４０】
前記ローカル伝送情報は、ローカル伝送命令、ソース及びターゲットアドレス、及び伝送するデータのサイズを含むことを特徴とする請求項３７に記載のデータ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマルチチップシステムに係り、より詳細にはメモリチップ間にデータが直接伝送されるマルチチップシステム及びそれのデータ伝送方法に関する。
【背景技術】
【０００２】
マルチチップシステム(multi＿chip system)は多様な応用分野に用いられる多数のメモリチップと、これらのメモリチップを用途に合うように用いることができるようにするチップセット（ｃｈｉｐｓｅｔ）で構成される。チップセットはその用途によって多様な形態のメモリチップを支援するように多様な形態のメモリインターフェースブロックを具備している。
【０００３】
最近、マルチメディア用データのような大容量データが増加するのにつれて、小さな面積に大容量の貯蔵空間を有するメモリチップと速いデータ処理を要するメモリチップとが集まって一つのマルチチップシステムを構成する場合が徐々に増えている。このようなマルチチップシステムは大容量の貯蔵空間を有するメモリチップの短所と速いデータ処理を実行するメモリチップの短所とを互いに補うことができる。
【０００４】
例えば、ＮＡＮＤフラッシュメモリチップはセルストリング電流（ｃｅｌｌ ｓｔｒｉｎｇ ｃｕｒｒｅｎｔ）が非常に小さいため、かつセルのスレッショルド電圧の分布を減らさなければならないため、増加型ステップパルスプログラミング（Ｉｎｃｒｅｍｅｎｔ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ；ＩＳＰＰ）方法を用いる。したがって、ＮＡＮＤフラッシュメモリチップはＤＲＡＭチップまたはＳＲＡＭチップのような揮発性メモリチップに比べてプログラム速度が著しく遅いという短所がある。このようなＮＡＮＤフラッシュメモリチップの短所を克服するために、ＮＡＮＤフラッシュメモリチップに貯蔵されたデータを動作速度が速い揮発性メモリチップに予め貯蔵するようになる。反対に、揮発性メモリチップに貯蔵されたデータをＮＡＮＤフラッシュメモリチップのような不揮発性メモリチップに貯蔵する過程もよく起きるようになる。
【０００５】
従来のマルチチップシステムはメモリチップ間にデータを伝送するとき、ホストシステムにあるシステムバスを介して行われる。すなわち、従来のマルチチップシステムは中央処理装置及びＤＭＡコントローラを利用してシステムバス（ｓｙｓｔｅｍ ｂｕｓ）にデータを載せてソースメモリチップからターゲットメモリチップにデータを伝送する。従来のマルチチップシステムはメモリチップ間にデータを伝送するとき、データがシステムバスを占有するようになる。したがって、マルチチップシステムはシステムバスを用いて他の動作を実行することができなくなってマルチチップシステムの効率が下がるという問題がある。
【０００６】
また、従来のマルチチップシステムにおいてメモリチップ間のデータ伝送時間はソースメモリチップでデータを読み出してホストシステムにあるバッファに貯蔵する時間とバッファからターゲットメモリチップにデータを伝送する時間との和になる。すなわち、メモリチップ間にデータを伝送するのにあって、システムバスに同じ内容のデータが２回載せられるようになってデータ伝送動作に必要とする時間が非常に長いという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上述の問題を解決するためになされたもので、本発明の目的はホストシステムの介入なしにメモリチップ間にデータを直接伝送することができるマルチチップシステムを提供してマルチチップシステムの効率を向上させ、かつデータの伝送速度を速くすることにある。
【課題を解決するための手段】
【０００８】
本発明によるマルチチップシステムは、第１及び第２メモリチップと、前記第１及び第２メモリチップの動作を制御するメモリコントローラとを含み、前記第１メモリチップは前記メモリコントローラから入力されたローカル伝送情報に応答して前記第２メモリチップにデータが直接伝送されるように前記第２メモリチップを制御する。ここで、前記第１メモリチップは前記第２メモリチップに命令(ｃｏｍｍａｎｄ)を直接提供する。
【０００９】
実施形態として、前記マルチチップシステムは前記第１及び第２メモリチップを直接連結するメモリバスをさらに含み、前記第１及び第２メモリチップ間のデータ伝送は前記メモリバスを経由して行われる。
【００１０】
実施形態として、前記第１メモリチップは、データを貯蔵するメモリコアと、前記第２メモリチップと協働するインターフェース部と、前記インターフェース部から入力された命令に応答して前記メモリコアの動作を制御する制御ロジックと、前記ローカル伝送情報及び前記制御ロジックから入力されたローカル伝送開始信号に応答して、前記第２メモリチップにデータが伝送されるように前記インターフェース部を制御するローカル伝送制御部とを含む。ここで、前記ローカル伝送開始信号は、ローカル伝送動作のとき、前記メモリコアに貯蔵されたデータが前記制御ロジックに全て伝送されたとき、発生することを特徴とする。
【００１１】
本発明によるマルチチップシステムの他の一面は、第１及び第２メモリチップと、ノーマル動作のとき、前記第１及び第２メモリチップの動作をそれぞれ制御する第１及び第２メモリコントローラとを含み、前記第１メモリチップは、ローカル伝送動作のとき、前記第２メモリコントローラから入力されたローカル伝送情報に応答して前記第２メモリチップにデータが直接伝送されるように前記第２メモリチップを制御することを特徴とする。ここで、前記第１メモリチップは前記第２メモリチップに命令(ｃｏｍｍａｎｄ)を直接提供する。
【００１２】
実施形態として、前記マルチチップシステムは前記第１及び第２メモリチップを直接連結するメモリバスをさらに含み、前記第１及び第２メモリチップ間にデータ伝送は前記メモリバスを経由して行われる。
【００１３】
実施形態として、前記第１メモリチップは、データを貯蔵するメモリコアと、前記第１メモリコントローラと協働する第１インターフェース部と、前記第２メモリコントローラ及び前記第２メモリチップと協働する第２インターフェース部と、前記第１及び第２インターフェース部から入力された命令に応答して前記メモリコアの動作を制御する制御ロジックと、前記ローカル伝送情報及び前記制御ロジックから入力されたローカル伝送開始信号に応答して、前記第２メモリチップにデータが伝送されるように前記第２インターフェース部を制御するローカル伝送制御部とを含む。ここで、前記ローカル伝送開始信号はローカル伝送動作のとき、前記メモリコアに貯蔵されたデータが前記制御ロジックに全て伝送されたとき、発生する。
【００１４】
本発明によるマルチチップシステムのまた他の一面は、第１及び第２メモリチップと、前記第１及び第２メモリチップの動作を制御するホストシステムと、前記第１及び第２メモリチップを直接連結するメモリバスとを含み、前記第１メモリチップは、前記ホストシステムから入力されたローカル伝送情報に応答してローカル伝送動作が実行される間に前記ホストシステムが前記第１及び第２メモリチップをアクセスすることができないように、前記ホストシステムにＤＭＡ要求信号を提供する、そして前記ホストシステムから入力されたＤＭＡ承認信号に応答してデータが前記メモリバスを経由して前記第２メモリチップに直接伝送されるように前記第２メモリチップに命令を提供する。
【００１５】
実施形態として、前記ホストシステムは、前記第１及び第２メモリチップの動作を制御し、前記ローカル伝送情報を提供するメモリコントローラと、前記ＤＭＡ要求信号に応答して中央処理装置がシステムバスの使用を保留するように要請する、そして前記中央処理装置から許可を受け、前記ＤＭＡ承認信号を発生するＤＭＡコントローラを含む。ここで、前記メモリコントローラは前記ＤＭＡ承認信号に応答して非活性化される。
【００１６】
実施形態として、前記第１メモリチップは、データを貯蔵するメモリコアと、前記第２メモリチップと協働するインターフェース部と、前記インターフェース部から入力された命令に応答して前記メモリコアの動作を制御する制御ロジックと、前記ローカル伝送情報及び前記制御ロジックから入力されたローカル伝送開始信号に応答して前記ＤＭＡ要求信号を発生し、そして前記ＤＭＡ承認信号に応答して前記第２メモリチップにデータが伝送されるように前記インターフェース部を制御するローカル伝送制御部とを含む。ここで、前記ローカル伝送開始信号はローカル伝送動作のとき、前記メモリコアに貯蔵されたデータが前記制御ロジックに全て伝送されたとき、発生する。
【００１７】
本発明によるマルチチップシステムのまた他の一面は、第１及び第２メモリチップと、前記第１及び第２メモリチップを直接連結するメモリバスと、前記第１及び第２メモリチップの動作をそれぞれ制御する第１及び第２メモリコントローラと、前記第１及び第２メモリコントローラを連結するシステムバスと、前記第１メモリチップからのＤＭＡ要求信号に応答して中央処理装置に前記システムバスの使用を保留するように要請し、前記中央処理装置から許可を受け、ＤＭＡ承認信号を発生するＤＭＡコントローラとを含み、前記第１メモリチップは、前記第２メモリコントローラから入力されたローカル伝送情報に応答して前記ＤＭＡ要求信号を提供し、前記ＤＭＡ承認信号に応答してデータが前記メモリバスを経由して前記第２メモリチップに直接伝送されるように前記第２メモリチップに命令を提供する。
【００１８】
実施形態として、前記第１メモリチップは、データを貯蔵するメモリコアと、前記第１メモリコントローラと協働する第１インターフェース部と、前記第２メモリコントローラ及び前記第２メモリチップと互換される第２インターフェース部と、前記第１及び第２インターフェース部からの命令に応答して前記メモリコアの動作を制御する制御ロジックと、前記ローカル伝送情報及び前記制御ロジックから提供されたローカル伝送開始信号に応答して前記ＤＭＡ要求信号を発生する、そして前記ＤＭＡ承認信号に応答して前記第２メモリチップにデータが伝送されるように前記第２インターフェース部を制御するローカル伝送制御部とを含む。ここで、前記ローカル伝送開始信号はローカル伝送動作のとき、前記メモリコアに貯蔵されたデータが前記制御ロジックに全て伝送されたとき、発生する。
【００１９】
他の実施形態として、前記第１メモリチップは、データを貯蔵するメモリコアと、前記第１メモリコントローラと協働する第１インターフェース部と、前記第２メモリコントローラ及び前記第２メモリチップと協働する第２インターフェース部と、前記第１及び第２インターフェース部から入力された命令に応答して前記メモリコアの動作を制御する制御ロジックと、ヒューズオプションに応答して前記第１インターフェース部または前記第２インターフェース部のうちで一つをイネーブルする選択回路、前記ローカル伝送情報及び前記制御ロジックから提供されたローカル伝送開始信号に応答して前記ＤＭＡ要求信号を発生する、そして前記ＤＭＡ承認信号に応答して前記第２メモリチップにデータが伝送されるように前記第２インターフェース部を制御するローカル伝送制御部と、前記第１及び第２インターフェース部に連結され、前記ＤＭＡ承認信号に応答してイネーブルされる３状態の入出力ドライバとを含む。
【００２０】
本発明によるメモリコントローラ、第１及び第２メモリチップを含むマルチチップシステムのデータ伝送方法は、ａ）前記第１メモリチップに前記メモリコントローラからローカル伝送情報が入力される段階と、ｂ）前記第１メモリチップが前記ローカル伝送情報に応答して前記第２メモリチップにデータが直接伝送されるように前記第２メモリチップを制御する段階とを含む。
【００２１】
実施形態として、前記ｂ）段階は、ｂ１）前記ローカル伝送情報に応答してデータ伝送を準備する段階と、ｂ２）データ伝送の準備が完了したかを確認し、前記第２メモリチップに命令を提供する段階とを含む。
【００２２】
本発明によるホストシステム、第１及び第２メモリチップ、そして前記第１及び第２メモリチップを直接連結するメモリバスを含むマルチチップシステムのデータ伝送方法は、ａ）前記第１メモリチップに前記ホストシステムからローカル伝送情報が入力される段階と、ｂ）前記ホストシステムが前記第１及び第２メモリチップをアクセスすることができないように、前記第１メモリチップが前記ローカル伝送情報に応答して前記ホストシステムにＤＭＡ要求信号を提供する段階と、ｃ）データが前記メモリバスを経由して前記第２メモリチップに直接伝送されるように、前記第１メモリチップが前記ホストシステムから入力されたＤＭＡ承認信号に応答して前記第２メモリチップに命令を提供する段階とを含む。
【００２３】
実施形態として、前記ｃ）段階は、ｃ１）前記ローカル伝送情報に応答してデータ伝送を準備する段階と、ｃ２）データ伝送の準備が完了したかを確認し、前記第２メモリチップに命令を提供する段階とを含む。
【００２４】
本発明によるマルチチップシステム及びそれのデータ伝送方法は、メモリチップ間にデータが直接伝送されるため、データの伝送速度が速くなり、マルチチップシステムの性能が向上する。
【発明の効果】
【００２５】
上述のように本発明にマルチチップシステムはホストシステムの介入なしにメモリチップ間にデータを直接伝送することができるため、データ伝送速度が速くなり、ホストシステムの効率が向上する。
【発明を実施するための最良の形態】
【００２６】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施することができるように詳細に説明するために、本発明の最も望ましい実施形態を添付の図面を参照して説明する。
【００２７】
図１は本発明の第１実施形態によるマルチチップシステムを示すブロック図である。図１を参照すると、マルチチップシステム１００はメモリコントローラ１１０、第１メモリチップ１２０、第２メモリチップ１３０、及びメモリバス１４０を含む。第１メモリチップ１２０は第２メモリチップ１３０と同一であるインターフェースプロトコルを用いる。
【００２８】
メモリコントローラ１１０はノーマル動作のとき、第１及び第２メモリチップ１２０、１３０の全般的な動作を制御するための命令（ｃｏｍｍａｎｄ）、アドレス（ａｄｄｒｅｓｓ）、及び制御信号（ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）などを提供する。メモリコントローラ１１０はローカル伝送動作のとき、ローカル伝送情報を第１メモリチップ１２０に提供する。本明細書において、ローカル伝送動作（ｌｏｃａｌ ｔｒａｎｓｆｅｒ ｏｐｅｒａｔｉｏｎ）はメモリチップ間にデータが直接伝送される動作を意味する。また、ローカル伝送情報（ｌｏｃａｌ ｔｒａｎｓｆｅｒ ｉｎｆｏｒｍａｔｉｏｎ）はローカル伝送命令（ｌｏｃａｌ ｔｒａｎｓｆｅｒ ｃｏｍｍａｎｄ）、ソース及びターゲットアドレス（ｓｏｕｒｃｅ ａｎｄ ｔａｒｇｅｔ ａｄｄｒｅｓｓ）、及び伝送するデータのサイズを含む。
【００２９】
第１メモリチップ１２０はメモリコントローラ１１０から入力されたローカル伝送情報に応答して第１メモリチップ１２０から第２メモリチップ１３０にデータが直接伝送されるように第２メモリチップ１３０を制御する。このために第１メモリチップ１２０はメモリコア１２１、インターフェース部１２２、制御ロジック１２３、及びローカル伝送制御部１２４を含む。
【００３０】
メモリコア１２１はデータを貯蔵するための複数のメモリセルで構成される。インターフェース部１２２はメモリコントローラ１１０及び第２メモリチップ１３０と協働する。インターフェース部１２２にはノーマル動作のとき、メモリコントローラ１１０から命令、アドレス、及び制御信号などが入力され、ローカル伝送動作のとき、メモリコントローラ１１０からローカル伝送情報が入力される。第１メモリチップ１２０はインターフェース部１２２を介して第２メモリチップ１３０を直接制御するようになる。
【００３１】
制御ロジック１２３は前記インターフェース部１２２から入力された命令を解釈してメモリコア１２１の動作を制御する。制御ロジック１２３はローカル伝送動作のとき、ローカル伝送命令を解釈してメモリコア１２１のソースアドレスに貯蔵されたデータを読み出す。ソースアドレスのデータが制御ロジック１２３に全て伝送されたとき、制御ロジック１２３はローカル伝送開始信号を発生する。
【００３２】
ローカル伝送制御部１２４はローカル伝送開始信号に応答して制御ロジック１２３に伝送されたデータが第２メモリチップ１３０に伝送されるようにインターフェース部１２２を制御する。ローカル伝送制御部１２４はインターフェース部１２２を介して第２メモリチップ１３０に書き込み命令（ｗｒｉｔｅ ｃｏｍｍａｎｄ）を直接提供する。
【００３３】
マルチチップシステム１００は第１メモリチップ１２０と第２メモリチップ１３０とが同じ種類のメモリチップである場合により望ましく実施することができる。例えば、第１及び第２メモリチップ１２０、１３０が全てＮＡＮＤフラッシュメモリチップである場合、またはＤＲＡＭチップである場合がこれに該当する。
【００３４】
第１メモリチップ１２０はメモリコントローラ１１０から提供されるローカル伝送情報に応答してメモリバス１４０を経由して第２メモリチップ１３０にデータが直接伝送されるように第２メモリチップ１３０を制御する。マルチチップシステム１００はメモリチップ間にデータを直接伝送するため、データ伝送速度が著しく速くなる。
【００３５】
図２は本発明の第２実施形態によるマルチチップシステムを示すブロック図である。図２を参照すると、マルチチップシステム２００はメモリコントローラ２１０、第１メモリチップ２２０、第２メモリチップ２３０、及びメモリバス２４０を含む。第１メモリチップ２２０は第２メモリチップ２３０とは互いに異なるインターフェースプロトコルを用いる。
【００３６】
メモリコントローラ２１０は第１及び第２メモリコントローラ２１１、２１２を含む。ノーマル動作のとき、第１及び第２メモリコントローラ２１１、２１２はそれぞれ第１及び第２メモリチップ２２０、２３０の動作を制御する。ローカル伝送動作のとき、第２メモリコントローラ２１２はローカル伝送情報（ｌｏｃａｌ ｔｒａｎｓｆｅｒ ｉｎｆｏｒｍａｔｉｏｎ）を第１メモリチップ２２０に提供する。
【００３７】
また、図２を参照すると、第１メモリチップ２２０はメモリコア２２１、第１インターフェース部２２２、第２インターフェース部２２３、制御ロジック２２４、及びローカル伝送制御部２２５を含む。第１メモリチップ２２０はローカル伝送動作のとき、第２メモリコントローラ２１２から入力されたローカル伝送情報に応答して第２メモリチップ２３０にデータが直接伝送されるように第２メモリチップ２３０を制御する。
【００３８】
第１インターフェース部２２２は第１メモリコントローラ２１１と協働する。第２インターフェース部２２３は第２メモリコントローラ２１２及び第２メモリチップ２３０と協働する。制御ロジック２２４は第１及び第２インターフェース部２２２、２２３から入力された命令に応答してメモリコア２２１の動作を制御する。ローカル伝送制御部２２５はローカル伝送情報及び制御ロジック２２４で発生したローカル伝送開始信号に応答してデータが第２メモリチップ２３０に伝送されるように第２インターフェース部２２３を制御する。
【００３９】
図２において、第１及び第２メモリチップ２２０、２３０は互いに異なる種類のメモリチップである。例えば、第１メモリチップ２２０はＮＡＮＤフラッシュメモリチップであり、第２メモリチップ２３０がＤＲＡＭチップである。ローカル伝送動作のとき、ＮＡＮＤフラッシュメモリチップはＤＲＡＭコントローラから入力されたローカル伝送情報に応答してＤＲＡＭチップにデータが直接伝送されるようにＤＲＡＭインターフェース部を制御する。
【００４０】
図３は本発明の第３実施形態によるマルチチップシステムを示すブロック図である。図３を参照すると、マルチチップシステム３００はホストシステム３１０、第１メモリチップ３２０、第２メモリチップ３３０、及びメモリバス３４０を含む。第１メモリチップ３２０は第２メモリチップ３３０と同一であるインターフェースプロトコルを用いる。
【００４１】
ホストシステム３１０はメモリコントローラ３１１、ＤＭＡコントローラ３１２、中央処理装置ＣＰＵ３１３、及びシステムバス３１４を含む。メモリコントローラ３１１は第１及び第２メモリチップ３２０、３３０の全般的な動作を制御する。メモリコントローラ３１１はローカル伝送動作のとき、中央処理装置３１３から入力されたローカル伝送情報を第１メモリチップ３２０に提供する。第１メモリチップ３２０はローカル伝送情報の入力を受けてＤＭＡ要求信号ＤＲＥＱを発生する。
【００４２】
ＤＭＡコントローラ３１２は第１メモリチップ３２０からＤＭＡ要求信号ＤＲＥＱの入力を受け、中央処理装置３１３にシステムバス３１４の使用を保留するように要請する。これに対して中央処理装置３１３が（ｇｒａｎｔ）をすれば、ＤＭＡコントローラ３１２はＤＭＡ承認信号ＤＡＣＫを発生する。ＤＭＡ承認信号ＤＡＣＫが発生すれば、メモリコントローラ３１１は第１及び第２メモリチップ３２０、３３０をアクセスすることができなくなる。
【００４３】
第１メモリチップ３２０はローカル伝送制御部３２４を含む。ローカル伝送制御部３２４はローカル伝送情報及び制御ロジック３２３から入力されたローカル伝送開始信号に応答してＤＭＡ要求信号ＤＲＥＱを発生する。そしてＤＭＡコントローラ３１２から入力されたＤＭＡ承認信号ＤＡＣＫに応答して第２メモリチップ３３０にデータが伝送されるようにインターフェース部３２２を制御する。
【００４４】
マルチチップシステム３００はローカル伝送動作が実行される間にホストシステム３１０が第１及び第２メモリチップ３２０、３３０をアクセスすることができないようにする。したがって、マルチチップシステム３００はホストシステム３１０の介入なしにローカル伝送動作を実行することができる。マルチチップシステム３００は第１及び第２メモリチップ３２０、３３０が同一の種類のメモリチップであるとき、より望ましく実施されることができる。
【００４５】
図４は本発明の第４実施形態によるマルチチップシステムを示すブロック図である。図４を参照すると、マルチチップシステム４００はホストシステム４１０、第１メモリチップ４２０、第２メモリチップ４３０、及びメモリバス４４０を含む。マルチチップシステム４００は第１メモリチップ４２０と第２メモリチップ４３０とが互いに異なるインターフェースプロトコルを用いる場合に主に利用することができる。
【００４６】
ホストシステム４１０は第１及び第２メモリコントローラ４１１、４１２を含む。第１メモリチップ４２０は第１インターフェース部４２２及び第２インターフェース部４２３を含む。第１インターフェース部４２２はノーマル動作のとき、第１メモリコントローラ４１１と協働する。第２インターフェース部４２３はローカル伝送動作のとき、第２メモリコントローラ４１２及び第２メモリチップ４３０と協働する。
【００４７】
図５は本発明の第５実施形態によるマルチチップシステムを示すブロック図である。図５を参照すると、マルチチップシステム５００はホストシステム５１０、不揮発性メモリチップ(５２０)、揮発性メモリチップ５３０、及びメモリバス５４０を含む。不揮発性メモリチップ５２０は揮発性メモリチップ５３０と同一であるインターフェースプロトコルを用いる。
【００４８】
ホストシステム５１０は揮発性メモリコントローラ５１１を含む。そして不揮発性メモリチップ５２０は揮発性メモリインターフェース部５２２を含む。揮発性メモリインターフェース部５２２は揮発性メモリコントローラ５１１及び前記揮発性メモリチップ５３０と協働する。マルチチップシステム５００は前記不揮発性メモリチップ５２０と揮発性メモリチップ５３０との間にメモリバス５４０を経由して命令及びデータを直接伝送することができる。
【００４９】
図６は本発明の第６実施形態によるマルチチップシステムを示すブロック図である。図６を参照すると、マルチチップシステム６００はホストシステム６１０、ＮＡＮＤフラッシュメモリチップ６２０、ＤＲＡＭチップ６３０、及びメモリバス６４０を含む。マルチチップシステム６００はローカル伝送動作のとき、ＮＡＮＤフラッシュメモリチップ６２０がＤＲＡＭインターフェース方式を用いてＤＲＡＭチップ６３０にデータを直接伝送することができる。
【００５０】
ホストシステム６１０はフラッシュメモリコントローラ６１１及びＤＲＡＭコントローラ６１２を含む。ＤＲＡＭコントローラ６１２は３状態の入出力ドライバ６１３を含む。３状態の入出力ドライバ６１３はＤＭＡコントローラ６１５から発生したＤＭＡ承認信号ＤＡＣＫに応答してフローティング状態になる。したがって、ローカル伝送動作のとき、ＤＲＡＭコントローラ６１２はＮＡＮＤフラッシュメモリチップ６２０及びＤＲＡＭチップ６３０をアクセスすることができなくなる。３状態の入出力ドライバ６１３の構成及び動作は後述する図８を参照して詳細に説明する。
【００５１】
フラッシュメモリコントローラ６１１はノーマル動作のとき、ＮＡＮＤフラッシュメモリチップ６２０の動作を制御する。ＤＲＡＭコントローラ６１２はノーマル動作のとき、ＤＲＡＭチップ６３０の動作を制御し、ローカル伝送動作のとき、ＮＡＮＤフラッシュメモリチップ６２０を制御する。
【００５２】
ＮＡＮＤフラッシュメモリチップ６２０はＮＯＲフラッシュインターフェース部６２２、ＤＲＡＭインターフェース部６２３、ローカル伝送制御器６２６、及びＤＭＡインターフェース部６２７を含む。ＮＯＲフラッシュインターフェース部６２２にはフラッシュメモリコントローラ６１１からパッド（図示せず）を介して命令、アドレス、データ、及び制御信号が入力される。ＤＲＡＭインターフェース部６２３にはローカル伝送動作のとき、３状態の入出力ドライバ６２４を介してＤＲＡＭコントローラ６１２からローカル伝送情報が入力される。３状態の入出力ドライバ６２４は命令（ｃｏｍｍａｎｄ）の場合、入力のみが可能であり、データ（ｄａｔａ）の場合、入出力が全て可能になるように３状態のバッファ（ｔｒｉ−ｓｔａｔｅ ｂｕｆｆｅｒ）で構成されている。３状態の入出力ドライバ６２４の構成及び動作は後述する図９を参照して詳細に説明する。
【００５３】
ローカル伝送制御器６２６はローカル伝送動作のとき、制御ロジック６２５からローカル伝送開始信号が入力され、ＤＭＡ要求イネーブル信号ＤＲＥＱ＿Ｅを発生する。ＤＭＡインターフェース部６２７はＤＭＡ要求イネーブル信号ＤＲＥＱ＿Ｅに応答してＤＭＡ要求信号ＤＲＥＱを発生する。そしてＤＭＡインターフェース部６２７はホストシステム６１０からＤＭＡ承認信号ＤＡＣＫが入力され、ＤＭＡホスト承認信号ＤＡＣＫ＿Ｈを発生する。ローカル伝送制御器６２６はＤＭＡホスト承認信号ＤＡＣＫ＿Ｈに応答してＤＲＡＭチップ６３０に命令及びデータが直接伝送されるようにＤＲＡＭインターフェース部６２３を制御する。このとき、３状態の入出力ドライバ６２４はデータ出力状態になる。
【００５４】
マルチチップシステム６００はＮＯＲフラッシュインターフェース部６２２及びＤＲＡＭインターフェース部６２３を含み、ローカル伝送動作のとき、ＤＲＡＭインターフェース部６２３を介してＤＲＡＭチップ６３０に命令及びデータを直接伝送することができる。
【００５５】
図７は本発明の第７実施形態によるマルチチップシステムを示すブロック図である。図７を参照すると、マルチチップシステム７００はホストシステム７１０、ＮＡＮＤフラッシュメモリチップ７２０、ＤＲＡＭチップ７３０、及びメモリバス７４０を含む。マルチチップシステム７００はＮＡＮＤフラッシュメモリチップ７２０の内にヒューズボックス７２６及び選択回路７２５を含んでいる。ＮＯＲフラッシュインターフェース部７２３またはＤＲＡＭインターフェース部７２４はヒューズボックス７２６のヒューズオプションによって３状態の入出力ドライバ７２２を選択的に用いることができる。
【００５６】
マルチチップシステム７００は図６に示したマルチチップシステム６００において用いられる入出力ピンの個数を減らすことができる。すなわち、ＮＯＲフラッシュインターフェース部７２３及び前記ＤＲＡＭインターフェース部７２４が３状態の入出力ドライバ７２２を共有して用いるため、入出力ピンの個数が減る。
【００５７】
図８は図６及び図７に示したＤＲＡＭコントローラの内に含まれている複数個の３状態の入出力ドライバのうちで一つを示すブロック図である。図８を参照すると、３状態の入出力ドライバ６１３、７１３はパッド８１、３状態バッファ８２、及びインバータＩＮＶ１を含む。３状態のバッファ６１３、７１３の出力端ＯＵＴはパッド８１に連結され、イネーブル端子ＥＮはインバータＩＮＶ１ ８３の出力端に連結される。インバータ８３にはＤＭＡ承認信号ＤＡＣＫが入力される。ＤＭＡ承認信号ＤＡＣＫがハイレベルになるとき、３状態のバッファ８２はフローティング状態になる。
【００５８】
ローカル伝送動作の間に、ＮＡＮＤフラッシュメモリチップ（図６及び図７参照）６２０、７２０はＤＲＡＭチップ（図６及び図７参照）６３０、７３０を制御する。すなわち、ＤＲＡＭチップ６３０、７３０のアドレス及び制御ピン（図示せず）はＮＡＮＤフラッシュメモリチップ６２０、７２０によって駆動される。したがって、ローカル伝送動作の間にＤＲＡＭコントローラ（図６及び図７参照）６１２、７１２はＤＲＡＭチップ６３０、７３０をアクセスしてはならない。したがって、ＤＭＡ承認信号ＤＡＣＫがハイレベルになるとき、３状態のバッファ８２はフローティング状態になる。
【００５９】
図９は図６及び図７に示したＮＡＮＤフラッシュメモリチップの内に含まれている複数個の３状態の入出力ドライバのうちの一つを示すブロック図である。図９を参照すると、３状態の入出力ドライバ６２４、７２２はパッド９１、入力バッファ９２、３状態のバッファ９３、及びインバータＩＮＶ２ ９４を含む。
【００６０】
入力バッファ９２の入力端ＩＮはパッド９１に連結され、出力端ＯＵＴはＤＲＡＭインターフェース部６２３、７２４またはＮＯＲフラッシュインターフェース部７２３に連結され、イネーブル端子ＥＮはインバータＩＮＶ２ ９４の出力端に連結される。インバータ９４にはＤＭＡホスト承認信号ＤＡＣＫ＿Ｈが入力される。
【００６１】
３状態の出力バッファ９３の出力端ＯＵＴはパッド９１に連結され、入力端ＩＮはＤＲＡＭインターフェース部６２３、７２４またはＮＯＲフラッシュインターフェース部７２３に連結され、イネーブル端子ＥＮにはＤＭＡホスト承認信号ＤＡＣＫ＿Ｈが入力される。
【００６２】
ＤＭＡホスト承認信号ＤＡＣＫ＿Ｈがローレベルであるとき、３状態出力バッファ９３はフローティング状態になる。そしてＤＭＡホスト承認信号ＤＡＣＫ＿Ｈがハイレベルであるとき、３状態の出力バッファ９３は入力された信号に応答してパッド９１を駆動する。
【００６３】
ローカル伝送動作の間に、ＤＭＡホスト承認信号ＤＡＣＫ＿Ｈはハイレベルである。したがって、ＮＡＮＤフラッシュメモリチップ（図６及び図７参照）６２０、７２０はＤＲＡＭチップ（図６及び図７参照）６３０、７３０のアドレス及び制御パッド（図示せず）を直接駆動することができる。
【００６４】
図１０は本発明による第１及び第２のメモリチップ、そして前記第１及び第２のメモリチップの動作を制御するホストシステムを含むマルチチップシステムのデータ伝送方法を示すフローチャートである。
【００６５】
まず、Ｓ１１０段階では、第１メモリチップに前記ホストシステムからローカル伝送情報が入力される。ここで、ローカル伝送情報はローカル伝送命令、ソース及びターゲットアドレス、伝送するデータのサイズを含む。
【００６６】
Ｓ１２０段階では、第１メモリチップのメモリコアはローカル伝送命令に応答して動作する。すなわち、第１メモリチップは前記メモリコアのソースアドレスに貯蔵されているデータを読み出す。
【００６７】
Ｓ１３０段階では、第１メモリチップのローカル伝送制御部は第２メモリチップにデータを伝送する用意ができたかを確認する。すなわち、ローカル伝送制御部はメモリコアから制御ロジックにデータが全て伝送されたかを確認する。データ伝送準備が完了すれば、制御ロジックはローカル伝送開始信号を発生する。
【００６８】
Ｓ１４０段階では、第１メモリチップは伝送するデータが全て用意すれば、ＤＭＡ要求信号ＤＲＥＱを発生する。ＤＭＡ要求信号ＤＲＥＱはホストシステムの内にあるＤＭＡコントローラに入力される。ＤＭＡコントローラはＤＭＡ要求信号ＤＲＥＱに応答してシステムバスの使用権限を要請する。
【００６９】
Ｓ１５０段階では、第１メモリチップはＤＭＡコントローラからＤＭＡ承認信号ＤＡＣＫが発生されたかを確認する。ＤＭＡコントローラはシステムバスの使用権限の許可（ｇｒａｎｔ）を受けるとき、ＤＭＡ承認信号ＤＡＣＫを発生する。ＤＭＡ承認信号が発生されれば、ホストシステムは前記第１及び第２メモリチップをアクセスすることができなくなる。
【００７０】
Ｓ１６０段階では、第１メモリチップはＤＭＡ承認信号ＤＡＣＫが入力され、ＤＭＡ要求信号ＤＲＥＱをディセーブルさせる。
【００７１】
Ｓ１７０段階では、第１メモリチップはＤＭＡ承認信号ＤＡＣＫに応答して３状態の入出力ドライバを駆動して、データ出力の状態になるようにする。
【００７２】
Ｓ１８０段階では、第１メモリチップは第２メモリチップをアクセスするための命令を第２メモリチップに提供する。
【００７３】
Ｓ１９０段階では、第１メモリチップはメモリバスを経由して第２メモリチップにデータを伝送する。ここでデータは複数個の小単位で分けられて伝送することもできる。このとき、小単位のデータ伝送はＳ１４０段階ないしＳ１９０段階を繰り返し実行する。データが全て伝送されれば、ローカル伝送動作は終了する。
【００７４】
本発明によるマルチチップシステムのデータ伝送方法は、メモリチップ間にデータが直接伝送されるため、データ伝送速度が速くなり、マルチチップシステムの性能が向上する。
【００７５】
一方、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の範囲から逸脱しない限度内で多様な変形が可能である。本発明の範囲は上述の実施形態に限定されず、前述の特許請求範囲だけでなくこの発明の特許請求範囲と均等な範囲で決めなければならない。
【図面の簡単な説明】
【００７６】
【図１】本発明の望ましい実施形態によるマルチチップシステムを示すブロック図である。
【図２】本発明の望ましい実施形態によるマルチチップシステムを示すブロック図である。
【図３】本発明の望ましい実施形態によるマルチチップシステムを示すブロック図である。
【図４】本発明の望ましい実施形態によるマルチチップシステムを示すブロック図である。
【図５】本発明の望ましい実施形態によるマルチチップシステムを示すブロック図である。
【図６】本発明の望ましい実施形態によるマルチチップシステムを示すブロック図である。
【図７】本発明の望ましい実施形態によるマルチチップシステムを示すブロック図である。
【図８】図６及び図７に示したＤＲＡＭコントローラの内に含まれている複数個の３状態の入出力ドライバのうちの一つを示すブロック図である。
【図９】図６及び図７に示したＮＡＮＤフラッシュメモリチップの内に含まれている複数個の３状態の入出力ドライバのうちの一つを示すブロック図である。
【図１０】本発明によるマルチチップシステムのデータ伝送方法の望ましい実施形態を示すフローチャートである。
【符号の説明】
【００７７】
１００、２００、３００、４００、５００、６００、７００：マルチチップシステム
１１０、２１０、３１１、４１１、４１２、５１１、６１１、６１２、７１１、７１２：メモリコントローラ
３１０、４１０、５１０、６１０：ホストシステム
３１２、４１３、５１２、６１５、７１５：ＤＭＡコントローラ
３１３、４１４、５１３、６１４、７１４：中央処理装置ＣＰＵ
３１４、４１５、５１４、６１６、７１６：システムバス
１２０、１３０、２２０、２３０、３２０、３３０、４２０、４３０、５２０、５３０、６２０、６３０、 ７２０、 ７３０：メモリチップ
１２１、２２１、３２１、４２１、５２１、６２１、７２１：メモリコア
１２２、２２２、２２３、３２２、４２２、４２３、５２２、６２２、６２３、７２３、７２４：インターフェース部
１２３、２２４、３２３、４２４、５２３、６２５、７２７：制御ロジック
１２４、２２５、３２４、４２５、５２４：ローカル伝送制御部
６２６、７２８：ローカル伝送制御器
６２７、７２９：ＤＭＡインターフェース部
６１３、６２４、７１３、７２２：３状態の入出力ドライバ
７２５：選択回路
７２６：ヒューズボックス
１４０、２４０、３４０、４４０、５４０、６４０、７４０：メモリバス
【図１】
2008518350.tif 000003
【図２】
2008518350.tif 000004
【図３】
2008518350.tif 000005
【図４】
2008518350.tif 000006
【図５】
2008518350.tif 000007
【図６】
2008518350.tif 000008
【図７】
2008518350.tif 000009
【図８】
2008518350.tif 000010
【図９】
2008518350.tif 000011
【図１０】
2008518350.tif 000012
【国際調査報告】
2008518350.tif 000013
2008518350.tif 000014