(57)【要約】第一のトレンチ（１１）内でバイポーラトランジスタを製造する方法で、一つのフォトリソグラフィマスクのみを適用して第一のトレンチ（１１）及び第二のトレンチ（１２）を形成する。コレクタ領域（２１）を第一のトレンチ（１１）及び第二のトレンチ（１２）内に自己整合して形成する。ベース領域（３１）を第一のトレンチ（１１）内にあるコレクタ領域（２１）の一部分に自己整合して形成する。エミッタ領域（４１）をベース領域（３１）の一部分に自己整合して形成する。コレクタ領域（２１）に対する接点を第二のトレンチ（１２）内に形成し、ベース領域（３１）に対する接点を第一のトレンチ（１１）内に形成する。バイポーラトランジスタの製造を標準ＣＭＯＳプロセスに組み入れることができる。
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【特許請求の範囲】
【請求項１】
半導体基板上に積層体を設け、該積層体が前記半導体基板上の第一の分離層と、該第一の分離層上の第一の半導体層と、該第一の半導体層上の第二の分離層と、該第二の分離層上の第二の半導体層とを有するようにする工程と、
前記積層体及び前記半導体基板の一部分に第一のトレンチ及び第二のトレンチを形成し、これら第一のトレンチ及び第二のトレンチを、前記積層体の一部分及び前記半導体基板の第一の部分を有する突起によって分離する工程と、
前記半導体基板の第一の部分を除去して、前記第一のトレンチと前記第二のトレンチとの間にアンダパス領域を形成し、該アンダパス領域が前記半導体基板の一部分を露出させるようにする工程と、
前記半導体基板の露出部分上にコレクタ領域を、かつ前記第一の半導体層及び前記第二の半導体層の露出部分上に封止領域を形成し、これら双方の領域が半導体材料からなり、前記コレクタ領域が前記アンダパス領域を満たし、前記封止領域が前記第二のトレンチを封止するようにする工程と、
前記第一のトレンチ内に前記コレクタ領域の部分の一面に延在するベース領域を形成する工程と、
前記第一のトレンチ内にスペーサを形成して、前記第一のトレンチ内に前記コレクタ領域の露出部分を形成する工程と、
前記第一のトレンチ内の前記コレクタ領域の露出部分上にエミッタ領域を形成する工程とを備えるバイポーラトランジスタの製造方法。
【請求項２】
前記封止領域を除去する工程と、
前記第二のトレンチ内で前記コレクタ領域の露出部分上にコレクタ接点を形成する工程とを更に備える請求項１に記載の方法。
【請求項３】
前記コレクタ領域の一面に延在し第一のトレンチ内にある前記ベース領域の一部分上にベース接点を形成する工程を更に備える請求項２に記載の方法。
【請求項４】
前記ベース領域がまた前記突起の一面に延在し、
前記突起上にある前記ベース領域の一部分上にベース接点を形成する工程を更に備える請求項２に記載の方法。
【請求項５】
前記半導体基板、前記第一の分離層及び前記第一の半導体層が、シリコンオンインシュレータ基板である請求項１に記載の方法。
【請求項６】
前記方法をＣＭＯＳ製造プロセスに組み入れて、
前記第二の分離層を有するゲート誘電体と、前記第二の半導体層を有するゲート電極とを備えるＣＭＯＳデバイスを形成する請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタの製造方法に関するものである。
【背景技術】
【０００２】
米国特許第６，５０６，６５７号公報には、トレンチ内にバイポーラトランジスタを製造する方法が開示されている。第一の積層体を半導体基板上に形成し、第二の積層体をこの第一の積層体上に形成する。トレンチは、半導体基板を露出する深いトレンチ部分と、この深いトレンチ部分及び第一の積層体を露出する浅いトレンチ部分とからなる。深いトレンチ部分及び浅いトレンチ部分は、前記深いトレンチ部分の片面が前記浅いトレンチ部分の片面と一致するような二つの別々のフォトリソグラフィマスキング工程を適用することによって形成される。次いで、深いトレンチ部分に選択成長したエピタキシャルシリコンを充填する。その後、非選択成長したエピタキシャルシリコン層を、選択成長したエピタキシャルシリコン上で、かつ第一の積層体の露出部分上の浅いトレンチ部分内に形成して、コレクタ領域を形成する。次に、二酸化ケイ素スペーサを用いてベース領域を前記コレクタ領域上に形成する。続いて、エミッタ領域を、コレクタ領域の一面に延在するベース領域の一部分上に形成する。コレクタ領域は、第一の積層体上にあるコレクタ領域の一部分上で接触する。ベース領域は、トレンチと隣接するベース領域の一部分上で接触する。この方法の不利な点は、二つのマスキング工程がバイポーラトランジスタを製造するトレンチを形成するために必要であり、追加の二つのマスキング工程がベース領域及びエミッタ領域を形成するために必要であることである。他の不利な点は、二つの異なるエピタキシャル成長工程がコレクタ領域を形成するために必要であることである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、一つのマスキング工程でトレンチ内にバイポーラトランジスタを製造する方法を提供することである。本発明によれば、この目的が、請求項１に記載の方法を提供することによって達成される。
【課題を解決するための手段】
【０００４】
積層体を半導体基板上に設け、該積層体が第一の分離層、第一の半導体層、第二の分離層及び第二の半導体層をこの順で有し、前記第一の分離層が前記半導体基板の一面に延在する。次いで、第一のトレンチ及び第二のトレンチを前記積層体内及び半導体基板の一部分内に形成する。該第一のトレンチ及び第二のトレンチを、半導体基板の第一の部分を有する突起によって分離する。次に、前記半導体基板の第一の部分は除去して、第一のトレンチと第二のトレンチとの間にアンダパス領域を形成し、前記半導体基板の一部分を露出する。続いて、コレクタ領域を前記半導体基板の露出部分上に自己整合して形成し、封止領域を第一の半導体層及び第二の半導体層の露出部分上に形成する。封止領域は第二のトレンチを封止する。コレクタ領域の一部分がアンダパス領域を満たす。その後、ベース領域が、前記コレクタ領域の一部分に自己整合し、この部分上に延在して形成される。第二のトレンチを封止領域によって封止するので、ベース領域を第二のトレンチ内に形成することができない。その後、第一のトレンチ内に形成したスペーサを適用することにより、エミッタ領域を第一のトレンチ内のベース領域の露出部分上に自己整合して形成する。
【０００５】
本発明の方法の利点は、コレクタ領域、ベース領域及びエミッタ領域の全てを自己整合して形成しながら、トレンチ内でバイポーラトランジスタを形成するのに一つのフォトリソグラフィマスクのみが要求されるということである。他の利点は、コレクタ領域を一つの製造工程で形成することである。さらにもう一つの利点は、ベース−コレクタ間領域を減ずるので、ベース−コレクタ間容量が減少されることである。
【０００６】
第一の実施形態において、コレクタ接点を第二のトレンチ内のコレクタ領域の一部分上に形成する。
【０００７】
第二の実施形態において、ベース接点をコレクタ領域上に延在する第一のトレンチ内のベース領域の一部分上に形成する。
【０００８】
第三の実施形態において、ベース領域をまた、突起上に延在させ、ベース接点を突起上に延在するベース領域の一部分上に形成する。
【０００９】
第四の実施形態において、本方法を標準のＣＭＯＳ製造プロセスに組み入れ、この場合ＣＭＯＳトランジスタデバイスがゲート電極層及びゲート誘電体層を有する。ゲート誘電体層は第二の分離層を有し、ゲート電極層は第二の半導体層を有する。
【００１０】
本発明のこれらおよび他の態様は、図面を参照することによって明らかであり、かつ、解明されるであろう。
【発明を実施するための最良の形態】
【００１１】
図は、一定の比率で示されない。一般に、同一の部分は、図で同一参照番号によって示される。
【００１２】
出発点は、シリコンオンインシュレータ（ＳＯＩ）基板であり、これはシリコン基板領域１を有し、その上に二酸化ケイ素領域２及びシリコン領域３が連続的に延在する。標準製造技術、例えば熱酸化を用いて、二酸化ケイ素層４をシリコン領域３上に形成する。標準製造技術を用いて、二酸化ケイ素層４上にポリシリコン層５を堆積する。次いで、ハードマスク層６をポリシリコン層５上に形成し、このハードマスク層６は例えば二酸化ケイ素または他の絶縁材料からなる。二酸化ケイ素層４はＣＭＯＳトランジスタのゲート酸化層を構成することができ、ポリシリコン層５はＣＭＯＳトランジスタのゲート電極層を構成することができる。図１に示すように、標準のフォトリソグラフィ及びエッチング技術を用いて、第一のトレンチ１１及び第二のトレンチ１２は、シリコン基板領域１の一部分を含むまでエッチングして形成される。その結果、第一のトレンチ１１及び第二のトレンチ１２は、シリコン基板領域１の第一の部分、二酸化ケイ素領域２の一部分、シリコン領域３の一部分、二酸化ケイ素層４の一部分、ポリシリコン層５の一部分及びハードマスク層６の一部分からなる突起１４によって分離される。
【００１３】
図２に示すように、等方性のエッチングを適用して突起１４からシリコン基板領域１の第一の部分を除去する。この場合、ポリシリコン層５及びシリコン領域３も突起１４から除去される。等方性のエッチングを適用するので、トレンチ内で露出した他の半導体領域及び層も部分的にエッチング及び除去される。この等方性のエッチングの結果として、突起は、第一のトレンチ１１及び第二のトレンチ１２を接続するアンダパス領域１８に及ぶ。このアンダパス領域１８は半導体基板１の一部分を露出する。さらに、突起１４はシリコン領域３の一部分に予め充填した第一の空間領域１７と、ポリシリコン層５の一部分に予め充填した第二のスペーサ領域１６とを有する。
【００１４】
次の工程は、露出した半導体領域及び層上のみに半導体材料を形成することである。このために、選択エピタキシャル成長工程を適用し、この場合、図３に示すように、露出した半導体領域及び層上のみにシリコン領域を形成する。選択エピタキシャル成長工程の第一の結果は、第一のトレンチ１１及び第二のトレンチ１２内で露出したシリコン基板領域１上のコレクタ領域２１である。コレクタ領域２１は、シリコン基板領域１上に形成されるため、シリコンからなる。コレクタ領域２１の一部分は、完全にアンダパス領域１８を満たす。このエピタキシャル成長工程の第二の結果は、第二のトレンチ１２を封止する封止領域２２である。第三の結果は、第一のトレンチ１１内のシリコン領域３及びのポリシリコン層５の露出部分上に形成した側壁領域２３である。封止領域２２及び側壁領域２３を（モノ）シリコン領域３及びポリシリコン層５から成長するため、これらの領域の双方は（モノ）シリコン及びポリシリコンからなる。充填されたアンダパス領域１８及び封止領域２２の組合せは、これらの領域により外部環境から封止される第三の空間領域１９を形成する。この製造工程の後、第一のトレンチ１１の幅は第一のトレンチ１１が側壁領域２３によって封止されないようにすべきであり、第二のトレンチ１２の幅は第二のトレンチ１２が封止領域２２によって封止されるようにすべきである。この製造工程は、フォトリソグラフィマスクを適用することなく、一つの製造工程で自己整合したコレクタ領域２１を形成し、該製造プロセスの後の段階に示すように、コレクタ領域２１に対する接点を第二のトレンチ１２内のコレクタ領域２１の一部分に製造することができる。
【００１５】
図４に示すように、非選択エピタキシャル成長を用いて、全ての露出領域上にベース領域３１を形成することができる。特に、ベース領域３１は、第一のトレンチ１１内のコレクタ領域２１の露出部分上で（モノ）シリコンからなる。更に、ベース領域３１は、封止領域２２及び側壁領域２３の露出部分上で（モノ）シリコンからなり、かかる露出部分が（モノ）シリコンを有し、また封止領域２２及び側壁領域２３の他の露出部分上でポリシリコンからなり、かかる他の露出部分がポリシリコンを有する。残りの露出領域上で、ベース領域３１はポリシリコンからなる。この場合、第一のスペーサ領域１７にベース領域３１の一部分を充填する。コレクタ領域２１の一面に延在するベース領域３１の一部分が、製造すべきバイポーラトランジスタの能動部品を形成する。このようにして、フォトリソグラフィマスクを適用することなく、ベース領域３１をコレクタ領域２１に完全に自己整合して形成する。
【００１６】
次に、標準のスペーサ形成技術を用いてスペーサ２５を第一のトレンチ１１内に形成する。スペーサ２５は、二酸化ケイ素のような分離材料からなる。図５に示すように、第二の空間領域１６が、この製造工程後スペーサ２５の絶縁材料で充填される。更に、スペーサ２５の形成後、ベース領域３１の一部分を露出する。
【００１７】
図６に示すように、例えばポリシリコンからなるエミッタ領域４１を、スペーサ２５で満たされていない第一のトレンチ１１の一部分内に形成する。これは、ポリシリコンの堆積、続いて平坦化工程、例えばケミカルメカニカル研磨してハードマスク層６を露出させることによって達成される。この時点で、エミッタ領域４１、ベース領域３１及びコレクタ領域２１を有するバイポーラトランジスタが形成される。
【００１８】
次の製造工程において、コレクタ領域２１及びベース領域３１に対する接点を形成する。標準シリコンエッチング技術を適用して封止領域２２を除去し、これによって、図７に示すように、第二のトレンチ１２内でコレクタ領域の一部分を露出する。シリコンエッチング技術はまた、シリコン及びポリシリコンを有するエミッタ領域４１の一部分及び側壁領域２３の一部分の双方を除去する。
【００１９】
その後、二酸化ケイ素層７を堆積して第一のトレンチ１１及び第二のトレンチ１２の残りの部分に充填し、続いて平坦化工程を行う。次いで、図８に示すように、標準の接点製造技術を適用して、コレクタ領域２１に対するコレクタ接点３３、ベース領域３１に対するベース接点３２、４２及びエミッタ領域４１に対するエミッタ接点３４を形成する。ベース接点５２は、突起１４上に延在するベース領域３１の部分にも形成することができる。実施形態はベース接点３２、４２または５２のいずれか一つを含むことができることは明らかである。
【００２０】
バイポーラトランジスタの製造を標準ＣＭＯＳプロセスに組み入れ、この場合ゲート電極層及びゲート酸化層を有するＣＭＯＳデバイスを製造することができる。このためには、ゲート電極層がポリシリコン層５の部分からなり、ゲート酸化層が二酸化ケイ素層４の部分からなる。
【００２１】
要約すれば、第一のトレンチ内でバイポーラトランジスタを製造する方法を開示し、この場合１つのフォトリソグラフィマスクのみを適用して第一のトレンチ及び第二のトレンチを形成する。コレクタ領域を第一のトレンチ及び第二のトレンチ内に自己整合して形成する。ベース領域を第一のトレンチ内にあるコレクタ領域の一部分に自己整合して形成する。エミッタ領域をベース領域の一部分上に自己整合して形成する。コレクタ領域に対する接点を第二のトレンチ内に形成し、ベース領域に対する接点を第一のトレンチ内に形成する。バイポーラトランジスタの製造を標準のＣＭＯＳプロセスで組み入れることができる。
【００２２】
上述の実施形態は、本発明を限定するためよりもむしろ、説明するために用いており、また、特許請求の範囲によって規定されたような本発明の範囲から逸脱することなしに、当業者が代案の多くの実施形態を設計することができることは注目すべきである。「有する」という動詞及びその活用の使用が、いずれかの請求項において定義される工程又は構成要素以外のその他の工程又は構成要素の存在を排除するものではないことは明らかであろう。一の構成要素又は工程の前に付く冠詞「ａ」や「ａｎ」は、そのような複数の構成要素又は工程の存在を排除するものではない。
【図面の簡単な説明】
【００２３】
【図１】本発明の一の実施形態に従う製造の一段階を示す断面図である。
【図２】本発明の一の実施形態に従う製造の一段階を示す断面図である。
【図３】本発明の一の実施形態に従う製造の一段階を示す断面図である。
【図４】本発明の一の実施形態に従う製造の一段階を示す断面図である。
【図５】本発明の一の実施形態に従う製造の一段階を示す断面図である。
【図６】本発明の一の実施形態に従う製造の一段階を示す断面図である。
【図７】本発明の一の実施形態に従う製造の一段階を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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