(57)【要約】  本発明は、半導体歪み層の製造方法と、シリコンの半導体本体（１１）に、その表面において、シリコンおよびゲルマニウムの混晶の格子と、格子が実質的に緩和されるような厚さとを有する第１の半導体層（１）が設けられ、かつ第１の半導体層（１）の上に、歪みシリコンを含む第２の半導体層（２）が設けられ、その層（２）内に半導体装置（１０）の一部が形成され、半導体装置（１０）を形成するのに必要な後続の処理中に、歪みシリコン層（２）の有効厚さの低減を回避するための手段が取られ、前記手段が、シリコンおよびゲルマニウムの混晶の格子を有する第３の層（３）を使用することを含む、半導体装置（１０）の製造方法とに関する。本発明によれば、第３の層（３）は、薄く、かつ第１の半導体層（１）および第２の半導体層（２）の境界面に近接して第２の層（２）内に位置付けられる。このようにして、歪みシリコン層（２）の結果として得られる厚さは、後続のＭＯＳＦＥＴの形成の後に増加されることができ、その結果、より良好な高周波特性を備えたＭＯＳＦＥＴが得られる。本発明は、また、本発明による方法で得られる装置、およびそのような方法で使用するのに適した半導体基板構造を含む。
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【特許請求の範囲】
【請求項１】
応力が緩和される臨界層厚さを有する歪み半導体層の製造方法であって、前記歪み層内部にデルタプロファイルを有する薄層を包含することによって、前記応力が緩和される臨界層厚さが増加されることを特徴とする、方法。
【請求項２】
前記薄層が、前記歪み層の材料の原子よりも原子サイズが大きい原子を有する材料を含むことを特徴とする、請求項１に記載の方法。
【請求項３】
前記薄層が、前記歪み層の材料の原子よりも原子サイズが小さい原子を有する材料を含むことを特徴とする、請求項１に記載の方法。
【請求項４】
半導体装置（１０）の製造方法であって、シリコンの半導体本体（１１）に、その表面において、シリコンおよびゲルマニウムの混晶の格子と、前記格子が実質的に緩和されるような厚さとを有する第１の半導体層（１）が設けられ、かつ前記第１の半導体層（１）の上に、歪みシリコンを含む第２の半導体層（２）が設けられ、前記層（２）内に前記半導体装置（１０）の一部が形成され、前記半導体装置（１０）を形成するのに必要な後続の処理中に、前記歪みシリコン層（２）の有効厚さの低減を回避するための手段が取られ、前記手段が、シリコンおよびゲルマニウムの混晶の格子を有する第３の層（３）を使用することを含み、前記第３の層（３）が、薄く、かつ前記第１の半導体層（１）と前記第２の半導体層（２）の境界面に近接して前記第２の層（２）内に位置付けられることを特徴とする、方法。
【請求項５】
前記第３の層（３）が、後続の処理中に、前記第１の半導体層（１）から前記第２の半導体層（２）内へゲルマニウムが外方拡散する範囲に等しい、またはそれよりも小さい、前記境界面からの距離内に位置付けられることを特徴とする、請求項４に記載の方法。
【請求項６】
前記第３の層（３）が、１〜５ｎｍの厚さを有し、かつ前記第１の層（１）と前記第２の層（２）の前記境界面から２〜１０ｎｍの距離に位置付けられることを特徴とする、請求項４または５に記載の方法。
【請求項７】
前記第３の層（３）が、前記第１の半導体層（１）のゲルマニウム含量よりも低いゲルマニウム含量を有することを特徴とする、請求項４から６に記載の方法。
【請求項８】
前記第１の層（１）の前記ゲルマニウム含量が２５〜３５原子％であることを特徴とする、請求項４から７に記載の方法。
【請求項９】
前記第１の層（１）よりも前に第４の半導体層（４）が設けられ、前記第４の半導体層（４）がシリコンおよびゲルマニウムの混晶の格子を有し、そのゲルマニウム含量が、０原子％から前記第１の半導体層（１）の前記ゲルマニウム含量まで徐々に増加することを特徴とする、請求項４から８のいずれか一項に記載の方法。
【請求項１０】
前記後続の処理が、加熱ステップおよびイオン注入の少なくとも一方を含むことを特徴とする、請求項４から９のいずれか一項に記載の方法。
【請求項１１】
前記半導体装置（１０）が、ソース領域（５）、ドレイン領域（６）、チャネル領域（７）、およびゲート領域（８）を備えた電界効果トランジスタとして形成され、前記チャネル領域（７）が前記第２の半導体層（２）内に形成されることを特徴とする、請求項４から１０のいずれか一項に記載の方法。
【請求項１２】
前記請求項のいずれか一項に記載の方法で得られる半導体装置（１０）。
【請求項１３】
層状構造を備え、かつ請求項４から１１のいずれか一項に記載の方法で使用するのに適した半導体基板（１２）であって、前記層状構造が、シリコンおよびゲルマニウムの混晶の格子と、前記格子が実質的に緩和されるような厚さとを有する第１の半導体層（１）を含み、かつ前記第１の半導体層（１）の上に、歪みシリコンを含む第２の半導体層（２）と、シリコンおよびゲルマニウムの混晶の格子を有する第３の層（３）とが設けられ、第３の層が、薄く、かつ前記第１の半導体層（１）と前記第２の半導体層（２）の境界面に近接して前記第２の層（２）内に位置付けられることを特徴とする、半導体基板。
【請求項１４】
薄層がデルタプロファイルを有することを特徴とする、請求項１３に記載の半導体基板。
【請求項１５】
前記第３の層（３）が、１〜５ｎｍの厚さを有し、かつ前記第１の層（１）と前記第２の層（２）の前記境界面から２〜１０ｎｍの距離に位置付けられることを特徴とする、請求項１３に記載の半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、応力が緩和される臨界層厚さを有する歪み半導体層の製造方法に関する。
【０００２】
本発明は、さらに、シリコンの半導体本体に、その表面において、シリコンおよびゲルマニウムの混晶の格子と、格子が実質的に緩和されるような厚さとを有する第１の半導体層が設けられ、かつ第１の半導体層の上に、歪みシリコンを含む第２の半導体層が設けられ、その層内に半導体装置の一部が形成され、半導体装置を形成するのに必要な後続の処理中に、歪みシリコン層の有効厚さの低減を回避するための手段が取られ、前記手段が、シリコンおよびゲルマニウムの混晶の格子を有する第３の層を使用することを含む、半導体装置の製造方法に関する。本発明は、また、そのような方法で得られる半導体装置、およびそのような方法で使用するのに適した半導体基板に関する。
【背景技術】
【０００３】
そのような方法は、第２の半導体層内の歪みから利益を得る装置を作成するのに非常に適している。歪みシリコン内の電子および正孔の移動度は、歪みのないシリコン内よりも大幅に高いので、前記方法は、改善された高周波挙動を有するＭＯＳＦＥＴ（＝酸化金属半導体電界効果トランジスタ）装置を作成するのに非常に適している。
【０００４】
初めのパラグラフで言及したような方法は、２００３年１月１６日に公開された米国特許出願ＵＳ２００３／００１３３２３Ａ１から分かる。そこでは、歪み緩和ＳｉＧｅ層の上に歪みシリコン層を使用してＭＯＳＦＥＴが作成されるような方法が記載されている。歪みシリコン層の上にＳｉＧｅキャップ層が堆積され、また後者の上には、第２の歪みＳｉ含有層が堆積される。このようにして、ＳｉＧｅキャップ層および第２の歪みシリコン層は、形成されるべきＭＯＳＦＥＴのゲートの位置で犠牲となるので、第１の歪みシリコン層の消費が制限される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そのような方法の欠点は、ＳｉＧｅキャップ層（および第２の歪みシリコン層）の局所的な除去が、いくつかの処理ステップを必要とするので、方法がやや複雑であることである。
【課題を解決するための手段】
【０００６】
したがって、本発明の１つの目的は、上記の欠点を回避し、また、前記層の処理を複雑化しないやり方で、歪みシリコン層の大きな有効厚さが得られる方法を提供することである。
【０００７】
これを達成するため、初めのパラグラフに記載されたタイプの方法は、歪み層内部にデルタプロファイル（ｄｅｌｔａ  ｐｒｏｆｉｌｅ）を有する薄層を包含することによって、応力が緩和される臨界層厚さが増加されることを特徴とする。
【０００８】
臨界層厚さとは、応力緩和が生じる厚さである。臨界層厚さを超えると、応力が緩和され、欠陥が形成される。応力緩和は、表面、または例えば薄層と歪み層の境界面で生じることがある。
【０００９】
薄層はデルタプロファイルを有し、このことは、薄層の厚さが数原子層でしかないことを意味する。デルタプロファイルにより、臨界レベル未満で、歪み層からの応力の緩和が可能になる。転位は、それらが消え、またそのために応力が低減する、境界面に移動する傾向がある。その結果、例えばエピタキシャル成長によって、応力が緩和される臨界レベルに達する前に、より厚い歪み層が成長されてもよい。
【００１０】
薄層のデルタプロファイルの厚さおよび材料を微細に調整することにより、歪みをより良好に制御し、応力を低減し、また結果として、応力緩和が生じる前に歪み層をより厚くすることが可能になる。
【００１１】
薄層および歪み層の異なる材料は、応力の原因であり、その応力は、材料それぞれの原子サイズによって引張性または圧縮性であってよい。
【００１２】
応力を蓄積するため、薄層の材料の原子は、歪み層の材料の原子よりも大きくてもよい。例えば、ＧｅはＳｉよりも大きな原子である。
【００１３】
ＳｉＧｅの化合物はＳｉよりも大きな格子距離を有し、そのことは、Ｓｉ歪み層が引張応力を受けることを意味する。引張応力の結果、Ｓｉ層は歪む。
【００１４】
薄層の原子は、また、歪み層の材料の原子よりも小さくてもよい。例えば、ＳｉまたはＳｉＧｅの化合物は、Ｇｅよりも小さな格子距離を有する。例えばＳｉまたはＳｉＧｅの薄層上の歪みＧｅ層は、したがって、圧縮応力を受ける。
【００１５】
実際には、別の材料の薄層上に成長されるいかなる半導体材料も、応力を受け、その結果、異なる材料間の不整合が比較的小さく、かつ応力緩和の臨界値を超えない限り、半導体層は歪む。
【００１６】
本発明は、また、初めのパラグラフに記載されるような半導体装置の製造方法を含む。
【００１７】
本発明によれば、厚さの低減を回避する手段は、第３の層が、薄く、かつ第１および第２の半導体層の境界面に近接して第２の層内に位置付けられることを含む。本発明は、第１に、第３のＳｉＧｅ層が歪みシリコン層内の歪みを低減し、したがってより厚い歪みシリコン層が可能であるという認識に基づく。さらに、本発明は、第３のＳｉＧｅ含有層を、歪みシリコン層と第１のＳｉＧｅ層の境界面に近接して位置付けることが、歪みシリコン層の可能な厚さを増加するのに有効なだけではなく、前記ＳｉＧｅ含有層が存在することによって、前記厚さがまったくまたはほとんど低減されないという認識に基づく。これは、後続の処理中に、第１の歪み緩和（ＳｉＧｅ）層が歪みシリコン層内へ外方拡散することによって引き起こされる。そのような外方拡散は、容易に、数ｎｍ単位、例えば１〜５ｎｍになる。第３のＳｉＧｅ層は、第１および第２の半導体層の境界面からその範囲の距離に位置付けられれば、第１の半導体層からの前記Ｇｅの外方拡散によって、本質的に消費されるであろう。このようにして、（より）高いＧｅ含量を有する下にあるＳｉＧｅ層からのＧｅの後続の外方拡散中に、ほとんどそれを消費することのない、歪みシリコン層の増加した厚さが可能である。
【００１８】
このように、形成されるべきＭＯＳＦＥＴのチャネルをその中に配置することができる有効厚さが増加し、その結果、キャリアは前記境界面からより大きな距離に留まることができ、したがってそれらの移動度が前記境界面の近傍にある欠陥に阻害されにくくなるので、ＭＯＳＦＥＴの高周波挙動が改善される。
【００１９】
好ましい一実施形態では、第３の層は、後続の処理中における第１の半導体層から第２の半導体層内へのゲルマニウムの外方拡散の範囲に等しいか、またはそれよりも小さい、境界面からの距離内に位置付けられる。このように、本発明による方法の効果は、前記境界面近くでの異なるＧｅの外方拡散プロファイルを伴う、様々な後続の処理の条件にとって最適である。
【００２０】
好ましくは、第３の層は、１〜５ｎｍの厚さを有するＳｉＧｅスパイクの形態であり、第１および第２の層の境界面から２〜１０ｎｍ、好ましくは２〜５ｎｍの距離内に位置付けられる。同じ結果を得るため、前記境界面近くのＧｅ濃度を、例えば、第１のＳｉＧｅ層の２５〜３５原子％の濃度から、ＳｉＧｅ層から例えば４ｎｍの距離におけるＧｅの例えば１０原子％の濃度まで意図的に傾斜させることなど、他の解決法が適切な場合がある。
【００２１】
本発明による効果は、境界面近くの領域の有効Ｇｅ濃度が、第１の半導体層中のＧｅ濃度よりも低い場合に最も大きい。第３の層中のＧｅ濃度は、また、第１の半導体層中の濃度よりも高い最高濃度を備えたデルタ様のプロファイルを有してもよい。第３の層を第１の層から分離するシリコン層中のＧｅ濃度はゼロなので、第１および第２の層の境界面近くの有効Ｇｅ濃度は、依然として第１の層のＧｅ含量よりも十分に小さいことがある。
【００２２】
第１の層の適切なＧｅ含量は、２５〜３５原子％である。そのような濃度の場合、第２の（歪みシリコン）層内の電子と正孔の両方の移動度は、それらの極大値に近づくことがある。
【００２３】
さらなる実施形態では、第４の半導体層が第１の層よりも前に提供され、第４の半導体層は、シリコンおよびゲルマニウムの混晶の格子を有し、そのゲルマニウム含量は、０原子％から第１の半導体層のゲルマニウム含量まで徐々に増加する。このように、高濃度のＧｅを含有する第１の層の欠陥密度は減少されてもよい。後続の処理が加熱ステップおよび／またはイオン注入を含む場合、本発明による方法の十分な利点が実現される。前記ステップは、ＭＯＳトランジスタを製造するための現在のＩＣ技術の一部を成す。半導体装置は、好ましくは、ソース領域、ドレイン領域、チャネル領域、およびゲート領域を備えた電界効果トランジスタとして形成され、チャネル領域は第２の半導体層内に形成される。
【００２４】
本発明は、また、本発明による方法で得られる半導体装置、およびそのような方法で使用するのに適した半導体基板を含む。本発明によれば、そのような基板は、シリコンおよびゲルマニウムの混晶の格子と、格子が実質的に緩和されるような厚さとを有する第１の半導体層を含む層状構造を備え、かつ第１の半導体層の上に、歪みシリコンを含む第２の半導体層と、シリコンおよびゲルマニウムの混晶の格子を有する第３の層とが設けられ、第３の層は、薄く、かつ第１および第２の半導体層の境界面に近接して第２の層内に位置付けられる。
【００２５】
好ましくは、薄層はデルタプロファイルを有する。このように、本発明による方法は、２つの異なるステップで実施することができる。第１ステップは半導体基板の製造業者によって実施され、第２ステップはＩＣ工場の施設で実施される。
【００２６】
本発明のこれらおよび他の態様は、以下に記載する実施形態を図面と併せ読むことによって明らかになり、またそれらを参照して解明されるであろう。
【００２７】
図面は、概略であり、縮尺どおりに描かれておらず、厚さ方向の寸法は、より明瞭にするため特に誇張されている。対応する部分には、異なる図面において、全体を通して同じ参照番号および同じ断面線が付与される。
【発明を実施するための最良の形態】
【００２８】
図１は、本発明による方法で得られる半導体装置の断面図である。この例ではＮＭＯＳＴである装置１０は、ｐ型シリコンで作られた、ここではｐ型シリコン基板１１で形成された、半導体本体１１を含む。装置１０は、その境界近くに、いわゆるトレンチまたはＬＯＣＯＳ（Local Oxidation of Silicon）（＝選択酸化）分離領域１３などの分離領域を含む。実際上、装置１０は、一般に、ＮＭＯＳおよびＰＭＯＳタイプ両方の多数のトランジスタを含む。半導体本体の表面には、この例ではｎ型であるソース領域５およびドレイン領域６が存在し、それらは、やはりｎ型のより浅い延長部を備え、また、この例ではｐ型であるチャネル領域７と境界を接しており、その上には、ここでは二酸化シリコンを含む誘電性領域８が存在し、誘電性領域８は、ここでは多結晶シリコンを含むゲート領域９からチャネル領域７を分離する。この例ではやはり二酸化シリコンであるスペーサ１４は、ゲート領域９と境界を接する。ソース領域５、ドレイン領域６、およびゲート領域９の上には、接続領域として機能する金属シリサイドが存在してもよい。チャネル領域８は、歪みシリコンを含む第２の半導体層２内に形成され、第２の半導体層２は、Ｇｅ含量が例えば３０原子％であり、かつ例えば３００ｎｍの厚さを有する、歪み緩和ＳｉＧｅを含む第１の半導体層１の上に存在する。第１の半導体層１および第２の半導体層２の境界面の近くには、ＳｉＧｅスパイクを含む第３の半導体層３が存在し、それは、この実施例では堆積後には２．５ｎｍの厚さを有し、またその堆積後、前記境界面から２．５ｎｍの距離に位置付けられる。前記ＳｉＧｅスパイクにより、ＳｉＧｅ層１の上のより厚い歪みＳｉ層２が可能になるが、処理の後、歪みＳｉ層２の実質的に同じ領域が、イオン注入および／または熱処理を伴う後続の処理ステップによる、ＳｉＧｅ層１からのＧｅの外方拡散によって損なわれる。歪みＳｉ層１の許容厚さの増加は、例えば約８ｎｍ〜約１０．５ｎｍであってよい。外方拡散によるその消費は、同じであるか、またはより小さな程度増加し、前記消費は例えば６ｎｍから７．５ｎｍまで増加する。このように、本発明による方法で得られる歪みシリコン層の有効厚さは、３ｎｍ（＝１０．５−７．５）程度であってよいが、従来技術における前記厚さは２ｎｍ（＝８−６）程度である。このように、ＭＯＳＦＥＴのチャネル領域７が形成される歪みシリコン層２の全厚は、比較的大幅に増加されることができる。
【００２９】
図２〜４は、本発明にしたがった方法による装置の製造の様々な段階における図１の半導体装置の断面図である。装置１０の製造の出発点（図２を参照）は、ｐ型シリコン基板１２、またはいわゆるｐウェルを備えたｎ型シリコン基板であり、それは、この例では半導体本体１１も形成する、ＮＭＯＳＴのチャネル領域７を形成してもよい。第１に、傾斜ＳｉＧｅ層４が、厚さ３０００ｎｍの基板１２の上に成長され、それは、Ｇｅ含量がゼロから例えば３０原子％まで変化し、また数ミクロンの厚さを有する。この段階で、平坦かつ平滑な表面を得るため、ＣＭＰ（＝化学的機械的研磨）ステップが行われる。その後、例えば１０００ｎｍの厚さおよび３０原子％のＧｅ含量を有する、歪み緩和ＳｉＧｅ層１が成長される。その上には、層１、２の境界面に近接して位置付けられた、ＳｉＧｅスパイク層を備える歪みＳｉ層２が成長される。
【００３０】
そのような半導体基板構造は、本発明による方法によって形成されてもよく、または、異なる現場、例えばウェハ製造業者の現場で形成されてもよい。
【００３１】
次に（図３を参照）、本体１１の表面内に、例えばトレンチアイソレーションとしての分離領域１３が形成される。続いて、シリコン本体１の表面上に、この例では熱酸化によって、酸化シリコンのゲート誘電体８が形成される。次に、多結晶シリコン層９が、ＣＶＤ（＝化学蒸着法）によって、通常のやり方でゲート誘電体層６上に堆積される。その厚さは、この実施例では１００ｎｍである。例えばレジストを含む図示されないマスクが、ゲート９が形成されるべき範囲において、構造上に堆積され、フォトリソグラフィによって形成される。マスクの外で、層５、６は、エッチングによって除去され、また、このようにして、ゲート９およびゲート誘電体８を含むゲートスタックが形成される。このゲート領域をマスクとして用いて、形成されるべきＭＯＳＴのソース領域５およびドレイン領域６の浅い部分が、例えばＰイオンのイオン注入によって半導体本体１１内に形成される。
【００３２】
続いて（図４を参照）、例えば二酸化シリコンのスペーサ１４が、前記材料の均一な層を装置１０上に堆積させることによって、またそれに異方性エッチングを施して、装置の平坦な領域において再び除去することによって、ゲートスタックの両側に形成される。次に、ＭＯＳＴのソース領域５およびドレイン領域６を完成させるため、より深いｎ＋型の注入が行われる。その後、半導体本体は、ソースおよびドレインの注入を活性化するため、１０００℃超過の温度でアニールされる。ソース領域５、ドレイン領域６、およびゲート領域９には、通常のやり方で金属シリサイドが供給されてもよい。
【００３３】
最後に、ｎ−ＭＯＳＴの製造は、前金属誘電体（ｐｒｅ−ｍｅｔａｌ  ｄｉｅｌｅｃｔｒｉｃ）、例えば二酸化シリコンを堆積し、次にそれをパターニングし、コンタクトメタル層、例えばアルミニウムを堆積し、次に再びそれをパターニングして、コンタクト領域を形成することによって完了する。これらのステップは図面中には示されない。本発明による方法の効果は概略的に以下に例証される。
【００３４】
図５は、（ａ）従来技術の基板構造および（ｂ）本発明による基板構造の、厚さ（ｄ）の関数としてのＧｅ濃度（［Ｇｅ］）を示し、図６は、（ａ）従来技術の完成した装置および（ｂ）本発明による方法で得られる完成した装置の、厚さ（ｄ）の関数としてのＧｅ濃度（［Ｇｅ］）を示す。先行技術の装置（図６ａを参照）では、歪みシリコン層２内に、その（高移動度）特性を損なう欠陥が形成される前に、例えば８ｎｍの厚さを有する前記層２が可能である。本発明による基板構造は、例えば２０原子％および幅２．５ｎｍの、層１、２の境界面から２．５ｎｍの距離でシリコン層２内に位置付けられた、ＳｉＧｅスパイク３を有する。これにより、例えば１０．５ｎｍの厚さを有する、例えば全歪みシリコン層２が成長されることが可能になる。図６には、図５の両方の半導体基板構造に対する、図１のＭＯＳＴを形成する後続の処理の効果が示される。図６ａは、例えば、ＳｉＧｅ層１からのＧｅの６ｎｍの外方拡散を示す。これは、従来技術の装置では、処理の後に、利用可能な歪みシリコン層２が８−６＝２ｎｍの厚さを有することを意味する。本発明による半導体基板ウェハでは、また、本発明による方法を用いて、Ｇｅの前記外方拡散は、ごくわずかに例えば６から７．５ｎｍまで増加される。この例における利用可能な歪みシリコン部分は、したがって、１０．５−７．５＝３ｎｍの厚さを有する。これは、実質的に従来技術の装置よりも多く、その高周波特性がより良好なＭＯＳＴの製造を可能にする。
【００３５】
本発明は本明細書に記載された実施例に限定されず、本発明の範囲内で多くの変化および変更が可能であることが、当業者には明白であろう。
【図面の簡単な説明】
【００３６】
【図１】本発明による方法で得られる半導体装置の断面図である。
【図２】本発明にしたがった方法による装置の製造の１つの段階における図１の半導体装置の断面図である。
【図３】本発明にしたがった方法による装置の製造の１つの段階における図１の半導体装置の断面図である。
【図４】本発明にしたがった方法による装置の製造の１つの段階における図１の半導体装置の断面図である。
【図５ａ】従来技術の基板構造による基板構造の、厚さ（ｄ）の関数としてのＧｅ濃度（［Ｇｅ］）を示す図である。
【図５ｂ】本発明による基板構造の、厚さ（ｄ）の関数としてのＧｅ濃度（［Ｇｅ］）を示す図である。
【図６ａ】完成した従来技術の装置による方法で得られる完成した装置の厚さ（ｄ）の、関数としてのＧｅ濃度（［Ｇｅ］）を示す図である。
【図６ｂ】本発明による方法で得られる完成した装置の厚さ（ｄ）の、関数としてのＧｅ濃度（［Ｇｅ］）を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
2008503083.tif 000007
【図５ｂ】
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【図６ａ】
2008503083.tif 000009
【図６ｂ】
2008503083.tif 000010
【国際調査報告】
2008503083.tif 000011
2008503083.tif 000012
2008503083.tif 000013