(57)【要約】少なくとも２つの処理ユニットを有する計算機システムにおいて切り替え、かつ信号を比較する方法と装置であって、その場合に切替え手段が設けられており、少なくとも２つの駆動モードの間で切り替えられ、その場合に比較手段が設けられており、第１の駆動モードが比較モードに、第２の駆動モードがパフォーマンスモードに相当する、この方法と装置は、処理ユニットの少なくとも２つのアナログ信号が、少なくとも１つのアナログ信号が少なくとも１つのデジタル値に変換されることによって、比較されることを特徴としている。
2008518341.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つの処理ユニットを有する計算機システムにおいて、切り替えかつ信号を比較する方法であって、その場合に切替え手段が設けられており、少なくとも２つの駆動モードの間で切り替えられ、その場合に比較手段が設けられており、第１の駆動モードが比較モードに、第２の駆動モードがパフォーマンスモードに相当する、前記方法において、
少なくとも１つのアナログ信号が少なくとも１つのデジタル値に変換されることによって、処理ユニットの少なくとも２つのアナログ信号が比較されることを特徴とする、計算機システムにおいて切り替えかつ信号を比較する方法。
【請求項２】
アナログ信号の少なくとも２つが非同期であることができることを特徴とする、請求項１に記載の方法。
【請求項３】
直接的な比較を行うことができるようにするために、デジタル信号が予め定めることのできる時間の間一時記憶されることを特徴とする、請求項１または２に記載の方法。
【請求項４】
少なくとも１つの処理ユニット内の少なくとも１つの信号の変換が行われることを特徴とする、請求項１から３のいずれか１項に記載の方法。
【請求項５】
少なくとも１つのアナログ信号がデジタル変換されて、予め定めることのできる時間の間記憶され、比較のために再びアナログ信号に逆変換されることを特徴とする、請求項１から４のいずれか１項に記載の方法。
【請求項６】
２つのアナログ信号がデジタル変換され、それによってその後、少なくとも変換されたデジタル値を一時記憶することによって、デジタルで同じ時に比較に供されることを特徴とする、請求項１から５のいずれか１項に記載の方法。
【請求項７】
各信号のデジタルの値が複数のビットを有しており、予め定めることのできる精度に従って、それに応じて予め定めることのできる数のビットが互いに比較されることを特徴とする、請求項１から６のいずれか１項に記載の方法。
【請求項８】
アナログ信号と前記アナログ信号のデジタル値が互いに冗長に比較されることを特徴とする、請求項１から７のいずれか１項に記載の方法。
【請求項９】
デジタル値へ変換する場合にアナログ信号に識別子が対応づけられることを特徴とする請求項１から８のいずれか１項に記載の方法。
【請求項１０】
比較される２つの信号の識別子が対応づけ可能であって、前記識別子が対応づけ可能である信号および／または前記信号のデジタル値が比較されることを特徴とする請求項１から９のいずれか１項に記載の方法。
【請求項１１】
少なくとも２つの処理ユニットを有する計算機システムにおいて切り替え、かつ信号を比較する装置であって、その場合に切替え手段が設けられており、少なくとも２つの駆動モードの間で切り替えられ、その場合に比較手段が設けられており、第１の駆動モードが比較モードに、第２の駆動モードがパフォーマンスモードに相当する、前記装置において、
処理ユニットの少なくとも２つのアナログ信号が比較され、アナログ−デジタル変換器が設けられており、その場合にアナログ信号の少なくとも１つが、少なくとも１つのデジタル値に変換されることを特徴とする、計算機システムにおいて切り替え、かつ信号を比較する装置。
【請求項１２】
アナログ信号の少なくとも２つが非同期であることができることを特徴とする、請求項１１に記載の装置。
【請求項１３】
直接的な比較を行うことができるようにするために、デジタル信号が予め定めることのできる時間の間一時記憶されることを特徴とする、請求項１１かまたは１２に記載の装置。
【請求項１４】
少なくとも１つの処理ユニット内の少なくとも１つの信号の変換が行われることを特徴とする、請求項１１から１３のいずれか１項に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも２つの処理ユニットを有する計算機システムにおいて切り替え、かつ信号を比較する方法および装置に関する。
【背景技術】
【０００２】
比較モードにおいてエラーを認識する方法が、Ｗｏ０１／４６８０６Ａ１に記載されている。その場合にデータが２つの処理ユニットＡＬＵを有する処理ユニット内で並列に処理されて比較される。そこでは、エラー（ソフトエラー、過渡的エラー）の場合に、２つのＡＬＵは、エラーのあるデータが除去されて、新たな（部分的に繰り返された）冗長な処理が行えるようになるまでの間、互いに独立して作業する。これは、２つのＡＬＵが互いに同期して作業し、かつ結果がクロック正しく比較できることを、前提としている。
【０００３】
従来技術において、仕事が冗長に処理されるエラー認識のための比較モードと、より高いパワー能力を得るためのパフォーマンスモードとの間でどのように切り替えることができるか、という方法が知られている。ここにおける前提は、処理ユニットが比較モードのために相互に同期化されることである。そのためには、メモリへ書き込む際に結果データを互いに比較することができるようにするために、２つの処理ユニットが停止されることができ、かつクロックが正しく同期して作業することが、必要である。そのためには、ハードウェアへの介入が必要であって、個々の解決が提案される。
【０００４】
それに対して特許公報ＥＰ０９６９３７３Ａ２では、冗長に作業する処理ユニットの結果または処理ユニットの比較は、これらが互いに非同期で、すなわち同一クロックでなく、あるいは未知のクロックオフセットで作業する場合でも、保証される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
航空機産業からは、標準計算機の入力を比較することができ、多数決によって確実に処理し、従って安全上重要なアクションを作動させることができる、投票システムが知られている。インター処理ユニットとインターコントロールユニット通信を互いに組み合わせることができるシステムが、ＦＭＥシステムであって、同システムにおいては高度の冗長性によって、個々のエラーの場合、あるいは特に複数のエラーの場合においても、システムはなお作業能力を有し続けており、システムはＤＡＳＡによって宇宙飛行のために開発されたものである（Urban, et al:A survivable avioncs system for space applications, Int.Symposium of Fault-tolerant Computing, FTCS-28(1998),pp.372-381）。このシステムは、特に、ビザンチンエラー（すなわち、特に悪意のあるエラーであって、それにおいてはすべてのコンポーネントは同一の情報を得られず、陰謀によって特に「故意に」異なる誤った情報が種々のコンポーネントへ分配される）を許容することができる。この種のシステムは、手間とコストが高いために、経済的には、極めてわずかな個数で製造される、特にクリティカルなシステムのためだけに適用できる。大量の個数で形成可能であり、付加的にさらに切替え可能性を有する、安価な解決は、知られていない。従って、２つまたはそれより多い処理ユニットの駆動モードの切替えを許し、その場合にこれらの処理ユニットの構造への介入なしで間に合い、かつこの目的のために付加的な信号も必要としない、切替えおよび比較ユニットを提供する、という課題が生じる。その場合に、比較モードにおいて種々の処理ユニットからのデジタルまたはアナログの信号を相互に比較することが、可能でなければならない。その場合にこの比較は、場合によっては、処理ユニットが種々のクロック信号で駆動され、互いに対して非同期で作業する場合でも、可能でなければならない。さらに、デジタルの比較手段を用いてアナログ信号の比較を実施することを可能にする、方法と手段を提供する課題がある。
【課題を解決するための手段】
【０００６】
好ましくは、少なくとも２つの処理ユニットを有する計算機システムにおいて切り替えかつ信号を比較する方法が使用され、その場合に切替え手段が設けられており、少なくとも２つの駆動モードの間で切り替えられ、その場合に比較手段が設けられており、第１の駆動モードが比較モードに、第２の駆動モードがパフォーマンスモードに相当する、この方法は、処理ユニットの少なくとも２つのアナログ信号が、少なくとも１つのアナログ信号が少なくとも１つのデジタル値に変換されることにより、比較されることを特徴としている。
【０００７】
好ましくは、アナログ信号の少なくとも２つが、非同期であることができる、方法が使用される。
【０００８】
好ましくは、直接的な比較を行うことができるようにするために、デジタル信号が予め定めることのできる時間の間一時記憶される、方法が使用される。
【０００９】
好ましくは、少なくとも１つの処理ユニット内の少なくとも１つの信号の変換が行われる、方法が使用される。
【００１０】
好ましくは、少なくとも１つのアナログ信号がデジタル変換され、予め定めることのできる時間の間一時記憶されて、比較のために再びアナログ信号に逆変換される、方法が使用される。
【００１１】
好ましくは、２つのアナログ信号がデジタル変換されて、それによってその後少なくとも変換された値を一時記憶することによって、デジタルで同じ時に比較に供される、方法が使用される。
【００１２】
好ましくは、各信号のデジタル値が複数のビットを有し、かつ予め定めることのできる精度に従って、それに応じて予め定めることのできる数のビットが互いに比較される、方法が使用される。
【００１３】
好ましくは、アナログ信号とそのデジタル値が冗長に互いに比較される、方法が使用される。
【００１４】
デジタル値に変換する場合に、アナログ信号に識別子が対応づけられる、方法が使用される。
【００１５】
好ましくは、比較されるべき２つの信号の識別子が対応づけ可能であって、それらの識別子た対応づけ可能である信号および／またはそのデジタルの値が比較される、方法が使用される。
【００１６】
好ましくは、少なくとも２つの処理ユニットを有する計算機システムにおいて切り替え、かつ信号を比較する装置が使用され、その場合に切替え手段が設けられており、少なくとも２つの駆動モードの間で切り替えられ、その場合に比較手段が設けられており、第１の駆動モードが比較モードに、第２の駆動モードがパフォーマンスモードに相当する、この装置は、処理ユニットの少なくとも２つのアナログ信号が比較され、アナログ−デジタル変換器が設けられており、その場合にアナログ信号の少なくとも１つが、少なくとも１つのデジタル値に変換されることを、特徴としている。
【００１７】
好ましくは、アナログ信号の少なくとも２つが、非同期であることができる、装置が使用される。
【００１８】
好ましくは、直接的な比較を行うことができるようにするために、デジタル信号が予め定めることのできる時間の間一時記憶される、装置が使用される。
【００１９】
好ましくは、少なくとも１つの処理ユニット内の少なくとも１つの信号の変換が行われる、装置が使用される。
【００２０】
他の利点と好ましい形態が、請求項の特徴と明細書から得られる。
【発明の効果】
【００２１】
以上説明したように本発明によれば、少なくとも２つの処理ユニットを有する計算機システムにおいて切り替え、かつ信号を比較する方法および装置を提供することができる。
【発明を実施するための最良の形態】
【００２２】
実施ユニットまたは処理ユニットは、以下においては、プロセッサ／コア／ＣＰＵも、ＦＰＵ（Floating Point Unit）、ＤＳＰ（Digitaler Signalprocessor）、コプロセッサまたはＡＬＵ（Arithmetic logical Unit）も示すことができる。
２つまたはそれより処理ユニットが多いシステムが考察される。原則的に、安全上重要なシステムにおいては、この種のリソースを、種々の処理ユニットにできる限り異なる課題を供給することによって、パワー能力を向上させるために使用する可能性がある。代替的に、リソースの幾つかを、それらに同一の課題を供給して、結果が等しくない場合にエラーを認識することによって、互いに対して冗長に使用することができる。それぞれ幾つの処理ユニットがあるかに従って、複数のモードが考えられる。ダブルシステムにおいては、上述したように、２つのモード「比較」と「パフォーマンス」が存在する。トリプルシステムにおいては、３つすべての処理ユニットが並列に作業する、純粋なパフォーマンスモードと、３つすべての処理ユニットが冗長に計算して比較される、純粋な比較モードの他に、２〜３つの投票モードを実現することができ、そのモードにおいては３つすべての処理ユニットが冗長に計算して、多数決が行われる。さらに、たとえば処理ユニットの２つが互いに対して冗長に計算して、結果が比較され、第３の処理ユニットは他の並列の課題を処理する、混合されたモードも実現することができる。４またはそれより多い処理ユニットシステムにおいては、明らかに、さらに他の組み合わせが考えられる。
【００２３】
解決すべき課題は、システム内で提供されている処理ユニットを、これらの処理ユニットのすでにある構造への介入（たとえば同期化のために）を必要とすることなしに、駆動において可変に使用できるようにすることである。特殊な形態においては、各処理ユニットは専用のクロックで作業することができるように、すなわち比較の目的のための同一の課題の処理は互いに非同期でも処理することができるようにされる。
この課題は、処理ユニットを前もってオフにすることなしに、任意の時点で駆動モード（たとえば比較モード、パフォーマンスモードまたは投票モード）の切替えを可能にし、かつ互いに対して場合によっては非同期のデータフローの比較または投票を管理する、普遍的な、広く使用可能なＩＰが形成されることによって、解決される。このＩＰは、チップとして形成することができ、あるいは１つまたは複数の処理ユニットと共にチップ上に集積することができる。さらに、このチップが１片のシリコンからなることは、前提とはならず、これを別々のモジュールから実現することも、まったく可能である。
【００２４】
異なる処理ユニット間の同期を保証するために、個々の処理ユニットの常に先へ進むプログラム処理を阻止する信号が必要である。そのために、通常、ＷＡＩＴ信号が設けられている。実施ユニットがＷＡＩＴ信号を使用しない場合には、インターラプトを介して実施ユニットを同期化することもできる。そのために同期化信号（たとえば、図２のＭ１４０）は、Ｗａｉｔ入力へ案内されず、インターラプトへ印加される。このインターラプトは、ノーマルな作業方法を中断するために、処理プログラムに対して、そして他のインターラプトに対しても、十分に高い優先順位を有していなければならない。付属のインターラプトルーチンは、中断されたプログラムへ再びジャンプバックする前に、所定数のＮＯＰ（データへの作用のない空指令）のみを実施し、それによって処理ユニットのそれ以降の処理を遅延させる。場合によっては、ノーマルなプログラム処理をインターラプトによって損なわないようにするために、インターラプトルーチン内で最初と最後にさらに通常の記憶操作が行われなければならない。
このプロセスは、同期化が形成される（たとえば他の処理ユニットが待機された比較データを供給する）まで、続行される。しかし、他のユニットとの正確なクロック同期と特に位相同一性は、この方法によっては条件付きでしか保証できない。従って、同期化するためにインターラプト信号を利用する場合には、比較すべきデータを、それが比較される前に、ＵＶＥ内に一時記憶することが、推奨される。
【００２５】
本発明の利点は、経済的に提供可能な任意の標準構造を使用できることである。というのは、付加的な信号が必要とされず（ハードウェア構造への介入なし）、かつこれらのコンポーネントの、たとえば直接アクターの駆動に使用される、任意の出力信号を監視することができるからである。これは、これまで従来技術によっては比較によって直接検査することができなかった、ＤＡＣとＰＷＭのような変換器構造の検査を含んでいる。
しかし、個々の課題またはＳＷタスクのために検査が必要でない限りにおいて、異なるタスクが異なる処理ユニットへ分配される、パフォーマンスモードへの切替えも可能である。
他の利点は、比較または投票モードにおいて、すべてのデータを比較する必要がないことである。比較すべきデータまたは投票すべきデータのみが、切替え・比較ユニット内で互いに対して同期される。これらのデータの選択は、切替え・比較ユニットの所望のリスポンスによって可変であり（プログラミング可能）、それぞれの処理ユニット構造と適用に適合させることができる。従って様々なμＣまたはソフトウェア部分の使用も容易に可能である。というのは、有意義に比較できる結果のみが、実際にも比較されるからである。
さらに、それによって、（たとえば外部の）メモリへの各アクセス、あるいはまた外部のＩ／Ｏモジュールの駆動のみを監視することができる。内部の信号は、ソフトウェア制御で、外部のデータおよび／またはアドレスバスへの切替えモジュールへ付加的に出力することを介して、検査することができる。
比較操作のためのすべての制御信号は、好ましくはプログラミング可能な切替え・投票ユニット内で形成されて、比較もそこで行われる。その出力が互いに比較される、処理ユニット（たとえばプロセッサ）は、同一のプログラム、複製されたプログラム（それは付加的にメモリアクセスの際のエラーの認識を可能にする）、あるいはソフトウェアエラーを認識するための多様化されたプログラムも、利用することができる。その場合に処理ユニットによって準備されたすべての信号を比較する必要はなく、識別子（アドレス信号または制御信号）を用いて比較のための所定の信号を設けることも、あるいは設けないことも可能である。この識別子が、切替え・比較ユニット内で評価されて、それによって比較が制御される。
別体のタイマーが、予め定めることのできるリミットを越えて、時間行動における偏差を監視する。切替え・比較ユニットの幾つかのモジュールまたはすべてのモジュールをチップ上に、共通のボード上に集積することができ、あるいは空間的に別々に収容することもできる。後者の場合には、データと制御信号は適切なバスシステムを介して交換される。その場合に、現場のレジスタはバスシステムを介して書き込まれ、その中に格納されているデータおよび／またはアドレス／制御信号を用いてプロセスを制御する。
【００２６】
図１には、２つの処理ユニットＢ１０、Ｂ１１と組み合わせて適用するための、本発明に基づく切替えユニットＢ０１が示されている。処理ユニットＢ１０とＢ１１の、データ、制御およびアドレス信号Ｂ２０ないしＢ２１のような種々の出力信号が、切替えユニットＢ０１と接続されている。さらに少なくとも１つの同期化信号、本発明に基づく配置の形態においては２つの出力信号Ｂ４０とＢ４１があり、それが比較ユニットの１つと接続されている。
切替えユニットは、少なくとも１つの制御レジスタＢ１５を有しており、その制御レジスタは、比較ユニットのモードを切り替えるバイナリ記号（ビット）Ｂ１６のためのメモリ素子を有している。Ｂ１６は、少なくとも０と１の２つの値をとることができ、処理ユニットの信号Ｂ２０またはＢ２１によっても、あるいは切替えユニットの内部のプロセスによっても、セットまたはリセットすることができる。
Ｂ１６が第１の値にセットされている場合には、切替えユニットは比較モードで作業する。このモードにおいては、データの有効性およびこれらのデータのために設けられた比較を知らせる、信号Ｂ２０とＢ２１に基づく制御および／またはアドレス信号の所定の予め定めることのできる比較条件が満たされている限りにおいて、Ｂ２０に基づくすべての到着する信号が、Ｂ２１に基づくデータ信号と比較される。
これらの比較条件が２つの信号Ｂ２０とＢ２１において同時に満たされている場合に、これらの信号に基づくデータが直接比較されて、不一致の場合にエラー信号Ｂ１７がセットされる。信号Ｂ２０ないしＢ２１に基づく比較条件のみが満たされている場合には、それに応じた同期化信号Ｂ４０ないしＢ４１がセットされる。この信号は、該当する処理ユニットＢ１０ないしＢ１１内に処理の停止とそれに伴って、それまで互いに比較できなかった、該当する信号のそれ以降の接続の阻止をもたらす。信号Ｂ４０ないしＢ４１は、それぞれ他の処理ユニットＢ２１ないしＢ２０の該当する比較条件が満たされるまで、セットされ続ける。この場合において比較が実施されて、該当する同期化信号がリセットされる。
上述したように、２つの処理ユニットによって比較すべきデータが同時に準備されない場合に比較を保証するために、該当する同期化信号Ｂ４０ないしＢ４１がリセットされるまでの間、該当する処理ユニットのデータと比較条件が、該当する値に維持されるか、あるいはまず準備されたデータを比較まで切替えユニット内に記憶することが、必要である。
それぞれ、どの処理ユニットが最初にデータを準備したかに従って、この処理ユニットは、他方の処理ユニットが該当する比較データを準備するまでの間、そのプログラムまたはそのプロセスのそれ以上の処理を待たなければならない。
図１に示す切替えユニットの特殊な形態においては、常に付属の処理ユニットが他の処理ユニットより早く比較データを準備できないことが保証されている場合に、信号Ｂ４０ないしＢ４１の１つを省略することができる。
Ｂ１６が第２の値にセットされている場合に、同期化信号Ｂ２０とＢ２１およびエラー信号Ｂ１７は常にインアクティブであって、たとえば値０にセットされている。比較も行われず、２つの処理ユニットは互いに独立して作動する。
【００２７】
本発明に基づくシステム内の主要なコンポーネントは比較器である。比較器が、最も簡単な形式で図１ａに示されている。比較コンポーネントＭ５００は、２つの入力信号Ｍ５１０とＭ５１１を受け取ることができる。比較コンポーネントは、これらを一致について、ここに示す文脈においては好ましくはビット単位の同一性という意味において比較する。比較コンポーネントが不一致を検出した場合に、エラー信号Ｍ５３０が能動化されて、信号Ｍ５２０が非能動化される。等しい場合には、入力信号Ｍ５１０、Ｍ５１１の値が出力信号Ｍ５２０へ与えられて、エラー信号Ｍ５３０はアクティブにならず、すなわち「良好」状態を知らせる。この基本システムに基づいて、多数の拡張された実施形態が考えられる。まず、コンポーネントＭ５００をいわゆるＴＳＣコンポーネント（Totally self checking）として形成することができる。この場合において、エラー信号Ｍ５３０は少なくとも２本の導線（"dual
rail"）上で外部へ案内され、内部のデザインおよびエラー発見機構によって、比較コンポーネントの各可能なエラー場合においてこの信号が正しく、あるいは認識可能に正しくなく存在することが、保証される。本発明に基づくシステムの利用における好ましい実施形態は、この種のＴＳＣ比較器を使用することである。
実施形態の第２のクラスは、２つの入力Ｍ５１０、Ｍ５１１（ないしＭ６１０、Ｍ６１１）がどの程度の同期性をもたなければならないかに従って区別することができる。可能な変形例は、クロック単位の同期性によって特徴づけられ、すなわちデータの比較を１クロック内で実施することができる。簡単な変更は、入力間の位相オフセットが固定されている場合に、該当する信号をたとえば整数の、あるいはまた半分のクロック周期だけ遅延させる、同期した遅延素子が使用されることによって生じる。この種の位相オフセットは、コモンコーズエラー、すなわち同時に複数の処理ユニットに作用することのできるエラーを回避するために有用である。従って図１ｃには、図１ａに基づくコンポーネントを越えて、早い方の入力を位相オフセットだけ遅延させる、コンポーネントＭ６４０が挿入されている。好ましくはこの遅延素子は、この素子を比較モードにおいてだけ使用するために、比較器内に収容されている。その代りに、あるいはそれに加えて、非同期性を同様に許容することができるようにするために、入力チェーン内に中間バッファを挿入することができる。好ましくは、これはＦＩＦＯメモリとして設計される。この種のメモリが存在している場合には、バッファの最大深さまで非同期性を許容することもできる。この場合においては、バッファがオーバーフローした場合にも、エラー信号が出力されなければならない。
さらに、比較器において、実施形態を、信号Ｍ５２０（またはＭ６２０）が生成されるかに従って区別することができる。好ましい実施形態は、入力信号Ｍ５１０、Ｍ５１１（ないしＭ６１０、Ｍ６１１）を出力へ与え、スイッチによって接続を中断可能にすることである。この変形例の特別な利点は、パフォーマンスモードと可能な種々の比較モードとの間で切り替えるために、同一のスイッチを使用できることである。代わりに、信号を比較器内部の中間バッファから生成することもできる。
実施形態の最後のクラスは、比較器に幾つの入力が存在するか、かつ比較器がどのように反応すべきかに従って区別することができる。入力が３つである場合に、多数決、３つすべての比較または２の信号だけの比較を行うことができる。入力が４つあるいはそれより多い場合には、それに応じた数の変形例が考えられる。これらの変形例は、好ましくはシステム全体の種々の駆動モードと結合される。
【００２８】
一般的な場合を示すために、効果的に使用されるような、切替え・比較ユニットの一般化された表示が、図１ｂに示されている。ｎの考慮すべき実施ユニットからｎの信号Ｎ１４０、…、Ｎ１４ｎが切替えおよび比較コンポーネントＮ１００へ達する。このコンポーネントは、これらの入力信号からｎまでの出力信号Ｎ１６０、…、Ｎ１６ｎを形成することができる。最も単純な場合、「純粋なパフォーマンスモード」において、すべての信号Ｎ１４ｉが対応する出力信号Ｎ１６ｉへ導かれる。逆の限界の場合、「純粋な比較モード」においては、すべての信号Ｎ１４０、…、Ｎ１４ｎがただ正確に１つの出力信号Ｎ１６ｉのへ送られる。
【００２９】
この図において、どのようにして種々の考えられるモードが生じることができるかを示す。そのために、この図には、切替え論理Ｎ１１０の論理的コンポーネントが含まれている。このコンポーネントは、そのものとして存在する必要はなく、重要なことは、その機能が存在していることである。同コンポーネントは、まず、そもそも幾つの出力信号が存在するかを定める。さらに、切替え論理Ｎ１１０は、入力信号のどれが出力信号のどれに寄与するかを定める。その場合に１つの入力信号が、正確に１つの出力信号に寄与することができる。従って数学的な形式で他のように表現すると、切替え論理によって、量｛Ｎ１４０、…、Ｎ１４ｎ｝の各エレメントに量｛Ｎ１６０、…、Ｎ１６ｎ｝のコンポーネントを対応づける機能が定められる。
【００３０】
その場合に処理論理Ｎ１２０の機能が、出力Ｎ１６ｉの各々について、どのような形式で入力がこの出力信号に寄与するかを定める。このコンポーネントも、専用のコンポーネントとして設けられている必要はない。重要なことは、ここでも、記載された機能がシステム内で実現されていることである。たとえば、種々の変形可能性を記述するために、普遍性を損なうことなしに、出力Ｎ１６０が信号Ｎ１４１、…、Ｎ１４ｍによって生成されるものと仮定する。ｍ＝１の場合には、これは単純に、信号のスルー接続に相当し、ｍ＝２の場合には信号Ｎ１４１、Ｎ１４２が比較される。この比較は同期でも、非同期でも実施することができ、ビット単位で、あるいは有意のビットについてだけ、あるいは誤差許容帯域をもって実施することができる。
ｍ＜＝３の場合には、複数の可能性がある。
第１の可能性は、すべての信号を比較して、少なくとも２つの異なる値が存在する場合に、エラーを検出することにあり、そのエラーを選択的に知らせることができる。
第２の可能性は、ｍ個の中からｋ個の選択（ｋ＞ｍ／２）を行うことにある。これは、比較器を使用することによって、実現することができる。選択的に、信号の１つに偏差があると認識された場合に、エラー信号を生成することができる。３つの信号すべてが異なっている場合には、場合よっては異なるエラー信号を生成することができる。
第３の可能性は、これらの値をアルゴリズムへ供給することにある。これは、たとえば平均値、中央値の形成、あるいはエラー許容するアルゴリズム（ＦＴＡ）の使用を表すことができる。この種のＦＴＡは、入力値の極値を捨て去って、残りの値にわたって一種の平均を行うことに基づいている。この平均は、残りの値の全量にわたって、あるいは好ましくはＨＷ内で容易に形成すべき部分量にわたって、行うことができる。この場合に、値を実際に比較することは、必ずしも必要ではない。平均値形成の場合には、たとえば加算と割り算するだけでよく、ＦＴＭ、ＦＴＡまたは中央値は、部分的な分類を必要とする。場合によっては、ここでも、極値が十分に大きい場合には、エラー信号を出力することができる。
複数の信号を１つの信号に処理する、上述した種々の可能性は、短くするために、比較操作と称する。
従って処理論理の課題は、各出力信号について、そしてそれに伴って付属の入力信号についても、比較操作の正確な形態を定めることである。切替え論理Ｎ１１０（すなち上述した機能）と処理論理（すなわち出力信号当たり、すなわち機能値当たりの比較操作の決定）の情報の組み合わせが、モード情報であって、それがモードを定める。この情報は、一般的な場合においてもちろん多値であって、すなわち１つの論理ビットのみを介して表示できない。与えられた実装において、すべての理論的に考えられるモードが有意義ではなく、好ましくは許されるモードの数が制限される。強調すべきことは、実施ユニットが２つだけの場合（１つの比較モードのみが存在する）に、全情報を１つの論理的ビットのみに凝縮できることである。
パフォーマンスモードから比較モードへの切替えは、一般的な場合において、パフォーマンスモードにおいては種々の出力へマッピングされる実施ユニットが、比較モードにおいては同一の出力へマッピングされることによって特徴づけられる。好ましくは、これは実施ユニットの部分システムが存在し、その部分システムにおいてパフォーマンスモードにおいては、部分システム内で考慮すべきすべての入力信号Ｎ１４ｉが直接関連する出力信号Ｎ１６ｉへ接続され、比較モードにおいてはすべてが１つの出力信号へマッピングされることによって、実現される。代わりに、この種の切替えを、ペアリングを変化させることによって、実現することもできる。これは、本発明の与えられた特徴において許されるモードの量を、そのように制限することができるにもかかわらず、一般的な場合において１つのパフォーマンスモードと１つの比較モードを話題にできないことによって、表される。しかし常に、パフォーマンスモードから比較モードへ（およびその逆）の切替えについて話題にすることはできる。
これらのモードの間で、ソフトウェアを介して制御して、駆動を動的に切り替えることができる。その場合に切替えは、たとえば特殊な切替えインストラクション、特殊なインストラクションシーケンス、はっきりと特徴づけられるインストラクションの実施を介して、あるいはマルチプロセッサシステムの実施ユニットの少なくとも１つによる所定のアドレスへのアクセスによって、作動される。
【００３１】
図２には、本発明に基づく切替えおよび比較ユニットＭ１００を有する、詳細に記載されたダブルプロセッサシステムまたはダブルμＣシステムが示されており、このシステムにおいて選択的に、記入されている信号の種々のものを省くこともできる。このシステムは、２つの処理ユニット（Ｍ１１０、Ｍ１１１）と切替え・比較ユニットＭ１００からなる。各処理ユニットからデータ信号（Ｍ１２０、Ｍ１２１）とアドレス／制御信号（Ｍ１３０、Ｍ１３１）が切替えユニットへ達し、各処理ユニットは選択的に切替えユニットからデータ（Ｍ１５０，Ｍ１５１）と制御信号（Ｍ１４０、Ｍ１４１）を返される。ユニットＭ１００がデータ（Ｍ１６０、Ｍ１６１）とステータス情報Ｍ１６９を出力し、たとえばデータ（Ｍ１７０、Ｍ１７１）と制御信号Ｍ１７９のような信号を受信し、それらは処理ユニットへさらに伝えられることもできる。Ｍ１７０、Ｍ１７１とＭ１７９を介して選択的に、ユニットＭ１００の駆動モードを処理ユニットとは関係なく調節することができる；同様にプロセッサは、出力Ｍ１２０、Ｍ１２１（たとえばデータバス）と制御・アドレス信号Ｍ１３０、Ｍ１３１（たとえば書込み）を介してユニットＭ１００内で駆動モード−たとえばパフォーマンスモード（比較なし）または比較モード（信号Ｍ１２０、Ｍ１２１および／または、たとえば周辺ユニットから来る、信号Ｍ１７０、Ｍ１７１の比較を有する）−を、調節することができる。パフォーマンスモードにおいて、出力Ｍ１２０、Ｍ１２１は、場合によっては制御信号と組み合わされて、出力Ｍ１６０、Ｍ１６１へさらに伝えられ、逆に入力Ｍ１７０、Ｍ１７１がＭ１５０、Ｍ１５１へ伝えられる。比較モードにおいては、出力が比較されて、好ましくはエラーのない場合にだけ、Ｍ１６０、Ｍ１６１へ伝えられ、その場合に選択的に２つの出力あるいは２つのうちの一方だけが利用される。同様に、処理ユニットへ伝えられる、入力データＭ１７０、Ｍ１７１の検査も可能である。比較モードにおいて信号の比較に誤りがある場合には、エラー信号が生成されて、−たとえばダブルレール信号を用いて：エラーに対して安全に−外部へ知らされる（ステータス情報Ｍ１６９の構成部分）。ステータスＭ１６９は、駆動モードまたは実施ユニットの信号の時間的オフセットに関する情報を含むことができる。予め定めることのできる（プログラミング可能な）タイムインターバル内に処理ユニットの比較データが準備されない場合にも、エラー信号が能動化される。エラーの場合においては、出力Ｍ１６０、Ｍ１６１を遮断することができる（fail silent行動）。これは、デジタル信号にも、アナログ信号にも関することができる。しかし、この出力ドライバ段階は、後からエラー発見の可能性をもって、処理ユニットの遅延していない（一時記憶されない）出力信号Ｍ１２０、Ｍ１２１を出力することもできる。これは、安全上重要なシステムによって、エラー許容時間、すなわち（慣性的な）システムがまだエラーに取り返しのできないように反応せず、従ってまだ補正の可能性がある時間を上回らない間、許容される。
ＵＶＥへ導かれない出力信号Ｍ１８０、Ｍ１８１と比較ユニットの内部の信号も、少なくともその計算された値に関して、この値を比較のために出力Ｍ１２０、Ｍ１２１へ出力することによって、比較することができる。Ｍ１００を介さない、入力信号Ｍ１９０、Ｍ１９１によっても、同様なことを実施することができる。
ユニットＭ１００を監視するために、選択された信号またはすべての信号Ｍ１６０、Ｍ１６１についても、Ｍ１７０、Ｍ１７１あるいはまたＭ１９０、Ｍ１９１を介してそれらを読み直すことが可能である。それによって比較モードにおいても、ユニットＭ１００からのエラーのある信号が検出されることが、保証される。従ってＭ１００、Ｍ１１０、Ｍ１１１が（ＯＲ結合を介して）アクセスを有する、適切なスイッチ切断経路によって、システム全体のフェイルサイレンス行動を形成することができる。
【００３２】
図３には、図２に基づく切替え・比較ユニットＭ１００の可能な実装が、詳細に示されている。ユニットＭ１００は、モード（パフォーマンス／比較）を表す少なくとも１つのビットを有するコントロールレジスタＭ２００と、比較モードにおいてエラー状態を表す少なくとも１つのビットを有するステータスレジスタＭ２２０を有している。ウェイトおよびインターラプト信号が、コントロールレジスタ内の他のビットによって、それぞれ２つの処理ユニットについて制御される。その際に、場合によっては、たとえば同期化目的のため、駆動モード切替えの準備のため、かつエラー処理のためのような、種々のインターラプトの間で区別することもできる。
選択的に、たとえば、内部または外部のウォッチドッグを駆動するための処理ユニット間の最大許容される時間差（クロック周期の数）を有するＭ２４０と、たとえばデータレジスタのオーバーフローを阻止するために、ウェイトまたはインターラプト信号を用いて最高速のプロセッサを時々停止させ、ないしは遅延させるべき時間差値（クロック周期数）を有するＭ２４２のような、他のコントロールレジスタがある。
ステータスレジスタＭ２２０内には、たとえばエラービットの他に、処理ユニット間のクロックオフセットが実際のどのような大きさであるかも記憶される。そのために、たとえば、（たとえば所定の領域の、アドレスおよび制御信号を介して）特別な特徴を有するデータ値が最初に準備された場合に、常に少なくとも１つのタイマーが処理ユニットによって開始され、かつ、第２の処理ユニットによって該当するデータ値が準備された場合に常に、タイマーの値がステータスレジスタ内へ引き渡される。タイマーは、さらに、好ましくは、プログラムシーケンスが異なっている場合でも、ＷＣＥＴ（worst case execution time）に従って保証されて、すべての処理ユニットがデータを供給しなければならないように調節される。タイマーの予め定められた値を上回った場合には、エラー信号が出力される。
処理ユニットの出力Ｍ１２０、Ｍ１２１は、Ｍ１００内で特に比較モードのために、それがデジタルデータであって、かつクロック正しく準備できない場合に、バッファメモリＭ２５０、Ｍ２５１に記憶される。好ましくはこのメモリは、ＦＩＦＯとして形成することができる。このメモリが１（レジスタ）の深さしか持たない場合には、データ損失を防止するために、たとえばウェイト信号によって、他の値の出力は比較が行われるまで遅延されることがもたらされる。
さらに、入力メモリＭ２５０、Ｍ２５１からのデジタルデータ、直接的な入力Ｍ１２０、Ｍ１２１あるいはＭ１７０、Ｍ１７１を互いに比較する比較ユニットＭ２１０がある。この比較ユニットは、たとえばメモリユニットＭ２５０、Ｍ２５１内でシリアルのデータを受信して、パラレルのデータに変換できる場合に、シリアルのデジタルデータ（たとえばＰＷＭ信号）も互いに比較することができ、それらはＭ２１０で比較される。同様に、非同期のデジタル入力Ｍ１７０、Ｍ１７１を付加的なメモリユニットＭ２７０、Ｍ２７１を介して同期させることができる。入力信号Ｍ１２０、Ｍ１２１の場合と同様に、これらも好ましくはＦＩＦＯに一時記憶される。パフォーマンスモードと比較モードの間の切替えは、コントロールレジスタ内のモードビットのセットまたはリセットによって行われ、それによってたとえば、該当するインターラプトが２つの処理ユニット内にもたらされる。比較自体は、準備されたデータＭ１２０、Ｍ１２１とそれに属するアドレスおよび制御信号によって促される。その場合にＭ１２０とＭ１３０ないしＭ１２１とＭ１３１に基づく所定の信号が、対応づけられたデータの比較が行われるべきか、を表す識別子として機能することができる。
これは、図１の簡単な切替えに対する他の実施形態である。ここでは、好ましくは比較モードへ移行する場合に、インターラプトルーチンを用いて種々の準備がなされ、それによって２つの処理ユニットのために同一の開始条件が形成される。一方の処理ユニットが準備できた場合に、その処理ユニットによってコントロールレジスタ内にプロセッサ固有のレディビットがセットされて、処理ユニットは、他方の処理ユニットもそのレディビットによって準備ができたことを知らせるまで、待機状態に留まる（図６のコントロールレジスタの記述も参照）。
【００３３】
この処理ユニットにおいて、同様にアナログデータを特にそれに適したアナログの処理ユニットＭ２１１（analog compare unit）内で互いに比較することができる。しかしこれは、アナログ信号の出力が互いに対して十分に同期して行われるか、あるいはアナログ比較ユニット内で、そこに実装されているＡＤＣによってデジタル化されたデータの記憶が行われることを前提としている（これについては、図１２〜図１４の他の形態も参照）。同期化は、比較ユニットのデジタル出力（データ、アドレスおよび制御信号）を上述したように互いに比較して、速すぎる処理ユニットを待機させることによって行うことができる。この目的のために、アナログ信号のソースとして処理ユニット内で処理されるデジタル信号を、これらの信号がその他において外部で必要とはされないにもかかわらず、出力Ｍ１２０、Ｍ１２１を介してユニットＭ１００へ与えることもできる。アナログ信号の比較に加えてこの冗長な比較が、計算におけるエラーを早い時期にすでに認識することができることをもたらし、さらに、処理ユニットの同期化を容易にする。アナログ信号の比較は、ＤＡＣ（digital to analog converter）のための付加的なエラー認識をもたらす。ＤＣＳＬアーキテクチャの他の構造においては、この種の可能性は与えられていない。周辺ユニットからのアナログの入力信号についても比較が可能である。特に、それが同じシステムパラメータの冗長なセンサ信号である場合に、付加的な同期化措置を必要とせず、場合によってはセンサ信号の有効性を表示する制御信号のみを必要とする。アナログ信号の比較の実現をさらに詳細に説明する。
【００３４】
図４は、少なくともｎ＋１個の処理ユニットを有するマルチプロセッサシステムを示しており、その場合にこれらのコンポーネントの各々は、ここでも複数の部分処理ユニット（ＣＰＵ、ＡＬＵ、然るべき付加コンポーネントを有するＤＳＰ）からなることができる。これらの処理ユニットの信号は、図２に示すダブルシステム内で説明したのと同様に、切替え・比較ユニットと接続される。従ってこの図内のすべてのコンポーネントと信号は、図２における該当するコンポーネントおよび信号と内容的に同一の意味を有している。切替えおよび比較ユニットＭ３００は、マルチプロセッサシステム内で、パフォーマンスモード（すべての処理ユニットが異なるタスクを処理する）、種々の比較モード（２つまたはそれより多い処理ユニットのデータが比較されて、偏差がある場合にエラーが報告される）および種々の投票モード（異なるように予め定めることのできるアルゴリズムに従って偏差がある場合に多数決）の間で区別することができる。その場合に、各処理ユニットについて、別々に、それがどのモードで作業し、このモードにおいて場合によっては他のどの処理ユニットと協働するかを区別することができる。次に、どのようにして切替えが正確に行われるかを、図６に示すコントロールレジスタの記述においてさらに説明する。
【００３５】
図５は、ｎ＋１個の処理ユニットを有するマルチプロセッサシステムのための切替えユニットの可能な実装を示している。各処理ユニットについて、切替え・比較モジュールの制御ユニット内に少なくとも１つのコントロールレジスタが設けられている。図６に、コントロールレジスタの好ましいセットが、詳細に示されて説明されている。その場合にＭ４４ｉはそれぞれコントロールレジスタＣｉに相当する。
コントロールレジスタ内の種々の実施形態が考えられる。適当なビットコンビネーションを介して、エラー認識パターンを使用すべきか、エラー許容パターンを使用すべきか、を記述することができる。それぞれユニットＭ３００へつぎ込む手間とコストに従って、さらに、どのタイプのエラー許容パターン（３つから２つ、中央値、４つから２つ、４つから３つ、ＦＴＡ、ＦＴＭ…）を使用するかについても示すことができる。さらに、どの出力をスルー接続するかを構成可能に形成することもできる。どのコンポーネントがどのデータのためにこのコンフィグレーションに影響を与えることができるかに従って、実施形態を形成することもできる。
【００３６】
関与する処理ユニットの出力信号が、切替えユニット内で互いに比較される。信号は必ずしもクロック正しく処理されないので、データの一時記憶が必要である。その場合に、種々の処理ユニットから切替えユニットへ大きい時間差をもって与えられるデータも、切替えユニット内で比較することができる。中間バッファ（たとえばＦＩＦＯ（first in-first out）メモリとして、あるいは他のバッファ形式で形成）を使用することによって、ある処理ユニットから、他の処理ユニットがまだデータを準備していない間に、複数のデータを受信することもできる。その場合に２つの処理ユニットの同期化のための尺度が、ＦＩＦＯメモリの充填状態である。予め定めることのできる所定の充填状態を上回った場合には、処理において遅れている処理ユニットを待つために、処理において最も進んでいる処理ユニットが、存在しているウェイト信号によってか、あるいは適当なインターラプトルーチンによって、時々停止される。その場合に監視は、処理ユニットへ提供可能なすべての外部の信号にまで、拡大することができる；これは、アナログ信号またはＰＷＭ信号も含む。そのために、切替えユニット内に、この種の信号の比較を許す構造が設けられる。付加的に、比較すべきデータの間の最大の時間偏差を設定し、少なくとも１つのタイマーを用いて監視することが、提案される。
【００３７】
一般的な場合において、２つより多い処理ユニットが共通の切替えユニットによって互いに接続される場合には、これらの処理ユニットの各々のために、あるいは全処理ユニットのために、コントロールレジスタが必要である。このコントロールレジスタの特殊な形態が、図６で説明されている。
それぞれのコントロールレジスタＣｘの（ｎ＋１）の下方のビットＢ５００ｘからＢ５０ｎｘが、ｎ＋１のプロセッサ／処理ユニットに一義的に対応づけられている。コントロールレジスタＣｘのビットＢ５１４ｘは、比較／投票とパラレル作業との間を切り替え、図１のＢ１６の値に相当する。ビットＢ５１３ｘは、該当する処理ユニットが比較の用意ができているか（Ready）を表示し、ビットＢ５１２ｘは、同期化信号（WAITまたはINTERRUPT）を制御し、ビットＢ５１１ｘは、該当する処理ユニットをインターラプトによって比較の準備をさせるために、利用することができる。同様に、ビットＢ５１１０ｘは、処理ユニットをパラレルモードへ切り替える、インターラプトを制御する。
【００３８】
コントロールレジスタＣｘのＢ５０ｉｋとＢ５０ｋｋが１にセットされている場合（０≦ｉ、ｋ≦ｎ）には、これはこの実施形態において、処理ユニットｉの出力が処理ユニットｋの出力と比較されるべきことを意味している。さらにＢ５０ｊｋも１に等しい場合には、ｉ、ｊおよびｋの間で投票されなければならず、投票結果がＵＶＥの出力に出力される（０≦ｉ、ｊ、ｋ≦ｎ）。そのために処理ユニットの各グループについて、すでに図５についての説明で数え上げたように、投票または過半数比較の特殊な種類を定めることができる。一般的に、ＵＶＥの出力ｋに投票結果を出力させようとする場合には、比較すべき／投票すべき処理ユニットｉ（コントロールレジスタＣｘ内）のためにすべてのビットＢ５０ｉｋがセットされなければならない。他の出力へのパラレルの出力が、可能である。
【００３９】
コントロールレジスタｉのビットＢ５０ｉｉ内の１（０≦ｉ、≦ｎ）は、処理ユニットの出力ｉがアクティブであるべきことを表示している。すべてのコントロールレジスタＣｉが該当するメモリ箇所Ｂ５０ｉｉ内でのみ１（ｉ＝０、１、…ｎ）を有している場合に、すべての処理ユニットは任意の異なるプログラムと適当な出力信号を有するパフォーマンスモードにおいて作動する。ｎ＋１すべての下方のビットＢ５０ｉｋが１に等しく（ｉ＝０、１、…ｎ）、さらにＢ５１４ｋがセットされている場合には、すべての処理ユニットの出力信号が多数決（投票）によって選択されて、ＵＶＥの出力ｋへ出力される；ｎ＝１の場合には、比較のみが行われる。
【００４０】
以下の説明において、複数の処理ユニットを有するシステム内で比較／投票へ移行する場合のシーケンスがどのように見えるかについての例を説明する。
比較または投票を能動化するために、コントロールレジスタＣｉ内のビットＢ５１４ｉが、セットされる。このビットは、所定のシステム状態、時間条件または他の条件（たとえば所定のメモリ領域へのアクセス、エラーまたは非蓋然性）に従って処理ユニット自体によっても、切替え・比較ユニットによってもセットすることができる。ビットＢ５１４ｉと共にビットＢ５０ｉｉとＢ５０ｋｉがセットされた場合には、ＵＶＥによって自動的にビットＢ５１１ｉとＢ５１１ｋがセットされ、それによって処理ユニットｉとｋ内でインターラプトが作動される。このインターラプトは、処理ユニットが所定のプログラム箇所へジャンプし、比較モードへの移行のための所定の初期化ステップを実施し、その後切替え・比較ユニットへ返信（Ready）を出力することをもたらす。Ready信号は、処理ユニットのそれぞれのコントロールレジスタＣｉ内のインターラプトビットＢ５１１ｉの自動的なリセットおよび同時にウェイトビットＢ５１２ｉのセットをもたらす。関与する処理ユニットのすべてのウェイト信号がセットされている場合に、それらが切替え・比較ユニットによって同時にリセットされる。その後処理ユニットは、監視すべきプログラム部分の処理を開始する。好ましい実施形態においては、セットされたビットＢ５１４ｉを有するコントロールレジスタＣｉへの書込みは、ロック（ＨＷまたはＳＷ）によって阻止されている。これが効果的に、処理の間に比較のコンフィグレーションを変更できないことをもたらす。コントロールレジスタＣｉ内の変更は、ビットＢ５１４ｉのリセット後に初めて可能になる。このリセットは、ノーマルモード（並列の作業方法）へ移行するためのすべての関与する処理ユニットのコントロールレジスタ内にビットＢ５１０ｘをセットすることによって、該当する処理ユニット内にインターラプトをもたらす。
すべてのコントロールレジスタの互いに対する統一性は、利用者設定に従って監視され、エラーの場合においてはエラー信号が生成され、そのエラー信号はステータス情報の構成部分である。すなわち、たとえば、１つの処理ユニットが同時に複数の独立した比較または投票プロセスのために使用されることが、行われてはならない。というのは、その場合には同期化が保証されないからである。また、データ信号の出力なしの、不一致の場合にエラー信号を生成する目的のためだけの、複数の処理ユニットの比較も考えられる。
他の実施形態においては、比較または投票に関与する処理ユニットの複数の、あるいはすべてのコントロールレジスタへの入力は同様に行われ、すなわちこれら処理ユニットの該当するビットは、場合によっては出力を制御する専用のビットｉを除いて、そこで同様にセットされる。
【００４１】
図７には、中央の投票のための投票ユニットＱ１００が示されている。投票は、適当なハードウェアによっても、ソフトウェア的にも実施することができる。そのために、投票アルゴリズム（たとえばビット単位の投票）が予め与えられる。その場合に投票ユニットＱ１００は、複数の信号Ｑ１１０、Ｑ１１１、Ｑ１１２を得て、それらから、投票（たとえばｎの中からｍを選択）によって生じる出力信号Ｑ１２０を形成する。
比較の際に、エラーが発生した場合に、該当するコントロールレジスタ内にエラービットがセットされる。該当する処理ユニットは、投票の際に無視される；単純な比較の場合には、出力が遮断される。
プログラミングされた時間が経過する前の正しい時期に準備されないすべてのデータは、エラーのように処理される。エラービットのリセットは、システムに従って行われ、場合によっては該当する処理ユニットの再統合を可能にする。
処理ユニットおよび／または投票者が空間的に集中して配置されていない場合については、図８に示すように、適当なバスシステムとの組み合わせにおいて、分散した投票も可能である。図８において、分散した投票ユニットＱ２００が制御ユニットＱ２１０によって管理される。投票ユニットは、バスシステムＱ２２１、Ｑ２２２を介して結合されており、このバスシステムを介してデータを入手し、それをまたそこへ出力する。
アクティブな出力ビットを有するコントロールレジスタ内の比較および投票ビットのリセットは、関与する処理ユニット内にインターラプトをもたらし、それら処理ユニットはパラレルな作業方法へ戻される。その場合に各処理ユニットは、別々に管理される、異なるジャンプインアドレスを有することができる。その場合でも、プログラム処理は、同一のプログラムメモリから行うことができる。しかし、アクセスは別々であって、通常異なるアドレスへ行われる。パラレルなモードに比較して安全上重要な部分が少ない限りにおいて、二重にされたメモリ部分を有する専用のプログラムメモリの方が場合によっては負担が少ないか、が勘案される。データメモリも、パフォーマンスモードにおいては共通に利用することができる。その場合にはアクセスは、たとえばＡＨＢ／ＡＢＰバスを用いて、順次行われる。
【００４２】
特殊性として、さらに、エラービットがシステムによって評価されなければならないことに言及する。エラー場合における安全なオフを保証するために、安全上重要な信号は適切な形式で冗長に実現される（たとえば２つから１つのコードで）。
図１、２、３、４および５に示す従来のＵＶＥにおいては、まず、処理ユニットが、互いに対して一定の位相関係にある、同一または互いに対して導き出されたクロックで作業すると、仮定された。処理ユニットのために、位相関係が変化する、異なる発振器とジェネレータのクロックも使用される場合には、それによって発生される信号を、それらがクロックドメインを変更する場合に、同期させなければならない。そのために、同期化素子Ｍ８００が、図９に示されている。特にデジタルデータを安全に格納し、かつ比較するために、同期化装置Ｍ８００が必要であって、これは信号フロー内の任意の箇所に設けることができる。これは、一方で、データＭ８２０を準備した処理ユニットのクロックＭ８３０でこのデータの格納を保証する。その後読み取るためには、データＭ８４０を処理するクロックが利用される。この種の同期化段Ｍ８００は、複数のデータを記憶することができるようにするために、ＦＩＦＯとして構築することができる（図９を参照）。一般的な場合において、データの同期化だけでは十分でなく、データの準備信号も受信クロックと同期化される。
そのためにさらに、要請信号Ｍ８５０と正常終了信号Ｍ８８０によって引渡しを保証する、ハンドシェークインターフェイスが必要である（図１０）。この種のインターフェイスは、１つのクロックドメインから他のクロックドメインへのデータの安全な引渡しを保証するために、クロックドメインが変化する場合には常に、必要である。その場合に書込みの際に、データＭ８２０が領域Ｑ３０５からクロックＭ８３０でレジスタセルＭ８００内へ同期して提供されて、書込み要請信号Ｍ８５０がデータの準備を表示する。この書込み要請信号は、領域Ｑ３０６からクロックＭ８６０でメモリ素子Ｍ８０１へ引き渡されて、同期化信号Ｍ８７０としてデータの準備を表示する。従って、クロックＭ８６０の次のアクティブなクロック端によって、同期化されたデータＭ８４０が引き取られて、その場合に操作信号Ｍ８８０がリセットされる。この操作信号は、クロックＭ８３０によって他のメモリ素子Ｍ８０１内で信号Ｍ８９０に同期されて、それによってデータの準備が終了される。その後、新しいデータを該当するレジスタへ書き込むことができる。この種のインターフェイスは、従来技術であって、知られており、特殊な実施形態においては、正常終了信号を待機する必要なしに、付加的なコード化によって特に高速に作業することができる。
特殊な実施形態において、メモリ素子Ｍ８００は、ＦＩＦＯメモリ（first-in first-out）として形成されている。
【００４３】
図１１から図１４のアナログ信号を比較するための回路は、比較すべきアナログ信号を供給する処理ユニットが、比較が有意であるように、互いに同期化されていることを、前提としている。同期化は、図１の該当する信号Ｂ４０とＢ４１によって達成することができる。
【００４４】
図１１は、差動増幅器を示している。この素子を用いて、２つの電圧を互いに比較することができる。
その場合にＢ１００は、演算増幅器であって、その負の入力Ｂ１０１に信号Ｂ１４１が接続されており、その信号は値Ｒinを有する抵抗Ｂ１１０を介して入力信号Ｂ１１１と接続されており、その入力信号に電圧値Ｖ１が印加される。正の入力Ｂ１０２は信号Ｂ１４２と接続されており、その信号は値Ｒinを有する抵抗Ｂ１２０を介して入力Ｂ１２１と接続されており、その入力に電圧値Ｖ２が印加される。この演算増幅器の出力Ｂ１０３は、電圧値Ｖoutを有する出力信号Ｂ１９０と接続されている。信号Ｂ１９０は値Ｒｆを有する抵抗Ｂ１４０を介して信号Ｂ１４１と接続されており、信号Ｂ１４２は値Ｒｆを有する抵抗Ｂ１３０を介して信号Ｂ１３１と接続されており、その信号がアナログ基準点の電圧値Ｖagndを有している。出力電圧は、上述した電圧および抵抗値によって以下の式に従って計算することができる：
【数１】
2008518341.tif 000003
差動増幅器が、通常ＣＭＯＳの場合にそうであるように、正の駆動電圧のみで駆動される場合には、アナロググラウンドＶagndとして、駆動電圧とデジタルグラウンドの間の電圧や通常平均の電位が選択される。２つのアナログ入力電圧Ｖ１とＶ２がわずかしか異ならない場合には、出力電圧Ｖoutはアナロググラウンドに対してわずかな差Ｖdiffしか持たない（正または負）。
２つの比較器を用いて、出力電圧がアナログ基準点に対してＶagnd＋Ｖdiffの上（図１２）ないしＶagnd−Ｖdiffの下（図１３）にあるかが調べられる。その場合に図１２では、入力信号Ｂ２２１は値Ｒ１を有する抵抗Ｂ１５０を介して信号Ｂ２４２と接続されており、この信号が演算増幅器Ｂ２００の正の入力Ｂ２０２と接続されている。さらに、信号Ｂ２４２が値Ｒ２を有する抵抗Ｂ１６０を介して信号Ｂ２３１と接続されており、この信号がデジタル基準電位Ｖdgngとして利用される。演算増幅器の負の入力Ｂ２０１は、入力信号Ｂ２１１と接続されており、それが基準電圧Ｖrefの電圧値を有している。演算増幅器２００の出力Ｂ２０３は、出力信号Ｂ２９０と接続されており、それが電圧値Ｖobenを有する。
図１３においては、同様に、入力信号Ｂ３２１が値Ｒ３を有する抵抗Ｂ１７０を介して信号Ｂ３４２と接続されており、その信号が演算増幅器３００の負の入力Ｂ３０１と接続されている。この信号Ｂ３４２は、さらに、値Ｒ４を有する抵抗Ｂ１８０を介して信号Ｂ３３１と接続されており、それがまたデジタルの基準電位Ｖdgndを有している。演算増幅器Ｂ３００の正の入力Ｂ３０２は、入力信号Ｂ３１１と接続されており、それが基準電圧Ｖrefの電圧値を有している。演算増幅器Ｂ３００の出力Ｂ３０３は、出力信号Ｂ３９０と接続されており、それが電圧値Ｖuntenを有している。
【００４５】
これは、抵抗Ｂ１５０、Ｂ１６０、Ｂ１７０、Ｂ１８０の値Ｒ１、Ｒ２、Ｒ３およびＲ４が、信号Ｂ２１１とＢ３１１に印加される固定の基準電圧Ｖrefに関して、以下のように寸法設計されることによって、達成される：
【数２】
2008518341.tif 000004
この場合にＶ2maxは、信号Ｂ１２１におけるＶ２の最大許容電圧値であり、Ｖ１minは信号Ｂ１１１におけるＶ１の最小許容電圧値である。基準電圧源は、外部から提供することができるが、内部で実現されるバンドギャップ（温度補償され、かつ駆動電圧に依存しない基準電圧）によって実現することもできる。式（４）内で、最大の許容される差Ｖdiffは、最大の正の偏差Ｖ2maxと付属の最大の負の偏差Ｖ1minから定められ、すなわち（Ｖ2max−Ｖ1min）は、互いに比較されるべき、冗長なアナログ信号の互いに対する最大許容される電圧偏差である。
２つの信号Ｂ２９０またはＢ３９０（ＶobenまたはＶunten）における電圧値の１つが正になる場合に、アナログ信号の、許容されるよりも大きい偏差がある。従ってこのアナログ信号を供給するプロセッサが同期されている場合には、エラーが存在し、そのエラーは記憶されなければならず、場合によっては出力信号の遮断をもたらす。
【００４６】
同期は、たとえば、該当する処理ユニットのコントロールレジスタ内のレディビットがアクティブである場合、あるいは該当するアナログ信号の所定の状態とそれに伴って識別の意味における比較すべき値を表す、所定のデジタル信号がＵＶＥへ送信された場合に、与えられる。エラーを記憶する回路が、図１４に示されている。この回路内では、２つの入力信号Ｂ３９０とＢ２９０がＮＯＲ回路（後段の反転を有する論理的ＯＲ回路）Ｂ４１０を介して出力信号Ｂ４１１に論理結合される。この信号Ｂ４１１は、他のＮＯＲ素子Ｂ４２０内で出力信号Ｂ４２１に論理結合される。この信号Ｂ４２１が、ＯＲ回路Ｂ４３０内で信号Ｂ４０１と信号Ｂ４３１に論理結合され、それがメモリ素子（Ｄフリップフロップ）Ｂ４００のための入力信号として用いられる。この素子Ｂ４００の出力信号Ｂ４０１は、値１でエラーを表示する。ＤフリップフロップＢ４００は、信号Ｂ３９０ないしＢ２９０の２つの電圧値の一方ＶuntenまたはＶobenが正であり、従ってデジタルの信号として値ハイを有し、信号Ｂ４２１がアクティブでなく、かつリセット信号Ｂ４０２が印加されていない場合に、クロックＢ４０３で１を記憶する。エラーは、信号Ｒｅｓｅｔが少なくとも一度アクティブになるまでの間、記憶され続ける。注意すべきことは、図１１から図１３の回路を設計する場合に、抵抗が互いにマッチし、すなわちＲｆとＲin、Ｒ１とＲ２およびＲ３とＲ４の抵抗比ができるだけ製造誤差に関係なく一定であることである。信号Ｂ４２１によって、回路がアクティブになるべきか、あるいはまさに、比較が行われない処理ユニットの同期化が行われるか、を制御することができる。信号Ｂ４０２は、先行するエラーをリセットし、従って新しい比較を可能にする。
【００４７】
図１５は、ＡＤＣを示している。このＡＤＣは、それぞれ、たとえば変換速度、精度、精細度、障害強さ、線形性および周波数スペクトルに関する、存在する要請に応じて、種々の既知の変換方法によって実現することができる。すなわち、たとえば、逐次的近似の原理を選択することができ、そこではアナログ信号がデジタル−アナログ変換器（ＤＡＣ）から生成された信号と比較器によって比較され、その場合にＤＡＣのデジタルの入力ビットが系統的にＭＳＢ（most significand bit−最高値のビット）からＬＳＢ（least significant bit−最低値のビット）へ試験的にハイにセットされ、ＤＡＣのアナログの出力信号がアナログの入力信号（変換すべき信号）より高い値を有する、まさにその場合に、再びリセットされる。ＤＡＣは、ＬＳＢからＭＳＢへそのデジタルビットによって重み付け１、２、４、８、１６、…をもって抵抗または容量を、次に高いビットのセットが常に、アナログ値にその前の２倍の大きさの作用を有するように制御する。すべてのビットが試験的にセットされ、場合によっては再びリセットされた後に、デジタルワードの値は、アナログの入力信号のデジタルの表現に相当する。
より高い速度要請のためには、データフローが連続している場合に、連続的にアナログ信号を処理して、シリアルのビット列によってこのアナログのデータフローを近似する、シリアルのデジタル信号を出力するコンバータを使用することもできる。デジタルワードは、ここでは、シフトレジスタに記憶されているビット列によって表される。しかし、この種のコンバータは、一定の値を処理できないために、変換期間内に常にアナログ信号の変化が行われることを、前提としている。
より低い速度要請のためには、計数原理に基づくコンバータを利用することもでき、そのコンバータは、たとえば、入力電圧または入力電流を用いて積分器に接続されたコンデンサの、それに応じた一定の充電または放電をもたらす。それに必要な時間が測定されて、基準電圧源ないし該当する基準電流を用いて同一のコンデンサ（積分器）の逆方向における放電ないし受電に必要な時間に対する比率にされる。時間単位がクロックで測定されて、必要とされるクロックの数が、アナログ入力値のための尺度である。この種の方法は、たとえば、デュアルスロープ方法であって、その方法においては、第１の側面（スロープ）がアナログ値に従った放電によって定められ、第２の側面は基準値に従った再充電によって定められる（http//www.exstrom.com/journal/adc/dsadc.htmlも参照）。
図１５のＡＤＣＢ６００は、トリガー信号Ｂ６０２によって制御され、そのトリガー信号は通常、アナログ信号と、選択的に、複数のアナログ信号を区別することを可能にするために、まさに準備されるアナログ信号の種類についての案内を与える識別子Ｂ６０３を準備する、プロセッサの出力信号である。トリガー信号Ｂ６０２によって、変換されたアナログワードがメモリ領域Ｂ６４０に、デジタル値としてレジスタＢ６１０へ、選択的に識別子Ｂ６０３（レジスタＢ６２０に格納される）と、場合によっては付加的な信号Ｂ６０４（メモリＢ６３０に格納され、アナログ値の識別のために１である）と共に、引き渡される。メモリ領域Ｂ６４０は、複数の値を格納しようとし、かつ最初に格納された値を再び最初に出力しようとする場合に、好ましくはＦＩＦＯ（first-in, first-out）として実現することもできる。メモリ領域Ｂ６４０が、デジタルの値のためにも、デジタル化されたアナログの値のためにも利用される場合には、好ましくはすべてのデジタル値が、Ａ＝１を有するデジタル化されたアナログ値（Ｂ６３０）から区別するために、Ｂ６３０に示すように、ＭＳＢ箇所においてビットＡ＝０だけ補足される（図１６と１７を参照）。Ｂ６０２もＢ６０３も、プロセッサiのデジタル出力データＯｉの構成部分である。図１６には、格納されるデジタル化されたアナログ値の部分が、メモリ領域にどのように格納されるか、が別に示されている。その場合にＢ７１０はデジタル化されたアナログ値自体であって、Ｂ７２０は付属の識別子、そしてＢ７３０はアナログビットであって、この場合には１として格納される。図１７には、同じメモリ領域に格納されるデジタル値の変形例が見られる。Ｂ８１０内には、デジタル値自体が記憶され、Ｂ８２０にはそれに対して選択的に、そもそもデジタル値を比較すべきかについて情報を与える識別子、あるいはまた比較のための他の条件を格納することができる。その場合にＢ８３０内には、それがデジタル値であることを特徴づけるために、値０が格納されている。
【００４８】
一時記憶されているデジタル信号とアナログ信号を比較するために、格納の順序と場合によってはＡビット（Ｂ７３０ないしＢ８３０）および識別子Ｂ７２０またはＢ８２０が、変換されたデジタル値Ｂ７１０ないしデジタル値Ｂ８１０と組み合わせて調べられる。また、たとえば異なるビット幅によって、アナログ信号とデジタル信号を別々のメモリ（２つのＦＩＦＯ）に収容する可能性もある。その場合に比較は、事象制御されて行われる：プロセッサの値がＵＶＥへ伝送された場合に常に、他の関与するプロセッサがこの種の値をすでに準備しているか、が調べられる。否定の場合には、値が該当するＦＩＦＯまたはメモリに格納され、他の場合には直接比較が実施され、その場合にここでもＦＩＦＯをメモリとして用いることができる。比較は、たとえば、関与するＦＩＦＯが空でない場合に常に、終了される。関与するプロセッサないし処理ユニットが２つより多い場合に、投票によって、すべての信号が分配を許されるか（fail silent行動）、または場合によってはエラー信号によってのみ、エラー状態が知らされるかを求めることができる。
【図面の簡単な説明】
【００４９】
【図１】２つの処理ユニットのための切替え・比較ユニットの基本機能を示しており、図１ａは比較器の一般化された表示であり、図１ｃは比較器の拡張された表示であり、図１ｂは切替え・比較ユニットの一般化された表示である。
【図２】２つの処理ユニットのための切替え・比較ユニットの詳細な表示である。
【図３】２つの処理ユニットのための切替え・比較ユニットの可能な実現を示している。
【図４】２つより多い処理ユニットのための切替え・比較ユニットのさらに詳細な表示である。
【図５】２つより多い処理ユニットのための切替え・比較ユニットの可能な実現を示している。
【図６】コントロールレジスタの可能な実現を示している。
【図７】中央の投票のための投票ユニットを示している。
【図８】分散した投票のための投票ユニットを示している。
【図９】同期化素子を示している。
【図１０】ハンドシェークインターフェイスを示している。
【図１１】差動増幅器を示している。
【図１２】正の電圧差のためのコンパレータを示している。
【図１３】負の電圧差のためのコンパレータを示している。
【図１４】エラーを記憶する回路を示している。
【図１５】出力レジスタを備えたアナログ−デジタル変換器を示している。
【図１６】識別子とアナログビットを有するデジタル変換されたアナログ値の表示である。
【図１７】デジタルビットを有するデジタルワードとしてのデジタル値の表示である。
【図１】
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【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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