(57)【要約】  本発明は、スイッチ制御ロジック（１５１）と、抵抗素子（７、６１〜７０、８、及び５、１１〜２０、６）を備える２つのブランチと、前記抵抗素子を切り替えるためのスイッチ（３、８０）とを備える差動バスのための受信装置に関し、前記スイッチ制御ロジックは、−第１ルーチンにおいて、共通のモード電圧を前記バスに印加し、参照電圧を備える第１抵抗ブランチ上で前記電圧を比較し、前記正しいスイッチ設定を選択し、そして、これらの設定を内部記憶装置に書き込むことによって、前記バス上の信号の完全なレベルを決定し、−第２ルーチンにおいて、共通のモード電圧を前記バスに印加し、前記既に調整された第１抵抗ブランチの参照電圧を備える前記第２抵抗ブランチの前記電圧を比較し、前記第２ブランチのための前記正しいスイッチ設定を選択し、そして、これらの設定を内部記憶装置に書き込むことによって、前記２つの抵抗ブランチの間の不整合を最小化する。受信装置は、それによって、良いバランシングと共通のリジェクションを提供する。
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【特許請求の範囲】
【請求項１】
抵抗素子の間の接続がスイッチの第１端子と結合されるように直列配列に結合される抵抗素子を備える２つのブランチを備える差動データバスのための受信装置であって、前記各ブランチのスイッチの１つは、前記バスからデータを受信するために閉じられ、それの第２端子によって比較器と結合され、前記受信装置は、２つのマッチングルーチンにおいて前記抵抗素子を整合するスイッチ制御ロジックを備え、
第１ルーチンでは、共通のモード電圧を前記バスに印加し、結果的に参照電圧を備える第１抵抗ブランチ内の前記スイッチで前記電圧を比較し、前記参照電圧に最も近い値を有する活性化されたスイッチの電圧で正しいスイッチ設定を選択し、そして、この設定を内部記憶装置に書き込むことによって、前記バス上の信号の完全なレベルを決定し、
第２ルーチンでは、共通のモード電圧を前記バスに印加し、結果的に前記既に調整された第１抵抗ブランチの参照電圧を備える第２抵抗ブランチの前記スイッチで前記電圧を比較し、前記第２ブランチのための前記正しいスイッチ設定を選択し、そして、この設定を内部記憶装置に書き込むことによって、前記２つの抵抗ブランチの間の不整合を最小化する受信装置。
【請求項２】
前記制御ロジックは、
前記第１ルーチンでは、前記第１ブランチの前記スイッチは、前記第１スイッチの電圧が前記参照電圧より低くなることが達成されるまで、前記バスラインに最も近い前記スイッチから始まり、次に隣接するスイッチに続くように交互に設定され、このスイッチは、前記正しいスイッチとして選択され、
前記第２ルーチンでは、前記第２ブランチの前記スイッチは、前記バスラインに最も近い前記スイッチから始まり、次に隣接するスイッチに続くように交互に設定され、このスイッチは、正しいスイッチとして選択されるように、前記マッチングルーチンの間に前記スイッチを設定することを特徴とする請求項１に記載の受信装置。
【請求項３】
前記２つのブランチのそれぞれの前記入力は、第１抵抗を介して、出力が第２抵抗を介してそれらの入力と結合されるような２つのインバータと結合されることを特徴とする請求項２に記載の受信装置。
【請求項４】
前記差動バスは乗物内のデータバスであることを特徴とする請求項１〜３のいずれか１項に記載の受信装置。
【請求項５】
前記差動バスは、フレックスレイ（ＦｌｅｘＲａｙＴＭ）規格に従うデータバスであることを特徴とする請求項１〜３のいずれか１項に記載の受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延における極めて低い不整合を伴う正レベルと負レベルを検出することができる差動データバスのための受信装置に関する。この受信装置の主な応用は、フレックスレイ（ＦｌｅｘＲａｙＴＭ）バスやキャン（ＣＡＮＴＭ）バスのような自動車のデータバスである。
【背景技術】
【０００２】
最先端技術によれば、抵抗分割器は、そのようなデータバスのための受信装置内の差動バス信号を弱めるために用いられる。分割された内部のバス信号は、次に、バスレベルを検出する２つの比較器に供給される。
【０００３】
しかしながら、バスの差動ラインは、受信装置が高く均整のとれたバス上に用いられる両方のレベルを依然として検出しなければならないような高い共通のモードレベルを有していても良い。２つのブランチの抵抗率の不整合がある場合には、比較器の検出レベルにおける不整合が導かれる。この不整合は、バス上の正の共通のモード電圧又は負の共通のモード電圧が高くなるにつれて大きくなる。その上、バスの完全なスイッチングレベルは、ブランチの抵抗率に依存する。この比率の拡大は、完全なスイッチングレベルの拡大を導く。
【０００４】
本発明の目的は、バス上の２つのレベルを検出するときに、改善された遅延不整合を伴う差動データバスのための受信装置を提供することである。
【発明を実施するための最良の形態】
【０００５】
この目的は、抵抗性素子間の接続がスイッチの第１端子と結合されるように直列配列に結合される抵抗性素子を備える２つのブランチを備える差動データバスのための受信装置であって、前記各ブランチのスイッチの１つは、前記バスからデータを受信するために閉じられ、それの第２端子によって比較器と結合され、前記受信装置は、２つのマッチングルーチンにおいて前記抵抗性素子を整合するスイッチ制御ロジックを備え、
−第１ルーチンでは、共通のモード電圧を前記バスに印加し、参照電圧を備える第１抵抗性ブランチ内の前記スイッチで前記電圧を比較し、正しいスイッチ設定を選択し、そして、前記設定を内部記憶装置に書き込むことによって、前記バス上の信号の完全なレベルを決定し、
−第２ルーチンでは、共通のモード電圧を前記バスに印加し、前記既に調整された第１抵抗性ブランチの参照電圧を備える第２抵抗性ブランチの前記スイッチで前記電圧を比較し、前記第２ブランチのための前記正しいスイッチ設定を選択し、そして、これらの設定を内部記憶装置に書き込むことによって、前記２つの抵抗性ブランチ間の不整合を最小化するという請求項１に従う特徴を有する受信装置によって達成される。
【０００６】
この概念に従う受信装置は、比較的単純で、強固で、比較的小さなチップ領域を占める。バス上の２つのレベルの検出が達成されるために、２つのルーチンは、２つのブランチの抵抗の完全な整合を保証する。このこともまた、バス上の共通のモード電圧とできるだけ同等の極めて低い遅延不整合を導く。
【０００７】
請求項２の有益な手段に従うと、両方のブランチにおける前記抵抗の前記完全な整合は、連続した前記ブランチにおける前記スイッチを閉じ、参照電圧を備える閉じられた前記スイッチ上の前記電圧を比較することによって達成される。
【０００８】
本発明は、添付の図面を参照してさらに説明されるであろう。
【０００９】
上記のように、２つのラインを備える差動データバスからデータを受信するための受信装置の２つの抵抗性ブランチは、両方のライン上で２つのレベルをライン上の共通のモード電圧と同等に正確に検出し、データを認識するときに低い遅延不整合を達成するために、極めて良好に整合されなければならない。
【００１０】
本発明の主な思想は、固定された抵抗ではないが、電気スイッチを用いて切り替えられる抵抗性素子の直列接続を備える両方のブランチを提供することである。このように、ブランチの抵抗値は、要望どおりに調整される。この調整は、第１ブランチを整合するための第１ルーチンと第２ブランチを整合するための第２ルーチンという２つの整合ルーチンにおいて行われる。
【００１１】
図１に示される本発明に従う受信装置の略図は、第１ブランチの入力抵抗性素子を整合するための第１ルーチンに含まれる電気回路の一部を示す。
【００１２】
第１ブランチは、抵抗性素子１１〜２９が結合された直列配列間の第１抵抗性素子５と最後の抵抗性素子６を含む。この例では、１０個の抵抗性素子１１〜２９が用いられるが、もちろん異なる素子の数も可能である。抵抗性素子１１〜２０、５、及び６の間の接続は、スイッチングブロック３のスイッチ３１〜４１の第１端子と結合される。スイッチ３１〜４１の第２端子は、負の入力が参照電圧Ｖｒｅｆを供給する電圧源１０と結合された比較器９の正の入力と結合される。
【００１３】
比較器９の出力は、後続のスイッチを選択する部分のためのクロック入力である発信器である電圧源５２によって電力が供給されるスイッチ制御ロジック５１に与えられる。スイッチ制御ロジックの出力は、スイッチングブロック３に接続される。スイッチ制御ロジックは、スイッチングブロックの各スイッチ３１〜４１のオン又はオフを個別に切り替えることができる。スイッチが選択されていないときは、次のスイッチが自動的に選択される。
【００１４】
抵抗性素子５、６、及び１１〜２０を備える第１ブランチと並行して、受信装置は、第１抵抗性素子７、抵抗性素子６１〜７０の直列配列、最後の抵抗性素子８を備える第２ブランチを含む。
【００１５】
両方のブランチの最後の抵抗性素子は、参照電位に結合される。
【００１６】
２つの整合ルーチンのためだけに、両方のブランチの入力は、データバス（この図には示されていない）上の共通のモード電圧をシミュレートする電圧源７１に結合される。
【００１７】
第１整合ルーチンでは、スイッチ制御ロジック５１は、はじめに、他の全てのスイッチが開いている間に第１スイッチ３１を閉じる。スイッチ３１の第２端子の電圧は、参照電圧Ｖｒｅｆで比較する比較器９に結合される。参照電圧がスイッチ電圧より低い場合には、比較器は、どの出力信号もスイッチ制御ロジック５１に供給しない。その結果、ルーチンは継続する。スイッチ制御ロジックは、スイッチ３１を開いてスイッチ３２を閉じる。この手続は、参照電圧より低い電圧のスイッチが閉じられるまで継続する。この場合には、比較器９は、正しいスイッチ位置が達成されたときにプロセスを止めるスイッチ制御ロジック５１に信号を与える。このスイッチ位置は、スイッチ制御ロジックの中に設けられても良く、例えば、ＥＥＰＲＯＭであり得る記憶装置に書き込まれる。
【００１８】
次に、図２を参照して説明される第２ブランチは調整されなければならない。この図では、同じ参照番号を伴う回路素子は図１と同一である。しかしながら、比較器９の負の入力は、ここでは、上記第１ルーチンにおいて特定された第１ブランチのスイッチングブロック３のスイッチと結合される。この例では、スイッチ３６が第１ルーチンにおいて正しいスイッチであると認められたものとする。このスイッチは、第２ルーチンの間も閉じたままである。
【００１９】
図２は、スイッチングロジック５１によって制御されるスイッチ８１〜９１を備える第２スイッチングブロック８０を示す。第１ブランチのように、スイッチの第１端子は、第２ブランチの抵抗性素子７、６１〜７０、及び８の接続に結合される。これらのスイッチの第２端子は、比較器９の正の入力に結合される。
【００２０】
第２ルーチンでは、２つのブランチの抵抗性不整合が最小化される。プロセスは、原理上は第１ルーチンと同じである。スイッチ８１〜９１は、第１ブランチのスイッチ３６の電圧より低い電圧のスイッチが順々に達成されるまで閉じられる。このスイッチは、次に閉じた状態が保たれ、スイッチ位置は内部に記憶される。
【００２１】
２つのルーチンの後に、ブランチ内の不整合と２つのブランチの不整合は、互いに比較して、最適なレベルの検出と最小の遅延不整合のために最小化される。
【００２２】
図３は、データを受信するための好適な実施例を示す。この図では、図１と図２の２つのブランチとこれらの図のスイッチングブロックは、ブロック１０１と１０２のように指し示される。これらのブロックでは、２つのブランチが十分に整合するように上記２つのルーチンにおいて達成されたスイッチが閉じられる。
【００２３】
ブランチの入力は、差動データバスの２つのラインｂｍとｂｐに結合される。これらのラインもまた、２つの第１抵抗１０３と１０４を介して２つのインバータ１０５と１０６の入力に結合される。インバータ１０５と１０６の出力は、第２抵抗１０７と１０８を介してそれらの入力に結合される。抵抗１０３、１０４、１０７、及び１０８は、２つのブランチの抵抗性素子と比較して高い抵抗値を有する。
【００２４】
ブロック１０１と１０２では、２つのルーチンにおいて達成されたそれらのスイッチは閉じられ、それらの第２端子は、バスラインｂｐとｂｍから受信されたデータを示す受信装置の出力信号ＲＸＤ０とＲＸＤ１を加える２つの比較器１１１と１１２に結合される。ラインｂｐの信号は比較器１１２の正の入力に結合され、電圧源１１３を介して比較器１１１の負の入力に結合される。電圧源１１３は、バスに印加されなければならない差動電圧を画定する。抵抗分割器によって複合化されたこの電圧は、バス上の差動電圧を画定する。ラインｂｍの信号は、比較器１１１の正の入力に結合され、電圧源１１４を介して比較器１１２の負の入力に結合される。
【００２５】
抵抗１０３、１０４、１０７、及び１０８は、共通のモード電圧がバスに印加されるときに、一様な電圧（実際には、約２．５ボルトだが、１１１と１１２が動作すると思われる他のいかなる電圧であっても良い）の辺りに比較器１１１と１１２の入力を維持するために用いられる。バス（ｂｍとｂｐ）上の共通のモード電圧が高くなると、比較器１１１と１１２の入力が一様な電圧に止まるように、インバータ１０５と１０６の入力の電圧は高くなり、インバータ１０５と１０６の出力は低くなる。この代わりに、代替的な入力ステージが用いられても良い。
【図面の簡単な説明】
【００２６】
【図１】第１ルーチンにおいて整合された抵抗の第１ブランチを備える本発明に従う受信装置の実施例の略ブロック図である。
【図２】第２ルーチンにおいて第１ブランチに整合された抵抗の第２ブランチを備える図１の受信装置の略ブロック図である。
【図３】データバスからのデータを受信するための電気回路を備える図１と図２に従う受信装置の略ブロック図である。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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