(57)【要約】  本発明は、垂直トレンチ内に形成されたＭＯＳ電界プレートの作用によりデバイスドリフト領域が空乏化される縦型テーパ誘電体高電圧デバイス（１０）を提供する。その高電圧デバイスは、基板（３２）と、上記基板上に形成されてストライプの幾何学的構造を有し、一定のドーピング分布を有するドリフト領域を備えるシリコンメサ（２０）と、上記シリコンメサ上に形成された埋め込みゲート（２２）及びソース（ＳＮ）と、上記シリコンメサの両側に隣接するトレンチ（２６）と、上記各トレンチ内に形成された金属誘電体電界プレート構造体（１２）と、を備え、上記各金属誘電体電界プレート構造体は、誘電体（２８）と、上記誘電体上に亘って形成された金属電界プレート（３０）とを備え、上記誘電体の厚さは、一定の縦方向電界を与えるために上記トレンチの深さに亘って線形的に増加する。
2008503099.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、一定のドーピング分布を有するドリフト領域を備えるシリコンメサと、
前記シリコンメサ上に形成された埋め込みゲート及びソースと、
前記シリコンメサの両側に隣接するトレンチと、
前記各トレンチ内に形成された金属誘電体電界プレート構造体と、
を備え、
前記各金属誘電体電界プレート構造体は、誘電体と、前記誘電体上に亘って形成された金属電界プレートとを備え、前記誘電体の厚さは、一定の縦方向電界を与えるために前記トレンチの深さに亘って線形的に増加することを特徴とする高電圧デバイス。
【請求項２】
前記シリコンメサは、ストライプの幾何学的構造を備えていることを特徴とする請求項１に記載のデバイス。
【請求項３】
Ｅｘは縦方向電界、ε０は自由空間の誘電率、εｏｘは誘電体の誘電率、ｑは電子電荷の大きさ、Ｎｄは前記シリコンメサ内のドーピング濃度、ｔｓｏｉは前記シリコンメサの厚さ、ｃは酸化ゲート電界プレート遷移に関連する定数であるとすると、
前記誘電体の厚さは、
ｔｏｘ（Ｘ）＝（（Ｅｘε０εｏｘ）／（ｑＮｄｔｓｏｉ））ｘ＋ｃ
に従って変化することを特徴とする請求項１に記載のデバイス。
【請求項４】
ｎチャネル二重拡散酸化金属半導体（ＤＭＯＳ）トランジスタを備えることを特徴とする請求項１に記載のデバイス。
【請求項５】
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を備えることを特徴とする請求項１に記載のデバイス。
【請求項６】
前記基板及び前記シリコンメサのドーピングタイプが同一であることを特徴とする請求項１に記載のデバイス。
【請求項７】
前記基板及び前記シリコンメサのドーピングタイプが異なることを特徴とする請求項１に記載のデバイス。
【請求項８】
前記トレンチ内には前記金属電界プレート上に亘って誘電体層が設けられていることを特徴とする請求項１に記載のデバイス。
【請求項９】
前記トレンチ内には前記金属電界プレート上に亘って金属／導体層が設けられていることを特徴とする請求項１に記載のデバイス。
【請求項１０】
前記シリコンメサは３乃至５μｍの幅を有し、前記金属誘電体電界プレート構造体の誘電体は５．５乃至６．６μｍの最大厚さを有し、前記シリコンメサにおける一定のドーピングは１．０乃至３．５×１０１６ｃｍ−３であることを特徴とする請求項１に記載のデバイス。
【請求項１１】
７５０Ｖデバイスが０．４乃至１．０ｏｈｍ  ｍｍ２の範囲の比オン抵抗を有していることを特徴とする請求項１に記載のデバイス。
【請求項１２】
基板と、
前記基板上に形成されたシリコンストライプと、
前記シリコンストライプ内に形成され、一定のドーピング分布を有するドリフト領域を備えるシリコンメサと、
前記シリコンメサ上に形成された埋め込みゲート及びソースと、
前記シリコンストライプの両側に隣接するトレンチと、
前記シリコンストライプに沿って前記各トレンチ内に形成された金属誘電体電界プレート構造体と、
を備え、
前記各金属誘電体電界プレート構造体は、誘電体と、前記誘電体上に亘って形成された金属電界プレートとを備え、前記誘電体の厚さは、一定の縦方向電界を与えるために前記トレンチの深さに亘って線形的に増加することを特徴とする高電圧デバイス。
【請求項１３】
Ｅｘは縦方向電界、ε０は自由空間の誘電率、εｏｘは誘電体の誘電率、ｑは電子電荷の大きさ、Ｎｄは前記シリコンメサ内のドーピング濃度、ｔｓｏｉは前記シリコンストライプの厚さ、ｃは酸化ゲート電界プレート遷移に関連する定数であるとすると、
前記誘電体の厚さは、
ｔｏｘ（Ｘ）＝（（Ｅｘε０εｏｘ）／（ｑＮｄｔｓｏｉ））ｘ＋ｃ
に従って変化することを特徴とする請求項１２に記載のデバイス。
【請求項１４】
ｎチャネル二重拡散酸化金属半導体（ＤＭＯＳ）トランジスタを備えることを特徴とする請求項１２に記載のデバイス。
【請求項１５】
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を備えることを特徴とする請求項１２に記載のデバイス。
【請求項１６】
前記シリコンストライプは３乃至５μｍの幅を有し、前記金属誘電体電界プレート構造体の誘電体は５．５乃至６．６μｍの最大厚さを有し、前記シリコンメサにおける一定のドーピングは１．０乃至３．５×１０１６ｃｍ−３であることを特徴とする請求項１２に記載のデバイス。
【請求項１７】
７５０Ｖデバイスが０．４乃至１．０ｏｈｍ  ｍｍ２の範囲の比オン抵抗を有していることを特徴とする請求項１２に記載のデバイス。
【請求項１８】
高電圧デバイスを形成するための方法であって、
基板上にシリコンストライプを形成するステップと、
一定のドーピング分布を有するドリフト領域を備えるシリコンメサを前記シリコンストライプ内に形成するステップと、
前記シリコンメサ上に埋め込みゲート及びソースを形成するステップと、
前記シリコンストライプの両側に隣接してトレンチを形成するステップと、
前記シリコンストライプに沿って前記各トレンチ内に金属誘電体電界プレート構造体を形成するステップと、
を含み、
前記各金属誘電体電界プレート構造体は、誘電体と、前記誘電体上に亘って形成された金属電界プレートとを備え、前記誘電体の厚さは、一定の縦方向電界を与えるために前記トレンチの深さに亘って線形的に増加することを特徴とする方法。
【請求項１９】
トレンチ内における前記金属電界プレート上に亘って誘電体層又は金属／導体層を形成するステップを更に含むことを特徴とする請求項１８に記載の方法。
【請求項２０】
前記デバイスは、ｎチャネル二重拡散酸化金属半導体（ＤＭＯＳ）トランジスタ又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を備えることを特徴とする請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体デバイスに関する。特に、本発明は、垂直トレンチ内に形成されたＭＯＳ電界プレートの作用によりデバイスドリフト領域が空乏化される縦型高電圧デバイスに関する。そのようなデバイスは、例えば、二重拡散酸化金属半導体（ＤＭＯＳ）や絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を含み得る。
【背景技術】
【０００２】
高電圧パワーデバイスの製造において、トレードオフ及び妥協は、一般に、絶縁破壊電圧、サイズ、オン抵抗、飽和電流、製造の容易性及び信頼性等の領域で行われなければならない。しばしば、絶縁破壊電圧等の一つのパラメータを向上させると、オン抵抗等の他のパラメータが悪化する。理想的には、そのようなデバイスは、総ての領域で動作及び製造の欠陥が最小限に抑制された優れた特性を特徴とする。
【０００３】
オン抵抗が低い多数の横型高電圧半導体デバイスが開発されてきている。例えば、参照することにより本願に組み込まれる米国特許第６，１３３，５９１号（特許文献１）、第６，１９１，４５３号（特許文献２）及び第６，３１０，３７８号（特許文献３）は、従来の技術のシリコンオン酸化物（ｓｉｌｉｃｏｎ−ｏｎ−ｏｘｉｄｅ）（ＳＯＩ）高電圧横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）及び横型ＤＭＯＳ（ＬＤＭＯＳ）トランジスタについて記載している。
【特許文献１】米国特許第６，１３３，５９１号公報
【特許文献２】米国特許第６，１９１，４５３号公報
【特許文献３】米国特許第６，３１０，３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
これらのデバイスは、スイッチングモード電源用途で使用される横型高電圧デバイス構造において絶縁破壊電圧に対し最も低い比オン抵抗を有しているが、かなり低いオン抵抗を得ながら更に高い電圧をサポートできる高電圧デバイスにおける必要性が依然として満たされていない。
【課題を解決するための手段】
【０００５】
本発明は、垂直トレンチ内に形成されたＭＯＳ電界プレートの作用によりデバイスドリフト領域が空乏化される縦型テーパ誘電体高電圧デバイスを提供する。この構造体は、半導体ウェーハの深さに形成される誘電体電界プレート構造体及び半導体のストライプとみなすことができる。半導体ドリフト領域は一定のドーピングプロファイルを有しており、誘電体層の厚さは、一定の縦方向電界を得るためにトレンチの深さに亘って不均一（例えばテーパ状）である。基板はｎ型又はｐ型であってよく、それにより、ＤＭＯＳデバイス又はＩＧＢＴデバイスがそれぞれ製造される。半導体と誘電体とのストライプ界面での少数のキャリアの再結合により、速いスイッチングＩＢＧＴ特性が得られる。半導体の表面から見たデバイスレイアウトは、ソース接続及びゲート接続のストライプ形状（幾何学的構造）である。
【０００６】
このデバイス構造体は、例えば米国特許第６，３１０，３７８号（特許文献３）に開示されるように、理想的な横型高電圧デバイスＳＯＣＯＳに関し比オン抵抗において５分の１の減少を示す。支持基板は、ｎ型又はｐ型とすることができ、これにより、寄生抵抗（例えばＤＭＯＳにおける寄生抵抗）を減少させるように且つ注入接点（例えばＩＧＢＴにおける注入接点）を形成するように薄くすることができる。ＩＧＢＴバージョンは、比オン抵抗及び最大電流能力において本発明の縦型テーパ誘電体バージョンよりも少なくとも２分の１の向上を示し、これにより、横型ＳＯＣＯＳに関する全体の性能が１ランク（１段階）（ｏｎｅ  ｏｒｄｅｒ−ｏｆ−ｍａｇｎｉｔｕｄｅ）向上する。
【０００７】
本発明に係る高電圧デバイスは、制御されたエピタキシにより又は所定のドーピングレベルによりドーピングが設定された半導体基板中へトレンチストライプをエッチングすることによって設けられてもよい。ＩＧＢＴにおいては、ｎ型エピタキシャル層を有するｐ型基板が使用される。トレンチストライプのエッチング後は、トレンチの側壁に沿って誘電体又は金属層を堆積させ又は成形することにより空乏構造が形成される。誘電体層は、二酸化シリコン又は任意のｌｏｗ−ｋ誘電体であってもよい。改良されたトランスコンダクタンスにおける縦型トランジスタのチャネル形成のために埋め込みゲート構造体が使用される。
【０００８】
第一の観点において、本発明は、基板と、上記基板上に形成され、一定のドーピング分布を有するドリフト領域を備えるシリコンメサと、上記シリコンメサ上に形成された埋め込みゲート及びソースと、上記シリコンメサの両側に隣接するトレンチと、上記各トレンチ内に形成された金属誘電体電界プレート構造体と、を備え、上記各金属誘電体電界プレート構造体は、誘電体と、上記誘電体上に亘って形成された金属電界プレートとを備え、上記誘電体の厚さは、一定の縦方向電界を与えるために上記トレンチの深さに亘って線形的に増加することを特徴とする高電圧デバイスを提供する。
【０００９】
第二の観点において、本発明は、基板と、上記基板上に形成されたシリコンストライプと、上記シリコンストライプ内に形成され、一定のドーピング分布を有するドリフト領域を備えるシリコンメサと、上記シリコンメサ上に形成された埋め込みゲート及びソースと、上記シリコンストライプの両側に隣接するトレンチと、上記シリコンストライプに沿って上記各トレンチ内に形成された金属誘電体電界プレート構造体と、を備え、上記各金属誘電体電界プレート構造体は、誘電体と、上記誘電体上に亘って形成された金属電界プレートとを備え、上記誘電体の厚さは、一定の縦方向電界を与えるために上記トレンチの深さに亘って線形的に増加することを特徴とする高電圧デバイスを提供する。
【００１０】
第三の観点において、本発明は、高電圧デバイスを形成するための方法であって、基板上にシリコンストライプを形成するステップと、一定のドーピング分布を有するドリフト領域を備えるシリコンメサを上記シリコンストライプ内に形成するステップと、上記シリコンメサ上に埋め込みゲート及びソースを形成するステップと、上記シリコンストライプの両側に隣接してトレンチを形成するステップと、上記シリコンストライプに沿って上記各トレンチ内に金属誘電体電界プレート構造体を形成するステップと、を含み、上記各金属誘電体電界プレート構造体は、誘電体と、上記誘電体上に亘って形成された金属電界プレートとを備え、上記誘電体の厚さは、一定の縦方向電界を与えるために上記トレンチの深さに亘って線形的に増加することを特徴とする方法を提供する。
【００１１】
この発明のこれらの特徴及び他の特徴は、添付図面と併せて解釈される本発明の様々な態様の以下の詳細な説明から更に容易に理解することができる。
【００１２】
尚、図面は単なる概略的な表示であり、本発明の特定のパラメータを描こうとしたものではない。図面は、本発明の単なる典型的な態様を描こうとしたものであり、従って、本発明の範囲を限定するものとみなされるべきではない。
【発明を実施するための最良の形態】
【００１３】
図１を参照すると、本発明の実施の一形態に従って形成された埋め込みゲートテーパ誘電体ｎ−チャネルＤＭＯＳデバイス１０の断面図が示されている。デバイス１０は、シリコンウェーハ中にエッチングされたトレンチストライプ１６の側壁１４に沿って形成された金属誘電体電界プレート構造体１２からの空乏化により電圧をサポートする縦型高電圧デバイスである。対応するＩＧＢＴデバイスは、図１に示されるｎ型基板の代わりにｐ型基板を使用し且つｐ型基板上に亘ってｎ型エピタキシャル層を設けることによって、形成することができる。
【００１４】
トレンチストライプ１６は、標準的なトレンチエッチング技術を使用してシリコンウェーハ中に形成される。シリコンウェーハの表面は、ゲート／ソース平坦表面１８にある。トレンチストライプ１６内には、シリコンメサ２０が形成されている。シリコンメサ２０は、シリコン基板又はｎ型エピタキシャル層であってもよく、一定のドーピング分布（ｄｏｐｉｎｇ  ｐｒｏｆｉｌｅ）を有するとともに、デバイス１０のドリフト領域を形成している。シリコンメサ上には、ソース（ＳＮ）と、ｐ反転（ＰＩ）層と、酸化ゲート２４により包囲された埋め込みポリシリコンゲート領域（Ｇ）を備える埋め込みゲート構造体２２とが形成されている。基板３２には、既知の方法でドレイン電極Ｄが設けられてもよい。埋め込みゲート構造体２２、ソース（ＳＮ）、ｐ反転（ＰＩ）層は、良く知られた技術を使用して形成されているため、さらに詳細には説明しない。金属誘電体電界プレート構造体１２は、トレンチストライプ１６／シリコンメサ２０に隣接してトレンチ２６内に形成されている。
【００１５】
各金属誘電体電界プレート構造体１２は、誘電体２８と金属電界プレート３０とを備えている。誘電体２８は、例えば、二酸化シリコン又は任意のｌｏｗ−ｋ誘電体を含んでいてもよい。図１に示されるように、金属電界プレート３０とシリコンメサ２０との間の誘電体２８の厚さは、トレンチ２６の深さに亘って基板３２に向かうに従って線形的に増加する。最適なスイッチング特性のため、金属電界プレート３０は、接点３４によりデバイス１０のソース（ＳＮ）に対して短絡されている。
【００１６】
誘電体２８層の厚さの位置に伴う変化は、以下によって与えられる。
ｔｏｘ（Ｘ）＝（（Ｅｘε０εｏｘ）／（ｑＮｄｔｓｏｉ））ｘ＋ｃ        式１
ここで、Ｅｘは縦方向電界、ε０は自由空間の誘電率、εｏｘは誘電体２８の誘電率、ｑは電子電荷の大きさ（１．６×１０−１９ｃｏｕｌ）、Ｎｄはドリフト領域（シリコンメサ２０）内のドーピング濃度、ｔｓｏｉはドリフト領域（シリコンメサ２０）の厚さ、ｃは酸化ゲート電界プレート遷移を扱う定数である。
【００１７】
金属誘電体電界プレート構造体１２は、例えば、トレンチ２６内に誘電体２８の層を形成し、誘電体２８の厚さがトレンチ２６の深さに亘って線形的に増加するように誘電体２８を成形するとともに、成形された誘電体２８上に金属電界プレート３０を堆積させることにより形成されてもよい。これらの各ステップは、任意の現在知られている又はその後に開発されるプロセスを使用して行うことができる。金属電界プレート３０の上側のトレンチ２６内の領域は、その後、誘電体（図１及び図３）又は金属／導体（図２）により充填して平坦化することができる。
【００１８】
表面減少電界（ｒｅｓｕｒｆ）デバイス１０は、トレンチエッチング技術によりシリコンウェーハ表面の面内において長いストライプをパターニングすることによって縦型３次元形態で製造することができる。図２は、そのようなレイアウト４０の金属／導体平坦化プロセスフローの場合における見え方の概略断面を示しており、一方、図３は、誘電体平坦化プロセスフローにおけるレイアウト５０を示している。これらのプロセスの唯一の違いは、隣接するユニットセルデバイスの金属電界プレート３０が金属／導体であるか又は誘電体であるかという点である。
【００１９】
図２に示されるレイアウト４０において、誘電体２８は、その厚さがトレンチ２６の深さに亘って線形的に変化するように成形されている。金属電界プレート３０は、成形された誘電体２８上に形成されるとともに、対応するソース（ＳＮ）に対して短絡される。金属誘電体電界プレート構造体１２の上側と金属誘電体電界プレート構造体１２間とに位置するトレンチ２６の領域は、金属／導体４２が形成されて平坦化される金属／導体平坦化プロセスフローを使用して充填される。各シリコンメサ２０内には一つの埋め込みゲート構造体２２だけが形成されて示されているが、ゲート伝導性を高めるために、シリコンメサ２０の断面内に複数の埋め込みゲート構造体を製造することもできる。図３に示されるレイアウト５０では、金属／導体４２からなる層が誘電体５２に置き換えられている。両方の場合において、トレンチストライプ１６の幾何学的構造（形状）は、表面から見て、式１が有効となるようなストライプでなければならない。これにより、ストライプ形状に関して線形的な誘電体厚さ変化のみが得られる。
【００２０】
これらのデバイス構造体の性能は、２次元及び３次元デバイスシミュレーションから決定されている。この場合、デバイスのデザインは、デバイス構造体内でのイオン化積分のための解析モデルによって決定される。表１は、誘電体が二酸化シリコンである誘電体ｒｅｓｕｒｆデバイスに関して、また、５０μｍという所定のドリフト領域長さ（トレンチ深さ）ｌｄに関して、シリコンメサ２０の幅に応じた比オン抵抗を含んでいる。積Ｎｄ×ｔｓｏｉは、最大積分値が０．７５となるように横方向イオン化積分の解に基づいて選択された。これは、ＢＶｄｓ（ＢＶにおいてＩｘ＋Ｉｙ＝１（Ｉｘ＋Ｉｙ＝１  ａｔ  ＢＶ））の前に、水平面を寄与率０．２５に残す。表１から分かるように、７５０Ｖデバイスに関しては、０．４乃至１ｏｈｍ  ｍｍ２の範囲の比オン抵抗性能指数（ｆｉｇｕｒｅ−ｏｆ−ｍｅｒｉｔ）（Ｒｓｐ−ｏｎ）が予測される。これらの値は、任意のディスクリートシリコン技術におけるこの絶縁破壊電圧範囲において最も低い既知数である。図６を参照すると、理想的な横型ＳＯＣＯＳデバイスにおけるＲｓｐ−ＢＶｄｓのプロットが示されている。７００Ｖでは、８０Ｖ／ｕｍの最大横方向電界及び１５Ｖ／ｕｍの縦方向電界を伴うデバイスにおける理想的なＲｓｐは２．０ｏｈｍ  ｍｍ２である。
【表１】
2008503099.tif 000003
【００２１】
図４に示される寸法が与えられると、デバイス１０のオン抵抗は、以下のように与えられる。
Ｒｏｎ＝（Ｉｄ／ｗ）×（１／（ｑμＮｄｔｓｏｉ））        式２
【００２２】
また、比オン抵抗Ｒｓｐ−ｏｎは、以下のように与えられる。
Ｒｓｐ−ｏｎ＝Ｒｏｎ×Ｃｐ×ｗ                            式３
ここで、ｑは電子電荷の大きさ（１．６×１０−１９ｃｏｕｌ）、μは電子移動度、Ｎｄはドリフト領域（シリコンメサ２０）内のドーピング濃度である。ドーピング及び移動度が一定である場合、式３は以下のように書き換えることができる。
Ｒｓｐ−ｏｎ＝シート抵抗（SheetResistance）×Ｉｄ×Ｃｐ 
＝（Ｉｄ×Ｃｐ）／（ｑμＮｄｔｓｏｉ）          式４
【００２３】
図５に示される寸法が与えられると、理想的なＳＯＣＯＳデバイスの抵抗−幅の積は、以下のように与えられる。
【数１】
2008503099.tif 000004
【００２４】
これは以下と等しい。
【数２】
2008503099.tif 000005
【００２５】
比オン抵抗Ｒｓｐ−ｏｎ−ｓｏｃは、以下によって与えられる。
Ｒｓｐ−ｏｎ−ｓｏｃ＝Ｒｏｎ−ｓｏｃ×Ａｒｅａ（面積）          式７
又は
【数３】
2008503099.tif 000006
【００２６】
これは以下と等しい。
【数４】
2008503099.tif 000007
【００２７】
尚、シート抵抗の積分をデバイスのドリフト領域を横切って行わなければならないため、理想的な横型ＳＯＣＯＳにおけるオン抵抗Ｒｏｎ−ｓｏｃの計算には違いがあることに留意すべきである。これは、ＳＯＣＯＳ構造体が一定でないドーピング分布を有しており、ドーピングが位置によって線形的に決まるという事実に起因している。移動度は、ドーピングの関数であるため、一定ではない。本発明に係るテーパデバイス１０においては、移動度及びドーパントの両方が一定であり、そのため、シート抵抗を積分無しで表すことができる。尚、上記式は、イオン化積分及び最大電界の設計値によって決まるため、単なる例示であり、又は、目の子算（ｒｕｌｅ−ｏｆ−ｔｈｕｍｂ）型計算である。
【００２８】
横型の理想的なＳＯＣＯＳに対する、本発明に係る縦型のテーパ誘電体デバイス１０における比オン抵抗の適切な比率を得るためには、ＳＯＣＯＳにおけるシート抵抗（ＳｈｅｅｔＲｅｓｉｓｔａｎｃｅ）に関する積分を計算しなければならない。材料パラメータは、最大横方向電界が両方のデバイスにおいて同じとなり且つ最大縦方向電界においても同様となるように選択されている。そのようにすることにより、Ｒｏｎ−ｓｏｃ×ｗ＝６．２３９となり、また、Ｒｏｎ×ｗ＝４．５０６となる。このことは、横型ＳＯＣＯＳの比オン抵抗Ｒｓｐ−ｏｎ−ｓｏｃに対する縦型テーパデバイス１０の比オン抵抗Ｒｓｐ−ｏｎの比率が以下のようになることを意味している。
Ｒｓｐ−ｏｎ／Ｒｓｐ−ｏｎ−ｓｏｃ＝３ｃｐ／４ｌｄ              式１０
【００２９】
表１は、本発明に係るｎチャネルＤＭＯＳデバイス１０の縦型実施が本質的に理想的なＳＯＣＯＳデバイス構造体（米国特許第６，３１０，３７８号（特許文献３））よりも５分の１低い比オン抵抗を有していることを示している。理想的な横型テーパデバイスにおけるＲｓｐを比較するため、ｔｓｏｉは、０．４９乃至０．６３ｏｈｍ  ｍｍ２のＲｓｐを与える、埋め込みゲート・ソース形成（例えば、表１の１乃至２μｍの範囲において）の余地をシリコンメサ２０中に残すテーパに関して選択された。前述した簡単な式から、約０．３７ｏｈｍ  ｍｍ２のＲｓｐが予期され、これは表１と妥当な一致を見る。また、メサ２０の幅（ｔｓｏｉ）が縮小されることは明らかであり、簡単な式（及びシミュレーション）は、テーパデバイスにおいて５分の１のＲｓｐの減少を予期できることを示している。従って、上記シミュレーションに基づき、テーパセル１０のシミュレーションにより、７００Ｖにおいては、解析計算との妥当な一致をもって、理想的な横型ＳＯＣＯＳに関し最大で５分の１のＲｓｐの減少が得られると言うことができる。
【００３０】
図１乃至図３のｎ型基板３２は、ｐ型基板と置き換えることができる。ｎ型エピタキシャル層のその後の成長はＩＧＢＴを製造するために使用できる。表２は、６３０乃至７３０Ｖの絶縁破壊電圧におけるテーパ誘電体ｒｅｓｕｒｆＤＭＯＳ及びＩＧＢＴのシミュレーション性能を示している。
【表２】
2008503099.tif 000008
【００３１】
５μｍ幅のシリコンメサにおいて、ＩＧＢＴは、飽和電流（Ｉｓａｔ）の３分の１の増加に伴って、Ｒｓｐ−ｏｎが３分の１減少している。尚、５μｍシリコンメサにおける体積濃度は１×１０１６から６×１０１５ｃｍ−３へと減少した（表１参照）。寄生サイリスタラッチは室温では明らかではない。すなわち、ラッチ動作の前に飽和が生じる。
【００３２】
ＩＧＢＴとＤＭＯＳとの比較結果から分かるように、微細な形状（細いシリコンメサ幅）においては、ＤＭＯＳが優れた性能を有しており、一方、厚いシリコンメサ幅では、ＩＧＢＴが良好な性能を示す。ストライプ形状におけるＲｓｐ−ｏｎ−シリコンメサ幅のプロットによれば、３乃至５μｍ程度のメサ幅が望ましく、電荷レベルは制御可能であり、また、安定性を高めるために最大横方向電界を低いレベル（＜５０Ｖ／μｍ）に維持することができる。３乃至５μｍのメサ幅も、埋め込みゲート及びソース接続接点を形成するために十分なシリコン表面を残す。
【００３３】
ＤＭＯＳ又はＩＧＢＴのための好ましい構成は、最大厚が５．５乃至６．５μｍの線形的に傾斜する二酸化シリコン側壁誘電体層及び３．５乃至１．０×１０１６ｃｍ−３のシリコンドリフト領域における一定のドーピングを伴う３乃至５μｍ幅シリコンメサ（ストライプ）のストライプ形状であり、これらの総ては０．７５に等しい臨界前の横方向イオン化積分値に基づいている。
【００３４】
尚、ＩＧＢＴの飽和電流は、同じ形状（幾何学的構造）のＤＭＯＳよりも４分の１高いことに留意すべきである。これは、アクティブスイッチでの順方向電圧降下が８Ｖ程度である場合、スイッチモード電力供給動作において重要である。この用途において、Ｉｓａｔ性能指数はＲｓｐ−ｏｎよりもコスト分析にとって、より重要である。
【００３５】
本発明の様々な態様の以上の説明は例示目的及び説明目的でなされてきた。それは、包括的となるべく意図されたものではなく、又は、本発明を開示された正にその形態に限定しようとするものではなく、多くの変形や変更が可能であることは明らかである。当業者にとって明らかなそのような変更や変形は、添付の請求項によって規定される本発明の範囲内に含まれるものである。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の一形態に従って形成された埋め込みゲートチャネルＤＭＯＳデバイスの断面図である。
【図２】本発明の実施の一形態に係る図１のデバイスの３次元断面図である。
【図３】本発明の他の実施の形態に係る図１のデバイスの３次元断面図である。
【図４】本発明に係るデバイスの比オン抵抗を計算するために使用される寸法を示している。
【図５】本発明に係るデバイスの比オン抵抗を計算するために使用される寸法を示している。
【図６】理想的な横型ＳＯＣＯＳデバイスにおけるＲｓｐ−ＢＶｄｓプロットを示している。
【図１】
2008503099.tif 000009
【図２】
2008503099.tif 000010
【図３】
2008503099.tif 000011
【図４】
2008503099.tif 000012
【図５】
2008503099.tif 000013
【図６】
2008503099.tif 000014
【国際調査報告】
2008503099.tif 000015
2008503099.tif 000016
2008503099.tif 000017