(57)【要約】【課題】  寄生容量が減少した本体コンタクト型ＦＥＴを提供するための、改善された構造体及び製造方法を提供すること。【解決手段】  第１又は１次の電界効果トランジスタ（「ＦＥＴ」）（６２０）が、該第１のＦＥＴ（６２０）と電気的に並列に配置された１つ又は複数の第２のＦＥＴ（６３２）によって、本体コンタクト部分から分離される。このように、第１のＦＥＴ（６２０）の本体は、第２のＦＥＴ（６３２）が占める領域内に延びることができ、第１のＦＥＴ（６２０）の本体に接触することが可能になる。一実施形態において、第１のＦＥＴ（６２０）のゲート導体及び第２のＦＥＴ（６３２）のゲート導体は、ユニタリ（一体的或いは分断されない）導電パターンの一体部分である。ユニタリ導電パターンは、小さく作られることが望ましく、本体コンタクト型ＦＥＴを含む集積回路上のゲート導体についての所定の最小線幅と同じ小ささに作ることができる。このように、領域及び寄生容量が小さく保持される。【選択図】      図６
2008537339.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイス構造体であって、
基板のユニタリ単結晶半導体領域（６００）と、
前記ユニタリ単結晶半導体領域（６００）内に配置された第１のソース領域（６２４）及び第１のドレイン領域（６２６）を有する第１の電界効果トランジスタ（「ＦＥＴ」）（６２０）であって、前記第１のソース領域（６２４）及び前記第１のドレイン領域（６２６）は第１のソース・ドレイン導電経路（６２２）を定める、第１の電界効果トランジスタ（「ＦＥＴ」）（６２０）と、
前記第１のＦＥＴ（６２０）の前記第１のソース・ドレイン導電経路（６２２）と電気的に並列接続されている第２のソース・ドレイン導電経路（６３３）と、第２のソース領域（６５２）及び第２のドレイン領域のうちの少なくとも１つを含む第２の拡散領域とを有する少なくとも１つの第２の電界効果トランジスタ（「ＦＥＴ」）（６３２）であって、前記第２のソース・ドレイン導電経路（６３３）は、前記第２の拡散領域と、前記第１のソース領域（６２４）及び前記第１のドレイン領域（６２６）のうちの少なくとも１つとの間に延びている、少なくとも１つの第２の電界効果トランジスタ（「ＦＥＴ」）（６３２）と、
前記第２の拡散領域との接合部を有する前記ユニタリ単結晶半導体領域（６００）の本体コンタクト部分と
を備える、半導体デバイス構造体。
【請求項２】
前記本体コンタクト部分は、前記第１のＦＥＴ（６２０）のチャネル領域及び前記第２のＦＥＴ（６３２）のチャネル領域に導電接続される、請求項１に記載の半導体デバイス構造体。
【請求項３】
前記基板は、半導体オン・インシュレータ（「ＳＯＩ」）基板であり、前記ＳＯＩ基板は、前記ユニタリ単結晶半導体領域（６００）の下にある埋込み酸化物（「ＢＯＸ」）層を含み、かつ、前記ＢＯＸ層の下にあるバルク領域をさらに含む、請求項２に記載の半導体デバイス構造体。
【請求項４】
前記第１のチャネル領域の上にある第１のゲート導体部分と、前記第２のチャネル領域の上にある第２のゲート導体部分とを有するユニタリ導電パターンをさらに含み、前記第１のゲート導体部分は、前記第１のＦＥＴ（６２０）の第１のゲート導体を定め、前記第２のゲート導体部分は、前記第２のＦＥＴ（６３２）の第２のゲート導体を定める、請求項２に記載の半導体デバイス構造体。
【請求項５】
前記第１のゲート導体部分は、前記ユニタリ単結晶半導体領域（６００）の長手方向に配向され、前記第２のゲート導体部分は、前記ユニタリ単結晶半導体領域（６００）の実質的に横方向に配向される、請求項４に記載の半導体デバイス構造体。
【請求項６】
前記第２のゲート導体部分は、前記ユニタリ単結晶半導体領域（６００）の幅にわたって完全に延びており、前記ユニタリ導電パターンは、前記第１のゲート導体部分とは反対側の前記第２のゲート導体部分の縁部から延びているテール導体部分をさらに含む、請求項５に記載の半導体デバイス構造体。
【請求項７】
前記テール導体部分は長手方向に配向されている、請求項６に記載の半導体デバイス構造体。
【請求項８】
請求項４に記載される前記半導体デバイス構造体を含む集積回路であって、前記ユニタリ導電パターンは、前記集積回路のゲート導体についての所定の最小線幅より実質的に大きくない線幅を有する、集積回路。
【請求項９】
前記ユニタリ単結晶半導体領域（６００）は、前記ユニタリ単結晶半導体領域（６００）の長手方向に最大長を境界付ける下縁部及び上縁部と、前記ユニタリ単結晶半導体領域（６００）の横方向に幅を境界付ける左縁部及び右縁部とを有し、前記第１のゲート導体部分は、前記下縁部から前記上縁部まで長手方向に延び、前記第２のゲート導体部分は、前記左縁部及び前記右縁部の一方だけから前記第１のゲート導体部分まで延びる、請求項４に記載の半導体デバイス構造体。
【請求項１０】
前記第１のソース領域（６２４）及び前記第１のドレイン領域（６２６）のうちの少なくとも一方が、前記ユニタリ単結晶半導体領域（６００）の前記上縁部から前記下縁部まで延び、前記本体コンタクト部分は、前記第１のソース領域（６２４）及び前記第１のドレイン領域（６２６）のうちの少なくとも一方との接合部を形成する、請求項９に記載の半導体デバイス構造体。
【請求項１１】
前記ユニタリ単結晶半導体領域（６００）は、前記第１のソース領域（６２４）及び前記第１のドレイン領域（６２６）のうちの少なくとも一方が、前記上縁部及び前記下縁部のうちの一方から、前記上縁部と前記下縁部との間の中間縁部だけまでに延び、前記第２のゲート導体部分は、前記左縁部及び前記右縁部のうちの一方と前記第１のゲート導体部分との間だけに延びるように切り欠いている、請求項１０に記載の半導体デバイス構造体。
【請求項１２】
前記中間縁部は、トレンチ分離領域によって境界付けられている、請求項１１に記載の半導体デバイス構造体。
【請求項１３】
請求項１２に記載の前記半導体デバイス構造体を含む集積回路であって、前記第１のゲート導体部分は、前記集積回路の最小ゲート導体線幅より実質的に大きい幅を有する、集積回路。
【請求項１４】
前記第１のゲート導体部分は、実質的に直角に前記第２のゲート導体部分と交わる、請求項５に記載の半導体デバイス構造体。
【請求項１５】
前記本体コンタクト部分及び前記第２の拡散領域の両方に導電接触する導電性ビアをさらに備える、請求項１に記載の半導体デバイス構造体。
【請求項１６】
前記第２のゲート導体部分は、前記第２のＦＥＴ（６３２）の前記第２の拡散領域から前記第１のＦＥＴ（６２０）を分離するために、前記ユニタリ単結晶半導体領域（６００）の幅にわたって完全に延び、前記ユニタリ導電パターンは、前記第２のゲート導体部分の縁部から、前記ユニタリ単結晶半導体領域（６００）の上縁部及び下縁部のうちの一方に向けて延びているテール部分を含む、請求項１に記載の半導体デバイス構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス構造体及び加工処理方法に関し、より特定的には、本体コンタクトを有する電界効果トランジスタ構造体（「field effect transistor structure、ＦＥＴ」）に関する。
【背景技術】
【０００２】
速度は、集積回路の動作性能の重要な側面である。近年では、シリコン・オン・インシュレータ（silicon-on-insulator、ＳＯＩ）技術を含む、向上した製造技術が導入された。ＳＯＩ技術は、トランジスタの容量の低減を助け、より大きいスイッチング速度を可能にするため、益々重要になりつつある。ＦＥＴは、一般に、ＦＥＴのソース領域からチャネル領域を通ってドレイン領域内に延びる、電圧で制御されるソース・ドレイン導電経路を有する。ＦＥＴを考慮することができる別の方法は、１つのソース領域と１つのドレイン領域との間を区別する代わりに、各々のＦＥＴが、チャネル領域の両端に１つずつ配置された２つのソース／ドレイン領域を有するというものである。ＦＥＴがバルク基板内に形成されたとき、ソース／ドレイン領域とトランジスタを囲むウェル領域との間、及び、ウェル領域とトランジスタの本体（トランジスタ・チャネルを含むゲートの真下にあるトランジスタの部分）との間の接合部が、かなりの容量をもたらす。ＳＯＩ基板において、電界効果トランジスタ（「ＦＥＴ」）のような活性デバイスは、埋込み酸化物（buriedoxide、ＢＯＸ）層のような絶縁材料の埋込み層の上にある比較的薄い単結晶半導体層内に形成される。高濃度にドープされたソース／ドレイン領域は、埋込み酸化物の存在によって基板から絶縁されるので、ＳＯＩ基板を含む設計において、ソース／ドレイン領域と周囲のウェル領域との間の接合部に付随した容量の大部分が除去される。さらに、ＳＯＩ設計においてトランジスタ本体の下にＢＯＸ層が存在し、ゲート誘電体が上部に存在し、ソース・ドレイン領域が両側に存在するので、結果として、ＳＯＩ  ＦＥＴの本体は、電気的に絶縁される。
【０００３】
本体は、トランジスタを動作させる種々の条件によって変わる電位で浮遊するため、導電チャネルがＳＯＩ基板内に形成されたトランジスタの電気的に絶縁された本体は、「浮遊体」として知られており、このような電位は、通常事前には知られていない。その結果、トランジスタのしきい値電圧ＶＴは、同じく通常事前には知られていない程度まで変動することがある。しきい値電圧ＶＴは、ＦＥＴが「オフ」状態から「オン」状態に移行する電圧である。ＦＥＴは、ｎチャネル型ＦＥＴ（ＮＦＥＴ）又はｐチャネル型ＦＥＴ（ＰＦＥＴ）のいずれかとして製造される。ＦＥＴの一例としてＮＦＥＴを用いると、しきい値電圧ＶＴが下がり、スイッチング・サイクルの初期に、ＮＦＥＴを低すぎる電圧でオンにする可能性がある。このことにより、立ち上がり信号変化のために、早期の又は誤った検出信号が生じることがある。反対に、降下する信号変化のために、検出が予想よりも遅くなることがある。さらに、しきい値下の漏れ電流をかなり低く保持するために、より低い値の低電圧が必要とされる。代替的に、電荷蓄積の結果として、しきい値電圧ＶＴが増大し、ＮＦＥＴが、立ち上がり信号変化のために遅くオンになり、降下する信号変化の場合には早くオンになることもある。
【０００４】
インバータ又は論理ゲートのようなデジタル・スイッチング要素においてＦＥＴが用いられるとき、通常、しきい値電圧のこうした変化は許容可能なものであるが、信号、特に小さいスイング信号を増幅するために用いられるＦＥＴは、安定したしきい値電圧をもつ必要がある。
【０００５】
１つの解決法は、導電チャネルがＳＯＩ基板内に配置された電界効果トランジスタのために本体コンタクトを提供することである。本体コンタクトは、特に、トランジスタ本体との間の電荷キャリアの流れに対して低抵抗の経路を提供するために、トランジスタ本体に作られた導電性コンタクトである。
【０００６】
図１は、基板のＳＯＩ領域内に形成された導電チャネル（図示せず）と、本体コンタクトを有する、従来技術のＦＥＴ１００を示す平面図である。ＦＥＴが形成される特定のＳＯＩ領域は、ここでは活性領域１１０とも呼ばれ、１つ又は複数の分離領域１２２によって境界付けられる。図１に示されるように、ＦＥＴ１００は、活性領域１１０の長さ１１５の方向に延びるゲート導体部分１０２を有する導体パターン１０４を含む。ゲート導体部分１０２は、活性領域１１０の幅１２０を３つの部分、すなわち、活性領域の左縁部１０６とゲート導体部分１０２との間に配置されたソース領域１１３、ゲート導体部分１０２の下にあるＦＥＴのチャネル領域（図示せず）、及びゲート導体部分１０２と活性領域１１０の右縁部１０８との間に配置されたドレイン領域１１４に分割する。
【０００７】
図２は、図１の線２−２を通るＳＯＩ  ＦＥＴの断面図である。図２に示されるように、ＦＥＴ１００の本体１６０が、ＳＯＩ基板９０のシリコン・オン・インシュレータ層のような半導体オン・インシュレータ（「ＳＯＩ」）領域の活性領域１１０内に配置される。活性領域１１０は、該活性領域１１０の左縁部１０６及び右縁部１０８、並びに、該活性領域の上縁部１２４及び下縁部１２６（図１）に配置された１つ又は複数の分離領域１２２によって境界付けられる。ＳＯＩ領域は、ＳＯＩ領域をＳＯＩ基板９０のバルク領域１０７から絶縁する埋込み酸化物（「buried oxide、ＢＯＸ」）層１０３の上にある。ＦＥＴ１００の本体１６０は、ゲート導体部分１０２の下に配置される。チャネル領域１２０は、ＦＥＴ１００のゲート誘電体１１５に近接する本体１６０の部分を占める。ソース領域１１３及びドレイン領域１１４は、本体１６０に隣接した活性領域１１０の部分を占める。ゲート導体１０２にかかる電圧によって伝導するようにＦＥＴ１００に適切にバイアスをかけるとき、電流は、ＦＥＴ１００のソース領域１１３とドレイン領域１１４の間のチャネル領域１２０にわたって流れる。
【０００８】
図３に示すように、導電性の本体コンタクト・ビア１７０が、ＦＥＴの本体１６０に隣接したＦＥＴの活性領域１１０の一部分に導電接触する。特定の例において、ＦＥＴは、本体がｐ型ドーピングを有するＮＦＥＴである。ｎ型導電性を有するチャネル領域１２０（図１）内に反転層を生成するため、十分な濃度の電子が蓄積されたとき、ＮＦＥＴがオンになる。こうしたＮＦＥＴにおいて、本体コンタクトは、ＮＦＥＴのｐ型にドープされた本体１６０に導電経路を提供するように、ｐ＋ドーピングを有する。これは、ＮＦＥＴ１００のソース領域１１３及びドレイン領域１１４（図１−図２）のために用いられるｎ＋型ドーピングとは異なる。
【０００９】
電流源を含む回路、電流ミラー回路において又はデータ信号の増幅が必要な際にセンス増幅器と共に用いられるとき、本体コンタクトの使用は特に有利である。さらに、本体コンタクトの設計は、浮遊帯電体効果を最小にするように、部分的に空乏状態のＳＯＩ  ＦＥＴデバイスにおいて用いられる。
【００１０】
しかしながら、本体コンタクトを有する電界効果トランジスタを提供する前述の利点にもかかわらず、本体コンタクトは、ＦＥＴが占める基板領域の量と、ＦＥＴのゲート導体とゲートの下にあるＳＯＩ層との間の容量と、を増大させる傾向があるので、トランジスタ設計においては、本体コンタクトの含有は控えめにされる。これらの各々は、回路におけるＦＥＴの性能を劣化させる傾向もある。
【００１１】
導体パターン１０４が、ゲート導体部分１０２と、これに接続される大きい本体コンタクト導体部分１７０とを含む、図１のトップダウン描写において、表面積の増加が最適に表示される。活性領域と容量接触状態にある大きい本体コンタクト導体部分１７０は、大きい寄生容量を付与する。さらに、大きい導体部分１７０の下にある領域が、ＦＥＴのソース領域とドレイン領域との間の領域にないため、この領域は、ゲート導体部分１０２の下の領域のように、ＦＥＴのオン電流を駆動するために用いられない。静電容量の増大は、ＦＥＴのスイッチング速度に影響を与える。ＦＥＴへの配線の長さを長くすることで、大きい本体コンタクト導体部分の領域の増大は、ＦＥＴのスイッチング速度にさらなる影響を与える。増大した静電容量の影響に対抗するために、駆動電流を増大させて、元のスイッチング速度を維持する必要がある。達成が困難なだけではなく、このことは、電力損失の望ましくない増大をもたらす。
【００１２】
図４は、ゲート導体パターンの本体コンタクト導体部分２７０が、ＦＥＴ１００（図１）の本体コンタクト導体部分１７０と比べて、減少した面積を有する、異なる従来技術の本体コンタクト型ＦＥＴ２００を示す平面図である。このＦＥＴ２００は、活性領域２１０の長さ２１５の方向に延びる２つのゲート導体フィンガ２０２を有し、これらのフィンガ２０２によって共通のドレイン領域２１４から分離された２つのソース領域２１３を含む。２つのフィンガ２０２は、互いに並列配置され、活性領域２１０の幅２４０を３つの部分、すなわちフィンガ２０２と活性領域２１０の外縁部との間に提供される２つのソース領域２１３、及び２つのフィンガ２０２間に提供されるドレイン２１４に分割する。ＦＥＴ１００（図１）の幅１２０と同じ幅を有する活性領域を占有する１フィンガ設計のＦＥＴ１００に優る増大した電流駆動をもたらすので、２フィンガ設計のＦＥＴ２００は有利である。
【００１３】
従来技術のＦＥＴ２００において、本体コンタクト導体部分２７０は、ＦＥＴ１００（図１）においてなされたように、本体コンタクト２７２から活性領域２１０のソース領域２１３を分離するものではない。その結果、ソース領域２１３は、本体コンタクト２７２から電気的に絶縁されない。例えば、接地においてなど、ソース領域及び本体コンタクトに加えられる電圧を同じに保持する必要があるので、このことは、ＦＥＴ２００を据えることができる用途を制限する。
【００１４】
図５は、従来技術による別の本体コンタクト型ＦＥＴ３００を示す。この本体コンタクト型ＦＥＴ３００において、活性領域の本体コンタクト部分３７２がｐ＋ドーピングに注入される。この本体コンタクト型ＦＥＴ３００は、導体パターンの本体コンタクト導体部分３７０の下にある半導体領域の量が図１に示されるものより少ないので、図１に示されるＦＥＴ１００に対して寄生容量がより低い設計を有している。しかしながら、活性の本体コンタクト型ＦＥＴ３００の提供に用いられる半導体領域３９０の量に対して本体コンタクトを提供するために大量の半導体領域３８０を必要とするので、図５に示される設計は殆ど用いられていない。
【００１５】
前述のように、図１、図４、又は図５に示される設計が用いられるかどうかという本体コンタクトの使用に関連する１つの問題は、大きい寄生容量である。大きい寄生容量は、本体コンタクト導体部分１７０（図１）、２７０（図４）又は３７０（図５）と、ゲート誘電体層１１５（図３）の一部にわたる基板の単結晶ＳＯＩ領域との間の近接性のために生じるものである。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
したがって、寄生容量が減少した本体コンタクト型ＦＥＴを提供するための、改善された構造体及び製造方法を提供することが望ましい。
【課題を解決するための手段】
【００１７】
本明細書に提供される本発明の実施形態は、第１のＦＥＴと電気的に並列配置された１つ又は複数の第２のＦＥＴによって、第１又は１次の電界効果トランジスタ（「ＦＥＴ」）をこれへの本体コンタクトから分離することによって、前述の問題に対処するものである。このように、第１のＦＥＴの本体に接触させることを可能にするように、第１のＦＥＴの本体を第２のＦＥＴが占有する領域内に延長することができる。第１のＦＥＴのゲート導体及び第２のＦＥＴのゲート導体は、ユニタリ（一体的な或いは分断されていない）導電パターンの一体部分であることが好ましい。ユニタリ導電パターンは、小さく作製されることが望ましく、本体コンタクト型ＦＥＴを含む集積回路上のゲート導体についての所定の最小線幅として作製することができることが好ましい。このように、領域及び寄生容量が小さく維持される。
【００１８】
したがって、本発明の一態様によると、基板のユニタリ（一体的な或いは分断されていない）単結晶半導体領域を含む半導体デバイス構造体が提供される。第１のソース領域及び第１のドレイン領域を有する第１の電界効果トランジスタ（「ＦＥＴ」）が、ユニタリ単結晶半導体領域内に配置される。第１のソース領域及び第１のドレイン領域は、第１のソース・ドレイン導電経路を定める。第２のソース・ドレイン導電経路を有する少なくとも１つの第２の電界効果トランジスタ（「ＦＥＴ」）が、第１のＦＥＴの第１のソース・ドレイン導電経路と電気的に並列に提供される。第２のＦＥＴは、第２のソース領域及び第２のドレイン領域の少なくとも１つを含む第２の拡散領域を有する。第２のソース・ドレイン導電経路は、第２の拡散領域と、第１のソース領域及び第１のドレイン領域のうちの１つとの間に延びる。ユニタリ単結晶半導体領域の本体コンタクト部分は、これが第２の拡散領域との接合部を有するように配置される。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態によると、本体コンタクト型ＦＥＴの前述の問題に対処する半導体デバイス構造体及び製造方法が提供される。図６を参照すると、ここに説明される半導体デバイス構造体では、第１の電界効果トランジスタ（ＦＥＴ）６２０が、基板のユニタリ単結晶半導体領域６００内に配置される。本体コンタクト部分６４０は、第１のＦＥＴ６２０のソース領域６２４に、又は実際に第１のＦＥＴ６２０のドレイン領域６２６に電気的に接続されていない、ユニタリ単結晶半導体領域６００の拡散領域６５０への接合部６４２を有する。代わりに、拡散領域６５０は、第２のＦＥＴ６３２のソース領域及びドレイン領域の少なくとも１つ、並びに、第１のＦＥＴ６２０のソース領域及びドレイン領域の少なくとも１つへのソース・ドレイン導電経路を有する別の第２のＦＥＴ６３４としても機能する。このように、第２のＦＥＴのソース・ドレイン導電経路は、第１のＦＥＴのソース・ドレイン導電経路と電気的に並列に接続される。
【００２０】
図６に示される本発明の実施形態において、ユニタリ単結晶半導体領域６００は、本質的にシリコンで構成されるか、又は本質的に、例えばシリコン・ゲルマニウムなどのシリコンの合金で構成されることが好ましい。代替的に、ユニタリ単結晶半導体領域６００は、チャネル領域に応力を加えてトランジスタの性能を向上させるために、本質的にシリコンで構成される部分と、本質的にシリコン・ゲルマニウムで構成される別の部分とを有する。ユニタリ単結晶半導体領域は、随意的に、ユニタリ単結晶半導体領域６００の下縁部６１６及び上縁部６１８、並びにユニタリ単結晶半導体領域６００の左縁部６１２及び右縁部６１４に配置された浅いトレンチ分離（「shallow trench isolation、ＳＴＩ」）６１０の１つ又は複数の領域によって境界付けられる。ユニタリ単結晶半導体領域６００は、図２を参照して示され上述されたＢＯＸ層及びバルク領域と同様に、埋込み酸化物（「buried oxide、ＢＯＸ」）層がＳＯＩ層の下にあり、基板のバルク領域がＢＯＸ層の下にある、ＳＯＩ基板のシリコン・オン・インシュレータのような半導体オン・インシュレータ（「ＳＯＩ」）層内に設けられることが好ましい。
【００２１】
第１のＦＥＴ６２０は、ユニタリ単結晶半導体領域６００内のソース領域６２４とドレイン領域６２６との間に、ソース・ドレイン導電経路６２２を有する。本体コンタクト６４０は、第１のＦＥＴ６２０のソース領域６２４に、又は実際に第１のＦＥＴ６２０のドレイン領域６２６に電気的に接続されていない、ユニタリ単結晶半導体領域６００の拡散領域６５０へと接合部６４２を有する。代わりに、拡散領域６５０の一部分は、第１のＦＥＴ６２０のソース・ドレイン導電経路６２２と平行な、第１のＦＥＴ６２０のドレイン領域６２６へのソース・ドレイン導電経路６３３を有する第２のＦＥＴ６３２のソース領域６５２として機能する。同様に、拡散領域６５０の一部分は、第１のＦＥＴ６２０と平行な、第１のＦＥＴ６２０のソース領域６２４へのソース・ドレイン導電経路６３５を有する別の第２のＦＥＴ６３４のドレイン領域６５４として機能する。
【００２２】
さらに図６に示されるように、第１のＦＥＴ６２０及び第２のＦＥＴ６３２、６３４は、１つのユニタリ（一体的な或いは分断されない）導電パターン内に導電的かつ物理的に互いに接合された、それぞれ第１のゲート導体部分６６０及び第２のゲート導体部分６６２、６６４として提供されるゲート導体を有する。第１のゲート導体部分６６０は、ユニタリ単結晶半導体領域６００の長手方向、すなわち、ユニタリ単結晶半導体領域６００の上縁部６１８と下縁部６１６との間の方向に配向される。第２のゲート導体部分６６２、６６４は、ユニタリ単結晶半導体領域６００の横方向、すなわち、ユニタリ単結晶半導体領域６００の左縁部６１２と右縁部６１４との間の幅６６５方向に配向される。ユニタリ導電パターンはまた、第２のゲート導体部分６６２、６６４の縁部から、ユニタリ導電パターンの上縁部６１８に向けて長手方向に延びるテール導体（tail conductor）６７０を含む。
【００２３】
ユニタリ導電パターンの第２のゲート導体部分６６２、６６４は、幅６６５にわたって完全に延びることが好ましい。このことは、第２のＦＥＴ６３２、６３４の部分が配置されている拡散領域６５０が、第１のＦＥＴ６２０から電気的に分離されることを保証する助けとなる。第１のゲート導体部分６６０は、第２のゲート導体部分６６２、６６４の一方の縁部から、ユニタリ単結晶半導体領域６００の１つの縁部まで、この場合は、下縁部６１６まで完全に延びている。
【００２４】
好ましい実施形態によると、ユニタリ導電パターンは、半導体デバイス構造体が一部を形成する集積回路のゲート導体についての所定の最小線幅より実質的に大きくない線幅６７０を有する。ユニタリ導電パターンの線幅６７０は、集積回路についての所定の最小線幅と等しいことが好ましい。第１のゲート導体部分６６０のみならず、第２のゲート導体部分６６２、６６４及びテール導体部分６７０の全ても、所定の最小線幅と等しい線幅を有することが好ましい。小さい線幅は、第１のＦＥＴ６２０を通る高い電流駆動を促進する。小さい線幅はまた、第１のＦＥＴ６２０のゲート導体として使用されない導電パターンの部分の下にある単結晶半導体領域の量も減少させるので、寄生容量が低く保持される。
【００２５】
さらに図６を参照すると、本体コンタクト部分６４０は、やや高濃度にドープされた領域を、対応する開口部を通してユニタリ単結晶半導体領域６００に注入することによって形成される。許容差内の十分なサイズ及び配置の本体コンタクト部分６４０を保証するために、本体コンタクト部分６４０が注入されるとき、注入された種の一部がＳＴＩ領域６１０に注入されるように、開口部は、ＳＴＩ領域６１０の一部分の上に延びることができる。しかしながら、ユニタリ単結晶半導体領域６００の注入された部分だけが、本体コンタクト部分６４０の一部になる。
【００２６】
図７は、図６に示された半導体デバイス構造体の線７−７を通る断面図である。図７に示されるように、（ユニタリ単結晶半導体領域６００の）本体コンタクト部分６４０は、拡散領域６５４との接合部に隣接する。上述のように、第２の拡散領域６５４は、第２のＦＥＴ６３４のドレイン領域として機能する。第２のＦＥＴ６３４は、第２のゲート導体部分６６４の下の拡散領域６５４と第１のＦＥＴ６２０のソース領域６２４との間を延びるソース・ドレイン導電経路を有する。本体コンタクト部分６４０、第２の拡散領域６５４及び第１のソース領域６２４が配置されるＳＯＩ層の上に、シリサイド層６７２がある。シリサイド層６７２は、露出された単結晶シリコン材料の上にシリサイド形成金属を堆積させ、次に、アニール処理を行って、単結晶半導体領域６００に自己整合されたシリサイド６７２を形成することによって形成されることが好ましい。層間誘電体（「interlevel dielectric、ＩＬＤ」）領域６７６が、全てのＦＥＴ、本体コンタクト部分及び拡散領域を含む半導体デバイス構造体を覆っている。デバイスの所望の部分と導電接触するように、必要に応じて、この誘電体層内の開口部を通して、導電性ビア６７４及び他のコンタクト（図示せず）のようなコンタクトを設けることもできる。
【００２７】
図７にも示されるように、第２のゲート導体部分６６４は、絶縁キャップ６６６及び絶縁側壁スペーサ６６７を有し、これらは協働して、隣接した導電性構造体（feature）から分離するために、第２のゲート導体部分６６４をカプセル封入する。図７に特に示されていないが、絶縁キャップ及び側壁スペーサは、分離するためユニタリ導電パターン全体をカプセル封入することが好ましい。分離するために絶縁キャップ６６６及び側壁スペーサ６６７を用いる場合、シリサイド層６７２に導電接触するように、ＩＬＤ領域６７６を通って延びる開口部内に、導電性ビア６７４を設けることができる。随意的に、図７に示される実施形態の変形において、導電性ビア６７４の縁部６７６が絶縁キャップ６６６の上に当たるように、境界のない方法で導電性ビア６７４を形成することができる。こうした境界のないコンタクトは、本発明の実施には必要とされない。代替的に、図８に関して次に説明されるもののような、別のより通常のコンタクト・スキームを代わりに用いることもできる。
【００２８】
図８は、図７に関して説明された半導体デバイス構造体の別の変形を示す。この構造体において、第２のゲート導体部分７６４を覆うように、シリサイド層７６８が提供される。拡大解釈すると、例えば導電性ビア７７４の縁部７７６のような縁部が、図６に示されるように、テール導体部分６７０の縁部６８２及び６８４から適切に離間配置されている場合、第１のゲート導体部分６６０（図６）及びテール導体部分６７０を含むユニタリ導電パターン全体を覆うように、このようなシリサイド層７６８を形成することもできる。
【００２９】
図９は、図６及び図７又は図８を参照して上述された実施形態の変形を示す。ここに示されるように、テール導体部分８４２及び第１のゲート導体部分８６０を含むユニタリ導電パターンが、その上縁部８１８と下縁部８１６との間でユニタリ単結晶半導体領域６００の全長８５８を延びる。本体コンタクト部分８４０に対する導電性ビアの配置によって、導電性ビアは、図７及び図８に説明されたものと同様に、境界のない方法又は境界のある方法で形成することができる。
【００３０】
図１０に示される更に別の実施形態においては、第１のＦＥＴのソース領域及びドレイン領域のうちの１つが、ユニタリ単結晶半導体領域６００の下縁部９１６からその上縁部９１８まで延びる。ソース領域９２６は、下縁部９１６から上縁部９１８まで延びることが好ましい。この場合、本体コンタクト部分９４０は、ソース領域９２６の一部と、ソース領域９２６から第１のゲート導体部分９６０の反対側に配置された第２の拡散領域９５４との両方との接合部を有する。
【００３１】
最後に、図１１は、図１０に示されるものと類似しているが、ユニタリ単結晶半導体領域６００が、切り欠いた外観を有する実施形態を示す。例えば、浅いトレンチ分離（「ＳＴＩ」）領域１０１０のような分離領域が、半導体領域６００を囲む基板表面の領域を占める。この構造体は、活性の第１のＦＥＴ１０２０のゲート導体１０６０が、集積回路のゲート導体についての最小線幅を有する必要がない使用に適している。ゲート導体１０６０の線幅は、最小線幅より実質的に大きい。ＳＴＩ領域１０２０の縁部が、第１のＦＥＴ１０２０の製造のために与えられるプロセス許容差内でゲート導体１０６０と重なることを保証するために、第１のＦＥＴ１０２０のゲート導体１０６０のより大きい線幅が必要とされる。本実施形態においては、第１のＦＥＴ１０２０のソース領域又はドレイン領域のどちらかは、単結晶領域の下縁部１０１６と、上縁部と下縁部との間に配置される中間縁部１０１５との間にだけ延びる。さらに、本実施形態において、第２のゲート導体部分１０６４は、例えば単結晶半導体領域６００の左縁部１０１２のような１つの縁部のみと、第１のＦＥＴ１０２０の第１のゲート導体部分１０６０との間に延び、直角１０７０又は実質的に直角に、第１のゲート導体部分と交わる。
【００３２】
本発明は、それらの特定の好ましい実施形態に従って説明されたが、当業者であれば、上記に添付される特許請求の範囲にのみ制限される本発明の真の範囲及び精神から逸脱することなく、これらに多くの変更及び拡張をなし得ることを理解するであろう。
【産業上の利用可能性】
【００３３】
本発明は、半導体デバイスの分野、より特定的には、電界効果トランジスタの分野において有利である。
【図面の簡単な説明】
【００３４】
【図１】従来技術による、本体コンタクト型ＳＯＩ  ＦＥＴを示す平面図である。
【図２】従来技術による、本体コンタクト型ＳＯＩ  ＦＥＴを示す、図１の線２−２を通る断面図である。
【図３】従来技術による、本体コンタクト型ＳＯＩ  ＦＥＴを示す、図１の線３−３を通る断面図である。
【図４】従来技術による、多数のフィンガを有する本体コンタクト型ＳＯＩ  ＦＥＴを示す平面図である。
【図５】従来技術による、さらに別の本体コンタクト型ＳＯＩ  ＦＥＴを示す平面図である。
【図６】本発明の一実施形態による、本体コンタクト型ＳＯＩ  ＦＥＴを示す平面図である。
【図７】本発明の特定の実施形態による、本体コンタクト型ＳＯＩを示す、図６の線７−７を通る対応する断面図である。
【図８】本発明のこうした実施形態の変形による、本体コンタクト型ＳＯＩを示す、図６の線７−７を通る対応する断面図である。
【図９】本発明の別の実施形態による、本体コンタクト型ＳＯＩ  ＦＥＴを示す平面図である。
【図１０】本発明のさらに別の実施形態による、本体コンタクト型ＳＯＩ  ＦＥＴを示す平面図である。
【図１１】本発明のさらに別の実施形態による、本体コンタクト型ＳＯＩ  ＦＥＴを示す平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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