(57)【要約】ゲート誘電体（１４）が窒化工程（１６）及びアニールによって処理される。この後、追加の窒化工程（２０）及びアニールを行なう。第２の窒化工程（２０）及びアニールによって、最終的に形成されるトランジスタ（６０）のゲートリーク電流密度と駆動電流との関係が改善される。
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【特許請求の範囲】
【請求項１】
誘電体層を基板上に形成する工程と、
誘電体層をプラズマ窒化してプラズマ窒化誘電体層を形成する工程と、
酸化膜層を基板とプラズマ窒化誘電体層との間の界面に、ゲート窒化誘電体をアニールして窒素の一部分を境界から遠ざかるように移動させることにより形成して、原子レベルで更に平滑な界面を形成する工程と、
誘電体層を再度プラズマ窒化して更に多くの窒素をプラズマ窒化誘電体層に付加する工程と、
ゲート窒化誘電体をアニールして、界面を更に平滑にすることにより基板とプラズマ窒化誘電体層との間の界面を処理する工程とを備える、ゲート窒化誘電体を形成するための方法。
【請求項２】
誘電体層を、二酸化シリコン、金属酸化物、金属シリケート、金属アルミネート、及び、所定金属または複数金属と酸化物、シリケート、ランタナート、またはアルミナートの内の一つの材料との組み合わせからなる群から選択される１つとして形成する工程をさらに備える、請求項１記載の方法。
【請求項３】
金属酸化物を酸化ハフニウムとして形成する、請求項１記載の方法。
【請求項４】
酸化膜層を形成する工程では更に、
酸化膜層を、ゲート窒化誘電体をほぼ５００℃〜１２００℃の範囲の温度でアニールすることにより、基板とプラズマ窒化誘電体層との間の界面に形成する、請求項１記載の方法。
【請求項５】
酸化膜層を形成する工程では更に、
ゲート窒化誘電体をアニールして酸化膜層を基板とプラズマ窒化誘電体層との間の界面に形成した後、更に別の誘電体層を室温よりも高い温度で形成する、請求項１記載の方法。
【請求項６】
酸化膜層を形成する工程では更に、
ゲート窒化誘電体を、ほぼ５００℃〜１２００℃の範囲の温度で不活性ガス雰囲気でアニールする工程と、
ゲート窒化誘電体を酸素雰囲気に曝して酸化膜層を基板とプラズマ窒化誘電体層との間の界面に形成する工程とを備える、請求項１記載の方法。
【請求項７】
誘電体層を、誘電体層を基板の上に成長させることにより形成する、請求項１記載の方法。
【請求項８】
（１）別の酸化膜層を形成する工程と、
（２）誘電体層のプラズマ窒化を繰り返すことにより更に多くの窒素をプラズマ窒化誘電体層に付加する工程と、
（３）ゲート窒化誘電体をアニールして、界面を更に平滑にすることにより基板とプラズマ窒化誘電体層との間の界面を更に処理する工程とを、１回〜１００回の間の所定回数だけ繰り返す工程をさらに備える、請求項１記載の方法。
【請求項９】
所定回数に達した後、ゲート窒化誘電体に対する最終回のアニールを省略する、請求項８記載の方法。
【請求項１０】
（１）別の酸化膜層を形成する工程と、
（２）誘電体層のプラズマ窒化を繰り返すことにより更に多くの窒素をプラズマ窒化誘電体層に付加する工程とを、１回〜１００回の間の所定回数だけ繰り返す工程をさらに備える、請求項１記載の方法。
【請求項１１】
所定回数の処理が完了すると、ゲート窒化誘電体をアニールして、界面を更に平滑にすることにより基板とプラズマ窒化誘電体層との間の界面を更に処理する、請求項１０記載の方法。
【請求項１２】
ゲート窒化誘電体を、所定回数の内の１回以上繰り返される処理の間に選択的にアニールして、基板とプラズマ窒化誘電体層との間の界面を更に処理する、請求項１０記載の方法。
【請求項１３】
ゲート窒化誘電体を形成する方法であって、
（ａ）誘電体層を基板の上に形成し、そして酸化膜層を基板と誘電体層との間の界面に形成する工程と、
（ｂ）誘電体層をプラズマ窒化してプラズマ窒化誘電体層を形成する工程と、
（ｃ）ゲート窒化誘電体を所定温度でアニールする工程と、
（ｄ）工程（ａ），（ｂ），及び（ｃ）を１回〜１００回の間の所定回数だけ繰り返す工程と、
（ｅ）ゲート窒化誘電体をアニールして更に別の酸化膜層を界面に追加する工程とを備える方法。
【請求項１４】
ゲート窒化誘電体をアニールする工程では更に、
工程（ｃ）のアニールを不活性雰囲気で行なう、請求項１３記載の方法。
【請求項１５】
ゲート窒化誘電体を半導体に形成する方法であって、
（ａ）誘電体層を基板の上に形成する工程と、
（ｂ）誘電体層を窒素雰囲気に曝して窒素を金属酸化膜誘電体層の中に形成し、そして窒化誘電体層を形成する工程と、
（ｃ）ゲート誘電体をアニールする工程と、
（ｄ）工程（ｂ）及び（ｃ）を所定回数だけ繰り返す工程と、
（ｅ）ゲート電極をゲート窒化誘電体の上に形成する工程と、
（ｆ）第１及び第２電流電極をゲート電極に隣接するように形成してトランジスタを半導体に形成する工程とを備える方法。
【請求項１６】
誘電体層を、二酸化シリコン、金属酸化物、金属シリケート、金属アルミネート、及び、所定金属または複数金属と、酸化物、シリケート、ランタナート、またはアルミナートの内の一つの材料との組み合わせからなる群から選択される１つとして形成する、請求項１５記載の方法。
【請求項１７】
工程（ｃ）では更に、
ゲート誘電体層を不活性雰囲気でアニールする工程と
更に別のゲート誘電体材料をゲート誘電体層の上に形成することにより、ゲート誘電体層と基板との間の境界層の窒素含有量を少なくする工程とを備える、請求項１５記載の方法。
【請求項１８】
所定回数の処理が完了すると、ゲート窒化誘電体をアニールして、界面を更に平滑にすることにより基板とゲート誘電体層との間の界面を更に処理する、請求項１５記載の方法。
【請求項１９】
ゲート誘電体層を、ＡＬＤ，ＭＯＣＶＤ，及びＰＶＤの内の一つの方法により堆積する酸化ハフニウムを形成することにより形成する、請求項１５記載の方法。
【請求項２０】
工程（ｃ）では更に、ゲート誘電体層を酸素雰囲気でアニールする、請求項１５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の形成方法に関し、特に窒化ゲート誘電体を有する半導体素子構造の形成方法に関する。
【背景技術】
【０００２】
半導体素子構造の微細化が続くと、ゲート誘電体も更に薄くなる。これにより図１に片対数プロットとして示す技術的困難が伴い、このプロットは、実効ゲート膜厚ＴＯＸ（ゲートからチャネルまでの電気的測定値としての実効ゲート酸化膜厚）が小さくなると、ゲート誘電体を流れるリーク電流密度Ｊｇが著しく増大することを示している。相対的に薄いゲート膜厚では、２オングストローム変化するだけで、リーク電流密度が１０倍に増加する。ゲート誘電体膜厚を小さくする主たる目的は、トランジスタの駆動電流Ｉｏｎを増加させることである。駆動電流及びゲート膜厚には通常、１０％の膜厚減少によって駆動電流が１０％増加する関係がある。従って、２オングストロームの膜厚の減少が約１０％に相当する場合、駆動電流の増加は１０％に過ぎないが、リーク電流密度の増加は１０倍にも上る。従って、ゲート誘電体膜厚が２０〜３０オングストロームの範囲になると、リーク電流を許容レベルに抑えながら、ゲート誘電体膜厚を薄くすることにより駆動電流を増加させる方法を提供することが益々難しくなっている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、ゲートリーク電流を許容レベルに抑えながら、駆動電流を増加させる方法を提供することが必要になる。
【課題を解決するための手段】
【０００４】
一の態様では、ゲート誘電体を窒化工程及びアニールにより処理する。この処理の後、追加の窒化工程及びアニールを行なう。第２の窒化及びアニールを行なうことにより、最終的に形成されるトランジスタのゲートリーク電流密度と駆動電流との間の関係が向上する。この原理は図及び以下の記述を参照することにより一層深く理解される。
【発明を実施するための最良の形態】
【０００５】
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【０００６】
図２に示すのは、半導体基板１２及び基板１２上のゲート誘電体１４を備える素子構造１０である。基板１２はシリコンであることが好ましいが、シリコンゲルマニウムのような別の半導体材料とすることができる。半導体基板１２はバルクシリコン基板として示されるが、ＳＯＩ基板とすることもできる。ゲート誘電体１４はこの例では、高温で成長する酸化シリコンであり、そして約１２オングストロームの膜厚を有する。本明細書における膜厚とは、特に断らない限り、物理膜厚である。
【０００７】
図３に示すのは、プラズマ窒化工程１６の後の素子構造１０であり、プラズマ窒化工程１６によってゲート誘電体１４は、窒素がドープされたゲート誘電体１８に変換される。ゲート誘電体１４に不純物をドープして当該誘電体をゲート誘電体１８とする工程は、プラズマを使用して行なわれることが好ましいが、加熱炉またはイオン注入を使用する方法のような他の方法を使用することができる。窒素を加熱炉及びイオン注入の両方を使用してドープする方法の不具合は、ゲート誘電体１８と基板１２との間の界面の窒素がプラズマを使用する場合よりも多くなる可能性があることである。このようなプラズマ窒化の例では、３〜１０原子パーセントの窒素濃度が得られる。
【０００８】
図４に示すのは、アニールを酸素雰囲気で行なった後の素子構造１０である。このアニールにより、窒素を含まない約１オングストロームの膜厚の酸化膜層１９を成長させることができる。アニールは約１０００℃で行なわれることが好ましい。例示としてのプロセスでは、酸素を酸素分子として流量２５０ＳＣＣＭ及び圧力約１０Ｔｏｒｒの条件で流す。別の方法として、更に別の酸化膜成長工程を行なって酸化膜層１９を更に厚く形成することができる。別の方法として、アニール工程をＮ２またはアルゴンのような不活性ガス雰囲気で行ない、次に酸化膜成長工程を行なうことができる。不活性ガス雰囲気を使用する場合においては、酸化膜層１９は形成されない。酸素雰囲気でのアニールは酸化膜成長と、これらの処理が共に、相対的に高い温度で行なわれ、かつ酸化膜の形成がゲート誘電体１８と基板１２との間の界面での酸化膜成長により行なわれるという点で、かなり類似する。これらの処理が両方とも行なわれる場合、相違は主として、酸化膜成長がアニールよりも相対的に低い温度で行なわれ、かつ相対的に長い時間に渡って行なわれることである。図４の素子構造１０に類似する素子構造を窒化及びアニールによって形成することにより、ゲートリーク電流を小さくすることができるが駆動電流を低下させてしまうことが知られている。このようになるのは、酸化膜層が基板とプラズマ窒化誘電体層との間の界面に、ゲート窒化誘電体をアニールして窒素の一部分を界面から遠ざかるように移動させることにより形成され、これにより原子レベルで更に平滑な界面が形成される結果であると考えられる。
【０００９】
図４の素子構造１０の形成は、先行技術による素子構造の形成とは、図４の素子構造１０が後続の窒化及びアニールを行なうための予備構造として形成される点で異なる。
図５に示すのは、プラズマ窒化工程２０を行なった後の素子構造１０である。このプラズマ窒化工程により、窒素の割合を、１〜３原子パーセントだけ追加することにより増加させることができる。例えば、窒素濃度が図３の素子構造１０において３原子パーセントであった場合、図５の素子構造１０の濃度は約４〜６パーセントになる。このプロセスは図３に示す窒化工程に使用されるプロセスと同じとすることができる。
【００１０】
図６に示すのは、アニールを酸素雰囲気で行なって、ほとんど窒素を含まない酸化膜層２３を形成した後の素子構造１０である。このアニールは約１１００℃で行われることが好ましい。例示としてのプロセスでは、酸素を酸素分子として流量約２５０ＳＣＣＭ及び圧力約１０Ｔｏｒｒの条件で流す。
【００１１】
図７に示すのは、ゲート誘電体２２をトランジスタのゲート誘電体として使用するトランジスタとしての素子構造１０である。トランジスタは、ゲート誘電体２２上のゲート電極２４と、ゲート２４周りのサイドウォールスペーサ２６と、基板１２中にあって、ゲート２４と一方の側で隣接するソース／ドレイン２８と、そして基板１２中にあって、ゲート２４と他方の側で隣接するソース／ドレイン３０と、を含む。
【００１２】
図８に示すのは、駆動電流（Ｉｏｎ）対ゲートリーク電流密度（Ｊｇ）の関係を表わす曲線３２及び曲線３４のプロットである。曲線３２は、窒化及びアニールの両方を１回だけ行なった場合、及び窒化及びアニールを全く行なわない場合に関するものである。曲線３４は、図２〜７に示すように、窒化及びアニールを追加した場合に関するものである。窒化及びアニールを１回だけ行なう場合の曲線は、窒化及びアニールを全く行なわない場合の曲線からほとんど変化することがないが、窒化及びアニールを１回だけ行なう場合の曲線の位置が曲線３２に沿ってリークが小さく、かつ駆動電流が小さくなる方向に単純に移動する。第２の窒化及びアニールを行なうことにより、曲線３２から曲線３４へのシフトが生じる。このシフトは、窒化物の局所構造が基板１２から更に遠ざかり、かつ酸化膜層２３と基板１２との界面２５に窒素がほとんど無くなる結果であると考えられる。曲線３４上の位置３６は、曲線３２上の位置３９と同じ駆動電流を示しているが、位置３８よりも低いリーク電流密度を示している。同様に、曲線３４上の位置３９は、同じ駆動電流を示しながら位置４０よりも低いリーク電流密度を示している。
【００１３】
図８に示すこの性能向上は、第２の窒化及びアニールを、第１の窒化及びアニールと同じ条件で行なうことにより観察されている。例えば、３５０ワット、２０％デューティサイクル、１０ｋＨｚ、かつ圧力１０ミリＴｏｒｒ、窒素流量２５０ＳＣＣＭの条件で１５秒間行なわれる２回の窒化、及び１０００℃、かつ圧力０．５Ｔｏｒｒ、酸素流量２５０ＳＣＣＭの条件で１５秒間行なわれる２回のアニールにより、駆動電流をほぼ同じ大きさに維持しながらゲートリーク電流密度を約７０％小さくすることができる。
【００１４】
図９に示すのは、図７の素子構造を形成するプロセス工程を示すフロー図であり、このプロセス工程によって図８に示す利点がもたらされる。工程４２では、ゲート誘電体層を形成する。次に、プラズマ窒化を工程４４として行なう。工程４６では、酸素雰囲気で行なわれることが好ましいアニールを行なう。工程４８は、更に厚いゲート誘電体を形成するための任意選択の工程である。この工程は普通、アニール工程が酸素雰囲気で行なわれる場合には行なう必要はない。工程５０は、工程４４と同じ方法により行なわれることが好ましい別の窒化工程である。工程５２は、工程４６と同じ方法により行なわれることが好ましい別のアニール工程である。このフローでは、２回の窒化工程／アニール工程の後、トランジスタを工程５４で形成する。窒化工程／アニール工程はトランジスタを形成する前に２回よりも多い回数だけ行なうことができる。
【００１５】
図１０〜１３は、図２〜７に示すものとは別の実施形態を示す。
図１０に示すのは素子構造６０であり、この素子構造は、半導体基板６２と、そして基板６２上の界面酸化膜層６４、及び高Ｋ誘電体層により構成されるゲート誘電体と、を含み、高Ｋ誘電体層は、例えば金属酸化物、金属シリケート、金属アルミネート、金属シリコン酸窒化物、または金属ランタナートとすることができる。基板１２はシリコンであることが好ましいが、シリコンゲルマニウムのような別の半導体材料とすることができる。半導体基板６２は、バルクシリコン基板として示されるが、ＳＯＩ基板とすることもできる。高Ｋ誘電体層６６はこの例では、原子層堆積（ＡＬＤ）により堆積する酸化ハフニウムである。界面酸化膜層６４は酸化膜層であり、酸化膜層は実際には、ゲート誘電体を、特にシリコン上に形成するときには必ず設けられる。
【００１６】
図１１に示すのは、プラズマ窒化工程６８の後の素子構造６０であり、この工程によって、高Ｋ誘電体層７０が窒素含有金属酸化物層７０に改質され、そして界面酸化膜層６４が微量の窒素を含有する界面酸化膜層７２に改質される。高Ｋ誘電体層６６に不純物をドープして高Ｋ誘電体層７０とする処理はプラズマにより行なわれることが好ましいが、加熱炉またはイオン注入を使用する方法のような他の方法を使用することができ、この場合、前に説明した不具合を伴なう。このようなプラズマ窒化の例では、３〜１０原子パーセントの窒素濃度が得られる。次に、アニールを酸素雰囲気で行なう。アニールは約１０００℃〜１２００℃の範囲の温度で行なわれることが好ましい。例示としてのプロセスでは、酸素を酸素分子として、流量約２５０ＳＣＣＭ、圧力約１０Ｔｏｒｒの条件で流す。別の方法として、高Ｋ誘電体堆積工程を追加して高Ｋ誘電体層７０を厚くすることができる。図１１の素子構造６０に類似する素子構造を窒化及びアニールにより形成する方法は公知であり、かつゲートリーク電流を小さくする利点をもたらすが駆動電流が低下するという不具合を伴なうことが知られている。これは、酸化膜層が基板とプラズマ窒化誘電体層との間に、ゲート窒化誘電体をアニールして窒素の一部分を界面から遠ざかるように移動させることにより形成され、これにより原子レベルで更に平滑な界面が形成される結果であると考えられる。
【００１７】
図１１の素子構造の形成方法は先行技術における方法とは、図１１の素子構造６０が後続の窒化及びアニールの予備工程において形成される点が異なる。
図１２に示すのは、プラズマ窒化工程２０及び酸素雰囲気でのアニールを行なった後の素子構造６０である。このプロセスは、図１１に示す窒化及びアニール工程に使用されるプロセスと同じとすることができる。これによって、高Ｋ誘電体層７０及び界面層７２を改質して、それぞれ高Ｋ誘電体層７６及び界面酸化膜層７８を形成することができる。層７６及び７８はゲート誘電体８０を構成する。
【００１８】
図１３に示すのは、ゲート誘電体８０をトランジスタのゲート誘電体として使用するトランジスタとしての素子構造６０である。トランジスタはゲート誘電体８０上のゲート８２と、ゲート８２の周りのサイドウォールスペーサ８４と、基板６２中に在って、ゲート８２に一方の側で隣接するソース／ドレイン８６と、そして基板６２中に在って、ゲート８２に他方の側で隣接するソース／ドレイン８８と、を含む。
【００１９】
上の記述では、２回窒化／アニールプロセスについて説明している。説明した窒化／アニール工程は２回よりも多くの回数に渡って行なうことができる。金属酸化物の例では、１回窒化／アニールよりも複数回窒化／アニール工程の方が有利であるのは、窒素分布を変更し、かつ高Ｋ誘電体品質を向上させている点である。
【００２０】
これまでの明細書では、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。所定の材料について説明してきたが、これらの材料は変更することができる。更に別の方法として、酸化ハフニウムを例示としての金属酸化物として説明してきたが、酸化ジルコニウムのような他の高Ｋ誘電体を使用することができる、またはランタンアルミニウム酸窒化物のような他の金属酸化物もこのプロセスの利点を生かすことができる。従って、明細書及び図は、本発明を制限するものとしてではなく例示として捉えられるべきであり、そしてこのような変更の全てが本発明の技術範囲に含まれるべきものである。
【００２１】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、問題解決法、及びいずれかの効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素を含むことができる。
【図面の簡単な説明】
【００２２】
【図１】実効ゲート膜厚対ゲートリーク電流密度の関係を表すグラフ。
【図２】本発明の第１の実施形態によるプロセスの一の工程における素子構造の断面図。
【図３】図２に示す工程に続くプロセス工程における図２の素子構造の断面図。
【図４】図３に示す工程に続くプロセス工程における図３の素子構造の断面図。
【図５】図４に示す工程に続くプロセス工程における図４の素子構造の断面図。
【図６】図５に示す工程に続くプロセス工程における図５の素子構造の断面図。
【図７】図６に示す工程に続くプロセス工程における図６の素子構造の断面図。
【図８】駆動電流対ゲートリーク電流密度の関係を、１回の窒化及びアニール処理、及び追加の窒化及びアニール処理に関して示すグラフ。
【図９】本発明の第１の実施形態による方法のフロー図。
【図１０】本発明の第２の実施形態によるプロセスの一の工程における素子構造の断面図。
【図１１】図１０に示す工程に続くプロセス工程における図１０の素子構造の断面図。
【図１２】図１１に示す工程に続くプロセス工程における図１１の素子構造の断面図。
【図１３】図１２に示す工程に続くプロセス工程における図１２の素子構造の断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
2008532282.tif 000016
2008532282.tif 000017