(57)【要約】【課題】処理ユニットが非同期である場合に同期化することが可能な計算機システムにおける駆動モードの切り替え方法、及びその装置を提供すること。【解決手段】少なくとも２つの処理ユニットを有し、前記少なくとも２つの処理ユニットが出力した情報を比較し、前記少なくとも２つの処理ユニットの駆動モードを切り替える手段を有する計算機システムにおける駆動モードの切り替え方法であって、比較モードに相当する第１の駆動モードと、パフォーマンスモードに相当する第２の駆動モードとが含まれる少なくとも２つの駆動モードのうち、前記比較モードで情報が比較され、前記少なくとも２つの処理ユニットが非同期である場合に、少なくとも１つの前記処理ユニットのインターラプト入力に同期化信号が印加されることを特徴とする、計算機システムにおける駆動モードの切り替え方法が提供される。【選択図】図１
2008518305.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つの処理ユニットを有し、前記少なくとも２つの処理ユニットが出力した情報を比較し、前記少なくとも２つの処理ユニットの駆動モードを切り替える手段を有する計算機システムにおける駆動モードの切り替え方法であって、
比較モードに相当する第１の駆動モードと、パフォーマンスモードに相当する第２の駆動モードとが含まれる少なくとも２つの駆動モードのうち、前記比較モードで情報が比較され、前記少なくとも２つの処理ユニットが非同期である場合に、少なくとも１つの前記処理ユニットのインターラプト入力に同期化信号が印加されることを特徴とする、計算機システムにおける駆動モードの切り替え方法。
【請求項２】
前記同期化信号は遅延信号、又はウェイト信号であることを特徴とする、請求項１に記載の計算機システムにおける駆動モードの切り替え方法。
【請求項３】
前記同期化信号に応じて、前記少なくとも１つの処理ユニットが情報を処理しないように制御されることを特徴とする、請求項１又は２に記載の計算機システムにおける駆動モードの切り替え方法。
【請求項４】
前記同期化信号に応じて、前記少なくとも１つの処理ユニットが、所定の時間の間、情報を処理しないように制御されることを特徴とする、請求項３に記載の計算機システムにおける駆動モードの切り替え方法。
【請求項５】
前記同期化信号は、少なくとも１つのインターラプト信号に対して高い優先順位を有することを特徴とする、請求項１に記載の計算機システムにおける駆動モードの切り替え方法。
【請求項６】
前記同期化信号は、すべてのインターラプト信号に対して最高の優先順位を有することを特徴とする、請求項１に記載の計算機システムにおける駆動モードの切り替え方法。
【請求項７】
前記同期化信号に応じて、前記少なくとも１つの処理ユニットがインターラプトルーチンを処理するように制御されることを特徴とする、請求項１又は２に記載の計算機システムにおける駆動モードの切り替え方法。
【請求項８】
前記計算機システムには少なくとも１つのバッファメモリが設けられており、前記比較モードで情報が比較される場合に比較すべき情報の少なくとも１つが前記同期化信号が印加される時間の間、前記バッファメモリに一時記憶されることを特徴とする、請求項１に記載の計算機システムにおける駆動モードの切り替え方法。
【請求項９】
前記情報の少なくとも１つが一時記憶される時間に基づき、非同期情報としてタイムエラーが求められることを特徴とする、請求項８に記載の計算機システムにおける駆動モードの切り替え方法。
【請求項１０】
前記バッファメモリ内にいくつの情報があるかが表示されるために、前記バッファメモリの充填状態が求められることを特徴とする、請求項８に記載の計算機システムにおける駆動モードの切り替え方法。
【請求項１１】
前記計算機システムには時間検出手段として計数素子が設けられており、前記時間検出手段により時間値が求められ、前記時間値が所定の最大の時間値と比較され、比較された結果から前記タイムエラーが求められることを特徴とする、請求項９に記載の計算機システムにおける駆動モードの切り替え方法。
【請求項１２】
前記充填状態と所定の最大の充填状態とが比較され、その比較の結果に基づいて前記非同期情報が求められることを特徴とする、請求項１０に記載の計算機システムにおける駆動モードの切り替え方法。
【請求項１３】
次に出力されるデータを比較対象に設定する処理が比較信号に応じて実行されることを特徴とする、請求項１に記載の計算機システムにおける駆動モードの切り替え方法。
【請求項１４】
比較すべきデータに識別子が対応付けられ、前記識別子に基づいて比較動作が実行されることを特徴とする、請求項１に記載の計算機システムにおける駆動モードの切り替え方法。
【請求項１５】
少なくとも２つの処理ユニットを有する計算機システムの駆動モード切り替え装置であって、
比較モードに相当する第１の駆動モードと、パフォーマンスモードに相当する第２の駆動モードとが含まれる少なくとも２つの駆動モードの間で前記駆動モードを切り替える切り替え手段と、
前記比較モードの場合に前記少なくとも２つの処理ユニットから得られる情報を比較する比較手段と、
を備え、
前記比較モードで少なくとも２つの前記処理ユニットが非同期である場合に、少なくとも１つの前記処理ユニットのインターラプト入力に同期化信号が印加されることを特徴とする、計算機システムの駆動モード切り替え装置。
【請求項１６】
前記比較手段と前記切り替え手段とは、構造的に前記処理ユニットの外部に設けられていることを特徴とする、請求項１５に記載の計算機システムの駆動モード切り替え装置。
【請求項１７】
少なくとも１つのバッファメモリが設けられていることを特徴とする、請求項１５に記載の計算機システムの駆動モード切り替え装置。
【請求項１８】
前記バッファメモリは、ＦＩＦＯメモリであることを特徴とする、請求項１７に記載の計算機システムの駆動モード切り替え装置。
【請求項１９】
各前記処理ユニットに対して前記バッファメモリが対応付けられていることを特徴とする、請求項１５に記載の計算機システムの駆動モード切り替え装置。
【請求項２０】
各前記処理ユニットに対して前記バッファメモリとしてＦＩＦＯメモリが対応付けられていることを特徴とする、請求項１５に記載の計算機システムの駆動モード切り替え装置。
【請求項２１】
前記情報の少なくとも１つが一時記憶される所定の時間及び／又は求められる時間に基づき、非同期情報としてタイムエラーを求める手段である計数素子をさらに備えることを特徴とする、請求項１５に記載の計算機システムの駆動モード切り替え装置。
【請求項２２】
バッファメモリ内にいくつの情報があるかを表示するために、前記バッファメモリの充填状態を求める手段をさらに備えることを特徴とする請求項１５に記載の計算機システムの駆動モード切り替え装置。
【請求項２３】
前記充填状態を求める手段は、求められた前記充填状態と所定の最大の充填状態とを比較して非同期情報を求めることを特徴とする、請求項２２に記載の計算機システムの駆動モード切り替え装置。
【請求項２４】
前記非同期情報に応じて前記同期化情報を発生させる同期化手段をさらに備えることを特徴とする、請求項２１又は２３に記載の計算機システムの駆動モード切り替え装置。
【請求項２５】
前記非同期情報を処理する監視手段をさらに備えることを特徴とする、請求項２１又は２３に記載の計算機システムの駆動モード切り替え装置。
【請求項２６】
前記監視手段は、前記計算機システムに対して外部に設けられた監視手段であるウォッチドッグであることを特徴とする、請求項２５に記載の計算機システムの駆動モード切り替え装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも２つの処理ユニットを有する計算機システムにおける駆動モードの切り替え方法、及び駆動モード切り替え装置に関する。
【背景技術】
【０００２】
比較モードにおいてエラーを認識する方法が、Ｗｏ０１／４６８０６Ａ１に記載されている。その方法によると、データは、２つの処理ユニット（ＡＬＵ）を有する装置内で並列に処理されて比較される。そのとき、エラー（ソフトウェアエラー、過渡的エラー）が発生すると、２つのＡＬＵは、エラーデータを除去し、新たに冗長な処理（部分的に繰り返された処理）を行うことができるようになるまで、互いに独立して働くことができる。これは、２つのＡＬＵが互いに同期して駆動し、かつ、出力される結果がクロックに同期して正しく比較できることを前提としている。
【０００３】
従来より、冗長に処理を実行してエラー認識をするための比較モードと、より高い演算パワーの能力を得るためのパフォーマンスモードと、の間で駆動モードを切り替えることが可能な駆動モードの切り替え方法が知られている。この方法によると、複数の処理ユニットは、比較モードにおいて相互に同期されていることが前提とされている。そのため、各処理ユニットの出力結果をメモリに書き込む際、結果データを互いに比較可能にするために２つの処理ユニットが停止可能であり、かつ、クロックが正しく同期して働くことが必要とされる。その結果、ハードウェアの処理を介入する必要が生じるため、これを低減又は解消するための種々の解決方法が提案されている。
【０００４】
例えば、下記の特許文献１（ＥＰ０９６９３７３Ａ２）を参照すると、冗長に働く複数の処理ユニット又はこれを備える装置から出力される結果の比較を、例えば、複数の処理ユニットが互いに非同期で駆動する場合（つまり、同クロックではない場合）、或いは、未知のクロックオフセットをもって働く場合でも保証するための方法が開示されている。
【０００５】
航空機産業の技術に鑑みると、標準的な複数の計算機を使用し、その出力を多数決によって処理する方法が用いられる。つまり、安全上重要なアクションを作動させるための方法として投票システムが知られている。また、インター処理ユニットとインターコントロールユニット通信とを互いに組み合わせ、高度の冗長性を有し、エラーが１つだけの場合に限らず、エラーが複数の場合であっても、システムが作業能力を維持することが可能なＦＭＥシステムが知られている。このシステムは、宇宙飛行に利用するためにＤＡＳＡによって開発された（例えば、下記の非特許文献１を参照）。このシステムは、ビザンチンエラー（即ち、すべてのコンポーネントが等しい情報を得るのではなく、陰謀を含む「故意に」異なる誤った情報が種々のコンポーネントに分配される性質の悪いエラー）も許容することができる。
【０００６】
しかし、この種のシステムは、製造に掛かる手間とコストが非常に高いため、経済的な理由から極めて僅かな個数しか製造されず、特にクリティカルなシステムにだけ適用される。一方で、多数のシステムを製造することが可能であり、かつ、切り替え可能性を有するシステムは知られていない。
【０００７】
【特許文献１】欧州特許出願公開第０９６９３７３号明細書
【特許文献２】国際公開第０１／４６８０６号パンフレット
【非特許文献１】Ｕｒｂａｎ  ｅｔ  ａｌ，  “Ａ  ｓｕｒｖｉｖａｂｌｅ  ａｖｉｏｎｉｃｓ  ｓｙｓｔｅｍ  ｆｏｒ  ｓｐａｃｅ  ａｐｐｌｉｃａｔｉｏｎｓ”  ，Ｉｎｔ．  Ｓｙｍｐｏｓｉｕｍ  ｏｆ  Ｆａｕｌｔ−ｔｏｌｅｒａｎｔ  Ｃｏｍｐｕｔｉｎｇ，  ＦＴＣＳ−２８（１９９８），  ｐｐ．３７２−３８１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明が解決しようとする課題は、少なくとも２つの処理ユニットに関する駆動モードを切り替えることを可能にし、各処理ユニットのハードウェア的な構造に介入することが不要であり、かつ、その目的のために付加的な信号を必要としない切り替え手段、及び比較手段を提供することにある。
【０００９】
また、比較モードにおいて、各処理ユニットから出力されるデジタル、又はアナログの信号を相互に比較することが可能であることが好ましい。さらに、各処理ユニットが各々のクロック信号で駆動され、相互に非同期で駆動する場合でも、その比較処理が可能であることが好ましい。そして、ハードウェアの介入をせずに同期化することを可能にする手段及び方法を提供することも課題である。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のある観点によれば、好ましくは、少なくとも２つの処理ユニット、切り替え手段及び比較手段を有する計算機システムにおいて切り替える方法が使用され、その場合に少なくとも２つの駆動モードの間で切り替えられ、第１の駆動モードが比較モードに、第２の駆動モードがパフォーマンスモードに相当し、その場合に比較モードにおいて情報が比較される、この方法は、比較モードにおいて少なくとも２つの処理ユニットが非同期である場合に、処理ユニットの少なくとも１つのもののインターラプト入力に同期化信号が印加されることを特徴としている。
【００１１】
好ましくは、同期化信号が、遅延信号、特にウェイト信号である、方法が使用される。好ましくは、同期化信号によって少なくとも１つの処理ユニットが、もはや情報を処理しないように促される、方法が使用される。好ましくは、少なくとも１つの処理ユニットが予め定めることのできる時間の間、もはや情報を処理しないように促される、方法が使用される。
【００１２】
好ましくは、同期化信号が少なくとも１つのインターラプト信号に対して、高い優先順位を有している、方法が使用される。好ましくは、同期化信号がすべてのインターラプト信号に対して、最高の優先順位を有している、方法が使用される。好ましくは、同期化信号によって少なくとも１つの処理ユニットが、インターラプトルーチンを処理するように促される、方法が使用される。
【００１３】
好ましくは、少なくとも１つのバッファメモリが設けられており、比較モードにおいて比較すべき情報の少なくとも１つが、同期化信号に依存する時間の間バッファメモリに一時記憶される、方法が使用される。
【００１４】
好ましくは、情報の少なくとも１つが一時記憶される期間から、非同期情報、特にタイムエラーを求めることができる、方法が使用される。好ましくは、バッファメモリにおいて、バッファメモリ内に幾つの情報があるか、を表示する、メモリの充填状態を求めることができる、方法が使用される。
【００１５】
好ましくは、時間検出手段、特に計数素子が設けられており、その場合に時間値が求められて、それが予め定めることのできる最大の時間値と比較されることによって、タイムエラーが求められる、方法が使用される。好ましくは、求められた充填状態が、予め定めることのできる最大の充填状態と比較されることによって、非同期情報が求められる、方法が使用される。
【００１６】
好ましくは、次の出力データが比較されるべきである、という設定が、比較手段によって行われる、方法が使用される。好ましくは、比較されるべきデータに識別子が対応づけられ、その識別子によって比較が作動される、方法が使用される。
【００１７】
また、上記課題を解決するために、本発明の別の観点によれば、好ましくは、少なくとも２つの処理ユニットを有する計算機システムにおいて切り替える装置が使用され、その場合に装置が切り替え手段と比較手段とを有しており、少なくとも２つの駆動モードの間で切り替えられ、第１の駆動モードが比較モードに、第２の駆動モードがパフォーマンスモードに相当し、その場合に比較モードにおいて情報が比較される、この装置は、比較モードにおいて少なくとも２つの処理ユニットが非同期である場合に、処理ユニットの少なくとも１つのもののインターラプト入力に同期化信号が印加されるように形成されていることを特徴としている。
【００１８】
好ましくは、比較手段と切り替え手段が構造的に、処理ユニットに対して外部に設けられている、装置が使用される。好ましくは、少なくとも１つのバッファメモリが設けられている、装置が使用される。好ましくは、バッファメモリがＦＩＦＯメモリである、装置が使用される。
【００１９】
好ましくは、各処理ユニットにバッファメモリが対応づけられている、装置が使用される。好ましくは、各処理ユニットにバッファメモリ、特にＦＩＦＯメモリが対応づけられている、装置が使用される。  
【００２０】
好ましくは、情報の少なくとも１つが一時記憶される、予め定めることのできる期間及び／又は求めることのできる期間から、非同期情報、特にタイムエラーを求めるように形成された手段、特に計数素子が設けられている、装置が使用される。好ましくは、バッファメモリにおいて、バッファメモリ内に幾つの情報があるか、を表示する、メモリの充填状態を求めるように形成された手段が設けられている、装置が使用される。
【００２１】
好ましくは、手段が、求められた充填状態が予め定めることのできる最大の充填状態と比較されることによって、非同期情報を求めるように形成されている、装置が使用される。好ましくは、非同期情報に従って同期化情報を発生させるように形成された、同期化手段が設けられている、装置が使用される。好ましくは、非同期情報を処理するように形成された、監視手段が設けられている、装置が使用される。
【００２２】
好ましくは、監視手段が、計算機システムに対して外部の監視手段、特にウォッチドッグである、装置が使用される。他の利点と好ましい形態が、請求項の特徴と明細書から明らかにされる。
【発明の効果】
【００２３】
以上説明したように本発明によれば、少なくとも２つの処理ユニットに関する駆動モードを切り替えることを可能にする。そのために、各処理ユニットのハードウェア的な構造に介入することが不要であり、かつ、その目的のために付加的な信号を必要としない。
【発明を実施するための最良の形態】
【００２４】
以下では、実行ユニット、又は処理ユニットのことをプロセッサ、コア、中央処理装置（ＣＰＵ）、ＦＰＵ（Ｆｌｏａｔｉｎｇ  Ｐｏｉｎｔ  Ｕｎｉｔ）、ＤＰＳ（Ｄｉｇｉｔａｌｅｒ  Ｓｉｇｎａｌｐｒｏｚｅｓｓｏｒ）、コプロセッサ、又はＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃａｌ  Ｕｎｉｔ）と称することがある。
【００２５】
以下では、２つ以上の処理ユニットを有するシステムが考察される。原則的に、安全上重要なシステム内で各処理ユニットに分散して可能な限り多くの課題を与えることにより、処理能力を向上させる必要がある場合にこの種のリソースを使用する可能性がある。一方、複数の処理ユニットに同一の課題を与えて、結果が等しくない場合にエラーとし、そのエラーを認識することによって安全性を高めるべく、リソースの幾つかを互いに冗長に使用することもできる。
【００２６】
幾つの処理ユニットがあるかに応じて複数の駆動モードを考えることができる。２つの処理ユニットを有するシステム（２システム）においては、上述したように「比較」と「パフォーマンス」の２つのモードを実現することが可能である。３つの処理ユニットを有するシステム（３システム）においては、３つの処理ユニットすべてが並列に作業する純粋なパフォーマンスモード、及び３つの処理ユニットすべてが冗長に計算し、かつ、その結果が比較される純粋な比較モードの他、３−２投票モードも実現される。この３−２投票モードとは、３つすべての処理ユニットが冗長に同じ計算を実行し、その出力結果を多数決するのである。さらに、これらの駆動モードの要素がミックスされた駆動モードも実現可能である。例えば、２つの処理ユニットが互いに冗長に計算した結果を比較し、第３の処理ユニットは、他の課題を並列に処理する駆動モードも可能である。４以上の処理ユニットを有するシステムにおいては、さらに他の組合わせを有する駆動モードが考えられる。
【００２７】
しかし、ここで解決すべき課題は、システムに含まれる複数の処理ユニットに対し、（例えば、同期化のために）各処理ユニットの既存の構造へ介入することなしに、駆動において可変に使用することを可能にすることである。例えば、各処理ユニットが専用のクロックで駆動可能であり、比較処理のために実行する同じ課題の処理を互いに非同期で処理できるようにすることである。
【００２８】
その課題の解決手段は、普遍的で広く使用できる構成により形成された手段（例えば、ＩＰ）により実現される。その手段は、事前に処理ユニットをオフにすることなしに、任意の時点で駆動モード（例えば、比較モード、パフォーマンスモード、又は投票モード）の切り替えを可能にし、互いに非同期のデータフローの比較、又は投票を管理することができる。また、その手段は、チップにより形成され、又は少なくとも１つの処理ユニットと共にチップ上に集積して形成されうる。さらに、そのチップが１片のシリコンから形成されてもよいが、別々のモジュールから形成されることも可能である。
【００２９】
また、異なる処理ユニット間の同期を保証するために、個々の処理ユニットが継続的に進行させるプログラム処理を阻止する信号（又は一時停止させる信号）が必要である。そのため、通常、ウェイト（ＷＡＩＴ）信号が利用される。なお、ウェイト信号を使用しない場合でも、その実行ユニットは、インターラプトを介して同期させることもできる。そのため、同期化信号（例えば、図２の信号Ｍ１４０）は、ウェイト入力へ案内されずにインターラプトへ印加される。なお、同期のためのインターラプトは、ノーマルな作業方法を中断するため、ノーマルな作業方法に関する処理プログラムに対し、そして、他のインターラプトに対して、十分に高い優先順位を有する必要がある。
【００３０】
そのため、付属のインターラプトルーチンは、中断されたプログラム内へ再びジャンプバックする前に、所定の数のＮＯＰ（データへの作用なしの空指令）を実施し、それによって処理プログラムのそれ以降の処理を遅延させる。場合によっては、ノーマルなプログラム処理をインターラプトによって損なわないようにするために、インターラプトルーチン内で最初と最後にさらに通常のメモリ操作が行われなければならない。
【００３１】
このプロセスは、同期化が形成される（例えば、他の処理ユニットが予測される比較データを供給する）までの期間、続行される。しかし、この方法を用いると、正確なクロック同期性と他の処理ユニットに対する同位相性とが条件付きでしか保証されない。従って、同期化のためにインターラプト信号を利用する場合には、比較すべきデータを、それが比較される前に、所定の記憶手段（ＵＶＥ）内に中間記憶することが推奨される。
【００３２】
本実施形態の利点は、経済的に提供可能な任意の標準構造を有するハードウェア資源を使用できることである。というのは、付加的な信号を必要とせず（ハードウェア構造への介入なし）、例えば、これらのコンポーネントの直接アクターの駆動に使用される任意の出力信号を監視することができるからである。この方法は、従来技術に基づく比較処理によっては直接検査することができなかったＤＡＣやＰＷＭのような変換器構造の検査も、含んでいる。
【００３３】
個々の課題、又はＳＷタスクのために検査が必要とされない限りにおいて、様々なタスクが種々の処理ユニットに分配されることで、パフォーマンスモードへの切り替えも可能である。
【００３４】
他の利点は、比較モード、又は投票モードにおいて、すべてのデータを比較する必要がないことである。比較、又は投票すべきデータのみが切り替えユニット内、又は比較ユニット内で互いに同期される。データの選択は、切り替え及び比較ユニットの所望の応答によって可変（プログラミング可能）であり、任意の処理ユニットアーキテクチャ及び適用に適合させることができる。それによって様々なμＣ（マイクロコントローラ）又はソフトウェア部分の使用も、容易に可能である。というのは、有意義な方法で比較することのできる結果のみが、実際にも比較されるからである。
【００３５】
さらに、それによってメモリ（例えば、外部のメモリ）へのアクセス、又は、外部のＩ／Ｏモジュールの駆動を監視することができる。内部の信号は、ソフトウェア制御される切り替えモジュールへの付加的な出力を介して、外部のデータ及び／又はアドレスバス上で検査することができる。
【００３６】
例えば、比較操作のためのすべての制御信号は、プログラミング可能な切り替え及び投票ユニット内で生成され、比較もそこで行われることが好ましい。出力が互いに比較される処理ユニット（例えば、プロセッサ）は、ソフトウェアエラーを検出するために、同一のプログラム、二重化されたプログラム（これが付加的に、メモリアクセスの際のエラーの認識を可能にする）、又は多様化されたプログラムを利用することができる。その場合、処理ユニットによって準備されたすべての信号を互いに比較する必要はなく、識別子（アドレス信号、又は制御信号）を用いて比較のための所定の信号を形成すること、又は形成しないことも可能である。この識別子は、切り替え及び比較ユニット内で評価され、それに応じて比較処理が制御される。
【００３７】
別体に設けられたタイマーは、予め定めることのできるリミット（所定の制限時間）にわたって時間行動における偏差を監視する。切り替え及び比較ユニットの一部又は全部のモジュールは、チップ上、共通のボード上に集積することが可能であり、又は空間的に別々に収容することもできる。後者の場合、データと制御信号は適当なバスシステムを介して互いに交換される。そのとき、レジスタには、バスシステムを介してデータが書き込まれ、その中に格納されたデータ、アドレス信号、及び制御信号の一部又は全部を用いてプロセスを制御する。
【００３８】
図１には、２つの処理ユニットと信号Ｂ１０及び信号Ｂ１１とを組み合わせて適用することが可能な本実施形態に係る切り替えユニットＢ０１の基本構造が示されている。処理ユニットＢ１０及びＢ１１から出力されるデータ信号、制御信号及びアドレス信号Ｂ２０及びＢ２１が含まれる種々の出力信号を示す矢印が切り替えユニットＢ０１に接続されている。さらに、少なくとも１つの同期化信号、及び２つの出力信号Ｂ４０及びＢ４１が存在し、それらが比較ユニットの１つと接続（入力）されている。
【００３９】
切り替えユニットは、少なくとも１つの制御レジスタＢ１５を有している。また、その制御レジスタは、比較ユニットのモードを切り替えるためのバイナリ信号（ビット）Ｂ１６を保持するために少なくとも１つのメモリ素子を有している。バイナリ信号Ｂ１６は、少なくとも２つの値０及び１をとることが可能であり、比較ユニットから出力される信号Ｂ２０又はＢ２１に応じて、又は切り替えユニットの内部プロセスに応じて、セット又はリセットされうる。
【００４０】
バイナリ信号Ｂ１６が第１の値にセットされている場合、切り替えユニットは、比較モードで駆動する。比較モードにおいて、データの有効性と、データの比較処理を通知する信号Ｂ２０及びＢ２１により構成される制御信号及び／又はアドレス信号に関する所定の比較条件とが満たされている限り、信号Ｂ２０により構成される全ての到着信号は、信号Ｂ２１により構成されるデータ信号と比較される。
【００４１】
上記の比較条件が２つの信号Ｂ２０及びＢ２１において同時に満たされている場合、これらの信号により構成されるデータが互いに比較され、等しくない場合には、エラー信号Ｂ１７がセットされる。信号Ｂ２０及びＢ２１に関する比較条件が満たされている場合には、該当する同期化信号Ｂ４０又はＢ４１がセットされる。この信号は、該当する処理ユニットＢ１０又はＢ１１内で実行される処理を停止するように制御し、それまで互いに比較できなかった該当する信号がさらに接続されることを阻止する。信号Ｂ４０又はＢ４１は、それぞれ他方の処理ユニットＢ２１又はＢ２０の該当する比較条件が満たされるまでの期間、セットされ続ける。この場合、比較処理が実施され、それに応じた同期化信号がリセット（再設定）される。
【００４２】
上記のように、比較すべきデータが２つの処理ユニットから同時に準備されない場合において比較を保証するために、該当する同期化信号Ｂ４０又はＢ４１がリセットされるまで（例えば、該当する値に維持することが必要とされるか、又は最初に準備されたデータを切り替えユニット内に比較まで）該当する処理ユニットから出力されたデータと比較条件とを記憶しておかなければならない。
【００４３】
ある処理ユニットは、どの処理ユニットが最初にデータを準備するかに応じて、他の処理ユニットが該当する比較データを準備するまで、そのプログラム又はプロセスの更なる処理を待たなければならない。
【００４４】
図１に示すように、本実施形態に係る切り替えユニットは、一つの付属の処理ユニットが他の処理ユニットよりも早く比較データを準備しないことが常に保証される場合、信号Ｂ４０又はＢ４１の１つを省くことができる。
【００４５】
バイナリ記号ビットＢ１６が第２の値にセットされている場合、同期化信号Ｂ２０及びＢ２１、及びエラー信号Ｂ１７は、常にインアクティブであって、例えば、値０にセットされている。２つの処理ユニットは、比較を行うことなく互いに独立して処理を進める。
【００４６】
本実施形態に係るシステム内の重要なコンポーネントは「比較器」である。そこで、図１Ａに、この比較器の構成について簡単な形式で示した。比較コンポーネントＭ５００は、２つの入力信号Ｍ５１０及びＭ５１１を受け取ることができる。その後、同コンポーネントは、これらの信号の同一性について、ビット単位の同一性を比較することができる。不同一性（不一致）が検出された場合、エラー信号Ｍ５３０がアクティブ化（例えば、出力）されて、信号Ｍ５２０は非アクティブ化される（例えば、出力されない）。
【００４７】
２つの入力信号が同一の場合、入力信号Ｍ５１０又はＭ５１１の値が出力信号Ｍ５２０へ与えられる。このとき、エラー信号Ｍ５３０は非アクティブであり、すなわち「グッド」状態を知らせることができる。当業者であれば、この基本構成を有するシステムから多数の拡張された実施形態が考えられるであろう。例えば、コンポーネントＭ５００を所謂ＴＳＣ（Ｔｏｔａｌｌｙ  Ｓｅｌｆ  Ｃｈｅｃｋｉｎｇ）コンポーネントとして形成することができる。この場合、エラー信号Ｍ５３０は、少なくとも２本の導線（所謂「デュアルレール」）を通じて外部にガイドされる。この信号を受けることで、内部のデザイン及びエラー発見機構、又は比較コンポーネントが検出可能なエラーの場合が認識され、出力信号が正しいか、又は認識可能な範囲で不正であることが保証される。本実施形態に係るシステムにおいて、こうしたＴＳＣを適用可能な比較器を使用することも可能である。
【００４８】
本実施形態の別のクラスは、２つの入力Ｍ５１０及びＭ５１１（又は図１Ｃに示すＭ６１０及びＭ６１１）がどの程度の同期性を持たなければならないか（つまり、同期性の程度）を区別することができることに特徴を有する。例えば、クロック単位の同期性を有することを特徴とする。このとき、データの比較がクロック単位で実施される。別の例として、入力信号間の位相オフセットが固定されている場合、例えば、該当する信号を整数のクロック周期、又は半分のクロック周期だけ遅延させるための同期遅延素子が使用される。この種の位相オフセットは、コモンコーズエラー（つまり、同時に複数の処理ユニットに作用する可能性のあるエラー）を回避するために有用である。
【００４９】
そこで、図１Ｃに示すように、コンポーネントＭ５００を改良して、入力信号Ｍ６１０又はＭ６１１の早い方の入力信号を位相オフセット分だけ遅延させるコンポーネントＭ６４０（遅延素子）が挿入されている。つまり、図１Ｃは、図１Ａの構成に新たな構成を導入して改良したものである。この遅延素子は、比較モードにおいて使用されるように、比較器内に収容されている。この遅延素子に対し、その代りに、或いは、それに加えて、同様の非同期性を許容可能にするため、入力チェーン内に中間バッファを設けることができる。この中間バッファは、例えば、ＦＩＦＯメモリにより設計される。この種のバッファが存在する場合、バッファの最大深度まで非同期性を許容することができる。また、バッファがオーバーフローした場合にエラー信号が出力されるように構成することができる。
【００５０】
さらに、図１Ａ又は図１Ｃに示す比較器内で、どのように信号Ｍ５２０（又は信号Ｍ６２０）が生成されるか、に応じて区別することができる。例えば、入力信号Ｍ５１０又はＭ５１１（又は、信号Ｍ６１０又はＭ６１１）を出力へ与え、スイッチによって接続を中断可能にすることができる。この構成の利点は、パフォーマンスモードと、可能な種々の比較モードとの間を切り替える手段に、同一のスイッチを使用することができることである。別の例として、信号を、比較器内部の中間バッファから生成することもできる。
【００５１】
本実施形態の更に別のクラスは、比較器に対して入力される複数の入力信号が存在するか、及びこの入力に対して比較器がどのように反応するか、に応じて出力を異にすることができる。例えば、入力が３つの場合、多数決、３つ全部の比較、又は２つの信号だけの比較を行うモードを選択可能にすることができる。また、入力が４つ以上の場合、それに応じて多くの変形例が考えられる。この変形例は、システム全体が有する種々の駆動モードに対応して決定される。
【００５２】
図１Ｂに、切り替え及び比較ユニットの一例が示されている。ｎ個の考慮すべき実行ユニットから、ｎの信号Ｎ１４０、…、Ｎ１４ｎが切り替え及び比較コンポーネントＮ１００へ入力される。このコンポーネントは、これらの入力信号から、ｎ個の出力信号Ｎ１６０、…、Ｎ１６ｎを生成することができる。簡単な例として、「純粋なパフォーマンスモード」の場合、すべての信号Ｎ１４ｉ（ｉ＝１、…、ｎ）が対応する出力信号Ｎ１６ｉ（ｉ＝１、…、ｎ）へガイドされる。一方、「純粋な比較モード」の場合、すべての信号Ｎ１４０、…、Ｎ１４ｎが１つの出力信号Ｎ１６ｊ（１≦ｊ≦ｎ）にガイドされる。
【００５３】
さらに、図１Ｂには、切り替え可能な駆動モードの決定方法が示されている。つまり、図１Ｂに示すコンポーネントには、切り替え論理の論理コンポーネントＮ１１０が含まれている。論理コンポーネントは、切り替え論理専用のコンポーネントとして構成される必要はなく、そのコンポーネントが有する一つの機能として、その機能が存在すればよい。そのコンポーネントは、まず、幾つの出力信号が存在するか（つまり、出力信号数）を定める。さらに、切り替え論理コンポーネントＮ１１０は、どの入力信号が、どの出力信号に対応（又は、寄与）するかを定める。このとき、１つの入力信号が、正確に１つの出力信号に寄与することも可能である。数学的な表現を用いると、切り替え論理コンポーネントは、集合｛Ｎ１４０、…、Ｎ１４ｎ｝の要素と集合｛Ｎ１６０、…、Ｎ１６ｎ｝の要素とを対応付ける機能を有している。
【００５４】
さらに、処理論理コンポーネントＮ１２０は、出力信号Ｎ１６ｉ（ｉ＝１、…、ｎ）の各々について、どのような形式で入力信号と出力信号とが対応付けられるか、を定める。このコンポーネントは、上記の切り替え論理コンポーネントと同様に、専用のコンポーネントとして構成される必要はない。つまり、システム内で上述した機能が実現されていればよい。説明の便宜上、例えば、普遍性を損なうことなしに、出力信号Ｎ１６０が入力信号Ｎ１４１、…、Ｎ１４ｍによって生成されるものと仮定する。ｍ＝１である場合、これは単純に信号のスルー接続に相当し、ｍ＝２である場合、入力信号Ｎ１４１及びＮ１４２が比較される。この比較処理は、同期又は非同期で実施することが可能である。また、その比較処理は、ビット単位、又は有意のｂｉｔ値で、或いは許容帯域で実施することが可能である。
【００５５】
ｍ≧３の場合には、複数の可能性が生じる。
【００５６】
第１の可能性は、すべての入力信号Ｎ１４１、…、Ｎ１４３を比較し、少なくとも２つの異なる値が存在する場合にエラーが検出され、そのエラーが選択的に通知されるというものである。
【００５７】
第２の可能性は、ｍに応じてｋを選択（ｋ＞ｍ／２）することである。これは、比較器を使用することによって実現される機能である。少なくとも１つの信号が一致しないと認識された場合に、エラー信号を生成することができる。また、３つの信号すべてが異なる場合に、異なるエラー信号を生成することができる。
【００５８】
第３の可能性は、入力信号の値をアルゴリズムへ供給することである。例えば、平均値、中央値の算出、又はエラーを許容するためのアルゴリズム（ＦＴＡ；フォルト・トレラント・アリゴリズム）が使用される。この種のＦＴＡは、入力値の極値を捨て去って、残りの値に対してある種の平均処理を行うアルゴリズムに基づいている。この平均処理は、残りの値の全量に対して、又はＨＷにおいて容易に形成される部分量に対して実行することができる。そのとき、入力値を実際に比較することは必ずしも必要ではない。例えば、平均値を形成する過程において、加算と割り算とを実行すれば済む。また、ＦＴＭ（フォルト・トレラント・ミッドポイント・アリゴリズム）、ＦＴＡ、又は中央値は、部分的なソートを必要とする。極値が十分に大きい場合は、選択的にエラー信号を出力することができる。
【００５９】
上述したこれら種々の可能性について、複数の信号を１つの信号に処理する操作のことを比較操作と呼ぶことにする。
【００６０】
従って、処理論理コンポーネントの課題は、各出力信号について（また、それに伴って各入力信号についても）比較操作の正確な形態を定めることである。切り替え論理コンポーネントＮ１１０の機能（すなわち上述した機能）と処理論理コンポーネントの機能（すなわち出力信号当たり、又は機能値当たりの比較操作による決定機能）とに関して得られる情報の組合わせがモード情報であり、モード情報に基づいて駆動モードを決定する。この情報は、通常、多値であって、１つの論理ビットを介して表示可能であるだけではない。すべての論理的に考えられるモードが、与えられた実装内で有意義ではなく、好ましくは許容されるモードの数が制限される。つまり、実行ユニットが２つの場合（比較モードのみが存在する場合）、全情報を１つの論理ビットに凝縮することができる。
【００６１】
パフォーマンスモードから比較モードへの切り替えの際に、パフォーマンスモードにおいて、対応する異なる出力へ入力信号をコピーしていた実行ユニットを、比較モードにおいて、同じ出力へ入力信号をコピーするように切り替えることによって実現される。
【００６２】
上記の機能は、実行ユニットの部分システムによって実現される。パフォーマンスモードにおいて、部分システム内で考慮される全ての入力信号Ｎ１４ｉが直接関連する出力信号Ｎ１６ｉへと接続される。一方、比較モードにおいて、全ての入力信号Ｎ１４ｉが１つの出力へコピーされる。代替的に、この種の切り替えをペアリングを変更することによって実現することもできる。これは、本実施形態において、許されるモードの集合をこのように制限することができるにも関わらず、例えば、パフォーマンスモードと比較モードとを対象にすることができないことによって表される。しかし、常に、パフォーマンスモードから比較モード（及びその逆）への切り替えについて対象にすることができる。
【００６３】
これらのモード間で、ソフトウェアを介して制御されて、動的に駆動を切り替えることができる。その場合に、モードの切り替えは、特殊な切り替え機能、特殊なインストラクションシーケンス、明確に特徴づけられたインストラクションの実施を介して、又はマルチプロセッサシステムの実行ユニットの少なくとも１つによる所定のアドレスへのアクセスによって実現される。
【００６４】
図２には、本実施形態に係る切り替え及び比較ユニットＭ１００が示されている。より詳細には、２プロセッサシステム、又は２μＣシステム（つまり、２処理ユニットシステム）が示されている。但し、同システムにおいては、選択的に、信号の一部を省くこともできる。このシステムは、主に、２つの処理ユニット（Ｍ１１０、Ｍ１１１）と切り替え及び比較ユニットＭ１００とから構成される。各処理ユニットから、データ信号（Ｍ１２０、Ｍ１２１）とアドレス／制御信号（Ｍ１３０、Ｍ１３１）とが切り替え及び比較ユニットに入力される。各処理ユニットは、選択的に、切り替え及び比較ユニットからデータ信号（Ｍ１５０、Ｍ１５１）と制御信号（Ｍ１４０、Ｍ１４１）を返す。切り替え及び比較ユニットＭ１００は、データ信号（Ｍ１６０、Ｍ１６１）とステータス情報Ｍ１６９とを出力する。例えば、切り替え及び比較ユニットＭ１００は、データ信号（Ｍ１７０、Ｍ１７１）及び制御信号Ｍ１７９等の信号を受信し、それらの信号を処理ユニットへガイドすることもできる。
【００６５】
なお、データ信号Ｍ１７０及びＭ１７１、及び制御信号Ｍ１７９を介して、選択的に、処理ユニットに関係なく切り替え及び比較ユニットＭ１００の駆動モードが調節されるように制御することもできる。同様に、プロセッサ（処理ユニット）は、切り替え及び比較ユニットＭ１００内に出力する（例えば、データバスを介して出力する）データ信号Ｍ１２０及びＭ１２１と、アドレス及び制御信号Ｍ１３０及びＭ１３１（例えば、ライト）を介して駆動モードを調節することができる。例えば、パフォーマンスモード（比較なし）、又は比較モード（例えば、データ信号Ｍ１２０及びＭ１２１、及び／又は、周辺ユニットから入力されるデータ信号Ｍ１７０及びＭ１７１の比較処理を含む）。パフォーマンスモードにおいて、データ出力Ｍ１２０及びＭ１２１は、例えば、制御信号と組み合わされ、データ出力Ｍ１６０及びＭ１６１へガイドされる。逆に、入力されるデータ信号Ｍ１７０及びＭ１７１は、データ信号Ｍ１５０及びＭ１５１へガイドされる。
【００６６】
比較モードにおいて、出力が比較される。例えば、エラーのない場合だけデータ信号Ｍ１６０及びＭ１６１へガイドされる。その場合、選択的に２つの出力が利用されるか、又は２つのうちの一方のみが利用される。同様に、処理ユニットへガイドされる入力されたデータ信号Ｍ１７０、Ｍ１７１の検査も可能である。比較モードにおいて、信号の比較にエラーがある場合、エラー信号が生成される。例えば、エラー信号は、ダブルレール信号を用いて、エラーなく外部へ通知される（例えば、ステータス情報Ｍ１６９の構成部分）。ステータス情報Ｍ１６９は、駆動モード、又は実行ユニットが出力する信号の時間的なオフセットに関する情報を含むことができる。
【００６７】
予め定めることのできる（プログラミング可能な）タイムインターバル内で処理ユニットの比較データが準備されない場合、エラー信号がアクティブ化される。エラーの場合には、出力されるデータ信号Ｍ１６０及びＭ１６１を遮断（フェイルサイレンス動作；ｆａｉｌ  ｓｉｌｅｎｔ  ｈｏｌｄｓ  ｂａｃｋ）することができる。これは、デジタル信号についても、アナログ信号についても同様である。しかし、この出力制御ステップは、後からエラーを発見する可能性を考慮して、処理ユニットを遅延させない（中間記憶させない）ように、出力されるデータ信号Ｍ１２０及びＭ１２１を出力することもできる。この処理は、安全上、重要なシステムにおいて、エラー許容時間を超えるまで、すなわち（慣性的に）システムがエラーに反応して取り返しがつかなくなる前の補正の可能性がある間において許容される。
【００６８】
所定の記憶手段（ＵＶＥ）へガイドされない出力信号Ｍ１８０及びＭ１８１と、処理ユニットの内部の信号も、少なくとも、その計算された値に関して、この値を比較のために出力されるデータ信号Ｍ１２０及びＭ１２１として出力することにより比較することができる。同様な処理を、切り替え及び比較ユニットＭ１００を介さずに入力される入力信号Ｍ１９０及びＭ１９１によって実現することが可能である。
【００６９】
切り替え及び比較ユニットＭ１００を監視するために、選択された一部のデータ信号、又は全てのデータ信号Ｍ１６０及びＭ１６１について、それらをデータ信号Ｍ１７０及びＭ１７１、又は入力信号Ｍ１９０及びＭ１９１を介して読み直すことが可能である。従って、比較モードにおいて、切り替え及び比較ユニットＭ１００から出力される信号からエラーが検出されることを保証することができる。（オア結合において）切り替え及び比較ユニットＭ１００、処理ユニットＭ１１０及びＭ１１１がアクセスする適切な遮断パスによって、システム全体のフェイルサイレンス動作を実現することができる。
【００７０】
図３は、図２に示した切り替え及び比較ユニットＭ１００の可能な実装をより詳細に示した説明図である。切り替え及び比較ユニットＭ１００は、駆動モード（パフォーマンス又は比較）を表す少なくとも１つのビットを有するコントロールレジスタＭ２００と、比較モードにおけるエラー状態を表す少なくとも１つのビットを有するステータスレジスタＭ２２０を有している。ウェイト信号、及びインターラプト信号が、それぞれ２つの処理ユニットに対し、コントロールレジスタ内の他のビットによって制御される。その場合、例えば、同期目的が、駆動モード切り替えの準備のためなのか、又はエラー処理のためなのかによって、種々のインターラプトの間で区別される。
【００７１】
選択的に、例えば、内部又は外部のウォッチドッグを駆動するために処理ユニットの間で最大に許容される時間差（クロック周期の数）を有するコントロールレジスタＭ２４０と、時間差値（この時間差値は、例えば、データレジスタのオーバーフローを阻止するために、最も高速のプロセッサがウェイト信号又はインターラプト信号を用いて時々停止又は遅延されなければならないときに用いられる値である。）を有するコントロールレジスタＭ２４１とを含み、他のコントロールレジスタも設けられる。
【００７２】
ステータスレジスタＭ２２０内には、エラービットの他に、処理ユニット間のクロックオフセットが現在どのくらい大きいかという情報も記憶される。そのため、例えば、アドレス／制御信号のように、所定のアドレス領域を介して特徴的なデータ信号が最初に準備された場合は、常に、少なくとも１つのタイマーＭ２３０が処理ユニットによって始動される。さらに、該当するデータ信号が第２の処理ユニットによって準備された場合、常に、タイマーの値がステータスレジスタへ転送される。タイマーは、例えば、プログラムシーケンスが異なっても、ＷＣＥＴ（Ｗｏｒｓｔ  Ｃａｃｅ  Ｅｘｅｃｕｔｉｏｎ  Ｔｉｍｅ）に従って保証され、すべての処理ユニットがデータを供給しなければならないように調節される。タイマーが予め定められた値を上回った場合にエラー信号が出力される。
【００７３】
処理ユニットから出力されるデータ信号Ｍ１２０及びＭ１２１は、切り替え及び比較ユニットＭ１００内で、特に比較モードのために、それがデジタルのデータであって、クロックが正しく準備できない限りにおいて、バッファメモリＭ２５０及びＭ２５１内に記憶される。このバッファメモリは、ＦＩＦＯメモリとして形成することができる。このバッファメモリが１（レジスタ）の深度しか持たない場合、データ損失を回避するために、例えば、ウェイト信号によって、比較が行われるまで他の信号の出力が遅延される。
【００７４】
さらに、バッファメモリＭ２５０及びＭ２５１、ダイレクト入力されるデータ信号Ｍ１２０及びＭ１２１、又はデータ信号Ｍ１７０及びＭ１７１のデジタルデータを比較する比較ユニットＭ２１０が設けられている。この比較ユニットは、例えば、バッファメモリＭ２５０及びＭ２５１内でシリアルデータを受信し、パラレルデータに変換することができる。その後、比較ユニットＭ２１０内で比較される場合、シリアルのデジタルデータ（例えば、ＰＭＷ信号）も互いに比較することができる。同様に、非同期のデジタル入力信号であるデータ信号Ｍ１７０及びＭ１７１を付加的なメモリユニットＭ２７０及びＭ２７１を介して同期させることができる。
【００７５】
入力されるデータ信号Ｍ１２０及びＭ１２１の場合と同様にＦＩＦＯ内に一時バッファされる。パフォーマンスモードと比較モードとの間の切り替えは、コントロールレジスタ内のモードビットのセット又はリセットによって行われる。例えば、２つの処理ユニット内に、それに応じたインターラプトがもたらされる。比較自体は、準備されたデータ信号Ｍ１２０及びＭ１２１と、それに属するアドレス／制御信号Ｍ１３０及びＭ１３１によって促される。その場合、データ信号Ｍ１２０とアドレス／制御信号Ｍ１３０と、又はデータ信号Ｍ１２１とアドレス／制御信号Ｍ１３１と、からなる所定の信号が対応付けられたデータの比較を行うべきか否かを表す識別子として機能する。
【００７６】
これが、図１の単純な切り替えに対する他の実施形態である。ここでは、例えば、比較モードへ移行する場合にインターラプトルーチンを用いて種々の前準備が行われ、それによって２つの処理ユニットのために同一の初期条件が設定される。処理ユニットがその用意ができている場合に、その処理ユニットによってプロセッサ固有のレディビットがコントロールレジスタ内にセットされて、処理ユニットは、他の処理ユニットが準備完了をレディビットによって知らせるまで（図６のコントロールレジスタの説明も参照）、待機状態に留まる。
【００７７】
この比較ユニット内で、同様にアナログデータをそれに適した特殊なアナログ比較ユニットＭ２１１（ａｎａｌｏｇ  ｃｏｍｐａｒｅ  ｕｎｉｔ）内で互いに比較することができる。これは、アナログ信号の出力が互いに十分に同期して行われるか、又はアナログ比較ユニット内に実装されているＡＤＣによってデジタル化されたデータが記憶される（図１２〜図１４も参照）ことを前提としている。
【００７８】
同期化は、比較ユニットのデジタル出力（データ信号、アドレス／制御信号）が上述したように互いに比較されて、早すぎる処理ユニットを待たせることによって達成することができる。この目的のために、アナログ信号のソースとして処理ユニット内で処理されるデジタル信号も（これらの信号は外部では必要とされないかもしれないが）、出力されるデータ信号Ｍ１２０及びＭ１２１を介して切り替え／比較ユニットＭ１００へ入力されうる。アナログ信号の比較に加えて、この冗長な比較を実行することは、計算システム内のエラーを早い時期に予め認識することができるため、処理ユニットの同期化をさらに容易にすることを可能にする。
【００７９】
アナログ信号の比較は、処理ユニットのＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）に対する付加的なエラー認識を実現することができる。ＤＣＳＬアーキテクチャの他の構造において、この種の可能性は与えられていない。周辺ユニットから入力されるアナログ信号についても比較が可能である。特に、それが同じシステムパラメータの冗長なセンサ信号である場合、付加的な同期化措置は必要とされず、場合によっては、センサ信号の有効性を表示する信号のみが必要とされる。アナログ信号について、さらに比較処理の詳細を示す。
【００８０】
図４は、少なくとも（ｎ＋１）個の処理ユニットを有するマルチプロセッサシステムを示している。その場合、これらのコンポーネントの各々は、ここでも複数の部分処理ユニット（適当な付加コンポーネントを備えた、ＣＰＵ、ＡＬＵ、又はＤＰＳ）から形成されうる。これらの処理ユニットの信号は、図２に示す２システムにおいて説明されたのと実質的に同一であり、切り替え及び比較ユニットと結合されている。
【００８１】
従って、図４における全ての信号とコンポーネントは、図２の対応するコンポーネント及び信号と実質的に同一の意味を有している。切り替え及び比較ユニットＭ３００は、マルチプロセッサシステム内で、パフォーマンスモード（全ての処理ユニットが異なるタスクを処理する）、種々の比較モード（２つ又はそれより多い処理ユニットのデータが比較され、ずれている場合（不一致の場合）にエラーが通知される）、及び種々の投票モード（異なるように設定可能なアルゴリズムに従って偏差がある場合に多数決（つまり、一致する結果が多いものを正しいとする方法））の間で区別することができる。その場合、各処理ユニットについて、それがどのモードで動作しているか、及び他のどの処理ユニットと協働しているか、を別々に決定することができる。
【００８２】
次に、図６に示すコントロールレジスタについて説明し、切り替えがどのようにして正確に行われるかについて詳細に述べる。
【００８３】
図５は、（ｎ＋１）の処理ユニットを有するマルチプロセッサシステムのための切り替えユニットの可能な実施形態を示している。各処理ユニットについて、切り替え及び比較モジュールの制御ユニット内に少なくとも１つのコントロールレジスタＭ４４ｉ（ｉ＝１、…、ｎ）が設けられている。さらに、図６は、コントロールレジスタのセットについて説明するための説明図が示されている。ここで、コントロールレジスタＭ４４ｉは、それぞれコントロールレジスタＣｉに対応する。
【００８４】
コントロールレジスタについては種々の実施形態が考えられる。適当なビットコンビネーションを介して、エラー認識パターンを使用すべきか、エラー許容パターンを使用すべきか、を記述することができる。それぞれ切り替え及び比較ユニットＭ３００に掛ける手間とコストに応じて、さらに、どのタイプのエラー許容パターン（３から２、中央値、４から２、４から３、ＦＴＡ、ＦＴＭ…）を使用するか、も示すことができる。さらに、どの出力をスルー接続するか、も構成可能に形成することができる。どのコンポーネントがどのデータについて、このコンフィグレーションに影響を与えることができるか、に基づいて実施形態を形成することもできる。
【００８５】
関与する処理ユニットの出力信号が、切り替えユニット内で互いに比較される。信号は、必ずしもクロックに対して正しく処理される必要はないが、データの一時記憶が必要である。その場合に、種々の処理ユニットから切り替え及び比較ユニットに大きい時間差をもって与えられるデータを、切り替え及び比較ユニット内で比較することもできる。中間メモリ（例えば、ＦＩＦＯメモリとして形成；Ｆｉｒｓｔ  Ｉｎ−Ｆｉｒｓｔ  Ｏｕｔ、あるいは他のバッファ形態）を使用することによって、他の処理ユニットがデータを準備できていない間、１つの処理ユニットから複数のデータを受信することもできる。
【００８６】
その場合、２つの処理ユニットの同期性の尺度が、ＦＩＦＯメモリの充填状態である。所定の充填状態を上回った場合、処理の進み方が遅い処理ユニットを待機するため、処理が最も進んでいる処理ユニットが、ウェイト信号、又は適当なインターラプトルーチンに応じて停止される。その場合、監視を処理ユニットに提供可能なすべての外部の信号にも広げるべきである。それは、アナログ信号又はＰＷＭ信号も含む。そのために切り替え及び比較ユニット内に、この種の信号の比較を許す構造が設けられる。付加的に、比較すべきデータ間の最大の時間偏差を予め定めておき、少なくとも１つのタイマーによって監視することが可能である。
【００８７】
例えば、２つ以上の処理ユニットが共通の切り替え及び比較ユニットによって互いに接続される場合、これら処理ユニットの各々のために、又は全処理ユニットのために、コントロールレジスタが必要である。このコントロールレジスタの特徴的な形態が、図６に示されている。
【００８８】
それぞれ、コントロールレジスタＣｘの下方の（ｎ＋１）番目に位置するビットＢ５００ｘからＢ５０ｎｘまでが、（ｎ＋１）番目のプロセッサ又は処理ユニットに対応付けられている。コントロールレジスタＣｘのビットＢ５１４ｘは、比較又は投票とパラレル作業との間での切り替え、つまり、図１に示すバイナリ信号Ｂ１６の値に対応する。ビットＢ５１３ｘは、該当する処理ユニットが比較の準備ができているか否か（Ｒｅａｄｙ）を表示する。また、ビットＢ５１２ｘは、同期化信号（ウェイト又はインタラプト；ＷＡＩＴ又はＩＮＴＥＲＲＵＰＴ）を制御する。そして、ビットＢ５１１ｘは、該当する処理ユニットｘをインターラプトによって比較の準備をさせるために利用することができる。同様に、ビットＢ５１１０ｘは、処理ユニットをパラレルモードへ戻すためのインターラプトを制御する。
【００８９】
コントロールレジスタＣｋのビットＢ５０ｉｋとビットＢ５０ｋｋとが１にセットされている場合（０≦ｉ、ｋ≦ｎ）、この実施形態において、処理ユニットｉの出力が処理ユニットｋの出力と比較されるべきことを意味している。さらに、ビットＢ５０ｊｋも１に等しい場合、ｉ、ｊ及びｋの間で投票が行われ、投票結果がＵＶＥの出力ｋに出力される（０≦ｉ、ｊ、ｋ≦ｎ）。そのため、各グループの処理ユニットについて、図５の説明で例示されているように、投票又は過半数比較の特徴的な種類を定めることができる。例えば、ＵＶＥの出力ｋに投票結果を出力させようとする場合、比較すべき、又は投票すべき処理ユニットｉ（コントロールレジスタＣｋ内）に対応する全てのビットＢ５０ｉｋがセットされなければならない。他の出力へのパラレルな出力も可能である。
【００９０】
コントロールレジスタｉ（０≦ｉ≦ｎ）のＢ５０ｉｉが１の場合は、比較ユニットの出力ｉがアクティブになるべきことを意味している。全てのコントロールレジスタＣｉが該当するメモリ箇所のビットＢ５０ｉｉ（ｉ＝０、１、…、ｎ）内でだけ１である場合、全ての処理ユニットは、任意の異なるプログラムと専用の出力信号とを有するパフォーマンスモードで駆動する。すべての下方（ｎ＋１）番目に位置するビットＢ５０ｉｋが１に等しい場合（ｉ＝０、１、…、ｎ）、さらに、ビットＢ５１４ｋがセットされている場合、すべての処理ユニットの出力信号が多数決（投票）によって選択されて、ＵＶＥの出力ｋへ出力される。なお、ｎ＝１である場合には比較のみが行われる。
【００９１】
以下の説明では、複数の処理ユニットを有するシステム内で比較／投票へ移行する場合のシーケンスの例について説明する。
【００９２】
比較又は投票をアクティブ化するために、コントロールレジスタＣｉ内にビットＢ５１４ｉがセットされる。このビットは、処理ユニット自体によっても、或いは、所定のシステム状態、時間条件、又は他の条件（例えば、所定のメモリ領域へのアクセス、エラー、又は非蓋然性等）に応じて、切り替え及び比較ユニットからセットすることもできる。
【００９３】
ビットＢ５１４ｉと共に、ビットＢ５０ｉｉとビットＢ５０ｋｉとがセットされる場合、ＵＶＥによって自動的にビットＢ５１１ｉとビットＢ５１１ｋとがセットされ、それによって処理ユニットｉとｋ内でインターラプトが作動される。このインターラプトに応じて、処理ユニットが所定のプログラム部分へジャンプし、比較モードへ移行するための所定の初期化ステップが実施される。その後、切り替え及び比較ユニットへ応答（Ｒｅａｄｙ信号）が出力される。
【００９４】
Ｒｅａｄｙ信号は、処理ユニットの各々に対応するコントロールレジスタＣｉ内のインターラプトビットＢ５１１ｉの自動的なリセットを実現すると同時に、ウェイトビットＢ５１２ｉのセットを実現する。関与する処理ユニットのすべてのウェイトビットがセットされている場合、それらが切り替え及び比較ユニットによって同時にリセットされる。その後、処理ユニットが、監視すべきプログラム部分の処理を開始する。ある実施形態において、セットされたビットＢ５１４ｉを有するコントロールレジスタＣｉへの書込みが、ロック（ＨＷ、又はＳＷ）によって阻止される。この方法を適用すると、処理の間、比較器のコンフィグレーションが変更できない効果をもたらす。
【００９５】
コントロールレジスタＣｉ内の変更は、ビットＢ５１４ｉのリセット後に初めて可能になる。このリセットは、ノーマルモード（パラレルな作業方法）へ移行するために、すべての関与する処理ユニットのコントロールレジスタ内にビットＢ５１０ｘをセットすることによって、該当する処理ユニット内にインターラプトをもたらす。
【００９６】
全てのコントロールレジスタが有する相互の一貫性は、ユーザー設定に応じて監視され、エラーの場合は、ステータス情報に含まれるエラー信号が生成される。例えば、１つの処理ユニットが、複数の独立した比較又は投票プロセスのために使用されてはならないのである。なぜなら、同期化が保証されないからである。しかし、データ信号が出力されず、等しくない場合には、エラー信号を発生させるためだけに複数の処理ユニットを比較することも考えられる。
【００９７】
他の実施形態においては、比較又は投票に関与する処理ユニットのうち、複数又は全てのコントロールレジスタ内の入力が同様に実行され、これらの処理ユニットの該当するビットは、例えば、出力を制御する専用のビットｉを除いて、同種にセットされる。
【００９８】
図７には、中央の投票のための投票ユニットＱ１００が示されている。投票は、適切なハードウェアによっても、ソフトウェア的に実施することもできる。そのために投票アルゴリズム（例えば、ビットが正しい投票）が前もって定められる。その場合、投票ユニットＱ１００には、複数の信号Ｑ１１０、Ｑ１１１、及びＱ１１２が入力され、これらの信号から、投票（例えばｎ個の信号からｍ個の信号を選択）を実施した結果得られる出力信号Ｑ１２０が形成される。
【００９９】
比較する際、エラーが発生した場合に、該当するコントロールレジスタ内にエラービットがセットされる。また、投票の際、該当する処理ユニットのデータは無視される。なお、単純な比較においては、出力が遮断される。
【０１００】
プログラミングされた時間の経過前に間に合うように準備されなかった全てのデータは、エラーと同様に処理される。エラービットのリセットは、システムによって行われ、場合によっては該当する処理ユニットの再統合を可能にする。
【０１０１】
図８に示すように、処理ユニット及び／又は投票者が空間的に集中して配置されていない場合、適切なバスシステムと組み合わせて分散した投票も可能である。図８において、分散した投票ユニットＱ２００は、制御ユニットＱ２１０によって管理される。投票ユニットは、バスシステムＱ２２１及びＱ２２２を介して結合されており、これらのバスシステムを介してデータを入手し、それをまたバスシステムへ出力する。
【０１０２】
アクティブな出力ビットを有するコントロールレジスタ内の比較又は投票ビットのリセットは、関与する処理ユニット内にインターラプトをもたらし、それら処理ユニットがパラレルな作業方法に戻される。その場合、各処理ユニットは、別々に管理され、異なるジャンプインアドレスを有することができる。その場合、プログラム処理は、同一のプログラムメモリから行うことができる。しかし、アクセスは別々であって、通常異なるアドレスで行われる。パラレルなモードに比較して、安全上の重要な部分が少ない限りにおいて、二重化された安全部分を有する専用のプログラムメモリの方が複雑さが少ないか否かが判断される。データメモリも、パフォーマンスモードにおいて共通に利用することができる。その場合、アクセスは、例えば、ＡＨＢ／ＡＢＰバスを用いて順次行われる。
【０１０３】
特徴的な構成として、さらに、エラービットがシステムによって評価されなければならないことについて述べる。エラー場合、安全な遮断を保証するために、安全上の重要な信号は、適切な形式で冗長に実現されなければならない（例えば２から１コード）。
【０１０４】
図１、図２、図３、図４、及び図５に示すＵＶＥにおいて、処理ユニットが、互いに一定の位相関係にある同一又は互いに導き出されたクロックで働くものと仮定されていた。また、処理ユニットのために、位相関係が変化する異なる発振器、及びジェネレータのクロックが使用される場合、そして、それらがクロックドメインを代える場合には、それらが発生する信号を同期させなければならない。そこで、図９に示すような同期化装置Ｍ８００が利用される。特に、デジタルデータを安全に格納し、かつ、比較するためには、同期化装置Ｍ８００が必要であり、それは、信号フロー内の任意の箇所に設けることが可能である。
【０１０５】
一方、これはデータを準備した処理ユニットのクロックＭ８３０に基づいてデータＭ８２０を格納することを保証する。その場合、格納されたデータを読み取るためには、データＭ８４０を処理したクロックが利用される。この種の同期化装置Ｍ８００は、複数のデータを格納することができるようにするために、ＦＩＦＯメモリにより形成することができる（図９を参照）。例えば、データの同期化だけでは十分ではなく、データの準備信号も受信クロックによって同期化される。
【０１０６】
そのため、図１０に示すように、要請信号Ｍ８５０とクィット信号Ｍ８８０とにより、引渡しを保証するハンドシェークインターフェイスが必要である。この種のインターフェイスは、あるクロックドメインから他のクロックドメインへのデータの安全な伝送を保証するため、クロックドメインが変化する場合に常に必要とされる。例えば、書込みの際に、データＭ８２０が領域Ｑ３０５から、クロックＭ８３０で同期化装置（レジスタセル）Ｍ８００へ同期して提供される。なお、書込みを要請する要請信号Ｍ８５０はデータの準備を表示する。
【０１０７】
この書込みを要請する要請信号は、領域Ｑ３０５からクロックＭ８６０でメモリ素子Ｍ８０１へ引き渡され、それが同期化された信号Ｍ８７０として、データの準備を表示する。それに続いて、クロックＭ８６０の次のアクティブなクロック端で、同期化されたデータＭ８４０が引き渡され、確認信号（又はクィット信号）Ｍ８８０が返信される。この確認信号は、他のメモリ素子Ｍ８０１内でクロックＭ８３０によって信号Ｍ８９０に同期され、それによってデータの準備が終了する。その後、新しいデータを該当するレジスタ内へ書き込むことができる。これらのインターフェイスの特徴的な部分は、クィット信号を待機する必要なしに、付加的なコード化によって高速に働くことができる点にある。
【０１０８】
なお、メモリ素子Ｍ８００は、ＦＩＦＯメモリ（Ｆｉｒｓｔ−Ｉｎ，Ｆｉｒｓｔ−Ｏｕｔ）として形成されている。
【０１０９】
図１１〜図１４は、アナログ信号を比較するための回路を示す。この回路は、比較すべきアナログ信号を供給する処理ユニットが相互に、比較が有意義であるように、同期化されていることを前提としている。同期化は、図１に示した対応する信号Ｂ４０と信号Ｂ４１とによって達成することができる。
【０１１０】
図１１は、差動増幅を示している。この素子を用いて、２つの電圧を互いに比較することができる。
【０１１１】
その場合、演算増幅器Ｂ１００は、その負の入力Ｂ１０１に信号Ｂ１４１が接続（つまり、入力）され、その信号は、値Ｒｉｎを有する抵抗Ｂ１１０を介して入力信号Ｂ１１１と接続されており、その入力信号に電圧値Ｖ１が印加されている。正の入力Ｂ１０２は、信号Ｂ１４２と接続されており、その信号が値Ｒｉｎを有する抵抗Ｂ１２０を介して入力信号Ｂ１２１と接続されており、その入力に電圧値Ｖ２が印加されている。この演算増幅器の出力Ｂ１０３が出力信号Ｂ１９０と接続されており、その出力信号は、電圧値Ｖｏｕｔを有する。信号Ｂ１９０は、値Ｒｆを有する抵抗Ｂ１４０を介して信号Ｂ１４１と接続されており、信号Ｂ１４２は、値Ｒｆを有する抵抗Ｂ１３０を介して信号Ｂ１３１と接続されており、その信号は、アナログ基準点Ｖａｇｎｄの電圧値を有している。出力電圧は、上記の電圧及び抵抗値を用いて、以下の式に従って計算することができる。
【０１１２】
【数１】
2008518305.tif 000003
【０１１３】
差動増幅器は、通常のＣＭＯＳの場合と同様に、正の駆動電圧で駆動される場合、アナロググラウンドＶａｇｎｄとして、駆動電圧とデジタルグラウンドの間の電圧、つまり、通常平均の電位が選択される。２つのアナログ入力電圧Ｖ１とＶ２とが僅かしか異なっていない場合、出力電圧Ｖｏｕｔは、アナロググラウンドに対して僅かな差Ｖｄｉｆｆのみを有する（正又は負）。
【０１１４】
図１２又は図１３に示すように、２つの比較器を用いると、出力電圧がＶａｇｎｄ＋Ｖｄｉｆｆの上にあるか、或いはＶａｇｎｄ−Ｖｄｉｆｆの下にあるか、さらには、アナログ基準点にあるかが調べられる。その場合、図１２では、入力信号Ｂ２２１が値Ｒ１を有する抵抗Ｂ１５０を介して信号Ｂ２４２と接続されており、その信号が演算増幅器Ｂ２００の正の入力Ｂ２０２と接続されている。さらに、信号Ｂ２４２が値Ｒ２を有する抵抗Ｂ１６０を介して信号Ｂ２３１と接続されており、その信号がデジタル基準電位Ｖｄｇｎｄとして利用される。演算増幅器の負の入力Ｂ２０１は、入力信号２１１と接続されており、それが基準電圧Ｖｒｅｆの電圧値を有する。演算増幅器Ｂ２００の出力Ｂ２０３は、出力信号Ｂ２９０と接続されており、それが電圧値Ｖｏｂｅｎを有する。
【０１１５】
図１３を参照すると、上記と同様に、入力信号Ｂ３２１が、値Ｒ３を有する抵抗Ｂ１７０を介して信号Ｂ３４２と接続されており、その信号が、演算増幅器Ｂ３００の負の入力Ｂ３０１と接続されている。この信号Ｂ３４２は、さらに、値Ｒ４を有する抵抗Ｂ１８０を介して信号Ｂ３３１に接続されており、その信号もデジタルの基準電位Ｖｄｇｎｄを有する。演算増幅器Ｂ３００の正の入力Ｂ３０２は、入力信号Ｂ３１１と接続されており、その信号が基準電圧Ｖｒｅｆの電圧値を有する。演算増幅器Ｂ３００の出力Ｂ３０３は、出力信号Ｂ３９０と接続されており、それが電圧値Ｖｕｎｔｅｎを有する。
【０１１６】
これは、抵抗Ｂ１５０、Ｂ１６０、Ｂ１７０、及びＢ１８０の抵抗値Ｒ１、Ｒ２、Ｒ３及びＲ４が、信号Ｂ２１１と信号Ｂ３１１とに印加される固定の基準電圧Ｖｒｅｆに対して、以下のような関係にあることにより達成される。
【０１１７】
【数２】
2008518305.tif 000004
【０１１８】
その場合、Ｖ２ｍａｘは、信号Ｂ１２１におけるＶ２の最大許容電圧値であり、Ｖ１ｍｉｎは、信号Ｂ１１１におけるＶ１の最小許容電圧値である。基準電圧源は、外部から提供することが可能であり、また、内部で実現されるバンドギャップ（温度補償され、かつ駆動電圧に依存しない基準電圧）によって実現することができる。式（４）に示す最大で許容される差Ｖｄｉｆｆは、最大の正の偏差Ｖ２ｍａｘと付属の最大の負の偏差Ｖ１ｍｉｎとにより定められる。すなわち、（Ｖ２ｍａｘ−Ｖ１ｍｉｎ）が、互いに比較されるべき冗長なアナログ信号の最大許容電圧偏差である。
【０１１９】
２つの信号Ｂ２９０又はＢ３９０における電圧値の一方（Ｖｏｂｅｎ又はＶｕｎｔｅｎ）が正である場合、アナログ信号に許容される、より大きい偏差が存在する。従って、このアナログ信号を供給するプロセッサが同期されている限りにおいて、エラーが存在し、そのエラーは記憶されなければならず、場合によっては出力信号のオフをもたらす。同期性は、例えば、該当する処理ユニットのコントロールレジスタ内でレディ信号がアクティブであり、又は該当するアナログ信号の所定の状態と、それに伴って比較される値とを識別できることを示す所定のデジタル信号がＵＶＥへ送信された場合に与えられている。
【０１２０】
図１４には、エラーを記憶する回路が示されている。この回路において、２つの入力信号Ｂ３９０とＢ２９０とがＮＯＲ回路Ｂ４１０（後段のインバータを有する論理的ＯＲ回路）を介して出力信号Ｂ４１１に結合される。この出力信号Ｂ４１１は、ＮＯＲ素子Ｂ４２０内で入力信号Ｂ４２１と出力信号Ｂ４２１とに結合される。この出力信号Ｂ４２１がＯＲ回路Ｂ４３０内で入力信号Ｂ４０１と出力信号Ｂ４３１とに結合される。この出力信号がメモリ素子（Ｄフリップフロップ）Ｂ４００に対する入力信号として用いられる。このメモリ素子Ｂ４００の出力信号Ｂ４０１は、値１でエラーを表示する。
【０１２１】
メモリ素子（Ｄフリップフロップ）Ｂ４００は、信号Ｂ３９０又は信号Ｂ２９０における２つの電圧値Ｖｕｎｔｅｎ又はＶｏｂｅｎの一方が正であり、デジタルの信号として値ｈｉｇｈを有し、信号Ｂ４２１がアクティブでなく、かつ、リセットのための信号Ｂ４０２が印加されていない場合、クロックＢ４０３で１を記憶する。エラーは、信号リセットが少なくとも一度アクティブになるまで記憶される。注意すべきことは、図１１〜図１３に示す回路を設計する場合に、抵抗を互いにマッチングさせることである。すなわち、ＲｆとＲｉｎ、Ｒ１とＲ２、及びＲ３とＲ３の抵抗比ができるだけ製造誤差に関係なく一定になるように設計する必要がある。信号Ｂ４２１を用いると、回路がアクティブになるべきか、あるいは、比較を行うべきではないか、処理ユニットの同期化が行われるべきか、を制御することができる。信号Ｂ４０２は、その前のエラーをリセットし、新しい比較を可能にする。
【０１２２】
図１５は、ＡＤＣを示している。このＡＤＣは、例えば、変換速度、精度、精細度、故障耐性、線形性、及び周波数スペクトルのような、それぞれすでにある要請に応じて、種々の既知の変換方法を用いて実現することができる。例えば、逐次的な近似の原理を選択することが可能であり、そこではアナログ信号がデジタルアナログ変換器（ＤＡＣ）から生成された信号と比較器を用いて比較される。その場合、ＤＡＣのデジタルの入力ビットが系統的にＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；最上位のビット）からＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ；最下位のビット）まで、試験的にｈｉｇｈにセットされ、ＤＡＣのアナログ出力信号がアナログ入力信号（変換すべき信号）よりも高い値を有する場合にリセットされる。
【０１２３】
ＤＡＣは、ＬＳＢからＭＳＢまで、そのデジタルビットに応じて、抵抗又は容量を重み付け１、２、４、８、１６、…をもって、次に高いビットのセットが常にその前の２倍の大きさの作用をアナログ値に与えるように制御する。全てのビットが試験的にセットされ、或いは、再びリセットされた後、デジタルワードの値は、アナログ入力信号のデジタルの表現に対応する。より高い速度要請のため、連続的なデータフローにおいて、連続的にアナログ信号を処理し、シリアルのデジタル信号を出力する変換器を使用することもできる。その場合、そのデジタル信号は、そのアナログデータフローをシリアルのビット列によって近似される。ここでは、デジタルワードは、シフトレジスタに記憶されているビット列によって表現される。
【０１２４】
しかし、この種の変換器は、一定の値を処理することはできないため、変換期間内でアナログ信号が常に変化することを前提としている。
【０１２５】
より低い速度要請のためには、例えば入力電圧又は入力電流を用いてそれに応じた、積分器へ接続されるコンデンサの一定の充電又は放電をもたらす、計数原理に基づく変換器も利用することができる。そのため、必要な時間が測定され、基準電圧源、又はそれに対応する基準電圧を用いて同じコンデンサ（積分器）を放電又は充電させるために必要とされる時間に対する比（つまり、１／必要な時間）が導出される。この単位時間当たりのクロックが測定され、必要とされるクロック数がアナログ入力値のための尺度となる。この種の方法は、例えば、デュアルスロープ方法（ｄｕａｌ  ｓｌｏｐｅ）と呼ばれ、同方法において、第１の側面（ｓｌｏｐｅ）がアナログ値に応じた放電によって定められ、第２の側面が基準値に応じた再充電によって定められる（ｈｔｔｐ：／／ｗｗｗ．ｅｘｓｔｒｏｍ．ｃｏｍ／ｊｏｕｒｎａｌ／ａｄｃ／ｄｓａｄｃ．ｈｔｍｌを参照されたい）。
【０１２６】
図１５に示すＡＤＣＢ６００は、アナログ信号を準備したプロセッサの出力信号であるトリガー信号Ｂ６０２と、選択的に識別子Ｂ６０３によって制御される。また、その識別子は、複数のアナログ信号の区別を可能にするため、準備されたアナログ信号の種類に関する情報を与える。トリガー信号Ｂ６０２に応じて、変換されたアナログ値が、メモリ領域Ｂ６４０が有するレジスタＢ６１０へデジタル値として引き渡される。それと共に、メモリ領域Ｂ６２０内に格納される識別子Ｂ６０３、及びメモリ領域Ｂ６３０内に格納される付加的な信号Ｂ６０４（１であると、アナログ値と識別）がレジスタＢ６１０に引き渡される。メモリ領域Ｂ６４０は、複数の値が格納され、最初に格納された値が最初に出力されるべき場合、好ましくはＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ，  Ｆｉｒｓｔ−Ｏｕｔ）としても実現することができる。
【０１２７】
メモリ領域Ｂ６４０は、デジタル値のためにも、デジタル変換されたアナログ値のためにも利用される。その場合、全てのデジタル値は、Ａ＝１を有するデジタル化されたアナログ値から区別するため、メモリ領域Ｂ６３０に示すように、ＭＳＢの箇所において１ビットＡ＝０だけ補足される（例えば、図１６及び図１７を参照）。トリガー信号Ｂ６０２も識別子Ｂ６０３も、例えば、プロセッサｉのデジタル出力データＯｉの構成部分である。図１６は、格納されるデジタル化されたアナログ値の部分が、メモリ領域にどのように格納されるか、を説明するための説明図である。ここで、Ｂ７１０は、デジタル化されたアナログ値自体である。また、Ｂ７２０は、付属の識別子である。そして、Ｂ７３０は、アナログビットである。例えば、Ｂ７３０には１が格納される。図１７は、同じメモリ領域に格納されるデジタル値の変形例を示した。
【０１２８】
Ｂ８１０内には、デジタル値自体が記憶され、Ｂ８２０にはそれに対して選択的に、そもそもデジタル値を比較すべきか、について情報を与える識別子、あるはまた比較のための他の条件を格納することができる。Ｂ８３０内には、それがデジタル値であることを特徴づけるために、値０が格納されている。
【０１２９】
ここでは、一時記憶されているデジタル及びアナログ信号を比較するために、格納の順序とＡビット（Ｂ７３０又はＢ８３０）、及び識別子Ｂ７２０又はＢ８２０が、変換されたデジタル値Ｂ７１０又はデジタル値Ｂ８１０と組み合わせて調べられる。例えば、異なるビット幅によって、アナログ信号とデジタル信号とを別々のメモリ（例えば、２つのＦＩＦＯ）に収容することも可能である。その場合、比較は、事象制御されて行われる。つまり、プロセッサの値がＵＶＥへ伝送された場合、常に、他の関与するプロセッサがこの種の値をすでに準備しているか否かが調べられる。
【０１３０】
否定の場合、値が該当するＦＩＦＯ又はメモリに格納されるが、他の場合、直接比較が実施される。ここでもＦＩＦＯをメモリとして用いることができる。比較は、例えば、関与するＦＩＦＯが空でない場合、常に終了される。関与するプロセッサ、又は処理ユニットが２つ以上の場合に、投票によって、全ての信号が分配を許されるか（ｆａｉｌ  ｓｉｌｅｎｔ  ｖｅｒｈａｌｔｅｎ）、又はエラー信号によってのみ、エラー状態が知らされるかが求められる。
【図面の簡単な説明】
【０１３１】
【図１】本発明の一実施形態に係る２つの処理ユニットのための切り替え及び比較ユニットの基本機能を説明するための説明図である。
【図１Ａ】同実施形態に係る比較器を説明する説明図である。
【図１Ｂ】同実施形態に係る切り替え及び比較ユニットのを説明する説明図である。
【図１Ｃ】同実施形態に係る比較器の他の構成を説明する説明図である。
【図２】同実施形態に係る２つの処理ユニットのための切り替え及び比較ユニットの詳細な表示を説明する説明図である。
【図３】同実施形態に係る２つの処理ユニットのための切り替え及び比較ユニットの実現可能な構成について説明する説明図である。
【図４】同実施形態に係る２つより多い処理ユニットのための切り替え及び比較ユニットをさらに詳細に説明する説明図である。
【図５】同実施形態に係る２つより多い処理ユニットのための切り替え及び比較ユニットの実現可能な構成を説明する説明図である。
【図６】同実施形態に係るコントロールレジスタの構成例を示す説明図である。
【図７】同実施形態に係る中央の投票のための投票ユニットを示す説明図である。
【図８】同実施形態に係る分散投票のための投票ユニットを示す説明図である。
【図９】同実施形態に係る同期化素子を示す説明図である。
【図１０】同実施形態に係るハンドシェークインターフェイスを示す説明図である。
【図１１】同実施形態に係る差動増幅器を示す説明図である。
【図１２】同実施形態に係る正の電圧差のための比較器を示す説明図である。
【図１３】同実施形態に係る負の電圧差のための比較器を示す説明図である。
【図１４】同実施形態に係るエラーを記憶する回路を示す説明図である。
【図１５】同実施形態に係る出力レジスタを有するアナログ−デジタルコンバータを示す説明図である。
【図１６】同実施形態に係る識別子とアナログビットを有するデジタル変換されたアナログ値を説明するための説明図である。
【図１７】同実施形態に係るデジタルビットを有するデジタルワードとしてのデジタル値を説明するための説明図である。
【図１】
2008518305.tif 000005
【図１ａ】
2008518305.tif 000006
【図１ｂ】
2008518305.tif 000007
【図１ｃ】
2008518305.tif 000008
【図２】
2008518305.tif 000009
【図３】
2008518305.tif 000010
【図４】
2008518305.tif 000011
【図５】
2008518305.tif 000012
【図６】
2008518305.tif 000013
【図７】
2008518305.tif 000014
【図８】
2008518305.tif 000015
【図９】
2008518305.tif 000016
【図１０】
2008518305.tif 000017
【図１１】
2008518305.tif 000018
【図１２】
2008518305.tif 000019
【図１３】
2008518305.tif 000020
【図１４】
2008518305.tif 000021
【図１５】
2008518305.tif 000022
【図１６】
2008518305.tif 000023
【図１７】
2008518305.tif 000024
【国際調査報告】
2008518305.tif 000025
2008518305.tif 000026
2008518305.tif 000027
2008518305.tif 000028
2008518305.tif 000029
2008518305.tif 000030