(57)【要約】一連のアルゴリズムによってそれぞれが定義される複数の通信プロトコルのいずれか１つに従って符号化された信号を処理する際に使用するためのチップ・アーキテクチャが、開示される。チップ・アーキテクチャは、通信プロトコル群の各プロトコルの物理レイヤを実施するために必要な異なるアルゴリズムを実施する際に使用するための、それぞれが再使用可能で再構成可能な機能ブロックの形態の、複数のメガファンクションと、プロトコル群の各プロトコルで符号化された信号を処理するために、必要なメガファンクションを互いに接続するよう、制御信号を選択するように応答するように構成された複数のスイッチとを含む。好ましくは、同一のメガファンクションの少なくともいくつかは、２つ以上のプロトコルのアルゴリズムに対して使用される。
2008506287.tif 000002
【特許請求の範囲】
【請求項１】
一連のアルゴリズムによってそれぞれが定義される複数の通信プロトコルのいずれか１つに従って符号化された信号を処理する際に使用するためのチップ・アーキテクチャであって、
前記通信プロトコル群の各プロトコルの物理レイヤを実施するために必要な異なるアルゴリズムを実施する際に使用するための、それぞれが再使用可能で再構成可能な機能ブロックの形態の、複数のメガファンクションと、
前記プロトコル群の各プロトコルで符号化された前記信号を処理するために、前記必要なメガファンクションを互いに接続するよう、制御信号を選択するように応答するように構成された複数のスイッチとを含み、同一のメガファンクションの少なくともいくつかは、２つ以上のプロトコルのアルゴリズムに対して使用されるアーキテクチャ。
【請求項２】
前記メガファンクションの少なくともいくつかは、パラメータ化され、前記メガファンクションの少なくともいくつかのメガファンクションのパラメータは、前記通信プロトコルに応じて動的に変更されるように適合される請求項１に記載のチップ・アーキテクチャ。
【請求項３】
前記メガファンクションを互いに接続するバス群をさらに含み、前記バス群の少なくともいくつかのバスのサイズは、前記通信プロトコルに応じて動的に変更されるように適合される請求項２に記載のチップ・アーキテクチャ。
【請求項４】
前記パラメータ化されたメガファンクションのパラメータを変更するための前記制御信号は、メモリの中に格納される請求項２に記載のチップ・アーキテクチャ。
【請求項５】
前記パラメータ化されたメガファンクションのパラメータを変更するための前記制御信号は、チップ・アーキテクチャの外からオンラインで挿入される請求項２に記載のチップ・アーキテクチャ。
【請求項６】
前記制御信号は、メモリの中に格納される請求項１に記載のチップ・アーキテクチャ。
【請求項７】
前記制御信号は、チップ・アーキテクチャの外からオンラインで挿入される請求項１に記載のチップ・アーキテクチャ。
【請求項８】
前記メガファンクションの間の相互接続ネットワークと、
前記メガファンクション、および前記メガファンクション間の相互接続ネットワークを再構成して、処理される前記信号の前記プロトコルに関連する前記パラメータおよび前記アルゴリズムを設定するようにするための信号セットを格納するためのメモリとをさらに含む請求項１に記載のチップ・アーキテクチャ。
【請求項９】
チップ・アーキテクチャによって処理される前記信号の前記プロトコルを特定し、前記必要な制御信号を印加して、前記特定されたプロトコルに従って前記信号を処理するために、前記スイッチ群を構成し、前記必要なメガファンクション群を互いに接続するように構成されたアナライザをさらに含む請求項１に記載のチップ・アーキテクチャ。
【請求項１０】
前記アナライザは、システム・アーキテクチャによって実行されるアルゴリズムである請求項９に記載のチップ・アーキテクチャ。
【請求項１１】
前記アナライザは、チップ・アーキテクチャによって処理される前記信号の強度を調べるためのアルゴリズムである請求項１０に記載のチップ・アーキテクチャ。
【請求項１２】
前記アナライザは、前記システム・アーキテクチャに対するユーザ入力に応答する請求項９に記載のチップ・アーキテクチャ。
【請求項１３】
前記信号の前記プロトコルを検出し、それに相応して前記スイッチ群を操作し、前記メガファンクションを構成するためのコントロールをさらに含む請求項１に記載のチップ・アーキテクチャ。
【請求項１４】
前記信号を処理するための前記プロトコルは、通信標準間のハンドオフ・プロトコルによって特定される請求項１に記載のチップ・アーキテクチャ。
【請求項１５】
少なくとも１つのプロトコルは、前記プロトコルの異なる段階において、受信／送信条件の変化に応じて、同一のアルゴリズムを実施する請求項１に記載のチップ・アーキテクチャ。
【請求項１６】
少なくとも１つのプロトコルは、前記プロトコルの同一の段階の異なるメガファンクションにおいて、受信／送信条件の変化に応じて、同一のアルゴリズムを実施する請求項１に記載のチップ・アーキテクチャ。
【請求項１７】
一連のアルゴリズムによってそれぞれが定義される複数のプロトコルのいずれか１つに従って符号化された信号を処理する際に使用するためのチップ・アーキテクチャであって、
複数のメガファンクションと、
前記プロトコル群の各プロトコルで符号化された前記信号を処理するために、必要なメガファンクションを選択的に互いに接続するように構成された複数のスイッチと、
処理されるべき前記信号の前記プロトコルに応じて前記スイッチ群に印加される制御信号を格納するためのメモリとを含むアーキテクチャ。
【請求項１８】
前記メガファンクションの１つまたは複数は、前記信号の直交変換がかかわるアルゴリズムを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項１９】
前記メガファンクションの１つまたは複数は、正弦変換および余弦変換がかかわるアルゴリズムを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項２０】
前記メガファンクションの１つまたは複数は、ヒルベルト変換がかかわるアルゴリズムを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項２１】
前記メガファンクションの１つまたは複数は、ウォルシュ関数がかかわるアルゴリズムを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項２２】
前記メガファンクションの１つまたは複数は、フーリエ変換がかかわるアルゴリズムを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項２３】
前記メガファンクションの１つまたは複数は、ウォルシュ・アダマール変換がかかわるアルゴリズムを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項２４】
前記メガファンクションの１つまたは複数は、前記信号を定義するトレリスの処理を実行するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項２５】
前記メガファンクションの１つまたは複数は、最小／最大重みパスの探索、ＭＡＰを計算するためのＢＣＪＲアルゴリズム、および信念伝播アルゴリズムを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項２６】
前記メガファンクションの１つまたは複数は、行列ベクトル演算を実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項２７】
前記メガファンクションの１つまたは複数は、有限体および／または無限体における行列ベクトル演算を実施するように構成された請求項２６に記載のチップ・アーキテクチャ。
【請求項２８】
前記メガファンクションの１つまたは複数は、多項式の畳み込み、およびベクトル座標置換を含む前記行列ベクトル演算によってサポートされる、さらなる演算を実施するように構成された請求項２６に記載のチップ・アーキテクチャ。
【請求項２９】
前記メガファンクションの少なくとも１つまたは複数は、行列にベクトルを掛けること、ベクトルのスカラ積、およびインタリービングを含むプロセスを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項３０】
前記メガファンクションの１つまたは複数は、畳み込み符号を復号化するプロセスを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項３１】
前記メガファンクションの１つまたは複数は、ターボ符号を復号化するプロセスを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項３２】
前記メガファンクションの１つまたは複数は、ＬＤＰＣ（低密度パリティ検査）符号を復号化するプロセスを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項３３】
前記メガファンクションの１つまたは複数は、代数符号を復号化するプロセスを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項３４】
前記代数符号は、リード・ソロモン符号を含む請求項１７に記載のチップ・アーキテクチャ。
【請求項３５】
前記メガファンクションの１つまたは複数は、前記処理された信号を等化するプロセスを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項３６】
前記メガファンクションの１つまたは複数は、前記処理された信号を同期するプロセスを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項３７】
少なくとも１つのプロトコルは、時空間符号化／復号化ファンクションを実施する請求項１７に記載のチップ・アーキテクチャ。
【請求項３８】
前記メガファンクションの１つまたは複数は、前記処理された信号をＭＩＭＯ処理するプロセスを実施するように構成された請求項１７に記載のチップ・アーキテクチャ。
【請求項３９】
プロトコルを実施するためのリソースの効率的な割り当てをもたらすために、異なるメガファンクションが、異なる段階において同一のアルゴリズムを実施するように互いに接続されることが可能であるように、複数のスイッチを操作するためのコントローラを含むチップ・アーキテクチャ。
【請求項４０】
前記メガファンクションの少なくとも１つは、パラメータ化され、前記少なくとも１つのメガファンクションの少なくとも１つのパラメータは、オンライン条件によって設定され、同一のアルゴリズムは、前記オンライン条件によって設定された前記パラメータを有する同一のメガファンクションによって実施される請求項３９に記載のチップ・アーキテクチャ。
【請求項４１】
一連のアルゴリズムによってそれぞれが定義される複数の通信プロトコルのいずれか１つに従って符号化された信号を処理する際に使用するためのチップ・アーキテクチャであって、
入力データを受け取り、出力処理済みデータを供給するための入出力と、
前記プロトコルのそれぞれに関するチップの構成に関係する命令を格納するためのメモリと、
通信プロトコルのそれぞれに少なくとも１つが対応する複数の構成のそれぞれにおいて互いに接続されるように構成された複数のメガファンクションと、
前記符号化された信号の前記通信プロトコルによって特定された前記複数の構成のそれぞれにおいて前記メガファンクションを互いに接続するように構成され、制御信号に応答する複数のスイッチと、
前記スイッチ、前記メガファンクション、および前記入出力を互いに接続するための再構成可能なネット・バスと、
前記符号化された信号の前記通信プロトコルに応じて、前記メガファンクション、前記スイッチ、および前記バスの構成を制御するように構成されたＣＰＵとを含むアーキテクチャ。
【請求項４２】
前記メガファンクションの少なくともいくつかは、再構成可能なパラメータを含み、前記ＣＰＵは、前記再構成可能なパラメータの動的制御を含め、前記メガファンクション、前記スイッチ、および前記ネット・バスの前記構成を制御するように構成された請求項４１に記載のチップ・アーキテクチャ。
【請求項４３】
前記メモリは、コンパイルされたソフトウェア命令を格納するように構成されたＲＡＭを含む請求項４２に記載のチップ・アーキテクチャ。
【請求項４４】
異なるメガファンクションに適用され、異なる刻時速度でデータの並行処理を可能にするように構成された可変クロックをさらに含む請求項４２に記載のチップ・アーキテクチャ。
【請求項４５】
前記ＣＰＵは、より高位レイヤのプロトコルを実施するように構成されたプロセッサを含む請求項４１に記載のチップ・アーキテクチャ。
【請求項４６】
メガファンクション群の異なるメガファンクションに周期的イネーブル信号を印加するためのイネーブラをさらに含む請求項４１に記載のチップ・アーキテクチャ。
【請求項４７】
一連のアルゴリズムによってそれぞれが定義される複数の通信プロトコルのいずれか１つに従って符号化された信号を処理する際に使用するための無線通信デバイスであって、
複数の通信プロトコルのいずれか１つに従って符号化された信号を送受信するためのアンテナと、
前記アンテナによって送受信される前記信号を処理するためのベースバンド・プロセッサとを含み、
前記通信プロトコル群の各プロトコルの物理レイヤを実施するために必要な異なるアルゴリズムを実施する際に使用するための、それぞれが再使用可能で再構成可能な機能ブロックの形態の、複数のメガファンクションと、
前記プロトコルのそれぞれで符号化された前記信号を処理するために、必要なメガファンクションを互いに接続するよう、制御信号を選択するように応答するように構成された複数のスイッチとを含むｃｏｎｆｉｇｗａｒｅを含み、同一のメガファンクションの少なくともいくつかは、２つ以上のプロトコルのアルゴリズムに対して使用されるデバイス。
【請求項４８】
送信機を含み、前記ベースバンド・プロセッサは、前記処理済みの信号を、前記信号を送信するのに先立って、前記プロトコルのいずれか１つに従って符号化する請求項４７に記載の無線通信デバイス。
【請求項４９】
受信機を含み、前記ベースバンド・プロセッサは、前記処理済みの信号を、前記処理済みの信号を受信した後に、前記プロトコルのいずれか１つに従って復号化する請求項４７に記載の無線通信デバイス。
【請求項５０】
送受信を行うように適合され、前記ベースバンド・プロセッサは、前記処理済みの信号を、符号化された信号を送信するのに先立って、前記プロトコルのいずれか１つに従って符号化し、前記処理済みの信号を、前記処理済みの信号を受信した後に、前記プロトコルのいずれか１つに従って復号化するように構成された請求項４７に記載の無線通信デバイス。
【請求項５１】
一連のアルゴリズムによってそれぞれが定義される複数の通信プロトコルのいずれか１つに従って符号化された信号を処理する際に使用するためのアーキテクチャを有するチップを製造する方法であって、
前記通信プロトコル群の各プロトコルの物理レイヤを実施するために必要な異なるアルゴリズムを実施する際に使用するための、それぞれが再使用可能で再構成可能な機能ブロックの形態の、複数のメガファンクションと、
前記プロトコルのそれぞれで符号化された前記信号を処理するために、必要なメガファンクションを互いに接続するよう、制御信号を選択するように応答するように構成された複数のスイッチとを含むようにｃｏｎｆｉｇｗａｒｅを作成することを含み、同一のメガファンクションの少なくともいくつかは、２つ以上のプロトコルのアルゴリズムに対して使用される方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、以下の米国特許仮出願の優先権を主張する。すなわち、
２００４年７月８日に出願した、「Ｌｏｗ−Ｐｏｗｅｒ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  Ｄｉｓｔｉｎｃｔ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｔａｎｄａｒｄｓ」という名称の米国特許仮出願第６０／５８６，３９０号（整理番号６６９４０−０１６）、
２００４年７月８日に出願した、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｍａｔｒｉｘ−Ｖｅｃｔｏｒ  Ｃｏｍｐｕｔａｔｉｏｎｓ」という名称の米国特許仮出願第６０／５８６，３９１号（整理番号６６９４０−０１７）、
２００４年７月８日に出願した、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｏｒｔｈｏｇｏｎａｌ  Ｔｒａｎｓｆｏｒｍａｔｉｏｎｓ」という名称の米国特許仮出願第６０／５８６，３８９号（整理番号６６９４０−０１８）、および
２００４年７月８日に出願した、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｔｒｅｌｌｉｓ−Ｔｙｐｅ  Ｃｏｄｉｎｇ」という名称の米国特許仮出願第６０／５８６，３５３号（整理番号６６９４０−０１９）である。
【０００２】
本開示は、概して、独特な可適応の再構成可能なハードウェアを使用して、異なる通信プロトコルまたは通信標準を実施するためのアーキテクチャに関し、より詳細には、ポータブル・アプリケーションのための好適なフット・プリント（ｆｏｏｔ  ｐｒｉｎｔ）を有し、より広範に応用されるように、異なる通信プロトコルまたは通信標準を使用して伝送された信号を処理することに即時に適応するような柔軟性を有する、低電力の再構成可能なハードウェアに関する。
【背景技術】
【０００３】
電力損失を減らすことは、ますます高性能化し、ますます電力を消費する信号処理技術を使用するポータブル・コンピューティング・デバイスおよびポータブル通信デバイスに関する重要な設計目標である。プログラマブル・コンポーネントの使用を義務付ける別の不可欠な要件は柔軟性である。しかし、効率と柔軟性の間で根本的なトレードオフ（ｔｒａｄｅ  ｏｆｆ）が存在し、その結果、プログラマブル設計は、ＡＳＩＣ（特定用途向け集積回路）と比べて、相当な性能ペナルティおよび電力ペナルティを被る。
【０００４】
通信市場が、成長と急速な変化を続けるにつれ、機器ベンダは、性能、柔軟性、費用、および商品化までの高速時間の相反する目標と取り組む。ＤＳＰ（デジタル信号プロセッサ）、ＡＳＩＣ、ＡＳＳＰ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ｓｔａｎｄａｒｄ  ｐｒｏｄｕｃｔ）、およびＦＰＧＡ（ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）などの従来の処理アプローチはすべて、設計者が、以上の重要なパラメータの間でトレード・オフを行うことを余儀なくする。このため、設計者が、以上のすべての目標を同時に満たすことを可能にする、新たなクラスのプロセッサが、必要とされている。
【０００５】
将来のネットワーク化された組み込み型デバイスは、有線であれ、無線であれ、通信およびデジタル信号処理の複数の標準およびプロトコルをサポートする必要がある。これは、音声、データ、およびビデオの収斂、変化する標準、および進化する機能を求める高い要求に起因する。機器ベンダは、より柔軟性があり、よりフィールド・アップグレード可能なシステムを構築することを要求される。例えば、変化するトラフィック・パターンに適応することができる、または複数の市場をサポートすることができるマルチプロトコル・システムを求める強い要求が存在する。例えば、米国無線インフラは、ＣＤＭＡ−Ｏｎｅデジタル・トラフィックおよびＴＤＭＡデジタル・トラフィック、ならびにＣＤＭＡ２０００標準を扱わなければならない。この先数年にわたる各タイプのトラフィックの量も、最終的な通信標準定義も、正確に予測することができる人は誰もいないので、ベンダは、変化するパターンに即時に適応することができる柔軟性のあるシステムを作成しようと懸命に努めている。また、柔軟性は、ベンダが、ベンダの製品を差別化し、独自のアルゴリズムを使用して、より高い価値を生み出すことも可能にする。再構成可能なシステムが、そのようなシステム・オン・チップ設計によってしばしば要求される、高い性能（例えば、Ｇ．Ｒ．Ｇｏｓｌｉｎの「Ａ  Ｇｕｉｄｅ  ｔｏ  Ｕｓｉｎｇ  Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙｓ  ｆｏｒ  Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｐｅｒｆｏｒｍａｎｃｅ」（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ、ｖｏｌ．２９１４、３２１〜３３１頁を参照）と低い電力消費（例えば、Ａ．Ａｂｎｏｕｓ外の「Ｅｖａｌｕａｔｉｏｎ  ｏｆ  ａ  Ｌｏｗ−Ｐｏｗｅｒ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  ＤＳＰ  Ａｒｃｈｉｔｅｃｔｕｒｅ」（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ａｒｃｈｉｔｅｃｔｕｒｅ  Ｗｏｒｋｓｈｏｐ、Ｏｒｌａｎｄ、Ｆｌｏｒｉｄａ、ＵＳＡ、１９９８年３月）、ならびにＭ．ＧｏｅｌおよびＮ．Ｒ．Ｓｈａｎｂｈａｇの「Ｌｏｗ−Ｐｏｗｅｒ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  ｖｉａ  Ｄｙｎａｍｉｃ  Ａｌｇｏｒｉｔｈｍ  Ｔｒａｎｓｆｏｒｍａｔｉｏｎｓ  （ＤＡＴ）」（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ａｓｉｌｏｍａｒ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｉｇｎａｌｓ、Ｓｙｓｔｅｍｓ  ａｎｄ  Ｃｏｍｐｕｔｅｒｓ、Ｐａｃｉｆｉｃ  Ｇｒｏｖｅ、ＣＡ、１９９８年１１月を参照）をともに示すことにより、そのような組み込みコンピューティングのための前途有望な実施プラットフォームとして最近、出現した。汎用コンピューティングと組み込みデジタル信号処理の両方における再構成可能なアーキテクチャの現在の傾向は、プログラマブル・プロセッサを、異なる粒度の再構成可能なコンピューティング・コンポーネント（細粒度（Ｄｉｇｉｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒの「Ｄｉｇｉｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＳＡ−１１０  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｆｅｒｅｎｃｅ  Ｍａｎｕａｌ」（Ｄｉｇｉｔａｌ  Ｅｑｕｉｐｍｅｎｔ  Ｃｏｒｐ���ｒａｔｉｏｎ、１９９６年）および「ＴＭＳ３２０Ｃ５ｘ  Ｇｅｎｅｒａｌ−Ｐｕｒｐｏｓｅ  Ａｐｐｌｉｃａｔｉｏｎｓ  Ｕｓｅｒ’ｓ  Ｇｕｉｄｅ」（Ｌｉｔｅｒａｔｕｒｅ  Ｎｕｍｂｅｒ  ＳＰＲＵ１６４、Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ、１９９７年）、データ・パス（Ｔ．Ａｎｄｅｒｓｏｎの「Ｔｈｅ  ＴＭＳ３２０Ｃ２ｘｘ  Ｓｕｍ−ｏｆ−Ｐｒｏｄｕｃｔｓ  Ｍｅｔｈｏｄｏｌｏｇｙ」（Ｔｅｃｈｎｉｃａｌ  Ａｐｐｌｉｃａｔｉｏｎ  Ｒｅ−ｐｏｒｔ  ＳＰＲＡ０６８、Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ、１９９６年）、および混合（Ｔ．Ｇａｒｖｅｒｉｃｋ他の「ＮＡＰＡ１０００」（ｈｔｔｐ：／／ｗｗｗ．ｎａｔｉｏｎａｌ．ｃｏｍ／ａｐｐｉｎｆｏ／ｍｉｌａｅｒｏ／ｎａｐａ１０００））と組み合わせることである。ハードウェアとソフトウェアの間のインタフェース生成の問題が、最近、ＶＬＳＩ  ＣＡＤコミュニティの注目を集めている。プロセッサを再構成可能な要素と一体化する問題が、インタフェース生成問題に、別の次元を、つまり、ソフトウェアと「ｃｏｎｆｉｇｗａｒｅ（構成可能なハードウェア）」の間の次元を追加している。再構成することのオーバヘッドが、再構成可能なコンポーネントの速度、およびエネルギー節約を相殺しないことを確実にするのに、注意深い構成およびインタフェース・コード生成が不可欠である（Ｒ．Ｒａｚｄａｎ、Ｋ．Ｂｒａｃｅ、Ｍ．Ｄ．Ｓｍｉｔｈの「ＰＲＩＳＣ  ｓｏｆｔｗａｒｅ  ａｃｃｅｌｅｒａｔｉｏｎ  ｔｅｃｈｎｉｑｕｅｓ」（Ｐｒｏｃｅｅｄｉｎｇｓ  １９９４  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｃｏｍｐｕｔｅｒ  Ｄｅｓｉｇｎ：  ＶＬＳＩ  ｉｎ  Ｃｏｍｐｕｔｅｒｓ  ａｎｄ  Ｐｒｏｃｅｓｓｏｒｓ、Ｃａｍｂｒｉｄｇｅ、ＭＡ、ＵＳＡ、１９９４年１０月）。この必要性は、再構成頻度が、あるアプリケーション内で大きい場合、およびアプリケーションに関するタイミング制約が、リアルタイムのＤＳＰアプリケーションおよび通信アプリケーションに関して、しばしば該当するように、厳しい場合、特に顕著である。
【特許文献１】米国特許仮出願第６０／５８６，３９０号
【特許文献２】米国特許仮出願第６０／５８６，３９１号
【特許文献３】米国特許仮出願第６０／５８６，３８９号
【特許文献４】米国特許仮出願第６０／５８６，３５３号
【特許文献５】米国特許第６，４０１，２３０号
【非特許文献１】Ｇ．Ｒ．Ｇｏｓｌｉｎ、「Ａ  Ｇｕｉｄｅ  ｔｏ  Ｕｓｉｎｇ  Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙｓ  ｆｏｒ  Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｐｅｒｆｏｒｍａｎｃｅ」（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ、ｖｏｌ．２９１４、３２１〜３３１頁）
【非特許文献２】Ａ．Ａｂｎｏｕｓ他、「Ｅｖａｌｕａｔｉｏｎ  ｏｆ  ａ  Ｌｏｗ−Ｐｏｗｅｒ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  ＤＳＰ  Ａｒｃｈｉｔｅｃｔｕｒｅ」（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ａｒｃｈｉｔｅｃｔｕｒｅ  Ｗｏｒｋｓｈｏｐ、Ｏｒｌａｎｄ、Ｆｌｏｒｉｄａ、ＵＳＡ、１９９８年３月）
【非特許文献３】Ｍ．ＧｏｅｌおよびＮ．Ｒ．Ｓｈａｎｂｈａｇ、「Ｌｏｗ−Ｐｏｗｅｒ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  ｖｉａ  Ｄｙｎａｍｉｃ  Ａｌｇｏｒｉｔｈｍ  Ｔｒａｎｓｆｏｒｍａｔｉｏｎｓ（ＤＡＴ）」（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ａｓｉｌｏｍａｒ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｉｇｎａｌｓ、Ｓｙｓｔｅｍｓ  ａｎｄ  Ｃｏｍｐｕｔｅｒｓ、Ｐａｃｉｆｉｃ  Ｇｒｏｖｅ、ＣＡ、１９９８年１１月）
【非特許文献４】Ｄｉｇｉｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、「Ｄｉｇｉｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＳＡ−１１０  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｆｅｒｅｎｃｅ  Ｍａｎｕａｌ」（Ｄｉｇｉｔａｌ  Ｅｑｕｉｐｍｅｎｔ  Ｃｏｒｐｏｒａｔｉｏｎ、１９９６年）
【非特許文献５】Ｄｉｇｉｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、「ＴＭＳ３２０Ｃ５ｘ  Ｇｅｎｅｒａｌ−Ｐｕｒｐｏｓｅ  Ａｐｐｌｉｃａｔｉｏｎｓ  Ｕｓｅｒ’ｓ  Ｇｕｉｄｅ」（Ｌｉｔｅｒａｔｕｒｅ  Ｎｕｍｂｅｒ  ＳＰＲＵ１６４、Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ、１９９７年）
【非特許文献６】Ｔ．Ａｎｄｅｒｓｏｎ、「Ｔｈｅ  ＴＭＳ３２０Ｃ２ｘｘ  Ｓｕｍ−ｏｆ−Ｐｒｏｄｕｃｔｓ  Ｍｅｔｈｏｄｏｌｏｇｙ」（Ｔｅｃｈｎｉｃａｌ  Ａｐｐｌｉｃａｔｉｏｎ  Ｒｅ−ｐｏｒｔ  ＳＰＲＡ０６８、Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ、１９９６年）
【非特許文献７】Ｔ．Ｇａｒｖｅｒｉｃｋ外、「ＮＡＰＡ１０００」（ｈｔｔｐ：／／ｗｗｗ．ｎａｔｉｏｎａｌ．ｃｏｍ／ａｐｐｉｎｆｏ／ｍｉｌａｅｒｏ／ｎａｐａ１０００）
【非特許文献８】Ｒ．Ｒａｚｄａｎ、Ｋ．Ｂｒａｃｅ、Ｍ．Ｄ  Ｓｍｉｔｈ、「ＰＲＩＳＣ  ｓｏｆｔｗａｒｅ  ａｃｃｅｌｅｒａｔｉｏｎ  ｔｅｃｈｎｉｑｕｅｓ」（Ｐｒｏｃｅｅｄｉｎｇｓ  １９９４  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｃｏｍｐｕｔｅｒ  Ｄｅｓｉｇｎ：  ＶＬＳＩ  ｉｎ  Ｃｏｍｐｕｔｅｒｓ  ａｎｄ  Ｐｒｏｃｅｓｓｏｒｓ、Ｃａｍｂｒｉｄｇｅ、ＭＡ、ＵＳＡ、１９９４年１０月）
【非特許文献９】Ａ．ＡｂｎｏｕｓおよびＪ．Ｒａｂａｅｙ、「Ｕｌｔｒａ−Ｌｏｗ−Ｐｏｗｅｒ  Ｄｏｍａｉｎ−Ｓｐｅｃｉｆｉｃ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｒｏｃｅｓｓｏｒｓ」（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＥＥＥ  ＶＬＳＩ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｗｏｒｋｓｈｏｐ、Ｓａｎ  Ｆｒａｎｃｉｓｃｏ、１９９６年１０月）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一連のアルゴリズムによってそれぞれが定義される複数の通信プロトコルのいずれか１つに従って符号化された信号を処理する際に使用するためのチップ・アーキテクチャを説明する。チップ・アーキテクチャは、通信プロトコル群の各プロトコルの物理レイヤを実施するために必要な異なるアルゴリズムを実施する際に使用するための、それぞれが再使用可能で再構成可能な機能ブロックの形態の、複数のメガファンクション（ｍｅｇａｆｕｎｃｔｉｏｎｓ）を含む。複数のスイッチが、プロトコル群の各プロトコルで符号化された信号を処理するために、必要なメガファンクションを互いに接続するよう、制御信号を選択するように応答するように構成される。好ましくは、同一のメガファンクションの少なくともいくつかは、２つ以上のプロトコルのアルゴリズムに対して使用される。
【課題を解決するための手段】
【０００７】
一実施形態では、メガファンクションの少なくともいくつかは、パラメータ化され、メガファンクションの少なくともいくつかのメガファンクションのパラメータは、通信プロトコルに応じて動的に変更されるように適合される。
別の実施形態では、バス群の少なくともいくつかのバスのサイズは、通信プロトコルに応じて動的に変更されるように適合される。
【０００８】
パラメータ化されたメガファンクションのパラメータを変更するための制御信号、ならびにメガファンクションおよび相互接続を再構成するための信号セットは、好ましくは、メモリの中に格納され、あるいは、入出力ブロックを介してチップ・アーキテクチャの外からオンラインで挿入されることが可能である。また、チップは、チップ・アーキテクチャによって処理される信号のプロトコルを特定し、特定されたプロトコルに応じて、スイッチを構成して、信号を処理するために必要なメガファンクションを互いに接続するように、必要な制御信号を印加するように構成された、好ましくは、ＣＰＵに格納され、ＣＰＵ上で実行される情報の一部にされるアナライザも含む。アナライザは、例えば、システム・アーキテクチャのＣＰＵによって実行されるアルゴリズム、チップ・アーキテクチャによって処理される信号の強度を調べるための、または単にシステム・アーキテクチャへのユーザ入力に応答するアルゴリズムであることが可能である。このため、チップ・アーキテクチャは、信号のプロトコルを検出するため、およびそれに応じて、スイッチを操作し、メガファンクションを構成するための、何らかのタイプのコントロールを含む。また、信号を処理するのに使用されるプロトコルも、通信標準間のハンドオフ・プロトコルによって特定されることが可能である。
【０００９】
少なくとも１つのプロトコルは、プロトコルの異なる段階において、受信／送信条件の変化に応じて、同一のアルゴリズムを実施することができ、メガファンクションは、それに応じて構成される。また、少なくとも１つのプロトコルは、プロトコルの同一の段階の異なるメガファンクションにおいて、受信／送信条件の変化に応じて、同一のアルゴリズムを実施することもできる。メガファンクションの１つまたは複数は、以下を含む任意の数のアルゴリズムを実施するように構成されることが可能である。すなわち、余弦変換および正弦変換、ヒルベルト変換、および／またはウォルシュ関数などの信号の直交変換、フーリエ変換および／またはウォルシュ・アダマール変換がかかわるアルゴリズム、信号を定義するトレリスの処理を実行するアルゴリズム、最小／最大重みパスを探索するアルゴリズム、ＭＡＰの計算のためのＢＣＪＲアルゴリズム、および／または信念伝播アルゴリズム、および／または、有限体および／または無限体を使用する演算を含む行列ベクトル演算、ならびに多項式の畳み込み、ベクトル座標置換、非線形の繰り返し計算される関数を含む、行列ベクトル演算によってサポートされる、さらなる演算を実施するアルゴリズムである。また、メガファンクションの１つまたは複数は、行列にベクトルを掛けること、ベクトルのスカラ積、および／またはインタリービングを含むプロセスを実施し、かつ／または畳み込み符号を復号化するプロセスを実施するように構成されることも可能である。また、メガファンクションの１つまたは複数は、ターボ符号を復号化するプロセスを実施し、ＬＤＰＣ（低密度パリティ検査）符号を復号化するプロセスを実施し、かつ／またはリード・ソロモン符号などの代数符号を復号化するプロセスを実施するように構成されることも可能である。１つまたは複数のメガファンクションは、処理された信号を等化するプロセス、処理された信号を同期させるプロセス、および／または信号をＭＩＭＯ処理するプロセスを実施するプロセスを実施するように構成されることが可能である。最後に、メガファンクションの１つまたは複数は、少なくとも１つのプロトコルが、時空間符号化／復号化ファンクションを実施するように構成可能であることが可能である。また、ＣＰＵは、プロトコルを実施するためのリソースの効率的な割り当てをもたらすために、異なる段階において同一のアルゴリズムを実施するように異なるメガファンクションが互いに接続されることが可能なように、相互接続スイッチを操作することもでき、かつ／または少なくとも１つのパラメータ化されたメガファンクションの少なくとも１つのパラメータが、オンライン条件によって設定され、同一のアルゴリズムは、オンライン条件によって設定されたパラメータを有する同一のメガファンクションによって実施される。メガファンクションの数は、チップ・アーキテクチャが設計されるプロトコルの数によってだけ制限されることが、当業者には明らかとなろう。
【００１０】
一実施形態では、３つのメガファンクション・ブロックが、相応する形で以下を実施するために提供される。すなわち、再構成可能な行列ベクトル計算、例えば、２００４年７月８日に出願した、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｍａｔｒｉｘ−Ｖｅｃｔｏｒ  Ｃｏｍｐｕｔａｔｉｏｎｓ」という名称の米国特許仮出願第６０／５８６，３９１号（整理番号６６９４０−０１７）参照、再構成可能な直交変換、例えば、２００４年７月８日に出願した、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｏｒｔｈｏｇｏｎａｌ  Ｔｒａｎｓｆｏｒｍａｔｉｏｎｓ」という名称の米国特許仮出願第６０／５８６，３８９号（整理番号６６９４０−０１８）参照、および再構成可能なトレリス符号化を実施すること、例えば、２００４年７月８日に出願した、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｔｒｅｌｌｉｓ−Ｔｙｐｅ  Ｃｏｄｉｎｇ」という名称の米国特許仮出願第６０／５８６，３５３号（整理番号６６９４０−０１９）を参照、以上の出願のすべては、参照により組み込まれている。
【００１１】
他の変更形態は、異なるメガファンクションに適用され、異なる刻時速度でデータの並行処理を可能にするように構成された可変クロックとして、クロックを構成することを含む。ＣＰＵは、より高位レイヤのプロトコルを実施するように構成されたプロセッサを含むように構成されることが可能であり、メガファンクション群の異なるメガファンクションに周期的なイネーブル信号が印加されることを可能にするように、クロックをイネーブルにする。
【００１２】
別の好ましいチップ・アーキテクチャは、プロトコルを実施するためのリソースの効率的な割り当てをもたらすために、異なるメガファンクションが、異なる段階において同一のアルゴリズムを実施するように互いに接続されることが可能であるように、複数のスイッチを操作するためのコントローラを含む。メガファンクションの少なくとも１つは、パラメータ化されることが可能であり、少なくとも１つのメガファンクションの少なくとも１つのパラメータは、オンライン条件によって設定され、同一のアルゴリズムは、オンライン条件によって設定されたパラメータを有する同一のメガファンクションによって実施される。
【００１３】
別の実施形態では、チップ・アーキテクチャは、一連のアルゴリズムによってそれぞれが定義された複数の通信プロトコルのいずれか１つに従って符号化された信号を処理する際に使用するための設計である。チップ・アーキテクチャは、入力データを受け取り、出力処理済みデータを供給するための入出力と、プロトコルのそれぞれに関するチップの構成に関係する命令を格納するためのメモリと、通信プロトコルのそれぞれに少なくとも１つが対応する複数の構成のそれぞれにおいて互いに接続されるように構成された複数のメガファンクションと、符号化された信号の通信プロトコルによって特定された複数の構成のそれぞれにおいてメガファンクションを互いに接続するように構成され、制御信号に応答する複数のスイッチと、スイッチ、メガファンクション、および入出力を互いに接続するための再構成可能なネット・バスと、符号化された信号の通信プロトコルに応じて、メガファンクション、スイッチ、およびバスの構成を制御するように構成されたＣＰＵとを含む。さらに、メガファンクションの少なくともいくつかは、再構成可能なパラメータを含むことが可能であり、ＣＰＵは、再構成可能なパラメータの動的制御を含め、メガファンクション、スイッチ、およびネット・バスの構成を制御するように構成されることが可能である。メモリは、コンパイルされたソフトウェア命令を格納するように構成されたＲＡＭを含むことが可能である。アーキテクチャは、異なるメガファンクションに適用され、異なる刻時速度におけるデータの並行処理を可能にするように構成された可変クロックをさらに含むことが可能である。ＣＰＵは、より高位レイヤのプロトコルを実施するように構成されたプロセッサを含むことが可能である。アーキテクチャは、メガファンクション群の異なるメガファンクションに周期的イネーブル信号を印加するためのイネーブラをさらに含むことが可能である。
【００１４】
チップ・アーキテクチャは、無線通信デバイスにおいて、一連のアルゴリズムによってそれぞれが定義された複数の通信プロトコルのいずれか１つに従って符号化された信号を処理する際に使用するためを含め、多くの用途を有する。無線通信デバイスは、好ましくは、複数の通信プロトコルのいずれか１つに従って符号化された信号を送受信するためのアンテナと、そのアンテナによって送受信される信号を処理するためのベースバンド・プロセッサとを含み、通信プロトコル群の各プロトコルの物理レイヤを実施するために必要な異なるアルゴリズムを実施する際に使用するための、それぞれが再使用可能で再構成可能な機能ブロックの形態の、複数のメガファンクションと、プロトコルのそれぞれで符号化された信号を処理するために、必要なメガファンクションを互いに接続するよう、制御信号を選択するように応答するように構成された複数のスイッチとを含むｃｏｎｆｉｇｗａｒｅを含む。同一のメガファンクションの少なくともいくつかは、２つ以上のプロトコルのアルゴリズムに対して使用される。無線デバイスは、送信機を含むことが可能であり、ベースバンド・プロセッサは、処理済みの信号を、その信号を送信するのに先立って、前記プロトコルのいずれか１つに従って符号化し、または受信機を含むことが可能であり、ベースバンド・プロセッサは、処理済みの信号を、その処理済みの信号を受信した後に、前記プロトコルのいずれか１つに従って復号化し、あるいはその両方を含むことが可能である。
【００１５】
最後に、本開示の別の態様は、一連のアルゴリズムによってそれぞれが定義された複数の通信プロトコルのいずれか１つに従って符号化された信号を処理する際に使用するためのアーキテクチャで、チップを製造する方法に関する。方法は、通信プロトコル群の各プロトコルの物理レイヤを実施するために必要な異なるアルゴリズムを実施する際に使用するための、それぞれが再使用可能で再構成可能な機能ブロックの形態の、複数のメガファンクションと、プロトコルのそれぞれで符号化された信号を処理するために、必要なメガファンクションを互いに接続するよう、制御信号を選択するように応答するように構成された複数のスイッチとを含むように、ｃｏｎｆｉｇｗａｒｅを作成することを含み、同一のメガファンクションの少なくともいくつかが、２つ以上のプロトコルのアルゴリズムに対して使用される。
【００１６】
同一の符号を有する要素が、すべての図面で同様の要素を表す、添付の図面を参照する。
【発明を実施するための最良の形態】
【００１７】
一部の信号処理アプリケーションに関して、特に、様々な既知の通信プロトコルによる信号の実行に関して、代替のアプローチは、通常、高い度合いの類似を示すことが可能であり、実行時間および実行エネルギーの大部分を担う、いくつかの通常の演算カーネルによって支配される。それらのアプリケーションでは、所与のクラスまたはドメインのアプリケーションの主要な演算カーネルを、最小のエネルギー・オーバーヘッドの範囲内で、専用の最適化された処理要素上の一般的な機能を使用して実行することにより、相当な電力節約を実現することができる可能性がある。結合して、より大きい最適化された処理ドメインになる、それらのドメインのアプリケーションを、以降、「メガファンクション（ｍｅｇａｆｕｎｃｔｉｏｎ）」と呼ぶ。
【００１８】
「メガファンクション」という用語は、ＥＤＡ（電子設計自動化）において、より大きい電子設計の中に挿入され、一緒に接続されて、特定のソフトウェア・プログラム設計をもたらす「プラグイン」または「既製の機能ブロック」を指すのに使用されてきた。もたらされるソフトウェア・プログラム設計は、コンパイルされた形態の設計の他のコンポーネントと一体化される既製の機能ブロックを含む。その設計は、例えば、プログラマブル論理デバイスをプログラミングするのに、またはＡＳＩＣをレイアウトするのに使用されることが可能である。そのような事前定義された既製の機能ブロックには、ＥＤＡ業界において様々な名前が与えられている。例には、メガファンクション、コア、マクロファンクションなどが含まれる。米国特許第６，４０１，２３０号を参照されたい。これに対して、本開示では、「メガファンクション」という用語を使用して、ｃｏｎｆｉｇｗａｒｅとして作成される再使用可能な機能ブロックを表し、それらの機能ブロックは、複数の通信プロトコルのいずれか１つのプロトコルの物理レイヤの実施に必要な、異なる（パラメータおよび性質において）アルゴリズムを実施するように適応的に再構成されることが可能である。その結果、プロトコルのいずれか１つに従って処理される信号が、同一のシステム・アーキテクチャを使用して処理されることが可能である。本開示におけるメガファンクションは、ソフトウェア・プログラム設計において使用されず、すべてのパラメータは、１回限り、および永久に設定される。本開示では、メガファンクション（およびアーキテクチャの他の機能ブロック）、メガファンクション（および他の機能ブロック）間における相互接続、ならびに、必要な場合、１つまたは複数のメガファンクションのパラメータは、特定の通信プロトコルに応じて再構成されることが可能である。
【００１９】
結果は、関心のドメイン内で様々なアルゴリズムを扱う柔軟性を維持しながら、より高いレベルのエネルギー効率を実現するように汎用プログラマブル・デバイスの柔軟性を犠牲にすることが設計にかかわる、ドメイン固有のプロセッサである。他のプロセッサは、このアプローチ（例えば、Ａ．ＡｂｎｏｕｓおよびＪ．Ｒａｂａｅｙの「Ｕｌｔｒａ−Ｌｏｗ−Ｐｏｗｅｒ  Ｄｏｍａｉｎ−Ｓｐｅｃｉｆｉｃ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｒｏｃｅｓｓｏｒｓ」（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＥＥＥ  ＶＬＳＩ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｗｏｒｋｓｈｏｐ、Ｓａｎ  Ｆｒａｎｃｉｓｃｏ、１９９６年１０月）を参照）に基づくＢｅｒｋｅｌｅｙ  Ｐｌｅｉａｄｅｓアーキテクチャなどの、ハードウェアにおける実施されたドメインの基本的考えを検査するように設計されるが、基本的により小さい粒度のファンクションを使用して設計され、したがって、それほど効率的でない。
【００２０】
したがって、本開示によれば、同一の機能を有するデバイス・コンポーネントが、費用節約、向上した電力消費効率、およびスペースの考慮のために、結合されて新たな一般的なデバイスになった場合、利点が得られる。計算リソースを多く使う複雑なアルゴリズムを使用する複数のアプリケーションを使用している場合、それぞれのそのようなアプリケーションの実施技術を考慮に入れる必要がある。
【００２１】
このため、２つ以上のアプリケーションに関連するいくつかのファンクションを表す複雑なアルゴリズムを実行するためのシステムを設計している場合、それらのアプリケーションが、競合しているか、互いに無関係であるかにかかわらず、以下の基本的な原理が、最も効率的なシステムを最適化し、作成するために必ず考慮される。すなわち、
１．アプリケーションのすべてにおけるファンクションが、同一のファンクションとして扱われ、実施される必要がある。これを実現することができない場合、アプリケーションは、可能な最小限のファンクションで実施されなければならない。
２．アプリケーション・ファンクションは、再定義されることが可能な、すなわち、再構成可能なタイプでなければならない。
３．デバイス最適化は、ファンクションが、ＳＯＣ（システム・オン・チップ）モジュールにおいて実施されることを要求しない。というのは、再構成されることが可能なアプリケーションのファンクション群は、メインＳＯＣ外部で実施されるだけ十分に大きいからである。
【００２２】
本開示の教示による好ましい問題解決法は、以下のとおりである。すなわち、
１．２つ以上のアプリケーションの複雑なファンクションが、メガファンクションとして実施される必要がある。すなわち、ＤＳＰベンダが、現在、実施する最も基本的な演算コンポーネントだけでなく、各アプリケーションに関する大きい関数群のドメイン全体が、ハードウェアで実施される必要がある。例えば、ＦＦＴ（高速フーリエ変換）およびビタビ・アルゴリズムが、アクセラレータ・ブロックを使用する最新のデジタル信号処理において実施される。ＦＴＴのケースの場合、基本的なバタフライ・ファンクションが、ハードウェアで実施され、同様に、ビタビ・アルゴリズムの場合、基本的な加算−比較−選択ファンクションが、ハードウェアで実施される。また、Ｂｅｒｋｅｌｅｙ  Ｐｌｅｉａｄｅｓアーキテクチャのケースでは、粒度が、ハードウェアを使用するのには小さ過ぎる。メガファンクション実施は、それらのファンクションに関して、ＡＳＩＣ実施の場合と同一の能力に達する一方で、各メガファンクション目的は、通常のＤＳＰ機能、またはＣＰＵの機能の場合と同様に、変更され、構成されることが可能である。
２．再構成可能な機能のメガファンクション能力は、それらの基本的な複雑なファンクションに細分されることが可能な、非常に複雑なファンクション群（メガファンクション群）の使用によって達せられる。それらのメガファンクションは、巨大であるので、最適化の利点は、各ファンクションを別々に実施することで実現することができるものよりも大幅に大きい。さらに、メガファンクション最適化の利点は、大きい量に関して、異なる形で、より効率的に実施されることが可能な複雑なファンクションのコアに存在する独特の数学的特性を使用することに依拠することである。
３．すべてのメガファンクションは、プログラマブル・バス・ネットに接続される必要があり、したがって、アプリケーション・ファンクションのほとんどは、１つのファンクションとして実施されることが可能である。
【００２３】
前述した問題解決法を使用してＩＣ（集積チップ）を実施するため、チップ・アーキテクチャは、好ましくは、以下を含む。すなわち、
１．他のすべてのブロックのファンクション群を制御するように構成された制御ブロック、例えば、ｃｏｎｆｉｇｗａｒｅ構造、
２．前処理されたデータを受け取り、処理済みのデータを送出し、ＤＳＰ要求機能を特定するように構成されたＩ／Ｏブロック、
３．ｃｏｎｆｉｇｗａｒｅに組み込まれるべきアルゴリズム機能を定義するメガファンクション。
【００２４】
したがって、図１に示されるとおり、以上のチップ・アーキテクチャ要件に準拠するようにされた、統合されたチップの実施形態は、以下の基本的な機能コンポーネントを含む。
【００２５】
ＣＰＵ１０は、好ましくは、（ａ）デバイスのｃｏｎｆｉｇｗａｒｅ部、すなわち、ネット・バス１２、Ｉ／Ｏブロック１４、ＲＡＭブロック１６、メガファンクション・ブロック１８、相互接続ブロック２０、フラッシュ・メモリ・ブロック２２、およびクロック２４を制御するため、および（ｂ）チップによって処理される信号のプロトコルに応じて、メガファンクション・ブロック１８、ならびにバス１２、Ｉ／Ｏブロック１４、ＲＡＭブロック１６、相互接続ブロック２０、フラッシュ・メモリ・ブロック２２、およびクロック２４の構成を設定するために必要とされる、比較的小さいコンピュータ処理ユニットである。また、ＣＰＵ１０は、重要度が低い、単純な割り当てまたはタスクを計算し、メガファンクション群とＩ／Ｏブロックを互いに接続するのに使用されるバスを構成することによって、役立つことも可能である。
【００２６】
ネット・バス１２は、プロトコルに応じて再構成可能である。Ｉ／Ｏブロック１４は、好ましくは、チップを外部世界と接続する構成可能なＩ／Ｏブロックである。Ｉ／Ｏブロック１４のタスクには、アプリケーション・アルゴリズムの「コンパイルされたソフトウェア」を受け取ること、および入力データを受け取り、出力処理済みデータを送出することが含まれる。ＲＡＭ１６は、「コンパイルされたソフトウェア命令」を格納し、データのキャッシングおよびバッファリングを行うように好ましくは構成されたランダム・アクセス・メモリである。メガファンクション・ブロック１８は、好ましくは、アプリケーション・ファンクション群の各ドメインを、並外れた効率を有する１つのファンクションとして計算することによって処理される、２つ以上のアプリケーションの主要なアプリケーション・ファンクション群、すなわち、プロトコル群を含むように構成される。相互接続ブロック２０は、好ましくは、ＣＰＵ１０、Ｉ／Ｏブロック１４、ＲＡＭ１６、メガファンクション・ブロック１８、およびフラッシュ・メモリ２２、およびクロック・ブロック２４を含め、チップのすべてのコンポーネントを接続する、再構成可能なネット・バスを含む。また、相互接続ブロックは、重要度が低い、単純な割り当てまたはタスクを、好ましくは、追加のメモリの中で実行するように構成されることも可能である。最後に、フラッシュ・メモリ２０は、好ましくは、チップが、チップのプログラム群を実行する際に、データを格納する役割をする。フラッシュ・メモリは、好ましくは、複数のメモリ・ロケーションが、１つのプログラミング操作において消去される、または書き込まれることを可能にするＥＥＰＲＯＭの形態であり、したがって、フラッシュ・メモリは、フラッシュ・メモリを使用するシステムが、同時に異なるロケーションに読み取り、および書き込みを行う際に、より高い実効速度で動作することが可能である。それほど複雑でない動作に関して、他のタイプのメモリが使用されることも可能であることが理解されよう。情報は、好ましくは、チップの中で情報を保持するのに電力を必要としない形で、情報をシリコン・チップ上に格納することにより、フラッシュ・メモリの中に格納される。したがって、チップへの電力は、取り外されることが可能であり、情報は、電力を全く消費せずに、フラッシュ・メモリの中に保持されることが可能である。さらに、フラッシュ・メモリは、高速の読み取りアクセス時間およびソリッドステートの耐衝撃性を提供し、セルラー電話機またはＰＤＡのようなバッテリ駆動のデバイス上のデータ・ストレージなどの用途において、フラッシュ・メモリを特に望ましくしている。
【００２７】
ＣＰＵ１０、ＲＡＭ１６、メガファンクション・ブロック１８、相互接続ブロック２０の間の対話が、図２に示されている。図示するとおり、このアーキテクチャは、一連のアルゴリズムによってそれぞれが定義される複数の通信プロトコルのいずれか１つに従って符号化された信号を処理することができる。複数のメガファンクションが、ｃｏｎｆｉｇｗａｒｅとして、それぞれが、システムによって処理される通信プロトコル群の各プロトコルの物理レイヤを実施するために必要な異なるアルゴリズムを実施するための、再使用可能で再構成可能な機能ブロック１８Ａ、１８Ｂ、１８Ｃの形態で提供される。相互接続ブロック２０は、プロトコルのそれぞれで符号化された信号を処理するために、必要なメガファンクション１８を互いに接続するよう、ＣＰＵ１０から制御信号（処理されるべき信号のプロトコルを示す）を選択するように応答するように構成された複数のスイッチを含む。３つのメガファンクションが、図２に示されているが、任意の数のメガファンクションが使用されることが可能であることを理解されたい。ブロック１８の構成は、処理されている信号のプロトコルに応じてＲＡＭ１６から受け取られる信号によって制御される。好ましくは、同一のメガファンクションの少なくともいくつかが、２つ以上のプロトコルのアルゴリズムに対して使用される。
【００２８】
一実施形態では、メガファンクションの少なくともいくつかは、パラメータ化され、メガファンクションの少なくともいくつかのメガファンクションのパラメータは、通信プロトコルに応じて、動的に変更されるように適合される。
別の実施形態では、バス１２（図１に示される）の少なくともいくつかのサイズは、通信プロトコルに応じて動的に変更されるように適合される。
【００２９】
パラメータ化されたメガファンクションのパラメータを変更するための制御信号、ならびにメガファンクション、およびブロック２０の相互接続を再構成するための信号セットは、好ましくは、メモリ１６のようなメモリの中に格納され、あるいはチップ・アーキテクチャの外部から、例えば、Ｉ／Ｏブロック１４を介して、オンラインで挿入されることが可能である。また、チップは、チップ・アーキテクチャによって処理される信号のプロトコルを特定し、特定されたプロトコルに応じて、スイッチを構成して、信号を処理するために必要なメガファンクションを互いに接続するように、必要な制御信号を印加するように構成された、好ましくは、ＲＡＭ１６の中に格納され、ＣＰＵ１０上で実行される情報の一部にされるアナライザも含む。アナライザは、例えば、システム・アーキテクチャのＣＰＵ１０によって実行されるアルゴリズム、チップ・アーキテクチャによって処理される信号の強度を調べるための、または単にシステム・アーキテクチャへのユーザ入力に応答するアルゴリズムであることが可能である。このため、チップ・アーキテクチャは、信号のプロトコルを検出するため、およびそれに応じて、スイッチを操作し、メガファンクションを構成するための、何らかのタイプのコントロールを含む。また、信号を処理するのに使用されるプロトコルも、通信標準間のハンドオフ・プロトコルによって特定されることが可能である。
【００３０】
少なくとも１つのプロトコルは、プロトコルの異なる段階において、受信／送信条件の変化に応じて、同一のアルゴリズムを実施することができ、メガファンクションは、それに応じて構成される。また、少なくとも１つのプロトコルは、プロトコルの同一の段階の異なるメガファンクションにおいて、受信／送信条件の変化に応じて、同一のアルゴリズムを実施することもできる。メガファンクションの１つまたは複数は、以下を含む任意の数のアルゴリズムを実施するように構成されることが可能である。すなわち、余弦変換および正弦変換、ヒルベルト変換、および／またはウォルシュ関数などの信号の直交変換、フーリエ変換および／またはウォルシュ・アダマール変換がかかわるアルゴリズム、信号を定義するトレリスの処理を実行するアルゴリズム、最小／最大重みパスを探索するアルゴリズム、ＭＡＰの計算のためのＢＣＪＲアルゴリズム、および／または信念伝播アルゴリズム、および／または、有限体および／または無限体を使用する演算を含む行列ベクトル演算、ならびに多項式の畳み込み、ベクトル座標置換、非線形の繰り返し計算される関数を含む、行列ベクトル演算によってサポートされる、さらなる演算を実施するアルゴリズムである。また、メガファンクションの１つまたは複数は、行列にベクトルを掛けること、ベクトルのスカラ積、および／またはインタリービングを含むプロセスを実施し、かつ／または畳み込み符号を復号化するプロセスを実施するように構成されることも可能である。また、メガファンクションの１つまたは複数は、ターボ符号を復号化するプロセスを実施し、ＬＤＰＣ（低密度パリティ検査）符号を復号化するプロセスを実施し、かつ／またはリード・ソロモン符号などの代数符号を復号化するプロセスを実施するように構成されることも可能である。１つまたは複数のメガファンクションは、処理された信号を等化するプロセス、処理された信号を同期させるプロセス、および／または信号をＭＩＭＯ処理するプロセスを実施するプロセスを実施するように構成されることが可能である。最後に、メガファンクションの１つまたは複数は、少なくとも１つのプロトコルが、時空間符号化／復号化ファンクションを実施するように構成可能であることが可能である。また、ＣＰＵは、プロトコルを実施するためのリソースの効率的な割り当てをもたらすために、異なる段階において同一のアルゴリズムを実施するように異なるメガファンクションが互いに接続されることが可能なように、相互接続スイッチを操作することもでき、かつ／または少なくとも１つのパラメータ化されたメガファンクションの少なくとも１つのパラメータが、オンライン条件によって設定され、同一のアルゴリズムは、オンライン条件によって設定されたパラメータを有する同一のメガファンクションによって実施される。メガファンクションの数は、チップ・アーキテクチャが設計されるプロトコルの数によってだけ制限されることが、当業者には明らかとなろう。
【００３１】
一実施形態では、３つのメガファンクション・ブロックが、相応する形で以下を実施するために提供される。すなわち、再構成可能な行列ベクトル計算、例えば、２００４年７月８日に出願した、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｍａｔｒｉｘ−Ｖｅｃｔｏｒ  Ｃｏｍｐｕｔａｔｉｏｎｓ」という名称の米国特許仮出願第６０／５８６，３９１号（整理番号６６９４０−０１７）参照、再構成可能な直交変換、例えば、２００４年７月８日に出願した、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｏｒｔｈｏｇｏｎａｌ  Ｔｒａｎｓｆｏｒｍａｔｉｏｎｓ」という名称の米国特許仮出願第６０／５８６，３８９号（整理番号６６９４０−０１８）参照、および再構成可能なトレリス符号化を実施すること、例えば、２００４年７月８日に出願した、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ  Ｔｒｅｌｌｉｓ−Ｔｙｐｅ  Ｃｏｄｉｎｇ」という名称の米国特許仮出願第６０／５８６，３５３号（整理番号６６９４０−０１９）を参照、以上の出願のすべては、参照により組み込まれている。
【００３２】
他の変更形態は、異なるメガファンクションに適用され、異なる刻時速度におけるデータの並行処理を可能にするように構成された可変クロックとして、クロック２４を構成することを含む。ＣＰＵは、より高位レイヤのプロトコルを実施するように構成されたプロセッサを含むように構成されることが可能であり、メガファンクション群の異なるメガファンクションに周期的イネーブル信号が印加されることを可能にするように、クロックをイネーブルにする。
【００３３】
前述したことの一応用例は、ユビキタス・ローミングのために使用されるハンドセットのようなハンドセットを含む、ＰＤＡ、セル電話機など、またはラップトップ／タブレットＰＣのための３Ｇ−ＷＬＡＮ対応拡張カードなどの、無線通信デバイスに関する。また、アーキテクチャは、例えば、ＰＣＭＣＩＡインタフェースまたはＭｉｎｉ  ＰＣＩ  Ｅｘｐｒｅｓｓインタフェースを使用する、汎用モデム・カードとして提供されることも可能である。デバイスは、ラップトップ／タブレットＰＣマザーボードに組み込まれることが可能であり、様々な通信ネットワークに対する内蔵の無線接続性を可能にし、製品価格を下げ、例えば、マザーボード・チップ・カウント、在庫、製品派生物の数を減らし、無料の追加のインタフェース・ポート（ＰＣＭＣＩＡ、ＵＳＢ）をユーザに提供する。
【００３４】
最も基本的な構成では、本明細書で説明されるメガファンクション・ブロックを有する再構成可能なアーキテクチャのタイプを有する再構成可能なチップ（多目的の構成可能なモデム、またはＭＰＣＭとして説明される）が、ｃｏｎｆｉｇｗａｒｅの形態で提供され、図３〜図５に示される３つの実施形態に示されるように、ホストＣＰＵとＲＦ／アンテナ・モジュールの間に接続される。図示されるとおり、３０で示されるＭＰＣＭは、使用中のＲＦモジュールに従って、ベースバンド・モジュール（図３で見られる）として、あるいはベースバンド・モジュールと低ＩＦモジュール（アナログ・ベースバンド）（図４で見られる）の両方として動作することができる。さらに、ＭＰＣＭは、単一帯域システムおよび多帯域システム（単一帯域システムは、図３および図４に示され、他方、多帯域システムは、図５に示される）において使用されることが可能である。
【００３５】
いくつかの帯域／タイプのＲＦモジュールを使用する応用例では、ＲＦスイッチが、ＭＰＣＭチップと、それらのＲＦモジュールの間で使用される。
【００３６】
説明されるタイプの再構成可能なアーキテクチャを有するＭＰＣＭは、「マルチ・モード」無線デバイスのための単一チップ・ベースバンド・モデム・ソリューションを提供する。適切なプロトコル・スタックは、例えば、ＡＲＭ−８プロセッサ上、またはＡＲＭ−９プロセッサ上で実行されることが可能である。前述した３つの主要な数学的変換、つまりメガファンクション、すなわち、（１）再構成可能な行列ベクトル計算、（２）再構成可能な直交変換、および（３）再構成可能なトレリス処理を、任意の所与の通信アルゴリズム・セットをサポートする構成されたデータ・パスとともに使用することにより、アーキテクチャは、ＭＰＣＭが、セルラー／ＷＷＡＮまたは無線ＬＡＮなどの、任意の所与の無線ネットワークにアクセスしながら、任意の所与の時点で任意の無線端末装置上で実行されている任意のアプリケーションに効果的に適応することを可能にする。提案されるＭＰＣＭを提供することにより、チップ・アーキテクチャは、「オンデマンドで」、セルラーＧＳＭ／ＧＰＲＳベースバンド／プロトコル・スタック・チップからＷ−ＣＤＭＡチップ、Ｗｉ−ＭＡＸまたはＷＬＡＮ  Ｗｉ−Ｆｉチップへのチップの変換を可能にし、新たなアルゴリズムには、異なる制御セットを介してリアルタイムで、オンチップで対応が行われることが可能である。
【００３７】
ＭＰＣＭ内部リソースを使用して、音声コーデック、音響エコー・キャンセル、雑音抑圧、および音声活動検出などの、オーディオ要件をサポートするＭＰＣＭが、提供されることが可能である。
【００３８】
オンチップＣＰＵ１０は、低価格の製品において使用するためのアプリケーション・プロセッサの役割を果たすことも可能である。
【００３９】
ＭＰＣＭは、ハンドセットであるか、移動コンピューティング・デバイスであるかにかかわらず、ユーザの端末装置内部の特定のセルラー・モデムまたは無線モデムとして機能することができる。無線デバイスの製造業者は、生産フロアにおいてＭＰＣＭを構成することができる。異なるモデム標準に対する現場再構成またはサービス・ステーション再構成は任意である。ＭＰＣＭは、現在のベースバンド設計向けの「ｐｉｎ−ｔｏ−ｐｉｎの置き換え」であることが可能である。
【００４０】
ＭＰＣＭは、ハンドセットであるか、移動コンピューティング・デバイスであるか、または他の無線デバイスであるかにかかわらず、ユーザの端末装置の近辺におけるアクティブなセルラー／ＷＷＡＮネットワークまたは無線ＬＡＮネットワークに従って、動的に自らを再構成することができる。
【００４１】
製造業者は、垂直ローミング（ハンドオフ）動作モードのために、生産フロアにおいてＭＰＣＭを構成することができる。前述した能力に対応するため、ＭＰＣＭは、最も近いＷＬＡＮアクセス・ポイント・ネットワーク標準を発見する、または最も近いセルラー基地局を検出し、ネットワーク・タイプを識別するＩＥＥＥ垂直ハンドオフ手続きをサポートするように構成されなければならない。
【００４２】
以上は、異なるセルラー・ネットワークを有する事業者間における容量合意を可能にする。
顧客識別（および単一の料金請求）が、端末装置のＳＩＭ／ＵＳＩＭカードだけを介して行われることが可能である。
【００４３】
両方のケースで、端末装置は、将来の標準に関するプロトコル・スタック、およびＭＰＣＭコード更新のためのオペレーティング・システム・サポートを収容するのに十分なオンボード・システム・メモリを有さなければならない。さらなる機能およびアプリケーションには、（１）すべての２．５／２．７５／３／３．５ＧのＷＷＡＮネットワークのためのベースバンド（レイヤ１）およびサードパーティ・プロトコル・スタック（レイヤ２およびレイヤ３）、（２）ヘリテッジ・ネットワーク・サポート（ＴＤＭＡ、ＧＳＭ、ＣＤＭＡ）、ベースバンド、およびプロトコル・スタック、（３）すべてのＷＬＡＮネットワークのためのベースバンド（レイヤ１）およびサードパーティ・プロトコル・スタック（レイヤ２およびレイヤ３）、（４）着信する２Ｇ音声コールと、最も近いＷＬＡＮアクセス・ポイント（ホットスポット）を介するデータ転送を同時に扱うこと、（５）アクセス発見をサポートし、任意のホットスポットを使用して通信チャネルを確立すること、例えば、無線データ・コールの移動ＩＰベースの垂直ハンドオフ、またはＷＬＡＮネットワークと３Ｇネットワークの間のＶＯＩＰセッション、（６）保証されたセッション継続性（セッション中断問題は、インテリジェントな要素を既存のネットワークに終端間で組み込んで、認証およびアクセス発見を可能にすることにより、解決されることが可能である）、（７）ユーザのラップトップを再起動する必要がない、またはセッション（ＷＳＮ（無線ＬＡＮサービング・ノード）が、ＷＬＡＮホットスポット・ネットワークと、ホーム・エージェントおよびＡＡＡ（認証、許可、およびアカウンティング）サーバを有する通信事業者の既存のコア・ネットワークとの間のリンクを提供する）を再認証する必要のない、ホットスポット・セルから、通信事業者の３Ｇ  ＷＷＡＮへのシームレスな遷移、（８）無線ＬＡＮ接続が利用できない場合にはいつでも、移動体ユーザが、ＧＰＲＳまたは３ＧなどのＷＷＡＮ（セルラー）ネットワークにシームレスにフォール・バックすることを、垂直ハンドオフ・システムが可能にする、（９）移動ノード上のネットワーク接続が、エンド・ユーザ・アプリケーションに完全にトランスペアレントな形で、複数の無線アクセス・ネットワークを介して動作することを、ハンドオフ機構が可能にする、（１０）３Ｇ−ＷＬＡＮ相互動作を介するグローバル移動性（「いつでも、どこでも」通信能力）、および（１１）使用可能にする諸機能に、３ＧＰＰ加入の再使用、ネットワーク選択、３ＧＰＰシステム・ベースの認証、ＳＩＭ／ＵＳＩＭカードを使用した認証およびセキュリティ・キー合意、ユーザ・データ・ルーティングおよびサービス・アクセス、ならびにエンド・ユーザ料金請求が含まれる、移動体事業者による３ＧＰＰシステム加入者のための公共ＷＬＡＮアクセス・サービスが含まれることが可能である。
【００４４】
以下の利点が、本明細書で説明し、請求されるチップ・アーキテクチャを有するＭＰＣＭによって提供される。すなわち、アプリケーション当たりの電力消費が、専用のソリューションと同じ水準であるか、または同じ水準に近く、すべてのデータ・アクセスおよび音声アクセスに関して１つの端末装置が存在し、変化する通信標準に対する迅速な適応が提供され、つまり、端末装置のリコールがなく、将来の、または未定義の標準およびプロトコルの現場における単純な再構成を可能にし、製品系列を統合し、開発費用を低減し、在庫管理を向上させるのに役立ち、マルチアクセス／マルチ・モード／多帯域の端末装置における全体的なＢＯＭ費用を低減し、既製のＲＦモジュールおよびチップ・セットに適合するプログラマブルＲＦインタフェース、および／またはＩ／Ｑ変調器／復調器が、ＲＦユニットとのアナログ・インタフェースのためにチップの中に含められることが可能である。
【００４５】
多機能ベースバンドの利点は、多機能ベースバンドが、多機能の再構成可能な無線ソリューションにも結び付けられた場合、最も明らかである。（マルチ・モード・アンテナに結合された）。
【００４６】
チップ・アーキテクチャは、以下のような通信ネットワーク間の技術ローミングを可能にすることができる。すなわち、
ＷＬＡＮ            ８０２．１１ａ／ｂ／ｇ、８０２．１６ａ／ｅ、８０２．２０
第２世代ワイヤレス  ＧＳＭ、ＣＤＭＡ、ＴＤＭＡ
第２．５世代        ＧＰＲＳ、１ｘＲＴＴ
第２．７５世代      ＥＤＧＥ／ＣＤＭＡ２０００（１ｘＥＶ−ＤＯ）
第３世代            CDMA(1xEV-DV)／TD-SCDMA／UMTS(WCDMA)
第３．５世代        ＵＭＴＳ（ＨＳＤＰＡ機能）
【００４７】
電力節約機構は、メガファンクション動作の本来備わった特徴である。チャネル監視だけが必要とされている場合、低電力監視アルゴリズムが、電力節約のために設定されることが可能である。ＣＰＵ１０は、真の単一プロセッサ・ソリューションのための、アプリケーション・プロセッサの役割をすることもできる。適格なプロトコル・スタックが、既にコンパイルされ、ＣＰＵ上で実行され、検証されている。レイヤ１との明確に定義されたインタフェースを有することは、プロトコル・スタック・バージョンを更新することを単純な作業にする。
【００４８】
前述のアーキテクチャに従って設計されたチップをＦＰＧＡコア設計、ＤＳＰ設計、ＳＯＣ設計、およびＡＳＩＣ設計と比較すると、以下を確認することができる。すなわち、
１．ＡＳＩＣ設計およびＳＯＣ設計は、大きい量に関して費用対効果が大きく、大量のデータを扱うことができるが、一般に、再構成可能な能力をもたらさず、ゼロから設計することは、多大である。
２．ＤＳＰ設計およびＣＰＵ設計  狭帯域のデータ使用量を扱うのに適しており、高い再構成のしやすさをもたらす。さらに、ゼロからインプリメンテーションを設計することが、非常に迅速であるが、通常、費用対効果は小さい。
３．ＦＰＧＡは、比較的高価であり、大量のデータを扱うことができ、再構成可能な能力、設計は、長期にわたる。
【００４９】
本開示で示唆され、図１に示されるアーキテクチャ方法は、ＤＳＰ／ＣＰＵソフトウェア・ソリューションの適応性、柔軟性、および商品化までの時間を依然、保ちながら、サイズ、性能、および電力消費の点でＡＳＩＣに類似する。
【００５０】
本発明の教示に従って設計されたチップの改良された性能は、以下の例で実証される。以下に示される例は、Ｂｅｒｋｅｌｅｙ  Ｗｉｒｅｌｅｓｓ  Ｒｅｓｅａｒｃｈ  Ｃｅｎｔｅｒ，  ＥＥＣＳ  Ｄｅｐａｒｔｍｅｎｔからの、Ｂｅｒｋｅｌｅｙ  Ｗｉｒｅｌｅｓｓ  Ｒｅｓｅａｒｃｈ  Ｃｅｎｔｅｒ，ＥＥＣＳ  ＤｅｐａｒｔｍｅｎｔのＰｌｅｉａｄｅｓアーキテクチャが、他のアーキテクチャと比較されている２つの性能テーブルを参照する。
【００５１】
【表１】
2008506287.tif 000003
表１は、ＡＳＩＣアーキテクチャが、十分なアクセラレータ機能命令なしで、標準のＤＳＰチップの７２６分の１のオーダの範囲内の面積サイズであり、１５３分の１の電力を消費することを示す。さらに、ＡＳＩＣと比較されたＢｅｒｋｅｌｅｙ  Ｐｌｅｉａｄｅｓアーキテクチャは、Ｐｌｅｉａｄｅｓアーキテクチャよりも、３．３倍十分な面積サイズ、および６倍十分な電力消費を、そのＡＳＩＣに与える。Ｐｌｅｉａｄｅｓアーキテクチャの性能は、専用ＤＳＰの十分なアクセラレータ機能命令の性能と同様である。さらに、Ｐｌｅｉａｄｅｓアーキテクチャは、メガファンクションより小さい粒度を有し、そのため、それほど効果的でないアーキテクチャである。さらに、メガファンクションの全体的効率は、ＡＳＩＣの効率にはるかに近く、そのことは、ＡＳＯＣＳアーキテクチャの性能が、ＤＳＰと比べて、２０倍を超えていることを示す。
【００５２】
【表２】
2008506287.tif 000004
表２は、必要とされる固有のＭＩＰＳ量をそれぞれが有し、したがって、エネルギー消費量の係数の差が、それぞれの間の効率の差によって示される、異なるアルゴリズムに関する電力消費量で、ＡＲＭ８  ＣＰＵとＢｅｒｋｅｌｅｙ  Ｐｌｅｉａｄｅｓアーキテクチャの比較を示す。この場合も、Ｐｌｅｉａｄｅｓアーキテクチャは、より小さい粒度のため、メガファンクション・アーキテクチャほど効果的ではないことを想い起こすことが重要である。
【００５３】
以上、本開示に従って構築された、新たな改良されたチップ・アーキテクチャ、およびそのチップ・アーキテクチャに関するいくつかの応用例を説明した。本明細書で説明された例示的な実施形態は、限定としてではなく、例示として提示されており、様々な変更、組み合わせ、および置き換えが、本開示のより広い諸態様における、添付の特許請求の範囲に記載される、本開示の趣旨または範囲を逸脱することなく、当業者によって実施されることが可能である。例えば、アーキテクチャは、単一のチップ・ソリューションとして説明されているが、そのようなチップによって提供される諸機能は、複数のチップ、つまりチップ・セットによって提供されることも可能である。
【００５４】
本明細書で開示される本開示のチップ・アーキテクチャ、およびそのアーキテクチャのすべての要素は、添付の請求項の少なくとも１つの請求項の範囲内に含まれる。本明細書で開示されるチップ・アーキテクチャのいずれの要素についても、権利を放棄するものではなく、特許請求の範囲の解釈を必ずしも限定するものではない。
【図面の簡単な説明】
【００５５】
【図１】開示する教示に従って設計された１つのチップ・アーキテクチャを示すブロック図である。
【図２】開示する教示に従って設計されたチップ・アーキテクチャのメガファンクション・ブロックおよび相互接続ブロックを示すブロック図である。
【図３】開示するチップ・アーキテクチャの無線通信デバイスへの応用をそれぞれ示すブロック図である。
【図４】開示するチップ・アーキテクチャの無線通信デバイスへの応用をそれぞれ示すブロック図である。
【図５】開示するチップ・アーキテクチャの無線通信デバイスへの応用をそれぞれ示すブロック図である。
【図１】
2008506287.tif 000005
【図２】
2008506287.tif 000006
【図３】
2008506287.tif 000007
【図４】
2008506287.tif 000008
【図５】
2008506287.tif 000009
【国際調査報告】
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