(57)【要約】一連のパルスが各駆動チャンネルに駆動され得、それはバッファの出力で一連の合成パルスを生成する。各合成信号は駆動チャンネルに駆動された個々のパルスの合成である。駆動チャンネルに関連したタイミング・オフセットは、合成パルスの個々のパルスが整列またはほとんど整列するまで、調整され得る。これらのタイミング・オフセットは駆動チャンネルを通じての伝播遅延の差を補償し、駆動チャンネルを較正および／またはデスキューする。合成パルスは比較チャンネルを通じてテスターへフィード・バックされ得、各比較チャンネルに対する比較信号に関連するオフセットは合成パルスへ整列され得、このことが、比較チャンネルを較正および／またはデスキューする。
2008506125.tif 000002
【特許請求の範囲】
【請求項１】
機械の通信チャンネルに関連させられたタイミング遅延を決定する方法であって、該方法が、
該機械の複数の第一駆動チャンネルを互いに電気的に接続すること、
該第一駆動チャンネルに第一信号を駆動すること、
該第一信号の組み合わせを含んでいる第一合成信号をモニターすること、および、
該第一合成信号が、該第一合成信号内の該第一信号の改善された整列を示す特徴を示すまで、該第一駆動チャンネルの一つと関連するタイミング遅延を調節すること、を含む方法。
【請求項２】
前記調節するステップが、前記第一合成信号が該第一合成信号を構成する前記第一信号の改善された整列を示す特徴を示すまで、前記第一駆動チャンネルのそれぞれに関連するタイミング遅延を調節することをさらに含む、請求項１に記載の方法。
【請求項３】
前記駆動するステップ、前記モニター・ステップ、および、前記調節するステップを複数回繰り返すことをさらに含む、請求項２に記載の方法。
【請求項４】
前記第一合成信号の前記特徴が、該第一合成信号のピーク・パワーに対応する、請求項２に記載の方法。
【請求項５】
前記第一合成信号の前記特徴が、該第一合成信号のピーク二乗平均電圧またはピーク二乗平均平方根電圧測定の一つに対応する、請求項２に記載の方法。
【請求項６】
前記第一信号のそれぞれがパルスを含む、請求項１に記載の方法。
【請求項７】
前記第一信号のそれぞれが一連のパルスを含む、請求項６に記載の方法。
【請求項８】
請求項１に記載の方法であって、該方法が、
複数の第二駆動チャンネルを互いに電気的に接続すること、
該第二駆動チャンネルに第二信号を駆動すること、
該第二信号の組み合わせを含んでいる第二合成信号をモニターすること、および、
該第二合成信号が、該第二合成信号内の該第二信号の改善された整列を示す特徴を示すまで、該第二駆動チャンネルの一つと関連するタイミング遅延を調節すること、をさらに含む方法。
【請求項９】
前記第一駆動チャンネルが、テストされる第一電子素子にテストデータを提供するように構成されていて、
前記第二駆動チャンネルが、テストされる第二電子素子にテストデータを提供するように構成されている、請求項８に記載の方法。
【請求項１０】
請求項９に記載の方法であって、該方法が、さらに、
前記機械の複数の第一比較チャンネルに前記第一合成信号を電気的に接続すること、および、
該第一合成信号と共に該第一比較チャンネルの一つと関連する比較器の比較信号を整列するために、該第一比較チャンネルの該一つと関連するタイミング遅延を調節すること、を含む方法。
【請求項１１】
請求項１０に記載の方法であって、該方法が、さらに、前記第一合成信号と共に前記第一比較チャンネルのそれぞれと関連する比較器の比較信号を整列するために、該第一比較チャンネルのそれぞれと関連するタイミング遅延を調節すること、を含む方法。
【請求項１２】
請求項１０に記載の方法であって、該方法が、さらに、
前記機械の複数の第二比較チャンネルに前記第二合成信号を電気的に接続すること、および、
該第二合成信号と共に該第二比較チャンネルの一つと関連する比較器の比較信号を整列するために、該第二比較チャンネルの該一つと関連するタイミング遅延を調節すること、を含む方法。
【請求項１３】
請求項１２に記載の方法であって、該方法が、さらに、前記第二合成信号と共に前記第二比較チャンネルのそれぞれと関連する比較器の比較信号を整列するために、該第二比較チャンネルのそれぞれと関連するタイミング遅延を調節すること、を含む方法。
【請求項１４】
前記第一比較チャンネルが、前記第一駆動チャンネルを通じて前記第一電子素子に提供される前記テスト・データに応答して、該第一電子素子によって生成される応答データを受け取るように構成されていて、
前記第二比較チャンネルが、前記第二駆動チャンネルを通じて前記第二電子素子に提供される前記テスト・データに応答して、該第二電子素子によって生成される応答データを受け取るように構成されている、請求項１２に記載の方法。
【請求項１５】
前記第二信号のそれぞれがパルスを含む、請求項８に記載の方法。
【請求項１６】
前記第二信号が一連のパルスを含む、請求項１５に記載の方法。
【請求項１７】
請求項１に記載の方法であって、該方法が、さらに、
前記機械の複数の第一比較チャンネルに前記第一合成信号を電気的に接続すること、および、
該第一合成信号と共に該第一比較チャンネルの一つと関連する比較器の比較信号を整列するために、該第一比較チャンネルの該一つと関連するタイミング遅延を調節すること、を含む方法。
【請求項１８】
請求項１７に記載の方法であって、該方法が、さらに、前記第一合成信号と共に前記第一比較チャンネルのそれぞれと関連する比較器の比較信号を整列するために、該第一比較チャンネルのそれぞれと関連するタイミング遅延を調節すること、を含む方法。
【請求項１９】
前記機械が電子素子をテストするためのテスターである、請求項１に記載の方法。
【請求項２０】
前記電子素子が半導体素子である、請求項１９に記載の方法。
【請求項２１】
較正基板であって、該較正基板が、
機械の複数の第一駆動チャンネルから入力を受け取るように配置されている複数の第一入力端子、
第一バッファであって、該第一入力端子が該第一バッファの入力と電気的に接続されている、第一バッファ、
該第一バッファの出力を入力として受け取るように構成された第一検出器、および、
該第一検出器の出力に電気的に接続され、かつ、該機械のチャンネルと電気的に接続するように構成された第一出力端子、を備える較正基板。
【請求項２２】
請求項２１に記載の較正基板であって、該較正基板が、さらに、複数のさらなる第一出力端子であって、該さらなる第一出力端子のそれぞれが前記第一バッファの前記入力へ電気的に接続され、かつ、前記機械の複数の第一比較チャンネルと電気的に接続されるように構成された、複数のさらなる第一出力端子、を備える較正基板。
【請求項２３】
請求項２２に記載の較正基板であって、該較正基板が、さらに、
前記機械の複数の第二駆動チャンネルから入力を受け取るように配置されている複数の第二入力端子、
第二バッファであって、該第二入力端子が該第二バッファの入力と電気的に接続されている、該第二バッファ、
該第二バッファの出力を入力として受け取るように構成された第二検出器、および、
該第二検出器の入力に電気的に接続され、かつ、該機械のチャンネルと電気的に接続するように構成された第二出力端子、を備える較正基板。
【請求項２４】
請求項２３に記載の較正基板であって、該較正基板が、さらに、複数のさらなる第二出力端子であって、該さらなる第二出力端子のそれぞれが前記第二バッファの前記出力へ電気的に接続され、かつ、前記機械の複数の第二比較チャンネルと電気的に接続されるように構成された、複数のさらなる第二出力端子、を備える較正基板。
【請求項２５】
前記第一駆動チャンネルが、テストされる第一電子素子にテストデータを提供するように構成されていて、
前記第二駆動チャンネルが、テストされる第二電子素子にテストデータを提供するように構成されている、請求項２４に記載の較正基板。
【請求項２６】
前記第一比較チャンネルが、前記第一駆動チャンネルを通じて前記第一電子素子に提供される前記テスト・データに応答して、該第一電子素子によって生成される応答データを受け取るように構成されていて、
前記第二追加比較チャンネルが、前記第二駆動チャンネルを通じて前記第二電子素子に提供される前記テスト・データに応答して、該第二電子素子によって生成される応答データを受け取るように構成されている、請求項２５に記載の較正基板。
【請求項２７】
前記第一入力端子を前記第一バッファの前記入力へ接続する電気的経路が等しい長さである、請求項２１に記載の較正基板。
【請求項２８】
請求項２１に記載の較正基板であって、該較正基板が、さらに、前記第一入力端子と前記第一バッファの前記入力との間に配置される複数の抵抗器を備える較正基板。
【請求項２９】
前記抵抗器が、前記駆動チャンネルのインピーダンスを整合させるように大きさを決められ配置されている、請求項２８に記載の較正基板。
【請求項３０】
請求項２１に記載の較正基板であって、該較正基板が、さらに、前記第一バッファの前記出力をフィルターするように配置されている電子フィルターを備える較正基板。
【請求項３１】
前記機械がテスターである、請求項２１に記載の較正基板。
【請求項３２】
機械にテスターのチャンネルに対してタイミング遅延を設定する方法を機械に実行させるための命令を含む機械読み取り可能媒体であって、該方法が、
第一信号を複数の第一駆動チャンネルに駆動すること、
該第一信号の組み合わせを含む第一合成信号に対応する第一データを受け取ること、および、
該第一データが該第一合成信号内の該第一信号の改善された整列を示すまで、該第一駆動チャンネルの一つと関連するタイミング遅延を調節すること、を含む機械読み取り可能媒体。
【請求項３３】
前記調節するステップが、さらに、前記第一データが前記第一合成信号内の前記第一信号の改善された整列を示すまで、前記第一駆動チャンネルのそれぞれと関連するタイミング遅延を調節することを含む、請求項３２に記載の機械読み取り可能媒体。
【請求項３４】
請求項３２に記載の機械読み取り可能媒体であって、該機械読み取り可能媒体が、さらに、前記駆動するステップ、前記受け取りするステップ、および、前記調節するステップを複数回繰り返すことを含む機械読み取り可能媒体。
【請求項３５】
前記第一データが前記第一合成信号のパワーに対応する、請求項３２に記載の機械読み取り可能媒体。
【請求項３６】
前記第一データが前記第一合成信号の二乗平均平方根電圧測定値に対応する、請求項３２に記載の機械読み取り可能媒体。
【請求項３７】
前記第一信号のそれぞれがパルスを含む、請求項３２に記載の機械読み取り可能媒体。
【請求項３８】
前記第一信号のそれぞれが一連のパルスを含む、請求項３２に記載の機械読み取り可能媒体。
【請求項３９】
前記方法が、さらに、
第二信号を複数の第二駆動チャンネルに駆動すること、
該第二信号の組み合わせを含む第二合成信号に対応する第二データを受け取ること、および、
該第二データが該第二合成信号内の該第二信号の改善された整列を示すまで、該第二駆動チャンネルの一つと関連するタイミング遅延を調節すること、を含む、請求項３２に記載の機械読み取り可能媒体。
【請求項４０】
前記第一駆動チャンネルが、テストされる第一電子素子にテストデータを提供するように構成されていて、
前記第二駆動チャンネルが、テストされる第二電子素子にテストデータを提供するように構成されている、請求項３９に記載の機械読み取り可能媒体。
【請求項４１】
前記方法が、さらに、
複数の第一比較チャンネルの比較信号と関連するタイミング遅延を、該第一比較チャンネルにおいて比較器で前記第一合成信号と共に比較信号を整列させるように、調節することを含む、請求項３９に記載の機械読み取り可能媒体。
【請求項４２】
前記第二信号のそれぞれがパルスを含む、請求項３９に記載の機械読み取り可能媒体。
【請求項４３】
前記第二信号のそれぞれが一連のパルスを含む、請求項４２に記載の機械読み取り可能媒体。
【請求項４４】
プローブ・カードであって、該プローブ・カードが、
テストされる電子素子の端子と接触するように配置された複数のプローブ、
テスト信号の源に該プローブのうちの一つを電気的に接続するための手段、および、
該テスト信号の源から該プローブ・カードで受け取られ、較正基板の入力端子への該プローブのうちのいくつかを通じて駆動される、較正信号の組み合わせを含む合成信号を処理するように構成された回路構成であって、該合成信号が該較正基板の出力端子と接触するように配置されている較正プローブを通じて該プローブ・カードで受け取られる、回路構成、を含むプローブ・カード。
【請求項４５】
前記較正プローブが、テストされる電子素子の端子を接触するように配置されている前記複数のプローブの一つを含む、請求項４４に記載のプローブ・カード。
【請求項４６】
前記較正プローブが、テストされる前記電子素子の接触端子に対応しない予備のプローブを含む、請求項４４に記載のプローブ・カード。
【請求項４７】
前記回路構成が、前記合成信号のパワー・レベルを検出するように構成された検出器を含む、請求項４４に記載のプローブ・カード。
【請求項４８】
前記回路構成が、前記合成信号を受け取り前記検出器に該合成信号を出力するように構成されたバッファを含む、請求項４７に記載のプローブ・カード。
【請求項４９】
前記回路構成が、前記バッファと前記検出器との間に配置され、該バッファから出力される前記合成信号をフィルターし該検出器へ該フィルターされた合成信号を出力するように構成されたフィルターを含む、請求項４８に記載のプローブ・カード。
【請求項５０】
前記回路構成が、前記合成信号のエッジを検出するように構成された検出器を含む、請求項４４に記載のプローブ・カード。
【請求項５１】
前記回路構成が、前記合成信号を受け取り該合成信号を前記検出器へ出力するように構成されたバッファを含む、請求項５０に記載のプローブ・カード。
【請求項５２】
前記回路構成が、前記バッファと前記検出器との間に配置され、該バッファから出力される前記合成信号をフィルターし該検出器へ該フィルターされた合成信号を出力するように構成されたフィルターを含む、請求項５１に記載のプローブ・カード。
【請求項５３】
前記回路構成が、前記合成信号をバッファするように構成されたバッファを含む、請求項４４に記載のプローブ・カード。
【請求項５４】
前記回路構成が、前記合成信号をフィルターするように構成されたフィルターを含む、請求項４４に記載のプローブ・カード。
【請求項５５】
前記フィルターが、前記合成信号の選択された調和成分だけを通過させる、請求項５４に記載のプローブ・カード。
【請求項５６】
前記フィルターが、前記合成信号の選択された調和接触を除去する、請求項５４に記載のプローブ・カード。
【請求項５７】
請求項４４に記載のプローブ・カードであって、該プローブ・カードが、さらに、該プローブ・カードに対するデスキューオフセットを表すデータを記憶するように構成されたデータ保存素子を含むプローブ・カード。
【請求項５８】
請求項４４に記載のプローブ・カードであって、該プローブ・カードが、さらに、該プローブ・カードに対するデスキューオフセットを表すデータを記憶させるデータ保存素子を含むプローブ・カード。
【請求項５９】
前記電気的に接続するための手段が複数の基板を含み、
前記回路構成が該基板の一つに配置される、請求項４４に記載のプローブ・カード。
【請求項６０】
プローブ・カードであって、該プローブ・カードが、
テストされる電子素子の端子に接触するように配置された複数のプローブ、
テスト信号の源に該プローブのうちの一つを電気的に接続するための手段、および、
該プローブ・カードに対するデスキューオフセットを表すデータを記憶するように構成されたデータ保存素子、を含むプローブ・カード。
【請求項６１】
前記プローブ・カードに対するデスキューオフセットを表すデータが、前記データ保存素子に記憶されている、請求項６０に記載のプローブ・カード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に通信チャンネルを較正および／またはデスキューすることに関連する。通信チャンネルは任意の個数の素子またはシステムで使われ、その多くの応用の中で通信チャンネルを較正またはデスキューするのは有利なことであり得る。通信チャンネルを使う制限なしの例の一つは、電子素子をテストするようなテスト・システムである。
【背景技術】
【０００２】
図１は、半導体素子のような電子素子をテストするための、例示的なテスト・システム１００の単純化されたブロック図を図解している。例えば、図１のテスト・システム１００は、未個片化（ｕｎｓｉｎｇｕｌａｔｅｄ）ウエハのダイ、個片化（ｓｉｎｇｕｌａｔｅｄ）ダイ（パッケージ化されているかパッケージ化されていないか）、または多重チップ・モジュールをテストし得る。このようなシステム１００は、他のタイプの電子素子、例えばプリント基板など、をテストするように構成され得る。図に示すように、システム１００は、テスター１０２、通信接合１０４、プローブ・ヘッド１０７および、プローブ・カード１０８を、テスター１０２とテストされている電子素子（「ＤＵＴ」）１１２との間でテスト信号を通信するために含み得る。テスト・システム１００は、また、ＤＵＴ１１２を支持しかつ動かすために、移動可能なチャック１１４を有するハウジング１０６を含み得る。プローブ・カードのプローブ１１０は、ＤＵＴ１１２と接触しており、したがって、ＤＵＴと電気的接合を成す。
【０００３】
通信接続１０４（例えば、同軸ケーブル、光ファイバ、無線リンク、等）、テスト・ヘッド１０７、および、プローブ・カード１１０は、テスター１０２とＤＵＴ１１２の端子（図１で示されていない）との間に多重通信チャンネル（図１で示されていない）を成す。テスター１０２はテスト・データを生成し、それは、ＤＵＴ１１２の端子（図１で示されていない）へ、これらの通信チャンネル（図１で示されていない）を通じて駆動される。ＤＵＴ１１２によって生成された応答データは、逆の方向へ他の同様の通信チャンネル（図１で示されていない）を通じてテスター１０２へ戻る。いくつかのテスト・システムでは、テスト・データと応答データとの両方に同じ通信チャンネルが使われる。
【０００４】
図２は、二つの入力端子２２０，２２２と一つの出力端子２３４とを有するＤＵＴ１１２をテストするように構成された例示的なテスター１０２の単純化されたブロック図を図解している。例えば、ＤＵＴ１１２は、四つの１ビット記憶セルを有する小さなメモリであり得る。入力端子２２０と２２２とへの２ビット・アドレス入力に応じて、ＤＵＴ１１２内の内部回路構成（図示されていない）は出力端子２３４を通じて、アドレスに対応する記憶セルに保存された１ビット・データを出力する。（当然、メモリＤＵＴは、典型的にはもっと多くのアドレス入力ともっと多くのデータ出力と他の入力と出力とを有し得る。図２で示されるＤＵＴ１１２は説明と議論の目的で単純化されている）。
【０００５】
図２で示されるように、テスター１０２は、ＤＵＴ１１２の入力端子２２０と２２２とに入力されるテスト・パターンを生成するテスト・データ生成器２０２を含む。この例では、各テスト・パターンは２ビットから成る。テスト・データ生成器２０２はテスト・パターンをタイミング・コントローラ２０６に２０４で出力する。そのタイミング・コントローラ２０６は、テスト・パターンの各ビットをドライバ２１２，２１４へ２０８，２１０で出力する。ドライバ２１２，２１４はテスト・パターンを駆動チャンネル２１６，２１８を通じて入力端子２２０，２２２へ駆動する。上で議論されたように、図２で示されていないが、チャンネル２１６，２１８は、通信リンク（例えば図１の１０４）、テスト・ヘッド（例えば図１の１０７）、およびプローブ・カード（例えば図１の１０８）などを通る経路を含み得る。比較チャンネル２３２（駆動チャンネル２１６，２１８と同じ経路を含み得る）はテスター１０２にＤＵＴ１１２によって生成された出力をテスト・パターンに応じて運ぶ。（ここで、テスター１０２からＤＵＴ１１２へテストデータを運ぶための通信チャンネル（例えば２１６）を「駆動チャンネル」と呼び、ＤＵＴ１１２からテスター１０２へ応答データを運ぶための通信チャンネル（例えば２３２）を「比較チャンネル」と呼ぶ。次の点に注意する。多くのテスターでは、チャンネルは駆動チャンネルまたは比較チャンネルとして機能するか、または、駆動チャンネルと比較チャンネルとの両方として機能するか選択的に設定され得る）。比較器２２８はＤＵＴ１１２によって生成された出力を、比較器２２８への入力２２６である期待される応答と、比較する。結果獲得／アナライザ２３０は比較の結果を受け取り、また、ＤＵＴ１１２がテスト・パターンへ正しく応答しているかどうかを決定するよう比較を分析し得る。テスト・データ生成器２０２は、また、テスト・パターンに沿って期待される応答を生成し得、タイミング・コントローラ２０６へ期待される応答を２２６で出力し得る。タイミング・コントローラ２０６は期待される応答を、ＤＵＴによって生成された応答データがチャンネル２３２上の比較器２２８に到達するだろうと期待されるとき比較器２２８を活性化する比較信号２２４に沿って、２２６で出力する。
【０００６】
期待されるように、図２で示されるシステムにおける信号のタイミングは、典型的に重要である。例えば、テスト・パターンのビットがＤＵＴ１１２の入力端子２２０，２２２へ同時にあるいはある特定の時間差で到達することは、典型的に重要である。もう一つの例では、期待される応答２２６と比較信号２２４が、同時にまたは比較チャンネル２３２の比較器２２８での応答データのＤＵＴ１１２からの到着の特定の時間差内で、活性化されることは典型的に重要である。多くの応用では、駆動チャンネル２１６，２１８および比較チャンネル２３２を通っての信号の伝播遅延における差は補償されなければならない。
【０００７】
図３は、図２のシステムの信号のための例示的なタイミング・チャートを示している。図３に示される例では、全てのタイミングは、タイミング・コントローラ２０６またはテスター１０２のどこかで生成され得るマスター・クロック３０２の立ち上がりと関連している。当然、マスター・クロックの立ち上がり以外のものがタイミング参照として使われ得る。図３で示されるように、タイミング生成器２０６がテスト・パターンの各ビットの出力２０８，２１０（図２参照）を、異なるオフセット３１４，３１６で遅らせるので、駆動チャンネル２１６，２１８を通じての伝播遅延の差にもかかわらず、テスト・パターンのビットはＤＵＴ１１２の入力端子２２０，２２２（図２参照）に、同時にまたはほぼ同時に到着する。図３に示される例では、ドライバ２１２へ２０８で入力されたビット（パルス３０４によって図３で表される）はタイム・オフセット３１４だけ遅れさせられ、ドライバ２１４へ２１０で入力されたビット（パルス３０６によって図３で表される）はタイム・オフセット３１６だけ遅れさせられる。また図３で示されるように、このことはビットをＤＵＴ１１２の入力端子２２０，２２２へ同時にまたはほとんど同時に到達させる。（ドライバ２１２へ２０８で入力され駆動チャンネル２１６へ駆動されたビットは、図３のパルス３０４’によって入力端子２２０へ到達するように表される；同様にして、ドライバ２１４へ２１０で入力され駆動チャンネル２１８へ駆動されたビットは、図３のパルス３０６’によって入力端子２２２へ到達するように表される。）当然、オフセット３１４はゼロであり得る。図３のオフセット３１８はタイミング参照（この例では、マスター・クロック・パルス３０２の立ち上がり）から、期待される応答データ２２６と比較器２２８（図２参照）への比較信号２２４との表示への、遅延を表す。（図３では、期待される応答データはパルス３０８で表され、比較信号はパルス３１２で表される。図３で示されるように、オフセット３１８は、比較信号（図３のパルス３１２）が、比較チャンネル２３２上でＤＵＴ１１２からの応答データの比較器２２８での到達に一致するように、設定される。
【０００８】
オフセット３１４，３１６，３１８は、タイミング・コントローラ２０６のメモリ・テーブルまたはアレイ（図示されていない）に記憶され得る。その上、各オフセット３１４，３１６，３１８は多数の部分から成り得る。例えば、図１のテスト・システム１００のようなテスト・システムは、最初プローブ・カード１０８なしで較正され得、その後、プローブ・カード１０８でデスキューされ得る。各オフセット３１４，３１６，３１８は、したがって、テストヘッド１０７とプローブ・カード１０８との間のインターフェイス（図示されていない）へのテスター１０２からの、対応する駆動または比較チャンネルの一部を通じての遅延を表す較正遅延、および、プローブ・カードを通じての遅延を表すデスキュー遅延を備え得る。用語「較正」は、プローブ・ヘッド１０７とプローブ・カード１０８の間のインターフェイスへの伝播遅延を等しくするようにタイミング遅延またはタイミング・オフセットを設定することを呼ぶのにしばしば使われ、用語「デスキュー」は、プローブ・カードを通じて伝播遅延の差を補償するように、追加のタイミング遅延またはオフセットを設定することを呼ぶのにしばしば使われる。本願では、しかしながら、用語「較正」と「デスキュー」は、チャンネルの一部または全部に関係しようとなかろうと、任意のタイミング遅延またはオフセットを決定および／または設定することを広く、また、同義語として使われる。用語「時間遅延」と「オフセット」もまた広く、また、同義語として使われる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
較正および／またはデスキュー・オフセットを決定するための改善された方法または装置の必要性がある。
【課題を解決するための手段】
【００１０】
本発明の実施形態では、較正基板はテスターの駆動チャンネルと比較チャンネルとに一緒に電気的に接続されている。パルス、一連のパルス、または、周期的波形が各駆動チャンネルに駆動されて、該各駆動チャンネルは合成パルス、一連の合成パルス、または合成波形を較正基板または基板の短絡ノードまたは加算接合点で生成する。この合成パルス、一連の合成パルス、または、合成波形は、較正基板の加算接合点から比較チャンネルへ分散される。加算接合点はまた、パワー検出回路へ通り道を付けられ得る。各合成パルスまたは合成波形は、駆動チャンネルからの個々のパルスまたは波形の合成または和である。駆動チャンネルと関係したタイミング・オフセットは、合成パルスの個々のパルスが整列またはほとんど整列するまで調節される。このことは、個々のパルスのタイミングを、合成波形の最大パワー・スペクトル密度に到達するまで、個々に調節することで、達成される。これらのタイミング・オフセットは、駆動チャンネルを通じて伝播遅延における差を補償して、駆動チャンネルを較正および／またはデスキューする。駆動チャンネルの整列が達成された後、合成パルスまたｈ合成波形は、引き続き、比較チャンネルに対してオフセットを較正するように信号参照源としてテスターに使われ得る。
【発明を実施するための最良の形態】
【００１１】
本明細書は、本発明の例示的な実施形態と応用を記述している。しかしながら、本発明は、これらの例示的な実施形態と応用、または、例示的な実施形態と応用が作用するやり方、または、ここに書かれていること、に制限されるものではない。
【００１２】
図４は、例示的なテスター４０１に関連した駆動および比較チャネルに対する較正オフセットおよび／またはデスキュー・オフセットを決定するために使用され得る例示的な較正基板４１２を示す。説明と議論の目的で（制限するためでなく）、テスター４０１は図４では１８個のチャンネルを有するように示されている。再度、説明と議論が目的であって制限するためのものではなく、テスター４０１は、三つの入力端子と二つの出力端子とを有する読み込み専用メモリ（ＲＯＭ）であるＤＵＴをテストするように構成されている。例えば、ＲＯＭは四つの２ビット記憶セルを有し得て、入力端子は一つの読み込み可能端子と二つのアドレス端子とを含み得て、出力端子は二つのデータ出力端子を含み得る。この例では、テスター４０１の１８個のチャンネルは以下のように構成される。九つは、三つのＤＵＴの入力端子を駆動させる駆動チャンネルとして構成され、六つは、三つのＤＵＴ（図示されていない）の出力端子から出力を受け取る比較チャンネルとして構成され、三つは使われない。したがって、このように構成された、テスター４０１は三個のＤＵＴ（図示されていない）を平行してテストできる。
【００１３】
図４に示されるように、テスター４０１は、テストデータ生成器４０２、タイミングコントローラ４０６、および、図２の同名の要素と一般に類似し得る、結果獲得／アナライザ４３０を含む。テスター４０１は、コントローラ４０８と関連メモリ４１０をまた含む。コントローラ４０８は、メモリ４１０に記憶されたソフトウェア（ファームウェアまたはマイクロコードを含む）の制御のもとで動作するマイクロプロセッサまたはマイクロコントローラであり得る。メモリ４１０は、半導体ベースのメモリ、磁気ベースのメモリ、光ベースのメモリ等を制限なしに含んでいる、どのようなタイプのメモリでもあり得る。代わりに、コントローラ４０８は、ハードワイヤード回路構成、または、マイクロプロセッサまたはマイクロコントローラ上で動作するソフトウェアおよびハードワイヤード回路構成の組み合わせでインプリメントされ得る。図に示されるように、バス４０４はテスター４０１内にデータ通信を提供する。
【００１４】
図４で示されるように、テスター・チャンネルは４２０，４２２，４２４の三つのグループに分けられ、各グループは一つのＤＵＴ（図示されていない）とインターフェイスするように構成されている。各チャンネル・グループ４２０，４２２，４２４は六つのチャンネルを含んでいる。すなわち、三つの駆動チャンネル、二つの比較チャンネル、そして一つの未使用チャンネルである。タイミング・コントローラ４０６は４１２のテストデータ生成器４０２で生成されたテスト・データ・パターンを、各駆動チャンネルの入力（図４では「Ａ」として特定される）へ、出力する。タイミング・コントローラ４０６は４１６の期待された応答データを、各比較チャンネルの各比較器の一つの入力に出力し、そして、タイミング・コントローラ４０６は、また、４１４の比較信号を各比較器に出力する。（期待される応答データ出力と入力とは、図４では「Ｃ」として特定され、比較信号は図４では「Ｂ」として特定される。）結果獲得／アナライザ４３０は、入力４１９として、各比較チャンネルの終わりで各比較器の出力を受け取る。（比較器の出力と結果獲得／アナライザ４３０への入力は、図４では「Ｅ」として特定される。）後で詳しく議論されることだが、各チャンネル・グループ４２０，４２２，４２４の未使用チャンネルは、較正チャンネルとして機能するように構成され得る。すなわち、未使用チャンネルは、チャンネル・グループのもう一つのチャンネルを較正するように使われるテスター４０１にデータを返すように構成され得る。図４に示された例では、各チャンネル・グループ４２０，４２２，４２４の未使用チャンネルは、較正チャンネルとして機能するように構成され、このようなチャンネルのそれぞれの出力はコントローラ４０８への入力４１８であり、図４では「Ｄ」として特定される。しかしながら、次の点に注意する。較正チャンネルは未使用チャンネルである必要はない。例えば、較正チャンネルは、テストの最中パワーまたは接地を提供するのに正常に使われるチャンネル、未使用プローブに対応するチャンネル、比較チャンネル、または、較正を必要としない、または、別々のステップまたは手順で較正されたＤＵＴ上で、入力および／または出力端子と対応するチャンネル、であり得る。本明細書では、「較正チャンネル」という用語は、このようなチャンネルならどれでも、または、実際には、他のもう一つのチャンネルを較正するのに使われるテスター４０１にデータを返すのに使われ得るチャンネルならどれでも、指す用語として広く使われている。同様に、「較正プローブ」という用語は、そのような較正チャンネルと対応するプローブを指す用語として広く使われている。
【００１５】
図４の例では、較正基板４１２は、テスター４０１のチャンネル・グループ４２０，４２２，４２４のそれぞれに対応する、較正回路構成４２６，４２８，４３０の三つのセットを含んでいる。
【００１６】
図５は、較正基板４１２の部分図と、較正回路構成４２６の一つのセットおよび対応するテスター・チャンネル・グループ４２０の詳細図とを示している。その他の二つのセットである較正回路構成４２８と４３０は同様に構成され得、図５のチャンネル・グループ４２０と同様の設定であり得る他のテスター・チャンネル・グループ４２２と４２４に接続され得る。
【００１７】
図５を参照すると、第一テスター・チャンネル・グループ４２０は、テスト・データをＤＵＴ（図示されていない）に駆動させるのに使われる駆動チャンネル５１４，５１６，５１８をそれぞれ駆動させる三つのドライバー５０８，５１０，５１２から成る。ドライバー５０８，５１０，５１２への入力は、図５で示されるように、テスト生成器４０２で生成されタイミング生成器４０６で出力されたテスト・データを受け取る（図４参照）、入力５０２，５０４，５０６である。図５でまた示されるように、第一テスター・チャンネル・グループ４２０はまた、二つの比較チャンネル５４４，５４６を含む。これら二つの比較チャンネル５４４，５４６は、ＤＵＴ（図示されていない）によって生成された応答データを、テストデータに応じて、受け取るために使われる。比較チャンネル５４４，５４６は、それぞれ比較信号５５６と５６８によって活性化される比較器５５０，５５２を含む。期待される応答データ５６０，５６２は各比較器５５０，５５２それぞれへと入力される。また図５で示されるように、第一テスター・チャンネル・グループ４２０はまた、ＤＵＴをテストするために使われていないチャンネル５４８を含み、この例では、未使用チャンネル５４８は、検出器５３６の出力をテスター４０１に返す較正チャンネルとして構成される。
【００１８】
またさらに図５を参照すると、較正基板４１２上または内部にある較正回路構成４２６の第一セットは、三つの入力端子５２０，５２２，５２４を、駆動チャンネル５１４，５１６，５１８の終端と接触するために、含む。これら三つの駆動チャンネル５１４，５１６，５１８は、ドライバー５０８，５１０，５１２によって駆動され、それらの入力は５０２，５０４，５０６である。較正基板４１２は、入力端子５２０，５２２，５２４を出力端子５３８，５４０へと、随意の抵抗器５２８を通じて、接続する。随意の抵抗器５２８は、パルスの反射を減少または消去するように、および／また、バッファ５３２へと入力される、加算接合点５３０での電圧の強度をスケールするように、大きさが決定され得る。入力端子５２０，５２２，５２４のそれぞれから、出力端子５３８，５４８のそれぞれへ、そしてバッファ５３２への伝導経路の長さは、経路が等しいまたは近似的に等しい長さ、および、それゆえ等しい遅延になるようにジグザグやカーブ５２６を含むことで、等しい長さになるように、または近似的に等しい遅延となるようにされ得る。
【００１９】
図５に示すように、フィルター５８０され得るバッファ５３２の出力５３４は、検出器５３６に接続されている。そして、検出器５３６の出力は、未使用／較正チャンネル５４８に接続されている較正出力端子５４２に接続されている。未使用／較正チャンネル５５８に対応する獲得ブロック５５４の構成は、多くの形を取り得、検出器５３６出力構成に依存し得る。例えば、検出器５３６はパワー検出器であり得、そしてもし検出器５３６が加算接合点５３０のパワーに比例したアナログＤＣ電圧を出力したら、獲得ブロック５４８はＤＣ電圧測定回路であり得る。検出器５３６は、加算接合点５３０のパワーに比例したデジタル数字を出力するＡ／Ｄ変換器を含み得る。この場合、獲得ブロック５４４は、パラレルまたはシリアル・デジタル・インターフェイスのどちらかであり得る。次に点に注意する。検出器５３６はパワー検出器である必要はない。例えば、合成パルスの中の独立パルスが整列されたとき、合成パルスの立ち上がりと立ち下りは最大の傾斜にあり、パルスの幅は最小となる。したがって、これらの合成パルスの特徴のいずれかまたは全てを検出するいかなる検出器でも、独立したパルスの配列を検出するのに使用できる。
【００２０】
上述のように、未使用チャンネル以外のチャンネルは、較正チャンネルとして機能するように構成され得、したがって、図５において、未使用／較正チャンネル５４８は消去され得、検出器５３６の出力は、比較チャンネル５４４または５４６または、テスター４０１へ較正データを返すよう較正の最中使用可能な他のチャンネルの一つに接続され得る。比較チャンネル５４４または５４６のうちの一つが較正チャンネルとして構成された場合、スイッチ（図に示されていない）が、検出器５３６の出力と加算接合点５３０との間で比較チャンネル５４４または５４６をスイッチするように含まれ得る。
【００２１】
言及されるべきもう一つの代わりのものは、検出器５３６を較正基板４１２以外の場所でインプリメントさせることを含む。例えば、検出器５３６は、テスター４０１のコントローラ４０８で動作するソフトウェアとして全体または一部をインプリメントさせ得る。このようなソフトウェアは、パルス中のパワー、または、パルスの端の傾斜または幅を検出するように構成され得る。
【００２２】
上述のとおり、例えば、あるＤＣまたは調和成分をバッファ５３２の出力から選択するか、または取り除くように構成されたハイ・パスまたはバンド・パスフィルター５８０によって、バッファ５３２の出力は随意にフィルターされ得る。検出器のタイプおよびパルスまたは周期的波形に依存して、改善されたパワー感度は、周期的波形のＤＣまたは倍音で選択的にパワーを測定することによって達成されることができる。次の点に注意する。要素５３２，５８０，５３６の正確な位置は重要ではなく、これらの部品は、図５に示すように較正基板の上、または、図１のプローブ・カード１０６の上、図１のテスト・ヘッドの上、または、図１のテスター１０２内、その他の場所に配置されることが可能である。
【００２３】
較正基板４１２の入力端子５２０，５２２，５２４と出力端子５３８，５４０，５４２とは、プローブ・カードのプローブ（図１のプローブ１１０とプローブ・カード１０８とに類似の）と一時的に接触するようにもたらされ得る。その場合、プローブ・カードのプローブは、駆動チャンネル５１４，５１６，５１８、比較チャンネル５４４，５４６、および、未使用／較正チャンネル５４８の端部を表す。そのような場合、較正基板４１２は、テスターからプローブの端部まで、テスター・チャンネル（駆動および比較）を較正および／またはデスキューするように使われ得る。その代わりに、チャンネルの一部がすでに較正またはデスキューされていた場合、較正基板４１２は、まだ較正またはデスキューされていないチャンネルの一部を較正またはデスキューするように使われ得る。例えば、テスターから、テスト・ヘッド（例えば図１の１０７）とプローブ・カード（例えば図１の１０８）との間のインターフェイスへ、テスター・チャンネルは最初に較正され得、較正の結果がタイミング・コントローラ４０６のタイミング・オフセットとして保存される。そのような場合、較正基板４１２は、プローブ・カードと対応するテスター・チャンネルの一部をデスキューするように、追加のタイミング・オフセット（例えば上で議論された）を決定するのに使われ得る。しかしながら、較正基板４１２の入力端子５２０，５２２，５２４と出力端子５３８，５４０，５４２とは、プローブ・カードのプローブに接続される必要はなく、テスター・チャンネルに沿って任意の点と接続され得て、チャンネルのどんな部分をも較正および／またはデスキューするように使われ得る。例えば、較正基板の端子はテスト・ヘッド（例えば図１の１０７）に接続され得る。（上述のとおり、「較正」および「デスキュー」という用語は、チャンネルの一部または全体に関係しようとなかろうと、任意のタイミング遅延またはオフセットの決定およびまたは設定を含むように広く同義に本明細書では使われている）。
【００２４】
較正基板４１２は、トレース、抵抗器、バッファ、フィルター、検出器、端子、などの電子部品を支えることのできる、どのような基板からでも作られ得る。そのような基板の例は、半導体ウエハ、プリント基板、セラミック材料などを制限なしに含む。さらに加えて、電子部品は全体または一部を基板の表面および／または基板内部に配置され得る。さらには、較正基板４１２は、較正の間中、チャック１１４（図１参照）に置かれ得、較正後、較正ウエハ４１２は取り除かれ得、一つまたはそれ以上のＤＵＴと交換され得る。その代わりに、較正基板４１２は、例えば、プローバー（図示されていない）のハウジング（例えば、図１の１０６）内に置かれた第二チャック（図示されていない）に置かれ得る。
【００２５】
図６は、較正基板４１２がテスター４０１の駆動チャンネルと比較チャンネルとを較正するのに使われる例示的なプロセスを示している。図６は、図５に示されるテスター・チャンネル・グループ４２０と較正回路構成４２６とに対応する、駆動チャンネル５１４，５１６，５１８、比較チャンネル５４４，５４６、および、、未使用／較正チャンネル５４８を参照して議論される。それにもかかわらず、図６で示されるプロセスは、テスター・チャンネル・グループ４２２と４２４とおよび較正回路構成４２８と４３０とにもまた適用可能である。実際、図６のプロセスは、テスター・チャンネル・グループ４２０，４２２，４２４のそれぞれの駆動および比較チャンネルで同時に実行され得る。明白であるように、テスター・チャンネル・グループ４２０，４２２，４２４のそれぞれはＤＵＴ（図示されていない）と対応する、すなわち、各テスター・チャンネル・グループ４２０，４２２，４２４は、較正および／またはデスキューの後、一つのＤＵＴ（図示されていない）をテストするように構成されている。したがって、図４−６に示される例では、較正回路構成４２６，４２８，４３０の各セットは、一つのＤＵＴと対応するテスター・チャンネル・グループ４２０，４２２，４２４を較正またはデスキューするように構成されている。較正基板４１２は、このように、ＤＵＴ基礎一つ毎にテスター・チャンネルを較正またはデスキューするように構成されている。このような、ＤＵＴ毎の構成は、当然、随意である。さらに加えて、ＤＵＴ毎に三つの駆動チャンネル、二つの比較チャンネル、および、一つの未使用チャンネルの特定の構成は、また随意であり、議論の目的で単純化されている。大部分のＤＵＴは、もっと多くの駆動および比較チャンネルを必要とし得る。図６で示されたプロセスは、駆動および比較チャンネルの任意の構成に適用可能である。
【００２６】
図６で例示されたプロセスは、全体または一部を、コントローラ４０８によって実行されるソフトウェアでインプリメントされ得る。その代わりに、図６で例示されたプロセスはハードワイヤード回路構成またはソフトウェアとハードワイヤード回路構成との組み合わせでインプリメントされ得る。さらには、図６で例示されたプロセスは完全に自動化され得、プロセスをスタートする以外ユーザーの介在を必要としなくあり得る。その代わりに、図６のプロセスは完全にユーザーの手動でインプリメントされ得るか、または、一部を自動化、一部を手動化でインプリメントされ得る。
【００２７】
最初、較正基板４１２はチャック（例えば図１の１１４）上に置かれ、その端子（例えば５２０，５２２，５２４，５３８，５４０、および、５４２）はプローブ・カードのプローブ（例えば、図１のプローブ・カード１０８のプローブ１１０）と接触されている。次に、図６のステップ６０２で、パルス、一連のパルス、または周期的波形が、駆動チャンネル５１４，５１６，５１８のそれぞれに同時に駆動される。この例では、一連のパルスが各駆動チャンネルに駆動されるが、代わりに一個のパルスが各駆動チャンネルに駆動され得るか、または、波形が各駆動チャンネルに駆動され得る。
【００２８】
テスト・データ生成器４０２はパルスを生成し得る。そのパルスは、ドライバー５０８，５１０，５１２の入力５０２，５０４，５０６への、タイミング・コントローラ４０６による出力である。一連のパルスは、駆動チャンネル５１４，５１６，５１８のそれぞれへ方形波を駆動することと等価であり得る。図５で示されるように、パルスは、入力端子５２０，５２２，５２４で受け取られ、加算接合点５３０で結合され、バッファ５３２へ入力される。上述のとおり、随意の抵抗器５２８は駆動チャンネル５１４，５１６，５１８とバッファ５３２とのインピーダンスを整合するように大きさが決定され得るが、テスター用途には一般に求められていない。これもまた上述されているが、ジグザグまたはカーブ５２６が、較正基板４１２を通ってバッファ５３２への電気的経路が全ての入力信号に対して同じ長さになるように、含まれ得る。バッファ５３２は、例えば、信号またはインピーダンス・スケーリングのための増幅器含み得るか、または、バッファ５３２は消去され得る。バッファ５３２の出力５３４は、駆動チャンネル５１４，５１６，５１８に駆動されるパルスの和からなる合成波形である。
【００２９】
図７ａは、バッファ５３２の出力５３４で現れ得る例示的な合成パルス７１０を図解している。図７ａは、また、ドライバー５０８，５１０，５１２への入力５０２，５０４，５０６で、三つの駆動チャンネル５１４，５１６，５１８に駆動される例示的なパルス：ドライバー５０８への入力で駆動チャンネル５１４に駆動されるパルス７０４、駆動チャンネル５１６に駆動されるパルス７０６、および、ドライバへの入力５０６で駆動チャンネル５１８に駆動されるパルス７０８を示している。図７ａでは、パルス７０４，７０６，７０８は、参照用としてテスター４０１内で生成されたシステム・クロックであるマスター・クロック・パルス７０２に一致させて示してある。したがって、図７ａでは、パルス７０４，７０６，７０８は、ドライバー５０８，５１０，５１２への入力５０２，５０４，５０６として示される。バッファ５３２の出力５３４でわずかな時間の後に現れる、合成パルス７１０の例が、図７ａで示されている。明らかであるように、合成パルス７１０は、バッファ５３２の出力５３４での重なり合うが、斜めになっているパルス７０４，７０６，７０８の和である。パルス７０４，７０６，７０８は、駆動チャンネル５１４，５１６，５１８を通っての伝播遅延の差のために、バッファ５３２の出力では斜めになっている。図７ｂで示されるように、７１４，７１６，７１８，７２０のような一連のパルスが、各駆動チャンネル５１４，５１６，５１８に駆動されると（それぞれが図７ａで示されるパルス７０４に類似し得る、ドライバ５０８への入力５０２で駆動チャンネル５１４に駆動される例示的なパルス・シリーズ７１４：それぞれが図７ａで示されるパルス７０６に類似し得る、ドライバ５１０への入力５０４で駆動チャンネル５１６に駆動される例示的なパルス・シリーズ７１６：それぞれが図７ａで示されるパルス７０８に類似し得る、例示的なパルス・シリーズ７１６）、一連の合成パルス７２２，７２４，７２６，２７８がバッファ５３２の出力５３４で現れる。（一連のマスター・クロック・パルス７１２が、また、図７ｂに示されている）。
【００３０】
図６を再度参照すると、ステップ６０２でパルスが駆動チャンネル５１４，５１６，５１８に駆動されると、ステップ６０４で駆動チャンネルは較正および／またはデスキューされる。バッファ５３２の出力５３４で重なり合っている斜めのパルスが整列するまで、駆動チャンネル５１４，５１６，５１８は、駆動チャンネル５１４，５１６，５１８それぞれに関連している、タイミング・コントロール４０６内のタイミング・オフセットを調節することによって較正またはデスキューされ得る。例えば、図８で示されるように、パルス７０６は、ドライバ５１０に入力５０４される前に、タイミング・コントローラ４０６によって時間遅延８１４（マスター・クロック７０２の立ち上がりから）だけ遅れさせられ、パルス７０８は、ドライバ５１２に入力５０６される前に、時間遅延８１６だけ遅れさせられる。図８の例で示されるように、ドライブ５０８への入力５０２である、パルス７０４は、それもまた遅れさせられ得るにもかかわらず、遅れさせられていない。図８でまた示されるように、オフセット８１４と８１６とは、合成パルス７１０を形成する三つのパルス７０４，７０６，７０８がバッファ５３２の出力５３４で整列して、整列された合成パルス７１０を形成するように、選択される。時間遅延８１４と８１６とパルス７０４の時間遅延（図８の例ではゼロ）とはタイミング・コントローラ４０６に保存され得、ＤＵＴ（図示されていない）をテストする間使われ得る。駆動チャンネル５１４，５１６，５１８は今や較正および／またはデスキューされている。
【００３１】
次の点に注意する。図８で示されるように、いくつかの環境下では、パルスを完全に整列させることが望ましくもなく可能でもないので、合成パルス７１０は完全には整列されていない。それにもかかわらず、合成パルス７１０においてよりパルスを整列させれば、タイミング・オフセットはより正確となる。
【００３２】
図９は、図６のステップ６０４で駆動チャンネル５１４，５１６，５１８を較正および／またはデスキューする例示的な方法を図示している。ステップ９０２で、較正またはデスキューされるタイミング・コントローラ４０６でのオフセットは、駆動チャンネル５１４，５１６，５１８全てに対して同じに設定されている。例えば、オフセットはゼロに設定され得る。ステップ９０４で、単一の駆動チャンネルが較正またはデスキューされる駆動チャンネルとして選択される。
【００３３】
ステップ９０６で、合成パルス７１０（図７ａ）のパワーが決定される。バッファ５３２の出力５３４が入力される（図５参照）検出器５３６がパワー・メーターとなり得る。例えば、検出器５３６はバッファ５３２から５３４で出力された一連の合成パルス７１０の二乗平均平方根（ＲＭＳ）電圧を決定し得る。その代わりとして、検出器５３６は、一連の合成パルスのピーク二乗平均またはピーク二乗平均平方根電圧を決定し得る。さらにもう一つの代わりとしては、検出器５３６は合成パルスの様々な可能な電圧パラメターの測定値（それは、デジタル化されているかもしれない）を、テスター４０１のコントローラ４０８に返し得る。テスター４０１は、検出器５３６が取り出した測定値から合成パルスのピーク二乗平均またはピーク二乗平均平方根電圧を決定し得る。公知であるように、ＲＭＳ電圧はパワーに対応する。（上述のように、バッファ５３２の出力５３４はオプショナル・フィルタ５８０でフィルタされ得る。）動作のために相対パワー測定だけが要求されているので、検出器は代わりに単なる二乗化・平均化の回路であり得る。例えば、合成波形電圧は、二倍の周波数を有する交互電流信号と直接電流成分とを生成するアナログ・ミキサーを使って検出器５３６によって二乗され得る。交互電流信号はロー・パス・フィルターを使って除去され得るか、またはその代わりに、交互電流信号はデジタル振幅データに変換され得る。合成信号のパワーは、直接電流成分またはデジタル化された交互成分に対応する。検出器５３６がどのように構成されているかにかかわらず、検出器５３６は、図１のテスターのコントローラ４０８によって必要とされたなら、アナログ・デジタル変換器を随意に含み得る。
【００３４】
ステップ９０８で、ステップ９０４で選択された駆動チャンネルのタイミング・オフセットが変更される。それによって、選択されたチャンネルのドライバへパルスが入力されるタイミングを変更する。今度は、合成パルス７１０の形を変える（合成パルス７１０中のパルスの配列を変えることによって）。ステップ９１０で、合成パルスのパワー（ステップ９０８のオフセットの変化のために変化されて）が再び決定される。ステップ９１２で、合成パルスのパワーがピークのパワーに到達するか否かが決定される。もし到達してないなら、ステップ９０４で選択された駆動チャンネルのタイミング・オフセットがステップ９０８で再び変化し、合成パルスのパワーが再びステップ９１０で決定される。（タイミング・オフセットはステップ９０８でパワーの変化の方向に随意に変化させられ得る。すなわち、もしパワーが減少すればタイミング・オフセットは減少し、もしパワーが増加すればタイミング・オフセットは増加する。）ステップ９０８でオフセットを変化させるステップとステップ９１０でパワーを読み込むステップとは、ステップ９１２で合成パルス７１０のピーク・パワーが見つけられるまで、繰り返される。その後で、ステップ９１４で、駆動チャンネル全てが較正されたか否かが決定される。もし構成されていなければ、合成信号７１０のピーク・パワーに対応するオフセットが、新しく選択された駆動チャンネルに対して見つかるまで、新しい駆動チャンネルがステップ９０４で選択されて、ステップ９０６，９０８，９１０，９１２が繰り返される。駆動チャンネル全てに対してこのようなオフセットが見つかった後で、図９のプロセスは終わる。その代わりに、図９のプロセスは二回かそれ以上繰り返され得る（ステップ９０２を繰り返すことなしに）。初期のゆがみの大きさに応じて、図９のプロセスを二回かそれ以上繰り返すこと（ステップ９０２を繰り返すことなしに）はオフセットの精度と分解能とを改善する。
【００３５】
図６を再度参照すると、ステップ６０４で駆動チャンネルが較正および／またはデスキューされた後で、比較チャンネル５４４と５４６とはステップ６０６で較正および／またはデスキューされる。図１０は、比較チャンネル５４４と５４６とを較正および／またはデスキューする例示的な方法を図解している。図１０は、マスター・クロック７０２、および、ステップ６０４で較正またはデスキューされたドライバー５０８，５１０，５１２へ５０２，５０４，５０６で入力されたパルス７０４，７０６，７０８を示している。１００２と１００６との結果の形は、個々のパルスの和であることが明らかなように誇張されている。理想的には、それは誇張された立ち上がりと立ち下りとを示さない。マスター・クロック７０２の立ち上がりからの時間遅延オフセット１０１０は、比較器５５０への入力で合成パルス１００２の特徴をもって、比較信号５５６を比較器５５０へ整列させることによって、比較チャンネル５４４に対して選択されている。マスター・クロック７０２の立ち上がりからの時間遅延オフセット１０１２は、同様にして、比較器５５２への入力で合成パルス１００６の同じ特徴をもって、比較信号５６８を整列させることによって、比較チャンネル５４６に対して選択されている。時間遅延オフセット１０１０，１０１２はタイミング・コントローラ４０６に保存される。
【００３６】
上述のとおり、図９に示されている駆動チャンネルを較正および／またはデスキューするプロセスと図１０に関連して上で検討した比較チャンネルを較正および／またはデスキューするプロセスとを含む図６のプロセスは、コントローラ４０８で実行されるソフトウェアとして全体または一部がインプリメントされ得る。（その代わりとして、図６に示されたプロセスはハードワイヤード回路構成またはソフトウェアとハードワイヤード回路構成との組み合わせでインプリメントされ得る。）例えば、コントローラ４０８はコントロール信号を、図６のステップ６０２に関して上で議論したようにテスト・データ生成器４０２に一連のパルスを生成させるバス４０４上に発行し得る。コントローラ４０８はコントロール信号を、タイミング・コントローラ４０６に図９のステップ９０２に関して上で議論したように駆動チャンネル５１４，５１６，５１８を同じ値にするように時間遅延オフセットを設定させるバス４０４上に発行し得る。コントローラ４０８は、駆動チャンネルを図９のステップ９０４に関して上で議論したように較正されるように選択し得る。上で議論したようにＲＭＳ電圧または一連の合成パルスの他の測定値を検出するように構成された検出器５３６は、合成パルス７１０のＲＭＳ電圧の読みをデジタル化し、デジタル化された読みをコントローラ４０８へ予備のチャンネル５４８を通して送り得る。コントローラ４０８は、次に、またも上で議論したように、バッファ５３２によって出力５３４された合成パルス７１０のパワーと比例するデジタル化されたＲＭＳ電圧の読みを保存する。コントローラ４０８は次にコントロール信号を、ステップ９０８に関して上で議論したようにタイミング・コントローラ４０６に、選択された駆動チャンネルへの遅延タイミング・オフセットを変えさせるバス４０４上に発行し得る。コントローラ４０８は次にステップ９１０でバッファ５３２より出力５３４される結果として生じる合成パルス７１０のＲＭＳ電圧（パワーと比例している）を読み取り得、パワーのピークの読みをステップ９１２で検出するまでステップ９０８と９１０とを繰り返し得る。ピーク・パワーはコントローラ４０８によって、増加の読みから減少の読みへの変化を示す検出器５３６から、ＲＭＳ電圧の読みにおける変化を検出することによって決定され得る。コントローラ４０８は、ステップ９１４で全ての駆動チャンネルが較正されたと決定するまで、駆動チャンネルのそれぞれを較正しながら、９０４，９０６，９０８，９１０，９１２ステップを繰り返し得る。上述のとおり、コントローラ４０８は、各駆動チャンネルに対して決定されたオフセットがより高い精度を得るために、図９のプロセスを二回かそれ以上繰り返すようにプログラムされ得る。接続（図４または５には示されていない）が各比較チャンネル５４４，５４６の比較器５５０，５５２とコントローラ４０８との間に作られ得る。この接続は、コントローラ４０８は、図６のステップ６０６に関して上で議論したように、比較信号５５６，５６８を比較器５４４，５４６に現れた合成信号１００２，１００６と自動的に整列させることができるようにである。
【００３７】
上述のとおり、図５に示される較正回路構成４２６は例示的なものでしかない。図１１は、較正回路構成４２６のもう一つの例示的な構成４１６’を図解している。図１１では、図５と同じように、入力端子５２０，５２２，５２４で受け取られた信号は加算接合点５３０で足し合わせられ、合成信号は出力端子５３８と５４０とを通って比較チャンネル５４４，５４６へと出力される。しかしながら、図１１から失われたものはバッファ５３２と検出器５３６である。図１１に示される例では、検出器５３６によって実行された機能は、テスター４０１（図４参照）のコントローラ４０８上で実行されるソフトウェア、テスター４０１に位置するハードウェア、または、ソフトウェアとハードウェアとの組み合わせでインプリメントされる。したがって、較正チャンネル５４８の必要はなく、図１からも失われている。検出器（図１１では示されていないが、テスター４０１内にインプリメントされている）は、比較チャンネル５４４または５４６のどちらか一つの上で合成信号を分析するが、他方、上で記述したように検出器５３６のように機能するように構成され得る。較正回路構成４２６’は一般に図６−１０で示したように動作し得る。
【００３８】
図１２は、較正回路構成が少なくとも、図１のプローブ・カード１０８と一般的に同様であり得るプローブ・カード１２０８の一部に配置されている、例示的な実施形態を示している。図１２は、第一チャンネル・グループ４２０を示している図４の、テスター４０１の部分図を示している。チャンネル５１４，５１６，５１８，５４４，５４６，５４８は、図１のテスト・ヘッド１０７と一般的に似てい得る、テスト・ヘッド１２０７に接続しそのテスト・ヘッドを貫通している。テスト・ヘッド１２０７から、チャンネル５１４，５１６，５１８，５４４，５４６，５４８はプローブ・カード１２０８に接続している。プローブ・カード１２０８のプローブ１２５０は、ＤＵＴ（図示されていない）の入力端子と接触するように配置されていて、プローブ１２５２はＤＵＴをテストしている間中、ＤＵＴの出力端子と接触するように配置されている。較正の間中、プローブ１２５０は較正基板１２１２の入力端子１２２０と接触し、プローブ１２５２は較正基板１２１２の出力端子１２２２と接触する。電気的接合部１２１４はプローブ・カード１２０８を通じて駆動チャンネル５１４，５１６，５１８とプローブ１２５０と電気的に接続しており、電気的接合部１２４４は比較チャンネル５４４と５４６とにプローブ１２５２で電気的に接続している。この例では、プローブ１２５４は較正に使われる較正プローブであり、較正基板の較正出力端子１２２４と接触するように配置されている。（上述のとおり、較正チャンネルは、テストの最中パワーや接地を供給するように通常は使われるチャンネル、未使用のプローブに対応するチャンネル、比較チャンネル、較正を必要としないか、もしくは分離されたステップまたは手順で較正されたＤＵＴ上の入力および／または出力端子に対応するチャンネル、または、もう一つのチャンネルの較正のためにテスター４０１にデータを返すのに使われる任意のチャンネルであり得る。同様に「較正プローブ」はこのような較正チャンネルに対応するプローブであり得る。）図１２に示されるように、較正プローブ１２５４は、バッファ１２３２、フィルター１２８０、検出器１２３６を通じて較正チャンネル５４８に接続する。（検出器１２３６はアナログ−デジタル検出器（図示されていない）を含み得、そのため、その出力はデジタル・フォーマットである）。較正基板１２１２は、入力端子１２２０からの信号を組み合わせ、組み合わさった信号を出力端子１２２２と較正出力端子１２２４とに出力する加算接合点１２３０（図５と１１との加算接合点５８０と似てい得る）を含む。一組のプローブ１２５０，１２５２，１２５４、電気的接合部１２１４，１２４４、回路要素１２３２，１２８０，１２３６はテスター４０１（図４参照）の各チャンネル・グループ（例えば、４２０，４２２，４２４）に対して含まれ得る。抵抗器１２２８とジグザグまたはカーブ１２２６は一般に、図５の抵抗器５２８とジグザグまたはカーブ５２６と同様であり得、同じ効果を与える。較正基板１２１２は一般に較正基板４１２と同様であり得る。同様にして、バッファ１２３２、フィルター１２８０、検出器１２３６は図５の同じ名前の要素と一般に同様であり得る。
【００３９】
図示されているように、図１２に示されている実施形態は、回路要素１２３２，１２８０，１２３６がプローブ・カード上に配置されている以外は、一般に図５と同様であり得る。（上述のとおり、図５のチャンネル５１４，５１６，５１８，５４６，５４８は、プローブ・カード（図５に示されていない）を通じて、較正基板４１２に接続され得る。）図１２に示される実施形態の動作は、したがって、一般に図６−１０に示される方法に示すとおりであり得る。
【００４０】
プローブ・カード１２０８は、本明細書に記述された較正技術を使って決定された時間遅延またはオフセットを記憶するため、メモリ１２９０をまた含み得る。入力／出力ポート１２９２がメモリ１２９２へのアクセスを提供する。ちょうど一つの例として、プローブ・カードを通じて電気的接合部１２１４と１２４４とをデスキューする時間オフセットが、本明細書に記述された較正技術を使って決定され、メモリ１２９０に記憶され得る。その後、プローブ・カードがテスト・ヘッド１２０７に接続されてＤＵＴをテストするのに使われようとするとき、時間オフセットは入力／出力ポート１２９２を通じてテスター４０１にアップロードされ得る。アップロードは、テスター・チャンネルを通じて、または、特別な通信リンクのような他の手段を通じてであり得る。
【００４１】
当然、図１２に示される実施形態は例示に過ぎず、回路要素１２３２，１２８０，１２３６は他の位置に配置され得る。例えば、一つまたはそれ以上のバッファ１２３２、フィルター１２８０、および／または検出器１２３６が、較正基板１２１２、テスター４０１、または他の実体（図示されていない）上に配置され得る。
【００４２】
図１３は、図１２ではプローブ・カード１２０８として（または図１４ではプローブ・カード１２０８’として）使われ得る、例示的な多重基板プローブ・カード１３０８を図解している。図に示されるように、プローブ・カード１３０８は、テスト・ヘッド（例えば１２０７）と電気的接合部を作るために、パッド１３０２を備えたプリント基板１３０４を含む。ＤＵＴ（図示されていない）と接触するためのプローブ１３１２は、セラミック基板であり得るプローブ・ヘッド基板１３１０上に置かれている。（プローブ１３１２は、また、一つまたはそれ以上の較正プローブを、較正基板と接触するために含み得る（例えばプローブ１３１２は、図１２の１２５０，１２５２，１２５４のようなプローブを含み得る。）。）フレキシブル電気的接合部１３１４を含む、インターポーザ１３０６は、プローブ・ヘッド基板１３１０と共にプリント基板１３０４に電気的に接続している。ブラケット（図示されていない）は、プローブ・ヘッド基板１３１０をプリント基板１３０４に固定し得る。電気的接合部（図１３では示されていない）は、パッド１３０２からプリント基板１３０４を通ってインターポーザ１３０６へ、インターポーザ１３０６を通ってプローブ・ヘッド基板１３１０へ、そして、プローブ・ヘッド基板１３１０を通ってプローブ１３１２への電気的経路を形成する。同様のプローブ・カード構成が、米国特許第５，９７４，６６２号で公開されている。この特許は、参照文献としてここに完全に組み込まれている。較正回路要素の全てまたは任意の一部（例えば、バッファ１２３２、フィルター１２８０、および／または検出器１２３６は、図１３のプローブ・カード１３０８の基板１３０４，１３０６，１３１２のいずれかの上に配置され得る。同様に、メモリ１２９０は基板１３０４，１３０６，１３１２のいずれかの上に配置され得る。
【００４３】
図１４は、ＤＵＴ（図示されていない）をテストする間中ＤＵＴへパワーを供給するために使われるテスター・チャンネル１４４８が較正の最中に較正チャンネルとして振舞うように構成できることを除けば、図１２に示される実施形態と似た、例示的な実施形態を図解している。図１４のテスト・ヘッド１２０７と較正基板１２１２とは、図１２の似た名前と番号を付けられた要素と同じである。テスト・チャンネル・グループ４２０’とプローブ・カード１２０８’とは、図１２の似た名前と番号を付けられた要素とほとんど同じである。
【００４４】
図１４では、テスト・チャンネル・グループ４２０’は未使用チャンネル（図１２の５４８）を含まない。しかしながら、図１４に示されているのは、パワー源１４０８からＤＵＴ（図示されていない）へＤＵＴのテストの間中パワーを供給するために使われるパワー・チャンネル１４４８である。（次の点に注意する。パワーを供給するためのチャンネルおよび接地接続を供給するための同様のチャンネルは、図５および１１で示される実施形態においてテスター４０１によって提供されるが、単純化のためこれらの図には示されていない。また、次の点にも注意する。接地接続を供給するためのさらなるチャンネルおよびさらなるパワー接合部は、図１４の実施形態に含まれ得るが、単純化のためまたも示されていない）。
【００４５】
ＤＵＴ（図示されていない）をテストしている間、テスター４０１のスイッチ１４０２とプローブ・カード１２０８’上のスイッチ１４０４とは、パワー源１４０８からチャンネル１４４８とプローブ・カード１２０８’とを通って、ＤＵＴ（図示されていない）上のパワー端子と接触するプローブ１４５４への接合が存在するように設定される。しかしながら、較正の間、テスター４０１のスイッチ１４０２は、較正獲得ブロック１４５６（その出力１４７０はテスター４０１（図４参照）のコントローラ４０８へ入力１４１８を提供する）へ、パワー・チャンネル１４４８をスイッチするように設定され、プローブ・カード１２０８’上のスイッチ１４０４はプローブ１４５４をプローブ・カード１２０８’上のバッファ１２３２、フィルター１２８０、そして検出器１２３６へ接続するように設定されている。（プローブ・カード１２０８’はまた、メモリ１２９０（図１２参照）および他の回路要素を含み得る。）プローブ１４５４は較正出力端子１２２４と接触する。したがって、較正の間、パワー・チャンネル１４４８とパワー・プローブ１４５４とはテスター４０１に較正データを返すように使われる（この場合、パワー・チャンネル１４４８は較正チャンネルとしてまた振舞うように構成され、パワー・プローブ１４５４は較正プローブとしてまた振舞うように構成される。）図１４に示すように、パワー・チャンネル１４４８を較正端子として使うよりも、比較チャンネル５４４または５４６（および、プローブ・カード１２０８’を通る対応の電気的接合部１２４４）のうちの一つを、駆動チャンネルの較正の間、較正チャンネルとして振舞うように構成できる。同様にして、較正の間または較正の一部の間使われていない任意のテスター・チャンネルは較正の間較正チャンネルとして振舞うように構成され得る。次の点に注意する。図１４に示される実施形態は図６−１０に説明されたように動作し得る。
【００４６】
本発明の例示的な実施形態および応用がここに記述されているが、本発明が、これらの例示的な実施形態および応用、または、例示的な実施形態および応用が作用する方法、または、ここに記述されていることに、制限されるというような意図はない。例えば、上で議論された通信チャンネルはどれでも、駆動チャンネル、または、比較チャンネル、または、その両方として機能するように、随意に設定され得る。もう一つの例としては、検出器５３６の出力をテスター４０１に返すように予備のチャンネルを使うよりも、検出器５３６の出力をテスター４０１に返すように比較チャンネル（例えば５４４，５４６）を使い得る。その代わりとして、余分のパワーまたは接地チャンネル（パワーまたは接地をＤＵＴに提供するように構成されたチャンネル）は、検出器５３６の出力をテスター４０１に返すように使われ得る。もう一つの例として、検出器５３６は、テスターの比較器を含む、比較チャンネルに沿ってどの点にも置くことができ得る。さらにもう一つの例では、図４のテスター４０１は、いくつのＤＵＴでも一度に、テストするように、またはどのタイプのＤＵＴでもテストするように構成され得る。さらにもう一つの例では、図に示された正方形または長方形パルスが任意の形のパルスに置き換えられ得る。さらにもう一つの例では、チャンネルはＤＵＴ基礎毎に較正またはデスキューされる必要がない。さらにもう一つの例では、一つまたはそれ以上のＤＵＴとテスターとの間のインターフェイスを提供する任意のタイプのプローブ・カードまたはコンタクタは、図１２のプローブ・カード１２０８として使われ得る。
【図面の簡単な説明】
【００４７】
【図１】図１は、例示的なテスト・システムを図解している。
【図２】図２は、例示的なテスターとＤＵＴを図解している。
【図３】図３は、図２のテスターとＤＵＴに対応する例示的なタイミング・チャートを図解している。
【図４】図４は、例示的なテスターと較正基板を図解している。
【図５】図５は、図４のテスターと較正基板の一部、および、較正回路構成のセットの例示的な構成を図解している。
【図６】図６は、図４と５とのチャンネルを較正および／またはデスキューするための例示的なプロセスを図解している。
【図７ａ】図７ａは、図４と図５とのテスターと較正基板に対応する例示的なタイミング・チャートを図解している。
【図７ｂ】図７ｂは、図４と図５とのテスターと較正基板に対応する例示的なタイミング・チャートを図解している。
【図８】図８は、図４と図５とのテスターと較正基板に対応する例示的なタイミング・チャートを図解している。
【図９】図９は、図６のステップ６０４をインプリメントするための例示的なプロセスを図解している。
【図１０】図１０は、図４と５とに対応するもう一つの例示的なタイミング・チャートを図解している。
【図１１】図１１は、図４のテスターと較正基板の一部、および、較正回路構成のセットのもう一つの例示的な構成を図解している。
【図１２】図１２は、図４のテスターの一部、テスト・ヘッド、プローブ・カード、および、もう一つの例示的な較正基板の一部を図解している。
【図１３】図１３は、例示的なプローブ・カードを図解している。
【図１４】図１４は、もう一つの例示的なプローブ・カードを図解している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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