(57)【要約】【課題】シリコン・オン・インシュレータ（ＳＯＩ）領域およびバルク・シリコン領域内にシリコン・トレンチ分離部（ＳＴＩ）を形成する方法、および該方法により形成した半導体デバイスを開示する。【解決手段】ＳＴＩは、ＳＴＩマスクを使用し、バルク・シリコン領域内の所望の深さまでエッチングし且つＳＯＩ領域の埋め込み絶縁体で停止する時限エッチングを実行し、ＳＯＩ領域の埋め込み絶縁体を貫通してエッチングすることにより、ＳＯＩ領域およびバルク・シリコン領域内で同時にＳＴＩをエッチングすることができる。このプロセスの埋め込み絶縁体のエッチングは、ハードマスク除去ステップの一部として、それほど複雑でなく実行することができる。さらに、バルク領域とＳＯＩ領域の両方に同じ深さを選択することにより、その後のＣＭＰプロセスでの問題が回避される。本発明は、窒化シリコンの残留物が存在することがあるＳＯＩ領域とバルク領域との境界において不要なものを取り除く。【選択図】  図７
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【特許請求の範囲】
【請求項１】
シリコン・オン・インシュレータ（ＳＯＩ）領域およびバルク・シリコン領域を含むデバイス内にシリコン・トレンチ分離部（ＳＴＩ）を形成する方法であって、
ＳＴＩマスクを使用して最上のシリコン層をエッチングするステップと、
バルク・シリコン領域の所望の深さまでエッチングし且つＳＯＩ領域の埋め込み絶縁体で停止する時限エッチングを実行するステップと、
ＳＯＩ領域の前記埋め込み絶縁体を貫通してエッチングするステップと、
ＳＴＩを形成するためにＳＴＩ材料を堆積するステップと、
を含む方法。
【請求項２】
前記バルク・シリコン領域の前記所望の深さが、前記ＳＯＩ領域のシリコン層および埋め込み絶縁体の厚さと少なくとも同じ厚さである、請求項１に記載の方法。
【請求項３】
さらに、ハードマスク層を堆積し、パターン化し、エッチングして前記ＳＴＩマスクを形成することによって、前記ＳＴＩマスクを形成するステップを含む、請求項１に記載の方法。
【請求項４】
前記ハードマスク層がテトラエチルオルトシリケート（ＴＥＯＳ）を含む、請求項３に記載の方法。
【請求項５】
前記ＳＴＩマスクのエッチング・ステップが、前記ハードマスク層と、任意の反射防止コーティング（ＡＲＣ）およびパッド層のうち少なくとも１つとを貫通してエッチングすることを含む、請求項３に記載の方法。
【請求項６】
前記時限エッチングのステップが、前記埋め込み絶縁体の材料に対して選択的であるエッチングレシピを使用することを含む、請求項１に記載の方法。
【請求項７】
前記時限エッチングのステップが、前記ＳＯＩ領域のシリコン層の下の窒化シリコンを除去する、請求項１に記載の方法。
【請求項８】
前記埋め込み絶縁体のエッチング・ステップが、前記ＳＴＩマスクを除去することを含む、請求項１に記載の方法。
【請求項９】
前記埋め込み絶縁体のエッチング・ステップが、露出したシリコン、ポリシリコンおよび窒化シリコンのいずれもエッチングすることができないエッチングレシピを使用することを含む、請求項１に記載の方法。
【請求項１０】
さらに、最上面の上の前記ＳＴＩ材料を除去するために研磨するステップと、パッド層を除去するステップとを含む、請求項１に記載の方法。
【請求項１１】
シリコン・オン・インシュレータ（ＳＯＩ）領域とバルク・シリコン領域が混合したデバイスのシリコン・トレンチ分離部（ＳＴＩ）をエッチングする方法であって、
ＳＴＩマスクを使用して最上のシリコン層をエッチングするステップと、
バルク・シリコン領域の所望の深さまでエッチングし且つＳＯＩ領域の埋め込み絶縁体で停止する時限エッチングを実行するステップと、
ＳＯＩ領域の前記埋め込み絶縁体を貫通してエッチングするステップと、
を含む方法。
【請求項１２】
前記バルク・シリコン領域の前記所望の深さが、前記ＳＯＩ領域のシリコン層および前記埋め込み絶縁体の厚さと少なくとも同じ厚さである、請求項１１に記載の方法。
【請求項１３】
さらに、ハードマスク層を堆積し、パターン化し、エッチングしてＳＴＩマスクを形成することによって、前記ＳＴＩマスクを形成するステップを含む、請求項１１に記載の方法。
【請求項１４】
前記ハードマスク層がテトラエチルオルトシリケート（ＴＥＯＳ）を含む、請求項１３に記載の方法。
【請求項１５】
前記ＳＴＩマスクのエッチング・ステップが、前記ハードマスク層と、任意の反射防止コーティング（ＡＲＣ）およびパッド層のうち少なくとも１つとを貫通してエッチングすることを含む、請求項１３に記載の方法。
【請求項１６】
前記埋め込み絶縁体のエッチング・ステップが、前記ＳＴＩマスクを除去することを含む、請求項１１に記載の方法。
【請求項１７】
前記時限エッチングのステップが、前記埋め込み絶縁体の材料に対して選択的であるエッチングレシピを使用することを含む、請求項１１に記載の方法。
【請求項１８】
前記時限エッチングのステップが、前記ＳＯＩ領域のシリコン層の下の窒化シリコンを除去することを含む、請求項１１に記載の方法。
【請求項１９】
前記埋め込み絶縁体のエッチング・ステップが、前記ＳＴＩマスクを除去することを含む、請求項１１に記載の方法。
【請求項２０】
前記埋め込み絶縁体のエッチング・ステップが、露出したシリコン、ポリシリコンおよび窒化シリコンのいずれもエッチングすることができないエッチングレシピを使用することを含む、請求項１１に記載の方法。
【請求項２１】
さらに、最上面の上の前記ＳＴＩ材料を除去するために研磨するステップと、パッド層を除去するステップとを含む、請求項１１に記載の方法。
【請求項２２】
シリコン・オン・インシュレータ（ＳＯＩ）領域およびバルク・シリコン領域を含む半導体デバイスであって、
ＳＯＩ領域のシリコン層および埋め込み絶縁体の厚さと実質的に等しい深さまで延在するシリコン・トレンチ分離部（ＳＴＩ）
を含む半導体デバイス。
【請求項２３】
前記ＳＴＩが、前記ＳＯＩ領域および前記バルク・シリコン領域内に実質的に等しい深さまで延在する、請求項２２に記載の半導体デバイス。
【請求項２４】
前記ＳＴＩデバイスが、前記ＳＯＩ領域のシリコン層および埋め込み絶縁体を貫通して延在する、請求項２２に記載の半導体デバイス。
【請求項２５】
シリコン・オン・インシュレータ（ＳＯＩ）領域およびバルク・シリコン領域を含むデバイス内にシリコン・トレンチ分離部（ＳＴＩ）を形成する方法であって、
ＳＴＩマスクを準備するステップと、
ＳＯＩ領域およびバルク・シリコン領域内にＳＴＩを同時に形成するステップと、
を含む方法。
【請求項２６】
前記形成ステップが、
前記ＳＴＩマスクを使用して最上のシリコン層までエッチングするステップと、
バルク・シリコン領域の所望の深さまでエッチングし且つＳＯＩ領域の埋め込み絶縁体で停止する時限エッチングを実行するステップと、
前記ＳＯＩ領域の前記埋め込み絶縁体を貫通してエッチングするステップと、
前記ＳＴＩを形成するためにＳＴＩ材料を堆積するステップと
を含む、請求項２５に記載の方法。
【請求項２７】
前記バルク・シリコン領域の前記所望の深さが、前記ＳＯＩ領域のシリコン層および前記埋め込み絶縁体の厚さと少なくとも同じ厚さである、請求項２６に記載の方法。
【請求項２８】
前記時限エッチングのステップが、前記埋め込み絶縁体の材料に対して選択的であるエッチングレシピを使用するステップを含む、請求項２６に記載の方法。
【請求項２９】
前記時限エッチングのステップが、前記ＳＯＩ領域のシリコン層の下にある窒化シリコンを除去する、請求項２６に記載の方法。
【請求項３０】
前記埋め込み絶縁体のエッチング・ステップが、露出したシリコン、ポリシリコンおよび窒化シリコンのいずれもエッチングすることができないエッチングレシピを使用するステップを含む、請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に浅いトレンチ分離部（shallow trench isolations、ＳＴＩ）に関し、特にシリコン・オン・インシュレータ（ＳＯＩ）およびバルク・シリコン領域を含む半導体デバイス内にＳＴＩを形成する方法に関する。
【背景技術】
【０００２】
技術がますます複雑になるにつれ、より多くの機能を有する集積回路（ＩＣ）カスタマ(customer)に対する需要が増大している。最適設計を有するＩＣを提供するために、エンハンスト・ダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）または無線周波数（ＲＦ）用途のような追加の特徴がある高性能相補型金属酸化膜半導体（ＣＭＯＳ）デバイスが必要である。これらの特徴全てを提供することに関して生じる問題は、各特徴が異なる条件で最適化されることである。例えば、高性能ＣＭＯＳはシリコン・オン・インシュレータ（ＳＯＩ）ウェハ上で完成することができるが、ＲＦおよびｅＤＲＡＭはバルク・シリコンで構築することができる。
【０００３】
最良の「バルク技術」を最良の「ＳＯＩ技術」と統合する目的でパターン化されたＳＯＩ（一部がバルクで一部がＳＯＩ）を形成する従来の技術がある。このアプローチを使用するこのような技術の一つは、ＳＯＩにｅＤＲＡＭを統合することである。この場合、ｅＤＲＡＭアレイ・ブロックがバルク・シリコン内に構築され、ロジックがＳＯＩ内に構築される。このアプローチを使用可能な別の技術は、新興の６５ｎｍプロセスＳＯＩ技術である。６５ｎｍプロセスのステージにある基板は、ＳＯＩ上のＮｆｅｔｓとバルク・シリコン内のＰｆｅｔｓとから構成される。このプロセス技術は、ハイブリッド・オリエンテーション・テクノロジーつまり「ＨＯＴ」と呼ばれる。
【０００４】
上述した両例で直面する問題の一つは、製造者がＳＯＩ領域とバルク領域の両方の能動的（アクティブ）拡散の分離を行わなければならないことである。この分離を提供する従来の技術は、２つの別個の浅いトレンチ・プロセスを必要とする。バルク・シリコンのためのプロセスとＳＯＩのためのプロセスである。上述したプロセスは非常に複雑で、費用効果が低い。特に、パターン化したＳＯＩ対バルク・シリコンに関して浅いトレンチ分離（ＳＴＩ）処理には幾つかの問題がある。
【０００５】
第一の問題は、ＳＴＩのエッチングの深さに関連する。ＳＯＩ領域では、ＳＴＩエッチングの深さはシリコンの厚さであり、エッチングは埋め込み絶縁体の頂部で停止し、これは通常深さ１０００Å未満である。しかし、バルク・プロセスでは、ＳＴＩの深さが現状のＳＯＩの厚さよりはるかに深く、例えば通常３５００Å以上である。ＳＯＩをパターン化する場合は、バルク・シリコンに対してＳＴＩエッチング深さを選択する幾つかの選択肢がある。第一の選択肢は、ＳＯＩＳＴＩエッチング深さを使用することであり、これはバルク領域内に十分な分離部を与えない。第二の選択肢はバルクＳＴＩエッチング深さを使用することであり、これはＳＯＩ領域で実行するには非常に困難なエッチングである。第三の選択肢は、ＳＯＩ領域のＳＴＩエッチング深さをＳＯＩＳＴＩプロセスの通常の深さと等しくし、バルク・シリコン領域の深さを通常のバルクＳＴＩ深さと等しくすることである。しかし、このプロセスは余分なフォトレジスト層を必要とし、ＳＴＩ平坦化に伴う問題を引き起こす可能性がある。
【０００６】
パターン化したＳＯＩのＳＴＩ処理に伴う第二の問題は、酸素注入分離（Separation by Implantation of Oxygen、ＳＩＭＯＸ）プロセスを使用して生成したウェハに固有の特定のプロセス欠陥から生じる。パターン化したＳＩＭＯＸプロセスでは、最初にバルク・ウェハに酸化物のハードマスク・アイランドを生成し、ウェハ領域を高い線量（ドーズ量）で高エネルギの酸素注入(implant)から保護する。埋め込み酸化物(buriedoxide、ＢＯＸ)の形成中に、高温酸化手順を通してＢＯＸの縁部（つまりＳＯＩバルク境界にあるＢＯＸ）がＳＯＩフィールド領域のＢＯＸより厚くなる。多くの場合、ＳＯＩ―バルク領域の境界に沿って、埋め込み酸化物が実際にウェハの表面を破損させる。ＳＩＭＯＸウェハ上に成長した酸化物を除去するために酸化物のエッチングが必要であるので、埋め込み酸化物が表面を破損させたこれらの領域もエッチングされ、ウェハ表面に小さいディボット(divot)が残る。次に、ウェハにはパッド酸化物およびパッド・シリコン窒化物（ＳｉＮ）の堆積が行われる。ＳｉＮ堆積プロセスでは、これらの穴が窒化物で充填され、それらがＳＴＩエッチング・プロセス中にエッチングされない場合には、ＳＴＩ処理の大部分を通してパターン化されたウェハ上に残ることになる。一旦ＳＴＩが充填され且つ平坦化されたら、パッドＳｉＮはウェハ表面から剥ぎ取られる必要がある。表面付近に形成されてＳｉＮが詰め込まれたディボットは、エッチング後にＳｉＮがなくなり、次の堆積プロセスまで材料、つまりゲート・ポリシリコンがない。ポリシリコンは、ドーピングまたはシリサイドへの変換によって電気的に活性化されることができるので、ポリシリコンで充填されたディボットがデバイスの短絡を引き起こすことがある。この問題は、初期のＳＯＩｅＤＲＡＭハードウェアで観察されている。したがって、パターン化されたＳＩＭＯＸウェハは、表面下のディボットにある残留窒化物を完全に除去するプロセスを組み込まねばならない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上に鑑みて、当技術分野では関連技術の問題に対し対処するプロセスが必要となっている。
【課題を解決するための手段】
【０００８】
本発明は、シリコン・オン・インシュレータ（ＳＯＩ）領域およびバルク・シリコン領域にシリコン・トレンチ分離部(silicon trench isolation)を形成またはエッチングする方法、および該方法により形成された半導体デバイスを含む。ＳＴＩマスクを使用して最上のシリコン層をエッチングし、バルク・シリコン領域を所望の深さまでエッチングし且つＳＯＩ領域の埋め込み絶縁体で停止する時限エッチングを実行し、ＳＯＩ領域の埋め込み絶縁体を貫通してエッチングすることにより、ＳＴＩは、ＳＯＩ領域およびバルク・シリコン領域にて同時にエッチングされ得る。このプロセスの埋め込み絶縁体エッチングは、ハードマスク除去ステップの一部として、それほど複雑でなく実行することができる。さらに、バルク領域とＳＯＩ領域の両方に同じ深さを選択することにより、その後のＣＭＰプロセスでの問題が回避される。本発明は、シリコン窒化物の残留物が存在し得るＳＯＩ領域とバルク領域との境界において不要なものを取り除く。
【０００９】
本発明の第一の態様は、シリコン・オン・インシュレータ（ＳＯＩ）領域およびバルク・シリコン領域を含むデバイス内にシリコン・トレンチ分離部（ＳＴＩ）を形成する方法を含む。この方法は、ＳＴＩマスクを使用して最上のシリコン層をエッチングするステップと、バルク・シリコン領域を所望の深さまでエッチングし且つＳＯＩ領域の埋め込み絶縁体で停止する時限エッチング（timed etch）を実行するステップと、ＳＯＩ領域の埋め込み絶縁体を貫通してエッチングするステップと、ＳＴＩを形成するためにＳＴＩ材料を堆積するステップとを含む。
【００１０】
本発明の第二の態様は、シリコン・オン・インシュレータ（ＳＯＩ）領域とバルク・シリコン領域が混合したデバイス内でシリコン・トレンチ分離部（ＳＴＩ）をエッチングする方法を含む。この方法は、ＳＴＩマスクを使用して最上のシリコン層をエッチングするステップと、バルク・シリコン領域を所望の深さまでエッチングし且つＳＯＩ領域の埋め込み絶縁体で停止する時限エッチングを実行するステップと、ＳＯＩ領域の埋め込み絶縁体を貫通してエッチングするステップとを含む。
【００１１】
本発明の第三の態様は、シリコン・オン・インシュレータ（ＳＯＩ）領域およびバルク・シリコン領域を含む半導体デバイスを含む。この半導体デバイスは、ＳＯＩ領域のシリコン層および埋め込み絶縁体の厚さと実質的に等しい深さまで延在するシリコン・トレンチ分離部（ＳＴＩ）を含む。
【００１２】
本発明の第四の態様は、シリコン・オン・インシュレータ（ＳＯＩ）領域およびバルク・シリコン領域を含むデバイス内にシリコン・トレンチ分離部（ＳＴＩ）を形成する方法を含む。この方法は、ＳＴＩマスクを準備するステップと、ＳＯＩ領域およびバルク・シリコン領域内にＳＴＩを同時に形成するステップと、を含む。
【００１３】
本発明の以上およびその他の特徴は、本発明の実施形態に関する以下のさらに特定の説明から明白になるであろう。
【００１４】
本発明の実施形態を、図面を参照しながら詳細に説明し、ここで同様の参照番号は同様の要素を指す。
【発明を実施するための最良の形態】
【００１５】
添付図面を参照すると、図１は、バルク・シリコン領域１４内に深いトレンチ１２を形成した後で、シリコン・トレンチ分離部（ＳＴＩ）ハードマスクを堆積する前の、典型的なウェハ１０を示す断面図である。ウェハ１０は、埋め込み絶縁体２４上にシリコン層２２を含むシリコン・オン・インシュレータ（ＳＯＩ）領域２０を含む。
【００１６】
一実施形態では、埋め込み絶縁体２４の材料は二酸化シリコンであるが、他の材料も使用することができる。例示のためにのみ、ＳＯＩ領域２０のシリコン層２２は、約７００Åの厚さを有してよく、ＳＯＩ領域２０の埋め込み絶縁体２４は約１３５０Åの厚さを有してよい。パッド層３０は、約８０Åの二酸化シリコン（一律の縮尺で図示されていない）および約１２００Åの窒化シリコンを含む厚さを有してよい。しかし、認識されるべきは、本発明の教示は図１の特定の深さまたは初期の構造的開始ポイントに制限されないことである。
【００１７】
図２及び図３に示すように、ＳＴＩマスクを設ける。特に、図２に示すように、ハードマスク層４０をパッド層３０の上に、および任意の開口内に堆積する。ハードマスク層４０の材料は、埋め込み絶縁体２４とほぼ同じエッチングの特徴を有する。一実施形態では、ハードマスク層４０は、約１０００Åのテトラエチルオルトシリケート（ＴＥＯＳ）またはホウ素をドーピングしたシリケート・ガラス（ＢＳＧ）を含む。次に図３に示すように、ハードマスク層４０をパターン化し、エッチング４２を実行して、ＳＴＩマスク４６を形成する。エッチング４２は、ハードマスク層４０と、反射防止コーティング層（antireflective coating、ＡＲＣ）（図示せず）およびパッド層３０のうち少なくとも一方とを貫通して延在し、最上のシリコン層５０、つまりバルク・シリコン領域１４の上面およびＳＯＩ領域２０のシリコン層２２で停止する。
【００１８】
次のステップでは、図４に示すように、バルク・シリコン領域１４の所望の深さ（Ｄ）までエッチングし、且つＳＯＩ領域２０の埋め込み絶縁体２２の最上の表面５２で停止する時限(timing)エッチング５０を実行する。一実施形態では、バルク・シリコン領域１４の所望の深さＤ（したがってその後に形成されるＳＴＩ）は、ＳＯＩ領域２０の厚さと少なくとも同じ深さまで、つまりシリコン層２２および埋め込み絶縁体２４の深さと少なくとも同じ深さまで延在する。以上の例示的深さに基づき、所望の深さは、例えば約２０５０Å、つまりシリコン層２２の７００Åに埋め込み絶縁体２４の１３５０Åを加えた値でよい。一実施形態では、時限エッチング５０は反応性イオン・エッチング・プロセスでよいが、他のエッチング・プロセスを実行してもよい。いかなる場合も、時限エッチング５０は、埋め込み絶縁体２４の材料、例えば二酸化シリコン、に対して選択的であり、シリコン層２２と、シリコン層２２の下にあり得る任意の窒化シリコンの両方をエッチングし、埋め込み絶縁体２４がＳＯＩ形成プロセス中に表面に出るようにする。このステップは、シリコン窒化物の残留物が存在し得るＳＯＩ領域２０とバルク・シリコン領域１４の境界７６において不要なものを取り除く（clean）。
【００１９】
図５を参照すると、次のステップは、ＳＯＩ領域２０の埋め込み絶縁体２４を貫通してエッチング６０を実行することを含む。好ましい実施形態では、エッチング６０はハードマスク層４０（図３）の除去エッチングの一部として行われる。エッチング６０は、ハードマスク層４０と露出した埋め込み絶縁体２４の材料の両方をエッチングする。しかし、エッチング６０は、露出したシリコン、ポリシリコンまたは窒化シリコンのいずれもエッチングしない。つまり、エッチングレシピ（recipe）は、露出したシリコン、ポリシリコンおよび窒化シリコンのいずれもエッチングすることができない。
【００２０】
図６を参照すると、次のステップは、ＳＴＩ７２を形成するためにＳＴＩ材料７０を堆積することを含む。図６及び図７に示すように、最終処理は、最上面の上にあるＳＴＩ材料７０を除去するために従来の高性能ＣＭＯＳまたはＤＲＡＭ技術の研磨（図６）を実行することと、図７に示すように、半導体デバイス１００に到達するためにパッド層３０（図６）を剥離することとを含む。半導体デバイス１００は、ＳＯＩ領域２０のシリコン層２２および埋め込み絶縁体２４の厚さに実質的に等しい深さまで延在するＳＴＩ７２を含む。所望の深さＤ（図４）がＳＯＩ領域２０のシリコン層２２および埋め込み絶縁体２４の厚さに実質的に等しい場合、ＳＴＩ７２はＳＯＩ領域２０およびバルク・シリコン領域１４と実質的に等しい深さまで延在する。エッチング深さは、バルク・シリコン領域１４に、ちょうどＳＯＩ領域２０のシリコン層２２で停止する場合よりさらに優れた分離を提供する。
【００２１】
本発明を上記で概説した特定の実施形態に関して説明してきたが、当業者には多くの代替物、変更および変形が認識できることが明白である。したがって、上述のような本発明の実施形態は例示的であり、本発明を制限するものではない。請求の範囲で定義されるような本発明の精神および範囲から逸脱することなく、様々に変更することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明を適用する前のウェハを示す断面図である。
【図２】本発明のＳＴＩ形成またはＳＴＩエッチング方法を示す断面図である。
【図３】本発明のＳＴＩ形成またはＳＴＩエッチング方法を示す断面図である。
【図４】本発明のＳＴＩ形成またはＳＴＩエッチング方法を示す断面図である。
【図５】本発明のＳＴＩ形成またはＳＴＩエッチング方法を示す断面図である。
【図６】本発明のＳＴＩ形成またはＳＴＩエッチング方法を示す断面図である。
【図７】本発明の半導体デバイスを示す断面図である。
【符号の説明】
【００２３】
１０  ウェハ
１２  トレンチ
１４  バルク・シリコン領域
２０  シリコン・オン・インシュレータ（ＳＯＩ）領域
２２  シリコン層
２４  埋め込み絶縁体
３０  パッド層
４０  ハードマスク層
４２  エッチング
５０  時限エッチング
６０  エッチング
７０  ＳＴＩ材料
７２  ＳＴＩ
１００  半導体デバイス
【図１】
2008503872.tif 000003
【図２】
2008503872.tif 000004
【図３】
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【図４】
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【図５】
2008503872.tif 000007
【図６】
2008503872.tif 000008
【図７】
2008503872.tif 000009
【国際調査報告】
2008503872.tif 000010