(57)【要約】  本発明はデジタルデータ信号においてジッタを発生させる方法に関し、前記デジタルデータ信号はメモリ（４、１０４、２０４）に格納される所定のデータパターンを有し、前記方法は、クロックソース（１４、１１４、２１４）から供給されるクロック信号を用いて前記メモリ（４、１０４、２０４）から前記デジタルデータ信号を読み出すステップと、前記クロックソース（１４、１１４、２１４）から供給される前記クロック信号をクロック制御データによって変調するステップとを含み、前記クロック制御データは、前記メモリ（４、１０４、２０４）から読み出された前記デジタルデータ信号において発生させる前記ジッタを示す。【選択図】  図１
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【特許請求の範囲】
【請求項１】
デジタルデータ信号においてジッタを発生させる方法であって、前記デジタルデータ信号はメモリに格納される所定のデータパターンを有し、前記方法は、
クロックソースから供給されるクロック信号を用いて前記メモリから前記デジタルデータ信号を読み出すステップと、
前記クロックソースから供給される前記クロック信号をクロック制御データによって変調するステップと、を含み、
前記クロック制御データが、前記メモリから読み出された前記デジタルデータ信号において発生させる前記ジッタを示す、方法。
【請求項２】
前記クロック信号を変調する前記ステップが位相変調を含むことを特徴とする、請求項１に記載の方法。
【請求項３】
前記クロック制御データがプログラム可能であることを特徴とする、請求項１又は２に記載の方法。
【請求項４】
前記所定のデータパターンを有する前記デジタルデータ信号が、前記メモリから前記デジタルデータ信号を読み出すために使用された前記クロック信号とは異なる第1クロックを用いて、前記メモリに入力されることを特徴とする、請求項１から３のいずれかに記載の方法。
【請求項５】
前記第１クロックがビットストリームからリカバリされ、前記ビットストリームも前記デジタルデータ信号の前記所定のデータパターンを含むことを特徴とする、請求項４に記載の方法。
【請求項６】
前記メモリが先入れ先出し（ＦＩＦＯ）構造を有することを特徴とする、請求項１から５のいずれかに記載の方法。
【請求項７】
前記クロック信号を変調する前記ステップが、基準クロックのＮ／Ｍ位相ロックループ変調、又は基準クロックのフラクショナルＮ方式位相ロックループ変調、の少なくとも一方を含み、Ｎ及びＭが整数であることを特徴とする、請求項１から６のいずれかに記載の方法。
【請求項８】
前記クロック信号を変調する前記ステップが、ダイレクトデジタル合成（ＤＳＳ）変調を含むことを特徴とすることを特徴とする、請求項１から７のいずれかに記載の方法。
【請求項９】
前記クロック信号を変調する前記ステップが、リング発信器による変調を含むことを特徴とする、請求項１から８のいずれかに記載の方法。
【請求項１０】
前記デジタルデータ信号が被試験デバイス（ＤＵＴ）に対する刺激信号であり、前記被試験デバイス（ＤＵＴ）の前記刺激信号に対する応答信号が、評価のために前記自動試験装置（ＡＴＥ）に戻されることを特徴とする、請求項１から９のいずれかに記載の方法。
【請求項１１】
前記データパターンが前記自動試験装置（ＡＴＥ）によって供給されることを特徴とする、請求項１０に記載の方法。
【請求項１２】
前記データパターンが前記被試験デバイス（ＤＵＴ）によって供給されることを特徴とする、請求項１０に記載の方法。
【請求項１３】
好ましくはデータキャリアに格納され、コンピュータ等のデータ処理システムにおいて実行する際に、請求項１から１２のいずれかに記載の方法を実行するソフトウェアプログラム又はプロダクト。
【請求項１４】
デジタルデータ信号においてジッタを発生させるシステムであって、前記デジタルデータ信号が、メモリに格納される所定のデータパターンを有し、前記システムは、
前記メモリから前記デジタルデータ信号を読み出すために使用されるクロック信号から供給されるクロックソースと、
前記クロックソースから供給される前記クロック信号をクロック制御データによって変調する手段と、を含み、
前記クロック制御データが前記メモリから読み出される前記デジタルデータ信号において発生させる前記ジッタを示す、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はジッタ発生の改善に関し、詳細には被試験デバイス（ＤＵＴ）の刺激信号におけるジッタ発生を改善することに関する。
【背景技術】
【０００２】
一般に、集積回路（ＩＣ）は試験を行うことによって、その適切な動作を保証する必要がある。詳細には、この試験はＩＣの開発及び製造段階で行うことが必要である。製造段階で試験を行う場合、ＩＣの試験は最終的な利用の前に行われるのが通例である。試験の間、被試験デバイス（ＤＵＴ）であるＩＣは様々なタイプの刺激信号に曝され、それに対する反応を測定し、処理するが、通常は良好な装置の予測される応答に比較される。自動試験装置（ＡＴＥ）は通常、デバイス特有のテストプログラムに従ってそれらの作業を実行する。ＡＴＥの例として、アジレント・テクノロジーズ社（Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ）の半導体試験システムであるＡｇｉｌｅｎｔ８３０００及び９３０００ファミリが挙げられるが、それらは例えばhttp://www.ate.agilent.com/ste/products/intelligent_test/SOC_test/SOC_Tech Oview.shtmlにおいて開示されている。それらの詳細は、欧州公開特許ＥＰ−Ａ−８５９３１８、ＥＰ−Ａ−８６４９７７、ＥＰ−Ａ−８８６２１４、ＥＰ−Ａ−８８２９９１、ＥＰ−Ａ−１０９２９８３号、米国特許ＵＳ−Ａ−５，４９９，２４８、ＵＳ−Ａ−５，４５３，９９５号に開示されている。
【０００３】
欧州公開特許ＥＰ１１６２７３９Ａは、デジタルデータ信号にジッタ及びレベルノイズを付加するフィルタを開示している。発生するジッタは、フィルタの特徴に準じたデジタルデータ信号に依るものである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は改善したジッタ発生を提供することであり、詳細には被試験デバイス（ＤＵＴ）の刺激信号であるデジタル信号において、改善したジッタ発生を提供することである。
【課題を解決するための手段】
【０００５】
上記目的は、独立請求項に定義するように達成される。好適な実施形態は従属請求項により定義する。
【０００６】
本発明によれば、位相若しくは周波数を変調したクロック信号を用いてデジタルデータ信号において所望のジッタを発生させる。例えば、変調したクロック信号を用いてデータパターンをクロッキングすることにより、ＤＵＴに対する刺激信号において所望のジッタを発生させる。本発明を用いてＤＵＴの高速デジタル入力を試験することができる。詳細には、本発明ではクロックデータリカバリ回路の試験を可能とすることにより、低速ジッタ（いわゆる帯域内ジッタであり、クロックデータリカバリ回路の位相ロックループがこれをトラッキングする）ばかりでなく、高速ジッタ（いわゆる帯域外ジッタであり、クロックデータリカバリ回路の位相ロックループによってこれを許容する必要がある）もトラッキングすることができる。
【０００７】
本発明によって発生させるジッタは、デジタル信号とは別に調整することができる。即ち、ランダムジッタだけでなく、確定的ジッタも発生させることができる。ジッタ振幅及びジッタスペクトラムは十分にプログラム可能であるため、特定の用途にも容易に適応させることができる。ジッタ発生のための電子回路は、ＣＭＯＳ半導体技術において集積可能である。ジッタは試験対象のＤＵＴのピン毎に個別に発生させることができる。
【０００８】
本発明はまた、コンピュータ等のデータ処理システムにおいて実行される際に、デジタルクロック信号を同期化する方法を実行するソフトウェアプログラム又はプロダクトに関する。好ましくは、プログラム又はプロダクトはデータキャリアに格納される。
【０００９】
本発明はさらに、本発明によるデジタルデータ信号においてジッタを発生させるシステムに関する。
【００１０】
本発明のその他の目的及び付随する利点は、添付の図面と共に以下の詳細な説明を参照することで容易に認識され、より深く理解されるであろう。実質的又は機能的に同等又は同様の特徴を有するものについては、同じ参照番号を付して示す。
【発明を実施するための最良の形態】
【００１１】
図１は本発明の第１実施形態のブロック図を示す。図１に示すシステムは、被試験デバイス（ＤＵＴ、図示せず）に対する刺激信号として使用されるデジタルデータ信号を出力ライン２に供給する自動試験装置（ＡＴＥ）内に配置される。デジタルデータ信号は所定のデータパターンを有するが、第１の実施形態ではＡＴＥ内に配置されるデータパターンソース４が所定のデータパターンを提供する。ＤＵＴの機能の試験にデータパターンを特定的に適応させ、ＡＴＥによってＤＵＴの応答を評価する。
【００１２】
データパターンは、第１クロック１０によってデータパターンライン６を介してメモリ８に入力されるが、この第１クロック１０は、第１クロックライン１２を介してデータパターンソース４ばかりでなくメモリ８にも分配され、データパターンソース４ではデータパターンが読み出され、メモリ８ではデータパターンの読み込みが行われる。メモリ８は先入れ先出し（ＦＩＦＯ）構造を有する。メモリ８に格納されたデータは、クロックソース１４がクロックライン１８において前記メモリ８に供給するクロック信号によって、駆動手段１６を介して出力ライン２に出力される。
【００１３】
クロックソース１４によって供給されるクロック信号は、対応するクロック制御パターンメモリ、ルックアップテーブル、カウンタ等を含み得るクロック制御データソース２０に格納されたクロック制御データによって変調される。クロック制御データは、クロック制御データライン２２を介して前記クロックソース１４に分配される。前記デジタルデータ信号における前記ジッタを示すクロック制御データは前記メモリ８から読み出され、出力ライン２を介してＤＵＴに供給される。クロック制御データは、クロックライン１８においてクロックの位相又は周波数の少なくとも一方の十分な制御を提供する。従って、メモリ８からデータパターンを読み出すクロックは、データソース１０のクロック制御データによって位相又は周波数を変調される。
【００１４】
クロック制御データを十分にプログラムできることで、ジッタ発生を特定の用途又は特定のＤＵＴ試験に容易に適応させることができる。発生させるジッタの量は、メモリの記憶容量によってのみ制限される。いかなるジッタの分解も、クロック制御データのみに依存して発生させることができる。
【００１５】
図２は本発明の第２実施形態のブロック図を示す。第２実施形態では、ＤＵＴに対する刺激を定義するデータパターンがＤＵＴ自体によって提供されるという、いわゆるループバックテストを行う。ＤＵＴから供給される信号は、ＤＵＴ依存ジッタ又はライン依存ジッタを含み得るため、ＤＵＴパターンライン１２８、駆動手段１２４を介して、位相ロックループを含むクロックデータリカバリ手段１２６に入力される。クロックデータリカバリ手段１２６は、データパターンライン１０６においてデータパターンをリカバリし、データパターンがメモリ１０８に入力されることによって、第１クロックライン１１２において第１クロックをリカバリする。
【００１６】
前記メモリ１０８から駆動手段１１６を介した出力ライン１０２への前記デジタルデータの読み出しについては、第１実施形態と同じである。即ち、クロック制御データソース１２０のクロック制御データによって変調されるクロックソース１１４のクロック信号が用いられる。
【００１７】
図３は本発明の第３実施形態のブロック図を示す。第２実施形態と同様に、第３実施形態では、データパターンはＤＵＴパターンライン２２８を介してＤＵＴによって提供される。第２実施形態と異なる点は、第３実施形態ではデータパターンはデータリカバリ手段２３０に入力されるものの、そのデータリカバリ手段２３０には位相ロックループが備わっておらず、データリカバリ手段２３０は第１クロックライン２１２を介して外部から第１クロックを受信するという点である。従ってデータリカバリ手段２３０は、ＤＵＴから受け取った信号内のデータパターンをリカバリし、データパターンライン２０６を介してメモリ２０８に前記データパターンを入力するだけでよい。
【００１８】
第３実施形態の残りの部分は、第１及び第２の実施形態の対応する部分と同様である。即ちデジタルデータは、クロックソース２１４を介して供給されるクロック信号を用いてメモリ２０８から駆動手段２１６を介して出力ライン２０２へと読み出される。前記クロック信号は、クロック制御データソース２２０のクロック制御データによって変調される。
【００１９】
第２及び第３実施形態では、第２実施形態におけるクロックデータリカバリ手段１２６によって、又は第３実施形態における第１クロックライン２１２に供給される外部のクロック信号（ＡＴＥによって供給してもよい）によって時間を元に戻すため、出力ライン１０２、２０２におけるデジタルデータ信号において発生するジッタは、ＤＵＴから受信した信号に含まれるジッタには依存しない。よって発生するジッタは、ＤＵＴの出力におけるジッタ量とは無関係である。
【００２０】
図４は、フラクショナルＮ方式位相ロックループ（ＰＬＬ）又はデルタシグマ変調（ＤＳＭ）フラクショナルＮ方式ＰＬＬを含むクロックソース１４、１１４、２１４を実現する第１の可能性を示すブロック図である。基準周波数７２を示す入力周波数finを除算器５２がＭで除算することで、fM＝fin／Mが生成され、このfM＝fin／Mは位相検出器５４に入力される。位相検出器５４の出力信号はローパスフィルタ５６に入力され、このローパスフィルタの出力信号は出力周波数foutを有する電圧制御発振器（ＶＣＯ）５８を制御する。
【００２１】
ＶＣＯの出力信号は、調整可能な除数Ｎavgを用いる除算器６０を介して位相検出器５４にフィードバックされる。なお、このＮavgは値ＮのシーケンスＮ（ｋ）の平均と定義する。よって、除算器６０の出力信号は周波数fN＝fout／Navgを有し、このfNは位相検出器５４に入力される。従って、商fout／finはＮavg／Ｍのように調整可能であり、この商は非常に細く調整することができ、詳細にはシーケンスＮ（ｋ）の値によってＮを小数値とすることも可能である。さらに、シーケンスＮ（ｋ）の値によって出力周波数foutの位相を調整することもできるため、シーケンスＮ（ｋ）によってクロックライン１８におけるＶＣＯの出力信号の位相を変調することができる。メモリ８から読出しを行うクロック信号を示すfoutを調整できることにより、出力周波数foutの変調によるジッタ、そしてひいてはクロック制御データを示すと共に、クロック制御データソース２０からクロック制御データライン２２を介して提供されるシーケンスＮ（ｋ）によるジッタを、出力ライン２におけるメモリ８の出力ビットストリームに含ませることができる。
【００２２】
図５は除算器６０に対する値ＮのシーケンスＮ（ｋ）を提供する２つの可能な実施形態を示す。シーケンスＮ１（ｋ）はデータシーケンス制御装置６２によって直接提供することができるものであり、該データシーケンス制御装置６２はパターンメモリ６４からデータを受信し、制御ライン６６によって制御される。代替的には、シーケンスＮ２（ｋ）は、例えばハードウェア又はソフトウェアで実現できるデルタ−シグマ変調器(ＤＳＭ)等の専用のハードウェアによって提供することができる。
【００２３】
図６はダイレクトデジタル合成（ＤＤＳ）手段７０を含むクロックソース１４、１１４、２１４を実現する第２の可能性のブロック図を示す。基準周波数７２又は基準クロックは、位相アキュムレータ７４、ルックアップテーブル７６、及びデジタル−アナログコンバータ（ＤＡＣ）７８に提供される。クロック制御データソース２０はクロック制御データライン２２を介してＤＤＳ手段７０に供給を行う。クロック制御データの位相は集積されてルックアップテーブル７６に入力され、ルックアップテーブル７６には理想的なサイン波形のデジタルサンプリング値が格納される。ＤＡＣ７８はデジタルサンプリング値を対応するアナログ信号に変換し、このアナログ信号はその後ローパスフィルタ８０でフィルタリングされる。なお、このローパスフィルタ８０はＤＤＳ手段７０外部に配置してもよい。ローパスフィルタ８０の出力はＤＤＳ手段７０の外部に位置するコンパレータ８２によって最終的に成形され、得られた信号はクロック制御信号によって変調されるクロックとしてクロックライン１８に出力される。位相を無制限に変化させることも、ＤＡＣ７８及びローパスフィルタ８０のみによって、変調速度を限定すること可能である。
【００２４】
図７は、リング発信器９０を備えるクロックソース１４、１１４、２１４を実現する第３の例のブロック図を示す。マルチプレクサ９２は、ロック制御データソース２０によってクロック制御データライン２２を介して制御される。クロックライン１８において変調されるクロックの位相は、クロック制御データによってクロックライン１８に切り替えを行うべくマルチプレクサ９２によって選択されるタップ９４、９６に依存する。変調速度は非常に高速である。細く分解を行うべく隣接するタップ９４、９６間に補間を行っても良い。マルチプレクサ９２がループによって複数回回転するようにすれば、複数周期にわたる位相シフトを実現することができる。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態のブロック図。
【図２】第２実施形態のブロック図。
【図３】第３実施形態のブロック図。
【図４】クロックソースを実現する第１の可能性を示すブロック図。
【図５】シーケンスＮ（ｋ）を提供する２つの可能な実施形態を示す図。
【図６】クロックソースを実現する第２の可能性を示すブロック図。
【図７】クロックソースを実現する第３の可能性を示すブロック図。
【符号の説明】
【００２６】
２、１０２、２０２  出力ライン
４  データパターンソース
８、１０８、２０８  メモリ
１２、１１２、２１２  第１クロックライン
１４、１１４、２１４  クロックソース
２０、１２０、２２０  クロック制御データソース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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