(57)【要約】ＭＯＳドライバまたはＥＳＤ保護デバイス内で有効スナップバック・トリガ電圧を減少させるＬＶウェル要素のトリガ構造を有する電子デバイス。トリガ電圧が下がるとマルチ・フィンガ・ターン・オンを、したがって均一な電流の流れを促進させ、かつ／または競合トリガの問題の回避を助長する。
2008524857.tif 000002
【特許請求の範囲】
【請求項１】
第１のパッドから第１の電位に結合されたトリガ可能なデバイスと、
低電圧ウェル領域に低電圧要素を有する、前記トリガ可能なデバイスに結合されたトリガ・デバイスを備えることを特徴とする電子デバイス。
【請求項２】
前記トリガ可能なデバイスがＥＳＤデバイスであることを特徴とする請求項１に記載のデバイス。
【請求項３】
前記トリガ可能なデバイスがＭＯＳドライバであることを特徴とする請求項１に記載のデバイス。
【請求項４】
前記トリガ・デバイスは、ＨＶ−ＮＭＯＳトランジスタのゲートに結合されたＬＶ−ＰＭＯＳトランジスタであり、前記ＬＶ−ＰＭＯＳトランジスタが浮遊ゲートを有することを特徴とする請求項１に記載のデバイス。
【請求項５】
前記トリガ・デバイスは、ＨＶ−ＮＭＯＳトランジスタのバルク領域に結合されたＬＶ−ＰＭＯＳトランジスタであり、前記ＬＶ−ＰＭＯＳトランジスタが浮遊ゲートを有することを特徴とする請求項１に記載のデバイス。
【請求項６】
前記トリガ・デバイスは、ＨＶ−ＮＭＯＳトランジスタのゲートに結合されたＬＶ−ＰＭＯＳトランジスタであり、前記ＬＶ−ＰＭＯＳトランジスタは、Ｉ／Ｏパッドに結合され、前記ＨＶ−ＮＭＯＳトランジスタのゲート酸化物の厚さと同様な厚さを伴うゲート酸化物を有するゲートを有することを特徴とする請求項１に記載のデバイス。
【請求項７】
前記浮遊ゲートがゲート制御回路に結合されていることを特徴とする請求項４に記載のデバイス。
【請求項８】
前記浮遊ゲートがゲート制御回路に結合されていることを特徴とする請求項５に記載のデバイス。
【請求項９】
前記トリガ・デバイスは側壁接合を備えることを特徴とする請求項１に記載のデバイス。
【請求項１０】
前記低電圧ウェル領域はＰ＋／ＬＶ−Ｎウェルであることを特徴とする請求項１に記載のデバイス。
【請求項１１】
前記低電圧ウェル領域がＮ＋／ＬＶ−Ｐウェルであることを特徴とする請求項１に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、参照により本明細書に全体を組み込まれている２００４年１２月１５日に出願した米国仮出願第６０／６３６，１３５号の利益を主張する。
【０００２】
本発明は、静電放電（ＥＳＤ）保護構造などの電子デバイスに関する。具体的には、本発明は、自己保護型高電圧ＭＯＳドライバおよびＥＳＤ保護構造を実現するための、低電圧ウェル領域を有する低電圧トリガ要素の使用に関する。
【背景技術】
【０００３】
ＭＯＳベースのドライバまたは静電放電（ＥＳＤ）保護デバイス内で十分な駆動強度および／またはＥＳＤ保護レベルを達成するためには、十分なＭＯＳトランジスタ・デバイス幅が与えられなければならない。したがって、より広い構造を生成し、ならびにパッド・ピッチおよび最大能動領域の設計規則上の制約を満たすために、ＣＭＯＳ技術においてマルチ・フィンガＭＯＳ構造を有するデバイスが現れた。
【０００４】
ＥＳＤストレスの下にあるマルチ・フィンガ・デバイスについての主な問題は、不均一なトリガおよび電流の流れの可能性である。図１は、マルチ・フィンガ・デバイスをトリガするためのスナップバック電流／電圧（Ｉ／Ｖ）曲線１１０、１２０を図示するグラフである。グラフ１００は、電流を表す縦座標１０２および電圧を表す横座標１０４を有する。
【０００５】
Ｉ／Ｖ曲線１１０は、従来型マルチ・フィンガ・デバイスに対するＩ／Ｖ曲線を表す。マルチ・フィンガ構造の均一なターン・オンを確実にするために第２ブレークダウン電圧Ｖｔ２での値は、寄生バイポーラ・トランジスタの第１ブレークダウン電圧またはトリガ電圧Ｖｔ１すなわちスナップバックの開始時の電圧を超えなくてはならない。最初にトリガされたフィンガは、マルチ・フィンガ・デバイスの隣接する部分も低抵抗ＥＳＤ導通状態（すなわちスナップバック）にされたときの高すぎる電流負荷に起因する破損を回避することができる。よく知られている「均一条件」Ｖｔ１＜Ｖｔ２を達成するために、トリガ電圧Ｖｔ１を減少させる、または第２ブレークダウン電圧Ｖｔ２を増大するか、あるいはその両方を行わなくてはならない。
【０００６】
安定抵抗を追加することがＶｔ２を増大するために使用される一般的な技術である。シリサイド・ブロック技術を適用することによって、ドレイン／ソース・コンタクト−ゲート間の間隔を拡大すれば、各フィンガで抵抗性安定度が効果的に増加する。この一般的な方法の考慮すべき欠点は、集積回路基板上でドライバおよびＥＳＤ保護デバイスの面積が著しく増加すること、ならびにずっと高い寄生ドレイン負荷容量および大きな（ダイナミック）オン抵抗のためにＥＳＤ／駆動性能および速度が下がってしまうことである。
【０００７】
低くされたＶｔ１とＶｈｏｌｄの間の電圧ギャップを下げるために、ゲートおよび／またはバルク結合技術を適用することができる。Ｖｔ１の値が小さければそれだけ構造は、不均一トリガの影響を受けにくくなる。したがってフィンガ安定抵抗を低い量にすると均一性の条件が十分に達成され、ならびに数々の利点、例えば小さな面積、ドライブ性能の向上および強化されたＥＳＤ性能などがもたらされる。この技術の難点はＥＳＤトランジェントから適切なバイアス信号を得ることである。バイアス要素／回路は、スナップバック、したがってマルチ・フィンガのトリガの問題点が完全に除去されるように、保持電圧以下で動作開始することが理想的である。この目標に可能な限り近づいて設計するように、過去、静的（例えばツェナー・トリガ）ならびに過渡的（例えばＲＣトリガ）ゲート／バルク・バイアス技術が使用された。
【０００８】
過渡トリガ技術（例えばＲＣゲート結合技術）の主な欠点、具体的にはＲＦ適用に関しては、入力／出力（Ｉ／Ｏ）ピン部で導入される比較的大きな付加的な容量性負荷である。このような付加的な容量負荷が通常の動作速度を大幅に悪化させる。さらに、ダイナミック・バイアス（オンおよびオフ）のための適切なＲＣタイミング回路は実現が非常に難しく、ときとして目標プロセス技術の限度内で達成することができない。
【０００９】
Ｖｔ１を下げる、静的トリガ技術の設計における挑戦は、先進技術（例えば０．２５ミクロン未満の技術）で利用可能な適切なブレークダウン電圧を突き止め利用することである。先進の０．２５ミクロン未満の技術で低濃度ドープされたドレイン（ＬＤＤ）拡散のドーピング・レベルは、漏れのないツェナー・ダイオードを実現することができないようなものであるのが一般的である。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって当技術分野ではブレークダウン電圧Ｖｔ１を引き下げるための方法およびデバイスが必要とされている。
【課題を解決するための手段】
【００１１】
本発明は、ウェーハあたりのダイの数を最大にする、面積効率が高い入力／出力セルまたはＥＳＤ保護デバイスの設計を提供する。本発明の１実施形態は、ＭＯＳドライバまたはＥＳＤ保護デバイス（例えばＮＭＯＳ、ＳＣＲ）内で有効なスナップバック・トリガ電圧を下げるＬＶウェル・トリガ構造である。トリガ電圧を下げるとマルチ・フィンガのターン・オン、したがって均一な電流の流れが促進され、かつ／または競合トリガの問題の回避に役立つ。
【発明を実施するための最良の形態】
【００１２】
多くのＣＭＯＳ技術は、２つまたはそれ以上の供給電圧をサポートすると想定されている。したがって異なるスレッショルド・インプラントを除いて、しばしばＭＯＳトランジスタでは少なくとも２つの利用可能な任意選択、低電圧（ＬＶ）および高電圧（ＨＶ）があり、その違いは基本的にＬＤＤのドーピング濃度ならびに拡散およびゲート酸化物の厚さである。ＬＶトランジスタに対しては、薄いゲート酸化物（ＧＯＸ）および高濃度ドープされたＬＤＤが使用され、一方ＨＶデバイスは、接合およびゲートでより高い電圧に耐えることができるようにするために、より厚いＧＯＸと、より低濃度ドープされたＬＤＤインプラントとを用いて製造されている。
【００１３】
いくつかの先進ＣＭＯＳ技術においては、ＬＶ−ＭＯＳ（薄い「ＧＯＸ１」）トランジスタでは、対応するＨＶ−ＭＯＳトランジスタ（厚い「ＧＯＸ２」）の保持電圧近くでドレイン−バルク（例えばＰ＋／ＬＶ−Ｎウェル）接合のブレークダウンが見られる。この挙動は、１．８Ｖ  ＬＶ−ＰＭＯＳの静的ブレークダウン特性が示され（図２Ａ）、ＣＭＯＳ−０．１８μ技術における３．３Ｖ  ＨＶ−ＮＭＯＳ  ＴＬＰ曲線（図２Ｂ）と比較されている図２Ａおよび２Ｂで立証されている。図２Ｂは、ＬＶ−ＰＭＯＳのブレークダウン電圧ＢＶＬＶ−ＰＭＯＳ＝５．８ＶがＨＶ−ＮＭＯＳの保持電圧ＶｈｏｌｄＨＶ−ＮＭＯＳ＝５．６Ｖにほぼ対応しているので、ＬＶ−ＰＭＯＳがＨＶ−ＮＭＯＳのための理想的なトリガ要素であることを表していることを示すものである。ＨＶ−ＮＭＯＳマルチ・フィンガ・デバイスは、ＥＳＤストレス状態の下では、ＬＶ−ＮＭＯＳ（〜２Ｖのみ）に比べて比較的強いスナップバック（ここでは、ほぼＶｔ１−Ｖｈｏｌｄ〜３．５Ｖ）に起因する不均一トリガおよび不均一な電流の流れになりがちである。このＨＶ−ＮＭＯＳのトリガの問題は、低抵抗基板またはＥｐｉ技術で特に顕著である。したがってこの潜在的なトリガの問題のための解決策が、ＥＳＤ保護デバイスの設計を成功させるのに有利になるはずである。
【００１４】
本発明は、ＬＶウェルと要素（例えばＬＶ−ＰＭＯＳ内にも存在するＰ＋／ＬＶ−Ｎウェル）の間のブレークダウンを利用して自己保護型高電流ＨＶドライバ・トランジスタ設計ならびに専用のＥＳＤ保護デバイスをトリガし、制御する。低電圧ウェル・トリガ要素は、通常、保護しようとするデバイスを含む領域より下側で電源ドメインに関連するウェル領域として定義される。低電圧ウェルはその他の要素、例えば上述のようにＬＶウェル内に様々なＬＶデバイスを形成している拡散を含む。ＬＶデバイスは、ＬＶウェルを伴ってより低いブレークダウンという所望の挙動を提示している。ＬＶウェルという述語は、その中に低電圧デバイスが設置される領域を単に意味することもでき、ＬＶウェル領域はそのデバイスの部分である。
【００１５】
図１は、マルチ・フィンガ・デバイスに対する電流／電圧曲線のグラフである。図１に示されているように、曲線１２０が曲線１１０で示されるような従来技術のＩ／Ｖ曲線に対比して本発明のＩ／Ｖ特性を表している。ＬＶウェル・ブレークダウンがブレークダウン電圧Ｖｔ１を引き下げて、Ｖｔ２をＶｔ２’の値に下げ、かつより大きな電流Ｉｔ２’がデバイスに流れることを可能にしている。
【００１６】
下記説明は、Ｐ＋／ＬＶウェル・トリガ要素に焦点を当てている。同等の手法を、例えばＬＶ−ＮＭＯＳトランジスタ内に存在するＮ＋／ＬＶ−Ｐウェル・ブレークダウン構造に適用することができる。具体的には、例えば、トリプル・ウェル（深い−Ｎウェル）技術で絶縁されたＰウェルが存在する場合、ＬＶ−Ｎウェル要素に対して提示されたのと全く同じ手法に従って実施することができる。
【００１７】
Ｐ＋ＬＶ−Ｎウェル・トリガ要素を最も簡単に実現する方法が、図３および４に示されているが、図ではＬＶ−ＰＭＯＳがドレイン−ソースとＬＶ−Ｎウェルの間のブレークダウン要素として使用されており、ＬＶ−ＰＭＯＳのゲートは単にトリガを浮動させたままとする。
【００１８】
図３は、ＨＶ−ＮＭＯＳトランジスタ３０４のゲートに結合されたＬＶ−ＰＭＯＳトランジスタ３０２を有するゲートにバイアスをかける回路３００を図示する略図である。より詳細には、ＨＶ−ＮＭＯＳトランジスタ３０４は、ＨＶ−ＩＯパッド３０８とＶｓｓ供給線３１０の間で安定抵抗器３０６に直列で結合されている。ＬＶ−ＰＭＯＳトランジスタ３０２は、ＨＶ−ＩＯパッド３０８とＶｓｓ供給線３１０の間で要素３１２（例えば抵抗器）に直列で結合されている。要素３１２は抵抗またはインピーダンスのこともある。あるいは、要素３１２は、回路の通常動作の最中にはオンされ、ＥＳＤ事象の発生およびその最中はオフされるようにバイアスされているＭＯＳトランジスタのこともある。あるいは、通常動作の最中およびＥＳＤ事象の最中の両方でオンにバイアスされたＭＯＳトランジスタを使うこともできる。通常動作の最中には要素３１２は、制御されたノードを低い電位にバイアスするのに使用されており、すなわち、図３、４、または５におけるＨＶ−ＮＭＯＳのゲートまたはバルクを低い電位に引き下げて、ＨＶ−ＮＭＯＳをオフ状態に保っている。ＬＶ−ＰＭＯＳトランジスタと要素３１２の接合部はＨＶ−ＮＭＯＳトランジスタ３０４のゲートに結合されている。ＬＶ−ＰＭＯＳトランジスタ３０２のバルクはＨＶ−ＩＯパッド３０８に結合され、ゲートは浮動し、ソースおよびドレイン領域は要素３１２およびＨＶ−ＮＭＯＳトランジスタ３０４のゲートに結合されている。ＨＶ−ＩＯパッド３０８のＥＳＤ事象は、ＥＳＤ事象がＶｓｓ供給線３１０に分流するように、ＬＶ−ＰＭＯＳトランジスタ３０２にＨＶ−ＮＭＯＳトランジスタ３０４をトリガさせる。このように、ＨＶ−ＩＯパッド３０８に結合された敏感な回路は、ＥＳＤ事象に起因する破損から保護される。電源のシーケンシャル・パワーアップおよびホット・ソケットが必要であるので、薄いゲートを高圧電源（ＨＶ−ＶＤＤ）に接続する、またはゲートを低電圧電源に接続することは可能でない。ゲートが、図３および４に示すように少なくとも短期間（ただし数秒まで）いずれかの電源に接続されると、薄いゲートにはＨＶ電源の全電圧がかかることがあり、その結果壊滅的な破損をもたらされる。
【００１９】
図４は、ＬＶ−ＰＭＯＳトランジスタ３０２がＨＶ−ＮＭＯＳトランジスタ３０４のバルクに結合されてバルクをバイアスする回路４００を形成していることを除き、回路図３の回路と同様な回路を図示する略図である。ＨＶ−ＮＭＯＳトランジスタ３０４のゲートは通常の、非ＥＳＤ回路機能、例えばプリ・ドライブによって制御される。図３のＬＶ−ＰＭＯＳトランジスタ３０２のようにＬＶ−ＰＭＯＳトランジスタ３０２のゲートは浮動させたままにしてパワー・アップの最中の破損を回避する。
【００２０】
いくつかのプロセス技術が、チャンネル領域を覆う厚いゲート酸化物を含むようにＨＶ−ＭＯＳトランジスタ内のＬＶ接合を処置する任意選択を提供している。この厚い酸化物は、対応するＨＶ−ＰＭＯＳトランジスタ内にも存在する。この場合、図５に示すようにＬＶ−ＰＭＯＳトランジスタ５０２の厚いゲートは、ゲート酸化物を危険にさらすことなくＨＶ−ＶＤＤに、または厚いゲート酸化物が安全に動作する範囲内で任意のバイアス電位に引き上げることができる。より具体的には、図５は、厚い酸化物のＬＶ−ＰＭＯＳトランジスタ５０２がＨＶ−ＩＯパッド３０８に接続されたゲートを有することを除き図３における回路３００と同様なゲートにバイアスをかける回路５００を示している。
【００２１】
このような厚いＧＯＸのＬＶ−ＰＭＯＳが任意選択でない場合、トリガＬＶ−ＰＭＯＳトランジスタ３０２内で薄いゲートが浮動することを回避するために、本発明の一実施形態ではゲート制御回路を導入することが可能である。これら小回路（図６に示す）は、ＬＶ−ＰＭＯＳトランジスタ３０２のゲートとバルク間に発生する電圧降下の合計値を制限するためにゲート・バイアスがＨＶ−ＩＯパッド３０８上の電圧に追従することを確実にしている。しかし最大ゲート電圧レベルは、ＬＶ−ＰＭＯＳトランジスタ３０２のそれぞれドレインおよびソース側（両方共に基本的にはグランドにある）で、ゲート信頼性の問題を防ぐために、ＨＶ−ＩＯパッド３０８部で全電圧（最大ＨＶ−ＶＤＤ）より低くとどまる必要がある。
【００２２】
図６は、本発明のＬＶ−ＰＭＯＳトリガ要素６０２のゲート制御回路６００を図示する略図である。この構成では、ゲート６０４は、２つのダイオード（ダイオードの対６０６、６０８）による分圧器を通してＨＶ−ＩＯパッド３０８に間接的に結合されている。ダイオードの対６０６、６０８はＨＶ−ＩＯパッド３０８からグランドに結合され、ダイオード対６０６、６０８の間の接合部はゲート６０４に接続されている。通常動作の最中に各ゲート−バルクおよびゲート−ソース／ドレイン領域に現れる最大電圧はそれぞれＨＶ−ＩＯパッド３０８での電圧のほぼ半分で、それによって集積回路の通常動作の期間中は、ゲートの安全がもたらされる。ダイオード・チェーンの高圧側は、交互に電源に、あるいはホット・ソケットまたはフェイル・セーフＩ／Ｏ機構の場合には、ホット・ソケットまたはフェイル・セーフ動作を支援する特別なパッド回路の浮動ウェルに固定することができる。
【００２３】
ＬＶ−ＰＭＯＳトランジスタではゲート下側に存在するような、接合側壁の有益なＰ＋／ＬＶ−Ｎウェル・ブレークダウンを利用する他の技法は、下記で検討するようにゲートを除去することである。浅いトレンチ分離（ＳＴＩ）で境界づけられたダイオードの構成（従来式の設計）のＰ＋／ＬＶ−Ｎウェル接合では、この接合のアバランシェ・ブレークダウンが、対応するＰＭＯＳデバイスに比較してもっと高い電圧レベルで発生することに注意されたい。これが起こるのは、接合側壁（基本的には役に立つ接合ブレークダウンを形成する）がＳＴＩ領域でブロックされているからである。
【００２４】
図７は、本発明によるＰ＋ＬＶ−Ｎウェル構造７００の第１の実施形態の断面レイアウトを図示するブロック図である。これら側壁接合を保存するためにアノード７０２とカソード７０４の間のＳＴＩは除去される。構造７００（対称ダイオード）は、アノード７０２およびカソード７０４を含む。アノード７０２は、Ｎ−ウェル７１０内に形成されたドープ領域７０８への導電性接続部７０６により画定されている。カソード領域７０４は、アノード領域７０８を取り囲む（例えば環状の）領域で、このアノード領域から距離を置いて配置されている。カソード領域７０４は、Ｎ−ウェル７１０内に形成されたドープ領域７１４への導電性接続部７１２により画定されている。通常能動領域上にシリサイドを蒸着させる技術では、シリサイドのブロックがアノードとカソード領域、７０８と７１４の間に必要である。
【００２５】
このようなデバイスのレイアウトは、Ｐ＋およびＮ＋インプラントを別々に描く能動領域を連続させることによってデジタル化することができる。さらにアノード７０２とカソード７０４の間のシリサイドの形成をブロックし、デバイス全体にわたって短絡の形成を回避することが非常に重要である。接合間でシリサイドを形成させてしまうのを回避するために、インプラント層上でシリサイド・ブロックのレイアウト層がいくらか重なり合うことが必要であることに留意されたい。このルールを無視すると、接合間および／またはマスクのミスアラインメント間の機械的な応力を原因とする漏れやすい要素がもたらされる。このようなＳＴＩでブロックされた要素を本明細書では「ＮＯＳＴＩ」デバイスを呼ぶことがある。
【００２６】
このようなＮＯＳＴＩデバイスのブレークダウン挙動が図８に示されている。図８は、アノードとカソードの間にＳＴＩを伴わないＰ＋／Ｎウェル・ダイオードの反転Ｉ／Ｖ曲線の、ドレインおよびソースに同じインプラントを有する従来型ＰＭＯＳトランジスタの特性との比較を図示している。ゲートの存在およびその結果生ずる、スペーサに起因する異なるＬＤＤの形成にもかかわらず、両方の要素において非常に類似したブレークダウン電圧を観測することができるのを図８から見ることができる。
【００２７】
トリガ機構として寄生ＰＮＰのスナップバック挙動（図８でＰＭＯＳにおける寄生ＰＮＰのスナップバックによって示されているような）を利用して、図９の断面で示されるように横方向ＮＯＳＴＩ  ＰＮＰバイポーラを設計することができる。図９は、横方向ＰＮＰトランジスタ９００内での、本発明によるＰ＋ＬＶ−Ｎウェル構造の第２の実施形態の断面レイアウトを図示するブロック図である。
【００２８】
ＰＮＰトランジスタ９００は、ベース領域９０２、エミッタ領域９０４およびコレクタ領域９０６を含む。エミッタ領域９０４は、Ｎ−ウェル９１２内に形成されているドープ領域９１６への接続部９１４を含む。コレクタ領域９０６は、Ｎ−ウェル９１２内に形成されているドープ領域９２０への接続部９１８を含む。ベース領域９０２は、コレクタ領域９０６とエミッタ領域９０４の間にある。コレクタおよびエミッタ領域９０４、９０６はＳＴＩで分離されていない。ベース領域９０２は、Ｎ−ウェル９１２内に形成されているドープ領域９１０への接続部９０８を含む。図では、ベース領域９０２はエミッタ領域９０４に隣接して図示されているが、当業者ならばそれを前記Ｎ−ウェル９１２内の任意の位置に設置しても良いことを理解されよう。
【００２９】
Ｐ＋／ＬＶ−Ｎウェル構造の第２の適用例は、ドライバ・トランジスタを保護するのに使用されるＥＳＤ保護要素（例えばＳＣＲ）である。図１０は、ＥＳＤに敏感なＮＭＯＳドライバ１００４と並列で接続された専用のＥＳＤ保護クランプとしてＳＣＲ１００２を有する例示的なＩ／Ｏ回路１０００を図示する略図である。このタイプの構成における一般的な設計課題は所謂競合トリガの問題であり、すなわち、並列要素（保護しようとする要素）が壊滅的な電流レベルに達する前に保護がオンしなくてはならないことである。保護デバイスのトリガ電圧を十分に低くすれば競合トリガの問題を克服するのに役立つ。
【００３０】
図１０は、ドライバ１００４、ＥＳＤデバイス１００６、およびその他の回路１００８を集積回路内に有する回路１０００の略図である。ＥＳＤデバイス１００６は、ＬＶ−ＰＭＯＳトランジスタ（トリガ）１０１０およびＳＣＲ１００２を備える。ＥＳＤデバイス１００６は、ＥＳＤ事象をＩ／Ｏパッド１０１２からグランド１０１４に分流するように設計されており、それによってＩ／Ｏパッド１０１２に接続されているドライバ回路１００４が保護される。ＳＣＲ１００２は、バイポーラ・トランジスタ１０１６および１０１８の対ならびに２つのバイアス抵抗器１０２０および１０２２を含む。第１の抵抗器１０２０は、ＳＣＲのゲートＧ２からＶＤＤ電源１０２４に結合されており、第２の抵抗器１０２２は、ＳＣＲのゲートＧ１からグランド１０１４に接続されている。ＬＶ−ＰＭＯＳトリガ１０１０は、Ｉ／Ｏパッド１０１２とＳＣＲのゲートＧ１の間に結合されている。ＳＣＲ１００２のカソードはグランド１００４に接続され、アノードはＩ／Ｏパッド１０１２に接続されている。
【００３１】
ＧＮＤに対してＩ／Ｏパッド１０１２にかかる正のＥＳＤパルスの最悪ストレスに対してＰ＋／ＬＶ−Ｎウェル・トリガ技術を適用することによって、ＳＣＲ１００２は、並列のＨＶ−ＮＭＯＳドライバ１００４のほぼ保持電圧でトリガされる。ここでは、トリガ要素１０１０は、ＳＣＲ１００２のＰウェル（ゲートＧ１）への電流注入器として働き低い電圧レベルでデバイス１０００をラッチする。このようにＳＣＲのトリガ電圧を引き下げることが、敏感なＮＭＯＳドライバ１００４とＳＣＲ１００２の間に起こることがある競合トリガの問題を取り去る。この技術は、ＳＣＲ１００２のＥＳＤ容量が優れているので面積効率の高いＩ／Ｏセルの設計を可能にする。
【００３２】
上述のように、ＬＶウェル・トリガ要素は、図１１、１２、１３および１４にはっきりと示されているようにＳＣＲ、バイポーラおよびＭＯＳベースのパワー・クランプ用にも適用することができる。図１１および１２は、２つのＮＭＯＳベースのパワー・クランプ１１００、１２００で使用されているＬＶウェル・トリガ要素１１０２を図示する略図である。ＮＭＯＳベースのパワー・クランプは、使用することができるトランジスタのタイプの例となるものである。もちろんＰＭＯＳベースのパワー・クランプが使われることもある。図１３および１４は、ＳＣＲベースのパワー・クランプ１３００、１４００で使用されているＬＶ−ウェル・トリガ要素１２０２を図示する略図である。ＭＯＳのドレイン、バルクおよびソースがそれぞれ寄生ＮＰＮのコレクタ、ベースおよびエミッタを表し、トリガ回路がバルク（ベース）を制御することで、図１２はバイポーラ・ベースのクランプをも図示している。図１１もＥＳＤクランプの略図を示すものとできるが、その場合ＨＶＮＭＯＳ（図３にデバイス３０４として示されてもいる）は、ＥＳＤ事象中には通常のＭＯＳ（電界効果対スナップバック）モードで動作し、単に非スナップバックＭＯＳモードの時には指定された所要のＥＳＤ電流シンキングに見合う十分な幅を伴うＭＯＳデバイス（所謂「ｂｉｇＦＥＴ」）を含む。低圧パワー・クランプは、Ｉ／ＯのＥＳＤストレスをパワー・クランプ（例えばデュアル・ダイオード保護手法で）によって放散させる必要がある場合などにはいくつかの利点を有している。
【００３３】
有益なＬＶウェル接合ブレークダウン（低電圧ブレークダウンを決定する）を活用する他の方式は、図１５および１６でＨＶ−ＮＭＯＳトランジスタ用にはっきりと例示的に示されているようにＨＶ−ＭＯＳトランジスタ・ウェルに隣接して直接実施することによる。図１５および１６は、ＨＶ−ＮＭＯＳデバイス１５０４に統合されたＬＶ−Ｎウェルによってトリガされる要素１５０２を有する回路１５００の第１の実施形態のそれぞれ上面および断面レイアウト図を図示するブロック図である。図１７および１８は、ＨＶ−ＮＭＯＳデバイス１７０４に統合されたＬＶ−Ｎウェルによってトリガされる要素１７０２を有する回路１７００の第２の実施形態のそれぞれ上面および断面レイアウト図を図示するブロック図である。
【００３４】
低トリガ電圧を生成するために不可欠なことは、下記２通りの異なる方式で実現することができる側壁接合（ここではＮ＋／ＬＶ−Ｐウェル接合１５０６、１７０６）を生成することである：１）ＮＯＳＴＩおよびシリサイド・ブロックによるＯＤ２ＨＶ層によって画定されるように、Ｎ＋ドレインをＬＶウェル内でＨＶドレインから間隔をあけて配置すること（領域１５１０によって集合的に示されている）（図１５および１６）、２）ゲートによってＮ＋ドレインをＬＶウェル内でＨＶドレインから間隔をあけて配置すること（図１７および１８）。これら構成例は、ＨＶＮＭＯＳのバルクをバイアスするために設計されている。
【００３５】
本発明の教示を組み込んだ様々な実施形態を本明細書で詳細に示し、説明してきたが、当業者であればこれら教示をやはり組み込んだ種々の実施形態をこの他にも数多く容易に考案することができる。
【図面の簡単な説明】
【００３６】
【図１】マルチ・フィンガ・デバイスに対する電流／電圧曲線を図示するグラフである。
【図２】ＭＯＳデバイスに対するアバランシェ・ブレークダウン電圧曲線を図示するグラフである。
【図３】高電圧ＮＭＯＳデバイスのＶｔ１を下げるためのゲート・バイアス技術を図示する略図である。
【図４】高電圧ＮＭＯＳデバイスのＶｔ１を下げるためのバルク・バイアス技術を図示する略図である。
【図５】高電圧ＮＭＯＳデバイスのＶｔ１を下げるための他のゲート・バイアス技術を図示する略図である。
【図６】低電圧ＰＭＯＳトリガ要素のゲート制御回路を図示する略図である。
【図７】Ｐ＋／ＬＶ−Ｎウェル構造の断面レイアウトを図示するブロック図である。
【図８】ＰＭＯＳ  Ｐ＋／Ｎウェル・ダイオードに対するＩ／Ｖ曲線を図示するグラフである。
【図９】他のＰ＋／ＬＶ−Ｎウェル構造の断面レイアウトを図示するブロック図である。
【図１０】Ｐ＋／ＬＶ−ＮウェルによってトリガされるＳＣＲを図示する略図である。
【図１１】パワー・クランプでトリガ電圧を下げるために使用されるＰ＋／ＬＶ−Ｎウェルのアバランシェ・ブレークダウン要素を図示する略図である。
【図１２】パワー・クランプでトリガ電圧を下げるために使用されるＰ＋／ＬＶ−Ｎウェルのアバランシェ・ブレークダウン要素を図示する略図である。
【図１３】パワー・クランプでトリガ電圧を下げるために使用されるＰ＋／ＬＶ−Ｎウェルのアバランシェ・ブレークダウン要素を図示する略図である。
【図１４】パワー・クランプでトリガ電圧を下げるために使用されるＰ＋／ＬＶ−Ｎウェルのアバランシェ・ブレークダウン要素を図示する略図である。
【図１５】ＬＶ−Ｐウェルによってトリガされる、ＨＶ−ＮＭＯＳデバイスに統合された要素の上面および断面レイアウトを図示するブロック図である。
【図１６】ＬＶ−Ｐウェルによってトリガされる、ＨＶ−ＮＭＯＳデバイスに統合された要素の上面および断面レイアウトを図示するブロック図である。
【図１７】ＬＶ−Ｐウェルによってトリガされる、ＨＶ−ＮＭＯＳデバイスに統合された要素の上面および断面レイアウトを図示するブロック図である。
【図１８】ＬＶ−Ｐウェルによってトリガされる、ＨＶ−ＮＭＯＳデバイスに統合された要素の上面および断面レイアウトを図示するブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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