(57)【要約】  高電力トランジスタが提供される。この高電力トランジスタは、ソース領域２０とドレイン領域２２とゲート接点２４を含んでいる。ゲート接点は、ソース領域とドレイン領域の間に配置されている。第１及び第２のオーミック接点がそれぞれ、ソース及びドレイン領域上に設けられている。第１及び第２のオーミック接点はそれぞれ、ソース接点及びドレイン接点を構成する。ソース接点及びドレイン接点は、それぞれに対応する第１及び第２の幅を有する。第１及び第２の幅は異なる。高電力トランジスタの製作方法も提供される。
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【特許請求の範囲】
【請求項１】
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間にあるゲート接点とを有するトランジスタと、
前記ソース領域上と前記ドレイン領域上のそれぞれに設けられ、ソース接点とドレイン接点とを構成する第１のオーミック接点と第２のオーミック接点とを備え、
前記ソース接点と前記ドレイン接点とは、それぞれ第１の幅と第２の幅を有し、前記第１の幅と前記第２の幅とはそれぞれ異なる幅を有することを特徴とする高電力トランジスタの単位セル。
【請求項２】
前記第１の幅は、前記第１の幅と前記第２の幅の平均幅未満であり、前記第２の幅は、前記第１の幅と前記第２の幅の前記平均幅よりも大きいことを特徴とする請求項１に記載の高電力トランジスタの単位セル。
【請求項３】
前記第２の幅は、前記第１の幅と前記第２の幅の平均幅未満であり、前記第１の幅は、前記第１の幅と前記第２の幅の前記平均幅よりも大きいことを特徴とする請求項１に記載の高電力トランジスタの単位セル。
【請求項４】
前記ソース領域と前記ドレイン領域とは、それぞれ第３の幅と第４の幅を有し、前記第３の幅と前記第４の幅とはそれぞれ異なる幅を有することを特徴とする請求項１に記載の高電力トランジスタの単位セル。
【請求項５】
前記ソース接点及び前記ソース領域は、第１のエピタキシアル層の表面の一部分が前記ソース接点又は前記ソース領域の下方に配置されないように、第１の部分と第２の部分とに分割され、あるいは、前記ドレイン接点及び前記ドレイン領域は、前記第１のエピタキシアル層の前記表面の一部分が前記ドレイン接点又は前記ドレイン領域の下方に配置されないように、第１の部分と第２の部分に分割されていることを特徴とする請求項１に記載の高電力トランジスタの単位セル。
【請求項６】
前記ソース接点は、前記ソース領域の表面の一部分が前記ソース接点の下方に配設されないように、少なくとも第１の部分と第２の部分とに分割されていることを特徴とする請求項１に記載の高電力トランジスタの単位セル。
【請求項７】
前記ドレイン接点は、前記ドレイン領域の表面の一部分が前記ドレイン接点の下方に配設されないように、少なくとも第１の部分と第２の部分とに分割されていることを特徴とする請求項１に記載の高電力トランジスタの単位セル。
【請求項８】
前記トランジスタは、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を備えていることを特徴とする請求項１に記載の高電力トランジスタの単位セル。
【請求項９】
前記ＭＥＳＦＥＴは、シリコンカーバイド（ＳｉＣ）ＭＥＳＦＥＴ、ガリウムヒ素（ＧａＡｓ）ＭＥＳＦＥＴ、又は窒化ガリウム（ＧａＮ）ＨＥＭＴを備えていることを特徴とする請求項８に記載の高電力トランジスタの単位セル。
【請求項１０】
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間にあるゲート接点とを有するトランジスタと、
前記ソース領域上と前記ドレイン領域上のそれぞれに設けられ、ソース接点とドレイン接点とを構成する第１のオーミック接点と第２のオーミック接点とを備え、
前記ソース接点は、第１のエピタキシアル層の表面の一部分が前記ソース接点の下方に配設されないように、第１の部分と第２の部分とに分割され、あるいは、前記ドレイン接点は、前記第１のエピタキシアル層の前記表面の一部分が前記ドレイン接点の下方に配設されないように、第１の部分と第２の部分とに分割されていることを特徴とする高電力トランジスタの単位セル。
【請求項１１】
前記ソース接点は、前記ソース領域の表面の一部分が前記ソース接点の下方に配設されないように、少なくとも第１の部分と第２の部分とに分割され、あるいは、前記ドレイン接点は、前記ドレイン領域の表面の一部分が前記ドレイン接点の下方に配設されないように、少なくとも第１の部分と第２の部分とに分割されていることを特徴とする請求項１０に記載の高電力トランジスタの単位セル。
【請求項１２】
前記ソース接点は分割され、前記ソース接点と前記ドレイン接点は、それぞれ第１の幅と第２の幅を有し、前記第１の幅は、前記第１の幅と前記第２の幅の平均未満であり、前記第２の幅は、前記第１の幅と前記第２の幅の前記平均よりも大きいことを特徴とする請求項１０に記載の高電力トランジスタの単位セル。
【請求項１３】
前記ソース接点は分割され、前記ソース接点と前記ドレイン接点は、それぞれ第１の幅と第２の幅を有し、前記第１の幅は、前記第１の幅と前記第２の幅の平均よりも大きく、前記第２の幅は、前記第１の幅と前記第２の幅の前記平均未満であることを特徴とする請求項１０に記載の高電力トランジスタの単位セル。
【請求項１４】
前記ソース接点は分割され、前記ソース接点と前記ドレイン接点は、それぞれ第１の幅と第２の幅を有し、前記第１の幅と前記第２の幅は等しい幅であることを特徴とする請求項１０に記載の高電力トランジスタの単位セル。
【請求項１５】
前記ドレイン接点は分割され、前記ソース接点と前記ドレイン接点は、それぞれ第１の幅と第２の幅を有し、前記第１の幅は、前記第１の幅と前記第２の幅の平均未満であり、前記第２の幅は、前記第１の幅と前記第２の幅の前記平均よりも大きいことを特徴とする請求項１０に記載の高電力トランジスタの単位セル。
【請求項１６】
前記ドレイン接点は分離され、前記ソース接点と前記ドレイン接点は、それぞれ第１の幅と第２の幅を有し、前記第１の幅は、前記第１の幅と前記第２の幅の平均よりも大きく、前記第２の幅は、前記第１の幅と前記第２の幅の前記平均未満であることを特徴とする請求項１０に記載の高電力トランジスタの単位セル。
【請求項１７】
前記ドレイン接点は分離され、前記ソース接点と前記ドレイン接点は、それぞれ第１の幅と第２の幅を有し、前記第１の幅と前記第２の幅は等しい幅であることを特徴とする請求項１０に記載の高電力トランジスタの単位セル。
【請求項１８】
前記トランジスタは、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を備えていることを特徴とする請求項１０に記載の高電力トランジスタの単位セル。
【請求項１９】
前記ＭＥＳＦＥＴは、シリコンカーバイド（ＳｉＣ）ＭＥＳＦＥＴ、ガリウムヒ素（ＧａＡｓ）ＭＥＳＦＥＴ、又は窒化ガリウム（ＧａＮ）ＨＥＭＴを備えていることを特徴とする請求項１８に記載の高電力トランジスタの単位セル。
【請求項２０】
ソース領域とドレイン領域とをそれぞれが有する複数の単位セルと、
前記複数の単位セルの前記ソース領域と前記ドレイン領域との間にある、複数の単位セルのそれぞれの複数のゲート電極と、
前記複数の単位セルの前記複数のソース領域上にある複数のソース電極と、
前記複数の単位セルの前記複数のドレイン領域上にある複数のドレイン電極とを備え、
前記複数のソース電極と前記複数のドレイン電極は、それぞれ第１の幅と第２の幅を有し、前記第１の幅は、前記第１の幅と前記第２の幅の平均幅未満であり、前記第２の幅は、前記第１の幅と前記第２の幅の前記平均幅よりも大きいことを特徴とする高電力トランジスタ。
【請求項２１】
ソース領域とドレイン領域とをそれぞれが有する複数の単位セルと、
前記複数の単位セルの前記ソース領域と前記ドレイン領域との間にある、前記複数の単位セルのそれぞれの複数のゲート電極と、
前記複数の単位セルの前記複数のソース領域上にある複数のソース電極と、
前記複数の単位セルの前記複数のドレイン領域上にある複数のドレイン電極とを備え、
前記複数のソース電極は、第１のエピタキシアル層の表面の一部分が前記複数のソース電極の下方に配設されないように、少なくとも第１の部分と第２の部分に分割され、あるいは、複数のドレイン接点と前記複数のドレイン領域は、前記第１のエピタキシアル層の前記表面の一部分が前記複数のドレイン電極の下方に配設されないように、少なくとも第１の部分と第２の部分に分割されていることを特徴とする高電力トランジスタ。
【請求項２２】
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間にあるゲート接点とを有するトランジスタを形成するステップと、
前記ソース領域上と前記ドレイン領域上のそれぞれに形成され、ソース接点とドレイン接点とを構成する第１のオーミック接点と第２のオーミック接点を形成するステップとを有し、
前記ソース接点と前記ドレイン接点とは、それぞれ第１の幅と第２の幅を有し、前記第１の幅と前記第２の幅とはそれぞれ異なる幅を有することを特徴とする高電力トランジスタの単位セルの製作方法。
【請求項２３】
前記第１の幅は、前記第１の幅と前記第２の幅の平均幅未満であり、前記第２の幅は、前記第１の幅と前記第２の幅の前記平均幅よりも大きいことを特徴とする請求項２２に記載の高電力トランジスタの単位セルの製作方法。
【請求項２４】
前記第１の幅は、前記第２の幅よりも狭く、前記第１の幅は、約１０から約２０μｍであり、前記第２の幅は、約２５から約３５μｍであることを特徴とする請求項２２に記載の高電力トランジスタの単位セルの製作方法。
【請求項２５】
前記第２の幅は、前記第１の幅よりも狭く、前記第２の幅は、約１０から約１５μｍであり、前記第２の幅は、約２５から約３５μｍであることを特徴とする請求項２２に記載の高電力トランジスタの単位セルの製作方法。
【請求項２６】
前記ソース領域及び前記ドレイン領域は、それぞれ第３の幅と第４の幅を有し、前記第３の幅と前記第４の幅は異なる幅であることを特徴とする請求項２２に記載の高電力トランジスタの単位セルの製作方法。
【請求項２７】
前記ソース接点及び前記ソース領域は、第１のエピタキシアル層の表面の一部分が前記ソース接点又は前記ソース領域の下方に配設されないように、第１の部分と第２の部分に分割され、あるいは、前記ドレイン接点及び前記ドレイン領域は、前記第１のエピタキシアル層の前記表面の一部分が前記ドレイン接点又は前記ドレイン領域の下方に配設されないように、第１の部分と第２の部分に分割されることを特徴とする請求項２２に記載の高電力トランジスタの単位セルの製作方法。
【請求項２８】
前記ソース接点は、前記ソース領域の表面の一部分が前記ソース接点の下方に配設されないように、少なくとも第１の部分と第２の部分とに分割されていることを特徴とする請求項２２に記載の高電力トランジスタの単位セルの製作方法。
【請求項２９】
前記ドレイン接点は、前記ドレイン領域の表面の一部分が前記ドレイン接点の下方に配設されないように、少なくとも第１の部分と第２の部分とに分割されていることを特徴とする請求項２２に記載の高電力トランジスタの単位セルの製作方法。
【請求項３０】
前記トランジスタを形成するステップは、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を形成するステップが含まれることを特徴とする請求項２２に記載の高電力トランジスタの単位セルの製作方法。
【請求項３１】
前記ＭＥＳＦＥＴを形成するステップは、シリコンカーバイド（ＳｉＣ）ＭＥＳＦＥＴ、ガリウムヒ素（ＧａＡｓ）ＭＥＳＦＥＴ、又は窒化ガリウム（ＧａＮ）ＨＥＭＴを形成するステップが含まれることを特徴とする請求項３０に記載の高電力トランジスタの単位セルの製作方法。
【請求項３２】
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間にあるゲート接点とを有するトランジスタを形成するステップと、
前記ソース領域上と前記ドレイン領域上のそれぞれに形成され、ソース接点とドレイン接点とを構成する第１のオーミック接点と第２のオーミック接点とを形成するステップとを有し、
前記ソース接点は、第１のエピタキシアル層の表面の一部分が前記ソース接点の下方に配設されないように、第１の部分と第２の部分とに分割され、あるいは、前記ドレイン接点は、前記第１のエピタキシアル層の前記表面の一部分が前記ドレイン接点の下方に配設されないように、第１の部分と第２の部分とに分割されることを特徴とする高電力トランジスタの単位セルの製作方法。
【請求項３３】
前記ソース接点は、前記ソース領域の表面の一部分が前記ソース接点の下方に配設されないように、少なくとも第１の部分と第２の部分とに分割され、あるいは、前記ドレイン接点は、前記ドレイン領域の表面の一部分が前記ドレイン接点の下方に配設されないように、少なくとも第１の部分と第２の部分とに分割されることを特徴とする請求項３２に記載の高電力トランジスタの単位セルの製作方法。
【請求項３４】
前記ソース接点は分割され、前記ソース接点と前記ドレイン接点は、それぞれ第１の幅と第２の幅を有し、前記第１の幅は、前記第１の幅と前記第２の幅の平均未満であり、前記第２の幅は、前記第１の幅と前記第２の幅の前記平均よりも大きいことを特徴とする請求項３２に記載の高電力トランジスタの単位セルの製作方法。
【請求項３５】
前記ソース接点は分割され、前記ソース接点と前記ドレイン接点は、それぞれ第１の幅と第２の幅を有し、前記第１の幅は、前記第１の幅と前記第２の幅の平均よりも大きく、前記第２の幅は、前記第１の幅と前記第２の幅の前記平均未満であることを特徴とする請求項３２に記載の高電力トランジスタの単位セルの製作方法。
【請求項３６】
前記ソース接点は分割され、前記ソース接点と前記ドレイン接点は、それぞれ第１の幅と第２の幅を有し、前記第１の幅と前記第２の幅は等しい幅であることを特徴とする請求項３２に記載の高電力トランジスタの単位セルの製作方法。
【請求項３７】
前記ドレイン接点は分割され、前記ソース接点と前記ドレイン接点は、それぞれ第１の幅と第２の幅を有し、前記第１の幅は、前記第１の幅と前記第２の幅の平均未満であり、前記第２の幅は、前記第１の幅と前記第２の幅の前記平均よりも大きいことを特徴とする請求項３２に記載の高電力トランジスタの単位セルの製作方法。
【請求項３８】
前記ドレイン接点は分割され、前記ソース接点と前記ドレイン接点は、それぞれ第１の幅と第２の幅を有し、前記第１の幅は、前記第１の幅と前記第２の幅の平均よりも大きく、前記第２の幅は、前記第１の幅と前記第２の幅の前記平均未満であることを特徴とする請求項３２に記載の高電力トランジスタの単位セルの製作方法。
【請求項３９】
前記ドレイン接点は分割され、前記ソース接点と前記ドレイン接点は、それぞれ第１の幅と第２の幅を有し、前記第１の幅と前記第２の幅は等しい幅であることを特徴とする請求項３２に記載の高電力トランジスタの単位セルの製作方法。
【請求項４０】
前記トランジスタを形成するステップは、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を形成するステップが含まれることを特徴とする請求項３２に記載の高電力トランジスタの単位セルの製作方法。
【請求項４１】
前記ＭＥＳＦＥＴを形成するステップは、シリコンカーバイド（ＳｉＣ）ＭＥＳＦＥＴ、ガリウムヒ素（ＧａＡｓ）ＭＥＳＦＥＴ、又は窒化ガリウム（ＧａＮ）ＨＥＭＴを形成するステップが含まれることを特徴とする請求項４０に記載の高電力トランジスタの単位セルの製作方法。
【請求項４２】
ソース領域とドレイン領域とをそれぞれが有する複数の単位セルを形成するステップと、
前記複数の単位セルの前記ソース領域と前記ドレイン領域との間にある、複数の単位セルのそれぞれ複数のゲート電極を形成するステップと、
前記複数の単位セルの前記複数のソース領域上にある複数のソース電極を形成するステップと、
前記複数の単位セルの前記複数のドレイン領域上にある複数のドレイン電極を形成するステップとを有し、
前記複数のソース電極及び前記複数のドレイン電極は、それぞれ第１の幅と第２の幅を有し、前記第１の幅は、前記第１の幅と前記第２の幅の平均幅未満であり、前記第２の幅は、前記第１の幅と前記第２の幅の前記平均幅よりも大きいことを特徴とする高電力トランジスタの製作方法。
【請求項４３】
ソース領域とドレイン領域とをそれぞれが有する複数の単位セルを形成するステップと、
前記複数の単位セルの前記ソース領域と前記ドレイン領域との間とにある、複数の単位セルのそれぞれ複数のゲート電極を形成するステップと、
前記複数の単位セルの前記複数のソース領域上にある複数のソース電極を形成するステップと、
前記複数の単位セルの前記複数のドレイン領域上にある複数のドレイン電極を形成するステップとを有し、
前記複数のソース電極は、第１のエピタキシアル層の表面の一部分が前記複数のソース電極の下方に配設されないように、少なくとも第１の部分と第２の部分に分割され、あるいは、複数のドレイン電極は、前記第１のエピタキシアル層の前記表面の一部分が前記複数のドレイン電極の下方に配設されないように、少なくとも第１の部分と第２の部分とに分割されることを特徴とする高電力トランジスタの製作方法。
【請求項４４】
ソース接点の第１の幅を、前記第１の幅が前記第１の幅と第２の幅の平均幅よりも大きくなるようにある量だけ増大させるステップと、
ドレイン接点の前記第２の幅を、前記第２の幅が前記平均幅未満になるように前記量だけ減少させるステップと、
前記第１の幅と第２の幅をそれぞれ有する前記ソース接点と前記ドレイン接点を製作するステップとを有することを特徴とするトランジスタの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電力トランジスタの単位セル及びその製作方法並びに高電力トランジスタ及びその製作方法に関し、特に、マイクロエレクトロニクスデバイス、例えば、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に関する。
【０００２】
＜政府の権益についての言明＞
本発明は、海軍省によって与えられた契約番号Ｎ０００１４−０２−Ｃ−０２５０の下で、政府の援助により行われた。政府は、本発明に対していくつかの権利を有する。
【背景技術】
【０００３】
近年、高電力を取り扱う能力を必要とすると共に、高周波、Ｓ帯、Ｘ帯などの高周波数で動作する電気回路が、より普及してきた。高電力、高周波数回路が増加したため、高周波以上で確実に動作することができながら、より高い電力負荷を取り扱うことができるトランジスタの需要が、それに対応して増大してきた。
【０００４】
金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）は、高周波数用途向けに開発されてきた。ＭＥＳＦＥＴ構造は、多数キャリアのみが電流を伝えるので、高周波数用途にとって好ましくなり得る。ＭＥＳＦＥＴ設計では、低減されたゲート容量により、ゲート入力のより速いスイッチング時間が可能になるので、ＭＯＳＦＥＴ設計よりも好ましくなり得る。したがって、あらゆる電界効果トランジスタが、多数キャリアのみを利用して電流を伝えるが、ＭＥＳＦＥＴのショットキーゲート構造が、ＭＥＳＦＥＴを、高周波数用途向けにより望ましくすることができる。
【０００５】
構造のタイプに加えて、おそらくより基本的には、トランジスタがそれから形成される半導体材料の特性も、動作パラメータに影響を及ぼす。トランジスタの動作パラメータに影響を及ぼす特性のうち、電子移動度、飽和電子ドリフト速度、破壊電界、及び熱伝導性が、トランジスタの高周波数及び高電力特性に最も大きな影響を及ぼす可能性がある。
【０００６】
電子移動度は、電界の存在下で、電子がどれだけ速くその飽和速度まで加速されるかを測定したものである。過去には、より多くの電流がより小さな電界で発生され、電界が印加されたとき、より速い応答時間をもたらすことができるので、高電子移動度を有する半導体材料が好まれていた。飽和電子ドリフト速度は、電子が半導体材料中で得ることができる最大速度である。速度がより高いということは、ソースからドレインへの時間がより短いということになるので、より高い飽和電子ドリフト速度を有する材料は、高周波数用途にとって好ましくなり得る。
【０００７】
破壊電界は、そこでショットキー接合が破壊し、デバイスのゲートを通る電流が突然増大する電界強度である。高破壊電界材料は、同じ寸法の材料でより大きな電界に一般に対応することができるので、高電力、高周波数トランジスタにとって好ましくなり得る。電子は小さな方の電界によってよりも大きな方の電界によってより迅速に加速することができるので、電界が大きいほど、より速いトランジェント（ｔｒａｎｓｉｅｎｔ）が可能になる。
【０００８】
熱伝導性は、半導体材料が熱を放散することができる能力である。典型的な動作では、あらゆるトランジスタが熱を発生させる。一方、高電力及び高周波数トランジスタは通常、小信号トランジスタよりも大量の熱を発生させる。半導体材料の温度が増加するにつれて、接合漏れ電流が一般に増大し、温度の増加に伴うキャリア移動度の減少のため、電界効果トランジスタを通る電流が一般に減少する。したがって、熱が半導体から放散される場合、材料は、より低い温度にとどまり、より少ない漏れ電流でより多くの電流を伝えることができる。
【０００９】
電力の取扱い能力を増大させるために、より大きな有効面積を有するトランジスタが開発されてきた。しかし、トランジスタの面積が増大するにつれて、トランジスタは一般に、高周波数動作に適さなくなる。高周波数動作を実現しながら、トランジスタの面積を増大させる１つの方法は、並列に接続された複数のトランジスタセルを使用することである。そのようなことは、複数のゲートフィンガを使用して実現することができ、したがって、電力の取扱い能力の増大をもたらしながら、ソースからドレインへの距離を比較的短く保つことができる。複数の並列トランジスタセルが、単一チップ上に並列に接続されているとき、セルは一般に、隣接するセルとセルの間のゲート間の距離（本明細書において「ピッチ」又は「ゲートピッチ」と呼ばれる）が均一であるように、均等に隔置される。
【００１０】
そのようなマルチセルトランジスタが、高周波数動作において使用されると、大量の熱を発生させる恐れがある。デバイスが熱くなるにつれて、デバイスの性能は一般に低下する。そのような低下は、利得、線形性、及び／又は信頼性に見ることができる。したがって、トランジスタの接合温度をピーク動作温度より低く保つための取り組みがなされてきた。一般に、デバイスを、適切に機能するように、また高信頼性となるように低温に保つために、ヒートシンク及び／又はファンが使用されてきた。しかし、冷却システムは、そうしたトランジスタを使用するシステムのサイズ、消費電力、コスト、及び／又は運転コストを増大させる恐れがある。
【００１１】
【特許文献１】米国特許出願第０９／５６７，７１７号明細書（２０００年５月１０日出願）
【特許文献２】米国特許出願公開第ＵＳ２００３／００７５７１９号明細書（２００１年１０月２４日出願）
【特許文献３】米国特許出願第１０／３０４，２７２号明細書（２００２年１１月２６日出願）
【特許文献４】米国特許出願公開第２００４／００９９８８８号明細書（２００３年１１月２６日出願）
【特許文献５】米国特許第６，２１８，６８０号明細書
【特許文献６】米国特許出願第＿号明細書（２００４年７月６日出願）
【特許文献７】米国特許第６，６８６，６１６号明細書
【特許文献８】米国特許出願第１０／７８６，９６２号明細書
【特許文献９】米国特許出願第１０／７３４，３９８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述したように、従来型のＦＥＴは、ソース、ドレイン及びゲートをそれぞれが有する複数の単位セルを用いて相互に嵌合する構造とすることができる。ピッチで、ＦＥＴの温度上昇を決定することができる。換言すれば、ＦＥＴの温度上昇量を低減させるために、広いピッチを設けることができる。しかし、広いピッチを有するＦＥＴでは、ドレイン−ソース間容量（Ｃds）もより高くなり、そのことが所望のデバイス特性をもたらさない場合がある。具体的には、高ドレイン−ソース間容量は、広帯域幅増幅器において望ましくない場合がある。
【００１３】
したがって、既存のＦＥＴデバイスに対して、熱的なデバイス特性など、デバイスの他の性能特性を犠牲にせずに、より低いドレイン−ソース間容量（Ｃds）をもたらすことができるように、更なる改善を行うことができる。
【００１４】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、高電力トランジスタの単位セル及びその製作方法並びに高電力トランジスタ及びその製作方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明のいくつかの実施形態では、高電力トランジスタの単位セル（ｕｎｉｔ  ｃｅｌｌ）が提供される。この単位セルは、ソース領域（ｓｏｕｃｅ  ｒｅｇｉｏｎ）とドレイン領域（ｄｒａｉｎ  ｒｅｇｉｏｎ）とゲート接点（ｇａｔｅ  ｃｏｎｔａｃｔ）を有するトランジスタを含んでいる。ゲート接点は、ソース領域とドレイン領域の間に配置されている。第１及び第２のオーミック接点がそれぞれ、ソース及びドレイン領域上に設けられている。第１及び第２のオーミック接点はそれぞれ、ソース接点及びドレイン接点を構成している。ソース接点及びドレイン接点は、それぞれに対応する第１及び第２の幅を有する。第１及び第２の幅は異なる。
【００１６】
本発明の他の実施形態では、第１の幅が、第１の幅と第２の幅の平均幅未満でよく、第２の幅が、第１の幅と第２の幅の平均幅より大きくてよい。本発明のいくつかの実施形態では、第２の幅が、第１の幅と第２の幅の平均幅未満でよく、第１の幅が、第１の幅と第２の幅の平均幅よりも大きくてよい。
【００１７】
本発明の他の実施形態では、ソース領域及びドレイン領域が、それぞれに対応する、異なる第３及び第４の幅を有することができる。ソース接点及びソース領域を、エピタキシアル層の表面の一部分がソース接点又はソース領域の下方（ｂｅｎｅａｔｈ）に配設されることができないように、第１及び第２の部分に分割することができ、あるいはドレイン接点及びドレイン領域を、エピタキシアル層の表面の一部分がドレイン接点又はドレイン領域の下に配設されることができないように、第１及び第２の部分に分割することができる。
【００１８】
本発明のいくつかの実施形態では、ソース接点を、ソース領域の表面の一部分がソース接点の下方に配設されることができないように、少なくとも第１及び第２の部分に分割することができる。本発明の他の実施形態では、ドレイン接点を、ドレイン領域の表面の一部分がドレイン接点の下方に配設されることができないように、少なくとも第１及び第２の部分に分割することができる。
【００１９】
本発明の他の実施形態では、トランジスタは、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）でよい。ＭＥＳＦＥＴは、シリコンカーバイド（ＳｉＣ）ＭＥＳＦＥＴでも、ガリウムヒ素（ＧａＡｓ）ＭＥＳＦＥＴでも、窒化ガリウム（ＧａＮ）ＨＥＭＴでもよい。
【００２０】
本発明の他の実施形態では、高電力トランジスタの単位セルが提供される。この単位セルは、ソース領域とドレイン領域とゲート接点を有するトランジスタを含んでいる。ゲート接点は、ソース領域とドレイン領域の間に設けられている。第１及び第２のオーミック接点がそれぞれ、ソース及びドレイン領域上に設けられている。第１及び第２のオーミック接点はそれぞれ、ソース接点及びドレイン接点を構成する。ソース接点が、エピタキシアル層の表面の一部分がソース接点の下方に配設されることができないように、少なくとも第１及び第２の部分に分割され、又はドレイン接点が、エピタキシアル層の表面の一部分がドレイン接点の下方に配設されることができないように、少なくとも第１及び第２の部分に分割される。
【００２１】
本発明のいくつかの実施形態では、ソース接点を、ソース領域の表面の一部分がソース接点の下方に配設されることができないように、少なくとも第１及び第２の部分に分割することができ、又は、ドレイン接点を、ドレイン領域の表面の一部分がドレイン接点の下方に配設されることができないように、少なくとも第１及び第２の部分に分割することができる。
【００２２】
本発明の他の実施形態では、ソース接点を分割することができ、ソース及びドレイン接点が、それぞれに対応する第１及び第２の幅を有することができる。第１の幅が、第１の幅と第２の幅の平均未満でよく、第２の幅が、第１の幅と第２の幅の平均よりも大きくてよい。本発明の他の実施形態では、第１の幅が、第１の幅と第２の幅の平均よりも大きくてよく、第２の幅が、第１の幅と第２の幅の平均未満でよい。また、本発明の他の実施形態では、第１及び第２の幅が等しくてよい。
【００２３】
本発明の他の実施形態では、ドレイン接点を分割することができ、ソース及びドレイン接点が、それぞれに対応する第１及び第２の幅を有することができる。第１の幅が、第１の幅と第２の幅の平均未満でよく、第２の幅が、第１の幅と第２の幅の平均よりも大きくてよい。本発明の他の実施形態では、第１の幅が、第１の幅と第２の幅の平均よりも大きくてよく、第２の幅が、第１の幅と第２の幅の平均未満でよい。また、本発明の他の実施形態では、第１及び第２の幅が等しくてよい。
【００２４】
本発明のいくつかの実施形態では、高電力トランジスタが提供される。この高電力トランジスタは、ソース領域及びドレイン領域をそれぞれが有する複数の単位セルを含んでいる。複数の単位セルの複数のゲート電極が設けられる。複数のゲート電極は、複数の単位セルの、それぞれに対応するソース領域とドレイン領域の間に設けられている。複数のソース電極が、複数の単位セルの複数のソース領域上に設けられている。複数のドレイン電極が、複数の単位セルの複数のドレイン領域上に設けられている。複数のソース電極及び複数のドレイン電極は、それぞれに対応する第１及び第２の幅を有する。第１の幅は、第１の幅と第２の幅の平均幅未満であり、第２の幅は、第１の幅と第２の幅の平均幅より大きい。
【００２５】
本発明の他の実施形態では、高電力トランジスタが提供される。この高電力トランジスタは、ソース領域及びドレイン領域をそれぞれが有する複数の単位セルを含んでいる。複数の単位セルの複数のゲート電極が設けられている。複数のゲート電極は、複数の単位セルの、それぞれに対応するソース領域とドレイン領域の間に設けられている。複数のソース電極が、複数の単位セルの複数のソース領域上に設けられている。複数のドレイン電極が、複数の単位セルの複数のドレイン領域上に設けられている。複数のソース電極及び複数のソース領域が、エピタキシアル層の表面の一部分がソース電極又はソース領域の下方に配設されることができないように、少なくとも第１及び第２の部分に分割され、あるいは、複数のドレイン接点及び複数のドレイン領域が、エピタキシアル層の表面の一部分がドレイン電極又はドレイン領域の下方に配設されることができないように、少なくとも第１及び第２の部分に分割される。
【００２６】
本発明は、上述したように、主にＭＥＳＦＥＴについて説明されたが、他のタイプのトランジスタならびにトランジスタ、特に、ＭＥＳＦＥＴの製作方法も提供される。
【発明を実施するための最良の形態】
【００２７】
本発明を、本発明の実施形態が示された添付の図面を参照して、以下により詳細に説明する。ただし、本発明は、多くの異なる形態で実施することができ、本明細書に記載の実施形態に限定されるものと解釈すべきではない。そうではなく、これらの実施形態は、本開示が網羅的で完全なものとなるように、また、本発明の技術的範囲を当業者に十分に伝えるために、提供するものである。図面では、層及び領域のサイズ及び相対的なサイズが、図が見やすいように誇張されることがある。構成要素又は層が、他の構成要素又は層「上に」ある、他の構成要素又は層「に接続される」、あるいは他の構成要素又は層「に結合される」といわれる場合、それは直接、他の構成要素又は層上にあっても、他の構成要素又は層に接続されても、結合されてもよく、あるいは介在する構成要素又は層が存在してもよいことが理解されよう。それとは対照的に、構成要素が、他の構成要素又は層の「直接上に」ある、他の構成要素又は層「に直接接続される」、あるいは他の構成要素又は層「に直接結合される」といわれる場合、介在する構成要素又は層は存在しない。本明細書では、「及び／又は」という語は、列挙された関連する項目の１つ又は複数のあらゆる組合せを含んでいる。同じ数字は、全体を通じて同じ要素を表わしている。
【００２８】
さまざまな領域、層及び／又は断面について記載するために、本明細書において第１及び第２という語が使用されるが、これらの領域、層及び／又は断面は、これらの語によって限定されるべきではないことが理解されよう。これらの語は、ある領域、層、又は断面と、他の領域、層又は断面とを区別するためだけに使用される。したがって、本発明の教示から逸脱することなく、以下で説明する第１の領域、層又は断面を、第２の領域、層又は断面と呼ぶことができ、同様に、第２の領域、層、又は断面を、第１の領域、層、又は断面と呼ぶことができる。
【００２９】
更に、「低い方の」又は「底部の」や、「高い方の」又は「上部の」などの相対語が、図中に示した、ある構成要素の他の構成要素との関係を記載するために、本明細書において使用されることがある。相対語が、図中に示した向きに加えて、デバイスのさまざまな向きを含むものであることが理解されよう。例えば、図中のデバイスが裏返しにされる場合、他の構成要素の「低い方の」側にあると記載された構成要素は、他の構成要素の「高い方の」側に向けられることになる。したがって、「低い方の」という例示的な語は、図の特定の向きに応じて、「低い方の」及び「高い方の」向きの両方を含むことができる。同様に、１つの図中のデバイスが裏返しにされる場合、他の構成要素の「下の（ｂｅｌｏｗ）」又は「下方の（ｂｅｎｅａｔｈ）」として記載された構成要素は、他の構成要素の「上に」向けられることになる。したがって、「下の（ｂｅｌｏｗ）」又は「下方の（ｂｅｎｅａｔｈ）」という例示的な語は、上及び下の向きの両方を含むことができる。
【００３０】
本発明の実施形態は、本明細書において、本発明の理想化された実施形態の概略図である断面図を参照して説明される。したがって、例えば、製作方法及び／又は公差の結果として、図面の形状との違いが予想される。したがって、本発明の実施形態は、本明細書に図示される領域の特定の形状に限定されるものと解釈すべきではなく、例えば、製造によって生じる形状のずれを含むべきである。例えば、長方形として図示された注入領域は一般に、丸い又は曲線状の特徴、ならびに／あるいは注入された領域から非注入領域への２値（ｂｉｎａｒｙ）の変化ではなく、注入濃度の勾配をその縁部に有する。同様に、注入によって形成された埋込み領域は、埋込み領域と注入がそこを介して行われた表面との間の領域内に、いくらかの注入を生じることがある。したがって、図中に示した領域は、実際は概略であり、その形状はデバイスの領域の正確な形状を図示するものではなく、本発明の技術的範囲を限定するものではない。
【００３１】
本明細書で使用される語は、特定の実施形態について説明するためのものに他ならず、本発明を限定するものではない。本明細書では、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈上明らかに示す場合を除き、複数形も含むものとする。「備える（ｃｏｍｐｒｉｓｅ）」及び／又は「備えている（ｃｏｍｐｒｉｓｉｎｇ）」という語は、本明細書中で使用されるとき、述べられた特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を指定するが、１つあるいは複数の他の特徴、整数、ステップ、動作、要素、構成要素及び／又はそれらの群の存在又は追加を妨げないことが更に理解されよう。
【００３２】
別段定義されない限り、本明細書で使用される全ての用語（技術用語及び科学用語を含む）は、本発明にふさわしい当業者によって一般に理解されるものと同じ意味を有する。一般に使用される辞書で定義されるような用語は、関連技術の文脈におけるその意味と一致する意味を有するものと解釈すべきであり、本明細書において明示的にそのように定義されない限り、理想化された又は過度に形式的な意味に解釈されないことが更に理解されよう。
【００３３】
本明細書では、「オーミック接点（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）」という用語は、それに関連するインピーダンスが、実質的にあらゆる期待される動作周波数（すなわち、オーミック接点に関連するインピーダンスが、あらゆる動作周波数でほぼ同じである）及び電流において、インピーダンス＝Ｖ／Ｉ、ただしＶは接点の両端の電圧であり、Ｉは電流である、の関係によって実質的に与えられる接点を示している。
【００３４】
ここで、本発明の実施形態を、本発明のさまざまな実施形態、及び本発明の実施形態の製作のさまざまなプロセスを示す図１乃至図６を参照して、詳細に以下に説明する。本発明のいくつかの実施形態による、ほぼ温度が増加せずに、低減されたドレイン−ソース間容量（Ｃds）を有するトランジスタ、例えば、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を提供することができる。具体的には、本発明のいくつかの実施形態では、ドレイン又はソース接点のうち一方の第１の幅が、ドレイン又はソース接点のうち他方の第２の幅よりも狭くてよく、それにより、トランジスタのＣdsを低減させることができる。ソース接点又はドレイン接点のうち一方の平均幅を、ある量だけ低減して、第１の幅を設けることができ、ソース又はドレインのうち他方の平均幅を同量だけ増大させて、第２の幅を設けることができる。したがって、平均ピッチ、すなわち、トランジスタの第１の単位セルのゲート接点と、トランジスタの第２の単位セルのゲート接点との間の距離を維持することができる。全体のピッチが維持されるので、デバイスの温度が増加することができず、Ｃdsを低減させることができる。本発明の他の実施形態では、ソース接点又はドレイン接点のうち一方を、第１及び第２の部分に分割して、接点部分間の基板の表面の表面を露出させることができる。接点部分間の金属がないことで、Ｃdsを低減させることができ、デバイスの温度を維持することも可能になる。本発明の実施形態に関する詳細は、本明細書において更に説明される。
【００３５】
本明細書において更に説明されるように、本発明のいくつかの実施形態によるトランジスタは、例えば、符号分割多元接続（ＣＤＭＡ）及び／又は広帯域ＣＤＭＡ（ＷＣＤＭＡ）などの複素変調方式を使用する、基地局用電力増幅器などの高効率線形電力増幅器で有用となり得る。本発明の他の実施形態によるトランジスタは、広帯域幅ハイブリッド増幅器及びマイクロ波モノリシック集積回路（ＭＭＩＣ）増幅器、特に、シリコンカーバイド（ＳｉＣ）ＭＥＳＦＥＴを使用するもので使用することができる。
【００３６】
以下、図面を参照して本発明の実施形態について説明する。  
図１は、本発明に係る高電力トランジスタの一実施形態を説明するための平面図で、例えば、ＭＥＳＦＥＴの平面図である。図１に示すように、複数の単位セルが、基板１０上に設けられている。各単位セルは、ドレイン接点２２とゲート接点２４とソース接点２０を含み、ゲート接点２４が、ソース接点２０とドレイン接点２２の間に位置されている。ソース接点２０とゲート接点２４とドレイン接点２２は、相互に嵌合されている。更に、ドレイン接点２２の第１の幅Ｗ１は、ソース接点２０の第２の幅Ｗ２よりも狭い。したがって、第１の幅Ｗ１は、平均幅（Ｗ１、Ｗ２）未満であり、第２の幅Ｗ２は、平均幅（Ｗ１、Ｗ２）よりも大きい。
【００３７】
本発明のいくつかの実施形態では、従来（平均幅）のドレイン接点の幅をある量ｘだけ低減させて、ドレイン接点２２の第１の幅Ｗ１を設けることができる。同様に、従来のソース接点の幅を同量ｘだけ増大させて、ソース接点２０の第２の幅Ｗ２を設けることができる。例えば、従来のドレイン接点及びソース接点が、２０μｍの幅を有する場合、ドレイン接点の幅を５μｍだけ低減させて、１５μｍの第１の幅Ｗ１をもたらすことができる。同様に、従来のソース接点の幅を５μｍだけ増大させて、２５μｍの第２の幅Ｗ２をもたらすことができる。したがって、ピッチ、すなわち、第１及び第２の単位セルそれぞれの、第１のゲート接点２４と第２のゲート接点２４との間の距離の正味の変化を、ゼロに近づけることができる。本発明のいくつかの実施形態では、デバイスの平均ピッチは、約２０μｍから約１００μｍとすることができるが、一般に約２０μｍから約８０μｍとすることができる。
【００３８】
本発明の実施形態が、ソース接点よりも狭いドレイン接点を有するものとして、本明細書において説明されるが、本発明の実施形態は、その構成に限定されないことが理解されよう。例えば、本発明のいくつかの実施形態では、本発明の教示から逸脱することなく、ソース接点をドレイン接点よりも狭くすることができる。
【００３９】
図１に示す本発明の実施形態では、４つのゲート電極（フィンガ）２４と、２つのソース電極２０と、３つのドレイン電極２２が含まれているが、他の数のこれらの電極を利用することもできる。更に、他のＭＥＳＦＥＴ又は半導体デバイス構成を利用することもできる。例えば、特許文献に記載されたようなデバイスを、本発明の実施形態で利用することができる（例えば、特許文献１、特許文献２、特許文献３、特許文献４参照）。更に、本発明の実施形態は、ＭＥＳＦＥＴに限定されるのではなく、他のデバイスと共に利用することができる。
【００４０】
図２は、図１のＡ−Ａ’線に沿った断面図で、本発明のいくつかの実施形態による高電力トランジスタの単位セルを示している。本発明の実施形態は、本明細書においてＳｉＣ  ＭＥＳＦＥＴについて説明しているが、本発明は、そうしたデバイスに限定されるものと解釈すべきではない。本発明の実施形態は、より／比較的均一な接合温度が所望される、又はピーク接合温度が、ドレイン−ソース間容量（Ｃds）が増大することなく維持されるべきであり、かつデバイスの複数の単位セルが存在する、どんな半導体デバイスでの使用にも適切となり得る。したがって、例えば、本発明の実施形態は、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）、及び／又はシリコン（Ｓｉ）デバイスなどの非シリコンカーバイドデバイスでの使用に適切となり得る。したがって、本発明の実施形態では、例えば、ＳｉＣ  ＭＥＳＦＥＴ、ＳｉＣ  ＭＥＳＦＥＴ  ＭＭＩＣ、ＧａＮ  ＨＥＭＴ、ＧａＮ  ＨＥＭＴ  ＭＭＩＣ、ＧａＡｓ  ＭＥＳＦＥＴ、ＧａＡｓ  ＭＥＳＦＥＴ  ＭＭＩＣ、ＧａＡｓ  ＨＥＭＴ、ＧａＡｓ  ＨＥＭＴ  ＭＭＩＣ、ＧａＡｓ  ｐＨＥＭＴ、ＧａＡｓ  ｐＨＥＭＴ  ＭＭＩＣなどを提供することができる。
【００４１】
図２に示すように、本発明の実施形態を組み込むＭＥＳＦＥＴの単位セルは、ｐ型又はｎ型導電性、あるいは半絶縁性の単結晶バルクシリコンカーバイド基板１０上に成長させたｐ型導電性の第１のエピタキシアル層１２を含むことができる。基板１０は、６Ｈ、４Ｈ、１５Ｒ又は３Ｃのシリコンカーバイドを含むことができる。第１のエピタキシアル層１２は、基板１０とｎ型エピタキシアル層１４の間に配置されている。任意選択のメタライゼーション層３２を、第１のエピタキシアル層１２とは反対側の、基板１０の裏面に形成してもよい。
【００４２】
第１のエピタキシアル層１２は、本発明の教示から逸脱することなく、ｐ型導電性シリコンカーバイドエピタキシアル層としても、非ドープのシリコンカーバイドエピタキシアル層としても、非常に低ドープのｎ型導電性シリコンカーバイドエピタキシアル層としてもよいことが理解されよう。低ドープのシリコンカーバイドエピタキシアル層が利用される場合、いくつかの実施形態では、第１のエピタキシアル層１２のドーピング濃度は、約５×１０15ｃｍ-3未満でよい。非ドープ又はｎ型の第１のエピタキシアル層１２が利用される場合、いくつかの実施形態では、基板１０は、半絶縁性シリコンカーバイド基板である。非ドープ又はｎ型の第１のエピタキシアル層１２が利用される場合、高品質のチャネル層を、トランジスタに対して任意の大きな電気的作用を及ぼすバッファ層なしで形成することができる。
【００４３】
図２に更に示すように、それぞれデバイスのソース領域及びドレイン領域を構成する、ｎ+領域１３及び１７が設けられている。本明細書では、「ｐ+」又は「ｎ+」とは、同じ又は別の、層又は基板の、隣接する又は他の領域内に存在する濃度より高いキャリア濃度によって構成される領域を示している。ソース領域１３及びドレイン領域１７は、一般に、ｎ型導電性シリコンカーバイドであり、第２のエピタキシアル層１４のキャリア濃度よりも大きなキャリア濃度を有する。ソース領域１３及びドレイン領域１７に関して、約１×１０19ｃｍ-3のキャリア濃度が適切となり得るが、できる限り高いキャリア濃度が好ましい。図２に示すように、ソース領域１３の幅Ｗ５を、ドレイン領域１７の幅Ｗ６よりも大きくすることができる。
【００４４】
オーミック接点２０,２２を、第２のエピタキシアル層１４上に形成することができ、それらは、ソース接点２０及びドレイン接点２２をもたらすように離隔される。図示のように、オーミック接点２０,２２をそれぞれ、注入されたソース領域１３及びドレイン領域１７上に設けることができる。ショットキーゲート接点２４が、第２のエピタキシアル層１４上の、ソース接点２０とドレイン接点２２の間に形成されている。図示のように、任意選択の金属オーバーレイヤ（ｏｖｅｒｌａｙｅｒ）２６,２８,３０がそれぞれ、ドレイン接点２２及びソース接点２０及びショットキーゲート接点２４上に設けられている。パッシベーション層４０を設けることもできる。図１に更に示すように、本発明のいくつかの実施形態に従って、ドレイン接点２２の第１の幅Ｗ１が、ソース接点２０の第２の幅Ｗ２よりも狭い。本発明のいくつかの実施形態では、ドレイン接点２２が、約１０から約２０μｍの幅を有し、ソース接点が約２５から約３５μｍの幅を有することができる。
【００４５】
ゲート接点２４を、クロム、白金、白金シリサイド、ニッケル及び／又はＴｉＷＮで形成することができるが、当業者に周知の、ショットキー効果を実現する、金など、他の金属を使用することもできる。ショットキーゲート接点２４は一般に、３層構造を有する。そうした構造には、クロム（Ｃｒ）の高い接着性のため、利点がある。例えば、ゲート接点２４は、任意選択で、第２のエピタキシアル層１４に接触する、クロム（Ｃｒ）からなる第１のゲート層を含むことができる。ゲート接点２４は、白金（Ｐｔ）及び金３０又は他の高度に導電性の金属からなるオーバーレイヤを更に含むことができる。
【００４６】
図３Ａ乃至図３Ｅは、図１及び図２に示す本発明の一実施形態による高電力トランジスタの製作方法を説明するための工程断面図である。図３Ａに見られるように、第１のエピタキシアル層１２を、基板１０上に成長又は堆積させることができる。基板１０は、半絶縁性基板でも、ｐ型基板でも、ｎ型基板でもよい。基板１０は、非常に軽くドープすることができる。基板１０は、半絶縁性である場合、特許文献に記載のように製作することができる（例えば、特許文献５参照）。半絶縁性基板を設けるための他の方法を使用することもできる。バッファ層１２は、約３．０×１０15ｃｍ-3未満のキャリア濃度を有するｐ型導電性シリコンカーバイドでよいが、一般に１．０×１０15ｃｍ-3未満でよい。あるいは、バッファ層１２を、ｎ型シリコンカーバイド又は非ドープ（意図的にドープされていない）シリコンカーバイドとすることもできる。更に、第２のエピタキシアル層１４が、第１のエピタキシアル１２上に成長又は堆積される。
【００４７】
図３Ｂに示すように、それぞれソース領域及びドレイン領域を構成する、ｎ+領域１３及び１７を注入するために、マスク５０を形成することができる。ソース領域１３及びドレイン領域１７は一般に、例えば、窒素（Ｎ）又はリン（Ｐ）のイオン注入と、その後に続く高温アニールによって形成される。適切なアニール温度は、約１１００から約１６００℃とすることができる。イオン注入を、マスク５０によって覆われていない領域上に実施して、図３Ｃに示すように、ｎ+領域１３及び１７を形成することができる。したがって、イオンが、第２のエピタキシアル層１４の一部分内に注入されて、第２のエピタキシアル層１４より大きな、より高いキャリア濃度を有する、ｎ型導電性、例えばｎ型導電性ＳｉＣの、高度にドープされた領域がもたらされる。ドーパントを、注入後、注入を活性化するためにアニールすることができる。
【００４８】
図３Ｃに示すように、絶縁体層４０、例えば、酸化物層が、デバイスの表面上に設けられる。絶縁体層４０は、既存の構造の露出面を覆って、すなわち、ソース領域１３及びドレイン領域１７、ならびに第２のエピタキシアル層１４上に、成長又は堆積させることができる。本発明のいくつかの実施形態では、ＭＥＳＦＥＴの周辺部にメサを設けることができることが理解されよう。メサは、基板１０、第１のエピタキシアル層１２、及び第２のエピタキシアル層１４によって構成される側壁を有することができ、その側壁がトランジスタの周縁部を構成する。メサは、デバイス中の電流の流れをメサに閉じ込め、デバイスの容量を低減させるために、デバイスの空乏領域を超えて広がることができる。メサを、上述のデバイスを反応性イオンエッチングすることによって形成することができるが、当業者に周知の他の方法を使用してメサを形成することもできる。更に、メサが利用されない場合、デバイスを、陽子衝撃、補償原子（ｃｏｍｐｅｎｓａｔｉｎｇ  ａｔｏｍ）を用いたカウンタドーピング又は当業者に周知の他の方法など、他の方法を使用して分離することができる。
【００４９】
次に、図３Ｄを参照すると、絶縁体層４０を貫通して接点ウインドウ４１及び４２をエッチングすることによって、ソース領域１３及びドレイン領域１７の表面の一部分を露出させることができる。図示のように、ドレイン領域１７の表面を露出させるウインドウ４２が、第１の幅Ｗ１を有し、それは、ソース領域１３の表面を露出させるウインドウ４１の第２の幅Ｗ２よりも狭い。次いで、ニッケルを蒸着させて、ソース接点２０及びドレイン接点２２をそれぞれ堆積させることができる。ニッケルをアニールして、図３Ｅに示すように、オーミック接点２２,２０を形成することができる。そうした堆積及びアニールプロセスは、当業者に周知の従来の技法を利用して実施することができる。例えば、オーミック接点２２,２０を、約６５０℃から約１２００℃の温度で約２分間アニールすることができる。しかし、他の時間及び温度を利用することもできる。例えば、約３０秒から約１０分の時間が、許容可能である。
【００５０】
図３Ｅは、ゲート接点２４ならびにオーバーレイヤ２８,３０,２６の形成の様子を示す図である。例えば、接点ウインドウ（図示せず）を、絶縁体２０内に開けて、クロムからなる層をそのウインドウ内に堆積させることができる。一般に、クロム層は、蒸着堆積によって形成される。次いで、ゲート構造を、白金及び金を堆積させることによって完了することができる。当業者にはやはり理解されるように、オーバーレイヤ２８,２６を、ゲート構造の形成の前又は後に形成することができる。実際、チタン／白金／金構造が利用される場合、オーバーレイヤの白金及び金の部分を、ゲート構造の白金及び金部分３０と同じ処理ステップ中に形成することができる。したがって、オーバーレイヤ２８,２６を、ゲート接点の形成前に形成しても、ゲート接点の形成後に形成してもよい。更に示すように、基板接点３２を、基板１０の裏面に設けることができる。
【００５１】
本発明のいくつかの実施形態では、オーミック接点は、特許文献で説明されている接点と同じ又は類似するものでよい（例えば、特許文献６参照）。
【００５２】
図３Ｅに更に示すように、本発明のいくつかの実施形態に従って、ドレイン接点２２が、ソース接点２０よりも狭い。第１の幅Ｗ１は、平均幅（Ｗ１、Ｗ２）未満でよく、第２の幅Ｗ２は、平均幅（Ｗ１、Ｗ２）より大きくてよい。本発明の諸実施形態は、本明細書において、狭いドレイン接点を有するものとして説明されているが、本発明の実施形態は、その構成に限定されない。例えば、本発明の他の実施形態では、本発明の教示から逸脱することなく、ソース接点２０を、ドレイン接点２２よりも狭くすることができる。
【００５３】
図４は、本発明に係る高電力トランジスタの他の実施形態を説明するための平面図で、例えば、ＭＥＳＦＥＴの平面図である。図４に示すように、複数の単位セルが、基板１０上に設けられている。各単位セルは、ドレイン接点２２とゲート接点２４とソース接点２０を含み、ゲート接点２４が、ソース接点２０とドレイン接点２２の間に配置されている。ソース接点２０とゲート接点２４とドレイン接点２２は、相互に嵌合されている。更に、ドレイン接点２２は、第１のＣ端部及び第２のＤ端部を有し、その一方が分割されている。したがって、ドレイン接点２２が、第１のエピタキシアル層の表面の部分Ｅがドレイン接点２２の下方に配設されないように、第１のＡ部分及び第２のＢ部分に分割される。ドレイン２２を、本発明の教示から逸脱することなく、３つ以上の部分に分割することができることが理解されよう。
【００５４】
図５は、図４のＢ−Ｂ’線に沿った断面図である。本発明のいくつかの実施形態では、ドレイン領域１７を、図５に示すように分割することもできる。しかし、本発明の実施形態は、図５に示す構成に限定されない。例えば、本発明のいくつかの実施形態では、本発明の技術的範囲から逸脱することなく、ドレイン領域１７を分割することはできない。
【００５５】
本発明のいくつかの実施形態では、分割ドレイン接点２２の幅Ｗ３が、本発明の技術的範囲から逸脱することなく、ソース接点２０の幅Ｗ４に等しくても、ソース接点２０の幅Ｗ４より狭くても、ソース接点２０の幅より広くてもよい。更に、本発明のいくつかの実施形態では、本発明の第１及び第２の実施形態の教示を組み合わせることもできる。例えば、本発明の教示から逸脱することなく、平均幅（Ｗ３、Ｗ４）よりも広い幅Ｗ３を有する分割ドレイン接点２２を設けることができ、平均幅（Ｗ３、Ｗ４）よりも狭い幅を有するソース接点２０を設けることができる。
【００５６】
本発明の実施形態が、分割されたドレイン接点を有するものとして、本明細書において説明しているが、本発明の実施形態は、その構成に限定されないことが理解されよう。例えば、ソース接点を、本発明の教示から逸脱することなく、同様に分割することができる。更に、本発明の教示から逸脱することなく、接点を３つ以上の部片に分割することもできる。
【００５７】
図５において、同じ参照符号は、全体を通じて同じ構成要素を示している。したがって、図１乃至図３Ｅを参照して上述した共通の構成要素は、本明細書ではこれ以上説明しない。具体的には、図５に示すように、エピタキシアル層１４が、ドレイン領域１７及びドレイン接点２２によって露出される。
【００５８】
図６は、図４及び図５に示す本発明の他の実施形態による高電力トランジスタの製作方法を説明するための工程断面図である。図４及び図５に示す本発明の他の実施形態を、図３Ａ乃至図３Ｅを参照して上述した方法を使用して製作することができる。ただし、図３Ｂのマスク５０を、図５及び図６に示す分割ドレイン領域１７を注入するように適合させることができる。更に、ドレイン接点２２用の接点ウインドウ４２’が、ドレイン領域の一部分がドレイン接点２２の下方に配設されないように、図６に示す２つの部分を有する。
【００５９】
上述したように、ソース接点又はドレイン接点のうち一方の平均幅をある量だけ低減させて、第１の幅を設けることができ、ソース又はドレインのうち他方の平均幅を同量だけ増大させて、第２の幅を設けることができる。したがって、平均ピッチ、すなわち、トランジスタの第１の単位セルのゲート接点と、トランジスタの第２の単位セルのゲート接点との間の距離を、維持することができる。全体のピッチが維持されるので、デバイスの温度が増加することができず、Ｃdsを低減させることができる。本発明の他の実施形態では、ソース接点又はドレイン接点のうち一方を、第１及び第２の部分に分割して、接点部分間の基板の表面の表面を露出させることができる。接点部分間の金属がないことで、Ｃdsを低減させることができ、デバイスの温度を維持することも可能になる。
【００６０】
ここで提案した概念は、さまざまなドレイン層構成を有するテスト構造を製作することによって、実験的に検証された。例えば、３．５ＧＨｚのときに測定されたＣdsが以下の表１に要約してあり、本発明のいくつかの実施形態によるＣdsの低減が示されている。
【００６１】
【表１】
2008518462.tif 000003
【００６２】
本発明は、特定の層及び領域を有する特定のＭＥＳＦＥＴに関して上述されているが、本発明の実施形態が、上述のＭＥＳＦＥＴに限定されないことが理解されよう。例えば、本発明の実施形態を、特許文献に記載のデバイスに組み込むことができる（例えば、特許文献７、特許文献８、特許文献９参照）。本発明は、ＳｉＣ  ＭＥＳＦＥＴに即して上述されているが、本発明はＳｉＣ  ＭＥＳＦＥＴに限定されない。例えば、本発明の実施形態によるＭＥＳＦＥＴは、例えば、ＳｉＣ  ＭＥＳＦＥＴ  ＭＭＩＣ、ＧａＮ  ＨＥＭＴ、ＧａＮ  ＨＥＭＴ  ＭＭＩＣ、ＧａＡｓ  ＭＥＳＦＥＴ、ＧａＡｓ  ＭＥＳＦＥＴ ＭＭＩＣ、ＧａＡｓ  ＨＥＭＴ、ＧａＡｓ  ＨＥＭＴ  ＭＭＩＣ、ＧａＡｓ  ｐＨＥＭＴ、ＧａＡｓ  ｐＨＥＭＴ  ＭＭＩＣなどでよい。
【００６３】
以上、図面及び明細書では、本発明の典型的な好ましい実施形態を開示してきた。特定の用語が使用されているが、それらは限定のためではなく、一般的で説明的な意味で使用されているにすぎない。本発明の技術的範囲は、添付の特許請求の範囲に記載される。
【図面の簡単な説明】
【００６４】
【図１】本発明に係る高電力トランジスタの一実施形態を説明するための平面図である。
【図２】図１の線Ａ−Ａ’に沿った断面図である。
【図３Ａ】図１及び図２に示す本発明の一実施形態による高電力トランジスタの製作方法を説明するための工程断面図（その１）である。
【図３Ｂ】図１及び図２に示す本発明の実施形態による高電力トランジスタの製作方法を説明するための工程断面図（その２）である。
【図３Ｃ】図１及び図２に示す本発明の実施形態による高電力トランジスタの製作方法を説明するための工程断面図（その３）である。
【図３Ｄ】図１及び図２に示す本発明の実施形態による高電力トランジスタの製作方法を説明するための工程断面図（その４）である。
【図３Ｅ】図１及び図２に示す本発明の実施形態による高電力トランジスタの製作方法を説明するための工程断面図（その５）である。
【図４】本発明に係る高電力トランジスタの他の実施形態を説明するための平面図である。
【図５】図４のＢ−Ｂ’線に沿った断面図である。
【図６】図４及び図５に示す本発明の他の実施形態による高電力トランジスタの製作方法を説明するための工程断面図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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