(57)【要約】  従来のＳＯＩデバイスで発生する鳥の嘴又は応力問題が生じることなく、トレンチ・フィールド隔離領域（２２）のエッジ付近の半導体層（２２）の隅部を丸くする利点が得られる製法が使用される。トレンチは、半導体層（２２）内に部分的にエッチングされ、ライナ層（４２）は、第二の半導体層（２２）の隅部を丸くするために形成される。一実施形態において、トレンチは、より深くエッチングされ、下層の埋め込み酸化層（１４）を潜在的に露出させる。トレンチ・フィールド隔離領域の完成により、電子構成要素が半導体層内に形成される。集積回路などの電子装置は、トレンチの側壁に沿って、完全ではないが、部分的に延びるライナ層を備えている。別の実施形態において、前記製法は他の基板に拡張され、ＳＯＩ基板に限定されない。
2008546173.tif 000002
【特許請求の範囲】
【請求項１】
電子装置を形成するための製法であって、
半導体材料において第一の深さまでトレンチをエッチングするステップと、
前記トレンチの側壁に沿って第一の絶縁層を形成するステップと、
第一のトレンチより深い第二の深さまで半導体材料においてトレンチをエッチングするステップであって、前記第二の深さまで前記トレンチをエッチングするステップは、前記トレンチの側壁に沿って前記第一の絶縁層を形成した後に実行されるステップと、
前記半導体材料上と、開口を満たすため前記トレンチ内とに第二の絶縁層を形成するステップと、
トレンチ・フィールド隔離領域を形成するため前記トレンチの外側に位置する前記第二の絶縁層の一部を除去するステップと
を備える製法。
【請求項２】
請求項１記載の製法は、更に、
前記半導体材料上にパッド層を形成するステップと、
マスクの形成前に前記パッド層上に耐酸化性層を形成するステップと
を備える製法。
【請求項３】
請求項２記載の製法は、更に、
開口を形成するため前記耐酸化性層をパターニングするステップと、
前記第一の深さまでトレンチをエッチングする前に前記パッド層をパターニングするステップとを備え、
前記開口は、前記パッド層のパターニング後に前記パッド層を通って延びている製法。
【請求項４】
請求項１記載の製法において、
前記半導体材料は、基板上の埋め込み酸化層を覆う半導体層の一部をなす製法。
【請求項５】
請求項１記載の製法において、
前記半導体材料は、実質的に単結晶半導体基板の一部をなす製法。
【請求項６】
請求項１記載の製法において、
前記トレンチの側壁に沿って前記第一の絶縁層を形成するステップは、
前記トレンチの側壁及び底部に沿って酸化膜を形成するステップと、
前記トレンチの底部を露出させるため前記酸化膜をエッチングするステップと
を備える製法。
【請求項７】
請求項６記載の製法において、
前記トレンチの側壁に沿って前記第一の絶縁層を形成するステップは、
前記酸化膜上に窒化膜を形成するステップと、
前記トレンチの底部に沿って位置する前記酸化膜の一部を露出させるため窒化膜をエッチングするステップと
を備える製法。
【請求項８】
請求項１記載の製法において、
前記第一の絶縁層を形成するステップは、前記トレンチの底部に沿って測定したとき約１ｎｍ〜約３０ｎｍの範囲の厚さに前記第一の絶縁層を形成するステップを備える製法。
【請求項９】
請求項１記載の製法において、
前記第二の絶縁層の一部を除去するステップは、化学機械研磨を用いて実行される製法。
【請求項１０】
請求項１記載の製法において、
前記第二の絶縁層の一部を除去するステップは、前記第二の絶縁層をエッチングするステップによって実行される製法。
【請求項１１】
請求項１記載の製法は、更に、
トランジスタを形成するステップを備え、
前記トランジスタの少なくとも一部は、前記トレンチ・フィールド隔離領域に隣接した前記半導体材料内に形成される製法。
【請求項１２】
請求項１１記載の製法において、
前記トランジスタを形成するステップは、
前記半導体材料から又は前記半導体材料上にゲート誘電体層を形成するステップと、
前記ゲート誘電体層上にゲート電極を形成するステップと、
前記半導体材料内に離隔するソース／ドレイン領域を形成するステップとを備え、
前記離隔したソース／ドレイン領域間と前記ゲート電極の下方とにチャネル領域が位置する製法。
【請求項１３】
電子装置であって、
側壁及び底部を含むトレンチを形成する半導体材料と、
前記側壁で半導体材料に隣接するトレンチ・フィールド隔離領域とを備え、
前記トレンチ・フィールド隔離領域は、
前記トレンチの側壁の先端付近の第一の地点から第一の深さに位置する第二の地点まで延びる第一の絶縁層であって、前記第二の地点は前記トレンチの底部から離隔している第一の絶縁層と、
前記第二の地点と比較して前記トレンチの前記底部により近い第二の深さに位置する第三の地点まで延びる第二の絶縁層と
を備える電子装置。
【請求項１４】
請求項１３記載の電子装置において、
前記半導体材料は、基板上の埋め込み酸化層を覆う半導体層の一部をなす電子装置。
【請求項１５】
請求項１３記載の電子装置において、
前記半導体材料は、実質的に単結晶半導体基板の一部をなす電子装置。
【請求項１６】
請求項１３記載の電子装置において、
前記第一の絶縁層は、酸化膜を備える電子装置。
【請求項１７】
請求項１６記載の電子装置において、
前記第一の絶縁層は、更に、窒化膜を備え、
前記窒化膜は、前記酸化膜と前記第二の絶縁層との間に位置する電子装置。
【請求項１８】
請求項１３記載の電子装置において、
前記電子装置は、更に、トランジスタを備え、
前記トランジスタの少なくとも一部は、前記半導体材料内において前記トレンチ・フィールド隔離領域と隣接して位置する電子装置。
【請求項１９】
請求項１３記載の電子装置において、
前記第二の絶縁層は、前記トレンチを満たす電子装置。
【請求項２０】
電子装置を形成するステップであって、
基板上の埋め込み酸化層を覆う半導体層上に第一の酸化層を形成するステップと、
前記酸化層上に窒化層を形成するステップと、
前記窒化層及び前記酸化層を通って延びる開口と、前記半導体層内に第一の深さまで延びるトレンチを形成するステップであって、前記トレンチは側壁及び底部を備えるステップと、
前記トレンチの側壁及び底部に沿って第二の酸化層を形成するステップと、
前記トレンチの底部に沿って位置する前記半導体層を露出させるため前記第二酸化層の第一の部分をエッチングするステップであって、前記第一の部分のエッチングが実質的に完成した後に、前記第二の酸化層の第二の部分が前記トレンチの側壁に沿って位置するステップと、
前記半導体層を通って延び、かつ前記埋め込み酸化層を露出させるため前記半導体層をエッチングするステップと、
前記トレンチを満たすため第三の酸化層を形成するステップであって、前記第三の酸化層の第一の部分は前記第一の深さより深い位置まで前記トレンチ内に延び、更に前記第三の酸化層の第二の部分は前記窒化層及び前記第一の酸化層を覆うステップと、
前記第三の酸化層の前記第二の部分を除去するステップと、
前記窒化層及び前記第一の酸化層の残り部分を除去するステップと、
電子構成要素を形成するステップであって、前記電子構成要素の少なくとも一部は前記半導体層内に位置するステップと
を備える製法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示物は、電子装置及びそれを形成するための製法に係り、より詳しくは、トレンチ・フィールド隔離領域を備えた電子装置及びその電子装置を形成するための製法に関する。
【背景技術】
【０００２】
デバイス性能の要求が益々厳しくなるのに伴い、半導体装置は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を用いて形成される。合理的に高い部品密度を得るため、通常は、半導体装置間にトレンチ・フィールド隔離領域が形成される。通常、トレンチ・ライナは、ゲート誘電体の完全性を向上させるため、半導体層の上隅部を丸くするように形成される。
【０００３】
図１は、電子装置の部分断面図を示す。電子装置は、基板１２、埋め込み酸化物である絶縁層１４、及び絶縁層１４上を覆う半導体層１６２を含む。半導体層１６２は、半導体層１６２を通って絶縁層１４に延びる開口（図示せず）を形成するためパターニングされる。通常は熱酸化され、ライナ層１６４が成長する。ライナ層１６４の形成中、半導体層１６２の上隅部１６６は、ゲート誘電体の完全性の向上のため丸く形成される。しかし、熱酸化は、丸い隅部１６８からわかるように、半導体層１６２の底部付近の隅部も丸くする。絶縁層１４付近における半導体層１６２内の丸い隅部１６８は望ましくない。その後、絶縁層１８が開口内に形成されると共に、半導体層１６２上を覆う絶縁層１８の一部が従来のプロセスを用いて除去される。次の熱サイクル中に、トレンチ・フィールド隔離領域（ライナ層１６４及び絶縁層１８の組み合わせ）によって、許容できないレベルの応力が半導体層１６２上に作用する虞がある。そうした応力により、デバイスの電気特性が変化し、半導体１６２内に欠陥、不具合、裂け目が生じる虞があり、極端な場合、絶縁層１４からの半導体層１６２の層間剥離が生じる虞がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、ＳＯＩ基板でトレンチ・フィールド隔離領域を用いる場合、半導体分野では、即ち、ライナ層１６４を形成して応力の問題に対処すること、又は、ライナ層１６４を形成せずにトレンチ・フィールド隔離領域のエッジ付近における少なくとも最小の許容されるゲート誘電体の完全性を得るためゲート誘電体層を厚くすること、といった二つの選択肢を有していた。二つの選択肢は、強固な高性能電子装置にとっては受け入れられない。
【課題を解決するための手段】
【０００５】
従来のＳＯＩデバイスで発生する鳥の嘴又は応力問題を生じさせることなく、トレンチ・フィールド隔離領域のエッジ付近の半導体層の隅部を丸くする利点を得るため、ある製法が使用される。トレンチは、半導体層内において部分的にエッチングされ、ライナ層は、第二の半導体層の隅部を丸くするように形成される。ライナ層の形成後、トレンチは、一実施形態においてより深くエッチングされ、かつ下層の埋め込み酸化層を潜在的に露出させる。トレンチ・フィールド隔離領域の形成が完了すると、電子構成要素が半導体層内に形成される。集積回路などの電子装置は、トレンチの側壁に沿って完全ではなく、部分的にのみ延びるライナ層を備えることになる。トレンチを完全にエッチングする前にライナ層を形成することによって、従来のデバイスにて生じる鳥の嘴や応力問題を大幅に低減又は排除できる。別の実施例において、そうした製法は他の基板に拡張でき、ＳＯＩ基板に限定されない。
【０００６】
第一態様において、電子装置を形成するための製法は、半導体材料において第一の深さまでトレンチをエッチングするステップと、トレンチの側壁に沿って第一の絶縁層を形成するステップとを含む。また、その製法は、第一のトレンチよりも深い第二の深さまで半導体材料においてトレンチをエッチングするステップを含み、第二の深さまでトレンチをエッチングするステップは、トレンチの側壁に沿って第一の絶縁層を形成するステップと、半導体材料上及び開口を満たすためトレンチ内に第二の絶縁層を形成するステップと、トレンチ・フィールド隔離領域を形成するためトレンチの外側に位置する第二の絶縁層の一部を除去するステップの後に実行される。
【０００７】
第一態様の一実施形態において、その製法は、更に、マスクを形成する前に半導体材料上にパッド層を形成するステップ、及びパッド層上に耐酸化性層を形成するステップを含む。特定の実施形態において、その製法は、更に、第一の深さまでトレンチをエッチングする前に開口を形成するため耐酸化性層をパターニングするステップと、パッド層をパターニングするステップとを含み、開口は、パッド層のパターニング後にパッド層を通って延びている。別の実施形態において、半導体材料は、基板上の埋め込み酸化層を覆う半導体層の一部をなす。更に別の実施形態において、半導体材料は、実質的に単結晶半導体基板の一部をなす。更に別の実施形態において、トレンチの側壁に沿って第一の絶縁層を形成するステップは、トレンチの側壁及び底部に沿って酸化膜を形成するステップと、トレンチの底部を露出させるように酸化膜をエッチングするステップとを含む。特定の実施形態において、トレンチの側壁に沿って第一の絶縁層を形成するステップは、酸化膜上に窒化膜を形成するステップと、トレンチの底部に沿って位置する酸化膜の一部を露出させるように窒化膜をエッチングするステップとを含む。
【０００８】
第一態様の更に別の実施形態において、第一の絶縁層を形成するステップは、トレンチの底部に沿って測定したとき、約１ｎｍ〜約３０ｎｍの範囲の厚さに第一の絶縁層を形成するステップを含む。更に別の意実施形態において、第二の絶縁層の一部を除去するステップは、化学機械研磨を用いて実行される。更に別の実施形態において、第二の絶縁層の一部を除去するステップは、第二の絶縁層をエッチングすることによって実行される。
【０００９】
第一態様の別の実施形態において、前記製法は、更にトランジスタを形成するステップを含み、トランジスタの少なくとも一部は、トレンチ・フィールド隔離領域に隣接した半導体材料内に形成される。特定の実施形態において、トランジスタを形成するステップは、半導体材料から又は半導体材料上にゲート誘電体層を形成するステップと、ゲート誘電層上にゲート電極を形成するステップと、半導体材料内に離隔するソース／ドレイン領域を形成するステップとを含み、チャネル領域は、間隔を置いて配置されたソース／ドレイン領域間、並びにゲート電極の下方に位置する。
【００１０】
第二態様において、電子装置は、側壁、底部、及び側壁にて半導体材料と隣接するトレンチ・フィールド隔離領域を含むトレンチを形成する半導体材料を有する。トレンチ・フィールド隔離領域は、トレンチの側壁の先端付近にある第一の地点から第一の深さに位置する第二の地点にまで延びる第一の絶縁層を含み、第二の地点は、トレンチの底部から離隔している。また、トレンチ・フィールド隔離領域は、トレンチを満たす第二の絶縁層を含み、第二絶縁層は、第二の地点と比較してトレンチの底部により近い第二の深さに位置する第三の地点にまで延びている。
【００１１】
第二態様の一実施形態において、半導体材料は、基板上の埋め込み酸化層を覆う半導体層の一部をなす。別の実施形態において、半導体材料は、実質的に単結晶半導体基板の一部をなす。更に別の実施形態において、第一絶縁層は酸化膜を含む。特定の実施形態において、第一の絶縁層は、更に窒化膜を含み、窒化膜は、酸化膜と第二の絶縁層との間に位置する。
【００１２】
第二態様の更に別の実施形態において、電子装置は、更にトランジスタを含み、トランジスタの少なくとも一部は、半導体材料内及びトレンチ・フィールド隔離領域に隣接して位置する。更に別の実施形態において、トランジスタは、半導体材料を覆うゲート誘電体層と、ゲート誘電体層を覆うゲート電極と、離隔したソース／ドレイン領域と、半導体材料内のチャネル領域とを含み、チャネル領域は、離隔したソース／ドレイン領域間と、ゲート電極の下方とに位置する。
【００１３】
第三態様において、電子装置を形成するための製法は、基板上の埋め込み酸化層を覆う半導体層上に第一の酸化層を形成するステップと、酸化層上に窒化層を形成するステップと、窒化層及び酸化層を通って延びる開口と半導体層内に第一の深さまで延びるトレンチを形成するステップとを含み、トレンチは、側壁及び底部を備える。また、前記製法は、トレンチの側壁及び底部に沿って第二の酸化層を形成するステップと、トレンチの底部に沿って位置する半導体層を露出させるため第二の酸化層の第一の部分をエッチングするステップであって、第一の部分のエッチングが完了した後、第二の酸化層の第二の部分はトレンチの側壁に沿って位置するステップと、半導体層を通ってトレンチが延び、かつ埋め込み酸化層を露出させるため半導体層をエッチングするステップとを含む。前記製法は、更に、トレンチを満たすため第三の酸化層を形成するステップを含む。第三の酸化層の第一の部分は、第一の深さよりも深い位置にまでトレンチ内において延び、第三の酸化層の第二の部分は、窒化層及び第一の酸化層上を覆うように設けられる。前記製法は、更に、第三の酸化層の第二の部分を除去するステップと、窒化層及び第一の酸化層の残りの部分を除去するステップと、電子構成要素を形成するステップとを含み、電子構成要素の少なくとも一部は半導体層内に位置する。
【発明を実施するための最良の形態】
【００１４】
実施形態は、一例として例示されており、添付の図面に限定されない。
当業者にとって、図中の要素が簡潔さ及び明確さのために例示され、必ずしも実寸に基づいて図示されてないことは明らかである。例えば、図中の要素のうちの幾つかの寸法は、実施形態の理解をより容易にするため、他の要素よりも誇張されていることもある。
【００１５】
以下に記載される実施形態の詳細に先立ち、幾つかの用語を定義又は明確にする。元素の周期表の列に対応する族番号には、CRC Handbook of Chemistry and Physics,81st Edition(2000)で見られるような「新表記」法を用いる。
【００１６】
「基板」は、基部材料を意味する。基板の例として、石英プレート、単結晶半導体ウエハ、セミコンダクタ・オン・インシュレータ・ウエハ等が挙げられる。基板の基準は、製法の順序の開始点である。
【００１７】
「ワークピース」は、基板と、存在する場合には基板に設けられる一又は複数の層、一又は複数の構造体、又はそれらの組み合わせとを意味する。基板は製造過程で大きく変化することはなく、ワークピースは製造過程で大きく変化することに留意すべきである。例えば、製造過程の開始時点では、基板とワークピースとは同じである。基板上に層を形成した後、基板は変化しなかったが、このときワークピースは基板及び層の組み合わせを含む。
【００１８】
本明細書において使用される「備える」、「備えている」、「含む」、「含んでいる」、「有する」、「有している」、又はその他の何れかの変形は、非排他的な包含を網羅することを意図している。例えば、列挙された要素を備える工程、方法、物品、又は装置は、これらの要素のみに限定されるのではなく、明白に列挙されていないか、又はこのような工程、方法、物品、又は装置に固有の他の要素を含むことができる。更に、それと反対の表記がなければ、「又は」は包含的な意味の「又は」を指し、排他的な意味の「又は」を意味しない。例えば、条件Ａ又はＢは以下の何れか一つによって満たされる。即ち、Ａは真実であり（存在し)、Ｂが誤り（又は存在しない)であることと、Ａが誤りであり（又は存在しない)、Ｂは真実である（又は存在する)ことと、ＡとＢの両方が真実である（又は存在する)ことである。
【００１９】
更に、目的を明確にし、かつ本明細書に記載される実施形態の範囲の一般的な意味を与えるため、「一つ」又は「一つの」は「一つ」又は「一つの」が意味する一又は複数の物品を記載するために用いられる。従って、明細書で「一つ」又は「一つの」を用いる場合は、常に、一又は少なくとも一つを含むように読み取るべきであり、それとは別に明らかに反対を意味しなければ、単数は複数もまた含む。
【００２０】
別に定義されなければ、本明細書にて用いられる全ての科学技術用語は、当業者によって通常理解されるものと同じ意味を指す。本明細書中に述べられる全ての出版物、特許出願、特許及び参照文献は、その全体が参照文献として組み込まれている。論争の場合、定義を含む本明細書が規制するであろう。更に材料、方法及び実施例は例示的なものにすぎず、限定的なものではない。
【００２１】
本発明の他の特徴及び利点は、以下の詳細な説明と特許請求の範囲とから明らかにされる。
本明細書に記載しない限り、特定の材料、処理動作及び回路に関する詳細の多くは、従来からのものであり、半導体及びミクロ電子工学技術内のテキスト及び他の出典において見出すことができる。
【００２２】
図２は、基板１２、絶縁層１４及び半導体層２２を含む電子装置ワークピース２０の断面図である。基板１２として、平面パネル基板、半導体装置基板、又は電子装置を形成するのに用いられる他の従来基板などの電子装置基板がある。一実施例において、基板１２は、一又は複数の１４族元素（例えばＣ，Ｓｉ，Ｇｅ)などの単結晶半導体材料、ＩＩＩ−Ｖ半導体、ＩＩ−ＶＩ半導体、又は他の適切な材料からなる。明らかに、基板１２として、シリコンに代えて、又はシリコンと共に使用される一又は複数の他の材料を挙げることもできる。絶縁層１４は、基板１２上を覆う。絶縁層１４として、酸化物、窒化物、又はその組み合わせなどがある。絶縁層１４（通常、埋め込み層又はＢＯＸ層と称す)は、基板１２と、半導体層２２内にて次に形成される電子装置との間の寄生容量を実質的に低減するのに十分な厚さを有する。一実施形態において、絶縁層１４は、少なくとも１００ｎｍの厚さを有する。半導体層２２として、一又は複数の１４族元素（例えばＣ，Ｓｉ，Ｇｅ)、ＩＩＩ−Ｖ半導体、ＩＩ−ＶＩ半導体、又は他の適切な材料などがあり、一実施形態において、半導体層２２は、実質的に単結晶シリコン層からなる。半導体層２２の厚さは、約１０ｎｍ〜約２００ｎｍの範囲である。基板１２、絶縁層１４及び半導体層２２の組み合わせは、一又は複数の市販供給源から入手してもよく、或いは両層１４，２２を一又は複数の従来技術を用いて、基板１２から又は基板１２上に形成してもよい。
【００２３】
図２に示すように、半導体層２２上には、パッド層２４及び耐酸化性層２６が形成されている。一実施形態において、パッド層２４として、半導体層２２から熱成長したものか、又は半導体層２２上に析出される酸化物（例えば二酸化ケイ素)などがあり、耐酸化性層２６として、パッド層２４上に析出される窒化物（例えば窒化ケイ素)がある。一つの非制限的な実施形態において、パッド層２４の厚さは、約２ｎｍ〜約４０ｎｍの範囲であり、耐酸化性層２６の厚さは、約１０ｎｍ〜約２００ｎｍの間の範囲である。
【００２４】
マスク２８は、開口２９を形成するため、従来のリソグラフィ技術を用いてパッド層２４及び耐酸化性層２６上に形成される。一実施形態において、マスク２８は、深紫外線レジストなどのレジスト材料を含む。
【００２５】
図３に示すように、耐酸化性層２６及びパッド層２４がパターニングされることによって、それらの層を通って延びる開口が形成され、半導体層２２内には、第一の深さまで延びるトレンチ３２が形成される。トレンチ３２は、完全でなく部分的に半導体層２２を通って延びている。トレンチは、一又は複数の側壁３４を備えると共に、実質的に第一深さに位置する底部３６にまで延びている。一実施形態において、耐酸化性層２６及びパッド層２４の開口と、トレンチ３２の側壁３４とは実質的に互いに隣接する。側壁３４は、実質的に垂直か又は僅かにテーパ状をなす（即ち垂直から僅かに反れる)。
【００２６】
一実施形態において、耐酸化性層２６は窒化ケイ素を含有し、パッド層２４は二酸化ケイ素を含有し、半導体層２２はシリコン又はシリコン・ゲルマニウムを含有する。開口及びトレンチ３２は、層をドライエッチングして形成される。様々な化学エッチングをエッチングに用いることができる。耐酸化性層２６は、窒化ケイ素と合うよう調整され、かつ酸化物に対し優れた選択性を有する化学エッチングを用いてエッチングされる。パッド層２４は、二酸化ケイ素と合うように調整され、かつシリコンやシリコン・ゲルマニウムに対し優れた選択性を有する化学エッチングを用いてエッチングされる。半導体層２２は、シリコンやシリコン・ゲルマニウムと合うように調整された化学エッチングを用いてエッチングされる。前記化学エッチングは、幾つかの層を組み合わせて用いられる。例えば、前記化学エッチングは、耐酸化性層２６及びパッド層２４に用いられる。このような化学エッチングは、シリコン又はシリコン・ゲルマニウムに対し優れた選択性を有する。又、前記化学エッチングは、パッド層２４及び半導体層２２に用いられる。特に、耐酸化性層２６、パッド層２４、半導体層２２、又はそれらの組み合わせからなる組成物が先に述べたものと異なる場合、更に別の化学エッチングを用いられる。
【００２７】
耐酸化性層２６及びパッド層２４の各エッチングは時限エッチングとして、又は任意の時限過剰エッチングによる終点検出を用いて行うことができる。トレンチ３２を形成する場合、半導体層２２のエッチングは時限エッチングとして実行される。
【００２８】
トレンチ３２を形成した後、従来のアッシング技術を用いてマスク２８が除去される。別の実施形態において、マスク２８は、耐酸化性層２６のパターニング後、又はパッド層２４のパターニング後、又はトレンチ３２の形成後に除去される。この実施形態において、耐酸化性層２６、又は耐酸化性層２６及びパッド層２４の組み合わせは、半導体層２２内にトレンチ３２をエッチングする間はハードマスクとして機能する。
【００２９】
図４に示すように、ライナ層４２は、半導体層２２の露出面に沿って形成される。ライナ層４２は、一又は複数の絶縁膜を含むことができる。一実施形態において、ライナ層４２は、酸化層を形成するため酸素含有雰囲気（例えばＯ２，Ｏ３，Ｎ２Ｏ、他の適切な酸化種、又はそれらの組み合わせ)を用いて半導体層２２の一部を熱酸化して形成される。耐酸化性層２６は熱酸化中にほとんど酸化しないため、耐酸化性層は、熱酸化中は酸化マスクとして機能する。一実施形態において、トレンチ３２の底部に沿って測定したとき、ライナ層４２の厚さは約１ｎｍ〜約３０ｎｍの範囲である。
【００３０】
熱酸化により隅部が丸くなり、その結果、丸い隅部４６，４８が得られる。丸い隅部４６は、トレンチ３２の側壁３４の先端又は先端付近に位置する。丸い隅部４６は、ゲート誘電体の完全性を向上させる。図１に示す丸い隅部１８とは異なり、図４に示す丸い隅部４８はトレンチ３２の底部に位置し、半導体層２２の底部から離間している。従って、丸い隅部４８はトレンチ３２の先端から離隔しているものの、その位置は形成される電子装置にほとんど影響を及ぼすことはない。
【００３１】
別の実施形態において、ライナ層４２は熱酸化膜と併せて使用するか、又は熱酸化膜に代えて使用される一又は複数の他の絶縁膜を含むことができる。一実施形態において、窒化膜は、熱酸化膜上に従来技術を用いて析出させられる。窒化膜の厚さは約１ｎｍ〜約５ｎｍの範囲であり、窒化膜は、次の酸化物エッチング中、例えばパッド層２４を除去する場合や電子装置の異なる部品についてゲート誘電体層を形成及び除去する場合、酸化膜の腐食を低減させる。
【００３２】
トレンチ３２の底部に沿って位置するライナ層４２の一部は、図５に示すように除去される。その部分は、下層の半導体層２２を露出させるため、従来の非等方エッチング技術を用いて除去することが可能である。半導体層２２は、次に、（トレンチ３２の）第一の深さよりも深い第二の深さまで延びるトレンチ５２の底部５６に沿って絶縁層１４を露出させるため、半導体層２２の残り部分を除去するためにエッチングされる。耐酸化性層２６は、半導体層２２のエッチング中、ハードマスクとして使用される。又、耐酸化性層２６における開口と実質的に隣接する開口を有する別のマスク（図示せず)を形成することもできる。ライナ層４２の残りの部分は、トレンチ５２の側壁の先端付近の地点からトレンチ５２内のより深い地点にまで延びるが、トレンチ５２の底部５６から離隔している。ライナ層４２及び隅部は、第二の深さにトレンチ５２をエッチングする前に丸くされるため、隅部の丸みと半導体層２２の底部に沿った鳥の嘴形成に関する問題を実質的に防止することができる。トレンチ５２（図５)用に半導体層２２をエッチングすべく使用される化学エッチングは、トレンチ３２（図３)用に半導体層２２のエッチングに用いられるものと同じであってもよい。別の実施形態において、異なる化学エッチングを使用してもよい。
【００３３】
別の実施形態において、トレンチ５２は、半導体層２２を完全に通過して延びていなくてもよい。更に別の実施形態において（図示せず)、半導体層２２、絶縁層１４及び基板１２の組み合わせは、単結晶半導体基板と置換することができる。この実施形態において、実質的に類似するトレンチ５２と、ライナ層４２の残りの部分とが形成される。
【００３４】
絶縁層６２は、図６に示すように、トレンチ５２を満たすように形成される。絶縁層６２は、酸化物、窒化物、又はそれらの組み合わせからなる一又は複数の膜を含むことができる。一つの具体的な実施形態において、絶縁層６２は、トレンチ５２の深さの少なくとも二分の一、更に一般的には少なくともトレンチ５２の深さと同じ厚さに、テトラエチルオルトシリケート（ＴＥＯＳ）の酸化膜を析出させることにより形成される。絶縁層６２は、波状上面、実質的に平上面、又はそれらの中間を備える。
【００３５】
トレンチの外側にあり、かつ耐酸化性層２６を覆う絶縁層６２の一部は、図７に示すように、トレンチ・フィールド隔離領域７２を形成するために除去される。トレンチ・フィールド隔離領域７２は、ライナ層４２及び絶縁層６２を含む。一実施形態において、化学機械研磨が用いられ、耐酸化性層２６は、研磨停止層として機能する。別の実施形態において、研磨動作は、耐酸化性層２６の下方の別の層に達するまで継続される。
【００３６】
別の実施形態において、エッチングプロセスは、耐酸化性層２６を露出させるまで実行され、耐酸化性層２６は、エッチング停止層として機能する。エッチングは、時限エッチングとして実施するか、又は時限過剰エッチングによる終点検出（耐酸化性層２６の到達を検出)を用いて実行される。析出時に絶縁層６２が波状面を有する実施形態において、従来のレジスト・エッチ・バックプロセスが用いられる。絶縁層６２をエッチングするとき、エッチング選択性を改良すべく（例えば酸化物エッチング率と窒化物エッチング率の割合の増加)耐酸化性層２６に達する前に化学エッチングを変更してもよく、それゆえに、耐酸化性層２６のほぼ全てを除去する可能性を低減する。
【００３７】
トレンチの外側にあった絶縁層６２の部分を除去する場合に予め除去されないのであれば、耐酸化性層２６及びパッド層２４の残りの部分は、図８に示すように従来技術を用いて除去される。ウェットエッチング技術、ドライエッチング技術、又はそれらの組み合わせを用いて、耐酸化性層２６又はパッド層２４が除去される。一実施形態において希釈ＨＦ溶液を用いて、パッド層２４が除去される。パッド層２４、ライナ層４２、及び絶縁層６２が実質的に同じ材料（例えばＳｉＯ２)からなる場合、ライナ層４２及び絶縁層６２の比較的少量が除去される。そのような比較的少ない量は、通常は、電子装置にほとんど悪影響を及ぼさない。
【００３８】
プロセスにおける現時点では、電子構成要素であるトランジスタ９０は、図９に示すように形成される。一実施形態において、トランジスタは、半導体層２２内に形成されるそれらの活性領域（即ちソース／ドレインとチャネル領域)を備えることになる。トランジスタ９０は、一又は複数のｎ−チャネル・トランジスタ、一又は複数のｐ−チャネル・トランジスタ、又はそれらの組み合わせを含む。レジスタ及びコンデンサを含む他の電子構成要素は、必要に応じて、半導体層２２の一部から形成される。
【００３９】
任意に、一又は複数のウエル・ドーパント（図示せず)が半導体層２２内に導入される。ウエル・ドーパントは、強化モード・トランジスタ、消耗モード・トランジスタ、又はそれらの組み合わせの形成を可能にする。また、ウエル・ドーパントは、形成されるトランジスタの閾値電圧をある程度決定するために使用される。更に別の閾値調整ドーパントをウエル・ドーパントに代えて用いることもでき、又はウエル・ドーパントと併せて使用することもできる。任意の熱サイクルは、ドーパントを活性化するために実行される。別の実施形態において、ドーパントは、次の処理中に活性化してもよい。
【００４０】
図９に示すように、半導体層２２上には、ゲート誘電体層９２が形成される。ゲート誘電体層９２は、酸素含有雰囲気（例えばＯ２，Ｏ３，Ｎ２Ｏ、他の適切な酸化種、又はそれらの組み合わせ)を含む雰囲気を用いて熱成長させてもよく、又は従来の化学蒸着技術、物理蒸着技術、原子層蒸着技術、又はそれらの組み合わせを用いて析出させてもよい。ゲート誘電体層９２は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、高誘電率材料（例えば８より大きな誘電率（ｋ））、又はそれらの組み合わせからなる一又は複数の膜を含有する。高誘電率材料として、ＨｆａＯｂＮｃ，ＨｆａＳｉｂＯｃ，ＨｆａＳｉｂＯｃＮｄ，ＨｆａＺｒｂＯｃＮｄ，ＨｆａＺｒｂＳｉｃＯｄＮｅ，ＨｆａＺｒｂＯｃ，ＺｒａＳｉｂＯｃ，ＺｒａＳｉｂＯｃＮｄ，ＺｒＯ２，他のＨｆ含有やＺｒ含有誘電体材料、前述の何れかのドープされたもの（ランタンドープ、ニオブドープ等）、又はそれらの組み合わせなどがある。ゲート誘電体層９２の厚さは、実質的に完成した電子装置において約５ｎｍ〜約５０ｎｍの範囲にある。別の実施形態において、トランジスタ９０は、異なる組成の様々なゲート誘電体層、各々のゲート誘電体層内の異なる数の膜、有意に異なる厚さ、又はその何れかの組み合わせからなる。
【００４１】
ゲート電極９４は、従来の析出技術を用いてゲート誘電体層９２上に形成される。各ゲート電極９４は、一又は複数の層を含むことができる。一つの特定の実施形態において、各ゲート電極９４は、ゲート誘電体層９２に最も接近した層を備え、その最接近層は、形成されるトランジスタの仕事関数を少なくともある程度確立する。トランジスタ９０がｐ−チャネル型トランジスタである更に特定の実施形態において、そのようなゲート電極９４内の最接近層は、ＴｉＮ，ＭｏａＮｂ，ＭｏａＳｉｂＮｃ，ＲｕＯ２，ＩｒＯ２，Ｒｕ，Ｉｒ，ＭｏＳｉＯ，ＭｏＳｉＯＮ，ＭｏＨｆＯ，ＭｏＨｆＯＮ，他の適切な遷移金属含有材料、又はそれらの組み合わせを含有する。トランジスタ９０がｎ−チャネル型トランジスタである更に特定の実施形態において、ゲート電極９４はＴａＣ，ＴａＳｉＮ，ＴａＮ，ＴａＳｉＣ，ＨｆＣ，ＮｂＣ，ＴｉＣ，ＮｉＳｉ、他の適切な材料、又はそれらの組み合わせを含有する。ゲート電極９４は、前述したようにゲート電極９４内の最接近層と併せて使用されるか、又は最接近層に代えて使用される濃密ドープ・アモルファスシリコンや多結晶シリコン層、金属シリサイド層、他の適切な導電層、又はそれらの組み合わせを含むことができる。各ゲート電極９４の厚さは、約５０ｎｍ〜約３００ｎｍの範囲にある。
【００４２】
任意の側壁酸化層（図示せず)は、次の処理中にゲート電極９４を保護するためゲート電極９４の露出側から成長させられる。任意の側壁酸化層の厚さは、約２ｎｍ〜約１５ｎｍの範囲である。
【００４３】
側壁スペーサ９６及びソース／ドレイン（”Ｓ／Ｄ”)領域９８を形成することができる。一実施形態において、エクステンション領域のドーパントは、ゲート電極９４の形成後と側壁スペーサ９６の形成前とに注入される。側壁スペーサ９６は、従来の析出技術を用いて形成され、側壁スペーサは、一又は複数の酸化層、一又は複数の窒化層、又はそれらの組み合わせを含む。濃密ドープ領域用のドーパントは、側壁スペーサ９６の形成後に注入される。熱サイクルは、エクステンション及び濃密ドープ領域を備えるＳ／Ｄ領域９８を形成するためドーパントを活性化するように実行される。ゲート電極の下方とＳ／Ｄ領域９８の間とに位置する半導体層２２の部分はチャネル領域９９である。プロセスにおける現時点でトランジスタ９０が形成された。
【００４４】
図９に示さないが、シリサイド化領域が形成される。より具体的には、金属含有層（図示せず)は、基板１２上に形成される。金属含有層は、シリサイドを形成するためシリコンと反応する材料を含有し、金属含有層として、Ｔｉ，Ｔａ，Ｃｏ，Ｗ，Ｍｏ，Ｚｒ，Ｐｔ，他の適切な材料、又はそれらの組み合わせがある。一実施形態において、金属含有層は、従来の析出技術を用いて作製される。ゲート電極９４の露出部分（そのような露出部分がポリシリコンやアモルファスシリコンを含有する場合)、Ｓ／Ｄ領域９８は金属含有層と反応することによって、シリサイド領域が形成される。絶縁材料上の金属含有層の部分（例えばトレンチ・フィールド隔離領域７２、側壁スペーサ９６等)は、互いにほとんど反応することはない。金属含有層のうちの未反応部分は従来技術を用いて除去される。
【００４５】
プロセス処理は、実質的に完成した電子装置を形成するため継続される。一又は複数の絶縁層、一又は複数の導電層、及び一又は複数の保護層は、従来技術を用いて形成される。
【００４６】
トレンチ・フィールド隔離領域が引き続き形成されるトレンチの最終的な深さを規定する前にライナ層４２を形成することによって、より優れた性能の電子装置が形成される。ライナ層４２は、トレンチ・フィールド隔離領域のエッジ付近のゲート誘電体層９２の完全性の向上のため、トレンチ・フィールド隔離領域７２付近の半導体層２２の隅部を丸くすることができる。又、半導体層２２の全厚を通過するトレンチをエッチングする前にライナ層４２を形成することによって、好ましくない鳥の嘴形成とその不都合な関連応力とを大幅に低減するか、又は排除することがでる。
【００４７】
本明細書に述べた思想によれば、トレンチ・フィールド隔離領域は、基板１２（例えば絶縁層１４を有さない単結晶半導体基板、即ちＢＯＸ層)内に形成される電子装置にまで拡張される。出発材料の種類にかかわらず、ライナ層４２を形成する前に、トレンチは第一の深さまで半導体材料内においてエッチングされる。更に、トレンチは、ライナ層４２の形成後に第二の深さまで半導体材料内においてエッチングされる。
【００４８】
全般的な説明又は実施例において上述した操作のうちの全てを必要としないこと、特殊な操作の一部は必要とされないことがあること、一又は複数の更に別の操作が記載した操作に加えて実行されることがあることなどに留意すべきである。更に、操作が列挙される順序は、必ずしもそれらが実行される順序ではない。本明細書を読み終えた後、当業者は、特定のニーズ又は要望に使用できる操作を決定することができる。
【００４９】
前述の明細書において、本発明の原理を具体的な実施形態と併せて上述してきた。しかし、当業者にとって、以下の特許請求の範囲に示す本発明の範囲から逸脱することなく、一又は複数の実施形態のいずれかにおいて、一又は複数の変形や一又は複数の他の変更が可能であることは明らかである。従って、明細書及び図面は、制限的なものではなくむしろ例示的なものとみなすべきであり、あらゆるそのような変形や他の変更を本発明の範囲内に含めることを意図している。
【００５０】
何れか一つ又は複数の利点、一又は複数の他の優位性、一又は複数の問題の一又は複数の解決策、又はそれらの組み合わせを一又は複数の具体的実施形態について上述してきた。しかし、利点、優位性、問題の解決策、又は任意の利点、優位性、又は解決策を生じさせ得るか、又はより顕著にする任意の構成要素は、何れか又は全ての請求項の重要な、必須な、又は本質的な特徴や構成要素であるものと解釈してはならない。
【図面の簡単な説明】
【００５１】
【図１】半導体層が丸い隅部を有するＳＯＩ基板を備えた電子装置の部分断面図。（先行技術）
【図２】マスク形成後における電子装置ワークピースの部分断面図。
【図３】完全ではないが部分的に半導体層を通って延びるトレンチを形成した後の図２のワークピースの断面図。
【図４】トレンチの先端付近の半導体層の隅部を丸くした後の図３のワークピースの断面図。
【図５】下層の絶縁層を露出させるため残りの半導体層を通ってトレンチが延びた後の図４のワークピースの断面図。
【図６】トレンチを満たす絶縁層を形成した後の図５のワークピースの断面図。
【図７】トレンチ・フィールド隔離領域の形成がほぼ完了した後の図６のワークピースの断面図。
【図８】半導体層を覆う層の残り部分を除去した後の図７のワークピースの断面図。
【図９】電子構成要素を形成した後の図８のワークピースの断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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