(57)【要約】  シリアル印刷データを受信するシリアル入力（１５、２０）と、事象および事象タイミング・データの組の形式でその印刷データを記憶するレジスタ（２５、２６）と、事象データを出力するパラレル出力（３０、３２）と、対応する事象タイミング・データに従って事象データの出力のタイミングを制御する制御回路（４２、４８）とを備えるインクジェット・プリンタ・アクチュエータのアレイを駆動するドライバ回路。このドライバ回路は、好ましくは、プログラム可能部（１０）と、固定部（１１、１２、１３、１４）を備え、プログラム可能部は、予めプログラムされた選択可能な波形を記憶し、事象および時間データの組を固定回路部へと出力し、これにより事象データの出力のタイミングを制御する。【選択図】図２
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【特許請求の範囲】
【請求項１】
インクジェット・プリンタ・アクチュエータのアレイを駆動するドライバ回路であって、
シリアル印刷データを受信するシリアル入力と、
事象および事象タイミング・データの組の形式で前記印刷データを記憶するレジスタと、
事象データを出力するパラレル出力と、
対応する事象タイミング・データに従って、事象データの出力のタイミングを制御する制御回路と、
を備えたことを特徴とするドライバ回路。
【請求項２】
個々のアクチュエータ用のトリム・データを記憶するルックアップ・メモリをさらに備えることを特徴とする請求項１に記載のドライバ回路。
【請求項３】
所定のアクチュエータ用のトリム・データは、前記アクチュエータ用の事象データと結合されて、前記アクチュエータに出力されるべき時間毎に、前記事象データが調整されることを特徴とする請求項２に記載のドライバ回路。
【請求項４】
１つのレジスタから並列で１組の事象データを出力しながら、もう一つのレジスタへ次の１組の事象データを入力するための、並列の先入れ先出し構造の複数のレジスタを備えることを特徴とする請求項１〜３の何れかに記載のドライバ回路。
【請求項５】
並列の先入れ先出し構造の少なくとも３つのレジスタを備え、所定の同期周期で、１つのレジスタは直列で事象データを受信し、１つのレジスタは事象データを記憶し、かつ１つのレジスタは並列で事象データを出力することを特徴とする請求項４に記載のドライバ回路。
【請求項６】
レジスタの読み出しモードおよび書き込みモードを選択的に可および不可とする、前記少なくとも３つのレジスタへの循環読み出しポインタおよび循環書き込みポインタを維持するＦＩＦＯ制御器を備えることを特徴とする請求項５に記載のドライバ回路。
【請求項７】
ｎクロック周期毎に１つの同期パルスを受信する同期入力をさらに備え、前記事象タイミング・データが、ｎよりも大きい範囲内で事象出力のタイミングを制御するように配置されており、その結果異なるアクチュエータ用の事象データが、所定の同期周期内で異なるレジスタから出力されてもよいことを特徴とする請求項５又は６に記載のドライバ回路。
【請求項８】
前記パラレル出力が各アクチュエータ用のチャネルを備え、各チャネルは、パラレル出力と、インクジェット・アクチュエータの前記アレイの少なくとも１つの圧電アクチュエータを駆動するための前記パラレル・チャネル出力からアナログ信号に変換する少なくとも１つのディジタル−アナログ（Ｄ／Ａ）変換器とを備えることを特徴とする請求項１〜７のいずれかに記載のドライバ回路。
【請求項９】
各チャネルが少なくとも第１および第２のパラレル出力と、少なくとも第１および第２のＤ／Ａ変換器とを備え、前記第１のパラレル出力および第１のＤ／Ａ変換器はアクチュエータのクリップ・レベル・データを変換し、前記第２のパラレル出力および第２のＤ／Ａ変換器はアクチュエータの電流またはスルー・レートを変換することを特徴とする請求項８に記載のドライバ回路。
【請求項１０】
各チャネルの所定の出力ビットを逆多重化するデマルチプレクサをさらに備え、前記チャネル用の制御信号を提供することを特徴とする請求項８又は９に記載のドライバ回路。
【請求項１１】
前記制御信号が、高電圧、低電圧および高インピーダンスのいずれか１つへのチャネル出力を駆動する信号を含むことを特徴とする請求項１０に記載のドライバ回路。
【請求項１２】
前記制御信号が、前記高電圧および低電圧間の少なくとも１つの中間電圧への前記チャネル出力を駆動する信号をさらに含むことを特徴とする請求項１１に記載のドライバ回路。
【請求項１３】
インクジェット・プリンタ・アクチュエータのアレイを駆動するドライバ回路であって、
プログラム可能な回路部と固定された回路部とを備え、
前記プログラム可能な回路部は、
印刷データを受信する入力と、
事象およびタイミング・データの形式で予めプログラムされた選択可能な波形を記憶する記憶手段と、
前記印刷データおよび前記予めプログラムされた波形に基づいて事象および時間データの組を出力する出力とを含み、
前記固定された回路部は、
前記事象および時間データの組を受信かつ記憶するレジスタと、
事象データを出力するパラレル出力と、
対応する事象タイミング・データに従って事象データの出力の前記タイミングを制御する制御回路と、
を含むことを特徴とするドライバ回路。
【請求項１４】
インクジェット・プリンタ・アクチュエータのアレイを駆動するドライバ回路であって、
印刷データを受信する入力を備えるプログラム可能な回路部と、
事象およびタイミング・データの形式で予めプログラムされた選択可能な波形を記憶する記憶手段と、
前記印刷データおよび前記予めプログラムされた波形に基づいて事象および時間データの組を出力する出力と、
を備えることを特徴とするドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非常に柔軟な波形の定義およびライン毎のトリム機能を可能とするインクジェット・プリンタ・ドライバ・チップのための新規な構造に関する。
【背景技術】
【０００２】
圧電アクチュエータは、一般的に、ＰＺＴ（ジルコン酸チタン酸鉛）のような圧電材料から形成される素子が間にある２つの電極を備える。それらの電極がその材料に電界を印加すると、その圧電効果により小さな機械的歪が引き起こされる。圧電インクジェット印刷の分野においては、１つまたはそれ以上の小さな圧電アクチュエータは、インク室内の圧力を変化させながら、そのインク室の体積を瞬間的に変化させ、充分大きい場合には、そのインク室と連通しているノズルを介して結果的にインク滴を吐出することができ、その液滴は、印刷用紙または基板に向けて吐出される。圧電アクチュエータ自体が、インク室の１つまたはそれ以上の側壁を形成することは、しばしばある。
【０００３】
高品質なドロップ・オン・デマンド型のインクジェット印刷の分野においては、一般的に、インクジェットのアレイは、並んで構成されており、用紙または基板を横切り、インクのスワスを印刷するようにしてある。全てのインクジェットは、特にそのようなスワスを一定の色および濃度で印刷すべき場合、実質的に同一の液滴量を実質的に同一の速度で発射することが望ましい。量のばらつきにより、印刷濃度にばらつきが生じる一方で、速度のばらつきにより、液滴は、所望の位置から若干ずれた場所に落下しうる。人間の目は、いかなるばらつきにも非常に敏感である。たとえ、各インクジェットが名目上同一であっても、そのようなばらつきは、さまざまな要因によって生じうる。
【０００４】
圧電アクチュエータは、一般的に、アクチュエータを作動させる電極全般に亘って特定の電圧を印加することでドライバ回路により駆動する。ドライバ回路の一例として、Ｓｕｐｅｒｔｅｘ  Ｉｎｃ．から利用可能なＨＶ３４１８があり、これは高電圧のプッシュ−プル出力を有する６４チャネルの直列−並列変換器である。その回路は、６４ビットのシフト・レジスタと、６４のラッチと、制御論理とを有し、極性の選択および出力のブランキングを実行するようにしてある。
【０００５】
既存のドライバの問題点は、アクチュエータを個々に制御できる性能を有していないか、または限定された能力しか有していない点であり、特に通常の製造許容差から生じるばらつきのような、個々のノズル間のばらつきを増加させる要因に対して、個々のアクチュエータに微調整を加えることができないという点である。既存のドライバがその限定された性能によりアクチュエータを個々に制御できうる範囲においては、そのような制御の多くの特徴は、ドライバ固有であるため、そのようなドライバが、急速に進化するプリント・ヘッドの設計の要件に適応できる容易さは限られている。
【発明の開示】
【課題を解決するための手段】
【０００６】
本発明によれば、ドライバ回路は、インクジェット・プリンタ・アクチュエータのアレイを駆動するために設けられている。その回路は、シリアル印刷データを受信するシリアル入力と、その印刷データを事象および事象タイミング・データの組の形式で記憶する少なくとも１つのレジスタと、事象データを出力するパラレル出力とを有する。制御回路は、対応する事象タイミング・データに従って、事象データの出力のタイミングを制御する。
【０００７】
本発明の他の態様によれば、インクジェット・プリンタ・アクチュエータのアレイを駆動させる駆動回路は、第１および第２の回路部を、共にかつ個々に備えて設けられている。第１部はプログラム可能で、かつ印刷データを受信する入力と、予めプログラムされた選択可能な波形を、事象およびタイミング・データの形式で記憶する記憶手段と、その印刷データおよび予めプログラムされた波形に基づいて、事象およびタイミング・データの組を出力する出力とを有する。第２部は、事象および時間データの組を受信しかつ記憶するレジスタと、事象データを出力するパラレル出力と、対応する事象タイミング・データに従って、事象データの出力のタイミングを制御する制御回路とを有する。
以下、図面を参照しながら、単なる例示として、好ましい一実施形態を説明する。
【発明を実施するための最良の形態】
【０００８】
図１は、本発明の好ましい実施形態に従ったドライバの全体構造を示す。その構造は、夫々が特定用途向け集積回路（ＡＳＩＣ）にて使用される４つの高電圧ドライバ１１、１２、１３、１４に接続されたフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ：ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）１０を構成する。ＦＰＧＡ１０は、印刷すべき画像を表示する１６進データを受信するデータ入力１５を有する。ＦＰＧＡ１０は、このデータを、インクジェット・プリンタによるライン毎の印刷のために個々の画素データに変換する。個々の画素データは、Ｅｖｅｎｔ値およびＥｖｅｎｔ＿ｔｉｍｅ値を含むデータの組に基づいて、符号化方式で符号化される。Ｅｖｅｎｔは、アクチュエータ・ドライバの状態を変更するための指示である。たとえば、特定のスルー・レートおよび電圧クリッピング・レベルを用いてプル・ダウンからプル・アップへ変更する。Ｅｖｅｎｔ＿ｔｉｍｅは、事象が起こることになる２進符号化時間である。Ｅｖｅｎｔ＿ｔｉｍｅは、１０ｎｓの分解能に符号化できる。データの組は、さまざまなドライバＡＳＩＣ１１〜１４に配信される。個々のアクチュエータの電極に供給すべき波形は、そのような一続きのＥｖｅｎｔおよびＥｖｅｎｔ＿ｔｉｍｅの組により個々に特定されるため、全体的にアクチュエータのアレイに供給される波形の論理構造およびその波形グループ間の関係は、ＦＰＧＡによって実質的に定義かつ制御されるが、ＡＳＩＣにはされない。したがって、ＥＰＧＡの再プログラミングにより、その構造は、変化する波形要件およびノズル間において生じるばらつきを補正する、異なる方法に対する適応性を本質的に有している。
【０００９】
図２を参照すると、各ＡＳＩＣ１１〜１４の内部構造がドライバ・モードで図示されている。各ＡＳＩＣは、ＥＰＧＡ１０からのＥｖｅｎｔおよびＥｖｅｎｔ＿ｔｉｍｅの組を受信する入力２０を備える。入力２０は、３００ＭＨｚで４ビット幅であることが好ましいが、１００ＭＨｚで１２ビットであってもよい（選択されたバス幅により、任意の低電圧差動信号伝送方式（ＬＶＤＳ）およびシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路２１が示されている）。データは、２段階メモリ／レジスタ・ローダ論理２３を介して内部バス２２に入力される。バス２２には、３２×１７ビットのルックアップ表メモリ２４および２４ビットの６６段階シフト・レジスタ２５が接続されている。また、レジスタ・ローダ論理２３には、制御レジスタ２８および３×１４のＦＩＦＯタイマ／バッファ２９が結合されている。
【００１０】
論理的に、入力２０からのデータは、レジスタ／メモリ・ローダ論理２３を介して、シフト・レジスタ２５に供給され、それは直列−並列変換器として作用する。（したがって、要素２３および２５は共に、６８長のシフト・レジスタを備える。）このシフト・レジスタ２５は、同一の６６個の３長２４幅のＦＩＦＯレジスタ２６の１つのバンクに並列接続されている。そのレジスタ２６のバンクは、６６ビット幅の高電圧出力段階３０に順に並列接続されており、その出力階３０は、６６個の高電圧出力パッド３２に接続されている。
【００１１】
動作中、７ビットのＥｖｅｎｔ＿ｔｉｍｅおよび５ビットのＥｖｅｎｔを構成するデータ・ワードは、データ・バス２２へとクロックされる。５ビットのＥｖｅｎｔコードは、ルックアップ表２４を介して、電圧トリム（６ビット）、スルー・レートトリム（８ビット）およびアクション・コード（３ビット）を加算することで、１７ビットに拡張される。そのトリム方程式により、各出力ノズルのために液適量および滴下速度を個々に制御できるようなデータが提供され、かつ各トリム設定を、スルー・レートおよび電圧トリムの組み合わせが適切になるまで拡張できるようにし、より高度な精度を与えるようにしてある。
【００１２】
拡張された入力データは、６６段階レジスタ２５へと移動される。レジスタ２５内のデータは、出力パッド３２の位置に合うまで進行し、６８クロック毎に動的になる同期入力により枠組みされる。ついで、そのデータは、ＦＩＦＯレジスタ２６のバンクに転送される。
【００１３】
同期パルス毎に、完全な１組のデータが準備されて、ＦＩＦＯレジスタ２６のバンクによって取り込まれ、そのバンクは、内部に各出力ピン用に１つの同一の要素４０を含む。これらの各ＦＩＦＯ構造は、図３においてより詳細に示されている。
【００１４】
より詳細にＦＩＦＯについて述べる前に、図２の、ＡＳＩＣ１１の左上側部分に示される要素を参照されたい。メモリ／レジスタ・ローダ論理２３には、図示の３段階制御レジスタ２８および３段階のＡ／Ｄ入力選択タイマ／バッファが結合されている。前者は、任意である。後者は、６６−１のアナログ・マルチプレクサ（好ましくは、差動アナログ・マルチプレクサ）に接続されており、このマルチプレクサは、出力ステージ３０からの６６ビット幅の入力およびＡ／Ｄ変換器３６への８ビットの２５Ｍサンプル／秒の出力を有する。そのＡ／Ｄ変換器３６は、ディジタル・フィードバック信号をＦＰＧＡ１０に供給する。
【００１５】
これらの要素の動作中、Ａ／Ｄ入力選択タイマ／バッファ２９は、Ａ／Ｄ変換器３６への接続のために出力段階３０からの６６のアナログ出力の選択を夫々順に制御する。各出力が順にＡ／Ｄ変換器に接続されるとき、その出力のディジタル読み出しは、ＦＰＧＡ１０による分析のために出力３８部上に提供されるように、またはＦＰＧＡ１０が他のデータ処理装置に分析用に渡すことができるようにしてある。これは、（同時係属英国特許出願第０５０６３０７．８号の「動的および静的インピーダンス調整ならびに動作フィードバック制御および管理を備えた改良された圧電インクジェット・ドライバ」に記載されているような）インクジェット・プリンタ・アクチュエータ内の温度測定または反射の分析などの特徴のために、また（同時係属英国特許出願第０５０６３０２．９号の「ドロップ・オン・デマンド型のインクジェット印刷装置における液滴量および滴下速度補正要件を確立するための簡易方法」に記載されているような）アクチュエータの共振周波数または関連する共振Ｑ−因子の分析のために特に有用である。
【００１６】
図３は、レジスタ４１ａ、４１ｂおよび４１ｃを含む個々のセル４０を示す。１つのセルは、２４ビット（７ビットの事象時間および１７ビットの拡張事象コード）を受信する。７ビットの事象時間は、ＦＩＦＯセル４０の７ビットの遅延係数器部４２を介してクロックされる。その１７ビットの拡張された事象データは、６ビットのクリップ・レベル部４３、８ビットの出力電流部４４、クランプ・イネーブル部４５、第１および第２電圧レール制御ビット４６および４７にクロックされる。ＦＩＦＯセル４０へのこれらのさまざまな出力の部分は、Ｄ−Ａ変換器５０および５１、クランプ・イネーブル・ライン５２および２ビットのデマルチプレクサ５３それぞれに結合されており、これらは全て出力段階４９内に含まれている。これらのさまざまな要素は、同様に出力段階４９内にある出力アナログ制御ブロック５５に順に結合される。
【００１７】
制御ブロック５５は、プル・アップ・トランジスタ５７およびプル・ダウン・トランジスタ５８夫々に結合され、これらのトランジスタは、６５Ｖの正の電源レールおよび接地点間に接続されている。トランジスタ５７および５８は、出力パッド３２に接続されている中間接続を有する。また、出力パッド３２には、３２．５ボルトのミッドレール電圧に結合されているプル−ミッド・トランジスタ６２および６３も接続されている。
【００１８】
動作中、６ビットのクリップ・レベル・データは、ＦＩＦＯ部４３を介して、Ｄ−Ａ変換器５０へとクロックされ、アナログ同等値が、制御クロック５５によりトランジスタ５７および５８に供給され、選択された電圧がパッド３２に印加されるようにしてある。同様に、８ビットのスルー・レート制御は、ＦＩＦＯの部分４４およびＤ−Ａ変換器５１を介してクロックされ、出力アナログ制御ブロック５５は、制御されたスルー・レートをパッド３２の電圧遷移に供給するようにしてある。制御ビット４５、４６および４７は、たとえば、高レール、低レール、ミッドレールおよび高インピーダンス等、どの切り替え状態にパッド３２を切り替える必要があるかを決定する。各事象のために、遅延計数器４２は、その遷移が起こる正確な時間を記録する。
【００１９】
遅延係数器４２には、循環読出し書き込みポインタを３つの対応する２４ビットのレジスタ・アレイ４１ａ、４１ｂおよび４１ｃに保持するＦＩＦＯ制御器４８がさらに結合されている。各レジスタの低い方の７ビット、連続的にカウント・ダウンを行う「存続（ｌｉｖｅ）」ダウン・カウンタである。キューのヘッドのカウンタがなくなると、読み出しポインタは進行でき、また新たなデータは、関連するレジスタから読み出され、そこからその新たなデータは、次の同期パルスでより多くのデータをバッファ処理できるように放出される。ＦＩＦＯが、記載したとおり循環バッファとして実行される場合、レジスタ４１ａ、４１ｂおよび４１ｃ内のデータは、ＦＩＦＯを介した論理的な進行過程の間で物理的に移動する必要はない。（しかしながら、その代わりに、データは、レジスタ４１ａが常にシリアル・データを受信し、かつそのレジスタ４１ｃが常にパラレル・データを出力パッド３２へ出力するように、ＦＩＦＯを介して並行移動できるようにしてある。）
【００２０】
ＦＩＦＯ読み出しポインタが進行する場合はいつでも、新たなデータを出力段階へ提示することができるようにしてある。コードは、出力バッファに、どの電圧レールを引っ張るか、または高インピーダンス状態用に全てのバッファをオフにするかを伝える。既に述べたように、８ビットは、電流駆動強度またはスルー・レート制御のための２進コードであり、６ビットは、電圧のクリッピング・レベルのためのものである。したがって、各遷移は、その各開始時間、スルー・レートおよび終止電圧内で制御できる。さらなる「クランプ・イネーブル」信号により、出力が極強くオンされ、不活性電極を固定し、壁を共有するアクチュエータに接地されるようにしてある。
【００２１】
クリッピング・レベルおよびスルー・レートのための相対ビット配置およびビット総数は、必須要件ではなく、２つの電圧トリムの選択肢の内いずれに決定するか等の要因により、異なる配置を設計できる（以下参照）。
【００２２】
図４は、どのようにして完全なインクジェット・アクチュエータ・パルス１００を符号化できるかを示す。この場合、パルスは、３つのＥｖｅｎｔ、すなわち時間遅延（ｎ）時のプル・アップ事象１０１、時間遅延（ｎ＋１）時のプル・ダウン事象１０２および時間遅延（ｎ＋２）時のクランプ事象１０３を必要とすることが示されている。各Ｅｖｅｎｔは、その事象を伝送する同期パルスの時点で起こり、７ビット遅延計数器の値分遅延される。最大遅延は、同期パルス間の間隔のほぼ２倍であるため、理論上１つの同期周期に属している１Ｅｖｅｎｔは、次（たとえば、事象１０２）に遅延させることができ、最大同時に２つのキューに入れられた事象が、図示の同一の同期期間内で起こりうる（このことが起こりうるように、ＦＩＦＯの一目的は、入力データ比率を、出力データ率から切り離すことである）。符号化式方法は、単純なランレングス符号化の場合にありそうな誤差を累積させることは無いという利点を有する。これにより、その符号化方法を、騒音下の環境において、極めて確固たるものにしている。
【００２３】
図５は、制御すべき６６のチャネル夫々のためのＥＰＧＡ論理の例の概念モデルを示す。（図５に示されるリソースは、単一のチャネル用であるが、実際にはメモリ記憶部およびその論理の多くは、時間分割に基づいて共有することができる。）データ・バス６０は、階調印刷データを前回の同一の回路からシフト・インし、かつデータ・バス６１を介して、次回のクロック端上の同一のデータを次のチャネルに出力する。そのように移動されたデータは、図示の特定のチャネル用の印刷データとなるように、正確に位置合わせされた場合、ついで印刷データは、チャネル・データ・レジスタ６２へ転送される。印刷データは、印刷周期識別信号６３および任意の階調副液滴計数器６５と組み合わせて、多数の代替可能な波形の内どの波形をアクチュエータに供給するべきかを決定する。共有メモリ・ブロック６４は、Ｅｖｅｎｔが、事象／事象時間の組に関してこれまでに記載した形式と同一の形式にあるような、Ｅｖｅｎｔ／ＲｕｎＬｅｎｇｔｈの組の形式で、３つの波形定義を記憶している。
【００２４】
多くの代替可能な波形定義を記憶することができる。たとえば、いわゆる壁を共有する構造のプリント・ヘッド内では、３分の１のアクチュエータのみを一度に発射することができる。このため、アクチュエータの各電極を、３つの代替可能な波形の何れか１つにより駆動する必要がある。（印刷データが液滴の吐出を要する条件では、）チャネルが液滴を吐出できる完全な発射周期内のある時点にあるときに、第１の可能波形、すなわち発射波形（ｆｉｒｉｎｇ  ｗａｖｅｆｏｒｍ）が使用される。チャネルが、液滴を吐出するかもしれない完全な発射周期内のある時点にはあるが、印刷データが液滴の吐出を要求しないときに、第２の可能波形、すなわち非発射波形（ｎｏｎ−ｆｉｒｉｎｇ  ｗａｖｅｆｏｒｍ）が、使用される。チャネルが、液滴を吐出することを要求されないが、吐出するかもしれないチャネルに物理的に隣接している場合、第３の可能波形、すなわち隣接波形（ａｄｊａｃｅｎｔ  ｗａｖｅｆｏｒｍ）が使用される。
【００２５】
２進印刷においては、印刷データは、液滴を条件的に吐出するチャネルのために、発射波形または非発射波形が二者択一的に選択されるかどうかを直接的に制御する。階調印刷において、２進階調値は、どのくらいの副液滴数（たとえば、０および１５滴の間）が、急速に連続して吐出されるかを決定する。副液滴計数器６５の機能は、吐出される副液滴数をカウントすることである。
【００２６】
図５の例においては、Ｅｖｅｎｔ／ＲｕｎＬｅｎｇｔｈの組の３つのブロックが、順次メモリに記憶されている。１つのランレングスのグループは、一定数（たとえば、各次に続く副液滴波形を符号化するために必要とされる）２、３、４もしくは５、またはそれ以上）のＥｖｅｎｔ／ＲｕｎＬｅｎｇｔｈの組を備えることができる。階調データおよび周期の組み合わせは、３つの代替可能な波形の内どの波形を、どの所定の副液滴期間に適用するかを決定するために使用される。
【００２７】
副液滴期間の間で波形の選択を切り替えることができる必要性は、ランレングスのグループが、好ましくは、副液滴境界または副液滴期間時間中の時間内の同一の時点で常に開始かつ終了することを意味する。（波形が、副液滴境界上にＥｖｅｎｔを既に有していた場合を除き、）この要件では、追加的なＥｖｅｎｔ／ＲｕｎＬｅｎｇｔｈの組が、各副液滴期間の「最初および最後（ｔｏｐ  ａｎｄ  ｔａｉｌ）」となる必要があるため、純粋に波形符号化の観点から、何らかの非効率性につながる。データ・チャネル２０上の、ＦＰＧＡからドライバＡＳＩＣまでの不必要な帯域幅の負荷を避けるべく、図５に示されるランレングスのキュー／結合パイプは、一続きの２組のＥｖｅｎｔ／ＲｕｎＬｅｎｇｔｈが、同一のＥｖｅｎｔを符号化した時を識別し、かつランレングスを加算して、それら２組を結合する。ついで、加算器／減算器６７は、同期パルス時間毎に６８を減算することで、結果として得られるランレングスで、「削減する（ｃｈｉｐｓ  ａｗａｙ）」。ランレングスのレジスタ内の残差として値１２８以上が残っている一方で、その同一のＥｖｅｎｔは、０に設定されたＥｖｅｎｔ＿Ｔｉｍｅと共に、事象データ移動レジスタに繰り返し出力される。残りが１２８未満の場合、残差は、Ｅｖｅｎｔ＿Ｔｉｍｅとして、キューの次のＥｖｅｎｔと共に出力され、かつキューは進行される。
【００２８】
この機構は、ドライバＡＳＩＣにより予期されるＥｖｅｎｔ／Ｅｖｅｎｔ＿Ｔｉｍｅデータを生成し、かつこのデータは、他の同一のチャネル回路（図示せず）と共に並列−直列変換器の一部を形成する事象データ・シフト・レジスタ６８に取り込まれる。そのチャネル回路からは、データがシフトアウトされ、ドライバＡＳＩＣへと移動される。
【００２９】
もちろん、記載された実施形態は、例示によってのみ示されたものであり、本発明の範囲内で多数さまざまな修正を加えることができることを理解されたい。
【図面の簡単な説明】
【００３０】
【図１】本発明の好ましい実施形態に従ったドライバの構造を示すブロック図である。
【図２】図１のドライバＡＳＩＣの内部の構造を示す図である。
【図３】単一のチャネルのためのドライバおよび出力段階を示すブロック図である。
【図４】個々のインクジェット・チャネル・アクチュエータを発射するための一般的な波形を図示する時間図である。
【図５】単一のチャネルのためのＦＰＧＡロジックの概念モデルを図示する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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