(57)【要約】  第一の導電型を有する半導体基板（１１０）と、半導体基板上に配置された第二の導電型を有する埋め込み半導体領域（１１５）とを備える絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）（１００）を含む半導体構成要素及び製造方法。ＩＧＢＴは、更に、第一の導電型を有する複数の第一の半導体領域（１２０）と、第一の導電型を有する複数の第二の半導体領域（１３０）と、第二の導電型を有する複数の第三の半導体領域（１４０）とを含む。第二の導電型を有するシンカー領域（１４２）は、製造中に第三の半導体領域と第一の半導体領域とに配置されて複数の領域を規定し、埋め込み半導体領域を複数の第三の半導体領域に結合する。第一の導電型を有するエミッタ（１５０）は第三の半導体領域の一つに配置され、第一の導電型を有するコレクタ（１７０）は他の第三の半導体領域に配置される。フィールドポリプレート（１６２）が提供され、コレクタ（１７０）に結合される。特定の実施形態において、複数の第三の半導体領域及び埋め込み半導体領域は、複数の第二の半導体領域及び複数の第三の半導体領域間に印加される逆バイアス電位に応じて複数の第一の半導体領域を空乏化させる。
2008546198.tif 000002
【特許請求の範囲】
【請求項１】
横型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を備える半導体構成要素であって、
前記横型絶縁ゲートバイポーラトランジスタは、
第一の導電型を有する半導体基板と
前記半導体基板上に配置された第二の導電型を有する埋め込み半導体領域と、
前記埋め込み半導体領域上に配置された第一の導電型を有する複数の第一の半導体領域と、
前記第一の半導体領域上に配置された第一の導電型を有する複数の第二の半導体領域と、
前記第一の半導体領域上に配置された第二の導電型を有する複数の第三の半導体領域と、
複数の前記第一の半導体領域と複数の前記第三の半導体領域との間に配置された第二の導電型を有するシンカー領域であって、前記埋め込み半導体領域と複数の前記第三の半導体領域とを電気結合するシンカー領域と、
前記第二の半導体領域の一つに配置された第一の導電型を有するエミッタと、
他の第二の半導体領域に配置された第一の導電型を有するコレクタと、
前記コレクタが形成された前記第二のボディ領域の一部の上方と、複数の前記第三の半導体領域の一つについてその一部の上方とに形成されるポリフィールドプレートとを備え、
前記第三の半導体領域及び前記埋め込み半導体領域は、前記コレクタと前記エミッタとの間に印加される逆バイアス電位に応じて、複数の前記第一の半導体領域を空乏化させる半導体構成要素。
【請求項２】
請求項１記載の半導体構成要素において、
前記各第一半導体領域は第一の部分及び第二の部分を備え、前記各第一の部分のドーピング濃度は、前記各第二の部分のドーピング濃度よりも低い半導体構成要素。
【請求項３】
請求項１記載の半導体構成要素において、
前記第二及び第三の半導体領域は、ＩＧＢＴの複数の活性化領域を形成する半導体構成要素。
【請求項４】
請求項１記載の半導体構成要素において、
前記埋め込み半導体領域は、複数の前記第一の半導体領域の全ての下方に連続する半導体構成要素。
【請求項５】
請求項１記載の半導体構成要素において、
前記ポリフィールドプレートは、前記コレクタと同じ電位に電気結合されると共に、高い逆抑止能力を提供する半導体構成要素。
【請求項６】
請求項１記載の半導体構成要素において、
前記第一の導電型はＰ型であり、前記第二の導電型はＮ型である半導体構成要素。
【請求項７】
ＩＧＢＴを備える半導体構成要素であって、
表面を有する半導体基板と
前記半導体基板の表面に設けられる半導体エピタキシャル層と、
前記半導体エピタキシャル層内に設けられるＮ型埋め込み半導体領域と、
前記半導体エピタキシャル層において前記Ｎ型埋め込み半導体領域上に設けられる複数のＰ型半導体領域と、
前記半導体エピタキシャル層において複数の前記Ｐ型半導体領域上に設けられる複数のＰ型ボディ領域と、
前記半導体エピタキシャル層において複数の前記Ｐ型半導体領域上に設けられる複数のＮ型ドリフト領域と、
複数の前記Ｐ型半導体領域と複数の前記Ｐ型ボディ領域との間に配置されるＮ型シンカー領域であって、前記Ｎ型埋め込み半導体領域と前記複数のＮ型ドリフト領域とを電気結合するＮ型シンカー領域と、
前記Ｐ型ボディ領域の一つに配置されたＰ型エミッタ領域と、
他の前記Ｐ型ボディ領域に配置されたＰ型コレクタ領域と、
前記コレクタが形成される前記Ｐ型ボディ領域の一部の上方と、前記Ｎ型ドリフト領域の一部の上方とに形成されるポリフィールドプレートとを備え、
複数の前記Ｐ型半導体領域は、ＩＧＢＴを横切って印加される逆バイアス電位に応じて空乏化される半導体構成要素。
【請求項８】
請求項７記載の半導体構成要素において、
前記半導体エピタキシャル層において前記Ｎ型埋め込み半導体領域上に設けられる前記各Ｐ型半導体領域は第一の部分及び第二の部分を備え、前記各第一の部分のドーピング濃度は、前記各第二の部分のドーピング濃度よりも低い半導体構成要素。
【請求項９】
請求項７記載の半導体構成要素において、
複数の前記Ｐ型ボディ領域と複数の前記Ｎ型ドリフト領域は、ＩＧＢＴの複数の活性化領域を形成する半導体構成要素。
【請求項１０】
請求項７記載の半導体構成要素において、
前記Ｎ型埋め込み半導体領域の部分は、複数の前記第一の半導体領域の全ての下方に連続する半導体構成要素。
【請求項１１】
請求項７記載の半導体構成要素において、
前記ポリフィールドプレートは、前記Ｐ型コレクタと同じ電位に電気結合されると共に、高い逆阻止能力を提供する半導体構成要素。
【請求項１２】
半導体構成要素を製造する方法であって、
半導体基板上に半導体エピタキシャル層が設けられた複合基板を提供するステップであって、前記複合基板は第一の導電型を有するステップと、
前記エピタキシャル層において前記第一導電型を有する埋め込み半導体領域を形成するステップと、
前記エピタキシャル層において前記埋め込み半導体領域上に配置された前記第一の導電型を有する第一の半導体領域を形成するステップと、
前記エピタキシャル層において前記第一の半導体領域上に配置された前記第一の導電型を有する複数の第二の半導体領域を形成するステップと、
前記エピタキシャル層において前記第一の半導体領域上に配置された前記第二の導電型を有する第三の半導体領域を形成するステップと、
前記第一の半導体領域と前記第三の半導体領域とに配置されるシンカー領域を形成するステップであって、それによって複数の前記第一の半導体領域及び複数の前記第三の半導体領域を規定するステップと、
前記エピタキシャル層における前記第二の半導体領域の一つにおいて前記第一の導電型を有するエミッタを配置するステップと、
前記エピタキシャル層における他の前記第二の半導体領域において前記第一の導電型を有するコレクタを配置するステップと、
前記コレクタが形成される前記第三の半導体領域の一部の上方と前記第三の半導体領域の一部の上方とにポリフィールドプレートを形成するステップとを備え、
複数の第三の半導体領域及び前記埋め込み半導体領域は、複数の前記第二の半導体領域と複数の前記第三の半導体領域との間に印加される逆バイアス電位に応じて、複数の前記第一の半導体領域を空乏化させる半導体構成要素の製造方法。
【請求項１３】
請求項１２記載の半導体構成要素の製造方法において、
前記第一の導電型はＰ型であり、前記第二の導電型はＮ型である半導体構成要素の製造方法。
【請求項１４】
請求項１２記載の半導体構成要素の製造方法において、
前記埋め込み半導体領域の形成は連続層として形成される半導体構成要素の製造方法。
【請求項１５】
請求項１２記載の半導体構成要素の製造方法は、更に、
第一の部分及び第二の部分を規定するため各第一の半導体領域をドーピングするステップを含み、
前記各第一の部分の少なくとも実質的部分は、前記エピタキシャル層における複数の前記第二の半導体領域の一つの下方に形成され、前記各第二の部分の少なくとも実質的部分は、前記エピタキシャル層における複数の前記第三の半導体領域の一つの下方に形成され、前記各第一の部分のドーピング濃度は、前記各第二の部分のドーピング濃度よりも低い半導体構成要素の製造方法。
【請求項１６】
請求項１２記載の半導体構成要素の製造方法において、
前記ポリフィールドプレートは、コレクタに電気結合されると共に、高い逆阻止能力を提供する半導体構成要素の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構成要素に係り、詳しくは、半導体トランジスタ及び製造方法に関する。
【背景技術】
【０００２】
パワーデバイスは、動作制御エアバッグ展開や車両用燃料噴射ドライバなどのパワーアプリケーションにおける高電流や高電圧に耐久性を備えるように設計された電子構成要素である。本明細書においてパワーＬＤＭＯＳデバイスと称される横方向二重拡散金属酸化膜半導体（ＬＤＭＯＳ）電界効果トランジスタ（ＦＥＴ）装置は、このようなパワーアプリケーションに対して益々普及している。パワー技術の進歩に伴い、パワーアプリケーションでは、絶縁破壊電圧が高く、より縮小化されたデバイスが要求される。
【０００３】
パワーＬＤＭＯＳデバイスの多くのアプリケーションでは、正方向及び負方向における電圧ブロック性能の実現のため、特定の出力ノード上で直列に接続された逆ダイオードを有する必要がある。アプリケーションがＬＤＭＯＳボディダイオードに耐えられない場合、例えば、出力から入力への逆経路のない通常の出力の場合、ＬＤＭＯＳと直列なディスクリートダイオード、又は逆並列な二つのＬＤＭＯＳ構造の使用により、両方向に高絶縁破壊電圧が得られる。複数のＬＤＭＯＳデバイスを必要とするか、又は一つのＬＤＭＯＳ−ダイオード構造を必要とする場合、デバイスの不整合問題が生じる。これらの種類のデバイスにあっては、一定の割合の不整合が予測される。絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は別の構造を提供する。
【０００４】
ＩＧＢＴはパワーアプリケーション用に設計され、金属酸化膜半導体（ＭＯＳ）ゲート制御とバイポーラ電流フロー機構とを組み合わせる。ＩＧＢＴは金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）及びバイポーラ接合トランジスタ（ＢＪＴ）の両特徴を組み込む。ＩＧＢＴはＭＯＳＦＥＴよりも高い電流密度と、ＢＪＴよりも速いスイッチング特性とを有する。現在、ＩＧＢＴは、高パワー（＞１０ｋＷ）及び低波から中波（〜３０ｋＨｚ）のアプリケーションのための主要な選択肢である。
【０００５】
ＩＧＢＴデバイスは、同時に高電流／高電圧動作と、高い入力インピーダンスとを特徴とする。パワーＬＤＭＯＳ多重構造を絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に置き換えることによって、必要とされるデバイス面積を大幅に節約する。即ち、ＩＧＢＴデバイスは、ＩＧＢＴでのオン抵抗がより低いため、ＬＤＭＯＳ−ダイオード構造又はＬＤＭＯＳ−ＬＤＭＯＳ構造よりもかなり小さい。
【０００６】
更に、従来のＬＤＭＯＳデバイスは、周辺デバイスに悪影響を及ぼす基板への極僅かなキャリア電流により損傷を受ける虞がある。ＩＧＢＴデバイス構造は、このような基板注入による影響をほとんど受けない。ＩＧＢＴは、通常、標準ＬＤＭＯＳボディダイオードに関連する同様の逆方向回復時間を有さない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、バルクシリコン性（非シリコン・オン・インシュレータ（ＳＯＩ））パワー集積回路（ＩＣ）に高電圧ＩＧＢＴ構造を提供することが望まれている。更に、本発明の他の望ましい構成及び特徴は、添付の図面及び本発明の背景技術に続く本発明の詳細な説明及び添付の請求項から明らかになる。
【課題を解決するための手段】
【０００８】
既存の技術は、表面電界緩和（ＲＥＳＵＲＦ）構造を備えるパワーデバイスを利用することによって、パワーデバイスにおける高い絶縁破壊電圧の要求を満たすものである。ＲＥＳＵＲＦ構造を備えるパワーデバイスは、（１）ＲＥＳＵＲＦ領域として機能し、第一の導電型を有する第一の半導体領域と、（２）ドリフト領域として機能し、第二の導電型を有する第二の半導体領域とを備える。ＲＥＳＵＲＦ領域はドリフト領域を空乏化させるため、ドリフト領域における電界を低減し、更に、パワーデバイスのより高い絶縁破壊電圧を可能にする。この種類のＲＥＳＵＲＦ構造は、本明細書において「単一ＲＥＳＵＲＦ」構造と称される。
【０００９】
一方で、二重ＲＥＳＵＲＦ構造は、（１）ＲＥＳＵＲＦ領域として機能し、第一の導電型を有する第一及び第三の半導体領域と、（２）ドリフト領域として機能し、第二の導電型を有する第二の半導体領域とを備える。二重ＲＥＳＵＲＦ構造では、各ＲＥＳＵＲＦ領域がドリフト領域を空乏化させるため、ドリフト領域における電界を、単一ＲＥＳＵＲＦ構造による場合よりも大きく低減させる。
【００１０】
フローティングＲＥＳＵＲＦ(ＦＲＥＳＵＲＦ)構造は、ＲＥＳＵＲＦ領域の下部に配置される埋め込み層を備える。埋め込み層は、ドリフト領域と同じ導電型を有し、エミッタにもコレクタにも結合されないため浮遊しているものと考えられる。埋め込み層は、フローティング・アイランドとして機能する。この層の存在によって、ＲＥＳＵＲＦの新規な機能が提供され、その層により、デバイスの絶縁破壊電圧がより一層増大する。パワーＬＤＭＯＳデバイス及びＩＧＢＴを含むパワートランジスタは、単一又は二重のＲＥＳＵＲＦ構造のいずれかを備え、埋め込み層が浮遊型である場合にＦＲＥＳＵＲＦ構造を備える。
【００１１】
単一ＲＥＳＵＲＦ構造を備えるＩＧＢＴパワーデバイスは、第一の導電型を有する半導体基板と、半導体基板上に配置された第二の導電型を有する埋め込み半導体領域とを備える。ＲＥＳＵＲＦトランジスタは、更に、埋め込み半導体領域上に配置された第一の導電型を有する第一の半導体領域と、第一の半導体領域上に配置された第一の導電型を有する第二の半導体領域と、第一の半導体領域上に配置された第二の導電型を有する第三の半導体領域とを含む。単一ＲＥＳＵＲＦトランジスタにおいて、第一及び第二の半導体領域は、ドリフト領域として機能する第三の半導体領域を空乏化させるため、第三の半導体領域における電界を低減し、更により高い絶縁破壊電圧を可能にする。埋め込み半導体領域は隔離のために提供され、ＲＥＳＵＲＦの作用を促進させることはない。
【００１２】
二重ＲＥＳＵＲＦ構造を備えるＩＧＢＴパワーデバイスは、埋め込み半導体領域及び第三の半導体領域により第一の半導体領域を空乏化する単一ＲＥＳＵＲＦトランジスタを備えるため、単一ＲＥＳＵＲＦ構造よりも、第三の半導体領域における電界を大きく低減させる。エミッタにもコレクタにも結合されず、かつ電気的に浮遊している埋め込み層を備えるＩＧＢＴパワーデバイスは、フローティングＲＥＳＵＲＦ(ＦＲＥＳＵＲＦ)構造と称される。
【発明を実施するための最良の形態】
【００１３】
以下、本発明は、下記の図面と併せて説明する。図中、同じ部材番号は同じ要素を示す。本発明の以下の詳細な説明は、例示的なものにすぎず、本発明又は本発明の応用及び用途を制限するものではない。更に、先の本発明の背景又は以下の本発明の詳細な説明に記載のあらゆる理論により拘束されることを意図するものでもない。
【００１４】
次に、図面を参照すれば、図１は、本発明の実施形態に従うトランジスタの部分断面図である。ＩＧＢＴ１００は、ディスクリート半導体構成要素や集積回路の一部をなす。ＩＧＢＴ１００は、図１に示す三端子横型絶縁ＩＧＢＴである。
ＩＧＢＴ１００は、半導体領域又は基板１１０と、エピタキシャル成長により基板１１０上に被着された半導体エピタキシャル層１１１とを備えた複合基板からなる。埋め込み半導体領域１１５は、半導体エピタキシャル層１１１において部分的に配置され、更に半導体基板１１０において部分的に配置される。半導体領域１２０は、半導体エピタキシャル層１１１内において埋め込み半導体領域１１５上に配置される。複数の半導体領域１３０は、半導体エピタキシャル層１１１内において半導体領域１２０上に配置される。複数の半導体領域１４０は、半導体エピタキシャル層１１１内において全体として半導体領域１２０上に配置される。半導体基板１１０、半導体領域１２０、及び半導体領域１３０は、第一の導電型を有する。埋め込み半導体領域１１５及び半導体領域１４０は、第二の導電型を有する。半導体領域１２０は、複数の第一の部分１２１と、複数の第二の部分１２２とを備え、各第一の部分の少なくとも実質的部分は半導体領域１３０の下方に配置され、各第二の部分の少なくとも実質的部分は半導体領域１４０の下方に配置される。一実施形態において、第一の部分１２１は、半導体領域１３０及び半導体領域１４０の形成により規定され、更に半導体領域１２０の第一の部分１２１及び第二の部分１２２内でのドーピング濃度により規定される。
【００１５】
ＩＧＢＴ１００は、更にシンカー領域１４２を含む。この好適実施形態におけるシンカー領域１４２は、第二の導電型を有する。シンカー領域１４２は、半導体領域１２０の第二の部分１２２及び半導体領域１４０内に配置され、シンカー領域１４２は、複数の領域を規定するため（討議中の）製造の際に注入される領域を分割する。半導体領域１２２及び半導体領域１４０は、電圧要件に応じて等しく、又は不等価に分割される。シンカー領域１４２は、ＩＧＢＴ１００のためにパンチスルー抑制を増大させる。シンカー領域１４２は、低い抵抗経路を有する電気導電性領域であり、かつ半導体領域１４０を埋め込み層１１５に内部結合するため、二重ＲＥＳＵＲＦ構造を形成する。シンカー領域１４２は、濃密ドープ不純物領域からなる。この実施形態において、シンカー領域１４２は、第二の導電型を有する濃密ドープ領域から形成される。
【００１６】
ＩＧＢＴ１００の特定の実施形態において、半導体基板１１０はＰ型半導体基板を備え、半導体エピタキシャル層１１１は半導体基板１１０上に被着されたＰ型エピタキシャル層を備える。埋め込み半導体領域１１５は、濃密ドープＮ型埋め込み層を備える。半導体領域１２０はＰ型半導体領域を備え、半導体領域１３０はＰ型ボディ領域を備え、半導体領域１４０はＮ型ドリフト領域を備える。シンカー領域１４２は濃密ドープＮ＋領域を備える。
【００１７】
半導体領域１２０の第一の部分１２１は、半導体エピタキシャル層１１１の最初の部分であってもよい。半導体領域１２０の第二部分１２２は、半導体エピタキシャル層１１１に形成されたＰ型ウエルを備えてもよい。一実施形態において第一の部分１２１のドーピング濃度は、第二の部分１２２のドーピング濃度よりも低い。第一の部分１２１のより低いドーピング濃度は、半導体領域１２０と埋め込み半導体領域１１５との間の接合部１２４の絶縁破壊電圧を増加させるが、第二の部分１２２のより高いドーピング濃度は、半導体領域１４０と埋め込み半導体領域１１５との間の半導体領域１２０に、より高いパンチスルー電圧を提供する。また、第二の部分１２２のより高いドーピング濃度は、絶縁破壊電圧対特性オン抵抗のトレードオフの向上を促進するため、より最適なＲＥＳＵＲＦ作用を提供する。
【００１８】
埋め込み半導体領域１１５は、ＩＧＢＴ１００の複数の活性化領域１４５の下方に形成される。活性化領域１４５は、半導体領域１３０の部分と、半導体領域１４０と、半導体領域１３０及び半導体領域１４０間に形成される領域１２１の部分とを備える。図１に示す実施形態において、埋め込み半導体領域１１５は、ＩＧＢＴ１００の全活性化領域１４５の下方に連続する。埋め込み半導体領域１１５の導入によって、半導体領域１３０から半導体基板１１０への直接的なパンチスルーが阻止される。
【００１９】
ＩＧＢＴ１００は、更に、第一の接触端子、即ちエミッタ１５０と、第二の接触端子、即ちコレクタ１７０とを備える。ＩＧＢＴは、更に、ドープ領域１２０と重なり合う関係でエピタキシャル層１１１の表面に配置される絶縁層１６１を備える。一般に、絶縁層１６１は、領域１３０及び酸化物領域１８０の内部（間)の表面を覆う。好適実施形態において、絶縁層１６１は、エピタキシャル層１１１の表面に成長又は被着された二酸化ケイ素又は窒化ケイ素から形成される。ポリシリコンの層は層１６１上に被着され、更にポリゲート端子１６０及びポリフィールドプレート１６２として動作する複数の接触子を製造する周知の方法を用いて作製される。ポリフィールドプレート１６２は、高い逆阻止能力を実現化するため陰極に結合される。
【００２０】
ＩＧＢＴ１００は、更に、酸化物領域１８０、接触領域１９０、及び複数の酸化物領域１９５を備える。酸化物領域１８０は、トランジスタ１００の電圧ブロック領域を規定する。領域１８０の長さは、トランジスタ１００により阻止される電圧量を決定する。半導体領域１３０はボディ領域として機能し、半導体領域１４０はドリフト領域として機能する。エミッタ１５０は第一の導電型を有し、ボディ領域１３０に対し接触子として機能する。コレクタ１７０は第一の導電型を有し、領域１９０は第二の導電型を有する。接触領域１９０は、ゲート１６０の下方に位置する半導体領域１３０内でのチャネル形成を提供する。領域１９０は、ＭＯＳゲート１６０のソースとして機能し、ＭＯＳゲート制御を可能にする。領域１９０を有さないのであれば、トランジスタ１００は適切に動作しない。領域１９５は任意であるが、トランジスタ１００のこの特定の実施形態において領域１９５は、トランジスタ１００の隔離（ＩＳＯ）端子（図示せず）からエミッタ１５０及びコレクタ１７０を隔離する。
【００２１】
ＩＧＢＴ１００の逆バイアス絶縁破壊電圧は、ＩＧＢＴ１００内の種々の領域間での逆バイアス絶縁破壊電位によって支配される。より具体的には、電圧が第一の導電型を有する第一の領域に印加され、異なる電圧が第二の導電型を有する第二の領域に印加される場合、電圧差が二つの領域間で調整される。電圧差は電位差と称される。逆バイアス絶縁破壊電位は、絶縁破壊を引き起こす最低電位差であり、逆バイアスされる二つの領域間に電流を流す最低電位差を意味する。それらの一つが外部連結される二つの領域間に逆バイアス絶縁破壊電位よりも大きな電圧が印加される場合、デバイス機能が停止する虞があり、デバイスが破損する虞もある。
【００２２】
二つの領域のうちの一つがアースされる場合、デバイスの逆バイアス絶縁破壊電圧は、二つの領域間の逆バイアス絶縁破壊電位に等しい。Ｎ型領域は、二つの領域２０間の電位差を２０ボルトにするため例えば２０ボルトでバイアスされる。この２０ボルトの電位差が領域間で逆バイアス電流を生じさせる最低電位差である場合、２０ボルトの電位差は領域間の絶縁破壊電位になる。最終的に、この例において、デバイスの逆バイアス絶縁破壊を引き起こす非アースＮ型領域上にかかる最低電圧になるとの理由から、逆バイアス絶縁破壊電圧も２０ボルトになる。
【００２３】
Ｎ＋シンカー１４２は、埋め込み半導体領域１１５を半導体領域１４０に内部結合する。動作中、半導体領域１４０及び埋め込み半導体領域１１５は第二の部分１２２を空乏化するため、ＩＧＢＴ１００は二重ＲＥＳＵＲＦ構造を備えることを意味する。先に述べたように、Ｎ＋シンカー１４２は高いパンチスルー阻止を提供する。Ｎ＋シンカー１４２が存在しない場合、エミッタ１５０に連結される半導体１３０は、コレクタ１７０に連結される半導体領域１３０に短絡し、デバイス１００はその動作を停止させる。逆の導電型を有するＮ＋シンカー１４２を含むことによって、このような状況は阻止される。更に、Ｎ＋シンカー１４２は、二重ＲＥＳＵＲＦ動作及び低いＯＮ抵抗の達成を提供する。
【００２４】
ＩＧＢＴ１００は、本質的にダイオードと直列なＭＯＳＦＥＴである。図１を参照すれば、シンカー１４２の中央線（破線２００〜２００によって示す)から左のＩＧＢＴの部分はＭＯＳＦＥＴ構造２１０であり、シンカー１４２の中央線から右のＩＧＢＴの部分はダイオード構造２１２である。ポリフィールドプレート１６２は、コレクタ１７０に電気的に短絡され、中央線の右側の部分を、基本的ＭＯＳＦＥＴ型構造がダイオードにおいて二重ＲＥＳＵＲＦ絶縁破壊電圧を実現するためだけに用いられるダイオードとする。Ｎ＋シンカー１４２又は中央線の左に形成されるＭＯＳＦＥＴ２１０におけるゲート１６０の存在は、電界においてあるレベルの低減を提供するよう高い絶縁破壊電圧を得るために必須である。ダイオード側での同じ原理は、正及び負の両側で等しい絶縁破壊電圧を提供する。
【００２５】
コレクタ１７０での電圧がエミッタ１５０での電圧よりも高くなる場合、ＩＧＢＴ１００を横切る逆バイアスが結果として得られる。コレクタ１７０での電圧がエミッタ１５０での電圧より高くなる実施形態において、ＩＧＢＴ１００のコレクタ・エミッタ逆ブロック電圧は、半導体領域１２０の第一の部分１２１と埋め込み半導体領域１１５との間の絶縁破壊電位、又は中央線２００から左の接合部１２４の絶縁破壊電位である。逆に、コレクタ１７０での電圧がエミッタ１５０での電圧より低くなる場合、ＩＧＢＴ１００を横切る順方向バイアスが結果として得られる。コレクタ１７０での電圧がエミッタ１５０での電圧より低くなる実施形態において、ＩＧＢＴ１００のコレクタ・エミッタ順方向阻止電圧は、半導体領域１２０の第一の部分１２１と埋め込み半導体領域１１５との間の絶縁破壊電位、又は中央線２００から右の接合部１２４の絶縁破壊電位である。
【００２６】
図２は、本発明の実施形態に従う半導体構成要素を製造する方法３００を示すフローチャートである。方法３００の第一のステップ３１０は、ｐ型単結晶シリコンなどの第一の導電型を有する半導体基板を提供する。例として、ステップ３１０の半導体基板３１０は、図１の半導体基板１１０に類似していてもよい。本明細書に記載される実施形態は導電型に特有なものであるが、当業者にとって、本デバイスを通じて行われる別の実施形態において、ｎ型ドーピングをｐ型ドーピングに置換できることは明らかである。
【００２７】
方法３００のステップ３２０は、半導体基板上に第一の導電型を有する半導体エピタキシャル層を被着することである。例として、半導体エピタキシャル層は、図１におけるｐ型半導体エピタキシャル層１１１に類似していてもよい。エピタキシャル層１１１は、１．０〜１０．０ミクロンの厚さを有するように被着される。好適な実施例におけるエピタキシャル層１１１は、ホウ素でドーピングされ、〜１０１５（１Ｅ１５）／ｃｍ３〜１０１６（１Ｅ１６）／ｃｍ３の範囲のドーピング濃度を有する。
【００２８】
方法３００のステップ３３０は、半導体エピタキシャル層に、更に任意に半導体基板に第二の導電型を有する埋め込み半導体領域を注入することである。例として、埋め込み半導体領域は、図１におけるｎ型埋め込み半導体領域１１５に類似していてもよく、埋め込み半導体領域１１５は、イオン注入により半導体構成要素の全活性化領域の下部に形成される半導体材料の連続層を備える。活性化領域は、次層の部分、第二の半導体領域、及び第三の半導体領域を備える。一実施形態において、図１の埋め込み半導体領域１１５は、アンチモンのイオン注入により形成され、〜（５×１０１８）５Ｅ１８／ｃｍ３〜（５×１０１９）５Ｅ１９／ｃｍ３の範囲のドーピング濃度を有する。
【００２９】
方法３００のステップ３４０は、イオン注入により、半導体エピタキシャル層に第一の導電型を有する第一の半導体領域と、第一の半導体領域上に形成され、第一の導電型を有する第二の半導体領域及び第二の導電型を有する第三の半導体領域とを形成することである。第一の半導体領域は、第三の半導体領域と埋め込み半導体領域との間に配置される。例として、第一の半導体領域は、図１のｐ型半導体領域１２０に類似していてもよく、第二の半導体領域は、図１のｐ型半導体領域１３０に類似していてもよい。一実施形態において、半導体領域１２０は、ホウ素のイオン注入により形成され、〜（１０１５）１Ｅ１５／ｃｍ３〜（５×１０１５）５Ｅ１５／ｃｍ３の範囲のドーピング濃度を有する。別の実施形態において、半導体領域１２０は、エピタキシャル層１１１外に形成される。一実施形態において、半導体領域１３０は、ホウ素のイオン注入により形成され、〜（１０１７）１Ｅ１７／ｃｍ３〜（１０１８）１Ｅ１８／ｃｍ３の範囲のドーピング濃度を有する。
【００３０】
更に別の例として、第三の半導体領域は、図１のｎ型半導体領域１４０に類似していてもよい。一実施形態において、半導体領域１４０は、リンのイオン注入により形成され、〜（１０１６）１Ｅ１６／ｃｍ３〜（１０１７）１Ｅ１７／ｃｍ３の範囲のドーピング濃度を有する。
【００３１】
ドーピング濃度を変えて第一の半導体領域内に部分を形成する別のステップを加えてもよい。このような部分は、図１の第二の半導体領域１３０の下方に形成される第一の部分１２１と、図１の第三の半導体領域１４０の下方に形成される第二の部分１２２とに類似していてもよい。第一の半導体領域１２０の第二の部分１２２のドーピング濃度は、第一の半導体領域１２０の第一の部分１２１のドーピング濃度よりも大きい。第二の部分１２２は、半導体領域１４０を形成する前にホウ素をイオン注入することにより形成してもよい。第一の部分１２１は、通常、半導体エピタキシャル層の一部をなす。
【００３２】
方法３００のステップ３５０は、高エネルギー鎖イオン注入によって、半導体領域１２０及び半導体領域１４０の内部に第二導電型を有するシンカー領域を形成することである。例として、シンカー領域は、図１のｎ型シンカー領域１４２に類似していてもよい。一実施形態において、シンカー領域１４２は、リンの高エネルギー鎖イオン注入によって形成され、〜（１０１７）１Ｅ１７／ｃｍ３〜（１０１９）１Ｅ１９／ｃｍ３の範囲のドーピング濃度を有する。
【００３３】
方法３００のステップ３６０は、一方の第二の半導体領域の内部に第一の導電型を有するエミッタと、他方の第二の半導体領域の内部に第一の導電型を有するコレクタとを形成することである。例として、エミッタは、図１のｐ型エミッタ１５０に類似していてもよい。更に別の例として、コレクタは、図１のｐ型コレクタ１７０に類似していてもよい。一実施形態において、エミッタ１５０及びコレクタ１７０は、ホウ素イオン注入によって形成され、〜（１０１９）１Ｅ１９／ｃｍ３〜（１０２０）１Ｅ２０／ｃｍ３の範囲のドーピング濃度を有する。
【００３４】
方法３００のステップ３７０は、エミッタが配置される第二の半導体領域内に第二の導電型を有する接触領域を形成することである。例として、接触領域は、図１のｎ型接触領域１９０に類似していてもよい。一実施形態において、接触領域１９０は、リンイオン及びヒ素イオンの少なくとも一方のイオン注入によって形成され、〜（１０１９）１Ｅ１９／ｃｍ３〜（１０２０）１Ｅ２０／ｃｍ３の範囲のドーピング濃度を有する。
【００３５】
方法５００のステップ３８０は、熱酸化又はシリコントレンチエッチング及び充填によって、第一の半導体領域上に複数の酸化領域を形成することである。例として、複数の酸化物領域の一つは、図１における酸化物領域１８０に類似していてもよい。別の酸化物領域は、図１の酸化物領域１９５に類似していてもよい。方法３００のステップ３９０は、一つの第二の半導体領域の少なくとも一部の上方と、一つの第三の半導体領域の少なくとも一部の上方とに第一のゲートを形成することである。例として、ゲートは、図１のゲート１６０に類似していてもよい。次に、ポリフィールドプレートは、第一の半導体領域、一つの第二の半導体領域の少なくとも一部、一つの第三の半導体領域の少なくとも一部、及び酸化物領域の少なくとも一部についてそれらの上方に形成される。例として、ポリフィールドプレートは、図１のポリフィールドプレート１６２に類似していてもよい。
【００３６】
ＩＧＢＴ１００は、両方向に阻止能力を要するインタフェースに連結する幾つかのデバイスモジュールの小型化を図ることのできる高性能パワー技術に基づく薄膜−エピタキシにおいて高い絶縁破壊電圧を備えた二方向性阻止能力を提供する。製作中に追加のマスクは必要とされない。ＩＧＢＴ１００は、隔離単一ＲＥＳＵＲＦ・ＩＧＢＴ、二重ＲＥＳＵＲＦ・ＩＧＢＴ、及び最先端の高性能パワー技術におけるＦＲＥＳＵＲＦ・ＩＧＢＴについてそれらの広い概念を備えている。
【００３７】
従って、横型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を備える半導体構成要素が提供される。その横型絶縁ゲートバイポーラトランジスタは、第一の導電型を有する半導体基板と、第二の導電型を有し、かつ半導体基板上に配置される埋め込み半導体領域と、第一の導電型を有し、かつ埋め込み半導体領域上に配置される複数の第一の半導体領域と、第一の導電型を有し、かつ第一の半導体領域上に配置される複数の第二の半導体領域と、第二の導電型を有し、かつ第一の半導体領域上に配置される複数の第三の半導体領域と、第二の導電型を有し、かつ複数の第一の半導体領域と複数の第三の半導体領域との間に配置されるシンカー領域であって、埋め込み半導体領域と複数の第三の半導体領域とを電気的に結合するシンカー領域と、第一の導電型を有し、かつ第二の半導体領域のうちの一つに配置されるエミッタと、第一の導電型を有し、かつ他の第二の半導体領域に配置されるコレクタと、コレクタが形成される第二のボディ領域の一部の上方と複数の第三の半導体領域の一つについてその一部の上方とに形成されるポリフィールドプレートであって、第三の半導体領域及び埋め込み半導体領域はコレクタ及びエミッタ間に印加される逆バイアス電位に応じて複数の第一の半導体領域を空乏化するポリフィールドプレートとを備える。各第一の半導体領域は、第一の部分及び第二の部分を備え、各第一の部分のドーピング濃度は、各第二の部分のドーピング濃度よりも低い。第二及び第三の半導体領域は、ＩＧＢＴの複数の活性化領域を形成する。埋め込み半導体領域は、複数の第一の半導体領域の全ての下方に連続する。ポリフィールドプレートは、コレクタと同じ電位に電気結合され、高い逆阻止能力を提供する。第一の導電型はＰ型であり、第二の導電型はＮ型である。
【００３８】
更に、ＩＧＢＴを備える半導体構成要素が提供される。ＩＧＢＴは、表面を有する半導体基板と、半導体基板の表面に半導体エピタキシャル層と、半導体エピタキシャル層内にＮ型埋め込み半導体領域と、半導体エピタキシャル領域内においてＮ型埋め込み半導体領域上方に複数のＰ型半導体領域と、半導体エピタキシャル層内において複数のＰ型半導体領域上に複数のＰ型ボディ領域と、半導体エピタキシャル層内において複数のＰ型半導体領域上に複数のＮ型ドリフト領域と、複数のＰ型半導体領域及び複数のＰ型ボディ領域間に配置されるＮ型シンカー領域であって、Ｎ型埋め込み半導体領域と複数のＮ型ドリフト領域とを電気結合するＮ型シンカー領域と、Ｐ型ボディ領域のうちの一つに配置されるＰ型エミッタ領域と、他のＰ型ボディ領域に配置されるＰ型コレクタ領域と、コレクタが形成されるＰ型ボディ領域の一部の上方とＮ型ドリフト領域の一部の上方とに形成されるポリフィールドプレートであって、複数のＰ型半導体領域はＩＧＢＴを横切って印加される逆バイアス電位に応じて空乏化されるポリフィールドプレートとを備える。半導体エピタキシャル層においてＮ型埋め込み半導体領域上にある各Ｐ型半導体領域は第一の部分及び第二の部分を備え、各第一の部分のドーピング濃度は各第二の部分のドーピング濃度よりも低い。複数のＰ型ボディ領域及び複数のＮ型ドリフト領域は、ＩＧＢＴの複数の活性化領域を形成する。Ｎ型埋め込み半導体領域の部分は、複数の第一の半導体領域の全ての下方に連続する。ポリフィールドプレートは、Ｐ型コレクタと同じ電位に電気結合され、高い逆阻止能力を提供する。
【００３９】
最後に、半導体構成要素を製造するための方法が提供される。半導体構成要素は、半導体基板上に半導体エピタキシャル層を備え、第一の導電型を有する複合基板を提供するステップと、エピタキシャル層に、第一の導電型を有する埋め込み半導体領域を形成するステップと、埋め込み半導体領域上に配置され、かつ第一の導電型を有する第一の半導体領域をエピタキシャル層に形成するステップと、第一の半導体領域上に配置された第一の導電型を有する複数の第二の半導体領域をエピタキシャル層に形成するステップと、第一の半導体領域上に配置された第二の導電型を有する第三の半導体領域をエピタキシャル層に形成するステップと、第一の半導体領域及び第三の半導体領域に配置されるシンカー領域を形成するステップであって、それによって、複数の第一の半導体領域と複数の第三の半導体領域とを規定するステップと、エピタキシャル層において第二の半導体領域の一つに第一の導電型を有するエミッタを配置するステップと、エピタキシャル層において他の第二の半導体領域に第一の導電型を有するコレクタを配置するステップと、コレクタが形成される第三の半導体領域の一部の上方と第三の半導体領域の一部の上方とにポリフィールドプレートを形成するステップとを備え、複数の第三の半導体領域及び埋め込み半導体領域は、複数の第二の半導体領域と複数の第三の半導体領域との間に印加される逆バイアス電位に応じて複数の第一の半導体領域を空乏化させる。第一の導電型はＰ型であり、第二の導電型はＮ型である。埋め込み半導体領域は連続層として形成される。前記方法は、更に、第一の部分及び第二の部分を規定するため各第一の半導体領域をドーピングするステップを含むことができ、各第一の部分の少なくとも実質的部分は、エピタキシャル層において複数の第二の半導体領域の一つの下方に形成され、各第二の部分の少なくとも実質的部分は、エピタキシャル層において複数の第三の半導体領域の一つの下方に形成され、各第一の部分のドーピング濃度は各第二の部分のドーピング濃度よりも低い。ポリフィールドプレートはコレクタに電気結合され、前記ポリフィールドプレートは高い逆阻止能力を提供する。
【００４０】
前述の詳細な説明において、複数の例示的実施形態を示してきたが、当然のことながら、更に別の変形例が存在することは明らかである。例示の実施形態は一例にすぎず、あらゆる場合も本発明の範囲、適用性、又は構成を制限しないこともまた明らかである。むしろ、前述の詳細な説明は、当業者に例示的実施形態を実行するための便利な指針を提供する。当然のことながら、添付の特許請求の範囲とその法的等価物に示される本発明の範囲から逸脱せずに、構成要素の機能と配置とに種々の変更を加えることはできる。
【００４１】
更に、利点、他の優位性と問題の解決策を具体的実施形態に関して上述してきた。利点、優位性、問題の解決策、及び任意の利点、優位性、又は解決策を生じさせるか、又はより顕著にする任意の構成要素は、何れか又は全ての請求項の重要な、必須な、又は本質的な特徴か構成要素であるとして解釈してはならない。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に従うトランジスタのうちの一部の断面図。
【図２】本発明の実施形態に従う半導体構成要素の製造方法を例示するフローチャート。
【図１】
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【図２】
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