(57)【要約】  撮像装置は、別個の行デコーダにより制御され得る、ピクセルの２つのパネル（即ち、撮像装置のピクセルの行が２つのパネルに分割されている）を有する。このデュアルパネル構造は、撮像装置のフレーム率を改善するために、ピクセル読み出し及び列読み出しの動作をパイプライン化することを可能にする。このデュアルパネル構造は、標準ピクセル構成、共有列構成及び／又は共有行及び列構成を用いることが出来る。
2008506341.tif 000002
【特許請求の範囲】
【請求項１】
各々複数の行及び列で編成された第１パネル及び第２パネルを有するピクセルアレイと、
前記第１パネルの行に接続された第１行デコーダと、
前記第２パネルの行に接続された第２行デコーダと、を備え、
前記第１行デコーダ及び前記第２行デコーダは前記第１パネル及び前記第２パネル内の行をそれぞれ、独立して起動するように構成されており、
さらに、
前記第１パネル及び前記第２パネルの列に接続されたサンプリング及びホールド回路と、
前記サンプリング及びホールド回路に接続された列デコーダと、を備え、
前記列デコーダは、前記第１パネル及び前記第２パネルからのピクセル読み出し及び保存された信号の列読み出しをパイプライン化するように前記サンプリング及びホールド回路をアドレス指定するよう制御される、撮像装置。
【請求項２】
それぞれの行の前記ピクセルが組に編成され、
それぞれの組が、読み出し回路及びそれぞれの出力ラインを共有する、請求項１に記載の装置。
【請求項３】
前記出力ラインと前記サンプリング及びホールド回路との間に接続された複数のマルチプレクサを更に備える、請求項２に記載の装置。
【請求項４】
それぞれの行の前記ピクセルが組に編成され、
第１行内のピクセルのそれぞれの組が、隣接する行内のピクセルの組と関連して、その関連した組と読み出し回路及びそれぞれの出力ラインを共有する、請求項１に記載の装置。
【請求項５】
前記出力ラインと前記サンプリング及びホールド回路との間に接続された複数のマルチプレクサを更に備える、請求項４に記載の装置。
【請求項６】
前記列デコーダは、前記第１パネル内の列に対応する第１アドレスを前記サンプリング及びホールド回路に提供する、請求項１に記載の装置。
【請求項７】
前記列デコーダは、前記第２パネル内の列に対応する第２アドレスを前記サンプリング及びホールド回路に提供する、請求項６に記載の装置。
【請求項８】
前記保存された信号は、前記第１パネル及び前記第２パネルからのリセット信号及びピクセル信号を備える、請求項１に記載の装置。
【請求項９】
前記ピクセルは、ＣＭＯＳ撮像ピクセルである、請求項１に記載の装置。
【請求項１０】
各々複数の行及び列で編成された、ピクセルの第１パネル及び第２パネルと、
前記第１パネルの行を起動するための第１の手段と、
前記第２パネルの行を起動するための第２の手段と、を備え、
前記第１の手段及び前記第２の手段は、前記第１パネル及び前記第２パネル内の行をそれぞれ独立して起動し、
さらに、
前記第１パネル及び前記第２パネルからの信号をサンプリングし、保持するためのサンプリング及びホールド手段と、
ピクセル読み出し及び列読み出しの動作をパイプライン化するように前記サンプリング及びホールド手段を制御するための手段と、を備える撮像装置。
【請求項１１】
それぞれの行の前記ピクセルが組に編成され、
それぞれの組が、読み出し回路及びそれぞれの出力ラインを共有する、請求項１０に記載の装置。
【請求項１２】
前記出力ラインと前記サンプリング及びホールド回路との間に接続された複数のマルチプレクサを更に備える、請求項１１に記載の装置。
【請求項１３】
それぞれの行の前記ピクセルが組に編成され、
第１行内のピクセルのそれぞれの組が、隣接する行内のピクセルの組と関連して、その関連した組と読み出し回路及びそれぞれの出力ラインを共有する、請求項１０に記載の装置。
【請求項１４】
前記出力ラインと前記サンプリング及びホールド回路との間に接続された複数のマルチプレクサを更に備える、請求項１３に記載の装置。
【請求項１５】
前記制御手段は列デコーダを備え、
前記列デコーダは、前記第１パネル内の列に対応する第１アドレスを前記サンプリング及びホールド手段に提供する、請求項１０に記載の装置。
【請求項１６】
前記列デコーダは、前記第２パネル内の列に対応する第２アドレスを前記サンプリング及びホールド手段に提供する、請求項１５に記載の装置。
【請求項１７】
各々複数の行及び列で編成された少なくとも２つの、ピクセルのパネルと、
前記パネルからのピクセルの行の読み出しをもたらすためのパイプライン読み出し回路と、
を備えてなる撮像装置。
【請求項１８】
処理器と、
前記処理器に組み合わされた撮像装置と、を備え、
前記撮像装置は、
各々複数の行及び列で編成された第１パネル及び第２パネルを有するピクセルアレイと、
前記第１パネルの行に接続された第１行デコーダと、
前記第２パネルの行に接続された第２行デコーダと、を備え、
前記第１行デコーダ及び前記第２行デコーダは前記第１パネル及び前記第２パネル内の行をそれぞれ、独立して起動するように構成されており、
さらに、
前記第１パネル及び前記第２パネルの列に接続されたサンプリング及びホールド回路と、
前記サンプリング及びホールド回路に接続された列デコーダと、を備え、
前記列デコーダは、前記第１パネル及び前記第２パネルからのピクセル読み出し及び保存された信号の列読み出しをパイプライン化するように前記サンプリング及びホールド回路をアドレス指定するよう制御される、処理システム。
【請求項１９】
それぞれの行の前記ピクセルが組に編成され、
それぞれの組が、読み出し回路及びそれぞれの出力ラインを共有する、請求項１８に記載のシステム。
【請求項２０】
前記出力ラインと前記サンプリング及びホールド回路との間に接続された複数のマルチプレクサを更に備える、請求項１９に記載のシステム。
【請求項２１】
それぞれの行の前記ピクセルが組に編成され、
第１行内のピクセルのそれぞれの組が、隣接する行内のピクセルの組と関連して、その関連した組と読み出し回路及びそれぞれの出力ラインを共有する、請求項１８に記載のシステム。
【請求項２２】
前記出力ラインと前記サンプリング及びホールド回路との間に接続された複数のマルチプレクサを更に備える、請求項２１に記載のシステム。
【請求項２３】
前記列デコーダは、前記第１パネル内の列に対応する第１アドレスを前記サンプリング及びホールド回路に提供する、請求項１８に記載のシステム。
【請求項２４】
前記列デコーダは、前記第２パネル内の列に対応する第２アドレスを前記サンプリング及びホールド回路に提供する、請求項２３に記載のシステム。
【請求項２５】
前記保存された信号は、前記第１パネル及び前記第２パネルからのリセット信号及びピクセル信号を備える、請求項１８に記載のシステム。
【請求項２６】
前記ピクセルは、ＣＭＯＳ撮像ピクセルである、請求項１８に記載のシステム。
【請求項２７】
処理器と、
前記処理器に組み合わされた撮像装置と、を備え、
前記撮像装置は、
各々複数の行及び列で編成された、ピクセルの第１パネル及び第２パネルと、
前記第１パネルの行を起動するための第１の手段と、
前記第２パネルの行を起動するための第２の手段と、を備え、
前記第１の手段及び前記第２の手段は、前記第１パネル及び前記第２パネル内の行をそれぞれ独立して起動し、
さらに、
前記第１パネル及び前記第２パネルからの信号をサンプリングし、保持するためのサンプリング及びホールド手段と、
ピクセル読み出し及び列読み出しの動作をパイプライン化するように前記サンプリング及びホールド手段を制御するための手段と、を備える処理システム。
【請求項２８】
処理器と、
前記処理器に組み合わされた撮像装置と、を備え、
前記撮像装置は、
各々複数の行及び列で編成された少なくとも２つの、ピクセルのパネルと、
前記パネルからのピクセルの行の読み出しをもたらすためのパイプライン読み出し回路と、を備える処理システム。
【請求項２９】
ピクセルの第１パネル内の第１ピクセルから信号を読み出す工程と、
ピクセルの第２パネル内の第２ピクセルから信号を読み出す工程と、
前記パネル内のそれぞれの列から保存された信号を出力する工程と、を備え、
前記読み出し工程と前記出力工程とはパイプライン化されている、撮像装置の作動方法。
【請求項３０】
前記第１ピクセルから信号を読み出す工程は、
前記第１ピクセルからリセット信号を読み出す工程と、
前記第１ピクセルからピクセル信号を読み出す工程と、を備える、請求項２９に記載の方法。
【請求項３１】
前記第２ピクセルから信号を読み出す工程は、
前記第２ピクセルからリセット信号を読み出す工程と、
前記第２ピクセルからピクセル信号を読み出す工程と、を備える、請求項３０に記載の方法。
【請求項３２】
前記第１パネルの前記第１ピクセルは、組に編成され、
前記第１ピクセルから信号を読み出す工程は、
前記第１ピクセルの各組の第１のピクセルからリセット信号を読み出す工程と、
前記第１ピクセルの各組の第２のピクセルからリセット信号を読み出す工程と、
前記第１ピクセルの各組の第１のピクセルからピクセル信号を読み出す工程と、
前記第１ピクセルの各組の第２のピクセルからピクセル信号を読み出す工程と、を備える、請求項２９に記載の方法。
【請求項３３】
前記第２パネルの前記第２ピクセルは、組に編成され、
前記第２ピクセルから信号を読み出す工程は、
前記第２ピクセルの各組の第１のピクセルからリセット信号を読み出す工程と、
前記第２ピクセルの各組の第２のピクセルからリセット信号を読み出す工程と、
前記第２ピクセルの各組の第１のピクセルからピクセル信号を読み出す工程と、
前記第２ピクセルの各組の第２のピクセルからピクセル信号を読み出す工程と、を備える、請求項２９に記載の方法。
【請求項３４】
ピクセルの第１パネルと関連する第１ピクセルの現在の行から信号を読み出す工程と、
ピクセルの第２パネルと関連する第２ピクセルの直前の行から保存された信号を読み出す工程と、
第２ピクセルの現在の行から信号を読み出す工程と、
第１ピクセルの現在の行から保存された信号を出力する工程と、
第１ピクセルの次の行から信号を読み出す工程と、
第２ピクセルの現在の行から保存された信号を出力する工程と、を備える、撮像装置の作動方法。
【請求項３５】
少なくとも２つのパネル内でピクセルアレイを製造する工程と、
前記パネルに組み合わされた読み出し回路を製造する工程と、を備え、
前記読み出し回路は、前記パネルのパイプライン化された読み出しを可能にするものである、撮像装置の統合方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、撮像装置に関するものである。特に、本発明は、撮像装置内のデュアルパネルピクセル読み出し装置に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ撮像装置回路は、ピクセルセルの焦点面アレイを有し、それぞれのセルは光センサ即ち例えば、光によって発生した電荷を基板の下層部内に蓄積するために基板上を覆う光ゲート、光導電体、又は光ダイオードを有する。それぞれのピクセルセルは読み出し回路を有し、その読み出し回路は、基板内に形成された出力用電界効果トランジスタと、基板上に形成されて出力トランジスタのゲートと接続された電荷貯蓄領域とを少なくとも有する。電荷貯蓄領域は、浮動拡散領域として構成することも出来る。それぞれのピクセルは、電荷を光センサーから貯蓄領域まで移動させるためのトランジスタのような１つの電子装置と、電荷を移動させる前にその貯蓄領域を所定の電荷レベルにリセットするための１つの装置、通常はトランジスタとを少なくとも有することが出来る。
【０００３】
ＣＭＯＳ撮像装置（imager：イメージャ）において、ピクセルセルの能動素子は、所要機能即ち、（１）光子から電荷への変換、（２）画像電荷の蓄積、（３）貯蓄領域への電荷の移動に先立つ貯蓄領域の既知の状態へのリセット、（４）電荷の増幅を伴う貯蓄領域への電荷の移動、（５）読み出しのためのピクセルの選択、そして（６）ピクセルの電荷を示す信号の出力及び増幅を実行する。光電荷が初期電荷蓄積領域から貯蓄領域まで移動する際に、光電荷を増幅することが出来る。貯蓄領域の電荷は、通常、ソースフォロワー出力トランジスタによりピクセル出力電圧に変換する。
【０００４】
上記の型のＣＭＯＳ撮像装置は、例えば、マイクロンテクノロジー社に譲渡された米国特許第6,140,630号、米国特許第6,376,868号、米国特許第6,310,366号、米国特許第6,326,652号、米国特許第6,140,630号、米国特許第6,204,524号、そして米国特許第6,333,205号に記述されるような一般的に公知のものであり、それらは参照することで本願明細書に全体的に組み込まれている。
【０００５】
図１は、従来のＣＭＯＳ撮像装置１０の一部を例示したものである。例示した撮像装置１０は、ピクセル出力ライン３２によって列サンプリング及びホールド回路４２に接続されたピクセルアレイ２０を有する。撮像装置１０はまた、行デコーダ及びドライバ４０と、列デコーダ４４と、読み出しプログラマブル利得増幅器（PGA）５０と、アナログ・デジタル変換器（ADC）５５と、画像処理器６０と、制御回路７０とを有する。
【０００６】
制御回路７０の制御の下で、１つの行のピクセル２０と接続された行ラインRLが、行デコーダ及びドライバ４０により選択的に起動される。起動された行内のそれぞれのピクセル２０は、対応するピクセル出力ライン３２に順次リセット信号Vrst及びピクセル信号Vsigを出力するが、出力はこの通りの順序でなくても構わない。列サンプリング及びホールド回路４２は、列デコーダ４４による選択に従ってリセット信号Vrst及びピクセル信号Vsigをサンプリングし、保持し、そして増幅器５０へ出力する。増幅器５０により、差分信号（Vrst−Vsig）が作り出される。その差分信号は、アナログ・デジタル変換器５５によってデジタル化される。アナログ・デジタル変換器５５は、そのデジタル化したピクセル信号を画像処理器６０に供給し、画像処理器６０は、デジタル画像出力を形成する。
【０００７】
このようにして、行内の全てのピクセル２０が読み出されて、列サンプリング及びホールド回路４２内に入力され、そして更なる処理のためにサンプリング及びホールド回路４２からそれぞれの列が連続的に（又は順次に）読み出される。ピクセルの読み出し及び連続的な列の読み出しの典型的なタイミング図を、図２に例示する。図２から判るように、行処理時間trはtp＋tcrに等しい。ここで、tpはピクセル２０からリセット信号Vrst及びピクセル信号Vsigを読み出す時間であり、tcrは列読み出し時間（即ち、連続的な方法でそれぞれの列を読み出すための合計時間）である。撮像装置のフレーム率（アレイ全体を読み出すために必要な時間の逆数）は、行処理時間trに依存する。撮像装置のフレーム率は改善することが望ましい。もしもtpが６μ秒で、tcrが４２．６７μ秒である場合（例えば、４８Mhzで２０４８列の場合）、行処理時間trは４８．６７μ秒である。
【０００８】
従って、撮像装置のフレーム率が改善されるように、行処理時間を減少させることが所望されている。
【発明の開示】
【０００９】
本発明は、行処理時間が減少してフレーム率が改善された撮像装置を提供する。
【００１０】
本発明の様々な例示的実施態様は、別個の行デコーダによって制御され得る、ピクセルの２つのパネル（即ち、撮像装置のピクセルの行が２つに分離されている）を有する撮像装置を提供する。このデュアルパネル構造は、ピクセル読み出し及び列読み出し動作をパイプライン化することで、撮像装置のフレーム率を改善することを可能とする。このデュアルパネル構造は、標準ピクセル構成、共有列構成及び／又は共有行及び列構成を用いることが出来る。
【００１１】
上述した本発明の利点及び特徴、並びに本発明の他の利点及び特徴は、添付した図面に関連した以下の例示的な実施態様の詳細な説明からより明らかになる。
【発明の詳細な説明】
【００１２】
同様の参照番号が同様の要素を示している添付図面に関して、図３は共有ピクセル構造を有する撮像装置１１０を示す。即ち、同じ行内の２つの隣接するピクセル１２０ａ，１２０ｂが、それらのピクセルのリセット信号及びピクセル信号が同じ列のピクセル出力ライン１３２に出力され得るように、読み出し回路を共有する。これは、ピクセル１２０ａ，１２０ｂのフィルファクタ（fill factor）を改善するために行われるが、図４に関して以下に議論されるように、それは行処理時間は改善しない。
【００１３】
図示の撮像装置１１０は、マルチプレクサ（多重化回路）１３４によりピクセル出力ライン１３２に接続された列サンプリング及びホールド回路１４２を有する。マルチプレクサ１３４は、それぞれのピクセル１２０ａ，１２０ｂからの信号が列サンプリング及びホールド回路１４２内の適切な回路によってサンプリングされ、保持されることを確実ならしめることを要求される。撮像装置１１０はまた、行デコーダ及びドライバ１４０と、列デコーダ１４４と、読み出しプログラマブル利得増幅器（PGA）１５０と、アナログ信号をデジタル信号に変換するアナログ・デジタル変換器（ADC）１５５と、画像処理器（image processor）１６０と、制御回路１７０とを有する。
【００１４】
制御回路１７０の制御の下で、１つの行のピクセル１２０ａ，１２０ｂに接続された行ラインRLが、行デコーダ及びドライバ１４０により選択的に及び順次に起動される。起動された行内の各組のピクセル１２０ａ，１２０ｂは、（適切な、別個のリセット読み出し工程及びピクセル読み出し工程で）対応するピクセル出力ライン１３２にリセット信号Vrst及びピクセル信号Vsigを出力する。マルチプレクサ１３４は、列サンプリング及びホールド回路１４２がピクセル１２０ａ，１２０ｂからのリセット信号Vrst及びピクセル信号Vsigを正しい順序で入力することを確実ならしめる。
【００１５】
列サンプリング及びホールド回路１４２は、デコーダ１４４による選択に従って、リセット信号Vrst及びピクセル信号Vsigをサンプリングし、保持し、そして増幅器１５０へ出力する。増幅器１５０により、差分信号（Vrst−Vsig）が作り出される。この差分信号は、アナログ・デジタル変換器１５５によってデジタル化される。アナログ・デジタル変換器１５５は、そのデジタル化したピクセル信号を画像処理器１６０に供給し、画像処理器１６０は、そのピクセル信号からデジタル画像出力を形成する。
【００１６】
このようにして、行内の全ての組のピクセル１２０ａ，１２０ｂが読み出されて、列サンプリング及びホールド回路１４２に入力され、そして更なる処理のために、サンプリング及びホールド回路１４２からそれぞれの列が連続的に（又は順次に）読み出される。撮像装置１１０のピクセル読み出し及び連続的な列読み出しの典型的なタイミング図を、図４に例示する。図４から判るように、行処理時間trは、ta＋tb＋tcrに等しい。ここで、taは第１ピクセル１２０ａからのリセット信号Vrst及びピクセル信号Vsigを読み出すための時間であり、tbは第２ピクセル１２０ｂからのリセット信号Vrst及びピクセル信号Vsigを読み出すための時間であり、tcrは列読み出し時間（即ち、連続的な方法でそれぞれの列を読み出すための合計時間）である。もしもtaが６μ秒で、tbが６μ秒で、trcが４２．７６秒である場合（例えば、４８Mhzで２０４８列の場合）、行処理時間trは５４．６７μ秒である。
【００１７】
かくしてフィルファクタは改善されたが、撮像装置１１０（図３）の行処理時間は増加し、それによって撮像装置１１０のフレーム率は減少した。この結果は、第１及び第２のピクセル１２０ａ，１２０ｂの連続的な読み出しの後に、連続的な列読み出し動作が続くことから生じる。撮像装置１１０が改善されたフィルファクタを維持しつつ、行処理時間及びフレーム率も改善されるように、撮像装置１１０を改善することが所望されている。
【００１８】
撮像装置１１０のフレーム率がピクセル読み出しための時間の増加に鈍感になるようにするために、ピクセル読み出しと列読み出しとを連続的に生じさせるよりもそれらの順序をパイプライン化することが提案されている。既存のパイプライン構造は、１つの列に対して更なるサンプリング及びホールド回路を必要とする。この列の複雑性の増加は更なるチップ領域を必要とし、それは好ましくない。
【００１９】
これらの構造はまた、増幅器出力に貯蓄コンデンサーを備える列並列ゲイン回路をも有する。その動作中には、信号が増幅された後、それに続くアナログ・デジタル変換工程が実行される。この変換中、サンプリング及びホールド回路は、ゲイン回路に先立ってピクセルの次の行を読み出すことが出来る。このようにして、アナログ・デジタル変換器により、パイプライン化したピクセル読み出しが可能になる。残念なことに、連続的な行読み出しとアナログ・デジタル変換器とでは、現行のサンプルリングした行が完全に読み出されるまで、読み出されるピクセルの次の行は処理され得ない。このように、既存のパイプライン化構造は好ましくない。
【００２０】
図５は、本発明の例示的な一実施態様に従って構成されたＣＭＯＳ撮像装置２１０を示す。図示の撮像装置２１０は、列回路の複雑性及び使用する領域を増すことなしに行処理時間及びフレーム率を改善するために、独自の構造及びパイプライン化を使用する。図示の撮像装置２１０は、第１パネル２１２ａ及び第２パネル２１２ｂからなるデュアルパネルピクセルアレイ２１２と、ピクセル読み出し及び列読み出しがパイプライン化され得るような方法でパネルを動作させるための別個の専用の行デコーダ及びドライバ２４０ａ、２４０ｂとを使用する（図６に関して以下により詳しく記述する）。
【００２１】
図示の撮像装置２１０は、共有ピクセル構造を備える。即ち、同じ行の２つの隣接するピクセル２２０ａ，２２０ｂが、それらのピクセルのリセット信号及びピクセル信号が同じ列ピクセル出力ライン２３２に出力され得るように、読み出し回路を共有する。これは、ピクセル２２０ａ，２２０ｂのフィルファクタを改善するために行われる。撮像装置２１０はまた、マルチプレクサ２３４によってピクセル出力ライン２３２に接続された列サンプリング及びホールド回路２４２を有する。マルチプレクサ２３４は、それぞれのピクセル２２０ａ，２２０ｂからのVrst信号及びVsig信号が、列サンプリング及びホールド回路２４２内の適切な回路によってサンプリングされ、保持されることを確実ならしめる。撮像装置２１０はまた、列デコーダ２４４と、読み出しプログラマブル利得増幅器（PGA）２５０と、アナログ・デジタル変換器（ADC）２５５と、画像処理器２６０と、制御回路２７０とを有する。
【００２２】
列デコーダ２４４は、第１パネル２１２ａ及び第２パネル２１２ｂと関連する列をアドレス指定するための列アドレスを生成する。列サンプリング及びホールド回路２４２はまた、第１パネル２１２ａ及び第２パネル２１２ｂのための別個の制御を備える。
【００２３】
制御回路２７０の制御の下で、第１パネル２１２ａ内の１つの行のピクセル２２０ａ，２２０ｂと接続された行ラインRLaは、第１行デコーダ及びドライバ２４０ａによって選択的に起動される。起動された行内の各組（対）のピクセル２２０ａ，２２０ｂは、（適切な別個のリセット読み出し工程及びピクセル読み出し工程で）対応するピクセル出力ライン２３２上にリセット信号Vrst及びピクセル信号Vsigを出力する。マルチプレクサ２３４は、列サンプリング及びホールド回路２４２が第１ピクセル２２０ａからのリセット信号Vrstを入力し、続いてその組（対）の第１ピクセル２２０ａからのピクセル信号Vsigを入力することを確実ならしめる。次いでマルチプレクサ２３４は、列サンプリング及びホールド回路２４２がその組（対）の第２ピクセル２２０ｂからのリセット信号Vrstを入力し、続いてその組（対）の第２ピクセル２２０ｂからのピクセル信号Vsigを入力することを確実ならしめる。
【００２４】
同様にして、制御回路２７０の制御の下で、第２パネル２１２ｂ内の１つの行のピクセル２２０ａ，２２０ｂと接続された行ラインRLbは、第２行デコーダ及びドライバ２４０ｂにより選択的に起動される。起動された行内の各組（対）のピクセル２２０ａ，２２０ｂは、（適切な別個のリセット読み出し工程及びピクセル読み出し工程で）対応するピクセル出力ライン２３２上にリセット信号Vrst及びピクセル信号Vsigを出力する。マルチプレクサ２３４は、列サンプリング及びホールド回路２４２が、はじめに第１ピクセル２２０ａからのリセット信号Vrstを入力し、続いてその組（対）の第１ピクセル２２０ａからのピクセル信号Vsigを入力することを確実ならしめる。次いでマルチプレクサ２３４は、列サンプリング及びホールド回路２４２がその組（対）の第２ピクセル２２０ｂからのリセット信号Vrstを入力し、続いてその組（対）の第２ピクセル２２０ｂからのピクセル信号Vsigを入力することを確実ならしめる。
【００２５】
列サンプリング及びホールド回路２４２は、第１パネル２１２ａ及び第２パネル２１２ｂからのリセット信号Vrst及びピクセル信号Vsigをサンプリングし、保持し、そして増幅器２５０へ出力する（図６に関して以下に記述する）。増幅器２５０により、差分信号（Vrst−Vsig）が作り出される。この差分信号は、アナログ・デジタル変換器２５５によりデジタル化される。アナログ・デジタル変換器２５５は、そのデジタル化したピクセル信号を画像処理器２６０に供給し、画像処理器２６０は、そのピクセル信号からデジタル画像出力を形成する。
【００２６】
図６を参照して、本発明のピクセル読み出し及び列読み出し動作が生ずるパイプライン化の方法の一例を説明する。ピクセルの現在の行ROW（N）が読み出される際、はじめに第２パネルのピクセルが読み出され、それと同時に、前の行ROW（N−１）からの、第１パネルからの保管された信号の列読み出しが実行される。一旦第２パネルのピクセル信号が読み出されると、現在の行ROW（N）の、第１パネルのピクセルが読み出され、それと同時に、現在の行ROW（N）からの、第２パネルからの保管された信号の列読み出しが実行される。その後、次の行ROW（N＋１）の、第２パネルのピクセルの読み出しが実行される際、行ROW（N）の、第１パネルからの保管された信号の列読み出しが実行される。かくして、図６から判るように、行処理時間trは列読み出し時間tcrにまで削減されており、このことは他の撮像装置の行処理時間を越えた大幅な改善となる。もしもtcrが４２．６７μ秒である場合（例えば４８Mhzで２０４８行の場合）、行処理時間trは４２．６７μ秒である。この行処理時間trの削減が、本発明の撮像装置２１０のフレーム率の改善をもたらす。
【００２７】
図７は、本発明の他の例示的な一実施態様に従って構成されたＣＭＯＳ撮像装置３１０を示す図である。図示の撮像装置３１０は、列回路の複雑性及び使用する領域を増すことなしに行処理時間及びフレーム率を改善するために、独自のデュアルパネルアレイ３１２の構造及びパイプライン化を使用する。図示の撮像装置３１０は、第１パネル３１２ａ及び第２パネル３１２ｂからなるデュアルパネルアレイ３１２と、ピクセル読み出し及び列読み出しがパイプライン化され得るような方法でパネルを動作させるための別個の専用の行デコーダ及びドライバ３４０ａ，３４０ｂとを使用する。図示の実施態様においては撮像装置３１０は、図１に示す従来の非共有ピクセル構造を使用したパネル３１２ａ，３１２ｂを有する。撮像装置３１０が、デュアルパネルアレイ３１２と、それぞれの行デコーダ及びドライバ３４０ａ，３４０ｂと、パイプライン化とを使用することで、図６に示すように、撮像装置３１０の行処理時間及びフレーム率が改善されるということは、注目すべきである。
【００２８】
図示の撮像装置３１０はまた、ピクセル出力ライン３３２によってピクセル３２０のそれぞれの列に接続された列サンプリング及びホールド回路３４２を有する。ピクセルのそれぞれの列が、それ自身の出力回路及びピクセル出力ライン３３２を備えるので、マルチプレクサは必要とされない。撮像装置３１０はまた、列デコーダ３４４と、読み出しプログラマブル利得増幅器（PGA）３５０と、アナログ・デジタル変換器（ADC）３５５と、画像処理器３６０と、制御回路３７０とを有する。
【００２９】
列デコーダ３４４は、第１パネル３１２ａと関連する列及び第２パネル３１２ｂと関連する列をアドレス指定するための列アドレスを生成する。また列サンプリング及びホールド回路３４２は、第１パネル３１２ａ及び第２パネル３１２ｂのための別個の制御を備える。
【００３０】
制御回路３７０の制御の下で、第１パネル３１２ａ内の１つの行のピクセル３２０に接続された行ラインRLaは、第１行デコーダ及びドライバ３４０ａによって選択的に起動される。起動された行内のそれぞれのピクセル３２０は、（適切な別個のリセット読み出し工程及びピクセル読み出し工程で）対応するピクセル出力ライン３３２上にそのピクセルのリセット信号Vrst及びピクセル信号Vsigを出力する。
【００３１】
制御回路３７０の制御の下で、第２パネル３１２ｂ内の１つの行のピクセル３２０に接続された行ラインRLbは、第２行デコーダ及びドライバ３４０ｂによって選択的に起動される。起動された行内のそれぞれのピクセル３２０は、（適切な別個のリセット工程及びピクセル読み出し工程で）対応するピクセル出力ライン３３２上にそのピクセルのリセット信号Vrst及びピクセル信号Vsigを出力する。
【００３２】
列サンプリング及びホールド回路３４２は、図６に関して上述したように、第１パネル３１２ａ及び第２パネル３１２ｂからのリセット信号Vrst及びピクセル信号Vsigをサンプリングし、保持し、そして増幅器３５０に出力する。増幅器３５０により、差分信号（Vrst−Vsig）が作り出される。この差分信号は、アナログ・デジタル変換器３５５によってデジタル化される。アナログ・デジタル変換器３５５は、そのデジタル化したピクセル信号を画像処理器３６０に供給し、画像処理器３６０は、そのピクセル信号からデジタル画像出力を形成する。
【００３３】
図８は、本発明の更に他の例示的な一実施態様に従って構成されたＣＭＯＳ撮像装置４１０の図である。図示の撮像装置４１０は、列回路の複雑性及び使用する領域を増すことなしに行処理時間及びフレーム率を改善するために、独自の構造及びパイプライン化を使用する。図示の撮像装置４１０は、第１パネル４１２ａ及び第２パネル４１２ｂからなるデュアルパネルアレイ４１２と、ピクセル読み出し及び列読み出しがパイプライン化され得るような方法でパネルを動作させるための別個の専用の行デコーダ及びドライバ４４０ａ，４４０ｂとを使用する。
【００３４】
図示の撮像装置４１０は、これもマイクロンテクノロジー社に譲渡された米国特許出願番号10/721,190及び米国特許出願番号10/721,191の出願に開示された構造の１つの如き組合せ型共有行及び列ピクセル読み出し構造を備えており、それらの開示は、参照することで本願明細書に全体的に組み込まれている。即ち、１つの行内の２つの隣接するピクセル４２０ａ，４２０ｂ及び、隣接する行内の２つの隣接するピクセル４２０ｃ，４２０ｄが、それらのピクセルのリセット信号及びピクセル信号が同じ列ピクセル出力ライン４３２に出力され得るように、読み出し回路を共有する。これは、ピクセル４２０ａ，４２０ｂ，４２０ｃ，４２０ｄのフィルファクタを改善するために行われる。撮像装置４１０はまた、マルチプレクサ４３４によってピクセル出力ライン４３２に接続された列サンプリング及びホールド回路４４２を有する。マルチプレクサ４３４は、それぞれのピクセル４２０ａ，４２０ｂ，４２０ｃ，４２０ｄからの信号が列サンプリング及びホールド回路４４２内の適切な回路によってサンプリングされ、保持されることを確実ならしめることを要求される。撮像装置４１０はまた、列デコーダ４４４と、読み出しプログラマブル利得増幅器（PGA）４５０と、アナログ・デジタル変換器（ADC）４５５と、画像処理器４６０と、制御回路４７０とを有する。
【００３５】
列デコーダ４４４は、第１パネル４１２ａと関連する列及び第２パネル４１２ｂと関連する列をアドレス指定するために列アドレスを生成する。本発明の他の実施態様と同様に、列サンプリング及びホールド回路４４２はまた、第１パネル４１２ａ及び第２パネル４１２ｂのための別個の制御を備える。
【００３６】
制御回路４７０の制御の下で、第１パネル４１２ａ内の１つの行のピクセル４２０ａ、４２０ｂと接続された行ラインRLaは、第１行デコーダ及びドライバ４４０ａによって選択的に起動される。起動された行内の各組のピクセル４２０ａ，４２０ｂは、（適切な別個のリセット読み出し工程及びピクセル読み出し工程で）対応するピクセル出力ライン４３２上にリセット信号Vrst及びピクセル信号Vsigを出力する。第１パネル４１２ａ内の隣接する行のピクセル４２０ｃ，４２０ｄと接続された行ラインRLaは、第１行デコーダ及びドライバ４４０ａによって選択的に起動される。起動された隣接する行内の各組のピクセル４２０ｃ，４２０ｄも、（適切な別個のリセット読み出し工程及びピクセル読み出し工程で）対応するピクセル出力ライン４３２上にリセット信号Vrst及びピクセル信号Vsigを出力する。
【００３７】
同様にして、制御回路４７０の制御の下で、第２パネル４１２ｂ内の１つの行のピクセル４２０ａ，４２０ｂと接続された行ラインRLbは、第２行デコーダ及びドライバ４４０ｂによって選択的に起動される。起動された行内の各組のピクセル４２０ａ，４２０ｂは、（適切な別個のリセット読み出し工程及びピクセル読み出し工程で）対応するピクセル出力ライン４３２上にリセット信号Vrst及びピクセル信号Vsigを出力する。第２パネル４１２ｂ内の隣接する行のピクセル４２０ｃ，４２０ｄと接続された行ラインRLbは、第２行デコーダ及びドライバ４４０ｂにより選択的に起動される。起動された隣接する行内の各組のピクセル４２０ｃ，４２０ｄも、（適切な別個のリセット読み出し工程及びピクセル読み出し工程で）対応するピクセル出力ライン４３２上にリセット信号Vrst及びピクセル信号Vsigを出力する。
【００３８】
列サンプリング及びホールド回路４４２は、図６に関して上述したようにパイプライン化した方法で、第１パネル４１２ａ及び第２パネル４１２ｂからのリセット信号Vrst及びピクセル信号Vsigをサンプリングし、維持し、そして増幅器４５０に出力する。増幅器４５０により、差分信号（Vrst−Vsig）が作り出される。この差分信号は、アナログ・デジタル変換器４５５によりデジタル化される。アナログ・デジタル変換器４５５は、そのデジタル化したピクセル信号を画像処理器４６０に供給し、画像処理器４６０は、そのピクセル信号からデジタル画像出力を形成する。
【００３９】
本発明のデュアルパネルアレイ内でのピクセルの綿密な配置が、パネル間の境界での（ピクセル間の不連続性に起因する）画像アーチファクト（画像の不自然さ）の発生を防ぐということは、注目すべきである。上部メタルシールドの下に金属製制御配線を通すことが、１つの好ましい技術である（上部金属シールドは、ピクセルへの給電経路のために一般的に使用される）。そして制御配線間の隙間が、光がパネルにどの程度照射するかということに影響を与える。
【００４０】
本発明は、行デコーダ及びドライバ回路の負荷を軽減するという付加的な利益を有する。負荷の軽減は、ピクセル読み出し時間の短縮化に繋がる。パイプライン化されたピクセル読み出しが所望されない、又は必要とされない場合には、別個の行デコーダ及びドライバのタイミングを同じにすることが出来る。
【００４１】
本発明が、多くのパネル構造を利用できること、及びデュアルパネル構造に限られないことは、評価されるべきである。即ち、本発明で使用されるパネルは、本願で適切であると見做される、２つ、３つ、４つ又はそれ以上のパネルを備えることが出来る。必要なことは、それぞれのパネルが、それ自身の行デコーダによって起動されることと、列S／H（サンプリング及びホールド）回路及び制御回路が、パネルを上述したように作動させるよう構成されていることだけである。
【００４２】
図９は、本発明の一実施態様（即ち、上述した撮像装置２１０，３１０，４１０）に従って構成された撮像装置９０８を有するように改良した、代表的な処理システムであるシステム９００を示す。処理器をベースとしたシステム９００は、画像センサ装置を有することが可能なデジタル回路を備えるシステムの例である。そのようなシステムには、制限されること無く、コンピュータシステムと、カメラシステムと、スキャナと、マシンヴィジョンと、車両ナビゲーションと、テレビ電話と、監視システムと、オートフォーカスシステムと、星追跡システムと、動き検出システムと、画像安定化システムと、データ圧縮システムとを含めることが出来る。
【００４３】
例えばカメラシステムとしてのシステム９００は、概して、バス９０４を介して入力／出力（I/O）装置と通信する、マイクロプロセッサのような中央処理装置（CPU）９０２を備える。撮像装置９０８もまた、バス９０４を介してＣＰＵ９０２と通信する。処理器をベースとするシステム９００はまた、ランダムアクセスメモリ（RAM）９１０を有し、更に、バス９０４を介してＣＰＵ９０２と通信できるフラッシュメモリ等の取り外し可能なメモリ９１５を含むことが出来る。撮像装置９０８は、単一の集積回路上又はその処理器とは別のチップ上に記憶領域を持つ、又は記憶領域を持たない、ＣＰＵ、デジタル信号プロセッサ、又はマイクロプロセッサ等の処理器と組み合わされることが出来る。
【００４４】
本発明の他の実施態様が、図５，７及び８に図示する撮像装置２１０，３１０，４１０を製造する方法を含むということは、評価されるべきである。例えば、例示的な一実施態様においては、撮像装置を統合する方法が、少なくとも２つのパネル内にピクセルアレイを製造することと、それらのパネルの読み出しのパイプライン化を可能にする、そのパネルに連結された読み出し回路を製造することとを備えている。
【００４５】
上述のプロセッサ及び装置は、使用及び製造され得る多くの好ましい方法及び典型的な装置を例示した。上述の説明及び図は、本発明の目的と、特徴と、利点とを達成する実施態様を例示した。しかしながら、本発明は上述するとともに図示した実施態様に厳密に限定されるものではない。現在予見できないが前記請求の趣旨及び範囲内に含まれる、本発明の如何なる修正も、本発明の一部と見做すべきである。
【図面の簡単な説明】
【００４６】
【図１】ＣＭＯＳ撮像装置の構成図である。
【図２】図１に示す撮像装置の動作のタイミング図である。
【図３】他のＣＭＯＳ撮像装置の構成図である。
【図４】図３に示す撮像装置の動作のタイミング図である。
【図５】本発明の例示的な一実施態様に従って構成されたＣＭＯＳ撮像装置の構成図である。
【図６】図５に示す撮像装置の動作の例示的なタイミング図である。
【図７】本発明の他の例示的な一実施態様に従って構成されたＣＭＯＳ撮像装置の構成図である。
【図８】本発明の更に他の例示的な一実施態様に従って構成されたＣＭＯＳ撮像装置の構成図である。
【図９】本発明の一実施態様に従って構成された、少なくとも１つの撮像装置を組み込んだ処理システムを示す構成図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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