(57)【要約】  既知の抵抗（Ｒ）を通る電流を検知する装置は、スイッチト・キャパシタ回路網と、そのスイッチト・キャパシタ回路網の出力に結合された入力を有する増幅器（３２）とを備える。スイッチト・キャパシタ回路網は、この電流を示す第１及び第２の基準電位をサンプリングするよう構成されている。増幅器は、第１及び第２の増幅された電位を自身の出力に、第１及び第２の基準電位に基づいて生成するよう構成されている。
2008534962.tif 000002
【特許請求の範囲】
【請求項１】
電流を検知する回路であって、
出力と、電流を示す第１及び第２の基準電位をサンプリングするよう構成された入力とを有する第１のスイッチト・キャパシタ回路網と、
出力と、前記第１のスイッチト・キャパシタ回路網の前記出力に結合された入力とを有する増幅器であって、前記第１及び第２の基準電位に基づいて第１及び第２の増幅された電位を前記増幅器の出力に生成するよう構成された増幅器と
を備える回路。
【請求項２】
前記増幅器の前記入力に結合された第１の端子と、前記増幅器の前記出力に結合された第２の端子とを有する第２のスイッチト・キャパシタ回路網であって、前記増幅器の前記入力におけるオフセット電圧をキャンセルするよう構成された第２のスイッチト・キャパシタ回路網を更に備える請求項１記載の回路。
【請求項３】
前記増幅器の前記入力が、第１の入力及び第２の入力を有し、
前記第１のスイッチト・キャパシタ回路網が、
前記増幅器の前記第１の入力に結合された第１の電極と、第１のフェーズにおいて第３の基準電位に結合され、また第２のフェーズにおいて前記第１の基準電位に結合されるよう構成された第２の電極とを有する第１のスイッチング可能なキャパシタと、
前記増幅器の前記第１の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第２の基準電位に結合され、また前記第２のフェーズにおいて前記第３の基準電位に結合されるよう構成された第２の電極とを有する第２のスイッチング可能なキャパシタと、
前記増幅器の前記第２の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第３の基準電位に結合され、また前記第２のフェーズにおいて前記第２の基準電位に結合されるよう構成された第２の電極とを有する第３のスイッチング可能なキャパシタと、
前記増幅器の前記第２の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第１の基準電位に結合され、また前記第２のフェーズにおいて前記第３の基準電位に結合されるよう構成された第２の電極とを有する第４のスイッチング可能なキャパシタと
を備える請求項１記載の回路。
【請求項４】
前記第１のスイッチト・キャパシタ回路網が、
前記第１のスイッチング可能なキャパシタの前記第２の電極に結合された第１の端子と、前記第１の基準電位に結合された第２の端子とを有する第１のスイッチであって、前記第２のフェーズにおいて前記第１のスイッチの前記第１の端子を前記第１のスイッチの前記第２の端子と結合するよう構成された第１のスイッチと、
前記第１のスイッチング可能なキャパシタの前記第２の電極に結合された第１の端子と、前記第３の基準電位に結合された第２の端子とを有する第２のスイッチであって、前記第１のフェーズにおいて前記第２のスイッチの前記第１の端子を前記第２のスイッチの前記第２の端子と結合するよう構成された第２のスイッチとを備え、
前記第２のスイッチング可能なキャパシタが、
前記第２のスイッチング可能なキャパシタの前記第２の電極に結合された第１の端子と、前記第２の基準電位に結合された第２の端子とを有する第３のスイッチであって、前記第１のフェーズにおいて前記第３のスイッチの前記第１の端子を前記第３のスイッチの前記第２の端子と結合するよう構成された第３のスイッチと、
前記第２のスイッチング可能なキャパシタの前記第２の電極に結合された第１の端子と、前記第３の基準電位に結合された第２の端子とを有する第４のスイッチであって、前記第２のフェーズにおいて前記第４のスイッチの前記第１の端子を前記第４のスイッチの前記第２の端子と結合するよう構成された第４のスイッチとを備え、
前記第３のスイッチング可能なキャパシタが、
前記第３のスイッチング可能なキャパシタの前記第２の電極に結合された第１の端子と、前記第２の基準電位に結合された第２の端子とを有する第５のスイッチであって、前記第２のフェーズにおいて前記第５のスイッチの前記第１の端子を前記第５のスイッチの前記第２の端子と結合するよう構成された第５のスイッチと、
前記第３のスイッチング可能なキャパシタの前記第２の電極に結合された第１の端子と、前記第３の基準電位に結合された第２の端子とを有する第６のスイッチであって、前記第１のフェーズにおいて前記第６のスイッチの前記第１の端子を前記第６のスイッチの前記第２の端子と結合するよう構成された第６のスイッチとを備え、
前記第４のスイッチング可能なキャパシタが、
前記第４のスイッチング可能なキャパシタの前記第２の電極に結合された第１の端子と、前記第１の基準電位に結合された第２の端子とを有する第７のスイッチであって、前記第１のフェーズにおいて前記第７のスイッチの前記第１の端子を前記第７のスイッチの前記第２の端子と結合するよう構成された第７のスイッチと、
前記第４のスイッチング可能なキャパシタの前記第２の電極に結合された第１の端子と、前記第３の基準電位に結合された第２の端子とを有する第８のスイッチであって、前記第２のフェーズにおいて前記第８のスイッチの前記第１の端子を前記第８のスイッチの前記第２の端子と結合するよう構成された第８のスイッチとを備える
請求項３記載の回路。
【請求項５】
前記増幅器の前記入力が、第１及び第２の入力を備え、
前記増幅器の前記出力が、第１及び第２の出力を備え、
前記第２のスイッチト・キャパシタ回路網が、
前記増幅器の前記第１の入力に結合された第１の電極と、前記第１のフェーズにおいて第３の基準電位に結合され、また前記第２のフェーズにおいて前記増幅器の前記第１の出力に結合された第２の電極とを有する第１のスイッチング可能なキャパシタと、
前記増幅器の前記第２の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第３の基準電位に結合され、また前記第２のフェーズにおいて前記増幅器の前記第２の出力に結合された第２の電極とを有する第２のスイッチング可能なキャパシタとを備える
請求項２記載の回路。
【請求項６】
前記第１のスイッチト・キャパシタ回路網が、
前記第１のスイッチング可能なキャパシタの前記第２の電極に結合された第１の端子と、前記第３の基準電位に結合された第２の電極とを有する第１のスイッチであって、前記第１のフェーズにおいて前記第１のスイッチの前記第１の端子を前記第１のスイッチの前記第２の端子と結合するよう構成された第１のスイッチと、
前記第１のスイッチング可能なキャパシタの前記第２の電極に結合された第１の端子と、前記増幅器の前記第１の出力に結合された第２の電極とを有する第２のスイッチであって、前記第２のフェーズにおいて前記第２のスイッチの前記第１の端子を前記第２のスイッチの前記第２の端子と結合するよう構成された第２のスイッチとを備え、
前記第２のスイッチング可能なキャパシタが、
前記第２のスイッチング可能なキャパシタの前記第２の電極に結合された第１の端子と、前記第３の基準電位に結合された第２の端子とを有する第３のスイッチであって、前記第１のフェーズにおいて前記第３のスイッチの前記第１の端子を前記第３のスイッチの前記第２の端子と結合するよう構成された第３のスイッチと、
前記第２のスイッチング可能なキャパシタの前記第２の電極に結合された第１の端子と、前記増幅器の前記第２の出力に結合された第２の電極とを有する第４のスイッチであって、前記第２のフェーズにおいて前記第４のスイッチの前記第１の端子を前記第４のスイッチの前記第２の端子と結合するよう構成された第４のスイッチとを備える
請求項５記載の回路。
【請求項７】
前記増幅器の前記出力に結合されたコモン・モード・フィードバック回路（ＣＭＦＢ）を更に備える請求項２記載の回路。
【請求項８】
電流を検知する回路であって、
前記電流を示す第１及び第２の基準電位を検知するよう構成された第１のスイッチト・キャパシタ回路網を備える第１の利得段と、
出力を有し、且つ前記第１の利得段に結合された第２のスイッチト・キャパシタ回路網を備える第２の利得段であって、前記第１及び第２の基準電位から前記出力に第１及び第２の増幅された基準電位を生成するよう構成された第２の利得段と、
前記第２の利得段の前記出力に結合された入力と、出力とを有するサンプル／ホールド（Ｓ／Ｈ）段であって、第１及び第２のサンプリングされた電位を前記第１及び第２の増幅された基準電位から所定の期間にわたり得るよう構成されたサンプル／ホールド（Ｓ／Ｈ段）と、
前記Ｓ／Ｈ段の前記出力に結合され、且つ前記第１及び第２のサンプリングされた電位を前記Ｓ／Ｈ段から受け取るよう構成されたアナログ／デジタル変換器と
を備える回路。
【請求項９】
前記第１の利得段が更に、
前記第１のスイッチト・キャパシタ回路網に結合された入力と、出力とを有する増幅器と、
前記増幅器の前記入力に結合された第１の端子と、前記増幅器の前記出力に結合された第２の端子とを有する第３のスイッチト・キャパシタ回路網であって、前記増幅器の前記入力におけるオフセット電圧をキャンセルするよう構成された第３のスイッチト・キャパシタ回路網と
を備える請求項８記載の回路。
【請求項１０】
前記増幅器が、第１及び第２の出力を有し、
前記第３のスイッチト・キャパシタ回路網が、
前記増幅器の前記第１の入力に結合された第１の電極と、第１のフェーズにおいて第３の基準電位に結合され、また第２のフェーズにおいて前記増幅器の前記第１の出力に結合された第２の電極とを有する第１のスイッチング可能なキャパシタと、
前記増幅器の前記第２の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第３の基準電位に結合され、また前記第２のフェーズにおいて前記増幅器の前記第２の出力に結合された第２の電極とを有する第２のスイッチング可能なキャパシタと
を備える
請求項９記載の回路。
【請求項１１】
前記第２の利得段が更に、
前記第２のスイッチト・キャパシタ回路網に結合された入力と、出力とを有する増幅器と、
前記増幅器の前記入力に結合された第１の端子と、前記増幅器の前記出力に結合された第２の端子とを有する第３のスイッチト・キャパシタ回路網であって、前記増幅器の前記入力におけるオフセット電圧をキャンセルするよう構成された第３のスイッチト・キャパシタ回路網と
を備える請求項８記載の回路。
【請求項１２】
前記増幅器が、第１及び第２の出力を有し、
前記第３のスイッチト・キャパシタ回路網が、
前記増幅器の前記第１の入力に結合された第１の電極と、第１のフェーズにおいて第３の基準電位に結合され、また第２のフェーズにおいて前記増幅器の前記第１の出力に結合された第２の電極とを有する第１のスイッチング可能なキャパシタと、
前記増幅器の前記第２の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第３の電位に結合され、また前記第２のフェーズにおいて前記増幅器の前記第２の出力に結合された第２の電極とを有する第２のスイッチング可能なキャパシタと
を備える
請求項１１記載の回路。
【請求項１３】
前記第１の利得段が、
前記第１のスイッチト・キャパシタ回路網に結合された入力と、出力とを有する第１の増幅器と、
前記第１の増幅器の前記出力に結合された第１のＣＭＦＢとを備え、
前記第２の利得段が、
前記第２のスイッチト・キャパシタ回路網に結合された入力と、出力とを有する第２の増幅器と、
前記第２の増幅器の前記出力に結合された第２のＣＭＦＢとを備える
請求項８記載の回路。
【請求項１４】
前記Ｓ／Ｈ段が、
前記第２の利得段の前記出力に結合された第１の端子と、第２の端子とを有する第３のスイッチト・キャパシタ回路網であって、前記第２の利得段の前記出力において前記第１及び第２のサンプリングされた電位を前記第１及び第２の増幅された電位から得るよう構成された第３のスイッチト・キャパシタ回路網と、
前記第３のスイッチト・キャパシタ回路網の前記第２の端子に結合された入力と、出力とを有する増幅器と、
前記増幅器の前記入力に結合された第１の端子と、前記増幅器の前記出力に結合された第２の端子とを有する第４のスイッチト・キャパシタ回路網であって、前記第１及び第２のサンプリングされた電位を前記Ｓ／Ｈ段の前記出力に前記所定の期間にわたり保持するよう構成された第４のスイッチト・キャパシタ回路網と
を備える請求項８記載の回路。
【請求項１５】
前記増幅器が、第１及び第２の入力を有し、
前記第３のスイッチト・キャパシタ回路網が、
前記増幅器の前記第１の入力に結合された第１の電極と、第１のフェーズにおいて第３の基準電位に結合され、また第２のフェーズにおいて前記第１の基準電位に結合されるよう構成された第２の電極とを有する第１のスイッチング可能なキャパシタと、
前記増幅器の前記第１の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第２の基準電位に結合され、また前記第２のフェーズにおいて前記第３の基準電位に結合されるよう構成された第２の電極とを有する第２のスイッチング可能なキャパシタと、
前記増幅器の前記第２の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第３の基準電位に結合され、また前記第２のフェーズにおいて前記第２の基準電位に結合されるよう構成された第２の電極とを有する第３のスイッチング可能なキャパシタと、
前記増幅器の前記第２の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第１の基準電位に結合され、また前記第２のフェーズにおいて前記第３の基準電位に結合されるよう構成された第２の電極とを有する第４のスイッチング可能なキャパシタとを備える
請求項１４記載の回路。
【請求項１６】
前記第１の利得段が更に、第１及び第２の入力を有する増幅器を備え、
前記第１のスイッチト・キャパシタ回路網が、
前記増幅器の前記第１の入力に結合された第１の電極と、第１のフェーズにおいて第３の基準電位に結合され、また第２のフェーズにおいて前記第１の基準電位に結合されるよう構成された第２の電極とを有する第１のスイッチング可能なキャパシタと、
前記増幅器の前記第１の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第２の基準電位に結合され、また前記第２のフェーズにおいて前記第３の基準電位に結合されるよう構成された第２の電極とを有する第２のスイッチング可能なキャパシタと、
前記増幅器の前記第２の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第３の基準電位に結合され、また前記第２のフェーズにおいて前記第２の基準電位に結合されるよう構成された第２の電極とを有する第３のスイッチング可能なキャパシタと、
前記増幅器の前記第２の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第１の基準電位に結合され、また前記第２のフェーズにおいて前記第３の基準電位に結合されるよう構成された第２の電極とを有する第４のスイッチング可能なキャパシタとを備える
請求項８記載の回路。
【請求項１７】
前記第２の利得段が更に、第１及び第２の入力を有する増幅器を備え、
前記第２のスイッチト・キャパシタ回路網が、
前記増幅器の前記第１の入力に結合された第１の電極と、第１のフェーズにおいて第３の基準電位に結合され、また第２のフェーズにおいて前記第１の基準電位に結合されるよう構成された第２の電極とを有する第１のスイッチング可能なキャパシタと、
前記増幅器の前記第１の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第２の基準電位に結合され、また前記第２のフェーズにおいて前記第３の基準電位に結合されるよう構成された第２の電極とを有する第２のスイッチング可能なキャパシタと、
前記増幅器の前記第２の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第３の基準電位に結合され、また前記第２のフェーズにおいて前記第２の基準電位に結合されるよう構成された第２の電極とを有する第３のスイッチング可能なキャパシタと、
前記増幅器の前記第２の入力に結合された第１の電極と、前記第１のフェーズにおいて前記第１の基準電位に結合され、また前記第２のフェーズにおいて前記第３の基準電位に結合されるよう構成された第２の電極とを有する第４のスイッチング可能なキャパシタとを備える
請求項８記載の回路。
【請求項１８】
電流を検知する回路であって、
出力を有する第１のスイッチト・キャパシタ回路網であって、前記電流を示す第１及び第２の基準電位をサンプリングするよう構成された第１のスイッチト・キャパシタ回路網と、
前記第１のスイッチト・キャパシタ回路網の前記出力に結合された入力と、出力とを有する増幅器であって、第１の増幅された電位を前記第１及び第２の基準電位から生成するよう構成された増幅器と、
前記増幅器の前記出力に結合された入力と、前記増幅器の前記入力に結合された出力とを有する第２のスイッチト・キャパシタ回路網であって、第２の増幅された電位を前記第１の増幅された電位から生成するよう構成された第２のスイッチト・キャパシタ回路網と、
前記増幅器の前記出力に結合された入力を有するＳ／Ｈ段であって、サンプリングされた電位を前記増幅された電位から生成し、且つ前記サンプリングされた電位を所定の期間にわたり保持するよう構成されたＳ／Ｈ段と
を備える回路。
【請求項１９】
前記利得段が更に、
前記第１のスイッチト・キャパシタ回路網に結合された入力と、出力とを有する増幅器と、
前記増幅器の前記入力に結合された第１の端子と、前記増幅器の前記出力に結合された第２の端子とを有する第３のスイッチト・キャパシタ回路網であって、前記増幅器の前記入力における第１のオフセット電圧を第１のフェーズ中にキャンセルするよう構成された第３のスイッチト・キャパシタ回路網とを備え、
前記第１のスイッチト・キャパシタ回路網が更に、前記第１及び第２の基準電位を第２のフェーズ中にサンプリングするよう構成され、
前記増幅器が、前記第１及び第２の基準電位をスケーリングして、前記第１の増幅された電位を前記出力に生成するよう構成されている
請求項１８記載の回路。
【請求項２０】
前記増幅器の前記出力に結合された第１の端子と、前記増幅器の前記入力に結合された第２の端子とを有する第４のスイッチト・キャパシタ回路網であって、前記第２のスイッチト・キャパシタ回路網の前記入力における第２のオフセット電圧を第３のフェーズ中にキャンセルするよう構成された第４のスイッチト・キャパシタ回路網を更に備え、
前記第２のスイッチト・キャパシタ回路網が更に、前記第２の増幅された電位を第４のフェーズ中に生成するよう構成されている
請求項１９記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に電流をモニタリングすることに関し、詳細には既知の抵抗を通る電流を検知する回路に関する。
【背景技術】
【０００２】
多くの携帯型装置は、電流バッテリ・レベルを示す視覚型のバーのようなバッテリ充電の表示を与えるため、バッテリ電流のモニタリング機能の一部として電流を検知することを行っている。この機能中に、電流検知回路は、典型的には、既知の抵抗の両端間の電圧差を測定する。バッテリ電流をモニタリングするのに用いられる１つの通常の方法は、連続的な時間電流測定を利用するものである。連続的な時間電流測定においては、電流検知回路は、典型的には、雑音及び過渡現象に影響されやすいシングルエンデッド（即ち、差動増幅器へ単一の電圧を入力する）測定を用いる。移動通信製品の場合におけるように、より小さい電流を検知するとき、雑音及び過渡現象は、検知された電流に反映され、それにより当該検知された電流の精度に著しく悪い影響を与える。
【０００３】
移動通信製品は、バッテリ寿命を最大にすることを重要視し、そして既知の低い抵抗を通る電流を測定することが、電流の検知中にバッテリの電力消耗を最小にする。例えば、移動通信製品においては、測定された電圧差が、典型的には、約８０ｍＶフル・スケールのオーダにあり、そして検知された電流は、より小さい電流としての、既知の低い抵抗の両端間の測定された電圧差を示す。
【０００４】
その上、移動通信製品は、検知された電流を用いて、例えば、約１０ビット解像度のオーダのような、瞬時の比較的正確な電流測定を要求する他の機能を実行し得る。例えば、検知された電流は、アナログ／デジタル（Ａ／Ｄ）変換器に供給されて、下流のマイクロプロセッサで使用するため、検知された電流の比較的高い解像度値を生成する。対照的に、通常の連続的な時間電流測定は、一般的に、測定値を約７ビット解像度のオーダで与える。
【０００５】
更に、電流検知回路に結合されたＡ／Ｄ変換器又は下流の構成要素は、測定された電圧差より著しく大きい所定の電圧範囲内の入力を要求する。通常の連続的な時間電流測定は、一般的に、測定された電圧差を単一段内で増幅するにも拘わらず、その増幅された出力は、一般的に、既知の低い抵抗の大きさにより制限される。これらの制約は、一般的に、より高い解像度のバッテリ電流測定を必要とする移動通信製品及び他の装置に関して通常の連続的な時間測定の有効性を低減する。
【０００６】
従って、電流を検知する回路は、電力消費が低減されたものが望ましい。その上、移動通信製品におけるような、バッテリ電流をモニタリングする応用のために回路の構成要素の規模を最小にする比較的低い電流レベルを検知する回路が望ましい。更に、本発明の他の望ましい特徴及び特性は、添付図面及びこの発明の背景と関係した、本発明の以下の詳細な説明及び添付の特許請求の範囲から明らかになるであろう。
【０００７】
本発明は、添付図面と関係して以下に説明され、そこにおいては、類似の参照番号は、類似の構成要素を示す。
【発明を実施するための最良の形態】
【０００８】
本発明の以下の詳細な説明は、実際に、単なる例示であり、本発明、及び本発明の適用及び使用を制限することを意図するものではない。更に、本発明の前述の背景説明又は以下の詳細な説明で与えられるいずれの理論により拘束されることを意図するものではない。
【０００９】
様々な実施形態に従って、既知の抵抗を通る電流を検知する装置が、提供され、そしてそれは、移動通信ハンドセットのバッテリ電流をモニタリングするためバッテリから出力される電流を検知するのに十分適している。移動通信ハンドセットの実現においては、装置は、バッテリから出力された電流であって既知の抵抗を通る電流を検知し、そして、バッテリ又は充電レベル表示のような更なる処理のため、増幅された電流値をアナログ／デジタル（Ａ／Ｄ）変換器に出力する。
【００１０】
図面に言及すると、図１は、本発明に従った電流検知回路１０の例示的実施形態の概略図である。電流検知回路１０は、第１の利得段（Ｇ１）１２、第２の利得段（Ｇ２）１４、及びサンプル及びホールド（Ｓ／Ｈ）段１６を備える。第１の利得段（Ｇ１）１２は、第１及び第２の基準電位（ＶｉｎＰ，ＶｉｎＭ）に結合されるよう構成された入力１１、１３、及び第１及び第２の出力を有する。第２の利得段（Ｇ２）１４は、第１の利得段１２の出力１５、１７のそれぞれに結合された第１及び第２の入力１９、２１、及び第１及び第２の出力２３、２５を有する。サンプル及びホールド（Ｓ／Ｈ）段１６は、第２の利得段１４の出力２３、２５のそれぞれに結合された第１及び第２の入力２７、２９、及び第１及び第２の出力２４、２６を有する。第１の基準電位（ＶｉｎＰ）は、既知の抵抗（Ｒ）の第１の端子の電位に対応し、そして第２の基準電位（ＶｉｎＭ）は、既知の抵抗（Ｒ）の第２の端子の電位に対応する。電流検知回路１０をバッテリ電流モニタリング又は充電器電流モニタリング回路の中で実現するとき、電流検知回路１０は更に、Ｓ／Ｈ段１６の出力２４、２６に結合されたＡ／Ｄ変換器２８を備える。
【００１１】
例示的実施形態においては、電流検知回路１０の各段１２、１４、１６は、増幅器に基づいて構成され（例えば、演算増幅器を含み）、各段に入力された電圧から増幅された出力を生成する。第１の利得段１２は、第１の基準電位（ＶｉｎＰ）と第２の基準電位（ＶｉｎＭ）との差から、既知の抵抗（Ｒ）を通る電流（Ｉ）を検知し、そして第１の増幅された電圧出力を第１及び第２の基準電位（ＶｉｎＰ，ＶｉｎＭ）から生成する。第２の利得段１４は更に、第１の利得段１２から出力された第１の増幅された電圧を増幅して、既知の抵抗（Ｒ）を通る検知された電流（Ｉ）の増幅された値を示す第２の増幅された電圧出力を生成する。例示的実施形態においては、第２の増幅された電圧出力は、Ａ／Ｄ変換器２８により都合良く読み取られる。Ｓ／Ｈ段１６は、第２の利得段１４からの第２の増幅された電圧出力をサンプリングし、そしてその第２の増幅された電圧出力を、Ａ／Ｄ変換器２８による検索に十分な所定の期間（例えば、指定された設定時間）保持する。第２の増幅された電圧出力のサンプリングされた値から、比較的低いレベルの検知された電流（Ｉ）の測定値が、導出される。
【００１２】
その上、電流検知回路１０は更に、第１の利得段１２の第１及び第２の出力１５及び１７に跨って結合された第１のコモン・モード・フィードバック回路（ＣＭＦＢ）１８、第２の利得段１４の第１及び第２の出力２３及び２５に跨って結合された第２のＣＭＦＢ２０、及びＳ／Ｈ段１６の第１及び第２の出力に跨って結合された第３のＣＭＦＢ２２を備える。ＣＭＦＢは、当業者により認められるように、差動増幅器のコモン・モード電流出力を調整することにより当該差動増幅器のコモン・モード電圧を安定化するため通常用いられている。第１のＣＭＦＢ１８は、第１の利得段１２の増幅器と関連したコモン・モード電圧を安定化し、第２のＣＭＦＢ２０は、第２の利得段１４の増幅器と関連したコモン・モード電圧を安定化し、第３のＣＭＦＢ２２は、Ｓ／Ｈ段１６の増幅器と関連したコモン・モード電圧を安定化する。
【００１３】
図２は、図１に示される電流検知回路１０に使用するための利得段３０の例示的実施形態の回路図である。図１に示される各段１２、１４、１６は、図２に示されるように実現され得る。利得段３０は、第１のスイッチト・キャパシタ回路網、演算増幅器（ＯＰＡＭＰ）３２、及び第２のスイッチト・キャパシタ回路網を備える。演算増幅器（ＯＰＡＭＰ）３２は、上記第１のスイッチト・キャパシタ回路網に結合された入力、及び出力を有する。上記第２のスイッチト・キャパシタ回路網は、ＯＰＡＭＰ３２の入力とＯＰＡＭＰ３２の出力との間に結合される。ＯＰＡＭＰ３２の入力は、反対極性（例えば、Ｖｉｎ＋，Ｖｉｎ−）の第１及び第２の電圧入力３１、３９を備え、そしてＯＰＡＭＰ３２の電圧出力は、ＯＰＡＭＰ３２の反対極性（例えば、供給電圧Ｖ＋，Ｖ−）の第１及び第２の供給電圧入力４１、４３に結合される。
【００１４】
第１のスイッチト・キャパシタ回路網は、利得段３０への入力において第１及び第２の基準電位（ＶｉｎＰ，ＶｉｎＭ）を実質的に瞬時サンプリングし、そしてＯＰＡＭＰ３２の第１及び第２の電圧入力３１、３９のそれぞれに結合された１対の２フェーズ・スイッチト・キャパシタを備える。２フェーズ・スイッチト・キャパシタのそれぞれは、以下でより詳細に説明されるように、１つのフェーズの間の入力電位（例えば、ＶｉｎＰ，ＶｉｎＭ）のうちの１つと、他方のフェーズの間のコモン・モード電圧（Ｖｃｍ）とに選択的に結合される。コモン・モード電圧（Ｖｃｍ）は、任意の基準電位であってよく、そして接地又はバンド・ギャップ電位のような安定な基準電位であることが好ましい。例示的実施形態においては、第１のスイッチト・キャパシタ回路網は、第１及び第２の入力キャパシタ４０、４２、第３及び第４の入力キャパシタ４４、４６、第１のフェーズ・スイッチ４８、４９、５２、５３、及び第２のフェーズ・スイッチ４７、５０、５１、５４を備える。第１及び第２の入力キャパシタ４０、４２は、それぞれ、ＯＰＡＭＰ３２の第１の電圧入力（例えば、Ｖｉｎ＋）に結合された第１の電極を有する。第３及び第４の入力キャパシタ４４、４６は、それぞれ、ＯＰＡＭＰ３２の第２の電圧入力（例えば、Ｖｉｎ−）に結合された第１の電極を有する。第１のフェーズ・スイッチ４８、４９、５２、５３及び第２のフェーズ・スイッチ４７、５０、５１、５４は、入力キャパシタ４０、４２、４４、４６の第２の電極にそれぞれ結合される。
【００１５】
第１のスイッチト・キャパシタ回路網が第１及び第２の基準電位（ＶｉｎＰ，ＶｉｎＭ）をサンプリングする間に、第２のスイッチト・キャパシタ回路網は、オフセットのキャンセルのため、ＯＰＡＭＰ３２により受け取られた入力電位（例えば、ＶｉｎＭ及びＶｉｎＰ）を捕捉する。例示的実施形態においては、第２のスイッチト・キャパシタ回路網は、第１のフィードバック・キャパシタ３３、第２のフィードバック・キャパシタ３６、第１のフェーズ・スイッチ３４、第２のフェーズ・スイッチ３５、第１のフェーズ・スイッチ３７、及び第２のフェーズ・スイッチ３８を備える。第１のフィードバック・キャパシタ３３は、ＯＰＡＭＰ３２の第１の電圧入力３１（例えば、Ｖｉｎ＋）に結合された第１の電極を有する。第２のフィードバック・キャパシタ３６は、ＯＰＡＭＰ３２の第２の電圧入力３９（例えば、Ｖｉｎ−）に結合された第１の電極を有する。第１のフェーズ・スイッチ３４は、第１のフィードバック・キャパシタ３３の第２の電極に結合される。第２のフェーズ・スイッチ３５は、第１のフィードバック・キャパシタ３３の第２の電極に結合される。第１のフェーズ・スイッチ３７は、第２のフィードバック・キャパシタ３６の第２の電極に結合される。第２のフェーズ・スイッチ３８は、第２のフィードバック・キャパシタ３６の第２の電極に結合される。スイッチト・キャパシタ技術を用いることは、オフセットのキャンセルを実施しない場合ＯＰＡＭＰ３２によるいずれの検知された電流の精度を一般的に劣化させるであろう当該オフセットのキャンセルを一層容易に達成するであろう。
【００１６】
第１及び第２のスイッチト・キャパシタ回路網は、タイミング・フェーズを用いて、スイッチを開閉して、利得段３０を初期化及びスケーリングするよう動作する。第１のスイッチト・キャパシタ回路網は、ＯＰＡＭＰ３２の入力で、基準電位（ＶｉｎＰ，ＶｉｎＭ）のような入力電位を検知するため利得段３０を第１のタイミング・フェーズ（Φ１）中に初期化し、そして入力電位（例えば、ＶｉｎＰ，ＶｉｎＭ）を第２のタイミング・フェーズ（Φ２）中に検知する。第１のタイミング・フェーズ（Φ１）中に、第２のスイッチト・キャパシタ回路網は、ＯＰＡＭＰ３２に入力に現れ得るオフセット電圧を捕捉する。第２のタイミング・フェーズ（Φ２）中に、第２のスイッチト・キャパシタ回路網は、検知された入力電位（ＶｉｎＰ，ＶｉｎＭ）のＯＰＡＭＰ３２によるスケーリングを可能にして、オフセット電圧をキャンセルする間に利得段３０の出力での第１の増幅された電圧出力（ＶｏｕｔＭ，ＶｏｕｔＰ）を生成するよう構成されている。
【００１７】
第１のフェーズ・スイッチ４８、４９、５２、５３は、一緒に開閉して、利得段３０を初期化する。第１のタイミング・フェーズ（Φ１）中に、第１のフェーズ・スイッチ４８、５２は、それぞれ入力キャパシタ４０、４４をＶｃｍに結合し、第１のフェーズ・スイッチ４９は、入力キャパシタ４２をＶｉｎＭに結合し、そして第１のフェーズ・スイッチ５３は、入力キャパシタ４６をＶｉｎＰに結合する。第２のフェーズ・スイッチ４７、５０、５１、５４は、一緒に開閉して、入力電位（例えば、ＶｉｎＰ，ＶｉｎＭ）でのコモン・モードを検知して除去し、それにより増幅器段を飽和させることなしにフル・スケール入力電圧差動信号の処理を可能にする。第２のタイミング・フェーズ（Φ２）中に、第２のフェーズ・スイッチ５０、５４は、それぞれ入力キャパシタ４２、４６の第２の電極をＶｃｍに結合し、第２のフェーズ・スイッチ４７は、入力キャパシタ４０の第２の電極をＶｉｎＰに結合し、そして第２のフェーズ・スイッチ５１は、入力キャパシタ４４の第２の電極をＶｉｎＭに結合する。その上、第１のフェーズ・スイッチ４８、４９、５２、５３は、第２のタイミング・フェーズ（Φ２）中に開成する。実際には、入力電位（例えば、ＶｉｎＭ及びＶｉｎＰ）の初期構成は、初期化及びオフセットのキャンセルのため、ＯＰＡＭＰ３２の入力で第１のタイミング・フェーズ（Φ１）中に受け取られ、そして入力電位（例えば、ＶｉｎＰ及びＶｉｎＭ）の反転された構成は、コモン・モード除去のためＯＰＡＭＰ３２の入力で第２のタイミング・フェーズ（Φ２）中に受け取られる。
【００１８】
第１のタイミング・フェーズ（Φ１）中に、第１のフェーズ・スイッチ３４、３７は、それぞれフィードバック・キャパシタ３３、３６の第２の電極をＶｃｍに結合し、そしてフィードバック・キャパシタ３３、３６は、ＯＰＡＭＰ３２の第１及び第２の電圧入力３１、３９（例えば、Ｖｉｎ＋及びＶｉｎ−）に現れるいずれのオフセット電圧を捕捉する。第２のタイミング・フェーズ（Φ２）中に、第２のフェーズ・スイッチ３５は、フィードバック・キャパシタ３３の第２の電極をＯＰＡＭＰ３２の第１の電圧出力４１（例えば、Ｖ−）及び利得段３０の第１の出力（例えば、ＶｏｕｔＭ）に結合し、そして第２のフェーズ・スイッチ３８は、フィードバック・キャパシタ３６の第２の電極をＯＰＡＭＰ３２の第２の電圧出力４３（例えば、Ｖ＋）及び利得段３０の第２の出力（例えば、ＶｏｕｔＰ）に結合する。その上、第１のフェーズ・スイッチ３４、３７は、第２のタイミング・フェーズ（Φ２）中に開成して、フィードバック・キャパシタ３３、３６の捕捉されたオフセット電圧でもってＯＰＡＭＰ３２の電圧入力３１、３９におけるいずれのオフセット電圧（例えば、Ｖｉｎ＋及びＶｉｎ−）をキャンセルする。従って、第１のフェーズ・スイッチ３４、３７は、利得段３０のオフセットのキャンセルのため一緒に開閉し、そして第２のフェーズ・スイッチ３５、３８は、利得段３０により検知された入力電位（例えば、ＶｉｎＰ，ＶｉｎＭ）のスケーリングのため一緒に開閉する。
【００１９】
図１に示される電流検知回路１０において、利得段３０は、図１に示される第１の利得段１２に続く各段１４、１６の中に実現され、それにより、第１及び第２のフェーズ・スイッチ４７、４８、４９、５０、５１、５２、５３、５４は、後のタイミング・フェーズ（例えば、第１及び第２のタイミング・フェーズに続くもの）に応じて開閉する。例えば、利得段３０は、第２の利得段１４（図１）の中に実現され、それにより第２の利得段１４（図１）の利得段３０の第１のフェーズ・スイッチ４８、４９、５２、５３に対応する第３のフェーズ・スイッチ、及び第２の利得段１４（図１）の利得段３０の第２のフェーズ・スイッチ４７、５０、５１、５４に対応する第４のフェーズ・スイッチは、第３のタイミング・フェーズ（Φ３）及び第４のタイミング・フェーズ（Φ４）のそれぞれに基づいて動作する。第３のタイミング・フェーズ（Φ３）及び第４のタイミング・フェーズ（Φ４）は、第２の利得段１４（図１）による第１の利得段１２（図１）の第１及び第２の出力（例えば、ＶｏｕｔＭ及びＶｏｕｔＰ）の捕捉のため、第２のタイミング・フェーズ（Φ２）の開始に続く所定の遅延後に開始されるのが好ましい。この所定の遅延はまた、第２の利得段１４（図１）によるオフセットのキャンセル及びスケーリングの前に、第２の利得段１４（図１）の初期化のための期間を与える。
【００２０】
利得段３０はまた、Ｓ／Ｈ段１６（図１）の中に実現され、それにより、第１及び第２のフェーズ・スイッチ４７、４８、４９、５０、５１、５２、５３、５４は、後のタイミング・フェーズ（例えば、第３及び第４のタイミング・フェーズに続くもの）に応じて開閉する。利得段３０をＳ／Ｈ段１６（図１）の中に実現するとき、Ｓ／Ｈ段１６（図１）の利得段３０の第１のフェーズ・スイッチ４８、４９、５２、５３に対応するサンプル・フェーズ・スイッチは、サンプル・タイミング・フェーズ（ΦＳ）に基づいて動作し、そしてＳ／Ｈ段１６（図１）の利得段３０の第２のフェーズ・スイッチ４７、５０、５１、５４に対応するホールド・フェーズ・スイッチは、ホールド・タイミング・フェーズ（ΦＨ）に基づいて動作する。サンプル・タイミング・フェーズ（ΦＳ）及びホールド・タイミング・フェーズ（ΦＨ）は、Ｓ／Ｈ段１６（図１）による第２の利得段１４（図１）の第１及び第２の出力２３、２５（例えば、ＶｏｕｔＰ及びＶｏｕｔＭ）の捕捉のため、第４のタイミング・フェーズ（Φ４）の初期化に続く別の所定の遅延後に初期化されることが好ましい。この別の所定の遅延はまた、Ｓ／Ｈ段１６（図１）によるサンプリング及び保持の前にＳ／Ｈ段１６（図１）の初期化のための期間を与える。
【００２１】
図３は、本発明の別の例示的実施形態に従った電流検知回路７２の回路図である。この例示的実施形態においては、電流検知回路７２は、第１及び第２の基準電位（ＶｉｎＰ，ＶｉｎＭ）をダブル・サンプリングすることにより、図１に示される既知の抵抗（Ｒ）を通る電流（Ｉ）を検知する。電流検知回路７２は、図２に示されるタイプの第１の利得段３０、第２の利得段６９、及びＳ／Ｈ段６７を備える。第１の利得段３０は、第１及び第２の基準電位（ＶｉｎＰ，ＶｉｎＭ）をサンプリングするよう構成された入力を有する。第２の利得段６９は、第１の利得段３０の出力に結合された入力を有する。Ｓ／Ｈ段６７は、第２の利得段６９の出力に結合された入力を有する。
【００２２】
第２の利得段６９は、第１の利得段３０の入力で検知された第１及び第２の基準電位（ＶｉｎＰ，ＶｉｎＭ）を再サンプリングして、第２の増幅された電圧出力を第２の利得段６９の出力に生成する。例示的実施形態においては、第２の利得段６９は、第３のスイッチト・キャパシタ回路網を備え、当該第３のスイッチト・キャパシタ回路網は、第１の利得キャパシタ７４、第２の利得キャパシタ７６、第３の利得キャパシタ７８、第４の利得キャパシタ８０、第３のフェーズ・スイッチ７９、８１、８３、８５、第４のフェーズ・スイッチ７３、７７、８２、８４、第４のフェーズ・スイッチ８６、第４のフェーズ・スイッチ８７、第３のフェーズ・スイッチ８８、及び第３のフェーズ・スイッチ８９を備える。第３のフェーズ・スイッチ７９、８１、８３、８５は、それぞれ利得キャパシタ７４、７６、７８、８０の第１の電極に結合される。第４のフェーズ・スイッチ７３、７７、８２、８４は、それぞれ利得キャパシタ７４、７６、７８、８０の第１の電極に結合される。第４のフェーズ・スイッチ８６は、利得キャパシタ７４、７６の両方の第２の電極に結合される。第４のフェーズ・スイッチ８７は、利得キャパシタ７８、８０の両方の第２の電極に結合される。第３のフェーズ・スイッチ８８は、利得キャパシタ７４、７６の両方の第２の電極に結合される。第３のフェーズ・スイッチ８９は、利得キャパシタ７８、８０の両方の第２の電極に結合される。第３のスイッチト・キャパシタ回路網は、基準電位（ＶｉｎＰ，ＶｉｎＭ）の第２のサンプリングを実行し且つサンプル基準電位をスケーリングして、第２の増幅された電圧出力を生成するよう構成されている。
【００２３】
第２の利得段６９が基準電位（ＶｉｎＰ，ＶｉｎＭ）を再サンプリングして、第２の増幅された電圧出力を生成した後で、Ｓ／Ｈ段６７は、第２の増幅された電圧出力を第２の利得段６９からサンプリングし、そして当該第２の増幅された電圧出力を、Ａ／Ｄ変換器２８（図１）により検索するのに十分な所定の期間（例えば、指定された設定時間）保持する。例示的実施形態においては、Ｓ／Ｈ段６７は、第１のサンプリング・キャパシタ９０、第２のサンプリング・キャパシタ９１、第１及び第２のサンプリング・スイッチ９２、９３、第１及び第２のホールド・スイッチ９４、９５、第３のホールド・スイッチ９６、第４のホールド・スイッチ９７、第５のホールド・スイッチ７１、第６のホールド・スイッチ７５、第１のサンプリング済み（ｓａｍｐｌｉｎｇ−ｄｏｎｅ）スイッチ９８、及び第２のサンプリング済みスイッチ９９を備える。第１及び第２のサンプリング・スイッチ９２、９３は、それぞれサンプリング・キャパシタ９０、９１の第１の電極に結合される。第１及び第２のホールド・スイッチ９４、９５は、それぞれサンプリング・キャパシタ９０、９１の第１の電極にそれぞれ結合される。第３のホールド・スイッチ９６は、第１のサンプリング・キャパシタ９０の第２の電極に結合された第１の端子と、ＯＰＡＭＰ３２の第１の電圧入力（Ｖｉｎ＋）に結合された第２の端子とを有する。第４のホールド・スイッチ９７は、第２のサンプリング・キャパシタ９１の第２の電極に結合された第１の端子と、ＯＰＡＭＰ３２の第２の電圧入力３９（Ｖｉｎ−）に結合された第２の端子とを有する。第５のホールド・スイッチ７１は、第１のフィードバック・キャパシタ３３の第２の電極に結合された第１の端子と、第１の利得段３０第１の出力４１（例えば、ＶｏｕｔＭ）に結合された第２の端子とを有する。第６のホールド・スイッチ７５は、第２のフィードバック・キャパシタ３６の第２の電極に結合された第１の端子と、第１の利得段３０の第２の出力４３（例えば、ＶｏｕｔＰ）に結合された第２の端子とを有する。第１のサンプリング済みスイッチ９８は、ＯＰＡＭＰ３２の第１の電圧入力３１（Ｖｉｎ＋）及び第１のホールド・スイッチ９６の第２の端子に結合される。第２のサンプリング済みスイッチ９９は、ＯＰＡＭＰ３２の第２の電圧入力３９（Ｖｉｎ−）及び第２のホールド・スイッチ９７の第２の端子に結合される。
【００２４】
第２の利得段６９において、第３のフェーズ・スイッチ７９、８１、８３、８５、８８、８９は、一緒に第３のタイミング・フェーズ（Φ３）中に開閉して、第１の利得段３０の出力に現れ得るオフセットをキャンセルする。第３のタイミング・フェーズ（Φ３）中に、第３のフェーズ・スイッチ７９、８１は、それぞれ、利得キャパシタ７４、７６の第１の電極を第１の利得段３０からのＶｏｕｔＰに結合し、第３のフェーズ・スイッチ８３、８５は、それぞれ、利得キャパシタ７８、８０の第１の電極を第１の利得段３０からのＶｏｕｔＭに結合し、第３のフェーズ・スイッチ８８、８９は、それぞれ、利得キャパシタ７４、７６、７８、８０の第２の電極をＶｃｍに結合する。第４のフェーズ・スイッチ７３、７７、８２、８４は、一緒に第４のタイミング・フェーズ（Φ４）中に開閉して、入力電位（例えば、ＶｏｕｔＰ，ＶｏｕｔＭ）を検知してスケーリングする。第４のタイミング・フェーズ（Φ４）中に、第４のフェーズ・スイッチ８２、８４は、それぞれ、利得キャパシタ７６、７８の第１の電極をＶｃｍに結合し、第４のフェーズ・スイッチ８６は、利得キャパシタ７４、７６の検知された電極をＯＰＡＭＰ３２の第１の電圧出力（例えば、ＶｏｕｔＭ）に結合し、第４のフェーズ・スイッチ８７は、利得キャパシタ７８、８０の第２の電極をＯＰＡＭＰ３２の第２の電圧出力３１（例えば、ＶｏｕｔＰ）に結合する。
【００２５】
第２の増幅された電圧出力を第２の利得段６９からサンプリングするため、サンプリング・スイッチ９２、９３は、一緒にサンプリング・タイミング・フェーズ（ΦＳ）中に開閉する。サンプリング・タイミング・フェーズ（ΦＳ）中に、第１のサンプリング・スイッチ９２は、第１のサンプリング・キャパシタ９０の第１の電極を第１の利得段３０からのＶｏｕｔＰに結合し、そして第２のサンプリング・スイッチ９３は、第２のサンプリング・キャパシタ９１の第１の電極を第１の利得段３０からのＶｏｕｔＭに結合する。従って、Ｓ／Ｈ段６７は、第１の利得段３０からのＶｏｕｔＰ及びＶｏｕｔＭの値であって第２の利得段６９により更に増幅された当該ＶｏｕｔＰ及びＶｏｕｔＭの値を受け取る。
【００２６】
第２の増幅された電圧出力（例えば、ＶｏｕｔＰ及びＶｏｕｔＭ）が第２の利得段６９からサンプリングされた後で、ホールド・スイッチ７１、７５、９４、９５、９６、９７は、一緒にホールド・タイミング・フェーズ（ΦＨ）中に開閉して、Ａ／Ｄ変換器２８（図１）による検索のためのそのサンプリングされた値を捕捉する。ホールド・タイミング・フェーズ（ΦＨ）中に、第１のホールド・スイッチ９４は、第１のサンプリング・キャパシタ９０の第１の電極を第１の利得段３０からのＶｏｕｔＰに結合し、第２のホールド・スイッチ９５は、第２のサンプリング・キャパシタ９１の第１の電極を第１の利得段３０からのＶｏｕｔＭに結合し、第３のホールド・スイッチ９６は、第１のサンプリング・キャパシタ９０の第２の電極をＯＰＡＭＰ３２の第１の電圧入力３１（例えば、Ｖｉｎ＋）に結合し、第４のホールド・スイッチ９７は、第２のサンプリング・キャパシタ９１の第２の電極をＯＰＡＭＰ３２の第２の電圧入力３９（例えば、Ｖｉｎ−）に結合し、第５のホールド・スイッチ７１は、第１のフィードバック・キャパシタ３３の第２の電極をＯＰＡＭＰ３２の第１の電圧出力（例えば、ＶｏｕｔＭ）に結合し、第６のホールド・スイッチ７５は、第２のフィードバック・キャパシタ３６の第２の電極をＯＰＡＭＰ３２の第２の電圧出力４３（例えば、ＶｏｕｔＭ）に結合する。その上、サンプリング・スイッチ９２、９３は、開成して、サンプリング・キャパシタ９０、９１をＶｏｕｔＰ及びＶｏｕｔＭのそれぞれからホールド・タイミング・フェーズ（ΦＨ）中に減結合し、それにより、Ｓ／Ｈ段６７は、Ａ／Ｄ変換器２８（図１）による捕捉のためＶｏｕｔＰ及びＶｏｕｔＭを保持する。Ｓ／Ｈ段６７からのサンプリングされた電圧出力の検索にとって十分であるような所定の期間後に、サンプリング済みスイッチ９８、９９は、一緒にサンプリング済みタイミング・フェーズ（ΦＳｄ）中に開閉して、後続のサンプリングのため電流検知回路７２を初期化する。サンプリング済みタイミング・フェーズ（ΦＳｄ）中に、第１のサンプリング済みスイッチ９８は、ＯＰＡＭＰ３２の第１の電圧入力（例えば、Ｖｉｎ＋）をＶｃｍに結合し、そして第２のサンプリング済みスイッチ９９は、ＯＰＡＭＰ３２の第２の電圧入力３９（例えば、Ｖｉｎ）をＶｃｍに結合する。
【００２７】
電流検知回路７２において、第２の利得段６９及びＳ／Ｈ段６７の両方は、電流検知回路１０（図１）の第２の利得段１４（図１）及びＳ／Ｈ段１６（図１）で用いられるＯＰＡＭＰが無い。電流検知回路７２は、既知の抵抗（Ｒ）を通る電流（Ｉ）を検知して電流（Ｉ）を示す増幅された電圧出力を生成することを続ける間に第２の利得段６９及びＳ／Ｈ段６７におけるＯＰＡＭＰの電力消費が無い。
【００２８】
図４は、図３に示される電流検知回路７２のタイミング・シーケンスの例示的実施形態を示すグラフである。電流検知回路７２の各タイミング・フェーズに対して、対応するスイッチは、低信号（例えば、約０Ｖ）に応答して開成し、そして高信号（例えば、約３Ｖ）に応答して閉成する。この例示的実施形態においては、第１のタイミング・フェーズ（Φ１）６０は、第１の時刻（Ｔ１）に開始する第１のフェーズ・スイッチ３４、３５、４８、４９、５２、５３（図３）のタイミング・シーケンスを示す。第２のタイミング・フェーズ（Φ２）６２は、第１の時刻（Ｔ１）に続く第２の時刻（Ｔ２）に開始する第２のフェーズ・スイッチ３６、３８、４７、５０、５１、５４（図３）のタイミング・シーケンスを示す。第１のタイミング・フェーズ（Φ１）６０は、第２の時刻（Ｔ２）に終了する。第３のタイミング・フェーズ（Φ３）６４は、第２の時刻（Ｔ２）に続く第３の時刻（Ｔ３）に開始する第３のフェーズ・スイッチ７９、８１、８３、８５、８８、８９（図３）のタイミング・シーケンスを示す。第４のタイミング・フェーズ（Φ４）６６は、第３の時刻（Ｔ３）に続く第４の時刻（Ｔ４）に開始する第４のフェーズ・スイッチ７３、７７、８２、８４、８６、８７（図３）のタイミング・シーケンスを示す。第３のタイミング・フェーズ（Φ３）６４は、第４の時刻（Ｔ４）に終了する。サンプリング・タイミング・フェーズ（ΦＳ）６８は、サンプリング時刻（ＴＳ）に開始するサンプリング・フェーズ・スイッチ９２、９３（図３）のタイミング・シーケンスを示す。ホールド・タイミング・フェーズ（ΦＨ）７０は、ホールド時刻（ＴＨ）に開始するホールド・フェーズ・スイッチ７１、７５、９４、９５、９６、９７（図３）のタイミング・シーケンスを示す。サンプリング・タイミング・フェーズ（ΦＳ）６８は、ホールド時刻（ＴＨ）に終了する。タイミング・シーケンスが図３に示される電流検知回路７２に関して説明されているが、タイミング・シーケンスは、図１に示される電流検知回路１０の場合も用いられ得る。
【００２９】
各タイミング・フェーズは、電流検知回路７２の特定の段と関連した機能を開始する。第１のタイミング・フェーズ（Φ１）６０は、第１の利得段３０（図３）を初期化し、そしてＯＰＡＭＰ３２（図３）の入力に現れ得るオフセット電圧をキャンセルする。第２のタイミング・フェーズ（Φ２）６２は、第１の利得段３０（図３）への入力電位をサンプリングして、スケーリングする。第３のタイミング・フェーズ（Φ３）６４は、第２の利得段６９（図３）の入力に現れ得るオフセット電圧をキャンセルし、第２の利得段６９（図３）を初期化する。第４のタイミング・フェーズ（Φ４）６７は、第２の利得段６９（図３）への入力電位をサンプリングして、スケーリングする。サンプリング・タイミング・フェーズ（ΦＳ）６８は、第２の利得段６９（図３）からの出力をサンプリングする。ホールド・タイミング・フェーズ（ΦＨ）７０は、Ａ／Ｄ変換器２８（図１）による捕捉に十分である期間のような所定の期間にわたり第２の利得段６９（図３）からのサンプリングされた出力を保持する。
【００３０】
本発明の電流検知回路は、スイッチト・キャパシタ回路網を利用して、既知の抵抗を通る電流を従来の電流検知回路より著しく正確に検知する。その上、本発明の電流検知回路に２段利得（例えば、第１及び第２の利得段）を用いることにより、スイッチト・キャパシタ回路網のキャパシタの大きさが低減される。キャパシタの大きさの低減は、これらの電流検知回路をより小さい部品サイズを望ましい移動通信製品に組み込むことを魅力的なものにする。
【００３１】
例示的実施形態において、電流を検知する回路は、スイッチト・キャパシタ回路網と、当該スイッチト・キャパシタ回路網の出力に結合された入力を有する増幅器とを備える。スイッチト・キャパシタ回路網は、電流を示す第１及び第２の基準電位をサンプリングするよう構成される。増幅器は、第１及び第２の基準電位に基づいて、第１及び第２の増幅された電位を当該増幅器の出力に生成するよう構成される。
【００３２】
別の例示的実施形態において、電流を検知する回路は、第１のスイッチト・キャパシタ回路網を有する第１の利得段と、当該第１の利得段に結合された第２のスイッチト・キャパシタ回路網を有する第２の利得段と、当該第２の利得段の出力に結合された入力、及び出力を有するＳ／Ｈ段と、当該Ｓ／Ｈ段の出力に結合されたＡ／Ｄ変換器とを備える。第１のスイッチト・キャパシタ回路網は、電流を示す第１及び第２の基準電位を検知するよう構成される。第２の利得段は、第１及び第２の増幅された基準電位を第１及び第２の基準電位から生成するよう構成される。Ｓ／Ｈ段は、第１及び第２のサンプリングされた電位を第１及び第２の基準電位から所定の期間にわたり得るよう構成される。Ａ／Ｄ変換器は、第１及び第２のサンプリングされた電位をＳ／Ｈ段から受け取るよう構成される。
【００３３】
更に別の例示的実施形態において、電流を検知する回路は、出力を有する第１のスイッチト・キャパシタ回路網と、当該第１のスイッチト・キャパシタ回路網の出力に結合された入力、及び出力を有する増幅器と、当該増幅器の出力に結合された入力、及び増幅器の入力に結合された出力を有する第２のスイッチト・キャパシタ回路網と、上記増幅器の出力に結合された入力を有するＳ／Ｈ段とを備える。第１のスイッチト・キャパシタ回路網は、電流を示す第１及び第２の基準電位をサンプリングするよう構成される。増幅器は、第１の増幅された電圧を第１及び第２の基準電位から生成するよう構成される。第２のスイッチト・キャパシタ回路網は、第２の増幅された電位を第１の増幅された電位から生成するよう構成される。Ｓ／Ｈ段は、サンプリングされた増幅された電位を第２の増幅された電位から生成し、当該サンプリングされた増幅された電位を所定の期間保持するよう構成される。
【００３４】
少なくとも１つの例示的実施形態が上記の詳細な説明で提供されたが、多数の変形が存在することが認められるべきである。また、１又は複数の例示的実施形態は、単なる例示であり、本発明の範囲、適用性、又は構成をいずれにしても制限することを意図したものでないことが認められるべきである。むしろ、上記の詳細な説明は、１又は複数の例示的実施形態を実行するための便利なロード・マップを当業者に与えるであろう。添付の特許請求の範囲に記載された発明の範囲及びその適法の均等物から逸脱することなしに構成要素の機能、構成及び配置の様々な変形を行うことができることを理解すべきである。
【図面の簡単な説明】
【００３５】
【図１】図１は、本発明に従った電流検知回路の一実施形態の概略図である。
【図２】図２は、図１に示される電流検知回路のための利得段の例示的実施形態の回路図である。
【図３】図３は、本発明の別の例示的実施形態に従った電流検知回路の回路図である。
【図４】図４は、図３に示される電流検知回路のタイミング・シーケンスを示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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