(57)【要約】  半導体のダイのパッケージ内の基板の第１の側に形成される剛性波形パターンである。この剛性波形パターンは、基板の第２の側に形成されるコンタクトフィンガーと対応する位置に形成され、この上に重なる。基板とダイスをパッケージングする成形プロセスでは、この剛性波形パターンが、ダイスの変形とこれにかかる応力を効果的に減少させる。ダイ割れが低減される。【選択図】  図６
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【特許請求の範囲】
【請求項１】
半導体のダイスを支持し、かつ、前記半導体のダイスに電気的に接続することが可能であって、第１表面に第１パターンを備えるとともに前記第１表面と反対側の第２表面に第２のパターンを有する基板の前記第１表面に形成される第１パターンであって、
エッチング部と、
前記エッチング部を取り囲む非エッチング部
とを備え、
成形プロセス中に前記第２のパターンによって生じる前記半導体のダイスに対する機械的応力を減少させることが可能であることを特徴とする第１パターン。
【請求項２】
前記基板の前記第１表面上の前記第１パターンの前記エッチング部は、前記第２パターンの一部と対応する位置に形成され、その位置が前記第２パターンの一部と重なることを特徴とする、請求項１に記載の第１パターン。
【請求項３】
前記第２のパターンの一部は、外部との電気的接続を形成するコンタクトフィンガーであることを特徴とする、請求項２に記載の第１パターン。
【請求項４】
前記第１のパターンの前記エッチング部は楕円の一部を形成し、前記楕円の幅は前記コンタクトフィンガーの幅とほぼ等しく、前記楕円の長さは前記コンタクトフィンガーの長さ以上であることを特徴とする、請求項３に記載の第１パターン。
【請求項５】
前記楕円の一部の幅は前記コンタクトフィンガーの幅とほぼ等しく、前記楕円の一部の長さは前記コンタクトフィンガーの長さとほぼ等しいことを特徴とする、請求項４に記載の第１パターン。
【請求項６】
前記第１パターンの前記エッチング部は一対の直線状のエッジを備えており、前記一対の直線状のエッジ間の距離は前記コンタクトフィンガーの幅にほぼ等しく、前記一対の直線状のエッジの長さは前記コンタクトフィンガーの長さにほぼ等しいことを特徴とする、請求項３に記載の第１パターン。
【請求項７】
前記第１パターンの前記エッチング部は二対のエッチング部分を備えており、各対のエッチング部分は、前記エッチング部の長さ方向に沿って、前記エッチング部の中央から前記エッチング部の上端と下端に向かって互いに向き合うように傾斜することを特徴とする、請求項３に記載の第１パターン。
【請求項８】
前記第１パターンの前記エッチング部は、前記エッチング部の長さ方向に沿って並んでいる一対のエッチング部分と、前記一対のエッチング部分の間に横方向に伸張する横方向エッチング部分とを含むことを特徴とする、請求項３に記載の第１パターン。
【請求項９】
前記基板は、
第１表面と、前記第１表面と反対側の第２表面とを有するコアと、
前記コアの前記第１表面上に形成される第１導電層であって、前記第１パターンが形成される第１導電層と、
前記コアの前記第２表面上に形成される第２導電層とを備え、
前記導電パターンは前記第１導電層に形成されることを特徴とする、請求項１に記載の第１パターン。
【請求項１０】
前記第１パターンは前記基板の銅層に形成されることを特徴とする、請求項１に記載の第１パターン。
【請求項１１】
前記第１のパターンは、前記基板の前記第１表面上に形成される第２導電パターンに隣接して形成されるとともに、前記基板の銅層に形成されることを特徴とする、請求項１に記載の第１パターン。
【請求項１２】
前記第１パターンの厚さが、１０μｍから２４μｍの範囲にあることを特徴とする、請求項１に記載の第１パターン。
【請求項１３】
半導体のダイスを支持し、かつ、前記半導体のダイスに電気的に接続することが可能であって、第１表面に剛性波形パターンを備えるとともに前記第１表面と反対側の第２表面に１つ以上の外部との電気的接続を形成する１つ以上のコンタクトフィンガーを有する基板の前記第１表面に形成される剛性波形パターンであって、
前記第１表面に形成された１つ以上のエッチング部であって、前記１つ以上のエッチング部のうちの１つは前記１つ以上のコンタクトフィンガーのうちの１つのコンタクトフィンガーと対応する位置に形成され、その位置が前記１つのコンタクトフィンガーと重なる１つ以上のエッチング部と、
前記１つ以上のエッチング部を取り囲む非エッチング部
とを備え、
成形プロセス中に前記コンタクトフィンガーによって生じる前記半導体のダイスに対する機械的応力を減少させることが可能であることを特徴とする剛性波形パターン。
【請求項１４】
前記１つ以上のエッチング部のうちの前記１つのエッチング部は楕円の一部を形成し、前記楕円の幅は前記コンタクトフィンガーの幅とほぼ等しく、前記楕円の長さは前記コンタクトフィンガーの長さ以上であることを特徴とする、請求項１３に記載の剛性波形パターン。
【請求項１５】
前記楕円の一部の幅は前記コンタクトフィンガーの幅とほぼ等しく、前記楕円の一部の長さは前記コンタクトフィンガーの長さとほぼ等しいことを特徴とする、請求項１４に記載の剛性波形パターン。
【請求項１６】
前記剛性波形パターンの前記エッチング部は一対の直線状のエッジを備えており、前記一対の直線状のエッジ間の距離は前記コンタクトフィンガーの幅にほぼ等しく、前記一対の直線状のエッジの長さは前記コンタクトフィンガーの長さにほぼ等しいことを特徴とする、請求項１３に記載の剛性波形パターン。
【請求項１７】
前記第１パターンの前記エッチング部は二対のエッチング部分を備えており、各対のエッチング部分は、前記エッチング部の長さ方向に沿って、前記エッチング部の中央から前記エッチング部の上端と下端に向かって互いに向き合うように傾斜することを特徴とする、請求項１３に記載の剛性波形パターン。
【請求項１８】
前記第１パターンの前記エッチング部は、前記エッチング部の長さ方向に沿って並んでいる一対のエッチング部分と、前記一対のエッチング部分の間に横方向に伸張する横方向エッチング部分とを含むことを特徴とする、請求項１３に記載の剛性波形パターン。
【請求項１９】
前記基板は、
第１表面と、前記第１表面と反対側の第２表面とを有するコアと、
前記コアの前記第１表面上に形成される第１導電層であって、前記剛性波形パターンが形成される第１導電層と、
前記コアの前記第２表面上に形成される第２導電層とを備え、
前記１つ以上のコンタクトフィンガーは前記第１導電層に形成されることを特徴とする、請求項１３に記載の剛性波形パターン。
【請求項２０】
前記剛性波形パターンは前記基板の銅層に形成されることを特徴とする、請求項１３に記載の剛性波形パターン。
【請求項２１】
前記剛性波形パターンの前記非エッチング部の形状は矩形であることを特徴とする、請求項１３に記載の剛性波形パターン。
【請求項２２】
半導体のダイスと、
前記半導体のダイスを支持し、かつ、前記半導体のダイスに電気的に接続することが可能であって、その第１表面に第１パターンを備えるとともに前記第１表面と反対側の第２表面に第２パターンを有する基板と、
前記半導体のダイスと前記基板を包み込む成形材料とを備え、
前記基板の前記第１表面に形成される前記第１パターンは、
エッチング部と、
前記エッチング部を取り囲む非エッチング部とを備え、
前記第２パターンが、成形プロセス中に前記第２のパターンによって生じる前記半導体のダイスに対する機械的応力を減少させることが可能であることを特徴とする半導体ダイパッケージ。
【請求項２３】
前記半導体ダイパッケージは、ランドグリッドアレイパッケージであることを特徴とする、請求項２２に記載の半導体ダイパッケージ。
【請求項２４】
前記半導体ダイパッケージは、コンパクトフラッシュ（登録商標）メモリモジュールに使用することが可能であることを特徴とする、請求項２２に記載の半導体ダイパッケージ。
【請求項２５】
第１表面と第２表面とを有する基板にマウントされる半導体のダイスにおけるダイ割れの発生を低減させる方法であって、
（ａ）  前記基板の前記第２表面の導電パターンの部分と反対側の前記基板の前記第１表面に、前記導電パターンの部分によって生じる前記半導体のダイスに対する機械的応力を減少させることが可能なパターンをエッチングする工程
を備えることを特徴とする方法。
【請求項２６】
前記導電パターンの部分と反対側の前記基板の前記第１表面にパターンをエッチングする前記工程（ａ）は、前記第１表面に形成される前記パターンを前記導電パターンの部分と対応する位置に形成し、その位置が前記導電パターンの部分と重なるようにエッチングする工程を備えることを特徴とする、請求項２５に記載の基板にマウントされる半導体のダイスにおけるダイ割れの発生を低減させる方法。
【請求項２７】
前記導電パターンの部分と反対側の前記基板の前記第１表面にパターンをエッチングする前記工程（ａ）は、前記第２表面に前記導電パターンを形成する工程の中で実行されることを特徴とする、請求項２５に記載の基板にマウントされる半導体のダイスにおけるダイ割れの発生を低減させる方法。
【請求項２８】
前記導電パターンの部分と反対側の前記基板の前記第１表面にパターンをエッチングする前記工程（ａ）は、前記第１表面に導電パターンを形成する工程の中で実行されることを特徴とする、請求項２５に記載の基板にマウントされる半導体のダイスにおけるダイ割れの発生を低減させる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップの割れを低減するためのチップキャリア基板の形成方法と、その方法によって形成されたチップキャリアに関する。
【背景技術】
【０００２】
携帯用家電製品に対する需要の拡大から、大容量の記憶デバイスに対する必要性が増している。デジタル情報の保存と交換に対する要求がますます増大しており、これを満たすために、フラッシュメモリ記憶カードなどの不揮発性半導体メモリデバイスが広く使用されるようになってきている。このようなメモリデバイスは、その携帯性、汎用性および丈夫な設計に加えて、高い信頼性や大容量性を備えている。このため、例えばデジタルカメラ、デジタル式音楽プレイヤ、ビデオゲームコンソール、ＰＤＡ、携帯電話を含む広範囲にわたる電子機器において広く用いられている。
【０００３】
さまざまなパッケージング構造が知られているが、フラッシュメモリ記憶カードは、一般的に、複数のダイスが基板上にマウントされるシステムインパッケージ（ＳｉＰ）やマルチチップモジュール（ＭＣＭ）として製造される。この基板は、一般的に、片面または両面にエッチング形成された導電層を有する硬質のベースを備えている。ダイスと導電層との間には、電気的接続が形成される。導電層は、ダイスを電子システムに組み込むための導線構造を形成する。ダイスと基板間に電気的接続が確立されると、一般的に、上述のアセンブリは成形材料に包み込まれる。成形材料は、上述のアセンブリの保護パッケージとなる。
【０００４】
フラッシュメモリカードに対する小型化の要求が存在する。これに加えて、フラッシュメモリカードはプリント回路基板に対して脱着可能であって、永久的に取り付けられるものではない。これらのことから、フラッシュメモリカードはしばしばランドグリッドアレイ（ＬＧＡ）パッケージで構築される。ＬＧＡパッケージの内部では、半導体のダイスは、このパッケージの下面に露出するように形成されているコンタクトフィンガーに電気的に接続されている。ホストプリント回路基板（ホストＰＣＢ）上の他の電子部品との外部的な電気的接続は、上述のコンタクトフィンガーを、上述のプリント回路基板上の対応する電気パッドに対して圧接させることによって確立される。ＬＧＡパッケージは、ピングリッドアレイ（ＰＧＡ）パッケージやボールグリッドアレイ（ＢＧＡ）パッケージよりも外形が小さく、かつ、インダクタンスも低いという点で、フラッシュメモリカードに適している。
【０００５】
図１に、従来のＬＧＡパッケージの断面図を示す。１つ以上のダイ２０が、ダイ接着剤２４によって基板２２にマウントされている。基板２２は、一般的には、例えばポリイミドラミネート等の硬質コア２６によって形成される。周知のフォトリソグラフィプロセスとエッチングプロセスを用いて、このコア上に、コンタクトフィンガー用の露出表面を備える所望の導線パターンで薄膜銅層２８が形成されてもよい。コンタクトフィンガー３０は、銅層２８上に金を付着させて形成してもよい。コンタクトフィンガー３０は、このパッケージをホストＰＣＢに電気的に接続することができる。上述のダイスは、ワイヤボンド３２によって基板に電気的に接続されてもよい。バイアス（図示せず）が基板を通じて形成されている。これにより、ダイスとコンタクトフィンガー３０が基板を通じて電気的に接続することが可能となる。次に、コンタクトフィンガー３０が露出されたままの状態で基板をはんだマスク３４でコーティングすることにより、基板上の導線パターン形状を絶縁して保護してもよい。一般的なＬＧＡパッケージの更なる例が、米国特許第４，６８４，１８４号と米国特許第５，１９９，８８９号および米国特許第５，２３２，３７２号に開示されており、その全部が本明細書において参照される。
【０００６】
ここで、図２を参照する。上述のダイスが基板上にマウントされると、それらのアセンブリは成形材料４０の内部にパッケージングされ、保護される。この成形プロセスにおいては、一般的に、成形機は約０．８トンの射出力を出力して成形材料を金型の空洞中に押し込む。約４．５ｍｍ×２．５ｍｍという占有面積を有するダイスの場合、この射出力によって、約１．２ｋｇｆ／ｍｍ２の圧力がダイスに加えられることになる。
【０００７】
ＬＧＡパッケージの底部表面は、一般的にフラットではない。図１と図２に示すように、フィンガー３０は、はんだマスク３４によって画定される平面よりもパッケージ内部側に埋め込まれている。同一平面上にあるはんだマスクの部分では、はんだマスクの下面の裏側において、成形材料の力に逆らうように、大きさが等しい逆方向の力が基板を押し上げることになる。しかしながら、コンタクトフィンガーははんだマスクの下面とは同一平面上にないために、コンタクトフィンガーの部分では、大きさが等しい逆方向の力は働かない。この結果、コンタクトフィンガー上に位置するダイス中の所定の位置で、ダイス内部に応力が蓄積される。
【０００８】
過去においては、半導体ダイは、ＬＧＡパッケージの成形プロセス中に発生する応力にはよりよく耐えることが可能であった。しかしながら、チップスケールパッケージ（ＣＳＰ）や、パッケージの形状因子を小型化する傾向においては、非常に薄いダイスが必要とされる。現在では、半導体製造工程中にウエハ裏面研削を実施して、約８〜２０ｍｉｌｓの範囲にまでダイスを薄くする方式が知られている。このような薄さでは、成形プロセス中に発生する応力にダイスが耐えられないことがしばしばあり、その結果、ダイスが成形圧力によって（図２の破線で示すように）変形してしまう。
【０００９】
コンタクトフィンガー上でダイスが変形すると、図２に示すダイ割れ５０等の、ダイ割れとして知られているダイスの破砕を引き起こしかねない。成形プロセス時の応力によってダイが割れると、一般的に、パッケージを破棄しなければならないことになる。このような事態は、半導体を製造してパッケージングするプロセスの最後に発生するため、特にコストがかかり、わずらわしい問題である。
【００１０】
ダイ割れの問題は、これまでのチップキャリア基板によっては解決されなかった。一般的に、基板の底面側にあるコンタクトフィンガーの上方に位置する領域であって、基板の表面側の領域には、例えば図３の従来技術に示すように、メッシュパターンにエッチングされた銅から成る層２８が設けられている。また、図４の従来技術に示すように、コンタクトフィンガーの上方にソリッドで均一な銅から成る層を備える方式も知られている。しかしながら、熱膨張係数が異なることから、基板上にソリッドで均一な銅の層があることによって、パッケージ形成中の高温プロセスにおいて歪みや他の問題が発生することがある。そのうえ、半導体のダイが薄いため、図３に示すパターンと図４に示すパターンのいずれを用いた場合であっても、成形プロセス中に容認できないほど高い率でダイ割れが発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、半導体ダイ用の強化されたパッケージに関する。この半導体のダイ用パッケージは、基板上にマウントされた１つ以上の半導体のダイと、この１つ以上の半導体ダイおよび基板を封入する成形材料を備えている。この基板は第１導電層と第２導電層を備えており、これら導電層のうちの一方または両方には、導電パターンが形成されている。これら導電層のうちの第１導電層上にある導電パターンの一部は、ダイパッケージを外部コンポーネントに対して電気的に接続するためのコンタクトフィンガーとして形成されている。第２導電層は、本明細書では剛性波形パターンと呼ばれるパターンを備えている。この剛性波形パターンは、成形プロセス中にコンタクトフィンガーに起因して１つ以上のダイに対して生じうる変形と応力を低減することを目的としたものである。
【課題を解決するための手段】
【００１２】
本発明では、剛性波形パターンは基板の第１表面に形成されている。剛性波形パターンは、基板の反対側の表面上に形成されているコンタクトフィンガーと対応する位置に、コンタクトフィンガーの位置と重なるように形成されている。剛性波形パターンは、エッチング部と、そのエッチング部を取り囲む非エッチング部を備えていてもよい。コンタクトフィンガー１つに対して１つのエッチング部が設けられていてもよく、各エッチング部は、そのエッチング部に対応して基板の反対側表面に形成されているコンタクトフィンガーとほぼ同じサイズを有していてもよい。
【００１３】
本発明では、各エッチング部は、別個の４つの部分を有していてもよい。これらの４つの別個の部分は、それらを一緒にすることにより、その頂部と底部が切り取られており、かつ、頂部と底部の中央部で分離された楕円形の部分が形成されてもよい。エッチング部を取り囲む非エッチング部の形状は概して矩形であり、エッチングがされていない。剛性波形パターンのエッチング部と非エッチング部は、上述した形状以外の形状であってもよい。
【００１４】
一部または全部のコンタクトフィンガー上に重なるように位置する１つ以上のダイが基板にマウントされた場合、本発明によると、剛性波形パターンが個々のダイスの変形および個々のダイスに印加される応力を効果的に軽減させる。したがって、ダイ割れが効果的に低減される。さらに、剛性波形パターンのエッチング部は、基板上の導電パターンと同時に、同じ工程で形成してもよい。したがって、本発明によると、処理ステップや製造コストを追加することなく、上述の効果を得ることができる。
【実施例】
【００１５】
本発明の実施例を、強化された半導体パッケージに関連する図５〜１８を参照して以下に説明する。本発明は多様な形態で実施されうるものであり、本明細書に記載する実施例に限定して解釈されるべきものではない。これらの実施例は、本明細書における開示を徹底的かつ完全なものとし、本発明を余すところなく当業者に伝えるようにするために記載されているものである。本発明は、添付されているクレームによって定義される本発明の範囲とその精神に含まれる範囲において、これらの実施例の代替例、改良例および均等例を含むことを意図するものである。さらに、本発明に関する以下の詳細な説明において、本発明を完全に理解するための多くの具体的な詳細が記載されている。しかしながら、そのような具体的な詳細の記載がなくとも本発明が実施可能であることは、当業者にとって明瞭である。
【００１６】
図５と図６はチップキャリア基板１００の一部分の平面図であり、図７と図８は、基板１００の頂部表面と底部表面に対して垂直な異なる平面における断面図である。図７と図８に示すように、基板１００は、頂部表面１０２と底部表面１０４を有している。基板１００はコア１０６で形成されている。このコアの頂部表面には頂部導電層１０８が形成されており、コアの底部表面には底部導電層１１０が形成されている。コアは、例えばＢＴ樹脂等のエポキシガラス樹脂等の誘電体からなっており、その厚さは約４０ミクロン（μｍ）から２００μｍの範囲にある。コアの厚さは、代替実施形態ではこの範囲から逸脱することもある。コアは、代替実施形態ではセラミックまたは有機物である場合もある。
【００１７】
導電層１０８と１１０は、銅またはその他の抵抗の低い導体で形成され、以下に説明するようなパターンを備えている。層１０８と１１０は、約１０μｍから２４μｍの範囲の厚さを有する。但し、層１０８と１１０の厚さは、代替実施形態ではこの範囲から逸脱することもある。一旦パターンニングされると、これらの頂部と底部の導電層は、従来技術において周知のはんだマスク１１２によって覆われる。そして、技術上周知のように、１つ以上の金層を底部導電層１１０の一部に形成して、コンタクトフィンガー１１４を形成する。本発明によってパターンニングされた導電層を含む基板は、カリフォルニア州サンタクララ市のキンサスインターコネクトテクノロジー社（Kinsus Interconnect Technology Corp.）から市販されている。
【００１８】
本実施例では、基板１００は、ＬＧＡ半導体パッケーでの使用に合わせてパターンニングされ、構築されている。以下に説明する基板１００と剛性波形パターンは、例えばＢＧＡパッケージを含む他のタイプの半導体パッケージで用いられてもよい。
【００１９】
図５、７、８は、さらに、基板１００の頂部表面１０２上に２つの半導体ダイ１１６が積層されてマウントされている様子をさらに示している（説明を明確にするため、図５では擬似的に図示されており、図６の平面図では省略されている）。本発明の他の実施形態では、１つのダイスのみを代替的に備えていてもよい。また、ＳｉＰ、ＭＣＭまたは他のタイプの配置で積層された３個から８個以上のダイを代替的に備えていてもよい。これらの１つ以上のダイの厚さは８〜２０ｍｉｌｓの範囲にあるが、代替実施形態では、この厚さが８ｍｉｌｓ未満であってもよいし、２０ｍｉｌｓより大きくてもよい。本発明にとって必須のことではないが、上述の１つ以上のダイ１１６が、フラッシュメモリチップ（ＮＯＲ／ＮＡＮＤ）、ＳＲＡＭもしくはＤＤＴおよび／またはＡＳＩＣ等のコントローラチップであってもよい。他のシリコンチップであることも考えられる。
【００２０】
１つ以上のダイ１１６は、周知のダイ取り付け化合物１１８を用いて、周知の接着性または共晶性のダイボンドプロセスによって基板１００の頂部表面１０２にマウントされる。このダイ取り付け化合物は、例えば、導電性を持たせるための導電性充填剤を含んでいる様々なポリマー接着剤のうちのいずれかであってもよい。そのようなダイ取り付け化合物は、たとえば、ニューヨーク州アーモンク市のセミコンダクターパッケージングマテリアルズ社（Semicondcuctor Packaging Materials, Inc.）によって製造されている。１つ以上のダイ１１６は、周知のワイヤボンドプロセスによって、ワイヤボンド１２０を用いて基板１００の導電層１０８と１１０に電気的に接続される。
【００２１】
チップキャリア基板の頂部表面上方からは見えないが、図５は、基板１００の底部表面１０４に形成されているコンタクトフィンガー１１４の位置を擬似的に示す平面図である。コンタクトフィンガー１１４は、コンタクトフィンガー１１４をホストプリント回路基板（図示せず）のコンタクトパッドに対して圧接してコンタクトさせる場合におけるホストプリント回路基板のコンタクトパッドまたは他の電気部品との電気的接続を、周知の方法によって確立するために備えられている。コンタクトフィンガー１１４が４つ図示されているが、チップキャリア基板１００の変形例における構成では、フィンガーの数は、４つよりも多くてもよいし、あるいは、少なくてもよい。例えば、ある実施形態においては、８個のコンタクトフィンガーが備えられていてもよい。
【００２２】
導電パターンのその他の部分は、周知の方法で基板の頂部表面１０２および／または下面１０４に形成される。また、導電パターンのその他の部分は、以下に説明するように、基板１００の表面にマウントされている１つ以上のダイ１１６、コンタクトフィンガー１１４および／または他の電子部品を互いに電気的に接続する。ある実施形態では、剛性波形パターンとコンタクトフィンガー以外にも、基板１００の片方または両方の表面に導電パターン２０８を備えていてもよい（図１５を参照）。頂部表面１０２と底部表面１０４の両方に導電パターンを備えている実施形態では、基板１００の頂部表面と底部表面との間で電気信号を伝送するために、バイアス（図示せず）が形成されている。
【００２３】
本発明の背景技術の章に記載されているように、薄いダイの場合、成形プロセス中に印加される圧力によって、しばしば機械的な応力がダイにかかり、ついにはダイ割れが生じてしまう。成形工程中のダイ割れを防止するために、本発明では、本明細書において剛性波形パターン、すなわち、“ＲＷＰ”と呼ばれるエッチングパターンを基板に施している。図６に示す基板１００の頂部表面１０２の平面図に、剛性波形パターン１３０の一実施形態が示されている。この実施形態では、剛性波形パターン１３０は、基板１００の反対側の表面上に形成されているコンタクトフィンガー１１４とその配置位置が対応し、かつ、コンタクトフィンガー１１４の上に重なるように位置するように、基板の頂部表面１０２に形成されている。この剛性波形パターン１３０は、エッチング部１３２〜１３８と、エッチング部１３２〜１３８を取り囲む非エッチング部１４０を備えている。基板１００で示される構成においては、コンタクトフィンガーが４つ備えられている。したがって、剛性波形パターン１３０は、１つのコンタクトフィンガーに対して１つずつ、すなわち合計で４つのＲＷＰエッチング部を有している。コンタクトフィンガーの数が４つよりも多い構成、あるいは少ない構成の場合、本発明の実施形態は、コンタクトフィンガーの数に対応して４つより多いか、あるいは少ない数のＲＷＰエッチング部を備えていてもよい。８個のコンタクトフィンガーを備える実施形態の場合であれば、それらに対応する８個のＲＷＰエッチング部が備えられていてもよい。但し、本発明の代替実施形態では、ＲＷＰエッチング部の数は、コンタクトフィンガーの数より多くてもよいし、あるいは、少なくてもよい。
【００２４】
剛性波形パターン１３０のＲＷＰエッチング部は、上側の表面１０２上の導電パターン２０８と同じプロセスによって、同時に形成することができる。したがって、本発明によってもたらされる利点は、処理工程の追加や製造コストの追加を伴うことなく得ることができる。但し、代替実施形態においては、剛性波形パターンは、層１０８および／または層１１０のうちの一方の層上の別個の層として、周知のめっき材料から形成されてもよい。ＲＷＰエッチング部を形成する周知の手法は多く存在する。ＲＷＰエッチング部と導電パターン２０８を基板１００上に形成する１つの手法を、図１４のフローチャートを参照して説明する。ステップ１５０では、導電層１０８と１１０の表面が洗浄される。次に、ステップ１５２では、層１０８と１１０の表面上に、フォトレジスト膜を付着させる。次に、ステップ１５４では、導電パターンと剛性波形パターンの形状をかたどったパターンマスクを、フォトレジスト膜の上に配置する。このフォトレジスト膜は露光され（ステップ１５６）、現像される（ステップ１５８）。このステップにおいて、導電層のエッチング予定領域からフォトレジストが除去される。次に、ステップ１６０では、この露光された領域を、塩化第二鉄などのエッチング液を用いて除去して、コア上に導電パターンと剛性波形パターンを画定する。次に、ステップ１６２ではフォトレジストが剥離され、ステップ１６４では、はんだマスク層を付着させる。
【００２５】
本発明の一実施形態では、ＲＷＰエッチング部１３２〜１３８の各々は、その端から端までの幅が各コンタクトフィンガー１１４の幅とほぼ等しく、その端から端までの長さが各コンタクトフィンガー１１４の長さとほぼ等しい。各ＲＷＰエッチング部１３２〜１３８は、それぞれ別個の４つの部分を有している。これらの部分を一つにすると、頂部と底部を切り取り、かつ、その中央部で頂部側と底部側に分離した、部分的な楕円形が形成される。コンタクトフィンガーの長さ方向に平行な長さをＬと仮定すると（図９を参照）、ＲＷＰエッチング部の４つの部分のそれぞれの長さＬは、コンタクトフィンガーの長さの約１／３である。ＲＷＰエッチング部の各部分の幅Ｗは、約５０μｍである。長さＬと幅Ｗは、代替実施形態では上記の値より大きくてもよいし、あるいは、小さくてもよい。
【００２６】
図９は、１つのＲＷＰエッチング部、例えば、ＲＷＰエッチング部１３２の拡大図である。本実施形態では、ＲＷＰエッチング部１３２〜１３８は互いに同じサイズと構成を有している。しかしながら、ＲＷＰエッチング部１３２〜１３８は、その代替実施形態では、互いに異なるサイズを有していてもよい。図９では、ＲＷＰエッチング部１３２と、２つの矩形が擬似的に示されている。小さいほうの矩形である矩形１７０は、基板上に形成されたＲＷＰエッチング部１３２が重なって覆っているコンタクトフィンガー１１４と同じサイズを有しているが、これについては図１２を参照して以下に説明する。大きいほうの矩形である矩形１７２は、ＲＷＰエッチング部１３２の外側のエッジによって画定される楕円（擬似的に示されている）の全体的な幅と長さを有している（すなわち、ＲＷＰエッチング部１３２の頂部と底部が切り取られていなければ、矩形１７２の幅と長さを有する楕円が形成される）。本実施例では、矩形１７０と１７２は、同じ幅を有している。すなわち、ＲＷＰエッチング部１３２の幅は、コンタクトフィンガー１１４の幅と同じである。本発明の実施形態では、矩形１７２のサイズは、矩形１７０とほぼ同じサイズから、約４．９ｍｍの長さと約１．６５ｍｍの幅を有する矩形のサイズまでの範囲をとり得る。矩形１７２のサイズは、代替実施形態では上述の範囲よりも多少大きくてもよいし、あるいは、小さくてもよい。
【００２７】
本発明のある実施形態では、各ＲＷＰエッチング部１３２〜１３８を囲んでいるＲＷＰ非エッチング部１４０は、その形状が概して矩形であり、エッチングされていない領域である。第１の実施形態では、ＲＷＰ非エッチング部１４０によって画定される矩形のサイズは、ＲＷＰエッチング部をちょうど全部取り囲む矩形と同じ程度の小ささである。第２の実施形態では、ＲＷＰ非エッチング部１４０は、第１方向に向かって導電層１０８の左側端部まで伸張し、第２方向に向かって導電層１０８の右側端部まで伸張し、第３方向に向かってＲＷＰエッチング部に隣接している導電層の頂部側端部まで伸張するとともに、第４方向に向かって基板１００の頂部表面１０２に形成されている回路パターンのちょうど上方の境界線まで伸張している。さらに別の代替実施形態では、エッチング部のサイズは、上述した第１の実施形態のサイズと第２の実施形態のサイズの範囲内のサイズを有している。基板の頂部表面に回路が形成されていない実施形態では、ＲＷＰ非エッチング部は、導電層１０８の底部側端部にまで伸張している。
【００２８】
ＲＷＰ非エッチング部１４０の形状は、代替実施形態では矩形以外の形状であってもよい。たとえば、卵型、楕円、円等であってもよい。あるいは、ＲＷＰエッチング部を取り囲むその他の変則的な形状であってもよい。
【００２９】
また、ＲＷＰエッチングパターンは、図６、９、１０に示す部分的な楕円形状以外の形状に変形されうる。例えば、図１０は、直線状のエッジを有するＲＷＰエッチングパターン１７４〜１８０を示している。これらのパターン１７４〜１８０の各々は、コンタクトフィンガー１１４に重なって、コンタクトフィンガー１１４を覆う長さと幅を有しており、また、それらのフィンガーとほぼ同じ形状をしている。代替例におけるＲＷＰエッチングパターンは、図１１に示すＲＷＰエッチングパターン１８２〜１８８等のように、ほぼ矩形形状であってもよい。図１１に示すように、ＲＷＰエッチングパターン１８２〜１８８の中央部分はエッチングされていない。この代替例においては、ＲＷＰエッチングパターン１８２〜１８８の中央部分はエッチングされていてもよい。別の実施形態を図１２に示す。この場合、ＲＷＰエッチングパターン１９０〜１９６の各々は、長さ方向における頂部側と底部側が三角形の形状を成すように互いに向かって傾斜している。傾斜した部分は頂部と底部において一体化していてもよいし、（図示するように）互いに離間していてもよい。さらに別の実施形態を図１３に示す。図１３の一部拡大図を、図１４に示す。ＲＷＰエッチングパターン１９８〜２０４は、ＲＷＰエッチングパターンの長さ方向に並ぶ部分の間に伸びている横方向の放熱用エッチング部分２０６を備えているものとして図示されている。実施形態において、放熱用エッチング部分は、層１０８とコア１０６の熱膨張係数が異なることによって基板の積層内部に発生する機械的応力を軽減するために用いられる。ＲＷＰエッチングパターンの長さ方向にわたって設けられている放熱用エッチング部分２０６の数と幅は、代替実施形態では適宜変更されてもよい。放熱用エッチング部分２０６は、上述した実施形態のうちのいずれにおいても用いることができる。代替実施形態では、ＲＷＰエッチングパターンは別の形状を有していてもよい。
【００３０】
図１５は、本発明の一実施形態に関わる導電パターン２０８と剛性波形パターン１３０を備えるチップキャリア基板１００の平面図である。基板１００の底部表面に設けられているコンタクトフィンガー１１４は、擬似的に示されている。図示されるように、各ＲＷＰエッチング部は、各コンタクトフィンガー１１４とその形成位置が揃っており、また、コンタクトフィンガー１１４の上に重なるように位置している。コンタクトフィンガー１１４は、基板上の他の位置で形成されてもよい。この場合、これに伴って、剛性波形パターンの形成位置も、フィンガー上に重なって位置するように変更される。
【００３１】
基板にマウントされた１つ以上のダイがコンタクトフィンガーのうちの一部または全部の上に重なるように位置していることにより、本発明の剛性波形パターンは、個々のダイスの変形およびそれらに印加される応力を効果的に減少させる。したがって、ダイ割れを大きく低減する。
【００３２】
本発明の実施形態に関わる剛性波形パターンは、基板の反対側に設けられたコンタクトフィンガーの上にくるように位置しており、コンタクトフィンガー及び剛性波形パターン上に少なくとも部分的にマウントされる半導体のダイスに対する機械的応力を軽減するものであると記載されている。しかしながら、剛性波形パターンは、導電パターンのその他の部分上に位置させることで、基板１００上に設けられている他の部品に対する機械的応力を軽減するために用いられてもよい。このような実施形態では、剛性波形パターンは、導電パターンが設けられている部分の反対側に形成されてもよい。このとき、剛性波形パターンは、上述の導電パターンの部分と対応する位置に、これを補強するようにして形成される。これによって、剛性波形パターン及び導電パターンの上に位置して基板上にマウントされる部品に対する機械的応力を軽減させる。
【００３３】
図１６は、成形材料２１２に封止された剛性波形パターンとダイス１１６と基板１００を有する半導体ダイパッケージ２１０の完成品の断面図である。完成されたダイパッケージ２１０を製造するプロセスを、図１８のフローチャートを参照して説明する。基板１００は、最初は大型のパネル板であり、組立てられた後に個々の基板に分離されるものである。ステップ２２０では、このパネル板に穴を開ける。この穴を基準穴として、それぞれの基板の位置が定められる。次に、ステップ２２２では、導電パターンと剛性波形パターンが、パネル板の各表面に形成される。次に、ステップ２２４では、パターン形成されたパネル板を自動光学検査（ＡＯＩ）で検査する。ステップ２２６では、一旦検査を行った後に、はんだマスクをパネル板に付着させる。
【００３４】
はんだマスクが付着されると、コンタクトフィンガーが完成される。ステップ２２８では、軟質の金の層が、例えば薄膜形成等の手法によって基板の底部表面上の導電層の露出面の特定の部分に付着される。コンタクトフィンガーは外部と電気的接続することによって磨耗する。このため、ステップ２３０では、硬質の金の層を、例えば電気メッキ等の手法によって付着させる。代替実施形態では、金層が単層のみ付着されてもよい。次に、ステップ２３２では、分割機を用いて、パネル板を個々の基板に分離する。次に、これら個々の基板を、自動化された工程で検査して試験をし（ステップ２３４）、最終的な目視検査（ステップ２３６）でその電気的動作を確認し、汚染、傷、変色などがないかを調べる。次に、ステップ２３８では、検査に合格した基板にダイ取り付けプロセスを実施する。次に、ステップ２４０では、周知の射出成形プロセスを用いて基板とダイをパッケージングして、ＪＥＤＥＣ規格（または他の規格）のパッケージを形成する。剛性波形パターンを含んでいるダイパッケージ２１０は、代替実施形態では上記以外のプロセスで形成されてもよい。
【００３５】
本発明に関する前述の詳細な説明は、例証と説明を目的として提示されたものである。この説明は、本発明を上記において開示された形態にのみ制限することを意図するものではない。上記の教示に照らし合わせて、多様な改良や変更が可能である。上記において説明した実施形態は、本発明の原理とその実用的な応用例を最もよく説明するために選ばれたものであり、これによって、他の当業者が、意図する特定の用途に適するように様々な実施形態及び改良された形態で本発明を最もよく利用することが可能となるようにしたものである。本発明の範囲は、本明細書に添付される請求項によって定義されるものである。
【図面の簡単な説明】
【００３６】
【図１】従来のＬＧＡパッケージの基板にマウントされたダイスの断面図である。
【図２】成形プロセス中の圧力印加の結果としてダイ割れが生じた場合における、パッケージされた従来のダイスの断面図である。
【図３】従来型のチップキャリア基板の表面に形成されたエッチングされていない銅層の平面図である。
【図４】従来型のチップキャリア基板の表面に形成されたメッシュパターンの銅層の平面図である。
【図５】底部表面にあるコンタクトフィンガーを頂部表面から透視した（底部表面にあるコンタクトフィンガーを擬似的に示す）チップキャリア基板の平面図である。
【図６】本発明の実施形態に関わる剛性波形パターンを含むチップキャリア基板の頂部表面の平面図である。
【図７】図６の７−７断面図である。
【図８】図６の８−８断面図である。
【図９】本発明の実施形態に関わる剛性波形パターン部分の拡大平面図である。
【図１０】本発明の代替実施形態に関わる剛性波形パターンを含むチップキャリア基板の頂部表面の平面図である。
【図１１】本発明の代替実施形態に関わる剛性波形パターンを含むチップキャリア基板の頂部表面の平面図である。
【図１２】本発明の代替実施形態に関わる剛性波形パターンを含むチップキャリア基板の頂部表面の平面図である。
【図１３】本発明の代替実施形態に関わる剛性波形パターンを含むチップキャリア基板の頂部表面の平面図である。
【図１４】図１３の剛性波形パターンを含むチップキャリア基板の頂部表面の一部拡大平面図である。
【図１５】本発明の実施形態に関わる導電パターンと剛性波形パターンを含むチップキャリア基板の頂部表面の平面図である。
【図１６】本発明の実施形態に関わる剛性波形パターンを有するチップキャリア基板とダイスを含む半導体パッケージの側部断面図である。
【図１７】本発明に関わる剛性波形パターンを基板上に形成する工程を示すフローチャートである。
【図１８】本発明に関わるチップキャリア基板の製造工程を示すフローチャートである。
【図１】
2008537336.tif 000003
【図２】
2008537336.tif 000004
【図３】
2008537336.tif 000005
【図４】
2008537336.tif 000006
【図５】
2008537336.tif 000007
【図６】
2008537336.tif 000008
【図７】
2008537336.tif 000009
【図８】
2008537336.tif 000010
【図９】
2008537336.tif 000011
【図１０】
2008537336.tif 000012
【図１１】
2008537336.tif 000013
【図１２】
2008537336.tif 000014
【図１３】
2008537336.tif 000015
【図１４】
2008537336.tif 000016
【図１５】
2008537336.tif 000017
【図１６】
2008537336.tif 000018
【図１７】
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【図１８】
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【手続補正書】
【提出日】平成19年12月19日(2007.12.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体のダイスを支持し、かつ、前記半導体のダイスに電気的に接続することが可能であって、第１表面に第１パターンを備えるとともに前記第１表面と反対側の第２表面に第２のパターンを有する基板の前記第１表面に形成される第１パターンであって、
エッチング部と、
前記エッチング部を取り囲む非エッチング部
とを備え、
成形プロセス中に前記第２のパターンによって生じる前記半導体のダイスに対する機械的応力を減少させることが可能であることを特徴とする第１パターン。
【請求項２】
前記基板の前記第１表面上の前記第１パターンの前記エッチング部は、前記第２パターンの一部と対応する位置に形成され、その位置が前記第２パターンの一部と重なることを特徴とする、請求項１に記載の第１パターン。
【請求項３】
前記第２のパターンの一部は、外部との電気的接続を形成するコンタクトフィンガーであることを特徴とする、請求項２に記載の第１パターン。
【請求項４】
前記第１のパターンの前記エッチング部は楕円の一部を形成し、前記楕円の幅は前記コンタクトフィンガーの幅とほぼ等しく、前記楕円の長さは前記コンタクトフィンガーの長さ以上であることを特徴とする、請求項３に記載の第１パターン。
【請求項５】
前記楕円の一部の幅は前記コンタクトフィンガーの幅とほぼ等しく、前記楕円の一部の長さは前記コンタクトフィンガーの長さとほぼ等しいことを特徴とする、請求項４に記載の第１パターン。
【請求項６】
前記第１パターンの前記エッチング部は一対の直線状のエッジを備えており、前記一対の直線状のエッジ間の距離は前記コンタクトフィンガーの幅にほぼ等しく、前記一対の直線状のエッジの長さは前記コンタクトフィンガーの長さにほぼ等しいことを特徴とする、請求項３に記載の第１パターン。
【請求項７】
前記第１パターンの前記エッチング部は二対のエッチング部分を備えており、各対のエッチング部分は、前記エッチング部の長さ方向に沿って、前記エッチング部の中央から前記エッチング部の上端と下端に向かって互いに向き合うように傾斜することを特徴とする、請求項３に記載の第１パターン。
【請求項８】
前記第１パターンの前記エッチング部は、前記エッチング部の長さ方向に沿って並んでいる一対のエッチング部分と、前記一対のエッチング部分の間に横方向に伸張する横方向エッチング部分とを含むことを特徴とする、請求項３に記載の第１パターン。
【請求項９】
前記基板は、
第１表面と、前記第１表面と反対側の第２表面とを有するコアと、
前記コアの前記第１表面上に形成される第１導電層であって、前記第１パターンが形成される第１導電層と、
前記コアの前記第２表面上に形成される第２導電層とを備え、
前記導電パターンは前記第１導電層に形成されることを特徴とする、請求項１に記載の第１パターン。
【請求項１０】
前記第１パターンは前記基板の銅層に形成されることを特徴とする、請求項１に記載の第１パターン。
【請求項１１】
前記第１のパターンは、前記基板の前記第１表面上に形成される第２導電パターンに隣接して形成されるとともに、前記基板の銅層に形成されることを特徴とする、請求項１に記載の第１パターン。
【請求項１２】
前記第１パターンの厚さが、１０μｍから２４μｍの範囲にあることを特徴とする、請求項１に記載の第１パターン。
【請求項１３】
半導体のダイスを支持し、かつ、前記半導体のダイスに電気的に接続することが可能であって、第１表面に剛性波形パターンを備えるとともに前記第１表面と反対側の第２表面に１つ以上の外部との電気的接続を形成する１つ以上のコンタクトフィンガーを有する基板の前記第１表面に形成される剛性波形パターンであって、
前記第１表面に形成された１つ以上のエッチング部であって、前記１つ以上のエッチング部のうちの１つは前記１つ以上のコンタクトフィンガーのうちの１つのコンタクトフィンガーと対応する位置に形成され、その位置が前記１つのコンタクトフィンガーと重なる１つ以上のエッチング部と、
前記１つ以上のエッチング部を取り囲む非エッチング部
とを備え、
成形プロセス中に前記コンタクトフィンガーによって生じる前記半導体のダイスに対する機械的応力を減少させることが可能であることを特徴とする剛性波形パターン。
【請求項１４】
前記１つ以上のエッチング部のうちの前記１つのエッチング部は楕円の一部を形成し、前記楕円の幅は前記コンタクトフィンガーの幅とほぼ等しく、前記楕円の長さは前記コンタクトフィンガーの長さ以上であることを特徴とする、請求項１３に記載の剛性波形パターン。
【請求項１５】
前記楕円の一部の幅は前記コンタクトフィンガーの幅とほぼ等しく、前記楕円の一部の長さは前記コンタクトフィンガーの長さとほぼ等しいことを特徴とする、請求項１４に記載の剛性波形パターン。
【請求項１６】
前記剛性波形パターンの前記エッチング部は一対の直線状のエッジを備えており、前記一対の直線状のエッジ間の距離は前記コンタクトフィンガーの幅にほぼ等しく、前記一対の直線状のエッジの長さは前記コンタクトフィンガーの長さにほぼ等しいことを特徴とする、請求項１３に記載の剛性波形パターン。
【請求項１７】
前記第１表面の前記１つ以上のエッチング部は二対のエッチング部分を備えており、各対のエッチング部分は、前記エッチング部の長さ方向に沿って、前記エッチング部の中央から前記エッチング部の上端と下端に向かって互いに向き合うように傾斜することを特徴とする、請求項１３に記載の剛性波形パターン。
【請求項１８】
前記第１パターンの前記エッチング部は、前記エッチング部の長さ方向に沿って並んでいる一対のエッチング部分と、前記一対のエッチング部分の間に横方向に伸張する横方向エッチング部分とを含むことを特徴とする、請求項１３に記載の剛性波形パターン。
【請求項１９】
前記基板は、
第１表面と、前記第１表面と反対側の第２表面とを有するコアと、
前記コアの前記第１表面上に形成される第１導電層であって、前記剛性波形パターンが形成される第１導電層と、
前記コアの前記第２表面上に形成される第２導電層とを備え、
前記１つ以上のコンタクトフィンガーは前記第１導電層に形成されることを特徴とする、請求項１３に記載の剛性波形パターン。
【請求項２０】
前記剛性波形パターンは前記基板の銅層に形成されることを特徴とする、請求項１３に記載の剛性波形パターン。
【請求項２１】
前記剛性波形パターンの前記非エッチング部の形状は矩形であることを特徴とする、請求項１３に記載の剛性波形パターン。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
剛性波形パターン１３０のＲＷＰエッチング部は、上側の表面１０２上の導電パターン２０８と同じプロセスによって、同時に形成することができる。したがって、本発明によってもたらされる利点は、処理工程の追加や製造コストの追加を伴うことなく得ることができる。但し、代替実施形態においては、剛性波形パターンは、層１０８および／または層１１０のうちの一方の層上の別個の層として、周知のめっき材料から形成されてもよい。ＲＷＰエッチング部を形成する周知の手法は多く存在する。ＲＷＰエッチング部と導電パターン２０８を基板１００上に形成する１つの手法を、図１７のフローチャートを参照して説明する。ステップ１５０では、導電層１０８と１１０の表面が洗浄される。次に、ステップ１５２では、層１０８と１１０の表面上に、フォトレジスト膜を付着させる。次に、ステップ１５４では、導電パターンと剛性波形パターンの形状をかたどったパターンマスクを、フォトレジスト膜の上に配置する。このフォトレジスト膜は露光され（ステップ１５６）、現像される（ステップ１５８）。このステップにおいて、導電層のエッチング予定領域からフォトレジストが除去される。次に、ステップ１６０では、この露光された領域を、塩化第二鉄などのエッチング液を用いて除去して、コア上に導電パターンと剛性波形パターンを画定する。次に、ステップ１６２ではフォトレジストが剥離され、ステップ１６４では、はんだマスク層を付着させる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
また、ＲＷＰエッチングパターンは、図６、９、１３に示す部分的な楕円形状以外の形状に変形されうる。例えば、図１０は、直線状のエッジを有するＲＷＰエッチングパターン１７４〜１８０を示している。これらのパターン１７４〜１８０の各々は、コンタクトフィンガー１１４に重なって、コンタクトフィンガー１１４を覆う長さと幅を有しており、また、それらのフィンガーとほぼ同じ形状をしている。代替例におけるＲＷＰエッチングパターンは、図１１に示すＲＷＰエッチングパターン１８２〜１８８等のように、ほぼ矩形形状であってもよい。図１１に示すように、ＲＷＰエッチングパターン１８２〜１８８の中央部分はエッチングされていない。この代替例においては、ＲＷＰエッチングパターン１８２〜１８８の中央部分はエッチングされていてもよい。別の実施形態を図１２に示す。この場合、ＲＷＰエッチングパターン１９０〜１９６の各々は、長さ方向における頂部側と底部側が三角形の形状を成すように互いに向かって傾斜している。傾斜した部分は頂部と底部において一体化していてもよいし、（図示するように）互いに離間していてもよい。さらに別の実施形態を図１３に示す。図１３の一部拡大図を、図１４に示す。ＲＷＰエッチングパターン１９８〜２０４は、ＲＷＰエッチングパターンの長さ方向に並ぶ部分の間に伸びている横方向の放熱用エッチング部分２０６を備えているものとして図示されている。実施形態において、放熱用エッチング部分は、層１０８とコア１０６の熱膨張係数が異なることによって基板の積層内部に発生する機械的応力を軽減するために用いられる。ＲＷＰエッチングパターンの長さ方向にわたって設けられている放熱用エッチング部分２０６の数と幅は、代替実施形態では適宜変更されてもよい。放熱用エッチング部分２０６は、上述した実施形態のうちのいずれにおいても用いることができる。代替実施形態では、ＲＷＰエッチングパターンは別の形状を有していてもよい。
【国際調査報告】
2008537336.tif 000021
2008537336.tif 000022
2008537336.tif 000023