(57)【要約】  ＳＲＡＭ（スタティックランダムアクセスメモリ）回路に一般的に適用される方法を用いて、アナログ電圧ランダムアクセスメモリ（ＶＲＡＭ）の記憶位置の小型アレイを実現する、集積回路メモリセルおよび電圧ラダーの設計に関する。ＶＲＡＭ内のメモリセルはそれぞれ、付随するスイッチを制御するディジタル値を記憶する。スイッチは、その記憶位置がイネーブルであるときに出力される、ラダー回路によって生成される一連の電圧からの特定電圧を接続する。多重アナログ出力電圧が、単にセルの追加の列を設けることによって提供される。【選択図】図３
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【特許請求の範囲】
【請求項１】
メモリ位置にディジタル値を記憶し、このメモリ位置がアクセスされると特定の電圧が出力されるようにするアナログ電圧ランダムアクセスメモリ（ＶＲＡＭ）であって、
少なくとも1つの電圧基準に結合された抵抗ラダー回路であって、この回路内の複数のノードにおける複数の基準アナログ電圧を提供する抵抗ラダー回路と、
複数のセルの小型アレイであって、各セルが記憶デバイスおよび付随するアナログ基準電圧スイッチを有する複数セルの小型アレイとを備え、
前記記憶デバイスが前記セル内のアナログ基準の状態を制御するように接続され、
前記各スイッチが、前記基準アナログ電圧の事前に選択された1つに対応する前記抵抗ラダー回路内のノードと、アナログ電圧出力点との間に接続されている、アナログ電圧ランダムアクセスメモリ。
【請求項２】
請求項１において、前記ラダーが直列に接続された第１の一連の抵抗を備えて、前記一連の基準アナログ電圧を提供する、アナログ電圧ランダムアクセスメモリ。
【請求項３】
請求項２において、追加の抵抗が前記第１の一連の抵抗のうちの１つ以上に並列に配置されて、１つ以上の間隔の小さい基準アナログ電圧を提供する、アナログ電圧ランダムアクセスメモリ。
【請求項４】
請求項１において、少なくとも１つのセル内の記憶デバイスが単一のディジタルビットを記憶する、アナログ電圧ランダムアクセスメモリ。
【請求項５】
請求項４において、前記単一のビットを記憶する記憶デバイスが、一対のクロスカップル・インバータゲートである、アナログ電圧ランダムアクセスメモリ。
【請求項６】
請求項１において、複数のセルが前記抵抗ラダー回路内の同一ノードに接続されて、多重アナログ出力電圧の生成を可能にしている、アナログ電圧ランダムアクセスメモリ。
【請求項７】
請求項１において、前記セルアレイ内の各記憶デバイスがアドレス指定可能である、アナログ電圧ランダムアクセスメモリ。
【請求項８】
請求項７において、前記セルアレイ内の各記憶デバイスが、行デコーダおよび列デコーダによってアドレス指定可能である、アナログ電圧ランダムアクセスメモリ。
【請求項９】
請求項１において、さらに、
間隔の大きいアナログ電圧を生成するように、内部にディジタル情報を記憶している第１セルと、
間隔の小さいアナログ電圧を生成するように、内部にディジタル情報を記憶している第２セルと、
前記間隔の大きいアナログ電圧および間隔の小さいアナログ電圧を受け取り、これら電圧の差としてアナログ出力電圧を生成する差動増幅器とを備えた、アナログ電圧ランダムアクセスメモリ。
【請求項１０】
請求項１において、電荷／ディジタル変換器に複数の基準電圧を提供するように接続されている、アナログ電圧ランダムアクセスメモリ。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、2004年7月6日出願の米国仮出願第60/585,610号の利益を主張する。上記出願の全内容は参照により本明細書に引用したものとする。
【背景技術】
【０００２】
複数の異なるタイプの回路が、ディジタル入力信号に一致する多重アナログ出力電圧の生成を必要とする。このような回路では、通常は、必要とされる各出力電圧に対して個別のディジタル／アナログ変換器を使用してこの機能を実現している。
【０００３】
この方法は、少数のアナログ電圧のみを生成する場合に適する。しかし、電荷／ディジタル変換器のようなある種の回路は、多くのアナログ電圧の生成を必要とする。集積回路を用いてこのような回路を実現する場合であっても、電圧生成機能が設計において大きなスペースを占有することになる。
【発明の開示】
【０００４】
本発明は、小型アレイのディジタル／アナログ変換器を実現する、集積回路メモリセルおよび電圧ラダーの設計に関する。本発明は、実際には、アナログ電圧ランダムアクセスメモリ（ＶＲＡＭ）を提供する。
【０００５】
ＶＲＡＭによって、メモリ位置にディジタル値を記憶できる。抵抗ラダー回路および切換可能メモリセルの小型アレイが、一連の出力基準電圧を提供する。切換可能メモリセルの小型アレイはディジタルビットを記憶するように構成され、メモリセルは、スタティックランダムアクセスメモリ（ＳＲＡＭ）回路とほぼ同一の方法で行アドレスデコーダおよび列アドレスデコーダによって個々にアドレス指定できる。しかし、メモリセル内に記憶されたビットは、付随するスイッチの状態を制御するために接続されてもいる。好ましい実施形態においては、各スイッチは抵抗ラダー回路の事前に選択された点に接続されている。
【０００６】
メモリセルにビットを相応に書き込むことによってスイッチが制御されて、ラダー回路の複数の可能な抵抗のいずれを選択して１つまたは複数の出力電圧を生成するのかを決定する。
【０００７】
ラダーは単に直列に接続された一連の抵抗を有し、これにより一連の選択可能な間隔の大きい抵抗を提供できる。
【０００８】
しかし、好ましい実施形態においては、１つまたは複数の間隔の大きい抵抗に並列に配置された１つまたは複数の抵抗によって、１つまたは複数の間隔の小さい抵抗段階（resistance step（抵抗値の差））を実現できる。
【０００９】
したがって、ＶＲＡＭは、ディジタル入力の制御の下で、多数の調製可能なアナログ出力電圧を提供する。この機能は、標準的なランダムアクセスメモリ回路とほぼ同等に小型にできるフォームファクタである、小型のフォームファクタで提供される。多数のラッチ方式ディジタル／アナログ変換器に対する同等な機能が、極めて小さい物理領域とその結果の極めて少ない電力消費を要求することによって、実現される。
【００１０】
本発明の前述およびその他の目的、特徴、および利点は、添付図面に示す本発明の好ましい実施形態の以下の詳細な説明で明らかになるであろう。図面では、同一参照符号は異なる図面においても同一部品を指す。図面は必ずしも縮尺通りでなく、本発明の原理を示すことに重点が置かれている。
【発明を実施するための最良の形態】
【００１１】
本発明の好ましい実施形態を以下に説明する。
【００１２】
図１は本発明による電圧ランダムアクセスメモリ（ＶＲＡＭ）２０を使用できる装置１０のブロック図である。図の装置１０は電荷／ディジタル変換器（ＱＤＣ）として構成されている。ただし、ＶＲＡＭ２０は、ディジタル入力から多重アナログ電圧出力を同時に生成する必要がある、いかなる応用回路においても使用できる。
【００１３】
この特定のＱＤＣ１０は、直列パイプラインレジスタとして配置された多数の電荷蓄積段を用いる、いわゆる逐次近似式の変換器である。図示の回路においては、２つのパイプライン２４−ｐ（「正（プラス）」パイプライン）、２４−ｍ（「負（マイナス）」パイプライン）が存在し、これらのパイプラインは電荷を相補的な電荷対として運ぶ。基準電荷発生器２２−ｐ、２２−ｍ、入力サンプラ２３−ｐ、２３−ｍ、およびディジタル／アナログ変換器（ＤＡＣ）２７−ｐ、２７−ｍが、それぞれ直列パイプラインレジスタ２４−ｐ、２４−ｍに対応づけられている。基準電荷発生器および各段における電荷スプリッタが基準信号を生成し、この生成された基準信号は、パイプラインを下って移動する電荷に選択的に加えられる。比較器２５のアレイが変換結果を一連のディジタルビットとして生成する。ＱＤＣ１０はPaulに交付された米国特許第5,559,007号に記載されるものと同様に実現される。
【００１４】
ＶＲＡＭ２０が本発明において特に重要であり、ＱＤＣ１０の各種構成要素によって用いられる複数のオフセット電圧および調整電圧を生成するのに使用することができる。ＶＲＡＭ２０は、以下に詳しく説明する方法で、間隔の大きい（coarse（粗い））出力段階２８もしくは間隔の小さい（fine（精細な））出力段階、または両方の組合せを提供するように構成できる。ＶＲＡＭ２０で生成された結果の基準電圧は、例えば、ＤＡＣ２７を校正するため、スプリッタ回路のバイアス点を提供するため、比較器２５に対して基準電荷を提供するため、またはその他の目的のために使用される。
【００１５】
ＶＲＡＭ２０のディジタルビット記憶部分を実現する方法は、スタティックランダムアクセスメモリ（ＳＲＡＭ）タイプの回路と類似である。当技術分野で公知のとおり、図２Ａに示されるＳＲＡＭは、メモリセル３６のアレイ３５をアドレス指定するために、行アドレスデコーダ３０と、列アドレスデコーダ３２と、これらにそれぞれ接続されたドライバ３１、３３とから成る。行デコーダ３０および列デコーダ３２は特定のセル３６へのアクセスを提供する。これにより、読出し／書込み回路３８は、「データ入力（ＤＡＴＡ  ＩＮ）」接続を介してセル３６にデータを書き込むことも、「データ出力（ＤＡＴＡ  ＯＵＴ）」接続を介してセル３６からデータを読み出すこともできる。
【００１６】
図２Ｂに、典型的な相補型金属酸化膜半導体（ＣＭＯＳ）ＳＲＡＭセル３６の詳細を示す。行アドレス・イネーブルライン（図の左側から）および列アドレス・イネーブルライン（図の下側から）がセル３６に入力される。セル３６は、入力ゲート４１および出力ゲート４２、ならびに、図示された一対のクロスカップル・インバータ４３ａ、４３ｂなどのような、単一ビットの情報を記憶できる回路から成る。セルに結合された行および列の選択ラインをストローブすることによって、セルをイネーブルにして読出しまたは書込みを可能にする。
【００１７】
図３に本発明によるＶＲＡＭ２０のさらに詳細な図を示す。ＶＲＡＭは抵抗アレイ５０およびメモリセル４６の小型記憶アレイ４５を有する。ＶＲＡＭ２０内の小型記憶アレイは一般に、メモリセル４６のアレイ４５を有する限りでは、ＳＲＡＭ内のアレイと類似している。しかし、ＶＲＡＭ内の各メモリセル４６は、ビット記憶部分４７のみではなく電圧スイッチ４８も備える。
【００１８】
各電圧スイッチすなわち「交差点（cross point）」スイッチ４８が、抵抗ラダー（resister ladder）５０の各部分に接続された入力端子を有する。抵抗ラダー５０自体は、高い電圧基準Ｖｈおよび低い電圧基準Ｖｌとの間に接続された多数の抵抗５１−１、５１−２、…５１−ｎから成る。図３では、抵抗５１−１、５１−２、…５１−ｎが単一の直列の構成で示されているが、これは単なる１つの可能な構成であって、並列および複数の直列などの他の抵抗の構成が可能である。
【００１９】
メモリセル４６に記憶されたデータビットがスイッチ４８の状態を制御する。これにより、抵抗ラダー５０の抵抗接続のいずれかを、各列ライン６０への出力の提供に用いることができる。すなわち、ＶｈとＶｌとの間の選択された電圧レベルに付随するスイッチ４８を起動することによって、この選択された電圧レベルを、スイッチ４８に付随するセル４６に記憶されたデータによって決定されるとおり、任意の出力ライン６０に提供できる。
【００２０】
好ましくは、メモリセルはグループに構成され、典型的には、抵抗ラダーの各特定のノード５２に多数のメモリセル４６が接続されている。
【００２１】
さらに、抵抗ラダーのノード５２−１〜５２−ｎにおけるｎ個のスイッチ４８の出力側は共に接続されて、各ＶＲＡＭ出力列ライン６２−１、６２−２、…６２−ｍの出力６０−１、６０−２、…６０−ｍ（ＯＵＴ１、ＯＵＴ２、…ＯＵＴｍ）のうちの１つを提供する。例えば、列ライン６２−２はスイッチ４８−２−１、４８−２−２、…４８−ｎの出力を結合して、出力ＯＵＴ２を生成する。このように、所定の出力列ライン６２−ｋに提供される電圧は、対応するスイッチ４８−ｋ−１、４８−ｋ−２、…４８−ｋ−ｎの内のいずれの一つが閉じて、抵抗ラダー５０のある点に接続されているかに依存する。したがって、単一の電圧のみが各出力ライン６２に対してラダー５０から取り出される。
【００２２】
この方法の最大精度はラダー５０の抵抗５１の数によってのみ制限される。好ましい一実施形態においては、図５に関して説明されるとおり、３２個の抵抗５１が存在する。
【００２３】
図４にＶＲＡＭ２０のセル４６の１つのさらなる詳細を示す。ラッチすなわちＶＲＡＭの記憶ビット４７部分を用いて、ＳＲＡＭ内のメモリセルとほぼ同一方法でデータビットを記憶する。存在するが図４では示されていない行アドレスデコーダ回路および列アドレスデコーダ回路によって各セルにアクセスが可能で、各ラッチ４７に情報をアドレス指定および記憶できる。これらの回路はＳＲＡＭにおけるものと同一である。
【００２４】
さらに、各セル４６はスイッチ４８を有する。このスイッチ４８は、抵抗ラダー５０の各段階に接続された、図３に示されるスイッチ４８に相当する。このように、基本メモリセル４６のそれぞれにスイッチ４８を付加することによって、多数の選択可能なアナログ出力電圧を生成するのに必要な情報を記憶するのに使用できる小型記憶アレイを実現できる。
【００２５】
図５は、抵抗ラダー５０が間隔の大きい抵抗で構成されずに、１つまたは複数の間隔の小さい抵抗段階も有することを示している。間隔の小さい抵抗段階によって、選択された間隔の大きい段階間に追加の電圧段階を設けることにより、出力電圧のさらに精密な制御が可能になる。例えば、多数の間隔の小さい段階を、ラダーの中心部分に設けてもよい。以下に説明されるとおり、間隔の小さい電圧結果を与えるように、間隔の大きい電圧と間隔の小さい電圧との差を選ぶことができる。
【００２６】
具体的には、抵抗ラダー５０は間隔の大きいラダー部分１１０および間隔の小さいラダー部分１２０とから成る。間隔の大きいラダー部分１１０には、直列に接続された１６個の抵抗５１が設けられている。これら抵抗のうちの１４個は等しく、１００オームの抵抗値Ｒを有する。間隔の大きいラダー内の抵抗のうちの２つは２Ｒオームに等しい。このようにする目的は、容易に理解されるとおり、間隔の小さいラダー部分を収容するためである。
【００２７】
高い基準電圧Ｖｈが最大の選択可能な出力電圧を表し、Ｖｌが最小の選択可能な出力電圧を表す。したがって、図５の間隔の大きいラダー部分は、ＶｈとＶｌの間で、間隔を空けた１６の可能な出力電圧ＶＣ０，ＶＣ１、…ＶＣ１５を提供する。
【００２８】
間隔の小さいラダー部分１２０は１６個の追加抵抗から成り、これらも直列に配置されている。これら間隔の小さい抵抗の各値は、Ｒ／４、すなわち２５オームである。これらの抵抗は１６の追加の間隔の小さい段階的変化を提供する。図示された例では、間隔の小さい電圧ＶＦ０、ＶＦ１、…ＶＦ１５が、ＶＣ７〜ＶＣ９の範囲で提供される。
【００２９】
間隔の大きいラダー部分のＶＣ７のすぐ下に位置するノードは、間隔の小さいラダー部分のノードＶＣ７に接続されている。ＶＣ８のすぐ下に位置するノードは、間隔の小さいラダー部分の中間のＶＦ８のすぐ下に位置するノードに接続されている。ＶＣ９のすぐ下に位置するノードは、ＶＦ１５の上に位置するノードに接続されている。前述のとおり、ＶＣ７とＶＣ８の間、およびＶＣ８とＶＣ９との間の間隔の大きいラダー部分１１０の抵抗は、２Ｒ（２００オーム）である。これより、図５の構成は、ＶＣ７とＶＣ９の間に、１６の等間隔で間隔の小さい段階的変化の段階を提供する。
【００３０】
抵抗値２ＲおよびＲ／４は、ＦＥＴのような抵抗デバイスを、それぞれ、２つ直列にしたもの、および４つの抵抗を並列したものによって実現できる。これにより、同一形状を有する全く同一のデバイスを用いて、間隔の大きいアレイおよび間隔の小さいアレイのそれぞれの全構成要素を実現できる。したがって、この同一デバイスは広い範囲の動作条件にわたって同一作用を示し、これにより高精度の出力電圧が得られる。
【００３１】
図５に示される特定の実施形態においては、間隔の大きいラダー部分１１０の１６の抵抗段階が４ビットの出力分解能を提供する。１６の抵抗段階から成る間隔の小さいラダー部分１２０は、間隔の大きいラダー部分の中間部分において２つの間隔の大きい段階にまたがっている。これにより、中間部分において全体で７ビットの実効分解能が得られる。なお、別の実施形態では、抵抗の構成は異なっていてもよい。例えば、１６の間隔の小さい段階が間隔の大きい段階の１つのみにまたがっている場合、間隔の小さい出力分解能は８ビットになる。少なくとも２つの間隔の大きい段階にまたがる実施形態は、ディジタルコード範囲に隙間がない。
【００３２】
図６は、図５に示される抵抗ラダーで利用できる、３２の出力電圧Ｖ０、Ｖ１、…Ｖ３１の１つの可能な範囲を表す表である。ここで、Ｖｈすなわちラダーの一番上の基準電圧は1.675ボルトに設定され、Ｖｌすなわちラダーの一番下の基準電圧は1.3ボルトに設定されている。ラダー５０の間隔の大きい部分１１０は、0.025ボルトの間隔の大きい段階で、電圧Ｖ０〜Ｖ７および電圧Ｖ２４〜Ｖ３１を生成する。間隔の小さいラダー部分１２０は、0.003125ボルトの間隔の小さい段階で、電圧Ｖ８〜Ｖ２３を生成する。このように、ラダーは、1.5ボルトを中心にする（すなわちＶ１６において）Ｖｈ〜Ｖｌ範囲の中間において間隔の小さいレベル調整を可能にする。
【００３３】
図７は、セル出力が組み合わされている本発明のさらなる実施形態を示す。これにより、出力電圧ＯＵＴ１、ＯＵＴ２、…ＯＵＴｍの２つの間の差の電圧を生成できる。これらの出力電圧の１つのＶcoarseは、ラダー５０の間隔の大きい部分１１０のノードの１つに接続されたＶＲＡＭセルのうちの選択されたセル４７−ｃから取得される出力ＯＵＴｃである。出力電圧の１つのＶfineは、ラダー５０の間隔の小さい部分１２０のノードの１つに接続されたＶＲＡＭセルのうちの選択されたセル４７−ｆから取得される出力ＯＵＴｆである。
【００３４】
図８に示されるとおり、次に、ＶcoarseおよびＶfineの出力電圧が出力回路１５０に供給される。出力回路１５０は一対のトランジスタ１５１、１５２であり、電流源１５３が差動増幅器として配置されている。
【００３５】
したがって、ＶＲＡＭ出力６８は、ＶcoarseからＶfineを減じた結果（Ｖcoarse−Ｖfine）となる。これにより、例えば、Ｖ１６のセルの１つからＶcoarse入力を選択して、Ｖ１７の別のセルからＶfine入力を選択することによって、極めて小さいが、高精度の出力電圧（0.003125ボルト）の生成が可能になる。プログラム制御されたこのような小さい電圧を利用することによって、例えば図１に示されるＱＤＣなどの回路の性能を大幅に改良できる。
【００３６】
本発明を好ましい実施形態により詳細に示し、説明してきたが、当業者には、添付の特許請求項に含まれる本発明の精神と範囲から逸脱することなく、形態または細部にさまざまな変更を加えるのが可能であることは理解されるであろう。
【図面の簡単な説明】
【００３７】
【図１】本発明による電圧ランダムアクセスメモリ（ＶＲＡＭ）を使用できる、電荷／ディジタル変換器のような回路機能のブロック図である。
【図２Ａ】スタティックランダムアクセスメモリ（ＳＲＡＭ）の従来技術による構成を示す図である。
【図２Ｂ】スタティックランダムアクセスメモリ（ＳＲＡＭ）の従来技術による構成を示す図である。
【図３】本発明によるＶＲＡＭセルアレイおよび抵抗ラダーを示す図である。
【図４】ＶＲＡＭセルの詳細図であって、メモリビット記憶回路およびそのスイッチを示す図である。
【図５】間隔の大きい段階抵抗および間隔の小さい段階抵抗の両方を有する、図３の抵抗ラダーの１つの可能な構成図である。
【図６】図５の抵抗ラダーで選択できる出力電圧を示したチャートである。
【図７】間隔の大きい出力電圧および間隔の小さい出力電圧を提供するＶＲＡＭセルの別の実現例を示す図であって、出力分解能の向上および耐雑音性を達成する例の図である。
【図８】ＩＣ設計において多数用いられるＶＲＡＭ受信回路の図であって、差動増幅器を用いて間隔の大きい電圧と間隔の小さい電圧との差の電圧を生成して出力する構成を示す図である。
【符号の説明】
【００３８】
２０    ＶＲＡＭ
４５    アレイ
４６    セル
４７    記憶デバイス
４８    アナログ基準電圧スイッチ
５０    抵抗ラダー回路
【図１】
2008506218.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
2008506218.tif 000008
【図６】
2008506218.tif 000009
【図７】
2008506218.tif 000010
【図８】
2008506218.tif 000011
【国際調査報告】
2008506218.tif 000012
2008506218.tif 000013