(57)【要約】本発明の各実施形態では集積回路の内部電圧及び/又は電流レべルを調整する手段を提供し、欠陥のある構成要素を修復するか、又は製造後に集積回路を構成するために集積回路(102)の相互接続層において可調整抵抗器(1102)が導入される。例えばトランジスタのような特定の内部構成要素が製造中の欠陥により指定の電子的特性を示さないとき、欠陥のある構成要素改良のために本発明の実施形態による集積回路の相互接続層に収容される可調整抵抗器(1102)の可変抵抗を調整し、内部電圧及び/又はレべルを調整できる。他では可調整抵抗器をスイッチとして用い、各トランジスタと論理ゲート並びにより大きな階層的に構造化される機能モジュールと機能領域を含む集積回路構成要素を構成できる。或る場合は構成要素とモジュールをoffに切替でき、他の場合は構成要素とモジュールをonに切替できる。【選択図】図１２
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【特許請求の範囲】
【請求項１】
耐欠陥性集積回路（１０２）であって、
内部信号線（３０６）及び内部電子構成要素から構成される内部回路と、
前記内部回路との間で電圧、基準電圧及び信号を搬送する外部導電ピン又は外部導電コンタクト（２０２、２０４、２０６、２０８、３０２）と、
可調整構成要素（１２０２）であって、該耐欠陥性集積回路の製造後に、前記外部導電ピン又は前記外部導電コンタクトを、調整することができる前記内部回路と相互接続し、該内部回路内の電圧レベルを調整し、それによって、動作不良を起こしている内部電子構成要素を改良する、可調整構成要素と、
を備えることを特徴とする、耐欠陥性集積回路。
【請求項２】
前記可調整構成要素は可調整トランジスタ（１１０２）であることを特徴とする、請求項１に記載の耐欠陥性集積回路。
【請求項３】
前記可調整構成要素（１２０２）は、前記外部導電ピン又は前記外部導電コンタクトのうちの１つ又は複数に電圧パルス又は電流パルスを供給することによって調整されることを特徴とする、請求項１に記載の耐欠陥性集積回路。
【請求項４】
１つ又は複数の可調整構成要素（１２０２）を調整することによって、
トランジスタのような内部電子構成要素と、
内部論理ゲートと、
内部論理モジュール及びサブシステムと、のうちの１つ又は複数の電子的特性を変更できるようになることを特徴とする、請求項１に記載の耐欠陥性集積回路。
【請求項５】
構成可能な集積回路（１０２）であって、
内部信号線（３０６）及び内部電子構成要素から構成される内部回路と、
前記内部回路との間で電圧、基準電圧及び信号を搬送する外部導電ピン又は外部導電コンタクト（２０２、２０４、２０６、２０８、３０２）と、
可調整構成要素（１２０２）であって、前記耐欠陥性集積回路の製造後に、前記外部導電ピン又は前記外部導電コンタクトを、調整することができる前記内部回路と相互接続し、該内部回路内の電圧レベルを調整し、それによって、該集積回路を設定する、可調整構成要素と
を備えることを特徴とする、構成可能な集積回路。
【請求項６】
前記可調整構成要素は可調整トランジスタ（１１０２）であることを特徴とする、請求項１に記載の構成可能な集積回路。
【請求項７】
前記可調整構成要素（１２０２）は、前記外部導電ピン又は外部導電コンタクトのうちの１つ又は複数に電圧パルス又は電流パルスを供給することによって調整されることを特徴とする、請求項１に記載の構成可能な集積回路。
【請求項８】
１つ又は複数の可調整構成要素（１２０２）を調整することによって、
トランジスタのような内部電子構成要素と、
内部論理ゲートと、
内部論理モジュール及びサブシステムと、のうちの１つ又は複数をオン又はオフに切り替えることができるようになることを特徴とする、請求項１に記載の構成可能な集積回路。
【請求項９】
集積回路（１０２）と嵌合して、プリント回路基板又は他の電子システム内に該集積回路を取り付けるパッケージ部品（１０８）であって、
集積回路の外部ピン又は外部コンタクト（２０２、２０４、２０６、２０８、３０２）を収容するコンタクト内蔵レセプタクル（１０６）と、
該パッケージ部品、及び該パッケージ部品に嵌合する集積回路を、前記プリント回路基板又は前記他の電子システムの信号線に相互接続する導電性リード線（１１９）と、
前記コンタクト内蔵レセプタクルのコンタクトを前記導電性リード線に相互接続する内部信号線と、
可調整電子構成要素（１１０２）であって、前記内部信号線の電圧又は電流を制御し、それによって、前記集積回路内の電圧レベルを調整し、それによって、該集積回路の動作不良を起こしている内部電子構成要素を改良するか又は該集積回路を設定する、可調整電子構成要素と、
を備えることを特徴とする、パッケージ部品。
【請求項１０】
前記可調整構成要素（１１０２）は、前記外部リード線のうちの１つ又は複数に電圧パルス又は電流パルスを供給することによって調整されることを特徴とする、請求項９に記載のパッケージ部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路に関し、詳細には、製造後に集積回路機能を変更するための可調整制御ポイント及びスイッチを提供する、集積回路の高度化に関する。
【０００２】
［政府の権利に関する記載］
本発明は、ＤＡＲＰＡ Ｍｏｌｅｔｒｏｎｉｃｓによって支払われる、契約＃ＭＤＡ９７２−０１−３−００５の下で政府の支援を受けて行われた。政府は本発明において一定の権利を有する。
【背景技術】
【０００３】
集積回路は、コンピュータ及びコンピュータ周辺機器から、自動車、テレビゲーム、玩具、工作機械、医療機器及び科学機器、並びに他の製品及びデバイスまでの多種多様な電子デバイス及び消費者製品において用いられる。集積回路は元来、極めて複雑であり、超小型の電子回路である。ごく普通に何百万個ものトランジスタを含む最新の集積回路は、複雑な論理回路を実現して、且つ複雑なインターフェースを備え、機能的に複雑な動きをするプロセッサ及びメモリデバイスを提供する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般的に、集積回路は、極端に費用がかかり、技術的に要求が多い製造工程によって大量生産される。様々な意味で、集積回路製造は、真っ先に且つ群を抜いて商業的に最も成功を収めている、ナノテクノロジの応用形態のうちの１つである。現在市販されている集積回路の最も小さな機構は、１００ナノメートル〜２００ナノメートルの幅を有する。集積回路は一般的には、顕微鏡スケールの画像を、集積回路の機構が構成される超顕微鏡的パターンまで、層毎に縮小するために、回路パターンの画像を通じて、化学的に下処理された基板上に光を合焦させるフォトリソグラフィ技法を用いて製造される。集積回路製造工程の各ステップは、金属薄膜、ドーパント及びフォトレジストを注意深く堆積すること、機械的に平坦化すること、反応性エッチング剤を塗布すること、溶媒で洗浄すること、並びに他の作業を伴う。各フォトリソグラフィステップは、現在のフォトリソグラフィマスクを、先行するフォトリソグラフィステップにおいて構成された機構と注意深く位置合わせすることを必要とする。集積回路製造工程は複雑であり、且つ集積回路機構の寸法が小さいので、製造中の集積回路、及びそれらの集積回路が製造される製造環境が、塵、化学汚染物質及び他の環境的な介入によって汚染されるのを防ぐために、極端な措置が講じられる。しかしながら、これらの措置にもかかわらず、且つ集積回路製造の装置及び手順の高い寸法公差及び極めて高い精度にもかかわらず、完成した集積回路のうちの比較的高い割合が後になって、製造後の試験中に、欠陥があることがわかる。結果として、集積回路製造設備において製造された集積回路のうちの比較的高い割合が、意図される用途のために使用することができなくなり、廃棄される。廃棄された欠陥のある集積回路はそれぞれ、著しい量のエネルギー及び高純度の化学成分の損失、さらには大量の時間、そして最終的にはコストの損失を表す。このことから、集積回路の製造業者、並びに集積回路の小売業者、及び集積回路を含む製品を購入し、使用する人々は皆、欠陥のある集積回路の比率を小さくすること、すなわち言い換えると、機能的な集積回路の歩留まりを高め、それにより集積回路のコストを下げることが必要であることを認識している。
【課題を解決するための手段】
【０００５】
本発明の種々の実施の形態では、集積回路内の内部電圧及び／又は電流レベルを調整するための手段を提供し、欠陥のある構成要素を修復するか、又は製造後に集積回路を構成するために、集積回路の相互接続層に可調整抵抗器が導入される。例えば、トランジスタのような、或る特定の内部構成要素が、製造不良に起因して、指定されている電子的特性を示さないとき、欠陥のある構成要素を改良するために、本発明の実施の形態による、集積回路の相互接続層内に収容される可調整抵抗器の可変抵抗を調整することによって、内部電圧及び／又はレベルを調整することができる。他の場合には、可調整抵抗器をスイッチとして用いて、個々のトランジスタ及び論理ゲート、さらには、より大きな階層的に構造化される機能モジュール及び機能領域を含む、集積回路構成要素を構成することができる。或る場合では、構成要素及びモジュールをオフに切り替えることができ、他の場合では、構成要素及びモジュールをオンに切り替えることもできる。可調整抵抗器は、製造後の欠陥の改良及び構成可能性を提供するために、本発明の種々の実施の形態として、集積回路の相互接続層に導入することができる数多くの異なるタイプの能動的な制御構成要素のうちの１つを表す。
【発明を実施するための最良の形態】
【０００６】
本発明の種々の実施形態が、製造後に集積回路を調整し、構成するための手段を提供するために、集積回路の相互接続配線レベルに可調整電子構成要素を配設する。先に説明されたように、集積回路製造工程は、コストがかかり且つ複雑であり、機能集積回路の場合に望ましい歩留まりよりも歩留まりが低い。集積回路の構成要素が小さく、構造が層状であるために、現時点では、一般的には、欠陥のある集積回路を修復することはできない。代わりに、集積回路は廃棄されなければならない。さらに、現在の集積回路は比較的静的であり、製造後に動的に構成を変更することはできない。プログラマブルゲートアレイのような構成可能なデバイスは、マイクロプロセッサ及びメモリデバイスのような、具体的に設計された機能を有する専用集積回路よりも、はるかに大きく且つ効率が落ちる。製造後に集積回路を調整し、構成するための手段を設けることによって、或る種の欠陥のある集積回路は改良することができ、製造後に親タイプ、すなわち基本タイプの集積回路を構成することによって、関連する一群の集積回路を生産することができる。
【０００７】
図１は、汎用集積回路の外的な特徴を示す。図１において、集積回路１０２は、パッケージ部品１０８内の開口部１０６のような開口部と嵌合するように設計される、ピン１０４のような多数の電気的なピンを備える。パッケージ部品１０８内の開口部のパターンは、集積回路１０２の底部から出るピンのパターンと相補的になるように設計され、それにより、集積回路がパッケージ部品１０８と機械的に嵌合できるようになる。パッケージ部品１０８は、コンタクトと、信号線と、集積回路のピンを、パッケージ部品１０８の底部から四方に広がる、導電性リード線１１０のような導電性リード線と電気的に相互接続する簡単な回路とを備える。パッケージ部品は標準的にはプリント回路基板上に実装され、リード線が他の電子構成要素に繋がる種々の信号線と相互接続される。
【０００８】
図２は、集積回路及びパッケージ部品、並びに集積回路との間で信号を搬送するための電子リード線の概略図である。図２は、特定の集積回路インターフェースではなく、汎用の抽象的な集積回路インターフェースを示すことを意図している。マイクロプロセッサのような最新の集積回路は、複雑な電気的インターフェースを提供するために、何百ものピンを含むことがある。しかしながら、集積回路のピンによって提供される特定のインターフェースに関係なく、それらのピンは概ねいくつかの包括的なカテゴリの中に入る。図２のピン２０２のような多数のピンは、デバイスに動作電圧及び／又は動作電流を入力するために用いられる。図２のピン２０４のような他のピンは、グランドに相互接続される。それらのピンの大部分のピンは、電圧信号及び／又は電流信号を搬送する。例えば、図２のピングループ２０６のピンはそれぞれ、１６ビットデータバスの個々のビットを表す電圧信号を搬送する。さらに別のピンが、信号線に信号を入力するか、又は信号線から信号を出力する。例えば、１つの重要な入力信号は、システムクロックからＣＬＫピン２０８に入力される周期的なクロック信号である。別の重要な入力信号は、ＲＥＳＥＴピン２１０に入力されるリセット信号である。リセット線がアサートされるとき、マイクロプロセッサは一般的に、現在の動作を停止し、初期化し直す。
【０００９】
図３は、集積回路の外部ピンと集積回路内の回路との相互接続を示す図である。図３に示されるように、ピン３０２は標準的には集積回路内に固定され、集積回路の表面から概ね垂直方向に延在する。そのピンは標準的には、硬質の金属製の円柱であり、集積回路内の１つ又は複数の金属信号線３０４と電気的に相互接続される。標準的には、内部回路は、セラミック又は他の機械的に硬質の絶縁層で覆われ、機械的及び電気的な損傷から保護される。１つ又は複数の信号線は信号線３０６のようなさらなる信号線に繋がり、それらの信号線はさらに、ダイオード、キャパシタ及びトランジスタを含む、種々の異なる内部の電気的論理モジュール及び構成要素に繋がる。
【００１０】
集積回路の内部構造は極めて複雑であるが、その内部構造は論理的には、相互接続されるモジュール及び構成要素であって、種々のタイプ及びレベルのサブモジュールからそれぞれ構成されており、さらにそれらのサブモジュールが、基本論理ゲートから構成される論理回路からそれぞれ構成されている、相互接続されるモジュール及び構成要素の階層として理解することができる。図４は、相補形金属酸化膜半導体（「ＣＭＯＳ」）集積回路内の簡単なＮＯＲゲートを示す図である。ＮＯＲ論理ゲートは、２つの入力信号４０２及び４０４を受信し、１つの出力信号４０６を生成する。入力信号４０２及び４０４はそれぞれ、２つの安定した電圧状態のうちの一方を有することができる。高電圧状態は、一般的には約２ボルト〜５ボルトであり、ブール論理値「１」を表しており、低電圧状態は、一般的には１ボルト未満であり、ブール論理値「０」を表しているが、逆の取り決めを用いることもできる。ＮＯＲゲートへの両方の入力がローである、すなわちアサートされないとき、その出力はハイである。それ以外の場合には、その出力はローである。ＣＭＯＳ  ＮＯＲゲートは、２つのｐチャネルトランジスタ４０８及び４１０、並びに２つのｎチャネルトランジスタ４１２及び４１４から構成される。２つのｐチャネルトランジスタ４０８及び４１０は、ＣＭＯＳ  ＮＯＲゲートにおいて可変抵抗器としての役割を果たす。両方の入力信号がローである、すなわちアサートされないとき、２つのｎチャネルトランジスタ４１２及び４１４はいずれも電圧を通さない。言い換えると、両方のｎチャネルトランジスタは開いたスイッチに等価である。この場合、動作電圧入力４１６からグランド４１８への経路が存在しないので、出力信号線４０６の電圧は、入力動作電圧に等しい。しかしながら、入力信号線４０２及び４０４のうちの一方又は両方がアサートされる、すなわち高電圧状態にあるとき、ｎチャネルトランジスタ４１２及び４１４のうちの一方又は両方が導通し、すなわち閉じたスイッチに等価になり、それにより、入力の動作電圧４１６をグランド４１８に接続する。この場合、出力電圧４０６は０Ｖに向かって引き込まれる。図４に示されるＣＭＯＳ  ＮＯＲゲートは、ＮＡＮＤゲート及びＮＯＴゲートを含む、多数の異なるタイプの論理ゲートの一例にすぎず、集積回路内の論理回路、論理サブモジュール及び論理モジュールは、それらの多数の異なるタイプの論理ゲートから構成される。
【００１１】
図５は、集積回路内の１つのタイプのトランジスタ、すなわち金属酸化膜半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）の構造を示す図である。図５は、ｎチャネルＭＯＳＦＥＴが形成されている、集積回路のいくつかの層の小部分５０２を示す。ｎチャネルＭＯＳＦＥＴは、トランジスタのソース５０４、ゲート５０６及びドレイン５０８を表す３つの導電性ストリップを含む。ゲートの下には、ポリシリコンの長方形ブロック５１０がある。大きな側面領域５１２及び５１４のような、ＭＯＳＦＥＴの無色の部分は、二酸化シリコン、すなわち絶縁体としての役割を果たす誘電体材料である。ソース、ゲート及びドレインの下にある大きな領域５１６は、ｐドープシリコンであり、ソース５０４及びドレイン５０６のそれぞれ真下にある小さな影付きの領域５１８及び５２０は、ｎドープシリコンである。ＭＯＳＦＥＴは、基板層５２２、一般的には二酸化シリコン、アモルファスシリコン又は他の基板の上に作られる。
【００１２】
図６Ａ〜図７Ｂは、図５に示されるＭＯＳＦＥＴの動作を示す。図６Ａ及び図７Ａでは、ＭＯＳＦＥＴは２次元の断面において概略的に示されており、簡単な電気回路内に含まれる。図６Ｂ及び図７Ｂは、図６Ａ及び図７Ａにおいてそれぞれ示される、ＭＯＳＦＥＴを含む回路のための等価回路を示す。図６Ａでは、ＭＯＳＦＥＴ６０２のゲート５０６及びソース５０４がいずれもグランド６０４に接続される。この場合、ＭＯＳＦＥＴは導通しないので、ドレイン５０８とソース５０４との間に導電経路を与えない。それゆえ、図６Ａに示される簡単な回路内に電圧源６０６が存在するにもかかわらず、電流は流れない。言い換えると、図６Ｂに示されるように、ＭＯＳＦＥＴは開いたスイッチ６０８に等価である。対照的に、図７Ａに示されるように、第２の電圧源７０２がゲート５０６に接続されることによってゲート５０６の電圧が上昇するとき、ゲート５０６とｐドープシリコン５１６との間のチャネル７０４が、キャパシタとしての役割を果たし、ｐドープシリコン層とチャネル７０４との間の界面において、ｐドープシリコン内に負の電荷が蓄積される。この結果、ソース５１８及びドレイン５２０の下にある２つのｎドープシリコン領域間に、導電型に関してｎドープシリコンに等価な一時的な導電チャネル７０６が形成され、電流が流れるようになる。したがって、図７Ｂに示されるように、ゲート５０６に電圧が印加されるとき、ＭＯＳＦＥＴは閉じたスイッチ７０８としての役割を果たす。そのＭＯＳＦＥＴは、小さな内部抵抗ｒON７１０に関連付けられることに留意されたい。
【００１３】
図５〜図７Ｂを参照して先に説明されたｎチャネルＭＯＳＦＥＴの動作は、ゲート及びドレインに印加されるドレイン電流対電圧のグラフ図によって容易に視覚化することができる。図８Ａ〜図８Ｃは、図５〜図７Ｂに関して上述したＭＯＳＦＥＴの電子特性を示す。図８Ａは、ｙ軸８０２に沿ってプロットされたドレイン電流ＩDと、ｘ軸８０４に沿ってプロットされた、ＭＯＳＦＥＴのゲートに印加される電圧ＶGSとの間の関係を示す。図８Ａに示されるように、ドレイン電流は、ＭＯＳＦＥＴゲートに印加される電圧ＶGSがしきい値電圧ＶT８０６に達するまで、概ね０ボルトであり、その後、ＭＯＳＦＥＴゲートに印加される電圧が増加すると共に、ドレイン電流ＩDは急激に増加する。
【００１４】
図８Ｂは、ドレイン電流ＩDと、ＭＯＳＦＥＴのドレインとソースとの間の電圧ＶDSとの間の関係を示す。図８Ｂは一群の曲線８０８〜８１２を示しており、各曲線は、ＭＯＳＦＥＴゲートに印加される種々の定電圧ＶGSにおける、ドレイン電流ＩDと、ドレイン及びソース間の電圧ＶDSとの間の関係を示す。図８Ｂに示されるように、ＭＯＳＦＥＴゲートに印加される電圧ＶGSが、しきい値電圧ＶTよりも著しく高いとき、ドレイン電流ＩDは、ＭＯＳＦＥＴにかかる電圧が増加すると共に急激に上昇し、その後、相対的に一定のドレイン電流ＩDまで横ばい状態になる。曲がった破線８１４の左側にある曲線の部分は、ＭＯＳＦＥＴ動作のオーム性の部分と見なされ、ＭＯＳＦＥＴが論理回路内で動作する条件を表しており、その場合に、ＭＯＳＦＥＴはスイッチとして用いられる。
【００１５】
図８Ｃは、図８Ｂに示されるドレイン電流／ドレイン−ソース間電圧曲線上に重ね合わせられた負荷線を示す。負荷線８１６は、ブール値「１」及びブール値「０」の状態に対応するドレイン電圧を計算するために用いられる図式的手段である。負荷線の左端点８１８は、内部抵抗がない、ＭＯＳＦＥＴが閉じた状態にあるときに理論的に観察されることになるドレイン電流ＩDに対応する。負荷線の右端点８２０は、ＭＯＳＦＥＴが開いた状態にあるときのＭＯＳＦＥＴのドレインとソースとの間の電圧である。ＭＯＳＦＥＴが、ＭＯＳＦＥＴゲートに特定の電圧ＶGSを印加することによって引き起こされる閉じた状態にあるときの、ＭＯＳＦＥＴのドレインとソースとの間の電圧は、特定のゲート電圧ＶGSの場合に、負荷線８１６と電流／電圧曲線８１２が交差する場所から、ｙ軸に対して垂直に線８２２を下ろすことによって得られる。したがって、ローとハイとの間、すなわちブール値「０」とブール値「１」との間のマージン、すなわちＭＯＳＦＥＴのドレインとソースとの間の電圧は、閉じたＭＯＳＦＥＴのドレイン−ソース間電圧８２６と、開いたＭＯＳＦＥＴのドレイン−ソース間電圧８２０との間の領域８２４である。
【００１６】
ドレイン電流ＩD、ＭＯＳＦＥＴのゲートに印加される電圧ＶGS、しきい値電圧ＶT、及びＭＯＳＦＥＴにかかるドレイン−ソース間電圧ＶDSの間の数学的な関係は、以下のように近似することができる。
【００１７】
【数１】
2008537360.tif 000003
【００１８】
ＭＯＳＦＥＴがオーム性の動作範囲内で動作するときに、以下の関係が成り立つ。
【００１９】
【数２】
2008537360.tif 000004
【００２０】
定数Ｋ及びＭＯＳＦＥＴの内部抵抗ｒONは、ＭＯＳＦＥＴの物理的特性に依存する。図９は、ＭＯＳＦＥＴを上から見た、図５に示されるｎチャネルＭＯＳＦＥＴのようなｎチャネルＭＯＳＦＥＴのソース領域、ゲート領域及びドレイン領域の簡略化された概略図である。ＭＯＳＦＥＴの２つの重要なパラメータは、ＭＯＳＦＥＴの幅（図９の９０２）Ｗ、及びソースとドレインとを分離するチャネルの長さ（図９の９０４）Ｌである。例えば、定数Ｋは、Ｗ／Ｌに比例する。したがって、図８Ｂ及び図８Ｃに示されるドレイン電流／ドレイン−ソース間電圧曲線の形状は、それらの曲線が生成されるＭＯＳＦＥＴの物理的特性を変更することによって大きく変更することができる。シリコン基板内のｎドーパント及びｐドーパントの濃度、ゲートをｐドープシリコン基板から分離する二酸化シリコンチャネルの厚み、導電性のゲート素子、ソース素子及びドレイン素子の均一性及び厚み、並びに数多くの他のパラメータを含む、ＭＯＳＦＥＴの数多くの他の付加的な物理的パラメータが、その動作特性に影響を及ぼす。
【００２１】
図１０は、ＭＯＳＦＥＴの物理的特性を変更することを通じて、定数Ｋの値を変更する結果として生じる、ＭＯＳＦＥＴのための仮定的なドレイン電流／ドレイン−ソース間電圧曲線への影響を示す図である。図１０は、以下の関係から計算される３つの異なる曲線を示す。
【００２２】
【数３】
2008537360.tif 000005
【００２３】
ただし、図１０に示されるのはそれぞれ、Ｋ＝１／２、１及び２の場合である。また図１０は、３つの曲線１００２〜１００４に重ね合わせられる仮定的な負荷線１００６も示す。Ｋ＝１／２曲線、Ｋ＝１曲線及びＫ＝２曲線の場合にｘ軸の下に図示される電圧マージン１００８〜１０１０によって明らかなように、ブール値「０」とブール値「１」との間の動作電圧マージンは、定数Ｋの値の変化によって大きく変化することがある。これは、集積回路の製造時にわずかな偏差又は欠陥があっても、集積回路内のＭＯＳＦＥＴのような任意の所与の構成要素の動作特性に如何に深刻な影響を及ぼすことがあるかを説明する。しかしながら、図１０を図８Ｂ及び図８Ｃと比較すると、図１０の３つの異なる曲線Ｋ＝１／２、Ｋ＝１及びＫ＝２が、図８Ｂ及び図８Ｃの曲線群が関連付けられるのと同じようにして関連付けられるように見えることが明らかである。言い換えると、ＭＯＳＦＥＴのゲートに印加される電圧を変更、すなわち調整することができたなら、特定のドレイン電流／ドレイン−ソース間電圧曲線を有するＭＯＳＦＥＴを、ＭＯＳＦＥＴにとって元々望ましい異なるドレイン電流／ドレイン−ソース間電圧曲線を有するＭＯＳＦＥＴに変えることができる。
【００２４】
図１１は、本発明の実施形態の根底を成す１つの概念を示す。図１１は、図示する上で図６Ａ及び図７Ａにおいて用いられるのと同じ取り決めを用いる。しかしながら、図１１に示される回路では、可調整の可変抵抗器１１０２が、第２の電圧源７０２と、ＭＯＳＦＥＴゲート５０６との間に追加されている。可変抵抗器の抵抗を調整することによって、ＭＯＳＦＥＴを、特定の所望のドレイン電流／ドレイン−ソース間電圧曲線を有するように調整することができる。言い換えると、可変抵抗器１１０２を調整することによって、図１０に示される曲線群のうちのいずれかを得ることができる。
【００２５】
図１２は、本発明の多数の実施形態の根底を成す概念を概略的に示す。図１２は、図示する上で図３において用いられるのと類似の取り決めを用いる。しかしながら、ピン３０２から集積回路の内部回路内に繋がる信号線の中に、可調整の可変抵抗器１２０２が導入されることに留意されたい。本発明の種々の実施形態では、可調整抵抗器は、ピンと集積回路の内部回路との間の相互接続層の中に形成され、集積回路に入力電圧及び入力電流を調整する能力を提供する。他の実施形態では、可調整抵抗器は、パッケージ部品の中に形成される。可調整抵抗器は、製造後の構成及び欠陥の改良を提供するために導入することができる１つのタイプの可調整構成要素を表す。内部信号線電圧及び内部信号線電流の制御を提供する他のタイプの可調整電子構成要素を用いることもできる。構成する場合、可調整構成要素はスイッチとして用いられ、一方、欠陥を改良する場合、可調整構成要素は、スイッチとして用いられることがあるか、又は欠陥のある構成要素の電気的特性を指定された範囲又は許容差内に戻すように調整するために用いられることがある。
【００２６】
可調整抵抗器は導電性ポリマーから形成することができ、その固有抵抗は、その材料が予め相対的に高い電圧又は電流を受けた結果を反映する。１つの例示的な材料は、２つの構成要素、すなわち導電性ポリマー混合物ポリ（３，４−エチレンジオキシチオフェン）、及び登録商標「Ｂａｙｔｒｏｎ（登録商標／商標）  Ｐ」によって知られているポリ（スチレンスルホン酸）（「ＰＥＤＴ／ＰＳＳ」）から成る有機ポリマーフィルムである。数多くの他の有機化合物及び無機化合物が、予め電圧及び電流を受けた結果による電気的特性を示すことがあり、それゆえ、可調整抵抗器を製造するのに適していることがある。別法では、トランジスタを製造するために用いられる、種々のタイプのドープシリコンによって、トランジスタを可調整可変抵抗器として用いることを可能にすることができる。例えば、相対的に大きな正又は負の電圧を印加することによって、或る特定のタイプの抵抗器材料の固有抵抗を増減することができ、それにより、可調整抵抗器の抵抗レベルを、パッケージ部品の集積回路の製造後に変更できるようになる。本発明の一実施形態を表す、耐欠陥性の、又は構成可能な集積回路内の可調整抵抗器の抵抗を変更するために、外部ピン又は外部コンタクトのうちの１つ、又はそれらの組み合わせに、電圧パルス又は電流パルスを加えることができる。
【００２７】
集積回路内の可調整構成要素は、種々のレベル及び細分性の調整及び切替を提供することができる。例えば、可調整構成要素は、集積回路内に多数の論理レベルにおいて導入されることがあり、高いレベルで調整するほど、低いレベルにおける内部構成要素を、より細かく調整することができように作用する。可調整構成要素の抵抗又は他の電気的特性は、マトリックス状の表形式にすることができ、個々の構成要素を調整することによって所望の調整を達成するように、よく知られている最適化技法によって操作することができる。実際には、そのような最適化技法によって、指定された制約の下で、個々の集積回路を所定の仕様に概ね自動的に調整することを可能にすることができる。
【００２８】
本発明が特定の実施形態に関して説明されてきたが、本発明をこの実施形態に限定することは意図していない。本発明の意図の中での変更が、当業者には明らかになるであろう。例えば、先に説明されたように、集積回路、又はパッケージ部品の中に多数の可調整電子構成要素のうちのいずれかを収容して、トランジスタ、論理ゲート、論理モジュール及びサブシステム、並びに他のレベルの回路のような個々の電子構成要素を含む、集積回路内の種々のレベルのロジック及び構成要素に維持及び構成する能力を与えることができる。欠陥のある構成要素を指定された動作範囲内に戻すために、且つ論理モジュール又は構成要素をオフ又はオンに切り替えるために調整することによって、集積回路内の電圧レベル、電流レベル、及びあり得る他の特性が変更される。
【００２９】
これまでの説明では、本発明を完全に理解してもらうために、説明の目的上、特定の用語が用いられた。しかしながら、本発明を実施するために、特定の細部が必要とされないことは、当業者には明らかであろう。本発明の具体的な実施形態のこれまでの説明は、例示及び説明のために提示された。それらの説明は、本発明を包括的に述べることや、本発明を開示されるのと全く同じ形態に限定することは意図していない。上記の教示に鑑みて、多数の変更及び変形が可能であることは明らかである。それらの実施形態は、本発明の原理及びその実用的な応用形態を最もわかりやすく説明し、それにより、他の当業者が、本発明及び種々の実施形態を、考えている特定の用途に相応しいように種々の変更を加えて最大限に利用できるようにするために図示及び説明される。本発明の範囲は、添付の特許請求の範囲及びその均等物によって規定されることが意図されている。
【図面の簡単な説明】
【００３０】
【図１】汎用集積回路の外的な特徴を示す図である。
【図２】集積回路及びパッケージ部品、並びに集積回路との間で信号を搬送するための電子リード線の概略図である。
【図３】集積回路の外部ピンと集積回路内の回路との相互接続を示す図である。
【図４】相補形金属酸化膜半導体（「ＣＭＯＳ」）集積回路内の簡単なＮＯＲゲートを示す図である。
【図５】集積回路内の１つのタイプのトランジスタ、すなわち金属酸化膜半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）の構造を示す図である。
【図６Ａ】図５に示されるＭＯＳＦＥＴの動作を示す図である。
【図６Ｂ】図５に示されるＭＯＳＦＥＴの動作を示す図である。
【図７Ａ】図５に示されるＭＯＳＦＥＴの動作を示す図である。
【図７Ｂ】図５に示されるＭＯＳＦＥＴの動作を示す図である。
【図８Ａ】図５〜図７Ｂを参照して先に説明されたＭＯＳＦＥＴの電子的特性を示す図である。
【図８Ｂ】図５〜図７Ｂを参照して先に説明されたＭＯＳＦＥＴの電子的特性を示す図である。
【図８Ｃ】図５〜図７Ｂを参照して先に説明されたＭＯＳＦＥＴの電子的特性を示す図である。
【図９】ＭＯＳＦＥＴを上から見た、図５に示されるｎチャネルＭＯＳＦＥＴのようなｎチャネルＭＯＳＦＥＴのソース領域、ゲート領域及びドレイン領域の簡略化された概略図である。
【図１０】ＭＯＳＦＥＴの物理的特性を変更することを通じて、定数Ｋの値を変更する結果として生じる、ＭＯＳＦＥＴのための仮定的なドレイン電流／ドレイン−ソース間電圧曲線への影響を示す図である。
【図１１】本発明の実施形態の根底を成す１つの概念を示す図である。
【図１２】本発明の多数の実施形態の根底を成す概念を示す概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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