(57)【要約】  ＩＱ変調器は、ＩＱ変調器が生成する振幅エラーを補償するため、ＩＱ信号の分岐の一方をフィルタするための反復更新デジタルフィルタ（ｇＱ０，ｇＱ１）を含む。一方の分岐からもう一方の分岐へクロスコネクトされた反復更新デジタルフィルタ（ｃＱＩ０，ｃＱＩ１）は、ＩＱ変調器が生成する分岐間の相互変調を補償するため、ＩＱ信号の分岐の一方をフィルタする。反復更新補償器（ｄｃＩ、ｄｃＱ）は、ＩＱ変調器が生成するオフセットエラーを相殺する。
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【特許請求の範囲】
【請求項１】
ＩＱ変調器のプレディストータであって、
ＩＱ変調器が生成した振幅エラーを補償するための、ＩＱ信号の分岐の一方をフィルタする反復更新デジタルフィルタ（ｇＱ０、ｇＱ１）と、
ＩＱ変調器が生成した分岐間の相互変調を補償するための、分岐の一方からもう一方にクロスコネクトされＩＱ信号の要素の一方をフィルタする反復更新デジタルフィルタ（ｃＱＩ０、ｃＱＩ１）と、
ＩＱ変調器が生成したオフセットエラーを補償するための、反復更新オフセット補償器（ｄｃＩ、ｄｃＱ）と、
を含むことを特徴とするプレディストータ。
【請求項２】
ＩＱ変調器が生成した振幅エラーを各々の分岐で補償するための、ＩＱ信号の各々の分岐をフィルタする２つの反復更新デジタルフィルタ（ｇＱ０、ｇＱ１、ｇＩ０、ｇＩ１）を含むことを特徴とする請求項１に記載のプレディストータ。
【請求項３】
ＩＱ変調器が生成した分岐間の相互変調を補償するための、各々の分岐からもう一方にクロスコネクトされＩＱ信号の双方の成分をフィルタする２つの反復更新デジタルフィルタ（ｃＱＩ０、ｃＱＩ１、ｃＩＱ０、ｃＩＱ１）を含むことを特徴とする請求項１または２に記載のプレディストータ。
【請求項４】
各々のフィルタ・タップは、ルックアップテーブルとして実現され、各々のフィルタ・タップの値は乗算する信号の値に依存することを特徴とする請求項１乃至３の何れか一項に記載のプレディストータ。
【請求項５】
請求項１に従うＩＱ変調器のプレディストータに接続した電力増幅器のプレディストータを含むことを特徴とする電力増幅器およびＩＱ変調器の複合プレディストータ。
【請求項６】
前記電力増幅器のプレディストータは、フィルタ・タップがルックアップテーブルとして実現される反復更新複素フィルタ（Ｔｑ）を含み、各々のフィルタ・タップの値は乗算する信号の値に依存することを特徴とする請求項５に記載の複合プレディストータ。
【請求項７】
ＩＱ変調器のプレディストータを含む基地局であって、該ＩＱ変調器のプレディストータは、
ＩＱ変調器が生成した振幅エラーを補償するための、ＩＱ信号の分岐の一方をフィルタする反復更新デジタルフィルタ（ｇＱ０、ｇＱ１）と、
ＩＱ変調器が生成した分岐間の相互変調を補償するための、分岐の一方からもう一方にクロスコネクトされＩＱ信号の要素の一方をフィルタする反復更新デジタルフィルタ（ｃＱＩ０、ｃＱＩ１）と、
ＩＱ変調器が生成したオフセットエラーを補償するための、反復更新オフセット補償器（ｄｃＩ、ｄｃＱ）と、
を含むことを特徴とする基地局。
【請求項８】
前記ＩＱ変調器のプレディストータは、
ＩＱ変調器が生成した振幅エラーを各々の分岐で補償するための、ＩＱ信号の各々の分岐をフィルタする２つの反復更新デジタルフィルタ（ｇＱ０、ｇＱ１、ｇＩ０、ｇＩ１）を含むことを特徴とする請求項７に記載の基地局。
【請求項９】
前記ＩＱ変調器のプレディストータは、
ＩＱ変調器が生成した分岐間の相互変調を補償するための、各々の分岐からもう一方にクロスコネクトされＩＱ信号の双方の成分をフィルタする２つの反復更新デジタルフィルタ（ｃＱＩ０、ｃＱＩ１、ｃＩＱ０、ｃＩＱ１）を含むことを特徴とする請求項７または８に記載の基地局。
【請求項１０】
各々のフィルタ・タップは、ルックアップテーブルとして実現され、各々のフィルタ・タップの値は乗算する信号の値に依存することを特徴とする請求項７乃至９の何れか一項に記載の基地局。
【請求項１１】
電力増幅器およびＩＱ変調器の複合プレディストータを含む基地局であって、該複合プレディストータは、請求項７に従うＩＱ変調器のプレディストータに接続した電力増幅器のプレディストータを含むことを特徴とする基地局。
【請求項１２】
前記電力増幅器のプレディストータは、フィルタ・タップがルックアップテーブルとして実現される反復更新複素フィルタ（Ｔｑ）を含み、各々のフィルタ・タップの値は乗算する信号の値に依存することを特徴とする請求項１１に記載の基地局。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ノンリニアなＩＱ変調器（Ｉ＝同相位相、Ｑ＝直交位相）を補償しリニアにするための装置に関するものである。
【背景技術】
【０００２】
ダイレクトＩＱ無線アーキテクチャは、最終的に無線周波数（ＲＦ）に対し複素数のＩ＋ｊＱ信号を生成するために、ベースバンド・データの変更、デジタル−アナログ変換（ＤＡＣ）およびアナログＩＱ直交変調を含む。ＩＱ変調器は、直流成分、振幅エラーおよび位相エラーを呈する。ＩＱ変調器の分岐（ＩおよびＱ）の両方とも、このアンバランスが欠点である。
【０００３】
デジタル・プレディストーションのためのダイレクトＩＱ無線アーキテクチャにおいて、より良好な電源配分となるよう（電力増幅器の欠点を補償するよう）、アナログＩＱ変調器はより高い入力電力により駆動されると予見される。その結果、ＩＱ変調器のミキサ部は、本質的にリニア振幅の上部においてノンリニアになり、位相アンバランスを生じる傾向がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
現在、ＩＱ変調器をリニアにする方法についての特有のソリューションは存在しない。リニアライザの欠如は、ＩＱ変調器を大電力で使用したとき加算される不要な信号相互変調を引き起こす。仕様を満足し、同時に良好な電力効率配分を維持するために、ノンリニア部分を相殺する必要がある。
【０００５】
本発明の目的は、これらのエラーを補償するためのＩＱ変調器のプレディストータ（前置補償器）を提供することである。
【０００６】
更なる目的は、この種のＩＱ変調器のプレディストータを含む基地局を提供することである。
【課題を解決するための手段】
【０００７】
これらの目的は、添付の特許請求の範囲に従って達成される。
【０００８】
簡潔には、本発明は、分離された、振幅エラーおよび相互変調エラーを補償するための反復的に更新されるデジタルフィルタ、および、反復的に更新されるオフセット補償器を用いて、この課題を解決する。
【発明を実施するための最良の形態】
【０００９】
本発明の更なる目的および利点は、以下の説明および添付の図面を参照することにより最も理解され得る。
【００１０】
以下の説明では、本発明の説明に関連する要素だけに焦点を当てる。当業者にとって自明の他の要素（例えばフィルタ、信号エンコーダ、チャネルエンコーダ、その他）は、図面が煩雑になるのを回避するために省略されている。
【００１１】
図１は、アナログＩＱ変調器のブロック図である。ＩＱ変調器は局部発振器１０を含み、この出力信号はＲＦに変換される信号のＩ要素とミキサー１２において乗算される。局部発振器１０からの出力信号は、９０°移相器１４にも出力され、入力信号のＱ成分をＲＦに変換するための第２のミキサ１６に出力される。ミキサー１２、１６からの変換信号は、所望のＲＦ信号を形成するために加算器１８で混合される。
【００１２】
２つの局部発振器の信号は位相が９０°シフトしているため、２つの要素は”直交する”とみなせることに注意する。しかしながら、局部発振器からの混合信号の位相にエラーがあり、また、利得に差が有る場合、ＩおよびＱの分岐はもはや直交しない。これにより、分岐間の漏洩をもたらす。
【００１３】
純粋な直交アンバランスに加えて、各々の分岐はノンリニア効果を有する。これらは局部発振器からの混合信号の位相変調に由来すると考えられている。
【００１４】
図２は、可能性のある様々なエラー源を示すＩＱ変調器の単純な実施例モデルである。このモデルにおいて、変換またはアップコンバートされたＲＦ信号ＩＲＦを提供するために、Ｉ成分は利得Ａにより増幅され、ＤＣオフセットＤＣＡと混合され、ミキサ信号ｃｏｓ（ω・ｔ＋ΦＡ＋ｋ・Ｉ（ｔ））によって乗算される。Ｑ成分のアップコンバージョンは、類似した方法でモデル化される。数学的に、モデルは以下のように表される。
【００１５】
【数１】
2008532381.tif 000003
【００１６】
そして、アップコンバートされた信号は、ＲＦ信号を形成するために結合される。
【００１７】
【数２】
2008532381.tif 000004
【００１８】
基本的には、ＩＱ変調器は、各々が非線形性を有する２つの入力ポートを有する。２つの分離した分岐があるため、２つの分離したノンリニア補償器が必要である。図２を見ると、局部発振器の信号の各々は位相変調を有し、それはＩおよびＱ信号の周波数変調を与える（位相オフセットは係数ｋおよびｃを含む）。
【００１９】
以下に示されるように、ＩＱ変調器のエラーは、フィルタ・タップがＩおよびＱ成分の値に依存する反復更新フィルタ構造を用い、ベースバンドのＩＱ信号をデジタル的にプレディストーションすることにより相殺される。これらのフィルタ構造は、例えば、以下のようにＬＭＳ（最小二乗）アルゴリズムに従って更新され得る。
【００２０】
【数３】
2008532381.tif 000005
【００２１】
【数４】
2008532381.tif 000006
【００２２】
【数５】
2008532381.tif 000007
【００２３】
数式（３）は、相互変調エラーに関係なくＩＱ変調器により生成される振幅誤差を補償するため、ＩおよびＱ成分をフィルタするためのフィルタ・タップｇＩＱ、ｇＱｑを示す。相互変調は、数式（４）のフィルタ・タップｇＩＱｑ、ｇＱＩｑ）により取り扱われ、オフセットエラーは数式（５）のｄｃＩ、ｄｃＱにより取り扱われる。
【００２４】
数式（３）〜（５）において、ｘｋおよびｙｋは、それぞれ、ＩＱ変調器のプレディストータの入力信号（基準信号）およびダウンコンバートされたＩＱ変調器の出力信号を表す。これらの信号は、図４に更に示される。これらの信号が複素数、すなわち実部および虚部（ＩおよびＱ成分に対応）を有するとみなせることに注意する。また、ｘｋおよびｙｋの信号は、時間同期しておりフェーズロックしているとみなせる。
【００２５】
さらにまた、数式（３）〜（５）において、
ｑは、遅延ｄ（ｑ）を示すインデックス、
さまざまなμは、ループ定数、
ｂは、フィルタタップビン、
ｉは、反復インデックス、
Ｎは、ビンｂの中心振幅周辺でウインドウＭｂに入る振幅を有する、サンプル・バッチの基準信号ｘの入力サンプルの数、
ＭおよびＫはフィルタ・タップ＋１の数
を示す。
【００２６】
数式（３）〜（４）において、異なるフィルタ・タップの数（それぞれ、Ｍ＋１、Ｋ＋１）が使用されている。しかしながら、ｇＩＱ、ｇＱｑおよびｇＩＱｑ、ｇＱＩｑのフィルタ・タップに同数を使用してもよい。さらにまた、２つの場合において異なるウインドウＭｂを有するにしても良い。ループ定数の各々（または、少なくともいくつか）をビンｂから独立であるとすることにより、簡略化ができる。
【００２７】
さらに、ｂがＩ、Ｑの全範囲をカバーする極端な場合には、フィルタ・タップは、入力信号の現在値から独立している（例えば、ｇＩｑ（ｂ）はｂに依存しない）。インデックスｑにより示されるように、遅延ｄ（ｑ）はｑに依存する。最も単純な実施例において、ｄ（ｑ）は、単にｑに設定される。他の実施例では、ｑの倍数を使用できる。
【００２８】
図３は、数式（３）〜（５）に基づく本発明のＩＱ変調器のプレディストータの第１実施例のブロック図である。本実施例においては、図面が煩雑にならないように２つのフィルタ・タップ（Ｍ＝１）のみがある。しかしながら、実際的な実施例において、より多くのフィルタ・タップであり得ることがが可能であると認められる。Ｉ成分は、Ｉ成分自体の値に依存するフィルタ・タップｇＩ０により乗算される。Ｉ成分はまた、遅延要素Ｄに出力され、遅延信号は、当該遅延信号のＩ成分自体の値に依存するフィルタ・タップｇＩ１により乗算される。乗算された信号は、その後、加算される。Ｉ成分は、類似した方法でフィルタ・タップｇＩＱ０、ｇＩＱ１により処理される。しかしながら、その結果として生じる信号は、Ｉ分岐において維持されない。その代わりに、クロスカップルされたＱ分岐に接続され、フィルタ・タップｇＱ０、ｇＱ１によってフィルタされた後のＱ成分に加算される。同様に、Ｑ分岐からのクロスカップルされた信号は、フィルタ処理されたＩ成分に加算される。最後に、オフセットｄｃＩ、ｄｃＱは、ＩおよびＱそれぞれの分岐に加算される。
【００２９】
図４は、本発明のＩＱ変調器のプレディストータを含む基地局の第１実施例のブロック図である。ＩＱ変調器のプレディストータ２０はＤ／Ａ変換器（デジタル−アナログ変換器）２２に接続している。アナログ・プレディストーションＩＱベクトルはＩＱ変調器２４に出力され、アップコンバートされたＲＦ信号はアンテナから送信するため電力増幅器２６によって増幅される。ＩＱ変調器２４の出力は、ＲＦ信号をＩＦ（中間周波数）にダウンコンバートするためのミキサ２８にも接続している。ＩＦ信号は、ＡＤＣ３０（デジタル−アナログ変換器）においてデジタル化される。デジタル化されたＩＦ信号は、更にダウンコンバートされ、デジタルＩＱ復調器３２によってＩＱ信号に変換される。ＩＱ復調器３２は、実際のプレディストーションを決定するためのプレディストータ・トレーナ３４に接続されている。図４には、トレーナ３４への複素入力信号ｘｋおよびｙｋを示されている。例えば数式（３）〜（５）に記載した手順に従ってプレディストーションを決定した後、トレーナ３４は、プレディストータ２０にフィルタ・タップを出力する。フィルタ・タップは、サンプル期間毎あるいはより長い時間間隔で更新される。フィルタ・タップの更新は、図３のタップにおける非接続矢印により示される。
【００３０】
図４において、電力増幅器２６がある点に注意する。電力増幅器も理想的なものではない構成要素であるので、電力増幅器のプレディストータを含むことによっって増幅器により生成されるエラーを補償することが望ましい。適切な任意の電力増幅器のプレディストータを使用することができる。しかしながら、この種のプレディストータもまた、反復法（例えばＬＭＳアルゴリズム）に基づいてもよい。例えば、以下の方程式に基づいて複素フィルタ・タップを使用できる。
【００３１】
【数６】
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【００３２】
ここで、”＊”は複素共役を意味する。
【００３３】
Ｌはフィルタ・タップの数（Ｌ＋１）を表すために使用されるが、タップの数が数式（３）〜（４）の一方（または、Ｍ＝Ｋの場合双方の数式）における数と同数であり得る。さらにまた、ウインドウＭｂは、ＩＱ変調器のプレディストータのものと同じである必要はない。ループ定数の各々（または、少なくともいくつか）をビンｂから独立であるとすることにより、簡略化ができる。
【００３４】
図５は、本発明の基地局の第２実施例に適切な電力増幅器のプレディストータの実施例のブロック図である。電力増幅器のプレディストータは、例えば、数式（６）に従って決定されるフィルタ・タップに基づく。この例では、フィルタは、３つのフィルタ・タップを含む。複素入力信号ｘ＝Ｉ＋ＪＱは、入力信号の振幅｜ｘ｜により決定される第１のフィルタ・タップＴ０により乗算される。入力信号ｘおよびその振幅｜ｘ｜は遅延され、遅延信号は、遅延振幅で決定されるフィルタ・タップＴ１によって乗算される。更なる遅延の後、他の乗算がＴ１により実行される。電力増幅器により生成されるエラーを相殺するためのプレディストーションである信号ｚを形成するためにお互いに加算される。フィルタ・タップの更新は、図５のタップにおける非接続矢印により示される。
【００３５】
図６は、本発明のＩＱ変調器のプレディストータを含む基地局の第２実施例のブロック図である。この実施例では、ＩＱ変調器のプレディストータ２０と電力増幅器のプレディストータ３４とを同じ制御ループに統合している。電力増幅器プレディストータは、例えば、図５のように実施可能である。この場合、トレーナ３４にダウンコンバートされるＲＦ信号は、ＩＱ変調器の出力の代わりに電力増幅器の出力から取り出される点に注意する。さらにまた、トレーナ３４は、双方のプレディストータを更新する。
【００３６】
一例のトレーナ３４は、数式（３）〜（６）に従って、さまざまなフィルタ・タップを更新できる。しかしながら、図６の統合された制御ループは、数式（３）〜（４）を以下のようにわずかに修正することによりよりよく機能することが分かっている。
【００３７】
【数７】
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【００３８】
【数８】
2008532381.tif 000010
【００３９】
違いは、サンプルが間隔Ｍｂに含まれるかどうかを決定するために、入力信号ｘの代わりに電力増幅器のプレディストータ３６の出力信号ｚが用いられることである。しかしながら、実際の加算において入力信号ｘは依然として使用される。この変形の１つの理由は、ＩＱ変調器のノンリニア性をオリジナルの数式（３）〜（４）よりも良好に取り扱うことである。図６において、この修正は、トレーナ３４への破線によって示されている。
【００４０】
過補償およびアルゴリズム間の競合を防止するため、利得パラメータ（ｇＩまたはｇＱ）の一方とクロスカップルパラメータ（ｃＩＱまたはｃＱＩ）の一方は定数に設定されるかもしれない。これは、電力増幅器のプレディストータとＩＱ変調器のプレディストータとの責任を分ける。ＩＱ補償はスレーブとなり、ＩおよびＱ信号の違いのエラーを補正するだけである。電力増幅器のプレディストータは、利得、位相そしてリニア化の補償に対する主要な責任を有する。
【００４１】
図７は、上述のパラグラフのコメントに基づく本発明のＩＱ変調器のプレディストータの第２実施例のブロック図である。この簡略実施例を、図６の基地局において、図３の実施例の代わりに使用することができる。図７のＩＱ変調器のプレディストータに対して、数式（３）〜（４）は以下のように短縮される。
【００４２】
【数９】
2008532381.tif 000011
【００４３】
【数１０】
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【００４４】
しかしながら、ＩＱ信号のＩおよびＱ成分の間の有意な差がない点に留意する必要がある。ＩおよびＱの役割は、図７および数式（９）〜（１０）において反転するかもしれない。
【００４５】
図８は、本発明のＩＱ変調器のプレディストータの第３実施例のブロック図である。この実施例は、Ｑ分岐からＩ分岐への代わりに、Ｉ分岐からＱ分岐へクロスコネクトされたデジタルフィルタを有する点で図７の実施例と異なる。この実施例において、数式（１０）は、以下に置き換えられる。
【００４６】
【数１１】
2008532381.tif 000013
【００４７】
本発明のＩＱ変調器のプレディストータは、ＦＰＧＡ（Field Programmable Gate Array）、または、ＡＳＩＣ（Application Specific Integrated Circuit）として実施することも出来る。他の可能性として、マイクロプロセッサまたはマイクロ／シグナルプロセッサの組合せ、および、対応するソフトウェアを使用しても良い。
【００４８】
また、フィルタは、正および負の遅延に対して対称となるようようにしてもよい。
【００４９】
上述の本発明は、いくつかの効果がある：
−システムをモデル化する必要がない。
−必要な計算は単純である。
−コスト効率良く実施できる。
−高帯域幅の信号に対してＩＱ変調器のエラー補償が可能である。
【００５０】
添付の請求の範囲により定義される範囲から逸脱しない範囲で、さまざまな修正と変更がなされることが当業者によってよく理解されている。
【図面の簡単な説明】
【００５１】
【図１】ＩＱ変調器の原理を例示する単純なブロック図である。
【図２】さまざまなエラー源を例示するＩＱ変調器のモデルである。
【図３】本発明のＩＱ変調器のプレディストータの第１実施例のブロック図である。
【図４】本発明のＩＱ変調器のプレディストータを含んでいる基地局の第１実施例のブロック図である。
【図５】本発明の基地局の第２実施例に適切な電力増幅器のプレディストータの実施例のブロック図である、
【図６】本発明のＩＱ変調器のプレディストータを含んでいる基地局の第２実施例のブロック図である。
【図７】本発明のＩＱ変調器のプレディストータの第２実施例のブロック図である。
【図８】本発明のＩＱ変調器のプレディストータの第３実施例のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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