(57)【要約】それぞれ予め定められたクロックでデータを処理する少なくとも２つの処理ユニットと、比較モードである第１の動作モードとパフォーマンスモードである第２の動作モードとの少なくとも２つの動作モードの間で動作モードを切替え可能な切替手段と、比較手段と、を備えた計算機システムの動作モード切替及びデータ比較方法において、同期化手段が設けられており前記同期化手段は、前記処理ユニットに従って、予め定めることのできるデータにクロック情報を対応づけ、少なくとも１つの前記比較手段は、前記クロック情報を、該当するデータにおいて考慮することを特徴とする。
2008518303.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ予め定められたクロックでデータを処理する少なくとも２つの処理ユニットと、比較モードである第１の動作モードとパフォーマンスモードである第２の動作モードとの少なくとも２つの動作モードの間で動作モードを切替え可能な切替手段と、比較手段と、を備えた計算機システムの動作モード切替及びデータ比較方法において、
同期化手段が設けられており
前記同期化手段は、前記処理ユニットに従って、予め定めることのできるデータにクロック情報を対応づけ、
少なくとも１つの前記比較手段は、前記クロック情報を、該当するデータにおいて考慮することを特徴とする、計算機システムにおいて切替え及びデータを比較する計算機システムの動作モード切替及びデータ比較方法。
【請求項２】
前記同期化手段は、少なくともメモリ手段を備え、
前記予め定めることのできるデータは、当該データに対応づけられた前記クロック情報と共に、前記メモリ手段内に格納されることを特徴とする、請求項１に記載の計算機システムの動作モード切替及びデータ比較方法。
【請求項３】
前記予め定めることのできるデータの後続の処理は、当該データに対応づけられた前記クロック情報に従って行われることを特徴とする、請求項１又は２に記載の計算機システムの動作モード切替及びデータ比較方法。
【請求項４】
前記予め定めることのできるデータの準備は、当該データに対応づけられた前記クロック情報において行われることを特徴とする、請求項１〜３のいずれかに記載の計算機システムの動作モード切替及びデータ比較方法。
【請求項５】
前記データは、前記比較手段へ入力される前にバッファされることを特徴とする、請求項１〜４のいずれかに記載の計算機システムの動作モード切替及びデータ比較方法。
【請求項６】
データ受信が正常終了されるように、ハンドシェイクインターフェイスが設けられていることを特徴とする、請求項１〜５のいずれかに記載の計算機システムの動作モード切替及びデータ比較方法。
【請求項７】
次の出力データが比較されるべきであるという設定が、比較信号によって行われることを特徴とする、請求項１〜６のいずれかに記載の計算機システムの動作モード切替及びデータ比較方法。
【請求項８】
前記比較されるべきデータに識別子が対応づけられ、
前記識別子によって比較が作動されることを特徴とする、請求項１〜７のいずれかに記載の計算機システムの動作モード切替及びデータ比較方法。
【請求項９】
それぞれ予め定められたクロックでデータを処理する少なくとも２つの処理ユニットと、比較モードである第１の動作モードとパフォーマンスモードである第２の動作モードとの少なくとも２つの動作モードの間で動作モードを切替え可能な切替手段と、比較手段と、を備えた計算機システムの動作モード切替及びデータ比較装置において、
同期化手段を備え、
前記同期化手段は、前記処理ユニットに従って、予め定めることのできるデータにクロック情報を対応づけるように形成され、
前記比較手段は、前記クロック情報を、該当するデータにおいて考慮するように形成されることを特徴とする、計算機システムの動作モード切替及びデータ比較装置。
【請求項１０】
前記同期化手段は、少なくともメモリ手段を備え、
前記計算機システムの動作モード切替及びデータ比較装置は、前記予め定めることのできるデータを、当該データに対応づけられた前記クロック情報と共に、前記メモリ手段内に格納するように形成されることを特徴とする、請求項９に記載の計算機システムの動作モード切替及びデータ比較装置。
【請求項１１】
前記メモリ手段は、少なくとも１つのＦＩＦＯメモリであることを特徴とする、請求項１０に記載の計算機システムの動作モード切替及びデータ比較装置。
【請求項１２】
前記同期化手段は、前記各処理ユニットに対応づけられていることを特徴とする、請求項９に記載の計算機システムの動作モード切替及びデータ比較装置。
【請求項１３】
前記切替手段と前記比較手段とは、切替−及び比較手段として形成されて、相互に対応づけられていることを特徴とする、請求項９に記載の計算機システムの動作モード切替及びデータ比較装置。
【請求項１４】
少なくとも１つの入力バッファメモリを備え、
前記入力バッファメモリは、前記データを前記比較手段へ入力される前にバッファするように形成されることを特徴とする、請求項９に記載の計算機システムの動作モード切替及びデータ比較装置。
【請求項１５】
データ受信が正常終了されるように、ハンドシェイクインターフェイスを備えることを特徴とする、請求項９に記載の計算機システムの動作モード切替及びデータ比較装置。
【発明の詳細な説明】
【技術分野】
【０００１】
比較モードにおけるエラーを認識する方法が、Ｗｏ０１／４６８０６Ａ１に記載されている。この際、データは、２つの処理ユニットＡＬＵを有する処理ユニット内で、並列に処理されて比較される。そこでは、エラーの場合（ソフトウェアエラー、過渡的エラー）には、２つのＡＬＵは、エラーデータが除去され、新たな（部分的に繰り返された）冗長な処理を行うことができるようになるまで、互いに独立して働く。これは、２つのＡＬＵが互いに同期して働き、かつ結果が正しいクロックで比較できることを、前提としている。
【背景技術】
【０００２】
従来技術において、課題が冗長に処理される、エラーを認識するための比較モードと、より高いパワー能力を得るためのパフォーマンスモードとの間で切替えることができるような、方法が知られている。そのための前提は、処理ユニットが比較モードのために相互に同期されることである。そのためには、メモリに書き込む際に結果データを互いに比較することができるようにするべく、２つの処理ユニットを停止することができ、かつ正しいクロックで同期して働かせることが必要である。そのためにハードウェアへの介入が必要であって、個々の解決が提案される。
【０００３】
これに対して特許公報ＥＰ０９６９３７３Ａ２によれば、冗長に働く処理ユニット又は処理ユニットの結果の比較は、それらが互いに対して非同期で働く場合、即ち同クロックでなく、あるいは未知のクロックオフセットをもって働く場合でも、保証される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
航空機産業からは、標準計算機の入力を使用することができ、それを多数決によって処理することにより、安全上重要なアクションを作動させることができる、投票システムが知られている。インター処理ユニットとインターコントロールユニット通信とを互いに組み合わせるシステムは、高い程度の冗長性によって、エラーが１つだけの場合、あるいはエラーが複数の場合でも、システムがさらに作業能力を有するＦＭＥシステムであって、空間走行のためにＤＡＳＡによって開発された（Urban, et al: A survivable avionics system for space applications,Int.Symposium of Fault-tolerant Computing,FTCS-28(1998),pp.372-381）。このシステムは、ビザンチンエラー（即ち、特に、全てのコンポーネントが等しい情報を得るのではなく、陰謀を含む、特に「故意に」異なる誤った情報が種々のコンポーネントに分配される、特にたちの悪いエラー）も、許容することができる。この種のシステムは、手間がかかり、コストが高いために、経済的には、極めてわずかな個数で製造され、特にクリティカルなシステムのために適用できる。多くの個数で製造可能であって、さらに切替え可能性も有する、コスト的に好ましい解決は、知られていない。
従って、２つ又はそれより多い処理ユニットの動作モードを切替えることを許し、これら処理ユニットの構造への介入をする必要がなく、かつこの目的のために付加的な信号を必要としない、切替及び比較ユニットを提供するという課題がある。その場合に、比較モードにおいて、種々の処理ユニットのデジタル又はアナログの種々の信号を相互に比較することが可能でなければならない。この際、この比較は、場合によっては、処理ユニットが種々のクロック信号で動作し、互いに対して非同期で働く場合でも、可能でなければならない。さらに、本発明の課題は、異なるクロックでも比較を実施することができる、手段及び方法を提供することである。
【課題を解決するための手段】
【０００５】
それぞれ予め定められたクロックでデータを処理する少なくとも２つの処理ユニットと、比較モードである第１の動作モードとパフォーマンスモードである第２の動作モードとの少なくとも２つの動作モードの間で動作モードを切替え可能な切替手段と、比較手段と、を備えた計算機システムの動作モード切替及びデータ比較方法において、同期化手段が設けられており前記同期化手段は、前記処理ユニットに従って、予め定めることのできるデータにクロック情報を対応づけ、少なくとも１つの前記比較手段は、前記クロック情報を、該当するデータにおいて考慮することを特徴とする、計算機システムにおいて切替え及びデータを比較する計算機システムの動作モード切替及びデータ比較方法が提供される。
【０００６】
好ましくは、前記同期化手段は、少なくともメモリ手段を備え、前記予め定めることのできるデータは、当該データに対応づけられた前記クロック情報と共に、前記メモリ手段内に格納される。
【０００７】
好ましくは、前記予め定めることのできるデータの後続の処理は、当該データに対応づけられた前記クロック情報に従って行われる。
【０００８】
好ましくは、前記予め定めることのできるデータの準備は、当該データに対応づけられた前記クロック情報において行われる。
【０００９】
好ましくは、前記データは、前記比較手段へ入力される前にバッファされる。
【００１０】
好ましくは、データ受信が正常終了されるように、ハンドシェイクインターフェイスが設けられている。
【００１１】
好ましくは、次の出力データが比較されるべきであるという設定が、比較信号によって行われる。
【００１２】
好ましくは、前記比較されるべきデータに識別子が対応づけられ、前記識別子によって比較が作動される。
【００１３】
また、それぞれ予め定められたクロックでデータを処理する少なくとも２つの処理ユニットと、比較モードである第１の動作モードとパフォーマンスモードである第２の動作モードとの少なくとも２つの動作モードの間で動作モードを切替え可能な切替手段と、比較手段と、を備えた計算機システムの動作モード切替及びデータ比較装置において、同期化手段を備え、前記同期化手段は、前記処理ユニットに従って、予め定めることのできるデータにクロック情報を対応づけるように形成され、前記比較手段は、前記クロック情報を、該当するデータにおいて考慮するように形成されることを特徴とする、計算機システムの動作モード切替及びデータ比較装置が提供される。
【００１４】
好ましくは、前記同期化手段は、少なくともメモリ手段を備え、前記計算機システムの動作モード切替及びデータ比較装置は、前記予め定めることのできるデータを、当該データに対応づけられた前記クロック情報と共に、前記メモリ手段内に格納するように形成される。
【００１５】
好ましくは、前記メモリ手段は、少なくとも１つのＦＩＦＯメモリである。
【００１６】
好ましくは、前記同期化手段は、前記各処理ユニットに対応づけられている。
【００１７】
好ましくは、前記切替手段と前記比較手段とは、切替−及び比較手段として形成されて、相互に対応づけられている。
【００１８】
好ましくは、少なくとも１つの入力バッファメモリを備え、前記入力バッファメモリは、前記データを前記比較手段へ入力される前にバッファするように形成される。
【００１９】
好ましくは、データ受信が正常終了されるように、ハンドシェイクインターフェイスを備える。
【００２０】
他の利点及び好ましい形態が、請求項の特徴と明細書から明らかにされる。
【発明を実施するための最良の形態】
【００２１】
実施ユニット又は処理ユニットは、以下において、プロセッサ／コア／ＣＰＵとも、ＦＰＵ（Floating Point Unit）、ＤＰＳ（Digitaler Signalprozessor）、コプロセッサ又はＡＬＵ（Arithmetic logical Unit）とも称することができる。
２つ又はそれより多い処理ユニットを有するシステムが、考察される。原則的に、安全上重要なシステム内で、種々の処理ユニットにできるだけ種々の課題を与えることによって、能力を向上させるためにこの種のリソースを使用する可能性がある。代替的に、処理ユニットに同一の課題を与えて、結果が等しくない場合にエラーが認識されることにより、リソースの幾つかを互いに対して冗長に使用することもできる。
それぞれ幾つの処理ユニットがあるかに従って、複数のモードが考えられる。２システムにおいては、上述したように、「比較」と「パフォーマンス」の２つのモードが存在する。３システムにおいては、３つの処理ユニット全てが並列に作業する純粋なパフォーマンスモード、及び３つの処理ユニット全てが冗長に計算しかつ比較される純粋な比較モードの他に、３−２投票モードも実現され、その中では、３つ全ての処理ユニットは、冗長に計算し、かつ多数決が行われる。さらに、ミックスされたモードも実現され、そのモードにおいては、例えば、処理ユニットの２つが互いに対して冗長に計算して、結果が比較され、第３の処理ユニットは、他の並列の課題を処理する。４あるいはそれより多い処理ユニットシステムにおいては、明らかに、さらに他の組合わせが考えられる。
【００２２】
解決すべき課題は、システム内で提供される処理ユニットを、（例えば、同期化のために）これら処理ユニットのすでにある構造への介入を必要とすることなく、動作において可変に使用できるようにすることである。特殊な形態においては、各処理ユニットは、専用のクロックで作業することができ、即ち比較の目的のための同じ課題の処理を、互いに対して非同期でも処理することができる。
このために、普遍的な、広く使用できるＩＰが形成され、そのＩＰが、前もって処理ユニットをオフすることなしに、任意の時点で動作モード（例えば、比較モード、パフォーマンスモード又は投票モード）の切替えを可能にし、かつ、場合によっては互いに対して非同期のデータフローの比較又は投票を管理することによって、この課題は、解決される。このＩＰは、チップとして形成することができ、又、１つ若しくは複数の処理ユニットと共にチップ上に集積することができる。さらに、このチップが１片のシリコンからなることは、前提ではなく、これが別々のモジュールから実現されることも、全く可能である。
【００２３】
異なる処理ユニット間の同期を保証するために、個々の処理ユニットにおいて順次進行されるプログラム処理を阻止する信号が必要である。そのために、通常、ＷＡＩＴ信号が設けられている。実施ユニットがウェイト信号を使用しない場合に、その実施ユニットは、インターラプトを介して同期させることもできる。そのために同期化信号（例えば、図２のＭ１４０）は、ウェイト入力へ案内されずに、インターラプトへ印加される。このインターラプトは、ノーマルな作業方法を中断するために、処理プログラムに対して、更に他のインターラプトに対しても、十分に高い優先順位を有していなければならない。付属のインターラプトルーチンは、中断されたプログラム内へ再びジャンプバックする前に、所定の数のＮＯＰ（データへの作用なしの空指令）のみを実施し、それによって処理プログラムのそれ以降の処理を遅延させる。場合によっては、ノーマルなプログラム処理をインターラプトによって損なわないようにするために、インターラプトルーチン内で最初と最後にさらに通常のメモリ操作が行われなければならない。
【００２４】
このプロセスは、同期化が形成される（例えば、他の処理ユニットが予測される比較データを供給する）までの間、続行される。しかし、正確なクロック同期性と、特に他の処理ユニットとの同位相性とは、この方法によっては条件づきでしか保証できない。従って、同期化のためにインターラプト信号を利用する場合に、比較すべきデータを、それが比較される前に、ＵＶＥ内に中間記憶することが、推奨される。
【００２５】
本発明の利点は、経済的に提供可能な任意の標準構造を使用できることである。というのは、付加的な信号を必要とせず（ハードウェア構造への介入をすることなく）、かつ、これらのコンポーネントの、例えば、直接アクターの動作に使用される任意の出力信号を監視することができるからである。これは、これまで従来技術において、比較によって直接検査することができなかったＤＡＣ及びＰＷＭのような変換器構造の検査も、含んでいる。
個々の課題又はＳＷタスクのための検査を必要としない限りにおいて、様々なタスクが種々の処理ユニットに分配されることにより、パフォーマンスモードへの切替えも可能である。
他の利点は、比較モード又は投票モードにおいて、全てのデータを比較する必要がないことである。比較すべきデータ又は投票すべきデータのみが、切替及び比較ユニット内で互いに同期される。これらのデータの選択は、切替及び比較ユニットの所望の応答によって可変（プログラミング可能）であり、任意の処理ユニットアーキテクチャ及び適用に適合させることができる。それによって様々なμＣ又はソフトウェア部分の使用も、容易に可能である。というのは、有意義な方法で比較することのできる結果のみが、実際にも比較されるからである。
さらに、それによって（例えば、外部の）メモリへのアクセスを、又は外部のＩ／Ｏモジュールの動作のみを、監視することができる。内部の信号は、切替モジュールへのソフトウェア制御される付加的な出力を介して、外部のデータ及び／又はアドレスバス上で検査することができる。
比較操作のための全ての制御信号は、好ましくはプログラミング可能な切替及び投票ユニット内で生成され、比較もそこで行われる。その出力が互いに比較されるべき、処理ユニット（例えば、プロセッサ）は、ソフトウェアエラーを認識するために、同一のプログラム、二重にされたプログラム（これが付加的に、メモリアクセスの際のエラーの認識を可能にする）、又は多様化されたプログラムを利用することができる。その場合に処理ユニットによって準備された全ての信号を互いに比較する必要はなく、識別子（アドレス信号又は制御信号）を用いて比較のために所定の信号を設けることが可能で、又、設けないことも可能である。この識別子は、切替及び比較ユニット内で評価されて、それによって比較が制御される。
別体のタイマーが、予め定めることのできるリミットにわたって、時間行動における偏差を監視する。切替及び比較ユニットの幾つかの、あるいは全てのモジュールは、チップ上、共通のボード上に集積することができ、又、空間的に別々に収容することもできる。後者の場合には、データと制御信号とは、適当なバスシステムを介して互いに交換される。その場合に、レジスタは、現場で、バスシステムを介して書き込まれ、その中に格納されたデータ及び／又はアドレス／制御信号を用いてプロセスを制御する。
【００２６】
図１には、２つの処理ユニットＢ１０及びＢ１１と組み合わせて適用するための、本発明に基づく切替ユニットＢ０１の基本構造が示されている。処理ユニットＢ１０、Ｂ１１のデータ、制御信号、及びアドレス信号Ｂ２０、Ｂ２１のような、種々の出力信号が、切替ユニットＢ０１と接続されている。さらに、少なくとも１つの同期化信号、本発明に基づく配置における形態においては、２つの出力信号Ｂ４０とＢ４１が存在し、それが比較ユニットの１つと接続されている。
切替ユニットは、少なくとも１つの制御レジスタＢ１５を有しており、その制御レジスタは、比較ユニットのモードを切替えるバイナリ記号（ビット）Ｂ１６のための少なくとも１つのメモリ素子を有している。Ｂ１６は、少なくとも２つの値０と１とをとることができ、比較ユニットの信号Ｂ２０又はＢ２１によっても、切替ユニットの内部のプロセスによっても、セット又はリセットすることができる。
Ｂ１６が第１の値にセットされている場合に、切替ユニットは比較モードで働く。このモードにおいて、データの有効性と、これらのデータのために設けられる比較とを知らせる信号Ｂ２０とＢ２１からなる制御及び／又はアドレス信号が、所定の予め定めることのできる比較条件を満している場合に、Ｂ２０からなる全ての到着する信号は、Ｂ２１からなるデータ信号と比較される。
この比較条件が２つの信号Ｂ２０とＢ２１において同時に満たされている場合には、これらの信号からなるデータが互いに比較されて、等しくないときに、エラー信号Ｂ１７がセットされる。信号Ｂ２０又はＢ２１からの比較条件のみが満たされている場合には、該当する同期化信号Ｂ４０又はＢ４１がセットされる。この信号は、該当する処理ユニットＢ１０又はＢ１１内で処理の停止をもたらし、それによって、これまで互いに比較することができなかった該当する信号のさらなる接続の阻止をもたらす。信号Ｂ４０又はＢ４１は、それぞれ他方の処理ユニットＢ２１又はＢ２０の該当する比較条件がみたされるまでの間、セットされ続ける。この場合において、比較が実施されて、それに応じた同期化信号がリセットされる。
比較すべきデータが、２つの処理ユニットにより上述したように同時に準備されない場合において、比較を保証するために、該当する同期化信号Ｂ４０又はＢ４１がリセットされるまで、該当する処理ユニットのデータと比較条件とを、該当する値に維持するか、又は、最初に準備されたデータを切替ユニット内に比較まで記憶する必要がある。
それぞれどの処理ユニットが最初にデータを準備するかに応じて、この処理ユニットは、他の処理ユニットが該当する比較データを準備するまで、そのプログラム又はプロセスのさらなる処理を待たなければならない。
図１に示す切替ユニットの特殊な形態において、付属の処理ユニットが他の処理ユニットより早く比較データを準備しないことが常に保証される場合には、信号Ｂ４０又はＢ４１の１つを省くことができる。
Ｂ１６が第２の値にセットされている場合には、同期化信号Ｂ２０及びＢ２１と、エラー信号Ｂ１７とは、常にインアクティブであって、例えば、値０にセットされている。比較は行われず、２つの処理ユニットは、互いに独立して作業する。
【００２７】
本発明に基づくシステム内の重要なコンポーネントは、比較器である。この比較器が、図１ａに最も簡単な形式で示されている。比較コンポーネントＭ５００は、２つの入力信号Ｍ５１０及びＭ５１１を受け取ることができる。その後、同コンポーネントは、これらを、同一性について、ここに示すコンテクストにおいては好ましくは、ビット単位の同一性の意味で比較する。不同一性が検出された場合に、エラー信号Ｍ５３０が能動化されて、信号Ｍ５２０は、非能動化される。同一の場合には、入力信号Ｍ５１０、Ｍ５１１の値が出力信号Ｍ５２０、Ｍ５２１へ与えられて、エラー信号Ｍ５３０は非アクティブであり、即ち「グッド」状態を知らせる。このベーシックシステムから、多数の拡張された実施形態が考えられる。まず、コンポーネントＭ５００をいわゆるＴＳＣコンポーネント（totally self checking）として形成することができる。この場合にエラー信号Ｍ５３０は、少なくとも２本の導線（「デュアルレール」）上で外部へ案内され、内部の設計及びエラー発見機構によって、比較コンポーネントでありうる全てのエラー場合について、この信号が正しいか、又は、エラー認識できたいときには正しくないということが、保証される。本発明に基づくシステムの利用における好ましい実施形態は、この種のＴＳＣ比較器を使用することである。
実施形態の第２のクラスは、２つの入力Ｍ５１０、Ｍ５１１（又はＭ６１０、Ｍ６１１）がどの程度の同期性を持たなければならないか、について区別することができる。可能な変形例は、クロック単位の同期性を特徴とし、即ちデータの比較は、クロックにおいて実施される。軽い変形は、入力間の位相オフセットが固定されている場合に、該当する信号を、例えば、整数のクロック周期、又は半分のクロック周期だけ遅延させる同期遅延素子が使用されることによって、生じる。この種の位相オフセットは、コモンコーズエラー、即ち同時に複数の処理ユニットに作用する可能性のあるエラーを回避するために有用である。従って、図１ｃにおいては、符合Ｍ５からなるコンポーネントに加えて、早い方の入力を位相オフセット分遅延させるコンポーネントＭ６４０が挿入されている。好ましくはこの遅延素子は、比較モードにおいてだけ使用するために、比較器内に収容されている。その代りに、又はそれに加えて、非同期性を同様に許容することができるようにするために、入力チェーン内に中間バッファを設けることができる。好ましくはこれは、ＦＩＦＯメモリとして設計される。この種のバッファが存在する場合に、バッファの最大深度までは、非同期性も許容することができる。この場合においては、バッファがオーバーフローした場合にも、エラー信号が出力されなければならない。
さらに、比較器内においてどのように信号Ｍ５２０（又はＭ６２０）が生成されるかに従って、実施形態を区別することができる。好ましい実施形態は、入力信号Ｍ５１０、Ｍ５１１（又はＭ６１０、Ｍ６１１）を出力へ与え、スイッチによって接続を中断可能にすることである。この変形例の特別な利点は、パフォーマンスモードと、可能な種々の比較モードとの間で切替えるために、同一のスイッチを使用することができることである。代替的に、信号を、比較器内部の中間バッファから生成することもできる。
実施形態の最後のクラスは、比較器に幾つの入力が存在し、かつ比較器がどのように反応するか、において異なることができる。入力が３つの場合には、多数決、３つ全部の比較、又は２つの信号だけの比較を行うことができる。入力が４つ又はそれより多い場合には、それに応じて多くの変形例が考えられる。この変形例は、好ましくはシステム全体の種々の動作モードと結合される。
【００２８】
一般的な場合を表示するために、図１ｂに、好ましく使用されるような、切替及び比較ユニットの一般化した表示が示されている。ｎ箇の考慮すべき実施ユニットから、ｎの信号Ｎ１４０、…、Ｎ１４ｎが切替及び比較コンポーネントＮ１００へ入力される。このコンポーネントは、これらの入力信号から、ｎまでの出力信号Ｎ１６０、…、Ｎ１６ｎを生成することができる。最も簡単な場合、「純粋なパフォーマンスモード」において、全ての信号Ｎ１４ｉが対応する出力信号Ｎ１６ｉへ案内される。逆の限界場合、「純粋な比較モード」においては、全ての信号Ｎ１４０、…、Ｎ１４ｎが出力信号Ｎ１６ｉの正確に１つに案内される。
【００２９】
この図には、どのようにして、種々の考え得るモードが生じることができるか、が示されている。そのために、この図には、切替え論理Ｎ１１０の論理コンポーネントが含まれている。コンポーネントは、この種のコンポーネントとして存在する必要はなく、重要なことは、その機能が存在することである。コンポーネントは、まず、そもそも幾つの出力信号が存在するかを定める。さらに、切替え論理Ｎ１１０が、入力信号のどれが出力信号のどれに寄与するか、を定める。その場合に１つの入力信号が、正確に１つの出力信号に寄与することができる。数学的な形式において、異なるように表現され、従って、切替え論理によって、多数のエレメント｛Ｎ１４０、…、Ｎ１４ｎ｝のそれぞれに、多数のエレメント｛Ｎ１６０、…、Ｎ１６ｎ｝を対応づける機能が定められる。
【００３０】
その場合に処理論理Ｎ１２０の機能は、出力Ｎ１６ｉの各々について、どのような形式で入力がこの出力信号に寄与するか、を定める。このコンポーネントは、専用のコンポーネントとして存在する必要はない。ここでも重要なことは、システム内で上述した機能が実現されていることである。例えば、種々の変形可能性を説明するために、普遍性を損なうことなしに、出力Ｎ１６０が、信号Ｎ１４１、…Ｎ１４ｍによって生成される、と仮定する。ｍ＝１である場合に、これは単純に信号のスルー接続に相当し、ｍ＝２である場合には、信号Ｎ１４１、Ｎ１４２が比較される。この比較は、同期又は非同期で実施することができ、比較は、ビット単位で、若しくは有意のｂｉｔ値で、又は許容帯域をもって実施することができる。
ｍ＞＝３の場合には、複数の可能性が生じる。
第１の可能性は、全ての信号を比較し、少なくとも２つの異なる値が存在する場合に、エラーを検出することにあって、そのエラーを選択的に知らせることができる。
第２の可能性は、ｍからｋの選択（ｋ＞ｍ／２）を行うことにある。これは、比較器を使用することによって実現することができる。選択的に、信号の１つがずれていると認識された場合に、エラー信号を生成することができる。３つの信号全てが異なる場合には、場合によっては異なるエラー信号を生成することができる。
第３の可能性は、この値をアルゴリズムへ供給することにある。これは、例えば、平均値、中央値の形成、又はエラー許容するアルゴリズム（ＦＴＡ）の使用であることができる。この種のＦＴＡは、入力値の極値を捨て去って、残りの値にわたってある種の平均を行うことに基づいている。この平均は、残りの値の全量にわたって、あるいはＨＷにおいて容易に形成すべき部分量にわたって行うことができる。この場合に、値を実際に比較することは、必ずしも必要ではない。平均値形成においては、例えば、加算と割り算とを行えば済み、ＦＴＭ、ＦＴＡ又は中央値は、部分的なソートを必要とする。場合によっては、ここでも、極値が十分に大きい場合には、選択的にエラー信号を出力することができる。
複数の信号を１つの信号に処理する、上述したこれら種々の可能性は、短くするために、比較操作と称する。
従って処理論理の課題は、各出力信号について−そして、それに伴って各入力信号についても−比較操作の正確な形態を定めることである。切替え論理Ｎ１１０（即ち上述した機能）と、処理論理（即ち出力信号当たり、即ち機能値当たりの比較操作の決定）との情報の組合わせが、モード情報であって、これがモードを決定する。この情報は、一般的な場合において、もちろん多値であって、即ち１つの論理ビットを介して表示可能であるだけではない。全ての論理的に考えられるモードが、与えられた実装内で有意義ではなく、好ましくは許されるモードの数が制限される。強調すべきことは、実施ユニットが２つの場合（比較モードのみが存在する場合）、全情報を１つの論理ビットに凝縮できることである。
パフォーマンスモードから比較モードへの切替えは、一般的な場合において、パフォーマンスモードにおいて異なる出力へコピーされる実施ユニットが、比較モードにおいては同じ出力へコピーされることによって、特徴づけられる。好ましくはこれは、実施ユニットの部分システムが存在することによって実現され、その部分システムにおいて、部分システム内で考慮すべき全ての入力信号Ｎ１４ｉは、パフォーマンスモードにおいては直接関連する出力信号Ｎ１６ｉへ接続され、比較モードにおいては全てが１つの出力へコピーされる。代替的に、この種の切替えを、ペアリングを変更することによって、実現することもできる。しかしそうすると、本発明の与えられた特徴において、許されるモードの量を、パフォーマンスモードと比較モードに制限することができるが、一般的な場合において、パフォーマンスモードと比較モードということで取り扱うことはできないことを表す。しかし常に、パフォーマンスモードから比較モード（及びその逆）への切替えについては、取り扱うことができる。
これらのモード間で、ソフトウェアを介して制御されて、動的に動作を切替えることができる。その場合に切替えは、特殊な切替え機能、特殊なインストラクションシーケンス、明確に特徴づけられたインストラクションの実施を介して、又はマルチプロセッサシステムの実施ユニットの少なくとも１つによる所定のアドレスへのアクセスによって、作動される。
【００３１】
図２には、本発明にもとづく切替及び比較ユニットＭ１００を有する、詳細に記載された２プロセッサシステム又は２μＣシステムが示されており、同システムにおいて選択的に、記入されている信号の種々のものを省くこともできる。このシステムは、２つの処理ユニット（Ｍ１１０、Ｍ１１１）と切替及び比較ユニットＭ１００とからなる。各処理ユニットから、データ信号（Ｍ１２０、Ｍ１２１）とアドレス／制御信号（Ｍ１３０、Ｍ１３１）とが切替ユニットへ入力され、各処理ユニットは、選択的に、切替ユニットからデータ（Ｍ１５０、Ｍ１５１）と制御信号（Ｍ１４０、Ｍ１４１）とを返される。ユニットＭ１００は、データ（Ｍ１６０、Ｍ１６１）とステータス情報Ｍ１６５とを出力し、例えば、データ（Ｍ１７０、Ｍ１７１）と制御信号Ｍ１７９のような信号を受信し、それらの信号はまた、処理ユニットへ案内することもできる。Ｍ１７０、Ｍ１７１及びＭ１７９を介して、選択的に、処理ユニットに関係なくユニットＭ１００の動作モードを調節することもできる；同様にプロセッサは、ユニットＭ１００内で出力Ｍ１２０、Ｍ１２１（例えば、データバス）と制御及びアドレス信号Ｍ１３０、Ｍ１３１（例えば、ライト）とを介して、動作モードを調節することができる−例えば、パフォーマンスモード（比較なし）又は比較モード（信号Ｍ１２０、Ｍ１２１、及び／又は、例えば周辺ユニットから入力される信号Ｍ１７０、Ｍ１７１の比較を有する）。パフォーマンスモードにおいて、出力Ｍ１２０、Ｍ１２１は、場合によっては制御信号と組み合わされて、出力Ｍ１６０、Ｍ１６１へさらに案内されて、逆に入力Ｍ１７０、Ｍ１７１がＭ１５０、Ｍ１５１へ案内される。比較モードにおいては出力が比較されて、好ましくはエラーのない場合においてだけＭ１６０、Ｍ１６１へ案内され、その場合に選択的に２つの出力が利用され、又は、２つのうちの一方のみが利用される。同様に、処理ユニットへ案内される入力データＭ１７０、Ｍ１７１の検査も可能である。比較モードにおいて信号の比較にエラーがある場合に、エラー信号が生成されて、−例えば、ダブルレール信号を用いて、エラー安全に−外部へ知らされる（ステータス情報Ｍ１６９の構成部分）。ステータスＭ１６９は、動作モード又は実施ユニットの信号の時間的オフセットに関する情報も含むことができる。予め定めることのできる（プログラミング可能な）タイムインターバル内で処理ユニットの比較データが準備されない場合にも、エラー信号が能動化される。エラーの場合には、出力Ｍ１６０、Ｍ１６１を遮断することができる（fail silent  行動）。これは、デジタル信号についても、アナログ信号についても言える。しかし、この出力ドライバー段は、後からエラーを発見する可能性をもって、処理ユニットに遅延されない（中間記憶されない）出力信号Ｍ１２０、Ｍ１２１を出力することもできる。これは、安全上重要なシステムによって、エラー許容時間を上回らない間、即ち（慣性的な）システムがまだエラーに反応して取り返しがつかなくなる前に、従ってまだ補正の可能性がある間、許容される。
ＵＶＥへ案内されない出力信号Ｍ１８０、Ｍ１８１と、処理ユニットの内部の信号とも、少なくともその計算された値に関して、この値を比較のために出力Ｍ１２０、Ｍ１２１へ出力することによって、比較することができる。同様なことを、Ｍ１００を介して来ない、入力信号Ｍ１９０、Ｍ１９１によっても、実施することができる。
ユニットＭ１００を監視するために、選択された、又は全ての信号Ｍ１６０、Ｍ１６１について、それらをＭ１７０、Ｍ１７１又はＭ１９０、Ｍ１９１を介して、読み直すことが可能である。従って比較モードにおいて、ユニットＭ１００からのエラーのある信号が検出されることを、保証することができる。（オア結合において）Ｍ１００、Ｍ１１０、Ｍ１１１がアクセスする適切な遮断パスによって、システム全体のフェイルサイレンス行動を形成することができる。
【００３２】
図３には、図２に基づく切替及び比較ユニット１００の可能な実装が詳細に示されている。ユニットＭ１００は、モード（パフォーマンス／比較）を表す少なくとも１つのビットを有するコントロールレジスタＭ２００と、比較モードにおけるエラー状態を表す少なくとも１つのビットを有するステータスレジスタＭ２２０と、を有している。ウェイト及びインターラプト信号が、それぞれ２つの処理ユニットについて、コントロールレジスタ内の他のビットによって制御される。その場合に、場合によっては、例えば、同期目的のため、動作モード切替えの準備のため、及びエラー処理のためのように、種々のインターラプトの間で区別される。
選択的に、例えば、内部又は外部のウォッチドッグを動作させるために処理ユニット間で最大許される時間差（クロック周期の数）を有するＭ２４０と、時間差値（例えば、データレジスタのオーバーフローを阻止するために、この時間差値から、ウェイト信号又はインターラプト信号を用いて、最も高速のプロセッサが、時々停止又は遅延されなければならない）を有するＭ２４１のような、他のコントロールレジスタも設けられる。
ステータスレジスタＭ２２０内には、エラービットの他に、処理ユニット間のクロックオフセットが現在どのくらい大きいか、も記憶される。そのために、例えば、（アドレス及び制御信号、例えば、所定のアドレス領域を介して）特別な特徴を有するデータ値が最初に準備された時に常に、少なくとも１つのタイマーＭ２３０が処理ユニットによって始動され、該当するデータ値が第２の処理ユニットによって準備された場合に常に、タイマーの値がステータスレジスタへ転送される。タイマーは、さらに、好ましくは、プログラムシーケンスが異なっても、ＷＣＥＴ（worst cace execution time）に従って保証されて、全ての処理ユニットがデータを供給しなければならないように、調節される。タイマーが予め定められた値を上回った場合に、エラー信号が出力される。
処理ユニットの出力Ｍ１２０、Ｍ１２１は、Ｍ１００内で特に比較モードのために、それがデジタルのデータであって、正しいクロックで準備できない限りにおいて、バッファメモリＭ２５０、Ｍ２５１内に記憶される。好ましくは、このメモリは、ＦＩＦＯとして形成することができる。このメモリが１（レジスタ）の深度しか持たない場合には、データ損失を回避するために、例えば、ウェイト信号によって、比較が行われるまで他の値の出力が遅延される。
さらに、入力メモリＭ２５０、Ｍ２５１、ダイレクト入力Ｍ１２０、Ｍ１２１又はＭ１７０、Ｍ１７１からのデジタルデータを比較する比較ユニットＭ２１０が設けられている。この比較ユニットは、例えば、メモリユニットＭ２５０、Ｍ２５１内でシリアルデータを受信して、パラレルデータに変換することができ、それがその後Ｍ２１０内で比較される場合に、シリアルのデジタルデータ（例えば、ＰＭＷ信号）も互いに比較することができる。同様に、非同期のデジタル入力信号Ｍ１７０、Ｍ１７１を付加的なメモリユニットＭ２７０、Ｍ２７１を介して同期させることができる。入力信号１２０、１２１の場合と同様に、これらも好ましくはＦＩＦＯ内に一時バッファされる。パフォーマンスモードと比較モードの間の切替えは、コントロールレジスタ内のモードビットのセット又はリセットによって行われ、それによって、例えば、２つの処理ユニット内にそれに応じたインターラプトがもたらされる。比較自体は、準備されたデータＭ１２０、Ｍ１２１と、それに属するアドレス及び制御信号Ｍ１３０、Ｍ１３１と、によって促される。その場合にＭ１２０とＭ１３０又はＭ１２１とＭ１３１からなる所定の信号が、対応づけられたデータの比較を行うべきか、を表す識別子として機能する。
【００３３】
これが、図１の単純な切替えに対する他の実施形態である。ここでは、好ましくは比較モードへ移行する場合にインターラプトルーチンを用いて種々の前準備が行われ、それによって２つの処理ユニットのために同一の初期条件が形成される。処理ユニットがその用意ができている場合に、その処理ユニットによってプロセッサ固有のレディビットがコントロールレジスタ内にセットされて、処理ユニットは、他の処理ユニットがその準備完了をそのレディビットによって知らせるまで（図６のコントロールレジスタの説明も参照）、待機状態に留まる。
【００３４】
この比較ユニット内で、同様にアナログデータを、それに適した特殊なアナログ比較ユニットＭ２１１（analog compare unit）内で互いに比較することができる。しかしこれは、アナログ信号の出力が互いに対して十分に同期して行われること、又は、アナログ比較ユニット内に、そこに実装されているＡＤＣによってデジタル化されたデータが記憶される（これについては、図１２から１４の他の形態も参照）ことを、前提としている。同期化は、比較ユニットのデジタル出力（データ、アドレス及び制御信号）が上述したように互いに比較されて、早すぎる処理ユニットを待たせることによって、達成することができる。この目的のために、アナログ信号のソースとして処理ユニット内で処理されるデジタル信号も（これらの信号はその他において外部では必要とされないが）、出力Ｍ１２０、Ｍ１２１を介してユニットＭ１００へ与えることができる。アナログ信号の比較に加えての、この冗長な比較は、計算内のエラーを早い時期に認識することができ、さらに処理ユニットの同期化を容易にすることをもたらす。アナログ信号の比較は、処理ユニットのＤＡＣ（digital to analog converter）のための付加的なエラー認識をもたらす。ＤＣＳＬアーキテクチャの他の構造においては、この種の可能性は与えられていない。周辺ユニットからのアナログ入力についても、比較が可能である。特に、それが同じシステムパラメータの冗長なセンサ信号である場合には、付加的な同期化措置は必要とされず、場合によっては、センサ信号の有効性を表示する信号のみが必要とされる。アナログ信号の比較の実現が、さらに詳細に示される。
【００３５】
図４は、少なくともｎ＋１の処理ユニットを有するマルチプロセッサシステムを示しており、その場合にこれらのコンポーネントの各々は、ここでも複数の部分処理ユニット（適当な付加コンポーネントを備えた、ＣＰＵ、ＡＬＵ、ＤＰＳ）からなることができる。これらの処理ユニットの信号は、図２に示す２システムにおいて説明されたのとまったく同様に、切替及び比較ユニットに結合される。従ってこの図における全ての信号とコンポーネントは、図２の対応するコンポーネント及び信号と内容的に同一の意味を有している。切替及び比較ユニットＭ３００は、マルチプロセッサシステム内で、パフォーマンスモード（全ての処理ユニットが異なるタスクを処理する）と、種々の比較モード（２つ又はそれより多い処理ユニットのデータが比較され、ずれている場合にエラーが知らされる）と、種々の投票モード（異なるように設定可能なアルゴリズムに従って偏差がある場合に多数決する）との間で区別することができる。その場合に各処理ユニットについて、それがどのモードで作業しているか、及び、場合によってはこのモード内で、他のどの処理ユニットと協働するか、を別々に決定することができる。次に、切替えがどのようにして正確に行われるかを、図６に示すコントロールレジスタの説明において、さらに説明する。
【００３６】
図５は、ｎ＋１の処理ユニットを有するマルチプロセッサシステムのための切替ユニットの可能な実装を示している。各処理ユニットについて、切替及び比較モジュールの制御ユニット内に少なくとも１つのコントロールレジスタＭ４４ｉが設けられている。コントロールレジスタの好ましいセットが、図６に詳細に示され、かつ説明されている。その場合にＭ４４ｉは、それぞれコントロールレジスタＣｉに相当する。
コントロールレジスタにおける種々の実施形態が考えられる。適当なビットコンビネーションを介して、エラー認識パターンを使用すべきか、エラー許容パターンを使用すべきか、を記述することができる。それぞれユニットＭ３００にかける手間とコストに応じて、さらに、どのタイプのエラー許容パターン（３から２、中央値、４から２、４から３、ＦＴＡ、ＦＴＭ…）を使用するか、も示すことができる。さらに、どの出力をスルー接続するか、も構成可能に形成することができる。どのコンポーネントがどのデータについてこのコンフィグレーションに影響を有することができるか、に従って、実施形態を形成することもできる。
【００３７】
関与する処理ユニットの出力信号が、切替ユニット内で互いに比較される。信号は、必ずしも正しいクロックで処理される必要はないので、データの一時記憶が必要である。その場合に、種々の処理ユニットから切替ユニットへ大きい時間差をもって与えられるデータを、切替ユニット内で比較することもできる。中間メモリ（例えば、ＦＩＦＯメモリとして形成：first in-first out、あるいは他のバッファ形式）を使用することによって、他の処理ユニットがまだデータを準備できない間に、まず、１つの処理ユニットから複数のデータを受信することもできる。その場合に、２つの処理ユニットの同期性の尺度が、ＦＩＦＯメモリの充填状態である。所定の予め定めることのできる充填状態を上回った場合に、処理において進み方の遅い処理ユニットを待つために、処理において最も進んでいる処理ユニットが、存在しているウェイト信号によって、又は適当なインターラプトルーチンによって、時々停止される。その場合に監視は、処理ユニットに提供可能な全ての外部の信号にも広げるべきである；それは、アナログ信号又はＰＷＭ信号も含む。そのために切替ユニット内に、この種の信号の比較を許す構造が設けられる。付加的に、比較すべきデータ間の最大の時間偏差を予め定めて、少なくとも１つのタイマーによって監視することが、提案される。
【００３８】
一般的な場合において、２つより多い処理ユニットが共通の切替ユニットによって互いに接続される場合には、これら処理ユニットの各々のために、あるいは全処理ユニットのために、コントロールレジスタが必要である。このコントロールレジスタの特殊な形態が、図６で明らかにされている。
それぞれのコントロールレジスタＣｘの（ｎ＋１）の下方のビットＢ５００ｘからＢ５０ｎｘまでが、ｎ＋１のプロセッサ／処理ユニットに一義的に対応づけられている。コントロールレジスタＣｘのビットＢ５１４ｘは、比較／投票とパラレル作業との間で切り替り、図１に示すＢ１６の値に相当する。ビットＢ５１３ｘは、該当する処理ユニットが比較の準備ができているか（Ready）を表示し、ビットＢ５１２ｘは同期化信号（WAIT又はINTERRUPT）を制御し、ビットＢ５１１ｘは、インターラプトによって該当する処理ユニットｘに比較の準備をさせるために利用することができる。同様に、ビットＢ５１１０ｘは、処理ユニットをパラレルモードへ戻す、インターラプトを制御する。
【００３９】
コントロールレジスタＣｋのビットＢ５０ｉｋとＢ５０ｋｋとが、１にセットされている場合（０≦ｉ、ｋ≦ｎ）に、これはこの実施形態において、処理ユニットｉの出力が、処理ユニットｋの出力と比較されるべきことを、意味している。付加的にＢ５０ｊｋも１に等しい場合に、ｉ、ｊ及びｋの間で投票が行われ、投票結果がＵＶＥの出力ｋに出力される（０≦ｉ、ｊ、ｋ≦ｎ）。そのために各グループの処理ユニットについて、すでに符号Ｍ４の説明で列挙されているように、投票又は過半数比較の特殊な種類を定めることができる。一般的に、ＵＶＥの出力ｋに投票結果を出力させようとする場合には、比較すべき／投票すべき処理ユニットｉ（コントロールレジスタＣｋ内）のための全てのビットＢ５０ｉｋがセットされなければならない。他の出力へのパラレルな出力も、可能である。
【００４０】
コントロールレジスタｉのＢ５０ｉｉにおける１（０≦ｉ≦ｎ）は、比較ユニットの出力ｉがアクティブになるべきことを、表示している。全てのコントロールレジスタＣｉが該当するメモリ箇所Ｂ５０ｉｉ内でだけ１である場合（ｉ＝０、１、…ｎ）、全ての処理ユニットは、任意の異なるプログラムと専用の出力信号を有するパフォーマンスモードにおいて作業する。全てのｎ＋１の下方のビットＢ５０ｉｋが１に等しい場合（ｉ＝０、１、…、ｎ）、そしてさらにＢ５１４ｋがセットされている場合に、全ての処理ユニットの出力信号が多数決（投票）によって選択されて、ＵＶＥの出力ｋへ出力される：ｎ＝１である場合には、比較のみが行われる。
【００４１】
以下の説明において、複数の処理ユニットを有するシステム内で比較／投票へ移行する場合のシーケンスがどのように見えるか、の例を説明する。
比較又は投票を能動化するために、コントロールレジスタＣｉ内にビットＢ５１４ｉがセットされる。このビットは、処理ユニット自体によっても、又は、所定のシステム状態、時間条件若しくは他の条件（例えば、所定のメモリ領域へのアクセス、エラー、又は非蓋然性）に従って切替及び比較ユニットからも、セットすることができる。ビットＢ５１４ｉと共にビットＢ５０ｉｉとＢ５０ｋｉがセットされる場合には、ＵＶＥによって自動的にビットＢ５１１ｉとＢ５１１ｋがセットされて、それによって処理ユニットｉとｋ内でインターラプトが作動される。このインターラプトによって、処理ユニットが所定のプログラム部分へジャンプし、比較モードへ移行するための所定の初期化ステップが実施されて、その後切替及び比較ユニットへ返事（Ready）が出力されることがもたらされる。Ready信号は、処理ユニットのそれぞれのコントロールレジスタＣｉ内のインターラプトビットＢ５１１ｉの自動的なリセットをもたらし、同時にウェイトビットＢ５１２ｉのセットをもたらす。関与する処理ユニットの全てのウェイトビットがセットされている場合には、それらが切替及び比較ユニットによって同時にリセットされる。その後処理ユニットが、監視すべきプログラム部分の処理を開始する。好ましい実施形態においては、セットされたビットＢ５１４ｉを有するコントロールレジスタＣｉへの書込みが、ロック（ＨＷ又はＳＷ）によって阻止される。これが有意義な方法で、処理の間比較器のコンフィグレーションが変更できないことをもたらす。コントロールレジスタＣｉ内の変更は、ビットＢ５１４ｉのリセット後に初めて可能になる。このリセットは、ノーマルモード（パラレルな作業方法）へ移行するために、全ての関与する処理ユニットのコントロールレジスタ内にビットＢ５１０ｘをセットすることによって、該当する処理ユニット内にインターラプトをもたらす。
全てのコントロールレジスタの互いに対する一貫性は、ユーザー設定に従って監視されて、エラーの場合においては、ステータス情報の構成部分であるエラー信号が生成される。即ち、例えば、１つの処理ユニットが複数の独立した比較又は投票プロセスのために使用されることが生じてはならない。というのは、その場合には同期化が保証されないからである。しかし、データ信号の出力なしで、等しくない場合にエラー信号を発生させるためだけに、複数の処理ユニットを比較することも、考えられる。
他の実施形態においては、比較又は投票に関与する処理ユニットの複数の、あるいは全てのコントロールレジスタ内の入力が同様に行われる。即ち、場合によっては出力を制御する専用のビットｉを除いて、これらの処理ユニットの該当するビットがそこで、同種にセットされる。
【００４２】
図７には、中央の投票のための投票ユニットＱ１００が示されている。投票は、適切なハードウェアによっても、ソフトウェア的に実施することもできる。そのために投票アルゴリズム（例えば、ビット正しい投票）が前もって定められる。その場合に投票ユニットＱ１００は、複数の信号Ｑ１１０、Ｑ１１１、Ｑ１１２を有しており、これらの信号から、投票（例えば、ｎからｍ選択）によって生じる出力信号Ｑ１２０を形成する。
比較する際にエラーが発生した場合に、該当するコントロールレジスタ内にエラービットがセットされる。投票の際には、該当する処理ユニットのデータは無視される；最も単純な比較においては、出力が遮断される。
プログラミングされた時間の経過前に間に合うように準備されなかった全てのデータは、エラーと同様に処理される。エラービットのリセットは、システムに従って行われ、場合によっては該当する処理ユニットの再統合を可能にする。
処理ユニット及び／又は投票者が空間的に集中して配置されていない場合については、図８に示すように適切なバスシステムと組み合わせて分散した投票も可能である。図８において、分散した投票ユニットＱ２００が、制御ユニットＱ２１０によって管理される。投票ユニットはバスシステムＱ２２１、Ｑ２２２を介して結合されており、これらのバスシステムを介してデータを入手し、それをまたバスシステムへ出力する。
アクティブな出力ビットを有するコントロールレジスタ内の比較又は投票ビットのリセットは、関与する処理ユニット内にインターラプトをもたらし、それら処理ユニットがまたパラレルな作業方法に戻される。その場合に、各処理ユニットは、異なるジャンプアドレスを有することができ、そのジャンプアドレスは別々に管理される。その場合にもプログラム処理は、同一のプログラムメモリから行うことができる。しかしアクセスは別々であって、通常異なるアドレスで行われる。安全上重要な部分が少ない場合には、二重にされた安全部分を有する専用のプログラムメモリの方が、場合によってはパラレルなモードよりも簡単ではないか、が比較される。データメモリも、パフォーマンスモードにおいて共通に利用することができる。その場合にアクセスは、例えば、ＡＨＢ／ＡＢＰバスを用いて順次行われる。
特殊性として、さらに、エラービットがシステムによって評価されなければならないことを述べておく。エラー場合において安全な遮断を保証するために、安全上重要な信号は適切な形式で冗長に実現されなければならない（例えば、２から１コード）。
図１、２、３、４及び５に示す従来のＵＶＥにおいては、まず、処理ユニットが、互いに一定の位相関係にある、同一又は互いに導き出されたクロックで働く、と仮定された。処理装置のために、位相関係が変化する、異なる発振器及びジェネレータのクロックも使用される場合には、それによって発生される信号を、それがクロックドメインを代える場合に、同期させなければならない。そのために、同期化素子Ｍ８００が、図９に示されている。特にデジタルデータを安全に格納し、かつ比較するために、同期化装置Ｍ８００が必要であって、それは信号フロー内の任意の箇所に設けることができる。これは、一方では、データを準備した処理ユニットのクロックＭ８３０で、このデータＭ８２０を格納することを保証する。その場合に、読み取るためには、データＭ８４０を処理したクロックが利用される。この種の同期化段Ｍ８００は、複数のデータを格納することができるようにするために、ＦＩＦＯとして形成することができる（図９を参照）。一般的な場合において、データの同期化だけでは十分ではなく、データの準備信号も受信クロックによって同期化される。
そのために、さらに、要請信号Ｍ８５０とクィット信号Ｍ８８０とにより引渡しを保証するハンドシェークインターフェイスが必要である（図１０）。この種のインターフェイスは、あるクロックドメインから他のクロックドメインへのデータの安全な伝送を保証するために、クロックドメインが変化する場合に、常に必要である。その場合に、書込みの際には、データＭ８２０が領域Ｑ３０５からクロックＭ８３０でレジスタセルＭ８００へ同期して提供され、かつ書込み要請信号Ｍ８５０がデータの準備を表示する。この書込み要請信号が領域Ｑ３０６からクロックＭ８６０でメモリ素子Ｍ８０１へ引き渡されて、それが同期化された信号Ｍ８７０として、データの準備を表示する。それに続いてクロックＭ８６０の次のアクティブなクロック端で、同期化されたデータＭ８４０が引き渡されて、その場合に確認信号Ｍ８８０が返信される。この確認信号は、他のメモリ素子Ｍ８０１内でクロックＭ８３０によって信号Ｍ８９０に同期されて、それによってデータの準備が終了する。その後、新しいデータを該当するレジスタ内へ書き込むことができる。この種のインターフェイスは、従来技術であって、知られており、特殊な実施形態においては、クィット信号を待機する必要なしに、付加的なコード化によって特に高速に働くことができる。
特別な実施形態において、メモリ素子Ｍ８００はＦＩＦＯメモリ（first-in, first-out）として形成されている。
【００４３】
図１１〜図１４のアナログ信号を比較するための回路は、比較すべきアナログ信号を供給する処理ユニットが互いに対して、比較が有意義であるように、同期化されていることを、前提としている。同期化は、図１の該当する信号Ｂ４０とＢ４１によって達成することができる。
【００４４】
図１１は、差動増幅を示している。この素子を用いて、２つの電圧を互いに比較することができる。
その場合にＢ１００は演算増幅器であって、その負の入力Ｂ１０１に信号Ｂ１４１が接続され、その信号は値Ｒinを有する抵抗Ｂ１１０を介して入力信号Ｂ１１１と接続されており、その入力信号に電圧値Ｖ１が印加されている。正の入力Ｂ１０２は、信号Ｂ１４２と接続されており、その信号が値Ｒinを有する抵抗Ｂ１２０を介して入力Ｂ１２１と接続されており、その入力に電圧値Ｖ２が印加されている。この演算増幅器の出力Ｂ１０３が出力信号Ｂ１９０と接続されており、その出力信号は電圧値Ｖoutを有する。信号Ｂ１９０は、値Ｒｆを有する抵抗Ｂ１４０を介して信号Ｂ１４１と接続されており、信号Ｂ１４２は値Ｒｆを有する抵抗Ｂ１３０を介して信号Ｂ１３１と接続されており、その信号はアナログ基準点Ｖagndの電圧値を有している。出力電圧は、上記の電圧及び抵抗値を用いて、以下の式に従って計算することができる：
Ｖout＝Ｒｆ／Ｒin（Ｖ２−Ｖ１）      （１）
差動増幅器がＣＭＯＳの場合に通常そうであるように、正の動作電圧で動作する場合に、アナロググラウンドＶagndとして、動作電圧とデジタルグラウンドとの間の電圧、通常平均の電位、が選択される。２つのアナログ入力電圧Ｖ１とＶ２とがわずかしか異なっていない場合には、出力電圧Ｖoutは、アナロググラウンドに対してわずかな差Ｖdiffのみを有する（正又は負）。
２つの比較器を用いて、出力電圧がＶagnd＋Ｖdiffの上（図１２）にあるか、又はＶagnd−Ｖdiffの下にあるか、さらにアナログ基準点にあるか（図１３）が調べられる。その場合に図１２では、入力信号Ｂ２２１が値Ｒ１を有する抵抗Ｂ１５０を介して信号Ｂ２４２と接続されており、その信号が演算増幅器Ｂ２００の正の入力Ｂ２０２と接続されている。さらに、信号Ｂ２４２が値Ｒ２を有する抵抗Ｂ１６０を介して信号Ｂ２３１と接続されており、その信号がデジタル基準電位Ｖdgndとして利用される。演算増幅器の負の入力Ｂ２０１は、入力信号２１１と接続されており、それが基準電圧Ｖrefの電圧値を有する。演算増幅器Ｂ２００の出力Ｂ２０３は、出力信号Ｂ２９０と接続されており、それが電圧値Ｖobenを有する。
図１３において、同様に入力信号Ｂ３２１が、値Ｒ３を有する抵抗Ｂ１７０を介して信号Ｂ３４２と接続されており、その信号が演算増幅器Ｂ３００の負の入力Ｂ３０１と接続されている。この信号Ｂ３４２は、さらに、値Ｒ４を有する抵抗Ｂ１８０を介して信号Ｂ３３１に接続されており、その信号もデジタルの基準電位Ｖdgndを有する。演算増幅器Ｂ３００の正の入力Ｂ３０２は、入力信号Ｂ３１１と接続されており、その信号が基準電圧Ｖrefの電圧値を有する。演算増幅器Ｂ３００の出力Ｂ３０３は、出力信号Ｂ３９０と接続されており、それが電圧値Ｖuntenを有する。
【００４５】
これは、抵抗Ｂ１５０、Ｂ１６０、Ｂ１７０及びＢ１８０の抵抗値Ｒ１、Ｒ２、Ｒ３及びＲ４が、信号Ｂ２１１とＢ３１１に印加される固定の基準電圧Ｖrefに対して、以下のような関係にあることによって、達成される：
Ｖref＝（Ｖagnd＋Ｖdiff）＊Ｒ２／（Ｒ１＋Ｒ２）      （２）
Ｖref＝（Ｖagnd−Ｖdiff）＊Ｒ４／（Ｒ３＋Ｒ４）      （３）
Ｖdiff＝（（Ｖ2max−Ｖ1min）＊Ｒｆ／Ｒin）−Ｖagnd      （４）
その場合にＶ２maxは、信号Ｂ１２１におけるＶ２の最大許容される電圧値であり、Ｖ１minは、信号Ｂ１１１におけるＶ１の最少許容される電圧値である。基準電圧源は、外部から提供することができ、また、内部で実現されるバンドギャップ（温度補償され、かつ動作電圧に依存しない基準電圧）によって実現することができる。式（４）において、最大許容される差Ｖdiffは、最大の正の偏差Ｖ2maxと付属の最大の負の偏差Ｖ１minから定められ、即ち（Ｖ２max−Ｖ１min）が、互いに比較されるべき冗長なアナログ信号の互いに対する最大許容される電圧偏差である。
２つの信号Ｂ２９０又はＢ３９０における電圧値の一方（Ｖoben又はＶunten）が正である場合に、アナログ信号の、許容されるより大きい偏差が存在する。従って、このアナログ信号を供給するプロセッサが同期されている限りにおいて、エラーが存在し、そのエラーは記憶されなければならず、場合によって出力信号のオフをもたらす。同期性は、例えば、該当する処理ユニットのコントロールレジスタ内でレディ信号がアクティブであり、又は、該当するアナログ信号の所定の状態とそれに伴って比較すべき値とを識別できるように示す所定のデジタル信号がＵＶＥへ送信された場合に、与えられている。エラーを記憶する回路が、図１４に示されている。この回路において、２つの入力信号Ｂ３９０とＢ２９０がＮＯＲ回路（後段のインバータを有する論理的ＯＲ回路）を介して出力信号Ｂ４１１に結合される。この信号Ｂ４１１は、入力信号Ｂ４２１とＮＯＲ素子Ｂ４２０内で出力信号Ｂ４２１に結合される。この信号Ｂ４２１がＯＲ回路Ｂ４３０内で信号Ｂ４０１と、信号Ｂ４３１に結合され、この信号がメモリ素子（Ｄフリップフロップ）Ｂ４００のための入力信号として用いられる。この素子Ｂ４００の出力信号Ｂ４０１は、値１でエラーを表示する。ＤフリップフロップＢ４００は、信号Ｂ３９０又はＢ２９０における２つの電圧値Ｖunten又はＶobenの一方が正であり、従ってデジタルの信号として値highを有し、信号Ｂ４２１がアクティブでなく、かつリセット信号Ｂ４０２が印加されていない場合に、クロックＢ４０３で１を記憶する。エラーは、信号リセットが少なくとも一度アクティブになるまで、記憶される。注意すべきことは、図１１から図１３の回路を設計する場合に、抵抗を互いにマッチングさせ、即ちＲｆとＲin、Ｒ１とＲ２、及びＲ３とＲ３の抵抗比ができるだけ製造誤差に関係なく一定になることである。信号Ｂ４２１を用いて、回路がアクティブになるべきか、あるいはまさに、比較を行うべきではない、処理ユニットの同期化が行われるか、を制御することができる。信号Ｂ４０２は、その前のエラーをリセットし、従って新しい比較を可能にする。
【００４６】
図１５は、ＡＤＣを示している。このＡＤＣは、例えば、変換速度、精度、精細度、故障強さ、線形性、及び周波数スペクトルのような、それぞれすでにある要請に応じて、種々の既知の変換方法を用いて実現することができる。即ち、例えば、逐次的な近似の原理を選択することができ、そこではアナログ信号が、デジタルアナログ変換器（ＤＡＣ）から生成された信号と比較器を用いて比較され、その場合にＤＡＣのデジタルの入力ビットが、系統的にＭＳＢ（most significant bit−最上位のビット）からＬＳＢ（least
significant bit−最下位のビット）へ試験的にhighにセットされ、ＤＡＣのアナログ出力信号が、アナログ入力信号（変換すべき信号）よりも高い値を有する場合に、リセットされる。ＤＡＣは、ＬＳＢからＭＳＢへそのデジタルビットによって、次に高いビットのセットが、抵抗又は容量を重み付け１、２、４、８、１６、…により、常にその前の２倍の大きさの作用をアナログ値に与えるように、制御する。全てのビットが試験的にセットされて、場合によっては再びリセットされた後に、デジタルワードの値は、アナログ入力信号のデジタルの表現に相当する。より高い速度要請のために、連続的なデータフローにおいて、連続的にアナログ信号を処理し、シリアルのデジタル信号を出力する変換器を使用することもでき、そのデジタル信号がこのアナログデータフローをシリアルのビット列によって近似する。デジタルワードは、ここでは、シフトレジスタに記憶されているビット列によって表現される。しかし、この種の変換器は、一定の値を処理することはできないので、変換期間内でアナログ信号が常に変化することを、前提としている。
より低い速度要請のためには、例えば、入力電圧又は入力電流を用いて、それに応じた積分器へ接続されるコンデンサの一定の充電又は放電をもたらす計数原理に基づく変換器も利用することができる。そのために必要な時間が、測定され、基準電圧源又はそれに応じた基準電圧を用いて同じコンデンサ（積分器）を放電又は充電させるために逆方向に必要とされる、時間に対する比にされる。この単位時間が、クロックで測定されて、必要とされるクロックの数が、アナログ入力値のための尺度となる。この種の方法は、例えば、デュアルスロープ方法（dual slope）であって、同方法において第１の側面（slope）がアナログ値に応じた放電によって定められ、第２の側面は、基準値に応じた再充電によって定められる（http://www.exstrom.com/journal/adc/dsadc.htmlも参照）。
図１５のＡＤＣＢ６００は、通常、アナログ信号を準備したプロセッサの出力信号である、トリガー信号Ｂ６０２と、選択的に識別子Ｂ６０３とによって制御され、その識別子は、複数のアナログの区別を可能にするために、まさに準備されたアナログ信号の種類に関する情報を与える。トリガー信号Ｂ６０２によって、変換されたアナログ値は、メモリ領域Ｂ６４０のレジスタＢ６１０へデジタル値として、選択的に、Ｂ６２０内に格納される識別子Ｂ６０３と、場合によっては、メモリ６３０内に格納される付加的な信号Ｂ６０４（１であると、アナログ値の識別）と、共に引き渡される。メモリ領域Ｂ６４０は、複数の値が格納され、最初に格納された値が最初に出力されるべき場合に、好ましくはＦＩＦＯ（first-in, first-out）としても実現することができる。メモリ領域Ｂ６４０が、デジタル値のためにも、デジタル変換されたアナログ値のためにも利用される場合には、好ましくは全てのデジタル値は、Ａ＝１を有するデジタル化されたアナログ値（Ｂ６３０）から区別するために、Ｂ６３０に示すように、ＭＳＢ箇所において１ビットＡ＝０だけ補足される（図１６と１７を参照）。Ｂ６０２もＢ６０３も、プロセッサｉのデジタル出力データＯｉの構成部分である。図１６には、格納されるデジタル化されたアナログ値の部分が、メモリ領域にどのように格納されるか、が別に示されている。その場合にＢ７１０はデジタル化されたアナログ値自体であり、Ｂ７２０は付属の識別子であり、そしてＢ７３０はアナログビットであって、この場合には１として格納される。図１７には、同じメモリ領域に格納されるデジタル値の変形例が見られる。Ｂ８１０内には、デジタル値自体が記憶され、Ｂ８２０にはそれに対して選択的に、そもそもデジタル値を比較すべきかについて情報を与える識別子、又は比較のための他の条件、を格納することができる。Ｂ８３０内には、それがデジタル値であることを特徴づけるために、値０が格納されている。
【００４７】
一時記憶されているデジタル及びアナログ信号を比較するために、格納の順序と、場合によってはＡビット（Ｂ７３０又はＢ８３０）及び識別子Ｂ７２０又はＢ８２０とが、変換されたデジタル値Ｂ７１０又はデジタル値Ｂ８１０と組み合わせて調べられる。また、例えば、異なるビット幅によって、アナログ信号とデジタル信号とを別々のメモリ（２つのＦＩＦＯ）に収容する可能性もある。その場合に比較は、事象制御されて行われる：プロセッサの値がＵＶＥへ伝送された場合に常に、他の関与するプロセッサがこの種の値をすでに準備しているか、が調べられる。否定の場合には、値が該当するＦＩＦＯ又はメモリに格納され、他の場合には、直接比較が実施され、その場合にここでもＦＩＦＯをメモリとして用いることができる。比較は、例えば、関与するＦＩＦＯが空でない場合に常に、終了される。関与するプロセッサ又は処理ユニットが２つより多い場合に、投票によって、全ての信号が分配を許されるか（fail silent行動）又は場合によってはエラー信号によってのみ、エラー状態が知らされるか、が求められる。
【図面の簡単な説明】
【００４８】
【図１】２つの処理ユニットのための切替及び比較ユニットの基本機能を示しており、図１ａは、比較器の一般化した表示、図１ｃは、比較器の他の表示、図１ｂは、切替及び比較ユニットの一般化した表示である。
【図２】２つの処理ユニットのための切替及び比較ユニットの詳細な表示である。
【図３】２つの処理ユニットのための切替及び比較ユニットの可能な実現を示している。
【図４】２つより多い処理ユニットのための切替及び比較ユニットをさらに詳細に示している。
【図５】２つより多い処理ユニットのための切替及び比較ユニットの可能な実現を示している。
【図６】コントロールレジスタの可能な実現を示している。
【図７】中央の投票のための投票ユニットを示している。
【図８】分散投票のための投票ユニットを示している。
【図９】同期化素子を示している。
【図１０】ハンドシェークインターフェイスを示している。
【図１１】差動増幅器を示している。
【図１２】正の電圧差のための比較器を示している。
【図１３】負の電圧差のための比較器を示している。
【図１４】エラーを記憶する回路を示している。
【図１５】出力レジスタを有するアナログ−デジタルコンバータを示している。
【図１６】識別子とアナログビットを有するデジタル変換されたアナログ値を示している。
【図１７】デジタルビットを有するデジタルワードとしてのデジタル値を示している。
【図１】
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【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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