(57)【要約】  ＩＢＯＣ放送システムにおいてエキサイタクロックとモデムフレームクロックを同期させる方法は、音声信号及びデータ信号のモデムフレームの開始時を表し、タイミングがモデムフレームクロックにより制御される複数のモデムフレームパルスを受信し、エキサイタクロック信号を発生させ、エキサイタクロック信号を表すパルスをカウントして各入来モデムフレームパルスのタイミングエラーを表すカウントを発生させ、そのカウントに応答してエキサイタクロック信号を制御するステップより成る。この方法を実行する装置も提供される。
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【特許請求の範囲】
【請求項１】
放送システムにおいてエキサイタクロックをモデムフレームクロックと同期させる方法であって、
音声信号とデータ信号のモデムフレームの開始を表し、タイミングがモデムフレームクロックにより制御される複数のモデムフレームパルスを受信し、
エキサイタクロック信号を発生させ、
エキサイタクロック信号を表すパルスをカウントして各入来モデムフレームパルスのタイミングエラーを表すカウントを発生させ、
前記カウントに応答してエキサイタクロック信号を制御するステップより成る同期方法。
【請求項２】
モデムフレームパルスに応答して前記カウントをラッチするステップをさらに含む請求項１の方法。
【請求項３】
カウントの２の補数をとるステップをさらに含む請求項１の方法。
【請求項４】
エキサイタクロック信号を表すパルスが可変モジュラス割算器を用いて発生される請求項１の方法。
【請求項５】
カウントをリセットするステップをさらに含む請求項１の方法。
【請求項６】
放送システムにおいてエキサイタクロックをモデムフレームクロックと同期させる装置であって、
音声信号とデータ信号のモデムフレームの開始を表し、タイミングがモデムフレームクロックにより制御される複数のモデムフレームパルスを受信する入力と、
エキサイタクロック信号を発生させる電圧制御発振器と、
エキサイタクロック信号を表すパルスをカウントして各入来モデムフレームパルスのタイミングエラーを表すカウントを発生させるカウンタと、
前記カウントに応答してエキサイタクロック信号を制御するループフィルタとより成る同期装置。
【請求項７】
モデムフレームパルスに応答して前記カウントをラッチするラッチをさらに含む請求項６の装置。
【請求項８】
カウントの２の補数をとる回路をさらに含む請求項６の装置。
【請求項９】
エキサイタクロック信号を表すパルスを発生させる可変モジュラス割算器をさらに含む請求項６の装置。
【請求項１０】
カウントをリセットする入力をさらに含む請求項６の装置。
【請求項１１】
放送システムにおいてエキサイタクロックをモデムフレームクロックと同期させる装置であって、
音声信号とデータ信号のモデムフレームの開始を表し、タイミングがモデムフレームクロックにより制御される複数のモデムフレームパルスを受信する手段と、
エキサイタクロック信号を発生させる手段と、
エキサイタクロック信号を表すパルスをカウントして各入来モデムフレームパルスのタイミングエラーを表すカウントを発生させる手段と、
前記カウントに応答してエキサイタクロック信号を制御する手段とより成る同期装置。
【請求項１２】
モデムフレームパルスに応答して前記カウントをラッチする手段をさらに含む請求項１１の装置。
【請求項１３】
カウントの２の補数をとる手段をさらに含む請求項１１の装置。
【請求項１４】
エキサイタクロック信号を表すパルスを発生させる手段をさらに含む請求項１１の装置。
【請求項１５】
カウントをリセットする手段をさらに含む請求項１１の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はラジオ放送システムに係り、さらに詳細には、スタジオと送信機のクロックを同期させる方法及び装置に係る。
【背景技術】
【０００２】
アイビキュイティ・デジタル・コーポレイションの「ＨＤラジオ（登録商標）」システムは、現行のアナログ振幅変調（ＡＭ）及び周波数変調（ＦＭ）ラジオから完全デジタル方式のインバンド・オンチャンネル（ＩＢＯＣ）システムへのスムースな移行を可能にするよう設計されている。このシステムは、既存の中波（ＭＦ）及びＶＨＦラジオバンドの地上送信機からモバイル、ポータブル及び固定受信機へデジタル音声及びデータサービスを提供する。放送業者は高品質で高ロバスト性の新しいデジタル信号と同時にアナログＡＭ及びＦＭ信号を引き続き送信することにより、彼ら自身及び聴取者が現在の周波数割当を維持しながらアナログラジオからデジタルラジオへ転換するのを可能にする。
【０００３】
放送システムアーキテクチャーの２つの重要なコンポーネントはエクスポータとエキサイタである。エクスポータは通常、ラジオ局のスタジオにあり、エキサイタは送信サイトにあるが、それらが送信サイトに共在するのを妨げるものは何もない。エクスポータとエキサイタの間のインターフェイスは単方向性であり（通常はデジタルスタジオ送信機リンク（ＳＴＬ）を介する）エキサイタリンクとしてイーサネットを用いるのが一般的である。
【０００４】
デジタル音声及びデータ信号は、主要プログラムサービス（ＭＰＳ）及び局情報サービス（ＳＩＳ）を含む複数のサービスを含むことができる。エクスポータはＭＰＳ及びＳＩＳに必要なソフトウェア及びハードウェアを含み、音声インターフェイスを介してアナログ及びデジタル音声を受け、音声を圧縮して、圧縮済み音声を単方向性エキサイタリンクによりエキサイタへ出力する。
【０００５】
ＨＤコーデック（ＨＤＣ）はスタジオのエクスポータに配置可能である。エクスポータはＳＴＬパスのために、ＨＤＣ符号化音声と全てのデータサービスの両方を含む信号を出力する。アナログ音声信号はエクスポータにおいてダイバーシティ遅延の間遅延され、４４．１ｋＨｚで出力される。その後、既存のＳＴＬ上を送信されるか、３２ｋＨｚで再びサンプリングされ、３００ｋＨｚのＳＴＬ割当内に適合可能なＨＤＣ信号流と共に多重化ＳＴＬ上を送信される。ＲＦ変調部分は送信機サイトにある。これによる帯域幅効率の良いビット流が可能になる。
【０００６】
エキサイタは、エキサイタエンジン（エクスジン）サブシステムと、ＨＤラジオ（登録商標）波形の生成に必要なハードウェアとを含む。エクスポータとエクスジンの間の全てのインターフェイス動作は単方向性エキサイタリンク上で起こる。そのリンクを介して送信されるエキサイタリンクメッセージは、エクスポータとエクスジンの間で必要とされる適当なコマンド及び制御だけでなくエクスジンにより変調される論理チャンネルデータを含む。
【０００７】
符号化された音声及びデータは単一のトランスポート流上で組み合わされるが、音声の符号化とデータの操作がスタジオで行われる。エキサイタリンク上を通過するものは全てメッセージに基づくものである。各メッセージはヘッダーと本体を有する。ヘッダーは少なくとも識別子、本体、シーケンス番号及び巡回冗長性チェックを含む。メッセージの本体は特定のフォーマットを有する。単方向性エキサイタリンクでは、本体は常にコマンドメッセージであるが、その理由は応答を運ぶバックチャンネルが存在しないからである。
【０００８】
エクスジンシステムの要素の１つにインポータがある。インポータをソフトウェアで実現されるが、例えば第三者データ、プログラム関連データ（ＰＡＤ）または補充チャンネルを含む全てのデータを取り扱う。インポータは、そのデータに加えてデジタルＩＢＯＣ信号からの符号化されたＨＤＣ情報を多重化し、その情報を１つのビット流としてエキサイタへ供給する。
【０００９】
ある特定のＨＤラジオ（登録商標）システムにおいて、ＨＤＣ ＦＭシステムは２０ｋＨｚの応答が可能であるが、ＨＤＣ ＡＭシステムは１５ｋＨｚの応答を行う。ＨＤＣ ＦＭの２０ｋＨｚの音声応答では、ＳＴＬシステムは上部スペクトルを通過させるために４４．１ｋＨｚまたはそれより高いサンプリングレートを用いる必要がある。ＨＤＣシステムは４４．１ｋＨｚのマスタークロックを必要とするため、４４．１ｋＨｚで動作するデジタルＳＴＬシステムの使用にはサンプルレートコンバータ（ＳＲＣ）を不要にするという理由で微妙な利点が存在する。しかしながら、３２ｋＨｚまたは４８ｋＨｚのサンプリングレートを用いるＳＴＬシステムも使用可能である。
【００１０】
ＨＤＣシステムは、マスタークロックを用いて全てを４４．１ｋＨｚのサンプリングレートに同期させる。処理には２つの構成を用いることができるが、それは２つの別個の意味と（ＨＤＣで１個、従来型送信で１個）かまたは両方のチャンネルに専用の処理済音声を与える単一のデュアル出力組み合わせプロセッサである。
【００１１】
最初にエクスポータとエクスジンの間の時間同期に対するクロックエラーの影響を考察する。これらの装置のクロックに差が１ｐｐｍのエラーがある場合、１００万個のクロック毎に１つの１クロックがスリップする。別の言い方は時間エラーが全経過時間の１００万分の１ということである。例えば、１ｐｐｍのエラーは１時間で３．６ミリ秒または１日で８６．４ミリ秒ドリフトするが、これは１時間または１日につきそれぞれ４４ｋＨｚの音声クロックで１５９個のクロック、３８１０個のクロックと等価である。単一のクロックサンプルにつき４４．１ｋＨｚのクロックサンプル公差が必要とされる場合、クロックは１ｐｐｍのクロックエラーではただ２２．７秒後に仕様からドリフトする。かくして、ある種の同期を別に行う必要があることが明らかである。
【００１２】
ＤＰＳにロックした１０ＭＨｚのクロックをスタジオのエクスポータと送信機サイトのエクスジンの両方に用いて、それらがＳＴＬリンクに介して接続されている時２つの場所間で同期を維持することができる。しかしながら、場合によってはＲＦノイズが大きいため送信機サイトにおけるＧＰＳ信号の受信が困難なことがある。
【００１３】
送信機サイトで同期クロックを発生させる別の方法が求められている。
【発明の概要】
【００１４】
本発明は、放送システムにおいてエキサイタクロックをモデムフレームクロックと同期させる方法を提供する。この方法は、音声信号とデータ信号のモデムフレームの開始を表し、タイミングがモデムフレームクロックにより制御される複数のモデムフレームパルスを受信し、エキサイタクロック信号を発生させ、エキサイタクロック信号を表すパルスをカウントして各入来モデムフレームパルスのタイミングエラーを表すカウントを発生させ、前記カウントに応答してエキサイタクロック信号を制御するステップより成る。この方法を実施する装置も提供される。
【００１５】
本発明は、別の局面において、放送システムにおいてエキサイタクロックをモデムフレームクロックと同期させる装置を提供する。この装置は、音声信号とデータ信号のモデムフレームの開始を表し、タイミングがモデムフレームクロックにより制御される複数のモデムフレームパルスを受信する入力と、エキサイタクロック信号を発生させる電圧制御発振器と、エキサイタクロック信号を表すパルスをカウントして各入来モデムフレームパルスのタイミングエラーを表すカウントを発生させるカウンタと、前記カウントに応答してエキサイタクロック信号を制御するループフィルタとより成る。
【発明を実施するための最良の形態】
【００１６】
添付図面を参照して、図１は本発明に従って構成されたスタジオサイト１０、送信機サイト１２及びスタジオ−送信機間リンク（ＳＴＬ）１４の関連コンポーネントを示す機能的ブロック図である。スタジオはとりわけ、インポータ１８、エクスポータ２０、シンクロナイザ２２を含むアンサンブル・オペレーションズ・センター（ＥＯＣ）１６を含む。インポータとエクスポータはエクスポータデータリンク２４により接続されている。シンクロナイザ２２はアンテナ２５に接続されたＧＰＳ受信機を含む。エクスポータとシンクロナイザは、矢印２６、２８、３０、３２で示すように、デジタル主要プログラムサービス（ＭＰＳ）音声、アナログ主要プログラムサービス（ＭＰＳ）音声、遅延アナログ主要プログラムサービス（ＭＰＳ）音声、バイパス制御を含む複数の信号を交換する。ＥＯＣは、ライン３６上の二次的音声データサービス、ライン３８上の二次的音声サービス音声、ライン４０上の主要プログラムサービスデータ及びライン４２上の主要プログラムサービス音声を含む複数の音声及びデータ信号をスタジオ音声装置３４から受信する。データサービスプロバイダ４４はライン４６上にサービスデータを供給する。スタジオ送信機リンク（ＳＴＬ）の送信機４８は、ライン５０上で遅延アナログ音声ＭＰＳ音声を、またライン５２上でエキサイタリンクデータを受信する。
【００１７】
ＥＯＣは種々の信号をモデムフレームにフォーマッティングし、ＳＴＬ送信機はフレーミングを施されたデータの形のモデムフレームをＳＴＬリンク１４を介して送信機サイト１２へ送信する。モデムフレームはエキサイタでの同期のために一連のパルスを提供する。信号のタイミングを制御するためにモデムフレームクロックが使用される。送信機サイトはＳＴＬ受信機５４、エクスジンサブシステム５８及びアナログエキサイタ６０を含むエキサイタ５６含む。送信機サイトは音声及びデータ信号を受信し、高出力増幅器６２及びアンテナ６４によりそれらを処理して放送する。エキサイタリンクデータは矢印６６で示すようにエクスジンへ供給される。遅延アナログＭＰＳ音声は矢印６８で示すようにアナログエキサイタへ送られる。エキサイタは１０ＭＨｚのクロックとアップコンバータを有する。
【００１８】
図２は、本発明に従って構成されたスタジオサイト１１０、送信機サイト１１２及びスタジオ−送信機間リンク（ＳＴＬ）１１４の関連コンポーネントを示す機能的ブロック図である。スタジオはとりわけ、インポータ１１８、エクスポータ１２０、シンクロナイザ１２２を含むＥＯＣ１１６を有する。インポータとエクスポータはエクスポータデータリンク１２４により接続されている。シンクロナイザ１２２はアンテナ１２５に接続されたＧＰＳ受信機を含む。エクスポータとシンクロナイザは、矢印１２６、１２８、１３０で示すように、デジタル主要プログラムサービス（ＭＰＳ）音声、アナログ主要プログラムサービス（ＭＰＳ）音声及びバイパス制御を含む複数の信号を交換する。ＥＯＣは、ライン１２４上の二次的音声データサービス、ライン１３６上の二次的音声サービス音声、ライン１３８上の主要プログラムサービスデータ及びライン１４０上の主要プログラムサービス音声を含む複数の音声及びデータ信号をスタジオ音声装置１３２から受信する。データサービスプロバイダ１４２はライン１４４上にサービスデータを供給する。スタジオ送信機リンク（ＳＴＬ）送信機１４６は、ライン１４８上のエキサイタリンクデータ上で送信される信号を受信する。
【００１９】
ＥＯＣは種々の信号をモデムフレームにフォーマッティングし、ＳＴＬ送信機は一連のパルスより成るモデムフレームをＳＴＬリンク１１４を介して送信機サイト１１２へ送る。信号のタイミングを制御するためにモデムフレームクロックが使用される。送信機サイトは、ＳＴＬ受信機１５０と、エクスジンサブシステム１５４を含むエキサイタ１５２とを有する。送信機サイトは音声及びデータ信号を受信し、高出力増幅器１５６及びアンテナ１５８によりそれらを処理して放送する。エキサイタリンクデータは矢印１６０で示すようにエクスジシンへ送られる。エキサイタは１０ＭＨｚクロックとアップコンバータを有する。
【００２０】
同期の問題に対する１つの解決法はＳＴＬを介する時間同期信号の周期的送信に頼ることである。ここでは、ＳＴＬのクロック作用は送信機における１０ＭＨｚクロックに対して非同期的であるため、ＳＴＬクロックがエクスジンの基準クロックとして使用される可能性はほとんどないと考えられる。しかしながら、モデムフレームレートとほぼ同時的である周期的時間同期パルスをエクスジンクロックの同期に使用することが可能である。時間同期信号は、十分に長い時間スパンにわたってエクスポータ基準クロックに周波数ロックすることができるが、ＳＴＬクロックが非同期であること、またソフトウェアのタイミングにより、例えば１ミリ秒のピーク間時間ジッターを有する。また、このジッターノイズは相関性がないことはないらしく（白色）、長い周期性またはうなり周波数を有することを考慮することが重要である。１０ＭＨｚクロックを再生するためにエクスジンにおいてある種の位相ロックループ（ＰＬＬ）を使用する場合、位相ノイズ及び周波数エラーは信号送信が可能化されるならばこれらのステップエラーの間に仕様内に維持する必要がある。このＰＬＬの周波数公差、ＰＬＬ安定性、捕捉レンジ及び時定数は設計パラメータを設定する。モデムフレームクロックを異常に高い周波数逓倍（ほぼ１５００万倍）により１０ＭＨｚにすると、ＳＴＬからの入力のジッターがあるため、非常に長い時定数の普通でない設計となる。
【００２１】
考慮すべき別のファクターとして同期情報の精度または時間ジッターがある。統計的平均は（バイアスのない最適推定値を得るための分析にガウス非相関分布を想定すると）ジッターにより毀損されたノイズの多いサンプルからパラメータ（即ち、モデムフレーム時間周期）を推定する手段を提供する。推定平均の統計的分散量はサンプル数で割算した各サンプルの分散量に等しい。あるいは等価的に、標準偏差は平均のサンプル数の平方根により減少される。ＰＬＬ法を用いてある種の重付け平均を行うことが可能である。
【００２２】
図３は図１及び２のエキサイタの一部を示す機能図である。エクスジンサブシステム１８０はライン１８２上に周波数が約０．６７３Ｈｚのクロック信号を発生させる。このクロック信号はモデムフレームタイミングから導出される。クロック信号は、エクスポータからＳＴＬリンクを介して同期メッセージとして与えられ、その後、復号されると同期メッセージが約０．６３７Ｈｚで周期的に到達する時パルスを発生させる。この信号は１０ＭＨｚクロック発生器１８４の入力として作用する。１０ＭＨｚクロック発生器はライン１８６上に１０ＭＨｚクロック信号を発生させ、この信号はデジタルアップコンバータ１８８の制御に使用される。デジタルアップコンバータは矢印１９０で示すようにエクスジンサブシステムから波形データを受け、ライン１９２上にＨＤラジオ（登録商標）信号を発生させる。
【００２３】
図４は図３の１０ＭＨｚクロックのブロック図である。０．６７３Ｈｚクロック信号はライン１８２上において例えば現場でプログラム可能なゲートアレイ（ＦＰＧＡ）１９４へ入力される。ＦＰＧＡはクロック信号を処理してライン１９６上にデジタル制御信号を発生させる。デジタル−アナログコンバータ１９８はライン２００上にアナログ電圧信号を発生させる。電圧制御発振器（ＶＣＸＯ）２０２はアナログ制御電圧に応答してライン１８６上に１０ＭＨｚ信号を発生させる。この１０ＭＨｚクロック信号は矢印２０４で示すようにＦＰＧＡへフィードバックされる。
【００２４】
本発明は、エクスジンの１０ＭＨＺクロックをエクスポータからのモデムフレームクロックと同期させる方法を提供する。図５は、本発明に従って構成された位相ロックループ（ＰＬＬ）回路の概略図である。図５の回路において、周期が約１．４８６秒（逆数が０．６３７Ｈｚ）のモデムフレームパルスはライン２１０を介してラッチ回路２１２へ入力される。モデムフレームパルスはモデムフレームの開始を指示する。ライン２１４上の初期同期信号はゲート２１６によりモデムフレームパルスとの間で論理ＡＮＤ処理されて、ライン２２０上にモジュロ２16カウンタ２１８のリセット信号を発生させる。この初期同期の捕捉を開始するために種々の方法を用いることができる。１つのプロトタイプは押しボタンにより初期同期の捕捉を開始させることである。全ての送信パラメータがグラフィカル・ユーザー・インターフェイス（ＧＵＩ）により制御されるコンピュータコントローラによるかまたは製造者が便利だと見なす方法により、市販のハードウェアを使用してこれを開始させることができる。カウンタ２１８からのカウントはラッチ２１２に記憶される。このカウントはモデムフレームパルスの先端に応答してラッチされる。
【００２５】
ブロック２２２で示すように、ラッチされたカウントの負の２の補数をとることによりエラー信号を発生させ、ループフィルタ２２４へ送る。２の補数はカウンタ／位相検知器における正と負の両方のタイミングカウントエラー（０カウントエラーに対して）を表す便利な方法である。このカウント（２の補数）はエクスジンの入力パルスと再生されたモデムフレームクロックの間の相対的位相差またはタイミングエラーの測定値を与える。ＰＬＬはこのカウントを０に減少させるように作用する。このカウントの分解能は４４．１ｋＨｚのクロックサンプル、即ち２３マイクロ秒である。従来の位相ロックループでは、バイナリラッチ型回路により、入力と分割したダウンフィードバック信号のパルス時間差に等しいエラーパルス幅を各インパルスにつき発生させる。このパルス幅は通常、ループフィルタで処理する。その代わりに、本発明はカウンタ（アナログパルス幅でなくて）により入来する各モデムフレームパルスのタイミングエラーを指示させる。この方法では、カウントをリセットすることによりＰＬＬがその目標位相（時間）エラー内に確実におさまり、他の方法では数日かかるかもしれない収斂をより迅速に（依然として数時間かかるが）行うことができる。このカウンタリセットにより従来のアナログパルス幅による方法では不可能であった初期捕捉を行うことができる。捕捉には依然としてかなりの時間がかかる（数日でなくて数時間）が、他法によると極端に長い時間を要することがこのカウンタ位相検知器を用いる動機である。
【００２６】
ループフィルタは、加算点２２６、２２８、２３０、リミター２３２、２３４、増幅器２３６、２３８及びフィードバック要素２４０、２４２を有する。フィードバック要素は単一サンプル遅延要素である。ループフィルタの出力はブロック２４４において示すように制限を施され、リミターのデジタル出力はデジタル−アナログコンバータ２４８によりライン２４６上のアナログ制御電圧へ変換される。電圧制御発振器２５０はこの制御電圧に応答してライン２５２上に１０ＭＨｚクロック信号を発生させる。
【００２７】
可変モジュラス割算器２５４を用いて１０ＭＨｚクロックから４４．１ｋＨｚクロックを発生させる。可変モジュラス割算器２５４はカウンタ２５６、２５８及び検知器２６０を有し、ライン２６２上に４４．１ｋＨｚクロック信号を発生させる。この４４．１ｋＨｚ周波数は、音声サンプルレートに用いられ且つモデムフレームレートの正確な倍数であるため便利である。可変モジュラス割算器は事実上１０ＭＨｚクロック周波数を４４１／１０００００の係数により逓倍する。４４．１ｋＨｚクロックは１６ビットカウンタへ入力されるが、このカウンタは４４１００／６５５３６のモデムフレームレートまたは約０．６７３Ｈｚでサイクル動作して約１．４８６秒のモデムフレーム周期を発生させる。
【００２８】
カウンタ２１８は分解能が１６ビットである。これらの１６ビットは仮想モデムフレームカウンタと入力基準モデムフレームタイミングの間の相対的な位相差を表す。このカウントは入力モデムフレームクロックの先端でラッチされる。このカウント（２の補数）はエクスジンの入力パルスと再生されたモデムフレームクロックの間の相対的位相またはタイミングエラーの測定値を与える。この位相エラーはその後ループフィルタ及びＤＡＣにより処理されてＶＣＸＯの瞬時周波数を制御する。ループフィルタはＰＬＬの全体性能を制御する。
【００２９】
ＶＣＸＯの仕様は公称周波数が１０ＭＨｚ±０．５ｐｐｍである。制御電圧レンジはＶＣＸＯ周波数が１０ＭＨｚ±１．０ｐｐｍに到達できるようなものでなければならない。さらに、ＶＣＸＯ周波数の最大レンジは全ての条件下で１０ＭＨｚ±１．５ｐｐｍに制限されなければならない。この制限により周波数はそのシステムの最悪の状態の公差±２ｐｐｍを超えないようにされる。
【００３０】
適当な性能を得るためには８ＭＳＢ（例えば、８ビットＤＡＣ）が必要とされるが、１６ビットＤＡＣを想定する。ＤＡＣのフルレンジは±２15に制限されるが、これにより、ＶＣＸＯを少なくとも１０ＭＨｚ±１．０ｐｐｍのレンジ（しかしながら±１．５ｐｐｍを超えない）に制御してシステムの仕様に確実に合致するようにする必要がある。数値のオーバーフローまたはアンダーフローを防止するためにデジタル信号パスの種々のポイントに制限機能を適用する。
【００３１】
図５のＰＬＬはライン２５２上に１０ＭＨｚクロック出力を発生させ、関連の周波数分割器を用いてほぼ１．４８６秒の仮想モデムフレーム周期を発生させる。ＰＬＬは仮想モデムフレーム周期を入来モデムフレームパルスに位相ロックして、エクスジンの１０ＭＨｚクロックがエクスポータの入来モデムフレーム周期にコヒーレントに関連するようにする。
【００３２】
上述した実施例の特徴は入力位相検知器にリセット付き入力カウンタを用いることである。公知の位相ロックループでは、バイナリラッチ型回路により入力と分割されたフィードバック信号のパルス時間差に等しいエラーパルス幅を各インパルスにつき発生させる。このパルス幅は通常、ループフィルタにおいて処理されるが、本発明ではリセット付きカウンタを用いてＰＬＬが確実にその目標位相（時間）エラー内におさまり、他の手段であれば数日かかるかもしれない収斂をより迅速に（依然として数時間かかるが）行う。
【００３３】
ＰＬＬの安定性、減衰係数及びその他の性能パラメータの分析はＰＬＬの理想的線形モデル近似により定常動作において最も都合よく行える。この線形モデルにより従来のサーボ制御理論分析法は動作時における安定性及び性能を制御する適当な設計パラメータ（特にループフィルタ）を決定することができる。図６に示すこのモデルは周波数をラジアン／秒の単位で、また信号の値をボルトで記述する。
【００３４】
図６は図５のＰＬＬの線形モデル２７０を示す。このモデルは、ライン２７４で示すように入力モデムフレームパルスを受ける位相検知器２７２を有する。ライン２７６上の位相検知器出力は利得がＫｄボルト／ラジアンである増幅器２７８により増幅される。ライン２８０上の増幅済み信号は利得がｂである積分器２８２により増幅・積分され、利得がａである増幅器２８４により増幅される。ライン２８６上の積分済み信号は加算点２９０においてライン２８８上の増幅済み信号に加算される。その結果ライン２９２上で得られる信号を用いて電圧制御発振器（位相積分器）２９４を制御することにより、位相検知器へフィードバックされるライン２９６上の出力信号を発生させる。図６に示すループフィルタリングはソフトウェアにより、そして、デジタル−アナログコンバータ（ＤＡＣ）により制御されるハードウェアの電圧制御水晶発振器（ＶＣＸＯ）により実現可能である。
【００３５】
ループフィルタ内の利得値ａ及びｂは従来のサーボ制御理論法を用い、完全分析で求めた導出値ａ及びｂでスタートすることにより求めることができる。その後、得られるＰＬＬの性能はこれらの想定値で特徴付けることができる。図６を参照して、位相検知器の利得Ｋｄは１６ビットのラッチカウンタに関連する値（電圧）を発生させる。従って、Ｋｄは下記のように計算される。
Ｋｄ＝２16／２・π＝１０４３０ボルト／ラジアン  
【００３６】
周波数分割器を含むＶＣＸＯは周期Ｐ＝１．４８６秒
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の方形波を発生する。ＤＡＣの値が２15（ボルト）変化すると周波数が１ｐｐｍシフトする。その後、ＶＣＸＯの利得Ｋoは下記のように計算される。
【００３７】
Ｋｏ＝１０-6・２・π・ｆo／２15＝１．２９・１０-10 ラジアン／秒-ボルト
または
Ｋｏ＝１０-6・２-15・２・π／Ｐ、ただしｆo＝１／Ｐ
２つの係数Ｋｄ及びＫｏは便宜的に１つのパラメータＫとして表わすことが可能である。
Ｋ＝Ｋｄ・Ｋｏ＝２・１０-6・ｆo＝１．３４５８・１０-6秒-1
【００３８】
ＰＬＬの線形モデルの閉ループ伝達関数Ｈ（ｓ）は性能及び安定性を評価するために使用可能である。図７ａ及び７ｂは従来のサーボループ理論（ラプラス変換など）の使用を容易にする最初の設計として役立つ従来のアナログループフィルタの設計を示す回路の概略図である。その後、これらの設計は等価設計バージョンに変換可能である。図７ａは入力３０２と出力３０４を有する回路３００である。抵抗Ｒ１は入力を増幅器３０６及び３０８に接続する。これらの増幅器の出力は加算点３１０で加算される。キャパシタＣは増幅器３０６のフィードバックを与える。抵抗Ｒ２は増幅器３０８のフィードバックを与える。
【００３９】
図７ｂは入力３２２と出力３２４を有する回路３２０である。入力は第１の増幅器３２６と加算点３２８とに接続されている。加算点３２８は第２の増幅器３３０に接続されている。これらの増幅器の出力は加算点３３２で加算される。インピーダンス３３４は加算点３２８へフィードバックを与える。
【００４０】
図７ａ及び７ｂに示す時定数は下記の通りである。
τ１＝Ｒ１・Ｃ＝Ｐ／ｂ  及び  τ２＝Ｒ２・Ｃ＝ａ・Ｐ／ｂ
【００４１】
伝達関数Ｈ（ｓ）はラプラス変換法を用いると最もよく記述される。
Ｈ（ｓ）＝Ｋ・Ｆ（ｓ）／（ｓ＋Ｋ・Ｆ（ｓ））
【００４２】
上式において、Ｆ（ｓ）は組み込んだループフィルタの伝達関数である。理想的な二次ループフィルタの伝達関数は下記の通りである。
Ｆ（ｓ）＝−（１／ｓ・Ｃ・Ｒ１＋Ｒ２／Ｒ１）
【００４３】
ループフィルタの従来の分析法はＰＬＬの重要な特性を時定数τ１及びτ２で記述する。これらの時定数は、積分器の特性及び理想的な二次ＰＬＬに用いられるＲＣ成分で実現されるループフィルタの利得成分に言及している。これらの時定数とそれらのデジタル等価値の間の関係は図７ａ及び７ｂに示される。
【００４４】
その結果得られるＰＬＬの伝達関数は下記のように書き換えることが可能である。
2008537656.tif 000004
【００４５】
さらに、この伝達関数はサーボ用語では下記のように記述可能である。
2008537656.tif 000005
【００４６】
上式において、ωｎは固有周波数、ζはＰＬＬの減衰係数であり、
2008537656.tif 000006
【００４７】
ＰＬＬの分析、設計及びシミュレーション性能は所望の値がａ＝５１２、ｂ＝０．０６３（ｂ＝１／１６）を示唆する。ＰＬＬの固有周波数は下記のように計算可能である。
2008537656.tif 000007
【００４８】
その結果得られる減衰係数は下記の通りである。
2008537656.tif 000008
【００４９】
この減衰係数は、安定性を考慮して位相マージンを増やすために典型的な値よりも高い値（より典型的には０．７と１．０の間）に設定される。付加的なマージンは利得ｂのパスに付加したフィルタの遅延を補償するために必要とされる。また、このマージンにより、安定性が確保され、ＶＣＯ利得Ｋｏが予想値よりもわずかに高い時オーバーシュートが最小限に抑えられる。線形モデルによる近似は上述したような幾つかのパラメータを導出するのに有用であるが、デジタルシミュレーション法により設計をさらに精度の高いものにすることは一般的に望ましい。
【００５０】
図８は本発明のデジタルシミュレーションモデル３５０を示す。このモデルの入力３５２は加算点３５４に接続されている。その加算点は無限インパルス応答（ＩＩＲ）フィルタの形のループフィルタ３５６に接続されており、このフィルタは増幅器３５８、３６０、加算点３６２、３６４、３６６、リミッタ３６８、３７０、インピーダンス３７２、３７４より成る。ループフィルタの出力はリミッタ３７６により制限される。その結果ライン３７８上で得られる制限された信号は加算点３８０でライン３８２上の周波数オフセット信号及びライン３８６上のデジタル位相積分器３８４からのフィードバック信号と結合され、ライン３８８上に１０ＭＨｚクロック信号を発生させる。クロック信号は増幅器３９０を介して加算点３５４へフィードバックされる。
【００５１】
ＰＬＬ設計の性能は、図８に示すデジタルシミュレーションモデルによりさらに評価可能である。線形モデルから導出される設計パラメータはデジタルモデルで使用される。ＶＣＸＯのような任意のアナログコンポーネントは、それらと等価のデジタルバージョン（例えば、ＶＣＸＯのデジタル位相積分器）に変換される。デジタルシミュレーションにより、簡略化された線形分析法に容易に転換されない非線形性及び詳細事項の影響を特徴付けることが可能である。
【００５２】
線形モデルからデジタルシミュレーションモデルへグレードアップする場合、ループフィルタ内の利得ｂのパスを修正する。単純利得＝ｂを直流利得がｂである１極ＩＩＲフィルタで置き換えた。これはノイズの多い位相エラーサンプルのピークを平滑化し制限するために行った。このフィルタがなければノイズの多いピークは通常、クリップされる。このクリッピングにより、制御電圧が捕捉時のような公称ゼロでない時バイアスエラーが生じる。このフィルタリングによりピーク値が減少し、捕捉時における任意のバイアスが抑制される。しかしながら、このフィルタリグは実際に、フラットな利得ｂに対するＩＩＲフィルタのさらなる遅延により位相マージンを減少させる。減衰係数はこの予期される影響を補償するために最初に通常値よりも高い値に設定された。
【００５３】
設計をシミュレーションし、幾つかの典型的な動作条件に関する結果を図９及び１０に示す。図９は、入力がステップエラーが１ミリ秒、ｒｍｓ位相ジッターが１ミリ秒で初期化された時の種々の信号の変化を示す。図１０は、初期のステップエラー及びｒｍｓ位相ノイズが共に１０ミリ秒に設定された時の同様な結果を示す。
【００５４】
入来モデムフレームパルスと再生されたＰＬＬパルスの間のタイミングエラーは、ループフィルタのＩＩＲ利得部分の出力を観察することにより評価可能である。このＩＩＲフィルタは、エラーサンプルがその減衰する指数インパルス応答で事実上平均化される場合に約５１２個のモデムフレーム周期、即ち約１２．７分の時定数を有する。フィルタの平均値は、利得ａ＝５１２により乗算された平均入力タイミングエラー（±２15フルスケール＝１周期）を表す。ＩＩＲフィルタは±２15の制限機能を有するため、出力は±２15／５１２＝±６４の入力エラー値で飽和するが、これは±２15のＩＩＲフィルタ出力、あるいは２．９ミリ秒と等価である。この値により、初期捕捉エラーが大きすぎて継続できず、システムを再同期するのが好ましいか否かを判定することができる。そうでなければ、この値は短期（１２．７分）の平均位相エラーを表す。入力位相エラージッター及びノイズが小さい（１ミリ秒未満）であれば、長い整定期間（ほぼ８時間）後の定常エラーは０．１ミリ秒ｒｍｓ未満に収斂するはずである。入力ジッターエラーが１０ミリ秒であれば、システム位相エラージッターは１ミリ秒ｒｍｓ未満のはずである。
【００５５】
上述したデジタル音声放送システムに用いるＰＬＬは、ＳＴＬリンクを介する入力パルス上の位相ジッターが比較的大きいだけでなく逓倍係数が約１５００万と極端に大きい（０．６７３Ｈｚから１０ＭＨｚ）ことにより普通ではない。入力周波数パルスはＳＴＬリンクからの周期的メッセージを復号することにより発生される。
【００５６】
周期的モデムフレームを運ぶＳＴＬリンクの出力は、受信する各モデムフレームの開始時に同期パルスに変換される。ＰＬＬ入力信号は周期メッセージより成り、入力パルスはモデムフレームの開始時を示す。出力位相ノイズは入力位相ノイズに周波数逓倍係数（１５００万）を乗算し、ループ伝達係数でフィルタリングしたものとして計算されるため、この位相ノイズは、ループ帯域幅が非常に低い出力位相ノイズを発生するために極端に小さい値にされている場合は例外として一般的に非常に大きい。事実、ループ帯域幅は位相エラーが図９及び１０に示すように収斂するのに数時間かかるほど小さいものである。これにより高安定性の発振器及び幾つかの特別な設計パラメータが必要とされる。
【００５７】
上述した（普通でない）条件（位相ノイズ、捕捉時間、逓倍係数）の下で必要な性能を得るためにＰＬＬパラメータが選択される。従来のサーボループ用語を用いて、ループの固有周波数はおおよそ１時間でなければならず、ループは約１．５の減衰係数でオーバーダンピングされるため、ＶＣＸＯボルト／周波数の利得エラーマージンを受け入れる安定性が確実に得られる。その結果得られる時定数（上述したｔ１及びｔ２）は固有周波数及び減衰係数の関数として最も近い都合の良い値に計算される。
【００５８】
本発明を幾つかの実施例に関連して説明したが、当業者には頭書の特許請求の範囲に記載された本発明の範囲から逸脱することなく図示説明した実施例に対する種々の変形例及び設計変更が可能であることが明らかであろう。
【図面の簡単な説明】
【００５９】
【図１】ＦＭラジオ局のスタジオ、送信機及びスタジオ−送信機間リンクを示すブロック図である。
【図２】ＡＭラジオ局のスタジオ、送信機及びスタジオ−送信機間リンクを示すブロック図である。
【図３】送信機サイトにおけるエキサイタの一部を示す機能図である。
【図４】本発明に従って構成された同期回路を示すブロック図である。
【図５】本発明に従って構成された回路の概略図である。
【図６】本発明の線形モデルを示す図である。
【図７ａ】モデルの時定数の説明に用いる図である。
【図７ｂ】モデルの時定数の説明に用いる図である。
【図８】本発明のデジタルシミュレーションモデルを示す図である。
【図９】１ミリ秒の初期オフセット及び１ミリ秒のｒｍｓ入力相ジッターに対するＰＬＬ応答を示すグラフである。
【図１０】１０ミリ秒の初期オフセット及び１０ミリ秒のｒｍｓ入力相ジッターに対するＰＬＬ応答を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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