(57)【要約】  シグマデルタ変調器のフィードバック経路でデジタル・アナログ変換器のための基準信号が生成されると、この基準信号は、例えば基準発生器が動的要素マッチングを実施する際に変調されたエラー信号を含むことができる。シグマデルタ変調器からのビットストリーム出力に応じて基準信号生成を制御することにより、基準信号とビットストリームとの相互変調の影響を減らすことができる。
2008501279.tif 000002
【特許請求の範囲】
【請求項１】
シグマデルタ変調器のための基準信号発生器を制御するシステムであって、
入力信号からビットストリームを供給するとともに、デジタル・アナログ変換器ＤＡＣを含むフィードバック経路を有するシグマデルタ変調器と、
ＤＡＣのための基準信号を供給するとともに、エラー信号パターンを含む基準信号を生成する基準信号発生器と、
前記ビットストリームを受けるとともに、当該ビットストリームに応じて前記エラー信号パターンを制御するための制御信号を生成する制御モジュールと、
を備えるシステム。
【請求項２】
前記基準信号発生器は動的要素マッチングを実施するように構成され、前記エラー信号パターンが前記動的要素マッチングによって生じる、請求項１に記載のシステム。
【請求項３】
前記動的要素マッチングが残余を生成し、前記エラー信号パターンが動的要素マッチング残余を含んでいる、請求項２に記載のシステム。
【請求項４】
前記基準信号発生器がチョッパ増幅器を備え、前記エラー信号パターンが前記チョッパ増幅器におけるチョッピングによって生じる、請求項１に記載のシステム。
【請求項５】
前記ビットストリームは第１の値および第２の値のシーケンスを含み、前記動的要素マッチングは複数の状態を想定することができ、前記制御信号は、前記第１および第２の値のそれぞれにおける別個の状態シーケンスを想定するようになっている、請求項２に記載のシステム。
【請求項６】
前記別個の状態シーケンスの少なくとも１つは周期的なパターンを含んでいる、請求項５に記載のシステム。
【請求項７】
前の状態とは異なる値を有する次の状態を前記状態シーケンスにおいて設定するための設定手段を更に備えている、請求項６に記載のシステム。
【請求項８】
前記状態シーケンスが第１および第２の状態を含み、シーケンスにおいて次の状態を設定するための前記設定手段は、シーケンス中の各状態を第１の状態と第２の状態との間で切り換えるための切り換え手段を含んでいる、請求項７に記載のシステム。
【請求項９】
前記設定手段がサイクリックカウンタを備えている、請求項７に記載のシステム。
【請求項１０】
前記設定手段が状態機械を備えている、請求項７に記載のシステム。
【請求項１１】
前記状態機械は前記ビットストリームにより選択的に有効化される、請求項１０に記載のシステム。
【請求項１２】
第１および第２の状態機械を備え、これらの各状態機械が前記ビットストリーム中の異なる値によって選択的に有効化される、請求項１０に記載のシステム。
【請求項１３】
前記切り換え手段がフリップフロップを備えている、請求項８に記載のシステム。
【請求項１４】
第１および第２のフリップフロップを備え、これらの各フリップフロップが前記ビットストリーム中の異なる値によって選択的に有効化される、請求項１３に記載のシステム。
【請求項１５】
前記シグマデルタ変調器は、プログラム可能なゲインを有するアナログシグマデルタ変調器を備え、前記制御モジュールが第１および第２のデジタルシグマデルタ変調器を備え、これらの各デジタルシグマデルタ変調器が前記ビットストリーム中の異なる値によって選択的に有効化される、請求項１に記載のシステム。
【請求項１６】
前記デジタル・アナログ変換器がシングルビットＤＡＣを備えている、請求項１に記載のシステム。
【請求項１７】
前記デジタル・アナログ変換器がマルチビットＤＡＣを備えている、請求項１に記載のシステム。
【請求項１８】
シグマデルタ変調器のための基準信号発生器においてエラー信号パターンを制御するための制御回路であって、前記シグマデルタ変調器からビットストリームを受けるとともに、当該ビットストリームに応じて前記エラー信号パターンを制御するための制御信号を生成するように構成されている、制御回路。
【請求項１９】
シグマデルタ変調器のための基準信号発生器においてエラー信号パターンを制御する方法であって、
前記シグマデルタ変調器からビットストリームを受けるステップと、
前記ビットストリームに応じて前記エラー信号パターンを制御するための制御信号を生成するステップと、
を含む方法。
【請求項２０】
前記エラー信号パターンは、前記基準信号発生器における動的要素マッチングから生じる、請求項１９に記載の方法。
【請求項２１】
制御信号を生成する前記ステップは、前記ビットストリーム中の値のそれぞれにおいて別個の一連の状態を順序付けることを含む、請求項１９に記載の方法。
【請求項２２】
前記ビットストリーム中の第１の値に応じて第１の状態機械を選択的に有効化するとともに、前記ビットストリーム中の第２の値に応じて第２の状態機械を選択的に有効化することを更に含む、請求項２１に記載の方法。
【請求項２３】
前記基準信号発生器がチョッパ増幅器を備え、前記ビットストリーム中の第１の値に応じて第１のフリップフロップから１つの出力を選択するとともに、前記ビットストリーム中の第２の値に応じて第２のフリップフロップから１つの出力を選択することを更に含み、前記第１および第２のフリップフロップはそれぞれ、前記ビットストリーム中の前記第１および第２の値に対応する値の第１および第２のシーケンスを供給する、請求項１９に記載の方法。
【請求項２４】
制御信号を生成する前記ステップは、前記ビットストリーム中の第１の値に応じて第１のデジタルシグマデルタ変調器を選択的に有効化するとともに、前記ビットストリーム中の第２の値に応じて第２のデジタルシグマデルタ変調器を選択的に有効化することを含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シグマデルタ変調器に関し、特に、これに限らないが、シグマデルタ変調器の精密なフロントエンドで使用するための動的要素マッチング技術に関する。
【背景技術】
【０００２】
精密なインタフェースエレクトロニクスにおいて、精度は一般にオンチップ部品のマッチング（整合）に依存している。マッチング（整合）させる必要がある部品は、通常、同じレイアウトを持つサイズの等しいユニット素子から形成されている。これらのユニット素子のマッチングを、良好なレイアウトをもって達成できる程度を超えて向上させるために、動的要素マッチングとして知られる技術を使用できる。ユニット素子を動的に置き換えるためにスイッチの組が効果的に使用される。増幅器オフセットを減らすために使用されるチョッピング技術は、ユニット素子が差動増幅器の２つの半回路である場合、動的要素マッチング技術と見なすことができる。動的要素マッチングは、一般的にユニット素子の数に等しい一連のステップで行なわれる。これらのステップ中、入力信号は一定のままであり、一方、全ての物理的なユニット素子は、回路中の他の全てのユニット素子に取って代わる。したがって、各ステップ毎に、回路は、素子のミスマッチに起因する特定のエラーを有するが、全てのステップの平均エラーはかなり小さい。回路の出力は、所望の出力と、残余、すなわち、フィルタで除去される必要がある動的要素マッチングからのエラー信号との重ね合わせと見なすことができる。
【０００３】
動的要素マッチングを使用するインタフェース回路は、例えば信号調整のため或いは高性能温度センサにおいて必要とされるような精密基準を生成するためにシグマデルタ変調器のフロントエンドで使用できる。シグマデルタ変調器は幅広く使用されており、それらの原理は十分に理解されている。
【０００４】
図１は、ループフィルタ１と、量子化器２と、基準信号４に基づいてデジタル−アナログ変換を行なうデジタル・アナログ変換器ＤＡＣ３を含むフィードバック経路とを備える従来のシグマデルタ変調器を示している。ＤＡＣ３の出力は、加算ノード５において入力信号から差し引かれる。シグマデルタ変調器は、入力信号に対してはローパスフィルタとしての機能を果たし、また、量子化ノイズに対しては高域フィルタとしての機能を果たす。シグマデルタ変調器のローパス性は、動的要素マッチング残余をフィルタ除去するために使用できる。
【０００５】
しかしながら、シグマデルタ変調器に対して供給される基準信号４中に動的要素マッチングエラー信号などの変調されたエラー信号が存在する場合には注意しなければならない。この変調されたエラー信号は、例えば基準（基準信号）自体の中にある動的要素マッチング信号によりもたらされ、あるいは、信号経路中の動的要素マッチングからのクロストークによりもたらされる場合がある。基準にはシグマデルタ変調器のビットストリームが効果的に掛け合わされるため、ビットストリームと変調されたエラー信号との間の相互変調が生じる場合がある。変調されたエラー信号のハーモニクス或いはその近傍においてビットストリームが周波数成分を有している場合には、これらの周波数成分がエラー信号の成分をＤＣへ戻し、そのため、エラー信号が適切にフィルタ除去されない。
【０００６】
シングルビットＤＡＣ３を含む図２に示される回路には問題が明らかにされている。シングルビットＤＡＣは、量子化器２から出力されるビットストリームｂｓとチョッパ増幅器６により生成される基準電圧Ｖｒｅｆとをその入力として有する乗算器３として表わされている。その結果、基準はチョッパ残余を含んでいる。チョッパ増幅器は、第１および第２の乗算器７ａ，７ｂとオペアンプ８とを備えている。オペアンプは、基準電圧入力に対してオフセット電圧Ｖｏｓを加える加算ノード９と共に示されており、加えられた電圧は、入力同士が接続されるときのオペアンプの出力における電圧を表わす。したがって、基準信号は振幅＋／−Ｖｏｓに伴って変動する。基準が周波数ｆＳＤ／２でチョッピングされる場合、制御信号Φｃｈｏｐは、全てのクロックサイクルで、−１と１との間を行ったり来たりする。チョッパ残余が同じパターン｛−１，１，−１，１，−１，１｝を含むビットストリームと掛け合わされると、結果としてＤＣエラーが生じる。
【０００７】
図３ａおよび図３ｂは、チョッパ残余を伴わない理想的な基準における（図３ａ）および１パーセントのオフセットをもってｆＳＤ／２においてチョッパ残余を伴う基準における（図３ｂ）ＤＣ入力レベルに応じた二次シグマデルタ変調器の量子化ノイズを示している。後者の場合、相互変調に起因して量子化ノイズが十分に高い。
【０００８】
動的要素マッチングのケースでは、従来技術において、相互変調問題に対する幾つかの解決策が提案されてきた。最も簡単な解決策は、シグマデルタ変調器のクロック周波数ｆＳＤと同じ或いはそれよりも高い周波数で動的要素マッチング回路をクロックし、それにより、ほぼｆＳＤ／２に集中されるビットストリームのスペクトル成分と動的要素マッチング残余のスペクトル成分との周波数領域での重なりが存在しないようにすることである。しかしながら、この解決策は、ループフィルタ１が高速動的要素マッチング残余を扱うことができることを必要とする。一般的なスイッチキャパシタを実施する場合には、これにより、大きな帯域幅を有するオペアンプが必要になり、その結果、電力消費量が増大する。
【０００９】
第２の解決策は、ｆＳＤよりも十分に低い周波数で動的要素マッチング回路をクロックすることである。これにより、ビットストリームにおける量子化ノイズがｆＳＤ／２へとシェーピングされるため、相互変調の影響が減少する。基本的に、それにより、動的要素マッチング残余は、シグマデルタ変調器のベースバンド内あるいはその近傍に配置されるため、サンプリングレートを減少するためにシグマデルタ変調器と共に使用されるデシメーションフィルタによりフィルタ除去される必要がある。この手法は、最初の解決策とは異なりシグマデルタ変調器に対する要件を増大させないが、重大な欠点は、動的要素マッチングエラー信号が完全にフィルタ除去されず、残差（残余エラー）が残ったままになるという点である。
【００１０】
最初の２つの欠点を有さない第３の解決策は、擬似ランダムクロックを使用して動的要素マッチングを制御することである。これは、動的要素マッチングエラー信号のエネルギを更に幅広い周波数帯域へと広げ、それにより、ビットストリーム中のスペクトルのピークと一致するピークがそのスペクトル中に存在しなくなる。ｆＳＤに近い周波数を使用して、ｆＳＤよりも十分に低い周波数に関連する残差を回避することができる。しかしながら、この解決策の欠点は、擬似ランダム信号を生成するための更なる回路が必要になることと相まって、信号バンドのノイズレベルが増大するという点である。
【００１１】
ミスマッチシェーピング技術は、動的要素マッチングがマルチビットＤＡＣの要素に対して適用される際にマルチビットシグマデルタ変調器において生じる相互変調の問題を軽減することで知られている。しかしながら、これらの技術の目的は、シングルビットＤＡＣにおけるオフセットおよびゲインエラーを減らすことではなく、マルチビットＤＡＣを線形化することである。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、前述した問題を扱うことを目的とする。
【課題を解決するための手段】
【００１３】
本発明によれば、シグマデルタ変調器のための基準信号発生器を制御するシステムであって、入力信号からビットストリームを供給するとともに、デジタル・アナログ変換器ＤＡＣを含むフィードバック経路を有するシグマデルタ変調器と、ＤＡＣのための基準信号を供給するとともに、エラー信号パターンを含む基準信号を生成する基準信号発生器と、前記ビットストリームを受けるとともに、当該ビットストリームに応じて前記エラー信号パターンを制御するための制御信号を生成する制御モジュールとを備えるシステムが提供される。
【００１４】
前記基準信号発生器が動的要素マッチングを実施するように構成されていても良く、前記エラー信号パターンが前記動的要素マッチングによって生じ、例えばエラー信号パターンが動的要素マッチング残余を含んでいても良い。
【００１５】
前記基準信号発生器がチョッパ増幅器を備えていても良く、前記エラー信号パターンが前記チョッパ増幅器におけるチョッピングによって生じても良い。
【００１６】
前記ビットストリームは第１の値および第２の値のシーケンスを含んでいても良く、前記動的要素マッチングは複数の状態を想定するように構成することができ、前記制御信号は、前記第１および第２の値のそれぞれにおける別個の状態シーケンスを想定するようになっている。
【００１７】
前記別個の状態シーケンスの少なくとも１つは周期的なパターンを含んでいても良い。
【００１８】
システムは、前の状態とは異なる値を有する次の状態を前記状態シーケンスにおいて設定するための設定手段を更に備えていても良い。
【００１９】
前記状態シーケンスは第１および第２の状態を含んでいても良く、シーケンスにおいて次の状態を設定するための前記設定手段は、シーケンス中の各状態を第１の状態と第２の状態との間で切り換えるための切り換え手段を備えていても良い。そのような切り換えは、フリップフロップ、例えばＤ型フリップフロップによって行なうことができる。
【００２０】
前記設定手段はサイクリックカウンタを備えていても良い。この場合、シーケンス中の各値は前の値とは異なる。前記設定手段は、より一般的には、前記ビットストリームにより選択的に有効化されても良い状態機械であっても良い。
【００２１】
システムは第１および第２の状態機械を備えていても良く、これらの各状態機械は前記ビットストリーム中の異なる値によって選択的に有効化される。そのため、ビットストリーム中の異なる各値毎に別個の状態シーケンスが生成される。
【００２２】
あるいは、前記シグマデルタ変調器は、プログラム可能なゲインを有するアナログシグマデルタ変調器を備えていても良く、その場合、前記制御モジュールが第１および第２のデジタルシグマデルタ変調器を備え、これらの各デジタルシグマデルタ変調器が前記ビットストリーム中の異なる値によって選択的に有効化される。
【００２３】
制御信号がビットストリーム中の各値に対応する別個のシーケンスを有するようにすることにより、エラー信号パターンがビットストリーム中の各値ごとに平均を出すように制御信号を設定できる。
【００２４】
前記デジタル・アナログ変換器は、シングルビットＤＡＣを備えていても良く、あるいは、マルチビットＤＡＣであっても良い。
【００２５】
本発明によれば、更に、シグマデルタ変調器のための基準信号発生器においてエラー信号パターンを制御するための制御回路であって、前記シグマデルタ変調器からビットストリームを受けるとともに、当該ビットストリームに応じて前記エラー信号パターンを制御するための制御信号を生成するように構成されている制御回路が提供される。
【００２６】
また、本発明においては、更に、シグマデルタ変調器のための基準信号発生器においてエラー信号パターンを制御する方法であって、前記シグマデルタ変調器からビットストリームを受けるステップと、前記ビットストリームに応じて前記エラー信号パターンを制御するための制御信号を生成するステップとを含む方法が提供される。
【００２７】
生成されるビットストリームによって制御されるべきエラー信号パターンを与えることにより、相互変調の悪影響を軽減でき、そのため、ＤＣエラーを減らすことができる。そのような制御を実施する例としては、動的要素マッチング回路の制御、チョッパ増幅器におけるチョッピングの制御、アナログシグマデルタ変調器のための基準信号を与えるデジタルシグマデルタ変調器の制御が挙げられる。
【発明を実施するための最良の形態】
【００２８】
ここで、添付図面を参照しながら、本発明の実施形態を一例として説明する。
【００２９】
図４は、シグマデルタ変調器のための基準信号のビットストリーム制御された生成を実施するための本発明に係るシステムを示している。シグマデルタ変換器は、シグマデルタ変換器１０と、基準信号生成回路２０と、基準信号の生成を制御するための制御信号ΦＣＴＲＬを供給する制御信号発生器３０とを備えている。制御信号発生器３０は、以下で詳細に説明するように、制御信号の生成においてシグマデルタ変調器によって生み出されるビットストリームｂｓを使用する。
【００３０】
図４は、ＤＣ値は正確であるが幾つかの変調されたエラー信号を含んでいるシグマデルタ変調器のための基準を生成する基準発生器がモジュールである本発明の最も一般的な実施を表わしていると見なすことができる。基準発生器は、例えば、チョッパ増幅器を備えていても良く、より一般的には動的要素マッチング回路を含んでいる。
【００３１】
はじめに説明したように、また、図２を再び参照すると、基準信号生成回路２０がチョッパ増幅器を備える場合、チョッパ残余が同じビットパターンを含むビットストリームと掛け合わされるときにＤＣエラーが生じ得る。本発明の背後にある原理は、チョッパ残余によってビットストリームの全ての「０」値に関しておよびビットストリームの全ての「１」値に関して平均が出されるようにすることである。ここで、この原理を実施するためのアルゴリズムについて詳細に説明する。最初に、チョッパ増幅器のケースに関して説明し、その後、チョッピングがサブセットと見なされ得る動的要素マッチングの更に一般的なケースに関して説明する。
【００３２】
チョッパ増幅器の制御において、現在のビットストリーム値が「０」の場合、制御信号Φｃｈｏｐは、ビットストリームが最後に「０」の値を有していたときに制御信号Φｃｈｏｐが有していた値の逆に設定される。現在のビットストリーム値が「１」の場合、制御信号Φｃｈｏｐは、ビットストリームが最後に「１」だったときに制御信号Φｃｈｏｐが有していた値の逆に設定される。
【００３３】
例えば
位置                  ０１２３４５６７８９…．．
ビットストリーム      ０１００１１０１１０１０１０１０１１１１１００００
Φｃｈｏｐ                      ００１０１０１１００１１００１１０１０１００１０１
【００３４】
そのため、位置「０」におけるビットストリームの最初の「０」値に関しては、前の値が存在せず、Φｃｈｏｐは初期値、例えば「０」に設定される。位置２におけるビットストリームの２番目の「０」値に関しては、ビットストリームの「０」値におけるΦｃｈｏｐの前の値が「０」（位置「０」において）であったため、位置２における値が「１」に設定される。位置３においては、位置２を見直すと、Φｃｈｏｐが再び逆の値、すなわち「０」に設定される。したがって、「０」ビットストリーム値におけるΦｃｈｏｐの次の値は１になる（位置６において）。プロセスは、全ての他の位置に関して、また同様に、ビットストリームの「１」値に関して続く。
【００３５】
このプロセスの結果は、ビットストリームの１に対応する下線が引かれた値が０１０１０１０１０…．パターンを示しており、これは０に対応する下線が引かれていない値に関しても同様であるということである。そのため、基準信号とビットストリームとの乗算に対して平均効果が与えられる。
【００３６】
図５ａおよび図５ｂは、このビットストリーム制御されたチョッピング技術を図２の変調器に適用しても量子化エラーの目立った増大が無いことを示している。また、図５ａは、理想的な基準におけるＤＣ入力レベルに応じた量子化エラーを示しており、一方、図５ｂは、本発明にしたがって１％の初期オフセットを伴ってビットストリーム制御されたチョッパ増幅器により生成される基準における量子化エラーを示している。
【００３７】
多相動的要素マッチングの一般的なケースでは、動的要素マッチング制御信号を生成するためのアルゴリズムにより、動的要素マッチング残余は、ビットストリームの０および１に関して平均を出す。したがって、ビットストリーム値が「０」または「１」である場合、制御信号は、ビットストリームが最後に「０」または「１」のそれぞれであったときにアクティブであった状態の次の状態へと進む。例えば４つの動的要素マッチング状態（０，１，２，３）が存在する場合、アルゴリズムにより以下の一連の状態（状態シーケンス）が得られる。
位置                  ０１２３４５６７８９…．．
ビットストリーム      ０１００１１０１１０１０１０１０１１１１１００００
状態                  ００１２１２３３００１１２２３３０１２３００１２３
【００３８】
そのため、位置「０」におけるビットストリームの最初の「０」値に関しては、前の値が存在せず、制御信号ΦＤＥＭは初期値、例えば状態０に設定される。位置２におけるビットストリームの２番目の「０」値に関しては、ビットストリームの「０」値におけるΦの前の状態が状態０（位置０において）であったため、位置２における値が「１」に設定される。位置３においては、位置２を見直すと、ΦＤＥＭが再び次の状態、すなわち状態２へと進む。したがって、「０」ビットストリーム値におけるΦＤＥＭの次の値は状態３になり（位置６において）、その後、次の「０」ビットストリーム値（位置９）において状態０に戻る。プロセスは、全ての他の位置に関して続く。
【００３９】
このプロセスの結果は、ビットストリームの１に対応する下線が引かれた値が周期的な０１２３０１２３…．パターンを示しており、これは０に対応する下線が引かれていない値に関しても同様であるということである。そのため、基準信号とビットストリームとの乗算に対して平均効果が与えられる。
【００４０】
図６は、ビットストリーム制御されたチョッピングを含むビットストリーム制御された動的要素マッチングアルゴリズムを実施する際の基本的なプロセスステップを示すフローチャートである。
【００４１】
プロセスは、ビットストリームの次のビットの選択（ステップｓ０）から始まる。アルゴリズムは、ビットが「１」であるか或いは「０」であるかどうかを決定する（ステップｓ１）。「１」である場合、アルゴリズムは、前の「１」ビットにおける制御信号状態の値を決定する（ステップｓ２）。その後、アルゴリズムは制御信号を次の状態へ移す（ステップｓ３）。チョッピングは２状態動的要素マッチングプロセスと見なすことができ、そのため、２つの状態が互いに逆になる。ビットストリームの「０」値においても同じプロセスが行なわれる。すなわち、アルゴリズムは、前の「０」ビットにおける制御信号状態の値を決定し（ステップｓ４）、制御信号を次の状態へ移す（ステップｓ５）。両方のケースにおいて、その後、プロセスは、次のビットの選択（ステップｓ０）に戻る。
【００４２】
当業者であれば分かるように、初期化プロセスは、最初にビットストリームで「１」または「０」に直面するときに状態を初期値に設定するために行なわれる。
【００４３】
前述した相互変調問題に対する解決策と比較して、ビットストリーム制御された動的要素マッチングは、動的要素マッチング回路が最大でもシグマデルタ変調器のクロック周波数と同じ程度の速さでクロックされ、そのため、ループフィルタの高速実施が不要になるという利点を有している。また、低周波動的要素マッチングの場合のように性能を制限する目立った残余は存在せず、また、擬似ランダム動的要素マッチングの場合のように量子化ノイズの目立った増大も存在しない。後述する詳細な実施から分かるように、殆どの場合、必要となる余分な回路はほんの僅かである。
【００４４】
ここで、本発明の実施について詳細に説明する。
【００４５】
図７は、動的要素マッチングを有する基準生成回路の一般的なケースにおけるビットストリーム制御された動的要素マッチングアルゴリズムの実施を示すブロック図である。図７を参照すると、シグマデルタ変調器１０は、加算ノード１１と、ループフィルタ１２と、コンパレータ１３と、シングルビットデジタル・アナログ変換器を表わす乗算器１４とを備えている。
【００４６】
変調器１０は加算ノード１１で入力信号Ｖｉｎを受ける。この場合、Ｖｉｎは−Ｖｒｅｆ〜Ｖｒｅｆの範囲内にある。加算ノード１１の出力はループフィルタ１２の入力に対して接続されており、ループフィルタ１２の出力はコンパレータ１３の入力に対して接続されている。コンパレータは、１ビットアナログ・デジタル変換器として構成されており、クロック信号ΦＳＤが供給される。コンパレータ１３の出力は、変調器出力であり、乗算器１４の入力にも接続されている。また、乗算器１４は基準生成回路２０から基準信号を受ける。
【００４７】
基準生成回路２０で多相動的要素マッチングが実施される本発明の１つの実施例において、制御信号発生器３０は、コンパレータ１３と同じクロック信号ΦＳＤが供給される第１および第２の動的要素マッチング制御状態機械３１，３２を備えている。発生器３０は、２入力マルチプレクサ３３と、第１および第２の論理バッファ３４，３５とを更に備えている。第１の論理バッファ３４は非反転バッファであり、第２の論理バッファ３５は反転バッファである。これらのバッファは、双極入力範囲を持つ変調器のビットストリームを論理回路へ供給できるようにするために使用されるとともに、｛−１，１｝から｛０，１｝へのマッピングを示すために使用される。すなわち、入力における−１は、出力において論理「０」に変換され、入力における１は、出力において論理「１」に変換される。
【００４８】
第１および第２の状態機械３１，３２の出力はマルチプレクサ３３に対して入力として供給される。マルチプレクサ３３の出力は基準生成回路２０のための制御信号を形成する。第１および第２の状態機械３１，３２は第１および第２のイネーブル入力３６，３７をそれぞれ有している。第１のイネーブル入力３６は、変調器１０の出力から引き出されて第１および第２の論理バッファ３４，３５を経由されるイネーブル信号を受ける。第２のイネーブル入力３７は、変調器１０の出力から引き出されて非反転バッファ３４のみを経由されるイネーブル信号を受ける。この信号もマルチプレクサ３３を制御するために使用される。
【００４９】
変調器出力が−１の場合、マルチプレクサ制御入力は「０」であり、第１の状態機械３１が有効化されるとともに、第２の状態機械３２が無効化され、それにより、動的要素マッチング回路を制御するために第１の状態機械の出力が使用される。変調器出力が１の場合には、マルチプレクサ制御入力は「１」であり、第１の状態機械３１が無効化されるとともに、第２の状態機械３２が有効化され、それにより、動的要素マッチング回路を制御するために第２の状態機械の出力が使用される。状態機械は、前述したビットストリーム制御された動的要素マッチングアルゴリズムを実施してビットストリームの０および１におけるそれぞれの値の組を生成するために使用される。
【００５０】
Ｖｉｎが０〜Ｖｒｅｆの範囲内にある単極入力範囲においては、ビットストリーム値が０の場合、変調器に対する基準入力が必要とされない。したがって、図８に示されるように、１つの状態機械３１だけを用いることによりビットストリーム制御された動的要素マッチングアルゴリズムを実施することができる。状態機械は、ビットストリーム値が１になる毎に有効化され、値が０になる毎に無効化される。
【００５１】
図９は、チョッパ増幅器により基準が生成される動的要素マッチングを実施するために必要な動的要素マッチング制御回路の特定のケースを示している。
【００５２】
図９は、シグマデルタ変調器１０と、チョッパ増幅器２０と、チョッパ増幅器２０におけるチョッピング制御するための制御信号を供給する制御信号発生器４０とを示している。チョッパ増幅器２０は、第１および第２の乗算器２１，２２と、オフセット電圧Ｖｏｓを加える加算器２３と、１ゲインバッファ増幅器２４とを備えている。チョッピング制御信号発生器４０は、第１および第２のＤ型フリップフロップ４１，４２と、マルチプレクサ４３と、第１および第２の論理バッファ４４，４５と、第１および第２の排他的ＯＲ（ＸＯＲ）ゲート４６，４７と、出力バッファ４８とを備えている。第１の論理バッファ４４は非反転バッファであり、一方、第２の論理バッファ４５は反転バッファである。
【００５３】
第１の非反転バッファ４４の出力はマルチプレクサ制御入力に接続されている。バッファ出力が「０」であると、マルチプレクサにおける「０」で印された入力が制御信号Φｃｈｏｐとして送られ、一方、バッファ出力が「１」であると、「１」で印された入力が制御信号として送られる。また、非反転バッファ４４の出力は、第１のＸＯＲゲート４６の入力および反転バッファ４５の入力のうちの一方にも接続されている。反転バッファ４５の出力は、第２のＸＯＲゲート４７の入力のうちの１つに接続されている。
【００５４】
第１および第２のＸＯＲゲート４６，４７の出力は、第１および第２のフリップフロップ４１，４２のそれぞれのＤ入力に対して接続され、また、第１および第２のフリップフロップ４１，４２の出力は、マルチプレクサ４３の「１」入力および「０」入力に対してそれぞれ接続されている。また、第１および第２のフリップフロップ４１，４２の出力は、第１および第２のＸＯＲゲート４６，４７の残りの入力に対してそれぞれ接続されている。
【００５５】
マルチプレクサ４３の出力は、チョッピング制御信号の｛０，１｝論理信号形式を｛−１，１｝形式へ変換するために出力バッファ４８を通る。
【００５６】
変調器はチョッパ増幅器２０から基準信号Ｖｒｅｆを受け、チョッパ増幅器２０はチョッピング制御信号Φｃｈｏｐにより制御される。
【００５７】
チョッピング制御信号Φｃｈｏｐはチョッピング制御信号発生器４０により生成される。ビットストリームの現在の値が「１」である場合には、第１のフリップフロップ４１が次のクロックサイクルで状態を変える。ビットストリームの現在の値が「０」である場合には、第２のフリップフロップ４２が次のクロックサイクルで状態を変える。
【００５８】
これは、前述したビットストリーム制御されたチョッピングアルゴリズムにしたがってチョッパ増幅器へ一連の値（値のシーケンス）を与える。
【００５９】
これを更に詳しく考慮すると、変調器出力が−１である場合、第１のバッファ４４はその出力で論理「０」を生成する。これはマルチプレクサ４３の「０」出力を選択し、したがって、第２のフリップフロップの出力が制御信号として供給される。同時に、反転バッファ４５の出力は１であるため、第２のＸＯＲゲート４７に対する入力のうちの１つは「１」である。その結果、標準的なＸＯＲ演算にしたがって、第２のＸＯＲゲート４７の出力、したがって第２のフリップフロップ４２へのＤ入力は、第２のフリップフロップ４２の最後の出力の逆となる。この出力は、次のクロックサイクルにおいて、フリップフロップのＱ出力で利用できるようになる。したがって、変調器の出力が再び論理「０」を表わす−１になると、この値は、マルチプレクサ４３および出力バッファ４８を介して制御信号Φｃｈｏｐとして送られる。ビットストリームが論理「１」であると、反転バッファ４５の出力は論理「０」であり、そのため、この場合、第２のＸＯＲゲート４７の出力は第２のフリップフロップ４２の出力での値を維持する。ビットストリームが論理「１」を含んでいるときの第１のフリップフロップ４１およびマルチプレクサ４３の動作は、前述したそれと全体的に類似している。
【００６０】
前述した一般的なケースと同様、単極入力範囲（０．．．Ｖｒｅｆ）を持つ変調器においては、ビットストリーム値が「０」の場合、基準が使用されない。したがって、図１０に示されるように、単一のフリップフロップ４９を用いてビットストリーム制御されたチョッピングを実施することができる。この場合、ＸＯＲゲート５０の入力における論理「０」は、フリップフロップ４９の出力をその前の値に維持する。これに対し、ＸＯＲゲートへの入力が論理「０」であると、制御信号として送られる次の値は前の値の逆となる。
【００６１】
主に動的要素マッチングを使用する基準発生器およびチョッパ増幅器でのチョッピングに関して本発明を説明してきた。しかしながら、図４に関連して述べたように、最も一般的な意味において、基準発生器は、正確なＤＣ基準値を生成するが、関連する変調されたエラー信号またはエラー信号パターンをそのパターンの生成方法とは無関係に伴うモジュールであると見なすことができる。これらのエラー信号は、シグマデルタ変調器によりフィルタ処理して除去する必要があり、ビットストリームとの干渉が許容されるべきではなく、そのため、ベースバンド内で終わる。動的要素マッチングを使用する基準発生器の特定のケースにおいて、これらのエラー信号は動的要素マッチング残余である。しかしながら、この発明に記載された技術を使用すれば、他の原因を伴うエラー信号がビットストリームと干渉することも防止できる。
【００６２】
この１つの例は、デジタルシグマデルタ変調器のビットストリームを用いた基準の変調である。図１１は、従来の変調方式を示しており、アナログシグマデルタ変調器６０を示している。この変調器のゲインは、デジタルシグマデルタ変調器６１を使用してプログラムすることができる。Ｖｒｅｆの一部αには、デジタル変調器６１のビットストリームｂｓ ｄｉｇが掛け合わされ、それにより、アナログシグマデルタ変調器６０に対して供給される基準は、デジタル変調器のビットストリームにより定められるパターンで、（１＋α）Ｖｒｅｆと（１−α）Ｖｒｅｆとの間で前後に切り換わる。このように、デジタル変調器の入力を変えることにより、アナログ変調器の基準の平均値、したがってアナログ変調器のゲインを調整することができる。
【００６３】
問題は、動的要素マッチング例と同様、相互変調が生じるということである。すなわち、アナログ変調器の基準はデジタル変調器の定形量子化ノイズを含んでおり、これがビットストリームｂｓと干渉してベースバンドへと戻る場合あり、それにより、ノイズフロアが増大してしまう。
【００６４】
我々の発明に係る解決策が図１２に示されている。この図１２は、状態機械の代わりにデジタル変調器６２，６３が使用されるとともに、一方のデジタル変調器がビットストリームｂｓの１に関して有効化され且つ他方のデジタル変調器がビットストリームｂｓの０に関して有効化される点を除き、構造および動作において図７と全体的に類似している。したがって、デジタルシグマデルタ変調器の量子化ノイズは、アナログ変調器のビットストリームの１および０に関して個別に平均化し、そのため、相互変調が生じない。
【００６５】
本開示内容を読めば、当業者にとって他の変形および変更は明らかである。そのような変形および変更は、ここで既に説明した特徴に代えて或いは当該特徴に加えて使用できるシグマデルタ変調器およびその構成要素の設計、製造、使用において既に知られている等価な他の特徴を伴っていても良い。例えば、本発明が高性能温度センサに用途を見出し得ることを言及してきたが、本発明は、シグマデルタ変調器のフロントエンドで動的要素マッチングまたは動的要素マッチングと同等の技術を用いる任意の形態のインタフェース回路において使用することができる。
【００６６】
シングルビットシグマデルタ変調器を使用して本発明を説明してきたが、本発明はマルチビットＤＡＣを有する変調器にも適用できる。その場合、本発明は、このＤＡＣの要素のミスマッチシェーピングと組み合わされても良い。このとき、ミスマッチシェーピングはＤＡＣを線形化し、一方、ビットストリーム制御された動的要素マッチングは、基準生成回路においてオフセットおよびゲインエラーを排除する。
【図面の簡単な説明】
【００６７】
【図１】従来技術のシグマデルタ変調器の基本的な構造を示している。
【図２】基準発生器としてチョッパ増幅器を含む従来のシグマデルタ変調器を示している。
【図３ａ】理想的な基準におけるＤＣ入力レベルに応じた二次シグマデルタ変調器の量子化エラーを示す図である。
【図３ｂ】ｆＳＤ／２でチョッピングされた１％のオフセットを伴う基準におけるＤＣ入力レベルに応じた二次シグマデルタ変調器の量子化エラーを示す図である。
【図４】本発明に係るビットストリーム制御された基準信号生成を実施するための回路のブロック図である。
【図５ａ】理想的な基準におけるＤＣ入力レベルに応じた二次シグマデルタ変調器の量子化エラーを示す図である。
【図５ｂ】ｆＳＤ／２でチョッピングされた１％のオフセットを伴うビットストリーム制御されたチョッパ増幅器を用いて本発明にしたがって生成される基準におけるＤＣ入力レベルに応じた二次シグマデルタ変調器の量子化エラーを示す図である。
【図６】本発明に係るビットストリーム制御された動的要素マッチングおよびビットストリーム制御されたチョッピングを含む、ビットストリーム制御された基準信号生成アルゴリズムを実施するための基本的なプロセスステップを示すフローチャートである。
【図７】２つの状態機械を使用する、本発明に係る動的要素マッチングの一般的なケースの制御の実施を示すブロック図である。
【図８】本発明に係る単一の状態機械を使用した単極入力範囲における基準生成回路での動的要素マッチングの制御の実施を示すブロック図である。
【図９】本発明に係るチョッパ増幅器における基準信号のビットストリーム制御された生成を示すブロック図である。
【図１０】単極入力範囲におけるチョッパ増幅器での基準信号の本発明に係るビットストリーム制御された生成を示すブロック図である。
【図１１】デジタルシグマデルタ変調器のビットストリームを用いた基準の変調を示すブロック図である。
【図１２】本発明に係るビットストリーム制御された変調を実施するように図１１の回路を適合させることができる方法を示すブロック図である。
【符号の説明】
【００６８】
１０  シグマデルタ変換器
１１  加算ノード
１２  ループフィルタ
１３  コンパレータ
１４  乗算器
２０  基準信号生成回路
３０  制御信号発生器
３１，３１  動的要素マッチング制御状態機械
３３  ２入力マルチプレクサ
３４，３５  第１および第２の論理バッファ
４０  チョッピング制御信号発生器
４１，４２  第１および第２のＤ型フリップフロップ
４３  マルチプレクサ
４４，４５  第１および第２の論理バッファ
６０  アナログシグマデルタ変調器
６１  デジタルシグマデルタ変調器
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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