(57)【要約】設計の重要要素である差動ドライバを使用する新規ドライバ回路を説明する。一般的に出力信号とその相補信号を提供するために、二つまたはそれ以上の出力をもつ従来の差動回路と異なり、差動ドライバの出力の一つは、信号線（２２ａ）上に出力信号を送るために接続されるが、差動ドライバ出力の他の一つは、例えば、コンデンサを介して、出力をパッケージグランドまたは電圧源に接続することにより、使用されずに終端される（２２ｂ）。ドライバ回路の機能は、従来のシングルエンドドライバ設計に対して、著しく改善される。
2008506311.tif 000002
【特許請求の範囲】
【請求項１】
差動信号を受信するための第一入力および第二入力と、
前記第一入力に接続された第一出力であって、出力ドライバの出力信号として第一成分信号を提供する第一出力と、
前記第二入力に接続された第二出力であって、前記差動信号の第二成分信号を受信し、前記第二成分信号を終端するように構成された第二出力と
を備える、ドライバ。
【請求項２】
前記第二出力が、インピーダンスを介してパッケージグランドに接続されるように構成されている、請求項１に記載のドライバ。
【請求項３】
前記インピーダンスが、前記第一出力の負荷インピーダンスと整合する、請求項２に記載のドライバ。
【請求項４】
前記インピーダンスが、誘導器を含む、請求項２に記載のドライバ。
【請求項５】
前記インピーダンスが、抵抗器を含む、請求項２に記載のドライバ。
【請求項６】
前記インピーダンスが、コンデンサを含む、請求項２に記載のドライバ。
【請求項７】
前記第二出力が、インピーダンスを介して電圧源に接続されるように構成される、請求項１に記載のドライバ。
【請求項８】
前記インピーダンスが、前記第一出力の負荷インピーダンスと整合する、請求項７に記載のドライバ。
【請求項９】
前記インピーダンスが、誘導器を含む、請求項７に記載のドライバ。
【請求項１０】
前記インピーダンスが、抵抗器を含む、請求項７に記載のドライバ。
【請求項１１】
前記インピーダンスが、コンデンサを含む、請求項７に記載のドライバ。
【請求項１２】
シングルエンド信号を受信するように接続され、シングルエンド信号を前記差動信号に変換するように構成された変換回路をさらに含む、請求項１に記載のドライバ。
【請求項１３】
前記変換回路は、
前記シングルエンド信号を受信し、反転入力信号を提供するように構成されたインバータ回路と、
前記シングルエンド信号を受信し、遅延入力信号を提供するよう構成されたＲＣ遅延回路であって、前記ＲＣ遅延回路のＲＣ特性が、前記インバータ回路の特性と概して整合する、遅延入力信号と
を備える、請求項１２に記載のドライバ。
【請求項１４】
前記変換回路は、
前記シングルエンド信号を受信し、反転入力信号を提供するよう構成されたインバータ回路と、
前記シングルエンド信号を受信し、遅延入力信号を提供するよう構成された伝達ゲードと、
を備える、請求項１２に記載のドライバ。
【請求項１５】
前記伝達ゲートに接続された静電放電保護回路をさらに含む、請求項１４に記載のドライバ。
【請求項１６】
前記静電放電保護回路が、５ボルトＩ／Ｏ許容の静電放電保護回路を含む、請求項１５に記載のドライバ。
【請求項１７】
前記第一入力が、第一インバータ回路を含む、請求項１２に記載のドライバ。
【請求項１８】
前記第二入力が、第二インバータ回路を含む、請求項１７に記載のドライバ。
【請求項１９】
シングルエンド信号を受信するように接続され、シングルエンド信号を第一差動信号に変換するように構成された変換回路と、
前記差動信号を発生させるように前記第一差動信号を処理するように接続された回路と
をさらに含む、請求項１に記載のドライバ。
【請求項２０】
前記第二出力が、コンデンサに接続され、前記コンデンサが、集積回路バッケージ内に位置する、請求項１に記載のドライバ。
【請求項２１】
前記ドライバおよび前記コンデンサが、同じダイに位置する、請求項２０に記載のドライバ。
【請求項２２】
論理機能を実行するための回路と、
前記回路に接続された複数のドライバと
を備えた集積回路であって、
前記複数のドライバのうちの少なくとも一つは、差動信号を提供するための第一出力および第二出力を含み、
前記第一出力は、前記差動信号の第一成分を提供するように、信号通信用に指定された前記集積回路のピンに接続され、
前記第二出力は、前記差動信号の第二成分を提供するように、信号通信用には指定されていない前記集積回路の一つ以上のピンに接続された、集積回路。
【請求項２３】
前記第二出力が、相互に接続される、請求項２２に記載の集積回路。
【請求項２４】
前記第二出力が、システムグランドに接続されるように指定された前記集積回路の一つ以上のピンに接続される、請求項２２に記載の集積回路。
【請求項２５】
前記第二出力が、前記集積回路のパッケージグランド面に接続される、請求項２４に記載の集積回路。
【請求項２６】
前記一つ以上のドライバのそれぞれが、前記回路から前記差動信号を受信するための第一入力および第二入力を含む、請求項２２に記載の集積回路。
【請求項２７】
前記一つ以上のドライバのそれぞれが、変換器であって、前記回路からシングルエンド信号を受信し、前記シングルエンド信号を前記差動信号に変換するように接続された変換回路を含む、請求項２２に記載の集積回路。
【請求項２８】
前記複数のドライバのうちの少なくとも一部のドライバが、同じチップ電圧および同じチップグランドにより作動する、請求項２２に記載の集積回路。
【請求項２９】
前記複数のドライバのうちの少なくとも一部のドライバが、異なるチップグランドおよび異なるチップ電圧により作動する、請求項２２に記載の集積回路。
【請求項３０】
前記複数のドライバのうちの少なくとも一部のドライバが、同じチップグランドにより作動するが、異なるチップ電圧に接続される、請求項２２に記載の集積回路。
【請求項３１】
前記複数のドライバのうちの少なくとも一部のドライバが、同じチップ電圧により作動するが、異なるチップグランドに接続される、請求項２２に記載の集積回路。
【請求項３２】
同じチップ電圧および同じチップグランドに接続されるデカップリングコンデンサをさらに含む、請求項２８に記載の集積回路。
【請求項３３】
第一チップグランドと第一チップ電圧に接続された第一デカップリングコンデンサと、
第二チップグランドと第二チップ電圧に接続された第二デカップリングコンデンサと
をさらに含む、請求項２９に記載の集積回路。
【請求項３４】
前記チップグランドと第一チップ電圧に接続された第一デカップリングコンデンサと、
前記チップグランドと第二チップ電圧に接続された第二デカップリングコンデンサと
をさらに含む、請求項３０に記載の集積回路。
【請求項３５】
前記チップ電圧と第一チップグランドに接続された第一デカップリングコンデンサと、
前記チップ電圧と第二チップグランドに接続された第二デカップリングコンデンサと
をさらに含む、請求項３１に記載の集積回路。
【請求項３６】
前記回路は、同じチップ電圧と同じチップグランドにより作動するように接続された、請求項２２に記載の集積回路。
【請求項３７】
前記回路は、異なるチップ電圧と異なるチップグランドにより作動するように接続された、請求項２２に記載の集積回路。
【請求項３８】
前記回路は、同じチップグランドであるが異なるチップ電圧により作動するように接続された、請求項２２に記載の集積回路。
【請求項３９】
前記回路は、同じチップ電圧であるが異なるチップグランドにより作動するように接続された、請求項２２に記載の集積回路。
【請求項４０】
チップ電圧とチップグランドに接続されたデカップリングコンデンサをさらに含み、前記チップ電圧と前記チップグランドは、前記回路を作動するように接続される、請求項２２に記載の集積回路。
【請求項４１】
前記デカップリングコンデンサが、前記回路および前記複数のドライバと同じダイに位置する、請求項４０に記載の集積回路。
【請求項４２】
前記回路および前記複数のドライバが一つのダイに位置し、前記デカップリングコンデンサが、前記ダイの外側に位置する、請求項４０に記載の集積回路。
【請求項４３】
前記複数の回路のうちの少なくとも一部の回路が、差動信号を処理するように構成された、請求項４０に記載の集積回路。
【請求項４４】
前記複数の回路のうちの少なくとも一部の回路が、一つ以上の差動標準セルを含み、前記一つ以上の作動標準セルのそれぞれが差動信号を処理するように構成された、請求項４３に記載の集積回路。
【請求項４５】
前記差動標準セルが、差動ＮＡＮＤゲートを含む、請求項４４に記載の集積回路。
【請求項４６】
前記差動標準セルが、差動ＮＯＲゲートを含む、請求項４４に記載の集積回路。
【請求項４７】
前記差動標準セルが、差動ＸＯＲゲートを含む、請求項４４に記載の集積回路。
【請求項４８】
前記差動標準セルが、差動ＸＮＯＲゲートを含む、請求項４４に記載の集積回路。
【請求項４９】
前記差動標準セルが、差動ＮＯＴゲートを含む、請求項４４に記載の集積回路。
【請求項５０】
前記差動標準セルが、差動ラッチを含む、請求項４４に記載の集積回路。
【請求項５１】
前記差動標準セルが、差動Ｄフリップフロップを含む、請求項４４に記載の集積回路。
【請求項５２】
前記差動標準セルが、差動比較器を含む、請求項４４に記載の集積回路。
【請求項５３】
前記複数の回路のうちの少なくとも一部の回路が、シングルエンド信号を処理するように構成された、請求項４０に記載の集積回路。
【請求項５４】
前記複数の回路のうちの少なくとも一部の回路が、差動信号を処理するように構成された、請求項５３に記載の集積回路。
【請求項５５】
論理機能を実行するように構成された電圧モード論理回路の一次相補的ペアを備える論理コアを備える集積回路であって、
前記論理回路の相補的ペアのそれぞれは、第一論理機能を実行するように構成された第一回路と、前記第一論理機能と相補的である第二論理機能を実行するように構成された第二回路とを含む、集積回路。
【請求項５６】
前記第一回路から信号を受信するように接続された第一入力と、前記第二回路から相補的信号を受信するように接続された第二入力とを含むドライバをさらに含む、請求項５５に記載の集積回路。
【請求項５７】
前記ドライバは、前記集積回路の複数の出力信号のうちの一つとして前記信号を提供するように構成された第一出力と、前記相補的信号を終端するように構成された第二出力とを含む、請求項５６に記載の集積回路。
【請求項５８】
前記第一出力に接続される第一ピンをさらに含む、請求項５７に記載の集積回路。
【請求項５９】
前記第二出力に接続されるコンデンサをさらに含む、請求項５８に記載の集積回路。
【請求項６０】
前記コンデンサに接続される第二ピンをさらに含み、前記第二ピンは、システムグランドに接続されるように指定されている、請求項５９に記載の集積回路。
【請求項６１】
前記コンデンサに接続されるパッケージグランド面をさらに含む、請求項５９に記載の集積回路。
【請求項６２】
前記パッケージグランド面に接続されるＧＮＤピンをさらに含む、請求項６１に記載の集積回路。
【請求項６３】
前記論理回路の前記相補的ペアのそれぞれが、一つ以上の差動標準セルを含む、請求項５５に記載の集積回路。
【請求項６４】
前記差動標準セルが、差動ＮＡＮＤゲートを含む、請求項６３に記載の集積回路。
【請求項６５】
前記差動標準セルが、差動ＮＯＲゲートを含む、請求項６３に記載の集積回路。
【請求項６６】
前記差動標準セルが、差動ＸＯＲゲートを含む、請求項６３に記載の集積回路。
【請求項６７】
前記差動標準セルが、差動ＸＮＯＲゲートを含む、請求項６３に記載の集積回路。
【請求項６８】
前記差動標準セルが、差動ＮＯＴゲートを含む、請求項６３に記載の集積回路。
【請求項６９】
前記差動標準セルが、差動ラッチを含む、請求項６３に記載の集積回路。
【請求項７０】
前記差動標準セルが、差動Ｄフリップフロップを含む、請求項６３に記載の集積回路。
【請求項７１】
前記差動標準セルが、差動比較器を含む、請求項６３に記載の集積回路。
【請求項７２】
前記論理コアにチップ電圧とチップグランドを提供するように前記集積回路の電源ピンとグランドピンに接続されたデカップリングコンデンサをさらに備える、請求項５５に記載の集積回路。
【請求項７３】
入力信号を受信するための入力と、
論理機能を実行し、少なくとも部分的に前記入力信号に基づいて少なくとも差動信号を発生させるように構成された論理回路の相補的ペアであって、第一論理機能を実行するように構成された第一回路と、前記第一論理機能と相補的である第二論理機能を実行するように構成された第二回路とを備える論理回路の相補的ペアと、
前記論理回路の相補的ペアに接続されたドライバであって、前記差動信号の一成分を出力するように構成された第一出力と、前記差動信号の他の成分を終端するように構成された第二出力とを備えるドライバと
を備える、集積回路。
【請求項７４】
前記第一出力が、発振器回路を形成するように前記入力に接続されるように構成される、請求項７３に記載の集積回路。
【請求項７５】
前記入力と前記第一出力が、水晶発振器を形成するように水晶に接続されるように構成される、請求項７３に記載の集積回路。
【請求項７６】
高速回路の設計方法であって、
第一回路に対する論理レベルの回路図を第一トランジスタレベルの回路図に変換するステップと、
前記第一トランジスタレベルの回路図を、前記第一回路と相補的である第二回路に対する第二トランジスタレベルの回路図と組み合わせるステップであって、前記第二回路は、トランジスタレベルで第一回路と同数のノードを有する、ステップと、
前記組み合わされたトランジスタレベルの回路図を差動回路に対する論理レベルの回路図に変換するステップと
を含む、方法。
【請求項７７】
前記第一回路の各ノードが、前記第二回路において、対応する相補的ノードを有する、請求項７６に記載の方法。
【請求項７８】
前記第一回路のノードの遷移時間が、前記第二回路の対応する相補的ノードの遷移時間とほぼ同等である、請求項７７に記載の方法。
【請求項７９】
前記第一回路の二つのノード間のトレース長が、前記第二回路の二つの対応するノード間のトレース長とほぼ同等である、請求項７７に記載の方法。
【請求項８０】
前記第一回路のノードにおける電流の大きさが、前記第二回路の対応するノードにおける電流の大きさとほぼ同等である、請求項７７に記載の方法。
【請求項８１】
前記第一回路が、デジタル論理回路を含む、請求項７６に記載の方法。
【請求項８２】
前記第一回路が、アナログ回路を含む、請求項７６に記載の方法。
【請求項８３】
前記第一回路が、混合信号回路を含む、請求項７６に記載の方法。
【請求項８４】
請求項７６、７７、７８、７９、８０、８１、８２または８３に記載の設計方法を含む工程に従って製造される集積回路。
【請求項８５】
前記集積回路の電源ピンとグランドピンに接続されるデカップリングコンデンサをさらに含む、請求項８４に記載の集積回路。
【請求項８６】
複数のノードを有する第一回路と、
類似した複数のノードを有する第二回路であって、前記第二回路の各ノードは、前記第一回路の対応するノードと相補的である、第二回路と
を備える、集積回路。
【請求項８７】
前記第一回路のノードの遷移時間が、前記第二回路の対応する相補的ノードの遷移時間とほぼ同等である、請求項８６に記載の集積回路。
【請求項８８】
前記第一回路の二つのノード間のトレース長が、前記第二回路の二つの対応するノード間のトレース長とほぼ同等である、請求項８６に記載の集積回路。
【請求項８９】
前記第一回路のノードにおける電流の大きさが、前記第二回路の対応するノードにおける電流の大きさとほぼ同等である、請求項８６に記載の集積回路。
【請求項９０】
前記第一回路は、前記第二回路なしで実装される場合、第一最大作動クロック速度を有し、前記第一回路は、前記第二回路とともに実装される場合、第二最大作動クロック速度を有し、前記第二最大作動クロック速度は、前記第一最大作動クロック速度より高い、請求項８６に記載の集積回路。
【請求項９１】
前記第一回路が、デジタル論理回路を含む、請求項８６に記載の集積回路。
【請求項９２】
前記第一回路が、アナログ回路を含む、請求項８６に記載の集積回路。
【請求項９３】
前記第一回路が、混合信号回路を含む、請求項８６に記載の集積回路。
【請求項９４】
前記集積回路の電源ピンとグランドピンに接続されるデカップリングコンデンサをさらに含む、請求項８６に記載の集積回路。
【請求項９５】
差動高速回路の設計方法であって、
少なくとも一つの非差動セルを含む第一ステートマシンを提供するステッップと、
第二ステートマシンを作り出すために、前記少なくとも一つの非差動セルを同等の差動セルに置換えるステップと、
第二回路に対する真理値表を構成するステップと、
前記真理値表に従って、前記第二回路に対する状態入力式を引き出すステップと
を含む、方法。
【請求項９６】
前記第二ステートマシンは、前記第一ステートマシンより多くの状態をもつ、請求項９５に記載の方法。
【請求項９７】
半導体に実装される集積回路であって、
第一電気信号を伝達する第一の複数の論理回路と、
前記第一の複数の論理回路に接続された第二の複数の論理回路であって、第二電気信号を伝達する第二の複数の論理回路と
を含み、前記第一電気信号は、前記第二電気信号と相補的である、集積回路。
【請求項９８】
少なくとも１ＧＨｚの出力作動周波数に対応するよう構成されたＩ／Ｏインターフェースをさらに含む、請求項９７に記載の集積回路。
【請求項９９】
前記第一および第二の複数の論理回路が、電圧モードＣＭＯＳ回路を含む、請求項９８に記載の集積回路。
【請求項１００】
前記Ｉ／Ｏインターフェースが、少なくとも２ボルトの出力電圧に対応する、請求項９８に記載の集積回路。
【請求項１０１】
前記第一の複数の論理回路のそれぞれと、前記第二の複数の論理回路のそれぞれが、ＣＭＯＳ回路を含む、請求項９７に記載の集積回路。
【請求項１０２】
前記第一の複数の論理回路のそれぞれと、前記第二の複数の論理回路のそれぞれが、電圧モードで作動する、請求項９７に記載の集積回路。
【請求項１０３】
前記第一の複数の論理回路と前記第二の複数の論理回路が、共通グランドを共有する、請求項１０２に記載の集積回路。
【請求項１０４】
前記第二の複数の論理回路のそれぞれが、前記第一の複数の論理回路の対応する論理回路を補完するよう構成される、請求項１０２に記載の集積回路。
【請求項１０５】
前記第一の複数の論理回路のそれぞれと前記第二の複数の論理回路のそれぞれが、複数のＣＭＯＳトランジスタを含む、請求項１０４に記載の集積回路。
【請求項１０６】
前記第二の複数の論理回路が、前記第一の複数の論理回路のノイズを最小限にするように適合される、請求項１０２に記載の集積回路。
【請求項１０７】
前記第一および第二の複数の論理回路の組み合わせが、複数の差動論理セルを形成する、請求項９７に記載の集積回路。
【請求項１０８】
前記第二の複数の論理回路が、前記第一電気信号のノイズを抑制するように構成された、請求項１０２に記載の集積回路。
【請求項１０９】
前記第一の複数の論理回路が、少なくとも約０．８Ｖから約２Ｖのピーク間範囲の出力電圧を有する、請求項９７に記載の集積回路。
【請求項１１０】
前記第一の複数の論理回路が、少なくとも２Ｖの出力電圧を有する、請求項９７に記載の集積回路。
【請求項１１１】
前記第一の複数の論理回路が、少なくとも１Ｖの範囲の出力電圧を発生することができる、請求項９７に記載の集積回路。
【請求項１１２】
前記第一および第二の複数の論理回路が、ＴＴＬ回路として構成される、請求項９７に記載の集積回路。
【請求項１１３】
前記第一および第二の複数の論理回路が、ＨＳＴＬ回路として構成される、請求項９７に記載の集積回路。
【請求項１１４】
前記第一および第二の複数の論理回路が、少なくとも３００ＭＨｚの差動周波数に対応するＴＴＬ  ＣＭＯＳ回路として構成される、請求項９７に記載の集積回路。
【請求項１１５】
前記ＣＭＯＳトランジスタのそれぞれが、電流源なしで構成される、請求項１０５に記載の集積回路。
【請求項１１６】
電気信号の発生方法であって、
第一電気信号を請求項１１５に記載の集積回路に入力するステップと、
前記集積回路から第二電気信号を受信するステップと
を含む、方法。
【請求項１１７】
前記集積回路からの第三電気信号を未使用の出力に伝送するステップをさらに含む、請求項１１６に記載の方法。
【請求項１１８】
コア論理回路と、
前記コア論理回路に接続されたドライバ回路であって、少なくとも５００ＭＨｚの出力作動周波数に対応するＴＴＬ  ＣＭＯＳ回路を含む、半導体集積回路。
【請求項１１９】
前記ドライバ回路が、未使用の出力をさらに含む、請求項１１８に記載の半導体集積回路。
【請求項１２０】
前記ドライバ回路が、複数の相補的論理ゲートを含む、請求項１１８に記載の半導体集積回路。
【請求項１２１】
前記ドライバ回路が、少なくとも一つの差動ＮＡＮＤセルを含む、請求項１１８に記載の半導体集積回路。
【請求項１２２】
前記ドライバ回路が、少なくとも２Ｖの出力電圧に対応するよう構成された、請求項１１８に記載の半導体集積回路。
【請求項１２３】
前記ドライバ回路が、少なくとも８００ＭＨｚの出力作動周波数に対応する、請求項１１８に記載の半導体集積回路。
【請求項１２４】
前記ドライバ回路が、差動ＮＡＮＤセルを含む、請求項１２３に記載の半導体集積回路。
【請求項１２５】
前記ドライバ回路が、差動ＮＯＲセルをさらに含む、請求項１２４に記載の半導体集積回路。
【請求項１２６】
前記ドライバ回路が、ＮＡＮＤゲートとＮＯＲゲートとを含み、前記ＮＡＮＤセルは、第一電気信号を出力し、前記ＮＯＲゲートは、前記第一電気信号と相補的である第二電気信号を出力するよう構成される、請求項１２３に記載の半導体集積回路。
【請求項１２７】
前記ドライバ回路が、電圧モード論理ゲートを含む、請求項１１８に記載の半導体集積回路。
【請求項１２８】
前記半導体集積回路が、０．３５μｍＣＭＯＳ技術により製造される、請求項１１８に記載の半導体集積回路。
【請求項１２９】
コア論理回路と、
前記コア論理回路に接続されたドライバ回路であって、複数の相補的論理ゲートを含み、さらに、少なくとも７００ＭＨｚの出力作動周波数と、少なくとも２Ｖのピーク間出力電圧に対応するよう構成される、ドライバ回路と
を備える、半導体集積回路。
【請求項１３０】
前記ドライバ回路が、未使用の出力をさらに含む、請求項１２９に記載の半導体集積回路。
【請求項１３１】
前記相補的論理ゲートのそれぞれが、複数のトランジスタを含み、前記複数のトランジスタのそれぞれが、電流源なしで構成される、請求項１２９に記載の半導体集積回路。
【請求項１３２】
前記ドライバ回路が、少なくとも一つの差動ＮＡＮＤセルを含む、請求項１３０に記載の半導体集積回路。
【請求項１３３】
前記ドライバ回路が、少なくとも２Ｖの出力ピーク間電圧に対応するよう構成された、請求項１３２に記載の半導体集積回路。
【請求項１３４】
前記ドライバ回路が、少なくとも１ＧＨｚの出力作動周波数を有する、請求項１３１に記載の半導体集積回路。
【請求項１３５】
複数の相補的論理ゲートであって、前記複数の論理ゲートのそれぞれが、複数のトランジスタを含み、前記複数のトランジスタのそれぞれが、電流源なしで構成される、相補的論理ゲートを備える、集積回路。
【請求項１３６】
前記複数の相補的論理ゲートが、少なくとも２ボルトのピーク間出力電圧と、少なくとも６００ＭＨｚの出力作動周波数に対応するよう構成された、請求項１３５に記載の集積回路。
【請求項１３７】
前記複数の論理ゲートが、ＣＭＯＳ  ＴＴＬ回路を含む、請求項１３５に記載の集積回路。
【請求項１３８】
０．３μｍ以上の半導体製造技術により製造される、請求項１３６に記載の集積回路。
【請求項１３９】
電気信号の生成方法であって、
第一電気信号を請求項１３５に記載の集積回路に入力するステップと、
前記集積回路から第二電気信号を受信するステップと、
を含む、方法。
【請求項１４０】
前記集積回路からの第三電気信号を未使用の出力に伝送するステップをさらに含む、請求項１３９に記載の方法。
【請求項１４１】
集積回路の設計方法であって、
集積回路パターンを形成するために複数の差動セルを連結させるステップを含む、方法。
【請求項１４２】
前記集積回路パターンに基づき、半導体ウェハ上に前記集積回路を製造するステップをさらに含む、請求項１４１に記載の方法。
【請求項１４３】
前記集積回路が、少なくとも１ＧＨｚの出力周波数に対応するＩ／Ｏインターフェースを含む、請求項１４１に記載の方法。
【請求項１４４】
前記Ｉ／Ｏインターフェースが、少なくとも２ボルトの出力電圧に対応する、請求項１４３に記載の方法。
【請求項１４５】
前記製造ステップが、０．３５μｍＣＭＯＳ技術を用いた前記集積回路を製造するステップをさらに含む、請求項１４２に記載の方法。
【請求項１４６】
前記製造ステップが、前記半導体ウェハ上に複数のトランジスタを実装するステップをさらに含み、前記複数のトランジスタのそれぞれが、電流源なしで構成される、請求項１４２に記載の方法。
【請求項１４７】
集積回路を通して電気信号を伝達する方法であって、
前記集積回路において、トランジスタの第一の組を介して、第一論理信号を方向付けするステップと、
前記集積回路において、トランジスタの第二の組を介して、第二の論理信号を方向付けるするステップであって、前記トランジスタの第二の組は、前記の第一高周波論理信号のノイズが抑制されるように構成される、ステップと
を含む、方法。
【請求項１４８】
前記トランジスタの第一および第二の組のそれぞれが、電流源なしで構成される、請求項１４７に記載の方法。
【請求項１４９】
前記第二論理信号を未使用の出力に方向付けるするステップをさらに含む、請求項１４７に記載の方法。
【請求項１５０】
前記第一論理信号に基づき第一出力論理信号を発生するステップであって、前記第一出力論理信号は、少なくとも５００ＭＨｚの周波数を有する、ステップをさらに含む、請求項１４７に記載の方法。
【請求項１５１】
前記第一出力論理信号が、少なくとも２ボルトの範囲を有する、請求項１５０に記載の方法。
【請求項１５２】
前記第一論理信号に基づき第一出力論理信号を発生するステップであって、前記第一出力論理信号は、少なくとも１ＧＨｚの周波数を有する、請求項１４８に記載の方法。
【請求項１５３】
前記第二論理信号に基づき第二出力論理信号を発生し、前記第二出力論理信号を未使用の出力に方向付けるステップをさらに含む、請求項１５２に記載の方法。
【請求項１５４】
前記集積回路が、差動ＮＡＮＤゲートを含む、請求項１５２に記載の方法。
【請求項１５５】
前記集積回路が、差動ＸＯＲゲートをさらに含む、請求項１５４に記載の方法。
【請求項１５６】
前記第一出力論理信号が、少なくとも１ボルトの電圧範囲を有する、請求項１５２に記載の方法。
【請求項１５７】
前記トランジスタの第一および第二の組のそれぞれが、電圧モードＣＭＯＳトランジスタを含む、請求項１４７に記載の方法。
【請求項１５８】
前記同等の差動セルが、前記非差動セルの少なくとも２倍のノードを含む、請求項９６に記載の方法。
【請求項１５９】
前記差動セルのノードの少なくとも半分が、前記ノードの少なくとも他の半分に対して相補的である、請求項１５８に記載の方法。
【請求項１６０】
前記ドライバがチップ電圧とチップグランドに接続され、前記チップ電圧と前記チップグランドが接続されていない、請求項１に記載のドライバ。
【請求項１６１】
前記集積回路にチップ電圧とチップグランドを提供するように、前記集積回路の電源ピンとグランドピンに接続されたデカップリングコンデンサをさらに含む、請求項７３に記載の集積回路。
【請求項１６２】
請求項２２、５５、７３、８６、９７、１１８、１２９または１３５に記載の集積回路の製造方法。
【請求項１６３】
前記論理コアが、差動プレドライバ回路を含み、前記差動プレドライバ回路が、電圧モード差動論理ゲートを含む、請求項５５に記載の集積回路。
【請求項１６４】
前記論理コアから相補的信号を受信するための出力ドライバをさらに含む、請求項５５に記載の集積回路。
【請求項１６５】
前記出力ドライバが、ＨＳＴＬ出力ドライバ、ＴＴＬ出力ドライバ、ＬＶＤＳ出力ドライバ、ＬＶＰＥＣＬ出力ドライバまたは一対のインバータを含む、請求項１６４に記載の集積回路。
【請求項１６６】
前記第一および第二回路が、差動プレドライバ回路を含み、前記差動プレドライバ回路が、電圧モード差動論理ゲートを含む、請求項８６に記載の集積回路。
【請求項１６７】
前記第一および前記第二回路から相補的信号を受信するために出力ドライバをさらに含む、請求項８６に記載の集積回路。
【請求項１６８】
前記出力ドライバが、ＨＳＴＬ出力ドライバ、ＴＴＬ出力ドライバ、ＬＶＤＳ出力ドライバ、ＬＶＰＥＣＬ出力ドライバまたは一対のインバータを含む、請求項１６７に記載の集積回路。
【請求項１６９】
前記第一の複数の論理回路および前記第二の複数の論理回路が、差動プレドライバ回路を含み、前記差動プレドライバ回路が、電圧モード差動論理ゲートを含む、請求項９７に記載の集積回路。
【請求項１７０】
前記第一の複数の論理回路および前記第二の複数の論理回路から、前記第一電気信号および前記第二電気信号を受信するために出力ドライバをさらに含む、請求項９７に記載の集積回路。
【請求項１７１】
前記出力ドライバが、ＨＳＴＬ出力ドライバ、ＴＴＬ出力ドライバ、ＬＶＤＳ出力ドライバ、ＬＶＰＥＣＬ出力ドライバまたは一対のインバータを含む、請求項１７０に記載の集積回路。
【請求項１７２】
前記複数の相補的論理ゲートが、少なくとも部分的に差動プレドライバ回路を含み、前記差動プレドライバ回路が、電圧モード差動論理ゲートを含む、請求項１３５に記載の集積回路。
【請求項１７３】
前記複数の相補的論理ゲートから相補的信号を受信するために出力ドライバをさらに含む、請求項１３５に記載の集積回路。
【請求項１７４】
前記出力ドライバが、ＨＳＴＬ出力ドライバ、ＴＴＬ出力ドライバ、ＬＶＤＳ出力ドライバ、ＬＶＰＥＣＬ出力ドライバまたは一対のインバータを含む、請求項１７３に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してデジタル通信インターフェース設計および高速回路設計に関する。
【背景技術】
【０００２】
信号線は、電子システムでの多様なデバイス間、または二つの個別の電子システムに位置するデバイス間で、電子信号を伝達するために使用されるコンダクタである。各デバイスに存在する出力ドライバ回路は、信号が信号線に送られるように、デバイスから生じる信号を保護するのに使用される。
【０００３】
使用が簡単な公知のシングルエンド出力ドライバ回路（例えば、ＴＴＬドライバ）がある。しかし、以前に開示されたドライバ回路のほとんどは、低い最大作動周波数および高ノイズのため、高速信号に適切でない。例えば、Ｓａｎｔａ  Ｃｌａｒａ，  ＣａｌｉｆｏｒｎｉａのＩｎｔｅｇｒａｔｅｄ  Ｄｅｖｉｃｅ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｉｎｃ．から入手可能なシングルエンドＣＭＯＳドライバ回路ＩＤＴ７４ＦＣＴ３８０７Ｄ／Ｅの最大作動周波数は、１６６Ｍｈｚである。他の例として、Ｓａｎ  Ｊｏｓｅ，  ＣａｌｉｆｏｒｎｉａのＰｅｒｉｃｏｍ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｃｏｒｐｏｒａｔｉｏｎから入手可能なシングルエンド１入力：５出力ＣＭＯＳドライバ回路ＰＩ４９ＦＣＴ３８０２の最大作動周波数は、１５６Ｍｈｚである。Ｏｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ、Ｐｈｉｌｉｐｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ、Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｓｙｓｔｅｍｓ，  Ｉｎｃ．などの他の製造会社も、類似した最大作動周波数をもつ、類似製品を提供している。
【０００４】
高速信号を送るために、差動ドライバがしばしば使用される。一般的な差動ドライバ１０を、図１に概略的に示す。差動ドライバ１０は、差動データ信号を入力するためのデータ入力１２ａ〜１２ｂと、信号線を介して差動信号を差動受信機１６に提供するためのデータ出力１４ａ〜１４ｂを含む。図１の構成は、高作動周波数をもつことでよく知られている。しかし、差動インターフェース設計には欠点もある。第一に、全ての差動信号が、二つまたはそれ以上の信号線を必要とする。従って、差動Ｉ／Ｏインターフェースは、シングルエンドＩ／Ｏインターフェースより、少なくとも、２倍の数のピンを必要とし、結果としてより大きなチップとなる。さらに、一般に高速システムは、同期信号が共通クロックおよび共通位相で受信されるように、信号線の電気長を慎重に整合させる必要がある。本設計要件は、しばしば、「長整合」または「遅延整合」として知られる。幅広い差動インターフェースは、多くの信号線を必要とし、必然的に長整合の対応を複雑化し、製造コストを増加させる。場合によって、多くの信号線の長整合は、密接した回路基板上では不可能となる可能性がある。よって、少なくともある電子システムにおいて、差動インターフェースを使用するのは望ましくない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、性能レベルで差動インターフェースに匹敵した、シングルエンド信号を伝達するシングルエンド出力インターフェース設計が望まれる。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、設計の重要要素として差動ドライバを使用する、シングルエンド出力インターフェースである。一般的に、出力信号とその相補信号を提供するために二つまたはそれ以上の出力を備えた従来の差動インターフェースと異なり、本実施形態の差動ドライバは、信号を信号線に送るように接続された出力の一つを備えるが、相補的出力は信号伝達に使用されない。むしろ、相補的出力は、論理的に重複していると考えられ、例えば、コンデンサを介して、パッケージグランドまたはシステムグランドに接続することにより終端される。論理的に重複した出力を終端した結果、出力インターフェースの性能は、従来の設計より著しく向上し得る。
【０００７】
本発明の一実施形態において、多数の差動ドライバが、パッケージグランド面をもつ集積回路内に、実装された。本実施形態によると、差動ドライバの各「未使用」の出力は、コンデンサを介して、パッケージグランド面で終端されてよい。パッケージグランド面自体は、一つまたはそれ以上のＧＮＤピンに接続されてよい。このように「未使用」の出力にはほとんどピンを必要としない。さらに、各シングルエンド出力信号には一つの信号線のみ必要である。各差動信号に対してピン二つと信号線二つを必要とする、従来の差動インターフェースと比較して、本実施形態で使用されるピンと信号線の数は著しく少なくあり得る。
【０００８】
本発明の他の実施形態は、シングルエンド入力および複数のシングルエンド出力、例えば、クロックドライバを備えた集積回路である。集積回路内で、入力信号はまず差動信号に変換される。この差動信号が、多数の差動ドライバに割り当てられる。各差動ドライバは、シングルエンド出力信号と差動信号の一成分を終端する「未使用」出力を提供するための出力を備えてよい。各「未使用」出力は、他の出力の性能を向上する目的で、コンデンサを介して、パッケージグランドまたはシステムグランドに接続されてよい。
【０００９】
本発明の他の実施形態は、シングルエンド入力およびシングルエンド出力を備えた集積回路である。シングルエンド出力は、各ドライバが、「未使用」の一出力を備えた、差動ドライバを使用して実装される。集積回路内で、差動信号が生じ、処理され、多数の差動出力ドライバ回路に割り当てられてよい。各差動ドライバは、シングルエンド出力信号と「未使用」出力を提供するための一つの出力を備えていてもよい。各差動ドライバの「未使用」出力は、他の出力の性能を向上する目的で、コンデンサを介してパッケージグランドまたはシステムグランドに接続されてよい。集積回路内で差動信号を処理する回路は、本発明のいくつかの実施形態において、差動標準セルを実装してもよい。
【００１０】
本発明のさらに他の実施形態は、論理コアと、論理コアに接続された複数の出力パッドまたはＩ／Ｏパッドとを備えた集積回路である。出力パッドまたはＩ／Ｏパッドは、論理コアからのシングルエンド信号を受信し、シングルエンド信号を差動信号に変換し、シングルエンド出力信号として各差動信号の一成分を提供するための回路を含んでよい。各差動信号の他の成分は、例えば、コンデンサを介して、パッケージグランドまたはシステムグランドに接続されることにより終端される。
【００１１】
本発明のさらなる側面は、高速回路の設計方法を提供する。本発明の側面によると、第一回路の論理レベルの回路図は、トランジスタレベルの回路図に変換される。相補的回路が設計され、トランジスタレベルの回路図に付加される。一実施形態における相補的回路は、第一回路の論理機能と相補的である論理機能を行い、第一回路と同数のノードをもつ。さらに、相補的回路のノードは、第一回路の対応するノードに対して相補的である。また、第一回路の各ノードの立上り／立下り時間は、相補的回路の対応するノードの立下り／立上り時間と整合する。相補的回路のあるノード間のトレース長は、第一回路の対応するノード間のトレース長と整合しなければならない場合もある。相補的回路の適切なノードでの引上げおよび引下げ電流は、相補的回路の対応するノードでの電流と整合しなければならない場合もある。最終的な回路設計は、「差動回路」と呼ばれ、第一回路が作動可能なクロック速度より著しく高いクロック速度で作動可能である。最終的なトランジスタレベルの回路図は、本来のトランジスタレベルの回路図より２倍のトランジスタを備えてもよく、次に、差動回路の論理レベルの回路図に変換される。本発明の一実施形態によると、差動回路の論理レベルの回路図は、しばしば、「電圧モード差動セル」と呼ばれる。
【００１２】
一実地例における、本発明の本側面による「電圧モード」差動セル設計方法は、デジタル論理回路（例えば、ＣＭＯＳ回路）、アナログ回路および／または混合信号回路の設計に適用される。
【発明を実施するための最良の形態】
【００１３】
本発明の様々な実施形態を示す添付の図面を参照しながら本発明を説明する。説明を通して、類似した参照名は類似した要素を示すために使用される。
【００１４】
特定の実装を含む本発明の様々な特徴をここで説明する。説明を通して、「差動信号」という用語は、一つ以上の信号線により送信される信号を意味し、よって、差動信号は、互いに相補的である二つまたはそれ以上の成分信号を含む。二つの時間変動信号の合計が、常に、ゼロのように、ほぼ定数値に等しいなら、信号は、互いに「相補的」であるといえる。「シングルエンド信号」とは、単一信号線により送信される信号を意味する。さらに、「ドライバ」および「ドライバ回路」は、類義語として使用される。
【００１５】
説明を通して、「未使用出力」という用語は、信号を受信器に提供するために使用されない、または信号線を作動するのに使用されない、差動出力ドライバの出力を意味する。「未使用出力」という用語は、コンデンサを介して、パッケージグランド、システムグランド、電圧源等に接続される、差動出力ドライバの出力も意味し得る。さらに、「未使用出力」という用語は、コンデンサを介して、パッケージグランド、システムグランド、電源等に差動信号の成分を送る、差動出力ドライバの出力を意味し得る。本明細書における「未使用信号」とは、未使用出力により提供され、信号受信器に提供されない信号を意味し得る。上記用語に対するより具体的な意味は、内容により判断される。
【００１６】
さらに、「接続」および「接続される」という用語は、直接的または間接的接続を表し得る。例えば、ノードがコンデンサの一端に接続され、コンデンサのもう一方の端がシステムグランドに接続され得る。接続は間接的なものだが、ノードは、システムグランドに「接続されている」と言われる。
【００１７】
本明細書で述べられた本発明の様々な特徴は、これに限らないが、コンピュータシステムおよび無線デバイス（例えば、ラップトップコンピュータ、無線電話および携帯情報端末）にみられる、信号ドライバ、クロックドライバ、発振器（例えば、リング発振器、水晶発振器）、直列バスドライバ、イーサネット（登録商標）ドライバ、光送信器、メモリ制御装置、メモリ、マイクロプロセッサ、無線送信器、および電力増幅器を含む、幅広い範囲の集積回路内に組み込まれて得る。また、本明細書で説明される実装のいくつかは、ＣＭＯＳ技術に特定される場合があり、また本発明の特徴は、他の集積回路技術にも適用され得ることが理解されるべきである。
【００１８】
図２を参照すると、本発明の実施形態による、出力ドライバ回路が概略的に示されている。出力ドライバ回路は、差動信号を受信する入力２２ａ〜２２ｂと、出力２４ａ〜２４ｂを通して、差動信号を提供するためのドライバ２３ａ〜２３ｂを備えている。本発明の実施形態によると、差動信号は、二つの相補的信号成分を含む。ドライバ２３ａは、シングルエンド出力信号として相補的信号の一つを、信号線を介して受信器２９に送ることに留意されたい。相補的信号の他の一つは未使用で、例えば、コンデンサ２５を介して、出力２４ｂをシステムグランド（ＧＮＤ）に接続することにより終端される。論理的には重複しており「使用される」信号の反転と考えられる、未使用信号終端の結果、出力ドライバ回路の性能は、従来のシングルエンドドライバ設計のものより、遥かによい。
【００１９】
好ましい実施形態において、ドライバ２３ａおよびドライバ２３ｂは、同じ電圧源および同じグランドに接続される。本発明の一実施形態において、図２の回路は、静電流を最小限に抑え、高電力出力を提供する、ＴＴＬ−ＣＭＯＳを使用して実装されてよい。例えば、本発明によると、ＴＴＬ−ＣＭＯＳ回路は、ゼロ（例えば０．１μＡ）に近い静電流をもち、３Ｖまたはそれ以上の電力出力を備えてよい。３Ｖまたはそれ以上の電力出力は、一般的に約３５０ｍＶであるＬＶＳＤ（低電圧差動信号）差動ドライバの電力出力より非常に高い。従って、本発明により、低静電流で高出力電力の性能を損なうことなく、高周波数を達成することができる。
【００２０】
また、図２に、ダイ２１、パッケージ２７、およびパッケージ２７の結合線に関連するインダクタンスを表す、インダクタ２６を示す。また、図２は、デカップリングコンデンサ２８も示す。デカップリングコンデンサ２８は、ダイ２１上、ダイ２１の外側かつパッケージ２７の内側、またはパッケージ２７の外側に位置してよい。
【００２１】
本発明の一実施形態によると、ドライバ２３ｂの未使用出力は、パッケージの内側または外側で終端されてよく、コンデンサ２５は、ダイ２１の内側、ダイ２１の外側かつパッケージ２７の内側、またはパッケージ２７の外側に位置してよい。さらに、コンデンサ２５は、Ｖｃｃなどの電圧源または所定の電圧に接続されてよい。
【００２２】
図３Ａ〜３Ｆは、未使用出力の終端方法をいくつか示す。本明細書での開示に関して、当技術分野の通常の技術を有する者は、未使用出力の終端の他の多くの方法が、本明細書で開示された発明の主旨の範囲内であることを理解するだろう。例えば、コンデンサが示される実施形態において、当技術分野の通常の技術を有する者は、インダクタおよび／または抵抗器が、仕様および負荷によって、コンデンサと併用、またはコンデンサの代わりに使用されてよいことを理解するだろう。抵抗値、電気容量値およびインダクタンス値、およびそれらの位置の他の多くの組み合わせや置換えが可能である。
【００２３】
図３Ａは、本発明の実施形態により、出力ドライバ回路を概略的に示す。出力ドライバ回路は、差動信号を受信するように構成された差動ドライバ３０を含む。従来の差動ドライバの出力と異なり、差動ドライバ３０の一出力は、シングルエンド出力信号を信号線に提供し、他の出力３２は、使用されず終端される。図３Ａに示すように、コンデンサ３４は、未使用出力３２をＧＮＤに接続する。一実施形態において、コンデンサ３４は、負荷と同じ電気容量をもってよく、これはコンデンサ３８で表され、一般的に信号Ｉ／Ｏ受信器である。ある配置において、コンデンサ３４の電気容量は、集積回路の最大負荷電気容量と最小負荷電気容量のほぼ中間で、電気容量は用途により変動してよい。出力負荷コンデンサ３８が、約１５ｐｆの値をもつ、他の配置において、コンデンサ３４の電気容量は、好ましくは、約５ｐｆから約１３ｐｆの間である。図３Ａに示す実施形態において、コンデンサ３４は、ダイ３５とチップパッケージ３１の外側、例えば、プリント回路基板（ＰＣＢ）に実装される。また、図３Ａは、パッケージ３１内のインダクタンスを表す、インダクタ３６ａ〜３６ｂを示す。
【００２４】
図３Ｂは、差動ドライバ３０の未使用出力が、コンデンサ３４ａとインダクタ３６ｂを介して、パッケージ３１の外側で終端されることを、概略的に示す。本実施形態において、コンデンサ３４ａは、差動ドライバ３０と同じダイ３５に位置することに留意されたい。図３Ａに示す実施形態のように、コンデンサ３４ａは、負荷と同じ電気容量をもってよい。一実施形態において、電気容量は、約５〜１３ｐｆである。本電気容量は、用途により変動することに留意されたい。
【００２５】
図３Ｃは、本発明の実施形態にしたがい、差動ドライバ３０の未使用出力３２が、パッケージ３１内で終端されることを、概略的に示す。本実施形態において、未使用出力３２は、パッケージ３１のグランド面で終端される。グランド面は、次にコネクタまたはピン３９を介して外部のグランド（例えば、システムグランド）に接続される。
【００２６】
図３Ｄは、本発明の他の実施形態を概略的に示す。本実施形態において、差動ドライバ３０の未使用出力３２は、コンデンサ３４を介して、外部の電圧源Ｖｃｃに接続される。負荷もＶｃｃに接続されることに留意されたい。
【００２７】
図３Ｅは、本発明のまた他の実施形態を概略的に示す。本実施形態において、差動ドライバ３０の未使用出力３２は、コンデンサ３４を介して、所定の電圧で終端される。本実施形態において、負荷も同じ所定の電圧に接続されることに留意されたい。
【００２８】
図３Ｆは、本発明のまた他の実施形態を概略的に示す。本実施形態において、コンデンサ３４ａと抵抗器３７は、ダイ３５に位置する。好ましくは、抵抗器３７は、信号線上の直列抵抗器Ｒと、概ね同じ抵抗をもつ。直列抵抗器Ｒは、信号線上の反射信号を抑えるために実装されてよい。
【００２９】
出力ドライバ回路および受信器は、同じシステム内に実装される必要はないことに留意するべきである。言い換えれば、出力ドライバ回路と受信器をつなぐ信号線は、プリント回路基板（ＰＣＢ）の信号トレースに限られない。本発明によれば、出力ドライバは、ケーブル（例えば、ＣＡＴ−６ケーブル）または他のタイプの電気的接続を通して、信号を作動するために使用されてよい。一実施形態によれば、出力ドライバ回路は、大きな電圧スイングをもつ信号を作動してよい。よって信号は、長距離間運ばれる。さらに、ある実施形態では、信号線は絶対的に電気的接続でなくてもよい。むしろ、信号線は、電気的接続、光学的接続、無線接続および／またはあらゆるタイプの電線管、および／またはそれらの組み合わせを含む、あらゆる信号経路であってよい。
【００３０】
図４Ａ〜４Ｄを参照に、本発明の実施形態に従って、代表的な回路の実装を概略的に示す。図４Ａ〜４Ｄおよび他の図において、「ｇｇ」は、チップグランドを示し、「ｖｖ」は、チップ電圧Ｖｄｄを示す。この示された実装は、一般的に三つのステージに細分化される。インバータ４１２と伝達ゲート４１４を含む第一ステージ４１０は、入力信号を差動信号に変換する。自然に、インバータ４１２は、小さな信号伝搬遅延を生じる。伝達ゲート４１４の機能は、適切な遅延を提供し、よって、結果として生じる差動信号は、相補的要素をもつ。代替的実施形態において、伝達ゲート４１４は、適切なＲＣ回路により置換えられてよい。この実施形態において、ＲＣ回路は、一般的にインバータ４１２の特徴と整合するＲＣの特徴をもってよい。
【００３１】
また図４Ａを参照すると、第一ステージ４１０は、静電放電から入力回路を保護する静電放電（ＥＳＤ）回路４１６に接続されてよい。この変形において、ＥＳＤ回路４１６は、ＥＳＤ保護機能を提供するために、伝達ゲート４１４を使用することにも留意されたい。ＥＳＤ回路４１６は、さらに、全体の回路が３Ｖから３．６Ｖのとき、５ＶＩ／Ｏ許容機能を提供する。さらに、第一ステージ４１０は、図１３Ａに示す例（以下で、さらに説明する）のように、差動信号を受信するために、差動比較器回路を含んでよい。
【００３２】
第二ステージ４２０は、差動信号を受信するために、それぞれインバータ４１２と伝達ゲート４１４に接続される二つのインバータ回路４２２ａ〜４２２ｂを含む。第二ステージ４２０は、任意であることに留意されたい。本発明の他の実施形態において、第一ステージの４１０の出力は、第三ステージ４３０の入力に直接接続してよい。他の実施形態において、第二ステージ４２０は任意の差動論理回路を含み得る。他の実施形態において、第二ステージ４２０は、インバータ回路４２２ａ〜４２２ｂの代わりに、差動ラッチ、差動フリップフロップ等を含んでよい。
【００３３】
本発明の実施形態によると、第二ステージ４２０は、差動または相補的信号の処理が可能な回路を含んでよい。これらの回路は、差動入力と差動出力をもつ、複数の差動標準セルを用いて実装されてよい。本発明の差動標準セルのいくつかの例は、さらに以下で説明する図１２Ａ〜１２Ｇに示す。
【００３４】
差動標準セルは差動電流モード論理のような以前開示された差動回路と異なるということが、本開示の利点を使用する当技術分野に精通した者により理解されるべきである。例えば、電流モード論理回路は、静電流（および電流源）をもち、よって、これらは、ＶＬＳＩの実装に適切ではない。反対に、本発明の差動標準セルに従って構築された回路は静電流（漏れ電流を除く）をもたず、ゆえにこれらはＶＬＳＩの実装に適している。図１２Ａ〜１２Ｇおよび図１３Ａ（以下で説明する）に示す差動標準セルは、すべてを網羅しているわけではなく、本発明の原理と整合する他の多くの差動標準セル設計が可能であり、本発明の範囲内であることが、本開示の利点を使用する当技術分野に精通した者により理解されるべきである。差動標準セルは、電流源を使用しないため、「電圧モード」という用語は、本明細書において差動標準セルを表し、これらを電流モード論理と区別するために使用される。
【００３５】
図４Ｂに示す第三ステージ４３０は、インバータ回路４３２ａ〜４３２ｂの二つのみが示されているが、多重インバータ回路を含んでよい。本実施形態において、インバータ回路４３２ａ〜４３２ｂは、それぞれ、インバータ回路４２２ａ〜４２２ｂ（図４Ａ）に接続される。他の実施形態において、接続は、交換されてもよい。つまり、インバータ回路４３２ａは、インバータ回路４２２ｂに接続されてよく、インバータ回路４３２ｂは、インバータ回路４２２ａに接続されてよい。
【００３６】
第三ステージ４３０はさらに、コンダクタのように作用するトランジスタ４４２、およびＥＳＤダイオード４４４を含む。本発明の実施形態によると、インバータ回路４３２ａは、図４Ａ〜４Ｂの差動ドライバの「未使用出力」を提供する。本発明の一実施形態によると、出力４４６は、集積回路パッケージのグランド面に接続され、よって、出力４４６は、集積回路が作動中、ＧＮＤに接続されてよい。出力４４８は、集積回路の出力ピンに接続されてよく、よって出力４４８は、集積回路が作動中、信号線を作動してよい。
【００３７】
図４Ｃは、デカップリングコンデンサ４４０を示し、図４Ｄは、ＥＳＤ保護回路４５０を示す。デカップリングコンデンサ４４０とＥＳＤ保護回路４５０の双方は、出力ドライバ回路のように、同じ集積回路の一部であってよい。デカップリングコンデンサ４４０は、ダイ内のクリーン電圧源とグランドを提供するためのものであり、ＥＳＤ保護回路４５０は、静電気損傷から回路を保護するためのものである。他の回路も、集積回路の一部として実装されてよい。デカップリングコンデンサ４４０の電気容量は、非常に小さくても非常に大きくてもよく、ダイ内のクリーン電圧源とグランドを提供することができる限り、実装において変動してよい。
【００３８】
本発明の実施形態によると、図４Ａ〜４Ｄの回路は、ＣＭＯＳ技術を使用して実装される。図４Ａ〜４Ｂに示すＰＭＯＳトランジスタは、以下のデバイスパラメータをもつ。ｍ＝４、ｗ＝８０μｍ、Ｌ＝０．３５μｍ（ＰＭＯＳトランジスタ４４２を除く）。図４Ａ〜４Ｂに示すＮＭＯＳトランジスタは、以下のデバイスパラメータをもつ。ｍ＝４、ｗ＝４０μｍ、Ｌ＝０．３５μｍ。ＰＭＯＳトランジスタ４４２は、以下のパラメータをもつ。ｍ＝３、ｗ＝４６．５μｍ、Ｌ＝１２．９μｍ。ＮＭＯＳトランジスタ４４０（図４Ｃ）は、以下のデバイスパラメータをもつ。ｍ＝３０００、ｗ＝３０μｍ、Ｌ＝２０μｍ。ＮＭＯＳトランジスタ４５０（図４Ｄ）は、以下のデバイスパラメータをもつ。ｍ＝８、ｗ＝４０μｍ、Ｌ＝０．３５μｍ。これらの実装詳細は、完全目的のためにのみ提供され、このような詳細は、本発明の範囲を制限すると解釈されるべきではない。本発明の実施形態は、異なる技術、異なるタイプのトランジスタ、および異なるデバイスパラメータを使用する、他の多くの方法で実装されてよい。
【００３９】
図１３Ａを参照に、図４Ａの回路４１２および４１４の代替として使用されてよい「電圧モード」差動比較器１３０を示す。回路４１２および４１４は、シングルエンド入力信号を受信し、シングルエンド入力信号を差動信号に変換するように構成される。回路４１２および４１４と異なり、比較器回路１３０ａ〜１３０ｂを含む比較器１３０は、差動信号を受信し、比較結果と、例えば回路４２２ａと４２２ｂなどの他の回路の相補信号（または反転信号）を提供するように構成される。本発明の実施形態によると、差動比較器回路１３０は、他の集積回路の他の一部または集積回路の外から生じる差動信号を受信するために使用されてよい。差動比較器回路１３０は、ＬＶＤＳ、ＬＶＰＥＣＬ、ＨＳＴＬ、および小さい電圧スイングをもつ他の差動信号を受信するためにも使用されてよい。差動信号が大きい電圧スイングをもつ実施形態において、差動信号は第二ステージ４２０または第三ステージ４３０の回路に直接送られる。
【００４０】
ここで図５を参照すると、図４Ａ〜４Ｄの出力ドライバ回路設計のシュミュレーション結果が示されている。シュミュレーション結果は、ＴＳＭＣ０．３５μｍＢＳＩＭ−３スパイスモデルを使用して得た。約１Ｇｈｚの出力周波数は、５ｐｆの負荷で達成可能である。実際の配置において、約１Ｇｈｚの出力周波数は、シングルエンド１入力：５出力ＣＭＯＳドライバ回路から、約２ｐｆの負荷で達成可能である。説明目的のため、Ｓａｎ  Ｊｏｓｅ，  ＣａｌｉｆｏｒｎｉａのＰｅｒｉｃｏｍ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｃｏｒｐｏｒａｔｉｏｎから入手可能な、ピン間適合シングルエンド１入力：５出力ＣＭＯＳドライバ回路ＰＩ４９ＦＣＴ３８０２の最大作動周波数は、１５６Ｍｈｚである。
【００４１】
図６を参照すると、Ｓａｎｔａ  Ｃｌａｒａ，  ＣａｌｉｆｏｒｎｉａのＩｎｔｅｇｒａｔｅｄ  Ｄｅｖｉｃｅ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｉｎｃ．から入手可能なモデルＮｏ．ＩＤＴ７４ＦＣＴ３８０７Ｄ／Ｅをもつ集積回路である、公知のＣＭＯＳクロックドライバ集積回路６０の例の回路図が示されている。示されるように、本クロックドライバ回路は、クロック信号を受信するための入力と、クロック信号を１０のデバイスに送るための１０の出力をもつ。製造会社から出版された仕様によると、上述のクロックドライバ回路の最大作動周波数は、１６６Ｍｈｚである。多くの用途において、１６６Ｍｈｚより高い作動周波数が望ましいことが多い。
【００４２】
図７は、本発明の実施形態によるクロックドライバ集積回路７０の回路図を示す。示されたクロックドライバ回路は、入力信号を受信するための入力インバータ７２と伝達ゲート７３、および多重出力信号を提供するための出力ドライバ７４ａ〜７４ｊを含む。入力信号と出力信号はシングルエンド信号だが、差動信号は集積回路内で出力ドライバ７４ａ〜７４ｊに伝達されることに留意されたい。図７に示すように、入力インバータ７２と伝達ゲート７３は、入力信号を差動信号に変換し、差動信号を出力ドライバ７４ａ〜７４ｊに提供する。さらに、各出力ドライバ７４ａ〜７４ｊは、未使用出力をもつため、各出力差動信号の一成分は伝達されない。本実施形態によると、クロックドライバ集積回路は、０．３５μｍＣＭＯＳプロセス技術を使用して、１Ｇｈｚの作動周波数を達成する。この性能レベルは、図６に示す従来のＣＭＯＳクロックドライバの最大性能レベルより著しく高い。本明細書の開示に関して、当技術分野の通常の技術を有する者は、図７で示す回路が、回路の周波数の性能をさらに強化する、０．２５、０．１８、０．０９μｍプロセスおよび／またはＧａＡｓ、ＢｉＣＭＯＳおよびＢＪＴなどの他の半導体技術を用いて実装されることを理解するだろう。
【００４３】
本発明の一実施形態において、多重差動ドライバは、集積回路内に実装される。本実施形態において、各差動ドライバの未使用出力は、個々のＧＮＤピンを介して、外部のグランド（例えば、システムグランド）に接続されてよい。しかし、各出力ドライバ回路に対して個々のＧＮＤピンをもつ用途においては、ピンの数の増加が、集積回路のサイズとコストを増加させるため、望ましくないかもしれない。
【００４４】
本発明の他の実施形態において、多重未使用出力は、集積回路のパッケージグランド面に一緒に接続されてよい。パッケージグランド面は、外部のグランド（例えば、システムグランド）に接続されるように定められた、一つまたはそれ以上のＧＮＤピンに接続される。言い換えれば、一つまたはそれ以上のＧＮＤピンは、出力ドライバ回路の全ての未使用出力により共用されてよい。この方法において、単一ＧＮＤピンは、幅広い出力インターフェースをサポートする。
【００４５】
出力ドライバ回路の未使用出力がパッケージグランド面に接続される集積回路パッケージ８４を、図８に示す。図に示されるように、多重結合ワイヤは、出力ドライバ回路の未使用出力に対応する結合パッドを、他の結合ワイヤを介してＧＮＤピン８２ａ〜８２ｅに接続される、グランド面８０に接続する。ＧＮＤピン８２ａ〜８２ｅは、信号伝達の目的に定められないが、グランドに接続されるように定められることに留意されたい。
【００４６】
本発明の他の実施形態において、出力ドライバ回路の未使用出力は、ダイ内またはチップパッケージ内の共通ノードに、共に接続されてよい。共通ノードは、未使用信号を終端するために、グランドノード、電圧源または所定の電圧のノードに接続される。
【００４７】
図９Ａを参照すると、本発明の実施形態による集積回路９０ａが概略的に示されている。集積回路９０ａは、例えば、中央演算処理装置（ＣＰＵ）コア、および／またはメモリコア（例えば、ＤＲＡＭコア）などのＣＭＯＳ論理回路を含んでよい、コア論理９４ａを含む。集積回路９０ａは、さらに、出力信号を提供するために出力ドライバ（または「出力パッド」）２０ａを含む。
【００４８】
図９Ａに示す実施形態によると、出力ドライバ２０ａは、入力２２ａを介して、コア論理９４ａからシングルエンド信号を受信する。図４Ａ〜４Ｂに示す回路を含んでよい出力ドライバ２０ａは、シングルエンド信号を差動信号に変換し、差動信号の成分の一つを、出力２４ａを介して出力信号として提供し、出力２４ｂとコンデンサ３４ａを介して、他の成分信号を終端する。
【００４９】
ある実施形態によると、出力２４ａは、出力信号を提供するように定められる、信号ピンに接続されてよいが、出力２４ｂは、システムグランドに接続されるように定められるＧＮＤピンに接続されてよい。他の実施形態において、出力２４ｂは、パッケージグランド面に接続されてよく、パッケージグランド面は、次に、システムグランドに接続されるように定められるＧＮＤピンに接続される。他の実施形態において、出力２４ｂは、他の技法を使用して終端されてよい。
【００５０】
好ましくは、出力ドライバ２０ａが、同じチップ電圧「ｖｖ」および同じチップグランド「ｇｇ」を共用することである。しかし、他の変形において、出力ドライバ２０ａは、同じチップ電圧「ｖｖ」または同じチップグランド「ｇｇ」を共用しても共用しなくてもよいことを理解するべきである。例えば、出力ドライバの一つは、第一チップ電圧ｖｖ１および第一チップグランドｇｇ１に接続されてよいが、出力ドライバの他の一つは、第二チップ電圧ｖｖ２およびチップグランドｇｇ１に接続されてよい。さらに、出力ドライバの一つは、第二チップ電圧ｖｖ２および第二チップグランドｇｇ２に接続されてよい。他の多くの変形は、本開示の利点を使用する当技術分野に精通しているものには明らかである。
【００５１】
図９Ｂは、本発明の他の実施形態による集積回路９０ｂを概略的に示す。集積回路９０ｂは、出力信号を提供する、コア論理９４ｂと出力ドライバ（または「出力パッド」）２０ｂを含む。図９Ｂに示す実施形態によると、ＣＭＯＳ論理回路および／または図４Ａ、図１２Ａ〜１２Ｇおよび図１３Ａに示すそれらに類似した回路を含んでよいコア論理９４ｂは、差動信号を出力ドライバ２０ｂに提供する。図４Ｂに示す回路を含んでよい、各出力ドライバ２０ｂは、出力２４ａを介して、出力信号として受信した差動信号の一成分を提供し、出力２４ｂとコンデンサ３４ａを介して、他の成分信号を終端する。図に示す実施形態において、出力ドライバ２０ｂは、図４Ｂに示す回路、例えば、入力２２ａに接続されたインバータと、入力２２ｂに接続される他のインバータとを含んでよい。
【００５２】
好ましくは、出力ドライバ２０ｂは、同じチップ電圧「ｖｖ」および同じチップグランド「ｇｇ」を共用する。しかし、他の変形において、出力ドライバ２０ｂは、同じチップ電圧「ｖｖ」または同じチップグランド「ｇｇ」を共用しても共用しなくてもよいことを理解するべきである。
【００５３】
図９Ｃは、本発明の実施形態による集積回路９０ｃを概略的に示す。集積回路９０ｃは、コア論理９４ｃと、入力信号を受信または出力信号を提供するための入力および出力（Ｉ／Ｏ）ドライバ（または「Ｉ／Ｏ」パッド」）２０ｃを含む。コア論理９４ｃは、ＣＭＯＳ論理回路および／または図４Ａ、図１２Ａ〜１２Ｇおよび図１３Ａに示すそれらに類似した回路を含んでよい。図９Ｃに示す実施形態によると、Ｉ／Ｏドライバ２０ｃは、外部の電源からシングルエンド信号を受信するための入力ドライバと、入力２２ａ〜２２ｂを介してコア論理９４から差動信号を受信するための差動信号ドライバを含む。Ｉ／Ｏドライバ２０ｃは、Ｉ／Ｏドライバ２０ｃが、入力モードか出力モードかを決定するコア論理９４からモード選択信号を受信するためのコントロール入力（図示せず）をさらに含んでよい。
【００５４】
出力モードにおいて、Ｉ／Ｏドライバ２０ｃは、図４Ｂに示す回路、例えば、入力２２ａに接続されるインバータと入力２２ｂに接続される他のインバータを含んでよく、これは、出力２４ａを介して出力信号として差動信号の成分信号の一つを提供し、出力２４ｂとコンデンサ３４ａを介して他の成分信号を終端する。Ｉ／Ｏドライバ２０ｃは、例えば、図４Ａに示す回路のように、ドライバが入力モードのとき、Ｉ／Ｏピンを介してシングルエンド信号を受信するための回路と、シングルエンド信号を、接続４４ａ〜４４ｂを介してコア論理９４ｃに提供されてよい差動信号に変換するための回路を含んでよい。
【００５５】
好ましくは、Ｉ／Ｏドライバ２０ｃは、同じチップ電圧「ｖｖ」と、同じチップグランド「ｇｇ」を共用する。しかし、他の変形において、Ｉ／Ｏドライバ２０ｃは、同じチップ電圧「ｖｖ」、または同じチップグランド「ｇｇ」を共有しても共有しなくてもよいことを理解するべきである。
【００５６】
図９Ｄは、コア論理９４ｄが、シングルエンド信号を、Ｉ／Ｏドライバ（または「Ｉ／Ｏパッド」）２０ｄに提供およびそこから受信することを除き、図９Ｃで示した実施形態に類似する、本発明の他の実施形態を示す。本実施形態において、Ｉ／Ｏドライバ２０ｄは、出力モードで、シングルエンド信号を差動信号に変換する回路と、入力モードで、信号をコア論理９４ｄに提供する回路を含んでよい。好ましくは、Ｉ／Ｏドライバ２０ｄは、同じチップ電圧「ｖｖ」と、同じチップグランド「ｇｇ」を共用する。しかし、他の変形において、Ｉ／Ｏドライバ２０ｄは、同じチップ電圧「ｖｖ」、または同じチップグランド「ｇｇ」を共有しても共有しなくてもよいことを理解するべきである。
【００５７】
本発明の原理は、様々な他のタイプの回路への実装に適用されてよい。例えば、本発明の実施形態によって実装されたリング発振器９５を、図１０に示す。リング発振器９５は、通常のリング発振器にみられる要素を含む。従来のリング発振器と異なり、リング発振器９５は、接続コンデンサを通して、パッケージグランドまたはシステムグランドに未使用信号を送るための電流経路を構成する、伝達ゲート１０１、インバータ１０３およびコンデンサ９９を含む。リング発振器９５の性能は、従来の設計より非常に優れ得る。ある変形において、本明細書で開示されたリング発振器は、高周波数クロックを必要とするコンピュータまたは他の電子デバイスに、クロックとして実装されてよい。
【００５８】
図１１Ａを参照して、本発明の実施形態により実装された水晶発振器９７を示す。水晶発振器９７は、通常の水晶発振器にみられる要素を含む。従来の水晶発振器と違い、水晶発振器９７は、接続コンデンサを通して、未使用信号を、系統またはパッケージグランドに送る電流経路（伝達ゲート１０１、インバータ１０３およびコンデンサ９９を含む）を含む。水晶発振器９７の性能は、従来の設計より非常に優れている。ある変形において、本明細書で開示された水晶発振器は、高周波数クロックを必要とするコンピュータまたは他の電子デバイスに、クロックとして実装されてよい。本発明の実施形態による、水晶発振器９７Ａの代替設計を、図１１Ｂに示す。
【００５９】
コンピュータネットワークシステムの実装において、本発明の差動出力ドライバの実施形態は、ネットワーク通信速度の向上および／または最大作動距離を向上することにより、ネットワークインターフェース（例えば、イーサネット（登録商標）アダプタ、ＤＳＬモジュール等）の性能を強化するために使用されてよい。ここで、図１４を参照して、本発明の実施形態にしたがう、高速直列バスシステム１４０（イーサネット（登録商標）またはＤＳＬなど）を示す。バスシステムは、ホストデバイス１４１、制御装置１４２、送信機１４４および受信器１４６を含む。図示された実施形態において、送信機１４４は、制御装置１４２から信号を受信し、差動信号を発し、バスに一成分信号を提供する。本発明の実施形態において、差動信号の他の成分は、接続コンデンサを介して終端される。図１４の直列バスの利点は、送信機１４４の出力周波数が非常に高くあり得ることである。０．３５μｍＴＴＬ−ＣＭＯＳまたは類似した技術を使用して実装した場合、出力周波数は、１ＧＨｚ以上であってよい。さらに、送信機１４４の出力電力は、３Ｖ以上であってよい。３Ｖ以上の出力電力は、低電力の出力電圧により可能な距離より非常に長い距離を、信号が信号線により送られることを可能にする。
【００６０】
図１５を参照すると、本発明の実施形態により実装された高速無線通信デバイス１５０が示されている。無線通信デバイスは、ホストデバイス１５１、制御装置１５２、送信機１５４、受信器１５６およびアンテナ１５９を含む。図に示された実施形態において、送信機１５４は、制御装置１５２から差動信号を受信し、アンテナ１５９に成分信号の一つを提供し、他を終端する。本発明の実施形態において、差動信号の他の成分は、コンデンサを介して終端される。図１５の無線デバイスの利点は、現在、高速無線通信システムで使用されているＧａＡｓなどのより高価な技術と反対に、送信機１５４の出力周波数および電力増幅器１５８が、低コストのＴＴＬ−ＣＭＯＳ技術を用いて実装されてよい。
【００６１】
ここで、本発明の他の側面を参照する。本発明の本側面において、「電圧モード」差動標準セルは、集積回路の論理コアの少なくとも一部を実装するために使用され、これにより超高速が達成できる。例えば、図４Ａの第二ステージ４２０と図９Ａ〜９Ｄのコア論理回路９０ａ〜９０ｄは、本発明の「電圧モード」差動標準セルを含んでよい。「電圧モード」差動標準セルは、本仕様で説明された高速ドライバ回路と別に実装されてよい。本発明の一側面にしたがうある「電圧モード」差動標準セルを、図１２Ａ〜１２Ｇに示す。以下の表１は、これらの図の説明を要約したものである。簡潔化のため、「電圧モード差動標準セル」は、本明細書において、しばしば、「差動標準セル」、「差動セル」および／または「差動回路」のように適用される。
【００６２】
【表１】
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本発明の実施形態によると、差動標準セルは、一つが論理機能を実行するための、そしてもう一つが論理的に相補的な機能を実行するための、論理的な相補的回路のペアを、少なくとも部分的に含む。例えば、図１２Ａに示す差動ＮＡＮＤセルを考える。差動ＮＡＮＤセルは、出力値ＯＵＴを作成するために、入力ＡとＢに、ＮＡＮＤ操作を実行するためのＮＡＮＤゲートを含む。差動ＮＡＮＤセルは、さらに、ＯＵＴの反転である出力値ＯＵＴ＿バーを作成するために、入力Ａ＿バーとＢ＿バーに、ＮＯＲ操作を実行するためのＮＯＲゲートを含む。好ましくは、差動セルが、同じチップ電圧「ｖｖ」と同じチップグランド「ｇｇ」を共用する。しかし、他の変形において、差動セルは同じチップ電圧「ｖｖ」、または同じチップグランド「ｇｇ」を共用しても共用しなくてもよいことを理解するべきである。
【００６３】
本発明の実施形態によると、差動標準セルは、集積回路設計の構成単位または「基本セル」と考えられ、これらは、集積回路を生産するための自動電子設計プロセスで使用されてよい。本発明の一側面による、ＩＣ設計プロセス１６１を示すフローチャートを、図２０に示す。本フローチャートに関して説明されるプロセス１６１は、ＣＡＤ（コンピュータ自動設計）環境で、コンピュータシステム内に実装される。プロセス１６１内で、回路設計者は、Ｖｅｒｉｌｏｇなどのハードウェア記述言語で、回路のハイレベル記述１６２を最初に作成する。
【００６４】
コンピュータ実装されたコンパイラプログラム１６５は、このハイレベル記述１６２を処理し、論理成分の詳細リストとこれらの成分間の内部連結をハイレベル記述から作成する。このリストは、「ネットリスト」１６６と呼ばれる。ネットリスト１６６の成分は、完全加算器、ＮＡＮＤゲート、ＮＯＲゲート、ＸＯＲゲート、ラッチおよびＤフリップフロップ等の基本セルを含むことができる。本発明の実施形態によると、ネットリスト１６６は、基本セルとして、図１２Ａ〜１２Ｇを参照にした上述のセルなどの差動標準セルを含む。
【００６５】
ハイレベル記述の処理において、コンパイラプログラム１６５は、技術的に独立している一般基本セルのネットリストを最初に作成してよい。本発明の一実施形態において、コンパイラ１６５は、次に、差動標準セルを含むネットリスト１６６を作成するために、差動標準セルライブラリ１６４および／または他のセルライブラリ１６３を本一般ネットリストに適用してよい。例えば、一般ネットリストが、ＮＡＮＤゲートを含む場合、コンパイラ１６５は、ＮＡＮＤゲートとＮＯＲゲートを含むネットリストを作成するために、差動ＮＡＮＤセルをＮＡＮＤゲートにマッピングさせてよい。
【００６６】
ネットリスト１６６は、しかし、回路の物理的設計に関する、いかなる情報をも含まない。例えば、ネットリスト１６６は、セルが回路基板またはシリコンチップのどこに配置されるか、また内部連結がどこを走っているかを特定しない。この物理的設計情報を特定するのは、コンピュータ制御された配置−経路プロセス１６７の機能である。
【００６７】
配置−経路プロセス１６７は、最初に、各セルの位置を回路基板またはシリコンチップ上に与えることである。位置は、一般的に、ワイヤ長、回路速度、電力消費量、および／または他の規準などのある特定の目的を最適化するために選択され、セルが、回路基板またはシリコンチップに均一に分布し、セルが、互いに重複しない条件に基づく。配置−経路プロセス１６７は、セルのピンを一緒に接続するための配置情報に基づく、ワイヤ配置も作成する。配置−経路プロセス１６７の出力は、回路の製造に必要な最終的な配置データベースを作成するために使用されるセル配置データ構造とワイヤ配置データ構造を含む。設計の配置とワイヤ配置データ構造は、しばしば、「レイアウト」１６８とみなされる。レイアウト１６８は、トランジスタ、ルーティングリソース等を使用する、集積回路の物理的様態作成のためのテンプレートと見なされてよい。
【００６８】
追加ゲートが必要なため、本発明の差動標準セルを含む回路は、差動標準セルを使用しない類似した論理機能を実装する回路より、ダイの領域をより必要とすることが予想される。本発明の実施形態による、代表的な差動半加算器回路１６０を図１６Ａに示す。半加算器回路１６０は、ＰとＱを受信するための二つの入力と、ＰとＱの相補信号（Ｐ＿ｂとＱ＿ｂにより表される）を受信するための二つの入力を含むことに留意されたい。半加算器回路１６０は、さらに、Ｃｏｕｔを提供するための出力と、Ｃｏｕｔの相補信号または反転信号（Ｃｏｕｔ＿ｂにより表される）を提供するための他の出力を含む。回路１６０は、差動ＮＡＮＤセル１７２、差動ＸＯＲセル１７４と差動ＮＯＴセル１７６を用いて実装されてよい。回路１６０の一部は、Ｃ＿ｏｕｔの反転信号を作成するのに使用され、これは、論理的に、Ｃ＿ｏｕｔ作成する役割である部分と相補的であることに留意する。図１６Ａにおいて、回路の一部分のＮＡＮＤゲート、ＸＯＲゲートおよびＮＯＴゲートは、それぞれ、回路の相補的部分のＮＯＲゲート、ＸＮＯＲゲートおよびＮＯＴゲートと対称的となっている。
【００６９】
従来の半加算器回路１６１を、図１６Ｂに示す。従来の半加算器設計は、ＮＡＮＤゲート１７３、ＸＯＲゲート１７５およびＮＯＴゲート１７７を含む。本発明の実施形態において、半加算器回路１６０は、ＮＡＮＤゲート１７３、ＸＯＲゲート１７５およびＮＯＴゲート１７７を、それぞれ、差動ＮＡＮＤセル１７２、差動ＸＯＲセル１７４および差動ＮＯＴセル１７６で置換え、回路１６０の入力を、入力Ｐ、Ｑ、Ｐ＿ｂとＱ＿ｂに適切に接続することにより、作成されてよい。
【００７０】
本発明の実施形態による、代表的な差動４：１マルチプレクサ回路１７０を、図１７Ａに示す。マルチプレクサ回路１７０は、データを受信するための一セットの入力とデータの相補値を受信するための別の一セットの入力を含む。さらに、マルチプレクサ回路１７０は、出力値とその相補値を提供するための二つの出力を含む。回路１７０は、５差動ＮＡＮＤセル１８２，１８４と差動ＮＯＴセル１８６を用いて実装されてよい。回路１７０の一部は、「ｏｕｔ＿ｂ」を作成するために使用され、これは、論理的に、「ｏｕｔ」を作成する役割である部分と相補的であることに留意されたい。
【００７１】
従来の４：１マルチプレクサ回路１７１を、図１７Ｂに示す。従来の４：１マルチプレクサ回路は、ＮＡＮＤゲート１８３、１８５、およびＮＯＴゲート１８７を含むことに留意されたい。本発明の実施形態によると、マルチプレクサ回路１７０は、ＮＡＮＤゲート１８３、１８５、およびＮＯＴゲート１８７を、それぞれ、差動ＮＡＮＤセル１８２、１８４、および差動ＮＯＴセル１８６で置換え、回路１７０の入力を適切に接続することにより、作成されてよい。
【００７２】
本発明の実施形態による、代表的な差動ステートマシンを図２６Ａに示す。特に、３分割カウンタ回路２６０を示す。カウンタ回路２６０は、二つの差動Ｄフリップフロップセル２６２ａ〜２６２ｂ、二つの差動ＮＯＲセル２６４ａ〜２６４ｂ、および二つの差動ＮＯＴセル２６６ａ〜２６６ｂにより実装される。非差動３分割カウンタ回路２７０を、例示目的のため、図２７に示す。非差動３分割カウンタ回路２７０の設計は、比較的簡単である。一方、差動３分割カウンタ回路２６０は、非差動カウンタ回路より非常に複雑である。３分割カウンタ回路２６０のような、差動ステートマシンの実装方法は、以下でさらに説明する。
【００７３】
図１２Ａの差動ＮＡＮＤセルの代表的なトランジスタレベルの実装を示す図を、図１９に示す。図１２Ｂの差動ＮＯＲセルの代表的なトランジスタレベルの実装を示す図を、図１８に示す。代表的な３入力差動ＮＡＮＤセルのトランジスタレベルの概略図を、図２１に示す。代表的な３入力差動ＮＯＲセルのトランジスタレベルの概略図を、図２２に示す。代表的な２入力差動ＸＯＲセルのトランジスタレベルの概略図を、図２３に示す。代表的な２入力差動ＸＮＯＲセルのトランジスタレベルの概略図を、図２４に示す。代表的な２入力「電圧モード」差動比較器のトランジスタレベルの概略図を、図１３Ａに示す。これらの実装図は、例示目的のためにのみ示される。本明細書の開示の利点を使用する当技術分野の通常の技術を有する者は、デジタル論理回路、アナログ回路および混合信号回路などの他の差動セルタイプも、実装されてよいことを理解する。「電圧モード」差動セルなどは、本明細書に明確に示され、説明されていないが、本発明の範囲内であると考えられる。本開示に関して、当技術分野に精通した者は、差動標準セルが、様々な異なる方法で実装されてよいことを理解するだろう。本明細書にて開示された利点を使用する当技術分野の通常の技術を有する者は、市場の多くの論理回路が、本明細書で説明された差動セルを用いて再構築されてよいが、相補的回路が全体の回路の性能を向上するために提供されることを理解するだろう。本明細書で説明された差動回路は、集積回路の多様な部分の実装に使用され、差動回路の用途は、第二ステージ４２０またはコア論理９０ａ〜９０ｄに制限されるものではないことを理解するべきである。
【００７４】
本発明のさらなる他の側面を示す。本発明の本側面で、高速回路の設計方法を提供する。本発明の本側面の一実施形態によるフローチャート２５０を、図２５に示す。示すように、ステップ２５２で、回路の機能レベルまたは論理レベルの回路図を提供する。回路は、デジタル論理回路、アナログ回路または混合信号回路であってよい。次に、ステップ２５４で、回路の回路図をトランジスタレベルに変換する。次に、ステップ２５６で、相補的回路が設計され、トランジスタレベルの回路図に追加される。一実施形態において、この相補的回路は、第一回路の論理機能と相補的である論理機能を実行し、第一回路と同数のノードをもつ。さらに、相補的回路のノードは、第一回路の対応するノードと相補的である。さらに、第一回路の各ノードの立上り／立下り時間は、相補的回路の対応するノードの立下り／立上り時間と整合する。相補的回路のある特定のノード間のトレース長は、第一回路の対応するノード間のトレース長に整合する必要があるかもしれない。第一回路の適切なノードでの引上げおよび引下げ電流は、ノイズを抑えるために、相補的回路の対応するノードの電流と整合する必要があるかもしれない。結果として生じる回路設計は、本明細書において、第一回路が作動できるクロック速度より非常に高いクロック速度で作動可能である、「電圧モード差動回路」として表される。ステップ２５８で、結果として生じるトランジスタレベルの回路図は、本来のトランジスタレベルの回路図より２倍のトランジスタを含んでよいが、これは、差動論理、差動アナログまたは差動混合信号回路図に変換される。
【００７５】
本開示の利点を使用する当技術分野の技術者は、本発明の本側面において、「電圧モード」差動回路の設計方法は、多くのデジタル論理回路（例えば、ＣＭＯＳ回路）、アナログ回路および／または混合信号回路の設計に適用されることに留意するべきである。
【００７６】
図１２Ａの差動ＮＡＮＤセルの設計を、図２５の設計方法の図として考える。最初に、ＮＡＮＤゲート１９２は、トランジスタレベル（図１９）で提供される。第二回路、ＮＯＲゲート１９４が、次に作成される。ＮＯＲゲート１９４は、ＮＡＮＤゲート１９２と同数のトランジスタを用いて実装されることに留意されたい。さらに、ＮＯＲゲート１９４は、ＮＡＮＤゲート１９２と同数のノードを用いて実装されることに留意されたい。さらに、ＮＡＮＤゲート１９２は、Ｎ１、Ｎ２およびＮ３の３つのノードをもつ一方、ＮＯＲゲート１９４は、Ｎ１’、Ｎ２’およびＮ３’の３つのノードをもつ。本発明の実施形態によると、ＮＡＮＤゲート１９２のノードが、ステート（例えば、論理０から論理１）を転換するごとに、ＮＯＲゲート１９４の対応するノードもステートを転換するはずである。例えば、入力Ａが０のときに、入力Ｂが０から１に転換すると、トランジスタＭ５は、出力信号ＯＵＴを１から０に変えるために作動する。対応して、トランジスタＭ３は、出力信号ＯＵＴ＿ｂを０から１に変える。ＮＡＮＤゲート１９２の各ノードでの立上り／立下り時間は、ＮＯＲゲート１９４の対応する各ノードの立下がり／立上り時間と整合するはずである。ＮＡＮＤゲート１９２の各ノードでの引上げおよび引下げ電流は、ＮＯＲゲート１９４の対応する各ノードの引下げおよび引上げ電流と整合するはずである。最後に、ＮＡＮＤゲート１９２のノード間のトレース長は、ＮＯＲゲート１９４の対応するノード間のトレース長と整合するはずである。本明細書で開示された設計方法により設計された差動回路は、ＮＯＲゲート１９４なしで実装された場合のＮＡＮＤゲート１９２のような非差動回路に対して優れた性能をもつ。
【００７７】
図２５の設計方法の他の例示として、比較器回路１３０ａ〜１３０ｂを含む図１３Ａの差動比較器セル１３０の設計を考える。最初に、比較器回路１３０ａは、トランジスタレベル（図１３Ｂ）で提供される。第二比較器回路１３０ｂが次に作成される。第一比較器回路１３０ａは、第二比較器回路１３０ｂと同数のトランジスタを用いて実装されることに留意されたい。さらに、第二比較器回路１３０ｂは、第一比較器回路１３０ａと同数のノードを用いて実装されることに留意されたい。さらに、第一比較器回路１３０ａは、Ｎ４、Ｎ５およびＮ６の三つのノードをもつ一方、第二比較器回路１３０ｂは、Ｎ４’、Ｎ５’およびＮ６’の三つのノードをもつことに留意されたい。本発明の実施形態によると、第一比較器回路１３０ａのノードでの電圧レベルのように、第二比較器回路１３０ｂの対応するノードでの電圧レベルは、反対方向に、適切に変動する。第一比較器回路１３０ａの各ノードでの立上り／立下り時間は、第二比較器回路１３０ｂの対応する各ノードの立下り／立上り時間と整合するはずである。第一比較器回路１３０ａの各ノードでの引上げおよび引下げ電流は、第二比較器回路１３０ｂの対応する各ノードの引下げおよび引上げ電流と整合するはずである。最後に、第一比較器回路１３０ａのノード間のトレース長は、第二比較器回路１３０ｂの対応するノード間のトレース長と整合するはずである。本明細書で開示された設計方法により設計された差動回路は、第二比較器回路１３０ｂなしで実装された場合の第一比較器回路１３０ａのような非差動回路に対して優れた性能をもつ。
【００７８】
ここで、本発明の本側面の一実施形態による、差動ステートマシン設計フローチャート２８０を示す図２８を参照する。図示されるように、ステップ２８２で、ステートマシンの機能レベルまたは論理レベルの回路図が提供される。例として、二つの非差動Ｄ−フリップフロップセル２７２ａ〜２７２ｂ、二つの非差動ＮＯＲセル２７４ａ〜２７４ｂおよび非差動ＮＯＴセル２７６により実装された、３分割カウンタ回路２７０（図２７）を考える。
【００７９】
ステップ２８４で、非差動設計の非差動セルは、差動セルにより置換えられる。この例において、回路２７０の非差動セルは、二つのＤ−フリップフロップセル２６２ａ〜２６２ｂ、二つの差動ＮＯＲセル２６４ａ〜２６４ｂおよび差動ＮＯＴセル２６６ａにより置換えられる。結果として生じる回路は、４つのＤ−フリップフロップセルをもち、よって、ステートマシンンは、４つの状態変数をもち、合計１６の状態をもつことに留意する。さらに、各差動Ｄ−フリップフロップセルは、互いに相補的である二つのＤ−フリップフロップを含む。つまり、以下の４つの状態のみが、ステートマシンの有効な状態である。（Ｑ１，Ｑ１ｂ，Ｑ０，Ｑ０ｂ）＝（０，１，０，１）；（Ｑ１，Ｑ１ｂ，Ｑ０，Ｑ０ｂ）＝（０，１，１，０）；（Ｑ１，Ｑ１ｂ，Ｑ０，Ｑ０ｂ）＝（１，０，０，１）；および（Ｑ１，Ｑ１ｂ，Ｑ０，Ｑ０ｂ）＝（１，０，１，０）。他の状態は、無効の状態である。
【００８０】
ステップ２８６で、ステートマシンの真理表を構成する。この例において、図２７Ｂの真理表が作成される。ステップ２８８で、ステートマシンの状態入力式を得る。代表的な状態入力式を、図２７Ｃに示す。次に、ステップ２９０で、追加差動セルＣが必須として追加され、差動セル中の内部連結が、差動設計を作成するための状態式から得られる。この例において、差動ＮＯＴセル２６６ｂが、追加され、３分割回路２７０が、状態入力式にしたがって、内部連結差動セルにより作成される。
【００８１】
本開示の利点を使用する当技術分野の通常の技術を有する者は、図２８で要約された設計方法は、電子設計自動ソフトウェアにより実行され、ある特定のステップは、そのようなソフトウェアにより含まれるか、または除かれてよい。
【００８２】
ここで、本発明の実施形態による、集積回路３００を概略的に示す図２９を参照する。集積回路３００は、例えば、中央演算処理装置（ＣＰＵ）コアおよび／またはメモリコア（例えば、ＤＲＡＭコア）などのＣＭＯＳ論理回路を含んでよい、コア論理３０２を含む。集積回路３００は、出力信号を提供するための差動プレドライバ３０４と出力ドライバ（または「出力パッド」）３０６をさらに含む。
【００８３】
図２９に示す実施形態によると、差動プレドライバ３０４は、入力２２ａを介してコア論理３０２からシングルエンド信号を受信する。差動プレドライバ３０４は、本明細書で説明された本発明の実施形態により構成された回路を含んでよく、これは、シングルエンド信号を差動信号に変換し、差動信号を出力ドライバ３０６に提供する。出力ドライバ３０６は、ＨＳＴＬ、ＴＴＬ、ＬＶＤＳ、ＬＶＰＥＣＬ等の従来の差動技術を使用して設計された、従来の差動ドライバであってよい。他の実施形態において、出力ドライバ３０６は、図４Ｂのインバータ４３２ａ〜ｂなどの二つのインバータ回路を含んでよい。
【００８４】
ここで、図３０を参照に、本発明のさらに他の実施形態による集積回路３０８を示す。集積回路３０８は、差動コア論理３１０を含み、これは、例えば、図２４のプロセスにより設計された電圧モード差動論理回路を含んでよい。集積回路３０８は、出力信号を提供するための出力ドライバ３０６をさらに含む。
【００８５】
図３０に示す実施形態によると、差動コア論理３１０は、出力ドライバ３０６に提供される差動信号を発生させる。上述のように、出力ドライバ３０６は、ＨＳＴＬ、ＴＴＬ、ＬＶＤＳ、ＬＶＰＥＣＬ等の従来の差動技術を使用して設計された、従来の差動ドライバであってよい。他の実施形態において、出力ドライバ３０６は、単に図４Ｂのインバータ４３２ａ〜ｂなどの二つのインバータ回路であってよい。
【００８６】
ある実施形態において、出力ドライバ３０６は、従来の差動Ｉ／Ｏドライバであってよく、差動コア論理３１０は、シングルエンド入力または差動入力を受け入れてよい。本開示の利点を使用する当技術分野の通常の技術を有する者は、他の変形が可能であり、これらの全ては本発明の範囲内であることを理解するだろう。
【００８７】
以上、本発明の実施形態を開示した。本発明の具体的な実施形態の先の説明は、図および説明の目的で示される。実施形態は、本発明の原則およびその実際の用途を最もよく説明するために選択および説明されたものであり、これにより、当技術分野の他の技術者が、本発明を最も良く利用できるようになる。これらの実施形態は全てを網羅しているわけではなく、また本発明を開示された厳密な形に制限するものでもない。本明細書に説明された発明内容から逸脱しない範囲で、本開示の利点を使用する当技術分野に精通する者により、多様な修正が行われてもよい。場合によって、周知の構造およびデバイスは、本発明の側面を不明確にするのを避けるため、詳細に図示し説明していない。例えば、本発明の様々な実施形態で示されているデカッップリングコンデンサ（基板上、チップ上、または基板およびチップ上双方のデカップリングコンデンサを含む）は、図示されていない。前記の例証ではなく、請求項により本発明の独占的権利を定義する。
【００８８】
さらに、本仕様（請求項を含む）を通して、文脈上必要な場合以外、用語「備える」、およびその変形である「備え」などは、記述された要素または要素のグループを含むが、いかなる他の要素または要素のグループを除外しないことを理解する。用語「含む」、およびその変形である「含み」などは、記述された要素または要素のグループを含むが、いかなる他の要素または要素のグループを除外しないことを理解する。用語「手段」および「ステップ」を含まない請求項は、３５Ｕ．Ｓ．Ｃ、セクション１１２、第６項に基づいて解釈されるものではない。
【図面の簡単な説明】
【００８９】
【図１】図１は、差動ドライバを示す。
【図２】図２は、本発明の実施形態の重要要素である差動ドライバを使用する出力回路を示す。
【図３Ａ】図３Ａ〜３Ｆは、本発明の多様な実施形態を示す。
【図３Ｂ】図３Ａ〜３Ｆは、本発明の多様な実施形態を示す。
【図３Ｃ】図３Ａ〜３Ｆは、本発明の多様な実施形態を示す。
【図３Ｄ】図３Ａ〜３Ｆは、本発明の多様な実施形態を示す。
【図３Ｅ】図３Ａ〜３Ｆは、本発明の多様な実施形態を示す。
【図３Ｆ】図３Ａ〜３Ｆは、本発明の多様な実施形態を示す。
【図４Ａ】図４Ａ〜４Ｄは、本発明の実施形態による、代表的な回路の実装を示す。
【図４Ｂ】図４Ａ〜４Ｄは、本発明の実施形態による、代表的な回路の実装を示す。
【図４Ｃ】図４Ａ〜４Ｄは、本発明の実施形態による、代表的な回路の実装を示す。
【図４Ｄ】図４Ａ〜４Ｄは、本発明の実施形態による、代表的な回路の実装を示す。
【図５】図５は、図４Ａ〜４Ｂの出力インターフェース設計のシュミュレーション結果を示す。
【図６】図６は、公知のクロックドライバ回路の回路図を示す。
【図７】図７は、本発明の実施形態のクロックドライバ回路の回路図を示す。
【図８】図８は、本発明の実施形態において、差動ドライバの未使用出力が共通グランド面に接続される、集積回路パッケージを示す。
【図９Ａ】図９Ａ〜９Ｄは、本発明の実施形態の集積回路を示す。
【図９Ｂ】図９Ａ〜９Ｄは、本発明の実施形態の集積回路を示す。
【図９Ｃ】図９Ａ〜９Ｄは、本発明の実施形態の集積回路を示す。
【図９Ｄ】図９Ａ〜９Ｄは、本発明の実施形態の集積回路を示す。
【図１０】図１０は、本発明の実施形態により実装された、リング発振器回路を示す。
【図１１Ａ】図１１Ａは、本発明の実施形態により実装された、水晶発振器回路を示す。
【図１１Ｂ】図１１Ｂは、本発明の他の実施形態により実装された、水晶発振器回路を示す。
【図１２Ａ】図１２Ａ〜１２Ｇは、本発明の実施形態による、代表的な差動標準セルを示す。
【図１２Ｂ】図１２Ａ〜１２Ｇは、本発明の実施形態による、代表的な差動標準セルを示す。
【図１２Ｃ】図１２Ａ〜１２Ｇは、本発明の実施形態による、代表的な差動標準セルを示す。
【図１２Ｄ】図１２Ａ〜１２Ｇは、本発明の実施形態による、代表的な差動標準セルを示す。
【図１２Ｅ】図１２Ａ〜１２Ｇは、本発明の実施形態による、代表的な差動標準セルを示す。
【図１２Ｆ】図１２Ａ〜１２Ｇは、本発明の実施形態による、代表的な差動標準セルを示す。
【図１２Ｇ】図１２Ａ〜１２Ｇは、本発明の実施形態による、代表的な差動標準セルを示す。
【図１３Ａ】図１３Ａは、本発明の実施形態による、他の例の出力ドライバ回路の実装に使用されてよい、電圧モード差動比較器を示す。
【図１３Ｂ】図１３Ｂは、当技術分野では既知の比較器回路を示す。
【図１４】図１４は、本発明の実施形態により実装された、高速直列バスシステムを示す。
【図１５】図１５は、本発明の実施形態により実装された、高速無線通信システムを示す。
【図１６Ａ】図１６Ａは、本発明の実施形態により実装された、代表的な半加算器回路を示す。
【図１６Ｂ】図１６Ｂは、当技術分野では既知の半加算器回路を示す。
【図１７Ａ】図１７Ａは、本発明の実施形態により実装された、代表的な４：１マルチプレクサ回路を示す。
【図１７Ｂ】図１７Ｂは、当技術分野では既知の４：１マルチプレクサ回路を示す。
【図１８】図１８は、図１２Ｂの差動ＮＯＲゲート実装の代表的なトランジスタレベルを示す図である。
【図１９】図１９は、図１２Ａの差動ＮＡＮＤゲート実装の代表的なトランジスタレベルを示す図である。
【図２０】図２０は、本発明の一側面による、代表的なＩＣ設計プロセスを示す、フローチャートである。
【図２１】図２１は、本発明の実施形態による、代表的な３入力電圧モード差動ＮＡＮＤセルのトランジスタレベルの回路図を示す。
【図２２】図２２は、本発明の実施形態による、代表的な３入力電圧モード差動ＮＯＲセルのトランジスタレベルの回路図を示す。
【図２３】図２３は、本発明の実施形態による、代表的な２入力電圧モード差動ＸＯＲセルのトランジスタレベルの回路図を示す。
【図２４】図２４は、本発明の実施形態による、代表的な２入力電圧モード差動ＸＮＯＲセルのトランジスタレベルの回路図を示す。
【図２５】図２５は、本発明の側面の一実施形態による、高速回路設計方法のフローチャートを示す。
【図２６Ａ】図２６Ａは、本発明の実施形態により実装された、代表的な３分割カウンタ回路を示す。
【図２６Ｂ】図２６Ｂは、図２６Ａの３分割カウンタ回路の真理値表を示す。
【図２６Ｃ】図２６Ｃは、図２６Ａの３分割カウンタ回路の入力式を示す。
【図２７】図２７は、当技術分野では既知の３分割カウンタ回路を示す。
【図２８】図２８は、本発明の他の側面による、高速回路設計方法のフローチャートを示す。
【図２９】図２９は、本発明の他の実施形態による、集積回路を示す。
【図３０】図３０は、本発明のさらに他の実施形態による、集積回路を示す。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
2008506311.tif 000007
【図３Ｃ】
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【図３Ｄ】
2008506311.tif 000009
【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
2008506311.tif 000020
【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
2008506311.tif 000023
【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
2008506311.tif 000027
【図１２Ｂ】
2008506311.tif 000028
【図１２Ｃ】
2008506311.tif 000029
【図１２Ｄ】
2008506311.tif 000030
【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【国際調査報告】
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