(57)【要約】  本発明は、インターフェース関連の機能を処理する少なくとも１つの制御ユニット（８．１、８．２、８．３）を備える、少なくとも２つのデータバス間でデータを交換するための装置と、対応する方法とに関する。本発明は、少なくとも２つのデータバス（２．１、２．２、２．３）間でインターフェース関連機能を同時に実行する、再構成可能なハードウェアユニットの形態で具現化された少なくとも２つの制御ユニット（８．１、８．２、８．３）を提供することを特徴とし、このインターフェース関連機能が、メッセージ経路選択機能、信号経路選択機能、信号抽出機能、プロトコル変換機能、ネットワーク管理機能、診断機能、及び／又は機能管理機能を含むことを特徴とする。他の実施形態では、各々のデータバスに対して制御ユニットを提供できる。
2008506204.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つのデータバス（２．１、２．２、２．３）の間でデータを交換するための装置であって、
前記データバス間でメッセージを受信及び送信するためのバスプロトコルを処理し、内部にそれぞれのデータバス（２．１、２．２、２．３）からの前記メッセージ又はデータを格納する内部メモリを有する、それぞれのバスに対応するバスコントローラ（５．１、５．２、５．３）と、
一方のデータバスから他方のデータバスに、及びその逆に、信号経路選択機能及び／又はプロトコル変換機能を実行するために、前記受信したメッセージを制御ユニット（８．１、８．２、８．３）に渡す、それぞれのバスに対応するバス管理ユニット（６．１、６．２、６．３）とを有する装置において、
それぞれの制御ユニット（８．１、８．２、８．３）が、並列に接続された他の制御ユニットのうちの１つと並列で経時的に、前記信号経路選択機能及び／又は前記プロトコル変換機能を前記データバス（２．１、２．２、２．３）の間で処理するハードウェアユニットとして具現化され、前記制御ユニット（８．１、８．２、８．３）が１つ以上の再構成可能なハードウェアユニットとして具現化されることを特徴とする装置。
【請求項２】
前記制御ユニット（８．１、８．２、８．３）は、少なくとも２つのデータバス（２．１、２．２、２．３）の間でデータを交換するための前記インターフェース関連機能を同時に処理し、制御ユニット（８．１、８．２、８．３）の個数が、データを相互に交換するデータバス（２．１、２．２、２．３）の個数と一致することを特徴とする請求項１に記載の装置。
【請求項３】
前記装置（１）の一部分はＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）として具現化され、前記制御ユニット（８．１、８．２、８．３）が共通のＦＰＧＡ上に配置されるか、少なくとも２つのＦＰＧＡ上に別々に配置されることを特徴とする請求項１に記載の装置。
【請求項４】
少なくとも１つの経路選択メモリ（９．１、９．２、９．３）が、少なくとも１つのデータバス（２．１、２．２、２．３）に割り当てられ、この経路選択メモリには、前記インターフェース関連機能を処理するために、前記少なくとも１つの制御ユニット（８．１、８．２、８．３）によって要求される、前記割り当てられたデータバス（２．１、２．２、２．３）の前記インターフェース関連機能に関する情報が格納されることを特徴とする請求項１〜３のいずれか一項に記載の装置。
【請求項５】
少なくとも１つの構成メモリ（７．１、７．２、７．３）が、前記データバス（２．１、２．２、２．３）のうちの１つにそれぞれ割り当てられるバス制御回路（５．１、５．２、５．３）の構成データを含むことを特徴とする請求項１〜４のいずれか一項に記載の装置。
【請求項６】
少なくとも１つのバス管理ユニット（６．１、６．２、６．３）が、構成ユニットとＲｘ／Ｔｘハンドラとを有することを特徴とする請求項１〜５のいずれか一項に記載の装置。
【請求項７】
前記データバス（２．１、２．２、２．３）が、ＣＡＮ、ＬＩＮ、ＦＬＥＸＲＡＹ、ＭＯＳＴ、ＦＩＲＥＷＩＲＥ、ＲＳ２３２、ＵＳＢ、及び／又はＳ−ＡＴＡであることを特徴とする請求項１〜６のいずれか一項に記載の装置。
【請求項８】
少なくとも２つのデータバス（２．１、２．２）の間でデータを交換するための方法であって、
前記データバス（２．１、２．２）間でメッセージを受信及び送信するステップと、
前記それぞれのデータバス（２．１、２．２、２．３）から受信した前記メッセージ又はデータを内部メモリに格納し、一方のデータバスから他方のデータバスに、及びその逆に、信号経路選択機能及び／又はプロトコル変換機能を実行するために、前記受信したメッセージを制御ユニット（８．１、８．２、８．３）に渡すステップと、を含む方法において、
前記データバス（２．１、２．２、２．３）の間での前記信号経路選択機能及び／又は前記プロトコル変換機能が、並列に接続される他の制御ユニットのうちの１つと並列に経時的に処理されること、前記制御ユニット（８．１、８．２、８．３）の前記ハードウェアは、ハードウェア記述言語によって構成される１つ以上の再構成可能なハードウェアユニットとして具現化され、そのハードウェアは、信号経路選択機能及び／又はプロトコル変換機能を備えた更なる制御ユニット（８．１、８．２、８．３）が追加されるように構成されることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１の前段に記載の、少なくとも２つのデータバス間でデータを交換するための装置と、その方法に関する。
【背景技術】
【０００２】
公知の車両用制御ユニットは、制御ユニットの主要な制御機能及びゲートウェイ機能範囲、即ち、データ交換を行うために必要とされるインターフェース関連の機能、を両方とも実行するマイクロコントローラを備えている。このため、通常マイクロコントローラは割込み動作及びそれ以降の全ての機能範囲を順次処理するので、割込みが発生すると、マイクロコントローラの計算能力に負担がかかるのが一般的である。
【０００３】
特許文献１では、自動車で使用されるデータ処理支援電子制御システムの演算処理装置を開示する。この演算処理装置は、その機能構造内に、スケーラブルな演算器と、少なくとも２つの通信インターフェースを備えた車両用通信インターフェースユニットと、通信コプロセッサとを独立した構成部品として搭載する。
【０００４】
通信コプロセッサは、スケーラブルな演算器と車両通信インターフェースユニットとの間に接続されており、その役割は、スケーラブルな演算器と車両通信インターフェースユニットとの間のデータ通信プロセスを実行すること、及び車両通信インターフェースユニットの通信インターフェース間の直接的な通信を処理することである。
【０００５】
特許文献２では、ハウジング、電源、及び接続用の接点を備えた特に自動車用の電子制御ユニットについて開示する。この制御ユニットには、異なるデータネットワーク間でデータを交換するためのゲートウェイが統合される。ゲートウェイは制御ユニットのハウジングに挿入され、電源電圧及び接続用の接点を共用する。ゲートウェイ及び制御ユニットはそれぞれ個別のマイクロプロセッサ及びメモリモジュールを備えている。
【０００６】
特許文献３では、制御プログラムを処理するためのマイクロプロセッサを有する、輸送手段向けの汎用コンピュータアーキテクチャを開示している。コンピューティングアーキテクチャは、プロセス中に算出されるデータを記憶するための記憶手段と、輸送手段内でコンピュータとデータバスとの接続を可能にするインターフェースとを有し、コンピュータは輸送手段内に存在するステアリング装置用の制御プログラムを備え、制御命令は設備のインターフェースを介して制御対象のユニットへ転送される。コンピュータは再構成可能なハードウェアを備えている。最終的にコンピュータが取り付けられた状態では、この再構成可能なハードウェアにより、周辺コンポーネント又はインターフェースを再構成することができる。さらに、ハードウェアを再構成するためのアルゴリズムを輸送手段内の記憶手段へ送信する送信手段が提供されるので、周辺コンポーネント又はインターフェースに関連するハードウェアを再構成するプロセスが実行され得る。
【０００７】
特許文献４では、複数のデータバス間でデータプロトコルの変換を行うためのゲートウェイについて説明している。この文献では、ＦＰＧＡが使用される。
【０００８】
【特許文献１】独国特許発明第１９７  ５０  ６６２  Ｃ２号明細書
【特許文献２】独国特許出願公開第１０２  １８  ４４８  Ａ１号明細書
【特許文献３】独国特許出願公開第１０１  ３９  ６１０  Ａ１号明細書
【特許文献４】米国特許第５，６７１，３３５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、各種データバス間でデータを交換するための装置（この装置により対応するマイクロコントローラ上の負荷が軽減される）を提供すること、及び対応するデータ変換の方法を提供することである。
【００１０】
本発明の上記目的は、請求項１に記載の特徴を有する少なくとも２つのデータバス間でデータを交換するための装置、及び、請求項８に記載の特徴を有する少なくとも２つのデータバス間でデータを交換するための方法によって達成される。
【００１１】
本発明の有利な実施形態及び発展形態が従属請求項に記載される。
【００１２】
本発明によれば、データを交換するための装置において、少なくとも２つの制御ユニットが、少なくとも２つのデータバス間でデータを交換するためのインターフェース関連機能を処理する再構成可能なハードウェアユニットとして具現化される。インターフェース関連機能は、メッセージ経路選択機能、信号経路選択機能、信号抽出機能、プロトコル変換機能、ネットワーク管理機能、診断機能、及び／又は機能管理機能を含む。
【００１３】
少なくとも２つのデータバス間でデータを交換するための装置の１つの代替実施形態では、複数の制御ユニットが再構成可能なハードウェアユニットとして具現化され、少なくとも２つのデータバス間でデータを交換するためのインターフェース関連機能を並列に処理する。制御ユニットの個数は、データを相互に交換するデータバスの個数と一致する。インターフェース関連機能は、メッセージ経路選択機能、信号経路選択機能、信号抽出機能、プロトコル変換機能、ネットワーク管理機能、診断機能、及び／又は機能管理機能を含む。
【００１４】
データを交換するための本発明に係る装置の実施形態により、インターフェース関連機能（また、以下では、ゲートウェイ機能又は複数のゲートウェイ機能範囲とも呼ぶ）の並列処理を有利に行うことができる。つまり、本発明では、ゲートウェイ機能範囲全体を実行し、それを並列に処理する。結果として、マイクロコントローラの負荷が軽減され、ゲートウェイ機能範囲の並列処理が、パフォーマンスの実質的な向上を保証する。
【００１５】
再構成可能なハードウェアユニットとしての実施形態では、実行時間中、つまり、オペレーション中に、例えば新規のハードウェアコンポーネント及び／又はソフトウェアコンポーネント等に適合させるために装置を完全に再構成することも可能である。
【００１６】
インターフェース関連機能の全範囲が本発明に係る装置内で実現されるので、装置はスタンドアロンモードで動作させることが可能である。
【００１７】
さらに、ゲートウェイ機能の並列処理により、所望のデータバスを本発明に係る装置に有利に接続することができる。
【００１８】
本発明に係る装置が制御ユニット内で使用されると、対応するマイクロコントローラはインターフェース割込み処理の負荷から完全に解放される。
【００１９】
一改良形態では、本発明に係る装置がＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）として具現化される。複数の制御ユニットを共通のＦＰＧＡに配置することも、少なくとも２つ以上のＦＰＧＡに個別に配置することもできる。このようなＦＰＧＡはフリップフロップ等のメモリセルを有し、このメモリセルにより、ＦＰＧＡの機能を製造後に変更することもできる。これらのメモリセルは互いに自由に構成でき、様々な論理回路を構築するために導電接続部を再接続できる。
【００２０】
更なる改良形態では、本発明に係る装置は、少なくとも１つのデータバスに割り当てられた少なくとも１つの経路選択メモリを有する。この経路選択メモリには、割り当てられたデータバスのインターフェース関連機能に関する情報が格納される。少なくとも１つの制御ユニットがインターフェース関連機能を処理するためにこの情報を要求する。ゲートウェイ機能範囲をメモリに内に保存することにより、実行時間中でも装置の構成を変更できる。
【００２１】
更なる改良形態では、データバスのうちの１つに割り当てられた各々のバス制御回路に関する構成データを保持する少なくとも１つの構成メモリが提供される。
【００２２】
各種データバスへの適合処理を実行するため、本発明に係る装置は、例えば、いずれの場合も構成ユニット及びＲｘ／Ｔｘハンドラを備えた少なくとも１つのバス管理ユニットを有する。
【００２３】
例えば、データを交換するための装置には、データバスＣＡＮ、ＬＩＮ、ＦＬＥＸＲＡＹ、ＭＯＳＴ、ＦＩＲＥＷＩＲＥ、ＲＳ２３２、ＵＳＢ、及び／又はＳ−ＡＴＡを接続することが可能である。
【００２４】
本発明に係る少なくとも２つのデータバス間でデータを交換する方法では、第１のデータバスで第１のメッセージが受信され、これと同時に、第２のデータバスで第２のメッセージが受信される。その後、第１のメッセージは第１の制御ユニットに転送され、第２のメッセージは第２の制御ユニットに転送される。各々の制御ユニットは、対応する第１又は第２の経路選択メモリから、第１のメッセージ又は第２のメッセージと対応するインターフェース機能範囲をロードし、情報を処理する。この後、第１の制御ユニットは、第１のメッセージを、第１の経路選択メモリからの格納情報に従って第２のデータバスに渡し、第２の制御ユニットは、第２のメッセージを、第２の経路選択メモリに格納された情報に従って第１のデータバスに渡す。
【００２５】
本発明の有利な一実施形態を図面に示し、以下に説明する。
【発明を実施するための最良の形態】
【００２６】
図１は、種々のデータバス２．１、２．２、２．３上で再構成可能なデータ交換を行うための装置１を示したものである。この装置は、ＡＳＩＣ又はシステムオンチップ（ＳＯＣ）によって実現することも、所望の再構成可能なハードウェア（ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等）によって実現することもできる。装置の設計上、このモジュールに直接使用可能なメモリ資源が内部に統合されているからである。
【００２７】
装置１は、各種データバス２．１、２．２、及び２．３の間に、再構成可能なゲートウェイを形成する。つまり、この装置は、メッセージ経路選択機能、信号経路選択機能、信号抽出機能、プロトコル変換機能、ネットワーク管理機能、診断機能、及び／又は機能管理機能等のインターフェース関連機能を並列に処理する。図１に例示した実施形態では、各々のデータバス２．１、２．２、２．３に対して制御ユニット８．１、８．２、８．３が設けられる。つまり、制御ユニット８．１、８．２、８．３の個数が、データを相互に交換するデータバス２．１、２．２、２．３の個数に一致する。これらのデータバス２．１、２．２、２．３は、自動車又は電子的にネットワーク化された所望するあらゆるシステム内に配置することができる。各種データバス２．１、２．２、２．３又は同一タイプの複数のデータバス２．１、２．２、２．３の間で確実な通信を行う必要がある所望するあらゆる電子システムでも装置１を使用することができる。つまり、データバス２．１、２．２、２．３によって、複数のバスを接続することも、１つのバスだけを接続することもできる。各々のデータバスは、特定の物理層を有している。例えば、物理層として、ＣＡＮ、ＬＩＮ、ＦＬＥＸＲＡＹ、ＭＯＳＴ、ＦＩＲＥＷＩＲＥ、ＲＳ２３２、ＵＳＢ、Ｓ−ＡＴＡ等を挙げることができる。したがって、装置１は、所望するあらゆるデータバス２．１、２．２、２．３の間の接続を実現することができる。
【００２８】
特別な設計のため、装置１は実行時間中でもその機能範囲を変更することができる。このような変更が可能になるのは、機能範囲全体が経路選択メモリ９．１、９．２、９．３及び構成メモリ７．１、７．２、７．３に格納されるからである。つまり、ゲートウェイ機能範囲は、これらのメモリセルの記憶内容によって完全に構成することができ、実行時間中でも変更可能である。経路選択メモリ９．１、９．２、９．３の各々には、例えば、データバス２．１、２．２、２．３のゲートウェイ機能範囲に関する全情報が入っている。装置に接続された各々のデータバス２．１、２．２、２．３は、経路選択メモリ９．１、９．２、９．３にそれぞれ割り当てられている。この分割により、並列処理が確実に行われ、ゲートウェイ機能範囲の構成ファイルの生成が簡略化される。データバス２．１、２．２、２．３のうちの１つの識別情報が受信されると、それが各々の経路選択メモリ９．１、９．２、９．３のアドレスライン９Ａ１、９Ｂ１、９Ｃ１に直接適用される。受信されたメッセージに対して何を行う必要があるかを示す符号化情報は、経路選択メモリ９．１、９．２、９．３内の該当する記憶場所９Ａ、９Ｂ、９Ｃに配置される。制御ユニット８．１、８．２、８．３は、符号化された情報を復号し、該当する機能又は動作を実行する。
【００２９】
メッセージが、データバス２．１、２．２、２．３のうちの１つから、各々のデータバスに割り当てられたバストランシーバ３．１、３．２、３．３を介して、装置１へメッセージに着信した場合、そのメッセージは、各々のデータバスに割り当てられたバスコントローラ５．１、５．２、５．３によって読み取られバッファに格納される。該当するバスコントローラ５．１、５．２、５．３は、新しいメッセージが利用できることを、該当するデータバス２．１、２．２、２．３に対応するバス管理ユニット６．１、６．２、６．３に通知する。各々のバス管理ユニット６．１、６．２、６．３は、図２に示すように、構成ユニット６ＡとＲｘ／Ｔｘハンドラ６Ｂとを備えている。Ｒｘ／Ｔｘハンドラは、メッセージを取り出して制御ユニット８．１、８．２、８．３に送信する。この制御ユニット８．１、８．２、８．３は、各々のデータバス２．１、２．２、２．３に割り当てられており、各々の経路選択メモリ９．１、９．２、９．３に格納された情報を参照して、該当する機能範囲の処理及び実行をする。
【００３０】
該当するバストランシーバ３．１、３．２、３．３は、対応するバスコントローラ５．１、５．２、５．３にシリアル又はパラレル接続されており、データバス２．１、２．２、２．３上のメッセージをＡ／Ｄ変換し、変換したメッセージを各々のバスコントローラ５．１、５．２、５．３にシリアル又はパラレル方式で転送する。
【００３１】
各々のバスコントローラ５．１、５．２、５．３は、メッセージを受信及び送信するためのバスプロトコルにも続いて処理する。バスコントローラ５．１、５．２、５．３は、各々のデータバス２．１、２．２、２．３からメッセージ又はデータを受信し、内部メモリに受信したメッセージを格納し、対応するバス管理ユニット６．１、６．２、６．３に新しいメッセージが受信され取出し可能になったことを通知する。制御ユニット８．１、８．２、８．３のうちの１つから送信対象のメッセージが、対応するバス管理ユニット６．１、６．２、６．３を介して、該当するバスコントローラ５．１、５．２、５．３へ送信された場合、バスコントローラはこのメッセージを送信するために、各々のデータバス２．１、２．２、２．３が解放されるまで内部メモリに保持する。さらに、コントローラ５．１、５．２、５．３は、リセットプロセス後に各々のデータバス２．１、２．２、２．３を再初期化するための様々な構成レジスタを備えている。リセットプロセス後は、必要な構成データが、対応する構成メモリ７．１、７．２、７．３から、対応するバス管理ユニット６．１、６．２、６．３によって読み出され、構成ユニット６Ａを介して転送され、各々のバスコントローラ５．１、５．２、５．３によって受信される。これにより、経路選択メモリ９．１、９．２、９．３によって装置１の機能範囲を自由に構成できるだけでなく、構成メモリ７．１、７．２、７．３によって個々のデータバス２．１、２．２、２．３を自由に構成することもできる。
【００３２】
図２に示すように、各々のバス管理ユニット６．１、６．２、６．３は、各々のバスコントローラ５．１、５．２、５．３に対して構成ユニット６Ａ及びＲｘ／Ｔｘハンドラ６Ｂを備えている。リセットプロセス後、各々のバス管理ユニット６．１、６．２、６．３の構成ユニット６Ａは、対応する構成メモリ７．１、７．２、７．３に格納された、各々のデータバス２．１、２．２、２．３の構成データを、対応するバスコントローラ５．１、５．２、５．３に書き込み、各々のデータバス２．１、２．２、２．３を稼動させる。各々のバス管理ユニット６．１、６．２、６．３のＲｘ／Ｔｘハンドラ６Ｂは、バスコントローラ５．１、５．２、５．３から受信されたメッセージが制御デバイス８．１、８．２、８．３の各々の制御デバイスに渡されること、及び制御ユニット８．１、８．２、８．３のうちの１つから送信されるデータが各々のバスコントローラ５．１、５．２、５．３に送信されることを保証する。バスコントローラ５．１、５．２、５．３から受信されたメッセージに識別情報（ＩＤ）が使用されていない場合（例えば、該当するデータバスがメッセージ指向の転送方式ではなく、例えば時分割多重（ＴＤＭ）方式を使用している場合）、Ｒｘ／Ｔｘハンドラ６Ｂは、各々の制御ユニット８．１、８．２、８．３でＲｘ／Ｔｘハンドラ６Ｂからと認識可能な識別子を追加する。ＴＤＭメッセージが送信される場合、各々のバス管理ユニット６．１、６．２、６．３のＲｘ／Ｔｘハンドラ６Ｂは各々の制御ユニット８．１、８．２、８．３によって送信された識別情報を参照して、どのタイムスロットに送信対象のメッセージを挿入すべきかを認識し、上記Ｒｘ／Ｔｘハンドラ６Ｂはこの情報を関連するバスコントローラ５．１、５．２、５．３に渡す。これにより、データバスに応じて、Ｒｘ／Ｔｘハンドラ６Ｂは、送信対象のメッセージを格納するための内部メモリ及び／又はＴＤＭ方式でのタイムスロットを備える。
【００３３】
並列処理のために、各々のバス管理ユニット６．１、６．２、６．３は、個別のＲｘ／Ｔｘハンドラ６Ｂ（例えば、モジュール６に統合）を有し、受信されたメッセージ及び送信対象のメッセージを管理し、いずれの場合もそれらのメッセージをバスコントローラ５．１、５．２、５．３又は制御ユニット８．１、８．２、８．３に渡す。個々のデータバス２．１、２．２、２．３の並列処理の結果として、パフォーマンスが大幅に向上する。この場合、各々の制御ユニット８．１、８．２、８．３が、受信されたメッセージを処理する。並列処理の結果として、所望の数のデータバスを装置１に接続することが可能である。
【００３４】
制御ユニット８．１、８．２、８．３は、順序付け機能全体を担当する。図３に示すブロックに示すように、各々の制御ユニット８．１、８．２、８．３は、メッセージ経路選択機能８Ａ、信号経路選択機能８Ｂ、信号抽出機能８Ｃ、プロトコル変換機能８Ｄ、ネットワーク管理機能８Ｅ、診断機能８Ｆ、及び機能管理機能８Ｇを有する。
【００３５】
メッセージ経路選択機能８Ａは、データバス２．１、２．２、２．３のうちの１つから受信されたメッセージを、情報の内容を変更することなく別のデータバス２．１、２．２、２．３又は本装置のインターフェース１０に渡す。
【００３６】
信号経路選択機能８Ｂは、受信されたメッセージから個々の情報項目（ビット）を抽出し、それらを新規に生成されたメッセージに挿入する。次に、この新規のメッセージは、データバス２．１、２．２、２．３のうちの所望のデータバス又はインターフェース１０に送信される。
【００３７】
信号抽出機能８Ｃは、受信されたメッセージから個々の情報項目（ビット）を抽出して、それらの情報項目を更に処理するためにインターフェース１０に送信する。
【００３８】
プロトコル変換機能８Ｄは、異なるプロトコルを使用しているデータバス２．１、２．２、２．３の間での通信を保証する。これにより、異なるデータバス２．１、２．２、２．３の間の互換性が保証される。プロトコル変換機能８Ｄは、異なるデータバスのプロトコルを適合させるとともに、Ｒｘ／Ｔｘハンドラ６Ｂで実行不可能な追加のタスク（例えば、転送速度が異なるデータバス２．１、２．２、２．３のメッセージのバッファ処理）を実行する。
【００３９】
ネットワーク管理機能８Ｅは、特に、自動車内での特別なタスクを実行する。例えば、当業者には公知のＯＳＥＫＩＶＤＸネットワーク管理仕様書に記載されるタスク等である。
【００４０】
診断機能８Ｆは、バス固有の診断メッセージを管理し、格納される機能範囲に従って各種の機能を実行する。
【００４１】
機能管理機能８Ｇは、該当する制御ユニット８．１、８．２、８．３の個々の機能の間の相互作用等を調整する。機能管理機能８Ｇは、例えば送信動作が異なるデータバス間でのメッセージ経路選択機能８Ａ、信号経路選択機能８Ｂ、及び／又は診断機能８Ｆの実行中に、プロトコル変換機能８Ｄを自動的に起動する。さらに、機能管理機能８Ｇは、各々の制御ユニット８．１、８．２、８．３とインターフェース１０との間で行われる通信を調整する。機能管理機能は、実行時間中に行うことができるメモリ７及び／又はメモリ９の再構成を調整する。これにより、オペレーション中に、メッセージ経路選択８Ａ、信号経路選択８Ｂ、信号抽出８Ｃ、及び診断８Ｆに関しての装置１の機能範囲を変更できる他、データバス２．１、２．２、２．３の構成を変更できる。
【００４２】
各々の制御ユニット８．１、８．２、８．３は、該当するＲｘ／Ｔｘハンドラ６Ｂによって受信されたメッセージを取り出し、その中に含まれる識別情報を参照して識別する。識別情報を使用することで、各々の制御ユニット８．１、８．２、８．３は、メッセージに対応する機能範囲を、対応する経路選択メモリ９．１、９．２、９．３から並列に読み出すことが可能である。制御ユニット８．１、８．２、８．３は、該当する経路選択メモリ９．１、９．２、９．３から読み出された機能範囲に基づいて、該当する機能（例えば、メッセージ経路選択８Ａ、信号経路選択８Ｂ、信号抽出８Ｃ、ネットワーク管理８Ｅ、及び／又は診断８Ｆ、場合によってはプロトコル変換８Ｄ）を実行する。
【００４３】
装置１のインターフェース１０は、外部周辺装置１１との接続、又は同じ再構成可能なハードウェア、ＡＳＩＣ又はＳＯＣ内にある更なる機能ユニット１２との接続を形成する。ゲートウェイ機能は、外部周辺装置１１又は更なる機能ユニット１２によって、初期化中又は実行時間中に変更が可能である。更に、異なるデータバス２．１、２．２、２．３からのデータを、更なる機能ユニット１２と交換するためにもインターフェースが使用される。データの交換中は、メッセージ全体を交換すること又は個々の信号情報項目だけを交換することも可能である。
【００４４】
インターフェース１０は、通常、接続される内部機能ユニット又は外部機能ユニットに対して個別に適合させられる。インターフェースと更なるモジュールとの間の情報交換は、例えば、デュアルポートＲＡＭ等の共用メモリの形態によって（外部マイクロコントローラが接続される場合）、又はバスブリッジによって行うことができる。
【００４５】
以下に、装置１のゲートウェイ機能の並列処理について、メッセージ経路選択の例を使用して説明する。データバス２．１及び２．２上で、バストランシーバ３．１、３．２を使用して、メッセージが同時に受信される。これらのメッセージは、２つのバストランシーバ３．１、３．２から、装置１の各々のバスコントローラ５．１、５．２に渡される。バスコントローラ５．１、５．２は、これらのメッセージをいずれの場合も内部メモリに格納し、新規メッセージが受信されて取出し可能な状態にあることを、各々のデータバス２．１、２．２に対応するバス管理ユニット６．１、６．２に通知する。バス管理ユニット６．１、６．２内の各々のＲｘ／Ｔｘハンドラ６Ａは、これらのメッセージを取り出して、データバス２．１、２．２に対応する各々の制御ユニット８．１、８．２に転送する。各々の制御ユニット８．１、８．２は、受信したメッセージの識別情報を使用して、実行すべき、経路選択メモリ９．１、９．２のメモリセル９Ａ、９Ｂ、９Ｃ（各々のデータバス２．１、２．２に対応）に存在するゲートウェイ機能を確認する。経路選択メモリセル９Ａ、９Ｂ、９Ｃ内に格納された「メッセージ経路選択機能」に関する復号化された情報に基づいて、制御ユニット８．１、８．２は、各々のメッセージを、各々の対象データバス２．１、２．２、２．３に対応するＲｘ／Ｔｘハンドラ６Ｂに転送する。対象データバス２．１、２．２、２．３のＲｘ／Ｔｘハンドラ６Ｂは、対象データバス２．１、２．２、２．３の対応するバスコントローラ５．１、５．２、５．３に該当するメッセージを送信する。
【００４６】
対応するバスコントローラ５．１、５．２、５．３は、各々のバストランシーバ３．１、３．２、３．３を介して該当するメッセージを送信するために、各々のデータバス２．１、２．２、２．３が解放されるまでこのメッセージを内部メモリに格納する。
【００４７】
少なくとも２つのデータバス間でデータを交換するための本発明に係る装置は、インターフェース関連機能（メッセージ経路選択機能、信号経路選択機能、信号抽出機能、プロトコル変換機能、ネットワーク管理機能、診断機能、及び／又は機能管理機能）を並列処理するために再構成可能なハードウェアユニットとして具現化された制御ユニットを少なくとも１つ備える。これにより、対応するマイクロコントローラのパフォーマンスが、特に自動車内の制御ユニットの場合に向上する。並列処理を確実に行うために、代替の実施形態では制御ユニットの個数が、本発明に係る装置を介してデータを相互に交換するデータバスの個数と一致する。
【図面の簡単な説明】
【００４８】
【図１】複数のデータバス間でデータを交換するための装置の回路ブロック図である。
【図２】図１に示した装置のバス管理ユニットの回路ブロック図である。
【図３】図１に示した装置の制御ユニットの回路ブロック図である。
【図４】図１に示した装置の経路選択メモリの回路ブロック図である。
【図１】
2008506204.tif 000003
【図２】
2008506204.tif 000004
【図３】
2008506204.tif 000005
【図４】
2008506204.tif 000006
【手続補正書】
【提出日】平成18年5月13日(2006.5.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも２つのデータバス（２．１、２．２、２．３）の間でデータを交換するための装置であって、
前記データバス間でメッセージを受信及び送信するためのバスプロトコルを処理し、内部にそれぞれのデータバス（２．１、２．２、２．３）からの前記メッセージ又はデータを格納する内部メモリを有する、それぞれのバスに対応するバスコントローラ（５．１、５．２、５．３）と、
一方のデータバスから他方のデータバスに、及びその逆に、信号経路選択機能及び／又はプロトコル変換機能を実行するために、前記受信したメッセージを制御ユニット（８．１、８．２、８．３）に渡す、それぞれのバスに対応するバス管理ユニット（６．１、６．２、６．３）と、を有し、
前記装置（１）の一部分がＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）として具現化され、少なくとも１つのデータバス（２．１、２．２、２．３）に割り当てられた経路選択メモリ（９．１、９．２、９．３）が提供され、この経路選択メモリには、前記インターフェース関連機能を処理するために、少なくとも１つの制御ユニット（８．１、８．２、８．３）によって要求される、前記それぞれのデータバス（２．１、２．２、２．３）の前記インターフェース関連機能に関する情報が格納される装置において、
それぞれの制御ユニット（８．１、８．２、８．３）が、並列に接続された他の制御ユニットのうちの１つと並列で経時的に、前記信号経路選択機能及び／又は前記プロトコル変換機能を前記データバス（２．１、２．２、２．３）の間で実行する１つ以上の再構成可能なハードウェアユニットとして具現化され、
前記制御ユニット（８．１、８．２、８．３）が共通のＦＰＧＡ上に配置されるか、少なくとも２つのＦＰＧＡ上に別々に配置され、
前記バス管理ユニット（６．１、６．２、６．３）が前記受信されたメッセージを取り出し、それらのメッセージを前記それぞれの制御ユニット（８．１、８．２、８．３）に転送して並列処理を行うことを特徴とする装置。
【請求項２】
前記制御ユニット（８．１、８．２、８．３）は、少なくとも２つのデータバス（２．１、２．２、２．３）の間でデータを交換するための前記インターフェース関連機能を同時に処理し、制御ユニット（８．１、８．２、８．３）の個数が、データを相互に交換するデータバス（２．１、２．２、２．３）の個数と一致することを特徴とする請求項１に記載の装置。
【請求項３】
少なくとも１つの構成メモリ（７．１、７．２、７．３）が、前記データバス（２．１、２．２、２．３）のうちの１つにそれぞれ割り当てられるバス制御回路（５．１、５．２、５．３）の構成データを含むことを特徴とする請求項１あるいは２に記載の装置。
【請求項４】
少なくとも１つのバス管理ユニット（６．１、６．２、６．３）が、構成ユニットとＲｘ／Ｔｘハンドラとを有することを特徴とする請求項１に記載の装置。
【請求項５】
前記データバス（２．１、２．２、２．３）が、ＣＡＮ、ＬＩＮ、ＦＬＥＸＲＡＹ、ＭＯＳＴ、ＦＩＲＥＷＩＲＥ、ＲＳ２３２、ＵＳＢ、及び／又はＳ−ＡＴＡであることを特徴とする請求項１に記載の装置。
【請求項６】
少なくとも２つのデータバス（２．１、２．２）の間でデータを交換するための方法であって、
前記データバス（２．１、２．２）間でメッセージを受信及び送信するステップと、
前記それぞれのデータバス（２．１、２．２、２．３）から受信した前記メッセージ又はデータを内部メモリに格納し、一方のデータバスから他方のデータバスに、及びその逆に、信号経路選択機能及び／又はプロトコル変換機能を実行するために、前記受信したメッセージを制御ユニット（８．１、８．２、８．３）に渡すステップと、
前記割り当てられたデータバス（２．１、２．２、２．３）のインターフェース関連情報を少なくとも１つの経路選択メモリ（９．１、９．２、９．３）に格納するステップと、を含む方法において、
前記データバス（２．１、２．２、２．３）の間の前記信号経路選択機能及び／又は前記プロトコル変換機能が、並列に接続される他の制御ユニットのうちの１つと並列に経時的に処理され、
制御ユニット（８．１、８．２、８．３）の前記ハードウェアは、ハードウェア記述言語によって構成される１つ以上の再構成可能なハードウェアユニットとして具現化され、そのハードウェアは、信号経路選択機能及び／又はプロトコル変換機能を備えた更なる制御ユニット（８．１、８．２、８．３）が追加されるように構成され、
前記制御ユニット（８．１、８．２、８．３）が共通のＦＰＧＡ上にマップされるか、少なくとも２つのＦＰＧＡ上に別々にマップされ、
前記バス管理ユニット（６．１、６．２、６．３）が前記受信されたメッセージを取り出し、それらのメッセージを前記それぞれの制御ユニット（８．１、８．２、８．３）に転送して並列処理を行うことを特徴とする方法。
【国際調査報告】
2008506204.tif 000007
2008506204.tif 000008
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