(57)【要約】  不揮発性半導体メモリの包括的な消去ベリフィケーションおよび欠陥検出のためのシステムおよび方法である。一実施形態では、記憶素子のグループの消去結果を、複数のテスト条件を用いてベリファイすることによって、欠陥のあるグループ及び／又は消去が不十分なグループの記憶素子をより確実に検出することができる。たとえば、ＮＡＮＤストリングの消去結果のベリファイは、記憶素子が消去状態にあれば記憶素子をバイアスしてオンした状態でストリングの充電を複数の方向についてテストすることによって実現することができる。記憶素子のストリングが第１のテストプロセスまたは動作をパスし、第２のテストプロセスまたは動作で失敗した場合は、そのストリングを消去プロセスに失敗していて欠陥の可能性があると判定することが可能である。ストリングの充電または導通を複数の方向についてテストすることによって、第１セットの条件の下でマスクされたストリングの任意のトランジスタの欠陥を、第２セットのバイアス条件の下で表面化させることが可能である。たとえば、ストリングが消去ベリフィケーション動作をパスしても、１つまたは複数の書き込まれている記憶素子を含むと読み出される場合がある。そのようなストリングは、欠陥がある可能性があるために、メモリデバイスから除外することが可能である。
2008501208.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリを消去する方法であり、
ユーザ操作の間に不揮発性記憶素子群のグループを消去することと、
不揮発性記憶素子群の前記グループが消去されているか否かを決定するために、消去ベリフィケーション動作を実行することと、
不揮発性記憶素子群の前記グループの消去状態を読み出すことと、
前記消去ベリフィケーション動作において前記グループが消去されていると決定し、かつ、前記読み出すステップにおいて前記グループが消去されていると読み出した場合に、前記グループが消去されていることをベリファイすることを備える方法。
【請求項２】
前記読み出すステップは、前記グループの各記憶素子の消去状態を同時に読み出すことを含んでいることを特徴とする請求項１の方法。
【請求項３】
各記憶素子を同時に読み出することは、前記グループの各記憶素子の制御ゲートに第１電圧を供給することと、
前記第１電圧が供給された前記グループを流れる第１電流が第１ミニマム電流レベルより大きいか否かを決定することを含んでいることを特徴とする請求項２の方法。
【請求項４】
前記読み出すステップは、前記第１電流が前記第１ミニマム電流レベルより大きい場合に、前記グループが消去されていると読み出すことを特徴とする請求項３の方法。
【請求項５】
消去ベリフィケーション動作を実行するステップは、前記グループ内の第２方向に第２ミニマム電流レベルより大きい第２電流が存在するか否かを決定することを特徴とする請求項３の方法。
【請求項６】
前記第１ミニマム電流レベルと前記第２ミニマム電流レベルが等しいことを特徴とする請求項５の方法。
【請求項７】
消去ベリフィケーション動作を実行するステップは、前記グループの部分の電荷がミニマム電圧レベルより小さいか否かを決定することによって、第２ミニマム電流レベルより大きい第２電流が存在するか否かを決定することを特徴とする請求項５の方法。
【請求項８】
前記グループを流れる第１電流が前記第１ミニマム電流レベルより大きいか否かを決定するステップは、前記グループの部分の電荷がミニマム電圧レベルより小さいか否かを決定することを含んでいることを特徴とする請求項３の方法。
【請求項９】
消去ベリフィケーション動作を実行するステップにおいて前記グループが消去されていると決定し、かつ、前記読み出すステップにおいて前記グループが消去されていると読み出さなかった場合に、前記グループを欠陥としてマーキングすることをさらに含んでいる請求項１の方法。
【請求項１０】
消去ベリフィケーション動作を実行するステップは、第１セットのバイアス条件群を前記グループに適用することを含んでおり、
前記読み出すステップは、第２セットのバイアス条件群を前記グループに適用することを含んでいることを特徴とする請求項１の方法。
【請求項１１】
消去ベリフィケーション動作を実行するステップは、前記第１セットのバイアス条件群が適用された場合に、前記グループの第１部分の電荷がミニマムレベルより大きいか否かを決定することを含んでおり、
前記読み出すステップは、前記第２セットのバイアス条件群が適用された場合に、前記グループの第２部分の電荷がマキシマムレベルより小さいか否かを決定することを含んでいることを特徴とする請求項１０の方法。
【請求項１２】
消去ベリフィケーション動作を実行するステップは、前記第１部分の電荷が前記ミニマムレベルより大きい場合に、前記グループが消去されていると決定し、
前記読み出すステップは、前記第２部分の電荷が前記マキシマムレベルより小さい場合に、少なくとも１つの記憶素子が消去されていると読み出すことを特徴とする請求項１０の方法。
【請求項１３】
前記グループの第１部分の電荷がミニマムレベルより大きいか否かを決定するステップは、前記第１セットのバイアス条件群を適用してから所定時間経過後に前記電荷が前記ミニマムレベルより大きいか否かを決定し、
前記グループの第２部分の電荷がマキシマムレベルより小さいか否かを決定するステップは、前記第２セットのバイアス条件群を適用してから所定時間経過後に前記電荷が前記マキシマムレベルより小さいか否かを決定することを特徴とする請求項１０の方法。
【請求項１４】
前記第１部分と前記第２部分が同じ部分であることを特徴とする請求項１０の方法。
【請求項１５】
前記グループは、ＮＡＮＤストリングであり、
前記ＮＡＮＤストリングは、ソース側とドレイン側とを含んでおり、
前記ドレイン側は、ビット線に接続され、
前記同じ部分は、前記ドレイン側であることを特徴とする請求項１４の方法。
【請求項１６】
前記ＮＡＮＤストリングは、選択ゲートを含んでおり、
前記ストリングが消去される場合に、前記第１セットのバイアス条件群を適用するステップは、前記ソース側から前記ドレイン側への電流の流れを引き起こし、
前記ストリングが消去されて前記選択ゲートに欠陥がない場合に、前記第２セットのバイアス条件群を適用するステップは、前記ドレイン側から前記ソース側への電流の流れを引き起こすことを特徴とする請求項１５の方法。
【請求項１７】
前記選択ゲートは、前記ストリングの前記ドレイン側に接続されることを特徴とする請求項１６の方法。
【請求項１８】
前記選択ゲートは、前記ストリングの前記ソース側に接続されることを特徴とする請求項１６の方法。
【請求項１９】
前記第１セットのバイアス条件群を適用するステップは、
前記グループの各記憶素子に第１電圧を供給することと、
前記グループのソース側に第２電圧を供給することと、
前記グループのドレイン側に第３電圧を供給することを含んでおり、
前記第１電圧は、消去された記憶素子をターンオンするのに十分なものであり、
前記第３電圧は、前記第２電圧より小さいことを特徴とする請求項１０の方法。
【請求項２０】
前記第２セットのバイアス条件群を適用するステップは、
前記グループの各記憶素子に第１電圧を供給することと、
前記グループのソース側に第２電圧を供給することと、
前記グループのドレイン側に第３電圧を供給することを含んでおり、
前記第１電圧は、消去された記憶素子をターンオンにするのに十分なものであり、
前記第３電圧は、前記第２電圧より大きいことを特徴とする請求項１０の方法。
【請求項２１】
前記第１電圧は、書き込まれた記憶素子をターンオンにするのに十分ではないものであることを特徴とする請求項２０の方法。
【請求項２２】
前記グループは、記憶素子群のブロックの一部であり、
消去ベリフィケーション動作を実行するステップにおいて前記グループが消去されていると決定し、かつ、前記読み出すステップにおいて少なくとも１つの記憶素子が消去されていると読み出さなかった場合に、前記ブロックを欠陥としてマーキングすることをさらに含んでいることを特徴とする請求項１の方法。
【請求項２３】
不揮発性記憶素子の前記グループは、バイナリ記憶素子群であることを特徴とする請求項１の方法。
【請求項２４】
不揮発性記憶素子の前記グループは、マルチ状態記憶素子群であることを特徴とする請求項１の方法。
【請求項２５】
不揮発性記憶素子の前記グループは、フラッシュ記憶素子群であることを特徴とする請求項１の方法。
【請求項２６】
記憶素子群の前記グループは、記憶素子群のアレイの一部であり、
記憶素子群の前記アレイは、ホストシステムに接続され、
記憶素子群の前記アレイは、前記ホストシステムから取り外し可能であることを特徴とする請求項１の方法。
【請求項２７】
消去ベリフィケーション動作を実行するステップにおいて前記グループが消去されていると決定し、かつ、前記読み出すステップにおいて少なくとも１つの記憶素子が消去されていると読み出した場合に、前記グループの書き込み動作を可能にすることをさらに含んでいる請求項１の方法。
【請求項２８】
前記グループを欠陥としてマーキングするステップは、前記グループを不揮発性記憶素子群の別のグループにマッピングすることをさらに含んでいる請求項９の方法。
【請求項２９】
各記憶素子を同時に読み出すステップは、ＮＡＮＤストリング読み出し動作を実行することを含んでいることを特徴とする請求項２の方法。
【請求項３０】
不揮発性記憶素子群の前記グループは、メモリシステムの一部であり、
消去ベリフィケーション動作を実行するステップと前記グループを読み出すステップは、コントローラによって実行され、
前記コントローラは、前記メモリシステムの一部であることを特徴とする請求項１の方法。
【請求項３１】
不揮発性メモリを消去する方法であって、
不揮発性記憶素子群のグループを消去することと、
前記消去するステップの後に、前記グループが消去されているか否かをベリファイすることと、
前記グループの消去状態を読み出すことと、
ベリファイするステップにおいて前記グループが消去されていることをベリファイし、かつ、前記読み出すステップにおいて前記グループが消去されていると読み出さなかった場合に、前記グループを欠陥として決定することを備え、
前記グループを読み出すステップは、前記グループの各不揮発性記憶素子の消去状態を同時に読み出すことを含んでいることを特徴とする方法。
【請求項３２】
各記憶素子を同時に読み出すステップは、
前記グループの各記憶素子の制御ゲートに第１電圧を供給することと、
前記グループの部分の電荷がミニマム電圧レベルより小さいか否かを決定することを含んでいる請求項３０の方法。
【請求項３３】
前記第１電圧は、消去された記憶素子をターンオンするのに十分なものであることを特徴とする請求項３２の方法。
【請求項３４】
前記グループは、ＮＡＮＤストリングであり、
前記ＮＡＮＤストリングは、ソース側とドレイン側を含んでおり、
前記ドレイン側は、ビット線に接続され、
ベリファイするステップは、
第１セットのバイアス条件群を前記グループに適用することと、
前記ドレイン側の電荷が基準レベルより大きいか否かを決定することを含んでおり、
前記読み出すステップは、
第２セットのバイアス条件群を前記ストリングに適用することと、
前記ドレイン側の電荷が前記基準レベルより小さいか否かを決定することを含んでいることを特徴とする請求項３１の方法。
【請求項３５】
前記不揮発性記憶素子群は、フラッシュ記憶素子群であることを特徴とする請求項３１の方法。
【請求項３６】
前記フラッシュ記憶素子群は、マルチ状態フラッシュ記憶素子群であることを特徴とする請求項３５の方法。
【請求項３７】
不揮発性記憶素子群の前記グループは、メモリシステムの一部であり、
ベリファイするステップと前記読み出すステップは、コントローラによって実行され、
前記コントローラは、前記メモリシステムの一部であることを特徴とする請求項３１の方法。
【請求項３８】
ホストシステム内に配置された不揮発性記憶素子群のグループと、
前記グループに接続される管理回路を備え、
管理回路は、前記グループに対する消去動作が実行されることを引き起こし、
管理回路は、前記グループの消去後に、前記グループが消去されているか否かを決定するために消去ベリフィケーション動作を実行し、前記グループの少なくとも１つの不揮発性記憶素子の消去状態を読み出し、
管理回路は、前記消去ベリフィケーション動作において前記グループが消去されていると決定し、かつ、前記少なくとも１つの不揮発性記憶素子が消去されていると読み出された場合に、前記グループが消去されているとベリファイすることを特徴とするメモリシステム。
【請求項３９】
不揮発性記憶素子群の前記グループは、直列に接続されていることを特徴とする請求項３８のメモリシステム。
【請求項４０】
前記グループは、ＮＡＮＤストリングであることを特徴とする請求項３８のメモリシステム。
【請求項４１】
前記管理回路は、前記グループの各記憶素子の消去状態を同時に読み出し、
前記管理回路は、前記グループの各記憶素子を同時に読み出すために、前記グループの各記憶素子に第１電圧を供給し、前記第１電圧が供給された前記グループを流れる電流がミニマム電流レベルより大きいか否かを決定することを特徴とする請求項３８のメモリシステム。
【請求項４２】
不揮発性記憶素子群の前記グループは、マルチ状態ＮＡＮＤフラッシュメモリデバイス群であることを特徴とする請求項３８のメモリシステム。
【請求項４３】
記憶素子群のアレイをさらに備え、
前記グループは、前記アレイの一部であり、
前記アレイは、前記ホストシステムから取り外し可能であることを特徴とする請求項３８のメモリシステム。
【請求項４４】
前記管理回路は、コントローラと状態機械の少なくとも一方を含んでいることを特徴とする請求項３８のメモリシステム。
【請求項４５】
前記管理回路は、前記メモリシステムのユーザ操作の間に、前記消去ベリフィケーション動作を実行するとともに少なくとも１つの記憶素子を読み出すことを特徴とする請求項３８のメモリシステム。
【請求項４６】
不揮発性記憶素子群のグループと、
前記グループに接続される管理回路を備え、
管理回路は、前記グループに対する消去動作が実行されることを引き起こし、
管理回路が、前記グループの消去後に、前記グループが消去されているか否かをベリファイし、前記グループの消去状態を読み出し、
管理回路は、複数の各記憶素子の消去状態を同時に読み出すことによって前記グループの読み出しを実行し、
管理回路は、前記グループが消去されているとベリファイされ、かつ、少なくとも１つの記憶素子が消去されていると読み出されなかった場合に、前記グループを欠陥としてマーキングすることを特徴とするメモリシステム。
【請求項４７】
管理回路は、前記グループの各記憶素子の制御ゲートに第１電圧を供給し、前記第１電圧が供給された前記グループを流れる電流がミニマム電流レベルより大きいか否かを決定することによって、前記グループの各記憶素子を同時に読み出すことを特徴とする請求項４６のメモリシステム。
【請求項４８】
ホストシステムに接続される記憶素子群のアレイをさらに備え、
前記グループは、前記アレイの一部であり、
前記アレイは、前記ホストシステムから取り外し可能であることを特徴とする請求項４６のメモリシステム。
【請求項４９】
前記グループは、ＮＡＮＤストリングであることを特徴とする請求項４６のメモリシステム。
【請求項５０】
不揮発性記憶素子群の前記グループは、マルチ状態フラッシュメモリデバイス群であることを特徴とする請求項４９のメモリシステム。
【請求項５１】
前記管理回路は、コントローラと状態機械の少なくとも一方を含んでいることを特徴とする請求項４６のメモリシステム。
【請求項５２】
前記管理回路は、前記メモリシステムのユーザ操作の間に、前記グループが消去されているか否かをベリファイするとともに前記グループを読み出すことを特徴とする請求項４６のメモリシステム。
【請求項５３】
不揮発性メモリを操作する方法であり、
メモリシステムにユーザデータを記憶させるために複数の書き込み動作を実行することと、
前記ユーザデータを消去するために複数の消去動作を実行することを備え、
前記消去動作の少なくとも１つは、
前記メモリシステムの不揮発性記憶素子群のグループを消去することと、
前記消去ステップの後に、前記グループが消去されているか否かを決定するために消去ベリフィケーション動作を実行することと、
前記グループの少なくとも１つの不揮発性記憶素子の消去状態を読み出すことと、
消去ベリフィケーション動作を実行するステップにおいて前記グループが消去されていると決定し、前記読み出すステップにおいて前記少なくとも１つの記憶素子が消去されていると読み出した場合に、前記グループが消去されていることをベリファイすることを含んでいることを特徴とする方法。
【請求項５４】
前記読み出すステップは、前記グループの消去状態を読み出すことを含んでおり、
前記グループを読み出すステップは、バイアス条件群のセットを前記グループに適用するとともに前記グループの第１方向のコンダクションをテストすることによって、前記グループの各記憶素子を同時に読み出すことを含んでいることを特徴とする請求項５３の方法。
【請求項５５】
消去ベリフィケーション動作を実行するステップにおいて前記グループの第２方向のコンダクションをテストすることを特徴とする請求項５４の方法。
【請求項５６】
不揮発性記憶素子群の前記グループは、マルチ状態フラッシュ記憶素子群であることを特徴とする請求項５３の方法。
【請求項５７】
前記グループは、記憶素子群のアレイの一部であり、
前記アレイは、ホストシステムに接続され、
前記アレイは、前記ホストシステムから取り外し可能であることを特徴とする請求項５３の方法。
【請求項５８】
不揮発性記憶素子群の前記グループは、メモリシステムの一部であり、
複数の消去動作を実行するステップは、コントローラによって実行され、
前記コントローラは、前記メモリシステムの一部であることを特徴とする請求項５３の方法。
【請求項５９】
メモリシステムであり、
ユーザ操作の間に、前記メモリシステムの記憶素子群のグループを消去する手段と、
前記消去後に、前記グループが消去されているか否かをベリファイする手段と、
前記グループの少なくとも１つの不揮発性記憶素子の消去状態を読み出す手段と、
前記ベリファイするステップにおいて前記グループが消去されていることをベリファイし、前記読み出すステップにおいて前記少なくとも１つの記憶素子が消去されていると読み出さなかった場合に、前記グループを欠陥としてマーキングする手段とを備えるメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に言うと、不揮発性メモリデバイスの書き込み技術に関する。
【背景技術】
【０００２】
半導体メモリデバイスは、様々な電子機器にますます使用されるようになっている。たとえば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、モバイルコンピューティング機器、非モバイルコンピューティング機器、およびその他の機器に使用されている。最もよく使用されている不揮発性半導体メモリとして、電気的消去可能書き込み可能読み出し専用メモリ（ＥＥＰＲＯＭ）やフラッシュメモリがある。
【０００３】
フラッシュメモリシステムの一例では、複数の直列トランジスタが２つの選択ゲートに挟まれた構成を含むＮＡＮＤ構造を用いる。この直列トランジスタおよび選択ゲートをＮＡＮＤストリングと呼ぶ。図１は、１つのＮＡＮＤストリングの平面図である。図２は、その等価回路である。図１と図２に示したＮＡＮＤストリングは、第１の選択ゲート１２０と第２の選択ゲート１２２とに挟まれた、直列に結合された４個のトランジスタ１００，１０２，１０４，１０６を含む。選択ゲート１２０は、ＮＡＮＤストリングをビット線１２６に接続する。選択ゲート１２２は、ＮＡＮＤストリングをソース線１２８に接続する。選択ゲート１２０の制御は、選択ゲート１２０の制御ゲート１２０ＣＧに適切な電圧を印加することによって行われる。選択ゲート１２２の制御は、その適切な電圧を選択ゲート１２２の制御ゲート１２２ＣＧに印加することによって行われる。トランジスタ１００，１０２，１０４，１０６のそれぞれは、制御ゲートと浮遊ゲートを含む。たとえば、トランジスタ１００は、制御ゲート１００ＣＧと浮遊ゲート１００ＦＧを有する。トランジスタ１０２は、制御ゲート１０２ＣＧと浮遊ゲート１０２ＦＧを含む。トランジスタ１０４は、制御ゲート１０４ＣＧと浮遊ゲート１０４ＦＧを含む。トランジスタ１０６は、制御ゲート１０６ＣＧと浮遊ゲート１０６ＦＧを含む。制御ゲート１００ＣＧはワード線ＷＬ３に接続され、制御ゲート１０２ＣＧはワード線ＷＬ２に接続され、制御ゲート１０４ＣＧはワード線ＷＬ１に接続され、制御ゲート１０６ＣＧはワード線ＷＬ０に接続される。
【０００４】
図１と図２では、ＮＡＮＤストリング内に４個のメモリセルを示しているが、４個のトランジスタを用いているのは例示に過ぎないことに留意するべきである。ＮＡＮＤストリングに含まれるメモリセルは、４個より多くても少なくてもよい。たとえば、８個、１６個、３２個、またはそれ以外の個数のメモリセルがＮＡＮＤストリングに含まれる場合もある。本明細書の説明では、ＮＡＮＤストリング内のメモリセルの数を特定の数には限定しない。
【０００５】
ＮＡＮＤ構造を用いたフラッシュメモリシステムの一般的なアーキテクチャは、複数のＮＡＮＤストリングを含む。たとえば、図３は、メモリアレイの３個のＮＡＮＤストリング２０２，２０４，２０６を示している（このメモリアレイはさらに多くのＮＡＮＤストリングを有する）。図３のＮＡＮＤストリングのそれぞれは、２個の選択トランジスタと４個のメモリセルとを含む。たとえば、ＮＡＮＤストリング２０２は、選択トランジスタ２２０，２３０と、メモリセル２２２，２２４，２２６，２２８とを含む。ＮＡＮＤストリング２０４は、選択トランジスタ２４０，２５０と、メモリセル２４２，２４４，２４６，２４８とを含む。各ストリングは、それぞれの選択トランジスタ（たとえば選択トランジスタ２３０と選択トランジスタ２５０）によってソース線に接続される。ソース側選択ゲートの制御には、選択線ＳＧＳが用いられる。選択線ＳＧＤによって制御される選択トランジスタ２２０，２４０などによって、ＮＡＮＤストリングがそれぞれのビット線に接続される。他の実施形態では、選択線は必ずしも共通でなくてもよい。メモリセル２２２とメモリセル２４２のそれぞれの制御ゲートにワード線ＷＬ３が接続される。メモリセル２２４とメモリセル２４４のそれぞれの制御ゲートにワード線ＷＬ２が接続される。メモリセル２２６とメモリセル２４６のそれぞれの制御ゲートにワード線ＷＬ１が接続される。メモリセル２２８とメモリセル２４８のそれぞれの制御ゲートにワード線ＷＬ０が接続される。図に示すように、各ビット線と各ＮＡＮＤストリングは、メモリセルのアレイの列を構成する。ワード線（ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０）は、アレイの行を構成する。各ワード線は、行内の各メモリセルの制御ゲートに接続される。たとえば、ワード線ＷＬ２は、メモリセル２２４，２４４，２５２のそれぞれの制御ゲートに接続される。
【０００６】
各メモリセルは、データ（アナログまたはデジタル）を記憶することが可能である。１ビットのデジタルデータを記憶する場合、メモリセルの可能な閾電圧の範囲は、論理データ「１」，「０」が割り当てられる２つの範囲に分けられる。ＮＡＮＤ型フラッシュメモリの一例では、閾電圧は、メモリセル消去後は負であり、これが論理「１」として定義される。書き込み動作後の閾電圧は正であり、これが論理「０」として定義される。閾電圧が負である場合に、制御ゲートに０ボルトを印加することによって読み出しが試行されると、メモリセルはオンになり、論理１が記憶されていることを示す。閾電圧が正である場合に、制御ゲートに０ボルトを印加することによって読み出し操作が試行されると、メモリセルはオンにならない。これは、論理０が記憶されていることを示している。メモリセルは、複数のレベルの情報（たとえば複数ビットのデジタルデータ）を記憶することも可能である。複数のレベルのデータを記憶する場合、可能な閾電圧の範囲は、データのレベルの数に分けられる。たとえば、４つのレベルの情報が記憶される場合は、データ値「１１」，「１０」，「００」，「０１」が割り当てられる４つの閾電圧範囲が存在する。ＮＡＮＤ型メモリの一例では、消去動作後の閾電圧は負であり、これが「１１」として定義される。正の閾電圧は、「１０」，「００」，「０１」の各状態に用いられる。
【０００７】
一般的に、１つまたは複数の閾電圧レベルでメモリセルに書き込みを行う前、又は、メモリの一部を消去する要求があった場合には、ブロック単位または他の単位でメモリセルが消去される。一実施形態では、ブロックまたはセクタ（ｓｅｃｔｏｒ）は、同時に消去されるメモリセルの最少の単位であると言うことが可能である。メモリデバイスの動作中に、メモリデバイス全体、又は、１つ若しくは複数のブロックを消去することが可能である。
【０００８】
ＮＡＮＤ型フラッシュメモリとそれらの動作に関連する例が、米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、および米国特許出願第０９／８９３，２７７号（米国特許出願公開第２００３／０００２３４８号）に記載されている。これらの内容は、本明細書に組み込まれる。本発明の実施形態によれば、他のタイプのフラッシュメモリデバイスを用いることも可能である。たとえば、米国特許第５，０９５，３４４号、第５，１７２，３３８号、第５，８９０，１９２号、および第６，１５１，２４８号には、ＮＯＲ型フラッシュメモリが記載されている。これらの内容の全体は、本明細書に組み込まれる。フラッシュメモリタイプの別の例が、米国特許第６，１５１，２４８に記載されている。この内容の全体は、本明細書に組み込まれる。
【０００９】
製造過程において、フラッシュメモリデバイスのいくつか又は一部分に欠陥が発生する可能性がある。記憶素子の個々のトランジスタ、ストリング、またはブロックが欠陥品になり、使用不能になる可能性がある。さらに、製造プロセスの後、又は、ユーザ操作の間に、デバイス内で欠陥が発生する可能性がある。ほとんどの状況では、エラー訂正符号（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ  ｃｏｄｅ；ＥＣＣ）を用いたり、単純にデバイスの欠陥部分を用いないようにしたりすることで、欠陥を効果的に管理することが可能である。個々のセル、ストリング、又はブロックを、メモリデバイスの代替領域（たとえばブロック末尾のあらかじめ指定された代替ストリングなど）にマッピングすることが可能である。しかしながら、検出されない欠陥がある場合、その欠陥によって誤った消去ベリフィケーション（消去確認）が行われたり、場合によってはユーザデータが回復不能になったりする可能性がある。そこで、フラッシュメモリデバイス内の欠陥を検出および吸収するために、様々な手法が用いられている。
【００１０】
フラッシュメモリ内の欠陥は、フラッシュメモリの書き込み時または消去時に発見可能である。欠陥のある記憶素子または選択ゲートを有するセル群は、正常な書き込みまたは消去が行われず、それによって、ストリング内の１つまたは複数のデバイスに問題があることがわかる。製造過程において、製造プロセスの一環として実施される多数回のルーチン検査動作の際にフラッシュメモリの欠陥を発見することが可能である。たとえば、デバイスの一部を消去し、その後、消去状態をベリファイ（確認）することが可能である。何回かの消去試行に失敗したセルは、欠陥があると判定され、１つまたは複数の欠陥管理スキームの下で処理されることが可能である。
【００１１】
さらに、製造プロセスは、一般的に、各セルの読み出しを行い、そのセルが正常に機能しているかどうかを判定することを含む。たとえば、あるセルグループを消去した後、又は、そのセルグループにランダムパターンを書き込んだ後、そのグループの個々のセルの読み出しを個別に行う。セルの状態と書き込まれた値とが一致しない場合、そのセルに欠陥があると判定することが可能である。
【００１２】
ユーザ操作の間には、消去または書き込みが正常に行われなかったセル、ストリング、又はブロックによって欠陥を検出することが可能である。たとえば、何回か消去を試行してもセルの消去が行われない場合は、そのセルに欠陥があると判定することが可能である。同様に、何回か書き込みを試行してもセルが所望の状態にならない場合は、そのセルに欠陥があると判定することが可能である。製造時およびユーザ操作時の消去ベリフィケーションは、一般的に、１つのステップでセルのグループをテストすることによって実施される。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
これらの手法では、メモリデバイス内の欠陥の発見、および消去のベリフィケーションをある程度まで行うことが可能であるが、セルが消去されたことのベリフィケーション、およびデバイス内のすべての欠陥の検出を完全に行うことができない。
【００１４】
したがって、消去動作のベリフィケーションや不揮発性メモリ内の欠陥の検出を行うための、改良されたシステムおよび方法が必要とされている。
【課題を解決するための手段】
【００１５】
本発明は、概略的に言うと、不揮発性メモリ内の欠陥を検出する技術に関する。各種実施形態のシステムや方法を用いると、複数の検査条件を用いて消去動作の結果をベリファイすることによって、欠陥のある記憶素子及び／又は消去が不十分な記憶素子のグループをより確実に検出することが可能である。
【００１６】
一実施形態では、記憶素子群のグループを消去し、それらを検査し、それらの素子が消去プロセスの結果として消去された状態にあるか否かを決定する。セル群のグループに対する初期消去ベリフィケーションプロセスは、セルグループに消去パルス又は消去電圧を印加した後に実施することが可能である。たとえば、ＮＡＮＤストリングの消去ベリフィケーションプロセスの場合、それらの素子が消去されていれば、それらの素子をバイアスしてターンオンし、ＮＡＮＤストリングの第１方向のチャージング又はコンダクションを判定する。コンダクション又はチャージングがミニマムレベルより大きい場合、グループは、初期消去ベリフィケーションをパスする。さらに、グループが消去されるまで又は所定回数の試行が行われるまで、パルス印加およびベリフィケーションが実施される。一実施形態では、消去ベリフィケーションプロセスをパスしない記憶素子群を、そのメモリデバイスの他のセクタにマッピングする。
【００１７】
一実施形態では、記憶素子群のグループは、消去後の消去状態の読み出しも行なわれる。消去状態読み出しプロセスでは、グループの１つまたは複数の記憶素子の読み出しを行って、それらのそれぞれの状態を決定することが可能である。一実施形態では、グループの各記憶素子が消去されていれば、それらの素子をバイアスしてターンオンし、そのグループの第２方向のチャージング又はコンダクションを判定する。チャージングまたはコンダクションが最低レベルより大きい場合、そのストリングは、消去されていると読み込まれる。一実施形態では、ＮＡＮＤストリングの各セルの消去状態の読み出しを同時に行って、付加プロセスを実施する時間を短縮化する。
【００１８】
一実施形態では、消去ベリフィケーションプロセスと消去状態読み出しプロセスは、記憶素子群のグループにおける反対方向のコンダクションまたはチャージングをテストする。たとえば、消去ベリフィケーションプロセスでは、ＮＡＮＤストリングの各記憶素子が消去されていれば、それらの素子をバイアスしてターンオンし、ビット線およびソース線を第１方向にバイアスした状態でビット線をモニタリングし、それが所定レベルまでチャージングされているのか否かを決定することが可能である。ビット線が所定レベルまでチャージングされていれば、そのストリングは、消去されていることがベリファイされる。消去状態読み出し時には、各記憶素子が消去されていれば、それらの素子をバイアスしてターンオンにし、ビット線およびソース線を第２方向にバイアスした状態でビット線をモニタリングし、それが所定レベル以下にディスチャージしているのか否かを決定することが可能である。ビット線が所定レベル以下までディスチャージしていれば、そのストリングは、消去されていると読み込まれる。このようにして、ＮＡＮＤストリング全体の消去状態の読み出しが同時に行われる。
【００１９】
一実施形態によれば、記憶素子群のグループが消去状態にあると読み込まれるのは、そのグループが消去ベリフィケーションプロセスをパスし、かつ、消去状態が読み出された場合だけである。消去ベリフィケーションプロセスをパスしても、書き込まれていると読み込まれたグループは、欠陥があると判定される。それらについては、欠陥のあるグループを別のグループにマッピングする手法等の１つまたは複数の欠陥処理手法を用いて、その後の書き込み動作から除外することが可能である。
【００２０】
一実施形態によれば、記憶素子群のグループに対する消去状態の読み出しが行われるのは、それらが消去ベリフィケーションプロセスをパスした場合だけである。消去ベリフィケーションプロセスを通過しなかったセルは、その後の消去状態読み出しプロセス等のテストを受けない。したがって、余分な消去状態読み出しプロセスの実施にかかるタイムコストを少なくすることができる。
【００２１】
本発明の実施形態のシステムは、記憶素子群のアレイと管理回路とを含むことが可能である。管理回路は、専用のハードウェアを含むこと、及び／又は、不揮発性メモリ（たとえば、フラッシュメモリ、ＥＥＰＲＯＭ、その他）又は他のメモリデバイス等の少なくとも１つの記憶素子に格納されたソフトウェアによってプログラムされるハードウェアを含むことが可能である。一実施形態では、管理回路は、コントローラと状態機械を含む。別の実施形態では、管理回路は、状態機械のみを含み、コントローラを含まない。管理回路は、様々な実施形態に関して前述のステップを実施することが可能である。いくつかの実施形態による方法は、状態機械によって実施される。いくつかの実施態様では、状態機械は、記憶素子群のアレイと同じ集積回路チップ上にある。
【００２２】
本発明の他の特徴、態様、および目的は、明細書、図面、および特許請求の範囲から得られるであろう。
【発明を実施するための最良の形態】
【００２３】
添付図面を参照しながら、限定ではなく例示として本発明を説明する。添付図面においては、類似の参照符号は類似の要素を示している。本開示の一実施形態の参照は、必ずしも同一の実施形態を参照することではなく、そのような参照は少なくとも１つを参照することを意味することに留意するべきである。
【００２４】
以下の説明では、本発明の各種の態様を説明する。しかしながら、当業者であれば、本発明が、本開示の一部の態様でも全部の態様でも実施可能であることは自明であろう。説明の目的上、本発明が十分に理解されるように、特定の数値、材料、および構成について説明する。しかしながら、当業者であれば、特定の詳細がなくても本発明が実施可能であることは自明であろう。他の事例では、本発明が不明瞭にならないように、周知の特徴を省略または簡略化している。
【００２５】
本発明の理解に最も役立つ形で、各種の動作を複数の離散的なステップとして順に説明する。しかしながら、これらの動作が説明の順序に必ず依存することを意味しているものと解釈されてはならない。
【００２６】
図４は、本発明を実施するために用いることが可能なフラッシュメモリシステムの一実施形態のブロック図である。メモリセルアレイ３０２は、列制御回路３０４、行制御回路３０６、ｃソース制御回路３１０、およびｐウェル制御回路３０８によって制御される。列制御回路３０４は、メモリセルアレイ３０２のビット線に接続され、メモリセルに記憶されたデータを読み出すことと、書き込み動作時にメモリセルの状態を判定することと、ビット線の電位レベルを制御して書き込みおよび消去を促進または阻止することとを実行する。行制御回路３０６は、ワード線に接続され、ワード線の１本を選択することと、読み出し電圧を印加することと、列制御回路３０４によって制御されるビット線電位レベルとの組み合わせで書き込み電圧を印加することと、消去電圧を印加することとを実行する。ｃソース制御回路３１０は、メモリセルに接続された共通ソース線（図５の「ｃソース」）を制御する。ｐウェル制御回路３０８は、ｐウェル電圧を制御する。
【００２７】
メモリセルに記憶されたデータは、列制御回路３０４によって読み出され、データ入出力バッファ３１２を介して外部Ｉ／Ｏ線に出力される。メモリセルに記憶される書き込みデータは、外部Ｉ／Ｏ線を介してデータ入出力バッファ３１２に入力され、列制御回路３０４に転送される。外部Ｉ／Ｏ線は、コントローラ３１８に接続される。
【００２８】
フラッシュメモリデバイスを制御するコマンドデータは、コントローラ３１８に入力される。コマンドデータは、どのような動作が要求されているのかをフラッシュメモリに伝える。入力されたコマンドは状態機械３１６に転送され、状態機械３１６は、列制御回路３０４、行制御回路３０６、ｃソース制御回路３１０、ｐウェル制御回路３０８、およびデータ入出力バッファ３１２を制御する。状態機械３１６は、さらに、ＲＥＡＤＹ／ＢＵＳＹやＰＡＳＳ／ＦＡＩＬのような、フラッシュメモリのステータスデータを出力することが可能である。
【００２９】
コントローラ３１８は、パーソナルコンピュータ、デジタルカメラ、携帯情報端末などのようなホストシステムに接続されるか、接続されることが可能である。コントローラ３１８は、データをメモリアレイ３０２に記憶させるコマンドや、データをメモリアレイ３０２から読み出すコマンド等のコマンドを出すホストに接続され、そのようなデータを送受信する。コントローラ３１８は、そのようなコマンドを、（状態機械３１６に接続されている）コマンド回路３１４が解釈および実行できるコマンド信号に変換する。コントローラ３１８は、一般的に、メモリアレイに書き込まれたりメモリアレイから読み出されたりするユーザデータのためのバッファメモリを含んでいる。
【００３０】
一つの例示的なメモリシステムは、コントローラ３１８を含む１つの集積回路と、１つ又は複数の集積回路チップとを含む。各集積回路チップは、メモリアレイと、それに関連する制御回路と、入出力回路と、状態機械回路とを含んでいる。システムのメモリアレイとコントローラ回路は、１つまたは複数の集積回路チップに統合されることがトレンドである。メモリシステムは、ホストシステムの一部として埋め込まれたり、ホストシステムに着脱自在に挿入されるメモリカード（または他のパッケージ）に内蔵されたりすることが可能である。そのようなカードは、（たとえばコントローラを含む）メモリシステム全体、又は、メモリアレイと関連周辺回路のみ（コントローラ又は制御機能がホストに内蔵される場合）を含むことが可能である。したがって、コントローラは、ホストに内蔵されても、着脱自在なメモリシステムに内蔵されてもよい。
【００３１】
図５は、メモリセルアレイ３０２の例示的構造を示している。一例として、１０２４個のブロックに分割されたＮＡＮＤフラッシュＥＥＰＲＯＭを示す。各ブロックに記憶されたデータは、同時に消去される。一実施形態では、ブロックは、同時に消去される、セルの最小単位である。この例では、各ブロックに８５１２個の列があり、これらは偶数列と奇数列とに分けられる。また、ビット線も、偶数ビット線（ＢＬｅ）と奇数ビット線（ＢＬｏ）とに分けられる。図５では、４個のメモリセルが直列に接続されてＮＡＮＤストリングを形成している。図では各ＮＡＮＤストリングに４個のセルが含まれるが、４個より多くても少なくてもよい（たとえば、１６個でも３２個でも、それ以外の数でもよい）。ＮＡＮＤストリングの一方の端子は、第１選択トランジスタＳＧＤを介して、対応するビット線に接続される。他方の端子は、第２選択トランジスタＳＧＳを介して、ｃソースに接続される。
【００３２】
一実施形態では、読み出し動作時および書き込み動作時において、４２５６個のメモリセルが同時に選択される。選択されたメモリセル群は、同じワード線（たとえばＷＬ２−ｉ）と、同じ種類のビット線（たとえば偶数ビット線）とを有する。したがって、５３２バイトのデータの読み出し又は書き込みを同時に行うことが可能である。同時に読み出し又は書き込みが行われるこれらの５３２バイトのデータは、論理ページを形成する。したがって、この例では、１ブロックは、少なくとも８ページを記憶することが可能である。各メモリセルが２ビットのデータを記憶する場合（たとえばマルチレベルセルの場合）、１ブロックは１６ページを記憶する。
【００３３】
たとえば、図５を参照すると、読み出し動作および確認動作においては、トランジスタがパスゲートとして動作するように、選択ゲート（ＳＧＤおよびＳＧＳ）と選択されていないワード線（たとえば、ＷＬ０，ＷＬ１，ＷＬ３）は、読み出しパス電圧（たとえば４．５ボルト）まで引き上げられる。選択されたワード線（たとえばＷＬ２）は、当該メモリセルの閾電圧がそのレベルに達しているのか否かを判定するために、読み出し動作とベリファイ動作のそれぞれについて、指定されるレベルの電圧に接続される。たとえば、１ビットメモリセルの読み出し動作では、選択されたワード線ＷＬ２が接地され、それによって、閾電圧が０Ｖより高いのか否かが検出される。１ビットメモリセルのベリファイ動作では、選択されたワード線ＷＬ２は、たとえば２．４Ｖに接続され、それによって閾電圧が２．４Ｖ又は別の閾値レベルに達しているのか否かがベリファイされる。ソースおよびｐウェル（たとえば図７のｐウェル１４０）は０ボルトである。選択されたビット線（ＢＬｅ）は、たとえば０．７Ｖのレベルまでプレチャージされる。閾電圧が読み出しレベルまたはベリファイレベルより大きい場合、当該ビット線（ＢＬｅ）の電位レベルは、非導電性のメモリセルであることから、高いレベルを維持する。一方、閾電圧が読み出しレベルまたはベリファイレベルより小さい場合、当該ビット線（ＢＬｅ）の電位レベルは、導電性のメモリセル（たとえばメモリセル３０３）であることから、低いレベル（たとえば０．５Ｖ未満）まで下がる。メモリセルの状態は、ビット線に接続されたセンス増幅器によって検出される。メモリセルが消去されているか書き込まれているかの違いは、浮遊ゲートに負電荷が蓄えられているか否かに依存する。たとえば、浮遊ゲートに負電荷が蓄えられていれば、閾電圧が高くなり、トランジスタがエンハンスメントモードに入ることが可能である。
【００３４】
一実施形態では、メモリセルの消去は、ｐウェルを消去電圧（たとえば２０ボルト）まで引き上げ、選択されたブロックのソース線およびビット線を浮遊させたまま、ワード線を接地することによって行われる。選択されていないワード線、ビット線、選択線、およびｃソースも、容量結合によって、高い正電位（たとえば、２０Ｖ）まで引き上げられる。したがって、選択されたブロックのメモリセルのトンネル酸化層に強い電界が印加され、浮遊ゲートの電子が基板に放射される際に、選択されたメモリセルのデータが消去される。浮遊ゲートからｐウェル領域に十分な電子が移動すると、選択されたセルの閾電圧が負になる。消去は、メモリアレイ全体、個々のブロック、または別の単位のセルに対して実施することが可能である。
【００３５】
前述の消去、読み出し、およびベリファイの各動作は、当該技術分野では周知である技術に従って実施される。したがって、説明した詳細の多くは、当業者による変更が可能である。
【００３６】
ユーザ操作の間に、メモリセルのブロックに対して、消去動作後に消去ベリフィケーション動作が行われるのが一般的である。消去ベリフィケーション動作が行われるのは、選択されたすべてのセルが消去パルスによって正常に消去されたことを保証するためである。メモリセルのストリングが十分に消去されているのか否かを判定するために、通常は、ストリングの単一方向のコンダクションをテストする。たとえば、単一方向のコンダクションのテストは、ＮＡＮＤストリングのすべてのセルが消去されていれば、それらをバイアスして導通させた状態で、ＮＡＮＤストリングのビット線が所定レベルまでチャージングされているのか否かを判定することによって行われる。この場合、デバイスの性能を望ましくないレベルまで低下させることなく、多数のセルを素早くテストすることが可能である。
【００３７】
たとえば、メモリセルのストリングに消去電圧を印加した後に、図６の列３８０に示したような消去ベリフィケーション条件をストリングに適用し、ストリングが十分に消去されているのか否かを判定することが可能である。ベリフィケーション動作に失敗したストリングまたはブロックには消去電圧を再印加し、その後に記憶素子を再度確認し、それらが正常に消去されているのか否かを判定する。個々のメモリセル、ストリング、またはブロックが所定回数の消去ベリフィケーション動作に失敗した場合は、それらに欠陥があると判定することが可能である。
【００３８】
図６の列３８０は、図２に示したストリングのようなＮＡＮＤストリングに消去電圧を印加した後に、その選択されたストリングが消去されていることをベリファイするために用いることが可能な消去ベリフィケーションバイアス条件を例示している。本開示のほとんどは４個のセルＮＡＮＤストリングに関しての説明であるが、本明細書に示す原理および実施形態は、ストリング内の記憶素子が何個であっても用いることが可能であることが理解されよう。さらに、図６に示した実際の電圧は、個々の実施態様の必要および特性に応じて変えることが可能である。
【００３９】
図２では、選択ゲート１２０および１２２のそれぞれをターンオンにするために、それらに読み出し電圧５Ｖが印加される。選択ゲートに印加される各電圧は、トランジスタをターンオンにするのに十分な電圧でありさえすれば、等しくなくてもよい。ストリングのビット線（たとえばビット線１２６）は接地され、ソース（たとえばソース線１２８）はＶｄｄ（たとえば２．７Ｖ）まで引き上げられる。ストリング内の各メモリセルの制御ゲートは、接地されるか、消去されたメモリセルをターンオンするのに十分な別の電圧が供給される。各セルが０ボルト（または別の印加されたゲート電圧）より小さい閾電圧まで十分に消去されていれば、ストリングは導通し、ビット線はチャージされ始めるはずである。ある所定時間（たとえば９．２マイクロ秒）が経過した後にビット線がＶｓｅｎｓｅ（たとえば１．５Ｖ）を超えてチャージされていれば、そのストリングは十分に消去されていると判定される。ビット線がＶｓｅｎｓｅまでチャージされていない場合は、消去パルスを再印加し、ベリファイ動作を繰り返すことが可能である。ストリングを消去するために所定回数の試行が既になされている場合は、そのストリングに欠陥がある、又は、そのストリングが使用不能であると判定することが可能である。
【００４０】
そのようなベリフィケーション動作は、消去のベリフィケーション、及び、何らかの欠陥があるストリング又はセクタの検出には有用である。しかしながら、そのようなベリフィケーション動作では、すべての欠陥を検出すること、及び、ストリングが正常に消去されていることを完全にベリファイすることができない。
【００４１】
図７は、図１および図２に示したＮＡＮＤストリングの断面図である。消去ベリフィケーション動作時には、図６に示したバイアス条件の下で、セルが十分に消去されていれば、矢印４０２に示すように、ストリングのソース側からドレイン側に流れる電流が誘導される。しかしながら、そのようなベリフィケーション動作では、選択ゲート１２０のようなトランジスタの中の特定の欠陥がマスクされるために、検出されないままになる可能性がある。
【００４２】
ゲート１２０，１２２等の選択ゲートは、トランジスタの様々なブレークダウンにより、動作中に欠陥が発生する可能性がある。たとえば、ゲート１２０については、図７に示したように、ゲートとチャネルの間の酸化層の中でトラップされた電荷が原因で選択ゲートトランジスタが破損する可能性がある。図７は、選択ゲート１２０の制御ゲートとＮ＋拡散層１３８との間の領域４０６において電荷がトラップされている様子を示している。書き込み動作および消去動作が繰り返されると、電荷が酸化層内でトラップされるようになる可能性がある。トラップされた電荷は、たとえば、トランジスタのブレークダウンや、選択ゲート１２０の閾電圧の明らかな上昇を引き起こす可能性がある。その後の読み出し動作において、制御ゲートから見て上昇した閾電圧によって、その選択ゲートによって制御されるストリングの１つまたは複数のメモリセルの状態の読み出しが正常に行われない可能性がある。
【００４３】
消去ベリフィケーション動作の間には、ストリング内の各トランジスタが導通しており、これによって、選択ゲート１２０または１２２の左側が、実質的にソース側の電圧レベル（たとえばＶｄｄ又は２．７Ｖ）になる。選択ゲート１２０又は１２２のソース側におけるこの正電圧は、酸化層内でトラップされたどのような電荷もマスクするのに十分である可能性がある。トラップされた電荷がソース側電圧によってマスクされていれば、トランジスタは、印加されたゲート電圧の下で導通することが可能である。ストリングのソース側の電位を高くすると、チャネルを流れる電流（矢印４０２で示される）が誘導され、ビット線がチャージ可能になり、ストリングが消去ベリフィケーション動作をパスする。
【００４４】
しかしながら、その後のストリング内の１つまたは複数のセルの読み出し動作では、トラップされた電荷をマスクすることができず、トランジスタが正常に機能しない可能性がある。たとえば、ストリングが欠陥のゲートからディスチャージすることができないために、消去されているメモリセルが、書き込まれていると読まれる可能性がある。図６の列３８４は、個々のセルの消去状態を読み出すために用いることが可能なバイアス条件を例示している。各選択ゲートをターンオンにするために、そのゲートにＶｃｃ＋Ｖｔ（たとえば４．１Ｖ）が印加される。選択されていない各セルがターンオンすることを保証するために、選択されていない各ワード線にＶｒｅａｄ（５．０Ｖ）が印加され、読み出しのために選択されたセルのワード線は、接地されるか、消去された記憶素子をターンオンにするのに十分な別の電圧が供給される。ビット線が０．７Ｖまでプレチャージされ、一定時間（たとえば６．７マイクロ秒）が経過した後に、ビット線の充電がセンスされる。ビット線がＶｓｅｎｓｅ（たとえば０．４５Ｖ）を下回るまでディスチャージすれば、選択されたセルが、印加された電圧の下でターンオンしていると判定され、消去状態にあることがベリファイされる。選択時間の間にビット線が指定のレベルまでディスチャージすることによって、ゲートに０Ｖを印加されたセルがオンしている場合は、選択されたセルの閾電圧が０Ｖを下回っていなければならない。したがって、そのセルは、消去されていることが確認される。
【００４５】
しかしながら、選択ゲート１２０又は１２２のトラップされた電荷は、読み出し動作のために適用されたバイアス条件の下で、ビット線が正常にディスチャージしない事象を引き起こす可能性がある。たとえば、選択ゲート１２０は、その制御ゲートに４．７Ｖが印加されても、トラップされた電荷が選択ゲートの閾電圧を引き上げているためにオンにならない可能性がある。読み出しバイアス条件の下では、選択ゲート１２０の左側が０Ｖになり、ドレイン側がＶｄｄになる。これらの条件の下では、トラップされた電荷をマスクする電圧が選択ゲートにないので、正常に動作しているトランジスタをオンにするように意図された条件の下でもゲートがオンにならない可能性がある。したがって、ストリングの１つまたは複数の消去されたメモリセルが、書き込まれているとミスリードされる可能性がある。
【００４６】
一実施形態によれば、ストリングが消去されて正常に機能していることをより包括的に判定するために、消去ベリフィケーション動作の後に（または消去ベリフィケーション動作の一部として）追加の動作を実施する。この追加の動作では、初期消去ベリフィケーション動作においてテストされた方向と反対方向について、ストリング内の導通または電流をテストすることが可能である。このようにして、消去ベリフィケーション動作時にはマスクされていて欠陥を有するトランジスタを、反対方向の導通をテストすることによって検出することが可能である。ＮＡＮＤストリングは、消去導通テストをパスし、かつ、消去状態にあると読み込まれた場合にのみ、消去されていることがベリファイされる。
【００４７】
図６の列３８２は、ストリングの導通をテストするために実施可能な一実施形態に従って、ストリングの消去状態を読み出すための一連のバイアス条件を示している。選択ゲート１２０および１２２をオンにするために、電圧Ｖｃｃ＋Ｖｔ（たとえば、４．１Ｖ）が印加される。選択ゲートに印加される各電圧は、トランジスタをオンにするのに十分な電圧でありさえすれば、等しくなくてもよい。各記憶素子のワード線に確認電圧が印加される（確認電圧は消去されたメモリセルをオンにするのに十分な電圧（たとえば、０Ｖ）であればよい）。ＮＡＮＤストリングの各記憶素子のワード線に０Ｖを印加することによって、各記憶素子の消去状態が同時に読み出される。言い換えると、ＮＡＮＤストリング全体の消去状態の読み出しは、１回の動作で行われる。たとえば、ビット線は０．７Ｖのレベルまでプレチャージされ、ソース線は接地される。このようにバイアス条件を適用すると、各セルが消去されていて選択ゲートが正常に機能していれば、ＮＡＮＤストリングのチャネル内に、矢印４０４（図７）の方向の電流が誘導される。ビット線が０．７Ｖまでプレチャージされて一定時間が経過した後に、ビット線の電圧がセンスされる。一定時間（たとえば６．７マイクロ秒）が経過した後にビット線がＶｓｅｎｓｅ（たとえば、０．４５Ｖ）を下回るまで放電していれば、ストリングは、消去状態にあると読み込まれる。しかしながら、ビット線が指定時間内に放電しない場合、ストリングは、書き込まれていると読まれる。各メモリセルが十分に低い閾電圧まで正常に消去されていても、ビット線は放電しない場合がある。たとえば、選択ゲート１２０または１２２に欠陥があれば、これらは、適用されたバイアス条件の下ではオンにならない可能性がある。したがって、ドレインからソースに流れる電流がブロックされ、ストリングは放電しない。
【００４８】
上述したように、ストリングが消去されているのか否かを判定する追加のベリフィケーションが実施される。消去ベリフィケーション動作時にチェックした方向と逆の方向の電流をチェックすることにより、消去状態のベリファイならびに欠陥セルの検出をより包括的に達成することが可能である。初期消去ベリフィケーション時にマスクされていた可能性のある欠陥を検出することが可能になり、それによって、より確実な消去ベリフィケーションが行われ、メモリの欠陥部分を除外することが可能である。
【００４９】
図８は、ユーザ操作の間に包括的な消去ベリフィケーションを実施する方法の一実施形態のフローチャートである。ステップ５６０では、コントローラ３１８は、メモリセルのブロックまたは他の単位の消去または書き込みに関するユーザの要求を受け取る。この要求は、メモリシステムに接続されている任意の数のホスト機器から出力されることが可能である。少なくとも１つのセクタ又はセクタの区画を指定するアドレスデータは、コントローラ３１８からデータ入出力バッファ３１２に入力されることが可能であり、データ入出力バッファ３１２ではアドレスデータが状態機械３１６によって認識およびラッチされる。コントローラ３１８、状態機械３１６、および各種制御回路は、要求に対応する物理セクタをデコードおよび選択する。ステップ５６２では、選択された１つまたは複数のメモリブロックが消去される。一実施形態では、ステップ５６２の拡大ボックスで示した方法に従ってブロックが消去される。図示したステップにより、１つまたは複数のブロックの１つまたは複数のストリングを消去することが可能である。たとえば、一実施形態では、図示したステップに従って、ブロックを構成する複数のストリングが並列的に同時に消去される。
【００５０】
ステップ５０２では、１つまたは複数のセクタに消去電圧パルスを印加する。各種実施形態に従って、任意の数のメモリセル消去手段を用いることが可能である。ステップ５０４では、図６の列３８０に従って、記憶素子のストリングの消去状態をベリファイする。ステップ５０４では、ストリング内のすべての消去されたメモリセルをターンオンする条件の下で、ストリングの第１方向の導通を確認する。ステップ５０６では、消去ベリファイのステータスを判定する。ストリングに最低限の導通がない場合（たとえば適用された条件の下でビット線が十分に充電されていなかった場合）はステップ５０８に移る。ステップ５０８では、ベリファイ回数をベリファイ試行の閾値回数（たとえば２０）と比較する。ベリファイ回数が閾値に満たない場合はステップ５０２に移る。ステップ５０２では、選択されたセクタに消去パルスまたは消去電圧を再度印加する。ベリファイ回数が閾値を超えている場合は、ストリングおよび／またはブロックが十分に消去されていないと判定し、ステップ５１０において、初期ベリフィケーションの失敗のステータスをレポートする。ステップ５０６において消去ベリフィケーションをパスしたと判定された場合はステップ５１４に移る。ステップ５１４では、図６の列３８２に従って消去状態読み出し動作をストリングに対して実行する。一実施形態では、ステップ５１４でのストリングの消去状態の読み出しは、ステップ５０４でのテストと反対の方向について、ストリング内の導通または電流をテストすることを含む。一実施形態のステップ５１４では、ストリング内の各メモリセルの消去状態の読み出しが同時に行われる（すなわちＮＡＮＤストリング全体の消去状態の読み出しが１回の動作で行われる）。ステップ５１６では、消去状態読み出し動作のステータスを判定する。ストリングが消去されていると読み出されなかった場合は、ステップ５１０において消去動作の失敗のステータスをレポートする。ストリングが消去されていると読み出された場合は、ステップ５１８においてパスのステータスをレポートする。
【００５１】
セルのブロックの１つまたは複数のストリングについて消去ベリフィケーション動作および消去状態読み出し動作を実行した後に、ステップ５６４において消去動作のステータスを判定する。（ステップ５１８で示されるように）消去ベリフィケーション動作でストリングが消去されているとベリファイされ、かつ、消去状態読み出し動作でストリングが消去されていると読み出された場合は、消去動作が成功したと判定し、消去動作のパスのステータスをレポートする。ステップ５６６では、消去動作の成功に応答してストリングまたはブロックを書き込み可能にする。一方において、（ステップ５１０で示されるように）消去ベリフィケーション動作でストリングが消去されていると確認できない場合、又は、消去ベリフィケーション動作でストリングが消去されていると確認され、かつ、消去状態読み出し動作でストリングの少なくとも１つの素子が書き込まれていると読み出された場合は、消去動作が失敗したと判定する。ステップ５６８では、ストリングに欠陥があると判定する。ステップ５７０では、欠陥があるストリングを吸収する手法を実施することが可能である。たとえば、欠陥のあるストリングをブロック内の代替ストリングにマッピングすることや、そのブロック全体を使用しないようにマッピングすることが可能である。
【００５２】
欠陥のあるセル、ストリング、またはブロックを処理するために、各種の実施形態の様々な方法を用いることが可能である。たとえば、個々のメモリセル、ストリング、またはブロックを、代替使用のために確保された代替のセル、ストリング、またはブロックにマッピングすることが可能である。多くの実施形態では、欠陥マッピングに用いるためにセクタの末尾に代替のセルまたはストリングが用意される。個々のメモリセルをマッピングする手法を含む様々な欠陥マッピング方式が、米国特許第６６８４３４５号（件名「Ｆｌａｓｈ  ＥＥｐｒｏｍ  Ｓｙｓｔｅｍ」）に詳細に記載されている。この内容の全体は、本明細書に組み込まれる。
【００５３】
図９は、図８のステップ５０４〜５０６を実施するための一実施形態によるフローチャートである。ステップ５０２においてセルのグループの消去を試行した後、ステップ５３０において一連の消去ベリフィケーションバイアス条件をストリングに適用する。一実施形態では、消去ベリフィケーションバイアス条件は、おおむね図６の例３８０に示したとおりである。これらのバイアス条件を用い、ストリングのすべての消去されたセルをターンオンするのに十分な条件の下で、ストリング内の第１方向の電流または導通が正常か否かをテストする。ステップ５３２は、ビット線電圧をセンスするまでの一定時間（ｔ）のディレイを示す。この時間は、実施形態によって異なるが、適用される条件の下でストリングが導通することを示すレベルまでビット線が充電されるのに十分な時間に設定される。所定の時間（ｔ）だけ待機した後に、ステップ５３４において、電圧を判定する任意の数の手段を用いて、ビット線電圧をセンスする。
【００５４】
ステップ５３６では、センスされたビット線電圧を基準電圧レベル（たとえばＶｓｅｎｓｅ）と比較する。ビット線が閾値レベルを超えて充電されている場合は、ステップ５３８において消去ベリフィケーションプロセスのパスのステータスをレポートする。一定時間の間にビット線が基準電圧を超えて充電されない場合は、ステップ５４０において失敗のステータスをレポートする。ステップ５３８および５４０からは、図８のステップ５１４またはステップ５０８に移る。説明している各電圧は例示的であって、与えられた実施態様においては修正が可能であることに留意するべきである。たとえば、異なる時間における別のレベルの充電をテストするために、Ｖｓｅｎｓｅおよび（ｔ）の値を修正することが可能である。Ｖｓｅｎｓｅを大きくした場合は、ビット線電圧をセンスするまでの時間を、対応する分だけ長くすることが可能である。ビット線は、適用されたバイアス条件の下で充電されるまである程度の時間を要するので、選択された電圧レベルにビット線が到達していなければならない時間に対応するように、ビット線電圧をセンスするまでの時間を選択しなければならない。このようにして、選択されたバイアス条件の下でのストリングの正常な動作をベリファイすることが可能である。
【００５５】
図１０は、図８のステップ５１４〜５１６を実施するための一実施形態のフローチャートである。ステップ５０６においてストリングの消去の成功をベリファイした後に、ストリングの少なくとも１つの記憶素子の消去状態を読み出す一連のバイアス条件をストリングに適用する。一実施形態では、図６の列３８２に示された消去状態読み出しバイアス条件によっておおむね示されるとおりの条件を用いて、各記憶素子の消去状態を同時に読み出す（ＮＡＮＤストリング全体の読み出しを１回の動作で行う）。消去された記憶素子をターンオンにするのに十分なベリフィケーション電圧（たとえば０Ｖ）をストリングの各素子のワード線に印加し、ストリング全体の消去状態を読み出すことが可能である。消去状態読み出し動作の一環として適用されたバイアス条件は、ストリング内の第２方向の電流または導通が正常か否かをテストする。ステップ５５２は、ビット線電圧をセンスするまでの一定時間（ｔ）のディレイを示す。この時間は、実施形態によって異なる場合があるが、消去ベリフィケーション動作の場合と同様に、適用される条件の下でストリングが導通および正常動作することを示すレベルまでビット線が放電するのに十分な時間に設定される。一実施形態では、たとえば、この時間は６．７マイクロ秒である。
【００５６】
時間（ｔ）だけ待機した後に、ステップ５５４においてビット線電圧をセンスする。ステップ５５６では、センスされたビット線電圧を閾値電圧Ｖｓｅｎｓｅ（たとえば０．４５Ｖ）と比較する。一定時間（ｔ）が経過した後にビット線がＶｓｅｎｓｅを下回るまで放電していれば、ステップ５５８において、消去状態読み出し動作の消去されているステータスをレポートする。一定時間（ｔ）が経過した後にビット線がＶｓｅｎｓｅを下回るまで放電していなければ、ステップ５６０において、消去状態読み出し動作の書き込まれているステータスをレポートする。ステップ５５８および５６０から、ステップ５１８または５１０に移る。
【００５７】
図８〜１０の方法によれば、不揮発性メモリの包括的な消去ベリフィケーションを達成することが可能である。メモリセルのストリング内の２方向の導通をテストすることによって、ストリングが十分に消去されていることをより完全にベリファイすることが可能である。さらに、通常の消去ベリフィケーション動作においてブレークダウンがマスクされる可能性のあるストリングの欠陥素子を検出することが可能である。たとえば、通常の消去ベリフィケーション動作では破損状態がマスクされる欠陥のある選択ゲートを検出することが可能である。消去ベリフィケーション動作をパスしても、その後に少なくとも１つのセルが書き込まれていると読まれるストリングを、ストリング内に少なくとも１つの欠陥素子があると判定することが可能である。ストリング、ストリングの列、またはストリングのブロックは、検出された欠陥を吸収するために、メモリ内の代替場所にマッピングされることが可能である。
【００５８】
各種実施形態では、消去シーケンス中の１つまたは複数のステップにおいて、消去状態読み出し動作を消去ベリフィケーション動作と組み合わせることが可能である。たとえば、不揮発性記憶素子を動作させる多くのマルチステート手法では、消去されたメモリセルは、選択されたターゲット物理状態に書き込まれる前に、ソフト書き込み動作を受ける。一実施形態に従ってフラッシュメモリセルが消去される場合、消去されたすべてのセルが負の閾電圧のあらかじめ設定された範囲の負の閾電圧を有することがゴールである。しかしながら、実際には、消去プロセスの結果、いくつかのセルが、あらかじめ設定された範囲を下回る負の閾電圧を有する場合がある。閾電圧が低すぎるメモリセルは、その後、書き込みが正常に行われない可能性がある。したがって、デバイスによっては、いわゆるソフト書き込みを実施する場合がある。すなわち、あらかじめ定義された範囲内で閾電圧の値が著しく低いメモリセルに対して少量の書き込みを行い、閾電圧をあらかじめ設定された範囲内まで引き上げる。ソフト書き込み後にメモリセルを再度テストし、ソフト書き込み動作の結果として、メモリセルがあらかじめ設定された消去範囲にあるのか否かを判定する。
【００５９】
そのようなソフト書き込み手法を利用する実施形態では、たとえば、セルを適切にテストするのは、１回の消去状態読み出し動作で十分である。消去状態読み出し動作を実施できるのは、最初の消去ベリフィケーション動作が成功した後（すなわちソフト書き込みの前）だけである。消去ベリフィケーション動作は、セルを含むストリング内の第１方向の導通を確認する。消去状態読み出し動作は、反対方向のストリングの導通、即ち、正常な動作状態を確認する。１回の消去状態読み出し動作で正常動作がベリファイされるので、ソフト書き込み後の消去ベリフィケーション動作の後に第２の消去状態読み出し動作を実施する必要はない。別の実施形態では、ソフト書き込みの前ではなく後に消去状態読み出し動作を実施することが可能である。さらに別の実施形態では、消去状態読み出し動作を前と後の両方で実施することが可能である。
【００６０】
本開示の大部分は、メモリデバイスのユーザ操作時の消去ベリフィケーションおよび欠陥検出を対象としてきたが、その原理および手法を製造時にも用いることによって、一層包括的な消去ベリフィケーションおよび欠陥検出を実現することが可能である。前述のように、製造時のテストプロセスは、通常、デバイスの各ビットまたは各メモリセルを読み出すことを含む。メモリセルのアレイにランダムパターンを書き込んだ後に各セルを読み出すことが可能である。セルから読み出された状態と、書き込まれた状態とが一致しない場合は、そのセルに欠陥があると判断することが可能である。さらに、アレイを消去した後に各セルを読み出すことが可能である。セルが、消去後に、書き込まれていると読み出された場合は、欠陥があると判定することが可能である。一実施形態では、製造時にテストを行うために、テストピンを用いてメモリデバイスのコントローラをバイパスする。
【００６１】
テストプロセス時に各セルを読み出す処理には時間がかかる。一実施形態によれば、製造プロセス時に、図６の列３８２に示したバイアス条件を用いて、ストリングの消去状態を読み出す。アレイのストリングの消去状態を読み出すことは、アレイの各セルを個別に読み出すこれまでのプロセスに取って代わることが可能である。たとえば、テストプロセス時にセルアレイを消去した後に、列３８２のバイアス条件の下で個々のストリングの消去状態を読み出す（すなわちストリングの各セルの消去状態を同時に読み出す）。書き込まれていると読み出されたストリングを、欠陥があると判定することが可能である。個々のセル単位ではなくストリング単位で読み出しを行うと、消去状態読み出しにかかる時間を大幅に短縮することが可能である。実際、各セルを個別に読み出す場合に必要な時間をストリングのセル数で割った時間まで短縮することが可能である。
【００６２】
一実施形態では、アレイのストリングの消去状態を読み出すことが、テストプロセス時の消去ベリフィケーションに組み込まれる。たとえば、列３８０のバイアス条件だけを用いてアレイの消去をベリファイするのではなく、列３８２のバイアス条件の下で追加のベリフィケーションステップを実施することができる。アレイの個々のストリングは、列３８０のバイアス条件の下では消去ベリフィケーションをパスした場合に消去されているとベリファイされるだけであり、列３８２の条件の下で消去状態にあると読み出される。消去ベリフィケーション時にストリングの消去状態が読み出されている場合は、消去ベリフィケーション時に各セルが既にテストされているので、各セルの消去状態の個別読み出しをバイパスすることが可能である。
【００６３】
本開示の大部分は、制御ゲートに特定の電圧を印加し、メモリセルがオンになるかオフになるかを判定することによってベリフィケーションプロセスが実施されるという前提で説明されている。しかしながら、メモリセルの状態を判定するために本発明の趣旨の範囲内で用いることが可能な、メモリセルのベリフィケーション（および読み出し）を行う他の手段、ならびに他のベリフィケーションパラメータも存在する。たとえば、特定の読み出し条件の下で記憶ユニットの電流を一連の基準電流と比較する電流センスシステムを用いることが可能である。別の実施形態では、記憶ユニットの状態を、いくつかの異なるパラメータを用いて判定することが可能である。たとえば、セルに蓄えられた電荷のレベルの判定を電流センスによって実施することが可能であり、この場合、一定のバイアス条件を用いてセルの導通の程度がセンスされる。また、そのような判定を閾電圧をセンスすることによって行うことが可能であり、この場合、様々なステアリングゲートバイアス条件を用いてそのような導通の開始がセンスされる。また、セルの充電レベルで決定されるドライバ強度を用いて、（たとえばプリチャージされたコンデンサによって）動的に保持されるセンスノードの放電率を制御することによって、判定を動的に実施することが可能である。所定の放電レベルに達するまでの時間をセンスすることによって、蓄えられた電荷のレベルが判定される。この場合、セルの状態を表すパラメータは時間である。この方式は、米国特許第６２２２７６２号に記載されている。この内容の全体は、本明細書に組み込まれる。別の手法では、周波数をパラメータとして用いて記憶ユニットの状態を判定する。これについては、米国特許第６０４４０１９号に記載されている。この内容の全体は、本明細書に組み込まれる。電流センス方式については、米国特許第５１７２３３８号に、より詳細に記載されている。この内容の全体も本明細書に組み込まれる。
【００６４】
ここまでの各例は、ＮＡＮＤ型フラッシュメモリに関するものであった。しかしながら、本発明の原理は、現行の不揮発性メモリや、開発中の新技術を用いることが予想される不揮発性メモリを含む、他のタイプの不揮発性メモリにも適用することができる。
【００６５】
本発明の実施形態のこれまでの記載は、例示および説明を目的としたものであり、網羅的であること、および本発明を開示された形態に限定することを意図するものではない。様々な修正および変形は、当業者にとって自明であろう。本発明の原理およびその実際的な応用を最も良く説明できるように実施形態を選択および記載したので、当業者であれば、本発明、各種実施形態、および想定される具体的な用途に適合する様々なモディフィケーションを達成することができる。本発明の範囲は、特許請求の範囲およびその等価物によって定義されるものとする。
【図面の簡単な説明】
【００６６】
【図１】ＮＡＮＤストリングの平面図である。
【図２】図１に示したＮＡＮＤストリングの等価回路図である。
【図３】３個のＮＡＮＤストリングを示す回路図である。
【図４】本発明の各種態様を実装することが可能な不揮発性メモリシステムの一実施形態のブロック図である。
【図５】メモリアレイの構成を例示する。
【図６】各種実施形態に従って用いることが可能な各種バイアス条件の表である。
【図７】図１に示したようなＮＡＮＤストリングの断面図である。
【図８】一実施形態に従ってユーザ操作時に記憶素子を消去する場合のフローチャートである。
【図９】一実施形態に従って消去ベリフィケーション動作を実施する場合のフローチャートである。
【図１０】一実施形態に従ってメモリセル群の消去状態を読み出す場合のフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成19年3月12日(2007.3.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリを消去する方法であり、
ユーザ操作の間に不揮発性記憶素子群のグループを消去することと、
不揮発性記憶素子群の前記グループが消去されているか否かを決定するために、消去ベリフィケーション動作を実行することと、
不揮発性記憶素子群の前記グループの消去状態を読み出すことと、
前記消去ベリフィケーション動作において前記グループが消去されていると決定し、かつ、前記読み出すステップにおいて前記グループが消去されていると読み出した場合に、前記グループが消去されていることをベリファイすることを備える方法。
【請求項２】
前記読み出すステップは、前記グループの各記憶素子の消去状態を同時に読み出すことを含んでいることを特徴とする請求項１の方法。
【請求項３】
各記憶素子を同時に読み出することは、前記グループの各記憶素子の制御ゲートに第１電圧を供給することと、
前記第１電圧が供給された前記グループを流れる第１電流が第１ミニマム電流レベルより大きいか否かを決定することを含んでいることを特徴とする請求項２の方法。
【請求項４】
消去ベリフィケーション動作を実行するステップは、前記グループ内の第２方向に第２ミニマム電流レベルより大きい第２電流が存在するか否かを決定することを特徴とする請求項３の方法。
【請求項５】
消去ベリフィケーション動作を実行するステップにおいて前記グループが消去されていると決定し、かつ、前記読み出すステップにおいて前記グループが消去されていると読み出さなかった場合に、前記グループを欠陥としてマーキングすることをさらに含んでいる請求項１の方法。
【請求項６】
消去ベリフィケーション動作を実行するステップは、第１セットのバイアス条件群を前記グループに適用することを含んでおり、
前記読み出すステップは、第２セットのバイアス条件群を前記グループに適用することを含んでいることを特徴とする請求項１の方法。
【請求項７】
消去ベリフィケーション動作を実行するステップは、前記第１セットのバイアス条件群が適用された場合に、前記グループの第１部分の電荷がミニマムレベルより大きいか否かを決定することを含んでおり、
前記読み出すステップは、前記第２セットのバイアス条件群が適用された場合に、前記グループの第２部分の電荷がマキシマムレベルより小さいか否かを決定することを含んでいることを特徴とする請求項６の方法。
【請求項８】
消去ベリフィケーション動作を実行するステップは、前記第１部分の電荷が前記ミニマムレベルより大きい場合に、前記グループが消去されていると決定し、
前記読み出すステップは、前記第２部分の電荷が前記マキシマムレベルより小さい場合に、少なくとも１つの記憶素子が消去されていると読み出すことを特徴とする請求項６の方法。
【請求項９】
前記第１セットのバイアス条件群を適用するステップは、
前記グループの各記憶素子に第１電圧を供給することと、
前記グループのソース側に第２電圧を供給することと、
前記グループのドレイン側に第３電圧を供給することを含んでおり、
前記第１電圧は、消去された記憶素子をターンオンするのに十分なものであり、
前記第３電圧は、前記第２電圧より小さいことを特徴とする請求項６の方法。
【請求項１０】
前記第２セットのバイアス条件群を適用するステップは、
前記グループの各記憶素子に第１電圧を供給することと、
前記グループのソース側に第２電圧を供給することと、
前記グループのドレイン側に第３電圧を供給することを含んでおり、
前記第１電圧は、消去された記憶素子をターンオンにするのに十分なものであり、
前記第３電圧は、前記第２電圧より大きいことを特徴とする請求項６の方法。
【請求項１１】
不揮発性記憶素子の前記グループは、バイナリ記憶素子群であることを特徴とする請求項１の方法。
【請求項１２】
不揮発性記憶素子の前記グループは、マルチ状態記憶素子群であることを特徴とする請求項１の方法。
【請求項１３】
記憶素子群の前記グループは、記憶素子群のアレイの一部であり、
記憶素子群の前記アレイは、ホストシステムに接続され、
記憶素子群の前記アレイは、前記ホストシステムから取り外し可能であることを特徴とする請求項１の方法。
【請求項１４】
ホストシステム内に配置された不揮発性記憶素子群のグループと、
前記グループに接続される管理回路を備え、
管理回路は、前記グループに対する消去動作が実行されることを引き起こし、
管理回路は、前記グループの消去後に、前記グループが消去されているか否かを決定するために消去ベリフィケーション動作を実行し、前記グループの少なくとも１つの不揮発性記憶素子の消去状態を読み出し、
管理回路は、前記消去ベリフィケーション動作において前記グループが消去されていると決定し、かつ、前記少なくとも１つの不揮発性記憶素子が消去されていると読み出された場合に、前記グループが消去されているとベリファイすることを特徴とするメモリシステム。
【請求項１５】
不揮発性記憶素子群の前記グループは、直列に接続されていることを特徴とする請求項１４のメモリシステム。
【請求項１６】
前記グループは、ＮＡＮＤストリングであることを特徴とする請求項１４のメモリシステム。
【請求項１７】
前記管理回路は、前記グループの各記憶素子の消去状態を同時に読み出し、
前記管理回路は、前記グループの各記憶素子を同時に読み出すために、前記グループの各記憶素子に第１電圧を供給し、前記第１電圧が供給された前記グループを流れる電流がミニマム電流レベルより大きいか否かを決定することを特徴とする請求項１４のメモリシステム。
【請求項１８】
不揮発性記憶素子群の前記グループは、マルチ状態ＮＡＮＤフラッシュメモリデバイス群であることを特徴とする請求項１４のメモリシステム。
【請求項１９】
記憶素子群のアレイをさらに備え、
前記グループは、前記アレイの一部であり、
前記アレイは、前記ホストシステムから取り外し可能であることを特徴とする請求項１４のメモリシステム。
【請求項２０】
前記管理回路は、コントローラと状態機械の少なくとも一方を含んでいることを特徴とする請求項１４のメモリシステム。
【請求項２１】
前記管理回路は、前記メモリシステムのユーザ操作の間に、前記消去ベリフィケーション動作を実行するとともに少なくとも１つの記憶素子を読み出すことを特徴とする請求項１４のメモリシステム。
【国際調査報告】
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