(57)【要約】  本発明は、１セルごとに２ビットを有する再書き込み可能な不揮発性メモリセルについて開示する。メモリセルは、チャネルホットエレクトロン注入法により電荷を誘電体電荷記憶層内または電気的に分離された導電性ナノ結晶内に蓄積することにより動作するのが好ましい。好適な実施形態では、チャネル領域は波形形状を有し、２つの記憶領域間にさらなる分離を提供する。チャネル領域は堆積され、好ましくは、チャネル領域を多結晶ゲルマニウムまたはシリコン−ゲルマニウムから形成する。本発明のメモリセルをメモリアレイ内に形成することができる。好適な実施形態では、複数のメモリレベルが、単一基板上に積層されるように形成される。
2008546205.tif 000002
【特許請求の範囲】
【請求項１】
長さを有するチャネル領域と、
ソース／チャネル境界線で前記チャネル領域に隣接するソース領域と、
ドレイン／チャネル境界線で前記チャネル領域に隣接するドレイン領域と、を含む電界効果トランジスタであって、
前記チャネル領域の前記長さは前記ソース／チャネル境界線と前記ドレイン／チャネル境界線との間の第１の距離よりも長く、前記チャネル領域は基板上に形成されている電界効果トランジスタ。
【請求項２】
請求項１記載の電界効果トランジスタにおいて、
前記チャネル領域は、多結晶半導体材料を含む電界効果トランジスタ。
【請求項３】
請求項１記載の電界効果トランジスタにおいて、
前記チャネル領域は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウム合金の層を含む電界効果トランジスタ。
【請求項４】
請求項１記載の電界効果トランジスタにおいて、
前記チャネル領域の形状は、ほぼ平面的ではない電界効果トランジスタ。
【請求項５】
請求項１記載の電界効果トランジスタにおいて、
前記トランジスタはメモリセルの一部であり、前記メモリセルは電荷記憶積層体をさらに含む電界効果トランジスタ。
【請求項６】
請求項５記載の電界効果トランジスタにおいて、
前記電荷記憶積層体は、電荷記憶誘電体を含む電界効果トランジスタ。
【請求項７】
請求項６記載の電界効果トランジスタにおいて、
前記電荷記憶誘電体は、窒化シリコンを含む電界効果トランジスタ。
【請求項８】
請求項６記載の電界効果トランジスタにおいて、
前記電荷記憶積層体は、ナノ結晶を含む電界効果トランジスタ。
【請求項９】
請求項６記載の電界効果トランジスタにおいて、
前記メモリセルは、２ビットを蓄積するように適合されている電界効果トランジスタ。
【請求項１０】
請求項６記載の電界効果トランジスタにおいて、
前記セルは、チャネルホットエレクトロン注入によりプログラムされる電界効果トランジスタ。
【請求項１１】
請求項１記載の電界効果トランジスタにおいて、
前記トランジスタは、単結晶基板上に形成されている電界効果トランジスタ。
【請求項１２】
不揮発性メモリセルを製造する方法であって、
非平面的な誘電体構造体を形成するステップと、
前記誘電体構造体上に半導体層を共形的に堆積するステップと、を含み、
前記半導体層の一部はトランジスタのチャネル領域として作用し、前記チャネル領域の形状は非平面的である方法。
【請求項１３】
請求項１２記載の方法において、
前記半導体層は、ゲルマニウムまたはゲルマニウム合金である方法。
【請求項１４】
請求項１２記載の方法において、
多結晶半導体層を形成するために前記半導体層を結晶化するステップをさらに含む方法。
【請求項１５】
請求項１２記載の方法において、
前記半導体層上に電荷記憶積層体を形成するステップをさらに含む方法。
【請求項１６】
請求項１５記載の方法において、
前記電荷記憶積層体を形成するステップは、
前記チャネル領域と接触してチャネル遮断誘電体を形成するステップと、
前記チャネル遮断誘電体上に電荷記憶誘電体を形成するステップと、
前記電荷記憶誘電体上にゲート遮断誘電体を形成するステップと、
を含む方法。
【請求項１７】
請求項１６記載の方法において、
前記電荷記憶誘電体は電荷を蓄積するように適合され、前記チャネル遮断誘電体および前記ゲート遮断誘電体は蓄積された電荷の損失を防止するように適合される方法。
【請求項１８】
請求項１６記載の方法において、
ゲート電極を前記電荷記憶積層体上に形成するステップをさらに含む方法。
【請求項１９】
請求項１２記載の方法において、
前記不揮発性メモリセルは、モノリシックな三次元メモリアレイ内に形成される方法。
【請求項２０】
請求項１２記載の方法において、
前記非平面的な誘電体構造体は幅を有し、前記チャネル領域は長さを有し、前記チャネル領域の前記長さは、前記非平面的な誘電体構造体の前記幅よりも少なくとも２５％長い方法。
【請求項２１】
不揮発性メモリセルを製造する方法であって、
非平面的な誘電体構造体を形成するステップと、
前記誘電体構造体上に半導体層を共形的に堆積するステップと、を含み、
前記半導体層の一部はトランジスタのチャネル領域として作用し、前記半導体層の一部は前記トランジスタのソース領域として作用し、前記半導体層の一部は前記トランジスタのドレイン領域として作用し、前記チャネル領域はほぼ平面的な形状を有せず、前記チャネル領域の一部は前記ソース領域および前記ドレイン領域の上に堆積される方法。
【請求項２２】
請求項２１記載の方法において、
前記半導体層は、ゲルマニウムまたはシリコン−ゲルマニウム合金である方法。
【請求項２３】
請求項２１記載の方法において、
多結晶半導体層を形成するために前記半導体層を結晶化するステップをさらに含む方法。
【請求項２４】
請求項２１記載の方法において、
前記半導体層上に電荷記憶積層体を形成するステップをさらに含む方法。
【請求項２５】
請求項２４記載の方法において、
前記電荷記憶積層体を形成するステップは、
前記チャネル領域と接触してチャネル遮断誘電体を形成するステップと、
前記チャネル遮断誘電体上に電荷記憶誘電体を形成するステップと、
前記電荷記憶誘電体上にゲート遮断誘電体を形成するステップと、
を含む方法。
【請求項２６】
請求項２５記載の方法において、
前記電荷記憶誘電体は電荷を蓄積するように適合され、前記チャネル遮断誘電体および前記ゲート遮断誘電体は蓄積された電荷の損失を防止するように適合される方法。
【請求項２７】
請求項２４記載の方法において、
ゲート電極を前記電荷記憶積層体上に形成するステップをさらに含む方法。
【請求項２８】
モノリシックな三次元メモリアレイであって、
ａ）基板上に形成された第１のメモリレベルであって、前記第１のメモリレベルは第１の複数の電界効果トランジスタを含み、各第１の電界効果トランジスタは、
ｉ）第１の長さを有するチャネル領域と、
ｉｉ）ソース／ドレイン／チャネル境界線で前記チャネル領域に隣接するソース／ドレイン領域と、
ｉｉｉ）ドレイン／ソース／チャネル境界線で前記チャネル領域に隣接するドレイン／ソース領域であって、前記ドレイン／ソース／チャネル境界線は前記ソース／ドレイン／チャネル境界線から第１の距離だけ離れて位置し、前記第１の長さは前記第１の距離よりも長いドレイン／ソース領域と、を含む、第１のメモリレベルと、
ｂ）前記第１のメモリレベル上にモノリシック的に形成された少なくとも第２のメモリレベルと、
を含むモノリシックな三次元メモリアレイ。
【請求項２９】
請求項２８記載のモノリシックな三次元メモリアレイにおいて、
前記第１の長さは、前記第１の距離よりも少なくとも２５％長いモノリシックな三次元メモリアレイ。
【請求項３０】
請求項２８記載のモノリシックな三次元メモリアレイにおいて、
前記チャネル領域は、ゲルマニウムまたはゲルマニウム合金の層を含むモノリシックな三次元メモリアレイ。
【請求項３１】
請求項２８記載のモノリシックな三次元メモリアレイにおいて、
各第１の電界効果トランジスタは、電荷記憶積層体をさらに含むモノリシックな三次元メモリアレイ。
【請求項３２】
請求項３１記載のモノリシックな三次元メモリアレイにおいて、
各第１の電界効果トランジスタの前記電荷記憶積層体は、チャネル遮断誘電体と、ゲート遮断誘電体と、前記チャネル遮断誘電体および前記ゲート遮断誘電体間に堆積された電荷記憶誘電体とを含むモノリシックな三次元メモリアレイ。
【請求項３３】
請求項３２記載のモノリシックな三次元メモリアレイにおいて、
各電界効果トランジスタはメモリセルとして動作し、前記メモリセルは各メモリセルの前記電荷記憶誘電体へチャネルホットエレクトロンを注入することによりプログラムされるモノリシックな三次元メモリアレイ。
【請求項３４】
請求項３３記載のモノリシックな三次元メモリアレイにおいて、
各メモリセルは、２ビットのデータを蓄積するように適合されているモノリシックな三次元メモリアレイ。
【請求項３５】
請求項２８記載のモノリシックな三次元メモリアレイにおいて、
前記第１のメモリレベルは、ほぼ平行であってほぼ同じ平面上にあり第１の方向に延在する第１の複数のビット線をさらに含み、各第１のトランジスタの前記ソース／ドレイン領域は前記第１の複数のビット線のうちの１つと接触し、各第１のトランジスタの前記ドレイン／ソース領域は前記第１の複数のビット線のうちの別の１つと接触しているモノリシックな三次元メモリアレイ。
【請求項３６】
請求項３５記載のモノリシックな三次元メモリアレイにおいて、
第２の方向に延在する第１の複数のワード線をさらに含み、前記第１のワード線のうち１つのワード線の一部は前記第１のトランジスタの各々に対するゲート電極として作用し、前記第２の方向は前記第１の方向とは異なるモノリシックな三次元メモリアレイ。
【請求項３７】
請求項３５記載のモノリシックな三次元メモリアレイにおいて、
前記第１のビット線は、高濃度にドープされた多結晶半導体材料を含むモノリシックな三次元メモリアレイ。
【請求項３８】
請求項２８記載のモノリシックな三次元メモリアレイにおいて、
前記基板は、多結晶シリコンを含むモノリシックな三次元メモリアレイ。
【請求項３９】
請求項２８記載のモノリシックな三次元メモリアレイにおいて、
前記第２のメモリレベルは、第２の複数の電界効果トランジスタを含むモノリシックな三次元メモリアレイ。
【請求項４０】
チャネル領域を含む薄膜トランジスタであって、前記チャネル領域は、堆積された多結晶ゲルマニウム層を含む薄膜トランジスタ。
【請求項４１】
請求項４０記載の薄膜トランジスタにおいて、
前記ゲルマニウム層は、多結晶シリコン基板上に形成されている薄膜トランジスタ。
【請求項４２】
請求項４０記載の薄膜トランジスタにおいて、
前記薄膜トランジスタは、電界効果トランジスタであり、ソース領域、ドレイン領域およびゲート電極をさらに含む薄膜トランジスタ。
【請求項４３】
請求項４２記載の薄膜トランジスタにおいて、
前記チャネル領域はチャネル長さを有し、前記ソース領域はソース／チャネル境界線で前記チャネル領域に隣接し、前記ドレイン領域はドレイン／チャネル境界線で前記チャネル領域に隣接し、前記ソース／チャネル境界線は前記ドレイン／チャネル境界線から第１の距離だけ離れて位置し、前記チャネル長さは前記第１の距離の少なくとも２倍である薄膜トランジスタ。
【請求項４４】
請求項４３記載の薄膜トランジスタにおいて、
前記チャネル領域は、非平面的である薄膜トランジスタ。
【請求項４５】
請求項４３記載の薄膜トランジスタにおいて、
前記薄膜トランジスタは、電荷記憶積層体をさらに含む薄膜トランジスタ。
【請求項４６】
請求項４５記載の薄膜トランジスタにおいて、
前記電荷記憶積層体は、チャネル遮断誘電体と、ゲート遮断誘電体と、前記チャネル遮断誘電体および前記ゲート遮断誘電体間に堆積された電荷記憶誘電体とを含む薄膜トランジスタ。
【請求項４７】
請求項４６記載の薄膜トランジスタにおいて、
前記薄膜トランジスタは、ＮＯＲメモリセルとして動作する薄膜トランジスタ。
【請求項４８】
請求項４７記載の薄膜トランジスタにおいて、
前記メモリセルは、チャネルホットエレクトロン注入によりプログラムされるように適合されている薄膜トランジスタ。
【請求項４９】
モノリシックな三次元メモリアレイを形成する方法であって、
ほぼ平行であってほぼ同じ平面上にあり第１の方向に延在する第１の複数のレール状誘電体フィーチャを形成するステップと、
前記第１のレール状誘電体フィーチャ上に第１の半導体層を共形的に堆積するステップと、
前記第１の半導体層上に共形的に第１の電荷記憶積層体を形成するステップと、
ほぼ平行であってほぼ同じ平面上にある第１の複数のワード線を前記第１の電荷記憶積層体上に形成するステップであって、前記ワード線は、前記第１の方向とは異なる第２の方向に延在する、形成するステップと、
を含む方法。
【請求項５０】
請求項４９記載の方法において、
前記第１のレール状誘電体フィーチャを形成するステップは、
交互に配置された第１の誘電性材料および第１の導電材料のストライプを共に露出するようにほぼ平面的な面を形成するステップと、
前記第１の導電材料を陥凹し、前記レール状誘電体フィーチャを残すようにエッチングするステップと、
を含む方法。
【請求項５１】
請求項５０記載の方法において、
前記レール状誘電体フィーチャは、傾斜した側壁を有する方法。
【請求項５２】
請求項５０記載の方法において、
前記ほぼ平面的な面を形成するステップは、
前記第１の導電材料を堆積するステップと、
第１の導電レールを形成するように前記第１の導電材料をパターン形成およびエッチングするステップと、
前記第１の導電レール上およびその間に前記第１の誘電性材料を堆積するステップと、
前記第１の導電レールの最上部を露出するように平坦化するステップと、
を含む方法。
【請求項５３】
請求項５０記載の方法において、
前記第１の導電材料は、高濃度にドープされたシリコンである方法。
【請求項５４】
請求項５３記載の方法において、
ドーパントは、前記高濃度にドープされたシリコンから前記第１の半導体層へ拡散し、ソース／ドレイン領域を形成する方法。
【請求項５５】
請求項５４記載の方法において、
前記第１の導電レールは、ビット線として作用する方法。
【請求項５６】
請求項４９記載の方法において、
前記第１の半導体層は、ゲルマニウムまたはゲルマニウム合金である方法。
【請求項５７】
請求項４９記載の方法において、
前記第１の電荷記憶積層体を形成するステップは、
前記第１の半導体層上に第１のチャネル遮断誘電体を形成するステップと、
前記第１のチャネル遮断誘電体上に第１の電荷記憶誘電体を堆積するステップと、
前記第１の電荷記憶誘電体上に第１のゲート遮断誘電体を堆積するステップと、
を含む方法。
【請求項５８】
請求項４９記載の方法において、
前記第１のワード線を形成するステップは、
前記電荷記憶積層体上に第２の導電材料を堆積するステップと、
前記第１のワード線を形成するように前記第２の導電材料をパターン形成およびエッチングするステップと、
を含む方法。
【請求項５９】
請求項４９記載の方法において、
前記第１のワード線上にレベル間誘電体を形成するステップをさらに含む方法。
【請求項６０】
請求項５９記載の方法において、
ほぼ平行であってほぼ同じ平面上にある第２の複数のレール状誘電体フィーチャを前記第１のワード線上に形成するステップをさらに含む方法。
【請求項６１】
請求項６０記載の方法において、
前記第２のレール状誘電体フィーチャ上に第２の半導体層を共形的に堆積するステップをさらに含む方法。
【請求項６２】
チャネル領域と、
ソース領域と、
ドレイン領域と、を含む電界効果トランジスタであって、
前記ソース領域および前記ドレイン領域がほぼ水平な平面内のほぼ同じ平面上にあり、
前記チャネル領域が前記ソース領域および前記ドレイン領域と同じ平面上になく、ほぼ水平な平面内になく、前記チャネル領域は多結晶半導体材料を含む電界効果トランジスタ。
【請求項６３】
請求項６２記載の電界効果トランジスタにおいて、
前記チャネル領域は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウム合金の層を含む電界効果トランジスタ。
【請求項６４】
請求項６２記載の電界効果トランジスタにおいて、
電荷記憶積層体をさらに含む電界効果トランジスタ。
【請求項６５】
請求項６４記載の電界効果トランジスタにおいて、
前記電荷記憶積層体は、電荷記憶誘電体を含む電界効果トランジスタ。
【請求項６６】
請求項６４記載の電界効果トランジスタにおいて、
前記電荷記憶積層体は、ナノ結晶を含む電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷を蓄積することにより動作するメモリセルに関し、好適な実施形態では、１セルごとに２ビットが蓄積され、チャネルホットエレクトロン注入法によりプログラムされるメモリセルに関する。
【背景技術】
【０００２】
後述するように、１セルごとに２ビットを蓄積することにより装置密度を増大させるため、チャネルホットエレクトロン注入法を用いて、トランジスタに基づくメモリセル内の２つの異なる電荷記憶領域の一方または両方に電荷を蓄積すること、あるいは、どちらにも電荷を蓄積しないことを選択的に行うことができる。しかし、より小さいフィーチャ(feature) 寸法でセルが形成されるにつれて、２つの記憶領域を異なった状態にしておくことがますます困難になっている。
【０００３】
従って、セルの面積を増大させることなしに、２つの分離した電荷記憶領域が異なった状態に保たれる高密度電荷記憶メモリセルが必要である。
【特許文献１】米国特許第６，８８１，９９４号
【特許文献２】米国特許出願第１０／３３５，０７８号
【特許文献３】米国特許第６，７１３，３７１号
【特許文献４】米国特許出願第１０／６８１，５０９号
【特許文献５】米国特許出願第１０／９３６，１６８号
【特許文献６】米国特許出願第１０／３３４，６４９号
【特許文献７】米国特許出願第１０／６６８，６９３号
【特許文献８】米国特許第６，８４９，９０５号
【特許文献９】米国特許第６，８０７，１１９号
【特許文献１０】米国特許第５，９１５，１６７号
【発明の開示】
【０００４】
本発明は特許請求の範囲により定義され、このセクションのいかなる内容も、特許請求の範囲に対する制限と解釈すべきでない。一般的に、本発明は、チャネルホットエレクトロン注入法によりプログラムされる不揮発性電荷記憶メモリセルに関する。
【０００５】
本発明の第１の態様は、長さを有するチャネル領域と、ソース／チャネル境界線でチャネル領域に隣接するソース領域と、ドレイン／チャネル境界線でチャネル領域に隣接するドレイン領域と、を含む電界効果トランジスタであって、チャネル領域の長さはソース／チャネル境界線とドレイン／チャネル境界線との間の第１の距離よりも長く、チャネル領域は基板上に形成されている電界効果トランジスタを提供する。
【０００６】
本発明の別の態様は、不揮発性メモリセルを製造する方法を提供し、この方法は、非平面的な誘電体構造体を形成するステップと、誘電体構造体上に半導体層を共形的に堆積するステップと、を含み、半導体層の一部はトランジスタのチャネル領域として作用し、チャネル領域の形状は非平面的である。
【０００７】
本発明のさらなる別の態様は、不揮発性メモリセルを製造する方法を提供し、この方法は、非平面的な誘電体構造体を形成するステップと、誘電体構造体上に半導体層を共形的に堆積するステップと、を含み、半導体層の一部はトランジスタのチャネル領域として作用し、半導体層の一部はトランジスタのソース領域として作用し、半導体層の一部はトランジスタのドレイン領域として作用し、チャネル領域はほぼ平面的な形状を有せず、チャネル領域の一部はソース領域およびドレイン領域の上に堆積される。
【０００８】
本発明の好適な実施形態は、ａ）基板上に形成された第１のメモリレベルであって、第１のメモリレベルは第１の複数の電界効果トランジスタを含み、各第１の電界効果トランジスタは、ｉ）第１の長さを有するチャネル領域と、ｉｉ）ソース／ドレイン／チャネル境界線でチャネル領域に隣接するソース／ドレイン領域と、ｉｉｉ）ドレイン／ソース／チャネル境界線でチャネル領域に隣接するドレイン／ソース領域であって、ドレイン／ソース／チャネル境界線はソース／ドレイン／チャネル境界線から第１の距離だけ離れて位置し、第１の長さは第１の距離よりも長いドレイン／ソース領域と、を含む、第１のメモリレベルと、ｂ）第１のメモリレベル上にモノリシック的に形成された少なくとも第２のメモリレベルと、を含むモノリシックな三次元メモリアレイを提供する。
【０００９】
関連する実施形態は、モノリシックな三次元メモリアレイを形成する方法を提供し、この方法は、ほぼ平行であってほぼ同じ平面上にあり第１の方向に延在する第１の複数のレール状誘電体フィーチャを形成するステップと、第１のレール状誘電体フィーチャ上に第１の半導体層を共形的に堆積するステップと、第１の半導体層上に第１の電荷記憶積層体を共形的に形成するステップと、ほぼ平行であってほぼ同じ平面上にある第１の複数のワード線を第１の電荷記憶積層体上に形成するステップと、を含み、ワード線は、第１の方向とは異なる第２の方向に延在する。
【００１０】
本発明の一態様は、チャネル領域を含む薄膜トランジスタであって、チャネル領域が、堆積された多結晶ゲルマニウム層を含む薄膜トランジスタを提供する。
【００１１】
本発明のさらなる別の態様は、チャネル領域、ソース領域およびドレイン領域を含む電界効果トランジスタであって、ソース領域およびドレイン領域がほぼ水平な平面内のほぼ同じ面上にあり、チャネル領域がソース領域およびドレイン領域と同じ平面上になく、ほぼ水平な平面内になく、チャネル領域が多結晶半導体材料を含む電界効果トランジスタを提供する。
【００１２】
本願明細書に記載された本発明の複数の態様および実施形態の各々を、単独または互いに組み合わせて用いることができる。
【００１３】
次に、添付図面を参照して好適な態様および実施形態を説明する。
【発明を実施するための最良の形態】
【００１４】
図１ａには、従来のＳＯＮＯＳメモリセルを示す。ＳＯＮＯＳメモリセルは、電荷記憶領域を有する電界効果トランジスタである。チャネル領域１０は、単結晶ウェハ基板８内に低濃度にドープされたＰ形シリコンから形成され、例えば、イオン注入により形成されている。チャネル領域１０上にはトンネル酸化物層１２、電荷記憶窒化物層１４および遮断酸化物層１６が形成されている。遮断酸化物層１６上には、例えば、高濃度にドープされた多結晶シリコン（ここでは、ポリシリコンと称する）から成るゲート電極１８が形成されている。（ゲート電極１８のポリシリコンが堆積されている間、ドーパント原子が流され、シリコンに取り込まれる）その場での (in situ)ドーピングによりゲート電極１８をドープすることができ、または、堆積後、例えばイオン注入によりゲート電極１８をドープすることができる。高濃度にドープされたＮ形ソース領域２０およびドレイン領域２２は、イオン注入により基板８内に形成されている。従来のシリコン−酸化物−窒化物−酸化物−シリコン積層体はＳＯＮＯＳセルと名付けられている。しかし、これらの層のいずれかに他の材料を用いることができる。
【００１５】
図１ａのセルをファウラ−ノルドハイムトンネリングメカニズムによりプログラムすることができる。このセルをプログラムするため、チャネル領域１０内に伝導チャネルを形成するように高電圧がゲート電極１８に印加される。低電圧は、ソース領域２０および／またはドレイン領域２２に印加される。（図１ａにおいて、「ｅ- 」により示された）電子は、ゲート電極１８の高電圧により引き付けられ、トンネル酸化物層１２を貫通し、電荷記憶窒化物層１４内に捕捉される。ゲート電極１８から電圧が取り除かれると、電子は、電荷記憶窒化物層１４内に捕捉されたままであり、電子の逃げ道は、トンネル酸化物層１２および遮断酸化物層１６により遮断される。電荷が電荷記憶窒化物層１４内に蓄積されたセルに対するしきい値電圧（伝導チャネルを形成してセルを「オン」に転換するためにゲート電極１８に印加する必要がある電圧）は、いかなる電荷も蓄積されていないセルに対するしきい値とは異なる。このように、ＳＯＮＯＳセルはメモリセルとして動作することができる。蓄積電荷を有するプログラムされたセルを、データ「０」とみなすことができ、その一方で、蓄積電荷を有しないプログラムされていないセルを、データ「１」とみなすことができ、逆もまた同様である。プログラムされたセルと、プログラムされていないセルとは、異なるしきい値電圧により区別することができる。この不揮発性セルを、何度も読み出し、消去し、再度書き込むことができる。
【００１６】
装置密度を増大させるため、１セルごとに２ビットを蓄積するのが望ましい。電荷を蓄積することにより動作するセルでは、１セルごとに２ビットを蓄積する１つの方法として、２つの異なる領域内に電荷を蓄積することが挙げられる。
【００１７】
代替のプログラミング方法は、チャネルホットエレクトロン（ＣＨＥ）注入として知られている。このプログラミング方法では、ソース電圧は低く、ゲート電圧はしきい値電圧を上回り、ドレイン電圧はゲート電圧よりも高い。セルが飽和状態にある時点では、ソース−ドレイン電圧がさらに増大しても、トランジスタを流れる電流を著しく増大させることはない。
【００１８】
例えば、図１ｂを参照して、ソース領域２０は接地点（０Ｖ）に設定され、ゲート電極１８は２．５Ｖであり、ドレイン領域２２は４Ｖであり、トランジスタは１Ｖのしきい値電圧を有すると仮定する。チャネル領域のソース端部では、ゲート−ソース電圧は、しきい値電圧をかなり上回って２．５Ｖであり、伝導チャネルは形成される。しかし、高ドレイン電圧のため、チャネル内の電圧は、ソース端部からドレイン端部までのチャネルにわたって増大する。従って、ゲートとチャネルとの間の電圧は減少する。ドレイン領域２２に極めて近接するドレイン端部では、実際には、伝導チャネルは存在しない。その理由は、ドレイン端部の電圧とゲート電極１８の電圧との差がしきい値電圧を下回るためである。しかし、ソース２０とドレイン２２との間の高電圧のため、高エネルギー電子はチャネルからドレインへ注入される。これらの高速電子は分散する傾向にあり、一部は電荷記憶窒化物層１４の電荷記憶領域２４内に捕捉される。
【００１９】
ファウラ−ノルドハイムプログラミングによりプログラムされたＳＯＮＯＳメモリセルとは対照的に、ＳＯＮＯＳセルがＣＨＥ注入によりプログラムされる場合、電荷はチャネルの一端だけに蓄積され、この例では、セルのドレイン端部にある電荷記憶領域２４内に蓄積される。チャネルの他端、すなわち、分離した電荷記憶領域２６内にも、電荷を蓄積することができる。窒化物層１４は誘電体であるので、電荷は領域２４と領域２６との間で移動しない。
【００２０】
しかし、図１ｂのセルがますます小さい寸法に形成されるにつれて、２つの電荷記憶領域は重複する傾向にあり、区別しにくくなる。本質的に、ＣＨＥ注入は高エネルギーであって、制御し難い。
【００２１】
モノリシックな三次元メモリアレイは、単一基板上、通常は単結晶シリコンウェハ上に複数のメモリレベルが相互の上に積層されるように形成されている。一例として、Lee らによる「Monolithic three dimensional array of charge storage devices containing a planarized surface」という米国特許第６，８８１，９９４号（特許文献１）と、Scheuerlein らによる２００２年１２月３１日出願の「Programmable memory array structure incorporating series‐connected transistor strings and methods for fabrication and operation of same」という米国特許出願第１０／３３５，０７８号（特許文献１）とが挙げられる。これら特許および特許出願の両方が、本発明の譲受人により所有され、本願明細書において参照により援用されている。
【００２２】
このような装置では、各メモリレベル内のチャネル領域は従来通りにポリシリコンから形成されている。ポリシリコン内に結晶粒界が存在するため、ポリシリコンチャネル内での電荷担体は、単結晶シリコン内に形成されたチャネルの場合よりも低い移動度を有する。前述したように、ＣＨＥ注入は、高速に達する電子を必要とする。ポリシリコンチャネル装置においてＣＨＥ注入を達成することが困難であることは証明されている。
【００２３】
本発明の好適な実施形態では、新規の波形チャネル領域を形成することによって、セルの面積を増大させることなしにチャネルの長さを増大させ、このことにより、単一セル内の２つの記憶領域は互いに分離される。好適な実施形態では、チャネル領域は、ゲルマニウムまたはシリコン−ゲルマニウム合金から形成されている。ゲルマニウムは、シリコンよりも高い担体移動度を有し、シリコン−ゲルマニウム合金の担体移動度はゲルマニウム含有量とともに増大する。担体移動度が高いほど、ＣＨＥ注入を達成しやすくする。（説明を簡単にするため、ここでは、ホットエレクトロンの注入について記述した。極性が反転され、相補的なドーピング形の半導体材料が用いられる場合、電子の代わりに正孔を注入することができる。電子注入よりはむしろ正孔注入を用いて本発明を実施できることは当業者には明らかである。）
【００２４】
図２ａには、本発明の好適な実施形態に従って形成されたメモリセルを示す。ほぼ平行であってほぼ同じ平面上にある複数のビット線３０を断面図で示す。これらビット線３０はページの外へ延在している。ビット線３０間には誘電体構造体３２が形成され、ビット線３０は誘電体構造体３２に比べて陥凹されている。
【００２５】
ゲルマニウムまたはシリコン−ゲルマニウム合金から成るのが好ましいチャネル層３４はビット線３０および誘電体構造体３２上に共形的に堆積されて、チャネル層３４に波形形状を生じさせる。チャネル層３４上には、電荷記憶積層体３６が形成されている。幾つかの実施形態では、電荷記憶積層体３６は誘電体層３８，４０，４２から成る。誘電体層３８は、蓄積電荷がチャネル層に逃げないようにするように適合されている。誘電体層３８はチャネル層と接触し、「チャネル遮断誘電体」と称される。チャネル遮断誘電体３８は一般的に二酸化シリコンから形成される。誘電体層４０は、電荷を蓄積するように適合され、「電荷記憶誘電体」と称され、従来通りに窒化シリコンから形成されている。誘電体層４２は、蓄積電荷がゲート電極に逃げないようにするように適合され、「ゲート遮断誘電体」と称される。ゲート遮断誘電体４２は、従来通りに二酸化シリコンから形成されている。代替の実施形態では、電荷記憶誘電体４０を、電気的に分離されたナノ結晶と置き換えることができる。ナノ結晶は、導体または半導体材料の原子または結晶から成る小クラスタであり、小クラスタは互いに電気的に分離されている。
【００２６】
ほぼ平行な複数のワード線４４は、ビット線３０とは異なる方向に延在し、好ましくは、これらビット線３０に対して垂直に延在する。図２ｂには、Ｌ−Ｌ’線に沿って９０°から見た図２ａと同じ構造体を示す。
【００２７】
図２ａに関して、電界効果トランジスタ５０は逆Ｕ字状を有し、例えば、ソース領域５２、ドレイン領域５４およびチャネル領域５６を有するように形成されている。トランジスタ５０は、ソース線３０ａ、ドレイン線３０ｂおよびワード線４４を介してアクセスされる。電界効果トランジスタ５０は、ＮＯＲメモリセルとして動作する。チャネル領域５６がソース領域５２とドレイン領域５４との間の距離よりも著しく長いことが分かる。一般的に、ソース領域５２およびドレイン領域５４は、ほぼ水平な平面内のほぼ同じ平面上にあるが、チャネル領域５６は、ソース領域５２およびドレイン領域５４と同じ平面上になく、ほぼ水平な平面内にない。
【００２８】
増大されたチャネルの長さおよびその形状により、２つの電荷記憶領域６２，６４を、チャネル領域５６が従来の平面的な形状を有する場合よりも効果的に分離することができる。このセルは、２ビットを蓄積するように適合されている。従って、増大されたチャネル長さと、電荷記憶領域の分離とは、トランジスタの面積、従って、メモリセルの面積を増大させることなしに達成される。
【００２９】
図２ａには、第１のメモリレベルを示す。積層された複数のメモリレベルを有する極めて高密度なモノリシックな三次元メモリアレイを形成するように、単一基板全体にわたって第１のメモリレベルよりも上に追加のメモリレベルを形成することができる。
【００３０】
本発明の好適な実施形態に従って形成されたモノリシックな三次元メモリアレイの製造についての詳細例を挙げる。完全を期すために、製造について多くの詳細を示す。この例が本発明を限定するものではなく、本発明の範囲に入る限り、本願明細書に示した多くの詳細を変更、拡大または省略できることは当業者に明らかである。
【００３１】
Lee らの特許およびScheuerlein らの特許の幾つかの製造に関する詳細は、この例のモノリシックな三次元メモリアレイを形成することに関連する。説明を明確にするため、Lee らの特許およびScheuerlein らの特許の詳細がすべて含まれているとは限らない。しかし、当然のことながら、これらの特許または他の援用されている特許からのいかなる教示も排除するものではない。
【実施例】
【００３２】
図３ａに関して、メモリの形成は基板１００から開始する。この基板１００を、当該技術分野で既知であるような、単結晶シリコン、ＩＶ−ＩＶ化合物、例えばシリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩＩ化合物、このような基板上のエピタキシャル層、または他の任意の半導体材料のような任意の半導体基板とすることができる。基板は、この基板内に製造された集積回路を含むことができる。
【００３３】
基板１００上に絶縁層１０２を形成する。絶縁層１０２を、酸化シリコン、窒化シリコン、高誘電体膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜または他の任意の適切な絶縁材料とすることができる。
【００３４】
形成しようとしているビット線と、基板１００内に形成された導電層との間に一般的な電気的接続部分を形成する必要がある。この段階で、絶縁層１０２内にボイド（図示せず）をエッチングすることができる。これらボイド内に、その後、垂直相互接続部分を形成する。
【００３５】
図３ａに関して、高濃度にドープされたＮ形シリコンとするのが好ましい導電層１０４を堆積する。（説明を簡単にするため、この例は、ＮＭＯＳトランジスタの製造について説明する。必要に応じて、ＮＭＯＳトランジスタの代わりにＰＭＯＳ装置を形成できることは明らかである。）この層は、最終的にビット線を形成する。後述するように、層１０４は、平坦化処理および陥凹エッチングを受ける。従って、導電層１０４の厚さは、平坦化およびエッチングステップ中に損失される厚さをプラスした所望のビット線の厚さとすべきである。例えば、層１０４を、約３０００Åと約９０００Åとの間の厚さとすることができ、好ましくは、約５０００Åと約７０００Åとの間の厚さとする。シリコン層１０４をその場で(in situ) ドープするのが好ましい。しかし、その場での(in situ) ドーピングの代わりにイオン注入によりドープすることができる。従来の堆積技術を用いて堆積される場合、シリコン層１０４は、堆積されたときには非結晶質となり、その後の熱処理またはその後のアニーリングによりポリシリコンに結晶化される。幾つかの実施形態では、導電層１０４は、シリコンゲル−マニウム合金またはゲルマニウムを含む。
【００３６】
また、シリコン層１０４は、誘電体層１０２内に前にエッチングされたボイドを充填して、埋め込みルーティング層への垂直相互接続部分（図示せず）を形成する。
【００３７】
さらに図３ａに関して、ページの外へ延在し断面で示されたようなほぼ平行であってほぼ同じ平面上にあるビット線１０４を形成するようにシリコン層１０４をパターン形成およびエッチングする。誘電性材料１０８がビット線１０４を被覆し、ビット線１０４間の空隙を充填するようにビット線１０４上およびその間に誘電性材料１０８を堆積する。誘電性材料１０８を任意の適切な材料とすることができ、好ましくは、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）によるのが好ましい化学気相蒸着（ＣＶＤ）法により堆積された二酸化シリコンとすることができる。
【００３８】
次に、平坦化方法により、例えば、化学的機械研磨（ＣＭＰ）またはエッチバックにより誘電性材料１０８の過剰充填を除去してビット線１０４の最上部を露出し、ほぼ平面的な面を形成する。要約すると、第１の導電材料を堆積し、第１の導電レールを形成するように第１の導電材料をパターン形成およびエッチングし、第１の導電レール上およびその間に第１の誘電性材料を堆積し、第１の導電レールの最上部を露出するように平坦化することにより平面的な面が形成された。あるいはまた、この構造体はダマシン方法により構成することができる。
【００３９】
図３ｂに関して、選択的エッチングを実行してシリコンビット線１０４をエッチングする。シリコンビット線１０４が誘電体構造体１０８に比べて充分に陥凹されるまでエッチングを継続する。シリコンビット線１０４の所望の厚さを除去したとき、このエッチングを停止する。好適な実施形態では、陥凹エッチングの後、シリコンビット線１０４の残りの厚さは、約１０００Åと約４０００Åとの間にある。結果として生じた表面は波形であることが分かる。
【００４０】
陥凹（くぼみ）の量を要求通りにすることができる。例えば、陥凹の量を約１０００Åから約４０００Åまでとすることができ、好ましくは、約２０００Åから約３０００Åまでとする。誘電体構造体１０８の幅に応じて、形成すべきチャネル領域の長さを約３０００Åと約９０００Åとの間にすることができる。
【００４１】
選択されたエッチング液と、エッチングの選択性および等方性の程度とに応じて、誘電性材料１０８を、ある程度までエッチングすることができる。図３ｂには、横方向エッチングを用いない場合の誘電体構造体１０８の外観を示す。図３ｃ、図３ｄおよび図３ｅには、陥凹エッチングが完了した後で誘電体構造体１０８が有することができる代替の形状を示す。（図３ｃ、図３ｄおよび図３ｅにおいて、紙面を節約するため、基板１００を省略した。これらの図および後に続く図において基板１００の存在を想定すべきである。）陥凹エッチングの後、構造体の表面が非平面的である限り、すなわち、隣接するビット線１０４と同じ平面上にない限り、他の形状を推測することができる。好ましくは、誘電体構造体１０８に比べてビット線１０４を陥凹する。しかし、このトポグラフィを所望に応じて逆にすることができる。
【００４２】
要約すると、この実施形態では、交互に配置された第１の誘電性材料および第１の導電材料のストライプを共に露出するようにほぼ平面的な面を形成し、第１の導電材料を陥凹し、レール状誘電体フィーチャを残すようにエッチングすることによりレール状誘電体フィーチャを形成した。レール状誘電体フィーチャは、傾斜した側壁を有することができる。
【００４３】
図３ｆに関して、次に、波形の表面上にチャネル層１１０を堆積する。このチャネル層１１０は半導体材料であり、チャネル層１１０を、ゲルマニウム、シリコン−ゲルマニウム合金またはシリコンとすることができる。層１１０をゲルマニウムとするのが好ましい。この例では、ゲルマニウム層１１０を、Ｐ形ドーパントで低濃度にドープするのが好ましい。
【００４４】
この層を、任意の従来の方法により形成することができる。堆積された半導体膜の粒度を増大させ、従って、チャネルの担体移動度を増大させる方法について、Guによる「Large Grain Size Polysilicon Films Formed by Nuclei-Induced Solid Phase Crystallization 」という米国特許第６，７１３，３７１号（特許文献３）、Guらによる２００３年１０月７日出願の「Uniform Seeding to Control Grain and Defect Density of Crystallized Silicon for Use in Sub‐Micron Thin Film Transistors」という米国特許出願第１０／６８１，５０９号（特許文献４）、およびGuらによる２００４年９月８日出願の「Large-Grain P-Doped Polysilicon Films for Use in Thin Film Transistors」という米国特許出願第１０／９３６，１６８号（特許文献５）に記載されている。これら特許および特許出願は、すべて本発明の譲受人により所有され、本願明細書において参照により援用されている。薄膜トランジスタのアレイ間のしきい値電圧の変動を制限する方法について、Walkerらによる２００２年１２月３１日出願の「Formation of Thin Channels for TFT Devices to Ensure Low Variability of Threshold Voltages」という米国特許出願第１０／３３４，６４９号（特許文献６）に記載されている。この特許出願は、本発明の譲受人により所有され、本願明細書において参照により援用されている。これらの技術のいずれも、チャネル層１１０の堆積および結晶化に有益である。粒度を向上させるように堆積および結晶化条件を最適化する（例えば、温度を減少させ、アニール時間を増大させる）ことは既知である。すなわち、当業者にとって周知であるような任意の従来技術を用いることができる。好適な実施形態では、チャネル層１１０は、堆積されたときには非結晶質であり、その後に結晶化されて多結晶半導体層を形成する。
【００４５】
次に、電荷記憶積層体１１２を堆積する。好適な実施形態では、電荷記憶積層体１１２は３つの層、すなわち、チャネル遮断誘電体１１４、電荷記憶誘電体１１６およびゲート遮断誘電体１１８を有する。チャネル遮断誘電体１１４は任意の適切な誘電体、例えば酸化物層、好ましくは二酸化シリコンである。チャネル遮断誘電体１１４を任意の適切な厚さ、例えば約１０Åと約１００Åとの間の厚さとすることができ、好ましくは約３０Åと約６０Åとの間の厚さとする。電荷記憶誘電体１１６は従来通りに窒化シリコンであって、電荷記憶誘電体１１６を任意の適切な厚さとすることができ、好ましくは約２０Åと約２００Åとの間とする。Mahajaniらによる２００３年９月２３日出願の「Storage Layer Optimization of a Non-Volatile Memory Device」という米国特許出願第１０／６６８，６９３号（特許文献７）は、電荷保持を改善するように最適化された多層電荷記憶誘電体領域について記載されている。この特許出願は、本発明の譲受人により所有され、本願明細書において参照により援用されている。これらの技術を本発明の好適な実施形態で用いることができる。代替の実施形態では、電荷記憶誘電体１１６を導電性ナノ結晶により置き換えることができる。ゲート遮断誘電体１１８は任意の適切な誘電体、例えば酸化物層、好ましくは二酸化シリコンである。ゲート遮断誘電体１１８を任意の適切な厚さ、例えば約１０Åと約１５０Åとの間の厚さとすることができ、好ましくは約３０Åと約６０Åとの間の厚さとする。
【００４６】
次に、ワード線を形成する。形成しようとしているワード線と、下位レベル上の導体との間に電気的接続部分を形成することができる。この時点で、ボイド（図示せず）を開口させるようにパターン形成およびエッチングステップを実行することができる。ボイドには、その後、垂直相互接続部分が形成される。あるいはまた、ワード線を形成した後、これらの垂直なボイドを形成することができる。この場合、ボイドは、ワード線の一部と下位の導体の一部との両方に接触するまで延在する。その後、（後述するように）最上部の導体を形成する間にボイドを充填して複数の層の間に接続部分を形成する。前に援用されているScheuerlein らによる特許の図２７に示されたような接点構造体を有利に用いて本発明のビット線に接触することができる。
【００４７】
次に、電荷記憶積層体１１２上に導電層１２０を堆積する。導電層１２０は、任意の適切な導電材料である。好適な実施形態では、導電層１２０は、Ｎ形ドーパントで高濃度にドープされたシリコンである。従来の方法を用いて堆積される場合、Ｎ+ シリコン層１２０は非結晶質となり、その後の熱処理またはアニールステップの後に多結晶となる。Ｎ+ シリコン層１２０は、誘電性材料１０８内のいずれのボイドも充填して、垂直相互接続部分（図示せず）を形成する。幾つかの実施形態では、導電層１２０は、シリコン−ゲルマニウム合金または純ゲルマニウムを含む。
【００４８】
好適な実施形態では、Ｎ+ シリコン層１２０上にチタンの薄肉層（図示せず）を堆積し、その後、窒化チタンの薄肉層（図示せず）を堆積する。追加の導電材料、好ましくはＮ+ シリコンの追加の層１２４をチタン／窒化チタン積層体上に堆積する。チタンおよび窒化チタンは周囲のシリコンと反応してケイ化チタン層１２２を形成する。ケイ化チタン層１２２は、形成すべきワード線の伝導性を改善する。
【００４９】
ビット線１０４に対してほぼ垂直に延在するのが好ましいほぼ平行なワード線１２６を形成するように層１２０，１２２，１２４をパターン形成およびエッチングする。電荷記憶積層体１１２の誘電体層は、エッチング停止層として作用することができる。図３ｇには、Ｍ−Ｍ’線に沿って図３ｆの視点に対して９０°から見たワード線のエッチング後の構造体を示す。エッチングは、隣接したワード線１２６を充分に分離させる必要がある。しかし、電荷記憶積層体１１２またはチャネル層１１０を介してエッチングする必要はない。
【００５０】
代替の実施形態では、形成されたばかりのワード線１２６間で露出されたチャネル層１１０の部分にイオンを注入することにより追加のＰ形ドーパント原子を注入する。エッチングされたワード線１２６を、注入ステップ中にマスクとして用いて漏れを減少させる。任意に、ワード線１２６間で露出された電荷記憶積層体１１２およびチャネル層１１０の部分を除去するようにエッチングステップを実行することができる。
【００５１】
図３ｆおよび図３ｇに関して、誘電性材料１２８、例えばＨＤＰＣＶＤ方法により堆積された酸化物を、ワード線１２６を被覆するようにワード線１２６上かつワード線１２６間に堆積する。ほぼ平面的な面１３０を誘電体１２８上に形成する。ＨＤＰ誘電体が自己平坦化を生じやすくなるまで過剰に充填し、その後、所望に応じてエッチバックを行うことにより、または、ＣＭＰにより、この面１３０を形成することができる。
【００５２】
図３ｆおよび図３ｇに示すように第１のメモリレベルは完了した。この第１のメモリレベル上に追加のメモリレベルを形成することができる。次のメモリレベルの形成は、前述したのと同じ方法を用いてほぼ平面的な面１３０上に第２のビット線を形成することから開始する。
【００５３】
ビット線１０４のシリコンとワード線１２６の層１２０，１２４のシリコンとチャネル層１１０のゲルマニウムとを結晶化するのに最終アニールを必要とすることがある。また、この高温ステップまたは別の高温ステップはドーパントをビット線１０４からチャネル層１１０へ拡散させて、ソースおよびドレイン領域１３２を形成する。
【００５４】
各メモリセルでは、チャネル領域（チャネル層１１０のＰ形で低濃度にドープされた部分）は、ドープされたソースおよびドレイン領域１３２にソース／チャネル境界線およびドレイン／チャネル境界線でそれぞれ接触する。要約すると、電界効果トランジスタは、長さを有するチャネル領域と、ソース／チャネル境界線でチャネル領域に隣接するソース領域と、ドレイン／チャネル境界線でチャネル領域に隣接するドレイン領域とを含み、チャネル領域の長さは、ソース／チャネル境界線とドレイン／チャネル境界線との間の第１の距離よりも長い。このチャネル領域の形状は、従来のチャネル領域と異なり、実質的に平面的ではない。
【００５５】
非平面的な誘電体構造体を形成するステップと、誘電体構造体上に半導体層を共形的に堆積するステップと、を含む方法であって、半導体層の一部がトランジスタのチャネル領域として作用し、チャネル領域の形状が非平面的である方法により、メモリセルは形成される。半導体層の一部はトランジスタのソース領域として作用し、半導体層の一部はトランジスタのドレイン領域として作用する。チャネル領域の一部は、ソース領域およびドレイン領域上に堆積される。
【００５６】
「誘電体構造体」は、誘電体面を有する構造体である。誘電体構造体は、幅を有する。好適な実施形態では、チャネル領域の長さは、非平面的な誘電体構造体の幅よりも少なくとも２５％長い。さらなる好適な実施形態では、チャネル領域の長さは、非平面的な誘電体構造体の幅の少なくとも２倍である。
【００５７】
これらのセルをモノリシックな三次元メモリアレイ内に形成することができ、モノリシックな三次元メモリアレイは、ａ）基板上に形成された第１のメモリレベルであって、第１のメモリレベルは第１の複数の電界効果トランジスタを含み、各第１の電界効果トランジスタは、ｉ）第１の長さを有するチャネル領域と、ｉｉ）ソース／ドレイン／チャネル境界線でチャネル領域に隣接するソース／ドレイン領域と、ｉｉｉ）ドレイン／ソース／チャネル境界線でチャネル領域に隣接するドレイン／ソース領域であって、ドレイン／ソース／チャネル境界線はソース／ドレイン／チャネル境界線から第１の距離だけ離れて位置し、第１の長さは第１の距離よりも長いドレイン／ソース領域と、を含む、第１のメモリレベルと、ｂ）第１のメモリレベル上にモノリシック的に形成された少なくとも第２のメモリレベルと、を含む。
【００５８】
各メモリレベルは、ほぼ平行であってほぼ同じ平面上にある第１の複数のビット線を含み、これらビット線は第１の方向に延在し、各第１のトランジスタのソース／ドレイン領域は、第１の複数のビット線のうちの１つと接触し、各第１のトランジスタのドレイン／ソース領域は、第１の複数のビット線のうちの別の１つと接触する。各メモリレベルは、第２の方向に延在する第１の複数のワード線をも含み、第１のワード線のうちの１つのワード線の一部は、第１のトランジスタの各々に対するゲート電極として作用し、第２の方向は第１の方向とは異なる。
【００５９】
ほぼ平行であってほぼ同じ平面上にあり、第１の方向に延在する第１の複数のレール状誘電体フィーチャを形成するステップと、第１のレール状誘電体フィーチャ上に第１の半導体層を共形的に堆積するステップと、第１の半導体層上に第１の電荷記憶積層体を共形的に形成するステップと、ほぼ平行であってほぼ同じ平面上にある第１の複数のワード線を第１の電荷記憶誘電体上に形成するステップであって、ワード線は、第１の方向と異なる第２の方向に延在するステップと、を含む方法により、モノリシックな三次元メモリアレイが形成される。
【００６０】
本発明の範囲内に入る、本願明細書で示された構造体の多くの代替例を想像することができる。本願明細書で説明されたメモリアレイが、より小さい寸法で形成されるにつれて、例えば、セルの２つの電荷記憶領域をさらに区別し難くなることがある。図４に示す好適な一実施形態では、（従来通りに窒化シリコンであり、図中、明確にするために斜交線でハッチングされた）電荷記憶誘電体層１１６を堆積した後、この層をメモリセルの一方側から選択的に除去するためにエッチングステップを実行し、その後、ゲート遮断誘電体１１８を堆積する。結果として生じたメモリセルは、他の好適な実施形態でのような１セルごとに２ビットよりはむしろ、１セルごとに１ビットだけを蓄積する。しかし、隣接するセルの記憶領域は、より確実に区別され、このことは特定の寸法において望ましい。このパターン形成ステップにおいて、ある程度の不整合を許容することができる。関連技術は、Ilkbaharらによる「Semiconductor Device with Localized Charge Storage Dielectric and Method of Making Same 」という米国特許第６，８４９，９０５号（特許文献８）に記載されている。この特許は、本発明の譲受人により所有され、本願明細書において参照により援用されている。
【００６１】
多くの他の変形が可能である。図２ａに関して、好適な実施形態では、分離した電荷記憶領域６２，６４内にＣＨＥ注入方法により電荷を蓄積することができることを説明した。幾つかの実施形態では、このセルを、１ビットだけを蓄積するように適合させることができる。代替の実施形態では、例えば図９に関して（図９では、図２ａにおける同一の参照番号により同様な要素は識別される）、このようなセルを、前述したＣＨＥ方法よりはむしろトンネリング方法によりプログラムすることができる。トンネリング方法が用いられる場合、このプログラミング方法に対して、当業者にとって既知である方法でチャネル遮断誘電体層３８、電荷記憶層４０およびゲート遮断誘電体４２を最適化するのが好ましい。
【００６２】
電荷がトンネリングにより電荷記憶層４０に導入される場合、電荷を、図２ａの場合のように（ＣＨＥ方法が用いられる場合のように）領域６２，６４内にとどめることをしなくてもよい。好ましくは、チャネル５６の２つの隅部領域６６，６８に電荷を蓄積する。Ｕ字状チャネル５６の増大された長さは、装置５０における漏れ電流を減少させる。
【００６３】
幾つかの実施形態では、ワード線４４に沿った潜在的なセル位置を用いないままにしておき、ダミー装置を残すことができる。このようなダミー装置が形成されたアレイ構造体と、これらアレイ構造体の利点が、Fasoliらによる「Array Containing Charge Storage and Dummy Transistors and Method of Operating the Array 」という米国特許第６，８０７，１１９号（特許文献９）に詳細に説明されている。この特許は、本発明の譲受人により所有され、その全体が本願明細書において参照により援用されている。さらなる他の実施形態では、幾つかのビット線が、これらビット線に隣接する装置をより少なく有するように、例えば、装置の半分だけ有するように処理することにより、チャネルの一部は除去される。
【００６４】
他の実施形態では、例えば大形寸法では、チャネル層の非平面的な形状により生じるセル内の２つの記憶領域間に追加の分離を必要とすることがない。図５には、誘電体構造体１０８に対してビット線１０４を陥凹するいかなる陥凹エッチングも実行されず、チャネル層１１０がほぼ平面的であることを除いて、前述した方法により形成されたメモリレベルを示す。前述したように、アニール後に多結晶となるゲルマニウムまたはシリコン−ゲルマニウムをチャネル層１１０に用いることは担体移動度を増大させ、ＣＨＥ注入によるプログラミングを可能にする。この構造体を有する複数のメモリレベルを、本願明細書で説明した方法を用いて単一基板上に垂直に積層することができる。
【００６５】
プログラミング、読み出しおよび消去
本発明に従って形成されたセルのプログラミングは、前述したようにＣＨＥ注入によるのが好ましい。図６に関して、ビット線Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ4 は、図３ｆおよび図３ｇのビット線１０４に対応し、その一方で、図６のワード線のＷ1 ，Ｗ2 ，Ｗ3 は、図３ｆおよび図３ｇのワード線１２６に対応する。セルＳは、プログラムすべきセルである。
【００６６】
選択されたビット線Ｂ2 、すなわち選択されたセルＳのソース線は、低電圧、例えば０Ｖで設定される。（説明を明確にするため、ここでは、電圧が供給される。しかし、当然のことながら、選択された材料、メモリセルの寸法、層の厚さ、ドーパントレベルおよび他の多くの要因に応じて、異なる電圧を選択することができることが分かる。）セルＳのしきい値電圧を１Ｖと仮定する。選択されたワード線Ｗ2 上のゲート電圧は、しきい値電圧を上回って、例えば２．５Ｖに設定される。ＣＨＥ注入プログラミング方法を生じさせるため、（ビット線Ｂ3上の）ドレイン電圧は、ゲート電圧よりも高く、例えば４Ｖに設定される。前述したように、電荷は、セルＳのドレイン端部にある電荷記憶領域Ｒ内に蓄積される。
【００６７】
セルＳのプログラミング中、アレイ内の他のセルはプログラムされるべきではない。選択されていないワード線Ｗ1 ，Ｗ3 （およびアレイ内のあらゆる他の選択されていないワード線）にいかなる電圧も印加されない（０Ｖが印加される）。従って、ソース側のビット線Ｂ2 とドレイン側のビット線Ｂ3 とを、選択されたセルＳと共有する半分選択されたセルＦはオンに転換されない。
【００６８】
ワード線Ｗ2 を、選択されたセルＳと共有するセルのすべては、しきい値電圧を上回るゲート電圧を有し、従って、オンに転換される。これらのセルのプログラミングを回避するため、ビット線電圧は、チャネル内にいかなる電流も存在しないように設定される。例えば、セルＨ1 のプログラミングを回避するため、ビット線Ｂ1 は０Ｖに設定される。ソース領域とドレイン領域との間にいかなる電圧も存在しないので、いかなる電流も流れず、セルはプログラムされない。
【００６９】
同様に、半分選択されたセルＨ2 の不慮のプログラミングを阻止するため、ビット線Ｂ4 は４Ｖに設定される。ビット線Ｂ3 とビット線Ｂ4 との間の電圧降下がない場合、いかなる電流もセルＨ2 を流れない。ビット線およびワード線のどちらも、選択されたセルＳと共有しない選択されていないセルＵ1 ，Ｕ2 は零のゲート電圧を有し、ビット線間に電圧降下がなく、従ってプログラムされない。
【００７０】
図７に関して、セルＳを読み出すため、ワード線Ｗ2 は、しきい値電圧を少し上回って、例えば１．１Ｖに設定される。好ましくは、セルＳがプログラムされたときからソースおよびドレインを逆にすることによりセルＳを読み出す。従って、ビット線Ｂ3 はソース線であり、ビット線Ｂ2 はドレイン線である。Ｂ2 を約０．５Ｖに設定するのが好ましいが、Ｂ3 は約０Ｖに設定される。装置はオンに転換され、飽和状態ではない。前のプログラミング動作によりいかなる電荷も電荷記憶領域Ｒ内に蓄積されなかった場合、チャネル領域は（ソース線Ｂ3 に向かって）ソース端部に形成し、電流は装置Ｓを流れる。
【００７１】
しかし、電荷が電荷記憶領域Ｒ内に蓄積されている場合、蓄積電荷は伝導チャネルを形成しないようにし、セルＳは導通しない。このように、電荷記憶領域Ｒ内に蓄積された電荷を有するセルを、電荷を有しないセルから区別することができる。
【００７２】
不揮発性再書き込み可能なメモリアレイにおいて、単一セルを選択的に消去するよりはむしろ、セルのブロックを一度に消去することが一般的である。図８に関して、メモリセルのブロックを消去するため、（いずれの蓄積電荷もセルの電荷記憶領域から除去するため、）負の電圧、例えば約−１１Ｖがワード線Ｗ1 ，Ｗ2 ，Ｗ3 に印加される。すべてのビット線（Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ4 ）は低く、例えば０Ｖに設定される。蓄積された電子は、チャネル遮断誘電体を通ってチャネル領域へトンネルする。
【００７３】
代替の消去メカニズムを選択することができる。高濃度にドープされたＮ形のシリコンよりはむしろ、高濃度にドープされたＰ形のポリシリコンからワード線Ｗ1 ，Ｗ2 ，Ｗ3 を形成することができる。この場合、メモリセルのブロックを消去するため、すべてのビット線（Ｂ1 〜Ｂ4 ）は０Ｖに設定され、その一方で、ワード線は、チャネルを放電するために最初に２．５Ｖに設定され、次に、−１１Ｖに設定される。この場合、正孔は、ゲート遮断誘電体を通って電荷記憶誘電体へトンネルし、電子を消滅する。トンネリングを容易にするため、好ましくはゲート遮断誘電体を薄肉する、例えば、約１０Åと約６０Åとの間の厚さ、好ましくは約３０Åと約５０Åとの間の厚さにする。
【００７４】
モノリシックな三次元メモリアレイは、複数のメモリレベルがウェハのような単一基板上に、介在する基板を含まずに形成されている構造体である。１つのメモリレベルを形成する層は、既存する１つ以上のレベルの層上に直接に堆積または成長される。これとは対照的に、Leedy による「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献１０）では、積層されたメモリは、分離した基板上にメモリレベルを形成し、メモリレベルを相互の上に接着することにより構築されている。基板を薄肉にするか、または、結合前に基板をメモリレベルから除去することができる。しかし、最初にメモリレベルが、分離した基板上に形成されるので、このようなメモリは本当のモノリシックな三次元メモリアレイではない。
【００７５】
基板上に形成されたモノリシックな三次元メモリアレイは、基板上に第１の高さで形成された少なくとも第１のメモリレベルと、第１の高さとは異なる第２の高さで形成された第２のメモリレベルとを含む。このようなマルチレベルアレイでは、３つ、４つ、８つ、または、実際にどんな数のメモリレベルも基板上に形成することができる。
【００７６】
詳細な製造方法を本願明細書で説明してきたが、本発明の範囲内に入る限り、同じ構造体を形成する任意の他の方法を用いることができる。一般的に回路および物理的構造が推測されるが、現代の半導体設計および製造において、物理的構造および回路を、その後の設計、試験または製造段階で用いるのに適するコンピュータ読み取り可能な記述形態と、結果として得られた製造された半導体集積回路とに具現化できることは明らかである。これに応じて、従来の回路または構造に関する請求項は、これら請求項の特定の言葉に対応して、対応する回路および／または構造の製造、試験または設計の改良を可能にするのに媒体内に具現化されたかまたは適切な読取装置機能と組み合わされたかをコンピュータ読み取り可能な符号化およびその表現の際に読み取ることができる。様々な実施形態は、回路と、関連する方法または動作と、このような回路を製造する関連する方法と、このような回路および方法のコンピュータ読み取り可能な媒体符号化と、本願明細書で説明されたものすべてと、特許請求の範囲に定義されたものすべてとを含むものである。本願明細書で用いられたように、コンピュータ読み取り可能な媒体は、少なくともディスクと、テープまたは他の磁気媒体、光学媒体、半導体媒体（例えば、フラッシュメモリカード、ＲＯＭ）あるいは電子媒体と、ネットワーク、無線、有線または他の通信媒体とを含む。回路の符号化は、回路図情報、物理的配置情報および行動シミュレーション情報を含むことができ、かつ／または、回路を表現または伝達できる任意の他の符号化を含むことができる。前述した詳細な説明は、本発明を具現化できる多くの形態の数例だけについて記述した。このため、この詳細な説明は例示であって、本発明はこれらに限定されるものではない。本願明細書で開示された実施形態の変形および変更を、本発明の範囲および意図から逸脱することなく、本願明細書で記載された説明に基づいて行うことができる。本発明の範囲は特許請求の範囲だけであって、特許請求の範囲には、本発明の範囲を定義するように意図されているすべての等価なものが含まれる。さらに、前述した実施形態は、単独または様々な組み合わせで用いられるように特に意図されている。従って、必ずしも本発明の範囲から、本願明細書で記載されていない他の実施形態、変形例および改善例が排除されるとは限らない。
【図面の簡単な説明】
【００７７】
【図１ａ】ファウラ−ノルドハイムトンネリングによりプログラムされた従来技術のＳＯＮＯＳメモリセルの断面図である。
【図１ｂ】ＣＨＥ注入によりプログラムされた従来技術のＳＯＮＯＳメモリセルの断面図である。
【図２ａ】本発明の一実施形態に従って形成されたメモリセルのアレイの一部を示す断面図である。
【図２ｂ】図２ａの視点に対して９０°から見た図２ａと同じメモリアレイを示す断面図である。
【図３ａ】本発明の一実施形態に従って形成されたメモリセルのメモリレベルを形成する一段階を示す断面図である。
【図３ｂ】本発明の一実施形態に従って形成されたメモリセルのメモリレベルを形成する一段階を示す断面図である。
【図３ｃ】本発明の一実施形態に従って形成されたメモリセルのメモリレベルを形成する一段階を示す断面図である。
【図３ｄ】本発明の一実施形態に従って形成されたメモリセルのメモリレベルを形成する一段階を示す断面図である。
【図３ｅ】本発明の一実施形態に従って形成されたメモリセルのメモリレベルを形成する一段階を示す断面図である。
【図３ｆ】本発明の一実施形態に従って形成されたメモリセルのメモリレベルを形成する一段階を示す断面図である。
【図３ｇ】本発明の一実施形態に従って形成されたメモリセルのメモリレベルを形成する一段階を示す断面図である。
【図４】本発明の代替の実施形態によるメモリセルの断面図である。
【図５】本発明の代替の実施形態によるメモリセルの断面図である。
【図６】本発明の好適な実施形態による選択されたセルのプログラミングを示す回路図である。
【図７】本発明の好適な実施形態による選択されたセルの読み出しを示す回路図である。
【図８】本発明の好適な実施形態によるセルのブロックの消去を示す回路図である。
【図９】図２ａに示された本発明の実施形態に従って形成され、異なるプログラミング方法によりプログラムされるメモリセルのアレイの一部を示す断面図である。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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