(57)【要約】  スタティックランダムアクセスメモリ（ＳＲＡＭ）セルの陽子および重イオンＳＥＵ感度を鈍くするための方法およびシステムが開示される。第１の受動遅延素子がＳＲＡＭセルの第１の帰還経路の能動遅延素子に直列に挿入され、第２の受動遅延素子がＳＲＡＭセルの第２の帰還経路に挿入されている。受動遅延素子によってＳＲＡＭセルの陽子ＳＥＵ感度が鈍くなり、また、能動遅延素子によってＳＲＡＭセルの重イオン感度が鈍くなる。また、受動遅延素子によって、ＳＲＡＭセルが動的モードにある場合に生じる可能性のあるＳＥＵからＳＲＡＭセルが保護される。【選択図】図８
2008537274.tif 000002
【特許請求の範囲】
【請求項１】
入力および出力を有する第１のインバータと、
入力および出力を有する第２のインバータと、
前記第１のインバータの前記出力に結合された第１のトランスミッションゲートと、
前記第２のインバータの前記出力に結合された第２のトランスミッションゲートと、
前記第１のトランスミッションゲートに結合された非反転ビット線と、
前記第２のトランスミッションゲートに結合された反転ビット線と、
前記第１および第２のトランスミッションゲートならびに能動遅延素子に結合された非反転語線と
を備えたスタティックランダムアクセスメモリ（ＳＲＡＭ）セルであって、
前記第１のインバータの前記出力が、第１の受動遅延素子と直列の能動遅延素子によって前記第２のインバータの前記入力に結合され、かつ、
前記第２のインバータの前記出力が前記第１のインバータの前記入力に結合されたスタティックランダムアクセスメモリ（ＳＲＡＭ）セル。
【請求項２】
前記第２のインバータの前記出力が、第２の受動遅延素子を介して前記第１のインバータの前記入力に結合された、請求項１に記載のＳＲＡＭセル。
【請求項３】
前記第２のインバータの前記出力が、前記第１のインバータの前記入力に直接結合された、請求項１に記載のＳＲＡＭセル。
【請求項４】
前記第１および第２の受動遅延素子が多結晶抵抗を備えた、請求項２に記載のＳＲＡＭセル。
【請求項５】
前記第１および第２の受動遅延素子が１００キロオーム以上の抵抗を提供する、請求項２に記載のＳＲＡＭセル。
【請求項６】
前記第１および第２の受動遅延素子が、前記ＳＲＡＭセルの前記能動コンポーネントとは別の層に実施された、請求項２に記載のＳＲＡＭセル。
【請求項７】
前記能動遅延素子が、
ゲート、ソース、ドレインおよびボディを有するスイッチトランジスタと、
第１および第２のショットキー抵抗と
を備え、前記第１のショットキー抵抗が、前記スイッチトランジスタの前記ボディとドレインの間に結合され、
前記第２のショットキー抵抗が、前記スイッチトランジスタの前記ボディとソースの間に結合され、かつ、
前記スイッチトランジスタの前記ゲートが非反転語線に結合された、請求項１に記載のＳＲＡＭセル。
【請求項８】
前記スイッチトランジスタが、それぞれゲート、ソース、ドレインおよびボディを有する第１および第２のＭＯＳＦＥＴを備え、前記第１のＭＯＳＦＥＴの前記ボディおよびソースが一体に結合され、前記第２のＭＯＳＦＥＴの前記ボディおよびソースが一体に結合され、かつ、前記第１のＭＯＳＦＥＴの前記ソースが前記第２のＭＯＳＦＥＴの前記ソースに結合された、請求項７に記載のＳＲＡＭセル。
【請求項９】
前記スイッチトランジスタが、小さい横方向バイポーラ利得を有する、請求項７に記載のＳＲＡＭセル。
【請求項１０】
前記第１および第２のショットキー抵抗が、前記第１の受動遅延素子によって提供される抵抗より大きい抵抗を提供する、請求項７に記載のＳＲＡＭセル。
【請求項１１】
それぞれゲート、ソースおよびドレインを有する第１、第２、第３、第４、第５および第６のＭＯＳＦＥＴと、
それぞれゲート、ソース、ドレインおよびボディを有するスイッチング第７ＭＯＳＦＥＴおよびスイッチング第８ＭＯＳＦＥＴと、
第１および第２の多結晶抵抗と、
第１および第２のショットキー抵抗と
を備えたスタティックランダムアクセスメモリ（ＳＲＡＭ）セルであって、
前記第３および第４のＭＯＳＦＥＴの前記ゲートが一体に結合され、
前記第５および第６のＭＯＳＦＥＴの前記ゲートが一体に結合され、
前記第３および第５のＭＯＳＦＥＴの前記ソースが一体に結合され、
前記第４および第６のＭＯＳＦＥＴの前記ソースが一体に結合され、
前記第３および第４のＭＯＳＦＥＴの前記ドレインが一体に結合され、
前記第５および第６のＭＯＳＦＥＴの前記ドレインが一体に結合され、
前記スイッチング第７ＭＯＳＦＥＴの前記ボディおよびソースが一体に結合され、
前記スイッチング第８ＭＯＳＦＥＴの前記ボディおよびソースが一体に結合され、
前記スイッチング第７ＭＯＳＦＥＴの前記ソースが前記スイッチング第８ＭＯＳＦＥＴの前記ソースに結合され、
前記第１のショットキー抵抗が、前記スイッチング第７ＭＯＳＦＥＴの前記ボディとドレインの間に結合され、
前記第２のショットキー抵抗が、前記スイッチング第８ＭＯＳＦＥＴの前記ボディとドレインの間に結合され、
前記第３および第４のＭＯＳＦＥＴの前記ドレインが、前記スイッチング第７ＭＯＳＦＥＴ、スイッチング第８ＭＯＳＦＥＴおよび前記第１の多結晶抵抗を介して、前記第５および第６のＭＯＳＦＥＴの前記ゲートに結合され、
前記第５および第６のＭＯＳＦＥＴの前記ドレインが、前記第２の多結晶抵抗を介して、前記第３および第４のＭＯＳＦＥＴの前記ゲートに結合され、
前記第１のＭＯＳＦＥＴの前記ソースおよびドレインのうちのいずれか一方が、前記第３および第４のＭＯＳＦＥＴの前記ドレインに結合され、また、前記第１のＭＯＳＦＥＴの前記ソースおよびドレインのうちのいずれか一方が非反転ビット線に結合され、
前記第２のＭＯＳＦＥＴの前記ソースおよびドレインのうちのいずれか一方が、前記第５および第６のＭＯＳＦＥＴの前記ドレインに結合され、また、前記第２のＭＯＳＦＥＴの前記ソースおよびドレインのうちのいずれか一方が反転ビット線に結合され、
前記第１および第２のＭＯＳＦＥＴの前記ゲート、ならびに前記スイッチング第７ＭＯＳＦＥＴおよびスイッチング第８ＭＯＳＦＥＴの前記ゲートが非反転語線に結合され、かつ、
前記スイッチング第７ＭＯＳＦＥＴおよびスイッチング第８ＭＯＳＦＥＴが、それぞれ小さい横方向バイポーラ利得を有するスタティックランダムアクセスメモリ（ＳＲＡＭ）セル。
【請求項１２】
前記第１および第２の多結晶抵抗が、前記ＳＲＡＭセルの前記能動コンポーネントとは別の層に実施された、請求項１１に記載のＳＲＡＭセル。
【請求項１３】
第１のインバータを提供するステップと、
第２のインバータを提供するステップと、
第１のトランスミッションゲートを提供するステップと、
第２のトランスミッションゲートを提供するステップと、
非反転ビット線を提供するステップと、
反転ビット線を提供するステップと、
非反転語線を提供するステップと、
前記第１のインバータの出力を、第１の受動遅延素子と直列の能動遅延素子を介して前記第２のインバータの入力に結合するステップと、
前記第２のインバータの出力を、第２の受動遅延素子を介して前記第１のインバータの入力に結合するステップと、
前記第１のトランスミッションゲートを前記第１のインバータの出力に結合するステップと、
前記第２のトランスミッションゲートを前記第２のインバータの出力に結合するステップと、
前記非反転ビット線を前記第１のトランスミッションゲートに結合するステップと、
前記反転ビット線を前記第２のトランスミッションゲートに結合するステップと、
前記非反転語線を前記第１および第２のトランスミッションゲートならびに前記能動遅延素子に結合するステップと
を含むスタティックランダムアクセスメモリ（ＳＲＡＭ）セルを提供する方法。
【請求項１４】
スタティックランダムアクセスメモリ（ＳＲＡＭ）セルを修正する方法であって、前記ＳＲＡＭセルが、第１および第２のインバータならびに能動遅延素子を備え、前記第１のインバータの入力が第１のノードを備え、前記第１のインバータの出力が第２のノードを備え、前記第２のインバータの入力が第３のノードを備え、前記第２のインバータの出力が第４のノードを備え、前記能動遅延素子の入力が第５のノードを備え、前記能動遅延素子の出力が第６のノードを備え、前記第２のノードが前記第５のノードに結合され、前記第６のノードが前記第３のノードに結合され、前記第４のノードが前記第１のノードに結合され、前記方法が、
前記第１のノード、前記第３のノード、前記第４のノードおよび前記第６のノードにコンタクト開口を生成するステップと、
抵抗性の層を付着させるステップと、
前記抵抗性の層から第１の抵抗および第２の抵抗を切断するステップと、
薄い酸化物の層を付着させるステップと、
残りのコンタクトのためのコンタクト開口を生成するステップと
を含む方法。
【請求項１５】
前記抵抗性の層が多結晶抵抗性の層を備えた、請求項１４に記載の方法。
【請求項１６】
１００キロオーム以上の抵抗が提供されるように前記第１および第２の抵抗が切断される、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体記憶装置に関し、より詳細にはＳＲＡＭ記憶セルに関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ）などのメモリは、通常、それぞれ１ビットの情報を記憶する複数の記憶セルを備えている。図１は、ＳＲＡＭに典型的に使用される記憶セル１００を示したものである。記憶セル１００は、６トランジスタセルであり、第１のインバータ１０２および第２のインバータ１０４を備えている。第１のインバータ１０２は、ＭＯＳＦＥＴ１０６および１０８を備えており、第２のインバータ１０４は、ＭＯＳＦＥＴ１１０および１１２を備えている。
【０００３】
ＭＯＳＦＥＴ１０６および１１０のソース端子は、ソースＶＳＳに結合されており、ＭＯＳＦＥＴ１０８および１１２ソース端子は、サプライＶＤＤに結合されている。第１および第２のインバータ１０２および１０４は、交差結合されている。したがってＭＯＳＦＥＴ１０６および１０８のゲート端子は、ＭＯＳＦＥＴ１１０および１１２のドレイン端子に接続されており、また、ＭＯＳＦＥＴ１１０および１１２のゲート端子は、ＭＯＳＦＥＴ１０６および１０８のドレイン端子に接続されている。
【０００４】
パスゲートとしても知られている第１のトランスミッションゲート１１４は、第１のソース／ドレインコンタクトがＭＯＳＦＥＴ１０６および１０８のドレイン端子に結合され、第２のソース／ドレインコンタクトがビット線ＢＬに結合され、かつ、ゲート端子が語線ＷＬに結合されたＭＯＳＦＥＴを備えている。また、第２のトランスミッションゲート１１６すなわちパスゲートは、第１のソース／ドレインコンタクトがＭＯＳＦＥＴ１１０および１１２のドレイン端子に結合され、第２のソース／ドレインコンタクトが反転ビット線ＮＢＬに結合され、かつ、ゲート端子が語線ＷＬに結合されたＭＯＳＦＥＴを備えている。
【０００５】
メモリ内の個々の記憶セルは、苛酷な放射環境からの高エネルギー粒子の影響を受けることがある。これらの高エネルギー粒子は、記憶セルの記憶状態が変化する、記憶セル内における単一反転事象（ＳＥＵ）の原因になることがある。ＳＥＵは、場合によっては、高エネルギー粒子が記憶セル内の所与のノードに電荷を付着させる場合に生じる。ＳＥＵが生じることになる電荷閾値は、記憶セルの臨界電荷と呼ばれている。
【０００６】
一般に、ＳＥＵが生じる大きな原因は、重イオンであると考えられている。重イオンは、場合によっては、比較的大量の電荷を記憶セルノードに付着させることができる。付着した大量の電荷によって、若干の時間期間の間、記憶セルノードの状態がその元の状態から反転状態へ強制されることがある。記憶セルノードが、記憶セル帰還ループを廻る遅延より長い期間にわたって反転状態に保持されると、記憶セルの状態が切り換わり、データが失われることになる。
【０００７】
また、陽子および中性子もＳＥＵの原因になることがある。陽子および中性子は、通常、ＳＥＵの原因になるような量の電荷を記憶セルノードに付着させることはないが、陽子または中性子は、ＳＲＡＭのＳｉ核と相互作用することがある。陽子または中性子とＳｉ核との間の相互作用によって、反跳重イオンとしても知られている二次高エネルギー粒子が生成されることがある。反跳重イオンは、場合によってはＳｉ格子を通り抜けて移動し、記憶セルノードに到達することができる。反跳重イオンが実際に記憶セルノードに到達すると、反跳重イオンは、特定の条件下でＳＥＵの原因になることがある。
【０００８】
一例として、図１に示す記憶セル１００がスタンバイモードで「１」を記憶している場合、記憶セル１００にＳＥＵが生じることがある。この例の場合、ビット線ＢＬおよび反転ビット線ＮＢＬの両方が「１」に保持され、語線が「０」に保持され、また、ＭＯＳＦＥＴ１０６、１１２および１１６の各々がオフ状態である。したがって、重イオンまたは反跳重イオンがその記憶セルノードの臨界電荷を超える電荷をＭＯＳＦＥＴ１０６、１１２または１１６のいずれかに付着させると、ＳＥＵが生じることになる。もう１つの例として、図１に示す記憶セル１００がスタンバイモードで「０」を記憶している場合も、記憶セル１００にＳＥＵが生じることがある。この例の場合、ビット線ＢＬおよび反転ビット線ＮＢＬの両方が「０」に保持され、語線が「０」に保持され、また、ＭＯＳＦＥＴ１０８、１１０および１１４の各々がオフ状態である。したがって、重イオンまたは反跳重イオンがその記憶セルノードの臨界電荷を超える電荷をＭＯＳＦＥＴ１０８、１１０または１１４のいずれかに付着させると、ＳＥＵが生じることになる。
【０００９】
重イオンおよび陽子に起因するＳＥＵに対するＳＲＡＭセルの感度を鈍くするための多くの解決法が既に提案されている。提案されている、ＳＲＡＭセルをＳＥＵに対してより強くするための解決法の１つは、図１に示す記憶セル１００に交差結合ポリシリコン抵抗を追加することである。図２は、２つの交差結合ポリシリコン抵抗を備えた記憶セル２００を示したものである。記憶セル２００は、第１および第２のインバータ２０２および２０４がポリシリコン抵抗２１８および２２０を介して交差結合されている点を除き、図１に示す記憶セル１００と実質的に同じである。したがって、ＭＯＳＦＥＴ２０６および２０８のドレイン端子は、ポリシリコン抵抗２１８を介してＭＯＳＦＥＴ２１０および２１２のゲート端子に結合され、また、ＭＯＳＦＥＴ２１０および２１２のドレイン端子は、ポリシリコン抵抗２２０を介してＭＯＳＦＥＴ２０６および２０８のゲート端子に結合されている。
【００１０】
帰還抵抗としても知られているポリシリコン抵抗２１８および２２０は、ポリシリコン抵抗２１８および２２０が、インバータ２０２および２０４を通る帰還経路に遅延を追加することができるため、有利である。帰還遅延が長くなるため、帰還が完了する前に、インバータ２０２および２０４のデータ状態保持トランジスタに、重イオンの衝突によって付着した電荷を除去する時間を与えることができる。付着した電荷を帰還が完了する前にデータ状態保持トランジスタが除去すると、ＳＥＵを回避することができる。したがって、交差結合ポリシリコン抵抗２１８および２２０を追加することにより、記憶セル２００の臨界電荷を改善することができ、かつ、ＳＥＵに対する記憶セル２００の強さを改善することができる。
【００１１】
しかしながら、交差結合ポリシリコン抵抗２１８および２２０の追加には、場合によっては欠点も存在している。欠点の１つは、帰還ループの長い遅延は、同じく書込み操作中にも存在するため、ポリシリコン抵抗２１８および２２０によって記憶セル２００の書込み時間が長くなることがあることである。もう１つの欠点は、ポリシリコン抵抗２１８および２２０の抵抗が温度によって指数的に変化することがあることである。したがって、高温ではポリシリコン抵抗２１８および２２０の抵抗率が最小になり、記憶セル２００がＳＥＵに対してより敏感になることがある。
【００１２】
提案されている、ＳＲＡＭセルをＳＥＵに対してより強くするための他の解決法は、図１に示す記憶セル１００にコンデンサを追加することである。図３は、コンデンサが追加された記憶セル３００を示したものである。記憶セル３００は、第１のインバータ３０２の出力と第２のインバータ３０４の出力の間にコンデンサ３１８が接続されている点を除き、図１に示す記憶セル１００と実質的に同じである。したがってコンデンサ３１８は、ＭＯＳＦＥＴ３０６および３０８のドレイン端子とＭＯＳＦＥＴ３１０および３１２のドレイン端子の間に接続されている。
【００１３】
ミラー効果によって強化されるコンデンサ３１８は、インバータ３０２および３０４を通る帰還経路に遅延を追加することができるため、コンデンサ３１８を追加することは、場合によっては有利である。上で言及したように、遅延が長くなるため、記憶セル３００の臨界電荷を改善することができ、かつ、ＳＥＵに対する記憶セル３００の強さを改善することができる。しかしながら、記憶セル３００にコンデンサ３１８を追加する場合の欠点は、必要な容量を実施するために必要な面積が、記憶セル３００に対して広くなりすぎる場合があることである。
【００１４】
提案されている、ＳＲＡＭセルをＳＥＵに対してより強くするためのさらに他の解決法は、２つの交差結合能動遅延素子を追加することである。図４は、２つの交差結合能動遅延素子を備えた記憶セル４００を示したものである。記憶セル４００は、第１および第２のインバータ４０２および４０４が能動遅延素子４１８および４２０を介して交差結合されている点を除き、図１に示す記憶セル１００と実質的に同じである。したがってＭＯＳＦＥＴ４０６および４０８のドレイン端子は、能動遅延素子４１８を介してＭＯＳＦＥＴ４１０および４１２のゲート端子に結合されており、また、ＭＯＳＦＥＴ４１０および４１２のドレイン端子は、能動遅延素子４２０を介してＭＯＳＦＥＴ４０６および４０８のゲート端子に結合されている。
【００１５】
能動遅延素子４１８および４２０は、通常、スイッチおよび受動であっても能動であってもよいシャント抵抗からなるスイッチ抵抗を備えている。スイッチは、様々な形態を取ることができる。たとえばスイッチは、単一のエンハンスメントモードＮＭＯＳトランジスタであっても、あるいは単一のデプレッションモードＰＭＯＳトランジスタであってもよい。スイッチがＭＯＳＦＥＴスイッチである場合、ＭＯＳＦＥＴスイッチのゲートは、語線ＷＬに結合することができる。
【００１６】
能動遅延素子４１８および４２０は、提案されている他の解決法と同様、スタンバイモードで動作している間、インバータ４０２および４０４を通る帰還経路に遅延を追加することによって記憶セル４００の臨界電荷を改善することができ、かつ、ＳＥＵに対する記憶セル４００の強さを改善することができるため、これらの能動遅延素子４１８および４２０は有利である。実際、記憶セル４００は、０．８μｍ２５６Ｋ  ＳＯＩ  ＣＭＯＳ  ＳＲＡＭの場合、重イオンおよび陽子ＳＥＵに対して強いことを示している。また、語線ＷＬがハイのとき、能動遅延素子４１８および４２０の各々のスイッチを短絡することができるため、書込み操作の間、能動遅延素子４１８および４２０によって記憶セル４００の書込み時間が実質的に長くならないようにすることも可能である。さらに、能動遅延素子４１８および４２０は、コンデンサ３１８および３２０と同じような大きさにならないようにすることも可能である。
【００１７】
しかしながら、記憶セル４００への遅延素子４１８および４２０の追加には、場合によっては欠点も存在している。欠点の１つは、能動遅延素子４１８および４２０が短絡されるため、語線ＷＬがハイのとき、動的モードの間（つまり読出しまたは書込みモードの間）、記憶セル４００がＳＥＵに対して敏感になることがあることである。もう１つの欠点は、遅延素子４１８および４２０には追加シリコン領域が必要であり、より大きい容量のＳＲＡＭのサイズ制限を超える可能性があることである。
【００１８】
より大きい容量のＳＲＡＭのサイズ制限に鑑みて、ＳＥＵに対する強さがより弱いＳＲＡＭ記憶セルを構築するための解決法が提案されている。提案されている解決法の１つは、記憶セル４００の２つの能動遅延素子のうちの一方を除去することである。図５は、能動遅延素子を１つだけ備えた記憶セル５００を示したものである。記憶セル５００は、能動遅延素子４２０が除去されている点を除き、図４に示す記憶セル４００と実質的に同じである。
【００１９】
記憶セル５００は、占有するサイズがより小さく、より大きい容量のＳＲＡＭの中で実施することができるため、有利である。しかしながら、記憶セル５００は、動的モードの間、場合によってはＳＥＵに対して依然として敏感である。また、記憶セル５００の重イオン性能が問題になることがある。たとえば、能動遅延素子５１８が、２つのポリシリコン抵抗またはショットキー抵抗に並列に結合された単一のエンハンスメントモードＮＭＯＳトランジスタを備えている場合、ＮＭＯＳトランジスタと結合した寄生バイポーラ効果のため、重イオン性能が問題になる可能性がある。
【００２０】
図６は、上で言及した能動遅延素子５１８を備えた記憶セル５００を備えた４Ｍ  ＳＲＡＭの重イオン性能を示したものである。図６に示すグラフには、阻止能（ＬＥＴ）を関数とした重イオン反転断面積が示されている。一連の実効ＬＥＴを備えた重イオン粒子を４Ｍ  ＳＲＡＭと相互作用させ、実効ＬＥＴ毎に４Ｍ  ＳＲＡＭの反転断面積が測定された。次に、これらのデータポイントを通るワイブル近似が描かれた。また、記憶セル５００のオフＮＭＯＳトランジスタのゲート面積が、ダッシュ線「Ａ」でグラフに示されている。グラフに示すように、記憶セル５００を備えた４Ｍ  ＳＲＡＭの限界反転断面積は、オフＮＭＯＳトランジスタのゲート面積より広く、敏感な領域がトランジスタのドレインおよび／またはボディ結合領域に展開し、ＳＥＵの原因になる可能性があることを示している。また、グラフに示すように、４Ｍ  ＳＲＡＭのオンセットＬＥＴは小さく、４Ｍ  ＳＲＡＭが陽子に敏感である可能性があることを示している。
【００２１】
最近、重イオン反転断面積を縮小することができる改善が記憶セル５００に対して提案された。提案された改善の１つは、直列に接続された２つのＭＯＳＦＥＴを備えた能動遅延素子５１８内の新しいスイッチトランジスタである。提案された他の改善は、記憶セル５００内の個々のトランジスタ、詳細には能動遅延素子５１８のスイッチトランジスタの横方向バイポーラ利得のリダクションである。バイポーラ利得は、アルゴンイオンを注入することによって記憶セル５００の再結合寿命を短くすることによって小さくすることができる。提案されたさらに他の改善は、能動遅延素子５１８内の抵抗値の最適化である。これらの改善を実施することにより、記憶セル５００の重イオン性能を改善することができる。
【００２２】
図７は、改良型記憶セル５００を備えた４Ｍ  ＳＲＡＭの重イオン性能を示したものである。図に示すように、記憶セル５００の改善により、４Ｍ  ＳＲＡＭの限界オフセット断面積をほぼ１００分の１に縮小することができる。これは、記憶セル５００内のオフＮＭＯＳトランジスタのゲート面積の３０分の１未満である。しかしながら、グラフに示すように、４Ｍ  ＳＲＡＭのオンセットＬＥＴに対しては、場合によっては改善はほとんどなく、改良型記憶セル５００を備えた４Ｍ  ＳＲＡＭは、場合によっては依然として陽子に敏感であることを示している。たとえば、記憶セル５００がスタンバイモードにある場合、反跳重イオン（上で説明したように陽子−シリコンの核反応によって生成される）が能動遅延素子５１８のスイッチおよび１本の直線通路内の記憶セル５００の複数のオフ状態ＭＯＳＦＥＴのうちのいずれか１つに当たると、陽子誘導ＳＥＵが生じることがある。このタイプのＳＥＵは、二重ノードヒットと呼ぶことができる。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
したがって、動作モード（静的動作モードまたは動的動作モード）に無関係に、重イオンおよび陽子のいずれに起因するＳＥＵに対しても強いスケーラブルＳＲＡＭセルが必要である。
【課題を解決するための手段】
【００２４】
スタティックランダムアクセスメモリ（ＳＲＡＭ）セルについて説明する。ＳＲＡＭセルは、入力および出力を有する第１のインバータと、入力および出力を有する第２のインバータと、能動遅延素子と、第１の受動遅延素子と、第１のインバータの出力に結合された第１のトランスミッションゲートと、第２のインバータの出力に結合された第２のトランスミッションゲートと、第１のトランスミッションゲートに結合された非反転ビット線と、第２のトランスミッションゲートに結合された反転ビット線と、第１および第２のトランスミッションゲートならびに能動遅延素子に結合された非反転語線とを備えることができる。ＳＲＡＭセルは、さらに、第２の受動遅延素子を備えることができる。
【００２５】
好ましい実施形態では、第１のインバータの出力は、第１の受動遅延素子と直列の能動遅延素子によって第２のインバータの入力に結合されており、また、第２のインバータの出力は、第２の受動遅延素子によって第１のインバータの入力に結合されている。しかしながら、他の実施形態では、第２のインバータの出力は、第１のインバータの入力に直接結合することができる。第１および第２の受動遅延素子は、１００キロオーム以上の値の多結晶抵抗であってもよい。また、第１および第２の受動遅延素子は、ＳＲＡＭセルの能動コンポーネントとは別の層に実施することも可能である。
【００２６】
能動遅延素子は、スイッチトランジスタと、第１および第２のショットキー抵抗を備えることができる。スイッチトランジスタは、直列に結合された、ボディとソースが結合された２つのＭＯＳＦＥＴを備えることができる。また、スイッチトランジスタは、小さい横方向バイポーラ利得を有することができる。第１のショットキー抵抗は、スイッチトランジスタのボディとドレインの間に結合することができ、また、第２のショットキー抵抗は、スイッチトランジスタのボディとソースの間に結合することができる。第１および第２のショットキー抵抗の抵抗は、第１および第２の受動遅延素子の抵抗より大きいことが好ましい。第１および第２のショットキー抵抗の抵抗が大きいほど、記憶セルの臨界電荷を大きくすることができ、また、動的モードの間、ショットキー抵抗が短絡されるため、記憶セルの読出しまたは書込み時間が長くならないようにすることができる。
【００２７】
上で説明したＳＲＡＭセルの利点の１つは、重イオンおよび陽子のいずれに起因するＳＥＵに対しても強いＳＲＡＭセルにすることができることである。詳細には、能動遅延素子は、重イオンＳＥＵに対するＳＲＡＭセルの感度を鈍くするように作用することができ、また、第１および第２の受動遅延素子は、二重ノードヒットを含む陽子ＳＥＵおよび低ＬＥＴ重イオンＳＥＵに対するＳＲＡＭセルの感度を鈍くするように作用することができる。上で説明したＳＲＡＭセルの他の利点は、ＳＲＡＭセルが動的モードで動作している間に生じるＳＥＵからＳＲＡＭセルを保護することができることである。上で説明したＳＲＡＭセルのさらに他の利点は、受動遅延素子が実施されている層が異なるため、ＳＲＡＭセルの温度性能を改善することができることである。
【００２８】
これらならびに他の態様および利点については、当業者には、添付の図面を適宜参照して以下の詳細な説明を読むことによって明らかになるであろう。また、この［課題を解決するための手段］は、単なる一実施例にすぎず、特許請求する本発明の範囲を制限するものではないことを理解されたい。
【００２９】
以下、現時点における好ましい実施形態について、添付の図面を参照して説明する。図において、同様の参照数表示は、様々な図面を通して同様の構成要素を表している。
【発明を実施するための最良の形態】
【００３０】
図８は、本発明の一実施形態による記憶セル８００を示したものである。記憶セル８００は、第１のインバータ８０２、第２のインバータ８０４、能動遅延素子８０６、第１の受動遅延素子８０８、第１のトランスミッションゲート８１２、第２のトランスミッションゲート８１４、ビット線ＢＬ、反転ビット線ＮＢＬおよび語線ＷＬを備えることができる。また、記憶セル８００は、第２の受動遅延素子８１０を備えることも可能である。
【００３１】
インバータ８０２および８０４は交差結合することができる。したがって、好ましい実施形態では、第１のインバータ８０２の出力は、第１の受動遅延素子８０８と直列の能動遅延素子８０６を介して第２のインバータ８０４の入力に結合することができ、また、第２のインバータ８０４の出力は、第２の受動遅延素子８１０を介して第１のインバータ８０２の入力に結合することができる。しかしながら、他の実施形態では、第２のインバータ８０４の出力は、第１のインバータ８０２の入力に直接結合することができる。
【００３２】
第１のトランスミッションゲート８１２は、第１のインバータ８０２の出力、ビット線ＢＬおよび語線ＷＬに結合することができる。同様に、第２のトランスミッションゲート８１４は、第２のインバータ８０４の出力、反転ビット線ＮＢＬおよび語線ＷＬに結合することができる。また、能動遅延素子８０６は、語線ＷＬに接続することも可能である。
【００３３】
図９は、本発明の一実施形態による記憶セル９００のＣＭＯＳ実施態様を示したものである。記憶セル９００は、第１のインバータ９０２、第２のインバータ９０４、能動遅延素子９１８、第１の受動遅延素子９２８、第１のトランスミッションゲート９１４、第２のトランスミッションゲート９１６、非反転ビット線ＢＬ、反転ビット線ＮＢＬおよび語線ＷＬを備えることができる。また、記憶セル９００は、第２の受動遅延素子９３０を備えることも可能である。
【００３４】
第１のインバータ９０２は、ＭＯＳＦＥＴ９０６および９０８を備えており、第２のインバータ９０４は、ＭＯＳＦＥＴ９１０および９１２を備えている。ＭＯＳＦＥＴ９０６および９１０のソース端子は、ソースＶＳＳに結合されており、ＭＯＳＦＥＴ９０８および９１２のソース端子は、サプライＶＤＤに結合されている。第１および第２のインバータ９０２および９０４は、交差結合されている。したがって、好ましい実施形態では、ＭＯＳＦＥＴ９０６および９０８のドレイン端子は、第１の受動遅延素子９２８に直列の能動遅延素子９１８を介してＭＯＳＦＥＴ９１０および９１２のゲート端子に結合されており、また、ＭＯＳＦＥＴ９１０および９１２のドレイン端子は、第２の受動遅延素子９３０を介してＭＯＳＦＥＴ９０６および９０８のゲート端子に結合されている。しかしながら、他の実施形態では、ＭＯＳＦＥＴ９１０および９１２のドレイン端子は、ＭＯＳＦＥＴ９０６および９０８のゲート端子に直接結合することができる。どちらの場合でも、能動遅延素子９１８は、以下で説明するように語線ＷＬに結合することができる。
【００３５】
パスゲートとしても知られている第１のトランスミッションゲート９１４は、第１のソース／ドレインコンタクトがＭＯＳＦＥＴ９０６および９０８のドレイン端子に結合され、第２のソース／ドレインコンタクトがビット線ＢＬに結合され、かつ、ゲート端子が語線ＷＬに結合されたＭＯＳＦＥＴを備えている。同様に、第２のトランスミッションゲート９１６すなわちパスゲートは、第１のソース／ドレインコンタクトがＭＯＳＦＥＴ９１０および９１２のドレイン端子に結合され、第２のソース／ドレインコンタクトが反転ビット線ＮＢＬに結合され、かつ、ゲート端子が語線ＷＬに結合されたＭＯＳＦＥＴを備えている。
【００３６】
能動遅延素子９１８は、スイッチトランジスタ９２２および２つのショットキー抵抗９２４、９２６を備えることができる。スイッチトランジスタ９２２は、直列に結合された、ボディとソースが結合された２つのＭＯＳＦＥＴを備えていることが好ましい。また、スイッチトランジスタ９２２は、小さい横方向バイポーラ利得を有していることが好ましい。バイポーラ利得は、アルゴンイオンを注入することによってスイッチトランジスタ９２２の再結合寿命を短くすることによって小さくすることができる。第１のショットキー抵抗９２４は、スイッチトランジスタ９２２のボディとドレインの間に結合することができ、また、第２のショットキー抵抗９２６は、スイッチトランジスタ９２２のボディとソースの間に結合することができる。ショットキー抵抗９２４および９２６の抵抗は、受動遅延素子９２８および９３０の抵抗より大きいことが好ましい。ショットキー抵抗９２４および９２６の抵抗が大きいほど、記憶セル９００の臨界電荷を大きくすることができ、また、以下で説明するように、動的モードの間、ショットキー抵抗９２４および９２６が短絡されるため、記憶セル９００の読出しまたは書込み時間が長くならないようにすることができる。
【００３７】
スイッチトランジスタ９２２のゲートは、語線ＷＬに接続されることが好ましい。語線ＷＬがローのとき、スイッチトランジスタ９２２を介したコンダクタンスが存在しないようにすることができるため、状態変化は、ショットキー抵抗９２４またはショットキー抵抗９２６を通過しなければならない。したがって図２に示す記憶セル２００と同様、重イオンの衝突によって付着した電荷を除去することができ、重イオンＳＥＵに対する記憶セル９００の感度を鈍くすることができる。別法としては、語線ＷＬがハイのとき、スイッチトランジスタ９２２は、ショットキー抵抗９２４および９２６を短絡することができるため、状態変化は、スイッチトランジスタ９２２の低インピーダンスを通過することができる。したがって、能動遅延素子９１８によって記憶セル９００の読出しまたは書込み時間が実質的に長くならないようにすることができる。
【００３８】
受動遅延素子９２８および９３０は、抵抗が１００キロオーム以上の多結晶抵抗であることが好ましい。既に言及したように、第１の受動遅延素子９２８は、記憶セル９００の第１の帰還経路の能動遅延素子９１８に直列に挿入することができ、また、第２の受動遅延素子９３０は、記憶セル９００の第２の帰還経路に挿入することができる。受動遅延素子９２８および９３０は、酸化物によって能動デバイス層から絶縁された記憶セル９００の別の層に実施されることが好ましい。
【００３９】
受動遅延素子９２８および９３０を記憶セル９００に追加することにより、多くの利点が提供される。第１に、受動遅延素子９２８および９３０は、記憶セル９００のオンセットＬＥＴを大きくすることができ、したがって陽子ＳＥＵおよび／または二重ノードヒットに対する記憶セル９００の感度を鈍くすることができる。実際、受動遅延素子９２８および９３０を記憶セル９００に追加することにより、陽子反転限界断面積を複数桁縮小することができる。また、受動遅延素子９２８および９３０は、書込み線ＷＬがハイであり、かつ、記憶セル９００が動的モードで動作している間に生じるＳＥＵから記憶セル９００を保護することができる。さらに、受動遅延素子９２８および９３０は、受動遅延素子９２８および９３０が実施されている層が異なるため、記憶セル９００の温度性能を改善することができる。
【００４０】
説明した実施形態は単なる実施例にすぎず、本発明の範囲を制限するものとして解釈してはならないことを理解されたい。また、他の様々な信号処理コンポーネントを使用することができることを理解されたい。特許請求の範囲は、そのことに言及されていない限り、記述されている順序または構成要素に限定されるものとして読んではならない。したがって、特許請求の範囲および精神の範疇であるすべての実施形態およびそれらの等価物は、本発明として特許請求される。
【図面の簡単な説明】
【００４１】
【図１】従来技術による第１の記憶セルを示す略図である。
【図２】従来技術による第２の記憶セルを示す略図である。
【図３】従来技術による第３の記憶セルを示す略図である。
【図４】従来技術による第４の記憶セルを示す略図である。
【図５】従来技術による第５の記憶セルを示す略図である。
【図６】図５に示す記憶セルを備えた４Ｍ  ＳＲＡＭの重イオン性能を示すグラフである。
【図７】図５に示す改良型記憶セルを備えた４Ｍ  ＳＲＡＭの重イオン性能を示すグラフである。
【図８】本発明の一実施形態による記憶セルを示す略図である。
【図９】本発明の一実施形態による記憶セルの相補性金属酸化膜半導体（ＣＭＯＳ）実施態様を示す略図である。
【図１】
2008537274.tif 000003
【図２】
2008537274.tif 000004
【図３】
2008537274.tif 000005
【図４】
2008537274.tif 000006
【図５】
2008537274.tif 000007
【図６】
2008537274.tif 000008
【図７】
2008537274.tif 000009
【図８】
2008537274.tif 000010
【図９】
2008537274.tif 000011
【国際調査報告】
2008537274.tif 000012
2008537274.tif 000013
2008537274.tif 000014