(57)【要約】  本発明は電磁波によって横切られるようになされた領域１６と、２つの半導体材料層の間に挿入された誘電体層１４とを含む容量接合に関する。誘電体層１４は前記領域１６の所で低減した厚さを有し、それは接合の接点の所でのその厚さより小さい前記領域１６の所での厚さである。そのような接合は例えば変調器を形成するために使用される。本発明はそのような接合を作るための方法にも関する。
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【特許請求の範囲】
【請求項１】
電磁波によって横切られる、少なくとも１つの接点と２つの半導体材料層（２、６；２２、２４、２６、２８）の間に配置された１つの誘電体層（１４；３０）とを備える容量接合を含む変調器であって、
誘電体層（１４；３０）が電磁波の領域に接点の領域でのその厚さより小さい厚さ（１６；２１、２５、２７、２９）を有することを特徴とする、変調器。
【請求項２】
前記半導体材料層（２、６；２２、２４、２６、２８）の少なくとも１つがドープされる、請求項１に記載の変調器。
【請求項３】
前記半導体材料層（２、６；２２、２４、２６、２８）の少なくとも１つがシリコンで製造される、請求項１または２に記載の変調器。
【請求項４】
誘電体層（１４；３０）がシリコン酸化物または絶縁性高分子で製造される、請求項１から３のいずれか一項に記載の変調器。
【請求項５】
前記半導体材料層（２、６；２２、２４、２６、２８）のそれぞれが厚さ３０ｎｍから５００ｎｍを有する、請求項１から４のいずれか一項に記載の変調器。
【請求項６】
誘電体層（１４；３０）が前記厚さ低減（１６；２１、２５、２７、２９）の外側で厚さ２ｎｍから３０ｎｍを有する、請求項１から５のいずれか一項に記載の変調器。
【請求項７】
前記厚さ低減（１６；２１、２５、２７、２９）が２０％から６０％である、請求項１から６のいずれか一項に記載の変調器。
【請求項８】
半導体材料（２２、２４、２６、２８）で製造された層によって分離された複数の誘電体層（３０）と、電磁波によって横切られる少なくとも１つの部分とを含む、請求項１から７のいずれか一項に記載の変調器。
【請求項９】
接点と、２つの半導体材料層（２、６；２２、２４、２６、２８）の間に配置された誘電体層（１４；３０）とを備える、電磁波によって横切られるようになされた領域を含む容量接合であって、
誘電体層（１４；３０）が接点部分でのその厚さより小さい厚さ（１６；２１、２５、２７、２９）を前記領域に有することを特徴とする、容量接合。
【請求項１０】
前記半導体材料層（２、６；２２、２４、２６、２８）の少なくとも１つがドープされる、請求項９に記載の容量接合。
【請求項１１】
前記半導体材料層（２、６；２２、２４、２６、２８）の少なくとも１つがシリコンで製造される、請求項９または１０に記載の容量接合。
【請求項１２】
誘電体層（１４；３０）がシリコン酸化物または絶縁性高分子で製造される、請求項９から１１のいずれか一項に記載の容量接合。
【請求項１３】
前記半導体材料層（２、６；２２、２４、２６、２８）のそれぞれが厚さ３０ｎｍから５００ｎｍを有する、請求項９から１２のいずれか一項に記載の容量接合。
【請求項１４】
誘電体層（１４；３０）が前記厚さ低減（１６；２１、２５、２７、２９）の外側で厚さ２ｎｍから３０ｎｍを有する、請求項９から１３のいずれか一項に記載の容量接合。
【請求項１５】
前記厚さ低減（１６；２５、２７、２９）が２０％から６０％である、請求項９から１４のいずれか一項に記載の容量接合。
【請求項１６】
容量接合を製造する方法であって、
半導体材料（２、６）に接触して位置する層（４）の領域の、前記層内で前記領域の外側から開始されるエッチングステップと、
エッチングされた空間を誘電体材料（１４）で満たすステップと
を含むことを特徴とする、方法。
【請求項１７】
前記層（４）が２つの半導体材料層（２、６）の間に配置される、請求項１６に記載の方法。
【請求項１８】
前記半導体材料層（２、６）のそれぞれが厚さ３０ｎｍから５００ｎｍを有する、請求項１７に記載の方法。
【請求項１９】
前記層（４）が厚さ１ｎｍから１５ｎｍを有する、請求項１６から１８のいずれか一項に記載の方法。
【請求項２０】
前記層（４）へ前記領域の外側からアクセスするために複数の穴（８）を形成するステップをさらに含み、エッチングがこれらの穴（８）を通して開始される、請求項１６から１９のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は容量接合変調器に関し、例えば光変調器、容量接合およびその製造方法に関する。
【背景技術】
【０００２】
変調器によって、それを通過する電磁波（例えば光）の強度を、ことによって２値方法で変えるようになされた、したがってそれはスイッチであってよいデバイスを意味している。
【０００３】
今日では、超小形電子回路中に集積できる、すなわちシリコン製造プロセスに直接適用できる手段によって得られる変調器（特に光変調器）に対する要求がある。
【０００４】
この文脈では、材料の屈折率が、その材料内で担体の密度を変えることによって調整することができる物理特性を利用することが提案されてきた。
【０００５】
この特性は、例えばそれぞれｐドープ、ｎドープであるシリコンの２つの層の間に配置された酸化物バリアから成るｐｎ型容量接合で利用される。この種の解決策は、例えばＡ．Ｌｉｕ等による文献「Ａ  ｈｉｇｈ−ｓｐｅｅｄ  ｓｉｌｉｃｏｎ  ｏｐｔｉｃａｌ  ｍｏｄｕｌａｔｏｒ  ｂａｓｅｄ  ｏｎ  ａ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｃａｐａｃｉｔｏｒ」、Ｎａｔｕｒｅ、ｖｏｌ．４２７、２００４年２月１２日、に説明されている。
【０００６】
この種の解決策では、電気接点は大きな光損失を引き起こす材料または高濃度ドープによって形成され、したがってこれらの電気接点は、構成要素の光損失を減少させるために光が容量接合を横切る領域から遠くにあることが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
容量接合での所与の担体密度に対し、この離して置くことにより光が容量接合を横切る領域から電気接点の所まで容量接合が延在する場合に、特に消費される電力の増加を引き起こす。
【０００８】
その上、シリコン酸化物バリア層の上に堆積されたシリコン層が多結晶であり、この特性が光損失を生じる。
【課題を解決するための手段】
【０００９】
したがって本発明は特に、同じ領域で所与の担体密度に対し消費される電力の任意の問題のある増加の原因になるこの引き離して置くことをしないで、その電気接点を電磁波によって横切られる容量接合の領域からは十分離して置くことができる容量接合変調器を対象とする。
【００１０】
本発明は、電磁波によって横切られる、２つの半導体材料層の間に配置された誘電体層を備える容量接合を含む変調器であって、誘電体層が電磁波の領域に低減した厚さを有すること、すなわち誘電体層が接合の接点領域でのその厚さに比べこの電磁波領域に（厳密に）小さい厚さを有することを特徴とする変調器を提案する。
【００１１】
誘電体の厚さを低減させたことにより、さらに強い電界を局在して形成させることになり、電磁波によって横切られるこの領域内で電荷担体の濃度を高くできる。
【００１２】
言い換えると、電磁波によって横切られる領域内で担体の所与の濃度に対し、その領域の外側で担体の濃度が低くなっており、またその結果として接合の電力消費が削減されていることになる。
【００１３】
適切な場合には組み合わされてよい特に実用的な実施形態の選択に従って、前記半導体材料層の少なくとも１つがドープされ、前記半導体材料層の少なくとも１つがシリコンから形成され、誘電体層がシリコン酸化物または絶縁性高分子から形成される。シリコン層は、有利には光損失を制限するために単結晶である。
【００１４】
前記半導体材料層のそれぞれは厚さ３０ｎｍから５００ｎｍを有してよく、また誘電体層は前記厚さ低減の外側で厚さ２ｎｍから３０ｎｍを有してよい。さらにそのような寸法は薄膜で製造されるシステムの中に変調器を集積することを容易にする。
【００１５】
一実施形態の選択によれば、厚さ低減は２０％より大きく、例えば先に説明した効果を最も適切に生み出すためには２０％から６０％である。例えば厚さ低減の外側で３０ｎｍ厚の誘電体層に対し６０％の厚さ低減は、約１０ｎｍの低減した厚さになる。
【００１６】
変調器の効率をさらに改善するために、またそれ自体斬新である考えに従って変調器は半導体材料から形成された層によって分離された複数の誘電体層を含んでよく、また各誘電体層の少なくとも一部分が電磁波によって横切られる。
【００１７】
したがって、積み重ねた容量接合が用いられ、いわばそれが層の厚さ方向での変調効果を増倍する。
【００１８】
本発明は、２つの半導体材料層の間に配置された誘電体層を備える、電磁波によって横切られるようになされた領域を含む容量接合それ自体であって、誘電体層が前記領域で厚さが減少しており、つまり前記領域の部分でのその厚さが接合の接点部分でのその厚さに比べ（厳密に）小さいことを特徴とする容量接合も提案する。
【００１９】
提案された容量接合は、やはり変調器の容量接合に対して既に説明した任意の特徴とそれから生じる利点とを有してもよい。
【００２０】
最後に本発明は、容量接合を製造する方法であって、以下のステップを含むことを特徴とする方法を提案する、すなわち
半導体材料に接触して位置する層の領域の、前記層内で前記領域の外側から開始されるエッチングステップ、
エッチングされた空間を誘電体材料で満たすステップ。
【００２１】
一実施形態の選択によれば、前記層は、次いで誘電体材料で容量接合を形成する２つの半導体材料層の間に配置される。
【００２２】
前記半導体材料層のそれぞれは、例えば厚さ３０ｎｍから５００ｎｍを有する。
【００２３】
前記層は厚さ１ｎｍから１５ｎｍを有し、エッチングおよび充填後に、先に示したように誘電体層２ｎｍから３０ｎｍ厚を生成する。
【００２４】
本方法の一実施形態の選択によれば、エッチングがさらに、前記層への前記領域の外側からのアクセスホールの形成ステップを含み、エッチングが、これらの穴を通して開始される。
【００２５】
この解決策は、とりわけ容量接合がフォトニック結晶内で変調器として使用される場合、特に実用的であり、それの複数の穴が穴形成の前記ステップの間に製造されてよい。
【００２６】
添付の図面を参照して以下の説明に照らすと、本発明の他の特徴および利点が一層明らかになるであろう。
【発明を実施するための最良の形態】
【００２７】
本発明の第１実施形態が図１から図７を参照して次に説明される。
【００２８】
図１は、以下を含む積み重ねた層によって形成された構造を表す、すなわち
半導体材料の第１層２、例えば基板であってよいが、その厚さはここでは例えば５００ｎｍまでに制限される例えばｐドープシリコン（以降「Ｓｉ−ｐ層」と呼ばれる）、
第１層２を覆い、第１層の材料と比較的類似の材料（ここでは、例えばシリコン−ゲルマニウムＳｉＧｅ）で製造され、しかし後で説明されるように、例えば厚さが１ｎｍから１５ｎｍで除去が容易である第２層４、
半導体材料、ここでは、ｎドープシリコン、例えば５０ｎｍ厚さで製造された第３層６（したがってこの第３層６は以降「Ｓｉ−ｎ層」と呼ばれる）。
【００２９】
その層構造は、例えば第１層２の上に連続的に第２層４と第３層６を堆積することによって、または単結晶第２層４および第３層６を得るのにエピタキシャル成長することによって製造される。
【００３０】
その層構造は、機械的強度を提供する基板、例えばＳＯＩ基板（「シリコンオンインシュレータ」）または石英基板上に堆積される。
【００３１】
例えば円柱状の穴８が、ちょうど説明した構造体中に、特にそれの中央領域７によって分離された２つの領域に、第３層６の自由表面に（すなわち、やはり各対の層の間の境界にも）垂直な軸をもって形成され、それらの穴は第３層６、第２層４および第１層２の深さ全体にわたり垂直に延在する。
【００３２】
中心領域７によって分離された各領域は、複数の穴（典型的には約１０個の大きさの程度の穴または数十個の穴）を含み、それらの穴は、前述の領域の全体にわたり、この同じ領域内で第３層６の一般的な機械的構造を維持しながら、外側（すなわち第３層６の自由表面）から第２層４へのアクセスを提供する。
【００３３】
この一組の穴は、フォトニック結晶があると同時に提供されてよく、そこでそれらの穴は、フォトニック結晶の不可欠の特性による円、四角形、または他の形状断面であり得る。この一組の穴は同時に、同じ穴の繰り返し形式、一組の穴、または密集した非周期的（すなわち周期的でない）構成を取ることができる。
【００３４】
しかし製造する便宜のためから、それぞれの穴が有利にはサブミクロン寸法で単純な周期的三角形または四角形の配列に従って円柱または四角形断面の穴を製造する方がよいことがある。
【００３５】
このようにして図２において垂直な面Ａ−Ａ上の断面で図示された、また図３の上から見た構造が得られている。
【００３６】
第２層４（本明細書で説明されている例ではＳｉＧｅで製造されている）を、エッチングすることによって、例えば、Ｔ．Ｋ．Ｃａｒｎｓ等による文献「Ｃｈｅｍｉｃａｌ  ｅｔｃｈｉｎｇ  ｏｆ  Ｓｉ１−ｘＧｅｘ  ｉｎ  ＨＦ：Ｈ２Ｏ２：ＣＨ３ＣＯＯＨ」、Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．、ｖｏｌ．１４２、Ｎｏ  ４、１９９５年４月、に説明されているようにフッ化水素酸、酢酸および過酸化水素の混合物によってそれをウェットエッチングすることによって腐蝕することにある次のステップが引き続いてあり、例えばｎ型ドープの第２層４（ＳｉＧｅで製造された）は、この層を形成するに時にそのようなエッチングを助長する目的で用意されてよい。
【００３７】
別に、ＣＦ４ベースのタイプの等方性プラズマエッチングであるドライエッチングが用いられてよい。
【００３８】
このタイプのプロセスについて、さらに詳細には異なる適用例に用いられている文献、フランス特許出願ＦＲ第２７９５５５４号を参照することができる。
【００３９】
用いられるプロセスがどうであれ、第１に円柱状の穴８を備える各領域で、第２層４を除去することになり、各領域ではこれらの領域内の第２層４を置き換えるキャビティ９の形成が始まり、また第２にキャビティ９からのエッチング作用の結果として第２層４の残存部分を腐蝕することになり、したがって中央領域７に位置する第２層４の部分が除去され各キャビティ９の延長部１０を形成する。通路１２は、このようにそれらのそれぞれの延長部１０を通して２つのキャビティ９の間に設けられる。
【００４０】
用いられたエッチングは、ちょっと前に説明したように優先的にＳｉＧｅで製造された第２層４を腐蝕するが、それほど激しくないがエッチングは第２層４に接触して位置する層、つまり第１層２と第３層６も腐蝕する。
【００４１】
それでも、シリコンで形成された第１層２および第３層６とのエッチング反応の物質交代は遅いので、エッチングされる材料の厚さは反応生成物に対し関係の領域が曝される時間に大きく依存することになり、したがって円柱状の穴８（そこを通して反応物が浸入する）に近接して位置するこれらの層２、６の部分は、かなりエッチングされる（それがキャビティ９の拡大につながる）ことになり、例えばＣＦ４ベースのドライエッチングで、腐食でとられる厚さは一般的に１５０ｎｍの横方向のエッチングに対して１０ｎｍから５０ｎｍの程度である。他方、中央領域７に位置するこれらの層２、６の部分は円柱状の穴８の領域から離れると少ない度合いでエッチングされることになる。
【００４２】
このため、キャビティ９の延長部１０は、そのキャビティ内で関係のキャビティ９の厚さから通路１２（そこではシリコン層２、６が垂直方向にエッチングされていない）内の第２層４の最初の厚さ程度の厚さまで変化する厚さを有する。
【００４３】
図４に断面で図示された構造はこのようにして得られる。
【００４４】
延長部１０および中央部領域７内の通路１２の厚さの低減ならびにこの厚さ低減による形状が、ＳｉＧｅで製造された第２層４中のゲルマニウム（Ｇｅ）濃度を変えることによって制御することができるということは留意されてよい。層内の深さの関数としてゲルマニウムの濃度を変えることで関係の深さの関数としてその第２層４の除去速度に影響を与え、それにより垂直な断面における延長部１０の形状に影響を及ぼすことが可能になる。
【００４５】
例えば、第２層４中でゲルマニウムの濃度が一様であると、第２層４（通路１２に近い部分）を除去することによって生じる延長部１０の部分と、第２層４の除去および関係のＳｉ−ｎ層２またはＳｉ−ｐ層６の腐食の組み合せによって生じる延長部１０の部分との間に勾配の急な形状だけを生じることになる。
【００４６】
他方、関係のドープシリコン層２、６から第２層４に移るとゲルマニウム濃度を連続的に変化させることで、第２層４を除去することによって形成される通路１２の部分と、この同じ層４の除去と隣接層２、６のエッチングとの組み合せによって形成される延長部１０の部分との間にもっと規則的な移行が可能になる。
【００４７】
キャビティ９、延長部１０および通路１２が、先に説明したように形成されると、前もって形成された複数のキャビティ（キャビティ９およびそれらの延長部１０）と円柱状の穴８の残存部分を誘電体材料１４で充填することが引き続いてある。
【００４８】
この充填は、例えば絶縁体の溶浸によって、または、例えばフランス特許出願公開第２８００９１３号に説明されている別の適用例に使用されている技術を用いる構造体の熱酸化（キャビティを二酸化ケイ素で満たす）によって成し遂げることができる。
【００４９】
図５に断面で図示された構造はこのようにして得られ、したがって容量接合の基本的要素（誘電体材料１４によって分離されたドープシリコン層）を含む。
【００５０】
ＳｉＧｅ第２層４の任意の残存部を除去するために穴を備えた領域の外側部分（中央領域７に関して）のエッチングが引き続いてあり、先に説明した延長部１０の形状の結果、絶縁体１６の厚さが低減した中央領域７内を除いて一定の厚さの絶縁体断面形状１４を得る。
【００５１】
したがって得られた構造が図６に図示されている。次いで、一方では第３層６（円筒状穴８がエッチングされた位置に絶縁体があるにもかかわらず全体として層構造を保っている）と、他方では先行のエッチングステップの間に剥き出しになった第１層２の上面とに引き続いて接点を堆積することがあってよい。
【００５２】
容量接合は、このようにして形成され、特に接点を持つ周辺領域でのこの同じ厚さの層に比べて、中央領域７に厚さ低減１６を含む絶縁材料の中間層１４によって分離されたＳｉ−ｐ第１層２とＳｉ−ｎ第３層６とを備える。
【００５３】
この厚さ低減は、ここではキャビティを形成するために先に説明した方法なので２０％から６０％の程度である。
【００５４】
この厚さ低減１６は、中央領域７内でさらに強い電界につながり、中央領域７内に高濃度の電荷担体を生成し、したがって、このようにして製造された容量接合は、例えば光変調器などの変調器を製造するのに特に適している。
【００５５】
そのような変調器は、その導波路がフォトニック結晶のマイクロキャビティによって形成される集積光学構造内で容易に製造することができる。この場合は、誘電体層１４において低減した厚さ領域１６の幅が、導波路を形成するマイクロキャビティの幅の程度である。この解決法により、シリコン中にフォトニック結晶を形成する穴と同じ技術上のステップで、先に説明した方法で利用された穴８のエッチングも可能になる。
【００５６】
図８は、積み重ねた容量接合に先に説明した方法が用いられた本発明の第２実施形態を図示する。
【００５７】
そのような多接合構造は、その間に誘電体層３０が配置されている交互に並ぶｐドープ半導体材料層２２、２６とｎドープ半導体材料層２４、２８とを含む。
【００５８】
図８に図示された例では、多接合構造は２つのｐドープシリコン層２２、２６（以降Ｓｉ−ｐ層２２、２６と呼ばれる）と２つのｎドープシリコン層２４、２８（以降Ｓｉ−ｎ層２４、２８と呼ばれる）とを含む。
【００５９】
したがってその構造は以下の構成を有する、すなわち
Ｓｉ−ｐ層２２、
誘電体層３０、
Ｓｉ−ｎ層２４、
誘電体層３０、
Ｓｉ−ｐ層２６、
誘電体層３０、および
Ｓｉ−ｎ層２８。
【００６０】
そのような構造は、図１から７を参照して説明したようにそこで１つの接合だけが製造された状況と比べてどんな追加の技術上のステップも必要とせずに、例えば第１実施形態を参照して説明した技術を前述の積み重ねた層に適用することによって得られる。
【００６１】
このためドープシリコン層は、それぞれの層２２、２４、２６、２８の中央領域２１、２５、２７、２９を分離している２つの領域内において誘電体材料で満たされた穴２３によって横切られている。
【００６２】
それぞれの誘電体層３０は隣接する層２２、２４、２６、２８の中央部分２１、２５、２７、２９に厚さ低減を含む。これらの厚さ低減は、例えばそれぞれの誘電体層３０の製造のために第１実施形態を参照して説明した技術を用いて得られる。
【００６３】
第１実施形態において提案されたのと同じ種類の横方向のエッチングがドープシリコン層２２、２４、２６、２８のそれぞれの上面を露わにし、次いでこれらの上面のそれぞれに対して電気接点３２、３４、３６、３８を形成する。
【００６４】
たった今、説明した多接合構造を電気接点３２、３４、３６、３８を介して通電することによって、特に関係の誘電体層３０の厚さ低減のおかげで各層の中央領域２１、２５、２７、２９に集中されることになるドープシリコン層２２、２４、２６、２８内にある電荷担体の蓄積を制御することが可能であり、このようにして中央領域２１、２５、２７、２９における電荷担体のこの集中と比較的大きな厚さにわたり変調効果を生み出す容量接合の重ね合わせとのおかげで特に効率的である光変調器が得られている。
【００６５】
さらに好ましい電荷担体の蓄積をそれぞれの接合において得るために、全ての接合が、Ｓｉ−ｐ層２２、２６に付随する接点３２、３６を電圧発生器の同じ端子に接続し、Ｓｉ−ｎ層２４、２８に付随する接点３４、３８を発生器の反対側の端子に接続することによって並列に接続される。
【００６６】
以上に説明した製品および方法は本発明の実施形態の単なる非限定の例である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１実施形態による光変調器用の容量接合を製造するための手順を表す図である。
【図２】本発明の第１実施形態による光変調器用の容量接合を製造するための手順を表す図である。
【図３】本発明の第１実施形態による光変調器用の容量接合を製造するための手順を表す図である。
【図４】本発明の第１実施形態による光変調器用の容量接合を製造するための手順を表す図である。
【図５】本発明の第１実施形態による光変調器用の容量接合を製造するための手順を表す図である。
【図６】本発明の第１実施形態による光変調器用の容量接合を製造するための手順を表す図である。
【図７】本発明の第１実施形態による光変調器用の容量接合を製造するための手順を表す図である。
【図８】本発明の第２実施形態による積み重ねた容量接合を表す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成18年10月10日(2006.10.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電磁波によって横切られる、少なくとも１つの接点と２つの半導体材料層（２、６；２２、２４、２６、２８）の間に配置された１つの誘電体層（１４；３０）とを備える容量接合を含む変調器であって、
誘電体層（１４；３０）が電磁波の領域に接点領域でのその厚さより小さい厚さ（１６；２１、２５、２７、２９）を有し、半導体材料層が単結晶であることを特徴とする、変調器。
【請求項２】
前記半導体材料層（２、６；２２、２４、２６、２８）の少なくとも１つがドープされる、請求項１に記載の変調器。
【請求項３】
前記半導体材料層（２、６；２２、２４、２６、２８）の少なくとも１つがシリコンで製造される、請求項１または２に記載の変調器。
【請求項４】
誘電体層（１４；３０）がシリコン酸化物または絶縁性高分子で製造される、請求項１から３のいずれか一項に記載の変調器。
【請求項５】
前記半導体材料層（２、６；２２、２４、２６、２８）のそれぞれが厚さ３０ｎｍから５００ｎｍを有する、請求項１から４のいずれか一項に記載の変調器。
【請求項６】
誘電体層（１４；３０）が前記厚さ低減（１６；２１、２５、２７、２９）の外側で厚さ２ｎｍから３０ｎｍを有する、請求項１から５のいずれか一項に記載の変調器。
【請求項７】
前記厚さ低減（１６；２１、２５、２７、２９）が２０％から６０％である、請求項１から６のいずれか一項に記載の変調器。
【請求項８】
半導体材料（２２、２４、２６、２８）で製造された層によって分離された複数の誘電体層（３０）と、電磁波によって横切られる少なくとも１つの部分とを含む、請求項１から７のいずれか一項に記載の変調器。
【請求項９】
接点と、２つの半導体材料層（２、６；２２、２４、２６、２８）の間に配置された誘電体層（１４；３０）とを備える、電磁波によって横切られるようになされた領域を含む容量接合であって、
誘電体層（１４；３０）が接点部分でのその厚さより小さい厚さ（１６；２１、２５、２７、２９）を前記領域に有し、半導体材料層が単結晶であることを特徴とする、容量接合。
【請求項１０】
前記半導体材料層（２、６；２２、２４、２６、２８）の少なくとも１つがドープされる、請求項９に記載の容量接合。
【請求項１１】
前記半導体材料層（２、６；２２、２４、２６、２８）の少なくとも１つがシリコンで製造される、請求項９または１０に記載の容量接合。
【請求項１２】
誘電体層（１４；３０）がシリコン酸化物または絶縁性高分子で製造される、請求項９から１１のいずれか一項に記載の容量接合。
【請求項１３】
前記半導体材料層（２、６；２２、２４、２６、２８）のそれぞれが厚さ３０ｎｍから５００ｎｍを有する、請求項９から１２のいずれか一項に記載の容量接合。
【請求項１４】
誘電体層（１４；３０）が前記厚さ低減（１６；２１、２５、２７、２９）の外側で厚さ２ｎｍから３０ｎｍを有する、請求項９から１３のいずれか一項に記載の容量接合。
【請求項１５】
前記厚さ低減（１６；２５、２７、２９）が２０％から６０％である、請求項９から１４のいずれか一項に記載の容量接合。
【請求項１６】
容量接合を製造する方法であって、
単結晶第３層（６）を得るために半導体材料第１層（２）上に第２層（４）と第３層（６）とをエピタキシーによって堆積するステップと、
第２層（４）の領域の、第２層内で前記領域の外側から開始されるエッチングステップと、
エッチングされた空間を誘電体材料（１４）で満たすステップと
を含むことを特徴とする、方法。
【請求項１７】
前記層（４）が２つの半導体材料層（２、６）の間に配置される、請求項１６に記載の方法。
【請求項１８】
前記半導体材料層（２、６）のそれぞれが厚さ３０ｎｍから５００ｎｍを有する、請求項１７に記載の方法。
【請求項１９】
前記層（４）が厚さ１ｎｍから１５ｎｍを有する、請求項１６から１８のいずれか一項に記載の方法。
【請求項２０】
前記層（４）へ前記領域の外側からアクセスするために複数の穴（８）を形成するステップをさらに含み、エッチングがこれらの穴（８）を通して開始される、請求項１６から１９のいずれか一項に記載の方法。
【請求項２１】
エッチングが前記領域によって分離された２つの領域内で開始され、前記領域内に通路（１２）を形成する、請求項１６から２０のいずれか一項に記載の方法。
【国際調査報告】
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