(57)【要約】  バス（５）によって伝送されるアナログの連続記録及び読み出しを行なうアナログサンプラー（１）は、Ｌ行（１３）及びＣ列（１２）に配列される記録セル群（２）から成るアレイ（１０）を備える。各セル（２）は、書き込みバス（５）に接続されるアナログ入力（３）と、読み出しバス（４）に切替え手段（２１，２５）を通して接続されるアナログ出力（１０３）と、を有し、切替え手段（２１，２５）はそれぞれ制御デジタル入力（２３，２６）を有する。一つの列のセル群に対する記録は連続して行なわれ、既に記録が行なわれている別の列のセル群に対して同時に読み出しが行なわれる。一定数の列では、書き込み列が読み出し列から分離される。システムは、書き込み、及び読み出しが連続して際限なく継続するようにループを繰り返す。
2008503841.tif 000002
【特許請求の範囲】
【請求項１】
信号に関連するアナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）であって、
−記録対象の信号を伝送する少なくとも一つの書き込みアナログバス（５，５ａ，５ｂ）と、
−記録済み信号を伝送し、そして当該信号を読み出し出力（１０１）に向けて伝送する少なくとも一つの読み出しアナログバス（４，４ａ，４ｂ）と、
−Ｌ及びＣが正の整数を表わす場合に、Ｌ行（１３）またはラインペア群、及びＣ列（１２）に配列されるセル群（２）による捕捉、セル群（２）に対する記録、及び読み出しが行なわれるマトリクスアレイ（１０）と、を備え、セル群（２）の各セルは、前記少なくとも一つの書き込みアナログバス（５，５ａ，５ｂ）に接続される少なくとも一つのアナログ入力（３，３ａ，３ｂ）と、少なくとも一つの書き込み制御デジタル入力（２３，２３ａ，２３ｂ）と、少なくとも一つの読み出し制御デジタル入力（２６，２６ａ，２６ｂ）と、そして読み出しアナログバス（４，４ａ，４ｂ）に接続される少なくとも一つのアナログ出力（１０３，１０３ａ，１０３ｂ）と、を有し、列群（１２）の各々は、前記列（１２）の各セル（２）の少なくとも一つの書き込みデジタル入力（１１−１）に接続される一つの列入力（８−１）を有し、
−クロック信号を受信する一つの入力（７）と、クロック信号を初期化する一つの入力（１０４）と、そしてマトリクスアレイ（１０）の列入力群（８−１）に接続される複数の被シフト出力（８）と、を有するシフトレジスタ（６）を備え、
サンプラーは、各列（１２）に対応する接続遅延線（９）を備え、接続遅延線（９）は、遅延線（９）の一つの入力（８−１）と、そしてマトリクスアレイ行群（１３）の数Ｌ以上の数の連続する被シフト出力群（１１）と、を有し、遅延線（９）の入力（８−１）は列入力を構成し、列入力（８−１）は列セル群（２）の書き込みデジタル入力群（１１−１）の各入力に前記遅延線（９）を介して接続され、遅延線の各出力（１１）は前記列（１２）の一つのセル（２）の少なくとも一つの書き込みデジタル入力（１１−１）の内の一つにそれぞれ接続され、
アナログサンプラー（１）は、前記サンプラーが手段（１１６，１１３）を備え、この手段によって、一つの列（１２）への書き込みと同時に、読み出し命令を、一つの読み出し列のセル群（２）の読み出しデジタル入力群（２６）の全てに送信することが可能になり、前記読み出し列は、列に対する読み出し周期の間は書き込み中のセル（２）を全く含むことがない一つの列（１２）であることを特徴とする、アナログサンプラー。
【請求項２】
読み出し命令を、一つの読み出し列（１２）のセル群（２）の読み出しデジタル入力群（２６）の全てに対して送信する手段（１１６，１１３）は、列書き込みポインタ信号が一つの列入力（８−１）に到着する時点と、読み出し命令を、一つの読み出し列（１２）のセル群（２）の読み出しデジタル入力群（２６）に送信する時点との同期を取る手段を含むことを特徴とする、請求項１記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項３】
読み出し命令を、一つの読み出し列（１２）のセル群（２）の読み出しデジタル入力群（２６）の全てに対して送信する手段（１１６，１１３）は、シフトレジスタ（６）の各出力（８）と、考察対象の前記書き込み列とは異なり、かつ一つの列を飛ばした読み出し列（１２）のセル群（２）の読み出しデジタル入力（２６，２６ａ，２６ｂ）の各デジタル入力との間に接続リンク（１１６，１１３）を含むことを特徴とする、請求項１又は２記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項４】
前記読み出し列を、Ｃを法とする場合に、列書き込みポインタを受信する前記列を基準として、整数ｋ個分の列だけシフトさせることを特徴とする、請求項１乃至３のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項５】
整数ｋは２に等しいことを特徴とする、請求項４記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項６】
列（１２）の数を表わす整数Ｃは４に等しいことを特徴とする、請求項１乃至５のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項７】
列書き込みポインタ信号が一つの列入力（８−１）に到着する時点と、読み出し命令を、一つの読み出し列（１２）のセル群（２）の読み出しデジタル入力群（２６）に送信する時点との同期を取る手段（１１６，１１３）は調整可能な遅延素子（１１３）を含み、遅延素子は、列書き込みポインタ信号の出力と前記読み出しデジタル入力群の各デジタル入力との間に同じ時間ずれが生じるように作用することを特徴とする、請求項１乃至６のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項８】
記録兼読み出しセル群（２）から成るマトリクスアレイ（１０）はアレイ自体を折り返すように構成され、書き込みシフトレジスタ（６）は１８０度屈曲点（６３）を含むことにより屈曲点（６３）の前に位置する送出部分（６１）、及び屈曲点（６３）の後に位置する戻り部分（６２）を構成し、列群（１２）、及びこれらの列に接続され、かつ戻り部分（６２）に位置する書き込みシフトレジスタ（６）の出力群（８）に接続される遅延線群（９）は、前記列群１２と、これらの列に接続され、かつ送出部分（６１）に位置する書き込みシフトレジスタ（６）の出力群８に接続される遅延線群９との間に挿入されることを特徴とする、請求項１乃至７のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項９】
シフトレジスタ（６）の各出力（８）は、遅延線群（９）の入力（８−１）にパルス波形整形ブロック（１７）を通して接続されることを特徴とする、請求項１乃至８のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１０】
入力アナログバス（５）は分割バス（５−１，．．．，５−Ｌ）に給電するために分割され、各分割バスはマトリクスアレイ（１０）の一つの行（１３）に対応し、そして分割バス（５−１，．．．，５−Ｌ）の各々には一つのフォロアアンプ（１４）が設けられることを特徴とする、請求項１乃至９のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１１】
各遅延線（９）は、マトリクスアレイ行（１３）当たり一つの単位遅延素子の割合で設けられる連続する単位遅延素子（９２）により構成され、各単位遅延素子（９２）の少なくとも一つのデジタル出力は一つのセル（２）の一つの書き込みデジタル入力に接続されることを特徴とする、請求項１乃至１０のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１２】
各単位遅延素子（９２）は、直列に配置される２つの単位半遅延素子（９３，９４）により構成され、第１（９３）及び第２（９４）の各単位半遅延素子（９３，９４）は、一つのセル（２）の書き込みデジタル入力（１１−１ａ，１１−１ｂ）に接続される一つの出力を有することを特徴とする、請求項１１記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１３】
アナログサンプラーは、少なくとも、一つの列（１２）に接続される一つの遅延線（９）に関して、または一つの補助遅延線（９１）に関して、第１入力（１８）で信号を前記遅延線（９，９１）から、そして第２入力（１９）で基準信号を受信する位相比較器（３０）を備え、前記位相比較器（３０）の一つの出力はチャージポンプ（３２）に接続され、チャージポンプの少なくとも一つの出力（３３）は、単位遅延素子群（９２）に対する電圧が一定になるように当該電圧を制御する手段に接続されることを特徴とする、請求項１１又は１２に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１４】
アナログサンプラーは、一つの列（１２）に接続される各遅延線（９）に関して、第１入力（１８）で信号を前記遅延線（９）から、そして第２入力（１９）で基準信号を受信する位相比較器（３０）を備え、前記位相比較器（３０）の出力はチャージポンプ（３２）に接続され、チャージポンプの少なくとも一つの出力（３３）は、前記遅延線（９）の単位遅延素子群（９２）に対する電圧が一定になるように当該電圧を制御する手段に接続されることを特徴とする、請求項１１又は１２に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１５】
アレイの各セル（２）は、２つの端子である第１端子（２２ａ）及び第２端子（２２ｂ）を有するキャパシタ（２２）を含み、第１端子（２２ａ）は、書き込み切替え手段（２１）に属する制御可能な第１書き込みスイッチ（２１ａ）を通して書き込みバス（５）の分割バス（５−１，５−２，．．．，５Ｌ）に接続され、更に読み出し切替え手段（２５）に属する制御可能な第１読み出しスイッチ（２５ａ）を通して読み出しバス（４）の分割バス（４−１，４−２，．．．，４Ｌ）に接続され、第２端子（２２ｂ）は、前記書き込み切替え手段（２１）に属する制御可能な第２書き込みスイッチ（２１ｂ）を通して、一定電圧の書き込みバス（５）の戻り部分（５ｂ）に接続され、これらの書き込みスイッチ（２１ａ，２１ｂ）の各々に対する命令（２３ａ，２３ｂ）は、セル群（２）の各々の書き込みデジタル入力群に伝達され、更に第２端子（２２ｂ）は前記読み出し切替え手段（２５）に属する制御可能な第２読み出しスイッチ（２５ｂ）を通して、一定電圧の読み出しバス（４）の戻り部分（４ｂ）に接続され、これらの読み出しスイッチ（２５ａ，２５ｂ）の各々に対する命令（２６ａ，２６ｂ）は、セル群（２）の各々の読み出しデジタル入力群に伝達されることを特徴とする、請求項１０乃至１４のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１６】
各セル（２）の前記書き込み切替え手段（２１）に属する第２書き込みスイッチ（２１ｂ）では、当該スイッチの制御入力が一つの単位遅延素子に接続される、または遅延線（９）の内、一つの単位遅延素子（９２）の出力の上流に位置する一つの単位半遅延素子に、または前記書き込み切替え手段（２１）に属する第１スイッチ（２１ａ）の一つの書き込み制御入力の接続先となる単位半遅延素子（９３，９４）に接続されることを特徴とする、請求項１５記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１７】
前記書き込み切替え手段（２１）に属する第１書き込みスイッチ（２１ａ）は、並列接続される２つのトランジスタであるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにより構成されることを特徴とする、請求項１５又は１６に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１８】
アナログサンプラーは２つのアナログ入力バスを備え、第１入力バスは、第１極性の側でサンプリングされる信号の一つの供給源に接続されるように設けられ、第２入力バスは、サンプリングされる信号を受信し、かつ第１極性とは逆の第２極性の側でサンプリングされる信号を送出する極性切換えインバータに接続されるように設けられ、これらのアナログ入力バスは共に、分割バスに給電するために分割され、各分割バスはマトリクスアレイの一つの行に対応し、そしてこれらの分割バスの各々には一つのフォロアアンプ（１４）が設けられ、行群はラインペア群として配列され、各ラインペアはマトリクスアレイの奇数番目のライン及びマトリクスアレイの偶数番目のラインを含み、一つのペアのライン群は連続する番号を有し、各奇数番目のラインでは、当該ラインのセル群が第１極性の信号を伝送するバスの一つの分割バスに接続され、そして各偶数番目のラインでは、当該ラインのセル群が第２極性の信号を伝送するバスの一つの分割バスに接続されることを特徴とする、請求項１乃至１７のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１９】
アナログサンプラーは、マトリクスアレイ（１０）のライン（１３）当たり一つの読み出しアナログバス（４）を備え、これらのＬ個のバス（４−１，．．．，４−Ｌ）の各々には一つの読み出しアンプ（１４１）が設けられることを特徴とする、請求項１乃至１８のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項２０】
読み出しアンプ群（１４１）はそれぞれが、一つのアナログ−デジタル変換器（１４２）に１対１の関係で接続されることを特徴とする、請求項１９記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項２１】
請求項２０記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）を備えるアナログ信号用デジタルデータ取得システムであって、アナログ−デジタル変換器群（１４２）の各々は、共通端子に接続されるクロック入力を有し、共通端子自体がシフトレジスタ（６）のクロック入力に接続されることを特徴とする、デジタルデータ取得システム。
【請求項２２】
請求項１乃至１９のいずれか一項に記載のアナログサンプラー（１）を用いて信号に関するアナログデータを連続的に記録し、そして読み出す方法であって、一つの書き込み列のＬ個のセルによる連続サンプリングに対応するクロック周期の間、既に記録が行なわれている一つの読み出し列のＬ個のセルが同時に読み出されることを特徴とする、方法。
【請求項２３】
各セルの書込み接点群はセル書き込みポインタ信号によって制御され、セル書き込みポインタ信号は、シフトレジスタ（６）に格納される列ポインタ信号に基づいて生成される立上がりエッジ及び立下りエッジを有することを特徴とし、そしてセル書き込みポインタ信号の立上がりエッジ及び立下りエッジによって一方において、サンプル捕捉の開始を、他方においてサンプル捕捉の終了を制御することを特徴とし、更にセル書き込みポインタ信号の立上がりエッジ及び立下りエッジを分離する期間は、シフトレジスタ（６）を制御するクロック周期よりもわずかに短いことを特徴とする、請求項１乃至１９のいずれか一項に記載のアナログサンプラー（１）を用いてアナログ信号に関するアナログデータを連続的に記録し、そして読み出す、請求項２２記載の方法。
【請求項２４】
セルによるサンプル捕捉の終了を制御するパルスのエッジによって、まず戻りバスとの前記記録セルの接点を開放するデジタル入力を制御し、次に或る遅延時間の後に、信号を伝送するバスとの前記記録セルの接点を開放するデジタル入力を制御することを特徴とする、請求項１２記載のアナログサンプラー（１）を用いて信号に関するアナログデータを連続的に記録し、そして読み出す、請求項２２又は２３に記載の方法。
【請求項２５】
アナログ信号のアナログ−デジタル変換を連続的に行なう方法であって、Ｃ列のセルを含むマトリクスアレイの列ｊのセル群において前記アナログ信号を連続的にサンプリングし、そして記録し、そして前記列ｊのセル群における全ての記録が完了すると、前記アナログ信号を、前記列ｊとは異なる列群のセル群に連続的に記録し続けながら、アナログ−デジタル変換器群に、当該同じ列ｊのセル群に記録されるサンプル群の各々を供給する、方法。
【発明の詳細な説明】
【発明の開示】
【０００１】
技術分野
本発明は高速アナログサンプラーの分野に関する。本発明はまた、アナログ信号をアナログサンプラーを使用してデジタル的に取得するシステム及びプロセスに関する。
【０００２】
２００５年２月２２日に特許権が付与された米国特許第６，８５９，３７５号は、メモリ深度が非常に大きい高速アナログサンプラーを開示している。
ＧＨｚに達する、またはＧＨｚを超える周波数で動作するデバイスは、ビット深度が非常に大きく、かつ種々のサンプリングレートを有するＦＩＳＯ（ｆａｓｔ−ｉｎ−ｓｌｏｗ−ｏｕｔ：高速書き込み/低速読み出し）デバイスである。このようなデバイスでは、書き込みを高速で行なって広帯域信号を高精度にサンプリングし、そして読み出しを拡大時間スケールで行なう。従って、読み出し時間は書き込み時間よりもずっと重要である。
【０００３】
発明の概要
公知のデバイスでは、信号をまず、マトリクスアレイ状のメモリセルにおいて高周波数でサンプリングする。サンプリングを停止した後、記録セルに対して非常に低速の読み出しを行ない、そして読み出しデータを一つ、または幾つかのアナログデジタル変換器（ＡＤＣ）で変換する。この解決法は、消費電力の点で非常に経済的であり、かつこの解決法により、１２ビット超のダイナミックレンジが得られる。この解決法によって、信号を取得して或る時間窓内の信号の記録が可能になるだけであり、時間窓の期間は記録マトリクスアレイに含まれるセルの数、及びシフトレジスタ６を駆動するクロックの周波数によって変わる。このレジスタは、書き込み列を決定する列書き込みポインタ信号（ｗｒｉｔｅ  ｃｏｌｕｍｎ  ｐｏｉｎｔｅｒ  ｓｉｇｎａｌ）を送出する。更に、少なくとも記録セル群に対する読み出し動作の間に無記録期間（ｄｅａｄ  ｒｅｃｏｒｄｉｎｇ  ｔｉｍｅｓ）が生じる。
【０００４】
本発明は、この公知のデバイスに対する、そして当該デバイスの変形実施形態に対する改良である。本発明は改良に関するものであり、この改良によって、直ぐ前に記録が行なわれたばかりのセル群に対する読み出しが可能になると同時に、新規のセル群に対する記録が可能になる。読み出し動作の後、セル群が記録動作に再度使用される。従って、記録動作及び読み出し動作を、記録周波数及びセルの数に関係ない期間に渡って同時に連続して続けることができる。「連続記録動作（ｃｏｎｔｉｎｕｏｕｓ  ｒｅｃｏｒｄｉｎｇ）」という表現は、サンプルを捕捉する時点が、所望の期間に渡って、または半永久的にさえも等時間間隔で連続的に続く現象を指す。
読み出し動作は記録動作の後の所定の遅延時間が経過する時点で行なわれる。例えば、マトリクスアレイの行の数に等しい数のアナログ−デジタル変換器（ＡＤＣ）を備える本発明を利用することにより更に、記録済みアナログ信号を記録動作の周波数に等しい周波数でデジタル変換することが可能になり、アナログサンプルからデジタルサンプルへの各変換はシフトレジスタのクロック周期にほぼ等しい期間の内に行なわれる。従って、ＧＨｚオーダーの記録周波数に渡って６０ｄＢ超の信号対雑音比を実現するために変換期間を十分に長くすることができるという利点が得られる。更に、複数のＡＤＣによって動作を完了させることができる本発明によるサンプリング回路は、低コストで済み、かつ容易に利用することができるＣＭＯＳ技術により実現することができるという利点がある。
【０００５】
更に正確には、米国特許第６，８５９，３７５号は信号に関するアナログデータを記録するサンプラーを開示し、当該サンプラーは、
記録対象に信号を伝送する少なくとも一つのアナログバスと、
Ｌ行またはラインペア群、及びＣ列に配置される捕捉兼記録セル群から成るマトリクスアレイと、を備え、これらのセルの各々のセルでは、少なくとも一つのアナログ入力が少なくとも一つのアナログバス及び少なくとも一つのデジタル入力に接続され、これらの列の各々の列では、一つの列入力が前記列の各セルのデジタル入力に接続され、書き込みシフトレジスタはクロック信号を受信する入力と、そしてマトリクスアレイ列入力群に接続される複数の被シフト出力（ｓｈｉｆｔｅｄ  ｏｕｔｐｕｔｓ）と、を有する。
公知のサンプラーは、各列に関して、遅延線の入力を有する接続遅延線と、そしてマトリクスアレイの行の数に等しい、または行の数よりも多い数の連続する被シフト出力と、を備え、遅延線の入力は列入力を構成し、列入力は列のセル群のデジタル入力群の一つのデジタル入力に前記遅延線によって接続され、各遅延線は連続する単位遅延素子により形成され、第１遅延素子は第１行のセルのデジタル入力に接続され、後続の単位遅延素子群の各々は、後続の行群の一つの行のセルのデジタル入力にのみ、切り替えによって接続され、そして最後の単位遅延素子は最終行のセルのデジタル入力に接続される。
【０００６】
従って、遅延線の出力群と捕捉兼記録セル群のデジタル入力群との間に切り替えによる１対１の関係が生じる。
本発明によれば、先行技術における前記サンプラーが改良される、というのは、当該サンプラーが手段を備え、この手段によって、一つの列への書き込みと同時に、読み出し命令を、一つの読み出し列のセル群の読み出しデジタル入力群の全てのデジタル入力に送信することが可能になり、前記読み出し列は、読み出し周期の間は書き込み中のセルを全く含むことがない一つの列である。
【０００７】
書き込み列信号が書き込み列入力に到着する場合に書き込みが行われているセル群だけでなく、これらのセルが属する列も認識されることが分かる。読み出し周期の間に書き込みが行われることになるセル群であって、後者の周期の期間が既知である場合のセル群に関して同じことが当てはまる。従って、一つの列のセル群に対する読み出しの開始を制御する信号を所定の方法により、列書き込みポインタ信号が一つの書き込み列の入力に到着する時点に同期させる場合、読み出し周期の間は書き込みが行われないことが判明している列のセル群への読み出し開始命令に影響を与えることが可能になる。従って、読み出し列は、列書き込みポインタ信号が到着する列とは異なる、更に一般的には、列書き込みポインタ信号が到着する列に書き込み順に隣接する２つの列とは異なる列となる。従って、読み出し列は、列書き込みポインタを受信する列を基準として、数字ｋ個分の列だけシフトした列のセル群を含むことになる。従って、一の実施形態によれば、読み出し列はＣを法とする場合に、列書き込みポインタを受信する前記列を基準として、ｋ列だけシフトさせる。一の実施形態によれば、整数ｋは２に等しい。列書き込みポインタが一つの書き込み列の入力に到着する時点と、読み出し開始の信号との間で行われる同期は必ず同時を意味するという訳ではないことに注目されたい。これらの信号の間には所定の計算上の時間ずれが生じ得る。
信号を同期させて連続する入力に向かって移動させる同期手段はこの技術分野の当業者には公知である。
【０００８】
書き込み列を選択することにより、第１書き込みセル、例えば前記選択列及び第１行に位置するセルを選択する。書き込み列の書き込みセルは、この列に接続される遅延線に送り込まれるセル書き込みポインタ信号の出力によって決まる。前記列の第１セルに対する書き込みは、記録対象の信号を伝送する書き込みバスがこのセルに、開閉が制御されるスイッチを通して接続されるので可能になる。この第１スイッチに対する制御はセル書き込みポインタ信号によって行なわれる。この書き込みポインタ信号は、マトリクスアレイ記録行の最終行に達するまで、次の書き込み行の書き込みスイッチに隣接する遅延線に沿って次々に伝搬する。従って、記憶マトリクスアレイ列群の各々の列には、マトリクスアレイ行の数と少なくとも同じ数の出力を有する遅延線が設けられる。遅延線の各出力でのセル書き込みポインタ信号によって単一セルの選択を命令し、そしてこの単一セルに関してのみサンプル捕捉の開始または終了の切り替えを行なう。同じ構成原理により、現在のセルでのサンプリングは先行するセルでのサンプリングの後にしか行なわれないことが保証される、というのは、所定の時点でのサンプリングが可能なセルは唯一つだけであるからである。
遅延線入力でのセル書き込みポインタ信号は列書き込みポインタとすることができる、または列書き込みポインタの波形整形版とすることができる。サンプル捕捉の開始及び終了は、前記遅延線からの前記書き込みポインタ信号の立上がりエッジ及び立下りエッジのそれぞれによって決まる。このようにして、各サンプル捕捉に関して、遅延線からセル書き込みポインタ信号エッジが到着する時点によって決まる書き込み列のセルのみが切り替わる。これは、次のセルによるサンプル捕捉は、先行セルでのサンプル捕捉が開始した後にしか始まらないことを意味する。サンプル捕捉の終了に関しても同じことが当てはまり、サンプル捕捉の終了は先行セルでのサンプル捕捉が終了した後にしか生じない。
【０００９】
いかなる時点においても、サンプル捕捉命令の単一の立上がりエッジ及び単一の立下りエッジは、マトリクスアレイ遅延線群全体に渡って伝搬している。
この第１特性によって、書き込みノイズを最小にすることができる。詳細には、高い繰り返し周波数の切り替えノイズ、従ってマトリクスアレイ全体に拡散し、記録対象信号を妨害する大きなスペクトルノイズを防止することができる。更に、セル群の各セルにおける一定の、ほぼ等しいサンプル捕捉期間がこのようにして確保される。このサンプル捕捉期間はセル群の全てに関して、セル書き込みポインタ信号の立上がりエッジ及び立下りエッジを分離する期間に等しい。これも、開始周期の後、サンプル捕捉段階のセルの数が一定に維持される理由となる。従って、システムの帯域は一定であり、かつ被サンプリング信号の歪みは極めて小さくなる。
【００１０】
本発明による読み出し改良型サンプラーは、米国特許第６，８５９，３７５号に記載される実施形態の全てと同等レベルの性能を有し、以下のような注目すべき特徴を有する。
第１の実施形態のいずれかの重要な特徴によれば、サンプラーは、少なくとも、一つの列に接続される一つの遅延線に関して、または一つの補助遅延線に関して、第１入力で信号を前記遅延線から、そして第２入力で基準信号を受信する位相比較器を備え、少なくとも位相比較器の一つの出力はチャージポンプに接続され、チャージポンプの一つの出力は、単位遅延素子群に対する電圧が一定になるように当該電圧を制御する手段に接続される。従って、一つの遅延線における個々の遅延の期間を、温度変動、または公称制御電圧に関して長期的に生じ得る遅延のずれに関係なく、一定にすることができる。この特性によって確実に、一つの列の最後のセルでのサンプル捕捉の終了時点、及び次の列の最初のセルでのサンプル捕捉の終了時点が、同じ列のセル群でのサンプル捕捉の終了時点と同じように連続するようになる。これは、同じ列の２つの連続するセルでのサンプル捕捉の終了時点を分離する遅延が、一つの列の最後のセルでのサンプル捕捉の終了時点と、次の列の最初のセルでのサンプル捕捉の終了時点との間の遅延に等しいことを意味する。これはサンプル捕捉の開始時点にも当てはまる、というのは、サンプル捕捉の期間は、ほぼ一定の期間の信号であるセル書き込みポインタ信号の期間によって決まるからである。
【００１１】
一の実施形態によれば、記録セル群から成るマトリクスアレイはアレイ自体を折り返すように構成され、書き込みシフトレジスタは１８０度屈曲点を含むことにより屈曲点の前に位置する送出部分、及び屈曲点の後に位置する戻り部分を構成し、列群、及びこれらの列に接続され、かつ戻り部分に位置する書き込みシフトレジスタの出力群に接続される遅延線群は、列群と、これらの列に接続され、かつ送出部分に位置する書き込みシフトレジスタの出力群に接続される遅延線群との間に挿入される。
一の実施形態によれば、サンプリング対象の信号を伝送するアナログバスは分割バス群に給電するために分割され、各分割バスはマトリクスアレイ一つの行に対応し、そして分割バス群の各々にはフォロアアンプが設けられ、フォロアアンプはサンプリング対象の信号を受信し、そして当該信号を一時的に保存して捕捉する。
【００１２】
一の実施形態によれば、サンプラーに含まれるマトリクスアレイの各セルは、少なくとも２つの書き込みスイッチを含む。セルの第１端子は、制御可能な第１スイッチを通してバスの分割バス群の内の一つの分割バスに接続される。第１書き込みスイッチは書き込みバスのホット部分に接続される。セルの第２端子はバスの戻り部分に接続され、この戻り部分は一定電圧に、例えば接地電圧に、制御可能な第２スイッチを通して維持される。書き込みバスとの接続が行なわれる時点においては、スイッチ群に対する駆動の順番は実際には重要ではない。逆に、セルが書き込みバスから切断される時点においては、セルを、最初に駆動されるバスのコールド部分または戻り部分に接続するのはスイッチである。この条件を満たすために、このスイッチの命令入力が、前記セルをバスのホット部分に接続する第２スイッチがスイッチ自体の切断信号を受信する前の短い時間の時点で切断信号を受信するだけで十分である。書き込みバスのコールド部分は一定電圧であるので、保存値によるサンプリング時間への影響は無い。従って、一の実施形態によれば、各セルの第２スイッチでは、命令入力が遅延手段の上流において接続され、この遅延手段は、第１スイッチを強制的に開かせて第２スイッチが必ず第１スイッチよりも前に開くように作用する。
最後に、いずれかの別の特徴によれば、サンプラーは差動型サンプラーである。この差動型サンプラーは第１バス及び第２バスを備え、第１バスは、第１極性の側でサンプリングされる信号を送出する第１供給源に接続されるように構成される正極性Ｖｉｎ＋の入力信号を伝送し、そして第２バスは、第１極性とは逆の第２極性の側でサンプリングされる信号を送出する第２供給源に接続されるように構成される負極性Ｖｉｎ−の入力信号を伝送し、これらのバスは共に分割されてこれらの分割バスに給電する。マトリクスアレイは、連続するラインペア群として整然と配置される。１つのペアの第１ラインは第１バスの一つの分割バスに接続され、１つのペアの第２ラインは第２バスの一つの分割バスに接続される。１つのペアのこれらのラインは連続して配置されるので、同じ列に属する一つのラインペアのセル群によるサンプリング動作はほぼ同時に実行される。
【００１３】
分割されたバスの分割バス群の各々にはフォロアアンプを設けることが好ましい。
本発明の他の特徴及び利点は、実施形態及び別の実施形態についての例示としての以下の記述を、添付の図を参照しながら一読することにより一層明らかになる。
【実施例】
【００１４】
本発明の例示的実施形態の詳細な説明
上に既に引用した米国特許第６，８５９，３７５号に記載される公知の装置に関する記述を再度、以下に更に詳細に紹介することとするが、これは本発明がアナログ信号の記録、及び当該信号に対する連続読み出しを可能にする公知の装置に改良を加えたものであるからである。図１に示す公知の装置は、セル群２から成り、かつ好適には各々が参照番号１３で示される偶数のＬ行、及び各々が参照番号１２で示される偶数のＣ列から構成されるマトリクスアレイ１０を備える。これらの行の数Ｌはいずれの数とすることもできるが、実際には、このようなサンプラーのアレイは、行の数が図３に示すように４よりも大きい場合にのみ有利となる。従って、セル２の数はＬ×Ｃに等しい。これらのセル２の各々はアナログバス５に接続されるアナログ入力３を有する。図を簡単にするために、図１では、最終行１３のセル群がバス５に接続される様子のみを示している。所謂列書き込みシフトレジスタ６は、所謂メイン周波数Ｆｐの信号を供給するクロック信号源（図示せず）に接続される入力７を有する。このシフトレジスタ６は連続配置される出力８を有する。書き込みレジスタ６の各出力８は遅延線９の入力８−１に接続される。遅延線９は、セル群２から成るマトリクスアレイ１０の行の数に少なくとも等しい数の連続配置出力１１を有する。図１では、図を簡単にするために、遅延線９を一つだけ示しているが、同様の遅延線群９をセル群２から成るマトリクスアレイの各列に接続して、合計で少なくともＣ個の遅延線９が設けられるようにすることを理解されたい。以下の記述において、複数の実施形態の内の一つの実施形態では、全ての一連の遅延線を伝搬する時間（ｔｒａｎｓｉｔ  ｔｉｍｅ）を制御するために専用の更に別の遅延線を設けることができる。セル群２の全てが同様の構造である。開示を行なうための説明を簡単にしているので、セル群２から成るマトリクスアレイの左下隅に位置するセル２のみが示され、この場合、デジタルコマンド入力１１−１は遅延線９の出力１１に接続され、そしてセルのアナログ入力３はバス５に接続される。しかしながら、同じ構成がセル群２の全てに当てはまることを理解されたい。各セル２の詳細を示すために、セル群２から成るマトリクスアレイの左下隅に位置するセル２は他のセルよりも拡大して表示される。
【００１５】
各セル２は、制御可能な第１スイッチ２１として表わされる第１切り替え手段と、そして一方の端子がスイッチ２１に接続される構成のストレージキャパシタ２２と、を含む。スイッチ２１の他方の端子はアナログバス５に接続される。矢印で示すスイッチ２１の制御入力２３はセル２のデジタル入力１１−１に接続される。動作は次のようにして行なわれる。
例えばレジスタ６の入力１０４を通して入力される１／Ｆｐに等しい期間の列書き込みポインタ信号は、前記レジスタ６の一の出力から次の出力に周波数Ｆｐで伝搬するが、この周波数Ｆｐはクロック入力７を通してＣ個の出力８を持つ前記シフトレジスタ６に入力される。このレジスタ６の前記出力群８の各々の出力における列書き込みポインタ信号は、Ｌ個の同じ遅延素子を有する遅延線９に接続され、各遅延素子では１／（Ｌ×Ｆｐ）の期間で表わされる遅延が生じる。遅延線９の連続する遅延素子の各々から送出されるセル書き込みポインタ信号は、マトリクスアレイのキャパシタ群２２の内の一つのキャパシタにおける書き込みスイッチ２１の制御入力２３となる。従って、列ｊの遅延素子ｉから送出されるセル書き込みポインタ信号によって、アナログ信号のサンプルの値を、行ｉ及び列ｊの交点に位置するメモリセル２ｉ，ｊに記録することができる。ｉ及びｊはそれぞれ１〜Ｌ、及び１〜Ｃの整数である。
【００１６】
従って、装置１は、アナログ信号を、最大サンプリング周波数レートＦｅｃｈ＝Ｌ×Ｆｐに対応する１／（Ｌ×Ｆｐ）の実効期間でサンプリングすることができる。遅延線９の連続配置出力１１の間の個々の遅延の各々は、例えば１ＧＨｚのサンプリング周波数に対応する約１ナノ秒であり、この場合、行数を２０とすると、５０ＭＨｚのＦｐクロック信号を使用することができる。
図１を参照しながら上に説明した装置は次の利点をもたらす。
−セル群の全てがほぼ同じサンプル捕捉期間を有し、
−Ｆｐよりも高い周波数の信号は、サンプリング周波数がＦｐよりも高い場合においても回路に生じることがない。
−これらの特性によって、
−アナログ信号の変動をデジタル制御信号によって小さくすることができ、
−消費電力を小さくすることができる。
−次に、マトリクスアレイ１０の幾つかの特異性について、マトリクスアレイ１０をそれぞれ表わす図２，３，及び４を参照しながら説明する。
【００１７】
図２に概要図として示され、特に伝搬時間に関連するエッジ効果に起因する不連続性を防止するために考案された一の実施形態によれば、記録セル群２から成るマトリクスアレイ１０は、アレイ自体が折り返す構成になっている。シフトレジスタ６は１８０度屈曲点６３を含むので、屈曲点の前に位置する送出部分（ｏｕｔｂｏｕｎｄ  ｐａｒｔ）６１、及び屈曲点の後に位置する戻り部分（ｒｅｔｕｒｎ  ｐａｒｔ）６２を構成する。列群１２、及びこれらの列に接続され、かつ戻り部分６２に位置する書き込みシフトレジスタ６の出力群８に接続される遅延線群９は、列群１２と、これらの列に接続され、かつ送出部分６１に位置する書き込みシフトレジスタ６の出力群８に接続される遅延線群９との間に挿入される。
【００１８】
列書き込みポインタは最初、列書き込みレジスタ６の第１部分６１において、左から右に１８０度屈曲点６３に到達するまで進む。この第１部分６１の出力群８は列群１２から成る第１部分、例えば物理的に奇数番目の列群１２に接続される。この例において、レジスタの内、マトリクスアレイの最後から２番目の列に物理的に対応する（Ｃ−１）番目の列の入口では、ポインタは物理的に偶数番目の次の列１２に渡される。次に、列書き込みポインタは、物理的に偶数番目の列の全てを通って左に戻ることにより段階的に逆戻りする。図２では、シフトレジスタ６は左から右に、次に右から左に走る水平ラインによって記号化されている。一つの遅延線９及びＬ個のセル２により構成される列群１２の各々は、偶数番目または奇数番目の垂直ラインによって記号化されている。物理的に奇数番目（１，３，５，．．．，Ｃ−１）に位置する第１列群、及び物理的に偶数番目Ｃに位置する列は左から右に走るシフトレジスタ６の経路６１に位置する。物理的に偶数番目（Ｃ−２，Ｃ−４，．．．，４，２）に位置する後の方の列群１２は、右から左に走るシフトレジスタ６の経路６２に位置する。図２では、列の順番をローマ数字で示してこれらの順番がアラビア数字で示される他の参照記号から区別することができるようにしている。従って、最初の列または最後の列を除く奇数番目に物理的に位置する各列１２は偶数番目の２つの列の間に位置する。列群１２の経路の記録プロセスの方向は、列群のこの物理的配置により、奇数番号が大きくなる方向になり、次に偶数番号が小さくなる方向になる。
次に、マトリクスアレイ１０の幾つかの特異性について図３及び４を参照しながら説明するが、これらの図の各々は、直ぐ上に説明したように、折り返し可能なマトリクスアレイ１０を表わすが、図３及び４の表示では、アレイ１０は図を簡単にするために、折り返しを展開した形で描かれている。
【００１９】
図３及び４に示す実施形態では、アナログ入力バス５はマトリクスアレイ１０の行１３の数と同じ数の分割バス５１，５２，．．．，５Ｌに分割される。バス５及び当該バスの分割バス群は、書き込みバス５ａ、及び基準電圧に設定される戻り書き込みバス５ｂを含む。書き込み信号の戻り書き込みバス群５ｂは、入力信号の基準入力５ｃに一括して直接接続される。これらの例では、アナログバスの分割バス５１，５２，．．．，５Ｌの各々には、フォロアアンプ１４（書き込みアンプと表記する）が設けられ、フォロアアンプの入力はサンプリング対象のアナログ信号を受信し、フォロアアンプの出力はこれらの分割バスの各々の上流に位置して、セル群２がフォロアアンプ１４の出力に現われる信号を受信するようにする。従って、アナログ信号は、当該信号が回路に入力した時点からＬ個の、または図４の場合は２Ｌ個の広帯域フォロアアンプに一時的に保存され、これらのアンプの各々は、Ｃ個のメモリセル２に接続される上側書き込みバス５ａの一つの分割バスを駆動する。これらのアンプ１４は、帯域幅及び信号立ち上がり時間を考えると極めて良好なペア構成を提供する。この実施形態は次の利点をもたらす：
各セルのキャパシタ２２をアンプ１４によって、セルがバス５にスイッチ２１を通して接続される時間に渡ってどのように放電及び再充電することも可能になり、この接続時間は、例えば１／Ｆｐと同じ長さとすることができる、または１／Ｆｐよりも長くすることさえ可能であり；
【００２０】
アナログバス５のＬ個の分割バスの各々は最大でＦｐのレートでサンプリングされ；
アナログ入力を各分割バスの位置で一時的に保存するアンプ群に対する制約を緩和することができ；
【００２１】
書き込みバスに対するサンプリングに起因する変動の期間を、周波数Ｆｐの信号を送出する基準クロックの周期とほぼ同じ長さとすることができ；
これにより、信号対雑音比を大きくし、記録信号の歪みを小さくし、そしてダイナミックレンジを大きくすることができる。
【００２２】
列１２に接続される遅延線９に沿った書き込みポインタ信号の通過時間が常に、列書き込み信号が書き込みシフトレジスタ６の出力８から直ぐ次の出力に達するときの伝搬時間に等しくなるようにするために、遅延線９は、これらの遅延線での伝搬時間に関してサーボ制御される。遅延制御手段をアレイ１０のＣ個の列の各々に関して図４に示すように設けることができる。遅延制御手段を設けるために、行群９の各々はアセンブリ１６を備え、アセンブリ１６は、位相比較器と、一つの遅延線９を一緒になって構成する単位遅延素子群の極性電圧を一定に維持することを可能にするチャージポンプと、から成る。
伝搬時間制御手段は、基準列として機能するアレイのＣ個の列の内の一つの列のみに設けることもできる。制御が基準列として機能する一つの列のみにおいて行なわれる場合では、図３に示すように、補助遅延線（ｓｕｐｐｌｅｍｅｎｔａｒｙ  ｄｅｌａｙ  ｌｉｎｅ）９１を配置することが好ましい。
【００２３】
他の遅延線群の各々を制御するように機能する遅延線を一つだけ使用するこの実施形態は、セルの数、特に列当たりのセルの数が少ないマトリクスアレイに更に適合する。
更に詳細な構造、及び伝搬時間を遅延線群９に沿って一定に維持する手段の機能について以下に説明する。
【００２４】
図４に示す好適な実施形態では、記録対象の信号をそれ自体が公知の方法で、本発明による装置の上流で処理して、２つの極性Ｖｉｎ＋及びＶｉｎ−を持つ両極性信号を取得する。信号のこれらの極性Ｖｉｎ＋及びＶｉｎ−の各々を別々に記録して、各極性を持つＬ×Ｃ個のサンプルの記録に、２Ｌに等しい数のラインが必要になるようにする。
任意であるが、図４に示すように、書き込みシフトレジスタと同じレジスタを設計して書き込みレジスタ６、及び基準レジスタ４０とすることができる。２つのレジスタ６，４０は同じであり、かつ同じクロック信号を受信する。基準レジスタ４０は書き込み時に、遅延線９を通しての伝搬時間を制御するために利用される。
【００２５】
次に、マトリクスアレイ１０を一緒になって構成する要素群の構造及び機能について説明する。
メモリセル２の構造及び機能についてまず、図５〜７を参照しながら説明する。
【００２６】
図５によれば、各セル２は、アナログ入力振幅を表わす或る電圧のストレージキャパシタ２２を備える。キャパシタ２２は２つの端子２２ａ及び２２ｂを有する。第１書き込み切替え手段２１は、２つのスイッチ２１ａ及び２１ｂである２つの部分により構成される。端子２２ａは、第１書き込み切替え手段２１の第１部分２１ａによってアナログバス５の上側部分５ａに接続される。第１切替え手段２１の第１部分２１ａの内、バス５ａに半永久的に接続される部分は、セル２の第１アナログ入力３ａを構成する。端子２２ａは更に、読み出しスイッチ２５ａによってアナログ読み出しバス４のホット部分４ａに接続される。端子２２ｂは、書き込み切替え手段２１の第２部分２１ｂによってアナログバス５のコールド部分５ｂに接続される。スイッチ２１ｂの内、バス５ｂに半永久的に接続される部分は、セル２の第２アナログ入力３ｂを構成する。端子２２ｂは更に、第２読み出しスイッチ２５ｂによってアナログ読み出しバス４のコールド部分４ｂに接続される。スイッチ２１ａ，２１ｂ，及び２５ａ，２５ｂは一緒になって、書き込み切替え手段２１及び読み出し切替え手段２５をそれぞれ構成する。切替え手段２１，２５の各々は、制御手段２３，２６によってそれぞれ、これらの手段の開閉が制御される。制御手段２３，２６は制御手段２３ａ，２３ｂ，及び２６ａ，２６ｂによりそれぞれ構成され、更にこの段においては、スイッチ２１ａ，２１ｂ，及び２５ａ，２５ｂをそれぞれ制御することを表わす矢印２３ａ，２３ｂ，及び２６ａ，２６ｂで記号化されている。
【００２７】
次に、制御を各セル２のレベルで行なう書き込み切替え手段の例示としての実施形態について図６を参照しながら説明する。
書き込み切替え手段は：
ＣＭＯＳトランジスタにより構成される上側書き込みスイッチ２１ａを備え、従ってスイッチ２１ａでは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが、これらのトランジスタのドレイン同士及びソース同士を接続することによって並列接続され、
【００２８】
ＮＭＯＳトランジスタにより構成される下側書き込みスイッチ２１ｂを備える。
ＣＭＯＳスイッチ２１ａはＮＭＯＳトランジスタＳＥＨＢＮ及びＰＭＯＳトランジスタＳＥＨＢＰにより構成され、ＮＭＯＳトランジスタＳＥＨＢＮはｗｉ＊信号を第１極性切換えインバータ２８によって反転させることにより得られる書き込み信号ｗｉを前記ＳＥＨＢＮトランジスタのゲートに印加することにより制御され、ＰＭＯＳトランジスタＳＥＨＢＰは、ｗｐ信号の極性を第２極性切換えインバータ２８によって反転させることにより得られるｗｐ＊信号を前記ＳＥＨＢＰトランジスタのゲートに印加することにより制御される。ＳＥＨＢＮトランジスタ及びＳＥＨＢＰトランジスタは並列に配置される。
【００２９】
各スイッチ２１ｂはＮＭＯＳトランジスタにより構成される。第１切替え手段２１の第２スイッチ２１ｂは、当該スイッチのゲートに印加される書き込み信号ｗｉによって制御される。スイッチ２１ｂは、下側バス５ｂとキャパシタ２２の第２端子２２ｂとの間に直列に配置される。
信号Ｗｉ＊及びＷｐは遅延線９からの書き込み信号である。直ぐ前に説明した信号群の全てが、セル２のデジタル入力１１−１ａ及び１１−１ｂに印加される論理信号である。
【００３０】
図６に示す例では、セル２の書き込みデジタル入力を使用して、共にスイッチ２１ａを構成する２つのトランジスタのゲート、及びトランジスタ２１ｂのゲートに印加される制御信号を生成する。
次に、この段において書き込みのみを行なう動作について図７を参照しながら議論する。
【００３１】
書き込みの順序を理解するために必要な要素を図７のＡ部分に示す。
本例では、書き込み制御を行なうシステムは：
列群１２の各々に対応するＣ個の出力８を含む書き込みシフトレジスタ６と；
図３及び４に参照番号１７で示すＣ個の波形整形ブロックと；
各々が行の数に少なくとも等しい数の出力、すなわち少なくともＬ個の出力（図３）及び２Ｌ個の出力（図４）を含むＣ個の遅延線９と；
から構成される。
【００３２】
これらの遅延線９の内の一つの遅延線のみが図７のＡ部分に示される。行はＬ個または２Ｌ個の単位遅延素子（ｅｌｅｍｅｎｔａｒｙ  ｄｅｌａｙｓ）９２により構成される。利点をもたらす実施形態では、これらの単位遅延素子９２の各々は、直列に配置される２つの単位半遅延素子（ｅｌｅｍｅｎｔａｒｙ  ｈａｌｆ−ｄｅｌａｙｓ）９３，９４により構成される。このような実施形態は、複数の遅延素子９２の一つの遅延素子についてのみ図７のＡ部分に示される。
図７のＡ部分に示される例では、各遅延素子９２は２つの半遅延素子９３，９４により構成され、遅延線の出力の数は複数であり、例えば図示の場合では、単位遅延素子９２の数の２倍に等しい。特定の例示としての実施形態では、これらの半遅延素子の各々は一つのインバータにより構成される。従って、遅延素子９２の入力に現われる信号ｗｐは、半遅延素子９３を通過した後に信号ｗｉ＊に変換され、そして半遅延素子９４を通過した後に当該信号は再び、信号ｗｐになる。ｗｉ信号及びｗｐ信号は論理信号である。列書き込みシフトレジスタ６はメインクロック周波数Ｆｐのメインクロックによって駆動される。回路１が初期化されると、当該回路の最初のセルが１に設定され（ＰＲＥＳＥＴ）、他の全てのセルが０に設定される（ＲＥＳＥＴ）。従って、列書き込みポインタと呼ばれ、この事例では１／Ｆｐの期間に渡って続く固有パルスは、レジスタに沿って周期１／Ｆｐ当たり１出力の速度で伝搬する。
【００３３】
（Ｃ−１）クロック周期の後、パルスはレジスタ６の最後のセルに到達する。次のクロックエッジでは、新規のパルスがレジスタの第１出力において生成されることになる。この動作を行なうために、２つの解決法：すなわち、
レジスタの出力を入力にループ接続する方法；
【００３４】
または、前の初期化時に駆動されるカウンタがＣクロック周期をカウントしたときに、レジスタを改めて再度初期化する方法を予測することができる。
これらの機能を実現するための手段及びこれらの手段の接続方法はそれ自体が公知であるので、ここには提示していない。
【００３５】
次に、レジスタのＣ個のセルが送出するパルス群の各々が波形整形され、そして正確に捕捉期間ｔ０の所望期間に設定され、この期間に渡って、キャパシタ２２は上側バス５ａ及び下側バス５ｂに同時に接続される。この波形整形は各波形整形ブロック１７において、例えばレジスタ６から送出される信号、及び当該信号と同じ信号であって、立上がりエッジまたは立下がりエッジを遅延させて所望期間を実現させた信号の論理積（ＡＮＤ）または論理和（ＯＲ）をとることにより行なわれる。列ポインタ信号に基づいて波形整形ブロック１７により波形整形される信号は、セル書き込みポインタ信号のソース信号を構成する。
波形整形ブロック１７の各々の出力では、セル書き込みポインタ信号が、図３及び４のそれぞれに示す例ではＬ個の単位遅延素子９２により構成される遅延線９に送信される。
【００３６】
遅延線９を一緒になって構成するこれらの単位遅延素子９２の各々からのセル書き込みポインタ信号がスイッチ２１及び２２の閉制御信号及び開制御信号を構成する。
波形整形ブロック１７から送出される信号は図７の部分Ｂに示す波形を有する。これらの信号は期間ｔ０を有する方形波信号である。信号は先頭エッジ、及び当該エッジに続く論理ハイを構成する一定部分、及び論理ローになる後方エッジにより構成される。遅延線９の単位遅延素子９２の各出力９５では、信号は同じ波形及び同じ期間を有するが、連続する出力９５の先頭エッジ及び後方エッジは一つの単位遅延素子９２の遅延期間によって互いに対してずれるので、先頭行と最終行との間では、これらの信号のエッジはシフトレジスタ６を横断する信号のエッジに対して徐々にずれが大きくなる。連続する出力９５に現われるこれらの信号の内の３つの信号を図７の部分Ｂに示している。最も簡単な実施形態では、スイッチ２１ａ及び２１ｂの各々が一つのトランジスタにより構成され、トランジスタの導通状態は各出力９５に現われる信号の論理ハイによって制御される。
【００３７】
一つのこのような実施形態は簡単であるという利点を有するが、好適な実施形態に関する以下の記述を一読することにより明らかになる不具合を有する。
２つの遅延素子９２の間に位置する中間出力９５に現われる信号は図７の部分Ｂに示す信号の波形及び期間を有するが、一緒になって一つの単位遅延素子９２を構成する２つの中間半遅延素子９３，９４の間の中間出力９６に現われる信号は逆の極性を有する。これらの信号はシフトレジスタ６からの信号の後方エッジに対して、半遅延期間の奇数倍の長さだけずれ、一遅延期間の整数倍の長さだけずれるのではない。１組の信号ｗｉ＊及びｗｐを図７の部分Ｃに示す。
【００３８】
次に、或るサンプルに対して図６に示すスイッチ２１ａ及び２１ｂを使用して行なわれる書き込みの手順について説明する。
出力９６はインバータ２８を通してセル２のデジタル入力１１−１ａに接続され、デジタル入力１１−１ａは、スイッチ２１ａの一部分を構成するＮＭＯＳトランジスタのゲートに、かつトランジスタ２１ｂのゲートにそれぞれ接続される。信号ｗｉが論理ハイになると、これらの２つのトランジスタが導通するので、キャパシタ２２がバス５ａと５ｂとの間に接続される。トランジスタ２１ａ及び２１ｂが閉じる時点は、シフトレジスタ６から送出される信号の先頭エッジの後であり、この閉じる時点では、この先頭エッジに対する遅延は、列書き込みシフトレジスタ６とセル２との間の単位遅延素子９２の数によって変わる。これらの遅延素子の数は、閉じている或る半遅延素子の行の番号に対応する。これらのスイッチ２１ａ及び２１ｂは同時に閉じていて、かつ信号ｗｉの期間に対応する期間ｔ０に渡って同時に閉じた状態のままになっている。従って、この期間ｔ０の間、キャパシタ２２の２つの端子の間の電圧は２つの書き込みバス５ａと５ｂとの間の電圧差に追随する。これは捕捉局面であり、この捕捉局面の間、キャパシタ２２の２つの端子の電圧は上昇し、そして記録対象の信号の変化に追随する。図６によれば、スイッチ２１ａが閉じるようになるために、スイッチ２１ａを構成するトランジスタ群の内の一方のトランジスタ、例えばＮＭＯＳトランジスタを導通させるだけで十分であることに注目されたい。スイッチ２１ａを構成する第２トランジスタ−−ＰＭＯＳトランジスタ−−は、信号ｗｐが論理ハイの逆になろうとするときに導通するように制御される。これは、このトランジスタが、スイッチ２１ａの一部分を構成するＮＭＯＳトランジスタ自体が導通状態になっていた後、一つの単位半遅延素子の遅延期間だけ経過した後に導通しようとすることを意味する。同様に、このトランジスタは、スイッチ２１ａの一部分を構成するＮＭＯＳトランジスタ自体が非導通状態になった後、一つの単位半遅延素子の遅延期間だけ経過した後に非導通状態になる。従って、このトランジスタは、スイッチ２１ａ及びスイッチ２１ｂをそれぞれ構成するＮＭＯＳトランジスタ群を開いた時点では依然として導通している。これは、スイッチ２１ｂがスイッチ２１ａよりも前に開くことを意味する。従って、バス５に現われる信号をサンプリングする時点を制御するのはスイッチ２１ｂである、というのは、キャパシタ２２の充電は、キャパシタの端子群の内の一方の端子が一旦遮断されてしまうと停止するからである。従って、ストレージキャパシタ２２の２つの端子の間の電圧は２つの書き込みバスの間の電圧差を表わしている。
【００３９】
実際のサンプリングが、電圧が一定であるバス５ｂに接続されるスイッチ２１ｂによって独自に行なわれるので、サンプリング時点だけでなくスイッチ群を介して蓄積される電荷は、記録対象のアナログ信号の振幅とは無関係である。
本実施形態の別の利点は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを並列に接続してスイッチ２１ａを形成していることからもたらされる。このような構成によって、スイッチ２１ａのインピーダンスは記録対象の信号の値に対する依存度が非常に小さくなり、これにより記録歪みを小さくすることができる。
【００４０】
従って、直ぐ上に説明した実施形態によれば、各セル２の第２スイッチ２１ｂでは、当該スイッチの制御入力が遅延線９の単位遅延素子９２の中間出力９６に接続され、この中間出力は同じ単位遅延素子９２の出力９５の上流に位置し、この中間出力には、第１スイッチ２１ａの制御入力が接続される。
図４に示す、逆極性による記録を行なう実施形態では、信号をサンプリングする２つの解決法を使用することができる：すなわち、第１解決法によれば、或るペアの偶数番目及び奇数番目のラインを、書き込み制御を行なうために遅延線の同じ出力に接続する。別の解決法によれば、或るペアの偶数番目のライン群を、このペアの奇数番目のライン群をサンプリングした後、遅延期間の半分が経過した時点でサンプリングする。この動作を行なうためには、偶数ライン群のサンプリング制御デジタル入力を、奇数番目のラインのサンプリングデジタル入力に接続される半遅延素子の出力の直ぐ下流に位置する遅延線９の半遅延素子９３または９４の出力に接続するだけで十分である。
【００４１】
それ自体が公知の方法では、サンプリング動作の制御信号を反転させてＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをこれまでに示した手順に従って制御する極性切換えインバータが必要となる。
従って、これまでに説明した動作モードを一読すると、使用するプロセスが、Ｃ及びＬが整数を表わす場合のＣ個の列１２、及びＬ個の行１３または複数ペアのラインを有し、かつセル群から成るマトリクスセルアレイ１０を構成するセル群２におけるアナログバスに現われるアナログ信号のアナログサンプルを捕捉するプロセスであることが分かり、このプロセスでは：
或るセルに関するサンプル捕捉動作の開始信号を前記セルの第１デジタル入力で受信し；
そしてこの場合、サンプル捕捉動作の終了信号を前記セルの第２デジタル入力で受信する。
【００４２】
従って、上述のように、例えば各列の波形整形ブロック１７において、立上がりエッジ及び立下りエッジを有する固有のパルスが連続的に生成されるので、サンプリング動作の開始及び終了に関する信号が前記パルスの立上がりエッジ及び立下りエッジにより構成されるようになり、これらのエッジは２つのデジタル入力１１−１ａ及び１１−１ｂに渡って連続的に受信される。これらの２つの入力は、サンプルを捕捉するための連続する第１の開始制御入力及び第２の終了制御入力となる。
従って、サンプリング動作の期間は、サンプリング動作の開始及び終了に関する制御信号を構成する立上がりエッジ及び立下りエッジを含むサンプリングパルスの期間によって決定される。このパルスは、現在のセルから次のセルに、連続する単位遅延素子９２を通って歪むことなく伝搬するので、サンプリング動作の期間はマトリクスアレイのセル群の全てに関して同じとなる。この期間はパルスの期間ｔ０に等しい。
【００４３】
以上の記述により、遅延線９の個々のＬ個の遅延素子の遅延の合計の期間を制御して、合計期間が書き込みシフトレジスタ６の２つの連続する出力を分離する期間に等しい状態に維持されるようにしていることを示してきた。
全体の遅延に各単位遅延素子または各単位半遅延素子が与える影響を一定に維持する操作は、それ自体が公知の方法で、電圧Ｖｃｏｍを制御することにより行なうことができる。次に、一定に維持するこの操作について、図８を参照しながら説明する。
【００４４】
サーボ制御系によって、制御電圧Ｖｃｏｍを固定して、一つのセルにおける遅延が１／（ＬｘＦｐ）に等しくなるようにすることができる。各列は列自体のフィードバックを有する。
各遅延線９の最後の単位遅延素子群の各々は、前記遅延線９に属する位相比較器３０の第１入力１８に接続される。位相比較器３０の第２入力１９は、シフトレジスタ４０に含まれる基準信号発生器の出力に接続される。位相比較器３０の出力３１，３７はそれ自体が公知のチャージポンプ３２の正入力及び負入力にそれぞれ接続され、チャージポンプは正電流源及び負電流源を含む。チャージポンプ３２の出力３３はキャパシタ３４の端子３５に接続され、キャパシタの他方の端子３６は基準電圧源に接続される。
【００４５】
図８に示すように、列の通過時間が制御される構成の列１２に信号を供給するシフトレジスタ４０の出力は、位相比較器３０の入力１９に２つのインバータ４１，４２を通して接続される。
動作は次のようにして行なわれる：
【００４６】
列１２の遅延線９の最後の単位遅延素子９２から送出される信号の立下りエッジの位相は位相比較器３０において、レジスタ４０から送出される基準信号の立下りエッジと比較される。遅延線９の最後の単位遅延素子９２から送出される信号が基準信号よりも進んでいる場合、位相比較器３０はチャージポンプ３２を駆動し、チャージポンプは時間ずれに比例する正電荷をキャパシタ３４に蓄積する。端子３５に現われる電圧Ｖｃｏｍが高くなるので、遅延線９の単位遅延素子群の各々を構成するインバータ９３，９４における伝搬時間が長くなり、これにより遅延線９から送出される信号及び基準信号の位相が合うように調整される。
逆に、遅延線９の最後の単位遅延素子９２から送出される信号が基準信号に対して遅れる場合、チャージポンプは負電荷をキャパシタ３４に蓄積して、インバータ９３，９４における通過時間が短くなるように機能する必要がある。
【００４７】
比較を行なう前に、立上がりエッジが、ソース４３において生成される外部電圧（Ｖｄａｃ）によって制御される構成の２つのインバータ４１，４２は、位相比較器３０の入力１９に現われる基準信号を遅らせる。ソース４３が送出する電圧は、波形整形ブロック１７によって生じる遅延を相殺するように設定される。ソース４３が送出する電圧によって更に、遅延線９の公称通過時間の遅延を、例えばここで議論する例では正確に２０ｎｓに調整することができ、この場合、２０個の行の単位遅延素子群９２の遅延は１ｎｓであり、この値は非常に正確である必要がある。
本実施形態では、パルスが各列を通過する通過時間について直ぐ上に説明し、パルスの立上がりエッジ、または立下りエッジが、アナログ信号のサンプル捕捉の開始及び終了を制御する信号を構成し、通過時間を制御して、当該通過時間が一つの記録列から次の記録列へのシフトを制御するクロック信号の周期の期間に等しくなるようにするとして直ぐ上に説明してきたので、一つの記録列から次の記録列にシフトする時点で、サンプルの同時記録またはサンプル欠けが絶対に生じることがなく、かつこの動作は、公称機能電圧での遅延素子群の遅延の期間が当該公称電圧に関して、例えば経時的に遅いドリフトを示す、または温度が変化するために変化する場合にも確実に行なわれる。
【００４８】
図１〜８に関連して上に説明した本装置は公知の装置に、かつ上に既に引用した米国特許第６，８５９，３７５号に開示される、本装置の公知の実施形態の変形例に対応する。
次に、本発明による、読み出しを完了させるマトリクスアレイの例について図９に関連する形で説明する。
【００４９】
この図は記録及び読み出しを行なうマトリクスアレイを示しており、マトリクスアレイの記録部分は図１，２，３，及び４に示される記録部分に対応する。
この図では、読み出しに影響を与える構成要素に特に焦点を当てている。或る列のセル群が全て同時に読み出され、この読み出しが別の列に対する書き込みの間に行われる動作について以下に更に詳細に説明する。次に、書き込み列及び読み出し列の意味について説明する。これは、これらの列が本質的に異なるということを言っているのではない。一つの同じ列が、連続的に書き込み列、次に読み出し列、そして書き込み列となり、書き込み及び読み出し自体が続く限り続くと考えられる一つのサイクルに再度従うことになる。従って、或る書き込み列についての解説が行なわれる場合、これは当該列のセル群２に対する書き込みがどのようにして行なわれるかに注目が注がれることを意味する。従って、或る読み出し列についての解説が行なわれる場合、これは当該列のセル群２に対する読み出しがどのようにして行なわれるかに注目が注がれることを意味する。
【００５０】
図９に表示されるサンプラーは、列１２への書き込みと同時に、読み出し命令を読み出し列１２のセル群２の読み出しデジタル入力２６の全てに対して同時に送信することができ、この読み出し列は、列に対する読み出し期間の間は書き込み中のセル２を全く含むことがない。
列１２への書き込みと同時に、読み出し命令を読み出し列のセル群の読み出しデジタル入力の全てに対して同時に送信するという表現は、或る読み出し列のＬ個のセルの読み出し期間がＬ個のセルのサンプリング期間に等しいことを意味する。Ｌ個のセルのサンプリング期間は、Ｌ個のセルの内の最初のセルが信号をサンプリングする時点から、Ｌ個のセルの内の最後のセルがアナログ信号をサンプリングして記録する時点までの期間である。
【００５１】
提示される例では、セル群２から成る各列１２の入力群８−１の各々が、一つの遅延素子１１３を含むことが好ましいリンク１１６を通して、一つの列を飛ばした列のセル群２のデジタル入力群２６の全てに接続されることによって、同期が確保される。図９に示す例では、配列番号ｊを有する列の入力８−１はリンク１１６を通して、配列番号（ｊ−２）を有する列の読み出しデジタル入力群２６の全てに接続される。一般的には、Ｃ個の列を有するマトリクスアレイの場合、読み出しデジタル入力群２６の全てが或る列の入力８−１に接続される構成の前記異なる列は、ｃを法とする場合のｋ列だけ前記考察対象書き込み列に対してシフトする。ｋは１よりも大きい整数であるので、アレイ１０が４列を含む構成の図９の例では、４を法とする場合の配列番号（ｊ−２）を有し、かつ図の最上位左に位置する列の入力８−１が配列番号ｊを有する列のセル群に接続され、後者の方の列は、図９に示すアレイ１０の右側から２番目の列である。読み出し列はこの例では必ず、書き込み列に対して、４を法とする場合の２（ｋ＝２）列だけシフトした配列番号となる。好適には、或る列の読み出しデジタル入力群２６はそれぞれが別の列の入力８−１に、当該別の列のデジタル入力群２６の全ての上流に位置する出力１１２を有する制御可能な遅延素子１１３を通して接続される。従って、同じ時間ずれが、列ポインタ信号がシフトレジスタ６の出力に到着する時点と、読み出し列のセル群２の全てに対する読み出しの開始の時点との間に挿入される。制御可能な遅延素子１１３は図示されない制御入力を有し、この制御入力によって、例えば或る電圧を印加することにより、遅延を所望の値に調整することが可能になる。
図５に示す好適な方法によって、セル群２の読み出しデジタル入力群は２の番号で示される領域に位置し、第１入力２６ａは読み出しバス４のホット部分４ａとの接続を指示し、第２入力２６ｂは当該同じ読み出しバス４のコールド部分４ｂとの接続を指示する。
【００５２】
読み出し期間中の動作は次の通りである：列入力と読み出しデジタル入力群２６との間のリンク１１６に遅延素子１１３を設けない場合、同じ列ポインタ信号が、書き込み列の波形整形ブロック１７に、かつ読み出し列のセル群のデジタル入力群２６の各々に同時に到着する。このようにして、書き込み列に対する書き込みが開始されるとともに、読み出し列のセル群２に対する読み出しが同時に開始される。読み出しは、列ポインタ信号の開始、例えば立上がりエッジによって始まり、そして列ポインタ信号の終了、例えば同じ信号の立下りエッジによって終了する。従って、一つの期間は、シフトレジスタ６を制御してセル群２の各々に対する読み出しを行なうクロック信号の周期にほぼ等しいと考えられる。最初のセル群に対する記録が行なわれる初期設定期間内では、書き込み列によってリンク１１６を通して構成される読み出し列のセル群にはデータが無い。効果的な読み出しは、ｋ（列だけシフトした）書き込み列に対する記録が行なわれてしまっている時点でのみ開始することができる。従って、書き込み、及び読み出しは互いに対して同時に進行する。読み出しは書き込み後のｋ（列分だけシフトした）クロック周期に行われる。これは、リアルタイムでアナログ信号を利用するために、出来る限り小さい数字のｋが最良の形で選択されるからである。図１０の時系列図は、図９に示され、かつｋ＝２の場合の当該リアルタイム利用の要件を考慮に入れた例を示し、かつ遅延素子１１３の効果にも焦点を当てている。
【００５３】
図１０の時系列図はラインａ〜ｈを含む。ラインａは、シフトレジスタ６を制御する周波数ｆｐのクロック信号を表わす。ラインｂ〜ｆは、信号がｊ番目の列のセル群２に沿って伝搬する異なる時点でのセル書き込みポインタ信号を表わす。ラインｂ，ｃ，ｄはライン１〜３のセル群２の記録期間をそれぞれ表わす。ラインｅ及びｆは、ライン（Ｌ−１）及びＬのセル群２、すなわちｊ番目の列の最後から２番目のセル及び最後のセルに対する記録期間を表わす。矢印先端は、アナログ信号のサンプリング時間、すなわちアナログサンプル捕捉が終了する時点を指している。ラインｇは列ｊに続く列（ｊ＋１）の第１ラインのセル２に印加されるセル書き込みポインタ信号を表わす。ラインｈは列ｊの読み出し時系列図を表わす。
図１０から、列ｊのセル群２に対する記録は、列（ｊ＋１）のセル群２に対する記録が開始されるときには完了していないことが分かる。従って、列ｊのセル群２の全てに対する同時読み出しを、列（ｊ＋１）に対する記録を行なっている間に行なうことはできない。これとは異なり、列ｊに対する記録は、列（ｊ＋２）に対する記録が開始されるときには完了している。しかしながら、この時系列図から、列ｊの最後のセルに対する記録の終了時点が、列（ｊ＋２）に対する記録の開始時点の前の極めて短い時間の時点に配置されることが分かる。従って、セル群に対する記録期間の小さな時間変動は、列（ｊ＋２）に対する記録の開始時点と同時になる列ｊに対する読み出しが、列ｊの最後のセルに対する記録が完了していない間に開始されてしまうような十分に大きな変動となる。図１０のラインｈに黒塗り菱形で表わされる制御可能な遅延素子１１３の遅延によって、列ｊのセル群に対する読み出しの開始時点を、列（ｊ＋２）に対する記録の開始時点の少しだけ後の時点にシフトするようにする。従って、列ｊのセル群の全てに対する記録が、当該同じ列に対する読み出しが開始されるときには確実に完了するようになる。
【００５４】
列ｊによるサンプル捕捉の開始を意味する記録は、列（ｊ−２）に対する読み出しとほとんど同時に開始される。最初のセルによるサンプリングは、信号期間の最後に波形整形ブロック１７の出力において行なわれるので、１つのクロック周期にほぼ正確に等しい周期が経過した後に行なわれる。従って、列ｊの最後のセルによるサンプリングは、２つのクロック周期にほぼ正確に等しい周期が経過した時点で終了し、同時に列（ｊ−１）に対する読み出しが終了する。これにより、ほぼ正確に２列に対する読み出しが、或る列の最初の行のセルに対する記録の開始から当該同じ列の最後の行のセルに対する記録の終了の期間に行なわれることになる。
読み出し列に対する読み出しが書き込み列に対する書き込みに干渉することがないようにするために、一つのサンプルの捕捉期間がシフトレジスタのクロック周期にほぼ等しい実施形態では、本事例においては理論的観点から非常に必要とされる一つの補助列を３列構成に対して付加することが好ましいと判断された。
【００５５】
従って、好適な実施形態では、読み出し動作に関して改良されたサンプラーは４列を備える。この列数は最小数であると考えられるので、製造するためのコストが最も小さく、かつ製造上の複雑さが低減されると考えられ、この列数によって、切り替え雑音を小さくし、かつ帯域幅を広くしながら、連続的な記録及び読み出しが可能な機能を提供することができる。
図５に関連する上の説明から、各読み出しセル２のスイッチ２５は、セル２の端子２２ａ及び２２ｂをそれぞれ、前記セルの読み出しアナログ出力１０３を構成する端子１０３ａ及び１０３ｂに接続する２つのスイッチ２５ａ及び２５ｂの形態で用いることが好ましいことが分かり、前記端子１０３ａ及び１０３ｂは、これらの端子自体が読み出しホットバス４ａ及び読み出しコールドバス４ｂにそれぞれ接続される。
【００５６】
上の説明から、本発明は、連続読み出しだけでなく連続的なアナログ−デジタル変換にも特に良好に適合することが分かる。次に、本発明のこの態様について図９に関連する形で説明する。
図９に示す連続記録及び読み出しを行なうアナログサンプラー１は、アナログ読み出しバス４をマトリクスアレイ１０の各ライン１３に対応する形で備える。Ｌ個のバス４−１，．．．，４−Ｌの各々には、読み出しアンプ１４１が設けられる。アンプ１４１は、読み出しバス４の分割バス４−１，．．．，４−Ｌの各々の端部に接続される入力を有し、一つの分割バスの各セル２の出力におけるアナログデータは当該ラインに位置するアンプを通して一時的に保存される。
【００５７】
サンプラーがＡＤＣに接続される形で使用される場合、本発明はアナログ信号のデジタルデータ取得システムに関連するものとなり、このデジタルデータ取得システムは、上に説明した複数の実施形態の内の一つの実施形態による、連続記録及び読み出しを行なうアナログサンプラー１を備え、アナログ−デジタル変換器群１４２はアンプ群１４１の出力に１つずつ単独に接続される。これらのＡＤＣは同じクロックに従って、または列シフトレジスタ６の順番を決めるクロックに同期するクロックに従って動作する。遅延素子１１３を使用してアンプ群１４１の出力における信号の相対位相、及びＡＤＣ１４２のクロックの相対位相を調整することもできる。一つのＡＤＣ１４２を図９に示すように、各読み出しアンプ１４１の出力に接続することが必ず必要である、という訳ではない。対象とする特定の用途に必要なサンプリング周波数によって変わるが、例えば奇数番目のラインに対してＡＤＣを一つだけ配置し、これによってサンプリング周波数を２で割ったサンプリング周波数とすることができる。
【図面の簡単な説明】
【００５８】
【図１】公知の装置の最も一般的な実施形態の概略図である。
【図２】アレイが折り返す構成の公知の装置のマトリクスアレイの列群の物理的配置の概略図である。
【図３】公知の装置の一の実施形態の第１の例である。
【図４】公知の装置の一の実施形態の第２の例であり、特に行の数が２つの連続ラインを含む構成の偶数であり、一方のラインが記録対象の信号の極性を記録し、そして他方のラインが逆の極性を記録する様子を示している。
【図５】公知の装置の記録セルの例示としての実施形態の概略図である。
【図６】公知の装置のセルに含まれる切り替え手段の例示としての実施形態の概略図であり、この切り替え手段によって、記録対象となるデータバスまたは読み出しバスの前記セルを有効にし、そして前記セルを切り替える。
【図７】部分Ａ，Ｂ，及びＣを含み、部分Ａは公知の装置の遅延線の概略図であり、部分Ｂ及びＣは、公知の装置の信号波形を表わしている。
【図８】公知の装置の遅延線の遅延を制御する回路の概略図である。
【図９】公知の装置に対して改良を加えてアナログ信号の記録及び当該信号の読み出しの連続動作を可能にする装置の概略図である。
【図１０】異なる信号の時系列図であり、本発明による改良型装置の機能、及び図９に示す実施形態を考案するに至った理由を説明するための図である。
【図１】
2008503841.tif 000003
【図２】
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【図３】
2008503841.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成18年9月5日(2006.9.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号に関連するアナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）であって、
−記録対象の信号を伝送する少なくとも一つの書き込みアナログバス（５，５ａ，５ｂ）と、
−記録済み信号を伝送し、そして当該信号を読み出し出力（１０１）に向けて伝送する少なくとも一つの読み出しアナログバス（４，４ａ，４ｂ）と、
−Ｌ及びＣが正の整数を表わす場合に、Ｌ行（１３）またはラインペア群、及びＣ列（１２）に配列されるセル群（２）による捕捉、セル群（２）に対する記録、及び読み出しが行なわれるマトリクスアレイ（１０）と、を備え、セル群（２）の各セルは、前記少なくとも一つの書き込みアナログバス（５，５ａ，５ｂ）に接続される少なくとも一つのアナログ入力（３，３ａ，３ｂ）と、少なくとも一つの書き込み制御デジタル入力（２３，２３ａ，２３ｂ）と、少なくとも一つの読み出し制御デジタル入力（２６，２６ａ，２６ｂ）と、そして読み出しアナログバス（４，４ａ，４ｂ）に接続される少なくとも一つのアナログ出力（１０３，１０３ａ，１０３ｂ）と、を有し、列群（１２）の各々は、前記列（１２）の各セル（２）の少なくとも一つの書き込みデジタル入力（１１−１）に接続される一つの列入力（８−１）を有し、
−クロック信号を受信する一つの入力（７）と、クロック信号を初期化する一つの入力（１０４）と、そしてマトリクスアレイ（１０）の列入力群（８−１）に接続される複数の被シフト出力（８）と、を有するシフトレジスタ（６）を備え、
サンプラーは、各列（１２）に対応する接続遅延線（９）を備え、接続遅延線（９）は、遅延線（９）の一つの入力（８−１）と、そしてマトリクスアレイ行群（１３）の数Ｌ以上の数の連続する被シフト出力群（１１）と、を有し、遅延線（９）の入力（８−１）は列入力を構成し、列入力（８−１）は列セル群（２）の書き込みデジタル入力群（１１−１）の各入力に前記遅延線（９）を介して接続され、遅延線の各出力（１１）は前記列（１２）の一つのセル（２）の少なくとも一つの書き込みデジタル入力（１１−１）の内の一つにそれぞれ接続され、
アナログサンプラー（１）は、前記サンプラーが手段（１１６，１１３）を備え、この手段によって、一つの列（１２）への書き込みと同時に、読み出し命令を、一つの読み出し列のセル群（２）の読み出しデジタル入力群（２６）の全てに送信することが可能になり、前記読み出し列は、列に対する読み出し周期の間は書き込み中のセル（２）を全く含むことがない一つの列（１２）であり、前記手段（１１６，１１３）は、列書き込みポインタ信号が一つの列入力（８−１）に到着する時点と、読み出し命令を、一つの読み出し列（１２）のセル群（２）の読み出しデジタル入力群（２６）に送信する時点との同期を取る手段を含むことを特徴とする、アナログサンプラー。
【請求項２】
読み出し命令を、一つの読み出し列（１２）のセル群（２）の読み出しデジタル入力群（２６）の全てに対して送信する手段（１１６，１１３）は、シフトレジスタ（６）の各出力（８）と、考察対象の前記書き込み列とは異なり、かつ一つの列を飛ばした読み出し列（１２）のセル群（２）の読み出しデジタル入力（２６，２６ａ，２６ｂ）の各デジタル入力との間に接続リンク（１１６，１１３）を含むことを特徴とする、請求項１記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項３】
前記読み出し列を、Ｃを法とする場合に、列書き込みポインタを受信する前記列を基準として、整数ｋ個分の列だけシフトさせることを特徴とする、請求項１又は２に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項４】
整数ｋは２に等しいことを特徴とする、請求項３記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項５】
列（１２）の数を表わす整数Ｃは４に等しいことを特徴とする、請求項１乃至４のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項６】
列書き込みポインタ信号が一つの列入力（８−１）に到着する時点と、読み出し命令を、一つの読み出し列（１２）のセル群（２）の読み出しデジタル入力群（２６）に送信する時点との同期を取る手段（１１６，１１３）は調整可能な遅延素子（１１３）を含み、遅延素子は、列書き込みポインタ信号の出力と前記読み出しデジタル入力群の各デジタル入力との間に同じ時間ずれが生じるように作用することを特徴とする、請求項１乃至５のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項７】
記録兼読み出しセル群（２）から成るマトリクスアレイ（１０）はアレイ自体を折り返すように構成され、書き込みシフトレジスタ（６）は１８０度屈曲点（６３）を含むことにより屈曲点（６３）の前に位置する送出部分（６１）、及び屈曲点（６３）の後に位置する戻り部分（６２）を構成し、列群（１２）、及びこれらの列に接続され、かつ戻り部分（６２）に位置する書き込みシフトレジスタ（６）の出力群（８）に接続される遅延線群（９）は、前記列群１２と、これらの列に接続され、かつ送出部分（６１）に位置する書き込みシフトレジスタ（６）の出力群８に接続される遅延線群９との間に挿入されることを特徴とする、請求項１乃至６のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項８】
シフトレジスタ（６）の各出力（８）は、遅延線群（９）の入力（８−１）にパルス波形整形ブロック（１７）を通して接続されることを特徴とする、請求項１乃至７のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項９】
入力アナログバス（５）は分割バス（５−１，．．．，５−Ｌ）に給電するために分割され、各分割バスはマトリクスアレイ（１０）の一つの行（１３）に対応し、そして分割バス（５−１，．．．，５−Ｌ）の各々には一つのフォロアアンプ（１４）が設けられることを特徴とする、請求項１乃至８のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１０】
各遅延線（９）は、マトリクスアレイ行（１３）当たり一つの単位遅延素子の割合で設けられる連続する単位遅延素子（９２）により構成され、各単位遅延素子（９２）の少なくとも一つのデジタル出力は一つのセル（２）の一つの書き込みデジタル入力に接続されることを特徴とする、請求項１乃至９のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１１】
各単位遅延素子（９２）は、直列に配置される２つの単位半遅延素子（９３，９４）により構成され、第１（９３）及び第２（９４）の各単位半遅延素子（９３，９４）は、一つのセル（２）の書き込みデジタル入力（１１−１ａ，１１−１ｂ）に接続される一つの出力を有することを特徴とする、請求項１０記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１２】
アナログサンプラーは、少なくとも、一つの列（１２）に接続される一つの遅延線（９）に関して、または一つの補助遅延線（９１）に関して、第１入力（１８）で信号を前記遅延線（９，９１）から、そして第２入力（１９）で基準信号を受信する位相比較器（３０）を備え、前記位相比較器（３０）の一つの出力はチャージポンプ（３２）に接続され、チャージポンプの少なくとも一つの出力（３３）は、単位遅延素子群（９２）に対する電圧が一定になるように当該電圧を制御する手段に接続されることを特徴とする、請求項１０又は１１に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１３】
アナログサンプラーは、一つの列（１２）に接続される各遅延線（９）に関して、第１入力（１８）で信号を前記遅延線（９）から、そして第２入力（１９）で基準信号を受信する位相比較器（３０）を備え、前記位相比較器（３０）の出力はチャージポンプ（３２）に接続され、チャージポンプの少なくとも一つの出力（３３）は、前記遅延線（９）の単位遅延素子群（９２）に対する電圧が一定になるように当該電圧を制御する手段に接続されることを特徴とする、請求項１０又は１１のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１４】
アレイの各セル（２）は、２つの端子である第１端子（２２ａ）及び第２端子（２２ｂ）を有するキャパシタ（２２）を含み、第１端子（２２ａ）は、書き込み切替え手段（２１）に属する制御可能な第１書き込みスイッチ（２１ａ）を通して書き込みバス（５）の分割バス（５−１，５−２，．．．，５Ｌ）に接続され、更に読み出し切替え手段（２５）に属する制御可能な第１読み出しスイッチ（２５ａ）を通して読み出しバス（４）の分割バス（４−１，４−２，．．．，４Ｌ）に接続され、第２端子（２２ｂ）は、前記書き込み切替え手段（２１）に属する制御可能な第２書き込みスイッチ（２１ｂ）を通して、一定電圧の書き込みバス（５）の戻り部分（５ｂ）に接続され、これらの書き込みスイッチ（２１ａ，２１ｂ）の各々に対する命令（２３ａ，２３ｂ）は、セル群（２）の各々の書き込みデジタル入力群に伝達され、更に第２端子（２２ｂ）は前記読み出し切替え手段（２５）に属する制御可能な第２読み出しスイッチ（２５ｂ）を通して、一定電圧の読み出しバス（４）の戻り部分（４ｂ）に接続され、これらの読み出しスイッチ（２５ａ，２５ｂ）の各々に対する命令（２６ａ，２６ｂ）は、セル群（２）の各々の読み出しデジタル入力群に伝達されることを特徴とする、請求項９乃至１３のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１５】
各セル（２）の前記書き込み切替え手段（２１）に属する第２書き込みスイッチ（２１ｂ）では、当該スイッチの制御入力が一つの単位遅延素子に接続される、または遅延線（９）の内、一つの単位遅延素子（９２）の出力の上流に位置する一つの単位半遅延素子に、または前記書き込み切替え手段（２１）に属する第１スイッチ（２１ａ）の一つの書き込み制御入力の接続先となる単位半遅延素子（９３，９４）に接続されることを特徴とする、請求項１４記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１６】
前記書き込み切替え手段（２１）に属する第１書き込みスイッチ（２１ａ）は、並列接続される２つのトランジスタであるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにより構成されることを特徴とする、請求項１４又は１５のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１７】
アナログサンプラーは２つのアナログ入力バスを備え、第１入力バスは、第１極性の側でサンプリングされる信号の一つの供給源に接続されるように設けられ、第２入力バスは、サンプリングされる信号を受信し、かつ第１極性とは逆の第２極性の側でサンプリングされる信号を送出する極性切換えインバータに接続されるように設けられ、これらのアナログ入力バスは共に、分割バスに給電するために分割され、各分割バスはマトリクスアレイの一つの行に対応し、そしてこれらの分割バスの各々には一つのフォロアアンプ（１４）が設けられ、行群はラインペア群として配列され、各ラインペアはマトリクスアレイの奇数番目のライン及びマトリクスアレイの偶数番目のラインを含み、一つのペアのライン群は連続する番号を有し、各奇数番目のラインでは、当該ラインのセル群が第１極性の信号を伝送するバスの一つの分割バスに接続され、そして各偶数番目のラインでは、当該ラインのセル群が第２極性の信号を伝送するバスの一つの分割バスに接続されることを特徴とする、請求項１乃至１６のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１８】
アナログサンプラーは、マトリクスアレイ（１０）のライン（１３）当たり一つの読み出しアナログバス（４）を備え、これらのＬ個のバス（４−１，．．．，４−Ｌ）の各々には一つの読み出しアンプ（１４１）が設けられることを特徴とする、請求項１乃至１７のいずれか一項に記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項１９】
読み出しアンプ群（１４１）はそれぞれが、一つのアナログ−デジタル変換器（１４２）に１対１の関係で接続されることを特徴とする、請求項１８記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）。
【請求項２０】
請求項１９記載の、アナログデータの連続記録及び読み出しを行なうアナログサンプラー（１）を備えるアナログ信号用デジタルデータ取得システムであって、アナログ−デジタル変換器群（１４２）の各々は、共通端子に接続されるクロック入力を有し、共通端子自体がシフトレジスタ（６）のクロック入力に接続されることを特徴とする、デジタルデータ取得システム。
【請求項２１】
請求項１乃至１８のいずれか一項に記載のアナログサンプラー（１）を用いて信号に関するアナログデータを連続的に記録し、そして読み出す方法であって、一つの書き込み列のＬ個のセルによる連続サンプリングに対応するクロック周期の間、既に記録が行なわれている一つの読み出し列のＬ個のセルが同時に読み出され、前記読み出しが書き込み列のサンプリングと同期していることを特徴とする、方法。
【請求項２２】
各セルの書込み接点群はセル書き込みポインタ信号によって制御され、セル書き込みポインタ信号は、シフトレジスタ（６）に格納される列ポインタ信号に基づいて生成される立上がりエッジ及び立下りエッジを有することを特徴とし、そしてセル書き込みポインタ信号の立上がりエッジ及び立下りエッジによって一方において、サンプル捕捉の開始を、他方においてサンプル捕捉の終了を制御することを特徴とし、更にセル書き込みポインタ信号の立上がりエッジ及び立下りエッジを分離する期間は、シフトレジスタ（６）を制御するクロック周期よりもわずかに短いことを特徴とする、請求項１乃至１８のいずれか一項に記載のアナログサンプラー（１）を用いてアナログ信号に関するアナログデータを連続的に記録し、そして読み出す、請求項２１記載の方法。
【請求項２３】
セルによるサンプル捕捉の終了を制御するパルスのエッジによって、まず戻りバスとの前記記録セルの接点を開放するデジタル入力を制御し、次に或る遅延時間の後に、信号を伝送するバスとの前記記録セルの接点を開放するデジタル入力を制御することを特徴とする、請求項１２記載のアナログサンプラー（１）を用いて信号に関するアナログデータを連続的に記録し、そして読み出す、請求項２１又は２２に記載の方法。
【請求項２４】
アナログ信号のアナログ−デジタル変換を連続的に行なう方法であって、Ｃ列のセルを含むマトリクスアレイの列ｊのセル群において前記アナログ信号を連続的にサンプリングし、そして記録し、そして前記列ｊのセル群における全ての記録が完了すると、前記アナログ信号を、前記列ｊとは異なる列群のセル群に連続的に記録し続けながら、アナログ−デジタル変換器群に、当該同じ列ｊのセル群に記録されるサンプル群の各々を同時に、且つ列の書き込みを行う期間に相当する時間に亘って供給する、方法。
【国際調査報告】
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