(57)【要約】  バリア層を材料除去停止層として用いる磁気電子メモリ素子構造とその構造の製造方法が提供されている。本方法は、誘電材料層（２４）内に少なくとも部分的に堆積されたディジット線（２６）を形成するステップを備える。誘電材料層は、相互接続スタック上に設けられる。第１部分（４０）及び第２部分（４２）を有する導電性バリア層（４０，４２）が堆積される。第１部分は、ディジット線上に設けられ、第２部分は、空隙内に配置されると共に相互接続スタックに対し電気的に接続される。メモリ素子層（４６）が第１部分上に形成され、電極層（４８）がメモリ素子層上に堆積される。その後、電極層及びメモリ素子層はパターン化及びエッチングされる。
2008518469.tif 000002
【特許請求の範囲】
【請求項１】
磁気電子メモリ素子構造の製造方法であって、
少なくとも一つのトランジスタに対し電気的に接続される相互接続スタックを製造するステップと、
第１誘電材料層内に少なくとも部分的に配置されたディジット線を形成するステップであって、前記第１誘電材料層は前記相互接続スタック上にあるステップと、
前記第１誘電材料層内に空隙をエッチングして前記相互接続スタックを露出させるステップと、
第１部分及び第２部分を有する導電性バリア層を堆積させるステップであって、前記導電性バリア層の前記第１部分は前記ディジット線上にあり、前記導電性バリア層の前記第２部分は前記空隙内に配置されると共に前記相互接続スタックに対し電気的に接続されるステップと、
前記導電性バリア層の前記第１部分上に磁気メモリ素子層を形成するステップと、
前記磁気メモリ素子層上に電極層を堆積させるステップと、
前記電極層をパターン化及びエッチングして前記ディジット線上に電極を形成するステップと、
前記磁気メモリ素子層をパターン化及びエッチングするステップと
を備える方法。
【請求項２】
請求項１記載の磁気電子メモリ素子構造の製造方法であって、
前記導電性バリア層を堆積させるステップは、タンタル、窒化タンタル、チタン、窒化チタン、タングステン、及び窒化タングステンからなる群より選択された少なくとも一つの材料により構成される層を堆積させるステップからなる方法。
【請求項３】
請求項１記載の磁気電子メモリ素子構造の製造方法は、更に、磁気メモリ素子層を形成するステップの前に前記導電性バリア層の前記第１部分及び前記第２部分の上部に充填材を堆積させるステップを備える方法。
【請求項４】
請求項１記載の磁気電子メモリ素子構造の製造方法において、前記導電性バリア層の前記第１部分上に磁気メモリ素子層を形成するステップは、更に、前記導電性バリア層の前記第２部分の上部と前記空隙の内部とに前記磁気メモリ素子層を形成するステップを備える方法。
【請求項５】
請求項１記載の磁気電子メモリ素子構造の製造方法は、更に、前記ディジット線を形成するステップの後に前記ディジット線上にキャッピング層を堆積させるステップを備える方法。
【請求項６】
請求項１記載の磁気電子メモリ素子構造の製造方法は、更に、前記ディジット線を形成するステップの後に前記ディジット線上に第２誘電材料層を堆積させるステップを備え、前記第２誘電材料層は、前記磁気メモリ素子層をパターン化及びエッチングするステップの間にエッチング停止層として機能する方法。
【請求項７】
請求項１記載の磁気電子メモリ素子構造の製造方法において、
前記電極層をパターン化及びエッチングして前記ディジット線上に電極を形成するステップは、前記磁気メモリ素子層をパターン化及びエッチングするステップの前に行われる方法。
【請求項８】
磁気電子メモリ素子セル構造であって、
相互接続スタックと、
前記相互接続スタック上の第１誘電材料層と、
前記第１誘電材料層内に少なくとも部分的に配置されたディジット線と、
第１部分及び第２部分を有する連続導電性バリア層であって、前記第１部分は前記ディジット線上に配置され、前記第２部分は前記第１誘電材料層内に形成されたビア内に配置され、前記第２部分は、前記相互接続スタックに対し電気的に接続されている連続導電性バリア層と、
前記バリア層の前記第１部分を覆うと共に前記ディジット線に対し磁気的に接続された第１部分を有する磁気メモリ素子層と、
前記磁気メモリ素子層及び前記ディジット線の上部に配置された電極と
を備えるセル構造。
【請求項９】
請求項８記載の磁気電子メモリ素子セル構造は、更に、前記導電性バリア層の前記第２部分の上部と前記ビアの内部とに配置される充填材を備えるセル構造。
【請求項１０】
請求項８記載の磁気電子メモリ素子セル構造において、
前記磁気メモリ素子層は、前記導電性バリア層の前記第２部分の上部と前記ビアの内部とに配置された第２部分を有するセル構造。
【請求項１１】
請求項８記載の磁気電子メモリ素子セル構造において、
前記導電性バリア層は、タンタル、窒化タンタル、チタン、窒化チタン、タングステン、及び窒化タングステンからなる群より選択された少なくとも一つの材料により構成されているセル構造。
【請求項１２】
請求項８記載の磁気電子メモリ素子セル構造は、更に、前記ディジット線上にキャッピング層を備えるセル構造。
【請求項１３】
請求項８記載の磁気電子メモリ素子セル構造は、更に、前記ディジット線及び前記第１誘電材料層の上部に第２誘電材料層を備えるセル構造。
【請求項１４】
半導体デバイス構造であって、
第１空隙が形成される誘電材料層と、
第１部分及び第２部分を有する連続導電性バリア層であって、前記第１部分は前記空隙内に配置されると共に、前記空隙の外側に配置された導電性材料に対し電気的に接続され、前記第２部分は前記誘電材料層上に配置されている連続導電性バリア層と、
前記バリア層の前記第１部分から離間して配置されると共に、前記バリア層の前記第２部分に対し電気的に接続された半導体構造と
を備える半導体デバイス構造。
【請求項１５】
請求項１４記載の半導体デバイス構造において、
前記半導体構造は、第２空隙内に配置された前記導電性バリア層の第３部分を備え、前記第２空隙は、誘電材料層と共に形成され、前記導電性バリア層の前記第３部分は、前記導電性バリア層の前記第２部分と一体化されている半導体デバイス構造。
【請求項１６】
請求項１４記載の半導体デバイス構造において、
前記空隙の外側に配置された前記導電性材料は相互接続スタックを備える半導体デバイス構造。
【請求項１７】
請求項１４記載の半導体デバイス構造は、更に、前記導電性バリア層の前記第１部分の上部と前記空隙の内部とに配置された充填材を備える半導体デバイス構造。
【請求項１８】
請求項１４記載の半導体デバイス構造において、
前記半導体構造は、前記導電性バリア層の前記第２部分を覆う絶縁層と、前記絶縁層を覆う第１金属電極層とを備える半導体デバイス構造。
【請求項１９】
請求項１４記載の半導体デバイス構造において、
前記半導体構造は、前記導電性バリア層の前記第２部分の下部にある前記誘電材料層内にディジット線を備え、前記ディジット線と前記導電性バリア層の前記第２部分との間に絶縁材料を備える半導体デバイス構造。
【請求項２０】
請求項１４記載の半導体デバイス構造において、
前記導電性バリア層は、タンタル、窒化タンタル、チタン、窒化チタン、タングステン、及び窒化タングステンからなる群より選択された少なくとも一つの材料により構成されている半導体デバイス構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気電子デバイスに関し、詳しくは、磁気抵抗ランダムアクセスメモリデバイスのための構造、並びに、メモリ素子とディジット線との間に、より均一なスペースを提供する磁気抵抗ランダムアクセスメモリデバイスのための構造の製造方法に関する。
【背景技術】
【０００２】
磁気電子デバイス、スピン電子デバイス、及びスピントロニクデバイスは、主として電子スピンによって生じる効果を用いるデバイスと同義語である。磁気電子効果は、多くの情報デバイスに用いられ、不揮発性、高信頼性、耐放射線性、及び高密度のデータ蓄積及び検索を提供する。磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスは、公知の磁気抵抗情報デバイスである。
【０００３】
ＭＲＡＭデバイスのための構造はメモリセルのアレイにより構成されている。各メモリセルは、相互接続スタックによりトランジスタと電気的に接続されたメモリ素子（例えば、巨大磁気抵抗（ＧＭＲ）素子又は磁気トンネル接合（ＭＴＪ）素子）を備えている。メモリ素子は、電流供給導体により生成された磁界によってプログラムされる。一般に、二つの電流供給導体、即ち「ディジット線」と「ビット線」が、クロスポイントマトリックスに配置されて、メモリ素子のプログラムのための磁界を提供する。通常、メモリ素子がディジット線に磁気的に接続されるようにディジット線がメモリ素子の下部に形成されるとの理由から、メモリ素子をトランジスタに接続する相互接続スタックは、一般に、メモリ素子からオフセットされて、標準的なＣＭＯＳ処理を用いて形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
相互接続スタックは、多数のビアと金属層とを用いて形成される。相互接続スタックをメモリ素子に対し電気的に接続するビアは、しばしば、Ｍビアと称される。ＭＲＡＭデバイス中にＭビアを形成する現行の方法では、望ましくない結果と問題とを生じる虞がある。例えば、Ｍビアは、一般に、ディジット線と同時に形成されるディジット線ランディングパッドによって、トランジスタへの相互接続スタックに対し接続される。しかしながら、ディジット線ランディングパッド及びディジット線の同時形成は、ディジット線の形成に使用されるクラッディング材料のディジット線ランディングパッド内での堆積をもたらす。ディジット線ランディングパッド内のクラッディング材料は、ディジット線ランディングパッドに対しメモリ素子にとって望ましくない磁気効果を及ぼしてしまう虞がある。
【０００５】
更に、Ｍビアの前にディジット線を形成するプロセスにおいて、一般に、ディジット線は、ディジット線の金属（通常は銅）がディジット線から外へ拡散するのを防いだり、それに続く処理段階から保護したりするためのキャッピング層によって覆われる。Ｍビアの形成は、更に、ディジット線が形成される誘電材料層中に形成されたビア空隙内へのバリア層及び銅のブラケット堆積を含むことがある。バリア層は、誘電材料層への銅の拡散を最小限に抑える。ビア空隙内へのバリア層及び銅の堆積後、ビア空隙の外側であってキャッピング層上に堆積された余分なバリア層及び銅が、一般に、化学的機械的研磨又は電気化学的機械的研磨等のプロセスによって除去される。しかしながら、そのような除去プロセスは、残余キャッピング層の粗さと不均一な厚みとをもたらすことがある。ディジット線と、その後にキャッピング層上に形成されるメモリ素子との間の距離は、約０．５〜１００ｎｍ（５〜１０００オングストローム）の範囲で比較的薄く、かつ均一になるよう設計されるため、両現象は、その後に形成されるメモリ素子の形態や動作に悪影響を及ぼすことがある。
【０００６】
また、銅をビア空隙内へ堆積させてＭビアを形成する場合、銅キャッピング層は、一般に、銅ビア上、つまりディジット線上に堆積されて、ビアからの銅拡散を最小限に抑える。しかしながら、そのようなキャッピング層は、ディジット線と上部メモリ素子との間の距離を増大させてしまう虞がある。この点に関し、メモリ素子をプログラムするため、比較的大量の電流を、ディジット線を通じて流す必要がある。
【課題を解決するための手段】
【０００７】
従って、ディジット線と上部メモリ素子との間の材料の均一な厚みをもたらす磁気電子メモリ素子構造とその製造方法を提供することが望まれている。更に、メモリ素子を堆積可能な平滑面をもたらす磁気電子メモリ素子構造とその製造方法を提供することが望まれている。また、本発明の他の望ましい特徴と特性は、添付図面とこの発明の背景と共になされる以下の発明の詳細な説明と特許請求の範囲より明らかとなる。
【発明を実施するための最良の形態】
【０００８】
本発明を以下に添付図面と共に説明する。添付図面において、同様の数字は同様の要素を示している。
以下の発明の詳細な説明は、本質的に単に例示であって、本発明、又は本発明の応用及び使用を制限するものではない。また、先の発明の背景又は下記の発明の詳細な説明中に示す理論によって制限されるものではない。
【０００９】
図１〜図６は、ＭＲＡＭデバイス構造を製造するための本発明の一実施形態に従う方法であって、平坦化停止層としてバリア層を用いる方法を示す。図１は、ＭＲＡＭデバイスの部分的に製造されたアレイのメモリセル１０の断面図である。説明を簡単にするため、ＭＲＡＭデバイスの一つのメモリセル１０のみを示す。しかしながら、ＭＲＡＭデバイスは、複数のメモリセルにより形成できることは理解されるであろう。標準的な公知のＣＭＯＳプロセスによれば、ビア１６と金属層１８とからなる相互接続スタック１２は、一般に、基板（図示せず）上に一つ又はそれ以上の誘電材料１４中にライン及びスタック状に形成されて、メモリセル１０が含まれるメモリデバイスアレイのための相互接続を提供する。本明細書で使用されるように、「層」は、単一層やサブ層の組み合わせ、即ち、複数のサブ層を意味する。相互接続スタック１２は、誘電材料層の提供、マスキング、エッチング、及び金属堆積のすべてを公知の方法を用いて形成される。本明細書において「下部」ビア２０又は「Ｂビア」として特定される相互接続スタック１２の最終部分は、以下により詳しく述べるように、メモリセルに対し電気的に接続されたビア、即ち、本明細書において「メモリ」ビア又は「Ｍビア」として特定されるビアによって覆われる。
【００１０】
メモリセル１０は、更に、Ｂビア２０上に堆積されて、好ましくは銅等の金属のビアからの拡散を最小限に抑える第１キャッピング層２２を備えることができる。第１キャッピング層２２と誘電材料１４又はそれらのいずれかと、Ｂビア２０との上部に第１誘電材料層２４を堆積させることができる。第１誘電材料層２４は、例えば、テトラエチルオルソシリケートから得られた二酸化ケイ素（ＴＥＯＳ）、フッ化テトラエチルオルソシリケートから得られた二酸化ケイ素（ＦＴＥＯＳ）、プラズマ促進窒化物（ＰＥＮ）、フッ化ガラス、スピンオンガラス、水素シルセスキオキサン、メチールシルセスキオキサン、窒化シリコン、二酸化シリコン等の適切な誘電材料からなる。その後、ディジット線２６が第１誘電材料層２４内に少なくとも部分的に配置されるように、ダマシンプロセス、サブトラクティブプロセス又は他の適切なプロセスなど、適切な公知のプロセスを用いて形成することができる。ディジット線２６は、図１の紙面に対し垂直に延びるように作製され、一般に、アルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）及び銅合金など、本明細書で第１導電性材料２８と称される適切な導電性材料により形成される。第１導電性材料２８は、銅により形成されるのが好ましい。
【００１１】
本発明の一実施形態において、クラッディング層とバリア層又はそれらのいずれかの層の材料３０を第１導電性材料２８の堆積に先立ち堆積させることができる。バリア層は、第１導電性材料２８の粘着性を向上させると共に、第１導電性材料２８及びクラッディング層材料の拡散に対する障壁として機能する。バリア層は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、又は他の適切な材料からなる。クラッディング材料は、ニッケル鉄合金又は高透磁率を有する他の同様の材料からなる。
【００１２】
ディジット線２６の形成後、適切な従来の堆積プロセスを用いて、ディジット線２６及び第１誘電材料層２４の上部に第２キャッピング層３２を堆積させてもよい。第２キャッピング層は、ディジット線２６の材料の拡散に対する障壁として機能したり、同材料をその後の処理から保護したりする適切な材料からなる。そのような材料の例としては、プラズマ促進窒化物（ＰＥＮ）、窒化シリコン（Ｓｉ３Ｎ４）、窒化アルミニウム（ＡｌＮ）、窒化酸化シリコン（ＳｉＯＸＮＹ）、又は他の適切な材料が挙げられる。選択肢として第２誘電材料層３４を第２キャッピング層３２の上に堆積させることもできる。第２誘電材料層３４は、第１誘電材料層２４を形成するための上述した材料のいずれかにより形成することができる。キャッピング層３２、及び選択肢としての第２誘電材料層３４は、ディジット線２６内の材料を保護したり、その拡散を最小にしたりするのに好適な厚みを有する。しかしながら、キャッピング層３２、及び選択肢としての第２誘電材料層３４の厚みは、ディジット線２６と、ディジット線２６上に後により形成されるメモリ素子との間の距離を最小に、かつほぼ均一にするように最適化されていることが好ましい。
【００１３】
図２に示すように、第２誘電材料層３４、第２キャッピング層３２、第１誘電材料層２４、及び第１キャッピング層２２が、標準的なマスキング技術とエッチング技術を用いて適切にパターン化及びエッチングされて、相互接続スタック１２上において相互接続スタック１２の表面３８を露出するビア空隙３６が形成される。図３に示すように、バリア層４０が、ブランケット堆積によって、第２キャッピング層３２及び選択肢としての第２誘電材料層３４の上部とビア空隙３６の内部とに堆積される。その後、第２導電性材料４２がブランケット堆積によって堆積されてビア空隙３６を埋める。第２導電性材料４２は、金属又は種々の金属層の組み合わせ等の適切な導電性材料からなり、好ましくは銅からなる。バリア層４０は、ビア空隙３６内の第２導電性材料４２の粘着性を向上させると共に、第２導電性材料の拡散に対する障壁として機能する。バリア層４０は、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、又はそのような材料の層、例えばＴａＮとＴａの層の組み合わせ等、バリア層を形成するのに適した導電性材料からなる。更に、バリア層４０は、第２導電性材料４２の拡散に対する障壁として機能するように十分な厚さを有している。しかしながら、以下に詳しく述べるように、ディジット線２６上のバリア層４０の部分がその後除去されないとの理由から、バリア層４０の厚みを最小にして、ディジット線２６とその後に形成されるメモリ素子との間の距離を最小限に抑えることが好ましい。本発明の一実施形態において、バリア層４０は、約５ｎｍ〜約１００ｎｍの範囲の厚みを有している。本発明の好ましい実施形態において、バリア層４０は、約２０ｎｍ〜約５０ｎｍの範囲の厚みを有している。
【００１４】
図４に示すように、第２導電性材料４２の堆積後、バリア層４０、第２キャッピング層３２、及び選択肢としての第２誘電材料３４を覆う余分な第２導電性材料４２を、化学的機械的研磨（ＣＭＰ）、電気化学的機械的研磨（ＥＣＭＰ）、エッチング等の適切な技術によって除去して、Ｍビア４４を形成することができる。バリア層４０は、上に述べたようにバリア層の役目をすることに加えて、除去プロセスのための停止層として機能する。本発明の一実施形態において、第２導電性材料４２を除去するのに使用されるスラリー、エッチング液、又は他の除去液の化学的構造は、バリア層４０に対する選択性を提供するように調製される。望ましい選択性を有する除去液を調製する方法は、半導体業界において公知であり、更に述べることはしない。従って、第２導電性材料４２が銅からなる場合、除去液は、バリア層の除去よりも速い速度で銅が除去されるように調製してもよい。本発明の更に別の実施形態において、バリア層４０は、除去プロセスを停止したり、減速したりするための終点信号を提供する材料により形成することができる。従って、バリア層４０をほぼ完全な姿で残しつつ、第２キャッピング層３２及び選択肢としての第２誘電材料３４の上部の余分な銅のほぼすべてを除去したとき、除去プロセスを終了する。バリア層４０は、以下に詳しく述べるように、除去停止層の機能に加え、メモリ素子がその後に堆積させられるほぼ平坦な表面を提供する。
【００１５】
図５において、余分な第２導電性材料４２を除去した後、バリア層４０及びＭビア４４の上部にブランケット堆積によってメモリ素子層４６を堆積させる。メモリ素子層４６は、ＭＪＴ素子、ＧＭＲ素子、又は磁気センサー等のメモリ素子を形成する材料層からなる。説明を簡単にするため、メモリ素子層４６をＭＪＴ素子の形成に関して説明する。詳しくは、メモリ素子層４６は、第１磁性層及び第２磁性層を備え、これらは共に、コバルト鉄（ＣｏＦｅ）、ニッケル鉄（ＮｉＦｅ）又はニッケル鉄コバルト（ＮｉＦｅＣｏ）等の磁気材料を使用する。第１磁性層は、磁化がピン止め、即ちピン固定される硬磁性層として機能し、第２磁性層内の磁化方向は自由であり、二つの磁気状態の間で切り換えられる。第１磁性層と第２磁性層との間に挟まれたトンネルバリア層には、例えば、酸化アルミニウム等の非導電性、非磁性材料が使用される。更に、メモリ素子層４６は、上記の磁性層に隣接すると共に、その後に形成されるメモリ素子のための導電性電極として機能する一つ又はそれ以上の導電性材料層を備える。
【００１６】
電極層４８がメモリ素子層４６の上に堆積される。電極層４８は一般に約１０〜４０ｎｍ（１００〜４００オングストローム）の範囲の厚みを有している。電極層４８は適切な導電性材料により形成することができる。電極層４８はＴａ、Ｗ、Ｔｉ、Ａｌ、ＴａＮ、又はそれらの組み合わせ又はそれらの合金により形成されるのが好ましい。電極層４８はＴａにより形成されるのがより好ましい。
【００１７】
図６に示すように、その後、電極層４８が標準的な公知のマスキング技術とエッチング技術とを用いてパターン化及びエッチングされることで、電極５２が形成される。電極５２は、メモリ素子層４６の活性領域５４の横寸法を規定する横寸法を有している。本明細書において使用するとき、「横寸法」は、図６の座標系５６のｘ軸とｙ軸とにおいて測定される寸法である。従って、図６に示すように、メモリ素子５０は、ディジット線２６の上部で、かつ電極５２の下部に形成される。ディジット線２６とメモリ素子５０の間に配置された層、即ち、バリア層４０、選択肢としての誘電材料層３４、及び第２キャッピング層３２は、メモリ素子５０とディジット線２６との磁気的結合を実質的に妨げない厚みを有している。この実施形態において、バリア層４０は、メモリ素子５０のための下部電極すなわち下部に設けられた電極として機能することは明らかである。
【００１８】
メモリ素子層４６及びバリア層４０もまた、標準的なマスキング技術とエッチング技術を用いてパターン化及びエッチングされる。本発明の好ましい実施形態において、メモリ素子層４６及びバリア層４０は、電極５２を形成した後にパターン化及びエッチングされる。しかしながら、メモリ素子層４６及びバリア層４０のパターン化及びエッチング後に電極５２を形成できることは理解される。しかしながら、メモリ素子層４６とバリア層４０のパターン化及びエッチングは、初期であり、同時である電極層４８のパターン化及びエッチングを含むことは明らかである。図６に示すように、メモリ素子層４６は、Ｍビア４４をほぼ覆うようにエッチングされる。この点に関し、メモリ素子層４６は、キャッピング層として機能して、第２導電性材料４２のＭビア４４からの拡散を最小にしたり、Ｍビア４４内の導電性材料を後のエッチングプロセスに使用される腐食性液体から保護したりする。本発明の好ましい実施形態において、メモリ素子層４６は、Ｍビア４４を完全に覆うと共にＭビア４４を越えて十分に延びることで、パターン化プロセス中、又はそれに続くエッチングプロセス中に生じるあらゆる位置合わせ不良を許容する。
【００１９】
この実施形態において、選択肢としての第２誘電材料層３４を、選択肢としての第２誘電材料層３４がない場合は第２キャッピング層３２を、バリア層４０が標準的なエッチング技術を必要とする場合にエッチング停止機能を果たすように形成されることは明らかである。例えば、第２誘電材料層３４又は第２キャッピング層３２を、特定のエッチング化学特性に対して選択的な材料により形成することができるか、あるいは、第２誘電材料層３４又は第２キャッピング層３２を、エッチングプロセスを停止又は減速するための終点信号を提供する材料により形成することができる。この点に関して、第２誘電材料層３４又は第２キャッピング層３２は、選択肢としての第２誘電材料層３４及び第２キャッピング層３２の下部にあるディジット線２６又は他のデバイス又は層をエッチングプロセスから保護することができる。
【００２０】
本発明の種々の実施形態が、導電性バリア層を上部メモリ素子のための下部電極として使用することによって、導電性バリア層の存在を利用することも明らかである。更に、比較的薄いバリア層が除去されず除去停止層として使用されるならば、除去プロセスがその中で終了する厚い誘電材料層の必要性は要求されない。この点に関しては、より厚い誘電材料層があったならば可能であるよりも、ディジット線の近傍にメモリ素子を作製することができる。ディジット線をより小さい寸法で作製するほど、より小さい寸法を有し、従って、改善されたアスペクト比を有するＭビアを作製することができる。また、第２キャッピング層３２及び選択肢としての第２誘電材料層３４は、堆積プロセスパラメータが許す限り薄く、均一に作製することができる。このことは、ＭＲＡＭデバイス内の改善された磁気メモリ素子スイッチング分布をもたらし、将来的にはより小さくなる形状及びスペースに対してメモリセルを対応させることができる。
【００２１】
図７〜図９は、本発明の更に別の実施形態に従う磁気電子メモリ素子構造の製造方法を示す。この方法は、図１及び図２を参照して上述されたステップで開始され、ビア空隙３６を有するメモリセル１００が形成される。説明を簡単にするため、ＭＲＡＭデバイスの一つのメモリセル１００のみを図７〜図９に示す。しかしながら、ＭＲＡＭデバイスは、複数のメモリセル１００で形成されることは理解されるであろう。メモリセル１００は、メモリセル１０と同様であり、同様の番号は同様の要素を示す。
【００２２】
図７に示すように、ビア空隙３６の形成後、導電性バリア層１０２が、第２キャッピング層３２及び選択肢としての第２誘電材料層３４の上部とビア空隙３６内にブランケット堆積によって堆積される。バリア層１０２は、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、又は、そのような材料の層、例えばＴａＮとＴａの層の組み合わせなど、バリア層を形成するのに適した導電性材料で形成することができる。更に、バリア層１０２は、適切な厚みを有し、この厚みは、バリア層１０２の形成に使用される材料に応じて決められるものであってもよく、そうでなくてもよい。しかしながら、以下に詳しく述べるように、ディジット線２６上のバリア層１０２の部分がその後除去されないとの理由から、バリア層１０２の厚みを最小にして、ディジット線２６とその後に形成されるメモリ素子との間の距離を最小限に抑えることが好ましい。
【００２３】
その後、充填材１０４を全体的に堆積させることでビア空隙３６が埋められる。充填材１０４は、その後の処理から充填材の拡散を防ぎかつ充填材の腐食又は劣化を防ぐかそのいずれかのためのキャッピング層の使用を必要としない適切な材料、材料の組み合わせ、又は材料の層で形成することができる。本発明の一実施形態において、充填材１０４は、例えば、ＴＥＯＳ、高密度プラズマＴＥＯＳ（ＨＤＰＴＥＯＳ）、ホウ化燐ドープＴＥＯＳ（ＢＰＴＥＯＳ）、ホウ化燐石英ガラス（ＢＰＳＧ）、スピンオンガラス、プラズマ促進窒化物（ＰＥＮ）、フッ化ガラス、水素シルセスキオキサン、メチールシルセスキオキサン、窒化シリコン、二酸化シリコン等の、又はそれらの組み合わせの誘電材料により形成することができる。本発明の更に別の実施形態において、充填材１０４は、その後の処理から生じる拡散や劣化を防ぐためのキャッピング層を必要としないタングステン等の金属で形成することができる。
【００２４】
図８に示すように、充填材１０４の堆積後、バリア層１０２、第２キャッピング層３２、選択肢としての第２誘電材料３４の上部の余分な充填材１０４を、ＣＭＰ、ＥＣＭＰ、エッチング等の適切な技術によって除去して、Ｍビア１０６を形成することができる。バリア層４０に対して上述したように、バリア層１０２は、除去プロセスのための停止層として機能する。本発明の一実施形態において、充填材１０４を除去するために使用されるスラリー、エッチング液、又は他の除去液の化学的構造は、バリア層１０２に対する選択性を提供するように調製される。望ましい選択性を有する除去液を調製する方法は、半導体業界では公知であり、更に述べることはしない。従って、充填材１０４が誘電材料からなる場合は、除去液は、バリア層の除去よりも速い速度で誘電材料を除去するように調製される。本発明の更に別の実施形態において、バリア層１０２は、除去プロセスを停止するか減速するための終点信号を提供する材料により形成することができる。従って、バリア層１０２をほぼ完全な姿で残しつつ、第２キャッピング層３２、選択肢としての第２誘電材料３４の上部にある余分な充填材３４のほぼすべてを除去したとき、除去プロセスを終了する。バリア層１０２は、除去停止層としての機能に加えて、追加材料層がその後に堆積させられるほぼ平坦な表面を提供する。
【００２５】
図９に示すように、余分な充填材１０４の除去後、ブランケット堆積によって、バリア層１０２及びＭビア１０６の上部にメモリ素子層４６が堆積される。メモリ素子層４６上には電極層４８が堆積される。電極層４８及びメモリ素子層４６のための適切な材料は前述した通りである。その後、標準的なマスキング技術とエッチング技術を用いて電極層４８をパターン化して電極５２が形成される。従って、図９に示すように、メモリ素子層４６の活性領域５４によって規定されるメモリ素子５０が、ディジット線２６の上部と電極５２の下部とに形成される。ディジット線２６とメモリ素子５０との間に配置された層、即ち、バリア層１０２、選択肢としての誘電材料層３４、第２キャッピング層３２は、メモリ素子５０とディジット線２６との磁気的結合を実質上妨げない厚みを有している。この実施形態において、バリア層１０２は、メモリ素子５０のための下部電極すなわち下部に設けられた電極として機能することは明らかである。
【００２６】
その後、メモリ素子層４６は、標準的なマスキング技術とエッチング技術を用いてパターン化及びエッチングされる。メモリ素子層４６のパターン化及びエッチングの間に、バリア層１０２をパターン化及びエッチングすることもできる。本発明の好ましい実施形態において、メモリ素子層４６と、選択肢としてのバリア層１０２は、電極層４８のパターン化及びエッチング後にパターン化され、エッチングされる。しかしながら、メモリ素子層４６及びバリア層１０２のパターン化及びエッチング後に電極５２が形成されることは明らかである。しかしながら、メモリ素子層４６のパターン化及びエッチングが、電極層４８の初期であり、同時であるパターン化及びエッチングを含むことは明らかである。図９に示すように、充填材１０４は、キャッピング層を必要としないため、メモリ素子層４６は、必ずしも、Ｍビア１０６をほぼ全面覆うか、部分的にでも覆うようにエッチングされる必要はない。この点に関し、メモリセル１００は、メモリ素子層４６がＭビア１０６のキャッピング層として使用される場合、メモリ素子層４６がＭビア１０６上を、かつＭビア１０６を越えてメモリ素子５０から延び、パターン化又はその後のエッチングの際の位置合わせ不良を許容する場合よりも小さい横寸法を有する。更に、バリア層１０２上の実スペースが、Ｍビア１０６の保護のため、Ｍビア１０６を越えて延びなければならないメモリ素子層又は他のキャッピング層を支持することを必要としないとの理由から、電極５２、つまりメモリ素子５０は、メモリセル１００の横寸法を増大させることなく、より大きい横寸法を有している。
【００２７】
図１０及び図１１は、本発明の更なる実施形態に従う磁気電子メモリ素子構造の製造方法を示す。この方法は、図１及び図２を参照して上述したステップで開始され、ビア空隙３６を有するメモリセル１５０が形成される。説明を簡単にするため、ＭＲＡＭデバイスの一つのメモリセル１５０のみを図１０及び図１１に示す。しかしながら、ＭＲＡＭデバイスは、複数のメモリセル１５０により形成されることは明らかである。メモリセル１５０は、メモリセル１０と同様であり、同様の番号は同様の要素を示す。
【００２８】
図１０に示すように、ビア空隙３６の形成後、導電性バリア層１５２が、第２キャッピング層３２及び選択肢としての第２誘電材料層３４の上部とビア空隙３６の内部にブランケット堆積によって堆積される。バリア層１５２は、図３のバリア層４０又は図７のバリア層１０２の形成のため上述した導電性材料のいずれかにより形成され、適切な厚みを有している。
【００２９】
その後、メモリ素子層１５４が、バリア層１５２の上部とビア空隙３６の内部とにブランケット堆積によって堆積される。メモリ素子層１５４は、図５のメモリ素子層４６のため上述した構造のいずれかと材料のいずれかにより形成される。その後、電極層１５６が、メモリ素子層１５４上に堆積させられる。電極層１５６は、図５を参照して上述した材料のいずれかにより形成されると共に、図５を参照して上述した電極層４８を形成するのに適した厚みを有している。
【００３０】
その後、電極層１５６は、標準的なマスキング技術及びエッチング技術を用いてパターン化及びエッチングされて、図１１に示すような電極１５８が形成される。メモリ素子層１５４も標準的なマスキング技術及びエッチング技術を用いてパターン化及びエッチングされる。本発明の好ましい実施形態において、メモリ素子層１５４は、電極層１５６のパターン化及びエッチング後にパターン化され、エッチングされる。しかしながら、それとは別に、メモリ素子層１５４のパターン化及びエッチング後に電極層１５６をパターン化及びエッチングしてもよいことは明らかである。しかしながら、メモリ素子層１５４のパターン化及びエッチングが、電極層１５６の初期であり、同時であるパターン化及びエッチングを含むことは明らかである。ビア空隙３６を埋める材料の一部分を、電極層１５６及びメモリ素子層１５４、又はそれらのいずれかのエッチングの際に除去してもよいが、そのようなエッチングによってビア空隙３６内のすべての材料を除去しないようにすることが好ましい。この点に関し、Ｂビア２０は露出されず、エッチング後に残るビア空隙３６内の材料によって保護され続ける。
【００３１】
本発明のこの典型的な実施形態において、バリア層１５２上に堆積された導電性材料又は充填材料を除去する別の除去ステップを使用しないことは明らかである。それに代えて、このことは、電極層１５６やメモリ素子層１５４のパターン化と同時に行われる。従って、除去ステップを省略することによって、メモリセル１５０の製造を簡素化され、処理量が増大する。更に、ビア空隙３６内の材料がキャッピング層を必要としないとの理由から、メモリ素子層１５４は、必ずしも、ビア空隙３６内の材料のほぼ全てを覆うと共にビア空隙３６を越えて延びることでパターン化又はその後のエッチング時の位置合わせ不良を許容するように、エッチングされる必要はない。この点に関し、メモリセル１５０は、メモリ素子層１５４がビア空隙３６内の材料のキャッピング層として使用される場合よりも小さい横方向の寸法を有することができる。
【００３２】
本発明の原理は、磁気電子構造に制限されず、更に別の目的のためバリア層を使用する他の半導体デバイス構造に使用できることは明らかである。例えば、本発明の典型的な実施形態に従って、図１２は、上記の方法の種々の実施形態を用いて形成される、高精度抵抗、局部的相互接続構造、又は同類のものを備えた電子構造を示す。電子構造２００は、少なくとも二つの相互接続スタック２０４が形成された第１誘電材料層２０２又は誘電材料層の組み合わせを備えている。第１誘電材料層２０２の上部には、第２誘電材料層２０６が設けられている。空隙２０８が第２誘電材料層２０６内に形成されることで相互接続スタック２０４の表面２１０が露出される。空隙２０８は、例えばビア又はトレンチ等の適切な空隙とすることができる。
【００３３】
バリア層２１２が、空隙２０８の内部と第２誘電材料層２０６の上部とにブランケット堆積によって適切な厚みを有して堆積される。バリア層２１２は、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、又は、そのような材料の層、例えばＴａＮとＴａの層の組み合わせ等、バリア層を形成するのに適した導電性材料により形成される。更に、バリア層２１２は、特定の用途に適した厚みを有してもよく、この厚みは、バリア層２１２の形成のために使用される材料により決められるものであってもよく、そうでなくてもよい。
【００３４】
本発明の一実施形態において、その後、充填材２１４をバリア層２１２上にブランケット堆積によって堆積させることで、ビア空隙２０８を埋めることができる。充填材２１４は、所望の用途に適する材料により形成される。本発明の一実施形態において、充填材２１４は、銅又はタングステン等の導電性材料により形成されるため、空隙２０８内の充填材料２１４は導体として機能する。本発明の更に別の実施形態において、充填材２１４は、例えば、ＴＥＯＳ、高密度プラズマＴＥＯＳ（ＨＤＰＴＥＯＳ）、ホウ化燐ドープＴＥＯＳ（ＢＰＴＥＯＳ）、ホウ化燐石英ガラス（ＢＰＳＧ）、スピンオンガラス、プラズマ促進窒化物（ＰＥＮ）、フッ化ガラス、水素シルセスキオキサン、メチールシルセスキオキサン、窒化シリコン、二酸化シリコン等、又はそれらの組み合わせからなる誘電材料により形成される。本発明の更に別の実施形態において、空隙２０８は、充填材料により全体的又は部分的に埋められるのではなく、バリア層２１２上にその後堆積される他の材料により埋められる。従って、これらの実施形態において、バリア層２１２は、二つの相互接続スタック２０４間の抵抗として機能するか、或いは、相互接続スタック２０４を電気的に接続する局部接続として機能する。
【００３５】
図１３は、本発明の更に別の典型的な実施形態に従う電子構造体２５０を示す。電子構造体２５０は、前記方法の種々の実施形態を用いて形成された金属−絶縁体−金属（ＭＩＭ）コンデンサを備える。電子構造体２５０は、相互接続スタック、金属相互接続線、又は他の適切な導体のビア２５４が形成された第１誘電材料層２５２又は誘電材料層の組み合わせから構成されている。第１誘電材料層２５２の上部には、第２誘電材料層２５６が設けられている。ビア空隙２５８が第２導電体層２５６内に形成されることで導体２５４の表面が露出されている。
【００３６】
バリア層２６０が、ビア空隙２５８の内部と第２誘電材料層２５６の上部とにブランケット堆積によって適切な厚みを有して堆積される。バリア層２６０は、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、又は、そのような材料の層、例えばＴａＮとＴａの層の組み合わせ等、バリア層の形成に好適な導電性材料により形成される。更に、バリア層２６０は、適切な厚みを有してもよく、この厚みは、バリア層２６０の形成に使用される材料に応じて決められるものであってもよく、そうでなくてもよい。
【００３７】
本発明の一実施形態において、その後、充填材２６２をバリア層２６０上にブランケット堆積により堆積させることでビア空隙２５８を埋める。充填材２６２は、適切な材料により形成することができる。本発明の一実施形態において、充填材２６２は、銅又はタングステン等の導電性材料により形成されるため、ビア空隙２５８内の充填材２６２は導体として機能する。本発明の更に別の実施形態において、充填材２６２は、例えば、ＴＥＯＳ、高密度プラズマＴＥＯＳ（ＨＤＰＴＥＯＳ）、ホウ化燐ドープＴＥＯＳ（ＢＰＴＥＯＳ）、ホウ化燐石英ガラス（ＢＰＳＧ）、スピンオンガラス、プラズマ促進窒化物（ＰＥＮ）、フッ化ガラス、水素シルセスキオキサン、メチールシルセスキオキサン、窒化シリコン、二酸化シリコン等の、又はそれらの組み合わせからなる誘電材料により形成される。充填材２６２の堆積後、バリア層２６０及び第２誘電材料層２５６の上部の余分な充填材２６２が、ＣＭＰ、ＥＣＭＰ、エッチング等の適切な除去プロセスによって除去される。図４のバリア層４０を参照して上述したように、バリア層２６０は、除去プロセスのための停止層として機能する。その後、絶縁体材料層２６４がバリア層２６０上にブランケット堆積により堆積され、導電性電極材料層２６６が絶縁体材料層２６４上に堆積される。本発明の更に別の実施形態において、ビア空隙２５８は充填材で埋められず、むしろ、バリア層２６０の堆積後、絶縁体材料層２６４がバリア層２６０の上部とビア空隙２５８の内部とにブランケット堆積により堆積された後、導電性電極材料層２６６が堆積される。
【００３８】
その後、導電性電極材料層２６６をパターン化及びエッチングして電極２６８が形成される。絶縁体材料層２６４及び選択肢としてのバリア層２６０も、標準的なマスキング技術とエッチング技術を用いて、同時に又は別々に、パターン化及びエッチングされる。本発明の一実施形態において、絶縁体材料層２６４は、ビア空隙２５８内の充填材料２６２のキャッピング層として機能するように、パターン化及びエッチングされる。本発明の更に別の実施形態において、絶縁体材料層２６４は、充填材料２６２上で延びないか、充填材料２６２上で部分的にしか延びないように、パターン化及びエッチングされる。図１３に示すように、バリア層２６０は、ＭＩＭ構造２５０の下部導電性電極として機能する一方で、ＭＩＭ構造２５０を導体２５４に電気的に接続する。
【００３９】
図１４は、本発明の更に別の実施形態に従うＭＩＭ構造３００を示す。ＭＩＭ構造３００は、ＭＩＭ構造２５０と同様に、導体２５４が形成される第１誘電材料層２５２又は誘電材料層の組み合わせを有している。第１誘電材料層２５２の上部には、第２誘電材料層２５６が設けられている。ビア空隙２５８が第２誘電材料層２５６内に形成されることで導体２５４の表面２７０が露出される。
【００４０】
バリア層３０２が、ビア空隙２５８の内部と第２誘電材料層２５６の上部とにブランケット堆積により適切な厚みを有して堆積される。バリア層３０２は、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、又は、そのような材料の層、例えばＴａＮとＴａの層の組み合わせ等、バリア層の形成に好適な導電性材料により形成される。更に、バリア層３０２は、適切な厚みを有していてもよく、この厚みは、バリア層３０２の形成に使用される材料によって決められるものであってもよく、そうでなくてもよい。
【００４１】
本発明の一実施形態において、バリア層３０２の堆積後、導電性充填材３０８をブランケット堆積により堆積させることでビア空隙２５８を埋めることができる。導電性充填材３０８は、銅又はタングステン等の適切な導電性材料により形成すされるため、ビア空隙２５８内の導電性充填材３０８は導体として機能する。導電性充填材３０８の堆積後、バリア層３０２及び第２誘電材料層２５６の上部の余分な導電性充填材３０８は、ＣＭＰ、ＥＣＭＰ、エッチング等の適切な除去プロセスによって除去される。図４のバリア層４０を参照して述べたように、バリア層３０２は、除去プロセスのための停止層として機能する。
【００４２】
その後、第１導電性電極層３０４をブランケット堆積により堆積させた後、絶縁材料層３０６及び第２導電性電極層３１０をブランケット堆積させる。第１導電性電極層３０４及び第２導電性電極層３１０は、図１３の導電性材料層２６６を形成するため上述した材料等の適切な導電性材料により形成される。絶縁体材料層３０６は、図１３の絶縁体材料層２６４を形成するため上述した材料のいずれかにより形成される。
【００４３】
本発明の更に別の実施形態において、ビア空隙２５８は、導電性充填材３０８により埋められず、バリア層３０２の堆積後に、第１電極層３０４がバリア層３０２の上部とビア空隙２５８の内部とにブランケット堆積によって堆積される。第１電極層３０４の堆積後、絶縁材料層３０６の堆積と導電性電極材料層３１０の堆積とが行われる。
【００４４】
その後、第２電極層３１０を標準的なマスキング技術とエッチング技術を用いてパターン化及びエッチングすることで電極３１２が形成される。絶縁材料層３０６、第１電極層３０４及びバリア層３０２も、標準的なマスキング技術とエッチング技術を用いて、同時に又は別々にパターン化及びエッチングされる。本発明の好ましい実施形態において、絶縁材料層３０６、第１電極層３０４及びバリア層３０２は、電極３１２の形成後にパターン化及びエッチングされる。しかしながら、電極層３１２を、絶縁材料層３０６、第１電極層３０４及びバリア層３０２、又はそれらのいずれかのパターン化及びエッチング後に形成してもよいことは明らかである。しかしながら、絶縁材料層３０６、第１電極層３０４及びバリア層３０２、又はそれらのいずれかのパターン化及びエッチングが、第２電極層３１０の初期であり、同時であるパターン化及びエッチングを含むことは明らかである。
【００４５】
図１４に示すように、第１電極層３０４、及び選択肢としての絶縁材料層３０６は、ビア空隙２５８をほぼ覆うようにエッチングされる。この点に関し、ビア空隙２５８が導電性充填材３０８で埋められた場合、第１電極層３０４は、キャッピング層として機能し、ビア空隙２５８からの導電性充填材３０８の拡散を最小にしたり、その後のエッチングプロセスにおいて使用される腐食性流体から導電性充填材３０８を保護したりする。従って、本発明の一実施形態において、第１電極層３０４は、導電性充填材３０８を完全に覆うと共に、ビア空隙２５８を大きく越えて延びることで、パターン化又はその後のエッチングプロセスの最中に生じる位置合わせ不良を許容する。本発明の更に別の実施形態において、第１電極層３０４がキャッピング層として機能しない場合、第１電極層３０４は、それがビア空隙２５８上で延びないか、ビア空隙２５８上で部分的に延びるように、パターン化及びエッチングされる。
【００４６】
図１５は、本発明の更に別の実施形態に従うＭＩＭ構造３５０を示す。ＭＩＭ構造３５０は、ＭＩＭ構造２５０と同様に、導体２５４が形成された第１誘電材料層２５２又は誘電材料層の組み合わせを有している。第１誘電材料層２５２の上部には、第２誘電材料層２５６が設けられている。例えばディジット線又はビット線等の第２導体３５２が、図１５の紙面と直交するように、第２誘電材料層２５６内に配置されている。第２導体３５２は、例えばダマシンプロセス又はサブトラクティブプロセス等の適切な従来技術によって形成される。絶縁材料層３５４が、第２誘電材料層２５６及び第２導体３５２の上部に堆積される。その後、空隙３５６が第２誘電材料層２５６及び絶縁材料層３５４の内部に形成されることで導体２５４の表面２７０が露出される。空隙３５６は、例えばビア形状又はトレンチ形状等の適切な形状を有している。
【００４７】
その後、バリア層３５８が、空隙３５６の内部と絶縁材料層３５４の上部とにブランケット堆積によって堆積される。バリア層３５８は、図１４のバリア層３０２の形成のため上述した材料等、バリア層の形成に好適な導電性材料により形成される。更に、バリア層３５８は、適切な厚みを有してもよく、この厚みは、バリア層３５８の形成に使用される材料に応じて決められるものであってもよく、そうでなくてもよい。従って、図１５に示すように、導体３５２、絶縁材料層３５４及びバリア層３５８は金属−絶縁体−金属構造を形成し、バリア層３５８は、ＭＩＭ構造３５０の上部電極として機能する一方で、ＭＩＭ構造３５０を導体２５４に電気的に接続する。
【００４８】
本発明の一実施形態において、その後、充填材３４０をバリア層３５８上にブランケット堆積により堆積させることでビア空隙３５６を埋めることができる。充填材３４０は、適切な材料により形成される。本発明の一実施形態において、充填材３４０は、銅又はタングステン等の導電性材料により形成されるため、ビア空隙３５６内の充填材３４０は導体として機能する。本発明の更に別の実施形態において、充填材３４０は、例えば、ＴＥＯＳ、高密度プラズマＴＥＯＳ（ＨＤＰＴＥＯＳ）、ホウ化燐ドープＴＥＯＳ（ＢＰＴＥＯＳ）、ホウ化燐石英ガラス（ＢＰＳＧ）、スピンオンガラス、プラズマ促進窒化物（ＰＥＮ）、フッ化ガラス、水素シルセスキオキサン、メチールシルセスキオキサン、窒化シリコン、二酸化シリコン等、又はそれらの組み合わせからなる誘電材料により形成される。更に別の実施形態において、充填材３４０は、バリア層３５８上に堆積された別のデバイス構造（図示せず）を形成する材料からなる。
【００４９】
充填材３５６の堆積後、バリア層３５８及び絶縁材料層３５４の上部の余分な充填材３５６が、ＣＭＰ、ＥＣＭＰ、エッチング等の適切な除去プロセスによって除去される。図４のバリア層４０を参照して述べたように、バリア層３５８は、除去プロセスのための停止層として機能する。
【００５０】
従って、バリア層を用いてメモリ素子とディジット線との間に、より均一なスペースを提供する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイス構造、及び、そのような構造の製造方法が提供されている。更に、空隙内のバリア層の存在を有効に利用するＭＲＡＭデバイスとは異なる半導体構造が提供されている。少なくとも更に別の典型的な実施形態が発明の詳細な説明の中で提示されているが、多くの変形例が存在することは明らかである。また、典型的な実施形態は単なる例示であり、いかなる点で、本発明の範囲、適用可能性、又は構成を制限するものではないことも明らかである。それどころか、詳細な説明は、当業者にとって、本発明の典型的な実施形態を実施するのに便利な指針を提供し、特許請求の範囲に述べられた本発明の範囲から逸脱せず、典型的な実施形態の中で述べられた要素の機能及び配置において、種々の変更を行えることは明らかである。
【図面の簡単な説明】
【００５１】
【図１】本発明の典型的な実施形態に従うＭＲＡＭデバイスのメモリセル構造の製造方法を示す概略断面図。
【図２】本発明の典型的な実施形態に従うＭＲＡＭデバイスのメモリセル構造の製造方法を示す概略断面図。
【図３】本発明の典型的な実施形態に従うＭＲＡＭデバイスのメモリセル構造の製造方法を示す概略断面図。
【図４】本発明の典型的な実施形態に従うＭＲＡＭデバイスのメモリセル構造の製造方法を示す概略断面図。
【図５】本発明の典型的な実施形態に従うＭＲＡＭデバイスのメモリセル構造の製造方法を示す概略断面図。
【図６】本発明の典型的な実施形態に従うＭＲＡＭデバイスのメモリセル構造の製造方法を示す概略断面図。
【図７】本発明の更に別の典型的な実施形態に従うＭＲＡＭデバイスのメモリセル構造の製造方法を示す概略断面図。
【図８】本発明の更に別の典型的な実施形態に従うＭＲＡＭデバイスのメモリセル構造の製造方法を示す概略断面図。
【図９】本発明の更に別の典型的な実施形態に従うＭＲＡＭデバイスのメモリセル構造の製造方法を示す概略断面図。
【図１０】本発明の更に別の典型的な実施形態に従うＭＲＡＭデバイスのメモリセル構造の製造方法を示す概略断面図。
【図１１】本発明の更に別の典型的な実施形態に従うＭＲＡＭデバイスのメモリセル構造の製造方法を示す概略断面図。
【図１２】本発明の典型的な実施形態に従う半導体構造の断面図。
【図１３】本発明の典型的な実施形態に従う金属−絶縁体−金属構造の断面図。
【図１４】本発明の更に別の典型的な実施形態に従う金属−絶縁体−金属構造の断面図。
【図１５】本発明の更なる典型的な実施形態に従う金属−絶縁体−金属構造の断面図。
【図１】
2008518469.tif 000003
【図２】
2008518469.tif 000004
【図３】
2008518469.tif 000005
【図４】
2008518469.tif 000006
【図５】
2008518469.tif 000007
【図６】
2008518469.tif 000008
【図７】
2008518469.tif 000009
【図８】
2008518469.tif 000010
【図９】
2008518469.tif 000011
【図１０】
2008518469.tif 000012
【図１１】
2008518469.tif 000013
【図１２】
2008518469.tif 000014
【図１３】
2008518469.tif 000015
【図１４】
2008518469.tif 000016
【図１５】
2008518469.tif 000017
【国際調査報告】
2008518469.tif 000018