(57)【要約】  デジタル／アナログ変換器（１０）は、入力ｎ（ｎは１より大きい整数）ビットデジタルコードを変換するｎビットデジタル入力および負荷への接続のための出力を有し、（ｎ−１）個のスイッチトキャパシタのアレイおよびスイッチング装置とを含む。スイッチング装置は、動作のゼロ設定段階において、前記アレイにおける少なくとも１つのキャパシタ（Ｃｉ）の第１電極に第１基準電圧（Ｖ１）を接続するとともに、前記少なくとも１つのキャパシタの第２電極に前記第１基準電圧（Ｖ１）と異なり前記入力デジタルコードの少なくとも１つについての電圧（Ｖ２，Ｖ３）を接続するように適応され、動作のデコード段階において、前記入力デジタルコードの値により前記少なくとも１つのキャパシタに電荷を注入することを可能にするようにさらに適応される。変換器は、容量性負荷に直接接続する出力を有するためのバッファレス変換器であってもよい。
2008527763.tif 000002
【特許請求の範囲】
【請求項１】
入力ｎ（ｎは１より大きい整数）ビットデジタルコードを変換するｎビットデジタル入力および負荷への接続のための出力を有し、（ｎ−１）個のスイッチトキャパシタのアレイおよびスイッチング装置とを含むデジタル／アナログ変換器において、
前記スイッチング装置は、動作のゼロ設定段階において、前記アレイにおける少なくとも１つのキャパシタの第１電極に第１基準電圧を接続するとともに、前記少なくとも１つのキャパシタの第２電極に前記第１基準電圧と異なり前記入力デジタルコードの少なくとも１つに対応する電圧を接続するように適応され、動作のデコード段階において、前記入力デジタルコードの値により前記少なくとも１つのキャパシタに電荷を注入することを可能にするようにさらに適応されるデジタル／アナログ変換器。
【請求項２】
さらに、前記アレイの各キャパシタの前記第１電極に接続可能な第１基準電圧入力部と、前記アレイの各キャパシタの前記第２電極に接続可能な第２および第３基準電圧入力部とを含み、
前記スイッチング装置は、動作のゼロ設定段階において、第１基準電圧、第２基準電圧および当該第２基準電圧と異なる第３基準電圧を受けるために、前記第１、第２および第３基準電圧入力部を接続するように適応され、前記第２および第３基準電圧入力部のうちの一方に前記アレイの各キャパシタの前記第２電極を接続するように適応される請求項１に記載の変換器。
【請求項３】
前記アレイの対応するキャパシタの前記第２電極を前記第２基準電圧入力部または前記第３基準電圧入力部に接続する複数のスイッチを含んでいる請求項２に記載の変換器。
【請求項４】
前記スイッチング装置は、動作の前記デコード段階において、前記アレイの各キャパシタの前記第１電極を前記第１基準電圧から切り離すとともに、前記アレイの少なくとも１つのキャパシタの前記第２電極を、動作の前記ゼロ設定段階において接続される前記第２および第３基準電圧入力部とは別の他方に接続し、前記キャパシタに電荷を注入することができるように適応される請求項２または３に記載の変換器。
【請求項５】
前記スイッチング装置は、所定の入力コードについての前記出力電圧として前記第１基準電圧を与えるように適応される請求項１、２または３に記載の変換器。
【請求項６】
前記所定の入力コードは中間値（mid‐scale）入力コードである請求項５に記載の変換器。
【請求項７】
前記スイッチング装置は、前記ゼロ設定段階において、少なくとも１つのキャパシタの前記第２電極を、前記入力コードが第１の値をとるときに前記第２基準電圧入力部に接続するか、あるいは前記入力コードが前記第１の値と異なる第２の値をとるときに前記第３基準電圧入力部に接続する請求項１、２または３に記載の変換器。
【請求項８】
前記スイッチング装置は、前記ゼロ設定段階において、ｉ番目のキャパシタの前記第２電極を前記第２および第３基準電圧のうちの一方に接続するとともに、前記デコード段階において、前記入力コードのｉ番目のビットが前記入力コードの最上位ビットと同じ値をとるときに前記第２および第３基準電圧のうちの他方に接続することにより、前記ｉ番目のキャパシタに電荷を注入するように適応される請求項７に記載の変換器。
【請求項９】
前記スイッチング装置は、前記ゼロ設定段階において、ｉ番目のキャパシタの前記第２電極を前記第２および第３基準電圧のうちの一方に接続するとともに、前記デコード段階において、前記入力コードのｉ番目のビットが前記入力コードの最上位ビットと同じ値をとらないときに前記第２および第３基準電圧のうちの前記と同じ一方に接続するように適応される請求項７に記載の変換器。
【請求項１０】
前記アレイにおけるｉ番目のキャパシタの容量 Ｃｉが
Ｃｉ＝ａ（ｉ−１）Ｃ１
によって与えられる請求項１、２または３に記載の変換器。
【請求項１１】
ａ＝２である請求項１０に記載の変換器。
【請求項１２】
前記アレイのキャパシタの容量の合計が負荷容量に等しい請求項２または３に記載の変換器。
【請求項１３】
前記第２および第３基準電圧のうちの一方が前記変換器の最小出力電圧であり、前記第２および第３基準電圧のうちの他方が前記変換器の最大出力電圧である請求項１２に記載の変換器。
【請求項１４】
前記第２および第３基準電圧のうちの一方が０である請求項１、２または３に記載の変換器。
【請求項１５】
前記変換器がバッファレス変換器であり、前記変換器の出力部が容量性負荷に直接接続するためのものである請求項１、２または３に記載の変換器。
【請求項１６】
前記変換器の出力部がバッファアンプを介して負荷に接続されるものである請求項１、２または３に記載の変換器。
【請求項１７】
請求項１、２または３に記載のデジタル／アナログ変換器と、入力ｍビットデジタルコードをｎビットデジタルコードに変換するとともに、前記デジタル／アナログ変換器に前記ｎビットデジタルコードを供給するためのルックアップテーブルとを含んでいるデジタル／アナログ変換装置。
【請求項１８】
入力ｎ（ｎは１より大きい整数）ビットデジタルコードを変換するｎビットデジタル入力および負荷への接続のための出力を有し、（ｎ−１）個のスイッチトキャパシタのアレイおよびスイッチング装置とを含むデジタル／アナログ変換器を備え、
前記スイッチング装置は、動作のゼロ設定段階において、前記アレイにおける少なくとも１つのキャパシタの第１電極に第１基準電圧を接続するとともに、前記少なくとも１つのキャパシタの第２電極に前記第１基準電圧と異なり前記入力デジタルコードの少なくとも１つについての電圧を接続するように適応され、動作のデコード段階において、前記入力デジタルコードの値により前記少なくとも１つのキャパシタに電荷を注入することを可能にするようにさらに適応されるディスプレイドライバ。
【請求項１９】
前記変換器は、さらに、前記アレイの各キャパシタの前記第１電極に接続可能な第１基準電圧入力部と、前記アレイの各キャパシタの前記第２電極に接続可能な第２および第３基準電圧入力部とを含み、
前記スイッチング装置は、動作のゼロ設定段階において、第１基準電圧、第２基準電圧および当該第２基準電圧と異なる第３基準電圧を受けるために、前記第１、第２および第３基準電圧入力部を接続するように適応され、前記第２および第３基準電圧入力部のうちの一方に前記アレイの各キャパシタの前記第２電極を接続するように適応される請求項１８に記載のディスプレイドライバ。
【請求項２０】
前記変換器は、前記アレイの対応するキャパシタの前記第２電極を前記第２基準電圧入力部または前記第３基準電圧入力部に接続する複数のスイッチを含んでいる請求項１９に記載のディスプレイドライバ。
【請求項２１】
前記スイッチング装置は、動作の前記デコード段階において、前記アレイの各キャパシタの前記第１電極を前記第１基準電圧から切り離すとともに、前記アレイの少なくとも１つのキャパシタの前記第２電極を、動作の前記ゼロ設定段階において接続される前記第２および第３基準電圧入力部とは別の他方に接続し、前記キャパシタに電荷を注入することができるように適応される請求項請求項１９または２０に記載のディスプレイドライバ。
【請求項２２】
前記スイッチング装置は、所定の入力コードについての前記出力電圧として前記第１基準電圧を与えるように適応される請求項１８、１９または２０に記載のディスプレイドライバ。
【請求項２３】
前記所定の入力コードは中間値（mid‐scale）入力コードである請求項２２に記載のディスプレイドライバ。
【請求項２４】
前記スイッチング装置は、前記ゼロ設定段階において、少なくとも１つのキャパシタの前記第２電極を、前記入力コードが第１の値をとるときに前記第２基準電圧入力部に接続するか、あるいは前記入力コードが前記第１の値と異なる第２の値をとるときに前記第３基準電圧入力部に接続する請求項１８、１９または２０に記載のディスプレイドライバ。
【請求項２５】
前記スイッチング装置は、前記ゼロ設定段階において、ｉ番目のキャパシタの前記第２電極を前記第２および第３基準電圧のうちの一方に接続するとともに、前記デコード段階において、前記入力コードのｉ番目のビットが前記入力コードの最上位ビットと同じ値をとるときに前記第２および第３基準電圧のうちの他方に接続することにより、前記ｉ番目のキャパシタに電荷を注入するように適応される請求項２４に記載のディスプレイドライバ。
【請求項２６】
前記スイッチング装置は、前記ゼロ設定段階において、ｉ番目のキャパシタの前記第２電極を前記第２および第３基準電圧のうちの一方に接続するとともに、前記デコード段階において、前記入力コードのｉ番目のビットが前記入力コードの最上位ビットと同じ値をとらないときに前記第２および第３基準電圧のうちの前記と同じ一方に接続するように適応される請求項２４に記載のディスプレイドライバ。
【請求項２７】
前記アレイにおけるｉ番目のキャパシタの容量 Ｃｉが
Ｃｉ＝ａ（ｉ−１）Ｃ１
によって与えられる請求項１８、１９または２０に記載のディスプレイドライバ。
【請求項２８】
ａ＝２である請求項２７に記載のディスプレイドライバ。
【請求項２９】
前記アレイのキャパシタの容量の合計が負荷容量に等しい請求項１９または２０に記載のディスプレイドライバ。
【請求項３０】
前記第２および第３基準電圧のうちの一方が前記変換器の最小出力電圧であり、前記第２および第３基準電圧のうちの他方が前記変換器の最大出力電圧である請求項２９に記載のディスプレイドライバ。
【請求項３１】
前記第２および第３基準電圧のうちの一方が０である請求項１８、１９または２０に記載のディスプレイドライバ。
【請求項３２】
前記変換器がバッファレス変換器であり、前記変換器の出力部が容量性負荷に直接接続するためのものである請求項１８、１９または２０に記載のディスプレイドライバ。
【請求項３３】
前記変換器の出力部がバッファアンプを介して負荷に接続されるものである請求項１８、１９または２０に記載のディスプレイドライバ。
【請求項３４】
請求項１７に記載のデジタル／アナログ変換装置を含んでいるディスプレイドライバ。
【請求項３５】
請求項１８または３４に記載のディスプレイドライバを含むディスプレイ。
【請求項３６】
液晶装置を含む請求項３５に記載のディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル／アナログ変換器、特に、変換器と負荷容量との間にバッファアンプを設けることなく負荷容量を直接駆動することができるデジタル／アナログ変換器に関する。このような変換器は、“バッファレス（bufferless）”変換器として知られている。このような変換器は、例えば、液晶表示装置のマトリクスの列を駆動するために用いられる。そのような変換器は、消費電力を最小化するためにとりわけ望ましい携帯使用の小型表示パネルに特に応用できる。本発明は、さらに、そのようなデジタル／アナログ変換器を含むディスプレイドライバおよびそのようなドライバを含む表示装置に関する。
【背景技術】
【０００２】
添付図面の図１は、ｎビットデジタルワード（またはｎビットデジタル“コード”）を対応するアナログ出力に変換するための公知のスイッチトキャパシタデジタル／アナログ変換器（ＤＡＣ）を示している。このＤＡＣは、ｎ個のコンデンサＣ１，…，Ｃｎを含んでいる。さらに、このＤＡＣは、ユニティゲインバッファ１の入力とグランドとの間に接続された終端コンデンサＣＴＥＲＭを含んでいる。コンデンサＣ１，…，Ｃｎの第１電極は、互いに接続されるとともに、終端コンデンサＣＴＥＲＭの第１端子に接続されている。各コンデンサＣ１，…，Ｃｎの第２電極は、それぞれスイッチ（例えば２）に接続されている。スイッチ２は、第２電極をデジタルワードの対応するビットの状態または値に応じた第１基準電圧入力部Ｖ1 または第２準電圧入力Ｖ2 にそれぞれ接続する。バッファ１の出力は、例えば、液晶装置のアクティブマトリクスのデータ行電極またはデータ列電極として、容量性負荷ＣＬＯＡＤを駆動する。
【０００３】
ＤＡＣは、図１に示さないタイミング信号によって制御される、リセットまたは“ゼロ設定（zoroing）”段階および変換または“デコード”段階という２つの動作段階を有している。ゼロ設定段階の間には、コンデンサＣ１，…，Ｃｎの第２電極および終端コンデンサＣＴＥＲＭの第１電極が、電子スイッチ３によって互いに接続されるとともに、第１基準電圧入力部Ｖ1 に接続される。これにより、コンデンサＣ１，…，Ｃｎは、ＤＡＣに蓄えられた総電荷がＶ1 ＣＴＥＲＭと等しくなるように放電される。
【０００４】
デコード段階では、各コンデンサＣｉの第２電極が、デジタル入力ワードのｉ番目のビットの値に応じて、第１基準電圧入力部Ｖ1 または第２準電圧入力Ｖ2 に接続される。ＤＡＣに蓄えられた電荷は、以下のようになる。
【０００５】
【数１】
2008527763.tif 000003
【０００６】
ここで、ｂｉは、入力デジタルワードのｉ番目のビットであり、ＶＤＡＣは、コンデンサＣ１，…，ＣｎおよびＣＴＥＲＭの第１電極の電圧である。したがって、出力電圧は、つぎのようになる。
【０００７】
【数２】
2008527763.tif 000004
【０００８】
一般に、Ｃｉ＝２(i-1) Ｃ１およびＣ１＝ＣＴＥＲＭである。この結果、入力デジタルワードに線形の関係となる１つの出力電圧が得られる。
【０００９】
負荷容量をＤＡＣと絶縁するため、および負荷容量が変換プロセスに影響を及ぼすのを防ぐため、ユニティゲインバッファ１が設けられている。しかしながら、そのようなバッファは、実質的に電力消費の根源となっている。ユニティゲインバッファ１が省かれた場合、終端容量が負荷容量の付加によって増大して、ＤＡＣからの最大出力電圧が次のようになる。
【００１０】
【数３】
2008527763.tif 000005
【００１１】
この影響は、スイッチトキャパシタの値を増大させることによって低減される。しかしながら、これにより、ＤＡＣによって占められる集積回路の電力消費と面積とが増大してしまう。第２準電圧入力Ｖ2 に印加された高基準電圧に近い電圧を得るために、上記の容量を十分に増やす必要がある。
【００１２】
上記の影響を補償するための他の技術は、入力Ｖ2 に与えられる高基準電圧を上昇させることである。しかしながら、これによっても、ＤＡＣの電力消費を増大させるだけでなく、高基準電圧を生成するためのより複雑または増強された回路を必要とする。
【００１３】
用途によって、ＤＡＣは、入力デジタルワードの非線形関数として出力電圧を発生するために必要とされる。例えば、図２は、ＤＡＣが液晶表示装置のための駆動構成の一部として用いられる場合の入力デジタルコードに対する出力電圧の必要な変換関数を示し、添付図の図３は、γ補正を行うためにこのような変換関数がいかに修正されるかを示している。
【発明の開示】
【００１４】
本発明の第１の見地は、入力ｎ（ｎは１より大きい整数）ビットデジタルコードを変換するｎビットデジタル入力および負荷への接続のための出力を有し、（ｎ−１）個のスイッチトキャパシタのアレイおよびスイッチング装置とを含むデジタル／アナログ変換器において、前記スイッチング装置は、動作のゼロ設定段階において、前記アレイにおける少なくとも１つのキャパシタの第１電極に第１基準電圧を接続するとともに、前記少なくとも１つのキャパシタの第２電極に前記第１基準電圧と異なり前記入力デジタルコードの少なくとも１つについての電圧を接続するように適応され、動作のデコード段階において、前記入力デジタルコードの値により前記少なくとも１つのキャパシタに電荷を注入することを可能にするようにさらに適応される。例えば、スイッチング装置は、前記ゼロ設定段階において、前記ｉ番目のキャパシタの前記第２電極が、前記入力コードの最上位ビットおよび前記入力コードの前記ｉ番目のビットの組み合わせの少なくとも１つについて、前記第１基準電圧と異なる電圧に接続されるデジタル／アナログ変換器を与える。
【００１５】
一般に、充電は、デコード段階において少なくとも１つのキャパシタに注入される。しかしながら、変換器は、第１基準電圧が入力コードの１つ以上の値についてＤＡＣの出力電圧であるように構成されてもよい。この場合、前記入力コードがこれらの値を有するときのデコード段階において、キャパシタのいずれにおいても電荷が注入されない。
【００１６】
前記変換器は、さらに、前記アレイの各キャパシタの前記第１電極に接続可能な第１基準電圧入力部と、前記アレイの各キャパシタの前記第２電極に接続可能な第２および第３基準電圧入力部とを含み、前記スイッチング装置が、動作のゼロ設定段階において、第１基準電圧、第２基準電圧および当該第２基準電圧と異なる第３基準電圧を受けるために、前記第１、第２および第３基準電圧入力部を接続するように適応され、前記第２および第３基準電圧入力部のうちの一方に前記アレイの各キャパシタの前記第２電極を接続するように適応されてもよい。
【００１７】
前記変換器は、前記アレイの対応するキャパシタの前記第２電極を前記第２基準電圧入力部または前記第３基準電圧入力部に接続する複数のスイッチを含んでいてもよい。
【００１８】
前記スイッチング装置は、動作の前記デコード段階において、前記アレイの各キャパシタの前記第１電極を前記第１基準電圧から切り離すとともに、前記アレイの少なくとも１つのキャパシタの前記第２電極を、動作の前記ゼロ設定段階において接続される前記第２および第３基準電圧入力部とは別の他方に接続し、前記キャパシタに電荷を注入することができるように適応されてもよい。
【００１９】
前記スイッチング装置は、所定の入力コードについての前記出力電圧として前記第１基準電圧を与えるように適応されてもよい。前記所定の入力コードは中間値（mid‐scale）入力コードであってもよい。同じＤＡＣのキャパシタが、デコードにおける出力電圧の低下する動きのために用いられるのと同様に、デコードにおける出力電圧の上昇する動きのために用いられるので、第１基準電圧は中間値の出力電圧である。しかしながら、第１基準電圧は、第２基準電圧と第３基準電圧との平均である必要はない（第１基準電圧が第２基準電圧と第３基準電圧との間である必要もない）。
【００２０】
前記スイッチング装置は、前記ゼロ設定段階において、少なくとも１つのキャパシタの前記第２電極を、前記入力コードが第１の値をとるときに前記第２基準電圧入力部に接続するか、あるいは前記入力コードが前記第１の値と異なる第２の値をとるときに前記第３基準電圧入力部に接続してもよい。例えば、スイッチング装置は、前記ゼロ設定段階において、ｉ番目のキャパシタの前記第２電極を、前記入力コードの最上位ビットおよび前記入力コードのｉ番目のビットの第１の組み合わせについて、前記第２基準電圧入力部に接続するか、または前記入力コードの最上位ビットおよび前記入力コードのｉ番目のビットの第２の組み合わせについて、前記第３基準電圧入力部に接続してもよい。
【００２１】
前記スイッチング装置は、前記ゼロ設定段階において、ｉ番目のキャパシタの前記第２電極を前記第２および第３基準電圧のうちの一方に接続するとともに、前記デコード段階において、前記入力コードのｉ番目のビットが前記入力コードの最上位ビットと同じ値をとるときに前記第２および第３基準電圧のうちの他方に接続することにより、前記ｉ番目のキャパシタに電荷を注入するように適応されてもよい。
【００２２】
前記スイッチング装置は、前記ゼロ設定段階において、ｉ番目のキャパシタの前記第２電極を前記第２および第３基準電圧のうちの一方に接続するとともに、前記デコード段階において、前記入力コードのｉ番目のビットが前記入力コードの最上位ビットと同じ値をとらないときに前記第２および第３基準電圧のうちの前記と同じ一方に接続するように適応されてもよい。
【００２３】
前記アレイにおけるｉ番目のキャパシタの容量 ＣｉがＣｉ＝ａ（ｉ−１）Ｃ１によって与えられてもよい。その係数はａ＝２であってもよい。
【００２４】
前記アレイのキャパシタの容量の合計が負荷容量に等しくてもよい。
【００２５】
前記第２および第３基準電圧のうちの一方が前記変換器の最小出力電圧であり、前記第２および第３基準電圧のうちの他方が前記変換器の最大出力電圧であってもよい。
【００２６】
前記第２および第３基準電圧のうちの一方が０であってもよい。
【００２７】
前記変換器がバッファレス変換器であり、前記変換器の出力部が容量性負荷に直接接続するためのものであってもよい。
【００２８】
あるいは、前記変換器の出力部がバッファアンプを介して負荷に接続可能であってもよい。この場合、負荷は、容量性負荷に限定されないが、例えば抵抗性負荷であってもよい。
【００２９】
本発明の第２の見地は、第１の見地のデジタル／アナログ変換器と、入力ｍビットデジタルコードをｎビットデジタルコードに変換するとともに、前記デジタル／アナログ変換器に前記ｎビットデジタルコードを供給するためのルックアップテーブルとを含んでいるデジタル／アナログ変換装置を与える。
【００３０】
本発明の第３の見地は、第１の見地の変換器を含むディスプレイドライバを与える。
【００３１】
本発明の第４の見地は、第２の見地の変換装置を含むディスプレイドライバを与える。
【００３２】
本発明の第５の見地は、第３または第４の見地のドライバを含むディスプレイを与える。このディスプレイは、液晶装置を含んでいてもよい。
【発明を実施するための最良の形態】
【００３３】
本発明は、添付図面を参照した具体例によってさらに記述される。
【００３４】
図１２は、本発明の第１の実施形態に係るデジタル／アナログ変換器１０のブロック回路図である。図１２のＤＡＣは、入力ｎビットデジタルコードを出力電圧に変換するためのものである。本実施形態において、当該ＤＡＣは、“バッファレス”ＤＡＣであり、その出力は、図１２にＣＴＥＲＭと示した負荷容量に直接接続することに適している。ここで用いる“バッファレスＤＡＣ”という用語は、図１のユニティゲインを有する出力バッファ１を必要としないＤＡＣを意味している。
【００３５】
図１２のＤＡＣが表示装置を駆動するためのディスプレイドライバに組み込まれた場合、上記負荷容量は、例えば、アクティブマトリクス液晶装置のデータ行を含んでいてもよい。
【００３６】
図１２のｎビットＤＡＣは、それぞれスイッチ１１に接続されている（ｎ−１）コンデンサＣ１，Ｃ２，…，Ｃｎ−１のアレイを含んでいる。スイッチ１１は、２つのタイミング信号Φ１，Φ２と、ｎビット入力デジタルコードｂのｉ番目のビットｂｉおよび最上位ビットｂｎとによって制御されている。
【００３７】
上記ＤＡＣにおける各コンデンサＣｉの１つの電極（図１２との一貫性を保つために、この電極を“上部電極”と呼ぶが、この用語は単に便宜上用いられ、該ＤＡＣの使用をいかなる特定の方向にも限定するものではない。）が、第１基準電圧入力部１２に接続されている。第１基準電圧入力部１２は、第１タイミング信号Φ１によって制御されるスイッチ１３によって、第１基準電圧源Ｖ１に接続されていてもよい。
【００３８】
上記ＤＡＣの各コンデンサＣｉの他の（“下部”）電極を、スイッチ１１のうちの１つによって、第２基準電圧入力部１４または第３基準電圧入力部１５に接続できる。第２および第３の基準電圧入力部１４，１５を、使用時に、第２および第３の基準電圧Ｖ２，Ｖ３に、それぞれ接続できる。第２基準電圧Ｖ２は、第３基準電圧Ｖ３とは異なっている。
【００３９】
コンデンサＣｉの下部電極に関連のあるスイッチ１１は、それぞれの論理回路Ｌ１，Ｌ２，・・・，Ｌｎ−１の出力によって制御される。各論理回路Ｌiは、２つのタイミング信号Φ１，Φ２と、上記ｎビット入力デジタルコードのｉ番目のビットｂｉおよび最上位ビットｂｎとを入力として受ける。つまり、上記ＤＡＣにおけるコンデンサのアレイは（ｎ−１）個のコンデンサＣ１，Ｃ２，…，Ｃｎ−１を備えているだけであるが、上記入力コードの最上位ビットｂｎが各論理回路Ｌiへの入力であることから、ＤＡＣはｎビット入力を有している。
【００４０】
図１２のＤＡＣは、デコード段階が後に続くゼロ設定段階において動作する。ゼロ設定段階において、スイッチ１３は、第１タイミング信号Φ１によって閉じ、これにより、該ＤＡＣの各コンデンサＣｉの上部電極と、負荷コンデンサＣＴＥＲＭの上部電極とは、第１基準電圧Ｖ１の電位に保たれる。ＤＡＣのコンデンサＣｉと負荷コンデンサＣＴＥＲＭとの上端電極が第１基準電圧Ｖ１に帯電しているので、ＤＡＣの出力電圧ＶＤＡＣは、第１基準電圧Ｖ１にまで充電される。
【００４１】
デコード段階において、スイッチ１３は、第１タイミング信号Φ１によって開き、これにより、第１基準電圧入力部１２が第１基準電圧源Ｖ１と隔絶される。出力電圧ＶＤＡＣは、上記入力コードに依存した電圧に変動する。
【００４２】
上記ゼロ設定段階および上記デコード段階におけるＤＡＣ１０の各コンデンサＣｉの下部電極の接続は、上記入力データコードのそれぞれのビットｂｉと、当該入力データコードの最上位ビット（ＭＳＢ）ｂｎとによって決まる。各コンデンサＣｉの下部電極の接続には、基本的に以下の２つの可能性がある。（ａ）デコード段階中にコンデンサＣｉの下部電極に印加された電圧は、ゼロ設定段階においてコンデンサＣｉの下部電極に印加された電圧とは異なっている。これにより、デコード段階におけるｉ番目のコンデンサＣｉに電荷が注入される。あるいは、（ｂ）デコード段階においてコンデンサＣｉの下部電極に印加された電圧は、ゼロ設定段階においてコンデンサＣｉの下部電極に印加された電圧と同じである。これにより、いかなる電荷も、デコード段階においてｉ番目のコンデンサＣｉに注入されない。
【００４３】
ｉ番目のコンデンサＣｉに電荷が注入されると、注入された電荷の符号は、入力データコードの最上位ビットｂｎによって決定されることが好ましい。
【００４４】
ｉ番目のコンデンサＣｉの下部電極が第２基準電圧Ｖ２または第３基準電圧Ｖ３に接続されている図１２の実施形態では、上記選択肢（ａ）を、ｉ番目のコンデンサＣｉに対応するスイッチ１１を制御することによって実施することで、ゼロ設定段階において下部電極を第２基準電圧Ｖ２に接続したり、デコード段階において下部電極を第３基準電圧Ｖ３に接続することもあれば、ゼロ設定段階において下部電極を第３基準電圧Ｖ３に接続したり、デコード段階において下部電極を第２基準電圧Ｖ２に接続することもある。選択肢（ｂ）は、ｉ番目のコンデンサＣｉの下部電極をゼロ設定段階およびデコード段階において第２基準電圧Ｖ２に接続することにより実施されることもあれば、ｉ番目のコンデンサＣｉの下部電極をゼロ設定段階およびデコード段階において第３基準電圧Ｖ３に接続することにより実施されることもある。
【００４５】
好ましい一実施形態では、図１２のＤＡＣのスイッチング装置は以下のように動作する。
【００４６】
上記入力コードにおける最上位ビット（ＭＳＢ）およびｉ番目のビットが論理的にゼロ（ｂｎ＝０，ｂｉ＝０）であれば、スイッチ１１は、コンデンサＣｉの下部電極をゼロ設定段階において第３基準電圧Ｖ３に接続し、コンデンサＣｉの下部電極をデコード段階において第２基準電圧Ｖ２に接続する。コンデンサＣｉの下部電極に印加された電圧は、したがって、ゼロ設定段階（Ｖ３）とデコード段階（Ｖ２）とで変化し、これにより、コンデンサＣｉに電荷が注入される。注入された電荷は、Ｑｉ＝（Ｖ２−Ｖ３）Ｃｉとなる。
【００４７】
上記ＭＳＢと、上記入力コードのｉ番目のビットとが、ともに論理１（ｂｎ＝１，ｂｉ＝１）であれば、スイッチ１１は、コンデンサＣｉの下部電極をゼロ設定段階において第２基準電圧Ｖ２に接続し、コンデンサＣｉの下部電極をデコード段階において第３基準電圧Ｖ３に接続する。コンデンサＣｉに電荷が再び注入され、注入された電荷は、Ｑｉ＝（Ｖ３−Ｖ２）Ｃｉとなる。
【００４８】
ｂｎ＝１，ｂｉ＝１である場合に、ｉ番目のコンデンサに注入された電荷の符号が、ｂｎ＝０，ｂｉ＝０である場合に注入された電荷の符号とは逆である、ということが分かる。
【００４９】
入力コードのＭＳＢが入力コードのｉ番目のビットとは異なる論理状態を有していれば（ｂｎ≠ｂｉ）、コンデンサＣｉの下部電極の接続は、ゼロ設定段階とデコード段階とで変化しない。したがって、コンデンサＣｉにいかなる電荷も注入されない。下部電極がゼロ設定段階において第２基準電圧源に接続された場合、下部電極は、デコード段階においても第２基準電圧源に接続されたままであり、同様に、下部電極がゼロ設定段階において第３基準電圧源に接続された場合、下部電極は、デコード段階においても第３基準電圧源に接続されたままである。（下部電極が第２基準電圧Ｖ２または第３基準電圧Ｖ３に接続されているかどうかは、設計上の選択事項であり、論理回路Ｌiおよびスイッチ１１の特定の形状によって決定される。）
以降の記述では、説明のために、第２基準電圧Ｖ２が第３基準電圧Ｖ３未満であると仮定する。
【００５０】
上記のように、ゼロ設定段階の終わりに、ＤＡＣの出力電圧はＶ１に充電されている。デコード段階では、コンデンサＣｉおよび負荷コンデンサＣＴＥＲＭの上部電極は、第１基準電圧源から切り離されており、前述のように、ＤＡＣのコンデンサの少なくともいくつかに電荷が注入される（ただし、入力コードが１００…００または０１１…１１であれば、ｉ≠ｎの全ての値に対してｂｎ≠ｂｉであるので電荷が注入されない、という点を除く）。電荷の注入の結果として、ＤＡＣの出力電圧は、以下のように、入力デジタルコードによって決定された電圧に変動する。
【００５１】
ｂｎ＝０である場合
【００５２】
【数４】
2008527763.tif 000006
【００５３】
ｂｎ＝１である場合
【００５４】
【数５】
2008527763.tif 000007
【００５５】
図１４は、図１２のＤＡＣの出力特性を示している。入力コード０１１…１１１および１００…００は、それぞれＶ１の出力電圧を生成する。これは、これらの入力コードのいずれかのために、デコード段階において電荷が注入されないからである。入力コードが１００…００より大きくなると、ＤＡＣの出力電圧は、Ｖ１から最大出力電圧ＶＨに増大する。同様に、入力コードが０１１…１１１より小さくなると、ＤＡＣの出力電圧は、Ｖ１から最小出力電圧ＶＬに低下する。ＤＡＣの容量の合計が負荷容量と同じであれば（つまり、ΣＣｉ＝ＣＴＥＲＭであれば）、最大および最小の電圧はＶＨ＝Ｖ１＋（１／２）（Ｖ３−Ｖ２）となり、最小出力電圧はＶＬ＝Ｖ１−（１／２）（Ｖ３−Ｖ２）となる。
【００５６】
また、図１４の出力特性は、２つの“辺（arms）”を含んでいる。しかし、２つの辺は、出力電圧の中間レベルにおいて始まり、中間レベルの電圧から離れていく。このことは、図１１の従来技術の出力特性（特性を有する２つの辺は共通の点に収束する）とは、対照的である。
【００５７】
結果として、本発明の出力特性は、負荷容量がＤＡＣの内部容量に正確に整合していない場合、２つの辺が接触する点において、不整合にならない。最小出力電圧ＶＬに近接した出力電圧、または最大出力電圧ＶＨに近接した出力電圧に関して、負荷容量とＤＡＣの内部容量との不整合によって生じた出力特性のエラーが、辺の終わりに生じる。ＤＡＣが表示装置の画素を駆動している場合、このことは、出力特性のエラーが黒寄りおよび白寄りの色調に影響を与え、上記のように、人間の目が階調の端である黒または白でのエラーに対する感度が低いことを意味している。図１４の出力特性により、上記特性の中点において接触する２つの辺の良好に整合させることができる。これにより、本発明のＤＡＣを用いて表示装置の画素を駆動するとき、表示品位の改善をもたらすように、中間調（mid‐grey tones）の色調を正確に再現できる。
【００５８】
したがって、内部ＤＡＣ容量と負荷容量との所要の整合精度が低減される。
【００５９】
他の例では、ＤＡＣは、負荷容量によって支配的に影響される必要がない。このことは、ＤＡＣの占有面積とＤＡＣの消費電力とがともに低減されるということを、意味している。同時に、ＤＡＣの動作速度が高まる。これに対して、図１の従来技術のＤＡＣでは、最も下流（lowest）のＤＡＣキャパシタは、通常、負荷容量と同じ容量を有しており、より上流（higher）のＤＡＣキャパシタは、負荷容量よりもずっと大きい容量を有している。したがって、従来技術のＤＡＣの面積を低減することは困難である。
【００６０】
本発明のＤＡＣはまた、図９のＤＡＣの利点の多くを有している。本発明のＤＡＣは、出力バッファアンプを用いることなく使用することができる。これにより、本発明のＤＡＣの電力消費量を低減できる。なぜなら、バップアンプは、図１のＤＡＣの電力消費の最大の原因となっているからである。
【００６１】
本発明のＤＡＣを、線形の出力または非線形の出力を有するように配置することができる。図１の従来技術のＤＡＣに関して述べたように、線形の出力を有するＤＡＣは、高分解能のルックアップテーブルを有するＤＡＣを用いて任意の所望の出力を作り出すために用いられる。
【００６２】
本発明のＤＡＣの出力電圧範囲は、式（５）および（６）から分かるように、以下のようになる。
【００６３】
【数６】
2008527763.tif 000008
【００６４】
単純な実施例では、ΣＣｉ＝ＣＬＯＡＤであり、Ｖ２,Ｖ３は、最小および最大の出力電圧に相当する。これにより、Ｖ２およびＶ３を適切に選択することにより、任意の所望の最小および最大出力電圧を得ることができる。本実施例では、第２および第３の基準電圧Ｖ２,Ｖ３を、できるだけ単純に発生させ、第２および第３の基準電圧Ｖ２,Ｖ３の発生による消費電力が、図４の従来技術のバッファレス変換器での基準電圧の発生に必要な電力よりも小さい。
【００６５】
本実施例では、基準電圧Ｖ２,Ｖ３をさらに用いて単純な３出力ＤＡＣを提供する。これは、例えば、ＤＡＣが用いられない場合に低電力モードで使用するためである。
【００６６】
他の実施例では、Ｖ３とＶ２との絶対値｜Ｖ３−Ｖ２｜は、上記の所要出力電圧範囲よりも大きくてもよい。これにより、式（７）に示したように、ΣＣｉをＣＬＯＡＤよりも低く低減でき、ＤＡＣの大きさをさらに小さくすることができる。
【００６７】
好ましい実施形態では、第２および第３の基準電圧Ｖ２,Ｖ３のうちの一方が、ゼロに設定されていてもよい。これにより、上記基準電圧の発生をさらに簡略化できる。
【００６８】
図９のＤＡＣと同様に、ＤＡＣの特定用途向けに適するように、設計および製造プロセスの段階で、本発明のＤＡＣの内部容量を「調整」してもよい。また、例えば係属中の英国特許出願番号０４２３３９７．９に記載されているように、様々な負荷容量で動作できるようにＤＡＣを製造した後、ＤＡＣを「再調整」してもよい。（しかしながら、英国特許出願番号０４２３３９７．９に記載されているように、１つのＤＡＣの出力を他のＤＡＣの出力と比較することよりも、むしろ、１つまたは複数のＤＡＣの出力を基準電圧と比較する必要がある。)
図１４は、第２および第３の基準電圧Ｖ２,Ｖ３が上記の所要出力電圧範囲の上限および下限に設定されている場合の、図１２のＤＡＣの出力電圧特性を示している。つまり、ＶＬおよびＶＨは当該電圧特性の所要電圧の上限および下限であり、第２基準電圧Ｖ２＝ＶＬおよび第３基準電圧Ｖ３＝ＶＨである。この場合、上記したように、ＤＡＣの容量は、ΣＣｉ＝ＣＬＯＡＤとなるように構成されている。
【００６９】
好ましい実施形態では、ＤＡＣのキャパシタは、Ｃｉ＝ａ（ｉ−１）Ｃ１となるように重み付けされていてもよい。特に好ましい実施形態では、ＤＡＣのキャパシタに２進の重み付けされているので、ａ＝２である。この場合、ＤＡＣの出力電圧特性は、図１４に示したように、線形である。
【００７０】
図１３は、図１２のＤＡＣの論理回路Ｌiの実施可能な一例を示している。論理回路Ｌiの本実施形態では、入力データコードの最上位ビットｂｎおよび入力データコードのｉ番目のビットｂｉは、ＡＮＤゲート１６に入力されている。ＭＳＢｂｎおよびｉ番目のビットｂｉはまた、インバータ１７,１７´を介した第２ＡＮＤゲート１８にも入力される。２つのＡＮＤゲートの出力は、それぞれのスイッチ１９，２０を介して論理回路Ｌiの出力２１に送られる。
【００７１】
第２ＡＮＤゲート１８の出力を選択するスイッチ２０は、第１タイミング信号Φ１によって制御される。当該第１タイミング信号は、ゼロ設定段階において論理値１をとり、デコード段階においては論理値０をとる。これにより、スイッチ２０は、ゼロ設定段階では閉じた状態になり、デコード段階では開いた状態になる。第１ＡＮＤゲート１６の出力を選択するスイッチ１９は、ゼロ設定段階において論理値０をとり、デコード段階において論理値１をとる第２タイミング信号Φ２によって制御される。したがって、ゼロ設定段階では、第２ＡＮＤゲート１８からの出力が選択され、デコード段階では、第１ＡＮＤゲート１６からの出力が選択される。
【００７２】
論理回路Ｌｉｎからの出力は、コンデンサＣｉの下部電極を第２基準電圧Ｖ２または第３基準電圧Ｖ３に接続しているスイッチ１１を制御する。図１３では、ゼロ設定段階において、スイッチ１１は（！ｂｉ・！ｂｎ）の値によって制御され、デコード段階において、スイッチ１１は（ｂｉ・ｂｎ）の値によって制御される。したがって、ｂｉ＝ｂｎであれば、図１３の論理回路Ｌiが、ゼロ設定段階においてコンデンサＣｉの下部電極を第２基準電圧Ｖ２および第３基準電圧Ｖ３の一方に接続し、デコード段階において第２および第３の基準電圧Ｖ２、Ｖ３のもう一方に接続するには有効である。ｂｉ≠ｂｎであれば、各ＡＮＤゲート１６，１８は、常に、論理ゼロの出力を与えるので、コンデンサＣｉの下部電極は、ゼロ設定段階およびデコード段階のいずれにおいても、第２および第３の基準電圧Ｖ２，Ｖ３のうちの同じ一方に接続される。こうすることにより、コンデンサＣｉに電荷は注入されなくなる。
【００７３】
図１２の実施形態では、論理回路Ｌiが論理値０を出力すると、スイッチ１１がコンデンサＣｉの下部電極を第２基準電圧Ｖ２に接続し、論理回路Ｌiが論理値１を出力すると、コンデンサＣｉの下部電極を第３基準電圧Ｖ３に接続すると仮定している。
【００７４】
図１５は、本発明の第２の実施形態に係るＤＡＣ２２を示している。図１５のＤＡＣ２２は、通常、図１２のＤＡＣ１０と同じであり、両方の実施形態に共通している特徴の記載については繰り返さない。図１５のＤＡＣ２２は、基本的には論理回路Ｌiに関して、図１２のＤＡＣ１０とは異なっている。図１５に示すように、図１５の論理回路Ｌiは、上記タイミング信号のうちの一方によって制御されている。
【００７５】
図１５のＤＡＣ２２の論理回路Ｌiについて、図１６に示す。図１６に示すように、論理回路Ｌiへの入力は、入力データコードのＭＳＢ（ｂｎ）、該入力データコードのｉ番目のビット（ｂｉ）、および（ゼロ設定段階においては論理０であり、デコード段階においては論理１である）第２タイミング信号Φ２である。入力データコードのＭＳＢ、入力データコードのｉ番目のビット、および第２タイミング信号Φ２は、第１ＡＮＤゲート２３に入力され、さらにインバータ２４を介して第２ＡＮＤゲート２５に入力される。第１および第２のＡＮＤゲート２３，２５の出力は、ＯＲゲート２６に入力される。スイッチ１１は、ＯＲゲート２６からの出力によって制御される。
【００７６】
明らかに、上記入力データコードがｂｎ＝ｂｉ＝１を有していれば、論理回路Ｌiは、ゼロ設定段階において論理０の出力を生成する。なぜなら、論理回路Ｌiへの入力ビットは（１，１，０）であり、これにより、両方のＡＮＤゲートが論理０の出力を与えるからである。しかし、デコード段階において、タイミング信号Φ２は、論理１の値を有している。これにより、論理回路Ｌiへの入力ビットは、（１，１，１）になり、第１ＡＮＤゲート２３は、論理１の出力を生成する。このようにして、論理回路Ｌiは、デコード段階において論理１の出力を生成する。
【００７７】
逆に、上記入力データコードがｂｎ＝ｂｉ＝０を有していれば、第２ＡＮＤゲート２５は、ゼロ設定段階において論理１の出力を生成し、両方のＡＮＤゲート２３，２５は、デコード段階において論理０の出力を生成する。このようにして、論理回路Ｌiは、ゼロ設定段階では論理１の出力を、デコード段階では論理ゼロの出力を生成する。したがって、ｂｎ＝ｂｉ＝１およびｂｎ＝ｂｉ＝０である場合、スイッチ１１は、コンデンサＣｉを、ゼロ設定段階では第２および第３の電圧Ｖ２，Ｖ３のうちの一方に接続し、デコード段階では第２および第３の基準電圧Ｖ２、Ｖ３のもう一方に接続する。（図１５および図１６の実施形態では、スイッチ１１は、ＯＲゲート２６からの出力が論理０であれば、コンデンサＣｉの下部電極を第２基準電圧Ｖ２に接続するように制御され、ＯＲゲート２６の出力が論理１であれば、コンデンサＣｉの下部電極を第３基準電圧Ｖ３に接続するように制御される。）
どのｂｉ≠ｂｎの上記入力データコードのいかなるビットについても、論理回路Ｌiは、ゼロ設定段階およびデコード段階において論理０を出力する。したがって、いかなる電荷もコンデンサＣｉに注入されない。
【００７８】
より正式には、図１６の論理回路Ｌiの出力は、（ｂｉ・ｂｎ・Φ２）＋（！ｂｉ・！ｂｎ・！Φ２）となる。図１５の実施形態では、スイッチ１１は、（ｂｉ・ｂｎ・Φ２）＋（！ｂｉ・！ｂｎ・！Φ２）＝０であれば、ｉ番目のキャパシタの下部電極を第２基準電圧Ｖ２に接続し、論理回路Ｌiの出力が論理１であれば、該ｉ番目のキャパシタの下部電極を第３基準電圧Ｖ３に接続する。
【００７９】
本発明のＤＡＣの論理回路Ｌiは、図１３および図１６に示した２つの例に限定されるものではない。基本的に、以下の要件を満たす全ての論理回路を用いてもよい。
【００８０】
ｂｉ＝ｂｎ＝１であれば、ゼロ設定段階では論理０（または論理１）を出力し、デコード段階では論理１（または論理０）を出力する。
【００８１】
ｂｉ＝ｂｎ＝０であれば、ゼロ設定段階では論理１（または論理０）を出力し、デコード段階では論理０（または論理１）を出力する。
【００８２】
ｂｉ≠ｂｎであれば、ゼロ設定段階およびデコード段階において同じ論理値を出力する。
【００８３】
上記したように、図１２または図１５の実施形態における第２および第３の基準電圧Ｖ２，Ｖ３は、ＤＡＣの上記の所要出力電圧範囲の上限および下限（つまり、ＶＬおよびＶＨ）である必要はない。例として、第２および第３の基準電圧Ｖ２，Ｖ３のうちの一方は、上記グラウンド（ゼロ）電圧として設定されていてもよい。こうすることにより、これらの基準電圧を供給するために必要な上記回路を簡素化することができる。
【００８４】
他の代替例として、第２および第３の基準電圧Ｖ２，Ｖ３は、かなり離れた値に設定されていてもよいし、かなり近い値に設定されていてもよい。これにより、｜Ｖ３−Ｖ２｜は、ＶＨ−ＶＬよりも大きいか、または、それ未満になる。この所要電圧出力範囲は、結果的に、式（３）にしたがって、ＤＡＣの容量（ΣＣｉ）の合計を選択することによって得られる。例えば、第２および第３の基準電圧Ｖ２，Ｖ３がかなり離れた値に設定されると、ＤＡＣの容量の合計は低減され、これにより、ＤＡＣに必要な面積が減少する。あるいは、第２および第３の基準電圧Ｖ２，Ｖ３が互いに近い値に設定されると、ＤＡＣの電力消費が低減される。（特定の出力電圧範囲を設けるために、ＤＡＣの容量の合計を増加させる必要があり、コンデンサに蓄えられた電力がＣＶ２に比例しているが、ＤＡＣでは、容量ＣはＶ−１に比例している）。
【００８５】
上記のように、ＤＡＣのコンデンサＣｉは、２進の重み付けされていてもよいし、またはＣｉ＝ａ（ｉ−１）Ｃ１にしたがって重み付けされていてもよい。しかし、本発明は、これに限定されるものではなく、ＤＡＣのコンデンサは、いかなる適切な重み付けを有していてもよい。例えば、ＤＡＣのコンデンサは、ＤＡＣのコンデンサの容量が互いに一定の倍数ではないように、または、全てのＤＡＣのコンデンサが（“サーモメータコーディング（thermometer coding）”として知られている）同じ容量を有しているように、重み付けされていてもよい。
【００８６】
図１７は、本発明の双方向のＤＡＣを組み込んだＤＡＣ構成２７を示している。ＤＡＣ構成２７は、ｍビット入力とｎビット出力とを有するルックアップテーブル２８を含んでいる。ルックアップテーブル２８からの出力は、本発明のｎビット双方向ＤＡＣ２９に入力される。図１７のＤＡＣ２９は、例えば、図１２のＤＡＣ１０であってもよいし、図１５のＤＡＣ２２であってもよい。ルックアップテーブル２８は、ｍビットデジタル入力コードを、ｎビットＤＡＣ２９に入力されるｎビットコードに対応付ける。図１７のＤＡＣ構成２７は、以下の３つの方法のうちの１つによって実施される。
【００８７】
ｍ＜ｎの場合、これにより、ＤＡＣ２９の可能な出力電圧の範囲からの選択が用いられる。これは、線形のＤＡＣから非線形出力電圧特性を得るために一般的に用いられている。
【００８８】
ｍ＝ｎの場合、ルックアップテーブルは、再び順序付けられる、および／または、いくつかの入力コードを組み合わせる。
【００８９】
ｍ＞ｎの場合、ルックアップテーブルを用いることにより、高分解能システムにおいて低分解能のＤＡＣを使用できる（ただし分解能の損失を伴う）。
【００９０】
本発明を、第１、第２、および第３の基準電圧が全て互いに異なっているという想定で、つまり、Ｖ１≠Ｖ２、Ｖ２≠Ｖ３、および、Ｖ１≠Ｖ３という想定で、記載してきた。必ずしもそうする必要はないが、第１基準電圧Ｖ１は、第２および第３基準電圧Ｖ２，Ｖ３の一方と同じであってもよい。第１基準電圧Ｖ１を、第２および第３基準電圧Ｖ２，Ｖ３の一方と同じにすることにより、該基準電圧の発生を簡略化できる。これは、ゼロではない基準電圧が２つだけ発生する必要があるからである。さらには、第１基準電圧Ｖ１と、第２または第３基準電圧Ｖ２，Ｖ３の一方とを、ゼロ（グランド）にすることにより、ゼロではない基準電圧を１つだけ発生すればよいので、該基準電圧の発生をさらに簡略化できる。これは、
正または負の電圧を出力する必要のあるＤＡＣは、第１基準電圧Ｖ１と、ゼロ（グランド）に設定された第２または第３基準電圧Ｖ２，Ｖ３のうちの一方とを有していてもよい。例として、図１２のＤＡＣを、ゼロに設定された第１および第２基準電圧Ｖ１，Ｖ２（Ｖ１＝Ｖ２＝０）と、正の電圧に設定された第３基準電圧Ｖ３とによって動作するための好ましい実施形態について検討する。この場合、ＭＳＢｂｎおよび入力コードのｉ番目のビットｂｉが両方とも論理１（ｂｎ＝ｂｉ＝１）であるなら、ｉ番目のキャパシタの上部および下部の電極は、両方とも、ゼロ設定段階ではゼロ電位に接続される。これは、（該上部電極に印加された）第１基準電圧Ｖ１と、（該下部電極に印加された）第２基準電圧Ｖ２とがゼロであるからである。これにより、ｉ番目のキャパシタの両方の電極に同じ電圧が印加される。しかし、ＭＳＢｂｎおよび入力コードのｉ番目のビットｂｉが両方とも、ゼロ設定段階では論理０（ｂｎ＝ｂｉ＝０）であるなら、ｉ番目のキャパシタの上部電極はゼロ電位に接続され、ｉ番目のキャパシタの下部電極は第３基準電圧Ｖ３に接続される。これにより、ｉ番目のキャパシタの２つの電極は、ゼロ設定段階では異なる電圧に接続される。ｉ番目のキャパシタの下部電極の電位の変化は、すでに記載したようになり、上記出力電圧は、式（５）および（６）（しかし、Ｖ１＝Ｖ２＝０）によって与えられる。
【００９１】
図１２ないし図１７の実施形態は、容量性負荷に直接接続するための出力部を有するバッファレススイッチトキャパシタデジタルアナログ変換器を含むデジタル／アナログ変換器に関する。しかしながら、本発明は、これに限定されるものではなく、基本的に、該出力部がバッファアンプを介して負荷に接続されているデジタル／アナログ変換器に用いられてもよい。このような実施形態では、該負荷は、容量性負荷に限定されるものではなく、例えば、抵抗性負荷であってもよい。
【００９２】
図１８は、本発明の他の実施形態にかかるデジタル／アナログ変換器１０’のブロック回路図である。図１８のＤＡＣ１０’は、入力ｎビットデジタルコードを出力電圧に変換するためのものである。ＤＡＣ１０’の出力部３０は、ユニティゲインバッファ１の入力に接続されている。バッファ１の入力とグランドとの間には、終端コンデンサＣＴＥＲＭが接続されている。バッファ１の出力によって、負荷が駆動される。図１８では、負荷を、容量性素子ＣＬＯＡＤおよび抵抗性素子ＲＬＯＡＤとを備えた混成の容量性／抵抗性負荷（a mixed capacitive and resistive load）として示す。しかし、あるいは、負荷は、単に、抵抗性負荷または容量性負荷であってもよい。
【００９３】
図１８のＤＡＣ１０’は、図１２のＤＡＣ１０に対応しているので、ここでは繰り返して説明しない。
【００９４】
本発明の他のデジタル／アナログ変換器を、図１８に示すように、バッファを介して負荷を駆動するために用いてもよい。
【産業上の利用可能性】
【００９５】
本発明の変換器または変換器構造を、表示装置を駆動するためのディスプレイドライバ（例えば、アクティブマトリクス方式の液晶装置のデータ行を駆動するためのディスプレイドライバ）に組み込んでもよい。
【図面の簡単な説明】
【００９６】
【図１】簡略化した公知のＤＡＣの回路図である。
【図２】通常の液晶表示装置を駆動するための所要変換特性を示す入力デジタルコードに対するＤＡＣの出力電圧のグラフである。
【図３】図２と類似した、ガンマ値が２．２であるガンマ補正の使用を示す図である。
【図４】簡略化した他の公知のＤＡＣの回路図である。
【図５】図２と類似したグラフであり、図４のＤＡＣの変換関数の回転対称を示す図である。
【図６】他の公知のＤＡＣの回路図である。
【図７】図６のＤＡＣの通常の変換関数を示す図２に類似したグラフである。
【図８】図６のＤＡＣの通常の伝達関数を示す図２に類似したグラフである。
【図９】公知の双方向ＤＡＣを示すブロック回路図である。
【図１０】図９のＤＡＣの一部を示す簡略化した回路図である。
【図１１】図９のＤＡＣの出力範囲を示すグラフである。
【図１２】本発明の実施形態に係るＤＡＣのブロック回路図である。
【図１３】図１２のＤＡＣの一部を示すブロック回路図である。
【図１４】図１２のＤＡＣの出力範囲を示すグラフである。
【図１５】本発明の第２実施形態に係るＤＡＣのブロック回路図である。
【図１６】図１５のＤＡＣの一部を示すブロック回路図である。
【図１７】本発明の他の実施形態に係るＤＡＣ構成を示すブロック回路図である。
【図１８】本発明の他の実施形態に係るＤＡＣ構成を示すブロック回路図である。
【図１】
2008527763.tif 000009
【図２】
2008527763.tif 000010
【図３】
2008527763.tif 000011
【図４】
2008527763.tif 000012
【図５】
2008527763.tif 000013
【図６】
2008527763.tif 000014
【図７】
2008527763.tif 000015
【図８】
2008527763.tif 000016
【図９】
2008527763.tif 000017
【図１０】
2008527763.tif 000018
【図１１】
2008527763.tif 000019
【図１２】
2008527763.tif 000020
【図１３】
2008527763.tif 000021
【図１４】
2008527763.tif 000022
【図１５】
2008527763.tif 000023
【図１６】
2008527763.tif 000024
【図１７】
2008527763.tif 000025
【図１８】
2008527763.tif 000026
【国際調査報告】
2008527763.tif 000027
2008527763.tif 000028