(57)【要約】  ロジックおよびメモリは、単一の集積回路パッケージ内に共にパッケージされ、いくつかの実施例において、高入出力ピン数および低積層高を実現する。いくつかの実施例では、ロジックは、フレックス基板上に積層されたメモリ上に積層される。このような基板は、高ピン数および低パッケージ高を促進する多層配線システムを提供する。いくつかの実施例では、そのパッケージは、メモリが単にそのロジックを通してのみアクセスされるように、接続される。
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【特許請求の範囲】
【請求項１】
メモリ・ダイ上にロジック・ダイを積層する段階と、
前記メモリ・ダイをフレックス基板に固定する段階と、
を含むことを特徴とする方法。
【請求項２】
前記基板から前記ロジック・ダイにワイヤ・ボンドを形成する段階を含むことを特徴とする請求項１記載の方法。
【請求項３】
前記ロジック・ダイから前記メモリ・ダイにワイヤボンディングを行う段階を含むこと特徴とする請求項２記載の方法。
【請求項４】
前記ロジック・ダイを通って電気的な接続を前記メモリ・ダイへのみ提供する段階を含むことを特徴とする請求項１記載の方法。
【請求項５】
３００を越える入出力を前記ロジック・ダイに提供する段階を含むことを特徴とする請求項１記載の方法。
【請求項６】
積層された前記ロジックおよびメモリ・ダイを備え、１．２ミリメートル未満の積層高を有する、パッケージを形成する段階を含むことを特徴とする請求項１記載の方法。
【請求項７】
ロジック・ダイとしてアプリケーション・プロセッサを使用する段階を含むことを特徴とする請求項１記載の方法。
【請求項８】
前記基板上にはんだボールを使用する段階を含むことを特徴とする請求項１記載の方法。
【請求項９】
多層ポリイミド基板を提供する段階を含むことを特徴とする請求項１記載の方法。
【請求項１０】
フレックス基板と、
前記基板に固定されたメモリ・ダイと、
前記メモリ・ダイに固定されたロジック・ダイと、
を含むことを特徴とするパッケージ集積回路。
【請求項１１】
前記メモリ・ダイは、前記ロジック・ダイより大きいことを特徴とする請求項１０記載の回路。
【請求項１２】
前記基板上にはんだボールを含むことを特徴とする請求項１０記載の回路。
【請求項１３】
前記基板から前記ロジック・ダイに、ワイヤ・ボンドが形成されることを特徴とする請求項１０記載の回路。
【請求項１４】
前記ロジックから前記メモリ・ダイに、複数のワイヤ・ボンドが形成されることを特徴とする請求項１３記載の回路。
【請求項１５】
前記基板から前記メモリ・ダイへの電気的な接続は、前記ロジック・ダイを経由してのみなされることを特徴とする請求項１４記載の回路。
【請求項１６】
前記ロジック・ダイは、携帯電話機向けアプリケーション・プロセッサであることを特徴とする請求項１０記載の回路。
【請求項１７】
前記ロジック・ダイへの３００を越える入出力を含むことを特徴とする請求項１０記載の回路。
【請求項１８】
積層高は、１．２ミリメートル未満であることを特徴とする請求項１０記載の回路。
【請求項１９】
前記フレックス基板は、複数の相互接続層をポリイミド基板中に含むことを特徴とする請求項１０記載の回路。
【請求項２０】
ベースバンド・プロセッサと、
前記ベースバンド・プロセッサに関連付けられたメモリと、
前記ベースバンド・プロセッサに結合された集積回路パッケージであって、前記パッケージはメモリ・ダイ上部にアプリケーション・プロセッサ・ダイを含み、前記パッケージはフレックス基板を含む、集積回路パッケージと、
ワイヤレス・インタフェースと、
を含むことを特徴とするシステム。
【請求項２１】
前記システムは、携帯電話機であることを特徴とする請求項２０記載のシステム。
【請求項２２】
前記ベースバンド・プロセッサを前記メモリへ結合するバスを含むことを特徴とする請求項２０記載のシステム。
【請求項２３】
前記パッケージは、１．２ミリメートル未満の積層高を有することを特徴とする請求項２０記載のシステム。
【請求項２４】
前記アプリケーション・プロセッサのダイへの３００を超える入出力を含むことを特徴とする請求項２０記載のシステム。
【請求項２５】
前記フレックス基板は少なくとも２つの金属層を含み、前記基板はポリイミドを含むことを特徴とする請求項２０記載のシステム。
【請求項２６】
前記ワイヤレス・インタフェースは、ダイポール・アンテナを含むことを特徴とする請求項２０記載のシステム。
【請求項２７】
前記メモリ・ダイは、前記アプリケーション・プロセッサのダイを経由してのみアクセス可能であることを特徴とする請求項２０記載のシステム。
【請求項２８】
前記基板は、前記アプリケーション・プロセッサのダイにワイヤ・ボンドされ、前記アプリケーション・プロセッサのダは、前記メモリ・ダイにワイヤ・ボンドされることを特徴とする請求項２０記載のシステム。
【請求項２９】
前記パッケージは、はんだボールを含むことを特徴とする請求項２０記載のシステム。
【請求項３０】
前記アプリケーション・プロセッサのダイは、前記メモリのダイより小さいことを特徴とする請求項２０記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ロジック・ダイおよび少なくとも１つのメモリ・ダイの両方を含む半導体パッケージに関する。
【背景技術】
【０００２】
ロジック・ダイは、携帯電話機向けのアプリケーション用プロセッサまたはベースバンド用プロセッサのようなプロセッサである。ロジック・ダイは、動作を行うために、情報を格納するためのメモリを使用する。いくつかの場合には、メモリおよびそのロジックは、単一のパッケージ内に共に収納されることがある。これは、よりコンパクトな構成と同様に向上した特性およびより低コストを含む多くの利点を有する。
【０００３】
より高機能なピンまたは入出力カウントをサポートするより小さなパッケージに対する必要性が常にある。半導体パッケージは、入出力を介して外部世界との通信を行う。入出力が多くなれば、提供される信号もより多くなり、いくつかの場合には、実行される動作がより効率的にあるいは複雑になる。パッケージは比較的小さいので、そのパッケージ内のダイもさらに小さく、高い入出力カウントの提供は複雑になる。
【発明の開示】
【０００４】
図１を参照して、スタック（積層）された半導体チップ・パッケージ１０は、柔軟なテープあるいはラミネート基板で形成されたフレックス基板１２を含む。基板１２は、ワイヤ・ボンド２６によってワイヤ接続されるボンド・フィンガ１８を含む。一実施例では、基板１２は、柔軟なあるいはポリイミド基板である。このようなパッケージは、硬質なパッケージに対比して、柔軟であり、ビスメールイミド・トリアジン（ＢＴ：bismaleimide triazine）から形成される。
【０００５】
ここに使用されるように、「フレックス基板」はポリマー層、および、そのポリマー層の一表面上に形成される回路を含む。フレックス回路は、硬質なあるいはＢＴのパッケージより柔軟である。例えば、積層されたフレックス基板は、ポリイミドあるいはポリエステル、および、１以上の金属化層から形成される。
【０００６】
パッケージ１０中の次の層は、メモリ集積回路であるダイまたは集積回路１４によって形成される。それは、ボンド・パッド２０を含む。ボンド・パッド２０は、ワイヤ・ボンド２６によって上位またはロジック集積回路１６に、順番に、結合される。その上位あるいはロジック・ダイ、または集積回路１６は、携帯電話機用アプリケーション・プロセッサである。
【０００７】
このように、いくつかの実施例では、ロジックと共に動作するメモリと同様に、ロジックは、接近しよくまとまった効率的な配置中に共にパッケージされる。ロジックとメモリとの間の通信は、比較的短いワイヤ・ボンド２６を通してやり取りされる。さらに、階段状に簡単にワイヤ接続された構成は、メモリ集積回路１４のダイサイズをロジック集積回路１６のダイサイズより大きくすることによって達成される。
【０００８】
基板１２からメモリ集積回路１４までの接続は、いくつかの実施例においてはロジック集積回路１６を経由してのみ行われる。これらの実施例では、ロジック集積回路を通ってメモリ集積回路に連絡をとることは、ロジックを経由する以外にメモリへのアクセスを防ぐことを含んで、多くの利点を有する。このような配置は、パッケージ１０性能またそのメーカーの評判に悪影響を及ぼすであろうメモリの所望しない修正を防止する。加えて、メモリへのアクセスを制御することにより、よい優れた安全性が達成される。また、ロジックを介してメモリをアクセスすることによって、ボンド・フィンガの数を削減し、それはより小さなフットプリント（基板に占める領域）、およびより低い関連コストに導く。ロジックを通ってメモリにアクセスすることは、さらに、電気的な特性を改善すると共に、ワイヤ・ボンド長を削除しあるいは短くし、コストとワイヤの引き回しを圧縮する。
削減されたボンド・フィンガ数は、外部ピン数を削減し、コストとサイズを圧縮する。
【０００９】
図２を参照して、いくつかのケースでは、図１に示される構造は、適切なカプセル剤３２内に封止される。適切なカプセル剤３２には、エポキシ樹脂で充填されたガラス部材、ビスベンゾシクロブタン（bisbenzocyclobutane）、ポリイミド、シリコン・ゴム、低誘電率誘電体、および他の材料がある。
【００１０】
パッケージ１０への電気的な接続は、外部ピン４４経由で行われる。一実施例では、ピン４４は、ハンダ・ボールの形状をしている。絶縁体４２は、隣接する絶縁体４２間のギャップ内に収まるピン４４を分離する。
【００１１】
絶縁体４２上にある実質上金属層に等しい相互接続層３８は、基板１２内の上部金属化層５０とピン４４との間の信号を導くことができる。ボンド・パッド４６によって、ワイヤ・ボンド２６、上部金属化層５０、および、下部金属化層３８間の相互接続が可能になる。さらに特定すると、ビア４０は、２つの層５０，３８内の金属を選択的に接続する。上部において、ワイヤ・ボンド２６は、接点４６に３０で半田結合される。
【００１２】
メモリ集積回路１４は、ダイ・アタッチ３６あるいは粘着性のあるかあるいは粘着性被覆が施されたテープを含む他の適切な被着剤によって基板１２に固定される。その後、ロジック集積回路１６は、あらゆる適切な被着剤である別のダイ・アタッチ３４によってメモリ集積回路１４に固定される。その後、ワイヤ・ボンド２６が基板１２からロジック集積回路１６に、そしてロジック集積回路１６から下のメモリ集積回路１４に形成される。いくつかの実施例では、追加の被着剤５２が回路１４と基板１２との間に設けられてもよい。
【００１３】
いくつかの実施例では、入出力ピン数は３００を超えることがあり、それはフレックス基板１２の使用によって可能になる非常に高密度なパッケージングにする。フレックス基板１２の製造工程によって、基板内により密集した経路密度を可能にし、従来のラミネート基板と比較して、より多い入出力ピン数を収容することができる。加えて、１．２ミリメートル未満の比較的低いパッケージ積層高が達成される。積層高は、ダイ１６の上面からパッケージ１０が表面に搭載されるプリント回路板（図示せず）の上部表面までが測定される。ここに記述されたいくつかの実施例中の様々な特徴を組み合わせることによって、コストの削減が得られる。最後に、いくつかの実施例において、メモリへのアクセスは、ロジック集積回路を通して制御される。
【００１４】
図３を参照して、プロセッサベースのシステムは、携帯電話機を含む様々なプロセッサベースのシステムのいずれかである。携帯電話機の実施例では、ロジック集積回路１６は、ワイヤ・ボンド２６によってメモリ集積回路１４に接続されるアプリケーション・プロセッサであり、そのすべてが単一パッケージ１０内に含まれる。しかしながら、ロジック集積回路１６は、基板１２を通して別のロジック集積回路６０に接続される。携帯電話機の実施例では、ロジック集積回路６０は、ベースバンド・プロセッサである。その接続は、いくつかの実施例において、バス５４を使用する。
【００１５】
さらにバス５４は、例えば、ロジック集積回路６０をサービスするメモリ５６に結合されてもよい。さら、にバス５４は、ダイポール・アンテナのようなワイヤレス・インタフェース５８に結合されてもよい。
【００１６】
いくつかの実施例では、比較的高いピン数は、メモリ集積回路１４およびロジック集積回路１６を１つのパッケージ１０内に基板１２でパッケージすることにより達成される。さて、そのパッケージ１０は、バス５４を含む他のコンポーネントを有するプリント回路板にピン４４によって結合される。
【００１７】
いくつかの実施例では、メモリ集積回路１４にアクセスする試みは、いずれもロジック集積回路１６を経由してのみ行われ、それはメモリ集積回路への無権限のアクセスを防止して、より高いセキュリティを提供する。この制御されたメモリ・アクセスは、メモリ集積回路をロジック集積回路１６のサポート以外のアプリケーションに使用することにより引き起こされる動作上の問題を回避する。
【００１８】
多層ポリイミド・フレックス基板１２は、いくつかの実施例では、高入出力ピンロジックおよびメモリ・チップ積層用の高密度積層チップ・パッケージで動作するために設計される。基板１２は、フレックス基板工程段階を使用して製造される。組立では、多層ポリイミド・ベースの基板は、細長い片に切り取られ、キャリヤに挿入される。その後、フレックスな成型されたマトリックス状の配列パッケージ組立工程が使用される。しかしながら、１を超えるシリコン片が、スペーサと共にあるいはそのスペーサなしで、標準あるいは特別のダイ・アタッチ工程技術を使用して、少なくとも１つのロジックおよび１つのメモリ・シリコンを含めて積層される。その後、チップは、標準ダイ・アタッチ工程段階を使用して、ダイが積層されたとおりにワイヤ接続される。最後に、モールドまたは封止が行われる。ボールの取り付けおよびシングレーション（singulation）がこれに続く。
【００１９】
表面実装またはチップ積層パッケージが示されたが、他のパッケージ・スタイルが使用されてもよい。他のパッケージ・スタイルでは、ランド・グリッドおよびはんだボール・グリッド・アレイのパッケージを含む。
【００２０】
本明細書全体にわたる「一実施例」あるいは「実施例」への参照は、実施例に関して説明された特定の特徴、構造あるいは特性が本発明内に包含された少なくとも１つの実施例に含まれていることを意味する。したがって、句「一実施例」あるいは「実施例において」なるフレーズは、必ずしも同じ実施例を参照するものではない。更に、特定の特徴、構造あるいは特性は、例示された特定の実施例以外の他の適切な形式でも構成され、また、そのような形式はすべて本出願の請求項内に包含される。
【００２１】
本発明は、限られた数の実施例に関して説明されているが、当業者は、半導体パッケージ内に積層され、専用のアクセス特徴を備えた複数のメモリ・シリコンおよびロジック・シリコンを含めるためのこの概念を評価することを含み、そこから多数の修正および変更を想到することができるであろう。添付の請求項は、本発明の思想および範囲内に入るような修正および変更をすべてカバーするように、意図されている。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施例の拡大平面図である。
【図２】本発明の一実施例に従う図１中の２−２に沿って得られる断面図である。
【図３】一実施例に従うシステム図である。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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