(57)【要約】  局所的シリコンオンインシュレータ上にキャパシタレスＤＲＡＭを形成する方法は、以下のステップを含む。シリコン基板（１０）が、提供され、そして、シリコンスタッド（１６）のアレイが、シリコン基板内に画定される。絶縁層（１８）が、シリコン基板（１０）の少なくとも一部分の上にかつシリコンスタッド（１６）間に画定される。シリコンオーバーインシュレータ層（２２、２４）が、画定され、絶縁層（１８）の上にあるシリコンスタッド（１６）を取り囲み、そして、キャパシタレスＤＲＡＭ（２６〜４０）が、シリコンオーバーインシュレータ層（２２、２４）内におよびそれの上に形成される。【選択図】図６
2008544490.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタレスＤＲＡＭを局所的シリコンオンインシュレータ上に形成する方法であって、
シリコン基板を提供するステップと、
前記シリコン基板内に複数のシリコンスタッドのアレイを画定するステップと、
前記シリコン基板の少なくとも一部分上にかつ前記複数のシリコンスタッド間に絶縁層を画定するステップと、
前記複数のシリコンスタッドを取り囲むシリコンオーバーインシュレータ層を前記絶縁層の上に画定するステップと、
前記シリコンオーバーインシュレータ層内およびその上にキャパシタレスＤＲＡＭを形成するステップと、
を含む方法。
【請求項２】
前記複数のシリコンスタッドのアレイを画定するステップが、フォトリソグラフィー技術を用いて前記シリコン基板をエッチングするステップを含む請求項１に記載の方法。
【請求項３】
前記絶縁層を画定するステップが、
絶縁材料を前記シリコン基板上に前記複数のシリコンスタッドの高さに少なくとも等しい高さにまで蒸着するステップと、
前記絶縁材料および前記シリコン基板を平坦化するステップと、
を含む請求項１に記載の方法。
【請求項４】
前記シリコンオーバーインシュレータ層を画定するステップが、
前記複数のシリコンスタッドを取り囲む前記絶縁層の少なくとも一部分をエッチングし、前記複数のシリコンスタッドを取り囲む複数のトレンチを画定するステップと、
前記複数のシリコンスタッドを含むシリコン材料を少なくともある程度だけ露出させるステップと、
を含む請求項３に記載の方法。
【請求項５】
前記シリコンオーバーインシュレータ層を画定するステップが、
選択エピタキシーによって、前記複数のシリコンスタッドの側壁に隣接するシリコン拡張部分を蒸着するステップ、
をさらに含む請求項４に記載の方法。
【請求項６】
前記シリコンオーバーインシュレータ層を画定するステップが、
さらなるシリコンを前記複数のトレンチ内に蒸着し、横方向エピタキシャル成長によって、前記さらなるシリコンを転換するステップ、
をさらに含む請求項５に記載の方法。
【請求項７】
前記シリコンオーバーインシュレータ層を画定するステップが、
シリコンを前記複数のトレンチ内に蒸着し、横方向エピタキシャル成長によって、前記シリコンを転換するステップ、
をさらに含む請求項４に記載の方法。
【請求項８】
前記キャパシタレスＤＲＡＭを形成するステップが、
複数のメモリーセルの対によって共有される共通ソースを形成するステップであり、前記複数のメモリーセルが、２つの浮遊ボディー、２つのゲート、および、２つのドレインをさらに含む、前記共通ソースを形成するステップ、
を含む請求項１に記載の方法。
【請求項９】
前記キャパシタレスＤＲＡＭを形成するステップが、
前記２つの浮遊ボディーを前記シリコンオーバーインシュレータ層内に形成するステップ、
をさらに含む請求項８に記載の方法。
【請求項１０】
前記メモリーチップ上に周辺領域およびメモリーアレイ領域を画定するステップと、
前記周辺領域の少なくとも一部分内にシリコンオーバーインシュレータ領域を形成することなく、前記メモリーアレイ領域内に前記シリコンオーバーインシュレータ層を画定するステップと、
をさらに含む請求項１に記載の方法。
【請求項１１】
前記少なくとも１つのキャパシタレスＤＲＡＭセルを形成するステップが、少なくとも１つの浮遊ボディーを前記少なくとも１つのシリコンオーバーインシュレータ層内に画定するステップをさらに含む請求項１０に記載の方法。
【請求項１２】
前記キャパシタレスＤＲＡＭを形成するステップが、２つの浮遊ボディーごとに単一の共有ソースを前記メモリーアレイ領域内に画定するステップを含む請求項１１に記載の方法。
【請求項１３】
メモリーデバイスであって、
ソースおよびドレインと、
前記ソースと前記ドレインとの間に形成された浮遊ボディーであり、前記浮遊ボディーが、局所的シリコンオーバーインシュレータ内に画定された、前記浮遊ボディーと、
前記浮遊ボディーに隣接するゲートと、
を含むメモリーデバイス。
【請求項１４】
前記浮遊ボディーが、前記ドレインが前記ゲートよりも高い第１の電圧にセットされたときに第１の状態を実現するように構成された請求項１３に記載のメモリーデバイス。
【請求項１５】
前記浮遊ボディーが、前記ゲートが前記ドレインよりも高い第２の電圧にセットされたときに第２の状態を実現するように構成された請求項１４に記載のメモリーデバイス。
【請求項１６】
前記第１の状態が、前記ソースにおいて増加したソース電流を発生させ、前記第２の状態が、前記ソースにおいて減少したソース電流を発生させる請求項１５に記載のメモリーデバイス。
【請求項１７】
前記浮遊ボディーの記憶されたビットが、前記ソースにおいて測定された電流によって読み出される請求項１３に記載のメモリーデバイス。
【請求項１８】
周辺領域およびメモリーアレイ領域をさらに含み、前記局所的シリコンオーバーインシュレータ、前記ソース、前記ドレイン、および、前記浮遊ボディーが、前記メモリーアレイ領域内に形成された請求項１３に記載のメモリーデバイス。
【請求項１９】
前記周辺領域の少なくとも一部分にシリコンオーバーインシュレータ領域がない請求項１８に記載のメモリーデバイス。
【請求項２０】
ソース電流が、前記浮遊ボディーに記憶された情報を指示する請求項１８に記載のメモリーデバイス。
【請求項２１】
前記浮遊ボディーが、ゲート誘起ドレイン漏れ電流によって動作する請求項１８に記載のメモリーデバイス。
【請求項２２】
第２のドレイン、第２の浮遊ボディー、および、第２のゲートをさらに含み、前記第２の浮遊ボディーが、前記ソースと前記第２のドレインとの間に画定され、前記第２のゲートが、前記第２の浮遊ボディーに隣接する請求項１３に記載のメモリーデバイス。
【請求項２３】
前記ソースが、３つの状態を指示する値を有する電流を流すように構成され、前記３つの状態が、
前記浮遊ボディーおよび前記第２の浮遊ボディーが“０”ビットを記憶する第１の状態と、
前記浮遊ボディーおよび前記第２の浮遊ボディーの一方が、“０”ビットを記憶し、かつ、前記浮遊ボディーおよび前記第２の浮遊ボディーの他方が、“１”ビットを記憶する第２の状態と、
前記浮遊ボディーおよび前記第２の浮遊ボディーが、“１”ビットを記憶する第３の状態と、
を含む請求項２２に記載のメモリーデバイス。
【請求項２４】
前記第２の状態および前記第３の状態が、前記電流が検出されたとき、区別されない請求項２３に記載のメモリーデバイス。
【請求項２５】
前記浮遊ボディーおよび前記第２の浮遊ボディーが、冗長なものである請求項２２に記載のメモリーデバイス。
【請求項２６】
請求項１３に記載のメモリーデバイスを含むシステム。
【請求項２７】
キャパシタレスＤＲＡＭを動作させる方法であって、
浮遊ボディーを第１の状態にセットするステップと、
前記キャパシタレスＤＲＡＭのソースにおける第１の電流を測定することによって、前記第１の状態を検出するステップと、を含み、
前記浮遊ボディーが、局所的シリコンオーバーインシュレータ内に画定された、
方法。
【請求項２８】
前記浮遊ボディーを前記第１の状態にセットするステップが、
ゲートにおけるゲート電圧と比較してドレインにおけるドレイン電圧を上昇させるステップ、
を含む請求項２７に記載の方法。
【請求項２９】
前記浮遊ボディーを第２の状態にセットするステップと、
前記ソースにおける第２の電流を測定することによって、前記第２の状態を検出するステップと、
をさらに含む請求項２８に記載の方法。
【請求項３０】
前記浮遊ボディーを前記第２の状態にセットするステップが、
前記ドレイン電圧と比較して前記ゲート電圧を上昇させるステップ、
を含む請求項２９に記載の方法。
【請求項３１】
前記第１の電流が、前記第２の電流よりも大きい請求項３０に記載の方法。
【請求項３２】
前記第１の状態が、“１”ビットを表現し、前記第２の状態が、“０”ビットを表現する請求項２９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、局所的シリコンオンインシュレータ（“ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ”）半導体の設計に関し、より詳細には、ダイナミックランダムアクセスメモリー（“ＤＲＡＭ：ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ”）のアレイ内の局所的酸化物を形成することに関する。
【背景技術】
【０００２】
シリコンオンインシュレータ基板またはＳＯＩ基板を使用することによって、一般的には、酸化物のような絶縁体上に典型的な回路素子を製造することができる。１つの利用形態においては、キャパシタレスＤＲＡＭが、ＳＯＩ上に形成されてもよい。伝統的なシリコン基板と比較すれば、ＳＯＩ設計の使用は、これらのキャパシタレスＤＲＡＭのアクセストランジスタに対する浮遊ボディー効果を増大させ、はるかに効果的な蓄積をもたらす。そのようなＤＲＡＭにおける浮遊ボディーのプログラミングは、衝突電離（“ＩＩ：ｉｍｐａｃｔ  ｉｏｎｉｚａｔｉｏｎ”）によってかまたはゲート誘起ドレイン漏れ電流（“ＧＩＤＬ：ｇａｔｅ  ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ”）によってなされてもよい。その読み出しは、非破壊的なものであり、かつ、小さな電圧において抵抗または電流を検出する方法を用いてなされる。ＧＩＤＬを介したキャパシタレスＤＲＡＭに関するさらなる説明は、Ｙｏｓｈｉｄａ  ｅｔ  ａｌ．，  Ａ  Ｄｅｓｉｇｎ  ｏｆ  ａ  Ｃａｐａｃｉｔｏｒｌｅｓｓ  １Ｔ−ＤＲＡＭ  Ｃｅｌｌ  Ｕｓｉｎｇ  Ｇａｔｅ−ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ（ＧＩＤＬ）  Ｃｕｒｒｅｎｔ  ｆｏｒ  Ｌｏｗ−ｐｏｗｅｒ  ａｎｄ  Ｈｉｇｈ−ｓｐｅｅｄ  Ｅｍｂｅｄｄｅｄ  Ｍｅｍｏｒｙ，Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  −  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ２００３，ｐｐ．９１３−９１６（ＩＥＥＥ  Ｃａｔ．Ｎｏ．０３ＣＨ３７４５７，２００３）になされており、この文献は、その全体が本明細書に組み込まれる。
【発明の開示】
【０００３】
本発明の一実施形態によれば、キャパシタレスＤＲＡＭを局所的シリコンオンインシュレータ上に形成する方法が、開示される。この方法は、以下のステップを含む。シリコン基板が、提供され、そして、シリコンスタッドのアレイが、シリコン基板内に画定される。絶縁層が、シリコン基板の少なくとも一部分の上にかつシリコンスタッド間に画定される。シリコンオーバーインシュレータ層が、画定され、絶縁層の上にあるシリコンスタッドを取り囲み、そして、キャパシタレスＤＲＡＭが、シリコンオーバーインシュレータ層内におよびそれの上に形成される。
【０００４】
本発明のさらなる実施形態によれば、メモリーチップを形成する方法が、開示される。この方法は、以下のステップを含む。周辺領域およびメモリーアレイ領域が、メモリーチップ上に画定される。少なくとも１つのシリコンオーバーインシュレータ領域が、周辺領域にはシリコンオーバーインシュレータ領域を形成することなく、メモリーアレイ領域に形成される。少なくとも１つのキャパシタレスＤＲＡＭが、少なくとも１つのシリコンオーバーインシュレータ領域上にかつその領域内に形成される。
【０００５】
本発明のさらなる実施形態によれば、メモリーデバイスが、開示される。メモリーデバイスは、ソースおよびドレインを備える。メモリーデバイスは、さらに、ソースとドレインとの間に形成された浮遊ボディーを備え、その浮遊ボディーは、局所的シリコンオーバーインシュレータ内に画定される。メモリーデバイスは、さらに、浮遊ボディーに隣接するゲートを備える。
【０００６】
本発明のさらなる実施形態によれば、集積回路が、開示される。集積回路は、周辺領域およびアレイ領域を備える。少なくとも１つの局所的シリコンオーバーインシュレータが、アレイ領域内に形成される。集積回路は、さらに、アレイ領域内に形成されたソースおよびドレインを備える。浮遊ボディーが、少なくとも１つの局所的シリコンオーバーインシュレータ内のソースとドレインとの間に形成される。集積回路は、さらに、浮遊ボディーに隣接するゲートを備える。
【０００７】
本発明のさらなる実施形態によれば、システムが、開示される。システムは、ソースと、第１のドレインおよび第２のドレインとを備える。システムは、さらに、ソースと第１のドレインとの間に形成された第１の浮遊ボディーと、ソースと第２のドレインとの間に形成された第２の浮遊ボディーとを備え、それらの浮遊ボディーは、局所的シリコンオーバーインシュレータ内に画定される。システムは、さらに、第１の浮遊ボディーに隣接する第１のゲートと、第２の浮遊ボディーに隣接する第２のゲートとを備える。
【０００８】
本発明の一実施形態によれば、キャパシタレスＤＲＡＭを動作させる方法が、開示される。この方法は、以下のステップを含む。浮遊ボディーが、第１の状態にセットされ、その第１の状態は、キャパシタレスＤＲＡＭのソースにおける第１の電流を測定することによって検出される。浮遊ボディーは、局所的シリコンオーバーインシュレータ内に画定される。
【発明を実施するための最良の形態】
【０００９】
本発明の好ましい実施形態が、キャパシタレスＤＲＡＭと組み合わせた局所的ＳＯＩを説明するが、局所的ＳＯＩを形成するこれらの方法はその他の集積回路の製造に同様に利用されてもよいことを理解すべきである。さらに、以下の方法は、特定のＤＲＡＭ製造技術に関して説明されるが、当業者にはよく知られているように、そのような技術は、半導体材料を加工および変化させるその他の方法に置き換えられてもよい。
【００１０】
ＳＯＩは、典型的には、均一な層転写によって形成される。このために、ＳＯＩ上にキャパシタレスＤＲＡＭを製造するために、例えば、メモリーデバイスのアレイおよび周辺部の表面全体は、ＳＯＩ基板からなる。しかしながら、ＳＯＩは、絶縁体が浮遊ボディー効果を改善するアレイ内においては望ましいものであるが、周辺部におけるチップの性能には悪影響を及ぼす。
【００１１】
さらにまた、層転写によってＳＯＩを形成することは、難しく、時間がかかり、かつ、コストのかかるプロセスである。それぞれ異なるシリコン層と絶縁層との融解は、多くの技術的問題を引き起こし、かつ、特定の条件下において特定の温度で実行されなければならない。
【００１２】
このように、一般的な半導体加工技術によってＳＯＩの局所的領域を形成し、それと同時に、チップの残りの領域を変化させずにそのままの状態に維持することが、この分野において必要とされている。さらにまた、一般的なＤＲＡＭ製造技術によってバルクシリコンを用いてキャパシタレスＤＲＡＭを製造する方法が、必要とされている。これによって、層転写によってＳＯＩを形成するコストおよび困難を伴うことなく、キャパシタレスＤＲＡＭの利点を達成することができる。
【００１３】
図１〜図５は、コストをかけずに効率的に局所的ＳＯＩを形成するための一方法を示す。この方法によれば、ＳＯＩ構造（１つかまたは複数）は、メモリーチップのアレイ内にだけ形成されてもよく、典型的な半導体基板上におよびその基板内に形成されるべき周辺部は、そのままの状態に維持される。
【００１４】
どの図面にも示されないが、局所的ＳＯＩを形成する以下の方法は、多くの場合にシリコンウェーハから形成される何らかの典型的な基板１０を用いて実行されてもよい。別の実施形態においては、基板１０は、その他の適切な材料（例えば、その他のIII−IV族の材料）から構成されてもよく、あるいは、単結晶ウェーハ上に形成されたエピタキシャル層を備えてもよい。
【００１５】
図１をまず最初に参照すると、好ましい実施形態においてはパッド酸化物からなる薄い熱成長誘電体層（図示しない）が、好ましくはまず最初に、基板１０上に形成される。そして、窒化ケイ素のようなハードマスク層１２が、基板１０上および誘電体層上に蒸着されてもよい。ハードマスク層１２は、数ある中でも、スパッタリング、化学気相成長法（ＣＶＤ）、または、回転塗布蒸着（ｓｐｉｎ−ｏｎ  ｄｅｐｏｓｉｔｉｏｎ）のような何らかのよく知られている蒸着プロセスによって形成されてもよい。ハードマスク層１２は、好ましい実施形態においては、窒化ケイ素からなるが、以下でさらに説明される加工ステップから明らかとなるように、例えば、酸化ケイ素、または、基板エッチング中に下にある基板を保護することができかつさらなる処理に耐えることができるその他の材料から形成されてもよいことを理解すべきである。
【００１６】
そして、やはり図面には示されないステップにおいて、ハードマスク層１２は、ハードマスク層１２上に形成されたフォトレジスト層を用いて、パターン化されてもよい。フォトレジスト層は、マスクを形成するために、一般的なフォトリソグラフィー技術を用いてパターン化されてもよく、そして、ハードマスク層１２は、メモリーデバイスのアレイ領域内に存在する複数のハードマスクアイランド１４を得るために、パターン化されたフォトレジストを介して異方性エッチングされてもよい。そして、フォトレジスト層は、一般的な技術によって、例えば、酸素ベースプラズマを使用することによって、除去されてもよい。別の実施形態においては、ハードマスク層１２は、ハードマスクグリッドを得るために、異方性エッチングされてもよく、そのハードマスクグリッドは、一般的には、以下で詳細に説明されるハードマスクアイランド１４に類似する機能（すなわち、横方向エピタキシャル成長の種の役割をなす基板１０の部分の保護）を提供してもよい。
【００１７】
そして、アレイの一部分の断面図を示す図１に示されるように、基板１０のシリコンは、選択的にエッチバックされる。エッチングプロセスは、ハードマスク層１２を形成する材料よりも基板１０を選択的にエッチングする。例えば、選択ウェットエッチングが、使用されてもよく、それは、窒化ケイ素よりもシリコンを除去する。別の実施形態においては、イオンミリングまたは反応性イオンエッチングが、使用されてもよい。したがって、メモリーデバイスのアレイは、シリコンスタッド１６のアレイとなり、好ましくは、１つのシリコンスタッド１６が、それぞれの活性領域の中央に配置される。これらのシリコンスタッド１６のそれぞれは、ハードマスクアイランド１４の下に画定される。一方において、メモリーデバイスの周辺部の少なくとも一部分は、好ましくは、そのままの状態に維持され、ハードマスク１２の非パターン化領域によって保護される。
【００１８】
別の実施形態においては、複数の活性領域に対してただ１つのシリコンスタッド１６が形成されるだけでよい。例えば、５つの活性領域ごとに１つのシリコンスタッド１６が、形成されてもよい。しかしながら、そのような実施形態においては、図３に示されるシリコンの横方向エピタキシャル成長のような以下で説明されるステップのいくつかは、かなり時間がかかるかもしれない。当業者にはわかるように、図面に示されないステップが、典型的には、活性領域を分離するために実行される。例えば、一実施形態においては、隣接する活性領域間の干渉を防止するために、フィールド酸化膜が、画定され、それぞれの活性領域を取り囲んでもよい。他方において、局所的または擬似的なＳＯＩが活性領域ごとに個々に形成される個々のフィールド分離ステップは、省略されてもよい。
【００１９】
上述したステップによって除去されたアレイの一部分が、図２に示され、好ましくは酸化物である絶縁層１８で満たされる。好ましい実施形態においては、絶縁層１８は、少なくともシリコンスタッド１６の上面の高さまでアレイ上にブランケット蒸着される。十分な量の絶縁体を蒸着した後、デバイスのアイランド１４およびその他の部分を越えて形成された余分な部分は、当業者によく知られているいくつかのプロセスの中のいずれかによって除去されてもよい。例えば、デバイスの表面は、図２に示されるように、ハードマスクアイランド１４の上面まで平坦化されてもよい。例えば、化学機械研磨（“ＣＭＰ”）のような何らかの適切な平坦化プロセスが、使用されてもよい。
【００２０】
このように、アレイは、好ましくは、絶縁体１８によって取り囲まれた複数のシリコンスタッド１６を備えるのに対して、周辺部は、ただ単に、元々の構造のままであり、誘電体層（例えば、パッド酸化物、図示しない）の上にあるハードマスク層１２が、基板１０を被覆している。
【００２１】
次に、図３を参照すると、少なくとも活性領域が必要とされる領域において、シリコンスタッド１６を取り囲むように絶縁層１８に穴を開けるために、上述したものに類似するさらなるマスキングプロセスが、アレイ内において使用されてもよい。図示される実施形態においては、それぞれの活性領域は、それ自身のトレンチ２０を有し、それによって、トレンチ２０間に存在する絶縁体１８のエッチングされない部分は、フィールド分離する役割をなす。上述したように、このプロセスは、好ましくは、随意的なハードマスクとともに、一般的なフォトリソグラフィー技術によるパターン化されたフォトレジストを用いて、実行される。そして、ハードマスク層１２および基板１０に対してくぼんだ凹部を絶縁層１８に選択的に形成するために、好ましい実施形態においては、選択エッチングプロセスが、使用されてもよく、それによって、トレンチ２０が、メモリーデバイスに形成され、シリコンスタッド１６を取り囲む。このエッチングプロセスは、好ましくは、絶縁層１８内のトレンチ２０がハードマスク層１２の高さよりも深くかつシリコンスタッド１６の高さよりも浅い深さに達するまで続行され、それによって、シリコンスタッド１６を形成するシリコン基板１０の一部分を露出させる。好ましくは、トレンチ２０は、約２００Å〜約１，０００Åの深さを有する。
【００２２】
そして、好ましい実施形態においては、シリコンからなるいくつかの層２２が、シリコンを種層として使用して、シリコンスタッド１６からエピタキシャル成長させられてもよい。当業者にはよく知られているように、エピタキシャル成長は、シリコン基板１０と同じ結晶構造を備えたシリコン拡張部分２２をもたらす。露出した酸化物および窒化物の表面からポリシリコンをその後に除去しなくてもよいように、好ましくは、選択エピタキシーが、使用される。好ましくは、約５０Å〜約５００Åのシリコン（または、その他の半導体）が、成長する。
【００２３】
そして、図４に示されるように、アモルファスシリコンからなる層２４が、シリコンスタッド１６の周囲に形成されたトレンチ２０内に蒸着されてもよい。好ましい実施形態においては、アモルファスシリコン２４は、アレイ上にブランケット蒸着されてもよく、トレンチ２０を満たす。十分な量のシリコンを蒸着した後、余分な部分は、当業者によく知られているいくつかのプロセスの中のいずれかによって除去されてもよい。図４に示されるように、デバイスの表面は、好ましくは、ハードマスクアイランド１４の上面まで平坦化される。例えば、ＣＭＰのような何らかの適切な平坦化プロセスが、使用されてもよい。別の実施形態においては、そうではなく、シリコン拡張部分２２は、トレンチ２０を満たすために、エピタキシャル蒸着によって拡張されてもよい。さらに別の手順においては、以下で説明する結晶化ステップに続いて、平坦化が、実行されてもよい。
【００２４】
そして、好ましい実施形態においては、図４に示される薄層酸化物２３が、シリコン層２４の表面上に成長させられてもよく、それは、エピタキシャル蒸着シリコン拡張部分２２を種層として使用して、フィラーシリコン２４の結晶化をさらに助けるかもしれない。
【００２５】
シリコンおよび酸化物が、適切に蒸着された後、アニーリングプロセスが、実行され、それによって、アモルファスシリコン２４は、エピタキシャル成長シリコン拡張部分２２のものと同様の結晶配向になろうとする傾向を有する。好ましくは、アモルファスシリコン２４は、規則正しい結晶パターンを得る。そのような転換は、エピタキシャル横方向成長（ＥＬＯ）として知られている固相エピタキシー（ＳＰＥ）の一種となる。
【００２６】
最後に、図５に示されるように、ハードマスクアイランド１４は、除去されてもよく、また、シリコン層２４（好ましくは、現時点において、結晶化されている）は、凹まされてもよい。好ましい実施形態においては、選択エッチングが、使用されてもよく、それは、シリコン２４およびハードマスク層１４を絶縁層１８よりもはるかに効率的にエッチングし、それによって、さらなる処理ステップのために、シリコンスタッド１６を露出させる。そして、望ましい厚さを得るために、さらなる選択エピタキシャル蒸着が、実行されてもよい。あるいは、ウェーハ全体が、平坦化されてもよい。
【００２７】
上述したプロセスによれば、一般的なポリシリコン基板に対して比較的に安価な加工技術を用いて、局所的シリコンオーバーインシュレータ（ｓｉｌｉｃｏｎ−ｏｖｅｒ−ｉｎｓｕｌａｔｏｒ）を形成することができる。図６および図７は、２つのメモリーセルが単一トランジスタソースを共有する構造を示す。より詳細には、これらの図面は、このＳＯＩ基板上およびＳＯＩ基板内に形成されたキャパシタレスＤＲＡＭを示す。当然ながら、その他の実施形態においては、別のＤＲＡＭ構造を考えることもできる。
【００２８】
図６には、完成したキャパシタレスＤＲＡＭ構造が、示され、そのキャパシタレスＤＲＡＭは、上述したステップに基づいて形成された局所的ＳＯＩ上に形成されている。図示されるように、シリコンスタッド１６は、共通ソースの下に残されたままであり、そして、コンタクト２６によって、導電性のあるディジット線またはビット線２８に接続される。ドレイン３０が、結晶化シリコン層２４の遠端に配置され、また、コンタクト３２によって、読み出し（またはセンス）線３４に電気的に接続される。浮遊ボディー３６は、好ましい実施形態においてドレイン３０とソース（支柱１６の上部）とを分離するチャンネルの一部を形成し、これらの浮遊ボディー３６は、ワード線３８の内部対とじかに隣接する。ワード線３８のこの内部対は、好ましくは、図６からわかるように、ソース１６とドレイン３０とを分離し、デュアルゲートの役割をなす。上ではドレイン３０およびソース１６と呼ばれたが、これらは、便宜上使用されかつ従来のキャパシタベースＤＲＡＭ設計と比較しやすいように使用される単なる呼称にすぎないことを理解すべきである。以下で詳細に説明するように、ソースまたはドレインにおける電圧が、読み出し動作または書き込み動作のどちらが実行されるかに依存して高いレベルにあろうとなかろうと、これらの呼称は、逆にされてもよい。
【００２９】
図６に示される構造は、当業者にはよく知られているいくつかの蒸着ステップ、パターン化ステップ、および、エッチングステップに基づいて形成されてもよい。キャパシタレスＤＲＡＭ動作のために構成されたとはいえ、２つのメモリーセルが共通ビット線２８およびビット線コンタクト２６を共有する図示される構造は、その他の点においては、Ｔｒａｎに発行された米国特許第６，６６０，５８４号に記載されている構造に類似しており、その明細書は、参照によってそれのすべてが本明細書に組み込まれる。その米国特許第６，６６０，５８４号は、メモリーセルの対が、共通ビット線およびワード線の独立した対を備えたソース領域、ドレイン、および、キャパシタを共有する“６Ｆ２”構造を開示している。当然ながら、図６に示される構造を形成するのに使用されるプロセスは、図６の構造はキャパシタがないという点において、米国特許第６，６６０，５８４号とは異なるものである。
【００３０】
好ましくは、ゲート酸化物が、まず最初に、シリコン層上に成長させられ、それに続いて、ゲートスタックが、蒸着およびエッチングされる。そして、ソース、ドレイン、および、チャンネル領域を画定するのに必要なドーピングおよび打ち込みがなされる。いくつかのドーピングステップの前に、当業者にはよく知られている典型的なスペーサー加工プロセスにおいて、スペーサー４０が、蒸着およびエッチングされてもよい。そして、ビット線およびセル側面接合が、形成され、それに続いて、金属コンタクトおよびビット線が、形成される。そしてまた、読み出し領域およびその他の金属コンタクトが、形成されてもよい。そのようなプロセスは、いくつかの方法で実行されてもよいが、そのようにして形成されたキャパシタレスＤＲＡＭは、とりわけ、それを局所的ＳＯＩ上に形成した結果として有効なものとなる。ＳＯＩの結果として、浮遊ボディー３６は、とりわけ、良好に機能し、絶縁層１８内に存在するので、分離され、かつ、アレイを取り囲む周辺部のデバイスをバルク基板１０に結合することができる。
【００３１】
好ましい実施形態においては、図６に示されるキャパシタレスＤＲＡＭは、ゲート誘起ドレイン漏れ電流（ＧＩＤＬ）を用いて動作するが、その他の実施形態においては、衝突電離電流が、使用されてもよい。当業者にはよくわかるように、キャパシタレスＤＲＡＭは、トランジスタの状態に関する情報を記憶するのに浮遊ボディー３６を使用する。より詳細には、図６に示されるトランジスタに論理値“１”を書き込むために、“ドレイン”３０は、隣接するゲート（すなわち、ワード線３８の中の１つ）よりも高い電圧にセットされる。ドレイン３０およびゲート３８の電圧は、それぞれ、読み出し線３４およびワード線３８によって制御される。電子トンネル効果の結果として、電子は、ドレイン３０へ流れ、生成された正孔は、ゲートの下にある浮遊ボディー３６へ流れる。
【００３２】
正孔が、浮遊ボディー３６に蓄積すると、トランジスタのしきい値電圧が、低下し、それによって、ソース電流が、増加する。したがって、通常キャパシタレスＤＲＡＭの設計中に、ソース電流を測定し、それによって、トランジスタの状態を測定するために、ディジタルオシロスコープが、使用されてもよい。図示される実施形態においては、このソース電流は、レベルの上がったビット線２８によって検出されてもよい。トランジスタの中の１つに論理値“０”を書き込むために、隣接するゲートは、ドレイン３０よりも高い電圧にセットされる。したがって、浮遊ボディー３６に存在する正孔は、押し出され、しきい値電圧は、再び、上昇し、ソース電流は、減少する。この場合もまた、適切な動作しきい値を決定する際に、ソース電流におけるこの変化を検出するために、ディジタルオシロスコープが、使用されてもよい。そのようなキャパシタレスＤＲＡＭがどのように動作するかに関するさらなる情報は、上で援用されたＥｉｊｉａｇ  ＹｏｓｈｉｄａおよびＴｅｔｓｕ  Ｔａｎａｋａによって書かれた文献から知ることができる。
【００３３】
図示されるように、キャパシタレスＤＲＡＭのそれぞれの活性領域は、２つの浮遊ボディー３６を備えるメモリーセルの対、ならびに、メモリーセルによって共有される単一ソース１６、２つのゲート、および、２つのドレイン３０を有するトランジスタの一部を構成する。したがって、メモリーセルの対は、２つのアドレス指定可能なロケーションすなわち浮遊ボディー３６を有し、それらは、それぞれ、データの１ビットを記憶する。この好ましい実施形態は、一般的には、上述したように動作する。しかしながら、一利用分野においては、メモリーセルの対は、冗長性を提供してもよい。なぜなら、浮遊ボディー３６のどちらかが、“１”ビットを記憶していれば、ビット線２８におけるソース電流は、増加するからである。したがって、一実施形態においては、図示されたメモリーセルの対を用いた読み出し動作および書き込み動作は、両方の浮遊ボディー３６に対して同時に行われ、それによって、誤りを減少させる。
【００３４】
あるいは、メモリーセルの対は、３つの可能な状態を有してもよい。第１の状態においては、両方の浮遊ボディー３６が、“０”ビットを記憶し、導線２８を流れるソース電流は、それの最も低いレベルにある。第２の状態においては、ただ１つの浮遊ボディー３６が、“１”ビットを記憶し、ビット線２８を流れるソース電流は、より高いレベルにある。この第２の状態においては、ビット線２８を流れる高レベルのソース電流は、浮遊ボディー３６の中の１つが“１”ビットを記憶しているという情報しか提供せず、かつ、どの浮遊ボディー３６がこの高いレベルの状態にあるかを指示しないことに注意されたい。第３の状態においては、両方の浮遊ボディー３６が、“１”ビットを記憶し、ビット線２８を流れるソース電流は、それの最も高いレベルにある。したがって、感度のよいオシロスコープは、例えば、これらの３つの状態を区別することができる。
【００３５】
このキャパシタレスＤＲＡＭの概略平面図が、図７に示される。当然ながら、このキャパシタレスＤＲＡＭ設計は、単なる例として示され、図１〜図５を参照して上で説明された局所的ＳＯＩの方法が、多くの半導体環境において使用されてもよい。
【００３６】
本発明の特定の実施形態が、説明されたが、これらの実施形態は、単なる例として提供されたものであり、本発明の範囲を限定しようとするものではない。実際、ここで説明された新しい方法およびデバイスは、その他の様々な形態で実施されてもよく、さらにまた、ここで説明された方法およびデバイスの形態において、様々な省略、置換、および、変更が、本発明の精神を逸脱することなく、なされてもよい。添付の特許請求の範囲およびそれらの均等物は、本発明の範囲と精神に含まれるそのような形態または変形を包含しようとするものである。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態による局所的ＳＯＩを形成するためのプロセスの第１のステップが施されたメモリーデバイスの一部分を示す概略断面図である。
【図２】本発明の一実施形態による局所的ＳＯＩを形成するためのプロセスの第２のステップが施された図１のメモリーデバイスを示す図である。
【図３】本発明の一実施形態による局所的ＳＯＩを形成するためのプロセスの第３のステップが施された図１のメモリーデバイスを示す図である。
【図４】本発明の一実施形態による局所的ＳＯＩを形成するためのプロセスの第４のステップが施された図１のメモリーデバイスを示す図である。
【図５】本発明の一実施形態による局所的ＳＯＩを形成するためのプロセスの第５のステップが施された図１のメモリーデバイスを示す図である。
【図６】図５の局所的ＳＯＩ基板上に組み立てられたキャパシタレスＤＲＡＭを示す図である。
【図７】図６のキャパシタレスＤＲＡＭの上から見た部分平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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