(57)【要約】本発明に係るＥＳＤ保護回路がトリプル・ウェル・プロセスの内部ｐ−ウェルの中に形成され、さらに正電圧および負電圧の両方を印加され得る入出力パッドに接続されたｎ−チャンネルＭＯＳトランジスタのために開示されている。第１スイッチは、入出力パッドにおける電位が正であるとき、ｎ−チャンネルＭＯＳトランジスタを有するｐ−ウェルをグランドに接続する。第２スイッチは、入出力パッドにおける電位が負であるとき、ｎ−チャンネルＭＯＳトランジスタを有するｐ−ウェルを入出力パッドに接続する。第３スイッチは、前記ｎ−チャンネルＭＯＳトランジスタがターンオフされているとき、前記ｎ−チャンネルＭＯＳトランジスタのゲートを前記ｐ−ウェルに接続する。第４スイッチは、前記ｎ−チャンネルＭＯＳトランジスタがターンオンされているとき、前記ｎ−チャンネルＭＯＳトランジスタのゲートをＶｃｃに接続する。
2008526043.tif 000002
【特許請求の範囲】
【請求項１】
トリプル・ウェル構造の内部ｐ−ウェルで形成されているとともに、正電圧および負電圧の両方で実行可能な入出力パッドに接続されたｎ−チャンネルＭＯＳトランジスタのためのＥＤＳ保護回路であって、
前記入出力パッドにおける電圧が正であるとき、前記ｎ−チャンネルＭＯＳトランジスタを有する前記ｐ−ウェルをグランドに接続する第１半導体スイッチと、
前記入出力パッドにおける電圧が負であるとき、前記ｎ−チャンネルＭＯＳトランジスタを有する前記ｐ−ウェルを前記入出力パッドに接続する第２半導体スイッチと、
前記ｎ−チャンネルＭＯＳトランジスタがターンオフされたとき、前記ｎ−チャンネルＭＯＳトランジスタのゲートを前記ｐ−ウェルに接続する第３半導体スイッチと、
前記ｎ−チャンネルＭＯＳトランジスタがターンオンされたとき、前記ｎ−チャンネルＭＯＳトランジスタのゲートをＶｃｃに接続する第４半導体スイッチと
を有することを特徴とするＥＳＤ保護回路。
【請求項２】
前記第１半導体スイッチは、前記入出力パッドに接続されたゲートと、グランドに接続されたソースと、保護される前記ＭＯＳトランジスタを有する前記ｐ−ウェルに接続されたドレインとを持つｎ−チャンネルＭＯＳトランジスタであり、
前記第２半導体スイッチは、グランドに接続されたゲートと、前記入出力パッドに接続されたソースと、保護される前記ＭＯＳトランジスタを有する前記ｐ−ウェルに接続されたドレインとを持つｎ−チャンネルＭＯＳトランジスタであり、
前記第３半導体スイッチは、イネーブル信号線に接続されたゲートと、Ｖｃｃに接続されたソースと、保護される前記ＭＯＳトランジスタのゲートに接続されたドレインとを持つ第１ｐ−チャンネルＭＯＳトランジスタであり、
前記第４半導体スイッチは、
前記イネーブル信号線の反転信号線に接続されたゲートと、Ｖｃｃに接続されたソースと、ドレインとを持つ第２ｐ−チャンネルＭＯＳトランジスタであり、
第１カレントミラーｎ−チャンネルＭＯＳトランジスタが、前記第２ｐ−チャンネルＭＯＳトランジスタのドレインに接続されたゲートおよびドレインと、保護される前記ＭＯＳトランジスタを有する前記ｐ−ウェルに接続されたソースとを持っており、
第２カレントミラーｎ−チャンネルＭＯＳトランジスタが、前記第２ｐ−チャンネルＭＯＳトランジスタのドレインに接続されたゲートと、保護される前記ＭＯＳトランジスタのゲートに接続されたドレインと、保護される前記ＭＯＳトランジスタを有する前記ｐ−ウェルに接続されたソースとを持っている請求項１に記載のＥＳＤ保護回路。
【請求項３】
保護される前記ＭＯＳトランジスタは、前記第１、第２および第４半導体スイッチにおける前記ｎ−チャンネルＭＯＳトランジスタよりもはるかに大きい請求項２に記載のＥＳＤ保護回路。
【請求項４】
前記入出力パッドに接続された電流シンク回路をさらに有する請求項１に記載のＥＳＤ保護回路。
【請求項５】
前記入出力パッドに接続された電流ソース回路をさらに有する請求項１に記載のＥＳＤ保護回路。
【請求項６】
前記入出力パッドに接続された電流シンク回路と、
前記入出力パッドに接続された電流ソース回路と
をさらに有する請求項１に記載のＥＳＤ保護回路。
【請求項７】
保護される前記ＭＯＳトランジスタのソースおよびドレインの両方は、少なくとも１つのＥＳＤ設計ルールにしたがって、両方とも形成されている請求項１に記載のＥＳＤ保護回路。
【請求項８】
トリプル・ウェル構造の内部ｐ−ウェルで形成されているとともに、正電圧および負電圧の両方で実行可能な入出力パッドに接続されたｎ−チャンネルＭＯＳトランジスタのためのＥＤＳ保護回路であって、
前記入出力パッドにおける電圧が正であるとき、前記ｎ−チャンネルＭＯＳトランジスタを有する前記ｐ−ウェルをグランドに接続する第１半導体スイッチと、
前記入出力パッドにおける電圧が負であるとき、前記ｎ−チャンネルＭＯＳトランジスタを有する前記ｐ−ウェルを前記入出力パッドに接続する第２半導体スイッチと、
前記ｎ−チャンネルＭＯＳトランジスタのゲートと前記ｎ−チャンネルＭＯＳトランジスタを有する前記ｐ−ウェルとの間に接続された抵抗と、
前記ｎ−チャンネルＭＯＳトランジスタをオンに切り換えるために、前記ｎ−チャンネルＭＯＳトランジスタのゲートをＶｃｃに接続する第３半導体スイッチと
を有することを特徴とするＥＳＤ保護回路。
【請求項９】
前記第１半導体スイッチは、前記入出力パッドに接続されたゲートと、グランドに接続されたソースと、保護される前記ＭＯＳトランジスタを有する前記ｐ−ウェルに接続されたドレインとを持つｎ−チャンネルＭＯＳトランジスタであり、
前記第２半導体スイッチは、グランドに接続されたゲートと、前記入出力パッドに接続されたソースと、保護される前記ＭＯＳトランジスタを有する前記ｐ−ウェルに接続されたドレインとを持つｎ−チャンネルＭＯＳトランジスタであり、
前記第３半導体スイッチは、イネーブル信号線に接続されたゲートと、Ｖｃｃに接続されたソースと、保護される前記ＭＯＳトランジスタのゲートに接続されたドレインとを持つ第１ｐ−チャンネルＭＯＳトランジスタである請求項８に記載のＥＳＤ保護回路。
【請求項１０】
前記入出力パッドに接続された電流シンク回路をさらに有する請求項８に記載のＥＳＤ保護回路。
【請求項１１】
前記入出力パッドに接続された電流ソース回路をさらに有する請求項８に記載のＥＳＤ保護回路。
【請求項１２】
前記入出力パッドに接続された電流シンク回路と、
前記入出力パッドに接続された電流ソース回路と
をさらに有する請求項８に記載のＥＳＤ保護回路。
【請求項１３】
保護される前記ＭＯＳトランジスタのソースおよびドレインの両方は、少なくとも１つのＥＳＤ設計ルールにしたがって、両方とも形成されている請求項８に記載のＥＳＤ保護回路。
【請求項１４】
トリプル・ウェル構造を有する集積回路の入出力パッドに接続された構造を保護する方法であって、
前記トリプル・ウェル構造は、前記入出力パッドに接続されたドレインを持っているｎ−チャンネルＭＯＳトランジスタを有する内部ｐ−ウェルを持っており、
前記入出力パッドに印加された外部電位の極性を検出するステップと、
前記入出力パッドに印加された外部電位が正であるとき、前記内部ｐ−ウェルをグランドに接続するステップと、
前記入出力パッドに印加された外部電位が負であるとき、前記内部ｐ−ウェルを前記入出力パッドに接続するステップと
を有することを特徴とする方法。
【請求項１５】
前記内部ｐ−ウェルを有するｎ−ウェルをＶｃｃに抵抗を介して接続するステップをさらに有する請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関するものである。特に、本発明は、静電放電（ＥＳＤ）事象に対して集積回路を保護する回路に接続されたアナログ入出力パッドを持つ集積回路に関するものである。
【背景技術】
【０００２】
ＥＳＤ事象は、集積回路を人間が取り扱っている間に生じやすい。これらの事象は、集積回路の入出力パッドに隣接するおよび接続された集積回路の一部を破壊する可能性のある数千ボルトを発生させることができる。ＥＳＤ事象から回路素子を保護するために、集積回路の入出力パッドにおいてＥＳＤ保護を提供するものが知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
プログラマラブル集積回路が当該技術分野で知られている。発展動向は、同一の集積回路ダイ(die)上にアナログ回路とデジタル回路との両方を具備するものに向いている。集積回路上のアナログ回路の入力および出力は、入出力パッドに接続されている。時として、外部アナログ回路素子を制御するために、入出力パッドに信号をドライブすることができる集積回路の提供が要望される。集積回路の入出力パッドにおいて正電位および負電位の両方について電流放出能力および電流引き込み能力を提供できる場合、そのような駆動回路の柔軟性は高められる。この能力は、ＥＳＤ保護回路の設計に問題を提示する。その理由は、同一回路が負電位にバイアスされている場合、ＥＳＤ保護回路は、正電位にバイアスされた回路について機能することが必須機能とはならないからである。
【課題を解決するための手段】
【０００４】
本発明に係るＥＳＤ保護回路は、トリプル・ウェル・プロセスの内部ｐ−ウェルの中に形成されているとともに、正電圧および負電圧の両方を印加され得る入出力パッドに接続されたｎ−チャンネルＭＯＳトランジスタについて、開示されている。第１スイッチは、前記入出力パッドにおける電位が正であるとき、ｎ−チャンネルＭＯＳトランジスタを有するｐ−ウェルをグランドに接続する。第２スイッチは、前記入出力パッドにおける電位が負であるとき、ｎ−チャンネルＭＯＳトランジスタを有するｐ−ウェルを前記入出力パッドに接続する。第３スイッチは、前記ｎ−チャンネルＭＯＳトランジスタがターンオフされているとき、前記ｎ−チャンネルＭＯＳトランジスタのゲートを前記ｐ−ウェルに接続する。第４スイッチは、前記ｎ−チャンネルＭＯＳトランジスタがターンオンされているとき、前記ｎ−チャンネルＭＯＳトランジスタのゲートをＶｃｃに接続する。
【発明を実施するための最良の形態】
【０００５】
当業者は、本発明についての以下の説明が単なる実施形態であるとともに如何なる限定もしない、ことが認識される。本発明の他の実施形態は、そのような当業者に容易に提示されることとなる。
【０００６】
第１に図１を参照すると、ＥＳＤ保護回路の実施形態が入出力パッド１０の周囲に示されている。入出力パッド１０は、ファンのような外部装置を選択的に動かすためのグランド接続スイッチの提供に使用することができる。または入出力パッド１０は、外部トランジスタのゲートを駆動するために使用することができる。入出力パッド１０は、集積回路内のｎ−チャンネルＭＯＳトランジスタ１２のドレインに接続されている。ｎ−チャンネルＭＯＳトランジスタ１２のソースは、前記集積回路の基板とともにグランドに接続されている。ｎ−チャンネルＭＯＳトランジスタ１２のゲートは、ゲート駆動回路１４に接続されている。ＭＯＳトランジスタ１２は、大きなデバイス（例えば、幅と長さの比が４００／１位であり、その回路における他のトランジスタよりも非常に大きい）であるとともに、外部のファン１６のような装置を駆動するためのパスを提供することに使用することができる。ファン１６の一つの電源端子が入出力パッド１０に接続される（破線で示すように）とともに、ファン１６の他の電源端子が電源電位１８に接続される。ＭＯＳトランジスタ１２がオンすることによって、グランドパスがファン１６に通電するためのファン回路として提供される。
【０００７】
信号線が入出力パッド１０と回路２０との間に接続されている。前記信号線は、外部ＭＯＳトランジスタのゲートを駆動する電圧を起こすソース電流またはシンク電流のいずれかを流すことができる。図１に示すように、そのようなゲート駆動回路が使用される典型的環境は、外部ＭＯＳトランジスタ２４と負荷２６の間に接続された外部電源２２を有している。外部抵抗２８は、外部電源２２と入出力パッド１０との間に接続されている。また、外部ＭＯＳトランジスタ２４のゲートは、破線によって示すように入出力パッド１０に接続される。前記外部電源が正または負のいずれであるかに依存して、前記内部ゲート駆動回路は、外部抵抗２８を渡るゲート駆動電圧を起こすために、入出力パッド１０を介して正電源からのソース電流または負電源からのシンク電流のいずれかを流す構成にされる。
【０００８】
ＮチャンネルＭＯＳトランジスタ１２は、本発明に係るＥＳＤ保護デバイスとして使用されるものとしてもよい。図１に示すように、スイッチ３０は、ｎ−チャンネルＭＯＳトランジスタ１２のバルクをグランドまたは入出力パッド１０のいずれかに接続することに使用され、ここで開示されているように、前記入出力パッドにおける電位が正であるかまたは負であるかに依存する。
【０００９】
さらに、図１は本発明の第２実施形態を示している。この第２実施形態では、入出力パッド３２が入出力パッドとして使用されているとともに、内部アナログ演算増幅器３４の入力に接続されている。ＮチャンネルＭＯＳトランジスタ３６は前記入出力パッドに接続されたドレインを持っており、ＮチャンネルＭＯＳトランジスタ３６のソースはグランドに接続されており、ＮチャンネルＭＯＳトランジスタのゲートおよびバルクはスイッチ３８に接続されている。スイッチ３８は、ｎ−チャンネルＭＯＳトランジスタ３６のバルクをグランドまたは入出力パッド３２のいずれかに接続することに使用され、ここで開示されているように、入出力パッド３２における電位が正であるか負であるかに依存する。ｎ−チャンネルＭＯＳトランジスタ３６は、ＥＳＤ保護デバイスとして機能する。
【００１０】
ＦＰＧＡ集積回路などのアプリケーションでは、トリプル・ウェル処理におけるｐ−型基板上のｎ−ウェルの中のｐ−ウェルの中で、図１のｎ−チャンネルＭＯＳトランジスタ１２および３６を配置することが多くの場合望ましいかまたは必要である。本発明は、上述のタイプの回路についてのＥＳＤ保護を提供する。入出力パッド１０（または３２）における電圧が負のとき、前記ｐ−ウェルは前記入出力パッドに接続される。入出力パッド１０（または３２）の電圧が正であるとき、前記ｐ−ウェルはグランドに接続される。グランドに接続された同一ｐ−ウェルにおいて一方の入出力パッド上で負電圧が生じている間、他方の入出力パッド上の正電圧が前記入出力パッドに接続されたｐ−ウェルに発生させないようにするために、トランジスタ１２および３６などの単一デバイスが単一ｐ−ウェルの中に配置されることとしてもよい、と当業者は理解することができる。したがって、図１は、破線境界４０によって表された第１ｐ−ウェルの中に配置されたｎ−チャンネルＭＯＳトランジスタ１２と、破線境界４２によって表された第２ｐ−ウェルの中に配置されたｎ−チャンネルＭＯＳトランジスタ３６とを示している。
【００１１】
図２をここで参照すると、半導体基板の一部の横断面図において、本発明の回路が形成されているトリプル・ウェル構造を示している。半導体基板５０は、ｎ−ウェル５２をサポートする。ｐ−ウェル５４は、ｎ−ウェル５２の中に形成されている。図１のｎ−チャンネルＭＯＳトランジスタ１２がｐ−ウェル５４の中に形成されているとともに、流域５６Ｓをドーピングしてそのソースが形成されており、領域５６Ｄをドーピングしてそのドレインが形成されている。ＭＯＳトランジスタの技術において周知のとおり、ポリシリコン領域５８がｎ−チャンネルＭＯＳトランジスタ１２のゲートを形成している。
【００１２】
スイッチ６０は、Ｐ＋領域６２を介してｐ−ウェル５４に接続されている。スイッチ６０は、本発明にしたがって、ｐ−ウェル５４をグランドまたは入出力パッド（参照番号６４）のいずれかに接続することに使用され、入出力パッド６４における現在の電圧に依存する。抵抗６６は、本発明にしたがって、ｎ−ウェル５２  ２（接点６８を介して）をＶｃｃに接続している。抵抗６６の抵抗値は、約２００オームとしてもよいが、他の値としてもよい。
【００１３】
従来のＥＳＤ保護デバイスは、Ｐ型基板５０およびｐ−ウェル５４に直接作られているが、Ｎ−ウェル５２がない。デバイスソース５６Ｓは、グランドと本発明のｐ−ウェルのような基板とに接続されている。これは、前記ｐ−ウェルがｎ−ウェル５２によって前記基板から絶縁されていないからである。従来のデバイスでは、グランドより低い電圧を印加することはダイオード（Ｎ＋ドレイン５６Ｄおよびｐ−ウェル／基板によって形成された）を接地するように前記ドレインにバイアスを送るので、前記ドレインに接続されている前記入出力パッドはグランド電位よりも高い電圧でのみ使用されることができる。従来のデバイスは、主に、ダイオード５６Ｄ（バイポーラ・コレクタとして機能する）と、ｐ−ウェル５４（バイポーラ・ベースとして機能する）と、ソース５６Ｓ（バイポーラ・エミッタとして機能する）とによって形成されたラテラルＮＰＮバイポーラトランジスタの機能によって、正ＥＳＤ事象の間、大きな放電電流が前記パッドからグランドに流れるように制御される。一旦トリガされると、前記バイポーラベースは、前記コレクタの近傍の高磁場領域で生じた大きな少数キャリア電流によって自己バイアスされる。このメカニズムは当該技術分野で周知である。
【００１４】
従来のデバイスにおいては、負ＥＳＤ事象の間、大きなＥＳＤ電流がフォワード・バイアス・ダイオードを介してドレインとｐ−ウェル／基板との間に流れる。
【００１５】
本発明では、正ＥＳＤ事象の間の主電流パスは、上述の従来のデバイスと同じである（すなわち、ラテラルバイポーラ機能を介してドレインからソースに）。しかしながら、負ＥＳＤ事象の間、前記ｐ−ウェルがグランドに接続されていないので、前記電流は、フォワード・バイアス・ドレインを介してｐ−ウェルダイオードに流れない。この場合、ＥＳＤ電流は、ソース５６Ｓ（ここではコレクタ）とドレイン５６Ｄ（ここではエミッタ）との間で逆方向に、ラテラル・バイポーラトランジスタによって運ばれる。したがって、正および負ＥＳＤ事象は、本発明に従ってｎ−チャンネルＭＯＳトランジスタ１２によって対称的に扱われる。
【００１６】
特別な設計ルールがＥＳＤデバイスにしばしば適用されている。その特別な設計ルールとしては、ＭＯＳトランジスタ１２の破壊を避けるために、放電エネルギの消散をより一定にするための、例えば、オフセットするゲートに接続するドレイン（時としてソース）、サリサイド（salicide）ブロッキング、特別ＥＳＤインプラント、Ｎ＋エッジスペースへの接触などが挙げられる。これらの特別ルールは、当該技術分野では周知である。例えば、「Modeling of Temperature Dependant Contact Resistance for Analysis of ESD Reliability, Kwang-Hoon Oh, Jung-Hoon Chun, Kaustav Banerjee, Charvaka Duvvury, Robert W. Dutton、ＩＥＥＥの国際信頼性物理学シンポジウム議事２００３」、「Dynamic Substrate Resistance Snapback Triggering of ESD Protection Devices, V. Vassilev, G Groeseneken, M Steyaert, H Maes、ＩＥＥＥの国際信頼性物理学シンポジウム議事２００３」を参照することができる。これらの論文の両方が全体的に参照されて本明細書中に組み込まれている。本発明によれば、それらのルールは、ソース３６Ｓおよびドレイン３６Ｄの両方に対称的に適用される。これは、それらの両方がＥＳＤ事象の極性（polarity）に依存するコレクタまたはエミッタとして機能することが可能だからである。
【００１７】
図３をここで参照すると、本発明を実施するための実施形態回路が示されている。電流シンク回路７０は、抵抗７２を介して入出力パッド１０に接続されている。起動したとき、電流シンク回路７０は、レベルが変化する電流シンクとして入出力パッド１０に負電位を与える。電流ソース回路７４は、抵抗７６を介して入出力パッド１０に接続されている。起動したとき、電流ソース回路７４は、レベルが変化する電流ソースとして入出力パッド１０に正電位を与える。約１０ｋオームの抵抗値が抵抗７２および抵抗７６について十分なものとして明らかになっていが、当業者は他の抵抗値を使用できることが分かる。
【００１８】
ＮＡＮＤゲート７８および８０は、ラッチを形成するように交差して接続されている。ＮＡＮＤゲート７８の入力はイネーブル信号によって駆動されるとともに、ＮＡＮＤゲート８０の入力はインバータ８２を通った前記イネーブル信号の反転信号によって駆動される。前記イネーブル信号がオフ（ロー）であるとき、ＮＡＮＤゲート７８の出力はハイ論理レベルになるとともに、ＮＡＮＤゲート８０の出力はロー論理レベルになる。＊＊＊
【００１９】
ＮＡＮＤゲート７８の出力は、ｐ−チャンネルＭＯＳトランジスタ８４のゲートを駆動する。ｐ−チャンネルＭＯＳトランジスタ８４のソースはＶｃｃに接続されているとともに、ｐ−チャンネルＭＯＳトランジスタ８４のドレインはｎ−チャンネルＭＯＳトランジスタ１２（図１参照）のゲートに接続されている。前記イネーブル信号がオフ（ロー）であるとともに、ＮＡＮＤゲート８８の出力がハイ論理レベルであるとき、ｐ−チャンネルＭＯＳトランジスタ８４はターンオフされる。前記イネーブル信号がオン（ハイ）であるとともに、ＮＡＮＤゲート８８の出力がロー論理レベルであるとき、ｐ−チャンネルＭＯＳトランジスタ８４はターンオンされ、その結果、図１のファン１６などの負荷からのシンク電流を流すために、ｎ−チャンネルＭＯＳトランジスタ１２がターンオンする。
【００２０】
ＮＡＮＤゲート８０の出力は、ｐ−チャンネルＭＯＳトランジスタ８６のゲートを駆動する。ｐ−チャンネルＭＯＳトランジスタ８６のソースはＶｃｃに接続されているとともに、ｐ−チャンネルＭＯＳトランジスタ８６のドレインはｎ−チャンネルＭＯＳトランジスタ８８のゲートおよびドレインに接続されており、それらのソースはｎ−チャンネルＭＯＳトランジスタ１２を有する前記ｐ−ウェルに接続されている。ｎ−チャンネルＭＯＳトランジスタ８８のゲートは、ｎ−チャンネルＭＯＳトランジスタ９０のゲートに接続されている。ｎ−チャンネルＭＯＳトランジスタ９０のドレインはｎ−チャンネルＭＯＳトランジスタ１２のゲートに接続されており、ｎ−チャンネルＭＯＳトランジスタ９０のソースはｎ−チャンネルＭＯＳトランジスタ１２を有する前記ｐ−ウェルに接続されている。当業者は、ｎ−チャンネルＭＯＳトランジスタ８８およびｎ−チャンネルＭＯＳトランジスタ９０によってカレントミラーが形成されている、ことを認める。
【００２１】
前記イネーブル信号がオフ（ロー）であるとともに、ＮＡＮＤゲート８０の出力がロー論理レベルであるとき、ｐ−チャンネルＭＯＳトランジスタ８６および前記カレントミラーの両方がターンオンされる。前記イネーブル信号がオン（ハイ）であるとともに、ＮＡＮＤゲート８０の出力がハイ論理レベルであるとき、ｐ−チャンネルＭＯＳトランジスタ８６および前記カレントミラーの両方がターンオフされる。したがって、ｎ−チャンネルＭＯＳトランジスタ１２がターンオンされるとともに前記カレントミラーがターンオフされるか、または、ｎ−チャンネルＭＯＳトランジスタ１２がターンオフされるとともに前記カレントミラーがターンオンされるか、のいずれかとなる。前記イネーブル信号がオフのとき、ｎ−チャンネルＭＯＳトランジスタ１２のゲートはｎ−チャンネルＭＯＳトランジスタ９０を介して前記ｐ−ウェルに接続され、さらに、前記イネーブル信号がオンのとき、ｎ−チャンネルＭＯＳトランジスタ１２のゲートはｐ−チャンネルＭＯＳトランジスタ８４を介してＶｃｃに接続される、ことが当業者には理解される。
【００２２】
ｎ−チャンネルＭＯＳトランジスタ９２のゲートは入出力パッド１０に接続されており、ｎ−チャンネルＭＯＳトランジスタ９２のソースはグランドに接続されており、ｎ−チャンネルＭＯＳトランジスタ９２のドレインはｎ−チャンネルＭＯＳトランジスタ１２を有する前記ｐ−ウェルに接続されている。ｎ−チャンネルＭＯＳトランジスタ９４のゲートはグランドに接続されており、ｎ−チャンネルＭＯＳトランジスタ９４のソースは入出力パッド１０に接続されており、ｎ−チャンネルＭＯＳトランジスタ９４のドレインはｎ−チャンネルＭＯＳトランジスタ１２を有する前記ｐ−ウェルに接続されている。ｎ−チャンネルＭＯＳトランジスタ１２が形成されている前記ｐ−ウェルを有しているｎ−ウェルは、例えば２００オームの抵抗値をもつ抵抗９６を介してＶｃｃに接続されている。また、前記ｎ−ウェルは、ｎ−チャンネルＭＯＳトランジスタ１２，８８，９０，９２，９４のバルクに接続されている。
【００２３】
入出力パッド１０における電圧が正であるとき、ｎ−チャンネルＭＯＳトランジスタ１２を有する前記ｐ−ウェルは、ｎ−チャンネルＭＯＳトランジスタ９２を介してグランドに接続される。入出力パッド１０における電圧が負であるとき、ｎ−チャンネルＭＯＳトランジスタ１２を有する前記ｐ−ウェルは、ｎ−チャンネルＭＯＳトランジスタ９４を介して入出力パッド１０に接続される。
【００２４】
図３の前記カレントミラーの代替手段としては、主ｎ−チャンネルトランジスタ１２のゲートから前記ｐ−ウェルまで、ＮＡＮＤゲート７８および８０と、インバータ８２と、ＭＯＳトランジスタ８６，８８，９０とを抵抗に置き換える。そして、前記イネーブル信号線は、ｐ−チャンネルＭＯＳトランジスタ８４のゲートに直接接続される。ｐ−チャンネルＭＯＳトランジスタ８４がオフのとき、前記抵抗は、ｎ−チャンネルＭＯＳトランジスタ１２のゲートをそのシステムにおける最も負の電位である前記ｐ−ウェルの電位に引き込み、そのｎ−チャンネルＭＯＳトランジスタ１２のターンオフ状態を維持する。ｐ−チャンネルＭＯＳトランジスタ８４がオンのとき、前記抵抗を通ってそのｐ−チャンネルＭＯＳトランジスタのソース電流が流れ、その結果、ｎ−チャンネルＭＯＳトランジスタ１２のゲートが正にバイアスされて、そのトランジスタ１２がオンに切り替わる。前記抵抗の典型的な値は、１０ｋオームから１００ｋオームである。この回路の利点は、ｎ−チャンネルＭＯＳトランジスタ１２がオフの間、直流電流が引き起こされないが（漏れ電流を除く）、オンのとき抵抗バイアス電流を必要としない。逆に、図３の回路では、ｎ−チャンネルＭＯＳトランジスタ１２がオフのとき、ＭＯＳトランジスタ８６および８８を介して直流電流が流れるとともに、そのデバイスがオンの間、直流電流は流れない。
【００２５】
本発明の実施形態およびアプリケーションが示されているとともに説明されているが、上述のものよりさらに多くの変更が本発明の概念から逸脱せずに可能であることは、当業者には明らかである。したがって、本発明は、添付の特許請求の範囲の趣旨を除いて、限定されるべきではない。
【図面の簡単な説明】
【００２６】
【図１】本発明が適用される実施環境を示す簡略図である。
【図２】半導体基板の一部の横断面図であり、本発明の回路が形成されているトリプル・ウェル（triple-well）構造を示している。
【図３】本発明を実施する回路の実施形態を示す概要図である。
【符号の説明】
【００２７】
１０  入出力パッド
１２  ｎ−チャンネルＭＯＳトランジスタ
５０  半導体基板
５２  ｎ−ウェル
５４  ｐ−ウェル
７８  ＮＡＮＤゲート
８０  ＮＡＮＤゲート
８２  インバータ
８４  ｐ−チャンネルＭＯＳトランジスタ
８６  ｐ−チャンネルＭＯＳトランジスタ
８８  ｎ−チャンネルＭＯＳトランジスタ
９０  ｎ−チャンネルＭＯＳトランジスタ
９２  ｎ−チャンネルＭＯＳトランジスタ
９４  ｎ−チャンネルＭＯＳトランジスタ
【図１】
2008526043.tif 000003
【図２】
2008526043.tif 000004
【図３】
2008526043.tif 000005
【国際調査報告】
2008526043.tif 000006
2008526043.tif 000007
2008526043.tif 000008