(57)【要約】【課題】  高性能ＣＭＯＳ用途のためのＨｆドープされた極薄酸窒化シリコン膜及びその製造方法を提供すること。【解決手段】  半導体構造体と、これを形成する方法であって、この方法は、ベース・ゲート誘電体層（５３）の上部に安定した拡散制御材料の均一なバッファ層を形成するステップと、次いで、遷移金属原子のソースを含有する均一な層を形成するステップと、次いで、この構造体をアニールして、ソースから遷移金属原子を、拡散制御材料を通してベース・ゲート誘電体層（５３）に拡散させるステップと、を含む。【選択図】      図５
2008538655.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１２）と、
前記基板の上に形成され、７×１０１４ｃｍ−２を超えない金属原子の表面濃度を有する、ゲート誘電体層（５３）と、
を含む半導体構造体。
【請求項２】
前記ゲート誘電体層（５３）は、Ｍが金属であり、ｘが０から０．３までの間の範囲にわたるＭｘＳｉ１−ｘＯ２からなる金属酸化物を含む、請求項１に記載の半導体構造体。
【請求項３】
前記ＭｘＳｉ１−ｘＯ２からなるゲート誘電体層（５３）は、０．５ｎｍから２ｎｍまでの間の範囲にわたる厚さを有する、請求項２に記載の半導体構造体。
【請求項４】
前記ＭｘＳｉ１−ｘＯ２の層の上に、前記ＭｘＳｉ１−ｘＯ２の層と同時に形成されたＭＳｉｙの層をさらに含む、請求項２に記載の半導体構造体。
【請求項５】
前記金属Ｍは、Ｈｆ、Ｔｉ、Ｚｒ、又はＬａを含む、請求項４に記載の半導体構造体。
【請求項６】
前記ゲート誘電体層（５３）は、酸化物、窒化物、又は酸窒化物材料を含む、請求項１に記載の半導体構造体。
【請求項７】
前記半導体基板（１２）は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、他のＩＩＩ／Ｖ族の化合物半導体或いはＩＩ／ＶＩ族の化合物半導体、有機半導体、積層半導体、シリコン・オン・インシュレータ、又はシリコン・ゲルマニウム・オン・インシュレータを含む、請求項１に記載の半導体構造体。
【請求項８】
前記金属原子はＨｆ原子を含み、前記表面濃度は、５×１０１３ｃｍ−２から７×１０１４ｃｍ−２までの範囲にわたる、請求項１に記載の半導体構造体。
【請求項９】
前記金属原子はＴｉ原子を含み、前記表面濃度は３×１０１３ｃｍ−２から２×１０１４ｃｍ−２までの範囲にわたる、請求項１に記載の半導体構造体。
【請求項１０】
前記ゲート誘電体層（５３）は、前記ゲート誘電体層（５３）の上方領域に向かってより高い金属濃度と、前記ゲート誘電体層（５３）の下方領域に向かってより低い金属濃度とを有する、請求項１に記載の半導体構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスに関し、より具体的には、ＣＭＯＳデバイスの性能を向上させる極薄の高ｋゲート誘電体層を有するゲート・スタックを含む相補型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造体に関する。本発明はさらに、極薄の高ｋゲート誘電体層を有するＭＯＳＦＥＴゲート構造体を製造する方法に関する。
【背景技術】
【０００２】
高性能ＣＭＯＳデバイスにおいては、ゲート誘電体の反転キャパシタンスに基づく等価酸化膜厚（Ｔｉｎｖ）は、将来技術のために１６Åを下回る規模に縮小される必要がある。ゲート誘電体材料としての通常の酸窒化物は、その技術的な限界に達しつつある。
【０００３】
将来の技術世代においては、二酸化シリコン誘電体又は酸窒化シリコン誘電体の代わりにより高い誘電率を有するゲート材料を使うことが極めて望ましい。これらの材料は「高ｋ」材料として知られており、この「高ｋ」という用語は、誘電率が４．０より高い、好ましくは約７．０より高い絶縁材料を示す。本明細書で言及される誘電率は、特に指定のない限り、真空に対するものである。種々の可能性のあるものの中では、酸化ハフニウム、ハフニウム・シリケート、又は酸窒化ハフニウム・シリコンのような遷移金属酸化物、シリケート、又は酸窒化物が、高い誘電率及び相対的に低い電気リークにより、従来のゲート誘電体の代わりとして最も好適な置換候補となり得る。さらに、Ｈｆベースの化合物は、他の通常の金属ベースの絶縁化合物に対して高温での優れた熱安定性を示し、それにより極めて好ましい。しかしながら、高ｋゲート誘電体材料及び関連するゲート構造体は、最新のＭＯＳＦＥＴデバイスに有用な多数の特性を同時にもつものであるべきである。これらの特性の好適な組み合わせは、知られている高ｋ材料、従来のゲート構造体、及び従来の製造方法では達成することが困難である。
【０００４】
第１に、上記で言及されたように、ゲートに逆バイアスをかけて、トランジスタ・チャネル内に大きな表面密度の可動反転電荷を生成するときには、好適な高ｋ含有ゲート誘電体は「電気的に薄い」ものであるべきである。この「電気的に薄い」という用語は、単位面積当たりのキャパシタンスが高いことを示す。等価酸化膜厚、すなわち、Ｔｉｎｖに関しては、単位面積当たりの反転キャパシタンスを表すのが通例である。本発明の目的のためには、Ｔｉｎｖは、二酸化シリコンの絶対誘電率（〜０．３４５ｐＦ／ｃｍ）を単位面積当たりの反転キャパシタンスの測定値で割ったものと等しい。例えば、単位面積当たりの反転キャパシタンス約２．１６×１０―６Ｆ／ｃｍ２は、約１６ÅのＴｉｎｖに相当する。そしてまた、ゲート誘電体の反転キャパシタンスは、誘電体材料自体のキャパシタンスと、有限サイズの可動キャリア波動関数と関連するいわゆる量子力学的キャパシタンスと、隣接するゲート電極のいわゆる空乏キャパシタンスとを含む幾つかの部分からなる。最新のＭＯＳＦＥＴについてのＴｉｎｖの反転キャパシタンス破壊は、以下のように、量子力学的な部分については約３−５Å、ゲート電極の空乏部分については約２−５Å、及びゲート誘電体材料自体については約１２−１４Åである。当業者であれば、平均厚さのｋが約７の高ｋ含有絶縁材料によって約１６ÅのＴｉｎｖを達成するためには、このような高ｋ含有絶縁膜の物理的厚さの合計は、２０Åより小さいものであるべきであることを認識するであろう。
【０００５】
第２に、「高ｋ」材料化合物においては、金属酸素結合は、高誘電率（高ｋ）をもたらす外部電界の下では容易に分極可能である。これらの結合のまさにその高い分極率が、高ｋ材料中に存在するリモート・フォノンによるチャネル可動電荷の散乱をもたらす。結果として、トランジスタ駆動電流は、ゲート絶縁体における高ｋ材料の存在によって大幅に減少する可能性がある。トランジスタ・チャネルへの高ｋ膜の近接性は、このような極めて望ましくないリモート・フォノン散乱の量に関して大きな役割を果たすことも知られている。高ｋ材料がチャネルに近づけば近づくほど、リモート・フォノン散乱は強くなる。したがって、トランジスタ・チャネル内のキャリア移動度を低下させることのない極薄の高ｋ含有ゲート絶縁体を実現することは極めて困難である。
【０００６】
第３に、ＭＯＳＦＥＴのチャネル領域と、ゲート誘電体と、ゲート電極とを含むゲート構造体全体は、約０．１Ｖから約０．４Ｖまでの低いトランジスタしきい値電圧で最新のＣＭＯＳ技術に対応することができるものであるべきである。望ましいしきい値電圧は、チャネル・ドーピングを変化させ、ゲート電極の正しい仕事関数を選択することによって実現することができるが、ゲート誘電体の界面及び誘電体自体の内部の両方における大きな固定電荷及び／又はトラップ電荷の存在によって、偶発的に変わる可能性がある。（「及び／又は」は両方またはいずれか一方の意味で用いる。）さらに、固定電荷及び／又はトラップ電荷の密度は、高温に曝すこと（例えば、１０００℃の接合活性化アニール）などの種々のプロセスにより、又はＦＥＴ動作中に、偶発的に変わる可能性がある。これに加えて、トランジスタ・チャネルの近傍の固定電荷又はトラップ電荷の高密度は、チャネル・キャリアの過度のクーロン散乱をもたらす可能性があり、チャネル移動度及びトランジスタ駆動電流を減少させる可能性がある。したがって、このような固定電荷及び／又はトラップ電荷の合計表面密度を最小にして、しきい値電圧及びチャネル移動度の望ましくないあらゆるシフトを防止することが極めて望ましい。一般的には、固定電荷及び／又はトラップ電荷の合計表面密度は、８×１０−７Ｃ・ｃｍ−２より下であるべきであり、すなわち、帯電位置の表面数密度は、単一の帯電位置について約５×１０１２ｃｍ−２より下であるべきである。単位面積当たりの反転キャパシタンスが約２×１０−６Ｆ・ｃｍ−２のゲート誘電体の場合には、８×１０−７Ｃ・ｃｍ−２の電荷密度によって、しきい値電圧が約０．４Ｖだけシフトする。
【０００７】
例えば、図１（Ａ）は、Ｓｉ基板１２が例えばＳｉＯ２（又は酸窒化シリコン−ＳｉＯＮ）を含むベース酸化物層１４と、このベース酸化物の上に形成されたＨｆシリケート層（例えば、ＨｆｘＳｉ１−ｘＯ２）１６とを有する、高ｋゲート・スタック１０を製造するための従来の手法を示す。一般的に、ＨｆｘＳｉ１−ｘＯ２層は、化学気相堆積（ＣＶＤ）プロセスによって、より具体的には、原子層堆積（ＡＬＤ）ＣＶＤプロセス又は金属有機ＣＶＤ（ＭＯＣＶＤ）プロセスのいずれかによって、或いは同様の堆積法によって堆積させられる。前述のＣＶＤ法のいずれかの核形成問題のために、ＨｆＳｉＯ２膜は、図２で与えられるＴＥＭ写真において示されるように、この膜が約２０Åより薄いときには、領域２０において不連続になる。結果として、高ｋ膜が薄くなると、リーク電流は劇的に増加する。さらに、極めて不均一な又は不連続な高ｋ膜は、トランジスタのチャネルにおける電気化学ポテンシャルを変化させ、そのため、トランジスタの電流を減少させる。このように、高ｋ膜の不十分な厚さ適応性が、図１に示される種類のような従来の方法によりもたらされる。さらに、１５−２０Åの厚さのベース酸化膜１４は、図２に明瞭に見ることができる。ベース酸化物の誘電率は高いものではなく（３．９から約６の間）、このことが、Ｔｉｎｖの付加的な１０−１５Åをもたらす。結果として、連続的な２０Åの厚さのＨｆＳｉＯ２膜をもつ絶縁スタック１４／１６の典型的なＴｉｎｖは、誘電体材料の１４−２０Åと、量子力学的な３−５Åと、従来のポリシリコン・ゲート電極の空乏の２−５Åという要素を有する。すなわち、（例えば、Ｔｉｎｖ＜＝１６．５Åのような）高性能デバイスの要件を満たすように高ｋ含有絶縁層を縮小することは非常に困難である。
【０００８】
図３は、ＨｆＯ２スタックについてのＴｉｎｖ対リーク電流の計量（Ｔｏｘｇｌ）をプロットするグラフを示す。本発明の目的のために、Ｔｏｘｇｌは、反転バイアスにおけるテストの下で、試料の測定されたリーク電流密度と同じ反転バイアスにおいて同じリーク電流密度をもたらす純粋な酸化シリコン層の物理的厚さである。Ｔｏｘｇｌ計量への測定されたリーク電流密度の変換は、一般的に、より厚い酸化シリコン膜について較正され、次いで、物理学の周知の直接トンネル則を用いて極薄膜について外挿される。図３に示されるように、ＨｆＯ２の物理的厚さが２０Åから１５Åに減少させられたときには、リーク電流密度は、（２．３ｎｍから２．１ｎｍに減少させられたＴｏｘｇｌに反映されるように）約１から２のオーダーの大きさだけ増加するが、Ｔｉｎｖは、ほとんど変化しない。ベース酸化物が薄くされた場合には、チャネル電子移動度は、リモート・フォノン散乱及びクーロン散乱によって、図４に示されるように、大幅に減少することになる。例えば、厚さ７−１０Åのベース酸化膜１４に続いて厚さ２５−３０ÅのＨｆＯ２膜１６を有する誘電体ゲート・スタック１４／１６は、図４に示されるように、５０％以上のピーク・チャネル移動度の減少をもたらす。より薄い高ｋ含有誘電体についての移動度の低下は、従来のゲート誘電体の構造体及びその製造方法についての別の重要課題である。
【０００９】
さらに、図１（Ｂ）に示される高ｋゲート・スタック構造体２５を製造するための別の従来の手法においては、Ｓｉ基板１２は、ベース酸化物（例えば、ＳｉＯ２又は酸窒化物）なしで直接その上に堆積させられたＨｆｘＳｉ１−ｘＯ２の層２４を含む。図１Ｂに示された構造体２５はさらに、高密度の界面トラップと、低移動度と、不十分な熱安定性とを示す。約５００℃より高温に加熱された場合には、ＨｆｘＳｉ１−ｘＯ２層２４は、下にある基板１２と反応して、ベース酸化物の厚い層（１０Å−１５Å）を形成し、図１（Ａ）と同様な最終ゲート誘電体構造体をもたらす。したがって、図１（Ｂ）に示される構造体は、図１（Ａ）に示される構造体と同じ重要課題を有する。
【００１０】
「ＭＥＴＨＯＤ  ＯＦ  ＰＲＯＤＵＣＩＮＧ  ＨＩＧＨ  ＤＩＥＬＥＣＴＲＩＣ  ＩＮＳＵＬＡＴＯＲ  ＦＯＲ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ」という名称の特許文献１は、シリコン・ウェハの二酸化シリコン表面の上にハフニウムを堆積させ、次いで、このウェハを加熱して、ハフニウム・シリケートを生成することによって、ハフニウム・シリケートを形成する方法を提案する。結果として得られた構造体は高ｋ層のみを含み、この方法は、ＳｉＯ２層の上に直接、金属Ｈｆを堆積させるステップを含むものである。こうした構造体の利点は、Ｔｉｎｖを付帯的に１６Å以下に減少させることなく、高誘電率に起因する高ｋ誘電体が提供されることだけである。さらに、特許文献１は、Ｔｉｎｖ＜１６Åの薄い高ｋ含有誘電体の場合におけるチャネル移動度の低下に対してどのような解決策も教示するものではない。さらに、特許文献１において教示された方法は、移動度の低下効果をあまり受けない相対的に厚い高ｋ含有ゲート誘電体を形成するためにのみ有用である。
【００１１】
いずれも「ＤＡＭＡＳＣＥＮＥ  ＮｉＳｉ  ＭＥＴＡＬ  ＧＡＴＥ  ＨＩＧＨ−Ｋ  ＴＲＡＮＳＩＳＴＯＲ」という名称の特許文献２及び特許文献３は、チャネルの上に重なる凹部内に低温シリサイド化金属を閉じ込めることによって、金属シリサイド・ゲートを形成する方法を提案する。凹部領域において、高ｋ誘電体が最初に堆積させられる。次いで、完全にシリサイド化された（ＦＵＳＩ）ゲート層が、金属層の上にシリコン層を堆積させ、次いで、アニールすることによって形成される（特許文献２）か、又はＦＵＳＩ層が、シリコン層の上に金属層を堆積させ、次いで、アニールすることによって形成される（特許文献３）。これらの引用例では、高ｋ層及びＦＵＳＩは、２つの別個のステップにおいて形成される。高ｋは、予め堆積させられている。次いで、Ｓｉ及び金属（逆もまた同様）を堆積させ、アニールして、ＦＵＳＩを形成する。この特許において開示された構造体及び方法は、一般的には、シリケート・ベース、金属ベース、及び金属化合物ベース（例えば、導電性金属窒化物、ホウ化物、炭化物、酸化物等）のゲート電極がＴｉｎｖの空乏部分の減少又は排除をもたらしても、前述の高ｋの縮小化問題を解決するものではない。高ｋ誘電体が通常の方法（ＰＶＤか又はＣＶＤのいずれか）によって堆積させられるため、これらの方法によって製造される高ｋ膜の物理的厚さは、上述のように、許容可能なチャネル移動度に必要とされるＳｉＯＮのベース層の１５−２０Åに加えて約２０Åに制限される。結果として、このような従来の高ｋ含有誘電体及びＦＵＳＩゲート電極のＴｉｎｖは、約２０Åを上回る。或いは、チャネル移動度は、約１５Åより薄いベースＳｉＯＮ層及び約１８Åより薄い全Ｔｉｎｖについて大幅に低下する。従来の高ｋ含有膜が、金属ゲート構造体と組み合わされてゲート誘電体として用いられる幾多の従来技術の教示例があるが、結果として得られるトランジスタのゲート構造体は、特許文献２及び特許文献３の場合と同じ欠点に悩まされる。したがって、移動度を大幅に低下させることなく、高ｋ含有ゲート誘電体層を１０Å−２０Å領域に物理的に縮小することを可能にすることが極めて望ましいものとなる。
【００１２】
「Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  ｓｔａｂｌｅ  ｇａｔｅ  ｓｔｒｕｃｔｕｒｅｗｉｔｈ  ｍｅｔａｌｌｉｃ  ｅｌｅｃｔｒｏｄｅ」という名称の特許文献４は、約１３Åから約２０Åまでの範囲内の僅かに厚くされたベース酸化物の上部にあるチタンのような反応性遷移金属の極薄層を用いることを教示する。高温ステップ中に、反応性金属は、非酸化雰囲気においてベース酸化物と反応して、高ｋ材料の極薄層をもたらす。結果として得られる高ｋ膜を薄くかつ絶縁性にするために、この出願は、金属層は、できる限り薄いが、依然として均一であるべきであることを教示する。このことは、金属膜が１つの単層より厚く、このような薄い領域においてどのような核形成問題もない技術によって堆積させられる場合に達成することができる。残念なことに、特許文献４において用いられたＰＶＤ（物理気相堆積又はスパッタリング）堆積法は、活発なイオンによってベース酸化膜を損傷させることになる。さらに、この方法は、約７００℃を下回る相対的に低い温度において酸化シリコンと反応することが知られている高反応性チタン原子に限定される。
【００１３】
【特許文献１】米国特許番号第６，６２４，０９３号（第‘０９３号特許）
【特許文献２】米国特許番号第６，３４２，４１４号（第‘４１４号特許）
【特許文献３】米国特許番号第６，４７５，８７４号（第’８７４号特許）
【特許文献４】米国特許出願番号第１０／８６９６５８号（米国特許公開公報２００５−０２８２３４１号）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
したがって、従来技術の従来の手法により前述の問題を解決するには、新しい解決法が必要である。
【課題を解決するための手段】
【００１５】
本発明は、約７×１０１４原子／ｃｍ２を下回るか、又は連続的な金属膜の対応するドーズ量より少ない、Ｈｆ、Ｔｉ、Ｚｒ、又はＬａのような低ドーズ量の遷移金属原子を、酸窒化物ゲート誘電体（物理的厚さが９−２０Å）の他の薄く均一な層に均一に組み込み、従来のポリシリコン・ゲート電極の場合には約１６Åか又はそれを下回る規模に、及び金属ベースのゲート電極の場合には約１４Åか又はそれを下回る規模に、Ｔｉｎｖを縮小させながら、チャネル・キャリア（電子又は正孔）の高い移動度、すなわち、トラップ電荷及び固定電荷の低密度を可能にする、ＣＭＯＳゲート構造体を提供する。
【００１６】
本発明は、最初に、ベース・ゲート層酸化物の上部に制御拡散制御バッファ層を形成し、次いで、Ｈｆ、Ｔｉ、Ｚｒ、又はＬａのような金属原子源を形成し、このスタックをアニールして、勾配付けされた金属濃度（上部領域においては高い金属「Ｍ」の濃度で、低部領域においては低い濃度で）をもつ極薄金属酸化物層を形成することによって半導体構造体を製造するための方法を提供することで、上述の利点を実現する。こうすることによって、ＣＶＤ  ＭｘＳｉ１−ｘＯ２の核形成問題が回避され、その結果、極薄ＭｘＳｉ１−ｘＯ２スタックが実現可能である。金属濃度は上部領域において高く、下部領域において低いため、スタックの高い誘電率を維持しながら、低い界面トラップ密度と、高い移動度と、良好な熱安定性とが実現される。代替的な方法においては、金属Ｍの薄層はポリシリコン層の上部に形成され、単一のアニール・ステップにおいて、（ＦＵＳＩ）ＭＳｉ及びＭｘＳｉ１−ｘＯ２層を形成する。ＦＵＳＩゲートはＴｉｎｖの減少をもたらす。非常に薄いＭｘＳｉ１−ｘＯ２層は、さらにＴｉｎｖが減少されて形成される。これに加えて、高い平均誘電率を維持しながら、より高い移動度が得られる。
【００１７】
本発明の第１の実施形態によれば、半導体構造体、及び、
ａ）半導体基板を準備するステップと、
ｂ）半導体基板の上に誘電体材料層を形成するステップと、
ｃ）誘電体材料の上に拡散制御バッファ層を形成するステップと、
ｄ）バッファ層の上に金属含有材料層を形成して、スタックを形成するステップと、
ｅ）スタックをアニールし、金属含有層からの金属原子を、バッファ層を通して誘電層に拡散させて、基板の上に高ｋゲート誘電体層を形成するステップであって、高ｋゲート誘電体層は、高ｋゲート誘電体層の上部領域に向かってより高い金属濃度と、高ｋゲート誘電体層の下部領域に向かってより低い金属濃度とを有する、ステップと、
を含む方法が提供される。
【００１８】
本発明によれば、高ｋゲート誘電体層はＭｘＳｉ１−ｘＯ２金属酸化物を含み、ｘは０から０．３の間の範囲にわたる。
【００１９】
本発明によれば、高ｋゲート誘電体層は７×１０１４ｃｍ−２より下の金属原子の総ドーズ量を含み、約３×１０１３ｃｍ−２から約５×１０１４ｃｍ−２までの範囲内であることが好ましく、約５×１０１３ｃｍ−２から約４×１０１４ｃｍ−２までの範囲が極めて好ましい。
【００２０】
ゲート電極材料は、低しきい値電圧のＣＭＯＳ回路を可能にするように選択されることが有利である。第１の実施形態においては、金属原子のソース及びバッファ層は、アニール後に選択的に除去され、次いで、ゲート電極材料が、約０．１Ｖから約０．４ＶまでのＮＦＥＴ及びＰＦＥＴのしきい値電圧を有するようにゲート誘電体の上に形成される。
【００２１】
第２の実施形態によれば、バッファ層はゲート電極として維持されながら、アニール・ステップ後に、金属原子のソースのみが選択的に除去される。この実施形態においては、バッファ層は結果として得られるゲート電極の正しい仕事関数をもたらすように選択される。
【００２２】
第３の実施形態によれば、バッファ層及び金属原子のソースは、アニール・ステップ後のそれらの複合的な構造体がＣＭＯＳゲート電極になるのに適するように選択されることが有利である。一例では、バッファ層は、ポリシリコン（ポリＳｉ）のようなシリコン含有層である。
【００２３】
有利なことには、本発明の方法によって形成されたＣＭＯＳデバイスは、形成された極薄の高ｋ層及びＦＵＳＩによって、さらなるＴｉｎｖの縮小化及びデバイス性能の向上という利点を有する。
【発明を実施するための最良の形態】
【００２４】
図５を参照すると、本発明の利点は、最初に、例えば酸窒化シリコンといったベース・ゲート誘電体層５４の上部に、アモルファス・シリコン又はアモルファス・ゲルマニウムのような安定した拡散制御材料の均一なバッファ層５５を形成し、次いで、純粋なＨｆ、Ｔｉ、Ｚｒ又はＬａの層のような遷移金属原子のソースを含有する均一な層５６を形成し、次いで、この構造体をアニールして、そのソースからの遷移金属原子を、拡散制御材料を通してベース・ゲート誘電体層に拡散させることによって達成される。
【００２５】
当業者であれば、ベース・ゲート誘電体における結果として得られる遷移金属原子のドーズ量は、拡散制御層の拡散及び／又は反応特性とアニール・ステップの条件（温度及び時間）とによって大部分が制御され、程度は低いものの金属原子のソースの特性によって制御されることを認識するであろう。したがって、本発明は、従来の金属含有層の特性及びこのような層を形成するそれぞれの方法から高ｋゲート誘電体層における金属原子のドーズ量の制御を効果的に切り離すものである。さらに、２つの個々の特徴（拡散制御層及びアニール・ステップ）によって、拡散プロセスと、ゲート誘電体における結果として得られる金属ドーズ量とを制御する能力は、ゲート誘電体膜における金属原子の望ましい（低い）ドーズ量を維持しながら、広範なアニール温度を選択することを可能にする。こうした融通性は、ベース・ゲート誘電体の原子構造への金属原子の組み込みと、原子構造との化学結合とを促進するのに必要な特定の（高い）アニール温度を選択する際に用いられる。
【００２６】
本発明の結果として得られるゲート誘電体構造体の１つの新規な特徴は、非常に低いドーズ量の金属原子を物理的に薄いゲート誘電体中に均一に組み込むことができることである。具体的には、ゲート誘電体における金属原子の合計表面密度又はドーズ量をおよそ７×１０１４ｃｍ−２より小さくすることができることが有益であり、およそ３×１０１３ｃｍ−２から５×１０１４ｃｍ−２までの範囲であることが好ましく、およそ５×１０１３ｃｍ−２から４×１０１４ｃｍ−２までの範囲であることが極めて好ましい。結果として得られるゲート誘電体の物理的厚さは、およそ９Åから２０Åまでに維持することができ、およそ１２Åから１７Åまでに維持することが好ましい。金属原子のソースは、直接、ベース・ゲート誘電体又は基板の上に堆積させられ、ゆえに、均一な連続膜における金属原子の表面密度又はドーズ量と等しくなるため、知られている連続的な高ｋゲート誘電体構造体における遷移金属原子の総ドーズ量は実質的に高くなる。例として、１から２の単層の厚さの連続的な金属層におけるＨｆのドーズ量は、約１×１０１５ｃｍ−２を上回る。代替的な例では、厚さ２０Åの連続的なＨｆ０．２Ｓｉ０．８Ｏ２膜におけるＨｆ原子のドーズ量は、同様に、約１×１０１５ｃｍ−２より上である。薄いゲート誘電体における低いドーズ量の金属原子を有することにより、リモート・フォノン散乱が減少し、続いて、極めて望ましくないチャネル移動度の低下が減少する。それにもかかわらず、結果として得られるゲート誘電体の物理的厚さの好ましい範囲と金属原子の好ましい低ドーズ量との組み合わせによって、一定の（又はより低い）ゲート・リークにおいて（従来のポリシリコン・ゲート電極の場合は）１６Åを下回る規模にＴｉｎｖを縮小することを可能にする。
【００２７】
本発明の結果として得られるゲート誘電体構造体の別の特徴は、トランジスタ・チャネルに対して垂直な方向のゲート誘電体内部の金属原子の濃度が、チャネル近くの濃度がより低く、チャネルから離れると濃度がより高くなるように、勾配をもつことが有利であることである。このような勾配付けは、さらに、移動度の低下と、チャネル近傍における電気的トラップ電荷及び固定電荷のあらゆる偶然の導入とを減少させる。勾配形状は、拡散制御プロセスにより金属原子をゲート誘電体に導入した結果である。
【００２８】
ゲート電極の形成によって、本発明のＣＭＯＳゲート構造体が完成する。ゲート電極の形成は、幾つかの異なる方法で達成することができる。第１の組の実施形態においては、金属原子のソース又は拡散制御層のいずれか、或いは、その両方が、ゲート誘電体に損傷を与えることなくアニール・ステップ後に選択的に除去され、次いで、異なるゲート電極が、従来のプロセスによって形成される。第２の組の実施形態においては、拡散制御層及び金属原子のソースは、アニール・ステップ後のそれらの複合的な構造体がＣＭＯＳゲート電極として用いるのに適するように選択されることが有利である。
【００２９】
本発明の構造体の種々の新規な態様及び利点は、以下の詳細な説明からより明らかとなるであろう。
【００３０】
図５ないし図８を参照すると、本発明に用いられる半導体基板１２は、以下に限定されるものではないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他の全てのＩＩＩ／Ｖ族又はＩＩ／ＶＩ族の化合物半導体を含む、いずれかの半導体材料を含む。半導体基板１２は、さらに、有機半導体、又は、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）或いはＳｉＧｅオン・インシュレータ（ＳＧＯＩ）のような積層半導体を含むことができる。本発明の幾つかの実施形態においては、半導体基板１２は、Ｓｉ含有半導体材料、すなわち、シリコンを含む半導体材料で構成されることが好ましい。半導体基板１２は、ドープされてもよいし、ドープされなくてもよいし、又はそこにドープされた領域とドープされていない領域とを含んでもよいし、或いはさらに、歪みがあってもよいし、歪みがなくてもよいし、又はその任意の組み合わせであってもよい。基板１２は、分離トレンチ、種々のドーピング・ウェル、トレンチ・ベースのメモリ・セル等の種々の有用な構造体を含むことができる。これらの構造体は、一般的に、このステップでは基板１２において存在するが、本発明に不可欠なものではなく、そのため、示されていない。さらに、半導体基板１２は、例えば、（１００）、（１１０）、（１１１）又はこれらの任意の好適な組み合わせを含む任意の結晶配向を有する表面を含むことができる。
【００３１】
ベース誘電体５４を形成する前に、あらゆる残留層（例えば、自然酸化物）、異物、及びあらゆる残留金属表面の汚染も除去し、洗浄された基板表面を一時的に保護するために、基板１２の表面を洗浄する。残留酸化シリコンは、最初に、フッ化水素酸溶液中で除去される。粒子及び残留金属汚染の好ましい除去は、ＲＣＡとして知られている業界標準のゲート誘電体の前処理に基づくものである。ＲＣＡは、水酸化アンモニウム（ＮＨ４ＯＨ）及び過酸化水素（Ｈ２Ｏ２）の溶液、続いて、塩化水素酸及び酸化剤（例えば、Ｈ２Ｏ２、Ｏ３）の水性混合物中での基板１２の処理を含む。結果として、洗浄された基板表面は、化学的酸化物の非常に薄い層でシールされる。ベース誘電体層５４の特性を妨げないように、化学的保護酸化物は、一般的には、約１０Åより薄くされるが、その厚さを変化させて、ベース誘電体層５４の特性を有益に変更することができる。
【００３２】
ベース誘電体５４は、例えば、酸化、窒化、又は酸窒化のような熱成長プロセスによって形成することができる。例えば、薄いベース誘電体は、低分圧（約１０トルから約３００トルまでの分圧）の分子酸素Ｏ２のような酸化雰囲気における熱酸化、続いて、低分圧（約３０ｍトルから約３０トルまでの分圧）のアンモニアＮＨ３のような窒化雰囲気における熱窒化プロセスによって形成することができる。活性種（例えば、Ｏ２及びＮＨ３）の分圧、プロセス温度、及びプロセスの持続時間は、およそ８Åから２０Åまでの望ましい物理的厚さの範囲内の望ましい化学組成（すなわち、酸素対窒素の比）を有する酸窒化物ベース誘電体５４の均一な層をもたらすように選択される。酸化及び窒化プロセスの順序は、酸化及び窒化プロセスの両方について前述のパラメータの選択を変更するだけであるため本質的なものではないが、それにもかかわらず、望ましい厚さの範囲内のベース誘電体膜５４を形成することを可能にする。膜の成長速度及び化学組成のプロセス・パラメータ（「プロセス空間」とも呼ばれる）に対する依存性は、多数の典型的な酸化及び窒化化学剤（例えば、Ｏ、Ｏ２、Ｏ３、ＮＯ、Ｎ２Ｏ、ＮＨ３、Ｎ２Ｈ４及びＮ）についての正順序及び逆順序の両方のプロセス順序について、当該技術分野において知られている。このような「プロセス空間」は、酸化及び窒化剤の任意の未知の組み合わせについても容易に描くことができる。
【００３３】
随意的には、酸化／窒化プロセスは、原子又は分子のラジカル及び／又はイオンのような活性化された準安定原子又は分子種を生成することによって促進することができる。活性粒子は、一般的に、気中放電、紫外線放射、又は高熱の助けにより生成される。活性粒子は、基板１２の近傍であるか又はそれから遠隔のいずれかで生成することができる。このような活性化プロセスの一例は、窒化ステップが、原子窒素、分子及び原子イオン、並びに、準安定窒素分子を生成する窒素気中放電の助けにより実行される、商用のプラズマ窒化プロセスである。活性化された窒素粒子は、ゲート誘電体の窒化プロセスに関与する。
【００３４】
代替的に、ベース誘電体５４は、化学気相堆積（ＣＶＤ）及び他の同様な堆積プロセスによって形成することができる。誘電体５４は、上記のプロセスのいずれかの組み合わせを使用して形成することもでき、随意に、中性雰囲気においておよそ８００℃から１１５０℃までの高温でアニールすることができる。
【００３５】
ベース誘電体層５４を形成する種々の方法が存在するが、その好ましい特性の範囲は、以下のとおりである。物理的厚さの範囲は、およそ８Åから２０Åである。層５４の極めて好ましい化学組成は、およそ１０原子パーセントの窒素から３０原子パーセントの窒素である。シリコン・ベースの基板１２については、およそ２５原子パーセントより高い窒素含有量は、望ましくない多量の固定／トラップ電荷をもたらす。物理的厚さ及び化学組成は、層５４における酸素及び窒素の原子パーセントの合計面濃度又はドーズ量として指定することもできる。層５４は、およそ１．５×１０１５ｃｍ−２から８×１０１５ｃｍ−２までの酸素ドーズ量と、およそ２×１０１５ｃｍ−２を下回る窒素ドーズ量とを含有することがより好ましく、およそ２．５×１０１５ｃｍ−２から５×１０１５ｃｍ−２の酸素ドーズ量と、およそ５×１０１４ｃｍ−２から１．５×１０１５ｃｍ−２の窒素ドーズ量とが最も好ましい。膜５４内の窒素含有量は、より高い窒素含有量がトランジスタ・チャネルから離れるように勾配付けすることができることが有利である。
【００３６】
本発明によれば、図５に示すように、層５４は、拡散制御層５５で覆われる。層５５は、堆積プロセス及びベース誘電体層５４との間での、どのような望ましくない相互作用も防止するように非酸化雰囲気において低温化学気相堆積によって形成されることが好ましい。層５５を堆積させるためにプラズマ支援プロセス（例えば、ＰＥＣＶＤ、ＰＶＤ）を用いることができるが、それらは、活発なプラズマ・イオンによる層５４の損傷の可能性のために望ましくない。層５５の材料は、本発明の２つの実施形態のうちの１つに合うように選択される。
【００３７】
第１の実施形態においては、層５５は犠牲層である。したがって、その材料は、下にあるゲート誘電体層を損傷することなく選択的に除去できるように選択される。第２の実施形態においては、層５５の材料を用いて、ゲート電極を形成する。したがって、それは、ＣＭＯＳゲート構造体に適したしきい値特性を有するように選択される。いずれの場合にも、層５５の厚さは、Ｈｆ、Ｔｉ、Ｌａ、又はＺｒのような遷移金属原子に対するその拡散及び反応特性によって選択されて、この層がこれらの原子についての拡散調節物として機能するようにする。
【００３８】
第１の実施形態においては、層５５は犠牲層であり、不活性半導体及び不活性金属との２つの群から選択される。化学的不活性は、層５４に対して特定される。例えば、不活性半導体群の好ましい代表であるゲルマニウムは、層５４に対して比較的安定した材料であり、過酸化水素溶液中で非常に選択的に除去することができる。拡散制御Ｇｅ層は、ＧｅＨ４ガス先駆体を用いて市販のＣＶＤ反応装置において堆積させることができる。層５５は、層５４の表面上の一様でないゲルマニウムの核形成のためにＧｅ膜が極薄領域においてアイランド化するのを回避するのに十分なだけ厚くされる（およそ１００Åより厚いことが好ましい）。
【００３９】
好ましい不活性金属は、耐熱金属と、窒化物のようなそれらの金属化合物とを含む。これらの金属化合物は、硫酸溶液を用いて選択的に除去することができる。不活性金属は、タングステン（Ｗ）、モリブデン（Ｍｏ）、又はそれらのそれぞれの窒化物を含むことが最も好ましい。タングステン又は窒化タングステンは、Ｗ（ＣＯ）６か又はＷＦ６のいずれかの先駆体を用いて堆積させられることが好ましい。フッ素は層５４に害を及ぼすことがあるため、Ｗ（ＣＯ）６はＷＦ６より好ましい。窒化タングステンの場合には、層５５は、原子層堆積（ＡＬＤ）、または同等に、タングステン先駆体（例えば、Ｗ（ＣＯ）６）の供給が窒素先駆体（例えば、ＮＨ３）の供給と交互になる、パルスＣＶＤ技術を用いて堆積させることができる。パルスＣＶＤ又はＡＬＤプロセスは、一般的に、より一様な核形成及び少ない膜隔離をもたらすが、層５５は、一様でない核形成によるどのような膜のアイランド化も防止するように、およそ３０−５０Åより厚く作られることが好ましい。
【００４０】
第２の実施形態においては、層５５は、適切な仕事関数を有するゲート電極をもたらすように選択される。層５５は、層５４及びＨｆ、Ｔｉ、Ｌａ、及びＺｒのような遷移金属原子の両方に対して化学的に不活性である種々の元素金属、及び金属化合物（例えば、シリサイド、窒化物、ホウ化物、及び炭化物）を含むことができる。この場合、層５５の材料は、金属ゲート電極の材料と同様に選択され、すなわち、そのフェルミ準位は、それぞれ従来のＮＦＥＴ及びＰＦＥＴについてのシリコンの伝導帯又は価電子帯のいずれかと整合させられる。例えば、高窒素含有量を有する窒化タングステンは、ＰＦＥＴと両立できるゲート電極として用いることができる。したがって、層５５は、ＰＦＥＴデバイスの場合はＷＮを含むことができる。別の例では窒化タングステン（ＴａＮ）は、ＮＦＥＴと両立できるゲート電極として用いることができる。したがって、層５５は、ＮＦＥＴデバイスの場合は、ＴａＮを含むことができる。ＮＦＥＴと両立できるゲート電極及びＰＦＥＴと両立できるゲート電極の両方について多くの代替的な材料が存在するが、このような代替的な材料は、層５４、並びに、Ｈｆ、Ｔｉ、Ｌａ、及びＺｒのような遷移金属原子に対して実質的に不活性である限り、層５５の構成要素として用いることができる。
【００４１】
第３の実施形態においては、層５５を用いて、層５６との反応後にゲート電極を形成する。層５５は、結果として得られるゲート電極の正しい仕事関数をもたらすように選択される。例えば、層５５は、アモルファス・シリコン又は多結晶シリコンのようなシリコンを含むことができる。シリコン・ベースの層５５は、シリコン先駆体としてシランＳｉＨ４を用いて低圧ＣＶＤ（ＬＰＣＶＤ）反応装置において堆積させることができる。典型的なＬＰＣＶＤ反応装置においては、層５５は、連続性を失うことなく、およそ５０Åほどに薄く製造することができる。シリコン・ベースの層５５は、シリコンのバンドギャップの中間点に近いフェルミ準位をもたらすシリサイド・ベースのゲート電極に変換することができる。中間ギャップのゲート電極は、完全空乏トランジスタとして知られる完全に空乏化した本体を有するトランジスタには特に有用である。
【００４２】
図５に戻ると、次に、遷移金属原子５６のソースが、層５５の上部に形成される。層５６は、Ｈｆ、Ｔｉ、Ｌａ、Ｚｒのような元素金属又はこれらの合金を含むことが好ましい。金属層は、（例えば、金属有機ＣＶＤ、パルスＣＶＤ等の）様々な種類のＣＶＤ、物理気相堆積（ＰＶＤ）、スパッタリング、めっきのような任意の既知の堆積法によってか、又は層５５の上部にイオンを注入することによって形成することができる。層５６は、連続的かつ均一であるのに十分なだけ厚くされる。層５６の最小厚さは、層を形成するのに用いられる特定のプロセスによって決まる。ＰＶＤの場合には、層５６は、連続的かつ比較的均一である状態で、幾つかの単層の厚さ（〜１０Å）にすることができる。拡散制御層５５を有することの付加的な利点は、それがＰＶＤ反応装置に存在する活発なイオンによって引き起こされるどのような損傷からもベース誘電体層５４を保護することである。ＰＶＤ堆積は、およそ３００℃より低い低温で行われる。結果として得られる層５６の厚さは、プロセス時間と、プラズマに対する金属ターゲットの電気的バイアスとによって制御される。異なるターゲットからの同時スパッタリングを用いることによってか、又は所望の合金組成物を有するターゲットを用いることによって、特定の合金の選択をＰＶＤ反応装置に容易に導入することができる。層５６は、要望通りの厚さにすることができるが、実際には、層５６は、およそ１０００Åより厚くする必要はない。ＣＶＤの場合には、層５６は、連続的かつ比較的均一であるように、厚さをおよそ２０−５０Åにすることができる。
【００４３】
随意に、層５６は、Ｈｆ、Ｔｉ、Ｌａ及びＺｒのような遷移金属の種々の化合物を含むことができる。これらの化合物は、それぞれのシリサイド、窒化物、炭化物、又はホウ化物のように導電性であってもよいし、或いは、それぞれの酸化物及びシリケートのように絶縁性であってもよい。これらの化合物は、およそ５００℃から１１００℃までの高温で拡散するのに適した遷移金属原子に利用できるべき、すなわちそれを生成できるものであるべきである。
【００４４】
本発明によれば、図５に示されるように、誘電体層５４と、拡散制御層５５と、層５６とを含むスタックは、層５６に存在する遷移金属原子を層５５を通して層５４に拡散させるようにアニールされる。アニール温度及び持続時間は、望ましいドーズ量範囲の金属原子を層５４に供給するように選択される。これらの拡散原子の幾つかは、層５５の材料と反応することができる。このような反応の存在は、層５４に供給される金属原子のドーズ量をさらに減少させることになる。典型的には、アニール温度を上げると、層５５における金属原子の拡散係数の指数関数的な増加がもたらされる。センチメートルで測定された特性拡散長は、平方センチメートル／秒の単位における拡散係数と、秒単位のアニール持続時間の積の平方根に比例する。層５４に低ドーズ量の金属原子（およそ７×１０１４ｃｍ−２より低い）を供給するためには、拡散制御層５５の厚さは、層５５における金属原子の特性拡散長に等しいか又はそれより小さいものとする。実用上の機器の制限のために、アニール温度の範囲は、およそ４００℃から１１５０℃までの間で選択される。アニール持続時間は、市販の急速熱アニール炉（ＲＴＡ）の場合は、およそ１秒から数分までであり、典型的なアニール炉の場合は、約１０分から数時間である。次に、層５５の厚さは、望ましい低ドーズ量の遷移金属原子を供給するように、前述の規則に従って選択される。
【００４５】
随意に、アニール・プロセスは、多段階の手順として行うことができる。多段階のアニール手順は、層５５を介した拡散プロセスと、層５４における化学的な混合プロセスとの間の付加的な分離を可能にすることができる。有利なことには、最終アニール・ステップは、高温で非常に短時間だけ行われて、過度の拡散を引き起こすことなく、層５４内の化学反応を促進する。一例では、最終アニール・ステップは、およそ１ミリ秒のオーダーの特性持続時間を有する高温（７００℃−１４００℃）超短時間アニール（例えば、レーザー・アニール、フラッシュ・ランプ・アニール）である。このような超短時間アニールの高いピーク温度は、層５４内の金属原子の化学結合の促進を助ける一方で、超短の持続時間は最小の拡散をもたらし、トランジスタ・チャネルへの金属原子の望ましくない過度の侵入を防止する。
【００４６】
一例では、層５６がＨｆ原子を含有し、層５４が酸化シリコンを含有する場合は、結果として得られる構造体は、ＨｆｘＳｉ１−ｘＯ２の極薄層５３を含み、ここで、ｘは０から０．３までの間の範囲にわたり、最も好ましくは０．０３から０．１までの間である。さらに、ＨｆｘＳｉ１−ｘＯ２の極薄層５３は、層５３内で勾配付けされたＨｆ濃度（上部領域５９においては高Ｈｆ濃度、下部領域５１においては低Ｈｆ濃度）を有する。このようなＨｆ濃度の勾配は、拡散プロセスの結果である。ＣＶＤ  ＨｆＳｉＯの核形成問題は、Ｈｆ濃度が既述のように勾配付けされているときには解消され、このようにして、ＨｆＳｉＯの極薄ゲート誘電体が達成可能である。さらに、ＰＶＤ誘起の損傷も解消され、よって、一定の又は減少したゲート・リーク電流でＴｉｎｖの縮小化をもたらす。より重要なことには、低ドーズ量の遷移金属原子をゲート誘電体に制御可能に供給する機能は、ゲート誘電体の相当に高い誘電率を維持しながら、移動度の低下及びトラップ／固定電荷の量を大幅に減少させる。さらに、Ｈｆ濃度が上部領域では高く、下部領域では低いため、界面のトラップ密度、チャネル散乱のさらなる低下が実現される。
【００４７】
ＨｆｘＳｉ１−ｘＯ２層５３の物理的厚さは変化させることができるが、典型的には、およそ９Åから２０Åまでの厚さを有し、およそ１２Åから１７Åまでの厚さがより典型的である。層５３の物理的厚さ及び化学組成は、層５３に存在するＨｆ原子の合計表面濃度又はドーズ量として特定することもできる。さらに、この例の場合は、層５３は、およそ５×１０１３ｃｍ−２から７×１０１４ｃｍ−２までのハフニウムのドーズ量を含有することが好ましい。図９を参照すると、Ｔｉｎｖの相対的な低下は、Ｈｆなしではおよそ１８ÅのＴｉｎｖをもたらす、典型的な厚さ１３Åの層５３についてのＨｆドーズ量の関数として示されている。およそ２×１０１４ｃｍ−２のＨｆドーズ量は、およそ１６ÅのＴｉｎｖをもたらす。
【００４８】
既述のように、層５４は、２５原子パーセントまでの窒素、すなわち、およそ１×１０１５ｃｍ−２を下回る窒素のドーズ量を含有することが好ましい。したがって、層５３は、同じ好ましい低ドーズ量のＨｆ原子と、およそ１×１０１５ｃｍ−２を下回る好ましい窒素のドーズ量とを有するＨｆＳｉＯＮ層からなる。
【００４９】
与えられた例はＨｆベースの層５３の場合であるが、他の遷移金属原子も同様に有用である。具体的には、チタンの場合には、Ｔｉ−Ｏ結合の分極率は、Ｈｆ−Ｏ結合の分極率より約３倍高く、これは、層５３において所与のＴｉｎｖ当たりさらに少ない金属ドーズ量をもたらす。したがって、層５３におけるＴｉの好ましいドーズ量は、およそ３×１０１３ｃｍ−２から２×１０１４ｃｍ−２までである。
【００５０】
次の処理ステップは、好適なゲート電極を形成することによって、本発明のＣＭＯＳゲート構造体を完成させることに向けられている。ゲート電極の形成は、幾つかの異なる方法で達成することができる。
【００５１】
例えば、図６に示される第１の実施形態においては、金属原子のソース５６及び拡散制御バッファ層５５は、ゲート誘電体を損傷することなく、アニール・ステップ後に選択的に除去され、次いで、異なるゲート電極が、従来のプロセスによって形成される。具体的には、Ｈｆ原子のソース５６は、高濃度ＨＦ溶液又は王水のような湿式化学物質を用いることによってか、又は大きな物理的成分による反応性イオン・エッチング（スパッタリング）によって除去することができる。両方の場合において、ゲート誘電体は、バッファ層５５によって保護される。次に、金属ベースのバッファ層５５は、硫酸溶液中でゲート誘電体５３に対して選択的に除去することができる。或いは、ゲルマニウム・ベースのバッファ層は、過酸化水素溶液を用いて選択的に除去することができる。
【００５２】
或いは、図７に示される第２の実施形態においては、金属原子５６のソースのみが、アニール・ステップ後に選択的に除去され、バッファ層５５はゲート電極として維持される。この実施形態においては、バッファ層５５は、結果として得られるゲート電極の正しい仕事関数をもたらすように選択される。バッファ層５５は、種々の元素金属、及びＴａＮ又はＴｉＮのような金属化合物（例えば、シリサイド、窒化物、ホウ化物、及び炭化物）を含むことができる。
【００５３】
或いは、第３の実施形態においては、拡散制御層及び金属原子のソースは、アニール後のその複合的な構造体がＣＭＯＳゲート電極として用いるのに適するように選択されることが有利である。一例では、バッファ層は、ポリシリコン（ポリＳｉ）のようなシリコン含有層である。この実施形態は図８に示されており、これは、本発明の第２のゲート電極の実施形態による新規なゲート・スタック構造体６０を形成する方法を示す。構造体６０は、半導体基板１２の表面上に形成される、例えばＳｉＯ２といった極薄のゲート誘電体６４上に形成される、ポリシリコン層（ポリＳｉ）６５のようなＳｉ含有材料層の上に堆積プロセスによって堆積させられる、例えばＨｆといった金属層６８を含む。Ｈｆ層６８、ポリＳｉ層６５及びＳｉＯ２層６４の物理的厚さは変化させることができるが、典型的には、Ｈｆ層６８は、およそ４０ｎｍから１００ｎｍまでの厚さを有し、ポリＳｉ層６５は、およそ２０ｎｍから２００ｎｍまでの厚さを有し、ＳｉＯ２層６４は、およそ０．５ｎｍから３ｎｍまでの厚さを有する。本発明の第３の実施形態によれば、金属材料層はＨｆのみに限定されるものではなく、Ｔｉ、Ｚｒ、又はＬａのような他の金属がこれに加えて適用可能であることを理解すべきである。本発明によれば、図８に示されるように、次に、金属（Ｈｆ）層６８と、ポリＳｉ層６５と、誘電体層６４とを含むスタックは、およそ３００℃から１１００℃の範囲にわたる温度でアニールされて、上部のＨｆＳｉｙ層７０と、下にあるＨｆｘＳｉ１−ｘＯ２層６３とを含み、下にある層６３が勾配付けされたＨｆ濃度（上部領域６９では高Ｈｆ濃度、下部領域６１では低Ｈｆ濃度）を有する、ゲート・スタック構造体の同時形成をもたらす。さらに、アニール中に、金属材料はポリＳｉを通して拡散し、この拡散は、例えばＳｉＯ２といったベース酸化物の一部をシリケートに変換するように次第に小さくなる。したがって、高ｋ及びＦＵＳＩは、金属がポリＳｉを通して例えばＳｉＯ２といったベースの酸化物に拡散するのと同時に形成されて、高ｋシリケート層を形成する。これを行うことによって、ＣＶＤ  ＨｆＳｉＯの核形成問題が解消され、その結果、ＨｆＳｉＯの極薄スタックが実現可能になる。ゲート・スタック構造体６０が完全にシリサイド化され（ＦＵＳＩ）、その結果、ポリ空乏の排除によってＴｉｎｖのおよそ３〜４Åが減少すること、さらにＴｉｎｖが減少された非常に薄いＨｆｘＳｉ１−ｘＯ２層が形成されること、及び高い平均誘電率を維持すると同時に、より高い移動度が実現されることが利点である。
【００５４】
本発明の第３の実施形態によれば、ｙが１から３まで変化できるとして、上部のＨｆＳｉｙ層７０の物理的厚さ、及びＨｆｘＳｉ１−ｘＯ２層６３の物理的厚さは変化させることができるが、典型的には、ＨｆＳｉｙ層７０は、およそ２０ｎｍから３００ｎｍまでの厚さを有し、およそ４０ｎｍから１００ｎｍまでの厚さがより典型的である。ＨｆｘＳｉ１−ｘＯ２層６３の厚さ、すなわち、高さは、およそ０．５ｎｍから５ｎｍまでであり、およそ１ｎｍから３ｎｍまでの厚さがより典型的である。
【００５５】
本発明は、このように、ポリＳｉの上に金属を堆積させ、アニールして、ＦＵＳＩ及びＨｆｘＳｉ１−ｘＯ２を同時に形成することによって、ＨｆｘＳｉ１−ｘＯ２を形成する新しい方法を提示するものである。本発明によれば、図８における本発明の第３の実施形態によって示され説明されたプロセスの利点は、さらなる３〜４ÅのＴｉｎｖの減少をもたらすＦＵＳＩ（完全にシリサイド化された）ゲートの形成、すなわち、Ｔｉｎｖが減少された、非常に薄いＨｆｘＳｉ１−ｘＯ２膜の形成である。金属層６８が誘電体／基板の界面に隣接しないことは、高い平均誘電率を維持しながら、より高い移動度をもたらす。
【００５６】
上述の種々の組み合わせ及び実施形態において、本発明の特定の好ましいＣＭＯＳ構造体は、高ｋゲート誘電体層５３（図５）及び層６３（図８）が、ＨｆｘＳｉ１−ｘＯ２（ハフニウム・シリケート）、又は代替的に酸窒化ハフニウム・シリコンで構成されるものである。高ｋ誘電体を有し、本発明の原理に従って形成されたＨｆｘＳｉ１−ｘＯ２の誘電体層は、ＭＯＳデバイスのゲート構造体に用いるのに特に有望である。さらに、特に好ましい構造体及び材料の他の変形態様及び置換が本明細書において考慮されており、排除されるべきではない。
【００５７】
前述の実施形態の組み合わせを１つの回路上に適用することができ、ここでは１つの実施形態を用いてｎＦＥＴデバイスを形成することができる一方で、別の実施形態を用いてｐＦＥＴデバイスを形成することができる。
【００５８】
本発明は、特に、その好ましい実施形態に関して示され説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び詳細における上記の及び他の変更を加えることができることを理解するであろう。したがって、本発明は、説明され示された通りの形態及び詳細に限定されるものではなく、特許請求の範囲に含まれることが意図される。
【産業上の利用可能性】
【００５９】
本発明は、半導体デバイスの分野に有用であり、より具体的には、金属酸化物半導体の電界効果トランジスタを製造するための方法に関する。
【図面の簡単な説明】
【００６０】
【図１】高ｋゲート・スタックを製造するための従来の手法を示す概略図である。
【図２】ＣＶＤプロセスの核形成問題によりもたらされる不連続性を表わすＨｆＳｉＯ２薄膜スタックを断面図により示すＴＥＭ写真である。
【図３】ＨｆＯ２スタックについてのＴｉｎｖ対Ｔｏｘｇｌをプロットし、図１（Ａ）及び図１（Ｂ）に示された従来技術のデバイスについてのリーク電流密度の増加を示すグラフ図である。
【図４】図１（Ａ）の従来技術のスタックに示されたベース酸化物層が薄くされたときのチャネル電子の移動度の減少を示すグラフ図を示す。
【図５】バッファ層を通る遷移金属原子の拡散によってゲート誘電体層を形成する例示的な方法を示す。
【図６】本発明の第１の実施形態による、アニール・ステップ後の余分な金属ソース層及びバッファ層の除去を示す。
【図７】本発明の第２の実施形態による、金属ソース層のみを除去し、バッファ層をゲート電極として用いることを示す。
【図８】本発明の第３の実施形態による、新規なゲート・スタック構造体を形成するための例示的な方法を示す。
【図９】ハフニウムのドーズ量の関数としてＴｉｎｖをプロットするグラフ図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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