(57)【要約】絶縁体上の半導体装置は、絶縁層と、絶縁層の上の活性層（４０）と、活性層の上のコレクタ（１０）、エミッタ（３０）及びベース（２０）の横方向配置と、エミッタの下を流れる垂直電流を抑制するためにエミッタの下で絶縁層に向かって延在する高ベース−ドース領域（７０）とを有する。この領域（７０）は、基板（支持基板）電圧の電流利得及び他の特性の依存性を減少する。この領域を、ベースと同一のドーピング型で形成することができるが、更に強いドーピングを有する。この領域を、Ｐ型ＤＭＯＳトランジスタのボディに用いられるｎ型そうと同一ステップでマスク位置合わせを用いることによって形成することができる。
2008526039.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層（５０）と、前記絶縁層上の第１導電型の活性層（４０）と、前記活性層に配置された第２導電型のコレクタ領域（１０）、前記第２導電型のエミッタ領域（３０）及び前記第１導電型のベース領域（２０）と、前記活性層において前記エミッタ領域から前記絶縁層まで延在する前記第１導電型のベースブースト領域（７０）とを有し、これによって、前記ベースブースト領域（７０）のドーパント濃度を前記ベース領域（２０）のドーパント濃度より高くしたことを特徴とする、絶縁体上の半導体装置。
【請求項２】
請求項１記載の絶縁体上の半導体装置において、前記ベースブースト領域（７０）が、前記エミッタ領域（３０）の横方向の範囲を超えて延在しないことを特徴とする、絶縁体上の半導体装置。
【請求項３】
請求項１又は２記載の絶縁体上の半導体装置において、前記ベースブースト領域（７０）が、前記ベース領域（２０）の５〜１０倍のドーパント濃度を有することを特徴とする、絶縁体上の半導体装置。
【請求項４】
請求項１から３のうちのいずれか１項に記載の絶縁体上の半導体装置において、ＣＭＯＳ（９０）及び／又はＤＭＯＳ（８０）を具えることを特徴とする、絶縁体上の半導体装置。
【請求項５】
請求項１から４のうちのいずれか１項に記載の絶縁体上の半導体装置において、パターン化された導電層（６５）が、前記活性層（４０）の上の絶縁層（５０）上に存在し、前記パターン化された同伝送が、前記エミッタ領域（３０）の周りに延在することを特徴とする、絶縁体上の半導体装置。
【請求項６】
請求項５記載の絶縁体上の半導体装置において、前記パターン化された導電層（６５）を、ベースコンタクト領域（１２０）に電気的に接続したことを特徴とする、絶縁体上の半導体装置。
【請求項７】
請求項１から６のうちのいずれか１項に記載の絶縁体上の半導体装置において、前記ベースブースト領域（７０）が、同一導電型のＤＭＯＳ（８０）装置のボディ領域（１００）と同一のドーパントプロファイルを有することを特徴とする、絶縁体上の半導体装置。
【請求項８】
請求項１から７のうちのいずれか１項に記載の絶縁体上の半導体装置において、前記ベースコンタクト領域（１２０）が、相補的な導電型のＤＭＯＳ（８０）装置のドレイン（１１０）と同一のドーパントプロファイルを有することを特徴とする、絶縁体上の半導体装置。
【請求項９】
請求項１から８のうちのいずれか１項に記載の絶縁体上の半導体装置において、前記エミッタ領域（３０）が、同一導電型のＤＭＯＳ（８０）装置のソース（１３０）と同一のドーパントプロファイルを有することを特徴とする、絶縁体上の半導体装置。
【請求項１０】
絶縁層（５０）を形成し、
前記絶縁層（５０）の上に活性層（４０）を形成し、
前記活性層内にコレクタ領域（１０）、エミッタ領域（３０）及びベース領域（２０）を形成し、
前記エミッタ領域から前記絶縁層に延在するベースブースト領域（７０）を前記活性層に形成し、前記ベースブースト領域（７０）が、エミッタとともにｐｎ接合を形成し、これによって、前記ベースブースト領域（７０）のドーパント濃度を前記ベース領域（２０）のドーパント濃度より高くする、絶縁体上の半導体装置の製造方法。
【請求項１１】
請求項９又は１０記載の絶縁体上の半導体装置の製造方法において、前記ベースブースト領域（７０）が、前記エミッタ領域（３０）の横方向の範囲を超えて延在しないことを特徴とする、絶縁体上の半導体装置の製造方法。
【請求項１２】
請求項１０又は１１記載の絶縁体上の半導体装置の製造方法において、前記ベースブースト領域（７０）を形成するステップが、前記ベース領域（２０）のドーピングの５〜１０倍のドーピングを行うことを特徴とする、絶縁体上の半導体装置の製造方法。
【請求項１３】
請求項１０から１２のうちのいずれか１項に記載の絶縁体上の半導体装置の製造方法において、前記ベースブースト領域を、自己位置合わせステップを用いて形成することを特徴とする、絶縁体上の半導体装置の製造方法。
【請求項１４】
請求項１３記載の絶縁体上の半導体装置の製造方法において、パターン化されたポリシリコン層（６５）を、前記エミッタの周辺で前記活性層（４０）の上に設け、前記ベースブースト領域にイオンを注入する際にマスクとして機能させることを特徴とする、絶縁体上の半導体装置の製造方法。
【請求項１５】
請求項１０記載の絶縁体上の半導体装置の製造方法において、前記ベース領域（２０）を、前記活性層（４０）へのイオン注入によって形成し、前記イオン注入を、同時に製造されるＭＯＳ（９０）又はＤＭＯＳ（８０）装置のウェル注入（１４０；１５０）と同一にすることを特徴とする、絶縁体上の半導体装置の製造方法。
【請求項１６】
請求項１５記載の絶縁体上の半導体装置の製造方法において、前記ベースブースト領域（７０）を前記ＤＭＯＳ装置（８０）のボディ領域（１００）と同時に形成するステップを有することを特徴とする、絶縁体上の半導体装置の製造方法。
【請求項１７】
請求項１５又は１６記載の絶縁体上の半導体装置の製造方法において、前記ＤＭＯＳ装置のソース（１３０）と同一ステップで前記エミッタ領域（３０）を形成することを特徴とする、絶縁体上の半導体装置の製造方法。
【請求項１８】
請求項１０記載の絶縁体上の半導体装置の製造方法において、前記コレクタ（１０）を、前記ベース領域（２０）と逆の導電型のウェル（１５０）に配置することを特徴とする、絶縁体上の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁体上の半導体、特に、シリコンオンインシュレータ（ＳＯＩ）半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
放射及び極端な温度に対する耐性の増大のような利点を利用するためにＳＯＩに集積回路を製造することが知られている。これは、回路それ自体を干渉及び寄生の影響から防止する絶縁材料の層によって可能になる。ＳＯＩは、所定の電力消費に対する更に大きな出力電力のような他の利点を有する。ＳＯＩに基づく素子は、低電力消費が必須である音声増幅器や高パフォーマンスのサーバのようなアプリケーションで用いられている。ＳＯＩの一例は、出願人であるフィリップスによって開発された向上したバイポーラＣＭＯＳ−ＤＭＯＳ（Ａ−ＢＣＤ）技術で用いられる。これは、１２〜２０Ｖのアプリケーションで設計されるとともに単一チップ上でバイポーラ、ＪＦＥＴ，ＣＭＯＳ及びＤＭＯＳを組み合わせることができるシングルポリ、ダブル又はトリプルメタル技術である。これは、ＳＯＩ  Ａ−ＢＣＤがアナログパワー及びデジタルパワーを同時に処理できることを意味し、ＤＳＰとＤ／Ａコンバータ及びＡ／Ｄコンバータの組合せのような最適なシステムの解決を可能にする。
【０００３】
主な利点は、
ａ）トランジスタがオン（ＲＤＳ（ｏｎ））であるときの抵抗の減少、
ｂ）（トランジスタがオン状態で有効に「スタック」に入る場合に）ラッチアップがないこと、
ｃ）パッキング密度が更に向上すること、
ｄ）寄生容量及び電流を大幅に減少することを含む。
【０００４】
これら四つの要因によって、結果的には多数の利点が生じる。第１に、オン抵抗（ＲＤＳ−ｏｎ）を２０％減少することによって、Ａ−ＢＣＤ１は、等価なバルクシリコン処理に比べて少ない熱が発生し、これは、ヒートシンクを用いることなくＴＶ又はコンピュータのｐＣＶに直接固定できることを意味する。このような低いＲＤＳ−ｏｎを用いることによって、ＳＯＩは、良好な電力処理機能を有するＤＭＯＳトランジスタを可能にする。
【０００５】
第２に、ｎ及びｐ型装置と基板との間に接合を有しないので、ＳＯＩは、本質的には（バルクシリコントランジスタのオーバーロードに関連する）ラッチアップがなく、基板を通じたクロストーク、負荷遮断及び他の不測の高い外部電圧から生じる問題を仮想的に除外する。これらの特工は、ＳＯＩを本質的に信頼性を更に高くし、複数の電力装置、ブリッジ整流器及びフライバックダイオードを同一ピースのシリコンに容易に集積することもできる。ＣＭＯＳ、バイポーラ、ＪＦＥＴ及びＤＭＯＳ  ＳＯＩ装置を組み合わせることによって、スマートな電力回路を実現することができる。
【０００６】
第３に、ＳＯＩによって達成されるパッケージ密度によって、バルクシリコンに比べて３０％のサイズの減少を可能にし、これは、ＲＤＳ−ｏｎの更なる低減に寄与する。これは、次世代のＡ−ＢＣＤ高電圧技術によって更に開発される。
【０００７】
最後に、酸化膜における素子の分離は良好な絶縁を助け、その結果、寄生容量及び電流を大幅に減少し、デザイン・インを迅速かつ容易にする。ラッチアップ及び寄生を除去すると、電圧スパイクを防止するとともにオーディオパフォーマンスを向上する。Ａ−ＢＣＤが素子を絶縁する逆バイアス接合を必要としないので、リーク電流が回避され、バルクシリコンに対して通常の１２５℃の代わりに１６０℃まで熱耐性が向上する。ベース、コレクタ及びエミッタを横方向に配置したＳＯＩバイポーラトランジスタを提供することが米国特許第５，６２７，４０１号から知られている。コレクタ−ベース空乏領域は、通常、装置間の電圧の大部分をサポートする。電圧が増大するとこの領域の幅の変動が大きくなってベース電荷に変動が生じるという問題を解決するために、バックゲート（基板、支持基板）コンタクトを用いて、バイアス電圧を、酸化膜の下の基板に印加する。これは、絶縁体に隣接する反転又は空乏層を生じるとともに制御し、コレクタ領域を変形するとともに装置間の電圧に対するベース電荷の感度を減少することができる。
【０００８】
酸化膜の上のｎ型活性高抵抗層及び活性高抵抗層の上のｎ型拡散層を有し、ベース領域、エミッタ領域及びコレクタ領域が形成されるＳＯＩ層を設けることは、米国特許第６，５６３，１９３号から知られている。そのような構造において、ｐ型反転層が酸化膜と高抵抗活性層との間の界面に形成される場合、基板電圧とともに変動する利得が生じる。これを軽減するために、ｎ型拡散層がｎ型活性層の表面上に選択的に形成されて、層がコレクタ領域ではなくエミッタ領域及びベース領域のみを包囲する。これは、ｐ型エミッタ層の周辺のｎ型活性層の表面部分の全体のｎ型不純物濃度がコレクタを含む全体のｎ型活性層に比べて低いことを意味する。その結果、エミッタ電流（ホール電流）が、ｎ型活性層の表面の周辺に容易に流れることができる。したがって、反転層が埋め込み酸化膜までの深さに形成される場合でも、この反転層を流れるエミッタ電流は比較的抑制される。その結果、電流利得ｈＦＥが半導体基板の電位に依存するという問題を除去することができる。
【０００９】
酸化膜の下の基板の電圧又は電荷の依存が少ない良好な電流利得のＳＯＩ装置が要求されている。
【発明の開示】
【００１０】
本発明の目的は、特に絶縁体上の半導体装置、特にシリコンオンインシュレータ（ＳＯＩ）半導体装置の向上した装置又は方法及びその製造方法を提供することである。本発明の利点は、酸化膜のしたの基板の電圧又は電荷の依存が少ない良好な電流利得のＳＯＩ装置及びその製造方法を提供する。
【００１１】
第１の態様によれば、本発明は、絶縁層と、前記絶縁層上の第１導電型の活性層と、前記活性層に配置された第２導電型のコレクタ領域、前記第２導電型のエミッタ領域及び前記第１導電型のベース領域と、前記活性層において前記エミッタ領域から前記絶縁層まで延在する前記第１導電型のベースブースト領域とを有し、これによって、前記ベースブースト領域のドーパント濃度を前記ベース領域のドーパント濃度より高くしたことを特徴とする、絶縁体上の半導体装置を提供する。
【００１２】
エミッタ領域の下のベースブースト領域は、ベース領域より高いドーパント密度を有する。ｐｎ接合であるエミッタ−ベース接合の下側部分は、横方向のビルトイン電圧より高いビルトイン電圧を有する。エミッタ−ベース接合が順方向にバイアスがかけられる場合、電荷のキャリアがエミッタからベースに注入される。横方向のビルトイン電圧が低いので、ほとんど全ての電圧のキャリアは、エミッタ−ベース接合の周辺部の低い障壁を超えてエミッタからベースに注入される。電流とビルトイン電圧との間の指数の関係のために、ほとんど全ての電流が横方向に流れる。したがって、エミッタの下のベースブースト領域の高いドーパント濃度は、エミッタの下の垂直方向の電流を非常に有効に抑制する。
【００１３】
垂直方向の電流及び埋め込み酸化膜の下の（しばしば支持基板と称される）基板の電位に対する電流の依存性を除去するために、ベースブースト領域は、エミッタの下側部分から絶縁層まで延在する。高電圧プロセスにおいて、基板の電位は簡単に変化することができる。反転層が（絶縁層の表面の上の）活性層に形成される場合、この反転層はコレクタとして有効に機能する。ベースブースト領域のドーパント濃度を比較的高くすると、反転のしきい値が増大する。ベースブースト領域が深くなるに従って、エミッタと反転層との間のベース幅が大きくなり、その結果、垂直電流が更に抑制される。これによって、電流利得及び他の特性の基板電圧への依存を減少する。
【００１４】
好適には、前記ベースブースト領域が、前記エミッタ領域の横方向の範囲を超えて延在しない。エミッタの下の局所的に存在するベースブースト領域のドーパント濃度を高くすると、エミッタの下の垂直方向の電流を非常に有効に抑制する。利点として、エミッタ電流は、ほとんど全て横方向に流れる。横方向の電流は、ベースブースト領域がエミッタ領域を超えて横方向に延在する場合に比べて大きくなる。その結果、更に高い電流利得が得られる。
【００１５】
好適例において、前記ベースブースト領域が、前記ベース領域の５〜１０倍のドーパント濃度を有する。ベース−エミッタ接合の下側部分のビルトイン電圧の影響に加えて、エミッタ電流は、ベース領域のドーパント濃度にほぼ反比例する。したがって、ベース領域のドーパント濃度を５〜１０倍にすると、垂直方向のエミッタ電流を１／５〜１／１０に減少する。
【００１６】
横方向の電流は悪影響が及ぼされず、その結果、電流利得及び他の特性は、基板電圧の影響から切り離される。例えば、電流利得は、基板（支持基板）の電圧にほとんど依存しなくなる。
【００１７】
好適例において、本発明による装置を、向上したバイポーラＣＭＯＳ  ＤＭＯＳプロセスのバイポーラトランジスタとする。そのような回路は、バイポーラ装置の他にＣＭＯＳ装置及び／又はＤＭＯＳ装置も具える。バイポーラ装置を、ＣＭＯＳ、高電圧Ｎチャネル及びＰチャネルＤＭＯＳ及びＮＰＮトランジスタを設けるＳＯＩ  ＩＣプロセスの一部であるＰＮＰトランジスタとすることができる。
【００１８】
好適には、パターン化された導電層（例えば、ドープされたポリシリコン）が、前記活性層の上の絶縁層上に存在し、前記パターン化された同伝送が、前記エミッタ領域の周りに延在する。パターン化された導電層は、エミッタ及びベースブースト領域のイオン注入マスクとして機能することができる。他の利点は、エミッタに対するマスク位置合わせが影響を及ぼさないのでこのベースブースト領域の製造を簡単にできることである。横方向の電流利得は大幅に変わらず、再生が更に簡単になる。
【００１９】
パターン化された導電層を、ベース領域に電気的に接続することができる。パターン化された導電層の電位は、ベースの電位と同一のままである。
【００２０】
基本的なＤＭＯＳ装置がＡ−ＢＣＤプロセスで既に形成されているときには、ベースブースト領域を、コストを追加することなく製造することができる。ベースブースト領域は、ＤＭＯＳ装置のボディ領域と同時に製造される。その結果、ベースブースト領域のドーパントプロファイルは、ＤＭＯＳ装置のボディ領域と同一のドーパントプロファイルを有する。ｐ型ＤＭＯＳに対して、ｎ型ボディ領域が用いられる。ｎ型ボディ領域は、パターン化された導電層（通常、ＤＭＯＳ装置のゲートであるポリシリコンフィールドプレート）に自己位置合わせして製造される。エミッタもポリシリコンフィールドプレートに自己位置合わせされる。
【００２１】
（横方向の）ベース領域を、他のＤＭＯＳ装置のウェル（ドレイン）と同時に製造することができる。この場合、ベース領域は、ＤＭＯＳ装置のウェル（ドレイン）と同一のドーパントプロファイルを有する。
【００２２】
エミッタを、ＤＭＯＳ装置のソースと同時に製造することができる。この場合、エミッタ領域は、ＤＭＯＳ装置のソースと同一のドーパントプロファイルを有する。
【００２３】
本発明の他の態様は、絶縁層を形成し、前記絶縁層の上に活性層を形成し、前記活性層内にコレクタ領域、エミッタ領域及びベース領域を形成し、前記エミッタ領域から前記絶縁層に延在するベースブースト領域を前記活性層に形成し、前記ベースブースト領域が、エミッタとともにｐｎ接合を形成し、これによって、前記ベースブースト領域のドーパント濃度を前記ベース領域のドーパント濃度より高くする、絶縁体上の半導体装置の製造方法を提供する。
【００２４】
方法の好適例において、ベースブースト領域を、前記ベースブースト領域が前記エミッタ領域の横方向の範囲を超えて延在しないように製造する。ベースブースト領域を、エピタキシャル成長中にドーパント原子を設けることによって又はイオン注入ステップによって形成することができる。
【００２５】
他の態様は、前記ベースブースト領域を形成するステップが、前記ベース領域のドーピングの５〜１０倍のドーピングを行う。ドーパント濃度（原子／ｃｍ３）を、イオン注入によって設けることができる。
【００２６】
好適には、前記ベースブースト領域を、自己位置合わせステップを用いて形成する。
【００２７】
パターン化されたポリシリコン層を、前記エミッタの周辺で前記活性層の上に設け、前記ベースブースト領域にイオンを注入する際にマスクとして機能させる。
【００２８】
前記ベース領域を、前記活性層へのイオン注入によって形成し、前記イオン注入を、同時に製造されるＭＯＳ又はＤＭＯＳ装置のウェル注入と同一にする。
【００２９】
前記ベースブースト領域を前記ＤＭＯＳ装置のボディ領域と同時に形成するステップを有する。
【００３０】
これらの特徴のいずれかを、態様のいずれかに組み合わせることができる。特に従来に比べて優れた他の利点は、当業者に明らかになる。種々の変更及び変形を、本発明の範囲を逸脱することなくすることができる。したがって、本発明の形態は説明的であり、本発明の範囲を制限するものではない。
【発明を実施するための最良の形態】
【００３１】
本発明を実施する方法を、添付図面を参照して例示しながら説明する。
【００３２】
本発明を、所定の図面を参照しながら特定の実施の形態に関連して説明するが、本発明は、それに限定されるものではなく、特許請求の範囲によってのみ限定される。特許請求の範囲のあらゆる符号は、発明の範囲を制限するものと解釈すべきでない。図面は線形的であり、制限するものではない。図面中、説明のために素子の一部のサイズを誇張するとともに寸法通りに描かない。
【００３３】
明細書及び特許請求の範囲の用語「第１」、「第２」、「第３」等は、同様な素子を区別するために用いられ、必ずしも連続する又は時系列の順序を記載するために用いられない。そのように用いられる用語は、適切な状況下で交換可能であり、ここで説明する本発明の実施の形態は、ここで説明し又は図示したものと異なる順序で操作可能である。
【００３４】
さらに、明細書及び特許請求の範囲の用語「上」、「下」等は、説明のために用いられ、必ずしも相対位置を説明するために用いられない。そのように用いられる用語は、適切な状況下で交換可能であり、ここで説明する本発明の実施の形態は、ここで説明し又は図示したものと異なる向きで操作可能である。
【００３５】
さらに、特許請求の範囲で用いられる用語「具え」を、後に挙げる手段に限定するものとして解釈すべきでなく、他の構成要素又はステップを除外するものではない。したがって、用語「具え」は、説明したような形態、数字、ステップ又は構成要素の存在を特定するものとして解釈すべきであり、一つ以上の他の形態、数字、ステップ、構成要素又はそのグループの存在又は追加を除外しない。したがって、表現「手段Ａ及び手段Ｂを具える装置」の範囲は、構成要素Ａ及びＢのみからなる装置に限定すべきでない。それは、本発明について、装置の関連の構成要素がＡ及びＢのみであることを意味する。明確又は不明確なものを用いる場合、特に説明しない限り複数のものを含む。
【００３６】
参照のために、本発明の第１の実施の形態と比較するために、先ず、従来の構成の一例を、図１を参照して説明する。
【００３７】
（フィリップスＡ−ＢＣＤファミリから）薄膜ＳＯＩの従来のＰＮＰトランジスタの一例を、図１に線形的に示す。図１は、埋め込み酸化膜５０の上の半導体４０の領域に形成された（表面に近接する第１の領域のみを有する）コレクタ１０と、ベース２０と、エミッタ３０とを示す。これは、支持基板ＨＷの形態の基板６０の上に形成される。ポリシリコンプレート６５を、ベースに接続されたスペーサ及びフィールドプレートとして絶縁体の上面に示す。この配置は、通常、ＰＭＯＳトランジスタ及びＨＶｎ型ＤＭＯＳトランジスタ（図示せず）のドリフト領域に対して用いられるような低ドープＮウェルを、良好な電流利得に対する能動ベースとして用いる。これは、良好な電流利得で良好に動作するトランジスタを与える。しかしながら、特性（電流利得、コレクタ電流、初期電圧）の一部が支持基板６０（ＨＷ；埋め込み酸化膜の下の基板）に対する装置の電圧に依存するという問題がある。この理由は、二つのトランジスタ、すなわち、矢印（１）によって示すように横型ベースを通じて横型コレクタに電流を流す横型トランジスタ及び矢印（２）によって示すように電流を流すとともにコレクタ位置がＨＷ電圧に依存する垂直トランジスタの寄与があるからである。（ＰＮＰでは一般的であるようにエミッタ／ベースに対して負となる）ＨＷ電位が低い場合、十分なコレクタ電圧で垂直トランジスタの隣接コレクタとして作用するｐ型反転層が組み込まれ（米国特許第６５６３１９３号の図４に記載した「キンク」(kink)参照）、これによって、このトランジスタが更に効果的になる。浅いコレクタ（１０）は、Ｖｃｅ電圧を約１０Ｖに制限する。高いコレクタ−エミッタ定格電圧に対して、コレクタのドープ濃度を低くするとともに一般的にコレクタを更に深くして、埋め込み酸化膜（１１）まで延在させる。これによって、垂直トランジスタの動作が更に強くなる（「キンク」がないが、低いＶｃｅからすぐに余分な電流が生じる。）。これによって、ベースにアクセスするのが更に困難になる。一部の例において、コレクタは、ベースへの良好なアクセスを有するためにベースを７５％しか包囲しない。
【００３８】
例えば１８Ｖのタイプは、ポリシリコンプレート６５の下に延在する低ドーパント濃度の深いｐコレクタを有する（図１，１１における１０の深い部分）。工程中、利用できるｎ型ＤＭＯＳトランジスタのｐ型ボディを用いることができる。高電圧（例えば、３６Ｖ）に対して、ＬＯＣＯＳの下の利用できるＰウェルをコレクタとして用いる（図２Ｅ）。両方のケースにおいて、埋め込み酸化膜までの深いｐコレクタは、垂直トランジスタの影響を強める傾向にある。ＨＷ電圧がエミッタ電圧又はベース電圧より下になると、反転層が垂直トランジスタを活性化する。しかしながら、この動作モードは、ＰＮＰトランジスタの通常（高）モードである。
【００３９】
図２Ａは、本発明の第１の実施の形態の断面図である。薄膜ＳＯＩのＰＮＰトランジスタは、図１のものと同一である（対応する参照番号を適切に用いるとともに同様な機能を有する素子に関連させる。）が、同一のｎ型ドープを有するドープされたベースブースト領域７０をベースとしてエミッタの下に局所的に設ける。この領域は、高いベースドース（ドープ×厚さ）を有し、エミッタ３０から絶縁層５０の上の反転層への電流（２）を減少し、その結果、垂直トランジスタは抑制される。この領域がエミッタ領域の両側に延在しないように制限するとともに高電流利得のために通常の横方向の電流（１）を維持するのがよい。
【００４０】
この新しい領域を製造工程に組み込む複数の方法が存在する。複数のＡ−ＢＣＤ工程において、適切な層は、工程中に既に存在するｐ型ＤＭＯＳトランジスタのｎ型ボディ領域であり、約１〜１０かけるＮウェルドースを有する。集積された（ｎ型ボディ領域を有する）Ｐ−ＬＤＭＯＳＴ及び（Ｎウェルの）ＰＭＯＳＴの一例を、図２Ｂに示す。ＰＮＰトランジスタのベースブースト領域７０の製造において、Ｎ型ボディ注入及び拡散を用いることができる。したがって、追加の処置工程を要する必要がない。
【００４１】
本例において、ベースのドーパント濃度は約１０１６原子／ｃｍ３である。ベースブーストの注入は、約２×１０１３原子／ｃｍ２のリンであり、その結果、エミッタ３０の下で局所的に約１０１７原子／ｃｍ３のドーパント濃度となる。エミッタの下側と絶縁層５０との間の距離は約１μｍである。エミッタとコレクタとの間の距離は約２μｍである。この注入は、ｐ＋エミッタの下にマスクを位置合わせすることによって行う。これによって、垂直トランジスタの利得が減少し、したがって、既に説明したようにＨＷ電圧への影響が減少する。
【００４２】
図２Ｃは、垂直電流を抑制するためにエミッタの下に自己位置合わせしたｎ領域７０を有するＳＯＩの横型ＰＮＰトランジスタの第２の実施の形態を示す。このＰＮＰトランジスタのベース２０及びエミッタ３０の各々の製造中に、注入及び拡散の自己位置合わせしたｎ型ボディ１００及び浅いｐ＋ソース１３０の組合せを、図２Ｂのｐ型ＬＤＭＯＳ８０で実行するように用いる。これによって、エミッタの下のドーパント原子が更に増大して（垂直電流が減少し）、エミッタの他に（ほぼ通常の横方向の電流が生じる）良好に規定された小部分が生じる。横方向において、ベースブーストの上側のドーパント濃度は、本例では約４×１０１６原子／ｃｍ３である。垂直方向において、エミッタの下のドーパント濃度は、約１０１７原子／ｃｍ３である（エミッタと絶縁層との間の距離は約１μｍである。）。
【００４３】
ＮＰＮトランジスタに対して、そのような自己位置合わせしたエミッタ及びベースを、ｎ型ＬＤＭＯＳ８０の注入及び拡散のｐ型ボディ１００及びｎ＋ソース１３０を用いることによって製造することができる（図２Ｄの左側参照）。ここで、ＨＷの影響は非常に強くない。
【００４４】
実際には、Ｐ型ＬＤＭＯＳＴにおけるような自己位置合わせしたｐ＋型エミッタ及びＮ型ボディを有するＰＮＰトランジスタは、ＨＶコレクタに対して利用できるＰウェルに配置された場合にはパンチスルーに関して良好なパフォーマンスを有しない。しかしながら、局所的なＰウェルコレクタとの組合せにおいて、トランジスタ電流の大部分は横方向に流れる。したがって、新しいベース構造を、フィリップスのＡ−ＢＣＤ  ＳＯＩ工程におけるようにＰＮＰトランジスタ設計に対して現存する製造工程を大幅に調整することなく実現することができる。
【００４５】
ここで、１８Ｖタイプは、コレクタに対してｎ−ＬＤＭＯＳボディからのｐ型ボディを有し（図２Ａ，２Ｃ参照）、それに対して、３６Ｖタイプは、コレクタに対してＬＯＣＯＳの下に局所的なＰウェルを有する。これらの実施の形態を、これまで説明したＡ−ＢＣＤ型装置又は他のタイプの装置に用いることができる。
【００４６】
図３〜１０において、これまで説明した装置の電気的なパフォーマンスを示す。ＨＷ電圧に対する電流利得の影響及び（Ｖｂｅに対してｌｏｇ−Ｉｃ及びｌｏｇ−Ｉｄを与える）Gummelプロットの例を、３個の装置に対してグラフで示す。
【００４７】
図３及び４：従来のｎ層ベースに浅いｐ＋エミッタを有するｎ層（低ドープＮウェル）を有するＳＯＩのＰＮＰトランジスタ（図１）について、約１０ＶのＶｃｅｍａｘに対して、スペーサとして機能するポリシリコン層６５は、ベースコンタクト領域１２０及び浅いｐ＋コレクタに接続される。
【００４８】
図５及び６：ｎ層ベースに配置に配置された、ｐ＋エミッタの下に位置合わせｎブーストドットを有する第１の実施の形態によるＰＮＰ（図２Ａ）について、約１８ＶのＶｃｅｍａｘに対して、深いｐ型ボディは、所定の距離にｐ＋コンタクトを有するコレクタ（１１）として機能する。
【００４９】
図７及び８：ＬＯＣＯＳの下のコレクタとしての適合されたＰウェルに配置された（ｐ型ＬＤＭＯＳＴのような）自己位置合わせｎブーストベース及びｐ＋エミッタを有する第２の実施の形態によるＰＮＰについて、約３６ＶのＶｃｅｍａｘに対して、（ＬＯＣＯＳの上のステップ状の）ポリスペーサがベースに接続され、Ｐウェルコレクタが、離間したｐ＋コンタクトを有するＬＯＣＯＳの下に存在する。
【００５０】
図３及び４の従来技術を説明する。
【００５１】
図３は、零ＨＷ電圧及び−１５ＶのＨＷ電圧に対して電流利得がコレクタ電流とともにどのように変化するかを表す２本のラインを示す。利得は、後者の場合には約２０〜１０５の間で変化し、前者の場合には約２０〜３０の間で変化する。これらの差は、コレクタ電流が１０μＡより下で特に顕著になる。
【００５２】
図４は、同一装置に対する（Ｖｂｅに対するｌｏｇＩｃ及びｌｏｇＩｄを与える）Gummelプロットを示す。これは、コレクタ電流及びベース電流がベース−エミッタ電圧とともにどのように変化するかを示す（電流利得をＩｃ／Ｉｂとする。）。４本のラインが存在し、そのうちの２本は零ＨＷ電圧に対するものであり、他の２本は−１５ＶのＨＷ電圧に対するものである。ベース−エミッタ電圧の下側の範囲の大部分に亘ってコレクタ電流が−１５ＶのＨＷ電圧に対して約２倍以上増大しているのがわかる。これは、（エミッタに対して）ＨＷ＝−１５Ｖで追加の寄与（２）に起因する。
【００５３】
したがって、ＨＷの影響はＩｃ特性において主に見られ（Gummelプロット参照）、ｎ層ベースを有するトランジスタに対してのみ非常に強力である。これは、埋め込み酸化膜（ＢＯＸ）の空乏層に対する追加の垂直コレクタ電流を処理する必要がある。ベース電流は不変である。ＰＮＰ装置の通常（「ハイ側」）の使用で生じるように、エミッタに対するＶｈｗが一定でなくＶｃｅに等しくなるように変化する場合、ＨＷの影響によって初期電圧が小さくなる。
【００５４】
本発明の実施の形態において、これらの影響は、図５〜８に示すようにエミッタの下のベースブースト領域７０（図２Ａ、図２Ｃ、図２Ｅの構成）を用いることによって著しく減少する。図５及び６は、本発明の第１の実施の形態（図２Ａ）に対応するグラフを示す。この場合、ＨＷ＝０Ｖのラインは、ＨＷ＝１５Ｖのラインに非常に近接し、電流利得が低電流で３２〜３７しか変動しない。
【００５５】
同様に、自己位置合わせｎボディ／ベース、ｐ＋ソース／エミッタ層、Ｐウェルコレクタ及び高い定格電圧を有する第２の実施の形態（図２Ｃ）に対して、ＨＷの影響が小さいことが図７及び８のグラフによって示される。
【００５６】
最終所見
これまで説明したように、絶縁体上の半導体装置は、絶縁層と、絶縁層上の活性層と、活性層上のコレクタ、エミッタ及びベースの横方向配置と、エミッタの下を流れる垂直方向の電流を抑制するためにエミッタの下で絶縁体に向かって延在する高ベースドース領域とを有する。これによって、電流利得及び基板（支持基板）電圧の他の特性の依存性を減少する。この領域を、ベースと同一のドーピング型であるが更に強いドーピングで形成することができる。この領域を、Ｐ型ＤＭＯＳトランジスタのボディとして用いられるｎ型層と同一ステップでエミッタの下にマスク位置合わせして形成することができる。また、この領域を、エミッタの下で幾分傍にあるｐ型ＬＤＭＯＳトランジスタで実行されるような自己位置合わせしたｎ型ボディ層及びソースによって形成することができる。他の変形が予測され、発明の範囲内に含まれる。
【図面の簡単な説明】
【００５７】
【図１】従来の構造を有する装置の断面図を示す。
【図２Ａ】エミッタと絶縁層との間に延在するベースブースト領域をゆする第１の実施の形態による装置の断面図を示す。
【図２Ｂ】本発明による装置に集積されたＰ−ＬＤＭＯＳＴ及びＰＭＯＳＴの断面図を示す。
【図２Ｃ】第２の実施の形態による装置の断面図である。
【図２Ｄ】本発明による装置に集積されたＮ−ＬＤＭＯＳＴ及びＮＭＯＳＴの断面図を示す。
【図２Ｅ】高コレクタ−エミッタ電圧（ＶＣＥ）に適切な他の第２の実施の形態による装置の断面図を示す。
【図３】図１の既知の従来の装置のパフォーマンスのグラフを示す。
【図４】図１の既知の従来の装置のパフォーマンスのグラフを示す。
【図５】本発明の第１の実施の形態のパフォーマンスのグラフを示す。
【図６】本発明の第１の実施の形態のパフォーマンスのグラフを示す。
【図７】本発明の第２の実施の形態のパフォーマンスのグラフを示す。
【図８】本発明の第２の実施の形態のパフォーマンスのグラフを示す。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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