(57)【要約】バイナリ・データ記憶要素のアレーにコードをプログラムし、また、それを読み出す装置である。本装置は、データ記憶要素に書き込むバイナリ・データのシリーズを逐次的に受け取るシフト・レジスタを有する。本装置は、さらに、シフト・レジスタに記憶したデータを逐次的に読み出し、各データ記憶要素に適用するか否か、順々に判定し、各データについて、データ要素に記憶すると判定した場合には、データ要素に書き込み信号を送るように構成される、制御ロジック回路を有する。制御ロジック回路は、さらに、データ記憶要素のアレーに永久保持信号を適用する手段を有し、もって、データを書き込むべき要素に対しデータが書き込まれたと判定された場合に要素に対するさらなる書き込みを禁止する。
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【特許請求の範囲】
【請求項１】
バイナリ・データ記憶要素のアレーにコードをプログラムし、前記アレーから前記コードを読み出す装置であって、
前記データ記憶要素に書き込むバイナリ・データのシリーズを、逐次的に受け取るシフト・レジスタと、
前記シフト・レジスタに記憶した前記データを逐次的に読み出し、前記データ記憶要素のそれぞれに対し適用するか否か、順々に判定し、前記データそれぞれについて、前記データ記憶要素に保存すると判定した場合には、前記データ記憶要素に書き込み信号を送る制御ロジック回路と、を有し、
前記制御ロジック回路は、さらに、データを書き込んで保存すべきデータ記憶要素にデータが書き込まれたと判定した場合、前記データ記憶要素のアレーに、前記データ記憶要素に対するさらなる書き込みを禁止する永久保持信号を適用する手段を備える装置。
【請求項２】
前記制御ロジック回路は、さらに、前記データ記憶要素のそれぞれに保存された前記データを、逐次的に読み出す手段を備える請求項１に記載の装置。
【請求項３】
前記データ記憶要素は、それぞれ個別別個のヒューズであり、前記ヒューズは、ブローすることでバイナリ・データを永続的に保存することができる請求項１または２に記載の装置。
【請求項４】
前記制御ロジック回路は、一定の所定期間、前記データ記憶要素それぞれに対して書き込み信号を送る請求項３に記載の装置。
【請求項５】
前記制御ロジック回路は、前記所定期間、書き込み信号を送ったとき、ヒューズがブローしたか否かを判定し、
前記制御ロジック回路は、さらに、前記書き込み信号を送った間に、ブローしなかったヒューズが１つでもあれば、エラーの発生を示す信号を発する手段を備える請求項４に記載の装置。
【請求項６】
半導体チップであって、
前記チップの識別子を示すデータを永続的に保持するデータ記憶要素のアレーと、
前記データ記憶要素にデータを書き込み、前記データ記憶要素からデータを読み出す、請求項１ないし５のいずれかに記載の装置と、を有する半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ヒューズを用い、チップ識別子（チップＩＤ）をプログラムすること、および、読み出すことに関し、特に、不揮発性メモリ・デバイスに関する。しかしながら、本発明は、不揮発性メモリ・デバイスに限定されない。
【背景技術】
【０００２】
例えば、半導体ヒューズを用いて半導体メモリをプログラムすることができる。半導体ヒューズには、保存すべきデータが送られる。従来の手法においては、１ヒューズをプログラムするために、一定の長い時間を要する。また、別の手法においては、ヒューズをプログラムするために、レーザを用いる。しかし、レーザによるプログラミングは、コードをチップに設定するのに非常に時間がかかる点が問題である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、不揮発性で、プログラマブルなリード・オンリー・アレーを提供する。このアレーは、一度だけプログラム可能で、複数回の読み出しが可能である（プログラマブル・リード・オンリー・メモリ（ＰＲＯＭ）、ワン・タイム・プログラマブル（１回書き込み）（ＯＴＰ））。アレーのサイズは、選択可能である。アレーに対する再プログラミングを防止するため、ロック機構を設けることができる。アレーに対するアクセスには、シフト・レジスタを用いる。プログラミングは、単一の供給電圧、例えば、３．３Ｖ、のみで行うことができる。本発明では、プログラム電流は、ビットあたり、３ｍＡ程度の低さに抑えられる。ビット・セルは、ヒューズを含む。このヒューズは、ＭＥＭＳ技術に基づいて標準的なＣＭＯＳプロセスの上部に配される。本願にかかる方法を、大きなチップ識別子（ＩＤ）、例えば１２８ビット、用のヒューズを、迅速にプログラムするために使用することができる。本発明により、バイナリ・データ記憶要素のアレーにコードをプログラムし、読み出す装置が提供される。
【課題を解決するための手段】
【０００４】
本発明により、バイナリ・データ記憶要素のアレーにコードをプログラムし、コードを読み出す装置が提供される。本装置は、
データ記憶要素に書き込むバイナリ・データのシリーズを逐次的に受け取るシフト・レジスタと、
シフト・レジスタに記憶したデータを逐次的に読み出し、各データ記憶要素に適用するか否か、順々に判定し、各データについて、データ要素に記憶すると判定した場合には、データ要素に書き込み信号を送るように構成される、制御ロジック回路と、を有し、制御ロジック回路は、さらに、データ記憶要素のアレーに永久保持信号を適用する手段を有し、もって、データを書き込むべき要素に対しデータが書き込まれたと判定された場合に要素に対するさらなる書き込みを禁止する。
【０００５】
本願発明の顕著な特徴には、
不揮発性であること、
現場における、１回書き込み（ワン・タイム・プログラマブル）が可能であること、
読み出しモードは、１００ＭＨｚまでのクロック周波数で、そして、プログラム・モードは、１ＭＨｚまでのクロック周波数で動作可能であること、
単一の供給電圧で作動し、それよりも高い電圧を必要としないこと、
ビット・セルのサイズが小さいこと、
ＩＤ（識別子）のビット数に、２５６ビットまでで、もしくは、それ以上のビットを、１ビット刻みで、選択可能であること、
同期型シフト・レジスタを介して接続可能（シフト・レジスタを通じてインターフェース可能）であること、
プログラムの時間は、（プログラムのクロックを１ＭＨｚとして、）ビットあたり最大で１０マイクロ秒（μｓ）までであること、および、
ＣＭＯＳの上方に、０．３５マイクロ・メートル（μｍ）の薄さで作成可能であること、が含まれる。
【０００６】
本発明は、従来の技術にあった限界を克服し、チップのＩＤ（識別子）を完成するのに要するチップ識別子プログラム時間を高速化する。これは、アレーに含まれるヒューズに対し、所定期間で、反復的にアクセスすることで実現される。所定期間は、次のヒューズをサンプリングするよりも前に、ヒューズがブロー（溶融）したか否かを評価するための期間である。
【０００７】
また、本発明は、チップのＩＤの完成するためのプログラミングにかかる電力損失を低減する。このことは、従来の技術において用いられた、ヒューズを同時的に溶融（ブロー）する手法とは対照的に、本発明においては、一度に１つのヒューズを溶融（ブロー）させていることで、実現される。
【０００８】
その他の有利点として、コスト減を挙げることができる。この利点は、テスタを使用する時間の短縮による。
【発明を実施するための最良の形態】
【０００９】
本発明にかかる実施形態について、添付の図面を参照し説明する。図１は、本発明によるチップ識別子回路の３つの主要ブロックを示す図である。図１を参照すれば、本発明による装置１は、チップのコードをプログラムし、また、読み出すことができる。コードは、チップの識別コードに対応するデータを保持するコードである。装置１は、並んだ電子ヒューズを有する。（図３を参照し、）その表示例（ｖｉｅｗ）３の、溶融（ブロー）、または、非溶融（アンブロー）状態は、保存されるデータ・コードにおける「０」または「１」を表す。同じく図３を参照すれば、各ヒューズ３は、それに付随したトランジスタ４を備える。トランジスタ４は、必要に応じて、付随先の表示例３を溶融（ブロー）させるための信号を受けることができる。また、装置１は、シフト・レジスタ５を有する。シフト・レジスタ５の詳細は、図２Ｂに図示する。制御ロジック６は、シフト・レジスタ５とつながっている。制御ロジック６は、シフト・レジスタ５へ制御信号を供する。これら制御信号については、後で詳述する。また、当該信号のタイミング例を、図２Ａ、図６、および、図７に示す。
【００１０】
本発明の目的は、チップに、ｂｎ：ｂ０、ｂ１、．．．、ｂｎ−１の形式のｎビットの識別子コードを与えることである。図１に示す本発明の実施形態においては、８ビットのコード（例えば、１０１１０１００（ｂ７、．．．、ｂ０））をチップに付与する。このようなチップＩＤ（識別子）コードをチップに付与するには、主として２つの手続きを踏む必要がある。それらの手続きとは、つまるところ、チップＩＤ（識別子）をプログラムするステップと、そのチップＩＤを読み出すステップである。これら手続きは、プロセスの後、つまり、工場で、ウェハを形成した後、または、チップＩＤが、例えば携帯電話デバイスといった、適用用途に用いられる現場において、（プロセスの後、または、現場において）実施される。第１の手続きは、３つのフェーズを有する。
【００１１】
本発明は、プロセスの後、または、現場における操作の際、操作者がチップＩＤに対してプログラムするためにアクセスしたり、読み出すためにアクセスしたりすることを可能にする。たいていの場合、チップＩＤは、プロセスの後にプログラムされ、現場においては、読み出し動作のみが実行される。
【００１２】
上記適用用途における本発明の順序は、
１．チップＩＤをプログラムする、
２．チップＩＤを読み出す、である。
【００１３】
本発明にかかるプログラムの手続きは、以下の３つのフェーズを有する。
それらは、
１．チップＩＤのデータ／コードをシフトさせる、
２．必要に応じてヒューズをプログラム／溶融（ブロー）する、
３．プログラム／溶融（ブロー）の機構をロックする、である。
【００１４】
本発明にかかる実施形態においては、バイナリ・デジット（２進数、ビット）を用いてヒューズの状態を示す。例えば、「１」は、溶融（ブロー）していない、あるいは、溶融（ブロー）させるべきでないヒューズを表し、「０」は、溶融（ブロー）すべき、あるいは、溶融（ブロー）されたヒューズを表すものと、裁量により定める。これは、当然のことだが、逆でもよい。プログラムの手続きの第１フェーズにおいて、チップＩＤのデータ／コードを、シリアル・シフト・レジスタへシフトさせる。このフェーズは、クロック（ＣＬＫ）信号、ＳＨＩＦＴ信号、および、シリアル・イン（ＳＩ）信号を、それぞれがフリップ・フロップ回路７を備えたヒューズの連鎖体の入力ピンに付与する。これにより、クロック（ＣＬＫ）信号に同期して、一度に１ビットずつデータをシフトさせることができる。各ビットは、図２Ａおよび図２Ｂに示す概略図のように、フリップ・フロップ、および、対応するマルチプレクサ８を備える。各フリップ・フロップ７の出力は、次のフリップ・フロップ７の入力へ接続され、カスケード５を構成する。あるビットが、第１フリップ・フロップへ入ると、レジスタ内に保存されている他のビットは全て、場所を１つ移動する。図３は、ヒューズ３およびそれらヒューズを確実に溶融させるための回路を示す図である。また、図３は、ヒューズ・アレー２の第１トランジスタ４は、それに付随した大きな抵抗（レジスタンス）９を備え、ロック信号（永久保持信号）を供する。ロック信号の機能については、後で詳細に説明する。
【００１５】
先述した順次的な（シリアルな）シフトの手続きの後の、プログラムの手続のフェーズ２を開始する。ここでは、シリアル・シフト・レジスタに記憶したチップＩＤを、ヒューズ３へプログラムする。図４のフローチャートを参照すると、ヒューズを溶融（ブロー）させるためには、所定の期間が必要であることがわかる。例えば、制御ロジック６には、１ヒューズを溶融／プログラムするのに、最大で１０マイクロ秒（μｓ）必要であると設定できる。制御ロジック６は、シリアル・シフト・レジスタの第１の（最初の）ＩＤビットを見て、上述の当該ＩＤビットの値（１または０）に基づいて、ヒューズを溶融（ブロー）／プログラムすべきか否かを決定する。当該ヒューズを溶融（ブロー）／プログラムする必要がない場合、アルゴリズムは、次のＩＤビットを調べる。そのようにして、全てのビットを調べる。ヒューズを溶融（ブロー）／プログラムすべき場合、制御ロジック６は、ヒューズにプログラム・パルスを印加し、そして、当該ヒューズが所要期間（１０μｓ）を経過する前に溶融したかチェックする。もしも、ヒューズが所要期間１０μｓの経過よりも早く溶融すれば、アルゴリズムは、そのまま、次のヒューズに対処する。ヒューズが所要期間１０μｓの経過後もなおプログラム／溶融（ブロー）できていない場合には、アルゴリズムは、自動的に、次のヒューズに対処するようにして、本システムがハング・アップすることを防止する。そして、アルゴリズムは、当該チップの廃棄、検査、もしくは、チップに対するその他の処理が必要とされるような問題（エラー）の発生を示すフラグ（エラー信号）を立てる。全てのヒューズを調べれば、アルゴリズムはフェーズ３に進む。
【００１６】
そして、以下の工程を実行する。先ず第１に、レジスタへＩＤコードを順次的にシフトさせる。上記シフトが完了すると、システムは、第１のヒューズを溶融（ブロー）すべきか、確認する。当該ヒューズを溶融すべきでない場合、システムは、次のヒューズを溶融すべきか、確認する。そのヒューズを溶融すべき場合、システムは、ブロー・トランジスタのゲートにパルスを印加し、期間の途中において、期間の終了時までにヒューズ溶融したか、チェックし、溶融したならば、パルスの印加を停止し、次のヒューズを溶融すべきか、確認する。もしも、所与の期間（例えば、１０μｓ）の後もヒューズが溶融（ブロー）されていないならば、問題（エラー）の発生を喚起し、処理を続行して次のヒューズを溶融すべきか、確認する。
【００１７】
フェーズ３の間に、プログラム／溶融（ブロー）機構にロックを設定し、操作者が、再び、溶融（ブロー）されていない／プログラムされていないヒューズを、プログラム／溶融（ブロー）することを禁止する。これは、ヒューズをプログラム／溶融（ブロー）させるプログラム・パルスを不能化（無効化）することにより実行される。ロック（ＬＯＣＫ）コマンドが発せられると、プログラム機構の全体がロックされ、もって、チップのチップＩＤが完成する。
【００１８】
図６は、書き込み周期の信号を示す図である。本図は、チップＩＤのプログラムに利用できる信号を示す図である。本例において用いられるクロック（ＣＬＫ）は、１ＭＨｚの周波数（周期＝１μｓ）を有する。シリアル・インプット・データ（ＳＩ）（順次入力データ）は、タイミングの観点で見れば、書き込みビットｎ（ｂｎ）で始まり、ビット０（ｂ０）で終了する。シリアル・シフト・インジケータ（ＳＨＩＦＴ）（順次的シフト指標）は、シリアル・インプット・ビットが供給されている間、ハイとする。ＳＨＩＦＴは、ＩＤのビット数に等しいクロック周期数の間においてのみアクティブである、ことを注記する。書き込み動作が行われていることを示すため、ライト・インジケータ（ＷＲ）（書き込み指標）を、シフト周期プラス、内部遅延を考慮して、その後の２クロック周期の間、利用してもよい。書き込み処理が終了すると、レディ・インジケータ（ＲＤＹ）（準備完了指標）が、ヒューズのプログラムが終わったことを知らせる。ＷＲを、さらに長い期間にわたって使用することに問題はない。だが、読み出し動作が実行されるときには、ＷＲを「０」に設定すべきである。クロック周波数を変更することは可能だが、当然ながら、内部カウンタを、所望のヒューズ期間にて経過時間信号を生成するように構成すべきである。周波数は、最大値を上回るべきではない。チップＩＤを完全にプログラムするのに要する時間は、ＩＤのビット数［ｎ］、ヒューズを溶融（ブロー）するのにかかる時間のクロック周期数［ｂｌ］、溶融（ブロー）すべきヒューズの数（０は、ブローする、１は、ブローしない）［ｎｂ］、および、相当する期間に用いられたクロック周波数［Ｔｃｌｋ］に従属して決まる。プログラムの時間は、以下の３通りの場合がある。
１．全て「１」：      Ｔｐｒｏｇ＝｛ｎ＋ｂｌ＋３｝Ｔｃｌｋ
２．全て「０」：      Ｔｐｒｏｇ＝｛ｎ＋１＋ｎｂ（ｂｌ＋１）＋ｎｂ｝Ｔｃｌｋ
３．その他    ：      Ｔｐｒｏｇ＝｛ｎ＋２＋ｎｂ（ｂｌ＋１）＋ｂｌ｝Ｔｃｌｋ
【００１９】
幾つか例を用いて考察する。
Ｔｃｌｋ＝１μｓとした場合、１ヒューズを溶融するのに４クロック周期を要する。よって、ｂｌ＝４である。
ＩＤ＝「０１０１」の場合：
−＞  Ｔｐｒｏｇ＝｛４＋２＋２（４＋１）｝１μ＝２０μｓ        （タイプ３）
ＩＤ＝「１１１１１１１１」の場合：
−＞  Ｔｐｒｏｇ＝｛８＋４＋３｝１μ＝１５μｓ                  （タイプ１）
ＩＤ＝「００００００」の場合：
−＞  Ｔｐｒｏｇ＝｛６＋１＋６（４＋１）＋６｝１μ＝４３μｓ    （タイプ２）
【００２０】
次に、チップＩＤの読み出しについて説明する。
【００２１】
読み出しは、２つのフェーズを有する。それら２つのフェーズは、
１．シリアル・シフト・レジスタのチップＩＤデータ／コードを獲得（キャプチャ）すること、
２．シリアル・シフト・レジスタからチップＩＤデータ／コードをシフトアウトすること、である。
【００２２】
フェーズ１の間に、ＣＡＰＴ（キャプチャ）コマンドが与えられる。これにより、ヒューズに記憶されたチップＩＤデータ／コードが、シリアル・シフト・レジスタへ、パラレルにロードされる。
【００２３】
フェーズ２の間に、チップＩＤデータ／コードが、シリアル・シフト・レジスタからシフトアウトされる。シリアル・シフト・レジスタは、周知の標準的な設計仕様である。操作者は、ＣＬＫ（クロック）信号およびＳＨＩＦＴ信号を与えることで、シリアル・シフト・レジスタから、ＳＯ（シリアル出力）ピンを介して、データをシフトアウトさせることができる。
【００２４】
図５は、フローチャートの形で、本発明で用いることができる有限状態システム４００を示す図である。各状態は、１つまたは複数の状態を有する状態機械で表され、異なる状態間の遷移を制御するトリガを発する。本発明においては、有限状態機械は、多くの状態を有する。それらには、ＩＤＬＥ（アイドル）４０５、ＳＨＩＦＴ（シフト）４１０、ＢＬＯＷ（ブロー）４１５、ＡＤＤ１（アッド１）（４２０）、ＬＯＣＫ（ロック）４２５、ＲＤＹ（レディ）４３０、および、ＣＡＰＴ（キャプチャ）４３５が含まれる。
【００２５】
以下、簡単にシステム４００について説明する。本説明では、クロックが継続的に発行され、パターン例を「１０１１０１００」（ｂ７、．．．、ｂ０）とする。このとき最大カウント（ｍａｘｃｎｔ）は、７とする。書き込み周期の全てを実行する例を示す。先ず、ＩＤＬＥ状態から出発する。そして、ｗｒ（書き込み）を有効に（できるように）する。これにより、ＳＨＩＦＴ状態から次の状態への経路が開かれる。
ｎクロック周期の間、ｓｈｉｆｔ（シフト）を有効化する。ここで、ｎは、ヒューズの数である。この場合、ｎは、８である。
ＳＨＩＦＴ状態に入るとき、カウント（ｃｎｔ）を０にセットし、ビットｂ０をポイントする。ｓｈｉｆｔ（シフト）を無効化する。ｗｒ＝「１」かつｓｈｉｆｔ＝「０」の場合、ＢＬＯＷ状態へ移行し、さもなくば、ＡＤＤ１へ移行する。
この場合、ｂ０は０であるから、ＢＬＯＷ状態へ移行する。ここでプログラム・トランジスタ（ｐｒｏｇ  ｔｒａｎｓｉｓｔｏｒ）が開かれる。ヒューズが溶融（ブロー）された場合（ｂｌ＝「１」）、または、タイマが経過した場合（ｅｌａｐ＝「１」）、ＡＤＤ１へ移行する。
ここで、設定すべきビットが現れるまでカウンタが進められる（ａｓｙｎｃ）。この場合においては、カウンタは、値１まで進められる。なぜなら、ｂ１を「０」に設定すべきだからである。
ここで、制御ロジック６は、ＢＬＯＷ状態へ移行する。この状態では、ヒューズｂ１のドライバ・トランジスタ（ｄｒｉｖｅｒ  ｔｒａｎｓｉｓｔｏｒ）が開かれる。ヒューズが溶融（ブロー）された場合（ｂｌ＝「１」）、または、タイマが経過した場合（ｅｌａｐ＝「１」）、制御ロジック６は、ＡＤＤ１へ移行する。ＢＬＯＷとＡＤＤ１との間でのジャンプは、カウンタｃｎｔが最大カウントｍａｘｃｎｔ（７）以上（ｃｎｔ＞＝ｍａｘｃｎｔ）となるまで継続される。次に、制御ロジック６は、ＬＯＣＫ状態へ移行する。ＬＯＣＫ状態では、書き込みを不可能にするために、ロック・ヒューズを溶融（ブロー）する。当該ヒューズが溶融されるか、または、タイマが経過すると、制御ロジック６は、ＲＤＹ状態へ移行する。ＲＤＹ状態においては、書き込み周期が終了したことを示す信号が発せられ、再び、ＩＤＬＥ状態へ入る。
【００２６】
読み出し周期は、以下に示すようにシンプルである。開始点は、再び、ＩＤＬＥ状態である。キャプチャ（ｃａｐｔｕｒｅ）をハイにし、シフト・レジスタにおいて、ヒューズの現在の状態を獲得する。キャプチャを無効化し、ＣＡＰＴ状態からＩＤＬＥ状態へ戻る。次に、ｗｒをローに保持し、書き込みを防止する。（また、ロック（ｌｏｃｋ）が、この経路を無効化する。）シフト（ｓｈｉｆｔ）が、ｎクロック周期の間、有効化される。ここで、ｎは、ヒューズの数である。本例においては、ｎ＝８である。その後、シフト（ｓｈｉｆｔ）が、無効化され、ＩＤＬＥ状態に戻る。
【００２７】
読み出し周期を図７に示す。読み出し周期は、書き込み指標（ＷＲ）が「０」に設定されていることを確認して、開始される。次に、キャプチャ命令（ＣＡＰＴ）を与えることができる。ＣＡＰＴの立ち下がりエッジにおいて、シフト操作（ＳＨＩＦＴ）を開始することができる。２クロック周期の遅延の後、データは、シリアル出力（ＳＯ）から出力される。ＳＨＩＦＴは、ＩＤのビット数に等しい数のクロック周期の間のみ、アクティブである、ことを注記する。読み出し時間［Ｔｒｅａｄ］は、ビット数［ｎ］、および、使用する、所定の周期［Ｔｃｌｋ］を有するクロック周波数にのみ従属して決まる。Ｔｒｅａｄ＝（ｎ＋３）Ｔｃｌｋである。数３は、１キャプチャ周期＋２遅延周期を意味する。
【００２８】
上述したように、本発明にかかる回路は、系統だった、高度に効率化された方法で、レーザによる書き込みを必要とせずに、該当する識別子コードをヒューズ３に書き込む。また、本発明にかかる回路は、チップに組み込まれており、データをヒューズ３に書き込むのに別の回路を必要としない。これにより、識別子の書き込みは、高速かつ効率的に行われ、また、必要に応じて、チップの製造工場以外の場所においても実行可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明による、チップ識別子回路を示す概略的ブロック図
【図２Ａ】図１の回路における制御信号のタイミングを示すタイミング図
【図２Ｂ】図１のシフト・レジスタの構成を示す概略図
【図３】図１のヒューズ・アレーの構成を示す概略的回路図
【図４】データ書き込みにおける、図１の回路の動作を示すフローチャート
【図５】図１の回路の全体的な動作を示す流れ図
【図６】書き込み動作における図１に示す回路の動作を示すタイミング図
【図７】読み出し動作における図１に示す回路の動作を示すタイミング図
【符号の説明】
【００３０】
１  ・・・  装置
２  ・・・  ヒューズ・アレー
３  ・・・  ヒューズ
４  ・・・  トランジスタ
５  ・・・  シフト・レジスタ
６  ・・・  制御ロジック
７  ・・・  フリップ・フロップ回路
８  ・・・  マルチプレクサ
９  ・・・  レジスタンス
【図１】
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【図２ａ】
2008511941.tif 000004
【図２ｂ】
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【図３】
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【図４】
2008511941.tif 000007
【図５】
2008511941.tif 000008
【図６】
2008511941.tif 000009
【図７】
2008511941.tif 000010
【国際調査報告】
2008511941.tif 000011
2008511941.tif 000012