(57)【要約】  本発明は半導体本体（２）を有する半導体デバイス（１０）に関し、この半導体デバイスは、電界効果トランジスタを備え、第１ゲート誘電体（６Ａ）をチャネル領域（５）の位置における第１表面上に形成してその上に第１ゲート電極（７）を形成し、半導体本体（２）の第１側面から、また第１ゲート電極（７）を通しておよびの両脇の側面にもぐり込みイオン注入（２０）を行い、このイオン注入により、第１ゲート電極（７）の下方のシリコンの特性を、第１ゲート誘電体（６Ａ）から離れたチャネル領域（５）の部分にあるゲート電極（７）の両脇のシリコンの特性と比較して変化させ、このシリコンの特性変化を利用しつつ、半導体本体（２）の第２表面に選択的エッチングによってキャビティ（３０）を設ける。第２ゲート（６Ｂ、８）をこのように形成したキャビティ内に堆積させる。イオン注入（２０）の前に、ゲート電極（７）の両脇にそこから距離を離してマスク（Ｍ１）を形成し、それによってマスク（Ｍ１）の位置でのイオン注入（２０）の後、マスク（Ｍ１）の位置でもシリコンの特性変化を得る。このようにして、デバイス（１０）には側方絶縁領域を設けることができる。さらに、ゲート電極（７，８）の端部領域を、このようにして絶縁領域によって包囲することができる。
2008526041.tif 000002
【特許請求の範囲】
【請求項１】
サブストレートと、互いに背反する第１表面および第２表面を有するシリコン半導体本体（２）とを設けた半導体デバイス（１０）の製造方法であって、前記シリコン半導体本体（２）は、
ソース領域（３）、ドレイン領域（４）および中間のチャネル領域（５）を有する電界効果トランジスタを備え、
第１ゲート誘電体（６Ａ）を前記チャネル領域（５）の位置で前記第１表面上に形成し、さらに前記第１ゲート誘電体（６Ａ）上に、第１ゲート電極（７）を形成し、このゲート電極（７）の両脇に前記ソース領域（３）および前記ドレイン領域（４）を形成し、
前記半導体本体（２）の前記第１表面から、前記第１ゲート電極（７）を通して、および、この第１ゲート電極（７）の側方にもぐり込みイオン注入（I、２０）を行い、
このイオン注入により、前記第１ゲート電極（７）の両脇の前記シリコンと比べて、前記チャネル領域（５）内の前記第１ゲート誘電体（６Ａ）から離れた第１のゲート電極（７）の下方の前記シリコンの特性を変化させ、
また、前記シリコン特性の変化を利用し、前記半導体本体（２）の前記第２表面上には選択的エッチングによりキャビティ（３０）を設け、
この後、第２ゲート誘電体（６Ｂ）を形成した前記キャビティ（３０）内に堆積し、第２ゲート電極（８）を前記第２ゲート誘電体（６Ｂ）上に形成する半導体デバイスの製造方法において、
第１表面に前記イオン注入（２０）を実行する前に、前記ゲート電極（７）の両脇でこのゲート電極から距離を置いた位置にマスク（Ｍ１）を設け、その結果前記イオン注入（２０）の後に、前記半導体本体（２）内の前記マスク（Ｍ１）の位置でも前記シリコンの特性変化を得るようにしたことを特徴とする半導体デバイスの製造方法。
【請求項２】
請求項１に記載の半導体デバイスの製造方法において、前記第２表面に前記キャビティ（３０）を設ける前に、前記マスク（Ｍ１）の位置に対応して前記第２表面上に他のマスク（Ｍ２）を堆積し、前記第２ゲート電極（８）を前記キャビティ（３０）内に形成した後、前記他のマスクを再び除去し、その後、前記マスク（Ｍ１）とは反対側の位置で、前記シリコンの特性変化を利用した選択的なエッチングにより、前記半導体本体（２）に他のキャビティ（３１，４１）を設けることを特徴とする半導体デバイスの製造方法。
【請求項３】
請求項２に記載の半導体デバイスの製造方法において、前記他のキャビティ（３１，４１）を電気絶縁層（１７）で充填することを特徴とする半導体デバイスの製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体製造方法において、前記第１および第２のゲート電極は、投影して見たとき、長手方向にそれぞれ非オーバーラップ部分を有するように形成したことを特徴とする半導体デバイスの製造方法。
【請求項５】
請求項４に記載の半導体デバイスの製造方法において、前記第１および第２のゲート電極（７，８）の非オーバーラップ部分およびその周辺でも、前記半導体本体（２）内で前記シリコンの特性変化が生じることを特徴とする半導体デバイスの製造方法。
【請求項６】
請求項５に記載の半導体デバイスの製造方法において、前記第２ゲート電極（８）を堆積する前に、前記第１および第２のゲート電極（７，８）の非オーバーラップ部分およびその周辺で、前記半導体本体（２）の一部を除去するために前記さらに他のマスク（Ｍ２）を使用し、前記第２ゲート電極（８）を堆積した後に前記半導体本体の残りの部分を除去することを特徴とする半導体デバイスの製造方法。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体デバイスの製造方法において、結晶度を前記シリコンの特性として選択し、より高い結晶度を有するシリコンに対してより低い結晶度を有するシリコンを選択的にエッチングすることができるエッチング剤を用いて、前記エッチングを行うことを特徴とする半導体デバイスの製造方法。
【請求項８】
請求項７に記載の半導体デバイスの製造方法において、エッチング剤として酸素を添加したフッ化水素またはリン酸を主成分とする湿式化学エッチング剤を選択したことを特徴とする半導体デバイスの製造方法。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体デバイスの製造方法において、前記イオン注入（I，２０）のために非ドーピングイオンを用いるイオン注入を選択したことを特徴とする半導体デバイスの製造方法。
【請求項１０】
請求項９に記載の半導体デバイスの製造方法において、前記イオンとしてアルゴンイオンを選択したことを特徴とする半導体デバイスの製造方法。
【請求項１１】
請求項１〜１０のいずれか一項に記載の半導体デバイスの製造方法において、前記イオン注入（I，２０）によって前記シリコンを局所的にアモルファス化することを特徴とする半導体デバイスの製造方法。
【請求項１２】
請求項１１に記載の半導体デバイスの製造方法において、前記イオン注入（I）の後、前記アモルファス化シリコンをアニーリング工程によって部分的に再結晶化することを特徴とする半導体デバイスの製造方法。
【請求項１３】
請求項１〜１２のいずれか一項に記載の半導体デバイスの製造方法において、他のサブストレート（１１）上に堆積した電気絶縁層（１４）上に前記半導体本体（２）を形成し、前記第１ゲート電極（７）を形成した後、また、前記第１ゲート電極（７）の側方に前記もぐり込みイオン注入（I，２０）を実行した後、前記サブストレート（１）を塗布し、この後に前記他のサブストレート（１１）を除去することを特徴とする半導体デバイスの製造方法。
【請求項１４】
請求項１〜１３のいずれか一項に記載の半導体デバイスの製造方法において、デバイスの同一側面に、前記ゲート電極（７，８）の非オーバーラップ部分に電気コネクタを設けたことを特徴とする半導体デバイスの製造方法。
【請求項１５】
請求項１〜１４のいずれか一項に記載の半導体デバイスの製造方法を実施することにより得られた半導体本体（１０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サブストレートと、互いに背反する第１表面および第２表面を有するシリコン半導体本体とを設けた半導体デバイスの製造方法であって、前記シリコン半導体本体は、ソース領域ドレイン領域および中間のチャネル領域を有する電界効果トランジスタを備え、第１ゲート誘電体をチャネル領域の位置で第１表面上に形成し、さらに前記第１ゲート誘電体上に、第１ゲート電極を形成し、このゲート電極の両脇にソース領域およびドレイン領域を形成し、半導体本体の第１表面から、第１ゲート電極を通して、および、この第１ゲート電極の側方にもぐり込みイオン注入を行い、このイオン注入により、第１ゲート電極の両脇のシリコンと比べて、チャネル領域内の第１ゲート誘電体から離れた第１ゲート電極の下方におけるシリコンの特性を変化させ、また、シリコン特性の変化を利用し、半導体本体の第２表面上には選択的エッチングによりキャビティを設け、この後、第２ゲート誘電体を形成した前記キャビティ内に堆積し、第２ゲート電極を前記第２ゲート誘電体上に形成する半導体デバイスの製造方法に関する。
【０００２】
この種の方法は、電界効果トランジスタの製造に著しく適しており、特に３２ナノメートル（以下の）領域のＣＭＯＳ技術（相補型金属酸化膜半導体）に適している。この種のトランジスタで、付加的なゲート電極を設けた結果として、チャネル電荷キャリアの静電制御を相当改善し、いわゆる短チャネル効果と呼ばれるリスクを低減する。この種の短チャネル効果は、さまざまな関連するトランジスタ特性に極めて不利な影響を及ぼす。
【背景技術】
【０００３】
この種の方法は、２００３年９月１６日に発行された米国特許第６，６２１，１２４号から既知である。これは、半導体本体のシリコン表面上にゲート電極を形成し、このゲート電極を通してドーピング原子のもぐり込みイオン注入を実行することによって、電界効果トランジスタを製造する方法について記載している。注入イオンのプロファイルは、半導体本体の表面から僅かな距離をおいてゲート電極の下方に位置するようにして、形成すべきトランジスタのチャネル領域の適切な動作を引き続き可能にしている。ゲート電極の両脇では、注入プロファイル（断面輪郭）は、完全に、シリコン半導体本体の下方における二酸化ケイ素の電気絶縁層に存在し、この電気絶縁層は（そのときの一時的な）サブストレート上に位置する。サブストレート転移プロセス（処理）の後、電気絶縁層と同様にこのサブストレートを除去する。その後、半導体本体を、熱酸化によって酸化させる。この操作中、注入プロファイルが存在する箇所では、半導体本体のドーピング濃度はその周辺よりもはるかに高く、より高いドーピング濃度はより高い酸化率を伴うので、これらの箇所でより厚い酸化領域を形成するという事実を使用している。（熱）酸化中に形成される酸化物はその後エッチングによって除去し、その結果、半導体本体の反対側の表面にキャビティを生ずる。ゲート誘電体および第２ゲート電極を、このキャビティに堆積させる。本発明による方法では、この第２ゲート電極を第１ゲート電極に対して自己整列作用で整列するようになる。
【０００４】
既知の方法の欠点は、ＩＣ（集積回路）の製造に特化されたものでしかない、すなわち、この方法によって得られるトランジスタは、相互に電気的絶縁を有していないからである。これに対し、このような絶縁を設けるときでも、本発明は、極小寸法の領域にも、構造簡単であり、またＣＭＯＳ技術と極めて高い共存性を維持できる。
【特許文献１】米国特許第６，６２１，１２４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、上記欠点がないまたは僅かしかない方法を提供することであり、それによって、相互絶縁を有し、比較的構造簡単であり、極小寸法のＣＭＯＳ領域において良好に適用できる電界効果トランジスタを得ることができる方法を提供することである。
【課題を解決するための手段】
【０００６】
この目的を達成するために、本発明は、冒頭段落で定義したタイプの半導体デバイスの製造方法において、第１表面にイオン注入を実行する前に、ゲート電極の両脇でこのゲート電極から距離を置いた位置にマスクを設け、その結果イオン注入後に、半導体本体内のマスクの位置でシリコン特性の変化が得るようにしたことを特徴とする。第１ゲート電極を通してのイオン注入を行う前の段階で付加的にマスクを設けることによって、第１ゲート電極から若干離れた位置でのシリコンの特性をも変化させることができる。ソース領域およびドレイン領域の両脇（側方）に位置するこれらの領域は、所望の絶縁領域を形成するのに、有利に利用できる。マスク厚さを適切に選択することで、半導体本体の厚さ全体における一部を局部的に特性が変化するように製造することができる。その後、絶縁領域をこれらの局部的箇所に容易かつ選択的に形成することができ、これら領域は個々のトランジスタ用の電気的絶縁体を形成する。このことは、キャビティ形成と同時かつ同様にして行うことができる。キャビティを熱酸化によって形成する場合は、形成すべきキャビティから離れた位置に形成した酸化領域は、エッチングでキャビティを形成する前に、追加のマスクでカバーする。この追加のマスクは、以下の説明から明らかなように、キャビティ内にゲート電極を形成するのにも用いることができる。
【発明を実施するための最良の形態】
【０００７】
好適な実施形態において、第２の（反対側の）表面にキャビティを設ける前に、他のマスクを前記マスクのスポット（箇所）に対応して（投影して見た）この第２表面上に堆積し、キャビティ内に第２ゲート電極を形成した後にこの他のマスクを除去し、その後、前記マスクと反対側の位置で、シリコンの特性の変化を利用した選択的なエッチングにより半導体本体内にさらに他のキャビティを設ける。キャビティを熱酸化によって形成せず、エッチングの工程のみによって形成する場合は、この実施形態は特に有利である。このことは、イオン注入によって変化するシリコンの結晶度をシリコンの特性として選択した場合である。この場合、例えば、アモルファス状シリコンが多結晶シリコンと比べて選択的にエッチングできるという認識が役割を果たしている。この他の実施形態においては、他のキャビティを形成した後、このキャビティに電気的絶縁層を装填するのが好ましい。このような方法で、簡単に、より所望の電気絶縁領域が得られる。
【０００８】
有利な実施形態においては、投射して見たとき長手方向にそれぞれ重なり合わない部分である非オーバーラップ部分を有するように第１および第２のゲート電極を形成する。この構成によって、この実施形態における一方の側面から双方のゲート電極にアクセスすることが可能となり、このアクセス目的のために他方の側面に至る必要がない。ここで、この点において長手方向は幾何学的形状の縦方向を意味すると理解されたい。トランジスタの場合、これは、チャネル領域を横切る方向である。
【０００９】
第１および第２のゲート電極の非オーバーラップ部分およびその周辺でマスクを形成する有利な実施形態において、シリコン半導体本体内での特性の変化が得られる。この現象は、ゲート電極の非オーバーラップ部分の位置で半導体本体を除去するのに、有利に利用できる。この非オーバーラップ部分は、このとき電気絶縁層で容易に包囲できる。他のマスクは、第２ゲート電極を堆積する前に、第１および第２のゲート電極が非オーバーラップ部分おびその周辺で、半導体本体の一部を除去するために、利用でき、その後第２ゲート電極を堆積した後に、半導体本体の残りの部分を除去する。
【００１０】
好ましくは、結晶度をシリコンの特性として選択し、そして、より高い結晶度を有するシリコンに対して、より低い結晶度を有するシリコンを選択的にエッチングするエッチング剤を用いてエッチングを行う。このようにして、アモルファスまたは多結晶シリコンを、単結晶シリコンに対して選択的にエッチングすることができる。単結晶に対してアモルファス状シリコンをエッチングするために、例えば、湿式のエッチング剤が適切であると分かっており、このエッチング剤は、酸素を添加したフッ化水素またはリン酸を主成分とし、過酸化水素のような、酸素を放出することができるガスまたは化合物などである。
【００１１】
好ましくは非ドーピングイオンを、イオン注入のために選択する。それらは、一方では、適切なイオン量および／または注入エネルギーにより、簡単に単結晶シリコンをアモルファスにすることを可能にし、他方では、これらの原子は、アモルファス領域の外側に達する限りにおいて、単結晶シリコンの電気的特性および半導体特性に、影響を及ぼさないか、ほとんど影響を及ぼさない。適切であると分かっているイオンは、例えばアルゴンイオンである。
【００１２】
上述したように、シリコンを（局部的に）アモルファス化することは本発明による方法に極めて好適である。有利な実施形態においては、イオン注入の後、そのエッチング用のアモルファス状シリコンは、アニーリング工程によって部分的に再結晶する。この結果、さらに他のキャビティをより小さい寸法にすることができ、もしアモルファス領域が二酸化ケイ素層のような電気絶縁層から形成する場合、特に横方向寸法を、より小さい寸法にすることができる。結局、このような再結晶は、アモルファス状シリコンと半導体本体の境界単結晶部分と間における境界面からスタートする。このことは、アモルファス領域の寸法、とくに横方向寸法をより小さくし、その結果、これらの箇所に設けるキャビティ／他のキャビティの対応寸法を小さくする。
【００１３】
本発明による方法においては、半導体本体を、好ましくは他のサブストレートに堆積した電気絶縁層上に形成し、第１ゲート電極の形成後、また、第１ゲート電極の側方にもぐり込みイオン注入の実行後、サブストレートを堆積し、その後他のサブストレートを除去する。このようなサブストレート転移プロセス（工程）は、所望の結果を得ることに極めて適している。この場合、このプロセスを開始する時点は、ＳＯＩ（シリコン・オン・インシュレータ：Silicon On Insulator）構造によって決まる。好ましくはデバイスの同一側面に、ゲート電極の非オーバーラップ部分に電気コネクタを設ける。
【００１４】
本発明は、更に、本発明方法を実施することにより得られる半導体デバイスである。
【００１５】
以下に、図面につき本発明の実施例を説明する。
【実施例】
【００１６】
図１は本発明による方法を実施することによって得られる半導体デバイスの実施例の線図的平面図である。
【００１７】
図２〜１２は、本発明方法の実施による図１に示したデバイスを製造する順次の各段階における厚さ方向に対して直交する線図的断面図を示す。
【００１８】
これらの図面は縮尺通りに描画したものではなく、分かり易くするため若干の寸法を誇張して示している。対応する領域または構成部分は可能な限り同一ハッチングおよび同一参照番号で示す。
【００１９】
図1は、本発明方法によって得られた半導体デバイスの実施例の線図的平面図である。この実施例のデバイス１０は、この場合、ｐ型シリコンとしたサブストレート１を備え（図１参照）、このサブストレート１を、この場合二酸化ケイ素とした電気的絶縁層１４で被覆し、さらにその上に半導体本体２で被覆する。この場合半導体本体２は接続領域３Ａを備えたｎ型ソース領域３、接続領域４Ａを備えたｎ型ドレイン領域４、およびこれらの間のｐ型チャネル領域５を有する。ｐ型チャネル領域は２個のゲート電極７，８間に位置し、ゲート電極８はこの領域の上方に位置し、ゲート電極７はこの領域の下方に位置する。２個のゲート電極７、８は、長手方向端部領域（すなわちトランジスタを横切る方向）に非オーバーラップ部を有し、さらにこの非オーバーラップ部には接続領域７Ａ，８Ａを設ける。全ての接続領域３Ａ，４Ａ，７Ａ，８Ａを、デバイス１０の一方の側面（図１の上側）で導体パターン（図示していない）に接続し、この導体パターンはデバイス１０の表面上に位置し、電界効果トランジスタ（の一部）から電気的絶縁層によって分離する。２個のゲート電極７，８の存在によって、電界効果トランジスタのチャネルにおける電荷キャリアの極めて良好な静電制御をすることが可能であり、その結果いわゆる短絡チャネル作用を回避でき、このトランジスタはチャネル領域５横方向（側方）寸法が例えば数十ナノメートルのオーダーの極小寸法でも優れた特性を有する。この実施例のデバイス１０の詳細は、後述する本発明方法の実施例によるデバイス１０の製造を説明する中で記載する。
【００２０】
図２〜１２は、図１の平面に直交する厚さ方向の線図的断面図であって、本発明方法の実施例による製造の順次の各段階を示す。ａを付した各図番の図面は、常に図１のＡＡ線上の断面図を示し、ｂおよびｃを付した各図番の図面は、常にそれぞれ図１のＢＢ線上およびＣＣ線上の断面図を示す。最初に、ｐ型シリコンサブストレート１１（図２参照）の頂面に電気的絶縁を行う二酸化ケイ素層１４を堆積させ、また、その頂面にｐ型シリコン半導体領域１５を堆積させることからスタートする。この実施例において、この構造は、ｐ型サブストレートに酸素注入を行うことで実現でき、その結果上述のようにＳＯＩ（シリコン・オン・インシュレータ）構造を形成する。しかし、この構造は、酸化ケイ素サブストレートに基づいたサブストレート転移プロセス（substrate transfer process）を用いるなどの異なる方法によっても得ることができ、この場合、酸化ケイ素サブストレート上に、厚さを薄くした他のシリコンサブストレートを堆積する。
【００２１】
つぎに（図３参照）、第１ゲート誘電体６Ａを、その上に形成する第１ゲート電極７とともに形成する。このことは、半導体領域１５の熱酸化によって、および、導電性または半導電性の層をその上に堆積し、また、フォトリソグラフィおよびエッチングにより第１ゲート電極７の細条状パターンを形成することによって行う。その後、この場合、ｎ型導体タイプとした２個のソース領域３およびドレイン領域４を、例えばイオン注入法により形成する。これらの領域３、４は、厚さが薄く低密度でドープした部分だけでなく、厚さが厚く高密度でドープした領域をも有することができる。ゲート電極７の両脇にいわゆるスペーサを使用することができ、この場合、このスペーサは、５〜１００ｎｍの幅（幾何学形状的な）、およびこの値の５〜１０倍の値長さ（幾何学形状的に）にする。
【００２２】
つぎに（図４参照）、例えばフォトレジストとし適切な厚さを有する第１マスクＭ１を、第１ゲート電極７から５〜１５０ｎｍの距離を置いて塗布する。
【００２３】
その後、デバイス１０に３×１０１４ 原子／ｃｍ２のフラックスでかつ１５０ｋｅＶのエネルギーレベルのアルゴンイオンによるイオン注入Ｉを加える。これらの条件は、埋込イオン注入のプロファイル（断面輪郭）２０がデバイス１０内に形成されるように決定する。マスクＭ１の位置で、半導体領域１５はその厚さ全体にわたりアモルファス状に変化し、ゲート電極７の位置においてはゲート誘電体６Ａから僅かな距離離れた領域で同じことが起こる。ゲート電極７，８の端部領域において、マスクＭ１は、アモルファス状シリコン部分２０Ｄ，２０Ｅを生ずるように位置決めする。このとき、Ｍ１の位置は、以下に説明する第２ゲート電極８の形成において、オーバーラップ部分を生じないようにゲート電極７，８の端部領域を形成するように選択する。これは、デバイス１０の側面から２個のゲート電極７，８に接続し易くすることを考慮してのことである。図４ｂおよび４ｃを参照されたい。
【００２４】
図５は、マスクＭ１を除去した後の段階のデバイス１０を示す。関連するアモルファス領域をここでは２０Ａ，２０Ｂおよび２０Ｃで示す。ここで、サブストレート１１や絶縁層１４内に位置するイオン注入／アモルファス化のプロファイル２０の一部は重要性が低いため省略している。
【００２５】
つぎに、二酸化ケイ素の電気絶縁層１６を、ゲート電極７を介在させてＣＶＤ（化学蒸着）によって形成する（図６参照）。この後、他のｐ型シリコンサブストレート１を、サブストレート転移プロセスのためにその層上に堆積する。この結果は、シリコンサブストレート１上に絶縁層１６を形成する、例えば、熱酸化によりこの絶縁領域を第１ゲート電極７に塗布することによっても達成することができる。この図面の平面内でデバイス１０を１８０度回転させた状態を図７に示す。
【００２６】
この後（図８参照）、例えばＣＭＰの実施、エッチングまたはその双方を組み合わせることによって、サブストレート１１を取り除く。絶縁層１４にも同様のことを行い、例えば水溶性のＨＦ溶液によりエッチングする。
【００２７】
つぎに（図９参照）、第２のマスク層Ｍ２を、例えばフォトレジストをフォトリソグラフィによってパターン形成する。マスク層Ｍ２には（長方形の）キャビティを設け、これらキャビティは、細条状のゲート電極７と整列させ、キャビティ幅はソースおよびドレイン領域３，４の一部にもわたる部分を有する。このとき、第１アモルファスシリコン部分２０Ａをエッチングによって半導体本体２から除去し、これによって、キャビティ３０が半導体本体２内に生ずる。エッチングは、単結晶シリコン１５に対して選択性を有するエッチング剤により行い、例えば、酸素を添加したフッ化水素またはリン酸を主成分とするエッチング剤によって行うことができる。ゲート電極７，８の端部領域において、マスクＭ２の位置決めは、アモルファス部分２０Ｄ，２０Ｅも部分的に除去されるように配置する。図９ｂおよび９ｃを参照されたい。
【００２８】
つぎに（図１０参照）、第２マスクパターンＭ２を除去した後、半導体本体２の表面に、第２ゲート誘電体６Ｂおよび第２ゲート電極８を設け、これらは双方とも上述のように形成したキャビティ３０内に位置する。これは、例えば表面を熱酸化し、例えばＣＶＤにより金属または多結晶シリコンなどの導電性または半導電性の層を堆積させ、またつぎに、ＣＭＰによりデバイス１０を平坦化することによって得られる。この段階で、２個のゲート電極７，８の端部領域における第２ゲート電極８を形成し、この第２ゲート電極８は、２個のゲート電極７，８の一部分がオーバーラップしないよう位置決めする。図１０ｂおよび１０ｃを参照されたい。
【００２９】
つぎに（図１１参照）、アモルファス状シリコン部分２０Ｂ，２０Ｃを、先にアモルファス状シリコン部分１０Ａに対して行ったと同様のエッチング処理によって除去する。この処理中に、他のキャビティ３１を半導体本体２の表面に形成する。同時に、アモルファス部分２０Ｄ，２０Ｅ（の残りの部分）をゲート電極７、８の端部領域から除去して、さらに他のキャビティ４１をこれらの部分に形成する。図１１ｂおよび１１ｃを参照されたい。
【００３０】
つぎに（図１２参照）、誘電体層、例えばＣＶＤ法により堆積した二酸化ケイ素層１７を、デバイス１０を覆うよう塗布するとともに、他のキャビティ３１およびさらに他のキャビティ４１を充填し、電気絶縁域を局部的に形成する。これに続いて、例えばＣＭＰ工程のような平坦化工程を行う。このとき、接点開口４Ａ，３Ａが、フォトリソグラフィおよびエッチングによって平坦化した誘電体層１７に生ずる。アルミニウムのような導体をこれらキャビティ内に配置し、この導体はソースおよびドレイン領域３，４を電気的に接続する表面被覆導体パターンの一部を形成する。同時に（図１２ｂおよび１２ｃ参照）、他の接点用キャビティ７Ａ、８Ａを形成し、２個のゲート電極７，８を電気的に接続する導体パターンである集積回路の一部で充填する。個々のデバイス１０は、のこ引き切断またはエッチングなどの分離技術を使用して得ることができる。
【００３１】
本発明は、上述の実施例に限定されるものではない、すなわち、本発明の範囲内における多くの改変、変更は、当業者にとっては、可能であるからである。例えば、本発明は、ＣＭＯＳ型だけでなく、Ｂｉ（Ｃ）ＭＯＳ（バイポーラ（相補的）金属酸化物半導体）型のＩＣ（集積回路）にも適用することができる。本発明は、Ｐ型およびＮ型のＭＯＳトランジスタ双方に適用することができる。
【００３２】
デバイス構造は一方向またはそれ以上の方向に関して周期的構造にすることができ、また、レイアウトツールを使用することもできる。
【００３３】
また、本発明方法には、多くの改変や変更を行うことが可能である。例えば、他の堆積技術を用いることができ、また異なる材料を選択することもできる。
【図面の簡単な説明】
【００３４】
【図１】本発明方法の実施により得られる半導体デバイスの実施例の線図的平面図である。
【図２】図１の平面に直交するデバイスの厚さ方向の断面であり、本発明方法の実施により製造する順次の各段階を示す線図的断面図である。
【図３】図１の平面に直交するデバイスの厚さ方向の断面であり、本発明方法の実施により製造する順次の各段階を示す線図的断面図である。
【図４】図１の平面に直交するデバイスの厚さ方向の断面であり、本発明方法の実施により製造する順次の各段階を示す線図的断面図である。
【図５】図１の平面に直交するデバイスの厚さ方向の断面であり、本発明方法の実施により製造する順次の各段階を示す線図的断面図である。
【図６】図１の平面に直交するデバイスの厚さ方向の断面であり、本発明方法の実施により製造する順次の各段階を示す線図的断面図である。
【図７】図１の平面に直交するデバイスの厚さ方向の断面であり、本発明方法の実施により製造する順次の各段階を示す線図的断面図である。
【図８】図１の平面に直交するデバイスの厚さ方向の断面であり、本発明方法の実施により製造する順次の各段階を示す線図的断面図である。
【図９】図１の平面に直交するデバイスの厚さ方向の断面であり、本発明方法の実施により製造する順次の各段階を示す線図的断面図である。
【図１０】図１の平面に直交するデバイスの厚さ方向の断面であり、本発明方法の実施により製造する順次の各段階を示す線図的断面図である。
【図１１】図１の平面に直交するデバイスの厚さ方向の断面であり、本発明方法の実施により製造する順次の各段階を示す線図的断面図である。
【図１２】図１の平面に直交するデバイスの厚さ方向の断面であり、本発明方法の実施により製造する順次の各段階を示す線図的断面図である。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１２ａ】
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【図１２ｂ】
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【図１２ｃ】
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【国際調査報告】
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