(57)【要約】  本発明は、ホログラフィ技術を使用してイメージを表示するための信号処理システムのハードウェア・アクセラレーションに関する。ホログラフィ・データによって定義されたホログラムの再生が、サブフレームを定義するようにする、ホログラフィ・データを用いた空間光変調器の変調によってホログラフィでそれぞれが生成された、サブフレームが、単一の低ノイズ・イメージとして知覚されるように、時間的に順次に表示される、ホログラフィで生成された複数の時間的サブフレームを使用して、表示されるイメージを生成するように構成されたホログラフィ・イメージ表示システムのためのハードウェア・アクセラレータであって、前記表示されるイメージを定義するイメージ・データを格納する入力バッファと、前記サブフレームのためのホログラフィ・データを格納する出力バッファと、前記入力データ・バッファおよび前記出力データ・バッファに結合されて、前記イメージ・データを処理して、前記サブフレームのための前記ホログラフィ・データを生成する、少なくとも１つのハードウェア・データ処理モジュールと、前記少なくとも１つのハードウェア・データ処理モジュールに結合されて、単一の前記表示されるイメージのためのイメージ・データに対応する複数の前記サブフレームのためのホログラフィ・データを、前記出力データ・バッファに供給するように、前記少なくとも１つのデータ処理モジュールを制御するコントローラと、を含むアクセラレータ。
2008544306.tif 000002
【特許請求の範囲】
【請求項１】
ホログラフィで生成された複数の時間的サブフレームを使用して、表示されるイメージを生成するように構成されたホログラフィ・イメージ表示システムのためのハードウェア・アクセラレータであって、
前記時間的サブフレームは、それらのサブフレームが、単一の低ノイズ・イメージとして知覚されるように、時間的に順次に表示され、それぞれの前記サブフレームは、ホログラフィ・データを用いた空間光変調器の変調によって、前記ホログラフィ・データによって定義されたホログラムの再生が、前記サブフレームを定義するように、ホログラフィで生成され、
前記表示されるイメージを定義するイメージ・データを格納する入力バッファと、
前記サブフレームのためのホログラフィ・データを格納する出力バッファと、
前記入力データ・バッファおよび前記出力データ・バッファに結合されて、前記イメージ・データを処理して、前記サブフレームのための前記ホログラフィ・データを生成する、少なくとも１つのハードウェア・データ処理モジュールと、
前記少なくとも１つのハードウェア・データ処理モジュールに結合されて、単一の前記表示されるイメージのためのイメージ・データに対応する複数の前記サブフレームのためのホログラフィ・データを、前記出力データ・バッファに供給するように、前記少なくとも１つのデータ処理モジュールを制御するコントローラと、を含むハードウェア・アクセラレータ。
【請求項２】
前記入力データ・バッファおよび前記出力データ・バッファにそれぞれが結合されて、前記イメージ・データを処理して、複数の前記サブフレームのための前記ホログラフィ・データを並行に生成する複数の前記ハードウェア・データ処理モジュールを含む請求項１に記載のハードウェア・アクセラレータ。
【請求項３】
前記イメージ・データは、前記表示されるイメージの複数のピクセルに関するデータを含み、前記ハードウェア・データ処理モジュールは、前記入力データ・バッファに結合され、位相変調データ入力を有して、前記位相変調データ入力からの位相変調データに応答して、前記イメージ・データ・ピクセルの位相を変調する位相変調器と、前記位相変調器の出力に結合されて、前記位相変調されたイメージ・データの空間的分布の変換を実行し、ホログラフィ・サブフレーム・データを出力する空間−周波数変換モジュールと、前記変換モジュール出力に結合されて、前記ホログラフィ・サブフレーム・データを量子化して、サブフレームのための前記ホログラフィ・データを前記出力バッファに供給する量子化器と、を含む請求項１または２に記載のハードウェア・アクセラレータ。
【請求項４】
前記位相変調器は、前記入力データ・バッファおよび前記位相変調データ入力に結合された入力と、前記空間−周波数変換モジュールに結合された出力とを有する少なくとも１つの乗算器を含む請求項３に記載のハードウェア・アクセラレータ。
【請求項５】
前記位相変調データ入力に結合されて、前記入力データ・ピクセルを変調するための少なくとも部分的にランダムな位相データを供給する出力を有するランダム位相データ・モジュールをさらに含む請求項４に記載のハードウェア・アクセラレータ。
【請求項６】
前記空間−周波数変換モジュールは、前記位相変調されたイメージ・データの２次元変換を実行するフーリエ変換モジュールまたは逆フーリエ変換モジュールを含む請求項３、４、または５に記載のハードウェア・アクセラレータ。
【請求項７】
前記空間−周波数変換モジュールは、フィードバックを有する１次元フーリエ変換モジュールを含む請求項６に記載のハードウェア・アクセラレータ。
【請求項８】
前記量子化器は、前記ホログラフィ・サブフレーム・データの実成分と虚成分を量子化して、前記出力バッファのために、前記サブフレームのペアのためのホログラフィ・データを生成するように構成される請求項３から７のいずれか一項に記載のハードウェア・アクセラレータ。
【請求項９】
前記入力バッファと前記出力バッファのいずれか、または両方は、デュアル・ポート型メモリを含む先行するいずれかの請求項に記載のハードウェア・アクセラレータ。
【請求項１０】
前記ホログラフィ・イメージ表示システムは、ビデオ・イメージ表示システムを含み、前記表示されるイメージは、ビデオ・フレームを含む先行するいずれかの請求項に記載のハードウェア・アクセラレータ。
【請求項１１】
ホログラフィで生成された複数の時間的サブフレームを使用して、表示されるイメージを生成するように構成されたホログラフィ・イメージ表示システムであって、
前記時間的サブフレームは、それらのサブフレームが、単一の低ノイズ・イメージとして知覚されるように、時間的に順次に表示され、それぞれの前記サブフレームは、ホログラフィ・データを用いた空間光変調器の変調によって、前記ホログラフィ・データによって定義されたホログラムの再生が、前記サブフレームを定義するように、ホログラフィで生成され、
先行するいずれかの請求項に記載のアクセラレータを含むシステム。
【請求項１２】
請求項１から１０のいずれか一項に記載のハードウェア・アクセラレータを組み込んだホログラフィ・イメージ表示システム。
【請求項１３】
請求項１１または１２に記載のホログラフィ・イメージ表示システムを組み込んだ家庭用電子機器。
【請求項１４】
請求項１１または１２に記載のホログラフィ・イメージ表示システムを組み込んだヘッドアップ・ディスプレイまたはヘルメット搭載型ディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホログラフィ技術を使用してイメージを表示するための信号処理システムのハードウェア・アクセラレーションに関する。
【背景技術】
【０００２】
２００３年１２月１５日に出願し、現在、ＷＯ２００５／０５９８８１として公開されている、英国特許出願ＧＢ０３２９０１２．９（参照により全体が本明細書に組み込まれている）において、複数のビデオ・フレームを含むホログラフィで生成されたビデオ・イメージを表示する方法について、以前に説明しており、方法は、各フレーム期間にわたって、それぞれの順次の複数のホログラムを提供すること、および、それらの複数のビデオ・フレームのホログラムを、ホログラムの再生フィールドを見るために表示することを含み、各フレームのノイズ変化は、それらの複数のホログラムにわたって平均することによって減衰されたものとして知覚される。
【０００３】
大まかに言って、本方法の実施形態は、ＳＬＭ（空間光変調器）を介してスクリーン上に光を投射ことにより、イメージを表示することを目的とする。ＳＬＭは、表示されるべきイメージのホログラムを近似するホログラフィ・データで変調されるが、このホログラフィ・データは、特別な方法で選択され、表示されるイメージは、ＳＬＭをそれぞれのサブフレーム・ホログラムで変調することによってそれぞれが生成された、複数の時間的サブフレームで構成される。これらのサブフレームは、連続的に、十分に高速に表示され、したがって、（人間の）観察者の目には、これらのサブフレーム（それぞれが、表示されたイメージの空間的広がりを有する）が一緒に一体化されて、表示のための所望されるイメージが作成される。
【０００４】
サブフレーム・ホログラムのそれぞれは、それ自体、例えば、ホログラフィ・データを２（バイナリ）以上の位相に量子化することの結果、比較的ノイズがあることがあるが、サブフレームの間で時間平均を行うことが、知覚されるノイズ・レベルを低減する。そのようなシステムの実施形態は、各フレームが、別々に見られたとすると、比較的ノイズがあるように見えても、視覚的に高品質の表示を提供することができる。
【０００５】
以上のようなスキームは、単一のホログラムを使用して、表示されるイメージを正確に再現しようと試みるスキームと比べて、より少ない計算要件という利点を有し、比較的安価なＳＬＭの使用を促進もする。
【０００６】
この場合、ＳＬＭは、一般に、振幅変調ではなく、位相変調を提供し、例えば、０とπ（一単位の正規化された振幅に関して＋１と−１）の相対位相偏移を提供するバイナリ・デバイスを提供することが理解されよう。しかし、好ましい実施形態では、バイナリ変調だけを使用すると、ホログラムが、一方が他方に対して空間的に逆にされたイメージ・ペアをもたらし、利用可能な光の半分を失うのに対して、位相レベルの数が２より大きいマルチレベル位相変調を使用すると、この第２のイメージが除去されることが可能であるので、２つより多くの位相レベル、例えば、４位相変調（０、π／２、π、３π／２）が、使用される。さらなる詳細は、参照により全体が本明細書に組み込まれている、本発明人らの、より早期の出願ＧＢ０３２９０１２．９（前掲）において見られることが可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本方法の実施形態は、従前のホログラフィ表示方法ほど計算リソースを多く使用しないが、それでも、一般に、低減された費用および／または電力消費、および／または、より高いパフォーマンスを伴うシステムを提供することが望ましい。限られたフレーム期間内に一続きのイメージ・フレームのそれぞれを表示するようにデータを処理するという要件を一般に有するビデオ用途のためにシステムの改良を提供することが、特に望ましい。
【課題を解決するための手段】
【０００８】
本発明によれば、したがって、ホログラフィ・イメージ表示システムのためのハードウェア・アクセラレータが提供され、イメージ表示システムは、複数のホログラフィで生成された時間的サブフレームを使用して、表示されるイメージを生成するように構成され、前記時間的サブフレームは、サブフレームが、単一の低ノイズ・イメージとして知覚されるように、時間的に順次に表示され、それぞれの前記サブフレームは、ホログラフィ・データで、前記ホログラフィ・データによって定義されるホログラムの再生が、前記サブフレームを定義するように、空間光変調器を変調することにより、ホログラフィで生成され、ハードウェア・アクセラレータは、前記表示されるイメージを定義するイメージ・データを格納する入力バッファと、前記サブフレームに関するホログラフィ・データを格納する出力バッファと、前記入力データ・バッファおよび前記出力データ・バッファに結合されて、前記イメージ・データを処理して、前記サブフレームに関する前記ホログラフィ・データを生成する少なくとも１つのハードウェア・データ処理モジュールと、前記少なくとも１つのハードウェア・データ処理モジュールに結合されて、前記少なくとも１つのデータ処理モジュールを制御して、単一の前記表示されるイメージに関するイメージ・データに対応する複数の前記サブフレームに関するホログラフィ・データを、前記出力データ・バッファに供給するコントローラとを含む。
【０００９】
好ましくは、複数のハードウェア・データ処理モジュールが、複数のサブフレームに関するデータを並行に処理するために含められる。好ましい実施形態では、ハードウェア・データ処理モジュールは、入力データ・バッファに結合され、少なくとも部分的にランダムな位相データを、好ましくは、含む入力に応答して、イメージのピクセルの位相を変調する位相変調データ入力を有する位相変調器を含む。このデータは、オンザフライで生成されても、不揮発性データ・ストアから供給されてもよい。位相変調器は、好ましくは、入力データ・バッファからのピクセル・データに入力位相変調データを掛ける少なくとも１つの乗算器を含む。単純な実施形態では、乗算器は、単に、入力データの符号を変える。
【００１０】
いくつかの実施形態において、位相変調器の出力は、フーリエ変換モジュールまたは逆フーリエ変換モジュールなどの空間−周波数変換モジュールに供給される。後段で説明されるホログラフィ・サブフレーム生成手続きの文脈において、これら２つの演算は、実質的に均等であり、事実上、スケール・ファクタだけが異なる。他の実施形態では、他の空間−周波数変換が使用されることが可能である（一般に、周波数とは、空間的位置またはピクセル・イメージ・データから導き出される空間周波数データを指す）。一部の好ましい実施形態では、空間−周波数変換モジュールは、位相変調されたイメージ・データ（の空間的分布）の２次元フーリエ変換を実行する、フィードバックを有する１次元フーリエ変換モジュールを含む。このことは、ハードウェアを簡略化し、例えば、先に行を処理し、次に列を処理すること（または先に列を処理し、次に行を処理すること）を可能にする。
【００１１】
好ましい実施形態では、ハードウェア・データは、変換モジュールの出力に結合されて、ホログラフィ・サブフレーム・データを量子化して、サブフレームに関するホログラフィ・データを出力バッファに供給する量子化器も含む。量子化器は、２つ、４つ、またはそれより多くの（位相）レベルに量子化することがある。好ましい実施形態では、量子化器は、ホログラフィ・サブフレーム・データの実成分と虚成分を量子化して、出力バッファのためにサブフレーム・ペアを生成するように構成される。このため、一般に、空間−周波数変換モジュールの出力は、複素平面にわたる複数のデータ・ポイントを含み、この平面は、実軸のあるポイント（例えば、０）において閾値化されて（量子化されて）、複素平面が、２つの半分に分割され、したがって、バイナリの量子化されたデータの第１の組が生成され、次いで、虚軸上のあるポイント、例えば、０ｊにおいて量子化されて、複素平面が、さらなる２つの領域（０より大きい複素成分、０より小さい複素成分）に分割されてもよい。サブフレームの数が多いほど、全体的なノイズは少なくなるので、以上のことは、さらなる利点を提供する。
【００１２】
好ましくは、入力バッファと出力バッファのいずれか、または両方が、デュアル・ポート型メモリを含む。
【００１３】
一部の特に好ましい実施形態において、ホログラフィ・イメージ表示システムは、ビデオ・イメージ表示システムを含み、表示されるイメージは、ビデオ・フレームを含む。
【００１４】
本発明は、前述したとおり、ハードウェア・アクセラレータを含むホログラフィ・イメージ表示システムをさらに提供する。
【００１５】
本発明の以上、およびその他の態様が、次に、添付の図を参照して、単に例として、さらに説明される。
【発明を実施するための最良の形態】
【００１６】
ある実施形態において、ハードウェア・アクセラレータの様々な段が、以下に記載されるアルゴリズムを実施する。このアルゴリズムは、各ビデオ・フレームＩ＝Ｉｘｙに関して、Ｎ個のバイナリ位相ホログラムｈ（１）．．．ｈ（Ｎ）の組を生成する方法である。このアルゴリズムの統計分析が、ホログラムのそのような組が、互い独立した加法的ノイズを示す再生フィールドを形成することを示している。
１．１≦ｎ≦Ｎ／２、かつ１≦ｘ、ｙ≦ｍに関して、
【数１】
2008544306.tif 000003
とし、ただし、
【数２】
2008544306.tif 000004
は、０から２πまでの間に一様に分布する
２．１≦ｎ≦Ｎ／２に関して、
【数３】
2008544306.tif 000005
とし、ただし、Ｆ−１は、２次元の逆フーリエ変換演算子を表す
３．１≦ｎ≦Ｎ／２に関して、
【数４】
2008544306.tif 000006
とする
４．１≦ｎ≦Ｎ／２に関して、
【数５】
2008544306.tif 000007
とする
５．
【数６】
2008544306.tif 000008
とし、ただし、
【数７】
2008544306.tif 000009
であり、かつ、１≦ｎ≦Ｎである
【００１７】
ステップ１は、供給される輝度目標値Ｉｘｙの振幅と等しいが、独立同一分布（ｉ．ｉ．ｔ）の、一様にランダムな位相を有するＮ個の目標値
【数８】
2008544306.tif 000010
を形成する。ステップ２は、Ｎ個の対応する完全な複素フーリエ変換ホログラム、
【数９】
2008544306.tif 000011
を計算する。ステップ３およびステップ４は、ホログラムの実部と虚部をそれぞれ計算する。ホログラムの実部と虚部のそれぞれのバイナリ化が、次いで、ステップ５で実行され、すなわち、
【数１０】
2008544306.tif 000012
の中央値あたりにおける閾値化が、等しい数の−１のポイントおよび１のポイントが、ホログラムに存在することを確実にして、ＤＣバランスを実現し（定義により）、最小の再構成誤差も実現する。ある実施形態において、
【数１１】
2008544306.tif 000013
の中央値は、０であるものと想定される。この想定は、妥当であることが示されることが可能であり、この想定を行うことの影響は、知覚されるイメージ品質に関して極めて小さい。さらなる詳細が、本出願人の、より早期の出願（前掲）において見られることが可能であり、この出願に参照が行われてもよい。
【００１８】
図１は、ホログラフィ・イメージ表示システムのためのハードウェア・アクセラレータの実施形態のブロック図を示す。このシステムへの入力は、好ましくは、コンピュータなどの源からのイメージ・データであるが、他の源も同様に適用可能である。入力データが、１つまたは複数の入力バッファの中に一時的に格納されて、このプロセスに関する制御信号は、システム内部の１つまたは複数のコントローラ・ユニットから供給される。各入力バッファは、好ましくは、データが、入力バッファに書き込まれることと、データが、入力バッファから読み出されることが同時に行われるように、デュアル・ポート・メモリを含む。図１に示される入力バッファからの出力は、Ｉというラベルが付けられたイメージ・フレームであり、この出力が、ハードウェア・ブロックへの入力となる。図２を使用して、より詳細に説明されるハードウェア・ブロックは、前述したイメージ・フレームのそれぞれに対して一連の操作を実行し、各イメージ・フレームに関して、１つまたは複数のホログラフィ・サブフレームｈをもたらし、サブフレームｈは、１つまたは複数の出力バッファに送られる。各出力バッファは、好ましくは、デュアル・ポート・メモリを含む。そのようなサブフレームは、前述した出力バッファから出力されて、オプションとして、ドライバ・チップを介して、ＳＬＭなどのディスプレイ・デバイスに供給される。このプロセスが制御される制御信号は、１つまたは複数のコントローラ・ユニットから供給される。制御信号は、好ましくは、ビデオ・フレーム期間当たり、１つまたは複数のホログラフィ・サブフレームが生成されて、ＳＬＭに送られることを確実にする。ある実施形態において、コントローラから入力バッファと出力バッファの両方に伝送される制御信号は、読み取り／書き込み選択信号であるのに対して、コントローラとハードウェア・ブロックの間の信号は、様々なタイミング情報、初期設定情報、およびフロー制御情報を含む。
【００１９】
図２は、図１で説明されるハードウェア・ブロックの実施形態を示し、そのブロックに供給される各イメージ・フレームに関して、１つまたは複数のホログラフィ・サブフレームを生成するように設計されるハードウェア要素の組を含む。そのような実施形態では、好ましくは、１つのイメージ・フレームＩｘｙが、ビデオ・フレーム期間当たり１回または複数回、ハードウェア・ブロックへの入力として供給される。そのようなイメージ・フレームの源は、図１に示されるとおり、１つまたは複数の入力バッファであってもよい。各イメージ・フレームＩｘｙが、次いで、使用されて、以下の１つまたは複数、すなわち、位相変調段、空間−周波数変換段、および量子化段を含む操作の組を用いて、１つまたは複数のホログラフィ・サブフレームが生成される。いくつかの実施形態では、Ｎが、１以上である、Ｎ個のサブフレームの組が、前述した操作の１つの順次の組、または異なるサブフレームに並行に作用する、そのような操作のいくつかの組、あるいはこれら２つのアプローチの混合を使用することにより、フレーム期間当たり、生成される。
【００２０】
図２の実施形態に示される位相変調ブロックの目的は、入力フレームのエネルギーを空間−周波数ドメインにおいて再分配して、最終的なイメージ品質の向上が、後の操作を実行した後に、得られるようにすることである。図３は、ランダムな位相分布が使用される位相変調段の前と後に、サンプル・イメージのエネルギーが、どのように分布しているかの例を示す。そのような位相分布によってイメージを変調することは、空間−周波数ドメイン全体にわたって、より均一にエネルギーを再分配する効果を有することが分かる。
【００２１】
図２の実施形態に示される量子化ハードウェアは、先行する空間−周波数変換ブロックの出力として生成された、複素ホログラム・データを取り込み、そのデータを、ターゲットＳＬＭ上で達せられることが可能な実際の位相変調レベルに対応する値の制限された組にマップするという目的を有する。ある実施形態では、量子化レベルの数は、２に設定され、そのようなスキームの例は、各ピクセルにおいて０またはπの位相遅れを生じさせる位相変調器である。他の実施形態では、異なる位相遅れに対応する量子化レベルの数は、２以上であることがある。それらの異なる位相遅れレベルが、どのような分布であるかに関して、全く制限は存在せず、つまり、規則的な分布、不規則な分布、またはその２つの混合が、使用されることがある。好ましい実施形態では、量子化器は、ホログラフィ・サブフレーム・データの実成分と虚成分を量子化して、２つの位相遅れレベルをそれぞれが有するサブフレームのペアを出力バッファのために生成するように構成される。離散的にピクセル化されたフィールドに関して、複素ホログラフィ・サブフレーム・データの実成分と虚成分は、互いに関係付けられていないことが示されることが可能であり、このことが、実成分と虚成分を独立に扱い、２つの互いに関係付けられていないホログラフィ・サブフレームを生成することが妥当である理由である。
【００２２】
図４は、複素ホログラフィ・サブフレーム・データの実成分と虚成分のそれぞれからホログラフィ・サブフレームのペアを生成するように、量子化要素のペアが、システムにおいて並列に配置された、図１で説明されるハードウェア・ブロックの実施形態を示す。
【００２３】
図２に示されるとおりの位相変調データが生成されることが可能な、多くの異なる対応が、存在する。ある実施形態では、擬似ランダム・バイナリ位相変調データが、フィードバックを有するシフト・レジスタと、ＸＯＲ論理ゲートとを含むハードウェアによって生成される。図５は、入ってくるイメージ・データにバイナリ位相データを掛けるハードウェアも含む、そのような実施形態を示す。このハードウェアは、入ってくるデータの２つのコピーを生成する手段を含み、それらのコピーのいずれかに、−１が掛けられ、この手段の後に、その２つのデータ・コピーのいずれかを選択するマルチプレクサが続く。この実施形態におけるマルチプレクサに対する制御信号は、前段で説明されるとおり、シフト・レジスタ、および関連する回路によって生成される擬似ランダム・バイナリ位相変調データである。
【００２４】
別の実施形態では、事前計算された位相変調データが、ルックアップ・テーブルの中に格納され、ルックアップ・テーブルに関するアドレス値のシーケンスが、生成され、したがって、ルックアップ・テーブルから読み出される位相データは、ランダムである。この実施形態では、ランダム性を確実にするのに十分な条件は、ルックアップ・テーブルにおけるエントリの数、Ｎが、各回にアドレス値が増加する値、ｍより大きく、ｍは、Ｎの整数因子ではなく、かつ、Ｎを超えると、アドレス値が、アドレス値の範囲の先頭に「一巡して戻る」ことであることが示されることが可能である。好ましい実施形態では、Ｎは、２の累乗、例えば、２５６であり、したがって、アドレスが一巡して戻ることは、全くさらなる回路なしに得られ、ｍは、ｍが、Ｎの因数ではないように奇数である。
【００２５】
図６は、実成分と虚成分をそれぞれが含むＮ個のデータ・ワードの組を含むルックアップ・テーブルに関するアドレス値のシーケンスを生成する、フィードバックを有する３入力加算器を含む、そのような実施形態の適切なハードウェアを示す。入力イメージ・データＩｘｙが、レプリケートされて、２つの同一の信号が形成され、これらの信号に、ルックアップ・テーブルからの選択された値の実成分と虚成分が掛けられる。この操作は、その結果、位相変調された入力イメージ・データＧｘｙの実成分と虚成分をそれぞれもたらす。ある実施形態では、ｎで表される、加算器への第３の入力は、現在のホログラフィ・サブフレームを表す値である。別の実施形態では、第３の入力ｎは、省かれる。さらなる実施形態では、ｍとＮはともに、素数の組の別個のメンバであるように選択され、このことは、アドレス値のシーケンスが、真にランダムであることを保証する強い条件である。
【００２６】
図７は、図２に示されるとおり、入ってくる位相変調されたイメージ・データＧｘｙに対して２−Ｄ  ＦＦＴを実行するハードウェアの実施形態を示す。この実施形態では、２−Ｄ  ＦＦＴ操作を実行するのに要求されるハードウェアは、１−Ｄ  ＦＦＴブロックと、中間の行結果または列結果を格納するためのメモリ要素と、そのメモリの出力からマルチプレクサの１つの入力に至るフィードバック・パス（スケーリング・ファクタを組み込むことがある）とを含む。このマルチプレクサへの他方の入力は、位相変調された入力イメージ・データＧｘｙであり、マルチプレクサへの制御信号は、図２に示されるとおり、コントローラ・ブロックから供給される。そのような実施形態は、２−Ｄ  ＦＦＴ操作を実行する面積効率のよい方法である。
【００２７】
ＯＳＰＲタイプのアルゴリズムの一部の実施形態において、例えば、ホログラフィ変換を実行するのに先立って、入力イメージは、端部のまわりに０が埋められて、拡大されたイメージ・プレーンが作成され、変換されたイメージが、ＳＬＭに合うようになる（さらなる詳細に関しては、参照により全体が本明細書に組み込まれている、２００６年６月２日に出願された同時係属の英国特許出願第０６１０７８４．１号を参照されたい）。そのようなケースにおいて、（Ｉ）ＦＦＴを実行する際、０（より正確には、ゼロ化された領域）は、処理をスピードアップするように省かれてもよい。
【００２８】
システムの例示的な実施形態のさらなる詳細が、後段で説明される。
【００２９】
（例示的なハードウェアＯＳＰＲホログラフィ・イメージ表示システム）
この例において、ホログラム（ＯＳＰＲフレーム）は、ＣＲＬ  Ｏｐｔｏによって製造されるＳＸＧＡ（１２８０×１０２４）反射型バイナリ位相変調空間光変調器（ＳＬＭ）上で表示された。ＳＬＭは、ＤＶＩ、またはデジタル化されたＶＧＡ信号を取り込む、ＣＲＬ  Ｏｐｔｏのカスタム・インタフェース・ボードによって駆動された。ネイティブ信号は、１２８０×１０２４  ６０Ｈｚ、カラー・プレーン当たり８ビットの信号であり、合計で２４ビットをもたらした。この信号が、毎秒１４４０フレームのレートで、ＳＬＭ上で順次に表示される２４の個々のバイナリ・プレーンとして解釈された。図８は、ＲＧＢビットプレーンの順次の解釈を示す。
【００３０】
以上は、ＯＳＰＲのＮ＝２４の実施形態によく適していた（ただし、Ｎ＝１６が、良好な投影されたイメージをもたらす）。前述したＶＧＡ信号は、ＦＰＧＡ開発ボードから供給された。
【００３１】
構築されたある実施形態では、アルゴリズムを実施するのに使用されたＦＰＧＡ開発ボードは、Ｘｉｌｉｎｘ社のＶｉｒｔｅｘ−ＩＩ（ｘｃ２ｖ２０００−ｆｆ８９６）Ｍｕｌｔｉｍｅｄｉａ−Ｍｉｃｒｏｂｌａｚｅデモンストレーション・ボードを含んだ。Ｘｉｌｉｎｘ  ＩＳＥ  Ｆｏｕｎｄａｔｉｏｎソフトウェアが、Ｖｅｒｉｌｏｇエントリからの設計を総合し、実施するのに使用された。ボードは、Ｘｉｌｉｎｘ  Ｐａｒａｌｌｅｌ  Ｃａｂｌｅ  ＩＶでプログラミングされ、Ｃｈｉｐｓｃｏｐｅ  ＩＬＡ（Ｉｎｔｅｇｒａｔｅｄ  Ｌｏｇｉｃ  Ａｎａｌｙｓｅｒ）コアが、デバッギングのプロセスのために挿入された。図９は、このシステムの概略ブロック図を示す。デモンストレーション・ボードには、１０ビットのＣＣＩＲ６５６出力を有するＮＴＳＣ／ＰＡＬビデオ・デコーダ（アナログ・デバイスＡＤＶ７１８５）、ＮｔＲＡＭ（Ｎｏ  Ｔｕｒｎａｒｏｕｎｄ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、読み取りまたは書き込みを行うのにクロック・サイクル当たり１回のアクセス）（Ｓａｍｓｕｎｇ  Ｋ７Ｎ１６３６０１Ｍ）、およびＳＶＧＡ出力を有するトリプル・ビデオ・デジタル−アナログ変換器（Ｆａｉｒｃｈｉｌｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＭＳ３８１０）をさらに組み込んでいる。ＮｔＲＡＭが、フレーム・バッファのために使用され、ＦＰＧＡが、２次元ＦＦＴのため、および閾値化のために使用された。
【００３２】
（フーリエ変換コア）
図１１は、システムのこの実施形態の詳細なブロック図を示す。システムは、完全にＶｅｒｉｌｏｇエントリから設計された。システムは、２次元フーリエ変換のためのハードウェアを組み込む。１０２４×１０２４のホログラムを生成するために、組み込みは、単一の１０２４ポイント、１６ビット精度のフーリエ変換コアを使用することによって実施された。このコアは、このコアのストリーミング能力のために選択され、すなわち、変換長は、わずか１０２４クロック・サイクルであった。（しかし、待ち時間は、幾分、さらに大きく、すなわち、１８００クロック・サイクルを超える）２次元フーリエ変換は、行と列を変換することによって実現されることが可能である。
【数１２】
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【００３３】
高速フーリエ変換（ＦＦＴ）が使用されるか否かにかかわらず、２次元変換は、依然として、行に分割し、次いで、列に分割することによって達せられてもよい。ＦＦＴが、ストリーミングをサポートすることから、１Ｄ  １０２４ポイントの変換を使用する完全な２次元フーリエ変換は、したがって、２ｎ２クロック・サイクルに待ち時間を足しただけかかり、すなわち、１０８Ｍｈｚで動作している（後段で説明される理由で）クロックに関して、完全な１０２４×１０２４変換は、１９．５ミリ秒かかり、つまり、変換は、５０Ｈｚを少し超えた最大周波数（この例示的なハードウェアを使用して）で実行されることが可能である。
【００３４】
本願において、いずれのバイナリ・ホログラムに関しても、共役イメージが生成されることに留意すると、近道がたどられてもよい。図１０は、そのような共役イメージを含む再生フィールドの例を示す。１０２４×１０２４のホログラムの場合、可能な１０２４×５１２のターゲット再生フィールド・ピクセルだけが使用される。したがって、（この特定の例において）０のフーリエ変換は、０であるので、５１２だけの行が、変換されればよい。しかし、１０２４の列すべてが、変換されなければならない。操作の回数は、したがって、
【数１３】
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にまで、つまり、合計１４．６ミリ秒変換時間にまで、つまり、約６９Ｈｚにまで減らされる。ある実施形態、Ｎ＝２４に関して、これは、５．７２ｆｐｓ（毎秒フレーム数）という最大フレーム・レートをもたらし、Ｎ＝１６に関して、単一のフーリエ変換は、２つのフレームをもたらすので、８．５７ｆｐｓというフレーム・レートである。最大フレーム・レートのビデオ（少なくとも２５ｆｐｓ）の場合、さらなるＦＦＴコアが、ＦＰＧＡ上で並列に提供されてもよく、あるいはコアが、より高い速度でクロック制御されることが可能であり、あるいはＮの、より小さい値が、使用されることが可能である。
【００３５】
（量子化段）
フーリエ変換の実出力と虚出力の両方に関する中央値量子化プロセス。このプロセスは、全体的なＤＣの平衡化を確実にするのを助ける。しかし、中央値量子化は、一般に、すべての値が、中央値のいずれの側に、それらの値があるかに基づき、（１，−１）に量子化されることが可能であるように、中央値が見出されることが可能であるにはまず、すべての値が知られていることを要求する。
【００３６】
ＦＰＧＡにおいて、このプロセスを実施することは、量子化段より前に、データの中央値を見出す１回の走査を要求するので、ネックを生じさせる可能性がある。また、１０２４×１０２４  １６ビットの実の値と虚の値すべてが、中央値と比較されるように格納されなければならない。このことは、さらなる１０２４×１０２４×２＝２０９７１５２のクロック・サイクル、つまり、１０８ＭＨｚで実行されている場合、１９．４ミリ秒を要求する。回避策の可能性は、以下のとおりである。すなわち、
１）単に０のまわりで量子化する
２）最後のフレームが、コンテンツにおいて現在のフレームと類似しているべきものと想定して、最後のフレームの中央値のまわりで量子化する。
【００３７】
これらの方法は両方とも、非常に容易にパイプライン化されることが可能であり、すなわち、（１）は、単に、ＦＦＴの出力の符号ビットを格納することによって容易に実施され、（２）は、好ましくは、すべての最後のフレームＦＦＴ出力値を格納し、現在のフレームが計算されている間に、それらの値をソートすることによってパイプライン化されることが可能である。
【００３８】
簡略化のバージョンのため、さらに、限られた量のメモリしか、ボード上で利用可能ではなかったため、方法（１）が、説明される例示的な実施形態のために選択された。
【００３９】
（位相ランダマイザ）
位相ランダマイザは、ＣＯＲＤＩＣ（座標回転デジタル・コンピュータ）コアを使用して実施された。また、選択されたコアは、ＣＯＲＤＩＣアルゴリズムによって生じさせられる大きさの増加を補償する組み込み型スケール補償器も有する。８ビット・イメージ・グレースケールの大きさが、ＸＯＲシフト・レジスタから生成された乱数とともに、単にコアに供給された。１６ビットＣＯＲＤＩＣコアが、より高い精度のために使用された（大きさは、ビット［１５〜７］に供給されて（ビット１６は、符号ビットであり、したがって、この例におけるイメージに関して、ビット１６は、常に０である）。
【００４０】
（出力コレータ）
利用可能な有限量のメモリにおいて複数のＯＳＰＲフレームに関するすべてのデータを格納するために、量子化器からの出力が、コレートされた。データ幅が３２ビットであるＮｔＲＡＭは、データが、個々のバイトによって書き込まれることを可能にするファシリティを有する。量子化器からの単独のビット（実と虚の両方）は、１バイト・サイズのシフト・レジスタの中に入れられた。４サイクル（したがって、シフト・レジスタを通した１回の完全なシフト）ごとに、このバイト・サイズのシフト・レジスタが、バイト・マスクを使用してメモリに書き込まれた。この手続きが、図１２に示される。この手続きは、Ｎ／２回、繰り返され、つまり、例えば、Ｎ＝２４という値に関して、１２バイトが、書き込まれた（すなわち、３つの３２ビット・ワード）。
【００４１】
（フレーム・バッファ）
２つのデュアル・メモリ・フレーム・バッファが、システムにおいて実施された。基本的に、それらのバッファは、一方に書き込みが行われている間に、他方が読み取られる、２つのＮｔＲＡＭによって構成された。デュアル・メモリ・フレーム・バッファへの単一ビット入力が、いずれのＮｔＲＡＭに書き込みが行われているかを構成し、したがって、２つのＲＡＭの間で切り替えることができる能力を与えた。
【００４２】
出力フレーム・バッファは、データが、ＦＦＴのコレートされた出力によって、そのバッファに書き込まれる間、ビデオＤＡＣによって、出力ＳＶＧＡ信号に関して、絶えず読み取られた。
【００４３】
入力フレーム・バッファは、データが、位相ランダマイザに読み込まれる間、入力イメージＦＩＦＯ（先入れ先出し）バッファからデータを供給された。
【００４４】
（ビデオ入力）
アナログ・デバイスＡＤＶ７１８５（ＮＴＳＣ／ＰＡＬビデオ・デコーダ）が、合成ビデオ信号を復号するのに使用された。
【００４５】
Ｉ２Ｃバス標準を介してデバイスを構成するため、単純なマイクロプロセッサが、ＦＰＧＡ（ＫＣＰＳＭ−ＩＩ（Ｘｉｌｉｎｘ社のＣｈａｐｍａｎ，Ｋによって書かれたＣｏｎｓｔａｔ（Ｋ）Ｃｏｄｅｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｔａｔｅ  Ｍａｃｈｉｎｅ２））において実施された。ＡＤＶ７１８５は、２７ＭＨｚデータ・ストリームとして２つのクロミナンス・チャネル（ＹＵＶデータ）によってインタリーブされた１０ビット輝度データ、すなわち、Ｃｂ０Ｙ０Ｃｒ０Ｙ１Ｃｂ２Ｙ２Ｃｒ２Ｙ３Ｃｂ４Ｙ４Ｃｒ４Ｙ５．．．を与えるように構成された（このデータ・ストリームは、１つおきの輝度値に関してしかクロミナンス値が存在しない、「４：２：２」サンプリング・スキームである）。このデータは、タイミング基準信号（ＴＲＳ）として使用される予約されたデータ・ワードの使用を介してデータに埋め込まれた信号である、ライン・タイミング信号を見出すために、ライン・フィールド・デコーダに供給された（国際電気通信連合ビデオ標準、ＩＴＵ−Ｒ  ＢＴ．６５６およびＩＴＵ−Ｒ  ＢＴ．６０１を参照）。
【００４６】
データ・ストリームは、次いで、クロミナンス値の間で補間を行うことにより（この補間は、図１３に示される）、４：２：２スキームから４：４：４スキームに変換された。１つだけのカラー・チャネル（この実例では、輝度だけを取り上げている）に関して、この段は、要求されないが、この段は、システムが、フルカラーＲＧＢ動作に拡張された場合、使用される（また、変換された色空間が、ＹＵＶデータからＲＧＢデータに切り替えるのに使用されてもよい）。
【００４７】
次の段は、インタレース解除段であった。インタレース解除するのに選択された方法は、「複数フィールド処理」であった。２つのフィールド（奇と偶）が、メモリの中に一緒に格納されて、単一のフレーム（ときとして、「ウィーブ」と呼ばれる）を形成した。これは、奇フレームと偶フレームを一緒に格納したアドレス・カウンタを有することによって達せられた。インタレース解除の、この方法は、最高の解像度の出力ピクチャを生成したが、イメージが、相当な動きを有する場合（例えば、イメージは、奇フィールドが送られた後、偶フレームが送られる前に、相当に変化していることがある）、ときとして、望ましくない視覚的アーチファクト（２重イメージング）を有した。別の代替は、各フレームのライン間で補間することである。
【００４８】
輝度データのタイミングは、規則的ではないので、データは、ＦＩＦＯバッファに供給されてから、ＮｔＲＡＭの中に格納された。信号をインタレース解除するために、別のＦＩＦＯが、このＦＩＦＯバッファと並列に配置されて、格納されている輝度値のアドレスを供給された。
【００４９】
（ＳＶＧＡ出力）
ＦＰＧＡが、トリプル・ビデオＤ／Ａ変換器（ＦＭＳ３８１５）に、８ビット・データの３つのチャネル（ＣＲＬ  Ｏｐｔｏボードによって、２４の順次バイナリ・フレームに復号された）を供給した。ＣＲＬ  Ｏｐｔｏディスプレイ・デバイスは、１２８０×１０２４というネイティブ解像度を有した。同期タイミングおよび境界に関する標準の値は、この解像度に関して選択され、１０８ＭＨｚのクロックが、使用された（したがって、システムの残りの部分は、簡略化のために１０８ＭＨｚで実行された）。データは、「出力コレータ」モジュールによってＦＰＧＡ内でコレートされていたので、データは、ＦＭＳ３８１５に送られる前に、「アンパック」されなければならなかった。
【００５０】
図１４は、コレートされたデータを表示する例を示し、ただし、Ｎ＝８である。この実施形態では、１つの３２ビット・ワードの中に、４ピクセルに関する８フレームを扱う十分なスペースが存在する。より大きいＮが要求される場合、いくつかの３２ビット・ワードが、使用されることが可能であり、例えば、Ｎ＝２４の実施形態は、３つのワードを使用する。これらのワードが、読み取られ、データは、４つすべてのピクセルに関して同時に（すなわち、好ましくは、プロセスは、単に待ち時間を有するのではなく、パイプライン化されて、ネックが回避される）、「赤」のチャネル、「緑」のチャネル、および「青」のチャネルに移される。
【００５１】
図１５ａは、前述したとおり、ハードウェア・アクセラレータ１００を組み込んだホログラフィ・イメージ表示システムを示す。ハードウェア・アクセラレータ１００は、例えば、表示されるべきイメージを定義する家庭用電子機器から、イメージ・データを受け取る入力１０２を有する。ハードウェア・アクセラレータ１００は、再生フィールド（ＲＰＦ）において表示されるイメージ１４の印象を一緒になって与える、複数の位相ホログラム・サブフレームを投影するよう、ＳＬＭ２４を駆動する。
【００５２】
より詳細には、レーザ・ダイオード２０（例えば、５３２ナノメートルにおける）が、ピクセル化された液晶変調器などの空間光変調器２４に、実質的に平行化された光２２を与える。ＳＬＭ２４は、光２２をホログラムで変調し、位相変調された光が、縮小光学系２６に与えられる。図示される実施形態において、光学系２６は、距離ｆ１÷ｆ２で離間された、それぞれの焦点距離ｆ１、ｆ２、ｆ１＜ｆ２を有するレンズのペア２８、３０を含む。光学系２６（不可欠ではない）は、図示されるとおり、表示されるイメージを形成する光を発散させることにより、投影されるホログラフィ・イメージのサイズを大きくする。
【００５３】
レンズＬ１およびＬ２（焦点距離ｆ１およびｆ２をそれぞれ有する）が、ビーム拡大ペアを形成する。このペアは、光源からのビームを拡大して、ビームが、変調器の表面全体に及ぶようにする。ビーム２２とＳＬＭ２４の相対サイズに依存して、これは、省かれてもよいことが当業者には理解されよう。レンズ・ペアＬ３およびＬ４（焦点距離ｆ３およびｆ４をそれぞれ有する）が、縮小レンズ・ペアを形成し、事実上、縮小望遠鏡を形成する。このペアは、事実上、変調器のピクセル・サイズを小さくし、これにより、回折角を大きくする。その結果、イメージ・サイズが、大きくなる。イメージ・サイズの増大は、それぞれ、レンズＬ３およびＬ４の焦点距離であるｆ３対ｆ４の比と等しい。また、他の光学構成が、この効果を実現するのに使用されることも可能であることが、当業者には理解されよう。また、いくつかの実施形態において、フィルタが、含められて、イメージを表示するためのホログラムが、どのように生成されるかに応じて、表示されるイメージの不要な部分、例えば、明るい（０次の）回折されていないスポット、または表示されるイメージの上下反対のバージョンとして現れることがある、繰り返される１次のイメージもしくは共役イメージを濾過して除いてもよい。オプションとして、１つまたは複数のレンズが、参照により全体が本明細書に組み込まれている、２００６年３月２８日に出願された英国特許出願ＧＢ０６０６１２３．８で説明されるとおり、ホログラムにおいて符号化されて光学系のサイズが小さくされることを可能にする。
【００５４】
赤のレーザ、緑のレーザ、および青のレーザからの表色系光ビームが、一般的なＳＬＭ（時間多重）によって組み合わされて、変調されてもよい。カラー表示を実施するための技術は、やはり、参照により全体が本明細書に組み込まれている、２００６年６月２日に出願された英国特許出願ＧＢ０６１０７８４．１において、より詳細に説明されている。
【００５５】
図１５ｂは、表示されるイメージ１４を投影する、前述したハードウェア投影モジュール１２を組み込んだ例示的な家庭用電子機器１０を示す。
【００５６】
２次元イメージが、時間的サブフレームが、単一の低ノイズ・イメージとして知覚されるように、時間的に順次に表示される、ホログラフィで生成された複数の時間的サブフレームを使用して生成される手続きを実施するように構成されたホログラフィ・イメージ表示ハードウェアの実施形態を説明してきた。ＯＳＰＲ（Ｏｎｅ  Ｓｔｅｐ  Ｐｈａｓｅ  Ｒｅｔｒｉｅｖａｌ）と広く呼ぶ例示的な手続きを説明してきた。しかし、厳密に言って、一部の実施形態では、複数のステップが使用されるものと考えられることが可能なＯＳＰＲタイプの手続きも説明してきた。説明してきたホログラフィ・イメージ表示ハードウェアは、これらの手続きを実施するのにも適しており、これらの手続きの例は、参照によりともに全体が本明細書に組み込まれている、２００５年９月１６日に出願されたＧＢ０５１８９１２．１、および２００６年１月２５日に出願されたＧＢ０６０１４８１．５において説明されている。
【００５７】
大まかに言って、前述の２つの特許出願の１番目の出願において、１つのサブフレームにおける「ノイズ」は、後続のサブフレームにおいて補償されて、所与のイメージ品質のために要求されるサブフレームの数が、減らされることが可能であるようになる。より詳細には、各サブフレームのノイズが、前に表示されたサブフレームからの累積的ノイズを補償するように、フィードバックが、使用される。２番目の出願において、あるサブフレームを表示するのに使用されるより高い解像度で、ホログラフィ・サブフレーム・データを計算することにより、位相により誘起された誤差が、発生させられた誤差を補償するようにイメージのピクセルに関するターゲット位相データを調整することにより、補償されることが可能である。好ましくは、この調整は、実質的に平坦な空間スペクトルの所望の要件が満たされるように、実行される。
【００５８】
前述したホログラフィ・イメージ表示ハードウェアに関する応用先には、以下が含まれるが、以下には限定されない。すなわち、移動電話機、ＰＤＡ、ラップトップ、デジタル・カメラ、デジタル・ビデオ・カメラ、ゲーム・コンソール、車内シネマ、パーソナル・ナビゲーション・システム（車内ＧＰＳまたは腕時計ＧＰＳ）、自動車または航空機に関するヘッドアップ・ディスプレイ／ヘルメット搭載型ディスプレイ、腕時計、パーソナル・メディア・プレーヤ（例えば、ＭＰ３プレーヤ、パーソナル・ビデオ・プレーヤ）、ダッシュボード装着型ディスプレイ、レーザ光ショー・ボックス、パーソナル・ビデオ・プロジェクタ（「ビデオｉＰｏｄ（ＲＴＭ）」）、広告−看板システム、コンピュータ（デスクトップを含む）、およびリモート・コントロール・ユニットである。
【００５９】
疑いの余地なく、他の多くの有効な代替形態が、当業者には想起されよう。本発明は、説明される実施形態に限定されず、本明細書に添付された特許請求の範囲の趣旨および範囲に含まれる、当業者には明白な変形形態を包含することが、理解されよう。
【図面の簡単な説明】
【００６０】
【図１】ホログラフィ・イメージ表示システムのためのハードウェア・アクセラレータの実施形態を示す概略ブロック図である。
【図２】図１に示されるハードウェア・ブロックの実施形態内で実行される操作を示す図である。
【図３】ランダム位相行列による乗算の前と後のサンプル・イメージのエネルギー・スペクトルを示す図である。
【図４】複素ホログラフィ・サブフレーム・データの実成分と虚成分それぞれから２つのサブフレームを同時に生成するための並列量子化器を有するハードウェア・ブロックの実施形態を示す図である。
【図５】擬似ランダム・バイナリ位相データを生成し、入ってくるイメージ・データ，Ｉｘｙ，に位相値を掛けて、Ｇｘｙをもたらすハードウェアの実施形態を示す図である。
【図６】入ってくるイメージ・フレーム・データＩｘｙに、ルックアップ・テーブルからランダムに選択された複素位相値を掛けて、位相変調されたイメージ・データＧｘｙをもたらすハードウェアの実施形態を示す図である。
【図７】フィードバックを有する１−Ｄ  ＦＦＴブロックを使用して、入ってくる位相変調されたイメージ・データＧｘｙに２−Ｄ  ＦＦＴを実行してホログラフィ・データｇｕｖをもたらすハードウェアの実施形態を示す図である。
【図８】ＲＧＢビットプレーンの順次の解釈を示す図である。
【図９】ホログラフィ・イメージ表示システムのためのさらなるハードウェアを示す概略ブロック図である。
【図１０】共役イメージを含むホログラム再生フィールドの例を示す図である。
【図１１】ホログラフィ・イメージ表示システムのためのハードウェアを示す詳細なブロック図である。
【図１２】図１１のホログラフィ・イメージ表示システムで使用するための出力コレータを示す図である。
【図１３】４：２：２サンプリング・スキームから４：４：４サンプリング・スキームへの変換を示す図である。
【図１４】コレートされたデータの表示を示す図である。
【図１５ａ】ハードウェア・アクセラレータを組み込んだホログラフィ・イメージ表示システム、および図１５ａのホログラフィ・イメージ表示システムを組み込んだ家庭用電子機器をそれぞれ示す図である。
【図１５ｂ】ハードウェア・アクセラレータを組み込んだホログラフィ・イメージ表示システム、および図１５ａのホログラフィ・イメージ表示システムを組み込んだ家庭用電子機器をそれぞれ示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５ａ】
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【図１５ｂ】
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【国際調査報告】
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