(57)【要約】  画素セルは、ＳｉＣすなわち炭化シリコンなどの高い炭素濃度により形成される分離チャンネルを有する基板を有する。ＳｉＣすなわち炭化シリコンを備えるチャンネルは、画素セルの基板上に設けられ、暗電流リークを減少させる。
2008510316.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成された光変換デバイスと、
前記基板上に設けられた分離チャンネル層と、を備える、
ことを特徴とする画素セル。
【請求項２】
前記基板は、Ｓｉである、ことを特徴とする請求項１に記載の画素セル。
【請求項３】
前記分離チャンネル層は、ＳｉＣである、ことを特徴とする請求項１に記載の画素セル。
【請求項４】
前記分離チャンネル層は、炭化チャンネルシリコン（Carbonated channel silicon）である、ことを特徴とする請求項１に記載の画素セル。
【請求項５】
前記分離チャンネル層は、約１００〜５００オングストロームの深さまで形成されている、ことを特徴とする請求項１に記載の画素セル。
【請求項６】
前記分離チャンネル層は、約２５０オングストロームの深さまで形成されている、ことを特徴とする請求項１に記載の画素セル。
【請求項７】
前記光変換デバイスは、ｐｎ型フォトダイオードである、ことを特徴とする請求項１に記載の画素セル。
【請求項８】
前記光変換デバイスは、フォトコンダクタである、ことを特徴とする請求項１に記載の画素セル。
【請求項９】
前記光変換デバイスは、フォトゲートである、ことを特徴とする請求項１に記載の画素セル。
【請求項１０】
トランジスタ領域と、光変換領域と、を有する基板と、
前記基板の前記光変換領域に形成された、光変換デバイスと、
前記トランジスタ領域上に設けられた分離チャンネル層と、を備える、
ことを特徴とする画素セル。
【請求項１１】
前記基板は、Ｓｉである、ことを特徴とする請求項１０に記載の画素セル。
【請求項１２】
前記分離チャンネル層は、ＳｉＣである、ことを特徴とする請求項１１に記載の画素セル。
【請求項１３】
周辺領域と、
前記画素セルの前記周辺領域における前記基板上に設けられた、第２の分離チャンネル層と、
をさらに備える、ことを特徴とする請求項１１に記載の画素セル。
【請求項１４】
前記光変換領域上に設けられた、第３の分離チャンネル層をさらに備える、ことを特徴とする請求項１３に記載の画素セル。
【請求項１５】
トランジスタ領域と、光変換領域と、を有し、前記トランジスタ領域は、ソースおよびドレイン領域を有する、基板と、
前記トランジスタ領域の前記ソースおよびドレイン領域上に設けられた、分離チャンネル層と、
を備えることを特徴とする画素セル。
【請求項１６】
前記基板は、Ｓｉである、ことを特徴とする請求項１５に記載の画素セル。
【請求項１７】
前記分離チャンネル層は、ＳｉＣである、ことを特徴とする請求項１６に記載の画素セル。
【請求項１８】
前記光変換領域上に設けられた、第２の分離チャンネル層をさらに備える、ことを特徴とする請求項１５に記載の画素セル。
【請求項１９】
基板を形成するステップと、
前記基板上の選択された位置に窒化層を形成し、露出パターンを形成するステップと、
前記基板上の前記露出パターンに対応する位置に分離チャンネル層を形成するステップと、
を備えることを特徴とする画素セルを形成する方法。
【請求項２０】
前記分離チャンネル層は、ＳｉＣである、ことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記分離チャンネル層は、炭化チャンネルシリコン（Carbonated channel silicon）である、ことを特徴とする請求項１９に記載の方法。
【請求項２２】
前記分離チャンネルは、約１００〜５００オングストロームの深さまで形成されている、ことを特徴とする請求項１９に記載の方法。
【請求項２３】
前記分離チャンネル層は、約２５０オングストロームの深さまで形成されている、ことを特徴とする請求項１９に記載の方法。
【請求項２４】
前記分離チャンネル層は、前記画素セルのトランジスタ領域に形成されている、ことを特徴とする請求項１９に記載の方法。
【請求項２５】
前記分離チャンネル層は、前記画素セルの光変換領域に形成されている、ことを特徴とする請求項２２に記載の方法。
【請求項２６】
前記分離チャンネル層は、前記画素セルの周辺領域に形成されている、ことを特徴とする請求項２２に記載の方法。
【請求項２７】
前記分離チャンネル層は、前記画素セルのソースおよびドレイン領域上に形成されている、ことを特徴とする請求項１９に記載の方法。
【請求項２８】
前記分離チャンネル層は、前記画素セルの前記光変換領域に形成されている、ことを特徴とする請求項２７に記載の方法。
【請求項２９】
基板を形成するステップと、
前記基板上に、炭素を多く含む分離チャンネル層を形成するステップと、
を備えることを特徴とする画素セルを形成する方法。
【請求項３０】
前記分離チャンネル層を形成する前記ステップの前に、前記基板上に窒化層を形成するステップをさらに備える、ことを特徴とする請求項２９に記載の方法。
【請求項３１】
前記窒化層は、前記基板上に選択的に形成されている、ことを特徴とする請求項３０に記載の方法。
【請求項３２】
前記窒化層は、トランジスタ領域を露出するように、前記基板上に選択的に形成されている、ことを特徴とする請求項３０に記載の方法。
【請求項３３】
前記窒化層は、光変換領域を露出するように、前記基板上に選択的に形成されている、ことを特徴とする請求項３０に記載の方法。
【請求項３４】
前記窒化層は、周辺領域を露出するように、前記基板上に選択的に形成されている、ことを特徴とする請求項３０に記載の方法。
【請求項３５】
前記炭素を多く含む分離チャンネル層を形成する前記ステップは、エピタキシャル成長により行われる、ことを特徴とする請求項３０に記載の方法。
【請求項３６】
前記炭素を多く含む分離チャンネル層を、エピタキシャル成長により形成する前記ステップは、低い温度で行われる、ことを特徴とする請求項３１に記載の方法。
【請求項３７】
前記分離チャンネル層を形成する前記ステップの後に、前記基板上に、前記窒化層を形成するステップをさらに備える、ことを特徴とする請求項３０に記載の方法。
【請求項３８】
前記窒化層上に、ゲート酸化のためのシード層を形成するステップをさらに備える、ことを特徴とする請求項３７に記載の方法。
【請求項３９】
前記シード層は、シリコンから形成される、ことを特徴とする請求項３７に記載の方法。
【請求項４０】
前記窒化層上に、ゲート酸化層を形成するステップをさらに備える、ことを特徴とする請求項３８に記載の方法。
【請求項４１】
前記ゲート酸化層は、急速熱酸化により形成される、ことを特徴とする請求項４０に記載の方法。
【請求項４２】
前記ゲート酸化層は、インサイトステム生成（in-site stem generation）により形成される、ことを特徴とする請求項４１に記載の方法。
【請求項４３】
画素セルを備えるＣＭＯＳ撮像装置であって、
前記画素セルは、
基板表面と、
前記基板に形成された光変換デバイスと、
前記基板上に設けられた分離チャンネル層と、
を備えることを特徴とする撮像装置。
【請求項４４】
前記基板は、Ｓｉである、ことを特徴とする請求項４３に記載の撮像装置。
【請求項４５】
前記分離チャンネル層は、ＳｉＣである、ことを特徴とする請求項４３に記載の撮像装置。
【請求項４６】
前記分離チャンネル層は、炭化チャンネルシリコン（Carbonated channel silicon）である、ことを特徴とする請求項４３に記載の撮像装置。
【請求項４７】
前記分離チャンネル層は、約１００〜５００オングストロームの深さまで形成されている、ことを特徴とする請求項４３に記載の撮像装置。
【請求項４８】
前記分離チャンネル層は、約２５０オングストロームの深さまで形成されている、ことを特徴とする請求項４３に記載の撮像装置。
【請求項４９】
前記光変換デバイスは、ｐｎ型フォトダイオードである、ことを特徴とする請求項４３に記載の撮像装置。
【請求項５０】
前記光変換デバイスは、フォトコンダクタである、ことを特徴とする請求項４３に記載の撮像装置。
【請求項５１】
前記光変換デバイスは、フォトゲートである、ことを特徴とする請求項４３に記載の撮像装置。
【請求項５２】
画素セルを備えるＣＭＯＳ撮像装置であって、
前記画素セルは、
トランジスタ領域と、光変換領域と、を有し、前記トランジスタ領域は、ソースおよびドレイン領域を有する、基板と、
前記トランジスタ領域の前記ソースおよびドレイン領域上に設けられた、分離チャンネル層と、
を備えることを特徴とする撮像装置。
【請求項５３】
前記基板は、Ｓｉである、ことを特徴とする請求項５２に記載の撮像装置。
【請求項５４】
前記分離チャンネル層は、ＳｉＣである、ことを特徴とする請求項５３に記載の撮像装置。
【請求項５５】
前記光変換領域上に設けられた、第２の分離チャンネル層をさらに備える、ことを特徴とする請求項５２に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体デバイスに関し、特に、ＣＭＯＳ画像センサを含む半導体デバイスで用いるためのフォトダイオードトランジスタ分離技術に関する。
【背景技術】
【０００２】
ＣＭＯＳ画像センサは、低コストの画像デバイスとして、ますます使用されるようになっている。ＣＭＯＳ画像センサ回路は、画素セルの焦点面アレイを含み、それぞれのセルは、光生成の電荷を集めるため、基板内に、関連付けられた電荷蓄積領域を有するフォトゲート、フォトコンダクタ、またはフォトダイオードを含む。各画素セルは、電荷蓄積領域から検知ノードに電荷を転送するためのトランジスタと、電荷転送の前に検知ノードを所定の電荷レベルにリセットするためのトランジスタと、を含むかもしれない。画素セルは、また、検知ノードから電荷を受信して増幅するためのソースフォロワトランジスタ（source follower transistor）と、ソースフォロワトランジスタからのセル内容の読み出しを制御するためのアクセストランジスタとを含むかもしれない。
【０００３】
ＣＭＯＳ画像センサ内では、画素セルの能動素子は、（１）光子から電荷への変換、（２）画像電荷の蓄積、（３）電荷増幅を伴う検知ノードへの電荷の転送、（４）検知ノードに電荷を転送する前の、検知ノードの既知の状態へのリセッティング、（５）読み出す画素の選択、および（６）検知ノードからの画素電荷を表す信号の出力および増幅、の必要な機能を行う。
【０００４】
上述の種類のＣＭＯＳ画像センサは、例えば、固体素子回路のＩＥＥＥジャーナル（IEEE Journal of Solid-State Circuits）、Ｖｏｌ．３１（１２）、２０４６〜２０５０頁（１９９６年）における、ニクソン（Nixon）らの“２５６×２５６ ＣＭＯＳアクティブ画素センサカメラオンチップ（256 x 256 CMOS Active Pixel Sensor Camera-on-a-Chip）”、および電子装置に関するＩＥＥＥ会報（IEEE Transactions on Electron Devices）、Ｖｏｌ．４１（３），４５２〜４５３頁（１９９４年）における、メンディス（Mendis）らの“ＣＭＯＳアクティブ画素画像センサ（CMOS Active Pixel Image Sensors）”、に述べられているように、一般的に知られている。また、米国特許第６，１７７，３３３号および第６，２０４，５２４号も参照されたい。これらは、従来のＣＭＯＳ画像センサの動作を述べており、マイクロンテクノロジー（Micron Technology, Inc）に譲渡されており、その内容は参照することによりここに組み込まれる。
【０００５】
従来のＣＭＯＳ画素セル１０の概略図が、図１に示されている。図示されたＣＭＯＳ画素セル１０は、４トランジスタ（４Ｔ）セルである。ＣＭＯＳ画素セル１０は、通常、画素セル１０に入射した光によって生成される電荷を生成および収集する光変換デバイス２３と、光変換デバイス２３から検知ノード、典型的にはフローティング拡散領域５に、光電電荷を転送するための転送トランジスタ１７と、を備える。フローティング拡散領域５は、出力ソースフォロワトランジスタ１９のゲートに電気的に接続されている。画素セル１０は、また、フローティング拡散領域５を所定の電圧にリセットするためのリセットトランジスタ１８と、アドレス信号に応じてソースフォロワトランジスタ１９から出力端子に信号を出力するための行選択トランジスタ１６とを含む。
【０００６】
図２は、図１の画素セル１０の一部分の断面図であり、光変換デバイス２３と、転送トランジスタ１７と、リセットトランジスタ１６とを示している。典型的なＣＭＯＳ画素セル１０は、光変換デバイス２３を有しており、光変換デバイス２３は、ピン・フォトダイオードとして形成してもよい。フォトダイオード２３は、ｐ型表面層２２と、ｐ型アクティブ層１１内のｎ型フォトダイオード領域２１とを備えるｐｎｐ構造を有する。フォトダイオード２３は、転送トランジスタ１７と隣接し、かつ部分的にその下にある。リセットトランジスタ１６は、フォトダイオード２３とは反対の転送トランジスタ１７の側にある。図２に示されるように、リセットトランジスタ１６は、ソース／ドレイン領域２を含む。フローティング拡散領域５は、転送トランジスタおよびリセットトランジスタ１７，１６の間にある。
【０００７】
図１および図２に示されているＣＭＯＳ画素セル１０において、電子は、光変換デバイス２３に入射する光によって生成され、ｎ型フォトダイオード領域２１に蓄積される。これらの電荷は、転送トランジスタ１７がアクティブ化された際に、転送トランジスタ１７によってフローティング拡散領域５に転送される。ソースフォロワトランジスタ１９は、転送された電荷から、出力信号を生成する。最大の出力信号は、ｎ型フォトダイオード領域２１から抽出された電子の数に比例する。
【０００８】
従来より、電荷収集領域２１に隣接するシャロートレンチアイソレーション（ＳＴＩ：shallow trench isolation）領域３が、画素セル１０を、画像センサの他の画素セルおよびデバイスから分離するために用いられている。ＳＴＩ領域３は、典型的には、従来のＳＴＩプロセスを用いて形成される。ＳＴＩ領域３は、典型的には、酸化物ライナ３８によりライニングされ、誘電材料３７を充填される。また、ＳＴＩ領域３は、窒化物ライナ３９を含むことができる。窒化物ライナ３９は、ＳＴＩ領域３の角付近の、改善された面取り、ＳＴＩ領域３近傍の応力の減少、および転送トランジスタ１７に対するリークの減少を含む、いくつかの利点を提供する。
【０００９】
画素セルに関する共通の問題は、暗電流であり、これは、画素上に光がないにもかかわらず、画素セルのキャパシタンスが放電することである。暗電流は、多くの異なる要因により生じることがあり、要因としては、フォトダイオード接合リーク、分離エッジに沿うリーク、トランジスタサブスレショルドのリーク、ドレイン誘導バリア低下リーク（drain induced barrier lower leakage）、ゲート誘導ドレインリーク、トラップ補助トンネリング、および他の画素欠陥が挙げられる。業界における明らかな傾向は、ゲート長およびゲート幅（すなわち“スケーリング（scaling）”）の両方に関する、トランジスタサイズの縮小である。デバイスがますます縮小されるにつれて、一般に、暗電流の効果も増大する。
【００１０】
従って、暗電流および固定のパターン雑音を減少させるために、改善された分離構造を有することが望ましい。
【発明の概要】
【００１１】
本発明の好適な実施形態において提供される高い炭素濃度のＳｉＣの分離チャンネルを有する基板を備える画素セルが、提供される。ＳｉＣすなわち炭化シリコンを備えるチャンネルは、画素セルの基板内のＳｉのレイヤ上に設けられ、暗電流のリークを減少させる。
【実施の形態】
【００１２】
本発明の上述および他の態様は、以下の本発明の詳細な説明によって、より良く理解され、詳細な説明は、添付の図面と関連して提供される。
【００１３】
以下の詳細な説明では、添付の図面が参照され、図面は、本明細書の一部を形成し、本発明を実行することが可能な特定の実施形態を示している。図面において、類似する参照番号は、複数の図面を通して、ほぼ類似する構成要素を述べる。これらの実施形態は、当業者が本発明を実行できるようにするために十分に詳しく説明されており、また、他の実施形態を用いてもよいこと、ならびに、本発明の要旨および範囲から逸脱することなく、構造的、論理的および電気的な変更が可能であることを理解すべきである。
【００１４】
用語“ウェハ”および“基板”は、シリコン、シリコンオンインシュレータ（ＳＯＩ：silicon-on-insulator）、シリコンオンサファイア（ＳＯＳ：silicon-on-sapphire）、およびシリコンオンナッシング（ＳＯＮ：silicon-on-nothing）技術、ドープおよび非ドープ半導体、ベース半導体基礎によって支持されたシリコンのエピタキシャル層、ならびに他の半導体構造を含むと理解すべきである。さらに、以下の説明において、“ウェハ”または“基板”が述べられる際には、ベース半導体構造または基礎に、前処理ステップを用いて領域または接合を形成してもよい。加えて、半導体は、シリコンベースである必要はなく、シリコンゲルマニウム、ゲルマニウム、またはガリウムヒ素に基づいてもよい。
【００１５】
用語“画素”または“画素セル”は、光変換デバイスと、電磁放射を電気信号に変換するトランジスタとを含む画素単位セルを指す。例示を目的として、代表的な画素セルの一部分が、ここで図面および説明において示され、画像センサ内の全ての画素セルの製造は、概して、同時に、同様のやり方で進められる。
【００１６】
図３は、本発明の例示的な実施形態に係る画素セル３００の断面図である。画素セル３００は、画素セル３００が、シリコン層３１１の上に分離チャンネル３０１を含むことを除いて、図１および図２に示される画素セル１０と同様である。分離チャンネル３０１は、好ましくは、ＳｉＣすなわちチャンネル化された炭化シリコンにより構成されている。材料の炭素を多く含む層の使用は、デバイスのバンドギャップを増加させる。分離チャンネル３０１は、Ｓｉよりも高いバンドギャップを有し、典型的にはＳｉよりも１６桁低い大きさであり、結果としての画素セル３００は、より低い固有キャリア濃度を有する。従って、分離チャンネル３０１は、暗電流レベルを減少させる。
【００１７】
近年まで、高品質のＳｉＣ基板を成長させることは、極度に高価であり、従って、ＳｉＣは、選択的な分野においてしか使用されていなかった。ＳｉＣをエピタキシャルに成長させることにおける、近年の進歩は、ＳｉＣをより安価にし、欠陥の密度を減少させている。これらの進歩は、ＳｉＣ基板を、従来の分野で使用することを、より可能にしている。ＳｉＣチャンネルは、従来のＳｉ層上に、従来のＳｉプロセスの一部として、形成または成長することができるため、ＳｉＣチャンネルを、ＣＭＯＳフォトダイオードも形成するプロセスに、組み入れることができる。ＳｉＣ層の形成における近年の技術的な進歩は、例えば、２００３年度ＶＬＳＩ技術に関するシンポジウム、技術論文ダイジェスト（2003 Symposium on VLSI Technology Digest of Technical Papers）９２〜９３頁における、Ｔ．アーンスト（T. Ernest）らの、“改善された操作性および短チャンネル特性を有する新規なＳｉ：ＣエピタキシャルチャンネルｎＭＯＳＦＥＴアーキテクチャ（A new Si:C epitaxial channel nMosfet Architecture with improved drivability and short-channel characteristics）”、２００２年度ＶＬＳＩ技術に関するシンポジウム、技術論文ダイジェスト（2002 Symposium on VLSI Technology Digest of Technical Papers）、９２〜９３頁における、Ｔ．アーネスト（T. Ernest）らの、高性能ＣＭＯＳ用の新規な歪みＳｉＧｅ：Ｃチャンネル平面５５ｎｍ  ｎＭＯＳＦＥＴの製造（Fabrication of a novel strained SiGe:C-channel planar 55nm nMosfet for High Performance CMOS）、およびＴｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ、Ｖｏｌ．３４５（２）（１９９９年）、１９〜９９頁における、“ＳｉＯ２犠牲層技術を用いた高品質３Ｃ−ＳｉＣの選択的成長（Selective growth of high-quality 3C-SiC using a SiO2 sacrificial layer technique）”、に見出すことができる。
【００１８】
ＳｉＣすなわち炭化シリコンチャンネルを、画素セルにおける分離チャンネルとして使用することは、暗電流レベルを減少させる。暗電流レベルが減少されることにより、本発明は、画素セルアレイにおける、より大きなスケーリングを可能にする。より大きいスケーリングは、より大きな充填率を可能にする。
【００１９】
ＳｉＣすなわち炭化シリコンチャンネルを、画素セルにおける分離チャンネルとして使用することは、また、材料の固有の特性により、追加的な利点を生じる。具体的には、炭化シリコン材料は、高温動作を可能にし、画素セルに、高い電界を維持する能力を与える。加えて、これらの材料は、熱を効果的に放散する特性も持つ。
【００２０】
図４Ａ〜図４Ｊは、本発明の例示的な実施形態に係る画素セル３００の形成を示している。ここに示されるステップは、先の動作の結果を論理的に必要とするステップを除いて、何らかの特定の順序で行う必要はない。よって、以下のステップが、一般的な順序で行われるとして説明される一方で、この順序は、単なる例示であり、必要に応じて変更することができる。
【００２１】
図４Ａに示されるように、熱成長された酸化物とすることができる、パッド酸化層４４１が、基板３１１に形成される。犠牲層４４２が、パッド酸化層４４１上に形成される。犠牲層４４２は、窒化物または誘電体反射防止コーティング（ＤＡＲＣ：dielectric anti-reflective coating）層とすることができる。
【００２２】
図４Ｂは、基板３１１内の、かつ基板３１１上の層４４１，４４２を通した、トレンチ４３０の構成を示している。トレンチ４３０は、任意の既知の技術で形成することができる。例えば、パターン化されたフォトレジスト層（図示せず）が、エッチングプロセスのためのマスクとして使用される。第１のエッチングは、ドライプラズマ条件およびジフルオロメタン／四塩化炭素（ＣＨ2Ｆ2／ＣＦ4）化学を利用して行われる。このようなエッチングは、窒化シリコン層４４２、およびパッド酸化層４４１の両方を効率的にエッチングし、これらの層を通って延びる開口を形成し、開口は、基板３１１に達すると止まる。第２のエッチングが行われ、開口を、基板内３１１へと延ばす。第２のエッチングは、ジフルオロメタン／臭化水素（ＣＨ2Ｆ2／ＨＢｒ）化学を利用したドライプラズマエッチングである。エッチングのタイミングを調整して、トレンチ４３０が、基板内に所望の深さで形成される。より短いエッチング時間は、より浅いトレンチ４３０をもたらす。フォトレジストマスク（図示せず）は、好ましくはプラズマエッチングによる、標準的なフォトレジスト剥離技術を用いて除去される。
【００２３】
約５０〜２５０オングストロームの厚さの、薄い絶縁層３３８が、トレンチ４３０の側壁３３６ａ，３３６ｂおよび底部３０８に、図４Ｃに示されるように形成される。図４Ｃに示される実施形態において、絶縁層３３８は、酸化層３３８であり、酸化層３３８は、好ましくは熱酸化によって成長される。
【００２４】
トレンチ４３０は、バリア膜３３９によりライニングすることができる。図４Ｃに示される実施形態において、バリア膜３３９は、窒化物ライナ、例えば窒化シリコンである。窒化物ライナ３３９は、任意の適切な技術により、約５０〜２５０オングストロームの範囲内の厚さで形成される。窒化シリコンライナ３３９は、従来技術で知られているように、アンモニア（ＮＨ3）およびシラン（ＳｉＨ4）を堆積することにより、形成することができる。
【００２５】
トレンチ４３０に、図４Ｃに示されるように、誘電体材料３３７が充填される。誘電体材料３３７は、酸化物材料、例えば、ＳｉＯや二酸化シリコン（ＳｉＯ2）などの酸化シリコン、酸窒化物、窒化シリコンなどの窒化物材料、炭化シリコン、高温重合体、または他の適切な誘電体材料、とすることができる。図示された実施形態において、誘電体材料３３７は、高密度プラズマ（ＨＤＰ）酸化物である。
【００２６】
化学機械研磨（ＣＭＰ）ステップを行い、図４Ｅに示されるように、基板３１１の表面上の、トレンチ４３０の外側の窒化層３３９と、窒化層４４２とが除去される。また、例えばフィールド濡れバッファされた酸化物エッチング（field wet buffered-oxide etch）ステップおよび洗浄ステップを用いて、パッド酸化層４４１が除去される。
【００２７】
図４Ｆは、分離チャンネル３０１の形成を示している。エピタキシャル分離チャンネル３０１は、好ましくは、従来の手段によって（例えば、上記のアーンスト（Ernst）により略述された方法によって）成長される。好適な実施形態においては、エピタキシャルチャンネルは、低い温度で成長される。好適な実施形態における、分離チャンネル３０１は、好ましくはＳｉＣすなわち炭化チャンネルシリコンである。分離チャンネル３０１は、均一に成長させる必要はなく、従って、分離チャンネル３０１の、フィールド領域（例えばトレンチ４３０）上での深さは、非フィールド領域上での分離チャンネルの層の深さよりも、浅くてもよい。
【００２８】
好適な実施形態において、分離チャンネル３０１の炭素濃度が、調整される。Ｓｉ：Ｃを成長させる温度の制御は、分離チャンネル３０１の炭素濃度に影響を及ぼすことが知られている。
【００２９】
本発明の一実施形態において、分離チャンネルは、トランジスタ領域にのみ位置している。本発明の他の実施形態において、分離チャンネルは、基板の他の領域、例えば光ダイオード領域上で成長される。さらに他の実施形態において、分離チャンネルは、意図されるセルの周辺アレイ上に成長される。さらに他の実施形態において、分離チャンネルは、いくつかの領域、すなわち、例えば以下に述べられるように図５および図６に示されるように、先に述べた位置の組合せの上に成長される。図示されないが、窒化層が、分離チャンネルの形成の前に形成される。窒化物の堆積物は、パターニングされ、本発明の態様に応じて、分離チャンネル３０１の形成に対して特定の領域が露出される。
【００３０】
分離チャンネル３０１に、平坦化が行われ、結果として、図４Ｇに示されるように、比較的均一な高さの層となる。層の高さは、１００〜５００オングストロームの範囲とすることができ、ここで、典型的な高さは、約２５０オングストロームである。本発明の一実施形態において、分離チャンネル３０１の高さは、非フィールド領域上で、約２５０オングストロームであり、分離チャンネル３０１の高さは、フィールド領域上で、約２５０オングストローム未満である。
【００３１】
平坦化ステップに続いて、分離チャンネル３０１の形成の前に設けられた窒化層が、化学機械研磨（ＣＭＰ）ステップによって除去される。窒化物は、本発明の実施形態に応じて、選択的に除去してもよい。例えば、特定の実施形態においては、セルの周辺に沿って窒化層を除去しないことが望ましい場合もある。
【００３２】
図４Ｈは、転送トランジスタ３１７（図３）、ゲートスタック４０７およびリセットトランジスタ３１６（図３）、ゲートスタック４０６の形成を示している。図示されていないが、ソースフォロワおよび行選択トランジスタ１９，１８（図１）は、それぞれ、以下で述べられるように、転送およびリセットトランジスタ３１７，３１６と同時に形成することができる。
【００３３】
図４Ｈで示されているように、トランジスタゲートスタック４０７，４０６を形成するために、例えば酸化シリコンの、第１の絶縁層４０１ａが、基板３１１上に成長または堆積される。好適な実施形態において、ゲート酸化は、急速熱酸化（“ＲＴＯ：rapid thermal oxidation”）またはインサイトステム生成（ＩＳＳＧ：in-site stem generation）のいずれかで形成される。第１の絶縁層４０１ａは、その後に形成されるトランジスタゲート４０１ｂのためのゲート酸化層として機能する。次に、導電材料４０１ｂの層が、酸化層４０１ａ上に堆積される。導電層４０１ｂは、トランジスタ３１７，３１６（図３）のゲート電極として機能する。導電層４０１ｂは、ポリシリコンの層であってもよく、この層は、第２の導電型、例えばｎ型にドープしてもよい。第２の絶縁層４０１ｃが、導電層４０１ｂの上に堆積される。第２の絶縁層４０１ｃは、例えば、酸化物（ＳｉＯ2），窒化物（窒化シリコン）、酸窒化物（酸窒化シリコン）、ＯＮ（酸化物−窒化物）、ＮＯ（窒化物−酸化物）、またはＯＮＯ（酸化物−窒化物−酸化物）で形成してもよい。
【００３４】
ゲートスタック層４０１ａ，４０１ｂ，４０１ｃは、従来の堆積方法、特に化学気相堆積法（ＣＶＤ）またはプラズマ化学気相堆積法（ＰＥＣＶＤ）などによって形成してもよい。層４０１ａ，４０１ｂ，４０１ｃは、次いで、パターニングおよびエッチングされて、図４Ｆに示される多層ゲートスタック４０７，４０６が形成される。
【００３５】
本発明は、上述のゲートスタック４０７，４０６の構造に限定されない。追加の層を加えてもよく、または、ゲートスタック４０７，４０６を、必要であれば当該技術分野で知られているように変更してもよい。例えば、シリサイド層（図示せず）を、ゲート電極４０１ｂと第２の絶縁層４０１ｃの間に形成してもよい。シリサイド層は、ゲートスタック４０７，４０６、または画像センサ回路内の全てのトランジスタゲートスタック構造に含まれてもよく、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、モリブデンシリサイド、またはタンタルシリサイドであってもよい。この追加の導電層は、窒化チタン／タングステン（ＴｉＮ／Ｗ）または窒化タングステン／タングステン（ＷＮx／Ｗ）などの、バリア層／耐熱金属としてもよく、あるいは、全体を窒化タングステン（ＷＮx）で形成することもできる。
【００３６】
図４Ｉで示されるように、ドープｐ型ウェル３３４，３３５が、基板３１１に埋め込まれる。第１のｐ型ウェル３３４は、基板３１１内で、分離領域３３３を囲み、分離領域３３３の下に延びて形成される。第２のｐウェル３３５は、基板３１１内で、転送ゲートスタック４０７の下の位置から形成され、基板３１１内のフォトダイオード３２３（図３）が形成されるべき箇所から離れる方向に延びる。
【００３７】
ｐウェル３３４，３３５は、既知の方法で形成される。例えば、フォトレジスト（図示せず）の層を、基板３１１上に、ｐウェル３３４，３３５が形成される領域上に開口を有してパターニングすることができる。ホウ素などのｐ型ドーパントを、フォトレジスト内の開口を通して基板３１１に打ち込むことができる。ｐウェル３３４，３３５は、基板３１１の隣接部分よりも高いｐ型ドーパント濃度を有して形成される。あるいは、ｐウェル３３４，３３５は、トレンチ４３０の形成前に形成することもできる。
【００３８】
図４Ｊに示されるように、ドープｎ型領域３２１が、（図３のフォトダイオード３２３のために）基板３１１に埋め込まれる。例えば、フォトレジストの層（図示せず）を、基板３１１上に、基板３１１の表面のフォトダイオード３２３（図３）が形成される位置上に開口を有してパターニングしてもよい。リン、ヒ素、またはアンチモンなどのｎ型ドーパントを、開口を通して基板３１１に打ち込んでもよい。複数の打ち込み（multiple implants）を用いて、領域３２１の外形を調整してもよい。必要であれば、基板３１１の表面に対して９０度以外の角度で打ち込みが行なうなどの、斜めの打ち込みを行なってドープ領域３２１を形成してもよい。
【００３９】
図４Ｊに示されるように、ｎ型領域３２１は、基板３１１内で、転送ゲートスタック４０７に隣接する位置から、ゲートスタック４０７および分離領域３３３の間に延びて形成される。領域３２１は、光生成された電荷を収集するための感光性の電荷蓄積領域を形成する。
【００４０】
フローティング拡散領域３０５およびソース／ドレイン領域３０２を、既知の方法によって埋め込み、図４Ｊに示される構造を達成する。フローティング拡散領域３０５およびソース／ドレイン領域３０２は、ｎ型領域として形成される。リン、ヒ素、またはアンチモンなどの、任意の適切なｎ型ドーパントを用いてもよい。フローティング拡散領域３０５は、ｎ型フォトダイオード領域３２１の反対の転送ゲートスタック４０７の側に形成される。ソース／ドレイン領域３０２は、フローティング拡散領域３０５の反対のリセットゲートスタック４０６の側に形成される。
【００４１】
図４Ｋは、誘電体層３０７の形成を示している。例として、層３０７は、酸化層であるが、層３０７は、任意の適切な誘電体材料、特に、当該技術分野で既知の方法により形成される、二酸化シリコン、窒化シリコン、酸窒化物、またはテトラエチルオルトシリケート（ＴＥＯＳ）などとしてもよい。
【００４２】
図４Ｌに示されるように、フォトダイオード３２３のためのドープ表面層３２２が、埋め込まれる。ドープ表面層３２２は、高ドープｐ型表面層として形成され、約０．１μｍの深さまで形成される。ホウ素、インジウム、または他の任意の適切なｐ型ドーパントなどの、ｐ型ドーパントを用いて、ｐ型表面層３２２を形成してもよい。
【００４３】
ｐ型表面層３２２は、既知の技術によって形成することができる。例えば、層３２２は、ｐ型イオンを、開口を通してフォトレジストの層に打ち込むことにより形成してもよい。代わりに、層３２２を、ガスソースプラズマドーピングプロセスによって形成してもよく、あるいは、層３２２が形成される領域の上に堆積された現位置のドープ層またはドープ酸化層から、基板３１１にｐ型ドーパントを拡散することによって形成してもよい。
【００４４】
酸化層３０７は、残り部分が、リセットゲートスタック４０６の側壁に側壁スペーサを形成するようにエッチングされる。層３０７は、転送ゲートスタック４０７、フォトダイオード３２３、フローティング拡散領域３０５、およびリセットゲートスタック４０６の一部分の上に残り、図３に示される構造を達成する。あるいは、ドライエッチングステップを行なって、酸化層３０７の各部分を、転送ゲートスタック４０７およびリセットゲートスタック４０６上に側壁スペーサ（図示せず）のみが残るようにエッチングすることができる。
【００４５】
従来の処理方法を用いて、画素３００の他の構造を形成することができる。例えば、絶縁層、シールド層、およびゲートラインを接続する金属層、ならびに画素３００への他の接続を形成してもよい。また、全面を、例えば、二酸化シリコン、ホウケイ酸ガラス（ＢＳＧ）、リンケイ酸塩ガラス（ＰＳＧ：phosphosilicate glass）、またはホウリンケイ酸ガラス（ＢＰＳＧ：borophosphosilicate glass）のパッシベーション層（図示せず）により覆ってもよく、パッシベーション層は、ＣＭＰ平坦化およびエッチングされてコンタクトホールが設けられ、コンタクトホールは、次いで金属化されて、コンタクトが設けられる。従来の導体および絶縁体の層を用いて、構造を相互接続し、画素３００を周辺回路に接続してもよい。
【００４６】
図５は、本発明の他の例示的な実施形態に係る画素セル５００を示している。画素セル５００は、分離チャンネル５０７が、画素セル５００の画像センサアレイの一部分にのみ適用されていることを除いて、画素セル３００（図３）と同様のものである。
【００４７】
図６は、本発明の他の例示的な実施形態に係る画素セル５０１を示している。画素セル５０１は、分離チャンネル５１７が、画素セル５０１の画像センサアレイの一部分にのみ適用されていることを除いて、画素セル３００（図３）と同様のものである。好適な実施形態において、分離チャンネル５１７は、図６に見られるように、アレイトランジスタを囲むソースドレイン領域ならびにフォトダイオード３０３の表面領域に適用される。
【００４８】
上述の実施形態は、ｐｎｐ型のフォトダイオードの形成に関して説明したが、本発明は、これらの実施形態に限定されない。本発明は、基板内のｎｐまたはｎｐｎ領域から形成されたフォトダイオード、フォトゲート、またはフォトコンダクタなどの、他の種類の光変換デバイスへの適用可能性も有する。ｎｐｎ型のフォトダイオードが形成された場合、これに応じて、全ての構造のドーパントおよび導電型も変更される。
【００４９】
上述の実施形態は、４Ｔ画素セル３００に関して説明したが、画素セル３００の構成は、単なる例示であり、本発明は、異なる数のトランジスタを有する他の画素回路に組み込むこともできる。限定するものではないが、このような回路は、３トランジスタ（３Ｔ）画素セル、５トランジスタ（５Ｔ）画素セル、６トランジスタ（６Ｔ）画素セル、および７トランジスタ画素セル（７Ｔ）を含んでもよい。３Ｔセルは、転送トランジスタを省略するが、フォトダイオードに隣接するリセットトランジスタを有し得る。５Ｔ、６Ｔ、および７Ｔ画素セルは、１、２、または３個のトランジスタをそれぞれ加えることで、４Ｔ画素セルとは異なっており、シャッタトランジスタ、ＣＭＯＳフォトゲートトランジスタ、およびアンチブルーミング（anti-blooming）トランジスタなどとなる。また、上述の実施形態では、ＣＭＯＳ画素セル３００に関して説明したが、本発明は、電荷結合素子（ＣＣＤ：charge coupled device）画像センサの画素セルにも適用可能である。
【００５０】
典型的な単一チップＣＭＯＳ画像センサ６００を、図７のブロック図により示す。画像センサ６００は、１つまたは複数の上述の画素セル３００，５００，または５０１（それぞれ図３，図５，または図６）を有する画素セルアレイ６８０を含む。アレイ６８０の画素セルは、所定数の行および列で配置される。
【００５１】
アレイ６８０の画素セルの行は、１つずつ読み出される。よって、アレイ６８０の行内の画素セルは、行選択ラインによって、全て同時に読み出すために選択され、選択された行内の各画素セルは、その列のための読み出しラインに、受信光を表す信号を供給する。アレイ６８０において、各列も、選択ラインを有し、各列の画素セルは、列選択ラインに応じて選択的に読み出される。
【００５２】
アレイ６８０内の行ラインは、行アドレスデコーダ６８１に応じて、行ドライバ６８２によって選択的にアクティブ化される。列選択ラインは、列アドレスデコーダ６８５に応じて、列ドライバ６８４によって選択的にアクティブ化される。アレイ６８０は、タイミングおよび制御回路６８３によって動作され、この回路は、アドレスデコーダ６８１，６８５を制御して、画素信号読み出しのための適切な行および列ラインを選択させる。
【００５３】
一般的には、列読み出しラインの信号は、各画素セルに対する画素リセット信号（Ｖrst）と、画素画像信号（Ｖphoto）とを含む。両方の信号は、列ドライバ６８４に応じて、サンプルおよびホールド回路（Ｓ／Ｈ）６８６に読み込まれる。差動信号（Ｖrst−Ｖphoto）が、各画素セルに対して、差動増幅器（ＡＭＰ）６８７により生成され、各画素セルの差動信号が、アナログ−デジタル変換器（ＡＤＣ）６８８によってデジタル化される。アナログ−デジタル変換器６８８は、デジタル化された画素信号を、画像プロセッサ６８９に供給し、画像プロセッサ６８９は、画像出力を定義するデジタル信号を供給する前に、適切な画像処理を行なう。
【００５４】
図８は、図７の画像センサ６００を含むプロセッサベースのシステム７００を示している。プロセッサベースのシステム７００は、画像センサデバイスを含むことができるデジタル回路を有するシステムの例である。限定するものではないが、このようなシステムには、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、車両ナビゲーション、テレビ電話、監視システム、オートフォーカスシステム、スタートラッカー（star tracker）システム、動き検出システム、および画像取得を必要とする他のシステム、を含むことができる。
【００５５】
プロセッサベースのシステム７００、例えばカメラシステムは、一般的に、マイクロプロセッサなどの中央処理ユニット（ＣＰＵ）７９５を備え、ＣＰＵ７９５は、バス７９３を介して入出力（Ｉ／Ｏ）デバイス７９１と通信する。画像センサ６００も、バス７９３を介して、ＣＰＵ７９５と通信する。プロセッサベースのシステム７００は、また、ランダムアクセスメモリ（ＲＡＭ）７９２を含み、かつ、フラッシュメモリなどのリムーバブルメモリ７９４を含むことができ、このメモリも、バス７９３を介してＣＰＵ７９５と通信する。画像センサ６００は、ＣＰＵ、デジタル信号プロセッサ、またはマイクロプロセッサなどのプロセッサと、単一の集積回路上、またはプロセッサとは異なるチップ上に、メモリ記憶部を有して、または有さずに、組み合わせてもよい。
【００５６】
再び、上の説明および図面は、好適な例であり、本発明の目的、機能および利点を達成する好ましい実施形態を示すことに留意すべきである。本発明は、示された実施形態に限定されることを意図していない。添付の請求項の要旨および範囲内でのどのような本発明の修正も、本発明の一部とみなされるべきである。例えば、好適な実施形態は、ＣＭＯＳ  ｐｎｐ画素セルを参考にして説明されたが、本発明は、この構造に限定されず（例えば、アクティブおよびパッシブの両方の、他の画素セルの構成に適用可能である）、また本発明は、この技術に限定されない（例えば、ＣＣＤ技術にも適用可能である）。
【図面の簡単な説明】
【００５７】
【図１】図１は、従来の画素セルの概略図である。
【図２】図２は、従来の画素セルの断面図である。
【図３】図３は、本発明の例示的な実施形態に係る、画素セルの断面図である。
【図４Ａ】図４Ａは、処理の初期段階における図３の画素セルを示している。
【図４Ｂ】図４Ｂは、処理の中間段階における図３の画素セルを示している。
【図４Ｃ】図４Ｃは、処理の中間段階における図３の画素セルを示している。
【図４Ｄ】図４Ｄは、処理の中間段階における図３の画素セルを示している。
【図４Ｅ】図４Ｅは、処理の中間段階における図３の画素セルを示している。
【図４Ｆ】図４Ｆは、処理の中間段階における図３の画素セルを示している。
【図４Ｇ】図４Ｇは、処理の中間段階における図３の画素セルを示している。
【図４Ｈ】図４Ｈは、処理の中間段階における図３の画素セルを示している。
【図４Ｉ】図４Ｉは、処理の中間段階における図３の画素セルを示している。
【図４Ｊ】図４Ｊは、処理の中間段階における図３の画素セルを示している。
【図４Ｋ】図４Ｋは、処理の中間段階における図３の画素セルを示している。
【図４Ｌ】図４Ｌは、処理の中間段階における図３の画素セルを示している。
【図５】図５は、本発明の他の例示的な実施形態に係る画素セルの断面図である。
【図６】図６は、本発明のさらに他の例示的な実施形態に係る画素セルの断面図である。
【図７】図７は、本発明の例示的な実施形態に係るＣＭＯＳ画像センサのブロック図である。
【図８】図８は、図３または図５のＣＭＯＳ画像センサを組み込んだコンピュータプロセッサシステムの概略図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図４Ｌ】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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