(57)【要約】  溝及びメサを有する半導体基板を設けることを含む半導体素子製造方法である。少なくとも一つのメサは第一及び第二側壁を有する。本方法は、メサの第一側壁に第二導電性の不純物を注入することと、メサの第二側壁に第二導電性の不純物を注入することとを含む。その後、第一導電性の不純物はメサの第一側壁に不純物を注入するために使用され、第一導電性の不純物は、少なくとも一つのメサの第二側壁に不純物を注入するために使用される。その後、少なくとも一つのメサに隣接する溝は酸化物材料により内面が覆われ、半絶縁性及び絶縁性材料のうちのいずれかにより充填される。【特許請求の範囲】
【請求項１】
向かい合う第一及び第二主面を有する半導体基板で、前記第二主面に第一導電型の不純物高濃度領域を有し、前記第一主面に前記第一導電型の不純物低濃度領域を有する前記半導体基板を設ける工程と、
各メサが隣接する溝と前記第一主面から前記不純物高濃度領域の方へ第一の深さ位置まで延びる第一延在部とを有し、少なくとも一つのメサが第一側壁面と第二側壁面を有し、前記複数の溝それぞれが底部を有する、複数の溝と複数のメサを前記半導体基板に設ける工程と、
第二導電型の第一不純物領域を形成するために、前記少なくとも一つのメサの前記第一側壁面に前記第二導電型の不純物を注入する工程と、
前記第二導電型の第二不純物領域を形成するために、前記少なくとも一つのメサの前記第二側壁面に前記第二導電型の不純物を注入する工程と、
前記第一側壁に前記第一導電型の第二不純物領域を設けるために、前記少なくとも一つのメサの前記第一側壁面に前記第一導電型の不純物を注入し、前記第二側壁に前記第一導電型の第四不純物領域を設けるために、前記少なくとも一つのメサの前記第二側壁面に前記第一導電型の不純物を注入する工程と、
少なくとも、前記少なくとも一つのメサに隣接する前記溝の内面を酸化物材料により覆う工程と、
少なくとも、前記少なくとも一つのメサに隣接する前記溝を半絶縁性材料及び絶縁性材料の一方により充填する工程と、を含む半導体素子の製造方法。
【請求項２】
前記酸化物の内膜が、低圧（ＬＰ）化学気相成長（ＣＶＤ）オルト珪酸テトラエチル（ＴＥＯＳ）及びスピンオングラス（ＳＯＧ）蒸着の一方により形成される請求項１に記載の半導体素子の製造方法。
【請求項３】
前記酸化物で内面を覆う工程の後、前記溝の底部と前記第一及び前記第二側壁とを夫々に備える前記メサ上に、不純物が注入されていない多結晶シリコン層を形成する工程を含む請求項１に記載の半導体素子の製造方法。
【請求項４】
半絶縁性材料及び絶縁性材料の一方により複数の前記溝を充填する工程が、不純物が添加されていない多結晶シリコンと、不純物が添加された多結晶シリコンと、不純物が添加された酸化物と、不純物が添加されていない酸化物と、窒化ケイ素と半絶縁性多結晶シリコン（ＳＩＰＯＳ）のうち少なくとも一つにより複数の前記溝を充填する請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第一側壁面が前記第一主面に対して維持される第一の所定の傾きを有し、前記第二側壁面が前記第一主面に対して維持される第二の所定の傾きを有する請求項１に記載の半導体素子の製造方法。
【請求項６】
前記第一及び前記第二側壁面が前記第一主面に対して全体的に垂直である請求項１に記載の半導体素子の製造方法。
【請求項７】
プラズマエッチングと、ＲＩＥ（反応性イオンエッチング）と、スパッタエッチングと、気相エッチングと、化学エッチングのうちの一つ以上を用いて前記複数の溝が形成される請求項１に記載の半導体素子の製造方法。
【請求項８】
前記第一側壁面の中への第二導電型の前記不純物の注入が第一所定注入角度で行われる請求項１に記載の半導体素子の製造方法。
【請求項９】
前記第二側壁面の中への第二導電型の前記不純物の注入が第二所定注入角度で行われる請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記第一側壁面の中への前記第一導電型の前記不純物の注入が前記第一所定注入角度で行われる請求項１に記載の半導体素子の製造方法。
【請求項１１】
前記第二側壁面の中への前記第一導電型の前記不純物の注入が第二所定注入角度で行われる請求項１に記載の半導体素子の製造方法。
【請求項１２】
前記第一導電型の前記不純物を注入する前に、前記第二導電型の前記不純物を前記少なくとも一つのメサへ拡散する請求項１に記載の半導体素子の製造方法。
【請求項１３】
請求項１の方法により形成される半導体。
【請求項１４】
向かい合う第一及び第二主面を有する半導体基板で、前記第二主面に第一導電型の不純物高濃度領域を有し、前記第一主面に前記第一導電型の不純物低濃度領域を有する前記半導体基板を設ける工程と、
各メサが隣接する溝と前記第一主面から前記不純物高濃度領域の方へ第一の深さ位置まで延びる第一延在部とを有し、少なくとも一つのメサが第一側壁面と第二側壁面を有し、前記複数の溝それぞれが底部を有する、複数の溝と複数のメサを前記半導体基板に設ける工程と、
第一導電型の第一不純物領域を形成するために、前記少なくとも一つのメサの前記第一側壁面に前記第一導電型の不純物を注入する工程と、
前記第一導電型の第二不純物領域を形成するために、前記少なくとも一つのメサの前記第二側壁面に前記第一導電型の不純物を注入する工程と、
前記第一側壁に前記第一導電型の第二不純物領域を設けるために、前記少なくとも一つのメサの前記第一側壁面に前記第二導電型の不純物を注入し、前記少なくとも一つのメサの前記第二側壁に前記第二導電型の不純物を注入する工程と、
少なくとも、前記少なくとも一つのメサに隣接する前記溝の内面を酸化物材料により覆う工程と、
少なくとも、前記少なくとも一つのメサに隣接する前記溝を半絶縁性材料及び絶縁性材料の一方により充填する工程と、を含む半導体素子の製造方法。
【請求項１５】
前記酸化物の内膜が、低圧（ＬＰ）化学気相成長（ＣＶＤ）オルト珪酸テトラエチル（ＴＥＯＳ）及びスピンオングラス（ＳＯＧ）蒸着の一方により形成される請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記酸化物で内面を覆う工程の後、前記溝の底部と前記第一及び前記第二側壁とを夫々に備える前記メサ上に、不純物が注入されていない多結晶シリコン層を形成する工程を含む請求項１４に記載の半導体素子の製造方法。
【請求項１７】
半絶縁性材料及び絶縁性材料の一方により複数の前記溝を充填する工程が、不純物が添加されていない多結晶シリコンと、不純物が添加された多結晶シリコンと、不純物が添加された酸化物と、不純物が添加されていない酸化物と、窒化ケイ素と半絶縁性多結晶シリコン（ＳＩＰＯＳ）のうち少なくとも一つにより複数の前記溝を充填する請求項１４に記載の半導体素子の製造方法。
【請求項１８】
前記第一側壁面が前記第一主面に対して維持される第一の所定の傾きを有し、前記第二側壁面が前記第一主面に対して維持される第二の所定の傾きを有する請求項１４に記載の半導体素子の製造方法。
【請求項１９】
前記第一及び前記第二側壁面が前記第一主面に対して全体的に垂直である請求項１４に記載の半導体素子の製造方法。
【請求項２０】
プラズマエッチングと、ＲＩＥ（反応性イオンエッチング）と、スパッタエッチングと、気相エッチングと、化学エッチングのうち一つ以上を用いて前記複数の溝が形成される請求項１４に記載の半導体素子の製造方法。
【請求項２１】
前記第一側壁面の中への第二導電型の前記不純物の注入が第一所定注入角度で行われる請求項１４に記載の半導体素子の製造方法。
【請求項２２】
前記第二側壁面の中への第二導電型の前記不純物の注入が第二所定注入角度で行われる請求項１４に記載の半導体素子の製造方法。
【請求項２３】
前記第一側壁面の中への前記第一導電型の前記不純物の注入が前記第一所定注入角度で行われる請求項１４に記載の半導体素子の製造方法。
【請求項２４】
前記第二側壁面の中への前記第一導電型の前記不純物の注入が前記第二所定注入角度で行われる請求項１４に記載の半導体素子の製造方法。
【請求項２５】
前記第一導電型の前記不純物を注入する前に、前記第二導電型の前記不純物を前記少なくとも一つのメサへ拡散する請求項１４に記載の半導体素子の製造方法。
【請求項２６】
請求項１４の方法により形成された半導体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子と半導体素子製造方法、更に詳しくは、酸化物で内面が覆われた溝を有する超接合素子及び酸化物で内面が覆われた溝を有する超接合素子の製造方法に関する。
【背景技術】
【０００２】
米国特許第５２１６２７５号明細書に開示されるDr. Xingbi Chenによる超接合素子の発明以来、Dr. Chenの発明の超接合効果を改良し、向上させる試みが行われてきた。米国特許第６４１０９５８号明細書や米国特許第６３００１７１号明細書や米国特許第６３０７２４６号明細書は、このような試みの一例であり、ここに参照として挙げる。
【０００３】
米国特許第６４１０９５８号明細書（「Usuiら」）は、半導体の終端絶縁構造とドリフト領域とに関するものである。第１導電型の半導体は、互いに異なる少なくとも二つの平面に複数の他の導電型の領域が形成される終端領域を有する。ドリフト領域は、半導体の活性領域の直下に、基礎となる基板を使用して接続される。
【０００４】
米国特許第６３０７２４６号（「Nittaら」）には、高耐圧型終端構造を有する半導体部品が開示され、その構造は、複数の並列接続された個々の部品がセルアレイ状の複数のセルに配置されている。終端領域では、半導体部品は共有されたソース領域を有するセルを備える。電力半導体部品が動作する際、共有されたソース領域は、過大な逆電流に起因する寄生バイポーラトランジスタのスイッチング「オン」を抑制する。ここで、Nittaらの特許に開示されているように、技術的には、共有されたソース領域を有する終端構造は、容易に形成可能である。ここではパラメータ効果が明らかにされ、「オン」状態で導通し、「オフ」状態で空乏状態となる並列状のＰＮ層からなるドリフト層を有する超接合型半導体素子の作製が可能とされる。ｎ型ドリフト領域における活性不純物の総量は、ｐ型分割領域における活性不純物の総量の１００〜１５０％の範囲内である。また、ｎ型ドリフト領域及びｐ型分割領域の一方の領域の幅は、他方の領域の幅の９４〜１０６％の間の範囲内である。
【０００５】
米国特許第６３００１７１号明細書(「Frisina」)は、第１導電型の第１半導体層を形成する第１工程と、第１半導体層の上面に第１マスクを形成する第２工程と、第１マスクの一部分を除去してこのマスクに少なくとも一つの開口を形成する第３工程と、第２導電型の不純物を少なくとも一つの開口を介して第１半導体層内に導入する第４工程と、第１マスクを完全に除去し、第１半導体層上に第１半導体型の第２半導体層を形成する第５工程と、第１半導体層内に注入された不純物を拡散させて第１及び第２半導体層内に第２導電型の不純物領域を形成する第６工程と、を備える高電圧半導体素子用のエッジ構造の製造方法が開示されている。第２工程から第６工程までを１回以上繰り返して、第１導電型の複数の重畳された半導体層を備え、マスク開口を介してその後、注入された第２導電型の複数の不純物領域からなる複数の重畳半導体層内の挿入された少なくとも２つのカラムを備えると共に、高電圧半導体素子に近いカラムが高電圧半導体素子から遠いカラムより深いことを特徴としている。
【０００６】
【特許文献１】米国特許第６４１０９５８号明細書
【特許文献２】米国特許第６３０７２４６号明細書
【特許文献３】米国特許第６３００１７１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
酸化膜を有する超接合素子と酸化物で内面が覆われた溝を有する超接合素子を製造するための方法を提供することが望まれる。更に、プラズマエッチングと、反応性イオンエッチング（ＲＩＥ）と、スパッタエッチングと、気相エッチングと、化学エッチングと、深掘りＲＩＥやこれと同様の周知技術等を用いて、このような超接合素子を製造するための方法を提供することが望まれる。
【課題を解決するための手段】
【０００８】
本発明の実施形態には、半導体素子の製造方法が含まれる。工程に先立ち、向かい合う第一主面と第二主面とを有する半導体基板が用意される。当該半導体基板は、第一導電型の不純物高濃度領域を前記第二主面に有し、第一導電型の不純物低濃度領域を前記第一主面に有する。複数の溝と複数のメサとが半導体基板に形成され、夫々のメサが隣接する溝と前記第一主面から不純物高濃度領域の方へ第一の深さ位置まで延びる第一延在部とが設けられる。少なくとも一つの前記メサは、第一側壁面と第二側壁面とを有する。前記複数の溝の夫々は底部を有する。本方法では、第二導電型の第一不純物領域を形成するために少なくとも一つの前記メサの前記第一側壁面に第二導電型の不純物を注入することを含む。更に、本方法は、第二導電型の第三不純物領域を形成するために、少なくとも一つの前記メサの前記第二側壁面に第二導電型の不純物を注入することを含む。本方法は、第一側壁に第一導電型の第二不純物領域を設けるために少なくとも一つの前記メサの第一側壁面に第一導電型の不純物を注入することと、第一導電型の第四不純物領域を前記第二側壁面に設けるために少なくとも一つの前記メサの第二側壁面に第一導電型の不純物を注入することとを含む。少なくとも、前記一つのメサに隣接する溝は酸化物材料により内面が覆われ、半絶縁性材料及び絶縁材料の一方により充填される。
【０００９】
本発明の実施形態には、他の半導体素子の製造方法も含む。工程に先立ち、向かい合う第一主面と第二主面とを有する半導体基板が用意される。当該半導体基板は、第一導電型の不純物高濃度領域を前記第二主面に有し、第一導電型の不純物低濃度領域を前記第一主面に有する。複数の溝と複数のメサとが半導体基板に形成され、夫々のメサが隣接する溝と前記第一主面から不純物高濃度領域の方へ第一の深さ位置まで延びる第一延在部とが設けられる。少なくとも一つの前記メサは、第一側壁面と第二側壁面とを有する。前記複数の溝の夫々が底部を有する。本方法では、第一導電型の第一不純物領域を形成するために少なくとも一つの前記メサの前記第一側壁面に第一導電型の不純物を注入することを含む。更に、本方法は、第一導電型の第二不純物領域を形成するために、少なくとも一つの前記メサの前記第二側壁面に第一導電型の不純物を注入することを含む。本方法は、第一側壁に第一導電型の第二不純物領域を設けるために少なくとも一つの前記メサの第一側壁面に第二導電型の不純物を注入することと、少なくとも一つの前記メサの第二側壁に第二導電型の不純物を注入することとを含む。少なくとも、前記一つのメサに隣接する溝は酸化物材料により内面が覆われ、半絶縁性材料及び絶縁材料の一方により充填される。
【００１０】
本発明の他の実施形態は、上記方法により形成された半導体を含む。
【発明を実施するための最良の形態】
【００１１】
下記の本発明の好適実施形態の詳細な説明は、添付図面と併せて読むと、より理解することが可能である。本発明を図解するために、現時点で好適な実施形態が示される。しかし、本発明は、図示された配置や手段に限定されるものではない。
【００１２】
以下の記載において、特定の用語が適宜使用されるが、これに限定されるものではない。「右」、「左」、「下」、「上」は、参照される図面における方向を示す。「内方」や「外方」の用語は、記載された対象の幾何学的中心とその指定部分の方向、及び、それらから離れた方向を示す。その解釈は、特に上記で示した用語やその派生語及び同義語を含む。また、請求項及び明細書における、数量を限定していない単語は“少なくとも一つ”を意味するものである。
【００１３】
本発明の実施形態において、特定の導電性（例えばｐ型又はｎ型）が示されるが、ｐ型導電性をｎ型導電性への置き換え、また逆に、ｎ型導電性をｐ型導電性への置き換えは可能であり、このように置き換えても、素子が機能的に問題ないことは、当業者にとって容易に理解されるであろう（すなわち、第一又は第二導電型）。従って、本明細書で用いられるｎ型に関する記述はｐ型に置き換え可能であり、ｐ型に関する記述はｎ型に置き換え可能である。
【００１４】
また、ｎ＋及びｐ＋は、夫々、不純物濃度が高い（heavily doped）ｎ型及びｐ型領域を示し、ｎ＋＋及びｐ＋＋は、夫々、更に不純物濃度が高いｎ型及びｐ型領域を示す。また、ｎ−及びｐ−は、夫々、不純物濃度が低い（lightly doped）ｎ型及びｐ型領域を示し、ｎ−−及びｐ−−は、夫々、更に不純物濃度が低いｎ型及びｐ型領域を示す。しかし、このような不純物添加に関する文言は、限定されるものではない。
【００１５】
図１−６は、概して本発明の第一好適実施形態に係るｎ型構造の製造工程を示す。
図２には、ｎ＋＋基板３とｎ型エピタキシャル層５とを含む半導体ウエハの一部が示される。ここで使用される導電性に関する記述は、記載した実施形態に限定される。しかしながら、当業者においては、ｐ型導電性をｎ型導電性に置き換えることができ、このような場合であっても素子が機能的に問題ないことを理解されるであろう（すなわち、第一又は第二導電性）。従って、ここで使用されるｎ型又はｐ型に関する記述は、ｎ型及びｐ型、又はｐ型及びｎ型に置き換え可能である。絶縁ゲートバイポーラトランジスタ（ＩＧＢＴｓ）等のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）ゲート素子は、ｐ＋基板上にｎ型エピタキシャル層を有するエピタキシャルウェハーに作成できる（逆も同様である）。
【００１６】
図１は本発明の実施形態に係る一部作製された超接合素子を形成するために必要な工程を示す。
【００１７】
図３に示されるように、本技術分野における周知技術を用いて、ｎ型エピタキシャル層５を基板３とｎ型エピタキシャル層５の間の界面まで、若しくは界面に近接するまでエッチングする。エッチング工程により、溝９とメサ１１とが形成される。「素子メサ」であるメサ１１は、本工程により形成される夫々のトランジスタ、若しくはアクティブ素子セル用の電圧維持層を形成するために使用される。メサ１１は周囲終端領域、若しくはエッジ終端領域ではなく活性領域にあるので、メサ１１は素子メサとして称される。活性領域は半導体素子が形成される領域であり、終端領域はアクティブ素子のセルとセルとの間を絶縁する領域である。
【００１８】
メサ１１の間隔、すなわち溝９の幅Ａ及び溝９の深さＢは、後述のイオン注入物の注入角度Φ、Φ’（すなわち、注入の第一角度Φ、第二角度Φ’）を決定するために使用される。同じ理由で、メサ１１とエッジ終端領域との間も幅Ａと略同じ距離となる。図示はしないが、例えば他の実施形態として、溝９が成長した酸化物で充填される場合には、溝の充填処理を容易にするために、溝９の底部の幅よりも上部の幅の方が約１−１０％広いと好適である。その結果、溝９の上部が幅広である実施形態におけるメサ１１では、第一側壁面は第一主面に対して所定の傾きを有し、第二側壁面は第一主面に対して所定の傾きを有する。第一側壁面の傾きは、エッチング処理の誤差に依存するが、第二側壁面の傾きと略同じとなる。
【００１９】
他の実施形態として、メサ１１の側壁を垂直にすると好適である（すなわち、傾斜角度０°）。第一溝９は、ｎ型エピタキシャル層５の第一主面から基板（不純物高濃度領域）３に対して深さＢだけ第一の深さ位置まで達するが、第一溝９は必ずしも基板（不純物高濃度領域）３まで達する必要はない。
【００２０】
プラズマエッチングや反応性イオンエッチング（ＲＩＥ）、スパッタエッチング、気相エッチング、化学エッチング、深掘りＲＩＥ、あるいは同様の公知技術等を用いてエッチングを行うと好適である。深掘りＲＩＥを用いて、４０〜３００マイクロメートルつまりミクロン（μｍ）、又は、更に深い深さＢを有する溝９を形成できる。深掘りＲＩＥ技術により、より平らな側壁を有する、より深い溝９が形成することができる。更に、その他の工程において、従来の方法でエッチング又は形成された溝９に比べて、更に平らな側壁を有する更に深い溝９を形成することにより、従来の半導体トランジスタ素子に比べ、アバランシェ降伏電圧特性が高められた超接合素子が形成できる（即ち、アバランシェ降伏電圧（Ｖｂ）を約２００〜１２００ボルト、若しくはそれ以上に増加させることが可能となる）。
【００２１】
各溝９の側壁は、例えば以下に記載される一つ、又はそれ以上の処理工程により平滑化すると好適である。（ｉ）溝表面からシリコン薄膜層を除去するために等方性プラズマエッチングを使用しても良い（通常１００〜１０００Å）、又は（ｉｉ）犠牲二酸化ケイ素層を溝表面で成長させ、その後、緩衝酸化物エッチング若しくは希フッ酸（ＨＦ）エッチング等のエッチングにより除去しても良い。このような技術の一方又は双方を用いることにより、残留応力や不要な汚染物質を取り除きつつ、角が丸められた平坦な溝表面が形成される。一方、垂直な側壁と直角な角を好適とする実施形態においては、上述の等方性エッチングに代えて異方性エッチングを用いることができる。等方性エッチングに対して異方性エッチングは、通常エッチングされる材料において、その方向によりエッチングレートが異なる。
【００２２】
更に、溝９とメサ１１の多くの幾何学的配置（すなわち平面図において）は、発明から逸脱することなく可能である。
【００２３】
図３に示されるように、マスキングを行うことなく、メサ１１は片側にホウ素（Ｂ）等のｐ型不純物（すなわち、第二導電性つまりｐ型導電性を有する不純物）をわずかな角度Φで（すなわち、第一所定注入角度Φ）約４０キロエレクトロンボルト（ＫｅＶ）から数メガエレクトロンボルトの範囲の高エネルギーレベルで注入される。好ましくは、エネルギーレベルは約２００キロエレクトロンボルトから１メガエレクトロンボルトの範囲が望ましく、不純物が十分に注入されるようにエネルギーレベルが選択されるべきである。太字の矢印で示される、第一所定注入角度Φは、メサ１１とメサ１１との間の幅Ａと溝９の深さＢとにより決定され、垂直方向から約２°から約１２°の間であることが可能で、望ましくは約４°である。第一所定注入角度Φを決定するために幅Ａ及び深さＢを用いることにより、活性領域の溝９の底部ではなく、確実に溝９の側壁のみに注入することができる。その結果、不純物高濃度領域に比べ不純物濃度の低い第二導電型の第一注入領域を一つの溝９の側壁面に形成するために、第二導電型不純物が第一所定注入角度Φで事前に選択された少なくとも一つのメサ１１に注入される。他の不純物添加技術を用いることも可能である。
【００２４】
メサ１１の反対側へは、太い矢印で示されるように第二所定注入角度Φ’でホウ素Ｂが注入される。第一所定注入角度Φと同様に、第二所定注入角度Φ’は、メサ１１とメサ１１との間の幅Ａと溝９の深さＢとにより決定され、垂直方向から約−２°から−１２°の間であることが可能で、望ましくは約−４°である。第二所定注入角度Φ’を決定するために幅Ａ及び深さＢを用いることにより、活性領域の溝９の底部ではなく、確実に溝９の側壁のみに注入することができる。その結果、不純物高濃度領域に比べ不純物濃度の低い第二導電型の第二注入領域を一つの溝９の側壁面に形成するために、第二導電型の不純物が第二所定注入角度Φ’で事前に選択された少なくとも一つのメサ１１に注入される。他の不純物添加技術を用いることも可能である。
【００２５】
また、第二ｐ型注入物を注入した後に（図３）、メサ１１がｐ−ｐカラム２２に変化するように（図４）、ドライブイン工程（すなわち拡散）を最高約１２００℃で最長約２４時間行う。注入した不純物を十分にドライブインするように温度とその温度を維持する時間が決定される。
【００２６】
図４に示すように、第二注入はリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物で行われる。ｎ型の注入は、第一所定注入角度Φで約３０ＫｅＶから１ＭｅＶのエネルギーレベルで行われる。エネルギーレベルは４０から３００ＫｅＶの範囲が望ましいが、不純物が十分注入されるようにエネルギーレベルを決定すると好適である。図４において、ｐ−ｐカラム２２の反対側にも第二所定注入角度Φ’でｎ型不純物が注入される。他の不純物添加技術を用いることも可能である。
【００２７】
また、第二ｎ型注入物を注入した後に、ドライブイン工程（すなわち拡散）が、最高約１２００℃で最長約２４時間行われ、その結果、図５に示されるようにｐ−ｐピラー２２がｎｐ−ｐｎカラム２７（図５）、及び右側終端ｎｐ領域３１に変わる。
【００２８】
溝９は、ｎｐ−ｐｎカラム２７の複数側面と溝９の底部とが酸化膜１３３を形成する酸化物誘電材料薄膜層でコーティングされる、即ち、内面が覆われる。本実施形態では、低圧（ＬＰ）化学気相成長（ＣＶＤ）オルト珪酸テトラエチル（ＴＥＯＳ）、即ち“ＬＰＴＥＯＳ”として知られる技術を用いて溝９の内面を覆う。溝９の内面を酸化膜１３３で覆う別の方法としては、スピンオングラス技術（ＳＯＧ）、又はその他の適切な技術を使用することも可能である。酸化膜１３３の膜厚は、約１００〜１００００オングストローム（Å）（１マイクロメータ＝１００００Å）とすると好適である。酸化物が溝９の壁面の電荷を「消費」するので、酸化膜１３３は溝９のシリコン表面の電荷を減らす。
【００２９】
溝９は、半絶縁性材料、或いは不純物が添加された又は無添加の多結晶（ポリ）シリコン１９０により再充填（充填）される。半絶縁性材料は半絶縁性多結晶シリコン（ＳＩＰＯＳ）とすると好適である。また、溝９はＳＩＰＯＳ１９０で再充填されると好適である。ＳＩＰＯＳの酸素含有量は、活性領域の電気的特性を向上するために２〜８０％の間で選択することが可能である。酸素含有量を増加することは電気的特性にとって好適であるが、酸素含有量の変化は材料特性が変化することにもなる。酸素含有量がより高いＳＩＰＯＳは周囲のシリコンとは異なるように熱膨張や熱収縮し、この熱膨張や熱収縮が、特に異なる材料の界面付近において、好ましくない破損や亀裂につながる可能性がある。従って、好ましくない機械的影響を与えることなく、最も好ましい電気的特性が得られるようにＳＩＰＯＳの酸素含有量は、適切に決定される。
【００３０】
図６に示されるように、再充填後、好適には化学機械研磨（ＣＭＰ）又は本技術分野におけるその他の公知技術により素子が平坦化される。ｎ／ｐカラム２７は、そこに形成されるトランジスタの素子特性を形成するために露出される。平坦化の量は約０．６−３．２μｍである。平坦化の量はｎ／ｐカラム２７が十分露出するように選択されるが、充填処理中に生じる可能性がある充填材料１９０中の空洞を露出しないようにする。当該平坦化は、約１．０〜１．５μｍとすると好適である。また、ｐ型終端リング等の終端リングが終端領域３１に加えられても良い。
【００３１】
図７及び８は、第一の好適実施形態に係る標準的な平面工程を利用したプレーナ型のｎ型ＭＯＳＦＥＴ構造のセル形態(すなわち、個々のセル、又はシングルセル又はマルチセルチップのセルの構造)を示した部分断面図である。
【００３２】
図７は、酸化膜１３３と、ＳＩＰＯＳ又はポリ再充填材１９０とによりその他の隣接するセルから絶縁されるｎｐ−ｐｎカラム２７を有する第一好適実施形態によるｎｐ−ｐｎメサ素子を示す。基板３はドレインとして機能し、ｎｐ−ｐｎカラム２７はその上に形成される。更に、素子はソース領域５０５も含む。ソース領域５０５はｎ型ソースコネクタ領域５０２が形成されたｐ型領域５０１を含む。酸化層５０６はｎ型ソースコネクタ５０２とｐ型領域５０１とから一対のゲートポリ領域５０４を分離する。
【００３３】
図８は、プレーナ型のｎ型ＭＯＳ構造に使用されるｐｎ−ｎｐメサ素子を有する第一好適実施形態の別実施形態を示す。素子は酸化膜１３３とＳＩＰＯＳ又はポリ再充填材１９０とにより隣接するその他のセルから絶縁されるｐｎ−ｎｐカラム１２７を有する。基板３はドレインとして機能し、ｐｎ−ｎｐカラム１２７はその上に配置される。更に、ソース領域１５０５も含む。ソース領域１５０５には、ｎ型ソースコネクタ領域１５０２が形成されたｐ型領域１５０１を含む。酸化層１５０６はｎ型ソースコネクタ１５０２とｐ型領域１５０１からゲートポリ領域１５０４を分離する。
【００３４】
図９は、本発明の第二好適実施形態に係る酸化膜１３３を有する半導体素子を示す。溝９（例えば図３参照）がエピタキシャル層５とｎ＋＋基板３の界面までは達しない点を除き、第二好適実施形態は第一好適実施形態と同様である。一方、溝９の底部からエピタキシャル層５とｎ＋＋基板３の間の界面まで約１μｍから２５μｍのバッファ層がある点で異なる。
【００３５】
従来のメサ及び／又はカラムに比べ、同等又はそれよりも狭い幅を有するメサ及び／又はカラムを備えた素子に対して、本実施形態は好適であるが、メサ１１（図３）及び／又はカラム２７（図９）は従来素子のメサよりも幅広く、溝９（図３）よりも幅広いことが示される。なお、メサ及び／又はカラムの幅は限定されるものではない。
【００３６】
図１０−１５は概して本発明の第三好適実施形態によるｎ型構造の製造工程を示す。
【００３７】
図１０は、ダブルｐ（２ｐ）を添加した多結晶シリコン再充填材３９０により分離されるｎｎカラム３２７を含むｎ型構造の第三の好適実施形態を示す。図１０は、第三好適実施形態による半導体素子を形成する工程も示す。
【００３８】
図１１では、第一好適実施形態と同様であるが、上にｎ型エピタキシャル層５を有するｎ＋＋基板３から工程が始まることを示されている。図１２に示されるように、溝３０９により隔てられるｎ型メサ３１１を形成するために、ｎ型エピタキシャル層５がｎ＋＋基板３の近くまでエッチングされる。その後、第一所定注入角度Φでメサ３１１の一端にｎ型不純物が注入され、メサ３１１の他端に第二所定注入角度Φ’でｎ型不純物が注入される。ｎ型不純物の注入後、ドライブイン工程（つまり拡散）が最高１２００℃で、最長約２４時間行われ、その結果ｎ型メサ３１１（図１３）がｎ型ピラー３２７に変えられる（図１４）。
【００３９】
図１３及び１４は、溝３０９がｎ−ｎピラー３２７の複数側面と溝３０９の底部に酸化膜１３３を形成する酸化物材料の薄層により覆われていることを示す。酸化膜１３３はＬＰＣＶＤ  ＴＥＯＳにより形成されると好適である。酸化膜１３３は、約１００Å〜１００００Åとすると好適である。また、溝３０９は、ｎ−ｎピラー３２７の複数側面と溝３０９の底部において、不純物が注入されていない多結晶シリコン３９０の薄膜層により酸化膜１３３上が覆われる。不純物が注入されていない多結晶シリコン層３６５は約１００Å〜１００００Åであると好適である。
【００４０】
溝３０９の底部とｎ−ｎピラー３２７の側壁の内面とを覆った後、ｐ型不純物が第一所定注入角度Φ（図４と同様）で注入されることに続いて、ｐ型不純物が第二所定注入角度Φ’で反対側の側壁に注入される。その後、不純物が注入されていない多結晶シリコンの再充填を行った結果、ダブルｐポリ再充填材（図１４）になり、平坦化工程が行われる。また、平坦化処理が行われる前に、拡散を行っても良い。図１５に示されるように、最後に素子表面を平坦にすることができ、ｐ型本体の注入とセルの作成が行われる。
【００４１】
図１６は、酸化膜１３３とダブルｐ多結晶シリコンの再充填材３９０により他の隣接するセルから分離されているｎピラー３２７を有する第三好適実施形態による素子のセル構造を示す。素子はドレインである基板３上に形成されたｎ−ｎピラー３２７を備え、素子の活性領域は酸化膜１３３とダブルｐ多結晶シリコン領域３９０により他の隣接するセルから分離されている。また、素子はソース領域３０５も含む。ソース領域３０５には、ソースコネクタ領域３０２が形成されたＰ領域３０１が含まれる。酸化層３０６はｎソースコネクタ３０２とｐ領域３０１とからゲートポリ領域３０４を分離する。
【００４２】
図１７は、本発明の第四実施形態による酸化膜１３３を有する半導体素子を示す。第四実施形態は、溝３０９がエピタキシャル層５とｎ＋＋基板３の間の界面まで達しない点を除き、第三の実施形態と同様である。一方、トレンチ３０９の底部からエピタキシャル層５とｎ＋＋基板３との界面までの約１μｍ〜２５μｍのバッファ層が存在する点が異なる。
【００４３】
上記のようにｎカラムとｐカラムは置換可能なため、工程は変更可能である。ｐチャネル素子の作製には基板はｐ＋であり、ｎチャネル素子には基板はｎ＋である。再充填材は不純物を注入した、又は未注入の酸化物、半絶縁性材料（ＳＩＰＯＳなど）、不純物を注入した又は未注入の多結晶シリコン（ポリ）、窒化物、又は材料の組み合わせとすることが可能である。種々の実施形態が、ＭＯＳＦＥＴやショットキーダイオード、同様の素子を作成するために利用できる。
【００４４】
最後に、本発明から逸脱することなくエッジ終端領域は遊動リング又はフィールドプレート終端を含んでも良い。
【００４５】
上述により、酸化物で内面が覆われた溝を有する超接合素子と酸化膜で覆われた溝を有する超接合素子の製造方法に関する本発明の実施形態が示される。広範な発明概念から逸脱することなく、上記の実施形態に変更がなされ得ることは当業者に十分理解されるであろう。よって、本発明は開示された特定の実施形態に限定されないが、添付された特許請求の範囲により定義される本発明の趣旨や範囲内での変更を含むものとする。
【図面の簡単な説明】
【００４６】
【図１】本発明の第一の実施形態に係る酸化膜を有するｎ型半導体基板の部分断面図
【図２】ｎ型半導体基板の部分断面図
【図３】エッチング工程、第一及び第二所定注入角度でｐ型導電性不純物を注入する工程、注入したイオンを拡散する工程を経た図２の半導体基板の部分断面図
【図４】第一及び第二所定注入角度でｎ型導電性不純物を注入し、注入したイオンの拡散を経た図３の半導体基板の部分断面図
【図５】酸化物材料で内面を覆い半絶縁性材料で再充填して平面化を経た図４の半導体基板の部分断面図
【図６】アクティブ素子の成形のために準備された素子を示す図５の半導体基板の部分断面図
【図７】第一好適実施形態に係る標準的な平面化工程を使用したプレーナ型ＭＯＳＦＥＴｎ型構造のセル形態を示す部分断面図
【図８】第一好適実施形態の別形態に係る標準的な平面化工程を使用したプレーナ型ＭＯＳＦＥＴｎ型構造のセルを示す部分断面図
【図９】本発明の第二好適実施形態に係る酸化膜とバッファ層を有するｎ型半導体基板の部分断面図
【図１０】本発明の第三好適実施形態に係る酸化膜を有するｎ型半導体基板の部分断面図
【図１１】ｎ型半導体基板の部分断面図
【図１２】エッチング工程、第一及び第二所定注入角度でｎ型導電性不純物を注入し、注入したイオンの拡散を経た図１１の半導体基板の部分断面図
【図１３】酸化物材料で内面を覆い、不純物を注入していない多結晶シリコンによる充填を経た図１２の半導体基板の部分断面図
【図１４】不純物を注入していない多結晶シリコンにより再充填し平面化を経た図１３の半導体基板の部分断面図
【図１５】アクティブ素子の成形のために準備された素子を示す図１４の半導体基板の部分断面図
【図１６】第三好適実施形態に係る標準的な平面化工程を使用したプレーナ型ＭＯＳＦＥＴｎ型構造のセルを示す部分断面図
【図１７】本発明の第四好適実施形態に係る酸化膜とバッファ層を有するｎ型半導体基板の部分断面図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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