(57)【要約】  入力パルス列における時間ジッタを縮小するアンチジッタ回路であり、積分器と、ＤＣ除去回路と、コンパレータとを含む。このアンチジッタ回路は、ジッタに応答する出力パルス列の位相偏差を抑制するフィードバック・ループを有する。
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【特許請求の範囲】
【請求項１】
入力パルス列における時間ジッタを抑制するアンチジッタ回路（ＡＪＣ）であって、
前記入力パルス列のパルスを、又は前記入力パルス列から導かれたパルスを、積分されたパルスの面積が等しいように積分して時間変動電圧を生じる積分器と、
前記積分器によって前記パルスが積分される前に前記パルスからＤＣ信号を除去することにより前記時間変動電圧の平均が実質的に一定となるようにするＤＣ除去手段と、
前記時間変動電圧とある基準値とを比較し、前記比較の結果として出力パルスを発生するコンパレータと、
ジッタに応答して前記出力パルスの位相偏差を抑制する効果を有するフィードバック・ループと、
を含むことを特徴とするアンチジッタ回路。
【請求項２】
請求項１記載のアンチジッタ回路において、前記フィードバック・ループは、ジッタ周波数に従属する応答特性を有するフィルタとゲインを前記フィルタの出力に適用してエラー信号を発生する増幅手段とを有することを特徴とするアンチジッタ回路。
【請求項３】
請求項２記載のアンチジッタ回路において、前記フィルタはバンドパス・フィルタであることを特徴とするアンチジッタ回路。
【請求項４】
請求項２又は請求項３記載のアンチジッタ回路において、前記フィルタはこのアンチジッタ回路の搬送波周波数を減衰するのに適したブリッジ・フィードバック回路を含むことを特徴とするアンチジッタ回路。
【請求項５】
請求項４記載のアンチジッタ回路において、前記ブリッジ・フィードバック回路は１対の同一の抵抗又は１対の同一のコンデンサを含むことを特徴とするアンチジッタ回路。
【請求項６】
請求項２ないし請求項５のいずれかの請求項に記載のアンチジッタ回路において、前記エラー信号は前記積分器に電流として与えられることを特徴とするアンチジッタ回路。
【請求項７】
請求項６記載のアンチジッタ回路において、前記エラー信号は前記積分器に抵抗を介して与えられることを特徴とするアンチジッタ回路。
【請求項８】
請求項２ないし請求項５のいずれかの請求項に記載のアンチジッタ回路において、前記エラー信号は前記基準値を修正するように与えられることを特徴とするアンチジッタ回路。
【請求項９】
請求項２ないし請求項５のいずれかの請求項に記載のアンチジッタ回路において、前記入力パルス列を受け取り前記入力パルス列に応答して電荷パルスを前記積分器まで伝搬するパルス伝搬手段を含んでおり、前記エラー信号は前記パルス伝搬手段に与えられて前記電荷パルスの伝搬を制御することを特徴とするアンチジッタ回路。
【請求項１０】
請求項２記載のアンチジッタ回路において、前記フィードバック・ループは前記コンパレータと前記フィルタとの間に結合された位相復調器を含むことを特徴とするアンチジッタ回路。
【請求項１１】
請求項１０記載のアンチジッタ回路において、前記位相復調器は出力単安定回路を介して前記コンパレータに結合されていることを特徴とするアンチジッタ回路。
【請求項１２】
請求項２記載のアンチジッタ回路において、前記フィルタは前記積分器の入力に接続されていることを特徴とするアンチジッタ回路。
【請求項１３】
請求項２ないし請求項１２のいずれかの請求項に記載のアンチジッタ回路において、前記フィルタは、前記搬送波周波数における及びその周囲のループ・ゲインが１未満になるようにこのアンチジッタ回路の搬送波周波数を減衰することを特徴とするアンチジッタ回路。
【請求項１４】
請求項１ないし請求項１３のいずれかの請求項に記載のアンチジッタ回路において、前記フィードバック・ループは３０ｄＢを下回らないゲインを有することを特徴とするアンチジッタ回路。
【請求項１５】
請求項１４記載のアンチジッタ回路において、前記フィードバック・ループは約６０ｄＢのゲインを有することを特徴とするアンチジッタ回路。
【請求項１６】
請求項１記載のアンチジッタ回路において、出力単安定回路を含むことを特徴とするアンチジッタ回路。
【請求項１７】
請求項１６記載のアンチジッタ回路において、前記出力単安定回路は固定値にロックされたマーク・スペース率（mark-space ratio）を有することを特徴とするアンチジッタ回路。
【請求項１８】
請求項１ないし請求項１７のいずれかの請求項に記載のアンチジッタ回路において、前記ＤＣ除去手段と前記コンパレータの出力との間に接続された勾配補償フィードバック・ループを含むことにより前記時間変動電圧の非線形性を減少させることを特徴とするアンチジッタ回路。
【請求項１９】
請求項１ないし請求項１７のいずれかの請求項に記載のアンチジッタ回路において、前記フィードバック・ループは前記ＤＣ除去手段を含むことを特徴とするアンチジッタ回路。
【請求項２０】
入力パルス列における時間ジッタを抑制するアンチジッタ回路であって、
前記入力パルス列のパルスを、又は前記入力パルス列から導かれたパルスを、積分されたパルスの面積が等しくなるように積分し、時間変動電圧を生じる積分器と、
前記時間変動電圧とある基準値とを比較し、前記比較の結果として出力パルス列を発生するコンパレータと、
前記積分器によって前記パルスが積分される前に前記パルスからのＤＣ信号を除去することにより前記時間変動電圧手段が実質的に一定となり、ジッタに応答して前記出力パルス列の位相偏差を抑制する効果を有するフィードバック・ループと、
を含むことを特徴とするアンチジッタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンチジッタ回路（ＡＪＣ）に関する。
【背景技術】
【０００２】
計算及び通信システムは、例えば、変調、復調、アナログ・デジタル変換、データ・ストリームの同期化などの機能を容易にする内部又は外部クロック信号を用いて動作する。このようなシステムでは、位相ノイズが小さいことが要求されるが、位相ノイズは、時間ジッタと正比例関係にある。位相ノイズ又は時間ジッタは、パルス列の中のある１つのパルスの位置がこのパルス列の厳格な周期性を仮定したときに想定される位置から時間的に変位すると、生じる。
【０００３】
アンチジッタ回路は、位相ノイズ又は時間ジッタを抑制するために設計された回路である。
既知のアンチジッタ回路が、図１及び図２に示されている。図１に示されているアンチジッタ回路は、入力単安定回路１と、ＤＣ（直流）除去回路２と、コンパレータ４と、出力単安定回路５とを直列の構成で有している。図２には、これらのコンポーネントが、より詳細に示されている。図２を参照すると、入力パルス列Ｐ1が入力単安定回路１に供給され、入力単安定回路１はすべてが同じ長さＴPを有する一連のパルスＭを発生する。一連のパルスＭは、ＤＣ除去回路２を介して、コンデンサＣという形態を有する積分器３に供給される。ＤＣ除去回路２の機能は、一連のパルスＭからＤＣ電流を除去して、積分器３が飽和状態に向かってドリフトすることを防止することである。このようにして、積分器の出力は、一定の平均ＤＣ電圧レベルを有することになる。
【０００４】
この特定の例では、ＤＣ除去回路２は、電流源２１とバッファ２２とローパスフィルタ２３とを含む負のフィードバック・ループを有する。典型的には、このローパスフィルタは、抵抗ＲFとコンデンサＣFとの組合せを有し、その電圧は、バッファ２２を介して電流源２１の制御入力に供給される。積分器３は、ＤＣ電圧がＤＣ除去回路２によって一連のパルスから取り除かれのこぎり歯波形Ｓを有する時間変動電圧を生じた後で、一連のパルスＭを積分する。より具体的には、積分器３は、それぞれのパルスＭの間隔の間の電荷を累積して、複数のパルスの間の間隔の間に放電する。時間変動電圧は、基準電圧ＶREFと比較される。基準電圧ＶREFは、積分器３によって出力される時間変動電圧の平均ＤＣ電圧レベルにあるか、又は、その近傍にある。
【０００５】
コンパレータ４は、周期的な間隔Ｔ0で立ち上がりエッジが生じる一連の出力パルスＰCを生じる。これは、のこぎり歯波形Ｓの放電部分（すなわち、この例では、下向きの勾配）が基準電圧ＶREFと交差するときである。これは、入力パルス列Ｐ1の中の１又は複数のパルスがその予測される位置から変位しているときでも生じる。そのような場合には、出力パルスＰCの立ち上がりエッジが、入力パルス列Ｐ1と比較すると、位相ノイズ又は時間ジッタが縮小する。
【０００６】
出力パルスＰCは出力単安定回路５に与えられる。出力単安定回路５は、入力パルス列Ｐ1と同じ周期性を有しており構成要素であるパルスの立ち上がりエッジ及び立ち下がりエッジの両方において位相ノイズ又は時間ジッタが縮小されている出力パルス列を発生する。あるいは、のこぎり歯波形Ｓの放電部分は上向きの勾配に位置するか、及び／又は、出力パルスＰCの立ち下がりエッジは位相ノイズ又は時間ジッタが縮小されていることは理解しやすいはずである。なお、これらの要素はアンチジッタ回路のコンポーネントの相対的な極性によって決定される。更に、単安定回路５は周期的な出力パルス列Ｐ0を発生する便利な手段ではあるが、出力パルスＰCは、それ自体が、有用なアンチジッタ回路の出力を提供し、そのような場合には、単安定回路５又は類似の回路を削除することができる。
【０００７】
この既知のアンチジッタ回路のジッタ縮小作用は、図３（ａ）から図３（ｄ）までのタイミング・チャートを参照して理解することができる。図３（ａ）は、入力単安定回路１によって発生された５つのパルスＭを有するパルス列を示している。これらのパルスは、すべて、同じ幅と高さを有している。従って、同じ面積を有する。このパルス列には時間ジッタが生じる。すなわち、これらのパルスの中の１つのパルスが、時間ｔjの分だけ他のパルスに対してずれてしまう。
【０００８】
図３（ｂ）は積分器３によって出力されるのこぎり歯波形Ｓを示し、図３（ｃ）はコンパレータ４によって出力される出力パルスＰCを示している。ＤＣ除去回路２が適切に動作しておりのこぎり歯波形Ｓの平均ＤＣ電圧が合理的な程度に安定している場合には、コンパレータ４がのこぎり歯波形Ｓの下向き勾配において切り替わる時間は、パルスＭの中心パルスにおける時間ジッタｔjによって影響を受けない。従って、出力パルスＰCの立ち上がりエッジと、出力単安定回路５によって出力される出力パルス列Ｐ0の立ち上がり及び立ち下がりエッジとは、図３（ｄ）に示されているように、完全にジッタ・フリーである。
【０００９】
実際、それぞれの入来パルスの任意の位相偏差も電圧に変換され、これが、平均化された位相を表す別の電圧から減算される。結果的に電圧は、次に、時間遅延に線形に変換され、これによって、正味の位相遅延を有する対応する出力パルスを再度設定する元の位相偏差をキャンセルするが、先行するパルスとの関係では位相エラーが縮小されている
この例では、ＤＣ除去回路２のローパスフィルタは、積分器に接続されている。あるいは、このローパスフィルタは、コンパレータの出力に接続することもできる。
【００１０】
ＤＣ除去回路２は、有限のジッタ遮断周波数を有する。遮断周波数よりも下では、時間ジッタは検出されず、従って、縮小することができず、キャンセルもできない。ここで説明されている種類の実際のアンチジッタ回路では、ジッタのキャンセルはどの周波数でも完全とは言えず、いくらかの残存ジッタが出力に含まれる。特に低いジッタ周波数においてそうである。
【００１１】
図４は、説明されたアンチジッタ回路のジッタ伝達関数に特有の典型的な２時のローパスフィルタを示している。この図は、ジッタが低いジッタ周波数では抑制されていないことを示している。
【発明の開示】
【００１２】
本発明の目的は、この課題を少なくとも軽減するようなアンチジッタ回路を提供することである。
本発明によると、入力パルス列における時間ジッタを抑制するアンチジッタ回路であって、前記入力パルス列のパルスを、又は前記入力パルス列から導かれたパルスを、積分されたパルスの面積が等しいように積分して時間変動電圧を生じる積分器と、前記積分器によって前記パルスが積分される前に前記パルスからＤＣ信号を除去することにより前記時間変動電圧の平均が実質的に一定となるようにするＤＣ除去手段と、前記時間変動電圧とある基準値とを比較し、前記比較の結果として出力パルスを発生するコンパレータと、ジッタに応答して前記出力パルスの位相偏差を抑制する効果を有するフィードバック・ループと、を含むアンチジッタ回路が提供される。
【００１３】
好ましくは、このフィードバック・ループは、３０ｄＢよりも小さくない、好ましくは６０ｄＢよりも小さくないゲインを有する。
フィードバック・ループを提供することは予定されないということが見出された。これは、著しい効果である。更には、より低い周波数でもジッタの抑制が達成可能であることがわかり、また、アンチジッタ回路のコンポーネントにおける内在的ノイズの影響も著しく縮小可能であることがわかった。
【発明を実施するための最良の形態】
【００１４】
図５（ａ）を参照すると、示されているアンチジッタ回路（ＡＪＣ）は、図１から図４までを参照して説明した既知のアンチジッタ回路と共通するコンポーネントをいくつか有している。これらのコンポーネントについては、同じ参照番号を用いている。
【００１５】
本発明によるアンチジッタ回路は、更に、フィードバック・ループ６を含んでおり、このフィードバック・ループ６の機能は、ジッタに応答する出力パルスＰCの位相偏差を抑制することである。
【００１６】
この実施例では、フィードバック・ループ６は、直列に構成された位相復調器６１とフィルタ６２と増幅器６３とを含む。別の構成では、増幅器６３は、フィルタ６２の上流側に位置することが可能であるし、又は、フィルタ６２の両方の側に位置する２つの部分から構成されることも可能である。同様に、フィルタ６２も、例えばローパス・フィルタとハイパス・フィルタとの２つの部分から構成されることがありうる。復調器６１は、出力単安定回路５に接続されており、出力パルス列Ｐ0を受け取る。復調された信号（電圧又は電流）は、この実施例ではバンドパス・フィルタの形態を有するフィルタ６２に与えられる。バンドパス・フィルタの応答特性は、ＤＣにおける又はＤＣに近接する周波数を実質的に減衰する形状を有する。このように、フィードバック・ループは、ＤＣ除去回路２の機能を支配することはない。バンドパス・フィルタは、また、搬送波周波数を実質的に減衰し、それによって、搬送波周波数の典型的には２分の１よりも小さなジッタ・ベースバンド周波数だけが、１よりも大きなループ・ゲインを伴ってフィードバックされることになる。この構成により、ＤＣ除去回路２は、ＤＣ動作点を制御する際に支配的であり、他方で、フィードバック・ループは、ジッタの抑制に関して支配的であり、より高い周波数での不安定性を除去することができる。一般に、フィルタの応答特性は、所望のジッタ周波数範囲における最適な除去に合致するように調整することが可能である。
【００１７】
図５（ｂ）及び図５（ｃ）は、フィルタ６２の一部（例えば、ローパス・フィルタ部分）を形成し搬送波周波数を減衰するのに用いることができるブリッジ・フィードバック回路の２つの例を示している。ただし、この技術分野の当業者であれば、他の減衰回路を容易に想到することができる。
【００１８】
図５（ｂ）に示されているブリッジ・フィードバック回路は、２つの同一の抵抗Ｒ1及びＲ2と、コンデンサＣ1と、負の単位ゲインを受け取られた入力に与える増幅器Ａ1とを含む。高い周波数では、コンデンサＣ1は短絡し、入力は２つの抵抗の間で等しく分割されゼロ出力を与える。低い周波数では、コンデンサＣ1のインピーダンスが意味を有し、従って、入力は抵抗Ｒ1を介して出力まで至り、実質的な減衰は生じない。この回路の遮断周波数は（１／４）πＲＣという表現によって与えられる。ただし、Ｒは両方の抵抗の抵抗値であり、Ｃはコンデンサのキャパシタンスであり、これは搬送波周波数の分数、典型的には１／２に設定される。
【００１９】
図５（ｃ）に示されているブリッジ・フィードバック回路は、２つの同一のコンデンサＣ2及びＣ3と、抵抗Ｒ3と、やはり負の単位ゲインを受け取られた入力に与える増幅器Ａ2とを含む。高い周波数では、２つのコンデンサは低いインピーダンスを有し、従って、入力はこれらのコンデンサの間で等しく分割されゼロ出力を与える。低い周波数では、２つのコンデンサのインピーダンスが意味を有し、従って、入力は抵抗Ｒ3を介して出力まで至る。同様に、この回路の遮断周波数は（１／４）πＲＣという表現によって与えられる。ただし、Ｒは抵抗Ｒ3の抵抗値であり、Ｃは２つのコンデンサのキャパシタンスであり、これは搬送波周波数の分数、典型的には１／２に設定される。
【００２０】
フィルタ出力は、ゲインを与える増幅器６３に供給される。この特定の実施例では、フィードバック・ループ６のゲインは約６０ｄＢである。しかし、後述するように、別のゲインが有用な場合もある。
【００２１】
増幅された出力はＤＣ基準レベルと比較され、検出されたジッタの逆数であるエラー信号Ｅを生じる。
後で詳述するように、エラー信号Ｅは、ジッタを縮小又は除去するために、このアンチジッタ回路の別の減衰点に与えることもできる。位相復調器６１は任意の形態を有することが可能である。すなわち、ローパスフィルタが後に続く単安定回路（例えば、単安定回路５）や、このアンチジッタ回路のアナログ位相ロックループの又は中心部分の位相検出器である。すなわち、図１及び図２を参照して説明したようなアンチジッタ回路であるが、コンパレータと出力単安定回路とを有さないものである。上述したように、アンチジッタ回路の中心部分、すなわち、ＤＣ除去回路と積分器とは、位相電圧変換を含み、従って、実際には位相復調器として動作する。
【００２２】
図３（ｂ）を参照すると、のこぎり歯波形Ｓのそれぞれの下向き勾配Ｄは、次の上向き勾配Ｕに向かうトランジスタＴの点の直前で（上向きに）線形性から離脱する。このような非線形性は、アンチジッタ回路の有効性に悪影響を与える可能性がある。
【００２３】
図５（ｄ）に示されている好適実施例では、バッファ２２が加算増幅器２２‘によって代替され、フィードバック・ループＦがコンパレータ４の出力と加算増幅器の一方の入力との間に接続され、加算増幅器のもう１つの入力はローパスフィルタ２３に接続されている。フィードバック・ループＦは、予め設定された抵抗値を有する抵抗２４を含む。フィードバック・ループＦの効果は、下向き勾配Ｄが基準電圧ＶREFを交差しコンパレータ４が切り替えられたの後で電流源２１によって供給される放電電流を増加させることである。結果的に生じる勾配補償は、位相ノイズ又は時間ジッタの抑制を改善するが、特に、フィードバック・ループ６のゲインが例えば３０ｄＢ以下の場合など比較的小さい場合にそうである。このような勾配補償は、図２に示されている従来型のアンチジッタ回路においても、位相ノイズ又は時間ジッタの抑制を改善するために用いられることがある。
【００２４】
図６は、本発明によるアンチジッタ回路の別の実施例を示している。図５（ａ）から５（ｄ）までの実施例と同様に、図１から図４までの既知のアンチジッタ回路と共通するコンポーネントについては、同じ参照番号を用いている。
【００２５】
この実施例では、フィルタ６２は積分器３の出力コンデンサに直接に接続されており、位相復調器は不要である。あるいは、フィルタ６２は、コンポーネント４の出力に接続することもできる。この構成は、図５（ａ）から図５（ｄ）までの構成よりも精度が劣るのであるが、その理由は、接続点の下流で加えられた位相偏差は検出されない、又は、抑制されないからである。図５（ｄ）を参照して説明した勾配補償は、図６を参照して説明されている実施例にも適用される。
【００２６】
図７は、ジッタを縮小する又は除去するためにエラー信号が適用される図５（ａ）及び図６のアンチジッタ回路の異なる点を図解している。そのような点の例は、図７では、（ａ）から（ｄ）の参照符号が付けられている。点（ａ）の場合には、エラー信号は、インクリメンタルな電流として積分器３に与えられる。これは、位相の整数倍を用いて変調するという効果を有する。点（ｂ）の場合には、エラー信号はコンパレータ４の電圧オフセットとして与えられる。これは、直接に位相を用いて変調するという効果を有する。点（ｃ）の場合には、エラー信号は入力単安定回路１によって運ばれる電荷を変動させる制御信号として与えられる。最後に、点（ｄ）の場合には、エラー信号は抵抗を介して積分器３に与えられる。
【００２７】
更に別の実施例では、ＤＣ除去機能が、別個のＤＣ除去回路２の代わりに、フィードバック・ループによって実行される。この目的のために、フィードバック・ループのフィルタ６２は、有限のＤＣ周波数応答を有し、ローパスフィルタ２３が排除される。
【００２８】
実際には、出力パルス列Ｐ0は、出力単安定回路５自体におけるノイズのために位相ノイズ又は時間ジッタを含む。更に、出力パルス列Ｐ0の立ち上がりエッジにおけるそのような位相ノイズ又は時間ジッタは、どれも、出力パルス列Ｐ0の立ち下がりエッジにおけるどのような位相ノイズ又は時間ジッタとは独立である。このような場合には、図５から図７までを参照して説明されたアンチジッタ回路は、出力パルス列Ｐ0の立ち上がりエッジと立ち下がりエッジとの両方における位相ノイズ又は時間ジッタを適切に抑制できない。より具体的に述べると、これらの上述した回路は一方のタイプのエッジ（上述した実施例では立ち上がりエッジ）における位相ノイズ又は時間ジッタを抑制するのには有効であるが、出力単安定回路５にノイズが存在するために、他方のタイプのエッジ（上述した実施例では立ち下がりエッジ）に同時に存在する位相ノイズ又は時間ジッタを適切に抑制できない。
【００２９】
図５から図７までを参照して説明された好適な修正例では、出力パルス列Ｐ0のマーク・スペース比（mark-space ratio）は、この問題を解決するために、固定された値（例えば、５０：５０）にロックされている。これは、この技術分野の当業者であれば、別の手段を用いて実現することが可能である。この実施例では、出力マーク・スペース比は、出力単安定回路５の制御端子と出力端子との間に接続されたマーク・スペース・フィードバック・ブロック７を用いてロックされている。ロックするための帯域幅は、十分に高くなければならないが、少なくともフィードバック・ループ６の場合と同じ程度に高いことが好ましい。
【００３０】
フィードバック・ブロック７は、図５（ｂ）及び図５（ｃ）を参照して説明された種類のブリッジ・フィードバック回路である。
図８は、本発明によるアンチジッタ回路のためのジッタ周波数の関数としてのジッタ抑制（曲線ａ）と内在的ノイズ（曲線ｂ）の典型的なプロットである。これらのプロットは、図１から図４までを参照して説明された種類の既知のアンチジッタ回路を用いて得られるジッタ抑制（曲線ｃ）と内在的ノイズ（曲線ｄ）との対応するプロットと比較される。曲線ａ及びｃの比較により、本発明によるアンチジッタ回路ははるかに低い方のジッタ周波数までジッタ抑制が拡張されていることが明らかに示される。同様に、曲線ｂ及びｄの比較により、本発明によるアンチジッタ回路は内在的ノイズをはるかに縮小していることが示される。更に、本発明のアンチジッタ回路によると、この回路におけるすべてのコンデンサのキャパシタンスの合計が既知のアンチジッタ回路の場合よりはるかに小さい場合であっても、比較的低いジッタ遮断周波数を得ることができる。図１から図３までを参照して説明した種類の従来型のアンチジッタ回路では、ＤＣ除去回路２におけるローパスフィルタは、積分器のコンデンサＣの１００倍程度の比較的大きなコンデンサを含むことがあるが、これは、図４の特性に示されている不所望の尖鋭なピークを最小化する又は除去するためのものである。実際には、そのようなコンデンサを用いることには大きなコストを要するのであり、オンチップに設置することが必要な場合には、特にそうである。本発明の好適実施例によると、不所望な尖鋭なピークを、比較的大きなキャパシタンスを必要とすることなく最小化する又は除去することが可能となる。
【００３１】
フィードバック・ループ６は、また、アンチジッタ回路における非線形性を補償する点でも有効である。これは、この回路が、他の場合であったら除外されるようなより高い周波数において動作可能であることを意味する。
【００３２】
ジッタ抑制の程度と内在的ノイズのレベルとは、フィードバック・ループのゲインに左右される。図９（ａ）は、ジッタ抑制のプロット（単位はｄＢである）を、異なるゲイン値に対するジッタ周波数の関数として示している。すなわち、１０ｄＢ（曲線２）、３０ｄＢ（曲線３）、５０ｄＢ（曲線４）、７０ｄＢ（曲線５）及び９０ｄＢ（曲線６）のゲインである。曲線１はジッタ抑制のプロットを、フィードバック・ループが取り除かれた場合に得られるジッタ周波数の関数として示している。曲線１が示すように、約４００ｋＨｚよりも下の周波数では、有意的な抑制は存在しない。曲線２から曲線６までは、異なるゲイン値に対するフィードバック・ループの効果を示している。抑制は、ゲインの増加の関数として増加し、段階的に低いジッタ周波数まで拡張される。
【００３３】
図９（ｂ）は、内在的又は内部ノイズのプロットを、同じゲイン値に対するジッタ周波数の関数として示している。約４００Ｈｚよりも高い周波数では、ノイズ・レベルは、ゲイン増加の関数として徐々に低下する。しかし、約４００Ｈｚよりも低いような非常に低い周波数では、この傾向は逆転する。すなわち、ノイズ・レベルは、ゲインの増加の関数として徐々に上昇する。このような非常に低い周波数範囲では、ノイズ・レベルは、オクターブ・ライン当たりで約６ｄＢよりも高くなることは決してなく、これは、ほとんどの実際のシステムで妥当である。
【００３４】
これらの曲線を念頭におくと、最適なゲインは３０ｄＢより小さいことはなく、好ましくは約６０ｄＢである。ただし、３０ｄＢよりも小さなゲインで非常に有用な改善を得ることができる。
【００３５】
約５０ｄＢのゲインでは、内在的ノイズの改善と最低のジッタ周波数での抑制とは、非常に有用となる。しかし、フィードバック・システムの不安定性は、図９（ａ）及び図９（ｂ）の曲線の約２００ＭＨｚにおいて、上向きのよじれ（キンク、kink）の分だけ例として設定されている。好適実施例では、この不安定性は、フィードバック・ループのフィルタ応答を適切に成形することによって、容易に除去することができる。これは、図（ｃ）及び図（ｄ）を参照して既に説明したように、搬送波周波数における及び搬送波周波数の周囲でのループ・ゲインを縮小することによって調整が可能である。不安定性ゲイン点は、より高い搬送波周波数ではより高い（比例的に）。従って、より低い搬送波周波数でのゲイン縮小が必要となる。
【図面の簡単な説明】
【００３６】
【図１】既知のアンチジッタ回路の概略図である。
【図２】図１に示されたアンチジッタ回路のより詳細なブロック図である。
【図３（ａ）】図１及び図２に示されたアンチジッタ回路の動作を理解するのに有用な波形を示している。
【図３（ｂ）】図１及び図２に示されたアンチジッタ回路の動作を理解するのに有用な波形を示している。
【図３（ｃ）】図１及び図２に示されたアンチジッタ回路の動作を理解するのに有用な波形を示している。
【図３（ｄ）】図１及び図２に示されたアンチジッタ回路の動作を理解するのに有用な波形を示している。
【図４】図１及び図２に示された既知のアンチジッタ回路のためのジッタ伝達関数に特有な２時のローパスフィルタを示している。
【図５（ａ）】本発明によるアンチジッタ回路のブロック図である。
【図５（ｂ）】図５（ａ）に示されているアンチジッタ回路のフィードバック・ループにおいてフィルタの一部を形成するブリッジ・フィードバック回路の１つの例を示している。
【図５（ｃ）】図５（ａ）に示されているアンチジッタ回路のフィードバック・ループにおいてフィルタの一部を形成するブリッジ・フィードバック回路のもう１つの例を示している。
【図５（ｄ）】勾配補償構成を示している。
【図６】本発明によるもう１つのアンチジッタ回路のブロック図である。
【図７】図５及び図６のアンチジッタ回路においてエラー信号が与えられる異なる点を図解している。
【図８】本発明によるアンチジッタ回路と既知のアンチジッタ回路と煮対するジッタ周波数の関数としてジッタ抑制と内在的ノイズとのプロットを示している。
【図９（ａ）】異なるフィードバック・ループ・ゲインに対するジッタ周波数の関数としてジッタ抑制のプロットを示している。
【図９（ｂ）】異なるフィードバック・ループ・ゲインに対するジッタ周波数の関数として内在的ノイズのプロットを示している。
【図１】
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【図２】
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【図３（ａ）】
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【図３（ｂ）】
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【図３（ｃ）】
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【図３（ｄ）】
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【図４】
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【図５（ａ）】
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【図５（ｂ）】
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【図５（ｃ）】
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【図５（ｄ）】
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【図６】
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【図７】
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【図８】
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【図９（ａ）】
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【図９（ｂ）】
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【国際調査報告】
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