(57)【要約】【課題】  向上した調節能力と高い品質係数Ｑとを有するバラクタ及びその製造方法を提供すること。【解決手段】  本発明は、向上した調節能力と高い品質係数Ｑとを有するバラクタ２２、及び、バラクタ２２を製造する方法を提供する。本発明の方法は、従来のＣＭＯＳ処理スキーム又はＢｉＣＭＯＳ処理スキームに組み込むことができる。この方法は、第１の導電型の半導体基板１２と、該基板１２の上部領域１１の下方に配置された、第２の導電型のサブコレクタ１４又は分離ウェル（すなわち、ドープ領域）とを含む構造体であって、該第１の導電型は、第２の導電型とは異なる構造体を準備するステップを含む。次に、複数の分離領域１６が、基板１２の上部領域１１内に形成され、次いで、ウェル領域が、基板１２の上部領域１１内に形成される。場合によっては、本発明のプロセスのこの時点で、ドープ領域１４が形成される。ウェル領域は、第２の導電型の外側ウェル領域２０Ａ及び２０Ｃと、第１の導電型の内側ウェル領域２０Ｂとを含む。ウェル領域の各々のウェルは、分離領域１６によって上面で分離される。次に、内側ウェル領域２０Ｂの上方に、少なくとも第１の導電型のゲート導体２６を有する電界効果トランジスタが形成される。【選択図】      図４
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【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板であって、前記半導体基板は、該半導体基板の上部領域の下方に配置された第２の導電型のドープ領域を含み、前記第１の導電型は、前記第２の導電型とは異なる、第１の導電型の半導体基板と、
前記半導体基板の前記上部領域内に配置されたウェル領域であって、前記ウェル領域は、前記第２の導電型の外側ウェル領域と、前記第１の導電型の内側ウェル領域とを含み、前記ウェル領域のウェルの各々は、分離領域によって上面で分離される、ウェル領域と、
前記内側ウェル領域の上方に配置された、少なくとも前記第１の導電型のゲート導体を有する電界効果トランジスタと
を備えるバラクタ構造体。
【請求項２】
前記第１の導電型はｐ−型ドーパントを含み、前記第２の導電型はｎ−型ドーパントを含む、請求項１に記載のバラクタ構造体。
【請求項３】
前記第１の導電型はｎ−型ドーパントを含み、前記第２の導電型はｐ−型ドーパントを含む、請求項１に記載のバラクタ構造体。
【請求項４】
前記第２のドープ領域は、サブコレクタ又は分離ウェルである、請求項１に記載のバラクタ構造体。
【請求項５】
各々のウェル領域は、隣接するウェル領域が互いに接触状態にあるように、前記分離領域の下方に延びる、請求項１に記載のバラクタ構造体。
【請求項６】
前記半導体基板の前記上部領域は、エピタキシャル半導体層を含む、請求項１に記載のバラクタ構造体。
【請求項７】
前記電界効果トランジスタは、前記ゲート導体の下方に配置されたゲート誘電体と、前記ゲート導体上に配置されたハード・マスクと、該ゲート導体の側壁上に配置された少なくとも１つのスペーサと、隣接するソース／ドレイン領域とをさらに備える、請求項１に記載のバラクタ構造体。
【請求項８】
前記ゲート導体はポリシリコンを含む、請求項１に記載のバラクタ構造体。
【請求項９】
半導体基板の上部領域の下方に配置された、ｎ−ドープ領域を含むｐ−型半導体基板と、
前記半導体基板の前記上部領域内に配置されたウェル領域であって、前記ウェル領域は、外側Ｎ−ウェル領域及び内側Ｐ−ウェル領域を含み、該ウェル領域のウェルの各々は、分離領域によって上面で分離される、ウェル領域と、
前記内側Ｐ−ウェル領域の上方に配置された、少なくともｐ−型ゲート導体を有する電界効果トランジスタと
を備えるバラクタ構造体。
【請求項１０】
前記ｎ−ドープ領域は、サブコレクタ又は分離ウェルを含む、請求項９に記載のバラクタ構造体。
【請求項１１】
各々のウェル領域は、隣接するウェル領域が互いに接触状態にあるように、分離領域の下方に延びる、請求項９に記載のバラクタ構造体。
【請求項１２】
前記基板の前記上部領域は、エピタキシャル半導体層を含む、請求項９に記載のバラクタ構造体。
【請求項１３】
前記電界効果トランジスタは、前記ゲート導体の下方に配置されたゲート誘電体と、前記ゲート導体上に配置されたハード・マスクと、前記ゲート導体の側壁上に配置された少なくとも１つのスペーサと、隣接するソース／ドレイン領域とをさらに備える、請求項９に記載のバラクタ構造体。
【請求項１４】
前記ゲート導体は、ポリシリコンを含む、請求項９に記載のバラクタ構造体。
【請求項１５】
バラクタ構造体を製造する方法であって、
第１の導電型の半導体基板を含む構造体を準備するステップと、
前記半導体基板の上部領域内に複数の分離領域を形成するステップと、
前記半導体基板の前記上部領域内にウェル領域を形成するステップであって、前記ウェル領域は、前記第１の導電型とは異なる第２の導電型の外側ウェル領域と、該第１の導電型の内側ウェル領域とを含み、前記ウェル領域のウェルの各々は、分離領域によって上面で分離される、ステップと、
前記内側ウェル領域の上方に、少なくとも前記第１の導電型のゲート導体を有する電界効果トランジスタを形成するステップであって、前記第２の導電型のドープ領域は、前記複数の分離領域を形成する前又は直後に、前記半導体基板の上部領域内に形成される、ステップと
を含む方法。
【請求項１６】
前記第１の導電型はｐ−型ドーパントを含み、前記第２の導電型はｎ−型ドーパントを含む、請求項１５に記載の方法。
【請求項１７】
前記第１の導電型はｎ−型ドーパントを含み、前記第２の導電型はｐ−型ドーパントを含む、請求項１５に記載の方法。
【請求項１８】
前記ドープ領域は、イオン注入によって形成されるサブコレクタ又は分離ウェルを含む、請求項１５に記載の方法。
【請求項１９】
前記半導体基板の前記上部領域は、ドープ領域を形成した後に形成されるエピタキシャル成長半導体層を含む、請求項１５に記載の方法。
【請求項２０】
前記ウェル領域を形成するステップは、マスク・イオン注入プロセスを含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、場合によっては、負のバイアスをかけることを可能にする改善された調節能力と、例えば、寄生（parasitics）のような、雑音を低減させる分離領域とを有するバラクタを含む相補型金属酸化膜半導体（ＣＭＯＳ）及びバイポーラ／ＣＭＯＳ（ＢｉＣＭＯＳ）電子デバイス、並びに、こうしたデバイスを製造する方法に関する。バラクタを含む本発明の電子デバイスは、携帯電話又はセルラ式電話、携帯用情報端末（ＰＤＡ）及び他の高ＲＦ（無線周波数）電子デバイスに用いるのに非常に適している。
【背景技術】
【０００２】
バラクタは、適切な電圧又は電流バイアスによって制御される静電容量を有する電子デバイスである。バラクタは、一般に、例えば、発振器の周波数が適用される電流又は電圧によって制御される、いわゆる電圧制御発振器（voltage controlled oscillator、ＶＣＯ）において用いられる。こうした場合には、可変周波数が必要とされるとき、又は、信号を基準信号に同期させる必要があるとき、ＶＣＯが用いられる。
【０００３】
携帯電話／セルラ式電話のような無線通信装置においては、一般に、ＶＣＯが、位相ロック・ループ回路において用いられ、無線受信機によって受信される信号と同期される基準信号の生成、変調／復調操作及び周波数合成を含む、適切な信号を生成する。
【０００４】
多数のバラクタが開発され、集積回路技術において成功裏に用いられている。例えば、バイポーラ、ＣＭＯＳ及びＢｉＣＭＯＳ技術においては、バラクタとしてｐｎダイオード、Ｓｃｈｏｔｔｋｙダイオード、又はＭＯＳダイオードを用いることが周知である。非特許文献１においては、ｐｎダイオードを含むバラクタが記載されている。Ｆｏｘｈａｌｌ他に付与された特許文献１、Ｇｏｏｄｗｉｎ他に付与された特許文献２、Ｐａｖｌｉｄｉｓ他に付与された特許文献３及びＮｇｕｙｅｎ他に付与された特許文献４は、超階段型イオン注入接合領域を含む、他のタイプの可変キャパシタ（すなわち、バラクタ）ダイオードについて記載する。「超階段型」という用語は、注入領域が、隣接する外部ベース領域の壁と接触状態にあるドーピング・プロファイルを有することを示す。他方、Ｅｍｂｒｅｅ他に付与された特許文献５、Ｓｔｏｌｆａ他に付与された特許文献６及びＬｉｔｗｉｎ他に付与された特許文献７は、バラクタとして用いられるＭＯＳダイオードについて記載する。
【０００５】
バラクタの統合は、集積回路技術の能力によって決まる。ＢｉＣＭＯＳ技術における高ＲＦ用途のための集積回路デバイスの概要が、例えば、非特許文献２に記載されている。そこで述べられているように、バラクタは、標準的なＢｉＣＭＯＳデバイス・セットの一部ではない。代わりに、バイポーラ・トランジスタのベース・コレクタ接合をバラクタとして用いることが提案されている。
【０００６】
デバイスをバラクタとして用いるために、デバイスは、次の基準、すなわち（１）調節能力（すなわち、最大静電容量の最小静電容量に対する比）が大きくなければならない（約３又はそれより大きいオーダー）、（２）品質係数Ｑが高くなければならない（約２０又はそれ以上のオーダー）及び（３）デバイスが直線性を示さなければならない、のうちの１つ又は複数、好ましくは２つ又はそれ以上を満たさなければならない。
【０００７】
知られている従来技術のバラクタの中の多くは、上記の基準を満たしていない。例えば、これまでのベース・コレクタ接合バラクタは、ＮＰＮベース・コレクタ・プロファイルに依存しており、バラクタの調節能力のために最適化されていない。注入領域のドーピング・プロファイルが、外部ベース領域の「壁」に配置された超階段型ベース・コレクタ接合バラクタの場合には、デバイスは直線性を欠いている。従来のＭＯＳバラクタを用いる場合、調節能力は高いが、多くの場合、さらに高い調節能力が必要とされる。
【０００８】
【特許文献１】米国特許第３，６３８，３００号明細書
【特許文献２】米国特許第４，２２６，６４８号明細書
【特許文献３】米国特許第４，８２７，３１９号明細書
【特許文献４】米国特許第５，５５７，１４０号明細書
【特許文献５】米国特許第４，９７３，９２２号明細書
【特許文献６】米国特許第５，９６５，９１２号明細書
【特許文献７】米国特許第６，１００，７７０号明細書
【非特許文献１】Ｒ．Ａ．  Ｍｏｌｉｎｅ他による、「Ｉｏｎ−Ｉｍｐｌａｎｔｅｄ  Ｈｙｐｅｒａｂｒｕｐｔ  Ｊｕｎｃｔｉｏｎ  Ｖｏｌｔａｇｅ  Ｖａｒｉａｂｌｅ  Ｃａｐａｃｉｔｏｒｓ」という名称のタイトルの論文、ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．Ｄｅｖｉｃｅ、ＥＤ−１９、ｐｐ２６７ｆ、１９７２年
【非特許文献２】Ｊ．Ｎ．Ｂｕｒｇｈａｒｔｚ他による「Ｉｎｔｅｇｒａｔｅｄ  ＲＦ  ａｎｄ  Ｍｉｃｒｏｗａｖｅ  Ｃｏｍｐｏｎｅｎｔ  ｉｎ  ＢｉＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ」、ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．Ｄｅｖｉｃｅ、Ｃｏｌ．４３、ｐｐ１５５９、１９９６年９月
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来技術のバラクタに関する上述の欠点に鑑みて、上記の基準を満たし、ＣＭＯＳ及びＢｉＣＭＯＳデバイスと統合することができる、新しい改善されたバラクタを提供するための必要性が引き続き存在する。
【００１０】
さらに、従来のＭＯＳバラクタ設計においては、ＭＯＳバラクタをバルク基板から電気的に絶縁することは困難である。十分に電気的に絶縁されていないことにより、例えば、雑音のような高い寄生を有するデバイスがもたらされる。したがって、十分に電気的に絶縁され、これによりデバイスの雑音が低減されるバラクタ設計を提供する必要も存在する。
【課題を解決するための手段】
【００１１】
本発明は、向上した調節能力と高い品質係数Ｑとを有するバラクタ、及び、バラクタを製造する方法を提供する。本発明の方法は、従来のＣＭＯＳ処理スキーム又はＢｉＣＭＯＳ処理スキームに組み込むことができる。
【００１２】
具体的かつ大まかに言うと、本発明のバラクタは、
第１の導電型の半導体基板であって、この半導体基板は、該半導体基板の上部領域の下方に配置された第２の導電型のドープ領域を含み、第１の導電型は、ドーパント型に関して、第２の導電型とは異なる、第１の導電型の半導体基板と、
前記半導体基板の上部領域内に配置されたウェル領域であって、このウェル領域は、第２の導電型の外側ウェル領域と、第１の導電型の内側ウェル領域とを含み、ウェル領域のウェルの各々は、分離領域によって上面で分離される、ウェル領域と、
内側ウェル領域の上方に配置された、少なくとも第１の導電型のゲート導体を有する電界効果トランジスタと、
を含む。
【００１３】
ＢｉＣＭＯＳ又はバイポーラ・トランジスタが製造される幾つかの実施形態においては、第２の導電型のドープ領域は、サブコレクタである。ＣＭＯＳデバイスが製造される他の実施形態においては、第２の導電型のドープ領域は、分離ウェルである。
【００１４】
好ましい実施形態を表す本発明の１つの実施形態において、バラクタは、
半導体基板の上部領域の下方に配置された、ｎ−ドープ領域すなわちサブコレクタ又は分離ウェルを含むｐ−型半導体基板と、
前記半導体基板の上部領域内に配置されたウェル領域であって、このウェル領域は、外側Ｎ−ウェル領域及び内側Ｐ−ウェル領域を含み、ウェル領域のウェルの各々は、分離領域によって上面で分離される、ウェル領域と、
内側Ｐ−ウェル領域の上方に配置された、少なくともｐ−型ゲート導体を有する電界効果トランジスタと
を含む。
【００１５】
本発明の別の実施形態においては、バラクタは、
半導体基板の上部領域の下方に配置された、ｐ−ドープ領域すなわちサブコレクタ又は分離ウェルを含むｎ−型半導体基板と、
前記半導体基板の上部領域内に配置されたウェル領域であって、このウェル領域は、外側Ｐ−ウェル領域及び内側Ｎ−ウェル領域を含み、ウェル領域のウェルの各々は、分離領域によって上面で分離される、ウェル領域と、
内側Ｎ−ウェル領域の上方に配置された、少なくともｐ−型ゲート導体を有する電界効果トランジスタと
を含む。
【００１６】
バラクタ構造体に加えて、本発明はまた、これを製造する方法も提供する。本方法は、
第１の導電型の半導体基板を含む構造体を準備するステップと、
前記半導体基板の上部領域内に複数の分離領域を形成するステップと、
前記半導体基板の上部領域内にウェル領域を形成するステップであって、このウェル領域は、第１の導電型とは異なる第２の導電型の外側ウェル領域と、第１の導電型の内側ウェル領域とを含み、ウェル領域のウェルの各々は、分離領域によって上面で分離される、ステップと、
内側ウェル領域の上方に、少なくとも第１の導電型のゲート導体を有する電界効果トランジスタを形成するステップと
を含む。
【００１７】
１つの実施形態において、半導体基板は、該半導体基板の上部領域の下方に配置された、第２の導電型のドープ領域を含む。ドープ領域は、複数の分離領域を形成する前、又は複数の分離領域を形成した後であるがウェル領域を形成する前に形成することができる。ドープ領域は、ＢｉＣＭＯＳ又はバイポーラ・デバイスのためのサブコレクタとすることができ、又は、ＣＭＯＳデバイスのための分離ウェルとすることができることにも留意される。
【００１８】
好ましいバラクタ構造体の場合は、本方法は、
ｐ−型半導体基板を含む構造体を準備するステップと、
前記半導体基板の上部領域内に複数の分離領域を形成するステップと、
前記半導体基板の上部領域内にウェル領域を形成するステップであって、このウェル領域は、外側ウェルＮ−領域及び内側Ｐ−ウェル領域を含み、ウェル領域のウェルの各々は、分離領域によって上面で分離される、ステップと、
内側ウェル領域の上方に、少なくともｐ−型ゲート導体を有する電界効果トランジスタを形成するステップと
を含む。
【００１９】
１つの実施形態において、半導体基板は、該半導体基板の上部領域の下方に配置された、第２の導電型のドープ領域を含む。ドープ領域は、複数の分離領域を形成する前、又は複数の分離領域を形成した後であるがウェル領域を形成する前に形成することができる。
【発明を実施するための最良の形態】
【００２０】
ここで、改善された調節能力及び減少した寄生すなわち雑音を有するＭＯＳバラクタ、並びに、その製造方法を提供する本発明が、本出願に添付する図面を参照することによってより詳細に説明される。本出願の図面は、説明の目的のために提供されるものであり、よって縮尺に合わせて描かれていないことが留意される。さらに、図面に示される同じ要素及び対応する要素は、同じ参照符号によって示される。
【００２１】
以下の説明において、交互するＮ−ウェル、Ｐ−ウェル及びＮ−ウェル・レイアウトと、ｎ−型サブコレクタとを含む、ＢｉＣＭＯＳ及びバイポーラ用途のためのＰＭＯＳバラクタが説明される。こうした配置が詳細に説明されるが、本発明はさらに、交互するＰ−ウェル、Ｎ−ウェル及びＰ−ウェル・レイアウトと、ｐ−型サブコレクタとを含む、ＢｉＣＭＯＳ又はバイポーラ用途のためのＮＭＯＳバラクタも考慮する。ＮＭＯＳバラクタは、ＰＭＯＳバラクタとは反対のドーパントの導電性を用いることによって作られる。例えば、図１−図４に示されるようなＢｉＣＭＯＳ又はバイポーラ用途の場合は、基板内に存在する第１の導電型のドーパントとは異なる第２の導電型のドープ領域を表すサブコレクタが存在することが留意される。ＣＭＯＳ用途においては、基板内に存在する第１の導電型のドーパントとは異なる第２の導電型のドープ領域を表す分離ウェルが存在する。ドープ領域は、分離領域を形成する前に、又は分離領域を形成した後であるが本発明のウェル領域を形成する前に形成することができる。
【００２２】
最初に、半導体基板１２の一部の中にｎ＋サブコクレタ１４が形成された後に形成される初期構造体１０を示す図１を参照する。半導体基板１２は、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、又は例えば、シリコン・オン・インシュレータ（silicon-on-insulator、ＳＯＩ）、ＳｉＧｅオン・インシュレータ（SiGe-on-insulator、ＳＧＯＩ）及びＳｉ／ＳｉＧｅ等の層状半導体を含む半導体材料からなる。示される実施形態の場合は、半導体基板１２は、ｐ−型基板である。基板１２は、基板材料自体、又はｎ＋サブコレクタ１４を形成する前に上に形成することができる任意のエピタキシャル成長半導体層を含むことができる上部領域１１を含むことに留意されたい。
【００２３】
ｎ＋サブコレクタ１４は、当業者には公知の通常のイオン注入プロセス及び条件を用いて、Ａｓ又はＰのようなｎ−型ドーパント原子を注入することによって形成される。注入は、基板全体にわたって連続的なサブコレクタ１４を提供するブランケット注入とすることもでき、或いは、マスク・イオン注入プロセスを用いて、基板の特定の部分内に別個のサブコレクタを形成することもできる。用いることができる１つの可能なｎ−型ドーパントは、約１Ｅ１４原子／ｃｍ２から約５Ｅ１６原子／ｃｍ２までのドーピング用量、及び、約２０ｋｅＶから約１００ｋｅＶまでのエネルギーで注入することができるＡｓである。上述のもの以外の他のドーパント・イオン及び／又は注入条件を用いることもできる。ｎ＋サブコレクタ１４は、基板１２の上面から、約３００ｎｍから約２０００ｎｍまでに配置される。
【００２４】
用いられるドーパントの型にもかかわらず、サブコレクタ１４は、一般的には、約１Ｅ１８原子／ｃｍ３から約１Ｅ２０原子／ｃｍ３までのドーパント濃度を有し、約１Ｅ１９原子／ｃｍ３から約１Ｅ２０原子／ｃｍ３までのドーパント濃度がより一般的である。
【００２５】
サブコレクタ１４は、本発明のこの時点で形成されるように示されるが、プロセス中、すなわち分離領域の形成後であるがウェル領域の形成前に、サブコレクタ１４を後で形成できることに留意されたい。
【００２６】
上述のような幾つかの実施形態においては、シリコン又はＳｉＧｅ等のエピタキシャル半導体層が、当業者には公知の従来のエピタキシャル成長プロセスを用いて、半導体基板１２の表面上に形成される。こうしたエピタキシャル層は、図１に表記された領域１１に対応するものである。
【００２７】
次に、図２に示されるように、複数の分離領域１６が、半導体基板１２の上部領域１１内に形成される。本発明のこの時点で形成される複数の分離領域１６は、シリコン局所酸化（local oxidation of silicon、ＬＯＣＯＳ）による分離領域とすることができ、或いはより好ましくは、複数の分離領域１６は、図２に示されるようなトレンチ分離領域である。分離領域１６は、当業者には公知のプロセスを用いて形成される。例えば、分離領域１６がＬＯＣＯＳ分離領域からなるとき、こうした分離領域を形成する際に、シリコン局所酸化法を用いることができる。分離領域１６がトレンチ分離領域からなるとき、トレンチ分離領域は、リソグラフィ、エッチング及びトレンチ充填（すなわち、テトラエチル・オルトシリケート（ＴＥＯＳ）又は高密度プラズマ酸化物（ＨＤＰＯ）等のトレンチ誘電体の堆積）によって形成される。随意的に、トレンチ充填に続いて、化学機械研磨（ＣＭＰ）又は研削等の平坦化プロセスを行うことができる。また、任意の緻密化プロセスを用いることもできる。
【００２８】
本発明においては、複数の分離領域１６が、基板１２の上部領域１１内に形成され、これらは、ｎ＋サブコレクタ１４までは延びていない。図２に示されるような２つの分離領域が、デバイス領域１８を定める。
【００２９】
次に、交互する導電性のウェル領域が、イオン注入及びアニールによって形成される。図３に示されるこの例においては、交互する導電性のウェル領域は、第１のＮ−ウェル領域２０Ａ、Ｐ−ウェル領域２０Ｂ及び第２のＮ−ウェル領域２０Ｃを含む。別の実施形態においては、ウェル領域についての代替的なドーピング構成が形成される。図３に示されるこの例においては、Ｐ−ウェル領域（「活性ウェル」）２０Ｂは、デバイス領域１８内に配置される。Ｎ−ウェル領域２０Ａ及び２０Ｃは、デバイス領域１８に隣接して形成され、それらのウェル領域は、本明細書においては「リーチ・スルー注入領域」と呼ぶことができる。示されるように、ウェル領域は分離領域１６の下方に延びるので、各々の隣接するウェル領域が、例えば、２０Ａ及び２０Ｂといった隣接するウェル領域と接触するようになる。図３に示されるように、ウェル領域２０Ａ、２０Ｂ及び２０Ｃは、ｎ＋サブコレクタ１４の表面まで下方に延びる。サブコレクタ１４又は分離ウェル１４に電気的に接触させるように、ウェル領域２０Ａ及び２０Ｃが用いられる。
【００３０】
上述のように、ウェル領域は、イオン注入及びアニールによって形成される。各々のウェルを形成するのに用いられるドーパントの型は、最終的なバラクタの極性によって決まる。Ａｓ及びＰのような、元素周期表のＶＡ族からの元素といったｎ−型ドーパントは、Ｎ−ウェルを形成するのに用いられ、Ｂ、Ｉｎ及びＧａのような元素周期表のＩＩＩＡ族からの元素といったｐ−型ドーパントは、Ｐ−ウェルを形成するのに用いられる。
【００３１】
用いられるドーパントの型にもかかわらず、各々のウェル領域は、一般的には、約１Ｅ１７原子／ｃｍ３から約１Ｅ１９原子／ｃｍ３までのドーパント濃度を有し、約１Ｅ１７原子／ｃｍ３から約１Ｅ１８原子／ｃｍ３までのドーパント濃度がより一般的である。
【００３２】
本発明によると、マスク・イオン注入プロセスを用いて、半導体基板１２の一部の中に選択的なドーパント・イオンの型が注入される。同じ注入条件を用いて、外側ウェル領域２０Ａ及び２０Ｃを同時に形成することができる。代替的に、異なる注入条件を用いて、異なったときに外側ウェル領域２０Ａ及び２０Ｃを形成することもできる。注入の順序は異なり得る。例えば、ウェル領域２０Ａ及び２０Ｃの前又は後に、ウェル領域２０Ｂを形成することができる。
【００３３】
各々のウェル領域を形成する際に用いられる注入条件は、従来のものであり、当業者には公知である。例えば、Ｎ−ウェル領域を形成するための注入条件は、約１Ｅ１２原子／ｃｍ２から約８Ｅ１５原子／ｃｍ２までのｎ−型ドーパント用量、及び約３０ｋｅＶから約１０００ｋｅＶまでのエネルギーを含むことができる。Ｐ−ウェル領域は、約１Ｅ１２原子／ｃｍ２から約８Ｅ１３原子／ｃｍ２までのｐ−型ドーパント用量、及び約３０ｋｅＶから約６００ｋｅＶのエネルギーを用いて形成することができる。この技術においてリーチ・スルー（ｎ−型）注入が利用可能な場合には、この注入を標準的なＮ−ウェル注入に置き換える。一般的に、こうしたリーチ・スルー注入は、ドーパント用量が５Ｅ１３原子／ｃｍ２から５Ｅ１４原子／ｃｍ２までであり、エネルギーが１００ｋｅＶから３００ｋｅＶまでの、Ｓｂのようなｎ−型ドーパントを含む。
【００３４】
実質的に垂直型イオン注入プロセスを用いて、イオン注入を行うこともでき、或いは代替的に、傾斜イオン注入プロセスを用いることもできる。
【００３５】
各々のウェル領域内のドーパントを活性化させるために、アニール・プロセスが用いられる。ウェル領域が形成された後に単一のアニール・ステップを用いることができ、或いは代替的に、個々のウェル領域の各々の注入に続いて、アニール・プロセスを行うこともできる。本発明に用いられるアニール温度は、一般的には、約９００℃又はそれより高く、約１０００℃又はそれより高いアニール温度が、より一般的である。アニール時間は、用いられるアニール・プロセスのタイプによって異なり得る。例えば、一般的に、急速熱アニール（ＲＴＡ）プロセス、レーザ・アニール、又はスパイク・アニールについては、約５分又はそれより短いアニール時間が用いられ、一方、一般的に、炉アニールについては、約３０分又はそれより長いアニール時間が用いられる。
【００３６】
本発明のプロセス内の別の熱サイクルが実行されるまで、ウェル領域の活性化を遅らせることができることに留意すべきである。例えば、ソース／ドレイン拡散の活性化の際に、ウェル領域を活性化させることができる。全体のプロセスの中で、熱サイクル数を減少させ、よって、コストを削減するので、後の熱プロセスまでウェル領域の活性化を遅らせることは、有利である。
【００３７】
次に、従来のＣＭＯＳプロセスを用いて、図４に示されるバラクタ２２を提供する。図４に示されるバラクタ２２は、ゲート誘電体２４と、ゲート導体２６と、少なくともゲート導体２６の側壁上に配置された少なくとも１つのスペーサ３０と、基板１２の上部に配置されたソース／ドレイン領域３２（３２’）とを含む電界効果トランジスタ（ＦＥＴ）を含むことに留意されたい。バラクタ２２は、デバイス領域１８内の中間ウェル領域すなわちＰ−ウェル領域２０Ｂの上に配置される。
【００３８】
図４に示されるバラクタ２２を形成するのに用い得る１つの従来のＣＭＯＳプロセスは、次のステップを含む。すなわち、分離領域が堆積された誘電体からなる場合には、最初に、ゲート誘電体２４は、半導体基板１２と分離領域１６を含む図３に示される構造体の表面全体上に形成される。
【００３９】
ゲート誘電体２４は、例えば、酸化、窒化、又は酸窒化といった熱成長プロセスによって形成することができる。代替的に、ゲート誘電体２４は、例えば、化学気相成長（ＣＶＤ）、プラズマ強化ＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積及び他の同様の堆積プロセスのような堆積プロセスによって形成することができる。上記のプロセスの任意の組み合わせを用いて、ゲート誘電体２４を形成することもできる。
【００４０】
ゲート誘電体２４は、これらに限定されるものではないが、酸化物、窒化物、酸窒化物、及び／又は金属シリケート及び窒化金属シリケートを含むシリケートなどの絶縁材料からなる。１つの実施形態において、ゲート誘電体２４は、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、及びこれらの混合物のような酸化物からなることが好ましい。
【００４１】
ゲート誘電体２４の物理的な厚さは異なり得るが、一般的には、ゲート誘電体２４は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約０．５ｎｍから約３ｎｍまでの厚さがより一般的である。
【００４２】
ゲート誘電体２４を形成した後、例えば、物理気相成長、ＣＶＤ、又は蒸着等の周知の堆積プロセスを用いて、図４に示されるゲート導体２６になるポリシリコン（すなわち、ポリＳｉ）のブランケット層が、ゲート誘電体２４上に形成される。ポリシリコンのブランケット層は、ドープされたものであっても、ドープされていないものであってもよい。ドープされたものである場合には、ポリシリコン・ブランケット層を形成するのに、その場（in-situ）ドーピング堆積プロセスを用いることができる。代替的に、堆積、イオン注入及びアニールによって、ドープされたポリＳｉ層を形成することができる。ポリＳｉ層のドーピングが、形成されるゲートの仕事関数をシフトさせる。ドーパント・イオンの説明に役立つ実例は、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌ、又はこれらの混合物を含む。図に示される例においては、ｐ−ドープされたポリシリコン・ゲート導体２６が形成される。イオン注入についての好ましいドーズ量は、１Ｅ１４（＝１×１０１４）原子／ｃｍ２から１Ｅ１６（＝１×１０１６）原子／ｃｍ２までであり、或いはより好ましくは、１Ｅ１５原子／ｃｍ２から５Ｅ１５原子／ｃｍ２までである。本発明のこの時点で堆積されたポリシリコン層の厚さすなわち高さは、用いられる堆積プロセスによって異なり得る。一般的には、ポリシリコン層は、約２０ｎｍから約１８０ｎｍまでの垂直厚さを有し、約４０ｎｍから約１５０ｎｍまでの厚さがより一般的である。
【００４３】
用いられるドーパントの型にもかかわらず、ゲート導体２６は、一般的には、約１Ｅ１９原子／ｃｍ３から１Ｅ２１原子／ｃｍ３までのドーパント濃度を有し、約５Ｅ１９原子／ｃｍ３から５Ｅ２０原子／ｃｍ３までのドーパント濃度がより一般的である。
【００４４】
ポリシリコン・ブランケット層の堆積後、例えば、物理気相成長又は化学気相成長等の堆積プロセスを用いて、ハード・マスクが、ポリシリコン・ブランケット層の上に形成される。ハード・マスクは、酸化物、窒化物、酸窒化物、又はこれらの任意の組み合わせとすることができる。１つの実施形態において、例えば、Ｓｉ３Ｎ４のような窒化物が、ハード・マスクとして用いられる。さらに別の実施形態においては、ハード・マスクは、ＳｉＯ２のような酸化物である。ハード・マスクの厚さすなわち高さは、約２０ｎｍから約１８０ｎｍまでであり、約３０ｎｍから約１４０ｎｍまでの厚さがより一般的である。
【００４５】
次に、ポリシリコン・ブランケット層及びハード・マスクが、リソグラフィ及びエッチングによってパターン形成され、少なくとも１つのパターン形成されたゲート・スタックを提供する。パターン形成されたゲート・スタックは、同じ寸法すなわち長さを有することができ、或いは、デバイス性能を向上させるために様々な寸法を有することができる。本発明のこの時点のパターン形成されたゲート・スタックの各々は、ポリＳｉのゲート導体２６と、ハード・マスクとを含む。リソグラフィ・ステップは、フォトレジストをハード・マスクの上面に塗布するステップと、フォトレジストを所望のパターンの放射線に露光させるステップと、従来のレジスト現像液を用いて露光されたフォトレジストを現像するステップとを含む。次に、１つ又は複数のドライ・エッチング・ステップを用いて、フォトレジスト内のパターンが、ハード・マスク及びポリシリコンのブランケット層に転写される。幾つかの実施形態においては、ハード・マスク内にパターンが転写された後に、パターン形成されたフォトレジストを除去することができる。他の実施形態においては、エッチングが完了した後に、パターン形成されたフォトレジストが除去される。
【００４６】
ハード・マスクは、一般に、ゲートのパターン形成プロセス中又はその後に除去されることが留意される。ハード・マスクは、一般に、最終構造体内には存在しない。図４を参照されたい。
【００４７】
パターン形成されたゲート・スタックを形成する際に本発明に用いることができる適切な乾式エッチング・プロセスは、これらに限定されるものではないが、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、又はレーザ切除を含む。用いられる乾式エッチング・プロセスは、一般に、下にあるゲート誘電体２４に対して選択的であり、したがって、こうしたエッチング・ステップは、一般に、ゲート誘電体２４を除去するものではない。しかしながら、幾つかの実施形態においては、こうしたエッチング・ステップを用いて、ゲート・スタックによって保護されていないゲート誘電体２４の一部を除去することができる。
【００４８】
次に、少なくとも１つのスペーサ３０が、パターン形成されたゲート・スタックの露光された側壁上に形成される。少なくとも１つのスペーサ３０は、酸化物、窒化物、酸窒化物、及び／又はこれらの任意の組み合わせといった絶縁体からなる。少なくとも１つのスペーサ３０は、堆積及びエッチングによって形成される。
【００４９】
少なくとも１つのスペーサ３０の幅は、ソース及びドレインのシリサイド・コンタクト（後に形成される）がゲート・スタックの縁部の下に侵入しないように、十分に広いものでなければならない。一般的には、少なくとも１つのスペーサ３０が、約１５ｎｍから約８０ｎｍのまでの底部で測定された幅を有するとき、ソース／ドレイン・シリサイドは、ゲート・スタックの縁部の下に侵入しない。
【００５０】
スペーサの形成後、基板１２内にソース／ドレイン領域３２、３２´が形成される。ソース／ドレイン領域３２、３２´は、イオン注入及びアニール・ステップを用いて形成される。アニール・ステップは、前の注入ステップによって注入されたドーパントを活性化させる働きをする。イオン注入及びアニールについての条件は、当業者には公知である。「ソース／ドレイン領域」という用語は、深いソース／ドレイン拡散領域、任意のハロ注入及びソース／ドレイン拡張領域を含む。
【００５１】
次に、これまでに除去されていなかった場合には、ゲート誘電体２４を選択的に除去する化学エッチング・プロセスを用いて、ゲート誘電体２４の露光された部分を除去する。こうしたエッチング・ステップは、半導体基板１２の上面、及び、分離領域１６の上面で停止する。ゲート誘電体２４の露光された部分を除去する際に任意の化学エッチング液を用いることができるが、１つの実施形態においては、希フッ化水素酸（dilute hydrofluoric aid、ＤＨＦ）が用いられる。
【００５２】
当業者には公知の従来のソース／ドレイン・シリサイド化プロセス及び金属ゲート・シリサイド化プロセスを用いることによって、本発明のこの時点で、ソース／ドレイン領域３２、３２´及び随意的にゲート導体２４の少なくとも一部をシリサイド化することができる。
【００５３】
図４は、ＢｉＣＭＯＳ又はバイポーラ用途のための本発明の構造体、すなわち、ウェル・スキーム及び下にあるサブコレクタを含む、基板１２の上に配置されたバラクタ２２を示すことが留意される。図において、バラクタ２２は、ｐ−型ポリシリコン・ゲート導体２６、下にあるＰ−ウェル領域２０Ｂ、分離領域１６によってバラクタから分離される隣接するＮ−ウェル領域２０Ａ及び２０Ｃ、並びにＰ−ウェル領域２０Ｂをｐ−型半導体基板１２の本体から分離する下にあるｎ＋サブコレクタ１４を含む。反対の極性の型の構造体、すなわち、ｎ−型ポリシリコン・ゲート導体２６、下にあるＮ−ウェル領域２０Ｂ、分離領域１６によってバラクタ構造体から分離される隣接するＰ−ウェル領域２０Ａ及び２０Ｃ、並びにＮ−ウェル領域２０Ｂをｎ−型半導体基板１２の本体から分離する下にあるｐ＋サブコレクタ１４も考慮される。
【００５４】
空乏状態で作動する負バイアス蓄積バラクタを提供するので、図４に示される構造体は、好ましいものである。
【００５５】
必要に応じて、基板１２の表面上に他のバラクタ２２を形成できることが留意される。
【００５６】
図５は、Ｎ−ウェル内の従来技術のＮＭＯＳ（曲線１）、Ｐ−ウェル内の従来技術のＰＭＯＳ（曲線２）、並びにウェル・スキーム及び下にあるｎ＋サブコレクタ又は分離ウェルを有する、Ｐ−ウェル内の本発明のバラクタＰＭＯＳ（曲線３）についてのＣＶ特性を示す。本発明のバラクタにおける最小静電容量が減少し、よって、曲線１及び曲線２と比較してデバイスの調節能力が向上されることが、この図面から確認される。こうした最小静電容量の減少は、ｎ−型サブコレクタ又は分離ウェルの僅かなカウンタドープの影響である。このことにより、Ｐ−ウェル内の本発明のｐ−型ドーパントが減少され、よって、最小静電容量が減少される。
【００５７】
図６−図８は、ＣＭＯＳ用途のためのバラクタを形成するのに用いられる処理ステップを示す。このプロセスは、最初に、基板１２の上部領域内に形成された複数の分離領域１６を有する半導体基板１２を含む、図６に示される構造体を準備することで始まる。複数の分離領域１６が、上述のように形成される。示されるように、デバイス領域１８は、２つの隣接する分離領域間に形成される。半導体基板１２は、第１の導電型のドーパント（ｎ−又はｐ−型）でドープされる。
【００５８】
次に、図６に示される構造体内にｐ−型又はｎ−型ドーパントをイオン注入することによって、分離ウェル１４（すなわち、第２の導電型のドーパント領域）が形成され、図７に示される構造体を生成する。分離ウェル領域１４は、当業者には公知の従来の注入プロセスを用いて形成される。
【００５９】
次に、ウェル領域２０Ａ、２０Ｂ及び２０Ｃが、上述のように形成される。２０Ａ及び２０Ｃは、分離ウェル領域１４と同じ導電型のドーパントを有するリーチ・スルー注入領域であり、活性ウェル領域２０Ｂは、基板と同じ導電型のドーパントを有することに留意されたい。結果物としての構造体が、図８に示される。
【００６０】
図４に示される構造体を提供するために、図８に示される構造体上に、上述のさらなる処理を形成することができる。
【００６１】
本発明は、特に、その好ましい実施形態について示され、説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び詳細における前述した及び他の変更を加えることができることを理解するであろう。したがって、本発明は、説明され、示された正確な形態及び詳細に限定されるものではなく、添付の特許請求の範囲の精神及び範囲内にあることが意図される。
【図面の簡単な説明】
【００６２】
【図１】ＢｉＣＭＯＳ又はバイポーラ用途の蓄積バラクタを製造するための、本発明に用いられる基本的な処理ステップを示す図形表示（断面図による）である。
【図２】ＢｉＣＭＯＳ又はバイポーラ用途の蓄積バラクタを製造するための、本発明に用いられる基本的な処理ステップを示す図形表示（断面図による）である
【図３】ＢｉＣＭＯＳ又はバイポーラ用途の蓄積バラクタを製造するための、本発明に用いられる基本的な処理ステップを示す図形表示（断面図による）である
【図４】ＢｉＣＭＯＳ又はバイポーラ用途の蓄積バラクタを製造するための、本発明に用いられる基本的な処理ステップを示す図形表示（断面図による）である
【図５】ｎ−ウェル内の従来技術のＮＭＯＳ（曲線１）、ｐ−ウェル内の従来技術のＰＭＯＳ（曲線２）及び本発明のＰＭＯＳ蓄積バラクタ（曲線３）についてのＣＶ特性（静電容量密度対ゲート電圧Ｖｇ）のプロットである。
【図６】ＣＭＯＳ用途の蓄積バラクタを製造するための、本発明に用いられる基本的な処理ステップを示す図形表示（断面図による）である。
【図７】ＣＭＯＳ用途の蓄積バラクタを製造するための、本発明に用いられる基本的な処理ステップを示す図形表示（断面図による）である。
【図８】ＣＭＯＳ用途の蓄積バラクタを製造するための、本発明に用いられる基本的な処理ステップを示す図形表示（断面図による）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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