(57)【要約】  本発明は、それぞれ第１の導電型、第１の導電型と反対の第２の導電型、及び第１の導電型の、エミッタ領域、ベース領域及びコレクタ領域（１、２、３）を有するバイポーラ・トランジスタを備える半導体本体（１２）を有する半導体装置（１０）に関する。エミッタ領域又はコレクタ領域（１、３）のうちの一方がナノワイヤ（３０）を備える。半導体本体（１２）の表面における層（２０）からベース領域（２）が形成されており、ベース領域（２）の下の半導体本体（１２）中にエミッタ領域又はコレクタ領域（１、３）のうちの他方の領域（３、１）が形成されている。ナノワイヤ（３０）を備えるエミッタ領域又はコレクタ領域（１、３）は、その縦軸がその表面に対して垂直に延びるように半導体本体（１２）の表面上に設けられている。
2008507837.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ第１の導電型、前記第１の導電型と反対の第２の導電型、及び前記第１の導電型の、エミッタ領域、ベース領域及びコレクタ領域を備えるバイポーラ・トランジスタを有する半導体本体を備える半導体装置であって、前記エミッタ領域又は前記コレクタ領域のうちの一方がナノワイヤを備え、前記ベース領域が層状の領域を用いて前記半導体本体の表面に形成され、前記エミッタ領域又は前記コレクタ領域のうちの他方が前記ベース領域の下の前記半導体本体中に形成され、前記ナノワイヤを備える前記エミッタ領域又は前記コレクタ領域が、その縦軸が前記半導体本体の表面に対して垂直に延びるように前記半導体本体の表面上に設けられることを特徴とする半導体装置。
【請求項２】
前記ベース領域がシリコンとゲルマニウムとの混晶を含むエピタキシャル層を備えることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ナノワイヤが選択的エピタキシを用いて形成されることを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
前記ナノワイヤが半導体材料を備えることを特徴とする、請求項１、２又は３に記載の半導体装置。
【請求項５】
前記ナノワイヤがＩＩＩ−Ｖ族半導体材料を備えることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記ナノワイヤ中に存在するドーピング原子の前記ベース領域中における外方拡散を用いて前記エミッタ領域が形成されることを特徴とする、請求項３、４又は５に記載の半導体装置。
【請求項７】
前記ナノワイヤにスペーサが設けられ、前記スペーサが設けられた前記ナノワイヤに対して自己整合するように前記ベース領域が形成されることを特徴とする、前記請求項のいずれか一項に記載の半導体装置。
【請求項８】
前記エミッタ領域が前記ナノワイヤを備えることを特徴とする、前記請求項のいずれか一項に記載の半導体装置。
【請求項９】
前記エミッタ領域は、前記半導体本体の表面から除去された複数の端部が導体を用いて相互接続される多数の別々のナノワイヤを備えることを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
前記ナノワイヤが金属を備えることを特徴とする、請求項１から３のいずれか一項に記載の半導体装置。
【請求項１１】
前記コレクタ領域が前記ナノワイヤを備えることを特徴とする、請求項１から７のいずれか一項に記載の半導体装置。
【請求項１２】
前記ナノワイヤの材料のドーピング濃度又は組成が前記ワイヤの長手方向に変化することを特徴とする、前記請求項のいずれか一項に記載の半導体装置。
【請求項１３】
前記層状のベース領域が前記ナノワイヤの一部分を形成する突起部を有することを特徴とする、前記請求項のいずれか一項に記載の半導体装置。
【請求項１４】
それぞれ第１の導電型、前記第１の導電型と反対の第２の導電型、及び前記第１の導電型の、エミッタ領域、ベース領域及びコレクタ領域を備えるバイポーラ・トランジスタが形成される半導体本体を有する半導体装置を製造する方法であって、前記エミッタ領域及び前記コレクタ領域のうちの一方がナノワイヤを用いて形成され、前記ベース領域が層状の領域を用いて前記半導体本体の表面に形成され、前記エミッタ領域及び前記コレクタ領域のうちの他方が前記半導体本体中の前記ベース領域の下に形成され、前記ナノワイヤを用いて形成された前記エミッタ領域又は前記コレクタ領域が、その縦軸が表面に対して垂直に延びるようにして前記半導体本体の表面上に設けられることを特徴とする方法。
【請求項１５】
前記層状の領域を用いて前記ベース領域が前記半導体本体の表面上に形成される、前記層状の領域の形成の後に、溶融後にしずく形状の金属領域を形成する平坦な金属領域が局所的に設けられ、その後に前記ナノワイヤが、気相成長プロセスを用いて、前記半導体本体の表面上の前記しずく形状の金属領域の下に成長させられることを特徴とする、請求項１４に記載の方法。
【請求項１６】
前記ナノワイヤの形成後に前記ワイヤにスペーサが設けられることを特徴とする、請求項１５に記載の方法。
【請求項１７】
前記スペーサが設けられた前記ナノワイヤが第１の絶縁層を用いて埋め込まれ、その後に前記構造体が平坦化され、それによって前記しずく形状の金属領域が除去されるようにすることを特徴とする、請求項１６に記載の方法。
【請求項１８】
前記ナノワイヤよりも大きな断面の導電性領域が前記ナノワイヤの露出された端部上に形成され、その後に第２の絶縁層が前記構造体に塗布され、前記第２の絶縁層に前記ベース領域まで延びる複数の開口部が設けられ、その後に前記導電性領域及び前記複数の開口部が導電性材料を使用して充填されることを特徴とする、請求項１７に記載の方法。
【請求項１９】
前記スペーサが設けられた前記ナノワイヤをマスクとして使用して、前記マスクの外側に位置し、そして、前記ベース領域を形成するために使用される前記層状の領域の一部分がエッチングによって除去されることを特徴とする、請求項１６に記載の方法。
【請求項２０】
酸化とエッチングとを用いて、前記ベース領域の複数の側面が露出させられ、さらなる絶縁領域の追加により存在する表面絶縁領域が、投影して見ると、前記ベース領域まで延ばされ、その後に、前記ベース領域の複数の側面と接触するように導電性層が設けられることを特徴とする、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、それぞれ第１の導電型、第１の導電型と反対の第２の導電型、及び第１の導電型の、エミッタ領域、ベース領域及びコレクタ領域を備えるバイポーラ・トランジスタを有し、ナノワイヤが、エミッタ領域、ベース領域及びコレクタ領域のうちの１つの領域を形成するために使用される半導体装置に関する。本出願においては、用語「ナノワイヤ」は、少なくとも１つの横方向の寸法が、０．５ｎｍと１００ｎｍの間の、さらにとりわけ１ｎｍと５０ｎｍの間の範囲に存在する本体を意味するように解釈されるべきである。２つの横方向におけるナノワイヤの寸法が前記範囲内に存在することが好ましい。このような横方向寸法は、フォトリソグラフィを用いては達成することができず、或いは少なくとも簡単には達成することができないが、このような寸法は、とりわけＩＣ（集積回路）技術における進展中の微細化に関しては望ましい。この点については、半導体素子、この場合には１つ（又は複数）のバイポーラ・トランジスタについての構成要素密度に加えて、速度、破壊電圧、並びに電流消費量及び／又は電力消費量も、非常に重要な役割を果たす。
【背景技術】
【０００２】
このような装置、及びこのような方法は、出版物Ｙｉ  Ｃｕｉ及びＣｈａｒｌｅｓ  Ｍ．Ｌｉｅｂｅｒ、「Ｆｕｎｃｔｉｏｎａｌ  Ｎａｎｏｓｃａｌｅ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅｓ  Ａｓｓｅｍｂｌｅｄ  Ｕｓｉｎｇ  Ｓｉｌｉｃｏｎ  Ｎａｎｏｗｉｒｅ  Ｂｕｉｌｄｉｎｇ  Ｂｌｏｃｋｓ」、Ｓｃｉｅｎｃｅ  ２９１巻、２００１年２月２日発行、８５１〜８５３頁から知られている。前記文献中には、それぞれｎ導電型、ｐ導電型、及びｎ導電型を有する、シリコンの３つのナノワイヤを用いて形成されたバイポーラ・トランジスタについての説明が行われている。前記ナノワイヤは液相からの分離を用いて形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
知られている装置、及び知られている方法の欠点は、これらが現代のＩＣ技術と十分な適合性が無いことにある。他の半導体素子との集積化、並びに小さな表面積上に多数のトランジスタを設けることは簡単ではない。
【０００４】
従って、本発明の目的は、現在のＩＣ技術と非常に適合性があり、集積化及び高構成要素密度に適しており、さらに非常に小さな寸法を有し、低い電流消費量及び／又は電力消費量を示す装置及び方法を提供することである。
【課題を解決するための手段】
【０００５】
この目的を達成するために、冒頭パラグラフ中で述べられたタイプの装置は、本発明によれば、前記エミッタ領域又は前記コレクタ領域のうちの一方がナノワイヤを備え、前記ベース領域が、層状の領域を用いて前記半導体本体の表面に形成され、前記エミッタ領域又は前記コレクタ領域のうちの他方が前記ベース領域の下の前記半導体本体中に形成され、前記ナノワイヤを備える前記エミッタ領域又は前記コレクタ領域が、その縦軸が前記半導体本体の表面に対して垂直に延びるように前記半導体本体の表面上に設けられることを特徴としている。このようにして、大部分、すなわち３つのエミッタ領域、ベース領域及びコレクタ領域のうちの２つの領域が、従来のＩＣ技術を用いて非常に好適に製造されることができる装置が実現される。本発明は、エミッタだけ、又はコレクタだけがナノワイヤを備える場合、集積化も横方向寸法の縮小も十分な程度まで可能であり、またフォトリソグラフィ技術に対してはるかに優れるようになりえるという認識に基づいている。エミッタ、又はいわゆる反転型バイポーラ・トランジスタの場合におけるコレクタの寸法は、微細化の場合における最も重要なファクタである。結局のところ、セルフレジスタ（ｓｅｌｆ−ｒｅｇｉｓｔｅｒｉｎｇ）技法が使用されるときに、ワイヤの横方向寸法が他のファクタと共に他の部分の寸法をも決定する。さらに、本発明は、表面に垂直に向けられたナノワイヤが、エミッタ（又はコレクタ）の形成のために、或いはそれを用いてエミッタ（又はコレクタ）が形成される補助体のために最も適していると言う認識に基づいている。最後に、本発明は、以上のすべてが本発明による方法を用いて簡単に達成されることができ、このような方法は、また、現在のＩＣ技術及び考えられる将来のＩＣ技術と非常に適合性もあるという認識に基づいている。
【０００６】
重要な一実施形態においては、ベース領域は基板上に設けられたエピタキシャル層を用いて形成され、このエピタキシャル層はシリコンとゲルマニウムの混晶を含んでいる。このような技法が非常に適切に使用されて層状のベース領域を形成することができる。さらに、ベース領域中にシリコンとゲルマニウムの混晶を形成することにより、バンドギャップがより小さなり、そして、ベース領域が簡単に設けられることができる。
【０００７】
特に小さなエミッタ（又はコレクタ）寸法に加えて、このようなバンドギャップの縮小は、とりわけ高周波数バイポーラ・トランジスタを得るためには非常に重要である。さらに、このようなＳｉＧｅを含有する材料により、Ｇｅ含有量があるために、前記領域についてＩＩＩ−Ｖ族材料が選択された場合におけるエミッタ（又はコレクタ）の格子定数にできる限り十分にベース領域の格子定数を適合させることが柔軟性を持って大きく可能となる。
【０００８】
好ましい一実施形態においては、ナノワイヤは選択的エピタキシを用いて形成される。このようなプロセスは現在のＩＣ技術と非常に適合性がある。エミッタのためのナノワイヤは例えば多結晶シリコンを含んでいてもよく、この多結晶シリコンは適切なドーピング元素を伴って設けられる。ここで、補助体としての役割を果たすナノワイヤからのこれらの元素の外方拡散により、実際のエミッタが層状のベース領域中に簡単に形成されることができる。そうである場合、例えば半導体材料が単結晶である場合には、エミッタ領域とベース領域との間にヘテロ接合を形成することも可能である。とりわけ、ＩＩＩ−Ｖ族材料がこの目的のためには適している。
【０００９】
これにより、大きなバンドギャップを有する材料のエミッタ領域がトランジスタにおいて適用されてもよい。ＤＣ（直流）設定がより低く、従って、電流密度がより低いにもかかわらず、このようなトランジスタのカットオフ周波数は依然として高いこともある。（ナノワイヤの横方向寸法に対応する）エミッタの小さな表面により増加させられたこの低電流密度は、低電流消費量と、それ故に、低電力消費量の高速トランジスタが形成されることを可能にする。好適な変形形態においては、ＩＩＩ−Ｖ族材料の組成がナノワイヤの長手方向中において変化する。ベース領域の近くでは、ナノワイヤは例えばＧａＰを含有していてもよく、このＧａＰは非常に大きなバンドギャップを有する材料である。ナノワイヤの上部により近い位置においては例えばＩｎＰが使用されてもよく、このＩｎＰは、バンドギャップはより小さいが、電子移動度がはるかに高い材料であり、直列抵抗を低くできる。オーミック・コンタクトを低くできるようにするという目的のために、ナノワイヤの上部では異なる材料を選択することも可能である。これらの理由又は他の理由から、これらの実施形態又は他の実施形態においては、代わりに、ナノワイヤのドーピング濃度に傾斜をつけることができることも有利である。
【００１０】
ＩＩＩ−ＩＶ族材料は、特に三元系及び四元系においては、材料の格子定数にさらに望ましい値をもたらすことを可能にするが、ＩＩＩ−Ｖ族材料の使用に重点を置く本発明の変形形態の場合においても役割を果たすファクタは、ナノワイヤの横方向寸法が小さいことだけにより、欠陥の発生など、結晶格子に関連した問題は、全く問題にならないか、或いは小程度にしか問題にならないという見識である。
【００１１】
本発明による半導体装置のさらに好ましい実施形態においては、前記ナノワイヤにスペーサが設けられ、前記スペーサが設けられた前記ナノワイヤに対して自己整合するように前記ベース領域が形成される。それにより、いわゆる酸化物開口に関わるナノワイヤが形成するエミッタの位置が、もはやトランジスタの振る舞いにとって重要ではないというバイポーラ・トランジスタが可能になる。さらに、ベース領域とコレクタ領域との間の接合は、非常に小さくなり得る。さらに必要に応じて、１つの領域中に複数のナノワイヤを成長させることにより複数のトランジスタが並列に形成されてもよい。
【００１２】
従って重要な一実施形態は、前記エミッタ領域は、前記半導体本体の表面から除去された複数の端部が導体を用いて相互接続される多数の別々のナノワイヤを備えることを特徴としている。
【００１３】
さらに有利な変形形態においては、ナノワイヤはアルミニウムや銅などの金属を備える。これにより、形成されるエミッタ接続が非常に低抵抗となりえる。非常に小さな横方向寸法のナノワイヤの場合には、とりわけ、このような低抵抗は極めて重要である。この場合にエミッタは、先ず、ドープされた多結晶ナノワイヤを形成し、続いてベース領域中に埋め込まれたエミッタ領域の外方拡散を用いて形成した後に、スペーサが設けられ、或いは絶縁層中に埋め込まれた多結晶ナノワイヤを（選択的）エッチングを用いて除去することにより形成されることが好ましく、その後にこのようにして形成されたナノキャビティは金属で充填されることができる。ナノワイヤがＩＩＩ−Ｖ族材料を含む場合には、この選択肢は非常に好適となりうる。結局のところ、このような材料はシリコンのためのドーピング元素を形成する元素から成る。例えばＩｎＰ又はＧａＡｓからのリン又はヒ素が、ナノワイヤからベース領域中に拡散されて、その中に埋め込まれたエミッタ領域を形成することができる。さらなる変形形態においては、多結晶ナノワイヤは、その多結晶ナノワイヤを他の材料と反応させることにより、さらに導電度の高い材料に変換される。このようにして、多結晶シリコンは、前記多結晶シリコン上に設けられた金属を用いて金属ケイ化物に変換されてもよい。
【００１４】
本明細書中で前述したように、本発明による装置は、いわゆる反転型バイポーラ・トランジスタを備えることもできる。この場合には、コレクタ領域がナノワイヤを備える。このようなトランジスタは、「通常の」トランジスタに比べて、コレクタ−ベース接合が小さな表面を有し、それ故に関連する空乏キャパシタンスが小さいという利点、さらにエミッタ接続が半導体本体の下部側上に位置し、それ故にワイヤ接続の代わりにいわゆる「バンプ」を使用した、或いは使用しない表面実装技法を用いて形成されてもよいという利点を有する。とりわけＩＩＩ−Ｖ族ナノワイヤを使用してコレクタを形成することにより、以下のさらなる利点が達成される。コレクタ−ベース間キャパシタンスが非常に小さい。コレクタは大きなバンドギャップを有する材料を有利に備えることができる。このような材料中においては、臨界電界を更に高くするが可能であり、その結果として破壊電圧は、シリコンのコレクタの場合に比べてずっと高くなりえる。本発明による装置は、もちろん両方のタイプのトランジスタ、すなわちエミッタ領域がナノワイヤを含む１つ又は複数の「通常の」トランジスタ、並びにコレクタ領域がナノワイヤを備える１つ又は複数の反転型トランジスタを備えることができる。
【００１５】
それぞれ第１の導電型、前記第１の導電型と反対の第２の導電型、及び前記第１の導電型の、エミッタ領域、ベース領域及びコレクタ領域を備えるバイポーラ・トランジスタが、形成される半導体本体を有する半導体装置を製造する方法であって、前記エミッタ領域及び前記コレクタ領域のうちの一方がナノワイヤを用いて形成され、前記ベース領域が層状の領域を用いて前記半導体本体の表面に形成され、前記エミッタ領域及び前記コレクタ領域のうちの他方が前記半導体本体中の前記ベース領域の下に形成され、前記ナノワイヤを用いて形成された前記エミッタ領域又は前記コレクタ領域が、その縦軸が表面に対して垂直に延びるようにして前記半導体本体の表面上に設けられることを特徴としている。
【００１６】
このような方法を用いて、本発明による装置が簡単に得られる。
【００１７】
本発明による方法の好ましい一実施形態においては、前記層状の領域を用いて前記ベース領域が前記半導体本体の表面上に形成される、前記層状の領域の形成の後に、溶融後にしずく形状の金属領域を形成する平坦な金属領域が局所的に設けられ、その後に前記ナノワイヤが、気相成長プロセスを用いて、前記半導体本体の表面上の前記しずく形状の金属領域の下に成長させられる。この方法は、既存のＩＣ技術と非常に良く適するように組み合わせられてもよい。しずく形状の金属領域を局所的に形成するためには、代わりに、例えば金属（化合物）のコロイド溶液を使用した他の方法が使用されてもよい。
【００１８】
ナノワイヤの形成の後に、前記ワイヤにはスペーサが設けられることが好ましい。そのために、ベース領域及びエミッタ領域は自己整合するように形成されることができる。そ好適な変形形態においては、スペーサが設けられたナノワイヤは、第１の分離層を用いて埋め込まれ、その後に、構造体が平坦化され、それによってしずく形状の金属領域が除去されるようになる。この方法は、最終的なアセンブリのための準備ができた装置を得るための装置のさらなる処理に非常に適している。望ましくないしずく形状の金属領域は、前記処理中に自動的に除去され、それ故に別のプロセス・ステップは必要とされず、これは、もちろん有利である。
【００１９】
さらなる変形形態においては、前記ナノワイヤよりも大きな断面の導電性領域が前記ナノワイヤの露出された端部上に形成され、その後に第２の絶縁層が前記構造体に塗布され、前記第２の絶縁層に前記ベース領域まで延びる複数の開口部が設けられ、その後に前記導電性領域及び前記複数の開口部が導電性材料を使用して充填される充填される。最終的なアセンブリに適した装置が、このようにして得られる。さらに、導電性領域は多数のエミッタ・ナノワイヤに簡単に接続されることができ、これらのエミッタ・ナノワイヤは共にトランジスタのエミッタを形成する。
【００２０】
前記最後に述べられた類似の変形形態についての非常に好適な方法においては、スペーサが設けられたナノワイヤは、エッチングを用いて、マスクの外側に位置する層状のベース領域の部分を除去するマスクとしての役割を果たす。この方法においては、酸化とエッチングを用いて、ベース領域の側面が露出されてもよく、存在する表面絶縁層は、投影して見られるように、ベース領域の所まで延ばされてもよく、その後に、導電性層がベース領域の側面と接触するように設けられる。この態様においては、構成要素密度が非常に高く、且つ、寄生キャパシタンスが非常に小さな、非常にコンパクトな装置が得られ、結果として、速度が速い装置となる。トランジスタの他の領域もまたコンパクトにするように、ナノワイヤは、あたかも半導体本体上で、横方向に少しだけ突出する。
【００２１】
本発明のこれらの態様及び他の態様は、以降で説明される１つ（又は複数）の実施形態から明らかであり、またこれらの実施形態に関して明らかにされよう。
【発明を実施するための最良の形態】
【００２２】
これらの図面は縮尺して描かれてはおらず、一部の寸法は明確に示すために誇張されている。対応する諸領域又は諸部分は、可能な場合にはいつでも同じハッチングと同じ参照符号を用いて示されている。
【００２３】
図１は、本発明によるバイポーラ・トランジスタを備える半導体装置１０の第１の実施形態の、厚さ方向に対して直角な概略断面図である。この実施例の装置１０は、基板１１、この場合には、その上に層状のｐ形半導体領域２０が存在するｎ形シリコン基板を備え（図１参照）、このｐ形半導体領域は、この場合には、ＳｉＧｅの混晶（約２５原子％のＧｅ含有量）を含み、約２０ｎｍの厚さを有するトランジスタのベース領域２を形成する。層状の半導体領域２０は、ここではいわゆるトレンチ絶縁の形態で絶縁領域４０を（部分的に）覆っており、この絶縁領域は半導体本体１２中に埋め込まれている。領域４０間に位置する半導体本体１２の一部分はトランジスタのコレクタ領域３としての役割を果たす。ここでは、約１０ｎｍの直径と１００ｎｍの高さを有するＩＩＩ−Ｖ族半導体材料のナノワイヤ３０を備えるトランジスタのエミッタ領域１がベース領域２の上部に存在する。前記エミッタ領域１の周囲には、この場合には二酸化ケイ素から成る、約１０ｎｍの幅を有するスペーサ２２が存在する。前記スペーサの外側においては層状の領域２０には白金ケイ化物などの金属ケイ化物層２１が設けられ、この金属ケイ化物層はベース領域２のための接続領域としての役割を果たす。ここまで形成されたトランジスタには、この場合には二酸化ケイ素から成る、第１の電気的絶縁層１３が設けられる。
【００２４】
第１の電気的絶縁層１３の上部に、エミッタ１のための多結晶シリコン接続領域１５が形成される。前記エミッタ接続領域の上には、この場合にはやはり二酸化ケイ素から成る第２の電気的絶縁層１４が存在する。エミッタ接続領域１５及びベース接続領域２１の上には、開口部が１層（又は複数層）の絶縁層１３、１４中に形成され、これらの開口部は、導電性材料１６で、例えばアルミニウムや銅などの金属で充填される。基板領域３は、もちろんｐ形シリコン基板中に形成されたいわゆるｎウェルであってもよい。この実施例の装置１０は、本発明による方法の第１の実施形態を用いて以下に説明されるようにして製造されることができる。
【００２５】
図２から図１４は、厚さ方向に対して直角な断面図の形で、或いは図１４Ａ〜図１４Ｃは、同様に平面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階における、図１の装置を概略的に示すものである。シリコンのｎ形基板１１が開始材料として使用される（図２参照）。前記基板中に二酸化ケイ素の絶縁領域４０が形成される。次いで、ＳｉＧｅのエピタキシャル層２０が、気相エピタキシを用いてこの構造体上に設けられ、前記エピタキシャル層は、絶縁領域４０上では多結晶となり、前記絶縁領域の間では単結晶となる。
【００２６】
その後に（図３参照）、この場合には二酸化ケイ素から成る絶縁層５０が、この実施例においてはＳｉＧｅ層２０上のＣＶＤ（化学気相成長法）を用いて設けられる。フォトレジスト層６０が前記絶縁層の最上部上に設けられる。
【００２７】
レジスト層６０は、フォトリソグラフィを用いてパターン形成され（図４参照）、その後、エッチングを用いてレジスト層６０中の開口部において絶縁層が局所的に除去される。その後に、金属層、この場合には１０ｎｍの厚さのＡｕ層７０が、この場合は蒸着を用いて、結果として生じる構造体上に設けられる。
【００２８】
次に（図５参照）、レジスト層６０が除去されるリフトオフ・プロセスが適用されて、レジスト層６０の上部に位置する金層７０の諸部分を除去する。結果として、金層７０は、ＳｉＧｅ層２０上に直接に存在するだけである。
【００２９】
次に（図６参照）、金層７０の残りの部分が熱にさらされて溶融させられ、このプロセス中に、金のしずく形状の区域７１がある温度上昇で形成される。この実施例においては、少量のシリコンがその中に溶解している。
【００３０】
その後に（図７）、この場合にはＩｎＰから成るナノワイヤ３０が、気相成長プロセスを用いてＳｉＧｅ層２０上に成長させられる。前記プロセスにおいては、しずく形状の金属領域７１は、その結果それがナノワイヤ３０の最上部上に位置しているように持ち上げられる。
【００３１】
前記ワイヤ３０は、形成されるべき、トランジスタのエミッタ領域１を形成する。
【００３２】
その後に（図８参照）、絶縁層５０の残りの部分がエッチングを用いて除去され、さらなるフォトレジスト層８０が、その構造体上に設けられ、フォトリソグラフィを用いてパターン形成される。半導体層２０の余分な部分は、その後エッチングを用いて除去される。
【００３３】
さらなるレジスト層８０の除去後に（図１０参照）、薄い絶縁層が構造体上に設けられる。この層は異方性エッチングを用いてその後に再び大部分が除去され、表面に対して直角に延びる残りの部分は、ナノワイヤ３０の周囲を取り囲むスペーサ２２を形成するために使用される。次に、ナノワイヤ３０及びスペーサ２２の外側に位置するＳｉＧｅのｐ形の層状の領域２０の部分には、イオン注入１００を用いて高濃度の（ｐ形）ドーピング濃度がもたらされる。
【００３４】
その後に（図１１参照）、例えばニッケル又は白金から成る金属層が例えばスパッタリングを用いて塗布される。熱にさらすことにより、この層は半導体層２０と反応させられ、金属ケイ化物層２１が形成されるようにする。
【００３５】
次に（図１２参照）、第１の電気的絶縁層１３が構造体上に設けられ、その後にＣＭＰ（化学的機械研磨）を用いた平坦化ステップが実行される。この実施例においては、ナノワイヤ３０上のしずく形状の金属領域７１も、この平坦化ステップにおいて除去される。
【００３６】
その後に（図１３参照）、ナノワイヤ３０に電気的に接触し、前記ナノワイヤ３０よりも大きな横方向寸法を有する多結晶シリコン接続領域１５が形成される。これは、この場合には、その後にフォトリソグラフィとエッチングを用いてパターン形成されるドープされたポリＳｉの一様な層を塗布することにより達成される。
【００３７】
最後に（図１参照）、二酸化ケイ素から成る第２の電気的絶縁層１４が設けられる。前記絶縁層中には、ケイ化物領域２１と接続領域１５へと走るチャネル形状の開口部が形成され、これらの開口部はアルミニウムや銅などの金属１６で充填される。
【００３８】
図１４は、完全を期すために、製造プロセス中の数段階を平面図で示すものである。図１４Ａは図６に対応する段階を示し、図１４Ｂは図１０に対応する段階を示し、図１４Ｃは図１に対応する（最終）段階を示している。
【００３９】
図１５は、本発明による半導体装置の第２の実施形態の、厚さ方向に対して直角な概略断面図である。これは、その構造が、図１に示されるトランジスタの構造にほとんど対応するバイポーラｎｐｎトランジスタのいわゆる自己整合型の一実施形態である。同じ参照符号によって示される同様な区域については、ここでは別々に説明されないことにする。第１の違いは、この場合には、高濃度にドープされた領域３Ｂと、前記領域３Ｂ上に位置する低濃度にドープされた一部分３Ａとを含むコレクタ領域３の構造体に関する。この構造体はまた、第１の実施例の装置１０において有利に適用されてもよい。最も重要な違いは、スペーサ２２が設けられたナノワイヤ３０に隣接したシリコン／ＳｉＧｅ半導体本体１２の一部分がエッチングを用いて除去されていることに関する。問題の位置において、半導体本体１２には、より薄い絶縁領域４１が設けられ、この絶縁領域は湿式熱酸化を用いて形成される。前記さらに薄い絶縁領域の上で、ベース領域２の側面は高濃度ドープされた多結晶シリコン層１５０と直接接触しており、この多結晶シリコン層はベース２の接続領域としての役割を果たす。自己整合に加えて、この実施形態は、非常にコンパクトであり、多数のナノワイヤ３０を備えるエミッタ１を有するトランジスタの形成にとって極めて適している。図１５中には、１つのこのようなナノワイヤだけが示されている。この変形形態はまた、もちろん、そのエミッタ１が、ただ１つの、又はそうではなくて多数の個別のナノワイヤ３０を備える多数の個別のトランジスタを備える装置１０中で有利に適用されてもよい。この実施例の装置１０は、本発明による方法の第２の実施形態を使用して以降のようにして製造されることができる。
【００４０】
図１６から２１は、本発明による方法の第２の実施形態を用いた、製造プロセスの逐次的な諸段階における図１５の装置の、厚さ方向に対して直角な概略断面図である。最初に、第１の実施例に関して以上で説明され、また図２から８を参照して説明されたものと同じ方法で製造プロセスが行われる。
【００４１】
次に（図１６参照）、しずく形状の領域７１を有するナノワイヤ３０の周囲に、図１０を参照して説明されたスペーサ２２が形成される。
【００４２】
その後に（図１７参照）、ＳｉＧｅ層２０がエッチングを用いてスペーサ２２が設けられたナノワイヤ３０の周囲で完全に除去される。その後に半導体本体１２のＳｉ含有部分が、やはりエッチングを用いてコレクタ３の部分３Ａと３Ｂとの接合部を超える所まで除去される。
【００４３】
次に（図１８参照）、絶縁領域４１、４２が、湿式熱酸化プロセスを用いて形成される。このような湿式酸化プロセスにおいては、ｎ＋ドープされた領域がｎ−領域、ｐ領域又はｐ＋領域よりも速い酸化速度を有し、その結果として、ベース２の側面を覆うよう形成された絶縁領域４２は半導体本体中に形成された溝の底部に位置する絶縁領域４１よりも薄い。
【００４４】
その後に（図１９参照）、二酸化ケイ素のための湿式化学エッチングプロセスを短時間にわたって装置１０に受けさせることにより、半導体本体１２の表面がベース領域２の側面上だけで露出させられるようになる。
【００４５】
次に（図２０参照）、多結晶ｐ形Ｓｉ層１５０が、結果として生ずる構造体上に設けられ、それによってベース２についての接続領域を形成する。この目的のために、例えばＣＶＤが使用されてもよい。これとは別に、ベース２の側壁上にベース２のための接続領域を形成するために、選択的エピタキシャル成長プロセスが使用されてもよい。
【００４６】
次に（図２１参照）、第１の電気的絶縁層１３が設けられ、その後に図１２及び１３に関して説明されたプロセス・ステップが実行され、図１５に示される装置がもたらされる。
【００４７】
図２２Ａと２２Ｂとはそれぞれ、本発明による、図１５に示される装置に対応する通常のバイポーラ・トランジスタと、本発明による、第３の例示の実施形態を示す反転型バイポーラ・トランジスタとを示している。
【００４８】
前記２つのトランジスタの間の最も重要な違いは、後者のトランジスタにおいては、エミッタ領域１が絶縁領域４０、４１の間における半導体本体１２内に位置しており、コレクタ領域３がその表面上に形成されたナノワイヤ３０を備えることに関連する。さらに、これらの２つのバイポーラ・トランジスタは異なる寸法と異なるドーピング濃度を有する。
【００４９】
図２３Ａと２３Ｂとは、それぞれ図２２Ａと図２２Ｂのトランジスタについての厚さ方向ｄにおけるドーピング濃度ｎ、ｐの変化を概略的に示している。前記図において、様々な諸領域は、図２２と同じ参照符号を用いて示される。領域Ｔ１、Ｔ２は、これまでには説明されていない低濃度ドープの接合領域を形成する。領域Ｔ１は、ナノワイヤ３０中に形成されても、或いは半導体本体１２の下部の一部分中に形成されてもよい。領域Ｔ２は、半導体本体１２中に位置している。図２３Ｂは、反転型バイポーラ（ｎｐｎ）トランジスタのコレクタ３を形成するナノワイヤ３０が、薄い高濃度ドープされた部分と、ベース２に境を接するさらに厚い低濃度ドープされた部分とを備えることを明らかに示している。
【００５０】
本発明は、本明細書中に説明されている例示の実施形態だけには限定されず、本発明の範囲内においては多数の変形形態及び修正形態が、当業者に対して可能となる。例えば、本発明は、バイポーラ・トランジスタ中だけでなく、Ｂｉ（Ｃ）ＭＯＳ（バイポーラ（相補形）金属酸化膜半導体）ＩＣ（集積回路）中においても適用されてもよい。本発明はまた、ＰＮＰトランジスタに適用されてもよい。諸ＩＣに加えて、本発明は、個々のバイポーラ・トランジスタに適用されてもよい。
【００５１】
ＳＴＩ絶縁領域の代わりに、ＬＯＣＯＳ（シリコン局所酸化）技法を用いて得られる絶縁領域が適用されてもよいことにさらに留意されたい。代わりに、多数のナノワイヤが小さな隙間と共に直線的に並列に並べられてもよい。このようにして、ナノプレーンが擬似的に得られる。形成されたナノワイヤが形成プロセス中に一体化する場合には、真のナノプレーンさえ得られ、このナノプレーンは半導体本体の表面に対して垂直に延びる。ベースのためのＳｉ−Ｇｅの混晶に加えて、ＳｉとＣとの混晶又は純粋なＳｉなど、他の混晶も有利に使用されてもよい。
【００５２】
また本発明による方法では、多数の変形形態及び修正形態も可能であることが成り立つ。例えば、エミッタ領域の高濃度ドープされた部分は、代わりにナノワイヤの除去後に、またナノキャビティを金属で充填することに先立って、気相ドーピングを用いて形成されてもよい。この場合には、その方法は、以下のように実行される。すなわち、スペーサがナノワイヤの周囲に形成された後に、前記ナノワイヤは除去されてもよい。次に、接合が、例えば気相から、或いはリンガラスや多結晶シリコンなどの他の拡散源からの拡散によって形成されてもよい。この場合には、ナノワイヤは小さなエミッタ表面を定義するためだけに使用される。
【００５３】
最後に、好適な変形形態においては、ベース領域の一部分がナノワイヤの一部分になるように形成されてもよいことに留意されたい。従ってこの適用においては、用語「層状の領域」は、突起部が設けられた明らかに層状の区域を意味するものと解釈されるべきである。この変形形態はさらなる利点を提供する。これらの利点のうちの１つは、そのような場合に、接続領域が形成されるベース領域の他の部分よりも、エミッタに境を接するベース領域の部分について異なる材料を選択する方が簡単であることに関連している。ベース領域の突起部分の小さな横方向寸法は、半導体本体の格子定数とは異なる格子定数を有する半導体材料が前記部分について選択される場合、この差が欠陥の発生などの問題をほとんど引き起こさないことを保証する。さらに、その場合には、半導体本体の格子定数とあまりずれていない、又は全くずれていない材料を含むベース領域の残りの層状の部分は、低オーミック・コンタクトを有する接続領域を受け入れるのにより適していることもある。
【図面の簡単な説明】
【００５４】
【図１】本発明による半導体装置の一実施形態の、厚さ方向に対して直角な概略断面図である。
【図２】厚さ方向に対して直角な断面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図３】厚さ方向に対して直角な断面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図４】厚さ方向に対して直角な断面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図５】厚さ方向に対して直角な断面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図６】厚さ方向に対して直角な断面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図７】厚さ方向に対して直角な断面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図８】厚さ方向に対して直角な断面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図９】厚さ方向に対して直角な断面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図１０】厚さ方向に対して直角な断面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図１１】厚さ方向に対して直角な断面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図１２】厚さ方向に対して直角な断面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図１３】厚さ方向に対して直角な断面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図１４Ａ】平面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図１４Ｂ】平面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図１４Ｃ】平面図の形で、本発明による方法の第１の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置を概略的に示す図である。
【図１５】本発明による半導体装置の第２の実施形態の、厚さ方向に対して直角な概略断面図である。
【図１６】本発明による方法の第２の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１５の厚さ方向に対して直角な概略断面図である。
【図１７】本発明による方法の第２の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１５の厚さ方向に対して直角な概略断面図である。
【図１８】本発明による方法の第２の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１５の厚さ方向に対して直角な概略断面図である。
【図１９】本発明による方法の第２の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１５の厚さ方向に対して直角な概略断面図である。
【図２０】本発明による方法の第２の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１５の厚さ方向に対して直角な概略断面図である。
【図２１】本発明による方法の第２の実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１５の厚さ方向に対して直角な概略断面図である。
【図２２Ａ】本発明による、図１５に示される装置に対応する通常のバイポーラ・トランジスタを示す図である。
【図２２Ｂ】本発明による、図１５に示される装置に対応する反転型のバイポーラ・トランジスタを示す図である。
【図２３Ａ】図２２Ａに示されるトランジスタについての厚さ方向におけるドーピング濃度の変化を概略的に示す図である。
【図２３Ｂ】図２２Ｂに示されるトランジスタについての厚さ方向におけるドーピング濃度の変化を概略的に示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【国際調査報告】
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