(57)【要約】【課題】集積されたＤＲＡＭ−ＮＶＲＡＭメモリセルを提供する。【解決手段】集積されたＤＲＡＭ−ＮＶＲＡＭ（１７０、１７１）すなわち多値メモリセルは、共有される縦型ゲート（１２０）と浮遊プレート（１１５、１１６）を有するデバイスを含む縦型ＤＲＡＭデバイスで構成される。浮遊プレート（１１５、１１６）デバイスは、２つの機能の間の柱状部にある共有された浮遊ボディによって、セルのＤＲＡＭ部（１０４、１３０、１０１、１０５、１３１）の電荷記憶特性を高める。このメモリセルは、柱状部を構成するトレンチを有する基板（１００）に形成される。セルのＤＲＡＭ部（１０４、１３０、１０１、１０５、１３１、１０３）を制御するために、柱状部の一方の側面の縦型ワード線／ゲート（１３１、１３０）が用いられる。柱状部の他方の側面の縦型捕獲層（１１５、１１６）は、浮遊プレートデバイスの一部として、１以上の電荷を記憶し、またＤＲＡＭと浮遊プレートデバイスとの間の浮遊ボディを通じてＤＲＡＭ機能の特性を高める。縦型ＮＶＲＡＭワード線／制御ゲート（１２０）は、捕獲層に沿って形成され、近傍の浮遊プレートデバイス（１１５、１１６）に共有される。【選択図】図１
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【特許請求の範囲】
【請求項１】
データを記憶するダイナミックランダムアクセスメモリデバイスと、
前記ダイナミックランダムアクセスメモリデバイスによるデータ記憶特性を高めるように前記ダイナミックランダムアクセスメモリデバイスに接続される不揮発性ランダムアクセスメモリデバイスと、
を備えるメモリセル。
【請求項２】
請求項１記載のメモリセルにおいて、前記不揮発性ランダムアクセスメモリデバイスは、浮遊プレート電荷記憶領域を備えることを特徴とするメモリセル。
【請求項３】
請求項１記載のメモリセルにおいて、前記ダイナミックランダムアクセスメモリデバイスは、浮遊ボディトランジスタを備えることを特徴とするメモリセル。
【請求項４】
請求項１記載のメモリセルにおいて、前記不揮発性ランダムアクセスメモリデバイスは、複数のデータビットを記憶できる多値デバイスであることを特徴とするメモリセル。
【請求項５】
請求項４記載のメモリセルにおいて、前記複数のデータビットは、前記メモリセルに加えられる読み出し電圧レベルのセットのうち第１電圧レベルによって、アドレスによるデータ参照が行なわれることを特徴とするメモリセル。
【請求項６】
請求項１記載のメモリセルにおいて、前記不揮発性ランダムアクセスメモリデバイスは、不揮発性の状態の保持を行うことによって、前記ダイナミックランダムアクセスメモリデバイスのデータ記憶特性を高めることを特徴とするメモリセル。
【請求項７】
請求項１記載のメモリセルにおいて、前記ダイナミックランダムアクセスメモリデバイスは、キャパシタレスＤＲＡＭセルであり、前記不揮発性ランダムアクセスメモリデバイスは、浮遊プレートトランジスタであることを特徴とするメモリセル。
【請求項８】
浮遊ボディ部分を有する電界効果トランジスタと、
前記浮遊ボディ部分によって前記電界効果トランジスタに接続された浮遊プレートトランジスタと、
を備える集積されたＤＲＡＭ−ＮＶＲＡＭのメモリセル。
【請求項９】
請求項８記載のメモリセルにおいて、
前記電界効果トランジスタは、前記浮遊ボディの両側に配置されたドレイン領域と第１ソース領域とを有し、
前記浮遊プレートトランジスタは、第２ソース領域を有し、前記電界効果トランジスタと前記ドレイン領域を共有し、前記第１及び第２ソース領域は、それぞれ、空乏層を生成し、前記浮遊ボディ部分を形成する程度に接近していることを特徴とするメモリセル。
【請求項１０】
請求項８記載のメモリセルにおいて、前記電界効果トランジスタと前記浮遊プレートトランジスタは、縦型トランジスタであり、基板材料に形成されたトレンチ及び柱状部に加工されていることを特徴とするメモリセル。
【請求項１１】
請求項８記載のメモリセルにおいて、前記浮遊ボディ部分は、前記セルのＤＲＡＭ機能としてデータを記憶することを特徴とするメモリセル。
【請求項１２】
請求項８記載のメモリセルにおいて、前記浮遊プレートは、前記浮遊ボディからの過剰ホールを受け取ることによって、電界効果トランジスタのコンダクタンスを増大させることを特徴とするメモリセル。
【請求項１３】
請求項８記載のメモリセルにおいて、前記浮遊プレートは、前記浮遊ボディからの過剰電子を受け取ることによって、電界効果トランジスタのコンダクタンスを低減させることを特徴とするメモリセル。
【請求項１４】
請求項１１記載のメモリセルにおいて、前記浮遊プレートトランジスタによって、前記電界効果トランジスタが、リフレッシュせずにデータの記憶を行えることを特徴とするメモリセル。
【請求項１５】
複数のトレンチを有し、前記トレンチの各対の間に柱状部が形成された基板と、
前記各柱状部の上部に形成されたドーピングされたドレイン領域と、
前記複数のトレンチのそれぞれの底部に形成されたドーピングされたソース領域と、
第１柱状部の側壁に沿って形成された縦型ゲートと、
前記第１柱状部の反対側の側壁に沿って形成された捕獲層と、
前記捕獲層を覆うように形成され、近傍のＮＶＲＡＭトランジスタによって共有される縦型制御ゲートと、
を備える集積されたＤＲＡＭ−ＮＶＲＡＭのメモリセル。
【請求項１６】
請求項１５記載のメモリセルにおいて、前記ドーピングされたドレイン領域は、ｎ＋領域であり、前記基板は、ｐ型導電性であることを特徴とするメモリセル。
【請求項１７】
請求項１５記載のメモリセルにおいて、前記メモリセルの動作中において、前記第１及び第２トレンチの底部の前記ソース領域は、空乏領域を生成し、前記空乏領域が前記第１柱状部の下で接触して前記第１柱状部に浮遊ボディを形成することを特徴とするメモリセル。
【請求項１８】
請求項１５記載のメモリセルにおいて、前記捕獲層は、トンネル層によって前記第１柱状部から分離され、かつ、電荷ブロック層によって前記縦型制御ゲートから分離されていることを特徴とするメモリセル。
【請求項１９】
請求項１８記載のメモリセルにおいて、前記トンネル層及び前記電荷ブロック層は、二酸化シリコンで構成されることを特徴とするメモリセル。
【請求項２０】
請求項１５記載のメモリセルにおいて、列のメモリセルのドレイン領域のそれぞれを接続するビット線をさらに備えることを特徴とするメモリセル。
【請求項２１】
請求項１５記載のメモリセルにおいて、前記縦型ゲートは、ＤＲＡＭワード線に接続され、前記縦型制御ゲートは、ＮＶＲＡＭワード線に接続されることを特徴とするメモリセル。
【請求項２２】
メモリ制御信号を生成するプロセッサと、
前記プロセッサに接続され、前記メモリ制御信号に応じて動作するＤＲＡＭ−ＮＶＲＡＭ集積メモリアレイと、
を備える電子システムであって、
前記メモリアレイは、複数のメモリセルを備え、
各セルは、
データを記憶するダイナミックランダムアクセスメモリデバイスと、
前記ダイナミックランダムアクセスメモリデバイスによるデータ記憶特性を高めるように前記ダイナミックランダムアクセスメモリデバイスに接続される不揮発性ランダムアクセスメモリデバイスと、
を備える電子システム。
【請求項２３】
請求項２２記載の電子システムにおいて、前記ダイナミックランダムアクセスメモリデバイス及び前記不揮発性ランダムアクセスメモリデバイスは、前記ダイナミックランダムアクセスメモリデバイスのために電荷を記憶する浮遊ボディを共有することを特徴とする電子システム。
【請求項２４】
ＤＲＡＭゲートと、ＮＶＲＡＭ制御ゲートと、ＤＲＡＭソース領域と、ＮＶＲＡＭソース領域と、共有されたドレイン領域と、前記共有されたドレイン領域に接続されたビット線とを備える集積されたＤＲＡＭ−ＮＶＲＡＭのセルの動作方法であって、前記セルの動作方法は、
前記ＮＶＲＡＭ制御ゲートに接地電位を印加するステップと、
前記ＤＲＡＭゲートに正のバイアス電圧を印加するステップと、
前記ＤＲＡＭが前記正のバイアス電圧に応じて読み出し処理モード又は書き込み処理モードのうちの１つのモードにある状態において、前記ＮＶＲＡＭソース領域に前記接地電位を印加するステップと、
を備える集積されたＤＲＡＭ−ＮＶＲＡＭのセルの動作方法。
【請求項２５】
請求項２４記載のセルの動作方法において、前記ＮＶＲＡＭ制御ゲートに印加される前記接地電位は、近傍のＮＶＲＡＭセルによって共有されることを特徴とするセルの動作方法。
【請求項２６】
請求項２４記載のセルの動作方法において、前記ＮＶＲＡＭ制御ゲートに印加される前記接地電位によって、前記集積されたＤＲＡＭ−ＮＶＲＡＭのセルがＤＲＡＭ機能として動作することを特徴とするセルの動作方法。
【請求項２７】
請求項２４記載のセルの動作方法において、前記ビット線は、浮遊状態にされることを特徴とするセルの動作方法。
【請求項２８】
請求項２４記載のセルの動作方法において、前記ビット線は、２．５Ｖにバイアスされることを特徴とするセルの動作方法。
【請求項２９】
請求項２４記載のセルの動作方法において、負の基板バイアスを印加するステップをさらに備えることを特徴とするセルの動作方法。
【請求項３０】
請求項２９記載のセルの動作方法において、前記負の基板バイアスは、−２．５Ｖであることを特徴とするセルの動作方法。
【請求項３１】
ＤＲＡＭゲートと、ＮＶＲＡＭ制御ゲートと、ＤＲＡＭソース領域と、ＮＶＲＡＭソース領域と、共有されたドレイン領域と、前記共有されたドレイン領域に接続されたビット線とを備える集積されたＤＲＡＭ−ＮＶＲＡＭのセルの動作方法であって、前記セルの動作方法は、
前記ＮＶＲＡＭ制御ゲートに接地電位を印加するステップと、
前記ＤＲＡＭゲートに正のバイアス電圧を印加するステップと、
前記ビット線に前記接地電位を印加するステップと、
前記ＮＶＲＡＭソース領域に負のバイアス電圧を印加して、前記集積されたＤＲＡＭ−ＮＶＲＡＭのセルのＤＲＡＭ部分に論理１を書き込むステップと、
を備えるセルの動作方法。
【請求項３２】
請求項３１記載のセルの動作方法において、前記正のバイアス電圧は０．８Ｖであり、前記負のバイアス電圧は、−２．５Ｖであることを特徴とするセルの動作方法。
【請求項３３】
請求項３２記載のセルの動作方法において、ＮＶＲＡＭの論理「０」を書き込むため、前記ＮＶＲＡＭ制御ゲートに９．０Ｖのバイアスを印加するステップをさらに備えることを特徴とするセルの動作方法。
【請求項３４】
ＤＲＡＭゲートと、ＮＶＲＡＭ制御ゲートと、ＤＲＡＭソース領域と、ＮＶＲＡＭソース領域と、共有されたドレイン領域と、前記共有されたドレイン領域に接続されたビット線とを備え、ＤＲＡＭ機能とＮＶＲＡＭ機能とを有する集積されたＤＲＡＭ−ＮＶＲＡＭのセルの動作方法であって、前記セルの動作方法は、
前記ＮＶＲＡＭソース領域に接地電位を印加するステップと、
前記ＮＶＲＡＭ制御ゲートに負のバイアス電圧を印加するステップと、
前記ビット線に正の第１バイアス電圧を印加するステップと、
前記ＤＲＡＭ−ＮＶＲＡＭのセルの前記ＮＶＲＡＭ機能に論理０を書き込むため、前記ＤＲＡＭゲートに正の第２バイアス電圧を印加するステップと、
を備えるセルの動作方法。
【請求項３５】
請求項３４記載のセルの動作方法において、前記負のバイアス電圧は、−２．５Ｖであり、前記正の第１及び第２バイアス電圧は、２．５Ｖであることを特徴とするセルの動作方法。
【請求項３６】
請求項３５記載のセルの動作方法において、ＮＶＲＡＭの論理「１」を書き込むため、前記ＮＶＲＡＭ制御ゲートに−９．０Ｖのバイアスを印加するステップをさらに備えることを特徴とするセルの動作方法。
【請求項３７】
ＤＲＡＭゲートと、ＮＶＲＡＭ制御ゲートと、ＤＲＡＭソース領域と、ＮＶＲＡＭソース領域と、共有されたドレイン領域と、前記共有されたドレイン領域に接続されたビット線とを備え、ＤＲＡＭ機能とＮＶＲＡＭ機能とを有する集積されたＤＲＡＭ−ＮＶＲＡＭのセルの動作方法であって、前記セルの動作方法は、
前記ＤＲＡＭソース領域に負のバイアス電圧を印加するステップと、
前記ＮＶＲＡＭ制御ゲートに正の第１バイアス電圧を印加するステップと、
前記ビット線に接地電位を印加するステップと、
前記ＤＲＡＭ−ＮＶＲＡＭのセルの前記ＮＶＲＡＭ機能に論理０を書き込むため、前記ＤＲＡＭゲートに正の第２バイアス電圧を印加するステップと、
を備えるセルの動作方法。
【請求項３８】
請求項３７記載のセルの動作方法において、前記負のバイアス電圧は、−２．５Ｖであり、前記正の第１バイアス電圧は、２．５Ｖであり、前記正の第２バイアス電圧は、０．８Ｖであることを特徴とするセルの動作方法。
【請求項３９】
ＤＲＡＭゲートと、ＮＶＲＡＭ制御ゲートと、ＤＲＡＭソース領域と、ＮＶＲＡＭソース領域と、共有されたドレイン領域と、前記共有されたドレイン領域に接続されたビット線とを備え、ＤＲＡＭ機能とＮＶＲＡＭ機能とを有する集積されたＤＲＡＭ−ＮＶＲＡＭのセルの動作方法であって、前記セルの動作方法は、
前記ＮＶＲＡＭソース領域に接地電位を印加するステップと、
前記ＮＶＲＡＭ制御ゲートに第１電圧を印加するステップと、
前記ＤＲＡＭゲートに第２電圧を印加して、前記第１及び第２電圧に応じて、前記ＮＶＲＡＭ機能から複数のデータビットのうちの１つを読み出すステップと、
を備えるセルの動作方法。
【請求項４０】
請求項３９記載のセルの動作方法において、前記ビット線は浮遊状態であることを特徴とするセルの動作方法。
【請求項４１】
請求項３９記載のセルの動作方法において、前記第１電圧は０Ｖであり、かつ前記第２電圧は０．８Ｖである場合、前記複数のビットの第１ビットが読み出されることを特徴とするセルの動作方法。
【請求項４２】
請求項３９記載のセルの動作方法において、前記第１電圧が１．２Ｖであり、かつ前記第２電圧が０Ｖである場合、前記複数のビットの第２ビットが読み出されることを特徴とするセルの動作方法。
【請求項４３】
請求項３９記載のセルの動作方法において、前記ＤＲＡＭ機能は、前記ＮＶＲＡＭ機能用のアクセスデバイスとして動作することを特徴とするセルの動作方法。
【請求項４４】
絶縁材料の層を有するシリコン・オン・インシュレータ基板と、
各柱状部の上部に形成されたドーピングされたドレイン領域と、
各柱状部の底部に形成されたドーピングされたソース領域と、
第１柱状部の側壁に沿って形成された縦型ゲートと、
前記第１柱状部の対向する側壁に沿って形成された捕獲層と、
前記捕獲層を覆うように形成され、近傍のＮＶＲＡＭトランジスタによって共有される縦型制御ゲートと、
を備える集積されたＤＲＡＭ−ＮＶＲＡＭのメモリセル。
【請求項４５】
請求項４４記載のメモリセルにおいて、前記絶縁材料は、酸化物であることを特徴とするメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にはメモリデバイスに関し、特にＤＲＡＭとＮＶＲＡＭのアーキテクチャに関する。
【背景技術】
【０００２】
通常、メモリデバイスは、コンピュータやその他の電子機器において内部半導体集積回路として設けられる。メモリには、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）等、多くの異なるタイプがある。
【０００３】
従来のＤＲＡＭセルは、スイッチングトランジスタとこのトランジスタの記憶ノード（ｓｔｏｒａｇｅ  ｎｏｄｅ）に接続された記憶用集積キャパシタとで構成される。電荷記憶特性は、浮遊状態にある記憶ノードの空乏容量と並列にスタック型キャパシタ又はトレンチ型キャパシタの形態で適切な記憶用の容量を設けることによって、高められる。ＤＲＡＭセルは揮発性なので、電源を切るとデータが失われる。
【０００４】
ＤＲＡＭでは、メモリセルを行と列の形式で配置した１以上のアレイが用いられる。メモリセルの各行は、それに対応する行線によって駆動される。この行線は、行アドレスによって指定される。アレイの各列に対しては１対のディジット線が相補的に設けられる。各列に対して、前記ディジット線にセンスアンプが接続され、前記センスアンプはそれぞれの列アドレスに応じて起動される。前記センスアンプは、ディジット線間の微小な電圧差を検知し、その電圧差を増幅する。
【０００５】
空乏層を通って一定の電荷がリークするので、元のデータの状態を保つためにキャパシタは頻繁に再充電される必要がある。これは、本技術分野において、リフレッシュと呼ばれており、センスアンプを起動した後、１対のディジット線のうちの一方に、行にあるメモリセルを周期的に接続することによって実現することができる。そして、センスアンプが、メモリセルのキャパシタの電圧レベルを、データビットが記憶された状態に対応する電圧レベルに再充電する。リフレッシュサイクルの間にデータを失うことがないような許容時間は、メモリキャパシタにおける電荷の散逸率のような種々の要因に依存する。
【０００６】
コンピュータが小型化し、その性能が向上してくると、コンピュータに関連する要素部品も、それに対応して小型化し、性能を向上させなければならない。これを実現するため、ＤＲＡＭセルのキャパシタ及びトランジスタのサイズを小さくすることが可能である。これによって、所要電力を低減すると同時に、処理速度及びメモリ密度を向上させる効果がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のＤＲＡＭセルを検知するには、１セル当たりの容量の最低値が必要であり、キャパシタのサイズを小さくする際の問題となっている。キャパシタが小さくなると、容量が低減する。これは、ＤＲＡＭのサイズを変更する際の難題となってきた。
【０００８】
上述した理由、及び当業者であれば本明細書に記載された内容を理解することによって明らかとなるであろう以下に述べる理由により、本技術分野において、サイズがさらに変更可能なＤＲＡＭセルの要求が存在する。
【課題を解決するための手段】
【０００９】
ＤＲＡＭセルの上述した問題及びその他の問題は、本発明によって解決され、また、以下の明細書を読み、検討することで理解されよう。
【００１０】
本発明は、集積されたＤＲＡＭ−ＮＶＲＡＭメモリセルに関する。前記セルは、ダイナミックランダムアクセスメモリの機能と前記ダイナミックランダムアクセスメモリの機能に接続された不揮発性ランダムアクセスメモリの機能とを有する。ダイナミックランダムアクセスメモリの機能によるデータ記憶の特性は、ＤＲＡＭにおいて不揮発性状態でのデータ保持を可能とする不揮発性ランダムアクセスメモリデバイスによって、高められる。この不揮発性ランダムアクセスメモリは、多値ビットでデータを記憶することができる。
【００１１】
本発明のさらに別の実施形態は、上記内容から派生した方法及び装置を含む。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して本発明を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明を実施できるような具体的な形態を例示的に示している。添付図面において、同類の参照符号は複数の図中において実質的に同等な構成要素を示す。実施形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の範囲を逸脱することなく、構造的、論理的、電気的な改変を加えて発明を実施してもよい。従って、以下の説明は、限定的に解釈すべきではなく、本発明の範囲は、添付の特許請求の範囲及びその均等の範囲によってのみ決定される。以下の記載において用いられる用語ウェハ又は基板は、いかなる半導体構造体基材をも含む。両用語とも、シリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、アンドープ及びドープされた半導体、半導体構造体基材によって支持されたシリコンエピタキシャル層、当業者に周知のその他の半導体構造体とを含むものと理解されるべきである。さらに、以下の記載において、ウェハ又は基板に言及する場合、それより前の工程によって、半導体構造体基材に領域／接合部が形成されていてもよい。また、用語ウェハ又は基板は、そのような領域／接合部を有する下部層を含む。
【００１３】
図１は、本発明に係るＤＲＡＭ−ＮＶＲＡＭ多値メモリセルの一実施形態を示す断面図である。前記セルは、バルクのシリコン基板１００におけるトレンチに作製される。前記トレンチ間には、柱状部が形成される。一実施形態において、基板は、ｐ型シリコンから構成される。他の実施形態において、基板はｎ型材料で構成される。
【００１４】
明確にするため、図１では、メモリセルのアレイを構成するＤＲＡＭ−ＮＶＲＡＭメモリセル１７０、１７１の２個のみが示される。通常のメモリアレイが数百万個のセルを有することは当技術分野では周知である。
【００１５】
各ＤＲＡＭ−ＮＶＲＡＭセル１７０、１７１は、ＤＲＡＭトランジスタ及びＮＶＲＡＭトランジスタで構成される。各ＤＲＡＭトランジスタは、ドレイン領域１０４、１０５及びソース領域１０１、１０３で構成される。一実施形態において、これらの領域１０１、１０３〜１０５は、基板１００のトレンチ及び柱状部におけるｎ＋ドーピング領域である。
【００１６】
トレンチの側壁に沿って、縦型ゲート１３０、１３１が形成され、それらゲートはそれぞれ、各トランジスタの活性領域１０１と１０４との間、１０３と１０５との間に、位置しており、それぞれ浮遊ボディ（ｆｌｏａｔｉｎｇ  ｂｏｄｉｅｓ）１８０、１８１を有する。縦型ゲート１３０、１３１は、誘電体によって柱状部から分離される。縦型ゲート１３０、１３１は、メモリアレイのワード線に接続される。
【００１７】
各ＮＶＲＡＭトランジスタは、ドレイン領域１０４、１０５で構成される。ドレイン領域１０４、１０５は、柱状部の上部に形成され、それぞれのＤＲＡＭトランジスタによって共有される。トレンチの底部には、ソース領域１０２が形成される。ソース領域１０２は、２つのＮＶＲＡＭトランジスタの間で共有される。
【００１８】
ゲート型トランジスタ用のソース／ドレイン領域１０１、１０４若しくは１０３、１０５の各対、又は共有される制御ゲート１２０によってゲート制御されるＮＶトランジスタ用のソース／ドレイン領域１０２、１０４若しくは１０２、１０５の各対の間には、縦型のチャネル領域が存在する。例えば、動作中は、ドレイン１０４、１０１との間、又はドレイン１０５、１０３との間の浮遊ボディのチャネル領域に、チャネルが形成される。
【００１９】
各ＮＶＲＡＭトランジスタは、１以上の電荷を捕獲し、記憶する浮遊プレート１１５、１１６で構成される。浮遊プレート１１５、１１６は、トンネル誘電体１１０、１１１によって、チャネル領域から分離されている。さらに、浮遊プレート１１５、１１６は、捕獲された電荷の制御ゲートへのリークを防止するための電荷ブロック層（すなわち、ゲート間誘電体）１１７、１１８によって、共有された制御ゲート１２０から分離される。トンネル誘電体／浮遊プレート／電荷ブロック層のそれぞれは、各ＮＶＲＡＭトランジスタに対して絶縁積層体を構成し、一実施形態において、それぞれの厚みは約１５ｎｍである。それらの構成材料は、本発明にとっては、重要ではないが、通常は、ゲート／プレート材料としてはドーピングされたポリシリコンが、誘電体材料としてはシリコン酸化物、窒化物、オキシナイトライド等が挙げられる。
【００２０】
データ／ビット線１６０が、柱状部の上部における各ドレイン領域１０４と１０５を接続する。さらに、ソース領域１０１〜１０３が、メモリアレイのソース線に接続される。図２を参照して以下で示すように、セル１７０、１７１のソース線１０１〜１０３を、負電位にある基板（ｐ型シリコン）によって接地電位に接続して、ソース線及びそれに関係する接合部を、常に逆バイアスの状態にしておいてもよい。
【００２１】
本発明に係るトランジスタの動作中は、各ソース領域１０１〜１０３の周囲には、それぞれ空乏領域１４０〜１４２が形成される。空乏領域１４０と１４１との接触、又は空乏領域１４１と１４２との接触によって、空乏領域の上にある活性のｐ型柱状体が隔離されて、各柱状部においてｐ型浮遊ボディが形成される。
【００２２】
図２は、図１の実施形態の電気的に等価な回路図である。この図は、図１における２つのＤＲＡＭ−ＮＶＲＡＭセル１７０、１７１を示す。
【００２３】
各セル１７０、１７１は、共通の制御ゲート／ワード線１２０を共有するＮＶＲＡＭトランジスタ２０１、２０２で構成される。この共通の制御ゲート／ワード線１２０によって、メモリアレイの１つの行におけるセル同士が接続される。また、各セル１７０、１７１は、電界効果トランジスタ（ＦＥＴ）２０５、２０６を有する。各ＦＥＴ２０５、２０６のゲート１３０、１３１は、ＤＲＡＭワード線２３２、２３３にそれぞれ接続される。ＤＲＡＭワード線２３２、２３３は、アレイにおける共通のセル行のＦＥＴ同士を接続する。共通のセル列の各トランジスタのドレインは、メモリアレイのビット線１７０によって接続される。
【００２４】
図３は、本発明に係るＤＲＡＭ−ＮＶＲＡＭ多値セルの他の実施形態の断面図を示す。この実施形態では、シリコン・オン・インシュレータ（ＳＯＩ）構造が用いられている。ＳＯＩは、シリコン酸化物やガラスのような絶縁体上にシリコン薄膜を配置したものである。上述のトランジスタが、ＳＯＩの前記薄膜上に作製される。ＳＯＩによってトランジスタの容量が低減され、トランジスタが高速で動作するようになる。また、図３の実施形態は、図２の電気等価回路図を共有する。
【００２５】
図１の実施形態と同様に、各セルは、ＤＲＡＭトランジスタとＮＶＲＡＭトランジスタとで構成される。ＤＲＡＭトランジスタは、上部にドレイン領域３０４、３０５を有する柱状部で構成される。柱状部の底部にはソース領域３０２、３０３が形成される。ＤＲＡＭの縦型ゲート３３０、３３１は、チャネル領域を覆うように形成され、それぞれのワード線に接続される。
【００２６】
各ＮＶＲＡＭトランジスタでは、ＤＲＡＭトランジスタと同じドレイン領域３０４、３０５及びソース領域３０２、３０３が用いられる。各絶縁積層体は、トンネル誘電体３１０、３１１、浮遊プレート３１５、３１６及び電荷ブロック酸化物３１７、３１８で構成される。トレンチの中央部には共通の制御ゲート３２０が形成され、アレイのＮＶＲＡＭのワード線に接続される。
【００２７】
上記の構造は、基板３００の上に形成される絶縁層３０１上に形成される。一実施形態において、絶縁層３０１は、酸化物であり、基板及び浮遊ボディは、ｐ型シリコンである。
【００２８】
動作において、本発明に係るＤＲＡＭ−ＮＶＲＡＭセルは、ＮＶＲＡＭ多値記憶機能に加えて、多機能性を有している。ＮＶＲＡＭの制御ゲートが接地された場合、そのセルは、ＤＲＡＭのように機能する。本発明に係るＤＲＡＭトランジスタがキャパシタレスＤＲＡＭセルであっても、従来技術のＤＲＡＭセルと比較して記憶保持状態が改善されること以外は、ＤＲＡＭセルと同様に動作する。
【００２９】
ＤＲＡＭデバイスが高コンダクタンスの状態（すなわち論理０が書き込まれた状態）の場合、浮遊ボディの過剰なホールの一部が捕獲層を通って、捕獲される。従って、デバイスのコンダクタンスは、さらに増大し、従来技術のＤＲＡＭセルと比較して、ＤＲＡＭデバイスにおけるホールが増加した状態、いわゆる「増やされた論理０の状態（ｆａｔ  ０）」が形成される。
【００３０】
一方、電子が浮遊ボディで生成されて、低いコンダクタンスの状態（論理１が書き込まれた状態）を形成する場合、過剰な電子の一部が捕獲層に捕獲されて、その結果、さらに低いコンダクタンスとなる。こうして、「増やされた論理１の状態（ｆａｔ  １）」が形成される。「増やされた論理１の状態」で記憶するトランジスタの閾値電圧は増加し、従って、従来技術のデバイスよりもリーク電流が少なくなる。このように、本発明に係るＤＲＡＭトランジスタの捕獲層の効果によって、ＤＲＡＭ状態の論理分離及びそれに関連した信号マージン及び／又は状態保持特性が改善される。
【００３１】
ＮＶＲＡＭ動作に対しては、ビット線とＮＶＲＡＭのワード線の両方をＶddに上げると同時に、ＮＶＲＡＭ制御ゲートを負電位にパルス印加する。これによって、アクセスデバイスは、飽和状態となる。浮遊ボディと制御ゲートとの間に生成された横方向の強い電場によって、ボディ内に生成された過剰なホールがトンネル酸化物を通って捕獲される。このホールの捕獲によって、その近傍のボディの電位が正電位に上昇し、その状態は、電子を捕獲することによって上述の捕獲状態を放電するまで、保持される。これが不揮発性における「０」状態である。その状態は、アクセスデバイスのワード線電位を上げて、ビット線を流れる電流を検知することによって、容易に検知することができる（すなわち読み出し値  ０）。
【００３２】
不揮発性における「１」状態を書き込むため、ドレイン−ボディダイオード（ｄｒａｉｎ−ｂｏｄｙ  ｄｉｏｄｅ）又はソース−ボディダイオード（ｓｏｕｒｃｅ−ｂｏｄｙ  ｄｉｏｄｅ）を順バイアス状態にすると同時に、制御ゲートを正電位にパルス印加する。これによって、浮遊ボディに過剰な電子が注入される。捕獲層は、過剰な電子を捕獲し、負電位の状態を維持する。その結果、アクセスデバイスのＶｔが上昇し、論理１の読み出し処理の間は、デバイスは導通しない。捕獲層の電子が、消去処理においてホールを注入することによって、中和されるまで、デバイスは、不揮発性における論理１の状態を維持する。
【００３３】
多値ＮＶＲＡＭ動作に対しては、上述の論理０及び論理１の状態は、アクセスデバイスのワード線（論理「０」のＶt-WL、論理「１」のＶt-WLにそれぞれ対応）又は制御ゲートデバイス（論理「０」のＶt-GC、論理「１」のＶt-GCにそれぞれ対応）によって、アドレスによるデータ参照又は読み出しが行われる。捕獲層の電荷蓄積が同程度の場合、制御ゲートのＶtは、アクセスデバイスのＶtと異なる。従って、２値のデータ参照を行うことが可能であり、同じように書き込まれても、実質的に２値のビット記憶が実現される。
【００３４】
多値不揮発性記憶におけるレベルの追加は、従来技術である書き込み電圧（正又は負）を増加させて、適切な制御ゲート書き込みを行うことで、捕獲層に記憶させる電荷密度を直接増大することによって実現することが可能である。これによって、多値である複数の高レベルＶt状態（すなわち、多値論理状態Ｖt-GC）が生成される。アドレスによるデータ参照は、ＤＲＡＭワード線とＮＶＲＡＭ制御ゲートを用いて行われ、適切なセンス方式によって、記憶状態の全てのレベルが分離される。
【００３５】
また、本発明に係るＤＲＡＭ−ＮＶＲＡＭセルは、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）、消去再書込スイッチ（ａｌｔｅｒａｂｌｅ  ｓｗｉｔｃｈ）やＢＩＯＳ記憶用途に用いるＰＲＯＭに変更することができる。セルのＰＲＯＭへの変更は、ＮＶＲＡＭ制御ゲートによる書き込みをすることで、捕獲層に適切な電子密度又は適切なホール密度を記憶させることによって行うことが可能である。
【００３６】
本発明に係る浮遊プレートＮＶＲＡＭトランジスタにおいて、制御ゲートを通じて書き込みを行うためには、誘電積層体を横切る電場を非常に低くする必要がある。これによって、繰り返し耐性が向上し（例えば、＞１０×１０10サイクル）、また形状及び電圧の両方におけるスケーラビリティ（ｓｃａｌａｂｉｌｉｔｙ）も向上する。ゲート絶縁積層体（すなわち、トンネル絶縁体、捕獲層、電荷ブロック層）を適切に選択し、また適切なサイズにすると、書き込み電場の平均値を、浮遊ゲートデバイスに対する従来の電場平均値１２×１０6  Ｖ／ｃｍに比較して、３×１０6  〜  ６×１０6Ｖ／ｃｍの間に低減することができる。
【００３７】
以下の表は、４．５ｎｍのトンネル絶縁体、６ｎｍのシリコン−シリコンリッチ窒化物捕獲誘電体、及び６．５ｎｍのＳｉＯ2電荷ブロック層で構成され、９Ｖ以下の書き込み電圧を必要とするゲート絶縁積層体に対する動作電圧の一実施形態を示す。この表は、あくまで例示を目的とするだけであり、本発明に係る他の実施形態において、読み出し、書き込み動作モードを実現するため、異なる動作電圧を用いてもよい。
【００３８】
【表１】
2008511947.tif 000003
【００３９】
この表において、ＶBLはビット線電圧、ＶWLはＤＲＡＭワード線電圧、ＶSLはＤＲＡＭソース線電圧又はソース領域電圧、ＶGCはＮＶＲＡＭ制御ゲート／ワード線電圧、Ｖsubは負の基板バイアスを示す。上の表の「Ａｘ」及び「Ｂｘ」は、単一のビットにおける２つの状態（すなわち、ビットＡ又はビットＢ）を表す。ＮＶＲＡＭにおいて「Ａ１」及び「Ｂ１」を読み出す場合、ビット線電位は変化しない。
【００４０】
上述した「Ａｘ」と「Ｂｘ」との間の論理区別は、多値記憶に対して使用することができる。書き込み電圧Ｖx-CGをＶy-CGに変更することで、多値記憶に対する異なる論理レベルの区別「Ａｘ」と「Ｂｘ」を作ることができる。略同様の手法を、ＰＲＯＭの「１」及び「０」の書き込みに対して用いることができる。
【００４１】
図４は、本発明に係るＤＲＡＭ−ＮＶＲＡＭメモリセルを組み込むことが可能なメモリデバイス４００の機能ブロック図である。メモリデバイス４００は、プロセッサ４１０に接続される。プロセッサ４１０としては、マイクロプロセッサやその他の種類の制御回路を用いることができる。メモリデバイス４００とプロセッサ４１０は、電子システム４２０の一部を構成する。メモリデバイス４００は、本発明の理解を容易にするためメモリの特徴に絞って簡略化されている。
【００４２】
メモリデバイスは、上述の多値ＤＲＡＭ−ＮＶＲＡＭセルで構成することが可能なメモリセルのアレイ４３０を含む。メモリアレイ４３０は、行と列のバンクに配置される。メモリセルの各行のゲートは、ワード線で接続され、一方、メモリセルのドレイン及びソース接続部は、ビット線に接続される。
【００４３】
アドレス入力端子Ａ０−Ａｘ４４２上を送られるアドレス信号をラッチするために、アドレスバッファ回路４４０が設けられる。アドレス信号は、行デコーダ４４４及び列デコーダ４４６で受信、デコードされ、メモリアレイ４３０にアクセスする。アドレス入力端子の数が、メモリアレイ４３０の密度及び構成に依存することは、本明細書の記載によって、当業者は理解できるであろう。すなわち、メモリセル数とバンク及びブロック数が増加すると、入力アドレス数は増加する。
【００４４】
メモリデバイス４００は、センス／バッファ回路４５０を用いてメモリアレイ列の電圧変化又は電流変化を検知することで、メモリアレイ４３０のデータを読み出す。一実施形態では、センス／バッファ回路は、メモリアレイ４３０からデータ行を読み出し、ラッチするように接続される。データ入出力バッファ回路４６０によって、複数のデータ端子４６２とコントローラ４１０との間で双方向データ通信が可能となる。書き込み回路４５５は、メモリアレイへデータを書き込むために設けられる。
【００４５】
制御回路４７０において、プロセッサ４１０から制御端子４７２に送られる信号がデコードされる。これら信号は、データ読み出し処理、データ書込み処理、消去処理を含む、メモリアレイ４３０への処理の制御に用いられる。制御回路４７０としては、ステートマシンやシーケンサやその他のコントローラを用いることができる。
【００４６】
図４に示されたメモリデバイスは、メモリの特徴を理解容易にするため、簡略化されている。メモリの内部回路及び機能のより詳細な内容は、当業者にとって周知である。
【００４７】
以上まとめると、本発明に係る集積されたＤＲＡＭ−ＮＶＲＡＭメモリの実施形態において、一つのメモリセルでは、不揮発性のメモリ記憶と共に、データ記憶用のスタック型又はトレンチ型のキャパシタを必要としないＤＲＡＭ記憶装置の機能が提供される。トランジスタを追加せずに記憶密度を増加させるため、ＮＶＲＡＭトランジスタは、多値記憶が可能である。
【００４８】
ＤＲＡＭ−ＮＶＲＡＭセルは、ＤＲＡＭと不揮発性メモリを機能的に統合しており、それら両方の制約を克服する。例えば、ＤＲＡＭ機能は、ＮＶＲＡＭトランジスタの捕獲層を用いて、リフレッシュサイクルを必要としないように電荷記憶特性を高めることができる。同様に、ＮＶＲＡＭ機能は、従来の浮遊ゲートデバイスよりもスケーラビリティの高い電荷記憶用浮遊プレートを用いる。
【００４９】
本明細書中において、いくつかの具体的な実施形態を説明してきたが、同様の目的を達成することが意図されたいかなる配置構成も、上述した具体的な実施形態と代替可能であることは当業者にとって明らかであろう。また、本発明の種々の改変は、当業者にとって明らかである。従って、本願は本発明のいかなる改変、変形をもカバーするものである。また、本発明は、以下の請求項及びそれらの均等物によってのみ限定される。
【図面の簡単な説明】
【００５０】
【図１】図１は、本発明に係るＤＲＡＭ−ＮＶＲＡＭの多値メモリセルの一実施形態を示す断面図である。
【図２】図２は、図１の実施形態の電気的に等価な回路図である。
【図３】図３は、本発明に係るＤＲＡＭ−ＮＶＲＡＭの多値メモリセルの他の実施形態を示す断面図である。
【図４】図４は、本発明に係る非平面型で、ステップ形成されたＮＲＯＭアレイを組み込んだ電子システムを示すブロック図である。
【符号の説明】
【００５１】
１００、３００…基板
１０１〜１０３、３０２、３０３…ソース領域
１０４、１０５、３０４、３０５…ドレイン領域
１１０、１１１、３１０、３１１…トンネル誘電体
１１５、１１６、３１５、３１６…浮遊プレート
１１７、１１８…電荷ブロック層      １２０、３２０…制御ゲート
１３０、１３１、３３０、３３１…縦型ゲート
１４０〜１４２…空乏領域            １６０…データ／ビット線
１７０、１７１…ＤＲＡＭ−ＮＶＲＡＭメモリセル
１８０、１８１…浮遊ボディ
２０１、２０２…ＮＶＲＡＭトランジスタ
２０５、２０６…電界効果トランジスタ
２３２、２３３…ＤＲＡＭワード線    ３０１…絶縁層
３１７、３１８…電荷ブロック酸化物  ４００…メモリデバイス
４１０…プロセッサ                  ４２０…電子システム
４３０…メモリアレイ                ４４０…アドレスバッファ回路
４４２…アドレス入力端子            ４４４…行デコーダ
４４６…列デコーダ                  ４５０…センス／バッファ回路
４５５…書込み回路                  ４６０…データ入出力バッファ回路
４６２…データ端子                  ４７０…制御回路
４７２…制御端子
【図１】
2008511947.tif 000004
【図２】
2008511947.tif 000005
【図３】
2008511947.tif 000006
【図４】
2008511947.tif 000007
【手続補正書】
【提出日】平成19年4月25日(2007.4.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データを記憶するキャパシタレスのダイナミックランダムアクセスメモリデバイスと、
前記ダイナミックランダムアクセスメモリデバイスに接続される浮遊プレート型の不揮発性ランダムアクセスメモリデバイスと、
を備える集積されたＤＲＡＭ−ＮＶＲＡＭのメモリセル。
【請求項２】
請求項１記載のメモリセルにおいて、前記不揮発性ランダムアクセスメモリデバイスは、浮遊プレート電荷記憶領域を備えることを特徴とするメモリセル。
【請求項３】
請求項１記載のメモリセルにおいて、前記不揮発性ランダムアクセスメモリデバイスは、複数のデータビットを記憶できる多値デバイスであることを特徴とするメモリセル。
【請求項４】
請求項１記載のメモリセルにおいて、前記ダイナミックランダムアクセスメモリデバイスは、浮遊ボディをさらに備えることを特徴とするメモリセル。
【請求項５】
請求項４記載のメモリセルにおいて、基板に形成されたソース領域をさらに備え、前記ソース領域は、動作中に空乏領域を形成して、前記空乏領域同士の接触に応じて前記浮遊ボディを形成することを特徴とするメモリセル。
【請求項６】
請求項４記載のメモリセルにおいて、前記ダイナミックランダムアクセスメモリデバイス及び前記不揮発性ランダムアクセスメモリデバイスは、前記浮遊ボディを共有するように、基板に縦型に形成されることを特徴とするメモリセル。
【請求項７】
請求項６記載のメモリセルにおいて、複数のトレンチをさらに備え、前記複数のトレンチの間には柱状部が形成され、各柱状部の上部には、ドレイン領域が形成され、各トレンチの底部にはソース領域が形成されることを特徴とするメモリセル。
【請求項８】
ＤＲＡＭゲートと、ＮＶＲＡＭ制御ゲートと、ＤＲＡＭソース領域と、ＮＶＲＡＭソース領域と、共有されたドレイン領域と、前記共有されたドレイン領域に接続されたビット線とを備える集積されたＤＲＡＭ−ＮＶＲＡＭのセルの動作方法であって、前記セルの動作方法は、
前記ＮＶＲＡＭ制御ゲートに接地電位を印加するステップと、
前記ＤＲＡＭゲートに正のバイアス電圧を印加するステップと、
前記ＤＲＡＭが前記正のバイアス電圧に応じて読出し処理モード又は書込み処理モードのうちの１つのモードにある状態において、前記ＮＶＲＡＭソース領域に前記接地電位を印加するステップと、
を備える集積されたＤＲＡＭ−ＮＶＲＡＭのセルの動作方法。
【請求項９】
請求項８記載のセルの動作方法において、前記ＮＶＲＡＭ制御ゲートに印加される前記接地電位は、近傍のＮＶＲＡＭセルによって共有されることを特徴とするセルの動作方法。
【請求項１０】
請求項８記載のセルの動作方法において、前記ＮＶＲＡＭ制御ゲートに印加される前記接地電位によって、前記集積されたＤＲＡＭ−ＮＶＲＡＭのセルがＤＲＡＭ機能として動作することを特徴とするセルの動作方法。
【請求項１１】
請求項８記載のセルの動作方法において、前記ビット線は、浮遊状態にされることを特徴とするセルの動作方法。
【請求項１２】
請求項８記載のセルの動作方法において、
前記ビット線に前記接地電位を印加するステップと、
前記ＮＶＲＡＭソース領域に負のバイアス電圧を印加して、前記集積されたＤＲＡＭ−ＮＶＲＡＭのセルのＤＲＡＭ部分に論理１を書き込むステップと、
をさらに備えることを特徴とするセルの動作方法。
【請求項１３】
請求項８記載のセルの動作方法において、
前記ＮＶＲＡＭソース領域に接地電位を印加するステップと、
前記ＮＶＲＡＭ制御ゲートに負のバイアス電圧を印加するステップと、
前記ビット線に正の第１バイアス電圧を印加するステップと、
前記ＤＲＡＭ−ＮＶＲＡＭのセルの前記ＮＶＲＡＭ機能に論理０を書き込むため、前記ＤＲＡＭゲートに正の第２バイアス電圧を印加するステップと、
をさらに備えることを特徴とするセルの動作方法。
【請求項１４】
請求項８記載のセルの動作方法において、
前記ＤＲＡＭソース領域に負のバイアス電圧を印加するステップと、
前記ＮＶＲＡＭ制御ゲートに正の第１バイアス電圧を印加するステップと、
前記ビット線に接地電位を印加するステップと、
前記ＤＲＡＭ−ＮＶＲＡＭのセルの前記ＮＶＲＡＭ機能に論理０を書き込むため、前記ＤＲＡＭゲートに正の第２バイアス電圧を印加するステップと、
をさらに備えることを特徴とするセルの動作方法。
【請求項１５】
請求項８記載のセルの動作方法において、
前記ＮＶＲＡＭソース領域に接地電位を印加するステップと、
前記ＮＶＲＡＭ制御ゲートに第１電圧を印加するステップと、
前記ＤＲＡＭゲートに第２電圧を印加して、前記第１及び第２電圧に応じて、前記ＮＶＲＡＭ機能から複数のデータビットのうちの１つを読み出すステップと、
をさらに備えることを特徴とするセルの動作方法。
【請求項１６】
請求項８記載のセルの動作方法において、前記ＤＲＡＭは、前記ＮＶＲＡＭ用のアクセスデバイスとして動作することを特徴とするセルの動作方法。
【請求項１７】
メモリ制御信号を生成するプロセッサと、
前記プロセッサに接続され、前記メモリ制御信号に応じて動作するＤＲＡＭ−ＮＶＲＡＭ集積メモリアレイと、
を備える電子システムであって、
前記メモリアレイは、複数のメモリセルを備え、
各セルは、
データを記憶するキャパシタレスのダイナミックランダムアクセスメモリデバイスと、
前記ダイナミックランダムアクセスメモリデバイスに接続される浮遊プレート型の不揮発性ランダムアクセスメモリデバイスと、
を備える電子システム。
【請求項１８】
請求項１７記載の電子システムにおいて、前記ダイナミックランダムアクセスメモリデバイス及び前記不揮発性ランダムアクセスメモリデバイスは、前記ダイナミックランダムアクセスメモリデバイスのために電荷を記憶する浮遊ボディを共有することを特徴とする電子システム。
【国際調査報告】
2008511947.tif 000008
2008511947.tif 000009
2008511947.tif 000010