(57)【要約】  本発明はＥＳＤ保護を改善した集積回路およびその形成方法を提供する。集積回路は、基板と、基板上に形成された絶縁層とを備える。回路は絶縁層上に形成された電界効果トランジスタ（ＦＥＴ）も備える。ＦＥＴは第１導電型のウェル領域を含む。回路は、回路に対してバラスティングを提供するＦＥＴに結合されたウェル抵抗器も含む。ウェル抵抗器は第１導電型のウェル領域も含む。
2008544525.tif 000002
【特許請求の範囲】
【請求項１】
基板と回路ノードとを有する集積回路であって、
前記基板上に形成された絶縁層と、
前記絶縁層上に形成された電界効果トランジスタ（ＦＥＴ）とを含み、前記ＦＥＴは、前記絶縁層上に間隔を空けた位置で形成された第１導電型の高濃度ドープのソース領域およびドレイン領域、並びに前記間隔を空けたソース領域とドレイン領域との間で前記絶縁層上に形成された第２導電型のウェル領域とを有し、さらに、
前記ＦＥＴの前記ドレイン領域において前記絶縁層上に形成された、前記回路ノードと前記ＦＥＴとの間に流れる電流のための抵抗を有する前記第２導電型の第１ウェル領域とを含むことを特徴とする集積回路。
【請求項２】
前記第１ウェル領域に形成された前記第２導電型の第１高濃度ドープ領域をさらに含むことを特徴とする請求項１に記載の回路。
【請求項３】
前記ＦＥＴの前記第１導電型の高濃度ドープ・ドレイン領域に隣接する前記第１ウェル領域において前記絶縁層上に形成された前記第２導電型の第２高濃度ドープ領域をさらに含み、前記第１導電型の前記高濃度ドープ・ドレイン領域と第２高濃度ドープ領域とがＰＮ接合を形成することを特徴とする請求項２に記載の回路。
【請求項４】
第１ゲートが前記ＦＥＴの前記ソースとドレインとの間で前記ＦＥＴの前記ウェル領域上に形成されることを特徴とする請求項１に記載の回路。
【請求項５】
第２ゲートが前記第１ウェル領域の少なくとも一部分の上に形成されることを特徴とする請求項４に記載の回路。
【請求項６】
前記第１ゲートと前記第２ゲートとがポリゲートであることを特徴とする請求項４に記載の回路。
【請求項７】
第２導電型の前記第２高濃度ドープ領域がシリサイドまたは金属の少なくとも１つを介して前記ＦＥＴの前記ドレインに結合されることを特徴とする請求項３に記載の回路。
【請求項８】
第２導電型の前記第２高濃度ドープ領域と前記ＦＥＴの前記ドレインとが、前記第１ウェルと前記ＦＥＴの前記ドレインのと間でダイオードを形成することを特徴とする請求項３に記載の回路。
【請求項９】
前記第１導電型がｎまたはｐ導電型の１つを含むことを特徴とする請求項１に記載の回路。
【請求項１０】
前記第２導電型がｎまたはｐ導電型の他の１つを含むことを特徴とする請求項９に記載の回路。
【請求項１１】
基板と回路ノードとを有する集積回路であって、
前記基板上に形成された絶縁層と、
前記絶縁層上に形成された電界効果トランジスタ（ＦＥＴ）とを含み、前記ＦＥＴは、前記絶縁層上に間隔を空けた位置で形成された第１導電型の高濃度ドープのソース領域およびドレイン領域、並びに前記間隔を空けたソース領域とドレイン領域との間で前記絶縁層上に形成された第２導電型のウェル領域とを有し、さらに、
前記ＦＥＴの前記ドレイン領域において前記絶縁層上に形成された、前記回路ノードと前記ＦＥＴとの間に流れる電流のための抵抗を有する前記第１導電型の第１ウェル領域とを含むことを特徴とする集積回路。
【請求項１２】
前記第１ウェル領域に形成された前記第１導電型の第１高濃度ドープ領域をさらに含むことを特徴とする請求項１１に記載の回路。
【請求項１３】
前記ＦＥＴの前記第１導電型の高濃度ドープ・ドレイン領域に隣接する前記第１ウェル領域において前記絶縁層上に形成された前記第１導電型の第２高濃度ドープ領域をさらに含むことを特徴とする請求項１２に記載の回路。
【請求項１４】
第１ゲートが前記ＦＥＴの前記ソースとドレインとの間で前記ＦＥＴの前記ウェル領域上に形成されることを特徴とする請求項１１に記載の回路。
【請求項１５】
第２ゲートが前記第１ウェル領域の少なくとも一部分の上に形成されることを特徴とする請求項１１に記載の回路。
【請求項１６】
第１導電型の前記第２高濃度ドープ領域がシリサイドまたは金属の少なくとも１つを介して前記ＦＥＴの前記ドレインに結合されることを特徴とする請求項１３に記載の回路。
【請求項１７】
基板と回路ノードとを有する集積回路であって、
前記基板上に形成された絶縁層と、
前記絶縁層上に形成された少なくとも１つの電界効果トランジスタ（ＦＥＴ）とを含み、前記ＦＥＴは第１導電型の第１ウェル領域を有し、さらに、
前記回路に対してバラスティングを提供する、前記ＦＥＴに結合するウェル抵抗器を含み、前記抵抗器は前記第１導電型のウェル領域を有することを特徴とする集積回路。
【請求項１８】
前記ウェル抵抗器を前記ＦＥＴに結合するために形成されたシリサイドの層をさらに含むことを特徴とする請求項１７に記載の回路。
【請求項１９】
ＦＥＴのＥＳＤロバスト性を改善する方法であって、
基板上に前記ＦＥＴを配置する工程と、
前記ＦＥＴを安定させるウェル抵抗器の抵抗を提供するために、前記ウェル抵抗器を前記ＦＥＴに結合する工程とを含むことを特徴とする方法。
【請求項２０】
前記結合工程は、前記ＦＥＴと前記ウェル抵抗器との間にシリサイドの層を形成する工程をさらに含む請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、静電気放電（ＥＳＤ）保護回路、より詳細にはシリコン・オン・インシュレータ（ＳＯＩ）中の集積回路（ＩＣ）の回路内の金属酸化膜半導体（ＭＯＳ）デバイスのＥＳＤ性能を改善するためのバラスト回路（ｂａｌｌａｓｔｉｎｇ  ｃｉｒｃｕｉｔｒｙ）を提供する静電気放電（ＥＳＤ）保護回路の分野に関する。
【０００２】
本特許出願は、参照によりその内容が本明細書に組み込まれている、２００６年６月１５日に出願した米国仮出願第６０／６９０，９３３号の利益を主張するものである。
【背景技術】
【０００３】
電界効果トランジスタ（ＦＥＴ）および他の半導体デバイスを含む集積回路（ＩＣ）は、ＥＳＤイベントと接触することによって生ずるおそれがある高電圧にきわめて敏感である。それ故に、静電気放電（ＥＳＤ）保護回路は集積回路にとって不可欠である。ＥＳＤイベントは、通常、高電圧電位（一般的に、数キロボルト）の放電により生じ、短い持続時間（一般的に１００ナノ秒）の高電流（数アンペア）パルスとなる。ＥＳＤイベントは、実例として、ＩＣのリードに人が接触することによって、あるいは電気的に帯電した機械がＩＣの他のリードに放電されることによってＩＣ内に生じる。製品中に集積回路を取り付ける間に、これら静電気放電がＩＣを破壊することがあり、したがって製品の高価な修理が必要になるが、これはＩＣが受けるおそれがある静電気放電を消失させる機構を設けることによって回避され得たであろう。
【０００４】
ＮＭＯＳデバイスのＥＳＤ性能の改善にとってバラスティングが非常に重要であるということは周知のことである。バラスティングは、電流集中（マイクロ・バラスティング）を回避し、マルチフィンガ・トリガ（マクロ・バラスティング）を向上するようにＮＭＯＳのドレインに対し抵抗を追加することを意味する。バラスティングを作り出す最も一般的な方法は、ドレイン・コンタクト−ゲート間スペース（ＤＣＧＳ）を拡大すること、およびドレインの抵抗を増やすためにシリサイド・ブロック領域を追加することによる。これが、図１に図示されており、併せて２フィンガＮＭＯＳに対して概略等価回路が図２に示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＥＳＤ保護デバイスのドレイン領域にシリサイド・ブロックを適用するのは、その加工の間に追加のマスクが必要になるので非常にコストがかかる。シリサイド・ブロックを省くことも可能であるが、しかし一方ではＤＣＧＳが非常に大きくなければならず、スペース効率を悪くせざるをえない。その理由は、シリサイドの抵抗が低いことである。必要とされる抵抗は、大きいものとなろう。
【課題を解決するための手段】
【０００６】
本発明の一実施形態では、基板と、基板上に形成された絶縁層および絶縁層上に形成された電界効果トランジスタ（ＦＥＴ）を含む回路ノードとを有する集積回路が提供されている。ＦＥＴは、絶縁層上に間隔を空けた位置で形成された第１導電型の高濃度ドープのソースおよびドレイン領域と、間隔を空けたソース領域とドレイン領域の間で絶縁層上に形成された第２導電型のウェル領域とを含む。回路は、ＦＥＴのドレイン領域の所で絶縁層上に形成され、回路ノードからＦＥＴに流れる電流のための抵抗を有する第２導電型の第１ウェル領域も備える。第１ウェル領域は電気的に回路ノードに結合されている。
【０００７】
本発明の他の実施形態では、基板と、基板上に形成された絶縁層および絶縁層上に形成された電界効果トランジスタ（ＦＥＴ）を含む回路ノードとを有する集積回路が提供されている。ＦＥＴは、絶縁層上に間隔を空けた位置で形成された第１導電型の高濃度ドープのソースおよびドレイン領域と、間隔を空けたソース領域とドレイン領域の間で絶縁層上に形成された第２導電型のウェル領域とを含む。回路は、ＦＥＴのドレイン領域の所で絶縁層上に形成され、回路ノードからＦＥＴに流れる電流のための抵抗を有する第１導電型の第１ウェル領域も備える。第１ウェル領域は電気的に回路ノードに結合されている。
【０００８】
本発明の更なる実施形態では、基板上にＦＥＴを配置すること、およびＦＥＴを安定させるためにウェル抵抗器の抵抗を提供するように、ウェル抵抗器をＦＥＴに結合することを含むＦＥＴのＥＳＤロバスト性を改善する方法が提供されている。
【発明を実施するための最良の形態】
【０００９】
以下に説明する工程段階および構成は集積回路（ＩＣ）製造用の完全な工程フローを形成しない。本発明は、当技術分野で現在用いられているシリコン・オン・インシュレータ（ＳＯＩ）集積回路製造技術と共に実施することができ、本発明の理解に必要なものとしては、一般的に実施されている工程段階に限り含まれている。製造中のＩＣの部分の断面およびレイアウトを表す図は、原寸に比例して、また形成するために示されておらず、むしろ本発明の重要な特徴を図示するように描かれている。
【００１０】
本発明は、ＳＯＩのＣＭＯＳデバイスを参照して説明する。しかし、例えば異なるドーパントの種類を選択し、濃度を調整し、または分離の種類を変えることにより、本発明をＥＳＤに起因する損傷を受け易い他の工程に適用可能であることを当業者は理解するであろう。
【００１１】
図３Ａを参照すると、本発明の一実施形態によるＮＭＯＳトランジスタ用Ｐウェル・バラスティングを備える集積回路デバイス３００の概略断面図が示されている。デバイス３００は、Ｐ型基板などの基板３０１と、基板上に配置された埋込み絶縁層３０２（例えばＳｉＯ２、以下では埋込み酸化物（ＢＯＸ）層）とを含む。ＮＭＯＳトランジスタ３０４とＰウェル抵抗器３０６が、埋込み酸化物層３０２の上に形成される。好ましくは、２つの深いトレンチ分離（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＤＴＩ）領域３０８が、基板３０１のそれぞれの端部に形成される。特にＤＴＩ領域３０８は、埋込み酸化物層３０２まで延在している。ＤＴＩが分離の一例として用いられているが、パーシャル・トレンチ分離（Ｐａｒｔｉａｌ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＰＴＩ）、浅いトレンチ分離（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）、または当技術分野で既知の他の分離を使用することもできることに留意されたい。別法として、これらの分離を含まずに、この構造に隣接して他のデバイスを配置することも可能である。図３Ａに示したように、ＮＭＯＳトランジスタ３０４は、図３Ａに示した絶縁層３０２上で間隔を空けた位置で形成されたＮ導電型の高濃度ドープ・ソース領域３０４ｂ、および高濃度ドープ・ドレイン領域３０４ｃを含む。ＮＭＯＳトランジスタ３０４は、間隔を空けたソース領域３０４ｂとドレイン領域３０４ｃの間のゲート・チャネルの所で絶縁層３０２上に形成されたＰ導電型のＰウェル領域３０４ａも含む。
【００１２】
さらに図３Ａに図示したように、Ｐウェル抵抗器３０６は、ＮＭＯＳトランジスタ３０４のドレイン領域３０４ｃの所で絶縁層３０２上に形成されたＰ導電型のＰウェル領域３０６ａを含む。やはり図３Ａには、ＮＭＯＳトランジスタ３０４のソース領域３０４ｂ上、およびＰウェル抵抗器のＰウェル領域３０６ａ上に形成されたコンタクト３０７が示されている。コンタクト３０７は回路ノード３０９に通じている。Ｐウェル領域３０６ａは、回路ノード３０９とＮＭＯＳ３０４の間でコンタクト３０７を介して流れる電流のための抵抗を有する。Ｐウェル抵抗器３０６は、示したＰウェル領域３０６ａで絶縁層３０２上に形成されたＰ＋領域３０６ｂも含む。Ｐウェル抵抗器３０６は、さらにＮＭＯＳ３０４のＮ＋ドレイン領域３０４ｃに隣接するＰウェル領域３０６ａで絶縁層３０２上に形成された他のＰ＋領域３０６ｃを含んでよい。Ｐ＋領域３０６ｃとＮ＋ドレイン領域３０４ｃは、図３Ａに示したようにＰウェル３０４ａとＰウェル３０６ａの間でＰＮ接合３１８を形成する。
【００１３】
埋込み酸化物層３０２が、例として、二酸化ケイ素（ＳｉＯ２）、サファイア（ＳＯＳ）、他の絶縁材料の中から製造されることに留意されたい。一実施形態では、ＢＯＸ層３０２は、その中に二酸化ケイ素層を形成するようにウェーハ内に酸素原子を注入し、熱処理することによって形成される。ＢＯＸ層３０２の厚さ（ｔＢＯＸ）は一般的に約１００〜４００ナノメートル（ｎｍ）の範囲である。
【００１４】
図３Ａに図示したように、シリサイド層３１０が、ＮＭＯＳ３０４のＮ＋ソース領域３０４ｂとドレイン領域３０４ｃのそれぞれの上に形成される。シリサイド層３１０は、Ｐウェル抵抗器３０６のＰ＋領域３０６ｂと３０６ｃのそれぞれの上にも形成される。次いで、シリサイド層３１０は、ＰＮ接合３１８（つまり、Ｐ＋ドレイン領域３０６ｃとＮ＋ドレイン領域３０４ｃ）上に形成される。シリサイド層３１０は、２つの高濃度ドープ領域を短絡することになる。シリサイド層３１０は、当技術分野において既知の従来法で形成され、金属接続用の導電材料として働く。シリサイド層３１０は、低いオーム接続を形成する非常に薄い金属である。この層は高濃度ドープ領域に対しよりよいコンタクトを提供する。
【００１５】
さらに図３Ａに示したように、ゲートＧ１  ３１２がＰウェル抵抗器３０６のＰウェル領域３０６ａ内に形成され、ゲートＧ２  ３１４がＮＭＯＳ３０４のＰウェル領域３０４ａ内に形成される。これらのゲートを形成する従来の方法は、酸化物上にポリシリコンを用いることであるが、しかし他の技術、およびＦＵＳＩと同じ材料または当技術分野で既知の他の材料を使用することも可能である。好ましくは、抵抗器内のゲートＧ１は、抵抗としてＰウェル３０４を用いるように作られる。これは低濃度ドープ・ウェルは高濃度ドープ領域より大きな抵抗を有するからである。この好ましい使用の利点は、ウェルのより大きな抵抗のために、抵抗器が、必要とされる抵抗の所与の値に対しより小さくてよいことである。ゲートの配置によりゲート下のウェル内にＤＴＩを形成する必要がなくなる。
【００１６】
図３Ａに示した保護デバイス３００が、２つの深いトレンチ分離（ＤＴＩ）３０８の間に形成されたＮＭＯＳトランジスタ３０４とＰウェル・バラスティング３０６を有する単一フィンガ・デバイスであることに留意することは重要である。しかし、デバイス３００が、図３Ｂに示したようにそれぞれＰウェル・バラスティング３０６と３０６’を有する複数フィンガを備えてもよい。この実施形態では、ＦＥＴすなわちＮＭＯＳ３０４の１つのフィンガのソースが図３Ｂに示したＮＭＯＳ３０４’の別のフィンガのソースと共有されている。図示していないが、２つのソースを互いに隣接することもできるが、これはより大きな面積を意味することも当業者には知られている。さらに２つのＤＴＩ３０８は、基板３０１のそれぞれの端部に形成されている。前述したように、ＤＴＩを省いてそれを他のデバイスと置き換えることもできる。別に、デバイス３００が、図３Ｃに示したように、Ｐウェル抵抗器３０６の１つの領域がＰウェル抵抗器３０６’の１つの領域により共有されてよい複数フィンガを備えることもできる。
【００１７】
さらに本発明の他の実施形態では、図３Ｄに示したように、少なくとも１つの金属ライン３１６が、シリサイド層３１０に対し平行な電流経路を提供するために使用される。領域３０６ｃは、３０４ｃとシリサイド３１０を介して、またコンタクト３０７および金属ライン３１６を介しても結合される。この実施形態では、金属ライン３１６とシリサイド層３１０が共に２つの高濃度ドープ領域を短絡する。金属ライン３１６は、ＭＯＳのドレインに抵抗器を接続するのに使用される。特に、図３Ｄの例では、金属ライン３１６は、Ｐウェル抵抗器３０６をＮＭＯＳ３０４のドレイン領域３０４ｃに接続する。金属ライン３１６は、シリサイドよりはるかに強靭なので、よりよい接続をもたらす。
【００１８】
本発明のさらなる実施形態では、図３Ｅに示したようにＰウェル３０４ａとＰウェル３０６ａの間でＰＮ接合３０８が、好ましくはダイオード３１８によって表される。特にシリサイド層３１０がＰＮ接合上（シリサイド・ブロック層の使用）から省かれ、Ｐ＋領域３０６ｃとＮ＋領域３０４ｃの間でダイオード３１８を形成し、バラスティング効果を増大させる。今や電圧が抵抗器上にかかるだけなく、ダイオード３１８上にもかかる。これは追加の電圧、つまりダイオードのビルトイン電圧を意味する。したがってこの構造では、バラスティングが、むしろ抵抗器を用いることによるだけでなく、ダイオード３１８を組み込むことによっても達成され得る。ダイオードが、図３Ａ〜３Ｄに示された構造、つまりＮＭＯＳ３０４のドレイン３０４ｃに隣接する抵抗器３０６のＰ＋領域においてすでに利用可能であり、その構造は短絡されており、したがってダイオード３１８は非活動化されていることに留意されたい。しかし、図３Ｅでは、ダイオード３１８を短絡するものはないので、したがってダイオード３１８は活動状態である。さらにダイオード３１８は、デバイス構造３００内で追加のスペースを使わずにきわめて容易に形成される。
【００１９】
本発明の別の実施形態においても、バラスティング効果でのさらなる改善が、図３Ｆに図示したＰウェル・バラスティング３０６の中央のＰ＋領域３０６ｃを除くことにより示されている。抵抗を追加することにより、電流がより均一に流れることになり、これはＭＯＳがトリガするのに役立つ。より高い抵抗ほど、この効果が上がる。しかし先行の図の中でＰ＋領域は、Ｐウェル３０６より低いオーム接続をＭＯＳ３０４のドレインに与えることによって、この利点の一部を排除する。Ｐ＋領域３０６を除去することは、好ましくは、少なくとも３つの利点をもたらす。第１に、デバイス構造３００の面積をずっと小さくすることができる。第２に、電流が、直接、ウェル３０６からＮＭＯＳ３０４のドレイン３０４ｃに流れることになる。第３の利点は、ＰＮ接合が、まだ構造中に作り出せることである。ＰＮ接合はＰウェル３０６ａとＦＥＴのドレイン３０４ｃの間で形成される。
【００２０】
図４を参照すると、ＰＭＯＳトランジスタ用Ｎウェル・バラスティングを含む集積回路デバイス４００を備える本発明の別の実施形態が示されている。図３Ａと同様、デバイス４００は基板３０１を備え、その基板３０１の上に配置された埋込み絶縁層３０２を有し、２つのＤＴＩ領域３０８が、基板３０１のそれぞれの端部に形成されている。図４に示したように、ＰＭＯＳトランジスタ４０４は、図４に示した絶縁層３０２上に間隔を空けた位置で形成されたＰ導電型の高濃度ドープ・ソース領域４０４ｂおよび高濃度ドープ・ドレイン領域４０４ｃを含む。ＰＭＯＳトランジスタ４０４は、間隔を空けたソース領域４０４ｂとドレイン領域４０４ｃの間のゲート・チャネルの所で絶縁層３０２上に形成されたＮ導電型のＮウェル領域４０４ａも含む。
【００２１】
さらに図４に図示したように、Ｎウェル抵抗器４０６は、ＰＭＯＳトランジスタ４０４のドレイン領域４０４ｃの所で絶縁層３０２上に形成されたＮ導電型のＮウェル領域４０６ａを含む。Ｎウェル領域４０６ａは、回路ノードとＰＭＯＳ４０４の間でコンタクト３０７を介して流れる電流のための抵抗を有する。Ｎウェル抵抗器４０６は、示したＮウェル領域４０６ａで絶縁層３０２上に形成されたＮ＋領域４０６ｂも含む。Ｎウェル抵抗器４０６は、さらにＰＭＯＳ４０４のＰ＋ドレイン領域４０４ｃに隣接するＮウェル領域４０６ａで絶縁層３０２上に形成された他のＮ＋領域４０６ｃを含む。Ｐ＋領域４０６ｃとＮ＋ドレイン領域４０４ｃは、図４に示したＮウェル４０４ａとＮウェル４０６ａの間でＰＮ接合３１０を形成する。
【００２２】
前述したようにシリサイド層３１０は、ＰＭＯＳ４０４のＰ＋ソース領域４０４ｂとドレイン領域４０４ｃのそれぞれの上に形成される。シリサイド層３１０は、Ｎウェル抵抗器４０６のＮ＋領域４０６ｂと４０６ｃのそれぞれの上にも形成される。次いで、シリサイド層３１０は、ＰＮ接合３１０（つまり、Ｐ＋ドレイン領域４０６ｃとＮ＋ドレイン領域４０４ｃ）上に形成される。シリサイド層３１０は、高濃度ドープ領域の間を短絡するのに適用される。シリサイド層３１０は、当技術分野において既知の従来法で形成され、良好な接続を可能にする導電材料として働く。シリサイド層３１０は、低いオーム接続を形成する非常に薄い金属である。この層は高濃度ドープ領域に対しよりよいコンタクトを提供する。
【００２３】
図４に示したように、さらにゲートＧ１  ４１２が、Ｎウェル抵抗器４０６のＮウェル領域４０６ａ内に形成され、ゲートＧ２  ４１４が、ＰＭＯＳ４０４のＮウェル領域４０４ａ内に形成される。前述したようにこれらのゲートを形成する従来の方法は、ゲート酸化物と共にポリを用いることであるが、しかしＦＵＳＩまたは当技術分野で既知の他の材料を使用することも可能である。ゲートの配置によりゲート下のウェル内にＤＴＩを形成する必要がなくなる。好ましくは、抵抗器内のゲートＧ１は、抵抗としてＮウェル４０６を用いるように作られる。これは低濃度ドープ・ウェルは高濃度ドープ領域より大きな抵抗を有するからである。この好ましい使用の利点は、ウェルのより大きな抵抗のために、抵抗器が、必要とされる抵抗の所与の値に対しより小さくてよいことである。
【００２４】
上で開示したようにＳＯＩ回路に特有の特性により、上で詳細に開示したＮＭＯＳドレイン用にバラスティングとしてＰウェルを、ＰＭＯＳドレイン用にバラスティングとしてＮウェルを用いることを可能にする。本発明のキーとなる利点の１つはＣＭＯＳにおいて使用されるのと同じドープ型のウェルを用いることである。しかし、ウェルの間で閾値電圧注入に差があってもよい。他のバラスティング技法に比べて、この実施形態の追加的な利点には、回路ノードへのコンタクトが、ドレイン接合からずっと間隔を離してあるので、したがってドレイン接合のホットスポットとコンタクトのホットスポットが互いに影響を及ぼさない可能性がある。
【００２５】
本発明の別の実施形態では、ＣＭＯＳで使用されたものと異なるドープ型を有するウェル抵抗器の、図５における集積回路デバイス５００、および図６における集積回路デバイス６００が示されている。
【００２６】
具体的には、図５を参照すると、デバイス５００は、ＮＭＯＳトランジスタ用のＮウェル・バラスティングを含む。図３Ａと同様に、デバイス５００は基板３０１を備え、その基板３０１の上に配置された埋込み絶縁層３０２を有し、２つのＤＴＩ領域３０８が、基板３０１のそれぞれの端部に形成されている。図５に示したように、ＮＭＯＳトランジスタ５０４は、図５に示した絶縁層３０２上に間隔を空けた位置で形成されたＮ導電型の高濃度ドープ・ソース領域５０４ｂおよび高濃度ドープ・ドレイン領域５０４ｃを含む。ＮＭＯＳトランジスタ５０４は、間隔を空けたソース領域５０４ｂとドレイン領域５０４ｃの間のゲート・チャネルの所で絶縁層３０２上に形成されたＰ導電型のＰウェル領域５０４ａも含む。
【００２７】
さらに図５に図示したように、Ｎウェル抵抗器５０６は、ＮＭＯＳトランジスタ５０４のドレイン領域５０４ｃの所で絶縁層３０２上に形成されたＮ導電型のＮウェル領域５０６ａを含む。Ｎウェル領域５０６ａは、回路ノードとＰＭＯＳ５０４の間でコンタクト３０７を介して流れる電流のための抵抗を有する。Ｎウェル抵抗器５０６は、示したＮウェル領域５０６ａで絶縁層３０２上に形成されたＮ＋領域５０６ｂも含む。Ｎウェル抵抗器５０６は、さらにＮＭＯＳ５０４のＮ＋ドレイン領域５０４ｃに隣接するＮウェル領域５０６ａで絶縁層３０２上に形成された他のＮ＋領域５０６ｃを含む。
【００２８】
前述したようにシリサイド層３１０は、ＮＭＯＳ５０４のＮ＋ソース領域５０４ｂとドレイン領域５０４ｃのそれぞれの上に形成される。シリサイド層３１０は、Ｎウェル抵抗器５０６のＮ＋領域５０６ｂと５０６ｃのそれぞれの上にも形成される。シリサイド層３１０は、高濃度ドープ領域の間を短絡するために設けられる。シリサイド層３１０は、当技術分野において既知の従来法で形成され、金属コンタクトに対し導電材料として働く。シリサイド層３１０は、低いオーム接続を形成する非常に薄い金属である。この層は高濃度ドープ領域に対しよりよいコンタクトを提供する。
【００２９】
図５に示したように、さらにゲートＧ１  ５１２が、Ｎウェル抵抗器５０６のＮウェル領域５０６ａ内に形成され、ゲートＧ２  ５１４が、ＮＭＯＳ５０４のＰウェル領域５０４ａ内に形成される。前述したように、これらのゲートＧ１  ４１２、およびＧ２  ４１４を形成する従来の方法は、ポリシリコンとゲート酸化物を用いることであるが、しかしＦＵＳＩまたは当技術分野で既知の他の材料を使用することも可能である。抵抗器内のＧ１  ５１２は、やはり低濃度ドープ・ウェルは高濃度ドープ領域より大きな抵抗を有するという事実から抵抗としてＮウェル５０６を用いるように作られる。ゲートの配置によりゲート下のウェル内にＤＴＩを形成する必要がなくなる。
【００３０】
具体的には、図６を参照すると、デバイス６００は、ＰＭＯＳトランジスタ用のＰウェル・バラスティングを含む。図３Ａと同様に、デバイス６００は基板３０１を備え、その基板３０１の上に配置された埋込み絶縁層３０２を有し、２つのＤＴＩ領域３０８が、基板３０１のそれぞれの端部に形成されている。図６に示したように、ＰＭＯＳトランジスタ６０４は、図６に示した絶縁層３０２上に間隔を空けた位置で形成されたＰ導電型の高濃度ドープ・ソース領域６０４ｂおよび高濃度ドープ・ドレイン領域６０４ｃを含む。ＰＭＯＳトランジスタ６０４は、間隔を空けたソース領域６０４ｂとドレイン領域６０４ｃの間のゲート・チャネルの所で絶縁層３０２上に形成されたＮ導電型のＮウェル領域６０４ａも含む。
【００３１】
さらに、図６に図示したように、Ｐウェル抵抗器６０６は、ＮＭＯＳトランジスタ６０４のドレイン領域６０４ｃの所で絶縁層３０２上に形成されたＰ＋導電型のＰウェル領域６０６ａを含む。Ｐウェル領域６０６ａは、回路ノードとＰＭＯＳ６０４の間でコンタクト５０７を介して流れる電流のための抵抗を有する。Ｐウェル抵抗器６０６は、示したＰウェル領域６０６ａで絶縁層３０２上に形成されたＰ＋領域６０６ｂも含む。Ｐウェル抵抗器６０６は、さらにＰＭＯＳ６０４のＰ＋ドレイン領域６０４ｃに隣接するＰウェル領域６０６ａで絶縁層３０２上に形成された他のＰ＋領域６０６ｃを含んでよい。
【００３２】
前述したようにシリサイド層３１０は、ＰＭＯＳ６０４のＰ＋ソース領域６０４ｂとドレイン領域６０４ｃのそれぞれの上に形成される。シリサイド層３１０は、Ｐウェル抵抗器６０６のＰ＋領域６０６ｂと６０６ｃのそれぞれの上にも形成される。シリサイド層３１０は、高濃度ドープ領域間での短絡を防ぐために提供される。シリサイド層３１０は、当技術分野において既知の従来法で形成され、金属コンタクトに対する導電材料として働く。シリサイド層３１０は、低いオーム接続を形成する非常に薄い金属である。この層は高濃度ドープ領域に対しよりよいコンタクトを提供する。
【００３３】
図６に示したように、さらにゲートＧ１  ６１２が、Ｎウェル抵抗器６０６のＰウェル領域６０６ａ内に形成され、ゲートＧ２  ６１４が、ＮＭＯＳ６０４のＮウェル領域６０４ａ内に形成される。前述したように、ゲートＧ１  ６１２、およびＧ２  ６１４のそれぞれは、ポリシリコンとゲート酸化物を用いることにより形成されるが、しかしＦＵＳＩまたは当技術分野で既知の他の材料を使用することも可能である。ゲートの配置によりゲート下のウェル内にＤＴＩを形成する必要がなくなる。好ましくは、抵抗器内のゲートＧ１は、抵抗としてＮウェル抵抗器６０６を用いるように作られる。これは、低濃度ドープ・ウェルは高濃度ドープ領域より大きな抵抗を有するからである。
【００３４】
本発明の教示を組み入れる様々な実施形態が本明細書で図示され、詳細に説明されたが、本発明の趣旨と範囲を逸脱せずにこれらの教示をやはり組み入れるその他多くの変更実施形態を当業者は容易に考え出すことができる。
【図面の簡単な説明】
【００３５】
【図１】バラスティング・デバイスとしてシリサイド・ブロックの使用を示す従来技術の概略断面図である。
【図２】ドレイン・バラスティングを有する２フィンガＮＭＯＳを示す従来技術の概略回路図である。
【図３Ａ】本発明の一実施形態によるＮＭＯＳデバイス用Ｐウェル・バラスティングを有する１フィンガ保護デバイスを示す概略断面図である。
【図３Ｂ】本発明の他の実施形態によるＮＭＯＳデバイス用Ｐウェル・バラスティングを有する複数フィンガ保護デバイスを示す概略断面図である。
【図３Ｃ】本発明の別の実施形態によるＮＭＯＳデバイス用Ｐウェル・バラスティングを有する複数フィンガ保護デバイスを示す概略断面図である。
【図３Ｄ】本発明の他の実施形態による図３Ａの保護デバイスを示す概略断面図である
【図３Ｅ】本発明の更なる実施形態による図３Ａの保護デバイスを示す概略断面図である。
【図３Ｆ】本発明の別の実施形態による図３Ａの保護デバイスを示す概略断面図である。
【図４】本発明の別の実施形態によるＰＭＯＳデバイス用Ｎウェル・バラスティングを示す概略断面図である。
【図５】本発明の別の実施形態によるＮＭＯＳデバイス用Ｎウェル・バラスティングを示す概略断面図である。
【図６】本発明の別の実施形態によるＰＭＯＳデバイス用Ｐウェル・バラスティングを示す概略断面図である。
【図１】
2008544525.tif 000003
【図２】
2008544525.tif 000004
【図３Ａ】
2008544525.tif 000005
【図３Ｂ】
2008544525.tif 000006
【図３Ｃ】
2008544525.tif 000007
【図３Ｄ】
2008544525.tif 000008
【図３Ｅ】
2008544525.tif 000009
【図３Ｆ】
2008544525.tif 000010
【図４】
2008544525.tif 000011
【図５】
2008544525.tif 000012
【図６】
2008544525.tif 000013
【国際調査報告】
2008544525.tif 000014
2008544525.tif 000015
2008544525.tif 000016