(57)【要約】本発明は、基板（１１）及び半導体本体（２）から成る半導体装置（１０）であって、半導体本体（２）は、電界効果トランジスタが形成されるシリコンの帯状の半導体領域（３、３Ａ、３Ｂ）を有し、第１導電型のソース領域（４）と、第１導電型と反対の第２導電型のチャネル領域（３３）と、第１導電型のドレイン領域（５）とが連続して配置されており、続いて、帯状の半導体領域（３、３Ａ、３Ｂ）の縦方向に示されるように、ゲート絶縁体（６）を具えたチャネル領域（３３）が設けられ、第１接続領域（７Ａ）を設けた第１ゲート電極（７）が、帯状の半導体領域（３、３Ａ、３Ｂ）の第１垂直側部にあり、第２接続領域（８Ａ）を設けた第２ゲート電極（８）が、帯状の半導体領域（３、３Ａ、３Ｂ）の第１垂直側部とは反対の第２垂直側部にある半導体装置デバイスに関する。本発明によれば、第１及び第２ゲート電極（７、８）は、接続領域（７Ａ、８Ａ）の幅を超える帯状の半導体領域（３、３Ａ、３Ｂ）の両側の空間を完全に満たす。好適な実施例において、ゲート電極（７、８）は、各々帯状の半導体領域（３、３Ａ、３Ｂ）の横側に接している。本発明による半導体装置（１０）は、非常にコンパクトで４５ｎｍ未満の範囲に適しており、製造が容易である。
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【特許請求の範囲】
【請求項１】
基板（１１）及び半導体本体（２）から成る半導体装置（１０）であって、前記半導体本体が、電界効果トランジスタが形成されるシリコンの帯状の半導体領域（３，３Ａ，３Ｂ）を有し、第１導電型のソース領域（４）と、第１導電型と反対の第２導電型のチャネル領域（３３）と、第１導電型のドレイン領域（５）とが連続して配置されており、前記帯状の半導体領域（３，３Ａ，３Ｂ）の縦方向に示されるように、前記チャネル領域（３３）にゲート絶縁体を設け、第１接続領域（７Ａ）を設けた第１ゲート電極（７）が、前記帯状の半導体領域（３，３Ａ，３Ｂ）の第１垂直側部にあり、第２接続領域（８Ａ）を設けた第２ゲート電極（８）が、前記帯状の半導体領域（３，３Ａ，３Ｂ）の第１垂直側部とは反対の第２垂直側部にある半導体装置において、前記第１及び第２ゲート電極（７，８）が、前記接続領域（７Ａ，７Ｂ）の幅を超える前記帯状の半導体領域（３，３Ａ、３Ｂ）の両側の空間を完全に満たすことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置（１０）において、前記第１ゲート電極（７）が、前記帯状の半導体領域（３，３Ａ，３Ｂ）の第１水平面に沿って前記帯状の半導体領域（３，３Ａ，３Ｂ）に更に延びており、前記第２ゲート電極（８）が、前記帯状の半導体領域（３，３Ａ，３Ｂ）の前記第１水平面とは反対側に位置する第２水平面に沿って前記帯状の半導体領域（３，３Ａ，３Ｂ）に更に延びていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、前記帯状の半導体領域（３，３Ａ，３Ｂ）の前記チャネル領域（３３）の位置に凹部を設け、前記凹部（３３）には前記第２ゲート電極（８）があることを特徴とする半導体装置。
【請求項４】
請求項１乃至３に記載の半導体装置において、前記半導体本体（２）が、互いに平行な複数の前記帯状の半導体領域（３，３Ａ，３Ｂ）を有することを特徴とする半導体装置。
【請求項５】
前記請求項１乃至４のいずれかに記載の半導体装置において、前記帯状の半導体領域（３，３Ａ，３Ｂ）が、前記帯状の半導体領域（３，３Ａ，３Ｂ）の長手方向に示されるように互いに近接して配置された複数の電界効果トランジスタを有することを特徴とする半導体装置。
【請求項６】
前記請求項１乃至５のいずれかに記載の半導体装置において、基板（１１）搬送技術によって製造されることを特徴とする半導体装置。
【請求項７】
基板（１１）及び半導体本体（２）から成る半導体装置（１０）の製造方法であって、前記半導体本体が、電界効果トランジスタが形成されるシリコンの帯状の半導体領域（３，３Ａ，３Ｂ）を有し、第１導電型のソース領域（４）と、第１導電型と反対の第２導電型のチャネル領域（３３）と、第１導電型のドレイン領域（５）とが連続して配置されており、前記帯状の半導体領域（３，３Ａ，３Ｂ）の縦方向に示されるように、前記チャネル領域（３３）にゲート絶縁体を設け、第１接続領域（７Ａ）を設けた第１ゲート電極（７）が、前記帯状の半導体領域（３，３Ａ，３Ｂ）の第１垂直側部にあり、第２接続領域（８Ａ）を設けた第２ゲート電極（８）が、前記帯状の半導体領域（３，３Ａ，３Ｂ）の第１垂直側部とは反対の第２垂直側部にある半導体装置において、前記第１及び第２ゲート電極（７，８）が、前記接続領域（７Ａ，７Ｂ）の幅を超える前記帯状の半導体領域（３，３Ａ、３Ｂ）の両側の空間を完全に満たすことを特徴とする半導体装置の製造方法。ゲート絶縁体
【請求項８】
請求項７に記載の半導体装置の製造方法において、前記第１ゲート電極（７）が、前記帯状の半導体領域（３，３Ａ，３Ｂ）の第１水平面に沿って前記帯状の半導体領域（３，３Ａ，３Ｂ）に更に延び、前記第２ゲート電極（８）が、前記帯状の半導体領域（３，３Ａ，３Ｂ）の前記第１水平面とは反対側に位置する第２水平面に沿って前記帯状の半導体領域（３，３Ａ，３Ｂ）に更に延びることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８に記載の半導体装置の製造方法において、前記帯状の半導体領域（３，３Ａ，３Ｂ）を覆っているゲート絶縁体（６）上に前記第１ゲート電極（７）を形成した後、基板（１）上に形成された前記半導体本体（２）の上に別の基板（１１）が設けられ、前記基板（１）が除去された後、基板があった側面上に前記第２ゲート電極（８）を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７乃至９に記載の半導体装置の製造方法において、前記ゲート電極（７，８）の電気接続導体を、前記半導体装置（１０）の同一の側において前記接続領域（７Ａ，８Ａ）に設けることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板（１１）及び半導体本体（２）から成る半導体装置（１０）であって、前記半導体本体が、電界効果トランジスタが形成されるシリコンの帯状の半導体領域（３，３Ａ，３Ｂ）を有し、第１導電型のソース領域（４）と、第１導電型と反対の第２導電型のチャネル領域（３３）と、第１導電型のドレイン領域（５）とが連続して配置されており、前記帯状の半導体領域（３，３Ａ，３Ｂ）の縦方向に示されるように、前記チャネル領域（３３）にゲート絶縁体を設け、第１接続領域（７Ａ）を設けた第１ゲート電極（７）が、前記帯状の半導体領域（３，３Ａ，３Ｂ）の第１垂直側部にあり、第２接続領域（８Ａ）を設けた第２ゲート電極（８）が、前記帯状の半導体領域（３，３Ａ，３Ｂ）の第１垂直側部とは反対の第２垂直側部にある半導体装置に関する。本発明は、このような半導体装置の製造方法にも関する。本出願において用いられているように、用語「垂直」は、基板に対する垂直方向を意味すると理解され、用語「水平」は、基板に対して平行方向を意味すると理解される。
【０００２】
ＦｉｎＦｅｔ（=Fin Field Effect Transistor）とも呼ばれるこのような半導体装置は、４５ｎｍ未満の範囲の将来のＣＭＯＳ（=Complementary Metal Oxide Semiconductor）技術において必須でないとしても非常に役立つと考えられる。十分に薄くて狭いシリコン半導体領域の周りの付加的なゲート電極の存在によって、チャネルキャリアの上の全体的な静電制御が可能となる。その結果、「短チャネル」効果と呼ばれるリスクは減少される。このような効果は、関連する様々なトランジスタ特性に悪影響を及ぼす。
【背景技術】
【０００３】
このような半導体装置及び方法は、２００３年８月１４日に発行された米国特許第 2003/0151077号によって知られている。前記特許明細書中には、ＳＯＩ（＝Silicon On Insulator）基板と呼ばれる基板上の帯状のシリコン領域に形成される電界効果トランジスタが示されている（例えば、図９を参照）。また、その電界効果トランジスタは、帯状の半導体領域の両側に配置される２つのゲート電極を具えている。２つのゲート電極の両側は、帯状の半導体領域の縦方向において示されるように、ソース領域及びドレイン領域である。ＳＯＩ基板の電気絶縁層上において、帯状の半導体領域の両側には、２つのゲート電極の接続領域が存在する。
【０００４】
既知の半導体装置の欠点は、半導体装置を十分に小さいサイズに製造することが容易ではないということである。この問題は、特に、半導体装置が、より複数の相互に平行した帯状の半導体領域から成る場合に起こる。同一のソース及びドレイン領域に接続している多数の帯状の半導体領域に１つ以上のゲート電極が接続したそのようなマルチFinletは、単位面積当たりに対し充分に高い電流容量を得るのに非常に望ましい。
【発明の開示】
【０００５】
従って、本発明の目的は、上述の欠点が無い又は少なくとも同程度の大きさではなく、特にマルチＦｉｎｆｅｔの場合に、非常に小さいサイズの半導体装置を提供することである。
【０００６】
この目的を達成するため、本発明による冒頭で説明した種類の半導体装置は、前記第１及び第２ゲート電極が、前記接続領域の幅を超える前記帯状の半導体領域の両側の空間を完全に満たすことを特徴とする。本発明は、既知の半導体装置では接続領域の位置決めが非常に小さいサイズの半導体装置を実現することの妨げとなっているという認識に基づくものである。使用されるフォトリソグラフィ工程は、一方では、非常に大きな表面領域を占有する。他方では、既知の半導体装置は平坦な構造を有しないので、このようなフォトリソグラフィのような工程は重要である。２つのゲート電極を各々帯状の半導体領域の上側と下側まで形成することによって、半導体装置の高さの違いは、一方では重要な箇所を取り除くが、他方では、帯状の半導体領域の両側に位置するゲート電極の少なくとも一部であるこのような準平面構造は、接続領域を配置するためのさらなるスペースを提供する。これは、より大きな半導体装置を必要とすることなく接続領域の容易な電気接続を可能とする。
【０００７】
本発明はさらに、本発明による半導体装置の幾つかの魅力的な製造方法が可能であるという認識に基づくものである。第一に、本発明による半導体装置の製造方法は、いかなる付加的な工程段階も必要とすることなく既知の半導体装置と同じ製造方法を用いることによって実現することができる。ゲート電極が形成される導電層のために充分な厚さ、例えば導電層の上側が帯状の半導体領域の上側よりも高い位置に配置されるような厚さを選択することによって、所望の目的を容易に達成することができる。個々のゲート電極を既知の方法によって形成するために使用されるＣＭＰ＝（Chemical Mechanical Polishing）工程においては、ゲート電極の接続領域も、いわばゲート電極の一部を形成するよう自動的に記録するよう形成される。
【０００８】
さらに本発明は、．．．の場合には本発明による半導体装置の製造の非常に有利な結果が基板搬送技術によって達成されるという認識に基づくものである。この全ては、以下の本発明の実施例において、さらに詳細に説明される。
【０００９】
本発明による半導体装置の好適例では、第１ゲート電極は、帯状の半導体領域の第１水平方向側に沿って延びている。また、第２ゲート電極は、帯状の半導体領域の第１水平方向側とは反対の水平方向側に沿って延びている。これに必要な全てが更に広い表面領域が必要であることを意味しないという事実を用いる。さらに、これは、基板搬送技術を本発明による半導体装置の製造のために非常に有利に使うことができることの変形である。
【００１０】
有利な変形は、帯状の半導体領域がチャネル領域の位置に凹部を具え、その凹部には第２ゲート電極があるということを特徴とするものである。２つのゲート電極がこのように小さい表面積を占有する一方、トランジスタは、特に垂直方向において、小さくて対称なチャネル領域を有するように設計することができる。この後者の事実は、トランジスタ特性にもプラスの影響を及ぼす。
【００１１】
好ましくは、半導体本体は、互いに平行な複数の帯状の半導体領域を具える。このようにして、有利な電流容量を有するいわゆるマルチＦｉｎｆｅｔが得られる。さらに、本発明の有利な点及び半導体装置の製造の容易さは、本実施例において完全に明らかとなる。
【００１２】
好適には、周期性を、一つ以上の帯状の半導体領域の長手方向に導入することができる。これは、（各々の）帯状の半導体領域が帯状の半導体領域の縦方向に見られるように、互いに近くに配置される複数の電界効果トランジスタを具え、その結果、ゲート電極もまた、櫛歯構造であってもよいということを意味する。
【００１３】
既に記述したように、本発明による半導体装置の製造には、基板搬送技術を用いることが好ましい。
【００１４】
基板及び半導体本体から成る半導体装置の製造方法であって、前記半導体本体が、電界効果トランジスタが形成されるシリコンの帯状の半導体領域を有し、第１導電型のソース領域と、第１導電型と反対の第２導電型のチャネル領域と、第１導電型のドレイン領域とが連続して配置されており、前記帯状の半導体領域の縦方向に示されるように、前記チャネル領域にゲート絶縁体を設け、第１接続領域を設けた第１ゲート電極が、前記帯状の半導体領域の第１垂直側部にあり、第２接続領域を設けた第２ゲート電極が、前記帯状の半導体領域の第１垂直側部とは反対の第２垂直側部にある半導体装置において、前記第１及び第２ゲート電極が、前記接続領域の幅を超える前記帯状の半導体領域の両側の空間を完全に満たすことを特徴とするこのようにして、本発明による方法は、単純な方法で得られる。
【００１５】
好適例において、前記第１ゲート電極が、前記帯状の半導体領域の第１水平面に沿って前記帯状の半導体領域に更に延び、前記第２ゲート電極が、前記帯状の半導体領域の前記第１水平面とは反対側に位置する第２水平面に沿って前記帯状の半導体領域に更に延びる。好ましくは、基板搬送技術が半導体装置の形成に用いられる。好ましくは、前記帯状の半導体領域を覆っているゲート絶縁体上に前記第１ゲート電極を形成した後、基板上に形成された前記半導体本体の上に別の基板が設けられ、前記基板が除去された後、基板があった側面上に前記第２ゲート電極を形成する。
【００１６】
好ましくは、前記ゲート電極（７，８）の電気接続導体を、前記半導体装置（１０）の同一の側において前記接続領域（７Ａ，８Ａ）に設ける。これは、基板搬送技術によって製造される半導体装置でも容易に可能となり、重要な効果がある。
【００１７】
本発明は、実施例及び図面への言及によってさらに詳細に説明される。
【００１８】
図は一定の割合で描写されておらず、また若干の寸法、例えば厚さ方向の寸法は、明確のために誇張されている。対応する領域またはパーツは、種々の図の同じ数字によって、可能な限り示される。
【実施例】
【００１９】
図１は、本発明による半導体装置の実施例の上面図を図式的に示す。この例で示される半導体装置１０は、本実施例では二酸化ケイ素の電気絶縁層１４で覆われる、ｐ型シリコンから成る基板１１と、電気絶縁層１４の上を覆う半導体本体２とを具える（図１ａを参照）。半導体本体は、本実施例においてｎ型であるソース領域４と、同様にｎ型であるドレイン領域５とを具える。このソース領域とドレイン領域は、帯状の半導体領域（本実施例における複数の半導体領域）３、３Ａ、３Ｂによって相互に接続され、電界効果トランジスタのｐ型チャネル領域３３を形成する。帯状の半導体領域は、第１ゲート電極７と、第２ゲート電極８とを具える（図１ｂの上面図では、明確のため、第１ゲート電極７は半導体領域から除去されている）。これらゲート電極は、互いに電気的に切り離され、導体領域３、３Ａ、３Ｂ各々をほぼ完全に囲む。これによって、電界効果トランジスタのチャネルの電荷キャリアの完全な静電制御を可能にする。その結果、いわゆる短チャネル効果が防止され、また、チャネル領域３３の横寸法が非常に小さい場合、例えば２、３ダース（２４〜３６）ｎｍ程度の場合は、優れたトランジスタ特性も有する。本発明によるトランジスタの特別な効果は、本発明による方法を使用する場合、製造が容易であるという事である。
【００２０】
本例のトランジスタは、各々の帯状の半導体領域が別々のＦｉｎＦｅｔを形成する、いわばマルチＦｉｎＦｅｔを形成する。その結果、トランジスタは単位面積当たりに対し十分に大きい電流容量を有する。本例においては、各々のチャネル領域３３の横寸法は、約１０ｎｍ（幅）及び約６０ｎｍ（高さ）である。帯状の領域３、３Ａ、３Ｂの各々の長さは約７５ｎｍ（ソース、ドレイン及びゲート電極部の各々に２５ｎｍ）であり、隣接した帯状の領域３と３Ａとの間の間隔は５０ｎｍである。
【００２１】
本例の半導体装置１０の更なる詳細は、本発明の方法の実施例による半導体装置１０の製造において後述する。
【００２２】
図２−１０は、図１の半導体装置の厚さ方向に対する垂直方向の断面図であり、本発明による半導体装置の製造方法の実施例の連続的な段階を示す。図２−１０の各々の図ａは、図１ａの線ＡＡに沿った断面図であり、これに対して図ｂは、図１ａの線ＢＢに沿った断面図である。出発点は、二酸化ケイ素の電気絶縁層１４で覆われているｐ型シリコン基板１１であり、基板１１の上には、ｐ型シリコン半導体層３０が存在する（図２を参照）。本例において、上記の構造は、酸素をｐ型基板に注入することによって実現され、上記の通りＳＯＩ（Silicon On Insulator）構造となる。しかしながら、この構造は、他の方法、例えば、酸化されたシリコン基板上に更にシリコン基板を配置したシリコン基板から開始し、その後厚さを減少する、基板搬送工程によっても得ることができる。
【００２３】
それから、帯状の半導体領域３、３Ａは、フォトリソグラフィ及びエッチングによってシリコン半導体層３０上に形成される（図３を参照）。本例では、３、３Ａのような複数例えば１から１００までの領域が形成されるが、本ケースにおいては１０領域である。簡潔に説明するために、図中には、２つの領域のみが示される。同時に、（図１ａに示すように）半導体領域４、５が更に形成され、これらの半導体領域は、形成されるべきトランジスタのソース領域４及びドレイン領域５として機能する。ｎ型注入は、半導体層３０の領域４，５の位置で行われ、ｎ型注入を、形成すべき帯状の半導体領域３，３Ａまで部分的に延長してもよく、その結果、トランジスタのチャネル領域５は、帯状の領域３，３Ａの各々の片側だけに形成される。
【００２４】
帯状の領域３、３Ａの垂直面及び水平面にゲート絶縁体６を設ける（図４を参照）。その後導電層を堆積し、フォトリソグラフィ及びエッチングによって、この導電層から第１ゲート電極７が形成される。本例では、ゲート電極７は多結晶シリコンから構成されているが、金属を含んでもよい。ゲート電極（層）７は、ＣＭＰ法によって表面が平坦化される。
【００２５】
その後、本例ではＣＶＤ（化学蒸着）法によって、ゲート電極７上に二酸化ケイ素の電気絶縁層１５を堆積する（図５を参照）。その後、基板搬送工程によって、更にｐ型シリコン基板１１を設ける。これは、例えば熱酸化によってシリコン基板１１上に絶縁層１５を形成し、第１ゲート電極７上に全体を配置することによっても達成することができる。１８０度回転させた後の半導体装置１０の状態が、図６に示される。
【００２６】
この後、例えば研削、ＣＭＰまたはエッチング、またはこのような技術の２以上の組み合わせにより、基板１は取り除かれる（図７を参照）。絶縁層１４に対しても同様に行われ、例えばＨＦ水溶液によってエッチングすることができる。これに続いて、例えば二酸化ケイ素のハードマスク層１６が、フォトリソグラフィ及びエッチングによってパターン化される。マスク層１６には（長方形の）開口部１７が設けられ、これら開口部は帯状の半導体領域３、３Ａに整列配置し、また、開口部の幅は半導体領域の幅の約半分である。このために、半導体装置の例えば絶縁層１４又はその付近に整列形態を設けることができる。その後、帯状の半導体領域３、３Ａ各々の半分がエッチングによって局所的に取り除かれ、その結果、帯状の半導体領域３、３Ａ、３Ｂの各々は、凹部２０を局所的に設けられる。必要であれば、ゲート絶縁体６の一部はこの段階で取り除くことができ、また新たに形成することができる。
【００２７】
その後、半導体装置１０に第２ゲート電極８を設ける（図８を参照）。同様に、前記電極８に対して材料として多結晶シリコンまたは金属を選択することができる。そして、例えばＣＭＰ法によって、この電極８も表面が平坦化される。
【００２８】
その後、第２ゲート電極８は、フォトリソグラフィ及びエッチングによってパターン化される（図９を参照）。図は、第１ゲート電極７がどのように接続領域７の幅を超える帯状の半導体領域３の傍の空間を完全に満たしているかを明らかに示している。ゲート電極８及び帯状の半導体領域３Ａの傍の接続領域８Ａも同様である。この図はまた、半導体領域３、３Ａがどのようにゲート電極７、８（これらは電気的に相互接続するか、または電気的に相互に絶縁する）によって十分完全に囲まれているかを明らかに示している。この結果、こうして得られたトランジスタのいわゆる短チャネル効果に対し、優れた制御を達成することができる。
【００２９】
最後に、半導体装置１０の表面上に、電気絶縁層１８（例えば二酸化ケイ素）を例えばＣＶＤ法によって堆積する（図１０を参照）。絶縁層は、第１ゲート電極７及び第２ゲート電極８の接続導体（図示されていない）の堆積のために、フォトリソグラフィ及びエッチングによって、各々、コンタクト開口部１９、２０を設ける。コンタクト開口部２１、２２は、ソース領域４及びドレイン領域５への接続導体を設けるために用いられる。その接続導体を、第１ゲート電極７の結合パッド７７のように、いわゆる結合パッドに導くことができる（図１ａを参照）。切断又はエッチングのような分離技術を用いることによって、個々の半導体装置１０を得ることができる。
【００３０】
本発明は、ここに示される実施例に限定されるものではなく、当業者の技術の範囲内において、多くのバリエーション及び改良が可能である。したがって、本発明を、ＣＭＯＳだけでなく、Ｂｉ（Ｃ）ＭＯＳ（＝バイシーモス）ＩＣ（＝集積回路）にも用いることができる。本発明を、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタに用いることができる。
【００３１】
図１ａで示される半導体装置の構造は、ＢＢ方向においても周期的に実現することができる点に注意されたい。この場合、帯状の半導体領域３、３Ａ、３Ｂは、ＢＢ方向に個々のＭＯＳＦＥＴを複数有することができる。これらＭＯＳＦＥＴは各々、共通のソース領域及びドレイン領域を有する。
【００３２】
さらに、帯状の半導体領域の局所的な凹部を使用する必要はない点に注意されたい。その替わりに、第２ゲート電極が、２つの帯状の半導体領域の間の全空間を満たすことができ、この場合、一方で第１ゲート電極は、２つの次の帯状の半導体領域の間の空間を満たす。この場合、構造形成のために重要である配列工程は、それほど重要ではないものとすることができる。
【００３３】
本発明に関する方法よりも多くのバリエーション及び改良がまた可能である。したがって、例において使用する堆積技術及び材料よりも、他の被着法及び他の材料を用いることができる。
【図面の簡単な説明】
【００３４】
【図１】図１は、本発明による半導体装置の実施例の頂面図である。
【図２】図２は、本発明の方法の実施例による製造の連続的な段階を示す図１の半導体装置の厚さ方向に対して垂直方向の断面図である。
【図３】図３は、本発明の方法の実施例による製造の連続的な段階を示す図１の半導体装置の厚さ方向に対して垂直方向の断面図である。
【図４】図４は、本発明の方法の実施例による製造の連続的な段階を示す図１の半導体装置の厚さ方向に対して垂直方向の断面図である。
【図５】図５は、本発明の方法の実施例による製造の連続的な段階を示す図１の半導体装置の厚さ方向に対して垂直方向の断面図である。
【図６】図６は、本発明の方法の実施例による製造の連続的な段階を示す図１の半導体装置の厚さ方向に対して垂直方向の断面図である。
【図７】図７は、本発明の方法の実施例による製造の連続的な段階を示す図１の半導体装置の厚さ方向に対して垂直方向の断面図である。
【図８】図８は、本発明の方法の実施例による製造の連続的な段階を示す図１の半導体装置の厚さ方向に対して垂直方向の断面図である。
【図９】図９は、本発明の方法の実施例による製造の連続的な段階を示す図１の半導体装置の厚さ方向に対して垂直方向の断面図である。
【図１０】図１０は、本発明の方法の実施例による製造の連続的な段階を示す図１の半導体装置の厚さ方向に対して垂直方向の断面図である。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図８ａ】
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【図８ｂ】
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【図９ａ】
2008526040.tif 000019
【図９ｂ】
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【図１０ａ】
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【図１０ｂ】
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【国際調査報告】
2008526040.tif 000023
2008526040.tif 000024
2008526040.tif 000025