(57)【要約】【課題】  ｎＦＥＴデバイス及びｐＦＥＴデバイスの両方に接触するための低減された抵抗率を有する半導体コンタクト構造体、及び、その形成方法を提供すること。【解決手段】  半導体構造体及びその形成方法は、ｐ型デバイス領域（２０）及びｎ型デバイス領域（１０）を有する基板と、ｎ型デバイス領域（１０）への第１型シリサイド・コンタクト（３０）と、ｐ型デバイス領域（２０）への第２型シリサイド・コンタクト（３５）と、を含み、第1シリサイドはｎ型デバイス領域の伝導帯と実質的に合わせられた仕事関数を有し、第２シリサイドはｐ型デバイス領域の価電子帯と実質的に合わせられた仕事関数を有する。本発明はまた、シリサイド・コンタクト材料及びシリサイド・コンタクト加工条件がｐＦＥＴデバイス及びｎＦＥＴデバイに歪みに基づくデバイスの改善を与えるように選択された、半導体構造体及びその形成方法を提供する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体構造体であって、
第１デバイス領域におけるｐ型デバイス及び第２デバイス領域におけるｎ型デバイスを有する基板と、
前記第２デバイス領域における前記ｎ型デバイスへの第１型シリサイド・コンタクトであって、前記第２デバイス領域における前記ｎ型デバイスの伝導帯と実質的に合わせられた仕事関数を有する第１型シリサイド・コンタクトと、
前記第１デバイス領域における前記ｐ型デバイスへの第２型シリサイド・コンタクトであって、前記第１デバイス領域における前記ｐ型デバイスの価電子帯と実質的に合わせられた仕事関数を有する第２型シリサイド・コンタクトと、
を備える半導体構造体。
【請求項２】
前記第２型シリサイド・コンタクトが、ＰｔＳｉ、Ｐｔ２Ｓｉ、ＩｒＳｉ及びＰｄ２Ｓｉからなる群から選択され、前記第１型シリサイド・コンタクトが、ＣｏＳｉ２、ＶＳｉ２、ＥｒＳｉ、ＺｒＳｉ２、ＨｆＳｉ、ＭｏＳｉ２、ＮｉＳｉ及びＣｒＳｉ２からなる群から選択される、請求項１に記載の半導体構造体。
【請求項３】
前記第１型シリサイド・コンタクトが、実質的に１０−９ｏｈｍ・ｃｍ−２から１０−７ｏｈｍ・ｃｍ−２までの範囲の接触抵抗を有し、前記第２型シリサイド・コンタクトが、実質的に１０−９ｏｈｍ・ｃｍ−２から１０−７ｏｈｍ・ｃｍ−２までの範囲の接触抵抗を有する、請求項１に記載の半導体構造体。
【請求項４】
半導体構造体を形成する方法であって、
基板の少なくとも第１デバイス領域上に第１シリサイド層を形成するステップであって、前記基板の前記第１デバイス領域が第１導電型デバイスを含み、前記第１シリサイド層が前記第１導電型デバイスの伝導帯と実質的に合わせられた仕事関数を有するステップと、
前記基板の少なくとも第２デバイス領域上に第２シリサイド層を形成するステップであって、前記基板の前記第２デバイス領域が第２導電型デバイスを含み、前記第２シリサイド層が前記第２導電型デバイスの価電子帯と実質的に合わせられた仕事関数を有するステップと、
を含む方法。
【請求項５】
前記基板の前記第１デバイス領域が少なくとも１つのｎＦＥＴデバイスを含み、前記基板の前記第２デバイス領域が少なくとも１つのｐＦＥＴデバイスを含む、請求項４に記載の方法。
【請求項６】
前記第２シリサイド層が、ＰｔＳｉ、Ｐｔ２Ｓｉ、ＩｒＳｉ及びＰｄ２Ｓｉからなる群から選択され、前記第１シリサイド層が、ＣｏＳｉ２、ＶＳｉ２、ＥｒＳｉ、ＺｒＳｉ２、ＨｆＳｉ、ＭｏＳｉ２、ＮｉＳｉ及びＣｒＳｉ２からなる群から選択される、請求項５に記載の方法。
【請求項７】
前記第２シリサイド層がさらに、Ｃｏ、Ｅｒ、Ｖ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ、Ｃｒ、及びその組み合わせからなる群から選択される材料を含み、前記第１シリサイド層がさらに、Ｐｔ、Ｐｄ、Ｉｒ、及びその組み合わせからなる群から選択される材料を含む、請求項６に記載の方法。
【請求項８】
前記基板の前記第１デバイス領域上に前記第１シリサイド層を形成する前記ステップがさらに、
前記基板の前記第２デバイス領域を保護し、前記基板の前記第１デバイス領域を露出する第１保護層を、前記基板上に形成するステップと、
前記基板の少なくとも前記第１デバイス領域上に第１シリサイド金属を堆積するステップと、
前記基板をアニーリングして前記第１シリサイド金属を前記第１シリサイド層に変換するステップと、
前記第１保護層を除去するステップと、
を含む、請求項５に記載の方法。
【請求項９】
前記第１シリサイド金属が、Ｃｏ、Ｅｒ、Ｖ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ及びＣｒからなる群から選択される、請求項８に記載の方法。
【請求項１０】
前記基板の前記第２デバイス領域上に前記第２シリサイド層を形成する前記ステップがさらに、
前記基板の前記第１デバイス領域を保護し、前記基板の前記第２デバイス領域を露出する第２保護層を、前記基板上に形成するステップと、
前記基板の前記第２デバイス領域上に第２シリサイド金属を堆積するステップと、
前記第２シリサイド金属をアニーリングして前記第２シリサイド金属を前記第２シリサイド層に変換するためにステップと、
前記第２保護層を除去するステップと、
を含む、請求項９に記載の方法。
【請求項１１】
前記第２シリサイド金属が、Ｐｔ、Ｉｒ及びＰｄからなる群から選択される、請求項１０に記載の方法。
【請求項１２】
前記基板の前記第２デバイス領域上に第２シリサイド金属を形成する前記ステップが、
第２シリサイド金属を前記第２デバイス領域上及び前記第１シリサイド層の上に堆積するステップと、
前記第２シリサイド金属をアニーリングして前記第２デバイス領域の上の前記第２シリサイド金属を前記第２シリサイド層に変換し、前記第１デバイス領域の上の前記第２シリサイド金属を前記第１シリサイド層の中に拡散させるステップと、
を含む、請求項１１に記載の方法。
【請求項１３】
前記第２シリサイド金属が、Ｐｔ、Ｉｒ及びＰｄからなる群から選択される、請求項１２に記載の方法。
【請求項１４】
前記基板の前記第１デバイス領域上に前記第１シリサイド層を形成する前記ステップがさらに、
前記基板の前記第１デバイス領域及び前記第２デバイス領域上に第１シリサイド金属を堆積するステップと、
前記第１シリサイド金属をアニーリングして前記第１シリサイド層を形成するステップと、
を含む、請求項５に記載の方法。
【請求項１５】
前記第２領域上に前記第２シリサイド層を形成する前記ステップが、
前記基板の前記第１デバイス領域における前記第１シリサイド層の上に保護層を形成するステップと、
前記基板の前記第２デバイス領域における前記第１シリサイド層の上に第２シリサイド金属を堆積するステップと、
前記第２シリサイド金属をアニーリングして、前記第２シリサイド金属を前記基板の前記第２デバイス領域の上の前記第１シリサイド層の中に拡散させて、第２シリサイド層を与えるステップと、
を含む、請求項１４に記載の方法。
【請求項１６】
前記第１シリサイド金属が、Ｃｏ、Ｅｒ、Ｖ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ、及びＣｒからなる群から選択され、前記第２シリサイド金属が、Ｐｔ、Ｉｒ、及びＰｄからなる群から選択される、請求項１５に記載の方法。
【請求項１７】
半導体デバイスであって、
第１デバイス領域及び第２デバイス領域を有する基板と、
少なくとも１つの第１型デバイスであって、前記第１デバイス領域内の前記基板の第１デバイス・チャネル部分の上の第１ゲート領域と、前記第１デバイス・チャネルに隣接するソース及びドレーン領域と、前記第１デバイス・チャネルに隣接する前記ソース及びドレーン領域への第１シリサイド・コンタクトとを含み、前記第１シリサイド・コンタクトが前記基板の前記第１デバイス領域内に第１歪みを生み出す、第１型デバイスと、
少なくとも１つの第２型デバイスであって、前記第２デバイス領域内の前記基板の第２デバイス・チャネル部分の上の第２ゲート領域と、前記第２デバイス・チャネルに隣接するソース及びドレーン領域と、前記第２デバイス・チャネルに隣接する前記ソース及びドレーン領域への第２シリサイド・コンタクトとを含み、前記第２シリサイド・コンタクトが前記基板の前記第２デバイス領域内に第２歪みを生み出す、第２型デバイスと、
を含み、
前記第１歪み及び前記第２歪みは圧縮歪みであって前記第１圧縮歪みは前記第２圧縮歪みよりも大きく、又は前記第１歪みは圧縮歪みであって前記第２歪みは引張歪みであり、或いは前記第１歪み及び前記第２歪みは引張歪みであって前記第１引張歪みは前記第２引張歪みよりも小さい、半導体デバイス。
【請求項１８】
前記少なくとも１つの第１型デバイスはｐＦＥＴであり、前記少なくとも１つの第２型デバイスはｎＦＥＴである、請求項１７に記載の半導体デバイス。
【請求項１９】
前記第１シリサイド・コンタクトが、ＰｔＳｉ、ＰｄＳｉ、ＣｏＳｉ２、及びＺｒ２Ｓｉからなる群から選択され、基板内の反応したシリコンに対するシリサイドの体積比が１よりも大きく、前記第２シリサイド・コンタクトが、ＣｏＳｉ２、ＩｒＳｉ３、ＣｒＳｉ２、ＭｏＳｉ２、及びＺｒ５Ｓｉ３からなる群から選択され、基板内の反応したシリコンに対するシリサイドの体積比が第１シリサイドの比よりも小さい、請求項１７に記載の半導体デバイス。
【請求項２０】
半導体構造体を形成する方法であって、
基板の少なくとも第１デバイス領域上に第１シリサイド層を形成するステップであって、前記基板の前記第１デバイス領域が第１導電型デバイスを含み、前記第１シリサイド層が前記基板の前記第１デバイス領域内に第１歪みを生み出すステップと、
前記基板の少なくとも第２デバイス領域上に第２シリサイド層を形成するステップであって、前記基板の前記第２デバイス領域が第２導電型デバイスを含み、前記第２シリサイド層が前記基板の前記第２デバイス領域内に第２歪みを生み出すステップと、
を含み、
前記第１歪みが前記第２歪みとは異なる、方法。
【請求項２１】
前記第１歪みがｐＦＥＴデバイスにおけるキャリア移動度を増加させ、前記第２歪みがｎＦＥＴデバイスにおけるキャリア移動度を増加させる、請求項２０に記載の方法。
【請求項２２】
前記基板の前記第１デバイス領域上に前記第１シリサイド層を形成する前記ステップがさらに、
前記基板の前記第２デバイス領域を保護し、前記基板の前記第１デバイス領域を露出する第１保護窒化物層を、前記基板上に形成するステップと、
前記基板の少なくとも前記第１デバイス領域上に第１シリサイド金属を堆積するステップと、
前記基板をアニーリングして前記第１シリサイド金属を前記第１シリサイド層に変換するステップと、
前記第１保護窒化物層を除去するステップと、
を含む、請求項２１に記載の方法。
【請求項２３】
前記第１シリサイド金属が、５原子量％から２５原子量％までのシリコンと、９５原子量％から約７５原子量％までのコバルトとを含む、請求項２２に記載の方法。
【請求項２４】
前記第１シリサイドが、ＰｔＳｉ、ＰｄＳｉ、ＣｏＳｉ２、及びＺｒ２Ｓｉからなる群から選択され、基板内の反応したシリコンに対するシリサイドの体積比が１よりも大きい、請求項２２に記載の方法。
【請求項２５】
前記基板の前記第２デバイス領域上に前記第２シリサイド層を形成する前記ステップがさらに、
前記基板の前記第１デバイス領域を保護し、前記基板の前記第２デバイス領域を露出する第２保護窒化物層を、前記基板上に形成するステップと、
前記基板の前記第２デバイス領域上に第２シリサイド金属を堆積するステップと、
前記第２シリサイド金属をアニーリングして前記第２シリサイド金属を前記第２シリサイド層に変換するステップと、
前記第２保護窒化物層を除去するステップと、
を含む、請求項２３に記載の方法。
【請求項２６】
前記第２シリサイドが、ＣｏＳｉ２、ＩｒＳｉ３、ＣｒＳｉ２、ＭｏＳｉ２、及びＺｒ５Ｓｉ３からなる群から選択され、基板内の反応したシリコンに対するシリサイドの体積比が第１シリサイドの比よりも小さい、請求項２５に記載の方法。
【請求項２７】
前記基板の前記第２デバイス領域上に前記第２シリサイド層を形成する前記ステップがさらに、
前記基板の前記第１デバイス領域を保護し、前記基板の前記第２デバイス領域を露出する第２保護窒化物層を、前記基板上に形成するステップと、
前記基板の前記第２デバイス領域上に第２シリサイド金属を堆積するステップと、
前記第２シリサイド金属をアニーリングして前記第２シリサイド金属を前記第２シリサイド層に変換するステップと、
前記第２保護窒化物層を除去するステップと、
を含む、請求項２４に記載の方法。
【請求項２８】
前記第２シリサイドが、ＣｏＳｉ２、ＩｒＳｉ３、ＣｒＳｉ２、ＭｏＳｉ２、及びＺｒ５Ｓｉ３からなる群から選択され、基板内の反応したシリコンに対するシリサイドの体積比が第１シリサイドの比よりも小さい、請求項２７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに用いるための金属シリサイド・コンタクトに関し、より詳細には、２つの異なる仕事関数を有する２つの異なる金属シリサイド・コンタクトを備えた構造体及びその形成方法に関する。本発明はまた、シリサイド・コンタクトの金属が歪みに基づくデバイスの改善を与えるように選択された、半導体デバイスに関する。
【背景技術】
【０００２】
現在実現可能である性能が増大した集積回路（ＩＣ）を製造できるようにするためには、電気接触抵抗を減少させるデバイス・コンタクトが開発されなければならない。コンタクトは、半導体デバイスの活性領域、例えばウェハ表面のトランジスタ・デバイスのソース／ドレーン又はゲートと金属層との間の電気的接続部であり、相互接続部として働く。
【０００３】
シリサイド・コンタクトは、チップ性能を増大させるためにソース／ドレーン及びゲート領域における多くのＳｉコンタクトの電気抵抗を減少させる必要があるので、相補型金属酸化物半導体（ＣＭＯＳ）デバイスを含むＩＣにとって特に重要である。シリサイドは、熱的に安定な金属化合物であり、Ｓｉ／金属界面における低い電気抵抗を与える。接触抵抗の減少は、デバイス速度を向上させ、それによりデバイス性能を増大させる。
【０００４】
シリサイドの形成は、典型的には、Ｓｉ含有材料又はウェハの表面上にＮｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｒｈ、Ｉｒ、Ｚｒ、Ｃｒ、Ｈｒ、Ｅｒ、Ｍｏ又はＴｉのような金属を堆積させることを必要とする。堆積後に、構造体は、これに限られるものではないが急速熱アニーリングのような従来のプロセスを用いるアニーリング・ステップに供される。熱アニーリングの間に、堆積された金属がＳｉと反応して金属シリサイドを形成する。
【０００５】
技術が進歩するのに伴って、ｎ型電界効果トランジスタ（ｎＦＥＴ）とｐ型電界効果トランジスタ（ｐＦＥＴ）は、相補型電界効果トランジスタ（ＣＭＯＳ）のように、必然的に同じ構造体内で組み合わされる。ｎＦＥＴデバイス及びｐＦＥＴデバイスの両方における直列抵抗を最小にするために、ｎＦＥＴデバイス及びｐＦＥＴデバイスの両方に低抵抗コンタクトが必要とされる。理想的には、ｐＦＥＴデバイスへの低抵抗シリサイド・コンタクトは、ｐＦＥＴの価電子帯と合わせられた仕事関数を有し、ｎＦＥＴデバイスへの低抵抗シリサイド・コンタクトは、ｎＦＥＴの伝導帯と合わせられた仕事関数を有する。ＣＭＯＳのｎＦＥＴ及びｐＦＥＴデバイス構造体への従来のコンタクトは、単一の導電性材料の堆積の間に形成されたコンタクトを用い、各々のコンタクトは同じ材料を含む。
【０００６】
したがって、ｎＦＥＴデバイス及びｐＦＥＴデバイスの両方へのコンタクトを形成するために１つのシリサイドが用いられるため、異なるデバイス・タイプ間の接触抵抗におけるトレードオフが存在し、一方のデバイス、例えばｎＦＥＴの接触抵抗を最小にするように選択されたシリサイドは、他方のデバイス、例えばｐＦＥＴの接触抵抗を増加させる。デバイスのスケーリングが続いていくのに伴って、接触抵抗がデバイスの性能を支配しないことを保証するために、ｎＦＥＴデバイス及びｐＦＥＴデバイスへのシリサイド・コンタクトの接触抵抗の改善が必要とされる。
【０００７】
さらに、従来のコンタクトは、接触抵抗を減少させるために非常に高いドーパント濃度を用いていた。現在のデバイスでは、ドーピング濃度はほぼその物理的限界に達している。したがって、コンタクトの接触抵抗を減少させるために新しい方法が考案されなければならない。
【０００８】
さらに、シリコン金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の継続的な小型化が、過去３０年間の全世界の半導体産業を動かしていた。しかしながら、ＭＯＳＦＥＴはそれらの旧来のスケーリングの限界に達し始めているという兆候が今日では高まっている。
【０００９】
継続的なスケーリングを通じてＭＯＳＦＥＴ、したがって相補型金属酸化物半導体（ＣＭＯＳ）デバイスの性能を改善するのはだんだん難しくなってきているため、スケーリングなしに性能を改善する方法が重要となっている。これを行うための１つの手法は、キャリア（電子及び／又は正孔）移動度を増大させることである。キャリア移動度を増大させるための１つの方法は、Ｓｉ格子に適切な歪みを導入することである。
【００１０】
応力又は歪みの適用は、Ｓｉ含有基板の格子寸法を変化させる。格子寸法を変化させることによって、材料のエネルギー・ギャップも同様に変化する。真性半導体における変化はほんの僅かであり、結果としてほんの小さな抵抗の変化をもたらすのみであるが、半導体材料がドープされ、すなわちｎ型とされ、部分的にイオン化されたときには、エネルギー・バンドにおける非常に小さな変化が、不純物レベルとバンド・エッジとの間のエネルギー差の大きな割合の変化を生み出すことができる。したがって、応力が適用された材料の抵抗の変化は大きい。
【００１１】
基板の歪みに基づく改善を与えるための従来の試みは、エッチング止めライナ又は埋設ＳｉＧｅ構造体を使用していた。ｎ型チャネル電界効果トランジスタ（ｎＦＥＴ）は、歪みに基づくデバイスの改善のためにチャネル上に張力を必要とし、一方、ｐ型チャネル電界効果トランジスタ（ｐＦＥＴ）は、歪みに基づくデバイスの改善のためにチャネル上に圧縮力を必要とする。半導体デバイスのさらなるスケーリングは、基板内に生成される歪みレベルが制御されこと、及び生成され得る歪みを増加させるための新しい方法が開発されることを必要とする。
【００１２】
上記の技術水準に照らして、各々の仕事関数が各々のデバイスへの低抵抗コンタクトを与えるように調整された、ｎＦＥＴデバイス及びｐＦＥＴデバイスの両方への低接触抵抗シリサイド・コンタクトを提供する必要性が引き続き存在している。さらに、ｎＦＥＴデバイス及びｐＦＥＴデバイスの両方について適切に歪むことができる、バルクＳｉ又はＳＯＩ基板における歪んだＳｉ基板を提供する必要性が引き続き存在している。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、ｎＦＥＴデバイス及びｐＦＥＴデバイスの両方に接触するための低減された抵抗率を有する半導体コンタクト構造体、及び、その形成方法を提供することである。
【００１４】
本発明の別の目的は、ｎＦＥＴデバイス及びｐＦＥＴデバイスの両方への低抵抗金属シリサイド・コンタクトを含む半導体コンタクト構造体、及び半導体構造体の形成方法を提供することである。「低抵抗金属シリサイド・コンタクト」という用語は、１×１０−９ｏｈｍ・ｃｍ−２から１×１０−７ｏｈｍ・ｃｍ−２までの範囲の接触抵抗を有するシリサイド・コンタクトのことを意味する。
【００１５】
本発明のさらなる目的は、デバイスのシリサイド・コンタクトがｎＦＥＴデバイス及びｐＦＥＴデバイスにおいて歪みに基づくデバイスの改善を与えるように選択された、半導体デバイス、及び半導体デバイスの形成方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明において、これらの並びに他の目的及び利点は、その後処理されてｎＦＥＴデバイス又はｐＦＥＴデバイスを与える基板の部分に、シリサイド材料が選択的に堆積されることを可能にする方法によって達成される。ｎＦＥＴデバイス及びｐＦＥＴデバイスの両方に接触するための低減された抵抗率を有する半導体コンタクト構造体は、それらが電気的に接触するデバイスに対して最適化された仕事関数を有するシリサイド・コンタクトによって提供することができる。本発明は、ｐＦＥＴデバイスの価電子帯に近い電位をもつ仕事関数を有するｐＦＥＴデバイスへのシリサイド・コンタクトを提供し、ｎＦＥＴデバイスの伝導帯に近い電位をもつ仕事関数を有するｎＦＥＴデバイスへのシリサイド・コンタクトを提供する。
【００１７】
大まかには、本発明の構造体は、
第１デバイス領域におけるｐ型デバイス及び第２デバイス領域におけるｎ型デバイスを有する基板と、
第２デバイス領域におけるｎ型デバイスへの第１型シリサイド・コンタクトであって、第２デバイス領域におけるｎ型デバイスの伝導帯と実質的に合わせられた仕事関数を有する第１型シリサイド・コンタクトと、
第１デバイス領域におけるｐ型デバイスへの第２型シリサイド・コンタクトであって、第１デバイス領域におけるｐ型デバイスの価電子帯と実質的に合わせられた仕事関数を有する第２型シリサイド・コンタクトと、
を備える。
【００１８】
第１型シリサイド・コンタクトは、ｎＦＥＴデバイスの伝導帯と実質的に合わせられた仕事関数を有し、第２型シリサイド・コンタクトは、ｐＦＥＴデバイスの価電子帯と実質的に合わせられた仕事関数を有する。
【００１９】
第２型シリサイド・コンタクトは、ＰｔＳｉ、Ｐｔ２Ｓｉ、ＩｒＳｉ、Ｐｄ２Ｓｉのようなシリサイド、並びに、ｐＦＥＴデバイスの価電子帯と実質的に合わせられた仕事関数を有する他のものを含むことができる。第１型シリサイド・コンタクトは、ＣｏＳｉ２、ＶＳｉ２、ＥｒＳｉ、ＺｒＳｉ２、ＨｆＳｉ、ＭｏＳｉ２、ＮｉＳｉ、ＣｒＳｉ２、並びに、ｎＦＥＴデバイスの伝導帯と実質的に合わせられた仕事関数を有する他のものを含むことができる。第１型シリサイド・コンタクトの接触抵抗は、約１０−９ｏｈｍ・ｃｍ−２から約１０−７ｏｈｍ・ｃｍ−２までの範囲である。第２型シリサイドの接触抵抗は、約１０−９ｏｈｍ・ｃｍ−２から約１０−７ｏｈｍ・ｃｍ−２までの範囲である。
【００２０】
本発明の別の態様は、ｎＦＥＴデバイス及びｐＦＥＴデバイスの両方への低抵抗金属シリサイド・コンタクトを有する基板を形成する方法である。大まかには、本発明の方法は、基板の少なくとも第１デバイス領域上に第１シリサイド層を形成するステップであって、基板の第１デバイス領域が第１導電型デバイスを含み、第１シリサイド層が第１導電型デバイスの伝導帯と実質的に合わせられた仕事関数を有するステップと、基板の少なくとも第２デバイス領域上に第２シリサイド層を形成するステップであって、基板の第２デバイス領域が第２導電型デバイスを含み、第２シリサイド層が第２導電型デバイスの価電子帯と実質的に合わせられた仕事関数を有するステップと、を含む。
【００２１】
基板の第１デバイス領域は少なくとも１つのｎＦＥＴデバイスを含み、基板の第２デバイス領域は少なくとも１つのｐＦＥＴデバイスを含む。基板の第１デバイス領域上に第１シリサイド層を形成するステップは、基板の第１デバイス領域及び第２デバイス領域の上に第１保護材料層を堆積することを含む。次の加工ステップにおいて、第１保護層は、基板の第１デバイス領域を露出するためにエッチングされる。第１保護層は、基板の第２デバイス領域の上の第１保護層の部分を保護し、基板の第１デバイス領域の上の第１保護層の部分を露出する第１パターン形成ブロック・マスクを、第１保護層の上に形成することによって開放される。次いで、第１保護層は、基板の第１デバイス領域を露出するように選択的にエッチングされ、第１保護層の残りの部分は、基板の第２デバイス領域の上に重なるように位置決めされる。次いで、第１パターン形成ブロック・マスクが除去される。次いで、第１シリサイド金属が基板の少なくとも第１デバイス領域上に堆積される。第１シリサイド金属は、Ｃｏ、Ｅｒ、Ｖ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ、Ｃｒ、又はＣｏ／ＴｉＮのスタック、或いは、ｎＦＥＴデバイスの伝導帯と実質的に合わせられた仕事関数を有するシリサイドを形成する他の金属又は金属合金を含むことができる。次いで、第１シリサイド金属は、第１シリサイド金属を第１シリサイド層に変換するためにアニールされる。シリサイド化の後で、未反応の金属が除去される。
【００２２】
基板の第２デバイス領域上に第２シリサイド層を形成するステップは、基板の第１デバイス領域及び第２デバイス領域の上に第２保護材料層を堆積し、次いで、第２保護層をエッチングして基板の第２デバイス領域を露出することを含む。第２保護層のエッチングは、第２パターン形成ブロック・マスクを形成することを含み、第２パターン形成ブロック・マスクは、基板の第１デバイス領域を保護し、基板の第２デバイス領域を露出する。次いで、第２保護層は、基板の第２デバイス領域を露出するように選択的にエッチングされ、第２保護層の残りの部分は、基板の第１デバイス領域の上に重なるように位置決めされる。次いで、第２パターン形成ブロック・マスクが除去される。次いで、第２シリサイド金属が基板の第２デバイス領域上に堆積される。第２シリサイド金属は、Ｐｔ、Ｉｒ、Ｐｄ、或いは、ｐＦＥＴデバイスの価電子帯と実質的に合わせられた仕事関数を有するシリサイドを形成する他の金属又は金属合金とすることができる。次いで、第２シリサイド金属は、第２シリサイド金属を第２シリサイド層に変換するためにアニールされる。シリサイド化の後で、第２シリサイド金属の未反応部分が除去される。次いで、第２保護層が随意的に除去される。
【００２３】
幾つかの実施形態は第１シリサイド層の形成前又は形成後のいずれかに第２シリサイド層を形成する理由を与え得るので、第２シリサイド層は、第１シリサイド層の形成前又は形成後のいずれかに形成されることができる。
【００２４】
本発明の方法の他の実施形態においては、加工ステップの数は、第１及び第２金属シリサイド層を形成するのに用いられるブロック・マスクの数を減らすことによって減少させることができる。
【００２５】
１つの例において、第１シリサイド金属は、基板の上にブランケット堆積され、次いでアニールされて第１デバイス領域及び第２デバイス領域の上にシリサイド層を形成する。次の加工ステップにおいて、単一の保護層が第１デバイス領域の上に形成され、第２シリサイド金属が、第２デバイス領域における露出された第１シリサイド層の上に形成される。アニーリングの間に、第２シリサイド金属が第２デバイス領域における第１シリサイド層と混合される。
【００２６】
別の例においては、単一の保護層が第１導電型デバイス又は第２導電型デバイスのいずれかを含む基板の部分上に形成され、第１シリサイド層が基板の露出部分の上に形成される。次の加工ステップにおいて、単一の保護層が除去され、第２シリサイド金属が第１シリサイド層を含む基板表面の上にブランケット堆積される。その後のアニーリングの間に、第２デバイス領域の上の第２シリサイド金属が第２シリサイド層に変換され、第１デバイス領域における第２シリサイド金属が第１シリサイド層と混合される。
【００２７】
本発明の別の実施形態においては、デバイスのソース領域及びドレーン領域へのシリサイド・コンタクトがｐＦＥＴデバイス及びｎＦＥＴデバイスに対して歪みに基づくデバイスの改善を与える、半導体デバイスが提供される。大まかには、そして特定の用語で、本発明の半導体デバイスは、
第１デバイス領域及び第２デバイス領域を有する基板と、
少なくとも１つの第１型デバイスであって、第１デバイス領域内の基板の第１デバイス・チャネル部分の上の第１ゲート領域と、第１デバイス・チャネルに隣接するソース及びドレーン領域と、ソース領域、ドレーン領域及び随意的にゲート領域に接触する第１シリサイドとを含み、第１シリサイド・コンタクトが基板の第１デバイス領域内に第１歪みを生成する、第１型デバイスと、
少なくとも１つの第２型デバイスであって、第２デバイス領域内の基板の第２デバイス・チャネル部分の上の第２ゲート領域と、第２デバイス・チャネルに隣接するソース及びドレーン領域と、ソース領域、ドレーン領域及び随意的にゲート領域に接触する第２シリサイドとを含み、第２シリサイド・コンタクトが基板の第２デバイス領域内に第２歪みを生成する、第２型デバイスと、を備え、第１歪み及び第２歪みは圧縮歪みであって第１圧縮歪みは第２圧縮歪みよりも大きく、又は第１歪みは圧縮歪みであって第２歪みは引張歪みであり、或いは第１歪み及び第２歪みは引張歪みであって第１引張歪みは第２引張歪みよりも小さい。
【００２８】
本発明によれば、第１型デバイスはｐＦＥＴとすることができ、第２型デバイスはｎＦＥＴとすることができる。ｐＦＥＴデバイスは、ｎＦＥＴよりも大きい内部圧縮歪みを有するべきである。ｎＦＥＴデバイスは、圧縮歪み又は引張歪みのいずれを有してもよい。シリサイド・コンタクトは、それが各々のデバイスについての適切な応力を生み出すので、このシリサイドを形成するのに消費されたシリコンに対するシリサイドの体積差を生み出すように最適化されるべきである。例えば、ＣｏＳｉ２は、消費されたシリコンに対するシリサイドの体積比が０．９７であり、これは中程度の引張応力をもたらし、ｎＦＥＴの移動度に有益となる。ＰｔＳｉは、消費されたシリコンに対するシリサイドの体積比が１．５であり、これは圧縮応力をもたらし、ｐＦＥＴの移動度に有益となる。ｎＦＥＴにおける移動度に対して有利な、消費されたシリコンに対するシリサイドの体積比を有するシリサイドのさらなる例は、０．９の比を有するＣｒＳｉ２、０．９の比を有するＩｒＳｉ３、及び０．８７の比を有するＭｏＳｉ２であり、他のシリサイドもこの基準を満たすであろう。ｐＦＥＴにおける移動度に対して有利な、消費されたシリコンに対するシリサイドの体積比を有するシリサイドのさらなる例は、１．４５の比を有するＰｄＳｉ、１．３５の比を有するＲｈＳｉ、及び２．１３の比を有するＹＳｉであり、他のシリサイドもこの基準を満たすであろう。
【００２９】
この応力の差を生み出す別の方法は、同じベース金属から２相のシリサイドを生成することであり、例えば、Ｚｒ２Ｓｉは２．７の比を有し、ｐＦＥＴに有利となり、Ｚｒ５Ｓｉ３は０．２５の比を有し、ｎＦＥＴに有利となる。
【００３０】
この応力の差を生み出すさらに別の方法は、ｎＦＥＴ上にＣｏを堆積し、０．９７の比を有するＣｏＳｉ２を形成し、５％から２５％のシリコンを有するＣｏ合金を堆積することであり、例えばＣｏ２Ｓｉを堆積してＣｏＳｉ２を形成すると、およそ１．２９の比を有することになり、それはｐＦＥＴに有利な応力をもたらす。
【００３１】
本発明の別の態様においては、前述の構造体を与える方法が提供される。大まかには、そして特定の用語で、半導体構造体を形成するための本発明の方法は、
基板の少なくとも第１デバイス領域上に第１シリサイド層を形成するステップであって、基板の第１デバイス領域が第１導電型デバイスを含み、第１シリサイド層が基板の第１デバイス領域内に第１歪みを生み出すステップと、
基板の少なくとも第２デバイス領域上に第２シリサイド層を形成するステップであって、基板の第２デバイス領域が第２導電型デバイスを含み、第２シリサイド層が基板の第２デバイス領域内に第２歪みを生み出すステップとを含み、第１歪みは第２歪みとは異なる。
【００３２】
本発明の方法によれば、第１歪みはｐＦＥＴデバイスにおけるキャリア移動度を増大させ、第２歪みはｎＦＥＴデバイスにおけるキャリア移動度を増大させる。第１シリサイド金属は、コバルト・シリコン合金、Ｚｒ、Ｐｔ、Ｐｄ、Ｒｈ又はＹ、或いは、圧縮応力を生み出す、消費されたシリコンに対するシリサイドの体積比をもたらす他の金属又は合金から形成されるシリサイドとすることができる。第２シリサイド金属は、Ｃｏ、Ｚｒ、Ｃｒ、Ｉｒ、Ｍｏ、又は、第１シリサイドによって生み出された応力よりも大きい引張応力を生み出す、消費されたシリコンに対するシリサイドの体積比をもたらす他の金属又は合金から形成されたシリサイドとすることができる。
【発明を実施するための最良の形態】
【００３３】
ｎ型電界効果トランジスタ（ｎＦＥＴ）及びｐ型電界効果トランジスタ（ｐＦＥＴ）の両方への低接触抵抗シリサイド・コンタクトを含む半導体構造体、及びその形成方法を提供する本発明を、本明細書に付属の図面を参照することによって、ここでより詳しく説明される。図面は、１つの基板上に２つのみの電界効果トランジスタ（ＦＥＴ）の存在を示しているが、多数のＦＥＴも本発明の範囲内である。
【００３４】
本発明は、ｎＦＥＴデバイスへの金属シリサイド・コンタクトの組成がｎＦＥＴデバイスの伝導帯と実質的に合わせられた仕事関数を有し、ｐＦＥＴデバイスへの金属シリサイド・コンタクトの組成がｐＦＥＴデバイスの価電子帯と実質的に合わせられた仕事関数を有するｎＦＥＴデバイス及びｐＦＥＴデバイスの両方を備えた半導体構造体を提供する。
【００３５】
「伝導帯と実質的に合わせられた仕事関数」という用語は、シリサイドの仕事関数が、ｎＦＥＴデバイスのバンド・ギャップ内の、バンド・ギャップのほぼ中央からｎ型材料の伝導帯までの範囲の、好ましくは伝導帯の方に近いところに位置する電位を有することをいう。伝導帯と実質的に合わせられた仕事関数を有するシリサイド・コンタクトは、低接触抵抗ｎ型シリサイドをもたらす。「低接触抵抗ｎ型シリサイド」という用語は、１０−７ｏｈｍｓ・ｃｍ−２よりも小さい接触抵抗を有するｎＦＥＴデバイスへの金属シリサイドのことをいう。
【００３６】
「価電子帯と実質的に合わせられた仕事関数」という用語は、シリサイドの仕事関数が、ｐＦＥＴデバイスのバンド・ギャップ内の、バンド・ギャップのほぼ中央からｐ型材料の価電子帯までの範囲の、好ましくは価電子帯の方に近いところに位置する電位を有することをいう。価電子帯と実質的に合わせられた仕事関数を有するシリサイド・コンタクトは、低接触抵抗ｐ型シリサイドをもたらす。「低接触抵抗ｐ型シリサイド」という用語は、１０−７ｏｈｍｓ・ｃｍ−２よりも小さい接触抵抗を有するｐＦＥＴデバイスへの金属シリサイドのことをいう。
【００３７】
図１を参照すると、本発明の半導体デバイスは、第２のデバイス領域としてのｎＦＥＴデバイス領域１０と第１のデバイス領域としてのｐＦＥＴデバイス領域２０とを含む。分離領域１５が、ｎＦＥＴデバイス領域１０とｐＦＥＴデバイス領域２０とを分離してもよい。ｐＦＥＴデバイス領域２０は、ｐ型ソース／ドレーン領域１３を有する少なくとも１つのトランジスタを含む。トランジスタの各々はさらに、ゲート誘電体３の上にゲート導体４を含むゲート領域５を有し、ゲート領域５には側壁スペーサ２が当接する。
【００３８】
低抵抗ｐ型シリサイド・コンタクト３５は、ｐ型ソース／ドレーン／ゲート・コンタクト領域１３の両方の上に形成され、低抵抗ｐ型シリサイド・コンタクト３５の金属は、ｐ型ソース／ドレーン１３の材料の価電子帯と実質的に合わせられた仕事関数電位を有する金属シリサイドをもたらすように選択される。ｐ型ソース／ドレーン領域１３の上に位置決めされた低抵抗ｐ型シリサイド・コンタクト３５は、ｐ型シリサイド・コンタクト３５がｐ型ソース／ドレーン材料１３の価電子帯と実質的に合わせられた仕事関数を有する限りは、ＰｔＳｉ、Ｐｔ２Ｓｉ、ＩｒＳｉ、Ｐｄ２Ｓｉ、ＣｏＳｉ２、ＰｄＳｉ、ＲｈＳｉ、ＹＳｉ、Ｚｒ２Ｓｉ、又は、基板のｐＦＥＴデバイス領域２０のための応力又は接触抵抗について最適化された他のシリサイドとすることができる。低抵抗ｐ型シリサイド・コンタクト３５の厚さは、およそ１ｎｍからおよそ４０ｎｍまでの範囲とすることができる。
【００３９】
ｎＦＥＴデバイス領域１０は、ｎ型ソース／ドレーン領域１２を有する少なくとも１つのトランジスタを含む。トランジスタの各々はさらに、ゲート誘電体３の上にゲート導体４を含むゲート領域５を有し、ゲート領域５には側壁スペーサ２が当接する。
【００４０】
低抵抗ｎ型シリサイド・コンタクト３０は、ｎ型ソース／ドレーン／ゲート・コンタクト領域１２の両方の上に形成され、低抵抗ｎ型シリサイド・コンタクトの金属は、ｎ型ソース／ドレーン材料１２の伝導帯と実質的に合わせられた仕事関数電位を有する金属シリサイドをもたらすように選択される。ｎ型ソース／ドレーン領域１２の上に位置決めされた低抵抗ｎ型シリサイド・コンタクト３０は、ｎ型シリサイド・コンタクト３０がｎ型ソース／ドレーン材料１２の伝導帯と実質的に合わせられた仕事関数を有する限りは、ＣｏＳｉ２、ＶＳｉ２、ＥｒＳｉ、ＺｒＳｉ２、ＨｆＳｉ、ＭｏＳｉ２、ＣｒＳｉ２、Ｚｒ５Ｓｉ３、ＩｒＳｉ３、ＮｉＳｉ、又は、基板４０のｎＦＥＴデバイス領域１０のための応力又は接触抵抗について最適化された他のシリサイドとすることができる。低抵抗ｎ型シリサイド・コンタクトの厚さは、およそ１ｎｍからおよそ４０ｎｍまでの範囲とすることができる。
【００４１】
ｐＦＥＴデバイスにｐ型シリサイド・コンタクトを設ける効果は、図２に描かれたＩｄｌｉｎ対Ｉｏｆｆプロットに示されている。Ｉｄｌｉｎは、デバイスがオンにされたときのｐＦＥＴデバイスからの出力電流の測定値である。Ｉｄｌｉｎは、デバイスのオン電流を表し、ｘ軸によって表される。Ｉｏｆｆは、デバイスがオフにされたときのｐＦＥＴデバイスを通る漏れ電流を表し、ｙ軸によって表される。チャネル長さが減少し、オン電流が増加するのに伴って、漏れ電流が指数関数的に増加する。
【００４２】
ｐＦＥＴデバイスからの出力電流（Ｉｄｌｉｎ）が増加することにより、デバイスの速度が増大する。出力電流（Ｉｄｌｉｎ）は、シリサイド化プロセスの関数であり得、出力電流は低抵抗シリサイド・コンタクトによって増加し、高抵抗シリサイド・コンタクトによって減少する。デバイスのオフ電流（Ｉｏｆｆ）は、ドーパントの位置決め（positioning）の関数であり、シリサイド化プロセスに直接は依存しない。
【００４３】
したがって、出力電流（Ｉｄｌｉｎ）はシリサイド化プロセスに依存し、オフ電流（Ｉｏｆｆ）はシリサイド化プロセスに依存しないため、デバイスへのシリサイド・コンタクトの抵抗の減少は、一定のオフ電流（Ｉｏｆｆ）のときの出力電流（Ｉｄｌｉｎ）の増加によって測定することができる。本発明の別の態様は、デバイスからの出力電流（Ｉｄｌｉｎ）を増加させ、オフ電流（Ｉｏｆｆ）を一定に保つことによって、デバイスの速度及び性能を向上させることができるという点である。
【００４４】
図２を参照すると、ＣｏＳｉ２コンタクト及びＰｔＳｉコンタクトのようなシリサイド・コンタクトを有するデバイスのｕＡ／ｕｍ単位の出力電流（Ｉｄｌｉｎ）が、デバイスのオフ電流（Ｉｏｆｆ）に対してプロットされている。図２に描かれたプロットから、ＣｏＳｉ２コンタクトに比べてＰｔＳｉコンタクトを用いてｐＦＥＴデバイスの著しい改善が達成され、ｙ軸上の任意の所与のオフ電流に対して、オン電流（Ｉｄｌｉｎ）は、ＣｏＳｉ２コンタクトからＰｔＳｉコンタクトまで増加した。
【００４５】
ここで、図１に描かれたような前述の半導体構造体の形成方法を、図３−図１０を参照しながら説明する。本発明の方法の第１の実施形態が、図３−図５に描かれており、ｐＦＥＴデバイス領域２０への低抵抗金属シリサイド・コンタクト３５と、ｎＦＥＴデバイス領域１０への異なる低抵抗金属シリサイド・コンタクト３０とを有し、異なるデバイス・タイプのための接触抵抗を改善するようにシリサイドの差異が調整されたＣＭＯＳ構造体を提供するための、本発明の方法の１つの実施形態が（断面図で）描かれている。
【００４６】
図３を参照すると、シリコン（Ｓｉ）含有材料の基板４０上に形成されたｎＦＥＴデバイス領域１０及びｐＦＥＴデバイス領域２０を有する初期状態の構造体が用意される。Ｓｉ含有材料には、シリコン、単結晶シリコン、多結晶シリコン、シリコン・ゲルマニウム、シリコン−オン−シリコン・ゲルマニウム、アモルファス・シリコン、シリコン−オン−インシュレータ（ＳＯＩ）、シリコン・ゲルマニウム−オン−インシュレータ（ＳＧＯＩ）、及びアニール化ポリシリコンが含まれるが、これらに限定されるものではない。基板４０はさらに、ｎＦＥＴデバイス領域１０からｐＦＥＴデバイス領域２０を分離する分離領域１５を含む。図３は、ｐＦＥＴデバイス領域２０における１つのみのｐＦＥＴデバイスと、ｎＦＥＴデバイス領域１０における１つのみのｎＦＥＴデバイスとを描いているが、ｎＦＥＴデバイス領域１０及びｐＦＥＴデバイス領域２０内の多数のデバイスも意図されており、したがって本発明の開示の範囲内である。
【００４７】
ｎＦＥＴ及びｐＦＥＴデバイスは、ＭＯＳＦＥＴデバイスを製造することができる従来の加工ステップを用いることによって形成される。各々のデバイスは、ゲート誘電体３の上にゲート導体４を有するゲート領域５を備える。少なくとも一組の側壁スペーサ２が、ゲート領域５に当接して配置されてもよい。延長領域１６、１７を含むソース／ドレーン領域１２、１３が、基板４０内に配置され、デバイス・チャネルを画定する。ｎＦＥＴデバイスのソース／ドレーン領域１２はｎ型ドープされる。ｐＦＥＴデバイスのソース／ド
レーン領域１３はｐ型ドープされる。Ｓｉ含有基板におけるｎ型ドーパントは、Ａｓ、Ｓｂ及び／又はＰのような元素周期表のＶ族からの元素である。Ｓｉ含有基板におけるｐ型ドーパントは、Ｂのような元素周期表のＩＩＩ族からの元素である。
【００４８】
ここで図４を参照すると、ソース／ドレーンのアニール後に、ｎＦＥＴデバイス領域１０及びｐＦＥＴデバイス領域２０を含む基板４０の上に第１保護層８１としてのの窒化物保護層が堆積される。窒化物保護層は、当該技術分野では典型的に知られているように化学気相成長プロセス又は同様のプロセスを用いて堆積される。好ましくは、窒化物保護層は、５ｎｍから約２０ｎｍまでの範囲の厚さを有するＳｉ３Ｎ４のようなコンフォーマル窒化物である。第１保護層８１は窒化物を含むことが好ましいが、代替的に、第１保護層８１は、酸化物又は酸窒化物、或いは他の適切な誘電体であってもよい。第１保護層８１の材料は、その後のシリサイド化プロセスの間、第１保護層８１の一体性が確実に維持されるように選択される。
【００４９】
次の加工ステップにおいて、第２デバイス領域（ｐＦＥＴデバイス領域２０）の上に重なる第１保護層８１の部分を保護し、第１デバイス領域（ｎＦＥＴデバイス領域１０）の上に重なる第１保護層８１の部分を露出する、第１ブロック・マスク５０が形成される。次いで、基板４０の露出された部分が、適切な金属シリサイドを用いてシリサイド化されて、そこに形成されたデバイスへの低抵抗コンタクトを形成する。図４に描かれた例においては、ｐＦＥＴデバイス領域２０（第２デバイス領域）の上に重なり、ｎＦＥＴデバイス領域１０（第１デバイス領域）を露出されたまま残して、第１ブロック・マスク５０が形成される。この例においては、その後、ｎＦＥＴデバイス領域１０内のデバイスへのｎ型シリサイド・コンタクトが形成される。
【００５０】
第１ブロック・マスク５０は、低圧化学気相成長（ＬＰＣＶＤ）、急速熱処理化学気相成長（ＲＴＣＶＤ）、又はプラズマ化学気相成長（ＰＥＣＶＤ）により、基板４０の上にブロック・マスク材料層をブランケット堆積することによって形成され、ＰＥＣＶＤを用いるのが好ましい。次いで、従来のフォトリソグラフィ及びエッチング・プロセスを用いてブロック・マスク層がパターン形成される。最初に、構造体全体の上にフォトレジスト層が堆積される。次いで、フォトレジスト層は選択的に露光されて現像され、フォトレジスト層が、基板４０のｐＦＥＴデバイス領域２０における第１保護層８１の上に重なるブロック・マスク材料層の部分を保護し、ｎＦＥＴデバイス領域１０の上に重なる第１保護層８１の部分を露出するように、パターン形成される。
【００５１】
次に、パターンは、パターン形成されたフォトレジスト又は下にあるｎＦＥＴデバイス領域１０を実質的にエッチングすることなく第１保護層８１を選択的に除去するエッチング・プロセスを用いて、第１保護層８１に転写される。好ましくは、エッチング・プロセスは、反応性イオン・エッチングのような異方性(directional)エッチングである。
【００５２】
エッチングの後で、化学ストリップ及び／又は反応性プラズマ・エッチングによってブロック・マスク５０が除去される。ブロック・マスク５０が除去されると、シリサイド・コンタクトがその後形成される基板４０の露出部分の表面をクリーンにするために、クリーニング・プロセスが行われる。クリーニング・プロセスは、当業者には公知の従来の化学クリーニングである。
【００５３】
さらに図４を参照すると、第１シリサイド層３０（低抵抗ｎ型シリサイド・コンタクト３０）が、ｎＦＥＴデバイス領域１０におけるデバイスのソース／ドレーン領域１２及びゲート４の上に形成される。シリサイドの形成は、典型的には、Ｓｉ含有材料の表面上に金属を堆積することを必要とする。図４に描かれた実施形態においては、第１シリサイド層３０は低抵抗ｎ型シリサイドであり、第１シリサイド金属は、ｎ型デバイス領域１０内のＳｉ含有基板４０のｎ型ソース／ドレーン領域１２の伝導帯と実質的に合わせられた仕事関数を有するシリサイドを形成する。Ｓｉ含有基板４０内のｎ型ドープされたソース／ドレーン領域の伝導帯と実質的に合わせられた仕事関数を有するシリサイドを与えることができる金属としては、とりわけ、Ｃｏ、Ｅｒ、Ｖ、Ｚｒ、Ｈｆ、Ｍｏ又はＣｒが挙げられる。シリサイド金属は、めっき及びスパッタリングといった物理堆積法を用いて堆積されることができる。金属層は、約１０Åから約１００Åまでの範囲の厚さに堆積されることができ、７０Åであることが好ましい。
【００５４】
堆積の後で、構造体は、これに限定するものではないが急速熱アニーリングのような従来のプロセスを用いるアニーリング・ステップに供される。熱アニーリングの間、堆積された金属は、Ｓｉと反応して金属シリサイドを形成する。図４に描かれた実施形態においては、第１シリサイド金属３０はＣｏ、Ｅｒ、Ｖ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ又はＣｒを含み、金属シリサイドは、ＣｏＳｉ２、ＶＳｉ２、ＥｒＳｉ、ＺｒＳｉ２、ＨｆＳｉ、ＭｏＳｉ２、ＮｉＳｉ、又はＣｒＳｉ２とすることができる。アニーリング及びクリーニングの詳細は、シリサイドの各々のタイプについて当業者によって最適化されるであろう。ＣｏＳｉ２の場合は、第１アニールは、約１秒から約９０秒までの範囲の時間にわたって約３５０℃から約６００℃までの範囲の温度で完了する。本発明の幾つかの実施形態においては、低抵抗ｎ型金属シリサイド・コンタクト３０はさらに、随意にＴｉＮ層を含んでもよい。
【００５５】
シリサイド化は、シリサイド金属がＳｉ含有表面の上に堆積されることを必要とする。したがって、シリサイドは、Ｓｉ含有基板４０の露出部分の上に形成されるが、第１ブロック・マスク５０又は側壁スペーサ２の上には形成されない。シリサイドは、誘電体材料層でゲート導体をキャッピングすることによって、ゲート導体の上に形成されるのを防止されてもよい。
【００５６】
次いで、側壁スペーサ、分離領域、及び第１ブロック・マスク５０の上に位置する未反応シリサイド金属が、ウェット・エッチングを用いて剥離される。好ましくは、未反応の第１シリサイド金属は、未反応シリサイド金属を選択的に除去するウェット・エッチングによって除去される。
【００５７】
随意の第２アニールは、低抵抗ｎ型シリサイド・コンタクト３０の抵抗率を減少させるために必要とされる。この第２アニールの温度は６００℃から８００℃までの範囲であり、約１秒から６０秒までの範囲の時間にわたる。第２アニールは、ＣｏＳｉ２のようなジシリサイドを形成することができる。ＣｏＳｉ２の厚さは、初めに堆積されたＣｏ金属の厚さの３．４９倍である。
【００５８】
シリサイド化の後で、第１保護層８１は随意に除去されてもよい。第１保護層８１は、ｐＦＥＴデバイス領域又はｎＦＥＴデバイス領域１０、２０を実質的にエッチングすることなく第１保護層８１を除去する高い選択性を有するウェット・エッチング又はドライ・エッチングによって除去されることができる。
【００５９】
図５を参照すると、次の加工ステップにおいて、第２保護層８２が、第１デバイス領域（ｎＦＥＴデバイス領域１０）上に形成され、第２デバイス領域（ｐＦＥＴデバイス領域２０）は露出されたまま残される。次いで、第２デバイス領域２０（ｐＦＥＴデバイス領域）上に第２シリサイド層（低抵抗ｐ型シリサイド・コンタクト３５）が形成される。図５に描かれた実施形態においては、ｎＦＥＴデバイス領域１０における低抵抗ｎ型シリサイド・コンタクト３０の上に重なる第２保護層８２が形成され、露出されたｐＦＥＴデバイス領域２０の上に低抵抗ｐ型シリサイド・コンタクト３５が形成される。
【００６０】
図４に描かれた第１保護層８１を製造するのに用いられるのと同様の材料及びプロセスを用いて、ｎＦＥＴデバイス領域１０の上に第２保護層８２が形成される。具体的には、第２保護層８２は、従来の堆積法、フォトリソグラフィ及びエッチングを用いて形成されることができる。第２保護層８２は、酸化シリコン、炭化シリコン、窒化シリコン、又はシリコン炭窒化物、或いは他の適切な誘電体材料を含んでもよく、好ましくは窒化シリコンである。
【００６１】
さらに図５を参照すると、次いで、ｐＦＥＴデバイス領域２０の上に第２シリサイド金属が形成され、第２シリサイド金属は、ｐＦＥＴデバイス領域２０内の基板４０のｐ型ドープされたソース／ドレーン領域１３の価電子帯と実質的に合わせられた仕事関数を有する第２シリサイド層を形成し、これにより低抵抗ｐ型シリサイド・コンタクト３５を与える。
【００６２】
第２シリサイド金属を堆積する前に、低抵抗ｐ型金属シリサイド・コンタクトがその後形成される表面をクリーンにするために、クリーニング・プロセスが行われる。クリーニング・プロセスは、緩衝化ＨＦ又は希釈ＨＦを含むことが好ましい。
【００６３】
図５に描かれるような低抵抗ｐ型シリサイド・コンタクト３５は、ｐ型デバイス領域２０上に第２シリサイド金属層を堆積することによって形成され、第２シリサイド金属は、ｐＦＥＴ領域２０内のＳｉ含有基板４０のｐ型ソース／ドレーン領域１３の価電子帯と実質的に合わせられた仕事関数を有するシリサイドを形成する。Ｓｉ含有基板４０のｐ型ソース／ドレーン領域１３の価電子帯と実質的に合わせられた仕事関数を有するシリサイドを与えることができる金属には、Ｐｔ、Ｉｒ、Ｐｄ、並びに、ｐＦＥＴデバイスの価電子帯と実質的に合わせられた仕事関数を有する他の金属がある。ｐ型シリサイド金属は、めっき及びスパッタリングといった物理堆積法を用いて堆積されることができる。第２シリサイド金属層は、１ｎｍから約１０ｎｍまでの範囲の厚さに堆積されることができる。
【００６４】
堆積後に、構造体は、これに限られるものではないが急速熱アニーリングのような従来のプロセスを用いるアニーリング・ステップに供される。熱アニーリングの間に、堆積された第２シリサイド金属がＳｉと反応してＰｔＳｉ、Ｐｔ２Ｓｉ、ＩｒＳｉ、Ｐｄ２Ｓｉといった金属シリサイドを形成する。アニーリング及びクリーニング条件は、シリサイドによって変化することになり、当業者には公知である。ＰｔＳｉの場合、第１アニールは、約１秒から約９０秒までの範囲の時間にわたって３５０℃から６００℃までの範囲の温度で完了する。Ｐｔ−シリサイドの厚さは、堆積されたシリサイド金属の厚さの１．９８倍である。
【００６５】
側壁スペーサ２、分離領域１５、及び第２保護層８２の上に位置する未反応の第２シリサイド金属が、ウェット・エッチングを用いて剥離される。好ましくは、未反応Ｐｔは、硝酸及びＨＣｌを含むウェット・エッチングを用いて除去される。次の加工ステップにおいて、第２保護層８２は、ｎＦＥＴデバイス領域１０又はｐＦＥＴデバイス領域２０を実質的にエッチングすることなく第２保護層８２を除去する高い選択性を有するウェット・エッチング又はドライ・エッチングによって除去されることができる。
【００６６】
シリサイドの形成後に、基板４０は、従来のバック・エンド・オブ・ライン（ＢＥＯＬ）プロセスを用いて加工されてもよい。例えば、誘電体材料層を基板全体の上にブランケット堆積し、平坦化し、その中に、低抵抗ｎ型及びｐ型シリサイド・コンタクト３０、３５への相互接続部を形成することができる。
【００６７】
ブランケット誘電体は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯｘＮｙ、ＳｉＣ、ＳｉＣＯ、ＳｉＣＯＨ、及びＳｉＣＨ化合物といったシリコン含有材料、幾らか又は全てのＳｉがＧｅによって置換された前述のシリコン含有材料、炭素ドープ酸化物、ホウ素及びリンドープ酸化物、無機酸化物、無機ポリマー、ハイブリッド・ポリマー、ポリアミド又はＳｉＬＫ（商標）のような有機ポリマー、他の炭素含有材料、スピン−オン・ガラス及びシルセスキオキサンベースの材料のような有機−無機材料、並びにダイヤモンド状炭素（ＤＬＣ、アモルファス水素化炭素、ａ−Ｃ：Ｈ）からなる群から選択されることができる。
【００６８】
従来のフォトリソグラフィ及びエッチングを用いて誘電体材料内にバイアが形成され、従来のプロセスを用いてバイア・ホールの中に導電性金属を堆積することによって、低抵抗ｎ型及びｐ型シリサイド・コンタクト３０、３５への相互接続部がバイアの中に形成される。
【００６９】
図３−図５には描かれていないが、もう１つの方法として、ｎＦＥＴデバイス領域を保護し、ｐＦＥＴデバイス領域を露出されたまま残す第１保護層が形成されてもよく、その後、ｐＦＥＴデバイス領域内に位置するデバイス・コンタクトへの低抵抗ｐ型シリサイドが形成される。ｎＦＥＴデバイス領域から第１保護層を除去した後で、ｐＦＥＴデバイス領域における低抵抗ｐ型金属シリサイドの上に重なる第２保護層が形成され、露出されたｎＦＥＴデバイス領域の上に低抵抗ｎ型金属シリサイド層が形成される。
【００７０】
図６−図７は、ｐＦＥＴデバイス領域への低抵抗金属シリサイド・コンタクトと、ｎＦＥＴデバイス領域への異なる低抵抗金属シリサイド・コンタクトとを有し、異なるデバイス・タイプについての接触抵抗を改善するようにシリサイドの差異が調整されたＣＭＯＳ構造体を提供するための、本発明の方法の第２の実施形態を（断面図で）示す。図６−図７を参照すると、ｎＦＥＴデバイス領域１０への低抵抗ｎ型シリサイド・コンタクト３０と、ｐＦＥＴデバイス領域２０への低抵抗ｐ型シリサイド・コンタクト３５とを有するＣＭＯＳ構造体を提供するための加工ステップの数は、１つ又は複数のブロック・マスク及び保護層の使用を排除することによって減らされる。例えば、本発明の第１の実施形態において用いられる第２保護層を排除し、第１デバイス領域（ｎ型デバイス領域）における第１シリサイド層（低抵抗ｎ型シリサイド・コンタクト）の上、及び第２デバイス領域（ｐ型デバイス領域）における基板表面の上に第２金属層ブランケット４５を堆積することができる。ここで、本発明の第２の実施形態をより詳しく説明する。
【００７１】
第１の実施形態の図３−図４に描かれた最初の加工ステップと同様に、第１シリサイド層３０（低抵抗ｎ型シリサイド・コンタクト３０）が、堆積、フォトリソグラフィ、及びエッチング・プロセスを用いて第１デバイス領域１０（ｎ型デバイス領域１０）の上に選択的に形成される。具体的には、第１保護層８１が、ｎＦＥＴデバイス領域１０を露出されたまま残して、基板４０の一部の上に形成される。次いで、第１シリサイド金属の金属層がｎＦＥＴデバイス領域の上に堆積され、これがその後のアニーリングの間に低抵抗ｎ型シリサイド・コンタクトを形成する。第１シリサイド金属は、好ましくは、ＣｏＳｉ２、ＶＳｉ２、ＥｒＳｉ、ＺｒＳｉ２、ＨｆＳｉ、ＭｏＳｉ２、ＣｒＳｉ２、並びに、ｎＦＥＴデバイスの伝導帯と実質的に合わせられた仕事関数を有する他のものを含み、基板４０のｎＦＥＴデバイス領域１０におけるｎ型ソース／ドレーン領域１２の伝導帯と実質的に合わせられた仕事関数を有するシリサイドをもたらす。
【００７２】
図６を参照すると、本発明の第２の実施形態においては、低抵抗ｎ型シリサイド・コンタクト３０の形成後に、第１保護層８１が基板４０から除去され、ｎＦＥＴデバイス領域１０における低抵抗ｎ型シリサイド・コンタクト３０及びｐＦＥＴデバイス領域２０の基板４０の表面上に第２金属ブランケット層４５が直接堆積される。第１保護層８１は、形成されたｎ型シリサイド・コンタクト３０又はｐ型デバイス領域２０の表面を実質的にエッチングすることなく第１ブロック・マスクを除去する高選択性エッチング・プロセスによって除去される。
【００７３】
第１保護層８１の除去後に、低抵抗ｎ型シリサイド・コンタクト３０及びｐ型デバイス領域２０の表面が、シリサイド化のためのクリーンな表面を与えるためにクリーニングされる。クリーニング・プロセスは、当業者には公知の従来の化学クリーニングとすることができる。
【００７４】
次に、第２金属ブランケット層４５がｐＦＥＴデバイス領域２０及び低抵抗ｎ型シリサイド・コンタクト３０の上に直接堆積される。第２金属ブランケット層４５は、基板４０のｐＦＥＴデバイス領域２０内のｐ型ソース／ドレーン領域１３の価電子帯と実質的に合わせられた仕事関数を有するシリサイドをその後に形成する第２シリサイド金属を含む。第２金属ブランケット層４５は、スパッタリング及びめっきといった物理気相成長法を用いて堆積されることができ、約１ｎｍから約１０ｎｍまでの範囲の厚さを有する。第２金属ブランケット層４５は、好ましくは、Ｐｔ、Ｉｒ、Ｐｄ、並びに、ｐＦＥＴデバイスの価電子帯と実質的に合わせられた仕事関数を有する他のものを含む。
【００７５】
図７を参照すると、第２金属ブランケット層４５は次にアニーリングされて、基板４０のｐＦＥＴデバイス領域２０内のｐ型ソース／ドレーン領域１３の価電子帯と実質的に合わせられた仕事関数を有する第２シリサイド層３５をもたらし、それにより低抵抗ｐ型シリサイド・コンタクト３５を与える。アニーリングの間に、第２金属ブランケット層４５は、ｎＦＥＴデバイス領域１０内の低抵抗ｎ型金属コンタクト３０と混合されて、Ｃｏ、Ｖ、Ｅｒ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ、Ｃｒ、並びに、ｎＦＥＴデバイスの伝導帯と実質的に合わせられた仕事関数を有する他のものを含むことができる低抵抗ｎ型金属シリサイド・コンタクト３０’を形成する。
【００７６】
Ｐｔを取り込むことは、低抵抗ｎ型シリサイド・コンタクト３０’の仕事関数を、バンド・ギャップの中央の方、且つｎ型ソース／ドレーン領域１２の伝導帯から遠ざかる方へ配置する。しかしながら、Ｐｔを低抵抗ｎ型金属コンタクト３０の中に混合するにもかかわらず、低抵抗ｎ型シリサイド・コンタクト３０’の仕事関数は、依然としてｎ型ソース／ドレーン領域１２の伝導帯と実質的に合わせられ、１０−９ｏｈｍ・ｃｍ−２から１０−７ｏｈｍ・ｃｍ−２までの範囲の接触抵抗を有するコンタクトを与える。
【００７７】
シリサイド化の後で、第２金属ブランケット層４５の未反応部分が、ｎＦＥＴデバイス領域１０及びｐＦＥＴデバイス領域２０内の構造体を実質的にエッチングしない選択的エッチングによって除去される。好ましくは、未反応Ｐｔは、硝酸及びＨＣｌを含む化学ストリップを用いて除去される。
【００７８】
図３−図５に描かれた実施形態と同様に、ｎＦＥＴデバイス領域を保護し、ｐＦＥＴデバイス領域を露出されたまま残す第１保護層が代替的に形成されてもよく、その後、Ｐｔを含む低抵抗ｐ型シリサイド・コンタクトがｐＦＥＴデバイス領域１０内に形成されたデバイスに対して形成される。ｎＦＥＴデバイス領域から第１保護層を除去した後で、Ｃｏ、Ｖ、Ｅｒ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ、Ｃｒを含む第２金属層が、低抵抗ｐ型シリサイド・コンタクト及び露出されたｎＦＥＴデバイス領域の上に形成され、ｎＦＥＴデバイス領域内に形成されたデバイスへの低抵抗ｎ型シリサイド・コンタクトが形成され、アニーリングの間に第２金属層が低抵抗ｐ型金属シリサイド・コンタクトと混合される。
【００７９】
Ｃｏ、Ｖ、Ｅｒ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ、又はＣｒが低抵抗ｐ型シリサイド・コンタクト３０の中に取り込まれるにもかかわらず、低抵抗ｐ型シリサイド・コンタクトの仕事関数は、依然としてｐ型ソース／ドレーン領域１３の価電子帯と実質的に合わせられ、１０−９ｏｈｍ・ｃｍ−２から１０−７ｏｈｍ・ｃｍ−２までの範囲の低い接触抵抗を有するコンタクトを与える。
【００８０】
図８−図１０は、ｐＦＥＴデバイス領域への低抵抗金属シリサイド・コンタクトと、ｎＦＥＴデバイス領域への異なる低抵抗金属シリサイド・コンタクトとを有し、異なるデバイス・タイプについての接触抵抗を改善するようにシリサイドの差異が調整されたＣＭＯＳ構造体を提供するための、本発明の方法の第３の実施形態を（断面図で）示す。図８−図１０を参照すると、本発明の第３の実施形態においては、ｎＦＥＴデバイス領域１０への低接触抵抗ｎ型シリサイド・コンタクト３０と、ｐＦＥＴデバイス領域２０への低抵抗ｐ型シリサイド・コンタクト３５とを有するＣＭＯＳ構造体を提供するための加工ステップの数は、ｎＦＥＴデバイス領域１０及びｐＦＥＴデバイス領域２０を含む基板４０の上に第１金属層（第１金属ブランケット層）６０を直接ブランケット堆積することによってさらに減らされる。ここで、本発明の第３実施形態をより詳しく説明する。
【００８１】
図８を参照すると、第１加工ステップにおいて、ｎＦＥＴデバイス領域１０及びｐＦＥＴデバイス領域２０を含む基板４０の表面全体の上に第１金属層６０が直接ブランケット堆積される。堆積前に、基板４０の表面は、緩衝化ＨＦ、希釈ＨＦ、水酸化アンモニウム−過酸化水素、及び／又は、塩酸−過酸化水素を含む化学クリーニング組成物を用いてクリーニングされる。
【００８２】
その後、第１金属層６０は、低抵抗ｎ型シリサイド又は低抵抗ｐ型シリサイドのいずれかを与える。低抵抗ｎ型金属シリサイドは、シリサイド化されたときにｎＦＥＴデバイス領域１０における基板４０のｎ型ドープされたソース／ドレーン領域１２の伝導帯と実質的に合わせられた仕事関数を与えるＣｏ、Ｖ、Ｅｒ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ、Ｃｒといったシリサイド金属を堆積することによって形成される。ｐ型金属シリサイドは、シリサイド化されたときにｐＦＥＴデバイス領域２０における基板４０のｐ型ドープされたソース／ドレーン領域１３の価電子帯と実質的に合わせられた仕事関数を与える金属、Ｐｔ、Ｉｒ又はＰｄを堆積することによって形成される。第１金属層６０は、めっき及びスパッタリングといった物理堆積法を用いて堆積されることができる。図８−図１０に描かれた実施形態においては、第１金属層６０は、Ｃｏ、Ｖ、Ｅｒ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ、又はＣｒを含む。
【００８３】
図９を参照すると、堆積後に、第１金属層６０は、アニーリングされて、ｎＦＥＴデバイス領域１０への低抵抗ｎ型金属シリサイド・コンタクト３０を与える。本発明の第１実施形態と同様に、第１金属層６０は、急速熱アニーリングのような従来のアニーリング・プロセスを用いて、３５０℃から６００℃の範囲の温度で１秒から９０秒の範囲の時間にわたりアニールされる。このシリサイド化プロセスの間に、ｐＦＥＴデバイス領域２０の上に堆積された第１金属層６０が、Ｃｏ、Ｖ、Ｅｒ、Ｚｒ、Ｈｆ、Ｍｏ、又はＣｒを含むｐＦＥＴデバイス領域２０における初期のシリサイド６５を形成する。シリサイド化の後で、ｎＦＥＴデバイス領域１０、ｐＦＥＴデバイス領域２０又は基板４０を実質的にエッチングすることなく残りの未反応の第１金属層６０を除去する選択性を有するウェット・エッチングによって、残りの未反応の第１金属層６０が除去される。
【００８４】
さらに図９を参照すると、第１保護層８１が、ｐＦＥＴデバイス領域２０を露出されたまま残して、ｎＦＥＴデバイス領域１０の上に形成される。前の実施形態と同様に、第１保護層８１は、好ましくは、窒化シリコンを含み、図４を参照しながら前述されたように、堆積、フォトリソグラフィ及びエッチングを用いて形成される。次いで、ｐＦＥＴデバイス領域２０の表面が、シリサイド化のためのｐＦＥＴデバイス領域２０を用意するために、化学クリーニングを用いてクリーニングされる。このクリーニング・プロセスは、初期シリサイド６５がｐＦＥＴデバイス領域２０に存在するため、省略されてもよい。
【００８５】
次に、第２金属層（第２金属ブランケット層）７０が、ｎＦＥＴデバイス領域１０における第１保護層８１を含む基板４０の全体の上、及びｐＦＥＴデバイス領域２０における初期シリサイド６５の上にブランケット堆積される。図８−図１０に描かれた実施形態においては、第２金属層７０は、基板４０のｐＦＥＴ領域２０におけるｐ型ソース／ドレーン領域１３の荷電子帯と実質的に合わせられた仕事関数を有するシリサイドをもたらす、Ｐｔ、Ｉｒ又はＰｄといった金属を含む。
【００８６】
堆積後に、第２金属層７０がアニーリングされ、アニーリングの間に、第２金属層７０が初期シリサイド６５と混合されて、ｐＦＥＴデバイス領域２０への低抵抗ｐ型シリサイド・コンタクト３５’を形成する。低抵抗ｐ型シリサイド３５’コンタクトは、Ｃｏ、Ｖ、Ｅｒ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ又はＣｒと組み合わせてＰｔ、Ｉｒ又はＰｄを含む。Ｐｔ、Ｉｒ又はＰｄの取り込みは、初期シリサイド・コンタクト６５の仕事関数を、ｐ型ソース／ドレーン領域１３の価電子帯の方へと配置し、低抵抗ｐ型シリサイド・コンタクト３５をもたらす。Ｃｏ、Ｖ、Ｅｒ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ又はＣｒがＰｔ、Ｉｒ又はＰｄ−シリサイドに取り込まれるにもかかわらず、低抵抗ｐ型シリサイド・コンタクト３５の仕事関数は、ｐ型ソース／ドレーン領域１３の価電子帯と実質的に合わせられ、１０−９ｏｈｍ・ｃｍ−２から１０−７ｏｈｍ・ｃｍ−２までの範囲の低い接触抵抗を有するコンタクトを与える。
【００８７】
ｎＦＥＴデバイス領域１０は第１保護層８１によって保護され、シリサイド化はＳｉ含有表面を必要とするため、シリサイドはｎＦＥＴデバイス領域１０の上に形成されない。シリサイド化の後で、１０に描かれるように、第２金属層７０の未反応部分及び第１保護層８１が、ｎＦＥＴデバイス領域１０及びｐＦＥＴデバイス領域内の構造体を実質的にエッチングしない選択的エッチングを用いて除去される。
【００８８】
図８−図１０に描かれた実施形態においては、第１金属層は、代替的に、ｎＦＥＴデバイス領域及びｐＦＥＴデバイス領域の上に直接堆積されるＰｔ、Ｉｒ又はＰｄといった低抵抗ｐ型シリサイド・コンタクトを与える金属を含んでもよく、次いで、第１金属層は、アニーリングされて、ｐＦＥＴデバイス領域への低抵抗ｐ型金属シリサイド・コンタクト及びｎＦＥＴデバイス領域への初期シリサイドを与え、ｎＦＥＴデバイス領域への初期シリサイドはＰｔ、Ｉｒ又はＰｄを含む。次いで、第１保護層が、ｎＦＥＴデバイス領域を露出されたまま残して、ｐＦＥＴデバイス領域の上に形成される。次いで、Ｃｏ、Ｖ、Ｅｒ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ又はＣｒを含む第２金属層を、初期シリサイドを含む露出されたｎＦＥＴデバイス領域の上に形成することができ、アニーリングの間に、第２金属層と初期シリサイドが混合されて、ｎ型デバイス領域への低抵抗ｎ型金属シリサイド・コンタクトを与える。
【００８９】
ＰｔＳｉ、Ｐｔ２Ｓｉ、ＩｒＳｉ、Ｐｄ２Ｓｉ、並びに、ｐＦＥＴデバイスの価電子帯と実質的に合わせられた仕事関数を有する他のもの。第１型シリサイド・コンタクトは、ＣｏＳｉ２、ＶＳｉ２、ＥｒＳｉ、ＺｒＳｉ２、ＨｆＳｉ、ＭｏＳｉ２、ＮｉＳｉ、ＣｒＳｉ２、並びに、ｎＦＥＴデバイスの伝導帯と実質的に合わせられた仕事関数を有する他のものを含むことができる。
【００９０】
Ｃｏ、Ｖ、Ｅｒ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ又はＣｒの取り込みは、初期シリサイド・コンタクトの仕事関数をｎ型ソース／ドレーン領域の伝導帯の方へ配置し、低抵抗ｎ型金属リサイド・コンタクトをもたらす。Ｐｔ、Ｉｒ又はＰｄがＣｏ、Ｖ、Ｅｒ、Ｚｒ、Ｈｆ、Ｍｏ、Ｎｉ又はＣｒシリサイドに取り込まれるにもかかわらず、低抵抗ｎ型金属シリサイド・コンタクトの仕事関数は、ｎ型ソース／ドレーン領域の伝導帯と実質的に合わせられ、１０−９ｏｈｍ・ｃｍ−２から１０−７ｏｈｍ・ｃｍ−２までの範囲の低い接触抵抗を有するコンタクトを与える。
【００９１】
本発明の別の実施形態においては、ｎＦＥＴデバイス領域及びｐＦＥＴデバイス領域に形成されたシリサイド化金属は、ｐＦＥＴデバイス及びｎＦＥＴデバイスにおけるキャリア移動度を増加させることによって、歪みに基づくデバイスの改善を与えるように選択されることができる。
【００９２】
好ましい実施形態においては、ｐＦＥＴ領域及びｎＦＥＴ領域を有する基板を含む半導体デバイスが提供され、ｎＦＥＴ領域内のデバイスへのシリサイド・コンタクトはｎＦＥＴデバイス性能を増加させる応力場をもたらし、ｐＦＥＴ領域内のデバイスへのシリサイド・コンタクトはｐＦＥＴデバイス性能を増加させるｐＦＥＴ領域内の応力場をもたらし、ｐＦＥＴ領域内の応力場はｎＦＥＴ領域内の応力場よりも圧縮性が高い。
【００９３】
キャリア移動度は、ｐＦＥＴデバイスが形成される基板において圧縮応力場を生じさせることによって、ｐＦＥＴデバイスにおいて増大することができる。キャリア移動度は、ｐＦＥＴ領域よりも低い圧縮応力をｎＦＥＴ領域内に生じさせることによって、又は、ｎＦＥＴ領域において引張応力を形成することによって、ｎＦＥＴデバイスにおいて増大することができる。
【００９４】
基板のｎＦＥＴ領域及びｐＦＥＴ領域の選択的処理は、前述の方法のいずれかを用いて達成され、接触抵抗を最適化する目的のためにプロセス条件及びシリサイド金属組成を選択する代わりに、プロセス条件及びシリサイド金属組成は、歪みに基づくデバイスの改善を与えるように選択される。
【００９５】
１つの例において、ｎＦＥＴ領域上にコバルトを堆積し、基板のｐＦＥＴ領域上にコバルト・シリコン合金を堆積することによって応力差が与えられ、シリサイド化の後で、コバルト・ジシリサイド・コンタクトがｐＦＥＴデバイス及びｎＦＥＴデバイス上に形成される。ここで、ｎＦＥＴデバイス領域とｐＦＥＴデバイス領域との間の応力差を有する半導体デバイスを形成するための方法を、図１１を参照しながらより詳しく説明する。
【００９６】
図３−図５に描かれた実施形態と同様に、ｎＦＥＴデバイス領域１０及びｐＦＥＴデバイス領域２０を含む基板４０が与えられる。次いで、第１保護層８１が、第１デバイス領域、すなわちｎＦＥＴデバイス領域１０を露出されたまま残して、第２デバイス領域２０、すなわちｐＦＥＴデバイス領域２０の上に形成される。
【００９７】
次いで、露出されたデバイス領域は、基板内に応力場を誘起するデバイス・シリサイド・コンタクトを与えるように処理され、その上に形成されたデバイスに歪みに基づくデバイスの改善をもたらす。例えば、コバルトは、ｎＦＥＴデバイスにおいて歪みに基づくデバイスの改善のための適切な応力場を生み出す金属シリサイド・コンタクトを与えるために、ｎＦＥＴデバイス領域のシリコン含有表面の上に堆積される。堆積後に、コバルト金属は、アニーリングされて、ｎＦＥＴデバイス領域のシリコン表面の上に堆積されたコバルトはｎＦＥＴ金属シリサイド・コンタクト３０’に変換される。コバルトのシリサイド化の間に生み出された応力状態は、ｎＦＥＴ金属シリサイド・コンタクト３０’に隣接するシリコン含有基板の部分の中に低圧縮性応力から引張応力までの状態を与えることができる。シリサイド化の後で、コバルトの未反応部分が選択的エッチング・プロセスによって除去される。応力は、反応したシリコンに対する生じたシリサイドの体積の変化に起因すると考えられる。ＣｏＳｉ２の場合には、シリサイドの体積は、反応したシリコンよりも３％小さく、これは、ｎＦＥＴにおけるキャリアの移動度のために望ましいものとなる中程度の引張応力を生み出すと考えられる。それに対して、ＣｏＳｉ２に変換されるＣｏ２Ｓｉは、基板の反応したシリコンよりも２９％大きいシリサイド体積を有し、これは、ｐＦＥＴにおけるキャリア移動度を改善する圧縮応力をもたらすことになる。
【００９８】
ここで図１２を参照すると、次の一連の加工ステップにおいて、第２保護層８２が、基板４０のｐＦＥＴ領域を露出されたまま残してｎＦＥＴデバイス領域１０の上に形成される。次いで、基板４０のｐＦＥＴ領域２０は、基板４０内に応力場を誘起するｐＦＥＴ金属シリサイド・コンタクト３５’を与えるように処理され、これがｐＦＥＴデバイスにおいて歪みに基づくデバイスの改善をもたらす。１つの例において、コバルト・シリサイド合金（例えばＣｏ２Ｓｉ）が、基板４０のｐＦＥＴ領域２０の露出されたＳｉ含有表面上に堆積され、コバルト・シリコン合金のシリサイド化の間に生じた応力状態は、ｐＦＥＴ金属シリサイド・コンタクト３５’に隣接する基板４０の部分の中に高圧縮性の応力状態を与えることができる。
【００９９】
コバルト・シリコン合金金属は、５原子量％から２５原子量％までのシリコンと、９５原子量％から７５原子量％までのコバルトとを含む。好ましい実施形態においては、コバルト・シリコン合金はＣｏ２Ｓｉである。コバルト・シリサイド合金と基板４０との間のエッチング選択性が維持され、シリサイド化プロセスの間、基板４０のｐＦＥＴ領域２０内に圧縮応力が生み出される限り、他のシリコン濃度もまた意図されることに注意されたい。堆積後に、３００℃から４５０℃までの範囲内の低温アニールが、Ｓｉに接触する領域において、材料をよりシリコン・リッチなシリサイドに変換する。この、よりシリコンリッチなシリサイドではなくＣｏ２Ｓｉを除去するために選択的エッチングが用いられ、６００℃から８００℃までのさらなるアニールが、ｐＦＥＴシリサイド・コンタクト３５’についてＣｏＳｉ２への変換を完了させる。
【０１００】
基板のｎＦＥＴデバイス領域１０とｐＦＥＴデバイス領域２０との間の応力差は、基板４０のｐＦＥＴ領域２０において堆積されたコバルト・シリコン合金にＳｉが取り込まれることに起因する。本発明においては、Ｓｉを含有するコバルト合金層を堆積することにより、シリコン含有基板からコバルト合金層のシリサイドに要求されるシリコンの量を減少させる。コバルト合金のシリサイド化の間に基板のシリコン格子から除去されるシリコンをより少なくすることによって、その後形成されるｐＦＥＴ金属シリサイド・コンタクトに隣接する圧縮歪みの増大をもたらす体積膨張が起こる。既に述べたように、形成されたＣｏＳｉ２と基板からの反応したシリコンとの間の体積差は、反応後では２９％大きい体積である。これは、ｐＦＥＴキャリア移動度を助ける圧縮応力を生み出すことになる。
【０１０１】
本発明の別の実施形態においては、基板４０のｐＦＥＴデバイス領域２０は、白金シリサイドを与えるように処理されることができる。本発明のこの実施形態においては、ｐＦＥＴデバイス領域２０とｎＦＥＴデバイス領域１０との間の応力差は、基板４０のｎＦＥＴデバイス領域１０にコバルト・シリサイド又はコバルト・ジシリサイド・コンタクトを形成し、ｐＦＥＴデバイス領域に白金及びコバルトを含有するシリサイドを形成することによって生じる。基板のｎＦＥＴデバイス領域におけるコバルト・シリサイド又はコバルト・ジシリサイドは、ｎＦＥＴ領域１０内に低圧縮又は引張応力場を生み出し、それにより、ｎＦＥＴデバイスにおけるキャリア移動度及びデバイス性能を向上させる。白金及びコバルトを含有するシリサイドは、ｐＦＥＴデバイス領域内に圧縮応力場を生み出し、それにより、ｐＦＥＴデバイスにおけるキャリア移動度及びデバイス性能を向上させる。
【０１０２】
これらは、ｐＦＥＴ内の応力を最適化するための材料の２つの例にすぎない。各々のデバイス内の応力を最適化させるシリサイドの例を挙げる。例えば、ＣｏＳｉ２は、消費されたシリコンに対するシリサイドの体積比０．９７を有し、これは、中程度の引張応力を生み出し、ｎＦＥＴの移動度に有利となる。ＰｔＳｉは、消費されたシリコンに対するシリサイドの体積比１．５を有し、これは、圧縮応力を生み出し、ｐＦＥＴの移動度に有利となる。ｎＦＥＴにおける移動度に有利な、消費されたシリコンに対するシリサイドの体積比を有するシリサイドのさらなる例は、０．９の比をもつＣｒＳｉ２、０．９の比をもつＩｒＳｉ３、０．８７の比をもつＭｏＳｉ２であり、他のシリサイドもこの基準を満たすであろう。ｐＦＥＴにおける移動度に有利な、消費されたシリコンに対するシリサイドの体積比を有するシリサイドのさらなる例は、１．４５の比をもつＰｄＳｉ、１．３５の比をもつＲｈＳｉ、及び、２．１３の比をもつＹＳｉであり、他のシリサイドもこの基準を満たすであろう。
【０１０３】
この応力差を生み出すための別の方法は、同じベース金属から２相のシリサイドをもたらすことであり、例えば、Ｚｒ２Ｓｉは２．７の比を有し、ｐＦＥＴに有利であり、Ｚｒ５Ｓｉ３は０．２５の比を有し、ｎＦＥＴに有利である。
【０１０４】
この応力差を生み出すためのさらに別の方法は、ｎＦＥＴ上にＣｏを堆積して０．９７の比をもつＣｏＳｉ２を形成し、そして５％から２５％のシリコンを含有するＣｏ合金を堆積することであり、これは、例えばＣｏ２Ｓｉを堆積して、ｐＦＥＴに有利な応力を生み出すことになる約１．２９の比を有するＣｏＳｉ２を形成することである。
【０１０５】
本発明を、その好ましい実施形態に関して特定的に図示され説明してきたが、形態及び詳細における上記の及び他の変化は、本発明の精神及び範囲から逸脱することなく成され得ることを、当業者であれば理解するであろう。したがって、本発明は、説明され図示された正確な形態及び詳細に限定されるものではなく、添付の請求項の範囲内に含まれることが意図される。
【図面の簡単な説明】
【０１０６】
【図１】ｎＦＥＴ領域及びｐＦＥＴ領域を有し、ｎ型シリサイド・コンタクトがＣｏＳｉ２、ＶＳｉ２、ＥｒＳｉ、ＺｒＳｉ２、ＨｆＳｉ、ＭｏＳｉ２、ＣｒＳｉ２、Ｚｒ５Ｓｉ３、ＩｒＳｉ３、ＮｉＳｉ、又は基板のｎＦＥＴ領域のための応力又は接触抵抗について最適化された他のシリサイドを含み、ｐ型シリサイド・コンタクトがＰｔＳｉ、Ｐｔ２Ｓｉ、ＩｒＳｉ、Ｐｄ２Ｓｉ、ＣｏＳｉ２、ＰｄＳｉ、ＲｈＳｉ、ＹＳｉ、Ｚｒ２Ｓｉ又はＣＭＯＳ構造体の基板のｐＦＥＴ領域のための応力又は接触抵抗についてに最適化された他のシリサイドを含む、本発明の半導体構造体の一実施形態を（断面図で）示す図である。
【図２】低抵抗Ｐｔ−シリサイド・コンタクト及びＣｏ−シリサイド・コンタクトを有するｐＦＥＴデバイスに関するＩｄｌｉｎ対Ｉｏｆｆのプロットである。
【図３】ｐＦＥＴデバイス領域への低抵抗金属シリサイド・コンタクトと、ｎＦＥＴデバイス領域への異なる低抵抗金属シリサイド・コンタクトとを有し、シリサイドの差異が異なるデバイス・タイプについての接触抵抗を改善するように調整されたＣＭＯＳ構造体を提供するための、本発明の方法の第１の実施形態を（断面図で）示す図である。
【図４】ｐＦＥＴデバイス領域への低抵抗金属シリサイド・コンタクトと、ｎＦＥＴデバイス領域への異なる低抵抗金属シリサイド・コンタクトとを有し、シリサイドの差異が異なるデバイス・タイプについての接触抵抗を改善するように調整されたＣＭＯＳ構造体を提供するための、本発明の方法の第１の実施形態を（断面図で）示す図である。
【図５】ｐＦＥＴデバイス領域への低抵抗金属シリサイド・コンタクトと、ｎＦＥＴデバイス領域への異なる低抵抗金属シリサイド・コンタクトとを有し、シリサイドの差異が異なるデバイス・タイプについての接触抵抗を改善するように調整されたＣＭＯＳ構造体を提供するための、本発明の方法の第１の実施形態を（断面図で）示す図である。
【図６】ｐＦＥＴデバイス領域への低抵抗金属シリサイド・コンタクトと、ｎＦＥＴデバイス領域への異なる低抵抗金属シリサイド・コンタクトとを有し、シリサイドの差異が異なるデバイス・タイプについての接触抵抗を改善するように調整されたＣＭＯＳ構造体を提供するための、本発明の方法の第２の実施形態を（断面図で）示す図である。
【図７】ｐＦＥＴデバイス領域への低抵抗金属シリサイド・コンタクトと、ｎＦＥＴデバイス領域への異なる低抵抗金属シリサイド・コンタクトとを有し、シリサイドの差異が異なるデバイス・タイプについての接触抵抗を改善するように調整されたＣＭＯＳ構造体を提供するための、本発明の方法の第２の実施形態を（断面図で）示す図である。
【図８】ｐＦＥＴデバイス領域への低抵抗金属シリサイド・コンタクトと、ｎＦＥＴデバイス領域への異なる低抵抗金属シリサイド・コンタクトとを有し、シリサイドの差異が異なるデバイス・タイプについての接触抵抗を改善するように調整されたＣＭＯＳ構造体を提供するための、本発明の方法の第３の実施形態を（断面図で）示す図である。
【図９】ｐＦＥＴデバイス領域への低抵抗金属シリサイド・コンタクトと、ｎＦＥＴデバイス領域への異なる低抵抗金属シリサイド・コンタクトとを有し、シリサイドの差異が異なるデバイス・タイプについての接触抵抗を改善するように調整されたＣＭＯＳ構造体を提供するための、本発明の方法の第３の実施形態を（断面図で）示す図である。
【図１０】ｐＦＥＴデバイス領域への低抵抗金属シリサイド・コンタクトと、ｎＦＥＴデバイス領域への異なる低抵抗金属シリサイド・コンタクトとを有し、シリサイドの差異が異なるデバイス・タイプについての接触抵抗を改善するように調整されたＣＭＯＳ構造体を提供するための、本発明の方法の第３の実施形態を（断面図で）示す図である。
【図１１】基板のｐＦＥＴ領域及びｎＦＥＴ領域が、ｎＦＥＴデバイス及びｐＦＥＴデバイスにおいて歪みに基づくデバイスの改善をもたらすシリサイド・コンタクトを与えるように別々に処理される、本発明の別の実施形態を（断面図で）示す図である。
【図１２】基板のｐＦＥＴ領域及びｎＦＥＴ領域が、ｎＦＥＴデバイス及びｐＦＥＴデバイスにおいて歪みに基づくデバイスの改善をもたらすシリサイド・コンタクトを与えるように別々に処理される、本発明の別の実施形態を（断面図で）示す図である。
【符号の説明】
【０１０７】
２：側壁スペーサ
３：ゲート誘電体
４：ゲート導体
５：ゲート領域
１０：ｎＦＥＴデバイス領域
１２、１３：ソース／ドレーン領域
１５：分離領域
２０：ｐＦＥＴデバイス領域
３０、３５：シリサイド・コンタクト
３０‘、３５’：シリサイド・コンタクト
４０：基板
４５、６０：金属層
５０：ブロック・マスク
８１、８２：保護層
【図１】
2008529302.tif 000003
【図２】
2008529302.tif 000004
【図３】
2008529302.tif 000005
【図４】
2008529302.tif 000006
【図５】
2008529302.tif 000007
【図６】
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【図７】
2008529302.tif 000009
【図８】
2008529302.tif 000010
【図９】
2008529302.tif 000011
【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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