(57)【要約】  シャッタゲート構造を有する画素セルを製造する方法である。第１および第２の電荷バリアが、フォトダイオードと第１の電荷格納領域の間、および第１の蓄積領域とフローティング拡散領域の間に、それぞれ作られる。グローバルシャッタゲートが形成され、電荷バリアを制御し、第１の電荷バリアを実効的に下げることによって、電荷が、フォトダイオードから第１の電荷格納領域へ転送される。転送トランジスタは、第２の電荷バリアを減少させることによって、第１の蓄積領域からフローティング拡散領域に電荷を転送するように動作する。
2008511176.tif 000002
【特許請求の範囲】
【請求項１】
画像センサ画素構造を形成する方法であって、
第１の導電型の第１および第２のドープ領域を第２の導電型の基板内に形成する工程であって、前記第１および第２のドープ領域は、電荷格納領域に対応している、工程と、
前記基板内に、第３および第４のドープ領域を形成する工程であって、前記第１のドープ領域は、前記第３のドープ領域よりも下にあって、フォトセンサを形成し、前記第４のドープ領域は、少なくとも部分的に前記第１および第２のドープ領域の間にあって、前記第１および第２のドープ領域の間に電荷バリアを形成する、工程と、
前記第２および前記第４の領域の少なくとも一部分の上に、ゲート構造を形成する工程であって、前記ゲート構造は、前記電荷バリアを下げ、前記第１のドープ領域から前記第２のドープ領域への電荷をゲーティングするように動作可能である、工程と、
を備えることを特徴とする方法。
【請求項２】
前記第２のドープ領域から横方向にずれた、前記第１の導電型の第５のドープ領域を形成する工程と、
前記第２のドープ領域から前記第５のドープ領域への電荷を、ゲーティングするためのゲート構造を形成する工程と、をさらに備えることを特徴とする請求項１に記載の方法。
【請求項３】
その内部に前記第５のドープ領域が位置する、前記第２の導電型のウェルを形成する工程をさらに備える、ことを特徴とする請求項１に記載の方法。
【請求項４】
前記第４のドープ領域は、前記第２の導電型のドープウェル内に形成される、ことを特徴とする請求項１に記載の方法。
【請求項５】
前記第３のドープ領域は、少なくとも部分的に前記基板に結合されている、ことを特徴とする請求項１に記載の方法。
【請求項６】
前記基板内に、前記第２および第５のドープ領域の間に位置する、前記第２の導電型の第６のドープ領域を形成する工程をさらに備える、ことを特徴とする請求項３に記載の方法。
【請求項７】
前記第３のドープ領域は、前記第２の導電型の第７のドープ領域と、前記第２の導電型の第８のドープ領域とを形成することによって形成される、ことを特徴とする請求項１に記載の方法。
【請求項８】
前記第４のドープ領域は、前記第２の導電型の第９のドープ領域と、前記第２の導電型の第１０のドープ領域とを形成することによって形成され、前記第１０のドープ領域は、少なくとも一部が前記第１および第２のドープ領域の間にある、前記第２の導電型のウェルを形成する、ことを特徴とする請求項１に記載の方法。
【請求項９】
撮像画素センサセルを形成する方法であって、
電荷蓄積領域を備える感光素子を、基板内に形成する工程と、
前記電荷蓄積領域から電荷を受け取るための第１の電荷格納領域を形成する工程と、
前記電荷蓄積領域と前記電荷格納領域の間に、第１の可制御電荷バリアを形成する工程と、
少なくとも部分的に、前記第１の電荷格納領域および可制御電荷バリアの上に、第１のゲート構造を形成する工程であって、前記第１のゲート構造は、前記第１の電荷バリアを下げることによって、前記電荷蓄積領域から前記第１の電荷格納領域に電荷を転送するように動作可能である、工程と、
第１の電荷格納領域から電荷を受け取るための、第２の電荷格納領域を形成する工程と、
前記第１の電荷格納領域と前記第２の電荷格納領域の間に、第２の可制御電荷バリアを形成する工程と、
前記第２の電荷バリアを下げることによって、前記第１の電荷格納領域から前記第２の電荷格納領域に電荷を転送するように動作可能である第２のゲート構造を形成する工程と、
前記画素セルに対し、追加の電荷格納容量を提供するための、容量構造を形成する工程と、を備える、
ことを特徴とする方法。
【請求項１０】
感光素子を形成する前記ステップは、ｐ／ｎ／ｐフォトダイオードを形成するステップを備える、ことを特徴とする請求項９に記載の方法。
【請求項１１】
容量構造を形成する前記ステップは、分離領域上にキャパシタを形成するステップを備える、ことを特徴とする請求項９に記載の方法。
【請求項１２】
容量構造を形成する前記ステップは、前記第１および前記第２の電荷格納領域のうちの少なくとも１つに電気的に接続されたキャパシタを形成するステップを備える、ことを特徴とする請求項９に記載の方法。
【請求項１３】
前記基板内に、ドープウェルを形成するステップをさらに備える、ことを特徴とする請求項９に記載の方法。
【請求項１４】
前記ドープウェルは、ｐウェルである、ことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記第１および前記第２の電荷格納領域のうちの少なくとも１つは、少なくとも部分的にｐウェル内に位置する、ことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記第２の蓄積領域は、ｐウェル内に位置する、ことを特徴とする請求項１５に記載の方法。
【請求項１７】
少なくとも１つのｐウェルが、前記第１のゲート構造の下に位置する、ことを特徴とする請求項１４に記載の方法。
【請求項１８】
前記第２の蓄積領域は、フローティング拡散領域を備える、ことを特徴とする請求項９に記載の方法。
【請求項１９】
前記フローティング拡散領域は、さらに、前記フローティング拡散領域にある電荷をリセットするためのリセットトランジスタに、電気的に接続されていることを特徴とする請求項１８に記載の方法。
【請求項２０】
第１および第２の電荷格納領域を形成する前記ステップは、前記基板の所定の領域にｎ型ドーパントを打ち込む工程を備える、ことを特徴とする請求項９に記載の方法。
【請求項２１】
前記電荷蓄積領域および前記第１の電荷格納領域は、約１ｅ１６〜１ｅ１８ａｔｏｍ／ｃｍ３の範囲内のドーパント濃度を有するｎ型ドープ領域である、ことを特徴とする請求項２０に記載の方法。
【請求項２２】
画像センサセルを形成する方法であって、
第１のドーパント濃度を有するｐ型基板を提供する工程と、
前記基板内に、ｎ型の光生成電荷蓄積領域を形成する工程と、
前記基板内に、前記蓄積領域から出る電荷の流れに対する可制御バリアを形成する工程であって、
第２のドーパント濃度を有する第１のｐ型ウェル領域を形成することにより、及び、
少なくとも部分的に前記第１のｐ型ウェル領域内に位置し、第３のドーパント濃度を有する、第１のｐ型チャンネル領域を形成することにより、
前記可制御バリアを形成する工程と、
を備えることを特徴とする方法。
【請求項２３】
少なくとも部分的に前記第１のｐ型ウェル領域上に形成されたゲートを有するトランジスタを形成するステップをさらに備え、前記トランジスタは、前記可制御バリアを制御することが可能である、ことを特徴とする請求項２２に記載の方法。
【請求項２４】
前記チャンネル領域に隣接する位置に、第１の電荷格納領域を形成するステップをさらに備える、ことを特徴とする請求項２２に記載の方法。
【請求項２５】
前記第１の電荷格納領域に隣接する位置に、第２のｐ型チャンネル領域を形成するステップをさらに備える、ことを特徴とする請求項２４に記載の方法。
【請求項２６】
前記第２のチャンネル領域に隣接して形成される第２の電荷格納領域を形成するステップをさらに備える、ことを特徴とする請求項２５に記載の方法。
【請求項２７】
第１および第２の電荷格納領域を形成する前記工程は、前記基板の所定の領域をドーピングする工程を備える、ことを特徴とする請求項２６に記載の方法。
【請求項２８】
前記第１の電荷格納領域から前記第２の電荷格納領域に、電荷を転送することが可能なゲートスタックを有する、転送トランジスタを形成する工程をさらに備える、ことを特徴とする請求項２６に記載の方法。
【請求項２９】
前記第２の電荷格納領域は、第２のｐ型ウェル領域内に形成される、ことを特徴とする請求項２６に記載の方法。
【請求項３０】
前記第１の濃度は、約５ｅ１７〜１ｅ２０ａｔｏｍ／ｃｍ３の範囲内にある、ことを特徴とする請求項２２に記載の方法。
【請求項３１】
前記第２の濃度は、約５ｅ１５〜１ｅ１８ａｔｏｍ／ｃｍ３の範囲内にある、ことを特徴とする請求項３０に記載の方法。
【請求項３２】
前記第２の濃度は、約１ｅ１６〜１ｅ１７ａｔｏｍ／ｃｍ３の範囲内にある、ことを特徴とする請求項３１に記載の方法。
【請求項３３】
前記第３の濃度は、約５ｅ１６〜１ｅ１８ａｔｏｍ／ｃｍ３の範囲内にある、ことを特徴とする請求項３０に記載の方法。
【請求項３４】
前記第３の濃度は、約１ｅ１６〜１ｅ１８ａｔｏｍ／ｃｍ３の範囲内にある、ことを特徴とする請求項３３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの分野に関し、特に、ストレージゲートを含む画素を製造する方法に関する。
【発明の背景】
【０００２】
ＣＭＯＳ撮像装置は、画素セルの焦点面アレイを含み、それぞれのセルは、基板に積層されたフォトセンサ、例えば、フォトゲート、フォトコンダクタまたはフォトダイオード、を含み、基板のドープ領域内に、光生成電荷を生成する。ＣＭＯＳ撮像装置では、画素セル、例えば４トランジスタ（４Ｔ）画素の能動素子は、（１）光子から電荷への変換、（２）フローティング拡散領域への電荷の転送、（３）フローティング拡散領域に電荷を転送する前の、フローティング拡散領域の既知の状態へのリセット、（４）読み出す画素セルの選択、および（５）光変換電荷に基づくリセット電圧および画素信号電圧を表す信号の出力および増幅、の必要な機能を行う。フローティング拡散領域での電荷は、ソースフォロワ出力トランジスタによって、画素またはリセット出力電圧に変換される。
【０００３】
典型的なＣＭＯＳ撮像回路、その処理ステップ、および撮像回路の様々なＣＭＯＳ素子の機能の詳細な説明は、例えば、米国特許第６，１４０，６３０号、米国特許第６，３７６，８６８号、米国特許第６，３１０，３６６号、米国特許第６，３２６，６５２号、米国特許第６，２０４，５２４号、および米国特許第６，３３３，２０５号、に記載されており、これらは全て、マイクロンテクノロジー（Micron Technology, Inc）に譲渡されている。上記特許のそれぞれの開示内容は、その全体が、参照されて、ここに組み込まれる。
【０００４】
従来のＣＭＯＳ４トランジスタ（４Ｔ）画素セル１０の概略図が、図１Ａおよび図１Ｂに示されている。図１Ａは、セル１０の平面図であり、図１Ｂは、図１Ａのセル１０のＡ−Ａ’線に沿った断面図である。図示されたセル１０は、フォトセンサとしてのＰＩＮフォトダイオード１３を含む。あるいは、ＣＭＯＳセル１０は、フォトゲート、フォトコンダクタ、または他の光−電荷変換デバイスを、ＰＩＮフォトダイオード１３の代わりに、光生成電荷の初期蓄積領域として含んでもよい。フォトダイオード１３は、ｐ＋表面蓄積層５と、その下にある、ｐ型半導体基板層２内に形成されたｎ−蓄積領域１４と、を含む。
【０００５】
図１の画素セル１０は、ｎ−蓄積領域１４で生成された光電荷を、フローティング拡散領域３（すなわち蓄積領域）に転送するための、転送ゲート７を有する。フローティング拡散領域３は、さらに、ソースフォロワトランジスタのゲート２７に接続されている。ソースフォロワトランジスタは、端子（図示せず）への出力信号を選択的にゲーティングするためのゲート３７を有する行選択アクセストランジスタに、出力信号を供給する。リセットトランジスタは、ゲート１７を有し、フォトダイオード１３のｎ−領域１４からの各電荷転送の前に、フローティング拡散領域３を、規定された電荷レベルにリセットする。
【０００６】
図示されたＰＩＮフォトダイオード１３は、ｐ型基板上に形成される。また、例えば、ｎ型エピタキシャル層内に、ｐ型基板ベースを有することも可能である。フォトダイオード１３のｎ−蓄積領域１４およびｐ＋蓄積領域５は、分離領域９と電荷転送ゲート７との間に、間隔を置いて配置される。図示された従来のＰＩＮフォトダイオード１３は、ｐ＋／ｎ−／ｐ−構造を有する。
【０００７】
ＣＭＯＳ撮像画素１０を含む撮像画素は、典型的には、低い信号対雑音比および狭いダイナミックレンジを有し、その理由は、それらが、フォトセンサの感光領域により収集された電荷を、完全に収集、転送および格納することができないためである。加えて、画素は、画素のリセットの間に生成される熱依存雑音であるｋＴＣ雑音にさらされる。ｋＴＣ雑音は、拡散領域またはストレージキャパシタのリセットの間の電圧のランダム変動を指す。
【０００８】
画素の電気信号の大きさが、非常に小さいため、画素の信号対雑音比およびダイナミックレンジは、可能な限り高い必要がある。加えて、顧客の要求は、より高いダイナミックレンジを必要とする用途を、ますます求めている。しかし、追加のゲートを使用して、画素の機能的動作（例えば電子シャッタリング）を増加させると、画素のサイズを増加させるか、または画素の充填率を減少させる。
【０００９】
電子シャッタを提供しつつ、スケーリングされた画素における雑音に対処するために提案されている一発明は、シャッタゲートである。シャッタゲートが、画素設計において実施された場合、ストレージノードが加えられ、フォトダイオード１３において蓄積された電荷が、シャッタゲートを通してストレージノードへ転送される。追加のストレージノードは、フローティング拡散ノードへの電荷転送の前に、フローティング拡散ノードをリセットおよび読み出させることを可能にし、よって、相関する二重サンプリングと、ｋＴＣ雑音の削減とを可能にする。画素が蓄積できる電荷の量も増加し、これは、ゲーティングされたストレージノードが、フォトダイオードノードよりも大きな電荷格納容量を有するためである。シャッタゲートを組み込んだ画素の例として、米国特許出願第１０／７２１，１９１号があり、この特許出願は、マイクロンテクノロジー（Micron Technology Inc.）に譲渡されており、参照することにより、ここに組み込まれる。
【００１０】
加えて、従来の画素セルにおいて、光生成電荷の経路に、光生成電荷が光変換デバイスから読み出し回路に転送される際に、潜在的なバリアが存在し得る。このような潜在的なバリアは、光生成電荷の一部が、読み出し回路に到達することを防ぐ場合があり、これにより、画素セルの電荷転送効率を減少させ、また、結果としての画像の品質も低下させる。これに応じて、必要とされるのは、電荷損失の低い良好な転送特性を有する電気シャッタを有する画素セルを製造するための、比較的簡素な方法である。
【発明の概要】
【００１１】
本発明の例示的な実施形態は、グローバルシャッタゲート構造を有する画素セルを製造する方法を提供し、この構造では、第１のゲーティングされた電荷バリアが、フォトセンサと第１の電荷格納領域の間に設けられ、ゲーティングされた第２の電荷バリアが、第１の電荷格納領域とフローティング拡散領域の間に設けられる。グローバルシャッタゲートが、第１の電荷バリアを制御し、一方で、転送ゲートが、第２の電荷バリアを制御する。
【００１２】
また、本発明の変更された例示的な一実施形態において、容量構造が、画素センサセルの上に形成され、増加された全体的な電荷格納容量を提供する。
【発明の詳細な説明】
【００１３】
本発明の上述および他の利点および特性は、以下に提供される、図面を参照する例示的な実施形態の詳細な説明から、より明らかとなる。
【００１４】
以下の詳細な説明において、添付の図面が参照され、図面は、本明細書の一部を形成し、本発明を実行することが可能な特定の実施形態を、例として示している。これらの実施形態は、当業者が本発明を実行できるようにするために十分に詳しく説明されており、また、他の実施形態を用いてもよいこと、ならびに、本発明の要旨および範囲から逸脱することなく、構造的、論理的および電気的な変更が可能であることを理解すべきである。
【００１５】
用語“基板”は、シリコン、シリコンオンインシュレータ（ＳＯＩ：silicon-on-insulator）、シリコンオンサファイア（ＳＯＳ：silicon-on-sapphire）、およびシリコンオンナッシング（ＳＯＮ：silicon-on-nothing）技術、ドープおよび非ドープ半導体、ベース半導体基礎によって支持されたシリコンのエピタキシャル層、ならびに他の半導体構造を含む半導体ベースの材料として理解すべきである。さらに、以下の説明において、“基板”が述べられる際には、ベース半導体構造または基礎において、先のプロセスステップを用いて領域または接合を形成してもよい。加えて、半導体は、シリコンベースである必要はなく、シリコンゲルマニウム、ゲルマニウム、またはガリウムヒ素に基づいてもよい。
【００１６】
用語“画素”は、光センサと、光放射を電気信号に変換するためのトランジスタとを含む画素単位セルを指す。例示を目的として、代表の画素セルが、ここで図面および説明において示され、撮像装置内の全ての画素セルの製造は、概して、同時に、同様のやり方で進められる。
【００１７】
本発明は、１つの画素セルのアーキテクチャおよび製造を参照してここに説明されるが、これは、撮像装置３０８（図１４）のアレイ２４０などの、撮像装置のアレイにおける複数の画素セルを表すことを理解すべきである。ここで、同様の番号は同様の要素を表している、図面を参照すると、図２Ａおよび図２Ｂは、例示的な画素セル１００の上面および断面図を、それぞれ示している。画素セル１００は、ドープ領域を有し、ドープ領域は、電荷バリアを作り、その両方を用いて、フォトセンサ、例えばフォトダイオード１２４から、シャッタトランジスタ１１０を通して、格納領域１１４へ、および、格納領域１１４から、転送トランジスタ１３０を通して、フローティング拡散領域１３４へ、電荷がブロックかつ効率的に移動され、フローティング拡散領域１３４は、画素信号をソースフォロワトランジスタ１３７のゲートに供給し、出力させる。
【００１８】
画素セル１００は、ｐ型基板１０１に形成される。画素セル１００は、図２Ｂに示されるように、基板１０１内に３つの大きなｐウェルを有する。２つのドープ領域１０４，１２４は、フォトダイオード構造を形成する。表面ドープ領域１２４は、例として、ドープｐ型である。第１のドープ領域１２４の下に位置する第２のドープ領域１０４は、例として、ｎ型である。第２のドープ領域は、電荷蓄積領域１０４である。これら２つのドープ領域１０４，１２４は、基板１０１内にｐ／ｎ／ｐフォトダーオードを作る。蓄積領域１０４の両側に位置するのは、ｐ型ドープ領域１５０，１５１である。ドープ領域１５１は、制御された電荷バリアを、例えば、蓄積領域１０４と第１の電荷格納領域１１４の間に作り、これらの領域間のリークを低減する。ドープ領域１５０は、分離領域１０９の端でのリークを低減する。
【００１９】
電荷格納領域１１４は、基板１０１内で、少なくとも部分的にｐウェル１６１の内部に形成される。部分的に第１の電荷格納領域１１４の上に位置するのは、電荷ストレージゲート１１０である。動作中に、電荷ストレージゲート１１０は、２つの領域１０４，１１４の間の電荷バリアを下げることによって、フォトダイオードの蓄積領域１０４からの電荷を、電荷格納領域１１４に転送する。画素セル１００が、画素アレイ２４０（図１４）に組み込まれている場合、シャッタストレージゲート１１０のそれぞれは、各ストレージゲート１１０をオンおよびオフにするために、および同時に、グローバルシャッタを行うために、導電配線によって互いに電気的に接続されなければならないことを理解すべきである。
【００２０】
次に、転送トランジスタゲートスタック１３０が、電荷ストレージゲート１１０に隣接して形成される。電荷ストレージゲート１１０と同様に、転送トランジスタゲートスタック１３０は、電荷格納領域１１４からフローティング拡散領域１３４への電荷の転送を提供する。フローティング拡散領域１３４は、軽度にドープされたｎ型領域であり、少なくとも部分的に基板１０１内のｐウェル１６２内に形成される。追加のｐ型ドープ領域１５２が、電荷格納領域１１４と、フローティング拡散領域１３４の間に配置される。このｐ型ドープ領域１５２は、これら２つの領域１１４，１３４の間の電荷の流れに対する、制御された電荷バリアを提供する。
【００２１】
図２Ｂに概略的に示されるように、フローティング拡散領域１３４は、読み出し動作のために、ソースフォロワトランジスタ１３７のゲートに電気的に接続される。また、リセットトランジスタ１２７が、フローティング拡散領域１３４に接続され、拡散領域１３４の電荷をリセットするために使用される。画素セル１００は、また、行選択トランジスタ１４７を有し、これは、ソースフォロワトランジスタ１３７の出力を、画素アレイの関連する列ライン１２５に接続する。
【００２２】
画素セル１００は、また、セル１００の両側に配置されるシャロートレンチ分離領域１０９を有する。各分離領域１０９は、ｐウェル内に位置する。分離領域１０９の上に形成されているのは、キャパシタ構造１１９であり、これを用いて、セル１００の電荷容量をさらに増加することができる。容量構造１１９は、画素セル１００の他の位置に形成してもよいことを、理解すべきであり、この位置は、電荷格納領域１１４またはフローティング拡散領域１３４のいずれかに電気的に接続される位置を含んでいる。
【００２３】
撮像装置３０８（図１４）の一部としての、画素セル１００の動作において、画素セル１００内のストレージノード１１４は、フォトダイオード蓄積領域１０４に生じる光生成電荷が、格納領域１１４を通過後にフローティング拡散領域１３４に電荷転送される前に、フローティング拡散領域１３４がリセットおよび読み出されることを可能にする。これはまた、画素セル１００の二重サンプリングと、ｋＴＣ雑音の削減とを可能にする。ゲーティングされたストレージノード１１４は、フローティング拡散ノード１３４よりも大きな電荷格納容量を持つため、画素１００が蓄積できる電荷の合計量が増加される。
【００２４】
加えて、画素セル１００における電荷転送効率が改善され、これは、ストレージゲート１１０および転送ゲート１３０が、電荷蓄積領域１０４、電荷格納領域１１４、およびフローティング拡散領域１３４の間の電荷バリアを、実効的に制御して、フォトダイオード蓄積領域１０４内に生成され、次いでフローティング拡散領域１３４に移動させられる電荷の完全な転送を、確実にするからである。具体的には、ストレージゲート１１０が、制御回路２５０（図１４）によってオンにされると、電荷格納領域１０４，１１４の間の電位バリアは、ｐ型領域１５１が事実上反転されることによって下げられ、これにより、蓄積された電子を、蓄積領域１０４から、電荷格納領域１１４に流れさせる。同様に、転送ゲート１３０がオンにされると、電荷格納領域１１４，１３４の間の電位バリアは減少され、これにより、蓄積された電子を、電荷格納領域１１４からフローティング拡散領域１３４に流れさせる。
【００２５】
これより、図３Ａ〜図１３を参照して、第１の例示的な実施形態に従う画素セル１００を製造する方法を説明する。製造の初期段階の間（図３Ａ）、分離領域１０９が、半導体基板１０１内に形成される。シャロートレンチ分離は、分離領域１０９の形成に使用可能な１つの技術であるが、当該技術分野で知られている他の技術を、用いてもよい。犠牲酸化層１０２が、基板１０１の上面に形成される。酸化層１０２は、以下の処理の間、損傷および不純物からの基板表面の保護に役立つ。犠牲酸化層１０２は、シリコン基板１０１表面を酸化して、典型的には厚さが約５０〜１５０オングストロームの範囲の、二酸化シリコン１０２の層を形成することにより、形成してもよい。
【００２６】
次に、図４に示すように、フォトレジストの層が、犠牲酸化層１０２の上に形成される。レジストは、要望に応じてパターニングおよび現像され、基板１０１内にドーパントが打ち込まれる開口を形成する。次に、任意の適切なｎ型ドーパントを用いて、ｎ型ドープ領域１０４（電荷蓄積領域）および１１４（電荷格納領域）が形成される。ｎ型ドープ領域１０４，１１４は、約１ｅ１６〜１ｅ１８ａｔｏｍ／ｃｍ３の範囲内、好ましくは、約５ｅ１６〜５ｅ１７ａｔｏｍ／ｃｍ３の範囲内の、ドーパント濃度を有することができる。レジストおよび犠牲酸化層は、次いで、基板１０１表面から剥離される。続いて、ゲート酸化層１０３（図５）が、基板１０１上に形成される。ゲート酸化層１０３は、任意の適切なゲート誘電材料によって形成することができる。
【００２７】
これらの製造の最初の２段階に対する代替案として、図３Ｂは、本発明の第２の例示的な実施形態に係る画素セル１００を製造する代わりの方法を示している。具体的には、図３Ｂを参照すると、基板１０１の上面を酸化することによって、犠牲酸化層１０２が形成されるが、犠牲酸化層１０２は、形成の直後に除去される。その場所に、ゲート酸化層１０３が、基板１０１の表面において形成される。ゲート酸化層１０３は、二酸化シリコンを含み、かつこれに限定されない、任意の適切なゲート酸化物材料によって形成することができる。このステップの完了後、製造の残りのステップは、それぞれの方法と同様である。よって、残りの各図は、上に述べたいずれかの例示的な方法に従い最初に製造された、画素セル１００を製造する残りのステップを示すことを理解すべきである。
【００２８】
図５を参照すると、ポリシリコン１０５の層が、ゲート酸化層１０３の上に堆積される。次いで、図６に示されるように、ブランケットしきい値電圧（Ｖｔ）調整打ち込みにより、ｐ型ドーパントを、基板１０１に堆積する。図７は、マスキングされたＶｔ調整打ち込みを示しており、これは、レジストの層を、堆積およびパターニングし、ドーパント用の選択的な開口を形成することによって達成される。任意の適切なｐ型ドーパントを、使用してもよい。このステップは、その後に形成されるトランジスタのしきい値電圧を調整し、かつ、蓄積領域１０４から、第１の格納領域１１４およびフローティング拡散領域１３４（図２Ｂ）への電子の流れに対する、制御された電荷バリアを作るために行われる。形成されたｐ型領域１５０，１５１，１５２は、点線で示されている。これらのｐ型領域１５０，１５１，１５２は、約１ｅ１６〜１ｅ１８ａｔｏｍ／ｃｍ３の範囲内、好ましくは、約５ｅ１６〜５ｅ１７ａｔｏｍ／ｃｍ３の範囲内の、ｐ型ドーパント濃度を有することができる。
【００２９】
次いで、図８を参照すると、いくつかの層が、基板上に堆積される。絶縁層１０７が、ポリシリコン層１０５の上に形成される。第２のポリシリコン層１０８が、次いで、絶縁層１０７の上に堆積される。テトラエチルオルトシリケート（ＴＥＯＳ）ベースの酸化層が、層１０３，１０５，１０７，１０８の全ての上に形成され、ＴＥＯＳベースの酸化キャップが形成される。図９に示されるように、適当なフォトレジストが、次に使用され、絶縁層１０７、第２のポリシリコン層１０８およびＴＥＯＳキャップ層のほとんどが、選択的に除去される。分離領域１０９の上の領域に、層１０３，１０５，１０７，１０９，ＴＥＯＳのそれぞれが残り、容量構造１１９が形成される。画素セル１００の他の部分の上には、ゲート酸化物１０３と、第１のポリシリコン層１０５のみが残る。
【００３０】
その後、ゲート酸化物１０３と、ポリシリコン１０５の層が、エッチングされ、図１０に示されるようにゲートスタックを形成する。次に、他のフォトレジスト層が、堆積およびパターニングされ、ドーパント打ち込みのための開口を形成する。適当なｐ型ドーパントが、次いで、基板１０１内に打ち込まれ、ｐウェル１６０，１６１，１６２を形成する。ｐウェルは、約５ｅ１５〜１ｅ１８ａｔｏｍ／ｃｍ３の範囲内、好ましくは、約１ｅ１６〜１ｅ１７ａｔｏｍ／ｃｍ３の範囲内の、ｐ型ドーパントの濃度を有することができる。次に、フォトレジスト層が剥離され、酸化層１２０（図１１）が、基板１０１の表面上に成長される。酸化層１２０は、容量構造１１９のそれぞれに、かつゲートスタック１１０，１３０を囲んで、絶縁キャップおよび側壁を形成する。
【００３１】
図１２に示されるように、フォトレジスト層が、ドープ領域１０４の領域の上を除く全ての場所に存在するように、形成およびパターニングされる。この領域では、ｐ型ドーパントが、基板１０１に打ち込まれ、ｐ型表面領域１２４を形成する。表面領域１２４のドーパント濃度は、約２ｅ１７〜５ｅ１９ａｔｏｍ／ｃｍ３の範囲内、好ましくは、約５ｅ１７〜５ｅ１８ａｔｏｍ／ｃｍ３の範囲内とすることができる。フォトレジストが、次いで剥離され、他のフォトレジストの層が、セル１００上の構造の上に、図１３に示されるように形成およびパターニングされる。ｎ型ドーパントが、パターニングされた開口を通して、レジストに打ち込まれ、基板１０１内に、フローティング拡散領域１３４が作られる。フローティング拡散領域１３４は、約１ｅ１７〜２ｅ２０ａｔｏｍ／ｃｍ３の範囲内、好ましくは、約５ｅ１７〜５ｅ１８ａｔｏｍ／ｃｍ３の範囲内の、ｎ型ドーパントの濃度を有する。フローティング拡散領域１３４は、ｐウェル１６２内に位置する。
【００３２】
この段階で、例示的な画素センサセル１００の形成は、基本的に完了する。追加の処理ステップを用いて、絶縁、光デバイス遮蔽、および相互接続金属化層を、要望に応じて形成してもよい。
【００３３】
図１４は、所定数の行および列に配置された、複数の画素１００を備えた画素アレイ２４０を有し、各画素セルが、上述の図示された実施形態のいずれかのように構成されている、例示的なＣＭＯＳ撮像装置３０８のブロック図を示している。アレイ２４０に取り付けられているのは、信号処理回路であり、ここで述べるように、その少なくとも一部が、基板内に形成されてもよい。アレイ２４０内の各行の画素は、行選択ラインによって全て同時にオンにされ、各列の画素は、それぞれの列選択ラインによって選択的に出力される。アレイ２４０全体に対して、複数の行および列ラインが設けられる。行ラインは、行アドレスデコーダ２５５に応じて、行ドライバ２４５によって選択的にアクティブ化される。列選択ラインは、列アドレスデコーダ２７０に応じて、列ドライバ２６０によって選択的にアクティブ化される。よって、各画素用に、行および列アドレスが設けられる。
【００３４】
ＣＭＯＳ撮像装置は、タイミングおよび制御回路２５０によって動作され、この回路は、アドレスデコーダ２５５，２７０を制御して、画素を読み出すための適切な行および列ラインを選択させる。制御回路２５０は、また、行および列ドライバ回路２４５，２６０を制御して、選択された行および列ラインの駆動トランジスタに駆動電圧を印加させる。典型的には画素リセット信号（Ｖｒｓｔ）および画素画像信号（Ｖｓｉｇ）を含む、画素列信号が、サンプルおよびホールド回路２６１によって読み出される。Ｖｒｓｔは、リセットゲート１２７によってフローティング拡散領域１３４がリセットされた直後に、画素１００から読み出される。Ｖｓｉｇは、印加された光に応じて、画素セル１００の感光素子により生成された電荷の量を表す。差動信号（Ｖｒｓｔ−Ｖｓｉｇ）が、差動増幅器２６２によって、各画素向けに生成され、差動信号は、アナログ−デジタルコンバータ２７５（ＡＤＣ）によってデジタル化される。アナログ−デジタルコンバータ２７５は、デジタル化された画素信号を、画像プロセッサ２８０に供給し、画像プロセッサ２８０は、デジタル画像を形成および出力する。
【００３５】
図１５は、ここに説明された方法に従って構成された画素を有する、撮像装置３０８を含むプロセッサベースのシステム１１００を示している。例えば、画素は、上述の本発明の例示的な実施形態に従って構成された、例示的な画素セル１００であってもよい。プロセッサベースシステムの１１００は、画像センサデバイスを含むことができるデジタル回路を有するシステムの例示的な例である。限定はしないが、このようなシステムは、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、車両ナビゲーション、テレビ電話、監視システム、オートフォーカスシステム、スタートラッカー（star tracker）システム、動き検出システム、画像安定化システム、およびデータ圧縮システム、を含むことができる。
【００３６】
プロセッサベースのシステム１１００、例えばカメラシステムは、一般的に、マイクロプロセッサなどの中央処理ユニット（ＣＰＵ）１１０２を備え、ＣＰＵ１１０２は、バス１１０４を介して入出力（Ｉ／Ｏ）デバイス１１０６と通信する。撮像装置３０８も、バス１１０４を介して、ＣＰＵ１１０２と通信し、かつ上述したように構成された例示的な画素セル１００を有するＣＭＯＳ画素アレイを含んでもよい。プロセッサベースのシステム１１００は、また、ランダムアクセスメモリ（ＲＡＭ）１１１０を含み、かつ、フラッシュメモリなどのリムーバブルメモリ１１１５を含むことができ、このメモリも、バス１１０４を介してＣＰＵ１１０２と通信する。撮像装置３０８は、ＣＰＵ、デジタル信号プロセッサ、またはマイクロプロセッサなどのプロセッサと、単一の集積回路上、またはプロセッサとは異なるチップ上に、メモリ記憶部を有して、または有さずに、組み合わせてもよい。プロセッサベースのシステム１１００におけるメモリ記憶デバイスのいずれかが、上述の方法を用いるためのソフトウェアを記憶することができる。
【００３７】
上述の説明および図面は、本発明の機能および利点を達成する、例示的な実施形態の単なる例であるとみなされる。特定の処理条件および構造の変更および置き換えは、本発明の要旨および範囲から逸脱することなく行うことができる。よって、本発明は上述の説明および図面によって限定されるとみなすべきではなく、添付の特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００３８】
【図１Ａ】図１Ａは、従来の画素センサセルの平面図である。
【図１Ｂ】図１Ｂは、図１Ａの従来の画素センサセルのＡ−Ａ’線に沿った断面図である。
【図２Ａ】図２Ａは、本発明に従い構成された例示的な画素センサセルの平面図である。
【図２Ｂ】図２Ｂは、図２Ａの例示的な画素センサセルのＢ−Ｂ’線に沿った断面図である。
【図３Ａ】図３Ａは、第１の例示的な実施形態に従う製造の初期段階における、図２Ａの例示的な画素センサセルの断面図である。
【図３Ｂ】図３Ｂは、第２の例示的な実施形態に従う製造の初期段階における、図２Ａの例示的な画素センサセルの断面図である。
【図４】図４は、図３Ａおよび図３Ｂに示される段階の後に続く製造の段階における、図２Ａの例示的な画素センサセルの断面図である。
【図５】図５は、図４に示される段階の後に続く製造の段階における、図２Ａの例示的な画素センサセルの断面図である。
【図６】図６は、図５に示される段階の後に続く製造の段階における、図２Ａの例示的な画素センサセルの断面図である。
【図７】図７は、図６に示される段階の後に続く製造の段階における、図２Ａの例示的な画素センサセルの断面図である。
【図８】図８は、図７に示される段階の後に続く製造の段階における、図２Ａの例示的な画素センサセルの断面図である。
【図９】図９は、図８に示される段階の後に続く製造の段階における、図２Ａの例示的な画素センサセルの断面図である。
【図１０】図１０は、図９に示される段階の後に続く製造の段階における、図２Ａの例示的な画素センサセルの断面図である。
【図１１】図１１は、図１０に示される段階の後に続く製造の段階における、図２Ａの例示的な画素センサセルの断面図である。
【図１２】図１２は、図１１に示される段階の後に続く製造の段階における、図２Ａの例示的な画素センサセルの断面図である。
【図１３】図１３は、図１２に示される段階の後に続く製造の段階における、図２Ａの例示的な画素センサセルの断面図である。
【図１４】図１４は、本発明の実施形態に従い構成された例示的な画素センサセルを含む撮像装置のブロック図を示している。
【図１５】図１５は、本発明の実施形態に従い構成された少なくとも１つの撮像装置を組み込んだプロセッサシステムを示している。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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