(57)【要約】  ナノワイヤのラップゲートトランジスタはＳｉより狭いバンドギャップを持つ半導体材料において実現される。ナノワイヤの歪み緩和は、トランジスタが多くの種類の基板と素子中に組み込まれるヘテロ構造との上に配置されることを可能にする。各種ヘテロ構造は、低減された衝突イオン化速度により出力コンダクタンスを低減し、電流オンオフ比を増加し、サブしきい値の傾斜を減少し、トランジスタの接触抵抗を減少し、および熱安定性を改善するためにトランジスタ中に導入される。寄生容量は半絶縁基板の使用とソースおよびドレインアクセス領域の間の横木構造の使用によって最小にされ得る。本トランジスタはデジタル高周波、低電力回路およびアナログ高周波回路に応用されるだろう。
2008544521.tif 000002
【特許請求の範囲】
【請求項１】
第１バンドギャップを持つ材料からなりかつトランジスタの電流チャネルを形成するナノワイヤ（２０５）と、
前記ナノワイヤの一方の端部に配置されたソース接点（２４０）と、
前記ナノワイヤの前記一方の端部と反対の端部に配置されたドレイン接点（２５０）と、
前記ナノワイヤの前記ソース接点と前記ドレイン接点との間の一部分を取り囲こみかつゲート領域（２０６）を画定するラップゲート接点（２６０）とを有するラップ絶縁体ゲート型電界効果トランジスタであって、
前記ナノワイヤは、前記第１バンドギャップと異なる第２バンドギャップを持つ材料からなる少なく１つのセグメントである少なくとも１つのヘテロ構造（２７０）を有し、
前記少なくとも１つのヘテロ構造は、前記ソース接点（２４０）、前記ドレイン接点（２４０）または前記ラップゲート接点（２６０）のうちの１つと連結していることを特徴とするラップ絶縁体ゲート型電界効果トランジスタ。
【請求項２】
前記第２バンドギャップは前記第１バンドギャップより広いことを特徴とする請求項１に記載のラップ絶縁体ゲート型電界効果トランジスタ。
【請求項３】
前記少なくとも１つのヘテロ構造（２７０）は、少なくとも一部が前記ゲート領域（２０６）内に配置されていることを特徴とする請求項１または請求項２に記載のラップ絶縁体ゲート型電界効果トランジスタ。
【請求項４】
１つのヘテロ構造（２７０）が前記ソース接点（２４０）と連結していることを特徴とする請求項１乃至請求項３のうちのいずれか１項に記載のラップ絶縁体ゲート型電界効果トランジスタ。
【請求項５】
１つのヘテロ構造（２７０）が前記ドレイン接点（２５０）と連結していることを特徴とする請求項１乃至請求項４のうちのいずれか１項に記載のラップ絶縁体ゲート型電界効果トランジスタ。
【請求項６】
前記少なくとも１つのヘテロ構造（２７０）は、前記ナノワイヤ（２０５）の材料より狭いバンドギャップを持つ材料からなりかつ前記ナノワイヤ（２０５）と前記ソース接点（２４０）との間の接触抵抗と、前記ナノワイヤ（２０５）と前記ドレイン接点（２５０）との間の接触抵抗とのうちの少なくとも１つの接触抵抗を低減するために提供されていることを特徴とする請求項１乃至請求項５のうちのいずれか１項に記載のラップ絶縁体ゲート型電界効果トランジスタ。
【請求項７】
第１のヘテロ構造（２７０）のうちの少なくとも１つが、少なくとも部分的にラップゲート接点（２６０）によって取り囲まれたナノワイヤ（２０５）の一部の内部に配置されており、
第２のヘテロ構造（２７０）が、ソース接点（２４０）またはドレイン接点（２５０）と連結して配置されていることを特徴とする請求項１または請求項２に記載のラップ絶縁体ゲート型電界効果トランジスタ。
【請求項８】
大きいバンドギャップ材料からなる１つまたは複数のセグメントが、前記電界効果トランジスタの衝突イオン化速度を低減するためにドレイン・ゲート間の領域（２０８）中に提供されることを特徴とする請求項１に記載のラップ絶縁体ゲート型電界効果トランジスタ。
【請求項９】
大きいバンドギャップ材料からなる１つまたは複数のセグメントが、前記電界効果トランジスタの衝突イオン化速度を低減するためにソース・ゲート間の領域（２０７）中に提供されていることを特徴とする請求項１に記載のラップ絶縁体ゲート型電界効果トランジスタ。
【請求項１０】
大きいバンドギャップ材料からなる１つまたは複数のセグメントが、前記電界効果トランジスタのオフ電流を低減するためにドレイン・ゲート間の領域（２０８）中に提供されていることを特徴とする請求項１に記載のラップ絶縁体ゲート型電界効果トランジスタ。
【請求項１１】
大きいバンドギャップ材料からなる１つまたは複数のセグメントが、前記電界効果トランジスタのドレイン誘発障壁低下を低減するためにゲート領域（２０６）中に提供されることを特徴とする請求項２に記載のラップ絶縁体ゲート型電界効果トランジスタ。
【請求項１２】
前記ソース接点、前記ドレイン接点または前記ラップゲート接点のうちの少なくとも２つに連結された外部接点が、寄生容量を減少させるために横木構造により配置されていることを特徴とする請求項１乃至請求項１１のうちのいずれか１項に記載のラップ絶縁体ゲート型電界効果トランジスタ。
【請求項１３】
固有接触抵抗を低減するためにソース領域およびドレイン領域のそれぞれに配置された、ナノワイヤ（２０５）より狭いバンドギャップを持つ第１材料からなるヘテロ構造（９７０、９７１）の複数のセグメントと、
少なくとも一部が前記ゲート領域内に配置されかつ前記ドレイン領域（２０５）に延びている少なくとも１つのセグメント（９７２）であって、高フィールド領域における衝突発生プロセスを減少させるために前記ナノワイヤ（２０５）の材料より広いバンドギャップを持つ第２材料からなる前記少なくとも１つのセグメント（９７２）とを提供することによってアナログ応用のために最適化されていることを特徴とする請求項１に記載のラップ絶縁体ゲート型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノスケール寸法のトランジスタ素子に関する。特に本発明は、電流経路の本質的な部材としてナノワイヤあるいはナノワイヤを有するラップゲート電界効果トランジスタに関連する。
【背景技術】
【０００２】
狭いバンドギャップを持つ半導体材料、本明細書では以下にＩＩＩ／Ｖ半導体と呼ぶＩｎＡｓやＩnＳｂなどは、高い移動度と高い飽和したキャリヤー速度と低い接触抵抗とを有する。これは、これらの材料を高速で低出力の電子回路部品に対する良い候補とさせ、近年、さまざまな半導体素子においてこれらの材料を使用することへの関心がかなり増加している。しかしながら、これらの材料で作られたトランジスタは、しばしば、電流制御が難しい、電流オン／オフ比が小さい、熱の影響を強く受ける、および狭いバンドギャップに関連する大きな出力コンダクタンスを有するなどの欠点がある。さらに、ＩＩＩ／Ｖ半導体の構造は、好ましくは商業的に注目すべきものであるために既存のシリコンベース技術と互換性があるべきであり、例えば、Ｓｉ基板上に製造することが可能であるべきである。このことは、従来技術ではＳｉとＩＩＩ／Ｖ半導体材料との間の大きな格子不整合のために困難である。これらの上記説明した影響は、ＩＩＩ／Ｖ半導体素子の応用領域を制限し、アナログとディジタル応用の性能を低減する。図１ａ−ｃはＩｎＡｓナノワイヤトランジスタが上記説明した制限であるａ）不十分な電流制御、ｂ）不十分な閾値制御、ｃ）不十分な電流オン／オフ比に苦しむデータを示している。
【０００３】
典型的な平面の電界効果トランジスター（ＦＥＴ）では、ソース−ドレイン電流は半導体材料の平面層に閉じ込められる。このことは、例えば、双極性トランジスタなどの縦型でなされたような性能を改善するためにチャンネル中の電流経路の向きにヘテロ構造を使用することがＦＥＴでは可能とならないことを意味する。また、狭いバンドギャップ材料でヘテロ構造を作るのもまた難しい。なぜなら、III／Ｖ半導体では、適切に格子が適合した材料が不足し、Ｓｂベース化合物の問題があり、ゲルマニウムはＳｉとＳｉＣに対する大きな格子不整合があるからである。
【０００４】
半径方向の歪み緩和が製造することができる広範囲の新しい組成物を可能とするので、ナノワイヤの成長はヘテロ構造の設計における新しい可能性を提供する。例えば、サミュエルソン他の米国特許出願第２００４/００７５４６４号によって説明されるように、ＩｎＰを欠陥なしでＩｎＡｓ上に成長させることができる。ワイアに適合した格子でない基板を使用することも可能であり、これは、Ｓｉ上にIII−Ｖ族半導体を集積するためにさらに多くの設計の融通性を提供しルートを開ける。したがって、上記説明された問題は、ナノスケール寸法の素子の使用によって緩和することができる。
【０００５】
この文脈において、半導体ナノワイヤは、２００ｎｍ未満の直径と数μｍまでの長さとを有するロッド形状の構造物として定義される。半導体ナノワイヤの成長は色々な方法で成し得る、例えば、サミュエルソン他の上記参照された米国出願のように異方性成長を促進するために金属粒子を使用する気相エピタキシー（ＶＰＥ）によってなし得る。
【０００６】
ナノワイヤ形状のＦＥＴ（矢沢他、米国特許第５,３６２,９７２号）において、ナノワイヤ電界効果トランジスタが説明される。ゲートは狭いナノワイヤを取り囲み、良いゲートカップリングを提供し、ラップゲートＦＥＴを形成している。ナノワイヤは、気相法によって成長された均質のＧａＡｓウィスカーである。
【０００７】
先行技術のナノワイヤトランジスタは、半導体ナノワイヤを使用する可能性を示している。しかしながら、例えばＩon／Ｉoffや衝突イオン化速度などに関する実験的発見は、商業的に魅力的な素子を提供できる前に改良が必要であることを示している。接触抵抗は速度と出力電力とを落とし電力消費を増すので、半導体素子との接点は特別に関心がある領域である。
【特許文献１】米国特許出願第２００４/００７５４６４号公報
【特許文献２】米国特許第５,３６２,９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
明らかに、先行技術のラップゲートＦＥＴトランジスタは、想定されるような高速で低い電力の電子回路部品における機能ユニットとして機能するためにはかなりの改善を必要とする。
【課題を解決するための手段】
【０００９】
本発明の目的は、先行技術のトランジスタの欠点を克服するラップゲートＦＥＴトランジスタを提供することである。これは、請求項１で定められるような素子によって達成される。
【００１０】
本発明によると、半導体ナノワイヤに基づくラップ絶縁体ゲート電界効果トランジスタ（ＷＩＧＦＥＴ）が提供される。ＦＥＴの電流チャネルは第１バンドギャップを持つ材料からなる半導体ナノワイヤを含んでいる。ソース接点はナノワイヤの一方の端部に配置され、ドレイン接点は反対の端部に配置される。ラップゲート接点は、ソース接点とドレイン接点との間のナノワイヤの一部を取り囲こみ、ゲート領域を定める。本発明に基づくＦＥＴトランジスタのナノワイヤは、第２バンドギャップを持つ材料の少なくとも１つのセグメントである少なくとも１つのヘテロ構造を提供し、第２バンドギャップはナノワイヤのバンドギャップ（第１バンドギャップ）と異なっている。ヘテロ構造の少なくとも１つは、ソース接点、ドレイン接点またはゲート接点のうちの１つと連結すべきである。
【００１１】
本発明の１つの実施例によると、ヘテロ構造はナノワイヤと接点との間の接触抵抗を低減するために、ソース接点および/またはドレイン接点との連絡を提供する。通常この連絡は、ナノワイヤ材料より狭いバンドギャップを持つ材料のセグメントを提供することによって達成される。金属−半導体接点は狭いバンドギャップを持つ材料のために低い障壁高さを形成するので、ラップゲートＦＥＴのソースとドレイン接点などの素子接点にこれらの材料を使うことは魅力的である。
【００１２】
本発明の別の実施例によると、ヘテロ構造は、ゲート領域中に少なくとも部分的に導入され、トランジスタの能動パーツとなる。ヘテロ構造は、ナノワイヤより広いバンドギャップを持つ材料の一個以上のセグメントを含み、トランジスタの性能の異なる態様を最適化するためにその性質を変えることができるバリアを形成する。例えば、ヘテロ構造は、トランジスタの衝突イオン化速度を減少させるために、または、オフ／オフ電流特性を改良するために、およびドレイン誘発障壁低下の影響を減少するために導入され得る。
【００１３】
本発明に基づくＦＥＴトランジスタにより、高速で低電力の電子回路部品素子を提供することが可能である。ヘテロ構造を含むナノワイヤ技術は工業的製造に対してよく適合している。
【００１４】
本発明に基づくＦＥＴの１つの利点は、アナログまたはデジタルの応用に対してナノワイヤのゲート領域内またはその近くでヘテロ構造のセグメントの異なる選択によってトランジスタを最適化することができる点である。
【００１５】
本発明の更なる利点は、ヘテロ構造が低減された衝突イオン化速度による出力コンダクタンスの低減、電流オンオフ比の改良、ドレイン誘発障壁低下の低減によるゲート電圧振動の低減、接触抵抗の低減および熱安定性の増加を可能にするので、ＦＥＴの性能が向上することである。
【００１６】
本発明の実施例は特許請求範囲の従属項の範囲で定められる。本発明の他の目的、利点および特徴は、添付図面と請求項とに関連して考慮されると、本発明の以下の詳細な説明から明らかになるだろう。
【発明を実施するための最良の形態】
【００１７】
本発明の好適な実施例は、以下、添付図面を参照して説明されるだろう。本発明に基づくラップゲート型ナノワイヤトランジスタは、その周囲にゲートを後成長処理によって形成される少なくとも１つの縦型ナノワイヤに基づいており、そこでは、従来の電界効果トランジスタ（ＦＥＴ）と類似の電場効果がトランジスタ動作に使用されている。Ｓｉより狭いバンドギャップを持つ材料（ＩｎＡｓ、ＩｎＳｂおよびＩｎ、Ａｓ、Ｇａ、Ｓｂ、およびＰの合金のようなもの）は、増加した移動度と飽和した電子速度によって素子特性を高めるために好ましくはナノワイヤ中で使用される。トランジスタ中のチャンネルとして作用するナノワイヤは、粒子が異方性の成長を促進するのに使用される選択的エピタクシを使用して成長させることができる。化学ビームエピタキシーあるいは異なる種類の気相エピタキシー法を成長のために使用することができる。リソグラフ法あるいは金属粒子堆積法は金属粒子を定めるために使用され、金属粒子のサイズはワイヤの直径を決定する。通常は２００ｎｍ以下の直径を５％の標準偏差で製造することができる。ワイヤは定められた位置でのみ成長し、平面の成長速度は粒子に支援された成長モードに対してわずかである。半導体基板上にナノワイヤを成長させる適切な方法は米国特許出願第２００３/０１０２４４号公報に記載されている。ヘテロ構造を持つエピタキシー成長したナノワイヤを提供する方法は、米国特許出願第２００４/００７５４６４号公報に記載されている。
【００１８】
図２は本発明に基づくラップゲート電界効果トランジスタ２００の原理の構図を示す。通常はIII／Ｖ半導体であるナノワイヤ２０５はチャンネルとして提供される。ナノワイヤ２０５の材料は、ナノワイヤバンドギャップと呼ばれるバンドギャップ、通常は比較的狭いバンドギャップを持つ。ナノワイヤの一端部にはソース接点２４０が提供され、反対端部にはドレイン接点２５０が提供される。ソース接点２４０とドレイン接点２５０の間にゲート接点２６０が配置される。ゲート接点２６０は、ナノワイヤ２０５を取り囲みまたは包み、ナノワイヤ２０５のゲート部分２０６の一部を覆っている。ゲート部分２０６の中央部とソース接点２４０との間の部分はゲート・ソース部分２０７と呼ばれ、ゲート部分２０６の中央部とドレイン接点２５０の間の部分はゲートドレイン部分２０８と呼ばれる。ドレイン接点２５０はドレイン接点パッド２５７に接続されている。その代替物として、付加的な接点パッドは必要でなく、ドレイン接点が外部接続のための接続点として機能するようにしてもよい。ナノワイヤ２０５は基板２１０上に成長する。基板２１０は、例えば、S.I.ＧａＡｓ、S.I.ＩｎＰ、Ｓｉ、ｎ+-ＩｎＰ、またはＳＯＩである得る。基板はトランジスタ中で低アクセス抵抗を達成するためにｎ++-ＩｎＰ、ｎ++-ＧａＡｓ、ｎ++-Ｓｉ、ポリーＳｉなどの２次元エピタキシャル層２１１で提供され得る。ナノワイヤ２０５は、好ましくはＩｎＰまたはＧａＡｓのＳＩ基板上で成長され得る。また、層２１１は省略され得る。基板２１０はソース接点２４０を形成し得る。その代替物として、専用のソース接点２４０がパターン層２１２の形態で基板表面に提供される。パターン層２１２はゲート接点とゲートパッドの寄生容量（parasitic capacitance）を減少させる。アクセス抵抗をさらに減少させるためにパターン層２４２の一部を金属膜と交換し得る。基板２１０、任意のエピタキシャル層２１１およびパターン層２１２はトランジスタ２００の導電領域を形成する。全外部の電気接点が同じ平面でなされることが要求される場合、導電材料のソース接点パッド２１５が終端となる柱（pillar）２１３が形成され得る。ソース接点パッド２１５は、ドレイン接点パッド２５７と同じ面に配置される。その代替物として、柱は、ソース接点２４０と同じ平面におけるドレインにアクセスするのに使用され得る。ドレイン接点とソース接点の両方は、ナノワイヤ２０５との良い電気接点を確実にするために好ましくはナノワイヤの外側の円筒表面上に一部が延びているであろう。ドレイン接点は寄生を抑えるためにエアブリッジ技術で形成されるかもしれないが、ＳｉＮxなどの絶縁性の無機膜または有機膜から化学的および機械的に安定した層がドレインと基板の間の絶縁体として使用され得る。この層は、トップ接点が形成される前にワイヤのトップから遠くにエッチングされる。図示されたデザインの代替物として、全外部の接点を素子の基板側面上に作ることができ、その結果として、ゲート接点２６０とドレイン接点２５０は柱または類似の構造物を通して接続され、その接点から基板２１０の上面で定められる平面まで延びる。
【００１９】
ゲート接点２６０は、ナノワイヤ２０５を取り囲こみ、５〜５００ｎｍの長さを有する。ゲート接点２６０は、電導部２６１と通常１〜５０ｎｍの厚さの絶縁層２６２とからなり、絶縁層２６２は基板とナノワイヤ２０５からゲート接点２６０の電導部２６１を隔離する。したがって、形成されたトランジスタのタイプは、金属絶縁体半導体電界効果トランジスタ（MISFET）である。ラップゲートを与えた本発明に基づくトランジスタは、ラップ絶縁体ゲート電界効果トランジスタ（ＷＩＧＦＥＴ）と呼ぶことができる。ＳｉＮxあるいはＳｉＯ2が絶縁体として使用され得るが、高κ誘電体を含む異なる絶縁材料は使用可能である。絶縁層は堆積法によってあるいはワイヤの周囲を半径方向に成長した半導体層の酸化によって形成され得る。また、場合によっては絶縁層と組み合わせて、チャンネルからゲートを分離するためにチャネル領域のバンドギャップよりも広いバンドギャップのエピタキシ成長した半導体層（コア/シェルナノワイヤ）を使用することも可能である。この場合のレイアウトは縦型金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）あるいは縦型高電子移動トランジスタ（ＨＥＭＴ）に類似している。
【００２０】
ゲート接点２６０は多くの堆積によって形成され、エッチング工程は、半導体基板上へのワイヤの成長、制御された厚さを有するゲート絶縁体の堆積、スパッタリングを経由するゲート金属の堆積、蒸着または化学的堆積、有機膜のスピンオン法、ゲート長を定めるためにポリマーのエッチバック、ゲート金属の湿式エッチングを含む。これらの工程後に、図２に示されているように、ゲートがワイヤの基部周囲をくるむ。ゲート接点２６０の外部接続のためにゲート接点構造２６５が提供される。通常、好ましくはゲート接点構造２６５の端部は、同じ平面でドレイン端末２５７としてのゲート接点パッド２６７に連絡する。当技術分野での当業者に理解されるように、上記概説された手続きは例示であり、ラップゲートを提供するための代替手法は当業者によく知られている。
【００２１】
ドレイン接点２５０のエアブリッジは、それがワイヤのトップの周囲を巻き付けるように製造される。これは電流チャネルのサイズと比べて大きい接点面を与える。チタンの薄い接点層は、半導体表面に対する金属の接着を高めて接触抵抗を減少させるために使用され得る。
【００２２】
この応用の目的のために、用語「接点（contact）」は限定無しに外部電圧あるいは外部電流が印加される好ましくは高い導電材料であり、また、例えば、ドレイン接点、ソース接点またはゲート接点の一部であるエアブリッジ、絶縁体層、および接合層を含むことも意味する。
【００２３】
図２に示された実施において、ラップゲートを有するたった１つの活性ナノワイヤが示されているが、複数のナノワイヤが平行におかれて所望の駆動電流とトランスコンダクタンスとを得るためにトランジスタ中のチャンネルに結合され得る。
【００２４】
本発明によると、少なくとも１つのヘテロ構造２７０がナノワイヤ２０５に提供される。ヘテロ構造材料は、ナノワイヤ２０５の材料のバンドギャップと比べて異なるバンドギャップを持つはずである。
【００２５】
本発明によると、ヘテロ構造はドレイン接点、ソース接点またはゲート接点のうちの少なくともの１つの近くでナノワイヤの性質を変更するべきであり、すなわちヘテロ構造は接点の１つと連結するべきである。各ヘテロ構造が接点の１つと接続している複数のヘテロ構造が提供され得る。更にヘテロ構造は、接点のいずれかに隣接していないナノワイヤ２０５の一部で実施されるかもしれない。様々なヘテロ構造またはそれらの組合せは、トランジスタの機能の異なる態様を最適化するために導入されるが、それは以下でさらに説明されるだろう。ヘテロ構造セグメントを有するナノワイヤを成長する方法は、上記の参考文献で説明されたように、当技術分野で知られている。
【００２６】
本発明の第１実施例によると、１つのヘテロ構造３７０は、ドレイン接点２５０あるいはソース接点２４０のどちらかと連結して提供される、またはあるいはまた２つのヘテロ構造３７０が提供され、図３に示すように、１つはドレイン接点２５０と連結し、１つはソース接点２４０と連結する。ヘテロ構造３７０は隣接するナノワイヤ２０５の一部あるいは部分とは異なる構成物の半導体材料のセグメントからなる。ヘテロ構造セグメント３７０の材料は、ナノワイヤ（ＩｎＡｓ、ＩｎＳｂ、ＩｎＧａＡｓまたはＧｅ、またはＡｌ，Ｇａ、Ｉｎ、Ａｓ、Ｐを含む合金のようなもの）より狭いバンドギャップを持つ。セグメントに対する適切なバンドギャップは２００〜５００ＭｅＶの範囲でありセグメント長は５０〜３００ｎｍである。適切な材料は限定無しにＩｎＡｓ、ＩｎＳｂ、Ｇｅおよびそれらの組合せおよび合金を含んでいる。ヘテロ接合は、階段または傾斜であり得る。狭いバンドギャップは、トランジスタに対する固有接触抵抗を低減して性能を向上させる。これらのセグメントは、好ましくはさらに接触抵抗を抑えるためにナノワイヤトランジスタの他の部分より高いレベルでドーピングされる。減少した接触抵抗は、トランジスタ特性における飽和領域に達するために要求されるソースドレイン電圧を下げる。ナノワイヤの成長の間のセグメントの導入以外に、トランジスタの処理は均質チャンネルを有する素子の対してと同じである。また、接触抵抗の減少のためのこの実施は、Ｓｉ、ＧａＡｓ類似物、ＩｎＰ、ＧａＮ、ＩｎＮおよびＳｉと匹敵するまたはより大きなバンドギャップを持つナノワイヤを使用することができる。
【００２７】
本発明の第２実施例によると、ヘテロ構造４７０は、ゲートとドレインの間、すなわちゲート−ドレイン部２０８の高電界領域に提供され、図４に示すように、ゲート接点２６０の外側のドレイン方向に延びている。ヘテロ構造はナノワイヤ（Ｓｉ、ＳｉＧｅ、ＩｎＰ、ＧａＡｓ、ＧａＰ、またはＡｌ，Ｇａ、Ｉｎ、Ａｓ、Ｐ含有合金のようなもの）より広いバンドギャップ（ΔＥgが１００ｍｅＶ〜２ｅＶ）を有する半導体材料のセグメント（長さ５０〜５００ｎｍ）を含む。適切な材料は限定無しにＩｎＰ、ＧａＡｓ、ＡｌＡｓおよびそれらの組合せおよびそれらの合金を含んでいる。増加したバンドギャップは増加したバンドギャップおよび／または減少した電界により衝突イオン化速度を減少させる。ヘテロ構造は、傾斜または階段であり得る。
【００２８】
本発明の３番目の実施例によると、ヘテロ構造５７０はゲート領域２０９内に提供される、すなわち図５に示すように、ラップゲート接点２６０によって取り囲まれたナノワイヤの一部中に提供される。ヘテロ構造はナノワイヤ（Ｓｉ、ＳｉＧｅ、ＩｎＰ、ＧａＡｓ、ＧａＰ、またはＡｌ、Ｇａ、Ｉｎ、Ａｓ、Ｐを含む合金のようなもの）より広いバンドギャップ（ΔＥcが１００〜３００ｍｅＶ）を持つ半導体材料のセグメントから成る。セグメントのための適切な材料は限定無しにＩｎＰ、ＧａＡｓ、ＡｌＡｓおよびその組合せおよびその合金を含む。増加したバンドギャップは最大障壁高さ（ほぼＥg）を高める。最大障壁高はトランジスタのオフ状態における熱電流を遮蔽するために使用され、電流のオン／オフ比を増加し得る。ヘテロ接合は界面を横切る拡散のような移送（電界補助トンネリング）を可能にするように十分に厚い（５ｎｍより大きい）。ヘテロ接合は、階段または傾斜であり得る。オン電流はヘテロ構造の界面を横切るトンネリングと熱電子放出により高いままで残っている。また、バリアの導入は、トランジスタの閾値電圧Ｖtを制御するのに使用され得る。素子の熱安定性は、真性キャリアー濃度が−ｑＥg／２ｋＴに比例するので素子のバンドギャップに関連する。広いバンドギャップを持つセグメントの導入は、使用されたドーピングレベルよりかなり低くキャリアー濃度に対する熱的影響を低減するので、素子の熱安定性が増加する。
【００２９】
本発明の第４実施例によると、図６に示すように、ヘテロ構造６７０がゲート領域２０９内に提供される。ヘテロ構造はナノワイヤ（Ｓｉ、ＳｉＧｅ、ＩｎＰ、ＧａＡｓ、ＧａＰ、またはＡｌ，Ｇａ、Ｉｎ、Ａｓ、Ｐを含む合金のようなもの）より広いバンドギャップ（ΔＥcが３００ｍｅＶから１ｅＶ）を有する半導体材料のセグメントから成る。ヘテロ接合はバリアを横切る量子トンネルを可能にするために充分に薄い（５ｎｍ未満）。増加したバンドギャップは最大障壁高さ（ほぼＥg）を高める。最大障壁高はトランジスタのオフ状態における熱電流を遮蔽するために使用され、電流のオン／オフ比を増加し得る。ヘテロ接合は、階段または傾斜であり得る。オン電流はヘテロ構造の界面を横切るトンネリングと熱電子放出により高いままで残っている。
【００３０】
本発明の第５実施例によると、図７に示すように、ゲート領域２０９中に複数のセグメント７７１、７７２を含むヘテロ構造７７０が提供される。ヘテロ構造はナノワイヤ（Ｓｉ、ＳｉＧｅ、ＩｎＰ、ＧａＡｓ、ＧａＰ、またはＡｌ，Ｇａ、Ｉｎ、Ａｓ、Ｐを含む合金のようなもの）より広いバンドギャップを持つ半導体材料のいくつかのセグメントからなる。ヘテロ接合は、トンネリング確率を抑圧するバリアと厚いセグメント７７１（ΔＥcが１０ｍｅＶ〜５０ｍｅＶ）を横切る量子トンネルを可能にするために充分に薄い（５ｎｍ未満）ナノワイヤ２０５の材料より大きい１００ｍｅＶ〜１０ｅＶ（ΔＥc）であるバンドギャップを持つ材料のセグメント７７２を含む。増加したバンドギャップは最大障壁高さ（ほぼＥg）を高める。最大障壁高はトランジスタのオフ状態における熱電流を遮蔽するために使用され、電流のオン／オフ比を増加し得る。ヘテロ接合は、階段または傾斜であり得る。オン電流はヘテロ構造の界面を横切るトンネリングと熱電子放出により高いままで残っている。
【００３１】
本発明の第６実施例によると、図８に示すように、ゲート領域２０６中およびゲート・ソース部分２０７中にヘテロ構造８７０が提供される。ヘテロ構造はナノワイヤ（Ｓｉ、ＳｉＧｅ、ＩｎＰ、ＧａＡｓ、ＧａＰ、またはＡｌ，Ｇａ、Ｉｎ、Ａｓ、Ｐを含む合金のようなもの）より広いバンドギャップで半導体材料のセグメントから成る。ヘテロ接合は階段または傾斜（abrupt or graded）であり得る。ヘテロ構造における階段のバンドオフセットは、ドレイン誘導電場によって下げられないので、一定のバリアを提供する。それは、ドレイン誘発障壁低下の影響を減少させて、トランジスタ特性のサブ閾値の傾斜を増加する。
【００３２】
説明されたように、ヘテロ構造は異なる実施のためにトランジスタを最適化するために、トランジスタチャンネル中に、すなわちナノワイヤ２０５中に導入することができる。例えば、増幅目的のために使用されるような高周波アナログ演算のためのトランジスタおよび迅速な低動力論理回路で使用するトランジスタは、本発明に基づくトランジスタの実施の２つの極端な場合として考えることができる。ディジタル回路における高速と低電力動作の間のトレードオフにおいて、高い移動度を有する材料は回路スピードの損失なしで供給電圧の低減を可能にする。その結果、低減された供給電圧は特定の操作のための回路動力消費を下げる。あるいはまた、その材料性能は、電力消費を考慮することなくたぶんアナログ回路のスピード性能を高めるためにのみ使用される。
【００３３】
図９において、アナログ応用のために最適化された本発明に基づくＷＩＧＦＥＴが示される。狭いバンドギャップを持つヘテロ構造９７０、９７１のセグメントは、固有接触抵抗を抑えるためにそれぞれソース領域とドレイン領域に導入される。ヘテロ構造のセグメント９７０、９７１は、好ましくは図３を参照して説明された実施例に対応する材料特性を有する。ゲート領域では、高い電界領域における衝突発生プロセスを減少させるために広いバンドギャップ材料からなるセグメント９７２が導入される。セグメントの長さは通常および好ましくは１０〜５００ｎｍ以内であり、セグメントの半導体材料のバンドギャップはナノワイヤより大きい１００ｍｅＶ〜２ｅＶ（ΔＥg）である。セグメントのための適切な材料は限定無しにＩｎＰ、ＧａＡｓ、ＡｌＡｓおよびその組合せ、およびその合金を含む。セグメントはドレイン領域に向かって延びていて、電場の強さに適合する組成を有する。これは、出力電力を最適化するために出力コンダクタンスを減少させて、増加したドレインバイアスを可能にする。
【００３４】
図１０において、デジタル操作のために最適化された本発明に基づくＷＩＧＦＥＴが示される。狭いバンドギャップを持つヘテロ構造１０７０、１０７１のセグメントは、固有接触抵抗を抑えるために、それぞれソースとドレイン領域に導入される。ヘテロ構造のセグメント１０７０、１０７１は、好ましくは図３を参照して説明された実施例に対応する材料特性を有する。ゲート領域では、オフ電流を低減するためにおよび所与の電流オン／オフ比に達するために要求されるゲート電圧振動を最小にするために広いバンドギャップ材料のセグメント１０７２が導入される。セグメント材料のバンドギャップはナノワイヤより大きい３００ｍｅＶ〜１ｅＶ（ΔＥc）であるべきである。セグメントはバリアを横切るトンネリングを可能にするために十分薄く（５ｎｍ未満）作られるべきであり、適当な材料は、制限無しにＩｎＰ、ＧａＡｓ、ＡｌＡｓ、その組合せおよびその合金を含んでいる。
【００３５】
本発明に基づくナノワイヤ２０５より広いバンドギャップを持つ材料からなる少なくとも１つのセグメントの形態におけるヘテロ構造の導入は、上記実施例で例示されるように、いろいろな方法で電界効果トランジスタの性質と特性に影響する。図１１において、ゲート長の関数としてのサブしきい値電圧振動は、ゲート領域２０６中で提供された異なる長さのセグメント、ｂ０はセグメント無し、ｂ２５は２５ｎｍ、ｂ５０は５０ｎｍ、ｂ７５は７５ｎｍとして例示される。バリアセグメントの導入は明確に特定のゲート長のためのサブしきい値電圧振動を抑える。したがって、ナノメータ構造における与えられた設計制限に有利である短いゲートは性能を損なわずに使用することができる。
【００３６】
図１２において、Ion/Ioff比がゲート領域２０６中にバリアセグメントを導入することによってどのように改良されたかを示している。
【００３７】
トランジスタの高周波（ＲＦ）性能を改良するために寄生容量と抵抗を抑えなければならない。説明された実施では、ゲート長（ｔ）はリソグラフの輝線幅によって制御されるのではなく、堆積とエッチング条件によって制御される。これは、従来のトランジスタ設計と対照的に堆積とエッチング法の制御によってトランジスタのスケーリングを可能とする。ソース領域とドレイン領域の長さは、寄生的なゲート・ソースとゲート・ドレイン容量を減少させるために好ましくは最適化されるが、同時に、ワイヤの全長はトランジスタ中のアクセス抵抗を減少させるために充分に短かくあるべきである。特に外部接点手段、例えば、導電層２１２、およびソース接点２４０とドレイン２５０とゲート接点２６５にそれぞれ接続するゲート接触構造２６５およびドレイン接触構造２５５は、できるだけ狭くして、その領域のオーバレイが最小にされる横木（クロスバー）構造で配置されるべきである。これらの対策は寄生容量を最小にするだろう。
【００３８】
本発明は主にいくつかの実施例を参照して上記説明された。しかしながら、当業者によって容易に理解されるように、上で開示された実施例以外のソース領域とドレイン領域の変化を含む実施例は、添付の特許請求の範囲で定められるように本発明の範囲の中で等しく可能である。また、上の実施例は異なった応用に対してＷＩＧＦＥＴの性能を適合させるためにいろいろな方法と組み合わされ得ることに注意するべきである。
【図面の簡単な説明】
【００３９】
【図１ａ】チャンネルとして平行な約４０ナノワイヤを有する先行技術の１μｍゲート長のＩｎＡｓトランジスタの室温ＩＶ特性を示す図である。
【図１ｂ】閾値電圧を抽出するための（Ｉｄｓ）1/2対ＶGのプロットを示す図である。
【図１ｃ】２桁の大きさを越える１００ｍＶ/ディケードスロープを持つサブしきい値特性を示す図である。
【図２】本発明に基づく縦型ナノワイヤ電界効果トランジスタの断面を概略的に示した図である。
【図３】本発明の第１実施例に基づく縦型ナノワイヤ電界効果トランジスタのコア部の断面を概略的に示した図である。
【図４】本発明の第２実施例に基づく縦型ナノワイヤ電界効果トランジスタのコア部の断面を概略的に示した図である。
【図５】本発明の第３実施例に基づく縦型ナノワイヤ電界効果トランジスタのコア部の断面を概略的に示した図である。
【図６】本発明の第４実施例に基づく縦型ナノワイヤ電界効果トランジスタのコア部の断面を概略的に示した図である。
【図７】本発明の第５実施例に基づく縦型ナノワイヤ電界効果トランジスタのコア部の断面を概略的に示した図である。
【図８】本発明の第６実施例に基づく縦型ナノワイヤ電界効果トランジスタのコア部の断面を概略的に示した図である。
【図９】アナログ操作のために最適化された縦型ナノワイヤ電界効果トランジスタのコア部の断面を概略的に示した図である。
【図１０】デジタル演操作のために最適化された縦型ナノワイヤ電界効果トランジスタのコア部の断面を概略的に示した図である。
【図１１】シミュレートされたサブしきい値電圧振動はドレイン誘発障壁低下の影響を示しており、その制限がバリア（ｂ２５、ｂ５０、ｂ７５）の導入によってバリア無し（ｂ０）の素子と比較してどのように減少したかを示す図であり、説明文の番号はバリアの厚さを示す図である。
【図１２】ゲート長の関数としてのシミュレートされたＩon／Ｉoff比を示す図であり、バリアがＩon／Ｉoff比を増加しかつ変えられたゲート長の影響をどのように低減するかを示しており、説明文の番号はバリアの厚さを示す図である。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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