(57)【要約】  複数のメモリ領域（ＳＲＯＭ０〜ＳＲＯＭ５．５、ＥＲＯＭ０〜ＥＲＯＭ７．５、ＵＲＯＭ０〜ＵＲＯＭ３．５）に分割されたプログラム・メモリ及び/又はデータ・メモリ（ＭＥＭ）へのアクセスを制御するメモリ・インタフェース（１）が開示される。メモリ・インタフェース（１）は、所与のメモリ領域（ＳＲＯＭ〜ＳＲＯＭ５．５、ＥＲＯＭ０〜ＥＲＯＭ７．５、ＵＲＯＭ０〜ＵＲＯＭ３．５）に割り当てられるとともに揮発性のオフセット・メモリ（３）に格納されたオフセット値（ＯＦＦＳＥＴ  ＢＯＯＴ、ＯＦＦＳＥＴ  ＲＴ１、ＯＦＦＳＥＴ  ＲＴ２）を用いて論理メモリ・アドレス（ｉａｄｒ［０〜ｉ］）に論理演算を施すことによって論理メモリ・アドレス（ｉａｄｒ［０〜ｉ］を物理メモリ・アドレス（ｐｈｙｓ  ａｄｒ［０〜ｊ］）に変換するアドレス計算手段（２）を備える。従って、少なくとも１つのオフセット値（ＯＦＦＳＥＴ  ＢＯＯＴ）がプログラム・メモリ及び／又はデータ・メモリ（ＭＥＭ）のプリセット・アドレスから読み込まれる。
2008511896.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリ領域に分割されたプログラム・メモリ及び/又はデータ・メモリのアクセスを制御するメモリ・インタフェースであって、
揮発性オフセット・メモリに格納され前記所与のメモリ領域に割り当てられたオフセット値を用いて論理メモリ・アドレスに論理演算を施すことによって前記論理メモリ・アドレスを物理メモリ・アドレスに変換するアドレス計算手段と、
前記複数のオフセット値を前記揮発性オフセット・メモリに書き込むオフセット制御手段であって、前記プログラム・メモリ及び/又はデータ・メモリのプリセット・アドレスから少なくとも１つのオフセット値を読み込むように構成されるオフセット制御手段と
を備えるメモリ・インタフェース。
【請求項２】
前記メモリ・インタフェースの初期化に際し、前記プログラム・メモリ及び/又はデータ・メモリのプリセット・アドレスからオフセット値を読み込み、該オフセット値を前記揮発性オフセット・メモリに書き込むように前記オフセット制御手段が構成され、前記書き込みの後にだけ前記プログラム・メモリ及び/又はデータ・メモリへのアクセスを許可するように前記メモリ・インタフェースが構成される、請求項１に記載のメモリ・インタフェース。
【請求項３】
複数のメモリ領域を選択するための少なくとも１つの制御信号を受信し、前記複数の論理メモリ・アドレスの複数の物理メモリ・アドレスへの変換の際に前記制御信号を考慮するように前記アドレス計算手段が構成される、請求項１に記載のメモリ・インタフェース。
【請求項４】
前記メモリ・インタフェースの実行時に複数のオフセット値を前記揮発性オフセット・メモリに書き込むように前記オフセット制御手段が構成される、請求項１に記載のメモリ・インタフェース。
【請求項５】
前記オフセット制御手段が、複数のオフセット制御入力と複数のオフセット構成入力とを備え、そして、複数のオフセット値を前記複数のオフセット構成入力の１つから読み込むとともに、前記複数のオフセット制御入力の複数の信号に応じて前記複数のオフセット値を前記揮発性オフセット・メモリに書き込むように前記オフセット制御手段が構成される、請求項４に記載のメモリ・インタフェース。
【請求項６】
請求項１から５のいずれかに記載のメモリ・インタフェースと、複数のメモリ領域に分割されるとともに、複数のオフセット値が格納された複数のプリセット・メモリ位置を備えるプログラム・メモリ及び/又はデータ・メモリを備えるメモリ構成。
【請求項７】
複数のメモリ領域に分割されたプログラム・メモリ及び/又はデータ・メモリへのアクセスを制御する方法であって、メモリ・インタフェースが、
前記プログラム・メモリ及び/又はデータ・メモリのプリセット・アドレスから少なくとも１つのオフセット値を読み込み、
前記少なくとも１つのオフセット値を揮発性オフセット・メモリへ格納し、
前記オフセット・メモリに格納され前記所与のメモリ領域に割り当てられたオフセット値を用いて、論理メモリ・アドレスへの論理演算の実施により、前記論理メモリ・アドレスを物理メモリ・アドレスへ変換するステップとを実施する方法。
【請求項８】
前記オフセット値の前記読み込み及び格納が前記メモリ・インタフェースの初期化時に実施され、その後にだけ、前記プログラム・メモリ及び/又はデータ・メモリへのアクセスが許可される、請求項７に記載の方法。
【請求項９】
前記複数の論理メモリ・アドレスを複数の物理メモリ・アドレスに変換する際に、前記複数のメモリ領域を選択するための少なくとも１つの制御信号が評価され且つ考慮される、請求項７に記載の方法。
【請求項１０】
前記メモリ・インタフェースの実行時に複数のオフセット値が前記揮発性オフセット・メモリに書き込まれる、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリ領域に分割されたプログラム・メモリ及び／又はデータ・メモリへのアクセスを制御するメモリ・インタフェースであって、所与のメモリ領域に割り当てられたオフセット値を用いて論理メモリ・アドレスに論理演算を施すことによって論理メモリ・アドレスを物理メモリ・アドレスに変換するアドレス計算手段を含むメモリ・インタフェースに関する。
【０００２】
本発明はまた、本発明によるメモリ・インタフェースを備えたメモリ構成に関する。
【０００３】
最後に、本発明はまた、複数のメモリ領域に分割されたプログラム・メモリ及び／又はデータ・メモリへのアクセスを制御する方法であって、メモリ・インタフェースが、所与のメモリ領域に割り当てられたオフセット値を用いて論理メモリ・アドレスに論理演算を施すことによって論理メモリ・アドレスを物理メモリ・アドレスに変換する方法に関する。
【背景技術】
【０００４】
論理的及び物理的に異なる領域を有するプログラム・メモリ及びデータ・メモリは、従来技術でよく知られているものである。このようにして、例えば、自動車イモビライザの実装用に本出願者によって開発されたマイクロコントローラ・ベースの集積回路（ＩＣ）には、図１の左側部分に示されたようなプログラム・メモリＭＥＭの論理分割が存在する。プログラム・メモリＭＥＭの上記の論理分割は、各々が２５６バイトのサイズのメモリ・ブロックを有するシステム領域ＳＲＯＭ０〜ＳＲＯＭ５．５と、２つのユーザ領域、即ち各々が２５６バイトのサイズのメモリ・ブロックを有する第１のユーザ領域ＥＲＯＭ０〜ＥＲＯＭ７．５及び各々が２５６バイトのサイズのメモリ・ブロックを有する第２のユーザ領域ＵＲＯＭ０〜ＵＲＯＭ３．５とを備える。オプションとして、テスト領域（図示せず）が存在することもある。システム領域及びユーザ領域の個々のメモリ位置は論理アドレスｉａｄｒ［０〜１２］によってアクセスされ、ビットｉａｄｒ［０］からｉａｄｒ［７］は所与のメモリ・ブロック内の個々のメモリ位置をアドレス指定するために使用され、ビットｉａｄｒ［８］〜ｉａｄｒ［１２］はメモリ・ブロックを選択するために使用される。さらに、論理システム・メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５と、論理ユーザ・メモリ領域ＥＲＯＭ０〜ＥＲＯＭ７．５及びＵＲＯＭ０〜ＵＲＯＭ３．５とを区別するために使用される制御信号ｅｎ＿ｓｙｓｒｏｍが提供される。制御信号ｅｎ＿ｓｙｓｒｏｍが１のときはシステム・メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５がアクセスされ、制御信号ｅｎ＿ｓｙｓｒｏｍが０のときはユーザ・メモリ領域ＥＲＯＭ０〜ＥＲＯＭ７．５及びＵＲＯＭ０〜ＵＲＯＭ３．５がアクセスされる。図示の実施形態では、制御信号ｅｎ＿ｓｙｓｒｏｍの機能は、原理的に１４番目のアドレス・ビットと同等である。図からわかるように、論理アドレス指定を用いてアクセスされ得るアドレス空間の一部だけが使用される。システム・メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５と、ユーザ・メモリ領域ＥＲＯＭ０〜ＥＲＯＭ７．５及びＵＲＯＮ０〜ＵＲＯＭ３．５とにおいて未使用のメモリ・ブロックは、図１ではＸで示されている。さらに、論理メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５、ＥＲＯＭ０〜ＥＲＯＭ７．５、ＵＲＯＭ０〜ＵＲＯＭ３．５は、概略図の形の２つのメモリ・モジュールＭＥＭ１及びＭＥＭ２を示す図１の右側部分に例として示されるように、異なる物理メモリの間に分割されることもある。論理システム・メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５と第２のユーザ領域ＵＲＯＭ０〜ＵＲＯＭ３．５はメモリ・モジュールＭＥＭ１に収容されるが、第１のユーザ・メモリ領域ＥＲＯＭ０〜ＥＲＯＭ７．５だけはメモリ・モジュールＭＥＭ２に配置される。第１のメモリ・モジュールＭＥＭ１はシステム・メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５と第２のユーザ・メモリ領域ＵＲＯＭ０〜ＵＲＯＭ３．５によって完全に占有され、第２のメモリ・モジュールＭＥＭ２は第１のユーザ・メモリ領域ＥＲＯＭ０〜ＥＲＯＭ７．５によって完全に占有され、未使用の物理メモリ領域は存在しないことがわかる。個々のメモリ・モジュールＭＥＭ１及びＭＥＭ２は様々な種類のメモリから選択することが可能であり、メモリ・モジュールＭＥＭ１は１度だけ書き込み可能なＲＯＭの形を取ることができ、メモリ・モジュールＭＥＭ２は再書き込み可能なＥＥＰＲＯＭ又はフラッシュ・メモリの形を取ることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
システム・メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５と、ユーザ・メモリ領域ＥＲＯＭ０〜ＥＲＯＭ７．５及びＵＲＯＭ０〜ＵＲＯＭ３．５とを論理アドレス指定するので、メモリ・インタフェースは、論理アドレスｉａｄｒ［０〜１２］を個々のメモリ・モジュールＭＥＭ１、ＭＥＭ２の正しい物理アドレスにマップする必要がある。図１に示された実施形態では、システム・メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５と第１のユーザ・メモリ領域ＥＲＯＭ０〜ＥＲＯＭ７．５における論理アドレスと物理アドレスの間の関係は直接的なものである。しかし、第２のユーザ・メモリ領域ＵＲＯＭ０〜ＵＲＯＭ３．５については、物理アドレスを決定するために論理アドレスｉａｄｒ［０〜１２］からオフセットを減算する計算ユニットが必要になる。さらに、論理アドレスｉａｄｒ［０〜１２］が正しい物理メモリ・モジュールＭＥＭ１に割り当てられる必要がある。
【０００６】
これまで、様々なメモリ構成を有する製品ごとに個別のメモリ・インタフェースが設計される必要があることは、不利であることが知られている。従って、回路設計は、メモリのサイズ及び／又は種類の変更があった時点で適応される必要があった。メモリ領域の割り振りを、後から変更することは不可能である。ＲＯＭマスク製品では、プログラムだけが変更可能であり、メモリの物理的なサイズは変更できない。メモリ領域のサイズをバランスさせる可能性もやはりほとんどない。従って、他のどこかの領域で必要とされるメモリが、あるメモリ領域内に未使用のまま残っていることがあり得る。
【０００７】
本発明の目的は、上記の欠点が回避された上記の第１の段落に明記された種類のメモリ・インタフェースと、上記の第２の段落に明記された種類のメモリ構成と、上記の第３の段落に明記された種類のメモリ・アクセス制御方法とを提供することである。
【課題を解決するための手段】
【０００８】
上述の目的を達成するために、最初の段落に詳述されたようなメモリ・インタフェースは、オフセット値を揮発性オフセット・メモリに書き込むオフセット制御手段であって、プログラム・メモリ及び／又はデータ・メモリ内のプリセット・アドレスから少なくとも１つのオフセット値を読み込むように構成されたオフセット制御手段をさらに備えることが規定される。
【０００９】
上述の目的を達成するために、本発明によるメモリ・インタフェースと、複数のメモリ領域に分割されており、オフセット値が格納されたプリセット・メモリ位置を備えたプログラム・メモリ及び／又はデータ・メモリとを備えたメモリ構成も規定される。
【００１０】
最後に、最初に詳述されたような方法であって、アドレス変換の前に、少なくとも１つのオフセット値がプログラム・メモリ及び／又はデータ・メモリ内のプリセット・アドレスから読み込まれ揮発性オフセット・メモリに格納される、方法が規定される。
【００１１】
本発明による特徴によって達成されるのは、新しい製品のために異なるメモリ構成が必要になった場合に、メモリ・インタフェース自体を変更する必要がなくなることである。再プログラムしなければならないのは、メモリ構成だけである。このことは、新しい製品が作られるときの設計プロセスを迅速化する。従って、ＲＯＭ相当品の場合は、単にメモリを置き換えること及び構成を再プログラムすることだけが必要であり、そのことは、プログラム・メモリ及び／又はデータ・メモリ内のプリセット・メモリ位置に不揮発な方式で新しいオフセット値を書き込むことによって実施される。設計変更のさらなるステップは必要なくなる。メモリ領域の割り振りは、単にＲＯＭマスクを変更するだけで変更され得る。従って、ＲＯＭマスク製品の場合は、余計なコストをかけずに、単に新しいＲＯＭコードだけでメモリ領域の分割を再構成することさえ可能である。ＲＯＭが使用される唯一のメモリである場合には、メモリ構成を格納するためにそれ以外のメモリが必要とされないので、このことは特に有利である。さらに、オフセット制御手段によって揮発性オフセット・メモリにオフセット値を書き込むシーケンスのハードウェア・ベースの性質は、ユーザによる無許可のメモリ・アクセスが避けられるという利点を提供するが、例えば、より多くのメモリ空間又は異なるメモリ分割を必要とする新しいシステム・プログラムが実装される場合には、メモリのセグメント化はやはりソフトウェア手段によって変更され得る。
【００１２】
オフセット制御手段が、メモリ・インタフェースの初期化時に、プログラム・メモリ及び／又はデータ・メモリのプリセット・アドレスからオフセット値を読み込み、それを揮発性オフセット・メモリに書き込むように構成され、その後にだけメモリ・インタフェースがプログラム・メモリ及び／又はデータ・メモリへのアクセスを認めるように構成される場合は有利である。有利には、メモリ・インタフェースは、オフセット・メモリに正しいオフセット値が書き込まれた後にだけ、プログラムによって使用されるようになるか、又はプログラム・コードを実行できるようになる。従って、禁止されたメモリ・アクセスを排除することができる。
【００１３】
アドレス計算手段が、メモリ領域を選択するための少なくとも１つの制御信号を受信し、論理メモリ・アドレスが物理メモリ・アドレスに変換されるときにこの制御信号を考慮するように構成される場合は有利である。このことは、論理メモリ領域が非常にフレキシブルな方式で構成され、且つ選択的にアクセスされ得るという利点を提供する。例えば、個々の制御ラインが各論理メモリ領域（システム領域、ユーザ領域）に割り当てられ、それらの制御論理ラインの１つに信号を選択的に印加することによって論理メモリ領域が選択されるようにすることができるが、一方、他の論理メモリ領域へのアクセスは同時に阻止される。
【００１４】
オフセット制御手段が、メモリ・インタフェースの実行時にオフセット値を揮発性オフセット・メモリに書き込むように構成される場合も、このようにして実行時にメモリ・インタフェースが再構成され得るので有利である。
【００１５】
最後に、オフセット制御手段がオフセット制御入力とオフセット構成入力を備え、オフセット構成入力の１つからオフセット値を読み込み、オフセット制御入力の信号に応じてオフセット値を揮発性オフセット・メモリに書き込むように構成される場合も有利である。このようにして、メモリ・インタフェースは、プリセット方式で実行時に再構成可能である。このために、プログラムによって操作可能なオフセット制御入力は、オフセット構成入力を介してオフセット制御手段にオフセット値を読み込ませ、オフセット構成入力はオフセット値が格納された不揮発性メモリにアクセスしてオフセット値を供給する。不揮発性メモリは、ハードワイヤード回路、マスクプログラム可能な記憶位置などを備えることができる。
【００１６】
本発明のこれら及び他の態様は、以下に記載される諸実施形態から明らかになり、またそれらを参照することによって解明されるはずであるが、本発明はそれらに制限されるものではない。
【発明を実施するための最良の形態】
【００１７】
図２は、本発明によるメモリ構成とメモリ・インタフェース１の一実施形態を示すブロック回路図であり、このメモリ構成とメモリ・インタフェース１によって、図１に示され上述されたメモリの論理及び物理分割が施される。このメモリ構成は、図１の２つのメモリ・モジュールＭＥＭ１及びＭＥＭ２を備えたプログラム・メモリ及び／又はデータ・メモリＭＥＭを備え、メモリ・モジュールＭＥＭ１は、例えば一度だけ書き込み可能ＲＯＭの形を取り、メモリ・モジュールＭＥＭ２は、例えば再書き込み可能なＥＥＰＲＯＭ又はフラッシュ・メモリの形を取る。メモリ・モジュールＭＥＭ１及びＭＥＭ２内の個々の記憶位置は、物理アドレス・バス９によってアクセス可能である。それらのデータ（「ｄａｔａ」と示されている）はデータ・バス１１によって読み出されることができ、再書き込み可能なメモリ・モジュールＭＥＭ２の場合は、上記データ・バス１１を介して読み込まれることもできる。本発明の目的では、メモリＭＥＭの論理又は物理分割がブロックで構成されるか、或いはアドレス指定がリニヤかは本質的な問題ではないことに注意されたい。ブロック構成メモリＭＥＭの場合には、メモリ・ブロックのサイズもやはり本質的なものではない。図１の関連する記述で先に説明したように、プログラム・メモリ及び／又はデータ・メモリＭＥＭは、２つの物理メモリ・モジュールＭＥＭ１とＭＥＭ２からなる異なるモジュール上に分離された、論理システム・メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５と、２つの論理ユーザ・メモリ領域ＵＲＯＭ０〜ＵＲＯＭ３．５及びＥＲＯＭ０〜ＥＲＯＭ７．５とを備える。本発明によるメモリ・インタフェース１は、論理メモリ・アドレスｉａｄｒ［０〜ｉ］から物理メモリ・アドレスｐｈｙｓ＿ａｄｒ［０〜ｊ］への正しい変換を行なうように動作する。
【００１８】
メモリ・インタフェース１は、ハードウェアの形態のアドレス計算手段２を備える。アドレス計算手段２は、論理アドレス・バス１０の入力を有し、前記論理アドレス・バス１０は、図示の実施形態では、図１に示されたメモリ構成に一致した１３本のアドレス・ラインを備える。アドレス計算手段２はまた、制御ライン１２の入力、即ち論理システム・メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５か、或いは論理ユーザ・メモリ領域ＵＲＯＭ０〜ＵＲＯＭ３．５及びＥＲＯＭ０〜ＥＲＯＭ７．５かを選択するために使用される制御信号ｅｎ＿ｓｙｓｒｏｍの入力も備える。図示の実施形態では、システム・メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５は制御信号ｅｎ＿ｓｙｓｒｏｍがロジック１レベルの場合にアクセスされ、ユーザ・メモリ領域ＵＲＯＭ０〜ＵＲＯＭ３．５及びＥＲＯＭ０〜ＥＲＯＭ７．５は制御信号ｅｎ＿ｓｙｓｒｏｍがロジック０レベルの場合にアクセスされるので、制御ライン１２の機能は追加のアドレス・ラインの機能と同等である。個々のメモリ位置は、論理メモリ・アドレスｉａｄｒ［０〜ｉ］によってアドレス指定される。
【００１９】
しかし、本発明によれば、複数の制御ラインを提供することもできることに注意されたい（図には示されていない）。この場合、これらの制御ラインの各々を使用して１つの論理メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５、ＵＲＯＭ０〜ＵＲＯＭ３．５、ＥＲＯＭ０〜ＥＲＯＭ７．５と通信することもできるし、或いはこれらの制御ライン上の信号の組合せを使用して論理メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５、ＵＲＯＭ０〜ＵＲＯＭ３．５、ＥＲＯＭ０〜ＥＲＯＭ７．５の組合せと通信することもできる。
【００２０】
論理アドレス・バス１０と制御ライン１２を通して、システム・メモリ位置とユーザ・メモリ位置の論理メモリ・アドレスｉａｄｒ［０〜ｉ］がアドレス計算手段２に供給される。さらに、アドレス指定されるのがシステム・メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５か、それともユーザ・メモリ領域ＵＲＯＭ０〜ＵＲＯＭ３．５又はＥＲＯＭ０〜ＥＲＯＭ７．５の一方かに関する選択情報がその手段に送られる。これらの論理メモリ・アドレスｉａｄｒ［０〜ｉ］と選択情報は、アドレス計算手段２で物理メモリ・モジュールＭＥＭ１とＭＥＭ２の物理メモリ・アドレスｐｈｙｓ＿ａｄｒ［０〜ｊ］に変換される。さらに、アドレス計算手段２は、個々のメモリ・モジュールＭＥＭ１及びＭＥＭ２が選択的にアクセスされ得るようにするチップ選択信号ＣＳ１及びＣＳ２を生成する。
【００２１】
アドレス計算手段２は、論理アドレス・バス１０を通して受信した論理メモリ・アドレスｉａｄｒ［０〜ｉ］をメモリ・モジュールＭＥＭ１及びＭＥＭ２の各メモリ位置に割り当てられた物理メモリ・アドレスｐｈｙｓ＿ａｄｒ［０〜ｊ］に変換する。その際、アドレス計算手段は、プリセットされたオフセット値ＯＦＦＳＥＴ＿ＢＯＯＴ、ＯＦＦＳＥＴ＿ＲＴ１、ＯＦＦＳＥＴ＿ＲＴ２を用いて論理メモリ・アドレスｉａｄｒ［０〜Ｉ］に論理演算を施す。好ましい単純な実施形態では、論理演算は、論理メモリ・アドレスｉａｄｒ［０〜ｉ］への又はそれら論理メモリ・アドレスからのオフセットＯＦＦＳＥＴ＿ＢＯＯＴ、ＯＦＦＳＥＴ＿ＲＴ１、ＯＦＦＳＥＴ＿ＲＴ２の加算又は減算を備える。しかし、本発明はこの形態の論理演算に限られるものではない。単なる例示として他の形態の論理演算について述べると、物理メモリ・アドレスｐｈｙｓ＿ａｄｒ［０〜ｊ］に変換する際の、論理メモリ・アドレスｉａｄｒ［０〜ｉ］への複数のオフセットＯＦＦＳＥＴ＿ＢＯＯＴ、ＯＦＦＳＥＴ＿ＲＴ１、ＯＦＦＳＥＴ＿ＲＴ２の加算、及び上記論理メモリ・アドレスｉａｄｒ［０〜ｉ］への又はそれら論理メモリ・アドレスからのオフセットの和の加算又は減算、或いは追加のメモリ・アドレス置換の考慮、又は追加メモリ・ブロック・サイズの乗算などがある。
【００２２】
アドレス計算手段２のアドレス出力は物理アドレス・バス９に接続され、決定された物理メモリ・アドレスｐｈｙｓ＿ａｄｒ［０〜ｊ］がそのバスを通して書き込まれる。１つの物理アドレス・バス９と複数のチップ選択信号ＣＳ１、ＣＳ２の代わりに、複数の物理アドレス・バス９又はそれらの可能な組合せでもよい。
【００２３】
従来技術では、論理演算に使用されるオフセット値は固定でありメモリ・インタフェース１の不揮発性メモリに格納されているが、本発明によるメモリ・インタフェース１は、例えばフリップフロップ又はラッチの形態を取ることができる揮発性のオフセット・メモリ３を備えることができ、オフセット・メモリ３にはオフセット値ＯＦＦＳＥＴ＿ＢＯＯＴ、ＯＦＦＳＥＴ＿ＲＴ１、ＯＦＦＳＥＴ＿ＲＴ２を書き込むことができ、それらのオフセット値は、メモリ・アドレスｉａｄｒ［０〜ｉ］との論理演算のために、アドレス計算手段２によって後でオフセット・メモリ３から読み出される。オフセット・メモリ３へのオフセット値ＯＦＦＳＥＴ＿ＢＯＯＴ、ＯＦＦＳＥＴ＿ＲＴ１、ＯＦＦＳＥＴ＿ＲＴ２の書き込みは、この場合は、ハードウェアの形態でメモリ・インタフェース１に実装されたオフセット制御手段４によって実施される。
【００２４】
本発明によれば、メモリ・インタフェース１の初期化の間に、オフセット制御手段４がプログラム・メモリ及び／又はデータ・メモリＭＥＭ内のプリセット記憶位置から（この例では、矢印５によって記号的に示されるように、メモリ・モジュールＭＥＭ１から）オフセット値ＯＦＦＳＥＴ＿ＢＯＯＴを読み出し、そのオフセット値ＯＦＦＳＥＴ＿ＢＯＯＴを揮発性のオフセット・メモリ３に書き込み、それによってメモリ・インタフェース１を正しいオフセット値ＯＦＦＳＥＴ＿ＢＯＯＴを用いてブートさせることが提供される。オフセット値ＯＦＦＳＥＴ＿ＢＯＯＴが、複数のメモリ領域にセグメント化されたメモリ・モジュールＭＥＭ１に書き込まれ、好ましくは、上記メモリ・モジュールＭＥＭ１の個々のオフセット構成もそのメモリ・モジュールＭＥＭ１に格納されることが有用であることに注意されたい。さらに、イネーブル信号ｅｎ＿ａｄによって記号的に示されるように、揮発性オフセット・メモリ３へのオフセット値ＯＦＦＳＥＴ＿ＢＯＯＴ、ＯＦＦＳＥＴ＿ＲＴ１、ＯＦＦＳＥＴ＿ＲＴ２の書き込みが完了するまでは、オフセット制御手段４によってアドレス計算手段２がディスエーブルにされ、完了後にだけプログラム・メモリ及び／又はデータ・メモリＭＥＭへのアクセスが許可されることも提供される。ハードウェア手段によって実施されるメモリ・インタフェース１の初期化によってプログラム・メモリ及び／又はデータ・メモリの正しいセグメント化が設定されてからでないと、上記メモリからの任意のコードは実行できるようにならない。このようにして、ユーザによる不許可のメモリ・アクセスは実際に阻止される。
【００２５】
本発明によるこの対応により、変更されたプログラム・メモリ及び／又はデータ・メモリ構成が使用される場合でも、もはやメモリ・インタフェース１自体を変更する必要はなくなる。その代わりに、使用されることになる新しいプログラム・メモリ及び／又はデータ・メモリＭＥＭに変更されたオフセット値ＯＦＦＳＥＴ＿ＢＯＯＴを書き込むことによって、容易な方法で構成が再プログラムされることが必要になるだけである。当然のことながら、このことは、新しい製品が作られるときの設計プロセスを迅速化する。このようにして、単にＲＯＭマスクの変更だけでメモリ領域の割り振りが変更され得る。従って、ＲＯＭマスク製品の場合は、メモリ領域ＳＲＯＭ０〜ＳＲＯＭ５．５、ＥＲＯＭ０〜ＥＲＯＭ７．５、ＵＲＯＭ０〜ＵＲＯＭ３．５の分割もまた、各新しいＲＯＭコードを用いて、余計なコストをかけずに再構成され得るようになる。
【００２６】
本発明によるメモリ・インタフェース１のさらなる非常に柔軟性のある実施形態では、オフセット制御手段４は、メモリ・インタフェース１の実行時に揮発性オフセット・メモリ３にオフセット値ＯＦＦＳＥＴ＿ＲＴ１、ＯＦＦＳＥＴ＿ＲＴ２を書き込むように構成され、それによって、メモリのセグメント化がソフトウェア手段によって変更されるようになる。このために、オフセット制御手段４は、１つのオフセット制御入力６と２つのオフセット構成入力７、８を備える。オフセット制御入力６におけるソフトウェア制御された信号に応じて、オフセット制御手段４は、（オフセット構成入力７からの）オフセット値ＯＦＦＳＥＴ＿ＲＴ１、又は（オフセット構成入力８からの）ＯＦＦＳＥＴ＿ＲＴ２を読み込み、それらのオフセット値を揮発性オフセット・メモリ３に書き込む。このようにして、メモリのセグメント化は実行時に変更され得る。オフセット構成入力７、８は、ハードワイヤード回路、マスクプログラム可能な位置などを備える、オフセット値ＯＦＦＳＥＴ＿ＲＴ１、ＯＦＦＳＥＴ＿ＲＴ２が格納された不揮発性メモリ（図示せず）にアクセスすることによってオフセット値ＯＦＦＳＥＴ＿ＲＴ１、ＯＦＦＳＥＴ＿ＲＴ２を取得する。
【００２７】
上述の諸実施形態が本発明を制限するものではなく例示したものであり、従って当業者には、添付の特許請求の範囲によって規定された本発明の範囲を逸脱することなく多くの代替実施形態が設計できるはずであることに留意されたい。特許請求の範囲において、括弧内に示されたいずれの参照符号も、特許請求の範囲の範囲を制限するものと解釈すべきではない。「備え」や「備える」などの用語は、いずれかの特許請求の範囲又は明細書の全体に記載されたもの以外の要素又はステップの存在を排除するものではない。ある要素の単数での参照はその要素の複数での参照を排除するものではなく、その逆も同様である。いくつかの手段を列挙した装置クレームでは、それらの手段のうちのいくつかは、同一アイテムのハードウェア又はソフトウェアによって実施することができる。いくつかの手段が互いに異なる従属クレームに記載されているという単なる事実によって、それらの手段の組合せが有利に使用され得ないことを示すものではない。
【図面の簡単な説明】
【００２８】
【図１】２つの物理メモリ・モジュールに分割された３つの論理メモリ領域を備えたメモリ構成の一例を示す図である。
【図２】本発明によるメモリ構成とメモリ・インタフェースの概略ブロック回路図を示す図である。
【図１】
2008511896.tif 000003
【図２】
2008511896.tif 000004
【国際調査報告】
2008511896.tif 000005
2008511896.tif 000006