(57)【要約】【課題】冗長処理システム（例えば、宇宙アプリケーションで使用）の性能及び信頼性を動的に最適化するための改良されたシステム及び方法が開示される。【解決手段】一例として複数のプロセッサを含むフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）が開示される。ミッション特定モード又は環境条件を基に処理システムは、例えば汎用のクワッド対称型マルチプロセッサ（ＳＭＰ）の高性能とプロセッサ冗長セット（例えば三重モジュール式冗長システム）の高信頼性との間を動的かつ安全に移行できる。十分なミッション条件が満足されたとき、このアーキテクチャによって、マルチプロセッサを有する単一のＦＰＧＡの使用は、最大の処理スループットを得られる利点をうまく生かすことができ、また必要なときに、より低いスループットと高い信頼度モードへ安全に移行できる。言い換えると、ミッション中の特定の点で、そのミッション条件が許容する信頼度又は信頼性を犠牲にして、高い処理能力とスループットを得ることができる。そのミッション条件が時間内の特定の点で減少したレベルの信頼性を支持できる場合、プロセッサは、その冗長セットの３倍から４倍の処理能力を生成する（例えばトリプル又はクワッドストリングの）単一ストリングで実行するように適合され得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の処理ユニット（１０２ａ〜１０２ｎ）と、
前記複数の処理ユニット（１０２ａ〜１０２ｎ）に接続された少なくとも１つの比較ユニット（１０４）と、及び
前記少なくとも１つの比較ユニット（１０４）に接続された制御ユニット（１０６）とからなり、前記少なくとも１つの比較ユニット（１０４）は、前記制御ユニット（１０６）に応答し、前記複数の処理ユニット（１０２ａ〜１０２ｎ）に関連する処理能力レベルを変更するように適合したシステム（１００）。
【請求項２】
前記複数の処理ユニット（１０２ａ〜１０２ｎ）が、プログラム可能処理ユニットであることを特徴とする請求項１記載のシステム（１００）。
【請求項３】
前記少なくとも１つの比較ユニット（１０４）が、プログラム可能であることを特徴とする請求項１記載のシステム（１００）。
【請求項４】
前記複数の処理ユニット（１０２ａ〜１０２ｎ）が、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）中に配置されることを特徴とする請求項１記載のシステム（１００）。
【請求項５】
前記複数の処理ユニット（１０２ａ〜１０２ｎ）、前記少なくとも１つの比較ユニット（１０４）及び前記制御ユニット（１０６）がフィールド・プログラマブル・ゲート・アレイ中に配置されることを特徴とする請求項１記載のシステム（１００）。
【請求項６】
前記複数の処理ユニット（１０２ａ〜１０２ｎ）及び前記少なくとも１つの比較ユニット（１０４）が、特定用途向け集積回路中に配置されることを特徴とする請求項１記載のシステム（１００）。
【請求項７】
前記複数の処理ユニット（１０２ａ〜１０２ｎ）が、冗長セットとして配置される少なくとも２つの処理ユニット（１０２ａ，１０２ｎ）を含む請求項１記載のシステム（１００）。
【請求項８】
少なくとも２つのプロセッサ（１０２ａ〜１０２ｎ）を含み、前記少なくとも２つのプロセッサの各プロセッサが、実質上同一の機能を実行するように適合され、及び
前記少なくとも２つのプロセッサ（１０２ａ〜１０２ｎ）に接続された制御ユニット（１０６）を含み、前記制御ユニット（１０６）は、前記少なくとも２つのプロセッサ（１０２ａ〜１０２ｎ）が少なくとも１つのストリング構成又は冗長構成で配置されるように、前記少なくとも２つのプロセッサ（１０２ａ〜１０２ｎ）をプログラムすることに適合したプログラム可能論理装置（１００）。
【請求項９】
プログラム可能論理装置（１００）が、フィールド・プログラマブル・ゲート・アレイからなる請求項８記載のプログラム可能論理装置（１００）。
【請求項１０】
プログラム可能論理装置（１００）が、集積回路からなる請求項８記載のプログラム可能論理装置（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にコンピュータ処理分野に関し、さらに具体的に言うと、排他的でないが、例えば、宇宙アプリケーションで使用可能な冗長処理システムの性能及び信頼性を動的に最適化するためのシステム及び方法に関する。
【背景技術】
【０００２】
宇宙アプリケーションでは、より高い信頼性と速い処理速度を有する、小さく軽い低消費電力の高性能システムに対して大きな要求がある。費用効果があるようにこれらのシステムは、一般に大きさや重さを最小化するように設計される。なぜならば宇宙ミッションで大きさや重さは、一般的に最も重要な「コスト」だからである。それにもかかわらず、宇宙アプリケーションにおけるシステムのミッションクリティカルなコンポーネントは、その信頼度及び障害への許容範囲を増やすために二重化される。例えば、冗長セットとして動作するマルチプロセッサは、同一の入力データを受信し、同一のミッションクリティカルな計算を実行し、同一の出力コマンドを転送するように設計される。しかし、宇宙で動作するシステムの信頼度及び障害への許容範囲の増加の要求に加えて、処理量（スループット）又は処理速度増加に対する大きな要求もある。しかし、既存の宇宙システムのハードウェアの処理速度は、比較的遅く、これらのシステムは、（理由の１つとして冗長性及びフォルトトレラント要求により）比較的高価である。したがって多大な追加コストを負担せずに、例えば宇宙アプリケーションで使用可能な、冗長処理システムの性能及び信頼度を最適化できる技術に対して大きな要求がある。詳細に後述するように本発明は、そのような技術として冗長処理システムにおける性能及び信頼度を動的に最適化するシステム及び方法を提供する。
【特許文献１】本発明は、同一出願人により２００４年６月１５日に出願された、題名「ＲＥＤＵＮＤＡＮＴ  ＰＲＯＣＥＳＳＩＮＧ  ＡＲＣＨＩＴＥＣＴＵＲＥ  ＦＯＲ  ＳＩＮＧＬＥ  ＦＡＵＬＴ  ＴＯＬＥＲＡＮＣＥ」（代理人整理番号Ｈ０００６６２０−１６２８）という米国特許出願第１０／８６７，８９４に関連し、その全体の参照により本明細書に取り入れる。
【発明の開示】
【課題を解決するための手段】
【０００３】
本発明は、（例えば、宇宙アプリケーションで使用するための）冗長処理システムの性能及び信頼度を動的に最適化するための改良されたシステム及び方法を提供する。本発明の望ましい実施形態に従って、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）が複数のプロセッサを含んで提供される。ミッション特定モード又は環境的な条件を基に処理システムは、例えば高性能の汎用目的クワッド対称型マルチプロセッサ（ＳＭＰ）と高信頼度の冗長セットプロセッサ（例えば、三重モジュラー冗長（ＴＭＲ）システム）との間で動的かつ安全に移行できる。十分なミッション条件が満足されるとき、このアーキテクチャによって、マルチプロセッサを有する単一のＦＰＧＡの使用は、最大処理スループットを得る利点をうまく生かすことができ、また必要なときに、より低いスループットと高い信頼度モードへ安全に移行できる。言い換えると、ミッション中の特定の点で、そのミッション条件が許容する信頼度又は信頼性を犠牲にして、高いスループット又は処理能力を得ることができる。そのミッション条件が時間内の特定の点で減少したレベルの信頼性を支持できる場合、プロセッサは、その冗長セットの３倍から４倍の処理能力を生成する（例えばトリプル又はクワッドストリングの）単一ストリングで実行するように適合され得る。
【発明を実施するための最良の形態】
【０００４】
本発明の特徴として考えられる新規機能が添付される請求項の中で説明される。しかし、最も好ましいモードと同様に本発明それ自体は、さらにこの発明の目的及び利点が、付随する図面と共に読むときに、例示の実施形態である以下の詳細説明の参照により最もよく理解されるだろう。
【０００５】
今、図を参照すると、図１は、本発明の望ましい実施形態を実装するために使用可能なシステム（１００）のブロック図を示している。一実施形態でシステム（１００）は、特定用途向け集積回路（ＡＳＩＣ）中の電子コンポーネントであり得る。別の実施形態でシステム（１００）は、プリント配線基板（ＰＷＡ）中の電子コンポーネントであり得る。この典型的な実施形態でシステム（１００）は、望ましくは少なくとも１つのフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を含む論理装置である。しかし本発明は、特に限定されておらず、冗長セット中で複数の処理ユニット（ＣＰＵ）を含み、宇宙のミッション又は同様の環境内で動作可能な、例えば任意の適切なシステム、回路、集積回路、チップ、電子コンポーネント、電子モジュール等を含み得る。
【０００６】
この例示でシステム（１００）は、複数の処理ユニット１０２ａ，１０２ｂ，１０２ｃ，〜１０２ｎ（添え字の「ｎ」は使用される処理ユニットの合計数を示す）と、比較ユニット（１０４）、及び制御ユニット（１０６）を含む。そのように４つの処理ユニット（１０２ａ〜１０２ｎ）がこの例の中で示されるが、この特定の数は、例示目的のために過ぎず、任意の適切な数の処理ユニットがシステム（１００）の中で使用され得る。しかし、処理ユニット（１０２ａ〜１０２ｎ）が、冗長なフォルトトレラントなアーキテクチャでの使用が意図される場合、システム（１００）は、少なくとも３つの冗長処理ユニットを含むことが望ましい。例えば、前述の題名「ＲＥＤＵＮＤＡＮＴ  ＰＲＯＣＥＳＳＩＮＧ  ＡＲＣＨＩＴＥＣＴＵＲＥ  ＦＯＲ  ＳＩＮＧＬＥ  ＦＡＵＬＴ  ＴＯＬＥＲＡＮＣＥ」の関連アプリケーションで開示したように、障害のある処理ユニットを判定するとき、第３の処理ユニットの包含が決着投票（ｔｉｅ−ｂｒｅａｋｉｎｇ  ｖｏｔｅ）を提供する。いずれにしても適切な論理装置の例は、複数のプロセッサ及び比較器を含んでいて、複数の処理ユニット（例えば処理ユニット１０２ａ〜１０２ｎ）及び比較ユニット（例えば１０４）が、Ｘｉｌｉｎｘ  Ｉｎｃによって製造された「Ｖｉｒｔｅｘ−II  Ｐｒｏ（登録商標）のＦＰＧＡ」を含む論理装置のように配置されたシステム（１００）の少なくとも一部を実装するために使用され得る。「Ｖｉｒｔｅｘ−II  Ｐｒｏ  ＦＰＧＡ」は、プログラム可能論理装置（ＰＬＤ）であり、３００〜４００ＭＨｚのオンチップ４２０＋ＤＭＩＰＳのＩＢＭ製ＰｏｗｅｒＰＣ（登録商標）４０５プロセッサ４個を上限とし、性能を最大化するように適切に接続されたオンチップメモリ及びプログラム可能論理リソースを共に含むことができる。
【０００７】
特に４つの処理ユニット及び１つの比較ユニットを含む単一の論理装置の代わりに、本発明は、そのようなアーキテクチャによって限定されず例えば、各装置につき２つのプロセッサ及び１つの比較器を含む２つの論理装置のように、異なる実施形態の中で配置可能である。そのような配置においてその２つの比較器は、分散アーキテクチャの比較機能を実行するために結合され得る。そのように一実施形態で双方の比較器は、本質的に同等の比較機能を実行できる。別の実施形態でその２つの比較器は、相互に補完可能で１つの比較機能を共同して実行できる。
【０００８】
この例の実施形態で処理ユニット（１０２ａ〜１０２ｎ）それぞれの出力は、比較ユニット（１０４）の入力それぞれと接続されている。また比較ユニット（１０４）の出力も処理ユニット（１０２ａ〜１０２ｎ）それぞれの入力と接続されている。この例で比較ユニット（１０４）は、ソフトウェアで実装されるものに対し、ハードウェアの比較器として有利に実装される（例えばハードウェア実装の速度は、ソフトウェア実装よりかなり高速である）。したがって比較ユニット（１０４）は、処理ユニット（１０２ａ〜１０２ｎ）それぞれから受信した入力データに対して比較機能を実行でき、実行された比較機能の結果に応答し、比較ユニット（１０４）は、処理ユニット（１０２ａ〜１０２ｎ）それぞれの動作を制御するために１つ以上の適切な信号を出力できる。しかし、追加として比較ユニット（１０４）はまた、制御ユニット（１０６）の出力から受信した１つ以上の制御信号に応答し、処理ユニット（１０２ａ〜１０２ｎ）それぞれの動作を制御するために適切な信号を出力できる。
【０００９】
図２は、一例の比較ユニット（２００）のブロック図を示し、図１中の比較ユニット（１０４）を実装するために使用され得る。この例の実施形態で比較ユニット（２００）は、バイナリ比較器（２０２）、セレクタ（２０４）、制御論理ユニット（２０６）及びブロードキャスタ（２０８）を含む。バイナリ比較器（２０２）の複数の入力（Ｃ１〜Ｃｎ）は、例えば図１中の処理ユニット（１０２ａ〜１０２ｎ）のような（図示しない）処理ユニットの出力それぞれから出力された信号を受信するために配置される。また、入力（Ｃ１〜Ｃｎ）は、セレクタ（２０４）のそれぞれの入力と接続される。バイナリ比較器（２０２）の出力は、制御論理ユニット（２０６）と接続され、制御論理ユニット（２０６）の出力は、セレクタ（２０４）の選択入力と接続される。セレクタ（２０４）の出力は、ブロードキャスタ（２０８）の入力と接続される。特にこの例の実施形態で制御論理ユニット（２０６）の第２の入力は、外部の制御ユニット（例えば図１中の制御ユニット１０６）の出力と接続される。
【００１０】
この例の実施形態の動作で図１中の処理ユニット（１０２ａ〜１０２ｎ）それぞれは、出力信号（Ｃ１〜Ｃｎ）それぞれを生成する。出力信号（Ｃ１〜Ｃｎ）は、バイナリ比較器（２０２）によって受信される。バイナリ比較器（２０２）は、障害のあるまたは停止したプロセッサがあるか否かを判定するために、プロセッサ出力間のビット位置のどんな変化も検知するようにビットレベルの比較を実行できる。バイナリ比較器（２０２）におけるビット比較の結果は、制御論理ユニット（２０６）へ転送される。制御論理ユニット（２０６）は、比較結果を基に制御信号を生成する。制御論理ユニット（２０６）からの制御信号は、セレクタ（２０４）を起動する。停止したプロセッサの場合、制御論理ユニット（２０６）からの制御信号は停止した出力以外の出力を選択してブロードキャスタ（２０８）へ送信するために、セレクタ（２０４）を起動する。ブロードキャスタ（２０８）は、選択された信号をすべての処理ユニット（例えば処理ユニットの１０２ａ〜１０２ｎ）へブロードキャストし、停止したプロセッサは、それに応じてリセットされ得る。
【００１１】
しかし本発明の原理に従うと、特に制御論理ユニット（２０６）もまた、ブロードキャスタ（２０８）に対して適切な出力を選択するためにセレクタ（２０４）を起動する制御信号を生成でき、外部の制御ユニット（例えば図１中の制御ユニット１０６）から受信した入力信号に応答する。その後、ブロードキャスタ（２０８）は、ミッション要求に従って処理ユニットを構成するために、その選択された出力信号をすべての処理ユニット（例えば処理ユニットの１０２ａ〜１０２ｎ）へブロードキャストできる。この例で例示目的として図１中の処理ユニット（１０２ａ〜１０２ｎ）が、より大きな信頼性及び高いフォルトトレラントを達成するために、最初は４つのプロセッサの冗長セットとして動作していると仮定され得る。そのようなにこの例では、処理ユニット（１０２ａ〜１０２ｎ）の完全な冗長セットは、「最大ソリューション」又は標準ＡＳＩＣのＴＭＲソリューションとして知られたものを表わす。したがって、最大又はＴＭＲソリューションを使用すると、処理ユニット（１０２ａ〜１０２ｎ）の冗長セットの処理能力は、特定レベルの信頼性に関連付けされ得る。言い換えると、最大又はＴＭＲソリューションにおける完全な冗長セットのプロセッサの場合のセットの処理能力は、ミッション全体を通して不変である。処理能力と信頼性との間のこの関係を示す例を図３に関連して後述する。
【００１２】
図３は、時間を通して複数のプロセッサの信頼性と処理能力の対比をグラフで（３００）例示して本発明の原理を例示する。この例示の目的として図３中に示す全時間ｔは、宇宙ミッションの経過時間を表す。今、図１及び３を参照すると、処理能力の特定レベル（例えば、１つのプロセッサ能力を有する完全な冗長セット）（３０２）は、最大レベルの信頼性（例えば最大又はＴＭＲソリューション）（３０８）に対して、全時間ｔで不変であることがわかる。しかしこの例でミッションが時間内で進行するにつれ、ミッション条件は、時間ｔ１で減少したレベルの処理信頼性が許容される。そうすると、時間ｔ１で図１中の制御ユニット（１０６）は（例えばシステムのミッション指示に応答して）、比較器（１０４）へ（例えば４ビットからなる）制御信号を出力でき、比較器は減少した冗長セットを構成するために、処理ユニット（１０２ａ〜１０２ｎ）へ（例えば、４つのワード又は含まれたプロセッサそれぞれに１ワードの）適切な制御信号を出力できる。例えば時間ｔ１で増加したプロセッサの処理能力レベル（３０４）に示すように、比較器（１０４）は、冗長セットの３つの処理ユニット（例えば１０２ａ〜１０２ｃ）に増加したスループットを提供するために、第４の処理ユニット（この例では１０２ｎ）をストリング（ｓｔｒｉｎｇ）で動作するように、指示できる。しかし、（例えば３１０に示すように）時間ｔ１で処理の信頼性レベルは減少される。同様に、ミッション要求によってそのミッションが継続し、かつ、その条件が追加的に減少したレベルの信頼性が許容されるような場合、制御ユニット（１０６）は比較器（１０４）へ制御信号を出力可能で、比較器は時間ｔ２で処理能力レベル（３０６）に示すような最大レベルの処理能力（及びスループット）を生成するために、この例では高性能の（例えば４つの処理ユニットのストリングである）クワッドＳＭＰ構成に再構成するために、処理ユニット（１０２ａ〜１０２ｎ）へ適切な信号を出力できる。しかしながら時間ｔ２ではまた、減少したレベルの信頼性（３１２）に示すように、クワッドＳＭＰ構成の処理ユニット（１０２ａ〜１０２ｎ）は、最小限の可能なレベルの信頼性を提供する。
【００１３】
そのように図３は、特定時間のミッション条件が、システム（１００）の処理能力及び信頼性を動的に最適化するために異なる処理ユニット構成を許容し得ることを示す。ミッション条件は、例えばクワッドストリングプロセッサ構成、トリプル冗長プラス１プロセッサ構成、デュアル冗長プラス２プロセッサ構成、２つのデュアル冗長プロセッサ構成、及び完全な冗長の最大又はＴＭＲソリューション構成のような、異なるプロセッサ構成間を安全かつ円滑に移行することによって、処理システムの信頼性を増加又は減少させることが許容され得る。特に、プロセッサ構成は、システムの能力及び信頼性を動的に最適化するために使用され得るが、本発明はそれに限定せずタスクを基にした１つ以上の処理ユニットを再構成することを含むことも可能である。
【００１４】
例えば、ミッションアプリケーション内での特定のソフトウェアタスクは、最大の信頼性を要求しないために、制御ユニット（１０６）は、（例えばこのタスク用にスループットを増加させるために）信頼性の減少要求に応答し、処理ユニット（１０２ａ〜１０２ｎ）を再構成するために、（例えば比較器１０４を介して）適切な制御信号を出力するように指示できる。したがって、本発明の原理に従って、システム（１００）は、比較的小さく高速に構成可能な論理装置を用いて変化するミッション条件に応じて、処理ユニットの信頼性又は信頼度、並びに、能力及びスループットを最適化するために、処理ユニットの冗長セット（１０２ａ〜１０２ｎ）を動的に再構成できる。
【００１５】
図４は、本発明の望ましい実施形態を実装するために使用され得る一例の方法（４００）の流れ図を示す。この例の実施形態で制御ユニット（例えば図１の制御ユニット１０６）に関連付けられる又は含まれる（明示的に表示しない）プロセッサ（例えば宇宙ミッション用のオンボード又は外部プロセッサ）は、ミッションの間、条件に関連する性能監視の責任能力があり得る。この例では、そのミッションが進行するに従って、このミッションプロセッサは、所定の期間実行されるミッションアプリケーション（又はミッションプロセッサタスク）への信頼性要求を取得する（ステップ４０２）。そのミッションプロセッサ（又は制御ユニット自体）はその後、ミッション条件（例えば信頼性要求）が、所定の期間、減少したレベルの信頼性が許容し得るものであるか否かを判定する（ステップ４０４）。例えば、はじめは処理ユニット（１０２ａ〜１０２ｎ）が最大の潜在的信頼性及び増加したフォルトトレラント用の完全な冗長モード（例えば最大又はＴＭＲソリューションシステムを得るために）で動作されると仮定され得る。所定の期間、その計画されたミッション条件が信頼性の減少が許容されない場合、処理の流れは終了する。
【００１６】
しかし、（ステップ４０４で）ミッションプロセッサ（又は制御ユニット）が、所定の期間、計画されたミッションの条件で減少したレベルのプロセッサ信頼性が許容される場合、ミッションプロセッサは、そのミッションのアプリケーション（単数又は複数）及び／又は所定の期間に実行される（又は存在している）処理タスクの能力及び／又はスループットの要求を取得する（ステップ４０６）。その後、ミッションプロセッサ（又は制御ユニット）は、追加的な処理能力及び／又はスループットが所定の期間に所望されるか否かを判定する（ステップ４０８）。もし所望されない場合、処理の流れは終了する。
【００１７】
しかし、（ステップ４０８で）ミッションプロセッサ（又は制御ユニット）が、所定の期間、追加的な処理能力及び／又はスループットが所望されると判定する場合には、ミッションプロセッサ（又は制御ユニット）は、追加的な処理能力及び／又はスループットの総量を判定する（ステップ４１０）。その後、ミッションプロセッサ（又は制御ユニット自体）は、所望された処理能力及び／又はスループット（例えば、又は少なくとも可能な追加的な処理能力及び／又はスループット）の所望の増加を達するために、含まれる処理ユニット（例えば処理ユニット１０２ａ〜１０２ｎ）の配置を再構成するために、適切な制御データを含む（モード）制御信号を生成する。その後、その（モード）制御信号は、（モード）制御ユニット（例えば制御ユニット１０６）へ送信されるか又は図１及び２によって例示される実施形態で実装のセレクタ（２０４）へ送信される（ステップ４１２）。例えば、（モード）制御信号は、セレクタ（２０４）に対して、その処理能力及び／又はその冗長セットのスループットの３又は４倍まで達成するようなトリプル又はクワッド（ＳＭＰ）ストリング処理ユニットとして処理ユニット（１０２ａ〜１０２ｎ）を構成させ得る。その後、処理の流れは終了する。
【００１８】
本発明は、十分に機能する処理システムのコンテキストの中で説明されてきたが、当業者は、本発明の処理が命令のコンピュータ可読メディア及び多様な形式で配布されることが可能であり、特定の信号タイプにかかわらずその配布を実際に実行するために使用されるメディアの生成に本発明が等価的に適用され得ることを理解する留意が重要である。コンピュータ可読メディアの例は、フロッピーディスク、ハードディスクドライブ、ＲＡＭ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭのような記録可能メディア、及びデジタル及びアナログ通信リンク、例えば無線周波数及び光伝送のような送信形式を使用する有線又は無線リンクのような送信タイプのメディアを含む。コンピュータ可読メディアは、特定の処理システムで実際の使用に対して復号化されるような符号化形式で取り込み得る。
【００１９】
本発明の論述は、例示及び説明の目的で表してきたものであり、開示された形式の発明に対して、完全でも限定されたものでもない。当業者にとって、多くの修正物及び変形物が明白だろう。これらの実施形態は、本発明の原理、実用的なアプリケーションを最適に説明するため、かつ、他の一般的な当業者が特定の意図された使用に適した多様な修正を伴う様々な実施形態に向けて本発明が理解できるように、選択され説明されている。
【図面の簡単な説明】
【００２０】
【図１】本発明の望ましい実施形態を実装するために使用され得るシステムのブロック図を示す。
【図２】図１中の比較ユニット（１０４）を実装するために使用され得る比較ユニットの一例のブロック図を示す。
【図３】時間を通して複数プロセッサの処理能力と信頼性の対比をグラフ表現で示し、本発明の原理を例示している。
【図４】本発明の望ましい実施形態を実装するために使用され得る一例方法の流れ図を示す。
【図１】
2008538151.tif 000003
【図２】
2008538151.tif 000004
【図３】
2008538151.tif 000005
【図４】
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【手続補正書】
【提出日】平成19年12月10日(2007.12.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
冗長処理システム（１００）の性能及び信頼性を動的に最適化するための方法（４００）であって、
複数のプロセッサに対する少なくとも１つの信頼性要求を取得するステップ（４０２）と、
減少したレベルの信頼性が、前記複数のプロセッサに対して許容されるか否かを判定するステップ（４０４）と、
前記複数のプロセッサに対する少なくとも１つの処理能力要求を取得するステップ（４０６）と、
増加したレベルの処理能力が、前記複数のプロセッサに所望されるか否かを判定するステップ（４０８）と、
増加したレベルの処理能力が、前記複数のプロセッサに対して所望され、かつ、減少したレベルの信頼性が、前記複数のプロセッサに対して許容される場合、制御信号を前記複数のプロセッサへ送信するステップ（４１２）と、及び
前記制御信号に応答し、前記複数のプロセッサに対する処理能力レベルを増加するステップ（４１２）と、からなる方法。
【請求項２】
前記複数のプロセッサ（１０２ａ〜１０２ｎ）が、プログラム可能処理ユニットであることを特徴とする請求項１記載の方法（４００）。
【請求項３】
前記複数のプロセッサ（１０２ａ〜１０２ｎ）が、フィールド・プログラマブル・ゲート・アレイ中に配置されることを特徴とする請求項１記載の方法（４００）。
【国際調査報告】
2008538151.tif 000007
2008538151.tif 000008
2008538151.tif 000009