(57)【要約】新規構造の完全集積化ＵＷＢ送信機。送信機はパルス発生器、パルス変調器及び超広帯域ドライバアンプを含む。ＣＭＯＳプロセスまたはＢｉＣＭＯＳプロセスによって完全集積化可能な新規の低電圧兼低電力パルス発生回路は、２乗関数段、指数関数段及び２次微分関数段を含む。この構成に基づき、ＰＰＭ、ＢＰＳＫ及びＰＡＭパルス変調回路及びシステムが開示される。変調パルスは最高５ＧＨｚまでの帯域を有し、ＵＷＢアプリケーションに対して十分な振幅を有する対称２次微分ガウスパルスである。変調器出力を増幅し、アンテナを駆動する超広帯域ドライバアンプに関して、超広帯域、高利得を実現し、アンテナとの整合を同時に取るために、共通ソースの抵抗及びインダクタによるシャントフィードバックを、電流再利用技術を用いて行なう手法が採用される。【特許請求の範囲】
【請求項１】
ガウスパルス発生回路であって、
第１、第２及び第３端子を有し、飽和領域で動作するように構成された第１トランジスタを含む２乗関数段と、
前記第１トランジスタの第２端子に接続された第１端子と、第２端子と、第３端子とを有し、サブスレッショルド領域で動作するように構成された第２トランジスタを含む指数関数段と、
前記第２トランジスタの第２端子に接続された容量性−誘導性回路と、出力端子とを含む２次微分関数段であって、負荷が前記出力端子に接続されるとき、負荷の実抵抗が前記容量性−誘導性回路と合成されて２次微分応答を発生させる２次微分関数段と、
を備えるガウスパルス発生回路。
【請求項２】
前記２乗関数段は更に、前記第１トランジスタの第２端子に接続された第１抵抗を含む、請求項１記載のガウスパルス発生回路。
【請求項３】
前記指数関数段は更に、
前記第２トランジスタの第１端子に接続された第２抵抗と、
前記第１トランジスタの第２端子に接続された第１端子と、前記第２トランジスタの第１端子に接続された第２端子と、第３端子とを有する第３トランジスタと、
を含む、請求項１又は２記載のガウスパルス発生回路。
【請求項４】
前記第１及び第３トランジスタはＭＯＳＦＥＴトランジスタを含み、前記第２トランジスタはＢＪＴトランジスタを含む、請求項１乃至３のいずれか一項に記載のガウスパルス発生回路。
【請求項５】
前記第１、第２及び第３トランジスタはＭＯＳＦＥＴトランジスタを含む、請求項１乃至４のいずれか一項に記載のガウスパルス発生回路。
【請求項６】
出力電圧は次式：
【数１】
2008527797.tif 000005
に従って算出され、ここで、ｋｅ及びλは指数関数Ｉ−Ｖの特性方程式：
【数２】
2008527797.tif 000006
のパラメータであり、ＲＬは前記負荷の実抵抗であり、Ｃ，Ｌはそれぞれ前記容量性−誘導性回路の容量及びインダクタンスの値である、請求項１乃至４のいずれか一項に記載のガウスパルス発生回路。
【請求項７】
当該ガウスパルス発生回路は、ＢｉＣＭＯＳ半導体プロセスを使用してモノリシックに形成される集積回路である、請求項１乃至４のいずれか一項に記載のガウスパルス発生回路。
【請求項８】
当該ガウスパルス発生回路は、ＣＭＯＳ半導体プロセスを使用してモノリシックに形成される集積回路である、請求項１乃至３のいずれか一項、または請求項５に記載のガウスパルス発生回路。
【請求項９】
超広帯域変調回路であって、
第１、第２及び第３端子を有し、入力信号を前記第１端子で受信して飽和領域で動作するように構成された第１トランジスタを含む２乗関数段と、
前記第１トランジスタの第２端子に接続された第１端子と、第２端子と、第３端子とを有し、サブスレッショルド領域で動作するように構成された第２トランジスタを含む指数関数段と、
前記第２トランジスタの第２端子に接続された第１の容量性−誘導性回路と、出力端子とを含む２次微分関数段であって、負荷が前記出力端子に接続されるとき、負荷の実抵抗が前記第１の容量性−誘導性回路と合成されて２次微分応答を発生させる２次微分関数段と、
を含むガウスパルス発生回路と、
制御信号を受信するように構成された入力と、前記ガウスパルス発生回路に接続された出力とを有し、前記指数関数段のバイアス条件を前記入力の制御信号に応じて変化させるように構成された変調制御回路と、
を備える超広帯域変調回路。
【請求項１０】
前記２乗関数段は更に、前記第１トランジスタの第２端子に接続された第１抵抗を含む、請求項９記載の超広帯域変調回路。
【請求項１１】
前記指数関数段は更に、前記第１トランジスタの第２端子に接続された第１端子と、前記第２トランジスタの第１端子に接続された第２端子と、第３端子とを有する第３トランジスタを含む、請求項９又は１０記載の超広帯域変調回路。
【請求項１２】
前記変調制御回路は、
制御信号を受信する制御ポートと、第１ポートと、第２ポートとを有する第４トランジスタと、
前記第４トランジスタの第１ポートに接続された第１ポートと、前記第２トランジスタの制御ポートに接続された第２ポートと、前記容量性−誘導性回路に接続された第３ポートとを有するカレントミラー回路と、
を含む、請求項９乃至１１のいずれか一項に記載の超広帯域変調回路。
【請求項１３】
前記第１、第３及び第４トランジスタの各々はＭＯＳＦＥＴトランジスタを含み、前記第２トランジスタはＢＪＴトランジスタを含む、請求項９乃至１２のいずれか一項に記載の超広帯域変調回路。
【請求項１４】
当該超広帯域変調回路は、ＢｉＣＭＯＳプロセスを使用してモノリシックに形成される集積回路である、請求項９乃至１３のいずれか一項に記載の超広帯域変調回路。
【請求項１５】
前記第１、第２、第３及び第４トランジスタの各々はＭＯＳＦＥＴトランジスタを含み、当該超広帯域変調回路は、ＣＭＯＳプロセスを使用してモノリシックに形成される集積回路である、請求項９乃至１２のいずれか一項に記載の超広帯域変調回路。
【請求項１６】
前記指数関数段は更に、
前記第１トランジスタの第３端子に接続された第１端子と、第２端子と、前記第２トランジスタの第３端子に接続された第３端子とを有する第４トランジスタと、
前記第２トランジスタの第２端子に接続された第１端子と、前記第１トランジスタの第３端子に接続された第２端子と、第３端子とを有する第５トランジスタと、を含み、
前記第２及び第４トランジスタは差動動作する、請求項１１記載の超広帯域変調回路。
【請求項１７】
前記２次微分関数回路は更に、前記第２トランジスタの第２端子と前記出力端子とに接続された２次微分関数段を含み、（ｉ）負荷が前記出力端子に接続され、前記第２トランジスタが導通するとき、負荷の実抵抗が前記第１の容量性−誘導性回路と合成されて２次微分応答を発生させるとともに、（ｉｉ）負荷が前記出力端子に接続され、前記第４トランジスタが導通するとき、負荷の実抵抗が第２の容量性−誘導性回路と合成されて２次微分応答を発生させる、請求項１６記載の超広帯域変調回路。
【請求項１８】
前記変調制御回路は、
前記制御信号を受信するように構成された第１端子と、第２端子と、第３端子とを有する第６トランジスタと、
前記第１の容量性−誘導性回路と前記出力端子との間に配置された第７トランジスタであって、前記第６トランジスタの第１端子に接続された第１端子と、前記第１の容量性−誘導性回路に接続された第２端子と、前記出力端子に接続された第３端子とを有する第７トランジスタと、
前記第２の容量性−誘導性回路と前記出力端子との間に配置された第８トランジスタであって、前記第７トランジスタの第２端子に接続された第１端子と、前記出力端子に接続された第２端子と、前記第２の容量性−誘導性回路に接続された第３端子とを有する第８トランジスタと、
を含む、請求項１７記載の超広帯域変調回路。
【請求項１９】
前記第１、第３、第５、第６及び第７トランジスタはＭＯＳＦＥＴトランジスタであり、前記第２及び第４トランジスタはＢＪＴトランジスタである、請求項１８記載の超広帯域変調回路。
【請求項２０】
当該超広帯域変調回路は、ＢｉＣＭＯＳ半導体プロセスを使用してモノリシックに形成される集積回路である、請求項１９記載の超広帯域変調回路。
【請求項２１】
一つ以上の直列接続アンプ段を備える超広帯域ドライバアンプ回路であって、
各アンプ段は、
並列接続された第１及び第２のアンプ段トランジスタであって、第１及び第２のアンプ段トランジスタの各々が第１、第２及び第３端子を有し、第１及び第２のアンプ段トランジスタの第１端子が共に第１ノードに接続され、第１のアンプ段トランジスタの第３端子と第２のアンプ段トランジスタの第２端子とが共に第２ノードに接続されている、第１及び第２のアンプ段トランジスタと、
前記第１ノードと前記第２ノードとの間に接続され、誘導性要素及び抵抗性要素を含むフィードバック回路と、
を含む、超広帯域ドライバアンプ回路。
【請求項２１】
入力信号を受信する第１ポートと、前記一つ以上のアンプ段のうち第１のアンプ段の第１ノードに接続された第２ポートとを有するキャパシタを更に備える、請求項２０記載の超広帯域ドライバアンプ回路。
【請求項２２】
前記一つ以上のアンプ段のうち最終のアンプ段の第２ノードに接続された第１ポートと、出力信号を供給する第２ポートとを有するキャパシタを更に備える、請求項２１記載の超広帯域ドライバアンプ回路。
【請求項２３】
同じアンプ段内の第１及び第２のアンプ段トランジスタのゲート周辺長はほぼ一致する、請求項２０記載の超広帯域ドライバアンプ回路。
【請求項２４】
異なるアンプ段の第１及び第２のアンプ段トランジスタは異なるゲート周辺長を有する、請求項２０記載の超広帯域ドライバアンプ回路。
【請求項２５】
異なるアンプ段の第１及び第２のアンプ段トランジスタはほぼ同じゲート周辺長を有する、請求項２０記載の超広帯域ドライバアンプ回路。
【請求項２６】
前記第１及び第２のアンプ段トランジスタはそれぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、当該超広帯域ドライバアンプ回路は、ＣＭＯＳ半導体プロセスを使用してモノリシックに形成される集積回路である、請求項２０記載の超広帯域ドライバアンプ回路。
【請求項２７】
当該超広帯域ドライバアンプ回路は、ＢｉＣＭＯＳ半導体プロセスを使用してモノリシックに形成される集積回路である、請求項２７記載の超広帯域ドライバアンプ回路。
【請求項２８】
超広帯域送信機回路であって、
第１、第２及び第３端子を有し、飽和領域で動作するように構成された第１トランジスタを含む２乗関数段と、
前記第１トランジスタの第２端子に接続された第１端子と、第２端子と、第３端子とを有し、サブスレッショルド領域で動作するように構成された第２トランジスタを含む指数関数段と、
前記第２トランジスタの第２端子に接続された容量性−誘導性回路と、出力端子とを含む２次微分関数段と、
変調制御信号を受信するように構成された入力と、ガウスパルス発生回路に接続された出力とを有し、前記指数関数段のバイアス条件を前記変調制御信号に応じて変化させるように構成された変調制御回路と、
を含む超広帯域変調回路と、
前記２次微分関数段の出力端子に接続された入力と、出力とを有するドライバアンプであって、一つ以上の直列接続アンプ段を含み、前記容量性−誘導性回路に実抵抗成分を与えて当該ドライバアンプの入力に２次微分信号を生成するドライバアンプと、
を備え、各アンプ段は、
並列接続された第１及び第２のアンプ段トランジスタであって、第１及び第２のアンプ段トランジスタの各々が第１、第２及び第３端子を有し、第１及び第２のアンプ段トランジスタの第１端子が共に第１ノードに接続され、第１のアンプ段トランジスタの第３端子と第２のアンプ段トランジスタの第２端子とが共に第２ノードに接続されている、第１及び第２のアンプ段トランジスタと、
前記第１ノードと前記第２ノードとの間に接続され、誘導性要素及び抵抗性要素を含むフィードバック回路と、
を含む、超広帯域送信機回路。
【請求項２９】
前記２乗関数段は更に、前記第１トランジスタの第２端子に接続された第１抵抗を含む、請求項２８記載の超広帯域送信機回路。
【請求項３０】
前記指数関数段は更に、前記第１トランジスタの第２端子に接続された第１端子と、前記第２トランジスタの第１端子に接続された第２端子と、第３端子とを有する第３トランジスタを含む、請求項２８又は２９記載の超広帯域送信機回路。
【請求項３１】
前記変調制御回路は、
前記変調制御信号を受信する制御ポートと、第１ポートと、第２ポートとを有する第４トランジスタと、
前記第４トランジスタの第１ポートに接続された第１ポートと、前記第２トランジスタの制御ポートに接続された第２ポートと、前記容量性−誘導性回路に接続された第３ポートとを有するカレントミラー回路と、
を含む、請求項２８乃至３０のいずれか一項に記載の超広帯域送信機回路。
【請求項３２】
前記第１、第３及び第４トランジスタの各々はＭＯＳＦＥＴトランジスタを含み、前記第２トランジスタはＢＪＴトランジスタを含む、請求項２８乃至３１のいずれか一項に記載の超広帯域送信機回路。
【請求項３４】
前記指数関数段は更に、
前記第１トランジスタの第３端子に接続された第１端子と、第２端子と、前記第２トランジスタの第３端子に接続された第３端子とを有する第４トランジスタと、
前記第２トランジスタの第２端子に接続された第１端子と、前記第１トランジスタの第３端子に接続された第２端子と、第３端子とを有する第５トランジスタと、を含み、
前記第２及び第４トランジスタは差動動作する、請求項２８乃至２９のいずれか一項に記載の超広帯域送信機回路。
【請求項３５】
前記２次微分関数回路は更に、前記第２トランジスタの第２端子と前記出力端子とに接続された２次微分関数段を含み、（ｉ）負荷が前記出力端子に接続され、前記第２トランジスタが導通するとき、負荷の実抵抗が前記第１の容量性−誘導性回路と合成されて２次微分応答を発生させるとともに、（ｉｉ）負荷が前記出力端子に接続され、前記第４トランジスタが導通するとき、負荷の実抵抗が第２の容量性−誘導性回路と合成されて２次微分応答を発生させる、請求項３４記載の超広帯域送信機回路。
【請求項３６】
前記変調制御回路は、
前記変調制御信号を受信するように構成された第１端子と、第２端子と、第３端子とを有する第５トランジスタと、
前記第１の容量性−誘導性回路と前記出力端子との間に配置された第６トランジスタであって、前記第５トランジスタの第１端子に接続された第１端子と、前記第１の容量性−誘導性回路に接続された第２端子と、前記出力端子に接続された第３端子とを有する第６トランジスタと、
前記第２の容量性−誘導性回路と前記出力端子との間に配置された第７トランジスタであって、前記第５トランジスタの第２端子に接続された第１端子と、前記出力端子に接続された第２端子と、前記第２の容量性−誘導性回路に接続された第３端子とを有する第７トランジスタと、
を含む、請求項３５記載の超広帯域送信機回路。
【請求項３７】
入力信号を受信する第１ポートと、前記一つ以上のアンプ段のうち第１のアンプ段の第１ノードに接続された第２ポートとを有するキャパシタを更に備える、請求項２８記載の超広帯域送信機回路。
【請求項３８】
前記一つ以上のアンプ段のうち最終のアンプ段の第２ノードに接続された第１ポートと、出力信号を供給する第２ポートとを有するキャパシタを更に備える、請求項３７記載の超広帯域送信機回路。
【請求項３９】
同じアンプ段内の第１及び第２のアンプ段トランジスタのゲート周辺長はほぼ一致する、請求項２８記載の超広帯域送信機回路。
【請求項４０】
異なるアンプ段の第１及び第２のアンプ段トランジスタは異なるゲート周辺長を有する、請求項２８記載の超広帯域送信機回路。
【請求項４１】
異なるアンプ段の第１及び第２のアンプ段トランジスタはほぼ同じゲート周辺長を有する、請求項２８記載の超広帯域送信機回路。
【請求項４２】
当該超広帯域送信機回路は、ＢｉＣＭＯＳプロセスを使用してモノリシックに形成される集積回路である、請求項２８乃至４１のいずれか一項に記載の超広帯域送信機回路。
【請求項４３】
当該超広帯域送信機回路は、ＣＭＯＳプロセスを使用してモノリシックに形成される集積回路である、請求項２８乃至４１のいずれか一項に記載の超広帯域送信機回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は送信機回路及びシステムに関し、特に超広帯域送信機回路及びシステムに関する。
【背景技術】
【０００２】
超広帯域（Ｕｌｔｒａ−ｗｉｄｅ  ｂａｎｄ：ＵＷＢ）技術は高速、短距離、及び携帯無線通信システム及び装置の新規の有望な技術である。ＵＷＢ技術によって、無線パーソナルエリアネットワーク（ｗｉｒｅｌｅｓｓ  Ｐｅｒｓｏｎａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ：ＰＡＮ）、対話式ゲーム、オフィスネットワーキング、室内通信のような、短距離かつ高データレートの無線通信アプリケーションの開発の新たな機会がもたらされている。
【０００３】
ＵＷＢ無線トランシーバのビルディングブロックの設計に対する要求は、ＵＷＢ無線トランシーバが超広帯域、高速、高スループット、低干渉及び低消費電力を同時に満たすために非常に強くなっている。動作に不可欠な要素は、非常に狭いパルス（通常、０．２〜２ナノ秒）の生成であり、このパルスによって伝送する情報が変調される。回路が、配線不連続性、及び部品間での容量結合という理由により個別部品によって形成されるか、或いは相補型金属酸化物半導体（ＣＭＯＳ）プロセスまたはバイポーラ相補型金属酸化物半導体（ＢｉＣＭＯＳ）プロセスの低電圧絶縁及び低電流利得という理由により集積回路によって形成されるかどうかに関係なく、パルス発生装置／変調回路の中でナノ秒未満の長さのパルスを生成することは極めて困難である。
【０００４】
更に、パルス発生装置／変調器出力は、アンテナを駆動するには小さ過ぎる場合が多く、従ってＵＷＢアンテナとの最適なインピーダンス整合をとるために整合回路が必要となる場合が非常に多い。しかしながら、通常、整合回路はＵＷＢスペクトル（例えば、米国では３．１〜１０．６ＧＨｚ）ほど広帯域ではないので、インピーダンス不整合に起因する電力損失が伝送帯域のかなりの部分に渡って生じる。更に、広帯域整合回路は通常、極めて損失が大きいので、帯域対出力電力特性への改善効果が失われる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、ＣＭＯＳ半導体プロセスまたはＢｉＣＭＯＳ半導体プロセスを使用してモノリシック集積化を可能にする機能を備えた好ましい改良型ＵＷＢ送信機回路及びシステムを提供する必要がある。
【課題を解決するための手段】
【０００６】
本発明はＵＷＢ送信機回路を提供するものであり、ＵＷＢ送信機回路は、ガウスパルス発生器と、ガウスパルス発生器構成を利用する超広帯域変調器と、ドライバアンプと、を含む。変調回路は、２次微分ガウスパルスを供給するように構成される。ドライバアンプを使用して、変調回路と送信アンテナとの間の広帯域インピーダンス整合をとって、変調ＵＷＢパルスが高電力かつ低歪みで送信されるようにする。前述の回路は個別に形成することもできるし、ＵＷＢ送信機回路に集積化することもできるし、或いは、モノリシック集積回路に、例えばＣＭＯＳまたはＢｉＣＭＯＳ半導体処理を使用して形成することもできる。
【０００７】
ガウスパルス発生回路は例示としての実施形態では、２乗関数段と、指数関数段と、２次微分関数段と、を含む。２乗関数段は第１トランジスタを含み、第１トランジスタはトランジスタの飽和領域で動作するように構成される。指数関数段は第１トランジスタに接続される第２トランジスタを含み、第２トランジスタはトランジスタのサブスレッショルド領域で動作するように構成される。２次微分関数段は第２トランジスタに接続される容量性−誘導性回路と、出力端子と、を含み、負荷が出力端子に接続されるとき、負荷の実抵抗が容量性−誘導性回路と合成されて２次微分応答を発生させる。
【０００８】
超広帯域変調回路は上述のガウスパルス発生回路と、変調制御回路と、を含む。変調制御回路は、制御信号を受信するように構成された入力と、ガウスパルス発生回路に接続された出力と、を含み、変調制御回路は指数関数段のバイアス条件を制御信号に応じて変化させるように動作する。
【０００９】
超広帯域ドライバアンプ回路の構造は複数の直列接続アンプ段を含み、複数のアンプ段の各々は、並列接続された第１及び第２のアンプ段トランジスタと、フィードバック回路とを有する。第１及び第２のアンプ段トランジスタの各々は第１、第２及び第３端子を有し、第１及び第２のアンプ段トランジスタの第１端子は共に第１ノードに接続され、第１のアンプ段トランジスタの第３端子及び第２のアンプ段トランジスタの第２端子は共に第２ノードに接続される。誘導素子及び抵抗素子を含むフィードバック回路は第１ノードと第２ノードとの間に接続される。
【００１０】
超広帯域送信機回路は上述の超広帯域変調回路及びドライバアンプ回路を含む。特定の実施形態では、送信機回路は、ＢｉＣＭＯＳまたはＣＭＯＳ半導体プロセスを使用して集積回路として形成することができる。
【００１１】
本発明の特徴は、添付の図及び以下の詳細な説明を参照することにより一層深く理解することができる。なお、説明を明瞭にするために、既に特定されている特徴には、これらの特徴の参照記号がそのまま後続の図において付される。
【発明の効果】
【００１２】
パルス変調器、超広帯域ドライブアンプ及びアンテナを含む完全集積化ＵＷＢ送信機が提供される。ＣＭＯＳプロセスまたはＢｉＣＭＯＳプロセスによって完全集積化することができる低電圧・低電力パルス発生回路が提供される。完全集積化パルス発生回路に基づいて、新規のＰＰＭ、ＢＰＳＫ及びＰＡＭパルス変調回路、及びシステムが構成される。変調パルスは、最高５ＧＨｚまでの帯域を有し、ＵＷＢアプリケーションに対して十分な振幅を有する対称２次微分ガウスパルス（ｓｙｍｍｅｔｒｉｃａｌ  ｓｅｃｏｎｄ−ｏｒｄｅｒ  ｄｅｒｉｖａｔｉｖｅ  Ｇａｕｓｓｉａｎ  ｐｕｌｓｅｓ）である。超広帯域ドライバアンプを使用して変調器出力が増幅され、アンテナが駆動される。更に、超広帯域及び高利得を実現し、アンテナとの整合を同時に取るために、抵抗及びインダクタによるフィードバックを備え、シャントフィードバックによる電流を再利用する新規設計の共通ソースドライバアンプが提案される。変調器、ドライバアンプ及びアンテナを適切に協調設計することにより、最適送信機性能が実現される。
【発明を実施するための最良の形態】
【００１３】
［システム概要］
図１は、本発明の一つの実施形態によるＵＷＢトランシーバ１００の回路ブロック図を示している。トランシーバ１００は超広帯域アンテナ１０５と、受信機コンポーネントとを含み、受信機コンポーネントは、整合回路１２０、低雑音アンプ１３０、相関器１４０、アナログ−デジタル変換器１５０及びＵＷＢ信号を送受信するデータ復元／ベースバンド回路１６０を含む。送信機コンポーネントは、ガウスパルス発生器２００、ＵＷＢ変調器３００及びＵＷＢドライバアンプ４００を含み、これらの送信機コンポーネント要素の各々については以下に説明する。サーキュレータ、ダイプレクサ、またはスイッチ１１０を使用して送信信号及び受信信号を分離する。同期信号、クロック信号、及び制御信号はデジタルバックエンド回路１７０によって供給される。
【００１４】
受信動作の間、ＵＷＢ信号はＵＷＢアンテナ１０５で受信され、ＬＮＡ１３０に供給される。広帯域インピーダンス整合回路１２０はＬＮＡ入力とアンテナとの間で最適インピーダンス整合をとるために使用される。その後、増幅済み受信信号は相関器１４０に供給され、次に相関出力信号がデジタル信号に変換され、そのデジタル信号に基づいてベースバンドデータが復元される。デジタル・バックエンド制御によって、クロック生成、同期及びデータ処理が行なわれる。
【００１５】
送信動作の間、ガウスパルス発生器２００はクロック信号を受信し、当該受信に応答して、超広帯域ガウスパルスを生成する。ＵＷＢ変調器３００は、制御信号の受信に応答して、ガウスパルスを受信し、変調する。ＵＷＢドライバアンプ４００はＵＷＢ変調信号を増幅し、同時にアンテナ１０５との広帯域インピーダンス整合をとって電力転送を最適化する。増幅済みＵＷＢ信号はＵＷＢアンテナ１０５からリモートＵＷＢ受信機に送信される。
【００１６】
［ガウスパルス発生回路］
図２は、本発明によるガウスパルス発生回路２００の例示としての実施形態を示している。回路２００は二乗関数段２２０、指数関数段２４０及び２次微分関数段２６０を含む。二乗関数段２２０は第１トランジスタ２２２を含み、第１トランジスタは、入力信号を受信するように構成された第１端子２２２ａと、第１抵抗２２４に接続された第２端子２２２ｂと、第３端子２２２ｃとを有し、トランジスタの飽和領域でバイアスされるように構成される。このようなバイアス条件によって、必要に応じて入力信号の２乗関数を表わす信号が供給される。
【００１７】
指数関数段２４０は第２トランジスタ２４２、第３トランジスタ２４４及び第２抵抗２４６を含む。図示のように、第２トランジスタ２４２は、第１トランジスタの第２端子２２２ｂに接続された第１端子２４２ａを有する。なお、当該接続は第３トランジスタ２４４を介して行なわれる。第１端子２４２ａは第２抵抗２４６にも接続され、第２トランジスタ２４２はサブスレッショルド領域で動作して入力信号の指数関数を表わす信号を供給するようにバイアスされる。第３トランジスタ２４４を用いて第２トランジスタの第１端子２４２ａを適切な電圧にレベルシフトする。
【００１８】
２次微分関数段２６０は、第２トランジスタ２４２の第２端子２４２ｂに接続された容量性−誘導性回路２６２と、出力端子２６４とを含み、負荷ＲＬが出力端子に接続されると、負荷ＲＬの実抵抗が容量性−誘導性回路２６２と合成されて２次微分応答を発生させる。
【００１９】
パルス発生器の出力は２次微分波形ガウスパルスと見なすことができ、このパルスの特徴は次式：
【００２０】
【数１】
2008527797.tif 000002
で表わすことができる。
【００２１】
ここで、ｋｅ及びλは指数関数Ｉ−Ｖの特性方程式：
【００２２】
【数２】
2008527797.tif 000003
のパラメータであり、プロセスによって変わる。Ｖｔｈは第１トランジスタ（ＭＯＳＦＥＴ）２２２及び第３トランジスタ（ＭＯＳＦＥＴ）２４４の閾値であり、ＲＬは負荷の実抵抗であり、Ｃ，Ｌはそれぞれ容量性−誘導性回路の容量及びインダクタンスの値である。
【００２３】
図示の特定の実施形態では、第１トランジスタ２２２及び第３トランジスタ２４４はそれぞれｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴであり、第２トランジスタ２４２はバイポーラ接合トランジスタである。電源プレーンには＋１．８ＶＤＣの電源が印加される。各トランジスタに関する信号接地は接地電位である。当業者には理解し得るように、この構成の集積回路はＢｉＣＭＯＳ半導体プロセスを使用して形成することができる。別の構成として、サブスレッショルド領域で動作するようにバイアスされるｎチャネル素子をバイポーラトランジスタ２４２の代わりに使用することができ、この場合、集積回路はＣＭＯＳ半導体プロセスを使用して形成することができる。
【００２４】
［ＵＷＢ変調回路］
本明細書において説明するガウスパルス発生回路は、超広帯域変調器に使用したり、または超広帯域変調器の設計に組み込むことができる。ＵＷＢ送信機に関する種々の変調器はこの技術分野では公知であり、例えばパルス位置変調器（ＰＰＭ）、パルス振幅変調器（ＰＡＭ）、及び２相位相偏移（ｂｉｎａｒｙ  ｐｈａｓｅ  ｓｈｉｆｔ−ｋｅｙｅｄ：ＢＰＳＫ）変調器である。
【００２５】
図３Ａは、本発明の一つの実施形態による超広帯域変調回路３００の回路ブロック図を示している。変調器３００はガウスパルス発生回路２００及び変調制御回路３２０を含む。ガウスパルス発生回路２００は、クロック信号とすることができる入力信号３０５と、変調制御回路３２０により生成された変調信号３２５とを受信するように構成されている。変調信号３２５は、変調制御回路３２０に入力された制御信号（通常、ＵＷＢ信号上で変調されるデータ）に対する応答として生成される。変調信号３２５（この信号はスペクトル拡散チップ信号とすることができる）に応答して、パルス発生回路２００は変調２次微分ガウスパルス３５０を出力する。変調制御回路３２０の種々の変形例を使用することができ、いずれの変形例を使用するかは所望の変調タイプによって変わる。例えば、変調制御回路は双極のシングルスロースイッチを含むことができ、このスイッチは、制御信号３１５に応答して、２つの変調状態の間で切り替わる。２つの変調状態はパルス振幅変調方式における大振幅状態及び小振幅状態か、パルス位置変調方式における位相進み状態（ａｄｖａｎｃｅｄ  ｓｔａｔｅ）及び位相遅れ状態（ｄｅｌａｙｅｄ  ｓｔａｔｅ）か、または２相位相偏移変調（ｂｉｎａｒｙ  ｐｈａｓｅ  ｓｈｉｆｔ−ｋｅｙｅｄ  ｍｏｄｕｌａｔｉｏｎ）方式における正位相及び負位相を含む得る。勿論、１２０度ごとに位相が切り替わる状態（ｔｅｒｔｉａｒｙ  ｓｗｉｔｃｈｉｎｇ  ｓｔａｔｅ）、９０度ごとに位相が切り替わる状態（ｑｕａｄｒａｔｕｒｅ  ｓｗｉｔｃｈｉｎｇ  ｓｔａｔｅ）、またはこれらよりも多い数で位相が切り替わる状態を他の実施形態において使用することもできる。更に、パルス発生回路及び変調制御回路は個別に設計し形成することもできるし、モノリシック集積回路として形成することもできる。
【００２６】
図３Ｂは、図３Ａに示す超広帯域変調回路の第１の実施形態を示し、この実施形態はＵＷＢパルス振幅変調回路３６０を表わしている。回路３６０は、２乗関数段２２０、指数関数段２４０及び２次微分関数段２６０を有するパルス発生回路と、上記で説明した変調制御回路３２０とを含む。パルス発生回路の２乗関数段２２０は第１トランジスタ（例えばＮＭＯＳＦＥＴ素子）を含み、該第１トランジスタは、入力信号３０５を受信するように構成された第１端子３６１ａと、第２端子３６１ｂと、第３端子３６１ｃとを有する。２乗関数段２２０は更に、第１トランジスタの第２端子３６１ｂに接続された抵抗３６２を含み、トランジスタ３６１は飽和領域において動作するように構成される。
【００２７】
指数関数段２４０は、第１トランジスタ３６１の第２端子３６１ｂに接続された第１端子３６２ａを有する第２トランジスタ３６２（例えば、ＢＪＴ）を含む。当該接続は第３トランジスタ３６３を介して行なわれる。第３トランジスタ３６３（例えば、ＰＭＯＳＦＥＴ）は十分なバイアス条件を第２トランジスタ３６２に与え、それによって第２トランジスタ３６２はサブスレッショルド領域で動作して指数関数応答を発生させる。２次微分関数段２６０は、第２トランジスタの第２端子３６２ｂに接続された容量性−誘導性回路３６４と、出力端子３６５とを含み、負荷ＲＬが出力端子３６５に接続されると、負荷ＲＬの実抵抗３６８が容量性−誘導性回路３６４と合成されて２次微分応答を発生させる。図示の例示としての実施形態では、第１、第２及び第３トランジスタの第３端子３６１ｃ、３６２ｃ及び３６３ｃは接地電位に接続される。
【００２８】
変調制御回路３２０は、制御信号３１５を受信するように構成された入力端子を有するトランジスタ３６６と、第２トランジスタ３６２に接続されたカレントミラー３６７とを含む。入力制御信号３１５に応答してカレントミラー３６７は変調信号３２５を生成し、この変調信号によって第２トランジスタ３６２のバイアス条件が変更される。従って、第２トランジスタ３６２は変調指数関数応答を発生させ、この応答は、段２６０によって発生する２次微分応答と合成されて、パルス振幅変調ＵＷＢパルス信号３５０を生成する。回路は個別部品として形成することもできるし、または集積回路として形成することもできる。集積回路として形成される場合、図示の回路はＢｉＣＭＯＳ半導体プロセスを使用してモノリシックに形成することができる。別の構成として、サブスレッショルド領域で動作するようにバイアスされるｎチャネル素子をバイポーラトランジスタ３６２の代わりに使用することもでき、この場合、集積回路はＣＭＯＳ半導体プロセスを使用して形成することができる。
【００２９】
図３Ｃは、図３Ａに示す超広帯域変調回路の第２の実施形態を示し、この実施形態はＵＷＢ２相位相偏移変調回路３７０を表わしている。回路３７０は、パルス発生回路の前述の２乗関数段、指数関数段及び２次微分関数段と、図３Ａに概要が示される変調制御段３２０とを含む。この実施形態では、２乗関数段２２０は、入力信号３０５を受信するように動作する第１端子Ｍ１ａを有する第１トランジスタＭ１と、第２ポートＭ１ｂに接続された抵抗Ｒ１とを含み、第１トランジスタＭ１は飽和領域で動作するようにバイアスされる。指数関数段２４０は、図３Ｂに関して説明した第２（ＢＪＴ）トランジスタＱ１及び第３（ＭＯＳＦＥＴ）トランジスタＭ２Ａの他に、第４トランジスタＱ２及び第５トランジスタＭ２Ｂを含み、第２トランジスタＱ１及び第４トランジスタＱ２は、インダクタＬＣＳによって変性されるエミッタ結合差動ペアとして配置される。第２トランジスタ及び第４トランジスタの各々は、サブスレッショルド領域で動作するようにバイアスされて相補的な指数関数応答を発生させ、これらのバイアスレベルは、それぞれ第３トランジスタＭ２Ａ及び第５トランジスタＭ２Ｂによって設定される。
【００３０】
２次微分関数段２６０は２つのセクションも含み、第１容量性−誘導性回路（Ｃ１及びＬ１）は第２トランジスタＱ１の第２端子に接続され、第２容量性−誘導性回路（Ｃ２及びＬ２）は第４トランジスタＱ２の第２端子に接続される。２つの容量性−誘導性回路は共通出力端子３７２に接続されて出力負荷に接続される。
【００３１】
この実施形態の変調制御回路３２０は、第６トランジスタＭ４、第７トランジスタＭ３Ａ及び第８トランジスタＭ３Ｂと、抵抗Ｒ３及びＲ４とを含む。ランプアップ（ｒａｍｐ  ｕｐ）信号がＭ１の第１端子に現れると、ガウス関数電流がＱ１のエミッタを流れ、この電流はテールインダクタ（ｔａｉｌ  ｉｎｄｕｃｔｏｒ）ＬＣＳによって折り返されてＱ２を流れる。従って、逆極性の２つのガウス関数信号（電流）３２５ａ，３２５ｂが得られる。これらの電流は容量性−誘導性回路を流れ、次に逆極性のガウスパルスの２次微分電流が容量性−誘導性回路の出力に生成される。第７トランジスタＭ３Ａ及び第８トランジスタＭ３Ｂは２つの伝送ゲートとして使用され、かつ相補的な制御電圧によってバイアスされる。従って、変調電流３２５ａまたは変調電流３２５ｂのうちの一方だけが対応する容量性−誘導性回路を通過して負荷に達し、正のパルスまたは負のパルスを生成する。図から分かるように、出力パルスの極性は制御電圧のレベルによって決まる。制御信号３１５のレベルがハイである場合、例えば正位相を示す場合、出力パルスは正であり、負位相を示すロー信号の場合はこの逆である。このようにして、２相位相偏移変調信号の相補位相は生成ＵＷＢパルスとして表現される。
【００３２】
他の回路に見られように、回路は個別部品として、または集積回路として形成することができる。ＢＪＴ及びＭＯＳＦＥＴを用いる図示の実施形態では、ＢｉＣＭＯＳプロセスが最も適する。別の構成として、Ｑ１及びＱ２の代わりに、サブスレッショルド領域でバイアスされるように構成されるＮＭＯＳトランジスタを用いることができ、そして回路はＣＭＯＳ集積回路として形成することができる。
【００３３】
パルス位置変調（ＰＰＭ）は別のＵＷＢ変調方式であるので、異なるタイムラグを使用して２進の１及び０を特定する。例えば、長いタイムラグを利用して１ビットを表わし、短いタイムラグを利用して０ビットを表わすことができる。パルス発生回路に示されるように、パルスは入力（通常はクロック）信号のエッジによって生成される。ＰＰＭパルスを生成するために、入力クロック信号のエッジ位置を情報データ（制御信号）によって変調し、続いてエッジ位置変調パルスをパルス発生器に送ってＰＰＭパルスを生成することができる。
【００３４】
図３Ｄは、本発明に従って構成されるＢＰＳＫ変調器の性能を示している。入力制御電圧がローレベル（例えば、０Ｖ）である場合、Ｍ３Ａ及びＭ４はオフし、Ｍ３Ｂはオンするので、正極性を持つガウスパルスが出力される。これとは異なり、入力制御電圧がハイレベル（例えば、１．８Ｖ）である場合、Ｍ３Ａがオンし、Ｍ４及びＭ３Ｂはオフするので、負極性を持つガウスパルスが出力される。
【００３５】
［ＵＷＢドライバアンプ回路］
図４Ａは、本発明の一つの実施形態による超広帯域ドライバアンプを示している。ＵＷＢドライバアンプを使用して変調ＵＷＢパルスを増幅するだけでなく、変調器とアンテナとの間で広帯域インピーダンス整合を実現する。
【００３６】
図４Ａに示すように、ＵＷＢドライバアンプ４００は一つ以上のアンプ段４２０を含み、各アンプ段は並列接続される第１及び第２のアンプ段トランジスタ４２２，４２４を含む。アンプ段トランジスタ４２２及び４２４の各々は、第１、第２及び第３端子を有し、第１（例えば、ゲート）端子４２２ａ及び４２４ａは互いに接続されて第１ノード４２５を形成し、第１トランジスタの第３（ドレイン）端子４２２ｃ及び第２トランジスタの第２（ドレイン）端子４２４ｂは互いに第２ノード４２９で接続される。第１ノード４２５と第２ノード４２９との間に接続されるのは、シャントフィードバックを提供する誘導性−抵抗性回路４２６である。本質的に、各段は、抵抗及びインダクタによるフィードバックを行なうシャントフィードバック共通ソースアンプ段として構成され、この場合、ＰＭＯＳ−ＮＭＯＳ電流再利用技術を用いて、帯域を狭くすることなくｇｍ及び利得を改善する。
【００３７】
これらのアンプ段のうちの一つ以上を使用して十分大きい信号利得を実現して伝送を行なう。段数が３つのカスケード段を図示の実施形態に示すが、図示の段数よりも少ない、または多い段数のカスケード段を別の実施形態において使用することができる。好適には、第１トランジスタ４２２及び第２トランジスタ４２４のゲート周辺長はほぼ同じであるが、異なるゲート周辺長を別の実施形態において用いることもできる。更に、各アンプ段が同じ合計ゲート周辺長を有することもできるし、または別の構成として、異なる段で異なる合計ゲート周辺長を有することもできる。いずれの構成にするかは設計方法によって変わる。例えば、一つの実施形態では、ＵＷＢドライバアンプに、連続的に増加するゲート周辺長を持つアンプ段を用いて出力電力（ＩＰ３）のリニアリティを改善することができる。別の実施形態では、ＵＷＢドライバアンプに、ほぼ同じゲート周辺長を持つアンプ段を用いて、極めて広い帯域でインピーダンス整合を実現する。これらの設計手法及び他の設計手法はアンプのアーキテクチャに採用することができる。
【００３８】
更に、ＵＷＢドライバアンプの例示としての実施形態に含まれるのは入力キャパシタ４３０及び出力キャパシタ４４０であり、これらのキャパシタの値はＤＣブロッキングを提供し、および／またはＡＣ結合を実現するように選択することができ、ＡＣ結合を使用してＵＳＢスペクトルの下限値（米国では３．１ＧＨｚ）以下の全ての出力信号を十分に減衰させてＵＷＢ信号送出規制（ＵＷＢ  ｓｉｇｎａｌ  ｅｍｉｓｓｉｏｎ  ｒｅｇｕｌａｔｉｏｎｓ）に準拠するようにする。
【００３９】
更に、極及びゼロの位置によってアンプの帯域及び利得が決まることは公知である。ＵＷＢドライバアンプの帯域は、第１ポールとゼロをキャンセルして主要極を第２ポールにシフトさせて広帯域化する方法を使用して改善され、この方法により、利得を下げることなく帯域を広くすることができる。各段のアンプの小信号等価回路解析により、２個のゼロ及び３個のポールが示される。これらの中でも、２個のゼロ及び２個のポールが原点に近い位置に残るが、第１ポールの位置は原点から非常に遠く離れる。このポール配置によって、利得を下げることなくアンプの帯域を広げ易くなる。
【００４０】
特定の実施形態では、３段ＵＷＢドライバアンプを０．１８μｍＣＭＯＳ技術を使用して設計した。電圧１．８Ｖ、電流１８ｍＡのバイアス条件でシミュレートした。性能パラメータを要約すると以下の表１のようになる。
【００４１】
【表１】
2008527797.tif 000004
［ＵＷＢ送信機］
図５Ａは、本発明に従って構成される送信機回路の簡易ブロック図を示している。特定の送信機はパルス振幅変調を用いてベースバンドデータを送信するが、ＢＰＳＫ、ＰＰＭまたはいずれかの方式の変調技術を本発明に従って使用することができる。
【００４２】
図５Ａに示すように、入力信号３０５及び制御信号３１５がＵＷＢパルス振幅変調器５１０に供給される。このＵＷＢパルス振幅変調器の例示としての実施形態は図３Ｂに示される。パルス振幅変調器５１０はガウスパルス５２０を出力し、このガウスパルスの振幅は制御信号３１５のレベルによって変調される。変調ガウスパルス５２０はドライバアンプ回路５３０に供給される。このドライバアンプ回路の例示としての実施形態は図４に示される。ドライバアンプは増幅済みガウスパルス５３５を出力し、更にＵＷＢアンテナ５５０とのインピーダンス整合を広い周波数帯域に亘って行なってアンテナ利得を高くし、最大電力伝送効率及びＵＷＢ信号伝送効率を実現する。
【００４３】
図５Ｂは、図３Ｂのパルス振幅変調器及び図４に示すドライバアンプ回路を用いるＵＷＢ送信機の入力／クロック信号、制御／変調信号、及び出力パルス信号を示している。入力／クロック信号によってＵＷＢガウスパルスが生成される。制御／変調信号によってパルスの振幅が制御される。アンテナ出力では、１４２ｍＶ〜−８０ｍＶのピークツーピーク電圧を有する大振幅ガウスパルスがハイの制御信号電圧により生成され、７９ｍＶ〜−５０ｍＶのピークツーピーク電圧を有する小振幅ガウスパルスがローの制御電圧により生成される。
【００４４】
図示のように、１０１０のシリアルデータストリームが送信される。大振幅ＵＷＢガウスパルスはデジタル「１」が送信されるときに生成され、小振幅ＵＷＢガウスパルスはデジタル「０」が送信されるときに生成される。有利なことに、システムシミュレーションの結果、送信の後に更に別の歪みが信号に加わる場合でも、復調性能は、受信アンテナ及び送信アンテナがほぼ同じ構成の場合には大きな影響を受けないことが示された。ＰＡＭ  ＵＷＢ送信機の消費電力は０．０４３Ｗである。
【００４５】
以上の記述は例示及び説明のために提示するものである。記述は網羅的になるようにはしておらず、または記述によって本発明を開示する形態を厳密に制限しようとしたものでもないので、開示する技術的事項の示唆する範囲に従って、多くの変形及び変更を加えることができることは理解し得る。説明した実施形態は、本発明の原理、及び本発明の実用上の適用形態を最良の形で説明することによりこの技術分野の他の当業者が本発明を種々の実施形態として、かつ、想到し得る特定の使用に適合させた種々の変形例として最良の形で利用することができるように選択されている。本発明の技術範囲は本明細書に添付された特許請求の範囲によって規定される。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態によるＵＷＢトランシーバの回路ブロック図を示す。
【図２】本発明の一実施形態によるガウスパルス発生回路図を示す。
【図３Ａ】本発明の一実施形態による超広帯域変調回路の回路ブロック図を示す。
【図３Ｂ】本発明の一実施形態による超広帯域パルス振幅変調回路の図を示す。
【図３Ｃ】本発明の一実施形態による超広帯域２相位相偏移変調回路の図を示す。
【図３Ｄ】本発明に従って構成されるＢＰＳＫ変調器性能を示す。
【図４】本発明の一実施形態による超広帯域ドライバアンプ回路の図を示す。
【図５Ａ】本発明に従って構成される送信機回路の簡易ブロック図を示す。
【図５Ｂ】本発明に従って構成される超広帯域送信機の性能を示す。
【図１】
2008527797.tif 000007
【図２】
2008527797.tif 000008
【図３Ａ】
2008527797.tif 000009
【図３Ｂ】
2008527797.tif 000010
【図３Ｃ】
2008527797.tif 000011
【図３Ｄ】
2008527797.tif 000012
【図４】
2008527797.tif 000013
【図５Ａ】
2008527797.tif 000014
【図５Ｂ】
2008527797.tif 000015
【手続補正書】
【提出日】平成19年12月25日(2007.12.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ガウスパルス発生回路であって、
第１、第２及び第３端子を有し、飽和領域で動作するように構成された第１トランジスタを含む２乗関数段と、
前記第１トランジスタの第２端子に接続された第１端子と、第２端子と、第３端子とを有し、サブスレッショルド領域で動作するように構成された第２トランジスタを含む指数関数段と、
前記第２トランジスタの第２端子に接続された容量性−誘導性回路と、出力端子とを含む２次微分関数段であって、負荷が前記出力端子に接続されるとき、負荷の実抵抗が前記容量性−誘導性回路と合成されて２次微分応答を発生させる２次微分関数段と、
を備えるガウスパルス発生回路。
【請求項２】
前記２乗関数段は更に、前記第１トランジスタの第２端子に接続された第１抵抗を含む、請求項１記載のガウスパルス発生回路。
【請求項３】
前記指数関数段は更に、
前記第２トランジスタの第１端子に接続された第２抵抗と、
前記第１トランジスタの第２端子に接続された第１端子と、前記第２トランジスタの第１端子に接続された第２端子と、第３端子とを有する第３トランジスタと、
を含む、請求項１又は２記載のガウスパルス発生回路。
【請求項４】
前記第１及び第３トランジスタはＭＯＳＦＥＴトランジスタを含み、前記第２トランジスタはＢＪＴトランジスタを含む、請求項３記載のガウスパルス発生回路。
【請求項５】
前記第１、第２及び第３トランジスタはＭＯＳＦＥＴトランジスタを含む、請求項３記載のガウスパルス発生回路。
【請求項６】
前記２次微分関数段の出力電圧は次式：
【数１】
2008527797.tif 000016
に従って算出され、ここで、ｋｅ及びλは指数関数Ｉ−Ｖの特性方程式：
【数２】
2008527797.tif 000017
のパラメータであり、ＲＬは前記負荷の実抵抗であり、Ｃ，Ｌはそれぞれ前記容量性−誘導性回路の容量及びインダクタンスの値である、請求項１乃至４のいずれか一項に記載のガウスパルス発生回路。
【請求項７】
当該ガウスパルス発生回路は、ＢｉＣＭＯＳ半導体プロセスを使用してモノリシックに形成される集積回路である、請求項１乃至４のいずれか一項に記載のガウスパルス発生回路。
【請求項８】
当該ガウスパルス発生回路は、ＣＭＯＳ半導体プロセスを使用してモノリシックに形成される集積回路である、請求項１乃至３のいずれか一項、または請求項５に記載のガウスパルス発生回路。
【請求項９】
超広帯域変調回路であって、
第１、第２及び第３端子を有し、入力信号を前記第１端子で受信して飽和領域で動作するように構成された第１トランジスタを含む２乗関数段と、
前記第１トランジスタの第２端子に接続された第１端子と、第２端子と、第３端子とを有し、サブスレッショルド領域で動作するように構成された第２トランジスタを含む指数関数段と、
前記第２トランジスタの第２端子に接続された第１の容量性−誘導性回路と、出力端子とを含む２次微分関数段であって、負荷が前記出力端子に接続されるとき、負荷の実抵抗が前記第１の容量性−誘導性回路と合成されて２次微分応答を発生させる２次微分関数段と、
を含むガウスパルス発生回路と、
制御信号を受信するように構成された入力と、前記ガウスパルス発生回路に接続された出力とを有し、前記指数関数段のバイアス条件を前記入力の制御信号に応じて変化させるように構成された変調制御回路と、
を備える超広帯域変調回路。
【請求項１０】
前記２乗関数段は更に、前記第１トランジスタの第２端子に接続された第１抵抗を含む、請求項９記載の超広帯域変調回路。
【請求項１１】
前記指数関数段は更に、前記第１トランジスタの第２端子に接続された第１端子と、前記第２トランジスタの第１端子に接続された第２端子と、第３端子とを有する第３トランジスタを含む、請求項９又は１０記載の超広帯域変調回路。
【請求項１２】
前記変調制御回路は、
制御信号を受信する制御ポートと、第１ポートと、第２ポートとを有する第４トランジスタと、
前記第４トランジスタの第１ポートに接続された第１ポートと、前記第２トランジスタの制御ポートに接続された第２ポートと、前記容量性−誘導性回路に接続された第３ポートとを有するカレントミラー回路と、
を含む、請求項９乃至１１のいずれか一項に記載の超広帯域変調回路。
【請求項１３】
前記第１、第３及び第４トランジスタの各々はＭＯＳＦＥＴトランジスタを含み、前記第２トランジスタはＢＪＴトランジスタを含む、請求項１２記載の超広帯域変調回路。
【請求項１４】
当該超広帯域変調回路は、ＢｉＣＭＯＳプロセスを使用してモノリシックに形成される集積回路である、請求項９乃至１３のいずれか一項に記載の超広帯域変調回路。
【請求項１５】
前記第１、第２、第３及び第４トランジスタの各々はＭＯＳＦＥＴトランジスタを含み、当該超広帯域変調回路は、ＣＭＯＳプロセスを使用してモノリシックに形成される集積回路である、請求項１２記載の超広帯域変調回路。
【請求項１６】
前記指数関数段は更に、
前記第１トランジスタの第３端子に接続された第１端子と、第２端子と、前記第２トランジスタの第３端子に接続された第３端子とを有する第４トランジスタと、
前記第２トランジスタの第２端子に接続された第１端子と、前記第１トランジスタの第３端子に接続された第２端子と、第３端子とを有する第５トランジスタと、を含み、
前記第２及び第４トランジスタは差動動作する、請求項１１記載の超広帯域変調回路。
【請求項１７】
前記２次微分関数段は更に、前記第４トランジスタの第２端子と前記出力端子とに接続された第２の容量性−誘導性回路を含み、（ｉ）負荷が前記出力端子に接続され、前記第２トランジスタが導通するとき、負荷の実抵抗が前記第１の容量性−誘導性回路と合成されて２次微分応答を発生させるとともに、（ｉｉ）負荷が前記出力端子に接続され、前記第４トランジスタが導通するとき、負荷の実抵抗が前記第２の容量性−誘導性回路と合成されて２次微分応答を発生させる、請求項１６記載の超広帯域変調回路。
【請求項１８】
前記変調制御回路は、
前記制御信号を受信するように構成された第１端子と、第２端子と、第３端子とを有する第６トランジスタと、
前記第１の容量性−誘導性回路と前記出力端子との間に配置された第７トランジスタであって、前記第６トランジスタの第１端子に接続された第１端子と、前記第１の容量性−誘導性回路に接続された第２端子と、前記出力端子に接続された第３端子とを有する第７トランジスタと、
前記第２の容量性−誘導性回路と前記出力端子との間に配置された第８トランジスタであって、前記第７トランジスタの第２端子に接続された第１端子と、前記出力端子に接続された第２端子と、前記第２の容量性−誘導性回路に接続された第３端子とを有する第８トランジスタと、
を含む、請求項１７記載の超広帯域変調回路。
【請求項１９】
前記第１、第３、第５、第６及び第７トランジスタはＭＯＳＦＥＴトランジスタであり、前記第２及び第４トランジスタはＢＪＴトランジスタである、請求項１８記載の超広帯域変調回路。
【請求項２０】
当該超広帯域変調回路は、ＢｉＣＭＯＳ半導体プロセスを使用してモノリシックに形成される集積回路である、請求項１９記載の超広帯域変調回路。
【請求項２１】
一つ以上の直列接続アンプ段を備える超広帯域ドライバアンプ回路であって、
各アンプ段は、
直列接続された第１及び第２のアンプ段トランジスタであって、第１及び第２のアンプ段トランジスタの各々が第１、第２及び第３端子を有し、第１及び第２のアンプ段トランジスタの第１端子が共に第１ノードに接続され、第１のアンプ段トランジスタの第３端子と第２のアンプ段トランジスタの第２端子とが共に第２ノードに接続されている、第１及び第２のアンプ段トランジスタと、
前記第１ノードと前記第２ノードとの間に接続され、誘導性要素及び抵抗性要素を含むフィードバック回路と、
を含む、超広帯域ドライバアンプ回路。
【請求項２２】
入力信号を受信する第１ポートと、前記一つ以上のアンプ段のうち第１のアンプ段の第１ノードに接続された第２ポートとを有するキャパシタを更に備える、請求項２１記載の超広帯域ドライバアンプ回路。
【請求項２３】
前記一つ以上のアンプ段のうち最終のアンプ段の第２ノードに接続された第１ポートと、出力信号を供給する第２ポートとを有するキャパシタを更に備える、請求項２２記載の超広帯域ドライバアンプ回路。
【請求項２４】
同じアンプ段内の第１及び第２のアンプ段トランジスタのゲート周辺長はほぼ一致する、請求項２１記載の超広帯域ドライバアンプ回路。
【請求項２５】
異なるアンプ段の第１及び第２のアンプ段トランジスタは異なるゲート周辺長を有する、請求項２１記載の超広帯域ドライバアンプ回路。
【請求項２６】
異なるアンプ段の第１及び第２のアンプ段トランジスタはほぼ同じゲート周辺長を有する、請求項２１記載の超広帯域ドライバアンプ回路。
【請求項２７】
前記第１及び第２のアンプ段トランジスタはそれぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、当該超広帯域ドライバアンプ回路は、ＣＭＯＳ半導体プロセスを使用してモノリシックに形成される集積回路である、請求項２１記載の超広帯域ドライバアンプ回路。
【請求項２８】
当該超広帯域ドライバアンプ回路は、ＢｉＣＭＯＳ半導体プロセスを使用してモノリシックに形成される集積回路である、請求項２１記載の超広帯域ドライバアンプ回路。
【請求項２９】
超広帯域送信機回路であって、
第１、第２及び第３端子を有し、飽和領域で動作するように構成された第１トランジスタを含む２乗関数段と、
前記第１トランジスタの第２端子に接続された第１端子と、第２端子と、第３端子とを有し、サブスレッショルド領域で動作するように構成された第２トランジスタを含む指数関数段と、
前記第２トランジスタの第２端子に接続された第１の容量性−誘導性回路と、出力端子とを含む２次微分関数段と、
変調制御信号を受信するように構成された入力と、ガウスパルス発生回路に接続された出力とを有し、前記指数関数段のバイアス条件を前記変調制御信号に応じて変化させるように構成された変調制御回路と、
を含む超広帯域変調回路と、
前記２次微分関数段の出力端子に接続された入力と、出力とを有するドライバアンプであって、一つ以上の直列接続アンプ段を含み、前記第１の容量性−誘導性回路に実抵抗成分を与えて当該ドライバアンプの入力に２次微分信号を生成するドライバアンプと、
を備え、各アンプ段は、
直列接続された第１及び第２のアンプ段トランジスタであって、第１及び第２のアンプ段トランジスタの各々が第１、第２及び第３端子を有し、第１及び第２のアンプ段トランジスタの第１端子が共に第１ノードに接続され、第１のアンプ段トランジスタの第３端子と第２のアンプ段トランジスタの第２端子とが共に第２ノードに接続されている、第１及び第２のアンプ段トランジスタと、
前記第１ノードと前記第２ノードとの間に接続され、誘導性要素及び抵抗性要素を含むフィードバック回路と、
を含む、超広帯域送信機回路。
【請求項３０】
前記２乗関数段は更に、前記第１トランジスタの第２端子に接続された第１抵抗を含む、請求項２９記載の超広帯域送信機回路。
【請求項３１】
前記指数関数段は更に、前記第１トランジスタの第２端子に接続された第１端子と、前記第２トランジスタの第１端子に接続された第２端子と、第３端子とを有する第３トランジスタを含む、請求項２９又は３０記載の超広帯域送信機回路。
【請求項３２】
前記変調制御回路は、
前記変調制御信号を受信する制御ポートと、第１ポートと、第２ポートとを有する第４トランジスタと、
前記第４トランジスタの第１ポートに接続された第１ポートと、前記第２トランジスタの制御ポートに接続された第２ポートと、前記第１の容量性−誘導性回路に接続された第３ポートとを有するカレントミラー回路と、
を含む、請求項２９乃至３１のいずれか一項に記載の超広帯域送信機回路。
【請求項３３】
前記第１、第３及び第４トランジスタの各々はＭＯＳＦＥＴトランジスタを含み、前記第２トランジスタはＢＪＴトランジスタを含む、請求項３２記載の超広帯域送信機回路。
【請求項３４】
前記指数関数段は更に、
前記第１トランジスタの第３端子に接続された第１端子と、第２端子と、前記第２トランジスタの第３端子に接続された第３端子とを有する第４トランジスタと、
前記第２トランジスタの第２端子に接続された第１端子と、前記第１トランジスタの第３端子に接続された第２端子と、第３端子とを有する第５トランジスタと、を含み、
前記第２及び第４トランジスタは差動動作する、請求項３１記載の超広帯域送信機回路。
【請求項３５】
前記２次微分関数段は更に、前記第４トランジスタの第２端子と前記出力端子とに接続された第２の容量性−誘導性回路を含み、（ｉ）負荷が前記出力端子に接続され、前記第２トランジスタが導通するとき、負荷の実抵抗が前記第１の容量性−誘導性回路と合成されて２次微分応答を発生させるとともに、（ｉｉ）負荷が前記出力端子に接続され、前記第４トランジスタが導通するとき、負荷の実抵抗が前記第２の容量性−誘導性回路と合成されて２次微分応答を発生させる、請求項３４記載の超広帯域送信機回路。
【請求項３６】
前記変調制御回路は、
前記変調制御信号を受信するように構成された第１端子と、第２端子と、第３端子とを有する第６トランジスタと、
前記第１の容量性−誘導性回路と前記出力端子との間に配置された第７トランジスタであって、前記第６トランジスタの第１端子に接続された第１端子と、前記第１の容量性−誘導性回路に接続された第２端子と、前記出力端子に接続された第３端子とを有する第７トランジスタと、
前記第２の容量性−誘導性回路と前記出力端子との間に配置された第８トランジスタであって、前記第６トランジスタの第２端子に接続された第１端子と、前記出力端子に接続された第２端子と、前記第２の容量性−誘導性回路に接続された第３端子とを有する第８トランジスタと、
を含む、請求項３５記載の超広帯域送信機回路。
【請求項３７】
入力信号を受信する第１ポートと、前記一つ以上のアンプ段のうち第１のアンプ段の第１ノードに接続された第２ポートとを有するキャパシタを更に備える、請求項２９記載の超広帯域送信機回路。
【請求項３８】
前記一つ以上のアンプ段のうち最終のアンプ段の第２ノードに接続された第１ポートと、出力信号を供給する第２ポートとを有するキャパシタを更に備える、請求項３７記載の超広帯域送信機回路。
【請求項３９】
同じアンプ段内の第１及び第２のアンプ段トランジスタのゲート周辺長はほぼ一致する、請求項２９記載の超広帯域送信機回路。
【請求項４０】
異なるアンプ段の第１及び第２のアンプ段トランジスタは異なるゲート周辺長を有する、請求項２９記載の超広帯域送信機回路。
【請求項４１】
異なるアンプ段の第１及び第２のアンプ段トランジスタはほぼ同じゲート周辺長を有する、請求項２９記載の超広帯域送信機回路。
【請求項４２】
当該超広帯域送信機回路は、ＢｉＣＭＯＳプロセスを使用してモノリシックに形成される集積回路である、請求項２９乃至４１のいずれか一項に記載の超広帯域送信機回路。
【請求項４３】
当該超広帯域送信機回路は、ＣＭＯＳプロセスを使用してモノリシックに形成される集積回路である、請求項２９乃至４１のいずれか一項に記載の超広帯域送信機回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
超広帯域ドライバアンプ回路の構造は複数の直列接続アンプ段を含み、複数のアンプ段の各々は、直列接続された第１及び第２のアンプ段トランジスタと、フィードバック回路とを有する。第１及び第２のアンプ段トランジスタの各々は第１、第２及び第３端子を有し、第１及び第２のアンプ段トランジスタの第１端子は共に第１ノードに接続され、第１のアンプ段トランジスタの第３端子及び第２のアンプ段トランジスタの第２端子は共に第２ノードに接続される。誘導素子及び抵抗素子を含むフィードバック回路は第１ノードと第２ノードとの間に接続される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
［ＵＷＢドライバアンプ回路］
図４は、本発明の一つの実施形態による超広帯域ドライバアンプを示している。ＵＷＢドライバアンプを使用して変調ＵＷＢパルスを増幅するだけでなく、変調器とアンテナとの間で広帯域インピーダンス整合を実現する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
図４に示すように、ＵＷＢドライバアンプ４００は一つ以上のアンプ段４２０を含み、各アンプ段は直列接続される第１及び第２のアンプ段トランジスタ４２２，４２４を含む。アンプ段トランジスタ４２２及び４２４の各々は、第１、第２及び第３端子を有し、第１（例えば、ゲート）端子４２２ａ及び４２４ａは互いに接続されて第１ノード４２５を形成し、第１トランジスタの第３（ドレイン）端子４２２ｃ及び第２トランジスタの第２（ドレイン）端子４２４ｂは互いに第２ノード４２９で接続される。第１ノード４２５と第２ノード４２９との間に接続されるのは、シャントフィードバックを提供する誘導性−抵抗性回路４２６である。本質的に、各段は、抵抗及びインダクタによるフィードバックを行なうシャントフィードバック共通ソースアンプ段として構成され、この場合、ＰＭＯＳ−ＮＭＯＳ電流再利用技術を用いて、帯域を狭くすることなくｇｍ及び利得を改善する。
【国際調査報告】
2008527797.tif 000018
2008527797.tif 000019
2008527797.tif 000020
2008527797.tif 000021
2008527797.tif 000022