(57)【要約】  トラッキングモードにおいてデータ信号をトラッキングするトラッキング回路４及び決定モードにおいて前記データ信号について決定する決定回路５を持つラッチ１−３を有する装置１０１−１０５は、前記トラッキングモードにおいて決定回路５を準備することにより利用可能な時間をより効率的に使用することができる。これに加えて、決定回路５は、ディスエーブル／イネーブル状態間で切り換えられるべきでなく、イネーブルに保たれるべきである。トラッキング回路４は、前記トラッキングモードにおいて、前記データ信号から得られた信号値を決定回路５に供給し、決定回路５は、前記決定モードにおいて前記信号値を増幅する。トラッキング回路５は、ダイオード２１、２２を有し、前記データ信号値における減少された電圧振幅がラッチ１−３の適切な動作に対して十分であることを可能にする。このような減少された電圧振幅は、ラッチ１−３がより高速で機能することを可能にする。ダイオード２１、２２のカソード間に存在する寄生キャパシタは、前記信号値を記憶するキャパシタンスを形成し、決定回路５が準備されることを可能にする。
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【特許請求の範囲】
【請求項１】
ラッチを有する装置において、前記ラッチが、トラッキングモードにおいて、データ信号をトラッキングするトラッキング回路を有し、前記ラッチが、決定モードにおいて、前記データ信号について決定する決定回路を有し、前記ラッチが、前記トラッキングモードにおいて、前記決定回路を準備するように構成される、装置。
【請求項２】
前記トラッキング回路が、前記トラッキングモードにおいて、前記データ信号から得られた信号値を前記決定回路に供給するように構成され、前記決定回路が、前記決定モードにおいて、前記信号値を増幅するように構成される、請求項１に記載の装置。
【請求項３】
前記トラッキング回路が、前記信号値を記憶するキャパシタンスを有する、請求項２に記載の装置。
【請求項４】
前記決定回路が、第１のトランジスタ及び第２のトランジスタを有し、前記第１及び第２のトランジスタの第１の主電極が互いに結合され、前記第１及び第２のトランジスタそれぞれの第２の主電極が、それぞれ前記第２及び第１のトランジスタの制御電極に結合される、請求項１に記載の装置。
【請求項５】
前記トラッキング回路が、第１のダイオード及び第２のダイオードを有し、前記第１及び第２のダイオードの第１の主電極が互いに結合され、前記第１及び第２のダイオードそれぞれの第２の主電極が、それぞれ前記第１及び第２のトランジスタの前記制御電極に結合され、前記ラッチの第１及び第２のデータ入力部をそれぞれ構成する、請求項４に記載の装置。
【請求項６】
前記第１及び第２のダイオードそれぞれの前記第２の主電極が、それぞれ第１及び第２のレジスタ並びにそれぞれ第１及び第２の電流源を介して電圧源に結合される、請求項５に記載の装置。
【請求項７】
前記第１及び第２のトランジスタそれぞれの前記制御電極が、それぞれ第３及び第４のトランジスタの制御電極に結合され、前記第３及び第４のトランジスタの第１の主電極が互いに結合され、前記第３及び第４のトランジスタそれぞれの第２の主電極が、前記ラッチの第１及び第２のデータ出力部をそれぞれ構成する、請求項５に記載の装置。
【請求項８】
前記第１及び第２のトランジスタそれぞれの前記制御電極が、それぞれ第５及び第６のトランジスタの制御電極に結合され、前記第５及び第６のトランジスタの第１の主電極が互いに結合され、前記第５及び第６のトランジスタそれぞれの第２の主電極が、それぞれ第３及び第４のレジスタを介して電圧源に結合され、前記ラッチの第３及び第４のデータ出力部を構成する、請求項７に記載の装置。
【請求項９】
前記第１及び第２のダイオードそれぞれの前記第２の主電極が、それぞれ第１及び第２のレジスタ並びにそれぞれ第５及び第６のレジスタを介して電圧源に結合され、前記第１及び第５のレジスタの共有点が、前記ラッチの第３のデータ出力部を構成し、前記第２及び第６のレジスタの共有点が、前記ラッチの第４のデータ出力部を構成する、請求項７に記載の装置。
【請求項１０】
前記ダイオードの前記第１の主電極が、第７のトランジスタの第２の主電極に更に結合され、前記第７のトランジスタの第１の主電極がグラウンドに結合され、前記第７のトランジスタの制御電極が、前記ラッチの第１のクロック入力部を構成し、前記第３及び第４のトランジスタの前記第１の主電極が、第８のトランジスタの第２の主電極に更に結合され、前記第８のトランジスタの第１の主電極がグラウンドに結合され、前記第８のトランジスタの制御電極が、前記ラッチの第２のクロック入力部を構成する、請求項７に記載の装置。
【請求項１１】
前記第１及び第２のトランジスタの前記第１の主電極が、第９のトランジスタの第２の主電極に更に結合され、前記第９のトランジスタの第１の主電極がグラウンドに結合され、前記第９のトランジスタの制御電極が、前記ラッチの前記第２のクロック入力部に結合される、請求項１０に記載の装置。
【請求項１２】
トラッキングモードにおいてデータ信号をトラッキングするトラッキング回路を有し、決定モードにおいて前記データ信号について決定する決定回路を有するラッチにおいて、前記トラッキングモードにおいて前記決定回路を準備するように構成されるラッチ。
【請求項１３】
データ信号をラッチする方法において、トラッキングモードにおいて、前記データ信号をトラッキングするトラッキングステップと、決定モードにおいて、前記データ信号について決定する決定ステップと、前記トラッキングモードにおいて、前記決定ステップを準備する準備ステップとを有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチを有する装置に関し、また、ラッチ及び方法にも関する。
【０００２】
このような装置の例は、分周器（divider）、シフトレジスタ、生成器、マルチプレクサ、デマルチプレクサ及び位相同期回路（ＰＬＬ）の一部のようなブロック並びにこのようなブロックを有する消費者製品であり、このようなラッチの例はいわゆるＤラッチである。
【背景技術】
【０００３】
従来技術の装置は、Payam Heydari及びRavi Mohavaveluによる記事"Design of Ultra High Speed CMOS CML buffers and latches", ISCAS '03, Proceedings of the 2003 International Symposium on Circuits and Systems, Volume 2, 25-28, May 2003, 0-7803-7761-3/03/$17.00(c)2003IEEEから既知であり、この記事は、図６において、トラックモードにおいてデータ変化をトラッキングする入力トラッキング段（トランジスタＭＮ１、ＭＮ２）を有し、ラッチモードにおいてデータを記憶するラッチ対（latch pair）（トランジスタＭＮ３、ＭＮ４）を有するラッチを開示している。トラックモード及びラッチモードは、差動対（トランジスタＭＮ５、ＭＮ６）に供給されるクロック信号により決定される。トラックモードにおいて、前記入力トラッキング段はイネーブルであり、前記ラッチ対はディスエーブルであり、ラッチモードにおいては、前記入力トラッキング段はディスエーブルであり、前記ラッチ対はイネーブルである。
【０００４】
この既知の装置は、特に、前記ラッチが利用可能な時間を比較的非効率的に使用するという事実のせいで、不利である。これは、前記ラッチがディスエーブル状態からイネーブル状態に切り換えられる必要があり、ディスエーブル状態において前記ラッチ対が何もしていないという事実から生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、特に、利用可能な時間を比較的効率的に使用するラッチを有する装置を提供することである。
【０００６】
本発明の更に他の目的は、特に、利用可能な時間を比較的効率的に使用するラッチ及び方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明による装置は、ラッチを有し、前記ラッチは、トラッキングモードにおいて、データ信号をトラッキングするトラッキング回路を有し、前記ラッチは、決定モードにおいて、前記データ信号について決定する決定回路を有し、前記ラッチは、前記トラッキングモードにおいて、前記決定回路を準備するように構成される。
【０００８】
前記トラッキングモードにおいて前記決定回路（ラッチング回路）を既に準備していることにより、前記ラッチは、利用可能な時間をより効率的に使用する。前記決定回路を準備することを可能にするために、前記決定回路は、ディスエーブル状態とイネーブル状態との間で切り換えられるべきでないが、前記イネーブル状態に保たれるべきである。
【０００９】
本発明による前記装置の一実施例は、前記トラッキング回路が、前記トラッキングモードにおいて、前記データ信号から得られた信号値を前記決定回路に供給するように構成され、前記決定回路が、前記決定モードにおいて、前記信号値を増幅するように構成されることにより規定される。前記トラッキングモードにおいて、前記決定回路は、比較的低い又はゼロ増幅を持ち、前記決定モードにおいて、前記決定回路は、比較的高い増幅を持つ。
【００１０】
本発明による前記装置の一実施例は、前記トラッキング回路が前記信号値を記憶するキャパシタンスを有することにより規定される。前記キャパシタンスは、前記信号値を記憶し、この信号値を前記決定回路に通知する。
【００１１】
本発明による前記装置の一実施例は、前記決定回路が、第１のトランジスタ及び第２のトランジスタを有し、前記第１及び第２のトランジスタの第１の主電極が互いに結合され、前記第１及び第２のトランジスタそれぞれの第２の主電極が、前記第２及び第２のトランジスタそれぞれの制御電極に結合されることにより規定される。これは、ラッチング回路又はラッチ対としても知られる構成である。
【００１２】
本発明による前記装置の一実施例は、前記トラッキング回路が第１のダイオード及び第２のダイオードを有し、前記第１及び第２のダイオオードの第１の主電極が互いに結合され、前記第１及び第２のダイオードそれぞれの第２の主電極が前記第１及び第２のトランジスタそれぞれの前記制御電極に結合され、前記ラッチの第１及び第２のデータ入力部それぞれを構成することにより規定される。これは、従来技術と比較して、前記ラッチの前記データ入力部の間で、減少された電圧振幅が、前記ラッチの適切な動作に対して十分であるという事実のおかげで有利な構成である。このような減少された電圧振幅は、前記ラッチがより高速に機能することを可能にする。両方の前記ダイオードの第２の主電極の間に存在する寄生キャパシタは、前記信号値を記憶するキャパシタンスを形成する。前記ラッチの前記第１及び第２のデータ入力部それぞれは、例えばＤ＋及びＤ−入力部（バランス状態、balanced situation）であり、前記データ信号を受信する。
【００１３】
本発明による前記装置の一実施例は、前記第１及び第２のダイオードそれぞれの前記第２の主電極が、それぞれ第１及び第２のレジスタ並びにそれぞれ第１及び第２の電流源を介して電圧源に結合されることにより規定される。これらの電流源は、温度に依存して前記電流源の電流を自動的に調節することにより、より高い温度における性能損失に対する補償を可能にする。
【００１４】
本発明による前記装置の一実施例は、前記第１及び第２のトランジスタそれぞれの前記制御電極が、それぞれ第３及び第４のトランジスタの制御電極に結合され、前記第３及び第４のトランジスタの第１の主電極が互いに結合され、前記第３及び第４それぞれの第２の主電極が、前記ラッチの第１及び第２のデータ出力部をそれぞれ構成することにより規定される。前記ラッチの前記第１及び第２のデータ出力部それぞれは、例えば、Ｑ−及びＱ＋出力部（バランス状態）であり、出力信号を生成する。
【００１５】
本発明による前記装置の一実施例は、前記第１及び第２のトランジスタそれぞれの前記制御電極が、それぞれ第５及び第６のトランジスタの制御電極に結合され、前記第５及び第６のトランジスタの第１の主電極が互いに結合され、前記第５及び第６のトランジスタそれぞれの第２の主電極が、それぞれ第３及び第４のレジスタを介して電圧源に結合され、前記ラッチの第３および第４のデータ出力部をそれぞれ構成することにより規定される。前記ラッチの前記第３及び第４のデータ出力部それぞれは、例えば、ＯＵＴ−及びＯＵＴ＋出力部（バランス状態）であり、更に他の出力信号を生成する。これらの出力部と前記データ入力部との間の分離は、前記ラッチがロードの寄生キャパシタンスをロードされることを防止する。
【００１６】
本発明による前記装置の一実施例は、前記第１及び第２のダイオードそれぞれの前記第２の主電極が、それぞれ第１及び第２のレジスタ並びにそれぞれ第５及び第６のレジスタを介して電圧源に結合され、前記第１及び第５のレジスタの共有点が、前記ラッチの第３のデータ出力部を構成し、前記第２及び第６のレジスタの共有点が前記ラッチの第４のデータ出力部を構成することにより規定される。前記第５及び第６のレジスタは、前記電流源に取って代わり、前記電流源を有する実施例と比較して、前記ラッチの前記データ入力部の間で、前記ラッチの適切な動作に対して更に減少された電圧振幅を可能にする。このような更に減少された電圧振幅は、前記ラッチが更に高速で機能することを可能にする。
【００１７】
本発明による前記装置の一実施例は、前記ダイオードの前記第１の主電極が、第７のトランジスタの第２の主電極に更に結合され、前記第７のトランジスタの第１の主電極がグラウンドに結合され、前記第７のトランジスタの制御電極が、前記ラッチの第１のクロック入力部を構成し、前記第３及び第４のトランジスタの前記第１の主電極が、第８のトランジスタの第２の主電極に更に結合され、前記第８のトランジスタの第１の主電極がグラウンドに結合され、前記第８のトランジスタの制御電極が、前記ラッチの第２のクロック入力部を構成することにより規定される。前記第１のクロック入力部は、例えばＣＫ＋入力部であり、前記第２のクロック入力部は、例えばクロック信号を受けるＣＫ−入力部（バランス状態）である。これらのクロック入力部におけるクロック入力信号は、前記ラッチが前記トラッキングモード又は前記決定モードにされる結果となる。
【００１８】
本発明による前記装置の一実施例は、前記第１及び第２のトランジスタの前記第１の主電極が、第９のトランジスタの第２の主電極に更に結合され、前記第９のトランジスタの第１の主電極がグラウンドに結合され、前記第９のトランジスタの制御電極が前記ラッチの前記第２のクロック入力部に結合されることにより規定される。この構成は、前記第１及び第２のトランジスタの前記第１の主電極がグラウンドに結合される実施例と比較して、前記決定回路がクロックされることを可能にし、これは、マルチプレクサ又は生成器環境において前記ラッチを使用する場合に利点である。
【００１９】
本発明による前記ラッチ及び本発明による前記方法の実施例は、本発明による前記装置の実施例と対応する。非バランス状態に関連した更に他の実施例は除外されるべきでない。
【００２０】
本発明は、特に、決定回路又はラッチング回路をオン及びオフに切り換えるのに時間がかかるという洞察に基づき、特に、前記トラッキングモードにおいて、前記決定回路がディスエーブルに保たれるべきでないが、前記決定モードの場合と同様にイネーブルに保たれるべきであるという基本的アイデアに基づく。
【００２１】
本発明は、特に、利用可能な時間を比較的効率的に使用するラッチを有する装置を提供する問題を解決し、特に、前記ラッチがより高速で使用されることができる点で有利である。
【００２２】
本発明のこれら及び他の態様は、以下に記載される実施例を参照して説明され、明らかになるだろう。
【発明を実施するための最良の形態】
【００２３】
図１に示される本発明による装置１０１は、本発明によるラッチ１を有する。ラッチ１は、トラッキングモードにおいて、データ信号をトラッキングするトラッキング回路４を有し、決定モードにおいて、前記データ信号について決定する決定回路５を有する。
【００２４】
決定回路５は、第１のトランジスタ１１及び第２のトランジスタ１２を有し、第１及び第２のトランジスタ１１、１２の第１の主電極（電極）は、互いに及びグラウンドに結合され、第１及び第２のトランジスタ１１、１２それぞれの第２の主電極（コレクタ）は、第２及び第１のトランジスタ１１、１２それぞれの制御電極（ベース）に結合される。
【００２５】
トラッキング回路４は、第１のダイオード２１及び第２のダイオード２２を有し、前記第１及び第２のダイオード２１、２２の第１の主電極（アノード）は、互いに結合され、第１及び第２のダイオード２１、２２それぞれの第２の主電極（カソード）は、第１及び第２のトランジスタ１１、１２それぞれの前記制御電極に結合され、前記データ信号を受けるラッチ１の第１及び第２のデータ入力部３１、３２（Ｄ＋、Ｄ−）をそれぞれ構成する。第１のダイオード２１及び第２のダイオード２２は、実際には、コレクタ及びベースが互いに結合されたトランジスタである。
【００２６】
第１及び第２のダイオード２１、２２それぞれの前記第２の主電極は、それぞれ第１及び第２のレジスタ２３、２４並びにそれぞれ第１及び第２の電流源２５、２６を介して電圧源４０に結合される。
【００２７】
第１及び第２のトランジスタ１１、１２それぞれの前記制御電極は、それぞれ第３及び第４のトランジスタ１３、１４の制御電極（ベース）に結合され、第３及び第４のトランジスタ１３、１４の第１の主電極（電極）は互いに結合され、第３及び第４のトランジスタ１３、１４それぞれの第２の主電極（コレクタ）は、出力信号を生成するラッチ１の第１及び第２のデータ出力部３３、３４（Ｑ−、Ｑ＋）をそれぞれ構成する。
【００２８】
第１及び第２のトランジスタ１１、１２の前記制御電極は、それぞれ第５及び第６のトランジスタ１５、１６の制御電極（ベース）に結合され、第５及び第６のトランジスタ１５、１６の第１の主電極（電極）は互いに結合され、第５及び第６のトランジスタ１５、１６の第２の主電極（コレクタ）は、それぞれ第３及び第４のレジスタ２７、２８を介して電圧源４０に結合され、更に他の出力信号を生成するラッチ１の第３及び第４のデータ出力部３５、３６（ＯＵＴ−、ＯＵＴ＋）をそれぞれ構成する。
【００２９】
ダイオード２１、２２の前記第１の主電極は、第７のトランジスタ１７の第２の主電極（コレクタ）に更に結合され、第７のトランジスタ１７の第１の主電極（エミッタ）はグラウンドに結合され、第７のトランジスタ１７の制御電極（ベース）は、ラッチ１の第１のクロック入力部３７（ＣＫ＋）を構成し、第３及び第４のトランジスタ１３、１４の前記第１の主電極は、第８のトランジスタ１８の第２の主電極（コレクタ）に更に結合され、第８のトランジスタ１８の第１の主電極（エミッタ）はグラウンドに接続され、第８のトランジスタ１８の制御電極（ベース）は、ラッチ１の第２のクロック入力部３８（ＣＫ−）を構成する。クロック入力部３７、３８は、クロック信号を受ける。
【００３０】
図２に示される本発明による装置１０２は、本発明によるラッチ２を有し、ラッチ２は、下記の事項を別にして図１に示されるラッチ１に対応する。
【００３１】
第１及び第２のトランジスタ１１、１２の前記第１の主電極は、第９のトランジスタ１９の第２の主電極（コレクタ）に更に結合され、第９のトランジスタ１９の第１の主電極（エミッタ）はグラウンドに結合され、第９のトランジスタ１９の制御電極（ベース）は、ラッチ２の第２のクロック入力部３８に結合される。
【００３２】
図３に示される本発明による装置１０３は、本発明によるラッチ３を有し、ラッチ３は、下記の事項を別にして図２に示されるラッチ２に対応する。
【００３３】
電流源２５、２６は、第５及び第６のレジスタ２９、３０により置き換えられ、第１及び第５のレジスタ２３、２９の共有点は、ラッチ３の第３のデータ出力部３５（ＯＵＴ−）を構成し、第２及び第６のレジスタ２４、３０の共有点は、ラッチ３の第４のデータ出力部３６（ＯＵＴ＋）を構成する。
【００３４】
ラッチ１ないし３は、トラッキングモードにおいて、例えば以下のように決定回路５を準備するように構成される。トラッキング回路４は、前記トラッキングモードにおいて、データ入力部３１、３２に供給された前記データ信号から得られた信号値を決定回路５に供給し、決定回路５は、決定モードにおいて、前記信号値を増幅する。この信号値は、例えば、トラッキング回路４のキャパシタンスに記憶された電圧である。このキャパシタンスは、例えば、ダイオード２１、２２の前記カソードの間に存在する寄生キャパシタにより実現される。
【００３５】
したがって、前記トラッキングモードにおいて決定回路５を既に準備していることにより、ラッチ１ないし３は、利用可能な時間をより効率的に使用する。決定回路５を準備することを可能にするために、決定回路５は、ディスエーブル状態とイネーブル状態との間で切り換えられるべきでなく、前記イネーブル状態に保たれるべきである。
【００３６】
ダイオード２１、２２を有するトラッキング回路４は、従来技術と比較して、ラッチ１ないし３のデータ入力部３１と３２との間で、減少された電圧振幅が、ラッチ１ないし３の適切な動作に対して十分であるという事実のおかげで有利な構成を形成する。このような減少された電圧振幅は、ラッチ１ないし３がより高速で機能することを可能にする。
【００３７】
図１及び２に示される電流源２５、２６は、温度に依存して前記電流源の電流を自動的に調節することにより、より高い温度における性能損失に対する補償を可能にする。
【００３８】
図１及び２に示される出力部３５、３６とデータ入力部３１、３２との間の分離は、ラッチ１、２が、ロードの寄生キャパシタンスをロードされることを防止する。
【００３９】
図３に示される第５及び第６のレジスタ２９、３０は、図１及び２の電流源２５、２６を置き換え、電流源２５、２６を有する実施例と比較して、ラッチ３のデータ入力部３１と３２との間で、ラッチ３の適切な動作に対して更に減少された電圧振幅を可能にする。このような更に減少された電圧振幅は、ラッチ３が更に高速で機能することを可能にする。
【００４０】
クロック入力部３７、３８に供給されるべきクロック入力信号は、ラッチ１ないし３が、前記トラッキングモード又は前記決定モードにされる結果となる。
【００４１】
図２及び３に示されるトランジスタ１９は、決定回路５がクロックされることを可能にし、これは、マルチプレクサ又は生成器環境においてラッチ２及び３を使用する場合に利点である。
【００４２】
図４に示される分周器（２で分周する分周器又はプリスケーラ（prescaler））の形式の本発明による装置１０４は、２つのラッチ１−３を有し、第１のラッチの出力部が、第２のラッチの入力部に結合され、前記第２のラッチの出力部が前記第１のラッチの入力部にフィードバックされる。
【００４３】
図５に示されるＤフリップフロップの形式の本発明による装置１０５は、２つのラッチ１−３を有し、第１のラッチの出力部が第２のラッチの入力部に結合され、前記第２のラッチの出力部が前記第１のラッチの入力部にフィードバックされない。その代わりに、前記第１のラッチの入力部が前記Ｄフリップフロップの入力部を形成し、前記第２のラッチの出力部が前記Ｄフリップフロップの出力部を形成する。
【００４４】
示された前記トランジスタは、ＮＰＮバイポーラトランジスタであり、代わりにＰＮＰバイポーラトランジスタが使用されてもよく、更に代替的に、ＮＭＯＳ又はＰＭＯＳトランジスタのような電界効果トランジスタが使用されてもよい。非バランス状態に関連した更に他の実施例は除外されるべきでない。
【００４５】
上述の実施例が本発明を限定するのではなく説明し、当業者が添付の請求項の範囲から逸脱することなく多くの代替実施例を設計することができることに注意すべきである。請求項において、括弧間に配置された参照符号は、前記請求項を限定するように解釈されるべきでない。動詞"有する"及びその活用形の使用は、請求項に記載されたもの以外の要素又はステップの存在を除外しない。要素に先行する冠詞"１つの（a）"は、複数のこのような要素の存在を除外しない。複数の手段を列挙する装置請求項において、これらの手段の幾つかは、同一のハードウェアアイテムにより実施されうる。特定の方策が相互に異なる従属請求項に記載されているという単なる事実は、これらの方策の組み合わせが有利に使用されることができないことを示さない。
【図面の簡単な説明】
【００４６】
【図１】本発明によるラッチを有する本発明による装置を概略的に示す。
【図２】本発明によるラッチを有する本発明による装置を概略的に示す。
【図３】本発明によるラッチを有する本発明による装置を概略的に示す。
【図４】本発明による２つのラッチを有する分周器の形式の本発明による装置を概略的に示す。
【図５】本発明による２つのラッチを有するＤフリップフロップの形式の本発明による装置を概略的に示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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2008529391.tif 000009
2008529391.tif 000010