(57)【要約】データ信号(D;R、G、B)、特に高速データ信号、例えば高速順次デジタルデータ信号を受信および/または復号し、特に回復するインターフェース回路(100;100')ならびに方法であって、少なくとも1つのサンプリングクロック信号(SC)、特にn個の異なる位相を有する少なくとも1つの多相サンプリングクロック信号(PC[n-1:0])、および/またはデータ信号(D;R、G、B)が遅延され、固定動作周波数に対して構成要素、特にアナログ構成要素を最適化することが可能であるインターフェース回路(100;100')ならびに方法を提供する。サンプリングクロック信号(SC)、特に多相サンプリングクロック信号(PC[n-1:0])が、インターフェース回路(100;100')、特にインターフェース回路(100;100')の入力に供給することのできる少なくとも1つのインターフェースクロック信号(IC)、および/またはデータ信号(D;R、G、B)と非同期である。
2008526073.tif 000002
【特許請求の範囲】
【請求項１】
データ信号(D;R、G、B)、特に高速データ信号、例えば高速順次デジタルデータ信号を受信および／または復号し、特に回復するインターフェース回路(100;100')であって、
少なくとも1つのサンプリングクロック信号(SC)が供給され得る少なくとも1つのサンプリング手段(16,18)を備え、
サンプリングクロック信号(SC)を遅延させ、特にn個の異なる位相を有する多相サンプリングクロック信号(PC[n-1:0])を生成するように設計され、
サンプリングクロック信号(SC)、特に多相サンプリングクロック信号(PC[n-1:0])が、
インターフェース回路(100;100')、特にインターフェース回路(100;100')の入力に供給することのできる少なくとも1つのインターフェースクロック信号(IC)、および／または、データ信号(D;R、G、B)と非同期である、
ことを特徴とするインターフェース回路。
【請求項２】
前記データ信号(D;R、G、B)が、ランレングスを測定し、および／または、実行時間を測定することから、例えば前記データ信号(D;R、G、B)の分数位置を求めるために少なくとも1つのランレングスデータ復号アルゴリズムまたは少なくとも1つのランタイムデータ復号アルゴリズムを実装することによって、受信、および／または、復号され、特に回復される、
ことを特徴とする請求項１に記載のインターフェース回路。
【請求項３】
前記サンプリングクロック信号(SC)、特に前記多相サンプリングクロック信号(PC[n-1:0])が、
少なくとも1つのインターフェースクロックユニットまたは少なくとも1つのインターフェースクロックチャネル(14)から生じる前記インターフェースクロック信号(IC)、および／または、データ信号(D;R、G、B)に対する固定位相関係を有さず、固定位相周波数関係も有さない、
ことを特徴とする請求項１または２に記載のインターフェース回路。
【請求項４】
前記多相クロック生成手段(10、12)、特に前記多相クロック生成手段(10、12)の少なくとも1つの位相ロックループユニット(10)が、
少なくとも1つの特に自励基準クロック信号(RC)から前記サンプリングクロック信号(SC)を導出するように設計され、および／または、
前記多相クロック生成手段(10、12)、特に前記多相クロック生成手段(10、12)の少なくとも1つの遅延ロックループユニット(12)が、
前記サンプリングクロック信号(SC)を遅延させ、特にn個の異なる位相を有する前記多相サンプリングクロック信号(PC[n-1:0])を生成するように設計され、および／または、前記データ信号(D;R、G、B)を遅延させるように設計される、
ことを特徴とする請求項３に記載のインターフェース回路。
【請求項５】
前記サンプリング手段(16、18)が、
前記多相クロック生成手段(10、12)、特に前記遅延ロックループユニット(12)から前記多相サンプリングクロック信号(PC[n-1:0])が供給される少なくとも1つの第1サンプラユニット(16)、および／または、
前記多相クロック生成手段(10、12)、特に前記遅延ロックループユニット(12)から前記多相サンプリングクロック信号(PC[n-1:0])、および、前記データ信号(D;R、G、B)が供給される少なくとも1つの第2サンプラユニット(18)、
を備える、
ことを特徴とする請求項１から４の少なくとも一項に記載のインターフェース回路。
【請求項６】
デジタル部が、
前記サンプリングクロック信号(SC)が供給され、前記サンプリングクロック信号(SC)のサイクルの数(cnt)をカウントするように設計された、少なくとも1つのサイクルカウントユニット(20)と、
前記サンプリングクロック信号(SC)、および、前記第1サンプラユニット(16)からの出力信号(n)が供給される少なくとも1つの第1エッジ位置復号ユニット(30)と、
前記サンプリングクロック信号(SC)、および、前記第2サンプラユニット(18)からの出力信号(n)が供給され、前記第1エッジ位置復号ユニット(30)および／または前記第2エッジ位置復号ユニット(32)が、信号遷移、特に正または負の極性(pol[])を有する前記信号遷移のそれぞれのタイムスタンプ(T[x])を検出するように設計される少なくとも1つの第2エッジ位置復号ユニット(32)と、
前記サンプリングクロック信号(SC)、前記サイクルカウントユニット(20)からの出力信号(cnt)、および、前記第1エッジ位置復号ユニット(30)からの出力信号(pos、det)が供給され、等しい極性の2つの後続の信号遷移間の時間差(t[x]=T[x+1]-T[x])を、前記後続の信号遷移のタイムスタンプ(T[x]、T[x+1])を減算することによって求めるように設計された少なくとも1つのクロック計算ユニット(40)と、
前記サンプリングクロック信号(SC)、前記サイクルカウントユニット(20)からの出力信号(cnt)、および、前記第2エッジ位置復号ユニット(32)からの出力信号(pos[]、pol[]、N)が供給され、それぞれのランレングス値(run[])、およびそれぞれのビット値(bit[])を求めるように設計された少なくとも1つのランレングス復号ユニット(60)と、
前記サンプリングクロック信号(SC)、および前記ランレングス復号ユニット(60)からの出力信号(run[]、bit[])が供給され、前記出力信号(run[]、bit[])をコードワード(vec、shift)に集約または収集するように設計された少なくとも1つのワード集約ユニットまたはワード収集ユニット(70)と、
前記サンプリングクロック信号(SC)、および前記ワード集約ユニットまたはワード収集ユニット(70)から前記第1出力信号(vec)が供給され、少なくとも1つの符号化方式に基づいて前記コードワード(vec)、特に前記コードワード(vec)の境界を認識するように設計される少なくとも1つのフレーム検出ユニット(80)、および／または、
前記サンプリングクロック信号(SC)、前記ワード集約ユニットまたはワード収集ユニット(70)からの出力信号(vec、shift)、および前記フレーム検出ユニット(80)からの出力信号が供給され、初期化後に一定のビット長のワード(WVAL、W;RVAL、R、GVAL、G、BVAL、B)をパッケージ化するように設計された少なくとも1つのワード選択ユニット(90)、
を備える、
ことを特徴とする請求項１から５の少なくとも一項に記載のインターフェース回路。
【請求項７】
前記ランレングス復号ユニット(60)が、等しい極性の2つの後続の信号遷移のタイムスタンプ(T[x]、T[x+1])を減算する少なくとも1つの減算チェーン(64)を備え、
前記減算チェーン(64)の各減算ユニット(64a、64b、64c、64d、64e)は、
時間差(t[x]=T[x+1]-T[x])が、t_bitがビットクロック周期である、それぞれのランレングス値(run[x]=round(t[x]/t_bit)に変換される関数(round)を含む少なくとも1つの第1ネットワーク(66)に、または、
時間差(t[x]=T[x+1]-T[x])が、t_bitがビットクロック周期である、それぞれのランレングス値(run[x]=floor(t[x]/t_bit)に変換される関数(floor)を含む少なくとも1つの第2ネットワーク(68)に、割り当てられる、
ことを特徴とする請求項６に記載のインターフェース回路。
【請求項８】
データ信号(D;R、G、B)、特に高速データ信号、例えば高速順次デジタルデータ信号を受信、および／または、復号し、特に回復する方法において、少なくとも1つのサンプリングクロック信号(SC)、特にn個の異なる位相を有する少なくとも1つの多相サンプリングクロック信号(PC[n-1:0])、および／または前記データ信号(D;R、G、B)が遅延される方法であって、
前記サンプリングクロック信号(SC)、特に前記多相サンプリングクロック信号(PC[n-1:0])が少なくとも1つのインターフェースクロック信号(IC)、および／または前記データ信号(D;R、G、B)と非同期である、
ことを特徴とする方法。
【請求項９】
前記サンプリングクロック信号(SC)、特に前記多相サンプリングクロック信号(PC[n-1:0])が、前記インターフェースクロック信号(IC)、および／または前記データ信号(D;R、G、B)に対する固定位相関係を有さず、固定周波数関係も有さない、
ことを特徴とする請求項８に記載の方法。
【請求項１０】
前記データ信号(D;R、G、B)が、ランレングスを測定し、および／または実行時間を測定することから、例えば前記データ信号(D;R、G、B)の分数位置を求めるために少なくとも1つのランレングスデータ復号アルゴリズムまたは少なくとも1つのランタイムデータ復号アルゴリズムを実装することによって受信および／または復号され、特に回復される、
ことを特徴とする請求項８または９に記載の方法。
【請求項１１】
前記クロック信号(IC、SC)の前記チャネルと前記データ信号(D;R、G、B)の前記少なくとも1つのチャネルとの間の1つまたは複数のスキュー、特に高いスキューおよび／または変化するスキューがデジタル処理で補償される、
ことを特徴とする請求項８から１０の少なくとも一項に記載の方法。
【請求項１２】
前記サンプリングクロック信号(SC)のサイクルの数(cnt)をカウントすること、
信号遷移、特に正または負の極性(pol[])を有する前記信号遷移のそれぞれのタイムスタンプ(T[x])を検出すること、
等しい極性の2つの後続の信号遷移間の時間差(t[x]=T[x+1]-T[x])を、前記後続の信号遷移のタイムスタンプ(T[x]、T[x+1])を減算することによって求めること、
それぞれのランレングス値(run[])、および、それぞれのビット値(bit[])を求めること、
前記それぞれのランレングス値(run[])および前記それぞれのビット値(bit[])をコードワード(vec、shift)に集約または収集すること、
少なくとも1つの符号化方式に基づいて前記コードワード(vec)、特に前記コードワード(vec)の境界を認識すること、および／または、
初期化後に一定のビット長のワード(WVAL、W;RVAL、R、GVAL、G、BVAL、B)をパッケージ化すること、
を特徴とする請求項８から１１の少なくとも一項に記載の方法。
【請求項１３】
求めた時間差(t[x]=T[x+1]-T[x])が、
前記ビットクロック周期(t_bit)の少なくとも1つの半倍数と比較され、または
前記ビットクロック周期(t_bit)の少なくとも1つの全倍数と比較されることを特徴とする請求項１２に記載の方法。
【請求項１４】
DVI[Digital Visual Interface]規格に基づいて、および／またはHDMI[High-Definition Multimedia Interface]規格に基づいて、非同期サンプリング技法によって、特に非同期スーパーサンプリング技法によって、例えばデータ信号(D;R、G、B)の伝送位相および／または伝送周波数とは独立に前記サンプリングクロック信号(SC)を維持することによって前記高速順次デジタルデータ信号(D;R、G、B)を受信および／または復号し、特に回復し、最大ランレングス(run[])が、好ましくは8から10ビットDC[Direct Current]平衡符号化方式によって限定可能である、
請求項１から７の少なくとも一項による少なくとも1つのインターフェース回路(100;100')、および／または、請求項８から１３の少なくとも一項による方法の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号、特に高速データ信号、例えば高速順次デジタルデータ信号を受信および／または復号し、特に、回復するインターフェース回路であって、請求項１のプリアンブル、即ち前提部の特徴を有するインターフェース回路に関する。
【０００２】
本発明はさらに、そのようなデータ信号を受信および／または復号し、特に回復する方法であって、請求項８のプリアンブルの各ステップを含む方法に関する。
【背景技術】
【０００３】
従来型インターフェースは、限られた数の伝送線を介して高帯域幅情報を搬送し、このことは高速順次２進伝送技法によって達成される。グラフィック応用例では、例えば１９９９年４月２日付けのＤＶＩバージョン１．０に準拠するＤ［ｉｇｉｔａｌ］Ｖ［ｉｓｕａｌ］Ｉ［ｎｔｅｒｆａｃｅ］規格（ｈｔｔｐ：／／ｗｗｗ．ｄｄｗｇ．ｏｒｇ／参照）がますます一般的となっており、ますます多くの従来型アナログインターフェースに取って代わっている。
【０００４】
ＤＶＩ規格以外には、Ｈ［ｉｇｈ］Ｄ［ｅｆｉｎｉｔｉｏｎ］Ｍ［ｕｌｔｉｍｅｄｉａ］Ｉ［ｎｔｅｒｆａｃｅ］（ｈｔｔｐ：／／ｗｗｗ．ｈｄｍｉ．ｏｒｇ／参照）が、業界がサポートしている非圧縮の全デジタルオーディオ／ビデオインターフェースである。ＨＤＭＩは、セットトップボックス、Ｄ［ｉｇｉｔａｌ］Ｖ［ｅｒｓａｔｉｌｅ］Ｄ［ｉｓｃ］プレーヤ、またはＡ［ｕｄｉｏ］／Ｖ［ｉｄｅｏ］受信機、ならびにＤ［ｉｇｉｔａｌ］Ｔ［ｅｌｅ］Ｖ［ｉｓｉｏｎ］などの互換デジタルオーディオおよび／またはビデオモニタなどの任意の互換デジタルオーディオ／ビデオソース間のインターフェースを提供する。この状況では、ＨＤＭＩ規格は基本的にはＤＶＩ規格と上位互換であり、すなわち適切なアダプタまたはケーブルによってＤＶＩソースはＨＤＭＩモニタを駆動することができ、逆も同様である。
【０００５】
ＤＶＩ規格は、最大で毎秒１．６５ギガビットの伝送を必要とするが、伝送線の長さおよび／またはケーブルの品質の低さのために、データチャネル間ならびにデータチャネルとクロックチャネルとの間のスキューがビット持続時間をはるかに上回る可能性がある。受信機は、こうしたスキューを補償しなければならず、変動する伝送条件（例えば、曲がっているケーブル）の下でスキューの変動に適応しなければならない。
【０００６】
高スキューに対処する従来の方法は、データＤとサンプリングクロックＳＣとの間の関係を動的に調節することである（＝位相調整を用いた同期サンプリング技法、図４Ａ参照）。図１に示す従来技術の同期サンプリングアーキテクチャＡ（点線Ｌの左側の要素はアナログ／混合信号設計領域内にあり、点線Ｌの右側の要素はデジタル領域内にある）は、位相ロックループＰＬＬを介してインターフェースクロックＩＣからのサンプリングクロックＳＣ（ビットクロックまたはその分数（一部;fractions））を再生成する。
【０００７】
遅延ロックループＤＬＬは、サンプラＳで、（例えば５０パーセントのデューティサイクルサンプリングクロックの非サンプリングエッジをデータ遷移と相関付けることによって）伝送されるデータ信号のアイダイアグラムのまさに中央でサンプリングが生じるようにサンプルクロックＳＣを遅延させる。
【０００８】
あるいは、遅延ロックループＤＬＬは、データ信号（図１の点線を参照）を遅延させることもできる。言い換えれば、インターフェースクロックＩＣとデータＤとの相関が、遅延ロックループＤＬＬを用いてクロック経路（図１の上側の経路）またはデータ経路（図１の下側の経路）で調節される。
【０００９】
最大システム周波数を低減するために、同じ原理に基づく複数のサンプリング位相を用いるアーキテクチャを構築することができる。
【００１０】
最終的に、サンプリングされるペイロードビットが、少なくとも１つのフルワードを含むシーケンスに蓄積または集約される。これは、コレクタＣで、最大ワード長の２倍、すなわち２ワードに等しいいくつかのビットを収集することによって達成される。データＤとインターフェースクロックＩＣとの間の位相相関を想定することはできないので、ワード境界は、フレーム検出器ＦＤでデータストリーム自体から検出することしかできない。ワードセレクタＷＳで適切なワード選択を可能にするために、送信機側で特殊なコーディング技法が使用される。
【００１１】
高いスキューに対処するための別の従来の方法が、図４Ｂの同期スーパーサンプリング技法によって表される。高速順次２進データのための受信機回路に関する一例を従来技術の文書ＵＳ５９０５７６９号に見出すことができる。同期スーパーサンプリングは、デジタル領域で、ビット当たり多数のサンプルを収集し（オーバーサンプリングとも呼ばれる）、その後適切なサンプルを選択することにより、サンプリング位相のアナログ調節に取って代わる。
【００１２】
図２でＡ’と示される従来技術の同期スーパーサンプリングアーキテクチャ（点線Ｌの左側の要素はアナログであり、点線Ｌの右側の要素はデジタルである）では、サンプリングクロックＳＣ（ビットクロックまたはその分数(fractions)）が、位相ロックループＰＬＬと共にインターフェースクロックＩＣから導出される。遅延ロックループＤＬＬは、ｎ個の異なる位相を有する多相サンプリングクロックＰＣ［ｎ−１：０］を生成する。多数のサンプリング位相を多相ＰＬＬによって直接生成することもできる。
【００１３】
ｎ個の個々のサンプリングクロックＰＣ［ｎ−１］、．．．、ＰＣ［０］が、図３に示されるように、位相遅延ｐｈｉ＝ｔ＿ＳＣ／ｎだけスキュー、即ち、ずらされる。サンプルのｎビットベクトルの形のＮ個のサンプルが同期多相クロックと共に収集され、すなわち、ｐ個のペイロードビットを含むサンプリングクロックＳＣごとに、ペイロードビットｐ当たりｓ個のスーパーサンプルが提供され（ｎ＝ｐ＊ｓ）、言い換えれば、集約または収集されたサンプルｓからいくつかの（すなわちｐ個の）ペイロードビットを抽出することができる。
【００１４】
データ線の遷移中にサンプルｓの一部が取られてしまうことがあり、したがって信頼性が低いが、スーパーサンプリングは、サンプルの大部分が正しいことを保証し、この大部分が正しいという想定に基づいて、最適なサンプリング位相が計算および／または選択および／またはフィルタリングされる。
【００１５】
ワード回復は通常、図１の従来の同期サンプリング例を参照しながら説明したように実施される（図２では、参照符号ＢＳはビット選択ユニットを示し、参照符号ＰＤは位相検出ユニットを示す）。
【００１６】
上記の「技術分野」の章で定義されたインターフェース回路、ならびに上記の「技術分野」の章で定義された方法に関して、多相クロックが使用されるが、こうした多相クロックは、例えば以下の従来技術の文書から分るように、データレートに対して固定した比率を有する。
【００１７】
従来技術の文書ＵＳ６２７２１９３Ｂ１は、シリアル通信チャネルで符号化されたデータを回復する受信機であって、シンボル当たり（固定の）複数のサンプルに対して利用され、データ位相記録が保たれる受信機について言及している。
【００１８】
従来技術の文書ＵＳ６５５６６４０Ｂ１では、デジタル位相ロックループ回路ならびに信号再生方法が開示されている。従来技術の文書ＵＳ６５５６６４０Ｂ１では、ビットレートとほぼ同じである多相サンプリング周波数が必要であり、正しいクロックを選択し、データを遅延させることによってサンプリングが行われる。
【００１９】
従来技術の文書ＵＳ６６１１２１９Ｂ１は、オーバサンプリングデータ回復装置ならびに対応する方法を開示している。しかし、ビット当たり固定（整数）比のサンプルが想定される。さらに、従来技術の文書ＵＳ６６１１２１９Ｂ１によれば、位相の各グループについて、この位相に関するデータ遷移の発生をカウントするためにカウンタが使用される。
【００２０】
従来技術の文書ＵＳ２００３／００９１１３７Ａ１は、遷移検出、検証、および記憶回路について言及している。これは、サンプリングクロックとデータレートとの間の固定比に対して利用され、位相検出では、幾分特殊なアルゴリズムが使用される。
【００２１】
従来技術の文書ＵＳ２００４／００９１０７３Ａ１では、データ回復回路、位相検出回路、ならびに位相条件を検出および補正する方法が明らかにされている。第１グループのサンプルと第２グループのサンプルとが１／２データ周期だけ分離され、さらに、サンプリングクロックが、従来の位相ロックループのような方式で調節される。
【特許文献１】ＵＳ５９０５７６９
【特許文献２】ＵＳ６２７２１９３Ｂ１
【特許文献３】ＵＳ６５５６６４０Ｂ１
【特許文献４】ＵＳ６６１１２１９Ｂ１
【特許文献５】ＵＳ２００３／００９１１３７Ａ１
【特許文献６】ＵＳ２００４／００９１０７３Ａ１
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上述の不都合および欠点から始めて、上記で論じた従来技術を考慮に入れると、本発明の目的は、構成要素、特に例えば位相ロックループユニット、遅延ロックループユニット、およびサンプリング手段のようなアナログ構成要素を固定動作周波数に対して最適化することができる方式で、上記の「技術分野」の章で定義されたインターフェース回路、ならびに上記の「技術分野」の章で定義された方法をさらに開発することである。
【課題を解決するための手段】
【００２３】
本発明の目的は、請求項１の特徴を有するインターフェース回路、ならびに請求項８の特徴を有する方法によって達成される。本発明の有利な実施形態および適切な改善が、それぞれの従属請求項で開示される。
【００２４】
本発明は、原理的には非同期サンプリングおよびデータ回復アーキテクチャおよび高速デジタルインターフェースのための方法の技術思想に基づき、したがって高速順次デジタル信号の受信およびデータ回復のための装置ならびに方法が提供される。
【００２５】
本発明は、専用クロック信号とのインターフェース、およびデータ信号の遷移による暗黙的クロッキングとのインターフェースをサポートし、本教示によれば、例えばＤ［ｉｇｉｔａｌ］Ｖ［ｉｓｕａｌ］Ｉ［ｎｔｅｒｆａｃｅ］ベースの、および／またはＨ［ｉｇｈ］Ｄ［ｅｆｉｎｉｔｉｏｎ］Ｍ［ｕｌｔｉｍｅｄｉａ］Ｉ［ｎｔｅｒｆａｃｅ］ベースの、高速順次デジタル信号の受信および復号が可能となる。このようにして、本発明は、従来の解決策と比較して高い設計堅牢性および柔軟性を示す。
【００２６】
本発明は、特に、非同期スーパーサンプリングアーキテクチャを使用する。したがって、少なくとも１つのサンプリングクロックを伝送周波数とは独立に維持することができ、すなわち少なくとも１つの自励(free-running)サンプリングクロックが提供される。
【００２７】
本発明は、特に、正しいサンプリング位相を求めることを試みず、ビット当たり固定（整数）比のサンプルを想定せず、（例えば従来技術の文書ＵＳ６６１１２１９Ｂ１のように）位相の各グループについての、この位相に関するデータ遷移の発生をカウントするためのカウンタも有さない。しかし、データのランレングスを測定することから、および／またはデータの実行時間を測定することからデータが抽出される。
【００２８】
ほぼ同一である多相サンプリング周波数が必要である様々な従来技術の解決策（例えば従来技術の文書ＵＳ６５５６６４０Ｂ１を参照）とは異なり、本発明によるサンプリング周波数は任意である。従来技術では、正しいクロックを選択し、データを遅延させることによってサンプリングが行われるが、本発明の好ましい実装によれば、クロックは選択されないが、オーバーサンプリングされたデータから、さらなるサンプリングなしに正しいサンプルが処理および選択される。
【００２９】
本発明の有利な実施形態によれば、Ｐ［ｈａｓｅ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］、Ｄ［ｅｌａｙ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］、およびサンプラなどのサンプリング回路を、固定サンプリング周波数に対して最適化することができる。クロックチャネルとデータチャネルとの間のスキュー（ずれ）をデジタル処理で補償することができる。変化するスキューにすぐに適合し、この適合はアナログフィルタループによって限定されない。
【００３０】
任意選択で、適切なクロッキング方式でデータチャネルからクロック周期を得ることができる。ビットレートが低いと、ビット当たりのサンプルの数が増加するために堅牢性が向上する。アナログ構成要素の帯域幅によって示唆される最小伝送速度は存在しない。
【００３１】
本発明による固定クロックスーパーサンプリングアーキテクチャの利点を以下のように要約することができる。
・例えばＰ［ｈａｓｅ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］、Ｄ［ｅｌａｙ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］、およびサンプラのアナログ構成要素の、固定動作周波数に対する最適化
・アナログフィルタループによって限定されない、位相変動ならびにビットレート変動に対する高速な適合
・データストリームからの任意選択のクロック回復
・低いビットレートに対する堅牢性の向上
・低周波数限界がなく、Ｄ［ｉｒｅｃｔ］Ｃ［ｕｒｒｅｎｔ］ビットレートまでの動作
【００３２】
本発明は最終的に、非同期サンプリング技法、特に非同期スーパーサンプリング技法により、例えばデータ信号の伝送位相および／または伝送周波数と独立にサンプリングクロック信号を維持することによってＤ［ｉｇｉｔａｌ］Ｖ［ｉｓｕａｌ］Ｉ［ｎｔｅｒｆａｃｅ］規格および／またはＨ［ｉｇｈ］Ｄ［ｅｆｉｎｉｔｉｏｎ］Ｍ［ｕｌｔｉｍｅｄｉａ］Ｉ［ｎｔｅｒｆａｃｅ］規格に基づいて高速順次デジタルデータ信号を受信および／または復号し、特に回復する上述の少なくとも１つのインターフェース回路および／または上述の方法の使用に関する。
【００３３】
本発明は、クロックチャネルとデータチャネルとの間の高いスキューおよび／または変化するスキューを伴う応用例に特に適している。１つまたは複数のシリアルデータストリームがサポートされる。
【００３４】
上記で既に論じたように、本発明の教示を有利に実施および改善するためのいくつかのオプションが存在する。この目的に対して、請求項１および請求項８にそれぞれ従属する請求項に対して参照が行われ、例示として２つの好ましい実施形態を参照し、添付の図面（図４Ｃから図１２を参照）を参照しながら、本発明のさらなる改善、特徴、および利点を以下でより詳細に説明する。
【発明を実施するための最良の形態】
【００３５】
図１から図１２の対応する部分に対して同じ参照符号が使用される。
【００３６】
不必要な反復を避けるために、本発明の実施形態、特徴、および利点に関する以下の説明は、（別段の説明がない限り）
本発明によるインターフェース回路の第１実施形態１００（図５参照）、ならびに
本発明によるインターフェース回路の第２実施形態１００’（図１２参照）に関するものであり、
すべての実施形態１００、１００’は、本発明の方法に従って動作する。
【００３７】
本発明は、インターフェースクロックＩＣおよびデータＤに対する固定位相関係を有さず、固定周波数関係も有さないサンプリングクロックＳＣで高速シリアルデータを受信および復号することに基づく（＝非同期サンプリング技法、図４Ｃ参照）。言い換えれば、サンプリングクロックを伝送周波数とは独立に維持することができる。スーパーサンプルの最小の数を保証するためにサンプリングクロックＳＣがインターフェースビットレートよりも十分に高いと仮定し、またそのジッタは位相分解能よりはるかに低いと仮定する。
【００３８】
非同期スーパーサンプリングアーキテクチャの実施形態１００を図５に示す。点線Ｌの左側の要素はアナログであり、点線Ｌの右側の要素はデジタルである。
【００３９】
基本的には、非同期スーパーサンプリング装置１００は以下のように動作する。
・ｎ個のサンプルが非同期多相クロックＰＣ［ｎ−１：０］で収集される。
・最大ｐ個のペイロードビットがｎ個のサンプルの配列ごとに抽出される。
・周期および位相が、エッジ遷移からサブサンプル精度（サンプリング位相分解能の分数、即ち何分の１）で計算および／またはフィルタされる。
・時間的情報が２進タイムスタンプ演算で処理される。
・２つ以上のワードが収集され、境界が検出され、ワードが選択される。
【００４０】
より詳細には、ｎ個の異なる位相を有する多相サンプリングクロックＳＣが自励（水晶）基準クロックＲＣからＰ［ｈａｓｅ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］１０によって生成され、このＰ［ｈａｓｅ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］１０は多相クロック生成手段１０、１２の一部である。
【００４１】
この状況では、本発明の実装に関して、多相クロックを生成する任意の手段１０、１２を設けることができることを理解しなければならない。言い換えれば、そのような手段１０、１２は、Ｐ［ｈａｓｅ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］および／またはＤ［ｅｌａｙ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］の明示的な存在に結合することとはならず（一部のＰ［ｈａｓｅ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］は多相クロックを直接生成することができる）、多相クロックの存在のみに関連性があり、そのような多相クロックがどのように生成されたかは重要ではない。
【００４２】
ｎ個の数の異なる位相およびサンプルクロックＳＣは、データビット当たりのｓ個の最小サンプルを可能な限り最高のデータレートに維持するのに十分なだけの大きさでなければならない。最小サンプルの数ｓは３以上でなければならず、最小サンプルの数ｓが大きいと、検出がより堅牢となる。
【００４３】
後の計算のために、必須ではないが、異なる位相の数ｎが２のべき乗であると有利である。サンプリングクロックＳＣは、後のステージでの演算処理が可能となるように十分低くなければならない。低いサンプリングクロック周波数が高いサンプリング位相数と交換される。これは必ずしも、
・やはり多相クロック生成手段１０、１２の一部であるＤ［ｅｌａｙ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］１２から生じる多相サンプリングクロック線ＰＣ［ｎ−１：０］（ｎ個の位相）が多いこと、および／または
・サンプラ１６、１８が多いこと
を意味するものではない。
【００４４】
あるいは、多相サンプリングクロック周波数はサンプリングクロックＳＣの倍数でよく、複数のサンプルをｎビットベクトルに対して蓄積することができる。さらに、ＰＣ［ｎ−１：０］の両方のエッジ（両端）、すなわちＰＣ［ｎ−１］およびＰＣ［０］をサンプリングに使用することができる。
【００４５】
インターフェースクロックＩＣは、サンプラ１６、１８内の多相サンプリングクロック線ＰＣ［ｎ−１：０］のすべての位相でサンプリングされる。サンプリングクロックサイクル内の負および／または正クロックエッジの発生（図５の参照符号ｄｅｔ）および位相位置（図５および６の参照符号ｐｏｓ）が、サンプリング後パターンから検出され、この状況では、サンプリングクロックサイクルがサイクルカウンタ２０でカウントされる。
【００４６】
サンプリングクロックサイクル内の負および／または正クロックエッジの発生ｄｅｔおよび位相位置ＰＯＳに関して、遷移記録が示されている図６にも参照を行う。サンプリング後パターンに事前フィルタを適用してスパイクを解消することができる。インターフェースクロックＩＣよりも高いサンプリングクロックＳＣでは、１つのサンプリングクロックサイクル内で所与の極性Ｐの最大１つのエッジを保証することができる。
【００４７】
信号遷移位相（図５および６の参照符号ｐｏｓ）を、それが発生しているサンプリングクロックサイクル番号（図５および６の参照符号ｃｎｔ）と共に、遷移のタイムスタンプＴ＝ｃｎｔ．ｐｏｓと呼ぶ。自励サンプリングクロックサイクルカウンタ２０は、サイクル番号ｃｎｔの連続的増分を供給する。単純な２進演算でタイムスタンプＴを互いに関係付けることができる。
【００４８】
図５に示し、図７により詳細に示すクロック計算器４０は、等しい極性Ｐ（Ｈ［ｉｇｈ］−Ｌ［ｏｗ］またはＬ［ｏｗ］−Ｈ［ｉｇｈ］）の２つの後続のＩ［ｎｔｅｒｆａｃｅ］Ｃ［ｌｏｃｋ］遷移間の時間を、それらのタイムスタンプＴ＝ｃｎｔ．ｐｏｓを減算することによって求める。２進結果は、実際のＩ［ｎｔｅｒｆａｃｅ］Ｃ［ｌｏｃｋ］周期ｔ＿ｉｆｃ＿ｒ［ａｗ］を表す。
【００４９】
フィルタ機能４２、例えばＦ［ｉｎｉｔｅ］Ｉ［ｍｐｕｌｓｅ］Ｒ［ｅｓｐｏｓｅ］フィルタまたはＩ［ｎｆｉｎｉｔｅ］Ｉ［ｍｐｕｌｓｅ］Ｒ［ｅｓｐｏｎｓｅ］を使用して、後続のＩ［ｎｔｅｒｆａｃｅ］Ｃ［ｌｏｃｋ］周期測定値が、分数精度(fractional precision)を有するフィルタ後の結果ｔ＿ｉｆｃ＿ｆ［ｉｌｔｅｒｅｄ］と組み合わされる。Ｉ［ｎｔｅｒｆａｃｅ］Ｃ［ｌｏｃｋ］周期は、ビットクロック周期の既知の倍数（因子ｒ、図１および２も参照）である。２進除算を用いて、ビットクロック周期ｔ＿ｂｉｔ（図５も参照）を計算することができる。
【００５０】
クロック情報は、（いわゆる明示的インターフェースクロックとなる）インターフェースクロックユニットまたはインターフェースクロックチャネル１４から必ずしも導出されるわけではなく、（いわゆる暗黙的データ埋込みインターフェースクロックとなる）データから導出することもでき、例えば、エッジ位置デコーダユニット３２と、ランレングスデコーダユニットまたは実行時デコーダユニット６０（図５参照）との間のデータストリームの遷移情報（ｐｏｓ［］、ｐｏｌ［］、Ｎ）からＩ［ｎｔｅｒｆａｃｅ］Ｃ［ｌｏｃｋ］周期を導出することもできるが、これは、クロック回復を容易にするコーディング方式を必要とする。
【００５１】
１つまたは複数のデータ信号が、クロックＰＣ［ｎ−１：０］のすべてのｎ個の位相でサンプリングされる。最大値１＋ｆｌｏｏｒ（ｎ／ｓ）データ遷移が１つのサンプリングクロックサイクル内で生じ得る（「ｆｌｏｏｒ」は、入力値を丸めることによって２番目に小さい整数値を返し、すなわち異なる位相の数ｎとペイロードビットｐ当たりのスーパーサンプルの数ｓの比である）。それぞれの遷移の位置ｐｏｓ［］および得られる信号極性ｐｏｌ［］が、遷移記録中のサンプリング後パターンから復号される（図６参照）。事前フィルタをサンプリング後パターンに適用してスパイクを解消することができる。
【００５２】
図８に、ランレングスデータ復号アルゴリズムまたはランタイムデータ復号アルゴリズムによって実装される本発明のランレングスデータ復号を示す。信号遷移Ｔ［ｘ］＝ｃｎｔ．ｐｏｓ間の時間ｔ［ｘ］＝Ｔ［ｘ＋１］−Ｔ［ｘ］を測定することにより、ペイロードビットｐが位置情報ｐｏｓ［］および極性情報ｐｏｌ［］から抽出される。タイムスタンプＴ［０］は、現サンプリングクロックサイクルの前の直近の遷移をマークする。
【００５３】
信号遷移Ｔ［ｘ］間のパルス持続時間ｔ［ｘ］＝Ｔ［ｘ＋１］−Ｔ［ｘ］が、丸め関数「ｒｏｕｎｄ」で、ビット単位のコードランレングスｒｕｎ［ｘ］＝ｒｏｕｎｄ（ｔ［ｘ］／ｔ＿ｂｉｔ）に変換される。この状況では、丸め関数ｒｏｕｎｄは、
ビットクロック周期ｔ＿ｂｉｔの半分よりも短いパルス持続時間ｔ［ｘ］を（すなわちｔ［ｘ］／ｔ＿ｂｉｔが０．５未満）無効とみなし、
ビットクロック周期ｔ＿ｂｉｔの半分からビットクロック周期ｔ＿ｂｉｔの１．５倍の間のパルス持続時間ｔ［ｘ］（すなわち０．５＜ｔ［ｘ］／ｔ＿ｂｉｔ＜１．５）が１ビットを表し、
ビットクロック周期ｔ＿ｂｉｔの１．５倍からビットクロック周期ｔ＿ｂｉｔの２．５倍の間のパルス持続時間ｔ［ｘ］（すなわち１．５＜ｔ［ｘ］／ｔ＿ｂｉｔ＜２．５）が２ビットを表し、
ビットクロック周期ｔ＿ｂｉｔの２．５倍からビットクロック周期ｔ＿ｂｉｔの３．５倍の間のパルス持続時間ｔ［ｘ］（すなわち２．５＜ｔ［ｘ］／ｔ＿ｂｉｔ＜３．５）が３ビットを表す、
ように機能する。
【００５４】
非対称立上り時間の場合、および／または非対称立下がり時間の場合、高シーケンスおよび／または低シーケンスに対して異なる丸めしきい値を使用することができる。先行するランレングスｒｕｎ［ｘ］に対する立上り時間および／または立下がり時間の依存関係を、ランレングスｒ［ｘ］ごとに丸めしきい値を変更することによって考慮に入れることができる。データストリームから抽出された情報に基づいて丸めしきい値を動的に調節することもできる。
【００５５】
さらに、実際のサンプリングクロックサイクル内の最後の、即ち、直近の信号遷移Ｔ［Ｎ］からサイクルの終わりまで経過した時間枠ｔ［Ｎ］＝（ｃｎｔ＋１）．０−Ｔ［Ｎ］が計算される。この時間枠ｔ［Ｎ］に適合する完全なビットの数ｒｕｎ［Ｎ］＝ｆｌｏｏｒ（ｔ［Ｎ］／ｔ＿ｂｉｔ）がｆｌｏｏｒ関数を使用して計算され、すなわち次の整数値に丸められる、即ち、端数を切り捨てられる。
【００５６】
この時間枠ｔ［Ｎ］にビットが適合しない場合、最後の実際の遷移が、次のサンプリングクロックサイクルのために格納される。ペイロードビットｐを既に抽出することができる場合、仮想的な最後の遷移位置Ｔ＊［０］＝Ｔ［Ｎ］＋ｒｕｎ［Ｎ］＊ｔ＿ｂｉｔが計算され、次のサンプリングクロックサイクルのために格納される。
【００５７】
長いビットクロックサイクル（ｔ＿ｂｉｔ）または長いコードランにより、信号遷移Ｔのないサンプリングクロックサイクルが得られる。この場合、最後の信号遷移Ｔ［Ｎ］はタイムスタンプＴ［０］に等しく、過去にいくつかのサンプリングクロックサイクルで発生した可能性がある。
【００５８】
ビットクロック周期ｔ＿ｂｉｔがサンプリングクロックサイクルタイムｔ＿ＳＣより長い場合、ペイロードビットｐが抽出されることなく、いくつかのサンプリングクロックサイクルが通過することができる。デジタルサンプリングクロックサイクルカウンタ２０（図５参照）の幅を、それに応じた寸法にしなければならない。
【００５９】
サンプリングクロックサイクルタイムｔ＿ＳＣよりも短いビットクロック周期ｔ＿ｂｉｔを有する長いコードランでは、遷移が生じない場合であってもペイロードビットｐが抽出されるので、タイムスタンプＴ［０］は常に以前のサンプリングクロックサイクル内にある。しかし、高い最大ランレングスは、ビットクロック周期ｔ＿ｂｉｔの計算でより高い精度を必要とする。コードランがいくつかのＩ［ｎｔｅｒｆａｃｅ］Ｃ［ｌｏｃｋ］サイクルにわたる場合、ビットクロック周期ｔ＿ｂｉｔが数回更新される。この望ましい統合効果により、ビットクロック周期ｔ＿ｂｉｔに対して必要な精度が低減される。
【００６０】
ランレングス復号アルゴリズム（図８参照）を同期スーパーサンプリングと共に使用することもできる。この場合、サンプリングクロック時間ベースはインターフェースクロックと相関し、ビットクロック周期ｔ＿ｂｉｔ＝ｓ＊Ｐｈｉ（図３参照）は一定である。Ｉ［ｎｔｅｒｆａｃｅ］Ｃ［ｌｏｃｋ］信号のサンプリングならびにクロック計算はもはや行われない。
【００６１】
図９Ａに、１つのサンプリングクロックサイクル内の最大４つの遷移Ｔ［１］＝ｃｎｔ．ｐｏｓ［１］、Ｔ［２］＝ｃｎｔ．ｐｏｓ［２］、Ｔ［３］＝ｃｎｔ．ｐｏｓ［３］、Ｔ［４］＝ｃｎｔ．ｐｏｓ［４］についての（図５にも示される）ランレングスデコーダ回路６０をより詳細に示す。未使用遷移タイムスタンプが、あらかじめ減算チェーン６４に接続される４つのマルチプレクサ６２ａ、６２ｂ、６２ｃ、６２ｄを使用して、減算チェーン６４の外に「シフト」される。
【００６２】
図９Ａからわかるように、前記減算チェーン６４は、タイムスタンプＴ［ｘ］＝ｃｎｔ．ｐｏｓ  ａ間の時間差ｔ［ｘ］＝Ｔ［ｘ＋１］−Ｔ［ｘ］を計算する。この目的で、前記減算チェーン６４は、図１０Ａおよび１０Ｂに示されるネットワーク６６、６８にそれぞれ割り当てられる５つの減算器ユニット６４ａ、６４ｂ、６４ｃ、６４ｄ、６４ｅを備える。ランレングス比較のために、計算される時間差ｔ［０］、ｔ［１］、ｔ［２］、ｔ［３］、ｔ［４］が、ネットワーク６６、６８によってビットクロック周期ｔ＿ｂｉｔの倍数と比較される。
【００６３】
より詳細には、図１０Ａによるいわゆるラウンドネットワーク６６が、時間差ｔ［０］＝Ｔ［１］−Ｔ［０］、ｔ［１］＝Ｔ［２］−Ｔ［１］、ｔ［２］＝Ｔ［３］−Ｔ［２］、およびｔ［３］＝Ｔ［４］−Ｔ［３］を、ビットクロック周期ｔ＿ｂｉｔの半倍数と比較するように設計される。
第１（図１０Ａの左側）比較経路６６ａによって時間差ｔ［０］、ｔ［１］、ｔ［２］、ｔ［３］がビットクロック周期ｔ＿ｂｉｔの半分と比較され、
第２比較経路６６ｂによって時間差ｔ［０］、ｔ［１］、ｔ［２］、ｔ［３］がビットクロック周期ｔ＿ｂｉｔの１．５倍と比較され、
第３比較経路６６ｃによって時間差ｔ［０］、ｔ［１］、ｔ［２］、ｔ［３］がビットクロック周期ｔ＿ｂｉｔの２．５倍と比較され、
第４比較経路６６ｄによって時間差ｔ［０］、ｔ［１］、ｔ［２］、ｔ［３］がビットクロック周期ｔ＿ｂｉｔの３．５倍と比較され、
第５（図１０Ａの右側）比較経路６６ｅによって時間差ｔ［０］、ｔ［１］、ｔ［２］、ｔ［３］がビットクロック周期ｔ＿ｂｉｔの４．５倍と比較され、
５つの比較経路６６ａ、６６ｂ、６６ｃ、６６ｄ、６６ｅは互いに並列である。
【００６４】
一定の半値因子（０．５、１．５、２．５、３．５、４．５）との乗算は、２進ｔ＿ｂｉｔ（＝ビットクロック周期）に対するシフト演算および加算演算で経済的に構築することができ、参照符号６６ｆは、出力信号ｒｕｎ［０］、ｒｕｎ［１］、ｒｕｎ［２］、ｒｕｎ［３］が処理される温度計デコーダである。
【００６５】
それとは対照的に、図１０Ｂによるいわゆるｆｌｏｏｒネットワーク６８は、時間差ｔ［４］＝Ｔ［５］−Ｔ［４］をビットクロック周期ｔ＿ｂｉｔの全倍数と比較するように設計され、
第１（図１０Ｂの左側）比較経路６８ａによって時間差ｔ［４］がビットクロック周期ｔ＿ｂｉｔ（の１倍）と比較され、
第２比較経路６８ｂによって時間差ｔ［４］がビットクロック周期ｔ＿ｂｉｔの２倍と比較され、
第３比較経路６８ｃによって時間差ｔ［４］がビットクロック周期ｔ＿ｂｉｔの３倍と比較され、
第４比較経路６８ｄによって時間差ｔ［４］がビットクロック周期ｔ＿ｂｉｔの４倍と比較され、
第５（図１０Ｂの右側）比較経路６８ｅによって時間差ｔ［４］がビットクロック周期ｔ＿ｂｉｔの５倍と比較され、
５つの比較経路６８ａ、６８ｂ、６８ｃ、６８ｄ、６８ｅは互いに並列である。
【００６６】
一定の全値因子（１、２、３、４、５）との乗算は、２進ｔ＿ｂｉｔ（＝ビットクロック周期）に対するシフト演算および加算演算で経済的に構築することができ、参照符号６８ｆは、出力信号ｒｕｎ［４］が処理される温度計デコーダである。
【００６７】
図９Ｂの回路もランレングスデコーダ回路６０の一部であり、それぞれの遷移Ｔ［０］、Ｔ［１］、Ｔ［２］、Ｔ［３］、Ｔ［４］のそれぞれの信号極性値ｐｏｌ［０］、ｐｏｌ［１］、ｐｏｌ［２］、ｐｏｌ［３］、ｐｏｌ［４］を、それぞれのランレングス結果ｒｕｎ［０］＝ｒｏｕｎｄ（ｔ［０］／ｔ＿ｂｉｔ）、ｒｕｎ［１］＝ｒｏｕｎｄ（ｔ［１］／ｔ＿ｂｉｔ）、ｒｕｎ［２］＝ｒｏｕｎｄ（ｔ［２］／ｔ＿ｂｉｔ）、ｒｕｎ［３］＝ｒｏｕｎｄ（ｔ［３］／ｔ＿ｂｉｔ）、ｒｕｎ［４］＝ｆｌｏｏｒ（ｔ［４］／ｔ＿ｂｉｔ）と整合させるように設計され、その結果、それぞれのビット値ｂｉｔ［０］、ｂｉｔ［１］、ｂｉｔ［２］、ｂｉｔ［３］、ｂｉｔ［４］が得られる。
【００６８】
図１１は、
ランレングス情報ｒｕｎ［０］、ｒｕｎ［１］、．．．、ｒｕｎ［Ｎ］と、
それぞれ割り当てられたビット値ｂｉｔ［０］、ｂｉｔ［１］、．．．、ｂｉｔ［Ｎ］
（どちらも図５および図９Ａ、９Ｂに示されるランレングスデコーダ６０から出力される）が、やはり図５に示されるワードアグリゲータ／収集ユニット７０によってどのようにコードワードに蓄積または集約されるかを示す。
【００６９】
得られるビットベクトルｖｅｃは、復号ビットの時間順の履歴を含む。新しいビットｂｉｔ［］が、ランレングスｒｕｎ［］回数だけ時間順にシフトされる（＜−−＞図１１の参照符号ＳＨ）。ｒｕｎ［］個の古いビットがシフトアウトされ（＜−−＞図１１の参照符号ＳＨ）、参照符号ＢＳＨは、それぞれ割り振られたバレルシフタを示す。
【００７０】
ビットベクトルｖｅｃは、ワード当たり２倍の数のビットを搬送する。これにより、ビットベクトルｖｅｃが常に１つの完全なワードを含むことが保証される。さらに、ワード選択をサポートするために、新しく挿入されたビットの合計数が計算される。ビットベクトルｖｅｃが１ワードのために十分な新しいビットを含むときはいつでも、ビットベクトルｖｅｃが１出力サイクルに対して整合および確認される。
【００７１】
図５に示すフレーム検出器８０は、符号化方式に基づいてワード境界を認識する。これは、定期的に挿入されるいくつかの同期ワードについてのみ可能である。同期のない場合、ワードは、新しく復号されたビットの数にのみ基づいて出力される。
【００７２】
図１２に、図４Ｃから１１に例示される本発明による非同期サンプリングおよびデータ回復アーキテクチャおよび方法を使用する、高速デジタルインターフェース向け、すなわちＤ［ｉｇｉｔａｌ］Ｖ［ｉｓｕａｌ］Ｉ［ｎｔｅｒｆａｃｅ］受信機回路（点線Ｌの左側の要素はアナログであり、点線Ｌの右側の要素はデジタルである）向けのアーキテクチャのブロック図を示す。
【００７３】
２５０メガヘルツの固定基準クロックＳＣが自励２５メガヘルツ水晶発振器８からＰ［ｈａｓｅ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］１０によって導出され、このＰ［ｈａｓｅ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］１０は、多相クロック生成手段１０、１２の一部である。Ｄ［ｅｌａｙ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］１２も多相クロック生成手段１０、１２の一部であり、等間隔かつ低ジッタで３２個のサンプリング位相ＰＣ［３１］、ＰＣ［３０］、．．．、ＰＣ［１］、ＰＣ［０］を生成し、したがって１２５ピコ秒＝１／（３２＊２５０メガヘルツ）のサンプリング分解能を与える。
【００７４】
２５メガヘルツから１６５メガヘルツ［−−＞最大ビット持続時間６０６ピコ秒＝１／（１０＊１６５ＭＨｚ）］のクロックチャネル１４およびすべてのデータチャネルＲ［ｅｄ］、Ｇ［ｒｅｅｎ］、Ｂ［ｌｕｅ］がサンプラのアレイでサンプリングされる（＝Ｄタイプレジスタ１６がクロックチャネル１４に割り当てられ、それぞれのＤタイプレジスタ１８がそれぞれのデータチャネルＲ［ｅｄ］、Ｇ［ｒｅｅｎ］、Ｂ［ｌｕｅ］に割り当てられる）。
【００７５】
エッジ位置デコーダ３０、３２がそれぞれサンプラ１６、１８に割り当てられ、正または負の極性を有するクロック信号の信号遷移を検出し、エッジ位置デコーダ３０、３２は、サンプリングクロックサイクル内のそれらの位置、ならびに遷移が生じたことを信号で知らせる。ＤＶＩシンボルクロック周期がクロック計算器４０で計算され、１ビットの持続時間を得るために除算器ユニット５０にて、１０で除算（割られる）される。
【００７６】
図１２では、赤データチャネルＲ［ｅｄ］だけが示されているが、緑データチャネルＧ［ｒｅｅｎ］および青データチャネルＢ［ｌｕｅ］を再現することとなる。赤データチャネルＲ［ｅｄ］、緑データチャネルＧ［ｒｅｅｎ］、および青データチャネルＢ［ｌｕｅ］について、エッジ位置デコーダ３０、３２が使用され、これらのエッジ位置デコーダ３０、３２は、５ビットの遷移を検出するように設計される（３２サンプルの各ベクトルは、最大で５ビットの遷移を含む）。
【００７７】
遷移間のビットの数ｒｕｎ［］がランレングスデコーダ６０で計算され（図８から１０Ｂも参照）、Ｄ［ｉｇｉｔａｌ］Ｖ［ｉｓｕａｌ］Ｉ［ｎｔｅｒｆａｃｅ］は、最大ランレングスを有利に限定する８から１０ビットのＤ［ｉｒｅｃｔ］Ｃ［ｕｒｒｅｎｔ平衡符号化方式を使用する。新しく符号化されたビットが、ワードアグリゲータユニットまたはワード蓄積ユニット７０で２０ビットベクトルに蓄積または集約される。
【００７８】
ＤＶＩは、ビデオブランキング中に予約制御ワードとのワード同期を実現する。これらのワードはフレーム検出器８０で認識され、それが生じたときはいつでも、ワード選択ユニット９０でのワード選択を初期化する。初期化の後、ワード選択ユニット９０は、到着する新しいビットの数に純粋に基づいて１０ビットワードをパッケージ化する。
【００７９】
完全なＤＶＩ受信機では、１０ビットシンボルを８ビットのカラーデータ、データイネーブル情報、および２ビットの制御情報に復号しなければならない。さらに、チャネル整合（アライメント）が必要であり、すなわち、データイネーブル情報を使用して３つのデータ伝送チャネル間でカラー情報を整合、位置合わせしなければならず、これは、従来のサンプリング方式と同様に実施することができる。
【００８０】
ＤＶＩのインターフェースクロックＩＣはワードクロックＷＣと等価である。サンプリングクロックドメインからインターフェースクロックドメインＩＣへのデータを再同期することが望ましい。
【図面の簡単な説明】
【００８１】
【図１】従来技術による同期サンプリングアーキテクチャを有するインターフェース回路のブロック図の略図である。
【図２】従来技術による同期スーパーサンプリングアーキテクチャを有するインターフェース回路のブロック図の略図である。
【図３】図２の従来技術の同期スーパーサンプリングアーキテクチャに関する多相クロックの時間ダイアグラムを示す略図である。
【図４Ａ】従来技術による同期位相調節サンプリング技法の時間ダイアグラムを示す略図である。
【図４Ｂ】従来技術による同期スーパーサンプリング技法の時間ダイアグラムを示す略図である。
【図４Ｃ】本発明による非同期サンプリング技法の時間ダイアグラムを示す略図である。
【図５】本発明による非同期スーパーサンプリングアーキテクチャを有するインターフェース回路の第１実施形態のブロック図の略図であり、このインターフェース回路は本発明の方法に従って機能する。
【図６】図５および１２の非同期スーパーサンプリングアーキテクチャに関する遷移記録の時間ダイアグラムを示す略図である。
【図７】図５および１２のインターフェース回路に含まれるクロック計算ユニットの一実施形態のブロック図の略図であり、クロック計算ユニットは、インターフェースクロック測定のために設計される。
【図８】図５および１２の非同期スーパーサンプリングアーキテクチャに関するランレングスデータ復号アルゴリズムまたはランタイムデータ復号アルゴリズムの時間ダイアグラムを示す略図である。
【図９Ａ】図５および１２のインターフェース回路に含まれるランレングス復号ユニットまたは実行時復号ユニットの一実施形態のブロック図の第１部分を示す略図である。
【図９Ｂ】図５および１２のインターフェース回路に含まれるランレングス復号ユニットまたは実行時復号ユニットの一実施形態のブロック図の第２部分を示す略図である。
【図１０Ａ】図５および１２のインターフェース回路に含まれるランレングス比較ネットワークユニットまたは実行時比較ネットワークユニットの第１実施形態のブロック図を示す略図である。
【図１０Ｂ】図５および１２のインターフェース回路に含まれるランレングス比較ネットワークユニットまたは実行時比較ネットワークユニットの第２実施形態のブロック図を示す略図である。
【図１１】図５および１２のインターフェース回路に含まれるワード集約ユニットまたはワード収集ユニットの一実施形態のブロック図を示す略図である。
【図１２】本発明の方法による非同期スーパーサンプリングアーキテクチャを有するインターフェース回路の第２実施形態のブロック図を示す略図であり、このインターフェース回路は本発明の方法に従って機能する。
【符号の説明】
【００８２】
１００  インターフェース回路（第１実施形態、図５参照）
１００’  インターフェース回路（第２実施形態、図１２参照）
８  振動ユニット、特に自励水晶発振器
１０、１２  多相クロック生成手段
１０  多相クロック生成手段１０、１２のＰ［ｈａｓｅ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］ユニット
１２  多相クロック生成手段１０、１２のＤ［ｅｌａｙ−］Ｌ［ｏｃｋｅｄ］Ｌ［ｏｏｐ］ユニット（ｎ個の位相）
１４  インターフェースクロックユニットまたはインターフェースクロックチャネル
１６  インターフェースクロックチャネル１４に割り当てられた第１サンプラユニット、特にＤタイプレジスタ
１８  それぞれのデータチャネルＲ［ｅｄ］、Ｇ［ｒｅｅｎ］、Ｂ［ｌｕｅ］に割り当てられた第２サンプラユニット、特にそれぞれのＤタイプレジスタ
２０  サイクルカウントユニット
３０  第１エッジ位置復号ユニット
３２  第２エッジ位置復号ユニット
４０  クロック計算ユニット
４２  クロック計算ユニット４０のフィルタ、特に機能、例えばＦ［ｉｎｉｔｅ］Ｉ［ｍｐｕｌｓｅ］Ｒ［ｅｓｐｏｎｓｅ］フィルタまたはＩ［ｎｆｉｎｉｔｅ］Ｉ［ｍｐｕｌｓｅ］Ｒ［ｅｓｐｏｎｓｅ］
５０  除算ユニット
６０  ランレングスデコーダユニットまたは実行時デコーダユニット
６２ａ  ランレングス復号ユニット６０の第１多重化ユニット
６２ｂ  ランレングス復号ユニット６０の第２多重化ユニット
６２ｃ  ランレングス復号ユニット６０の第３多重化ユニット
６２ｄ  ランレングス復号ユニット６０の第４多重化ユニット
６４  ランレングス復号ユニット６０の減算チェーン
６４ａ  減算チェーン６４の第１減算ユニット
６４ｂ  減算チェーン６４の第２減算ユニット
６４ｃ  減算チェーン６４の第３減算ユニット
６４ｄ  減算チェーン６４の第４減算ユニット
６４ｅ  減算チェーン６４の第５減算ユニット
６６  ランレングス復号ユニット６０の第１ネットワークユニット、特に関数「ｒｏｕｎｄ」を有するネットワーク
６６ａ  第１ネットワークユニット６６の第１比較経路
６６ｂ  第１ネットワークユニット６６の第２比較経路
６６ｃ  第１ネットワークユニット６６の第３比較経路
６６ｄ  第１ネットワークユニット６６の第４比較経路
６６ｅ  第１ネットワークユニット６６の第５比較経路
６６ｆ  第１ネットワークユニット６６の温度計復号ユニット
６８  ランレングス復号ユニット６０の第２ネットワークユニット、特に関数「ｆｌｏｏｒ」を有するネットワーク
６８ａ  第２ネットワークユニット６８の第１比較経路
６８ｂ  第２ネットワークユニット６８の第２比較経路
６８ｃ  第２ネットワークユニット６８の第３比較経路
６８ｄ  第２ネットワークユニット６８の第４比較経路
６８ｅ  第２ネットワークユニット６８の第５比較経路
６８ｆ  第２ネットワークユニット６８の温度計復号ユニット
７０  ワード集約ユニットまたはワード収集ユニット
８０  フレーム検出ユニット
９０  ワード選択ユニット
Ａ  同期サンプリングアーキテクチャ（従来技術、図１参照）
Ａ’  同期スーパーサンプリングアーキテクチャ（従来技術、図２参照）
ｂｉｔ  ビット値
Ｂ［ｌｕｅ］  第３データ信号または第３データチャネル
ＢＳ  ビット選択ユニット（従来技術、図１および２）
ＢＳＨ  バレルシフティングユニット
ＢＶＡＬ  第３値信号
Ｃ  ワード集約ユニットまたはワード収集ユニット（従来技術、図１および２参照）
ｃｎｔ  サンプリングクロックＳＣのサイクル数
Ｄ  データ信号またはデータチャネル
ｄｅｔ  サンプリングクロックＳＣのサイクル内の正クロックエッジおよび／または負クロックエッジの発生
ＤＬＬ  遅延ロックループユニット（従来技術、図１および２参照）
ＥＮ  イネーブル
ＦＤ  フレーム検出ユニット（従来技術、図１および２参照）
Ｇ［ｒｅｅｎ］  第２データ信号または第２データチャネル
ＧＶＡＬ  第２値信号
ＩＣ  インターフェースクロック信号またはインターフェースクロックユニットまたはインターフェースクロックチャネル（従来技術、図１および２参照）
Ｌ  インターフェース回路１００、１００’のアナログ要素をインターフェース回路１００、１００’のデジタル要素から分離する点線
ｎ（＝ｐ＊ｓ）  位相
Ｎ  サンプル数、特にサンプルのｎビットベクトルの形のサンプル数
ｐ  ペイロードビット
ＰＣ［ｎ−１：０］  ｎ個の異なる位相を有する多相サンプリングクロック信号
ＰＤ  位相検出ユニット（従来技術、図１および２参照）
ｐｈｉ  位相遅延
ＰＬＬ  位相ロックループユニット（従来技術、図１および２参照）
ｐｏｌ  遷移の信号極性
ｐｏｓ  サンプリングクロックＳＣのサイクル内の正クロックエッジおよび／または負クロックエッジの位相位置
Ｒ［ｅｄ］  第１データ信号または第１データチャネル
ｒｕｎ  コードランレングス
ＲＶＡＬ  第１値信号
ｓ  スーパーサンプル
Ｓ  サンプラユニット（従来技術、図１および２参照）
ＳＣ  サンプリングクロック信号
ＳＨ  シフティングユニット
ｔ  時間
ｔ［］  時間差、特にパルス持続時間
ｔ＿ｂｉｔ  ビットクロックの時間枠
ｔ＿ｉｆｃ  インターフェースクロックユニット１４の時間枠
ｔ＿ｉｆｃ＿ｆ  フィルタリング後の時間枠
ｔ＿ｉｆｃ＿ｒ  生時間枠
ｔ＿ＳＣ  サンプリングクロックＳＣのサイクルタイム
Ｔ  タイムスタンプ
Ｔ＊［０］  仮定最終遷移位置
ｖｅｃ  得られるビットベクトル
Ｗ  ワード信号
ＷＣ  ワードクロック信号
ＷＳ  ワード選択ユニット（従来技術、図１および２参照）
ＷＶＡＬ  ワード値信号
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【国際調査報告】
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