(57)【要約】本発明は、従来の半導体処理技術を使用して、フォトリソグラフィー技術によって得ることができるより小さいピッチおよび幅を有する極小の再現可能なフィンを具える、デュアルゲートＦＥＴを製造する方法を提供する。第１層(3)および第２層(4)を基板(1)上の突起(2)に形成し、その後、突起(2)の上面を露出させる。第１層(3)の一部を、突起(2)および第２層(4)に対して選択的に除去することによって、フィン(6)およびトレンチ(5)を形成する。また、複数のフィン(6)およびトレンチ(5)を形成する方法も提供する。デュアルゲートＦＥＴは、トレンチ（5）内にゲート電極(7)を形成するとともに、ソース領域とドレイン領域を形成することによって形成される。さらに、別々にバイアスをかけられる２つのゲート電極を有する、極小かつ非対称のデュアルゲートＦＥＴを製造する方法を提供する。
2008529295.tif 000002
【特許請求の範囲】
【請求項１】
デュアルゲートＦＥＴを製造する方法であって、
第１の半導体材料の突起(2)を基板(1)上に形成するステップと、
前記突起(2)上に、第１の材料の第１層(3)を形成するステップと、
前記第１層(3)上に、第２の半導体材料の第２層(4)を形成するステップと、
前記突起(2)の上面を露出するために、前記第１層(3)および前記第２層(4)を除去するステップと、
前記突起(2)および前記第２層(4)の間のトレンチ(5)と、前記トレンチ(5)に隣接して、前記第２層(4)で構成されるフィン(6)とを形成するために、前記第１の材料を、前記第１の半導体材料および前記第２の半導体材料に対して、所定の深さまで選択的に除去するステップと、
前記トレンチ(5)と前記フィン(6)との露出面上に、絶縁層(9,19)を形成するステップと、
前記絶縁層(9,19)上に、導電材料の層(7,17)を形成することによって、ゲート電極を形成するステップと、
を具えることを特徴とする方法。
【請求項２】
前記第２層(4)の形成後、前記第１の材料の層(13)と前記第２の半導体材料の層(14)とで構成される少なくとも１つの多層構造を形成するステップと、
前記第１層(3)および前記第２層(4)を除去するステップが、さらに前記多層構造(13,14)の除去を含み、
前記第１の材料を選択的に除去するステップが、さらに前記第２の半導体材料の層の間の少なくとも１つのトレンチ(5)と、前記トレンチ(5)に隣接する少なくとも１つのフィン(6)とを形成する、
ことを特徴とする請求項１に記載の製造方法。
【請求項３】
前記第１の材料の前記層(3,13)および前記第２の半導体材料の前記層(4,14)の形成が、エピタキシャル成長によって実現されることを特徴とする請求項１または２に記載の製造方法。
【請求項４】
前記第１の材料の選択的な除去の後、前記第１の半導体材料および前記第２の半導体材料にドーパント原子を付与するステップをさらに具えることを特徴とする請求項１または２に記載の製造方法。
【請求項５】
前記トレンチ(5)の底面と前記突起(2)および前記フィン(6)の上面に注入材料の層を設けるステップをさらに具えることを特徴とする請求項１または２に記載の製造方法。
【請求項６】
前記第１の材料がＳｉＧｅを具え、前記第２の半導体材料がシリコンを具えることを特徴とする請求項１または２に記載の製造方法。
【請求項７】
前記フィン(6)の幅が１０ナノメートルより小さいことを特徴とする請求項１または２に記載の製造方法。
【請求項８】
前記突起(2)と、前記トレンチ(5)内の前記第１の導電層(17)と、前記トレンチ(5)内の前記第１の絶縁層(19)とを除去することよって、前記フィン(6)間に空間を形成するとともに第１のゲート電極(37)を形成するステップと、
前記空間の露出面上に、第２の絶縁層(29)を形成するステップと、
前記第２の絶縁層(29)上に、第２の導電材料の第２の導電層(28)を形成することによって、第２のゲート電極(27)を形成するステップと、
をさらに具えることを特徴とする請求項１に記載の製造方法。
【請求項９】
前記第１の絶縁層(19)を形成するステップの前に、ソース領域(10)およびドレイン領域(20)を形成し、
前記ソース領域(10)または前記ドレイン領域(20)に少なくとも１つのコンタクト領域(91,92)を形成することによって、前記第２のゲート電極(27)への電気的接続を形成するステップをさらに具えることを特徴とする請求項８に記載の製造方法。
【請求項１０】
前記第１の導電材料が金属で構成され、前記第２の導電材料がポリシリコンで構成されることを特徴とする請求項８に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルゲートＦＥＴを製造する方法に関するものである。
【背景技術】
【０００２】
ＥＰ１０９１４１３には、デュアルゲートＣＭＯＳ  ＦＥＴの製造方法が開示され、この方法では、半導体基板に従来のフォトリソグラフィーおよびエッチングで形成される複数のピラーを設ける。サブトラクティブ法による酸化プロセスによって、チャネル・セグメントを形成するピラーの幅は減少し、このチャネル・セグメントは、従来のフォトリソグラフィー技術によって現在得られる幅より小さい幅の空間で横方向に分割されている。ゲート構造は、所望の形状を形成するためにフォトリソグラフィーによってパターニングおよびエッチングされて、チャネル・セグメント間の空間に形成されるとともに、ソースおよびドレイン領域が形成されることによって、複数の垂直に伸びるチャネル・セグメントと、このチャネル・セグメント間に位置する複数の垂直方向に向けられたゲート・セグメントを有するゲート構造とを有する完全空乏および完全反転のデュアルゲートＣＭＯＳ  ＦＥＴを形成している。
【０００３】
完全空乏および完全反転のデュアルゲートＣＭＯＳ  ＦＥＴにおいて、チャネル・セグメントの幅は、チャネル・セグメントの完全空乏領域がショート・チャネル効果から著しい悪影響を受けずに形成できるようなものでなければならない。この効果を達成するために、チャネル・セグメントの幅は、従来のフォトリソグラフィー技術によって得ることができるより小さくなければならない。従来技術による方法は、３つの異なる通常の製造ステップ、すなわち、リソグラフィ・ステップ、反応性イオンエッチング・ステップおよびサブトラクティブ法による酸化ステップの組合せによって、この効果を達成している。しかし、チャネル・セグメントの幅を減らすのと同時に、この幅の再現性を制御することは困難である。言い換えれば、サブトラクティブ法による酸化を適用することによってチャネル・セグメントの小さい幅を得ることができるが、例えば、異なる基板間で、この幅の大きいばらつきが生じる。最終的に、チャネル・セグメントの幅のばらつきは許容できず、この製造方法によって達成できるこの幅の最小値に達する。チャネル・セグメントの幅の大きいばらつきのため、従来技術の製造方法を使用して、許容できる再現性で、１０ナノメートルより小さい幅を有するチャネル・セグメントを製造することが困難であることは明白である。従来技術の製造方法の他の不利な点は、チャネル・セグメントのピッチはフォトリソグラフィーのみによって規定されるので、ＣＭＯＳ  ＦＥＴデバイス面積を低減することが困難であるということである。したがって、チャネル・セグメントのピッチを縮小し、デバイス面積を縮小することはフォトリソグラフィー技術の限界により決定され、本出願の出願時には約１００ナノメートルである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、再現可能な極小のチャネル・セグメントまたはフィンを、フォトリソグラフィー技術で得ることができるより小さいピッチおよび幅で形成できるデュアルゲートＦＥＴの製造方法を提供することにある。本発明によれば、この目的は、請求項１に記載のＦＥＴの製造方法によって達成される。従属請求項は、本発明の有利な実施形態を特定している。
【課題を解決するための手段】
【０００５】
この製造方法は、フォトリソグラフィー技術を適用することなく、第２層を形成する製造方法によって決まる幅を有するフィンをもたらす。この第２層の製造方法は、非常に薄いコンフォーマル層、例えばいくつかの原子層を、再現可能な方法で均一厚に形成することができる。従来技術の製造方法では、チャネル・セグメントまたはフィンは、フォトリソグラフィー性能に依存するため、本発明の方法より幅が広く、均一性と再現性が悪かった。本発明のフィンの幅は極小かつ再現可能なため、フィンの完全空乏および完全反転のチャネル挙動を容易に達成可能にする。本発明は、第１層を形成する製造方法によって決まる幅を有するトレンチをもたらす。この第１層の製造方法も、非常に薄いコンフォーマル層、例えばいくつかの原子層を、再現可能な方法で均一厚に形成することができる。従来技術の空間またはトレンチは、幅が広く、均一性および再現性が悪い。なぜなら、トレンチはフォトリソグラフィーおよびサブトラクティブ法による酸化によって決まるため、現在のフォトリソグラフィーによって得られる寸法よりトレンチの幅が広くなるためである。
【０００６】
本発明の他の利点は、トレンチおよびフィンの高いアスペクト比、すなわち、トレンチの深さおよびフィンの高さがトレンチの幅およびフィンの幅より非常に大きくできるということである。本発明では、トレンチおよびフィンのアスペクト比を１０以上に達成するので、トレンチの深さおよびフィンの高さは、トレンチの幅およびフィンの幅より少なくとも１０倍大きい。ＦＥＴの電流駆動特性は、特にフィンの数およびフィンの高さで決まる。それゆえ、本発明は、高い電流駆動を達成するＦＥＴを提供する一方、デバイス領域を従来技術で達成できるより面積より小面積にできる。
【０００７】
本発明に係るＦＥＴの製造方法の他の実施形態は、前記第２層の形成後、第１の材料の層と第２の半導体材料の層とで構成される少なくとも１つの多層構造を形成するステップを具える。その後、前記第１層と第２層を除去するステップはさらに、前記多層を除去するステップを具え、前記第１の材料を選択的に除去するステップはさらに、第２の半導体材料の層間の少なくとも２つのトレンチと、そのトレンチに隣接する少なくとも２つのフィンとを形成するステップを具える。前記多層の形成ステップを繰り返すことによって、トレンチによって分離された複数のフィンを形成することができる。フィンのピッチは、再現可能なコンフォーマル層を均一厚で形成する製造方法によって規定され、第１層および第２層の厚さの和で決まる。それゆえ、本発明において、フィンのピッチは、フォトリソグラフィー技術によって規定されるチャネル・セグメントのピッチとなる従来技術の製造方法によって得られるピッチより小さくできる。フィンのピッチがＦＥＴデバイス領域全体を決定するので、本発明の利点は、同じ電気性能を有するＦＥＴを小さいデバイス領域で達成できる、あるいは、同じＦＥＴデバイス領域で高い電流駆動を達成できるということである。
【０００８】
さらなる実施形態は、第１の材料の選択的な除去の後、第１および第２の半導体材料にドーパント原子を付与するステップを具える。絶縁層を形成する前にフィンにドーパント原子を供給することによって、フィンの導電性を適切に変更してもよい。
【０００９】
さらなる実施形態は、トレンチの底面とフィンおよび突起の上面に、注入材料層を設けるステップを具える。この注入層を用いて、トレンチの底面と突起およびフィンの上面の導電性を調整することによって、表面寄生トランジスタがデバイス性能に及ぼす影響を低減し、デュアルゲートフィンのみを主要導通路とすることができる。
【００１０】
本発明の他の実施形態は、別々にバイアスを与えることができ、異なる材料で構成してもよい２つのゲート電極を有するＦＥＴを形成するステップを具える。フィンおよびトレンチの形成ステップの後、第１の絶縁層がフィンおよび突起の露出面に形成され、その後、第１の導電材料が第１の絶縁層に形成される。次に、第１の導電材料および第１の絶縁層を除去し、突起の上面を露出させることによって、トレンチ内に第１の導電材料の第１部分と、トレンチ外の領域に第１の導電材料の第２部分とを形成し、ここで、第１部分と第２部分とは非接続になる。次に、突起と、第１の導電材料の第１部分と、トレンチ内の絶縁層とを除去することによって、フィン間に空間を形成し、トレンチ外の領域に、第１の導電材料の第２部分で構成される第１のゲート電極を形成する。ここで、第１のゲート電極はフィンの片側を覆い、空間はフィンの反対側に位置する。第２の絶縁層を、空間内のフィンの露出面に形成し、その後、この第２の絶縁層上に第２の導電材料を形成することによって、第２のゲート電極を形成する。ここで、第１のゲート電極はフィンの片側を覆い、第２のゲート電極はフィンの反対側を覆うことによって、各フィンを２つの別々のゲート電極によって制御することができる。ゲート電極をパターニングし、ソースおよびドレイン領域を付加することによって、２つのゲート電極を有する非対称のデュアルゲートＦＥＴが形成され、この２つのゲート電極は、別々にバイアスをかけることができ、異なる材料で形成さてもよい。別々にバイアスをかけることができる２つの独立したゲート電極を用いると、フィンの両側を同時に制御する１つのゲート電極を用いた場合と比較して、フィンの導電性を制御する際の自由度を増加させることができる。このＦＥＴには３つのデジタルレベルを形成することができ、すなわち、両方のゲート電極にバイアスがかけられ、フィンが空乏状態にあるとき、電流が流れない状態、一方のゲート電極がフィンの片面を反転モードに設定するとき、最大電流の半分が流れる状態、両方のゲート電極がフィン全体を反転モードに設定するとき、最大電流が流れる状態である。これは、特に論理回路において有益であり、従来の回路より少ない数のトランジスタで同じ論理性能を可能にする。
【００１１】
さらなる実施形態において、第２のゲート電極に対するコンタクト領域を、第１の絶縁層を形成する前に、ソースまたはドレイン領域に形成してもよい。ソースおよびドレイン領域に第２のゲート電極のコンタクトを形成するこの方法は、コンタクトを形成するのに利用できる領域が大きいから、フィンの間に第２のゲート電極のコンタクトを形成すること程困難ではない。
【発明を実施するための最良の形態】
【００１２】
本発明の方法のこれらおよびその他の態様は、図面を参照してさらに説明される。
【００１３】
図は、一定の比率では描かれていない。一般に、図面において、同一の構成要素は、同一の参照番号を付してある。
【００１４】
図１は、ともにシリコンで構成される突起2を有する基板1の上に、シリコンとゲルマニウムの化合物で構成されるＳｉＧｅ層3およびリコン層4がシエピタキシャル成長された構造を示す断面図である。本実施例において、突起2は長方形であるが、三角形または丸い上部を有する長方形のような他の形状でもよく、突起2は基板1から主に垂直に延びる側壁およびその側壁を接続する上面を具える。突起2は、ＳｉＧｅのような他の半導体材料で構成してもよく、基板1は、二酸化シリコンの埋込み層を有するシリコン・オン・インシュレータ（ＳＯＩ）基板で構成してもよい。エピタキシャル成長を使用すると、層全体に厚さが非常に均一なコンフォーマルになる。突起2上のＳｉＧｅ層3の形成前に、コ突起2の表面をコンフォーマルエピタキシャル成長用に準備するために、犠牲酸化物を突起2上に形成し、その後除去してもよい。
【００１５】
ＳｉＧｅ層3の第１部分は突起2を覆い、シリコン層4の第１部分はＳｉＧｅ層3の第１部分を覆い、ＳｉＧｅ層3の第２部分は基板1を覆い、シリコン層4の第２部分はＳｉＧｅ層3の第２部分を覆う。図２に示すように、第２部分はエッチバック・プロセスによって除去されるので、ＳｉＧｅ層3の第１部分およびシリコン層4の第１部分のみが突起2上に残る。あるいは、第２部分を、デバイス製造の後工程で除去してもよい。その後、二酸化シリコン層16を堆積し、さらにその後、化学的機械的研磨（ＣＭＰ）を用いて二酸化シリコン層16とシリコン層4とＳｉＧｅ層3とを除去して平坦面を形成するとともに、突起2の上面およびＳｉＧｅ層3の一部を露出させる。エッチバック技術を用いてシリコン層4およびＳｉＧｅ層3を除去して、突起2の上面を露出させてもよい。
【００１６】
ＳＯＩ基板（図示せず）を用いる場合、基板1は（埋め込み）二酸化シリコン層によって覆われるバルクシリコン層とシリコン層とで構成され、シリコン層を除去し、埋め込み二酸化シリコン層を露出させ、その後、選択的なエピタキシャル成長を用いて、ＳｉＧｅ層3およびシリコン層4を突起2の上に形成することができる。選択的なエピタキシャル成長を用いるので、ＳｉＧｅ層3およびシリコン層4は、埋め込み二酸化シリコン層上には形成されない。
【００１７】
図３に示すように、ＳｉＧｅ層3を突起2とシリコン層4に対して選択的に除去するエッチングを行うことによって、トレンチ5とシリコンで構成されるフィン6とを形成する。フィン6の幅はシリコン層4を形成する製造方法によって、この場合エピタキシャル成長によって決定され、この幅はシリコン層4の厚さにほぼ等しい。適用製造方法によって、１０ナノメートルより小さい厚さで再現可能な層を形成することができ、それゆえ、フィン6の幅も、１０ナノメートルより薄く再現可能になるが、これは従来技術の製造方法では達成できないものである。この実施例において、突起2および層4は同じシリコン材料からなり、層3はＳｉＧｅからなるが、他の半導体材料の組合せを用いてもよい。これらの材料は、少なくとも突起2および層4に対する層3の選択エッチングが可能でなければならない。この時点で、フィン6および突起2に、気相ドーピング、プラズマ浸漬ドーピング、または他のドーパント技術を用いてドーパント原子を付与することによって、フィン6のドーパント・レベルを適切なデバイス性能を得るべく設定することができる。さらに、露出した上面と底面の全面にドーパントを注入して、それらの導電性を、デバイス性能への表面寄生トランジスタの影響を低減させて、フィン6が主要な伝導経路となるように調整することができる。
【００１８】
図４に示すように、露出面を酸化することによって、ゲート酸化膜として機能する二酸化シリコン層9を形成する。その後、ポリシリコン層7を二酸化シリコン層9上に堆積することによって、ゲート電極を形成する。二酸化シリコン層9は、高誘電率ゲート絶縁膜層のような他の絶縁層で構成してもよく、ポリシリコン層7は、ゲート材料として用いることができる金属または他の材料のような他の導電材料で構成してもよい。突起2の丸い上部によれば、二酸化シリコン層2の完全性を減少させる、あるいは、絶縁破壊を引き起こしうる、周知のシャープコーナ効果が回避される。
【００１９】
本実施例の平面図である図５に示すように、ポリシリコン層7をパターニングした後、パターニングされたポリシリコン層7が覆っていないフィン6の部分の注入によってソースおよびドレイン領域を形成することによって、デュアルゲートＦＥＴデバイスを形成する。ゲート電極と、ソースおよびドレイン領域との間に絶縁体のスペーサを形成することによって、ソースおよびドレイン領域は、低濃度ドープのソースおよびドレイン領域を具えてもよい。
【００２０】
他の実施例は、複数のフィンおよびトレンチを有するデュアルゲートＦＥＴを形成するステップを具え、図１に示す実施例から始めて、図６に示すように、ＳｉＧｅ層3およびシリコン層4を形成するのに用いたのと同じ製造技術を用いて、ＳｉＧｅ層13およびシリコン層14をシリコン層4上に形成する。ＳｉＧｅ層3、13およびシリコン層4、14は、直接的または間接的に突起2を覆う第１部分と、直接的または間接的に基板1を覆う第２部分とを有する。代案として、より多くのＳｉＧｅ層およびシリコン層を形成してもよい。
【００２１】
図７に示すように、ＳｉＧｅ層3、13およびシリコン層4、14の第２部分は、エッチバック・プロセスによって除去することにより、突起2上のＳｉＧｅ層3、13およびシリコン層4、14の第１部分だけを残す。あるいは、第２部分を、デバイス製造の後工程で除去してもよい。また、本実施例において、ＳＯＩ基板とともに選択的なエピタキシャル成長を用いて、ＳｉＧｅ層3、13およびシリコン層4、14を突起2の上だけに形成してもよい。その後、二酸化シリコン層16を堆積し、ＣＭＰを用いて二酸化シリコン層16とシリコン層4、14とＳｉＧｅ層3、13とを除去することによって平坦面を形成し、突起2の上面およびＳｉＧｅ層3、13の一部を露出する。また、他のエッチバック技術を用いて、突起2の上面およびＳｉＧｅ層3、13の一部を露出してもよい。
【００２２】
図８を参照すると、突起2およびシリコン層4、14に対して、ＳｉＧｅ層3、13を選択的に除去するエッチングを行うことにより、複数のトレンチ5およびフィン6を形成する。その後、ゲート電極を形成してパターニングし、ソースおよびドレイン領域を形成することによって、複数のチャネルを有するデュアルゲートＦＥＴを形成することができる。フィン6のピッチは、フォトリソグラフィー技術ではなく、エピタキシャル技術によって規定されるため、このＦＥＴは、従来技術におけるＦＥＴより小さい占有領域で、高い電流駆動特性を有する。
【００２３】
非対称のデュアルゲートＦＥＴの製造は、図３に示す実施例から始める。図９に示すように、二酸化シリコン層19を、露出面の熱酸化によって形成する。また、シリコン窒化物または高誘電率ゲート絶縁膜層のような他の絶縁層を、露出面に形成してもよい。その後、ポリシリコンで構成される第１の導電層17を、二酸化シリコン層19の上に堆積する。第１の導電層17は、金属のような他の導電材料またはゲート材料として使うことができる他の材料で構成してもよい。その後、第１の導電層17を、エッチバック・プロセスによって、フィン6の上面から除去することにより、トレンチ5内の第１の導電層17の第１領域と、トレンチ5外の第１の導電層17の第２領域とを形成し、第１の導電層17の第１領域と第２領域との接続を切断する。第１の導電層17が金属で構成される場合、その金属を、リソグラフィ・マスクを用いて突起2の上面から除去してもよい。
【００２４】
その後、図１０に示すように、フィン6間の領域を少なくともに部分的に覆う開口部を有するシリコン窒化物のハード・マスク8を突起2上に設ける。その後、突起2と、トレンチ5の表面を覆う二酸化シリコン層19と、第１の導電層17の第１領域とを除去することによって、フィン6の間に空間を形成するとともに第１のゲート電極37を形成する。ハード・マスク8を用いて、第１の導電層17の第２領域が除去されるのを防止することによって、第１のゲート電極37を形成することができる。このハード・マスクは、シリコン窒化物または、第１の導電層17が除去されるのを防止することができる他の材料からなってもよい。次に、二酸化シリコン層29を空間内のフィン6の露出面に形成し、その後、二酸化シリコン層29の上に、ポリシリコンまたは金属で構成される第２の導電層28を堆積することによって、第２のゲート電極27を形成する。本実施例における第２のゲート電極27は、二酸化シリコンおよびポリシリコンまたは金属で構成され、第１のゲート電極37は、二酸化シリコンおよびポリシリコンで構成されるが、他の材料の組合せも、ゲート電極が形成される制限に応じて適用できる。また、絶縁層19、29の厚さは異なってもよい。
【００２５】
図１１は、第２のゲート電極27がソース領域10およびドレイン領域20にコンタクトされる一実施例の平面図である。第１の導電層17をフィン6の上面から除去するステップの後、本例ではフィン間の領域の少なくとも一部を覆う開口部を持たないで、ソース領域10およびドレイン領域20上に開口部91、92を持つハード・マスク8を設ける。開口部91および92からエッチング液を供給することによって、突起2と、第１の導電層17と、二酸化シリコン層19とを除去する。このエッチングプロセスは他の材料に対して選択的である。その後、開口部91および92を用いて二酸化シリコン層29をフィン6の露出面に供給して、二酸化シリコン層29をフィン6の露出面に形成する。その後、ポリシリコンで構成される第２の導電層28を、開口部91および92から、二酸化シリコン層29上に堆積し、第２のゲート電極27を形成する。次に、開口部91および92を用いて、第２のゲート電極27に対するコンタクトを形成する。代案として、第２のゲート電極27に対するコンタクトはフィン間に位置させてもよい。第１のゲート電極37に対するコンタクトは、従来の製造方法を使用して作製し、フィンに隣接して位置させてもよい。
【００２６】
要約すると、本発明は、従来の半導体処理技術を使用して、フォトリソグラフィー技術によって得ることができるより小さいピッチおよび幅を有する極小の再現可能なフィンを具える、デュアルゲートＦＥＴを製造する方法を提供する。第１層および第２層を基板上の突起に形成し、その後、突起の上面を露出させる。第１層の一部を、突起および第２層に対して選択的に除去することによって、フィンおよびトレンチを形成する。また、複数のフィンおよびトレンチを形成する方法も提供する。デュアルゲートＦＥＴは、トレンチ内にゲート電極を形成するとともにソース及びドレイン領域を形成することによって形成される。さらに、別々にバイアスをかけられる２つのゲート電極を有する、極小かつ非対称のデュアルゲートＦＥＴを製造する方法を提供する。
【００２７】
上述の実施例は例示であり、本発明を限定するものではなく、当業者は添付の特許請求の範囲の範囲を逸脱することなく多くの代替実施例を設計可能であるということに留意する必要がある。「具えている」という単語は、請求項に列記されたもの以外の要素またはステップの存在を除外しない。単数形で述べる要素は複数の要素を除外するものではない。
【図面の簡単な説明】
【００２８】
【図１】デュアルゲートＦＥＴを製造するステップのシーケンスを示す断面図である。
【図２】デュアルゲートＦＥＴを製造するステップのシーケンスを示す断面図である。
【図３】デュアルゲートＦＥＴを製造するステップのシーケンスを示す断面図である。
【図４】デュアルゲートＦＥＴを製造するステップのシーケンスを示す断面図である。
【図５】デュアルゲートＦＥＴの平面図である。
【図６】複数のトレンチおよびフィンの形成ステップを示す断面図である。
【図７】複数のトレンチおよびフィンの形成ステップを示す断面図である。
【図８】複数のトレンチおよびフィンの形成ステップを示す断面図である。
【図９】非対称のデュアルゲートＦＥＴの形成ステップを示す断面図である。
【図１０】非対称のデュアルゲートＦＥＴの形成ステップを示す断面図である。
【図１１】ソースおよびドレイン領域に形成される第２のゲート電極に対するコンタクトを有する非対称のデュアルゲートＦＥＴの形成ステップを示す本発明の方法の一実施例の平面図である。
【図１】
2008529295.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
2008529295.tif 000014
2008529295.tif 000015
2008529295.tif 000016