(57)【要約】  本発明は、半導体デバイスの製造方法に関するものである。この方法では、半導体デバイスは、基板（１０）を具え、この基板（１０）は、表面（２５）を有する低−ｋの前駆物質層（２０）で覆われている。この工程の後、部分硬化工程が行われ、前記低−ｋの前駆物質層（２０）の表面（２５）またはその近くに緻密層（３０）が形成される。この緻密層（３０）は、保護層（３０）として作用することができる。前記低−ｋの前駆物質層（２０）は、未硬化、または部分的に硬化された状態で適用できる特性を有する材料の群から選択される。この方法の主な利点は、前記緻密層（３０）が、前記低−ｋの前駆物質層（２０）自体から形成されるため、別個の保護層（３０）を低−ｋの前駆物質層（２０）に設ける必要がない点である。したがって、前記緻密層（３０）は、前記低−ｋの前駆物質層（２０）に対して良好な接着性を有する。
2008529296.tif 000002
【特許請求の範囲】
【請求項１】
基板を設ける工程と、
硬化された状態で低い誘電率を有する群から選択される、未硬化、または部分的にのみ硬化された誘電材料からなる、露出表面を有する誘電体層を、前記基板に適用する工程と、
前記誘電材料を硬化する工程と
を具え、
前記硬化工程は、
前記露出表面またはその付近の前記誘電材料内に、少なくとも一のさらなる製造工程中に、保護層として作用する緻密層を形成するための第一の部分硬化と、前記誘電材料であるバルク材料を硬化するための第二の硬化とからなることを特徴とする半導体デバイスの製造方法。
【請求項２】
少なくとも一の製造工程が、前記第一の部分硬化と前記第二の硬化との間で行われる請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記製造工程は、前記誘電材料によって少なくとも部分的に画定される壁部を有する、凹部または形成部を、前記誘電体層の中に形成する工程を含む請求項２に記載の半導体デバイスの製造方法。
【請求項４】
前記凹部または形成部は、エッチング工程により形成される請求項３に記載の半導体デバイスの製造方法。
【請求項５】
前記緻密層は、前記エッチング工程用マスクを形成するためにプレエッチングされる請求項４に記載の半導体デバイスの製造方法。
【請求項６】
前記第二の硬化は、前記凹部または形成部の形成後に行われる請求項３、４または５に記載の半導体デバイスの製造方法。
【請求項７】
前記第二の硬化後、前記凹部または形成部内に導電材料を堆積する請求項６に記載の半導体デバイスの製造方法。
【請求項８】
前記方法は、前記半導体デバイスの、凹部または形成部の少なくとも側壁部上に、バリア層を適用する工程をさらに具えることを特徴とする請求項３〜７のいずれか一項に記載の半導体デバイスの製造方法。
【請求項９】
前記方法は、少なくとも前記導電材料上に、キャッピング層を形成する工程をさらに具えることを特徴とする請求項７または８に記載の半導体デバイスの製造方法。
【請求項１０】
前記誘電材料は、硬化により多孔質になることができ、かつ、前記第二の硬化によって多孔質になる材料である請求項１〜９のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１１】
前記誘電材料は、ＣＶＤ技術を用いて適用されるＳｉＣＯ：Ｈ型材料を有することを特徴とする請求項１〜１０のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１２】
前記誘電材料に、低誘電率の低−ｋ前駆物質材料が適用され、該低−ｋ前駆物質材料は、Ｏｒｉｏｎ（登録商標）の前駆物質材料を有することを特徴とする請求項１１に記載の半導体デバイスの製造方法。
【請求項１３】
前記誘電材料に、低誘電率の低−ｋ前駆物質材料が適用され、該低−ｋ前駆物質材料は、Ｌｏｗ−Ｋ  Ｆｌｏｗｆｉｌｌ（登録商標）の前駆物質材料を有することを特徴とする請求項１１に記載の半導体デバイスの製造方法。
【請求項１４】
前記適用されるＣＶＤ技術は、ＰＥ−ＣＶＤ、ＬＴ−ＣＶＤ、ＡＰ−ＣＶＤおよびＲＴ−ＣＶＤのうちの一であることを特徴とする請求項１１、１２または１３に記載の半導体デバイスの製造方法。
【請求項１５】
前記第一の部分硬化は、ＣＶＤ法で行われることを特徴とする請求項１〜１４のいずれか一項に記載の半導体デバイスの製造方法。
【請求項１６】
前記第一の部分硬化は、下記処理条件の下、ＣＶＤ法で行われることを特徴とする請求項１５に記載の半導体デバイスの製造方法。
記
2008529296.tif 000005
【請求項１７】
前記第一の部分硬化は、下記処理条件の下、ＣＶＤ法で行われることを特徴とする請求項１６に記載の半導体デバイスの製造方法。
記
2008529296.tif 000006
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関するものである。
【背景技術】
【０００２】
半導体デバイスの製造において、誘電材料からなる複数の層を設けることは普通であり、これら層を貫通して、複数の、溝および／またはビア（ホール）が、半導体ウェーハ基板に形成される能動素子間に相互接続部を設けるためにエッチングされることができる。半導体デバイスの寸法が小さくなるにつれて、誘電層を形成する誘電材料の誘電率を低減させることは重要な傾向であり、これら誘電材料は、前記寸法の低減と共に多くの問題をもたらしてきた。例えば、選択性に関する問題は、エッチング中に生じるおそれがあり、さらに、このような材料から多くの場合放出される水素は、その後に設けられる他の層に損傷を与えうる。従来技術でよく知られた、これらの、および他の問題を解決するために、慣行的に、前記誘電材料上に「ハードマスク」層が設けられてきた。しかしなから、特に、前記誘電層形成材料の硬化前に、前記ハードマスク層を設ける必要があるかもしれないので、本出願人らは、多くの場合、このようなハードマスクと誘電層との間での接着性の問題があることを究明した。
【０００３】
他の問題は、改良された低誘電率材料が多孔質化することによってそれらの低誘電率を達成することである。エッチングが多孔質材料を通じて生じると、エッチング形成部の側壁部で、キャビティが露出されたり、または発生したりしうる。特許文献１は、ハードマスクを未硬化誘電材料の上に堆積させた後、未硬化の状態でこの誘電材料を貫通してエッチングし、結果として生じる凹部に導電材料を充填し、その後、前記誘電材料を十分に硬化させることによって、この問題を解決する試みを示す。このようなプロセスは、上記で説明した接着性に関する問題を導き、さらに、硬化において、誘電材料に寸法変化がないことを必要とする。これは、一般的に実情ではないであろう。
【特許文献１】米国特許第６５２８４０９号公報
【０００４】
特許文献２は、基板上の多孔質材料の堆積について説明する。この多孔質材料はベーキングされ、その後、保護層がその上に堆積される。その後、エッチングが行われ、結果として生じる凹部または形成部の側壁部は、前記材料の多孔性に起因する微小空洞を除去するために処理される。
【特許文献２】米国特許第６５３１７５５号公報
【発明の開示】
【課題を解決するための手段】
【０００５】
本発明は、基板を設ける工程と、硬化された状態で低い誘電率を有する群から選択される、未硬化、または部分的にのみ硬化された誘電材料からなる、露出表面を有する層を、前記基板に適用する工程と、前記誘電材料を硬化する工程とを具え、前記硬化工程は、前記露出表面またはその付近の前記誘電材料内に、少なくとも一のさらなる製造工程中に、保護層として作用する緻密層を形成するための第一の部分硬化と、前記誘電材料であるバルク材料を硬化するための第二の硬化とからなることを特徴とする半導体デバイスの製造方法を具える。
【０００６】
前記緻密層を形成するために第一の部分硬化を用いることは、上記で説明した接着性の問題を解決する。前記第一の部分硬化を用いることは、前記誘電材料の未硬化部分の処理も可能にし、少なくとも特定の実施形態において、選択性や、多孔性の欠乏に関して利点を提供する。また、前記第一の部分硬化を用いることはまた、多くの場合、上述した従来技術で必要とされるような付加的な層を形成するための別個の前駆物質またはスピンオン材料を設けるための必要性を少なくとも取り除く。
【０００７】
少なくともいくつかの実施形態では、少なくとも一の製造工程が、前記第一の部分硬化と前記第二の硬化との間で行われることができる。例えば、前記製造工程は、前記誘電体層の誘電材料によって、少なくとも部分的に画定される壁部を有する、凹部または形成部を、前記誘電体層内に形成することを含むことができる。典型的には、前記凹部または形成部は、エッチング工程により形成され、この場合、前記緻密層は、前記エッチング工程のためのマスクを形成するためにプレエッチングされることができる。前記第二の硬化は、前記凹部または形成部の形成後に行われるのが好ましい。前記第二の硬化後に、導電材料を前記凹部または形成部に堆積させるのが好ましいが、硬化中に、前記誘電材料の層の寸法に大きな変化がない場合には、前記第二の硬化前に導電材料を堆積させることができる。
【０００８】
前記誘電材料は、硬化により多孔質になることができ、かつ前記第二の硬化によって多孔質になる材料であることができる。
【０００９】
前記誘電材料は、ＣＶＤ技術を用いて適用されることができる、ＳｉＣＯ：Ｈ型材料を有することができる。このような材料の例としては、以下に示すＯｒｉｏｎ（登録商標）またはＬｏｗ−ｋ  Ｆｌｏｗｆｉｌｌ（登録商標）などが挙げられる。以下に示すように、これらの材料は、堆積させるのが比較的容易であり、ＣＶＤ法でプラズマの適切な適用によって、通常、硬化されることができる。
【００１０】
適用されるＣＶＤ技術は、ＰＥ−ＣＶＤ、ＬＴ−ＣＶＤ、ＡＰ−ＣＶＤおよびＲＴ−ＣＶＤから選択することができる。
【００１１】
前記第一の部分硬化は、下記のプロセス条件の下、ＣＶＤ法で行われる。
記
2008529296.tif 000003
特定の好ましい実施形態においては、前記工程は、下記プロセス条件の下、ＣＶＤ法で行われる。
記
2008529296.tif 000004
【００１２】
凹部または形成部が形成される場合、前記凹部または形成部の少なくとも側壁部上に、バリア層を適用することができ、また、このような凹部または形成部が導電材料で充填される場合、少なくとも前記導電材料上に、キャッピング層を適用することができる。
【００１３】
本発明に従う方法の、これらのおよび他の態様は、図面を参照して、さらに明らかになり、かつ、明瞭となるであろう。
【発明を実施するための最良の形態】
【００１４】
図面に関連して、本発明の実施形態は、後で詳細に説明される。しかしながら、当業者が、その他のいくつかの均等な実施形態（、もしくはこの明細書で明示的に与えられた実施形態の組み合わせ）、または、本発明を実施する他の方法を想定することができ、本発明の精神及び範囲が、特許請求の範囲の用語によってのみ限定されることは明らかであろう。すべての図面は、本発明のいくつかの態様および実施形態を説明する目的で用いる。多くの態様は、明確さの理由のため簡略化した方法で示される。代案およびオプションのすべてが示されるわけではなく、したがって、本発明は、所定の図面の内容には限定されない。
【００１５】
図１は、本発明に従う半導体デバイスの製造方法の一実施形態における予備的な工程を示したものである。この工程では、前記半導体デバイスは、表面２５を有する前駆物質層２０で覆われる基板１０を具える。前記層２０の材料は、硬化された時に低誘電率（低−ｋ）を有するタイプからなる。前記層２０は、前駆物質、すなわち未硬化の形態で、多くの場合、高誘電率（高−ｋ）を有するであろう。低誘電率「低−ｋ」という用語は、誘電率、すなわちｋ値が、好ましくは３．０未満であることを意味する。前記基板１０は、複数の能動素子（トランジスタ、ダイオードなど）、および／または、複数の導体構造（相互接続部、コンタクトおよびビアなど）を順次具えることができる他の層もまたもつウェーハを有することができる。前記ウェーハは、シリコン、ゲルマニウム、歪シリコン、埋め込み酸化物層、ガラスなどを具えることができる。低−ｋの前記前駆物質層２０は、ＰＥ−ＣＶＤ、ＬＴ−ＣＶＤ、ＡＰ−ＣＶＤおよびＲＴ−ＣＶＤのような化学気相蒸着（ＣＶＤ）技術を用いて形成することができる。ＰＥ−ＣＶＤは、プラズマ励起（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ）ＣＶＤの略語である。ＬＴ−ＣＶＤは、低温（Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ）ＣＶＤの略語である。ＡＰ−ＣＶＤは、大気圧（Ａｔｍｏｓｐｈｅｒｉｃ−Ｐｒｅｓｓｕｒｅ）ＣＶＤの略語である。そして、ＲＴ−ＣＶＤは、急速温度（Ｒａｐｉｄ−Ｔｅｍｐｅｒａｔｕｒｅ）ＣＶＤの略語である。種々の会社が、様々なタイプのＣＶＤ技術に関する種々の呼称を用いることができることに留意しなければならない。また、低−ｋの前記前駆物質層の堆積において適当に用いられることができる、より多くのＣＶＤ技術の変形例が存在するかもしれない。低−ｋの前記前駆物質層２０は、非硬化、または部分硬化のみの状態で適用され、特に、多孔質ではない。
【００１６】
図２は、本発明に従う半導体装置の製造方法のさらなる工程を示したものである。この工程では、部分的な硬化工程が行われ、この工程では、前記表面２５の近くに、緻密層３０が低−ｋの前記前駆物質層２０から形成される。この緻密層３０は、フォトレジストと化学的に相互作用せず、その真下にある層２０とフォトレジストとの間のバリアとなることができる。そのうえ、前記緻密層３０は、その真下の層２０の前駆物質材料よりもゆっくりエッチングされ、したがって、保護層３０として作用することができる。一の実施形態では、水素プラズマ処理の結果として、これらの特性は、炭素および／または窒素の減少をもたらす。
【００１７】
それ故に、前記層の材料が未硬化状態で適用されるという事実は、本方法のこの工程における部分硬化によって、前記表面２５で、低−ｋをもつ前記前駆物質材料の緻密層３０への変換を可能にする。特定のＣＶＤ−ＳｉＣＯ：Ｈ型の低−ｋをもつ前駆物質層の材料は、上記した要件を満たす。特に、以下に示す一以上の低−ｋをもつ誘電体を形成するために用いられる低−ｋをもつ前駆物質層の材料に、Ｏｒｉｏｎ（登録商標）、Ｆｌｏｗｆｉｌｌ（登録商標）およびｌｏｗ−ｋ  Ｆｌｏｗｆｉｌｌ（登録商標）を適用可能であることが見出され、これらの各々は、Ｔｒｉｋｏｎ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社のプロセスに従って堆積可能な誘電材料であり、これらプロセスは、以下の文献でそれぞれ規定される。
ＯＲＩＯＮ：英国特許第２３５５９９２号明細書
ＦＬＯＷＦＩＬＬ：英国特許第７３１９２８号明細書
米国特許第５８７４３６７号明細書
米国特許第６２８７９８９号明細書
ＬＯＷ‐Ｋ  ＦＬＯＷＦＩＬＬ：英国特許第２３３１６２６号明細書
米国特許第６２４２３６６号明細書
【００１８】
これらのケースの内容は、参照文献によって盛り込まれる。
【００１９】
未硬化状態における、これらの、または他のＳｉＣｏ：Ｈ型材料のためのこのような前駆物質の適用は、自動的には得られず、かつ、これらの、または他の低−ｋをもつ誘電体を得る方法の教示と矛盾するおそれがあるが、いずれにしても、これらの誘電体を得るために用いられるプロセスに、有利に取り入れられることができる。例えば、本発明に適するＯｒｉｏｎ（登録商標）を形成するための、低−ｋをもつ前駆物質の堆積のためのＣＶＤ手段における好適なプロセス条件は、以下の通りである。
すなわち、（２００ｍｍウェーハに対し、）１３．５６ＭＨｚのＲＦ周波数と、５００ＷのＲＦ電力とともに、４００ｓｃｃｍのＯ２流量、７００ｓｃｃｍのテトラメチルシラン流量および２４００ｓｃｃｍのＮ２流量が、２０ｍｍで位置する対向するシャワーヘッドに、チャンバ圧力：２Ｔｏｒｒ、ウェーハプラテン温度：３５℃の条件下で適用される。
【００２０】
これらの処理条件は、この開示による教示の範囲内で実験によって変化させることができるということは理解されるべきである。
【００２１】
いずれかの適した前駆物質の単一ガス、複数のガスまたは気相が、この開示による教示の手法によって処理されることができる前駆物質層２０を堆積させるために用いることができる。上記の例では、低−ｋをもつ前駆物質層２０が、シラノールを含んで形成され、これは、オルガノシラン（、例えば、メチルシラン、テトラ‐アルキルシラン、トリメチルシランまたはテトラメチルシランのようなアルキルシラン）の酸化またはオルガノシロキサン（、例えば、テトラメチルジシロキサン）によって得ることができる。
【００２２】
少なくとも一のさらなる製造工程の間中、保護層として作用する緻密層３０を形成するための部分硬化は、従来技術として知られていない。前記部分硬化は、完全硬化工程と比較して、（単純に時間以外の）異なる条件を必要とするかもしれない。Ｏｒｉｏｎ（登録商標）の部分硬化は、例えば、以下の処理条件を用いて行われることができる。
＜処理条件＞
１３．５６ＭＨｚのＲＦ周波数で５００ＷのＲＦ電力が、（供給される水素流量：１６００ｓｃｃｍ、）小容積単一ウェーハプロセスチャンバ（水素圧：４Ｔｏｒｒ）内で、４００℃で１５秒間、対向する基板プラテンに密着する（close-coupled）シャワーヘッドに適用される。
【００２３】
この部分硬化は、前記表面に、フォトレジストとの相互作用を避けるため、化学的に安定にするのに充分であり、かつ、前記表面に、その後のパターニングの間中、前記表面以外のバルク（未硬化の）低−ｋ誘電体材料の部分よりもゆっくりとしたエッチング速度を与えるよう、前記表面が、前記フォトレジストと前記緻密層３０の真下の前駆物質層との間でバリアとして作用することを可能にするということは理解されるべきである。したがって、この部分硬化処理は、好適には、これら特性を達成するのに必要な最小限の処理であるだろう。
【００２４】
部分硬化によるメカニズムは、次の通りである。部分硬化の間中、Ｈ２‐プラズマは、非硬化ＣＶＤ低−ｋ誘電体材料の表面で炭素および窒素を減少させ、表面を緻密にする。これにより、前記表面でＳｉＯ２のような材料を生じるであろう。したがって、この工程中に形成される前記緻密層３０は、ＳｉＯ２のような材料を具える。
【００２５】
図３は、本発明に従う半導体デバイスの製造方法のその後の工程を示したものである。この工程では、パターニングされたフォトレジスト層４０が、前記半導体デバイスの緻密層３０の上に適用される。前記緻密層（保護層）３０は、前記フォトレジスト層４０と前記低−ｋの前駆物質層２０の前記表面以外のバルク部分との間の化学反応を防止するために、前記フォトレジスト層４０用の反射防止層として一般に必要とされ、また、前記レジスト／マスクに対してエッチング選択性を得るためにも用いることができる。この反射防止層は、製造された半導体デバイスの下側層からの光（、好ましくはＵＶ光）の反射に対し、前記フォトレジスト層４０を保護する。反射光は、光源から来る光と干渉するおそれがあり、結果として、前記フォトレジスト層のパターンの劣化を引き起こす。
【００２６】
図４は、本発明に従う半導体デバイスの製造方法のさらに後の工程を示したものである。この工程では、凹部５０は、パターニングされたフォトレジスト層４０を用いて形成され、前記凹部５０は、前記緻密層３０を貫通して前記低−ｋの前駆物質層２０内に延在する。前記凹部５０は、例えばツールとしてプラズマ１００を用いたドライエッチングによって形成されることができる。前記プラズマ１００は、Ａｒ／ＣｘＨｙＦｚ／Ｏ２（ｘ、ｙ、ｚ≧０）のような化学的性質を具えるが、他の化学的性質を具えることもできる。
【００２７】
図５は、本発明に従う半導体デバイスの製造方法の他の工程を示したものである。この工程では、前記フォトレジスト層４０は除去される。従来技術では、この除去は、「アッシング」とも称される。前記除去は、化学的性質を具えるプラズマを用いて行うことができる。レジスト除去は、当業者によく知られた技術である。レジスト除去に関する詳細な情報は、「Ｄｒｙ  ｅｔｃｈｉｎｇ  ｆｏｒ  ＶＬＳＩ」ｂｙ  Ａ．Ｊ．  ｖａｎ  Ｒｏｏｓｍａｌｅｎ、Ｊ.Ａ．Ｇ．  Ｂａｇｇｅｒｍａｎ、Ｓ.Ｊ.Ｈ．  Ｂｒａｄｅｒ、Ｐｌｅｎｕｍ  ｐｒｅｓｓ、Ｎｅｗ  Ｙｏｒｋ（１９９１）ＩＳＢＮ  ０‐３０６‐４３８３５‐６、ｐ１２５−１２８」で見つけることができる。
【００２８】
図６は、本発明に従う半導体デバイスの製造方法の他の工程を示したものである。この工程では、半導体デバイスは、さらに硬化される。従来技術では、種々の硬化方法が知られている。前記硬化方法の中の一の種類は、加熱処理を用い、別の種類は、熱に関連してプラズマ処理を用いる。電子ビームなどの他の硬化手法は、知られている。ここで開示される本発明のためのプラズマ処理に対する最もよく知られた処理条件は、下記の通りである。
＜処理条件＞
Ｈ２流量：1600sccm、チャンバー圧：４Ｔｏｒｒ、ＲＦ電力：１ｋＷで１８０秒間後、２．５ｋＷで７０秒間、ＲＦ周波数：１３．５６ＭＨｚ、プラテン温度：４００℃
【００２９】
プラズマ硬化のさらに重要な特性は、適用されるプラズマ電力が、前記低−ｋの前駆物質層２０を低−ｋの誘電体２１に変換を生じさせるのに充分であるということである。例えば、ＯＲＩＯＮ（登録商標）の場合、国際公開第０３／０４４８４３号パンフレットで説明されるように、前記前駆物質層が十分に硬化されると、非常に低いｋ値が、気孔を生じることによって得ることができる。適した材料の全てが、最終的な硬化で多孔質になるとは限らない。例えば、低−ｋのＦｌｏｗＦｉｌｌ（登録商標）は、多孔性ではないが、低いｋ値を付与する。部分硬化または完全な硬化のいずれかの間で、不十分な電力が適用されるならば、前記誘電体は完全硬化の間、多孔性にならないかもしれない。電力レベルは、実験的に導くことができ、また、チャンバ構造、電極サイズなどの関数となるであろう。非常に低い電力を適用するか、または、前記プラズマの前にウェーハ加熱を適用するならば、その後、実質的に熱硬化が行われることもまた、自明である。
【００３０】
十分に高いプラズマ電力が適用されるならば、部分的に硬化された低−ｋの前駆物質材料は、より低い低−ｋの誘電体材料を形成するために硬化するであろう。この場合、２００ｍｍ以上のウェーハサイズに対しては、密着型（close-coupled）単一ウェーハ・リアクタ内で、観察されるべき実際の電力の最小値は２ｋＷである。
【００３１】
好適な硬化技術および必要とされる処理条件のより詳細については、参考のため、本明細書に挿入された米国特許第６６５３２４７号公報に記載がある。
【００３２】
本方法の異なる工程、（例えば、バリア堆積の後、および／または化学機械的研磨の後の工程）で、前記完全硬化を行うこともまた可能であるかもしれない。しかしなから、前記完全硬化が前記層２０内で寸法変化を生じるならば、他の層間剥離が生じるかもしれないため、前記凹部５０のメタライズ化の前に、硬化させることが必要であるかもしれない。硬化プロセスの例では、前記低−ｋの前駆物質層２０中に含有するシラノールは、水を放出するが、有機物質もまた放出される可能性がある。さらにまた、Ｓｉ‐ＣＨ３結合は、Ｓｉ‐ＣＨ２‐Ｓｉ結合に変換され、包括的な構造を作り出す。これは、前記低−ｋの前駆物質層２０に複数の気孔８０を作り出し、前記層２０を多孔質（低−ｋ）の誘電層２１に変えるであろう。これらの気孔は小さいほうが好ましく、例えば１０Å未満が好ましい。特に、ＳＩＣＯ：Ｈ型材料は、前記サイズを有する気孔を付与する。
【００３３】
図７は、本発明に従う半導体デバイスの製造方法の他の工程を示したものである。この工程では、バリア層８５は、凹部５０内に少なくとも適用されることができる。前記バリア層８５の材料は、ＰＶＤまたは金属有機ＣＶＤの手段によって適用される、タンタル（Ｔａ）、もしくはチタン（Ｔｉ）または窒化チタン（ＴｉＮ）のような材料を有することができる。代案の材料は、ＡＬＤ技術によって適用されるタングステン炭窒化物（ＷＣＮ）である。しかしなから、前記バリア層８５は、タンタルの層とともに窒化タンタルの層（両層は、ＰＶＤ技術を用いて適用してもよい。）のような積層体を有することもできる。
【００３４】
前記バリア層８５が適用された後（図８）、導電材料からなる導体９０が、前記凹部５０内に少なくとも適用される。前記導体９０は、例えば銅またはアルミニウムのような材料を有することができる。前記バリア層の主な機能は、前記導体９０を封入することである。この導体９０は、前記誘電体を通って半導体デバイスの回路に拡散させるべきではない。なぜなら、前記導体９０の導電材料は、半導体デバイスの信頼性を害するためである。このような導電材料として知られた例は、銅である。例えばアルミニウムのような他の材料が用いられる場合、前記バリア層８５は省略されてもよい。
【００３５】
図９は、本発明に従う半導体デバイスの製造方法の他の工程を示したものである。この工程では、半導体デバイスは、例えば（ＣＭＰとしても知られている）化学機械研磨工程を用いて平坦化される。この特定の例では、ＣＭＰプロセスが緻密層３０で停止し、この緻密層３０が良好なＣＭＰ停止層であることは、前記緻密層３０の望ましい特性であり、したがって、付加的なＣＭＰ停止層は必要とされないかもしれない。しかしなから、前記緻密層３０を除去することもまた選択可能である。
【００３６】
図１０は、本発明に従う半導体デバイスの製造方法の他の工程を示したものである。この工程では、任意のキャッピング層９５が、前記半導体デバイス上に設けられる。これは、広い領域を覆うキャッピング層９５であるか、または、前記広い領域のうち導体９０が位置する領域のみを覆うパターニングされたキャッピング層であることができる。前記キャッピング層９５は、前記バリア層８５による前記導体９０の封入を完了するために必要とされるかもしれない。上方から前記導体９０にコンタクトを接続すべき場合には、前記キャッピング層は、前記導体９０を露出するようパターニングされることができ、これにより、電気コンタクトを上方から形成することが可能になる。前記キャッピング層は、窒化ケイ素（Ｓｉ３Ｎ４）および炭化ケイ素（ＳｉＣ）を有することができるが、他の材料もまた可能である。
【００３７】
この特定の実施例では、前記導体９０は、図９の断面に対し直交して延びる導電線（前記凹部は溝である。）に似ているけれども、コンタクトまたはビア（ホール）であってもよいことに、さらに留意されなければならない。その場合、前記凹部５０は、低−ｋの前記前駆物質層２０（図５）内の穴でなければならない。
【００３８】
更にまた、導電線およびコンタクトが同時に形成されるような方法を実施することもまた可能性である。これは、様々な方法で達成することができる。一の方法は、異なるマスクを用いて異なる二つの工程（、例えば二つの誘電体層を形成した後）において、低−ｋの前記前駆物質層２０内の前記凹部を形成する工程を行い、かかる方法の他の工程は同様に行う方法である。当業者は、これら工程が行われる順序の変更を容易に考え出すことができる。
【００３９】
図１０に示された工程の後、半導体デバイスは、その後のメタライズ層、および／またはコンタクト／ビア（ホール）層、パッケージングなどを形成するような、さらなる処理のための準備ができている。これらすべての工程は、当業者に知られている。
【００４０】
図１１は、前記半導体デバイスの第一実施形態を示す。この半導体デバイス１は、基板１０、およびこの基板１０に適用される誘電層２１を具え、この誘電層２１は凹部５０を有し、この凹部５０は、前記誘電層２１によって画定される壁部を有し、前記凹部５０には導体９０が充填され、この導体９０は、その少なくとも側壁部上の（任意の）バリア層８５内に埋設されている。この実施形態では、さらに緻密層３０を具える。この緻密層３０は、ＳｉＯ２型材料を有することができる。この特定の例では、前記導体９０（、例えば銅線）に、キャッピング層９５が設けられる。いくつかの実施形態では、このキャッピング層９５は、（コンタクトがある線と電気的に接続するのを可能にするため、）存在しないか、または、部分的に除去されていてもよい。この特定の例では、層１５および３５は導体を有していないが、他の実施形態では、これら層が導体を有することは可能である。
【００４１】
図１２は、半導体デバイスの第二実施形態を示す。この半導体デバイス２は、前記半導体デバイス１の第一実施形態の全ての構成要素を具えるが、前記誘電層２１は、前記凹部５０から所定の間隔でさらなる凹部５０´を付加的に具え、このさらなる凹部５０´は、前記導電層２１によって画定されたさらなる壁部を有し、前記さらなる凹部５０´が、さらなる導体９０´で充填され、前記さらなる導体９０´が、その少なくとも側壁部上のさらなるバリア層８５´内に埋設されている。
【００４２】
本明細書の記載は、特許請求の範囲を限定するよりはむしろサポートすることを意図していることに留意すべきである。本発明を明瞭かつ簡潔にしておくため、議論には含めなかったが、例示された具体例に対する多くの変更が可能である。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明に従う半導体デバイスの製造方法の種々の工程のうちの一の工程を示す図である。
【図２】図２は、本発明に従う半導体デバイスの製造方法の種々の工程のうちの別の工程を示す図である。
【図３】図３は、本発明に従う半導体デバイスの製造方法の種々の工程のうちの他の工程を示す図である。
【図４】図４は、本発明に従う半導体デバイスの製造方法の種々の工程のうちの他の工程を示す図である。
【図５】図５は、本発明に従う半導体デバイスの製造方法の種々の工程のうちの他の工程を示す図である。
【図６】図６は、本発明に従う半導体デバイスの製造方法の種々の工程のうちの他の工程を示す図である。
【図７】図７は、本発明に従う半導体デバイスの製造方法の種々の工程のうちの他の工程を示す図である。
【図８】図８は、本発明に従う半導体デバイスの製造方法の種々の工程のうちの他の工程を示す図である。
【図９】図９は、本発明に従う半導体デバイスの製造方法の種々の工程のうちの他の工程を示す図である。
【図１０】図１０は、本発明に従う半導体デバイスの製造方法の種々の工程のうちの他の工程を示す図である。
【図１１】図１１は、本発明に従う半導体デバイスの第一実施形態を示す図である。
【図１２】図１２は、本発明に従う半導体デバイスの第二実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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