(57)【要約】【課題】  少なくとも１つのＦＥＴに横方向応力が増大した状態を与えるデュアル窒化物ライナを有する半導体デバイスと、こうしたデバイスを製造するための方法とを提供する。【解決手段】  本発明の第１の態様は、第１の窒化シリコン・ライナをデバイスに与えるステップと、第１の窒化シリコン・ライナに隣接する第２の窒化シリコン・ライナを与えるステップとを含み、第１の窒化シリコン・ライナ及び第２の窒化シリコン・ライナの少なくとも一方は、第１の窒化シリコン・ライナ及び第２の窒化シリコン・ライナの少なくとも一方の下のシリコン・チャネル内に横方向応力を誘発する、半導体デバイスの製造に用いるための方法を提供する。【選択図】  図５
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【特許請求の範囲】
【請求項１】
半導体デバイスの製造に用いるための方法であって、
第１の窒化シリコン・ライナを前記デバイスに与えるステップと、
前記第１の窒化シリコン・ライナに隣接する第２の窒化シリコン・ライナを与えるステップと、
を含み、
前記第１の窒化シリコン・ライナ及び前記第２の窒化シリコン・ライナの少なくとも一方は、前記第１の窒化シリコン・ライナ及び前記第２の窒化シリコン・ライナの少なくとも一方の下のシリコン・チャネル内に、ソース−ドレイン軸線方向に実質的に垂直な横方向応力を誘発する、方法。
【請求項２】
前記第１の窒化シリコン・ライナは引張窒化シリコンである、請求項１に記載の方法。
【請求項３】
前記第２の窒化シリコン・ライナは圧縮窒化シリコンである、請求項１に記載の方法。
【請求項４】
前記誘発される横方向応力は引張応力である、請求項１に記載の方法。
【請求項５】
前記窒化シリコン・ライナの各々は、前記シリコン・チャネル内に横方向応力を誘発する、請求項１に記載の方法。
【請求項６】
前記応力は相加的なものである、請求項５に記載の方法。
【請求項７】
前記誘発される横方向応力は、前記第２の窒化シリコン・ライナの下のｐチャネル型電界効果トランジスタの機能を改善する、請求項１に記載の方法。
【請求項８】
前記機能は、電子移動度及びホール移動度の少なくとも一方である、請求項７に記載の方法。
【請求項９】
第１の窒化シリコン・ライナと、
前記第１の窒化シリコン・ライナに横方向に隣接する第２の窒化シリコン・ライナと、
前記第２の窒化シリコン・ライナの部分の下のシリコン・チャネルと、
を備え、
前記第１の窒化シリコン・ライナは、前記第２の窒化シリコン・ライナの下の前記シリコン・チャネルの部分に、ソース−ドレイン軸線方向に実質的に垂直な横方向応力を誘発する、半導体デバイス。
【請求項１０】
前記第１の窒化シリコン・ライナは引張窒化シリコンである、請求項９に記載のデバイス。
【請求項１１】
前記第２の窒化シリコン・ライナは圧縮窒化シリコンである、請求項９に記載のデバイス。
【請求項１２】
前記誘発される横方向応力は、前記第２の窒化シリコン・ライナの下では引張応力であり、前記第１の窒化シリコン・ライナの下では圧縮応力である、請求項９に記載のデバイス。
【請求項１３】
前記第２の窒化シリコン・ライナは、前記第２の窒化シリコン・ライナの下の前記シリコン・チャネルの部分に応力を誘発する、請求項９に記載のデバイス。
【請求項１４】
前記第１の窒化シリコン・ライナ及び前記第２の窒化シリコン・ライナによって誘発される前記応力は相加的なものである、請求項１３に記載のデバイス。
【請求項１５】
前記誘発される応力は、前記第２の窒化シリコン・ライナの下のｐチャネル型電界効果トランジスタの機能を改善する、請求項９に記載のデバイス。
【請求項１６】
前記機能は、電子移動度及びホール移動度の少なくとも一方である、請求項１５に記載のデバイス。
【請求項１７】
第１の窒化シリコン・ライナと、
ｐチャネル型電界効果トランジスタと、
実質的に前記ｐチャネル型電界効果トランジスタの上に存在する第２の窒化シリコン・ライナと、
実質的に前記ｐチャネル型電界効果トランジスタの下に存在するシリコン・チャネルと、
を備え、
前記第１の窒化シリコン・ライナは、前記ｐチャネル型電界効果トランジスタのソース−ドレイン軸線に実質的に垂直な応力を前記シリコン・チャネル内に誘発する、半導体デバイス。
【請求項１８】
前記第１の窒化シリコン・ライナは引張窒化シリコンである、請求項１７に記載のデバイス。
【請求項１９】
前記第２の窒化シリコン・ライナは圧縮窒化シリコンである、請求項１７に記載のデバイス。
【請求項２０】
前記誘発される応力は引張応力である、請求項１７に記載のデバイス。
【請求項２１】
前記第２の窒化シリコン・ライナは、前記第２の窒化シリコン・ライナの下の前記シリコン・チャネルの部分に応力を誘発する、請求項１７に記載のデバイス。
【請求項２２】
前記第１の窒化シリコン・ライナ及び前記第２の窒化シリコン・ライナによって誘発される前記応力は相加的なものである、請求項２１に記載のデバイス。
【請求項２３】
前記誘発される応力は、前記ｐチャネル型電界効果トランジスタの機能を改善する、請求項１７に記載のデバイス。
【請求項２４】
前記機能は、電子移動度及びホール移動度の少なくとも一方である、請求項２３に記載のデバイス。
【請求項２５】
第１の窒化シリコン・ライナと、
第２の窒化シリコン・ライナと、
ｐチャネル型電界効果トランジスタと、
実質的に前記ｐチャネル型電界効果トランジスタの上に存在する第３の窒化シリコン・ライナと、
実質的に前記ｐチャネル型電界効果トランジスタの下に存在するシリコン・チャネルと、
を備え、
前記第１の窒化シリコン・ライナ及び前記第２の窒化シリコン・ライナの各々は、前記ｐチャネル型電界効果トランジスタのソース−ドレイン軸線に実質的に垂直な応力を前記シリコン・チャネル内に誘発する、半導体デバイス。
【請求項２６】
前記第１の窒化シリコン・ライナ及び前記第２の窒化シリコン・ライナの各々は、引張窒化シリコンである、請求項２５に記載のデバイス。
【請求項２７】
前記第３の窒化シリコン・ライナは圧縮窒化シリコンである、請求項２５に記載のデバイス。
【請求項２８】
前記誘発される応力は引張応力である、請求項２５に記載のデバイス。
【請求項２９】
前記第３の窒化シリコン・ライナは、前記第３の窒化シリコン・ライナの下の前記シリコン・チャネルの部分に応力を誘発する、請求項２５に記載のデバイス。
【請求項３０】
前記誘発される応力は、前記ｐチャネル型電界効果トランジスタの機能を改善する、請求項２５に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスに関し、より具体的には、ＰＦＥＴと、該ＰＦＥＴに高応力状態を与えるデュアル・エッチ・ストップ・ライナとを有するデバイス、及び、こうしたデバイスを製造するための方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造においては、キャリア移動度を調節するために、窒化シリコン（Ｓｉ３Ｎ４）ライナを用いてトランジスタのチャネルに応力を誘発することができる。誘発される応力は、窒化シリコン・ライナ自体の応力状態と、シリコン・チャネルの対象となる部分の相対的な位置に依存する。例えば、引張窒化シリコン・ライナは、それ自体の下に逆の応力を生じさせ、横方向に隣接する領域には同じ応力を生じさせる。すなわち、引張窒化シリコン・ライナは、それ自体の下に圧縮応力を生じさせ、シリコン層に隣接する領域には引張応力を生じさせる。
【０００３】
図１〜図３は、シリコン層１３０における引張応力及び圧縮応力の誘発を示す。図１を参照すると、引張窒化シリコン・ライナ１６０が、デバイス１００のシリコン層１３０の上に重ねられている。引張窒化シリコン・ライナ１６０は、それ自体の下のシリコン層１３０の部分に圧縮応力１６２を誘発し、その一方で、シリコン層１３０の横方向に隣接する部分に引張応力１６４を誘発する。同様に、図２は、デバイス１００のシリコン層１３０の上にある圧縮窒化シリコン・ライナ１７０を示す。圧縮窒化シリコン・ライナ１７０は、それ自体の下のシリコン層１３０の部分に引張応力１７４を誘発し、その一方で、シリコン層１３０の横方向に隣接する部分に圧縮応力１７２を誘発する。
【０００４】
図３を参照すると、隣接する引張窒化シリコン・ライナ１６０と圧縮窒化シリコン・ライナ１７０とを有し、その結果としてライナの下に高圧縮応力及び高引張応力を生じさせるデバイス１００が示される。すなわち、引張窒化シリコン・ライナ１６０が、図１に示されるようにその下にそれ自体による圧縮応力１６２を生じさせると同時に、隣接する圧縮窒化シリコン・ライナ１７０もまた、図２に示されるように引張窒化シリコン・ライナ１６０の下の部分に圧縮応力１７２を生じさせる。同様に、圧縮窒化シリコン・ライナ１７０が、図２に示されるようにその下にそれ自体による引張応力１７４を生じさせると同時に、図１に示されるように、隣接する引張窒化シリコン・ライナ１６０もまた、圧縮窒化シリコン・ライナ１７０の下の部分に引張応力１６４を生じさせる。図３に示されるように、窒化シリコン・ライナのこのような配置によって生じる圧縮応力１６２、１７２及び引張応力１６４、１７４は、ライナ１６０、１７０が隣接していない場合にもたらされる応力より全体として大きい。
【０００５】
このような応力の増大は、例えば、半導体デバイスの特定の要素、特に電界効果トランジスタ（ＦＥＴ）の機能の改善に有用な場合がある。図４は、ｎチャネル型ＦＥＴ（ＮＦＥＴ）２４０及びｐチャネル型ＦＥＴ（ＰＦＥＴ）２５０の、長手方向（縦方向あるいはソース−ドレイン）の軸線Ｌ及び横方向（幅方向）の軸線Ｗに沿った好ましい応力状態を示す。ＦＥＴ２４０は、ソース２４２、ゲート２４４、及びドレイン２４６を含み、ＦＥＴ２５０は、ソース２５２、ゲート２５４、及びドレイン２５６を含む。ＮＦＥＴ２４０の機能は、ＮＦＥＴ２４０が長手方向の軸線Ｌ及び横方向の軸線Ｗの両方に沿って引張応力Ｔを受けたときに、改善される。これに対して、ＰＦＥＴ２５０の機能は、ＰＦＥＴ２５０が、長手方向の軸線Ｌに平行な方向に圧縮応力Ｃを受け、かつ、横方向の軸線Ｗに平行な方向に引張応力Ｔを受けたときに、改善される。このような機能の改善は、例えば、電子移動度の改善とホール移動度の改善とを含む。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
当該技術分野において知られるデバイスは、ＦＥＴの長手方向の軸線に沿った引張応力を増大させることによって、ＦＥＴ機能を改善する。しかしながら、図４に示されるように、ＦＥＴ機能は、ＦＥＴの横方向の軸線に沿った引張応力を増大させることによっても改善することができる。したがって、横方向の応力の増大によってＦＥＴ機能を改善させたデバイス、及び、そのようなデバイスを製造するための方法の必要性が存在する。
【課題を解決するための手段】
【０００７】
本発明は、少なくとも１つのＦＥＴに横方向応力が増大した状態を与えるデュアル窒化物ライナを有する半導体デバイスと、こうしたデバイスを製造するための方法とを提供する。本発明の第１の態様は、第１の窒化シリコン・ライナをデバイスに与えるステップと、第１の窒化シリコン・ライナに隣接する第２の窒化シリコン・ライナを与えるステップとを含み、第１の窒化シリコン・ライナ及び第２の窒化シリコン・ライナの少なくとも一方は、第１の窒化シリコン・ライナ及び第２の窒化シリコン・ライナの少なくとも一方の下のシリコン・チャネル内に横方向応力を誘発する、半導体デバイスの製造に用いるための方法を提供する。
【０００８】
本発明の第２の態様は、第１の窒化シリコン・ライナと、第１の窒化シリコン・ライナに横方向に隣接する第２の窒化シリコン・ライナと、第２の窒化シリコン・ライナの部分の下のシリコン・チャネルとを備え、第１の窒化シリコン・ライナは、第２の窒化シリコン・ライナの下のシリコン・チャネルの部分に横方向応力を誘発する、半導体デバイスを提供する。
【０００９】
本発明の第３の態様は、第１の窒化シリコン・ライナと、ｐチャネル型電界効果トランジスタと、実質的にｐチャネル型電界効果トランジスタの上に存在する第２の窒化シリコン・ライナと、実質的にｐチャネル型電界効果トランジスタの下に存在するシリコン・チャネルとを備え、第１の窒化シリコン・ライナは、ｐチャネル型電界効果トランジスタのソース−ドレイン軸線に実質的に垂直な応力をシリコン・チャネル内に誘発する、半導体デバイスを提供する。
【００１０】
本発明の第４の態様は、第１の窒化シリコン・ライナと、第２の窒化シリコン・ライナと、ｐチャネル型電界効果トランジスタと、実質的にｐチャネル型電界効果トランジスタの上に存在する第３の窒化シリコン・ライナと、実質的にｐチャネル型電界効果トランジスタの下に存在するシリコン・チャネルとを備え、第１の窒化シリコン・ライナ及び第２の窒化シリコン・ライナの各々は、ｐチャネル型電界効果トランジスタのソース−ドレイン軸線に実質的に垂直な応力をシリコン・チャネル内に誘発する、半導体デバイスを提供する。
【発明を実施するための最良の形態】
【００１１】
本発明の上記の特徴及びその他の特徴は、以下の本発明の実施形態のより具体的な説明から明らかとなるであろう。
【００１２】
本発明の実施形態は、同一の要素には同一の符号が付される図面を参照して、詳細に説明される。
【００１３】
ここで図５を参照すると、圧縮窒化シリコン・ライナ３７０の下に（透視図で示されており、ソース３５２と、ゲート３５４と、ドレイン３５６とを含む）ＰＦＥＴ３５０を備えるデバイス３００が示されており、圧縮窒化シリコン・ライナ３７０は、長手方向の縁部３７５、３７７の各々に沿って引張窒化シリコン・ライナ３６０と境界を接している。引張窒化シリコン・ライナ３６０と圧縮窒化シリコン・ライナ３７０とが隣接することによって、横方向の軸線Ｗに平行な向きの引張応力Ｔが圧縮窒化シリコン・ライナ３７０の下に誘発される。すなわち、引張応力Ｔは、ＰＦＥＴ３５０の「ソース−ドレイン」軸線Ａに垂直に誘発される。
【００１４】
図６は、図５のデバイス３００を横方向の軸線Ｗに沿った断面で示すものであり、シリサイド層３３５ａ、３３５ｂと、埋め込み二酸化シリコン（ＢＯＸ）３１０とを表している。シリサイド層３３５ａ、３３５ｂは、例えば、コバルト・シリサイド（ＣｏＳｉ２）、チタン・シリサイド（ＴｉＳｉ２）、モリブデン・シリサイド（ＭｏＳｉ２）、タングステン・シリサイド（ＷＳｉ２）、ニッケル・シリサイド（ＮｉｘＳｉｙ）、タンタル・シリサイド（ＴａＳｉ２）などを含む、当該技術分野で公知のいずれかの材料とすることができる。上述のように、引張窒化シリコン・ライナ３６０は、圧縮窒化シリコン・ライナ３７０の下のシリコン・チャネル３３０の部分に横方向の引張応力３６４を誘発する。
【００１５】
さらに、圧縮窒化シリコン・ライナ３７０は、それ自体による引張応力３７４をシリコン・チャネル３３０の同じ部分に誘発し、その結果、引張応力の増大した領域が得られる。すなわち、引張応力３６４、３７４は相加的なものであり、応力３６４又は応力３７４のいずれより大きな複合的な応力がもたらされる。上述のように、引張応力の増大は、例えば電子移動度の改善及びホール移動度の改善を含めて、ＰＦＥＴの機能を改善する。
【００１６】
図５〜図６のデバイス３００は、長手方向の縁部３７５、３７７の両方に沿って引張窒化シリコン・ライナ３６０に隣接する圧縮窒化シリコン・ライナ３７０を持つものとして示されるが、引張窒化シリコン・ライナ３６０は、圧縮窒化シリコン・ライナ３７０の長手方向の縁部の一方のみに隣接するようにできることを理解すべきである。
【００１７】
本発明は、高応力状態を持つ半導体デバイスを製造するための方法も含む。例えば、図６において見られるように、このようなデバイス３００は、第１の窒化シリコン・ライナ３６０をデバイス３００に与え、次いで、第１の窒化シリコン・ライナ３６０に隣接する第２の窒化シリコン・ライナ３７０を与えることによって製造することができ、第１の窒化シリコン・ライナ３６０及び第２の窒化シリコン・ライナ３７０の少なくとも一方は、第１の窒化シリコン・ライナ３６０及び第２の窒化シリコン・ライナ３７０の少なくとも一方の下のシリコン・チャネル３３０内に横方向応力を誘発する。
【００１８】
別の実施形態においては、第１の窒化シリコン・ライナ３６０及び第２の窒化シリコン・ライナ３７０は、異なる応力状態とすることができる。例えば、第１の窒化シリコン・ライナ３６０を引張窒化シリコン・ライナとし、一方、第２の窒化シリコン・ライナ３７０を圧縮窒化シリコン・ライナとすることができる。このような実施形態においては、第１の引張窒化シリコン・ライナ３６０は、それ自体の下に圧縮応力を誘発すると同時に、第２の窒化シリコン・ライナ３７０の下のシリコン・チャネル３３０内に横方向の引張応力を誘発する。同様に、第２の圧縮窒化シリコン・ライナ３７０は、それ自体の下に引張応力を誘発すると同時に、第１の窒化シリコン・ライナ３６０の下のシリコン・チャネル３３０内に引張応力を誘発する。上述のように、窒化シリコン・ライナ３７０がＦＥＴ３５０に重なる場合には、こうした横方向の引張応力は、電子移動度又はホール移動度といったＦＥＴ３５０の機能を改善することができる。
【００１９】
本発明は、上記で概説された特定の実施形態と関連して説明されたが、当業者には多くの代替技術、修正、及び変形が明らかであることが明白である。したがって、上述の本発明の実施形態は例示的なものであり、限定することを意図するものではない。特許請求の範囲において定められる本発明の主旨及び範囲から逸脱することなく、種々の変更を行うことができる。
【図面の簡単な説明】
【００２０】
【図１】重ねられた引張窒化シリコン・ライナ及び圧縮窒化シリコン・ライナによってシリサイド層に誘発される、従来技術の応力を示す。
【図２】重ねられた引張窒化シリコン・ライナ及び圧縮窒化シリコン・ライナによってシリサイド層に誘発される、従来技術の応力を示す。
【図３】重ねられた引張窒化シリコン・ライナ及び圧縮窒化シリコン・ライナによってシリサイド層に誘発される、従来技術の応力を示す。
【図４】ＮＦＥＴ及びＰＦＥＴの性能を改善するための好ましい応力状態を示す。
【図５】本発明の半導体デバイスの上面図を示す。
【図６】本発明の半導体デバイスの断面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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