(57)【要約】  多相が再整列された電圧制御発振器（ＭＲＶＣＯ）（図１および図７）は、ＶＣＯ出力クロックと基準クロック（ＣＫＲＥＦ）との間の瞬間位相誤差に比例する注入量（ＩＡＬＩＧＮ）での、ＶＣＯ段（１１、１２、１３）における電荷注入（１９）に基づいて、位相再整列（Δθ）を達成する。ＭＲＶＣＯは、多相が再整列された位相ロックループ（ＭＲＰＬＬ）の一実現化例（図１１および図１２）の一部（１１７）として備えられてもよい。ＶＣＯを制御するために、別個の位相検出器（１２１）およびある特定の再整列電荷ポンプ（１２３）がＰＬＬに設けられてもよい。ＶＣＯはより低い位相変調ノイズを有し、そのためＰＬＬは非常に大きい等価帯域幅を有する。
2008544587.tif 000002
【特許請求の範囲】
【請求項１】
多相が再整列された電圧制御発振器（ＶＣＯ）回路であって、
リングにともに直列に結合された複数の反転段を備え、リングにおけるこれらの反転段の各々は、リングにおける次の段に発振電圧信号を、段同士の間の相対位相遅延を伴って提供するよう構成されており、相対位相遅延はリングにおける段の個数に応じて自動的にそれ自体を調節し、リングにおける各反転段は、制御電圧入力に応答して、リングにおける各反転段を通る伝搬時間遅延の長期調節を提供し、これによりリングの発振周波数を目標周波数に設定し、前記ＶＣＯ回路はさらに、
反転段のうちの１つの出力に結合された出力段を備え、出力段はＶＣＯクロック出力を提供するよう構成されており、
リングにおける反転段の各々はさらに、再整列電流インパルスを並行して受取るよう結合され、これらの反転段は、各段から出力された発振電圧信号の位相を即時にシフトするのに効果的な前記再整列電流インパルスに応答し、それにより、段同士の間の相対位相再調節の後で、ＶＣＯクロック出力の全体的な位相再整列が達成される、ＶＣＯ回路。
【請求項２】
安定した基準クロック信号を受取り、それをＶＣＯクロック出力と比較するよう結合された位相検出器回路をさらに備え、位相検出器回路は、比較の結果に従ってアップ／ダウン制御信号を提供し、前記ＶＣＯ回路はさらに、
位相検出器回路からアップ／ダウン制御信号を受取るよう結合され、再整列電流インパルスを生成するよう動作する電荷ポンプ回路を備える、請求項１に記載のＶＣＯ回路。
【請求項３】
再整列電流インパルスは、制御電圧に比例するピーク振幅を有し、ＶＣＯクロック出力が基準クロック信号に遅れているか先行しているかに依存する正または負の符号を有し、基準クロック信号とＶＣＯクロック出力との相対位相差に対応するパルス幅を有しており、それにより、各再整列電流インパルスについて実質的に一定の再整列係数が得られる、請求項２に記載のＶＣＯ回路。
【請求項４】
反転段の各々は、カスコード型ＮＭＯＳインバータを含む、請求項１に記載のＶＣＯ回路。
【請求項５】
電圧電流変換器は、制御電圧を受取り、前記制御電圧に比例するミラーされたバイアス電流ｉ0をカスコード型ＮＭＯＳインバータの各々に供給する、請求項４に記載のＶＣＯ回路。
【請求項６】
再整列電流コピーサブ回路は、再整列電流インパルスを受取り、そのコピーをカスコード型ＮＭＯＳインバータの各々の中の電流コピートランジスタに並行して提供するよう結合されており、コピーされた再整列電流インパルスがミラーされたバイアス電流ｉ0の上に重畳されるようになっている、請求項５に記載のＶＣＯ回路。
【請求項７】
電圧電流変換器は、
電源ライン同士の間に直列に結合された第１の抵抗器、第１のＮＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタを備え、第１のＮＭＯＳトランジスタのゲートは制御電圧入力を受取って第１のバイアス電流を伝え、第２のＰＭＯＳトランジスタのためのゲート−ドレイン間接続は第１のミラー制御電圧を確立し、前記電圧電流変換器はさらに、
電源ライン同士の間に直列に結合された第３のＰＭＯＳトランジスタおよび第４のＮＭＯＳトランジスタを備え、第３のＰＭＯＳトランジスタのゲートは第１のミラー制御電圧を受取って第２のバイアス電流を伝えるよう結合され、第４のＮＭＯＳトランジスタについてのゲート―ドレイン間接続は第２のミラー制御電圧を確立し、
各反転段は、前記第２のＰＭＯＳトランジスタに整合し、かつ第１のミラー制御電圧を
そのゲートで受取って第１のバイアス電流のミラーを伝えるＰＭＯＳトランジスタを有し、各反転段はまた、第４のＮＭＯＳトランジスタに整合し、かつ第２のミラー制御電圧をそのゲートで受取って第２のバイアス電流のミラーを伝えるＮＭＯＳトランジスタを有し、それにより、各反転段は制御電圧入力に応答する、請求項５に記載のＶＣＯ回路。
【請求項８】
各反転段は、第５および第６のＮＭＯＳトランジスタと、第７〜第１１のＰＭＯＳトランジスタと、キャパシタとを備えるカスコード型ＮＭＯＳインバータ段であり、
第５のＮＭＯＳトランジスタと第７および第９のＰＭＯＳトランジスタとは電源ライン同士の間に直列に結合され、第５のＮＭＯＳトランジスタは、電圧電流変換器の第４のＮＭＯＳトランジスタに整合され、第２のミラー制御電圧を受取るよう結合されたゲートを有し、第２のバイアス電流のミラーがそれを通って流れるようになっており、第７および第９のＰＭＯＳトランジスタの各々についてのゲート―ドレイン間接続があり、
第６のＮＭＯＳトランジスタと第８および第１０のＰＭＯＳトランジスタとは電源供給ライン同士の間に直列に結合され、第１０のＰＭＯＳトランジスタは、電圧電流変換器の第２および第３のＰＭＯＳトランジスタに整合され、第１のミラー制御電圧を受取るよう結合されたゲートを有し、第１のバイアス電流のミラーがそれを通って流れるようになっており、第８のＰＭＯＳトランジスタは、第７のＰＭＯＳトランジスタのゲート―ドレイン間接続に結合されたゲートを有しており、第６のＮＭＯＳトランジスタは、リングの前の反転段から出力された発振電圧信号を反転段の入力として受取るよう結合されたゲートを有し、第６のＮＭＯＳトランジスタはまた、発振電圧信号を反転段の出力として提供するドレインを有しており、キャパシタは、第６のＮＭＯＳトランジスタのドレインとソースとの間に結合され、
第１１のＰＭＯＳトランジスタは、再整列電流インパルスのコピーが前記第１１のＰＭＯＳを通って伝わるように再整列電流コピーサブ回路に結合されたゲートを有する電流コピートランジスタを含み、第１１のＰＭＯＳトランジスタのドレインは、コピーされた再整列電流インパルスが、反転段内で、第６のＮＭＯＳトランジスタのドレインで反転段から出力される発振電圧信号の位相を即時にシフトするのに効果的なミラーされた第１のバイアス電流の上に重畳されるように、第１０のＰＭＯＳトランジスタのドレインに結合されている、請求項７に記載のＶＣＯ回路。
【請求項９】
多相が再整列された位相ロックループ（ＰＬＬ）回路であって、
リングタイプの、多相が再整列された電圧制御発振器（ＶＣＯ）回路を備え、前記ＶＣＯ回路は、制御電圧入力に応答して発振周波数の長期の調整を提供し、かつＶＣＯ回路の全リング段に並行して印加される再整列電流インパルスに応答してリング段内での即時の位相再整列とＶＣＯクロック出力の全体的な位相再整列とを引起す発振クロック出力を提供するよう動作し、前記ＰＬＬ回路はさらに、
ＶＣＯクロック出力を受取り、ＶＣＯクロックエッジに作用して、ＶＣＯクロック出力に対して周波数がＮ分の１の分割されたクロック信号を生成するよう結合されたＮ分割回路と、
多くのクロックサイクルにわたり、分割されたクロック信号の平均周波数を安定した基準クロックの周波数と比較し、そのような比較の結果として長期のアップ／ダウン制御信号を生成するよう構成された主位相周波数検出回路と、
長期のアップ／ダウン制御信号に応答してＶＣＯ回路への制御電圧入力を生成するよう構成された主電荷ポンプおよびローパスフィルタとを備える、ＰＬＬ回路。
【請求項１０】
分割されたクロック信号の相対位相を安定した基準クロックの位相と比較して、そのような比較の結果として位相再整列アップ／ダウン制御信号を生成する第２の位相周波数検出回路と、
再整列アップ／ダウン制御信号に応答して再整列電流インパルスを生成する再整列電荷ポンプとをさらに備える、請求項９に記載のＰＬＬ回路。
【請求項１１】
再整列電流インパルスは、制御電圧入力に比例するピーク振幅を有し、分割されたクロック信号が基準クロック信号に遅れているか先行しているかに依存する正または負の符号を有し、基準クロック信号と分割されたクロック信号との相対位相差に対応するパルス幅を有しており、それにより、各再整列電流インパルスについて実質的に一定の再整列係数が得られる、請求項１０に記載のＰＬＬ回路。
【請求項１２】
多相が再整列されたＶＣＯ回路は、
リングにともに直列に結合された複数の反転段を備え、これらのリング段の各々は、リングにおける次の段に発振電圧信号を、段同士の間の相対位相遅延を伴って提供するよう構成されており、相対位相遅延はリングにおける段の個数に応じて自動的にそれ自体を調節し、各リング段は、制御電圧入力に応答して、各リング段を通る伝搬時間遅延の長期調節を提供し、これによりリングの発振周波数を目標周波数に調節し、前記ＶＣＯ回路はさらに、
リング段のうちの１つの出力に結合された出力段を備え、出力段はＶＣＯクロック出力を提供するよう構成されており、
リング段の各々はさらに、再整列電流インパルスを並行して受取るよう結合され、リング段は、各段から出力された発振電圧信号の位相を即時にシフトするのに効果的な前記再整列電流インパルスに応答し、それにより、段同士の間の相対位相再調節の後で、ＶＣＯクロック出力の全体的な位相再整列が達成される、請求項９に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基準信号に対して位相再整列を繰返すことを特徴とする、特にリング発振器タイプの電圧制御発振器（ＶＣＯ）回路に関する。この発明はまた、そのようなＶＣＯをその構成要素として含む位相ロックループに関する。
【背景技術】
【０００２】
伝統的なＶＣＯ構造では、低い周波数の位相変調（ＰＭ）ノイズ、または長期のジッタが顕著でありかつ累積的である。この種のＶＣＯを用いる位相ロックループ（ＰＬＬ）は、このＰＭノイズまたはジッタを、ＰＬＬ帯域幅の周波数と等しい変調周波数までしか訂正できない。より高い変調周波数では、ＰＬＬ回路は調整をやめ、そのためＰＭノイズはＶＣＯの固有ＰＭノイズと等しいかまたは若干それより高い。高い周波数のＰＭノイズ、短期のジッタを低減させることは、非常に大きいＰＬＬ帯域幅かまたは低ノイズのＶＣＯを必要とする。ＰＬＬ帯域幅の拡張は、量子化ノイズに起因して帯域幅が基準周波数の約２０分の１を上回ることができないということにより、制限されている。このため、低ノイズのＶＣＯ回路が求められている。
【０００３】
ＶＣＯ回路における位相の再整列は、その位相を基準クロック信号の位相に同期させることを可能にする。特に、ＶＣＯクロックエッジは、各基準クロックエッジに再同期され得る。この再同期は、特定の位相遅延を有する再整列インバータをＶＣＯリングに挿入することにより実現されてきた。たとえば、シェン（Sheng）等の公開国際（ＰＣＴ）特許出願ＷＯ  ０３／０６３３３７Ａ１を参照されたい。ＶＣＯ回路のクロック出力を基準クロックと組合せることにより、再整列信号が得られる。この再整列信号は再整列インバータのうちの１つに印加されて、基準クロックエッジでの遷移を強制する。位相が再整列されたＶＣＯを用いるＰＬＬ回路は、比較可能な単純なＰＬＬ回路よりも、著しくより高い周波数に対するＰＭノイズまたはジッタを低減してきた。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、この手法は、最適の時点で位相の再整列を適用するために、ＶＣＯクロック出力、基準出力および再整列信号の間での高性能のデジタルゲーティングおよびタイミングスキューイングも必要とする。位相の再整列という要因は、誘発された再整列位相シフトを、再整列時点直前のＶＣＯ位相と基準位相との差で除算したものとして定義されるが、デバイス性能の開きおよび不整合にほとんど依存しない。再整列インバータの追加はＶＣＯリングに位相遅延を追加し、このためＶＣＯ回路の最大動作周波数を低減させる。どのＶＣＯ回路実施例のデバイスパラメータも設計動作周波数に特有のものであり、このためこの特定の位相再整列手法は、周波数範囲が幅広いＶＣＯ回路が望まれる場合には適用できない。
【課題を解決するための手段】
【０００５】
発明の概要
この発明は、ＶＣＯ回路の各段への並行電荷注入を用いて、整列が必要な時点でリングの各段に、分布された、かつ同時の位相シフトを適用する。短い電流インパルスが各段に同時に印加される。これらのインパルスは、再整列前のそれらの位相角に対し、各段の出力で位相シフトを誘発する。各段について得られた個々の位相シフトは、その段のインパルス感度応答の瞬間値（周期関数）に依存している。ＶＣＯリングにおいて、異なる段は相対的に異なる位相にあるため、個々の段からの得られた位相シフトは必ずしも等しいと
は限らず、さらには必ずしも同じ方向であるとも限らない。しかしながら、この発明では、ＶＣＯ回路全体にとって特徴的である多相インパルス感度応答関数は真に正（または真に負）であり、かつ比較的一定であるため、位相の再整列は、基準クロックとＶＣＯ内部信号またはクロック出力との特殊な同期を必要とすることなく、容易に達成される。
【発明を実施するための最良の形態】
【０００６】
発明の詳細な説明
図１を参照すると、３段リングＶＣＯ回路は一連の反転段１１、１２および１３を含み、第３の段１３の出力は第１の段１１の入力へと戻って結合されている。段１１、１２および１３の各々は発振電圧Ｖ1、Ｖ2およびＶ3をそれぞれ出力し、それらは本質的に時間に対して周期的である。
【０００７】
出力電圧Ｖ1、Ｖ2およびＶ3の発振周波数は、リングの１サイクル中の伝搬遅延に依存しており、制御入力１５を介して段１１、１２および１３の各々に印加される制御電圧ＶCONTROLを用いて目標周波数に調整され得る。３つの段からの発振出力電圧は、（再整列インパルスの直後を除き）１２０°離れる傾向にある相対位相を有する。
【０００８】
出力段１７はリング段よりずっと小さく、そのためそれは、本質的にリングの周波数と同じ周波数を有する方形波であるＶＣＯクロック出力ＣＫVCOを飽和させ、生成する。
【０００９】
各リング段１１、１２および１３はまた、ＶＣＯ出力ＣＫVCOの位相再整列が必要であると思われる場合はいつでも、第２の制御入力１９を介して短い再整列パルスＶALIGNを受取る。このように、再整列パルスはＶＣＯリングの全段に並行して印加され、そのようなパルスから生じる、各段への関連した並行電荷注入は、リングの各段に対し、同時のかつ分布された位相シフトを引起す。
【００１０】
図２を参照すると、各ＶＣＯリング段２１は、注入された総電流に比例する、その入力ＶNとその反転された出力ＶN+1との間の伝搬遅延または相対位相によって特徴付けられる。これは、制御電圧ＶCONTROLに比例するＶＣＯバイアス電流ＩBIASと、ＶALIGNパルスによりオンおよびオフに切換えられる整列電流パルスＩALIGNからの追加の寄与とを含む。回路設計者は、出力−基準クロック間の所与の位相差に対し、バイアス電流ＩALIGN／ＩBIAS（係数ｋで表わす）に比例して電荷注入の大きさを増加させることによって、再整列位相シフトの相対量を最適化することができる。
【００１１】
図３および図４を参照すると、ＶＣＯリングの３つの段は、それらの間の相対位相差が１２０°の状態で動作する傾向にある。これらの段は、特に位相再整列の直後はこれらの傾向から若干ずれるかもしれないが、発振入力および出力電圧Ｖ1、Ｖ2およびＶ3がリングのこれらの段を通って伝搬するにつれ、相対位相は１２０°に近づき、次に１２０°またはその近傍にそれら自体を保つよう調節する。他の個数の段を有するＶＣＯリングでは、相対位相は異なるものの、均等化し、かつ累積的に合計すると３６０°となる傾向がある（たとえば、５段リングの段同士の間の相対位相差は７２°）。図３の位相図の破線のベクトルと、図４の破線の正弦曲線の相対変位とは、位相再整列パルスの前の各段からの出力（Ｖ1、Ｖ2、Ｖ3）の位相（φ1、φ2、φ3）におけるこの相対的な差を示している。ＶＣＯクロック出力ＣＫＶＣＯは方形波のような形であり、その遷移の位相は、図４に表わされるような出力段でのわずかではあるが実質的に一定の伝搬遅延に起因して、リングの第３の段からの電圧出力Ｖ3のゼロ交差の位相よりも若干遅い。
【００１２】
再整列インパルスは、時点ｔ0ですべてのリング段に並行して印加される。これは、リングの各段の出力において、分布された、かつ同時の位相シフトを生成する。しかしながら、異なる段からの位相シフト（Δφ1、Δφ2、Δφ3）は、これらの段が他の点で構造
的に同一であったとしても、必ずしも等しいとは限らず、さらには必ずしも同じ方向であるとも限らない。なぜなら、それらは再整列インパルスの時点ｔ0において異なる相対位相にあるためである。たとえば、図３の位相図の実線のベクトルおよび図４の実線の正弦曲線として表わされる位相再整列インパルスの即座の結果は、第１のリング段からの位相シフトΔφ1が正の方向にあり、一方、第２のリング段からの位相シフトΔφ2および第３のリング段からの位相シフトΔφ3が負の方向にあり、Δφ1がΔφ2またはΔφ3よりも相対的に大きい場合を示している。この特定の結果は、再整列パルスが印加される時点に依存して変化する。にもかかわらず、発振電圧信号がリングの全段を通って伝搬し、段同士の間の新しい相対位相差１２０°に向けて調節する機会を得た後で、ＶＣＯクロック出力ＣＫVCOでの最終結果は、３つの段に分布される３つの個々の位相シフトの平均となる。図４に示す例では、これは、ＶＣＯクロック出力ＣＫVCOにおける若干正の位相シフトΔφである。
【００１３】
各個々のＶＣＯリング段にとって１つの特徴であるインパルス感度応答関数（ＩＳＦ）の概念は、ＶＣＯリング全体についての多相インパルス感度応答関数（ＭＩＳＦ）に至るよう適合され得る。任意の所与の時点での任意の所与のＶＣＯリング段についてのＩＳＦは、ＶＣＯ出力において生成された瞬間位相シフトを、非常に短い電流インパルスＩALIGNによりその段に注入された相対電荷量で除算した比率として定義される。相対電荷量は、１発振周波数にわたり、段とその負荷キャパシタンスとの間で交換された総電荷変動を参照して計算される。つまり、
【００１４】
【数１】
2008544587.tif 000003
【００１５】
となり、式中、ΔφはＶＣＯ出力での誘発された位相シフトであり、Δｑは再整列時点でＶＣＯ段に注入された電荷量であり、ｉL（ｔ）は段の負荷電流であり、積分は１発振周期全体にわたっている（０〜Ｔ0）。
【００１６】
ＩＳＦは、ＶＣＯ回路のリング発振周波数と同じ周波数を有する周期関数である。ＩＳＦの符号は、電流インパルスが印加された時点に依存する。たとえば、それは立上がり信号勾配では正に、立下がり信号勾配では負になり得る。しかしながら、ＩＳＦ曲線の正の部分および負の部分に関し、大きさは通常、同じではない。図５は、図７のＶＣＯ実施例についての個々の段のＩＳＦ（破線の曲線）を示す。３段リングＶＣＯの他の２つの段についてのＩＳＦ曲線は実質的に同一であるが、時間がＩＳＦ周期の１／３ずつずれている。
【００１７】
多相インパルス感度応答関数（ＭＩＳＦ）は、ＶＣＯ出力クロックの位相シフト全体を、非常に短い電流インパルスによりＶＣＯの全リング段に同時に注入された相対電荷量で除算した比率として定義される。ＩＳＦについて上に与えられた式は、ＭＩＳＦにも当てはまる。ただし、Δｑは全リング段に注入された総電荷量である。ＭＩＳＦも周期関数であるが、その周波数は、ＶＣＯ周波数に段の個数を乗算したものに等しい。しかしながら、ＭＩＳＦは真に正かまたは真に負であるため、その符号は注入時点に依存して変化しない。さらに、ＭＩＳＦの大きさはかなり一定であるため、誘発された位相シフトも注入時点に依存して大きく変化しない。図５は、以下に説明する例示的なＶＣＯ実施例についての真に正でかつかなり一定であるＭＩＳＦ（実線の曲線）を示す。ほぼ一定であるＭＩＳＦの一利点は、基準クロックとＶＣＯ内部信号または出力クロックとの特殊な同期なしで位相再整列が実現され得ることである。発振サイクル中のどの時点で再整列インパルスを印加するかをあまり気にしなくてもよい。
【００１８】
図６を参照すると、再整列に起因する出力位相シフトは、ＶＣＯ出力クロックと基準クロックとの間の検出された位相誤差の連続的なかつ線形の関数である。図６にグラフ化された線形関数は、動作周波数が１６０ＭＨｚの場合についてのものである。各関係の勾配が再整列係数βである。Δφが、ＶＣＯリング段への多相電荷注入により誘発された出力クロックＣＫVCOの相対位相シフトを表わし、Δθが再整列の前の位相誤差を表わす場合、再整列係数β＝Δφ／Δθと定義できる。幅広い周波数範囲のＶＣＯ回路において、再整列係数に関する問題は、その値がある程度ＶＣＯ動作周波数に依存する傾向があるということから生じている。この発明の多相再整列手法の使用は、相対的な電荷注入量をＶＣＯバイアス電流と整合させることを可能にし、それは幅広い周波数範囲にわたってβのより安定した大きさをもたらす。再整列係数βは、ＶＣＯバイアス電流ＩBIAS（＝Ｇm・ＶCONTROL）に比例して再整列パルス振幅ＩALIGNを増加させることによって制御される。図６は、速いプロセスから遅いプロセスまでの一連の作製プロセスにわたり、再整列係数βを比較的一定に保つことができることを示している。
【００１９】
図７は、この発明に従ったＶＣＯ回路の例示的な一実施例を示す。図示されているのは、図１のリングＶＣＯのより詳細な一例である。リング段の個数は変更可能である。この実施例は、カスコード型ＮＭＯＳインバータ段に基づいている。所望すれば、この実施例をＣＭＯＳインバータ段を使用するものに修正できるが、結果として得られるＶＣＯはより遅く、供給電圧ＶSUPのリップルにより敏感である。この発明は、バイポーラまたは他の集積回路タイプを用いて構築することもできる。別の変形例では、ＩALIGNパルスを用いる代わりに再整列電流を差動的に注入してもよい。この発明の分布された電荷注入手法はまた、ここに示すインバータ段を用いたものではなく、ＬＣ発振器の段に適用されてもよい。図８は、図７のリングＶＣＯに比例注入ＩALIGNを提供するための例示的な位相検出器および電荷ポンプ回路を示す。
【００２０】
図７では、電圧電流変換器７０が、ＶＣＯ回路の発振周波数を制御するために、ＮＭＯＳトランジスタＴ１のゲートで制御電圧ＶCONTROLを受取る。抵抗器Ｒ１は、ＶCONTROLからトランジスタＴ１のしきい値電圧を減算したものを、比例電流ｉ0に変換する。特定の一実施例では、トランジスタＴ１は大きいゲートチャネル幅／長さの比率を有し、しきい値領域の若干上で動作する。トランジスタＴ２、Ｔ３およびＴ４は、ＶＣＯリング７１、７２および７３の整合するトランジスタに印加されるゲート電圧ＧPおよびＧNを設定するためにミラー電流基準デバイスを形成する。ＰＭＯＳトランジスタＴ２、Ｔ３、Ｔ１０、Ｔ１７およびＴ２４は互いに整合され、同じソース電圧ＶSUPとゲート電圧ＧPとを共有する。同様に、ＮＭＯＳトランジスタＴ４、Ｔ５、Ｔ１２およびＴ１９は互いに整合され、同じソース電圧ＶINFとゲート電圧ＧNとを共有する。このように、電流ｉ1、ｉ2およびｉ3は、ＶCONTROLによって設定される基準電流ｉ0に整合され、バイアス電流ｉ01、ｉ02およびｉ03は、電圧電流変換器７０の対応する電流ｉ00と整合する。ゲートチャネル幅および長さは、良好な整合を得るのに十分大きくなるよう選択される。
【００２１】
段７１、７２および７３のＰＭＯＳトランジスタＴ１０、Ｔ１７およびＴ２４のドレイン電圧は、カスコードトランジスタＴ８、Ｔ１５およびＴ２２によって安定化される。これらのカスコードトランジスタは供給電圧ＶSUPの変動に追従するゲート電圧を有しており、それはＶＣＯ回路の電源除去比を改良する。カスコードトランジスタＴ８のＶSUP―ゲート間電圧は、（ｉ00に整合された）電流ｉ01によりバイアスされたトランジスタＴ７およびＴ９のゲート−ソース間電圧の合計によって決められる。カスコードトランジスタＴ１５およびＴ２２のＶSUP―ゲート間電圧は同様に、トランジスタＴ１４、Ｔ１６、Ｔ２１およびＴ２３を用いて決められる。トランジスタＴ１０、Ｔ１７およびＴ２２が（Ｔ２との良好な整合を確実にするためにそれらのチャネル長が長いことに起因して）遅くなり得るということは、ＶＣＯの速度に影響を与えない。これはむしろ、カスコードトランジスタＴ８、Ｔ１５およびＴ２２の速度に依存する。したがって、これらのカスコードト
ランジスタは、高速動作のための最短チャネル長を有する。
【００２２】
反転段７１、７２および７３のキャパシタＣ１、Ｃ２およびＣ３は、ＶＣＯ周波数範囲を調整するために使用される。
【００２３】
比例再整列電流コピーサブ回路７４は、ＰＭＯＳトランジスタＴ３２により、再整列電圧入力ＧRLを反転段７１、７２および７３の再整列電流コピートランジスタＴ１１、Ｔ１８およびＴ２５に提供する。トランジスタＴ１１、Ｔ１８およびＴ２５を通る再整列電流ｉ1i、ｉ2iおよびｉ3iは、トランジスタＴ３２を通る電流ｉ0iのコピーである。しかしながら、トランジスタＴ３０とのトランジスタＴ１１、Ｔ１８およびＴ２５の精密な整合は重要ではない。なぜなら、多相インパルス感度応答関数（ＭＩＳＦ）は再整列電流の小さい差にそれほど敏感ではないためである。実際、この低い感度は設計の観点からは良好なことである。なぜなら、電流コピートランジスタＴ１１、Ｔ１８、Ｔ２５およびＴ３２は、非常に短い電流パルスＩALIGNをコピーできるよう、最短のゲート長および最短可能ゲート幅を有して作られる必要があるためである。
【００２４】
再整列電流ｉ0iは、ミラーされたＮＭＯＳトランジスタＴ２６およびＴ２８からコピーされたＤＣ寄与（ｉ00i）と、電荷ポンプにより送出されたパルス化寄与ＩALIGNとの双方を有する。双方の寄与は、電圧電流変換器７０において設定されたＶＣＯバイアス電流ｉ0に比例している。これにより、ＶＣＯバイアス電流ｉ0に対する、かつその動作周波数に対する開き幅の狭い再整列係数βを実現できる。ＤＣ成分ｉ00iは通常、ｉ0の約２０％に等しい場合があり、一方、パルス化成分ＩALIGNは通常、ｉ0の約１０％に等しい場合がある。図８を参照して以下に説明される再整列位相検出器電荷ポンプ７５はＩALIGNを提供し、それは、ＶＣＯ出力位相が基準位相よりも小さい（基準位相に遅れる）場合はいつでも正のパルスであり、ＶＣＯ出力位相が基準位相よりも大きい（基準位相に先行する）場合はいつでも負のパルスである。この再整列パルスは、ＶＣＯクロック出力を基準クロックと整列させるために、ＶＣＯクロック出力の位相が必要に応じて加速または減速されるようにする。
【００２５】
最後に、電流コピーサブ回路７４において、トランジスタＴ２８の固有出力キャパシタンスＣgdおよびＣdsにより誘発される寄生電荷注入を低減させるために、ＮＭＯＳカスコードトランジスタＴ２９がトランジスタＴ２８に結合される。他の電流コピートランジスタＴ１１、Ｔ１８、Ｔ２５およびＴ３２と同様に、カスコードトランジスタＴ２９も、非常に短いＩALIGN電流パルスに迅速に応答するために、最短のゲート長および最短可能ゲート幅を有して作られる。
【００２６】
図８を参照すると、比例再整列電流コピーサブ回路７４は、位相検出器および電荷ポンプサブ回路７５からＩALIGN電流パルスを受取る。すでに述べたように、パルスの振幅はＶＣＯバイアス電流ｉ0に比例すべきである。ＶＣＯ出力位相が基準クロック位相よりも小さい（基準クロック位相に遅れる）場合、符号は正となるべきである。パルス幅は、ＶＣＯ出力クロックエッジと基準クロックエッジとの間の時間遅延に等しくなるべきである。図８では、図示されてはいないものの当該技術分野において周知である従来の位相周波数検出器回路（ＰＦＣ）が、図９の状態遷移図および図１０の信号波形図に従って開くかまたは閉じる１組のスイッチに、アップ信号およびダウン信号、すなわちｕｐおよびｄｎと、それらの相補信号とを提供する。図１０および図１１にあるように動作するどのＰＦＣ回路も使用可能である。たとえば、ＰＦＣ回路は、基本ＮＡＮＤゲートに基づくＲＳフリップフロップを用いて実現され得る。
【００２７】
トランジスタＴ３３〜Ｔ４１は、アップ信号およびダウン信号によって供給ラインＶSUPおよびＶINFを再整列パルスラインＧRLに選択的に結合し、再整列パルスＩALIGNを生成
するインパルス電荷生成器を構成している。信号ｕｐがハイで信号ｄｎがローである場合はいつでも、トランジスタＴ３７およびＴ３４を通る電流ｉupはノードＧRLへと駆動され、一方、トランジスタＴ４０を通る電流ｉdnは廃棄ノード（waste node）ＧRLCへと駆動される。これはトランジスタＴ３２を通る電流を増加させ、このためコピートランジスタＴ１１、Ｔ１８およびＴ２５を介して正の電流パルスをＶＣＯ段７１、７２および７３のすべてに注入し、ＶＣＯを瞬時に加速する。逆に、信号ｕｐがローで信号ｄｎがハイである場合はいつでも、電流ｉdnがノードＧRLへと駆動され、一方、ｉupが廃棄ノードＧRLCへと駆動される。これはトランジスタＴ３２を通る電流を減少させ、このためコピートランジスタＴ１１、Ｔ１８およびＴ２５を介して負の電流パルスをＶＣＯ段７１、７２および７３のすべてに注入し、ＶＣＯを瞬時に減速する。
【００２８】
電流ｉupおよびｉdnの大きさは双方とも、電流ｉ0iの大きさの２分の１にほぼ等しい。トランジスタＴ３３、Ｔ３４およびＴ３５はすべて、それらのゲートチャネル長がトランジスタＴ２６と整合されているが、それらのゲート幅は、電流の大きさがほぼｉup＝ｉdn＝１／２・ｉ0iとなることを確実にするよう設計される。トランジスタＴ３３、Ｔ３４およびＴ３５のためのカスコードトランジスタＴ３６、Ｔ３７およびＴ３８はそれぞれ、アップスイッチおよびダウンスイッチに起因する寄生電荷注入を最小限に抑える。
【００２９】
図９および図１０を参照すると、この発明で使用可能な例示的な位相周波数検出器回路は、ＶＣＯクロック出力ＣＫVCOおよび基準クロックＣＫREFの立下がりエッジに敏感であり得る。ＣＫVCOは信号ＣＫDIVによってマスクされてもよく、信号ＣＫDIVは、図１０に示すようにデジタル分周器がＣＫVCOの立上がりエッジに作用することによって得られる、ＣＫVCOの周波数下位区分を表わす。次に、Ｎ回のＶＣＯクロック周期ごとの後、または１回の基準クロック周期の後で初めて位相検出が行なわれ、ここでＮは、ＶＣＯ出力クロック周波数と基準クロック周波数との間の増倍係数である。
【００３０】
ＣＫREFの各立下がりエッジで、（ａ）既存のＰＦＣ状態がダウンである場合、ＰＦＣは状態ゼロに遷移し（９１）、（ｂ）既存のＰＦＣ状態がゼロである場合、ＰＦＣは状態アップに遷移し（９２）、（ｃ）ＰＦＣ状態がアップである場合、ＰＦＣは同じ状態を保つ（９３）。ＣＫVCOの各立下がりエッジで、ＣＫDIVがハイである間、（ａ）既存のＰＦＣ状態がアップである場合、ＰＦＣは状態ゼロに遷移し（９４）、（ｂ）既存のＰＦＣ状態がゼロである場合、ＰＦＣは状態ダウンに遷移し（９５）、（ｃ）既存のＰＦＣ状態がダウンである場合、ＰＦＣは同じ状態を保つ（９６）。状態ゼロでは、信号ｕｐおよびｄｎは双方とも、０へとローにリセットされる。状態アップでは、信号ｕｐは１へとハイにセットされ、一方、信号ｄｎは０へとローにリセットされる。状態ダウンでは、信号ｕｐは０へとローにリセットされ、一方、信号ｄｎは１へとハイにセットされる。すでに述べたように、ｕｐ信号およびｄｎ信号は、図８の電荷ポンプ回路７５によって生成される電流インパルスＩALIGNを決定する。
【００３１】
結果として生じる波形を図１０に見ることができる。なお、電流インパルスＩALIGNの幅はＣＫVCOとＣＫREFとの位相差に比例しており、たとえば、位相検出事象１０１では、事象１０３または１０５での幅よりも広くなっている。（たとえば１０１で）アップ事象に起因して電流インパルスが負である場合、ＶＣＯ位相は加速され、それは次の位相検出１０３でより短い期間のアップ状態をもたらし、ゆくゆくは検出事象１０５でダウン状態をもたらす。電流インパルスは、（たとえば１０５で）ダウン事象に起因して正であり、ＶＣＯ位相を減速させる。このように、ＶＣＯ出力クロック位相は連続的に基準クロックＣＫREFの位相に向かう。
【００３２】
図１１を参照すると、この発明の多相が再整列されたＶＣＯ回路は、位相ロックループ（ＰＬＬ）回路に採用されてもよく、位相ノイズまたはジッタの著しい低減をもたらす。
多相が再整列されたＰＬＬ回路は、主位相周波数検出回路（ＰＦＣ）１１１と、主電荷ポンプ１１３と、ローパスフィルタ１１５と、上述のもののような多相が再整列されたＶＣＯ回路１１７と、Ｎ分割分周器１１９とを備える主要なループを使用する。ＰＬＬ回路はまた、ＶＣＯ回路１１７に再整列電流インパルスＩALIGNを供給するために、第２のＰＦＣ１２１と再整列電荷ポンプ１２３とを含む。ＰＦＣ回路１１１および１２１は双方とも、図９および図１０にあるような信号ＣＫREFおよびＣＫDIVの立下がりエッジで作用し、それは、ＮＡＮＤゲート１２０を用いる信号ゲーティング（gating）を考慮すると、それらが直接、基準クロック信号ＣＫREFとＶＣＯクロック出力ＣＫVCOのＮ番目のクロックエッジとの位相差を検出することを意味する。２つの別個のＰＦＣ回路１１１および１２１と２つの別個の電荷ポンプ１１３および１２３との使用により、（ａ）主ＰＦＣ回路１１１および主電荷ポンプ回路１１３を介した、主ループのための低速での最初の位相調整（ＶCONTROL）、および（ｂ）多相再整列ＰＦＣ回路１２１および電荷ポンプ回路１２３を介した、フィードフォワード位相訂正（ＩALIGN）という相互位相訂正機構が可能になる。
【００３３】
図１２を参照すると、図１１の多相が再整列されたＰＬＬ回路についての同等の概観モデルにおいて、最終的なＰＬＬ位相ノイズに対する位相調整ループの影響を示すために、信号はそれらの絶対位相に置き換えられている。位相合計ノード１３１は、主ＰＦＣ回路１１１および関連する主電荷ポンプ１１３を表わしており、分割されたＶＣＯ出力と基準クロックとの位相関係（φREF−φDIV）に依存する低周波数の電荷ポンプ出力電流ＩCPを提供する。ローパスフィルタ１１５は、抵抗器Ｒ１と２つのキャパシタＣ１およびＣ２とによって表わされ、制御電圧ＶCONTROLをもたらす二次位相前進訂正を提供する。単純な積分器と単一のキャパシタとを用いる代替的なフィルタアーキテクチャを、代わりに使用してもよい。多相が再整列されたＶＣＯ回路１１７と、関連する再整列ＰＦＣ回路１２１および電荷ポンプ１２３とは、破線のボックス１３７内の位相要素１３１〜１３４によって表わされる。主ループにおける低周波数のＶCONTROL信号がＶＣＯに長期の周波数および位相の安定性を（すなわち多数のサイクルにわたって）提供する一方で、多相再整列ＰＦＣおよび電荷ポンプ構成要素からのＩALIGNパルスは、位相合計ノード１３４によって表わされるように、瞬時の位相変更をＶＣＯ出力に、必要な場合はいつでも提供する。主ループでは、ＶＣＯ出力位相φOUTは、位相要素１３９により表わされるＮ分割構成要素１１９によって分割されると、主ＰＦＣ回路のφREFとの比較に使用されるφDIV位相を生成する。
【００３４】
この位相モデルを用いると、周期的定常状態法を採用したシミュレータにより、搬送波周辺の変調周波数に対するＶＣＯ位相ノイズが推定され得る。図１３は、図１１および図１２のＰＬＬ回路についてのそのような位相ノイズ推定の結果を示しており、ここで位相変調ノイズは、搬送波信号パワーに対する単一測波帯スペクトルパワー密度（ｄＢｃ／Ｈｚ）によって表わされる。参考のために、ほぼ線形の曲線１４１は、それだけで、この発明の多相が再整列されたＶＣＯの固有位相変調ノイズを推定している。曲線１４３は、この発明の位相再整列がないＰＬＬについての推定された位相ノイズを示している。曲線１４５は、（Ｒ１、Ｃ１、Ｃ２）ローパスフィルタを使用するものの再整列係数βが非常に小さい（０．１）、図１１および図１２にあるような多相が再整列されたＰＬＬ回路についての推定された位相ノイズを示している。なお、この小さいβでも、以前のＰＬＬ回路より最大５ｄＢの改良がある。このタイプのどのＰＬＬ回路についても、そのようなシミュレーションを用いて、再整列係数を最低位相ノイズ用に最適化することができる。曲線１４７は、単純な積分キャパシタＣ２をローパスフィルタとして使用する、図１１にあるような多相が再整列されたＰＬＬ回路についての推定された位相ノイズを示している。著しいノイズの改良は、多相が再整列されたＶＣＯがループにあれば、そのようなＰＬＬ回路でゼロ位相訂正（Ｒ１−Ｃ１）を用いる必要はもはやない、ということを示している。単純な積分キャパシタは、フィードフォワード再整列に起因してループの安定性条件を劣
化させることなく、より良好な性能を可能にする。
【図面の簡単な説明】
【００３５】
【図１】ここでは３段リング発振器として例示されている、この発明の多相が再整列された電圧制御発振器の例示的な基本概略平面図である。
【図２】図１の発振器の個々の段の基本概略平面図である。
【図３】段の各々に電荷を注入する短い電流インパルスに起因する、個々の段の位相シフト（Δφ）を示す位相図である。
【図４】各段からの出力電圧（Ｖ1、Ｖ2、Ｖ3）対時間のグラフであり、破線の曲線は実際の、かつ再整列の後で外挿された再整列の前の電圧を表わし、実線の曲線は再整列の後の電圧を表わす図である。
【図５】図７に示すＶＣＯ回路実施例についての、個々のＶＣＯリング段およびＶＣＯ全体のインパルス感度応答関数（ＩＳＦ（破線の曲線）およびＭＩＳＦ（実線の曲線））のグラフである。
【図６】図７に示すＶＣＯ回路実施例についての、ＶＣＯクロック出力と基準クロックとの間で検出された位相誤差に対する、１６０ＭＨｚでミリラジアンで表わされた再整列に起因するＶＣＯ出力位相シフトのグラフである。
【図７】この発明に従った例示的なＶＣＯ回路実施例の例示的なトランジスタレベルの概略回路図である。
【図８】図７のリングＶＣＯに比例注入ＩALIGNを提供するための例示的な位相検出器および電荷ポンプ回路を示す図である。
【図９】図８の電荷ポンプ回路のスイッチに相補型のアップ信号およびダウン信号を提供する位相周波数検出器回路（ＰＦＣ）状態機械についての状態遷移図である。
【図１０】ＶＣＯクロック出力ＣＫVCOおよび基準クロックＣＫREFに応答して、適切な幅の正または負の電流インパルスＩALIGNを電荷ポンプ回路に生成するＰＦＣ状態機械についての信号波形図である。
【図１１】この発明の多相が再整列されたＶＣＯ回路をループに採用しているＰＬＬ回路の概略ブロック図である。
【図１２】位相変調ノイズを推定する際に使用するための、図１１のＰＬＬ回路の線形位相モデルである。
【図１３】図７にあるような多相が再整列されたＶＣＯ回路、多相再整列がない先行技術の代表的なＰＬＬ回路、および、さまざまなローパスフィルタを有し、小さい（０．１）再整列係数βによって特徴付けられる、図１１および図１２にあるような多相が再整列されたＰＬＬ回路についての、搬送波変調周波数（Ｈｚ）に対する位相変調ノイズ（ｄＢｃ／Ｈｚ）のグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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