(57)【要約】半導体集積回路（ＩＣ）は、静電放電（ＥＳＤ）保護回路を備える。ＥＳＤ保護回路は、ＩＣの保護される回路ノードの第１の電圧源に結合されたパッド（１０２）と、第１の電圧源に結合されたアノード、および第２の電圧源に結合されたカソードを有するシリコン制御整流器（ＳＣＲ）（１０６）とを含む。ＳＣＲの第１のゲートと第１の電圧源の間、ならびにＳＣＲの第２のゲートと第２の電圧源の間に、容量性ターン・オン素子が結合される。
2008507857.tif 000002
【特許請求の範囲】
【請求項１】
保護される回路を有する半導体集積回路（ＩＣ）中の静電放電（ＥＳＤ）保護回路であって、
前記ＩＣの保護される回路ノードの第１の電圧源に接続するように適合されたパッドと、
前記第１の電圧源に結合するように適合されたアノードと第２の電圧源に結合するように適合されたカソードとを有するシリコン制御整流器（ＳＣＲ）と、
前記ＳＣＲの第１のゲートと前記第１の電圧源との間、及び前記ＳＣＲの第２のゲートと前記第２の電圧源との間の少なくとも１つにそれぞれが結合された、少なくとも１つの容量性ターン・オン素子とを含むことを特徴とするＥＳＤ保護回路。
【請求項２】
前記少なくとも１つの容量性ターン・オン素子が、前記第１の電圧源と前記ＳＣＲの前記第１のゲートとの間に結合された第１のコンデンサを含むことを特徴とする請求項１に記載のＥＳＤ回路。
【請求項３】
前記第１のコンデンサから前記ＳＣＲの前記第１のゲートへ順導通方向に結合された少なくとも１つのダイオードをさらに含むことを特徴とする請求項２に記載のＥＳＤ回路。
【請求項４】
前記少なくとも１つの容量性ターン・オン素子は、前記ＳＣＲの前記第２のゲートと前記第２の電圧源との間に結合された第２のコンデンサをさらに含むことを特徴とする請求項２に記載のＥＳＤ回路。
【請求項５】
前記少なくとも１つの容量性ターン・オン素子は、前記ＳＣＲの前記第２のゲートと前記第２の電圧源との間に結合されたコンデンサを含むことを特徴とする請求項１に記載のＥＳＤ回路。
【請求項６】
保護される回路を有する半導体集積回路（ＩＣ）中の静電放電（ＥＳＤ）保護回路であって、
前記ＩＣの保護される回路ノードに接続するように適合されたパッドと、
前記パッドと接地との間に結合されたシリコン制御整流器（ＳＣＲ）と、
前記ＥＳＤ保護素子の第１のゲートと接地とに結合された第１の抵抗器と、
前記ＳＣＲの第２のゲートと接地とに結合された結合コンデンサとを含むことを特徴とするＥＳＤ保護回路。
【請求項７】
前記ＳＣＲの前記第１のゲートと前記パッドとに結合された第２の結合コンデンサをさらに含むことを特徴とする請求項６に記載のＥＳＤ保護回路。
【請求項８】
保護される回路を有する半導体集積回路（ＩＣ）中の静電放電（ＥＳＤ）保護回路であって、
前記ＩＣの保護される回路ノードに接続するように適合されたパッドと、
前記パッドと接地との間に結合されたシリコン制御整流器（ＳＣＲ）と、
前記ＥＳＤ保護素子の第１のゲートと接地とに結合された第１の抵抗器と、
前記ＳＣＲの前記第１のゲートと前記パッドとに結合された結合コンデンサとを含むことを特徴とするＥＳＤ保護回路。
【請求項９】
保護される回路を有する半導体集積回路（ＩＣ）中の静電放電（ＥＳＤ）保護回路であって、
前記ＩＣの保護される回路ノードの第１の電圧源に接続するように適合されたパッドと、
前記パッドに結合されたアノードと第２の電圧源に結合されたカソードとを有するＥＳＤ保護素子と、
前記ＥＳＤ保護素子の前記アノードと前記パッドとの間に順方向導通モードで直列に結合された、前記ＥＳＤ保護素子の寄生容量値よりも小さい寄生接合容量値を有する容量低減ダイオードとを含むことを特徴とするＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本特許出願は、米国仮出願の利益を請求する２００２年３月１５日出願の米国特許出願第１０／０９９，６００号（現在、米国特許第６，７６８，６１６号）、２００１年３月１６日出願の米国特許仮出願第６０／２７６，４１５号、２００１年３月１６日出願の同第６０／２７６，４１６号、２００１年３月１６日出願の同第６０／２７６，４２４号、および２００１年９月１１日出願の同第６０／３１８，５４８号の一部継続出願であり、その内容を参照により本明細書に組み込む。
【０００２】
本発明は、一般に静電放電（ＥＳＤ）保護回路の分野に関し、より具体的には、集積回路（ＩＣ）の保護回路におけるシリコン制御整流器（ＳＣＲ）およびＮＭＯＳ回路の改善に関する。
【背景技術】
【０００３】
集積回路（ＩＣ）技術の継続する進歩により、ＩＣを動作させるために低電源電圧が用いられるようになってきた。低電源電圧は、ホット・キャリア（ｈｏｔ  ｃａｒｒｉｅｒ）に起因してＩＣの寿命が制限される問題に対処するのに役立つ。低電源電圧を用いるＩＣを設計するには、非常に薄いゲート酸化膜を使用する必要がある。ゲート酸化膜の厚さは、発生される駆動電流の量に影響を与える。ゲート酸化膜層が薄くなるほど、より大きな駆動電流を生じ、それによって回路の速度が向上する。ゲート酸化膜（たとえば二酸化シリコン）の厚さは３ｎｍ未満とすることができ、さらなる進歩により、ゲート酸化膜の厚さをさらに縮小することが可能になる。また低電源電圧により、保持電圧が非常に低い（たとえば１．５〜２．０Ｖ）シリコン制御整流器（ＳＣＲ）をラッチ・アップのリスクを招くことなく使用することができるようになる。低電源電圧と併せて用いられる薄いゲート酸化膜は、ＥＳＤ事象中の過渡電圧に対する極度の制限を必要とする。
【０００４】
酸化膜降伏電圧がＳＣＲやＮＭＯＳデバイスなどのＥＳＤ保護回路を起動する接合降伏電圧（たとえば６〜９Ｖ）より低いので、非常に薄いゲート酸化膜を使用すると問題が生じる。たとえば、（Ｉ／Ｏ）パッドに対するＥＳＤ保護をもたらすために、ゲート接地ＳＣＲ（ＧＧＳＣＲ）が用いられる。ＧＧＳＣＲの接合降伏電圧は６〜９Ｖであり、これがＳＣＲに対するトリガ電流を供給する。技術の進歩により酸化膜厚さ３ｎｍ未満に厚さを低減することが可能となり、ゲート酸化膜はターン・オン時、および約４〜６Ｖより大きい大電流のクランプ電圧によって損傷を受ける。
【特許文献１】米国特許第６，７６８，６１６号明細書
【特許文献２】米国特許仮出願第６０／２７６，４１５号
【特許文献３】米国特許仮出願第６０／２７６，４１６号
【特許文献４】米国特許仮出願第６０／２７６，４２４号
【特許文献５】米国特許仮出願第６０／３１８，５４８号
【特許文献６】米国特許第６，７９１，１２２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって当技術分野では、ターン・オン時および動作時にゲート酸化膜を損傷から保護することができる、低トリガ電圧で、低保持電圧および低クランプ電圧のＥＳＤ保護素子が必要とされる。
【課題を解決するための手段】
【０００６】
従来技術に伴うこれまでの不利な点は、保護回路を有する半導体集積回路（ＩＣ）中の静電放電（ＥＳＤ）保護回路の様々な実施形態によって克服される。一実施形態では、ＥＳＤ保護回路は、容量性ターン・オンＳＣＲ（ＣＴＳＣＲ）であり、ＩＣの保護される回路ノードの第１の電圧源に接続されるように適合されたパッドと、第１の電圧源に結合されるように適合されたアノードおよび第２の電圧源に結合されるように適合されたカソードを有するシリコン制御整流器（ＳＣＲ）とを含む。ＳＣＲの第１のゲートと第１の電圧源の間、ならびにＳＣＲの第２のゲートと第２の電圧源の間のそれぞれの少なくとも１つに、少なくとも１つの容量性ターン・オン素子が結合される。
【０００７】
第２の実施形態では、ＥＳＤ素子の寄生容量（ＣＥＳＤ）が低減されたＥＳＤ保護回路が提供される。具体的には、ＩＣの保護される回路ノードの第１の電圧源に接続するように、パッドが適合される。アノードとカソードを有するＥＳＤ保護素子が、それぞれ、パッドと第２の電圧源に結合される。容量低減ダイオード（ＣＤＩＯ）が、ＥＳＤ保護素子のアノードとパッド間に順方向導電モードで直列に結合され、容量低減ダイオードの寄生接合容量値は、ＥＳＤ保護素子の寄生容量値よりも小さい。
【０００８】
以下に述べるように、これら２つの実施形態、およびその他の様々な実施形態はＩＣの保護される回路に対するＥＳＤ保護をもたらし、容量ターン・オン素子は、ＥＳＤ事象におけるターン・オンおよび動作時の損傷からゲート酸化膜を保護することができる、より低トリガ電圧ならびに低保持電圧および低クランプ電圧をもたらす。
理解を容易にするために、可能な場合は、各図に共通な同一の要素を示すのに同一の参照番号を用いている。
【発明を実施するための最良の形態】
【０００９】
本発明を、ＣＭＯＳデバイスに関連して説明する。しかし、当業者なら異なるドーパントの型を選択し、濃度を調整することにより、本発明を、ＥＳＤによって生じる損傷を受けやすいバイポーラ、ＢｉＣＭＯＳ、ＳｉＧｅ／ＢｉＣＭＯＳ、およびその他のプロセスで利用可能となることが理解されよう。本発明は、ゲート酸化膜および他の影響を受けやすい半導体デバイスが損傷しないように、ＥＳＤ過渡電圧が適切に制限されるような、ターン・オン電圧、保持電圧、および大電流クランプ特性を有するＥＳＤ保護素子の様々な実施形態を含む。
【００１０】
図１は、集積回路（ＩＣ）１００のＥＳＤ保護回路１０２を表す概略ブロック図を示す。図は例示的に、ＩＣ１００の保護されるノードとＩＣパッド１０４に結合されたＥＳＤ保護回路１０２を示す。パッド１０４は、入力パッド、出力パッド、または電源パッドとすることができ、低電圧ターン・オン（すなわち「トリガ」）素子１０８と、ＳＣＲまたはＮＭＯＳデバイスなどのＥＳＤ保護素子１０６に結合される。ＥＳＤ保護素子１０６は、接地１１２に結合される。ＥＳＤ保護素子１０６は、トリガ素子１０８に結合されたターン・オン端子（たとえばゲート（図示せず））を有する。任意選択で、トリガ素子１０８と接地１１２の間に、分路経路１１０を結合することができる。トリガ素子１０８とＥＳＤ保護素子１０６（たとえばＳＣＲ）は共に、やはりパッド１０４に結合されたＩＣ１００上の回路（図示せず）に対する保護素子１０２として働く。
【００１１】
具体的には、トリガ素子１０８とＥＳＤ保護素子１０６は、パッド１０４で起こり得る静電放電（ＥＳＤ）からＩＣ回路を保護する。ＥＳＤ保護素子１０６は、ターン・オンされると、ＥＳＤ電流の方向をパッド１０４から接地１１２へ変える分路として機能する。トリガ素子１０８は、ＥＳＤ保護素子１０６をターン・オン（すなわち「トリガ」）し、速やかに電流を散逸させ、したがって、各実施形態に関してさらに詳細に述べるように過電圧ＥＳＤ状態を回避する。
【００１２】
図２は、本発明のＥＳＤ保護素子１０２の電流および電圧特性２００を示す。グラフは、ＥＳＤ保護素子１０２の電流特性を表す縦軸２０２と、ＥＳＤ保護素子１０２の電圧特性を表す横軸２０４を有する。電圧特性は、特定の電圧によって定義される３つの領域に分けられる。具体的には、低電源電圧に対する第１の領域２０６は、０〜１．５Ｖの電圧範囲を有する。ＥＳＤ保護素子１０２の保持電圧範囲に対する第２の領域２０８は、１．５〜６Ｖである。過電圧状態に対する第３の領域２１０は、６〜９Ｖなど、ＥＳＤ保護素子１０２のゲート酸化膜を損傷し得る過渡電圧の範囲を有する。
【００１３】
従来技術のＮＭＯＳおよびＳＣＲ保護素子の両方に対する電流および電圧（ＩＶ）特性は、それぞれ曲線２１２と２１４で示される。従来技術のＥＳＤ保護素子は共に、過電圧範囲２１０内で発生するトリガ電圧（たとえば従来技術の曲線２１２および２１４上の湾曲部２２０）を有し、これはＥＳＤ保護素子１０２のゲート酸化膜層を損傷し得る。ＳＣＲおよびＮＭＯＳ保護素子のトリガ電圧は、共に、ほぼ同じ値（たとえば７〜９Ｖ）である。ただし、ＳＣＲ素子の保持電圧（１．５〜５Ｖ未満）は、ＮＭＯＳ保護素子の保持電圧（約５Ｖ）よりも低い。
【００１４】
図３〜１９に示された実施形態に関連して述べるように、本発明のＥＳＤ保護素子１０２は、ＥＳＤ保護素子１０２のゲート酸化膜を損傷するゲート降伏電圧（すなわち６〜９Ｖ）より低い、低トリガ電圧および低保持電圧を有する。具体的には、本発明の両方のＥＳＤ保護素子１０２のトリガ電圧は、１．５〜６Ｖの許容電圧範囲に含まれる。さらに、ＥＳＤ保護素子を導通の「オン」状態に保つために必要な最低電圧を与える保持電圧は、許容電圧範囲内であり、ゲート酸化膜への損傷も最小限に抑えられる。たとえば、曲線２１８で表されるＳＣＲ保護素子のトリガ電圧および保持電圧範囲は、共に６Ｖより低い。同様に、曲線２１６で表されるＮＭＯＳ保護素子のトリガ電圧は許容範囲内の６Ｖより低く、その高保持電圧は６Ｖよりわずかに高い。
【００１５】
図３〜１９は、本発明のダイオード・ターン・オン・トリガ素子１０８に結合された、ＥＳＤ保護素子１０６の概略図を示す。図３〜１９の実施形態におけるＥＳＤ保護素子１０６は、図２の電流／電圧（Ｉ／Ｖ）特性グラフによって示されるように、約１．５〜６Ｖの低電圧でトリガし、ＩＣ回路を保護することができる。
【００１６】
図３は、ＥＳＤ保護素子の第１の実施形態３０２の概略図を示す。具体的には、図３は、本発明のダイオード・ターン・オンＳＣＲ（ＤＴＳＣＲ）保護素子３０２の概略図を示す。ＤＴＳＣＲ  ３０２は、ダイオード・ターン・オン（「トリガ」）素子３０８と、ＳＣＲ  ３０６とを含み、これらは共に集積回路（ＩＣ）１００上の回路に対する保護素子３０２として働く。ＤＴＳＣＲ保護素子３０２は、ＩＣ回路に結合されたパッド１０４で生じ得る静電放電（ＥＳＤ）からＩＣ回路を保護する。ターン・オンされると、ＳＣＲ  ３０６は、パッド１０４から接地へＥＳＤ電流の方向を変えるための分路として機能する。ダイオード・ターン・オン・トリガ素子３０８は、過電圧ＥＳＤ状態を回避するためにＳＣＲ  ３０６をターン・オンすなわち「トリガ」する。
【００１７】
図３の概略図を参照すると、ＳＣＲ保護素子３０６は、当技術分野で良く知られるように、ＮＰＮトランジスタＴ１  ３１０と、ＰＮＰトランジスタＴ２  ３１２として、例示的に示されている。ＰＮＰトランジスタＴ２  ３１２のエミッタは、ＳＣＲ  ３０６のアノード３２２となり、パッド１０４に接続される。ＰＮＰトランジスタＴ２  ３１２のコレクタは、第１のノード３３６に接続され、ＮＰＮトランジスタＴ１  ３１０のベースおよび抵抗器Ｒｓｕｂ  ３４１の片側にも接続される。第１のノード３３６は、ＮＰＮトランジスタＴ１  ３１０の第１のトリガ・ゲートＧ１を含む。抵抗器Ｒｓｕｂ  ３４１の他方の側は、ＳＣＲ  ３０６のカソードとして働く接地１１２に接続される。抵抗器Ｒｓｕｂ  ３４１は、接地１１２に結合された局所基板結合部によって形成される、ＳＣＲ  ３０６のＮＰＮトランジスタＴ１  ３１０のベース中の固有基板抵抗を表す。さらに、ＮＰＮトランジスタＴ１  ３１０のエミッタも接地されたカソード１１２に接続される。第２のノード３３４は、ＰＮＰトランジスタＴ２  ３１２のベースと、ＮＰＮトランジスタＴ１  ３１０のコレクタを含む。第２のノード３３４は任意選択として、ＰＮＰトランジスタＴ２  ３１２に対する第２のトリガ・ゲートＧ２の結合を含むことができる。例示的なＳＣＲおよびそれぞれのトリガ・ゲートのレイアウトおよび断面図上の実装形態の詳細な理解のためには、本願の譲受人に譲渡された、２００１年１１月５日出願の出願番号第１０／００７，８３３号の米国特許第６，７９１，１２２号明細書を参照されたい。参照によりその全体を本明細書に組み込む。
【００１８】
また分路抵抗器１１０が、第１のノード３３６から接地１１２に結合される。分路抵抗器１１０は、ＳＣＲトランジスタＴ１  ３１０およびＴ２  ３１２の外部にあり、ＳＣＲ  ３０６のＰ基板の固有抵抗Ｒｓｕｂ  ３４１と並列に設けられる。一実施形態では、抵抗器１１０は、シリサイドでブロックされたポリシリコンから製作され、固有基板抵抗Ｒｓｕｂ  ３４１より低い抵抗値（たとえば１〜１０ＫΩ）に選定される。抵抗器１１０は、少量の電流を接地１１２へ向けるための分路として働く。したがって、抵抗器１１０は、そのままではＳＣＲ  ３０２を意図せずにトリガし得る望ましくない漏れ電流に対して、トリガ素子３０８と接地１１２の間に経路をもたらす。さらに、抵抗器１１０により、ＳＣＲ  ３０６のいわゆるトリガ電流および保持電流が制御されるようになる。
【００１９】
トリガ素子３０８は、アノード３２２と、ＰＮＰトランジスタＴ２  ３１２のコレクタおよびＮＰＮトランジスタＴ１  ３１０のベースを含む第１のノード３３６との間に結合された、複数の直列接続されたダイオードＤｓ（ｓは０より大きい整数）を含む。ダイオードＤｓは、たとえば、ダイオード・チェーン３２０を形成する３つの順バイアスされたｎウェル・ダイオード（ｎ−ｗｅｌｌ  ｄｉｏｄｅ）である。ダイオード・チェーン３２０の第１のダイオードＤ１のアノードはパッド１０４に結合され、チェーン３２０の最後のダイオード（たとえばＤ３）のカソードは第１のノード３３６（すなわちトリガ・ゲートＧ１）に結合される。ダイオード・チェーン３２０の各ダイオードＤｓは通常、約０．７Ｖの順バイアス電圧を有する。
【００２０】
動作中は、ＮＰＮトランジスタＴ１  ３１０およびＰＮＰトランジスタＴ２  ３１２を含む保護ＳＣＲ回路３０６は、アノード３２２と接地されたカソード１１２の間に電流を通さない。つまり、パッド１０４に高電圧（たとえばＥＳＤ電圧）が印加されないので、ＳＣＲ  ３０６はターン・オフされる。すなわち、パッド１０４には、ＩＣの通常の信号または動作電圧だけが現れる。ＥＳＤ事象によりパッド１０４に過電圧が生じた場合は、ダイオード・チェーン３２０のダイオードＤｓは、かなりの電流を導通し始める。
【００２１】
具体的には、ダイオード・チェーン３２０の各ダイオードの両端に約０．７Ｖの電圧降下が生じると、ダイオードＤｓは順バイアスされる。ダイオード・チェーン３２０中には、例示的に３つのダイオードが示されているので、チェーン３２０の３つすべてのダイオードＤｓを順バイアスするには、ダイオード・チェーン３２０の両端に２．１Ｖの電圧が現れなければならない。
【００２２】
最初は、分路抵抗器１１０が、通常ずっと大きい抵抗を有する基板抵抗Ｒｓｕｂ  ３４１と並列になっているので、大部分の電流は分路抵抗器１１０を通って流れる。しかし、ダイオード・チェーン３２０を通る電流の一部分は、ＳＣＲ  ３０６のトリガ・ゲートＧ１  ３３６に供給される。分路抵抗器１１０（および並列の固有基板抵抗Ｒｓｕｂ）の両端の電圧降下が約０．７Ｖに達すると、ＮＰＮトランジスタＴ１  ３１０がターン・オン（すなわちトリガ）される。具体的には、ＮＰＮトランジスタＴ１  ３１０のベース−エミッタ・ダイオードが順バイアスされる。したがって、ＮＰＮトランジスタＴ１  ３１０は導通し始める。ＮＰＮトランジスタＴ１  ３１０のコレクタは、ＰＮＰトランジスタＴ２  ３１２のベースにキャリアを供給し、それがＰＮＰトランジスタＴ２  ３１２をターン・オンする。したがって、図３のＤＴＳＣＲ  ３０２は、アノード３２２と接地１１２の間で、約２．８Ｖ（ダイオード・チェーン３２０の２．１Ｖ＋ベース−エミッタ・ダイオードの０．７Ｖ）のターン・オン電圧を有する。ＳＣＲ  ３０６のトランジスタＴ１  ３１０とＴ２  ３１２の両方がターン・オンすると、ＳＣＲ  ３０６の再生的な導通プロセスにより、ＥＳＤ電流を即時に接地１１２へ分流することができるようになる。
【００２３】
図２を参照すると、曲線２１８は、約２．８Ｖの電圧が、ＳＣＲ  ３０６を導通状態にターン・オン（すなわちトリガ）することを示している。ＳＣＲ  ３０６は、約１．５Ｖの保持電圧、および大電流では１．５〜６Ｖの範囲のクランプ電圧で、電流を導通し続ける。すなわち、ＳＣＲ  ３０６のトリガおよび保持／クランプ電圧は、ＩＣ  １００のゲート酸化膜に有害となり得る従来技術での６〜９Ｖの範囲より低い。
【００２４】
図４は、本発明のＥＳＤ保護素子の第２の実施形態４０２の概略図を示す。具体的には、図４は、ＤＴＳＣＲ保護素子４０２の概略図を示す。ダイオード・ターン・オンＳＣＲ保護素子４０２の構成は、ＳＣＲが分離されたＰウェル（ｐ−ｗｅｌｌ）を用いたプロセスで製作され、基板抵抗器３４１が第１のノード３３６と接地１１２の間に結合されないことを除いて、図３のＤＴＳＣＲ保護素子３０２と同じに構成される。さらに、ポリ分路抵抗器１１０が第１のノード３３６と接地１１２の間に結合されない。また、ダイオード・チェーン３２０で必要なダイオードは、図３のダイオード・チェーン３２０で用いられたものより１つ少ない。図４では、ダイオード・ターン・オン素子４０８のダイオード・チェーン３２０は、２つのダイオードＤｓを有する。
【００２５】
ＤＴＳＣＲ保護素子４０２のＳＣＲ  ３０６は、図３の第１の実施形態３０２よりも低いダイオード・ターン・オン電圧でトリガする。具体的には、パッド１０４で生じた接地１１２に対して正のＥＳＤ事象は、ダイオード・チェーン３２０の２つのダイオードＤｓを約１．４Ｖで順バイアスすることになる。さらに、ベース−エミッタ・ダイオードＤｎを形成するＮＰＮトランジスタＴ１  ３１０のベース・エミッタ接合電圧が、約０．７Ｖまで上昇すると、ベース・エミッタ・ダイオードＤｎは順バイアスされ、電流を導通し、それによってＳＣＲ  ３０６をトリガする。したがって、ダイオード・チェーン３２０中の余分なダイオードと分路抵抗器１１０を有する図３のＤＴＳＣＲ保護素子３０２をトリガするのに必要な２．８Ｖに比べて、ＤＴＳＣＲ保護素子４０２のＳＣＲ  ３０６は、アノード３２２と接地１１２の間の約２．１Ｖでトリガされる。
【００２６】
図５は、本発明のＥＳＤ保護素子の第３の実施形態５０２の概略図を示す。具体的には、図５は、第２のノード３３４がＮウェル内の１つまたは複数のＮ＋トリガ・タップを有し、それがトリガ・ゲートＧ２となる、ＤＴＳＣＲ保護素子５０２の概略図を示す。この第３の実施形態では、トリガ・ゲートＧ２は、抵抗器５０４を介して、利用可能な最高電圧すなわちパッド１０４に結合される。パッド１０４と抵抗器５０４は、ＳＣＲ  ３０６のＮウェルに高電位を与え、ＰＮＰトランジスタＴ２  ３１２を完全にターン・オフすることにより、漏れ電流の低減を確実にしている。さらに、トリガ・ゲートＧ２をパッド１０４へ結合することにより、ラッチ・アップ状態が回避されるように、ＳＣＲ  ３０６のトリガ電流および保持電流が増加する。抵抗器５０４は、ＳＣＲ  ３０６の１つまたは複数のＮ＋トリガ・タップとＰＮＰトランジスタ３１２のベースの間のＮウェルの固有抵抗とすることができる。別法として抵抗器５０４は、Ｎウェルの抵抗および／または、第１のノード３３４（すなわちトリガ・ゲートＧ２）の端子とパッド１０４の間に設けられた外部抵抗器でもよい。この第３の実施形態のトリガは、図３のＤＴＳＣＲに関連して上記で述べられたのと同様である。
【００２７】
図６は、本発明のＥＳＤ保護素子の第４の実施形態６０２の概略図を示す。具体的には、図６は、ＤＴＳＣＲ保護素子６０２の概略図を示しており、ＤＴＳＣＲ６０２は、第２のノード３３４でのトリガ・ゲートＧ２が、正電源電圧ＶＤＤ  ６０４に結合されていることを除いて、図３のＤＴＳＣＲ保護素子３０２と同じである。ＳＣＲ  ３０６のアノード３２２として働くＮウェル内に形成されたＰ＋ドープ領域に隣接して、ＳＣＲ  ３０６のＮウェル内に大きなＮ＋ドープ領域が設けられる。
【００２８】
Ｎウェル内のＰ＋領域は、二重の目的に役立つ。第１に、Ｐ＋対Ｎウェル接合は、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース・ダイオードＤｐとなる。第２に、Ｐ＋領域および隣接する高濃度Ｎ＋領域もＰＮＰトランジスタＴ２  ３１２の大きなエミッタ−ベース・ダイオードＤｐとなり、正電源電圧ＶＤＤ  ６０４に接続される。ダイオードＤｐをＶＤＤ  ６０４へ結合することは、他のＥＳＤストレスのタイプと極性をカバーするためにしばしば必要である。ＳＣＲ  ３０６中にダイオードＤｐを組み込むことにより、より広い面積を占める別個のダイオードの実装が避けられる。この第３の実施形態のトリガは、図３のＤＴＳＣＲ  ３０２に関連して述べられたものと同じである。さらに、図５の第３の実施形態と同様に、電源電圧  ＶＤＤ  ６０４は、ＳＣＲ  ３０６のＮウェルに高電位を与え、ＰＮＰトランジスタＴ２  ３１２を完全にターン・オフすることにより、漏れ電流の低減を確実にしている。それに加えて、トリガ・ゲートＧ２を電源電圧  ＶＤＤ  ６０４へ結合することにより、ラッチ・アップ状態が回避されるように、ＳＣＲ  ３０６のトリガおよび保持電流が増加する。
【００２９】
図７は、本発明のＥＳＤ保護素子の第５の実施形態７０２の概略図を示す。具体的には、図７は、ＤＴＳＣＲ保護素子７０２の概略図を示しており、ＤＴＳＣＲ保護素子７０２は、ＰＮＰトランジスタＴ２  ３１２のトリガ・ゲートＧ２と、ＮＰＮトランジスタＴ１  ３１０のトリガ・ゲートＧ１の間に、１つまたは複数のトリガ・ダイオードＤｓが結合されることを除いて、図３のＤＴＳＣＲ保護素子３０２と同じである。
【００３０】
具体的には、ダイオード・チェーン３２０に、２つのダイオード７０４と７０６（すなわちＤｓ）が使用される。ダイオード７０４と７０６は、順導通方向に直列に結合され、第１のダイオード７０４のアノードは第２のノード３３４でトリガ・ゲートＧ２に結合され、第２のダイオード７０６のカソードは、第１のノード３３６でトリガ・ゲートＧ１に結合される。ダイオード・チェーン３２０の２つのダイオード７０４と７０６を配置すると、より小型の実装が可能になり、接合容量が低減されることによってパッド１０４の容量性負荷がわずかに低減される。
【００３１】
パッド１０４でのＥＳＤ事象中に、ＳＣＲ  ３０６が導通して接地１１２への分路として働くのを可能にするためには、４つのダイオードが順バイアスされなければならない。具体的には、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース接合がダイオード・チェーン３２０の第３のダイオードＤｐとなり、ＮＰＮトランジスタＴ１  ３１０のベース−エミッタ接合がダイオード・チェーン３２０の第４のダイオードＤｎとなる。ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース接合によって形成される第３のダイオードＤｐは、実際にはパッド１０４から見ると、ダイオード・チェーン３２０の最初のダイオードであることに留意すべきである。ダイオード・チェーン３２０のこれら４つのダイオードすべてが順バイアスされると、ＳＣＲ  ３０６がトリガし、次いでＥＳＤ電流を接地１１２に分流する。この第５の実施形態では、ＳＣＲターン・オン電圧は、アノード３２２と接地１１２の間で約２．８Ｖであることに留意すべきである。さらに、図２に示されるように、ＳＣＲ  ３０６の保持電圧は約１．５Ｖである。したがって、これらのトリガ電圧および保持電圧は、ＥＳＤストレス時に、ゲート酸化膜ならびに他の影響を受けやすい半導体デバイスを適切に保護することになる。
【００３２】
図８は、本発明のＥＳＤ保護素子の第６の実施形態８０２の概略図を示す。具体的には、図８は、本発明のダイオード・ターン・オンＮＭＯＳ（ＤＴＮＭＯＳ）保護素子８０２の概略図を示す。この第６の実施形態でのダイオード・ターン・オンＤＴＮＭＯＳ保護素子８０２の構成は、ＳＣＲ  ３０６の代わりにＮＭＯＳデバイス８０４が用いられることを除いて、図３のＤＴＳＣＲ保護素子３０２と同様である。
【００３３】
具体的には、直列接続されたターン・オン・ダイオード３２０が、パッド１０４とＮＭＯＳデバイス８０４のゲートの間に順バイアス方向に結合される。より具体的には、ダイオード・チェーン３２０の最初のダイオード８１２のアノードはパッド１０４に結合され、ダイオード・チェーン３２０の最後のダイオード８１４のカソードはＮＭＯＳデバイス８０４のゲートに結合される。各ダイオードは、別々のＮウェル内に形成され、それによって共通Ｐ基板からの電位分離が可能になる。ダイオード・チェーン３２０のダイオードＤｓは、パッド１０４での公称電圧にて、ＩＣ  １００の動作温度範囲全体にわたって最大電流が約１０ナノアンペアである低電流に適合するように寸法設定することができる。
【００３４】
分路抵抗器（ｓｈｕｎｔ  ｒｅｓｉｓｔｏｒ）１１０の一方の端も、ＮＭＯＳデバイス８０４のゲートに結合される。したがって、ＮＭＯＳデバイスのゲートと、ダイオード・チェーン３２０の最後のダイオード８１４と、分路抵抗器１１０とが第１のノード８１０を定義する。分路抵抗器１１０の他方の端は、接地１１２に結合される。分路抵抗器１１０は、１〜１０ＫΩの範囲の抵抗を有する。例示的実施形態では、ダイオード・チェーン３２０中に、３つのダイオードＤｓが示されている。しかし、通常の回路条件におけるパッド１０４での最大電圧により、ダイオード・チェーン３２０と分路抵抗器１１０を通って接地１１２にかなりの（たとえば１００ナノアンペアを超える）電流漏洩を生じない限り、ダイオードＤｓの数は変えることができる。通常、ダイオード・チェーン３２０中のダイオードＤｓの全体の数は、４〜５個を超えないようにすべきである。漏れ電流を十分小さく保つために、通常の動作条件におけるダイオード・チェーン３２０の各ダイオード両端の通常の電圧降下は、０．３〜０．４Ｖである。ＥＳＤ事象中は、ダイオード・チェーン３２０の各ダイオード両端の電圧降下は、一般に０．７Ｖである。
【００３５】
ＮＭＯＳデバイス８０４のドレインはパッド１０４に結合され、ＮＭＯＳデバイス８０４のソースは接地１１２に結合される。図８には、ＮＭＯＳデバイス８０４に本来的な寄生ＮＰＮトランジスタ８０６も示されている。具体的には、ＮＭＯＳデバイス８０４のドレインとソースを形成するＮ＋ドープ領域はまた、寄生ＮＰＮトランジスタ８０６のそれぞれコレクタとエミッタとなり、Ｐ基板が寄生ＮＰＮトランジスタ８０６のベースとなる。
【００３６】
パッド１０４で生じたＥＳＤ事象によってＮＭＯＳデバイス８０４はターン・オンされ、ダイオード・チェーン３２０の各ダイオードの両端には、約０．７Ｖの電圧降下が生じるようになる。ダイオード・チェーン３２０のダイオードＤｓが順バイアスされると、ダイオードＤｓは導通し、分路抵抗器１１０を通って電流が流れる。分路抵抗器１１０両端の電圧がＮＭＯＳデバイス８０４のゲート閾値電圧（たとえば０．５Ｖ）より上昇すると、ＮＭＯＳデバイス８０４はターン・オンし、それによって接地１１２へ電流を分流することが可能になる。具体的には、ＮＭＯＳデバイス８０４のドレインからソースを通って接地１１２へ、電流が流れる。さらに、寄生ＮＰＮトランジスタ８０６が、そのコレクタおよびエミッタを通して接地１１２へ電流を導通することになる。したがって、ＮＭＯＳデバイス８０４は（寄生ＮＰＮトランジスタ８０６と共に）、パッド１０４から接地１１２へ電流を分流する。ダイオード・チェーン３２０によるＮＭＯＳデバイス８０４のゲート・バイアスは、寄生ＮＰＮトランジスタ８０６のトリガ電圧を低減し、複数のＮＭＯＳフィンガがある場合に一様なトリガをもたらすのに役立つことに留意すべきである。
【００３７】
また、任意選択のリミッタ・ダイオード８０８を、第１のノード８１０と接地１１２の間に結合してもよい。具体的には、リミッタ・ダイオード８０８は、ＮＭＯＳデバイス８０４のゲートから接地１１２に順導通方向に結合される。リミッタ・ダイオード８０８は、ゲートの電圧が、ＥＳＤ動作においてＭＯＳデバイス中を流れる大電流とあいまってゲート酸化膜にホット・キャリア損傷を生じ得る電位を、超えないことを確実にする。具体的には、リミッタ・ダイオードの順バイアス電圧は、ゲート閾値電圧０．５Ｖより高い、約０．７Ｖである。
【００３８】
図９は、本発明のＥＳＤ保護素子の第７の実施形態９０２の概略図を示す。具体的には、図９は、ダイオード・ターン・オンＮＭＯＳ（ＤＴＮＭＯＳ）保護素子９０２の概略図を示し、ダイオード・ターン・オンＤＴＮＭＯＳ保護素子９０２は、図８のＤＴＮＭＯＳ保護素子８０２と同様である。ただし、ＮＭＯＳデバイス８０４をターン・オンするトリガ・ポイントとして、ＮＭＯＳデバイス８０４のゲートではなく、寄生ＮＰＮトランジスタ８０６が用いられる。
【００３９】
具体的には、ＭＯＳ電流をターン・オフするために、ＮＭＯＳデバイス８０４のゲートは接地１１２に結合される。さらに、ダイオード・チェーン３２０は寄生ＮＰＮトランジスタ８０６のベースに結合され、分路抵抗器１１０を介して接地１１２にも結合される。分路抵抗器１１０と並列に、基板の固有抵抗Ｒｓｕｂ  ３４１も接地１１２に結合されているのが示されている。
【００４０】
パッド１０４でのＥＳＤ事象中は、ダイオード・チェーン３２０のダイオードＤｓが導通し、分路抵抗器１１０を通って電流が流れる。ダイオード・チェーン３２０中のダイオードＤｓは、それぞれ約０．７Ｖで順バイアスされる。分路抵抗器１１０両端の電圧が、寄生ＮＰＮトランジスタ８０６のベース−エミッタ順バイアス電圧（たとえば０．７Ｖ）より上昇すると、寄生ＮＰＮトランジスタ８０６はターン・オン（すなわち導通）し、それによってコレクタからエミッタを通って接地１１２へ電流を流すことができるようになる。したがって、ＮＭＯＳデバイス８０４は（寄生ＮＰＮトランジスタ８０６と共に）、約２．８Ｖのトリガ電圧および約５Ｖの保持電圧で、パッド１０４から接地１１２へ電流を分流するために使用される。
【００４１】
図１０〜１２は、本発明の相補型ＥＳＤ保護素子の様々な実施形態を示す。これらの実施形態のそれぞれでは、トリガ素子３０８は、パッド１０４とＳＣＲ  ３０６のＮＰＮトランジスタＴ２  ３１０のトリガ・ゲートＧ１  ３３６の間ではなく、ＳＣＲ  ３０６のＰＮＰトランジスタＴ２  ３１２のトリガ・ゲートＧ２  ３３４と接地１１２の間に結合される。
【００４２】
具体的には、図１０は、ＳＣＲ  ３０６とトリガ素子３０８を含む、ＤＴＳＣＲ保護素子１００２の概略図を示す。ＳＣＲ  ３０６は上記で述べられた第１トリガ・ゲートＧ１と第２のトリガ・ゲートＧ２を有する他の実施形態と同じである。ｎウェルはフローティングであり、固有ｎウェル抵抗Ｒｎｗｅｌｌは存在しないことに留意すべきである。また、図４の実施形態４０２に関連して述べられた、分路抵抗器１１０は使用されないことに留意すべきである。
【００４３】
トリガ素子３０８は、第２のノード３３４のトリガ・ゲートＧ２と接地１１２の間に結合された、直列接続ダイオードＤｓによって形成されるダイオード・チェーン３２０を含む。したがって、この第８の実施形態１００２は、パッド１０４と、第１のノード３３６のＮＰＮトランジスタＴ１  ３１０のトリガ・ゲートＧ１の間に結合されたトリガ素子３０８を有する、図４の第２の実施形態４０２に対する相補型であると考えることができる。
【００４４】
ダイオード・チェーン３２０は、トリガ・ゲートＧ２  ３３４から接地１１２への順バイアス方向にある、２つのダイオードＤｓを例示的に含む。パッド１０４でＥＳＤ事象が生じると、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース接合がダイオードＤｐとして働き、導通し始める。ダイオード・チェーン３２０のダイオードＤｓも導通し始め、接地１１２へ電流が流れる。ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース・ダイオードＤｐの両端、およびダイオード・チェーン３２０の各ダイオードＤｓの両端の電位が、約０．７Ｖに上昇すると、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース・ダイオードＤｐおよびダイオード・チェーン３２０のダイオードＤｓはすべて順バイアスされる。ＰＮＰトランジスタＴ２  ３１２のエミッタからコレクタ（これはまたＮＰＮトランジスタＴ１  ３１０のベースとなる）へ電流が流れ、ＳＣＲ  ３０６の再生的な導通プロセスを開始する。
【００４５】
（たとえばトリガ・ゲートＧ２と接地の間に２つのダイオードＤｓを有する）ダイオード・チェーン３２０の両端に生じる電位は約１．４Ｖであり、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース両端に生じる電圧降下は約０．７Ｖである。したがって、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース・ダイオードＤｐおよびダイオード・チェーン３２０が約２．１Ｖに達すると、ＳＣＲ  ３０６のＰＮＰトランジスタＴ２  ３１２がトリガすることになる。図２を参照すると、トリガ電圧と保持電圧は共に、ゲート酸化膜に対して有害（たとえば破壊的）と見なし得る電圧領域２１０より低い（すなわち６Ｖより低い）。
【００４６】
図１１は、本発明のＥＳＤ保護素子の第９の実施形態１１０２の概略図を示す。具体的には、図１１は、ＤＴＳＣＲ保護素子の概略図１１０２を示し、ＤＴＳＣＲ保護素子１１０２は、パッド１０４と、第２のノード３３４のＰＮＰトランジスタＴ２  ３１２のトリガ・ゲートＧ２の間に、抵抗器５０４が結合されることを除いて、図１０のＤＴＳＣＲ保護素子１００２と同じである。抵抗器５０４は、例示的には、図５に関連して述べられたように、ｎウェル固有抵抗である。具体的には、トリガ・ゲートＧ２は、抵抗器５０４を介して、利用可能な最大電圧すなわちパッド１０４に結合される。パッド１０４と抵抗器５０４は、ＳＣＲ  ３０６のＮウェルに高電位を与え、ＰＮＰトランジスタＴ２  ３１２を完全にターン・オフすることにより、漏れ電流の低減を確実にする。
【００４７】
トリガ素子３０８は例示的に、ダイオード・チェーン３２０の３つのダイオードＤｓを含む。パッド１０４でＥＳＤ事象が生じると、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース接合はダイオードＤｐとして働き、約０．７Ｖで順バイアスされる。ダイオード・チェーン３２０のダイオードＤｓも導通し始める。ダイオード・チェーン３２０の各ダイオードＤｓの両端の電圧が約０．７Ｖに上昇すると、ダイオード・チェーン３２０のダイオードＤｓも順バイアスされる。したがって、ダイオード・チェーン３２０の両端の電圧降下は約２．１Ｖである。すなわち、アノード３２２と接地１１２の間の電圧が約２．８Ｖに達すると、ＳＣＲ  ３０６のＰＮＰトランジスタＴ２  ３１２がトリガすることになる。図２を参照すると、トリガ電圧と保持電圧は共に、ゲート酸化膜に対して有害と見なされる電圧領域２１０より低い（すなわち６Ｖより低い）。
【００４８】
図１２は、本発明のＥＳＤ保護素子の第１０の実施形態１２０２の概略図を示す。具体的には、図１２は、ＤＴＳＣＲ保護素子１２０２を示し、ＤＴＳＣＲ保護素子１２０２は、パッド１０４と、第２のノード３３４のＰＮＰトランジスタＴ２  ３１２のトリガ・ゲートＧ２の間に、分路抵抗器１１０が結合されることを除いて、図１１のＤＴＳＣＲ保護素子１１０２と同じである。図３の実施形態と同様に、分路抵抗器１１０は抵抗器５０４と並列であり、固有抵抗５０４よりずっと低い抵抗値を有する。したがって、パッド１０４でのＥＳＤ事象によって発生された電流は、最初に、例示的にｎウェル固有抵抗５０４である、抵抗器５０４ではなく、分路抵抗器１１０を通って流れる。分路抵抗器１１０は、そのままではＳＣＲ  ３０６を意図せずにトリガし得る、望ましくない漏れ電流に対する経路をトリガ素子３０８と接地１１２の間に提供する。さらに、分路抵抗器１１０により、ＳＣＲ  ３０６のいわゆるトリガ電流および保持電流が制御されるようになる。
【００４９】
図１３〜１６は、ＥＳＤ保護回路中に、１つまたは複数の結合コンデンサを使用した様々なＳＣＲ保護素子を示す。図１３は、ＤＴＳＣＲ保護素子１３０２の概略図を示し、ＤＴＳＣＲ保護素子１３０２は、図１０のＤＴＳＣＲ保護素子１００２と同じであるが、結合コンデンサ１３０４を介した容量性接地を含む。具体的には、結合コンデンサ１３０４は、ダイオード・チェーン３２０と接地１１２の間に直列に結合される。過渡的なＥＳＤ事象中は、結合コンデンサ１３０４を通って過渡電流が流れ、一方、非過渡（ＤＣ）電流は結合コンデンサ１３０４によって阻止される。結合コンデンサ１３０４は、１ｐＦ（ピコ・ファラッド）〜１ｎＦ（ナノ・ファラッド）の範囲の容量値でよい。ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース・ダイオードＤｐ、ならびにダイオード・チェーン３２０のダイオードＤｓが（たとえば０．７Ｖに）順バイアスされると、ＳＣＲ  ３０６はターン・オンし、パッド１０４から接地１１２へＥＳＤ電流を分流する。
【００５０】
図１４は、ＳＣＲ保護素子１４０２の概略図を示し、これはダイオード・チェーン３２０のターン・オン・ダイオードＤｓが使用されないことを除いて、図１３のＳＣＲ保護素子１３０２のように構成される。すなわち、ダイオード・チェーン３２０のターン・オン・ダイオードＤｓの代わりに結合コンデンサ１３０４が用いられ、保護素子１３０２は容量ターン・オンＳＣＲ（ＣＴＳＣＲ）であると言える。具体的には、ＳＣＲ  ３０６は、結合コンデンサ１３０４を、ＳＣＲ  ３０６の第２のゲートＧ２  ３３４と接地１１２の間で直接、容量的に接地することによってターン・オンされる。過渡的なＥＳＤ事象中は、最初、結合コンデンサ１３０４を通って過渡ＥＳＤ電流が流れ、一方、非過渡（ＤＣ）電流は結合コンデンサ１３０４によって阻止される。
【００５１】
さらに、ＥＳＤパルスの初期段階では、結合コンデンサ１３０４はＳＣＲ  ３０６のトリガ・ゲートＧ２  ３３４を、およそ接地電位に引っ張る。言い換えれば、コンデンサ両端間の電圧降下は、実質的に無視できるものになる。ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース・ダイオードＤｐが約０．７Ｖに順バイアスされると、ＳＣＲ  ３０６はターン・オンし、パッド１０４から接地１１２へＥＳＤ電流を分流する。したがって、ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース・ダイオードＤｐおよび結合コンデンサ１３０４の両端のＳＣＲ  ３０６ターン・オン電圧は約０．７Ｖであり、ゲート酸化膜に有害と見なされる電圧領域２１０より低い（すなわち６Ｖより低い）。
【００５２】
図１５は、ＳＣＲ保護素子１５０２の概略図を示し、これは、結合コンデンサ１５０４がパッド１０４とＮＰＮトランジスタＴ１  ３１０のトリガ・ゲートＧ１  ３３６の間に結合されることを除いて、図１４のＳＣＲ保護素子１４０２のように構成される。ＥＳＤ事象中は、最初、結合コンデンサ１５０４を通って過渡電流が流れ、一方、非過渡（ＤＣ）電流は結合コンデンサ１５０４によって阻止される。ＮＰＮトランジスタＴ１  ３１０のベース−エミッタ・ダイオードＤｎが（たとえば０．７Ｖに）順バイアスされると、ＳＣＲ  ３０６はターン・オンし、パッド１０４から接地１１２へＥＳＤ電流を分流する。したがって、ＮＰＮトランジスタＴ１  ３０２のベース−エミッタ・ダイオードＤｎおよび結合コンデンサ１３０４の両端の、ＳＣＲ  ３０６ターン・オン電圧は約０．７Ｖであり、ゲート酸化膜に有害となり得る電圧領域２１０より低い（すなわち６Ｖより低い）。
【００５３】
図１６は、図１４および１５のＳＣＲ保護素子１４０２および１５０２の組合せとして構成された、ＳＣＲ保護素子１６０２の概略図を示す。具体的には、ＳＣＲ  ３０６の第２のゲートＧ２  ３３４と接地１１２の間に直接、結合コンデンサ１３０４を接続することにより、容量性接地が設けられる。さらに、パッド１０４とＮＰＮトランジスタＴ１  ３１０のトリガ・ゲートＧ１  ３３６の間に、結合コンデンサ１５０４が結合される。ＥＳＤ事象中は、最初、結合コンデンサ１３０４および１５０４を通って過渡電流が流れ、一方、非過渡（ＤＣ）電流は、結合コンデンサ１３０４および１５０４によって阻止される。ＰＮＰトランジスタＴ２  ３１２のエミッタ−ベース・ダイオードＤｐ、またはＮＰＮトランジスタＴ１  ３１０のベース−エミッタ・ダイオードＤｎが（たとえば０．７Ｖに）順バイアスされると、ＳＣＲ  ３０６はターン・オンし、パッド１０４から接地１１２へＥＳＤ電流を分流する。
【００５４】
図１３、１４、および１６に関連して示され述べられた、第２のゲート３３４に結合された結合コンデンサ１３０４は、Ｎウェルと基板の間に形成された固有容量によって形成することができることに留意すべきである。別法として、コンデンサ１３０４は外部オン・チップ・コンデンサでもよい。
【００５５】
また、図１５および１６に関連して示され述べられた、第１のゲート３３６に結合された結合コンデンサ１５０４は、外部オン・チップ・コンデンサによって形成されることに留意すべきである。結合コンデンサ１５０４は、結合コンデンサ１３０４と同様の範囲の容量値（すなわち、１ピコ・ファラッド（ｐＦ）〜１ナノ・ファラッド（ｎＦ）の範囲の容量値）を有する。
【００５６】
別の実施形態では、結合コンデンサ１３０４は、ＶＤＤと接地など、２つの電源ラインの間に形成された固有容量を例示するのに用いることができる。図１４を参照すると、第２のゲートＧ２  ３３４におけるＮウェルは、破線１４０４を介して電源ラインＶＤＤに結合される。第２のゲートＧ２  ３３４が例示的にＶＤＤに結合されると、ＶＤＤと接地１１２の間に形成される固有容量が使用される。固有容量は、約１ｐＦ〜１ｎＦの範囲の容量値を有することができる。この後者の実施形態では、結合コンデンサ１３０４は、上記で述べられたようなＮウェルと接地の間の固有容量を表すのと反して、２つの電源ライン（たとえばＶＤＤと接地）の間の容量を表している。さらに、図示されていないが、追加の外部オン・チップ・コンデンサを、それらの間の全体容量を増大させるために固有容量と並列に、あるいは電源ライン間の固有容量を低減するために直列に、追加してもよい。電源ライン間の固有容量を使用する利点は、この固有容量が通常、非常に大きいので、実装するための余分な面積を必要としないことである。
【００５７】
別の実施形態では、第２のゲートＧ２  ３３４のＮウェルとＶＤＤの間に、外部オン・チップ抵抗器１４０６を結合することができる。外部抵抗器１４０６の抵抗値は、約１オーム〜１０Ｋオームの範囲でよい。外部抵抗器１４０６は、ＳＣＲのトリガを改善するために、コンデンサを通る電流を制限するのに使用される。
【００５８】
図１７および１８は、ＥＳＤ保護回路のターン・オン素子３０８として、ダイオード・チェーン３２０ではなく、直列に結合された複数のＭＯＳデバイスを用いたＳＣＲ保護素子の概略図を示す。図１７および１８のＥＳＤ保護素子１７０２および１８０２は、パッド１０４とＳＣＲ  ３０６のＮＰＮトランジスタＴ１  ３１０のトリガ・ゲートＧ１  ３３６の間に、直列接続された複数のＭＯＳデバイスが結合されることを除いて、図３に示される実施形態と同様である。
【００５９】
具体的には、図１７は、パッド１０４とＮＰＮトランジスタＴ１  ３１０のトリガ・ゲートＧ１  ３３６の間に直列に結合された、３つのＮＭＯＳデバイス１７０８を例示的に示す。別法として、図１８は、パッド１０４とＮＰＮトランジスタＴ１  ３１０のトリガ・ゲートＧ１  ３３６の間に直列に結合された、３つのＰＭＯＳデバイス１８０８を例示的に示す。図３〜１６のダイオード・ターン・オン素子Ｄｓに関連して上記で同様に述べられたように、直列接続されたＭＯＳデバイス（すなわちＮＭＯＳまたはＰＭＯＳ）の数は、１〜８個の間で変えることができる。
【００６０】
図１７を参照すると、ＮＭＯＳデバイス１７０８のゲートとドレインは、ソースに比べて高い電位に結合される（「ダイオード接続されたＭＯＳ」）。したがって、ＮＭＯＳデバイス１７０４は、通常「オン」状態にある。閾値電圧（すなわち順バイアスされたダイオードと同様の「ニー電圧（ｋｎｅｅ  ｖｏｌｔａｇｅ）」）（たとえば０．２〜０．７Ｖ）を超えると、電流は急速に増大し、ＮＭＯＳデバイス１７０８は順バイアスされたダイオードとして働くことになる。
【００６１】
パッド１０４で生じたＥＳＤ事象中は、最初、ＮＭＯＳデバイス１７０４を通り、分路抵抗器１１０を介して接地１１２へ電流が流れる。各ＮＭＯＳデバイス１７０４の両端の電圧が閾値電圧を超えると、分路抵抗器１１０を通る電流は増大し、それによって分路抵抗器１１０の両端の電圧が増加する。分路抵抗器１１０の両端の電圧が約０．７Ｖに達すると、ＮＰＮトランジスタＴ１  ３１０のベース−エミッタ・ダイオードは順バイアスされ、それによってＳＣＲ  ３０６をトリガする。
【００６２】
それぞれ約０．５Ｖの閾値電圧を有する３つのＮＭＯＳデバイス１７０４が用いられる場合は、３つのＮＭＯＳデバイス１７０４の両端の電圧は約１．５Ｖである。したがって、ＮＰＮトランジスタＴ１  ３０２のベース−エミッタ・ダイオードＤｎ（０．７Ｖ）およびＮＭＯＳデバイス１７０４の両端のＳＣＲ  ３０６ターン・オン電圧は約２．２Ｖであり、これはゲート酸化膜に有害となり得る電圧領域２１０より低い（すなわち６Ｖより低い）。
【００６３】
図１８を参照すると、ＰＭＯＳデバイス１８０８のゲートとドレインは、ソースに比べて低い電位（たとえばＶＤＤ１８０４）に結合される。したがって、ＰＭＯＳデバイス１８０４は、通常「オン」状態にある。ＥＳＤ事象中は、図１７のＮＭＯＳデバイス１７０４と同じ解析が、図１８のＰＭＯＳデバイス１８０４にもそのままあてはまる。
【００６４】
図１９は、ＥＳＤ保護回路１９０８のターン・オン素子３０８として、図３〜１６のダイオード・チェーン３２０ではなく、逆バイアスされたツェナー・ダイオード１９０８を有する、ＳＣＲ保護素子１９０２の概略図を示す。ＥＳＤ保護素子１９０２は、パッド１０４と、ＳＣＲ  ３０６のＮＰＮトランジスタＴ１  ３１０のトリガ・ゲートＧ１  ３３６の間に逆バイアスされたツェナー・ダイオード１９０８が結合されることを除いて、図３の実施形態と同じである。パッド１０４で生じたＥＳＤ事象中は、アノード３２２から、ツェナー・ダイオード１９０８と分路抵抗器１１０と通って接地１１２へ電流が流れる。
【００６５】
ツェナー・ダイオード１９０８の両端の電圧が降伏電圧（たとえば３〜６Ｖ）に達すると、分路抵抗器１１０を通って流れる電流が増大し、それによって分路抵抗器１１０の両端の電圧が増加する。分路抵抗器１１０の両端の電圧が約０．７Ｖに達すると、ＮＰＮトランジスタＴ１  ３１０のベース−エミッタ・ダイオードＤｎは順バイアスされ、それによってＳＣＲ  ３０６をトリガして導通させ、パッド１０４から接地１１２へＥＳＤ電流を分流する。
【００６６】
通常、ツェナー・ダイオードは、Ｐ型低濃度ドープのドレイン（ＰＬＤＤドープ）とＮ型高濃度ドープ領域（Ｎ＋）、またはＮ型低濃度ドープのドレイン（ＮＬＤＤ）とＰ型高濃度ドープ領域（Ｐ＋）、あるいはＰＬＤＤドープとＮＬＤＤドープの組合せなどの、接合によって形成される。しかし、これらのツェナー・ダイオードの降伏電圧は、通常６〜１２Ｖであり、極度に薄いゲート酸化膜の保護には高すぎる。
【００６７】
図３１は、本発明のツェナー・ダイオード・トリガ素子１９０８の断面図を示す。具体的には、Ｐ基板（図示せず）上に形成されたＮウェル３１０４は、Ｎ＋ドープ領域３１０８に隣接して形成されたＰ＋ドープ領域３１０６を含み、それらの間に接合３１１２を形成する。Ｐ＋ドープ領域の一部分がシリサイド層３１１０を有し、そこにツェナー・ダイオード１９０８のアノード３２２となるコンタクトが設けられる。同様に、Ｎ＋ドープ領域３１０８の一部分がシリサイド層３１１０を有し、そこにツェナー・ダイオード１９０８のカソードとなるコンタクトが設けられる。シリサイド層３１１０と接合３１１２の上との間の領域は、短絡を防止するためにシリサイドでブロックされる。一実施形態では、Ｎ＋対Ｐ＋接合３１１２により、通常３〜６Ｖの降伏電圧が確立される。
【００６８】
当業者には、このような構造においては、ＥＳＤ保護素子の用途に有害な影響を与え得る、増大する漏れ電流を判定するために、注意深い評価を行わなければならないことが理解されよう。最悪ケースでは、ＮＰＮトランジスタＴ１  ３０２のベース−エミッタ・ダイオードＤｎおよびツェナー・ダイオード１９０８の両端のＳＣＲ  ３０６ターン・オン電圧は、ゲート酸化膜に有害となり得る電圧領域２１０の下限（すなわち約６Ｖ）内である、約６．７Ｖとなる。
【００６９】
図２０は、複数の様々な（「混成」）電源電圧２００４１〜２００４ｎ（まとめて混成電源電圧２００４）を有する集積回路（ＩＣ）１００用のＥＳＤ保護素子２００２の概略図を示す。この実施形態は、保護される電源ライン以外の電源ラインの、接地に対する容量性結合を使用する。図２０の実施形態は、電源電圧ライン２００４の１つで生じた望ましくないＥＳＤ放電からＩＣ回路を保護する。ＥＳＤ保護素子２００２は、図１４に関連して上記で述べられた、容量ターン・オンＳＣＲ（ＣＴＳＣＲ）１４０２、ならびに図１０に関連して上記で述べられた、ダイオード・ターン・オンＳＣＲ（ＤＴＳＣＲ）素子１００２を含む。
【００７０】
電源電圧ライン２００４は、各電源電圧ラインと接地１１２の間に生じる寄生容量２００６（たとえば寄生容量２００６１〜２００６ｍ）を有する。すなわち、電源電圧ライン２００４（および電源ライン２００４に接続されたすべてのデバイス）は、分散したプレートとして働き、電源ライン２００４と接地１１２の間に、寄生容量２００６を生じることになる。寄生容量２００６は、図１３〜１５で述べられた結合コンデンサ１３０４の代わりに、ＳＣＲ  ３０６をトリガするのに用いることができる。
【００７１】
図２０を参照すると、保護回路２０２０は、２つの電源電圧ライン２００４と接地１１２の間に結合される。ＳＣＲ  ３０６のアノード３２２は、ＳＣＲ  ３０６のトリガ・ゲートＧ２  ３３４に結合された電源電圧ライン（たとえば電源電圧２００４２）とは別の電圧供給ライン（たとえば電源電圧２００４１）に結合される。保護回路２０２０は、電源ライン２００４１を接地１１２に対して保護するのに使用することができる。例示的に後者の電源ライン２００４１がＥＳＤストレスを受けると見なされているが、他の電位の電源ラインも同様に保護され、ただしＥＳＤストレス条件下で動作するとは見なされていないことに留意すべきである。すなわち、アノード３２２は、ゲートＧ２  ３３４の電位と比べて、同電位（ただし別の電源領域）、低電位、または高電位に結合することができる。
【００７２】
具体的には、ＳＣＲ  ３０６のＰＮＰトランジスタ３１２のトリガ・ゲートＧ２  ３３４は、例示的に＋２．５Ｖの電位を有する「低電位」電源電圧ライン２００４２に結合される。ＳＣＲ  ３０６のゲートＧ２  ３３４は、ゲートＧ２  ３３４から電源電圧２００４２に直列接続されたトリガ・ダイオード２０１０を介して、電源電圧ライン２００４２に結合される。
【００７３】
ＳＣＲ  ３０６のアノード３２２を形成するＰＮＰトランジスタ３１２のエミッタは、直列接続されたダイオード２００８を介して、電源電圧ライン２００４１に結合される。保持電圧ダイオード２００８（たとえば３つのダイオード）は、ラッチ・アップのリスクをなくすために、ＳＣＲ  ３０６の保持電圧を、高電位の電源電圧２００４１（たとえば３．３Ｖ）より高く保つために用いられる。次いで、電源電圧ライン２００４２は、電圧供給ライン２００４２と２００４ｎ＋１（すなわち接地１１２）の間に存在する寄生容量２００６１を介して接地１１２（すなわち基準電圧供給ラインＶｓｓ  ２００４ｎ＋１）に結合される。ＮＰＮトランジスタ３１０の第１のトリガ・ゲートＧ１  ３３６は、ＳＣＲ  ３０６の固有基板抵抗３４１を介して接地１１２に結合される。さらに、ＮＰＮトランジスタ３１０のエミッタも接地１１２に結合されて、ＳＣＲ  ３０６のカソードとなる。
【００７４】
図２０の実施形態は、３つの条件下で動作しなければならない。第１の条件は、電源電圧ライン２００４が任意の順序でターン・オンされる、混成電圧ＩＣ  １００のパワー・アップ時である。第２の条件は通常動作時であり、その場合はＳＣＲ  ３０６はＩＣの通常の動作に干渉してはならない。すなわちラッチ・アップ状態は防止されなければならない。第３の条件は、ＥＳＤストレス条件下であり、そこではＩＣはＤＣ電源によってパワー・アップされておらず、ＳＣＲ  ３０６はＥＳＤ電流を速やかに接地１１２へ分流しなければならない。
【００７５】
これら３つ条件のそれぞれは、アノード３２２およびゲートＧ２  ３３４の経路中に、適切な数のダイオード２００８および２０１０を設けることによって満たすことができる。アノード経路３２２中の保持ダイオード２００８は、ラッチ・アップ状態を防止するのに、ＳＣＲ  ３０６の導通「オン」状態での保持電圧を、電源電圧より高くするために設けられることに留意すべきである。ＳＣＲ  ３０６の望ましい保持電圧に関連して上記で述べられたように、当業者なら、ＥＳＤ保護回路２００２において必要な保持ダイオードの数を容易に決定するであろう。保持ダイオード２００８はＥＳＤ放電経路中に配置され、ＳＣＲ  ３０６と同量のストレス電流に耐えられるように十分大きくなければならない。
【００７６】
トリガ・ゲートＧ２  ３４１におけるトリガ・ダイオード２０１０は、パワー・アップの制約およびラッチ・アップ防止によって課される条件を満たすために任意選択として設けられる。（ＥＳＤストレス電流に比べて）少量のトリガ電流だけがＳＣＲ  ３０６によって導通されるので、トリガ・ダイオード２０１０の寸法は最小でよい。
【００７７】
パワー・アップ条件により、使用される保持ダイオード２００８およびトリガ・ダイオード２０１０の数が決まる。アノード３２２に結合された電源ラインが最初にターン・オンされ、ゲートＧ２  ３３４に結合された電源ラインが依然として接地１１２に結合されているパワー・アップ時の最悪ケースにおいて、ＳＣＲ  ３０６はトリガされてはならない。この最悪ケース条件下では、保持ダイオード２００８からなるダイオード・チェーンと、ＰＮＰトランジスタ３１２の内部エミッタ−ベース・ダイオードと、トリガ・ダイオード２０１０は、順バイアスされる。
【００７８】
パワー・アップ時のＳＣＲのトリガを避けるために、ダイオード・チェーン全体（すなわち保持ダイオード２００８、エミッタ−ベース・ダイオードＤｐ、およびトリガ・ダイオード２０１０）の両端のダイオード電圧の合計は、少なくとも印加されるアノード電源電圧に対して補償しなければならない。たとえば、アノード３２２が３．３Ｖ電源ライン２００４１に結合されている場合は、保護回路２０２０中に合計７個のダイオードが使用されなければならない。すなわち、３つの保持ダイオード２００８、ＰＮＰトランジスタ３１２エミッタ−ベース・ダイオードＤｐ、および３つのトリガ・ダイオード２０１０が必要になる。
【００７９】
非通電でのＥＳＤストレス条件下では、各ライン２００４と接地１１２の間の寄生的な接続２００６により、すべての電圧供給ライン２００４１〜２００４ｎは、容量的に接地される。保護される電源ライン（たとえば２００４１〜２００４ｎ）の１つで正のＥＳＤ事象が生じると、保護される電源ラインが、保持ダイオード２００８、ＰＮＰトランジスタ３１２のエミッタ−ベース・ダイオードＤｐ、およびトリガ・ダイオード２０１０の両端の総電圧を超えると、ＳＣＲ  ３０６はターン・オンする。
【００８０】
通常、ＤＴＳＣＲ保護素子中の直列ダイオードの最大数は、漏れ電流を制限するために、４〜５個を超えるべきでないことに留意すべきである。しかし、この実施形態は、より多数のターン・オン・ダイオードが設けられるので、より高い電圧用のＤＴＳＣＲ保護素子２００２の使用が可能になる。さらに、通常の回路条件下では、各ダイオード両端の電圧降下は、ダイオードをバイアスする印加電源電圧よりも低減される。
【００８１】
また、相補型のＤＴＳＣＲは、図１０〜１３に示されるように単にＩ／Ｏの保護に限定されず、電源ライン２００４を保護するのにも用いることができることに留意すべきである。具体的には、Ｇ２基準電位と比べて同じまたは低電圧レベルの電源ラインを保護するのに、相補型ＳＣＲの一方または両方の分岐を用いることができる。このような電源ライン保護は、すべての電源ライン２００４が同時に上昇するような、パワー・アップ・シーケンスをもたない用途に用いることができる。
【００８２】
図２１は、寄生容量が低減されたＥＳＤ保護回路２１０２を表す概略ブロック図を示す。具体的には、図２１の容量低減型の実施形態は、上記で述べられたような、パッド１０４と接地１１２の間に結合されたＥＳＤ保護素子１０２（たとえば図３〜１９のＤＴＳＣＲまたはＮＭＯＳデバイス）を含む。ＥＳＤ保護素子１０６のアノード３２２と、接地１１２の間に存在する寄生容量２００６（Ｃｅｓｄ）が示されている。寄生容量２００６の容量の範囲は、一般に２００〜３０００フェムト・ファラッドである。寄生容量は、入力パッド１０４上に含まれるＥＳＤ保護素子１０６の寸法と共に増大し、より大きい寸法のＥＳＤ保護素子は、より高い保護レベルをもたらす。この実施形態は、入力パッド１０４に関して述べたが、当業者なら、出力または双方向性パッドにも同じ原理がそのままあてはまることが理解されよう。
【００８３】
容量低減ダイオード２１０４は、保護入力パッド１０４とＥＳＤ保護素子１０６のアノード３２２の間に、順導通方向に直列に結合される。保護回路２１０２がＥＳＤ動作モードになると、ダイオード２１０４によって小さな電圧降下が加わる。ダイオード２１０４は一般に、基板から分離するためにウェル（たとえばＮウェル）内に実装される。ダイオード２１０４は小さな寄生接合容量値（たとえば３０〜１００ｆＦ）を有し、この値はＥＳＤ保護素子１０６の寄生容量Ｃｅｓｄ  ２００６よりもずっと小さい。ダイオード寄生容量Ｃｄｉｏ  ２１０６と、ＥＳＤ保護素子容量Ｃｅｓｄ  ２００６とは、パッド１０４と接地１１２の間に直列に結合される。保護素子２１０２の全体容量Ｃｔは、寄生容量の直列関係（すなわち、Ｃｔ＝（Ｃｄｉｏ×Ｃｅｓｄ）／（Ｃｄｉｏ＋Ｃｅｓｄ））によって低減される。パッド１０４に存在する信号は、全体容量Ｃｔのみによって影響を受けることになる。
【００８４】
ＥＳＤ保護素子１０６のアノードを抵抗器２１０８（たとえば１Ｋ〜１００ＫΩ）を介して（正）電源電圧ライン２００４に結合することにより、ＥＳＤ保護回路２１０２の寄生容量のさらなる低減を得ることができる。通常の回路動作では、ダイオード２１０４は逆バイアスとなり、それによってダイオード２１０４の寄生容量Ｃｄｉｏ  ２１０６はさらに低減される。ダイオードの寄生容量Ｃｄｉｏ  ２１０６がさらに低減されるのは、接合容量と逆バイアスの間の非線形依存性による。ＥＳＤ事象中は、抵抗器２１０８を通る電流は無視できる量に限定される。したがって、ダイオード２１０４は順バイアスされ、ＥＳＤ保護素子１０６は、上記で述べられたように、接地１１２へ過渡ＥＳＤ電流を速やかに分流する。
【００８５】
一実施形態では、ＥＳＤ保護回路２１０２は高速回路用に用いられる。回路１００の速度を高めるために、入力信号に対して負荷となる寄生容量は非常に小さくなければならない。したがって、ＥＳＤ保護回路２１０２によって付加される寄生容量は、一般に５０〜２００フェムト・ファラッド（ｆＦ）を超えてはならない。
【００８６】
図２２〜２４は、図２１の包括的な実施形態２１０２の教示を含む様々な実施形態の概略図を示す。図２２は、図３のＤＴＳＣＲ  ３０２に結合された容量低減ダイオード２１０４を有するＥＳＤ保護回路２２０２の概略図を示す。さらに、トリガ素子３０８のダイオード・チェーン３２０の第１のダイオードが、容量低減ダイオード２１０４として用いられる。電圧供給ライン（ＶＤＤ）２００４は、抵抗器２１０８を介してダイオード・チェーン３２０中の容量低減ダイオード２１０４のカソードに結合される。したがって、保護素子２１０２の全体容量Ｃｔは、上記で述べられたように、容量低減ダイオード２１０４の寄生容量と、トリガ素子３０８内の他のトリガ・ダイオードから接地１１２への寄生容量との直列関係によって低減される。
【００８７】
図２３は、ＳＣＲ  ３０６に結合された容量低減ダイオード２１０４を有するＥＳＤ保護回路２３０２の概略図を示し、容量低減ダイオード２１０４は、保持電圧ダイオードの上部ダイオードの形ですでに存在するものでよい。容量低減ダイオード２１０４はまた、他のタイプのＥＳＤ保護素子用に用いることができる。図２４は、ゲート接地ＮＭＯＳ  ＥＳＤ保護素子２４０６に結合された容量低減ダイオード２１０４を有する、ＥＳＤ保護回路２４０２の概略図を例示的に示す。図２１〜２４の実施形態での教示から、容量低減ダイオード２１０４は、少なくとも上記の図３〜１９に示されたどの実施形態でも用い得ることが理解されるべきである。あるいは、容量低減ダイオード２１０４を、ゲート接地ＳＣＲ（ＧＧＳＣＲ）などの他のトリガ素子と共に用いてもよい。
【００８８】
図２５は、ダーリントン・トランジスタ・ポンプ２５０２として働くＳＣＲターン・オン・ダイオードを有する、ＥＳＤ保護回路３０２の概略図を示す。ＥＳＤ保護回路は、パッド１０４と接地１１２の間に結合されたＳＣＲ  ３０６を含む。ダイオード・ターン・オン素子３０８は、３段ダーリントン・トランジスタ２５０２によって例示的に示され、各段２５１２１〜２５１２３（まとめて段２５１２）は、直列に結合されたダイオード・チェーン３２０のダイオードＤｓに相当する。具体的には、ＤＴＳＣＲ  ３０２のチェーン３２０のダイオードＤｓは、Ｐ基板（図示せず）と共に、寄生ＰＮＰトランジスタを形成する。すなわち、通常接地１１２に結合されるＰ基板は、各段２５１２のコレクタとなる。各段２５１２のコレクタは、それぞれのダイオード（すなわちトランジスタ段２５１２）からの電流の一部を、ＩＣ１００の接地されたＰ基板（図示せず）へ流し、それにより通常動作時の漏れ電流が増加し、ＳＣＲ  ３０６がトリガしない可能性が高くなる。
【００８９】
この電流損失の問題を軽減するために、図２５に示されるように、Ｐ基板中で、Ｎウェル・ダイオードの近くに、複数のＰ＋結合部２５２０を形成し、それによってダーリントン・トランジスタ２５０２のコレクタを、トリガ・ゲートＧ１  ３３６などのトリガ・ゲートにへより良く結合するようにすることができる。Ｐ＋結合部は、「分離Ｐウェル」／「深いＮウェル」を用いたＩＣ  １００の製造プロセスなどで利用可能なような、ダイオードＤｓがＰ基板から分離されたＰウェル内に形成される場合にも用いることができる。さらに、「３重ウェル」（深いＮウェルの内側の、ある程度深いＰウェルの内側の第１のＮウェル）を用いたＩＣ  １００の製造プロセスも、すべての電流を損失なく集めるダーリントン効果を利用している。したがって上述の技法により、ダーリントン・トランジスタ２５０２の各段２５１２からのコレクタ電流Ｉｃ、および最終段２５１２３のベース電流Ｉｂは、トリガ・ゲート（たとえばトリガ・ゲートＧ１）に結合される。
【００９０】
図２５は、ＳＣＲ  ３０６のトリガ・ゲートＧ１  ３３６に結合されたダーリントン・ポンプ２５０２を示しているが、ＳＣＲ  ３０６のトリガ・ゲートＧ２  ３３４に結合されたダイオード・チェーン３２０を有する相補型の実施形態では、ダーリントン・ポンプ２５０２は、代わりにトリガ・ゲートＧ２  ３３４に結合されることが理解される。
【００９１】
図１０〜１３に示される実施形態など、相補型ＤＴＣＲが用いられる実施形態では、ダーリントンによって生ずる基板電流は、上記で述べられたようにＰ基板中で失われないことに留意すべきである。図１１を参照すると、ダイオード・チェーン３２０は、ＰＮＰトランジスタＴ２  ３１２で形成される第２のゲートＧ２  ３３４に結合される。したがって、各ダーリントン段のコレクタ、および最終段のベースは、本来的にＰ基板に結合される。この場合、第２のゲートＧ２  ３３４で有効なトリガ電流は、ダーリントン・チェーンのコレクタ（基板）電流Ｉｃ１〜３、および最終段のベース電流Ｉｂ３の和に等しい。
【００９２】
図３２は、相補型ＳＣＲターン・オン・ダーリントン・トランジスタ・ポンプ３２０２を有する、ＥＳＤ保護回路１１０２の概略図を示す。実際、図３２は、図１１の概略図に相当する。トリガ・ゲートＧ２  ３３４でのトリガ電流は、各ダーリントン段２５１２のコレクタ電流（Ｉｃ１＋Ｉｃ２＋Ｉｃ３）の和に、最後のダーリントン段（たとえば２５１２３）のベース電流Ｉｂ３を加えたものに等しい。したがって、トリガ・ダイオードＤｓを、ＮＰＮトランジスタＴ１  ３１０のゲートＧ１  ３３６に直列に結合することによる、ダーリントン効果によって失われる電流は、相補型ＤＴＳＣＲの実施形態では自動的に回収され、ゲートＧ２  ３３４をトリガするのに用いられる。
【００９３】
図２６は、ＥＳＤ保護回路１０２の温度補償型トリガ素子２６０８の概略図を示す。温度補償トリガ素子２６０８の目的は、動作温度に関わらず、漏れ電流およびトリガ電流を特定の動作範囲内に保つことができるようにすることである。すなわち、トリガ・ポイントおよび漏れ電流は、ＩＣ  １００の動作温度にほぼ無関係となる。
【００９４】
温度補償型トリガ素子２６０８は、ダイオード・チェーン３２０に直列に結合されているＮＭＯＳデバイス２６１２に直列に結合された、ＰＭＯＳデバイス２６１０などの少なくとも１つのＭＯＳデバイスを含む。具体的には、ＰＭＯＳデバイス２６１０のソースは保護されるべきラインのパッド１０４に結合され、ＰＭＯＳデバイス２６１０のドレインはＮＭＯＳデバイス２６１２のドレインに結合される。ＮＭＯＳデバイスのソースはダイオード・チェーン３２０の最初のダイオードＤｓのアノードに結合され、ダイオード・チェーン３２０の最後のダイオードのカソードは接地１１２に結合される。ＰＭＯＳデバイス２６１０のゲートは、ＰＭＯＳのドレインまたは任意の低電位に結合される。ＮＭＯＳデバイス２６１２のゲートは、ＮＭＯＳのドレインまたは任意の高電位（たとえば破線で示されたライン２６１４）に結合される。
【００９５】
動作時には、ＩＣ  １００の温度が上昇すると、ダイオード・チェーン３２０のダイオードを通る電流も増大する（すなわち負の温度係数）。さらに、ＩＣ  １００の温度が上昇すると、ＭＯＳデバイス２６１０および２６１２を通る電流は減少する（すなわち正の温度係数）。したがって、ＭＯＳデバイス２６１０および２６１２は、ダイオード・チェーン３２０の電流増加を補償し、それによってトリガが動作温度に比較的無関係になる。当業者には、温度補償型トリガ素子２６０８内のＭＯＳデバイスの数は、ダイオード・チェーン３２０のダイオードの寸法および数、ならびにＩＣ  １００用に用いられるデバイスの実際の温度係数に応じて変え得ることが理解されよう。さらに、温度補償型トリガ素子２６０８は、ゲートＧ１  ３３４、およびゲートＧ２  ３３６のいずれかまたは両方に用いることができる。
【００９６】
図２７は、各ＳＣＲフィンガ２７０６用のカレント・ミラー型トリガを有する、マルチ・フィンガ型ＤＴＳＣＲ  ＥＳＤ保護素子２７０２の概略図を示す。ＤＴＳＣＲ  ＥＳＤ保護素子２７０２は、複数のＳＣＲフィンガ２７０６１〜２７０６ｎに結合された温度補償型ターン・オン・チェーン２７０８を含み、ｎは例示的に２に等しい（ｎ＝２）。マルチ・フィンガ型ＤＴＳＣＲ  ＥＳＤ保護素子２７０２は、例示的に、電源ラインＶＤＤ  ２００４と接地１１２の間に接続されている。しかし、当業者には、マルチ・フィンガ型ＤＴＳＣＲ  ＥＳＤ保護素子２７０２は、任意の電源ライン、または保護されるべきＩ／Ｏパッド１０４に結合できることが理解されよう。
【００９７】
温度補償型ターン・オン・チェーン２７０８は、例示的に、図２６に示されているのと同様に、ダイオード・チェーン３２０を形成する３つの直列ダイオードに結合された、単一のＰＭＯＳデバイス２６１０を含む。ＰＭＯＳデバイス２６１０のゲートは、ドレインに結合される。さらに、ダイオード・チェーン３２０はダーリントン・トランジスタとして働き、各ダイオードが段となることを想起されたい。
【００９８】
各ＳＣＲフィンガ２７０６は、電源ラインＶＤＤ  ２００４に結合されたアノードと接地１１２に結合されたカソードとを有する、ＳＣＲ  ３０６を含む。さらに、保護されるべき電源ラインＶＤＤ  ２００４からトリガ・ゲートに、ＰＭＯＳデバイス２７０４が結合される。たとえば、ＰＭＯＳデバイス２７０４１のソースは電源ライン２００４に結合され、ドレインは第１のトリガ・ゲートＧ１  ３３６１に結合される。温度補償型ターン・オン・チェーン２７０８のＰＭＯＳデバイス２６１０のゲートとドレインは、各ＳＣＲフィンガ２７０６のＰＭＯＳデバイス２７０４のそれぞれのゲートに結合される。
【００９９】
電源ライン２００４でのＥＳＤ事象中は、単一のターン・オン・チェーン２７０８を通って、電源ライン２００４から接地１１２へ流れる電流が、等しいトリガ電流で複数のＥＳＤ分路素子（すなわちＳＣＲフィンガ２７０６）を駆動することができる。さらに、保持電圧およびクランプ電圧は、電源ライン２００４の電圧よりは高く、ただしＩＣ  １００のゲート酸化膜に有害となり得る図２の望ましくない電圧領域２１０よりは低く保たれる。したがって、各ＳＣＲフィンガ２７０６へのトリガ電流は、ターン・オン・チェーン２７０８の電流から「ミラーリング」される。カレント・ミラーは、各ＳＣＲフィンガ２７０６のゲートＧ１  ３３６、およびゲートＧ２  ３３４のそれぞれまたは両方をトリガするように設定できることに留意すべきである。また、ミラーリングされた電流は、温度補償型ターン・オン・チェーン７０８によって温度補償されることに留意すべきである。また、複数の分散したＳＣＲフィンガ２７０６に接続して、複数の単一のターン・オン・チェーン２７０８をＩＣ  １００上に配置できることに留意すべきである。ターン・オン・チェーン中のＭＯＳデバイスのすべてのゲートと、ＳＣＲフィンガ中のＭＯＳデバイスのすべてのゲートは結合される。したがって、分散したターン・オン・チェーンは、ＩＣ  １００全体上でのＥＳＤ過電圧状態を有効に検出し、ＩＣ  １００上のすべてのＳＣＲフィンガ２７０６をターン・オンし、それによって最大レベルの保護をもたらす。
【０１００】
さらに、ＭＯＳトランジスタ２７０４および２６１０の寸法（長さおよび幅）の比によって電流をスケーリングし、各ＳＣＲフィンガ２７０６のそれぞれのトリガ・ゲートへのトリガ電流が、ターン・オン・チェーン２７０８の電流に比例するようにすることができることに留意すべきである。当業者には、ダイオード・チェーン３２０と接地１１２の間にＮＭＯＳデバイスを追加し、ＳＣＲフィンガ２７０６の第２のゲートＧ２  ３３４にＮＭＯＳデバイスを追加することにより、ＳＣＲフィンガ２７０６の第２のゲートＧ２  ３３４でのトリガが可能になることが理解されよう。
【０１０１】
図３〜２４の実施形態では、ＤＴＳＣＲ素子３０２は、電源ラインから接地電源ラインへのクランプ、または入力端／出力端から接地へのクランプとして用いられている。両方のケースとも、ＤＴＳＣＲ素子３０２は、電源ライン２００４と接地１１２の間、またはＩ／Ｏパッド１０４と接地１１２の間で、単一方向に電流を分流するための２端子構造体として用いられている。しかし、ＥＳＤ事象は、任意のピンの組合せの間で発生し、電流は、ＥＳＤ事象中に接地されると見なされる特定のピンに対して正または負の極性をもち得る。したがって、図２８〜３０に関連して述べられるように、ＳＣＲ  ３０６を、電源ライン２００４と接地１１２の間、Ｉ／Ｏパッド１０４と接地１１２の間、および電源ライン２００４とＩ／Ｏパッド１０４の間の、双方向性のＥＳＤ保護をもたらす３端子素子として用いることもできる。
【０１０２】
図２８は、ＳＣＲ  ３０６相補型入力保護回路の第１の実施形態２８０２の概略図を示す。保護回路２８０２は、電源ライン２００４、Ｉ／Ｏパッド１０４、および接地１１２の間に結合された第１および第２のＤＴＳＣＲ３０６１および３０６２（第１および第２の支脈）を含む。第１のＳＣＲ  ３０６１を参照すると、ＰＮＰトランジスタ３１２１のエミッタ（すなわちアノード）は電源ライン２００４に結合され、ＰＮＰトランジスタ３１２１のベースはＮＰＮトランジスタ３１０１のコレクタに結合される。ＰＮＰトランジスタ３１２１のコレクタは、ＮＰＮトランジスタ３１０１のベースに結合された第１のトリガ・ゲートＧ１  ３３６１に結合される。ＮＰＮトランジスタ３１０１のエミッタ（すなわちカソード）はＩ／Ｏパッド１０４に結合され、第１のトリガ・ゲートＧ１  ３３６１は接地１１２に結合される。
【０１０３】
第２のＳＣＲ  ３０６２を参照すると、ＰＮＰトランジスタ３１２２のエミッタ（すなわちアノード）はＩ／Ｏパッド１０４に結合され、ＰＮＰトランジスタ３１２２のベースはＮＰＮトランジスタ３１０２のコレクタに結合される。ＰＮＰトランジスタ３１２２のコレクタは、第１のトリガ・ゲートＧ１  ３３６２となるＮＰＮトランジスタ３１０２のベースに結合される。ＮＰＮトランジスタ３１０１のエミッタ（すなわちカソード）は接地１１２に結合され、第２のトリガ・ゲートＧ２  ３３４２は電源ライン２００４に結合される。
【０１０４】
ＳＣＲ  ３０６が不活性である場合に、逆極性のタイプのＥＳＤ事象に対する導電経路をもたらすために、通常は別々のダイオードが保護素子に追加される。しかし、当業者には、このような追加のダイオード（すなわちＤｐおよびＤｎ）を、それらがすでにあるＳＣＲ  ３０６の一部分として好都合に用いることができることが理解されよう。
【０１０５】
ＥＳＤ事象中は、Ｉ／Ｏパッド１０４において、接地電位にある電源ライン２００４に対して負のＥＳＤ事象が生じる通常のストレスのケースには、第１のＳＣＲ  ３０６１が電源ライン２００４へのクランプをもたらす。Ｉ／Ｏパッド１０４において、接地電位にあるＧＮＤ  １１２に対して正のＥＳＤが生じる通常のストレスのケースには、第２のＳＣＲ  ３０６２が接地１１２へのクランプをもたらす。逆のストレスのケース（Ｉ／Ｏ  １０４での接地電位にある電源２００４に対する正のＥＳＤ、およびＩ／Ｏ  １０４での接地電位にあるＧＮＤ  １１２に対する負のＥＳＤ）のための、ダイオードＤｐおよびＤｎは、各ＳＣＲ  ３０６のベース−エミッタによってもたらされる。通常のＥＳＤストレスのケースでは、ベース−エミッタ・ダイオードの１つが、電源ライン２００４と接地１１２の間の寄生ＶＤＤ−ＧＮＤ容量２８０４を充電する。言い換えれば、ＶＤＤ−ＧＮＤ容量２８０４は、これらのベース−エミッタ・ダイオード中に電流が流れるのを可能にする容量性負荷をもたらす。第１のゲートＧ１  ３３６１でのベース−エミッタ・ダイオード両端の電圧降下が、約＋０．７Ｖに達する、あるいは第２のゲートＧ２  ３３４２が約−０．７Ｖに達すると、ＳＣＲ  ３０６はターン・オンし、ＥＳＤ電流をそれぞれの接地（すなわち接地１１２または電源ライン２００４）に分流する。
【０１０６】
図２９は、ＳＣＲ  ３０６相補型入力保護回路の第２の実施形態２９０２の概略図を示す。図２９の第２の実施形態は、２つの追加のダイオード・チェーン３２０１および３２０２がそれぞれＳＣＲ  ３０６１および３０６２のトリガ・ゲートに結合されることを除いて、図２８の第１の実施形態と同じである。具体的には、（例示的に３つの直列に結合されたダイオードを有する）第１のチェーン３２０１の第１のダイオードのアノードは、ＰＮＰトランジスタ３１２１のエミッタに結合され、ダイオード・チェーン３２０１の最後のダイオードのカソードは、第１のトリガ・ゲートＧ１  ３３６１に結合される。同様に、（例示的に３つの直列に結合されたダイオードを有する）第２のチェーン３２０２の第１のダイオードのアノードは、第２のトリガ・ゲートＧ２  ３３４２に結合され、ダイオード・チェーン３２０２の最後のダイオードのカソードは、ＮＰＮトランジスタ３１０２のエミッタに結合される。
【０１０７】
第１および第２のダイオード・チェーン３２０１および３２０２は、ＶＤＤ−ＧＮＤ容量の容量性負荷に加えて負荷をもたらすため、ならびにトリガ電圧を電源ライン電圧より高くするために使用される。また、図２参照すると、第１のＳＣＲ  ３０６１は、Ｉ／Ｏパッド１０４と接地１１２の間で約２．８Ｖでトリガすることになる。さらに、第２のＳＣＲ  ３０６２にも同じ解析があてはまる。
【０１０８】
図３０は、ＳＣＲ  ３０６相補型入力保護回路の第３の実施形態３００２の概略図を示す。図３０の第３の実施形態は、相補型ＳＣＲ保護回路３００２のそれぞれの支脈３００６１および３００６２が、負荷素子としてＭＯＳデバイス３００４を有することを除いて、図２８の第１の実施形態（または図２９の第２の実施形態）と同じである。
【０１０９】
具体的には、第１のＳＣＲ支脈３００６１は、ＮＭＯＳデバイス３００４１のソースおよびドレインが、それぞれＮＰＮトランジスタ３１０１のエミッタおよびコレクタに結合されるように、ＮＰＮトランジスタ３１０１と並列に結合されたＮＭＯＳデバイス３００４１を有するＳＣＲ  ３０６１を含む。さらに、ＮＭＯＳデバイス３００４１のゲートは、第１のトリガ・ゲートＧ１  ３３６１に結合される。
【０１１０】
同様に第２のＳＣＲ支脈３００６２は、ＰＭＯＳデバイス３００４２のソースおよびドレインが、それぞれＰＮＰトランジスタ３１２２のエミッタおよびコレクタに結合されるように、ＰＮＰトランジスタ３１２２と並列に結合されたＰＭＯＳデバイス３００４２を有するＳＣＲ  ３０６２を含む。さらに、ＰＭＯＳデバイス３００４２のゲートは、第２のトリガ・ゲートＧ２  ３３４２に結合される。ＭＯＳデバイス３００４の閾値電圧は、約０．２〜０．６Ｖの範囲であり、ＳＣＲ  ３０６１および３０６２のトリガ・ゲートＧ１  ３３６１およびＧ２  ３３４２でのそれぞれのベース−エミッタまたはエミッタ−ベース接合電圧（すなわち約０．７Ｖ）より低い。
【０１１１】
たとえば、Ｉ／Ｏパッド１０４が接地電位にあり、電源ライン（ＶＤＤ）２００４で生じた正のＥＳＤ事象中は、接地ライン１１２はＮＰＮトランジスタ３０６１のベース−エミッタ接合から約０．７Ｖ、プル・アップされることになる。第１のＳＣＲ支脈３００６１の第１のトリガ・ゲートＧ１  ３３６１に接続された、ＮＭＯＳデバイス３００４１のゲートの閾値電圧は０．７Ｖより低く、ＮＭＯＳトランジスタ３００４１はターン・オンすることになる。ＭＯＳデバイスはＭＯＳモードでのみ動作し、１つのＮＭＯＳトリガ素子を有する低電圧トリガＳＣＲ（ＬＶＴＳＣＲ）などの従来技術の素子と違って、降伏が使用されないことに注目することが重要である。ＮＭＯＳトランジスタ３００４１がターン・オンすると、ＳＣＲ  ３０６１のトリガ・ゲートＧ２  ３３４１の電位は引き下げられ、ＳＣＲは導通しやすくなる。ＶＤＤ２００４での正のＥＳＤ電圧がＳＣＲ  ３０６１の保持電圧を超えるとすぐに、接地されたＩ／Ｏパッド１０４にＥＳＤ電流が分流されることになる。
【０１１２】
通常の回路動作時は、ＧＮＤ電源ライン１１２は接地され、ＳＣＲ  ３０６１のベース−エミッタの両端には電圧降下は現れず、それによってＮＭＯＳ  ３００４１のゲートを接地に保ち、その結果ＮＭＯＳデバイス３００４１はターン・オフされる。当業者には、第２のＳＣＲ支脈３００６２にも同じ動作解析があてはまることが理解されよう。したがって、図３０の第３の実施形態の利点は、図２９のダイオード・ターン・オン・チェーンで生じるような、通常動作時での漏れ電流がないことである。
【０１１３】
本明細書では、本発明の教示を含む様々な実施形態を示し、説明してきたが、当業者には、これらの教示を依然として含む他の多くの変形の実施形態を容易に考案することができるであろう。
【図面の簡単な説明】
【０１１４】
【図１】超低ターン・オン電圧素子を有する、集積回路（ＩＣ）のＥＳＤ保護回路を示す概略ブロック図である。
【図２】ＥＳＤ保護素子の電流および電圧特性のグラフを示す図である。
【図３】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図４】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図５】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図６】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図７】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図８】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図９】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図１０】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図１１】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図１２】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図１３】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図１４】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図１５】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図１６】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図１７】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図１８】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図１９】図１の包括的なＥＳＤ保護回路の教示を含む、ＥＳＤ保護回路の様々な実施形態の概略図である。
【図２０】混成した電源電圧を有する集積回路（ＩＣ）用のＥＳＤ保護回路の概略図である。
【図２１】低減された寄生容量を有する、本発明のＥＳＤ保護回路を示す概略ブロック図である。
【図２２】図２１の包括的な実施形態の教示を含む、様々な実施形態の概略図である。
【図２３】図２１の包括的な実施形態の教示を含む、様々な実施形態の概略図である。
【図２４】図２１の包括的な実施形態の教示を含む、様々な実施形態の概略図である。
【図２５】ダーリントン・トランジスタ・ポンプとして働くＳＣＲターン・オン・ダイオードを有する、ＥＳＤ保護回路の概略図である。
【図２６】ＥＳＤ保護回路３０２の温度補償型トリガ素子の概略図である。
【図２７】それぞれのＤＴＳＣＲフィンガ用のカレント・ミラー型トリガを有するマルチ・フィンガ型ＤＴＳＣＲ  ＥＳＤ保護素子の概略図である。
【図２８】ＳＣＲ相補型入力保護回路の様々な実施形態の概略図である。
【図２９】ＳＣＲ相補型入力保護回路の様々な実施形態の概略図である。
【図３０】ＳＣＲ相補型入力保護回路の様々な実施形態の概略図である。
【図３１】本発明のツェナー・ダイオード・トリガ素子を有するＳＣＲの断面図である。
【図３２】相補型ＳＣＲターン・オン・ダーリントン・トランジスタ・ポンプを有するＥＳＤ保護回路の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【国際調査報告】
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