(57)【要約】【課題】低リーク電流源および能動回路。【解決手段】低リーク回路は、第１、第２、および第３のトランジスタを含み、これらはＰチャネルまたはＮチャネルのＦＥＴとすることができる。第１のトランジスタは、イネーブルにされたとき出力電流を供給し、ディスエーブルにされたとき低リーク電流を生じる。第２のトランジスタは、第１のトランジスタをイネーブルまたはディスエーブルにする。第３のトランジスタは、第１のトランジスタを所定の電圧（例えばＶＤＤまたはＶＳＳ）に接続する／から分離する。回路はさらに、第１のトランジスタがディスエーブルにされたとき第１のトランジスタのソースに基準電圧を供給するパストランジスタを含むことがある。ＯＮ状態では、第１のトランジスタは出力電流を供給し、第２および第３のトランジスタは動作に影響を与えない。【選択図】      図６
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【特許請求の範囲】
【請求項１】
イネーブルにされたとき出力電流を供給し、ディスエーブルにされたとき低リーク電流を生じるように動作可能な第１のトランジスタと、
前記第１のトランジスタに結合され、前記第１のトランジスタをイネーブルまたはディスエーブルにするように動作可能な第２のトランジスタと、
前記第１のトランジスタと直列で結合され、前記第１のトランジスタがディスエーブルにされたとき前記第１のトランジスタを所定の電圧から分離するように動作可能な第３のトランジスタと
を備える集積回路。
【請求項２】
ダイオード構成で結合され、基準電流を受けるように動作可能な第４のトランジスタと、
前記第４のトランジスタと直列で結合された第５のトランジスタとをさらに備え、前記第１、第３、第４、および第５のトランジスタが電流ミラーとして結合され、前記第４および第５のトランジスタが前記電流ミラーの第１の経路を形成し、前記第１および第３のトランジスタが前記電流ミラーの第２の経路を形成し、前記出力電流が前記基準電流に関連している、請求項１に記載の集積回路。
【請求項３】
前記第２のトランジスタが前記第１のトランジスタのゲートおよびソースに結合され、前記第１のトランジスタをディスエーブルにするようにゼロまたはローのゲート−ソース間電圧を供給するように動作可能である、請求項１に記載の集積回路。
【請求項４】
前記第２のトランジスタがさらに、前記第１のトランジスタがディスエーブルにされたとき前記第１のトランジスタのソース電圧を操作するように動作可能である、請求項１に記載の集積回路。
【請求項５】
前記第２のトランジスタがさらに、前記第３のトランジスタがディスエーブルにされたとき前記第３のトランジスタのリーク電流に低インピーダンス経路を与えるように動作可能である、請求項１に記載の集積回路。
【請求項６】
前記第２のトランジスタが前記第１のトランジスタのゲートに結合され、前記第１のトランジスタをディスエーブルにするようにゲート電圧を供給するように動作可能である、請求項１に記載の集積回路。
【請求項７】
前記第１のトランジスタに結合され、前記第１のトランジスタがディスエーブルにされたとき前記第１のトランジスタのソースに基準電圧を供給するように動作可能な第４のトランジスタをさらに含む、請求項１に記載の集積回路。
【請求項８】
前記基準電圧が電源電圧の半分である、請求項７に記載の集積回路。
【請求項９】
前記第１のトランジスタがディスエーブルにされたとき前記基準電圧が前記第１のトランジスタにゼロまたはローのドレイン−ソース間電圧を供給する、請求項７に記載の集積回路。
【請求項１０】
前記第１のトランジスタが信号利得を提供するように動作可能である、請求項１に記載の集積回路。
【請求項１１】
前記第１、第２、および第３のトランジスタがＮチャネル電界効果トランジスタである、請求項１に記載の集積回路。
【請求項１２】
前記第１、第２、および第３のトランジスタがＰチャネル電界効果トランジスタである、請求項１に記載の集積回路。
【請求項１３】
前記第２のトランジスタが制御信号によりイネーブルまたはディスエーブルにされ、前記第３のトランジスタが相補制御信号によりイネーブルまたはディスエーブルにされる、請求項１に記載の集積回路。
【請求項１４】
イネーブルにされたとき出力電流を供給し、ディスエーブルにされたとき低リーク電流を生じるように動作可能な第１のトランジスタと、
前記第１のトランジスタに結合され、前記第１のトランジスタをイネーブルまたはディスエーブルにするように動作可能な第２のトランジスタと、
前記第１のトランジスタと直列で結合され、前記第１のトランジスタがディスエーブルにされたとき前記第１のトランジスタを所定の電圧から分離するように動作可能な第３のトランジスタと
を備えるデバイス。
【請求項１５】
ダイオード構成で結合され、基準電流を受けるように動作可能な第４のトランジスタと、
前記第４のトランジスタと直列で結合された第５のトランジスタとをさらに備え、前記第１、第３、第４、および第５のトランジスタが電流ミラーとして結合され、前記第４および第５のトランジスタが前記電流ミラーの第１の経路を形成し、前記第１および第３のトランジスタが前記電流ミラーの第２の経路を形成し、前記出力電流が前記基準電流に関連している、請求項１４に記載のデバイス。
【請求項１６】
前記第１のトランジスタに結合され、前記第１のトランジスタがディスエーブルにされたとき前記第１のトランジスタのソースに基準電圧を供給するように動作可能な第４のトランジスタをさらに備える、請求項１４に記載のデバイス。
【請求項１７】
イネーブルにされたとき出力電流を供給し、ディスエーブルにされたとき低リーク電流を生じるように動作可能な第１のトランジスタと、
前記第１のトランジスタに結合され、前記第１のトランジスタをイネーブルまたはディスエーブルにするように動作可能な第２のトランジスタと、
前記第１のトランジスタと直列で結合され、前記第１のトランジスタがディスエーブルにされたとき前記第１のトランジスタを第１の所定の電圧から分離するように動作可能な第３のトランジスタと
前記第１のトランジスタに結合され、前記第１のトランジスタから出力電流を受け、入力信号を受けて増幅し、出力信号を供給するように動作可能な利得トランジスタと
を備える集積回路。
【請求項１８】
前記第１、第２、および第３のトランジスタが利得トランジスタのバイアス電流を形成し、前記出力電流が前記利得トランジスタのバイアス電流となる、請求項１７に記載の集積回路。
【請求項１９】
前記第１、第２、および第３のトランジスタが前記利得トランジスタの能動負荷を形成し、前記出力電流が前記利得トランジスタの負荷電流となる、請求項１７に記載の集積回路。
【請求項２０】
前記利得トランジスタに結合され、イネーブルにされたとき前記利得トランジスタにバイアス電流を供給し、ディスエーブルにされたとき低リーク電流を生じるように動作可能な第４のトランジスタと、
前記第４のトランジスタに結合され、前記第４のトランジスタをイネーブルまたはディスエーブルにするように動作可能な第５のトランジスタと、
前記第４のトランジスタと直列で結合され、前記第４のトランジスタがディスエーブルにされたとき前記第４のトランジスタを第２の所定の電圧から分離するように動作可能な第６のトランジスタと
をさらに備える、請求項１９に記載の集積回路。
【請求項２１】
前記利得トランジスタに結合され、前記利得トランジスタをイネーブルまたはディスエーブルにするように動作可能な第４のトランジスタと、
前記利得トランジスタと直列で結合され、前記利得トランジスタがディスエーブルにされたとき前記利得トランジスタを第２の所定の電圧から分離するように動作可能な第５のトランジスタとをさらに備え、前記利得トランジスタがディスエーブルにされたとき低リーク電流を生じる、請求項１９に記載の集積回路。
【請求項２２】
イネーブルにされたとき出力電流を供給し、ディスエーブルにされたとき低リーク電流を生じるように動作可能な第１のトランジスタと、
前記第１のトランジスタに結合され、前記第１のトランジスタをイネーブルまたはディスエーブルにするように動作可能な第２のトランジスタと、
前記第１のトランジスタと直列で結合され、前記第１のトランジスタがディスエーブルにされたとき前記第１のトランジスタを第１の所定の電圧から分離するように動作可能な第３のトランジスタと
前記第１のトランジスタに結合され、前記第１のトランジスタから出力電流を受け、入力信号を受けて増幅し、出力信号を供給するように動作可能な利得トランジスタと
を含むデバイス。
【請求項２３】
前記利得トランジスタに結合され、イネーブルにされたとき前記利得トランジスタにバイアス電流を供給し、ディスエーブルにされたとき低リーク電流を生じるように動作可能な第４のトランジスタと、
前記第４のトランジスタに結合され、前記第４のトランジスタをイネーブルまたはディスエーブルにするように動作可能な第５のトランジスタと、
前記第４のトランジスタと直列で結合され、前記第４のトランジスタがディスエーブルにされたとき前記第４のトランジスタを第２の所定の電圧から分離するように動作可能な第６のトランジスタと
をさらに備える、請求項２２に記載のデバイス。
【請求項２４】
前記利得トランジスタに結合され、前記利得トランジスタをイネーブルまたはディスエーブルにするように動作可能な第４のトランジスタと、
前記利得トランジスタと直列で結合され、前記利得トランジスタがディスエーブルにされたとき前記利得トランジスタを第２の所定の電圧から分離するように動作可能な第５のトランジスタとをさらに備え、前記利得トランジスタがディスエーブルにされたとき低リーク電流を生じる、請求項２２に記載のデバイス。
【請求項２５】
イネーブルにされたとき基準信号とフィードバック信号との間の位相誤差を示す電流信号を供給し、ディスエーブルにされたとき低リーク電流を生じるように動作可能なチャージポンプと、
前記電流信号を濾波し、濾波された信号を供給するように動作可能なループフィルタと
を備える集積回路。
【請求項２６】
イネーブルにされたとき調整信号を受けてバッファし、ディスエーブルにされたとき低リーク電流を生じるように動作可能なバッファと、
前記チャージポンプおよび前記バッファに結合され、前記チャージポンプおよび前記バッファの出力を受けて合計し、合計した信号を供給するように動作可能な加算器と
をさらに備える、請求項２５に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電子回路に関し、より詳細には電流源および能動回路に関する。
【背景技術】
【０００２】
電流源は、増幅器、バッファ、発振器など様々な回路に電流を供給するために広く使用されている。電流源は、バイアス電流を供給するバイアス回路、出力電流を供給する能動負荷などとして使用することができる。電流源は、集積回路（ＩＣ）上に作製されることが多いが、ディスクリート回路部品を用いて実装されることもある。
【０００３】
ＩＣ製造作製技術が向上し続けるにつれて、トランジスタのサイズは縮小され続けている。トランジスタのサイズがより小さくなると、より多くのトランジスタ、したがってより複雑な回路をＩＣダイ上で作製することが可能になり、あるいは所与の回路に対してより小さなダイを使用することが可能になる。またトランジスタのサイズがより小さくなると、より速い動作速度がサポートされ、他の利益が得られる。
【０００４】
ディジタル回路および多くのアナログ回路には、相補型金属酸化膜半導体（ＣＭＯＳ）技術が広く使用されている。ＣＭＯＳのトランジスタのサイズを縮小することに伴う主な問題はリーク電流であり、リーク電流は、トランジスタがオフにされたときトランジスタを通過する電流でのことである。トランジスタの幾何形状が小さくなるほど、電界（Ｅ−ｆｉｅｌｄ）が高くなり、このためトランジスタに応力が加わり、酸化物が破壊される。電界を低減するために、小さい幾何形状のトランジスタ用に、低い電源電圧がしばしば使用される。しかし、供給電圧を下げるとトランジスタの伝播遅延を増大させ、これは高速回路にとって望ましくない。遅延を低減し、動作速度を改善するために、トランジスタのしきい値電圧（Ｖｔ）が下げられる。しきい値電圧は、トランジスタがオンになる電圧を決定する。しかし、しきい値電圧が下がり、トランジスタの幾何形状が小さくなるにつれて、リーク電流が高くなる。
【０００５】
リーク電流は、ＣＭＯＳ技術のスケールが小さくなるにつれて、より問題となる。これは、トランジスタのサイズの減少に対してリーク電流が高い割合で増大するからである。リーク電流は、位相ロックループ（ＰＬＬ）、発振器、ディジタル−アナログ変換器（ＤＡＣ）など、ある種の回路の性能に影響を及ぼす可能性がある。
【０００６】
リーク電流を抑制しようとする一般的な技術には、高しきい値電圧（高Ｖｔ）のトランジスタおよび／またはより大きいトランジスタのサイズ（例えばより長いゲート長）を使用することを含むものがある。高Ｖｔのトランジスタは、回路の性能に影響を及ぼす（例えば速度を遅くする）可能性があり、通常、ＩＣ作製工程において追加のマスク工程を必要とする。より大きいサイズのトランジスタは、（１）リーク電流がチャネル長の比較的弱い関数（ｗｅａｋ  ｆｕｎｃｔｉｏｎ）であり、（２）延長することができるチャネル長に実用上の限界があることから、リーク電流を抑制する際に辛うじて有効である。したがってこれらの解決法のどちらも、ある種の回路には不適切である場合がある。
【発明の開示】
【０００７】
したがって、当技術分野には、低リーク電流および高性能を有する電流源の必要性がある。
【０００８】
［概要］
様々な回路ブロック（例えば増幅器、バッファ、発振器、ＤＡＣなど）に使用するのに好適な低リーク電流源および能動回路について本明細書で説明する。能動回路は、少なくとも１つのトランジスタを有する回路であり、電流源は、能動回路の１つのタイプである。低リーク電流については、トランジスタは、ＯＮ状態でイネーブル（enable）にされたとき出力電流を供給し、ＯＦＦ状態でディスエーブル（disable）にされたとき低リーク電流を生じる。リーク電流はしきい値電圧の強い関数であるため、低リーク電流は、トランジスタのゲートおよびソース部で電圧を操作し、トランジスタのしきい値電圧を上げ、それによってリーク電流が低減されることにより達成される。
【０００９】
一実施形態では、回路は、第１、第２、および第３のトランジスタを備え、これらはＰチャネル電界効果トランジスタ（Ｐ−ＦＥＴ）またはＮチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）とすることができる。第１のトランジスタは、イネーブルにされたとき出力電流を供給し、ディスエーブルにされたとき低リーク電流を生じる。第２のトランジスタは第１のトランジスタに結合し、第１のトランジスタをイネーブルまたはディスエーブルにする。第３のトランジスタは第１のトランジスタと直列で結合し、第１のトランジスタを、所定の電圧に接続し、または所定の電圧から分離し、この所定の電圧は、正電源電圧、回路グランド、負電源電圧、定電圧、または他の電圧とすることができる。回路はさらに、第１のトランジスタがディスエーブルにされたとき第１のトランジスタのソースに基準電圧を供給するパストランジスタを含むことがある。ＯＮ状態では、第１のトランジスタは出力電流を供給し、第２および第３のトランジスタは動作に影響を与えない。ＯＦＦ状態では、第２および第３のトランジスタが使用されて、第１のトランジスタを低リーク状態に置くために第１のトランジスタに適正な電圧を供給する。
【００１０】
第１、第２、および第３のトランジスタは、電流ミラー（current mirror）内で低リーク電流源に使用することができる。この場合、電流ミラーはさらに第４および第５のトランジスタを含む。第４のトランジスタはダイオード接続され、電流源から基準電流を受ける。第５のトランジスタは、第４のトランジスタと直列で結合する。第１および第３のトランジスタは、第４および第５のトランジスタをミラーリングし、出力電流は基準電流と関連している。低リーク電流源は、能動負荷（例えば増幅器用）、バイアス電流を供給するバイアス回路などとして使用されることがある。また、第１、第２、および第３のトランジスタは、増幅段に使用されることがある。この場合、第１のトランジスタは、信号利得を供給する利得トランジスタとして動作させることができる。
【００１１】
本発明の様々な態様および実施形態について、以下でさらに詳細に説明する。
【００１２】
本発明の特徴および性質は、同様の参照符号が図面全体を通して同様に識別する図面と併せ読めば、以下に述べられている詳細な説明から、より明らかになるであろう。
【００１３】
［詳細な記載］
「例示的（ｅｘｅｍｐｌａｒｙ）」という用語は、本明細書では「一例、事例、または例示として働く（ｓｅｒｖｉｎｇ  ａｓ  ａｎ  ｅｘａｍｐｌｅ，ｉｎｓｔａｎｃｅ，ｏｒ  ｉｌｌｕｓｔｒａｔｉｏｎ）」を意味するように使用される。「例示的」として本明細書で説明する実施形態または設計は、必ずしも他の実施形態または設計より好ましいまたは有利であると解釈されるべきではない。
【００１４】
本明細書で説明する低リーク電流源および能動回路は、調節可能なトランジスタのしきい値電圧を用いる様々な技術で実装されることが可能である。例示的技術には、Ｐチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ＮチャネルＭＯＳＦＥＴなどがある。明確にするために、以下の説明は、ＦＥＴを用いて実装された回路に関するものであり、さらに（１）集積回路のバルク／基板／本体が、回路グランドとすることができる低電源（ＶＳＳ）に結ばれており、（２）Ｎ−ＦＥＴの本体が低電源に接続され、（３）Ｐ−ＦＥＴの本体が高電源（ＶＤＤ）に接続されると仮定する。また簡単にするために、以下の説明において低電源は回路グランドである。
【００１５】
図１は、従来のＮ−ＭＯＳ電流ミラー１００の概略図を示す。電流ミラー１００は、Ｎ−ＦＥＴ１１２および１２２と、電流源１１４とを含む。Ｎ−ＦＥＴ１１２はダイオード接続され、ソースが回路グランドに結合され、ゲートがドレインに結合され、ドレインが電流源１１４に結合される。電流源１１４は、Ｉｒｅｆの基準電流を供給する。Ｎ−ＦＥＴ１２２は、ソースが回路グランドに結合され、ゲートがＮ−ＦＥＴ１１２のゲートに結合され、ドレインがＩｏｕｔの出力電流を供給する。
【００１６】
通常の動作中は、Ｎ−ＦＥＴ１１２のゲート−ソース間電圧（Ｖｇｓ）は、電流源１１４からのＩｒｅｆ電流がＮ−ＦＥＴ１１２を通るように設定される。Ｎ−ＦＥＴ１１２および１２２のゲートが共に結合され、ソースも共に結合されるので、同じＶｇｓ電圧がＮ−ＦＥＴ１２２に印加される。Ｎ−ＦＥＴ１２２がＮ−ＦＥＴ１１２と同一である場合には、Ｖｇｓ電圧がＮ−ＦＥＴの両方に対して同じであるので、Ｎ−ＦＥＴ１２２は、強制的に同じＩｒｅｆ電流を供給する。したがってＮ−ＦＥＴ１２２は、Ｎ−ＦＥＴ１１２をミラーリングする電流源である。Ｎ−ＦＥＴ１２２は、Ｉｒｅｆ電流に関連する（必ずしも等しくない）出力電流を供給するように設計されてもよい。Ｎ−ＦＥＴ１２２からのＩｏｕｔ電流は、Ｎ−ＦＥＴ１１２を流れるＩｒｅｆ電流、およびＮ−ＦＥＴ１１２のサイズに対するＮ−ＦＥＴ１２２のサイズの比によって決まる。
【００１７】
電流ミラー１００は、電流源１１４を不能にする（ｃｏｌｌａｐｓｉｎｇ）またはオフにすることにより、オフにすることができる。これが行われると、リーク電流のみがＮ−ＦＥＴ１１２および１２２を通って流れ、リーク電流の量は、これらのＮ−ＦＥＴのしきい値電圧（Ｖｔ）、ドレイン−ソース間電圧（Ｖｄｓ）、およびゲート−ソース間電圧（Ｖｇｓ）など様々なパラメータによって決まる。一部の用途では、特にトランジスタのサイズが縮小されたとき、Ｎ−ＦＥＴ１２２のリーク電流が非常に高い可能性がある。
【００１８】
図２は、Ｎ−ＭＯＳ低リーク電流ミラー２００の実施形態の概略図を示す。電流ミラー２００は、ＮチャネルＮ−ＦＥＴ２１０、２１２、２２０、２２２、および２２４と、電流源２１４とを含む。Ｎ−ＦＥＴ２１０および２１２および電流源２１４は、直列で結合される。Ｎ−ＦＥＴ２１０は、ソースが回路グランドに結合され、ゲートがＶＤＤ電源電圧に結合され、ドレインがＮ−ＦＥＴ２１２のソースに結合される。Ｎ−ＦＥＴ２１２はダイオード接続され、ゲートおよびドレインが、共に、またＩｒｅｆの基準電流を供給する電流源２１４に結合される。
【００１９】
Ｎ−ＦＥＴ２２０および２２２は直列で結合され、低リーク電流源を形成する。Ｎ−ＦＥＴ２２０は、ソースが回路グランドに結合され、ゲートがイネーブル制御信号（Ｅｎｂ）（enable control signal）を受け、ドレインがＮ−ＦＥＴ２２２のソースに結合される。Ｎ−ＦＥＴ２２２は、ゲートがＮ−ＦＥＴ２１２のゲートに結合され、ドレインがＩｏｕｔの出力電流を供給している。Ｎ−ＦＥＴ２２４は、ソースがＮ−ＦＥＴ２２２のソースに結合され、ゲートが相補イネーブル制御信号（Ｅｎｂ―――）（complementary enable control signal）を受け、ドレインがＮ−ＦＥＴ２１２および２２２のゲートに結合される。
【００２０】
Ｎ−ＦＥＴ２１０、２１２、２２０、および２２２は、Ｎ−ＦＥＴ２２０および２２２を通って流れる電流がＮ−ＦＥＴ２１０および２１２を通って流れる電流をミラーリングするように結合される。Ｎ−ＦＥＴ２１０および２２０は、Ｎ−ＦＥＴ２１２および２２２と相対的なサイズにされる場合がある。Ｎ−ＦＥＴ２２２は、Ｉｏｕｔ電流を供給する出力トランジスタである。Ｎ−ＦＥＴ２２０は、Ｎ−ＦＥＴ２２２のソースを回路グランドに接続する、または回路グランドから分離するスイッチとして働く。Ｎ−ＦＥＴ２２４は、Ｎ−ＦＥＴ２２２をイネーブルにするまたはディスエーブルにする制御トランジスタである。電流ミラー２００は、以下に説明するように動作する。
【００２１】
図３Ａは、アクティブ状態または他の名で呼ばれることもあるＯＮ状態の低リーク電流ミラー２００を示す。ＯＮ状態では、Ｅｎｂ信号がロジックハイであり、Ｅｎｂ―――信号がロジックローである。Ｎ−ＦＥＴ２１０は常にオンにされ、Ｎ−ＦＥＴ２１２のＶｇｓ電圧は、電流源２１４からのＩｒｅｆ電流がＮ−ＦＥＴ２１２を通って流れるように設定される。Ｎ−ＦＥＴ２２０がＥｎｂ信号のロジックハイによってオンになり、一般にスイッチとしては小さい、例えば数ミリボルト（ｍＶ）であるＮ−ＦＥＴ２２０のＶｄｓ電圧によってノードＮｚの電圧が決まる。Ｎ−ＦＥＴ２２４がＥｎｂ―――信号のロジックローによってオフになる。Ｎ−ＦＥＴ２１２および２２２のゲートが結合されるので、これらＮ−ＦＥＴの両方に同じゲート電圧（Ｖｇ）が印加される。Ｎ−ＦＥＴ２２２がオンになり、Ｉｏｕｔ電流を供給する。このＩｏｕｔ電流は、（１）Ｎ−ＦＥＴ２１０および２１２を通って流れるＩｒｅｆ電流、ならびに（２）Ｎ−ＦＥＴ２１０および２１２のサイズに対するＮ−ＦＥＴ２２０および２２２のサイズの比によって決まる。ＯＮ状態では、Ｎ−ＦＥＴ２１０および２２０による小さな負帰還抵抗（resistive degeneration）があるにもかかわらず、電流ミラー２００は従来の電流ミラー１００と同様に動作する。
【００２２】
図３Ｂは、低リーク状態または他の名で呼ばれることもあるＯＦＦ状態の低リーク電流ミラー２００を示す。ＯＦＦ状態では、Ｅｎｂ信号がロジックローであり、Ｅｎｂ―――信号がロジックハイである。Ｎ−ＦＥＴ２２０は、Ｅｎｂ信号のロジックローによってオフになり、Ｎ−ＦＥＴ２２２のソースを回路グランドから分離する。Ｎ−ＦＥＴ２２４は、Ｅｎｂ―――信号のロジックハイによってオンになり、その結果Ｎ−ＦＥＴ２２４がゼロまたはローのＶｄｓ電圧になる。Ｎ−ＦＥＴ２２４のドレインがＮ−ＦＥＴ２２２のゲートに結合され、これらのＮ−ＦＥＴのソースが共に結合されるので、Ｎ−ＦＥＴ２２２のＶｇｓ電圧はＮ−ＦＥＴ２２４のＶｄｓ電圧と同じである。Ｎ−ＦＥＴ２２２のドレイン電圧が十分に高い間は、ゼロまたはローのＶｇｓ電圧のため、Ｎ−ＦＥＴ２２２がオフになる。
【００２３】
表１は、制御信号の論理値、Ｎ−ＦＥＴ２２０、２２２、および２２４の状態、Ｎ−ＦＥＴ２２２を通る電流、ノードＮｚにおける電圧を、ＯＮおよびＯＦＦ状態についてまとめている。
【表１】
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【００２４】
ＯＦＦ状態では、いくつかの機構を介して、Ｎ−ＦＥＴ２２２について低リーク電流が達成される。第１に、Ｎ−ＦＥＴ２２４がオンになるために、Ｎ−ＦＥＴ２２０のＶｇｓ電圧がゼロまたはローの値となる。第２に、Ｎ−ＦＥＴ２２２のソース電圧（Ｖｓ）が回路グランドより高くなる。これは、Ｎ−ＦＥＴ２２０をオフにし、Ｎ−ＦＥＴ２２２のソースを分離することによって達成され、その結果ノードＮｚが高インピーダンス（ｈｉ−Ｚ）ノードになる。その後ノードＮｚの電圧は、ダイオード接続されたＮ−ＦＥＴ２１２およびオンにされたＮ−ＦＥＴ２２４によって、より高くなり、オンにされたＮ−ＦＥＴ２１２の電圧、Ｖｇｓにほぼ等しくなる。Ｎ−ＦＥＴ２１２のＯＮのＶｇｓ電圧は、Ｉｒｅｆ電流ならびにＮ−ＦＥＴ２１２の寸法によって決まる。集積回路のバルク／基板が回路グランドに結ばれている場合は、Ｎ−ＦＥＴ２２４のソース−バルク間電圧（Ｖｓｂ）は、ノードＮｚにおける電圧を上げることによって増大する。高くなったＶｓｂ電圧がＮ−ＦＥＴ２２２のしきい値電圧Ｖｔを上げ、次いでＮ−ＦＥＴ２２２を通るリーク電流を下げる。
【００２５】
しきい値電圧ＶｔはＶｓｂ電圧の関数であり、次のように表すことができる。
【００２６】
Ｖｔ＝ｖｔ０＋γ・（（２φｆ＋Ｖｓｂ）１／２−（２φｆ）１／２）      式（１）
ただし、γはトランジスタの電気的特性によって決まるパラメータ、
φｆはフェルミ準位、
Ｖｔ０はＶｓｂ＝０ボルトにおけるしきい値電圧である。
【００２７】
Ｖｇｓ電圧がトランジスタのＯＮ電圧より小さい場合、リーク電流は増大するＶｄｓ電圧と共に直線的に増え、さらにＶｔｈ電圧が増大するにつれて指数関数的に減少する。Ｎ−ＦＥＴ２２２をオフにするＶｇｓ電圧、できるだけ小さいＶｄｓ電圧、およびできるだけ高いしきい値電圧を用いて、小リーク電流を達成することができる。ＭＯＳトランジスタのＶｇｓ電圧に対するドレイン電流（Ｉｄ）の伝達関数は、ダイオードの公知の伝達関数と類似している。ＭＯＳトランジスタのドレイン電流は、「ニー」電圧より小さい、数百ｍＶである可能性があるＶｇｓ電圧に対して小さい。したがって、十分に小さいＶｇｓ電圧をＮ−ＦＥＴ２２２に印加することにより、低リーク電流を達成することができる。リーク電流は、しきい値電圧と強い相関関係がある。したがって、しきい値電圧を上げるようにＮ−ＦＥＴ２２２のゲートおよびソース電圧を操作することにより、低リーク電流を達成することができる。さらに、Ｎ−ＦＥＴ２２０のリーク電流は、Ｎ−ＦＥＴ２２２より低インピーダンス経路をもたらすＮ−ＦＥＴ２２４を通って流れる。したがってＯＦＦ状態で低リーク電流が、Ｎ−ＦＥＴ２２２を通って流れる。
【００２８】
Ｎ−ＦＥＴ２２２のゲート電圧は、Ｎ−ＦＥＴ２２２がオフになるときＮ−ＦＥＴ２２２のゲート−ドレイン間電圧（Ｖｇｄ）に順方向バイアスをかけないように、より低電圧に設定することができる。これは、ＯＦＦ状態で電流源２１４のＩｒｅｆ電流を下げ、次にＮ−ＦＥＴ２１２のＶｇｓ電圧を下げ、Ｎ−ＦＥＴ２２２のゲート電圧を下げることによって達成される可能性がある。例えば、Ｎ−ＦＥＴ２１２のＶｇｓ電圧はダイオードの電圧降下より低く下げる（例えば２００から３００ｍＶの間まで下げる）ことができ、これにより、出力ノードにおける電圧（Ｖｏｕｔ）が０ｍＶまで下がった場合でさえ、Ｎ−ＦＥＴ２２２に順方向バイアスがかかないようになる。この場合、別のバイアススキームが必要となる。
【００２９】
比較可能なＩｏｕｔ電流およびトランジスタのサイズを有する図１の従来の電流ミラー１００と図２の低リーク電流ミラー２００の例示的な設計を評価した。電流ミラー１００内のＮ−ＦＥＴ１２２のリーク電流は、最大１００ナノアンペア（ｎＡ）である。一方、電流ミラー２００内のＮ−ＦＥＴ２２２のリーク電流は、およそ７０ピコアンペア（ｐＡ）である。したがって、図２に示す低リーク設計は、リーク電流の量を実質的に（例示的設計では１０００倍を超えて）削減することができる。低リーク電流は、以下に説明するように、多くの低リーク用途に非常に望ましいものである。
【００３０】
図４は、Ｐ−ＭＯＳ低リーク電流ミラー４００の実施形態の概略図を示す。電流ミラー４００は、Ｐ−ＦＥＴ４１０、４１２、４２０、４２２、および４２４と、電流源４１４とを含む。Ｐ−ＦＥＴ４１０および４１２および電流源４１４は、直列で結合される。Ｐ−ＦＥＴ４１０は、ソースがＶＤＤ電源に結合され、ゲートが回路グランドに結合され、ドレインがＰ−ＦＥＴ４１２のソースに結合される。Ｐ−ＦＥＴ４１２はダイオード接続され、ゲートおよびドレインが、共に、またＩｒｅｆの基準電流を供給する電流源４１４に結合される。
【００３１】
Ｐ−ＦＥＴ４２０および４２２は直列で結合され、低リーク電流源を形成する。Ｐ−ＦＥＴ４２０は、ソースがＶＤＤ電源に結合され、ゲートがＥｎｂ―――信号を受け、ドレインがＰ−ＦＥＴ４２２のソースに結合される。Ｐ−ＦＥＴ４２２は、ゲートがＰ−ＦＥＴ４１２のゲートに結合され、ドレインがＩｏｕｔの出力電流を供給している。Ｐ−ＦＥＴ４２４は、ソースがＰ−ＦＥＴ４２２のソースに結合され、ゲートがＥｎｂ信号を受け、ドレインがＰ−ＦＥＴ４１２および４２２のゲートに結合される。
【００３２】
Ｐ−ＦＥＴ４１０、４１２、４２０、および４２２は、Ｐ−ＦＥＴ４２０および４２２を通って流れる電流がＰ−ＦＥＴ４１０および４１２を通って流れる電流をミラーリングするように結合される。Ｐ−ＦＥＴ４２２は、Ｉｏｕｔ電流を供給する出力トランジスタである。Ｐ−ＦＥＴ４２０は、Ｐ−ＦＥＴ４２２のソースをＶＤＤ電源に接続する、またはＶＤＤ電源から分離するスイッチとして働く。Ｐ−ＦＥＴ４２４は、Ｐ−ＦＥＴ４２２をイネーブルにするまたはディスエーブルにする制御トランジスタである。電流ミラー４００は、以下に説明するように動作する。
【００３３】
ＯＮ状態では、Ｅｎｂ信号がロジックハイであり、Ｅｎｂ―――信号がロジックローである。Ｐ−ＦＥＴ４１０は常にオンにされ、Ｐ−ＦＥＴ４１２のＶｇｓ電圧は、電流源４１４からのＩｒｅｆ電流がＰ−ＦＥＴ４１２を通って流れるように設定される。Ｐ−ＦＥＴ４２０はＥｎｂ―――信号のロジックローによりオンにされ、Ｐ−ＦＥＴ４２４はＥｎｂ信号のロジックハイによりオフにされる。Ｐ−ＦＥＴ４２２がオンにされて、Ｉｒｅｆ電流と、Ｐ−ＦＥＴ４１０および４１２のサイズに対するＰ−ＦＥＴ４２０および４２２のサイズの比とによって決まるＩｏｕｔ電流を供給する。
【００３４】
ＯＦＦ状態では、Ｐ−ＦＥＴ４２０はＥｎｂ―――信号のロジックハイによりオフにされ、Ｐ−ＦＥＴ４２４はＥｎｂ信号のロジックローによりオンにされる。Ｐ−ＦＥＴ４２４がゼロまたはローのＶｄｓ電圧であると、Ｐ−ＦＥＴ４２２をオフにする。低リーク電流は、Ｐ−ＦＥＴ４２２について（１）ノードＮｚで高インピーダンスを得るようにＰ−ＦＥＴ４２０をオフにすること、ならびに（２）Ｐ−ＦＥＴ４２２のソース電圧をＰ−ＦＥＴ４１２および４２４を通して、より低くすることによって達成される。これにより、Ｐ−ＦＥＴ４２２のしきい値電圧Ｖｔが上がり、Ｐ−ＦＥＴ４２２を通るリーク電流を減少させる。さらに、Ｐ−ＦＥＴ４２０のリーク電流は、Ｐ−ＦＥＴ４２２より低インピーダンス経路をもたらすＰ−ＦＥＴ４２４に通される。したがってＯＦＦ状態で低リーク電流が、Ｐ−ＦＥＴ４２２を通って流れる。
【００３５】
図５は、Ｎ−ＭＯＳ低リーク電流ミラー５００の別の実施形態の概略図を示す。電流ミラー５００は、Ｎ−ＦＥＴ５１０、５１２、５２０、５２２、５２４、および５２６と、電流源５１４とを含む。Ｎ−ＦＥＴ５１０および５１２および電流源５１４は直列に、それぞれＮ−ＦＥＴ２１０および２１２および電流源２１４と同様に結合される。Ｎ−ＦＥＴ５２０および５２２もまた直列で結合され、低リーク電流源を形成する。Ｎ−ＦＥＴ５２４は、ソースが回路グランドに結合され、ゲートがＥｎｂ―――信号を受け、ドレインがＮ−ＦＥＴ５１２および５２２のゲートに結合される。Ｎ−ＦＥＴ５２６は、ソースがＮ−ＦＥＴ５２２のソースに結合され、ゲートがＥｎｂ―――信号を受け、ドレインがＶｒｅｆの基準電圧に結合される。Ｎ−ＦＥＴ５１０は、常にオンにされる。
【００３６】
トランジスタ５１０、５１２、５２０、および５２２は、Ｎ−ＦＥＴ５２０および５２２を通って流れる電流がＮ−ＦＥＴ５１０および５１２を通って流れる電流をミラーリングするように結合される。Ｎ−ＦＥＴ５２２は、Ｉｏｕｔ電流を供給する出力トランジスタである。Ｎ−ＦＥＴ５２０は、Ｎ−ＦＥＴ５２２のソースを回路グランドに接続する、または回路グランドから分離するスイッチとして働く。Ｎ−ＦＥＴ５２４は、Ｎ−ＦＥＴ５２２をイネーブルにするまたはディスエーブルにする制御トランジスタである。Ｎ−ＦＥＴ５２６は、イネーブルにされたときＶｒｅｆ電圧をノードＮｚに結合するパストランジスタである。電流ミラー５００は、以下に説明するように動作する。
【００３７】
ＯＮ状態では、Ｎ−ＦＥＴ５２０はＥｎｂ信号のロジックハイによりオンにされ、Ｎ−ＦＥＴ５２４および５２６は両方ともＥｎｂ―――信号のロジックローによりオフにされる。Ｎ−ＦＥＴ５２２はＮ−ＦＥＴ５１２のゲート電圧によりオンにされ、Ｉｒｅｆ電流と、Ｎ−ＦＥＴ５１０および５１２のサイズに対するＮ−ＦＥＴ５２０および５２２のサイズの比とによって決まるＩｏｕｔ電流を供給する。
【００３８】
ＯＦＦ状態では、Ｎ−ＦＥＴ５２０はＥｎｂ信号のロジックローによりオフにされ、Ｎ−ＦＥＴ５２４および５２６は両方ともＥｎｂ―――信号のロジックハイによりオンにされる。Ｎ−ＦＥＴ５２４がゼロまたはローのＶｄｓ電圧であると、Ｎ−ＦＥＴ５２２がオフになる。低リーク電流は、Ｎ−ＦＥＴ５２２について（１）ノードＮｚで高インピーダンスを得るようにＮ−ＦＥＴ５２０をオフにすること、（２）Ｖｒｅｆ電圧をＮ−ＦＥＴ５２６を通してＮ−ＦＥＴ５２２のソースに供給することにより達成される。これによりＮ−ＦＥＴ５２２のしきい値電圧が上がり、Ｎ−ＦＥＴ５２２を通るリーク電流が下がる。さらに、Ｎ−ＦＥＴ５２０のリーク電流は、Ｎ−ＦＥＴ５２２より低インピーダンス経路をもたらすＮ−ＦＥＴ５２６を通って流れる。
【００３９】
電流ミラー５００については、例えばＮ−ＦＥＴ５２２のドレインのＶｏｕｔ電圧をバッファすること、およびこのバッファした電圧をその後Ｎ−ＦＥＴ５２６を通してＮ−ＦＥＴ５２２のソースに供給されるＶｒｅｆ電圧として使用することによって、ＯＦＦ状態のＮ−ＦＥＴ５２２に対してＶｄｓ電圧をゼロボルトにすることができる。このフィードバック機構を利用しない場合、またＶｏｕｔ電圧がわからない場合は、Ｖｒｅｆ電圧をＶＤＤ／２、またはＮ−ＦＥＴ５２２のドレインでの予想される電圧に設定することができる。
【００４０】
上述の様々な実施形態で示すように、出力電流を供給する出力トランジスタ（例えばＮ−ＦＥＴ２２２、４２２、または５２２）の低リークは、（１）ロー、ゼロ、または逆バイアスＶｇｓ電圧を印加して出力トランジスタをオフにすること、（２）出力トランジスタのソースを電源電圧（例えばＶＤＤまたはＶＳＳ）から離してＶｏｕｔ電圧の方へ導くことにより達成することができる。第２の部分は、スイッチトランジスタ（例えばＦＥＴ２２０、４２０、または５２０）を用いて出力トランジスタのソースを分離し、出力トランジスタのソースの電圧を（例えばＦＥＴ２２４、４２４、または５２６を用いて）操作することにより達成することができる。
【００４１】
図６は、図２および４の低リーク電流源を利用する一段増幅器６００の実施形態の概略図を示す。増幅器６００は、差動対６４０と、Ｎ−ＭＯＳ負荷回路２００と、Ｐ−ＭＯＳ低リーク電流ミラー４００とを含む。差動対６４０は、ソースが共に結合され、ゲートがそれぞれ非反転入力信号（Ｖｉｎ＋）および反転入力信号（Ｖｉｎ−）を受けるＰ−ＦＥＴ６４２および６４４を含む。Ｐ−ＭＯＳ低リーク電流ミラー４００は、図４について上述したように結合される。Ｐ−ＦＥＴ４２２のドレインは、Ｐ−ＦＥＴ６４２および６４４のソースに結合し、差動対６４０にＩｂｉａｓのバイアス電流を供給する。
【００４２】
Ｎ−ＭＯＳ負荷回路２００は、電流源２１４がＥｎｂ―――信号によって制御されているが、図２について上述したように結合される。Ｎ−ＦＥＴ２１２のドレインは、Ｐ−ＦＥＴ６４２のドレインに結合し、Ｉｌｏａｄ１の負荷電流を供給する。Ｎ−ＦＥＴ２２２のドレインは、Ｐ−ＦＥＴ６４４のドレインに結合し、Ｉｌｏａｄ１の負荷電流を供給する。負荷回路２００は、差動対６４０の能動負荷である。定常状態では、同じ電圧がＰ−ＦＥＴ６４２および６４４のゲートに印加され、ＦＥＴ６４２および２１２を通って流れるＩｌｏａｄ１電流はＦＥＴ６４４および２２２を通って流れるＩｌｏａｄ２電流に等しく、バイアス電流は両方の負荷電流の合計に等しい（すなわち、Ｉｂｉａｓ＝Ｉｌｏａｄ１＋Ｉｌｏａｄ２）。増幅器６００は、次のように動作する。
【００４３】
ＯＮ状態では、Ｅｎｂ信号のロジックハイがＮ−ＦＥＴ２２０をオンに、Ｐ−ＦＥＴ４２４をオフにし、Ｅｎｂ―――信号のロジックローがＰ−ＦＥＴ４２０をオンに、Ｎ−ＦＥＴ２２４をオフにする。電流源４００がオンになり、差動対６４０にバイアス電流を供給する。また負荷回路２００がオンになる（電流源２１４はオフになる）と、差動対６４０の能動負荷として働く。差動対６４０が差動入力信号（Ｖｉｎ＋およびＶｉｎ−）を受けて増幅し、出力信号（Ｖｏｕｔ）を供給する。
【００４４】
ＯＦＦ状態では、Ｅｎｂ信号のロジックローがＮ−ＦＥＴ２２０をオフに、Ｐ−ＦＥＴ４２４をオンにし、Ｅｎｂ―――信号のロジックハイがＰ−ＦＥＴ４２０をオフに、Ｎ−ＦＥＴ２２４をオンにする。Ｐ−ＦＥＴ４２２は、Ｐ−ＦＥＴ４２４がオンになってゼロまたはローのＶｇｓ電圧によりオフになり、低リーク電流がＰ−ＦＥＴ４２２を通って流れる。同様に、Ｎ−ＦＥＴ２２２は、Ｎ−ＦＥＴ２２４がオンになるとゼロまたはローのＶｇｓ電圧によりオフになり、低リーク電流がＮ−ＦＥＴ２２２および増幅器６００の出力を通って流れる。負荷回路２００内で電流源２１４がオンになり、Ｎ−ＦＥＴ２２０のリーク電流に低インピーダンス経路をもたらし、Ｎ−ＦＥＴ２２２のゲート電圧を上げる。
【００４５】
図７は、図５の低リーク電流源を利用する一段増幅器７００の別の実施形態の概略図を示す。増幅器７００は、差動対７４０と、Ｎ−ＭＯＳ低リーク電流ミラー５００と、Ｐ−ＭＯＳ負荷回路７０８とを含む。差動対７４０は、ソースが共に結合され、それぞれゲートがＶｉｎ＋およびＶｉｎ−入力信号を受けるＮ−ＦＥＴ７４２および７４４を含む。Ｎ−ＭＯＳ低リーク電流ミラー５００は、図５について上述したように結合される。Ｎ−ＦＥＴ５２２のドレインは、Ｎ−ＦＥＴ７４２および７４４のソースに結合し、作動対７４０にＩｂｉａｓのバイアス電流を供給する。
【００４６】
Ｐ−ＭＯＳ負荷回路７０８は、それぞれ電流ミラー５００のＮ−ＦＥＴ５１０、５１２、５２０、５２２、５２４、および５２６ならびに電流源５１４と相補的に結合されたＰ−ＦＥＴ７１０、７１２、７２０、７２２、７２４、および７２６と、電流源７１４とを含む。Ｐ−ＦＥＴ７１２はバイアス電圧Ｖｂｉａｓを供給し、これは他の回路で生成することもできる。負荷回路７０８はさらに、それぞれＰ−ＦＥＴ７２０、７２２、および７２６と同様に結合されたＰ−ＦＥＴ７３０、７３２、および７３６を含む。Ｐ−ＦＥＴ７２２のドレインは、Ｎ−ＦＥＴ７４２のドレインに結合し、Ｉｌｏａｄ１の負荷電流を供給する。Ｐ−ＦＥＴ７３２のドレインは、Ｎ−ＦＥＴ７４４のドレインに結合し、Ｉｌｏａｄ２の負荷電流を供給する。Ｐ−ＦＥＴ７２２および７３２は、動作の三極管領域でバイアスをかけられ、差動対７４０の負荷になる。負荷回路７０８は、差動対７４０の能動負荷である。増幅器７００は、次のように動作する。
【００４７】
ＯＮ状態では、Ｅｎｂ信号のロジックハイがＮ−ＦＥＴ５２０をオンに、Ｐ−ＦＥＴ７２４，７２６、および７３６をオフにし、Ｅｎｂ―――信号のロジックローがＰ−ＦＥＴ７２０および７３０をオンに、Ｎ−ＦＥＴ５２４および５２６をオフにする。電流源５００がオンになり、差動対７４０にバイアス電流を供給する。また負荷回路７０８がオンになり、差動対７４０の能動負荷として動作する。差動対７４０が差動入力信号（Ｖｉｎ＋およびＶｉｎ−）を受けて増幅し、出力信号（Ｖｏｕｔ＋およびＶｏｕｔ−）を供給する。
【００４８】
ＯＦＦ状態では、Ｅｎｂ信号のロジックローがＮ−ＦＥＴ５２０をオフに、Ｐ−ＦＥＴ７２４，７２６、および７３６をオンにし、Ｅｎｂ―――信号のロジックハイがＰ−ＦＥＴ７２０および７３０をオフに、Ｎ−ＦＥＴ５２４および５２６をオンにする。Ｎ−ＦＥＴ５２２は、Ｎ−ＦＥＴ５２４がオンになるとゼロまたはローのゲート電圧によりオフになる。Ｎ−ＦＥＴ５２６がＮ−ＦＥＴ５２２のソースにＶｒｅｆ２の基準電圧を供給し、これがＮ−ＦＥＴ５２２のしきい値電圧を上げ、その結果低リーク電流がＮ−ＦＥＴ５２２を通って流れる。同様に、Ｐ−ＦＥＴ７２２および７３２は、Ｐ−ＦＥＴ７２４がオンになると高いゲート電圧によってオフになる。Ｐ−ＦＥＴ７２６および７３６は、それぞれＰ−ＦＥＴ７２２および７３２のソースにＶｒｅｆ１の基準電圧を供給し、これがＰ−ＦＥＴ７２２および７３２のしきい値電圧を上げ、その結果低リーク電流がＰ−ＦＥＴ７２２および７３２、ならびに増幅器７００の出力を通って流れる。
【００４９】
図８は、折り返しカスコードトポロジを使用する一段増幅器８００のさらに別の実施形態の概略図を示す。増幅器８００は、差動対８４０と、パスＰ−ＦＥＴ８４６ａおよび８４６ｂと、Ｐ−ＭＯＳ負荷回路８０８と、ＮＭＯＳ負荷回路８４８とを含む。差動対８４０は、ソースが共に結合され、それぞれゲートがＶｉｎ＋およびＶｉｎ−入力信号を受けるＰ−ＦＥＴ８４２および８４４を含む。Ｐ−ＦＥＴ８３８は、ＶＤＤ電源電圧に結合するソースと、Ｖｂｉａｓ０のバイアス電圧を受けるゲートと、Ｐ−ＦＥＴ８４２および８４４のソースに結合するドレインとを有する。Ｐ−ＦＥＴ８３８は差動対８４０にバイアス電流を供給し、図６に示すように電流ミラー４００と置き換えることができる。Ｐ−ＦＥＴ８４６ａおよび８４６ｂは、オンになるとＰ−ＦＥＴ８４２および８４４のドレインをそれぞれＮ−ＦＥＴ８６０および８５０のドレインに結合するスイッチとして働く。
【００５０】
負荷回路８０８は、それぞれ図７のＰ−ＦＥＴ７２０、７２２、７２４、７３０、７３２、および７３６と同様に結合されるＰ−ＦＥＴ８２０、８２２、８２４、８３０、８３２、および８３６を含む。負荷回路８０８はさらに、ソースがＶＤＤ電源電圧に結合され、ゲートがＥｎｂ信号を受け、ドレインがＰ−ＦＥＴ８２０および８３０のゲートに結合されたＰ−ＦＥＴ８３４を含む。負荷回路８０８は、増幅器８００の出力段の能動負荷として働く。
【００５１】
負荷回路８４８は、それぞれ負荷回路８０８のＰ−ＦＥＴ８２０、８２２、８２４、８３０、８３２、８３４、および８３６と相補的に結合されたＮ−ＦＥＴ８５０、８５２、８５４、８６０、８６２、８６４、および８６６を含む。Ｎ−ＦＥＴ８５０および８６０のゲートは、Ｖｂｉａｓ１のバイアス電圧を有する。Ｎ−ＦＥＴ８５２および８６２のゲートは、Ｖｂｉａｓ２のバイアス電圧を有する。負荷回路８４８は、増幅器８００の出力段のバイアス電流を供給する。増幅器８００は、次のように動作する。
【００５２】
ＯＮ状態では、Ｅｎｂ信号のロジックハイがＰ−ＦＥＴ８２４、８３４、および８３６をオフにし、Ｅｎｂ―――信号のロジックローがＮ−ＦＥＴ８５４、８６４、および８６６をオフにする。負荷回路８０８および８４８が共にオンになり、増幅器８００の出力電流を供給する。負荷回路８４８は、差動対８４０に低インピーダンスを、増幅器の出力には高インピーダンスを生じる。
【００５３】
ＯＦＦ状態では、Ｅｎｂ信号のロジックローがＰ−ＦＥＴ８２４、８３４、および８３６をオンにし、Ｅｎｂ―――信号のロジックハイがＮ−ＦＥＴ８５４、８６４、および８６６をオンにする。Ｐ−ＦＥＴ８３６はＰ−ＦＥＴ８３２のソースにＶｒｅｆ１の基準電圧を供給し、その結果低リーク電流がＰ−ＦＥＴ８３２を通って流れる。同様に、Ｎ−ＦＥＴ８６６はＮ−ＦＥＴ８６２のソースにＶｒｅｆ２の基準電圧を供給し、その結果低リーク電流がＮ−ＦＥＴ８６２を通って流れる。
【００５４】
図９は、低リーク電流源および能動回路を利用する二段増幅器９００の実施形態の概略図を示す。増幅器９００は、第１の段９０２と、出力段９０４と、負荷回路９０６とを含む。第１の段９０２は、例えば図６に示すような差動対６４０および電流ミラー２００を備えるなど、様々な設計で実装することができる。出力段９０４は、共通ソース増幅器９３８と、低リーク電流源９２８を用いて実装された能動負荷とを含む。
【００５５】
負荷回路９０６内において、Ｐ−ＦＥＴ９１０および９１２ならびに電流源９１４は直列で結合され、それぞれ図４のＰ−ＦＥＴ４１０および４１２ならびに電流源４１４と同様になっている。Ｐ−ＦＥＴ９２０および９２２は直列で結合され、第１の段９０２の負荷回路を形成する。またＰ−ＦＥＴ９１０、９１２、９２０、および９２２は、Ｐ−ＦＥＴ９２０および９２２を通って流れる平均電流がＰ−ＦＥＴ９１０および９１２を通って流れる電流と関連するように結合される。
【００５６】
負荷回路９２８は、図８のＰ−ＦＥＴ８２４、８３０、および８３２とそれぞれ同様に結合されるＰ−ＦＥＴ９２４、９３０、および９３２を含む。負荷回路９２８は、出力段９０４の能動負荷であり、負荷回路９０６の一部でもある。
【００５７】
共通ソース増幅器９３８は、図８のＮ−ＦＥＴ８５４、８６０、８６２、および８６６とそれぞれ同様に結合されるＮ−ＦＥＴ９５４、９６０、９６２、および９６６を含む。Ｎ−ＦＥＴ９６２のゲートは出力段９０４の入力であり、第１の段９０２の出力に結合される。Ｎ−ＦＥＴ９６２のドレインは出力段９０４の出力であり、負荷回路９２８内のＮ−ＦＥＴ９３２のドレインに結合される。増幅器９００は、次のように動作する。
【００５８】
ＯＮ状態では、Ｅｎｂ信号のロジックハイがＮ−ＦＥＴ９６０をオンに、Ｐ−ＦＥＴ９２４をオフにし、Ｅｎｂ―――信号のロジックローがＰ−ＦＥＴ９３０をオンに、Ｎ−ＦＥＴ９５４をオフにする。負荷回路９２８がオンになり、共通ソース増幅器９３８にバイアス電流を供給する。また共通ソース増幅器９３８がイネーブルにされ、第１の段９０２からの出力信号（Ｖｏ１）を受けて増幅し、増幅器９００の出力信号（Ｖｏｕｔ）を供給する。
【００５９】
ＯＦＦ状態では、Ｅｎｂ信号のロジックローがＮ−ＦＥＴ９６０をオフに、Ｐ−ＦＥＴ９２４をオンにし、Ｅｎｂ―――信号のロジックハイがＰ−ＦＥＴ９３０をオフに、Ｎ−ＦＥＴ９５４をオンにする。Ｐ−ＦＥＴ９３４がオンになるとＰ−ＦＥＴ９３２はゼロまたはローのＶｇｓ電圧によりオフになり、負荷回路９２８がオフになって、低リーク電流がＰ−ＦＥＴ９２４を通って流れる。同様に、Ｎ−ＦＥＴ９５４がオンになるとＮ−ＦＥＴ９６２はゼロまたはローのＶｇｓ電圧によりオフになり、共通ソース増幅器９３８がディスエーブルにされ、低リーク電流がＮ−ＦＥＴ９６２を通って流れる。Ｐ−ＦＥＴ９３２およびＮ−ＦＥＴ９６２は、増幅器９００の出力に低リーク電流をもたらす。
【００６０】
図９に示す実施形態については、ＯＦＦ状態において出力段９０４のみがディスエーブルにされる。ＯＦＦ状態においてＰ−ＦＥＴ９２０のゲートにＥｎｂ―――信号を与えることにより、第１の段９０２もディスエーブルにすることができる。
【００６１】
一般に、増幅器は、いくつの数の段を含んでもよい。ＯＦＦ状態で低リーク電流を得るには、増幅器の出力段がバイアス回路に低リーク電流源（例えば図６から８に示すもの）、および／または能動負荷に低リーク電流源（例えば図６から９に示すもの）を使用することができる。また出力段は、段のゲイン部分に（例えば図９に示すように）低リーク能動回路を使用することもできる。
【００６２】
本明細書に記載した低リーク電流源および能動回路は、増幅器（例えば図６から９に示すもの）、単一利得バッファ、チャージポンプ、能動ループフィルタ、ＤＡＣ、および低リークが望ましい他の回路ブロックなど、様々な回路ブロックに使用することができる。また低リーク電流源および能動回路は、ＰＬＬ、自動利得制御（ＡＧＣ）、時間追跡ループなど様々な用途に使用することができる。低リーク回路を例示的なＰＬＬに使用することを、以下に説明する。
【００６３】
図１０は、様々な端末アプリケーション（例えば無線通信など）で使用されるのに好適なＰＬＬ１０００を示す。電圧制御発振器（ＶＣＯ）１０５０は、ループフィルタ１０４０からのＶＣＯ制御信号（例えば電圧）により決定される周波数を有する発振信号を生成する。分周器１０６０は、Ｎ≧１の場合、発振信号の周波数をＮに分割し、フィードバック信号を供給する。
【００６４】
位相周波数検出器１０１０は、基準信号およびフィードバック信号を受け、２つの信号の位相を比較し、２つの信号間で検出された位相差または誤差を示す検出信号を供給する。例えば、検出器１０１０は、基準信号がフィードバック信号と比べて早いか遅いかを示すＥａｒｌｙおよびＬａｔｅディジタル信号を供給することができる。低リークチャージポンプ１０２０は、検出信号を受け、検出された位相差により決定される（および関連する）電流信号を生成する。チャージポンプ１０２０は、低リーク電流源および／または低リーク能動回路を使用して、ディスエーブルにされたとき低リーク電流をもたらすことができる。
【００６５】
同調／較正回路１０３０は、ＶＣＯ１０５０を同調する、ＶＣＯ１０５０を較正するなどに使用される調整信号（例えば電圧）を供給することができる。この調整信号は、低リークバッファ１０３２でバッファされ、加算器１０２２に供給される。加算器１０２２は、チャージポンプ１０２０からの電流信号とバッファ１０３２からのバッファ信号とを合計し、合計した信号をループフィルタ１０４０に供給する。ループフィルタ１０４０は、加算器１０２２からの信号を濾波し、ＶＣＯ制御信号を供給する。また加算器１０２２は、ループフィルタ１０４０の（前ではなく）後に置くこともでき、バッファ１０３２からの信号は、ループフィルタ１０４０からの信号と合計されてＶＣＯ制御信号を得ることができる。
【００６６】
ＶＣＯ制御信号は、発振信号の周波数を制御する。ＶＣＯ制御信号のノイズは、発振信号の位相ノイズに変わる。ＶＣＯ制御信号のノイズおよび誤差を低減するために、ＰＬＬ１０００全体に低リーク回路を使用することができる。通常動作中、ループフィルタ１０４０をアクティブとし、同調／較正回路１０３０およびバッファ１０３２をディスエーブルとすることができる。ループフィルタ１０４０は、フィードバック信号の位相が、基準信号の位相にロックされるようにＶＣＯ制御信号を調整する。ＰＬＬが基準信号にロックされると、チャージポンプ１０２０からの電流信号は、通常各クロックサイクルのほんの一部の間アクティブになる。チャージポンプ１０２０は、電流信号がアクティブとするときイネーブルとし、その他のすべてのときディスエーブルとすることができる。この結果、チャージポンプ１０２０がディスエーブルにされたとき低リーク電流がループフィルタ１０４０を充電する／放電する。通常動作中、バッファ１０３２がディスエーブルにされ、低リーク電流を加算器１０２２に与える。リーク電流は、位相周波数検出器１０１０からの信号に干渉するので、低リークは結果的にノイズを抑える。同調／較正中、回路１０３０はアクティブであって、調整信号を供給し、低リークバッファ１０３２が調整信号の信号ドライブを供給する。
【００６７】
本明細書に記載した低リーク電流源および能動回路は、Ｃ−ＭＯＳ、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、バイポーラＣＭＯＳ（Ｂｉ−ＣＭＯＳ）、ガリウムヒ素（ＧａＡｓ）などの様々なＩＣ加工技術で実装されることが可能である。ＣＭＯＳ技術はＮ−ＦＥＴおよびＰ−ＦＥＴデバイスの両方を同じダイ上で作製することができるが、Ｎ−ＭＯＳおよびＰ−ＭＯＳ技術はＮ−ＦＥＴおよびＰ−ＦＥＴをそれぞれ作製することができる。また低リーク電流源および能動回路は、様々なデバイスサイズ技術（例えば０．１３ｍｍ、９０ｎｍ、３０ｎｍなど）で作製されることが可能である。本明細書に記載した低リーク電流源および能動回路は、ＩＣ加工技術のスケールが小さく（すなわち、より小さい「フィーチャ」またはデバイス長に）なるにつれて、より効果的かつ有益である。また低リーク電流源および能動回路は、高周波ＩＣ（ＲＦＩＣ）、ディジタルＩＣ、ミックスドシグナルＩＣなど様々なタイプのＩＣ上で作製されることも可能である。
【００６８】
当業者が本発明を作成するまたは利用することができるように、開示した実施形態の前述の説明を提供する。当業者にはこれらの実施形態への様々な変更が容易に理解され、また本明細書で説明した一般的な原理は、本発明の精神または範囲から逸脱することなく他の実施形態に適用されるものとする。したがって本発明は、本明細書に示した実施形態に限定されるものではなく、本明細書に開示した原理および新規の特徴と一致する最大の範囲を与えられるものとする。
【図面の簡単な説明】
【００６９】
【図１】従来の電流ミラーを示す図である。
【図２】Ｎ−ＭＯＳ低リーク電流ミラーを示す図である。
【図３Ａ】ＯＮ状態の図２の低リーク電流ミラーを示す図である。
【図３Ｂ】ＯＦＦ状態の図２の低リーク電流ミラーを示す図である。
【図４】Ｐ−ＭＯＳ低リーク電流ミラーを示す図である。
【図５】Ｎ−ＭＯＳ低リーク電流ミラーを示す図である。
【図６】図２および４の低リーク電流源を使用する一段増幅器を示す図である。
【図７】図５の低リーク電流源を使用する一段増幅器を示す図である。
【図８】図５の低リーク電流源を使用する一段増幅器を示す図である。
【図９】低リーク回路を使用する二段増幅器を示す図である。
【図１０】低リーク回路を有するＰＬＬを示す図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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