(57)【要約】  温度補償されたオフセット補正をする演算増幅器であり、第１および第２ＦＥＴはゲートが入力信号を受けるように接続されると共に、第１バイアス電流を受けるように共に接続され、更に第１カレントミラーのそれぞれの側に接続されている。補正アンプは、第２バイアス電流を受けるよう、共に接続され、更に第２カレントミラー（ＭＮ１、ＭＮ２）のそれぞれ側に接続された第１および第２補正ＦＥＴ（ＭＰ１、ＭＰ２）を有する。両端に固定電圧を発生するように抵抗器（Ｒ２）が配置されており、この抵抗器の一方のターミナルは、第１補正ＦＥＴ１のゲートに接続されており、他方のターミナルは、第２補正ＦＥＴのゲートに接続されている。第２補正ＦＥＴから流れるエキストラ電流が第２カレントミラーを流れることを、カレントミラー作用により防止し、第３カレントミラーを形成するようなバイアス回路も設けられている。
2008544727.tif 000002
【特許請求の範囲】
【請求項１】
第１入力信号を受けるように接続されたゲートを有する第１入力電界効果トランジスタ（ＦＥＴ）および第２入力信号を受けるように接続されたゲートを有する第２入力ＦＥＴを備え、前記第１および前記第２入力ＦＥＴは、ソースおよびドレインの一方にある第１接続部にて、共に接続され、前記接続部にて第１バイアス電流を受けるようになっており、ソースおよびドレインの一方により第１カレントミラーのそれぞれの側に接続されているオペアンプ回路と、
ゲートを有する第１補正ＦＥＴおよびゲートを有する第２補正ＦＥＴを備え、前記第１および前記第２補正ＦＥＴは、それらのソースおよびドレインの一方にて第２接続部にて共に接続され、前記接続部にて第２バイアス電流を受け、それらのソースおよびドレインの他方により第２カレントミラーのそれぞれの側に接続されている補正増幅回路と、
一方のターミナルが第１補正ＦＥＴのゲートに接続されており、他方のターミナルは第２補正ＦＥＴのゲートに接続されている、両端の間に固定された電圧を発生するようになっている抵抗器と、
第２カレントミラーを通って流れない、第２補正ＦＥＴからの電流を流すように接続された第１バイアスＦＥＴと、
前記第１バイアスＦＥＴとカレントミラー構造に接続され、第３カレントミラーを形成すると共に、前記第１バイアスＦＥＴを通る電流を前記第１入力ＦＥＴオヨビ前記第２入力ＦＥＴの選択された一方にミラー化し、スケーリングするようになっている第２バイアスＦＥＴとを備えた、温度補償されたオフセット補正を行う演算増幅器。
【請求項２】
前記抵抗器は、分圧器として構成された直列接続された複数の抵抗器内の中間抵抗器である、請求項１記載の演算増幅器。
【請求項３】
前記第２バイアスＦＥＴと前記第１入力ＦＥＴおよび前記第２入力ＦＥＴの間に接続され、前記第２バイアスＦＥＴを通る電流をプログラム可能にスケーリングし、選択信号の制御により、この選択信号に従い、前記スケーリングされた電流を第１入力ＦＥＴまたは第２入力ＦＥＴまで選択的にミラー化するようになっているトリム回路を更に備えた、請求項１または２記載の演算増幅器。
【請求項４】
第１入力信号を受けるように接続されたゲートを有する第１入力電界効果トランジスタ（ＦＥＴ）および第２入力信号を受けるように接続されたゲートを有する第２入力ＦＥＴを備え、前記第１および前記第２入力ＦＥＴは、ソースおよびドレインの一方にある第１接続部にて、共に接続され、前記接続部にて第１バイアス電流を受けるようになっており、ソースおよびドレインの一方により第１カレントミラーのそれぞれの側に接続されており、前記第１カレントミラーがアースに接続されているオペアンプ回路と、
ゲートを有する第１補正ＦＥＴおよびゲートを有する第２補正ＦＥＴを備え、前記第１および前記第２補正ＦＥＴは、それらのソースおよびドレインの一方にて第２接続部にて共に接続され、前記接続部にて第２バイアス電流を受け、それらのソースおよびドレインの他方により第２カレントミラーのそれぞれの側に接続されており、前記第２カレントミラーがアースに接続されている補正増幅回路と、
一方のターミナルが第１補正ＦＥＴのゲートに接続されており、他方のターミナルは第２補正ＦＥＴのゲートに接続されている、両端の間に固定された電圧を発生するようになっている抵抗器と、
前記第２補正ＦＥＴと前記第２カレントミラーとの共通ノードに接続されたドレインおよびゲートを有し、更にアースに接続されたソースを有する第１バイアスＦＥＴと、
第３カレントミラーを形成するよう、前記第１バイアスＦＥＴとカレントミラー構造に接続されると共に、前記第１バイアスＦＥＴを通過する電流を前記第１入力ＦＥＴおよび前記第２入力ＦＥＴのうちの選択された一方にミラー化し、スケーリングするようになっている第２バイアスＦＥＴを有するトリム回路とを備えた、温度補償されたオフセット補正を行う演算増幅器。
【請求項５】
前記抵抗器は、分圧器として構成された直列接続された複数の抵抗器内の中間抵抗器である、請求項４記載の演算増幅器。
【請求項６】
前記第２バイアスＦＥＴと前記第１入力ＦＥＴおよび前記第２入力ＦＥＴの間に接続され、前記第２バイアスＦＥＴを通る電流をプログラム可能にスケーリングし、選択信号の制御により、この選択信号に従い、前記スケーリングされた電流を第１入力ＦＥＴまたは第２入力ＦＥＴまで選択的にミラー化するようになっているトリム回路を更に備えた、請求項４または５記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅回路に関し、より詳細には、かかる演算回路における入力電圧間のオフセットを低減するための方法および回路に関する。
【背景技術】
【０００２】
（背景）
演算増幅器、すなわちオペアンプは、２つの入力電圧間の差を増幅する、広く使用されている電子回路である。２つの入力での電圧の間の差がゼロである場合、オペアンプの出力もゼロとなるのが理想的である。しかしながら、実際のオペアンプはゼロ入力に対し、ゼロでない、出力電圧を一般に発生する。ゼロの出力電圧をアンプが発生するようにさせる両入力端に印加される電圧は、一般に「入力オフセット電圧」と称されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
オペアンプにおいて、ゼロ入力に対し、ゼロでない出力を生じさせるアンバランスは、例えばオペアンプに共通する２つの差動入力トランジスタ間のミスマッチに起因し、入力回路のバラツキによって生じる。これらバラツキは、システマティックまたはランダムに生じ得る。
【０００４】
システマティックなバラツキは一般に、設計を注意深く行うことによって実質的に解消でき、ランダムなミスマッチも設計を注意深く行うことによって低減できるが、集積回路の製造プロセス中に生じるバラツキに起因し、このようなランダムなミスマッチは、物理的な集積回路内に常に存在する。このランダムなミスマッチの影響を補正するために、一般にトリミング回路が使用されている。かかる回路は、ランダムなミスマッチの影響を減少するだけでなく、必要とされる入力オフセット電圧に温度依存性ファクターも導入し得る。
【０００５】
図１は、トリムタイプのオフセット補正回路を有する代表的な従来のオペアンプを示す回路図である。この回路では、増幅回路１１は、Ｐタイプの電界効果トランジスタ（ＰＦＥＴ）入力デバイス、すなわちＭＰａｍｐ１およびＭＰａｍｐ２を有し、これら入力デバイスのゲートはオペアンプのマイナス入力端ＡＭＩＮＵＳおよびプラス入力端ＡＰＬＵＳをそれぞれ構成し、補正回路１２によりオフセットの補正が行われる。一連のカレントミラーＭＰ４；ＭＰ５−８によりスケーリングされた定電流を生じさせるようＮタイプの電界効果トランジスタ（ＮＦＥＴ）ＭＮ５にバイアス電圧（ｎｂｉａｓ）がかけられている。スイッチＭＮｓｗ１−４により所望するスケーリングされた電流レベルを選択できるようになっている。これら電流脚は一般に二進値で重み付けされており、２４個の利用可能なトリム設定を可能にしている。この結果生じる、スケーリングされた電流は、再びカレントミラーＭＮ４：ＭＮ６によりスケーリングされ、選択信号ｂ４の符号に従って増幅器の正の側または負の側に向けられる。一般にこのトリム電流により、デバイス間の電流のミスマッチが生じる。このミスマッチが、デバイスＭＰａｍｐ１とＭＰａｍｐ２との間に存在するランダムなミスマッチを正確にキャンセルするようになっている入力端ＡＰＬＵＳとＡＭＩＮＵＳとの間の電圧のミスマッチを強制するデバイスＭＰａｍｐ１とＭＰａｍｐ２との間の電流のミスマッチを生じさせる。
【０００６】
デバイスＭＮ５に対するバイアス電圧ｎｂｉａｓは、一般に図２に示される回路におけるような固定電流ソースを有するカレントミラーを使用することによって一般に発生され、このカレントミラーでは定電流ソースＩｔｒｉｍがＮＦＥＴデバイスＭＮ３を通してバイアス電圧ｎｂｉａｓを設定する。実際に、電流ソースＩｔｒｉｍからの定電流が、ＮＦＥＴデバイスＭＮ５によりミラー化される（図１）。このような回路による問題は、図１および２におけるような固定された電流から生じる入力オフセット電圧が温度に対して一定でないことである。より高い温度では、デバイスＭＰａｍｐ１およびＭＰａｍｐ２を通して同じ電流のミスマッチからより低い温度よりも大きな電圧オフセットが生じる。従って、固定された電流ソースＩｔｒｉｍによって生じるオフセットトリムは、一定の温度係数を有する。
【０００７】
２００２年５月２８日にジェイコブ氏に付与された米国特許第6,396,339号には、かかる温度係数を補正するトリム回路に一例が開示されている。この米国特許に開示されている発明は、従来技術の方法で一般に使用されている別の温度保証回路を使用することなく、製造プロセスおよび温度ドリフトのミスマッチを補償するようになっている。すなわちオペアンプの両側でのリーク電流を等しくすることによって、この補償を行っている。
【０００８】
しかしながら、ジェイコブ特許に開示されている発明は従来技術よりも大きく進歩しているが、温度に対するアンプのオフセットトリムのドリフトの問題を完全に解決するものではない。
【課題を解決するための手段】
【０００９】
（概要）
本発明は、温度補償されたオフセット補正をする演算増幅器を提供するものである。この増幅器は、第１入力信号を受けるように接続されたゲートを有する第１入力電界効果トランジスタ（ＦＥＴ）および第２入力信号を受けるように接続されたゲートを有する第２入力ＦＥＴを有するオペアンプ回路を備え、前記第１および前記第２入力ＦＥＴは、第１バイアス電流を受けるように共に接続され、第１カレントミラーのそれぞれの側にも接続されている。ゲートを有する第１補正ＦＥＴ、ゲートを有する第２補正ＦＥＴを有する補正増幅回路も設けられており、これら第１および第２補正ＦＥＴは、第２バイアス電流を受けるように共に接続されると共に、第２カレントミラーのそれぞれの側にも接続されている。両端に固定電圧を発生するように抵抗器が配置されており、この抵抗器の一方のターミナルは、第１補正ＦＥＴのゲートに接続され、この抵抗器の他方のターミナルは第２補正ＦＥＴのゲートに接続されている。カレントミラー作用により第２カレントミラーを流れることが防止された、第２補正ＦＥＴからのエキストラ電流を流すための第１バイアスＦＥＴが接続されている。第３カレントミラーを形成するように、第１バイアスＦＥＴトカレントミラー構造に第２バイアスＦＥＴが接続されており、この第２バイアスＦＥＴは第１入力ＦＥＴおよび第２入力ＦＥＴのうちの選択された一方に、第１バイアスＦＥＴを通る電流をミラー化し、スケーリングするようになっている。
【００１０】
当業者には添付図面と共に本発明の次の詳細な説明から、本発明の上記およびそれ以外の態様および特徴が明らかとなろう。
【実施例】
【００１１】
（実施例の詳細な説明）
以下、種々の実施例の製造および使用について詳細に説明する。しかしながら、本発明は広範な種々の特定の関連分野において実施できる多くの適用可能な発明概念を提供するものと理解すべきである。説明する特定の実施例は、本発明を製造し使用する特定の方法を単に示すものであり、発明の範囲を限定するものでない。
【００１２】
一般に本発明は、温度に対する一定の入力電圧オフセットを生じさせるトリム電流の振幅を自動的に調節するようなトリム電流を発生する。このように、本発明は、ジェイコブ特許における方法のように、増幅器のオフセットに対するリーク電流の影響を低減するために、温度による入力電圧オフセットのドリフト全体に影響する他の温度依存ファクターを補償することにより、温度によるオフセットドリフトを解決する方法と共に使用できる。または、本発明は単独で使用し、温度に対して変化する入力電圧オフセットの問題に対する実質的な解決案を提供することもできる。
【００１３】
図３は、基本的には補正増幅器であり、本発明の好ましい実施例３０を示す回路図である。回路３０において、バイアス電圧ｎｂｉａｓ＿ｔｅｍｐを発生するための基礎として使用されるバイアス電流を発生するのに、温度に依存する基準電圧を使用し、このバイアス電圧は次にオフセット電流を発生するのに使用される。従って、バイアス電圧は温度および固定基準電圧に基づき、自動的に調節し、更に温度に対し、入力オフセット電圧を安定化するようにオフセット電流も自動的に調節する。この安定化電圧ｎｂｉａｓ＿ｔｅｍｐは、図１の回路のような回路にバイアスをかけるのに使用でき、このバイアス電圧ｎｂｉａｓ＿ｔｅｍｐは、バイアス電圧ｎｂｉａｓの代わりに使用される。
【００１４】
回路３０では、電源電圧Ｖｄｄとアースとの間に抵抗器Ｒ１、Ｒ２およびＲ３が直列接続され、分圧器を形成している。抵抗器Ｒ１とＲ２との接続ノードはＰＦＥＴデバイスＭＰ１のゲートに接続されており、一方、抵抗器Ｒ２とＲ３との接続ノードは、ＰＦＥＴデバイスＭＰ２のゲートに接続されている。デバイスＭＰ１とＭＰ２のソースは、共に接続されると共に、ＰＦＥＴデバイスＭＰ３のドレインにも接続されており、このＰＦＥＴデバイスのソースは、Ｖｄｄに接続され、ゲートはバイアス電圧Ｐｂｉａｓを受けるように接続されている。このバイアス電圧Ｐｂｉａｓは、図１の増幅器１１内の対応するデバイスＭＰａｍｐ３に印加されるバイアス電圧Ｐｂｉａｓと同じであることが好ましく、そうでない場合、補正アンプ３０をアンプ１１と比較して同一パラメータと仮定している。回路は同一である必要はないが、その代わり、例えばバイアス電流およびデバイス比に関して他の回路に対してスケーリングされたものにできる。そうでない場合、双方のアンプに対してＰｂｉａｓ電圧を同一とし、対応する電流ソースデバイスＭＰ３およびＭＰａｍｐ３によりスケーリングを行うことができる。
【００１５】
デバイスＭＰ１のドレインは、ＮＦＥＴデバイスＭＮ１のドレインおよびゲートに接続されており、一方、デバイスＭＰ２のドレインはＮＦＥＴデバイスＭＮ２のドレインおよびゲートに接続されており、デバイスＭＰ３のドレインはＮＦＥＴデバイスＭＮ１のドレインおよびゲートに接続されており、デバイスＭＮ１およびＭＮ２は、カレントミラー構造となるようにソースがアースに接続され、ゲートが共に接続されている。デバイスＭＰ２とＭＮ２との接続ノードはＮＦＥＴデバイスＭＮ３のドレインおよびゲートに接続されており、このＮＦＥＴデバイスのソースはアースに接続されている。デバイスＭＮ３のゲートがバイアス電圧ｎｂｉａｓ＿ｔｅｍｐを発生するようになっている。
【００１６】
作動時にデバイスＭＰ１とＭＰ２の間に電圧オフセットを生じさせるのに使用される抵抗器Ｒ２の両端に固定電圧が発生し、デバイスＭＰ１およびＭＰ２は、補正増幅器の入力デバイスを含む。抵抗器Ｒ１、Ｒ２、Ｒ３のそれぞれの大きさＲ１、Ｒ２、Ｒ３は、図１のアンプの入力デバイスＭＰａｍｐ１およびＭＰａｍｐ２の両端における所望するオフセットおよびＶｄｄの振幅に基づき選択される。後述するように、Ｖｄｄが５Ｖとなっている例では、一般的な値はＲ１＝４０ｋΩ、Ｒ２＝４ｋΩ、Ｒ３＝５６ｋΩとなる。これら値の結果、補正アンプ３０の入力デバイスＭＰ１とＭＰ２の両端の電圧差は２００ｍＶとなり、この値はアンプ１１のデバイスＭＰａｍｐ１およびＭＰａｍｐ２に対して望まれるオフセットの選択された倍数である。
【００１７】
補正増幅器はトリムすべきアンプ、例えば図１の増幅器１１の入力ステージに類似するように作動する。従って、デバイスＭＰ１のゲートとＭＰ２のゲートの間の電圧差は、これらゲートの間に電流オフセットを生じさせる。しかしながら、デバイスＭＮ１：ＭＮ２は、カレントミラーとして構成されているので、同じ電流を有する。デバイスＭＰ２を通って流れるエキストラ電流は、デバイスＭＮ３を通過するように流れ、このエキストラ電流によって生じるバイアス電圧ｎｂｉａｓ＿ｔｅｍｐにより、トリム回路の入力バイアストランジスタ、例えば図１のデバイスＭＮ５へミラー化される。このバイアス電圧は、固定された電圧オフセットから形成されているので、この電圧は温度変化に対して自動的に調節され、トリミングされているアンプ内で同じオフセット、すなわち補償された温度を発生する。
【００１８】
特定の関連分野において、本発明の原理を適用する回路設計者は、オフセットトリムはミリボルトのオーダー、例えば２ｍＶとなることに留意すべきである。オフセットで誘導される電圧を発生する抵抗器、例えば図３における抵抗器Ｒ２の両端に固定されたオフセットを、このレンジ内で発生しようとする試みにより、デバイスＭＰ１とＭＰ２との間のミスマッチから生じるバイアス電流のエラーが生じる。この問題を解決するために、これまで説明した実施例のように、所望する補正の大きな倍数である、例えば１００倍のスケールである振幅で強制オフセットを発生しなければならない。次に、カレントミラー比、すなわちＭＮ５：ＭＮ３、ＭＰ４：ＭＰ５〜８およびＭＮ４：ＭＮ６により、補正電流をスケールダウンする。
【００１９】
本発明およびその利点について詳細に説明したが、請求の範囲に記載した発明の範囲から逸脱することなく、種々の変形、置換および変更を行うことができると理解すべきである。例えば当然ながら、図３の回路の電圧の極性および部品を反転することも可能である。更に上記のように、スケーリングの検討事項は設計者の選択事項である。例えばオペアンプの一方の側にミラー動作される、２つのデバイス間のオフセットを設定するために、固定電圧を利用する別の回路構造を考えつくことができる。
【図面の簡単な説明】
【００２０】
【図１】トリムタイプのオフセット補正回路を有する従来の代表的な演算増幅器の回路図である。
【図２】図１の回路のための従来の代表的なバイアス電圧発生回路の回路図である。
【図３】本発明の好ましい実施例に係わるトリムタイプのオフセット補正回路を有する演算増幅器の回路図である。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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