(57)【要約】  本発明は、基板（１１）と、それぞれ第１の導電型、第１の導電型と反対の第２の導電型、及び第１の導電型の、エミッタ領域、ベース領域及びコレクタ領域（１、２、３）を有する垂直型バイポーラ・トランジスタを備える半導体本体（１２）とを有する半導体装置（１０）であって、コレクタ領域（３）は、ベース領域（２）と境を接する第１の部分領域（３Ａ）と、第１の部分領域（３Ａ）と境を接する第２の部分領域（３Ｂ）とを備え、第１の部分領域（３Ａ）は第２の部分領域（３Ｂ）よりも低いドーピング濃度を有し、トランジスタには、第１の部分領域（３Ａ）と横方向に境を接するゲート電極（５）が設けられ、ゲート電極（５）により第１の部分領域（３Ａ）が空乏化されうる半導体装置（１０）に関する。本発明によれば、コレクタ領域（３）は半導体本体（１２）の表面と境を接するが、エミッタ領域（１）は半導体本体（１２）中に埋め込まれ、コレクタ領域（３）は半導体本体（１２）の表面に形成されたメサ構造体（６）の一部分を形成する。このような装置（１０）は、高周波数及び高電圧で非常に好ましい特性を有しており、さらに製造することも簡単である。好ましい実施形態においては、コレクタ（３）は、メサ構造体（６）を形成するナノワイヤ（３０）を備える。
2008507838.tif 000002
【特許請求の範囲】
【請求項１】
基板と、それぞれ第１の導電型、前記第１の導電型と反対の第２の導電型、及び前記第１の導電型の、エミッタ領域、ベース領域及びコレクタ領域を有する垂直型バイポーラ・トランジスタを備える半導体本体とを有する半導体装置であって、前記コレクタ領域が、前記ベース領域と境を接する第１の部分領域と、前記第１の部分領域と境を接する前記第２の部分領域とを備え、前記第１の部分領域は前記第２の部分領域よりも低いドーピング濃度を有し、前記トランジスタには前記第１の部分領域と横方向に境を接するゲート電極が設けられ、該ゲート電極により前記第１の部分領域が空乏化されうり、前記コレクタ領域は前記半導体本体の表面と境を接し、前記エミッタ領域は前記半導体本体中に埋め込まれ、前記半導体本体の表面に形成されるメサ構造体の一部分を前記コレクタ領域が形成することを特徴とする半導体装置。
【請求項２】
前記エミッタ領域上に設けられ、前記メサ構造体がエッチングを用いて形成される半導体層構造体中に前記ベース領域及び前記コレクタ領域が形成されることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記半導体本体の表面に層形状の領域を用いて前記ベース領域が形成され、前記ベース領域の下の前記半導体本体中に前記エミッタ領域が形成され、前記メサ構造体がナノワイヤを備え、該ナノワイヤの縦軸が前記半導体本体の表面に対して垂直に延びるようにして前記ナノワイヤが前記半導体本体の表面上に設けられることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記ナノワイヤが選択的堆積プロセスを用いて形成されることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記ナノワイヤが、前記半導体本体の半導体材料よりも大きなバンドギャップを有する半導体材料を備えることを特徴とする、請求項１、２又は３に記載の半導体装置。
【請求項６】
前記ナノワイヤにはスペーサが設けられ、前記ベース領域が、前記スペーサが設けられた前記ナノワイヤに対して自己整合するようにして形成されることを特徴とする、請求項３から５のいずれか一項に記載の半導体装置。
【請求項７】
前記ベース領域と前記ゲート電極とが共通の接続を有することを特徴とする、前記請求項のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体本体がシリコンを含むことを特徴とする、前記請求項のいずれか一項に記載の半導体装置。
【請求項９】
基板と、それぞれ第１の導電型、前記第１の導電型と反対の第２の導電型、及び前記第１の導電型の、エミッタ領域、ベース領域及びコレクタ領域を備える垂直型バイポーラ・トランジスタが形成される半導体本体とを有する半導体装置を製造する方法であって、前記コレクタ領域には、前記ベース領域と境を接する第１の部分領域と、前記第１の部分領域と境を接する第２の部分領域とが設けられ、前記第１の部分領域は前記第２の部分領域よりも低いドーピング濃度を有しており、前記トランジスタにはゲート電極が設けられ、該ゲート電極は前記第１の部分領域と横方向に境を接するように形成され、前記ゲート電極により前記第１の部分領域が空乏化されうり、前記コレクタ領域は前記半導体本体の表面と境を接するように形成され、前記エミッタ領域は前記半導体本体中に埋め込まれるように形成され、前記コレクタ領域は、前記半導体本体の表面に形成されるメサ構造体の一部分を形成するように形成されることを特徴とする方法。
【請求項１０】
前記エミッタ領域上に設けられ、前記メサ構造体がエッチングを用いて形成される半導体層構造体中に前記ベース領域及び前記コレクタ領域が形成されることを特徴とする、請求項９に記載の方法。
【請求項１１】
前記メサ構造体の形成後に、第１の電気絶縁層と、導電性層と、第２の電気絶縁層とが、前記メサ構造体上に塗布され、その後に前記メサ構造体の上側部が化学的機械研磨を用いて再び露出されることを特徴とする、請求項９又は１０に記載の方法。
【請求項１２】
前記半導体本体の表面に層形状の領域を用いて前記ベース領域が形成され、前記半導体本体中の前記ベース領域の下に前記エミッタ領域が形成され、前記メサ構造体がナノワイヤとして形成され、前記ナノワイヤの縦軸が前記表面に対して垂直に延びるように前記ナノワイヤが前記半導体本体の表面上に設けられることを特徴とする、請求項９に記載の方法。
【請求項１３】
前記ナノワイヤが選択的堆積プロセスを用いて形成されることを特徴とする、請求項１２に記載の方法。
【請求項１４】
前記ナノワイヤの形成の後に、前記ナノワイヤにスペーサが設けられることを特徴とする、請求項１３に記載の方法。
【請求項１５】
電気的導電性層と第１の絶縁層とを用いて、前記スペーサが設けられた前記ナノワイヤが埋め込まれ、その後に、構造体が平坦化されることを特徴とする、請求項１４に記載の方法。
【請求項１６】
前記ナノワイヤの露出された端部に前記ナノワイヤよりも大きな断面を有する導電性領域が形成され、その後に、第２の絶縁層が前記構造体上に設けられ、導電性層及び前記導電性領域まで延びる前記第２の絶縁層中に複数の開口部が形成され、その後に、前記複数の開口部が導電性材料を用いて充てんされることを特徴とする、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板と、それぞれ第１の導電型、第１の導電型と反対の第２の導電型、及び第１の導電型の、エミッタ領域、ベース領域及びコレクタ領域を有する垂直型バイポーラ・トランジスタを備える半導体本体とを有する半導体装置であって、コレクタ領域は、ベース領域と境を接する第１の部分領域と、第１の部分領域と境を接する第２の部分領域とを備え、第１の部分領域は第２の部分領域よりも低いドーピング濃度を有し、トランジスタには第１の部分領域と横方向に境を接するゲート電極が設けられ、ゲート電極により第１の部分領域が空乏化されうる半導体装置に関する。このような装置は高電圧も印加される高周波数用途では非常に適している。コレクタ領域は低濃度ドープされた部分を有し、その結果として、この部分はゲート電極を用いて比較的簡単に空乏化されうる。それにより、しきい値周波数と、ベースとコレクタとの間の（又はエミッタとコレクタとの間の）破壊電圧と積が大きくなりうる。本発明はこのような装置を製造する方法にも関する。
【背景技術】
【０００２】
このような装置及びこのような方法は、２００３年２月２０日に国際公開第０３／０１５１７８号の下に公開された特許明細書から知られている。前記文献中には、垂直型バイポーラ・トランジスタとその製造とについての説明が与えられており、前記垂直型バイポーラ・トランジスタは、半導体本体中に埋め込まれており、エミッタ領域が半導体本体表面に存在する。より下方に位置するコレクタは、高濃度ドープされた接続領域とあまり高濃度ドープされていないドリフト領域とを備える。トランジスタには溝が横方向に境を接しており、その溝の側壁がゲート電極を収容し、ゲート電極によりドリフト領域が空乏化されうるもので、前述の利点がもたらされる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
知られている装置の欠点は、ＲＦ（無線周波数）特性が、まだ最適ではないことにある。さらに、装置の製造が、あまり簡単ではないことである。
【０００４】
従って、本発明の目的は、改善されたＲＦ特性をもたらし、その方法により、その装置が簡単に製造されることを可能にする、装置及び方法を提供することである。
【課題を解決するための手段】
【０００５】
この目的を達成するために、冒頭パラグラフ中で述べられたタイプの装置は、本発明によれば、コレクタ領域は半導体本体の表面と境を接するが、エミッタ領域は半導体本体中に埋め込まれ、半導体本体の表面に形成されるメサ構造体の一部分をコレクタ領域が形成することを特徴とする。垂直方向におけるエミッタとコレクタとの位置を反転することによりＲＦ特性は改善されている。半導体本体表面と境を接するメサ構造体中におけるコレクタ領域の位置決めは、とりわけＲＦ特性のさらなる改善など、いくつかの利点を有する。これは、一方では、このようなメサ構造体におけるコレクタ−ベース間容量が比較的小さいことによるものである。他方では、このような構造体は、コレクタ領域の横方向寸法が非常に小さく形成されることをより簡単に可能にする。それにより、ゲート電極のＲＦ特性についての有効性が十分に改善される。さらに、このようなメサ構造体は、それ自体比較的簡単に製造されることができ、さらに、知られている装置に比べて、このような構造体では、ゲート電極を設けることがより簡単になる。
【０００６】
さらに、ベース領域中のドーピング・レベルは、これがベース領域の完全な空乏化を引き起こすことなく低減されうるので、本発明による装置の動作は改善されうる。これは、ベース−コレクタ間接合の空乏領域がベース中に横方向に延びることができることに起因するものでありうる。これにより、電流がより大きくなり、速度がより高くなる。同じ効果により、高いアーリー電圧が実現されることも可能になり、その結果としてトランジスタは、より理想的な特性を有することになる。
【０００７】
第１の実施形態においては、前記エミッタ領域上に設けられ、前記メサ構造体がエッチングを用いて形成される半導体層構造体中に前記ベース領域及び前記コレクタ領域が形成される。このようにして、本発明による垂直型バイポーラ・トランジスタは簡単な態様によって形成される。
【０００８】
本発明による装置の好ましい実施形態においては、前記半導体本体の表面に層形状の領域を用いて前記ベース領域が形成され、前記ベース領域の下の前記半導体本体中に前記エミッタ領域が形成され、前記メサ構造体がナノワイヤを備え、該ナノワイヤの縦軸が前記半導体本体の表面に対して垂直に延びるようにして前記ナノワイヤが前記半導体本体の表面上に設けられる。このような装置は、本発明による方法を用いて簡単に製造されることができ、優れたＲＦ特性と破壊電圧特性を示す。
【０００９】
本出願においては、用語「ナノワイヤ」は、少なくとも１つの横方向の寸法が、０．５ｎｍと１００ｎｍとの間の、さらにとりわけ１ｎｍと５０ｎｍとの間の範囲内にある本体を意味するように解釈されるべきである。横方向の２方向のナノワイヤの寸法は前記範囲内にあることが好ましい。このような横方向寸法は、フォトリソグラフィを用いては達成されることはなく、或いは少なくとも簡単には達成されることはないが、このような寸法は、とりわけＩＣ（集積回路）技術における進展中の微細化に関しては望ましい。この点については、半導体素子、この場合には１つ（又は複数）のバイポーラ・トランジスタについての構成要素密度に加えて、速度、破壊電圧、並びに電流消費量及び／又は電力消費量も、非常に重要な役割を果たす。
【００１０】
本発明による装置の比較的高い破壊電圧は、以下の特性により可能となる。先ず第１に、ナノワイヤ中の空乏領域の比較的大きな厚さにより最大電界が低減させられる。これは、同様に、ベース領域表面に比べて比較的小さな、コレクタ領域を備えるナノワイヤの表面に起因されることができる。さらに、ゲート電極の高められた有効性により最大電界が低減させられる。
【００１１】
とりわけナノワイヤが使用されるときには、コレクタ領域を形成するために選択的堆積プロセスが適用されることが好ましい。それにより、横方向寸法が非常に小さくなるだけでなく、コレクタ領域に対し大きなバンドギャップを有する半導体材料の使用もさらに簡単に行われる。衝撃イオン化による電子−正孔対の生成は、この材料中ではあまり簡単ではないので、このような材料は、所望の特性のさらなる改善に寄与する。
【００１２】
有利な実施形態においては、ナノワイヤは、それ故に、より大きなバンドギャップを有する材料を備える。ナノワイヤにはスペーサが設けられ、ベース領域は、そのスペーサが設けられたナノワイヤに対して自己整合するように形成されることが好ましい。電気的絶縁材料のスペーサは、ゲート電極を形成するためにも使用されてもよい。その半導体材料はシリコンを備えることが好ましい。
【００１３】
基板と、それぞれ第１の導電型、前記第１の導電型と反対の第２の導電型、及び前記第１の導電型の、エミッタ領域、ベース領域及びコレクタ領域を備える垂直型バイポーラ・トランジスタが形成される半導体本体とを有する半導体装置を製造する方法であって、前記コレクタ領域には、前記ベース領域と境を接する第１の部分領域と、前記第１の部分領域と境を接する第２の部分領域とが設けられ、前記第１の部分領域は前記第２の部分領域よりも低いドーピング濃度を有しており、前記トランジスタにはゲート電極が設けられ、該ゲート電極は前記第１の部分領域と横方向に境を接するように形成され、前記ゲート電極により前記第１の部分領域が空乏化されうる方法が、本発明によれば、前記コレクタ領域は前記半導体本体の表面と境を接するように形成され、前記エミッタ領域は前記半導体本体中に埋め込まれるように形成され、前記コレクタ領域は、前記半導体本体の表面に形成されるメサ構造体の一部分を形成するように形成されることを特徴とする。このようにして、本発明による装置は、簡単な態様により得られる。
【００１４】
本発明による方法の一実施形態においては、前記エミッタ領域上に設けられ、前記メサ構造体がエッチングを用いて形成される半導体層構造体中に前記ベース領域及び前記コレクタ領域が形成される。マスクの使用と組み合わせた表面からのエッチングの適用は比較的簡単である。
【００１５】
修正形態は、前記メサ構造体の形成の後に、第１の電気絶縁層と、導電性層と、第２の電気絶縁層とが、前記メサ構造体上に塗布され、その後に前記メサ構造体の上側部が化学的機械研磨を用いて再び露出される。このようにして、トランジスタには簡単な態様によりゲート電極が設けられることができる。ゲート電極を形成するために使用される導電性層の端面を介して前記層の小さな部分は、例えばエッチングによりもう一度除去されてもよく、キャビティは、絶縁材料を用いて充てんされてもよい。結果として、ゲート電極とコレクタ接続導体との間の短絡を防止することが簡単になる。この変形形態はとりわけ、別々の接続領域がベース領域とゲート電極について形成される、本発明による装置の製造のためには適している。
【００１６】
重要な一実施形態においては、前記半導体本体の表面に層形状の領域を用いて前記ベース領域が形成され、前記半導体本体中の前記ベース領域の下に前記エミッタ領域が形成され、前記メサ構造体がナノワイヤとして形成され、前記ナノワイヤの縦軸が前記表面に対して垂直に延びるように前記ナノワイヤが前記半導体本体の表面上に設けられる。ナノワイヤは選択的堆積技法を用いて形成されることが好ましい。ナノワイヤにはスペーサが設けられることが有利である。
【００１７】
有利な修正形態においては、電気的導電性層と第１の絶縁層とを用いて、前記スペーサが設けられた前記ナノワイヤが埋め込まれ、その後に、構造体が平坦化される。前記ナノワイヤの露出された端部に前記ナノワイヤよりも大きな断面を有する導電性領域が形成され、その後に、第２の絶縁層が前記構造体上に設けられ、導電性層及び前記導電性領域まで延びる前記第２の絶縁層中に複数の開口部が形成され、その後に、前記複数の開口部が導電性材料を用いて充てんされることが好ましい。
【００１８】
本発明のこれらの態様及び他の態様は、以降に説明される１つ（又は複数）の実施形態から明らかであり、また明らかにされることになる。
【発明を実施するための最良の形態】
【００１９】
これらの図面は縮尺して描かれてはおらず、一部の寸法は明確に示すために強く誇張されている。可能な場合にはいつでも、対応する諸領域又は諸部分には、同じハッチングと同じ参照符号が与えられている。
【００２０】
図１は、本発明による垂直型バイポーラ・トランジスタを備える半導体装置１０の第１の実施形態の、厚さ方向に対して直角な概略断面図である。この実施例の装置１０は、基板１１を（図１参照）、この場合には、ｎ形シリコン基板を備え、そのｎ形シリコン基板上には、この場合にはｐ形の半導体領域２が存在し、この半導体領域は、この場合には、ＳｉＧｅの混晶（約２５原子％のＧｅ含有量）を含み、約２０ｎｍの厚さを有する、トランジスタのベース領域２を形成する。ベース領域２はｎ形エミッタ領域１上に位置しており、このｎ形エミッタ領域は、ここではいわゆるトレンチ分離の形態の絶縁領域４０、４１の間の半導体本体中に形成される。ベース領域２の上部に、この場合には約１０ｎｍの直径と１００ｎｍの高さを有し、メサ構造体６を形成するシリコンのナノワイヤ３０を備える、トランジスタのコレクタ領域３が存在する。前記ナノワイヤの周囲には、この場合には二酸化ケイ素から成る、約１０ｎｍの幅を有するスペーサ２２が存在する。コレクタ領域３は、（より薄い）高濃度ドープされた領域３Ｂと、ベース領域２と境を接する（より厚い）低濃度ドープされた部分３Ａとを備える。
【００２１】
ナノワイヤ３０、３の周囲には、この場合には多結晶シリコンを含み、ベース領域２の側面と直接連結した導電性領域１５０が存在する。導電性領域１５０は、この場合にはベース領域２の接続領域、並びに、ゲート電極５を形成し、ゲート電極５によってベース領域と境を接するコレクタ領域３の低濃度ドープされた部分が空乏化されうる。ここでは、これは、導電性領域１５０がコレクタ領域３の低濃度ドープされた部分を超えて延びるように導電性領域１５０の厚さを選択することにより達成される。自己整合していることに加えて、この実施形態は、また非常にコンパクトでもある。この変形形態は、多数の個々のトランジスタを備える装置１０中において有利に使用されうる。導電性領域１５０上には、例えば二酸化ケイ素から成る２層の電気絶縁層１３、１４が存在する。ナノワイヤ３０上には、この場合には多結晶シリコンから成る、コレクタ３のための（より大きな）接続領域１５が存在する。導電性領域５、１５０上には、開口部が、１層／複数層の絶縁層１３、１４中に形成され、これらの開口部は、導電性材料１６で、例えばアルミニウムや銅などの金属で充てんされ、これらの開口部は、一方ではベース領域とゲート電極のための、他方ではコレクタ領域のための接続領域としての役割を果たす。基板領域１１は、もちろんｐ形シリコン基板中に形成されたいわゆるｎウェルであってもよい。この実施例の装置１０は、本発明による方法の第１の実施形態を使用して以降に説明されるようにして製造されてもよい。
【００２２】
図２から図１５は、本発明による方法の一実施形態を用いた、製造プロセスの逐次的な諸段階における、図１の装置の、厚さ方向に対して直角な概略的断面図である。シリコンのｎ形基板１１が、開始材料として使用される（図２参照）。前記基板中に、二酸化ケイ素の絶縁領域４０が形成される。次いで、ＳｉＧｅのエピタキシャル層２０が、気相エピタキシを用いてこの構造体上に設けられ、前記エピタキシャル層は、絶縁領域４０上では多結晶になり、前記絶縁領域間では単結晶になる。
【００２３】
その後に（図３参照）、この場合には二酸化ケイ素から成る絶縁層５０が、この実施例においてはＳｉＧｅ層２０上のＣＶＤ（化学気相成長法）を用いて設けられる。フォトレジスト層６０が前記絶縁層の最上部上に設けられる。
【００２４】
レジスト層６０は、フォトリソグラフィを用いてパターン形成され（図４参照）、その後、レジスト層６０中の開口部においては絶縁層が、エッチングを用いて局所的に除去される。その後に、金属層、この場合には１０ｎｍの厚さのＡｕ層７０が、この場合は蒸着を用いて、結果として生じる構造体上に設けられる。
【００２５】
次に（図５参照）、レジスト層６０が除去されるリフトオフ・プロセスが適用されて、レジスト層６０の上部に位置するＡｕ層７０の諸部分を除去する。結果として、Ａｕ層７０はＳｉＧｅ層２０上に直接に存在するだけである。
【００２６】
次に（図６参照）、Ａｕ層７０の残りの部分が熱にさらされることにより溶融させられ、このプロセス中に、Ａｕのしずく形状の区域７１が、ある上昇温度で形成される。この実施例においては、少量のシリコンがその中に溶解している。
【００２７】
その後に（図７）、この場合にはシリコンから成るナノワイヤ３０が、気相成長プロセスを用いてＳｉＧｅ層２０上に成長させられる。前記プロセスにおいては、しずく形状の金属領域７１は、その結果それがナノワイヤ３０の最上部上に位置しているかのように持ち上げられる。前記ワイヤ３０は、形成されるべきトランジスタのコレクタ領域３を形成する。その成長プロセス中に、ワイヤ３０には、この実施例において選択されるように軸方向にドーピング・プロファイルがもたらされる。ここで、ナノワイヤ３０に使用される材料は、好ましくは比較的大きなバンドギャップと、シリコンの格子定数から比較的わずかしかずれていない格子定数とを有するＧａＰなどのＩＩＩ−Ｖ族材料であることが有利でもあることに明確に留意されたい。
【００２８】
その後に（図８参照）、絶縁層５０の残りの部分は、エッチングを用いて除去され、また（図９参照）、電気絶縁層２２が、その構造体上に設けられる。異方性エッチング・プロセス（図１０参照）を用いて、層２２のプレーナ部分が、再び除去され、その結果ナノワイヤ３０には、前記ナノワイヤ３０を取り囲むスペーサ２２が設けられることになる。
【００２９】
その後に（図１１参照）、ナノワイヤ３０に隣接した半導体本体１２の一部分がエッチングによって除去される。次に（図１２参照）、ウェット熱酸化プロセスが、半導体本体１２中の凹部の場所において実行され、その結果として電気絶縁領域４１が、半導体本体表面に形成される。基板１１（エミッタ１）はベース領域２よりもずっと高濃度にドープされているので、ベース領域２側面上の絶縁領域４１は、この領域４１が基板１１と境を接する場所よりもずっと薄くなる。絶縁領域４１を短時間エッチングすることにより（図１３参照）、ベース領域２の側面は再び露出される。
【００３０】
次に（図１４参照）、多結晶シリコン領域１５０が形成される。これは、例えばＣＶＤを用いて達成されてもよい。この実施例においては、この目的のために、ベース２の側壁上にベース２のための接続領域を成長させるための選択的エピタキシャル成長プロセスが使用される。
【００３１】
次に（図１５参照）、第１の電気的絶縁層１３が構造体上に設けられ、その後にＣＭＰ（化学的機械研磨）を使用した平坦化工程が実行される。この実施例においては、ナノワイヤ３０上のしずく形状の金属領域７１も、この平坦化工程において除去される。
【００３２】
その後に（図１参照）、ナノワイヤ３０に電気的に接触し、前記ナノワイヤ３０よりも大きな横方向寸法を有する多結晶シリコン接続領域１５が形成される。これは、この場合には、その後にフォトリソグラフィとエッチングを用いてパターン形成されるドープされたポリＳｉの一様な層を塗布することにより達成される。
【００３３】
最後に（図１参照）、二酸化ケイ素の第２の電気絶縁層１４が設けられる。前記絶縁層中には、導電性領域５、１５０とコレクタ接続領域１５へと走るチャネル形状の開口部が形成され、これらの開口部は、アルミニウムや銅などの金属１６で充てんされる。
【００３４】
導電性領域１５０（図１４参照）は、ＣＶＤプロセスなどの一様な堆積プロセスをナノワイヤ３０上で実行することにより、形成されてもよく、その後にＣＭＰを用いた平坦化プロセスが継続されることにさらに留意されたい。第１の絶縁層１３（図１５参照）は、前記ＣＭＰ工程に先立って同様にして設けられてもよい。代わりに前記層は、前記ＣＭＰ工程の後に設けられてもよい。
【００３５】
図１６は、図１に示される装置のトランジスタの厚さ方向におけるドーピング濃度の変化を概略的に示している。トランジスタのコレクタ３を形成するナノワイヤ３０の軸方向のこのドーピング・プロファイルの重要性については、以上に指摘されている。
【００３６】
図１７Ａ及び１７Ｂは、それぞれ、最大電界強度Ｅｍａｘと増倍係数Ｍに対する図１の装置の寸法の影響をベースとコレクタとの間の接合にかかる逆電圧Ｖｒの関数として示すものである。これらの図面中には、Ｍ−１がプロットされており、Ｍは、この場合には電子についての増倍係数である。曲線ａ、ｂ及びｃは、それぞれ等表面における１次元の場合、５０ｎｍの直径を有するナノワイヤ、及び２０ｎｍの直径を有するナノワイヤに対応する。これらの図面は、コレクタ領域の直径がより小さくなり、従ってより表面がより小さくなると、その中における空乏領域の広がりが増大させられ、その結果として最大電界強度が減少させられることを示している。その結果、増倍係数は、低減させられ、それ故に破壊電圧は増大させられる。
【００３７】
図１８は、図１に示される装置のゲート電極の存在の影響を示すものである。この場合においても、Ｍ−１（Ｍは、増倍係数である）が、曲線Ａにおいては、フィールド・プレート（ゲート電極）のない１次元の場合について、曲線Ｂにおいては、フィールド・プレート（ゲート電極）を有する場合について、Ｖｒ（コレクタ−ベース間接合にかかる電圧）の関数としてプロットされている。増倍係数Ｍが、最後に述べられた場合においては、かなり小さいので、コレクタの破壊電圧は、前記場合にはかなり高くなる。
【００３８】
本発明は、本明細書中に説明されている例示の実施形態だけには限定されず、本発明の範囲内においては多数の変形形態及び修正形態が当業者に対して可能となる。例えば、本発明は、バイポーラ装置中だけでなく、Ｂｉ（Ｃ）ＭＯＳ（バイポーラ（相補形）金属酸化膜半導体）ＩＣ（集積回路）においても適用されてもよい。本発明はまた、ＰＮＰトランジスタに適用されてもよい。諸ＩＣに加えて、本発明は、個々のバイポーラ・トランジスタに適用されてもよい。
【００３９】
ＳＴＩ分離領域の代わりに、ＬＯＣＯＳ（シリコン局所酸化）技法を用いて得られる分離領域が使用されてもよいことにさらに留意されたい。ベースのためのＳｉ−Ｇｅの混晶に加えて、ＳｉとＣとの混晶や純粋なＳｉなど、他の混晶も効果的に使用されることができる。
【００４０】
絶縁層を用いて、半導体本体から分離された導電性ゲート電極の代わりに、いわゆるＳＩＰＯＳ（半絶縁多結晶シリコン）層の形態のゲート電極も適用されてもよいことにさらに明確に留意されたい。ｐ−ｉ−ｎダイオードに基づいたゲート電極も使用されてもよい。この場合においては、電圧降下がｉ領域にまたがって生じる。
【００４１】
最後に、ゲート電極とベース領域との接続導体には、別々の接続が設けられてもよいことにもう一度留意されたい。この場合は、本製造プロセスが幾分適用されるということだけである。この修正形態の適切な方法は、メサ構造体上に堆積させられ、メサの（電気絶縁された）側面を覆う比較的薄い導電性層を使用する。この層はメサからある距離おいて中断されて、ベース領域とゲート電極との接続を別々にしてもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明による半導体装置の一実施形態の厚さ方向に対して直角な概略断面図である。
【図２】本発明による方法の一実施形態を用いた製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図３】本発明による方法の一実施形態を用いた製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図４】本発明による方法の一実施形態を用いた製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図５】本発明による方法の一実施形態を用いた製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図６】本発明による方法の一実施形態を用いた製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図７】本発明による方法の一実施形態を用いた製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図８】本発明による方法の一実施形態を用いた製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図９】本発明による方法の一実施形態を用いた製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図１０】本発明による方法の一実施形態を用いた製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図１１】本発明による方法の一実施形態を用いた、製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図１２】本発明による方法の一実施形態を用いた製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図１３】本発明による方法の一実施形態を用いた製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図１４】本発明による方法の一実施形態を用いた製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図１５】本発明による方法の一実施形態を用いた製造プロセスの逐次的な諸段階のうちのある段階における、図１の装置の厚さ方向に対して直角な概略的断面図である。
【図１６】図１に示される装置のトランジスタについての厚さ方向におけるドーピング濃度の変化を概略的に示す図である。
【図１７Ａ】最大電界強度に対する図１に示される装置の寸法の影響を電圧の関数として示す図である。
【図１７Ｂ】増倍係数に対する図１に示される装置の寸法の影響を電圧の関数として示す図である。
【図１８】図１に示される装置のゲート電極の存在の影響を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図９】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【国際調査報告】
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