(57)【要約】【解決手段】複数の異なる周波数を含む入力信号を受信するための入力端と、第１の周波数帯域内の出力信号を通過させるための出力端とを有することができるフィルタが開示される。フィルタは、フィルタの入力端とフィルタの出力端との間に結合された回路を含んでいてもよく、この回路は、第２の周波数帯域内の入力信号の減衰を増加させるよう、第２の周波数帯域内に１つまたは複数の零点を加えるようになっていてもよい。フィルタの複数の部分を用いて、このような回路を形成することができる。フィルタは、このフィルタを用いる電気的システムによって使用可能である。
2008529360.tif 000002
【特許請求の範囲】
【請求項１】
複数の異なる周波数を含む入力信号を受信するための入力端と、第１の周波数帯域内の出力信号を通過させるための出力端とを有するフィルタと、
前記フィルタの入力端と前記フィルタの出力端との間に結合された回路であって、第２の周波数帯域内の入力信号の減衰を増加させるよう、前記第２の周波数帯域内に１つまたは複数の零点を加えるためのものである回路とを備えたことを特徴とする装置。
【請求項２】
前記フィルタは、ローパスフィルタ、ハイパスフィルタおよびバンドパスフィルタの少なくとも１つによって構成されていることを特徴とする請求項１記載の装置。
【請求項３】
前記回路は、キャパシタとインダクタの少なくとも１つを備えたことを特徴とする請求項１記載の装置。
【請求項４】
前記回路は、前記フィルタの第１の部分と、前記フィルタの第２の部分とによって構成されていることを特徴とする請求項１記載の装置。
【請求項５】
前記第１の部分は、キャパシタの少なくとも一部によって構成されていることを特徴とする請求項４記載の装置。
【請求項６】
前記キャパシタは、平行平板キャパシタによって構成されていることを特徴とする請求項５記載の装置。
【請求項７】
前記第２の部分は、インダクタの少なくとも一部によって構成されていることを特徴とする請求項５記載の装置。
【請求項８】
前記インダクタは、スパイラルインダクタによって構成されていることを特徴とする請求項７記載の装置。
【請求項９】
前記第１の部分は、追加のキャパシタを形成するために、前記第２の部分に対して所定の位置関係で配置されていることを特徴とする請求項７記載の装置。
【請求項１０】
前記第１の周波数帯域は、前記第２の周波数帯域におけるいかなる周波数も含まないことを特徴とする請求項１記載の装置。
【請求項１１】
前記回路は、前記入力端に直接接続されていることを特徴とする請求項１記載の装置。
【請求項１２】
前記回路は、前記出力端に直接接続されてはいないことを特徴とする請求項１記載の装置。
【請求項１３】
前記回路は、前記フィルタの一部を介して前記出力端に結合されていることを特徴とする請求項１２記載の装置。
【請求項１４】
前記フィルタは、複数のキャパシタと複数のインダクタとによって構成されていることを特徴とする請求項１記載の装置。
【請求項１５】
前記回路は、前記複数のキャパシタのうちの１つの第１の部分と、前記複数のインダクタのうちの１つの第２の部分とによって構成されていることを特徴とする請求項１４記載の装置。
【請求項１６】
前記第１の部分は、追加のキャパシタを形成するために、前記第２の部分に対して所定の位置関係で配置され、前記追加のキャパシタは、前記複数のキャパシタの１つを構成しないことを特徴とする請求項１５記載の装置。
【請求項１７】
前記追加のキャパシタは、前記複数のインダクタのうちの一対の間に配置されることを特徴とする請求項１６記載の装置。
【請求項１８】
前記複数のキャパシタと前記複数のインダクタは、薄膜素子からなることを特徴とする請求項１４記載の装置。
【請求項１９】
複数の異なる周波数を含む入力信号を受信するための入力端と、第１の周波数帯域内の出力信号を通過させるための出力端とを有するフィルタと、
前記フィルタの第１の部分と前記フィルタの第２の部分とによって構成される電気的装置であって、前記フィルタの前記第１の部分が前記第２の部分と所定の位置関係を有することによって形成される電気的装置とを備えたことを特徴とする装置。
【請求項２０】
前記電気的装置は、第２の周波数帯域内の入力信号の減衰を増加させるよう、前記第２の周波数帯域内に１つまたは複数の零点を加えるために、前記フィルタの入力端と前記フィルタの出力端との間に結合されていることを特徴とする請求項１９記載の装置。
【請求項２１】
フィルタを含む電気的システムであって、前記フィルタは、複数の異なる周波数を含む入力信号を受信するための入力端と、第１の周波数帯域内の出力信号を通過させて前記電気的システムの一部に到達させるための出力端とを有するものである電気的システムと、
前記フィルタの入力端と前記フィルタの出力端との間に結合された回路であって、第２の周波数帯域内の入力信号の減衰を増加させるよう、前記第２の周波数帯域内に１つまたは複数の零点を加えるためのものである回路とを備えたことを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号をフィルタリングするシステムおよび方法に関し、より詳細には、阻止帯域性能の改良されたフィルタと、そのようなフィルタを使用しうるシステムおよび方法に関する。
【背景技術】
【０００２】
本明細書において、下記の括弧内の用語は以下のように定義される。
（ａ）「バンドパスフィルタ」は、所定の周波数帯域内の周波数における信号を通過させ、この所定の周波数帯域より高域の周波数における信号およびこの所定の周波数帯域より低域の周波数における信号を阻止することのできるフィルタを指す。
（ｂ）「キャパシタ」は、キャパシタンス（容量）を有することのできる構造を指し、例えば、誘電体等の絶縁材料によって分離された少なくとも２つの導電用材料であって、それら導電用材料間に電位差が存在するときに電荷を蓄積することができるものを指す。
（ｃ）「回路」は、電子が流れることのできる経路であって、１つ以上の電気部品を含みうるものを指す。
（ｄ）「カットオフ周波数」は、フィルタの振幅応答が通過帯域のピーク値より所定の量（例えば３ｄＢ）だけ小さくなる周波数を指す。
（ｅ）「フィルタ」は、所定の周波数帯域内の信号の通過と、この所定の周波数帯域外の信号の阻止を可能にしうる回路または装置を指す。
（ｆ）「周波数帯域」は、１つ以上の周波数範囲を指し、各周波数範囲は、高周波側の周波数と低周波側の周波数とによって規定される。
（ｇ）「ハイパスフィルタ」は、所定の周波数より高域の周波数における信号を通過させ、この所定の周波数より低域の周波数における信号を阻止することのできるフィルタを指す。
（ｈ）「インダクタ」は、インダクタンスを有することのできる構造を指し、例えば、磁界を生成するためにコイル状に巻かれた導体を指す。
（ｉ）「ローパスフィルタ」は、所定の周波数より低域の周波数における信号を通過させ、この所定の周波数より高域の周波数における信号を阻止することのできるフィルタを指す。
（ｊ）「通過帯域」は、減衰量が所定のデシベルの値（例えば３ｄＢ）以下となりうる周波数帯域を指す。
（ｋ）「阻止帯域」は、フィルタによって信号強度が所定の減衰を受ける周波数帯域を指す。
（ｌ）「零点」は、ラプラス領域における連続時間伝達関数Ｈ（ｓ）の場合にはその変数（ｓ）、Ｚ領域における離散時間伝達関数Ｈ（ｚ）の場合にはその変数（ｚ）であって、その伝達関数の分子を強制的にゼロにする任意の値を指す。
【０００３】
フィルタ性能を示す一つの尺度は、阻止帯域における信号減衰である。一般に、阻止帯域において、より大きな減衰をもたらすフィルタが求められている。フィルタ性能を示す他の尺度は、阻止帯域の帯域幅であり、通常、より広い帯域幅が求められる。フィルタ性能を示す更に他の尺度は、通過帯域周波数と阻止帯域周波数との間のロールオフ周波数の傾斜である。多くの場合、ロールオフ周波数の境界域では傾斜がより急峻となること、すなわち、通過帯域周波数と阻止帯域周波数との間のロールオフをより急峻にすることが望まれる。
【０００４】
通過帯域周波数と阻止帯域周波数との間でのロールオフ周波数の傾斜を急峻にするには、チェビシェフ型やバターワース型のフィルタに比べ、エリプティック型のフィルタが望ましい。阻止帯域周波数における減衰をより大きくするには、複数のフィルタ部を用いて、阻止帯域減衰量の合計が各フィルタ部の減衰量の和からなるフィルタを効果的に構成することが考えられる。
【０００５】
阻止帯域において減衰を大きくするために複数のフィルタ部を用いることで、いくつかの問題が生じる可能性がある。第１に、フィルタ部間のクロスカップリングが、減衰を抑制する可能性がある。このようなクロスカップリングを制限するため、シールド手段を用いて個々のフィルタ部をアイソレートしてもよいが、その結果フィルタのコストやサイズの上昇をまねく可能性がある。第２に、フィルタ部の数が増えるにつれてフィルタ全体の構成要素の数も増えるため、フィルタのコストやサイズを更に上昇させることになる。第３に、フィルタ部の数を増やすと、通過帯域におけるフィルタの全体的な挿入損失が増加する。このように、阻止帯域において減衰を大きくするために複数のフィルタ部を用いることで、フィルタの構成要素の増加とアイソレーションの配慮が必要となり、フィルタのコストが上昇するばかりでなく、通過帯域の挿入損失も増加する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、先行技術の上記の問題およびその他の問題を克服できるフィルタが望まれる。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によれば、複数の異なる周波数を含む入力信号を受信するための入力端と、第１の周波数帯域内の出力信号を通過させるための出力端とを有するフィルタと、フィルタの入力端とフィルタの出力端との間に結合された回路とを備えた装置が開示される。この回路は、第２の周波数帯域内の入力信号の減衰を増加させるよう、第２の周波数帯域に１つまたは複数の零点を加えるためのものである。
【０００８】
本発明の他の実施形態によれば、複数の異なる周波数を含む入力信号を受信するための入力端と、第１の周波数帯域内の出力信号を通過させるための出力端とを有するフィルタと、フィルタの第１の部分とフィルタの第２の部分とによって構成される電気的装置とを備えた装置が開示される。この電気的装置は、フィルタの第１の部分が、第２の部分と所定の位置関係を有することによって形成される。
【０００９】
本発明の更に他の実施形態によれば、フィルタを含む電気的システムであって、このフィルタは、複数の異なる周波数を含む入力信号を受信するための入力端と、第１の周波数帯域内の出力信号を通過させて電気的システムの一部に到達させるための出力端とを有するものである電気的システムと、フィルタの入力端とフィルタの出力端との間に結合された回路であって、第２の周波数帯域内の入力信号の減衰を増加させるよう、第２の周波数帯域内に１つまたは複数の零点を加えるためのものである回路とを備えたシステムが開示される。
【００１０】
本発明のその他の目的と利点は、一部は以下の記述の中で説明され、また一部は以下の記述により自明であるか、もしくは本発明の実施によって理解されるであろう。本発明の目的と利点は、添付の特許請求の範囲において具体的に示された要素および組み合わせによって認識され且つ達成されるであろう。
【００１１】
これまでの全般的な記述と以下の詳細な記述は、いずれも専ら例示と説明のためのものであり、特許請求の範囲に記載の本発明を限定するものではない。
【００１２】
本明細書に含まれ、本明細書の一部を構成する付属図面は、本発明のいくつかの実施の形態を示しており、本明細書の記述と共に、本発明の原理を説明するために用いられる。
【発明を実施するための最良の形態】
【００１３】
以下、付属図面に例示された本発明の典型的な実施形態を詳細に参照する。図中、可能な限り、同一または類似の部材には同一の符号を用いている。
【００１４】
図１は、本発明に合致するシステムおよび方法に従うフィルタ１０の一実施形態を示す電気回路図である。フィルタ１０は、入力ノード１４と出力ノード２２とを有するローパスフィルタによって構成されていてもよい。入力ノード１４と出力ノード２２は、それぞれ、反対側のノードにおいてグランドに結合された入力負荷１２と、反対側のノードにおいてグランドに結合された出力負荷３０に結合されている。フィルタ１０は、共振回路２４、共振回路２６、および共振回路２８を含んでいてもよい。共振回路２４は、一端がノード１４に結合され他端がインダクタＬ２に直列に結合されたキャパシタＣ２を含んでいてもよく、インダクタＬ２はグランドに結合されていてもよい。共振回路２６は、ノード１４とノード１６との間においてインダクタＬ１に並列に結合されたキャパシタＣ１を含んでいてもよい。共振回路２８は、一端がノード１８に結合され他端がキャパシタＣ４に直列に結合されたインダクタＬ４を含んでいてもよく、キャパシタＣ４はグランドに結合されていてもよい。フィルタ１０は、更に、インダクタＬ３，Ｌ５，Ｌ６とキャパシタＣ３を含んでいてもよい。インダクタＬ３はノード１６とノード１８との間に結合され、一方、インダクタＬ５はノード１８とノード２０との間に結合されていてもよい。インダクタＬ６はノード２０とノード２２との間に結合されていてもよい。キャパシタＣ３はノード１４とノード２０との間に結合されていてもよい。
【００１５】
図２は、本発明に合致するシステムおよび方法に従う、フィルタ１０の一実施形態を実現するための３次元回路レイアウトにおいて使用可能な材料層３２の平面図であり、図１の電気回路図における電気部品の識別符号を含んだ図である。
【００１６】
図２に示すように、フィルタ１０は、ローパスフィルタ、例えば、Ｃ１，Ｃ２，Ｃ４のような平行平板キャパシタやＬ１およびＬ５とＬ６の一部との組み合わせのようなスパイラルインダクタ等の薄膜素子を使用しうるエリプティック型ローパスフィルタによって構成することができる。このローパスフィルタは、例えば、フィルタ１０の入力端と出力端との間に容量性および／または誘導性の結合機構を設けることによって、阻止帯域性能を向上させることが可能である。結合機構は、阻止帯域における減衰を増加させるよう、阻止帯域に１つまたは複数の減衰零点を加えるものであってもよい。
【００１７】
図２に示すように、フィルタ１０は、何ら追加の構成要素を用いることなく、フィルタ１０自身によって提供される、例えばキャパシタＣ３のような容量性の結合機構を用いることができる。例えば、結合機構は、フィルタ１０の第１の部分（例えばキャパシタＣ２）を、共振回路２６とフィルタ１０の第２の部分（例えばインダクタＬ６）との間に配置することによって実現できる。このような配置により、望ましい容量性結合を生じさせることができるばかりでなく、インダクタＬ１とインダクタＬ５との間の距離を増加させ、その結果望ましくない誘導性結合を低減することができる。
【００１８】
望ましい容量性結合の量は、任意の手法により制御することができる。望ましい容量性結合を実現するため、結合機構を実現するのに使用しうるフィルタ１０の第１および第２の部分について、所定のサイズ、形状、レイアウトおよび／または材料を選択することができる。例えば、フィルタ１０の第２の部分（例えばインダクタＬ６）に対するフィルタ１０の第１の部分（例えばキャパシタＣ２）の空間的配置を適切に行うことによって、容量性結合の量を制御することができる。これにより、図２において符号Ｃ３を付した楕円型領域によって識別されるような、結合機構（例えばエッジ間結合）を設けることができる。所定量の結合（例えば、カットオフ周波数が約２．４ＧＨｚのローパスフィルタによって構成しうる本実施形態のフィルタ１０においては０．０１ｐＦないし０．５ｐＦ）を得るには、このような結合機構は、２枚平板式の金属−絶縁体−金属キャパシタ（以下、ＭＩＭと記す）の平板を重ねる場合よりも制御が容易であると考えられる。更に、インダクタＬ５とインダクタＬ６の一部とによって構成されうる出力インダクタコイルの回転方向（例えば、時計方向もしくは反時計方向）を所望の方向にすることで、容量性結合の量を制御することができる。
【００１９】
図２は、共振回路２４のうち、相互接続用金属の層によって構成されうる、キャパシタＣ２の一部（例えば平板）ならびにインダクタＬ２を示す。回路素子間の相互接続用金属は、寄生インダクタンスを加える可能性があり、これによってフィルタの性能が劣化する恐れがある。より優れた阻止性能を実現するため、フィルタ１０は、有用な回路、例えば共振回路２４のような共振回路を形成するのに使用しうる有用な回路素子、例えばＬ２等のインダクタを形成するのに、相互接続用金属を用いてもよい。このような相互接続用金属によって得られるインダクタンスは、例えば、相互接続用金属について所定のサイズ、形状、レイアウトおよび／または材料を選択する等の任意の手法によって制御することができ、これにより所望のインダクタンスを得ることができる。
【００２０】
図２は、共振回路２６のうち、インダクタＬ１（例えばスパイラルインダクタ）と、キャパシタＣ１の一部（例えば平板）を示す。
【００２１】
図２は、共振回路２８のうち、インダクタＬ４（例えば相互接続用金属）（破線で表されており、後述するように、相互接続用金属が他の層の上に形成されていることを示している）と、キャパシタＣ４の一部（例えば平板）を示す。
【００２２】
インダクタＬ３（例えば相互接続用金属）も破線で表されており、後述するように、相互接続用金属が他の層の上に形成されていることを示している。インダクタＬ５（例えばスパイラルインダクタ）は、インダクタＬ６（例えば相互接続用金属）に結合され、インダクタＬ６は、金属部分６４に結合された金属相互接続部分７０によって構成されてもよい。金属部分６４は、図２において、金属相互接続部分７０の端部から、符号Ｃ３を付した楕円型領域まで延在するＬ字型の部分である。キャパシタＣ３は、フィルタ１０の第１の部分（例えばキャパシタＣ２の一部分）と、フィルタ１０の第２の部分（例えばＬ字型部分６４の一部）とによって形成することができる。キャパシタＣ３によって得られるキャパシタンスは、例えば、キャパシタＣ３を形成するフィルタ１０の第１および第２の部分について所定のサイズ、形状、レイアウトおよび／または材料を選択する等、任意の手法によって制御することができる。
【００２３】
図３は、本発明に合致するシステムおよび方法に従う、フィルタ１０の一実施形態を実現する３次元回路レイアウトの斜視図である。フィルタ１０は、例えば１層以上の誘電材料層および／または１層以上の金属化材料層といった、１層以上の材料層を含むよう、任意の公知の作製工程によって作製することができる。
【００２４】
図３に示すように、フィルタ１０は材料層３２〜３６を含んでいてもよい。材料層３２は１つ以上の任意の公知の金属化材料によって構成されていてもよい。材料層３２のレイアウトについては更に、図４Ａ，４Ｂを参照して後述する。材料層３６も１つ以上の任意の公知の金属化材料によって構成されていてもよい。材料層３６のレイアウトについては更に、図４Ｃを参照して後述する。材料層３４は１つ以上の任意の公知の誘電材料によって構成されていてもよい。材料層３４のレイアウトについては更に、フィルタ１０の実施形態を作製するのに用いることのできる工程を示す図９Ａ，９Ｂと図１０Ａ，１０Ｂを参照して後述する。
【００２５】
図４Ａ〜４Ｃは、本発明に合致するシステムおよび方法に従う、フィルタ１０の一実施形態を実現する３次元回路レイアウトにおいて使用可能な材料層を示す平面図である。図３に示すように、フィルタ１０は、一層以上の誘電材料層によって構成しうる材料層３４の対向する面上に設けられた金属化材料層３２，３６を含んでいてもよい。図４Ａ〜４Ｃは、ソネット・ソフトウェア社のSonnet EM Suiteという名称のソフトウェア・アプリケーション（以下、ソネット・アプリケーションと記す）によって作成された。ソネット・アプリケーションでは、図９Ｂのステップ１１８や図１０Ｂのステップ２１６において例示され、材料層３４が有しうるような２つ以上の誘電材料を同一平面上でモデリングできないようになっている。ソネット・アプリケーションにおけるこの制約により、金属化材料層３２は、コンピュータシミュレーションのため、それぞれ図４Ａ，４Ｂに示す材料層３２Ａ，３２Ｂとして表されている。
【００２６】
ソネット・アプリケーションによれば、図４Ａ〜４Ｃにそれぞれ示される層３２Ａ，３２Ｂ，３６における暗色の領域および／または陰をつけた領域の各々は、金属化材料を表す。また、ソネット・アプリケーションによって、図４Ａ〜４Ｃに示す一連の矢じり記号が設けられ、これらは上方向、下方向、および上下両方向を向いている。ソネット・アプリケーションによれば、上向きの矢じり記号は、その矢じり記号によって規定される金属化パターンが、隣接する上方の金属化パターンにおける金属化パターンに電気的に結合されていることを示す。逆に、下向きの矢じり記号は、その矢じり記号によって規定される金属化パターンが、隣接する下方の金属化パターンにおける金属化パターンに電気的に結合されていることを示す。上下両方向を向いた矢じり記号は、その矢じり記号によって規定される金属化パターンが、隣接する上方の金属化パターンおよび隣接する下方の金属化パターンにおける金属化パターンに電気的に結合されていることを示す。
【００２７】
図４Ａ〜４Ｃに示すように、金属化材料層３２Ａは、金属化パターン３８Ｂを介して、金属化材料層３６における金属化パターン３８Ｃに結合されうる、金属化パターン３８Ａを含んでいてもよい。金属化パターン３８Ａ，３８Ｂ，３８Ｃは、フィルタ１０用のグランド面を構成してもよい。金属化パターン３８Ａ，３８Ｃは平板を構成してもよく、一方、金属化パターン３８Ｂは、金属化パターン３８Ａと３８Ｃの間の上下相互接続パターンを構成してもよい。
【００２８】
金属化材料層３２Ａは、金属化パターン４０Ｂを介して、金属化材料層３６における金属化パターン４０Ｃに結合されうる金属化パターン４０Ａを含んでいてもよい。金属化パターン４０Ａ，４０Ｂ，４０Ｃは、フィルタ１０用の入力端を構成してもよい。金属化パターン４０Ａ，４０Ｃは平板を構成してもよく、一方、金属化パターン４０Ｂは、金属化パターン４０Ａと４０Ｃの間の相互接続パターンを構成してもよい。
【００２９】
金属化材料層３２Ａは、金属化パターン７２Ｂを介して、金属化材料層３６における金属化パターン７２Ｃに結合されうる金属化パターン７２Ａを含んでいてもよい。金属化パターン７２Ａ，７２Ｂ，７２Ｃは、フィルタ１０用の出力端を構成してもよい。金属化パターン７２Ａ，７２Ｃは平板を構成してもよく、一方、金属化パターン７２Ｂは、金属化パターン７２Ａと７２Ｃの間の相互接続パターンを構成してもよい。
【００３０】
図１に示すように、共振回路２４は、一端がノード１４に結合され他端がインダクタＬ２に直列に結合されたキャパシタＣ２を含んでいてもよく、インダクタＬ２はグランドに結合されていてもよい。キャパシタＣ２は、金属化パターン５０Ａと５０Ｂによって形成されうる第１の平板と、金属化パターン７６の一部によって形成されうる第２の平板とを含んでいてもよい。図１に示すような、フィルタの入力端からキャパシタＣ２に至る回路レイアウトは、金属化パターン４０Ａ，４２，４４Ａ，４４Ｂ，４４Ｃ，７４，７６を含んでいてもよい。金属化パターン７６の一部（例えば平板）は、キャパシタＣ２の第１の端部を形成してもよい。キャパシタＣ２の第２の端部は、金属化パターン５０Ａと５０Ｂによって形成することができ、例えば、金属化パターン５０Ａと５０Ｂは、キャパシタＣ２の平板を形成することができる。層３２Ａにおいて、金属化パターン５０Ａは金属化パターン４８に結合されていてもよく、これによって、グランド面３８Ａに結合されたインダクタＬ２のインダクタンスを得ることができる。
【００３１】
図１に示すように、共振回路２６は、ノード１４とノード１６との間において、インダクタＬ１に並列に結合されたキャパシタＣ１を含んでいてもよい。キャパシタＣ１は、金属化パターン５２Ａと５２Ｂによって形成されうる第１の平板と、金属化パターン７６の一部によって形成されうる第２の平板とを含んでいてもよい。図１に示すような、フィルタの入力端からキャパシタＣ１に至る回路レイアウトは、金属化パターン４０Ａ，４２，４４Ａ，４４Ｂ，４４Ｃ，７４，７６を含んでいてもよい。金属化パターン７６の一部（例えば平板）は、キャパシタＣ１の第１の端部を形成してもよい。キャパシタＣ１の第２の端部は、金属化パターン５２Ａと５２Ｂによって形成することができ、例えば、金属化パターン５２Ａと５２Ｂは、キャパシタＣ１の平板を形成することができる。インダクタＬ１は、金属化パターン４４Ａ，４５，４６Ａを含んでいてもよく、これらは共に１つのスパイラルインダクタＬ１を形成してもよい。インダクタＬ１の第１の端部は、金属化パターン４４Ａ，４４Ｂ，４４Ｃ，７４を介してキャパシタＣ１に結合されていてもよい。インダクタＬ１の第２の端部は、金属化パターン４６Ａ，４６Ｂ，４６Ｃ，７８，５６Ｃ，５６Ｂ，５６Ａ，５４を介してキャパシタＣ１に結合されていてもよい。
【００３２】
図１に示すように、共振回路２８は、第１の端部がノード１８に結合され第２の端部がキャパシタＣ４に直列に結合されたインダクタＬ４を含んでいてもよく、キャパシタＣ４はグランドに結合されていてもよい。キャパシタＣ４は、金属化パターン５８Ａと５８Ｂによって形成されうる第１の平板と、金属化パターン８２の一部によって形成されうる第２の平板とを含んでいてもよい。キャパシタＣ４の第１の端部は、金属化パターン８２の一部を介してグランド面３８Ｃに結合されていてもよい。キャパシタＣ４の第２の端部は、金属化パターン６０，６２Ａ，６２Ｂ，６２ＣによってインダクタＬ４に結合されていてもよい。
【００３３】
インダクタＬ４は金属化パターン８４を含んでいてもよい。この場合、図１に示すように、インダクタＬ４の一端部、すなわちノード１８における端部は、インダクタＬ３とインダクタＬ５とに結合されていてもよい。インダクタＬ３は金属化パターン８０を含んでいてもよく、金属化パターン８０は、金属化パターン６８Ｃを介してインダクタＬ４に結合されていてもよい。インダクタＬ５は金属化パターン６６と６８Ａを含んでいてもよく、これらは共に１つのスパイラルインダクタＬ５を形成してもよい。インダクタＬ５の第１の端部は、金属化パターン６８Ｂ，６８ＣによってインダクタＬ４に結合されていてもよい。インダクタＬ５の第２の端部は、インダクタＬ６に結合されていてもよく、インダクタＬ６は金属化パターン６４，７０を含んでいてもよい。金属化パターン６４は、図における金属化パターン７０の端部から符号Ｃ３を付した楕円型領域まで延在するＬ字型の金属化パターンを構成してもよい。キャパシタＣ３は、フィルタ１０の第１の部分（例えばキャパシタＣ２の一部）と、フィルタ１０の第２の部分（例えばＬ字型の金属化パターン６４の一部）とによって形成されうる。キャパシタＣ３によって得られるキャパシタンスは、例えば、キャパシタＣ３を形成するフィルタ１０の第１および第２の部分について所定のサイズ、形状、レイアウトおよび／または材料を選択する等、任意の手法によって制御することができる。インダクタＬ６の一端部、すなわち、図１に示すようなノード２２における端部は、金属化パターン７２Ａ，７２Ｂ，７２Ｃを含みうる出力端に結合されてもよい。
【００３４】
図５Ａ，５Ｂは、３次元回路レイアウトにおいて用いることができる第１の材料層を示す平面図である。図５Ａに示す回路レイアウトは、フィルタ１０の一実施形態によって実現されうるような入力−出力結合を実現するものではない。その代わり、図５Ａに示す回路レイアウトは、フィルタ９０を提供する。フィルタ９０は、キャパシタＣ３を介した入力−出力結合を含まないこと以外は図１に示すようなフィルタ１０と同様の電気回路構成を有しうる。図５Ａに示すように、キャパシタＣ２とインダクタＬ６との間の距離Ｘは、効果的な入力−出力容量性結合のための望ましい範囲を越えている。
【００３５】
これに対し、図５Ｂに示す構成は、本発明に合致するシステムおよび方法に従うフィルタ１０の一実施形態を実現するのに十分な入力−出力結合を有することができる。フィルタ１０は、例えば、１つ以上のキャパシタを用いる容量性結合、１つ以上のインダクタを用いる誘導性結合、または１つ以上のキャパシタと１つ以上のインダクタを用いる、これらの組み合わせといったような、任意の適した手段によって、入力−出力結合を実現することができる。
【００３６】
例えば、図１および図２に示すように、フィルタ１０の一実施形態は、１つ以上のキャパシタを用いる入力−出力結合、すなわち、キャパシタＣ３を介した容量性入力−出力結合を実現することができる。キャパシタＣ３は、フィルタ１０の第１の部分（例えばキャパシタＣ２の一部）と、フィルタ１０の第２の部分（例えばインダクタＬ６の一部）とによって形成することができる。キャパシタＣ３のキャパシタンスは、例えば、キャパシタＣ３を形成するフィルタ１０の第１および第２の部分について所定のサイズ、形状、レイアウトおよび／または材料を選択する等、任意の手法によって制御することができる。
【００３７】
図５Ｂに示すように、キャパシタＣ２とインダクタＬ６との間の距離Ｙは、効果的な入力−出力容量性結合のための望ましい範囲内に収まることができる。フィルタ１０が、図４Ａ〜４Ｃに示すようにレイアウトされた薄膜素子を有するローパスフィルタによって構成され、そのカットオフ周波数が約２．４ＧＨｚである場合、この望ましい範囲は、キャパシタＣ２とインダクタＬ６のうちいずれか大きい方を形成する任意の金属化パターンの金属層の厚みの約１００倍までの距離とすることができる。この望ましい範囲はカットオフ周波数に応じて変わりうるものであり、例えば、カットオフ周波数に反比例しうる。
【００３８】
図６は、本発明に合致するシステムおよび方法に従うフィルタ１０の一実施形態の周波数応答を示す特性図である。図６は、図１の電気回路形態においてキャパシタＣ３がないものとして表される、図５Ａに示すようなフィルタ９０の周波数応答を示す特性図をも含んでいる。フィルタ１０，９０の周波数応答を示す特性図は、コンピュータシミュレーションによって得ることができ、その場合、例えば０〜２０ＧＨｚの掃引周波数信号等、所定の信号をフィルタ１０，９０のコンピュータシミュレーションに入力しうる。グラフＡは、フィルタ１０の伝送損失対周波数の関係を示し、グラフＢは、フィルタ９０の伝送損失対周波数の関係を示す。符号ＲＥＴ．ＡおよびＲＥＴ．Ｂを付したグラフは、それぞれ、フィルタ１０と９０の入力端における入力信号の反射減衰量を表す。
【００３９】
このコンピュータシミュレーションにおいて、フィルタ１０の抵抗、キャパシタおよびインダクタには以下の値を用いることができる。ＲＩＮ＝５０Ω、ＲＯＵＴ＝５０Ω、Ｃ１＝０．４９ｐＦ、Ｃ２＝１．１８ｐＦ、Ｃ３＝０．０１９ｐＦ、Ｃ４＝２．５９ｐＦ、Ｌ１＝２．０８ｎＨ、Ｌ２＝０．０５７ｎＨ、Ｌ３＝０．４４ｎＨ、Ｌ４＝０．０６６ｎＨ、Ｌ５＝１．８７ｎＨ、Ｌ６＝０．７６ｎＨ。上記のインダクタおよびキャパシタのＱは、それぞれ２２および１００とすることができる。このコンピュータシミュレーションにおいて、フィルタ９０の抵抗、キャパシタおよびインダクタにも同様の素子の値およびＱの値を用いることができるが、フィルタ９０の場合はキャパシタＣ３は存在しない。
【００４０】
フィルタ１０，９０の周波数応答グラフはいずれも、ローパスフィルタの特性を表している。しかしながら、フィルタ１０のグラフＡは、阻止帯域の周波数（例えば３．０ＧＨｚより高域の周波数）の信号減衰が増加していることを示している。更に、フィルタ１０のグラフＡは、フィルタ９０のグラフＢにおける阻止帯域に対して、追加の零点を含んでいる。すなわち、フィルタ１０のグラフＡは、約８ＧＨｚに位置する追加の零点Ｚ１を示している。約１１．５ＧＨｚに位置する追加の零点Ｚ２は、より顕著であり、その位置はグラフＡにおいて調整されている。
【００４１】
図７は、本発明に合致するシステムおよび方法に従うフィルタ１０の一実施形態を実現する３次元回路レイアウトにおいて使用可能な材料層３２Ａに適用しうる変形例を示す平面図である。１つの変形例では、金属化パターン４０Ａを図示のように回転および／または拡張し、外部回路または終端への結合が一層容易になるようにしてもよい。他の変形例では、金属化パターン５０Ａ，５２Ａ，５４，５６Ａのうち１つ以上を図示の方向のいずれかに移動させて、金属化パターン６４との結合が生じる領域の位置を変更してもよく、それによって、フィルタ性能ばかりでなくインダクタＬ５とインダクタＬ６のインダクタンスの値も変更してよい。更に他の変形例では、金属化パターン５８Ａ，６０，６２Ａの１つ以上を図示の方向のいずれかに移動させて、インダクタＬ４のインダクタンスの値を変更および／またはフィルタ１０を再構築してもよい。更に他の変形例では、金属化パターン７２Ａを図示のように回転させて、外部回路または終端への結合が一層容易になるようにしてもよい。材料層３２Ａにおいて選択された変形例は、材料層３２Ｂ，３６において採用される対応する変形例を有してもよい。
【００４２】
図９Ａ，９Ｂは、本発明に合致するシステムおよび方法に従う一実施形態のフィルタ１０を作製するために用いることのできる工程を示す、図８のＡ−Ａ線における断面図である。用いる作製工程は任意のものであってよい。例えば、ステップ１００では、種類も厚さも任意の、例えば厚さ約０．５ｍｍのアルミナで構成されていてもよい基板１０２の上に第１の金属層１０４を堆積してもよい。ステップ１０６では、パターニングおよびエッチングにより、グランド面、インダクタおよびＭＩＭキャパシタ用の金属化パターンを形成してもよい。ステップ１０８では、例えば厚さ約１０００ÅのＳｉ３Ｎ４といった、種類も厚さも任意のキャパシタ用誘電体１０９をスパッタリングによって形成してもよい。ステップ１１０では、ＭＩＭキャパシタの一部の上に位置するキャパシタ用誘電体１０９を残して、キャパシタ用誘電体１０９をパターニングおよびエッチングしてもよい。ステップ１１２では、例えば厚さ３μｍのポリイミド層といった、種類も厚さも任意の絶縁層１１３をスピンオンによって形成してもよい。ステップ１１４では、絶縁層１１３をパターニング、エッチングおよび硬化してもよい。ステップ１１６では第２の金属層１１５を堆積し、ステップ１１８では第２の金属層１１５をパターニングおよびエッチングしてもよい。本実施形態のフィルタ１０では、図１０Ａ，１０Ｂ（図４Ａ〜４Ｃに示したフィルタ１０に対応する）に示すように第２の金属層によってインダクタのコイルが形成されるのとは対照的に、第１の金属層１０４によってインダクタのコイルが形成される。
【００４３】
図１０Ａ，１０Ｂは、本発明に合致するシステムおよび方法に従う一実施形態のフィルタ１０を作製するために用いることのできる代替の工程を示す、図８のＡ−Ａ線における断面図である。用いる作製工程は任意のものであってよい。例えばステップ２００では、種類も厚さも任意の、例えば厚さ約０．５ｍｍのアルミナで構成されていてもよい基板２０２の上に、図４Ｃに示すような第１の金属層３６を堆積してもよい。ステップ２０４では、パターニングおよびエッチングにより、グランド面、インダクタおよびＭＩＭキャパシタ用の金属化パターンを形成してもよい。ステップ２０６では、例えば厚さ約１０００ÅのＳｉ３Ｎ４といった、種類も厚さも任意のキャパシタ用誘電体２０５をスパッタリングによって形成してもよい。ステップ２０８では、ＭＩＭキャパシタの一部の上に位置するキャパシタ用誘電体２０５を残して、キャパシタ用誘電体２０５をパターニングおよびエッチングしてもよい。ステップ２１０では、例えば厚さ３μｍのポリイミド層といった、種類も厚さも任意の絶縁層２１１をスピンオンによって形成してもよい。ステップ２１２では、絶縁層２１１をパターニング、エッチングおよび硬化してもよい。ステップ２１４では第２の金属層３２を堆積し、ステップ２１６では第２の金属層３２をパターニングおよびエッチングしてもよい。
【００４４】
本明細書を考慮し、ここに開示された本発明を実施することによって、本発明の他の実施の形態が当業者に明らかとなるであろう。本発明の真の範囲と精神は特許請求の範囲に示されており、明細書および実施例はあくまで例示的なものとのみと考えるべきであることを意図するものである。
【図面の簡単な説明】
【００４５】
【図１】図１は、本発明に合致するシステムおよび方法に従うフィルタの一実施形態を示す電気回路図である。
【図２】図２は、本発明に合致するシステムおよび方法に従う、図１に示したフィルタの一実施形態を実現する３次元回路レイアウトにおいて使用可能な第１の材料層の平面図であり、図１の電気回路図における電気部品の識別符号を含んだ図である。
【図３】図３は、本発明に合致するシステムおよび方法に従う、図１に示したフィルタの一実施形態を実現する３次元回路レイアウトの斜視図である。
【図４Ａ】図４Ａは、本発明に基合致するシステムおよび方法に従う、図１に示したフィルタの一実施形態を実現するための３次元回路レイアウトにおいて使用可能な第１の材料層の平面図であり、図１の電気回路図における電気部品の識別符号を含まない図である。
【図４Ｂ】図４Ｂは、本発明に合致するシステムおよび方法に従う、図１に示したフィルタの一実施形態を実現するための３次元回路レイアウトにおいて使用可能な第２の材料層の平面図である。
【図４Ｃ】図４Ｃは、本発明に合致するシステムおよび方法に従う、図１に示したフィルタの一実施形態を実現するための３次元回路レイアウトにおいて使用可能な第３の材料層の平面図である。
【図５Ａ】図５Ａは、３次元回路レイアウトにおいて使用可能な第１の材料層を示す平面図であり、このレイアウトは、本発明に合致するシステムおよび方法に従う、図１に示したフィルタの一実施形態を実現するには不十分な入力−出力カップリングを提供するものである。
【図５Ｂ】図５Ｂは、３次元回路レイアウトにおいて使用可能な第１の材料層を示す平面図であり、このレイアウトは、本発明に合致するシステムおよび方法に従う、図１に示したフィルタの一実施形態を実現するのに十分な入力−出力カップリングを提供するものである。
【図６】図６は、本発明に合致するシステムおよび方法に従う、図１に示したフィルタの一実施形態の周波数応答を示す特性図である。
【図７】図７は、本発明に合致するシステムおよび方法に従う、図１に示したフィルタの一実施形態を実現するための３次元回路レイアウトにおいて使用可能な第１の材料層に適用しうる変形例を示す平面図である。
【図８】図８は、本発明に合致するシステムおよび方法に従う、図１に示したフィルタの一実施形態を実現するための３次元回路レイアウトにおいて使用可能な第１の材料層を示し、破線Ａ−Ａによる断面を含む平面図である。
【図９Ａ】図９Ａは、本発明に合致するシステムおよび方法に従う、図１に示したフィルタの一実施形態を作製するために用いることのできる工程を示す、図８のＡ−Ａ線における断面図である。
【図９Ｂ】図９Ｂは、本発明に合致するシステムおよび方法に従う、図１に示したフィルタの一実施形態を作製するために用いることのできる工程を示す、図８のＡ−Ａ線における断面図である。
【図１０Ａ】図１０Ａは、本発明に合致するシステムおよび方法に従う、図１に示したフィルタの他の実施形態を作製するために用いることのできる工程を示す、図８のＡ−Ａ線における断面図である。
【図１０Ｂ】図１０Ｂは、本発明に合致するシステムおよび方法に従う、図１に示したフィルタの他の実施形態を作製するために用いることのできる工程を示す、図８のＡ−Ａ線における断面図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【国際調査報告】
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