(57)【要約】順方向誤り修正（ＦＥＣ）コード化されたイーサネット（登録商標）フレームの構築を容易にするシステムが提供される。動作時システムは従来のイーサネット（登録商標）フレームを受信する。次にシステムは、従来のイーサネット（登録商標）フレーム用に多数のＦＥＣパリティビットを生成し、従来のイーサネット（登録商標）フレームの前に開始シーケンスを挿入する。次にシステムは、偶数または奇数デリミタ（ＴＦＥＣ＿Ｅ  ２１０、ＴＦＥＣ＿０  ２２０）を従来のイーサネット（登録商標）フレームに添付する。従来のイーサネット（登録商標）フレームの最後にある記号が奇数位置の場合、偶数デリミタは従来のイーサネット（登録商標）フレームをＦＥＣパリティビットから分離するために使用される。最後にある記号が偶数位置の場合、奇数デリミタは従来のイーサネット（登録商標）フレームをＦＥＣパリティビットから分離するために使用される。
2008502208.tif 000002
【特許請求の範囲】
【請求項１】
順方向誤り修正（ＦＥＣ）コード化されたイーサネット（登録商標）フレームを構築する方法であって、
従来のイーサネット（登録商標）フレームを受信するステップと、
該従来のイーサネット（登録商標）フレーム用の多数のＦＥＣパリティビットを生成するステップと、
該従来のイーサネット（登録商標）フレームの前に開始シーケンスを挿入するステップと、
偶数デリミタまたは奇数デリミタを該従来のイーサネット（登録商標）フレームに添付するステップであって、
該従来のイーサネット（登録商標）フレームの最後にある記号が奇数位置にある場合、該偶数デリミタは該従来のイーサネット（登録商標）フレームを該ＦＥＣパリティビットから分離するために使用され、
該従来のイーサネット（登録商標）フレームの最後にある記号が偶数位置にある場合、該奇数デリミタは該従来のイーサネット（登録商標）フレームを該ＦＥＣパリティビットから分離するために使用され、
該偶数デリミタおよび該奇数デリミタは、両者間のハミング距離が十分大きくなるように選択され、それによって、該偶数デリミタまたは該奇数デリミタ内にビットエラーが発生した場合、該偶数デリミタを該奇数デリミタと間違え、または該奇数デリミタを該偶数デリミタと間違える可能性を減らす、ステップと、
該多数のＦＥＣパリティビットを該偶数デリミタまたは該奇数デリミタに添付するステップと、
第２のデリミタに該ＦＥＣパリティビットを添付するステップと
を包含する、方法。
【請求項２】
前記偶数デリミタは、ＩＥＥＥ８０２．３規格に従うコードグループ／Ｔ／Ｒ／で開始し、該／Ｔ／Ｒ／コードグループの後に、コードグループの第１の数を含み、
前記奇数デリミタは、ＩＥＥＥ８０２．３規格に従うコードグループ／Ｔ／Ｒ／Ｒ／で開始し、該／Ｔ／Ｒ／Ｒ／コードグループの後に、コードグループの第２の数を含み、
該偶数デリミタと該奇数デリミタとの間の前記ハミング距離は、該偶数デリミタまたは該奇数デリミタ内に発生し得る許容ビットエラーの最大数より大きい、請求項１に記載の方法。
【請求項３】
前記従来のイーサネット（登録商標）フレームの最後にある前記ランニングディスパリティがマイナスの場合、
前記偶数デリミタにおける前記／Ｔ／Ｒ／コードグループの後のコードグループの前記第１の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ２９．５／を含み、
前記奇数デリミタにおける前記／Ｔ／Ｒ／Ｒ／コードグループの後のコードグループの前記第２の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１６．２／を含む、請求項２に記載の方法。
【請求項４】
前記従来のイーサネット（登録商標）フレームの最後にある前記ランニングディスパリティがプラスの場合、
前記偶数デリミタにおける前記／Ｔ／Ｒ／コードグループ後のコードグループの前記第１の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１０．１／を含み、
前記奇数デリミタにおける前記／Ｔ／Ｒ／Ｒ／コードグループ後のコードグループの前記第２の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１６．２／を含む、請求項２に記載の方法。
【請求項５】
順方向誤り修正（ＦＥＣ）コード化されたイーサネット（登録商標）フレームを構築する装置であって、
従来のイーサネット（登録商標）フレームを受信するように構成された受信機構と、
該従来のイーサネット（登録商標）フレーム用の多数のＦＥＣパリティビットを生成するように構成されたＦＥＣエンコーダと、
ＦＥＣコード化されたイーサネット（登録商標）フレーム構築機構と
を備え、該フレーム構築機構は、
該従来のイーサネット（登録商標）フレームの前に開始シーケンスを挿入することと、
偶数デリミタまたは奇数デリミタを該従来のイーサネット（登録商標）フレームに添付することであって、
該従来のイーサネット（登録商標）フレームの最後にある記号が奇数位置にある場合、該偶数デリミタは、該従来のイーサネット（登録商標）フレームを該ＦＥＣパリティビットから分離するために使用され、
該従来のイーサネット（登録商標）フレームの最後にある記号が偶数位置にある場合、該奇数デリミタは、該従来のイーサネット（登録商標）フレームを該ＦＥＣパリティビットから分離するために使用され、
該偶数デリミタおよび該奇数デリミタは、両者間のハミング距離が十分大きくなるように選択され、それによって、該偶数デリミタまたは該奇数デリミタ内にビットエラーが発生した場合、該偶数デリミタを該奇数デリミタと間違え、または該奇数デリミタを該偶数デリミタと間違える可能性を減らす、ことと、
該多数のＦＥＣパリティビットを該偶数デリミタまたは該奇数デリミタに添付することと、
第２のデリミタを該ＦＥＣパリティビットに添付することと
を行うように構成される、装置。
【請求項６】
前記偶数デリミタは、ＩＥＥＥ８０２．３規格に従うコードグループ／Ｔ／Ｒ／で開始し、該／Ｔ／Ｒ／コードグループの後に、コードグループの第１の数を含み、
前記奇数デリミタは、ＩＥＥＥ８０２．３規格に従うコードグループ／Ｔ／Ｒ／Ｒ／で開始し、該／Ｔ／Ｒ／Ｒ／コードグループの後に、コードグループの第２の数を含み、
該偶数デリミタと該奇数デリミタとの間の前記ハミング距離は、該偶数デリミタまたは該奇数デリミタ内に発生し得る許容ビットエラーの最大数より大きい、請求項５に記載の装置。
【請求項７】
前記従来のイーサネット（登録商標）フレームの最後にある前記ランニングディスパリティがマイナスの場合、
前記偶数デリミタにおける前記／Ｔ／Ｒ／コードグループの後のコードグループの前記第１の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ２９．５／を含み、
前記奇数デリミタにおける前記／Ｔ／Ｒ／Ｒ／コードグループの後のコードグループの前記第２の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１６．２／を含む、請求項６に記載の装置。
【請求項８】
前記従来のイーサネット（登録商標）フレームの最後にある前記ランニングディスパリティがプラスの場合、
前記偶数デリミタにおける前記／Ｔ／Ｒ／コードグループの後のコードグループの前記第１の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１０．１／を含み、
前記奇数デリミタにおける前記／Ｔ／Ｒ／Ｒ／コードグループの後のコードグループの前記第２の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１６．２／を含む、請求項６に記載の装置。
【請求項９】
順方向誤り修正（ＦＥＣ）コード化されたイーサネット（登録商標）フレームにおけるデータをデリニエートする方法であって、
ＦＥＣコード化されたイーサネット（登録商標）フレームを受信するステップと、
該受信したＦＥＣコード化されたイーサネット（登録商標）フレームのビットストリームをスキャンするステップと、
従来のイーサネット（登録商標）フレームと該ＦＥＣコード化されたイーサネット（登録商標）フレームにおけるＦＥＣパリティビット間のデリミタを、該ビットストリームにおける多数の連続ビットを偶数デリミタまたは奇数デリミタにマッチさせることによって、識別するステップと
を包含し、
該偶数デリミタおよび該奇数デリミタは、両者間のハミング距離が十分大きくなるように選択され、それによって、該偶数デリミタまたは該奇数デリミタ内にビットエラーが発生した場合、該偶数デリミタを該奇数デリミタと間違え、または該奇数デリミタを該偶数デリミタと間違える可能性を減らす、方法。
【請求項１０】
前記偶数デリミタは、ＩＥＥＥ８０２．３規格に従うコードグループ／Ｔ／Ｒ／で開始し、該／Ｔ／Ｒ／コードグループの後に、コードグループの第１の数を含み、
前記奇数デリミタは、ＩＥＥＥ８０２．３規格に従うコードグループ／Ｔ／Ｒ／Ｒ／で開始し、該／Ｔ／Ｒ／Ｒ／コードグループの後に、コードグループの第２の数を含み、
該偶数デリミタと該奇数デリミタとの間の前記ハミング距離は、該偶数デリミタまたは該奇数デリミタ内に発生し得る許容ビットエラーの最大数より大きい、請求項９に記載の方法。
【請求項１１】
前記従来のイーサネット（登録商標）フレームの最後にある前記ランニングディスパリティがマイナスの場合、
前記偶数デリミタにおける前記／Ｔ／Ｒ／コードグループ後のコードグループの前記第１の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ２９．５／を含み、
前記奇数デリミタにおける前記／Ｔ／Ｒ／Ｒ／コードグループ後のコードグループの前記第２の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１６．２／を含む、請求項１０に記載の方法。
【請求項１２】
前記従来のイーサネット（登録商標）フレームの最後にある前記ランニングディスパリティがプラスの場合、
前記偶数デリミタにおける前記／Ｔ／Ｒ／コードグループ後のコードグループの前記第１の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１０．１／を含むみ、
前記奇数デリミタにおける前記／Ｔ／Ｒ／Ｒ／コードグループ後のコードグループの前記第２の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１６．２／を含む、請求項１０に記載の方法。
【請求項１３】
順方向誤り修正（ＦＥＣ）コード化されたイーサネット（登録商標）フレームにおけるデータをデリニエートする装置であって、
ＦＥＣコード化されたイーサネット（登録商標）フレームを受信するように構成された受信機構と、
受信したＦＥＣコード化されたイーサネット（登録商標）フレームの前記ビットストリームをスキャンするように構成されたスキャニング機構と、
前記ビットストリームにおける多数の連続ビットを偶数デリミタまたは奇数デリミタにマッチさせるように構成されたマッチング機構と
を備え、
該偶数デリミタおよび該奇数デリミタは、両者間のハミング距離が十分大きくなるように選択され、それによって、該偶数デリミタまたは該奇数デリミタ内にビットエラーが発生した場合、該偶数デリミタを該奇数デリミタと間違え、または該奇数デリミタを該偶数デリミタと間違える可能性を減らす、装置。
【請求項１４】
前記偶数デリミタは、ＩＥＥＥ８０２．３規格に従うコードグループ／Ｔ／Ｒ／で開始し、該／Ｔ／Ｒ／コードグループの後に、コードグループの第１の数を含み、
前記奇数デリミタは、ＩＥＥＥ８０２．３規格に従うコードグループ／Ｔ／Ｒ／Ｒ／で開始し、該／Ｔ／Ｒ／Ｒ／コードグループの後に、コードグループの第２の数を含み、
該偶数デリミタと該奇数デリミタとの間の前記ハミング距離は、該偶数デリミタまたは該奇数デリミタ内に発生し得る許容ビットエラーの最大数より大きい、請求項１３に記載の装置。
【請求項１５】
前記従来のイーサネット（登録商標）フレームの最後にある前記ランニングディスパリティがマイナスの場合、
前記偶数デリミタにおける前記／Ｔ／Ｒ／コードグループ後のコードグループの前記第１の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ２９．５／を含み、
前記奇数デリミタにおける前記／Ｔ／Ｒ／Ｒ／コードグループ後のコードグループの前記第２の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１６．２／を含む、請求項１４に記載の装置。
【請求項１６】
前記従来のイーサネット（登録商標）フレームの最後にある前記ランニングディスパリティがプラスの場合、
前記偶数デリミタにおける前記／Ｔ／Ｒ／コードグループ後のコードグループの前記第１の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１０．１／を含むことと、
前記奇数デリミタにおける前記／Ｔ／Ｒ／Ｒ／コードグループ後のコードグループの前記第２の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１６．２／を含む、請求項１４に記載の装置。
【請求項１７】
順方向誤り修正（ＦＥＣ）コード化されたイーサネット（登録商標）フレーム内のデータをデリニエートする方法であって、
開始シーケンス、従来のイーサネット（登録商標）フレーム、偶数デリミタまたは奇数デリミタ、多数のＦＥＣパリティビット、および第２のデリミタを含む該ＦＥＣコード化されたイーサネット（登録商標）フレームを受信するステップであって、
該従来のイーサネット（登録商標）フレームの最後にあるバイトが奇数位置にある場合、該偶数デリミタは、該従来のイーサネット（登録商標）フレームを該ＦＥＣパリティビットから分離するために使用され、
該従来のイーサネット（登録商標）フレームの最後にあるバイトが偶数位置にある場合、該奇数デリミタは、該従来のイーサネット（登録商標）フレームを分離するために使用される、ステップと、
偶数デリミタは該従来のイーサネット（登録商標）フレームを該ＦＥＣパリティビットから分離するという仮定に基づき、該受信したＦＥＣコード化されたイーサネット（登録商標）から該従来のイーサネット（登録商標）フレームの第１のバージョンを生成するステップと、
奇数デリミタは該従来のイーサネット（登録商標）フレームをＦＥＣパリティビットから分離するという仮定に基づき、該受信したＦＥＣコード化されたイーサネット（登録商標）から該従来のイーサネット（登録商標）フレームの第２のバージョンを生成するステップと、
該２個のバージョンから、該受信したＦＥＣコード化されたイーサネット（登録商標）フレームに含まれる該オリジナルの従来のイーサネット（登録商標）フレームをより忠実に再生する１個を選択するステップと
を包含する、方法。
【請求項１８】
前記２個のバージョンから前記オリジナルの従来のイーサネット（登録商標）フレームをより忠実に再生する１個を選択する方法は、
該従来のイーサネット（登録商標）フレームの前記第１のバージョンを、前記ＦＥＣパリティビットに対してチェックするステップと、
該従来のイーサネット（登録商標）フレームの前記第２のバージョンを、前記ＦＥＣパリティビットに対してチェックするステップと、
ＦＥＣパリティビットに対してチェックしたとき、最小数のエラーを生成する該バージョンを選ぶステップと、
を包含する、請求項１７に記載の方法。
【請求項１９】
順方向誤り修正（ＦＥＣ）コード化されたイーサネット（登録商標）フレームにおけるデータをデリニエートする装置であって、
開始シーケンス、従来のイーサネット（登録商標）フレーム、偶数デリミタまたは奇数デリミタ、多数のＦＥＣパリティビット、および第２のデリミタを含む該ＦＥＣコード化されたイーサネット（登録商標）フレームを受信するよう構築された受信機構であって、
該従来のイーサネット（登録商標）フレームの最後にあるバイトが奇数位置にある場合、該偶数デリミタは、該従来のイーサネット（登録商標）フレームを該ＦＥＣパリティビットから分離するために使用され、
該従来のイーサネット（登録商標）フレームの最後にあるバイトが偶数位置にある場合、該奇数デリミタは、該従来のイーサネット（登録商標）フレームを分離するために使用される、受信機構と、
偶数デリミタは該従来のイーサネット（登録商標）フレームを該ＦＥＣパリティビットから分離するという仮定に基づき、該受信したＦＥＣコード化されたイーサネット（登録商標）から該従来のイーサネット（登録商標）フレームの第１のバージョンを生成するように構成された第１のＦＥＣデコーダと、
奇数デリミタは該従来のイーサネット（登録商標）フレームを該ＦＥＣパリティビットから分離するという仮定に基づき、該受信したＦＥＣコード化されたイーサネット（登録商標）から該従来のイーサネット（登録商標）フレームの第２のバージョンを生成するように構成された第２のＦＥＣデコーダと、
該２個のバージョンから、受信したＦＥＣコード化されたイーサネット（登録商標）フレームに含まれる該オリジナルの従来のイーサネット（登録商標）フレームをより忠実に再生する１個を選択するように構成された選択機構と
を備える、装置。
【請求項２０】
前記２個のバージョンから、前記オリジナルの従来のイーサネット（登録商標）フレームをより忠実に再生する１個を選択するために、前記選択機構は、
前記従来のイーサネット（登録商標）フレームの前記第１のバージョンを、前記ＦＥＣパリティビットに対してチェックすることと、
該従来のイーサネット（登録商標）フレームの前記第２のバージョンを、該ＦＥＣパリティビットに対してチェックすることと、
該ＦＥＣパリティビットに対してチェックしたとき、最小数のエラーを生成する該バージョンを選ぶことと
を行うように構成される、装置。
【請求項２１】
ＦＥＣコード化されたイーサネット（登録商標）フレームを構成する方法であって、
該ＦＥＣコード化されたイーサネット（登録商標）フレームは、開始シーケンス、従来のイーサネット（登録商標）フレーム、第１のデリミタ、多数のＦＥＣパリティビット、および第２のデリミタを備え、
該第１のデリミタは、該従来のイーサネット（登録商標）フレームを該ＦＥＣパリティビットから分離するために使用され、該方法は、
該従来のイーサネット（登録商標）フレームおよび該第１のデリミタに基づき、該ＦＥＣパリティビットを計算するステップを包含し、これによって、該ＦＥＣパリティビットは、該従来のイーサネット（登録商標）フレームおよび該第１のデリミタ内で発生するビットエラーを修正するために使用され得る、方法。
【請求項２２】
前記ＦＥＣパリティビットを計算するステップは、
前記従来のイーサネット（登録商標）フレームおよび前記第１のデリミタをビットの固定長ブロックに分割するステップであって、最後のブロックは、該固定長に合わせるためにパディングを使用し得る、ステップと、
各ブロックに対し、ＦＥＣパリティビットの固定数を計算するステップと、
該従来のイーサネット（登録商標）フレームおよび該第１のデリミタの後に、全てのブロックに対して、全てのＦＥＣパリティビットを置くステップと
を包含する、請求項２１に記載の方法。
【請求項２３】
ＦＥＣコード化されたイーサネット（登録商標）フレームを構成する装置であって、
該ＦＥＣコード化されたイーサネット（登録商標）フレームは、開始シーケンス、従来のイーサネット（登録商標）フレーム、第１のデリミタ、多数のＦＥＣパリティビット、および第２のデリミタを備え、
該第１のデリミタは、該従来のイーサネット（登録商標）フレームを該ＦＥＣパリティビットから分離するために、使用され、
該装置は、該従来のイーサネット（登録商標）フレームおよび該第１のデリミタに基づき、該ＦＥＣパリティビットを計算するように構成されたＦＥＣエンコーダを備え、それによって、該ＦＥＣパリティビットは、該従来のイーサネット（登録商標）フレームおよび該第１のデリミタ内で発生するビットエラーを修正するために使用され得る、装置。
【請求項２４】
前記ＦＥＣパリティビットを計算するために、前記ＦＥＣエンコーダは、
前記従来のイーサネット（登録商標）フレームおよび前記第１のデリミタをビットの固定長に分割すし、ここで、最後のブロックは該固定長に合わせるためにパディングを使用し得る、ことと、
各ブロックに対して、ＦＥＣパリティビットの固定数を計算することと、
該従来のイーサネット（登録商標）フレームおよび該第１のデリミタの後に、全ての該ブロックに対する全ての該ＦＥＣパリティビットを置くことと
を行うように構成された、請求項２３に記載の装置。
【請求項２５】
ＦＥＣコード化されたイーサネット（登録商標）フレーム内のデータをデリニエートする方法であって、
該ＦＥＣコード化されたイーサネット（登録商標）フレームは、開始シーケンス、従来のイーサネット（登録商標）フレーム、第１のデリミタ、多数のＦＥＣパリティビット、および第２のデリミタを備え、
該第１のデリミタは、該従来のイーサネット（登録商標）フレームを該ＦＥＣパリティビットから分離するために使用され、
該ＦＥＣパリティビットは、該従来のイーサネット（登録商標）フレームおよび該第１のデリミタに対して計算され、
該方法は、
ＦＥＣコード化されたイーサネット（登録商標）フレーム全体の長さを決定するステップと、
該ＦＥＣコード化されたイーサネット（登録商標）フレーム全体の長さに基づき、該ＦＥＣパリティビットの長さを決定するステップと、
該ＦＥＣパリティビットの長さに基づき、該従来のイーサネット（登録商標）および該第１のデリミタからＦＥＣパリティビットをデリニエートするステップと
を包含する、方法。
【請求項２６】
任意の起こり得るビットエラーを修正するために、前記従来のイーサネット（登録商標）フレームおよび前記第１のデリミタを前記パリティビットに対してチェックするステップを
さらに包含する、請求項２５に記載の方法。
【請求項２７】
前記ＦＥＣパリティビットは、ＦＥＣパリティビットのグループによって構成され、そのパリティビットの各々は同じ長さで、前記従来のイーサネット（登録商標）フレームおよび前記第１のデリミタからのビットの固定長ブロックに対応し、最後のブロックは該固定長に合わさせるためにパディングを使用し得、
該ＦＥＣパリティビットの長さの以下の計算：
【数１】
2008502208.tif 000005
に基づき決定され、ここで、
Ｚは、該ＦＥＣパリティビットの長さであり、
Ｘは、該ＦＥＣコード化されたイーサネット（登録商標）フレーム全体の長さであり、
ｍは、該従来のイーサネット（登録商標）フレームおよび前記第１のデリミタからのビットのブロックの長さであり、それに基づきＦＥＣパリティのグループが計算され、
ｎは、該従来のイーサネット（登録商標）フレームおよび該第１のデリミタからのビットのブロックに対応するＦＥＣパリティビットのグループの長さである、請求項２５に記載の方法。
【請求項２８】
ＦＥＣコード化されたイーサネット（登録商標）フレーム内のデータをデリニエートする装置であって、
該ＦＥＣコード化されたイーサネット（登録商標）フレームは、開始シーケンス、従来のイーサネット（登録商標）フレーム、第１のデリミタ、多数のＦＥＣパリティビット、および第２のデリミタを備え、
該第１のデリミタは、該従来のイーサネット（登録商標）フレームを該ＦＥＣパリティビットから分離するために使用され、
該ＦＥＣパリティビットは、該従来のイーサネット（登録商標）フレームおよび該第１のデリミタに対して計算され、
該装置は、該ＦＥＣコード化されたイーサネット（登録商標）フレーム全体の長さを決定するように構成されたカウント機構と、
該ＦＥＣコード化されたイーサネット（登録商標）全体の長さに基づき、該ＦＥＣパリティビットの長さを決定するように構成された計算機構と、
該ＦＥＣパリティビットの長さに基づき、該従来のイーサネット（登録商標）および該第１のデリミタから該ＦＥＣパリティビットをデリニエートするように構成されたデリニエーティング機構と
を備える、装置。
【請求項２９】
前記従来のイーサネット（登録商標）フレームおよび前記第１のデリミタを前記ＦＥＣパリティビットに対してチェックすることと、任意の起こり得るビットエラーを修正することとを行うように構成された修正機構をさらに備えた、請求項２８に記載の方法。
【請求項３０】
前記ＦＥＣパリティビットは、ＦＥＣパリティビットのグループによって構成され、そのパリティビットの各々は同じ長さで、前記従来のイーサネット（登録商標）フレームおよび前記第１のデリミタからの固定長ブロックに対応し、最後のブロックは該固定長に合わせるためにパディングを使用し得、
前記計算機構は、該ＦＥＣパリティビットの長さを決定するために、以下の計算：
【数２】
2008502208.tif 000006
を実行するように構成され、
ここで、
Ｚは、該ＦＥＣパリティビットの長さであり、
Ｘは、該ＦＥＣコード化されたイーサネット（登録商標）フレーム全体の長さであり、
ｍは、該従来のイーサネット（登録商標）フレームのおよび該第１のデリミタからのビットのブロックの長さであり、それに基づきＦＥＣパリティのグループが計算され、
ｎは、該従来のイーサネット（登録商標）フレームおよび該第１のデリミタからのビットのブロックに対応するＦＥＣパリティビットのグループの長さである、請求項２８に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イーサネット（登録商標）の設計に関する。より詳細には、本発明は、ＦＥＣコード化されたイーサネット（登録商標）フレームにおけるデータをデリニエートするための方法および装置に関する。
【背景技術】
【０００２】
増加するインターネット通信量に歩調を合わせるため、基幹ネットワークは容量を大幅に増加すべく、光ファイバーおよび関連光通信装置が広く使用されてきている。しかし、基幹ネットワークの容量のこの増加は、アクセス網の容量における対応する増加に対応しきれていない。デジタル加入者線（ＤＳＬ）やケーブルモデム（ＣＭ）などのブロードバンドソリューションでも、現在のアクセスネットワークによって提供される帯域幅が限られているために、エンドユーザーに高帯域幅を配信するに際し、厳しいボトルネックとなっている。
【０００３】
現在開発中の種々の技術のうち、イーサネット（登録商標）受動光回路網（ＥＰＯＮ）は、次世代アクセスネットワークの最適候補の一つである。ＥＰＯＮは、ユビキタスイーサーネット技術を安価な受動光回路網と結合する。従って、ＥＰＯＮは、イーサネット（登録商標）の平易性と拡張性を、受動光回路網のコストパフォーマンスと大容量と共に提供する。特に、光ファイバーは高帯域幅のため、ＥＰＯＮは、広帯域の音声、データ、映像回線を同時に収容する能力がある。そのような統合サービスは、ＤＳＬやＣＭ技術で提供するのは難しい。さらに、イーサネット（登録商標）フレームは種々サイズでネイティブＩＰパケットを直接カプセル化できるので、ＥＰＯＮはインターネットプロトコル（ＩＰ）回線に一層適している。それに対し、ＡＴＭ受動光ネットワーク（ＡＰＯＮ）は固定サイズＡＴＭセルを使用し、そのためパケット分割および再アセンブリを必要とする。
【０００４】
通常、ＥＰＯＮはネットワークの「ファーストマイル（ｆｉｒｓｔ  ｍｉｌｅ）」として使用され、サービスプロバイダの中央オフィスと事業または居住の加入者間の連結性を提供する。論理的には、ファーストのマイルは、中央オフィスが多くの加入者にサービスを行う地点対多地点間ネットワークである。ＥＰＯＮではツリートポロジが使用できるのに対し、１本のファイバーは中央オフィスを受動光スプリッタに結合し、ダウンストリーム光信号を分割し加入者に配信し、加入者からのアップストリーム光信号を結合する。
【０００５】
しかしながら、ファーストマイルにおけるＥＰＯＮの使用には、限定がないわけではない。ＥＰＯＮは、増幅や再生を伴わない受動光伝送技術を採用しているので、ネットワークのサイズは、パワーバジェットおよび種々の伝送減損に左右される。従って、ネットワークがそのサイズを大きくすると、信号対雑音比が影響を受け、より頻繁なビットエラーが生じる。幸いにも、順方向誤り修正（ｆｏｒｗａｒｄ  ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ）（ＦＥＣ）は、望ましくないこの影響を軽減し得、こうして、パワーバジェットの増加に寄与し得る。
【０００６】
ＦＥＣは誤り修正技術で、その技術において、受信装置は、所定の数より少ないエラー記号を含む記号の任意のブロックすべてを検出し修正する能力を有する。送信装置は、所定の誤り修正技術を使用して、送信される各々の記号ブロックにビットを追加することによって、ＦＥＣを達成する。一つの通常使用されている技術は、リード−ソロモン（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ）コードを使用することである。リード−ソロモンコードは、ｓビット記号を有するＲＳ（ｌ，ｋ）として特定され、このことは、エンコーダはｓビットそれぞれからｋ個のデータ記号をとり、ｌ記号コードワードを作るために、（ｌ−ｋ）個のパリティ記号を加えることを意味する。リード−ソロモンデコーダは、２ｔ＝ｌ−ｋのとき、コードワードにあるエラーを含む最大ｔ個までの記号を修正できる。たとえば、８ビットの記号を有するＲＳ（２５５，２３９）は、各コードワードが２５５バイトを含み、そのうちの２３９バイトはデータで、８バイトはパリティであることを意味する。デコーダは、コードワードの任意の場所で、最大８バイトの中に含まれるエラーを自動的に修正することができる。
【０００７】
ＦＥＣコーディングはビットエラーに対して頑強性を備えているので、ＦＥＣコード化されたイーサネット（登録商標）フレームは、従来のイーサネット（登録商標）フレームが耐え得ない過酷な送信環境に耐えることができる。しかしながら、ＦＥＣコード化されたイーサネット（登録商標）フレームの実行において一つの心配は、バックワードコンパティブルであるべきことである。すなわち、ＦＥＣイネーブルでない装置は、ＦＥＣコード化されたイーサネット（登録商標）フレームを認識可能であるべきである。この理由により、ファーストマイル（Ｆｉｒｓｔ  Ｍｉｌｅ）規格における現行ＩＥＥＥ８０２．３ａｈイーサネット（登録商標）（以下「ＩＥＥＥ８０２．３ａｈ規格」）で提案されているように、データ記号のすべてのブロックに対するＦＥＣパリティビットは、アグレゲートされ、従来のイーサネット（登録商標）フレームに追加される。ＦＥＣイネーブルでない装置によって認識され得るデリミタは、パリティビットから従来のイーサネット（登録商標）フレームをデリニエートする（ｄｅｌｉｎｅａｔｅ）。
【０００８】
不運にも、このデリミタは、ＦＥＣコードの一部ではなく、従って、ビットエラーに対して保護されない。デリミタ内に発生するビットエラーは、受信装置を混乱させ、その結果イーサネット（登録商標）フレームの短縮または破損に繋がる。従って、必要とされているのは、デリミタ内のビットエラーに対して頑強なＦＥＣコード化されたイーサネット（登録商標）フレームにおけるデータをデリニエートする方法および装置である。
【発明の開示】
【課題を解決するための手段】
【０００９】
（要約）
本発明の一つの実施形態は、順方向誤り修正（ＦＥＣ）コード化されたイーサネット（登録商標）フレームの構築を容易にするシステムを提供する。動作中、システムは、従来のイーサネット（登録商標）フレームを受信する。その後、システムは、従来のイーサネット（登録商標）フレーム用に多数のＦＥＣパリティビットを生成し、従来のイーサネット（登録商標）フレームの前に開始シーケンスを挿入する。次に、システムは、偶数デリミタまたは奇数デリミタを従来のイーサネット（登録商標）フレームに添付する。従来のイーサネット（登録商標）フレームの最後にある記号が奇数位置にある場合、偶数デリミタは、従来のイーサネット（登録商標）フレームをＦＥＣパリティビットから分離するために使用される。従来のイーサネット（登録商標）フレームの最後にある記号が偶数位置にある場合、奇数デリミタは、従来のイーサネット（登録商標）フレームをＦＥＣパリティビットから分離するために使用される。偶数デリミタおよび奇数デリミタは、両者間のハミング距離が十分大きくなるように選択され、それによって、偶数デリミタまたは奇数デリミタ内にビットエラーが発生した場合、偶数デリミタを奇数デリミタと間違え、または奇数デリミタを偶数デリミタと間違える可能性を減らす。また、システムは、多数のＦＥＣパリティビットを偶数デリミタまたは奇数デリミタに添付し、第２のデリミタをＦＥＣパリティビットに添付する。
【００１０】
本実施形態の変種において、偶数デリミタは、ＩＥＥＥ８０２．３規格に従うコードグループ／Ｔ／Ｒ／で開始し、／Ｔ／Ｒ／コードグループの後に、コードグループの第１の数を含み、奇数デリミタは、ＩＥＥＥ８０２．３規格に従うコードグループ／Ｔ／Ｒ／Ｒ／で開始し、／Ｔ／Ｒ／Ｒ／コードグループの後に、コードグループの第２の数を含む。ここで、偶数デリミタと奇数デリミタとの間のハミング距離は、偶数デリミタまたは奇数デリミタ内に発生し得る許容ビットエラーの最大数より大きい。
【００１１】
本実施形態のさらなる変種において、従来のイーサネット（登録商標）フレームの最後にあるランニングディスパリティがマイナスの場合、偶数デリミタにおける／Ｔ／Ｒ／コードグループ後のコードグループの第１の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ２９．５／を含み、奇数デリミタにおける／Ｔ／Ｒ／Ｒ／コードグループ後のコードグループの第２の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１６．２／を含む。
【００１２】
本実施形態のさらなる変種において、従来のイーサネット（登録商標）フレームの最後にあるランニングディスパリティがプラスの場合、偶数デリミタにおける／Ｔ／Ｒ／コードグループ後のコードグループの第１の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１０．１／を含み、前記奇数デリミタにおける前記／Ｔ／Ｒ／Ｒ／コードグループ後のコードグループの第２の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１６．２／を含む。
【００１３】
本発明の別の実施形態では、順方向誤り修正（ＦＥＣ）コード化されたイーサネット（登録商標）フレームにおけるデータデリニエーションを容易にするシステムを提供する。動作中、システムは、ＦＥＣコード化されたイーサネット（登録商標）フレームを受信する。その後、システムは、受信したＦＥＣコード化されたイーサネット（登録商標）フレームのビットストリームをスキャンし、従来のイーサネット（登録商標）フレームとＦＥＣコード化されたイーサネット（登録商標）フレーム内のＦＥＣパリティビット間のデリミタを、ビットストリームにおける多数の連続ビットを偶数デリミタまたは奇数デリミタにマッチさせることによって、識別する。偶数デリミタおよび奇数デリミタは、両者間のハミング距離が十分大きくなるように選択され、それによって、偶数デリミタまたは奇数デリミタ内にビットエラーが発生した場合、偶数デリミタを奇数デリミタと間違え、または奇数デリミタを偶数デリミタと間違える可能性を減らす。
【００１４】
本実施形態の変種において、偶数デリミタは、ＩＥＥＥ８０２．３イーサネット（登録商標）規格に従うコードグループ／Ｔ／Ｒ／で開始し、／Ｔ／Ｒ／コードグループの後に、コードグループの第１の数を含む。奇数デリミタは、ＩＥＥＥ８０２．３イーサネット（登録商標）規格に従うコードグループ／Ｔ／Ｒ／Ｒ／で開始し、／Ｔ／Ｒ／Ｒ／コードグループの後に、コードグループの第２の数を含む。偶数デリミタと奇数デリミタとの間のハミング距離は、偶数デリミタまたは奇数デリミタ内に発生し得る許容ビットエラーの最大数より大きい。
【００１５】
本実施形態のさらなる変種において、従来のイーサネット（登録商標）フレームの最後にあるランニングディスパリティがマイナスの場合、偶数デリミタにおける／Ｔ／Ｒ／コードグループ後のコードグループの第１の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ２９．５／を含み、奇数デリミタにおける／Ｔ／Ｒ／Ｒ／コードグループ後のコードグループの第２の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１６．２／を含む。
【００１６】
本実施形態のさらなる変種において、従来のイーサネット（登録商標）フレームの最後にあるランニングディスパリティがプラスの場合、偶数デリミタにおける／Ｔ／Ｒ／コードグループ後のコードグループの第１の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１０．１／を含み、奇数デリミタにおける／Ｔ／Ｒ／Ｒ／コードグループ後のコードグループの第２の数は、ＩＥＥＥ８０２．３規格に従うシーケンス／Ｋ２８．５／Ｄ１６．２／を含む。
【００１７】
本発明の別の実施形態では、ＦＥＣコード化されたイーサネット（登録商標）フレームにおけるデータデリニエーションを容易にするシステムを提供する。動作中、システムは、開始シーケンス、従来のイーサネット（登録商標）フレーム、偶数デリミタまたは奇数デリミタ、多数のＦＥＣパリティビット、および第２のデリミタを含むＦＥＣコード化されたイーサネット（登録商標）フレームを受信する。従来のイーサネット（登録商標）フレームの最後のバイトが奇数位置にある場合、偶数デリミタは、従来のイーサネット（登録商標）フレームをＦＥＣパリティビットから分離するために使用され、従来のイーサネット（登録商標）フレームの最後のバイトが偶数位置にある場合、奇数デリミタは、従来のイーサネット（登録商標）フレームを分離するために使用される。システムは、偶数デリミタが該従来のイーサネット（登録商標）フレームをＦＥＣパリティビットから分離するという仮定に基づき、受信したＦＥＣコード化されたイーサネット（登録商標）から従来のイーサネット（登録商標）フレームの第１のバージョンを生成する。また、システムは、奇数デリミタが従来のイーサネット（登録商標）フレームをＦＥＣパリティビットから分離するという仮定に基づき、受信したＦＥＣコード化されたイーサネット（登録商標）から従来のイーサネット（登録商標）フレームの第２のバージョンを生成する。その後、システムは、２個のバージョンから、受信したＦＥＣコード化されたイーサネット（登録商標）フレームに含まれるオリジナルの従来のイーサネット（登録商標）フレームをより忠実に再生する１個を選択する
本実施形態の変種において、２個のバージョンからオリジナルの従来のイーサネット（登録商標）フレームをより忠実に再生する１個を選択することは、従来のイーサネット（登録商標）フレームの第１のバージョンを、ＦＥＣパリティビットに対してチェックすること、従来のイーサネット（登録商標）フレームの第２のバージョンをチェックすること、ＦＥＣパリティビットに対してチェックされたときの最小数のエラーの生成をするバージョンを選ぶことと、を含む。
【００１８】
本発明の別の実施形態は、ＦＥＣコード化されたイーサネット（登録商標）フレームの構築を容易にするシステムを提供し、そのシステムでは、ＦＥＣコード化されたイーサネット（登録商標）フレームは、開始シーケンス、従来のイーサネット（登録商標）フレーム、第１のデリミタ、多数のＦＥＣパリティビット、および第２のデリミタを含み、第１のデリミタは、従来のイーサネット（登録商標）フレームをＦＥＣパリティビットから分離するために、使用される。動作中、システムは、従来のイーサネット（登録商標）フレームおよび第１のデリミタに基づきＦＥＣパリティビットを計算し、そこでは、ＦＥＣパリティビットは従来のイーサネット（登録商標）フレームおよび該第１のデリミタ内で発生するビットエラーを修正するために使用され得る。
【００１９】
本実施形態の変種において、ＦＥＣパリティビットの計算は、従来のイーサネット（登録商標）フレームおよび第１のデリミタをビットの固定長ブロックに分割することであって、最後のブロックは固定長に合わせるようにパディングを使用し得る、こと、各ブロックについて、ＦＥＣパリティビットの固定数を計算すること、従来のイーサネット（登録商標）フレームおよび第１のデリミタの後に、全てのブロックに対して、全てのＦＥＣパリティビットを置くこととを含む。
【００２０】
本発明の別の実施形態は、ＦＥＣコード化されたイーサネット（登録商標）フレームにおけるデータデリニエーションを容易にするシステムを提供し、そのシステムでは、ＦＥＣコード化されたイーサネット（登録商標）フレームは、開始シーケンス、従来のイーサネット（登録商標）フレーム、第１のデリミタ、多数のＦＥＣパリティビット、および第２のデリミタを含み、第１のデリミタは、従来のイーサネット（登録商標）フレームをＦＥＣパリティビットから分離するために使用され、ＦＥＣパリティビットは従来のイーサネット（登録商標）フレームおよび第１のデリミタ用に計算される。動作中、システムは、ＦＥＣコード化されたイーサネット（登録商標）フレームの全長を決定する。またシステムは、ＦＥＣコード化されたイーサネット（登録商標）フレームの全長に基づき、ＦＥＣパリティビットの長さを決定する。次いで、システムは、ＦＥＣパリティビットの長さに基づき、従来のイーサネット（登録商標）フレームおよび第１のデリミタからＦＥＣパリティビットをデリニエートする。
【００２１】
本実施形態の変種において、システムは、任意の起こり得るビットエラーを修正するために、ＦＥＣパリティビットに対して従来のイーサネット（登録商標）フレームおよび第１のデリミタをチェックする。
【００２２】
本実施形態の別の変種において、ＦＥＣパリティビットは、ＦＥＣパリティビットのグループによって構成され、そのパリティビットの各々は同じ長さで、従来のイーサネット（登録商標）フレームおよび第１のデリミタからの固定長ブロックに対応し、最後のブロックは該固定長に合わせるためパディングを使用し得る。ＦＥＣパリティビットの長さの決定は、以下：
【００２３】
【数３】
2008502208.tif 000003
に基づく。ここで、
Ｚは、ＦＥＣパリティビットの長さであり、
Ｘは、ＦＥＣコード化されたイーサネット（登録商標）フレーム全体の長さであり、
ｍは、従来のイーサネット（登録商標）フレームのおよび第１のデリミタからのビットのブロックの長さであり、それに基づきＦＥＣパリティのグループが計算される。
【００２４】
ｎは、従来のイーサネット（登録商標）フレームおよび第１のデリミタからのビットのブロックにするＦＥＣパリティビットのグループの長さである。
【発明を実施するための最良の形態】
【００２５】
（詳細な説明）
以下の説明は、当業者が本発明を製作し使用できるようにするために提示され、特定の用途およびその要求事項に関連し提供される。開示された実施形態への種々の修正は当業者にとって直ちに明白で、本明細書に定義された一般原理は、本発明の精神と範囲から逸脱することなく、その他の実施形態および用途に適用され得る（例：汎用受動光回路網（ＰＯＮ）アーキテクチャ）。従って、本発明は、示された実施形態に限定する意図はなく、ここに開示された原理と特徴に一致する最も広い範囲を示す。
【００２６】
この詳細な説明に記載されたデータ構造と処理手順は、通常、コンピュータ読取り可能記憶媒体に記憶される。その記憶媒体は、コンピュータシステムによって使用されるコードおよび／またはデータを記憶できる任意の装置または媒体でもあり得る。これには、特定用途集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、半導体メモリ、磁気および光学記憶装置（ディスクドライブ、磁気テープ、ＣＤ（コンパクトディスク）、ＤＶＤ（デジタル汎用ディスク、またはデジタルビデオディスク）など）、および送信媒体において実施される計算機命令信号（信号が変調される搬送波有りまたは無し）を含むが、これらには限定されない。
【００２７】
（ＦＥＣコード化されたイーサネット（登録商標）フレームフォーマット）
図１は、ＦＥＣコード化されたイーサネット（登録商標）フレームのフォーマットを示す。ギガビットイーサネット（登録商標）リンク上の一般的なデータは、８ビット／１０ビット（８Ｂ／１０Ｂ）コード化スキームでコード化される。１バイトのデータは２つの１０ビットシーケンス（「コードグループ」と呼ばれる）にマップされる。２つの１０ビットコードグループを有する理由は、バランスのとれたランニングディスパリティを維持するためである。通常、２つのコードグループのうちの１つは、６個の「１」および４個の「０」を有し、これはランニングディスパリティがマイナスのときに使用される。２つのコードグループのうちのもう１つは、４個の「１」および６個の「０」を有し、これはランニングディスパリティがプラスのときに使用される。代わりに、あるデータバイトに関して、対応する１０ビットコードグループの両方は、ランニングディスパリティを保存するために、「１」および「０」を同数有する。
【００２８】
たとえば、１６進数値５０（２進数形式で０１０１００００）のオクテットは、コードグループ０１１０１１０１０１（マイナスの現行ランニングディスパリティと共に使用される）およびコードグループ１００１０００１０１（プラスの現行ランニングディスパリティと共に使用される）にマップされる。この一対のコードグループは、「Ｄ１６．２」として識別される。「Ｄ」は、この一対のコードグループがデータ用に使用されることを示す。「１６」は、オクテットの下５桁のビット（「１００００」）の１０進数値であり、「２」は、オクテットの上３桁のビット（「０１０」）の１０進数値である。便宜上、１０ビットコードグループは、３桁の１６進数で表される。ここで、３桁の数字は、上２桁のビット、中４桁のビット、下４桁のビットの値を表す。従って、１００１０００１０１は「２４５」で表される。
【００２９】
データグループの他に、制御目的に使用される特別なコードグループもある。たとえば、「Ｋ２８．５」は、コードグループ００１１１１１０１０（マイナスのランニングディスパリティ用）および１１０００００１０１（プラスのランニングディスパリティ用）に対応する。「Ｋ」は、特別なコードグループであること、また、「２８．５」は、対応するオクテット値ＢＣ（または２進法形式で１０１１１１００）を示すことに注意すべきである。ＩＥＥＥ規格８０２．３−２００２「Ｌｏｃａｌ  ａｎｄ  Ｍｅｔｒｏｐｏｌｉｔａｎ  Ａｒｅａ  Ｎｅｔｗｏｒｋｓ」（以下「ＩＥＥＥ８０２．３規格」は、８Ｂ／１０Ｂコードグループの完全なリストを含む。
【００３０】
ＩＥＥＥ８０２．３規格はまた、特別な制御シーケンス（「順序付けられたセット」と呼ばれる）を定義する。たとえば、順序付けられたセット／Ｉ１／（／Ｋ２８．５／Ｄ５．６／）は、ＩＤＬＥの順序付けられたセットである。それは、送信された／Ｉ１／の最後にあるランニングディスパリティは、開始のランニングディスパリティのセットとは逆であるように定義される。ＩＤＬＥの順序付けられたセット／Ｉ２／（／Ｋ２８．５／Ｄ１６．２）は、送信された／Ｉ２／の最後にあるランニングディスパリティは、開始のランニングディスパリティと同じであるように定義される。パケットまたは制御シーケンスに続く最初のＩＤＬＥの順序付けられたセットは、現行のプラスまたはマイナスのランニングディスパリティをマイナス値に戻す。その後のＩＤＬＥはすべて、マイナスのランニングディスパリティを確保するために、／Ｉ２／である。その他の順序付けられたセットは、／Ｒ／（搬送波拡張、／Ｋ２３．７／）、／Ｓ／（パケットの開始、／Ｋ２７．８／）、および／Ｔ／（パケットの終了、／Ｋ２９．７）などである。
【００３１】
図１に示すとおり、ＦＥＣコード化されたイーサネット（登録商標）フレームは、スタートコードシーケンス１１０（「ＳＦＥＣ」と呼ばれる）で開始する。ＳＦＥＣは、ＩＥＥＥ８０２．３ａｈ規格に従って、／Ｋ２８．５／Ｄ６．４／２８．５／Ｓ／として定義される。ＳＦＥＣシーケンスにおける最後に順序付けられたセットは、／Ｓ／順序付けられたセットであることに注意されたい。これにより、ＦＥＣイネーブルでない受信装置は、ＳＦＥＣシーケンスの後に続く従来のイーサネット（登録商標）フレームの開始を認識することが可能となる。ＳＦＥＣに続くのは従来のイーサネット（登録商標）フレームであり、これは、プリアンブル／フレーム開始デリミタ（ＳＦＤ）フィールド１２０、データフレーム１３０、およびフレームチェックシーケンス（ＦＣＳ）フィールド１４０を含む。ＦＣＳフィールド１４０は、通常、巡回冗長チェック（ＣＲＣ）シーケンスを含む。
【００３２】
ＦＣＳフィールド１４０に続くのは、従来のイーサネット（登録商標）フレームの最後を示す第１のデリミタＴＦＥＣ１５０である。ＴＦＥＣ１５０のもう一つの目的は、後に続くＦＥＣパリティビットから従来のイーサネット（登録商標）フレームをデリニエートすることである。ＩＥＥＥ８０２．３ａｈ規格（非ＦＥＣコード化されたイーサネット（登録商標）用）に従うと、パケット終了デリミタは／Ｔ／Ｒ／または／Ｔ／Ｒ／Ｒ／のはずである。２個のデリミタを有する理由は、デリミタに続くコードグループが偶数位置に確実に当たるようにするためである。従って、／Ｔ／Ｒ／は、／Ｔ／が偶数位置にあるとき使用され、／Ｔ／Ｒ／Ｒ／は、／Ｔ／が奇数位置にあるとき使用される。従って、ＩＥＥＥ８０２．３ａｈ規格で提案されているように、ＴＦＥＣ１５０は２個のシーケンスを有する。すなわち、最初の／Ｔ／が奇数位置にあるとき使用されるＴＦＥＣ＿Ｅ（／Ｔ／Ｒ／Ｉ／Ｔ／Ｒ／）および最初の／Ｔ／が偶数位置にあるとき使用されるＴＦＥＣ＿Ｏ（／Ｔ／Ｒ／Ｒ／Ｉ／Ｔ／Ｒ／）である。ＴＦＥＣ＿ＥおよびＴＦＥＣ＿Ｏは、従来のパケット終了デリミタ（それぞれ／Ｔ／Ｒ／および／Ｔ／Ｒ／Ｒ／）を含む。従って、ＦＥＣイネーブルでない受信装置は、従来のイーサネット（登録商標）パケットの終了を認識することができる。
【００３３】
ＴＦＥＣフィールド１５０に続くのは、ＦＥＣパリティビット１６０である。現行ＩＥＥＥ８０２．３ａｈ規格に従い、ＦＥＣパリティビット１６０は、従来のイーサネット（登録商標）フレームから発生したＲＳ（２５５、２３９）コードに基づいており、ビットエラーに対してＴＦＥＣフィールド１５０を保護しない。ＦＥＣパリティビットの後にあるのは、ＦＥＣコード化されたフレ−ム全体を終了させる別のＴＦＥＣフィールド１７０である。ＴＦＥＣ１５０のため、またパリティビットの合計数は常に偶数であり、パリティビットの総数は常に偶数位置であるため、パリティビットの開始は、常に偶数位置にあるので、ＴＦＥＣ１７０はＴＦＥＣ＿Ｅシーケンスのみを使用する。
【００３４】
（既存規格における問題）
図２は、現行ＩＥＥＥ８０２．３ａｈ規格に従うデリミタＴＦＥＣ＿ＥおよびＴＦＥＣ＿Ｏのコードグループシーケンスを示す。デリミタの最初のコードグループは偶数位置にあるため、フレーム２１０は、ＴＦＥＣ＿Ｅを従来イーサネット（登録商標）フレームとＦＥＣパリティビットとの間のデリミタとして使用する。デリミタの最初のコードグループは奇数位置にあるため、フレーム２２０は、ＴＦＥＣ＿Ｏを従来イーサネット（登録商標）フレームとＦＥＣパリティビット間のデリミタとして使用する。
【００３５】
デリミタを検出するため、受信装置は、ＴＦＥＣ＿ＥまたはＴＦＥＣ＿Ｏとマッチさせるため、記号の入力ストリームをスキャンする。デリミタはＦＥＣによって保護されないので、多数のビットエラーは許容され得る。現行ＩＥＥＥ８０２．３ａｈ規格に従うと、ＴＦＥＣデリミタにマッチするプロセスにおいて、最大５個までのビットエラーが許容される。しかし、図２に示すとおり、ＴＦＥＣ＿ＥとＴＦＥＣ＿Ｏとの６０ビットの相関にわたるハミング距離は、２ビット、すなわち位置２における２Ｅ８（／Ｔ／）と３Ａ８（／Ｒ／）との間の差に過ぎない。このことは、フレーム２１０の最後にあるデータコードグループ（位置１における）がエラーであり、たまたま／Ｔ／と同じであった場合、受信装置は、フレーム２１０のＴＦＥＣ＿ＥをＴＦＥＣ＿Ｏと間違え得る。従って、従来イーサネット（登録商標）フレームの最後にあるコードグループ（ＣＲＣシーケンスの一部）は、失われる。ＣＲＣシーケンスおよびデータ間のミスマッチのため、イーサネット（登録商標）フレームの規定全体が失われる。
【００３６】
さらに、ＴＦＥＣデリミタにビットエラーがないときでさえ、ミスマッチは起こり得る。受信装置がフレーム２１０を受信していると仮定する。位置１におけるデータコードグループが、／Ｔ／からのハミング距離が３ビット以内の場合、受信装置は、正規のデータコードグループの代わりに、フレーム２１０を／Ｔ／として受け取る。位置２におけるコードグループに関して、受信装置は、フレーム２１０を実際には／Ｔ／であるが、／Ｒ／として解釈する。（／Ｔ／と／Ｒ／との間のハミング距離は、わずか２ビットであることに注意）現行ＩＥＥＥ８０２．３ａｈ規格に従い、受信装置は合計で５個のビットエラーを許容できるので、この解釈は許容できる。その結果、受信装置は、フレーム２１０において正しく送信されたＴＦＥＣ＿Ｅシーケンスを誤って送信されたＴＦＥＣ＿Ｏシーケンスと間違え得る。
【００３７】
図３は、現行ＩＥＥＥ８０２．３ａｈ規格に従い実行されたＦＥＣコード化されたイーサネット（登録商標）フレ−ムにおいて、発生し得るデータデリニエーションにおける可能性あるエラーを示す。実際に送信された（正しい）ストリーム３１０は、ＴＦＥＣ＿Ｏを含む。送信中に、３個のビットエラーが発生し、その結果実際に受信したのはストリーム３１０と仮定する。２個のエラーは位置１におけるコードグループ内にあり、１個のエラーは位置２におけるコードグループ内にある。受信装置は、受信ストリーム３２０をスキャンするとき、ストリーム３２０をストリーム３１０にマッチさせるより、ストリーム３２０を、ＴＦＥＣ＿Ｅを含むストリーム３３０にマッチさせる方が可能性が高い。この理由は、ストリーム３２０と３３０との間の６０ビットの相関にわたり１個のみのビットエラーであるが、一方ストリーム３２０と３１０との間の７０ビットの相関にわたり３個のビットエラーがあるからである。位置１におけるコードグループは、イーサネット（登録商標）用のＣＲＣシーケンスの一部として考慮されるので、結果は破損した（ｃｏｒｒｕｐｔ）イーサネット（登録商標）フレームとなる。
【００３８】
（ＴＦＥＣ＿ＥおよびＴＦＥＣ＿Ｏ間のハミング距離の増加）
上記の問題を解決する方法の一つは、ハミング距離が許容ビットエラーの最大数より大きくなるようにして、ＴＦＥＣ＿ＥとＴＦＥＣ＿Ｏとの間のハミング距離を長くすることである。図４Ａは、本発明の実施形態に従い、最初のランニングディスパリティがマイナスのとき、デリミタＴＦＥＣ＿ＥおよびＴＦＥＣ＿Ｏの改善されたコードグループシーケンスを示す。ＴＦＥＣ＿Ｅシーケンス４１０は、／Ｔ／Ｒ／Ｋ２８．５／Ｄ２９．５／Ｔ／Ｒ／として再定義される。それに対し、ＴＦＥＣ＿Ｏシーケンス４２０は、ＩＥＥＥ８０２．３ａｈ規格の定義通りのままである。ＴＦＥＣ＿Ｅのこの新しい定義は、結果的に、ＴＦＥＣ＿ＥとＴＦＥＣ＿Ｏとの間の６０ビット相関にわたる１０ビットの全ハミング距離となる（位置２における／Ｔ／と／Ｒ／との間の２ビット、および位置５における／Ｄ２９．５／と／Ｄ１６．２／との間の８ビット）
図４Ｂは、本発明の実施形態に従い、最初のランニングディスパリティがプラスのとき、デリミタＴＦＥＣ＿ＥおよびＴＦＥＣ＿Ｏの改善されたコードグループシーケンスを示す。ＴＦＥＣ＿Ｅシーケンス４３０は、／Ｔ／Ｒ／Ｋ２８．５／Ｄ１０．１／Ｔ／Ｒ／として再定義される。それに対し、ＴＦＥＣ＿Ｏシーケンス４４０は、ＩＥＥＥ８０２．３ａｈ規格の定義通りのままである。ＴＦＥＣ＿Ｅのこの新しい定義は、結果的に、ＴＦＥＣ＿ＥおよびＴＦＥＣ＿Ｏ間の６０ビット相関にわたる１０ビットの全ハミング距離となる（位置２における／Ｔ／および／Ｒ／間２ビット、および位置５における／Ｄ１０．１／および／Ｄ５．６間８ビット）
図４Ａおよび図４Ｂは、ＴＦＥＣ＿ＥとＴＦＥＣ＿Ｏとの間のハミング距離を増加する１方法を示すに過ぎないことに注意すべきである。同じ目的を達成するために、その他のコードグループやシーケンスもまた使用され得る。
【００３９】
（２個の並列なＦＥＣデコーディングプロセスの使用）
ＴＦＥＣ＿ＥまたはＴＦＥＣ＿Ｏシーケンスを変更する代わりに、データデリニエーションの問題を解決する別の方法は、２個のＦＥＣデコード化処理を使用することである。その１個は受信したフレームはＴＦＥＣ＿Ｅを含むとの仮定に基づき、もう１個は受信したフレームはＴＦＥＣ＿Ｏを含むとの仮定に基づくものを使用することである。
【００４０】
図５は、本発明の実施形態に従ったＦＥＣコード化されたイーサネット（登録商標）フレームにおける正しいデータデリニエーションを得るために、２個の並列なデコード化処理が使用され得る方法を示す。図５に示されるとおり、２個のＦＥＣデコーダが、入力ストリームを並列に処理する。ＦＥＣデコーダ５１０は、従来のイーサネット（登録商標）フレームとＦＥＣパリティビット間とのデリミタが、ＴＦＥＣ＿Ｅという仮定に基づき、入力ストリームを処理する。ＦＥＣデコーダ５２０は、従来のイーサネット（登録商標）フレームおよびＦＥＣパリティビット間のデリミタがＴＦＥＣ＿Ｏという仮定に基づき、入力ストリームをデコード化する。出力セレクタ５３０は、破損していない（ｎｏｎ−ｃｏｒｒｕｐｔｅｄ）イーサネット（登録商標）フレームを生成する正しくデコード化された出力を選択する。
【００４１】
（ＦＥＣコードにおけるデリミタを含めること）
上述したデータデニリエーション問題を解決する第３の方法は、デリミタ内に発生するビットエラーもまた修正され得るように、従来のイーサネット（登録商標）フレーム全体およびＴＦＥＣデリミタにわたるＦＥＣパリティビットを計算することである。しかし、どのビットエラーも修正するために、受信装置はなおも、ＦＥＣパリティビットをフレームの残りからデリニエートする必要がある。
【００４２】
図６は、本発明の実施形態に従って、デリミタがＦＥＣコードの一部であるとき、ＦＥＣパリティビットの長さを計算する方法を示す。受信装置は入力ストリームをスキャンするとき、従来のイーサネット（登録商標）フレーム、第１のＴＦＥＣデリミタ、およびＦＥＣパリティビットの全長Ｘを知ることは可能である。なぜなら、ＳＦＥＣ１１０および第２のＴＦＥＣデリミタ１７０は簡単に認識され得るからである。従来のイーサネット（登録商標）フレームとＴＦＥＣ１５０との合計長さは、Ｙで示され、ＦＥＣパリティビット１６０の長さは、Ｚで示される。ＦＥＣスキームは、データ記号セクション（Ｙ内のビット）からのどの２３９バイトブロックに対しても、ＲＳ（２５５，２３９）コードを使用しているので、パリティセクション（Ｚ内ビット）に１６バイトのパリティグループがある。したがって、パリティの長さは、以下のように計算され、
【００４３】
【数４】
2008502208.tif 000004
ｍは、従来のイーサネット（登録商標）フレームおよび２３９である第１のデリミタからのビットのブロックの長さ、および
ｎは、従来のイーサネット（登録商標）フレームおよび１６である第１のデリミタからのビットのブロックに一致したＦＥＣパリティのグループの長さ、である。ここで、Ｚは２３９バイトの整数を含め得なく、また２３９未満のデータバイトを有するブロックは、ＦＥＣ計算のため２３９バイトを有するように、パディングで埋められるので、シーリング関数が使用されることに注意されたい。
【００４４】
図７は、本発明の実施形態に従ったＦＥＣパリティビットの長さの計算およびその後のデータデリニエーションの処理を示すフローチャートを提示する。受信装置内のシステムは、ＦＥＣコード化されたイーサネット（登録商標）フレーム（すなわち、ＳＦＥＣ後の第２のＴＦＥＣまでのデータストリーム）を受信することによって開始する（ステップ７１０）。次にシステムは、従来のイーサネット（登録商標）と、第１のＴＦＥＣデリミタと、ＦＥＣパリティビットとの合計長さを決定する（ステップ７２０）。その後システムは、等式（１）に基づきＦＥＣパリティビットの長さを計算する（ステップ７３０）。デリニエートされたＦＥＣパリティビットに基づき、システムは、従来のイーサネット（登録商標）フレームおよび第１のＴＦＥＣデリミタ内で発生する任意の起こり得るビットエラーを修正する（ステップ７４０）。その後、システムは、従来のイーサネット（登録商標）フレームを第１のＴＦＥＣデリミタから分離する（ステップ７５０）。
【００４５】
本発明の実施形態についての前述の説明は、図示および説明の目的のみで提示されている。それらは、網羅的の意図でもなく、本発明を開示された形態に限定する意図でもない。従って、多くの修正および変更は、当業者にとって明らかであろう。さらに、上記開示は、本発明を限定する意図ではない。本発明の範囲は、添付の請求項の範囲によって定義される。
【図面の簡単な説明】
【００４６】
【図１】図１は、ＦＥＣコード化されたイーサネット（登録商標）フレームのフォーマットを示す。
【図２】図２は、現行ＩＥＥＥ８０２．３ａｈ規格に従うＴＦＥＣ＿ＥおよびＴＦＥＣ＿Ｏデリミタのコードグループシーケンスを示す。
【図３】図３は、現行ＩＥＥＥ８０２．３ａｈ規格に従いランニングされたＦＥＣコード化されたイーサネット（登録商標）フレームにおいて発生し得るデータデリニエーションにおける起こり得るエラーを示す。
【図４Ａ】図４Ａは、本発明の実施形態に従って、最初のランニングディスパリティがマイナスのとき、デリミタＴＦＥＣ＿ＥおよびＴＦＥＣ＿Ｏの改良されたコードグループシーケンスを示す。
【図４Ｂ】図４Ｂは、本発明の実施形態に従って、最初のランニングディスパリティがプラスのとき、デリミタＴＦＥＣ＿ＥおよびＴＦＥＣ＿Ｏの改良されたコードグループシーケンスを示す。
【図５】図５は、本発明の実施形態に従って、ＦＥＣコード化されたイーサネット（登録商標）フレームにおいて正しいデータデリニエーションを得るために、２個のパラレルＦＥＣデコーディング処理が使用され得る方法を示す。
【図６】図６は、本発明の実施形態に従って、デリミタがＦＥＣコードの一部であるとき、ＦＥＣパリティビットの長さを計算する方法を示す。
【図７】図７は、本発明の実施形態に従い、ＦＥＣパリティビットおよびそれに続くデータデリニエーションの長さを計算する処理を示すフローチャートを示す。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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