(57)【要約】  ダイまたはチップの基板（１１）内のドレイン電極（１７）の上方に形成されたドープシリコンブロックまたは島は、チャネル（２１、２３、２５）の所望の長さに対応する高さを有する。ソース電極（２７）がシリコン島の上方に形成され、上方からのコンタクト（４１）が可能となる。上方からのコンタクト（４３）もＬ字型のコントロールゲート（３３、３５）および表面下のドレインとなされる。作られる縦型トランジスタに対し、ソース、ゲートおよびドレイン用の水平方向のコンタクトのアレイが形成される。ゲートとチャネルとの間の層（２９）内にナノ結晶（３１）を組込んだ場合、不揮発性フローティングゲートトランジスタが形成され得る。ナノ結晶層がなければ、ＭＯＳまたはＣＭＯＳトランジスタが形成される。
2008544476.tif 000002
【特許請求の範囲】
【請求項１】
縦型ＭＯＳトランジスタであって、
活性領域内の薄くドープされたシリコン基板上にドレイン、チャネル、およびソース領域の縦型積層サンドイッチ配置を備え、前記ソースおよびドレイン領域の一方は少なくとも部分的に前記基板内にあり、前記積層サンドイッチ配置から離れるように電極延長部を有し、かつ第１の導電型を有し、前記チャネルは第２の導電型を有し、前記ソースおよびドレイン領域の他方は前記第１の導電型を有し、さらに
前記積層サンドイッチ配置の横に隣接するが薄い絶縁体によって隔てられる直立部分を有する一対のＬ字型のゲートを備え、前記ゲートは前記積層サンドイッチ配置から離れたゲート延長部を形成する非直立部分を有し、さらに
複数の電気コンタクトを備え、第１および第２のコンタクトは前記電極延長部およびゲート延長部と接触する縦方向部分を有し、第３のコンタクトは前記ソースおよびドレイン領域の前記他方と接触し、前記第１、第２、および第３のコンタクトは平面アレイに配置された部分を有する、トランジスタ。
【請求項２】
前記チャネルと前記ゲートの直立部分との間の前記薄い絶縁体に関連付けられたナノ結晶層をさらに備える、請求項１に記載のデバイス。
【請求項３】
前記ゲートの前記非直立部分は、前記チャネルから離れるように延在する第１の長さを有する第１の部分、および前記第１の長さよりも短い第２の長さを有する第２の部分を有する、請求項１に記載のデバイス。
【請求項４】
前記チャネルは、シリコンの第１および第３のエピタキシャル層の間のシリコンの第２のエピタキシャル層であり、前記第１および第３のエピタキシャル層はバッファとして働く、請求項１に記載のデバイス。
【請求項５】
前記ドレインは、前記活性領域全体にわたって完全に前記基板内にある、請求項１に記載のデバイス。
【請求項６】
縦型ＭＯＳトランジスタを形成するための方法であって、
基板内に分離境界を定めることによって活性領域を規定するステップと、
前記活性領域内の前記基板において第１の導電型のドレインドーパントを定めるステップと、
第２の導電型であって所望のチャネル厚さを表す厚さを有するエピタキシャルシリコン層を成長させるステップと、
前記エピタキシャル層をエッチングしてチャネル寸法をブロックとして規定するステップと、
前記活性領域上の上面全体上の絶縁性マトリックスにおいてナノ結晶を堆積するステップと、
ナノ結晶層上にゲートポリシリコンを堆積し、第１の領域内の上面の大部分を被覆し、第２の領域内の主に前記ブロックを被覆するステップと、
前記ブロック上に窒化物層を形成するステップと、
前記ポリシリコン層の高さに平坦化された前記ブロック上の窒化物層を除去し、かつ前記ブロック上に延在する前記絶縁性マトリックスの部分を除去するステップと、
前記ブロック上に前記第１の導電型のポリシリコンソース層を堆積するステップと、
前記窒化物層を貫通する３つの縦型コンタクトを作るステップとを備え、前記コンタクトは、前記ポリシリコンソース層と接触するソースコンタクトと、前記ゲートポリシリコンと接触するゲートコンタクトと、前記表面下のドレインと接触するドレインコンタクトとを含む、方法。
【請求項７】
前記エピタキシャルシリコン層は、３つの積層エピタキシャル層を成長させることによって形成される、請求項６に記載の方法。
【請求項８】
前記堆積されたナノ結晶は前記ブロックを完全に囲む、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスタの設計および作製に関し、特定的には、ＭＯＳおよびＣＭＯＳトランジスタ、ならびに不揮発性メモリトランジスタに関する。
【背景技術】
【０００２】
ＦＥＴおよびＭＯＳトランジスタをより小さな寸法にスケール変更するのは困難を伴う。減少したチャネル長に関するこれらの問題は、「短チャネル効果」として公知である。
【０００３】
短チャネル効果が重要ではない適用例もあるため、ＭＯＳ型のサブミクロンのデバイスの中には問題なくサブミクロンのサイズに製造可能なものもある。一方、短チャネル効果は非常に重要だが往々にして製造規則のためにデバイスの大幅なサイズ差、またはスケール変更が不可能なため、より大きなチャネルおよびゲートを必要とするデバイスもある。たとえば大型アレイに組込まれたメモリデバイスにとって、無限の出力インピーダンスは作動時の低電力、電荷の保持、およびより高いデバイスの信頼性のために極めて重要である。必要とされているのはスケール変更可能なデバイス、すなわち、可変の製造規則のもとでいかなる所望のサイズのチャネルおよびゲートも有するデバイスを製造できることである。
【０００４】
縦型トランジスタの構成は公知である。そのようなデバイスは、長さが調整できるチャネルを有する。たとえば米国特許第６，３１３，４８７号は、ドレイン電極を含む基板と、基板上のシリコン層内のソース領域と、これらの間の縦型チャネルとを備えるトランジスタ構造を開示している。フローティングゲートおよびコントロールゲートが、間隔をあけた関係でチャネルの上に重なる。ソースとドレインとの間の層の厚さを制御することによって、チャネル長を制御することができる。
【０００５】
米国特許第６，５８０，１２４号は、半導体材料のボディが基板上に堆積されたデバイスである。これは、縦に間隔をあけたソースおよびドレイン電極の間にチャネルが存在しているため、「チャネルボディ」と称される。このデバイスは異なる縦方向の２つのチャネルを特徴として備えるため、縦型チャネルに当接する電荷蓄積要素およびコントロールゲートを使用して２つの電荷蓄積領域を形成することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
縦型トランジスタを作る際に遭遇する問題の１つは、デバイスの横方向表面、典型的にはチャネルを制御するゲート、と接触しなければならないことである。すべてのコンタクトがデバイスの活性領域内にフィットしない場合、貴重なウェハ空間が失われてしまう。
【０００７】
本発明の目的は、水平方向または平面のコンタクトアレイを備えるスケール変更可能な構成の縦型ＭＯＳトランジスタを考案することである。
【課題を解決するための手段】
【０００８】
発明の概要
上記の目的は、半導体ダイ基板内にドレインを有する縦型ＭＯＳトランジスタであって、チャネルが、エピタキシャル成長したシリコン層によって形成され、ドレインとは反対の導電型のドーパントでドープされ、所望により短チャネル効果なしで約ゼロナノメータまで小さくなる所望のチャネル長に対応する高さを有するトランジスタによって満たされた。エピタキシャル成長したソースがチャネルの上方に配置され、チャネルと比較して逆
の、ドレインと同一の導電型を有する。Ｌ字型のゲート領域は、チャネルを全体的に囲む縦方向部分を有する。チャネルはいかなる所望の高さにも成長させることができ、またいかなる所望の幅も有することができる。Ｌ字型ゲートの水平方向部分は縦型チャネル構造から離れるように延在し、縦方向導電性コンタクトによる接触が可能となる。本発明のトランジスタは、分離領域によって個々のダイに分割されたシリコンウェハ上に作られ、個々のダイはトランジスタが形成される活性領域境界を有する。ダイの一部分において、ゲートの水平方向部分を切除し、これにより他の縦方向コンタクトがダイの表面のすぐ下のドレインに到達することが可能となる。第３の縦方向コンタクトはソース電極に到達する。３つのコンタクトは水平方向にアレイ内に配置されるが、トランジスタソース、ドレイン、およびチャネルは積層縦型配置内にある。これにより、従来の配線方式を使用してデバイスを接続することが可能となる。
【０００９】
製造方法において、第１の導電型を有する基板の活性領域内のドレイン上に第２の導電型のシリコン島を作る。シリコン島の高さは、所望のチャネル長に対応するよう選択される。ドープシリコンソース層をチャネルの最上部に堆積し、この層はドレインと同様に第１の導電型である。Ｌ字型のゲート領域が、チャネルを絶縁する薄い絶縁性領域（不揮発性メモリデバイスのためのナノ結晶を任意で担持している）に当接する。Ｌ字型のゲート領域は、上方からの接触を可能にするための水平方向延長部分を有する。上方からの他のコンタクトがソースコンタクト近傍の位置においてドレインに到達し、第３の縦方向コンタクトがソースに到達することにより、水平方向のコンタクトのアレイを有する縦型ＭＯＳトランジスタを形成する。シリコン島をゲートから隔てる絶縁性マトリックス内にナノ結晶を組込んだ場合、不揮発性メモリトランジスタを作ることが可能である。
【発明を実施するための最良の形態】
【００１０】
本発明の詳細な説明
図１を参照して、ウェハ基板１１は、本発明のデバイスの実施例を形成するためのｐ型基板、またはｎ型基板に組込まれたｐウェルを形成する。反対の導電型のデバイス用の同等の構造は、ｎ型基板、またはｐ型基板内のｎウェルとなるであろう。基板１１は薄くドープされたｐ型基板であり、デバイス形成用の活性領域が、浅いトレンチ分離の周縁部、特に基板表面１２の下を短い距離延在するトレンチ領域１３および１５、によって囲まれた表面下の境界によって規定される。
【００１１】
ドレイン領域１７は表面下の電極であり、拡散およびイオン注入のいずれかによって形成することができる濃くドープされたｎ+領域であるが、トレンチ領域１３および１５ほど深くない。ドレイン電極は容易に活性領域全体にわたって延在するが、下記に述べるドレイン上方のチャネルおよびソースの縦型積層配置から離れたドレインコンタクト４３が到達可能なほど十分遠くまで延在する限りは、活性領域の全距離に延在する必要はない。ドレインは表面下の電極として示され、ソース電極は縦型電極積層体の最上部に示されるが、これらの電極を逆にしてもよく、ソースを表面下の電極とし、ドレインが積層体の最上部にあってもよい。
【００１２】
ドレイン１７の上方には、ｐ+領域であるチャネル領域２３の両側のｐ型バッファ領域２１および２５によって形成される複合チャネルがある。この３つの複合チャネル領域は、エピタキシャル成長したアンドープの、または薄くドープされたシリコンによって形成され、ｐ領域２１の厚さは約５００〜８００Åであり、チャネル領域２３の厚さは約１０００Åであり、バッファ領域２５の厚さは約５００〜８００Åである。チャネル領域２３の高さが、ソース電極２７とドレイン電極１７との間のチャネル長を規定する。チャネルの幅に制限はなく、紙面中に延在する。非常に短いチャネル長、たとえば１ナノメータは、チャネルバッファ領域２１および２５によるバッファリングにより、不利な短チャネル効果を招くことなく理論的には可能である。
【００１３】
チャネル領域２３とバッファ領域２１および２５とによって形成される複合チャネルの上方に、ｎ+ソース領域２７を堆積する。ソース領域２５のドーピング濃度はドレイン１７のドーピング濃度と同様であり、ソースおよびドレインの両方が同一の導電型であるのに対し、チャネルは反対の導電型であるため、ＦＥＴトランジスタに典型的であるように、ソース／ドレインｐｎ接合がドレインとチャネルとの間、およびチャネルとソースとの間に存在する。ドレイン、チャネル、およびソース領域の縦型積層サンドイッチ配置は、基板の表面の上方に約３５００Å延在し、基板内へ数百Å延在する３次元の構造を形成する。このような３次元のトランジスタ構造により、回路の要件を満たすために所望されるのと同じくらい小さなまたは大きな寸法にチャネルをスケール変更することが可能となる。チャネル長は層２１、２３、および２５の厚さによって規定される。
【００１４】
積層サンドイッチ配置で製造されるトランジスタは、標準のＭＯＳＦＥＴトランジスタ、ナノ結晶メモリトランジスタ、またはＣＭＯＳトランジスタであり得る。例示的な実施例では、ナノ結晶トランジスタが、縦型積層サンドイッチ配置の横方向側面にＬ字型構造の誘電性マトリックス２９を有して示される。Ｌ字の一部分はチャネルおよびソースに当接する直立部材であり、水平方向部分は基板と平行でかつ表面１２のすぐ上にある。代替実施例では、誘電性マトリックス２９は通常の二酸化シリコンであろう。誘電性マトリックス２９内では、ナノ結晶を誘電性マトリックス内に分散させるための通常の処理のいずれか、たとえば化学気相成長法によってナノ結晶３１が配置される。ナノ結晶を使用した場合、誘電体は、不揮発性メモリトランジスタに適切となるであろう電荷蓄積領域を形成する。一方、ナノ結晶が誘電性マトリックス内に分散されない場合、デバイスは一般的なＭＯＳＦＥＴまたはＣＭＯＳトランジスタ内で機能することができる。
【００１５】
チャネルを制御するのは、チャネルの両側にあり、誘電性マトリックス２９に隣接した第１および第２のＬ字型のゲート部材３３および３５である。第１および第２のＬ字型のゲート部材は等電位部材であり、ドレイン、チャネル、およびソースの積層配置の端縁部の周りで接合される。ゲートは、すべての側面においてチャネルを囲む。ゲート部材に対する単一の縦型コンタクトがあり、このコンタクトはドレインのすぐ後ろにあるため図１では示されないが、他の図において以下に示される。ゲートコンタクトはドレインコンタクトと同一形状であり、３つのコンタクトすべてがソースおよびチャネルの積層配置とおおむね平行に延在する縦型構成要素を有する。ソースコンタクト４１は、ソース２７のすぐ上の金属部材である。ドレインコンタクト４３は、第２のゲート絶縁部３９を貫通して延在し、表面１２でドレイン１７と接触する金属部材である。
【００１６】
動作時には、ゲートの直立部分、すなわち第１のＬ字型のゲート部材３３の直立部分および第２のＬ字型のゲート部材３５の対応部分が、チャネル２５を介したソース２７とドレイン１７との間の電流の流れを変調または制御する。代替案として、直立ゲート部分３３および３５をコントロールゲートとし、電荷がトンネル作用によりドレイン１７からナノ結晶上に引寄せられる際、またはそうでない場合は、ゲート３３および３５の直立部分の電圧によって制御される際、ナノ結晶３１の電荷蓄積を制御してもよい。ナノ結晶を支持するために誘電性マトリックス２９を使用した場合、トンネル酸化物として公知の補助的な薄い酸化物コーティングをソースおよびチャネルの積層サンドイッチ配置上に配置してもよく、これによりナノ結晶３１を支持する誘電性マトリックス２９を非常に薄く製造することができる。メモリデバイスを作製しない場合、誘電性マトリックス２９の典型的な厚さは典型的に２０〜５０Åであろう。
【００１７】
図１のデバイスの作製が図２を参照して示され得る。基板１１は薄くドープされたシリコンであり、標準のシリコンウェハの一部分が、縦型ＭＯＳトランジスタを作製するための活性領域を規定する浅いトレンチ分離（ＳＴＩ）領域１３および１５を有する。９０ナ
ノメートルの技術で作った場合、典型的な面積寸法は９０，０００平方ナノメートル以下である。そのような面積は、望ましくない短チャネル効果を回避するのに十分なチャネル寸法を有する従来のＭＯＳトランジスタを作るには不十分である。一方、縦型チャネルを有する縦型トランジスタはこの空間に容易にフィットし、チャネルは、トランジスタの目的に適切なようにスケール変更され、横型トランジスタ用コンタクトと同様の構成のコンタクトも有する。
【００１８】
図３を参照して、ドープ領域１７は、表面１２の下の分離領域１３および１５の間の空間にまたがるドレインを形成する。ドーピングは拡散またはイオン注入によってなされ得る。ドープドレイン領域１７の厚さは重要ではなく、約４００〜６００Åであり、基板１１がｐ型の場合は典型的にｎ+領域の濃くドープされた領域である。もちろん、極性は逆にしてもよい。
【００１９】
図４において、３つのエピタキシャルシリコン層を表面下のドレイン領域１７上に成長させる。これらの層はドレインと反対の導電型を有し、本例ではｐ型である。３つの層のうちの最下および最上層は、最下および最上層２１および２５の間に存在するチャネル層のためのバッファ層である。３つのエピタキシャル層の最下層２１および最上層２５の厚さはそれぞれ約５００〜８００Åであり、薄くドープされているか、またはドープされていない。チャネル領域２３の高さがチャネル長を規定する。この長さは縦に非常に小さくまたは非常に大きくなるように調整することができ、ほぼ同一の構成を用いていくつかの異なるデバイスをスケール変更することができる。本例では、ナノ結晶トランジスタが不揮発性メモリデバイスとして使用されるとして説明する。同一構成を使用して、ナノ結晶を用いずにＦＥＴおよびＣＭＯＳトランジスタを製造することができるであろう。
【００２０】
図５を参照して、マスク５１は、３つのエピタキシャルシリコン層２１、２３、および２５によって形成されるチャネルの断面寸法を規定する。なお、チャネルの長さは層２３の高さによって規定されるが、チャネルの断面積または幅はマスク５１によって規定される。
【００２１】
図６において、エピタキシャル層２１、２３、および２５の保護されていない部分を除去し、マスク自身も除去することによって、分離領域１３および１５の間のドレイン１７の上にシリコン島５３を残す。
【００２２】
図７の上面図において、浅いトレンチ分離部分１３および１５が存在する分離周囲５５は、ドレイン１７がその全体上に存在する活性領域を囲む。シリコン島５３は活性領域の中心からずれており、その上にさらなる層が堆積される。
【００２３】
図８において、たとえば薄い良質のゲート酸化物であり、厚さが約２０〜５０Åの薄い誘電層６１を層の表面上に熱成長させる。ナノ結晶に係る実施例においては、シリコンナノ結晶を化学気相成長法などの通常の技術で酸化物層上に、または薄い酸化物層上の誘電性マトリックス内に分散させる。ナノ結晶層の堆積については、技術文献に広範に記載されている。
【００２４】
図９において、ポリシリコン層６３を基板の全体上に堆積し、シリコン島５３を縦方向サイドウォール６５および６７、ならびに表面下のドレイン１７に近接する水平方向部分６８および６９によって被覆する。
【００２５】
図１０において、フラグの形状のマスク７１を、図９において堆積されると示されたポリシリコンゲート６３の境界内に配置する。このマスクはダイまたはチップの１つの象限７３を保護しないが、他の象限を保護する。矩形の縁５５は、ダイまたはチップの分離パ
ラメータ（すなわち活性領域）を表す。
【００２６】
図１１において、分離領域１３および１５上のポリシリコンを除去することによって整えられたポリシリコン層６３が示される。
【００２７】
図１２において、窒化物層７１を、整えられたポリシリコン層６３上にダイ全体上に延在するように堆積する。そしてこの層を化学機械研磨（ＣＭＰ）によって平坦化し、図１３に示されるようにポリシリコン層上で平坦化を止める。
【００２８】
次の工程において、ポリシリコンの上部領域、およびゲート絶縁体６１の一部分を矩形に除去し、図１４および図１５に見られるようにシリコン島５３へのウィンドウ８９を開口する。ウィンドウ８９により、図１６に見られるようにシリコン島５３の上方にエピタキシャルドープシリコン層８１の成長が可能となる。層８１のドーピングは第２の導電型であり、ドレイン１７とほぼ同一濃度であり、多数キャリアと同一の極性型、すなわちｎ+型である。
【００２９】
このソース層を堆積およびエッチングした後、図１６に見られる窒化物層８３を堆積し、示される形状にエッチングする。マスク部材８２、８４、および８６を窒化物層８１または酸化物（ＴＥＯＳ）層上に配置し、ソースコンタクト８３、ドレインコンタクト開口部８５、および図１６には見られないが図１７の上面図に見られるゲートコンタクト開口部を規定する。図１７において、ソースコンタクト開口部８３は最も最近堆積されたソース電極の最上部へ延在する。開口部８５はポリシリコンＬ字型ゲート電極の最上部へ延在し、コンタクト開口部８７はドレイン電極と接触する基板の最上部へ延在する。３つの開口部を金属で充填し、その後エッチングすると、図１および図１７に示すような構造がもたらされる。３つのコンタクト８３、８５、および８７は、縦型アレイに配置されたソース、ゲート、およびドレイン電極用の平面アレイを形成することが示される。
【図面の簡単な説明】
【００３０】
【図１】本発明に係るトランジスタ実施例の側面断面図であり、図１７の線Ａ−Ａに沿った図である。
【図２】作製段階における図１のデバイスの側面断面図である。
【図３】作製段階における図１のデバイスの側面断面図である。
【図４】作製段階における図１のデバイスの側面断面図である。
【図５】作製段階における図１のデバイスの側面断面図である。
【図６】作製段階における図１のデバイスの側面断面図である。
【図７】図１および図１８のデバイスの上面平面図であり、図６に対応する図である。
【図８】作製段階における図１のデバイスの側面断面図である。
【図９】作製段階における図１のデバイスの側面断面図である。
【図１０】図１および図１８のデバイスの上面平面図であり、図９に対応する図である。
【図１１】作製段階における図１のデバイスの側面断面図である。
【図１２】作製段階における図１のデバイスの側面断面図である。
【図１３】作製段階における図１のデバイスの側面断面図である。
【図１４】作製段階における図１のデバイスの側面断面図である。
【図１５】図１および図１８のデバイスの上面平面図であり、図１４に対応する図である。
【図１６】作製段階における図１のデバイスの側面断面図である。
【図１７】図１および図１８のデバイスの上面平面図であり、図１６に対応する図である。
【図１８】本発明に係るトランジスタ実施例の側面断面図であり、図１７の線Ｂ−Ｂに沿った図である。
【図１】
2008544476.tif 000003
【図２】
2008544476.tif 000004
【図３】
2008544476.tif 000005
【図４】
2008544476.tif 000006
【図５】
2008544476.tif 000007
【図６】
2008544476.tif 000008
【図７】
2008544476.tif 000009
【図８】
2008544476.tif 000010
【図９】
2008544476.tif 000011
【図１０】
2008544476.tif 000012
【図１１】
2008544476.tif 000013
【図１２】
2008544476.tif 000014
【図１３】
2008544476.tif 000015
【図１４】
2008544476.tif 000016
【図１５】
2008544476.tif 000017
【図１６】
2008544476.tif 000018
【図１７】
2008544476.tif 000019
【図１８】
2008544476.tif 000020
【手続補正書】
【提出日】平成19年3月6日(2007.3.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
縦型ＭＯＳトランジスタであって、
薄くドープされたシリコン基板内の分離領域によって規定される活性領域内の前記基板上に、最上部および最下部を有する、ドレイン、チャネル、およびソース領域の縦型積層サンドイッチ配置を備え、前記ソースおよびドレイン領域の一方は、少なくとも部分的に前記基板内にあり、前記サンドイッチ配置の最下部にあり、前記積層サンドイッチ配置から離れるように延在する第１の延長部を有し、かつ第１の導電型を有し、前記チャネルは第２の導電型を有し、前記ソースおよびドレイン領域の他方は、前記サンドイッチ配置の最上部にあり、かつ前記第１の導電型を有し、さらに
前記積層サンドイッチ配置の横に隣接するが薄い絶縁体によって隔てられる直立部分を有するＬ字型のゲートを備え、前記ゲートは、前記積層サンドイッチ配置から離れるように延在し、前記薄い絶縁体によって前記第１の延長部から隔てられる第２の延長部を形成する非直立部分を有し、さらに
複数の電気コンタクトを備え、第１および第２のコンタクトは前記第１および第２の延長部と接触する縦方向部分を有し、第３のコンタクトは前記サンドイッチ配置の前記最上部の領域と接触し、前記第１、第２、および第３のコンタクトは平面アレイに配置された部分を有する、トランジスタ。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
前記ゲートの前記第２の延長部は、前記チャネルから離れるように延在する第１の長さを有する第１の部分、および前記第１の長さよりも短い第２の長さを有する第２の部分を有する、請求項１に記載のデバイス。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
チャネルを制御するのは、チャネルの両側にあり、誘電性マトリックス２９に隣接した第１および第２のＬ字型のゲート部材３３および３５である。第１および第２のＬ字型のゲート部材は等電位部材であり、ドレイン、チャネル、およびソースの積層配置の端縁部の周りで接合される。ゲートは、すべての側面においてチャネルを囲む。Ｌ字型のゲートの水平方向部分２８は、縦型チャネル構造から離れるように延在する。ゲート部材に対する単一の縦方向コンタクトがあり、このコンタクトはドレインのすぐ後ろにあるため図１では示されないが、他の図において以下に示される。ゲートコンタクトはドレインコンタクトと同一形状であり、３つのコンタクトすべてがソースおよびチャネルの積層配置とおおむね平行に延在する縦型構成要素を有する。ソースコンタクト４１は、ソース２７のすぐ上の金属部材である。ドレインコンタクト４３は、第２のゲート絶縁部３９を貫通して延在し、表面１２でドレイン１７と接触する金属部材である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
このソース層を堆積およびエッチングした後、図１６に示される窒化物層８３を堆積し、示される形状にエッチングする。マスク部材８２、８４、および８６を窒化物層８１または酸化（ＴＥＯＳ）層上に配置し、ソースコンタクト８３、ドレインコンタクト開口部８５、および図１６には示されないが図１７の上面図に示されるゲートコンタクト開口部を規定する。図１７において、ソースコンタクト開口部８３は最も最近堆積されたソース電極の最上部へ延在する。開口部８５はポリシリコンＬ字型ゲート電極の最上部へ延在し、コンタクト開口部８７はドレイン電極と接触する基板の最上部へ延在する。３つの開口部を金属で充填し、その後エッチングすると、図１および図１８に示すような構造がもたらされる。図１８において、コンタクト４２はゲート電極３５の水平方向延在部分２８に到達する。３つのコンタクト８３、８５、および８７は、縦型アレイに配置されたソース、ゲート、およびドレイン電極用の平面アレイを形成することが示される。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2008544476.tif 000021
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
2008544476.tif 000022
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正の内容】
【図１８】
2008544476.tif 000023
【国際調査報告】
2008544476.tif 000024
2008544476.tif 000025
2008544476.tif 000026