(57)【要約】  ポリマーメモリセル（１０２、２００）がその内部に記憶されたデータ用の可変保持時間を呈することができるようにするシステムおよび手法が提供される。保持時間のそのような設定は、ポリマーメモリセル（１０２、２００）に採用されたプログラミングモードおよび／または材料のタイプに依存し得る。短い保持時間は、低電流または低電界によってポリマーメモリセル（１０２、２００）をプログラミングすることによって得ることができる。同様に、長い保持時間は、ポリマーメモリセル（１０２、２００）をプログラミングするために高電流または高電界を採用することによって得ることができる。
2008510318.tif 000002
【特許請求の範囲】
【請求項１】
ポリマーメモリセル（１０２、２００）であって、
外部電界および電流のうちの少なくとも１つに晒されると、電荷（５０５）の移動に基づいてインピーダンス状態を変える活性層（１０１、５１０）と、
活性層（１０１、５１０）への電荷（５０５）の供給を容易にする受動層（１０３、５２０）とを含み、受動層（１０３、５２０）および活性層（１０１、５１０）はその間で電荷を移動させて、ポリマーメモリセル（１０２、２００）に記憶されたデータ用の可変保持時間を提供する、ポリマーメモリセル（１０２、２００）。
【請求項２】
可変保持時間は、ポリマーメモリセル（１０２、２００）がプログラミングされる態様に基づいて変わる、請求項１に記載のポリマーメモリセル（１０２、２００）。
【請求項３】
可変保持時間は、活性層（１０１、５１０）または受動層（１０３、５２０）に採用された材料のタイプに基づいて変わる、請求項１に記載のポリマーメモリセル（１０２、２００）。
【請求項４】
ポリマーメモリセル（１０２、２００）がプログラミングされる態様は、ポリマーメモリセル（１０２、２００）を電界に配置することを含む、請求項２に記載のポリマーメモリセル（１０２、２００）。
【請求項５】
活性層（１０１、５１０）は、ポリアニリン、ポリチオフェン、ポリピロール、ポリシラン、ポリスチレン、ポリフラン、ポリインドール、ポリアズレン、ポリフェニレン、ポリピリジン、ポリビピリジン、ポリフタロシアニン、ポリセクシチオフェン、ポリ（シリコンオキソヘミポルフィラジン）、ポリ（ゲルマニウムオキソヘミポルフィラジン）、およびポリ（エチレンジオキシチオフェン）のうちの少なくとも１つを含む、請求項３に記載のポリマーメモリセル（１０２、２００）。
【請求項６】
活性層（１０１、５１０）は、ポリアセチレン、ポリフェニルアセチレン、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ−フェニレン  ビニレン）、ポリチオフェン、ポリポルフィリン、ポルフィリン大環状分子、チオール誘導ポリポルフィリン、ポリメタロセン、ポリフェロセン、ポリフタロシアニン、ポリビニレン、およびポリスチロールからなる群から選択される有機材料を含む、請求項３に記載のポリマーメモリセル（１０２、２００）。
【請求項７】
活性層（１０１、５１０）は、電気的双極子、ポリマー強誘電体クラスタ、無機強誘電体、塩、アルカリ、酸、および水分子からなる群から選択される材料を含む、請求項３に記載のポリマーメモリセル（１０２、２００）。
【請求項８】
ポリマーメモリセル（１０２、２００）に可変保持時間を提供する方法であって、
電極間に挟まれた活性層および受動層（１０３、５２０）を含むポリマーメモリセル（１０２、２００）を設けるステップと、
初期化プロセスおよび後処理プロセスのうちの少なくとも１つによって、活性層（１０１、５１０）内に金属イオンまたは金属荷電分子を形成するステップと、
ポリマーメモリセル内に予め定められた保持時間を誘発するよう、ポリマーメモリセル（１０２、２００）に関連するインピーダンス状態を変更するステップとを含む、方法。
【請求項９】
ポリマーメモリセル（１０２、２００）に電界を印加するステップをさらに含む、請求項８に記載の方法。
【請求項１０】
ポリマーメモリセル（１０２、２００）に電流を印加するステップをさらに含む、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般にメモリセルに関し、特に、その層構造および／またはプログラミング方式に基づいて、内部に記憶されたデータ用の可変長保持時間を呈するポリマーメモリセルに関する。
【背景技術】
【０００２】
発明の背景
ポータブルコンピュータおよび電子装置の普及ならびに使用増加は、メモリセルに対する需要を大幅に増加させてきた。デジタルカメラ、デジタルオーディオプレーヤ、携帯情報端末などは一般に、大容量のメモリセル（たとえばフラッシュメモリ、スマートメディア、コンパクトフラッシュ（登録商標）など）の採用を求めている。メモリセルは通常、さまざまなタイプの記憶装置に採用可能である。記憶装置は、長期記憶媒体、たとえばハードディスクドライブ、コンパクトディスクドライブおよび対応する媒体、デジタルビデオディスク（ＤＶＤ）ドライブなどを含む。長期記憶媒体は通常、より大量の情報をより低コストで記憶するが、他のタイプの記憶装置よりも遅い。記憶装置はまた、必ずとは言わないまでも短期記憶媒体であることが多いメモリデバイスも含む。
【０００３】
また、メモリセルは一般に、揮発性タイプと不揮発性タイプとに細分可能である。揮発性メモリは普通、電源が切られるとその情報を失い、その情報を保持するために周期的なリフレッシュサイクルを通常必要とする。揮発性メモリセルは、たとえば、ランダムアクセスメモリ（ＲＡＭ）、ＤＲＡＭ、ＳＲＡＭなどを含む。不揮発性メモリセルは、電源がデバイスへと保たれていようといまいとその情報を保持する。不揮発性メモリセルの例は、ＲＯＭ、プログラマブル読出専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読出専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）、フラッシュＥＥＰＲＯＭなどを含む。揮発性メモリセルは一般に、不揮発性メモリセルに比べ、より低価格でより迅速な動作を提供する。にもかかわらず、情報を保持するために、記憶されたデータは通常、リフレッシュされなければならない。つまり、各キャパシタは、キャパシタの充電状態または放電状態を保つために周期的に充電または放電されなければならない。リフレッシュ動作間で許容可能な最大時間は、アレイにおいてメモリセルを構成するキャパシタの電荷蓄積能力に依存する。メモリデバイス製造業者は通常、メモリセルにおけるデータ保持を保証するリフレッシュタイムを特定している。
【０００４】
このように、メモリデバイスにおける各メモリセルは情報とのアクセスが可能であり、すなわち、情報の「読出」、「書込」および「消去」が可能である。メモリセルは、「０」および「１」とも呼ばれる「オフ」または「オン」状態で情報を保持する（たとえば、２つの状態に限定されている）。通常、メモリデバイスは、特定されたバイト数（たとえば１バイト当たり８個のメモリセル）を検索するよう対処されている。揮発性メモリデバイスについては、メモリセルはその状態を保つために周期的に「リフレッシュ」されなければならない。そのようなメモリデバイスは普通、これらのさまざまな機能を実行し、かつ２つの状態を切換および維持可能な半導体デバイスから作製される。デバイスはしばしば無機固体技術を用いて作製され、たとえば結晶シリコンデバイスである。メモリデバイスに採用される一般的な半導体デバイスは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。
【０００５】
情報記憶に対する需要の増加により、メモリデバイス開発業者および製造業者らは絶えず、関連コストを削減しつつ、メモリデバイス用の記憶容量を増加させる（たとえば、ダイまたはチップ１つ当たりの記憶を増加させる）ことを試みている。切手サイズのシリコ
ン片が数千万個ものトランジスタを含む場合があり、各トランジスタは数百ナノメートルという小ささである。しかしながら、シリコンベースのデバイスは、それらの根本的な物理的サイズ限界に近づきつつある。したがって、従来のシステムに関連する前述の不備を克服する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
発明の概要
この発明の１つ以上の局面の基本的な理解を提供するために、この発明の簡略化された概要を以下に表わす。この概要は、この発明の広範な概説ではない。それは、この発明の主要または重要な要素を識別するとも、この発明の範囲を描写するとも意図されてはいない。むしろ、この概要の唯一の目的は、この発明のいくつかの概念を、以下に述べるより詳細な説明の前触れとして、簡略化された形で表わすことである。
【課題を解決するための手段】
【０００７】
この発明は、ポリマーメモリセルがその内部に記憶されたデータ用の可変保持時間を呈することができるようにするシステムおよび方法を提供する。そのような保持時間は、ポリマーメモリセルを作製する際に採用されるプログラミングモードおよび／または（たとえば受動層（passive layer）または活性層（active layer）における）材料のタイプに依存し得る。
【０００８】
この発明の一局面によれば、ポリマーメモリセルは、たとえばＤＲＡＭ特性である、記憶されたデータ用の短い保持時間を呈することができる。そのような状態のためのプログラミングは、ポリマーメモリセルを低電流に晒すことによって実現可能である。別の局面では、記憶されたデータ用の短い保持時間は、ポリマーメモリセルを低電界（たとえば低電圧）に晒すことによって得ることができる。同様に、ポリマーメモリセルは、高電界および／または高電流によりメモリセルをプログラミングすることによって、たとえばフラッシュメモリ特性である長い保持時間を呈することができる。他の予め定められた保持時間も、プログラミング中に電界または電流を調節することによって得ることができる。したがって、そのような保持時間はポリマーメモリセルのプログラミングに採用される手法の関数であり得るため、メモリセルの作製のために豊富な選択幅の材料を採用することができる。
【０００９】
この発明の関連する一局面では、保持時間の可変範囲は、予め定められた保持時間を得るように（たとえば超イオン層または受動層についての）材料特性を調整することによって得ることができる。たとえば、短い保持時間を得るには、受動層の一部としてリチウムまたはリチウムイオンが採用可能である。一方、たとえば長い保持時間を得るには、受動層の一部として銅または銅イオンが採用可能である。このように、保持時間は、ポリマーメモリセルのさまざまな活性層または受動層の採用される材料およびドーピングの関数であり得る。
【００１０】
この発明のさらに別の局面によれば、可変保持時間を有するそのようなポリマーメモリセルを、標準的なシリコンメモリ構成要素（たとえばＣＭＯＳメモリユニット）と集積して、回路設計の柔軟性を提供することが可能である。同じメモリデバイスにおいてＤ−ＲＡＭＳおよびフラッシュ能力双方の機能が集積され、または利用されるように、短いおよび／または長い保持時間を有するメモリセルのさまざまなブロックを並べて作製することが可能である。
【００１１】
この発明の関連する一局面では、マルチおよび可変ビット記憶メモリデバイスが作製可能であり、ＤＲＡＭおよび／またはフラッシュ能力は、ユーザの要望に一部依存して呈さ
れる。そのような動的メカニズムは、密度と動作時間とのトレードオフを提供し得る。ユーザが高速デバイスを必要とする場合、１セル当たりのビット数を減少させることが可能であり、このため、記憶密度は要望に応じて最適化される。たとえば、ユーザの要望または関与するデコード回路に依存して、１セル当たり４ビットのメモリモードを、１セル当たり３ビット、２ビットまたは１ビットのモードにおいて透過的に採用することが可能である。
【００１２】
前述のおよび関連する目的の達成のために、この発明は次に、以下に十分に説明される特徴を含んでいる。以下の説明および添付図面は、この発明のある例示的な局面を詳細に述べている。しかしながら、これらの局面は、この発明の原理が採用され得るさまざまなやり方のほんの数種を示しているだけである。この発明の他の局面、利点、および新規の特徴は、この発明の以下の詳細な説明を図面とともに考慮することから明らかとなるであろう。
【００１３】
図面を読みやすくするために、図面の中には、図面間で、または所与の一図面内で、一律の縮尺に従わずに描かれたものがあるかもしれない。
【発明を実施するための最良の形態】
【００１４】
発明の詳細な説明
ここでこの発明を図面を参照して説明するが、全体を通し、同じ参照番号は同じ要素を指すために使用される。以下の記載では、説明の目的で、この発明の完全な理解を提供するために多くの特定の詳細が述べられている。しかしながら、この発明がこれらの特定の詳細なしで実践され得ることは明らかであろう。他の点では、この発明の説明を容易にするために、周知の構造および装置はブロック図の形で示されている。
【００１５】
この発明は、ポリマーメモリセルが、記憶されたデータ用の可変保持時間を呈すること、およびメモリセル用の予め定められた保持時間を設定することを可能にするシステムおよび方法を提供する。この発明の一局面によれば、保持時間は、ポリマーメモリセルのプログラミングモードに依存し得る。図１は、内部に記憶されたデータ用の可変保持時間を得るためのポリマーメモリセル１０２のそのようなプログラミングについての概略図を示す。
【００１６】
以下により詳細に説明するように、そのようなメモリセルをグラフ１０４および１０６の少なくとも１つに従ってプログラミングすると、メモリセル１０２用に長い保持時間を得ることができる。簡単に言うと、グラフ１０４は、メモリセル１０２を、そのプログラミング中に高電圧に晒すことを示している。この発明の特定の一局面によれば、高電圧は約３〜１０ボルトであり得る。同様に、グラフ１０６は、ポリマーメモリセル１０２に長い保持時間特性を誘発するために、メモリセルを、そのプログラミング中に高電流に晒すことを示している。
【００１７】
ポリマーメモリセル１０２はまた、それが記憶されたデータ用の少ない保持時間特徴を呈するようにもプログラミング可能である。そのような少ない保持特徴は、グラフ１０８および１１０によってそれぞれ表わされているような低電圧および低電流の少なくとも一方を印加することによって誘発可能である。この発明の特定の一局面によれば、低電圧は約０．２５〜２ボルトであり得る。したがって、ポリマーメモリセル１０２の保持時間は、そのようなポリマーメモリセルのプログラミングに採用される手法の関数であり得、以下に説明するような豊富な選択幅の材料を、受動（超イオン）層１０３および活性層１０１の作製に採用することができる。
【００１８】
図１に示すように、活性層１０１および受動層１０３は、導電層１０５の上に堆積可能
である。活性層１０１は、電圧または電流といった刺激に晒されると（たとえば高抵抗から低抵抗へ）インピーダンス状態を変えることができる。活性層を形成する活性分子または分子群は、電界および／または光放射に晒されると特性を変えるもの（たとえばイオン化基）であり得、たとえば、ニトロ基、アミノ基、シクロペンタジエニル、ジチオラン、メチルシクロペンタジエニル、フルバレンジル（fluvalenediyl）、インデニル、フルオレニル、シクロビス（パラコート−ｐ−フェニレン）、ビピリジニウム、フェノチアジン、ジアザピレニウム（diazapyrenium）、ベンゾニトリル、ベンゾエート、ベンズアミド、カルバゾール、ジベンゾチオフェン、ニトロベンゼン、アミノベンゼンスルホナート、アミノベンゾエート、および酸化還元活性金属を有する分子単位；メタロセン（Ｆｅ、Ｖ、Ｃｒ、Ｃｏ、Ｎｉなど）複合体、ポリピリジン金属複合体（Ｒｕ、Ｏｓなど）がある。
【００１９】
この発明の別の局面では、活性層１０１は、ポリアニリン、ポリチオフェン、ポリピロール、ポリシラン、ポリスチレン、ポリフラン、ポリインドール、ポリアズレン、ポリフェニレン、ポリピリジン、ポリビピリジン、ポリフタロシアニン、ポリセクシチオフェン、ポリ（シリコンオキソヘミポルフィラジン）、ポリ（ゲルマニウムオキソヘミポルフィラジン）、ポリ（エチレンジオキシチオフェン）、ポリフルオレン、ポリフェニルアセチレン、ポリジフェニルアセチレンおよび活性分子群を有する関連誘導体といったポリマーを含み得る。芳香族炭化水素；供与体および受容体特性を有する有機分子（Ｎ−エチルカルバゾール、テトラチオテトラセン、テトラチオフルバレン、テトラシアノキノジメタン、テトラシアノエチレン、クロラノール（cloranol）、ジニトロ−ｎ  フェニルなど）；金属有機複合体（ビスジフェニルグリオキシム、ビスオルトフェニレンジイミン、テトラアザ−テトラメチルアヌレンなど）；ポルフィリン、フタロシアニン、ヘキサデカフルオロフタロシアニン、および活性分子群を有するそれらの誘導体を含む、他の好適なおよび関連する化学化合物も採用可能であることが理解されるべきである。
【００２０】
この発明の関連する一局面では、活性層は、ポリマーポリフェニルアセチレン＋クロラニルまたはテトラシアノ−キノ−ジメタンもしくはジクロロジシアノキノンの分子、銅フタロシアニン（熱蒸着法により約３０Å〜１０００Åに堆積可能）；銅ヘキサデカフルオロフタロシアニン、アモルファスカーボンまたはパラジウム（活性層の上面にマグネトロン同時スパッタリングにより堆積可能）；およびＮ−カルバゾリルプロピル基を有するポリシラン；シクロペンタジエニル基を有するポリマーポリチオフェン；シクロペンタジエニル基を有するポリシラン；アミノ基を有するポリシラン；アルキルアミノ基を有するポリチオフェン；シクロペンタジエニルアルキル基を有するポリチオフェン；カルバゾリル基およびジニトロ−ｎ−フェニル（ＤＮＰ）を含むポリジフェニルアセチレンを含む組成物；ＬｉＣＦ3  ＳＯ3塩、ポリエチレンジオキシチオフェン、およびカリウムヘキシシアノフェレートの塩を含むポリエチレンジオキシチオフェンおよび多孔質強誘電体（ポリビニレンフッ化物）を含み得る。活性層１０１はまた、銀イオンおよび／または水素イオンを含み得る。
【００２１】
図１に示すように、ポリマーメモリセルの層を作製するために、導電層１０５の上の受動層１０３の上に活性層１０１が形成可能である。活性層１０１は、多数の好適な技法によって作製可能である。そのような一技法は、受動層１０３から有機層の形の活性層１０１を成長させることを伴う。そのような成長の最中、導電性基板からの多量の材料が、たとえば活性層１０１に化学的に結合または捕獲されている金属イオン（たとえば２〜１２％の銅濃度）の形で活性層に組込まれるようになり得る。同様に、化学気相成長（ＣＶＤ）法も採用可能である。通常、ＣＶＤは、低圧化学気相成長（ＬＰＣＶＤ）、大気圧ＣＶＤ（ＡＰＣＶＤ）、プラズマ増強化学気相成長（ＰＥＣＶＤ）、および高密度化学気相成長（ＨＤＣＶＤ）を含み得る。活性層を作製するために、スピンオンプロセス、またはスパッタリングプロセス、もしくはｅビームプロセス、または熱堆積プロセス、もしくはＡＬＤ（原子層堆積）といった他のプロセスも採用可能である。
【００２２】
この発明の関連する一局面では、活性層１０１は、小さい有機分子および共役ポリマーといった共役有機材料からも構成可能である。有機層がポリマーである場合、共役有機ポリマーのポリマー骨格は、後処理化合物を用いたその処理の後、活性層上に配置された頂部導電電極（図示せず）と導電層１０５との間で長手方向に（たとえば導電層１０５の内側の接面に対して概して実質的に垂直に）延在する場合がある。骨格がその共役性質を保つよう、共役有機分子は直鎖型または分岐鎖型であり得る。そのような共役分子は、それらが重複するπ軌道を有すること、およびそれらが２つ以上の共振構造を呈し得ることを特徴とする。共役有機材料の共役性質は、そのような層から作製されるメモリセルに関連する特性の制御を容易にする。これに関連して、活性層１０１の共役有機材料は、電荷（孔および／または電子）を供与および受容し、イオンを捕獲する能力を有する。一般に、共役有機分子は少なくとも２つの比較的安定した酸化還元状態を有する。これら２つの比較的安定した状態により、共役有機ポリマーは、受動（超イオン）層と相互作用する際に電荷を供与および受容できるようになる。さらに、ＣＶＤ法を採用した場合、有機分子を受動層１０３に付着させるために有機分子の１つ以上の端を官能基形成することは、通常必要ない。そのような有機分子は時おり、活性層１０１の共役有機ポリマーと受動層１０３との間に形成された化学結合を有し得る。
【００２３】
この発明の特定の一局面では、活性層の一部として採用された有機材料は、環式または非環式であり得る。場合によっては、有機ポリマーなどでは、有機材料は形成または堆積中に自己組織化し得る。共役有機ポリマーの例は、ポリアセチレン（シスまたはトランス）；ポリフェニルアセチレン（シスまたはトランス）；ポリジフェニルアセチレン；ポリアニリン；ポリ（ｐ−フェニレン  ビニレン）；ポリチオフェン；ポリポルフィリン；ポルフィリン大環状分子、チオール誘導ポリポルフィリン；ポリ（ｐ−フェニレン）；ポリ（イミド）；ポリフェロセン、ポリフタロシアニンなどのポリメタロセン；ポリビニレン；ポリスチロールなどの１つ以上を含む。加えて、有機材料の特性は、好適なドーパントを用いたドーピングによって修正可能である。
【００２４】
例示的な一局面では活性層１０１を形成可能であるそのような有機材料は、作製中のメモリセルの選択された実現化例に依存する好適な厚さを有する。活性層１０１を部分的に形成可能な有機ポリマー層にとって好適な厚さの例示的範囲は、約１０ｎｍ以上約２００ｎｍ以下である。同様に、受動層１０３は、作製中のメモリセルの実現化例に基づいて変化し得る好適な厚さを有し得る。受動層１０３にとって好適な厚さのいくつかの例は、約５ｎｍ以上約２００ｎｍ以下の厚さであり得る。
【００２５】
この発明の一局面によれば、受動層は、有機金属（ＭＯ）前駆体を利用した、ＣＶＤ、真空熱蒸発、スパッタリング、またはプラズマ増強化学気相成長（ＰＥＣＶＤ）によって、導電層１０５上に選択的に成長、スピンオン、堆積可能である。堆積プロセスは、とりわけ導電性促進化合物を所望の厚さに堆積することを容易にするよう、監視および制御され得る。
【００２６】
加えて、受動層１０３は、活性層１０１への金属イオン注入を容易にし、活性層１０１における金属イオンの濃度を高めて、活性層１０１の導電性を修正することができる。
【００２７】
受動層１０３は、イオンを供与および受容する能力を有する少なくとも１つの導電性促進化合物を含む。一般に、導電性促進化合物は、導電性促進化合物がイオンを供与および受容できるようにする少なくとも２つの比較的安定した酸化還元状態を有する。受動層１０３に採用可能な他の導電性促進化合物の例は、酸化タングステン（ＷＯ3）、酸化モリブデン（ＭｏＯ3）、セレン化チタン（ＴｉＳｅ2）硫化銅（Ｃｕ2Ｓ、ＣｕＳ）の１つ以上、酸化銅（ＣｕＯ、Ｃｕ2Ｏ）、酸化マンガン（ＭｎＯ2）、二酸化チタン（ＴｉＯ2）
、酸化インジウム（Ｉ3Ｏ4）、硫化銀（Ａｇ2Ｓ）、酸化鉄（Ｆｅ3Ｏ4）などのうちの１つ以上を含む。受動層１０３は酸化法を用いて成長しても、気相反応によって形成されても、またはポリマーメモリセルの導電電極間に堆積されてもよい。この発明がそれに限定されておらず、他の導電および／または半導電材料も採用可能であることが、理解されるべきである。受動層１０３は、作製中のメモリデバイスおよび／または実現化例に基づいて変わり得る好適な厚さを有する。受動層１０３は、場合によっては、活性層１０１を形成する際に触媒として作用し得る。これに関連して、共役有機分子の骨格は、まず受動層１０３の近傍に生じ、受動層表面に実質的に垂直に離れて成長または集合し得る。その結果、共役有機分子の骨格は、導電層１０５（たとえば銅電極）を横切る方向において自己整列可能である。受動層１０３は、堆積プロセス（たとえば熱堆積、ＰＶＤ、非選択的ＣＶＤなど）によって、または予め堆積された薄いＣｕ層の完全な硫化によって形成可能である。
【００２８】
この発明の別の局面では、（たとえば超イオン層または受動層についての）材料特性を調整することによって、さまざまな範囲の保持時間を得ることができる。図２にポリマーメモリセル２００について示すように、たとえば短い保持時間を得るには、受動層２２０の一部としてリチウムまたはリチウムイオンが採用可能である。通常、受動層の一部としてリチウムを採用することは、迅速なスイッチングと、ポリマーメモリセル内にデータを記憶するための概して少ない保持期間とを提供する。
【００２９】
一方、たとえば長い保持時間を得るには、受動層の一部として銅または銅イオンが採用可能である。所望の保持時間は、ポリマーメモリセルのさまざまな活性層または受動層の採用される材料およびドーピングの関数として得ることができる。たとえば、活性層および受動層における材料を調整することによって、メモリセルは、ある期間の後、期限切れとなって自己消滅するよう作製され得る。
【００３０】
ここで図３を参照すると、可変保持時間を呈するようメモリセル３４０をプログラミングする回路が図示されている。メモリセル３４０をプログラミングするための制御システムは、メモリセル３４０の情報書込および／または記録中に、制御可能な電流レベル（たとえばプログラマブル電流）を提供できる発電機３２０を含む。メモリセル３４０は、さまざまな受動層および活性層をその間に挟む２つの電極を含む。この発明がそれに限定されておらず、さまざまな障壁層といった他の層も採用可能であることが、理解されるべきである。
【００３１】
安定抵抗器３６０は、メモリセル３４０に作動的に接続されており、メモリセル３４０を通って流れる最大電流を制限するよう設計された抵抗を有している。レジスタデバイス３７０および３８０は、メモリセル３４０のさまざまなプログラミング段階の最中の回路状態を監視可能である。たとえば、メモリセルを通って流れる電流の値は、安定抵抗器３６０の電圧を測定することによって得ることができ、そのようなレジスタデバイスは、電圧計、オシログラフ、レコーダ、およびいつ何時でも回路状態を監視するために採用された他のデバイスを含み得る。
【００３２】
この発明の特定の一手法によれば、発電機３２０は、メモリセルのプログラミングに必要なしきい値基準（たとえば電圧値）を上回る初期電圧パルスを形成する。たとえば、図４は、２ビットメモリセル動作を書込むためのそのような手法の関連する電圧−時間および電流−時間のグラフを示している。電圧レベル「Ｚ」および「Ｙ」はそれぞれ、初期電圧パルスおよびしきい値電圧を示している。次に、安定抵抗器３６０上の電圧を測定することにより、メモリセル３４０を通って流れる電流の値を得ることができる。このように、さまざまな電流パルス状態が、メモリセルに書込まれたそれぞれのビットの情報に対応するよう、メモリセルを通って流れる電流を制御することができる。たとえば、図４に示
すように、電流レベル「Ａ」は値「００」を、電流レベル「Ｂ」は値「０１」を、電流レベル「Ｃ」は値「１０」を、電流レベル「Ｄ」は値「１１」を示すことができ、それらはすべてメモリセル３４０にプログラミング可能である。
【００３３】
次に、電流パルスが所望のプログラミングされた状態に達した後で、書込プログラミングは完了し、プログラミング電圧はオフにスイッチングされる。同様に、メモリセル３４０から何ビットかの情報を読出するには、しきい値電圧値「Ｙ」よりも低い読出電圧「Ｘ」が発電機３２０によって生成される。図３の安定抵抗器３６０を通って流れる電流の量と読出電圧「Ｘ」とに基づいて、メモリセル３４０の抵抗が次に計算され得る。そのような電流は、メモリセルのプログラミングされた状態を検証するために、基準電流に対応可能である。同様に、情報を消去するには、発電機３２０は、メモリセルを通って流れる消去しきい値に達するよう制御される、電流を生成可能な負の電圧パルスＷを生成する。機能ゾーンを有するメモリセルをプログラミングするために、電圧、電流またはインピーダンス以外の特性が採用可能であることが、理解されるべきである。たとえば、制御される値は、光の強度（光センサ／エミッタ層が採用されている光学プログラミング）、または、メモリセルが外部の刺激および／または信号に晒される時間の量であり得る。そのようなものは、ある特定のメモリセルの構造、およびその作製に採用された材料にも依存し、図３に示す特定のメモリ構造については、さらに別の書込動作が実行され得る前に、セルをその初期状態に戻し、記録された情報を消去することが必要かもしれない。
【００３４】
図５は、この発明の一局面に従って長期保持用にプログラミングするための活性層５１０および受動層５２０内のイオン移動の概略図である。まず、図５（ａ）に示すように、ポリマーメモリセル５００は、活性層５１０内の正イオンの分布を促進する初期化プロセスに晒され得る。次に、図５（ｂ）に示すように、電界５３０（たとえば電圧）がポリマーメモリセル５００に作用して、正イオン５０５が活性層５１０と受動層５２０との交差５１５に向かって活性層５１０から実質的に追い出され、受動層５２０内に追い込まれるようになる。次に、図５（ｃ）に示すように、電界を通常のプログラム電圧へと反転させることにより、正イオンの一部が受動層５２０から活性層５１０内に戻り、抵抗率を高抵抗モードから低抵抗モードに変更するのに十分なイオンが活性層５１０に存在するようになる。そのような抵抗率の変更には高電界が通常必要とされるため、実質的に多数の金属イオンが活性層５１０内に移動し得る。これは、非常に高モードでのポリマーメモリセルのプログラミング（たとえば書込）を提供可能である。このため、そのような移動電荷が放散するには非常に長い期間がかかり得るため、長い保持時間を得ることができる。
【００３５】
ここで図６を参照すると、概略的なブロック図が、この発明の一局面に従った、所望のまたは予め定められた保持時間を各々有する複数の「ｎ」個のメモリセル６０１（ｎは整数）を活性的にプログラミングするシステム６００を示している。このシステムはコントローラ構成要素６０２を含んでおり、それは、制御された動作を採用することによって、それに作動的に接続されたどのメモリセルにも、所望の保持レベルで書込／読出／消去およびプログラミングを行なうことができる。２つの状態（たとえばオフまたはオン）に限定されている従来のメモリデバイスとは対照的に、このグループの各メモリセルは通常、複数の状態を受容および維持できる。したがって、各メモリセルは、追加の状態を識別するためにさまざまな程度の導電性を採用可能である。たとえば、メモリセルは、非常に高い導電状態（非常に低いインピーダンス状態）、高い導電状態（低いインピーダンス状態）、導電状態（中レベルのインピーダンス状態）、および非導電状態（高インピーダンス状態）を有することができ、それにより、たとえば２ビット以上の情報または４ビット以上の情報（たとえば２ビットの情報を提供する４つの状態、３ビットの情報を提供する８つの状態など）といった多数ビットの情報を単一のメモリセルに記憶することを可能にする。同時に、各ポリマーメモリセルは、記憶されたデータ用の所望の保持時間を呈するよう（たとえば上述のプログラミングおよび／または作製によって）設定可能である。
【００３６】
前述のように、グループ６０１のメモリセルをある特定の状態にスイッチングすることを、プログラミングまたは書込と呼ぶことができる。たとえば、プログラミングは、上に詳細に説明したように、メモリセルの機能ゾーンの選択された層間にある特定の電圧（たとえば９ボルト、２ボルト、１ボルトなど）を印加することによって実現可能である。そのような特定の電圧は、しきい値電圧とも呼ばれるが、それぞれの所望の状態に従って変更可能であり、通常の動作中に採用される電圧よりも概して実質的に大きい。このため、それぞれの所望の状態（たとえば「オフ」、「オン」…）に対応する別個のしきい値電圧が通常存在する。このしきい値は、プログラミングされる特定のメモリセルを構成する材料の正体、さまざまな層の厚さなどを含む多数の要因に依存して変わる。
【００３７】
このように、しきい値を超える印加電圧または電界といった外部刺激の存在（たとえば「オン」状態）は、メモリセル６０１に対する情報の書込、読出、または消去を可能にし、一方、しきい値を超える外部刺激の欠如（「オフ」状態）は、メモリセル６０１に対する情報の書込または消去を防止する。
【００３８】
メモリセル６０１から情報を読出すには、コントローラ６０２によって電圧または電界（たとえば２ボルト、１ボルト、０．５ボルト）が印加され得る。次に、インピーダンス測定が実行可能であり、それは、メモリセルのうちの１つ以上がどの動作状態にあるか（たとえば高インピーダンス、非常に低いインピーダンス、低インピーダンス、中インピーダンスなど）をそこで判断する。上述のように、インピーダンスは、たとえば、状態が２つのデバイスについては「オン」（たとえば１）または「オフ」（たとえば０）に関連し、状態が４つのデバイスについては「００」、「０１」、「１０」、または「１１」に関連する。他の数の状態が他のバイナリ解釈を提供可能であることが理解される。メモリセル６０１に書込まれた情報を消去するには、しきい値を超える負の電圧または書込信号の極性と反対の極性を印加することができる。同時に、そのようなプログラミングは、上述のように、ポリマーメモリセルに記憶されたデータ用のさまざまな保持時間を誘発可能である。
【００３９】
そのようなプログラミングに関連するシステム６００は、そのさまざまな局面を実行するためのさまざまな人工知能ベースの手法６０６を採用可能である。たとえば、所望の保持時間または書込、読出もしくは消去を起動させる信号をある特定のメモリデバイスにいつ提供すべきかを明示的にまたは暗黙的に学習するためのプロセスが、自動分類システムおよびプロセスによって促進され得る。加えて、そのような人工知能構成要素６０６により、ある特定のメモリセルに関連する影響される特徴（たとえば電流および／または電圧）の追跡が実現可能である。分類は、自動的に実行されることが望まれるある特定のメモリセルに対する作用を予知または推測するために、見込みに基づく、および／または統計に基づく解析（たとえば解析ユーティリティおよびコストを考慮に入れるもの）を採用可能である。たとえば、サポートベクターマシン（ＳＶＭ）分類器が採用可能である。他の分類アプローチは、ベイズネットワーク（Bayesian networks）、決定木を含み、異なるパターンの独立性を提供する、見込みに基づく分類モデルが採用可能である。ここでも使用されているような分類は、優先順位のモデルの開発に利用される統計的回帰を含む。この明細書から容易に理解されるように、この発明は、（たとえば包括的訓練データによって）明示的に訓練されるだけでなく（たとえば外部情報を受信することによって）暗黙的に訓練される分類器を採用可能であり、そのため、この分類器は、どの作用を実行すべきかを予め定められた基準に基づいて自動的に判断するために使用される。たとえば、よく理解されているＳＶＭに関し、ＳＶＭは、学習または訓練段階を経て、分類器構成子および特徴選択モジュール内に構成される。分類器は、入力属性ベクターｘ＝（ｘ１、ｘ２、ｘ３、ｘ４、ｘｎ）を、その入力があるクラスに属するという信頼（confidence）にマッピングする関数、すなわち、ｆ（ｘ）＝信頼（クラス）である。この出願に使用されてい
るように、「構成要素」および「システム」という用語は、ハードウェア、ハードウェアとソフトウェアとの組合せ、ソフトウェア、または実行中のソフトウェアのいずれかであるコンピュータ関連エンティティを指すようにも意図されている。たとえば、構成要素は、プロセッサ上で実行中のプロセス、プロセッサ、オブジェクト、実行ファイル、実行のスレッド、プログラム、および／またはコンピュータでもあり得るが、それらに限定されない。１つのプロセスおよび／または実行のスレッド内に１つ以上の構成要素が存在可能であり、ある構成要素を１つのコンピュータ上に局所化すること、および／または２つ以上のコンピュータ間に分散させることが可能である。
【００４０】
メモリセット６０１は、一般にシリコンベースのウェハ上に形成され、ビット線と呼ばれる複数の行とワード線と呼ばれる複数の列とを含んでいる、ポリマーメモリセルのアレイであり得る。そのようなビット線およびワード線は、個々のメモリセルの電極の頂部および底部金属層に接続可能である。図７に示すように、可変保持時間を有するそのようなポリマーメモリセルを、標準的なシリコンメモリ構成要素（たとえばＣＭＯＳメモリユニット）と集積して、回路設計の柔軟性を提供することが可能である。同じメモリデバイス７００においてＤ−ＲＡＭＳおよびフラッシュ能力双方の機能が集積され、または利用されるように、短期および／または長期保持ポリマーメモリセルのさまざまなブロックを並べて作製し、またはシリコンデバイスと集積することが可能である。たとえば、積層されたグループ７２０は、制御構成要素（たとえば回路７０５）によってプログラミング可能なＮ個のポリマーメモリセル（Ｎは整数）を含むことができ、それらは従来のシリコンメモリ構成要素と集積可能である。この発明に従って可変保持時間を有するポリマーメモリセルを従来の半導体メモリ要素とともに集積することは、回路設計の柔軟性を高め得る。
【００４１】
この発明の関連する一局面では、メモリデバイス７００はマルチおよび可変ビット記憶デバイスであり得、ＤＲＡＭおよび／またはフラッシュ能力は、ユーザの要望に一部依存して呈される。そのような動的メカニズムは、密度と動作時間とのトレードオフを提供し得る。ユーザが高速デバイスを必要とする場合、１セル当たりのビット数を減少させることが可能であり、このため、記憶密度は要望に応じて最適化される。たとえば、ユーザの要望または関与するデコード回路に依存して、１セル当たり４ビットのメモリモードを、１セル当たり３ビット、２ビットまたは１ビットのモードにおいて透過的に採用することが可能である。メモリデバイス７００の記憶密度はまた、たとえばＤＲＡＭ能力を呈するメモリセルのグループとフラッシュ特性を呈するメモリセルのさらに別のグループとを用いて、ある特定の時刻での要望に従って最適化され得る。論理構成要素（図示せず）は、メモリデバイス７００におけるそのような動的メカニズムを調整できる。
【００４２】
ここで図８を参照すると、フローチャートが、この発明の一局面に従った短期保持特徴が呈されるようにメモリセルをプログラミングするための手法８００を示している。この手法は８０２で始まり、そこでポリマーメモリセルは（ＮＨ4）2Ｓ、（ＮＨ4）2Ｓｅ、Ｈ2Ｓ、Ｈ2Ｓｅ、Ｈ2Ｔｅといった後処理化合物を用いた後処理を受け、それは活性層の金属粒子と反応して８０４で金属イオン（または金属荷電分子）をその中に生成することができる。また、これに代えて、有機メモリセルの活性層内に正イオンの概して均一な供給を提供するために、上述のような初期化手順が採用可能である。次に８０６で、プログラミングされるメモリセルを低電界および／または低電流に晒す。そのような電界または電流は制御構成要素によって供給可能であり、ポリマーメモリセルにおける短期保持能力を誘発するよう、ポリマーメモリセルに関連するインピーダンスを変更可能である。制御構成要素はさらに電圧および／または電流を監視／調整し、それにより、ポリマーメモリセルに短期保持を提供するのに必要な低レベルにそれを通常保つことができる。したがって、そのようにプログラミングされたポリマーメモリセルについては、８０８で短期保持特徴が呈され得る。
【００４３】
例示的な方法が、さまざまな事象および／または行為を表わす一連のブロックとしてここに図示され説明されているが、この発明はそのようなブロックの図示された順序によって限定されない。たとえば、行為または事象の中には、ここに図示された順序とは別に、この発明に従って、異なる順序で、および／または他の行為または事象と同時に起こってもよいものもある。たとえば、メモリセルは、何ビットかの情報の、書込または消去ではなく読出を促進する刺激に晒され得る。加えて、図示されたブロック、事象または行為のすべてが、この発明に従った手法を実行するために必要とされるわけではない。さらに、この発明に従った例示的な方法および他の方法が、ここに図示され説明されたメモリセルをプログラミングすることに関連して、ならびに図示または説明されていない他のシステムおよび装置に関連して実行されてもよいことが理解されるであろう。
【００４４】
ここで図９を参照すると、後処理プロセスを受けることができるさまざまな例示的な電極構成および受動／活性層を有するメモリセルの構造が図示されている。通常そのようなメモリセルについては、上により詳細に説明したように、上部および下部電極は、さまざまな他の活性層および受動層を挟んでおり、内部に記憶されたデータ用の所望の保持時間を呈する材料を用いてプログラミングおよび／または作製され得る。電極（たとえば９１０、９２０）は、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、プラチナ、銀、チタン、亜鉛、それらの合金、インジウム錫酸化物、ポリシリコン、ドープされたアモルファスシリコン、金属シリサイドといった導電材料で構成可能である。導電材料として利用可能な例示的な合金は、ハステロイ（Hastelloy）（登録商標）、コバール（Kovar）（登録商標）、インバー、モネル（Monel）（登録商標）、インコネル（Inconel）（登録商標）、真鍮、ステンレス鋼、マグネシウム銀合金、およびさまざまな他の合金を含む。
【００４５】
電極の厚さは、実現化例および作製されるメモリデバイスに依存して変わり得る。しかしながら、９１０および９２０について、例示的な厚さの範囲は、約１００ｎｍ以上約１０ｕｍ以下を含んでいる。電極は、たとえば半導体層、ポリマー層、および受動層のさまざまな層中に交互に配置可能である。
【００４６】
上述のように、受動層９３０は、電極９１０から活性（たとえば有機）層９４０と受動層９３０との界面へイオンを移動させるよう作動する。加えて、受動層９３０は、活性層９４０へのイオン注入を容易にし、活性層におけるイオンの濃度を高め、結果として活性層９４０の導電性の修正をもたらす。加えて、受動層９３０は、場合によっては、活性層９４０を形成する際に触媒として作用する。これに関連して、共役有機分子の骨格は、まず受動層９３０の近傍に生じ、受動層表面に実質的に垂直に離れて成長または集合し得る。その結果、共役有機分子の骨格は、２つの電極を横切る方向において自己整列し得る。以下の説明は、そのような有機メモリデバイスのイオン濃度およびモデル挙動を説明し図示する。
【００４７】
以下の例では、活性層は、有機材料を用いた導電ポリマーであり、受動層材料としてＣｕ2Ｓが使用されている。それは、接触しているポリマーから電子を獲得する比較的強い能力を有しており、以下の式をもたらす。
【００４８】
（１）  Ｃｕ2Ｓ→Ｃｕ＋Ｃｕ1.99Ｓ、およびＣｕ→Ｃｕ+＋ｅ-
結果として、ＣｕＳとポリマーとの界面上に蓄積した電荷により、内在電界が生成される。これは、Ｃｕ（ｙ）Ｓ（ｙはたとえば１から２の好適な値を受入れる）とポリマーとの界面に対する内在電界の効果を示すグラフである図１０に示されている。酸化銅（Ｃｕ+）は、外部電界が印加された際の電荷担体である。ポリマーの導電性は、その濃度およびその移動度によって決まる。
【００４９】
σ＝ｑｐμ  （２）
式中、ｑはイオン電荷、ｐはイオン濃度、μは移動度である。
【００５０】
ここで図１１を参照すると、この発明のある特定の有機メモリデバイスについてのＩ−Ｖ特性を示す例示的なグラフ１１００が示されている。図示されているように、「オフ」モードを示す状態１では、デバイスは、２Ｖの正の電圧を印加することによって「オン」モードを示す状態２になるよう修正可能である。加えて、状態１にある間、有機メモリデバイスは高いインピーダンスと低いコンダクタンスとを有することが見てわかる。次に、有機メモリデバイスは、負の電圧の印加によって状態２から状態１へ変わるよう修正可能であり、状態１が得られるまで逆電流を生じさせる。上により詳細に説明したように、ポリマーメモリセルがプログラミングされる態様（たとえば印加電圧または電流の大きさ）は、そのようなポリマーメモリセルに関連するデータ保持期間に影響を与え得る。
【００５１】
この発明に従ったそのような可変保持期間は、たとえばサーバからデータ（たとえば音楽）をダウンロードする場合、データ保持時間の関数としてプライシング方法を割当てる場合、といったさまざまな業界において採用可能であり、予め定められた時間で期限切れとなる自己消滅メモリユニットを用いたセキュリティ業界などでも採用可能である。
【００５２】
この発明をある例示された局面に関して図示し説明してきたが、この明細書および添付図面を読んで理解すれば当業者の脳裏に均等な変更および修正が浮かぶことが理解されるであろう。特に上述の構成要素（アセンブリ、デバイス、回路、システムなど）によって実行されるさまざまな機能に関して、そのような構成要素の説明に使用される用語（「手段」への言及を含む）は、特に示唆しない限り、開示された構造と構造的には均等ではないものの、説明された構成要素の特定の機能を実行し（たとえば機能的に均等）、この発明のここに説明された例示的な局面における機能を実行する任意の構成要素に対応するよう意図されている。この点に関し、この発明が、この発明のさまざまな方法の行為および／または事象を実行するためのコンピュータ実行可能命令を有するコンピュータ読取可能媒体およびシステムを含むことも認識されるであろう。
【産業上の利用可能性】
【００５３】
この発明の方法およびシステムは、半導体処理および作製の分野において利用可能である。たとえば、この発明は、不揮発性メモリデバイスを含むメモリデバイスおよび中央処理装置を作るために採用可能である。
【図面の簡単な説明】
【００５４】
【図１】この発明の一局面に従って内部に記憶されたデータ用の可変保持時間を得るようポリマーメモリセルをプログラミングするための概略図である。
【図２】この発明の一局面に従った、所望のまたは予め定められた保持時間の設定を容易にする材料を取入れたポリマーメモリセル層の概略図である。
【図３】この発明の一局面に従ってポリマーメモリセルをプログラミングするためのある特定の回路を示す図である。
【図４】この発明の一局面に従ったメモリセルのさまざまなプログラミング状態についての電圧−時間および電流−時間に関連するグラフである。
【図５（ａ）】この発明のある特定の局面に従ったメモリセルの受動層および活性層中の電荷移動についての概略図である。
【図５（ｂ）】この発明のある特定の局面に従ったメモリセルの受動層および活性層中の電荷移動についての概略図である。
【図５（ｃ）】この発明のある特定の局面に従ったメモリセルの受動層および活性層中の電荷移動についての概略図である。
【図６】この発明の一局面に従って予め定められたデータ保持時間を有するメモリセルをプログラミングするための人工知能ユニットを採用している回路を示す図である。
【図７】この発明の一局面に従った、従来の半導体メモリ素子と集積されたさまざまな保持時間を有するポリマーメモリスタックの概略図である。
【図８】この発明の一局面に従ってメモリセルをプログラミングするための例示的な一手法を示す図である。
【図９】この発明の一局面に従って処理されるメモリデバイスのさまざまな例示的構造を示す図である。
【図１０】この発明の一局面に従った、受動層とポリマー層との界面に対する内在電界の効果を示すグラフである。
【図１１】この発明の一局面に従った有機メモリデバイスについてのＩ−Ｖ特性を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５（ａ）】
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【図５（ｂ）】
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【図５（ｃ）】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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