(57)【要約】  本発明は、導電性または半導性ナノワイヤのアレイを製造する方法に関する。この方法は一般に、基板上に階段状原子テラスの微斜面を形成し、ドーパント材料の部分層を堆積させて、原子テラスの幅より狭い幅を有するナノストライプを形成し、好ましくはナノストライプおよび露出テラス面をオーバー層で被覆して多層構造体を形成し、場合によりこの多層構造体をアニールし、ドーパントナノストライプの原子を基板およびオーバー層のいずれか又は両方の内部へ拡散させてナノワイヤを形成する工程を含む。この方法は、規則的トポグラフィーパターンを備えた他の基板にも適用できる。本発明は、これらのナノワイヤを用いて作製した各種エレクトロニクスデバイスにも関する。
2008545539.tif 000002
【特許請求の範囲】
【請求項１】
導電性又は半導性ナノワイヤ(15)のアレイを製造する方法であって、
a)基板(100)上に階段状原子テラス(2)の微斜面(1)を形成する工程；及び
b)ドーパント材料の部分層を堆積させて、原子テラスの幅より狭い幅を有するナノストライプ(10)を形成する工程
を含み、その際、ドーパントナノストライプの原子が基板中へ拡散してナノワイヤ(15)を形成する方法。
【請求項２】
工程(b)のドーパント材料が、As、Sb、In、Ga、Al、BおよびPのうち１種類であるか、あるいはAs、Sb、In、Ga、Al、BおよびPのうち１種類をドープしたSi、Ge又はシリコン-ゲルマニウム合金から選択されるドープト半導体材料である、請求項１に記載の方法。
【請求項３】
導電性又は半導性ナノワイヤ(15)のアレイを製造するための請求項１又は請求項２に記載の方法であって、
a)基板(100)上に階段状原子テラス(2)の微斜面(1)を形成する工程；
b)ドーパント材料の部分層を堆積させて、原子テラスの幅より狭い幅を有するナノストライプ(10)を形成する工程；
c)ナノストライプをオーバー層(11)で被覆して多層構造体を形成する工程；及び
d)場合により前記多層構造体をアニールする工程
を含み、その際、ドーパントナノストライプの原子が基板およびオーバー層のうちいずれか又は両方の内部へ拡散してナノワイヤ(15)を形成する方法。
【請求項４】
ドーパントナノストライプの原子が配向してエピタキシャル層を形成する、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
ドーパントナノストライプ(10)が、原子テラス(2)のステップ縁(3、103)と連携して形成される、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
アニーリング工程を工程(b)の直後に実施する、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
工程(a)、(b)、(c)および(d)を含む、請求項３〜６のいずれか１項に記載の方法。
【請求項８】
ドーパント材料の部分層を形成する原子のフラックスをコリメートさせ、コリメートしたフラックスを浅い角度で堆積させることにより工程(b)のドーパントナノストライプ(10)を形成する、前記請求項のいずれか１項に記載の方法。
【請求項９】
浅い角度での堆積を、低指数面からの基板のミスカット角度と実質的に同一の角度で行う、請求項８に記載の方法。
【請求項１０】
ドーパント材料の部分層を形成する原子のフラックスを、実質的にミスカット方位方向に沿ってステップ降下方向に沿って指向させる、請求項８又は請求項９に記載の方法。
【請求項１１】
ドーパント材料の部分層を形成する原子のフラックスを、実質的にミスカット方位方向に沿ってステップ上昇方向に沿って指向させる、請求項８又は請求項９に記載の方法。
【請求項１２】
基板(100)の原子テラス(2)が原子ステップ(3、103)によりフラックスから部分的に遮蔽され、結果的に原子テラスの異なる領域でドーパント材料の不均一被覆が生じる、請求項１〜１１のいずれか１項に記載の方法。
【請求項１３】
基板の原子テラス(2)に対する、ドーパント材料の部分層を形成する原子のコリメートしたフラックスの角度を制御することにより、ドーパントナノワイヤ(15)の幅を決定する、請求項１〜１２のいずれか１項に記載の方法。
【請求項１４】
基板(100)の微斜面(1)上にドーパント材料の層を堆積させ、ドーパント材料を備えた微斜面をエネルギー印加イオンビームに曝露してドーパント材料をエッチング処理し、その際、エネルギー印加イオンビームをコリメートさせて微斜面に対して浅い角度で指向させることにより、工程(b)の原子テラスの幅より狭い幅を有するドーパントナノストライプ(10)を形成する、請求項１〜１３のいずれか１項に記載の方法。
【請求項１５】
基板(100)の微斜面(1)上にドーパント材料の層を堆積させ、ドーパント材料を備えた微斜面(1)を、ドーパント材料と反応してドーパント材料をエッチング除去する化学反応種のコリメートしたビームで処理し、その際、コリメートした化学反応種のビームを微斜面に対して浅い角度で指向させることにより、工程(b)の原子テラスの幅より狭い幅を有するドーパントナノストライプ(10)を形成する、請求項１〜１３のいずれか１項に記載の方法。
【請求項１６】
コリメートしたエネルギー印加イオンビーム又はコリメートした化学反応種のビームを、基板のテラスのミスカット角度と実質的に同一の角度で指向させる、請求項１４又は請求項１５に記載の方法。
【請求項１７】
コリメートしたエネルギー印加イオンビーム又はコリメートした化学反応種のビームの浅い角度が、ドーパント材料の部分層を形成する原子のコリメートしたフラックスの浅い角度とは異なる、請求項８〜１６のいずれかに従属する請求項１６に記載の方法。
【請求項１８】
基板の原子テラスに対する、コリメートしたエネルギー印加イオンビーム又はコリメートした化学反応種のビームの角度を制御することにより、ナノワイヤ(15)の幅を決定する、請求項１４〜１７のいずれか１項に記載の方法。
【請求項１９】
ドープト半導体の部分層を基板(100)の微斜面(1)上に形成する、請求項１〜１８のいずれか１項に記載の方法。
【請求項２０】
コリメートしたドープト半導体材料のフラックスを、原子テラス(2)の一部がドープト半導体のフラックスから遮蔽され、他の領域がドープト半導体のフラックスに曝露される浅い角度で、微斜面基板(1)上に堆積させて、微斜面基板(100)の原子ステップ(3、103)と相関したナノワイヤ(15)のアレイを形成する、請求項１又は請求項２に従属する請求項１９に記載の方法。
【請求項２１】
微斜面基板(100)が半導体又は絶縁材であり、好ましくはSi、Ge、シリコン-ゲルマニウム合金、絶縁体上シリコン(SOI)、MgO、SrTiO3、MgAl2O4又はAl2O3から選択される、請求項１〜２０のいずれか１項に記載の方法。
【請求項２２】
(i)リソグラフィー構築を施したミスカット基板の熱処理により、又は(ii)原子テラスの形成を促進するために熱処理中に付与する電界により、微斜面基板(100)を形成する、請求項１〜２１のいずれか１項に記載の方法。
【請求項２３】
工程(b)の前にスペーサーナノストライプを原子テラス(2)の一部に堆積させ、これにより、スペーサーナノストライプで被覆されていない部分の原子テラス(3)にドーパント材料の部分層を堆積させる、請求項１〜２２のいずれか１項に記載の方法。
【請求項２４】
スペーサーナノストライプが表面エネルギーの低い材料の部分層を含む、請求項２３に記載の方法。
【請求項２５】
ドーパント材料が、以下のもの：As、Sb、In、Ga、Al、B又はPのうち少なくとも１種類から選択される、請求項１〜２４のいずれか１項に記載の方法。
【請求項２６】
ナノストライプ(10)を、原子テラス(2)の内側ステップおよび／又は外側ステップに配置する、請求項１〜２５のいずれか１項に記載の方法。
【請求項２７】
ナノワイヤ(15)の幅と広さが実質的に同一横断寸法である、請求項１〜２６のいずれか１項に記載の方法。
【請求項２８】
ナノワイヤの平均横断寸法が約0.5〜約20 nmであり、および／又はナノワイヤの平均間隔が約1〜約20 nmである、請求項１〜２７のいずれか１項に記載の方法。
【請求項２９】
ドーパントナノストライプ(10)は、それらが堆積する原子テラス(2)の幅の約0.01〜約0.9の部分割合である、請求項１〜２８のいずれか１項に記載の方法。
【請求項３０】
オーバー層(11)が、絶縁材又は半導体材料、好ましくはSi、Ge又はSiGe合金の層である、請求項３〜２９のいずれか１項に記載の方法。
【請求項３１】
オーバー層(11)と基板(100)が異なる拡散係数を有し、これによりドーパントナノストライプ(10)からの材料の拡散が、実質的に又は完全に、より大きな拡散係数を有する基板(100)又はオーバー層(11)のいずれかの内部へ行われる、請求項３〜３０のいずれか１項に記載の方法。
【請求項３２】
微斜面基板(1)が半導体材料又は絶縁材であり、オーバー層(11)が絶縁材又は半導体材料であり、基板(1)とオーバー層(11)が異なる、請求項３〜３１のいずれか１項に記載の方法。
【請求項３３】
さらに、ナノワイヤ(15)を露出させる処理工程、好ましくは優先エッチングを含む、請求項１〜３２のいずれか１項に記載の方法。
【請求項３４】
逆ドープされたドーパントナノストライプの対が形成される、導電性又は半導性ナノワイヤのアレイを製造するための請求項１〜３３のいずれか１項に記載の方法であって、工程(b)が
i．第１ドーパント材料の部分層を形成する原子の第１フラックスをコリメートさせ、第１フラックスを原子テラスに対して浅い角度で指向させて、原子ステップ(3、103)の内縁に第１材料のドーパントナノストライプ(10)を形成すること；及び
ii．第２ドーパント材料の部分層を形成する原子の第２フラックスをコリメートさせ、第２フラックスを原子テラスに対して浅い角度で指向させて、原子ステップ(3、103)の外縁に第２材料のドーパントナノストライプ(10)を形成すること
を含む方法。
【請求項３５】
第１フラックスと第２フラックスの浅い角度が異なる方位方向を有する、請求項３４に記載の方法。
【請求項３６】
第１ドーパント材料の第１フラックスを原子ステップの上昇方向に沿って堆積させ、原子の第２フラックスを原子ステップの降下方向に沿って堆積させる、請求項３４又は請求項３５に記載の方法。
【請求項３７】
浅い角度が基板のミスカット角度と実質的に同一の角度である、請求項３４〜３６のいずれか１項に記載の方法。
【請求項３８】
第１ドーパント材料と第２ドーパント材料が同一又は異なる材料である、請求項３４〜３７のいずれか１項に記載の方法。
【請求項３９】
内縁と外縁に形成されたナノストライプが異なる量のドーパント材料を有する、請求項３８に記載の方法。
【請求項４０】
第１および第２ドーパント材料がドープト半導体材料を含む、請求項１又は請求項２に従属する請求項３４〜３９のいずれか１項に記載の方法。
【請求項４１】
ゲート(107)、ドレイン(105)およびソース(106)、ならびにドレインとソースの間のチャネルを含み、ドレイン(105)とソース(106)の間のチャネルが請求項１〜４０のいずれかの方法により製造された１以上のナノワイヤ(108)を含む、電界効果トランジスターデバイス(109)。
【請求項４２】
ゲート(107)が、誘電層、好ましくは酸化物又は窒化物の層により、ナノワイヤチャネルから分離されている、請求項４１に記載の電界効果トランジスターデバイス。
【請求項４３】
ゲートが半導体材料、好ましくはナノワイヤチャネルのドーピングとは逆にドープされた半導体材料である、請求項４１又は請求項４２に記載の電界効果トランジスターデバイス(109)。
【請求項４４】
ナノワイヤ(108)チャネルが絶縁体上シリコン(SOI)基板上に形成され、前記絶縁体の下にゲート電極(107)として作動する強くドープされたシリコンの追加層が配置された、請求項４３に記載の電界効果トランジスターデバイス(109)。
【請求項４５】
ゲート(107)、ドレイン(105)およびソース(106)、ならびにドレインとソースの間に請求項１〜４０のいずれかにより製造された１以上のナノワイヤを含むチャネルを備え、ゲートをチャネルから分離する誘電層を有する電界効果トランジスターデバイスの製造方法であって、
a．誘電層、好ましくは酸化物又は窒化物の層を、ナノワイヤチャネル上に形成する工程；及び
b．前記誘電層上にゲートを形成する工程
を含む方法。
【請求項４６】
ゲート、および請求項１〜４０のいずれかの方法により製造された１以上のナノワイヤを含むチャネルを備え、ゲートがチャネルのドーパントとは逆のドーパントでドープされた、接合電界効果トランジスターデバイス。
【請求項４７】
ゲートのドーパントがp型又はn型であり、チャネルのドーパントがp型又はn型であり、ゲートとチャネルのドーパントが異なる、請求項４６に記載の接合電界効果トランジスターデバイス。
【請求項４８】
逆ドープされたドーパントナノストライプが形成される請求項１〜４０のいずれかにより製造されたナノワイヤを含む相補対トランジスター、すなわちp型およびn型トランジスターの製造方法であって、工程(b)が
a)第１ドーパント材料の部分層を形成する原子の第１フラックスをコリメートさせ、第１フラックスを原子テラスに対して浅い角度で指向させて、原子ステップの内縁に第１材料のドーパントナノストライプ(10)を形成すること；及び
b)第２ドーパント材料の部分層を形成する原子のコリメートした第２フラックスを原子テラスに対して浅い角度で指向させて、原子ステップの外縁に第２材料のドーパントナノストライプを形成すること
を含む方法。
【請求項４９】
第１フラックスと第２フラックスの浅い角度が異なる方位方向を有する、請求項４８に記載の方法。
【請求項５０】
第１ドーパント材料の第１フラックスを原子ステップの上昇方向に沿って堆積させ、第２ドーパント材料の部分層を形成する原子の第２フラックスを原子ステップの降下方向に沿って堆積させる、請求項４８又は請求項４９に記載の方法。
【請求項５１】
浅い角度が基板のミスカット角度と実質的に同一の角度である、請求項４８〜５０のいずれか１項に記載の方法。
【請求項５２】
第１ドーパント材料と第２ドーパント材料が同一又は異なる材料である、請求項４８〜５１のいずれか１項に記載の方法。
【請求項５３】
内側と外側のステップ縁に形成されたナノストライプが異なる量のドーパント材料を有する、請求項５２に記載の方法。
【請求項５４】
ナノワイヤの形成に際して、オーバー層を堆積させて多層構造体を形成し、更に、前記多層構造体に場合によりアニーリング工程を施して、ドーパント材料を基板又はオーバー層のうちいずれか又は両方の内部へ拡散させ、ならびに／あるいはエピタキシャル材料のナノワイヤを形成させる、請求項４８〜５３のいずれか１項に記載の方法。
【請求項５５】
第１および第２ドーパント材料が、ドープト半導体材料である、請求項４８〜５４のいずれか１項に記載の方法。
【請求項５６】
ナノワイヤ上に誘電層を形成し、次いで前記誘電層上にトランジスターのゲートを形成することにより作製された、請求項４８〜５４のいずれかにより製造された相補対トランジスターを含むトランジスター。
【請求項５７】
２つの逆ドープされた半導体から形成された、請求項４８〜５６のいずれかにより製造された相補対トランジスターを含むトランジスター。
【請求項５８】
導電性又は半導性ナノワイヤのアレイを製造する方法であって、
(a)リソグラフィーにより基板上に規則的トポグラフィーパターンを形成する工程であって、前記トポグラフィーパターンが壁のアレイ、波状トポグラフィー又は他の規則的トポグラフィーパターンである工程；
(b)コリメートしたドーパント材料のビームを基板表面に対して浅い角度で堆積させ、前記のトポグラフィーパターンと相関して配置されたドーパント材料の部分層を形成してナノストライプ(10)を形成する工程；
(c)ナノストライプをオーバー層(11)で被覆して多層構造体を形成する工程；及び
(d)場合により前記多層構造体をアニールして、ドーパントナノストライプの原子を基板およびオーバー層のうちいずれか又は両方の内部へ拡散させてナノワイヤを形成し、ならびに／あるいはナノワイヤ中にエピタキシャル材料を形成させる工程
を含む方法。
【請求項５９】
ドーパント材料がAs、Sb、In、Ga、Al、P又はBから選択される、請求項５８に記載の方法。
【請求項６０】
鉛直壁、波状基板又は他の規則的トポグラフィーパターンを含む基板の一部に、ドーパント材料を浅い角度で堆積させる、請求項５８又は請求項５９に記載の方法。
【請求項６１】
オーバー層(11)をドーパント層の堆積角度と同一又は実質的に類似の角度で堆積させて、ドーパント層が基板とオーバー層の間に配置された多層基板を形成する、請求項５８〜６０のいずれか１項に記載の方法。
【請求項６２】
多層構造体にアニーリング工程を施す、請求項５８〜６１のいずれか１項に記載の方法。
【請求項６３】
ドープされていない材料を優先エッチングで除去することによりナノワイヤを露出させる、請求項５８〜６２のいずれか１項に記載の方法。
【請求項６４】
基板が半導体又は絶縁材、好ましくは以下のもの：Si、Ge、シリコン-ゲルマニウム合金、絶縁体上シリコン(SOI)、MgO、SrTiO3、MgAl2O4又はAl2O3のうち１種類から選択される、請求項５８〜６３のいずれか１項に記載の方法。
【請求項６５】
オーバー層が、絶縁材又は半導体材料、好ましくはSi、Ge又はSi-Ge合金の層である、請求項５８〜６４のいずれか１項に記載の方法。
【請求項６６】
基板とオーバー層が異なる材料である、請求項５８〜６５のいずれか１項に記載の方法。
【請求項６７】
オーバー層と基板が異なる拡散係数を有し、これによりドーパントナノストライプからの材料の拡散が、大部分又は完全に、より大きな拡散係数を有する基板又はオーバー層のいずれかの内部に向かって起こる、請求項５８〜６６のいずれか１項に記載の方法。
【請求項６８】
ドーパント材料の部分層を付与してナノストライプを形成する前に、スペーサーナノストライプを施す、請求項５８〜６７のいずれか１項に記載の方法。
【請求項６９】
スペーサーナノストライプが表面エネルギーの低いスペーサー材料の部分層を含む、請求項６８に記載の方法。
【請求項７０】
ドープト半導体材料を工程(b)で堆積させ、工程(c)が任意である、請求項５８〜６８のいずれか１項に記載の方法。
【請求項７１】
ゲート(107)、ドレイン(105)およびソース(106)、ならびにドレインとソースの間のチャネルを含み、ドレイン(105)とソース(106)の間のチャネルが請求項５８〜７０のいずれかの方法により製造された１以上のナノワイヤ(108)を含む、電界効果トランジスターデバイス(109)。
【請求項７２】
ゲート(107)が、誘電層、好ましくは酸化物又は窒化物の層により、チャネルから分離されている、請求項７１に記載の電界効果トランジスターデバイス。
【請求項７３】
ゲートが半導体材料、好ましくはチャネルのドーピングとは逆にドープされた半導体材料である、請求項７１又は請求項７２に記載の電界効果トランジスターデバイス(109)。
【請求項７４】
逆ドープされたドーパントナノストライプの対が形成される請求項５８〜７０のいずれかによる導電性又は半導性ナノワイヤのアレイを製造する方法であって、工程(b)が
i．第１ドーパント材料の部分層を形成する原子の第１フラックスをコリメートさせ、第１フラックスを基板表面に対して浅い角度で指向させて、トポグラフィー構造体のある領域に第１材料のドーパントナノストライプ(10)を形成すること；及び
ii．第２ドーパント材料の部分層を形成する原子の第２フラックスをコリメートさせ、第２フラックスを基板表面に対して浅い角度で指向させて、トポグラフィー構造体の異なる領域に第２材料のドーパントナノストライプ(10)を形成すること
を含む方法。
【請求項７５】
請求項７４により製造された、ナノワイヤを含む相補対トランジスター、すなわちp型およびn型トランジスター。
【請求項７６】
チャネルが請求項５８〜７０のいずれかの方法により製造された１以上のナノワイヤを含む、バックゲート電界効果トランジスターデバイスを製造する方法であって、トランジスターがゲートをチャネルから分離する誘電層を有し、前記ナノワイヤが
誘電性酸化物層の下に強くドープされた半導体層を備えた絶縁体上シリコン(SOI)基板を選択すること；
リソグラフィーにより壁のアレイ又は他のトポグラフィー構造を基板上に形成すること；
コリメートしたドーパント材料のビームを基板表面に対して浅い角度で指向させることによりドーパント材料を堆積させること；
半導体材料のオーバー層を堆積させて多層構造体を形成すること；及び
場合により前記多層構造体をアニールし、その際、ドーパント材料が基板又はオーバー層のうち１以上の内部へ拡散することによりナノワイヤが形成され、ならびに／あるいはナノワイヤのエピタキシャル材料が形成されること
により製造される方法。
【請求項７７】
ゲート、請求項５８〜７０のいずれかの方法により製造されたナノワイヤを含むチャネル、およびゲートをチャネルから分離する誘電層を含む、バックゲート電界効果トランジスターデバイス。
【請求項７８】
基板とドープトナノワイヤの１つとの材料間の格子不整合のため、基板、オーバー層およびドーパントナノストライプの材料がナノワイヤ中にひずみを形成する、前記請求項のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
序論
本発明は、ナノワイヤアセンブリー、特にそのようなナノワイヤアセンブリーの製造方法に関する。本発明はさらに、本発明のナノワイヤアセンブリーを含む、電界効果トランジスターを含めた各種エレクトロニクスデバイスに関する。
【背景技術】
【０００２】
近年、ナノスケールの導電性物体に関する研究努力が大幅に増加している。最も一般的には、この領域における関心はナノワイヤに向けられている。本明細書において”導電性ナノワイヤ”、またはより簡単に”ナノワイヤ”という用語は一般に、それの直交横断寸法が両方ともナノスケール範囲、たとえば0.2〜20 nmであり、かつそれの長さに沿って電荷を伝導しうる、細長い物体と定義される。”ナノワイヤ”および”導電性ナノワイヤ”という両用語は、本明細書において互換性をもって用いられる。横断寸法のうち一方だけでなく両方ともこの範囲になければならない点を強調することが重要である。この定義がより広く、２つの横断寸法のうち一方のみがナノスケールの範囲になければならないと示唆すれば、フィルムはそれの厚さ（すなわち２つの横断寸法のうち一方）がこの範囲にあるのでいずれもナノワイヤの定義に当てはまることを、当業者は容易に認識するであろう。実際に、ナノメートル範囲、さらにはナノメートル下範囲の厚さをもつ連続フィルムは周知であって、本発明の対象ではない。ナノワイヤはそれらの長さに沿って電荷を伝導できなければならない点を強調することが重要である。これは、そのようなナノワイヤは相対的に高い抵抗をもつ基板上に配置すべきであることを意味する。すなわち、基板の抵抗はナノワイヤ自体の抵抗より少なくともはるかに小さくてはならず、あるいは基板は絶縁材の層によりナノワイヤから分離されなければならない。この条件が満たたされなければ、大部分の電流はナノワイヤから基板中へ流出する。第２の一般条件は、電流をナノワイヤに沿って伝導するためには、それに入力および出力接点を接続できなければならないということである。支持されていないナノワイヤに接点を作成するのは困難であるので、実際には、これはナノワイヤまたはナノワイヤアレイを平坦な基板上に配置すべきであることを意味する。
【０００３】
エレクトロニクスデバイスが小型化し続けることによりトランジスターのドレインおよびソースのサイズが100 nm未満の範囲にまで低下するのに伴って、また材料の寸法をナノメートルの範囲に低下させればその電子特性および光学特性を変えることができるという期待から、導電性ナノワイヤの重要性が増している。たとえば、シリコンは間接バンドギャップ材料であるので可視ルミネセンスをもたないのに対し、シリコンナノワイヤは可視フォトルミネセンスをもつと期待されており(J. D. Holmes, et al, Science, 287 (2000) 1471)、これによりこれらをレーザーの作成に使用する見込みが開ける可能性がある。バルク状で導電性をもつある材料がナノワイヤ方式で半導性となる場合がある。
【０００４】
ナノワイヤを加工するための方法は多数あり、それらのうち若干を以下に記載する。
H. Hamatsuら(Jpn. J. Appl. Phys. Vol 35 (1996) L1148-1150)は、p型(110) SIMOX基板上に堆積させたSi層の異方性エッチングに基づいてシリコンナノワイヤを形成する方法を記載している。50 nmまで低下した寸法をもつSiナノワイヤを作成するための他のリソグラフィー法がM. Macucciら(Microelectronic Engineering 61-62 (2002) 701-705)により記載されている。これは、異方性エッチングおよびスチーム熱酸化に基づく。六方最密充填ナノチャネルアルミニウム鋳型内でのシランの熱分解を利用する他の方法が、Xin-Yi Zhangら(Advanced Materials, 13 (2001) 1238-1241)により記載されている。この方法では、基板表面に垂直に成長するナノワイヤのブラシ様アレイが製造される。さらに、化学蒸着によりアルミニウム膜上にシリコンナノワイヤを形成する他の方法がM. Luら(Chem. Phys. Lett. 374 (2003) 542)により記載されている。Wen-Sheng Shiら(Adv. Mater 12 (2000) 1343-1345)は、平坦なシリコン基板上に一酸化ケイ素の蒸着によりシリコンナノワイヤを形成する他の方法を記載している。この方法で得られたナノワイヤは比較的長く、最高2 mmの長さである。シリコンナノワイヤを形成する他の方法が、Junjie Niuら(Chem. Phys. Lett 367 (2003) 528)により記載されている。この後者の方法において、彼らは、ナノチャネル鋳型を形成するアノード酸化アルミニウム上にアルゴンおよび水素の存在下でシランからのSiの化学蒸着を用いた。
【０００５】
F. J. Himpselらは、シリコン表面にナノワイヤを形成するための他の方法を記載している(Solid State Comm. 117 (2001) 149-157)。彼らの方法は、Si(111)の微斜面基板を使用する。彼らは、基板のステップ縁を装飾するCaF2を表面に堆積させている。次いでそのような基板上にAuの薄層を形成しうることを彼らは証明した。この場合、CaF2のストライプがAuのナノドットおよびナノワイヤを形成する鋳型として用いられる。
【０００６】
ナノワイヤ加工のための他の一群の方法は、視射角での堆積に基づく。E. Olsonら(Appl. Phys. Lett. 65 (1994) 2740-2742)は、基板上にリソグラフィーにより溝のパターンを形成する方法を記載している。次いで、蒸発した材料のフラックスを、基板に対して法線方向に沿ってではなくある角度で基板に堆積させる。この場合、溝の底の領域の一部が溝の壁によりフラックスから遮蔽され、こうして蒸着材料の無い領域により分離された蒸着材料のワイヤが形成される。
【０００７】
基板表面に対して視射角での膜蒸着は比較的よく知られていることを指摘すべきである。すなわち、話題となっている刊行物が多数ある。この技術に関する情報については、H. Alouach and C.G.Mankey, J. Mater. Res. 19 (2004) 3620が参照される。この技術を利用して基板の面外へ成長した材料の柱を形成しうることが証明された。視射角蒸着に関する大部分の刊行物は、比較的厚い膜に関連するものであり、数十および数百ナノメートルまたはそれ以上の規模の面外膜構造体の開発に集中している。
【０００８】
T. Muellerら(Nucl. Instr. And Methods in Physics Research B 175-177 (2001) 468-473)が記載したナノワイヤ形成方法も、視射角蒸着に基づく一群の方法のひとつとみなすことができる。この方法では、基板の異方性エッチングに続く酸化により、Si(001)表面にV字溝のアレイを形成する。次いで表面にGe原子のフラックスを施す。溝の底はフラックスに対して垂直な位置にある小領域として作用し、これに対し溝の壁はフラックスに対してある角度で位置するので、溝の底にGe原子の最高濃度が形成される。この方法で、30〜40 nmに至る直径をもつGeワイヤを形成することができる。E.Kaponら(Appl. Phys. Lett 60 (1992) 477-479)が報告したように、V字溝基板上に有機金属を化学蒸着することにより成長させたGaAs/AlGaAsの場合も、同様な効果が達成された。この方法では、溝の頂上と谷における化学蒸着反応の速度差のため、溝の底にナノワイヤが形成される。
【０００９】
R.M. Pennerは、電着によりナノワイヤを形成する方法を記載している(J. Phys. Chem. B 106 (2002) 3339-3353)。この方法では、基板の平坦な領域と比較してステップ縁においてより速やかに電着反応が起きるので、ステップ縁に沿ってナノワイヤが成長する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、実質上汎用の、すなわち特定の材料および特定の化学反応に限定されるのではなく多様な基板およびナノワイヤ材料に適用できる、ナノワイヤ製造技術を提供することである。さらに、明確な優先配向をもたないナノワイヤ束ではなく、明確な優先配向をもつ規則的ナノワイヤのアレイを形成することが求められている。さらに、相対的に絶縁性である基板上にナノワイヤを形成し、これにより基板の抵抗が好ましくはナノワイヤ自体の抵抗を上回り、且つ大きく下回ることは決してないことが求められている。さらに、ナノワイヤに電気接点を接続しうる様式で基板上にナノワイヤを形成することが求められている。
【００１１】
本発明の第２目的は、支持されていないナノワイヤではなく、基板上に平坦に配置されたナノワイヤが得られる、ナノワイヤ形成方法を提供することである。
さらに他の目的は、優先的に基板表面に沿って配向するように基板上に配置されたナノワイヤを提供することである。
【００１２】
他の目的は、各ナノワイヤの横断サイズと共に各ナノワイヤの平均間隔およびをも制御しうるナノワイヤアレイ形成方法を提供することである。
本発明の更なる目的は、ナノワイヤが幅と広さの両方とも有意に同一横断寸法であるアレイを提供することである。
【００１３】
本発明のさらに他の目的は、ナノワイヤをベースとする電界効果トランジスターの作製に適切なp型およびn型ドープト(doped)半導体材料を提供することである。
【課題を解決するための手段】
【００１４】
発明の説明
本発明の第１の観点によれば、導電性または半導性ナノワイヤ(15)のアレイを製造する方法であって、下記の工程を含む方法が提供される：
a)基板(100)上に階段状原子テラス(2)の微斜面(1)を形成し；
b)ドーパント材料の部分層を堆積させて、原子テラスの幅より狭い幅を有するナノストライプ(10)を形成し；
その際、ドーパントナノストライプの原子が基板中へ拡散してナノワイヤを形成する。
【００１５】
本発明の一態様によれば、工程(b)のドーパント材料は、As、Sb、In、Ga、Al、BおよびPのうち１種類であるか、あるいはAs、Sb、In、Ga、Al、BおよびPのうち１種類以上をドープしたSi、GeまたはSi-Ge合金から選択されるドープト半導体材料である。したがって、この態様の”ドーパント材料”はドープト半導体材料をも包含する。さらに、工程(b)の後にアニーリング工程を行うことができる。
【００１６】
本発明の第１の観点の好ましい態様によれば、導電性または半導性ナノワイヤのアレイを製造する方法であって、下記を含む方法が提供される：
a)基板上に階段状原子テラスの微斜面を形成し；
b)ドーパント材料の部分層を堆積させて、原子テラスの幅より狭い幅を有するナノストライプを形成し；
c)ナノストライプをオーバー層で被覆して多層構造体を形成し；
d)場合によりこの多層構造体をアニールし、ドーパントナノストライプの原子を基板およびオーバー層のうちいずれかまたは両方の内部へ拡散させてナノワイヤを形成する。
【００１７】
前記のように、追加アニーリング工程は工程(c)においてオーバー層を堆積させる前に実施できる。さらに、工程(c)がナノストライプを含む原子テラスの大部分をオーバー層で被覆することを伴うことは理解されるであろう。したがって、ナノストライプのない原子テラス表面もオーバー層で被覆されるであろう。
【００１８】
本発明のこの観点の具体的な一態様において、多層構造体の最終アニーリング工程は必須であり、この方法は工程(a)、(b)、(c)および(d)を含む。アニーリングにより、一般にナノワイヤ中にエピタキシャル材料が形成される。
【００１９】
本発明のこの観点によれば、ドーパントナノストライプは一般に下記により形成される：ドーパント材料の部分層を形成する原子のフラックスをコリメートさせ、コリメートしたフラックスを浅い角度で堆積させることによりドーパントナノストライプを形成する。
【００２０】
好ましくは、浅い角度での堆積を低指数面からの基板のミスカット角度と実質的に同一の角度で行う。本発明によれば”実質的に同一”という語句がある範囲の数値を規定することは理解されるであろう。たとえばこの語句は、浅い角度での堆積が基板のミスカット角度の0.05〜15倍の角度で行われることを意味することができる。
【００２１】
本発明の一態様によれば、ドーパント材料の部分層を形成する原子のフラックスを、実質的にミスカット方位方向に沿ってステップ降下方向に沿って指向させる。あるいは、ドーパント材料の部分層を形成する原子のフラックスを、実質的にミスカット方位方向に沿ってステップ上昇方向に沿って指向させる。この場合も、本発明によれば”実質的に沿って”または”おおまかに沿って”という語句がある範囲の数値を規定することは理解されるであろう。フラックスが厳密にミスカット方位方向に沿って配向しなければならないわけではないことは理解されるであろう。フラックスが厳密なミスカット方位方向からずれてもなお本発明の範囲に含まれる原子テラス遮蔽を得ることができる。たとえば、フラックスは方位方向から20〜30°ずれた方向に沿って指向させられてもよい。この工程の最終目的は、なお原子遮蔽が得られる角度にフラックスを指向させることである。そのような浅い角度は、原子ステップに対してほぼ垂直であって、なおかつ原子遮蔽をもたらす。
【００２２】
理想的には、本発明方法によれば基板の原子テラスが原子ステップにより部分的に遮蔽され、結果的に原子テラスの異なる領域でドーパント材料の不均一被覆が生じる。これは一般に”原子テラス遮蔽（atomic terrace shadowing）”と呼ばれるものである。これは本質的に、ある領域で原子テラスがドーパント材料の部分層を形成する原子のフラックスに曝露されることを意味し、これらの曝露された領域にはドーパント材料が堆積してナノストライプを形成する。しかし、原子ステップにより部分的に遮蔽されたという点で”原子テラス遮蔽”を受けた他の領域は、フラックスに曝露されないであろう。基板のミスカット角度が大きいほどこの原子テラス遮蔽を達成するのがより困難になることは、理解されるであろう。限定ではないが、たとえば基板のミスカット角度が2°であり、フラックスをステップ降下方向に沿って4°で堆積させると、得られるナノストライプ／ナノワイヤはテラス幅の半分であることは理解されるであろう。
【００２３】
本発明のこの観点の好ましい態様によれば、基板の原子テラスに対する、ドーパント材料の部分層を形成する原子のコリメートしたフラックスの角度を制御することにより、ドーパントナノワイヤの幅が決定される。
【００２４】
本発明では支持されていないものではなく基板上に配置されたナノワイヤが形成され、さらに、好都合にナノワイヤが平面的に基板上に存在することは、本発明の著しい利点である。本発明によれば、ナノワイヤが基板表面の特定方向に沿って優先的に配向して基板上に配置されるように、ナノワイヤを提供することも可能である。これは本発明のさらに別の顕著な利点である。
【００２５】
本発明方法により導電性または半導性ナノワイヤのアレイを形成し、その際ナノワイヤの間隔およびナノワイヤの横断寸法を制御しうることは、理解されるであろう。好ましくは、ナノワイヤの間隔は約0.2〜約50 nmである。理想的には、ナノワイヤの横断寸法は約1〜約50 nmである。
【００２６】
本発明のさらに別の観点によれば、ドープト半導体材料を堆積させてドーパントナノワイヤを形成することができる。好ましくは、基板の微斜面にドープト半導体の薄膜を形成する。ドープト半導体材料をこの方法で使用すると、オーバー層の堆積および後続のアニーリング工程が不必要となる可能性のあることは、理解されるであろう。ドープト半導体の堆積後、直接にナノワイヤが形成されるであろう。
【００２７】
本発明のこの観点の別の態様によれば、ドーパント材料の層（部分層その他）を堆積させてナノストライプを形成する。好ましくは、ドーパント材料の層を視射角ではない角度で堆積させると、基板の全面または表面の一部がドーパントで被覆される。次いで表面に対して浅い角度でドーパント材料のエネルギー印加イオンビームエッチングを表面に施して、原子テラスの一部からドーパント材料を除去すると、ナノストライプが形成される。好ましくは、エネルギー印加イオンビームをコリメートさせ、基板のミスカット角度と実質的に同一の角度で指向させる。エネルギー印加イオンビームは、20〜200 KeVのエネルギーに加速されたアルゴンイオンであってもよい。
【００２８】
本発明のこの観点の別の態様は、ドーパント材料の層（部分層その他）を積層させてナノストライプを形成することを伴う。好ましくは、ドーパント材料の層を視射角ではない角度で堆積させると、基板の全面または表面の大部分がドーパントで被覆される。基板と反応してドーパント材料をエッチング除去する化学反応種のコリメートしたビームに表面を曝露すると、ナノストライプが形成される。好ましくは、ビームをコリメートさせ、表面に対して浅い角度で指向させる。好ましくは、この角度は基板のミスカット角度と実質的に同一である。好ましくは化学反応種は、たとえばSiと反応し、それを容易に除去されるSiH4その他のガスに変換する、化学反応性プラズマである。
【００２９】
本発明のこれらの選択的な態様によれば、原子テラスのある領域はビームに曝露されないか、あるいは曝露される程度が他の領域よりはるかに低い。これらの領域がナノストライプを形成する。基板の原子テラスに対するビーム角度を制御しうることにより、ナノワイヤの幅が制御される。
【００３０】
本発明のこの観点のさらに別の態様によれば、ドーパント材料の部分層を基板の微斜面に堆積させて、原子テラスの幅より狭い幅をもつナノストライプを形成する。ドーパント材料の部分層を形成する原子のコリメートしたフラックスを浅い角度で堆積させることにより、ドーパントナノワイヤが形成される。浅い角度は基板のミスカット角度（β1）と実質的に同一またはそれに匹敵する角度であってよい。次いでナノストライプを浅い角度（β2）での基板のエネルギー印加イオンビームエッチングまたは化学反応種のコリメートしたビームにより処理すると（β1とβ2は異なる）、原子テラスの幅より狭い幅をもつナノストライプが形成される。
【００３１】
本発明のさらに別の態様によれば、原子テラスのある領域はドープト半導体のフラックスから遮蔽され、他の領域はドープト半導体のフラックスに曝露されるように、コリメートしたドープト半導体材料のフラックスを微斜面に浅い角度で堆積させて、微斜面の原子テラスと相関したナノワイヤのアレイを形成する。浅い角度での堆積は、低指数方向からの表面のミスカット角度と実質的に同一の角度で行うことができる。好ましくは、コリメートしたフラックスを、実質的にミスカット方位方向に沿ってステップ上昇方向に沿って指向させる。あるいは、コリメートしたフラックスを、実質的にミスカット方位方向に沿ってステップ降下方向に沿って指向させる。
【００３２】
ドーパントナノストライプがドープト半導体材料のナノストライプであって、表面に直接にドープトナノワイヤが形成される場合、オーバー層の堆積または後続のアニーリング工程が不必要となる可能性のあることは理解されるであろう。
【００３３】
本発明のさらに別の態様によれば、所定の単一原子テラス上に逆ドープされたドーパントナノストライプ対を形成することができる。本発明による”逆ドープされたドーパントナノストライプ”がp型およびn型ドーパント材料のナノストライプを含むナノストライプ対を意味することは理解されるであろう。
【００３４】
これらの逆ドープされたドープトナノストライプ対を形成する方法は、一般に前記の方法を含み、その際、工程(b)が下記を含む：
(i)第１ドーパント材料の部分層を形成する原子の第１フラックスをコリメートさせ、第１フラックスを原子テラスに対して浅い角度で指向させて、原子ステップの内縁に第１材料のドーパントナノストライプを形成し；そして
(ii)第２ドーパント材料の部分層を形成する原子の第２フラックスをコリメートさせ、第２フラックスを原子テラスに対して浅い角度で指向させて、原子ステップの外縁に第２材料のドーパントナノストライプを形成する。
【００３５】
この態様によれば、たとえばp型ナノストライプを原子ステップの内縁に形成し、n型ナノストライプを原子ステップの外縁に形成することができる。第１ドーパント材料と第２ドーパント材料は同一材料でも異なる材料でもよい。次いでドーパント材料のナノストライプ上にオーバー層を堆積させ、この多層構造体を場合によりアニールして、ドーパント材料をオーバー層内へ拡散させることができる。
【００３６】
好ましくは、(i)と(ii)の浅い角度は異なる方位方向をもつ。
本発明のこの観点の一態様において、第１ドーパント材料の第１フラックスを原子ステップの上昇方向に沿って堆積させ、原子の第２フラックスを原子ステップの降下方向に沿って堆積させる。
【００３７】
理想的には、浅い角度は基板のミスカット角度と実質的に同一の角度である。
第１ドーパント材料と第２ドーパント材料は同一材料でも異なる材料でもよい。さらに、第１ドーパント材料と第２ドーパント材料は異なる濃度の原子を含み、原子テラスの内側ステップと外側ステップに異なる濃度のドーパント原子を付与する。たとえば原子ステップの内縁にあるナノストライプが原子ステップの外縁にあるナノストライプより有意に多量のドーパント材料を含有することができる。
【００３８】
本発明の一態様によれば、第１および第２ドーパント材料はドープト半導体材料である。この態様においては、オーバー層および後続のアニーリング工程は不必要となる可能性がある。
【００３９】
本発明の第１の観点によれば、微斜面基板は半導体または絶縁材であってよい。微斜面基板は、以下のうち１種類から選択できる：Si、Ge、シリコン-ゲルマニウム合金、絶縁体上シリコン(SOI)、MgO、SrTiO3、MgAl2O4またはAl2O3。
【００４０】
場合により、微斜面基板はリソグラフィー処理したミスカット基板の熱処理により形成できる。たとえばリソグラフィーにより基板上に形成されたトレンチ（溝）のアレイは、原子ステップ縁がトレンチの縁と整合した状態でより良好に配向することができる。
【００４１】
本発明の別の態様によれば、原子テラスの形成を促進するために、ミスカット方向に沿って実質的に基板表面に沿って付与した電界中で、ミスカット基板をアニールすることができる。
【００４２】
理想的には、ドーパント材料は以下のうち１種類以上から選択される：As、Sb、In、Ga、Al、BまたはP。好ましくはドーパント材料はAs、Sb、In、Ga、Al、BまたはPのうち１種類である。
【００４３】
好ましくは、ナノストライプは原子テラスの内側ステップまたは外側ステップに配置される。より好ましくは、ドーパントナノストライプはそれらが堆積する原子テラスの幅の約0.01〜約0.9の部分割合（fraction）である。
【００４４】
本発明の一態様によれば、オーバー層は絶縁材または半導体材料である。理想的には、オーバー層はSiGe合金の層である。好ましくは、オーバー層と基板が異なる拡散係数をもち、これによりドーパントナノストライプからの材料の拡散は、主に、または完全に、ドーパント材料の拡散についてより大きな拡散係数をもつ基板またはオーバー層のいずれかの内部に起こる。
【００４５】
好ましい態様によれば、微斜面基板とオーバー層は異なる材料である。異なる拡散係数をもつオーバー層と基板を備え、これにより拡散が、主に、または完全に、より大きなドーパント材料拡散係数をもつ一材料内に起こることも想定される。
【００４６】
本発明のさらに他の態様においては、ドーパント材料の部分層を付与してナノストライプを形成する前に、スペーサーナノストライプを設ける。その結果、スペーサーナノストライプで被覆されていない露出面上にドーパント材料の部分層が付与される。好ましくは、スペーサーナノストライプは表面エネルギーの低いスペーサー材料の部分層を含む。本発明による”スペーサーナノストライプ”が表面エネルギーの低いスペーサー材料の部分層を意味し、基板にドーパント材料を堆積させる前にこれを原子テラス上に堆積させることができることは、理解されるであろう。
【００４７】
アニーリングの時間および温度は、ドーパント材料がナノストライプから拡散する程度を決定し、したがってナノワイヤの直径を決定する。理想的には、アニーリングは比較的短い期間であり、本発明のある態様においてはアニーリングは不必要であろう。
【００４８】
本発明の第１の観点によれば一般にナノワイヤを露出させるために後続処理が必要となる可能性があることは認識されるであろう。本発明によれば、ドーパント不純物の濃度に対して感度を有するエッチング法でオーバー層をエッチングすることにより、ナノワイヤを露出させることができる。これは、エッチングプロセスによりオーバー層のドープされていない領域の方がより速やかに除去されて、拡散によりドーパント材料が到達した領域は露出した状態で残ることを意味する。これは、優先エッチングとも呼ばれる。本発明のドーパント材料がドープト半導体である場合、オーバー層は存在しなくてもよいのでエッチングが不必要となる可能性があることは、理解されるであろう。
【００４９】
本発明のより具体的な観点によれば、この方法の別の態様は下記の工程を含む：
基板上に上に階段状原子テラスの微斜面を形成し；
ドープト半導体材料を堆積させて、原子テラスの幅より狭い幅をもつナノワイヤを形成し、その際、ドープト半導体材料のフラックスをコリメートさせ、基板のミスカット角度に匹敵する角度で指向させ、これにより表面の原子テラスが原子ステップにより部分的に遮蔽されて、原子テラスの異なる領域でドープト半導体材料の不均一被覆が生じることになり；
場合により、堆積後にナノワイヤをアニールする。
【００５０】
この方法では、オーバー層を堆積させる必要なしに、ドープト半導体材料からナノワイヤを一工程で堆積させることができる。
本発明の第２の観点によれば、本発明により製造されたナノワイヤを含む多数のエレクトロニクスデバイスが提供される。
【００５１】
好ましくは、エレクトロニクスデバイスは、ゲート、ドレインおよびソース、ならびにドレインとソースの間のチャネルを含み、ドレインとソースの間のチャネルが本発明方法により製造された１以上のナノワイヤを含む、電界効果トランジスターデバイスである。好ましくは、ゲートを誘電層によりナノワイヤチャネルから分離することができる。理想的には、誘電層は酸化物または窒化物の層である。
【００５２】
本発明のこの観点の一態様によれば、p型およびn型ドープト半導体を用いて製造した本発明のナノワイヤを使用できる。この態様において、ゲートはチャネルのドーピングとは逆にドープされた半導体材料である。これは、チャネルがp型ドープトナノワイヤからなる場合、ゲートはn型ドープト半導体で形成されなければならないこと、およびその逆を意味する。本発明のこの態様において、ゲートをチャネルから分離する誘電層は不必要となる可能性がある。本発明のこの観点の別の態様によれば、１以上のナノワイヤを絶縁体上シリコン(SOI)タイプの基板上に形成することができ、その際、この絶縁材下にゲート電極として作動する多量にドープされたシリコンの追加層が配置される。
【００５３】
本発明のこの観点の別の態様によれば、本発明のナノワイヤをベースとする電界効果トランジスターデバイスであって、ゲートをチャネルから分離する誘電層をもつトランジスターの製造方法が提供され、この方法は、誘電層、好ましくは酸化物または窒化物の層を、チャネルを形成するナノワイヤ上に直接に形成し、その後、この誘電層上にゲートを形成する工程を含む。
【００５４】
本発明のこの観点によれば、ゲート、および本発明方法により製造された１以上のナノワイヤを含むチャネルを備え、ゲートがチャネルのドーパントとは逆のドーパントでドープされた、接合電界効果トランジスターデバイスも提供される。好ましくは、ゲートのドーパントはp型またはn型であり、チャネルのドーパントはp型またはn型であり、ゲートとチャネルのドーパントが異なる。たとえば、p型ドーパントがゲート中に存在し、n型ドーパントがチャネルに存在してもよく、逆も成り立つ。理想的には、ゲートをチャネルから分離する誘電層はない。
【００５５】
本発明の第３の観点によれば、本発明の第１の観点により製造された逆ドープされたナノストライプ対を用いた相補対トランジスター、すなわちp型およびn型トランジスターの製造方法が提供される。本発明の観点によれば、本発明のこの一般法の工程(b)は下記の工程を含む：
a)第１ドーパント材料の部分層を形成する原子の第１フラックスをコリメートさせ、第１フラックスを原子テラスに対して浅い角度で指向させて、原子ステップの内縁に第１材料のドーパントナノストライプを形成し；
b)第２ドーパント材料の部分層を形成する原子のコリメートした第２フラックスを原子テラスに対して浅い角度で指向させて、原子ステップの外縁に第２材料のドーパントナノストライプを形成する。
【００５６】
好ましくは、(a)と(b)の浅い角度が異なる方位方向をもつ。より好ましくは、第１ドーパント材料の第１フラックスを原子ステップの上昇方向に沿って堆積させ、第２ドーパント材料の部分層を形成する原子の第２フラックスを原子ステップの降下方向に沿って堆積させる。よりさらに好ましくは、浅い角度は基板のミスカット角度と実質的に同一の角度である。
【００５７】
理想的には、第１ドーパント材料と第２ドーパント材料が同一または異なる材料である。あるいは、ステップの内縁および外縁に形成されたナノストライプが異なる量のドーパント材料を含む。
【００５８】
本発明のトランジスターは、上記の相補対トランジスターから、ナノワイヤ上に誘電層を形成し、その後、この誘電層上にトランジスターのゲートを形成することにより作製できる。
【００５９】
本発明のこの観点の一態様によれば、ナノワイヤの形成に際して、オーバー層を堆積させて多層構造体を形成し、この多層構造体に場合によりアニーリング工程を施して、ドーパント材料を基板またはオーバー層のうちいずれかまたは両方の内部へ拡散させ、ならびに／あるいはナノワイヤ中にエピタキシャル材料を形成させる。
【００６０】
本発明の別の態様によれば、第１および第２ドーパント材料はドープト半導体材料である。
本発明のこの観点のさらに別の態様によれば、ナノワイヤ上に誘電層を形成し、その後、この誘電層上にトランジスターのゲートを形成することにより形成された、前記の相補対トランジスターを含むトランジスターが提供される。好ましくは、このトランジスターは、2つの逆ドープされた半導体から形成された相補対トランジスターを用いて作製される。
【００６１】
本発明の具体的態様によれば、相補対トランジスターを製造する方法は、ドーパント材料の部分層を形成する原子の第１フラックスをコリメートさせ、第１フラックスを原子テラスに対して浅い角度、すなわち基板のミスカット角度と実質的に同一の角度で指向させて、原子ステップの内縁に第１材料のドーパントナノストライプを形成し；ドーパント材料の部分層を形成する原子のコリメートした第２フラックスを原子ステップの降下方向に沿って指向させて、原子ステップの外縁に第２材料のドーパントナノストライプを形成し、逆ドープされたナノストライプを形成することを含む。
【００６２】
その後、オーバー層を堆積させ、場合によりアニーリング工程を行って、ドーパント材料を基板またはオーバー層のうちいずれか又は両方の内部へ拡散させ、ならびに／あるいはナノワイヤ中にエピタキシャル材料を形成させることができる。トランジスターはこれらのナノストライプを含む。
【００６３】
あるいは、逆タイプのドーピングを施された２つの半導体から２つのゲートを形成することができる。たとえばp型ナノワイヤを備えたトランジスターのゲートはn型半導体であり、n型ナノワイヤのトランジスターのゲートはp型半導体である。この態様においては、ゲートを誘電層によりナノワイヤから分離する必要がない。
【００６４】
場合により、第１ドーパント材料がドープト半導体材料であり、第２ドープト材料がドープト半導体材料であってもよい。第１ドーパントと第２ドーパントは同一でも異なってもよい。この態様においてはオーバー層が不必要であり、ナノワイヤ中のエピタキシャル材料の形成は任意アニーリング工程後に起きる。次いでナノワイヤ対からトランジスターを作製する。まずナノワイヤ上に誘電層を形成し、この誘電層上にゲートを形成する。あるいは、逆タイプのドーピングを施された２タイプの半導体で２つのゲートを作製する。たとえばp型ナノワイヤを備えたトランジスターのゲートはn型半導体であり、n型トランジスターのゲートはp型半導体である。この態様においては、ゲートを誘電層によりナノワイヤから分離する必要がない。
【００６５】
本発明の第４の観点によれば、下記の工程を含む導電性または半導性ナノワイヤのアレイの製造方法が提供される：
(a)リソグラフィーにより基板上に規則的トポグラフィーパターンを形成し、その際、このトポグラフィーパターンが壁のアレイ、波状トポグラフィーまたは他の規則的トポグラフィーパターンのうちの１つであり；
(b)コリメートしたドーパント材料のビームを基板表面に対して浅い角度で堆積させ、前記のトポグラフィーパターンと相関して配置されたドーパント材料の部分層を形成してナノストライプ(10)を形成し；
(c)ナノストライプをオーバー層(11)で被覆して多層構造体を形成し；そして
(d)場合によりこの多層構造体をアニールして、ドーパントナノストライプの原子を基板およびオーバー層のうちいずれか又は両方の内部へ拡散させてナノワイヤを形成する。
【００６６】
本発明のこの観点の別の態様によれば、下記の工程を含む導電性または半導性ナノワイヤのアレイの製造方法が提供される：
リソグラフィーにより基板上に規則的トポグラフィーパターンを形成し、その際、このトポグラフィーパターンが壁のアレイ、波状トポグラフィーまたは他の規則的トポグラフィーパターンのうちの１つであり；
コリメートしたドープト半導体材料のビームを基板表面に対して浅い角度で堆積させ、前記のトポグラフィーパターンと相関して配置されたドープト半導体材料の部分層を形成してナノストライプ(10)を形成し；
場合により多層構造体をアニールして、ナノワイヤ中にエピタキシャル材料を形成させる。
【００６７】
本発明のこの観点によれば、方形波状基板の鉛直壁上にナノワイヤを形成することができる。この基板は、たとえば優先エッチングにより形成できる。理想的には、方形波状基板の壁は約5〜10 nmの幅、および約5〜30 nmの高さであり、約5〜30 nmの理想間隔をもつ。
【００６８】
本発明のこの観点によれば、壁が鉛直である必要はなく、基板表面に対して直交する方向に傾斜していればよい。
あるいは、トポグラフィーパターンは波状、たとえば基板上にエッチングされた正弦波プロフィールであってもよい。
【００６９】
好ましくは、ドーパント材料はAs、Sb、In、Ga、Al、PまたはBのうち１以上から選択される。
理想的には、波状基板または他の規則的トポグラフィーパターンを含む基板の鉛直壁の一部に、ドーパント材料を浅い角度で堆積させる。これにより、隣接壁の遮蔽効果のためドーパント材料が確実に基板の一部にのみ入射する。次いでオーバー層(11)をドーパント層の堆積角度と同一または実質的に同様の角度で堆積させて、ドーパント層が基板とオーバー層の間に配置された多層基板を形成することができる。次いで、本発明の別の態様と同様な方法で、このドーパント層／オーバー層（多層）構造体にアニーリング工程、たとえば熱処理を施す。熱処理に際して、ドーパント材料はオーバー層および基板のうちの一方又は両方の内部へ拡散してドープトナノワイヤが形成される。
【００７０】
担体移動度を高める目的で、この系を放置し、オーバー層を利用してナノワイヤ中にひずみを発生させ、こうして担体移動効果を得ることができる。このひずみは、一般に基板とオーバー層の格子不整合により発生し、したがって基板とオーバー層の適正な組み合わせを選択することによりこれを制御できる。
【００７１】
本発明のこの観点の更なる態様によれば、ドープされていない材料を優先エッチングして除去することによりナノワイヤを露出させる。
本発明のこの観点の方法が本発明の第１の観点と同一ないし同様の条件および材料を用いて行われることは理解されるであろう。たとえば、基板は半導体または絶縁材であってよい。基板は以下のものから選択できる：Si、Ge、絶縁体上シリコン(SOI)、MgO、SrTiO3、MgAl2O4またはAl2O3。
【００７２】
理想的には、ドーパント材料はAs、Sb、In、Ga、Al、BまたはPのうち１種類である。好ましくは、ドーパントはPまたはBである。ドープト半導体は、As、Sb、In、Ga、Al、BまたはPのうち１種類でドープしたSi、Ge、またはSi-Ge合金であってもよい。
【００７３】
オーバー層は、絶縁材または半導体材料であってよい。理想的には、オーバー層はSi、GeまたはSiGe合金の層である。
好ましい態様によれば、基板とオーバー層は異なる材料である。好ましくは、オーバー層と基板は異なる拡散係数をもち、これによりドーパントナノストライプからの材料の拡散は、主に、または完全に、より大きな拡散係数を有する基板またはオーバー層のいずれかの内部に起こる。
【００７４】
本発明のさらに別の態様においては、ドーパント材料の部分層を付与してナノストライプを形成する前に、スペーサーナノストライプを設ける。その結果、ドーパント材料の部分層の付与はスペーサーナノストライプで被覆されていない露出面上に行われる。好ましくは、スペーサーナノストライプは表面エネルギーの低いスペーサー材料の部分層を含む。本発明による”スペーサーナノストライプ”は表面エネルギーの低いスペーサー材料の部分層を意味し、基板上にドーパント材料を堆積させる前に波状基板上にこれを堆積させてもよいことは理解されるであろう。
【００７５】
アニーリングの時間および温度は、ドーパント材料がナノストライプから拡散する程度を決定し、したがってナノワイヤの直径を決定する。理想的には、アニーリングは比較的短い期間であり、本発明のある態様においてはアニーリングは不必要であろう。
【００７６】
本発明のいずれの方法においてもナノワイヤを露出させるための後続処理が必要となる可能性があることは理解されるであろう。本発明によれば、ドーパント不純物の濃度に対して感度を有するエッチング法でオーバー層をエッチングすることにより、ナノワイヤを露出させることができる。これは、オーバー層のドープされていない領域の方をより速やかに除去して、拡散によりドーパント材料が到達した領域を露出した状態で残すエッチング法である。
【００７７】
本発明の前述の観点からの他の詳細および処理条件を、同様に本発明のこの第４の観点に適用できる。
さらに、本発明のこの観点によるナノワイヤも、種々の電気デバイス、特にトランジスター、たとえば電界効果トランジスターまたは接合トランジスターの作製に適切である。これらのデバイスおよびそれらの構築は本発明の前述の観点に関連して記載されており、同様に本発明のこの第４の観点に適用できる。
【００７８】
本発明のこの観点の一態様において、電界効果トランジスターはバックゲート電界効果トランジスターデバイスである。
この観点によれば、本発明方法により製造されたナノワイヤを用いて、ゲートおよびチャネルを含むバックゲート電界効果トランジスターデバイスを製造する方法であって、トランジスターがゲートをチャネルから分離する誘電層を有し、下記の工程を含む方法が提供される：
誘電性酸化物層の下に多量にドープされた半導体層を備えた絶縁体上シリコン(SOI)基板を選択し；
リソグラフィーにより壁のアレイまたは他のトポグラフィー構造を基板上に形成し；
コリメートしたドーパント材料のビームを基板表面に対して浅い角度で指向させることによりドーパント材料を堆積させ；
半導体材料のオーバー層を堆積させて多層構造体を形成し；そして
場合によりこの多層構造体をアニールし、その際、ドーパント材料が基板またはオーバー層のうち１以上の内部へ拡散することによりナノワイヤが形成され、ならびに／あるいはナノワイヤのエピタキシャル材料が形成される。
【００７９】
この態様においては、基板の酸化物層の下にあるドープされたシリコン層がトランジスターのゲートとして作動する。オーバー層およびアニーリング工程は任意であってよい。
本発明のすべての観点において、ドーパント材料またはドープト半導体材料の堆積に際して基板を室温とは実質的に異なる温度に保持することが必要となる場合があることも認識されるであろう。最適温度は堆積に用いる材料の組み合わせに依存する。エピタキシャル材料の成長に際しては、より良い品質のエピタキシャル成長を得るために、高い基板温度が通常どおりに用いられる。
【発明を実施するための最良の形態】
【００８０】
発明の詳細な記述
本発明は、図面を参照した以下の本発明の態様の記載からより明確に理解できる。これらの態様は例示として示したものにすぎない。
【００８１】
本明細書中で”微斜面（vicinal）”という用語は”隣接した（neighbouring）”または”近接した（adjacent）”という一般的な意味においてだけではなく、ミスカット基板の後続処理により形成されたテラスの特性を表わすものとしても用いられる。したがって、”基板が微斜面である程度”という語句は、当業者に認識されるように、この基板を、平坦な領域（テラスと呼ばれる）間に上昇または降下ステップ（テラスステップと呼ばれる）をもつ領域のアレイとして表わすことができる程度を示し、テラスステップの直線性、ならびに上昇／降下ステップの方向が多数のステップにわたって基板の巨視的領域全体において維持される程度をも反映するであろう。所望のテラスに到達するために微斜面基板をどのように処理するかは基板の材料に大幅に依存し、それを記述できる単語はない。これについては本明細書中に詳述する。したがって、”基板が微斜面である程度”とは、本発明の目的を達成するのに必要な相互作用を薄膜と基板の間に付与するために、材料を選択し、種々のミスカット角度を用い、カット面の種々の処理を実施し、そして最適なカット角度および処理を決定することを意味する。材料は変更され、処理は変更されるため、この微斜面を得るために最適なカット角度および処理を採用するということしか言えない。これについても本明細書中に記載する。このために好都合な用語は、本発明に必要なナノワイヤを得るための薄膜と基板の組み合わせの選択、適正なミスカット角度およびミスカット方向、ならびに基板の後続処理を包含する、”微斜面処理”または”微斜面処理した”であろう。
【００８２】
本明細書中で、用語”膜（film）”と”層（layer）”は互換性をもって用いられる。本明細書中では、原子の面密度が表面の各テラス内の原子の面密度より低い膜または層を、部分層（fractional layer）と呼ぶ。そのような膜は、それが堆積している表面を完全に被覆することはなく、裸の基板領域が残る。部分層は、１単分子層未満の公称厚さをもつ膜であると言うこともできる。したがって、本明細書中では１単分子層の公称厚さをもつ膜は、原子の面密度が基板の面密度と等しい膜である。１単分子層厚さの膜を、その表面に平行なバルク膜材料の原子面中の原子の面密度と等しい膜中の原子の面密度をもつ膜と定義するという第２の慣例も採用できることを指摘すべきである。たとえば、(100)ミラー指数配向をもつ基板Aにおける原子の面密度が2.5×1019原子/m2であると仮定する。材料Bの膜が基板上でエピタキシャル成長して同様に(100)ミラー指数面になると仮定する。材料Bのこの(100)面における原子の面密度を1.25×1019原子/m2と仮定する。この場合、第２の慣例に従う閉じた単分子層とみなされる層は、第１の慣例に従う単分子層の半分に相当する。材料AおよびBの個々の選択に応じて、また成長がエピタキシャルであるか否かに応じて、第１または第２の慣例のいずれかの方が好都合となる可能性がある。しかし、明確にするために第１の慣例に従う。
【００８３】
”微斜面”、”原子テラス”および”テラスステップ”を示す場合には、命名も難しい。”微斜面”は”原子テラス”からなる。したがって、原子テラスそれぞれは微斜面の比較的平坦な領域である。以下に説明するように、実際には原子テラスは完全に平坦というわけではなく、原子のコルゲーション（波、段；corrugation）、欠陥、吸着物、および原子スケール再構築物（atomic scale reconstructions）を含むが、現時点ではこれは本質的ではない。鉛直方向、すなわち原子テラスに対して垂直な方向における隣接テラスの間隔を、テラスステップと呼ぶ。テラスステップの寸法は一般に、原子テラスに平行な原子層の間隔に匹敵する（一般に2 A＝0.2 nm＝2×10-10 m）が、集合ステップ（bunched steps）または多重ステップの場合はこれの倍数の可能性がある。たとえば結晶構造体における原子の層の間隔は2倍、4倍、さらには10倍の可能性がある。これに対し、原子テラスの幅は一般に原子間距離よりかなり大きく、たとえば少なくとも1 nm、またはより一般的には10〜50 nm、またはさらに100 nmを超える可能性がある。これを図１および２に示し、以下にさらに詳述する。ただし、図面をより読みやすくするために、すべての原子テラスの幅を一般に不均等に縮小して示してある。たとえば図１および２では、原子テラスの幅はテラスステップの3倍ほど大きく示してあるにすぎない。すなわち、それらは実際には例外的に狭いテラスである。微斜面において、ステップ上昇方向は比較的大きな領域にわたって変化なく続く。たとえば、左へのステップは、多数の原子テラスにわたって常に上昇ステップまたは常に降下ステップである。後続の上昇ステップまたは後続の降下ステップの順序がすべての原子テラス間で完全に保持されているわけではないことを認識すべきである。たとえば典型的な微斜面において、上昇ステップに続いて１または2つの降下ステップがあり、次いで多数の上昇ステップがある場合がある、など。巨視的に微斜面は一般に個々の原子テラスに対して必ずしも厳密に平行というわけではないと認識すべきである。
【００８４】
図１および２は、一般に参照数字１で示す微斜面を末端とする微斜面基板100の例を模式的に示す。微斜面１は、本明細書中で原子テラス2と呼ぶ低いミラー指数をもつテラスからなる。原子テラス2は、鉛直方向、すなわち原子テラスそれぞれに対して垂直方向に、テラスステップ3により分離されている。テラスステップは、若干の図面では参照数字103によっても示される。微斜面は多数の結晶性材料について形成できる。原子テラスは多様なミラー指数をもつように形成できる。たとえば(100)、(110)、(111)が原子テラスの一般的な指数である。ある指数をもつテラスは容易に形成でき、他の指数をもつテラスは容易には形成できない。これは、異なる原子テラスの表面エネルギーに依存し、表面エネルギーは材料の結晶構造に依存する。原子テラスは、導電性材料について走査型トンネル顕微鏡(STM)により、導電性および絶縁性材料について原子間力顕微鏡(AFM)により、容易に視覚化できる。本発明者らのうちの数人を含めた多数の研究者が原子テラスについて広く研究している：たとえば[S. Murphy, D.M. McMathuna, G. Mariotto, I.V. Shvets, Physical Review B 66 (19) 195417 (2002), ”Mo(110)上エピタキシャルFe超薄膜の形態およびひずみ誘起欠陥構造”]。微斜面は、テラスステップの平均方向を示すミスカット方向により特徴づけられる。本明細書の目的に関して、ミスカット方向をステップ縁の平均方向に対して垂直な方向と定義する。図１のミスカット方向を数字101で示される直線で模式的に記す。たとえば(001)面は、原則として<100>もしくは<110>結晶学的方向に沿って、または他の多数の方向に沿って配向した、テラスステップをもつであろう。この場合も、実際にはある結晶学的方向のテラスステップは容易に得ることができ、他は容易には得られない。結果は、主に原子テラスの結晶学的指数、およびより低いステップエネルギーのため他よりある方向が有利となる材料のタイプに依存する。大部分の表面についてテラスステップは完全には直線的でないことを認識すべきである。それにもかかわらず、多くの表面についてテラスステップの代表的な平均方向を容易に識別できる。各テラスはテラス幅により特徴づけられる。図１に、テラスの１つのテラス幅をl1と示す。テラスステップは実際には互いに完全に平行な直線を形成しない場合がしばしばあるので、同じテラスが異なる位置で異なる幅をもつ可能性があることは明らかである。それにもかかわらず、その表面について代表的な平均テラス幅をしばしば識別できる。これは、いわゆる平均ミスカット角度に関連する。ミスカット角度は図２において文字αで識別され、原子テラス2と総括的表面方向102の間の角度として、おおまかに定めることができる。図２はテラスステップに垂直な面の断面を表わす。一般にミスカット角度が大きいほど、原子テラスの平均幅はより小さい。すでに説明したように、実際にはテラス2の相対幅l1はステップ3の高さより多数倍大きく、図１および２に示したとおりではない。
【００８５】
たとえば(100)面からオフカットした微斜面(100)は、厳密に言えばもはや(100)配向をもつ面ではないことを強調すべきである。厳密に言えば、ミスカット面の全平均配向は、他の一組の指数により特徴づけられる。たとえば、その表面内の原子テラスそれぞれはなお(100)ミラー指数により特徴づけられるとしても、それは指数(20 0 1 )をもつ表面であろう。しかし、簡略化のために本明細書ではこの表面を微斜面(100)と呼ぶ。
【００８６】
微斜面の形成方法は文献に広く記載されている。一般にそれらの方法は、表面を低い指数方向に対して所望の角度でダイヤモンド鋸、放電加工または他の適切な手法により切削し、そしてたとえばダイヤモンドペーストを用いて、または電気化学的研摩により、表面を研摩することに基づく。次いで表面を高分解能Ｘ線回折計(HRXRD)により特性分析する。ミスカット角度の測定方法は当業者に周知である。本出願人らが出願したPCT特許出願No. PCT/IE04/00034を挙げる。
【００８７】
ミスカット基板上のテラスを確立するために、原子スケール再配置（atomic scale rearrangement）がしばしば必要である。１方法によれば、表面を真空中または超真空中でアニールすることができる。アニーリングセッション間にその場の走査型トンネル顕微鏡検査(STM)により、すなわち真空システム内に配置したSTMにより、特性分析することができる。この場合も、先行技術に基づく背景情報として、本発明者らのうちの数人により発表された刊行物を挙げる：たとえばS. Murphy, G. Mariotto, N. Berdunov, I.V. Shvets Phys. Review B, 68 Art No 165419 (2003)。他の方法には、高温に保たれた表面を、たとえばArイオンにより真空中でイオンエッチングすることが含まれる[J. Naumann, J. Osing, A. Quinn, I.V. Shvets, ”走査型トンネル顕微鏡検査により調べたCu(111)に対するスパッタリング損傷の形態”, Surface Science 388 (1997) 212-219]；これを本明細書に援用する。あるいは、反応速度が原子テラスのミラー指数に依存するように、表面における化学反応を設定できる。その結果、明確なテラスを形成できる。場合により、表面に電流を導通することにより表面をアニールすることが有益である。場合により、原子テラスの形成にはミスカット方向に対する電流の方向が重要である(A. Sgarlata, P. D. Szkutnik, A. Baizarotti, N. Motta, F. Rosei, Applied Physics Letters, 83 4002 (2003))。微斜面形成を描写するための方法の別の例が、SrTiO3 (100)面の研究にみられる(K. Sudoh, H. Iwasaki, Surface Science Letters 557 L151 (2004))。他の可能な方法には、表面に化学反応または電気化学反応を施すことも含まれる。明確なテラスを備えた微斜面の作成条件を見いだすための難しい一般的な規則はない。条件は一般に、その材料および目的とする原子テラスのミラー指数に対して最適化される。
【００８８】
図３を参照すると、この場合も同じ参照数字100で識別された微斜面が示される。基板は、一般に参照数字１で示される微斜面を末端とする。図３には、微斜面１上にランダムに堆積した膜の原子5を示す。このようにほぼランダムに分布した原子が、表面上を移動して平衡または準平衡位置に到達する可能性がある。これらの原子を吸着原子と呼ぶ。表面の吸着原子5の移動を促進するのに十分なほど基板の温度が高くない場合、次いでそれらは表面１の原子テラス2それぞれにほぼランダムに分布したクラスター5bおよび単一吸着原子5を形成する。基板温度が上昇すると、吸着原子の移動度も高まる。十分に高い温度では、吸着原子5は表面１全体を移動して最小エネルギーの位置に到達する。通常は最大配位数、すなわち吸着原子5に近接した原子の最大数をもつ位置がある。テラスを含む表面には、各テラス2の内縁位置、すなわちステップ103がしばしばある。テラスの内縁に位置するそのような原子の１つを数字5(a)で示す。ある材料では、吸着原子の最小エネルギー位置が原子テラスのステップ外縁104にある。そのほか、テラス形成面１上では吸着原子5の移動が通常は原子テラス2それぞれの境界内に限定される。その理由は、原子テラス間での吸着原子5の移動には著しいエネルギーバリヤーを克服する必要があるからである。その結果、吸着原子5は各テラス2上で再配置して、図３に関しては平均して左方へ移動する（ミスカット方向が逆であれば、吸着原子の移動方向も逆転する）。こうして、図４に示すように吸着原子は参照数字6で識別される閉じた部分単分子層を形成することが可能であり、その境界は右方向へ移動する。図４において、前記の図に関して記載したものと同様な部分は同一の参照数字で識別されている。公称単分子層の半分が表面１に堆積すると、原子テラス2それぞれのほぼ半分が、閉じた部分単分子層6で被覆される。これは原子テラスの幅に依存しない：テラスの幅が大きいほど、テラスに堆積する吸着原子5の個数は多い。言い換えると、蒸発器内のフラックスから原子テラス2により捕獲される吸着原子5の個数は、テラス2の面積に比例する。閉じた部分層の透視図を図５に模式的に示す。
【００８９】
基板100とナノワイヤを形成する材料の特定の組み合わせについては、図６に示すように、吸着原子5の移動がテラス2の内縁方向にではなく外縁104の方へ起きる。この場合も、前記の図に関して記載したものと同様な部分は同一の参照数字で識別されている。部分層6の形成が内縁または外縁のいずれに起きるかは、表面１に配置された際の吸着原子5の結合特性に依存する。この場合、図３に関して吸着原子5は平均して右方向へ移動する。図３、５および６には、部分層を形成する材料の吸着原子5を基板１のテラスステップ3の高さより大きい高さをもつ矩形として示す。これは、基板１と部分層6を形成する材料が異なる原子半径をもつ異なる原子で構成されるという事実を反映するためである。これにより、プラスまたはマイナスの部分ステップが形成される。プラスの部分ステップの例を図４に示す。これらのステップの観察が実際に文献に報告されている[S. Murphy, D. MacMathuna, G. Mariotto, I.V. Shvets, ”Mo(110)上エピタキシャルFe超薄膜の形態およびひずみ誘起欠陥構造”, Physical Review B, 66 195417 (2002)]。
【００９０】
原子テラスの周辺に吸着原子が散乱している基板を堆積後にアニールすると、吸着原子は再配置して閉じた部分層になる可能性がある。ある組み合わせの基板-吸着原子材料については、堆積に際して基板を高温に保持すると、同様な形態の閉じた部分層が得られる。以前に説明したように、この場合、ステップ縁の位置は成長が進行してより多量の吸着原子が閉じた部分層に取り込まれるのに伴って連続的に変化し、これにより各原子テラスの閉じた部分層の縁は、成長の進行に伴って移動する。この種の成長はステップフロー成長として知られる。ホモエピタキシャル成長、たとえばSi表面でのSiの成長またはAu表面でのAuの成長について、ステップフロー成長は容易に達成される。これは、膜と基板の材料が比較的類似する場合（たとえばSi上でのGeの成長）にも、特に膜の最初の数層の単分子層については達成できる。
【００９１】
多くの材料について、平衡状態での成長でステップフロー成長様式が形成されないことも指摘すべきである。実際に、膜、基板および界面の表面エネルギーに依存することが多い。一般に、膜の表面エネルギーが基板の表面エネルギーより著しく低い場合、ステップフロー成長様式を達成することは困難であろう。場合により、ステップフロー成長には、膜材料が基板の材料と合金化／反応し、又は、さらに基板の素材中へ拡散するような著しく高い温度が必要となる可能性がある。したがって、これらの場合もステップフロー成長を実際には達成できない。
【００９２】
閉じた部分層は、次の膜層の空孔、転位、核形成などを含めた多数の欠陥を含む可能性があることも指摘すべきである。
先行技術に関する以上の考察を背景情報として、以下に図７および８を参照して本発明を記載する。図７および８と同じ図を効果的に示す多数の態様があるが、それらは異なる材料から構成される。したがって、本発明の多くの態様を記載するために図７および８を用いる。これは混乱を避けるためである。さらに、図７および８において前記の図に関して記載したものと同様な部分は同一の参照数字で識別されている。図７および８を参照して本発明の第１の態様を記載すると、少なくとも上部が微斜面半導体表面を形成した半導体材料である基板が示される。これは、たとえば微斜面(111)または他のミラー指数をもつ微斜面を備えたGeまたはSiであってもよい。これは、半導体のエピタキシャル膜が微斜面を形成する状態でその上に堆積した絶縁性基板であってもよい。半導体材料中にドナーまたはアクセプタータイプ(n型またはp型)の不純物を形成するのに適切なドーパント材料を用意する。半導体技術分野の専門家に既知の多数のドーパント材料、およびそのようなドーパント材料と組み合わせて用いられる半導体材料のリストがある。次いで、既に記載したようにこのドーパント材料の部分層をテラス2上に配置する。こうしてこれはドーパントナノストライプ10を形成する。ナノストライプ10は、参照数字10(a)で識別されるドーパント不純物を含む。ナノストライプ10は、原子テラス2の内側ステップまたは外側ステップのいずれかで成長する可能性がある。両構造とも許容できる。原子テラス2それぞれに部分層が2つのナノストライプを形成した状態も許容できる：一方は内側の位置にステップ103に向かって、他方はステップ外縁104に。この後者の構造はきわめて異例であり、ごく少数の例外的な膜-基板材料組合わせについて達成されるにすぎない。しかし、そのような例外的な組み合わせもなお本発明の実施のために許容できる。背景情報の概説に際して説明したように、部分層とはドーパントナノストライプ10の幅がそれらの位置する原子テラス2の幅より狭いことを意味する。たとえば、それらの幅はナノストライプ10が位置する原子テラスそれぞれの幅の0.01または0.1または0.8部分であってもよい。前記のように、一般的な態様において、ドーパントナノストライプ10の材料は半導体材料中にドナーまたはアクセプタータイプ(n型またはp型)の不純物を形成しうるものである。たとえば、半導体材料がGeまたはSiである場合、これはAs、Sb、In、Ga、Al、BまたはP（または実際には他の材料）であってよい。
【００９３】
多様な成長様式に好適な条件を表わす多数のモデルがあるが、それらの量的な推定精度にはしばしば疑問がある。したがって、半導体ナノストライプの成長のための適正な条件を見いだす最も信頼性のある方法は実験に基づくものである：テラスステップと相関した成長を達成するためには、基板の温度および膜の堆積速度を実験的に最適化しなければならない。要求される温度は、基板および膜の材料、基板の結晶学的方向、ある程度は原子テラスの幅にも、また材料の堆積速度にも依存する。一般に、堆積速度が大きいほど、要求される基板温度はより高い。堆積中に、ある温度で基板材料と膜材料の相互合金化が起きる可能性があるので、高すぎる基板温度の採用は不利な場合があることに注目すべきである。こうして膜材料が基板内へ埋没して、表面にナノストライプを形成しない場合がある。成長条件を最適化するのに好都合な方法には、走査型トンネル顕微鏡(STM)または原子間力顕微鏡(AFM)により薄膜の構造を検査することが含まれる。最適化法は一般に、堆積速度を一定（たとえば0.03〜10 nm/分の値）に維持することを含む。この堆積速度は一例として用いるべきである。こうして、種々の基板温度で多数の膜が堆積する。各温度で成長する膜を、STMまたはAFMにより特性分析できる。エピタキシャル成長のための条件を確立することを目的としたそのような研究の一例が、本明細書に含まれる本発明者らのうちの数人による刊行物中にみられるが、基板としてのMo(110)表面との異なる材料の組み合わせが用いられている点を留意すべきである[S. Murphy, D.M. MacMathuna, G. Mariotto, I. V. Shvets, Phys. Review B 66 Art No 195417 (2002)]。
【００９４】
ドーパントナノストライプ10を形成する閉じた部分層が完全な意味で閉じていなければならないわけではないことにも注目すべきである。すなわち、それに間隙、孔および原子欠落があってもよい。重要なことは、実質的に裸の原子テラス部分と実質的にドーパントナノストライプ10で被覆された原子テラス部分との間に差が生じることである。ナノストライプ10は１つの単分子層より大きな局所的な厚みをもつ領域を含んでもよい。
【００９５】
次いで、図７に示すようにドーパントナノストライプの層をオーバー層11で被覆して、多層構造体を形成する。オーバー層11は半導体材料であってもよいが、絶縁材であってもよい。次いでこうして形成した多層構造体を処理して、ドーパントナノストライプの元素をこれらに隣接する領域内へ拡散させることができる。こうして、ドーパント不純物を含む半導体領域が、優先的にステップ縁に沿って配向したワイヤを形成する。これらの領域はドーパントナノストライプに近接した位置にある。ドーパントナノストライプが比較的均等な間隔をおいた一次元構造体の規則的なアレイを形成するのに伴って、構造体全体が、ナノメートルまたは数十ナノメートルの範囲の断面をもつドープト半導体領域、すなわちナノワイヤのアレイを形成する。一般に、ドーパントナノストライプを拡散させるこのような処理は、短期間のアニールである。アニールの温度および期間は経験的に確立する必要がある。アニール温度およびアニール時間の探索の出発点として、半導体デバイス製造産業のデータを利用できる。これは半導体デバイス製造業界の専門家には既知であろう。好ましくは、アニール時間はかなり短くすべきである。その理由は、アニール時間が長いほど拡散領域がより広くなるからである。したがって、アニール時間がかなり長いと、ドーパントナノストライプは表面下領域一帯に拡散してドーパント不純物の二次元プロフィールを形成する。その際、不純物濃度は本質的に１つの座標、すなわち表面までの距離に依存する。オーバー層11を堆積させる前にドーパントナノストライプをアニールすると、オーバー層の堆積後にアニールを行う場合とは全く異なる状況が生じる可能性がある。オーバー層11は、元素が横方向へ拡散して基板の表面一帯にドーパントナノストライプを形成するのを抑制するための追加手段として作用する。オーバー層11と基板が異なる材料であり、かつこれら2材料におけるドーパントナノストライプ10(a)の拡散係数が実質的に異なる場合、ドーパントナノストライプの材料はより高い拡散係数をもつ材料中へ優先的に拡散するであろう。
【００９６】
次いで図８（前記の図に関して記載したものと同様な部分は同一の参照数字で識別されている）を参照すると、このナノワイヤ形成が模式的に示され、ナノワイヤは破線で示され、参照数字15により識別されている。図８には、アニーリングが実施され、ナノワイヤ（参照数字15および破線により識別されている）が形成された状態を示す。図８は、基板におけるドーパント不純物10(a)の拡散係数がオーバー層11における拡散係数より大きい状態を示す。図９はこの態様に関連する極端な例を示し、この場合はオーバー層11における拡散係数が無視できるほど小さい。この場合、すべてのドーパントナノストライプが基板中へ拡散して、基板100内に半導体ナノストライプ15を形成する。
【００９７】
同様に図７および８に関連する別の態様において、微斜面基板100は半導体材料ではなく、絶縁材、たとえばMgO、SrTiO3、MgAl2O4、Al2O3などである。この態様では、オーバー層11は半導体材料である。この態様において、半導体ナノワイヤ15はドープされたオーバー層11の領域である。これらが微斜面基板の原子テラス2のステップ縁3に対して平行に配向した半導体ナノワイヤ15のアレイが形成される。図１０は、この態様に関連する極端な例を示し、この場合は基板11におけるドーパント原子10(a)の拡散係数が無視できるほど小さい。
【００９８】
ある基板材料についてはドーパント不純物が基板中へ拡散してもその導電性に有意の変化が生じないことを認識すべきである。これは半導体物理学の専門家には容易に認識されるであろう。結果は基板材料の電子帯構造に依存する。一般に絶縁材は、それの不純物濃度が中等度に達しても絶縁性のままである。これは、低濃度のドーパント不純物が導電性を著しく変化させる可能性のある半導体材料と異なる。
【００９９】
ある態様においては多層構造体をアニールする必要のない場合があることを指摘すべきである。実際に、半導体材料に埋没した、または半導体材料と接触して配置されたドーパントナノストライプが、なおナノワイヤを形成する。明らかに、そのようなナノワイヤの電子特性は、より広い半導体領域一帯にドーパント不純物が拡散することにより形成されたナノワイヤの電子特性と異なる。それにもかかわらず、半導体表面に近接して配置されたドーパントナノストライプのアレイによりナノワイヤを形成することができる。
【０１００】
これらの構造体に追加層を付加できることも当業者には明らかである。たとえば、これらには保護層、すなわち酸化物の層が含まれる。本発明者らはこれらについては考察せず、むしろ本発明の重要なポイント、すなわちドーパントナノストライプおよびナノワイヤの形成に焦点を絞る。
【０１０１】
”アンドーピング”材料を用いてナノワイヤを構築できることに言及すべきである。”アンドーピング”という用語は、ドーピングという用語ほど一般的ではないが、半導体技術分野ではかなり一般的である。これは、材料中で不純物が電子または正孔のトラップとして作用するレベルに達して、これにより材料の抵抗を高めた状態を表わす。たとえばGaAsにおけるCrドーピングの場合、不純物の存在によりこの材料の導電性を純粋な材料と比較して低下させることができる。本発明において、ドーパント不純物は、テラスステップの方向に沿って配置された高抵抗領域を形成するこのようなアンドーピング材料であってもよい。これをアンチナノワイヤと呼ぶことができる。
【０１０２】
図７は、基板およびオーバー層がナノストライプであり、これらのドーパントナノストライプがそのような絶縁性基板で支持された導電性経路であるような態様を説明するために用いることができる。この場合、ドーパントナノストライプ自体がナノワイヤを形成する。
【０１０３】
半導体ナノワイヤを形成した後、半導体ナノワイヤのアレイを含む膜に、ナノワイヤ露出処理を施すことができる。このためには、ドープされていない半導体材料を構造体から除去する。ドープされた半導体材料とドープされていない半導体材料を異なる速度で表面から除去しうる、または異なるタイプのドーピングがなされた材料を異なる速度で除去しうる、多数のルーティン方法があることは、半導体デバイスの専門家には既知である。露出した半導体ナノワイヤ15のアレイを図１１に示す。ドーピングナノストライプが場合により１または2単分子層の厚さであったとしても、露出したナノワイヤの厚さは１単分子層よりはるかに大きい可能性があることを認識すべきである。これは、アニールの結果、ドーパントナノストライプが1 nm、さらには10 nm程度、またはそれ以上の比較的大きいサイズの領域内へ拡散する可能性があるからである。その結果、この場合も1 nm、10 nm、またはさらにそれ以上のサイズの比較的大きなSi領域の材料除去率（エッチング率）が影響を受ける可能性がある。
【０１０４】
多数のエレクトロニクスデバイスの作製に本発明のナノワイヤのアレイを使用できる。これらのデバイスはナノワイヤに関する文献に広く記載されているので、本明細書中では一例のみ、すなわち電界効果ナノワイヤトランジスターに限定する。これを図１２に示す。一般的に参照数字109で示すトランジスターのドレイン105およびソース106がナノワイヤ108の両端に位置し、ゲート107が中央にある。ドレインおよびソースはナノワイヤ108のドーピングと同じようにドープされた半導体材料の層であってもよく、または逆のタイプのドーパントでドープされたものであってもよい。これは当業者に自明であり、異なる種類のトランジスター、たとえば増強型または空乏型、あるいは言い換えるとチャネル中に多数担体および少数担体をもつトランジスターが得られるであろう。追加層107(a)があり、これは誘電層（たとえば酸化物、窒化物など）であってもよい。誘電層107aは、層107とナノワイヤ108の間に確実に電気接点がないようにするために、領域107の境界を超えて広がっていてもよい。トランジスターのオン／オフ電流比を高めるために、図１２に示すようにゲート107はナノワイヤ108の3つの側面を囲う。これは一例にすぎず、ゲートはトランジスターの一方側にあってもよい。図１２の態様には、簡略化のために原子テラスおよびステップ縁を示していない。ある態様では、層107(a)がナノワイヤ自体のものと逆の電荷の電流担体を生じるようにドープされた半導体の層であってもよい。たとえばナノワイヤがp型ドープされている場合、層107(a)はn型ドープされた層であってもよく、その逆も成り立つ。これは、普通はゲート領域近辺に導電チャネルに沿って空乏層が形成される必要があるという電界効果トランジスターの基本を熟知した者に自明である。別のある態様において、層107(a)は2つのサブ層からなる複合層であってもよく、それらのうち下層が空乏層を形成するように設計され、ドープト半導体からなり、上層はゲート107は空乏層（誘電性）から隔離される。これらもトランジスター設計の専門家に既知のきわめて基本的な部材である。別のある態様において、空乏層はナノワイヤの下の材料をドーピングすることにより、たとえば基板100の表面下層をドーピングすることにより形成される。ナノワイヤのサイズに対比した領域105、106、107のサイズを変更できることを強調すべきである。たとえば、これら3領域の間隔がドレイン、ゲートおよびソース領域自体のサイズよりはるかに小さいという態様を構築することができる。3領域が部分的に重なった態様ですら可能である。この場合、3領域間の直接的な電気接触を避けるために追加誘電層を付加する必要がある。ある態様において、領域105、106、107がナノワイヤのサイズよりはるかに大きく広がって、基板の他の領域を覆っていてもよい。
【０１０５】
図１３に示すように、ナノワイヤトランジスターは多数のナノワイヤを含むこともできる。これはトランジスター109aを示し、他の部品は図１２の場合と同一の参照数字で識別される。図１３はトランジスターの上面図を示し、したがって層107aは層107の直下にあるので示されていない。当業者に自明のとおり、領域107は同様に領域107より大きく広がっていてもよい。このトランジスターの操作は電界効果トランジスターの専門家にはきわめて明らかであるので、これ以上の記載は不必要である。図１３にも簡略化のために原子ステップまたは原子テラスが示されていない。
【０１０６】
前記の各態様において、ドーパントナノワイヤは基板上に堆積したドーパント材料から形成された。ある材料については、基板からの凝離によりドーパント材料の部分層を作成することが可能であろう。一般にこれは真空下または制御雰囲気下で材料をアニールすることにより達成される。本発明者らのうちの数人による単結晶マグネタイトFe3O4素材からのCaおよびK不純物の凝離の記載が参照される[G. Mariotto, S.F. Ceballos, S. Murphy, N. Berdunov, C. Seoighe, I.V. Shvets, Phys. Review B 70 Art No 035417 (2004)]。本発明者らは、この特定の系の例において超真空チャンバー内で20〜100時間のアニール時間後に有意の部分割合の単分子層を表面に凝離しうることを見いだした。明らかに、アニール温度、アニール時間、およびアニール中のチャンバー内の雰囲気に関する要件は、基板材料のタイプおよび表面の素材から凝離する不純物のタイプに依存する。
【０１０７】
図１４を参照して、以前に用いたものと同一の参照数字を適宜用いて、ドーパントナノストライプ10の形成方法が記載される。このような方法が必要な理由は、ある基板材料およびあるドーパント材料については一般的なステップフロー成長様式を達成するのが困難または不可能な場合があるからである。たとえば、この様式ではドーパント材料が単には成長しないか、あるいはステップフロー成長様式を維持するのに必要な基板温度が高すぎるためドーパント材料が許容できないほど大幅に基板素材内へ拡散してナノワイヤのにじみを生じる可能性がある。基板100は、低指数面に対してミスカット角度αをもつ。角度αにほぼ匹敵する規模の浅い角度βでフラックスを表面１に指向させることにより、ドーパントナノストライプ10を堆積させる。図１４に関しては、ドーパント原子のフラックスを、矢印Fが示すように右方向へ下向きに指向させる。図１４において、角度αは角度βより若干大きく、たとえばβ＝2αである。他の比率の角度αとβも採用できる。ドーパントナノストライプ10を形成する部分層の不純物または吸着原子10(a)の拡散を抑制するのに十分なほど低い温度に基板を保持する。この場合、テラス2の内縁近辺の領域は原子ステップ3によりフラックスから遮蔽されるので、ドーパントナノストライプ10を形成する層の吸着原子10(a)は、優先的に原子テラス2それぞれの外縁（右縁）近辺に核形成するであろう。基板１の温度が低いと、図１４にドーパントナノストライプ10を形成する層の原子10(a)を表わす球の不規則な配置により模式的に示したように、この層は非エピタキシャル層として成長する可能性がある。しかし、以前に説明したように、ドーパントナノストライプ10のエピタキシャル成長は本発明に必須ではない。こうして、各原子テラス2が2領域に小分割される：一方は左側のTと呼ばれるテラス内縁近辺、他方は右側のT'と呼ばれるテラス内縁近辺；これらはそれぞれドーパントナノストライプ10を形成する部分層で被覆されていない領域と被覆されている領域である。これらの領域TおよびT'は、テラス縁に沿って配置されたナノストライプを実際に形成する。
【０１０８】
領域TとT'の幅の比は、角度αとβにより得られる。これは簡単な幾何学計算であるので、本明細書には含めない。
以上の記載によりドーパントナノストライプのアレイを形成する方法を詳細に説明した。次いでそれらをナノワイヤ15に変換しなければならない。その一態様においては、こうして形成したドーパントナノストライプを有する基板をアニールする。これによりドーパント原子10(a)が拡散して、図１５に示すように、原子テラス2の外縁近辺に配置されたナノワイヤ15が形成される。次いで必要ならばナノワイヤのアレイ上に任意層を堆積させることができる。別の態様においては、半導体のドープされた領域とドープされていない領域のエッチング速度が異なるようにして、ナノワイヤを含む基板のエッチングを実施することができる。これにより、図１１に示す態様と同様にナノワイヤが露出する。
【０１０９】
別の態様によれば、再び図１４を参照して、裸の基板上およびドーパントナノストライプ10を形成する部分層上に、たとえば基板に対して法線方向または浅くない角度での堆積により、前記のオーバー層を堆積させる。これは、βと等しいかまたはそれと異なる浅い角度β'でオーバー層を堆積させることによっても可能であろう。オーバー層の堆積後、この構造体をアニールして、前記のようにドーパントナノストライプの原子が基板100内およびオーバー層11内へ拡散することにより得られるナノワイヤを形成する。図１４にはオーバー層11が図示されていないことに気づくであろう。アニール温度およびアニール時間を実験的に最適化する。アニール温度およびアニール時間を最適化するためには、高分解能透過型電子顕微鏡(TEM)により測定を実施することが必要であろう。TEMはドーピングのレベルの差に基づくコントラストを形成することができるので、ドーピングのレベルの差が十分に高ければ、ナノワイヤが半導体材料内に埋め込まれていたとしてもそれを視覚化できる。
【０１１０】
隣接する原子テラス間のテラスステップは１原子ステップより大きい可能性があることを指摘しなければならない。これは二重ステップまたは多重ステップとして知られる。これは、ステップバンチング（step bunching）を示す基板に特に起きる。その結果、前述の態様において、特に図１４の態様の場合のようにドーパントナノストライプ10を形成する層の厚さが１原子層より大きくなる可能性があることを指摘しなければならない。
【０１１１】
図１６は、ドーパントナノストライプ10の形成に用いられる部分層をテラスステップ3の内縁に堆積させたような別の態様を示す。この場合も、前述の図に関して記載したものと同様な部分は同一の参照数字で識別されている。この場合、この部分層の原子のフラックスは原子テラスに対してほぼ平行に浅い角度で基板に指向させられている。この態様においてはフラックスをテラス上昇方向へ指向させることが必須である。フラックスの方向は図１６に矢印Fで模式的に示され、図１６に示したミスカット方向に関してこのビームは左方向へ指向させられる。”フラックスは原子テラスに対してほぼ平行に基板に指向させられる”という語の意味は、フラックスが適正にコリメートされ、原子テラスに対するフラックスの角度がミスカット角度αより少なくとも有意には大きくないことを示す。これはαより小さくてもよいが、ミスカット角度αが小さい場合（たとえばαが最高10°）は特に、αの比較的小さい倍数（3〜10倍）であってもよい。図１６に示したような状況に関して、フラックスに曝露される原子テラス3の領域がフラックスに曝露されるテラス間の原子ステップ3の領域よりはるかに小さい場合、成長は主にテラス2の左縁に沿って（内側ステップ2に沿って）起きるであろう。フラックスを原子テラス2に対して角度βで指向させ、原子テラスの幅がl1であれば、原子テラスの単位長さはフラックスに曝露される領域Sterをもつ：Ster＝l1＊sinβ。なお原子テラス間のステップの高さがh1であれば、原子テラス間のステップ領域Sstepの単位長さはビームに曝露される領域Sstep＝h1＊cosβをもつ。したがって、成長が主に内側ステップに起きる条件はl1＊sinβ＜＜h1＊cosβである。
【０１１２】
したがって、図１４および図１６に述べた態様に従って部分層を成長させるためには、部分層を形成する材料のフラックスが表面の原子テラスにほぼ平行に浅い角度で基板１に到達すべきである。たとえば、基板のミスカット角度が2°であれば、角度βはほぼ0.1〜10°の範囲にあるべきである。これらの角度の数値も本明細書に例示として挙げるにすぎない。実際には、ドーパントナノストライプについて具体的な要件が得られた時点で角度βの数値を最適化すべきである。フラックスをそのような浅い角度で基板上へ指向させるためには、基板からかなりの距離、たとえばほぼ0.5〜5 mの距離にある供給源を用いるのが好都合であろう。これらの数値は本明細書に例示として挙げるものであり、この範囲外の数値も可能である。
【０１１３】
異なるタイプのドーピングをもつナノワイヤを内側と外側のステップに堆積させる態様を構築することもできる。たとえば図１６に関して、まずp型ドーパント材料を表面に対して浅い角度β1で左方へ指向させたフラックスにより堆積させることができる。次いで、n型ドーパント材料を表面に対して浅い角度β2で右方へ指向させたフラックスにより堆積させる。次いでオーバー層11を堆積させる。この方法で、アニーリング後に原子テラスの内側ステップそれぞれにp型ナノワイヤが形成され、原子テラスの外側ステップそれぞれにn型ナノワイヤが形成される。同様に、同一タイプのドーピングであるが異なる濃度のドーパント原子を原子テラスの内側と外側のステップに有するナノワイヤを形成することもできる。
【０１１４】
図１７では、一般に参照数字40により指示される、本発明に従ってナノワイヤアレイを形成するためのデバイスが模式的に示される。デバイス40は、出口41を通して真空ポンプ（図示されていない）に接続され、2つの成長チャンバー、すなわち第１チャンバー42および第２チャンバー43を形成する。第１成長チャンバー42には、蒸発材料45を収容したエフュージョンセル44が取り付けられ、蒸発材料45はドーパントナノストライプを供給するために用いられる。成長チャンバー42と成長チャンバー43に共通の基板固定デバイス50が適所に設置される。基板固定デバイス50は、原子テラス2が成長チャンバー42の軸（参照数字46で識別され、破線のひとつにより示される）に対して平行又はほとんど平行であるように基板100を配置した状態で配向される。エフュージョンセルの軸はチャンバー42の軸と一致する。基板100をエフュージョンセル42の軸から距離dだけずらし、セル44から直線間隔Dの位置に配置する。
【０１１５】
参照数字48で識別される破線のひとつにより示される軸をもつ成長チャンバー43内に、堆積供給源47を配置する。堆積供給源47は膜の堆積に適切ないずれかの堆積供給源、たとえばマグネトロン、クヌーセン（Knudsen）セル、電子ビームエバポレーターなどであってよい。膜を形成する材料のフラックスは、固定デバイス50に固定した基板100に、基板100の表面に対してほぼ法線方向に沿って到達することができる。
【０１１６】
一態様においては、基板100の裏面にはミスカットを付与せず、基板の裏面を成長チャンバー42の軸46に平行に配向させることができる。この場合、基板の2つの面、すなわち前面と裏面は互いに平行ではない。この基板100の前面は低指数面に対してミスカットされ、裏面は低指数面に沿ってカットされている。図１７から分かるように、距離dは、蒸発材料45を収容したエフュージョンセル44と固定デバイス50に固定した基板10との間隔Dよりはるかに小さい。エフュージョンセルは、クヌーセンセル、サーマルセル、電子銃加熱セル、マグネトロン、または材料を真空蒸着してナノワイヤ15を形成するのに適切な他のセルであってよい。
【０１１７】
距離dが距離Dよりはるかに小さければ、角度β（単位ラジアン）はd/Dに等しい。したがって、軸からの基板100のずれdを制御することにより角度βの目的数値を設定できる。基板の2つの面、前面と裏面が互いに平行であり、すなわち両面が同一様式で低指数面に対してミスカットされ、かつ基板の裏面も成長チャンバー46の軸に対して平行に配向されれば、前記の式β＝d/Dに対して簡単な補正が必要である。これは基礎的な幾何学であるので、この補正の詳細についても述べる必要はない。
【０１１８】
さらに、堆積モニター51および52を設置する。これらはそれぞれエフュージョンセル44および堆積供給源47からのフラックスを測定および制御する。堆積モニター51は、ドーパントナノストライプを形成する蒸発材料45のフラックスを検出するように、成長チャンバー42の軸に沿って配向される。堆積モニター52は、オーバーレイ膜の形成に用いる材料のフラックスを検出するように、成長チャンバー43の軸に沿って配向される。堆積モニター51は基板100の表面に対して平行ではなく、基板表面に対してほぼ垂直である（したがって、それは基板100の表面に対してほぼ平行な方向のフラックスを検出する）ので、ドーパントナノストライプを形成する材料の被覆率は堆積モニター51により検出される被覆率と等しくないことに注目すべきである。したがって、それにsinβを乗じる必要がある。これについても当業者にはこれ以上の記載は不必要である。チャンバー43もポンプ、コントローラー、および他の各種モニターを備えており、これらは図示されていない。まず、エフュージョンセル44および堆積モニター51を用いてドーパントナノストライプの供給に必要な量の材料を堆積させることにより、ナノワイヤ15のアレイが成長する。次いで、堆積供給源47および堆積モニター52を用いてオーバー層を堆積させる。
【０１１９】
ナノワイヤをドープト半導体材料から１工程で堆積させる態様を構築することもできる。この場合、ドープト半導体材料のフラックスを微斜面に対して浅い角度で指向させるべきである。この態様は、図１７のものと同様な設備を用いて構築できる。この場合、エフュージョンセル44にドープト半導体を収容すべきである。供給源44からのドーパントと半導体材料が確実に同一速度で堆積するように（たとえば最初に優先的にドーパントが堆積した後ドープされていない半導体が堆積するのを避けるために）、ソリッドターゲット、たとえばマグネトロンから材料を堆積させる供給源を用いることが必要となる可能性がある。これは半導体材料の真空蒸着技術分野の専門家に周知であり、単一モルト（moult）から堆積する2つの材料は同様な蒸気圧値をもたなければならないという事実に基づく。さもなければ、2つの材料の堆積速度が異なるであろう。なお、堆積したドープト半導体のナノワイヤに短時間のアニールを施すことがなお必要となる可能性がある。ナノワイヤ中の材料を再構築してエピタキシャル構造を形成するためには、そのようなアニールが必要であろう。
【０１２０】
あるいは、本発明によるナノワイヤのアレイを形成するために、図１７に示すものと実質的に同様であって１つの重要な点で異なる装置を使用できる：この装置は、エフュージョンセル44の代わりに、エネルギー付加イオン源、たとえばAr、GaまたはOイオン源である適正にコリメートされたイオン銃を含む。この銃からのイオンを基板100に浅い角度で指向させて、イオンビームを形成する。イオンビームの角度を制御するために、図１７に関して前記に述べたように試料の位置を選択することができる。そのほか、イオンは荷電粒子であって外部静電界によりそれらの運動方向を変更できるという事実を利用した他の制御方法を採用できる。したがって、イオンビームの方向を制御するために、チャンバー42の軸に対して実質的に垂直な静電界を形成する。これは、イオン源の技術分野の専門家に周知の方法を用いて実施できる。この装置を用いて、以下のようにナノワイヤのアレイを形成できる。イオン源のイオンを用いて、すでに前記態様において述べたようにドーパントナノストライプを形成できる。これはすべてのイオン源にではなく、ある組み合わせの基板とイオンについてのみ適切である可能性がある。たとえば、これはGaイオンについては達成できるが、Arイオンについては達成困難な可能性がある。その後、前述のとおりにオーバー層を堆積させ、こうして基板上に堆積した多層構造体に前記に詳述したアニールを施す。あるいは、この方法は下記のとおりであってもよい。まず基板をドーパントの薄膜で被覆する。このために、基板全体を非視射角で被覆することができる。これに続いて、基板に浅い角度でイオンエッチングを施して、ある部分の原子テラスからドーパントの薄層の一部を除去する。たとえばこれは、Arイオンによるエッチングを用い、このArイオンビームに曝露される部分の原子テラスからドーパント材料を除去することにより実施できる。この方法で、イオンビームの方向に応じて原子テラスの内側または外側ステップ縁にドーパントナノストライプが形成される。次いでオーバー層を堆積させ、この多層構造体に前述のとおりにアニールを施す。この方法が前記2方法の組み合わせであってもよいことも明らかである。たとえば、ドーパントの薄層を同様に浅い角度で堆積させて、ドーパント原子の堆積角度β1により決定される特定の幅のナノストライプを形成することができる。次いで、β1と等しいかまたはそれと異なる角度β2のイオンビームを指向させることにより、基板をエッチングすることができる。
【０１２１】
本発明の他の態様において、前述のとおりに視射角で蒸着させる材料はドーパント元素の材料だけでなく、半導体の材料もそうである。たとえば、基板が微斜面絶縁材SrTiO3の表面である。この場合、前述のとおりに原子テラスの外側ステップにある半導体材料に基づくSiのナノワイヤを形成できる。あるいは、基板はたとえばn型Si(111)の表面であってもよい。この場合、たとえばドープトSiのターゲットからp型不純物を含有するドープトSiを視射角で蒸着させて、p型ナノワイヤを形成することができる。他の多数の組み合わせが当業者に明らかであろう。
【０１２２】
次いで図１８には、本発明の別態様が示され、前記の図に関して記載したものと同様な部分は同一の参照数字で識別されている。この態様においては、まずスペーサーナノストライプ110を微斜面基板１の縁に形成する。これらは、たとえば図１４に示すように、原子テラスの外縁における視射角蒸着により形成できる。あるいは、それらはたとえばステップフロー成長により原子テラスの内縁に形成できる。好ましくは、これらのスペーサーナノストライプは低い表面エネルギーをもつ材料からなる。この方法で、原子テラスのステップ縁に沿って配置された低い表面エネルギーをもつナノスケール領域を含む材料表面が形成される。そのような表面を吸着原子により被覆すると、高い表面エネルギーをもつ領域が低い表面エネルギーをもつ領域より速やかに被覆されることは、当業者には認識されるであろう。言い換えると、吸着原子は低い表面エネルギーをもつ領域ではなく高い表面エネルギーをもつ領域に優先的に核形成するであろう。これはエネルギー的考察による：より高い表面エネルギーをもつ領域が膜で被覆されるほど、その系の全エネルギーの減少がより大きくなる。したがって、そのような基板を次いでドーパントナノストライプ10の部分層で被覆すると、吸着原子10(a)はスペーサーナノストライプ110上ではなく基板表面１の裸の領域に優先的にクラスター形成するであろう。この方法で、ドーパントナノストライプ10を表面１の原子テラス2の内縁に沿って、または外縁に沿って形成できる。次いで、前述のように表面にオーバー層を堆積させることができる。スペーサーナノストライプ110間に配置されたドーパントナノストライプ10は、導電路自体を形成しうる材料（たとえば金属原子）であってもよい。この方法で、ナノストライプ10はナノワイヤ自体を形成する。これは前記の態様のひとつと同様である。
【０１２３】
あるいは別の態様において、ドーパントナノストライプ110はドープト半導体材料からなるものであってもよい。この方法では、オーバー層および後続のアニールの必要なしに、直接に表面に半導体ナノワイヤが形成される。これも前記の態様のひとつと同様である。
【０１２４】
図１９では、方形波基板100上におけるナノワイヤ形成の模式図が示される。本発明のこの観点によれば、壁は垂直である必要はなく、基板の表面に対して直交方向に傾斜していてもよい点に注目することが重要である。壁は、本発明による浅い角度での堆積により基板のある領域において材料を部分的に遮蔽できる規則的な、いかなるトポロジカルプロフィールであってもよい。図１９に示すように、本発明のこの態様ではナノワイヤは方形波状基板の垂直壁上に形成される。この基板は、たとえば優先エッチングおよびリソグラフィー法により形成できる。このようなトポグラフィープロフィールを形成する方法は、半導体微細加工技術分野の専門家に自明であろう。理想的には方形波状基板の壁は約5〜10 nmの幅および約1〜約30 nmの高さであり、約5〜約30 nmの理想間隔をもつ。好ましくは、壁は約10 nmの幅および約20 nmの高さであり、約10 nmの理想間隔をもつ。このナノワイヤ形成方法は下記のとおりである。ドーパント材料(10)、たとえばPまたはBを全基板表面に対して浅い角度（入射フラックス角F）で堆積させる。これにより隣接壁の遮蔽効果のため基板の一部にのみ入射する。基板は絶縁材または半導体材料、たとえばSi、Ge、Si-Ge合金、絶縁体上シリコン(SOI)であってよい。その後、オーバー層材料(11)をドーパント材料と同様な角度で、ドーパント層上に堆積するように堆積させる。オーバー層をドーパント材料の角度と異なる角度で堆積させることもできる点に注目すべきである。好ましくは、ドーパント材料およびオーバー層のフラックスを適正にコリメートさせる。これによりドーパント層は基板とオーバー層の間に束縛される。このドーパント層／オーバー層（多層）系を、次いで他の態様と同様に熱処理する。熱処理すると、オーバー層と基板の束縛効果のため、ドーパント材料はオーバー層と基板の両方の内部へ拡散して、ドープトナノワイヤが得られる。ドープされていない材料を優先エッチングにより除去して、露出した半導性ナノワイヤを残すことができる。この系を放置し、オーバー層を利用してナノワイヤ内にひずみを発生させ、こうして移動性を高めることにより担体移動効果を得ることができる。
【０１２５】
図１９に記載した態様によるナノワイヤを、次いで前記のトランジスターデバイスの作製に利用することができる。
図７〜１１に関して本明細書の前記部分に記載した大部分の方法をこの場合にも適用できることを強調すべきである。たとえばこれらには、ドーパント材料の堆積に続くオーバー層の堆積という2工程の代わりに、ドープト半導体材料を浅い角度で堆積させることが含まれる。これには、ドープトナノワイヤ内にひずみが発生するように基板材料、ドーパント材料およびオーバー層を選択することも含まれる。これには、オーバー層なしに浅い角度でドーパント材料を堆積させることも含まれ、これによってドーパント材料が基板内へ拡散することによりナノワイヤは基板中に形成される。これには、ドーパント材料を堆積させ、次いで基板に表面に対して浅い角度でエネルギー印加ビームまたは化学反応性種を付与して、基板のある領域からドーパント材料を除去し、一方、他の領域にはドーパント材料を残すことも含まれる。重複を避けるためにすにで考察した別の変法については述べない。
【０１２６】
ナノワイヤトランジスターを利用したデバイスは一般に、数平方センチメートルまたはさらに大きい領域に収容されたそのような多数のトランジスターアレイを含むと想定される。現代のプロセッサーまたはメモリーチップの一般的なサイズはこの範囲にある。ナノワイヤの間隔がナノメートルの範囲にあれば、チップ上のナノワイヤの総数が多数百万、おそらく多数十億に達する可能性があることは明らかである。前記アレイを、たとえばプロセッサーおよびメモリーチップの作製に使用できる。これに関して、これらのナノワイヤのアレイをいかにして上記用途に利用することができるかを簡単に概説するのは有用であろう。
【０１２７】
トランジスターのアレイは、コンピュータープロセッサーおよびメモリーチップの設計技術分野の専門家に自明の多数の方法で作製できる。一般に、現代のプロセッサーまたはメモリーチップの構造は多層レイアウトである。65 nm技術を利用した現代のプロセッサーは、最高8〜10層を用いる。本質的に、これら8〜10層のうち１層のみがトランジスターを含む機能的Si層であり、これに対し他の大部分の層は金属化した層間配線および補助部材を含む。この複雑な三次元レイアウトは、熱損失を減らし、プロセッサーまたはメモリーチップの速度を高めるために用いられる。一般に、上側の各層の金属化の厚さおよび造作のサイズは下側の各層のものより大きい。一般的な構造のマイクロプロセッサーについては刊行物を参照できる[S. Thompson, M. Alavi, M. Hussein, P. Jacob, C. Kenyon, P. Moon, M. Prince, S. Sivakumar, S. Tyagi, M. Bohr, ”60 nmトランジスター、低K誘電体およびCu層間配線を特徴とする130 nm論理回路技術”, Intel Technology Journal vol 6, 2版, p 5-12]；これを本明細書に背景情報として援用する。本発明は、ナノワイヤのアレイを同様な様式で使用できることを想定する：１つの層がナノワイヤをベースとするすべての電界効果トランジスターを含み、すべての層間配線はナノワイヤアレイの上に堆積させた他の層内に配置される。ナノワイヤを含む機能層を、個々のトランジスターに割り付けたセグメントに分割して、ナノワイヤを除去した若干のギャップをセグメント間に残すことが必要となる可能性がある。あるいは、セグメント間のナノワイヤをもはや導電性ではなくなるまでドープしてもよい。たとえば、表面をほぼ10〜50 nm×10〜50 nmの横寸法をもつ領域に分割して、単一トランジスターの横サイズをたとえば50 nm×50 nmにすることができる。この技術の歩留りを高めるために、多数のナノワイヤを単一トランジスターに含めるのが有益であると考えられる。たとえば、単一トランジスターが実質的に同一方向に沿って走行する2または5または20本のナノワイヤを含むことができる。この方法では、トランジスターに配分されたセグメントにおいて１本のナノワイヤが失われても、他の場合には起きる可能性のあるトランジスター故障などの異常作用は生じないであろう。さらに、本発明による一般的なトランジスターにおいてはナノワイヤの長さが長すぎることはないであろうとも考えられる。たとえば、この技術により数マイクロメートルの長さのナノワイヤを製造できるとしても、単一トランジスター内のナノワイヤの実際の長さは100 nm未満であろう。したがって、多数の独立したトランジスターを作製するためには、１本の長いナノワイヤをその長さに沿って切断することが必要となる可能性がある。この方法では、ナノワイヤで被覆された表面は更なる加工のために分割する必要がある媒体であるとみなすべきである。この場合も、”ナノワイヤを切断する”という用語がナノワイヤを物理的に切断してセグメントにすることを必ずしも意味するわけではないことを強調すべきである。これは、導電性セグメントと非導電性セグメントがナノワイヤの長さに沿って含まれるように、後で実施されるリソグラフィープロセスによりナノワイヤをドープすることを意味する可能性もある。明らかに、そのようなプロセッサーの作製はナノワイヤを含む基板に対する多数のリソグラフィー工程を必要とする。個別トランジスター領域に表面を分割するのをナノワイヤ形成の前に行うように、製造法を変更することもできる。この方法では、種々のセグメント中に形成されたナノワイヤを、それらが形成された瞬間に互いに電気絶縁する。
【０１２８】
さらに、著しく多様なタイプのトランジスターがあり、電界効果トランジスターもあることを強調すべきである。これらには、n-MOS (NMOS)：n型金属酸化物半導体電界効果トランジスター、p-MOS (PMOS)：p型金属酸化物半導体電界効果トランジスター、CMOS：相補型金属酸化物半導体電界効果トランジスター、および他のタイプの電界効果トランジスターが含まれる。CMOS技術には、トランジスターベースの論理回路のエネルギー消費を減らし、かつ速度を高めるために、タンデム作動するトランジスター対を利用する。これらの技術はエレクトロニクスおよびトランジスター設計の技術分野の専門家には周知である。たとえば、CMOSは1960年代から知られている。その発明の功績はしばしばF. Wanlass and Fairchiid Semiconductorsによるものとされる。トランジスター設計にルーティンに用いられる最近の技術改良も多数ある。たとえば、低K誘電体がゲート誘電層に用いられる。MOSという名称を与えたゲート金属電極は、実際にはもはや金属ではなく、たとえば多結晶性Siからルーティンに作成される。しかし、ゲート電極が一般にAl金属で作成されていた時期に由来する古い略号MOSがなお一般に用いられている。この点については、多数のテキストの中に見られるので、さらに説明するつもりはない。J.J. Sparkesによる導入テキスト”Semiconductor Devices”, Chapman and Hall 1994を背景情報の一部として本明細書に援用する。
【０１２９】
エレクトロニクスデバイスの例は電界効果トランジスターに基づいているがが、他のデバイスを使用できることも強調すべきである。たとえば、ナノワイヤの両端がエミッターとコレクターになり、その中間部分がベースを含む状態で、双極トランジスターのボディーとして本発明のナノワイヤを使用することもできる。この場合、ナノワイヤに沿ったドーピングのタイプをリソグラフィーによりその長さに沿って変更する必要がない。
【０１３０】
本明細書中で、”含む、含まれるなど”の用語またはその変形、および”含有、含有するなど”の用語またはその変形は、完全に互換性があると考えられており、それらはすべて、可能な、最も広い解釈が与えられるべきである。
【０１３１】
本発明は本明細書に記載した態様に限定されることなく、構造および詳細のいずれにおいても変更できる。
【図面の簡単な説明】
【０１３２】
【図１】基板の典型的な微斜面の透視図である。
【図２】微斜面基板のテラスステップに対して垂直な断面である。
【図３】基板上に堆積した層の吸着原子が平衡位置に到達する前の模式図である。テラスステップの外縁および内縁にある吸着原子を示す。
【図４】テラスステップの内縁における閉じた部分層の形成を示す。
【図５】テラスステップの内縁に形成された閉じた部分層の透視図である。
【図６】テラスステップの外縁に形成中の閉じた部分層をもつ別のナノワイヤアレイの一部の略図である。
【図７】ナノワイヤアレイの形成における中間段階の略図である。
【図８】ナノワイヤアレイの略図である。
【図９】別の態様のナノワイヤアレイを示す。
【図１０】別の態様のナノワイヤアレイを示す。
【図１１】ナノワイヤが露出した別の態様のナノワイヤアレイを示す。
【図１２】本発明により製造したナノワイヤをベースとするトランジスターデバイスを示す。
【図１３】本発明により製造したナノワイヤをベースとするトランジスターデバイスの他の態様を示す。
【図１４】テラスステップの外縁にナノワイヤを形成するプロセスを示す断面図である。
【図１５】本発明により形成されたナノワイヤの模式図である。
【図１６】テラスステップの内縁にナノワイヤを形成するプロセスを示す断面図である。
【図１７】本発明によりナノワイヤを形成するための装置の１つの略図である。
【図１８】本発明のナノワイヤアレイの別の態様の略図である。
【図１９】本発明のナノワイヤアレイの別の態様の略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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