(57)【要約】  メモリセルは、ループに接続された第１および第２の回路インバータ（Ｔｐ１，Ｔｎ１；Ｔｐ２，Ｔｎ２）を備える。通常は書き込みフェーズの外ではロックされる、第１および第２の減結合トランジスタ（Ｔｐｄ，Ｔｎｄ）が、第２のインバータ回路からの出力（Ｑ）と、第１のインバータ回路への第１および第２の入力（Ａ１，Ａ２）との間にそれぞれ接続されている。メモリセルは、よって、イオン化粒子によって引き起こされる一時的な乱れから保護される。減結合トランジスタのゲートは、好ましくは、Ｐ型の減結合トランジスタ向けの供給電圧（Ｖｄｄ）と、Ｎ型の減結合トランジスタ向けのグランドとに、それぞれ接続されている。
2008545222.tif 000002
【特許請求の範囲】
【請求項１】
一時的な障害から保護されたメモリセルであって、ループ接続された第１および第２のインバータ（１、２）と、書き込みフェーズの外では通常オフにされている減結合トランジスタと、を備え、少なくとも前記第１のインバータは、Ｐ型トランジスタ（Ｔｐ１、Ｔｐ２）とＮ型トランジスタ（Ｔｎ１、Ｔｎ２）とを備え、かつ前記インバータの出力（Ｂ、Ｑ）を構成する共通点を有する、直列回路によって形成されている、メモリセルにおいて、
前記第１のインバータは、前記減結合トランジスタ（Ｔｐｄ、Ｔｎｄ）によって、前記第２のインバータの出力にそれぞれ接続されている、２つの入力を有する、
ことを特徴とするメモリセル。
【請求項２】
前記減結合トランジスタ（Ｔｐｄ、Ｔｎｄ）は、前記減結合トランジスタを周期的にオンにするために、低周波リフレッシュ信号（Ｓｒｃ、Ｓｒ）が周期的に印加されるゲートを、それぞれが有する、ことを特徴とする請求項１に記載のセル。
【請求項３】
前記減結合トランジスタ（Ｔｐｄ、Ｔｎｄ）は、前記第１のインバータ回路の２つの前記入力（Ａ１、Ａ２）を、前記第２のインバータ回路の出力と同じロジック状態に保持するのに十分なリーク電流を有する、ことを特徴とする請求項１に記載のセル。
【請求項４】
前記第１および第２のインバータ回路は、それぞれが直列回路を備え、この直列回路は、前記第１および第２のインバータ回路の出力（Ｂ、Ｑ）をそれぞれが構成する共通点を有するＰ型トランジスタ（Ｔｐ１、Ｔｐ２）とＮ型トランジスタ（Ｔｎ１、Ｔｎ２）とを備えており、
前記第２のインバータの前記直列回路の前記トランジスタ（Ｔｐ２、Ｔｎ２）は、前記第１のインバータ回路の前記出力（Ｂ）に接続されたゲートをそれぞれが有し、
前記第１の減結合トランジスタ（Ｔｐｄ、Ｔｎｄ１）は、前記第２のインバータ回路の前記出力（Ｑ）に接続されたソースと、前記第１のインバータ回路の前記Ｐ型トランジスタのゲートに接続されたドレインとを有し、
前記第２の減結合トランジスタ（Ｔｎｄ）は、前記第２のインバータ回路の前記出力（Ｑ）に接続されたソースと、前記第１のインバータ回路の前記Ｐ型トランジスタのゲートに接続されたドレインとを有する、
ことを特徴とする請求項１乃至請求項３のいずれかに記載のセル。
【請求項５】
前記第１および第２の減結合トランジスタ（Ｔｐｄ、Ｔｎｄ）は、それぞれ、Ｐ型およびＮ型トランジスタである、ことを特徴とする請求項４に記載のセル。
【請求項６】
前記第１および第２の減結合トランジスタ（Ｔｐｄ１、Ｔｎｄ）は、Ｎ型トランジスタである、ことを特徴とする請求項４に記載のセル。
【請求項７】
オン状態において、前記第１のインバータ回路の前記Ｎ型トランジスタ（Ｔｎ１）を通じて流れる電流は、オン状態において、前記第１のインバータ回路の前記Ｐ型トランジスタ（Ｔｐ１）を通じて流れる電流よりも大きい、ことを特徴とする請求項６に記載のセル。
【請求項８】
前記第１のインバータ回路は、前記第１のインバータ回路の前記Ｐ型トランジスタと前記Ｎ型トランジスタとの間に直列に接続されており、かつ前記第２の減結合トランジスタ（Ｔｎｄ）のドレインに接続されたゲートを備える、追加のＰ型トランジスタを備える、ことを特徴とする請求項６および請求項７のいずれかに記載のセル。
【請求項９】
前記第１および第２の減結合トランジスタは、Ｐ型トランジスタである、ことを特徴とする請求項４に記載のセル。
【請求項１０】
オン状態において、前記第１のインバータ回路の前記Ｐ型トランジスタ（Ｔｐ１）を通じて流れる電流は、オン状態において、前記第１のインバータ回路の前記Ｎ型トランジスタ（Ｔｎ１）を通じて流れる電流よりも大きい、ことを特徴とする請求項９に記載のセル。
【請求項１１】
前記第１のインバータ回路は、前記第１のインバータ回路の前記Ｐ型トランジスタと前記Ｎ型トランジスタとの間に直列に接続されており、前記第１の減結合トランジスタ（Ｔｐｄ）のドレインに接続されたゲートを備える、追加のＮ型トランジスタを備える、ことを特徴とする請求項９および請求項１０のいずれかに記載のセル。
【請求項１２】
当該セルの入力（Ｄ）と、前記第１のインバータの前記入力（Ａ１、Ａ２）との間にそれぞれ接続された、第１および第２のアクセストランジスタ（Ｔｐａ、Ｔｎａ）を備える、ことを特徴とする請求項１乃至請求項１１のいずれかに記載のセル。
【請求項１３】
当該セルの入力（Ｄ）と、前記第２のインバータの前記出力（Ｑ）との間に接続された、少なくとも１つのアクセストランジスタ（Ｔｐａ、Ｔｎａ）を備える、ことを特徴とする請求項１乃至請求項１１のいずれかに記載のセル。
【請求項１４】
当該セルの入力（Ｄ）と、前記第２のインバータの入力との間に接続された、少なくとも１つのアクセストランジスタ（Ｔｐａ、Ｔｎａ）を備え、
前記第２のインバータの前記出力は、当該セルの出力を構成し、
相補型の切り離しトランジスタ（Ｔｎｂ、Ｔｐｂ）が、前記第１のインバータ（Ｔｎ１、Ｔｐ１）の前記出力と前記第２のインバータ（Ｔｎ２、Ｔｐ２）の入力との間に並列に接続されており、前記切り離しトランジスタは、前記書き込みフェーズの間にオフにされ、前記書き込みフェーズの外でオンにされるように制御される、ことを特徴とする請求項１乃至請求項１１のいずれかに記載のセル。
【請求項１５】
アクセス制御信号（Ｅ）が、前記Ｎ型アクセストランジスタ（Ｔｎａ）のゲートに印加されており、相補アクセス制御信号（Ｅｃ）が、前記Ｐ型アクセストランジスタ（Ｔｐａ）のゲートに印加されている、ことを特徴とする請求項１２乃至請求項１４のいずれかに記載のセル。
【請求項１６】
アクセス制御信号（Ｅ）が、前記Ｎ型アクセストランジスタ（Ｔｎａ）および減結合トランジスタ（Ｔｎｄ）のゲートに印加されており、相補アクセス制御信号（Ｅｃ）が、前記Ｐ型アクセストランジスタ（Ｔｐａ）および減結合トランジスタ（Ｔｐｄ）のゲートに印加されている、ことを特徴とする請求項１３に記載のセル。
【請求項１７】
２つの別個のサブ分岐を備えるクロック回路を備えており、
前記２つの別個のサブ分岐は、それぞれが、共通クロック信号（Ｅ）から、前記アクセストランジスタと前記減結合トランジスタとにそれぞれ印加される第１および第２のクロック信号（Ｅ１、Ｅ１ｃ；Ｅ２、Ｅ２ｃ）を供給する、
ことを特徴とする請求項１２乃至請求項１４のいずれかに記載のセル。
【請求項１８】
前記減結合トランジスタ（Ｔｐｎ、Ｔｐｄ）は、当該セルの入力と、前記第１のインバータの前記入力（Ａ１、Ａ２）との間の最も短いパスに配置されている、ことを特徴とする請求項１２乃至請求項１７のいずれかに記載のセル。
【請求項１９】
当該セルの入力（Ｄ）と、前記第２のインバータの前記出力（Ｑ）との間に接続された３状態ゲート（３）によって形成されたアクセス回路を備える、ことを特徴とする請求項１乃至請求項１１のいずれかに記載のセル。
【請求項２０】
前記３状態ゲート（３）は、前記第１および第２の減結合トランジスタ（Ｔｐｄ、Ｔｎｄ）の前記ゲートにそれぞれ印加される第１および第２のアクセス制御信号（Ｅｃ、Ｅ）によって制御される、ことを特徴とする請求項１９に記載のセル。
【請求項２１】
減結合トランジスタと並列に接続された追加の減結合トランジスタ（Ｔｎｄ’、Ｔｐｄ’）を備える、ことを特徴とする請求項１乃至請求項１１のいずれかに記載のセル。
【請求項２２】
マスター・スレーブ型のメモリセルであって、
請求項１乃至請求項２１のいずれかに記載のセルによって形成されたマスターセルと、
請求項１乃至請求項２１のいずれかに記載のセルによって形成されたスレーブセルと、を備える、
ことを特徴とするメモリセル。
【請求項２３】
正の供給電圧（Ｖｄｄ）に接続されたゲートを有する少なくとも１つのＰ型の減結合トランジスタを備える、ことを特徴とする請求項１に記載のセル。
【請求項２４】
グランドに接続されたゲートを有する少なくとも１つのＮ型の減結合トランジスタを備える、ことを特徴とする請求項１に記載のセル。
【請求項２５】
少なくとも１つのＰ型の減結合トランジスタ（Ｔｐｄ）を備え、前記Ｐ型の減結合トランジスタは、正の供給電圧（Ｖｄｄ）と、前記供給電圧および前記Ｐ型の減結合トランジスタのしきい値電圧（ＶＴｐ）の間の差（Ｖｄｄ−ＶＴｐ）と、の間に含まれる電圧に接続されたゲートを有する、ことを特徴とする請求項１に記載のセル。
【請求項２６】
少なくとも１つのＮ型の減結合トランジスタを備え、前記Ｎ型の減結合トランジスタは、０と、前記Ｎ型の減結合トランジスタのしきい値電圧（ＶＴｎ）との間に含まれる電圧に接続されたゲートを有する、ことを特徴とする請求項１乃至請求項２５のいずれかに記載のセル。
【請求項２７】
前記第２のインバータは、３状態ゲート（３）によって形成されている、ことを特徴とする請求項１に記載のセル。
【請求項２８】
Ｐ型アクセストランジスタと並列に、Ｐ型トランジスタ（Ｔｐ１）のゲートによって形成された前記第１のインバータの前記入力の１つに接続された、追加のＮ型アクセストランジスタ（Ｔｎａ’）を備える、ことを特徴とする請求項１３に記載のセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一時的な障害から保護されたメモリセルに関する。
【背景技術】
【０００２】
図１に表されるように、メモリセルは、従来、２つのループ接続されたインバータを備える。よって、入力Ａと出力Ｂとを備える第１のインバータ１に、第２のインバータ２が、フィードバックループで接続されている。第２のインバータの入力は、次いで、第１のインバータの出力Ｂに接続され、一方、第２のインバータの出力は、第１のインバータ１の入力Ａに接続されている。情報は、２つのノード（ＡおよびＢ）に記憶され、これらのノードは、一方のインバータの出力を、他方のインバータの入力と接続する。しかし、インバータの出力の状態は、その入力の状態によって決定される。この電気的状態が、リーク電流のために劣化すると、セルは、記憶すべき情報を失うことがある。これは、図１に係るセルの場合には当てはまらず、それは、各インバータの出力が、これらのリーク電流による損失を補償することが可能な電流を供給できるためである。
【０００３】
しかし、メモリセルノードに衝突するイオン化粒子によって誘発された一時的な電気的インパルスが、セルのフィードバックループにおいて伝播し、その状態を反転させることがある。
【０００４】
この現象から保護するために、セルのフィードバックループに抵抗器を接続して、セルを通したインパルスの伝達を遅延させることが提案されている。この種のセルの例が、図２に示されている。抵抗器Ｒが、フィードバックループにおいて、第１のインバータ１の出力Ｂ１と第２のインバータの入力Ｂ２との間に接続されている。抵抗器Ｒは、出力Ｂ１に生じたどのような一時的障害も、それが第１のインバータ１の入力Ａにすばやく伝播することを防止する。
【０００５】
この種のセルの他の例が、図３に示されている。各インバータは、従来、供給電圧Ｖｄｄの端子に直列に接続された、Ｐ型トランジスタＴｐ（第１のインバータ用のＴｐ１、第２のインバータ用のＴｐ２）と、Ｎ型トランジスタＴｎ（Ｔｎ１，Ｔｎ２）とを有する直列回路によって形成される。トランジスタＴｐ１およびＴｎ１に共通の点が、第１のインバータの出力Ｂ１を構成する。出力Ｂ１は、第１の抵抗器Ｒ１を介して、第２のインバータの入力Ｂ２に、すなわち、トランジスタＴｐ２およびＴｎ２のゲートに接続される。トランジスタＴｐ２およびＴｎ２に共通の点が、第２のインバータの出力Ｑを構成する。出力Ｑは、第２の抵抗器Ｒ２を介して、第１のインバータの入力Ａに、すなわち、トランジスタＴｐ１およびＴｎ１のゲートに接続される。
【０００６】
通常の動作では、入力Ｂ２が１である場合、トランジスタＴｎ２はオンであり、トランジスタＴｐ２はオフである。次いで、出力Ｑおよび入力Ａは０であり、トランジスタＴｐ１はオンであり、一方、トランジスタＴｎ１はオフであり、Ｂ１も１である。イオン化粒子は、しかし、トランジスタのドレインにおいて、特に記憶フェーズの間に（書き込みフェーズの外で）、一時的インパルスを発生させることができる。トランジスタＴｎ１またはＴｐ２のドレインは、よって、一時的にそれぞれ０および１に変化することができ、それぞれＢ１を０に、またはＱを１に変化させる。反対のやり方で、通常の動作では、Ｂ２が０である場合、Ｔｎ２はオフであり、Ｔｐ２はオンであり、ＱおよびＡは１であり、Ｔｐ１はオフであり、Ｔｎ１はオンであり、Ｂ１は０である。障害は、次いで、トランジスタＴｐ１またはＴｎ２のドレインを、一時的にそれぞれ１および０に変化させることができ、それぞれＢ１を１に、またはＱを０に変化させる。抵抗器Ｒ１およびＲ２がない場合は、インバータの出力におけるこれらの障害が、他のインバータの入力に直接伝達される。抵抗器Ｒ１およびＲ２の存在は、それらの伝播を減速し、記憶フェーズの間にメモリセル内の正しい情報が失われることを防ぐ。インパルスが生じたノードに蓄積された電荷は、よって、インパルスがフィードバックループを通して伝播し、セルの他方のノードの状態を反転する前に、セルの電源端子、Ｖｄｄまたはグランドに向けて退避される。しかし、セルの入力Ａおよび出力Ｑの間の抵抗器Ｒ１の存在は、セルの速度を減少させる。
【０００７】
抵抗器Ｒ１およびＲ２は、例えば高抵抗のポリシリコンでつくられた受動素子（passive component）によって形成することができる。これは、小さなシリコン表面を使って、高い値の抵抗器を達成することを可能にする。この技術の大きな欠点は、製造プロセスにおいて追加的なステップを要求することであり、これはコストを増加させる。
【０００８】
インバータのそれぞれの入力に抵抗器を有する、同様の種類のセルが、特に、米国特許第５５２５９２３号に述べられている。この文献は、しかし、セルにデータを書き込むための書き込み時間を増加させる欠点を有するこの解決策を、放棄している。この文献は、各インバータのトランジスタＴｐとトランジスタＴｎの間に、分離抵抗器を直列に接続して、セルを硬化させることを提案している。セルは、書き込みフェーズではオフであり、書き込みフェーズの外ではオンであるトランジスタを、それぞれが備える、２つのフィードバックループを備え、このことは、書き込みフェーズの外でセルの状態を維持する一方で、書き込みの容易さを保証する。これらのフィードバックループは、第２のインバータ（Ｔｐ２、Ｔｎ２、分離抵抗器）の２つの別個の出力（Ｔｐ２およびＴｎ２のドレイン）を、第１のインバータ（Ｔｐ１、Ｔｎ１、分離抵抗器）の２つの別個の入力（Ｔｐ１およびＴｎ１のゲート）に接続する。
【０００９】
抵抗器は、トランジスタによって達成することもできる。よって、国際特許出願第０１／１００２６号において、米国特許第５５２５９２３号の分離抵抗器が、永続的にオン状態に維持される分離抵抗器で置き換えられている。
【００１０】
同様に、図２に係る硬化セルの抵抗器Ｒも、トランジスタによって達成することができる。しかし、この場合、このトランジスタのドレインが、次に、どのような妨害もなしに第１のインバータ１の入力Ａおよび出力Ｂ１に伝播可能な、イオン化粒子により誘発され、かつセルの状態を反転する障害が生成される場所となりやすい、敏感なノードを形成する。
【００１１】
米国特許第５６３１８６３号および米国特許出願第２００４／１６５４１７号は、各インバータの入力または出力での抵抗器によって硬化されたセルの欠点を、これらの抵抗器を減結合トランジスタで置き換えることにより、克服することを提案しており、減結合トランジスタは、書き込みフェーズの外ではオフであるが、ダイナミックＲＡＭメモリでのリフレッシングを必要とせずに、メモリセルを必要な状態に維持するための十分なリーク電流を有している。しかし、減結合トランジスタに衝突するイオン化粒子によって誘発されるインパルスは、セルを、２つのインバータの入力が同じ値を有する準安定状態にし、これは、セル内の正しい値が失われることを意味する。
【００１２】
既知の硬化セルは、よって、特に保護および／または速度および／または柔軟性の観点から、理想的ではない。
【発明の目的】
【００１３】
本発明の目的は、既知のセルの欠点をもたらさないメモリセルを提供することである。特に、目的は、低い表面コストを有する硬化メモリセル（hardened memory cell）を提供することである。
【００１４】
この目的は、添付の特許請求の範囲に係るセルによって達成される。
【実施の形態】
【００１５】
他の利点および特徴は、単に非限定の例として提供され、添付の図面において示される、以下の本発明の特定の実施形態の説明から、より明らかとなる。
【００１６】
図４に示されている代替案では、第１のインバータは、同一の信号が印加される２つの入力Ａ１およびＡ２を備える。それぞれＰ型およびＮ型である、第１および第２の長いトランジスタＴｐｒおよびＴｎｒは、第２のインバータの出力Ｑと、第１のインバータの第１および第２の入力Ａ１およびＡ２をそれぞれ構成するトランジスタＴｐ１およびＴｎ１のゲートとの間に、２つの別個のフィードバックループで、それぞれ接続されている。トランジスタＴｎｒおよびＴｐｒのゲートは、それぞれ、供給電圧Ｖｄｄと、グランドとに接続されており、これら２つのトランジスタは、よって、常にオンにされている。出力Ｑから入力Ａ１およびＡ２への一時的な誤りの伝播は、トランジスタＴｐｒおよびＴｎｒにより形成された抵抗器によって遅延される。
【００１７】
第１のインバータ（Ｔｐ１，Ｔｎ１）の出力と、第２のインバータ（Ｔｐ２，Ｔｎ２）の入力との直接接続は、追加的な遅延が書き込みフェーズに導入されることを防ぐ。さらに、この実施形態は、製造プロセスにおいてどのような追加のステップも導入しない。しかし、この実施形態は、記憶フェーズの間に（書き込みフェーズの外で）誤りの伝播を遅延させるために十分に高い抵抗値を達成するために、非常に長いトランジスタＴｐｒおよびＴｎｒの使用を必要とする。このことは、結果として、セルの表面の大きな増加をもたらす。例えば、所与の技術におけるトランジスタの最小長さの１０倍に等しい長さが、満足な保護を得るために必要とされ得る。これは、セル表面の著しい増加をもたらし、この増加は、大多数の適用において、このセルを受け入れられないものにする。
【００１８】
図５に係るメモリセルは、フィードバックループにおいて、トランジスタＴｐｒおよびＴｎｒが、それぞれＰ型およびＮ型である減結合トランジスタＴｐｄおよびＴｎｄによって、それぞれ置き換えられている点が、図４に係るセルと異なる。よって、減結合トランジスタＴｎｄおよびＴｐｄのゲートは、それぞれ、接地および供給電圧Ｖｄｄに接続される。減結合トランジスタＴｐｄおよびＴｎｄは、次いで、永続的にオフとなり、セルの２つのフィードバックループにおける非常に高い抵抗を誘発する。その結果、記憶フェーズにおいて（書き込みフェーズの外で）、入力Ａ１およびＡ２は、高インピーダンス状態となる。この状態で、これらの電位は、短期間では変化しないが、リーク電流によって非常にゆっくりと劣化され得る。トランジスタのチャンネルを通して流れるリーク電流は、それでも、トランジスタのゲート酸化物を通して流れるリーク電流よりも大きい。減結合トランジスタＴｐｄおよびＴｎｄのチャンネルを通して流れるリーク電流は、よって、トランジスタＴｐ１およびＴｎ１のゲート酸化物を通して流れるリーク電流よりも大きい。従って、第１のインバータの入力Ａ１およびＡ２を構成するノードの初期の電気的状態が、第２のインバータの出力Ｑの電気的状態と同じである場合、これらのリーク電流は、現在の技術では、入力Ａ１およびＡ２の状態を変えずに維持するのに十分である。さらに、セルのフィードバックループにおいて、オフにされている減結合トランジスタＴｐｄおよびＴｎｄによって導入される非常に高い抵抗が、出力Ｑまたは出力Ｂに生じている一時的インパルスが第１のインバータのトランジスタＴｐ１およびＴｎ１のゲートに伝播することを防ぐ。これらのゲートの状態は、よって、障害により影響されず、出力Ｂおよび／またはＱは、それらの正しい状態に迅速にリセットされる。
【００１９】
それぞれ入力Ａ１およびＡ２に接続された、減結合トランジスタＴｐｄおよびＴｎｄのドレインは、イオン化粒子による一時的インパルスが生成される場所にもなり得る。しかし、Ｐ型トランジスタのドレインにおける一時的インパルスは、常に、０から１に変化するインパルスであり、一方、Ｎ型トランジスタのドレインにおける一時的インパルスは、常に、１から０に変化するインパルスである。減結合トランジスタＴｐｄのドレインにおいて生成された一時的インパルスは、よって、トランジスタＴｐ１を、オン状態からオフ状態に変化させることができるが、その逆はない。同様に、減結合トランジスタＴｎｄのドレインにおいて生成された一時的インパルスは、トランジスタＴｎ１を、オン状態からオフ状態に変化させることができるが、その逆はない。このような状況で、第１のインバータ１の出力Ｂは、高インピーダンス状態であり、その電気的状態は、少なくとも短期間は変化しない。障害の効果は、よって、障害が関った入力Ａ１またはＡ２に閉じ込められたままとなる。次いで、障害が関った入力Ａ１またはＡ２は、常にオフである対応する減結合トランジスタＴｐｄまたはＴｎｄのチャンネルを通して流れるリーク電流によって、その正しい電気的状態にゆっくりと戻される。このリーク電流は、トランジスタＴｐ１またはＴｎ１のゲート酸化物を通して流れるリーク電流よりもずっと大きい。しかし、特定の状況では、出力Ｂが高インピーダンスである場合、その電気的状態は、ゆっくりと劣化し得る。この劣化は、実際には、両方ともオフであるトランジスタＴｐ１およびＴｎ１のチャンネルを通して流れるリーク電流、およびトランジスタＴｐ２およびＴｎ２のゲート酸化物を通して流れるリーク電流に起因し得る。オフであるトランジスタＴｐ１およびＴｎ１のチャンネルを通して流れるリーク電流が、次いで支配的となり、このような場合、出力Ｂの電気的状態の劣化の速度を決定する。これらの電流は、しかし、反対方向に流れる。出力Ｂの劣化の速度は、よって、それらの差により決定され、この差は、電流を復元する入力Ａ１またはＡ２よりも小さいままとなる。加えて、出力Ｂのキャパシタンスは、トランジスタＴｎ２およびＴｐ２のゲートキャパシタンスの合計に等しい。これは従って、入力Ａ１またはＡ２のキャパシタンスよりも大きい。その結果、障害が関った第１のインバータの入力の状態は、出力Ｂの状態よりも速く復元される。従って、入力Ａ１またはＡ２に影響を与えるイオン化粒子のケースでは、リーク電流は、セルの電気的状態を自動的に復元する。
【００２０】
減結合トランジスタは、常にオフにされているため、非常に小さくすることができる。図５に係るメモリセルは、このようにして硬化され、一方で同時に、セルの２つのフィードバックループに接続された、オフにされている減結合トランジスタのソースおよびドレイン間を流れるリーク電流を使用して、セル表面の増加を最小化する。フィードバックループの減結合トランジスタのオフ状態を維持することは、理論的には、セルに記憶された情報の消失をもたらし得る。セルの状態は、しかし、これらのトランジスタのソースおよびドレインの間を流れるリーク電流によって維持され、これらのリーク電流は、この情報の消失を誘発し得るセルのリーク電流を補償するのに十分である。
【００２１】
図５に係るメモリセルを、アクセス回路により完成して、スタティックメモリすなわちＳＲＡＭ（Static Random Access Memory）用のセル向け、あるいはプログラム可能な集積化ロジックまたはＦＰＧＡ（Field Programmable Gate Array）構成メモリセル向けの、レベル感知ラッチ（透明ラッチ）、マスター・スレーブラッチ、レジスタファイル用のメモリセルを、達成することができる。
【００２２】
図６は、このようにして達成されたＤ型の透明ラッチを表している。ラッチを構成するセルの入力Ｄは、第１のインバータの入力Ａ１およびＡ２に、それぞれＰ型およびＮ型であるアクセストランジスタＴｐａおよびＴｎａによってそれぞれ接続される。第２のインバータの出力Ｑは、ラッチの出力を構成する。セルは、アクセス制御信号を構成するクロック信号Ｅおよびその相補信号Ｅｃによって順序付けられる。クロック信号Ｅは、よって、アクセストランジスタＴｎａのゲートに印加され、一方、その相補信号Ｅｃは、アクセストランジスタＴｐａのゲートに印加される。クロック信号Ｅ（書き込みフェーズ）のハイレベルの間、ラッチは、透明モードにあり、その入力Ｄに印加された値を、その出力Ｑに伝播する。第１のインバータの出力Ｂは、次いで、入力Ｄの相補入力Ｄｃに等しくなる。クロック信号Ｅ（記憶フェーズ）のローレベルの間、ラッチはオフ状態にあり、クロック信号Ｅのハイレベルの間、入力Ｄに存在する値を記憶する。
【００２３】
クロック信号Ｅは、特定の期間（ラッチの保持状態）の間、ローレベルに保持され、これらの期間の間、ラッチの状態を変えずに維持する。これらの保持期間の間、アクセストランジスタＴｐａおよびＴｎａのチャンネルを通して流れるリーク電流は、次いで、減結合トランジスタＴｐｄおよびＴｎｄのチャンネルを通して流れるリーク電流と競合することができ、第１のインバータの入力Ａ１およびＡ２をリフレッシュする目的を果たすことができる。この状況に関る可能な問題を避けるために、メモリセルの構成を、図７に示されるように変更することができる。この代わりの実施形態において、アクセストランジスタＴｐａおよびＴｎａは、セルの入力Ｄと第１のインバータの入力Ａ１およびＡ２の間には接続されず、第２のインバータの入力Ｄおよび出力Ｑの間に接続されている。減結合トランジスタＴｐｄおよびＴｎｄは、次いで、ラッチの入力Ｄと、第１のインバータの入力Ａ１およびＡ２との間の最も短いパスに接続される。これらは、ラッチの入力Ｄと出力Ｑの間、および、ラッチの書き込みパス、すなわちラッチの入力Ｄと第１および第２のインバータの入力との間、の両方に挿入される。この実施形態では、アクセストランジスタＴｐａおよびＴｎａのリーク電流は、トランジスタＴｐ１およびＴｎ１のゲートの電気的状態に影響しない。その上、減結合トランジスタＴｎｄおよびＴｐｄのゲートは、グランドおよび供給電圧Ｖｄｄに接続されず、クロック信号Ｅとその相補信号Ｅｃとにそれぞれ接続される。減結合トランジスタＴｐｄおよびＴｎｄは、よって、アクセストランジスタＴｐａおよびＴｎａのように、書き込みフェーズでは、すなわちクロック信号Ｅがハイレベルの際は、オン状態にあり、これによって、入力Ｄの値がラッチに加えられることを可能にする。しかし、これらは、記憶フェーズでは、すなわちクロック信号Ｅのローレベルの間は、常にオフであり、これによって、ラッチに記憶された値を、イオン化粒子による障害から保護する。
【００２４】
２つのアクセストランジスタＴｐａおよびＴｎａは、第１のインバータのトランジスタＴｐ１およびＴｎ１のゲートに直接接続されていないため、これらのトランジスタに影響を与える粒子によって誘発された一時的インパルスは、セルに記憶された値に影響しない。これらのアクセストランジスタの１つは、よって、削除することができる。この変更は、図８に示されており、この図では、アクセストランジスタＴｐａが削除されている。
【００２５】
それでも、図７または図８に係るセルでは、セルの入力Ｄに存在する新しい値が、第２のインバータ２の出力Ｑの値と競合することがある。この競合は、セルの書き込み時間に対する追加的な遅延を引き起こすことがあり、さらに、セルの書き込みフェーズの間に、電力消費を増加させ得る。これらの問題を避けるために、図９に示されるセルでは、第２のインバータ２が、３つの状態（１、０および高インピーダンス）を有するゲート３によって形成されたインバータ回路によって置き換えられており、ゲート３は、クロック信号Ｅと、その相補信号Ｅｃとによって、クロック信号Ｅがハイレベルにある際に、すなわち書き込みフェーズの間に、このゲートの出力が高インピーダンス状態となるように制御されている。これは、上述の競合をなくすことを可能にする。
【００２６】
図９において、セルのアクセス回路を形成するアクセストランジスタＴｐａおよび／またはＴｎａも、３つの状態を有する反転トランスミッションゲート３で置き換えられている。このゲートは、第２のインバータを構成するゲートが伝達を行い、簡素なインバータとして挙動するか、その逆である場合に、アクセス回路を構成するゲートが高インピーダンスとなるように、クロック信号Ｅとその相補信号Ｅｃとによって制御されている。これは、ラッチの入力Ｄに印加される信号の質の改善を可能にし、よって、その性能（速度、消費）を改善する。セルは、次いで、３つの連続する反転回路（第１のゲート、第１のインバータおよび第２のインバータを構成するゲート）を備え、セルの出力信号は、次いで、入力Ｄに存在する信号の相補信号Ｄｃにより構成される。
【００２７】
図１０に表されるように、３状態ゲート３は、２つのＰ型トランジスタＴｐ’およびＴｐと、２つのＮ型トランジスタＴｎおよびＴｎ’とを、２つの供給端子、例えば図１０のＶｄｄとグランドの間に、直列に連続して備える、直列回路によって構成することができる。トランジスタＴｐ’およびＴｎ’のゲートは、インバータの入力に接続されている（例えば、第２のインバータの入力Ｂ）。２つの中央のトランジスタＴｐおよびＴｎに共通の点は、インバータの出力（例えば第２のインバータの出力Ｑ）を構成する。ゲートの第１および第２の制御入力は、トランジスタＴｐおよびＴｎのゲートによって、それぞれ構成される。図９において、第２のインバータを構成するゲートの第１の制御入力、および第１のゲートの第２の制御入力は、クロック信号Ｅを受信し、一方、第２のインバータを構成するゲートの第２の制御入力、および第１のゲートの第１の制御入力は、その相補信号Ｅｃを受信する。
【００２８】
例えば図６に示される種類の２つの透明ラッチを、直列に接続して、マスター・スレーブラッチを形成することができる。クロック信号Ｅおよびその相補信号Ｅｃは、次いで、スレーブラッチにおいて反転させる必要がある。図１１に示されるように、異なるラッチを使用して、マスター・スレーブラッチのマスター部とスレーブ部とを達成することも可能である。図１１の特定の実施形態では、マスターラッチは、図９に係る透明ラッチで形成される。マスターラッチの第１のインバータの出力Ｂは、スレーブ部を形成する図６に係るセルの入力に接続される。スレーブ部のアクセストランジスタＴ’ｎａおよびＴ’ｐａは、その第２のインバータＴ’ｐ２，Ｔ’ｎ２と直列である、その第１のインバータＴ’ｐ１，Ｔ’ｎ１の入力Ａ’１およびＡ’２にそれぞれ接続される。その第２のインバータの出力Ｑ’＝Ｄは、通常はオフにされている減結合トランジスタＴ’ｐｄおよびＴ’ｎｄによって、入力Ａ’１およびＡ’２にそれぞれ接続される。クロック信号Ｅと、その相補信号Ｅｃとが、スレーブ部のアクセストランジスタＴ’ｐａおよびＴ’ｎａのゲートに、それぞれ印加される。図６に係るセルは、マスター・スレーブラッチの状態の保持期間（記憶フェーズ）の間に、スレーブ部のアクセストランジスタがオフであり、それぞれのチャンネルを通して流れるリーク電流が、入力Ａ’１およびＡ’２の電気的状態を劣化させるような状況に、スレーブ部が決しておかれないような場合に、スレーブ部を構成するのにより適している。これは、クロック信号Ｅをローレベルに強制することにより、マスター・スレーブラッチの保持状態が達成される場合に当てはまる。この場合、トランジスタＴ’ｐａおよびＴ’ｎａは、通常オン状態にあり、これらのトランジスタがオフの場合に作用するリーク電流の問題は、発生しない。
【００２９】
透明ラッチおよびマスター・スレーブラッチの他の様々な構成は、図５のセルをベースとして使用して達成することができる。
【００３０】
図６のセルのトランジスタの配置は、メモリセルを達成するために使用することもできる。図１２の特定の実施形態において、アクセストランジスタＴｎａおよびＴｐａは、書き込みゲートを形成し、それらのゲートは、書き込みワードラインＬｍＥと、相補書き込みワードラインＬｍＥｃとに、それぞれ接続される。セルの入力Ｄは、書き込みビットラインＬｂＥに接続される。書き込みゲートから独立した読み出しゲートは、セルの出力Ｑと読み出しビットラインＬｂＬとの間に接続されたＮ型の他のアクセストランジスタＴｎａ１によって形成される。アクセストランジスタＴｎａ１のゲートは、読み出しワードラインＬｍＬに接続されている。読み出し動作において、アドレッシング回路（図示せず）がアクティブ化され、読み出しワードラインを１に変化させる。セルに記憶された値は、次いで、アクセストランジスタＴｎａ１によって、読み出しビットラインＬｂＬに伝達される。書き込み動作において、書き込まれるべき値が、書き込み増幅器（図示せず）によって、書き込みビットラインに、よってセルの入力Ｄに印加され、一方、書き込みワードおよび相補書き込みワードラインは、それぞれ１および０に変化する。
【００３１】
図１２のセルは、特に、独立した読み出しおよび書き込みゲートを有するメモリ、例えば、同一サイクルでワードの読み出しと他のワードの書き込みを行うレジスタファイルメモリの実施、および、ＦＰＧＡ回路構成メモリの実施に、より適している。
【００３２】
書き込み速度を増加させるために、書き込み動作の間に、読み出しビットラインＬｂＬに接続された第２の書き込み増幅器を使用することができ、読み出しワードラインＬｍＬは、書き込みワードラインＬｍＥおよび相補書き込みワードラインＬｍＥｃと同時にアクティブ化される。セルの出力Ｑの状態は、よって、書き込みビットラインにより書き込まれるべき値の伝播を待つことなく変更される。これはしかし、１つのワードへの書き込み動作と、他のワードへの読み出し動作とを、同時に行うことを可能としない、という欠点をもたらす。この種の実施形態は、よって、メモリの１つのワードの読み出しと、他のワードの書き込みとを、同じサイクルで行うことを可能としない。それでも、この変更がなくても、図１２のセルは、高速の書き込み動作を行なうことを可能とする。永続的にオフにされている減結合トランジスタＴｐｄおよびＴｎｄは、実際に、第２のインバータによって、その出力Ｑに生成された値と、書き込みゲートから第１のインバータの入力Ａ１およびＡ２に印加された新たな値との間の競合を防止する。これらは、よって、高速の書き込み動作を可能にする。読み出し速度に関する限り、相補読み出しビットラインＬｂＬｃ（図示せず）と、第１のインバータの出力Ｂおよび相補読み出しビットラインＬｂＬｃの間に接続され、読み出しワードラインＬｍＬによって制御される、Ｎ型トランジスタＴｎａ１ｃ（図示せず）とを加えることが可能である。差動増幅器を、次いで、相補値を保持する２つの読み出しビットラインに接続して、非常に高速の読み出し動作を行なうことができる。
【００３３】
図１３に係るセルは、追加のアクセストランジスタＴｎａ２が、セルの出力Ｑに接続されるという点が、図１２のセルと異なる。Ｎ型のアクセストランジスタＴｎａ２は、グランドおよび読み出しビットラインＬｂＬの間で、アクセストランジスタＴｎａ１と直列に接続されている。アクセストランジスタＴｎａ２のゲートは、セルの出力Ｑに直接接続されている。読み出し動作の前に、読み出しビットラインＬｂＬは、値１にプリチャージされる。このようにして、読み出しワードラインＬｍＬをアクティブ化することによって読み出し動作が行なわれる場合に、セルの出力Ｑの値が０であれば、読み出しビットラインＬｂＬは、１のままとなる。この場合、トランジスタＴｎａ２は、オフにされる。他方で、読み出しビットラインＬｂＬは、セルの出力Ｑの値が１であれば、このケースではトランジスタＴｎａ２およびＴｎａ１がオンであるため、０に変化する。このセルは、図１２のセルのように、読み出しまたは書き込み動作に別々のワードラインを使用しているが、共通のワードラインを用いることもでき、しかし、１つのワードを読み出し、同時に他のワードを書き込む可能性は、次いで失われる。
【００３４】
図１２に表されるセルにおいて、第２の読み出しゲート（図示されず）を加えて、１つの書き込みゲートと２つの独立読み出しゲートとを有するメモリを形成することができる。この種のメモリは、１つのワードについての書き込み動作と、２つの他のワードについての読み出し動作とを、同一のサイクルで行うことを可能にする。この種のメモリは、マイクロプロセッサデータパスで使用されるレジスタファイルの生成に、特に適している。図１２の第２の読み出しゲートを達成するために、第２の読み出しビットラインＬｂＬ２と、セルの出力Ｑおよび第２の読み出しビットラインＬｂＬ２の間に接続され、第２の読み出しワードラインＬｍＬ２によって制御される第２のアクセストランジスタＴｎａ２と、を加えることができる。同様に、第２の読み出しゲートを、図１３に加えることができる。
【００３５】
図１２および図１３のセルの入念なシミュレーションを行って、アクセストランジスタＴｐａおよびＴｎａを通して流れるリーク電流が、入力Ａ１およびＡ２の電気的状態に悪影響を与えないよう、チェックする必要がある。この問題に敏感でないセルが、図１４に表されている。このメモリセルでは、図８の代わりの実施形態に基づき、減結合トランジスタＴｎｄおよびＴｐｄのゲートは、書き込みワードラインＬｍＥと、相補書き込みワードラインＬｍＥｃとに、それぞれ接続される。図１２でのように、セルの入力Ｄは、書き込みビットラインに接続され、一方、セルの出力Ｑは、そのゲートが読み出しワードラインＬｍＬに接続されている、アクセストランジスタＴｎａ１によって、読み出しビットラインに接続される。記憶フェーズでは通常オフである、２つの減結合トランジスタは、よって、書き込み動作の間はオンとなる。
【００３６】
図１２〜図１４のセルの１つの短所は、それらが、書き込みワードラインＬｍＥと、相補書き込みワードラインＬｍＥｃとを使用することである。これは、多数の相互接続ラインを必要とする。このことは、現在の集積回路技術が多数の相互接続を可能にするため、大きなハンディキャップではないが、この問題がハンディキャップとなる場合では、単一の書き込みワードラインのみを必要とするセルを提供することは、興味が持たれるであろう。
【００３７】
図１５は、このようなセルの１つを示しており、このセルは、Ｐ型である第１の減結合トランジスタＴｐｄが、Ｎ型である減結合トランジスタＴｎｄ１によって置き換えられるという点が、図１４に係るセルと異なる。減結合トランジスタＴｎｄ１は、よって、第２の減結合トランジスタＴｎｄのように、書き込みワードラインＬｍＥによって制御することができ、このことは、相補書き込みワードラインＬｍＥｃの除去を可能にする。しかし、入力Ａ１およびＡ２のように、出力Ｑの正しい値が１に等しい場合、減結合トランジスタＴｎｄ１のドレインに影響を与えるイオン化粒子が、１から０に変化する一時的インパルスを、入力Ａ１に生成し、トランジスタＴｐ１を、オン状態にスイッチさせることができる。特に予防策が行われない場合、この障害は、次いで、第１および第２のインバータの出力ＢおよびＱに伝播することができ、セルの状態を変更することができる。それでも、この伝播は、入力Ａ２が１に止まり、トランジスタＴｎ１を通して流れる電流が、この伝播に対抗することにより、打ち消される。この電流は、原理的に、セルの正しい状態を維持するはずであり、それは、オン状態では、Ｎ型トランジスタを通して流れる電流が、同サイズのＰ型トランジスタを通して流れる電流よりも大きいためである。トランジスタＴｎ１のチャンネルの幅を増加し、これによりその抵抗を減少させることは、状況を改善し得る。
【００３８】
他の、より強固な解決策は、第１のインバータにおいて、トランジスタＴｐ１およびＴｎ１の間に直列に接続された追加のＰ型トランジスタＴｐ１’（図１５の点線）を設けることに存する。第１のインバータの出力Ｂは、次いで、トランジスタＴｎ１およびＴｐ１’のドレインを接続するノードが受け持つ。追加のトランジスタＴｐ１’のゲートは、入力Ａ２に、すなわち、第２の減結合トランジスタＴｎｄのドレインに接続される。この入力Ａ２の状態は、入力Ａ１に衝突するイオン化粒子によって影響されないため、トランジスタＴｐ１’はオフのままとなり、入力Ａ１に生成された障害の伝播を防ぐ。
【００３９】
同様に、２つの減結合トランジスタがＰ型であるセルを達成することも可能であるが、この解決策は、２つのＮ型の減結合トランジスタを使用する解決策ほど有利ではない。この場合、トランジスタＴｎ１のゲートに接続されたＰ型の減結合トランジスタに衝突する粒子に対する良好な保護を得るために、オン状態において第１のインバータのＰ型トランジスタＴｐ１を通して流れ込む電流は、実際に、オン状態において第１のインバータのＮ型トランジスタＴｎ１を通して流れ込む電流よりも大きくなければならない。また、第１のインバータにおいて、トランジスタＴｐ１およびＴｎ１の間に直列に接続される追加のＮ型トランジスタを設けることも、可能である。この追加のトランジスタのゲートは、次いで、好ましくは、入力Ａ１、すなわち第１の減結合トランジスタＴｐｄのドレインに接続される。
【００４０】
２つの減結合トランジスタが同じ種類であるセルの１つの欠点は、出力Ｑを、電源ライン電位の限界以上に押しやる一時的インパルスが、入力Ａ１と入力Ａ２の両方に伝播し得ることである。例えば、図１５のセルにおいて、出力Ｑと入力Ａ１およびＡ２とが１である場合、ＶＴｎを減結合トランジスタＴｎｄおよびＴｎｄ１のしきい値電圧とする−Ｖｑ＞ＶＴｎとなるように、出力Ｑを負の電圧Ｖｑに変化させる一時的インパルスが、入力Ａ１およびＡ２に伝播し、次いで、セル全体に伝播し、これにより、その状態を反転する。この状況は、比較的活動的なイオン化粒子の動作が、セルの出力Ｑの電圧を、このような負の値Ｖｑ（−Ｖｑ＞ＶＴｎ）に押しやって、トランジスタＴｎｄ１およびＴｎｄを介して入力Ａ１およびＡ２の値を変えるのに十分に長い時間、その値に維持することを要求する。このような電荷の動作は、その上、出力Ｑに接続されたＮ型トランジスタのドレイン／ソースによって形成される浮遊ダイオードと、それらのＰ型シンクとによって制限される。これらのダイオードは、出力Ｑの電圧を、負の値Ｖｑにもっていき、−Ｖｑが、それらのしきい値電圧よりも大きくなるような、どのような過剰な負の電荷も吸収する。その結果、図１５でのような、同じ種類の減結合トランジスタ（Ｔｎｄ，Ｔｎｄ１）の使用は、セルの複雑さを減少させることを可能にするが、より劣った保護を提供する。
【００４１】
図１２〜図１５のセルは、読み出しフェーズにおいて、単一の読み出しビットラインＬｂＬを使用する。これは、ビットラインの容量が大きく、読み出しフェーズにおけるセルによるそれらの充電および放電が、長時間を要求し得る大きなメモリにとっては、欠点である。この場合、図１６に表されるような、ビットラインＬｂおよび相補ビットラインＬｂｃに接続された差動読み出し増幅器（図示せず）の使用が、読み出し時間の減少を可能にする。図１６は、読み出しビットラインＬｂＬ、書き込みビットラインＬｂＥ、および書き込みワードラインＬｍＥが、ビットラインＬｂ、相補ビットラインＬｂｃおよびワードラインＬｍによってそれぞれ置き換えられていることが、図１５と異なる。読み出しワードラインＬｍＬは除去され、トランジスタＴｎａ１のゲートが、ワードラインＬｍに接続される。加えて、アクセストランジスタＴｎａが、第２のインバータの出力Ｑではなく、セルの入力Ｄと、第１のインバータの出力Ｂとの間に接続されている。書き込みフェーズの間、書き込み増幅器は、ビットラインＬｂと、相補ビットラインＬｂｃとに接続され、ワードラインＬｍは、１に設定される。読み出し動作の前に、ビットラインＬｂと相補ビットラインＬｂｃが、Ｖｄｄ／２に近い値にプリチャージされる。読み出し動作の間に、ワードラインＬｍは１に設定され、ビットラインＬｂと、相補ビットラインＬｂｃとに接続された読み出し差動増幅器は、セルにおいて読み出される値を決定する。以上、同種の減結合トランジスタの使用は、より低い保護をもたらすことが理解された。より頑強なセルを得るために、図１６のＮ型の減結合トランジスタＴｎｄ１を、Ｐ型の減結合トランジスタによって置き換えることができる。この場合、相補ワードラインＬｍｃを使用して、減結合トランジスタＴｐｄのゲートが制御される。
【００４２】
図１６に係るセルの他の欠点は、読み出しフェーズの間に、相補ビットラインＬｂｃが第１のインバータの出力Ｂに接続されることに関連している。一時的インパルスが、入力Ａ１またはＡ２に影響を与え、読み出し動作のすぐ前（よって、影響を受けた入力または出力の電気的状態を復元する時間を、セルが有していない）に、第１のインバータの出力Ｂを高インピーダンス状態に設定すると、相補ビットラインＬｂｃの出力Ｂへの接続は、誤った読み出し結果またはセルの状態の反転などの、有害な効果を持つ可能性がある。このような状況は、しかし、大きなサイズのメモリではほとんど起こらず、それは、所与の時間にセルが読み出される確率が、メモリのワード数に逆比例するからである。加えて、読み出し動作の間に、ワードラインＬｍは、２つの減結合トランジスタＴｎｄおよびＴｎｄ１をオン状態に設定する。出力Ｂは、よって、入力Ａ１および／またはＡ２を、それらの正しい状態に持っていき、セルの状態を補強することができる。最終的な結果は、セルトランジスタのサイズ、インバータの入力Ａ１，Ａ２および出力Ｂ，ＱならびにビットラインＬｂ，Ｌｂｃの容量、プリチャージ電位、電源のレベルおよび読み出し増幅器の寸法決めなどの、回路の電気的な特性に依存する。この現象に対するその敏感度を評価するために、回路の正確なシミュレーションが必要であり、回路の頑強性を向上するために、回路の再寸法決めが必要となる場合もある。
【００４３】
図１７に係るメモリセルは、好ましい相補リフレッシュ信号を、減結合トランジスタＴｐｄおよびＴｎｄのゲートに周期的に印加することが、図５に係るセルと異なる。セルに記憶された状態は、次いで、リフレッシュ信号を用いて保持され、リフレッシュ信号は、書き込みフェーズの外では通常オフである減結合トランジスタを、周期的に短期間オン状態にスイッチする。
【００４４】
図１７に表された特定の実施形態において、リフレッシュ信号Ｓｒが、減結合トランジスタＴｎｄのゲートに印加され、その相補信号Ｓｒｃが、減結合トランジスタＴｐｄのゲートに印加される。リフレッシュ信号ＳｒおよびＳｒｃは、減結合トランジスタＴｎｄおよびＴｐｄを、ほとんどの時間オフに維持し、短いリフレッシュ間隔の間のみ周期的にオンにする、周期的な低周波信号である。リフレッシュ信号による、減結合トランジスタの制御は、特に、図５〜図１６に係るセルのうちいずれかの、トランジスタの配置を、リーク電流、特にアクセストランジスタのリーク電流が、セルの状態を損ない得るかどうかの心配なしに、使用することを可能にする。その上、読み出し動作の間に、ビットラインが、第１のインバータの出力Ｂに接続される、代わりの実施形態においては、これらのリフレッシュ信号の使用は、入力Ａ１またはＡ２に影響を与える障害により、セルの出力Ｑが高インピーダンスである場合に、読み出し動作を行なう可能性を減少させる。
【００４５】
周期的なリフレッシュ信号Ｓｒは、期間Ｔ内の短い時間間隔の間、値１を取る。この時間間隔の継続時間は、セルの出力Ｑの状態が入力Ａ２の劣化した状態を復元するのに必要な時間に従い計算される。この復元は、この時間間隔の間はオン状態である、減結合トランジスタＴｎｄのチャンネルを通して流れる電流によって行われる。リフレッシュ信号期間Ｔは、様々な考慮から決定することができる。
【００４６】
まず、リーク電流が、入力Ａ２の状態を劣化させる傾向がある場合、期間Ｔは、これらの電流が、入力Ａ２のロジック状態を変更するのに必要な時間よりも短くなる。さらに、読み出し動作の間に、第１のインバータの出力Ｂにビットラインが接続される、代わりの実施形態において、図１６に示されるように、期間Ｔは、インバータの出力Ｂが、入力Ａ２に影響を与える障害により高インピーダンス状態にある間に、読み出し動作を行なう確率を減少させるように選択することができる。この場合、期間Ｔは、期間Ｔの間に所与のメモリワードを読み出す確率が、低いままとなるようにして決定される。例えば、５００，０００ワードを備えるメモリでは、読み出し動作が、平均して２サイクルのうちの１サイクルにおいて行われると仮定すると、各ワードは、平均して１，０００，０００サイクルごとに読み出される。従って、期間Ｔが、１，０００サイクルの継続時間を有する場合、上述の確率は非常に低くなる。リフレッシュ信号Ｓｒｃは、同様の特性を有する。同じ期間および同じリフレッシュ間隔（２つの期間の小さい方、および２つのリフレッシュ間隔の大きい方）を、次いで、両方のリフレッシュ信号に使用することができ、これにより、信号Ｓｒの相補信号を、リフレッシュ信号Ｓｒｃとして使用することを可能にする。
【００４７】
リフレッシュ信号は、任意のタイプ、例えば、透明またはマスター・スレーブラッチタイプ、ＳＲＡＭメモリセルタイプのセル、または読み出しゲートおよび書き込みゲートを有するメモリセルにおいて、特に、図６〜図９および図１１〜図１６に係るセルにおいて、減結合トランジスタの制御に用いることができる。図１５および図１６でのように、２つの減結合トランジスタが同一のものである場合、これらは、２つの減結合トランジスタのゲートに印加される単一のリフレッシュ信号により制御される。リフレッシュ信号を使用するラッチのケースでは、ラッチを順序付けるクロック信号をディセーブルすることにより、ラッチの動作がディセーブルされる場合（保持状態）にのみ、これらの信号をアクティブ化することが有用である。この種のディセーブリングは、特定の数のサイクルの間に、クロック信号をローまたはハイレベルに強制する信号によってアクティブ化される。これらの信号は、次いで、クロックがディセーブルされていない場合に、リフレッシュ信号をディセーブルするのに使用することができ、これは概ね、ほとんどの時間を表す。
【００４８】
図５に係るメモリセルにおいて、減結合トランジスタを永続的にオフにすることは、それらのゲートを供給電圧Ｖｄｄまたはグランドに接続することによって達成されるが、Ｎ型の減結合トランジスタを、そのしきい値電圧ＶＴｎよりも低い任意の電圧Ｖｎ（Ｖｎ＜ＶＴｎ）によってオフにすること、およびＰ型の減結合トランジスタを、そのしきい値電圧ＶＴｐよりもＶｄｄ−Ｖｐが低く、すなわちＶｐ＞Ｖｄｄ−ＶＴｐとなるように、任意の電圧Ｖｐによってオフにすることも可能である。オフにされたトランジスタＴｐｄおよびＴｎｄのリーク電流を増加するために、選択された電圧Ｖｐは、Ｖｄｄよりも低く、電圧Ｖｎは、０よりも高く、すなわちＶｄｄ＞Ｖｐ＞Ｖｄｄ−ＶＴｐおよび０＜Ｖｎ＜ＶＴｎとなる。減結合トランジスタのゲートに印加される電圧ＶｎおよびＶｐは、任意の適切な手段によって得ることができる。劣化された電位を有するこのようなメモリセルが、図１８に示されている。
【００４９】
図１８に係るセルにおいて、入力Ａ１およびＡ２の正しい状態を復元する電流は、図５に係るセルのオフにされた減結合トランジスタを通して流れるリーク電流よりも高く、これは、これらの電流の弱さに関連する問題を解決する。ＮＭＯＳトランジスタのゲートに印加される電圧が、このトランジスタのしきい値電圧よりも低い場合、このトランジスタは、実際に、オフにされる。この状態では、そのソースとドレインの間の唯一の電流は、リーク電流である。
【００５０】
このリーク電流の値は、ＮＭＯＳトランジスタのゲートに印加される電圧に依存する。この電圧が、トランジスタのしきい値電圧に近いほど、この電流が高くなる。ＮＭＯＳトランジスタのゲートに印加される電圧の、８０ｍＶの増加は、この電圧がそのしきい値電圧よりも低く止まるという条件で、そのソース−ドレインリーク電流を、約１０の因数で乗算する。例えば、ＮＭＯＳトランジスタのしきい値電圧ＶＴｎが、０．５Ｖであり、ＰＭＯＳトランジスタのしきい値電圧ＶＴｐが、０．５Ｖであり、供給電圧Ｖｄｄが、１．８Ｖである技術において、０．４Ｖの電圧Ｖｎを、図１８の減結合トランジスタＴｎｄのゲートに印加することは、図５の減結合トランジスタＴｎｄのソース−ドレインリーク電流と比べて、このトランジスタのソース−ドレインリーク電流を、ほぼ１００，０００によって乗算する。よって、図５において、減結合トランジスタＴｎｄのリーク電流が、ノードＡ２の値を復元するのに３００μｓを費やす場合、図１８におけるこの復元の持続時間は、わずか３ｎｓとなる。そのしきい値電圧ＶＴｎよりも低いが、このしきい値に近い電圧Ｖｎにより制御される減結合トランジスタＴｎｄの使用は、よって、ノードＡ２のレベルを劣化させるアクセストランジスタＴｎａのどのようなソース−ドレインリーク電流の危険も防ぐ。この種の解決策は、従って、特に、この危険が存在する図６、図１２および図１３に表される種類のセルに、より適している。その上、ノードＡ２のレベルが、イオン化粒子の衝突に続いて劣化される場合、そのしきい値電圧ＶＴｎよりも低いが、このしきい値電圧に近い電圧Ｖｎにより制御される減結合トランジスタＴｎの使用は、非常に短い時間間隔で、このノードの正しい値を復元する。よって、セルがメモリの一部を形成する場合、ノードＡ２の値が復元される前にこのセルが読み出される確率は、非常に低くなる。従って、この種の解決策も、このような読み出し動作が誤った値を生成し得る、図１６に表される種類のメモリセルに、特に適している。
【００５１】
同様の関係が、しきい値電圧ＶＴｐと、ＰＭＯＳトランジスタのソース−ドレインリーク電流との間に存在する。電圧Ｖｐによって、Ｖｄｄ−Ｖｐがそのしきい値電圧ＶＴｐよりも低いがこのしきい値電圧に近くなるように制御される、減結合トランジスタＴｐｄの使用は、ノードＡ１に関する限り、同種の問題を解決することを可能にする。
【００５２】
上述したように、減結合トランジスタＴｐｄおよびＴｎｄのソース−ドレインリーク電流は、アクセストランジスタＴｎａおよびＴｐａのソース−ドレインリーク電流よりも、数桁高くなる。アクセストランジスタは、よって、図６、図１２および図１３ならびに図１１のスレーブ部でのように、第１のインバータの入力Ａ１およびＡ２に、これらのアクセストランジスタのリーク電流がこれらの入力の電気的状態を劣化できないような状態で接続することができる。これは、図７〜図９、図１４および図１５ならびに図１１のマスター部のセルと比べて、減少したアクセス時間の利点を有する。
【００５３】
図７〜図９および図１１のマスター部のラッチと比べて、図６のラッチの他の利点は、セルの電力消費の減少に存する。図６に係るセルにおいて、クロック信号Ｅおよびその相補信号Ｅｃは、実際に、２つのトランジスタ（ＴｐａおよびＴｎａ）を制御し、一方、図７〜図９に係るセルおよび図１１のマスター部では、クロック信号Ｅとその相補信号Ｅｃは、図７、図９および図１１のマスター部については、４つのトランジスタ（Ｔｐａ，Ｔｎａ，ＴｐｄおよびＴｎｄ）を制御し、図８については、３つのトランジスタを制御する。これは、結果として、図６のセルに関して、より低い電力消費をもたらす。
【００５４】
図６のセルの電力消費は、また、従来のラッチの消費と比べて減少されている。従来のラッチがアクセスされると、アクセストランジスタＴｐａおよびＴｎａが接続されているセルの第１のインバータ１の入力Ａは、実際に、セルに記憶された値と、記憶されるべき新たな値との間での競合を防ぐために、第２のインバータ２の出力Ｑから切り離す必要がある。このような競合は、ラッチの速度を減少させ、その電力消費を増加させる。追加の入力インバータ４（図１９での点線）を、セルの入力Ｄに接続して、アクセストランジスタＴｐａおよびＴｎａのソースに印加される信号が、良質であることを保証することができる。図１９に表されるように、この切り離しは、従来、第２のインバータの出力Ｑと、第１のインバータの入力Ａとの間に並列に接続されている、切り離しトランジスタＴｐｘおよびＴｎｘによって行われている。アクセストランジスタＴｎａのゲートに印加されるクロック信号Ｅと、アクセストランジスタＴｐａのゲートに印加されるその相補信号Ｅｃとは、次いで、切り離しトランジスタＴｐｘおよびＴｐｎのゲートに、それぞれ印加される。図２０に示されている既知の代わりの実施形態において、この切り離しは、図９および図１０に表される種類の３状態ゲート３を用いて、第２のインバータ２を構成することにより行うこともできる。ゲート３は、次いで、クロック信号Ｅおよびその相補信号Ｅｃによって制御される。競合は、ラッチでの各書き込み動作において、切り離しトランジスタＴｐｘおよびＴｎｘをオフにすることによって、または３状態ゲートを、高インピーダンス状態に命令することよって、回避される。しかし、この命令も、電力消費の原因である。図１９および図２０で表されている従来のラッチは、よって、図６に係るラッチの消費よりも高い電力消費を有する。
【００５５】
図６に示されている実施形態において、書き込みフェーズにおけるデータ転送レートは、第１のインバータの入力Ａ１において、不十分と証明される可能性がある。図２１に表されるように、この欠点は、追加のＮ型アクセストランジスタＴｎａ’を、アクセストランジスタＴｐａと並列に接続することにより、克服することができ、この追加のアクセストランジスタのゲートは、アクセストランジスタＴｎａのように、クロック信号Ｅによって制御されている。しかし、図１５において減結合トランジスタＴｎｄ１を入力Ａ１に接続するように、追加のアクセストランジスタＴｎａ’を入力Ａ１に接続することは、そのドレインに影響を与えるイオン化粒子が、入力Ａ１において１から０に変化する一時的インパルスを伝達し、トランジスタＴｐ１をオン状態にすることを可能にすることがある。このような障害が、出力ＢおよびＱに伝播することを防ぐために、追加のＮ型トランジスタＴｎ’１（図２１における点線）または追加のＰ型トランジスタを、図１５と同様のやり方で、第１のインバータのトランジスタＴｐ１およびＴｎ１の間に直列に接続することが可能であり、この追加のトランジスタのゲートは、第１のインバータの入力Ａ２に接続されている。
【００５６】
同様に、第１のインバータの入力Ａ１での書き込み速度を向上させるために、図７に係る実施形態は、図２２に示されるように、追加のＮ型の減結合トランジスタＴｎｄ’を、入力Ａ１に接続された減結合トランジスタＴｐｄと並列に接続することによって、変更することができ、この追加の減結合トランジスタのゲートは、クロック信号Ｅによって制御されている。前述のように、そのゲートが入力Ａ２に接続されている、追加のトランジスタＴｎ’１（図２２の点線）は、好ましくは、第１のインバータのトランジスタＴｐ１およびＴｎ１の間に直列に接続されている。
【００５７】
複雑な回路では、クロック信号Ｅの１つの分岐、およびその相補信号Ｅｃの１つの分岐を用いて、多数のラッチを制御することができる。この場合、これらの分岐によって制御される電気的なキャパシタンスが高く、強力なバッファ回路を、これらの分岐のそれぞれで用いて、分岐が、これらの多数のラッチを制御することを可能にする。各分岐の大きな容量により、その関連する増幅器に衝突したイオン化粒子によって、ラッチに注入された電荷は、その電圧を大きく変更することができない。さらに、この電荷は、分岐の強力なバッファ回路によって、非常に高速に除去される。クロック回路に衝突したイオン化粒子は、従って、ラッチにおける誤りを増加させることはできない。
【００５８】
他の既知の実施形態において、図２３に示されているように、２つの直列接続されたインバータ５および６が、各ラッチと関連付けられ、これらのインバータは、クロック信号Ｅの主分岐から、ラッチを制御するように設計されたクロック信号Ｅｃ１およびＥ１をそれぞれ局部的に生成する。この場合、クロック信号Ｅｃ１およびＥ１を供給するサブ分岐のキャパシタンスは小さく、関連するインバータ５および６は、小さなサイズのものである。インバータ５および６のトランジスタに衝突するイオン化粒子は、次いで、信号Ｅ１および／またはＥｃ１の電圧を著しく変更することができる。これらは、次いで、その入力Ｄにおけるラッチを過度に接続して、ラッチに記憶された値を損なう場合がある。
【００５９】
本発明の他の目的によると、図２４に示されるように、ラッチは、２つの別個のサブ分岐に直列に接続されたクロックインバータの２つの対を使用して、これらの障害から保護されている。入力で信号Ｅを受信する、直列に接続されたクロックインバータ５および６の第１の対は、第１のクロック信号Ｅ１（入力がインバータ５の出力に接続されている、インバータ６の出力において）と、その相補信号Ｅｃ１（入力が信号Ｅを受信する、インバータ５の出力において）とを供給する。クロックインバータ７および８の第２の対は、同様のやり方で、第２のクロック信号Ｅ２およびその相補信号Ｅｃ２を供給する。
【００６０】
２つの別個のサブ分岐が、よって、各ラッチと関連付けられている。第１のクロック信号Ｅ１およびその相補信号Ｅｃ１が、次いで、図７または図８に係るセル、あるいは図９のラッチの入力に接続された制御アクセスゲート３において、それぞれＮ型（Ｔｎａ）およびＰ型（Ｔｐａ）の、アクセストランジスタのゲートに印加される。図７〜図９において、第２のクロック信号Ｅ２およびその相補信号Ｅｃ２が、次いで、それぞれＮ型（Ｔｎｄ）およびＰ型（Ｔｐｄ）の、減結合トランジスタのゲートに印加される。この場合、一方のサブ分岐のインバータのうちの１つが、イオン化粒子によって影響された場合、同じラッチに関連付けられた他方のサブ分岐のインバータは、影響されない。ラッチの状態は、従って、クロック信号Ｅ１，Ｅｃ１，Ｅ２およびＥｃ２を生成するクロックインバータ５〜８に衝突する粒子によって、過度に損なわれることがない。
【００６１】
しかし、この保護を効率的にするために、減結合トランジスタＴｎｄおよびＴｐｄを、ラッチの書き込みパスに、図７〜図９で示されるように、すなわちラッチの入力と２つのインバータの入力との間に接続して、粒子によって生成された迷走インパルスが、アクセス回路（Ｔｐａ，Ｔｎａ）を制御するクロック信号Ｅ１およびＥｃ１を過度にアクティブ化した場合、このパスをブロックする必要がある。減結合トランジスタＴｎｄおよびＴｐｄが書き込みパスの外に配置されている、図６に係るセルでは、クロック信号Ｅ２およびＥｃ２による減結合トランジスタの制御は、この保護を提供しない。
【００６２】
図７〜図９において、入力Ｄをラッチの出力Ｑに接続するパスに減結合トランジスタＴｎｄおよびＴｐｄを接続することは、ラッチの速度を減少させ、入力値が、ＰＭＯＳトランジスタのみによって入力Ａ１に転送され（弱い０レベル転送）、かつ入力値が、ＮＭＯＳトランジスタのみによってノードＡ２に転送される（弱い１レベル転送）と、なお一層、速度を減少させる。図２５および図２６に示されているラッチは、この問題を改善することを可能にする。これらの図において、ラッチの出力は、アクセス回路（Ｔｐａ，Ｔｎａ）によってラッチの入力Ｄに接続された単一の入力を有する、第２のインバータ（Ｔｎ２，Ｔｐ２）の出力（Ｄｃ）によって形成されている。減結合トランジスタＴｎｄおよびＴｐｄは、以前のように、第２のインバータの出力と、第１のインバータ（Ｔｐ１，Ｔｎ１）の２つの入力の間に接続されている。２入力のインバータ（Ｔｐ１，Ｔｎ１）と、単一の共通入力を備えるインバータ（Ｔｐ２，Ｔｎ２）とをそれぞれ示すネーミング、第１および第２のインバータは、維持されているが、これらのインバータをループに接続する、ラッチの入力からの順番は、前の図に対して逆にされている。減結合トランジスタＴｐｄおよびＴｎｄは、図７でのように、ラッチの入力Ｄと第１のインバータ（Ｔｐ１，Ｔｎ１）の入力Ａ１およびＡ２の間の最短のパス、および、書き込みパスにおいて接続されているが、これらはもはや、パスにおいて、ラッチの入力Ｄと出力Ｑｃの間には配置されない。
【００６３】
クロック信号Ｅ１およびＥ１ｃによってそれぞれ制御される、２つの切り離しトランジスタＴｐｂおよびＴｎｂは、第１のインバータ（Ｔｐ１，Ｔｎ１）の出力と、第２のインバータ（Ｔｐ２，Ｔｎ２）の共通入力との間に並列に接続され、書き込みフェーズ（Ｅ１＝１およびＥ１ｃ＝０）の間に、書き込まれるべき値と、第１のインバータの出力の値との間の、過剰消費と速度の減少を起こし得るどのような競合も防ぐ。これらの切り離しトランジスタは、実際には、書き込みフェーズの間にオフにされ、書き込みフェーズの外でオンにされて、フィードバックループを再び閉じる。
【００６４】
図２５の実施形態において、クロック信号Ｅ２が、次いで、減結合トランジスタＴｎｄのゲートに印加され、その相補信号Ｅ２ｃが、減結合トランジスタＴｐｄのゲートに印加される。よって、書き込みフェーズ（Ｅ１＝Ｅ２＝１，Ｅ１ｃ＝Ｅ２ｃ＝０）の間に、新たな入力値Ｄが、第２のインバータ（Ｔｐ２，Ｔｎ２）の入力および出力、ならびに第１のインバータ（Ｔｐ１，Ｔｎ１）の２つの入力Ａ１およびＡ２に達し、ラッチの値を変更することができる。書き込みフェーズの外、すなわち、記憶フェーズ（Ｅ２＝０，Ｅ２ｃ＝１）では、減結合トランジスタＴｎｄおよびＴｐｄは、オフにされ、ラッチは、そのトランジスタのいずれかに衝突した粒子によって誘発された一時的インパルスから保護される。ラッチは、また、クロック信号（Ｅ１，Ｅ１ｃ，Ｅ２，Ｅ２ｃ）を生成するクロックインバータのトランジスタに衝突した粒子によって誘発された一時的インパルスから保護され、これは、クロックＥ２およびＥ２ｃによって制御される減結合トランジスタＴｎｄおよびＴｐｄが、書き込みパスに配置されるためである。以前のように、記憶フェーズにおいて（書き込みフェーズの外で）、入力Ａ１およびＡ２の値は、オフにされた減結合トランジスタＴｐｄおよびＴｎｄを通して流れるリーク電流によって保持され、これらのトランジスタのゲートは、次いで、それぞれＶｄｄ（Ｅ２ｃ＝１）およびグランド（Ｅ２＝０）となる。
【００６５】
代わりの実施形態において、入力Ａ１およびＡ２は、周期的にリフレッシュすることができる。減結合トランジスタＴｎｄのゲートに印加されるクロック信号Ｅ２は、従って、クロック信号（ＥまたはＥ２）とリフレッシュ信号Ｓｒとを重ねることにより構成された、信号Ｆｎによって、置き換えることができる。信号Ｆｎ＝Ｅ＋ＳｒまたはＥ２＋Ｓｒは、よって、書き込みフェーズにおいてはＶｄｄと等しく、書き込みフェーズの外では、Ｓｒに等しい。同様に、クロック信号の相補信号ＥｃまたはＥ２ｃ、およびリフレッシュ信号（Ｆｐ＝Ｅｃ．Ｓｒｃ）の相補信号Ｓｒｃによって構成された信号Ｆｐは、減結合トランジスタＴｐｄのゲートにおいて使用することができる。トランジスタＴｐｄのゲートは、よって、書き込みフェーズの間は接地され、書き込みフェーズの外ではＳｒｃに等しい。
【００６６】
同様に、クロック信号とリフレッシュ信号を重ねることによって構成された信号ＦｎおよびＦｐを、任意の種類のセル、特に図７〜図９および図１１〜図１６に係るセルにおける減結合トランジスタを制御するために、クロック信号ＥおよびＥｃの代わりに使用することができる。
【００６７】
図１８でのように、記憶フェーズにおいて、図２５の減結合トランジスタＴｎｄおよびＴｐｄのリーク電流を増加することも可能である。書き込みフェーズの間に、トランジスタＴｎｄおよびＴｐｄのゲートにそれぞれ印加される信号ＦｎおよびＦｐは、従って、それぞれＶｄｄおよびグランドとなることができ、記憶フェーズの間（Ｅ１＝０，Ｅ１ｃ＝１）に、ゼロより大きいがしきい値電圧ＶＴｎより小さい値Ｖｎと、Ｖｄｄより小さいＶｐとを、それぞれ取ることができ、Ｖｄｄ−ＶＴｐ＜Ｖｐ＜Ｖｄｄとなる。
【００６８】
信号ＶｎおよびＶｐは、値１（Ｖｄｄ）および０（グランド）を取るロジック信号ではないため、信号ＦｎおよびＦｐは、単純にロジックゲートによって生成することはできない。図２６および図２７は、信号ＦｎおよびＦｐをそれぞれ供給する回路の好適な実施形態を示している。第１の回路は、図２６に示されるように、供給電圧Ｖｄｄおよび電圧Ｖｎの間に直列に接続されたＮ型トランジスタＴｎおよびＰ型トランジスタＴｐを備える。それぞれのゲートは、互いに接続され、第１の回路の入力を形成し、トランジスタＴｐおよびＴｎに共通の点は、第１の回路の出力を形成する。第１の回路において、クロック信号Ｅの相補信号Ｅｃが、第１の回路の入力に印加され、第１の回路は、次いで、必要な信号Ｆｎを、出力において供給する。図２７に示されている第２の回路は、その入力でクロック信号Ｅを受信する点と、トランジスタＴｐおよびＴｎが、電圧Ｖｐとグランドの間に直列に接続されている点とが、図２６の第１の回路と異なる。第２の回路は、よって、必要な信号Ｆｐを出力において供給する。
【００６９】
図２８に示される実施形態は、図２５に係るセルの代わりの実施形態を構成している。この実施形態は、トランジスタＴｎｄと並列に接続された追加の減結合トランジスタＴｎｄ’と、トランジスタＴｐｄと並列に接続された追加の減結合トランジスタＴｐｄ’とを加えていることが、図２５と異なる。入力Ａ１およびＡ２を再充電するリーク電流を増加するために、追加の減結合トランジスタＴｎｄ’のゲートに印加された制御信号Ｆｎは、好ましくは、ゼロより大きいがそのしきい値電圧ＶＴｎより小さい値Ｖｎを有し、追加の減結合トランジスタＴｐｄ’のゲートに印加される制御信号Ｆｐは、Ｖｄｄより小さい値Ｖｐを有し、Ｖｄｄ−ＶＴｐ＜Ｖｐ＜Ｖｄｄとなる。代わりの実施形態において、追加の減結合トランジスタＴｎｄ’およびＴｐｄ’のゲートに印加された信号ＦｎおよびＦｐは、トランジスタＴｎｄ’およびＴｐｄ’を周期的にオンにし、入力Ａ１およびＡ２の値を復元する、相補リフレッシュ信号とすることができる。
【００７０】
追加の減結合トランジスタＴｎｄ’およびＴｐｄ’は、それぞれ、信号ＦｎおよびＦｐによって制御され、同じやり方で、他の上述の実施形態の減結合トランジスタＴｎｄおよびＴｐｄに、それぞれ並列に加えることができる。
【００７１】
特定の回路では、ラッチは、有用な値を含む期間の間は、保持状態に設定されることはない。換言すると、有用な値を有する限り、ラッチは、入力Ｄに１クロックサイクルごとに接続されて、新たな値を受信することができる。この場合、クロック期間の一部分に対応する非常に短い時間間隔の間、値がラッチに記憶される。次いで、インバータのトランジスタのゲートによって形成される小さなキャパシタンスでデータを記憶するダイナミックラッチを使用することも可能である。本発明の他の態様によると、ダイナミックラッチも、イオン化粒子から保護することができる。図２９に示されるように、このダイナミックラッチは、図６に係るセルの第１のインバータ１のように、ＶＤＤとグランドの間に、トランジスタＴｎ１（ＮＭＯＳ）と直列のトランジスタＴｐ１（ＰＭＯＳ）によって形成されたインバータ１を備える。このインバータの出力Ｂは、セルの出力を構成する。図６でのように、アクセストランジスタＴｐａ（ＰＭＯＳ）のソースは、セルの入力Ｄに、そのドレインは、トランジスタＴｐ１のゲートＡ１に接続されており、一方、アクセストランジスタＴｎａ（ＮＭＯＳ）は、そのソースを介して入力Ｄに、そのドレインを介してトランジスタＴｎ１（ＮＭＯＳ）のゲートＡ２に接続されている。クロック信号Ｅおよびその相補信号Ｅｃは、アクセストランジスタＴｎａおよびＴｐａのゲートにそれぞれ印加されている。セルの出力Ｂは、クロック信号Ｅが１に等しいときに、入力Ｄに存在する値の相補値Ｄｃと等しい値を取る。図１９でのように、追加の入力インバータ４（図２９の点線）を、セルの入力Ｄに接続して、アクセストランジスタＴｐａおよびＴｎａのソースに印加される信号が、良質であることを保証することができる。この場合、ラッチの出力Ｂは、クロック信号Ｅが１に等しいときの入力Ｄの値を取る。インバータ１のトランジスタＴｐ１またはＴｎ１の１つに影響を与える障害は、その出力Ｂの値を変更できるが、インバータ１のトランジスタＴｐ１およびＴｎ１のゲートＡ１，Ａ２の値は、影響を受けない。インバータ１は、次いで、その出力Ｂにおいて、正しい値を再生成する。アクセストランジスタＴｐａが影響を受けた場合、唯一の可能な誤りは、０から１へのスイッチングである。この場合、インバータ１のトランジスタＴｐ１はオフになる。インバータ１は、次いで、高インピーダンス状態となり、その出力Ｂの正しい値を保持する。アクセストランジスタＴｎａが影響を受けた場合、同様の状況が発生する。セルに記憶される値は、従って、イオン化粒子によって誘発された障害から保護される。
【図面の簡単な説明】
【００７２】
【図１】図１〜図３は、従来技術に係るメモリセルの様々な実施形態を示している。
【図２】図１〜図３は、従来技術に係るメモリセルの様々な実施形態を示している。
【図３】図１〜図３は、従来技術に係るメモリセルの様々な実施形態を示している。
【図４】図４は、従来技術に係る硬化セルに対する可能な代替案を示している。
【図５】図５は、本発明に係る記憶セルの特定の実施形態を表している。
【図６】図６〜図９は、図５に係るセルの様々な代わりの実施形態を表している。
【図７】図６〜図９は、図５に係るセルの様々な代わりの実施形態を表している。
【図８】図６〜図９は、図５に係るセルの様々な代わりの実施形態を表している。
【図９】図６〜図９は、図５に係るセルの様々な代わりの実施形態を表している。
【図１０】図１０は、図９に係るセルのインバータ回路を構成する３状態ゲートの特定の実施形態を表している。
【図１１】図１１は、異なる種類のメモリセルを達成するための、本発明に係るセルの使用を示している。
【図１２】図１２は、異なる種類のメモリセルを達成するための、本発明に係るセルの使用を示している。
【図１３】図１３は、異なる種類のメモリセルを達成するための、本発明に係るセルの使用を示している。
【図１４】図１４は、異なる種類のメモリセルを達成するための、本発明に係るセルの使用を示している。
【図１５】図１５は、異なる種類のメモリセルを達成するための、本発明に係るセルの使用を示している。
【図１６】図１６は、異なる種類のメモリセルを達成するための、本発明に係るセルの使用を示している。
【図１７】図１７および図１８は、本発明に係るメモリセルの２つの他の実施形態を表している。
【図１８】図１７および図１８は、本発明に係るメモリセルの２つの他の実施形態を表している。
【図１９】図１９および図２０は、従来技術に係るラッチの２つの実施形態を示している。
【図２０】図１９および図２０は、従来技術に係るラッチの２つの実施形態を示している。
【図２１】図２１および図２２は、本発明に係るメモリセルの２つの他の実施形態を表している。
【図２２】図２１および図２２は、本発明に係るメモリセルの２つの他の実施形態を表している。
【図２３】図２３は、従来技術に係るクロック回路の実施形態を示している。
【図２４】図２４は、本発明に係るラッチに命令するクロック回路の実施形態を表している。
【図２５】図２５および図２８は、本発明に係るメモリセルの２つの他の実施形態を表している。
【図２６】図２６および図２７は、図２５に係るセルの信号ＦｎおよびＦｐを得ることを可能にする２つの回路を示している。
【図２７】図２６および図２７は、図２５に係るセルの信号ＦｎおよびＦｐを得ることを可能にする２つの回路を示している。
【図２８】図２５および図２８は、本発明に係るメモリセルの２つの他の実施形態を表している。
【図２９】図２９は、本発明に係るダイナミックラッチの特定の実施形態を表している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【国際調査報告】
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