(57)【要約】【課題】能動デバイスのキャリア移動度を向上させること。【解決手段】半導体デバイス構造は、基板の一部分上に配置されたゲート構造と、この基板の一部分にチャネル領域を形成するために、この一部分に隣接して配置されたソース領域およびドレイン領域と、ソース領域およびドレイン領域に直接隣接して配置されたトレンチ分離領域とを含む。トレンチ分離領域の少なくとも一部分は応力材料を含み、その結果、この材料がチャネル領域内に剪断応力を発生させる。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板の一部分上に配置されたゲート構造と、前記一部分にチャネル領域を形成するために、前記一部分に隣接して配置されたソース領域およびドレイン領域と、前記ソース領域およびドレイン領域に直接隣接して配置されたトレンチ分離領域とを含み、前記トレンチ分離領域の少なくとも一部分が応力材料を含み、その結果、前記応力材料が前記チャネル領域内に剪断応力を発生させる、半導体デバイス構造。
【請求項２】
前記応力材料には圧縮力がある、請求項１に記載の半導体デバイス構造。
【請求項３】
前記応力材料には引張力がある、請求項１に記載の半導体デバイス構造。
【請求項４】
前記応力材料が圧縮力のある窒化物である、請求項１に記載の半導体デバイス構造。
【請求項５】
前記応力材料が引張力のある窒化物である、請求項１に記載の半導体デバイス構造。
【請求項６】
基板の結晶方位が、Ｘ＝（１００）、Ｙ＝（０１０）、Ｚ＝（００１）となるように回転される、請求項１に記載の半導体デバイス構造。
【請求項７】
前記基板がＳＯＩ基板である、請求項１に記載の半導体デバイス構造。
【請求項８】
前記応力材料の内部圧縮応力が、−０．５ＧＰａから−３ＧＰａまでの範囲にある、請求項２に記載の半導体デバイス構造。
【請求項９】
前記応力材料の内在的な内部引張応力が、０．５ＧＰａから２ＧＰａまでの範囲にある、請求項３に記載の半導体デバイス構造。
【請求項１０】
前記チャネル内の剪断応力が、１００ＭＰａから７００ＭＰａまでの範囲にある、請求項１に記載の半導体デバイス構造。
【請求項１１】
前記応力材料が、圧縮力のあるＨＤＰ酸化物である、請求項１に記載の半導体デバイス構造。
【請求項１２】
前記応力材料がスピンオンガラスである、請求項１に記載の半導体デバイス構造。
【請求項１３】
前記応力材料が、引張力のあるＨＤＰ酸化物である、請求項１に記載の半導体デバイス構造。
【請求項１４】
基板の結晶方位が、Ｘ＝（１１０）、Ｙ＝（００１）、Ｚ＝（１−１０）である、請求項１に記載の半導体デバイス構造。
【請求項１５】
前記基板がバルク基板である、請求項１に記載の半導体デバイス構造。
【請求項１６】
ソース領域およびドレイン領域と、それらの間のチャネル領域とを有するＰＦＥＴを含み、さらに
前記ソース領域、ドレイン領域、およびチャネル領域が間に配置されたトレンチ分離領域を含み、前記トレンチ分離領域の少なくとも一部分が応力材料を含み、その結果、前記材料が前記チャネル領域に剪断応力を発生させる、半導体デバイス構造。
【請求項１７】
前記剪断応力が、反時計方向のトルクＴを与える、請求項１６に記載の半導体デバイス構造。
【請求項１８】
前記材料が、引張力のあるＬＰＴＥＯＳである、請求項１６に記載の半導体デバイス構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタなどの半導体デバイスに関し、より詳細には、そのようなデバイスと電荷キャリア移動度を向上させるための応力材料とを含む構造に関する。
【背景技術】
【０００２】
図１は、浅いトレンチ分離領域（ＳＴＩ）によって絶縁されて構造１００を形成する、ＮＦＥＴまたはＰＦＥＴなどの周知の半導体デバイスを示している。構造１００は、半導体（例えば、シリコン）基板またはウエハ１０２、ソース領域１０４、ドレイン領域１０６、ゲート１０８、酸化物層１１０、本体領域１１１、およびソース領域１０４とドレイン領域１０６との間のチャネル領域１１２を含む。当技術でよく知られているように、ソース領域１０４とドレイン領域１０６との電圧差は、チャネル領域１１２全体にわたって電界を誘起する。ゲート１０８に印加されるゲート電位は本体領域１１１内に反転層を生成でき、それにより、チャネル領域１１２がソース領域１０４とドレイン領域１０６との間に形成される。この電界は、チャネル領域１１２の長さあたりのソース領域１０４とドレイン領域１０６との電圧差で表される。
【０００３】
典型的には、構造１００は、各半導体デバイスを他の半導体デバイスから電気的に絶縁するために、分離領域ＳＴＩも含む。複数の分離領域ＳＴＩが半導体基板１０２において形成され、その結果この半導体基板において形成される複数の半導体デバイスを電気的に分離する。図１に示される分離領域は、半導体基板１０２を異方性エッチングしてトレンチを形成することによって形成した、浅いトレンチ分離（ＳＴＩ）領域である。約１８５℃〜約１１５０℃の温度で酸素雰囲気に半導体基板１０２をさらすことによるなどの従来の方法によって、熱酸化物ライナ層が約１０Å〜約１００Åの厚さに成長する。トレンチは、従来のＣＶＤ法によってシリコン酸化物などの絶縁体で実質的に充填されて分離領域ＳＴＩを形成する。シリコン酸化物でトレンチを充填するいくつかの従来の方法には、すべてが当業者によく知られている、ａ）ＬＰＴＥＯＳ（tetraethylorthosilicate low pressure）化学気相成長法、ｂ）非表面敏感性（non-surfacesensitive）ＴＥＯＳオゾン常圧化学気相成長法または準常圧化学気相成長法（ＡＰＣＶＤまたはＳＡＣＶＤ）、およびｃ）シラン酸化高密度プラズマＣＶＤが含まれる。
【０００４】
また、構造１００内に配置された圧縮応力材料または引張応力材料が電荷キャリア移動度を向上させられることも知られている。多数の構造１００を含む集積回路（ＩＣ）チップ内のＮＦＥＴおよびＰＦＥＴ両方の性能を最大にするために、引張力のある窒化物ライナがＮＦＥＴで使用され、圧縮力のある窒化物ライナがＰＦＥＴで使用されてきた。これらのライナが所望の応力をチャネルに印加した。例えば、Yang et al., IEDM 2004, p978、ならびに、特許権保有者が共通の２００４年１２月１０日出願の米国特許出願第１０／９０５，０２５号、２００４年１２月１０日出願の米国特許出願第１０／９０５，０２７号、２００４年１２月１０日出願の米国特許出願第１０／９０５，０２４号に知られている。
【０００５】
結晶方位Ｘ＝［１００］、Ｙ＝［０１０］、Ｚ＝［００１］のドーピングしたＳｉのピエゾ抵抗係数が以下の通りであることも知られている（Smith, Phys. Rev. V94, 1954, p.42 〜）。
【０００６】
【表１】
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【０００７】
（方位Ｘ＝［１００］、Ｙ＝［０１０］、Ｚ＝［００１］を有する）回転されたウエハにおけるＰＦＥＴの場合、縦方向および横方向の応力効果は小さいことが示されている（Okagaki, et al., VLSI, 2004, pgs. 120-121）。これは、定数Π１１およびΠ１２が小さいからである。SmithおよびOkagakiの参考文献は、その全体が本明細書に組み込まれる。
【特許文献１】米国特許出願第１０／９０５，０２５号（２００４年１２月１０日出願）
【特許文献２】米国特許出願第１０／９０５，０２７号（２００４年１２月１０日出願）
【特許文献３】米国特許出願第１０／９０５，０２４号（２００４年１２月１０日出願）
【特許文献４】米国特許第６，８２８，２１１Ｂ２号
【特許文献５】米国特許第６，６４９，４８６Ｂ１号
【特許文献６】米国特許第６，５８０，１５４Ｂ２号
【特許文献７】米国特許第６，７９４，７１８Ｂ２号
【特許文献８】米国特許第６，６００，１７０Ｂ１号
【特許文献９】米国特許第６，４４１，３９６Ｂ１号
【特許文献１０】米国特許第６，６４２，５３６Ｂ１号
【非特許文献１】Yang et al., IEDM 2004, p978
【非特許文献２】Smith, Phys. Rev. V94, 1954, p.42 〜
【非特許文献３】Okagaki, et al., VLSI, 2004, pgs.120-121
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者は、応力を使用してＰＦＥＴの移動度を向上させるためには、一次応力を剪断応力とすることができることに気付いた。移動度の向上を得るためには、正のピエゾ抵抗係数は負の応力を必要とする。
【課題を解決するための手段】
【０００９】
したがって、Π４４に抗して（through）移動度に影響を及ぼす負の剪断力を結晶方位に印加する必要がある。回転されたウエハ方位（基板の結晶方位）Ｘ＝［１００］、Ｙ＝［０１０］、Ｚ＝［００１］、および標準的なウエハ方位Ｘ＝（１１０）、Ｙ＝（００１）、Ｚ＝（１−１０）の両方におけるこのピエゾ抵抗係数は、両タイプのウエハでの最大限の効果に剪断応力の利点が生じるようなものである。
【００１０】
すべての剪断応力成分の中で最も簡単に印加できるものは、本発明の好ましい実施形態１の図２において以下に示すように面内ＸＺ剪断成分である。したがって、所望の応力は図２のように印加される（矢印を参照）。
【００１１】
ＰＦＥＴではピエゾ抵抗係数Π４４が正であるので、負の剪断力を印加する必要がある。本明細書では、本願の図２、図３、図４、および図５にて概略的に示すように、反時計方向のトルクＴを半導体基板１０２の活性エリア領域に印加するものとして、負の剪断応力を定義する。本発明では、剪断力を印加する力Ｆを、ソース領域１０４およびドレイン領域１０６の特定の部分だけに当接する、置き換え用の新規な高内部応力トレンチ材料を使用することによって印加する。一般に、Ｔ＝ｒＦｓｉｎθであり、ここでｒは回転軸であり、Ｆは回転軸に対して垂直な平面に印加される力であり、θはベクトルｒおよびベクトルＦが指す方向間の角度である。
【００１２】
したがって、本発明によれば、半導体デバイス構造は、基板の一部分上に配置されたゲート構造と、この基板の一部分にチャネル領域を形成するために、この一部分に隣接して配置されたソース領域およびドレイン領域と、ソース領域およびドレイン領域に直接隣接して配置されたトレンチ分離領域とを含み、トレンチ分離領域の少なくとも一部分が応力材料を含み、その結果、この応力材料がチャネル領域内に剪断応力を発生させる。
【００１３】
圧縮力のある材料は、高い内部応力を有する材料、または大幅に収縮する材料であることが好ましい。引張力のある材料は、例えば（最大約−３ＧＰａの内部応力レベルを生成する）プラズマ強化ＣＶＤ（ＰＥＣＶＤ）窒化物、および（最大約−０．５ＧＰａの内部応力レベルを生成する）圧縮力のあるＨＤＰ酸化物であることが好ましい。また、分離領域の一部分はポリシリコンで充填することもでき、ポリシリコンは酸化され、それにより膨張し、約−３ＧＰａ（±１０％）の大きさまでの圧縮力を発生させるが、この方法は複雑であるため、こちらの方がより困難な選択肢となる。材料は、（最大約＋１．６ＧＰａの内部応力レベルを生成する）ＰＥＣＶＤ窒化物、（約＋０．５ＧＰａの内部応力レベルを生成する）ＬＰＴＥＯＳ、（約＋２ＧＰａの内部応力と収縮応力が組み合わさったレベルを生成する）スピンオンガラス、または（約０．６ＧＰａの内部応力レベルを生成する）引張力のあるＨＤＰ酸化物であることが好ましい。
【００１４】
約０．３ＧＰａ〜約２．９ＧＰａの範囲の内部応力を有する材料を使用することによって、約１００ＭＰａ〜７００ＭＰａの剪断応力値をデバイスのチャネルに印加することができる。
【００１５】
このタイプの構造は、バルク基板の他に、シリコン・オン・インシュレータ（ＳＯＩ）基板またはその他のタイプの半導体基板（ウエハ）にも製作することができる。
【００１６】
本発明の主な目的は、能動デバイスのキャリア移動度を向上させることである。
【００１７】
また、本発明のさらに他の目的は、以下の詳細な説明を添付の図面と併せて読むと、より容易に明らかになるであろう。
【発明を実施するための最良の形態】
【００１８】
次に、図２〜図８を参照する。
【００１９】
本発明のさまざまな好ましい実施形態によれば、
●ＰＦＥＴ用の面内ピエゾ抵抗剪断係数は、回転されたウエハおよび標準的なウエハの両方とも＋１３８．１である。
●したがって、例えば図２に示される負の剪断力を使用する。
●ＮＦＥＴのピエゾ抵抗剪断係数は、ウエハおよび標準的なウエハの両方で小さい。
●したがって、ＳＴＩ領域によって剪断力を加えることができる。剪断力はＮＦＥＴおよびＰＦＥＴの両方に印加されるが、本発明による移動度の向上は、主にＰＦＥＴにおいて効果がある。
●図２および図３に示すように、圧縮応力材料がＳＴＩ領域の一部分に実質的に充填される。
●図４および図５に示すように、引張応力材料がＳＴＩ領域の一部分に実質的に充填される。
【００２０】
実施形態１および２の方法
図２、図３、図６、および図８参照。
（１）従来技術で知られている標準的な処理ステップを使用して、例えば、活性エリア上に窒化物キャップ（図示せず）がまだ配置された状態で、ウエハにＳＴＩを形成するステップを開始する。
（２）パッド酸化物（図示せず）が配置された状態で、窒化物キャップを剥離する。
（３）ブロック・マスクを用いて標準的なリソグラフィ法を使用し、図２〜図３に示す斜交平行領域（cross-hatched region）Ｒ内のＳＴＩ領域を適切にエッチングする。
（４）フォトレジストを剥離する。
（５）ＳＴＩ領域の一部分に（圧縮力のあるＰＥＣＶＤ窒化物などの）圧縮力の強い材料を、その材料が領域Ｒ内のその部分を実質的に満たすように堆積させる。この材料は、図に示すように、ソース領域およびドレイン領域各々の片側の約１０％〜３０％に延在することが好ましい。このステップは、反時計方向の（負の）剪断力を構造、特に、例えば活性エリア（例えばソース、ドレイン、チャネル）がＢＯＸ領域（図示せず）上で支持されるＳＯＩ基板に与える。
（６）続いて標準的な化学的機械研磨（ＣＭＰ）による平坦化を行い、標準的な処理を最後まで続行する。
【００２１】
実施形態３および４の方法
図４、図５、図７、および図８参照。
（１） 従来技術で知られている標準的な処理を使用して、例えば、活性エリア上に窒化物キャップがまだ配置された状態で、ウエハにＳＴＩを形成するステップを開始する。
（２）パッド酸化物がまだ配置された状態で、窒化物キャップを剥離する。
（３）ブロック・マスクを用いて標準的なリソグラフィ法を使用し、図４〜図５に示す斜交平行領域Ｒ内のＳＴＩ領域をエッチングする。
（４）フォトレジストを剥離する。
（５）（引張力のあるＰＥＣＶＤ窒化物などの）引張力の強い材料を堆積させる。このステップは、反時計方向の（負の）剪断力を構造、特に、例えば活性エリアがＢＯＸ領域（図示せず）上で支持されるＳＯＩ基板に与える。
（６）続いて標準的な化学的機械研磨（ＣＭＰ）による平坦化を行い、標準的な処理を最後まで続行する。
【００２２】
材料は、高い内部応力を有する材料、または大幅に収縮する材料であることが好ましい。圧縮力のある材料は、例えば（最大約−３ＧＰａの内部応力レベルを生成する）プラズマ強化ＣＶＤ（ＰＥＣＶＤ）窒化物、および（最大約−０．５ＧＰａの内部応力レベルを生成する）圧縮力のあるＨＤＰ酸化物であることが好ましい。また、その部分の開口はポリシリコンで充填することもでき、ポリシリコンは酸化され、それにより膨張し、−３ＧＰａの大きさまでの圧縮力を発生させるが、この方法は複雑であるため、こちらの方がより困難な選択肢となる。引張力のある材料は、（最大約＋１．６ＧＰａの内部応力レベルを生成する）ＰＥＣＶＤ窒化物、（約＋０．５ＧＰａの内部応力レベルを生成する）ＬＰＴＥＯＳ、（＋２ＧＰａの内部応力と収縮応力が組み合わさったレベルを生成するために従来技術で知られている処理による）スピンオンガラス、または（０．６ＧＰａの内部応力レベルを生成する）引張力のあるＨＤＰ酸化物であることが好ましい。
【００２３】
本発明を実装する、またはその他の方法で実現することは、本願明細書および図面を参照すると当業者には容易に達成される。
【００２４】
例えば、米国特許第６，８２８，２１１Ｂ２号、第６，６４９，４８６Ｂ１号、第６，５８０，１５４Ｂ２号、第６，７９４，７１８Ｂ２号、第６，６００，１７０Ｂ１号、第６，４４１，３９６Ｂ１号、および第６，６４２，５３６Ｂ１号にも他の実現方法が示されている。
【００２５】
最後に、米国特許第６，４４１，３９６Ｂ１号は、半導体ウエハ内のデバイス・レベルで機械的応力を測定するモニタを教示している。
【００２６】
現在、本発明の好ましい実施形態と考えられるものについて図示し説明してきたが、本発明の趣旨および範囲から逸脱することなく、さまざまな変更および修正をこの実施形態に行えることが当業者には理解されるであろう。
【図面の簡単な説明】
【００２７】
【図１】従来技術の半導体デバイスの概略側面図である。
【図２】本発明による好ましい一実施形態の平面概略図である。
【図３】本発明による好ましい一実施形態の平面概略図である。
【図４】本発明による好ましい一実施形態の平面概略図である。
【図５】本発明による好ましい一実施形態の平面概略図である。
【図６】図２〜図３の実施形態を実現するための好ましいフロー・チャートである。
【図７】図４〜図５の実施形態を実現するための好ましいフロー・チャートである。
【図８】回転された基板の結晶方位の一例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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