(57)【要約】  方法は、電極材料及び、その電極材料上にセラミックス材料を有するキャパシタ構造を作製する工程及び、セラミックス材料の点欠陥によって、セラミックス材料が、電極材料を酸化することなく絶縁性となるような条件で、セラミックス材料を焼成する工程を有する。方法は、導電性ホイルにセラミックス材料を堆積する工程及び、減圧下でかつ、セラミックス材料の伝導性の増大に対応する準位への点欠陥の遷移の移動度を最小にする温度でセラミックス材料を焼成する工程を有する。装置は、第1電極、第2電極及び、第1電極と第2電極との間に設けられたセラミックス材料を有する。ここで、セラミックス材料は、1μm未満の厚さ及び、移動する点欠陥濃度が最適化されている熱力学的状態に対応する漏れ電流を有する。【特許請求の範囲】
【請求項１】
電極材料及び、前記電極材料上に設けられているセラミックス材料を有するキャパシタ構造を作製する工程；及び、
前記電極材料を酸化させることなく、前記セラミックス材料の点欠陥状態が前記セラミックス材料を絶縁性にする条件で、前記セラミックス材料を焼成する工程；
を有する方法。
【請求項２】
前記条件が高温及び還元性雰囲気を有することを特徴とする、請求項1に記載の方法。
【請求項３】
前記電極材料が銅材料及びニッケル材料から選択されることを特徴とする、請求項1に記載の方法。
【請求項４】
前記セラミックス材料が酸素を有し、
前記還元性雰囲気が酸素ガスを有し、及び、
前記セラミックス材料の熱力学的状態が、それに対応するKroger-Vink図中での選択された領域に対応するように、前記条件が、前記のセラミックス材料中に存在する酸素の化学ポテンシャルを有する、
ことを特徴とする、請求項2に記載の方法。
【請求項５】
前記セラミックス材料の厚さが1μmのオーダー未満であることを特徴とする、請求項1に記載の方法。
【請求項６】
前記電極材料が第1電極材料で、かつ、
前記セラミックスの焼成後に第2電極材料を前記セラミックス材料に結合する工程をさらに有する、
ことを特徴とする、請求項1に記載の方法。
【請求項７】
前記電極材料が第1電極材料で、かつ、
前記セラミックスの焼成前に第2電極材料を前記セラミックス材料に堆積する工程を有する、
ことを特徴とする、請求項1に記載の方法。
【請求項８】
導電性ホイル上にセラミックス材料を堆積する工程；及び、
前記セラミックス材料の伝導度がより大きくなる状態に対応する準位への遷移を引き起こす点欠陥の移動度を最小化する温度、及び還元性雰囲気中で前記セラミックス材料を焼成する工程；
を有する方法。
【請求項９】
前記導電性ホイルが銅材料及びニッケル材料のうちの一を有することを特徴とする、請求項8に記載の方法。
【請求項１０】
前記還元性雰囲気の酸素分圧が、前記導電性ホイルの酸化ポテンシャルを最小にするように選択されることを特徴とする、請求項9に記載の方法。
【請求項１１】
前記セラミックス材料の厚さが1μmのオーダー未満であることを特徴とする、請求項8に記載の方法。
【請求項１２】
前記導電性ホイルが第1導電性ホイルを有し、かつ、
前記セラミックスの焼成後に、前記セラミックス材料が前記第1導電性ホイルと前記第2導電性ホイルとの間に設けられるように、第2導電性ホイルを前記セラミックス材料に結合する工程をさらに有する、
ことを特徴とする、請求項8に記載の方法。
【請求項１３】
前記導電性ホイルが第1導電性ホイルを有し、かつ、
前記セラミックスの焼成前に、前記セラミックス材料上に第2電極材料を堆積する工程を有する、
ことを特徴とする、請求項8に記載の方法。
【請求項１４】
第1電極；
第2電極；及び、
前記第1電極と前記第2電極との間に設けられるセラミックス材料；
を有し、
前記セラミックス材料が1μm未満の厚さ及び、移動可能な点欠陥の濃度が最適化されている熱力学的状態に対応する漏れ電流を有する、
ことを特徴とする装置。
【請求項１５】
前記第1電極及び前記第2電極のうちの少なくとも一が、銅及びニッケルのうちの一から選択された材料を有することを特徴とする、請求項14に記載の装置。
【請求項１６】
前記第1電極と結合する誘電材料をさらに有し、
前記誘電材料の誘電率が前記セラミックス材料の誘電率よりも小さい、
ことを特徴とする、請求項14に記載の装置。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
[技術分野]
本発明は集積回路構造及び、パッケージングに関する。
【０００２】
[背景技術]
集積回路チップ又はダイに近接する状態ではデカップリングコンデンサを供するのが望ましい。チップ又はダイの切り換え速度及び電流に関する要求が高くなるにしたがって、そのようなコンデンサの必要性は高まる。チップ又はダイを介してデカップリングコンデンサを供する一の方法は、チップと基板との間に設けられるインターポーザーを介することである。チップとパッケージとの間においてインターポーザーを利用することで、チップ又は付随する基板パッケージ上の面積(real  estate)を利用することなく、キャパシタをチップとしてほぼ利用できる。このような構成は、チップの電源供給線のキャパシタンスを改善しようとする。
【非特許文献１】Christian  Ohly他、”Integrated  Ferroelectrics”、第38巻、2001年、pp.229-237
【０００３】
[発明が解決しようとする課題]
インターポーザー基板については、薄膜キャパシタの利用を介することでキャパシタンスが供されて良い。代表的には、パターニングされたシートの状態のプラチナが電極を構成して良く、誘電材料（たとえば金属酸化物材料）が電極間に構成されて良い。電極用材料としてのプラチナは、大気中でかつ、セラミックス材料の焼成に使用されるような高処理温度でも酸化しない。しかしプラチナは、ニッケル及び銅と比較して、原材料コスト及び、電気抵抗が比較的高い。プラチナはまた、スパッタ堆積（物理的気相成長(PVD)）でなくてはならず、最大膜厚は0.2μmのオーダーである。銅及びニッケルは、数μmの厚さでの電気メッキが可能である。この厚さでは、これらの金属材料が回路設計を考慮する上でより好適となる。しかしこれらの金属材料は、たとえばキャパシタ用のセラミックス材料の焼成に使用されるような高処理温度で容易に酸化される。電極材料の酸化を回避するため、セラミックスの焼成中に還元性雰囲気が利用される場合、セラミックスは、還元されて伝導（漏電）状態になるだろう。ある作用電場（たとえば2[V]、0.1μm）では、還元性雰囲気下で生成されるセラミックス材料の自由電荷は電極へ移行(migration)し、自由電荷の生成（電荷分離）を引き起こし、陰極（負の電極）からの電子のショットキー放出(Schottky  emission)を、電荷の中立性を保持する誘電層へ起こす。この過程で不可逆的な漏れ電流の増大が生じ、絶縁破壊が起こる。
【０００４】
[実施例]
実施例の特徴、態様及び利点は、以降の詳細な説明、「特許請求の範囲」の請求項及び添付の図によって、より明確になる。
【０００５】
図1は、ダイとベース基板との間に設けられたインターポーザー基板の断面を図示している。図1は、ダイ又はチップ110、インターポーザー基板120及び、ベース基板150を有する集合体100を図示している。集合体は、コンピュータ（たとえばデスクトップ、ラップトップ、ハンドヘルド、サーバ、インターネット装置など）、ワイヤレス通信装置（たとえば携帯電話、コードレス電話、ポケットベル）、コンピュータ関連周辺機器（たとえばプリンタ、スキャナ、モニタ）、娯楽用装置（たとえばテレビ、ラジオ、ステレオ、テーププレーヤー、CDプレーヤー、ビデオカセットレコーダー、MP3プレーヤー）等のエレクトロニクスシステムの一部を構成することが可能である。
【０００６】
図1で図示された実施例では、ダイ110はたとえばプロセッサで使用されているような、集積回路用ダイである。ダイ110の表面上の電気的接触点（たとえば接触パッド）は、導電性バンプ層130を介して、インターポーザー120と接続する。ベース基板150はたとえば、集合体100を、たとえばマザーボード又は他の回路基板のようなプリント回路基板に接続するのに用いることの可能なパッケージ基板である。インターポーザー120は、たとえばインターポーザー120の表面上の接触パッドと、ベース基板150表面上の接触パッドとを整合させる導電性バンプ層140を介してベース基板150と電気的に接続する。図1はまた、任意でベース基板150と接続することが可能な、表面に設けられたキャパシタ160をも図示している。
【０００７】
一の実施例では、インターポーザー120はキャパシタ構造を有する。図2は、インターポーザー120の拡大図である。インターポーザー120は、インターポーザー基板210、インターポーザー基板210上に設けられた第1導電性層220（電気伝導性）、第1導電性層220上に設けられた誘電層240及び、誘電層240上に設けられた第2導電性層230（電気伝導性）を有する。一の実施例では、インターポーザー基板210は、セラミック製インターポーザーである。インターポーザー基板210はたとえば、比較的低い誘電率を有するセラミック材料である。一般的には、低誘電率(low-k)材料とは、10のオーダーの誘電率を有するセラミック材料である。適切な材料には以下に限定されるわけではないが、ガラスセラミックス又は、アルミニウム酸化物（たとえばAl2O3）が含まれる。
【０００８】
一の実施例では、第1導電性層220及び、第2導電性層230は、数μm以上のオーダーの厚さで堆積可能な材料から選択される。適切な材料には以下に限定されるわけではないが、銅及びニッケルが含まれる。一の実施例では、誘電層240は、比較的高い誘電率(high-k)を有するセラミック材料である。一般的には、高誘電率材料とは、100のオーダーの誘電率を有するセラミック材料である。適切な材料には以下に限定されるわけではないが、チタン酸バリウム(BaTiO3)、チタン酸（バリウム、ストロンチウム）((Ba,Sr)TiO3)又は、チタン酸ストロンチウム(SrTiO3)が含まれる。
【０００９】
一の実施例では、高誘電率材料の誘電層240は、1μm未満の厚さで形成される。誘電層240の一般的な厚さは、一の実施例では0.1μm-0.2μmである。誘電層240を形成する材料は、セラミック材料のナノグレインとして堆積されて良い。0.1μm-0.2μmの厚さで高誘電率材料を堆積するときの典型的なグレインの大きさは、20nm-50nmのオーダーである。
【００１０】
図2は、インターポーザー基板120を介して延在する複数の導電性ビアを図示している。一般的には、導電性ビア250及び、導電性ビア260は、それぞれ異なる極性でチップ110の電源/接地点と接続する（たとえば、バンプ層130の導電性バンプを介して図1のダイ110上の接触パッドと接続する）導電性材料（たとえば銅又は銀）である。この方法では、導電性ビア250及び、導電性ビア260は、高誘電率誘電層240及び、低誘電率のインターポーザー基板210を介して延在する。図2はまた、インターポーザー120の周辺に隣接する導電性ビア270（たとえば銅又は銀で満たされたビア）をも図示している。導電性ビア270は、入出力(I/O)信号と接続するように整合される。一の実施例では、導電性ビア270は、高誘電率誘電層240を介して延在しない。一般的には、第1導電性層及び、第2導電性層と同様に、高誘電率誘電層240も、インターポーザー120の周辺でエッチングされ、導電性ビア270の導電経路から高誘電率材料が除去される。
【００１１】
図3は、インターポーザー120を作製する一の方法を示している。図3を参照すると、方法すなわち手法300は、ブロック300にあるように、最初に第1導電性層を形成する工程を有する。一般的には、図2の導電性層220のような第1導電性層は、所望の厚さを有するシート（たとえばホイル）として形成されるニッケル又は銅材料である。特定の設計パラメータによるが、一般的な厚さは数μmから10μmのオーダーである。シート又はホイルの導体層を形成することが可能な一の方法は、表面上にたとえば導電性シード層を有する、除去可能なベース基板（たとえばポリマーキャリアシート）上に材料のホイルすなわち層を電気メッキすることである。あるいはその代わりに、導電性材料のペースト（たとえば銅又はニッケルペースト）を、除去可能なベース基板上に堆積させても良い。
【００１２】
第1導電性層の形成すなわち、第1導電性層を堆積する工程に続き、方法すなわち手法300はブロック320にあるように、第1導電性層の全表面上にセラミックのグレインを堆積する工程を供する。0.1μm-0.2μmオーダーの厚さのセラミックス材料を形成するため、20nm-50nmのオーダーの厚さを有するセラミックのグレインが、第1導電性層上に堆積される。セラミックス材料を堆積する一の方法は、化学溶液堆積（たとえばゾル-ゲル）法を介する。この方法では、溶媒中に溶解している金属陽イオンが高分子鎖に埋め込まれ、溶媒は第1導電性層上にスピンコーティング又は噴霧される。セラミックス材料を堆積する他の方法は、化学気相成長(CVD)である。
【００１３】
図3の方法すなわち手法300を参照すると、ブロック330にあるように、セラミックス材料が、たとえばゾル-ゲル法のような溶媒を介して堆積され、一旦堆積されると、堆積物を乾燥して有機物を除去する。一般的には、堆積されたセラミックスのグレインを有する第1導電性層は、不活性の雰囲気（たとえば窒素ガス）に曝され、温度を上昇（たとえば100℃から200℃へ）させることで、溶媒を取り除き、有機物を除去する。
【００１４】
ブロック340では、セラミックスのグレインは焼成プロセスに曝されることで、セラミックス粒子の表面エネルギーが減少する。銅又はニッケルのような酸化されうる金属が導体層として利用されるような実施例では、導体層が酸化しないようなプロセス条件が選択される。銅又はニッケルで導体層が構成されている場合には、第1導体層の銅又はニッケルが酸化されないように、たとえば還元性雰囲気を含むプロセスパラメータが利用される。しかし還元性雰囲気であるためにセラミックス材料が還元され、より導電的（より漏電的）になろうとする。よって導体層の酸化及び、セラミックス材料の還元を制御するようにプロセスパラメータは選択される。他のプロセスにおける手順では、ブロック340において、セラミックス材料上に第2導体層を堆積した後、高誘電率膜の焼成が実現されて良い。一般的には、第1導体及び第2導体のうちの一又は両方が金属ペーストで構成される。第2電極が金属ペーストで構成されている場合には、焼成前に金属ペーストがセラミックス材料上に堆積されて良い。
【００１５】
一の実施例では、チタン酸バリウム(BaTiO3)、チタン酸（バリウム、ストロンチウム）((Ba,Sr)TiO3)又は、チタン酸ストロンチウム(SrTiO3)のようなセラミックス材料は、移動しにくいイオン(Ba,Sr,Ti)及び、移動しやすいイオン(O)を含む。典型的なセラミックス材料（たとえばグレイン、結晶）はまた、イオン性空孔並びに、伝導体中の電子及び価電子帯中の正孔のような自由キャリアに大きく寄与している、多数の点欠陥をも有しているだろう。移動可能な自由電子及び酸素空孔の濃度は、高温及び還元性雰囲気を含む典型的な焼成条件で増大する。酸素ガスを含む還元性雰囲気での酸素の例を用いると、一の実施例では、還元ガス中の酸素の化学ポテンシャルは、セラミックスの平衡状態での伝導性が、対応するKroger-Vink図での好適領域内の値をとるように選択される。この方法では、固体状態から気体状態へ変化し、それと同時に電子が価電子帯から伝導体へ遷移しようとする酸素イオンの傾向が制御される。銅又はニッケルのような酸化されやすい金属が電極として使用され、焼成プロセスに曝される場合には、プロセス条件は、電極の酸化を最小限にするためにさらに制御されなくてはならない。
【００１６】
セラミックス材料を焼成するための特定プロセスパラメータを決定するため、熱力学的状態に関するパラメータ（温度(T)、酸素分圧(P(O2))、ただしある所与の試料でのセラミックスの組成が固定され、不揮発性と仮定する）の関数として、セラミックス材料の平衡状態での伝導性が得られる。一般的には、セラミックス材料試料の4点で伝導性を測定した結果が、様々な焼成温度及び圧力で解析されて良い。その際、伝導性は平衡状態で測定される。
【００１７】
図4は、意図的なドーピングがされていないチタン酸ストロンチウム(SrTiO3)薄膜の典型的な伝導性変化を図示している。図4でのデータ点は、各熱力学的平衡点においてセラミックス材料に存在する点欠陥の量及び種類を示唆している。この熱力学的状態関数（T、P(O2)及びセラミックス材料の関数）は、誘電状態から導電性状態への伝導性状態の遷移を決定するのに利用することが可能である。図4に図示されているように、焼成温度が700℃では、SrTiO3の伝導性状態への遷移は、約1×10-15  barで起こる。デカップリングキャパシタでの利用に適した誘電材料として有効に機能させるため、セラミックス材料は、1×10-15  barより高い圧力（図4のグラフ右側）で焼成されなければならない。
【００１８】
所望の焼成温度での伝導性の相転移を決定するのに加えて、酸化されやすい金属の還元性雰囲気の制限値が決定される。酸素の還元性雰囲気中で銅のような金属を使用する実施例では、金属である銅のP(O2)の制限値は、以下の方程式で与えられるような、銅の酸化反応に関するギブスの自由エネルギー表現から決定される。
4Cu+O2=2Cu2O
ΔG=-333000+126T
=RTlnP(O2)
【００１９】
焼成温度700℃で、上記方程式を利用すると、P(O2)の値は約5×10-12  barとなる。還元性雰囲気中で銅の酸化を抑制するため、焼成用加熱炉中の還元ガスのP(O2)は、約5×10-12  barより低くする必要がある。しかし上述のように、伝導性の相転移は約1×10-15  barである。従って焼成温度700℃では、還元性雰囲気中での酸素分圧は、約5×10-12  barから1×10-15  barの範囲にプロセスに適した条件を有する（図4の矢印400で示されている）。
【００２０】
上記例は、銅又はニッケルのような金属を酸化させず、かつ漏電性のセラミックス材料を作製することなく、高誘電率セラミック材料を焼成するための、温度及び圧力に関する処理条件には範囲（理想的条件(sweet  spot)）が存在することを示している。
【００２１】
図3を参照すると、セラミックス材料の焼成に続いて、ブロック350では、第2導体層がセラミックス材料に接続されることで、キャパシタ基板を作製することが可能である。セラミックスが第1導体層のシート又はホイルの上にあるような実施例では、第2導体層は、セラミックス材料の反対側の面上に設けられて良い。一の実施例では、第2導体層は、ニッケル又は銅のような金属である。上述のように別なプロセスでは、第2導体層は、セラミックス材料の焼成前に、そのセラミックス材料上に形成される。
【００２２】
ブロック360では、キャパシタ基板が続いてインターポーザー基板層と接続（たとえば積層）し、インターポーザーを形成する。一の実施例では、インターポーザー基板層はセラミックス材料である。一般的には、インターポーザー基板層は、比較的低誘電率を有する材料で、複合キャパシタのセラミックス材料は、比較的高誘電率を有する。
【００２３】
キャパシタ基板とインターポーザー基板層とを接続してセラミックスインターポーザーを作製するのに続いて、ブロック370ではインターポーザーがパターニングされる。一の実施例では、インターポーザーを貫通するビアを形成すること及び、周辺領域から高誘電率セラミックス材料を除去することなどにより、インターポーザーがパターニングされる。
【００２４】
図5は、ダイ又はチップ集合体の別な実施例を図示している。集合体500は、パッケージ基板530と接続するダイ又はチップ510を有する。パッケージ基板530は、キャパシタ520を集積する。キャパシタ520は、図1及び図2で説明したインターポーザー120のキャパシタ素子と同様である。明らかにキャパシタ520は、第1導体層560、誘電層570及び、第2導体層580する。各キャパシタは、第1導体層560と第2導体層580との間に設けられている誘電層570を有するシートの構造である。一の実施例では、キャパシタ520は、図3で説明したような、銅又はニッケルのような金属からなる第1導体層560及び第2導体層580、及び、誘電層570として高誘電率(high-k)セラミックス材料を利用して作製されたもので良い。キャパシタ520の作製方法は、図3で説明された方法に従って良い。図3で説明された方法では、キャパシタは、インターポーザーと接続するよりむしろ、作製後にパッケージ基板530と接続する。図5は、キャパシタ520を貫通して延在する導電性ビア590を図示している。導電性ビア590は、一の実施例ではチップ又はダイ510上の接触パッドに整合するバンプ550と接続する。
【００２５】
これまでの詳細な説明では、特定の実施例について参照してきた。しかし、「特許請求の範囲」の請求項の広義に解釈された技術的思想及び技術的範囲から逸脱することなく、様々な修正及び変更が可能であることは明らかである。明細書及び図はしたがって、本発明を限定するものとしてではなく、むしろ本発明の例示とみなすべきである。
【図面の簡単な説明】
【００２６】
【図１】ベース基板としてのダイ間に設置されているインターポーザー基板の断面を図示している。
【図２】図1のインターポーザー基板部分の拡大図である。
【図３】キャパシタ作製方法のフローチャートを図示している。
【図４】様々な温度及び酸素分圧での、チタン酸ストロンチウムの導電性を示すグラフである。非特許文献1参照。
【図５】キャパシタが内部に集積されているベース基板上に設けられたダイの断面を図示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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