(57)【要約】  プログラマブルゲイン増幅器に測定すべき入力を提供する段階と、所定の出力レートを有するアナログデジタル変換器に前記プログラマブルゲイン増幅器からの前記出力を提供する段階と、前記所定の出力レートよりも高速な出力レートを有するとともに、前記アナログデジタル変換器の前記所定の出力レートの周期よりも短い時間間隔内で、前記出力が前記アナログデジタル変換器のフルスケールより大きい場合を判定する段階と、前記出力を前記アナログデジタル変換器のフルスケール以内に減少するように、前記アナログデジタル変換器の所定の出力レートよりも高速なレートで、前記プログラマブルゲイン増幅器のゲインを調節する段階とによって、高速応答測定を達成する。
2008544255.tif 000002
【特許請求の範囲】
【請求項１】
測定すべき入力に応答し、出力を生成するプログラマブルゲイン増幅器と、
所定の出力レートを有するとともに、前記出力に応答するアナログデジタル変換器と、
前記所定の出力レートよりも高速な出力レートを有するとともに、前記出力に応答し、前記アナログデジタル変換器の前記所定の出力レートの周期よりも短い時間間隔内で、前記出力が前記アナログデジタル変換器のフルスケールより大きい場合を指示する範囲超過検出器と、
前記範囲超過検出器に応答し、前記出力を前記アナログデジタル変換器のフルスケール以内に減少するように、前記プログラマブルゲイン増幅器のゲインを調節する制御器と、
を具備する高速応答測定システム。
【請求項２】
前記範囲超過検出器は、前記アナログデジタル変換器の入力で前記出力に直接応答することを特徴とする請求項１に記載の高速応答測定システム。
【請求項３】
前記入力は電圧信号であることを特徴とする請求項１に記載の高速応答測定システム。
【請求項４】
前記電圧信号は、電流を測定すべき負荷回路内の感知回路を挟んで発生させることを特徴とする請求項３に記載の高速応答測定システム。
【請求項５】
前記アナログデジタル変換器は、シグマデルタ型変調器を具備することを特徴とする請求項１に記載の高速応答測定システム。
【請求項６】
前記範囲超過検出器は、前記シグマデルタ型変調器の出力に応答することを特徴とする請求項５に記載の高速応答測定システム。
【請求項７】
前記制御器は、前記アナログデジタル変換器の出力レートを変化させるために前記範囲超過検出器に応答することを特徴とする請求項１に記載の高速応答測定システム。
【請求項８】
前記制御器は、前記アナログデジタル変換器の出力レートを増加させるように前記範囲超過検出器に応答することを特徴とする請求項１に記載の高速応答測定システム。
【請求項９】
前記制御器は、前記アナログデジタル変換器をリセットするために前記範囲超過検出器に応答することを特徴とする請求項１に記載の高速応答測定システム。
【請求項１０】
前記範囲超過検出器は、前記変調器の連続的出力の数を数えるためのカウンタ回路を具備することを特徴とする請求項６に記載の高速応答測定システム。
【請求項１１】
前記範囲超過検出器は、前記変調器の連続的出力の数が所定のしきい値を超過するときに範囲超過を指示するための比較器回路を具備することを特徴とする請求項１０に記載の高速応答測定システム。
【請求項１２】
前記制御器はプロセッサを具備することを特徴とする請求項１に記載の高速応答測定システム。
【請求項１３】
前記プロセッサは、前記アナログデジタル変換器内に具備することを特徴とする請求項１２に記載の高速応答測定システム。
【請求項１４】
プログラマブルゲイン増幅器に測定すべき入力を提供する段階と、
所定の出力レートを有するアナログデジタル変換器に前記プログラマブルゲイン増幅器からの前記出力を提供する段階と、
前記アナログデジタル変換器の前記所定の出力レートの周期よりも短い時間間隔内で、前記出力が前記アナログデジタル変換器のフルスケール入力範囲より大きい場合を判定する段階と、
前記出力を前記アナログデジタル変換器のフルスケール以内に減少するように、前記アナログデジタル変換器の所定の出力レートよりも高速なレートで、前記プログラマブルゲイン増幅器のゲインを調節する段階と、
を具備することを特徴とする高速応答測定方法。
【請求項１５】
測定すべき入力に応答し、出力を生成するプログラマブルゲイン増幅器と、
所定の出力レートを有するとともに、前記出力に応答するアナログデジタル変換器と、
前記所定の出力レートよりも高速な出力レートを有するとともに、前記出力信号に応答し、前記アナログデジタル変換器の前記所定の出力レートの周期よりも短い時間間隔内で、前記出力が前記アナログデジタル変換器のフルスケールより大きい場合を指示する範囲超過検出器と、
前記範囲超過検出器に応答し、前記出力信号を前記アナログデジタル変換器のフルスケール以内に減少するように、前記プログラマブルゲイン増幅器のゲインを調節する制御器と、
を具備することを特徴とする高速応答測定システム。
【請求項１６】
測定すべき入力に応答し、出力を生成するプログラマブルゲイン増幅器と、
所定の出力レートを有するとともに、前記出力に応答するアナログデジタル変換器と、
前記所定の出力レートよりも高速な出力レートを有するとともに、シグマデルタ型変調器の出力に応答し、前記アナログデジタル変換器の前記所定の出力レートの周期よりも短い時間間隔内で、前記出力が前記アナログデジタル変換器のフルスケールより大きい場合を指示する範囲超過検出器と、
前記範囲超過検出器に応答し、前記出力を前記アナログデジタル変換器のフルスケール以内に減少するように、前記プログラマブルゲイン増幅器のゲインを調節する制御器と、
を具備し、
前記アナログデジタル変換器は前記シグマデルタ型変調器を具備し、
前記範囲超過検出器は、前記変調器の連続的出力の数を数えるためのカウンタ回路を具備することを特徴とする高速応答測定システム。
【請求項１７】
測定すべき入力に応答し、出力を生成するプログラマブルゲイン増幅器と、
所定の出力レートを有するとともに、前記出力に応答するアナログデジタル変換器と、
前記所定の出力レートよりも高速な出力レートを有するとともに、シグマデルタ型変調器の出力に応答し、前記アナログデジタル変換器の前記所定の出力レートの周期よりも短い時間間隔内で、前記出力が前記アナログデジタル変換器のフルスケールより大きい場合を指示する範囲超過検出器と、
前記範囲超過検出器に応答し、前記出力を前記アナログデジタル変換器のフルスケール以内に減少するように、前記プログラマブルゲイン増幅器のゲインを調節する制御器と、
を具備し、
前記アナログデジタル変換器は前記シグマデルタ型変調器を具備し、
前記範囲超過検出器は、前記変調器の連続的出力の数が所定のしきい値を超過したときに、範囲超過を指示するための比較器回路を具備することを特徴とする高速応答測定システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００５年６月１７日に出願された米国仮特許出願第６０／６９１，３６４号の利益を主張する。前記出願は、この引用により本願に組み込まれる。
【０００２】
本発明は、高速応答測定システム及び方法に関するとともに、電流レベルの変化に対する高速応答を測定するためのアナログデジタル変換器を使用するようなシステム及び方法に関する。
【背景技術】
【０００３】
通常、電流測定システムは、非常に広い範囲の電流レベルを測定しなければならない。例えば、自動車のバッテリーシステムでは、バッテリーから供給される正味の電流は、エンジンが始動するときの、数百又は数千アンペアから、車がオフのときの数十ミリアンペアまで変化しうる。バッテリー容量の状態を高精度に判定するためには、この電流を可能な限り高精度に測定する必要がある。バッテリーからの電流は、通常、小さい値の抵抗を電流に直列に配置することによって、最初に電圧に変換するとともに、次いでアナログデジタル変換器（ＡＤＣ）を使用して前記電圧をデジタル形式に変換する。電流が低レベルのときに、前記ＡＤＣのダイナミックレンジを一杯に利用するように、大きなゲインによって電圧信号をゲインアップするために、前記電圧信号は通常最初にプログラマブルゲイン増幅器（ＰＧＡ）で増幅する。加えて、低電流によって生成される低電圧の高精度測定を実行するためには、測定信号及び測定システム内のノイズの影響を最小化するために、通常比較的低レートでアナログデジタル変換を実行することが必要である。どのレベルの増幅及び変換速度を使用するかの決定は、通常以前のＡＤＣの結果をベースとしてプロセッサによって決定される。電流が低い場合の低変換レートのために、バッテリーから引き込まれる電流の急激な増加は、ＡＤＣの変換結果に反映されるのに比較的長時間を必要としうる。このことは、バッテリーの状態測定にとっては潜在的な問題である。なぜなら、バッテリー容量を判断するための計算は、大電流が引き込まれた後に可能な限り早期に開始する高速測定を必要とするからである。従って、電流が低レベルのときに、電流測定システムが高精度測定を実行可能である一方で、同時に電流の大増加に対して迅速に応答可能であるのが好ましい。米国特許第５，７７７，９１１号では、フィルタリングシステムに供給される入力信号レベルの時間変化率に従って、比較的狭い又は低周波数帯域フィルタ、又は比較的広い又は比較的高周波数帯域フィルタから選択的に出力信号を生成する選択部を組み込んだデジタルフィルタリングシステムが説明されている。このフィルタリングシステムは、おそらく電流測定システム内のＡＤＣに続けて使用しうる。しかしながら、この構造は、入力信号が常時デジタルフィルタリングシステムの範囲内部にあることに依存しているとともに、暗にＡＤＣへの入力信号が常時ＡＤＣの範囲内部にあることに依存している。電流測定システムは、電流が低レベルのときには、通常ＡＤＣに先行する高ゲイン増幅器の使用を必要とする。従って、急激な電流の増加に続く、ＡＤＣへの増幅入力は、通常ＡＤＣの範囲外となるとともに、ＡＤＣで生成される全ての結果が通常プラスフルスケール又はマイナスフルスケールにクランプされる。デジタルフィルタリングシステムが広帯域フィルタに切り替えたとしても、フィルタリングシステムへの入力が範囲を超えているので、結果はなお誤りである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、改善された高速応答測定システム及び方法を構成するのが本発明の目的である。
【０００５】
電流レベルの変化に迅速に応答する改善された高速応答測定システム及び方法を構成するのが本発明のさらなる目的である。
【０００６】
アナログデジタル変換器を具備するとともに、高速応答時間が、アナログデジタル変換器の出力レートより高速である改善された高速応答測定システム及び方法を構成するのが本発明のさらなる目的である。
【０００７】
自動的にゲイン及び／又は出力レートを変更可能であるとともに、アナログデジタル変換器をリセット可能であるように改善された高速応答測定システム及び方法を構成するのが本発明のさらなる目的である。
【０００８】
範囲超過検出器回路がアナログデジタル変換器のいくつかを使用可能であるように改善された高速応答測定システム及び方法を構成するのが本発明のさらなる目的である。
【０００９】
誤トリガーを減少するとともに、欠陥耐性を提供するために範囲超過検出をフィルタ又は平滑化可能であるように改善された高速応答測定システム及び方法を構成するのが本発明のさらなる目的である。
【課題を解決するための手段】
【００１０】
本発明は、アナログデジタル変換器への信号内のフルスケールを超える変化が、迅速に検出可能であるとともに、アナログデジタル変換器の出力レートの周期よりも短い時間期間内で信号を範囲内に引き戻すために、プログラマブルゲイン増幅器のゲイン及び／又はアナログデジタル変換器の出力レートを適切に調節可能となるように、アナログデジタル変換器よりも高速な出力レートを具備する範囲超過検出器によって、高精度な電圧又は電流測定のための、真に高速応答する測定が達成可能であることを実現することに帰着する。
【００１１】
本発明は、測定すべき入力信号に応答し、出力信号を生成するプログラマブルゲイン増幅器と、所定の出力レートを具備するとともに、前記出力信号に応答するアナログデジタル変換器とを具備する高速応答測定システムを特徴づける。範囲超過検出器は、前記所定の出力レートよりも高速な出力レートを具備するとともに、前記出力信号に応答し、前記アナログデジタル変換器の前記所定の出力レートの周期よりも短い時間期間内で、前記出力信号が前記アナログデジタル変換器のフルスケールよりも大きい場合を指示する。前記範囲超過検出器に応答する制御器は、前記アナログデジタル変換器のフルスケール以内に前記出力信号を減少させるように前記プログラマブルゲイン増幅器を調節する。
【００１２】
好ましい実施形態では、前記範囲超過検出器は、前記アナログデジタル変換器への入力で前記出力信号に直接応答しても良い。前記入力信号は電圧信号でも良い。前記電圧信号は、電流を検出すべき負荷回路内の感知回路を挟んで発生させても良い。前記アナログデジタル変換器は、シグマデルタ型変調器を具備しても良い。前記範囲超過検出器は、シグマデルタ型変調器の出力に応答しても良い。前記制御器は、前記アナログデジタル変換器の出力レートを増加させるように前記範囲超過検出器に応答しても良い。前記制御器は、前記アナログデジタル変換器をリセットするために前記範囲超過検出器に応答しても良い。前記範囲超過検出器は、変調器の連続的出力の数を数えるためのカウンタ回路を具備しても良い。前記範囲超過検出器は、変調器の連続的出力の数が所定のしきい値を超過したときに範囲超過を指示するための比較器を具備しても良い。前記制御器は、プロセッサを具備しても良く、前記プロセッサは前記アナログデジタル変換器内に具備しても良い。
【００１３】
本発明はまた、測定すべき入力をプログラマブルゲイン増幅器に提供する段階を具備する高速応答測定方法を特徴づける。前記プログラマブルゲイン検出器からの出力は、所定の出力レートを具備するアナログデジタル変換器に提供する。前記アナログデジタル変換器の所定の出力レートの周期より短い時間間隔内で、前記出力が前記アナログデジタル変換器のフルスケール入力範囲よりも大きい場合の判定が行われる。前記プログラマブルゲイン増幅器のゲインは、前記ＡＤＣの所定の出力レートより高速なレートで、前記出力を前記アナログデジタル変換器のフルスケール以内に減少させるように調節される。
【００１４】
本発明はまた、測定すべき入力信号に応答し、出力信号を生成するプログラマブルゲイン増幅器を具備する高速応答測定システムを特徴づける。所定の出力レートを有するとともに、前記出力信号に応答するアナログデジタル変換器と、前記所定の出力レートより高速な出力レートを有するとともに、前記出力信号に応答し、前記アナログデジタル変換器の前記所定の出力レートの周期よりも短い時間間隔内で、前記出力信号が前記アナログデジタル変換器のフルスケールよりも大きい場合を指示する範囲超過検出器とを具備する。前記範囲超過検出器に応答する制御器は、前記出力を前記アナログデジタル変換器のフルスケール以内に減少するように前記プログラマブルゲイン増幅器のゲインを調節する。
【００１５】
本発明はまた、測定すべき入力に応答し、出力を生成するプログラマブルゲイン増幅器を具備する高速応答測定システムを特徴づける。所定の出力レートを具備するアナログデジタル変換器は、前記出力に応答する。前記アナログデジタル変換器は、シグマデルタ型変調器を具備する。前記所定の出力レートよりも高速な出力レートを具備するとともに、前記シグマデルタ型変調器の出力に応答し、前記出力が前記アナログデジタル変換器の前記所定の出力レートの周期よりも短い時間間隔内で、前記アナログデジタル変換器のフルスケールよりも大きい場合を指示する範囲超過検出器を具備する。制御器は、前記範囲超過検出器に応答し、前記出力を前記アナログデジタル変換器のフルスケール以内に減少するために前記プログラマブルゲイン増幅器のゲインを調節する。前記範囲超過検出器は、変調器の連続的出力の数を数えるためのカウンタ回路を具備する。
【００１６】
本発明はまた、測定すべき入力に応答し、出力を生成するプログラマブルゲイン増幅器を具備する高速応答測定システムを特徴づける。アナログデジタル変換器は、所定の出力レートを具備するとともに、前記出力に応答する。範囲超過検出器は、所定の出力レートよりも高速な出力レートを具備するとともに、前記出力に応答し、前記出力が前記アナログデジタル変換器の所定の出力レートの周期よりも短い時間間隔内で前記アナログデジタル変換器のフルスケールよりも大きい場合を指示する。制御器は前記範囲超過検出器に応答し、前記出力を前記アナログデジタル変換器のフルスケールよりも下に減少するために前記プログラマブルゲイン増幅器のゲインを調節する。前記範囲超過検出器は、変調器の連続的出力の数が所定のしきい値を超過するときに、範囲超過を指示するための比較器回路を具備する。
【００１７】
他の目的、特徴及び利点は、次の好ましい実施形態の説明及び添付図面から当業者には容易に想到可能である。
【発明を実施するための最良の形態】
【００１８】
以下で開示する好ましい実施形態又は実施形態群から離れて、本発明は他の実施形態も実施可能であるとともに、種々の方法で実行可能または実施可能である。このように、本発明は、後続の説明で説明される又は添付図面で図示される構成要素の構成及び配置の詳細に、本発明の応用が限定されないことを理解すべきである。
【００１９】
図１には、例えば、自動車バッテリーのようなバッテリー１２によって、負荷１４に供給される電流Ｉを測定する、従来技術による測定システム１０を示す。測定システム１０は、ゲインＧを具備するプログラマブルゲイン増幅器２０へのＶｉｎ（＋）とＶｉｎ（−）とを具備する差動入力１８に、電流Ｉを変換するための直列抵抗１６を具備する。プログラマブルゲイン増幅器２０からの出力は、基準電圧Ｖｒｅｆを提供されるアナログデジタル変換器２４への入力２２でもある。アナログデジタル変換器２４の出力であるＡＤＣの結果は、出力レートｆＡＤＣで制御器、デジタルプロセッサ２８に線２６上で提供する。デジタルプロセッサ２８が、測定している電流Ｉ内に、例えば急激な増加などの変化を検知したら、デジタルプロセッサ２８は、プログラマブルゲイン増幅器２０のゲインを減少する、及び／又はアナログデジタル変換器２４の出力レートｆＡＤＣを増加させるためのコマンドを線３０上でフィードバック可能であるとともに、アナログデジタル変換器２４をリセット可能である。
【００２０】
図２内に、電流Ｉが、３４で高レベル３６に急激に上昇する時刻Ｔまで、通常の定常低レベル値３２を具備する状況を示す。従来技術の動作に従うと、システムはこの電流の変化に追従はするが、非常に低速であるに過ぎない。１／ｆＡＤＣ，２／ｆＡＤＣ，３／ｆＡＤＣで指示される最初の３回の出力時の各回では、電流は４２のように定常的である。実際、電流は過去の３／ｆＡＤＣでは都合よく定常的であるとともに、時刻Ｔに電流が変化する。実際、ＡＤＣが電流が新規のより高いレベル４６まで急激に上昇した４４で増加した電流の兆候を示すのは、アナログデジタル変換器２４からの４／ｆＡＤＣでの次の出力より前ではない。即ち、システムは、次の通常出力の周期４／ｆＡＤＣに急激な電流上昇が発生する後まで、Ｔでの急激な電流上昇を認知しない。ＡＤＣの完全整定時間は、１／ｆＡＤＣより長いこともありうる。その場合、システムが電流レベルの変化を認知するのに、より長い時間を必要とすることすらありうる。当該遅延期間の間は、デジタルプロセッサ２８は、電流内の変化を無視するとともに、真の電流増加が非常に高い一方で新規レベル４６がフルスケール＋ＦＳで頭打ちとなるので、実際には前記電流の変化を通知された後ですらも、電流が変化した程度に関して関知しない。デジタル信号プロセッサ２８が図１では分離された構成要素として図示されているが、デジタル信号プロセッサ２８は、アナログデジタル変換器２４の一部として組み込まれても良いことは充分理解されるように、図１の構成は必然的ではない。
【００２１】
アナログデジタル変換器２４は、許容フルスケール入力範囲＋／−Ｖｒｅｆを具備する。これは、［Ｖｉｎ（＋）−Ｖｉｎ（−）］で図示しているプログラマブルゲイン増幅器への入力が、有効なアナログデジタル変換器の結果を生成するためには、＋／−（Ｖｒｅｆ／Ｇ）の範囲内部になければならないことを意味している。測定システムは、通常ゲインＧが可能な限り高いときに、最高の精度を生成、又は等価的に最小測定ノイズを有する。デジタルプロセッサ２８は、アナログデジタル変換器２４の以前の結果２６から、プログラマブルゲイン増幅器２０内で使用するゲイン設定Ｇと、変換精度を最大化するためにアナログデジタル変換器２４によって使用する変換レートｆＡＤＣとの両者を決定可能である。
【００２２】
Ｇを選択するための１つのアルゴリズムでは、もし入力が＋／−フルスケールよりも大きい又は等しかったことを指示する結果をアナログデジタル変換器２４が生成しているならば、プロセッサ２８は、ゲインＧを減少し、もし入力がフルスケールの半分よりも小さいならば、前記プロセッサはゲインＧを増加させる。このことで、信号を常時可能最大ゲイン設定で処理することを確実にする。他のアルゴリズムは、使用すべきゲイン設定を決定するために、例えば負荷などの、システムの残りの部分の状態について、インテリジェンスを使用する。例えば、もし前記負荷が高活動状態であることをプロセッサが認知すると、それは通常大電流が引き込まれるとともに低ゲインＧを選択する場合である。反対に、もし前記システムが低活動状態であるならば、高ゲインＧを選択する。ｆＡＤＣで参照する、アナログデジタル変換器２４の変換レートを選択するのに同様のアプローチを使用しても良い。ここでは、通常、測定電圧が低レベルのときには、測定ノイズの量を最小化するために低い変換レートを使用することが必要であるとともに、もし電流が大きいならば高い変換レートを使用することが必要である。ゲインＧの決定、使用すべきレートｆＡＤＣの更新は、２６での単一のＡＤＣの結果又は、２６でのいくつかの先行するＡＤＣの結果及び現在の２６でのＡＤＣの結果の組み合わせをベースとしても良い。従って、デジタルプロセッサ２８は、ＡＤＣの結果を２６で調査することによって、プログラマブルゲイン増幅器２０の現在のゲイン設定Ｇに対して電流が高すぎることを判定可能である。しかしながら、従来技術が示唆するように、アナログデジタル変換器２４がデータを供給するレート、即ちｆＡＤＣで情報処理が可能であるに過ぎなく、これは高精度変換の間は比較的遅いレートである。これは、通常、高速なゲインＧの減少と出力レートｆＡＤＣの増加とを必要とする、電流内の大増加に応答するには遅すぎる。
【００２３】
本発明に従うと、図３の高速応答電流測定システム１０ａでは、図１内のシステムに使用するのと同様の概念を電圧管理システム（又は例えばキャパシタンス等の他の測定システム）に使用可能であり、ＡＤＣ２４への２２での入力がそのフルスケール又は動作範囲の外部にある場合を検出するために追加の回路構成要素である範囲超過検出器５０を使用する。２つの点線の組５２，５４は、範囲超過検出器５０への入力を、使用する実施形態に応じて、ＡＤＣ２４への入力から線２２で直接に取っても良く、又はアナログデジタル変換器２４の変換の中間段階から取っても良いことを指示している。範囲超過検出器５０が範囲超過を検出したときに、範囲超過検出器５０は、制御器、デジタルプロセッサ２８に線５６上で範囲超過信号を提供し、例えば、制御器、デジタルプロセッサ２８は、次いで線３０上で、例えばプログラマブルゲイン増幅器２０のゲインを減少させるように調節又は変更し、かつ／又は、例えば、アナログデジタル変換器２４の出力レートを増加させるように調節又は変更しても良い。デジタルプロセッサ２８はまた、アナログデジタル変換器２４をリセットするとともに、範囲超過検出器５０をリセットしても良い。アナログデジタル変換器２４が遅いレートで動作しているときに、範囲超過出力は、レートｆＯＲで発生する。ここで、ｆＯＲ＞＞ｆＡＤＣである。この５６での出力は、２２での入力信号が、アナログデジタル変換器２４の有効な結果に対する範囲の外部であるかどうかを指示している。線５６上の信号は、アナログデジタル変換器２４の出力速度を、例えばより高速な他の速度ｆＡＤＣ２に変更するとともに、プログラマブルゲイン増幅器２０のゲインを、例えばより低いゲインである他のゲインＧ２に変更するために、デジタルプロセッサ２８によって使用する。アナログデジタル変換器２４は、次いでこれらの設定で変換を実行する。変換結果は、１／ｆＡＤＣ２（又はもし、アナログデジタル変換器２４が、設定変更後に安定するのにいくらかのサイクルＮが必要ならば、Ｎ＊１／ｆＡＤＣ２）後に利用可能になる。時間１／ｆＯＲは、ｆＡＤＣよりずっと短いので、アナログデジタル変換器２４は、もし構成変更の決定がアナログデジタル変換器２４の２６での出力のみをベースとした場合よりもずっと高速に、より速い出力レート（ｆＡＤＣ２）に再構成及び切り替えが可能である。
【００２４】
図４は、時刻Ｔでの電流の増加に対するシステムの応答を示している。時刻Ｔの後の短い時間、例えば時間期間１／ｆＯＲに、線５６上の範囲超過信号はプロセッサ２８に割り込みをかけるとともに、プロセッサ２８は、即座にプログラマブルゲイン増幅器２０のゲインＧを変更するとともに、アナログデジタル変換器２４の出力レートのスピードを、より遅いｆＡＤＣ  からより速いｆＡＤＣ２に変更する。範囲超過検出器５０は、アナログデジタル変換器２４の出力レート及びプログラマブルゲイン増幅器２０のゲインＧが線５８上の信号によって変更されるときに、自動的に線５８上の信号によってクリアされる。さらなる時間期間、時間期間１／ｆＡＤＣ２の後に、アナログデジタル変換器結果は、新規のプログラマブルゲイン増幅器２０の構成に利用可能である。 従って、時刻Ｔの後のＡＤＣ結果までの全時間は１／ｆＯＲ＋１／ｆＡＤＣ２であり、１／ｆＯＲ＜＜１／ｆＡＤＣと仮定すると、以前のシステムよりも充分小さい。このように、図４で、時刻Ｔの後に、ゲインＧが減少する時点である時刻Ｔ＋１／ｆＯＲ  ６０に、範囲超過信号が即座に発生することが分かる。前記出力レートは、フル出力電流のＡＤＣ結果４６ａが、Ｔ＋１／ｆＯＲ＋１／ｆＡＤＣ２に利用可能になるように、ｆＡＤＣ２に増加させるとともに、次のＡＤＣ出力は、サンプル６２及び６４によって指示されるように、Ｔ＋１／ｆＯＲ＋２／ｆＡＤＣ２に発生する。
【００２５】
範囲超過検出器５０の実施形態は、比較器であっても良く、又は高速な比較を実施するためにアナログデジタル変換器２４の一部を使用しても良い。本発明の一実施形態の図５で、アナログデジタル変換器２４ａは、シグマデルタ型変調器７０と、デジタルフィルタとデシメーション段階７２とを具備する。シグマデルタ型変調器７０は、サンプリングネットワーク７４と、積分増幅器８０を具備する積分回路７８と、積分キャパシタ８２と、比較器８４とを具備する。前記変調器の出力は、デジタルフィルタ＋デシメーション段階に行く。アナログデジタル変換器２４は、本明細書ではシグマデルタ型アナログデジタル変換器として図示し、シグマデルタ型変調器７０は、単に１次変調器として図示しているとともに、比較器８４は、１ビット比較器として図示しているが、これらは本発明に必要な限定ではない。入力内の変化に対する応答時間を決定するシグマデルタ型アナログデジタル変換器２４ａの変換時間は、プログラマブルデジタルフィルタの設定によって決定される。この実施形態では、範囲超過検出器５０は、さらに、簡素なデジタルフィルタ、例えばカウンタにシグマデルタ型変調器７０の出力８８を印加することによって実施する。プログラマブルゲイン増幅器（ＰＧＡ）の特定のクラスがあり、そのクラスではシグマデルタ型変調器サンプリングネットワークの一部として前記ＰＧＡを埋め込むことが可能である。例えば、図５でＣｉｎのＣｒｅｆに対する比率を変更することによって異なるゲインを実施する。この場合一意的に特定可能な前記ＰＧＡの「出力信号」が存在せず、それは、実際には「信号」というより「充電」である。
【００２６】
通常動作、即ちシステムが範囲超過していない（｜Ｖｉｎ｜＜｜ＶＲＥＦ｜）ときには、比較器８４は、時刻１／ｆＭＯＤ，２／ｆＭＯＤ，３／ｆＭＯＤ…に発生する信号依存・経時変化する１及び０の分布である、図６の出力８８ａを具備する。図７の範囲超過状況下（｜Ｖｉｎ｜＞＞｜ＶＲＥＦ｜）では、例えば１０個又はそれより多くの１の列、又は１０個又はそれより多くの０の列でもありうる比較器８４の出力８８ｂは、全部１になりうる。この場合、範囲超過検出器５０は、９０で示すように初期値０の出力５６を提供するとともに、次いで、連続する１（又は０）の必要数に到達すると、範囲超過検出器５０は、デジタルプロセッサ２８に範囲超過信号を提供する高状態９２に切り替える。サンプリングネットワーク７４内のキャパシタＣｉｎ，Ｃｒｅｆは、通常等しくない。これらのキャパシタの比率は、変調器への入力信号がどの時点で変調器出力を全て１又は全て０にするかに影響する。
【００２７】
一実施形態では、図８の範囲超過検出器５０ａは、片方の入力が線１０４上の入力である比較器１０２へ他方の入力を供給し、入力１０４と出力１０１とにクロック同期するストレージ構成要素１００を具備する。比較器１０２は、比較器１０８が出力を監視するカウンタ１０６にインクリメントＹｅｓ又はリセット信号Ｎｏを供給する。動作時に、比較器１０２によって、線１０４上の新しい入力を１０４上の以前の最後の入力と比較する。もしそれらが同一ならば、カウンタ１０６を増加させる信号が線１１０上に発生する。もしそれらが同一でなければ、カウンタ１０６をリセットする信号が線１１２上に発生する。比較器１０８は、所定回数、例えば１０回カウンタ１０６を監視する。もし１０個の連続入力が全て等しいならば、即ち全て１又は全て０ならば、比較器１０８は、線５６上に範囲超過出力を提供する。ＡＤＣ入力内の瞬間的な「スパイク」は、範囲超過検出器を「高」に行かせず、所定期間の間入力が「高」に留まるときに限って、範囲超過検出をセットするのが利点である。
【００２８】
図９で、動作時に、システムは入力を待機し（１２０）、次いで段階１２２で新しい入力が古い入力と等しいか否かを調べる。もし等しくなければ、段階１２４で前記カウンタをリセットする。もし入力が等しければ、段階１２６で前記カウンタをインクリメントする。次に、段階１２８で、前記カウンタが最大値に達したか否かが調査される。もし、前記カウンタが最大値に達していないならば、システムは１２０で入力待機に戻る。もし、前記カウンタが最大値に達していたならば、段階１３０で範囲超過フラグをアサートにするとともに、線５６上で範囲超過出力を提供する。
【００２９】
本発明は、測定すべき入力をプログラマブルゲイン増幅器（ＰＧＡ）に提供する段階１２０と、所定の出力レートを具備するＡＤＣに前記ＰＧＡからの出力を提供する段階１２２とを具備する図１０の高速応答測定方法も含んでいる。前記出力が前記ＡＤＣの所定のフルスケール入力範囲よりも大きい場合を判定する（１２４）とともに、出力を前記ＡＤＣのフルスケールよりも下に減少するために、前記ＡＤＣの所定出力レートよりも速いレートで前記ＰＧＡのゲインを修正する（１２６）。
【００３０】
本発明の特定の特徴を、示している図面もあれば、示していない図面もある。各特徴は、本発明に従った他の特徴の何れか又は全てと組み合わせても良く、このことは便宜を図ったものに過ぎない。本願で使用する単語「含む」「具備する」「有する」及び「とともに」は、本願では広義かつ包括的に解釈すべきであるとともに、いかなる物理的相互接続にも限定されない。さらに、対象とする応用例で開示したいかなる実施形態も、唯一の可能な実施形態としてとらえるべきではない。
【００３１】
他の実施形態は、当業者に容易に相当可能であるとともに、特許請求の範囲内にある。
【図面の簡単な説明】
【００３２】
【図１】図１は、従来技術の電流測定システムの構造ブロック図である。
【図２】図２は、図１のシステムの負荷電流及びＡＤＣの結果を示している。
【図３】図３は、本発明による高速応答測定システムの構造ブロック図である。
【図４】図４は、図３のシステムの負荷電流、ＡＤＣの結果及び範囲超過信号を示している。
【図５】図５は、本発明による範囲超過検出器とともに１次シグマデルタ型アナログデジタル変換器を実施する図３のアナログデジタル変換器のより詳細な構造ブロック図である。
【図６】図６は、通常動作時の図５のシグマデルタ型変調器の出力を示している。
【図７】図７は、超過範囲動作時の図５のシグマデルタ型変調器の出力と、超過範囲検出器の並行出力とを示している。
【図８】図８は、カウンタを実施する範囲超過検出器の構造ブロック図である。
【図９】図９は、図８の範囲超過検出器の動作を図示するフローチャートである。
【図１０】図１０は、本発明の方法の説明図である。
【符号の説明】
【００３３】
１２  バッテリー
１４  負荷
１６  抵抗
１８  差動入力
２０  ＰＧＡ
２２  入力
２４  ＡＤＣ
２６  線
２８  制御器／デジタルプロセッサ
３０  線
５０  範囲超過検出器
５２  線
５４  線
５６  線
【図１】
2008544255.tif 000003
【図２】
2008544255.tif 000004
【図３】
2008544255.tif 000005
【図４】
2008544255.tif 000006
【図５】
2008544255.tif 000007
【図６】
2008544255.tif 000008
【図７】
2008544255.tif 000009
【図８】
2008544255.tif 000010
【図９】
2008544255.tif 000011
【図１０】
2008544255.tif 000012
【国際調査報告】
2008544255.tif 000013
2008544255.tif 000014