(57)【要約】  不揮発性メモリ構成方式は、ＦＰＧＡファブリックと、ＦＰＧＡファブリック外部の複数の第１構成変更可能回路素子と、ＦＰＧＡファブリック外部の複数の第２構成変更可能回路素子とを具備するプログラマブル集積回路中の、揮発性メモリベースのプログラマブル回路のために開示される。複数の分散構成不揮発性メモリセルは、ＦＰＧＡ中に配置される。前記各分散構成不揮発性メモリセルは、複数の第１構成変更可能回路素子のうちの異なる１つと接続されている。不揮発性メモリアレイは、第２構成変更可能回路素子のための構成情報を格納する。複数のレジスタセルには、第２構成変更可能回路素子が配置され、かつ不揮発性メモリアレイと接続可能である。前記各レジスタセルは、複数の第２構成変更可能回路素子のうちの異なる１つと接続されている。
2008526110.tif 000002
【特許請求の範囲】
【請求項１】
プログラマブル集積回路中の揮発性構成変更可能回路のための不揮発性メモリ構成方式であって、
ＦＰＧＡファブリックと、
ＦＰＧＡファブリック外部の集積回路上に配置された複数の第１構成変更可能回路素子と、
ＦＰＧＡファブリック外部の集積回路上に配置された複数の第２構成変更可能回路素子と、
ＦＰＧＡファブリック中に配置された複数の分散構成不揮発性メモリセルと、
第２構成変更可能回路素子のための構成情報を格納するための不揮発性メモリアレイと、
複数の第２構成変更可能回路素子内に配置され、かつ不揮発性メモリアレイと接続可能である、複数のレジスタセルと
を有し、複数の各第１構成変更可能回路素子は、異なる分散構成不揮発性メモリセルに接続され、複数の各レジスタセルは、異なる各第２構成変更可能回路素子に関連するものである方式。
【請求項２】
前記複数の第１構成変更可能回路素子は、複数の第２構成変更可能回路素子を構成するより先に構成されるように選択される回路素子を具備する請求項１に記載の不揮発性メモリ構成方式。
【請求項３】
複数の分散構成不揮発性メモリセルが、ＦＰＧＡファブリックと複数の第１構成変更可能回路素子との間を走る個々の導体によって、複数の第１構成変更可能回路素子に接続される請求項１に記載の不揮発性メモリ構成方式。
【請求項４】
前記複数の第１構成変更可能素子が、Ｉ／Ｏ回路素子を具備する請求項１に記載の不揮発性メモリ構成方式。
【請求項５】
前記複数の第１構成変更可能素子が、ＳｅｒＤｅｓ回路を具備する請求項１に記載の不揮発性メモリ構成方式。
【請求項６】
前記複数の第１構成変更可能素子が、プロセッサ回路を具備する請求項１に記載の不揮発性メモリ構成方式。
【請求項７】
前記複数の第１構成変更可能素子が、ｍａｔｈブロック回路を具備する請求項１に記載の不揮発性メモリ構成方式。
【請求項８】
前記複数の第１構成変更可能素子が、ランダムアクセスメモリ回路を具備する請求項１に記載の不揮発性メモリ構成方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路技術に関する。より詳細には、本発明は、ＦＰＧＡのようなプログラマブルロジック回路、特にフラッシュメモリベースのプログラマブルロジック回路に関する。本発明は、ダイナミック信号パスの帯域で妥協することなく、スタティックコントロール信号をＦＰＧＡファブリック外部の回路素子へ、いかに効率的に提供するかについて扱う。
【背景技術】
【０００２】
ＦＰＧＡ集積回路は、それらの機能性をコントロールするための部品を必要とするＦＰＧＡファブリック（fabric）に加えて、多数の回路素子を含む。典型的な例は、一般的に３つのダイナミック信号（すなわち、インプット、アウトプット、イネーブル）を持つ一般用途のＩ／Ｏセルである。このＩ／Ｏセルは、ＦＰＧＡから、およびＦＰＧＡへ、回路網によって駆動されなければならない。
【０００３】
これらの信号に付随するのは、一般的に回路網との接続性を必要としないが、スタティックにセットされる必要がある、通常数個（１０個、またはそれ以上）のコントロール信号である。このような信号は、実行されるＩ／Ｏ規格（例えば、ＨＳＴＬ、ＰＣＩなど）、および入力パス中に遅延可能な素子を構成するためのものを含む。素子が複雑さを増すほど、スタティックコントロール信号の必要数は、ダイナミック信号の数よりずっと大きくなる。この一例は、物理符号化サブレイヤー（ＰＣＳ）回路構成を用いるＳｅｒＤｅｓである。物理符号化サブレイヤーは、アイドルと、アライン・スタッフキャラクター（それぞれ１６ビット）と、ＳｅｒＤｅｓドライブと、プリエンファシス・平衡コントロールと、ＰＣＳデータパス選択とのためのスタティックコントロール信号を必要とする。
【０００４】
ＦＰＧＡファブリックの外部の回路素子を構成するために必要な信号の数が増加するにつれ、それらの信号を伝えるために必要とされる信号ラインの数も増加する。ＦＰＧＡファブリックの外側を通ることが可能な導体の数に物理的限界があるので、ある時点でダイナミック信号パスの帯域は影響を受ける。本発明は、ダイナミック信号パスの帯域で妥協することなく、それらのコントロール信号を回路素子へ、いかに効率的に提供するかについて扱う。
【０００５】
最初に図１を参照すると、集積回路におけるＦＰＧＡアレイ外部の回路素子を構成するための先行技術による配置が、ブロック図に示されている。集積回路１０は、ＦＰＧＡアレイ１２を含み、また、外部回路素子１４のグループも含む。従来から知られるように、外部回路素子１４のグループは、それらの稼動特性をコントロールするためのスタティック信号によって構成されることを必要とする回路素子を含むことがある。このような構成変更可能（configurable）回路素子を代表する１つが、小さな四角１６、１８、２０、２２、２４、２６、２８、および３０で示される。当業者は、このような構成変更可能回路素子をＩ／Ｏと同程度にシンプルに、またはＰＣＳ若しくはプロセッサと同程度に複雑にできることを認識する。
【０００６】
上記構成変更可能回路素子１６、１８、２０、２２、２４、２６、２８、および３０は、ＦＰＧＡアレイ１２の全面に配置された構成部品３２、３４、３６、３８、４０、４２、４４、および４６によってそれぞれコントロールされる。例えば、構成部品３２は、外部構成変更可能回路素子１６と接続されて示される。構成部品３４は、外部構成変更可能回路素子１８と接続されて示される。以降も同様である。上記構成部品は、フラッシュメモリセルのような不揮発性メモリセルを有する。
【０００７】
図１を考察する当業者には明らかなように、個々の導体は、各自上記接続をなすために必要とされる。ゆえに、図１の例示において８つの接続をなすためには、ＦＰＧＡ１２から外部回路素子１４へと延びる８つの導体を必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述の方式をとる現実の集積回路において、ＦＰＧＡアレイ中の構成部品と、外部回路素子との間の接続の数は、集積回路のサイズ（すなわち、Ｉ／Ｏのゲートカウントおよび数、並びにＦＰＧＡ外部のその他の回路）の増加につれて、きわめて大きくなる。さらに、コントロール要求が激増することで、物理的空間またはダイナミック信号の効果的な帯域で妥協することなく、コントロール部品毎の１信号を外部素子へ効率的に送るためのアーキテクチャ上の帯域が不足する。ある時点で、そのような導体の数は途方もなく大きくなり、致命的な設計上の問題点となり得る。本発明は、この問題に解決策を提供する。
【課題を解決するための手段】
【０００９】
ＦＰＧＡファブリックを具備するプログラマブル集積回路における揮発性構成変更可能回路のための不揮発性メモリ構成方式が提供される。また、集積回路は、ＦＰＧＡファブリック外部の集積回路上に配置された構成変更可能回路素子を具備する。２組の構成変更可能回路素子は、ＦＰＧＡファブリック外部の集積回路上に配置される。分散構成不揮発性メモリセルは、ＦＰＧＡファブリック中に配置される。構成変更可能回路素子の第１組の各要素は、複数の分散構成不揮発性メモリセルのうちの異なる１つと接続される。不揮発性メモリアレイは、第２組の構成変更可能回路素子の要素ための構成情報を格納するために提供される。構成変更可能回路素子の第２組の各要素は、異なる不揮発性メモリアレイ部品によって構成される。
【発明を実施するための最良の形態】
【００１０】
当業者達は、以降に記載する本発明が一実施形態であり、かつ何らかの限定を行うものではないことを理解する。本発明の他の実施形態は、それら自身を当業者に容易に示唆する。
【００１１】
図２を参照すると、ブロック図は、本発明の原理による集積回路においてＦＰＧＡファブリック外部の回路素子を構成するための実施形態を示している。図１の回路配置にあるように、図２の配置は、ＦＰＧＡファブリック１２を含む集積回路１０と、外部構成変更可能回路素子１４のグループとを示す。図１にあるように、それらの構成変更可能回路素子を代表する１つが、小さな四角１６、１８、２０、２２、２４、２６、２８、および３０で示される。
【００１２】
構成変更可能回路素子１６、１８、２０、および２２は、図２において、ＦＰＧＡファブリック１２全面に配置された構成部品３２、３４、３６、および３８によって、各自コントロールされるように示されている。従って、構成部品３２は、外部構成変更可能回路素子１６と接続されて示され、構成部品３４は、外部構成変更可能回路素子１８と接続されて示され、構成部品３６は、外部構成変更可能回路素子２０と接続されて示され、構成部品３８は、外部構成変更可能回路素子２２と接続されて示される。上記構成部品は、フラッシュメモリセルのような不揮発性メモリセルから成る。
【００１３】
しかしながら、図１の先行技術による回路配置とは異なり、他の構成変更可能回路素子２４、２６、２８、および３０は、ＦＰＧＡファブリック１２から分離したオンチップ不揮発性メモリアレイ４８によってコントロールされるように示される。メモリセルは、ＦＰＧＡファブリックの構成部品３２、３４、３６、および３８のように配置される代わりに、ＦＰＧＡファブリック内にまとめて置いてもよい。上記集積回路の起動時に、構成変更可能回路素子２４、２６、２８、および３０をコントロールするために必要なデータは、揮発性ストレージベース（例えば、ＳＲＡＭベース）のＦＰＧＡ集積回路を構成するための技術において知られた同じ方法で、不揮発性メモリ４８から、構成変更可能回路素子２４、２６、２８、および３０に関連するレジスタセル内に読み出すことが可能である。図２は、構成変更可能回路素子２４、２６、２８、および３０内への、データの連続した読み出しを示す。
【００１４】
ＦＰＧＡファブリックの外部にあるＦＰＧＡデバイス上の回路素子は、該デバイスの起動時に直ちに構成されねばならない構成変更可能回路と、直ちに構成される必要はない構成変更可能回路とを両方含んでよい。例えば、ホットスワップできる回路を、または、起動時にインプット／アウトプット（Ｉ／Ｏ）状態をコントロールする任意の回路を、外部回路素子が含む場合である。例として、ＳｅｒＤｅｓ用駆動強度（Drive strength）構成回路は、駆動強度構成信号をコントロールするために起動時に直ちに構成されることを要求される。ＦＰＧＡデバイスが組み込まれたシステム素子にダメージを与えるＳｅｒＤｅｓの起動は望ましくないし、高いリスクで信号を駆動することは望ましくない。本発明は、これらの信号を直ちに印加する必要性を回避するために、目下使用される現存する対処方法のための要求を回避する。基板の保護およびその他の理由のために、特定の信号は直ちにコントロールおよび印加されることが望ましく、同時に、他の信号は直ちにコントロールおよび印加される必要がない。一般に、Ｉ／Ｏコントロールしない回路は、起動時に直ちに構成される必要がない。
【００１５】
オンボード不揮発性メモリブロックを用いた不揮発性ＦＰＧＡデバイスの起動中、ＦＰＧＡファブリックは、不揮発性メモリブロックより先に起動される。従って、ＦＰＧＡファブリックで構成される回路は、不揮発性メモリブロックによって構成される回路より先に構成されることになる。しかしながら、ＦＰＧＡファブリック中の構成部品は、それらがコントロールする構成変更可能回路素子に、個々に、および直接に接続される。一方、不揮発性メモリ中の構成部品は、アドレッシングを介して（例えば、シフトレジスタ経由で）、構成変更可能回路素子をコントロールすることができる。このことは、構成の速さを制限するが、また、外部回路素子ブロックに対して発信するために要求される物理接続の数を減少させる。外部回路ブロックの中への直接接続の数は、物理的な限界があるので、不揮発性メモリブロックからの一部の構成変更可能回路の構成は、設計の柔軟性を増す。変形例でも、不揮発性メモリ部品がそれらのコントロールする構成変更可能回路に直接接続される場合、ＦＰＧＡファブリックから外部回路ブロックへの直接接続数は減らされる。それにより、ＦＰＧＡファブリックからの外部接続ライン（または、そのようなラインが占拠するであろうスペース）を他の用途のために開放する。
【００１６】
本発明の回路構成により、オンチップ不揮発性メモリを含むＦＰＧＡデバイスは、ＦＰＧＡファブリックから他の回路素子を構成すると同時に、不揮発性メモリを使用してＦＰＧＡファブリック外部にある一部の構成変更可能回路素子を構成することができる。
【００１７】
本発明の取り組みにより、設計者は、ＦＰＧＡ中の分散不揮発性ストレージ構成部品を使用して、できるだけシステム起動前に、好適にまたは必然的に有効な構成信号をコントロールすることができる。また、不揮発性メモリアレイから構成変更可能外部回路に関連する構成レジスタ内への重要でない構成部品へのローディングを遅延させる。
【００１８】
上記の説明を見てわかるように、本発明は、電源オン時に瞬時に適用されることを必要とするスタティック信号が、すみやかにパワーオンされることが可能であることによる複合型の取り組みを採用する。
【００１９】
本発明の実施形態およびその応用が図示および記載されているが、本発明の思想から逸脱することなく上記よりさらに多くの修正が可能であることは、当業者には明らかである。従って、本発明は、添付する特許請求の範囲の精神以外によって限定されない。
【図面の簡単な説明】
【００２０】
【図１】集積回路におけるＦＰＧＡファブリック外部の構成変更可能回路素子のための先行技術による配置を示すブロック図である。
【図２】本発明の原理による集積回路におけるＦＰＧＡファブリック外部の構成変更可能回路素子のための配置例を示すブロック図である。
【符号の説明】
【００２１】
１０  集積回路
１２  ＦＰＧＡファブリック
１４  外部回路素子
１６、１８、２０、２２、２４、２６、２８、３０  構成変更可能回路素子
３２、３４、３６、３８、４０、４２、４４、４６  構成部品
４８  不揮発性メモリ
【図１】
2008526110.tif 000003
【図２】
2008526110.tif 000004
【国際調査報告】
2008526110.tif 000005
2008526110.tif 000006