(57)【要約】メモリアレイと外部データパッドとの間でデータを交換することが必要なスイッチング動作をサポートする技術及び回路が提供される。書き込みパスにおいて、このようなスイッチング動作は、単一データパッドによりシーケンシャルに受け取った複数のビットをラッチして組み立て、アクセスモードのタイプ（例えば、インターリーブまたはシーケンシャル）に基づいてこれらのビットをリオーダリングし、チップ構成（例えば、×４、×８、または×１６）、アクセスされるバンク位置に基づいてスクランブリング動作を実行することを包含する。読み出しパスでは、類似の動作が（逆の順番で）実行され、装置から読み出されるデータを組み立てる。
2008527604.tif 000002
【特許請求の範囲】
【請求項１】
１個以上のメモリアレイと、
複数個のデータパッドと、
前記メモリアレイに書き込むデータビットを受け取り、前記複数個のパッドにシーケンシャルにデータビットを出力し、外部クロック信号の単一サイクルでＮビットデータを受け取りまたは伝送するパッドロジックを有する、入力／出力（Ｉ／Ｏ）バッファステージと、
外部クロック信号の１／２以下の周波数を有するコアクロック信号によって駆動され、前記１個以上のメモリアレイにＮビットを書き込む前に、または複数個のパッド上にシーケンシャルにＮビットを出力する前に、各データパッド上で受け取られたＮビットデータをリオーダーするように構成されたリオーダリングロジックとを備えたことを特徴とするメモリ装置。
【請求項２】
前記Ｎ＝４である請求項１記載のメモリ装置。
【請求項３】
前記リオーダリングロジックは、対応するデータパッドによって受け取られまたは出力されるＮビットデータをリオーダーするようにそれぞれ構成された複数のステージを含む請求項１記載のメモリ装置。
【請求項４】
各ステージは、データラインの第１セット上で対応するパッドロジックから並列に受け取ったＮビットデータをリオーダーし、及び、前記リオーダーされたＮビットを、書き込まれるデータラインの第２セット上で前記メモリアレイに渡すように構成された書き込みスイッチマトリックスと、
前記データラインの第２セット上で受け取ったＮビットデータをリオーダーし、前記リオーダーされたＮビットを、対応するデータパッド上にシーケンシャルに出力される前記データラインの第１セット上の対応するパッドロジックに渡すように構成された読み出しスイッチマトリックスとを含む請求項３記載のメモリ装置。
【請求項５】
前記書き込みスイッチマトリックス及び前記読み出しスイッチマトリックスは、構成が実質的に同一である請求項４記載のメモリ装置。
【請求項６】
１個以上のメモリアレイと、
複数個のデータパッドと、
１／４データクロック信号以下の周波数を有するコアクロック信号と結合してパッドロジックによって受け取られまたは出力されるデータビットをリオーダリングするリオーダリングロジックと、データクロック信号と結合して前記データパッドと外部装置との間でシーケンシャルに交換されるデータビットをバッファリングするパッドロジックとを伴う入力／出力（Ｉ／Ｏ）バッファステージを含む複数のパッドと前記１個以上のメモリアレイとの間でデータを転送するパイプラインデータパスとを備えたことを特徴とするメモリ装置。
【請求項７】
前記パイプラインデータパスは、リオーダーされたデータビットを、前記メモリアレイに書き込む前に、ターゲットメモリセルの物理位置の少なくとも一部に基づいて、スクランブリングするスクランブリングロジックをさらに含む請求項６記載のメモリ装置。
【請求項８】
前記スクランブリングロジック及びリオーダリングロジックは、並列に切り替えられる請求項７記載のメモリ装置。
【請求項９】
単一の外部クロック信号で複数のデータパッド上のマルティプルビットを伝送可能なメモリ装置であって、
１個以上のメモリアレイと、
外部クロック信号の２分の１以下の周波数を有するコアクロック信号によって駆動され、前記データパッド上でシーケンシャルに受け取られ、前記メモリアレイに書き込まれるデータビットをリオーダーし、前記メモリアレイから読み出されて前記データパッド上にシーケンシャルに出力されるデータビットをリオーダーするように構成されたリオーダリングロジックとを備えたことを特徴とするメモリ装置。
【請求項１０】
前記リオーダリングロジックは、入力／出力（Ｉ／Ｏ）バッファリング構造の中のパッドロジックで集積化され、
前記パッドロジックは、外部クロック信号の周波数の少なくとも２倍の周波数を有するデータクロック信号によって駆動される請求項９記載のメモリ装置。
【請求項１１】
前記リオーダリングロジックは、バースト伝送タイプ及びバースト開始アドレスに基づいてビットをリオーダーするように構成されている請求項９記載のメモリ装置。
【請求項１２】
メモリデバイスのデータを交換する方法であって、
外部クロック信号の単一サイクル内に複数のデータパッドのそれぞれの上でＮビットデータを受け取り、
外部クロック信号の２分の１以下の周波数を有する内部コアクロック信号とともにＮビットデータをリオーダリングすることを特徴とする方法。
【請求項１３】
前記ビットのリオーダリングは、バースト伝送タイプの少なくとも一部に基づいてビットをリオーダリングすることを含む請求項１２記載の方法。
【請求項１４】
スクランブリングされ第１方向に向けられたデータラインの第１セット上のリオーダーされたビットを、前記第１方向に実質的に垂直な第２方向に向けられたデータラインの第２セットに渡すことをさらに包含する請求項１２記載の方法。
【請求項１５】
前記データラインの第２セット上で前記メモリアレイからデータビットを読み出し、
前記データラインの第１セット上で前記データビットをスクランブリングし、
前記スクランブリングされたデータビットをリオーダリングし、
リオーダリングされたＮビットを各データパッドにシーケンシャルに出力することをさらに包含する請求項１４記載の方法。
【請求項１６】
データパッドと１個以上のメモリアレイとの間でデータを交換する方法であって、
書き込み動作の間において、
外部クロック信号から、前記外部クロック信号よりも低い周波数を有するコアクロック信号を生成し、
前記外部クロック信号の単一サイクルにおいて前記データパッド上で、前記メモリアレイに書き込まれるマルティプルデータビットをシーケンシャルに受け取り、
前記メモリアレイに書き込まれる前に、または前記データパッド上に出力される前に、前記シーケンシャルに受け取られたデータビットを、前記コアクロック信号とともにリオーダリングすることを特徴とする方法。
【請求項１７】
前記外部クロック信号の周波数は、前記コアクロック信号の周波数の少なくとも２倍である請求項１６記載の方法。
【請求項１８】
前記外部クロック信号の単一サイクル内で各パッド上で少なくとも４ビットのデータをシーケンシャルに受け取ることを包含する請求項１６記載の方法。
【請求項１９】
データクロック信号を生成することをさらに包含し、前記データクロック信号の周波数は、前記外部クロック信号の周波数の少なくとも４倍である請求項１８記載の方法。
【請求項２０】
読み出し動作の間、
前記メモリアレイからデータビットを読み出し、
前記メモリアレイから読み出したデータビットをリオーダリングし、
リオーダリングしたＮ個のビットをシーケンシャルに各データパッド上に出力することをさらに包含する請求項１６記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
[発明の背景]
[発明の分野]
本発明は、一般的に、アクセスメモリ装置に関し、特に、ＤＤＲ−ＩＩ型ＤＲＡＭ装置のようなダブルデータレート（ＤＤＲ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置へのアクセスに関する。
【０００２】
[従来技術の説明]
サブミクロンＣＭＯＳ技術の進化により、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置、擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ）装置等の高速半導体メモリ装置に対する要求が増大した。ここでは、このようなメモリ装置を集めてＤＲＡＭ装置と呼ぶ。
【０００３】
あるタイプのＤＲＡＭ装置は、一般にクロックパルスと共にデータが装置に読み書きされることを意味する同期インターフェースを有している。クロックサイクル毎に（例えば、立ち上がりエッジで）シングルビットのデータを転送する初期の同期ＤＲＡＭ（ＳＤＲＡＭ）装置は、シングルデータレート（ＳＤＲ）ＳＤＲＡＭ装置と呼ばれる。後に開発されたダブルデータレート（ＤＤＲ）ＳＤＲＡＭ装置は、入力／出力（Ｉ／Ｏ）バッファに含まれ、クロック信号の立ち上がりエッジ及び立下りエッジの双方に基づいてビットデータを送信し、これによって、有効データ送信レートを２倍にする。ＤＤＲ−ＩＩＳＤＲＡＭ装置と呼ばれる他のタイプのＤＤＲ−ＩＩＳＤＲＡＭ装置は、各クロックエッジで２ビットデータを送信し、典型的にはＩ／Ｏバッファをクロック信号の周波数の２倍で動作させることによって、やはりデータ送信レートを２倍にする（ＳＤＲデータ送信レートの４倍まで）。
【０００４】
残念なことに、メモリスピードが増大するにつれて、２倍のクロック周波数でのＩ／Ｏバッファ動作及びデータ処理には、多くのチャレンジが現れる。例えば、現代のＳＤＲＡＭ装置は、メモリアレイに書き込む前または読み出した後にデータをリオーダーする必要がある多くの異なるデータ転送モード（例えば、インターリーブまたはシーケンシャルバーストモード）をサポートする。さらに、さまざまな理由によって（例えば幾何形状、歩留まり、及び速度最適化）、これらの装置は、論理的に隣接するアドレス及び／またはデータが物理的に隣接しないという「スクランブリング」技術を使用する物理メモリトポロジーをしばしば有している。このデータリオーダリング及びスクランブリングは、データがデータパッドとメモリアレイとの間を通り過ぎる時と場合に影響を及ぼし、典型的に複雑スイッチングロジックを必要とする。
【０００５】
この複雑さのため、従来のデータパススイッチングロジックは、ハイレベル設計言語（即ちＶＨＤＬ）から実際のゲートへの設計変換のプロセスと一般的に呼ばれる合成によって典型的に設計される。残念ながら、合成設計は、欠点を有している。例えば、この合成設計は、典型的には、組み合わせロジックをすべていっしょにゲート遅延及びより大きなマスク領域に置くが、パフォーマンスと密度とを害する。さらに、これらの設計におけるタイミンググリッジ及び不必要なスイッチング動作は、しばしば速度パフォーマンスを損ない、パワー消費を増大させる。これらのタイミングの問題は、クロック周波数が増大するにつれてより大きな問題になる。さらに、合成により設計されたロジックの典型的に非構造的な性質は、例えば、異なる構成（例えば×４、×８、及び×１６）を伴うデバイスファミリーメンバー、異なる構成をサポートするシングルデバイス内のリユースを促進しない。
【０００６】
従って、メモリアレイと外部データパッドとの間のデータ転送に必要なスイッチング動作をサポートすることができる柔軟なデータパスロジック設計が必要である。
【０００７】
[発明の概要]
本発明の実施形態は、一般的にデータパッドとメモリアレイとの間の効率的なデータ転送のための方法及び装置を提供する。
【０００８】
ある実施形態は、一般に、１個以上のメモリアレイと、複数個のデータパッドと、入力／出力（Ｉ／Ｏ）バッファステージと、リオーダリングロジックとを備えたメモリ装置を提供する。Ｉ／Ｏバッファステージは、前記メモリアレイに書き込むデータビットを受け取り、前記複数個のパッドにシーケンシャルにデータビットを出力し、外部クロック信号の単一サイクルでＮビットデータを受け取りまたは伝送するパッドロジックを有する。リオーダリングロジックは、外部クロック信号の１／２以下の周波数を有するコアクロック信号によって駆動され、前記１個以上のメモリアレイにＮビットを書き込む前に、または複数個のパッド上にシーケンシャルにＮビットを出力する前に、各データパッド上で受け取られたＮビットデータをリオーダーするように構成される。
【０００９】
他の実施形態は、一般に１個以上のメモリアレイと、複数個のデータパッドと、パイプラインデータパスとを備えたメモリ装置を提供する。パイプラインデータパスは、１／４データクロック信号以下の周波数を有するコアクロック信号と結合してパッドロジックによって受け取られまたは出力されるデータビットをリオーダリングするリオーダリングロジックと、データクロック信号と結合して前記データパッドと外部装置との間シーケンシャルに交換されるデータビットをバッファリングするパッドロジックとを伴う入力／出力（Ｉ／Ｏ）バッファステージを含む複数のパッドと前記１個以上のメモリアレイとの間でデータを転送する。
【００１０】
他の実施形態は、単一の外部クロック信号で複数のデータパッド上のマルティプルビットを伝送可能であって、一般に１個以上のメモリアレイと、リオーダリングロジックとを備えたメモリ装置を提供する。リオーダリングロジックは、外部クロック信号の２分の１以下の周波数を有するコアクロック信号によって駆動され、前記データパッド上でシーケンシャルに受け取られ、前記メモリアレイに書き込まれるデータビットをリオーダーし、前記メモリアレイから読み出されて前記データパッド上にシーケンシャルに出力されるデータビットをリオーダーするように構成される。
【００１１】
他の実施形態は、メモリデバイスのデータを交換する方法を提供する。この方法は、一般に外部クロック信号の単一サイクル内に複数のデータパッドのそれぞれの上でＮビットデータを受け取り、外部クロック信号の２分の１以下の周波数を有する内部コアクロック信号とともにＮビットデータをリオーダリングすることを包含する。
【００１２】
他の実施形態は、データパッドと１個以上のメモリアレイとの間でデータを交換する方法を提供する。この方法は、一般に書き込み動作の間において、外部クロック信号から、前記外部クロック信号よりも低い周波数を有するコアクロック信号を生成し、前記外部クロック信号の単一サイクルにおいて前記データパッド上で、前記メモリアレイに書き込まれるマルティプルデータビットをシーケンシャルに受け取り、前記メモリアレイに書き込まれる前に、または前記データパッド上に出力される前に、前記シーケンシャルに受け取られたデータビットを、前記コアクロック信号とともにリオーダリングすることを包含する。
【００１３】
[図面の簡単な説明]
本発明の上記した特徴が詳細に理解されるように、上記に簡潔に要約した本発明のより特定された記載が実施の形態及び添付の図面に示される。しかしながら、添付の図面は本発明の典型的な実施形態を示すのみであり、従って、範囲を限定するために考慮されてはならず、他の均等で有効な実施形態を受け入れるものである。
【００１４】
図１は、本発明の実施形態に係るダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置を示す。
【００１５】
図２は、本発明の実施形態に係る例示的なＤＲＡＭデータパスを示す。
【００１６】
図３は、それぞれメモリアレイのデータ書き込み及びデータ読み出しの例示的な動作を示す。
【００１７】
図４Ａ及び４Ｂは、それぞれ、近接パッドオーダリングロジックの例示的なブロックダイヤグラム及び対応する真理値表を示す。
【００１８】
図５Ａ及び図５Ｂは、それぞれ、例示的な書き込みパスオーダリングスイッチングマトリックス及び対応する真理値表を示す。
【００１９】
図６Ａ及び図６Ｂは、それぞれ、例示的な読み出しパスオーダリングスイッチングマトリックス及び対応する真理値表を示す。
【００２０】
図７Ａ及び図７Ｂは、それぞれ、図５Ａ及び図６Ａに示されるスイッチングマトリックスのための設定例を示す。
【００２１】
図８は、本発明の実施形態に係るインテリジェントアレイスイッチングロジックの例示的なブロックダイヤグラムを示す。
【００２２】
図９は、図８に示されるインテリジェントアレイスイッチングロジックのための例示的なスイッチ構成及び信号経路を示す。
【００２３】
図１０Ａ及び図１０Ｂは、それぞれ、図９に示されるスイッチ構成のシングルステージ及び対応する真理値表を示す。
【００２４】
図１１は、×１６メモリ構成のための図１０Ａに示されるシングルステージのスイッチ設定を示す。
【００２５】
図１２Ａ及び図１２Ｂは、×８メモリ構成のための図１０Ａに示されるシングルステージのスイッチ設定を示す。
【００２６】
図１３Ａ〜図１３Ｄは、×４メモリ構成のための図１０Ａに示されるシングルステージのスイッチ設定を示す。
【００２７】
[好ましい実施形態の詳細な説明]
本発明の実施形態は、メモリアレイ／バンクと外部データパッドとの間のデータ転送に必要なスイッチング動作をサポートする技術及び回路を一般に提供する。書き込みパスでは、そのようなスイッチング動作は、単一のデータパッドを通してシーケンシャルに受け取る複数のビットをラッチして組み立て、特定のタイプのアクセスモード（例えば、インターリーブ、シーケンシャル、偶数／奇数）に基づいてこれらのビットをリオーダリングし、チップ構成（例えば、×４、×８、または×１６）、アクセスされるバンクロケーションに基づいてスクランブリング動作を実行することを含む。読み出しパスでは、類似の動作が（逆の順番で）実行され、装置の外に読み出されるデータが作成され組み立てられる。
【００２８】
データパス内の異なるロジックブロックにこれらのスイッチング動作を配給することによって、データクロック周波数において動作の一部のみが（例えば、データのラッチ）実行され、残りの動作（例えば、オーダリング及びスクランブリング）は、より低い周波数（例えば、外部クロック周波数の１／２）で実行される。また、これらのスイッチング動作を分割することによって、すべての複雑なデコーディングが１個の複雑なブロックで直列的な態様に置かれるというよりは、動作が並列的に（例えば、パイプラインの態様で）実行される。その結果、この配給されたロジックアプローチは、データパスレベルにおけるスピードのボトルネックを軽減する助けになり、（ＤＤＲ−ＩＩ  ＳＤＲＡＭ）装置のパフォーマンスを向上させる。
【００２９】
[簡潔なパッドロジックを伴う例示的なメモリデバイス]
図１は、本発明の一実施形態に係るデータパスロジック設計を使用して１個以上のメモリアレイ（またはバンク）１１０に格納されたデータにアクセスする例示的なメモリ装置１００（例えば、ＤＲＡＭ装置）を示す。
【００３０】
図示されるように、装置１００は、１セットの制御信号１３２を受け取り、１セットのアドレス信号１２６によって特定される位置におけるアレイ１１０内に格納されるデータにアクセス（例えば、読み出し、書き込み、リフレッシュ）する制御ロジック１３０を含む。アドレス信号１２６は、信号１３２に応答してアドレシングロジック１２０によってラッチされ、アレイ１１０内の個別セルへのアクセスに使用される行アドレス信号（ＲＡ）１２２及び列アドレス信号（ＣＡ）１２４に変換される。
【００３１】
アレイ１１０の読み出し及び書き込みのためのデータ信号（ＤＱ０−ＤＱ１５）として現れたデータは、Ｉ／Ｏバッファリングロジック１３５を介して外部データパッドとアレイ１１０との間を伝送される。前述したように、このデータ伝送は、シーケンシャルに受け取った複数のビットを組み立てること、アクセスモードのタイプ（例えば、インターリーブまたはシーケンシャル、偶数／奇数）に基づいてこれらのビットをリオーダリングすること、及びチップ構造（例えば、×４、×８、または×１６）及びアクセスされるデータの物理的位置（例えば、特定のバンクまたはバンク内のパーティション）に基づいてスクランブリング動作を実行することを含む。従来のシステムはこれらのスイッチング動作のすべてを実行するためにシングルコンプレックスロジックブロックを使用していたが、本発明の実施形態は、複数のロジックブロック間の動作を提供する。
【００３２】
ある実施形態では、これらのロジックブロックは、単一パッドロジック１５０、接近パッドオーダリングロジック１６０、及びインテリジェントアレイスイッチングロジック１７０を含んでいる。単一パッドロジック１５０及び接近パッドオーダリングロジック１６０は、Ｉ／Ｏバッファリングロジック１３５内に集積化されている。図示するように、ある実施形態では、データクロック周波数（典型的に、ＤＤＲ−ＩＩのための外部クロック周波数の２倍）において単一パッドロジック１５０のみが動作し、接近パッドオーダリングロジック１６０、及びインテリジェントアレイスイッチングロジック１７０は、より遅いメモリコア周波数（典型的に外部クロック周波数の１／２）で動作する。
【００３３】
一般に、書き込み動作のためには、単一パッドロジック１５０は、外部パッド上にシリアルに現れるデータビットを受け取る責任があるのみであり、接近パッドオーダリングロジック１６０に対してはこれらのデータビットは並列に（受け取った順番に）現れる。接近パッドオーダリングロジック１６０は、特定のアクセスモードに基づいてこれらのビットを（リ）オーダリングし、インテリジェントアレイスイッチングロジック１７０にオーダリングされたビットを現す責任がある。インテリジェントアレイスイッチングロジック１７０は、１：１データスクランブリング機能を実行し、アレイへの１セットのデータライン上のデータを他のセットのデータラインを通してメモリバンクアレイに書き込む責任がある。下記により詳しく記載するように、データをスクランブリングする方法は、特定のチップ構成（例えば、×４、×８及び×１６）及びアクセスされる特定のバンクパーティションによって決定される。これらの要素は、読み出しパスに沿って（例えば、読み出し動作における伝送データのとき）逆の態様で動作する。
【００３４】
[読み出し及び書き込みデータパス]
単一パッドロジック１５０、接近パッドオーダリングロジック１６０、及びインテリジェントアレイスイッチングロジック１７０の協調的機能を、本発明の実施形態に係る例示的な読み出し／書き込みデータパスを示す図２を参照して記載する。理解を容易にするために、書き込みパスと読み出しパスとを分離して記述し、書き込みパスから始める。
【００３５】
図示するように、単一パッドロジック１５０は、ファーストインファーストアウト（ＦＩＦＯ）ラッチングバッファのような任意の適切な要素の構成を含み、外部パッド上にシリアルに現れる複数のデータビットを受け取って組み立てるように構成されている。各外部データパッドは、データクロックによって駆動されるそれ自身の対応ステージ１５２を有している。前述したように、ＤＤＲ−ＩＩ  ＤＲＡＭ内では、データは、データクロックの立ち上がりエッジ及び立下りエッジで伝送され、４ビットデータが、各外部クロックサイクルでラッチされる。
【００３６】
４ビットが（例えば、各外部クロックサイクルで）各ステージ１５１によってラッチされると、これらのビットは接近パッドオーダリングロジック１６０に並列に伝送され、アクセスモードのタイプに基づく可能なリオーダリングのために受け取られる。言い換えれば、単一パッドロジック１５０は、アドレス信号に基づくオーダリングまたはスクランブリングの実行無しにデータ信号をラッチしなければならないだけであり、（より高い）データクロック周波数におけるデータ信号遷移のノイズグリッチの機会が減少する。オーダリングに必要なアドレス信号がパッドロジックに送られる必要がないので、このアプローチは、また信号の道筋を簡素化する。
【００３７】
図示するように、データは、背骨読み出し／書き込みデータ（ＳＲＷＤ）ライン１５１と呼ばれるデータラインのバスを介して単一パッドロジック１５０及び接近パッドオーダリングロジック１６０の間を伝送される。外部データパッドＤＱ＜１５：０＞が全部で１６個あるとすると、ＤＤＲ−ＩＩ装置（ＤＤＲ−Ｉ装置のために３２及びＤＤＲ−ＩＩＩのために１２８）のためのＳＲＷＤライン１５１（例えば、パッドオーダリングロジックは各データパッドのために４：１フェッチを実行する）は６４本になる。４ビットの後でのみ伝送されるデータは、受け取られるので、単一パッドロジック１５０がより高いデータクロック周波数で動作する間、パッドオーダリングロジック１６０は、より低いメモリコアクロック（ＣＬＫＣＯＲＥ）周波数で動作される。
【００３８】
図示するように、接近パッドオーダリングロジック１６０は、各対応するデータパッドに対して、現在動作のアクセスモード（シーケンシャルまたはインターリーブ、及び偶数または奇数モードのための行アドレス０及び行アドレス１）に従って、ＳＲＷＤＬライン１５１上で受け取った４ビットデータをオーダーするスイッチ１６２の構成（ここで、マトリクスという）を含んでいる。各マトリックス１６２からのオーダーされたビットは、データラインの他のセット、水平またはＸ方向に走る図示するデータラインセット（ＸＲＷＤＬ）１６１に出力される。言い換えれば、各マトリックス１６２は、ＳＲＷＤライン１５１とＸＲＷＤライン１６１との間の１：１データスクランブリング機能を実行する。
【００３９】
ＸＲＷＤＬライン１６１は、インテリジェントアレイスイッチングロジック１７０に接続されている。インテリジェントアレイスイッチングロジック１７０は、これらのラインをデータラインの他のセットに、図示する垂直またはＹ方向に走るデータライン（ＹＲＷＤＬ）１７１の１セットにスクランブルする。アクティブバンク１１０が書き込まれると、上方または下方バッファステージ１１２Ｕまたは１１２ＬがアクティブＹＲＷＤラインを、メモリアレイ１１０に接続された読み出し／書き込みデータライン（ＲＷＤＬ’ｓ）に接続する。図示するように、各バンクは、行アドレスＣＡ１１及び列アドレスＲＡ１３によって選択される特定のパーティションを伴う４個のパーティションに分割される。例えば、バンク０（左上のバンク１１００）を参照すると、ＣＡ１１＝１は上半分のパーティションを選択し、ＣＡ１１＝０は下半分のパーティションを選択し、ＲＡ１３＝１は左サイドのパーティションを選択し、及びＲＡ１３＝０は右サイドのパーティションを選択する。このパーティショニングにより、×１６構成のみならず、×４及び×８構成でもアレイを効率的に使用することができる。
【００４０】
如何なる場合も、インテリジェントアレイスイッチングロジック１７０は、メモリコア周波数で１：１データスクランブリング機能を実行し、ＸＲＷＤライン１６１からＹＲＷＤを介して、アレイ読み出し／書き込みデータ（ＲＷＤ）ラインを通ってメモリバンクアレイにデータを書き込む。下記に詳細に記載するように、データをスクランブリングする方法は、異なるチップの構成（×４、×８、及び×１６）によって決定される。データスクランブリングは、また、ツイスト領域１１４に示されるバンク間のビットラインツイストによってアクセスされる与えられたバンク内の特定のパーティション（パーティションは行アドレスＲＡ１３及び列アドレスＣＡ１１によって特定される）に基づいて決定される。
【００４１】
読み出しアクセスの間、データは、インテリジェントアレイスイッチングロジック１７０、接近パッドオーダリングロジック１６０、及び単一パッドロジック１５０を通って反対の方向に伝送される。言い換えると、データは、メモリアレイ１１０からインテリジェントアレイスイッチングロジック１７０を介してＸＲＷＤライン１６１に伝送され、接近パッドオーダリングロジック１６０を介してＳＲＷＤライン１５１に伝送され、最後に、単一パッドロジック１５０を介してシーケンシャルにデータパッドに出力される。図示するように、接近パッドオーダリングロジック１６０は、データビットを記録するために、各対応データパッドのためのスイッチ構造（即ち、マトリックス）１６４を含んでいる。その結果、単一パッドロジック１５０は、複雑なロジック動作を実行すること無く、及びパッドへの道筋を付ける長い制御信号ラインも無しに、（データクロックレートで）受け取った順番にデータビットを単純にずらす。
【００４２】
書き込み及び読み出しアクセスの間、単一パッドロジック１５０、接近パッドオーダリングロジック１６０、及びインテリジェントアレイスイッチングロジック１７０によって実行される動作が図３に要約されている。各外部パッド（例えば、構成に基づく４、８、または１６パッド）のために単一パッドロジック１５０によって並列に同じ動作が実行される。
【００４３】
まず書き込みアクセスに言及すると、単一パッドロジック１５０が、外部パッド（データクロック周波数で）上でデータビットをシーケンシャルに受け取る。４ビットデータを受け取った後、単一パッドロジックは、ＳＲＷＤライン１５１上で接近パッドオーダリングロジック１６０に４ビットデータを並列に渡す。ステップ３０６において、接近パッドオーダリングロジックは、データパターンモードに基づいてＸＲＷＤライン１６１上でデータビットをリオーダーする。ステップ３０８で、インテリジェントアレイスイッチングロジック１７０は、ツイスト領域１１４に関連してアクセスされるチップ構成及び特定バンク位置に基づいて、データスクランブリング機能を実行し、（ＹＲＷＤライン１７１を介して）メモリアレイにデータを書き込む。
【００４４】
次に図３Ｂを参照すると、読み出しアクセスの間、インテリジェントアレイスイッチングロジック１７０は、（ＹＲＷＤライン１７１上の）アレイから読み出したデータを受け取り、ステップ３１２で、スクランブリング機能を実行してＸＲＷＤライン上に読み出し、データを伝送する。ステップ３１４で、接近パッドオーダリングロジック１６０は、ＳＲＷＤライン１５１上のビットをリオーダーする。ステップ３１６で、単一パッドロジック１５０は、（ＳＲＷＤライン１５１上で）オーダーされたデータビットを並列に受け取り、ステップ３１８で、データビットを、受け取った順番に、データパッドに出力する。
【００４５】
上記した動作を実行可能な単一パッドロジック１５０、接近パッドオーダリングロジック１６０、及びインテリジェントアレイスイッチングロジック１７０のための例示的な回路構成を説明する。分離して記載するが、当業者であれば、これらのロジックブロックが実際、並列に切り替えられ、軽減されたレイテンシーを伴う効率的なパイプラインデータパスを形成することを認識するであろう。
【００４６】
[接近パッドオーダリングロジック]
前述したように、書き込みアクセスの間、接近パッドオーダリングロジック１６０の各ステージ１６２は、単一パッドロジック１５０から４ビットデータを受け取り、特定データアクセスモード（例えば、シーケンシャルまたはインターリーブバーストモード）に基づいて４ビットをリオーダーする。同様に、書き込みアクセスの間、各ステージ１６４は、インテリジェントアレイスイッチングロジック１７０から４ビットデータを受け取り、（読み出されるべき順番に）それをリオーダーする。図４Ａは、図２よりもはるかに詳細に、単一データパッドに対応するこれらの読み出し及び書き込みステージ１６２−１６４を示している。
【００４７】
ＤＤＲ−ＩＩ動作に従えば、データビットは、クロックの立ち上がりエッジ及び立下りエッジで有効にラッチされる。インデックス０、１、２、及び３は、第１クロック立ち上がりエッジ、第１クロック立下りエッジ、第２クロック立ち上がりエッジ、第２クロック立下りエッジでデータがラッチされるイベントを示している。図４Ｃに示すように、これらのデータビットは、（順番に）偶数１（Ｅ１）、奇数（Ｏ１）、偶数２（Ｅ２）及び奇数２（Ｏ２）データビットと呼ばれる。図４Ａに示すように、これらの偶数／奇数ラベルは、ＤＱパッドに対応するデータオーダーを反映するＳＲＷＤ及びＸＲＷＤラインの記号法として使用される。書き込み動作の間、各ＳＲＷＤデータラインは、ステージ１６２を介して４本のＸＲＷＤライン（ＸＲＷＤｅ１、ＸＲＷＤｏ１、ＸＲＷＤｅ２、ＸＲＷＤｏ２）のうちのいずれか１本に結合する。読み出しシーケンスの間、各ＸＲＷＤデータは、ステージ１６４を介して４本のＳＲＷＤライン（ＳＲＷＤｅ１、ＳＲＷＤｏ１、ＳＲＷＤｅ２及びＳＲＷＤｏ２）のいずれか１本に進むことができる。
【００４８】
上記したように、データビットは、パッドレベルで、受け取った順番、または、出力で駆動された順番にシーケンシャルに扱われる。このため、これらのインデックスは、データの順番を特定する必要がある。ある実施形態では、ステージ１６２及び１６４は、シーケンシャルまたはインターリーブバーストタイプ伝送、及びバースト内の開始アドレス（ＣＡ１及びＣＡ０）を特定する標準データパターンモード（例えば、ＪＥＤＥＣ  ＳＴＡＮＤＡＲＤ  ＪＥＳＤ７９−２Ａ）に従ってデータをリオーダーするように構成されている。バーストタイプは、（例えば、モードレジスタを介して）プログラマブルであり、開始アドレスは、（例えば、読み出し／書き込み動作で現れる）ユーザによって特定される。
【００４９】
図４Ｂは、ステージ１６２及び１６４が、異なるバーストモードタイプ及び開始アドレスに基づいて、どのようにデータをリオーダーするかを右側の列にリストした例示的テーブル４００を示す。またテーブル４００において、ＩＮＴＥＲＬＥＡＶＥＤ＝１は、装置が、ＪＥＤＥＣ委員会によって規定されたデータインターリーブモードにあることを示す。従って、最初の４つのエントリー（ＩＮＴＥＲＬＥＡＶＥＤ＝０）は、列アドレス（ＣＡ１及びＣＡ２）によって特定される異なる開始アドレスを伴う非インターリーブ／シーケンシャルタイプ伝送モードを示す。図示するように、シーケンシャルタイプであっても、非零開始アドレスが供給されると、データラインは、（例えば、開始アドレスに基づいて論理的にシフトされて）リオーダーされる。最後の４つのエントリー（ＩＮＴＥＲＬＥＡＶＥＤ＝１）は、異なる開始アドレスを伴うインターリーブタイプ伝送モードを示す。やはり、非零開始アドレスが供給されると、示されるように、データラインはリオーダーされる。
【００５０】
図５Ａは、書き込みステージ１６２で使用される図４Ｂのテーブル４００に示されるリオーダリングを実行可能なスイッチ１６３の例示的構成を示す。図示するようにスイッチ１６３Ｅ（ラベルＳＷ０−３）の第１セットは、ＳＲＷＤラインから等しいＸＲＷＤライン（ＸＲＷＤＥ１及びＸＲＷＤＥ２）にデータを切り替えることに使用され、一方、スイッチ１６３Ｏ（ラベルＳＷ４−７）の第２セットは、ＳＲＷＤラインから残りのＸＲＷＤライン（ＸＲＷＤＯ１及びＸＲＷＤＯ２）にデータを切り替えることに使用される。各ＸＲＷＤラインのための切り替えられた出力は、ラッチ１６５によって維持される。図５Ｂは、テーブル４００に示されたリオーダリングを実施するために、列アドレスＣＡ＜１、０＞及びインターリーブ信号に基づいて、スイッチ１６３を制御するための例示的真理値表を示す。
【００５１】
図６Ａは、読み出しステージ１６４で使用されるスイッチ１６７の類似の構成を示す。図示するようにスイッチ１６７Ｅ（ラベルＳＷ０−３）の第１セットは、ＸＲＷＤラインから等しいＳＲＷＤライン（ＳＲＷＤＥ１及びＳＲＷＤＥ２）にデータを切り替えることに使用され、スイッチ１６７Ｏ（ラベルＳＷ４−７）は、ＸＲＷＤラインから残りのＳＲＷＤライン（ＳＲＷＤＯ１及びＳＲＷＤＯ２）にデータを切り替えることに使用される。各ＳＲＷＤラインのための切り替えられた出力は、ラッチ１６９によって維持される。図６Ｂは、テーブル４００に示されるリオーダリングを実施するために、列アドレスＣＡ＜１、０＞及びインターリーブ信号に基づいて、スイッチ１６７を制御するための例示的真理値表を示す。図示するように、読み出し及び書き込みステージ１６２及び１６４は、異なる信号を再使用する本質的に同じ構成であり、その結果、読み出し及び書き込みタイミングパスのバランスが良好になる。
【００５２】
図７Ａ及び図７Ｂは、テーブル４００に従ってデータをどのようにリオーダーするかを示すスイッチ１６３及び１６７のための例示的な設定を示す。（ＳＲＷＤライン上の）インデックス０、１、２、３から（ＸＲＷＤライン上の）１、２、３、０へのスクランブリングが必要な、ＣＡ０＝１、ＣＡ１＝１によって定義される開始アドレスを伴うシーケンシャルアクセスモード、テーブル４００に示される４番目のエントリーに対応するアクセスモードを、図示する例は仮定している。
【００５３】
図７Ａは、書き込みアクセスのためのステージ１６２のスイッチ設定を示す。図５Ｂに示される真理値表５１０及び５２０を調べると、設定例（ＩＮＴＥＲＬＥＡＶＥＤ＝０、ＣＡ１＝１、ＣＡ０＝１）により、スイッチＳＷ３及びＳＷ４が閉じることが分かる。ＳＷ３が閉じると、ＳＲＷＤＥ２（インデックス３）がＸＲＷＤＥ１（インデックス０）に接続され、ＳＲＷＤＯ１（インデックス１）がＸＲＷＤＥ２（インデックス２）に接続される。ＳＷ４が閉じると、ＳＲＷＤＥ１（インデックス０）がＸＲＷＤＯ１（インデックス１）に接続され、ＳＲＷＤＥ２（インデックス２）がＸＲＷＤＯ２（インデックス３）に接続され、これにより、テーブル４００の第４のエントリーに従ってデータラインが正しくオーダリングされる。
【００５４】
図７Ｂは、同じバーストモード設定を伴う読み出しアクセスのためのステージ１６４のスイッチ設定を示す。図６Ｂに示される真理値表６１０及び６２０を調べると、設定例（ＩＮＴＥＲＬＥＡＶＥＤ＝０、ＣＡ１＝１、ＣＡ０＝１）により、スイッチＳＷ１及びＳＷ６が閉じることが分かる。ＳＷ１が閉じると、ＸＲＷＤＯ１（インデックス１）がＳＲＷＤＥ１（インデックス０）に接続され、ＸＲＷＤＯ２（インデックス３）がＳＲＷＤＥ２（インデックス２）に接続される。ＳＷ６が閉じると、ＸＲＷＤＥ２（インデックス２）がＳＲＷＤＯ１（インデックス１）に接続され、ＸＲＷＤＥ１（インデックス０）がＳＲＷＤＯ２（インデックス３）に接続され、これにより、テーブル４００の第４のエントリーに従ってデータラインが正しくオーダリングされる。ビットが書き込む適切な順番にオーダリングされる。
【００５５】
特定のスイッチング構造を伴う別々の書き込み及び読み出しステージ１６２及び１６４を使用すると、書き込み及び読み出しタイミングのバランスをとることができる。チップセンターデータライン（ＳＲＷＤ）をデータパッド（ＤＱｓ）に接続するＩ／Ｏバッファロジック内にこれらのスイッチングステージを設けると、リオーダリング動作を実行することなく、データクロック周波数で単一パッドロジック１５０がデータビットを単に内外にシフトすることが許容されることにより、タイミングの予算を節約することに貢献することができる。
【００５６】
[インテリジェントアレイスイッチングロジック]
前述したように、現代のＤＲＡＭ装置では、データスクランブリングが様々な理由でしばしば使用され、その結果、物理的に隣接しないが論理的に隣接するアドレスまたはデータロケーションが現れる。そのようなスクランブリングにより、ビットライン及びワードライン長をバランスさせようとするメモリセル（例えば、フォルディング）の最適な幾何学レイアウトが許容される。スクランブリングは、また、コンタクトとウェル領域とを分けることによりアレイ領域を最適化することを許容する。スクランブリングのあるタイプは、ビットラインツイスティングと呼ばれ、隣接するビットライン対の間の容量結合を低減しようとすることに使用される。
【００５７】
インテリジェントアレイスイッチングロジック１７０は、必要なスクランブリングを実行するためにＸＲＷＤラインをＹＲＷＤラインにインテリジェントに結合することによって、様々なタイプのスクランブリングを実現する。図８に示すように、スイッチングロジック１７０は、コアクロック周波数で動作し、スクランブリング動作は、バンク、行、及び列アドレスによって制御される。スクランブリング動作は、デバイス構成（例えば、×４、×８、または×１６）によって制御され、同じスイッチングロジック１７０は、多数の装置に渡って再使用される。
【００５８】
さらに、スイッチングロジック１７０は、設計をシンプルにし、タイミングパスをバランスさせる単一マトリックスのアレイを備える。例えば、図９に示すように、スイッチングロジック１７０は、１６個のマトリックス１７２０−１５のアレイを含む。各マトリックス１７２は、（ＹＲＷＤラインを介して）アレイから１、２、または４ＸＲＷＤラインに（デバイス構成に基づいて）４ビットデータを伝送するように構成されたスイッチ１７４の構成を有している。例えば、×４構成では、パッドＤＱ＜３：０＞のみが使用され、各マトリックス１７２は、データを１本のＸＲＷＤラインのみに切り替える。同様に、×８構成では、パッドＤＱ＜７：０＞のみが使用され、各マトリックス１７２は、データを２本のＸＲＷＤラインのみに切り替える。×１６構成では、すべてのパッドＤＱ＜１５：０＞が使用され、各マトリックス１７２は、データを４本のＸＲＷＤラインに切り替える。
【００５９】
図１０Ａは、データパッド０、４、８、及び１２に対応する「ＥＸＥＮ１」ＸＲＷＤラインとビットロケーション０、４、８、及び１２のためのＹＲＷＤデータラインとの間のデータをスクランブルするように構成されたスイッチ１７４の構成を伴うシングルマトリックス１７２を例として示す。これは、シングルマトリックスの一例にすぎず、スイッチングロジック１７０は、他のＸＲＷＤライン（奇数１、偶数２、及び奇数２）と、パッド０、４、８、１２のためのＹＲＷＤデータライン及び他のパッドセット（例えば、１−５−９−１３、２−６−１０−１４、３−７−１１−１５）との間のデータをスクランブルする類似の動作を実行する他のマトリックスを備える。
【００６０】
あらゆるケースにおいて、図１０Ｂは、デバイス構成、バンクアドレスＢＡ＜１、０＞、行アドレスＲＡ１３及び列アドレスＣＡ１１に基づいてスイッチ１７４を設定するための真理値表を示す。前述したように、ＲＡ１３及びＣＡ１１は、アクティブバンク内の特定のパーティションを選択する。真理値表に示される信号値に基づくスイッチ１７４の動作は、特定の例を参照して最良に記載され得る。マトリックスのデコーディングも、読み出し動作の間、同じ場所でデータを引き出すために重要である。
【００６１】
例えば、図１１は、×１６構成のために設定されたマトリックス１７２を示す。前述したように、このケースのみ、すべてのデータライン（ＤＱ８及びＤＱ１２を含む）が使用される。図１０Ｂの真理値表を調べると、×１６は、すべての対角スイッチＳＷ１、ＳＷ２、ＳＷ４、及びＳＷ８がオンになっている（実際にスクランブリングが無い）最もシンプルなケースであることが分かる。図１１に示すように、ＳＷ１はＹＲＷＤ０＜１２＞をＸＲＷＤＥ１＜１２＞に接続し、ＳＷ２はＹＲＷＤ＜８＞をＸＲＷＤＥ１＜８＞に接続し、ＳＷ４はＹＲＷＤ０＜４＞をＸＲＷＤＥ１＜４＞に接続し、及びＳＷ８はＹＲＷＤ０＜０＞をＸＲＷＤＥ１＜０＞に接続する。
【００６２】
図１２Ａ及び図１２Ｂに示すように、各メモリバンクアレイの内側または外側（水平方向）にアクセスするＲＡ１３を伴う×８構成のために２つのケースが使用可能である。真理値表を参照すると、もしＲＡ１３＝１であれば、スイッチＳＷ３及びスイッチＳＷ７は（外側のバンクパーティションにアクセスして）オンになる。図１２Ａに示すように、ＳＷ３はＹＲＷＤＤ０＜１２＞をＸＲＷＤＥ１＜４＞に接続し、ＳＷ７はＹＲＷＤ０＜４＞をＸＲＷＤＥ１＜０＞に接続する。一方、ＲＡ１３＝０であれば、スイッチＳＷ０及びスイッチＳＷ８は内側バンクパーティションにアクセスしてオンになる。図１２Ｂに示すように、ＳＷ０はＹＲＷＤ０＜８＞をＸＲＷＤＥ１＜４＞に接続し、ＳＷ８はＹＲＷＤ０＜０＞をＸＲＷＤＥ１＜０＞に接続する。
【００６３】
図１３Ａ−Ｄに示すように、×４構成のための４つのケースがある。メモリバンクアレイの外側または内側ハーフパーティションがＲＡ１３によって制御されるだけでなく、上側または下側ハーフパーティションがＣＡ１１によって選択される。ＣＡ１１が論理「１」であると、上側ハーフパーティションがアクセスされ、ＣＡ１１が論理「０」であると、下側ハーフパーティションがアクセスされる。要約すると、各バンクアレイは４つのパーティション、アッパーアウター、アッパーインナー、ローアーアウター、及びローアーインナーに分割される。さらに、隣接するバンク間のＲＷＤＬラインのねじれのために（図２のツイスティング領域１１４を参照）、ＲＷＤＬライン上のデータをメモリアレイ内のターゲットストレージ（正しい物理的位置）に到達させることが重要になる。
【００６４】
ねじれのため、ＲＷＤラインの３２ビットは、左メモリバンクアレイの下半分と右メモリバンクアレイの上半分とを通って流れ、ＲＷＤＬの他の３２ビットは、右メモリバンクアレイの下半分と左メモリバンクアレイの上半分とを通って流れる。（バンク内のアレイセクションの上半分または下半分に）アクセスされる特定のパーティションを正しく識別するために、（例えば、ＸＯＲを表わすシンボル＋を使用して、ＣＡ１１とＢＡＯとの双方が論理「０」または論理「１」であれば、ＣＡ１１＋ＢＡ０＝“０”、ＣＡ１１とＢＡＯとが逆の論理値であれば、ＣＡ１１＋ＢＡ０＝“１”という）論理的ＸＯＲがある。その結果、×４構成のための４つのケースの各々において、それぞれ隣接するバンク内の４分の１領域がアクセスされる。
【００６５】
図１３Ａは、ＲＡ１３＝１及びＣＡ１１＋ＢＡ０＝１であり、これによって左メモリバンクアレイ（ＢＡ０＝０及びＣＡ１１＝１）のアッパーアウター（左）パーティションと、右メモリバンクアレイ（ＢＡ０＝１及びＣＡ１１＝０）のローアーアウター（右）パーティションとを選択する第１ケースを示す。図１０Ｂの真理値表を参照すると、このケースでは、スイッチＳＷ５がオンになり、ＹＲＷＤ０＜１２＞をＸＲＷＤＥ１＜０＞に接続する。
【００６６】
図１３Ｂは、ＲＡ１３＝０及びＣＡ１１＋ＢＡ０＝１であり、これによって左メモリバンクアレイ（ＢＡ０＝０及びＣＡ１１＝１）のアッパーインナー（右）パーティションと、右メモリバンクアレイ（ＢＡ０＝１及びＣＡ１１＝０）のローアーインナー（左）パーティションとを選択する第２ケースを示す。図１０Ｂの真理値表を参照すると、このケースでは、スイッチＳＷ６がオンになり、ＹＲＷＤ０＜８＞をＸＲＷＤＥ１＜０＞に接続する。
【００６７】
図１３Ｃは、ＲＡ１３＝１及びＣＡ１１＋ＢＡ０＝１であり、これによって左メモリバンクアレイ（ＢＡ０＝０及びＣＡ１１＝０）のローアーアウター（左）パーティションと、右メモリバンクアレイ（ＢＡ０＝１及びＣＡ１１＝１）のアッパーアウター（右）パーティションとを選択する第３ケースを示す。図１０Ｂの真理値表を参照すると、このケースでは、スイッチＳＷ７がオンになり、ＹＲＷＤ０＜４＞をＸＲＷＤＥ１＜０＞に接続する。
【００６８】
図１３Ｄは、ＲＡ１３＝０及びＣＡ１１＋ＢＡ０＝０であり、これによって左メモリバンクアレイ（ＢＡ０＝０及びＣＡ１１＝０）のローアーインナー（右）パーティションと、右メモリバンクアレイ（ＢＡ０＝１及びＣＡ１１＝１）のアッパーインナー（左）パーティションとを選択する第４ケースを示す。図１０Ｂの真理値表を参照すると、このケースでは、スイッチＳＷ８がオンになり、ＹＲＷＤ０＜０＞をＸＲＷＤＥ１＜０＞に接続する。
【００６９】
このオーバーラッピングしたスイッチングスキームにより、最小限の条件に基づいてオンオフする最小限の数のスイッチが、消費電力を最小にし、ＸＲＷＤライン上の容量負荷を低減する。さらに、ＳＷ８がすべての構成においておそらくオンするので、×４構成のための追加の遅延ペナルティは無く、×１６及び×８構成の同じマスクを共有する。図示されたスキームの他の有利な側面は、×４スイッチングスキームの４本のＲＷＤラインのうちの１本が×８スイッチングスキームのうちの任意の２本のアクティブＲＷＤラインの間に配置されることであり、ラインからラインへのスイッチング結合効果を低減し、スイッチングパフォーマンスをさらに向上させる。
【００７０】
ＤＤＲ−ＩＩ  ＤＲＡＭ装置へ特定の参照をしながら実施の形態を記載したので、当業者は、同じ技術及び要素が、必要よりも速いクロックスピードでのクロックデータがデータを処理する任意のメモリ装置に一般に有利に使用できることを認識するであろう。従って、本発明の実施形態は、クロックサイクルごとに２ビットデータを伝送する（ＤＤＲ−Ｉ）ＤＲＡＭ、及び後の世代のＤＤＲ装置（例えば、クロックサイクルごとに４ビットデータを伝送するＤＤＲ−ＩＩＩ装置）にも使用することができる。
【００７１】
当業者であれば、別々の単一パッドロジック、接近パッドオーダリングロジック、及びインテリジェントアレイスイッチングロジックを使用したＤＲＡＭ装置の１つの実施形態が記載され、他の実施形態は、類似の機能を得るための分配されたロジックの様々な他の構成を含むことを認識するであろう。例えば、ある実施形態は、（データクロック周波数で動作する）分離された単一パッドロジックと、（より低いメモリコアクロック周波数で動作し）別々の接近パッドオーダリングロジック及びインテリジェントアレイスイッチングロジックによって実行されるリオーダリング及びスクランブリング機能を扱うシングルロジックユニットと含んでいる。さらに他の実施形態は、（データクロック周波数で動作する）パッドロジックを伴うリオーダリングにまとめられ、及び、より低いメモリコアクロック周波数で動作し）ここで記載したスクランブリング機能を実行するインテリジェントスイッチングアレイロジックを使用する。
【００７２】
[結論]
本発明の実施形態は、高速データクロック周波数を伴うＤＲＡＭ装置のデータパススピードストレスを低減するために使用される。様々な他のロジック機能（例えば、リオーダリング及びスクランブリングロジック）を実行するスイッチングロジックから高速パッドロジックを分離することによって、これらの機能を実行するスイッチングロジックが、より低いクロック周波数で（例えば、１／２外部クロック周波数、または１／４データ周波数）動作することを許容し、関連するタイミング要求を緩和し、メモリアレイからＤＱパッド及びその逆のデータの遷移時間を節約するためのレイテンシーを向上させる。最適なスイッチ構成を使用することによって、読み出し及び書き込みパスにおける、及び、異なるデバイス構成におけるバランスのとれた遅延時間もまた得られる。
【００７３】
本発明の実施形態を述べてきたが、本発明の他のさらなる実施形態は、その基本的は範囲から逸脱することなく、案出することができ、本発明の範囲は、後述の特許請求の範囲によって決定される。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施形態に係るダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置を示す。
【図２】本発明の実施形態に係る例示的なＤＲＡＭデータパスを示す。
【図３】それぞれメモリアレイのデータ書き込み及びデータ読み出しの例示的な動作を示す。
【図４Ａ】近接パッドオーダリングロジックの例示的なブロックダイヤグラムを示す。
【図４Ｂ】近接パッドオーダリングロジックの例示的なブロックダイヤグラムに対応する真理値表を示す。
【図５Ａ】例示的な書き込みパスオーダリングスイッチングマトリックスを示す。
【図５Ｂ】例示的な書き込みパスオーダリングスイッチングマトリックスに対応する真理値表を示す。
【図６Ａ】例示的な読み出しパスオーダリングスイッチングマトリックスを示す。
【図６Ｂ】例示的な読み出しパスオーダリングスイッチングマトリックスに対応する真理値表を示す。
【図７Ａ】図５Ａに示されるスイッチングマトリックスのための設定例を示す。
【図７Ｂ】図６Ａに示されるスイッチングマトリックスのための設定例を示す。
【図８】本発明の実施形態に係るインテリジェントアレイスイッチングロジックの例示的なブロックダイヤグラムを示す。
【図９】図８に示されるインテリジェントアレイスイッチングロジックのための例示的なスイッチ構成及び信号経路を示す。
【図１０Ａ】図９に示されるスイッチ構成のシングルステージ及び対応する真理値表を示す。
【図１０Ｂ】図９に示されるスイッチ構成のシングルステージ及び対応する真理値表を示す。
【図１１】×１６メモリ構成のための図１０Ａに示されるシングルステージのスイッチ設定を示す。
【図１２Ａ】×８メモリ構成のための図１０Ａに示されるシングルステージのスイッチ設定を示す。
【図１２Ｂ】×８メモリ構成のための図１０Ａに示されるシングルステージのスイッチ設定を示す。
【図１３Ａ】×４メモリ構成のための図１０Ａに示されるシングルステージのスイッチ設定を示す。
【図１３Ｂ】×４メモリ構成のための図１０Ａに示されるシングルステージのスイッチ設定を示す。
【図１３Ｃ】×４メモリ構成のための図１０Ａに示されるシングルステージのスイッチ設定を示す。
【図１３Ｄ】×４メモリ構成のための図１０Ａに示されるシングルステージのスイッチ設定を示す。
【図１】
2008527604.tif 000003
【図２】
2008527604.tif 000004
【図３】
2008527604.tif 000005
【図４Ａ】
2008527604.tif 000006
【図４Ｂ】
2008527604.tif 000007
【図４Ｃ】
2008527604.tif 000008
【図５Ａ】
2008527604.tif 000009
【図５Ｂ】
2008527604.tif 000010
【図６Ａ】
2008527604.tif 000011
【図６Ｂ】
2008527604.tif 000012
【図７Ａ】
2008527604.tif 000013
【図７Ｂ】
2008527604.tif 000014
【図８】
2008527604.tif 000015
【図９】
2008527604.tif 000016
【図１０Ａ】
2008527604.tif 000017
【図１０Ｂ】
2008527604.tif 000018
【図１１】
2008527604.tif 000019
【図１２Ａ】
2008527604.tif 000020
【図１２Ｂ】
2008527604.tif 000021
【図１３Ａ】
2008527604.tif 000022
【図１３Ｂ】
2008527604.tif 000023
【図１３Ｃ】
2008527604.tif 000024
【図１３Ｄ】
2008527604.tif 000025
【手続補正書】
【提出日】平成18年10月20日(2006.10.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１個以上のメモリアレイと、
複数個のデータパッドと、
前記データパッドと外部装置との間でシーケンシャルに交換されるデータビットをバッファリングするパッドロジックと、前記パッドロジックによって受け取られ、または出力されるデータビットをリオーダリングするリオーダリングロジックと、物理的に隣接せず論理的に隣接するメモリセルデータ位置内のメモリセルに書き込む前に、目標メモリセルの物理位置の少なくとも一部に基づいて、リオーダーされたデータビットをスクランブリングするスクランブリングロジックとを含み、前記１個以上のメモリアレイと前記複数個のデータパッドとの間でデータを伝送するパイプラインデータパスとを備え、前記データビットは、前記パッドロジックと前記リオーダリングロジックとの間で並列に交換され、
前記リオーダリングロジックは、前記パイプラインデータパスの入力／出力（Ｉ／Ｏ）バッファリング構造内のパッドロジックに集積化されており、前記スクランブリングロジックは、別のロジックブロック内に集積化されており、
前記パッドロジックは、外部クロック周波数で動作し、前記リオーダリングロジック及び前記スクランブリングロジックは、前記外部クロック周波数よりも低いコアクロック周波数で動作するメモリ装置。
【請求項２】
前記スクランブリングロジックと前記リオーダリングロジックとは、並列に切り替えられる請求項１記載のメモリ装置。
【請求項３】
Ｎビットデータが、前記外部クロック周波数を供給する外部クロック信号の単一サイクル内で前記複数個のデータパッド上でシーケンシャルに交換される請求項１記載のメモリ装置。
【請求項４】
前記Ｎ＝４である請求項３記載のメモリ装置。
【請求項５】
前記リオーダリングロジックは、対応するデータパッドに受け取られまたは出力されるＮビットデータをリオーダーするようにそれぞれ構成された複数のステージを含む請求項３記載のメモリ装置。
【請求項６】
各ステージは、データラインの第１セット上で対応するパッドロジックから並列に受け取られたＮビットデータをリオーダーし、書き込まれるデータラインの第２セット上のリオーダーされたＮビットを前記メモリアレイに渡すように構成された書き込みスイッチマトリックスと、
前記データラインの第２セット上で受け取られたＮビットデータをリオーダーし、前記リオーダーされたＮビットを、対応するデータパッド上にシーケンシャルに出力されるデータラインの第１セット上の対応するパッドロジックに渡すように構成された読み出しスイッチマトリックスとを含む請求項５記載のメモリ装置。
【請求項７】
前記書き込みスイッチマトリックスと読み出しスイッチマトリックスとは、構成が実質的に同一である請求項６記載のメモリ装置。
【請求項８】
前記コアクロック周波数は、前記外部クロック周波数の１／２以下である請求項１記載のメモリ装置。
【請求項９】
前記コアクロック周波数は、前記外部クロック周波数の１／４以下である請求項１記載のメモリ装置。
【請求項１０】
前記リオーダリングロジックは、バースト伝送タイプ及びバースト開始アドレスに基づいてビットをリオーダーするように構成されている請求項１記載のメモリ装置。
【請求項１１】
メモリデバイスとデータを交換する方法であって、
外部クロック信号の単一サイクル内に複数のデータパッドのそれぞれの上でシーケンシャルにＮビットデータを受け取り、前記受け取ったデータビットを並列に渡し、
前記Ｎビット並列データを、前記外部クロック信号よりも低い周波数を有する内部コアクロック信号と共にリオーダリングし、
スクランブリングされて第１方向に向いたデータラインの第１セット上のリオーダーされたビットを、前記第１方向と実質的に垂直な第２方向に向いたデータラインの第２セットに渡す方法。
【請求項１２】
ビットのリオーダリングは、バースト伝送タイプの少なくとも一部に基づいて前記ビットをリオーダリングすることを包含する請求項１１記載の方法。
【請求項１３】
前記メモリアレイから前記データラインの第２セット上にデータビットを読み出し、
前記データビットを前記データラインの第１セットにスクランブリングし、
前記スクランブリングされたデータビットをリオーダリングし、
リオーダリングされたＮビットを各データパッド上にシーケンシャルに出力することをさらに包含する請求項１１記載の方法。
【請求項１４】
書き込み動作の間に、前記外部クロック信号から前記内部コアクロック信号を生成することをさらに包含する請求項１１記載の方法。
【請求項１５】
前記内部コアクロック信号は、前記外部クロック信号の１／２以下の周波数を有する請求項１１記載の方法。
【請求項１６】
前記外部クロック信号の単一サイクル内に各パッド上で少なくとも４ビットのデータをシーケンシャルに受け取る請求項１１記載の方法。
【請求項１７】
前記外部クロック信号の周波数は、前記コアクロック信号の周波数の少なくとも２倍である請求項１６記載の方法。
【請求項１８】
前記外部クロック信号の単一サイクル内で各パッド上で少なくとも４ビットのデータをシーケンシャルに受け取ることを包含する請求項１６記載の方法。
【請求項１９】
データクロック信号を生成することをさらに包含し、前記データクロック信号の周波数は、前記外部クロック信号の周波数の少なくとも４倍である請求項１８記載の方法。
【請求項２０】
読み出し動作の間、
前記メモリアレイからデータビットを読み出し、
前記メモリアレイから読み出したデータビットをリオーダリングし、
リオーダリングしたＮ個のビットをシーケンシャルに各データパッド上に出力することをさらに包含する請求項１６記載の方法。
【手続補正書】
【提出日】平成19年9月19日(2007.9.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
１個以上のメモリアレイと、
複数個のデータパッドと、
前記データパッドと外部装置との間でシーケンシャルに交換されるデータビットをバッファリングするパッドロジックと、前記パッドロジックによって受け取られ、または出力されるデータビットをリオーダリングするリオーダリングロジックと、物理的に隣接せず論理的に隣接するメモリセルデータ位置内のメモリセルに書き込む前に、目標メモリセルの物理位置の少なくとも一部に基づいて、リオーダーされたデータビットをスクランブリングするスクランブリングロジックとを含み、前記１個以上のメモリアレイと前記複数個のデータパッドとの間でデータを伝送するパイプラインデータパスとを備え、前記データビットは、前記パッドロジックと前記リオーダリングロジックとの間で並列に交換され、
前記リオーダリングロジックは、前記パイプラインデータパスの入力／出力（Ｉ／Ｏ）バッファリング構造内のパッドロジックに集積化されており、前記スクランブリングロジックは、別のロジックブロック内に集積化されており、
前記パッドロジックは、外部クロック周波数で動作し、前記リオーダリングロジック及び前記スクランブリングロジックは、前記外部クロック周波数よりも低いコアクロック周波数で動作するメモリ装置。
【請求項２】
前記スクランブリングロジックと前記リオーダリングロジックとは、並列に切り替えられる請求項１記載のメモリ装置。
【請求項３】
Ｎビットデータが、前記外部クロック周波数を供給する外部クロック信号の単一サイクル内で前記複数個のデータパッド上でシーケンシャルに交換される請求項１記載のメモリ装置。
【請求項４】
前記Ｎ＝４である請求項３記載のメモリ装置。
【請求項５】
前記リオーダリングロジックは、対応するデータパッドに受け取られまたは出力されるＮビットデータをリオーダーするようにそれぞれ構成された複数のステージを含む請求項３記載のメモリ装置。
【請求項６】
各ステージは、データラインの第１セット上で対応するパッドロジックから並列に受け取られたＮビットデータをリオーダーし、書き込まれるデータラインの第２セット上のリオーダーされたＮビットを前記メモリアレイに渡すように構成された書き込みスイッチマトリックスと、
前記データラインの第２セット上で受け取られたＮビットデータをリオーダーし、前記リオーダーされたＮビットを、対応するデータパッド上にシーケンシャルに出力されるデータラインの第１セット上の対応するパッドロジックに渡すように構成された読み出しスイッチマトリックスとを含む請求項５記載のメモリ装置。
【請求項７】
前記書き込みスイッチマトリックスと読み出しスイッチマトリックスとは、構成が実質的に同一である請求項６記載のメモリ装置。
【請求項８】
前記コアクロック周波数は、前記外部クロック周波数の１／２以下である請求項１記載のメモリ装置。
【請求項９】
前記コアクロック周波数は、前記外部クロック周波数の１／４以下である請求項１記載のメモリ装置。
【請求項１０】
前記リオーダリングロジックは、バースト伝送タイプ及びバースト開始アドレスに基づいてビットをリオーダーするように構成されている請求項１記載のメモリ装置。
【国際調査報告】
2008527604.tif 000026
2008527604.tif 000027
2008527604.tif 000028