(57)【要約】  本発明はゲート型電界効果デバイスに関し、その製法にも関する。一例では、ゲート型電界効果デバイスはソース/ドレーン領域ペアを含み、チャンネル領域をそれらの間に有している。ゲートはソース/ドレーン領域間でチャンネル領域に近接して受領される。ゲートはソース/ドレーン領域間にゲート幅部を有している。ゲート誘電体はチャンネル領域とゲートに近接して受領される。ゲート誘電体は少なくとも２つの異なる領域をゲートの幅部に沿って有している。これら異なる領域はそれぞれ異なる誘電率ｋを有する２つの異質領域を提供するように異なる材料で提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート型電界効果デバイスであって、
チャンネル領域をその間に有したソース/ドレーン領域ペアと、
前記ソース/ドレーン領域間の前記チャンネル領域に近接して提供され、該ソース/ドレーン領域間にゲート幅部を含んでいるゲートと、
前記チャンネル領域と前記ゲートとの間で受領されるゲート誘電体と、
を含んでおり、該ゲート誘電体は少なくとも２つの異質領域を前記ゲートの前記幅部に沿って含んでおり、該異質領域は異なる誘電率ｋを有した２つの異質領域を提供する異質材料で提供されていることを特徴とするデバイス。
【請求項２】
異質領域はゲートの幅部に沿った方向で横断的に均一誘電率ｋをそれぞれ有していることを特徴とする請求項１記載のデバイス。
【請求項３】
異質領域の少なくとも一方はゲートの幅部に沿った方向で横断的に可変誘電率ｋを有していることを特徴とする請求項１記載のデバイス。
【請求項４】
ゲート誘電体は少なくとも３つの異質領域をゲートの幅部に沿って含んでおり、ゲートの幅部に沿った方向で横断的に均一誘電率ｋをそれぞれ有した２つの異なる誘電材料を含んでいることを特徴とする請求項１記載のデバイス。
【請求項５】
２つの異なる誘電材料のうち高い方の誘電率ｋを有する誘電材料は低い方の誘電率ｋを有する誘電材料間に受領されることを特徴とする請求項４記載のデバイス。
【請求項６】
低い方の誘電率ｋを有する誘電材料は高い方の誘電率ｋを有する誘電材料間に受領されることを特徴とする請求項４記載のデバイス。
【請求項７】
異質領域はソース/ドレーン領域に近接して受領される低い方の誘電率ｋの領域ペアを含んでおり、高い方の誘電率ｋの領域は該領域ペア間で横方向に受領されていることを特徴とする請求項１記載のデバイス。
【請求項８】
高い方の誘電率ｋの領域は領域ペア間にてゲートに対し横方向に中央配置されていることを特徴とする請求項７記載のデバイス。
【請求項９】
高い方の誘電率ｋの領域は領域ペア間にてゲートに対し横方向に中央配置されていないことを特徴とする請求項７記載のデバイス。
【請求項１０】
異質領域はソース/ドレーン領域に近接して受領された高い方の誘電率ｋの領域ペアを含んでおり、低い方の誘電率ｋの領域は該領域ペア間にて横方向に受領されていることを特徴とする請求項１記載のデバイス。
【請求項１１】
低い方の誘電率ｋの領域は領域ペア間にてゲートに対し横方向に中央配置されていることを特徴とする請求項１０記載のデバイス。
【請求項１２】
低い方の誘電率ｋの領域は領域ペア間にてゲートに対し横方向に中央配置されていないことを特徴とする請求項１０記載のデバイス。
【請求項１３】
ゲート誘電体はゲートの幅部に沿って一定厚であることを特徴とする請求項１記載のデバイス。
【請求項１４】
ゲート誘電体はゲートの幅部に沿って可変厚であることを特徴とする請求項１記載のデバイス。
【請求項１５】
異なるゲート誘電体材料は酸化物を含んでいることを特徴とする請求項１記載のデバイス。
【請求項１６】
酸化物はＨｆｘＡｌｙＯｚを含んでおり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大であることを特徴とする請求項１５記載のデバイス。
【請求項１７】
酸化物はＴａｘＮｂｙＯｚを含んでおり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大であることを特徴とする請求項１５記載のデバイス。
【請求項１８】
酸化物はＨｆｘＳｉｙＯｚを含んでおり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大であることを特徴とする請求項１５記載のデバイス。
【請求項１９】
酸化物はＢａｘＳｒｙＯ３を含んでおり、“ｘ”、“ｙ”及び“ｚ”は０から１であり、“ｘ”、“ｙ”及び“ｚ”の少なくとも１つは０より大であることを特徴とする請求項１５記載のデバイス。
【請求項２０】
酸化物はＺｒＯｘを含んでおり、“ｘ”は１から２であることを特徴とする請求項１５記載のデバイス。
【請求項２１】
異なるゲート誘電領域はゲートの幅部に沿った方向で横断的に均一誘電率ｋを有しており、該ゲートの幅部の少なくとも５０％を占めることを特徴とする請求項１記載のデバイス。
【請求項２２】
２つの異なる材料領域はゲートの幅部に沿って少なくとも２つの異なる幅を含んでいることを特徴とする請求項１記載のデバイス。
【請求項２３】
２つの異なる材料領域はゲートの幅部に沿って共通幅を含んでいることを特徴とする請求項１記載のデバイス。
【請求項２４】
メモリ装置を含んでいることを特徴とする請求項１記載のデバイス。
【請求項２５】
メモリ装置はＤＲＡＭであることを特徴とする請求項２４記載のデバイス。
【請求項２６】
メモリ装置はマイクロプロセッサを含んだコンピュータシステムをさらに含んでいることを特徴とする請求項２４記載のデバイス。
【請求項２７】
ゲート型電界効果デバイスであって、
チャンネル領域をその間に有したソース/ドレーン領域ペアと、
前記ソース/ドレーン領域間の前記チャンネル領域に近接して提供され、該ソース/ドレーン領域間にゲート幅部を含んでいるゲートと、
前記チャンネル領域と前記ゲートとの間で受領されるゲート誘電体と、
を含んでおり、該ゲート誘電体は前記ゲートの前記幅部に沿って横方向で中央配置された中央領域と、該中央領域に隣接して跨ぐ跨形状領域ペアとを含んでおり、該中央領域は跨形状領域とは異なる材料で提供されており、該跨形状領域とは異なる誘電率ｋを有していることを特徴とするデバイス。
【請求項２８】
跨形状領域は同一組成材料で同一誘電率を有していることを特徴とする請求項２７記載のデバイス。
【請求項２９】
跨形状領域はゲートの幅部に沿った方向にて横断的に均一誘電率ｋを有していることを特徴とする請求項２８記載のデバイス。
【請求項３０】
跨形状領域は異なる組成材料で異なる誘電率をそれぞれ有していることを特徴とする請求項２７記載のデバイス。
【請求項３１】
跨形状領域はゲートの幅部に沿った方向にて横断的に均一誘電率ｋを有していることを特徴とする請求項３０記載のデバイス。
【請求項３２】
跨形状領域はそれぞれゲートの幅部の１０％から２５％であることを特徴とする請求項２７記載のデバイス。
【請求項３３】
跨形状領域はそれぞれ中央領域よりも高い誘電率ｋを有していることを特徴とする請求項２７記載のデバイス。
【請求項３４】
跨形状領域はそれぞれ中央領域よりも低い誘電率ｋを有していることを特徴とする請求項２７記載のデバイス。
【請求項３５】
ゲート誘電体はゲートの幅部に沿って一定厚であることを特徴とする請求項２７記載のデバイス。
【請求項３６】
ゲート誘電体はゲートの幅部に沿って可変厚であることを特徴とする請求項２７記載のデバイス。
【請求項３７】
異なる材料はＨｆｘＡｌｙＯｚを含んでおり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大であることを特徴とする請求項２７記載のデバイス。
【請求項３８】
異なる材料はＴａｘＮｂｙＯｚを含んでおり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大であることを特徴とする請求項２７記載のデバイス。
【請求項３９】
異なる材料はＨｆｘＳｉｙＯｚを含んでおり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大であることを特徴とする請求項２７記載のデバイス。
【請求項４０】
異なる材料はＢａｘＳｒｙＯ３を含んでおり、“ｘ”、“ｙ”及び“ｚ”は０から１であり、“ｘ”、“ｙ”及び“ｚ”の少なくとも１つは０より大であることを特徴とする請求項２７記載のデバイス。
【請求項４１】
異なる材料はＺｒＯｘを含んでおり、“ｘ”は１から２であることを特徴とする請求項２７記載のデバイス。
【請求項４２】
跨形状領域はソース/ドレーン領域に延びていることを特徴とする請求項２７記載のデバイス。
【請求項４３】
跨形状領域ペアはゲートの幅部に沿って２つの異なる幅を含んでいることを特徴とする請求項２７記載のデバイス。
【請求項４４】
跨形状領域ペアはゲートの幅部に沿って共通の幅を含んでいることを特徴とする請求項２７記載のデバイス。
【請求項４５】
ゲート型電界効果デバイスであって、
チャンネル領域をその間に有したソース/ドレーン領域ペアと、
前記ソース/ドレーン領域間の前記チャンネル領域に近接して提供され、該ソース/ドレーン領域間にゲート幅部を含んでいるゲートと、
前記チャンネル領域と前記ゲートとの間で受領されるゲート誘電体と、
を含んでおり、該ゲート誘電体は前記ゲートの前記幅部に沿って横方向にて中央配置された中央領域と、該中央領域に隣接して跨ぎ、前記ソース/ドレーン領域に延びる跨形状領域ペアとを含んでおり、該中央領域は跨形状領域とは異なる材料で提供されており、該跨形状領域とは異なる誘電率ｋを有しており、該跨形状領域ペアはそれぞれ同一組成材料で提供され、前記ゲートの前記幅部に沿った方向で横断的に均一誘電率ｋを有していることを特徴とするデバイス。
【請求項４６】
跨形状領域はそれぞれゲートの幅部の１０％から２５％であることを特徴とする請求項４５記載のデバイス。
【請求項４７】
跨形状領域はそれぞれ中央領域よりも高い誘電率ｋを有していることを特徴とする請求項４５記載のデバイス。
【請求項４８】
跨形状領域はそれぞれ中央領域よりも低い誘電率ｋを有していることを特徴とする請求項４５記載のデバイス。
【請求項４９】
ゲート誘電体はゲートの幅部に沿って一定厚であることを特徴とする請求項４５記載のデバイス。
【請求項５０】
ゲート誘電体はゲートの幅部に沿って可変厚であることを特徴とする請求項４５記載のデバイス。
【請求項５１】
異なる材料はＨｆｘＡｌｙＯｚを含んでおり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大であることを特徴とする請求項４５記載のデバイス。
【請求項５２】
異なる材料はＴａｘＮｂｙＯｚを含んでおり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大であることを特徴とする請求項４５記載のデバイス。
【請求項５３】
異なる材料はＨｆｘＳｉｙＯｚを含んでおり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大であることを特徴とする請求項４５記載のデバイス。
【請求項５４】
異なる材料はＢａｘＳｒｙＯ３を含んでおり、“ｘ”、“ｙ”及び“ｚ”は０から１であり、“ｘ”、“ｙ”及び“ｚ”の少なくとも１つは０より大であることを特徴とする請求項４５記載のデバイス。
【請求項５５】
異なる材料はＺｒＯｘを含んでおり、“ｘ”は１から２であることを特徴とする請求項４５記載のデバイス。
【請求項５６】
跨形状領域ペアはゲートの幅部に沿って２つの異なる幅を含んでいることを特徴とする請求項４５記載のデバイス。
【請求項５７】
跨形状領域ペアはゲートの幅部に沿って共通の幅を含んでいることを特徴とする請求項４５記載のデバイス。
【請求項５８】
メモリ装置を含んでいることを特徴とする請求項４５記載のデバイス。
【請求項５９】
メモリ装置はＤＲＡＭであることを特徴とする請求項５８記載のデバイス。
【請求項６０】
メモリ装置はマイクロプロセッサを含んだコンピュータシステムをさらに含んでいることを特徴とする請求項５８記載のデバイス。
【請求項６１】
ゲート型デバイスの製法であって、
ゲート領域またはチャンネル領域に第１金属含有ゲート誘電体をデポジットするステップを含み、該ゲート領域またはチャンネル領域は該第１金属含有ゲート誘電体がデポジットされている幅部を含んでおり、本製法は、
前記ゲート領域またはチャンネル領域に横たわる前記第１金属含有ゲート誘電体の幅部分を該第１金属とは異なる第２金属でドープ処理し、前記幅部に沿って異なる材料で、異なる誘電率ｋを有した少なくとも２つの異なるゲート誘電領域を形成するステップと、
他方のゲート領域またはチャンネル領域を前記ゲート誘電体上に提供するステップと、
ソース/ドレーン領域ペアを前記チャンネル領域に近接させて提供するステップと、
をさらに含んでいることを特徴とする製法。
【請求項６２】
ドープ処理はイオンインプラント加工を含んでいることを特徴とする請求項６１記載の製法。
【請求項６３】
ドープ処理はガス相拡散加工を含んでいることを特徴とする請求項６１記載の製法。
【請求項６４】
ドープ処理はプラズマ相拡散加工を含んでいることを特徴とする請求項６１記載の製法。
【請求項６５】
第１金属含有ゲート誘電体はチャンネル領域上にデポジットされることを特徴とする請求項６１記載の製法。
【請求項６６】
第１金属含有ゲート誘電体はゲート領域上にデポジットされることを特徴とする請求項６１記載の製法。
【請求項６７】
ドープ処理はデバイスの２の異なるゲート誘電領域だけを形成するのに効果的であることを特徴とする請求項６１記載の製法。
【請求項６８】
ドープ処理はデバイスの少なくとも３の異なるゲート誘電領域を形成するのに効果的であることを特徴とする請求項６１記載の製法。
【請求項６９】
ドープ処理はデバイスの３の異なるゲート誘電領域だけを形成するのに効果的であることを特徴とする請求項６８記載の製法。
【請求項７０】
ゲート型デバイスの製法であって、
第１ゲート誘電材料を半導体基板のチャンネル領域上にデポジットするステップと、
導電ゲート材料を前記第１ゲート誘電材料上に形成するステップと、
前記導電ゲート材料をパターン処理し、前記第１ゲート誘電材料上にゲート幅部をその間に提供する両側面を含んだゲートを形成するステップと、
前記第１ゲート誘電材料を前記ゲートの少なくとも１側面で等方性エッチング加工し、該ゲートの下側で該第１ゲート誘電材料に凹部を設けるステップと、
その後に、前記第１ゲート誘電材料とは異なり、該第１ゲート誘電材料とは異なる誘電率ｋを有する第２ゲート誘電材料を前記ゲートの下側の前記凹部内にデポジットするステップと、
前記チャンネル領域に近接させてソース/ドレーン領域ペアを形成するステップと、
を含んでいることを特徴とする製法。
【請求項７１】
第１ゲート誘電材料がゲート側面と横方向で一致する両側面を含むように第１ゲート誘電材料を導電ゲート材料のパターン処理と等しくパターン処理するステップを含んでいることを特徴とする請求項７０記載の製法。
【請求項７２】
等方性エッチングは第１ゲート誘電材料をゲートの両側面でエッチング加工し、該両側面のゲートの下側で該第１ゲート誘電材料に凹部を加工するステップを含んでいることを特徴とする請求項７０記載の製法。
【請求項７３】
第１ゲート誘電材料がゲート側面と横方向で一致する両側面を含むように第１ゲート誘電材料を導電ゲート材料のパターン処理と等しくパターン処理するステップを含んでおり、
等方性エッチングは第１ゲート誘電材料をゲートの両側面でエッチング加工し、該両側面のゲートの下側で該第１ゲート誘電材料に凹部を加工するステップを含んでいることを特徴とする請求項７０記載の製法。
【請求項７４】
等方性エッチング加工はウェットエッチングであることを特徴とする請求項７０記載の製法。
【請求項７５】
ソース/ドレーン領域の提供ステップは等方性エッチング加工後にそれら領域の最高ドーパント濃度を提供することを特徴とする請求項７０記載の製法。
【請求項７６】
ソース/ドレーン領域の提供ステップは等方性エッチング加工前にそれら領域の最高ドーパント濃度を提供することを特徴とする請求項７０記載の製法。
【請求項７７】
ソース/ドレーン領域の提供ステップは第２ゲート誘電材料のデポジション後にそれら領域の最高ドーパント濃度を提供することを特徴とする請求項７０記載の製法。
【請求項７８】
ソース/ドレーン領域の提供ステップは第２ゲート誘電材料のデポジション前にそれら領域の最高ドーパント濃度を提供することを特徴とする請求項７０記載の製法。
【請求項７９】
第２ゲート誘電材料を異方性エッチング加工してゲートの側壁上に絶縁側壁スペーサを形成するステップをさらに含んでいることを特徴とする請求項７０記載の製法。
【請求項８０】
ゲート型デバイスの製法であって、
幅部を有したゲート領域またはチャンネル領域を含んだ基板を提供するステップと、
前記幅部の第１部分をマスキング処理し、前記幅部の第２部分上に第１ゲート誘電材料をデポジットするステップと、
前記幅部の前記第２部分をマスキング処理し、前記幅部の前記第１部分上に前記第１ゲート誘電材料とは異なる第２ゲート誘電材料をデポジットするステップと、
を含んでおり、前記第１ゲート誘電材料と前記第２ゲート誘電材料はそれぞれ異なる誘電率ｋを有しており、本製法は、
前記ゲート領域と前記チャンネル領域の他方を前記第１ゲート誘電材料と前記第２ゲート誘電材の上に提供するステップをさらに含んでいることを特徴とする製法。
【請求項８１】
第１部分と第２部分のマスキング処理はチャンネル領域上で実施されることを特徴とする請求項８０記載の製法。
【請求項８２】
第１部分と第２部分のマスキング処理はゲート領域上で実施されることを特徴とする請求項８０記載の製法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はゲート型電界効果デバイス並びにゲート型電界効果デバイスの製法に関する。
【背景技術】
【０００２】
トランジスタ等のゲート型電界効果デバイスは論理回路やメモリ回路等の集積回路で利用されている。メモリとは静的ランダムアクセスメモリ（ＳＲＡＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）及びフロートゲートプログラム可能読取専用メモリ（すなわちＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ）等である。ゲート型電界効果デバイスでは、導電ゲートは、典型的には軽ドープ半導体材料で提供されるチャンネル領域近辺で受領される。ソース/ドレーン領域はチャンネル領域の反対側で受領される。適した閾電圧値がゲートに印加されると、電界がチャンネル領域に創出され、ソース領域からドレーン領域に向かって電流がチャンネル領域に流れる。あるいは、電界効果デバイスは、半導体基板内の回路コンポーネント間に絶縁状態を発生させる目的で、導電ゲートの下方に電界を確立するのにも利用されてきた。
【０００３】
電界効果デバイスは導電ゲート領域と半導体チャンネル領域との間に少なくとも１つの導電ゲート領域と少なくとも１つのゲート誘電領域とを含んでいる。最も一般的に使用されるゲート誘電材料はＳｉＯ２である。それでも電界効果デバイスのますます高まる回路密度とサイズ縮小で、ゲート構造は、二酸化ケイ素ゲート誘電層の厚みが非常に薄くなり、漏電、精度及び欠陥が問題視されるようになった。従って、絶縁酸化金属のような代替材料が利用されるようになった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
それとは別に、ゲート加工後の基板は典型的には再酸化ステップに回され、導電ゲート材料の外側エッジで誘電表面に近接するゲートの一部が酸化処理される。その結果、小鳥の嘴状構造部がゲートスタックの底角部に形成された所謂“スマイルゲート”構造部が提供される。そのような再酸化処理は、ゲートスタックの形成に典型的に利用される異方性エッチングによる誘電表面とシリコン表面への損傷修復を助けることができる。また、利用時にデバイスの熱電子劣化を低減させることができる。１つの効果はゲートの中央ではなくゲートのエッジでゲート誘電体の厚みを増加させることである。これによりソース/ドレーンエッジにて半導体材料内の電界を降下させ、熱電子劣化を低減させるという明確な効果を提供する。
【０００５】
本発明は上述の問題に対処するが、それだけが目的ではない。本発明は「請求の範囲」によってのみ限定される。
【課題を解決するための手段】
【０００６】
本発明はゲート型電界効果デバイスと、ゲート型電界効果デバイスの製法とを提供する。１実施態様では、ゲート型電界効果デバイスはチャンネル領域をそれらの間に有したソース/ドレーン領域ペアを含んでいる。ゲートはソース/ドレーン領域間のチャンネル領域付近で受領される。ゲートはソース/ドレーン領域間でゲート幅部を有している。ゲート誘電体はチャンネル領域とゲートとの間で受領される。ゲート誘電体は少なくとも２つの異なる領域をゲート幅部に沿って有している。それら異なる領域は異なる誘電率ｋを有する２つの異なる領域を提供する異なる材料を特徴とする。
【０００７】
１実施形態では、ゲート型デバイスの製法はゲート領域またはチャンネル領域に第１金属含有ゲート誘電体をデポジットするステップを含む。ゲート領域またはチャンネル領域は第１金属含有ゲート誘電体がデポジットされる幅部を有している。ゲート領域あるいはチャンネル領域に横たわる金属含有ゲート誘電体の幅部分は、第１金属とは異なる第２金属でドープされ、異なる金属を特徴とする幅部に沿って少なくとも２つの異なるゲート誘電領域を形成することで異なる誘電率ｋを有する２つの異なるゲート誘電領域を提供する。他方のゲート領域またはチャンネル領域はそのゲート誘電体上に提供される。ソース/ドレーン領域ペアはチャンネル領域近辺に提供される。
【０００８】
１実施態様では、ゲート型デバイスの製法は半導体基板のチャンネル領域上に第１ゲート誘電材料をデポジットするステップを含む。導電ゲート材料が第１ゲート誘電材料上に形成される。導電ゲート材料は第１ゲート誘電材料上にゲートを形成するようにパターン加工される。ゲートはゲート幅部を中央に提供する両側を含んでいる。第１ゲート誘電材料は少なくともゲートの片側で等方性エッチング加工され、その片側の第１ゲート誘電材料に凹部形成加工が施こされる。等方性エッチング加工後に、第１ゲート誘電材料とは異なる第２ゲート誘電材料がゲート下側の凹部にデポジットされる。第２ゲート誘電材料は第１ゲート誘電材料のものとは異なる誘電率ｋを有している。ソース/トレーン領域ペアがチャンネル領域近辺に提供される。
【０００９】
１実施態様では、ゲート型デバイスの製法はゲート領域またはチャンネル領域の一方を含む基板を提供するステップを含んでいる。ゲート領域またはチャンネル領域は幅部を含む。ゲート領域またはチャンネル領域の幅部の第１部分はマスク処理され、第１ゲート誘電材料がそのゲート領域またはチャンネル領域の幅部の第２部分にデポジットされる。そのゲート領域またはチャンネル領域の幅部の第２部分はマスク処理され、第１ゲート誘電材料とは異なる第２ゲート誘電材料がそのゲート領域またはチャンネル領域の幅部の第１部分にデポジットされる。第１ゲート誘電材料と第２ゲート誘電材料は異なる誘電率ｋを特徴とする。他方のゲート領域あるいはチャンネル領域は第１ゲート誘電材料と第２ゲート誘電材料の上に提供される。ソース/ドレーン領域ペアはチャンネル領域近辺に提供される。
【００１０】
他の実施態様も想定されている。
【発明を実施するための最良の形態】
【００１１】
第１実施例のゲート型電界効果デバイスは参照番号１０で示されており、例えばバルク単結晶シリコンであるベース基板１２を含んでいる。ＳＯＩ(semiconductor-on-insulator)基板等の半導体等を含んだ別基板も想定されている。本明細書では「半導体基板」とは半導体材料を含む構造体であり、例えば、バルク半導体材料を含む構造体であり、例えば、半導体ウェハー（単独または他の材料を搭載）や半導体材料層（単独または他の材料を含む）を含む構造体である。「基板」とはあらゆる支持構造体であり、半導体基板を含む。
【００１２】
ソース/ドレーン領域ペア１４、１６は基板１２内に形成され、チャンネル領域１８はそれらの間に受領される。ソース/ドレーン領域１４、１６はそれぞれ高導電ドープ領域２０、２２と軽ドープドレーン領域２４、２６である。追加領域、例えばハロインプラント領域等の領域も勿論利用できる。勿論、他のソース/ドレーン領域またはそのコンポーネントも同様に利用できる。例えば、ソース/ドレーン領域は、導電ドープ処理された半導体材料以外の材料を含むように加工したり、ＳＯＩ層に形成したり、盛上ソース/ドレーン領域を含むように加工することもできる。交互チャンネル領域形態及び他形態も同様に想定できる。
【００１３】
ゲート型電界効果デバイス１０はソース/ドレーン領域１４、１６間にてチャンネル領域１８近辺で受領されるゲート２８を含む。ゲート誘電体３０はチャンネル領域１８とゲート２８の間で受領される。図示の好適実施例ではゲート２８は２つの導電材料層３６と３８を含む。導電材料層３６と３８の厚みは、例えばそれぞれ５００オングストロームと４００オングストロームである。導電材料層/領域３６の材料例は導電ドープ処理ポリシリコンであり、例えば材料３８は導電材料３６よりも高い導電性を有しており、２例を挙げればタングステンまたはケイ酸タングステンである。ゲート２８はソースドレーン領域１４、１６間にゲート幅部３５を含んでいる。オプションで好適な絶縁側壁スペーサ３２と３４はゲート２８の側壁近辺にて異方性エッチング加工により提供されている。好適材料の例は二酸化ケイ素と窒化ケイ素である。
【００１４】
ゲート誘電体３０はゲート２８の幅部３５に沿って少なくとも２つの異質な領域を有する。これら異質領域は異なる誘電率ｋを有する２つの異質領域を提供する異なる材料を特徴とする。図示の好適実施例では、ゲート誘電体３０は少なくとも３つ（３のみ）の異質領域４２、４４、４６を含む。さらに、１好適実施例では、領域４４はゲート２８の幅部３５に沿って横方向で中心に提供された中央領域を含む。領域４２と４６は中央領域４４に隣接して受領されている領域ペアを含む。１好適実施例では、中央領域４４は領域４２と４６のどちらとも異なる材料で提供され、領域４２と４６のものとは異なる誘電率ｋを有するように中央領域４４を提供する。１好適実施例では、領域４２と４６はゲート２８の幅部３５の１０％から２５％の幅を有する。
【００１５】
１好適実施例では、異質領域４２、４４、４６はそれぞれゲート２８の幅部３５に沿った方向で横断均一誘電率ｋを有する。１別実施例では、ゲート誘電体の異質領域の少なくとも１つはゲートの幅部に沿った方向でその領域を横断して可変誘電率ｋを有する。１実施例では、それぞれの領域４２と４６は中央領域４４よりも高い誘電率ｋを有する。別実施例では、それぞれの領域４２と４６は中央領域４４よりも低い誘電率ｋを有する。１実施例では、領域４２と４６は同一組成材料で同一誘電率ｋを有する。よって、ゲート誘電体３０はゲート２８の幅部３５に沿って少なくとも３つの異質領域を含む。さらに、好適には均一な誘電率ｋをゲート２８の幅部３５に沿った方向で横断的に有した２つの異なる誘電率の材料を含む。図示の好適実施例においては、領域４２と４６はそれぞれソース/ドレーン領域１４、１６近辺にて受領され、好適にはそれぞれソース/ドレーン領域１４、１６に延びている。１好適実施例では、領域４２と４６は異なる材料で異なる誘電率ｋを有する。
【００１６】
１好適実施例では、少なくとも１つの異なるゲート誘電領域は、ゲートの幅部に沿った方向で横断的に均一な誘電率ｋを有し、ゲートの幅部の少なくとも５０％をカバーする。図１で図示の実施例では、中央領域４４は１つのそのような例示領域で成る。
【００１７】
「発明の背景」で述べたように、ソース/ドレーン再酸化処理はゲート酸化物領域をゲートのソース/ドレーンエッジに形成し、ゲート誘電体の中央部を成長した厚みでチャンネル領域上に残すことでゲート誘電体を厚くするであろう。その利点は、ソース/ドレーン領域で電界を低下させ、高温キャリヤ現象を低減させ、装置寿命を延長させる。別な利点あるいは追加的な利点は、ゲート誘電体の物理的厚みは非変化であろうと、ゲートエッジで効果的に厚くなったゲート誘電体を提供するためにゲート誘電体組成を変更することでソース/ドレーンエッジでのゲート誘電体の誘電率を低下させることである。そのことはソース/ドレーンエッジで電界を低下させるのと同じ効果である。あるいは、所望するなら、材料変更による誘電率変化をソース/ドレーンエッジで誘電率を上昇させたり、ゲート幅部の一部に沿った他の場所での誘電率の上昇に利用することもできる。
【００１８】
誘電率の増加あるいは減少は、例えばゲート誘電材料の望む領域をドープ処理することで異なる組成材料領域を提供して達成することができる。例えば、酸化ハフニウムゲート誘電体はアルミ元素でドープ処理し、誘電率を純粋酸化ハフニウムの誘電率から減少させることを考えることができる。あるいは、酸化アルミゲートをハフニウム元素でドープ処理し、酸化アルミニウム単独の場合よりも誘電率を増加させることができる。例えば、ニオビウムでの酸化タンタラムのドーピング処理は、純粋な酸化タンタラムよりも誘電率ｋが増加し、酸化ハフニウムのシリコンドーピングでは純粋酸化ハフニウムよりも誘電率ｋが減少し、チタン化バリウムストロンチウムのジルコニウムドーピングでは純粋チタン化バリウムストロンチウムよりも低い誘電率ｋとなる。もちろん、どのようなドーパントでも誘電率の変更によって等原子価のアクセプタータイプまたはドナータイプドーパントとなり得る。
【００１９】
１実施例によれば、異質材料領域のための異なるゲート誘電材料は酸化物を含む。１実施例では異なる酸化物はＨｆｘＡｌｙＯｚであり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大きい。１実施例では、異なる酸化物はＴａｘＮｂｙＯｚであり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大きい。１実施例では異なる酸化物はＨｆｘＳｉｙＯｚであり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大きい。１実施例では、異なる酸化物はＢａｘＳｒｙＴｉｚＯ３であり、“ｘ”、“ｙ”及び“ｚ”は０から１であり、“ｘ”、“ｙ”及び“ｚ”の少なくとも１つは０より大きい。１実施例では、異なる酸化物はＺｒＯｘであり、“ｘ”は１から２である。
【００２０】
図１は１つの異なる材料領域４４がゲート２８に対して異なる組成領域４２と４６ペアの間で横方向に中央位置で提供されている。図２は別例のゲート型電界効果デバイス１０aを図示する。領域４４aは領域４２aと４６aペアの間で横方向に中央配置されてはいない。もちろん、図示の３領域よりも多い、あるいは少ない数の異なるサイズと方向性の別実施例も想定されている。さらに、図３は別の例示的ゲート型電界効果デバイス１０bを図示する。ゲート誘電体３０bは２つだけの領域４３と４７を含んでおり、それらは異なる誘電率ｋを有する２つの異質領域を提供する。図３はゲート２８の幅部寸法３５に沿った同一幅の領域４３と４７を図示するが、そのような領域は異なる幅であってもよい。
【００２１】
上述の実施例は、それぞれのゲートの幅部に沿って一定の厚みであるそれぞれのゲート誘電体を説明した。ゲート誘電体３０、３０a、３０bの好適な厚み範囲は２０オングストロームから８０オングストロームである。図４は別例のゲート型電界効果デバイス１０cを図示する。ゲート誘電体はゲートの幅部に沿って可変厚である。この実施例ではゲート誘電体３０cはソース/ドレーン再酸化処理されている異質材料領域４２cと４４cであり、その従来厚領域はゲートエッジ/側壁で提供される。勿論、エッジの片方だけを厚くすることもでき、あるいはゲート幅部に沿ってどのような異なる厚みにでも領域を提供できる。
【００２２】
上述の実施例は実質的に平面あるいは水平に配向されたゲート型電界効果デバイスを説明する。勿論、垂直、環状あるいは他の形状も想定内である。
【００２３】
本発明の追加の特徴は様々な前述のデバイスの加工法及び製法に関する。例えば、ゲート型デバイスの製法の第１実施例は図５から図８に関して解説されている。図５は基板５０の断片を図示しており、バルク単結晶シリコン等の半導体材料５２を含んで成る。基板５２はゲート領域またはチャンネル領域を含んでいる。ここではチャンネル領域５４が図示されている。チャンネル領域５４はこの処理段階では横または縦の境界により完全には定義されない。最終的なチャンネル領域５４は、ゲート型デバイスで最終的に定義される幅部５５を含むと考えられる。第１金属含有ゲート誘電体５６がチャンネル領域５４上にデポジットされる。誘電体層５６の例示的厚みは２０オングストロームから８０オングストロームである。前述のいかなる金属及び/又は酸化ケイ素でも好適に利用できる。
【００２４】
図６で示す、チャンネル領域５４に提供された金属含有ゲート誘電体５６の一部の幅部分５８は、少なくとも２つの異なる誘電領域５８と５９、６０を幅部５５に沿って形成するように第１金属とは異なる第２金属でドープ処理されている。その少なくとも２つの異なるゲート誘電領域は少なくとも２つの異なるゲート誘電領域５８と５９、６０が異なる誘電率ｋを有するように異なる材料で提供される。どのような前記の材料でも好適である。例えば、酸化ハフニウム等の単独金属酸化物が最初にデポジットされる。その後に、図示の幅部分（領域）５９、５８、６０の１つまたは２以上が例えばアルミである別の金属でドープ処理でき、少なくとも２つのゲート誘電領域が形成される。あるいは層５６がデポジットされ、第１金属以外の複数の金属が提供される。金属含有ゲート誘電体５６のいくらかの幅部分は複数金属含有誘電層の金属の１つでドープ処理されている。従って、“第２”金属も当初にデポジットされたゲート誘電体と一体化することができる。３種以上の金属でも利用できる。前述の少なくとも２種の材料領域を創出するための好適ドーピングはイオンインプラント法、ガス相拡散法、プラズマ相拡散法あるいは他の方法で提供される。その際に適当なマスク法を利用するか、ドープ用金属を方向処理する。
【００２５】
ゲート型デバイス製法の途中ステップで、他方のゲート領域またはチャンネル領域がゲート誘電体上に提供され、ソース/ドレーン領域ペアもチャンネル領域近辺に提供される。図７はゲート誘電体５６にデポジットされた導電ゲート層３６と３８を図示する。好適な特徴は層３６と３８を有した第１実施例において解説した。図８は側壁スペーサを有した図示のゲートを提供する後続のプロセスを図示する。この例では、図１の実施例のゲート型電界効果デバイス１０を製造する。勿論、前述の方法は図２から図４の他のデバイスや他のゲート型電界効果デバイスの製造にも利用できる。デバイス製法の他の好適実施例は図１から図４で図示する実施例の製造も含む。
【００２６】
図５から図８は第１金属含有ゲート誘電体がチャンネル領域にデポジットされた実施例を図示する。図９から図１１は例示的別実施例の基板断片５０dを図示する。基板断片５０dは導体、半導体及び/又は絶縁材料で提供されたベース基板５２dを含む。絶縁層６１がその上に形成される。開口部あるいはトラフ６２が提供され、適当な導電ゲート材料６４で充填される。この例では導電ゲート材料６４は幅部５５を有したゲート領域を含む。第１金属含有ゲート誘電体５６dはゲート領域６４にデポジットされている。
【００２７】
図１０で示す金属含有ゲート誘電体５６dの幅部分５９d、５８d、６０dの少なくとも１つは第１金属とは異なる第２材料でドープ処理され、図示の少なくとも２つの異なるゲート誘電領域５８d、５９d、６０dを形成する。
【００２８】
図１１で示すように半導体層６６がデポジットされている。半導体層６６は処理され、パターン処理され、ソース/ドレーン領域６７と６７及びそれらの間のチャンネル領域６９が提供された。
【００２９】
別の実施例によるゲート型デバイス製法は図１２から図１６で解説する。図１２は例えばバルク半導体基板７２を含んだ基板断片７０を図示する。基板７２は、例えば図５で基板断片に関して解説したもののごときチャンネル領域５４を含む。第１ゲート誘電材料７４は半導体基板７２のチャンネル領域５４にデポジットされている。導電ゲート材料７５は第１ゲート誘電材料７４上に形成され、例示層３６と３８は導電ゲート材料７５を提供する。
【００３０】
図１３で示す導電ゲート材料７５はパターン処理され、ゲート７６を第１ゲート誘電材料７４上に形成する。ゲート７６はその間にゲート幅部５５を提供する対面側部７８と８０を含むと考えることができる。図示の好適実施例では第１ゲート誘電材料７４は導電ゲート材料７５のパターンと等しくパターン処理され、対面側部８２と８４を含んだ第１ゲート材料７４を形成する。それらは横方向でゲート側部７８及び８０とそれぞれ一致する。しかし、本発明はこの方法のこの段階では材料７４の一部または全部をソース/ドレーン領域上に残す。１好適実施例において図１３は軽ドープされたドレーン領域２４と２６の形成も図示する。
【００３１】
図１４で示す第１ゲート誘電材料はゲートの少なくとも片側から等方性エッチング加工されており、ゲート下で少なくとも片側にゲート誘電材料を凹加工する。図示の好適実施例では、第１ゲート誘電材料７４の等方性エッチング加工がゲート７６の両側７８と８０で施されており、ゲート側部７８と８０の横方向領域内にてゲート７６の下方で受領されるように両側で第１ゲート誘電材料７４を凹加工する。等方性エッチング加工の好適実施例にはウェットエッチングが含まれる。ゲート誘電体材料７４が酸化ハフニウムを含むとき、層３８はタングステンまたはケイ酸タングステンを含み、層３６はドープ処理されたポリシリコンを含む。図１４の例示的構造体を製造するための酸化ハフニウムの例示的等方性エッチング法は、ＨＦまたはリン酸でウェットエッチングすることや、３００℃までの高温でＣｌ２ベースの化学処理でドライエッチングすることを含む。
【００３２】
等方性エッチング加工後の図１５では、第１ゲート誘電材料７４とは異なる第２ゲート誘電材料８６がゲート７６の下方に形成されている凹部内にデポジットされている。第２ゲート誘電材料８６は第１ゲート誘電材料７４とは異なる誘電率ｋを有している。前述のいかなる好適材料でも利用できる。図１５の凹部充填を達成する好適なデポジション技術は化学蒸着及び原子層でポジションを含む。
【００３３】
図１６では続くプロセスが図示されている。１好適実施例においては第２ゲート誘電材料８６が異方性エッチング加工されており、絶縁電界効果デバイス側壁スペーサ８８と９０を形成している。さらに、ソース/ドレーン領域９２と９４ペアがチャンネル領域５４近辺に形成されている。図示の実施例では、ソース/ドレーン領域は軽ドープ処理されたドレーン領域２４と２６をそれぞれ含んでおり、さらに最高ドーパント濃度領域９６と９８をそれぞれ含んでいる。図示の実施例ではソース/ドレーン領域９２と９４の最高ドーパント濃度領域９６と９８の形成は、誘電材料７４の等方性エッチング加工と第２ゲート誘電材料８６のデポジションの両方が完了した後で実行される。勿論、そのプロセスはそれら両方のステップの前でも、片方のステップの前でも構わない。好適には他の特徴は図１から図４の実施例に関して説明した通りである。
【００３４】
本発明のさらに別な好適実施例によるゲート型デバイスの製法を、図１７から図１９にかけて図示されている半導体基板断片１００に関して説明する。半導体基板断片１００は例えばバルク半導体基板を含んでおり、例えば単結晶シリコンを含んでいる。そのような基板はゲート領域またはチャンネル領域を含んでいる。例示的なチャンネル領域５４は、例えば図５で解説した幅部５５を含んでいる。説明の目的で、基板断片１００は第１部分１０４と第２部分１０５を含んでいると考えられる。図１７の実施例では、第１部分１０４はチャンネル領域５４の幅部５５の部分を含む。そのような部分はマスク処理されており、チャンネル領域５４の第２部分１０５上に第１ゲート誘電材料１１０がデポジットされている。好適な材料は図１で説明したもののいずれでもよい。１好適実施例によるマスク処理法や材料１１０のデポジション法には材料１１０をデポジットし、続いてフォトレジストパターンを提供し、さらにエッチング加工することを含む。
【００３５】
図１８で示すチャンネル領域５４の幅部５５の第２部分１０５はマスクされており、第１ゲート誘電材料１１０とは異なる第２ゲート誘電材料１１５がデポジットされている。第２ゲート誘電材料１１５はチャンネル領域５４の幅部５５の第１部分１０４で受領されている。第１ゲート誘電材料１１０と第２ゲート誘電材料１１５はそれぞれ異なる誘電率ｋを有している。好適な例示材料は図１に関して解説したものでよい。
【００３６】
他方のゲート領域またはチャンネル領域は第１ゲート誘電材料と第２ゲート誘電材料の上に提供されており、ソース/ドレーン領域ペアはチャンネル領域近辺に提供されている。図１９は第１実施例のゲート型電界効果デバイス１０の加工状態を図示する。他の好適な特徴は図１から図４にかけて前述したごとくである。
【００３７】
図１７から図１９は第１部分と第２部分のマスキング処理がチャンネル領域上で実施されることを図示している。本発明のこの特徴は第１部分と第２部分のマスキング処理がゲート領域上で実施されることも想定する。例えば、図９から図１１で図示し、説明したものと同一プロセスで実施される。
【００３８】
図２０は本発明の１実施例によるコンピュータシステム４００を図示する。コンピュータシステム４００はモニター４０１または他の通信出力装置及びキーボード４０２または他の通信入力装置並びにマザーボードを含む。マザーボード４０４はマイクロプロセッサ４０６または他のデータ処理ユニットと、少なくとも１つのメモリ装置４０８を含む。メモリ装置４０８はメモリセルのアレイを含むことができる。そのようなアレイはアドレス回路とカップリングしてアレイの個々のメモリセルにアクセスすることができる。さらに、メモリセルは読取回路にカップリングでき、メモリセルからのデータを読み取ることができる。アドレス回路と読取回路はメモリ装置４０８とプロセッサ４０６との間で情報を伝達するのに利用できる。この構造は図２１で示すマザーボード４０４のブロック図で図示されている。そのブロック図ではアドレス回路は４１０で示され、読取回路は４１２で示されている。
【００３９】
本発明の特殊な実施形態では、メモリ装置４０８はメモリモジュールに対応できる。例えば、シングルインラインメモリモジュール（ＳＩＭＭ）とデュアルインラインメモリモジュール（ＤＩＭＭ）は、本発明の教示を活用する実施形態で利用できる。メモリ装置は、異なる装置のメモリセルの読取・書込方法を提供する。そのような方法の１つはページモード操作である。ＤＲＡＭのページモード操作はメモリセルアレイの横列にアクセスし、アレイの異なる縦列にランダムにアクセスする方法で提供される。アレイの横列と縦列の交点に保存されたデータはその縦列がアクセスされているときに読まれ、出力できる。
【００４０】
別例の装置はアドレス処理された縦列が閉鎖した後でメモリアレイアドレスで保存されたデータを出力として利用させるエクステンドデータアウトプット（ＥＤＯ）メモリである。このメモリは、メモリバスでメモリ出力データが利用できる時間を短縮することなくアクセス時間を短縮して通信速度を上げることができる。他のタイプの装置にはＳＤＲＡＭ、ＤＤＲ、ＳＤＲＡＭ、ＳＤＬＲＡＭ、ＶＲＡＭ及びダイレクトＲＤＲＡＭ並びにＳＲＡＭまたはフラッシュメモリが含まれる。
【００４１】
図２２は本発明の例示的電子システム７００の様々な実施形態のハイレベルシステムブロック図である。システム７００は、例えばコンピュータシステム、プロセスコントロールシステム、またはプロセッサと関連メモリを利用する他のシステムに利用できる。電子システム７００はプロセッサあるいは演算論理ユニット（ＡＬＵ）７０２、コントロールユニット７０４、メモリ装置ユニット７０６、入力/出力（Ｉ/Ｏ）装置７０８などの機能要素を有している。一般的に、電子システム７００はプロセッサ７０２によりデータ上で実行される操作を特定する固有のインストラクションセット並びにプロセッサ７０２、メモリ装置ユニット７０６及びＩ/Ｏ装置７０８の他のインストラクションを有するであろう。コントロールユニット７０６は、インストラクションをメモリ装置７０６から取り出して実行させるオペレーションセットを介して連続的に循環することで、プロセッサ７０２、メモリ装置７０６及びＩ/Ｏ装置７０８の全操作を調整する。様々な実施例では、メモリ装置７０６はランダムアクセスメモリ（ＲＡＭ）装置、読取り専用メモリ（ＲＯＭ）装置、並びにフロッピーディスクドライブやコンパクトディスク（ＣＤ−ＲＯＭ）ドライブ等の周辺装置を含む。専門家であれば利用しようが、本発明の様々な特徴に従って、ＤＲＡＭや他のメモリセルを含むように電子コンポーネントを加工することができる。
【００４２】
図２３は例示的電子システム８００の様々な実施例のハイレベルシステムブロック図である。システム８００は、メモリセル８０４を含むメモリ装置８０２、アドレスデコーダ８０６、横列アクセス回路８０８、縦列アクセス回路８１０、操作コントロール用読取/書込みコントロール回路８１２及び入力/出力回路８１４を含む。メモリ装置８０２は電力回路８１６とセンサ８２０をさらに含む。センサ８２０はメモリセルが低閾値導電状態であるか高閾値非導電状態であるかを決定する電流センサ等である。図示の電力回路８１６は、電源回路８８０、基準電圧提供回路８８２、第１ワードラインにパルスを提供する回路８８４、第２ワードラインにパルスを提供する回路８８６、ビットラインにパルスを提供する回路８８８を含む。システム８００はプロセッサ８２２あるいはメモリアクセスのためのメモリコントローラも含む。
【００４３】
メモリ装置８０２はプロセッサ８２２からワイヤあるいは金属線を介してコントロール信号を受信する。メモリ装置８０２はＩ/Ｏラインを介してアクセスされるデータを保存するのに使用される。専門家であれば追加回路及び追加コントロール信号が提供できることや、メモリ装置８０２が発明の説明のために単純化されていることを理解しよう。プロセッサ８２２またはメモリ装置８０２の少なくとも一方は、前述したタイプのメモリ装置内にキャパシタ構造を含むことができる。
【００４４】
以上解説した様々なシステムは本発明の回路並びに構造の一般的な理解を提供するためのものであり、本発明の特徴によりメモリセルを使用した電子システムの全要素と特徴の完全な解説は意図されていない。専門家であれば、プロセッサとメモリ装置との間の通信時間を短縮する目的で、多様な電子システムが単パッケージプロセスユニットあるいは単半導体チップで製造できることを理解しよう。
【００４５】
メモリセルの利用はメモリモジュール、装置ドライバ、電源モジュール、通信モデム、プロセッサモジュール及びアプリケーション特定モジュールで使用する電子システムを含むことができる。また、多層の多チップモジュールを含むことができる。そのような回路は様々な電子システムのサブコンポーネントでもよい。例えば、クロック、テレビ、携帯電話、パソコン、自動車、産業用コントロールシステム、航空機、等々でよい。
【図面の簡単な説明】
【００４６】
【図１】図１は本発明の１実施例によるデバイスの断面図である。
【図２】図２は本発明の別実施例によるデバイスの断面図である。
【図３】図３は本発明の別実施例によるデバイスの断面図である。
【図４】図４は本発明の別実施例によるデバイスの断面図である。
【図５】図５は本発明の１実施例により処理中の基板断片の断面図である。
【図６】図６は図５に続く処理ステップにおける図５の基板断片である。
【図７】図７は図６に続く処理ステップにおける図６の基板断片である。
【図８】図８は図７に続く処理ステップにおける図７の基板断片である。
【図９】図９は本発明の１実施例により処理中の別基板断片の断面図である。
【図１０】図１０は図９に続く処理ステップにおける図９の基板断片である。
【図１１】図１１は図１０に続く処理ステップにおける図１０の基板断片である。
【図１２】図１２は本発明の１実施例により処理中の別基板断片の断面図である。
【図１３】図１３は図１２に続く処理ステップにおける図１２の基板断片である。
【図１４】図１４は図１３に続く処理ステップにおける図１３の基板断片である。
【図１５】図１５は図１４に続く処理ステップにおける図１４の基板断片である。
【図１６】図１６は図１５に続く処理ステップにおける図１５の基板断片である。
【図１７】図１７は本発明の１実施例により処理中の別基板断片の断面図である。
【図１８】図１８は図１７に続く処理ステップにおける図１７の基板断片である。
【図１９】図１９は図１８に続く処理ステップにおける図１８の基板断片である。
【図２０】図２０はコンピュータを利用した本発明の例示的実施形態である。
【図２１】図２１は図２０で示すコンピュータのマザーボードの例示的特定形態である。
【図２２】図２２は本発明の１実施例による電子システムの高レベルブロック図である。
【図２３】図２３は本発明の１実施例によるデバイスのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成19年2月6日(2007.2.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート型電界効果デバイスであって、
チャンネル領域をその間に有したソース/ドレーン領域ペアと、
前記ソース/ドレーン領域間の前記チャンネル領域に近接して提供され、該ソース/ドレーン領域間にゲート幅部を含んでいるゲートと、
前記チャンネル領域と前記ゲートとの間で受領されるゲート誘電体と、
を含んでおり、該ゲート誘電体は少なくとも２つの異質領域を前記ゲートの前記幅部に沿って含んでおり、該異質領域は異なる誘電率ｋを有した２つの異質領域を提供する異質材料で提供されており、該異質領域は前記ソース/ドレーン領域に近接して受領される低誘電率ｋの領域ペアを含んでおり、高誘電率ｋの領域は前記ペア間にて横方向に受領されており、前記ゲートに対して横方向で中央配置されていないことを特徴とするデバイス。
【請求項２】
異質領域はゲートの幅部に沿った方向で横断的に均一誘電率ｋをそれぞれ有していることを特徴とする請求項１記載のデバイス。
【請求項３】
異質領域の少なくとも一方はゲートの幅部に沿った方向で横断的に可変誘電率ｋを有していることを特徴とする請求項１記載のデバイス。
【請求項４】
ゲート型電界効果デバイスであって、
チャンネル領域をその間に有したソース/ドレーン領域ペアと、
前記ソース/ドレーン領域間の前記チャンネル領域に近接して提供され、該ソース/ドレーン領域間にゲート幅部を含んでいるゲートと、
前記チャンネル領域と前記ゲートとの間で受領されるゲート誘電体と、
を含んでおり、該ゲート誘電体は少なくとも２つの異質領域を前記ゲートの前記幅部に沿って含んでおり、該異質領域は異なる誘電率ｋを有した２つの異質領域を提供する異質材料で提供されており、該異質領域は前記ソース/ドレーン領域に近接して受領される高い誘電率ｋの領域ペアを含んでおり、低い誘電率ｋの領域は前記ペア間にて横方向に受領されており、前記ゲートに対して横方向で中央配置されていないことを特徴とするデバイス。
【請求項５】
ゲート型電界効果デバイスであって、
チャンネル領域をその間に有したソース/ドレーン領域ペアと、
前記ソース/ドレーン領域間の前記チャンネル領域に近接して提供され、該ソース/ドレーン領域間にゲート幅部を含んでいるゲートと、
前記チャンネル領域と前記ゲートとの間で受領されるゲート誘電体と、
を含んでおり、該ゲート誘電体は少なくとも２つの異質領域を前記ゲートの前記幅部に沿って含んでおり、該異質領域は異なる誘電率ｋを有した２つの異質領域を提供する異質材料で提供されており、前記ゲート誘電体は前記ゲートの前記幅部に沿って可変幅で提供されていることを特徴とするデバイス。
【請求項６】
メモリ装置を含んでいることを特徴とする請求項１記載のデバイス。
【請求項７】
メモリ装置はＤＲＡＭであることを特徴とする請求項６記載のデバイス。
【請求項８】
メモリ装置はマイクロプロセッサを含むコンピュータシステムをさらに含んでいることを特徴とする請求項６記載のデバイス。
【請求項９】
ゲート型電界効果デバイスであって、
チャンネル領域をその間に有したソース/ドレーン領域ペアと、
前記ソース/ドレーン領域間の前記チャンネル領域に近接して提供され、該ソース/ドレーン領域間にゲート幅部を含んでいるゲートと、
前記チャンネル領域と前記ゲートとの間で受領されるゲート誘電体と、
を含んでおり、該ゲート誘電体は前記ゲートの前記幅部に沿って横方向で中央配置された中央領域と、該中央領域に隣接して跨ぐ跨形状領域ペアとを含んでおり、該中央領域は該跨形状領域とは異なる材料で提供され、該跨形状領域とは異なる誘電率ｋを有しており、前記ゲート誘電体は前記ゲートの前記幅部に沿って可変幅で提供されていることを特徴とするデバイス。
【請求項１０】
跨形状領域は同一組成材料で同一誘電率を有していることを特徴とする請求項９記載のデバイス。
【請求項１１】
跨形状領域はゲートの幅部に沿った方向にて横断的に均一誘電率ｋを有していることを特徴とする請求項１０記載のデバイス。
【請求項１２】
跨形状領域は異なる組成材料で異なる誘電率ｋをそれぞれ有していることを特徴とする請求項９記載のデバイス。
【請求項１３】
跨形状領域はゲートの幅部に沿った方向にて横断的に均一誘電率ｋを有していることを特徴とする請求項１２記載のデバイス。
【請求項１４】
跨形状領域はそれぞれ中央領域よりも高い誘電率ｋを有していることを特徴とする請求項９記載のデバイス。
【請求項１５】
跨形状領域はそれぞれ中央領域よりも低い誘電率ｋを有していることを特徴とする請求項９記載のデバイス。
【請求項１６】
ゲート型電界効果デバイスであって、
チャンネル領域をその間に有したソース/ドレーン領域ペアと、
前記ソース/ドレーン領域間の前記チャンネル領域に近接して提供され、該ソース/ドレーン領域間にゲート幅部を含んでいるゲートと、
前記チャンネル領域と前記ゲートとの間で受領されるゲート誘電体と、
を含んでおり、該ゲート誘電体は前記ゲートの前記幅部に沿って横方向にて中央配置された中央領域と、該中央領域に隣接して跨ぐ跨形状領域ペアとを含んでおり、該中央領域は跨形状領域とは異なる材料で提供されており、該跨形状領域とは異なる誘電率ｋを有しており、該跨形状領域ペアはそれぞれ前記ゲートの前記幅部に沿って２つの異なる幅を有していることを特徴とするデバイス。
【請求項１７】
ゲート型電界効果デバイスであって、
チャンネル領域をその間に有したソース/ドレーン領域ペアと、
前記ソース/ドレーン領域間の前記チャンネル領域に近接して提供され、該ソース/ドレーン領域間にゲート幅部を含んでいるゲートと、
前記チャンネル領域と前記ゲートとの間で受領されるゲート誘電体と、
を含んでおり、該ゲート誘電体は前記ゲートの前記幅部に沿って横方向にて中央配置された中央領域と、該中央領域に隣接して跨ぎ、前記ソース/ドレーン領域に延びる跨形状領域ペアとを含んでおり、該中央領域は跨形状領域とは異なる材料で提供されており、該跨形状領域とは異なる誘電率ｋを有しており、該跨形状領域ペアは同一組成材料で提供されており、横断的に均一誘電率ｋをそれぞれ前記ゲートの前記幅部に沿って有しており、前記ゲート誘電体は前記ゲートの前記幅部に沿って可変幅で提供されていることを特徴とするデバイス。
【請求項１８】
ゲート型電界効果デバイスであって、
チャンネル領域をその間に有したソース/ドレーン領域ペアと、
前記ソース/ドレーン領域間の前記チャンネル領域に近接して提供され、該ソース/ドレーン領域間にゲート幅部を含んでいるゲートと、
前記チャンネル領域と前記ゲートとの間で受領されるゲート誘電体と、
を含んでおり、該ゲート誘電体は前記ゲートの前記幅部に沿って横方向にて中央配置された中央領域と、該中央領域に隣接して跨ぎ、前記ソース/ドレーン領域に延びる跨形状領域ペアとを含んでおり、該中央領域は跨形状領域とは異なる材料で提供されており、該跨形状領域とは異なる誘電率ｋを有しており、該跨形状領域ペアは同一組成材料で提供されており、横断的に均一誘電率ｋをそれぞれ前記ゲートの前記幅部に沿って有しており、該跨形状領域ペアは前記ゲートの前記幅部に沿って２つの異なる幅を有していることを特徴とするデバイス。
【請求項１９】
メモリ装置を含んでいることを特徴とする請求項１７記載のデバイス。
【請求項２０】
メモリ装置はＤＲＡＭであることを特徴とする請求項１９記載のデバイス。
【請求項２１】
メモリ装置はマイクロプロセッサを含むコンピュータシステムをさらに含んでいることを特徴とする請求項１９記載のデバイス。
【請求項２２】
ゲート型デバイスの製法であって、
ゲート領域またはチャンネル領域に第１金属含有ゲート誘電体をデポジットするステップを含み、該ゲート領域またはチャンネル領域は該第１金属含有ゲート誘電体がデポジットされている幅部を含んでおり、本製法は、
前記ゲート領域またはチャンネル領域に横たわる前記第１金属含有ゲート誘電体の幅部分を該第１金属とは異なる第２金属でドープ処理し、前記幅部に沿って異なる材料で、異なる誘電率ｋを有した少なくとも２つの異なるゲート誘電領域を形成するステップと、
他方のゲート領域またはチャンネル領域を前記ゲート誘電体上に提供するステップと、
ソース/ドレーン領域ペアを前記チャンネル領域に近接させて提供するステップと、
をさらに含んでいることを特徴とする製法。
【請求項２３】
ドープ処理はイオンインプラント加工を含んでいることを特徴とする請求項２２記載の製法。
【請求項２４】
ドープ処理はガス相拡散加工を含んでいることを特徴とする請求項２２記載の製法。
【請求項２５】
ドープ処理はプラズマ相拡散加工を含んでいることを特徴とする請求項２２記載の製法。
【請求項２６】
第１金属含有ゲート誘電体はチャンネル領域上にデポジットされることを特徴とする請求項２２記載の製法。
【請求項２７】
第１金属含有ゲート誘電体はゲート領域上にデポジットされることを特徴とする請求項２２記載の製法。
【請求項２８】
ドープ処理はデバイスの２の異なるゲート誘電領域だけを形成するのに効果的であることを特徴とする請求項２２記載の製法。
【請求項２９】
ドープ処理はデバイスの少なくとも３の異なるゲート誘電領域を形成するのに効果的であることを特徴とする請求項２２記載の製法。
【請求項３０】
ドープ処理はデバイスの３の異なるゲート誘電領域だけを形成するのに効果的であることを特徴とする請求項２２記載の製法。
【請求項３１】
ゲート型デバイスの製法であって、
第１ゲート誘電材料を半導体基板のチャンネル領域上にデポジットするステップと、
導電ゲート材料を前記第１ゲート誘電材料上に形成するステップと、
前記導電ゲート材料をパターン処理し、前記第１ゲート誘電材料上にゲート幅部をその間に提供する両側面を含んだゲートを形成するステップと、
前記第１ゲート誘電材料を前記ゲートの少なくとも１側面で等方性エッチング加工し、該ゲートの下側で該第１ゲート誘電材料に凹部を設けるステップと、
その後に、前記第１ゲート誘電材料とは異なり、該第１ゲート誘電材料とは異なる誘電率ｋを有する第２ゲート誘電材料を前記ゲートの下側の前記凹部内にデポジットするステップと、
前記チャンネル領域に近接させてソース/ドレーン領域ペアを形成するステップと、
を含んでいることを特徴とする製法。
【請求項３２】
第１ゲート誘電材料がゲート側面と横方向で一致する両側面を含むように第１ゲート誘電材料を導電ゲート材料のパターン処理と等しくパターン処理するステップを含んでいることを特徴とする請求項３１記載の製法。
【請求項３３】
等方性エッチングは第１ゲート誘電材料をゲートの両側面でエッチング加工し、該両側面のゲートの下側で該第１ゲート誘電材料に凹部を加工するステップを含んでいることを特徴とする請求項３１記載の製法。
【請求項３４】
第１ゲート誘電材料がゲート側面と横方向で一致する両側面を含むように第１ゲート誘電材料を導電ゲート材料のパターン処理と等しくパターン処理するステップを含んでおり、
等方性エッチングは第１ゲート誘電材料をゲートの両側面でエッチング加工し、該両側面のゲートの下側で該第１ゲート誘電材料に凹部を加工するステップを含んでいることを特徴とする請求項３１記載の製法。
【請求項３５】
等方性エッチング加工はウェットエッチングであることを特徴とする請求項３１記載の製法。
【請求項３６】
ソース/ドレーン領域の提供ステップは等方性エッチング加工後にそれら領域の最高ドーパント濃度を提供することを特徴とする請求項３１記載の製法。
【請求項３７】
ソース/ドレーン領域の提供ステップは等方性エッチング加工前にそれら領域の最高ドーパント濃度を提供することを特徴とする請求項３１記載の製法。
【請求項３８】
ソース/ドレーン領域の提供ステップは第２ゲート誘電材料のデポジション後にそれら領域の最高ドーパント濃度を提供することを特徴とする請求項３１記載の製法。
【請求項３９】
ソース/ドレーン領域の提供ステップは第２ゲート誘電材料のデポジション前にそれら領域の最高ドーパント濃度を提供することを特徴とする請求項３１記載の製法。
【請求項４０】
第２ゲート誘電材料を異方性エッチング加工してゲートの側壁上に絶縁側壁スペーサを形成するステップをさらに含んでいることを特徴とする請求項３１記載の製法。
【請求項４１】
ゲート型デバイスの製法であって、
幅部を有したゲート領域またはチャンネル領域を含んだ基板を提供するステップと、
前記幅部の第１部分をマスキング処理し、前記幅部の第２部分上に第１ゲート誘電材料をデポジットするステップと、
前記幅部の前記第２部分をマスキング処理し、前記幅部の前記第１部分上に前記第１ゲート誘電材料とは異なる第２ゲート誘電材料をデポジットするステップと、
を含んでおり、前記第１ゲート誘電材料と前記第２ゲート誘電材料はそれぞれ異なる誘電率ｋを有しており、本製法は、
前記ゲート領域と前記チャンネル領域の他方を前記第１ゲート誘電材料と前記第２ゲート誘電材の上に提供するステップをさらに含んでいることを特徴とする製法。
【請求項４２】
第１部分と第２部分のマスキング処理はチャンネル領域上で実施されることを特徴とする請求項４１記載の製法。
【請求項４３】
第１部分と第２部分のマスキング処理はゲート領域上で実施されることを特徴とする請求項４１記載の製法。
【請求項４４】
ゲート型電界効果デバイスであって、
チャンネル領域をその間に有したソース/ドレーン領域ペアと、
前記ソース/ドレーン領域間の前記チャンネル領域に近接して提供され、該ソース/ドレーン領域間にゲート幅部を含んでいるゲートと、
前記チャンネル領域と前記ゲートとの間で受領されるゲート誘電体と、
を含んでおり、該ゲート誘電体は前記ゲートの前記幅部に沿って横方向で中央配置された中央領域と、該中央領域に隣接して跨ぐ跨形状領域ペアとを含んでおり、該中央領域は該跨形状領域とは異なる材料で提供され、該跨形状領域とは異なる誘電率ｋを有しており、前記ゲート誘電体は互いに異なる組成材料で提供され、互いに異なる誘電率ｋを有していることを特徴とするデバイス。
【請求項４５】
跨形状領域はゲートの幅部に沿った方向にて横断的に均一誘電率ｋを有していることを特徴とする請求項４４記載のデバイス。
【請求項４６】
ゲート型電界効果デバイスであって、
チャンネル領域をその間に有したソース/ドレーン領域ペアと、
前記ソース/ドレーン領域間の前記チャンネル領域に近接して提供され、該ソース/ドレーン領域間にゲート幅部を含んでいるゲートと、
前記チャンネル領域と前記ゲートとの間で受領されるゲート誘電体と、
を含んでおり、該ゲート誘電体は前記ゲートの前記幅部に沿って横方向にて中央配置された中央領域を含んだ均一厚誘電層と、該中央領域に隣接して横方向に跨ぐ跨形状領域ペアとを含んでおり、該中央領域は跨形状領域とは異なる材料で提供されており、該跨形状領域とは異なる誘電率ｋを有しており、前記均一厚誘電層の異なる材料は前記チャンネル領域と接触しており、均一厚を有しており、前記跨形状領域は互いに異なる材料で提供され、互いに異なる誘電率ｋを有していることを特徴とするデバイス。
【請求項４７】
跨形状領域はそれぞれゲートの幅部に沿った方向にて横断方向に均一誘電率ｋを有していることを特徴とする請求項４６記載のデバイス。
【請求項４８】
跨形状領域はそれぞれゲートの幅部の１０％から２５％であることを特徴とする請求項４６記載のデバイス。
【請求項４９】
跨形状領域はそれぞれ中央領域よりも高い誘電率ｋを有していることを特徴とする請求項４６記載のデバイス。
【請求項５０】
跨形状領域はそれぞれ中央領域よりも低い誘電率ｋを有していることを特徴とする請求項４６記載のデバイス。
【請求項５１】
ゲート誘電体はゲートの幅部に沿って一定厚であることを特徴とする請求項４６記載のデバイス。
【請求項５２】
ゲート型電界効果デバイスであって、
チャンネル領域をその間に有したソース/ドレーン領域ペアと、
前記ソース/ドレーン領域間の前記チャンネル領域に近接して提供され、該ソース/ドレーン領域間にゲート幅部を含んでいるゲートと、
前記チャンネル領域と前記ゲートとの間で受領されるゲート誘電体と、
を含んでおり、該ゲート誘電体は前記ゲートの前記幅部に沿って横方向にて受領される中間領域と、該中間領域に隣接して横方向に跨ぐ跨形状領域ペアとを含んでおり、該中間領域は跨形状領域とは異なる材料で提供されており、該跨形状領域とは異なる誘電率ｋを有しており、該跨形状領域は互いに異なる材料で提供され、互いに異なる誘電率ｋを有していることを特徴とするデバイス。
【請求項５３】
跨形状領域はゲートの幅部に沿った方向で横断的に均一誘電率ｋをそれぞれ有していることを特徴とする請求項５２記載のデバイス。
【請求項５４】
跨形状領域はゲートの幅部に沿った方向で横断的に可変誘電率ｋをそれぞれ有していることを特徴とする請求項５２記載のデバイス。
【請求項５５】
ゲート誘電体はゲートの幅部に沿って一定厚であることを特徴とする請求項５２記載のデバイス。
【請求項５６】
ゲート誘電体はゲートの幅部に沿って可変厚であることを特徴とする請求項５２記載のデバイス。
【請求項５７】
跨形状領域の異なる材料は酸化物を含んでいることを特徴とする請求項５２記載のデバイス。
【請求項５８】
異なる材料はＨｆｘＡｌｙＯｚを含んでおり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大であることを特徴とする請求項５２記載のデバイス。
【請求項５９】
異なる材料はＴａｘＮｂｙＯｚを含んでおり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大であることを特徴とする請求項５２記載のデバイス。
【請求項６０】
異なる材料はＨｆｘＳｉｙＯｚを含んでおり、“ｚ”は０より大であり、“ｘ”と“ｙ”は０から１であり、“ｘ”と“ｙ”の少なくとも一方は０より大であることを特徴とする請求項５２記載のデバイス。
【請求項６１】
異なる材料はＢａｘＳｒｙＴｉｚＯ３を含んでおり、“ｘ”、“ｙ”及び“ｚ”は０から１であり、“ｘ”、“ｙ”及び“ｚ”の少なくとも１つは０より大であることを特徴とする請求項５２記載のデバイス。
【請求項６２】
異なる材料はＺｒＯｘを含んでおり、“ｘ”は１から２であることを特徴とする請求項５２記載のデバイス。
【請求項６３】
少なくとも１つの中間領域または少なくとも１つの跨形状領域は、ゲートの幅部の少なくとも５０％を占め、該ゲートも該幅に沿った方向にて横断的に均一誘電率ｋを有していることを特徴とする請求項５２記載のデバイス。
【請求項６４】
中間領域及び跨形状領域はゲートの幅部に沿って少なくとも２の異なる幅を有していることを特徴とする請求項５２記載のデバイス。
【請求項６５】
メモリ装置を含んでいることを特徴とする請求項５２記載のデバイス。
【請求項６６】
メモリ装置はＤＲＡＭであることを特徴とする請求項６５記載のデバイス。
【請求項６７】
メモリ装置はマイクロプロセッサを含むコンピュータシステムをさらに含んでいることを特徴とする請求項６５記載のデバイス。
【請求項６８】
跨形状領域はそれぞれゲートの幅部の１０％から２５％を占めることを特徴とする請求項５２記載のデバイス。
【請求項６９】
跨形状領域は中央領域よりも高い誘電率ｋを有していることを特徴とする請求項５２記載のデバイス。
【請求項７０】
跨形状領域は中央領域よりも低い誘電率ｋを有していることを特徴とする請求項５２記載のデバイス。
【請求項７１】
跨形状領域はソース/ドレーン領域にまで延びていることを特徴とする請求項５２記載のデバイス。
【請求項７２】
跨形状領域のペアはゲートの幅部に沿って２の異なる幅を含んでいることを特徴とする請求項５２記載のデバイス。
【請求項７３】
跨形状領域は中間領域よりも高い誘電率を有していることを特徴とする請求項５２記載のデバイス。
【請求項７４】
跨形状領域は中間領域よりも低い誘電率を有していることを特徴とする請求項５２記載のデバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
誘電率の増加あるいは減少は、例えばゲート誘電材料の望む領域をドープ処理することで異なる組成材料領域を提供して達成することができる。例えば、酸化ハフニウムゲート誘電体はアルミ元素でドープ処理し、誘電率を純粋酸化ハフニウムの誘電率から減少させることを考えることができる。あるいは、酸化アルミゲート誘電体をハフニウム元素でドープ処理し、酸化アルミニウム単独の場合よりも誘電率を増加させることができる。例えば、ニオビウムでの酸化タンタラムのドーピング処理は、純粋な酸化タンタラムよりも誘電率ｋが増加し、酸化ハフニウムのシリコンドーピングでは純粋酸化ハフニウムよりも誘電率ｋが減少し、チタン化バリウムストロンチウムのジルコニウムドーピングでは純粋チタン化バリウムストロンチウムよりも低い誘電率ｋとなる。もちろん、どのようなドーパントでも誘電率の変更によって等原子価のアクセプタータイプまたはドナータイプドーパントとなり得る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
別の実施例によるゲート型デバイス製法は図１２から図１６で解説する。図１２は例えばバルク半導体基板７２を含んだ基板断片７０を図示する。基板７２は、例えば図５で基板５０の断片に関して解説したもののごときチャンネル領域５４を含む。第１ゲート誘電材料７４は半導体基板７２のチャンネル領域５４にデポジットされている。導電ゲート材料７５は第１ゲート誘電材料７４上に形成され、例示層３６と３８は導電ゲート材料７５を提供する。
【国際調査報告】
2008502148.tif 000026
2008502148.tif 000027
2008502148.tif 000028
2008502148.tif 000029
2008502148.tif 000030