(57)【要約】  電気的識別コードと光学的識別コードとを用いる半導体チップにおいて、両コードの形成を同一工程で行うことができ、かつ両コードが常に一対一に対応する半導体チップを提供する。本発明の半導体チップにおいて、電気的に読み取り可能な識別コードと対応づけられた光学的に読み取り可能な配線パターンを、半導体チップの最上層又は最上層から光学的に識別可能な層に形成して、光学的識別コードとして用いる。また、この光学的に読み取り可能な配線パターンは、電気的に識別コードを記憶する記憶素子の配線の一部であって、該記憶素子の出力を１又は０とする配線形状の組合わせである。
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【特許請求の範囲】
【請求項１】
電気的に読み取り可能な識別コードと対応づけられた光学的に読み取り可能な配線パターンが、光学的識別コードとして形成されていることを特徴とする半導体チップ。
【請求項２】
前記光学的に読み取り可能な配線パターンが、半導体チップの最上層又は最上層から光学的に識別可能な層に形成されていることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記配線パターンは、電気的に識別コードを記憶する記憶素子の配線の一部であって、該記憶素子のバイナリー出力値と対応した配線形状の組合わせから成ることを特徴とする請求項１に記載の半導体チップ。
【請求項４】
ウェーハ上に電気的識別コードを記憶する複数の記憶素子を形成するステップと、
該記憶素子の上に絶縁層を介し配線層を形成するステップと、
該配線層をレジスト膜で被覆するステップと、
電子線描画法又はレーザビーム描画法により、前記各記憶素子の出力が１又は０となるように配線パターンを形成するステップと、
該配線パターンにより前記配線層をエッチング処理するステップと、
前記電気的識別コードと対応づけられた光学的に読み取り可能な配線パターンを形成するステップと、を具備する半導体チップの製造方法。
【請求項５】
前記配線パターンは、最上層から光学的に識別可能な層に形成されていることを特徴とする請求項４に記載の半導体チップの製造方法。
【請求項６】
電気的に読み取り可能な識別コードと対応づけられた記憶素子の光学的に読み取り可能な配線パターンを読み取る光学的読取り装置と、
前記電気的識別コードを読み取る電気的読取り装置と、
前記光学的読取り装置の出力情報と前記電気的読取り装置の出力情報とを用いて半導体チップの管理を行う管理装置とを備えたことを特徴とする半導体チップの管理システム。
【請求項７】
前記光学的に読み取り可能な配線パターンが、半導体チップの最上層又は最上層から光学的に識別可能な層に形成されていることを特徴とする請求項６に記載の半導体チップの管理システム。
【請求項８】
前記配線パターンは、電気的に識別コードを記憶する記憶素子の配線の一部であって、該記憶素子の出力値と対応した配線形状の組合わせから成ることを特徴とする請求項７に記載の半導体チップの管理システム。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを識別コードにより識別する手段に関し、とくに光学的に読み取る識別コードと電気的に読み取る識別コードを併用して識別を行う半導体チップとその製造方法、およびこれを用いた半導体チップの管理システムに関する。
【背景技術】
【０００２】
半導体素子は、ウェーハ、チップの段階や集積回路が形成された段階で、欠陥の有無がテストされ、そのテスト結果の情報が識別コードとして、各チップに表示される。かかる検査情報のコードは、情報量が比較的少ないため、バーコードやマーキングなどの光学的に読み取り可能な識別コードが用いられることが多い。
【０００３】
一方、工程管理や品質の追跡調査等のために、上記の検査情報の他に、ウェーハの製造履歴、ウェーハ上でのチップの位置情報、チップ上に形成される集積回路の製造履歴等を、識別コードとしてチップに表示することも必要になっている。かかる多目的な識別コードは情報量が多いため、バーコード等の光学的識別コードを用いることが難しく、半導体メモリを用いた電気的識別コードが用いられるケースも多い。
【０００４】
この電気的識別コードは、通常は半導体チップの周辺の所定の部位（本体の集積回路の無い部位）に、識別コード専用のメモリ（ＲＯＭ）を複数個設け、そのバイナリー情報の組合わせによって構成される。この電気的識別コードから情報を読み出す方法として、その出力ラインをＩＣチップ本体のプローブテストの出力ラインとリンクさせて、このプローブの出力から読み取るという方法もあるが、通常は、ＩＣチップをパッケージ上でワイヤボンディングしてから、電気的識別コードの読取りを行うという方法がとられる。したがって、ＩＣチップが実装された後でなければ、識別コードの情報を利用することができず、製造工程の管理手段としては、十分ではないという問題がある。
【０００５】
また、近年では、複数のＩＣチップを１パッケージに収容するＳｉＰ（System in Package)が多用されるようになっているが、かかるシステムでは、とくにＩＣチップを選別する工程管理を厳格に行う必要があり、実装前の段階でＩＣチップの種類や欠陥の有無を識別する手段が求められる。かかる目的には、配線を必要とせず、コードの読取りを行うことのできる光学的識別コードが適している。そのため、近年電気的な識別コードと光学的な識別コードを併用して、半導体チップの管理を行うシステムがいくつか提案されている（例えば、特表２００１−５２５９９３号公報、特開２００２−１８４８７２号公報など）。
【特許文献１】特表２００１−５２５９９３号公報
【特許文献２】特開２００２−１８４８７２号公報
【発明の開示】
【０００６】
前述の特表２００１−５２５９９３号公報及び特開２００２−１８４８７２号公報では、光学的手段による識別コードとして、いずれもバーコード又はこれと同様なものが用いられている。しかし、数ｍｍ角のチップ上に形成できるバーコードは、いきおい小型にならざるを得ず、扱いうる情報量が制限されるとともに、ミクロなコードを形成する工程の手間も無視できないものになると予想される。
【０００７】
電気的識別コードと光学的識別コードを併用する場合には、まず、本体の集積回路と電気的識別コード専用回路を形成した後、その表面に光学的識別コードを形成することになるから、その分チップの製造工程数が増して好ましくない。したがって、電気的識別コードと光学的識別コードを一体に、同一工程で形成できるような手段が望まれる。
【０００８】
一般に、光学的に識別しうるパターンであって、極めて微細なものを精度良くかつ確実に形成しうる手段は、集積回路の形成に用いられるリソグラフィーの技術である。したがって、この技術を応用することにより、電気的識別コードと光学的識別コードを同一工程で形成し得る可能性がある。
【０００９】
一方、電気的識別コードと光学的識別コードを併用する場合に、両者が相関の無い情報である場合には、コンピュータメモリに両者を対応させて記録しておく必要がある。識別コードの目的の一つは、半導体チップの経時的な品質変化に対応して、追跡調査を可能にすることにあるが、かかる目的のためには、膨大な数の半導体チップの識別コード情報を長年に亘って蓄積しておく必要があって好ましくない。したがって、両コードが常に一対一に対応しているものであることが望ましい。
【００１０】
そこで本発明は、電気的識別コードと光学的識別コードを併用する半導体チップ又はその管理システムにおいて、光学的識別コードの形成を半導体のパターン形成の技術を用いて、電気的識別コードの形成と同一工程で行うことができ、かつ両コードが常に一対一に対応するような手段を提供することを課題とする。
【００１１】
上記課題を解決するための本発明の半導体チップは、電気的に読み取り可能な識別コードと対応づけられた光学的に読み取り可能な配線パターンを、光学的識別コードとして用いることを特徴とする半導体チップである。
【００１２】
この半導体チップにおいては、上記の光学的に読み取り可能な配線パターンが、半導体チップの最上層又は最上層から光学的に識別可能な層に形成されていることが好ましい。
【００１３】
また、この半導体チップにおいては、上記の配線パターンは、電気的に識別コードを記憶する記憶素子の配線の一部であって、該記憶素子のバイナリー出力値である１又は０とする配線形状の組合わせであることが好ましい。
【００１４】
本発明の半導体チップの製造方法は、ウェーハ上に電気的識別コードを記憶する複数の記憶素子を形成し、該記憶素子の上に絶縁層を介し配線層を形成し、該配線層をレジスト膜で被覆した後、電子線描画法又はレーザビーム描画法により前記各記憶素子のバイナリー出力値である１又は０となるように配線パターンを形成し、該配線パターンにより前記配線層をエッチング処理することにより、前記電気的識別コードと対応づけられた光学的に読み取り可能な配線パターンを形成することを特徴とするものである。
【００１５】
この製造方法において、上記の配線パターンは、最上層から光学的に識別可能な層に形成されていることが好ましい。
【００１６】
また、本発明の半導体チップの管理システムは、電気的に読み取り可能な識別コードと対応づけられた記憶素子の光学的に読み取り可能な配線パターンを読み取る光学的読取り装置と、前記電気的識別コードを読み取る電気的読取り装置と、前記光学的読取り装置の出力情報と前記電気的読取り装置の出力情報とを用いて半導体チップの管理を行うものである。
【００１７】
この管理システムにおいては、前記の光学的に読み取り可能な配線パターンが、半導体チップの最上層又は最上層から光学的に識別可能な層に形成されていることが好ましく、さらに、上記の配線パターンは、電気的に識別コードを記憶する記憶素子の配線の一部であって、該記憶素子のバイナリー出力値を１又は０とする配線形状の組合わせであることが好ましい。
【００１８】
本発明の半導体チップにおいては、電気的に読み出す識別コードと、光学的に読み取る識別コードが全く等価であり、半導体チップをパッケージに組み込む前は主に光学的に識別し、組み込み後は主に電気的に識別するというような使い分けをすることができる。また、両者が常に等価であることが保証されているから、両コードの対応をコンピュータに記録して保存するというような手間を要しない。
【００１９】
また、本発明においては、電気的識別コードと光学的識別コードとを、従来の半導体製造手法を用いて同一の工程で形成することができ、両コードを別々に形成する場合に比して、製造工程の簡略化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
本発明の上記および他の目的ならびに特徴は、一例を示した添付の図面と以下の説明を併せ読むことでより明らかになろう。
【００２１】
以下、実施例の図面を参照して、本発明の好ましい実施形態について説明する。図１Ａ〜図１Ｂは、本発明の識別コード付き半導体チップの説明図で、ウェーハ１から分取される各チップ２の周縁付近の所定位置に、識別コード３が形成されてなるものである。この識別コード３は、電気的に記憶されているコードと光学的に読み取れるコードが一体になって形成されていることを特徴とする。すなわち、図１Ｃに示すように、複数の記憶素子４（図の破線で示す）の組合せで電気的識別コードが形成されており、記憶素子４として、例えば後記の図２Ａ〜図２Ｃに示すようなインバータが用いられる。そして、この記憶素子４の配線パターン５を、外部から光学的に読み取り可能に構成して、これを光学的識別コードとして利用する。この光学的識別コードは、配線パターン５を０又は１のバイナリーな情報として読み取るものであって、電気的識別コードを形成する記憶素子４のバイナリーな出力値と、光学的識別コードのバイナリーな出力値は一対一に対応するように構成されている。
【００２２】
図２Ａ〜図２Ｃは、本発明の実施例で用いた記憶素子の構成を示す図で、図２Ａは平面模式図、図２Ｂは図２ＡのＡ−Ａ´断面（コの字形の断面）の模式図、図２Ｃは等価回路として表示した図である。
【００２３】
本実施例で記憶素子として用いたＣＭＯＳトランジスタは、図２Ｃに示すように、ｐＭＯＳとｎＭＯＳのトランジスタが結合されてなるものである。図２Ｂに見られるように、シリコン基板６のｐ領域内にｎ領域７を形成する。ｎ領域７に一対のｐウエル８を形成して、ｐＭＯＳのソース及びドレインとする。同様に、元の基板のｐ領域に一対のｎウエル９を形成して、ｎＭＯＳのソース及びドレインとする。
【００２４】
ｐウエル８の間及びｎウエル９の間に、絶縁膜１０を介してポリシリコンのゲート１１を形成して、両ゲートに同一の入力を与える。アルミ配線により、ｐウエルのソース側をＶＤＤに、ｎウエルのドレイン側をＶＳＳに接続するとともに、ｐウエルのドレインとｎウエルのソースとの間を接続して、ここから出力を取り出す。このＣＭＯＳトランジスタはインバータであり、入力がｈｉｇｈであれば出力がｌｏｗ、入力がｌｏｗであれば出力がｈｉｇｈとなる。
【００２５】
なお、本発明に用いる記憶素子は上記の例に限定する必要は無く、例えばｎＭＯＳやｐＭＯＳのトランジスタ単体でもよく、またＣＭＯＳの場合の結線方式も上記の例に限る必要はない。
【００２６】
図３Ａおよび図３Ｂは、本実施例における配線パターンを光学的識別コードとして利用する方法の説明図である。図に見られるように、ｐＭＯＳとｎＭＯＳの両ゲートへの入力線１２を、ＶＤＤ線１３側に接続するか（図３Ａ）、ＶＳＳ線１４側に接続するか（図３Ｂ）によって、電気的識別コードとしてｈｉｇｈとｌｏｗのバイナリーな出力を得ることができ、同時にこの配線パターンを光学的に識別して、バイナリーな情報とすることができる。なお、図３Ａおよび図３Ｂに示す論理回路としてバッファセルを用いているが、本発明はこれに限定されるものではなく、例えば、論理回路はインバータであってもよい。
【００２７】
かかる配線パターンは、半導体チップの最上層又は最上層から光学的に識別可能な層に形成することに何ら問題ない。また、少なくとも光学的な拡大手段や画像処理手段を用いれば、図３Ａと図３Ｂの配線の欠落部を確実に区別することにも何ら問題はない。したがって、この欠落部の位置を光学的識別コードとして用いれば、記憶素子のそれぞれにおいて、電気的識別コードの１又は０の出力に対応する光学的識別コードのバイナリーな出力を得ることができる。なお、出力線１５は常に同じ位置にあるので、バイナリー情報とは無関係である。
【００２８】
図４は、本実施例における光学的識別コードと電気的識別コードの対応の説明図である。この例では、４個の記憶素子の情報を１組とし、１６進数で表示し得るようにしている。すなわち、ＶＳＳ線１４側に接続されている場合を、光学的にも電気的にも０とし、ＶＤＤ線１３側に接続されている場合を１とする。このようにすれば、光学的識別コードと電気的識別コードは全く等価となる。
【００２９】
この例では、上下各４個の記憶素子のコードは、ともに（０１０１）で、１６進数表示で「５ｈ」となり、上下を組合せると（０１０１０１０１）で「５５ｈ」となる。これは、一例に過ぎないが、本発明の半導体チップにおいては、光学的識別コードと電気的識別コードが完全に一対一に対応している（等価である）から、両者を対応させてメモリに記録させておく必要がない。また、何らかのエラーで両コードが不一致となり、その結果判定不能になるというような問題が生じる余地がない。
【００３０】
次に本発明の半導体チップの製造方法について説明する。図５Ａ〜図５Ｃは、本実施例における半導体チップの製造工程の一例を示す説明図である。まず、図５Ａに示すように、シリコン基板６にドーピング元素をイオン注入して、ｐウエル８及びｎウエル９を形成するとともに、絶縁膜上にＣＶＤ法などによりポリシリコンのゲート１１を形成する。さらにその上に厚い絶縁膜１０を形成し、各素子と金属配線を接続するため、レジストマスクによるパターニングでコンタクトホール１６を形成する。
【００３１】
次いで、図５Ｂに示すように、真空下の蒸着法により素子表面全体をアルミニウム膜１７で被覆し、さらにその上に電子ビーム用レジスト膜１８を形成し、電子線２４による直接描画法でレジスト膜１８上にチップ毎に割り付けられた識別コードに対応するパターンを描画して、不要部分をエッチング除去する。これにより、図５Ｃに示すような所定の配線パターンを得ることができる。
【００３２】
配線パターンの保護のため、必要に応じてその表面に透明な保護被膜を形成すればよい。なお、上記は配線部の描画に電子ビームを用いる場合について述べたが、レーザービームを用いても全く同様の工程となる。
【００３３】
図６Ａ〜図６Ｄは、半導体チップの製造方法の他の例を示す説明図である。この例においては、図６Ａに示すように、シリコン基板６上のｐウエル８，ｎウエル９、絶縁膜１０、コンタクトホール１６の形成を上記と同様に行う。図６Ｂに示すように、真空下の蒸着法により素子表面全体をアルミニウム膜１７で被覆し、フォトレジストをマスクとして、不要部分をエッチングで除去して所定の配線パターンを形成する。この段階では、ゲート電極１１がＶＤＤ線とＶＳＳ線の双方に接合された配線パターン（図３Ａと図３Ｂが重ね合わされたパターン）にしておく。
【００３４】
次いで、図６Ｃに示すように、電子ビーム用レジスト膜１８を形成し、電子線描画法で、アルミニウム配線の切断部１９を描画する。エッチングにより電子線で描画した部分のアルミニウム配線を切断し、次いでレジスト膜１８を除去すれば、図６Ｄに示すように、所定の配線パターン（図３Ａ又は図３Ｂのパターン）を得ることができる。
【００３５】
上記の工程のうち、図６Ｄまでの工程、すなわちソース・ドレイン・ゲートの形成、層間絶縁膜とコンタクトホールの形成、一定のパターンのアルミ配線の形成は、本体の集積回路の製造に用いられる方法と同じであり、通常はこれと同時に製造することができる。したがって、この識別コードに固有の工程は、電子ビーム用レジスト膜を形成し、電子線描画法で切断部を描画してエッチングで描画部の配線を除去する工程のみとなり、識別コード形成の工程を削減することができる。
【００３６】
極めて微細なパターンを光学的な識別コードとして利用する場合には、パターンの形成に半導体のリソグラフィー技術を応用せざるを得ず、通常は相当な工程増になることが避けられないが、本発明の方法によれば大幅な工程の削減が可能である。
【００３７】
図７Ａおよび図７Ｂは、本発明の半導体チップにおける識別コードの配置の他の例を示す図で、図７Ａは平面模式図、図７Ｂは断面の一部を模式的に示す斜視図である。この例においては、光学的識別コードを構成する配線パターン５と電気的識別コードを構成する記憶素子４は、上下同一位置に配置されていない。図７Ａに見られるように、記憶素子４は半導体チップ２の周辺に配置され、配線パターン５はチップの中央付近に配置されて、両者の間が配線されている。
【００３８】
また、図７Ｂに示すように、配線パターン５は半導体チップ２の最上層２０の表面に形成されているが、記憶素子４はチップの最下層２２に形成され、両者の間は長い配線２３で連結されている。このように構成することにより、中間層２１は他の目的（例えば集積回路本体やその配線）に自由に使うことができる。また、最上層（保護層又は絶縁層）の上面は、通常は他の配線等がなく自由に使えるので、配線パターン５や配線２３を設けるのに何ら支障はない。
【００３９】
図８Ａおよび図８Ｂは半導体チップに記憶されている電気的識別コードを読み出す論理回路の一実施例を示したものである。図８Ａは、電気的識別コードをシリアル信号として読み出す論理回路の一例である。
【００４０】
図８Ａに示すパラレル−シリアル回路は、シフトレジスタ、例えばフリップフロップで構成される回路である。半導体チップに記録されている電気的識別コードである８ビットのパラレル信号は、パラレル−シリアル変換回路（シフトレジスタ）に取り込まれる。パラレル−シリアル変換回路（シフトレジスタ）は、制御信号とセキュリティ用の内部レジスタ信号がイネーブル（読み出し許可）になった場合に、クロック信号によってパラレル−シリアル変換回路（シフトレジスタ）を構成するフリップフロップを駆動し、１ビットずつパラレル信号をシリアル信号として出力する。
【００４１】
図８Ｂは、電気的識別コードをパラレル信号として読み出す論理回路の一例を示したものである。パラレル信号としてセレクタに入力する電気的識別コードを、パラレルの出力信号として読み出すには、８ビットの信号が必要であるが、かかる信号として、チップで使用する信号をそのまま用いた。電気的識別コードの読出しは、セレクタ信号により読み出すか否かが選択される。セレクタ信号が読出しの場合であって、セキュリティ用内部レジスタがイネーブルの場合のみ、半導体チップに記録されている電気的識別コードがパラレル信号として読み出される。
【００４２】
本発明は上記形態に限定されるものではない。本発明の範囲を逸脱することなく様々な変形形態および修正形態が可能である。
【００４３】
本願は、２００４年１２月１３日出願の特願２００４−３６０１８１に基づき、その内容は参照により本書に組み込む。
【図面の簡単な説明】
【００４４】
【図１Ａ】本発明の識別コード付き半導体チップの説明図である。
【図１Ｂ】本発明の識別コード付き半導体チップの説明図である。
【図１Ｃ】本発明の識別コード付き半導体チップの説明図である。
【図２Ａ】本発明の実施例で用いた記憶素子の構成を示す図である。
【図２Ｂ】本発明の実施例で用いた記憶素子の構成を示す図である。
【図２Ｃ】本発明の実施例で用いた記憶素子の構成を示す図である。
【図３Ａ】本実施例における配線パターンを光学的識別コードとして利用する方法の説明図である。
【図３Ｂ】本実施例における配線パターンを光学的識別コードとして利用する方法の説明図である。
【図４】本実施例における光学的識別コードと電気的識別コードの対応の説明図である。
【図５Ａ】本発明の半導体チップの製造方法の一例を示す図である。
【図５Ｂ】本発明の半導体チップの製造方法の一例を示す図である。
【図５Ｃ】本発明の半導体チップの製造方法の一例を示す図である。
【図６Ａ】本発明の半導体チップの製造方法の他の例を示す図である。
【図６Ｂ】本発明の半導体チップの製造方法の他の例を示す図である。
【図６Ｃ】本発明の半導体チップの製造方法の他の例を示す図である。
【図６Ｄ】本発明の半導体チップの製造方法の他の例を示す図である。
【図７Ａ】本発明の半導体チップにおける識別コードの配置の他の例を示す図である。
【図７Ｂ】本発明の半導体チップにおける識別コードの配置の他の例を示す図である。
【図８Ａ】半導体チップに記憶されている電気的識別コードを読み出す論理回路の一実施例を示す図である。
【図８Ｂ】半導体チップに記憶されている電気的識別コードを読み出す論理回路の一実施例を示す図である。
【図１Ａ】
2008523607.tif 000003
【図１Ｂ】
2008523607.tif 000004
【図１Ｃ】
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【図２Ａ】
2008523607.tif 000006
【図２Ｂ】
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【図２Ｃ】
2008523607.tif 000008
【図３Ａ】
2008523607.tif 000009
【図３Ｂ】
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【図４】
2008523607.tif 000011
【図５Ａ】
2008523607.tif 000012
【図５Ｂ】
2008523607.tif 000013
【図５Ｃ】
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【図６Ａ】
2008523607.tif 000015
【図６Ｂ】
2008523607.tif 000016
【図６Ｃ】
2008523607.tif 000017
【図６Ｄ】
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【図７Ａ】
2008523607.tif 000019
【図７Ｂ】
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【図８Ａ】
2008523607.tif 000021
【図８Ｂ】
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【国際調査報告】
2008523607.tif 000023