(57)【要約】  半導体本体（１０）を含む半導体デバイスであって、前記半導体本体は、第１の導電型のソース領域及びドレイン領域（１３，１４，１４ａ）と、前記ソース領域と前記ドレイン領域とを分離する第２の反対の導電型のチャネル収容領域（１５）とを備える。前記ドレイン領域は、ドレイン接点領域（１４ａ）と、前記ドレイン接点領域から前記チャネル収容領域（１５）へと延在するドレインドリフト領域（１４）とを備え、前記ドレインドリフト領域は、前記ドレイン接点領域とのその界面（１９）から前記チャネル収容領域とのその界面（２１）に向かってほぼ指数関数的に減少するドーピング分布を有している。この構成は、均一又は線形的なドレインドーピング分布を有するデバイスに対して、より低いスイッチング損失を提供する。
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【特許請求の範囲】
【請求項１】
半導体本体を含む半導体デバイスであって、前記半導体本体は、第１の導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域とを分離する第２の反対の導電型のチャネル収容領域とを備え、前記デバイスはゲートを更に備え、前記ゲートは、前記ソース、前記ドレイン及び前記チャネル収容領域のそれぞれの部分に隣接して延在するとともに、それらの領域からゲート絶縁層を介して分離され、前記ドレイン領域は、ドレイン接点領域と、前記ドレイン接点領域から前記チャネル収容領域へと延在するドレインドリフト領域とを備え、前記ドレインドリフト領域は、前記ドレイン接点領域とのその界面から前記チャネル収容領域とのその界面に向かってほぼ指数関数的に減少するドーピング分布を有していることを特徴とする半導体デバイス。
【請求項２】
前記チャネル収容領域からの距離Ｘにおける前記ドレインドリフト領域のドーピングは、Ａ及びＢを定数とすると、ＡＢＸにほぼ等しいことを特徴とする請求項１に記載のデバイス。
【請求項３】
前記ドレイン接点領域及び前記ドレインドリフト領域には、リン原子がドープされることを特徴とする請求項１又は２に記載のデバイス。
【請求項４】
前記ゲートと前記ドレインドリフト領域との間の前記ゲート絶縁層の部分は、前記ゲートと前記チャネル収容領域との間の部分よりも厚いことを特徴とする請求項１乃至３のいずれか一項に記載のデバイス。
【請求項５】
前記ドレインドリフト領域に隣接して延在し且つ前記ドレインドリフト領域から絶縁層によって分離されるフィールドシェーピング手段を含むことを特徴とする請求項１乃至４のいずれか一項に記載のデバイス。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体デバイスを製造する方法であって、デバイスの処理の熱量により、ドーパントが前記ドレイン接点領域から前記ドレインドリフト領域中へと拡散し、それにより、前記ドレインドリフト領域における前記ドーピング分布が形成されることを特徴とする方法。
【請求項７】
前記外方拡散の前に、前記ドレインドリフト領域は、前記ドレイン接点領域のドーピングレベルに対して低いレベルで略均一にドープされることを特徴とする請求項６に記載の方法。
【請求項８】
前記外方拡散の前に、前記ドレイン接点領域は、約４．８×１０１９ａｔｏｍｓ／ｃｍ３又は４．８×１０１９ａｔｏｍｓ／ｃｍ３よりも大きい濃度でリン原子を含んでいることを特徴とする請求項６又は７に記載の方法。
【請求項９】
請求項１乃至５のいずれか一項に記載の半導体デバイスを製造する方法であって、高濃度にドープされたドレイン接点領域を備える半導体本体を設けるステップと、前記ドレイン接点領域とのその界面からその上端面に向かってほぼ指数関数的に減少するドーピング分布を有する層をエピタキシャル成長により前記半導体本体上に形成するステップと、を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ半導体デバイスに関し、特に、縦型構造を有するそのようなデバイスに関する。また、本発明は、そのようなデバイスの製造に関する。
【背景技術】
【０００２】
そのようなデバイスは、チャネル収容領域によって分離されるソース領域及びドレイン領域を有することで知られている。一般に、ドレイン領域は、比較的低い濃度でドープされたドレインドリフト領域によって被覆されるドレイン接点領域を備えており、ドレインドリフト領域は均一にドープされる。
【０００３】
パワートランジスタデバイスに低いオン状態抵抗及び高電圧阻止能力を与えるために、米国特許第ＵＳ−Ａ−５６３７８９８号（特許文献１）は、ドレイン接点領域からチャネル収容領域へ向かう方向において減少する直線的な勾配を持ったドーピング濃度分布を有するデバイスを開示している。
【特許文献１】米国特許第ＵＳ−Ａ−５６３７８９８号公報
【発明の開示】
【発明が解決しようとする課題、及び、課題を解決するための手段】
【０００４】
本発明は、半導体本体を含む半導体デバイスであって、上記半導体本体は、第１の導電型のソース領域及びドレイン領域と、上記ソース領域と上記ドレイン領域とを分離する第２の反対の導電型のチャネル収容領域とを備え、上記デバイスはゲートを更に備え、上記ゲートは、上記ソース、上記ドレイン及び上記チャネル収容領域のそれぞれの部分に隣接して延在するとともに、それらの領域からゲート絶縁層を介して分離され、上記ドレイン領域は、ドレイン接点領域と、上記ドレイン接点領域から上記チャネル収容領域へと延在するドレインドリフト領域とを備え、上記ドレインドリフト領域は、上記ドレイン接点領域とのその界面から上記チャネル収容領域とのその界面に向かってほぼ指数関数的に減少するドーピング分布を有している、半導体デバイスを提供する。
【０００５】
そのような構造において、チャネル収容領域との界面に近いドレインドリフト領域の部位におけるドーパントの量は、ドレインドリフト領域に同じ総量のドーパントを有する均一な又は直線的なドーピング分布を有するデバイスのそれよりも少ない。これにより、デバイスのゲート−ドレインキャパシタンスに対する空乏領域の寄与度が大きく減少するため、スイッチング損失の低いデバイスが得られる。
【０００６】
また、トレンチ−ゲートデバイスにおいて、トレンチの隅の近傍でドーピングレベルが減少すると、トレンチの隅に形成される電界が減少する。これにより、ゲート絶縁層が、ドリフト領域／チャネル収容領域界面の空乏領域における高い電界により形成される励起電子にほとんど晒されないため、デバイスの寿命が延びる。
【０００７】
好適には、上記チャネル収容領域からの距離Ｘにおける上記ドレインドリフト領域のドーピングは、Ａ及びＢを定数とすると、ＡＢＸにほぼ等しい。
【０００８】
好適な実施の形態においては、上記ゲートと上記ドレインドリフト領域との間の上記ゲート絶縁層の部分は、上記ゲートと上記チャネル収容領域との間の部分よりも厚い。
【０００９】
上記デバイスは、例えば、上記ドレインドリフト領域に隣接して延在し且つ上記ドレインドリフト領域から絶縁層によって分離される、フィールドプレート電極のような、フィールドシェーピング手段を含むものとするとよい。この電極は、ゲートに接続されてもよく、また、好ましくはゲートと一体的に形成されてもよい。そのようなフィールドシェーピング手段は、ドリフト領域の指数関数的なドーピング分布により高められ得るＲＥＳＵＲＦ効果を与えるために設けられてもよい。
【００１０】
本発明は、さらに、本発明に係るデバイスを製造する方法であって、デバイスの処理の熱量により、ドーパントが上記ドレイン接点領域から上記ドレインドリフト領域中へと拡散し、それにより、上記ドレインドリフト領域における実質的に指数関数的な上記ドーピング分布が形成される、方法を提供する。この方法においては、比較的高い拡散係数を有するドーパントがドレイン接点領域にドープされ、それにより、ドーパントは、処理中に拡散して、ドリフト領域に亘って所望の分布を形成する。
【００１１】
リンは、この方法で使用するのに適したドーパントの好ましい例である。上記外方拡散の前に、ドレイン接点領域は、約４．８×１０１９ａｔｏｍｓ／ｃｍ３又は４．８×１０１９ａｔｏｍｓ／ｃｍ３よりも大きい濃度でリン原子を備えていることが好ましい。これにより、完成デバイスにおいては、ドレイン接点領域の抵抗が低くなり、デバイスの比オン抵抗に対するその寄与度が著しく減少する。
【００１２】
上記ドレイン接点領域からの上記外方拡散の前に、上記ドレインドリフト領域は、上記ドレイン接点領域のドーピングレベルに対して低いレベルで均一にドープされる。あるいは、ドリフト領域は、ドレイン接点領域からの外方拡散により生じるドーパントの分布を補完する態様で不均一にドープされてもよく、その場合、完成デバイスは、所望の指数関数的なドリフトドーピング分布を有する。
【００１３】
また、本発明は、本発明のデバイスを製造する方法であって、高濃度にドープされたドレイン接点領域を備える半導体本体を設けるステップと、上記ドレイン接点領域とのその界面からその上端面に向かってほぼ指数関数的に減少するドーピング分布を有する層をエピタキシャル成長により上記半導体本体上に形成するステップと、を含む方法も提供する。エピタキシャル成長中、堆積される材料中のドーピング濃度は、所望の分布を与えるために厳密に制御されるものとするとよい。
【００１４】
ここで、添付の概略図を参照しながら一例として従来の技術のデバイス及び本発明の実施の形態について説明する。
【００１５】
尚、図面は概略的であり一定の倍率で描かれていない。明確化のため、また、描画の便宜上、これらの図面の各部の相対的な寸法及び比率は、サイズが誇張され又は縮小されて示されている。一般に、変形された異なる実施の形態における対応する又は類似する特徴を示すために、同じ参照符号が使用されている。
【発明を実施するための最良の形態】
【００１６】
図１は、トレンチゲート１１を有するパワー半導体電界効果トランジスタデバイスの典型的な実施の形態を示している。このデバイスのトランジスタセル領域では、第１の導電型（この例ではｎ型）のソース領域１３とそれぞれのドレイン領域１４，１４ａとが、反対の第２の導電型（即ち、この例ではｐ型）のチャネル収容本体領域１５により分離されている。
【００１７】
ドレイン領域は、ドレイン接点領域１４ａに隣接する低濃度にドープされたドリフト領域１４を備えている。
【００１８】
ゲート１１は、ソース領域及びチャネル収容領域１３，１５を貫通してその下側部分のドリフト領域１４へと延在するトレンチ２０内に存在している。ゲートは、絶縁層１７によって半導体本体から絶縁されている。二酸化シリコンからなるキャッピング層１８が、ゲート１１上に亘って設けられている。
【００１９】
ソース領域１３には、半導体本体１０の上端主面１０ａにおいて、ソース電極２３が接触している。ドレイン接点領域１４ａには、デバイス本体の下端主面１０ｂにおいて、ドレイン電極２４が接触している。
【００２０】
デバイスのオン状態でのゲート１１への電圧信号の印加は、領域１５内に導電チャネル１２を生じさせ且つソース領域１３とドレイン領域１４，１４ａとの間でこの導電チャネル１２を流れる電流を制御する既知の方法により行われる。
【００２１】
図面には、セルレイアウトの幾何学的構成の平面図が示されていない。これは、ここで説明する構造及び方法が全く異なる既知のセル構成において使用されてもよいからである。従って、例えば、セルが正方形の幾何学的形状を有していてもよく、又は、セルが最密六角形状若しくは細長いストリップ形状を有していてもよい。いずれの場合にも、トレンチ２０（そのゲート１１を伴う）は、各セルの境界の周囲に延在している。図１は、数個のセルだけを示しているが、一般に、デバイスは、多くの数百個のこれらの並列セルを電極２３，２４間に備えている。デバイスの活性セル領域は、様々な既知の周辺終端（ｐｅｒｉｐｈｅｒａｌ  ｔｅｒｍｉｎａｔｉｏｎ）構成（図示せず）によって本体１０の外周の周りに境界付けられてもよい。そのような構成は、通常、トランジスタセル製造ステップの前に、本体表面１０ａの外周領域での厚いフィールド酸化膜層の形成を含んでいる。また、様々な既知の回路（例えばゲート制御回路）が、活性セル領域と周辺終端構成との間の本体１０の領域でデバイスと一体化されていてもよい。一般に、それらの回路素子は、この回路領域で、トランジスタセルにおいて使用されるものと同じマスキングステップ及びドーピングステップの一部を使用して、それら自体のレイアウトを伴って製造され得る。
【００２２】
ドリフト領域１４のドーピング濃度は、ドレイン接点領域１４ａとのその界面１９からチャネル収容領域１５とのその界面２１に向けてほぼ指数関数的に減少する。
【００２３】
図２ａに示される実施の形態は、ゲートとドレインドリフト領域１４との間でトレンチ２０の底部を横切るゲート絶縁層１７の部分１７ａが、ゲートとチャネル収容領域１５との間でトレンチの側壁に亘って延在するゲート絶縁層の残余の部分よりも厚いという点において、図１のそれとは異なっている。
【００２４】
図２ｂは、トレンチがドレイン接点領域１４ａに向かってドリフト領域１４をほとんどの厚さに亘って横切って延在している、更なるトレンチ−ゲートの実施の形態を示している。ゲート電極は、この更に深いトレンチ内に延在してフィールドプレート３７を形成している。ゲート絶縁層１７は、ゲート電極とチャネル収容領域との間におけるよりもこのフィールドプレート延在部の周囲において厚さが大きい。
【００２５】
フィールドプレートは、それ自体技術的に知られており、ＲＥＳＵＲＦ効果を形成する役目を果たす。この効果は、本発明においては、ドレインドリフト領域１４における指数関数的なドーピング分布の存在によって高められる。
【００２６】
既知の縦型ＤＭＯＳデバイス構造が図３に示されている。このデバイス構造は、半導体本体１０の上端主面１０ａの上側に設けられた平面ゲート３１を備えている。ゲートは、絶縁層３３によって取り囲まれている。本発明において、ドレインドリフト領域１４のドーピング分布は、ドレイン接点領域１４ａとのその界面１９からｐ型領域３５のチャネル収容部分１５とのその界面２１に向けてほぼ指数関数的に減少する。
【００２７】
図４に示されるグラフは三つの異なるドーピング分布を示している。ドーピング濃度は、ｙ軸上に対数スケールをとり、ｘ軸上に（均等目盛に沿う）シリコン半導体本体の上端主面からシリコン半導体本体中への深さをとってプロットされている。
【００２８】
三角形のデータポイントによりマーキングされたプロット４３は、既知の均一に傾斜したドレインドリフト領域を有するデバイスのプロットを表しており、円形のデータポイントによりプロットされた分布４５は、既知の線形に傾斜するタイプの分布を表しており、また、正方形のデータポイントを使用してプロットされた分布４１は、本発明の実施の一形態に係る指数関数的に傾斜したドリフトドーピング分布を表している。ｙ軸の対数スケールによって、指数関数的な分布４１が、約１．２ミクロンの深さから約３．５ミクロンの深さまでの間のドレインドリフト領域の部分に亘って直線により表されるのが分かる。図示の例では、半導体本体の上端主面から半導体本体中へと、ソース領域が上端主面上から約０．３ミクロンの深さまで延在し、チャネル収容領域がソース領域から約１ミクロンの深さまで延在するとともに、ドレインドリフト領域が１ミクロンから約３．７ミクロンまで延在し、ドレイン接点領域が３．７ミクロンから４．５ミクロンまで延在している。
【００２９】
ドレインドリフト領域ドーピング分布が、図４に直線で表される指数関数的な分布から、半導体本体の隣接部との移行領域が存在する領域のそれぞれの端部へ向かって逸れているのが分かる。それにもかかわらず、分布は、基本的に、ドレインドリフト領域のほぼ全体の深さに亘ってバルクを指数関数的に横切っている。
【００３０】
図５は、本発明を具現化するトレンチＦＥＴにおける深さに伴うドーピングレベルの変化を概略的に表している。深さｄは、半導体本体の上端主面から半導体本体中へのゲートトレンチの深さを表している。既知の均一なドレインドリフト領域ドーピング分布がライン５１によって表されている。ドーピング濃度が対数の縦のスケールで示されており、指数関数的なドーピング分布が斜めの直線５３で表されている。分布５３は、チャネル収容ｐ本体領域との界面における最小ドーピング濃度Ｎ０から、ドレイン接点領域との界面における最大値Ｎｓまで延在している。
【００３１】
Ｎ０，Ｎｓにおける好ましい値は、デバイスパラメータの数によって決まる。特に、ドーピングレベルは、チャネル収容領域のドーピング濃度及び分布に依存している。図５に示される分布５３の勾配が高いと、改善された結果がもたらされることが分かった。
【００３２】
図５に示される実施の形態において、チャネル収容領域は均一なドーピング分布を有する。試験的に、１．８×１０１７ａｔｏｍｓ／ｃｍ３のチャネル収容領域ドーピング濃度を有するそのような構造を用いると、Ｎ０における好ましい値は０．９５乃至１．２×１０１６ａｔｏｍｓ／ｃｍ３の範囲となる。Ｎｓは、この例では、２０×１０１６ａｔｏｍｓ／ｃｍ３よりも大きいことが好ましい。ドリフト領域の厚さは３．８乃至４．６ミクロンの範囲であった。
【００３３】
２５乃至３０ボルトの範囲の絶縁破壊電圧を有するように形成されたデバイスの場合には、Ｎ０を１乃至１．５×１０１６ａｔｏｍｓ／ｃｍ３の範囲になるようにして、Ｎｓを２０×１０１６ａｔｏｍｓ／ｃｍ３よりも大きくすることが好ましい。４０ボルト以上の絶縁破壊電圧を有するデバイスの場合には、Ｎ０を約０．５×１０１６ａｔｏｍｓ／ｃｍ３とし、Ｎｓを２０×１０１６ａｔｏｍｓ／ｃｍ３よりも大きくすることが好ましい。
【００３４】
ここで、図６及び図７を参照しながら、本発明に係るデバイスを製造する方法の実施の形態について説明する。
【００３５】
それぞれの実施の形態では、図６に示されるようなドレイン接点領域１４ａを形成する基板が設けられる。その後、図７に示されるように、基板１４ａ上に半導体層６１がエピタキシャルに堆積される。層６１の上面がデバイスの上端主面１０ａを規定し、一方、基板１４ａの下面が下端主面１０ｂを規定する。以下では、略指数関数的なドーピング分布を有するドレインドリフト領域を層６１内に形成することについて更に説明する。図１乃至図３に示される完成デバイス内の機能等の他の機能が、技術的に良く知られた処理技術を使用して、図７に示される構造中又は構造上に形成され得ることは認識されるべきである。
【００３６】
一つの実施の形態において、基板１４ａには、４．８×１０１９ａｔｏｍｓ／ｃｍ３の濃度でリン原子がドープされる。濃度は、最大で７．５×１０１９ａｔｏｍｓ／ｃｍ３又はそれ以上であってもよい。基板上に堆積された層６１には、リンの拡散係数よりも低い拡散係数を有する他のｎ型ドーパンド、例えばヒ素が、比較的非常に低いレベルの約１×１０１５ａｔｏｍｓ／ｃｍ３で均一にドープされる。デバイスを形成するためのその後の処理中に、層１４ａ，６１が加熱される。この処理の熱量により、リン原子がドレイン接点領域１４ａから層６１中へ拡散し、それにより、層１４ａとの界面から減少する指数関数的なドーピング分布が層６１中に形成される。
【００３７】
他の実施の形態では、層６１が均一にドープされない。その代わり、ドーピング分布を生じさせるように指数関数的な層成長プロセスが制御され、それにより、処理中の層１４ａからの外方拡散と組み合わせて、そのドレインドリフト領域に所望の略指数関数的な分布を有する完成デバイスが得られる。
【００３８】
更なる実施の形態において、基板１４ａには、処理中に生じる基板からの外方拡散がごくわずかとなるように、比較的低い拡散係数（リンと比較して）をもって例えばヒ素等のドーパントがドープされる。その後、層６１が基板上にエピタキシャルに堆積され、層６１のドーピングは、完成デバイスのドレインドリフト領域内に所望の略指数関数的なドーピング分布を形成するように堆積プロセス中に制御される。
【００３９】
図１乃至図３に関して前述した特定の実施例は、ｎチャネルデバイスであり、領域１３，１４，１４ａがｎ型導電性を有し、領域１５がｐ型であり、電子反転チャネル１２がゲート１１によって領域１５内に引き起こされる。反対の導電型ドーパントを使用することにより、本発明に係る方法によりｐチャネルデバイスを製造することができる。この場合、領域１３，１４，１４ａはｐ型導電性を有し、領域１５はｐ型を有し、反転チャネル１２全体がゲート１１によって領域１５内に引き起こされる。
【００４０】
図１乃至図３に関しては、本体１０の背面１０ｂで領域１４ａと接触する第２の主電極２４を有する縦型個別素子が示されてきた。しかしながら、本発明においては集積デバイスも可能である。この場合、領域１４ａは、デバイス基板とエピタキシャル低濃度ドープドレインドリフト領域１４との間のドープ埋込層であるものとするとよい。この埋込層領域１４ａは、表面１０ａから埋込層の深さまで延在するドープされた周囲の接点領域を介して、前側主面１０ａにおいて電極２４により接触されてもよい。
【００４１】
本開示内容を読むことにより、当業者には他の変形及び変更が明らかである。そのような変形及び変更は、既に技術的に知られ且つここで既に説明した特徴の代わりに又は当該特徴に加えて使用されてもよい等価物及び他の特徴を含んでいてもよい。
【００４２】
この出願において、請求項は、特徴の特定の組み合わせへと体系化されているが、本発明の開示の範囲が、任意の新規な特徴又は明示的に若しくは暗示的にここに開示された特徴の任意の新規な組み合わせ又はそれらの任意の一般的概念をも、それが任意の請求項に現在記載された発明と同じ発明に関連しているか否かにかかわらず、また、それが本発明が解決しようとする技術的課題と同じ課題のうちのいずれか又は総てを軽減するか否かにかかわらず、含んでいることは理解されるべきである。
【００４３】
別々の実施の形態との関連で記載される特徴は、一つの実施の形態に組み合わせて与えられてもよい。逆に、簡単のために一つの実施の形態との関連で説明された様々な特徴が別個に与えられ又は任意の適当なサブコンビネーションで与えられてもよい。これにより、出願人は、本出願の係属中又は本出願から派生する任意の更なる出願の係属中に新たな請求項がそのような特徴及び／又はそのような特徴の組み合わせへと体系化されてもよいことを告知する。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施の形態に係るトレンチ−ゲート半導体デバイスのトランジスタセル領域の断面図を示している。
【図２ａ】本発明の第２の実施の形態に係るトレンチ−ゲート半導体デバイスのトランジスタセル領域の断面図を示している。
【図２ｂ】本発明の第３の実施の形態に係るトレンチ−ゲート半導体デバイスのトランジスタセル領域の断面図を示している。
【図３】本発明の第３の実施の形態に係る平面ゲート半導体デバイスのトランジスタセル領域の断面図を示している。
【図４】従来の技術の半導体デバイス及び本発明の実施の一形態に係る半導体デバイスにおけるドーピング濃度と半導体本体中への深さとの間の関係のプロットを示している。
【図５】従来の技術のトレンチ−ゲート半導体デバイス及び本発明の実施の一形態に係るトレンチ−ゲート半導体デバイスの半導体本体における様々な深さでのドーピングレベルを表す棒グラフを示している。
【図６】本発明の実施の形態に係るデバイスの製造における一つの段階での半導体本体の断面図である。
【図７】本発明の実施の形態に係るデバイスの製造における図６の段階に続く段階での半導体本体の断面図である。
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
2008511133.tif 000011
2008511133.tif 000012