(57)【要約】  複数のブリッジトランスデューサが、デュアル構成で提供される。各トランスデューサの一方の出力端子が、増幅器の差動入力に結合される。これらのトランスデューサの各他方の出力がそれぞれ一緒に結合され、デュアル能動負荷用のバイアスを制御するために使用される。トランスデューサは、バイポーラ技術と共に、ブリッジとしてホール効果、磁気抵抗またはピエゾ抵抗感知素子を使用して、モノリシックシリコン集積回路内で実施することができる。単一のホール効果トランスデューサを、差動増幅器の入力に結合することができ、センタータップ端子を使用して、デュアル能動負荷用のバイアスを制御することができる。
2008507923.tif 000002
【特許請求の範囲】
【請求項１】
２つの出力と２つのバイアス端子とを有する第１のブリッジトランスデューサと、
２つの出力と２つのバイアス端子とを有する第２のブリッジトランスデューサと、
前記第１のブリッジトランスデューサの一方の出力に結合された第１の入力と、前記第２のブリッジトランスデューサの一方の出力に結合された第２の入力を有する、差動増幅器とを備え、
前記第１および第２のブリッジトランスデューサの各他方の出力がそれぞれ互いに結合されている、回路。
【請求項２】
前記差動増幅器に結合された能動負荷を更に備える、請求項１に記載の回路。
【請求項３】
前記能動負荷に結合された能動負荷基準を更に備える、請求項２に記載の回路。
【請求項４】
前記第１および第２のブリッジトランスデューサのそれぞれの、一方の出力に結合されたベースと、前記能動負荷基準に結合されたコレクタとを有する第１のトランジスタを更に備える、請求項３に記載の回路。
【請求項５】
前記差動増幅器は、コレクタを有する１対のトランジスタを備え、前記第１のトランジスタは、前記差動増幅器内のコレクタ電流の和に等しい電流を前記能動負荷基準に供給する、請求項４に記載の回路。
【請求項６】
２つの出力と２つのバイアス端子とを有する、第１のブリッジトランスデューサと、
２つの出力と２つのバイアス端子とを有する、第２のブリッジトランスデューサと、
前記第１のブリッジトランスデューサの一方の出力に結合された第１の入力と、前記第２のブリッジトランスデューサの一方の出力に結合された第２の入力を有する差動増幅器とを備え、
前記第１および第２のブリッジトランスデューサの各他方の出力がそれぞれ互いに結合され、負荷トランジスタが、前記差動増幅器に結合される、回路。
【請求項７】
前記負荷トランジスタに結合された能動負荷基準を更に備える、請求項６に記載の回路。
【請求項８】
前記第１および第２のブリッジトランスデューサのそれぞれの、一方の出力に結合されたベースと、前記能動負荷基準に結合されたコレクタとを有する第１のトランジスタを更に備える、請求項７に記載の回路。
【請求項９】
前記差動増幅器が、コレクタを有する１対のトランジスタを備え、前記第１のトランジスタは、前記差動増幅器内のコレクタ電流の和に等しい電流を前記能動負荷基準に供給する、請求項８に記載の回路。
【請求項１０】
複数の出力を有する第１のブリッジトランスデューサと、
複数の出力を有する第２のブリッジトランスデューサと、
前記第１のブリッジトランスデューサの１つの出力に結合された第１の入力と、前記第２のブリッジトランスデューサの１つの出力に結合された第２の入力を有する差動増幅器と、
前記差動増幅器に結合された能動負荷とを備え、
前記第１および第２のブリッジトランスデューサの残りの出力は、前記能動負荷用のバイアス制御をもたらす、回路。
【請求項１１】
前記能動負荷として、カスコード電流ミラーを更に備える、請求項１０に記載の回路。
【請求項１２】
２つの出力と２つのバイアス端子とを有するホール効果トランスデューサと、
前記ホール効果トランスデューサの第１の出力に結合された第１の入力と、前記ホール効果トランスデューサの第２の出力に結合された第２の入力とを有する差動増幅器と、
前記差動増幅器に結合された能動負荷と、
前記ホール効果トランスデューサのほぼ中央に結合されて、前記能動負荷にバイアスを供給するセンタータップと、
を備える回路。
【請求項１３】
前記能動負荷に結合された能動負荷基準を更に備える、請求項１２に記載の回路。
【請求項１４】
前記差動増幅器の各トランジスタのエミッタ面積の２倍のエミッタ面積と、前記センタータップに結合されたベースと、前記能動負荷基準に結合されたコレクタと、電流シンクに結合されたエミッタとを有するトランジスタを更に備える、請求項１３に記載の回路。
【請求項１５】
２つの出力と２つのバイアス端子とを有するホール効果トランスデューサと、
前記ホール効果トランスデューサの第１の出力に結合されたベースを有する第１のトランジスタと、前記ホール効果トランスデューサの第２の出力に結合されたベースを有する第２のトランジスタと、を備える差動増幅器と、
前記差動増幅器の前記第１および第２のトランジスタに結合された１対の能動負荷トランジスタと、
前記能動負荷に結合された能動負荷基準トランジスタと、
前記ホール効果トランスデューサのほぼ中央に結合されて、前記能動負荷基準にバイアスを供給するセンタータップと、
を備える回路。
【請求項１６】
前記差動増幅器の各トランジスタのエミッタ面積の２倍のエミッタ面積と、前記センタータップに結合されたベースと、前記能動負荷基準に結合されたコレクタと、電流シンクに結合されたエミッタとを有するトランジスタを更に備える、請求項１５に記載の回路。
【請求項１７】
２つの出力を有する第１のブリッジトランスデューサと、
２つの出力を有する第２のブリッジトランスデューサと、
前記第１のブリッジトランスデューサの一方の出力に結合された第１の入力と、前記第２のブリッジトランスデューサの一方の出力に結合された第２の入力を有する差動増幅器とを備え、
前記第１および第２のブリッジトランスデューサの各他方の出力がそれぞれ互いに結合される、回路。
【請求項１８】
前記差動増幅器に結合された能動負荷を更に備える、請求項１７に記載の回路。
【請求項１９】
前記能動負荷に結合された能動負荷基準トランジスタを更に備える、請求項１８に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器に関し、詳細には、デュアルブリッジトランスデューサ用の差動増幅器に関する。
【背景技術】
【０００２】
通電導体が磁界中に配置されると、ホール効果が発生する。磁界と電流の流れのクロス乗積に応じて、電圧が発生される。ホール効果で動作するセンサは、ホイートストンブリッジと同様にモデル化することができる。ブリッジの両端が、差動増幅器に結合されて、出力がもたらされる。個々のブリッジに共通するオフセット誤差を相殺するために、並列構成で電気的に接続され、コモンセントロイド方式で物理的に配向された複数のこうしたトランスデューサを使用することは一般的である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
自己参照バイアスおよび能動負荷は、わずか６個のトランジスタおよび電流源を使用して、ブリッジトランスデューサ用の、完全差動、高利得、バイアス非感知増幅器をもたらす。
【課題を解決するための手段】
【０００４】
ブリッジトランスデューサが、デュアル構成で提供される。各トランスデューサの一方の出力端子が、増幅器の差動入力に結合される。これらのトランスデューサの、各他方の出力がそれぞれ、互いに結合され、能動負荷用のバイアスを制御するために使用される。
【０００５】
更なる諸実施形態では、入力インピーダンスをより低くするが利得をより高くするために、入力にＰＮＰトランジスタが使用され、ＮＰＮ能動負荷が使用される。ノイズおよびオフセットをより低くするために、入力に、複数の並列接続されたトランジスタを使用することができ、利得をより高くするために、能動負荷としてカスコード電流ミラーを使用することができる。トランスデューサは、バイポーラ技術と共に、ブリッジとしてホール効果、磁気抵抗、またはピエゾ抵抗感知素子を使用して、モノリシックシリコン集積回路内で実施することができる。
【０００６】
他の実施形態では、単一のホール効果トランスデューサが、差動増幅器の入力に結合され、能動負荷用のバイアスの制御が、センタータップを介してもたらされる。
【発明を実施するための最良の形態】
【０００７】
以下の説明において、その一部をなす添付の図面を参照されたい。図面には、本発明を実施することのできる特定の諸実施形態が、例として示されている。これらの実施形態は、当業者が本発明を実施することを可能にするのに十分な程度に詳しく説明されているが、他の実施形態が利用でき、本発明の範囲から逸脱することなく、構造的、論理的および電気的変更を加えることができることを理解されたい。したがって、以下の説明は、限定的な意味に解釈されるべきではなく、本発明の範囲は、添付の特許請求の範囲によって定義される。
【０００８】
図１の全体的に１００で示される回路が、２つの出力端子１１２および１１４と、２つのバイアス端子１１１および１１３とを備える第１のブリッジトランスデューサ１１０を有する。このブリッジは、一実施形態ではホール効果トランスデューサであるが、磁気抵抗またはピエゾ抵抗感知素子など、他のどんなタイプのホイートストンブリッジでもよい。このブリッジは、単一のブリッジでもよく、複数の並列ブリッジでもよい。第２のブリッジトランスデューサ１１５が、２つの出力端子１１７および１１９と、２つのバイアス端子１１６および１１８とを備える。このブリッジは、単一のブリッジでもよく、複数の並列ブリッジでもよい。トランスデューサ１１０および１１５それぞれの、これらの端子のうち３つがそれぞれ、互いに結合される。これらのトランスデューサの出力端子１１２および１１９は、反対極性であり、互いに結合される。バイアス端子１１１および１１６は互いに結合され、バイアス端子１１３および１１８も互いに結合される。
【０００９】
トランスデューサ１１０および１１５の残りの出力はそれぞれ、トランジスタ１２０および１２５を備える差動増幅器に結合される。ブリッジ１１０の出力１１４は、トランジスタ１２０のベースに結合され、ブリッジ１１５の出力１１７は、トランジスタ１２５のベースに結合される。トランジスタ１２０のコレクタが、第１の出力１３０に結合される。トランジスタ１２５のコレクタが、第２の出力１３５に結合される。これらの出力は、それぞれに対応する負荷１４０および１４５にも結合される。一実施形態では、負荷１４０および１４５は、出力１３０および１３５に結合されたコレクタを有するトランジスタを備える能動負荷である。
【００１０】
能動負荷１４０および１４５のベースが互いに接続され、電流ミラー基準１５０のベースに供給される。電流ミラー基準１５０は、そのベースに接続されたそのコレクタを有し、１５５で供給電圧ＶＣＣに結合されたエミッタを有する。能動負荷１４０および１４５のエミッタも、ＶＣＣに結合され、ブリッジトランスデューサのバイアス端子１１１および１１６も同様である。電流ミラー基準１５０のコレクタは、能動負荷トランジスタ１４０および１４５のそれぞれに対して特定の相互コンダクタンス比を有するようにスケーリングされ、前記相互コンダクタンス比が、トランジスタ１６０のスケーリングによって生じる、差動増幅器トランジスタ１２０および１２５のそれぞれに対する相互コンダクタンス比にほぼ等しい。一実施形態では、相互コンダクタンス比の整合を改善するために、電流ミラー基準１５０は、それぞれが能動負荷トランジスタ１４０および１４５のそれぞれと同じサイズおよび構造を有する、２つの並列結合されたトランジスタを備え、トランジスタ１６０が、それぞれが差動増幅器トランジスタ１２０および１２５のそれぞれと同じサイズおよび構造を有する、２つの並列結合されたトランジスタを備える。電流ミラー基準１５０は、ＰＮＰトランジスタを備え、能動負荷１４０および１４５も同様である。一実施形態では、他のトランジスタはＮＰＮトランジスタである。トランジスタの他の組合せも、所望のとおり使用することができる。
【００１１】
出力１１２および１１９は、トランジスタ１６０のベースにも結合される。トランジスタ１６０のコレクタが、電流ミラー基準１５０のベースおよびコレクタに結合され、１６０のエミッタが、電流シンク１７０に結合される。トランジスタ１２０および１２５のエミッタも、電流シンク１７０に結合される。
【００１２】
動作において、各トランスデューサの一方の出力端子が、増幅器の差動入力に結合される。トランスデューサの各他方の出力がそれぞれ、互いに結合され、能動負荷用のバイアスを制御するために使用される。トランジスタ１４０、１４５および１５０が、デュアル電流ミラーとして働く。トランジスタ１６０が、電流ミラーに、トランジスタ１２０および１２５に流れるコレクタ電流の和に比例する入力電流を供給する。能動負荷トランジスタ１４０および１４５のコレクタ電流の和が、増幅器トランジスタ１２０および１２５のコレクタ電流の和にほぼ等しく、これらの電流が等しいことにより、大きなダイナミックレンジおよび広い動作ＶＣＣ範囲をもたらす、自己矛盾のないバイアスとなる。一実施形態では、差動増幅器の電圧利得は、ファーストオーダーでは電流シンク１７０とは関係なく、ほぼ、能動負荷トランジスタ１４０および１４５の初期（Early）電圧を熱電圧で割ったものとなる。
【００１３】
別の実施形態では、ブリッジからの入力にＰＮＰトランジスタが使用され、ＮＰＮ能動負荷が設けられる。これにより、入力インピーダンスはより低くなるが、利得がより高くなる。回路１００は、バイポーラ技術と共に、ホール効果、磁気抵抗またはピエゾ抵抗感知素子を使用して、モノリシックシリコン集積回路内に形成することができる。
【００１４】
一代替回路２００が、同じ要素が、図１の対応する要素に一致して番号付けされて、図２に示されている。ホールトランスデューサ２１０が、２倍幅のトランジスタ１６０のベースに結合されたセンタータップ２１５を有する。センタータップ２１５は、図１の１対のブリッジの出力１１２および１１９からの入力を組み合わせたものに類似した入力をもたらすように動作する。ホールトランスデューサ２１０は、単一の素子でもよく、複数の並列接続された素子でもよい。センタータップ２１５は、一実施形態では、ホールトランスデューサ２１０に対する短絡の影響を最小限に抑えるために、小さく保たれる。
結論
自己参照バイアスおよび能動負荷により、わずか６個のトランジスタおよび電流源を使用して、ブリッジトランスデューサ用の、完全差動で、高利得の、バイアスの影響を受けない増幅器がもたらされる。差動増幅器は、複数のトランスデューサを、デュアル構成に分割する。各トランスデューサの一方の出力端子が、増幅器の差動入力に接続され、他方のトランスデューサ出力がそれぞれ互いに接続されて、能動負荷用のバイアスを制御するために使用される。いくつかの実施形態では、並列トランスデューサを使用することができる。別の実施形態では、利得をより高くするために、能動負荷としてカスコード電流ミラーが使用される。
【００１５】
一実施形態では、述べられた差動増幅器は、複数のトランスデューサをデュアル構成に分割する。例えば、１対の単一トランスデューサまたは１対の並列トランスデューサである。デュアル構成の各トランスデューサの一方の出力端子が、増幅器の差動入力に接続され、各他方のトランスデューサ出力が互いに接続されて、能動負荷用のバイアスを制御するために使用される。この回路に基づく変形形態には、入力にＰＮＰトランジスタを、またＮＰＮ能動負荷を使用すること（より低い入力インピーダンスであるが、より高い利得）、入力に複数の並列接続されたトランジスタを使用すること（より低いノイズおよびオフセット）、能動負荷としてカスコード電流ミラーを使用すること（より高い利得）が含まれるが、これらに限定されるものではない。好ましい実施形態は、バイポーラ技術と共にホール効果、磁気抵抗またはピエゾ抵抗感知素子を使用して、この回路をモノリシックシリコン集積回路内に適用することである。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態による、デュアルブリッジトランスデューサ差動増幅器の回路図である。
【図２】本発明の一実施形態による、センタータップ付きのブリッジトランスデューサ増幅器の回路図である。
【図１】
2008507923.tif 000003
【図２】
2008507923.tif 000004
【国際調査報告】
2008507923.tif 000005
2008507923.tif 000006