(57)【要約】【課題】補償されたカソード・コンタクトを有する超階段接合バラクタを含む半導体構造およびその製作方法を提供すること。【解決手段】本方法は、サブコレクタ／カソード、コレクタ／ウェル、および超階段接合を形成する際に使用される単一の注入マスクを含む。【選択図】図７
2008527714.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のアノード領域内に配置された超階段接合と、
前記超階段接合に隣接して配置されているがそこからは絶縁された、少なくとも１つの補償されたカソード・コンタクトとを含み、前記少なくとも１つの補償されたカソード・コンタクトがリーチスルー・ドーパント領域の表面で第１の導電型のドーパント領域を提供し、前記リーチスルー・ドーパント領域が、サブコレクタまたはカソードのいずれかである、下にある第１のドーパント領域と接触している、半導体構造。
【請求項２】
前記超階段接合が、上側ドーパント領域と、それと反対の導電型の下側ドーパント領域とを含む、請求項１に記載の半導体構造。
【請求項３】
前記上側ドーパント領域がｐ型ドーパントを含み、前記下側ドーパント領域がｎ型ドーパントを含む、請求項２に記載の半導体構造。
【請求項４】
前記上側ドーパント領域がｎ型ドーパントを含み、前記下側ドーパント領域がｐ型ドーパントを含む、請求項２に記載の半導体構造。
【請求項５】
２つの補償されたカソード・コンタクトが前記超階段接合に接して配置される、請求項１に記載の半導体構造。
【請求項６】
前記少なくとも１つの補償されたカソード・コンタクトが、高濃度にドーピングされた領域を含む、請求項１に記載の半導体構造。
【請求項７】
前記超階段接合および前記少なくとも１つの補償されたカソード・コンタクトの上に配置されたシリサイドをさらに含む、請求項１に記載の半導体構造。
【請求項８】
半導体基板のアノード領域に配置され、ｐ型上側ドーパント領域およびｎ型下側ドーパント領域を含む超階段接合と、
前記超階段接合に隣接して配置されているがそこからは絶縁された、少なくとも１つの補償されたカソード・コンタクトとを含み、前記少なくとも１つの補償されたカソード・コンタクトがｎ型リーチスルー・ドーパント領域の表面でｎ型ドーパント領域を提供し、前記ｎ型リーチスルー・ドーパント領域が、サブコレクタまたはカソードあるいはその両方である、下にある第１のｎ型ドーパント領域と接触している、半導体構造。
【請求項９】
２つの補償されたカソード・コンタクトが、前記超階段接合に接して配置される、請求項８に記載の半導体構造。
【請求項１０】
前記少なくとも１つの補償されたカソード・コンタクトが、高濃度にドーピングされた領域を含む、請求項８に記載の半導体構造。
【請求項１１】
前記超階段接合および前記少なくとも１つの補償されたカソード・コンタクトの上に配置されたシリサイドをさらに含む、請求項８に記載の半導体構造。
【請求項１２】
半導体基板であって、この半導体基板内でアノード領域および少なくとも１つのカソード領域を画定する複数の分離領域が配置された半導体基板を準備し、
前記少なくとも１つのカソード領域内にリーチスルー・ドーパント領域を形成し、
サブコレクタ／カソード、コレクタ／ウェル領域、ならびに前記アノード領域内およびカソード領域内の両方に配置される超階段接合を単一の注入マスクを使用して前記半導体基板内に形成し、
前記カソード領域に配置された前記超階段接合を補償されたカソード・コンタクトへと変えるために前記カソード領域内へ選択的に注入を行う、超階段接合を含む半導体構造を形成する方法。
【請求項１３】
前記リーチスルー・ドーパント領域の前記形成が、前記少なくとも１つのカソード領域を露出する開口部を有する第１の注入マスクを形成すること、および前記露出領域内に第１の導電型のドーパントを注入することを含む、請求項１２に記載の方法。
【請求項１４】
前記サブコレクタ／カソード、前記コレクタ／ウェル領域、および前記超階段接合の前記形成が、前記単一の注入マスクを介してさまざまな注入を実行することを含む、請求項１２に記載の方法。
【請求項１５】
前記サブコレクタ／カソードおよび前記コレクタ／ウェル領域の前記形成が、単一の注入を使用して実行される、請求項１４に記載の方法。
【請求項１６】
前記超階段接合の前記形成が、異なる導電型の２つの注入を含む、請求項１４に記載の方法。
【請求項１７】
前記カソード領域内への前記選択的な注入が、前記カソード領域内に高濃度にドーピングされた領域を形成する、請求項１２に記載の方法。
【請求項１８】
前記超階段接合および前記補償されたカソード・コンタクトの上にシリサイドを形成することをさらに含む、請求項１２に記載の方法。
【請求項１９】
前記シリサイドがシリサイド化プロセスによって形成される、請求項１８に記載の方法。
【請求項２０】
前記基板の表面上に、少なくとも１つのＣＭＯＳデバイス、１つのバイポーラ・デバイス、またはＣＭＯＳデバイスとバイポーラ・デバイスの組合せを形成することをさらに含む、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可同調で高い品質係数Ｑを有する超階段接合バラクタを含む半導体構造、およびこのような半導体構造の製作方法に関する。補償されたカソード・コンタクトを有する超階段接合バラクタを含む本発明の半導体構造は、相補型金属酸化物半導体（ＣＭＯＳ）技術またはバイポーラ技術あるいはその両方で使用するのに非常に適している。特に、本発明の構造は、移動電話またはセルラ電話、携帯情報端末（ＰＤＡ）、およびその他の高い無線周波（ＲＦ）の電子デバイスの構成要素として使用するのに非常に適している。
【背景技術】
【０００２】
バラクタは、ｐｎ接合に通常は由来する同調可能な半導体キャパシタの一種を形成しており、バラクタではｐｎ接合が逆バイアス状態で動作される。バラクタのキャパシタンスは、逆バイアス電圧を調整することによって変えることができる。したがって、バラクタはＣＶ同調曲線によって特徴づけることができる。バラクタは、発振回路、とりわけ電圧制御発振器（ＶＣＯ）において特に有用であり、発振回路では、バラクタの可同調性が回路の発振周波数を同調させるのに使用される。このように、バラクタは、セルラ電話または移動電話、ＰＤＡ、テレビ、ラジオ、コンピュータ、アクティブ・フィルタ、および第１の信号が第２の信号に同期されるあらゆるものにおいて用途がある。
【０００３】
イオン注入された超階段接合を含むバラクタが知られており、当技術においては「超階段接合バラクタ」と呼ばれている。例えば、グッドウィン（Goodwin）等への米国特許第４，２２６，６４８号、パブリディス（Pavlidis）等への米国特許第４，８２７，３１９号、グエン（Nguyen）等への米国特許第５，５５７，１４０号、およびクールボー（Coolbaugh）等への米国特許第６，５２１，５０６号を参照。用語「超階段」は、ｐｎ接合のプロファイルを示すために使用される。超階段接合バラクタは、ドーパント密度が接合部の方へ向かって増加し、接合部で急にゼロまで降下する、制御された非線形式に変化するドーピング・プロファイルを有する。
【０００４】
超階段接合バラクタは、ｐｎダイオード・バラクタ、ショットキー・ダイオード・バラクタ、および金属酸化物半導体（ＭＯＳ）ダイオード・バラクタよりも高い同調範囲を有する。さらに、超階段接合バラクタは、高い品質係数Ｑに加えて、ほぼ線形のＣＶ特性を有する。これらの性能指数、すなわち可同調性、高Ｑ、および線形のＣＶにより、超階段接合バラクタはＶＣＯの設計者たちに好まれるデバイスとなっている。
【０００５】
クリティカルなＣＭＯＳプロセスおよびＢｉＣＭＯＳプロセスから独立している超階段接合バラクタを実現するために、従来技術の技法では、少なくとも２つの独自のクリティカルな注入マスク・レベルを実現することが必要である。例えば、１つの注入マスク・レベルが、サブコレクタまたは超階段接合バラクタ用のｎ型注入部あるいはその両方を形成するために必要であり、別の注入マスク・レベルが、ｐ+注入または超階段注入あるいはその両方を実施してアノード・デバイスを形成するために必要である。
【０００６】
１マスク・レベルの超階段接合バラクタを作製するためには、標準のｐＦＥＴソース／ドレイン注入からのｐ+型注入またはバイポーラ・エミッタからの同様のｐ+型注入を実施することが必要である。しかし、超階段接合を形成するために使用されるｎ型注入を、特定のｐ+型ソース／ドレインまたはエミッタ注入技術に合わせる必要があるため、このような方法は超階段バラクタ・プロセスのモジュール性を制限する。さらに、特定のデバイス、例えばｐ型ＦＥＴ、ｐ＋型ポリＳｉ抵抗、ｐ＋型拡散抵抗、およびバイポーラ・トランジスタを要求仕様（specification）まで戻すようにｐ＋型注入を調整するのが一般的であるので、ｐ＋型ソース／ドレイン注入またはエミッタ注入を使用することは将来多数の問題を引き起こすであろう。エネルギーまたはドーズ量に対するどのようなわずかな調整も、それを使用する超階段接合バラクタに大きな変化（shift）を生じさせることがあり得る。
【０００７】
図１は、１つのカソード・コンタクトおよび超階段接合バラクタを含む、従来技術の典型的な半導体構造１０Ａの断面図である。この従来技術の構造の超階段接合バラクタは、少なくとも２つのクリティカルなマスキング・レベルを使用して製作されたものである。図１に示す構造１０Ａは、埋込みサブコレクタ／カソード１４、コレクタ１６、トレンチ分離領域１８、リーチスルー注入領域２０、および超階段ドーパント領域２４を含むＳｉ含有基板１２を含む。リーチスルー注入領域２０は、この従来技術の構造ではサブコレクタ／カソード１４と一箇所で接触している。埋込みサブコレクタ１４、コレクタ１６、およびリーチスルー注入領域２０は、同じ導電型のドーパント（ｐ型またはｎ型であるが、ｎ型が好ましい）から構成されている。しかし、領域１４、１６、および２０内のドーパント濃度は異なっている。例えば、埋込みサブコレクタ１４およびリーチスルー注入部２０は、コレクタ１６より高濃度にドーピングされている。基板１２上には、リーチスルー注入領域２０と接触するシリサイド領域３２が示されている。基板１２上には誘電体膜３０も示されており、この誘電体膜３０はトレンチ分離領域１８上に配置されている。さらに、例えばドーピングされたポリＳｉを含むベース領域２５も、基板１２上に配置されている。ベース領域２５は、Ｓｉ含有基板１２上に単結晶部２６を含み、トレンチ分離領域１８および誘電体膜３０上に多結晶部２７を含む。ベース領域２５上には、シリサイド領域３４も配置されている。
【０００８】
上記の１カソード・コンタクトのデザインに加えて、従来技術の方法を利用して２カソード・コンタクト構造を形成することも可能である。２カソード・コンタクト構造を含む１０Ｂが図２に示されている。図２で使用される参照番号は、図１で使用したものと同様であり、したがって図２に示す２カソード・デザインで表した要素は、図１に関して上述したものと同様である。図２に示す従来技術の構造の超階段接合バラクタも、少なくとも２つのクリティカルなマスキング・レベルを使用して作製されたものである。
【特許文献１】グッドウィン等、米国特許第４，２２６，６４８号
【特許文献２】パブリディス等、米国特許第４，８２７，３１９号
【特許文献３】グエン等、米国特許第５，５５７，１４０号
【特許文献４】クールボー等、米国特許第６，５２１，５０６号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述の両方の従来技術の構造では、超階段ドーパント領域を形成するために２つのクリティカルなマスキング・レベルが必要とされる。半導体産業では、従来技術の超階段接合バラクタを形成するためには、２つの追加の注入マスク・レベルを超階段接合バラクタが必要とするといった不満が継続している。さらには、前述の課題を回避する、１マスキング・レベルのデバイスの使用を可能にする解決策を見つける必要がある。
【課題を解決するための手段】
【００１０】
本発明は、超階段接合および補償されたカソード・コンタクトを含む半導体構造を提供する。超階段接合を含む本発明の構造の超階段接合バラクタは、高度に同調可能で、高Ｑおよび線形ＣＶ曲線を有する。超階段接合に隣接する基板の領域に配置されたカソード・コンタクトは補償される。「補償される」とは、本発明のカソード・コンタクトが、反対のタイプのドーパントを効率的にカウンタ・ドーピングするのには十分な高さの、あるタイプのドーパント濃度を有することを意味している。
【００１１】
特に、幅広い意味では、本発明の半導体構造は、
半導体基板のアノード領域内に配置された超階段接合と、
前記超階段接合に隣接して配置されているがそこからは絶縁された、少なくとも１つの補償されたカソード・コンタクトとを含み、前記少なくとも１つの補償されたカソード・コンタクトがリーチスルー・ドーパント領域の表面で第１の導電型のドーパント領域を提供し、前記リーチスルー・ドーパント領域が、サブコレクタまたはカソードあるいはその両方である、下にある第１のドーパント領域と接触している。
【００１２】
本発明の半導体構造は、ＣＭＯＳ技術またはバイポーラ技術あるいはその両方における、１つまたは複数のＣＭＯＳデバイスまたはバイポーラ・デバイスあるいはその両方が上に配置された基板として使用することができる。
【００１３】
上記の本発明の半導体構造を提供することに加えて、本発明は、超階段接合、サブコレクタ／カソード、およびコレクタ／ウェル領域を形成するために単一のマスキング・レベルが使用される、上記の構造の製作方法も提供する。具体的には、本発明は、従来技術の超階段接合バラクタを製作する際に使用される一般的な方法であるエピタキシャル成長法の使用を含まない半導体構造の製作方法、特にＣＭＯＳまたはＢｉＣＭＯＳ処理で超階段接合バラクタを製作する方法を提供する。より具体的には、本発明は、超階段接合、サブコレクタ／カソード、およびコレクタ／ウェル領域を形成するために単一の注入マスクを使用する、垂直な超階段接合バラクタの製作方法を提供する。
【００１４】
幅広い意味では、本発明の半導体構造を形成する際に使用される本発明の方法は、
半導体基板であって、この半導体基板内でアノード領域および少なくとも１つのカソード領域を画定する複数の分離領域が配置された半導体基板を準備するステップと、
前記少なくとも１つのカソード領域内にリーチスルー・ドーパント領域を形成するステップと、
サブコレクタ／カソード、コレクタ／ウェル領域、ならびに前記アノード領域内およびカソード領域内の両方に配置される超階段接合を単一の注入マスクを使用して前記半導体基板内に形成するステップと、
前記カソード領域に配置された前記超階段接合を補償されたカソード・コンタクトへと変えるために前記カソード領域内へ選択的に注入するステップとを含む。
【００１５】
本発明によれば、本発明の超階段接合の形成は、バラクタのダイオード層を形成するのには十分な濃さであるが、カソード・コンタクト領域において補償されるのには十分な薄さのドーズ量で実行される、超階段接合の上側ドーパント領域の注入を含む。
【発明を実施するための最良の形態】
【００１６】
次に、補償されたカソード・コンタクトを有する超階段接合バラクタを含む半導体構造、ならびに単一のマスクがサブコレクタ／カソード、コレクタ／ウェルおよび超階段接合を形成するために使用されるその半導体構造の製作方法を提供する本発明を、本願に付属の図面を参照することによって、より詳細に説明する。本願の図面は、例示の目的で本明細書において提供されており、したがって一定の比率では描画されていない。
【００１７】
まず、補償されたカソード・コンタクトを有する１マスク超階段接合バラクタを形成するために本発明で使用される基本プロセス・フローを示す図３〜図６を参照する。具体的には、図３は、本発明で使用することができる初期構造４０を示している。図示のように、初期構造４０は、複数の分離領域４４が形成された半導体基板４２を含む。
【００１８】
半導体基板４２は、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰと、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＧｅＣなどの層状半導体と、シリコン・オン・インシュレータ（ＳＯＩ）と、シリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）とを含むがこれらに限定されない、任意の半導体材料を含む。典型的には、半導体基板４２は、ＳｉなどのＳｉ含有半導体を含む。
【００１９】
複数の分離領域４４は、（図示する）トレンチ分離領域を含むことができ、その代わりに分離領域４４はフィールド酸化膜（ＦＯＸ）分離領域（図示せず）を含むこともできる。分離領域４４は、当技術で周知の技法を利用して形成される。例えば、分離領域４４がＦＯＸ分離領域である場合には、従来のシリコンの局所酸化プロセスを使用することができる。その代わりに、分離領域４４がトレンチ分離領域から構成される場合には、トレンチ分離領域４４は、リソグラフィ、エッチング、およびトレンチ充填によって形成される。リソグラフィ・ステップは、フォトレジストを基板４２の表面に付与すること、フォトレジストを所望のパターンの放射線に露光させること、および従来のレジスト現像液を使用して露光したフォトレジストを現像することを含む。トレンチ分離領域４４を形成する際に使用するエッチング・ステップには、例えば反応イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザー・アブレーションなどの乾式エッチング・プロセス、あるいは化学エッチング液が使用される湿式エッチング・プロセスが含まれる。トレンチ充填プロセスには、酸化物などのトレンチ誘電体材料の堆積が含まれる。トレンチ分離領域４４の形成はさらに、緻密化プロセスまたは平坦化プロセスあるいはその両方を含んでもよい。
【００２０】
複数の分離領域４４は、カソード・コンタクト領域１００Ａおよび１００Ｂならびにアノード領域１０２を含む基板のさまざまな領域を画定する。２つのカソード・コンタクト領域を示してあるが、本発明の方法には、単一のカソード・コンタクト領域を含む構造も想定されている。
【００２１】
次に、図４に示すように、第１のドーパント領域４６は、例えば、カソード・コンタクト領域１００Ａおよび１００Ｂ内の基板の露出部内に形成される。第１のドーパント領域４６は、リーチスルー・ドーパント領域とも呼ばれることがある。第１のドーパント領域４６、すなわちリーチスルー・ドーパント領域は、ｎ型ドーパントまたはｐ型ドーパントのいずれでもよい第１の導電型のドーパントを含む。好ましくは、第１のドーパント領域４６はｎ型ドーパントを含む。
【００２２】
第１のドーパント領域４６は、リソグラフィおよびイオン注入によって形成される。イオン注入ステップは、当業者には周知の従来のイオン注入条件を利用して実行される。Ａｓ、Ｓｂ、またはＰなどのｎ型ドーパントを含む第１のドーパント領域４６を形成するための典型的な条件には、約１０１４〜約１０１６原子／ｃｍ２のイオン・ドーズ量と、約２０〜約８００ｋｅＶのエネルギーとを選択することが含まれるが、これらには限定されない。本発明のこの点において、ＢまたはＧａなどのｐ型ドーパントが注入される場合には、約１０１４〜約１０１６原子／ｃｍ２のイオン・ドーズ量と、約１０〜約４００ｋｅＶのエネルギーとを選択するという条件を使用することができる。この第１のドーパント領域４６は、標準的なＣＭＯＳ  ＦＥＴウェルを利用することによって形成されることができ、またはバイポーラ・デバイスのサブコレクタと電気的に接触するために一般的に実行されるＢｉＣＭＯＳ／バイポーラ・リーチスルー／シャント処理を利用することによって形成することもできる。
【００２３】
使用されるドーズ量およびイオンの種類に応じて、第１のドーパント領域４６内のドーパントの濃度は変わる。第１のドーパント領域４６内のｎ型ドーパントの典型的な濃度範囲は、約１０１８〜約１０２０原子／ｃｍ３であり、第１のドーパント領域４６内のｐ型ドーパントの典型的な濃度範囲は、約１０１８〜約１０２０原子／ｃｍ３である。
【００２４】
次いで、第１のドーパント領域４６を形成する際に使用された注入マスクが、従来の剥離プロセスを利用して構造から除去される。次いで、別の注入マスク（図示せず）が構造上に形成され、第２のドーパント領域４８、第３のドーパント領域５０、第４のドーパント領域５２、および第５のドーパント領域５４を形成する際に使用される。第２のドーパント領域４８は、サブコレクタ／カソード領域のいずれかを表し、第３のドーパント領域５０はコレクタ／ウェル領域を表している。第４のドーパント領域５２は超階段接合の下側ドーパント領域を表し、第５のドーパント領域５４は超階段接合の上側ドーパント領域を表している。図５は、これらのさまざまなドーパント領域を含む構造を示している。
【００２５】
本発明によれば、第２のドーパント領域４８、第３のドーパント領域５０、および第４のドーパント領域５２はそれぞれ、第１のドーパント領域４６と同じ導電型のドーパント、例えば第１の導電型のドーパントを含み、第５のドーパント領域５４は、第１の導電型とは反対の第２の導電型ドーパントを含む。非常に好ましい一実施形態では、ドーパント領域４６、４８、５０、および５２は、ｎ型ドーパントを含み、領域５４はｐ型ドーパントを含む。それとは反対のドーピング構成も、本明細書では想定されている。第５のドーパント領域５４と第４のドーパント領域５２との間に形成される界面５３は、超階段接合バラクタの接合部を形成する。
【００２６】
本発明では、第２のドーパント領域４８の深さＤ２は、第３のドーパント領域５０の深さＤ３よりも深く、第３のドーパント領域５０の深さＤ３は、第４のドーパント領域５２の深さＤ４よりも深く、第４のドーパント領域５２の深さＤ４は、第５のドーパント領域５４の深さＤ５よりも深い。すなわち、Ｄ２＞Ｄ３＞Ｄ４＞Ｄ５である。
【００２７】
本発明によれば、典型的には第２のドーパント領域４８が最初に形成され、第４のドーパント領域５２および第５のドーパント領域５４の形成がそれに続き、第３のドーパント領域５０は、第２のドーパント領域４８の形成中に形成される。この順序を具体的に記載しているが、注入の他の順序、およびその結果形成されるドーパント領域４８、５２、および５４の他の順序も想定されている。
【００２８】
特に、フォトマスクは、従来の堆積プロセスを利用して図４に示した構造の表面に付与される。次いで、リソグラフィ・プロセスが、構造全体を覆うフォトマスクを開口させるために使用される。次いで、第２の注入ステップが実行されて、第１のドーパント領域４６、すなわちリーチスルー注入領域と接触するように、基板４２の表面下に第２のドーパント領域（サブコレクタ／カソード）４８を作製する。図５に示すように、この第２の注入ステップのより浅いテール（tail）により、第２のドーパント領域４８の上に第３のドーパント領域５０が効果的に作製される。
【００２９】
具体的には、第２のドーパント領域４８は、サブコレクタ／カソードを基板４２内に形成できるイオン注入条件を使用して、第１の導電型、好ましくはｎ型のドーパントを構造内に注入することによって作製される。第２のドーパント領域４８を形成する際に使用されるイオン注入条件は、使用されるドーパント・イオンの種類によって変わることがある。好ましいｎ型ドーパントの場合、典型的には、約５×１０１３〜約１０１５原子／ｃｍ２のイオン・ドーズ量、および約３００〜約１５００ｋｅＶのエネルギーが利用される。ｐ型ドーパントの場合、典型的には、約５×１０１３〜約１０１５原子／ｃｍ２のイオン・ドーズ量、および約２００〜約８００ｋｅＶのエネルギーが利用される。第２のドーパント領域４８内のドーパント濃度は、注入中に使用されるイオン・ドーズ量に依存している。典型的には、第２のドーパント領域４８は、約１０１８〜約１０２０原子／ｃｍ３のｎ型ドーパント濃度を有する。ｐ型ドーパントの典型的な濃度は、約１０１８〜約１０２０原子／ｃｍ３になる。第２のドーパント領域４８は、やはりこの第２の注入ステップ中に形成される第３のドーパント領域５０よりも高いドーピング濃度を有することに留意されたい。具体的には、第３のドーパント領域５０は、第２のドーパント領域４８のより浅いドーパント・テールを表している。このため、第３のドーパント領域５０は、第２のドーパント４８のものと同じ導電型のドーパントを含んでいるが、第３のドーパント領域５０のドーパント濃度は、第２のドーパント領域のものよりも低い。典型的には、第３のドーパント領域５０、例えばコレクタまたはウェル領域は、約１０１７〜約１０１９原子／ｃｍ３のｎ型ドーパント濃度を有する。第３のドーパント領域５０の典型的なｐ型ドーパント濃度は、約１０１７〜約１０１９原子／ｃｍ３の範囲内となる。
【００３０】
次に、第４のドーパント領域５２、すなわち超階段接合の下側ドーパント領域が、基板４２の露出部内への第１の導電型のドーパントのイオン注入によって形成される。好ましくは、第４のドーパント領域５２はｎ型ドーパントを含む。ｎ型ドーパントが使用される場合には、第４のドーパント領域５２を形成する際に使用されるイオン注入ステップには、どのドーパント種が利用されるかに応じて、約１０１３〜約１０１４原子／ｃｍ２のイオン・ドーズ量、および約３０〜約３００ｋｅＶのエネルギーが含まれる。ｐ型ドーパントが使用される場合には、注入条件には、約１０１３〜約１０１４原子／ｃｍ２のイオン・ドーズ量、および約１０〜約３００ｋｅＶのエネルギーが含まれる。第４のドーパント領域５２は、下にある第３のドーパント領域５０と比較すると高濃度にドーピングされた領域である。典型的には、第４のドーパント領域５２は、約１０１７〜約１０１９原子／ｃｍ３のｎ型ドーパント濃度を有する。第４のドーパント領域５２の典型的なｐ型ドーパント濃度は、約１０１７〜約１０１９原子／ｃｍ３の範囲内となる。
【００３１】
第４のドーパント領域５２の形成後、第５のドーパント領域５４、例えば超階段接合の上側層が、別の注入ステップによって形成される。第１の導電型のドーパントが使用された先の注入とは異なり、第５のドーパント領域５４を形成する際に使用される注入ステップは、第１の導電型のドーパントとは導電型の違う第２の導電型ドーパントを利用する。例えば、領域４６、４８、５０、および５２がｎ型の領域を含む好ましい実施形態において、第５のドーパント領域５４はｐ型ドーパントを含む。また、これとは反対のドーパント構成も想定されている。ｐ型ドーパントが第５のドーパント領域５４を形成する際に使用される場合、注入条件には、約５×１０１４〜約１０１６原子／ｃｍ２のイオン・ドーズ量、および約５〜約３０ｋｅＶのエネルギーが含まれる。ｎ型ドーパントが使用される場合、第５のドーパント領域５４を形成する際に使用される注入条件には、約５×１０１４〜約１０１６原子／ｃｍ２のドーズ量、および約１０〜約１５０ｋｅＶのエネルギーが含まれる。第５のドーパント領域５４内の第２の導電型ドーパントの濃度は、典型的には約１０１９〜約１０２１原子／ｃｍ３である。
【００３２】
第４および第５のドーパント領域５２、５４それぞれを形成する際に使用されるさまざまな注入物は、カソード領域１００Ａおよび１００Ｂ、ならびにアノード領域１０２のいずれにも有効に注入されることに留意されたい。本発明によれば、超階段接合、すなわち第５のドーパント領域５４の上側ドーパント領域の形成は、バラクタのダイオード層を形成するのには十分な濃さであるが、カソード・コンタクト領域において補償されるのには十分な薄さのドーズ量で実行される。
【００３３】
次いで、領域４８、５０、５２、および５４を作製するために使用された注入マスクが構造から除去され、別の注入マスクが付与されて、カソード領域１００Ａおよび１００Ｂを露出させるためにパターン化される。次に、第１の導電型のドーパントを用いるＣＭＯＳ  ＦＥＴ処理によって標準的なソース／ドレイン注入が実行され、この注入により、図示のようにカソード領域１００Ａおよび１００Ｂ内に高濃度にドーピングされた領域５６が形成される。「高濃度にドーピングされた領域」とは、約１０２０原子／ｃｍ３以上のドーパント濃度を有するドーパント領域を意味する。具体的には、図６に示されているように、この注入により、第１のドーパント領域４６の表面で第５のドーパント領域５４が補償されて、第１のドーパント領域４６の表面から下に第２のドーパント領域４８まで第１の導電型のドーパント領域を作製する。第５のドーパント領域５４が、この第５のドーパント領域５４とは反対の導電型である標準的なＦＥＴソース／ドレイン注入によって十分に打ち消されるほどに薄いドーズ量で浅い領域で実行される限り、ＦＥＴのこのソース／ドレインに用いられる注入のみを利用すればよい。
【００３４】
上記のように、高濃度にドーピングした領域５６で使用される注入マスクが構造から除去され、その後で、シリサイド・コンタクト５８が従来のシリサイド化プロセスを利用して形成される。具体的には、シリサイド・コンタクト５８は、図６に示す構造の表面上にシリコンと反応可能な金属を堆積させることによって形成される。シリサイドを形成する際に使用される金属には、例えばＴｉ、Ｔａ、Ｎｉ、Ｃｏ、Ｗ、Ｐｄ、Ｐｔ、Ｒｈ、Ｉｒ、Ａｕ、およびそれらの合金などの導電性金属が含まれる。基板がシリコンを含んでいない場合には、金属を形成する前に、例えばエピＳｉなどのシリコン含有層を基板の表面上に形成することができる。この金属は、例えば化学気相成長法、プラズマ強化化学気相成長法、スパッタリング法、蒸着法、原子層堆積法、化学溶液堆積法、またはその他の同様の方法などの従来の堆積法を利用して形成される。シリサイドの形成を生じさせるのに十分な厚さである限り、金属層の厚さは変えることができ、重要なものではない。次いで、金属を含むこの構造は、金属とシリコンとの間の反応と、それに続く最も低抵抗の相にある安定したシリサイドの形成を生じさせる条件下でアニールされる。シリサイドのアニールは、単一のアニール・ステップを含み、反応しなかった金属を除去するエッチング・ステップがそれに続いてもよく、または通常は第１のアニールよりも高温で第２のアニールが実行される２段階のアニールを含んでもよい。アニールの条件、すなわち時間および温度は、形成されるシリサイドの種類に応じて変えることができ、このような条件は当業者には周知である。
【００３５】
図４は、カソード領域１００Ａおよび１００Ｂならびにアノード領域１０２の上にシリサイド・コンタクト５８を形成するシリサイド層の形成後に形成される構造を示している。図５は、単一のカソード・コンタクトが図示されていること以外は図４に示されたものと同様である構造を示している。
【００３６】
図４または図５に示される構造は、１つまたは複数のバイポーラ・デバイス、ＣＭＯＳデバイス、またはそれらの組合せ（ＢｉＣＭＯＳデバイス）を形成できる基板として使用することができる。これらの各種デバイスの製作は当業者には周知であり、したがってＣＭＯＳまたはバイポーラ・デバイスあるいはその両方の製造は、本明細書では述べる必要がない。
【００３７】
本発明の方法が、現行規格に適合する超階段接合バラクタを形成可能であることを説明するために、本発明の超階段接合バラクタと、２マスク・プロセスを使用して作製された従来技術の超階段接合バラクタとを比較した表１を参照する。この従来技術の構造は、カソード領域内にリーチスルー注入領域４６のみを有する（すなわち、カソード・コンタクト領域から領域５６、５４、および５２を除く）こと以外は、本発明の構造と非常に類似しているように見える。
【００３８】
【表１】
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【００３９】
表１に示された結果は、従来技術の超階段接合バラクタよりも単純な方法を使用して作製された本発明の超階段接合バラクタが同様の可同調性および品質係数（Ｑ特性）を有していたことを示している。これらの結果は、本発明の方法が、従来技術の超階段接合バラクタと比較して、可同調性およびＱ係数に関して等価な超階段接合バラクタを製造することを示している。本発明の利点は、本発明の超階段接合バラクタが、従来技術において開示された方法よりも単純な方法を利用して形成できるという事実にある。それは、超階段接合バラクタが少なくとも２つのクリティカルなマスキング・レベルを使用して作製される、図１および図２に示された従来技術の構造と異なり、本発明の構造は、補償されたカソード・コンタクトを含むということに留意されたい。
【００４０】
本発明を、その好ましい実施形態に関して特に示し説明してきたが、本発明の趣旨および範囲から逸脱することなく、形状および詳細において前述の変更およびその他の変更が行えるということが当業者には理解されるであろう。したがって、本発明は、説明され図示された厳密な形状および詳細には限定されず、添付の特許請求項の趣旨および範囲内に含まれることが意図されている。
【図面の簡単な説明】
【００４１】
【図１】超階段接合および単一のカソード・コンタクトを含む従来技術の構造を示す断面図である。
【図２】超階段接合および２つのカソード・コンタクトまたはラップアラウンド・カソード・コンタクトを含む従来技術の構造を示す断面図である。
【図３】超階段接合および補償されたカソード・コンタクトを含む基板を製作するために本発明において使用される基本処理ステップを示す断面図である。
【図４】超階段接合および補償されたカソード・コンタクトを含む基板を製作するために本発明において使用される基本処理ステップを示す断面図である。
【図５】超階段接合および補償されたカソード・コンタクトを含む基板を製作するために本発明において使用される基本処理ステップを示す断面図である。
【図６】超階段接合および補償されたカソード・コンタクトを含む基板を製作するために本発明において使用される基本処理ステップを示す断面図である。
【図７】露出した半導体領域をシリサイド化した後の図６の基板を示す断面図である。
【図８】単一のカソード・コンタクトが形成されること以外は図７に示すものと同様の基板を示す断面図であり、この基板は、単一のリーチスルー注入領域が形成されること以外は図３〜図６と同様の基本処理ステップを使用して作製される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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