(57)【要約】  本発明の例示的な実施形態においては、オーバーレイは、クロック配分ツリーからなるドライバを接続する伝送路の異なるペアを含む。本発明の好ましい実施形態において、Ｈツリークロック配分スキームは、各々が、差動コンダクタにより実現され、大域クロック信号を、チップの局所領域に配分するために、正弦波定在波を用いて駆動される、伝送路のらせんで覆われている。各伝送路は、Ｈツリーの同じレベルである該Ｈツリー内のドライバを接続する。本発明の実施形態によるＶＬＳＩチップにおいて、該伝送路オーバーレイは、正弦波クロック信号を、ディジタルクロック信号に局所的に変換される局所領域に供給する。従って、本発明は、クロック配分のための受動的技術を提示する。【選択図】図５
2008504720.tif 000002
【特許請求の範囲】
【請求項１】
マルチレベルを有するクロック配分ツリー（１６）であって、該レベルの各々における複数のドライバが、前記クロック配分ツリーの中心から実質的に同じ距離を有する、クロック配分ツリーと、
少なくとも１つの差動伝送路（１８）のセットであって、該差動伝送路のセットが、前記クロック配分ツリーの共通レベルで前記ドライバを接続し、前記ドライバ間の前記差動伝送路が、前記クロック配分ツリーによって配分されるクロック信号の波長の整数倍である、少なくとも１つの差動伝送路と、
を備える、ＶＬＳＩクロック配分回路。
【請求項２】
前記少なくとも１つの差動伝送路のセットが、前記差動伝送路の複数のセットを備える、請求項１に記載の回路。
【請求項３】
前記ドライバ間の差動伝送路の長さが、前記クロック配分ツリーによって配分されるクロック信号の１波長に等しい、請求項２に記載の回路。
【請求項４】
前記クロック配分ツリーが、その中心に配分される前記クロック信号を受取るＨツリーを備え、前記差動伝送路の複数のセットの各々が、前記Ｈツリーの共通レベルで前記ドライバを接続するらせんを備える、請求項３に記載の回路。
【請求項５】
前記伝送路の複数のセットの幅が、前記クロック配分ツリー内のドライバ間のスキューを最小化するように最適化される、請求項４に記載の回路。
【請求項６】
前記クロック配分ツリーが、その中心に配分される前記クロック信号を受取るＨツリーを備え、前記差動伝送路の複数のセットの各々が、前記Ｈツリーの共通レベルで前記ドライバを接続するらせんを備える、請求項２に記載の回路。
【請求項７】
前記伝送路の複数のセットの幅が、前記クロック配分ツリー内のドライバ間のスキューを最小化するように最適化される、請求項６に記載の回路。
【請求項８】
前記クロック信号を、正弦波クロック信号として、前記クロック配分ツリーの中心に供給するクロック源をさらに備える、請求項７に記載の回路。
【請求項９】
前記伝送路の複数のセットの最低レベルのらせんに接続されたドライバが、正弦波／方形波コンバータを備える、請求項８に記載の回路。
【請求項１０】
前記最低のらせんに接続された前記ドライバから方形波クロック信号を受取るローカル配分ネットワークをさらに備える、請求項９に記載の回路。
【請求項１１】
クロック源からのクロック信号を、ＶＬＳＩ回路内のクロックドライバに配分するクロック配分ツリー手段と、
前記クロックドライバ間のスキューを低減する伝送路シャントネットワーク手段と、
を備える、ＶＬＳＩクロック配分回路。
【請求項１２】
前記伝送路シャント手段が、前記クロックドライバ間のスキューを最適に低減する、請求項１１に記載の回路。
【請求項１３】
ＶＬＳＩ回路内にクロック信号を配分する方法であって、
マルチレベルクロック配分ツリーを介して、前記ＶＬＳＩ回路内のクロックドライバ間に正弦波クロック信号を配分するステップと、
差動伝送路を有する前記クロック配分ツリーの各共通レベルで、前記クロックドライバを分流するステップであって、前記各ドライバ間の前記差動伝送路の長さが、前記クロック信号の整数倍である、前記ステップと、
を備える、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＶＬＳＩ（ｖｅｒｙ  ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ）デバイス、例えば、マイクロプロセッサに関する。
【背景技術】
【０００２】
市販のマイクロプロセッサは、現在、ギガヘルツ領域のクロック信号で作動する。今日のＶＬＳＩデザインのスケールは、クロックスキューに対処できるようなデザインを要する。クロックスキューは、クロック信号が、集積回路の異なる部分に到達する時間の相対的な差である。例えば、マイクロプロセッサにおいては、大域的なクロック信号を、該チップの異なる部分に配分されなければならない。この内部クロック信号は、多数のクロックピンに配分しなければならない。クロック周波数が増加すると、該スキューが制限要因になる可能性がある。クロック周波数が増加した場合、プロセス変動、供給電圧変動及び温度勾配等の多くの非決定性要因によって引き起こされるクロックスキューは、クロック周期のかなりの部分を浪費する。高性能同期回路の場合、様々なパラメータ変動を持続する可能性があるロバスト大域クロック配分システムの設計は、極めて困難かつ多大な時間を要する作業となる。
【０００３】
その結果として、クロックスキューを低減することは、当技術分野における目標である。ＲＣシャントネットワークは、プロセス変動下で、クロックスキューを低減するのにうまく用いられてきた。３ワイドスパインシャント（ｔｈｒｅｅ  ｗｉｄｅ  ｓｐｉｎｅ  ｓｈｕｎｔｓ）は、複雑なドライバツリーの葉節点間のスキューを低減するために提案されている。例えば、Ｎ．Ａ．Ｋｕｒｄ  ｅｔ  ａｌ，“Ａ  Ｍｕｌｔｉｇｉｇａｈｅｒｔｚ  Ｃｌｏｃｋｉｎｇ  Ｓｃｈｅｍｅ  ｆｏｒ  ｔｈｅ  Ｐｅｎｔｉｕｍ（商標）４  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ，”ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３６，Ｎｏ．１１，Ｎｏｖ．２００１  ｐｐ．１６４７−５３を参照。他者が、大域クロック配分のための平衡Ｈツリーにより駆動されるクロック網を提案している。例えば、Ｍ．Ｏｒｓｈａｎｓｋｙ，Ｌ．Ｍｉｌｏｒ，Ｐ．Ｃｈｅｎ，Ｋ．Ｋｅｕｔｚｅｒ  ａｎｄ  Ｃ．Ｈｕ，Ｉｍｐａｃｔ  ｏｆ  Ｓｐａｔｉａｌ  Ｉｎｔｒａｃｈｉｐ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ｖａｒｉａｂｉｌｉｔｙ  ｏｎ  ｔｈｅ  Ｐｅｒｆｏｒｍａｎｃｅ  ｏｆ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｄｉｇｉｔａｌ  Ｃｉｒｃｕｉｔ，ＩＥＥＥ  ｔｒａｎｓ．ｏｎ  ＣＡＤ，ｐ．５４４−５３３，ｖｏｌ．２１，Ｎｏ．５，Ｍａｙ  ２００２を参照。
【０００４】
しかし、クロック信号が、マルチギガヘルツ領域まで増加すると、シャント配線のインダクタンス効果が著しくなる。クロック網は、スキューを低減するために当業界で用いられている。クロック網は、ＲＣ配線網を形成する。該ＲＣネットワークのインダクタンス効果は、現在の市販のチップのクロック周波数では、例えば、４ＧＨｚのペンティアム４では無視される。しかし、トレンドは、インダクタンス効果をもはや無視できない、より高いクロック周波数に向かっている。加えて、例えば、１０ＧＨｚのクロック速度において、１つのチップの２つの角部の間の飛行時間は、クロック周期と同程度である。該シャント効果のＲＣモデルは、そのような周波数では有効ではない。該シャントのインダクタンスは、より激しいスキューを引き起こす可能性がある。
【０００５】
能動回路は、クロックスキューに対処するために提案されている。特定の実施例は、次のものを含む。発振器をまとめてロックする４分の１波長未満のシャントを備える位相検出器及び結合発振器が提案されている。Ｇａｌｔｏｎ  ｅｔ  ａｌ，“Ｃｌｏｃｋ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ｕｓｉｎｇ  Ｃｏｕｐｌｅｄ  Ｏｓｃｉｌｌａｔｏｒｓ，”Ｐｒｏｃ．ｏｆ  ＩＳＣＡＳ  １９９６，ｖｏｌ．３，ｐｐ．２１７−２２０を参照。また、位相検出器及び分散型位相ロックループを伴うアクティブフィードバックも提案されている。Ｇｕｔｎｉｋ  ａｎｄ  Ｃｈａｎｄｒａｋｓａｎ，“Ａｃｔｉｖｅ  ＧＨｚ  Ｃｌｏｃｋ  Ｎｅｔｗｏｒｋ  Ｕｓｉｎｇ  Ｄｉｓｔｒｉｂｕｔｅｄ  ＰＬＬｓ，”ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｐｐ．１５５３−１５６０，ｖｏｌ．３５，Ｎｏ．１１，Ｎｏｖ．２０００。定在波発振器を用いた、クロック生成とクロック配分の結合が提案されている。Ｏ’Ｍａｈｏｎｙ  ｅｔ  ａｌ，“Ｄｅｓｉｇｎ  ｏｆ  ａ  １０ＧＨｚ  Ｃｌｏｃｋ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ｎｅｔｗｏｒｋ  Ｕｓｉｎｇ  Ｃｏｕｐｌｅｄ  Ｓｔａｔｎｄｉｎｇ−Ｗａｖｅ  Ｏｓｃｉｌｌａｔｏｒｓ，”Ｐｒｏｃ．ｏｆ  ＤＡＣ，ｐｐ．６８２−６８７，Ｊｕｎｅ  ２００３。この研究は、方形波を配分する従来のアプローチとは対照的に、正弦波を配分する。しかし、Ｏ’Ｍａｈｏｎｙｅｔ  ａｌ．の配分方法は、大域クロックソースを用いない。その代わりに、クロックは、局所的かつ分散的に生成される。Ｗｏｏｄ  ｅｔ  ａｌ．，“Ｒｏｔａｒｙ  Ｔｒａｖｅｌｉｎｇ−Ｗａｖｅ  Ｏｓｃｉｌｌａｔｏｒ  Ａｒｒａｙｓ：Ａ  Ｎｅｗ  Ｃｌｏｃｋ  Ｔｅｃｈｎｏｌｏｇｙ”ＩＥＥＥ  ＪＳＳＣ，ｐｐ．１６５４−１６６５、Ｎｏｖ．２００１。能動コンポーネントの使用は、高クロック周波数でのクロックスキューを克服するのに功を奏する可能性がある。受動スキームと比較して、該能動コンポーネントアプローチは、安定性を高めるが、場合によっては、製造中のプロセス変動にたいしてより敏感になる可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、クロック配分のための方法に注力し、ＶＬＳＩ回路は、クロック配分ネットワークを含む。本発明の一つの方法において、伝送路は、クロックツリーを接続するようにパターン化され、周期波形クロック、好ましくは、正弦波波形は、ギガヘルツ領域まで伸びる周波数においても、クロックスキューを制御するのに用いられる。本発明の例示的な実施形態においては、オーバーレイは、クロック配分ツリーからなるドライバを接続する伝送路の異なるペアを含む。本発明の好ましい実施形態において、Ｈツリークロック配分スキームは、各々が、差動コンダクタにより実現され、大域クロック信号を、チップの局所領域に配分するために、正弦波定在波を用いて駆動される、伝送路のらせんで覆われている。各伝送路は、Ｈツリーの同じレベルである該Ｈツリー内のドライバを接続する。本発明の実施形態によるＶＬＳＩチップにおいて、該伝送路オーバーレイは、正弦波クロック信号を、ディジタルクロック信号に局所的に変換される局所領域に供給する。従って、本発明は、クロック配分のための能動方法を提示する。該方法は、該差動伝送路が、プロセス変動に対して比較的鈍感であるため、ロバストである。例えば、該伝送路が遠くに離れている場合、キャパシタンスは増加するが、インダクタンスは低下して、プロセス変動に応答した自己補正の構成を形成する。
【０００７】
伝送路のらせんセットで覆われた好ましいＨツリー実施形態において、該Ｈツリーにおける各レベルは、伝送路に接続される。該オーバーレイにおいて、より短いらせん伝送路はより幅広に形成され、該らせんにおける伝送路のより長いセットにおいては、徐々に薄くなる。伝送路のネットワークのこの形態は、該伝送路によって相互接続されるクロックネットワークの性質によって決まり、Ｈツリー・らせん伝送路実施形態は、異なる形状を有するクロックツリーと一致して変化することが、当業者により正しく認識されるであろう実施例を提示する。
【０００８】
また、本発明の実施形態は、最適化されたクロック配分ネットワークも含む。本発明は、単一レベル及びマルチレベルの伝送路クロック配分ネットワークのための最適な総伝送路領域を特定する方法を提示する。
【発明を実施するための最良の形態】
【０００９】
本発明は、クロック配分の方法及び回路のための、クロック配分ツリー、例えば、Ｈツリーと、該クロック配分ツリーのレベルを分流する差動伝送路シャント、または、より好ましくは、該クロック配分ツリーの多数のレベルを分流するマルチ差動伝送路シャントとのハイブリッド構造を提供する。該クロックは、周期的な波形、例えば、正弦波の差動信号として配分される。高周波数、例えば、１０ＧＨｚ以上においても、本発明の該クロック配分方法は、非常に小さなスキューを呈するクロック配分ツリーのレベルに対して出力を供給する。本発明のＶＬＳＩ回路において、方形波クロック信号は、局所的に再生されて、該回路全てのレジスタに供給される。
【００１０】
好ましい実施形態において、Ｈツリークロック配分回路は、伝送路によって分流される。該伝送路は、別々の箇所で駆動され、該Ｈツリークロック配分ネットワークのクロックドライバをリンクするために、らせんパターンに曲げられる。該Ｈツリーのクロックドライバは、レベルごとに分流される。該クロックドライバ間のシャント長は、波長の整数倍である。該伝送路が無損失である理想的な場合、定在波は、該クロックドライバをゼロスキューにロックすることができる。損失の多いシャントの場合、本発明の実施形態は、分析スキュー関数に基づいて、マルチレベルネットワークに最小スキューをもたらすために、該伝送路に対して、最適化されたワイヤ幅を提供する。
【００１１】
本発明の好ましい実施形態によるクロック配分の方法及び回路は、いくつかの効果をもたらすことができる。該伝送路ネットワークから該クロックソースへの直接的なフィードバック経路はない。該伝送路は、線形回路網であり、そのため、デザイン及び最適化は、能動コンポーネントを伴わない。別の効果は、該伝送路内のロックされた定在波のエネルギ蓄積能力が、クロックジッタを軽減することができるということである。また、該伝送路の共振効果の結果として、該ネットワークの消費電力は小さい。
【００１２】
次に、本発明の好ましい実施形態を、図面に関して考察するが、当業者は、該好ましい実施形態の考察から本発明の広範な態様を正しく認識するであろう。概略図を用いるが、当業者には理解されよう。好ましい実施形態において、差動正弦波が大域クロック配分に用いられる。該正弦波形は、該伝送路の共振現象の解析を単純化し、本発明の最適化方法の実施を可能にする。また、該差動信号は、適切に制御された電流帰還ループを形成し、それによって、インダクタンス値の予測可能性を改善する。
【００１３】
ＶＬＳＩの実施において、配分された正弦波クロック信号は、局所的に方形波信号に変換しなければならない。クロックドライバは、この変換に用いることができる。このような例示的なドライバは、２つのステージを有する。変換のための例示的なクロックドライバは、例えば、Ｏ’Ｍａｈｏｎｙ  ｅｔ  ａｌ．，“Ｄｅｓｉｇｎ  ｏｆ  ａ  １０ＧＨｚ  Ｃｌｏｃｋ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ｎｅｔｗｏｒｋ  Ｕｓｉｎｇ  Ｃｏｕｐｌｅｄ  Ｓｔａｔｎｄｉｎｇ−Ｗａｖｅ  Ｏｓｃｉｌｌａｔｏｒｓ，”ＤＡＣ，ｐｐ．６８２−６８７，Ｊｕｎｅ  ２００３に記述されている。
【００１４】
図１は、Ｏ’Ｍａｈｏｎｙ  ｅｔ  ａｌに基づく、正弦波から方形波への局所変換のための２ステージクロックドライバを示すブロック図である。第１のステージの差動トランジスタペア１０は、完全な電流スイッチングのための小ゲートオーバードライブを含む。該小ゲートオーバードライブは、該信号を増幅し、該出力振幅が、該入力振幅に関係なく、概略的であるように該信号を制限する。ローパスフィルタ１２は、別の方法で振幅依存性スキューを引き起こす限定増幅器によって付加された高調波を減衰させる。正弦波／方形波コンバータ１４は、第２のステージを構成する。Ｏ’Ｍａｈｏｎｙに示されているように、該正弦波／方形波コンバータにおけるクロスカップルインバータ及び分流器の使用は、プロセス、温度、周波数及び供給変動に関して、適切に制御された５０％のデューティサイクルを達成することができる。この種の２ステージクロックドライバは、１ｐｓ以下の振幅依存性スキューを実現することができる。
【００１５】
好ましい実施形態の以下の考察、特に、好ましい実施形態における最適化された伝送路ワイヤ幅の考察においては、単純な線形変動モデルを、ワイヤ幅及びトランジスタ長に対する系統的空間変動を表すのに用いる。チップ上のいずれかの位置（ｘ，ｙ）の場合、実際の幾何学的パラメータは、ｄ＝ｄ０＋ｋｘｘ＋ｋｙｙであり、ただし、ｄ０は、公称パラメータであり、ｋｘ、ｋｙはそれぞれ、水平変動係数及び垂直変動係数である。該チップにおよぶ最大変動は、理想値の±１０％であると考えられる。この“擬似決定論的”線形変動モデルは、確率論的変動の“最悪のケース”のシナリオとみなすことができる。この単純なモデルは、当業者により正しく認識されるように、本発明によるワイヤ幅最適化を実施する際に、より高度化された変動モデルと置き換えることができる。好ましい実施形態及び最適化に対して、クロックスキューレベルを解析する場合、供給電圧の変動が考慮される。具体的には、該供給電圧は、公称のＶｄｄ値の±１０％以内の独立した任意の変数のセットであると仮定する。
【００１６】
図２Ａは、Ｈツリークロック配分ネットワーク１６を示し、図２Ｂは、図２ＡのＨツリークロック配分ネットワーク１６と共に用いる伝送路シャントネットワーク１８を示す。これらの図は、該２つの図のオーバーレイが、該Ｈツリーの構造を隠しているため、明確にするために別々に示されている。該Ｈツリーネットワークは、複数のクロックドライバ２０Ｎを含み、それらの各々は、該Ｈツリーネットワークにおける３つのレベルのうちの１つに属する。各レベルの多数のドライバには、２０１、２０２または２０３のいずれかの符号が付けられており、図２Ａで符号が付けられている同じドライバは、図２Ｂの伝送路シャントネットワーク１８においても符号が付けられている。３つの差動伝送路２２１、２２２及び２２３の各々は、Ｈツリークロック配分ネットワーク１６の対応するレベルでクロックドライバ２０Ｎを分流する。
【００１７】
差動伝送路２２１、２２２及び２２３における固有周波数シャントワイヤは、クロックドライバ２０１、２０２、２０３の間のスキューを低減するような大きさに形成される。伝送路２２１、２２２及び２２３は、階層的伝送路らせん状に配置される。各らせんは、図３に示すような接地面２８に対して配置された別々のコンダクタ２６１（クロック＋）及び２６２（クロック−）を含む、多数の波長の長い同一平面差動ペアからなるペア２６で構成されている。伝送路２２１、２２２及び２２３のらせん形状は、該クロック配分ネットワークのレイアウトから生じる。他のネットワークは、異なる形状を生成することができる。しかし、必要な条件が合えば、任意の形状の伝送路シャントネットワークを用いることもできる。合わせる必要条件は、クロックドライバ間の伝送路の距離が、配分されるクロック信号の波長の整数倍であるということである。
【００１８】
クロックドライバ２０Ｎは、各らせんに対して一様に配分され、隣接する２つのクロックドライバ間のセパレーションは、１波長である。Ｈツリーネットワーク１６は、（例えば、ＶＬＳＩチップの中心である）その中心における中央クロックソース３０から、全てのクロックドライバ２０Ｎへ正弦波クロック信号を配分する。シャントネットワーク１８の共通の差動伝送路２２Ｎ上の全てのクロックドライバ２０Ｎの信号到達時間。ＶＬＳＩ実施において、最低レベルのクロックドライバ２０１の各々は、最低レベルのらせん上のクロックドライバから、該ＶＬＳＩ回路における無数のクロッキング要素３６へクロック信号を送るために、図４に示すように、ローカル配分ツリーまたは網３４に接続する。
【００１９】
伝送路シャントネットワーク１８の伝送路２２１、２２２及び２２３は、最適化することができる。伝送路２２１、２２２及び２２３を構成する差動ペア２６のサイズ、相対距離等の変動は、様々なレベルのスキューを実現するように設定することができる。好ましい実施形態においては、最小化されたスキューが生成されるが、設計者は、著しい効果を実現しながらも、本発明による最適なシャントラインネットワーク１８に劣るものを実施する可能性がある。
【００２０】
本発明の伝送路シャントネットワーク１８のための設計アプローチの概要を説明することは、特定のＶＬＳＩの実施におけるトレードオフを考慮する能力を当業者に与えることになるであろう。例えば、同じ量のルーティング領域の場合、クロックドライバを異なるレベルでらせんに割り当てれば、クロックスキューに対して異なる影響を与えることができる。以下、与えられたルーティング領域量で、最低レベルのらせんに対して、最小スキューが実現されるような、シャントネットワーク１８の異なるレベルで、ルーティングリソースを該らせんに配分する最適な方法について論じる。
【００２１】
最適化の問題は、伝送路２２１、２２２及び２２３のらせんのサイジング問題として対処される。図２Ａ及び図２Ｂに見られるようなＨツリーに適用されるらせんネットワークがあると仮定する。総ルーティング領域は制約されているとする。目的は、最低レベルのクロック配分ネットワーク１６に対する、すなわち、ドライバ２０１でのスキューを最小化することである。ｉ＝１〜ｎの場合の、レベルｉにおけるらせんの最適なワイヤ幅ｗｉは、クロックスキューが最小化されるように決められる。
【００２２】
１波長の長さの伝送路シャントに関するスキューの低減メカニズムを考察するための、伝送路２２１、２２２及び２２３に対する単純化した回路モデルを図５に示す。図５において、駆動抵抗ＲＳ及び位相シフト（スキュー）Φを有する２つのクロックドライバ２０Ｎは、ちょうど１波長の長さのＲＬＧＣ（ｒｅｓｉｓｔａｎｃｅ、ｉｎｄｕｃｔａｎｃｅ、ｃｏｎｄｕｃｔａｎｃｅ、ｃａｐａｃｉｔａｎｃｅ）伝送路２２Ｎによって接続されている。２つの別々の端子Ｖ１及びＶ２における出力は、シャント伝送路２２Ｎによって同期される。
【００２３】
図６は、図５の回路モデルの場合のシミュレートした波形を示す。入力電圧ＶＳ１と入力電圧ＶＳ２との間の入力スキューΦが３０度であると仮定すると、その結果として生じる、出力電圧Ｖ１と出力電圧Ｖ２との間のスキューは、たったの０．７度である。図６において、２つのより大きな曲線は、スキュー入力電圧ＶＳ１及びＶＳ２である。高精度で位置合わせされた２つのより小さな曲線は、出力電圧Ｖ１及びＶ２である。入力スキューが小さく、かつＲ＜ωＬ（ただし、Ｌは、該シャントのインダクタンスであり、Ｒは、該シャントの抵抗であり、ωは、クロック周波数である）であると仮定すると、該伝送路における全ての可能な進行波及び定在波の重畳により、次のスキュー式が得られる。
【００２４】
【数１】
2008504720.tif 000003
【００２５】
等式（１）を立証するのに、ＳＰＩＣＥシミュレーションを用いた。スキュー等式（１）から、Ｒがゼロに近づくと、上記伝送路が無損失になることが明らかである。その結果、ΔΦ、すなわち、電圧Ｖ１、Ｖ２間の位相シフトもゼロに近づく。２つのクロックドライバは、完全に同期される。Ｒが無限大に近づくと、ノード１及び２は開き、その時点で、シャント効果はなく、ノード１、２の間の位相シフトは、入力スキューΦのままである。
【００２６】
上記スキュー式をモデル化して、伝送路に接続された多数のクロックドライバのシャント効果の特性を示すための等式は、次の仮定、すなわち、ｉ）該伝送路が無限長であり、かつ該クロックドライバが、１波長のセパレーションで、該伝送路上で均等に離れている、ｉｉ）［０，Φ］で均等に配分された任意の数である各電圧源の入力位相という仮定の下でも、導出することができる。無限大に長い伝送路であるため、それぞれ、ちょうど位相０及びΦを有する２つのノードａ、ｂがあると仮定することができる。その結果、これら２つの箇所の予想される位相を計算し、また、該予想の差をスキューとして得ることが可能である。
【００２７】
駆動抵抗が、該伝送路の特性インピーダンスよりもかなり大きく、かつ入力スキューが小さいと仮定する。等式（１）の導出と同様の方法を用いると、次のスキュー等式が得られる。
【００２８】
【数２】
2008504720.tif 000004
【００２９】
ここで、伝送路のための最適な領域を決めることができる。実施例を示すために、１組の同一平面の銅の伝送路を、らせんシャントを構成するのに用いると仮定する。２つの平行な差動ワイヤは、高さ２４０ｎｍ及び同じ幅ｗを有する。それらの間のセパレーションは、２μｍであり、該ワイヤは、接地面上で３．５μｍである。ｗの典型的な値は、０．５〜４０μｍである。
【００３０】
高速フィールドソルバーを、周波数依存抵抗Ｒ及びインダクタンスＬを得るのに用いた。線形回帰は、抵抗／インダクタンスの比とワイヤ幅ｗとの関係を得るのに用いる。Ｒ／Ｌ〜１／ｗの関係は、良好な線形を示す。
（図２Ｂのネットワーク１８をモデル化する）上記らせんシャントネットワークの各レベルのスキュー関数は、
【００３１】
【数３】
2008504720.tif 000005
【００３２】
のように書き換えることができる。ただし、ｗｉは、ｉ番目のレベルのらせんの幅であり、ｃｉ、ｋｉは、レベルｉのらせんの場合の定数である。最適ならせんサイジング問題は、次の数学的プログラミングとして書かれる。
【００３３】
【数４】
2008504720.tif 000006
【００３４】
プログラミング（５）において、Φは、レベルｉ−１〜レベルｉのらせんからの信号伝播のスキューである。Ｌｉ及びｗｉは、レベルｉのらせんの長さ及び幅である。目的は、最大ルーティング領域定数Ａの下で、スキューを最小化することである。
次の補助定理が証明された。
補助定理
【００３５】
【数５】
2008504720.tif 000007
は、
【００３６】
【数６】
2008504720.tif 000008
【００３７】
において、凸関数であり、ｋは、正の定数である。
上記の補助定理は、上記伝送路のワイヤが十分に幅広である場合には、スキューとワイヤ及び幅の関係が凸であることを示している。該プログラミングを凸にするために、最小ワイヤ幅定数のセットを、各レベルのらせんに与えることができる。
【００３８】
実施した実験において、各レベルの網の最小ワイヤ幅は、（最低レベル〜最高レベル間で）０．６μｍ、１．３μｍ、１．３μｍとして設定した。各レベルのらせんに対して、最小ワイヤ幅制限を用いると、次の凸プログラムが得られる。
【００３９】
【数７】
2008504720.tif 000009
【００４０】
プログラム（６）の凸特性により、次の定理が得られる。
定理：プログラミング（６）の局所的な最適は、大域的な最適である。
上記の定理によれば、傾斜降下法及びラインサーチ法等の多くの数値法を、このクラスのプログラミングを解くのに採用することができる。実例の実験において、該プログラムは、ＭＡＴＬＡＢの最適化パッケージを用いて解いた。該実例の実験結果を公開する。
【００４１】
（実験結果）
該実験において、チップサイズは、２ｃｍ×２ｃｍに設定し、３つのレベルのらせんを用いた（図２Ｂに示すようなものを、クロック信号を分流するのに用いた）。クロック周波数は、１０．３３６ＧＨｚである。波長はちょうど１ｃｍである。該らせんの各々は、それぞれ、４、９及び１７のクロックドライバを有する。平衡Ｈツリーは、該チップの中心からクロック信号を該クロックドライバへ配分するように組み合わせられている。同じレベルのらせん上の全てのドライバの設計した到達時間は等しい。所定のプロセス変動モデルを用いて、シミュレーションは、ＳＰＩＣＥシミュレーションに基づいて、１つのレベルから次のレベルへの信号伝播の最悪のスキューを得た。これらのスキューは、凸プログラミングのΦｉの値として用いた。ルーティング領域は、１μｍのワイヤ幅を有する底レベルのらせんの領域に対して正規化した。
（表１．３レベルのらせんの場合の、各レベルのらせんの最適化したワイヤ幅）
【００４２】
【表１】
2008504720.tif 000010
【００４３】
表１は、異なる総ルーティング領域の場合の、各レベルのらせんの最適化したワイヤ幅の一覧にしたものである。Ｗ１、Ｗ２及びＷ３は、それぞれ、レベル１、レベル２及びレベル３の最適なワイヤ幅である。比較するため、発明者等は、底レベルのらせんのみを用いて、上記Ｈツリーの全ての葉節点を分流する単一レベルのらせんネットワークに関するスキューもシミュレートする。発明者等は、該単一レベルのらせんネットワークに、同じ総ルーティング領域のマルチレベルらせんネットワークを持たせた。列５及び列６は、マルチレベルらせん及び単一レベルらせんのスキューである。列７は、単一レベルらせんに優るマルチレベルらせんのスキューの改善を示す。総ルーティング領域が小さい場合、最適な構成は、ルーティングリソースをより高いレベルの網に配分するのが好ましい。該ルーティング領域を徐々に増加させた場合、より多くのリソースが、底レベルの網に配分される。該単一レベルのらせんと比較すると、最適化されたマルチレベルらせんは、スキューを４０％だけ低減することができる。
【００４４】
シミュレーションは、最適化されたマルチレベルらせんネットワークの電力消費と単一レベルらせんの電力消費も比較した。表２において、最初の行は、該マルチレベルらせんの総ルーティング領域であり、２番目の行及び３番目の行は、所定量の総ルーティング領域を有する該マルチレベルらせん及び単一レベルらせんの電力消費を一覧にしたものである。シミュレートした結果は、マルチレベルらせんが、電力消費を８１％だけ低減することができることを示している。
（表２  電力消費の比較）
【００４５】
【表２】
2008504720.tif 000011
【００４６】
また、供給電圧の変動に対する、最適化したらせんネットワークのロバスト性もシミュレーションでテストした。該テストの場合、各クロックドライバの供給電圧は、その公称値の１０％以内の任意の数だけ独立して摂動した。各ネットワークに対して、５つの実験を行った。最悪のケースのスキュー及び平均的なスキューを表３に示す。最適化されたマルチレベルらせんネットワーク及び単一レベルらせんネットワークのスキューを比較する。表３の最後の列は、平均的なケースのスキューの改善を一覧にしたものである。マルチレベルらせんネットワークは、該スキューを５５％まで改善する。
（表３  電圧変動がある場合のスキュー）
【００４７】
【表３】
2008504720.tif 000012
【００４８】
クロック周波数が、その公称値から逸脱した場合、または、伝送路の電気的長さが、波長の整数倍から変化した場合、該伝送路シャントの共振現象は減少する。その結果として、伝送路シャントの同期能力は、それに応じて劣化する。また、図２Ａ及び図２Ｂのマルチレベルクロックネットワークの周波数応答特性もシミュレーションによってテストした。最低レベルの伝送路のワイヤ幅は５μｍに設定し、クロックレートは、１０．３３ＧＨｚになるように設定した。出力電圧の−３ｄＢ帯域幅は、０．４２ＧＨｚであった。１０．３３ＧＨｚにおいて、１．３８度の最小スキューが達成される。１０．２ＧＨｚ〜１０．５ＧＨｚの周波数範囲において、該スキューは、２．５度と１．３８度の間に位置する。
【００４９】
本発明の特定の実施形態を示し、かつ説明してきたが、当業者には、他の変更、置換及び代替も明白であることを理解すべきである。そのような変更、置換及び代替は、本発明の趣旨及び範囲を逸脱することなく行うことができ、これは、添付クレームから判断すべきことである。
本発明の様々な特徴は、添付クレームに記載されている。
【図面の簡単な説明】
【００５０】
【図１】ＶＬＳＩ回路内のローカルレジスタのために、配分された正弦波クロック信号を方形波に変換する、本発明のクロック配分ネットワークに局所的に用いることができるクロックドライバのブロック図である。
【図２】本発明の好ましい実施形態のクロック配分回路を示し、図２Ａは、Ｈツリークロック配分ネットワークを示す概略図、図２Ｂは、図２ＡのＨツリークロック配分ネットワークにおけるシャントクロックドライバに対する階層的伝送路シャントネットワークを示す概略図である。
【図３】図２Ｂの伝送路シャントネットワークに用いられる伝送路のペアの部分図である。
【図４】図２Ａ及び図２Ｂのクロック配分回路における最低レベルのクロックドライバからのクロック信号の局所配分を示す図である。
【図５】図２Ａ及び図２Ｂの回路からの２つのクロックドライバ及び図２Ｂのシャントネットワークからの伝送路シャントの単純化した回路図である。
【図６】図５の回路モデルの場合のシミュレートした波形を示す図である。
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図１】
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【国際調査報告】
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