(57)【要約】  ワイヤ上の信号遷移を支援する回路及びその方法。第１のサブ回路（１５〜２２、６５）は、回路の出力（３４）に結合されている第１のトランジスタ（１６）を、立ち上がり遷移の間、ターンオンさせ、出力（３４）を高状態に駆動して、該立ち上がり遷移を支援する。第２のサブ回路（２４〜３０、６６）は、回路の出力（３４）に結合されている第２のトランジスタ（２５）を、立ち下がり遷移の間、ターンオンさせ、出力（３４）を低状態に駆動して、該立ち下がり遷移を支援する。第３のサブ回路（６１、６２）は、第１のサブ回路（１５〜２２、６５）の構成要素をリセットする。該第１のサブ回路は、第１の閾電圧超で作動し、該第３のサブ回路（６１、６２）は、該第１の閾電圧未満で作動する。第４のサブ回路（６３、６４）は、第２のサブ回路（２４〜３０、６６）の構成要素をリセットする。該第２のサブ回路は、第２の閾電圧未満で作動し、第４のサブ回路（６３、６４）は、該第２の閾電圧超で作動する。【選択図】図６
2008502288.tif 000002
【特許請求の範囲】
【請求項１】
信号を伝播するワイヤと、
前記ワイヤに結合された回路であって、前記ワイヤ上の信号の遷移を検出するように作動可能であり、さらに、前記遷移を支援し、前記遷移後に、前記信号を駆動するように作動可能であり、前記回路が第１の電圧範囲内で作動している状態で、前記遷移を支援し、かつ前記信号を駆動し、前記回路が、前記第１の電圧範囲と重複しない第２の電圧範囲内で作動している状態で、次の遷移のためにリセットされる、回路と、
を備える、デバイス。
【請求項２】
前記遷移が立ち上がり遷移であり、前記回路が、
閾電圧超の範囲で作動する立ち上がり遷移サブ回路と、
前記閾電圧未満の範囲で作動するリセットサブ回路と、
を備える、請求項１に記載のデバイス。
【請求項３】
前記リセット回路が複数のインバータを備え、前記立ち上がり遷移回路が、
ＮＡＮＤゲートと、
ディレイチェーンと、
ｐ型トランジスタと、
を備える、請求項２に記載のデバイス。
【請求項４】
前記遷移が立ち下がり遷移であり、前記回路が、
閾電圧未満の範囲で作動する立ち下がり遷移サブ回路と、
前記閾電圧超の範囲で作動するリセットサブ回路と、
を備える、請求項１に記載のデバイス。
【請求項５】
前記リセット回路が複数のインバータを備え、前記立ち上がり遷移回路が、
ＮＯＲゲートと、
ディレイチェーンと、
ｎ型トランジスタと、
を備える、請求項４に記載のデバイス。
【請求項６】
前記回路が、前記回路の出力における状態を維持するサブ回路を備える、請求項１に記載のデバイス。
【請求項７】
前記回路の入力が、前記回路の出力に接続されており、さらに、前記入力及び前記出力が、ルックアサイド構成で前記ワイヤに結合されている、請求項１に記載のデバイス。
【請求項８】
ワイヤ上の信号遷移を支援する回路であって、
前記ワイヤに結合され、前記ワイヤ上の信号の立ち上がり遷移に応答して第１のトランジスタをターンオンさせ、その後、一定期間後にターンオフさせる第１の回路であって、前記第１のトランジスタが、前記回路の出力を高状態に駆動して、前記立ち上がり遷移を支援する、第１の回路と、
前記ワイヤに結合され、前記ワイヤ上の信号の立ち下がり遷移に応答して第２のトランジスタをターンオンさせ、その後、一定期間後にターンオフさせる第２の回路であって、前記第２のトランジスタが、前記出力を低状態に駆動して、前記立ち下がり遷移を支援する第２の回路と、
前記第１の回路に結合され、前記第１の回路の構成要素をリセットする第３の回路であって、前記第１の回路が第１の閾電圧超で作動し、前記第３の回路が前記第１の閾電圧未満で作動する、第３の回路と、
前記第２の回路に結合され、前記第２の回路の構成要素をリセットする第４の回路であって、前記第２の回路が第２の閾電圧未満で作動し、前記第４の回路が、前記第２の閾電圧超で作動する、第４の回路と、
を備える、回路。
【請求項９】
前記第３の回路が第１の複数のゲートを備え、前記第４の回路が、第２の複数のゲートを備える、請求項８に記載の回路。
【請求項１０】
前記ワイヤに結合され、前記立ち上がり遷移と前記立ち下がり遷移との間に、前記出力における前記高状態を維持し、前記立ち下がり遷移と次の立ち上がり遷移との間に、前記低状態を維持する第５の回路をさらに備える、請求項８に記載の回路。
【請求項１１】
前記第５の回路が複数のゲートを備える、請求項１０に記載の回路。
【請求項１２】
前記回路の入力が前記出力に接続されており、前記入力及び前記出力が、ルックアサイド構成で前記ワイヤに結合されている、請求項８に記載の回路。
【請求項１３】
前記第１の回路が、
ＮＡＮＤゲートと、
ディレイチェーンと、
を備える、請求項８に記載の回路。
【請求項１４】
前記第１のトランジスタがｐ型素子である、請求項８に記載の回路。
【請求項１５】
前記第２の回路が、
ＮＯＲゲートと、
ディレイチェーンと、
を備える、請求項８に記載の回路。
【請求項１６】
前記第２のトランジスタがｎ型素子である、請求項８に記載の回路。
【請求項１７】
ワイヤに結合された回路における、前記ワイヤ上の信号遷移を支援する方法であって、
前記ワイヤ上の立ち上がり遷移を示す立ち上がり入力を、前記回路で受取ることであって、前記立ち上がり入力は、前記回路の第１のサブ回路内の第１のトランジスタを一定期間、ターンオンし、前記回路の出力を高状態に駆動して、前記立ち上がり遷移を支援し、前記第１のトランジスタはその後、ターンオフし、前記第１のサブ回路は、第１の閾電圧超で作動する；
前記ワイヤ上の立ち下がり遷移を示す立ち下がり入力を、前記回路で受取ることであって、前記立ち下がり入力は、前記回路の第２のサブ回路内の第２のトランジスタを一定期間、ターンオンし、前記出力を低状態に駆動して、前記立ち下がり遷移を支援し、前記第２のトランジスタはその後、ターンオフし、前記第２のサブ回路は、第２の閾電圧未満で作動する；
前記第１のサブ回路の構成要素を、第３のサブ回路を用いてリセットすることであって、前記第３のサブ回路が、前記第１の閾電圧未満で作動する；
前記第２のサブ回路の構成要素を、第４のサブ回路を用いてリセットすることであって、前記第４のサブ回路が、前記第２の閾電圧超で作動する；
を備える、方法。
【請求項１８】
前記第１のトランジスタが、ＮＡＮＤゲート及びディレイチェーンを備える回路に結合されている、請求項１７に記載の方法。
【請求項１９】
前記第１のトランジスタがｐ型素子である、請求項１７に記載の方法。
【請求項２０】
前記第２のトランジスタが、ＮＯＲゲート及びディレイチェーンを備える回路に結合されている、請求項１７に記載の方法。
【請求項２１】
前記第２のトランジスタがｎ型素子である、請求項１７に記載の方法。
【請求項２２】
前記立ち上がり遷移後、および各立ち下がり遷移前に、前記出力を前記高状態に維持するステップと、
前記立ち下がり遷移後、および次の立ち上がり遷移前に、前記出力を前記低状態に維持するステップと、
をさらに備える、請求項１７に記載の方法。
【請求項２３】
前記第３のサブ回路が第１の複数のゲートを備え、前記第４の回路が、第２の複数のゲートを備える、請求項１７に記載の方法。
【請求項２４】
前記回路の入力が、前記出力に接続されており、前記入力及び出力が、ルックアサイド構成で前記ワイヤに結合されている、請求項１７に記載の方法。
【発明の詳細な説明】
【関連する米国特許出願】
【０００１】
この出願は、本発明の譲受人に譲渡された、代理人整理番号ＴＲＡＮ−Ｐ３２６を有する“Ｓｔａｃｋｅｄ  Ｉｎｖｅｒｔｅｒ  Ｄｅｌａｙ  Ｃｈａｉｎ”というタイトルの、２００４年６月８日に提出された、Ｒ．Ｍａｓｌｅｉｄ等による米国特許出願第１０／８６４，２７１号の一部継続出願であり、該出願の全体を本願明細書に援用する。
この出願は、本発明の譲受人に譲渡された、代理人整理番号ＴＲＡＮ−Ｐ３３１を有する“Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｆｏｒ  Ｄｅｔｅｃｔｉｎｇ  ａｎｄ  Ａｓｓｉｓｔｉｎｇ  Ｗｉｒｅ  Ｔｒａｎｓｉｔｉｏｎｓ”というタイトルの、２００４年６月２８日に提出された、Ｒ．Ｍａｓｌｅｉｄ等による米国特許出願第１０／８７９，８０７号に関連し、該出願の全体を本願明細書に援用する。
この出願は、本発明の譲受人に譲渡された、代理人整理番号ＴＲＡＮ−Ｐ３２０を有する、“Ｒｅｐｅａｔｅｒ  Ｃｉｒｃｕｉｔ  ｗｉｔｈ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｒｅｐｅａｔｅｒ  Ｍｏｄｅ  ａｎｄ  Ｎｏｒｍａｌ  Ｒｅｐｅａｔｅｒ  Ｍｏｄｅ”というタイトルの、２００４年６月２８日に提出された、Ｒ．Ｍａｓｌｅｉｄ等による米国特許出願第１０／８７９，８７９号に関連し、該出願の全体を本願明細書に援用する。
この出願は、本発明の譲受人に譲渡された、代理人整理番号ＴＲＡＮ−Ｐ３２１を有する、“Ｒｅｐｅａｔｅｒ  Ｃｉｒｃｕｉｔ  ｗｉｔｈ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｒｅｐｅａｔｅｒ  Ｍｏｄｅ  ａｎｄ  Ｎｏｒｍａｌ  Ｒｅｐｅａｔｅｒ  Ｍｏｄｅ，Ｗｈｅｒｅｉｎ  Ｈｉｇｈ  Ｐｅｆｏｒｍａｎｃｅ  Ｒｅｐｅａｔｅｒ  Ｍｏｄｅ  Ｈａｓ  Ｆａｓｔ  Ｒｅｓｅｔ  Ｃａｐａｂｉｌｉｔｙ”というタイトルの、２００５年６月２８日に提出された、Ｒ．Ｍａｓｌｅｉｄ等による米国特許出願第１０／８７９，６４５号に関連し、該出願の全体を本願明細書に援用する。
【技術分野】
【０００２】
本発明の実施形態は、ワイヤリピータ（ｗｉｒｅ  ｒｅｐｅａｔｅｒ）に関し、特に、ワイヤアクセラレータ（ｗｉｒｅ  ａｃｃｅｌｅｒａｔｏｒ）に関する。
【背景技術】
【０００３】
回路性能の極めて重要な領域は、チップを流れる信号の伝播時間である。チップにおける長いワイヤは、該ワイヤの抵抗及びキャパシタンスにより、信号の伝播に抵抗する。チップを流れる信号の伝播は、バッファリングまたはリピータ挿入と呼ばれる場合もある増幅回路を該ワイヤに挿入することによって改善することができる。
【０００４】
ワイヤアクセラレータは、一種のワイヤリピータである。ワイヤアクセラレータは、ワイヤにおける遷移を検出し、該遷移を支援することを意図されている。従来のワイヤアクセラレータに伴う問題は、一つの遷移を支援した後に、該アクセラレータが該ワイヤを駆動し続けるため、次の遷移に抵抗するということである。
【発明の開示】
【０００５】
従って、遷移に抵抗することなく、ワイヤを駆動することができ、かつワイヤ遷移中に支援することができるワイヤアクセラレータが有用となる。本発明による実施形態は、そのようなワイヤアクセラレータを提供する。
【発明を実施するための最良の形態】
【０００６】
次に、本発明の様々な実施形態について詳細に説明し、その実施例は、添付図面に示されている。本発明は、それらの実施形態に関して記述されているが、該実施形態が、本発明を該実施形態に限定しようとするものではないことは理解されよう。逆に、本発明は、添付の特許請求の範囲によって定義された本発明の趣旨及び範囲内に含めることができる代替例、変更例及び等価物をカバーすることを意図している。さらに、本発明の以下の詳細な説明においては、本発明の十分な理解を可能にするために、多数の特定の詳細が記載されている。しかし、当業者には、本発明を、それらの特定の詳細を要することなく実施できることが正しく理解されよう。他の事例においては、周知の方法、処理手順、構成要素及び回路は、本発明の態様を不必要に分かりにくくしないように、詳細に説明されていない。
【０００７】
（ワイヤ遷移を検出し、かつ支援する回路）
図１は、本発明による、ワイヤ上の信号を駆動し、かつ信号遷移を支援する回路１０の一実施形態の概略を示す。回路１０は、該ワイヤに結合して、ワイヤリピータまたはワイヤアクセラレータとして機能させることができる。図を見て分かるように、回路１０は、該ワイヤ上で発生する遷移（例えば、立ち上がり遷移または立ち下がり遷移）を検出して該遷移を支援し、該遷移後の該ワイヤを、次の遷移に抵抗することなく、駆動する能力を提供する。
【０００８】
図１の実施形態において、回路１０は、それぞれワイヤに結合されている入力ノード３３と、出力ノード３４とを有する（具体的には、該ワイヤの第１の部分は入力ノード３３に接続されており、また、該ワイヤの第２の部分は出力ノード３４に接続されている）。代替の実施形態においては、回路１０は、ルックアサイド構成で実施することができ、この場合、該入力ノードは該出力ノードに接続されており、また、該入力ノード及び出力ノードは、共に該ワイヤに接続されている。ルックアサイド構成は、図２及び図３にそれぞれ回路３５及び３６として示されている。
【０００９】
一般に、図１の回路１０は、本願明細書において、キーパー回路、立ち上がり遷移回路及び立ち下がり遷移回路と呼ぶ３つのサブ回路を含む。図１の実施例において、該キーパー回路は、入力ノード３３と出力ノード３４との間に結合されたゲート（インバータ）１１、１２、１３及び１４からなるディレイチェーンを含む。
【００１０】
本実施形態において、上記立ち上がり遷移回路は、ＮＡＮＤゲート１５と、インバータ１７及びスタックドインバータ１８、１９、２０及び２１（スタックドインバータは、以下、図４と共にさらに説明する）からなるディレイチェーンと、擬似インバータ２２と、ハーフラッチ２３とを含む。立ち上がり検出回路は、出力トランジスタ１６を駆動する。一実施形態において、トランジスタ１６は、ｐ型素子（例えば、正チャネルＭＯＳ電界効果トランジスタまたはｐＦＥＴ）である。
【００１１】
引き続き、図１について説明すると、上記立ち下がり遷移回路は、ＮＯＲゲート２４と、インバータ２６及びスタックドインバータ２７、２８、２９及び３０からなるディレイチェーンと、擬似インバータ３１と、ハーフラッチ３２とを含む。該立ち下がり検出回路は、出力トランジスタ２５を駆動する。一実施形態において、トランジスタ２５は、ｎ型素子（例えば、負チャネルＭＯＳ電界効果トランジスタまたはｎＦＥＴ）である。
【００１２】
回路１０の動作について説明する。この考察から、上記キーパー回路、立ち上がり遷移回路及び立ち下がり遷移回路が、図１の実施例によって示されかつ説明された構成要素に限定されないことは理解されよう。例えば、ハーフラッチ２３及び３２は、フルラッチと置換することができる。また、例えば、上記ディレイチェーンにおけるインバータの数は、図１の実施例に示された数と異なっていてもよい。
【００１３】
一般に、上記立ち上がり遷移回路は、入力ノード３３での立ち上がり入力の受取りに応答して（換言すれば、立ち上がり遷移、例えば、ワイヤ上の信号における立ち上がりエッジの検出時に）、パルスを生成する。該パルスは、出力トランジスタ１６を一定期間、作動させる。その後、トランジスタ１６は、シャットオフされる。ターンオンしている間、トランジスタ１６は、出力ノード３４を高状態に駆動する。
【００１４】
同様に、上記立ち下がり遷移回路は、入力ノード３３での立ち下がり入力の受取りに応答して（換言すれば、立ち下がり遷移、例えば、ワイヤ上の信号における立ち下がりエッジの検出時に）、パルスを生成する。該パルスは、出力トランジスタ２５を一定期間、作動させる。その後、トランジスタ２５は、シャットオフされる。ターンオンしている間、トランジスタ２５は、出力ノード３４を低状態に駆動する。
【００１５】
上記キーパー回路は、上記立ち上がり及び立ち下がり遷移回路と比較して、低減された駆動強度で作動する。該キーパー回路は、トランジスタ１６、２５の動作の間に、出力ノード３４における状態を維持する。すなわち、該キーパー回路は、トランジスタ１６がシャットオフされた後（および、トランジスタ２５がターンオンする前）に、出力ノード３４における高状態を維持し、また、トランジスタ２５がターンオフした後（かつトランジスタ１６がターンオンする前）に、出力ノード３４における低状態を維持する。
【００１６】
より具体的には、回路１０は、次のように作動する。入力ノード３３における立ち上がり入力（立ち上がりエッジ）は、ＮＡＮＤゲート１５を低下させ、このことは、出力トランジスタ１６を作動させて、出力ノード３４を高状態に駆動する。また、ＮＡＮＤゲート１５の低下は、上記立ち上がり遷移回路におけるディレイチェーン（インバータ１７、スタックドインバータ１８〜２１及び擬似インバータ２２）を始動させる。上記キーパー回路におけるディレイチェーン（具体的には、インバータ１１、１２）が上昇し、ハーフラッチ３２を低状態に駆動し、該立ち下がり遷移回路をリセットする。そして、ＮＡＮＤゲート１５は、（該立ち上がり遷移回路における該ディレイチェーンによって設定された一定期間後）上昇し、このことがトランジスタ１６の動作を停止させる。また、ＮＡＮＤゲート１５の上昇は、ハーフラッチ２３を立ち下がり遷移中にリセットできるように、該ハーフラッチを解放する。トランジスタ１６がシャットオフされた後、該キーパー回路は、立ち下がり遷移が検出されるまで、出力ノード３４を高状態に保つ。
【００１７】
入力ノード３３における立ち下がり入力（立ち下がりエッジ）は、ＮＯＲゲート２４を上昇させ、このことが、出力トランジスタ２５を作動させて、出力ノード３４を低状態に駆動する。また、ＮＯＲゲート２４の上昇は、上記立ち下がり遷移回路におけるディレイチェーン（インバータ２６、スタックドインバータ２７〜３０及び擬似インバータ３１）を始動させる。該キーパー回路におけるディレイチェーン（具体的には、インバータ１１、１２）は低下し、ハーフラッチ２３を高状態に駆動し、該立ち上がり遷移回路をリセットする。そして、ＮＯＲゲート２４は、（該立ち下がり遷移回路におけるディレイチェーンによって設定された一定期間後）低下し、このことがトランジスタ２５の動作を停止させる。また、ＮＯＲゲート２４の低下は、ハーフラッチ３２を、立ち上がり遷移中にリセットできるように、該ハーフラッチを解放する。トランジスタ２５がシャットオフされた後、該キーパー回路は、立ち上がり遷移が検出されるまで、出力ノード３４を低状態に保つ。
【００１８】
従って、回路１０は、相補型エッジ検出器、すなわち、上記立ち上がり遷移回路のＮＡＮＤゲート及びディレイチェーンと、上記立ち下がり遷移回路のＮＯＲゲート及びディレイチェーンとを形成する。該立ち上がり遷移は、該立ち下がり遷移回路をリセットし、また、該立ち下がり遷移は、該立ち上がり遷移回路をリセットする。上記キーパー回路は、実際には、該回路全体の電流状態を保持するメモリとして機能する。図１の実施例において、該キーパー回路は、立ち上がり及び立ち下がり遷移サブ回路もリセットする。７００ミリボルト（ｍＶ）電源の場合、該立ち上がり及び立ち下がり遷移サブ回路は、該キーパー回路により、約３５０ｍＶでリセットされる。
【００１９】
回路１０は、実際には、４状態ドライバである。すなわち、１）立ち上がり遷移において、内部パルスが生成され、その状態が、低インピーダンス出力トランジスタによって高状態に駆動され（“ハードドライブ高”）、該立ち上がり遷移を支援する。２）続いて、該高状態を維持し、かつワイヤ上の高信号を駆動するのを支援する高インピーダンス保持状態が続く。３）次いで、低インピーダンス出力トランジスタによって低に駆動されている状態（“ハードドライブ低”）が続いて、該立ち下がり遷移を支援する。そして、４）該低状態を維持し、かつ該ワイヤ上の低信号を駆動するのを支援する別の高インピーダンス保持状態が続く。
【００２０】
図１において、‘Ｗｎ’は、空乏層幅を指し、また、‘ｍ’は、最小素子サイズ（幅）を指す。異なる値のＷｎが意図されており、また、素子幅は、一般に、Ｗｎに比例する。Ｗｎの値が、最小値より小さい素子幅を生じた場合、該素子幅は、該最小値に固定される。スタックドインバータ１８〜２１及び２７〜３０においては、ｐ型素子及びｎ型素子（図４参照）の両方があってもよく、そのため、図１においては、該ディレイチェーンの構成要素に対して、２組の寸法が示されている（βの項を含む寸法は、ｐ型素子の場合であり、他は、ｎ型素子の場合である）。
【００２１】
一実施形態において、ゲート幅と長さとの比（β）は１．７（Ｐ対Ｎの基本的な長さの比）であり、倍率（α）は、１／６（スキューしたステージの場合のベータスキュー係数）であり、相互コンダクタンス（ｇ）は８（内部ステージ間のゲイン比）である。このような値は例示的なものであり、本発明は、そのように限定されない。
【００２２】
しかし、重要なことには、大きさは、上記キーパー回路が遷移に干渉しないように選定される。すなわち、該キーパー回路は、出力ノード３４における状態を維持するが、ワイヤ遷移によって打ち負かされるように十分に弱くなっている。トランジスタ１６及び２５は、遷移間にターンオフされるため、上記立ち上がり遷移回路及び立ち下がり遷移回路もまた、遷移に干渉しない。
【００２３】
図２は、本発明による、ワイヤ信号を駆動し、信号遷移を支援する回路３５の実施形態の概略を示す。回路３５は、回路３５の入力ノード３３と出力ノード３４とが互いにルックアサイド構成で接続されている点で、図１の回路１０と異なる。回路１０及び３５に共通する構成要素には、同じ符号が付けられている。回路３６は、チップ上のワイヤに結合した場合に、ルックアサイドワイヤリピータまたはアクセラレータとして実施することができ、回路１０と同様に機能する。
【００２４】
図３は、本発明による、信号遷移を支援する回路３６の実施形態の概略を示す。回路３６は、回路３６が、キーパー回路を含まない（例えば、回路３５のインバータ１１〜１４は、回路３６には存在しない）という点で、図２の回路３５とは異なる。回路３５及び３６に共通する構成要素には、同じ符号が付けられている。回路３６は、チップ上のワイヤに結合した場合に、ルックアサイドワイヤリピータとして実施することができ、立ち上がり遷移と立ち下がり遷移との間に、上記出力ノードにおける状態を維持することを除いて、回路３５と同様に機能する。同様に、該キーパー回路は、図１の回路１０に含めなくてもよい。
【００２５】
図４は、本発明による、スタックドインバータ４０の一実施形態の概略を示す。従来のインバータとは対照的に、スタックドインバータ４０は、単一のｎ型素子に結合された１つ以上のｐ型素子を含む。そうでない場合には、スタックドインバータ４０は、多数のｐ型素子と多数のｎ型素子とを含む。図４の実施例において、スタックドインバータ４０は、２つのｐ型素子４１及び４２と、２つのｎ型素子４３及び４４とを含むが、本発明は、そのような素子の組合せまたはそのような素子の数のいずれにも限定されない。該ｎ型及びｐ型の素子のゲートは、スタックドインバータ４０の入力を構成するように結合されている。
【００２６】
上記ｐ型素子は、（適切な場合）出力を高状態に引き上げるように構成されており、上記ｎ型素子は、該出力を低状態に引き下げるように構成されている。その結果、スタックドインバータ４０のドライブ能力は、従来のインバータのドライブ能力よりも小さい。有益なことには、そのような低下したドライブ能力が、スタックドインバータ４０を流れる信号のさらなる遅延をもたらす。加えて、スタックドインバータ４０は、従来のインバータと比較して、その駆動回路に対して増加した負荷を与える。例えば、スタックドインバータ４０への信号入力は、従来のインバータにおいては２つの能動素子に結合されているのとは対照的に、４つの能動素子に結合されている。各素子は、入力キャパシタンスを呈する。このような増加したローディングは、信号伝播遅延のさらなる好ましい増加をもたらす。
【００２７】
スタックドインバータ４０の出力は、より大きな信号遅延値を実現するために、図１〜図３の回路と同様に、別のスタックドインバータの入力に結合することができる。図４の実施例においては、該出力は、ｐ型素子とｎ型素子との結合部で取られる。
【００２８】
図５は、本発明の実施形態による、様々な値のβの場合の電圧入力対電圧出力を示す、７００ミリボルト（ｍＶ）電源（Ｖｄｄ）に対する例示的なインバータ伝達曲線である。図５は、入力上の小さな電圧シフトの場合、比較的大きなシフトがその時点で実現される、中域の電圧に到達するまで、該出力上に応答はない。通常、静的回路の場合、入力スイッチ点は、入力電圧が出力電圧に等しく、そのため、該スイッチング点が、βの関数としてほんの少しだけシフトする点として定義される。しかし、図１〜図３も参照すると、ＮＡＮＤゲート１５及びＮＯＲゲート２４は、単に個々のトランジスタ（それぞれ、トランジスタ１６及び２５）を駆動し、そのため、論理ゲート１５及び２４の出力電圧は、回路１０、３５または３６が機能するためにそれぞれの入力電圧に達する必要はない。その代わり、論理ゲート１５及び２４は、単に、それぞれの出力トランジスタ１６及び２５のスイッチ点（閾電圧）まで駆動すればよい。
【００２９】
図５を見て、図１〜図３も参照すると、出力ｐＦＥＴスイッチ点（例えば、トランジスタ１６）は、Ｖｄｄ未満の約５０ｍＶである。０．５に等しいβの曲線の場合、このことは、ＮＡＮＤゲート１５の立ち上がりスイッチ点を、Ｖｄｄ／２から約２１０ｍＶへ約１４０ｍＶだけ低下させる。該出力ｎＦＥＴのスイッチ点（例えば、トランジスタ２５）及びＮＯＲゲート２４の立ち下がりスイッチ点は、同様に、９．５に等しいβに影響される。
【００３０】
従って、出力ｐＦＥＴの場合、入力電圧スイッチ点は、７００ｍＶ電源の場合に、Ｖｄｄ／２から有利な方向に（すなわち、下方に）約１４０ｍＶ移動する。同様に、出力ｎＦＥＴの場合、入力電圧スイッチ点は、７００ｍＶ電源の場合に、Ｖｄｄ／２から約１４０ｍＶ移動する。その結果、該入力スイッチング点は、ｐＦＥＴ出力及びｎＦＥＴ出力の場合に、それぞれ、Ｖｄｄの約３分の１及び３分の２になる。従って、該スイッチ点は、互いに比較的離れて有利に移動する。別の利点は、遷移（立ち上がりまたは立ち下がり）の減弱した部分が、回路１０、３５及び３６（図１〜図３）が作動するのに必要であるということである。すなわち、論理ゲート１５及び２４は、より低い電圧で作動することになり、そのため、回路１０、３５及び３６は、遷移をより早く検出することになり、その結果、該遷移をより早く支援することができる。
【００３１】
要約すると、図１〜図３の回路１０、３５及び３６のいずれかを信号を伝播するワイヤに接続した状態で、該信号が遷移し始めると、該回路は、そのメイン出力（トランジスタ１６及び２５）が高インピーダンス状態にある（該トランジスタはシャットオフされている）ため、該遷移に対抗しない。一旦、（立ち上がりまたは立ち下がり遷移があるか否かにより、ＮＡＮＤゲート１５またはＮＯＲゲート２４において）入力スイッチ点に達すると、適切な出力トランジスタ（それぞれ、トランジスタ１６または２５）がターンオンして、該遷移を支援し、その後、再びターンオフする。回路１０及び３５は、該ワイヤの駆動を支援し続けるために、電流の出力状態（高または低）を維持する。
【００３２】
（異なる作動及びリセット電圧範囲を有するリピータ回路）
図６は、本発明による、ワイヤ信号を駆動し、信号遷移を支援する回路６０の実施形態の概略を示す。回路６０は、キーパー回路がインバータ１３及び１４のみを含むという点で図１の回路１０と異なる。また、回路６０は、ハーフラッチの代わりに、フルラッチ６５及び６６を含むが、ハーフラッチは、ハーフラッチの代わりに、回路６０に用いることができる。回路１０及び６０に共通する他の構成要素には同じ符号を付けている。回路６０は、図６の実施例に示されている構成要素に限定されず、すなわち、回路６０によって実行される機能を持ち続けながら、回路６０のデザインの変形が可能である。回路６０は、回路１０のものと同様に、チップ上のワイヤに結合した場合に、ワイヤリピータまたはアクセラレータとして実施することができる。また、一実施形態において、該キーパー回路（例えば、インバータ１３及び１４）は、図３に示すものと同様に、省かれている。
【００３３】
回路６０と回路１０の他の違いは、回路６０が、本願明細書において立ち上がり遷移リセット回路及び立ち下がり遷移リセット回路と呼ぶ２つの追加的なサブ回路を含むということである。図６の実施例において、該立ち上がり遷移リセット回路は、インバータ６１及び６２からなるリセットチェーンを含み、該立ち下がり遷移リセット回路は、インバータ６３及び６４からなるリセットチェーンを含む。該立ち上がり遷移リセット回路は、該立ち上がり遷移回路をリセットするためのものであり、該立ち下がり遷移リセット回路は、該立ち下がり遷移回路をリセットするためのものである。
【００３４】
図１に関して上述したように、回路１０のキーパー回路は、上記立ち上がり及び立ち下がり遷移サブ回路をリセットするのに用いられる。７００ｍＶ電源の場合、該立ち上がり及び立ち下がり遷移サブ回路は、回路１０のキーパー回路により、約３５０ｍＶでリセットされる。図５に関して上述したように、該立ち上がり及び立ち下がり遷移サブ回路は、それぞれ、Ｖｄｄの約３分の１及び３分の２で作動する。別々の立ち上がり及び立ち下がり遷移リセット回路の導入は、回路１０の立ち上がり及び立ち下がり遷移サブ回路が、それぞれのスイッチ点より上でリセット点より下にある作動シナリオに対応する。このようなシナリオは、比較的遅い遷移の結果として生じる可能性があり、また、該作動スイッチ点とリセットスイッチ点との間の範囲内での発振をもたらす可能性がある。そのような発振は、電力を浪費する可能性があり、また、出力３４においてグリッチを生じる可能性があるため望ましくないが、それ以外では回路１０の作動性には影響を及ぼさない。
【００３５】
回路６０は、上記立ち上がり及び立ち下がり遷移リセットサブ回路のリセット点が、該サブ回路それぞれの作動範囲が該立ち上がり及び立ち下がり遷移サブ回路のそれぞれの作動範囲にオーバーラップしないように有利にシフトされるように必要な規模になっている。図６において、‘ｔ’は、素子の幅の任意の単位である。
【００３６】
本発明の一実施形態による、７００ｍＶ電源の場合の作動範囲を表１に示す。
【表１】
2008502288.tif 000003
【００３７】
本実施形態においては、上記立ち上がり遷移回路及び立ち上がり遷移リセット回路の場合の範囲が重複しないだけではなく、ある程度のマージンが該範囲内に含まれていることに留意する。上記立ち下がり遷移回路及び立ち下がり遷移リセット回路の場合も同様である。電圧範囲は、β比によって制御され、該比は、現代の相補型ＭＯＳ（ＣＭＯＳ）チップに対して、良好に維持され、かつ良好に追従し、そのため、良好な半導体プロセストラッキングがある。
【００３８】
また、発振を抑えるのを補助するために、立ち上がりと立ち下がりリセット電圧はかなり離れており、その結果、回路６０内には実質的なヒステリシスがある。本実施形態においては、７００ｍＶ電源の場合、入力（立ち上がりまたは立ち下がり）は、相補的な（逆の）遷移回路（それぞれ、立ち下がりまたは立ち上がり）が作動する前にＶｄｄの約３分の２まで増加しなければならない。
【００３９】
図７は、本発明による、ワイヤ信号を駆動し、信号遷移を支援する回路７０の実施形態の概略を示す。回路７０は、回路７０の入力ノード３３及び出力ノード３４が、ルックアサイド構成で互いに接続されている点で、図６の回路６０と異なる。回路６０及び７０に共通する構成要素には、同じ符号が付けられている。回路７０は、チップ上のワイヤに結合した場合に、ルックアサイドワイヤリピータまたはアクセラレータとして実施することができる。一実施形態において、キーパー回路（例えば、インバータ１３及び１４）は、図３で上述したものと同様に、省かれている。
【００４０】
多数の回路７０が同じワイヤに接続された場合、該多数の回路間で発生する発振の可能性は、上述した大きなヒステリシスにより、本質的になくなる。上記回路のうちの一方は、隣接する回路が、作動電圧範囲の他方の極値にあるときに、該作動電圧範囲の一方の極値になければならないため、発振の可能性は少ない。発振した場合には、該システムは、隣接する回路が異なるレートで循環するように、安定状態まで減衰することになる。
【００４１】
図８は、本発明の一実施形態による、信号遷移を支援する方法のフローチャート８０である。特定のステップがフローチャート８０に開示されているが、そのようなステップは、例示的なものである。すなわち、本発明の実施形態は、様々な他のステップまたはフローチャート８０に示すステップの変形例を実行するのに適している。フローチャート８０のステップは、図示したのとは異なる順序で実行してもよく、また、フローチャート８０の全てのステップを実行しなくてもよいことは、正しく認識されよう。
【００４２】
ステップ８１において、立ち上がり入力が、ワイヤに結合された回路に受け取られる。該立ち上がり入力は、該ワイヤ上の立ち上がり遷移を示す。該立ち上がり入力は、該回路の立ち上がり遷移サブ回路内の第１のトランジスタを一定期間、ターンオンさせて、該回路の出力を高状態まで駆動し、該立ち上がり遷移を支援する。その後、該第１のトランジスタは、ターンオフする。上記立ち上がり遷移サブ回路は、第１の閾電圧超で作動する。
【００４３】
ステップ８２において、立ち下がり遷移サブ回路の構成要素は、立ち下がり遷移リセットサブ回路を用いてリセットされる。該立ち下がり遷移リセットサブ回路は、第２の閾電圧超で作動する。
【００４４】
ステップ８３において、ワイヤ上の立ち下がり遷移を示す立ち下がり入力が、上記回路で受取られる。該立ち下がり入力は、上記立ち下がり遷移サブ回路内の第２のトランジスタを一定期間、ターンオンさせて、該出力を低状態まで駆動し、該立ち下がり遷移を支援する。該第２のトランジスタは、その後、ターンオフする。該立ち下がり遷移サブ回路は、第２の閾電圧未満で作動する。
【００４５】
ステップ８４において、上記立ち上がり遷移サブ回路の構成要素は、立ち上がり遷移リセット回路を用いてリセットされる。該立ち上がり遷移リセットサブ回路は、上記第１の閾電圧未満で作動する。
【００４６】
図９は、本発明の一実施形態による、「フィードスルー」方式でワイヤ９１に結合された、それぞれ図６及び図７の回路６０または７０等の回路９０を示す。図９の実施例において、ワイヤ９１は、実質的に、第１の部分（９１ａ）及び第２の部分（９１ｂ）からなる。ワイヤ９１上の信号は、入力３３で回路９０に入り、出力３４で該回路を出る。本発明の実施形態によれば、回路９０は、上述したように、ワイヤ９１上の立ち上がりまたは立ち下がり信号遷移を支援するワイヤリピータ／アクセラレータとして機能する。様々な実施形態において、ワイヤ９１上の信号は、上述したように、回路９０によって駆動される。
【００４７】
図１０は、本発明の一実施形態による、「ルックアサイド」方式でワイヤ１０１に結合された、それぞれ図６及び図７の回路６０または７０等の回路１００を示す。ワイヤ１０１上の信号は、入力３３で回路１００に入り、出力３４で該回路を出る。本発明の実施形態によれば、回路１００は、上述したように、ワイヤ１０１上での立ち上がりまたは立ち下がり信号遷移を支援するワイヤリピータ／アクセラレータとして機能する。様々な実施形態において、ワイヤ１０１上の信号は、上述したように、回路１００によって駆動される。
【００４８】
要約すれば、本発明の実施形態は、（チップ上のワイヤ等の）ワイヤ上の信号遷移を支援する回路（例えば、ワイヤアクセラレータ及びリピータ）、及びその方法を提供する。本発明による回路の実施形態は、該遷移に抗することなく、該ワイヤ上の信号を駆動し、かつワイヤ遷移中に支援することができる。重複しない電圧範囲を有する別々のリセットサブ回路は、該回路内での発振防止に用いられる。
【００４９】
上述したように、本発明による実施形態を説明した。本発明は、特定の実施形態に関して説明してきたが、本発明は、そのような実施形態によって限定されるものと解釈すべきではなく、特許請求の範囲に従って解釈すべきであることを、正しく認識すべきである。
【００５０】
要約すると、この文書は、ワイヤ上の信号遷移を支援する回路、およびその方法を開示したものである。
【００５１】
第１のサブ回路は、該回路の出力に結合されている第１のトランジスタを、立ち上がり遷移の間、ターンオンさせ、該出力を高状態に駆動して、該立ち上がり遷移を支援する。第２のサブ回路は、該回路の出力に結合されている第２のトランジスタを、立ち下がり遷移の間、ターンオンさせ、該出力を低状態に駆動して、該立ち下がり遷移を支援する。第３のサブ回路は、該第１のサブ回路の構成要素をリセットする。該第１のサブ回路は、第１の閾電圧超で作動し、該第３のサブ回路は、該第１の閾電圧未満で作動する。第４のサブ回路は、該第２のサブ回路の構成要素をリセットする。該第２のサブ回路は、第２の閾電圧未満で作動し、該第４のサブ回路は、該第２の閾電圧超で作動する。
【図面の簡単な説明】
【００５２】
この明細書の一部に組込まれ、かつこの明細書の一部を構成する添付図面は、本発明の実施形態を示し、また、該説明と共に、本発明の原理を説明するのに役に立つ。この説明で参照される該図面は、具体的に言及されていない限り、原寸に比例して描かれているものと理解すべきではない。
【図１】本発明による、信号遷移を支援する回路の一実施形態の概略を示す。
【図２】本発明による、信号遷移を支援する回路の別の実施形態の概略を示す。
【図３】本発明による、信号遷移を支援する回路のさらに別の実施形態の概略を示す。
【図４】本発明によるスタックドインバータの一実施形態の概略を示す。
【図５】本発明の実施形態による、インバータ電圧対電圧出力の曲線である。
【図６】本発明による、回路がリセット回路を含む、信号遷移を支援する回路の実施形態の概略を示す。
【図７】本発明による、回路がリセット回路を含む、信号遷移を支援する回路の別の実施形態の概略を示す。
【図８】本発明の一実施形態による、信号遷移を支援する方法のフローチャートである。
【図９】本発明の一実施形態による、ワイヤに結合された回路を示すブロック図である。
【図１０】本発明の別の実施形態による、ワイヤに結合された回路を示すブロック図である。
【図１】
2008502288.tif 000004
【図２】
2008502288.tif 000005
【図３】
2008502288.tif 000006
【図４】
2008502288.tif 000007
【図５】
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【図６】
2008502288.tif 000009
【図７】
2008502288.tif 000010
【図８】
2008502288.tif 000011
【図９】
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【図１０】
2008502288.tif 000013
【手続補正書】
【提出日】平成19年6月12日(2007.6.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号を伝播するワイヤと、
前記ワイヤに結合された回路であって、前記ワイヤ上の信号の遷移を検出するように作動可能であり、さらに、前記遷移を支援し、前記遷移後に、前記信号を駆動するように作動可能であり、前記回路が第１の電圧範囲内で作動している状態で、前記遷移を支援し、かつ前記信号を駆動し、前記回路が、前記第１の電圧範囲と重複しない第２の電圧範囲内で作動している状態で、次の遷移のためにリセットされる、回路と、
を備え、前記第１の電圧範囲と前記第２の電圧範囲との間には、これらの範囲の間にマージンを生成する電圧のギャップがある、デバイス。
【請求項２】
前記遷移が立ち上がり遷移であり、前記回路が、
前記ワイヤに接続され、閾電圧超の範囲で作動する立ち上がり遷移サブ回路と、
前記立ち上がり遷移サブ回路に接続され、閾電圧未満の範囲で作動するリセットサブ回路と、
を備える、請求項１に記載のデバイス。
【請求項３】
前記リセット回路が複数のインバータを備え、前記立ち上がり遷移回路が、
前記インバータに接続されたＮＡＮＤゲートと、
前記ＮＡＮＤゲートに接続されたディレイチェーンと、
前記ＮＡＮＤゲートに接続されたｐ型トランジスタと、
を備える、請求項２に記載のデバイス。
【請求項４】
前記遷移が立ち下がり遷移であり、前記回路が、
前記ワイヤに接続され、閾電圧未満の範囲で作動する立ち下がり遷移サブ回路と、
前記立ち下がり遷移サブ回路に接続され、前記閾電圧超の範囲で作動するリセットサブ回路と、
を備える、請求項１に記載のデバイス。
【請求項５】
前記リセット回路が複数のインバータを備え、前記立ち上がり遷移回路が、
前記インバータに接続されたＮＯＲゲートと、
前記ＮＯＲゲートに接続されたディレイチェーンと、
前記ＮＯＲゲートに接続されたｎ型トランジスタと、
を備える、請求項４に記載のデバイス。
【請求項６】
前記回路が、前記回路の出力における状態を維持するサブ回路を備える、請求項１に記載のデバイス。
【請求項７】
前記回路の入力が、前記回路の出力に接続されており、さらに、前記入力及び前記出力が、ルックアサイド構成で前記ワイヤに結合されている、請求項１に記載のデバイス。
【請求項８】
ワイヤ上の信号遷移を支援する回路であって、
前記ワイヤに結合され、前記ワイヤ上の信号の立ち上がり遷移に応答して第１のトランジスタをターンオンさせ、その後、一定期間後にターンオフさせる第１の回路であって、前記第１のトランジスタが、前記回路の出力を高状態に駆動して、前記立ち上がり遷移を支援する、第１の回路と、
前記ワイヤに結合され、前記ワイヤ上の信号の立ち下がり遷移に応答して第２のトランジスタをターンオンさせ、その後、一定期間後にターンオフさせる第２の回路であって、前記第２のトランジスタが、前記出力を低状態に駆動して、前記立ち下がり遷移を支援する第２の回路と、
前記第１の回路に結合され、前記第１の回路の構成要素をリセットする第３の回路であって、前記第１の回路が第１の閾電圧超で作動し、前記第３の回路が前記第１の閾電圧未満で作動する、第３の回路と、
前記第２の回路に結合され、前記第２の回路の構成要素をリセットする第４の回路であって、前記第２の回路が第２の閾電圧未満で作動し、前記第４の回路が、前記第２の閾電圧超で作動する、第４の回路と、
を備える、回路。
【請求項９】
前記第３の回路が第１の複数のゲートを備え、前記第４の回路が、第２の複数のゲートを備える、請求項８に記載の回路。
【請求項１０】
前記ワイヤに結合され、前記立ち上がり遷移と前記立ち下がり遷移との間に、前記出力における前記高状態を維持し、前記立ち下がり遷移と次の立ち上がり遷移との間に、前記低状態を維持する第５の回路をさらに備える、請求項８に記載の回路。
【請求項１１】
前記第５の回路が複数のゲートを備える、請求項１０に記載の回路。
【請求項１２】
前記回路の入力が前記出力に接続されており、前記入力及び前記出力が、ルックアサイド構成で前記ワイヤに結合されている、請求項８に記載の回路。
【請求項１３】
前記第１の回路が、
前記ワイヤに接続されたＮＡＮＤゲートと、
前記ＮＡＮＤゲートに接続されたディレイチェーンと、
を備える、請求項８に記載の回路。
【請求項１４】
前記第１のトランジスタがｐ型素子である、請求項８に記載の回路。
【請求項１５】
前記第２の回路が、
前記ワイヤに接続されたＮＯＲゲートと、
前記ＮＯＲゲートに接続されたディレイチェーンと、
を備える、請求項８に記載の回路。
【請求項１６】
前記第２のトランジスタがｎ型素子である、請求項８に記載の回路。
【請求項１７】
ワイヤに結合された回路における、前記ワイヤ上の信号遷移を支援する方法であって、
前記ワイヤ上の立ち上がり遷移を示す立ち上がり入力を、前記回路で受取ることであって、前記立ち上がり入力は、前記回路の第１のサブ回路内の第１のトランジスタを一定期間、ターンオンし、前記回路の出力を高状態に駆動して、前記立ち上がり遷移を支援し、前記第１のトランジスタはその後、ターンオフし、前記第１のサブ回路は、第１の閾電圧超で作動する；
前記ワイヤ上の立ち下がり遷移を示す立ち下がり入力を、前記回路で受取ることであって、前記立ち下がり入力は、前記回路の第２のサブ回路内の第２のトランジスタを一定期間、ターンオンし、前記出力を低状態に駆動して、前記立ち下がり遷移を支援し、前記第２のトランジスタはその後、ターンオフし、前記第２のサブ回路は、第２の閾電圧未満で作動する；
前記第１のサブ回路の構成要素を、第３のサブ回路を用いてリセットすることであって、前記第３のサブ回路が、前記第１の閾電圧未満で作動する；
前記第２のサブ回路の構成要素を、第４のサブ回路を用いてリセットすることであって、前記第４のサブ回路が、前記第２の閾電圧超で作動する；
を備える、方法。
【請求項１８】
前記第１のトランジスタが、前記ワイヤに接続されたＮＡＮＤゲート及び前記ＮＡＮＤゲートに接続されたディレイチェーンを備える回路に結合されている、請求項１７に記載の方法。
【請求項１９】
前記第１のトランジスタがｐ型素子である、請求項１７に記載の方法。
【請求項２０】
前記第２のトランジスタが、前記ワイヤに接続されたＮＯＲゲート及び前記ＮＯＲゲートに接続されたディレイチェーンを備える回路に結合されている、請求項１７に記載の方法。
【請求項２１】
前記第２のトランジスタがｎ型素子である、請求項１７に記載の方法。
【請求項２２】
前記立ち上がり遷移後、および各立ち下がり遷移前に、前記出力を前記高状態に維持するステップと、
前記立ち下がり遷移後、および次の立ち上がり遷移前に、前記出力を前記低状態に維持するステップと、
をさらに備える、請求項１７に記載の方法。
【請求項２３】
前記第３のサブ回路が第１の複数のゲートを備え、前記第４の回路が、第２の複数のゲートを備える、請求項１７に記載の方法。
【請求項２４】
前記回路の入力が、前記出力に接続されており、前記入力及び出力が、ルックアサイド構成で前記ワイヤに結合されている、請求項１７に記載の方法。
【国際調査報告】
2008502288.tif 000014
2008502288.tif 000015
2008502288.tif 000016