(57)【要約】本発明は、光感度を向上させ、隣接画素間のクロストークを除去することが可能な、隆起したフォトダイオードを備えたイメージセンサの画素の製造方法及びこれを用いて形成されたイメージセンサの画素に関する。本発明に係る半導体イメージセンサの画素は、半導体基板の表面上に、隆起した形状を有するフォトダイオードを含む。イメージセンサの画素の表面積に比べて、フォトダイオードの表面積が増加して、光感度を向上できる。さらに、充填率の向上によって、マイクロレンズを要しない。また、隣接画素間のクロストークを除去することができる。
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【特許請求の範囲】
【請求項１】
半導体イメージセンサの画素であって、
半導体基板の表面上に隆起した形状を有するフォトダイオードを含むイメージセンサの画素。
【請求項２】
半導体イメージセンサの画素であって、
半導体基板の表面下に形成されたフォトダイオードと、
前記半導体基板の表面上に隆起した形状を有するフォトダイオードと、を含むイメージセンサの画素。
【請求項３】
前記隆起した形状を有するフォトダイオードは、エピタキシャル成長により形成されている請求項１又は２に記載のイメージセンサの画素。
【請求項４】
前記半導体基板の表面下に形成されたフォトダイオードおよび、前記半導体基板の表面上に隆起した形状を有するフォトダイオードは、イオン注入プロセスを経ている請求項１に記載のイメージセンサの画素。
【請求項５】
前記エピタキシャル成長により形成された後、イオン注入プロセスを経ている請求項３に記載のイメージセンサの画素。
【請求項６】
前記エピタキシャル成長は、前記半導体基板の表面下に形成されたフォトダイオードから始まることを特徴とする請求項３に記載のイメージセンサの画素。
【請求項７】
半導体イメージセンサの画素であって、
半導体基板の表面下に形成された第１のフォトダイオードと、
前記半導体基板の表面上に隆起した形状を有し、前記第１のフォトダイオードの上部に位置した第２のフォトダイオードと、を含むイメージセンサの画素。
【請求項８】
前記半導体基板は、
ウエルと、
前記ウエルより薄い厚さを有するトレンチ分離領域と、を含む請求項１、２、７の何れかに記載のイメージセンサの画素。
【請求項９】
イメージセンサの画素を製造する方法であって、
（ａ）半導体基板の内部に、イオン注入により前記基板と反対の導電型を有する第１の領域を形成するステップと、
（ｂ）前記基板上に、所定の厚さを持つエピタキシャル層を形成するステップと、を含むイメージセンサの画素の製造方法。
【請求項１０】
イメージセンサの画素を製造する方法であって、
半導体基板の内部に、イオン注入により前記基板と反対の導電型を有する第１の領域を形成するステップと、
前記基板上に、所定の厚さを持つエピタキシャル層を形成するステップと、
前記エピタキシャル層にイオン注入をするステップと、を含むイメージセンサの画素の製造方法。
【請求項１１】
（ｂ）ステップは、前記第１の領域から始まるようにした請求項９又は１０に記載のイメージセンサの画素の製造方法。
【請求項１２】
（ａ）前記半導体基板に、前記基板と反対の導電型を有するウエルを形成するステップと、
（ｂ）前記ウエルより浅いトレンチ領域を形成するステップと、をさらに含む請求項９又は１０に記載のイメージセンサの画素の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサの構造及びその製造方法に関し、特に、４−トランジスタＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサのアクティブ画素に関する。
【背景技術】
【０００２】
イメージセンサは、外部のエネルギー（例えば、光子）に感度を有する半導体デバイスの性質を用いて、イメージを取り込む装置である。自然界に存在する各被写体から発する光は、例えば、波長などの固有のエネルギー値を持つ。イメージセンサの画素は、各被写体から発する光を感知して、電気的な値に変換する。このようなイメージセンサの画素の１つが、４−トランジスタＣＭＯＳアクティブ画素である。
【０００３】
図１は、４つのトランジスタ１１０〜１４０と１つのフォトダイオード１９０とから構成されたイメージセンサの回路図を示したものである。イメージセンサ回路の概略的な動作は、以下の通りである。最初に、リセット(RESET)区間では、ＲＸ信号とＴＸ信号とによって、フォトダイオード１９０がリセットされた後、フォトダイオードに集光された光は、電気信号に変換され、伝送トランジスタ１１０、駆動トランジスタ１３０、及び、選択トランジスタ１４０を経て、出力ノードであるＶｏｕｔに伝達される。
【０００４】
図２は、このような４−トランジスタイメージセンサの平面構造を示したものであり、図３は、図２の断面図を示したものである。ここで、アクティブ画素を構成する４つのトランジスタの１１０〜１４０は、図１の符号と同様であることに留意されたい。
【０００５】
伝送トランジスタ１１０とリセットトランジスタ１２０との間のノードは、コンタクト領域を通った金属層１２５によりドライバートランジスタ１３０のゲートと接続される。製造の順序上、Ｐ型ウエル(p-well)層１５０は、フォトダイオードの形成領域のために設けられたものである。
【０００６】
特に、ＣＭＯＳ技術を用いたイメージセンサは、漏洩がより少ないエピタキシャル(epitaxial)成長された半導体基板を使用することで、さらに向上したセンサ特性が得られる。
【０００７】
ＰＤＮ層１６０は、フォトダイオード１９０のカソードにＮ型不純物をイオン注入して形成し、ＰＤＰ層１８０は、フォトダイオード１９０のアノードにＰ型不純物をイオン注入して形成する。ＰＤＮ層１６０とＰＤＰ層１８０とが重なり合う領域がＰＮ接合を形成し、フォトダイオードエリアになる。
【０００８】
ＰＤＣ層１８５は、フォトダイオードと伝送トランジスタ１１０のソース領域との連結のためのものである。
【０００９】
一方、半導体技術の発達に伴い、イメージセンサの画素の大きさも益々小さくなるだけでなく、フォトダイオードもまた小さくなっている。さらに、半導体基板上で重なり合う絶縁層および金属配線層も増えているため、画素の表面からフォトダイオードまでの距離が大きくなり、画素のフォトダイオードに集光される光量も益々減少して、イメージセンサの画質低下が避けられない。
【００１０】
このような課題を克服するために、従来の方法は、図４に示すように、完成した画素のカラーフィルタ４１０上の最上層部に凸レンズ状のマイクロレンズ４２０を形成することで、イメージセンサに入ってくる入射光を集光できるようにして、フォトダイオードに到達する光量を増加させている。
【００１１】
一般に、イメージセンサでは、フォトダイオードの面積が大きいほど、光量が増加して、より向上した映像が得られることは、よく知られている。全画素のうち、フォトダイオードが占める面積を充填率(fill factor)と呼ぶが、この充填率を用いて画素の特性を評価することもできる。図２の平面図から分かるように、従来のアクティブ画素では、フォトダイオードとトランジスタとを平面上に配置するしかなく、最新の充填率の値でも６〜１６％程度に過ぎず、光感度(photo sensitivity)が低下している。さらに、隣の画素間の距離が短くなり、クロストーク(cross-talk)もまた益々深刻化して、ノイズが多く発生することになる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、制限された画素の大きさ内でもフォトダイオードの面積が増加するように、半導体基板上に隆起した構造のイメージセンサの画素及びその製造方法を提供することにある。
【００１３】
本発明の他の目的は、隣接画素間のクロストーク現象が最小化されるようにしたイメージセンサの画素を提供することにある。
【００１４】
本発明の更に他の目的は、制限された画素面積でより大きいフォトダイオードを構成できるようにして、より感度が良く、鮮明なイメージセンサを提供することにある。
【００１５】
本発明の更に他の目的は、マイクロレンズを要しないイメージセンサの画素構造を提供することにある。
【００１６】
本発明の更に他の目的は、本発明に係るイメージセンサを装着した電子機器を経済的に提供することにある。
【課題を解決するための手段】
【００１７】
本発明の一態様によれば、本発明のイメージセンサの画素は、半導体基板の表面上に隆起した形状を有するフォトダイオードを含む。
【００１８】
本発明の他の態様によれば、本発明のイメージセンサの画素は、半導体基板の表面下に形成されたフォトダイオードと、前記半導体基板の表面上に隆起した形状を有するフォトダイオードと、を含む。
【００１９】
本発明の他の態様によれば、本発明のイメージセンサの画素は、半導体基板の表面下に形成された第１のフォトダイオードと、前記半導体基板の表面上に隆起した形状を有し、前記第１のフォトダイオードの上部に位置した第２のフォトダイオードと、を含む。
【００２０】
本発明の他の態様によれば、イメージセンサの画素を製造する方法において、（ａ）半導体基板の内部に、イオン注入により前記基板と反対の導電型を有する第１の領域を形成するステップと、（ｂ）前記基板上に、所定の厚さを持つエピタキシャル層を形成するステップと、を含む。
【００２１】
本発明の他の態様によれば、イメージセンサの画素を製造する方法において、半導体基板の内部に、イオン注入により前記基板と反対の導電型を有する第１の領域を形成するステップと、前記基板上に、所定の厚さを持つエピタキシャル層を形成するステップと、前記エピタキシャル層にイオン注入をするステップと、を含む。
【発明を実施するための最良の形態】
【００２２】
本発明およびその利点、ならびに本発明の実施によって達成される目的を十分に理解するために、本発明の例示的な実施形態を説明する添付図面が参照される。
【００２３】
以下、添付の図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に示された同じ参照符号は、同じ部材を示す。
【００２４】
図５は、本発明の画素の平面図を示したもので、特に、トランジスタとフォトダイオードの幾つかの層だけを示している。４つのトランジスタ５１０〜５４０は、それぞれ伝送トランジスタ５１０、リセットトランジスタ５２０、駆動トランジスタ５３０、及び、選択トランジスタ５４０を表す。これらのトランジスタのゲートの入力は、それぞれＴｘ、Ｒｘ、Ｄｘ及びＳｘで示している。
【００２５】
Ｐ型ウエル層５５２は、層の内部領域へのＰ型イオン注入を防止する層であり、アクティブ層５５４は、フォトダイオードのアノード領域が形成される領域である。
【００２６】
ＰＤＣ層５５３は、フォトダイオードのカソードと、伝送トランジスタ５１０のソース領域とを互いに電気的に接続するための層である。
【００２７】
アクティブ層５５７は、トランジスタのソース又はドレインが形成される部分である。
【００２８】
Ｎ型イオン注入層５５８は、画素のアクティブ素子であるトランジスタが、Ｎチャンネル型になるために、イオン注入をする際に使われる層である。
【００２９】
図６は、図５の図面に２つの層を加えたものである。ＰＤ層５７１は、フォトダイオードが形成される領域を定義する層であり、製造工程では、この層のフォトマスクを用いてエッチングする方法によりフォトダイオード領域を定義する。ＰＤ防止層５７２は、２つのフォトダイオードを形成するために使われる層である。
【００３０】
図７は、金属配線部分を強調した図である。第１のコンタクト５８１は、第１層の金属配線とのコンタクトを表わす領域であり、第２のコンタクト５８２は、第２層の金属配線とのコンタクトを表わす領域である。第２層の１つの金属配線５８５は、伝送トランジスタ５１０のゲートに伝達信号Ｔｘを印加するためのものである。第２層の他の金属配線５８６は、画素に電源電圧を伝達するためのものである。第１層の金属配線５８４は、伝送トランジスタのドレインノードを、ドライバートランジスタ５３０のゲートに接続するためのものである。
【００３１】
図５から図７は、半導体の製造工程の特性上、複雑な複数の層を別々に説明したに過ぎず、実際には、これらが適宜に組み合わせられていることを留意すべきである。
【００３２】
図８から図９は、図７に示した本発明の画素をＸ−Ｘ’に沿った断面図である。この図面を参照して、本発明の画素を製造するための方法を示す実施形態を説明する。
【００３３】
図８は、本発明の画素のフォトダイオード部分の製造方法を説明する断面図である。本発明のイメージセンサを製造するために使用する半導体基板６０１は、望ましくは、Ｐ型で、１０〜１５ｏｈｍ−ｃｍ程度の抵抗特性を有する。従来、イメージーセンサ用基板として、漏洩電流が特に少ないエピタキシャル成長基板が使用されていたが、本発明では、十分に大きい充填率を達成できるため、強いて高価格なエピタキシャル成長基板を使用する必要がない。
【００３４】
半導体基板６０１からＰ型ウエル６０２を形成した後、ゲート６１１、６１２およびゲートの側壁６１３を作った後、イオン注入により、伝送トランジスタとフォトダイオードとが接続される部位６０４を形成する。次に、ドレイン領域６０７をイオン注入により形成した後、窒化物層６１４にてゲート６１１、６１２を覆い、フローティング絶縁膜、例えば、リン成分を含むＰＳＧ膜６０８にて窒化物層６１４を覆う。
【００３５】
この場合、ＰＳＧ膜とともに、ボロン成分を含むＢＳＧ膜にて窒化物層６１４をさらに覆い、二重膜６０８を形成してもよい。また、ＰＳＧ膜、または、ＰＳＧ−ＢＳＧ二重膜の形成後に続いて、公知の化学機械研磨法(Chemical Mechanical Polishing、ＣＭＰ)を用いて、平坦化を行ってもかまわない。
【００３６】
隣接画素間の電気絶縁のために、伝送トランジスタのドレイン６０７の隣りには、トレンチ６０５が形成される。
【００３７】
ＢＳＧ層６０８上に酸化物層６０９を形成し、フォトダイオード領域を作るためのフォトレジスト層６２１を成膜した後、フォトダイオード形成マスクを用いてエッチング処理する。
【００３８】
次に、フォトダイオードの連結部６０４の下に、イオン注入による第１のＮ型領域６０３を形成する。理論的に、第１のＮ型領域６０３とＰ型基板６０１との間、及び、第１のＮ型領域６０３とＰ型ウエル６０２との間は、ＰＮ接合領域となり、光を受けて、これに相応する電荷キャリアを生成する領域は、第１のＮ型領域６０３の全体となる。
【００３９】
次の工程は、図９に示すように、第１のＮ型領域６０３からエピタキシャル層６３３を成長させた後、エピタキシャル層６３３にＮ型不純物をイオン注入する。このエピタキシャル層は、第２のＮ型領域となる。このイオン注入過程は、場合によって省略してもかまわない。エピタキシャル層６３３の上層部６３１のみにＰ型不純物をイオン注入して、上層部６３１を第１のＰ型領域に変換する。この過程が終わると、第２のＮ型領域６３３と第１のＰ型領域６３１とは、第１ダイオード６０３とは異なる第２のダイオード６３３になり、その結果、１つの画素に、事実上、２つのダイオードが存在することになる。
【００４０】
図１０は、図７の図面においてＹ−Ｙ’に沿った断面図である。図１０の工程が終わった後、フォトダイオード領域を定義するマスク層６４１を用いて、フォトダイオード領域以外の領域に、Ｐ型不純物をイオン注入して、第２のＰ型領域６４３を形成する。第２のＰ型領域６４３により、第２のダイオードのＰＮ接合領域はより広がって、入射光により電荷キャリアが生じる領域が広がるようになるため、クロストークの無い、強い電気信号の生成が可能となる。
【００４１】
図１１は、本発明において、隣接画素のフォトダイオード部分だけを示した断面図である。この図面を参照すれば、本発明のもう一つの利点が明確に表れている。カラーフィルタ６５９を介して入射光のうち垂直に入射する光は、第２のフォトダイオード６３３で電荷キャリアを生成する。しかしながら、従来のフォトダイオードとは異なり、斜めに入射する光に対しても絶縁膜６４３により全反射され、第２のフォトダイオードの内部に導入され、集光効率を最大化している。絶縁膜は、前述したように、ＢＳＧ、またはＰＳＧ、またはＰＳＧおよびＢＳＧを含む複合層でもよい。
【００４２】
本発明は、図面に示された実施形態を参照して説明したが、これは、例示的なものに過ぎず、当業者であれば、これらから様々な変形及び均等な他の実施形態が可能であることが理解できるはずである。したがって、本発明の真の技術的な保護範囲は、添付の特許請求範囲の技術的な思想により定められるべきである。
【００４３】
（産業上利用可能性）
本発明によれば、フォトダイオードの表面積が広がって、充填率が向上し、光感度を向上させることができる。
【００４４】
さらに、集光効率が良くなり、マイクロレンズが不要になり、経済性に優れている。
【００４５】
従って、隆起した構造のフォトダイオードにより、隣接画素間のクロストークが最小化され、より効率的なイメージセンサを製造できる。
【図面の簡単な説明】
【００４６】
【図１】４−ＴＲ構造のＣＭＯＳイメージセンサの回路図を示したものである。
【図２】従来のＣＭＯＳイメージセンサの平面レイアウトを示したものである。
【図３】従来のＣＭＯＳイメージセンサの断面図を示したものである。
【図４】図３のイメージセンサの製造過程が完成された時の断面図を示したものである。
【図５】本発明の画素の一部の層だけを示した平面図である。
【図６】本発明の画素の他の一部の層を示した平面図である。
【図７】本発明の画素の更に他の一部の金属層とその連結部位だけとを強調して示した平面図である。
【図８】本発明の画素のフォトダイオード部分の製造工程の一部を説明するための断面図である。
【図９】本発明の画素のフォトダイオード部分の製造工程の他の一部を説明するための断面図である。
【図１０】本発明の画素のフォトダイオード部分の製造工程の一部を説明するための他の方向の断面図である。
【図１１】本発明において、隣接画素のフォトダイオード部分だけを示した断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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