(57)【要約】【課題】熱サイクルによってほとんど劣化しない薄膜抵抗を用いて形成される半導体構造およびその製造方法を提供する。【解決手段】半導体構造を製造する方法は、相互接続スタックの第１の導電層の上に重なる、ほぼ平坦な表面を有する第１の絶縁層を形成することを含む。薄膜抵抗が第１の絶縁層の上に重ねて形成され、第２の絶縁層が第１の絶縁層及び抵抗の上に重ねて堆積される。第２の絶縁層の一部が除去されてほぼ平坦な表面が形成される。第２の絶縁層が異方性エッチングされて第１の導電層までの第１のバイアが形成され、タングステンを含む充填材がこの第１のバイア内に堆積される。第２の絶縁層がウェットエッチングされて薄膜抵抗までの第２のバイアが形成され、第２の導電層が、第２の絶縁層の上に重ねて、且つ第２のバイア内に堆積される。【選択図】図１
2008526045.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造を製造する方法であって、
相互接続スタックの第１の導電層を形成すること、
誘電体材料層を前記第１の導電層の上に重ねて堆積すること、
塗布ガラス層を前記誘電体材料層の上に重ねて堆積すること、
前記塗布ガラス層の一部を除去することであって、それによって、第１のほぼ平坦な表面を有する第１の絶縁層を形成する、除去すること、
薄膜抵抗を前記第１の絶縁層の上に重ねて形成すること、
第２の絶縁層を前記第１の絶縁層及び前記薄膜抵抗の上に重ねて堆積すること、
前記第２の絶縁層の一部を除去することであって、それによって、該第２の絶縁層の第２のほぼ平坦な表面を形成する、除去すること、
前記第２の絶縁層を異方性エッチングすることであって、それによって、前記第１の導電層までの第１のバイアを形成する、異方性エッチングすること、
タングステンを含む充填材を前記第１のバイア内に堆積することであって、それによって、前記第１の導電層に電気的に接続される導電性プラグを形成する、堆積すること、
前記第２の絶縁層をウェットエッチングすることであって、それによって、前記薄膜抵抗までの第２のバイアを形成する、ウェットエッチングすること、並びに
第２の導電層を、前記第２の絶縁層の上に重ねて、且つ該第２の導電層が前記薄膜抵抗に電気的に接続されるように前記第２のバイア内に堆積すること
を含み、前記第２の導電層は前記導電性プラグを介して前記第１の導電層に電気的に接続される、半導体構造を製造する方法。
【請求項２】
前記タングステンを含む前記充填材を前記第１のバイア内に堆積することは、
前記タングステンを含む前記充填材を前記第１のバイア内に、且つ前記第２の絶縁層の前記第２のほぼ平坦な表面の上に重ねて堆積すること、及び
前記充填材の一部を除去することであって、それによって、前記導電性プラグを形成する、除去すること
を含む、請求項１に記載の半導体構造を製造する方法。
【請求項３】
前記塗布ガラス層の一部を除去することは、該塗布ガラス層のドライエッチングを実施することを含む、請求項１に記載の半導体構造を製造する方法。
【請求項４】
前記薄膜抵抗を形成する前に、第３の絶縁層を前記第１の絶縁層の上に重ねて堆積することをさらに含み、前記薄膜抵抗を前記第１の絶縁層の上に重ねて形成することは、該薄膜抵抗を前記第３の絶縁層の上に重ねて形成することを含む、請求項１に記載の半導体構造を製造する方法。
【請求項５】
前記第３の絶縁層を堆積することは、該第３の絶縁層を、約５０００オングストローム〜約２５０００オングストロームの範囲内にある厚みに堆積することを含む、請求項４に記載の半導体構造を製造する方法。
【請求項６】
前記薄膜抵抗を形成することは、
薄膜抵抗材料層を、前記第１の絶縁層の上に重ねて、約１００オングストローム〜約５００オングストロームの厚み範囲に堆積すること、及び
前記薄膜抵抗材料層をエッチングすることであって、それによって、前記薄膜抵抗を形成する、エッチングすること
を含む、請求項１に記載の半導体構造を製造する方法。
【請求項７】
前記薄膜抵抗を形成することは、クロム珪化物（ＣｒＳｉ）の薄膜抵抗を形成することを含む、請求項１に記載の半導体構造を製造する方法。
【請求項８】
前記第２の絶縁層の一部を除去することは、該第２の絶縁層を化学機械平坦化及び電気化学機械平坦化のうちの一方を用いて平坦化することを含む、請求項１に記載の半導体構造を製造する方法。
【請求項９】
前記第２の絶縁層を異方性エッチングすることは、
フォトレジスト層を前記第２の絶縁層の上に重ねて堆積すること、
前記フォトレジスト層をパターニングすること、
前記第２の絶縁層を異方性エッチングすること、及び
前記パターニングされたフォトレジスト層を除去すること
を含む、請求項１に記載の半導体構造を製造する方法。
【請求項１０】
前記充填材を堆積することは、タングステンを、化学気相成長法を用いて堆積することを含む、請求項１に記載の半導体構造を製造する方法。
【請求項１１】
前記充填材を前記第１のバイア内に堆積する前に、バリア層を該第１のバイア内に堆積することをさらに含む、請求項１に記載の半導体構造を製造する方法。
【請求項１２】
前記充填材を前記第１のバイア内に堆積することは、
前記充填材を前記第１のバイア内に、且つ前記第２の絶縁層の上に重ねて堆積すること、及び
前記充填材の一部を除去すること
を含み、前記充填材の一部を除去することは、該充填材を化学機械平坦化又は電気化学機械平坦化を用いて平坦化することを含む、請求項１に記載の半導体構造を製造する方法。
【請求項１３】
前記第２の絶縁層をウェットエッチングすることは、
フォトレジスト層を前記第２の絶縁層の上に重ねて堆積すること、
前記フォトレジスト層をパターニングすること、
前記第２の絶縁層をウェットエッチングを用いてエッチングすること、及び
前記パターニングされたフォトレジスト層を除去すること
を含む、請求項１に記載の半導体構造を製造する方法。
【請求項１４】
前記第２の導電層を堆積することは、アルミニウム、アルミニウム合金、銅、及び銅合金から成る群から選択される１つを含む材料を堆積することを含む、請求項１に記載の半導体構造を製造する方法。
【請求項１５】
前記第２の導電層を前記第２のバイア内に堆積する前に、バリア層を該第２のバイア内に堆積することをさらに含む、請求項１に記載の半導体構造を製造する方法。
【請求項１６】
半導体構造であって、
相互接続スタックの第１の導電層と、
前記第１の導電層の上に重なる第１の絶縁層であって、誘電体材料及び塗布ガラスを含み、第１のほぼ平坦な表面を有する、第１の絶縁層と、
前記第１の絶縁層の上に重なる薄膜抵抗と、
前記薄膜抵抗及び前記第１のほぼ平坦な表面の上に重なる第２の絶縁層であって、第２のほぼ平坦な表面を有する、第２の絶縁層と、
前記第２のほぼ平坦な表面の上に重なる第２の導電層と、
前記第２の導電層と前記薄膜抵抗との間に配置される導電性バイアであって、該第２の導電層と該薄膜抵抗とを電気的に接続する、導電性バイアと、
前記第２の導電層と前記第１の導電層との間に配置され、該第２の導電層と該第１の導電層とを電気的に接続する導電性プラグであって、タングステンを含む、導電性プラグと
を備える、半導体構造。
【請求項１７】
前記第１の絶縁層の前記誘電体材料は、オルト珪酸テトラエチル由来の二酸化珪素を含む、請求項１６に記載の半導体構造。
【請求項１８】
前記薄膜抵抗はＣｒＳｉを含む、請求項１６に記載の半導体構造。
【請求項１９】
半導体構造を製造する方法であって、
少なくとも１つの誘電体材料内に少なくとも部分的に配置される相互接続スタックを設けること、
第１の絶縁層を、該第１の絶縁層の表面がほぼ平坦になるように、前記相互接続スタックの上に重ねて形成すること、
第２の絶縁層を前記第１の絶縁層の上に重ねて堆積すること、
薄膜抵抗を前記第２の絶縁層の上に重ねて形成すること、
第３の絶縁層を前記第２の絶縁層及び前記抵抗の上に重ねて堆積すること、
前記第３の絶縁層の一部を、該第３の絶縁層の表面がほぼ平坦になるように除去すること、
前記第３の絶縁層を異方性エッチングすることであって、それによって、前記相互接続スタックまでの第１のバイアを形成する、異方性エッチングすること、
タングステン含有充填材を、前記第１のバイア内に、且つ前記第３の絶縁層の前記ほぼ平坦な表面の上に重ねて堆積すること、
前記充填材の一部を除去することであって、それによって、前記相互接続スタックに電気的に接続される導電性プラグを形成する、除去すること、
前記第３の絶縁層をウェットエッチングすることであって、それによって、前記薄膜抵抗までの第２のバイアを形成する、ウェットエッチングすること、及び
導電層を、前記第３の絶縁層及び前記導電性プラグの上に重ねて、且つ前記第２のバイア内に堆積すること
を含む、半導体構造を製造する方法。
【請求項２０】
前記第１の絶縁層を堆積することは、
誘電体材料層を前記相互接続スタックの上に重ねて堆積すること、
塗布ガラス層を前記誘電体材料層の上に重ねて堆積すること、及び
前記塗布ガラスの一部を除去すること
を含む、請求項１９に記載の半導体構造を製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は包括的には半導体構造に関し、より詳細には薄膜抵抗及びタングステンプラグコネクタを利用した半導体構造に関する。
【背景技術】
【０００２】
薄膜抵抗は、医療デバイスの用途等の高精度のアナログ信号の用途及び高精度の混合信号の用途に望ましいコンポーネントである。薄膜抵抗は、通常、抵抗の低い温度係数、抵抗の低い電圧係数、及び良好な抵抗整合（resistor matching）に加えて、応力下での良好な安定性を提供する。クロム珪化物（ＣｒＳｉ）抵抗は、当該ＣｒＳｉ抵抗の抵抗率を約１％〜２％内で制御することができ、抵抗整合がニッケルクロム（ＮｉＣｒ）抵抗のような他の薄膜抵抗よりも容易であるため、特に医療デバイスにおける使用によく適している。加えて、ＣｒＳｉは、ＮｉＣｒのような他の薄膜抵抗材料よりも良好（cleaner:清潔）に動作する材料である。
【０００３】
薄膜抵抗を用いる半導体デバイスの製造は、多数の課題を提示する。薄膜抵抗に直接的に関連する１つの課題は位置である。薄膜抵抗は金属層の間に挟まれるか又はその下で相互接続スタックの１つ若しくは複数の金属層からオフセットされる（offset）ことが多い。これらの位置では、薄膜抵抗は相互接続スタック及びその上に重なるデバイスの形成中に多数の熱サイクルに曝される。各熱サイクルは薄膜抵抗の抵抗値を低下させる。したがって、薄膜抵抗は、元の、所望の抵抗値とは大幅に異なる抵抗値を有する場合がある。
【０００４】
他の課題は相互接続スタック自体の形成に関する。たとえば、医療機器の用途等の特定の用途はより小さな形状寸法の半導体デバイスを必要としている。しかしながら、このような小さな形状寸法は今日の製造技法では達成するのが難しい。相互接続スタックは通常、ダマシンプロセス又はインレイドプロセス（inlaid process）を用いて形成される銅層及び銅相互接続線を利用する。ダマシンプロセス中、誘電体層が予め製造されている金属層又はプラグの上に重ねて堆積される。フォトレジストマスクが誘電体層上に堆積され、バイア（via）コンタクトが誘電体内で予め製造されている金属層又はプラグに対してエッチングされる。次いで、バイアコンタクト内に銅が堆積される。しかしながら、バイアを形成するのに使用されるフォトレジストマスクは誘電体層の不均一な表面に堆積されることが多いため、このようなダマシンプロセス中のバイアコンタクトのさまざまな相互接続層に対するエッチングは不正確になることが多い。したがって、相互接続層又は他のデバイスの間の間隔は、あらゆるフォトリソグラフィのずれを補償するように維持されなければならない。
【０００５】
一般的な銅相互接続技術が直面する別の課題は多くの場合、バイア内での銅の堆積によってもたらされる、不適切な段差被覆率を含む。一般的な金属堆積プロセスでは、バイアコンタクト内に空隙が形成される場合がある。この空隙は凝集して相互接続の信頼性の問題を引き起こす傾向がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、熱サイクルによってほとんど劣化しない薄膜抵抗を用いて形成される半導体構造を提供することが望ましい。加えて、薄膜抵抗を用いて形成されるとともに形状寸法を小さくするのに適切な半導体構造を提供することが望ましい。さらに、信頼性を向上させた薄膜抵抗を用いて半導体構造を提供することが望ましい。また、このような半導体構造を製造する方法を提供することも望ましい。さらに、本発明の他の望ましい特徴及び特性が、添付の図面及びこの本発明の背景とともに理解される、後続の本発明の詳細な説明及び添付の特許請求の範囲から明らかとなろう。
【課題を解決するための手段】
【０００７】
本発明の１つの例示的な実施の形態によれば、薄膜抵抗を用いて半導体構造を製造する方法が提供される。本方法は、相互接続スタックの第１の導電層を形成することを含む。誘電体材料層が第１の導電層の上に重ねて堆積され、塗布ガラス層が誘電体材料層の上に重ねて堆積される。塗布ガラス層の一部が除去されて第１のほぼ平坦な表面を有する第１の絶縁層が形成される。薄膜抵抗が第１の絶縁層の上に重ねて形成され、第２の絶縁層が第１の絶縁層及び薄膜抵抗の上に重ねて堆積される。第２の絶縁層の一部が除去されて当該第２の絶縁層のほぼ平坦な表面が形成される。第２の絶縁層が異方性エッチングされて第１の導電層までの第１のバイアが形成され、タングステンを含む充填材が第１のバイア内に堆積されて第１の導電層に電気的に接続される導電性プラグが形成される。第２の絶縁層もウェットエッチングされて薄膜抵抗までの第２のバイアが形成され、第２の導電層が、第２の絶縁層の上に重ねて、且つ第２のバイア内に堆積される。
【０００８】
本発明の別の例示的な実施の形態によれば、薄膜抵抗を有する半導体構造が提供される。半導体構造は、相互接続スタックの第１の導電層及び当該第１の導電層の上に重なる第１の絶縁層を備える。第１の絶縁層は誘電体材料及び塗布ガラスを含み、第１のほぼ平坦な表面を有する。薄膜抵抗が第１の絶縁層の上に重ねて配置される。第２の絶縁層が薄膜抵抗及び第１の絶縁層の第１のほぼ平坦な表面の上に重なり、第２のほぼ平坦な表面を有する。第２の導電層が第２の絶縁層の第２のほぼ平坦な表面の上に重なる。導電性バイアが第２の導電層と薄膜抵抗との間に配置され、当該第２の導電層と当該薄膜抵抗とを電気的に接続する。タングステンを含む導電性プラグが第２の導電層と第１の導電層との間に配置され、当該第２の導電層と当該第１の導電層とを電気的に接続する。
【０００９】
本発明のさらなる例示的な実施の形態によれば、薄膜抵抗を用いて半導体構造を製造する方法が提供される。
【００１０】
本方法は、少なくとも１つの誘電体材料内に少なくとも部分的に配置される相互接続スタックを設けることを含む。第１の絶縁層が、当該第１の絶縁層の表面がほぼ平坦になるように、相互接続スタックの上に重ねて形成される。第２の絶縁層が第１の絶縁層の上に重ねて堆積され、薄膜抵抗が第２の絶縁層の上に重ねて形成される。第３の絶縁層が第２の絶縁層及び抵抗の上に重ねて堆積される。第３の絶縁層の一部が、当該第３の絶縁層の表面がほぼ平坦になるように除去される。第３の絶縁層は異方性エッチングされて相互接続スタックまでの第１のバイアが形成される。タングステン含有充填材が第１のバイア内に、且つ第３の絶縁層のほぼ平坦な表面の上に重ねて堆積され、充填材の一部が除去されて相互接続スタックに電気的に接続される導電性プラグが形成される。次いで、第３の絶縁層がウェットエッチングされて薄膜抵抗までの第２のバイアが形成される。導電層が、第３の絶縁層及び導電性プラグの上に重ねて、且つ第２のバイア内に堆積される。
【００１１】
本発明を以下で添付の図面と併せて説明する。同様の参照符号は同様の要素を示す。
【発明を実施するための最良の形態】
【００１２】
以下の本発明の詳細な説明は例示に過ぎず、本発明又は本発明の用途及び使用を限定するようには意図されていない。さらに、上記の本発明の背景又は以下の本発明の詳細な説明において提示されるいかなる理論に制約される意図も存在しない。
【００１３】
図１は、本発明の１つの例示的な実施形態による半導体構造１０の一部の断面図である。半導体構造１０は、相互接続スタック１４の第１の端部１６に配置される第１の導電層１２を備える。本明細書において使用される場合、「層」という用語は１つの層又は複数の層若しくは複数の副層の組み合わせを意味する。第１の導電層１２に加えて、相互接続スタック１４は、１つ又は複数の誘電体材料の層又は副層２２内に配置することができる任意の適切な数の他の導電層（図示せず）を含むことができる。第１の導電層１２を含む相互接続スタック１４の導電層は、導電層間に配置される１つ又は複数の導電性バイア１８によってスタック形成中に電気的に接続される。相互接続スタック１４は第２の端部（図示せず）において、たとえば、シリコン基板のような半導体基板内に、又はその上に重ねて形成することができる、たとえば、入力／出力回路、トランジスタ、データ／アドレス復号器、比較器、電力回路、及び任意の他の適切な集積回路のような、半導体構造１０の集積回路部（図示せず）への相互接続を提供するように構成される。相互接続スタック１４の第１の導電層１２及び他の導電層並びにバイアは、好ましくは半導体産業において既知のアルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、銅合金等のような、任意の適切な導電性材料を含むことができる。第１の導電層１２はまた、導電性材料の上及び／又は下に配置されるバリア層も含むことができる。バリア層は、たとえば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタンタングステン（ＴｉＷ）等のような任意の適切なバリア層材料を含むことができる。
【００１４】
半導体構造１０は、第１の導電層１２の上に重なる第１の絶縁層２０をさらに備える。第１の絶縁層２０は、たとえば、オルト珪酸テトラエチル（ＴＥＯＳ）由来の二酸化珪素（tetraethyl orthosilicate-dereived silicon dioxide）、プラズマ増強窒化物（plasma-enhanced nitride）（ＰＥＮ）、窒化珪素、二酸化珪素等のような、適切な誘電体材料２５を含むことができる。好ましくは、第１の絶縁層２０はＴＥＯＳ由来の二酸化珪素を含む。以下でより詳細に説明するように、第１の導電層１２は、半導体産業において既知のサブトラクティブ法によって、又はダマシンプロセス若しくはインレイドプロセスによって形成することができる。図１に示されるような本発明の一実施形態では、第１の導電層１２がサブトラクティブ法によって形成される場合、第１の導電層１２は、相互接続スタック１４の一部が配置される誘電体材料から成る副層（複数可）２２の上に重ねて形成することができる。
【００１５】
次いで、第１の絶縁層２０を、第１の導電層１２の側面及び上面の周囲に配置することができる。本発明の１つの代替的な実施形態では、第１の導電層１２がダマシンプロセス又はインレイドプロセスによって形成される場合、第１の絶縁層２０を、第１の導電層１２及び当該第１の導電層１２が内部に形成される誘電体材料層（複数可）の露出した上面の上に実質的に重ねて配置することができる。本発明の一実施形態では、第１の導電層１２の上に重なっている第１の絶縁層２０の誘電体材料２５の厚みは、約１０００オングストローム〜５０００オングストロームの範囲内にある。本発明の１つの好ましい実施形態では、第１の導電層１２の上に重なっている第１の絶縁層２０の誘電体材料２５の厚みは、約２０００オングストローム〜４０００オングストロームの範囲内にあり、より好ましくは約３０００オングストロームである。
【００１６】
第１の絶縁層２０はまた、誘電体材料のギャップ（gaps）、間隙（crevices）、又は他の空隙空間（void space）内に配置される塗布ガラス２３を含むこともできる。以下でより詳細に説明するように、第１の絶縁層２０の誘電体材料の上に重なる塗布ガラス２３の堆積物は、誘電体材料の空隙空間内に満たされ、したがって第１の絶縁層２０の表面２４がほぼ平坦になるのに寄与する。
【００１７】
本発明の１つの例示的な実施形態では、半導体構造１０は第２の絶縁層２６をさらに備える。第２の絶縁層２６は、たとえば、オルト珪酸テトラエチル（ＴＥＯＳ）由来の二酸化珪素、プラズマ増強窒化物（ＰＥＮ）、窒化珪素、二酸化珪素等のような、任意の適切な誘電体材料を含むことができる。好ましくは、第２の絶縁層２６はＴＥＯＳ由来の二酸化珪素を含む。本発明の一実施形態では、第２の導電層２６の厚みは、約５０００オングストローム〜約２５０００オングストロームの範囲内にある。本発明の１つの好ましいの実施形態では、第２の絶縁層２６の厚みは、約１００００オングストローム〜約２００００オングストロームの範囲内にある。第２の絶縁層２６は第１の絶縁層２０のほぼ平坦な表面２４の上に重ねて配置されるため、第２の絶縁層２６もほぼ平坦な表面２８を有することができる。しかしながら、第２の絶縁層２６も、化学機械平坦化（ＣＭＰ）、電気化学機械平坦化（ＥＣＭＰ）、エッチング、スパッタリング等のような平坦化プロセスを受け、表面２８がほぼ平坦になるのを助けることができる。
【００１８】
半導体構造１０はまた、薄膜抵抗３０も備える。薄膜抵抗３０は、クロム珪化物（ＣｒＳｉ）、ニッケルクロム（ＮｉＣｒ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）等のような任意の適切な薄膜抵抗材料を含むことができる。好ましくは、薄膜抵抗３０はＣｒＳｉを含む。本発明の一実施形態では、薄膜抵抗３０は、約５０オングストローム〜約１０００オングストロームの範囲内にある厚みを有する。本発明の好ましい実施形態では、薄膜抵抗は約１００オングストローム〜約５００オングストロームの範囲内にある厚みを有する。
【００１９】
本発明の１つの例示的な実施形態では、半導体構造１０はまた、薄膜抵抗３０の下にある保護層３２も備えることができる。保護層３２は、薄膜抵抗３０の、抵抗値及びしたがって性能を低下させる恐れがある水素原子及び他の種の拡散から薄膜抵抗３０を保護する役割を果たす。保護層３２は、たとえば、窒化珪素のような任意の適切な材料を含むことができる。本発明の一実施形態では、保護層３２は、約１００オングストローム〜約１０００オングストロームの範囲内にある厚みを有する。
【００２０】
半導体構造１０は図１において第１の絶縁層２０、その上に重なる第２の絶縁層２６、及び当該第２の絶縁層２６の上に配置される薄膜抵抗を有して示されているが、本発明の別の例示的な実施形態では、第１の絶縁層２０の誘電体材料２５を十分に厚くすることができ、それによって第２の絶縁層２６をなくすことができることが理解されよう。この点について、本発明の一実施形態では、第１の絶縁層２０の誘電体材料２５は約１００００オングストローム〜約３００００オングストロームの範囲内にある厚みを有することができる。
【００２１】
半導体構造１０は、第２の絶縁層２６及び薄膜抵抗３０の上に重なる第３の絶縁層３８をさらに備えることができる。第３の絶縁層３８は、第１の絶縁層２０及び第２の絶縁層２６を形成するのに適切な誘電体材料のような、任意の適切な誘電体材料を含むことができる。好ましくは、第３の絶縁層３８は、薄膜抵抗３０の抵抗値に悪影響を及ぼす可能性のある有意量のドーパントを含まない誘電体材料から形成される。本発明の一実施形態では、第３の絶縁層３８の厚みは、約１０００オングストローム〜約５０００オングストロームの範囲内にあることができる。好ましくは、第３の絶縁層３８の厚みは、約２０００オングストローム〜約４０００オングストロームの範囲内にあることができ、より好ましくは約３０００オングストロームである。
【００２２】
第２の導電層３４が第３の絶縁層３８の上に重ねて配置され、バイア４０によって薄膜抵抗３０に電気的に接続される。バイア４０、又は２つ以上存在する場合には複数のバイア４０は、第２の導電層３４と一体であることもできるし、第２の導電層３４とは別個に形成することもできる。第２の導電層３４及びバイア４０は、半導体産業において既知のような任意の適切な導電性材料を含むことができる。好ましくは、第２の導電層３４及びバイア４０は、アルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、銅合金等のような金属を含む。
【００２３】
本発明の１つの例示的な実施形態では、図１に示すように、バリア層３６を第２の導電層３４の下に、且つバイア４０内に配置することができる。バリア層は、第２の導電層３４の、第３の絶縁層３８に対する密着性を向上させるとともに、第２の導電層３４の材料の拡散に対するバリアとして作用する役割を果たすことができる。バリア層３６は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、又は任意の他の適切な材料を含むことができる。
【００２４】
第２の導電層３４はまた、第１の絶縁層２０、第２の絶縁層２６、及び第３の絶縁層３８を貫通して第１の導電層１２と第２の導電層３４との間に延在する導電性プラグ４２によって第１の導電層１２にも電気的に接続される。導電性プラグ４２はタングステン（Ｗ）含有充填材を含む。以下でより詳細に説明するように、導電性プラグ４２の形成中、タングステン含有充填材が、第１の絶縁層２０、第２の絶縁層２６、及び第３の絶縁層３８を貫通して第１の導電層１２まで配置される空隙空間内に堆積される。タングステン含有充填材は、空隙空間内で５０％もの段差被覆率を提供する。この点について、第１の導電層１２までの空隙空間は、導電性プラグ４２と薄膜抵抗３０との間の実際の体積（real estate）を低減及び／又は最小化することができるような狭い寸法で製造することができる。したがって、この利用可能な実際の体積を用いて、従来の金属バイアを使用して第１の導電層１２と第２の導電層３４とを電気的に接続する場合に許容される数よりも多くの装置及び回路部を半導体構造１０内に設けることができる。
【００２５】
本発明の１つの例示的な実施形態では、導電性プラグ４２もまた、バリア層４４を含むことができる。バリア層４４は、バリア層３６を形成するのに適切な材料のような、任意の適切な材料を含むことができる。バリア層４４は、タングステン含有充填材の、導電性プラグ４２からの拡散に対するバリアとしての役割を果たす。
【００２６】
図２〜図８は、本発明の１つの例示的な実施形態による半導体構造１０を製造する方法を示す。図２を参照すると、相互接続スタック１４が、たとえば、シリコン基板のような半導体基板（図示せず）の上に重ねて製造され、たとえば、半導体基板内に、又はその上に重ねて形成することができる、入力／出力回路、トランジスタ、データ／アドレス復号器、比較器、電力回路、及び任意の他の適切な集積回路のような、半導体構造１０の集積回路部（図示せず）に電気的に接続される。
【００２７】
相互接続スタック１４は、スタック形成中に導電層間に配置される導電性バイア１８によって電気的に接続されるさまざまな導電層（図示せず）を用いて製造することができる。相互接続スタック１４の導電層（図示せず）及びバイア１８は、１つ又は複数の誘電体材料の副層２２内に形成することができる。
【００２８】
次いで、相互接続スタック１４の上に重なる導電層、すなわち第１の導電層１２を、相互接続スタック１４と電気的に接続して製造することができる。半導体産業において既知であるように、第１の導電層１２をサブトラクティブ法によって、又はダマシン法若しくはインレイド法によって形成することができることが理解されよう。本発明の１つの好ましい実施形態では、最終的なバイア１８を誘電体材料の副層２２内に形成した後に、この誘電体材料の副層２２は平坦化プロセスを受けて、当該誘電体材料の副層２２のほぼ平坦な表面を達成することができる。適切な平坦化プロセスは、ＣＭＰ、ＥＣＭＰ、エッチング、スパッタリング等を含むことができる。次いで、導電性材料を誘電体材料の副層２２のほぼ平坦な表面の上に重ねて堆積し、続いて導電性材料をパターニング及びエッチングして第１の導電層１２を形成することによって、第１の導電層１２を製造することができる。
【００２９】
第１の導電層１２を製造した後、誘電体材料２５を、第１の導電層１２及び誘電体材料の副層２２の上に重ねて広範囲に堆積することができる。上述したように、第１の導電層１２がサブトラクティブ法によって形成される場合、誘電体材料２５は第１の導電層１２の側面及び上面の周囲に、且つ誘電体材料の副層（複数可）２２の上に重ねて堆積することができる。本発明の１つの代替的な実施形態では、第１の導電層１２がダマシンプロセス又はインレイドプロセスによって形成される場合、誘電体材料２５を、第１の導電層１２及び当該第１の導電層１２が内部に形成される誘電体材料層（複数可）の露出した上面の上に実質的に重ねて堆積することができる。
【００３０】
図３を参照すると、塗布ガラス２３の層を誘電体材料２５の上に重ねて広範囲に堆積することができる。塗布ガラス２３は、誘電体材料２５のいかなるギャップ、間隙、又は他の空隙空間も満たす。次いで、塗布ガラス２３の層は除去プロセスを受けて、余分な塗布ガラス２３を除去するとともにほぼ平坦な表面２４を有する第１の絶縁層２０を形成することができる。塗布ガラス２３の層は、平坦化プロセス又はウェットエッチング若しくはドライエッチングのような任意の適切な除去プロセスを受けることができる。好ましくは、塗布ガラス２３の層はドライエッチングを用いてエッチングされる。
【００３１】
変わって図４を参照すると、本発明の１つの例示的な実施形態では、第２の絶縁層２６を第１の絶縁層２０の上に重ねて堆積することができる。上述したように、第２の絶縁層２６は第１の絶縁層２０のほぼ平坦な表面２４の上に重ねて堆積されるため、第２の絶縁層２６もまたほぼ平坦な表面２８を有することができる。しかしながら、本発明の一実施形態では、第２の絶縁層もまた、ＣＭＰ、ＥＣＭＰ、エッチング、スパッタリング等のような平坦化プロセスを受けて、ほぼ平坦な表面２８の形成が助けられてもよい。
【００３２】
図４は第２の絶縁層２６の体積を用いる半導体構造１０の形成を示しているが、本発明の別の例示的な実施形態では、第１の絶縁層２０の誘電体材料２５を、第２の絶縁層２６をなくすことができるような厚みに堆積してもよいことが理解されよう。本発明の一実施形態では、第１の絶縁層２０の誘電体材料２５の厚みは、約１００００オングストローム〜約３００００オングストロームの範囲内にあることができる。本発明の１つの好ましい実施形態では、誘電体材料２５の厚みは、約１３０００オングストローム〜約２５０００オングストロームの範囲内にある。
【００３３】
次いで、薄膜抵抗材料層５０を、第２の絶縁層２６の上に重ねて、又は、第２の絶縁層２６が存在しない場合には第１の絶縁層２０の上に重ねて広範囲に堆積することができる。薄膜抵抗層５０は、たとえば、半導体産業において既知のスパッタリングのような任意の適切な方法を用いて堆積することができる。本発明の一実施形態では、薄膜抵抗材料層５０を堆積する前に、保護材料層５２を第２の絶縁層２６の上に重ねて堆積することができる。上述したように、保護材料層５２は、薄膜抵抗材料の、抵抗値及びしたがって性能を低下させる恐れがある水素原子及び他の種の拡散から薄膜抵抗材料を保護する役割を果たす。堆積された後、薄膜抵抗材料層５０、及び存在する場合には保護材料層５２は、半導体の技術分野において既知のフォトリソグラフィ及びエッチングを用いてパターニングされて、図５に示されるように、薄膜抵抗３０及び保護層３２が形成される。薄膜抵抗３０は、第１の導電層１２から少なくとも部分的にオフセットされて配置されるように製造される。
【００３４】
薄膜抵抗３０が形成された後、第３の絶縁層３８を、薄膜抵抗３０及び第２の絶縁層２６の上に重ねて広範囲に堆積することができる。第３の絶縁層３８は、約５０００オングストローム〜約７０００オングストロームの厚みに堆積することができる。次いで、第３の絶縁層３８は、ＣＭＰ、ＥＣＭＰ、エッチング、スパッタリング等のような平坦化プロセスを受けて第３の絶縁層３８のほぼ平坦な表面５４の形成を助けることができる。本発明の一実施形態では、平坦化の後、第３の絶縁層３８は約１０００オングストローム〜約６０００オングストロームの範囲内にある厚みを有することができ、好ましくは約３０００オングストロームの厚みを有する。第３の絶縁層３８を平坦化した後、フォトレジストのようなマスク層４６を第３の絶縁層３８の上に重ねて堆積し、パターニングすることができる。
【００３５】
ここで図６を参照すると、次いで、第３の絶縁層３８が異方性エッチングプロセスを受けて、第１の導電層１２まで延在し第１の導電層１２を露出させる１つ又は複数のバイア５６を形成することができる。第３の絶縁層３８の異方性エッチングは、たとえば、反応性イオンエッチングのような任意の適切なエッチングプロセスを用いて実施することができる。次いで、マスク層４６を第３の絶縁層３８から除去することができる。第３の絶縁層３８の表面５４はほぼ平坦であるため、バイア５６の異方性エッチング中に、第３の絶縁層３８が平坦化されていない場合に実現されるよりも高品質のマスク転写を達成することができることは理解されよう。
【００３６】
次いで、タングステン含有導電性充填材５８を、第３の絶縁層３８の上に重ねて、且つバイア５６内に広範囲に堆積することができる。タングステン含有導電性充填材５８は、化学気相成長法（ＣＶＤ）、物理気相成長法等のような任意の適切な堆積法を用いて堆積することができる。本発明の１つの好ましい実施形態では、タングステン含有導電性充填材５８は、たとえば、六フッ化タングステン（ＷＦ６）のような適切なタングステン含有材料前駆物質を利用してＣＶＤによって堆積される。タングステン含有導電性充填材５８は、バイア５６が５０％もの段差被覆率で充填されるような、任意の適切な量のタングステンを含む。
【００３７】
本発明の別の例示的な実施形態では、タングステン含有導電性充填材５８を堆積する前に、バリア層４４を、第３の絶縁層３８の上に重ねて、且つバイア５６内に堆積することができる。上述したように、バリア層４４は、タングステン含有導電性充填材５８の、バイア５６内における第３の絶縁層３８に対する密着性を向上させる役割を果たすことができるとともに、タングステン含有導電性充填材５８の、バイア５６からの拡散に対するバリアとして作用することができる。
【００３８】
次いで、図７に示されるように、タングステン含有導電性充填材５８、及び存在する場合にはバリア層４４は、ＣＭＰ、ＥＣＭＰ、エッチング、スパッタリング等を使用する平坦化プロセスを受けることができ、余分な充填材５８及び第３の絶縁層３８の上に重なっているバリア層４４が取り除かれ、第３の絶縁層３８のほぼ平坦な表面６０の形成が助けられる。タングステン含有導電性充填材５８及びバリア層４４の平坦化の結果として、バイア５６内に配置される導電性プラグ４２が形成される。
【００３９】
図８を参照すると、フォトレジスト層のような第２のマスク層６２を第３の絶縁層３８の上に重ねて堆積し、パターニングして、第３の絶縁層３８を露出させる開口６４を形成することができる。次いで、第３の絶縁層３８はエッチングプロセスを受けて薄膜抵抗３０まで延在し薄膜抵抗３０を露出させるバイア４０を形成することができる。エッチングプロセスは任意の適切なエッチング法を利用することができるが、好ましくは薄膜抵抗３０の上に重なるハードマスク又は他のバリアを必要としないようにウェットエッチングを利用する。次いで、マスク層６２を第３の絶縁層３８から除去することができる。ここでも、第３の絶縁層３８の表面６０はほぼ平坦であるため、バイア４０のエッチング中に、第３の絶縁層３８が平坦化されていない場合に実現されるよりも高品質のマスク転写が達成されることが理解されよう。
【００４０】
次いで、再び図１を参照すると、本発明の１つの例示的な実施形態では、第２の導電層３４を、第３の絶縁層３８及び導電性プラグ４２の上に重ねて、且つ第２の導電層３４が薄膜抵抗に電気的に接続されるようにバイア４０内に広範囲に堆積することによって、半導体構造１０を製造することができる。第２の導電性材料層３４はまた、導電性プラグ４２によって第１の導電層１２にも電気的に接続される。本発明の１つの代替の例示的な実施形態では、第２の導電性材料層をバイア４０内に、且つ第３の絶縁層３８及び導電性プラグ４２の上に重ねて堆積してもよい。次いで、第２の導電層３４は余分な導電性材料を除去するプロセスを受けて、第３の絶縁層３８及び導電性プラグ４２を露出させることができる。除去プロセスの後、第３の導電層を第３の絶縁層３８、導電性プラグ４２、及びバイア４０の上に重ねて堆積することができる。
【００４１】
本発明の別の例示的な実施形態では、第２の導電層３４を堆積する前に、バリア層３６を、第３の絶縁層３８の上に重ねて、且つバイア４０内に堆積することができる。上述したように、バリア層３６は、第２の導電層３４の、第３の絶縁層３８に対する密着性を向上させるとともに、第２の導電層３４の材料の拡散に対するバリアとして作用する役割を果たすことができる。
【００４２】
したがって、薄膜抵抗と相互接続スタックとの間の電気的接続を可能にする半導体構造及び半導体構造を製造する方法が提供される。この半導体構造は、形状寸法を小さくするとともに信頼性を高めた薄膜抵抗を提供するのに適している。上記の本発明の詳細な説明において少なくとも１つの例示的な実施形態を提示してきたが、多数の変形形態が存在することは理解されたい。
【００４３】
また、１つ又は複数の例示的な実施形態は例に過ぎず、本発明の範囲、適用性、又は構成をいかなる方法でも限定するようには意図されていないことも理解されたい。そうではなく、上記の詳細な説明は、当業者に本発明の１つの例示的な実施形態を実施するための簡便な指針を提供するであろう。添付の特許請求の範囲及びそれらの法的な均等物において述べられる本発明の範囲から逸脱することなく、１つの例示的な実施形態において説明される要素の機能及び構成にさまざまな変更を行うことができることが理解される。
【図面の簡単な説明】
【００４４】
【図１】本発明の１つの例示的な実施形態による、薄膜抵抗を用いる半導体構造の断面図である。
【図２】本発明の１つの例示的な実施形態による、図１の半導体構造を製造する方法を断面において概略的に示す図である。
【図３】本発明の１つの例示的な実施形態による、図１の半導体構造を製造する方法を断面において概略的に示す図である。
【図４】本発明の１つの例示的な実施形態による、図１の半導体構造を製造する方法を断面において概略的に示す図である。
【図５】本発明の１つの例示的な実施形態による、図１の半導体構造を製造する方法を断面において概略的に示す図である。
【図６】本発明の１つの例示的な実施形態による、図１の半導体構造を製造する方法を断面において概略的に示す図である。
【図７】本発明の１つの例示的な実施形態による、図１の半導体構造を製造する方法を断面において概略的に示す図である。
【図８】本発明の１つの例示的な実施形態による、図１の半導体構造を製造する方法を断面において概略的に示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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