(57)【要約】  アナログデジタル変換器（ＡＤＣ）とともに使用する誤差補正回路は、補正キャパシタンス手段と、補正キャパシタンス手段に結合されているスイッチング手段とを具備している。スイッチング手段は、接地と複数の基準電圧とに結合され、補正キャパシタンス手段の下部プレートを、ＡＤＣのサンプリングフェーズ中に接地に結合させ、ＡＤＣの保持フェーズ中に複数の基準電圧のうちの１つに結合させるように構成されている。【選択図】      図４
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【特許請求の範囲】
【請求項１】
アナログデジタル変換器（ＡＤＣ）とともに使用する誤差補正回路において、
並列に構成されている複数の補正コンデンサと、
複数のスイッチ配列とを具備し、
複数のスイッチ配列のそれぞれは各補正コンデンサに結合されており、
各スイッチ配列は、
接地に結合され、ＡＤＣのサンプリングフェーズ中にアクティブであるように構成されている第１のスイッチと、
ＡＤＣの保持フェーズ中にアクティブであるように構成されている第２のスイッチと、
基準電圧と第２のスイッチとに結合され、ＡＤＣの特定のビット出力がハイである間にアクティブであるように構成されている第３のスイッチとを備え、
第１のスイッチは、第２のスイッチおよび第３のスイッチと並列に構成されている誤差補正回路。
【請求項２】
複数の基準電圧を複数のスイッチ配列に提供するように、直列に構成されている複数の抵抗器をさらに具備する請求項１記載の誤差補正回路。
【請求項３】
アナログデジタル変換器（ＡＤＣ）において、
サンプルホールド回路と、
比較器と、
サンプルホールド回路と比較器とに結合されている誤差補正回路とを具備し、
誤差補正回路は、
並列に構成されている複数の補正コンデンサと、
複数のスイッチ配列とを備え、
複数のスイッチ配列のそれぞれは各補正コンデンサに結合されており、
各スイッチ配列は、
接地に結合され、ＡＤＣのサンプリングフェーズ中にアクティブであるように構成されている第１のスイッチと、
ＡＤＣの保持フェーズ中にアクティブであるように構成されている第２のスイッチと、
基準電圧と第２のスイッチとに結合され、ＡＤＣの特定のビット出力がハイである間にアクティブであるように構成されている第３のスイッチとを有し、
第１のスイッチは、第２のスイッチおよび第３のスイッチと並列に構成されているアナログデジタル変換器。
【請求項４】
誤差補正回路は、複数の基準電圧を複数のスイッチ配列に提供するように、直列に構成されている複数の抵抗器をさらに備える請求項３記載のＡＤＣ。
【請求項５】
アナログデジタル変換器（ＡＤＣ）とともに使用する誤差補正回路において、
補正キャパシタンス手段と、
補正キャパシタンス手段に結合されているスイッチング手段とを具備し、
スイッチング手段は、
接地と複数の基準電圧とに結合され、補正キャパシタンス手段の下部プレートを、ＡＤＣのサンプリングフェーズ中に接地に結合させ、ＡＤＣの保持フェーズ中に複数の基準電圧のうちの１つに結合させるように構成されている誤差補正回路。
【請求項６】
複数の基準電圧のうちの１つは、ＡＤＣの出力ビットがハイであることに基づいて選択される請求項５記載の誤差補正回路。
【請求項７】
アナログデジタル変換器（ＡＤＣ）において、
サンプルホールド手段と、
比較手段と、
サンプルホールド手段と比較手段とに結合されている誤差補正手段とを具備し、
誤差補正手段は、
補正キャパシタンス手段と、
補正キャパシタンス手段に結合されているスイッチング手段とを備え、
スイッチング手段は、
接地と複数の基準電圧とに結合され、補正キャパシタンス手段の下部プレートを、ＡＤＣのサンプリングフェーズ中に接地に結合させ、ＡＤＣの保持フェーズ中に複数の基準電圧のうちの１つに結合させるように構成されているアナログデジタル変換器。
【請求項８】
複数の基準電圧のうちの１つは、ＡＤＣの出力ビットがハイであることに基づいて選択される請求項７記載のＡＤＣ。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、「利得およびオフセット誤差補正方法」と題された２００５年６月１６日に出願された米国仮特許出願第６０／６９１，９６４号の利益を主張しており、この米国特許出願は本願の譲受人に譲渡され、参照により明確にここに組み込まれている。
【分野】
【０００２】
本開示は、一般的に、利得誤差補正に関する。さらに詳細に述べると、本開示は、アナログデジタル変換器（ＡＤＣ）のような、離散時間回路における利得誤差補正に関する。
【関連技術の説明】
【０００３】
一般的に、あらゆるＡＤＣには、ゼロコードにおける系統的なオフセット誤差と、フルスケールのコードにおける系統的な利得誤差とがある。これらの誤差は、系統的であるので、ＡＤＣの量産前の初回のテストの後に較正することができる。
【０００４】
かつては、補正コードを含んでいるルックアップテーブルを使用することによって、または補正された二度のサンプリングを用いることによって、このような誤差は補正されていた。これらの方法は、より多くの回路を伴って、より多くの電力を必要とする。ワイヤレス電話機、ＰＤＡまたはラップトップコンピュータのような、より小さいバッテリー駆動環境においてＡＤＣは利用されているので、バッテリーの持続時間を保つように、回路の最小化および電力の節約がより重要である。
【０００５】
したがって、オフセット誤差を補正するための改善されたシステムを提供することが効果的である。
【概要】
【０００６】
特定の実施形態において、利得誤差を補正するシステムおよび方法は、コンデンサの下部プレートの電圧をシフトさせることを含む。
【０００７】
１つの特定の実施形態において、アナログデジタル変換器（ＡＤＣ）とともに使用する誤差補正回路において、補正キャパシタンス手段と、補正キャパシタンス手段に結合されているスイッチング手段とを具備している。スイッチング手段は、接地と複数の基準電圧とに結合され、補正キャパシタンス手段の下部プレートを、ＡＤＣのサンプリングフェーズ中に接地に結合させ、ＡＤＣの保持フェーズ中に複数の基準電圧のうちの１つに結合させるように構成されている。
【０００８】
ここで開示した１つ以上の実施形態の効果は、高い消費電力がない効率的な利得誤差補正を含む。
【０００９】
本開示の他の観点、効果および特徴は、以下のセクション、図面の簡単な説明、詳細な説明および特許請求の範囲を含む出願全体を見た後に明らかになるであろう。
【００１０】
ここで説明した実施形態の観点とそれに伴う効果は、添付図面に関連して詳細な説明を参照することにより、より容易に明らかになるであろう。
【詳細な説明】
【００１１】
図１は、先行技術のＳＡＲ−ＡＤＣ１００を示している。ＡＤＣ１００は、入力ｍｕｘ１１０を通して、サンプルホールド回路１２０上へのアナログ入力信号をサンプリングする。そして、（デジタルアナログ変換器（ＤＡＣ）１７０からの）基準電圧とサンプル化された入力信号との間の比較が比較器１３０によって実行される。比較器１３０の出力はラッチ１４０上に送られ、ラッチ１４０は、ラッチされた信号を逐次近似レジスタ１６０に提供する。逐次近似レジスタ１６０は、デジタルインターフェイス１５０の一部分であってもよい。デジタルインターフェイス１５０が、結果として生じたデジタルビットを出力する。比較器１３０の比較結果に基づいて、新しい基準電圧がＤＡＣ１７０によって生成され、第２のビットを発生させるために第２の比較が実行される。この動作は、所望のビットのすべてが獲得されるまで続く。選択信号１５１を入力ｍｕｘ１１０に提供することによって、および保持信号１５２をサンプルホールド回路１２０に提供することによって、デジタルインターフェイス１５０がこの動作を制御する。また、デジタルインターフェイス１５０は、比較信号１６１と、比較器クロック１６２と、ラッチクロック１６３とを発生させる逐次近似レジスタ１６０を具備していてもよい。（比較器１３０に基準電圧を提供するために）比較信号１６１がＤＡＣ１７０に与えられる。比較器クロック１６２は、比較器１３０のタイミングをとるために使用され、ラッチクロック１６３はラッチ１４０のタイミングをとるために使用される。
【００１２】
図２において、図１のＳＡＲ−ＡＤＣによって発生される入力電圧および基準電圧が示されている。実線２００はサンプリングされた入力電圧を表しており、そして、破線２１０は基準電圧を表している。図２に示されているように、最下位のビットに向けて最上位のビットから始まる順番で、すべてのビットが獲得されるまで図１のＳＡＲ−ＡＤＣからビットが抽出される。このグラフで表しているように、ＶＤＤはフルスケール電圧であり、Ｖｇｎｄはゼロスケールの電圧である。
【００１３】
再び、図１を参照すると、（比較器１３０、ＤＡＣ１７０、およびサンプルホールド回路１２０）のような、オフセットおよび利得誤差の直接的な一因となるさまざまな素子がある。誤差の根本的な原因は、比較器１３０上での不整合と、サンプルホールド回路１２０スイッチの電荷注入と、ＤＡＣ１７０からサンプルホールド回路１２０への基準結合（はね返りノイズ）と、ＤＡＣ１７０上の寄生素子とに分類することができる。これらの誤差は系統的であり、システムの特徴付け後に較正することができる。
【００１４】
図３において、変換されたコードに対するオフセット誤差および利得誤差の影響の例を図示しているグラフが示されている。見て分かるように、線３００は、変換されたコードが入力信号と整合しているＡＤＣの理想出力を表している。オフセット誤差が理想線をシフトさせる。このことは線３１０によって表されている。線３２０によって表されているように、利得誤差が線の勾配における変化を生じさせる。これらのタイプの誤差のうちの一方または双方の誤差が存在する。
【００１５】
図４を参照すると、利得誤差補正回路４３０の例示的な実施形態が示されている。図４の利得誤差補正回路４３０は、いくつかのコンデンサの下部プレートの電圧をシフトさせて、利得誤差補正を提供する。
【００１６】
サンプルホールド回路４２０は、サンプルホールドフェーズスイッチ４２２およびサンプルホールドコンデンサ４２５（Ｃｓｈ）を具備している。サンプルホールド回路４２０の他のコンポーネントは示されていない。サンプルホールド回路４２０の出力は、誤差補正回路４３０に与えられる。サンプルホールドスイッチ４２２は、例えば、ＣＭＯＳスイッチであってもよいが、サンプリング動作を制御する。一般的に、Φ１がアクティブハイであるとき、サンプルホールドフェーズスイッチ４２２はアクティブであり（閉じられており）、サンプルホールドコンデンサ４２５の上部プレートおよび誤差補正回路４３０の補正コンデンサ４３５に入力信号が送られる。フェーズスイッチ４２２が開いているとき、サンプリング動作は完了しており、保持動作が開始する。サンプルホールドコンデンサ４２５は、複数の単位サイズのコンデンサ（Ｃｕ）、例えば、２００のＣｕから構成されていてもよい。
【００１７】
利得誤差補正回路４３０は、例えば、複数の補正コンデンサ４３５ａ−ｃ（Ｃｃｏｒｒ）を具備している。これらの補正コンデンサ４３５ａ−ｃのそれぞれの下の方のプレートは、接地に結合されている第１のスイッチ４４０ａ−ｃの対応配列と、第３のスイッチ４５０ａ−ｃに結合されている第２のスイッチ４４５ａ−ｃの直列配列とに電気的に結合されている。さらには、第３のスイッチ４５０ａ−ｃのそれぞれは、異なる基準電圧を提供するように、異なったポイントで抵抗器ネットワーク４６０に結合されている。例えば、第３のスイッチ４５０ａは、第１の基準電圧、Ｖｒｅｆ１を提供するために、抵抗器４７０ａと４７０ｂとの間で結合されていてもよい。第３のスイッチ４５０ｂは、第２の基準電圧、Ｖｒｅｆ２を提供するために抵抗器４７０ｂと４７０ｃとの間で結合されていてもよい。同様に、第３のスイッチ４５０ｃは、第３の基準電圧、Ｖｒｅｆ３を提供するために抵抗器４７０ｄと４７０ｅとの間で結合されていてもよい。
【００１８】
例示的な実施形態では、適用される基準電圧はバイナリコード化されているものであり、第３のスイッチは、ＡＤＣの線形性を低下させないように、どのビットがハイであるかに基づいてアクティブ化される。例えば、補正コンデンサ４３５ａ−ｃの下部プレートは、サンプリング動作中（Φ１がアクティブハイであり、第１のスイッチ４４０ａがアクティブ化されているとき）に、Ｖｇｎｄに接続されている。保持動作中（Φ２がアクティブハイであるとき）に、第２のスイッチ４４５ａ−ｃがアクティブ化され、第３のスイッチ４５０ａ−cのうちの１つは、対応する補正コンデンサ４３５ａ−ｃの下部プレートの電圧を、対応する基準電圧にシフトさせるようにアクティブ化される。
【００１９】
ＡＤＣからの出力が１０ビットであると仮定すると、補正されるべき誤差の最大の大きさは、Ｃｃｏｒｒ*（Ｖｒｅｆ３＋Ｖｒｅｆ２＋Ｖｒｅｆ１）／（Ｃｓｈ＋３*Ｃｃｏｒｒ）である。明らかに、Ｖｒｅｆ３はＶｄｄ／２であり、Ｖｒｅｆ２はＶｄｄ／４であり、Ｖｒｅｆ１はＶｄｄ／８である。さらに、補正コンデンサ４３５ａ−ｃの下部プレートと基準電圧Ｖｒｅｆ１−３との間に第３のスイッチ４５０ａ−ｃがあるので、これらの第３のスイッチ４５０ａ−ｃを通して、ビット（例えば、ｂ１０、ｂ９およびｂ８）でシフト量を容易に制御することができる。このことは、完全なコードに近づける、より高度な補正を可能にする。例えば、
ｂ１０＝ｂ９＝ｂ８＝１であるとき、Ｖｃｏｒｒｅｃｔｉｏｎ＿ｍａｘｉｍｕｍ＝Ｖｄｄ*７／８*Ｃｕ／（２０３Ｃｕ）＝１１．２ｍＶである。
【００２０】
ｂ１０＝ｂ９＝０であり、ｂ８＝１であるとき、Ｖｃｏｒｒｅｃｔｉｏｎ＿ｍｉｎｉｍｕｍ＝Ｖｄｄ*１／８*Ｃｕ／（２０３Ｃｕ）＝１．６ｍＶである。
【００２１】
図５は、図４の誤差補正回路を備えているＡＤＣの例示的な実施形態を図示している。ＡＤＣ５００の素子は、図１のＡＤＣ１００の素子に類似しているが、誤差補正回路４３０がサンプルホールド回路１２０と比較器１３０との間に含まれている。
【００２２】
ここで開示した構造の構成では、ここで記述したシステムおよび方法はＡＤＣ内の利得誤差を補正する方法を提供している。このようなことにより、利得誤差補正に対する必要性がなくなる。
【００２３】
開示した実施形態の先の説明は、当業者が本開示を作り、または使用できるように提供されている。これらの実施形態に対するさまざまな修正は、当業者に容易に明らかになるであろう。また、ここで規定されている一般的な原理は、本開示の範囲の精神を逸脱することなく、他の実施形態に適用されてもよい。したがって、本開示は、ここに示した実施形態に限定されることを意図しているものではないが、特許請求の範囲によって規定されている、原理および新規な特徴と矛盾しない最も広範囲に一致させるべきである。
【図面の簡単な説明】
【００２４】
【図１】図１は、先行技術の例示的な逐次近似レジスタＡＤＣ（ＳＡＲ−ＡＤＣ）の一般的な図である。
【図２】図２は、先行技術のＳＡＲ−ＡＤＣの例示的な動作を図示している図である。
【図３】図３は、先行技術のＳＡＲ−ＡＤＣによって発生される例示的なオフセット誤差および利得誤差を図示している図である。
【図４】図４は、利得誤差補正回路の例示的な実施形態を図示している図である。
【図５】図５は、図４の利得誤差補正回路を備えているＡＤＣの例示的な実施形態を図示している図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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