(57)【要約】本発明の多相分周器はリングに接続された複数の差動ラッチを具える。リング内のラッチの数は発生すべき相数及び入力クロックに供給される除数に等しい。一つのラッチ段の差動Ｑ出力を次ラッチ段の対応する差動Ｄ入力に接続する。偶数個のラッチ段の場合には、各ラッチ段の差動クロック入力を互に接続するとともに、分周器クロック入力及びそのコンプリメントに交互に接続する。最終ラッチ段の差動Ｑ出力を第1ラッチ段の差動Ｄ入力に交差接続して戻す。奇数個のラッチ段の場合には、各段の差動クロック入力をそれぞれ分周器クロック入力及びそのコンプロメントに並列に接続する。最終段の差動Ｑ出力を第１ラッチ段の差動Ｄ入力にストレートに接続して戻す。
2008545321.tif 000002
【特許請求の範囲】
【請求項１】
各々差動Ｄ入力（dp及びdn）、差動クロック入力（cp及びcn）および差動Ｑ出力（qp及びqn）を有する複数の差動ラッチを備え、各差動ラッチのＱ出力が次のラッチ段のＤ入力に接続され、最終ラッチ段の差動Ｑ出力が第１ラッチ段の差動Ｄ入力に戻され、差動分周器クロック入力（ckip及びckin）が前記各ラッチ段の差動クロック入力（cp及びcn）に接続され、複数の多相分周器出力が前記複数の差動ラッチの各々の差動Ｑ出力（qp及びqn）から得られる多相分周器。
【請求項２】
前記複数の差動ラッチの数は分周器の整数除数に等しく、且つ発生する相数に等しい請求項１記載の多相分周器。
【請求項３】
前記複数の差動ラッチの数は偶数であり、前記最終ラッチ段の差動Ｑ出力が第１ラッチ段の差動Ｄ入力に交差接続されて戻され（qp-dn及びqn-dp）、各ラッチ段の前記差動クロック入力（cp及びcn）が互いに接続されるとともに前記差動分周器クロック入力（kcip及びckin）に交互に接続された請求項１記載の多相分周器。
【請求項４】
前記複数の差動ラッチの数は奇数であり、前記最終ラッチ段の差動Ｑ出力が第１ラッチ段の差動Ｄ入力にストレートに差接続されて戻され（qp-dn及びqn-dp）、各ラッチ段の前記差動クロック入力（cp及びcn）が互いに接続されるとともに前記差動分周器クロック入力（kcip及びckin）の対応するクロック入力に並列に接続された請求項１記載の多相分周器。
【請求項５】
各差動ラッチが、差動クロック入力cp及びcnのためのクロックトランジスタの差動対と、差動Ｄ入力dp及びdnのためのデータトランジスタの差動対と、前記クロックトランジスタの差動対とそれぞれトーテムポール接続された差動Ｄ入力dp及びdnのためのデータトランジスタの差動対と、前記クロックトランジスタの差動対及び前記データトランジスタの差動対とそれぞれトーテムポール接続された差動Ｑ出力qp及びqnのための交差接続Ｑ出力トランジスタの差動対とを備えた請求項１記載の多相分周器。
【請求項６】
各々差動Ｄ入力（dp及びdn）、差動クロック入力（cp及びcn）および差動Ｑ出力（qp及びqn）を有する複数の差動ラッチを備え、各差動ラッチのＱ出力が次のラッチ段のＤ入力に接続され、最終ラッチ段の差動Ｑ出力が第１ラッチ段の差動クロックに戻され、差動分周器クロック入力（ckip及びckin）が前記各ラッチ段の差動クロック入力（cp及びcn）に接続され、各差動ラッチが、差動クロック入力cp及びcnのためのクロックトランジスタの差動対と、前記クロックトランジスタの差動対とそれぞれトーテムポール接続された差動Ｄ入力dp及びdnのためのデータトランジスタの差動対と、前記クロックトランジスタの差動対及び前記データトランジスタの差動対とそれぞれトーテムポール接続された差動Ｑ出力qp及びqnのための交差接続Ｑ出力トランジスタの差動対とを備え、差動分周器クロック入力（ckip及びckin）が前記各ラッチ段の差動クロック入力（cp及びcn）に接続され、複数の多相分周器出力が前記複数の差動ラッチの各々の差動Ｑ出力（qp及びqn）から得られる多相分周器であって、前記複数の差動ラッチの数は偶数である場合、前記最終ラッチ段の差動Ｑ出力が第１ラッチ段の差動Ｄ入力に交差接続されて戻され（qp-dn及びqn-dp）、各ラッチ段の前記差動クロック入力（cp及びcn）が互いに接続されるとともに前記差動分周器クロック入力（kcip及びckin）に交互に接続され、前記複数の差動ラッチの数は奇数であり、前記最終ラッチ段の差動Ｑ出力が第１ラッチ段の差動Ｄ入力にストレートに差接続されて戻され（qp-dn及びqn-dp）、各ラッチ段の前記差動クロック入力（cp及びcn）が互いに接続されるとともに前記差動分周器クロック入力（kcip及びckin）の対応するクロック入力に並列に接続され、前記複数の差動ラッチの数が当該分周器の整除数に等しく且つ発生する相数に等しいことを特徴とする多相分周器。
【請求項７】
差動Ｄ入力（dp及びdn）と、互いに接続され且つ分周器クロック入力(ckip)に接続された差動クロック入力(cp及びcn)と、第１位相（p1p及びp1n）の差動Ｑ出力(qp及びqn)とを有する第１差動ラッチと、前記第１位相（p1p及びp1n）の差動Ｑ出力に接続された差動Ｄ入力（dp及びdn）と、互いに接続され且つ分周器クロックコンプリメント入力(ckin)に接続された差動クロック入力(cp及びcn)と、第２位相（p2p及びp2n）の差動Ｑ出力(qp及びqn)とを有する第２差動ラッチと、前記第２位相（p2p及びp2n）の差動Ｑ出力に接続された差動Ｄ入力（dp及びdn）と、互いに接続され且つ分周器クロック入力(ckip)に接続された差動クロック入力(cp及びcn)と、第３位相（p3p及びp3n）の差動Ｑ出力(qp及びqn)とを有する第３差動ラッチと、前記第３位相（p3p及びp3n）の差動Ｑ出力に接続された差動Ｄ入力（dp及びdn）と、互いに接続され且つ前記分周器クロックコンプリメント入力(ckin)に接続された差動クロック入力(cp及びcn)と、前記第1差動ラッチのＤ入力に交差接続された第４位相（p4p及びp4n）の差動Ｑ出力(qp及びqn)とを有する第４差動ラッチとを備え、前記分周器クロック入力（ckip）及びコンプリメント入力（ckin）に差動的に供給される周波数を１/４に分周してそれぞれのＱ出力に４つの等間隔位相で出力する4相１/４分周の多相分周器。
【請求項８】
差動Ｄ入力（dp及びdn）と、分周器クロック入力(ckip)及びコンプリメント入力(ckin)にそれぞれ接続された差動クロック入力(cp及びcn)と、第１位相（p1p及びp1n）の差動Ｑ出力(qp及びqn)とを有する第１差動ラッチと、前記第１位相（p1p及びp1n）の差動Ｑ出力に接続された差動Ｄ入力（dp及びdn）と、分周器クロック入力(ckip)及びコンプリメント入力(ckin)にそれぞれ接続された差動クロック入力(cp及びcn)と、第２位相（p2p及びp2n）の差動Ｑ出力(qp及びqn)とを有する第２差動ラッチと、前記第２位相（p2p及びp2n）の差動Ｑ出力に接続された差動Ｄ入力（dp及びdn）と、分周器クロック入力(ckip)及びコンプリメント入力(ckin)にそれぞれ接続された差動クロック入力(cp及びcn)と、第３位相（p3p及びp3n）の差動Ｑ出力(qp及びqn)とを有する第３差動ラッチと、前記第３位相（p3p及びp3n）の差動Ｑ出力に接続された差動Ｄ入力（dp及びdn）と、分周器クロック入力(ckip)及びコンプリメント入力(ckin)にそれぞれ接続された差動クロック入力(cp及びcn)と、第４位相（p4p及びp4n）の差動Ｑ出力(qp及びqn)とを有する第４差動ラッチと、前記第４位相（p4p及びp4n）の差動Ｑ出力に接続された差動Ｄ入力（dp及びdn）と、分周器クロック入力(ckip)及びコンプリメント入力(ckin)にそれぞれ接続された差動クロック入力(cp及びcn)と、前記第1差動ラッチのそれぞれのＤ入力にストレート接続された第５位相（p5p及びp5n）の差動Ｑ出力(qp及びqn)とを有する第５差動ラッチとを備え、前記分周器クロック入力（ckip）及びコンプリメント入力（ckin）に差動的に供給される周波数を１/５に分周してそれぞれのＱ出力に５つの等間隔位相で出力する５相１/５分周の多相分周器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子ディジタル回路、特に差動多相分周器を構成する回路及び方法に関する。
【背景技術】
【０００２】
ディジタル分周器が、基準発振器からの種々のユーティリティクロックを同期するために、コンピュータや通信回路に使用されている。ディジタル分周器はクロック信号”cki”を入力として受信し、新しいクロック”cko”を出力する。ckoの周波数はckiを整数で除算した周波数である。このような分周器は固定の１/ｎ分周器又はプログラマブル１/ｍ分周器として実現できる。
【０００３】
同期型分周器及びカウンタは１つのクロックで全てのメモリ素子を並列にクロックする。プログラマブルディジタル分周器は、有限ステートマシン（ＦＳＭ）、例えば紙と鉛筆によって、又はシノプシスデザインコンパイラのような論理合成ツールを用いて実現できる。直接ディジタル合成（ＤＤＳ）は別の方法であり、入力ckiでクロックされるアキュムレータを使用する。毎入力クロックサイクル時に、アキュムレータが固定の整数“Ｐ”をそのカウントに加える。数“Ｐ”は、毎“Ｎ”入力クロックサイクルの終了時にアキュムレータがオーバフローするように選択することができる。こうすると、オーバフロー出力は分周器の出力”cko”として機能する。
【０００４】
非同期型の分周器及びカウンタはクロックを用いてチェーン内の第１フリップフロップをトリガし、前段のＱ出力を用いて次段をクロックする。例えば、リップルカウンタ、ディケードカウンタ及びアップ−ダウンカウンタは非同期技術を使用する。
【０００５】
高効率のＤＣ/ＤＣコンバータは位相が互いにずれたいくつかのスイッチング電源を並列に合成する。得られる高周波数リップルは容易に安価にフィルタ処理できる。テキサスインスツルメンツＴＰ４００９ｘファミリーは、５Ｖ〜１５Ｖの分散電源で給電される低電圧高電流用の、２相、３相又は４相プログラマブル同期型バックコントローラである。多相コンバータは単相電源段よりいくつかの利点、例えば入力及び出力キャパシタにおける電流リップルが小さい、負荷遷移に対する応答が速い、処理可能な電力が向上する、システム効率が高い利点を有する。
【０００６】
各相は代表的には１ＭＨｚまでのスイッチング周波数で動作し、４相用では入力及び出力において４ＭＨｚまでの実効リップル周波数を生じる。２相設計は１８０度位相差の２つの出力を出力し、３相設計は１２０度位相差の３つの出力を出力し、４相設計は９０度位相差の４つの出力を出力する。
【０００７】
ＴＰＳ４００９ｘファミリーでは、相数は不活性化された相のＰＷＭ出力を内部５Ｖ  ＬＤＯの出力に接続することによりプログラムされる。２相動作では、偶数相出力が不活性化される。ＴＰＳ４００９ｘは、強制的に相電流バランスさせることによる固定の周波数のピーク電流モード制御を使用する。相電流は、出力インダクタと直列の電流検知抵抗又はフィルタインダクタの直流抵抗（ＤＣＲ）を用いて検出する。後者はＲＣ回路で電流比例信号を発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
多相クロックを発生する全ディジタルアプローチが回路複雑度及びコストを低減するために必要とされる。
【課題を解決するための手段】
【０００９】
簡単に説明すると、本発明の多相分周器の一実施例は、リングに接続されたいくつかの差動ラッチを具える。リング内のラッチの数は発生すべき相数及び入力クロックに供給される除数に等しい。一つのラッチ段の差動Ｑ出力を次ラッチ段の対応する差動Ｄ入力に接続する。偶数個のラッチ段の場合には、各ラッチ段の差動クロック入力を互に接続するとともに、分周器クロック入力及びそのコンプリメントに交互に接続する。最終ラッチ段の差動Ｑ出力を第1ラッチ段の差動Ｄ入力に交差接続して戻す。奇数個のラッチ段の場合には、各段の差動クロック入力をそれぞれ分周器クロック入力及びそのコンプロメントに並列に接続する。最終段の差動Ｑ出力を第１ラッチ段の差動Ｄ入力にストレートに接続して戻す。
【００１０】
本発明の利点は、多相出力を発生しうる分周器が提供される点にある。
【００１１】
本発明の他の利点は、リングに配列されるラッチの数により除数が決まる分周器が提供される点にある。
【００１２】
本発明の上記の及び他の目的、特徴及び利点は以下に記載する特定の実施例の詳細な説明及び短プログラマブル図面を参照すると明らかになる。
【発明を実施するための最良の形態】
【００１３】
多相分周器は入力クロック信号を整数で分周して一組の位相ロック出力信号を発生する。これらの出力信号の位相は等間隔であり、相数は除数と同数である。
【００１４】
図１は本発明の４相（１/４）分周器の実施例を示し、全体が参照番号１００で参照されている。このような分周器１００は本発明のすべての偶数除数分周器の実施例の代表例である。分周器１００は４つの差動構成ブロック１０２，１０４，１０６及び１０８で構成される。差動クロック対”cp”及び”cn”は”ckip”で第１及び第３ブロック１０２及び１０６に接続されるとともに”ckin”で第２及び第４ブロック１０４及び１０８に接続される。各ブロックのQ出力qp及びqnは次のブロックのＤ入力dp及びdnに接続される。最終ブロック１０８のqp出力及びqn出力は第１ブロック１０２のdp及びdn入力に交差接続される。
【００１５】
図２は分周器１００のクロック入力”ckip”及び”ckin”と４相の１/４分周差動出力p1p/p2n，p2p/p2n，p3p/p3n及びp4p/p4nの関係を示すグラフである。
【００１６】
図３は本発明の５相（１/５）分周器の実施例を示し、全体が３００で示されている。このような分周器３００は本発明のすべての奇数除数分周器の実施例の代表例である。分周器３００は５つの差動構成ブロック３０２，３０４，３０６，３０８で構成される。差動クロック対”cp”及び”cn”はすべてのブロックのそれぞれの”ckip”及び”ckin”とそれぞれ並列に接続される。各ブロックのＱ出力qp及びqnは次のブロックのＤ入力dp及びdnに接続される。最終ブロック１０８のqp出力及びqn出力は第１ブロック１０２のdp及びdn入力にストレートに接続される。
【００１７】
図４は、図３の分周器におけるクロック入力”cp”及び”cn”と５相の１/５分周差動出力p1p/p2n，p2p/p2n，p3p/p3n，p4p/p4n及びp5p/p5nの関係を示すグラフである。
【００１８】
図５及び図６は分周器１００お呼び３００に使用しうる差動構成ブロックのＮＭＯＳ実現例及びＣＭＯＳ実現例をそれぞれ示す。図５において、ブロック５００は”cp”及び”cn”用の一対のクロック入力トランジスタ５０２及び５０４と、dp及びdn用の一対のデータ入力トランジスタ５０６及び５０８と、qn及びqp用の交差接続Ｑ出力トランジスタ５１０及び５１２を備える。図６において、ブロック６００は”cp”及び”cn”用の一対のクロック入力トランジスタ６０２及び６０４と、dp及びdn用の一対のデータ入力トランジスタ６０６及び６０８と、qn及びqp用の交差接続Ｑ出力トランジスタ６１０及び６１２を備える。
【００１９】
偶数分周器(例えば１００)の動作は奇数分周器(例えば３００)の動作と相違する。図１に示す偶数型では、各ブロックの”cp”及び”cn”入力が互いに接続され、各ブロックにおいて分周器入力クロック信号の”cp”又は”cn”に接続される。それぞれのクロックが２つのトランジスタ５０２及び５０４又は６０２及び６０４をターンオンするとき、ブロックは差動バッファ／インバータのように動作する。このようなクロックが両トランジスタをターンオフするとき、Ｑ出力は２つの交差接続トランジスタ５１０及び５１２又は６１０及び６１２により決まる。従って、出力状態は先にサンプルされたＤ入力により決定される。
【００２０】
図３に示す奇数分周器では、すべてのブロックの”cp”及び”cn”入力が分周器入力クロック信号の”cp”及びそのコンプリメント”cn”にそれぞれ並列に接続される。各半クロックサイクルにおいて、クロックでイネーブルされたブロックの半部がそのＤ入力をサンプルする。他の半部は前状態を保持する。サンプリング実行半部はそのＤ入力をＱ出力に転送することができる。ＮＭＯＳ型のブロック５００の場合には、Ｄ入力がロウのとき、半部の出力はまだ高インピーダンスである。次の半クロックサイクルにおいて、他の半部がサンプリングする。入力はコンムリメンタリであるため、他の半部の入力はハイであり、その半部出力はロウになる。
【００２１】
偶整数“Ｅ”で分周するためには、Ｅ個の構成ブロックをリングに接続する。使用する各ブロックごとに、その”cp”及び”cn”入力を互いに接続するとともに入力クロック又はそのコンプリメントに交互に接続する。入力から出力までのエンドツーエンドのデータ接続は相補的位相関係を有する。各ブロックは差動バッファ又は作動インバータとして接続できる。図１では、Ｅ個のブロックの一つを除くすべてが差動インバータとして接続され、最後の一つ（１０８）が差動バッファとして接続されている。
【００２２】
奇整数“Ｏ”で分周するためには、Ｏ個の構成ブロックをリングに接続する。各ブロックの”cp”及び”cn”入力を別々に２つの差動入力クロックに並列に接続する。
【００２３】
本発明の特定の実施例について記載したが、これは本発明の限定を意図するものではない。多くの変形や変更が当業者に明らかであり、本発明は添付の特許請求の範囲で特定される範囲に限定されるものではない。
【図面の簡単な説明】
【００２４】
【図１】本発明の４相（１/４）分周器の実施例の概略図である。
【図２】図１の分周器におけるクロック入力”cp”及び”cn”と４相の１/４分周差動出力p1p/p2n，p2p/p2n，p3p/p3n及びp4p/p4nの関係を示すグラフである。
【図３】本発明の５相（１/５）分周器の実施例の概略図である。
【図４】図３の分周器におけるクロック入力”cp”及び”cn”と５相の１/５分周差動出力p1p/p2n，p2p/p2n，p3p/p3n，p4p/p4n及びp5p/p5nの関係を示すグラフである。
【図５】図１及び図２の分周器に使用しうる構成ブロックのＮＭＯＳ実現例の概略図である。
【図６】図１及び図２の分周器に使用しうる構成ブロックのＰＭＯＳ実現例の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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