(57)【要約】  デジタルアップサンプリングコンバータ（ＤＵＳＣ）は、第１の速度でデジタルシグナルプロセッサ（ＤＳＰ）（１０）によって提供されるシグナル入力を提供し、多重シンボル期間に関するフィルタ係数のテーブルルックアップのために提供するスクエアルートレイズドコサイン（ＳＲＲＣ）フィルタ（１２，１４）を供給し、第１の速度のＭ倍である第２の速度でサンプリング出力を提供する。デジタルアナログコンバータ（ＤＡＣ）（１６，１８）は、第２の速度のサンプリング出力を、アナログ信号へ変換するために受信し、ローパスアナログフィルタ（２０，２２）は、アナログ信号を、ＲＦ送信機へ送出するために処理する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１の速度でデジタルシグナルプロセッサ（ＤＳＰ）（１０）によって提供されるシグナル入力と、
前記シグナル入力を受信し、多重シンボル期間に関するフィルタ係数のテーブルルックアップのための手段を有し、前記第１の速度のＭ倍である第２の速度でサンプリング出力を提供するスクエアルートレイズドコサイン（ＳＲＲＣ）フィルタ（１２，１４）と、
前記第２の速度の前記サンプリング出力を、アナログ信号へ変換するために受信するデジタルアナログコンバータ（ＤＡＣ）（１６，１８）と、
前記アナログ信号を、ＲＦ送信機へ送出するために処理するローパスアナログフィルタ（２０，２２）と、
を備えるデジタルアップサンプリングコンバータ（ＤＵＳＣ）。
【請求項２】
前記ＳＲＲＣは、
前記第１の速度で作動し、前記シンボル期間に等しいＮ個のタップを有するシフトレジスタパイプライン（３０）と、
各タップにおいて前記タップに関するフィルタ係数に対応するＭ個のエントリを有するテーブル（３４）と、
シンボル特性に基づいて、テーブル（４２）エントリを選択する手段と、
前記選択されたテーブルエントリを前記各テーブルからの出力として受信し、前記第２の速度で加算シグナル出力を提供する加算器（３６）と、
を備える請求項１のＤＵＳＣ。
【請求項３】
テーブルエントリを選択する前記手段は、
前記シンボルストリームのためのエンコーティングマッパで生成されるシンボルインデックス（Ｂ１，Ｂ２，Ｂ３）と、
前記テーブルの値の識別のための前記シンボルインデックスに応答するポインタ（４３，４８，５２）と、
を有する請求項２記載のＤＵＳＣ。
【請求項４】
前記エンコーディングスキームは、π／４  ＤＱＰＳＫであり、
テーブルルックアップのための前記手段は、
前記シンボルストリームのためのエンコーティングマッパで生成されるシンボルインデックス（Ｂ１，Ｂ２，Ｂ３）と、
前記シンボルインデックスで選択される３ビットエントリを有する第２のルックアップテーブルと、
前記第２のテーブルエントリの最下位ビットを入力として受信する、Ｎ個のタップを有するシフトレジスタ（４０，４７，５１）と、
０．７０７１によって修正されたフィルタ係数の複数のテーブル（４４）の第１のアレイであって、当該第１のアレイの各テーブルは、前記シフトレジスタの各タップに接続されており、対応するフィルタ係数を有し、前記第２のルックアップテーブルの値の最上位ビットの第１の値によって選択される、第１のアレイと、
１によって修正されたフィルタ係数の複数のテーブル（５０）の第２のアレイであって、当該第２のアレイの各テーブルは、前記シフトレジスタの各タップに接続されており、対応するフィルタ係数を有し、前記第２のルックアップテーブルの値の最上位ビットの第２の値によって選択される、第２のアレイと、
前記複数のテーブルの前記第１のアレイの出力に基づいて作動する２の補数ファンクションアレイ（４６）と、
前記各２の補数ファンクションアレイ及び前記複数のテーブルの前記第２のアレイからの出力を受信し、前記第２のルックアップテーブルの値の前記第２のビットに応答する第１のマルチプレクサアレイ（４８）と、
前記各第１のマルチプレクサアレイ及びゼロ値の出力を受信し、前記第２のルックアップテーブルの値の前記最下位ビットに応答する第２のマルチプレクサアレイ（５２）と、
前記第２のマルチプレクサアレイの各マルチプレクサの出力を受信する加算器（５６）と、
を備える請求項１記載のＤＵＳＣ。
【請求項５】
ＰＨＳ信号をフィルタリングする方法であって、
第１の速度でデジタルシグナルプロセス（ＤＳＰ）からのシグナル入力を提供するステップと、
前記シグナル入力を受信するためのスクエアルートレイズドコサイン（ＳＲＲＣ）フィルタ機能を提供するステップであって、
前記シンボルストリームのためのエンコーティングマッパでシンボルインデックスを生成する工程と、
前記シンボルインデックスに基づいて第２のルックアップテーブルから３ビットエントリを選択する工程と、
前記第２のテーブルエントリの最下位ビットをＮ個のタップを有するシフトレジスタで受信する工程と、
０．７０７１によって修正されたフィルタ係数の複数のテーブルの第１のアレイであって、当該第１のアレイの各テーブルは、前記シフトレジスタの各タップに接続されており、対応するフィルタ係数を有する第１のアレイを提供する工程と、
１によって修正されたフィルタ係数の複数のテーブルの第２のアレイであって、当該第２のアレイの各テーブルは、前記シフトレジスタの各タップに接続されており、対応するフィルタ係数を有する第２のアレイを提供する工程と、
前記第２のルックアップテーブルの値の最上位ビットの第１又は第２の値にそれぞれ基づいて前記第１のアレイと前記第２のアレイで選択する工程と、
前記複数のテーブルの前記第１のアレイの出力に基づいて作動する２の補数ファンクションアレイを提供する工程と、
前記第２のルックアップテーブルの値の前記第２のビットに応答し、第１のマルチプレクサアレイを通じて、前記各２の補数ファンクションアレイの出力、又は、前記複数のテーブルの前記第２のアレイからの出力を選択する工程と、
前記第２のルックアップテーブルの値の前記最下位ビットに応答し、第２のマルチプレクサアレイを通じて、前記各第１のマルチプレクサアレイの出力、又は、ゼロ値の出力を選択する工程と、
前記第２のマルチプレクサアレイの各マルチプレクサの出力を加算する工程と、を含む前記スクエアルートレイズドコサインフィルタ機能を提供するステップと、
前記第１の速度のＭ倍である第２の速度でサンプリング出力を提供するステップと、
前記第２の速度の前記サンプリング出力をアナログ信号へ変換するデジタルアナログ変換を実行するステップと、
前記アナログ信号をＲＦ送信機へ送出するためにローパスアナログフィルタを介して処理するステップと、
を含む方法。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本出願は、本願と同じ発明の名称である２００５年１月１４日に出願された米国仮出願第６０／６４４，２４８号に基づく優先権を主張するものである。
【発明の分野】
【０００２】
本発明は、送信シグナルのベースバンド処理の分野に広く関し、より詳しくは、マルチプライヤを使用しないアップコンバーティングフィルタ実装に関する。
【発明の背景】
【０００３】
パーソナルハンディフォンシステム（ＰＨＳ）のような伝統的な通信システムは、簡易且つ低コストとなるように構成される。ＰＨＳのシステム仕様に許される基本的な簡易性を維持しつつ新規に利用可能となった技術を採用するこれらのシステムのアップグレードは、改善された信号性能を有し、極めてコスト効率が高くしかもパワフルなシステムを提供する。システムのための新たなコスト効率の高い基本的な組み立てブロックとしてのデジタルシグナルプロセッサ（ＤＳＰ）を利用すると、変調及び送信パス、並びに、復調及び受信パスの双方に関する基本的な性能を高めることができる。
【０００４】
マルチプライヤの削除は、高度なＰＨＳシステムにおける送信パスに関するベースバンド集積回路（ＢＢＩＣ）のためのハードウェア要求を制限する。それゆえ、マルチプライヤを使用せずに、ベースバンドシグナルのパルス整形のためのスクエアルートレイズドコサイン（ＳＲＲＣ）フィルタを有するデジタルアップサンプリングコンバータを提供することが望まれる。
【発明の概要】
【０００５】
本発明によるデジタルアップサンプリングコンバータ（ＤＵＳＣ）は、第１の速度でデジタルシグナルプロセッサ（ＤＳＰ）によって提供されるシグナル入力を提供し、多重シンボル期間に関するフィルタ係数のテーブルルックアップのために提供するスクエアルートレイズドコサイン（ＳＲＲＣ）フィルタを供給し、第１の速度のＭ倍である第２の速度でサンプリング出力を提供する。デジタルアナログコンバータ（ＤＡＣ）は、第２の速度のサンプリング出力を、アナログ信号へ変換するために受信し、ローパスアナログフィルタは、アナログ信号を、ＲＦ送信機へ送出するために処理する。
【０００６】
本発明の一実施形態では、テーブルルックアップは、シンボルストリームのためのエンコーティングマッパで生成されるシンボルインデックスを用いることで達成される。第２のルックアップテーブルは、シンボルインデックスで選択される３ビットエントリを有し、Ｎ個のタップを有するシフトレジスタは、第２のテーブルエントリの最下位ビットを入力として受信する。０．７０７１によって修正されたフィルタ係数の複数のテーブルの第１のアレイは、シフトレジスタの各タップに接続されており、対応するフィルタ係数を有するテーブルを複数備える。テーブルの第１のアレイは、第２のルックアップテーブルの値の最上位ビットの第１の値によって選択される。１によって修正されるフィルタ係数の複数のテーブルの第２のアレイは、シフトレジスタの各タップに接続されており、対応するフィルタ係数を有するテーブルを複数備える。テーブルの第２のアレイは、第２のルックアップテーブルの値の最上位ビットの第２の値によって選択される。２の補数ファンクションアレイは、複数のテーブルの第１のアレイの出力に基づいて作動し、第１のマルチプレクサアレイは、各２の補数ファンクションアレイ及び複数のテーブルの第２のアレイからの出力を受信することができる。各第１のマルチプレクサアレイは、第２のルックアップテーブルの値の第２のビットに応答する。第２のマルチプレクサアレイは、各第１のマルチプレクサアレイ及びゼロ値の出力を受信し、第２のルックアップテーブルの値の最下位ビットに応答する。加算器は、第２のマルチプレクサアレイの各マルチプレクサの出力を受信し、デジタルアナログ変換のためにフィルタされた値を与え、更に、ＲＦセクションの前にアナログフィルタリングを提供する。
【０００７】
本発明のこれら及び他の特徴並びに利点は、添付図面を参照し、以下の詳細な説明に基づいて更に理解することができる。
【発明の詳細な説明】
【０００８】
本発明は、ＰＨＳ通信システム及び標準規格に採用される典型的な実施形態のために利用される。ここに開示するＰＨＳＢＢＩＣの実施形態に使用されるＲＦチップは、システムクロックのために仕様された４３．２ＭＨｚのアナログＩ，Ｑ信号を用いる。そして、ＤＡＣサンプリングレートのための好適な選択は、１５Ｘである（２．８８ＭＨｚ）。典型的なベースバンド送信シグナルパスを図１Ａに示す。ＤＳＰ１０は、システムクロックレートでＩ及びＱシグナルを提供する。ＳＲＲＣパルス整形及びアップコンバーティングフィルタ１２，１４は、１５ＸレートでＩ及びＱシグナルをデジタルアナログコンバータ（ＤＡＣ）１６，１８に提供する。得られるアナログＩ及びＱシグナルは、次いで、送信のためにアナログローパスフィルタ２０，２２を通じて処理される。実施形態を示すために、ＳＲＲＣは、ロールオフファクタα＝０．５でＲＣＲ標準規格ＳＴＤ−２８に規定されたようになる。
【０００９】
本発明の潜在的な実装例として、４シンボルスパンのＳＲＲＣは、表１に示す係数を持つ。表２，３は、それぞれ７シンボルスパン及び８シンボルスパンの係数を示す。
【表１】
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【表２】
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【表３】
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【００１０】
π／４ＤＱＰＳＫを用いた送信のため、エンコーダは４つの値、すなわち−１，−０．７０７１，０．７０７１，１を生成する。ＳＲＲＣフィルタへの入力は、符号化されたシンボルストリームである。図２に示すように、符号化されたシンボルストリームは、１Ｘ（１９２ＫＨｚ）でシフトレジスタパイプライン３０を通過する。新たな符号化シンボルが入力されるたびに、ポリフェーズフィルタのＮ（シンボル期間）タップの各タップ３２において、ポリフェーズフィルタのために選択された新たな１５のエントリテーブル３４が生じる。そして、１５Ｘ（２．８８ＭＨｚ）レートにおいて、テーブルエントリが加算器３６に与えられ、図１のフィルタのペア２０，２２からは一つのＩ及び一つのＱサンプル出力がある。
【００１１】
表１の０．７０７１，−０．７０７１，−１についての値を、表４，５，６に示す。
【表４】
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【表５】
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【表６】
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【００１２】
同様に、７シンボルスパンが用いられた場合の、表２の０．７０７１，−０．７０７１，−１についての値を、表７，８，９に示す。
【表７】
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【表８】
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【表９】
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【００１３】
最後に、８シンボルスパンが用いられた場合の、表３の０．７０７１，−０．７０７１，−１についての値を、表１０，１１，１２に示す。
【表１０】
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【表１１】
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【表１２】
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【００１４】
ダイレクト・インプリメンテーション・データフォーマットのための典型的な実施形態に関して、サンプリングレート変換と共にデジタルアップサンプリングコンバータ（ＤＵＳＣ）を構成するＳＲＲＣへのデータは、４ビットの幅を持った符号化シンボルストリームである。符号化シンボルは、基本的には、ＤＳＰのソフトウェアとして実装されるマッパによって定義されるシンボルインデックスであり、テーブルから正しいＩ，Ｑ値を選択するようにＤＵＳＣによって用いられる。テーブルは、レジスタフォーマットであり、マッパによって初期化される。
【００１５】
表１３は、Ｉ，Ｑ値マッピングへの１６個のエントリシンボルインデックスであり、これは１６ＱＡＭアプリケーションに用いられる。本実施形態がπ／４ＤＱＰＳＫに引き付けられる一方で、表に示す例は、ＢＰＳＫ，ＱＰＳＫ，ＤＱＰＳＫ，８−ＰＳＫ，パルス整形として用いることができる。
【表１３】
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【００１６】
代替的に、ルックアップテーブル・インプリメンテーション・データフォーマットが第２の実施形態である。ダイレクト・インプリメンテーションのように、ＤＵＳＣへのデータは、４ビット幅の符号化シンボルストリームであるが、符号化シンボルは、表１４に示すようにＩ，Ｑインデックスを選択するためにＤＵＳＣによって用いられる。
【表１４】
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【００１７】
Ｉパス及びＱパスの両方のための３ビットは、次のように定義される。
Ｂ２：                  ０                         ゼロ値
１                         非ゼロ値
Ｂ１：                  ０                         正の非ゼロ値
１                         負の非ゼロ値
Ｂ０：                  ０                         ０．７０７１の値
１                         １の値
【００１８】
次いで、ルックアップテーブルのフィルタ部分を提供する実装は、図３に示すように達成される。Ｂ０値は、シンボル期間に対応する長さＮのシフトレジスタ４０への入力として与えられる。シフトレジスタからの各タップは、第１のマルチプレクサ４３のための制御シグナルを与える期間の一つのシンボルのための、計算ストリングのためのスタートポイントである。Ｂ０値に基づいて、レジスタを介してシフトされ、各シンボル計算ストリングにおける０値は、８ビット幅で与えられる関連する０．７０７１テーブルエレメントに対する値の関連する第１のマルチプレクサによる選択になる。０．７０７１テーブルエレメントのアレイは、図２に関連して前述された１５倍のシンボルレートでシフトされたこの典型的な実施形態のための上記表４に定義されるように、０．７０７１が掛けられた関連タップのためのフィルタ係数の値を提供する。同様に、もしＢ０値が１の場合、関連する「１」テーブルエレメント５０のための値は、第１のマルチプレクサ４３から８ビット幅で与えられる。「１」テーブルエレメントのアレイは、上記表１に示すように１で掛けられた関連タップのためのフィルタ係数の値を与える。
【００１９】
長さＮの第２のシフトレジスタ４７はＢ１の値を受信する。第２シフトレジスタからのタップによって与えられたＢ１の値は、関連する第２のマルチプレクサ４８からの出力を決定する。第２のマルチプレクサ４８は、第１のマルチプレクサ、又は、第１のマルチプレクサからの出力に基づいて動作する２の補数オペレーション（ＩＮＶ+１で示す）から直接与えられる値から選択する。選択された出力は、第３のマルチプレクサ５２に８ビット幅で与えられ、第３のマルチプレクサ５２は、長さＮの第３のシフトレジスタ５１のタップを通じて与えられるＢ２の値に基づいて、第２のマルチプレクサ４８の出力及びゼロ値５４から選択する。各シンボル計算ストリングにおけるマルチプレクサ５２の出力は、ＳＲＲＣからのＩ又はＱのための８ビット出力を与えるために加算器５６で加算される。
【００２０】
特許法で求められるように詳細に本発明を開示したが、当業者は、ここに開示した特定の実施形態への変形及び代替を認識することができる。そのような変形は、特許請求の範囲に定義された本発明の範囲と意図の範囲内である。
【図面の簡単な説明】
【００２１】
【図１】本発明が採用される送信ベースバンドシグナルパスアーキテクチャのブロック図である。
【図２】本発明によるテーブルルックアップアプローチを用いたＳＲＲＣフィルタの基礎的態様のブロック図である。
【図３】本発明のハードウェア態様のブロック図である。
【符号の説明】
【００２２】
１２，１４…アップコンバーティングフィルタ、２０，２２…アナログローパスフィルタ、３０…シフトレジスタパイプライン、３４…エントリテーブル、３６…加算器、４０…シフトレジスタ、４７…第２のシフトレジスタ、５１…第３のシフトレジスタ、４３…第１のマルチプレクサ、４８…第２のマルチプレクサ、５２…第３のマルチプレクサ、５４…ゼロ値、５６…加算器。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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