(57)【要約】【構成】この発明は，一例示的実施形態では，基板上に形成され，基板をバイアスし，集積回路構造（たとえば，ＤＲＡＭメモリ・セル）の隣接する動作領域間を絶縁する絶縁ゲートを提供する。ゲート誘電体として，従来のゲート酸化物層ではなく，酸化アルミニウム（Ａｌ2Ｏ3）を用いて，トレンチ（溝）絶縁領域の下および近くに正孔過剰な蓄積領域を形成する。この発明の別の例示的実施形態は，シャロー・トレンチ（溝）絶縁（ＳＴＩ）領域の効果を高めるために絶縁領域内のライナとして利用される酸化アルミニウム層を提供する。これらの実施形態は，絶縁領域において一緒に用いることも可能である。【選択図】  図２Ａ
2008504685.tif 000002
【特許請求の範囲】
【請求項１】
メモリ・アレイの形成方法であって，
それぞれが少なくとも１つの動作領域を含む複数のメモリ・セルを基板上に形成するステップと，
隣接する２個のメモリ・セルの前記動作領域に近接して，かつ前記動作領域の間に，酸化アルミニウムの層を含む絶縁領域を形成するステップとを含む
方法。
【請求項２】
絶縁領域を形成する前記ステップが，前記基板内にトレンチを形成し，前記トレンチに前記酸化アルミニウムの層を沿わせるものである，請求項１に記載の方法。
【請求項３】
絶縁領域を形成する前記ステップが，前記基板内にトレンチを形成し，前記酸化アルミニウムの層を含むゲートを前記トレンチの上に形成するものである，請求項１に記載の方法。
【請求項４】
メモリ・セルを形成する方法であって，
基板内に複数の動作領域を形成するステップと，
前記基板上において，隣接する動作領域の間に位置するトレンチ領域を形成するステップと，
前記トレンチ領域を絶縁材料で満たすステップと，
前記トレンチ領域の上に酸化アルミニウムの層を設けて絶縁領域を形成するステップとを含む
方法。
【請求項５】
酸化アルミニウムの層を設ける前記ステップが，前記基板の表面上に酸化アルミニウム膜を堆積させるものである請求項４に記載の方法。
【請求項６】
前記酸化アルミニウム膜の厚さが約８０Åから約１２０Åである請求項５に記載の方法。
【請求項７】
前記トレンチ領域の上の選択された領域を除いて，前記酸化アルミニウム膜のすべての場所をエッチングするステップをさらに含む請求項５に記載の方法。
【請求項８】
前記酸化アルミニウム膜の上に導電層を堆積させるステップをさらに含む請求項７に記載の方法。
【請求項９】
窒化物を含む絶縁層を前記導電層の上に堆積させるステップをさらに含む請求項８に記載の方法。
【請求項１０】
酸化アルミニウム膜を堆積させる前記ステップが，
前記基板の最表面上に薄いバッファ層を堆積させ，
前記薄いバッファ層の上に前記酸化アルミニウム膜を堆積させるものである請求項５に記載の方法。
【請求項１１】
酸化アルミニウム膜を堆積させる前記ステップが，化学気相成長プロセス（ＣＶＤ）を実施して前記酸化アルミニウム膜を形成するものである請求項１０に記載の方法。
【請求項１２】
前記酸化アルミニウム膜の上に導電層を設けるステップをさらに含む請求項１１に記載の方法。
【請求項１３】
窒化物および酸化アルミニウムのいずれかを含む絶縁層を前記導電層の上に堆積させて絶縁ゲートスタックを形成するステップをさらに含む請求項１２に記載の方法。
【請求項１４】
前記絶縁ゲートスタックが形成された領域の下を除いて，前記酸化アルミニウム膜のすべての場所をエッチングするステップをさらに含む請求項１３に記載の方法。
【請求項１５】
前記導電層が，多結晶シリコン，poly／ＴｉＳｉ2，poly／ＷＳｉ2，poly／ＷＮx／Ｗ，poly／ＷＮx，poly／ＣｏＳｉ2，およびpoly／ＭｏＳｉ2のうちのいずれかを含む請求項１３に記載の方法。
【請求項１６】
メモリ・セル・アレイの動作領域を絶縁する方法であって，
メモリ・セル・アレイを設けるステップを含み，前記アレイの各メモリ・セルが，少なくとも１つの動作領域と，酸化アルミニウムの層を含む絶縁ゲートとを含み，前記ゲートが前記少なくとも１つの動作領域に隣接し，
前記絶縁ゲートを，電圧電位を受け取る端子に接続するステップと，
前記端子を介して電位を前記絶縁ゲートに印加するステップとを含む
方法。
【請求項１７】
印加される電位が負である請求項１６に記載の方法。
【請求項１８】
印加される電位が約−５０ｍＶから約−４００ｍＶの範囲にある請求項１７に記載の方法。
【請求項１９】
印加される電位が前記ゲートを接地電位まで駆動する請求項１６に記載の方法。
【請求項２０】
メモリ・セル・アレイ上の動作領域間に絶縁領域を形成する方法であって，
基板上に形成された複数の動作領域を有するメモリ・セル・アレイを設けるステップと，
前記基板内において，前記アレイの隣接する２つの動作領域の間にシャロー・トレンチをエッチングするステップと，
前記トレンチに酸化アルミニウム層を沿わせてライナを形成するステップとを含む
方法。
【請求項２１】
前記トレンチが，約１０００Åから約４０００Åの深さまでエッチングさせる請求項２０に記載の方法。
【請求項２２】
前記トレンチに沿わせてライナを形成する前記ステップが，前記トレンチの側壁および底の上と前記基板面上とに酸化アルミニウムを堆積させるステップを含む，請求項２０に記載の方法。
【請求項２３】
前記トレンチにライナを形成する前記ステップが，前記酸化アルミニウム層を選択的に堆積させるマスキング・ステップを含む，請求項２２に記載の方法。
【請求項２４】
前記トレンチ内の酸化アルミニウムを残しながら，前記基板面を平坦化して余分な酸化アルミニウムを前記基板面から除去するステップをさらに含む，請求項２２に記載の方法。
【請求項２５】
前記酸化アルミニウム層の厚さが約３０Åから約５００Åである請求項２２に記載の方法。
【請求項２６】
前記酸化アルミニウム層の厚さが約５０Åから約１００Åである請求項２５に記載の方法。
【請求項２７】
前記ライナが形成されたトレンチを誘電体材料で満たすステップをさらに含む，請求項２２に記載の方法。
【請求項２８】
基板上に形成され，行および列の形に並べられた複数のメモリ・セルと，
前記行に電気的に接続された複数のワード・ラインと，
前記列に電気的に接続された複数のビット・ラインとを含み，
各メモリ・セルが，
前記セルをそれぞれのワード・ラインに接続する少なくとも１つのアクセス・トランジスタと，
前記少なくとも１つのアクセス・トランジスタを介して，それぞれのビット・ラインに電気的に接続される少なくとも１つのコンデンサと，
前記少なくとも１つのコンデンサに隣接して位置し，酸化アルミニウムの層を含む絶縁領域とを含む
メモリ・セル・アレイ。
【請求項２９】
前記絶縁領域が，前記基板内のトレンチであって，前記トレンチの周囲に正孔蓄積領域を形成することが可能である，請求項２８に記載のメモリ・セル・アレイ。
【請求項３０】
前記アルミニウム層が，前記基板内に形成された前記トレンチのライナを含む請求項２９に記載のメモリ・セル・アレイ。
【請求項３１】
前記絶縁領域が，
前記基板内に形成されたトレンチと，
前記トレンチの上に位置するゲートスタックとを含み，前記ゲートスタックが酸化アルミニウムの前記層を含む，請求項２８に記載のメモリ・セル・アレイ。
【請求項３２】
前記絶縁領域が，前記トレンチの周囲に正孔蓄積領域を形成することが可能である請求項３１に記載のメモリ・セル・アレイ。
【請求項３３】
前記アレイが，高密度動的アクセス・メモリ（ＤＲＡＭ）アレイである請求項２８に記載のメモリ・セル・アレイ。
【請求項３４】
基板と，
前記基板上に形成された容量性構造と，
前記基板上に少なくとも部分的に形成され，前記容量性構造に電気的に接続されたアクセス・トランジスタと，
前記基板の少なくとも１つの動作領域に隣接して前記基板の最上表面に形成された酸化アルミニウムの層を含む絶縁ゲートとを含む
メモリ・セル。
【請求項３５】
前記セルがＤＲＡＭセルである請求項３４に記載のメモリ・セル。
【請求項３６】
前記セルが６Ｆ2  ＤＲＡＭセルである請求項３５に記載のメモリ・セル。
【請求項３７】
前記絶縁ゲートが前記基板内に形成されたトレンチ領域の上に位置する請求項３４に記載のメモリ・セル。
【請求項３８】
前記絶縁ゲートが前記酸化アルミニウム層の上に堆積した導電層をさらに含む請求項３４に記載のメモリ・セル。
【請求項３９】
基板と，
前記基板内にある動作領域と，
前記基板上に形成され，前記動作領域に電気的に接続された容量性構造と，
前記容量性構造に電気的に接続されたアクセス・トランジスタと，
前記動作領域に隣接して前記基板内に形成されたトレンチ絶縁領域とを含み，前記トレンチ領域に酸化アルミニウムの薄層が沿ってライナが形成されている
メモリ・セル。
【請求項４０】
前記アクセス・トランジスタがＮＭＯＳトランジスタである請求項３９に記載のメモリ・セル。
【請求項４１】
前記トレンチ絶縁領域が誘電体絶縁材料をさらに含む請求項３９に記載のメモリ・セル。
【請求項４２】
前記酸化アルミニウム層が前記絶縁トレンチの側壁と接している請求項３９に記載のメモリ・セル。
【請求項４３】
前記トレンチ絶縁領域が，前記容量性構造に隣接して位置する請求項３９に記載のメモリ・セル。
【請求項４４】
基板と，
前記基板内の動作領域の上に形成されたコンデンサと，
前記コンデンサに電気的に接続されたアクセス・トランジスタと，
前記動作領域に隣接して形成され，酸化アルミニウム層およびトレンチ領域を含む絶縁領域とを含む
集積回路メモリ・セル。
【請求項４５】
前記絶縁領域が前記酸化アルミニウム層を含むゲートスタックをさらに含む請求項４４に記載の
集積回路メモリ・セル。
【請求項４６】
前記ゲートスタックが，電圧電位を受け取る端子との接続に適合されている，請求項４５に記載の集積回路メモリ・セル。
【請求項４７】
前記ゲートスタックが前記トレンチ領域の上に形成されている請求項４６に記載の集積回路メモリ・セル。
【請求項４８】
前記シャロー・トレンチ絶縁領域に隣接するソース／ドレイン領域をさらに含む請求項４７に記載の集積回路メモリ・セル。
【請求項４９】
前記ソース／ドレイン領域がわずかに負にドープされた領域を含む請求項４８に記載の集積回路メモリ・セル。
【請求項５０】
前記酸化アルミニウム層が前記トレンチ領域内に位置する請求項４４に記載の集積回路メモリ・セル。
【請求項５１】
前記酸化アルミニウム層が前記トレンチの側壁および底に沿っている請求項５０に記載の集積回路メモリ・セル。
【請求項５２】
メモリ・セル・アレイであって，
基板内に形成された複数のメモリ・セルを含み，前記アレイのセルのうちの複数のセルが，
前記基板内にある少なくとも１つの動作領域と，
前記基板面上に形成され，容量性構造に電気的に接続されたアクセス・トランジスタと，
酸化アルミニウムの層を含み，前記基板における前記アレイの動作領域間の電荷漏洩を減らす絶縁ゲートとを含む
メモリ・セル・アレイ。
【請求項５３】
前記メモリ・セルが動的ランダム・アクセス・メモリ（ＤＲＡＭ）セルである請求項５２に記載のアレイ。
【請求項５４】
前記メモリ・セルが６Ｆ2  ＤＲＡＭセルである請求項５３に記載のアレイ。
【請求項５５】
前記絶縁ゲートが前記基板内に形成された絶縁トレンチの上に位置する請求項５３に記載のＤＲＡＭアレイ。
【請求項５６】
プロセッサと，
半導体チップ上に作成され，前記プロセッサと通信する動的ランダム・アクセス・メモリ（ＤＲＡＭ）アレイとを備え，前記ＤＲＡＭが，
各セルが少なくとも１つの動作領域を有する複数のＤＲＡＭメモリ・セルと，
前記動作領域を絶縁するために前記チップ内に形成された絶縁ディバイスとを含み，前記絶縁ディバイスが，酸化アルミニウム層を有するゲートスタックを含む
コンピュータ・システム。
【請求項５７】
プロセッサと，
半導体基板内に作成され，前記プロセッサと通信する動的ランダム・アクセス・メモリ（ＤＲＡＭ）アレイとを備え，前記ＤＲＡＭが，
各セルが少なくとも１つの動作領域を有する複数のＤＲＡＭメモリ・セルと，
前記少なくとも１つの動作領域を前記メモリ・セルの他の領域から絶縁する絶縁領域とを含み，前記絶縁領域のそれぞれが，前記基板内にエッチングされ，かつ酸化アルミニウム層がそれに沿ってライナを形成しているトレンチ領域を含む
コンピュータ・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は，高密度集積回路の製造のための改良された半導体構造に関し，特に，メモリ・ディバイスのための改良された絶縁領域（isolation region）とその形成プロセスに関する。
【背景技術】
【０００２】
ランダム・アクセス・メモリ・セルの種類は，大きく分けて動的および静的の２つである。動的ランダム・アクセス・メモリ（ＤＲＡＭ）は，２つのバイナリ値のいずれかを表す電圧を記憶するようにプログラムされることが可能であるが，この電圧を，非常に短い時間より長く維持するために周期的な再プログラミングすなわち「リフレッシュ（refreshing）」を行うことが必要である。静的ランダム・アクセス・メモリは，その名のとおり，周期的なリフレッシュを必要としない。
【０００３】
ＤＲＡＭメモリ回路は，単一の半導体ウェハの上に，ＤＲＡＭセルと呼ばれる同一の回路素子を何百万個も複製することによって製造される。各ＤＲＡＭセルは，１ビット（バイナリ・ディジット）のデータを記憶できるアドレス可能な場所である。ＤＲＡＭセルは，その最も一般的な形態では，２つの回路部品（電界効果トランジスタ（ＦＥＴ）とコンデンサ）からなる。
【０００４】
図１Ａは，２個の従来のＤＲＡＭセル１０を示している。各セル１０は，コンデンサ１４およびアクセス・トランジスタ１２を含む。各セル１０において，コンデンサ１４は，コンデンサ１４の両側に位置する２つの接続（connection）を有する。第１の接続は，基準電圧Ｖｒへの接続である。通常，Ｖｒは，メモリ回路の内部動作電圧（論理「１」に対応する電圧）の半分である。コンデンサの第２の接続は，トランジスタ１２のドレインへの接続である。トランジスタ１２のゲートはワード・ライン１８に接続され，トランジスタ１２のソースはビット・ライン１６に接続される。この接続により，ワード・ライン１８は，ビット・ライン１６上の信号（論理「０」または論理「１」）のコンデンサ１４への書き込み，またはコンデンサ１４からの読み出しを許すか，阻止することによって，コンデンサ１４へのアクセスを制御することが可能である。図１Ｃは，ＤＲＡＭセル１０の断面図である。図１Ｂは，ＤＲＡＭセル１０を含むＤＲＡＭメモリ・アレイの一部を示している。図１Ｂでは，所与のビット・ライン１６を共有する各セル１０は共通ワード・ライン１８を共有せず，共通ワード・ライン１８を共有する各セル１０は共通ビット・ライン１６を共有しない。
【０００５】
ＤＲＡＭの製造は，競争の激しいビジネスである。より多くのメモリを単一のメモリ・チップに詰め込むことを可能にするために，個々のセルのサイズを小さくすること，およびメモリ・セルの密度を上げることが常に求められる。セルサイズは，二乗特性面積（square feature area）の６倍（６Ｆ2）から４倍（４Ｆ2）であることが望ましい（Ｆは，フォトリソグラフィ・プロセスで実現可能な最小の次元特性寸法（dimension feature size）を表す）。したがって，各セルのサイズをより小さくし，それによって，各セルの動作領域（active area）（たとえば，図１Ｂの領域１３）を他のディバイスの動作領域により近接して配置するようになるにつれて，ＤＲＡＭメモリにおける絶縁（isolation）がますます重要になる。絶縁は，他の集積回路構造においても同様に必要である。
【０００６】
ＤＲＡＭアレイまたは他の集積構造において動作領域を互いに絶縁するために用いることが可能な技術の１つが，シャロー・トレンチ絶縁（shallow trench isolation：浅い溝による絶縁）（ＳＴＩ）である。図１Ｃに示すように，基板表面１に形成された絶縁トレンチ（isolation trench）１７を用いて，それぞれがコンデンサ１４，トランジスタ１２および関連付けられたソース／ドレイン領域１９を有する，隣接する２つのＤＲＡＭメモリ・セルを絶縁することが可能である。典型的なＳＴＩ絶縁構造（ＳＴＩ：isolation structure）では，トレンチ（溝）１７を基板にエッチングし，誘電体材料の１つまたは複数の層１５をトレンチ１７内にうずめ，隣接する動作領域の間に物理的かつ電気的な障壁（バリア）を設ける。このようにＳＴＩ構造は，トレンチ（溝）をエッチングし，そのトレンチ（溝）を，化学気相成長（ＣＶＤ）または高密度プラズマ（ＨＤＰ）による酸化シリコンまたは二酸化シリコン（ＳｉＯ2）のような誘電体で満たすことによって形成される。次に，誘電体で満たしたトレンチ（溝）を，化学機械平坦化（ＣＭＰ：Chemical Mechanical Planrization）またはエッチ・バック・プロセスによって，誘電体がトレンチ（溝）内にのみ残って，その上面がシリコン基板の表面と面一になるように平坦化する。
【０００７】
絶縁をさらに徹底するために，シリコン基板の，トレンチ（溝）のすぐ下の領域（図示せず）にイオンを打ち込むことが可能である。しかしながら，トレンチ（溝）の下にイオンを打ち込むことには欠点がある。たとえば，S.Nagらの「Comparative Evaluation of Gap-Fill Dielectrics in Shallow Trench Isolation for Sub-0.25 micron Technologies」（ＩＥＥＥ  ＩＥＤＭ，８４１〜８４４頁（１９９６年））に記載されているように，トレンチ（溝）の下にイオンを打ち込むと，大きな電流の漏洩が発生する可能性がある。特に，基板の，トレンチ（溝）のエッジのそばにイオンを打ち込むと，動作ディバイス領域とトレンチ（溝）との境界（junction）で電流漏洩が発生する可能性がある。
【０００８】
さらに，図１Ｃに示すように，ＳＴＩ領域が深いほど，良好な絶縁が可能であるが，ＳＴＩ領域の可能な深さには限界がある。ＳＴＩ領域が深すぎると，トレンチ（溝）１７を酸化物層１５で満たすことによってトレンチ（溝）内に空隙（void）１１や割れ目（crack）が発生する。したがって，メモリ・ディバイスの動作領域を，深いトレンチ領域またはドープされたトレンチ（溝）領域に頼ることなく絶縁することが求められている。
【０００９】
また，高密度集積回路において素子絶縁を行うために絶縁ゲート（isolation gate）が提案されている。この絶縁ゲートは，一般に，二酸化シリコンのような厚い酸化物層を用いるが，基板面に丈夫な蓄積層を設けるために，やはり従来の打ち込みに頼っている。このため，従来の絶縁ゲートも，ゲート誘起ドレイン漏洩（ＧＩＤＬ：gate-induced drain leakage）が発生しやすい。
【００１０】
したがって，ＤＲＡＭメモリ・ディバイスのような高密度用途に用いることが可能な絶縁構造が求められている。さらに，そのような絶縁構造を作成する簡素な方法も求められている。
【発明の開示】
【００１１】
この発明の一例示的実施形態は，基板上に形成され，基板をバイアスし，集積回路構造（たとえば，ＤＲＡＭメモリ・セル）の隣接する動作領域（active area）間を分離する絶縁ゲートを提供する。ゲート誘電体として，従来のゲート酸化物層ではなく，酸化アルミニウム（Ａｌ2Ｏ3）を用いて，トレンチ（溝）絶縁領域の下および近くに正孔過剰な蓄積領域（hole-rich accumulation region）を形成する。この発明の別の例示的実施形態は，シャロー・トレンチ絶縁（ＳＴＩ）領域の効果を高めるために絶縁領域内のライナとして利用される酸化アルミニウム層を提供する。これらの実施形態は，絶縁領域において一緒に用いることも可能である。
【００１２】
この発明の好ましい実施形態を示す以下の詳細説明および図面から，この発明のさらなる利点および特徴が明らかになるであろう。
【実施例】
【００１３】
以下の詳細な説明では，この発明を実施することが可能な種々の具体的例示的実施形態を参照する。これらの実施形態は，当業者であればこの発明を当業者が実施できるように十分に詳しく記載されるが，それら以外の実施形態も採用可能であること，ならびに構造的変更，論理的変更および電気的変更が可能であることを理解されたい。
【００１４】
以下の説明で用いる「ウェハ」または「基板」という用語は，半導体の表面を有する半導体ベースの構造（semiconductor-based structure）を含む。ウェハおよび構造は，シリコン，シリコン・オン・インシュレータ（silicon-on-insulator）（ＳＯＩ），シリコン・オン・サファイア（silicon-on-sapphire）（ＳＯＳ），ドープ半導体およびアンドープ半導体（doped and undoped semiconductor），ベース半導体基礎（base semiconductor foundation）で支持されるシリコンのエピタキシャル層，および他の半導体構造を含むものと理解されたい。半導体は，シリコン・ベースのもの（silicon based）でなくてもよい。半導体は，シリコン・ゲルマニウム，ゲルマニウム，またはガリウム砒素であってよい。
【００１５】
以下，図面を参照するが，図面では，同じ要素については同じ参照符号で示している。まず，図２Ａおよび２Ｂを参照しながら，この発明の第１の例示的実施形態を説明する。図２Ａは，２個の例示的ＤＲＡＭメモリ・セル２００の一部の断面図であり，図２Ｂは，ＤＲＡＭアレイ２０１の一部を上から見下ろした図である。ＤＲＡＭアレイ２０１は，この発明の第１の実施形態に従って形成された絶縁ゲート（isolation gate）１１０を用いて構成されている。
【００１６】
後で詳しく説明するが，図示した第１の実施形態の絶縁ゲート１１０は，積み重ねられたゲート・スタック（stacked gatestack）として形成されることが好ましい。絶縁ゲート１１０は，酸化アルミニウム層（aluminum oxide layer）１１２の上に導電層１１３を有し，導電層１１３の上に絶縁層（insulating lager）１１４を有する。二酸化シリコン（ＳｉＯ2）誘電体層を含む従来の接地されたゲート・ディバイスと異なり，この発明は，酸化アルミニウム（Ａｌ2Ｏ3）ゲート誘電体層（alumium oxide gate dielectric layer）１１２を提案する。Ａｌ2Ｏ3は，ｋ誘電率が，二酸化シリコン（ｋ〜３．９）より高い（ｋ〜９．０）材料である（higher-k dielectric constant material）。酸化アルミニウムは，ゲート誘電体内に負の高い電荷密度（high negative charge density）を生成する。このため，ゲートとｐ型基板の境界付近（gate/p-type substrate interface）に酸化アルミニウムを配置すると，基板の表面近くに正孔蓄積層（hole accumulation layer）が形成される。絶縁層１１４は任意の好適な材料（窒化物など）であってよい。導電層１１３に好適な材料として，たとえば，多結晶シリコン，poly／ＴｉＳｉ2，poly／ＷＳｉ2，poly／ＷＮx／Ｗ，poly／ＷＮx，poly／ＣｏＳｉ2，およびpoly／ＭｏＳｉ2がある。絶縁ゲート１１０の両側に酸化物，窒化物，または他の絶縁スペーサ１１１が設けられる。
【００１７】
図２Ａでは，メモリ・セル２００の一部を，シリコン層１００，１０２，およびたとえばＳｉＯ2で形成された絶縁層１０１を有するシリコン・オン・インシュレータ（ＳＯＩ）設計を用いて示している。しかしながら，各メモリ・セル２００は任意の半導体の面上に形成可能であり，この発明はＳＯＩ設計に限定されず，あくまで例示としてＳＯＩ設計で示している。
【００１８】
図２Ａに示すように，基板層１００内にＳＴＩ領域１０３が生成される。ゲート導電層１１３が絶縁電圧（isolation voltage）ＶISOでバイアスされると，ＳＴＩ側壁１１５に沿い，かつＳＴＩ領域１０３の下に，正に帯電した正孔が過剰な領域１２０が生成される。この領域１２０は，この発明に従って構築された絶縁ゲート１１０をＳＴＩ領域１０３の上に設け，それを用いることによって形成される。
【００１９】
各メモリ・セル２００は，絶縁ゲート１１０に加えて，トランジスタ１０４，１０５のようなメモリ・セル部品と，摸式図的にコンデンサ１０８，１０９として示されたコンデンサ構造とを含む。トランジスタ１０４，１０５はメモリ・セル２００を関連するワード・ラインに接続し，コンデンサ１０８，１０９は，トランジスタ１０８，１０９を介して，関連するビット・ラインに電気的に接続される。しかしながら，この発明は，図２Ａに示したセル２００の実施形態に限定されない。この発明の絶縁ゲート１１０は，他のメモリ・セル構成とともに，任意の集積回路ディバイス中における隣接する動作領域（active area）間を絶縁するために用いることが可能である。
【００２０】
動作時に，絶縁ゲート１１０は，絶縁ゲートに接地電位または微小電位を印加することによってバイアスされる。図２Ａおよび２Ｂに示すように，電位ＶISOは，十分な絶縁を達成するために要求される印加電圧を表す。電位ＶISOは，ゲートの導電率に応じて正または負の微小電位でよいことを理解されたい。ＮＭＯＳ絶縁ゲートの場合は，酸化アルミニウムを負の微小充電によってバイアスし，それによって，ゲート１１０の下のＳＴＩ領域１０３内に正孔過剰な蓄積領域１２０を誘起させる。ゲートスタックには，約−５０ｍＶから約−４００ｍＶの範囲に近い電位，典型的には約−１００ｍＶの電位を印加しなければならない。ＰＭＯＳ絶縁ゲートを利用する場合は，約＋５０ｍＶから約＋４００ｍＶの範囲，典型的には約＋１００ｍＶの正の微小電位をゲートに印加する。絶縁ゲート１１０および対応する絶縁領域１０３によって分離された，隣接するセル，またはセル内の動作領域の間が，絶縁ゲート１１０をバイアスすることによって電気的に絶縁される。この電気的絶縁（electrical isolation）は，ＳＴＩ領域の側壁１１５に沿って，および側壁１１５の下に正孔が蓄積され，負電荷がこの領域を横切って流れるのを阻止する結果である。
【００２１】
この発明の第１の好ましい実施形態では，酸化アルミニウム誘電体層１１２が，絶縁ゲートスタック１１０の下に強力な蓄積層を維持してゲートを接地電位に保つことができるような，十分な負電荷を生成する。したがって，この発明の絶縁ゲート１１０は，ゲート１１０が接地電位に保たれた場合にゲート１１０の下の基板層１００の表面近くに強力な蓄積層が形成されるような，高いしきい値電圧を有する。たとえば，二酸化シリコン誘電体層を有する，ＤＲＡＭセル内の典型的な電界効果トランジスタは，約0.5ボルトのしきい値電圧を有することが可能である。酸化アルミニウム層１１２を利用すると，絶縁ゲート１１０のしきい値電圧が約1.3ボルトまで上がる。より高いしきい値電圧が常に望ましいわけではないが，図示した実施形態の場合は，しきい値電圧をより高くすると，効果的な正孔蓄積領域１２０が得られるという利点がある。
【００２２】
さらに，この発明による絶縁ゲート１１０を用いると，トレンチ（溝）絶縁領域１０３の深さＤを減らすことが可能である。一般に，絶縁トレンチ（溝）の深さは，約2500Åである。しかしながら，この発明による絶縁ゲート１１０を用いると，トレンチ（溝）１０３の深さＤを約2000Åより小さくすることが可能である。これに代えて，基板面１００上に直接に形成された絶縁ゲートのみによって十分な素子絶縁が行われれば，絶縁トレンチ（溝）をまったく用いなくてよい場合もある。
【００２３】
次に図３〜７を参照して，この発明の第１の実施形態に従って達成される例示的製造方法を説明する。まず，シリコン基板層１００を用意する。前述のように，この発明は，図２Ａで示したようなＳＯＩ設計とともに利用することが可能である。しかしながら，簡単にするために，以下の図面および説明は，シリコン基板半導体設計について行う。
【００２４】
まず，図３を参照して，製造の初期段階を説明する。トランジスタ１０４，１０５を形成する前に，基板１００内にＳＴＩ領域１０３を形成することが望ましい。そして，それに応じて，絶縁トレンチ（溝）１０３に隣接して位置する下層のソース／ドレイン領域１０６，１０７を形成してから絶縁ゲート１１０を形成することが望ましい。絶縁トレンチ（溝）１０３は，異方性ドライエッチングまたは他のエッチングプロセスによってトレンチ（溝）をエッチングする方法など，任意の好適な方法で形成することが可能である。エッチングしたトレンチ（溝）を，たとえば，酸化シリコンまたは二酸化シリコンを化学気相成長（ＣＶＤ）堆積または高密度プラズマ（ＨＤＰ）堆積によって，誘電体で満たす。次に，誘電体で満たしたトレンチ（溝）１０３を，化学機械研磨（ＣＭＰ：chemical mechanical polishing）プロセスまたはエッチ・バック・プロセスによって，誘電体がトレンチ（溝）内にのみ残り，その上面がシリコン基板１００の表面と面一になるように平坦化する。ソース・ドレイン領域１０６，１０７は，従来の打ち込みプロセスによって打ち込まれた領域でよい。次に，基板１００の面上のすべての場所に，バッファ層として動作する，非常に薄いゲート酸化物層１３０を成長させる。
【００２５】
図４は，メモリ・セル２００を製造する後続のステップを示している。バッファ層１３０の上に，酸化アルミニウムの層１１２を所望の厚さまで堆積させる。アルミニウム酸化物層１１２の堆積は任意の好適な方法によって実施することが可能であり，そのような方法としては，化学気相成長法（ＣＶＤ），プラズマ気相成長法，原子層堆積法などがあるが，これらに限定されない。酸化アルミニウムは従来のゲート酸化物よりｋが高い材料なので，より厚い膜層を用いて，従来のＤＲＡＭセルの場合と同等の有効酸化物厚さを与えることが可能である。このことが有利なのは，より厚い膜を堆積させると，大きなウェハの全体での膜厚のばらつきを小さくすることによってプロセスをより細かく制御することが可能になるためである。酸化アルミニウム膜の厚さは，一般に，約５０Å〜約１５０Å（オングストローム）であり，好ましくは１００Å〜１１５Åである。
【００２６】
図５は，アルミニウム酸化物層１１２の上に選択的に堆積させた導電層１１３を示している。パターン形成後，導電層１１３は絶縁トレンチ（溝）１０３の上に位置する。導電層１１３は，従来のゲート構造に用いられる任意のタイプの導体であってよく，メモリ・セル２００の他のトランジスタ・ゲート１０４，１０５と同じ材料により形成されることが好ましい。
【００２７】
上記に代えて，図５Ａに示すように，導電層１１３を堆積させる前に，酸化アルミニウム層１１２の上に追加ゲート誘電体１１７を堆積させることが可能であることを理解されたい。この追加誘電体層１１７は任意の好適なゲート誘電体であってよく，そのようなゲート誘電体として二酸化シリコン層があるが，これに限定されない。この追加誘電体層１１７は，導電層１１３と同様に，ゲート１１０が形成される領域上にのみ，堆積物としてパターン形成される。このステップは，アレイ上の他のトランジスタ１０４，１０５のゲートのための第１の誘電体層を堆積させるのと同時に実施することが可能である。そうすれば，ゲート・スタックがトランジスタ１０４，１０５用として形成されるところに誘電体材料１１７も選択的に堆積される。
【００２８】
図６は，図５に示したステップの完了後のメモリ・セル２００に関して，絶縁ゲート１１０を形成するための次のステップを示している。導電層１１３の上に誘電体層１１４を選択的に堆積させる。誘電体層１１４は，ゲートスタックの他の層と共存できる任意の好適なゲート絶縁層であることができ，たとえば，窒化物または酸化物でもよい。この誘電体層は，電極層１１３の上にパターン堆積される。
【００２９】
図７は，任意の好適なエッチング液を用いて酸化アルミニウム１１２をエッチングする様子を示しており，ゲートスタック１１０の上にマスクを形成しこれを用いて，導電層１１３および誘電体層１１４の下のものを除くすべての酸化アルミニウム１１２をエッチングする。これによって，ゲートスタック１１０の絶縁が完了する。絶縁ゲートスタック１１０の片側または両側に絶縁側壁１１１を形成することが可能である。側壁１１１は，酸化物，窒化物または他の任意の好適な絶縁材料から形成することができる。
【００３０】
従来のプロセス・ステップを実施して，メモリ・セルの形成を完了することができる。たとえば，図２Ａの例示的セル２００の場合は，任意の好適な方法を用い，従来のゲート酸化物層（たとえば，二酸化シリコン）をゲートスタック内に用いて，トランジスタ１０４，１０５を形成することが可能である。トランジスタ・ゲートスタックをソース・ドレイン領域１０６，１０７の上に配置し，それらと電気的に接続する。実現可能な限り，トランジスタ１０４，１０５のゲートスタックの導電層および第２の誘電体層を，絶縁ゲート１１０の形成と同時に形成することが可能である。それを行う場合は，酸化アルミニウムを，堆積させた後ただちに，図７を参照して前述したように，選択的にエッチングすることが必要である。そうすれば，トランジスタ１０４，１０５のそれぞれのゲートスタックとして，かつ絶縁ゲートスタックの一部として，導電層１１３および誘電体層１１４を選択的に堆積させることが可能である。コンデンサ１０８，１０９を任意の好適な方法を用いて形成し，それらをメモリ・アレイ２０１（図２Ｂ）上の対応するビット・ラインにトランジスタ１０４，１０５を介して電気的に接続する。
【００３１】
上述の絶縁ゲート１１０は，トランジスタおよびコンデンサの様々な構造を用いてメモリ・セルアレイに実装することができる。さらに，この発明を利用して，非常に高密度なメモリ・セル（たとえば，前述の６Ｆ2セルや４Ｆ2セルなど）の絶縁を行うことが可能である。この発明は，メモリ・セルの特定の設計には限定されない。
【００３２】
図８は，この発明の第２の実施形態を示している。ここでは，トレンチ（溝）絶縁領域３０３により２つのメモリ・セル３００の動作領域が絶縁され，このトレンチ（溝）絶縁領域３０３は絶縁トレンチ（溝）内で酸化アルミニウムを薄いライニング３０４として利用している。トレンチ（溝）は，異方性エッチングまたは他の任意の好適な方法で，約１０００Åから約４０００Åの深さまで形成することが可能である。そのトレンチ（溝）に沿って酸化アルミニウム層３０４を堆積させる。トレンチ（溝）の側壁および底が確実に覆われるように，基板３０１の全表面上に酸化アルミニウムを堆積させることが可能である。化学気相成長法，プラズマ気相成長法または他の任意の好適な手法を用いて，酸化アルミニウム層３０４を，約３０Åから約５００Åの厚さ，好ましくは，約５０Åから約１００Åの厚さに堆積させることが可能である。これに代えて，酸化アルミニウムの代わりに，好適な高ｋ誘電体材料（たとえば，窒化アルミニウムまたは他のシリコン過剰な酸化アルミニウム）を用いることもできる。
【００３３】
続いて，トレンチ（溝）領域３０３内に誘電体材料３０５を堆積させる。任意の好適な誘電体材料を用いることが可能であり，たとえば，二酸化シリコン，窒化シリコン，酸化物−窒化物，または酸化物−窒化物−酸化物でトレンチ（溝）を満たすことが可能である。基板３０１の全体を平坦化して，基板３０１の表面から，余分な誘電体材料３０５を除去し，さらに酸化アルミニウム３０４があれば除去する。次に，従来のプロセス・ステップを用いて，メモリ・セルの形成を完了する。このステップには，コンデンサ３０８，３０９，およびトランジスタ３１０，３１１の形成，ならびに他のメモリ・セル素子の形成が必要に応じて含まれる。
【００３４】
図２Ａを参照して前述したメモリ・セル２００と同様に，メモリ・セル３００は，非常に効果的な絶縁領域３０３によって絶縁される。酸化アルミニウムをトレンチ・ライナ３０４として利用することにより，領域３０３を横切る漏洩電流が最小になり，それによって，メモリ・セル３００の動作領域がより良好に絶縁される。
【００３５】
接地されたゲート１１０（図２Ａに示した）のように，第２の実施形態のトレンチ（溝）絶縁領域３０３は，メモリ・セル３００の設計または構成に限定されない。この発明に従って構築したトレンチ（溝）絶縁領域３０３を利用して，特定の構成に限定されることなく，任意の隣接するメモリ・セル間で動作領域を絶縁することが可能である。
【００３６】
この発明の第１および第２の実施形態によって設けられる絶縁領域を，互いに組み合わせて用いることや，他の絶縁構造および手法と組み合わせて用いることも可能であることを理解されたい。たとえば，前述のように，絶縁ゲートスタック１１０を，酸化アルミニウムのライナを有する絶縁トレンチ（溝）領域３０３の上に構築することが可能である。さらに，この発明は，本明細書では詳細に説明していない他の周知の，メモリ・セルの絶縁手法と組み合わせることも可能である。
【００３７】
図９は，前述のように絶縁されたＤＲＡＭメモリ・セル２００または３００のアレイ２０１を含むメモリ・ディバイス８４０を利用する例示的処理システム９００を示している。処理システム９００は，ローカル・バス９０４に結合された１つまたは複数のプロセッサ９０１を含む。ローカル・バス９０４にはさらに，メモリ・コントローラ９０２およびプライマリ・バス・ブリッジ９０３が結合される。処理システム９００は，複数のメモリ・コントローラ９０２および／または複数のプライマリ・バス・ブリッジ９０３を含むことが可能である。メモリ・コントローラ９０２およびプライマリ・バス・ブリッジ９０３は，単一のディバイス９０６として一体化（集積）することが可能である。
【００３８】
メモリ・コントローラ９０２はさらに，１つまたは複数のメモリ・バス９０７に結合される。各メモリ・バスはメモリ・コンポーネント９０８を受け入れ，メモリ・コンポーネント９０８は，この発明に従って改良された絶縁領域を有するメモリ・ディバイス８４０を少なくとも１つ含む。これに代えて，簡略化したシステムでは，メモリ・コントローラ９０２を省略して，メモリ・コンポーネントを１つまたは複数のプロセッサ９０１に直接結合することが可能である。メモリ・コンポーネント９０８は，メモリ・カードまたはメモリ・モジュールであってよい。メモリ・コンポーネント９０８は，１つまたは複数の追加ディバイス９０９を含むことが可能である。たとえば，追加ディバイス９０９はコンフィギュレーション・メモリであることが可能である。また，メモリ・コントローラ９０２をキャッシュ・メモリ９０５に結合することも可能である。キャッシュ・メモリ９０５は処理システム内の唯一のキャッシュ・メモリであってよい。これに代えて，他のディバイス（たとえば，プロセッサ９０１）が，キャッシュ・メモリ９０５とキャッシュ階層を形成できるキャッシュ・メモリを含むことも可能である。処理システム９００が，バス・マスタであるペリフェラルもしくはコントローラ，または直接メモリ・アクセス（ＤＭＡ）をサポートするペリフェラルもしくはコントローラを含む場合は，メモリ・コントローラ９０２がキャッシュ・コヒーレンス・プロトコルを実現することが可能である。メモリ・コントローラ９０２が複数のメモリ・バス９０７に結合されている場合は，各メモリ・バス９０７を並列動作させるか，メモリ・バス９０７ごとに異なるアドレス範囲をマッピングすることが可能である。
【００３９】
プライマリ・バス・ブリッジ９０３は，少なくとも１つのペリフェラル・バス９１０に結合される。ペリフェラル・バス９１０には，ペリフェラルや追加バス・ブリッジなど，様々なディバイスを結合することが可能である。これらのディバイスには，ストレージ・コントローラ９１１，その他のＩ／Ｏディバイス９１４，セカンダリ・バス・ブリッジ９１５，マルチメディア・プロセッサ９１８，レガシー・ディバイス・インターフェース９２０などが含まれよう。また，プライマリ・バス・ブリッジ９０３を１つまたは複数の専用高速ポート９２２に結合することも可能である。たとえば，パーソナル・コンピュータの場合の専用ポートは，高性能ビデオ・カードを処理システム９００に結合するために用いる高速グラフィック・スポート（ＡＧＰ：Accelerated Graphics Port）であろう。
【００４０】
ストレージ・コントローラ９１１は，１つまたは複数のストレージ・ディバイス９１３を，ストレージ・バス９１２を介してペリフェラル・バス９１０に結合する。たとえば，ストレージ・コントローラ９１１はＳＣＳＩコントローラであってよく，ストレージ・ディバイス９１３はＳＣＳＩディスクであってよい。Ｉ／Ｏディバイス９１４は任意の種類のペリフェラルであってよい。たとえば，Ｉ／Ｏディバイス９１４は，イーサネット・カードのようなローカル・エリア・ネットワーク・インターフェースであってよい。セカンダリ・バス・ブリッジを用いると，追加ディバイスを別のバスを介して処理システムとインターフェースさせることが可能である。たとえば，セカンダリ・バス・ブリッジは，ユニバーサル・シリアル・ポート（ＵＳＢ）ディバイス９１７を処理システム９００に結合するＵＳＢコントローラであってよい。マルチメディア・プロセッサ９１８は，サウンド・カード，ビデオ・キャプチャ・カード，または他の任意のタイプのメディア・インターフェースであってよく，それらをさらに１つの追加ディバイス（スピーカ９１９など）と結合することが可能である。レガシー・ディバイス・インターフェース９２０は，レガシー・ディバイス（たとえば，古い様式のキーボードやマウス）を処理システム９００と結合するために用いられる。
【００４１】
図９に示した処理システム９００は，この発明を用いることが可能な例示的処理システムに過ぎない。図９は，パーソナル・コンピュータやワーク・ステーションのような汎用コンピュータに特に好適な処理アーキテクチャを示しているが，様々な用途での使用にさらに適するように処理システム９００の構成に周知の修正を施すことが可能であることを理解されたい。たとえば，処理を必要とする多くの電子装置の実装に，ＣＰＵ９０１とメモリコンポーネント９０８および／またはメモリ素子２００との結合による単純なアーキテクチャを用いることが可能である。修正としては，たとえば，不要なコンポーネントの除去，専用のディバイスや回路の追加，および／または複数のディバイスの一体化（集積化）などが考えられる。
【００４２】
以上の説明および図面は，この発明の特徴および利点を達成する多くの実施形態のうちのほんのいくつかを示したものである。この発明の趣旨および範囲から逸脱することなく，個々のプロセス条件および構造に修正や置換を施すことが可能である。したがって，この発明は，先述の説明および図面によって限定されると見なされてはならず，添付の特許請求項の範囲によってのみ限定される。
【図面の簡単な説明】
【００４３】
【図１Ａ】２個の従来型ＤＲＡＭセルを図式的に示すものである。
【図１Ｂ】図１Ａに従って構築されたＤＲＡＭセルを有する従来型ＤＲＡＭアレイの一部を上から見下ろして描いたものである。
【図１Ｃ】図１Ａのメモリ・セル回路に示したように構築されたメモリ・セルの断面図である。
【図２Ａ】この発明の第１の例示的実施形態に従って構築された，隣接する２個のメモリ・セルの一部の断面図である。
【図２Ｂ】図２Ａに従って構築されたメモリ・セルを有するメモリアレイの一部を示すものである。
【図３】この発明の例示的メモリ・セルの製造の初期段階の断面図である。
【図４】図３のメモリ・セルの次の製造段階を示す。
【図５】図４のメモリ・セルの次の製造段階を示す。
【図５Ａ】この発明によって構築される例示的メモリ・セルの図４の段階の次の製造段階を示す。
【図６】図５のメモリ・セルの次の製造段階を示す。
【図７】図６のメモリ・セルの次の製造段階を示す。
【図８】この発明の第２の例示的実施形態に従って構築された，隣接する２個のメモリ・セルの断面図である。
【図９】この発明に従って構築されたＤＲＡＭメモリ・セルを用いる処理システムの概略図である。
【図１Ａ】
2008504685.tif 000003
【図１Ｂ】
2008504685.tif 000004
【図１Ｃ】
2008504685.tif 000005
【図２Ａ】
2008504685.tif 000006
【図２Ｂ】
2008504685.tif 000007
【図３】
2008504685.tif 000008
【図４】
2008504685.tif 000009
【図５】
2008504685.tif 000010
【図５Ａ】
2008504685.tif 000011
【図６】
2008504685.tif 000012
【図７】
2008504685.tif 000013
【図８】
2008504685.tif 000014
【図９】
2008504685.tif 000015
【国際調査報告】
2008504685.tif 000016
2008504685.tif 000017
2008504685.tif 000018