(57)【要約】  照明システムは、複数個の発光素子（Ｒ、Ｇ、Ｂ）を含む光源（１）を有する。これらの発光素子は、少なくとも第１の原色の第１の発光ダイオードと、少なくとも第２の原色の第２の発光ダイオードとを備え、第１と第２の原色がお互いに異なっている。この照明システムは、発光素子によって発せられた光を平行にするためのファセット光コリメータ（２）を有する。このファセット光コリメータは、照明システムの長手方向軸（２５）に沿って構成される。ファセット光コリメータ内の光伝搬は、全内部反射に、又はファセット光コリメータのファセット上に施された反射コーティングでの反射に基づいている。ファセット光コリメータは、光源から離れて面する側で、ファセット光反射板に組み合わせる。この照明システムは、光整形拡散体（１７）を更に備える。この照明システムは、均一な空間の及び空間角度色分散で光を発する。
2008511134.tif 000002
【特許請求の範囲】
【請求項１】
第１の極性型のウェル領域を有するシリコン基板上に自己整合バイポーラ・トランジスタを形成するための方法であって、
第１のバイポーラ・マスクを用いて、バイポーラ活性領域と該バイポーラ領域内にフィールド領域とを画定し、前記活性トランジスタ領域がバイポーラ領域とＣＭＯＳ領域とを分離する分離領域を有し、前記バイポーラ活性領域を画定することが、
前記バイポーラ活性領域を所定の深さにエッチングし、
第２の極性型のシリコン・ゲルマニウム・タイプ（ＳｉＧｅタイプ）ベース層を前記バイポーラ活性領域内と前記フィールド領域内とに堆積させ、
前記バイポーラ活性領域内の前記ＳｉＧｅタイプ・ベース層上に複数の内部スペーサを形成することを含み、
前記バイポーラ活性領域内の前記複数の内部スペーサ間にエミッタ領域を形成し、前記エミッタを形成することが、
前記エミッタ領域を第１の極性型でドープされたシリコンで充填し、
第２のバイポーラ・マスクを用いて、前記第２のバイポーラ・マスクによってもたらされるマスク保護に応じて、前記ＳｉＧｅタイプ・ベース層の材料を除去して、外因性ベース領域を画定し、
前記ＣＭＯＳ領域内にコレクタ領域を注入することを含み、
前記複数の活性トランジスタ領域の前記外因性ベース領域、前記エミッタ領域、及び前記コレクタ領域ごとに少なくとも１つのコンタクト領域を画定することを備える方法。
【請求項２】
前記バイポーラ活性領域を所定の深さにエッチングした後、前記バイポーラ活性領域内に複数のスペーサを形成することを更に含む、請求項１に記載の方法。
【請求項３】
前記第１の型の極性が前記第２の型の極性とは逆である、請求項１に記載の方法。
【請求項４】
前記第１の型の極性がＮ型であり、前記第２の型の極性がＰ型である、請求項３に記載の方法。
【請求項５】
前記第１の型の極性がＰ型であり、前記第２の型の極性がＮ型である、請求項１に記載の方法。
【請求項６】
バイポーラ領域とＣＭＯＳ領域とを有する複数の活性トランジスタ領域中に割り当てられた第１の極性型のウェル領域を有するシリコン基板上に、自己整合バイポーラ・トランジスタを形成するための方法であって、
第１のバイポーラ・マスクを用いて、バイポーラ活性領域と、該バイポーラ領域内にフィールド領域とを画定し、前記バイポーラ活性領域を画定することが、
第１の所定の深さに前記バイポーラ活性領域をエッチングし、
前記バイポーラ活性領域内に複数のスペーサを形成し、
前記バイポーラ活性領域と前記フィールド領域とに第２の極性型のシリコン・ゲルマニウム（ＳｉＧｅタイプ）ベース層を堆積させ、
前記バイポーラ活性領域内の前記ＳｉＧｅタイプ・ベース層上にＵ字型カップ・スペーサを形成することを含み、前記Ｕ字型カップ・スペーサを形成することが、
前記ＳｉＧｅタイプ・ベース層上に薄い窒化物層を堆積させ、
前記薄い窒化物層の上部に厚い酸化物を堆積させ、
前記厚い酸化物層を平坦化して、前記薄い窒化物層上で停止し、
前記ＳｉＧｅタイプ・ベース層から前記窒化物層を除去し、
第２の所定の深さまで前記バイポーラ活性領域の深さを増大させることを含み、
前記バイポーラ活性領域内の前記複数の内部スペーサ間にエミッタ領域を形成し、前記エミッタ領域を画定することが、
第１の極性型でドープされたシリコンで前記エミッタ領域を充填し、
第２のバイポーラ・マスクを用いて、前記第２のバイポーラ・マスクによって保護されていない複数の領域からＳｉＧｅタイプ・ベース層を除去して、外因性ベース領域を画定し、
前記ＣＭＯＳ領域内にコレクタ領域を注入し、
前記複数の活性トランジスタ領域の前記外因性ベース領域と、前記エミッタ領域と、前記コレクタ領域とのために少なくとも１つのコンタクト領域を画定することを含む方法。
【請求項７】
所定の深さに前記バイポーラ活性領域をエッチングした後、前記バイポーラ活性領域内に、複数のスペーサを形成することを更に備える、請求項６に記載の方法。
【請求項８】
前記第１型の極性が前記第２の型の極性とは逆である、請求項６に記載の方法。
【請求項９】
前記第１の型の極性がＮ型であり、前記第２の型の極性がＰ型である、請求項７に記載の方法。
【請求項１０】
前記第１の型の極性がＰ型であり、前記第２の型の極性がＮ型である、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体プロセスに関する。より詳細には、本発明は、ＣＭＯＳプロセスと互換性がある自己整合バイポーラ・トランジスタの製造に関する。
【背景技術】
【０００２】
電子産業は、より小さい領域内に、より高機能な装置を実現するための半導体技術の進歩に依存し続けている。多くの応用例では、より高機能の装置を実現させることは、多数の電子装置を、単一のシリコン・ウェハ中に集積化させることを必要とする。シリコン・ウェハの所定の面積当たりの電子装置の数が増えるにつれて、製造プロセスはより難しくなる。
【０００３】
多数の専門分野でさまざまな用途を有する多くの種類の半導体装置が製造されている。かかるシリコン・ベースの半導体装置は、ｐチャネルＭＯＳ（ＰＭＯＳ）、ｎチャネルＭＯＳ（ＮＭＯＳ）、及び相補型ＭＯＳ（ＣＭＯＳ）トランジスタなどの酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、並びにバイポーラ・トランジスタと組み合わされたＣＭＯＳ、ＢｉＣＭＯＳトランジスタを含むことが多い。かかるＭＯＳＦＥＴ装置は、導電性ゲートとシリコンのような基板との間に絶縁材料を含み、従って、これらの装置は、一般に、ＩＧＦＥＴ（絶縁ゲートＦＥＴ）と呼ばれる。
【０００４】
これらの半導体装置のそれぞれは、一般に、複数の能動装置が形成された半導体基板を含む。能動装置の構造は装置タイプで異なっても良い。例えば、ＭＯＳトランジスタでは、能動装置は、一般的に、ソース及びドレイン領域、並びにソース・ドレイン領域間で電流を調整するゲート電極を含む。バイポーラ・トランジスタでは、能動装置は、一般的に、エミッタ及びコレクタ領域、並びにトランジスタの動作を制御するためのベース電極を含む。
【０００５】
更に、かかる装置は、いくつかのウェハ製造プロセスで製造されたデジタル又はアナログ装置、例えば、ＣＭＯＳ、バイポーラＣＭＯＳ、バイポーラ等であっても良い。基板は、シリコン、ガリウム砒素（ＧａＡｓ）、又はその上に超小形電子回路を作るのに適した他の基板であっても良い。
【０００６】
あるプロセスでは、ＣＭＯＳとバイポーラ・トランジスタは両方とも、各技術の利点が実現されことができるように、同じ装置上に形成される。例えば、ワイヤレス通信で使用される集積回路は、ＣＭＯＳ論理回路を用いて、特定の利用者による操作を制御しても良く、一方、バイポーラ技術は必要なＲＦ要素を提供する。
【０００７】
以下の参考資料は、ＣＭＯＳ製造プロセスと組み合わされても良いバイポーラ・プロセスに関する背景情報を提供し、それらは、すべて、この参照により開示に組み込まれる。
【０００８】
Ｂａｓｓｏｕｓらの「Ｍｅｔｈｏｄ  ｆｏｒ  Ｆａｂｒｉｃａｔｉｎｇ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｅｐｉｔａｘｉａｌ  Ｂａｓｅ  Ｔｒａｎｓｉｓｔｏｒ」という表題の米国特許第５３４０７５３号（１９９４年８月２３日発行）は、二重多結晶シリコン堆積技術を使用する微細集積バイポーラ・トランジスタの製造に関し、より詳細には、低温エピタキシによって形成される自己整合エピタキシャル・ベース・トランジスタに関する。
【０００９】
Ｌｅｅらの「Ｎｏｎ−Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｄｅｐｏｓｉｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ」という表題の米国特許第６２２８７３３  Ｂ１号（２００１年５月８日発行）は、ベース層に特に関連したバイポーラ・トランジスタ製造一般に関する。
【００１０】
Ｄｕｎｎらの「Ｅｐｉｔａｘｉａｌ  Ｂａｓｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｒａｉｓｅｄ  Ｅｘｔｒｉｎｓｉｃ  Ｂａｓｅ」という表題の米国特許出願公開ＵＳ２００２／０１３２４３８  Ａ１（２００２年９月１９日発行）は、バイポーラ・トランジスタに関し、より詳細には、隆起させられた外因性ベースを有するエピタキシャル・ベース・バイポーラ・トランジスタ、及びその製造方法に関する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
バイポーラ・トランジスタのＲＦ性能は、主として、寄生によって制限される。単一の基板上でバイポーラ及びＣＭＯＳを組み合わせる際、コレクタとベースとの間の寄生容量（ＣＣＢ）、及びエミッタとベースとの間の寄生容量（ＣＥＢ）を最小限にしなければならない。更に、ベース抵抗（ＲＢ−ｅｘｔ）も増大するであろう。かかる寄生は装置性能に悪影響を及ぼす。
【００１２】
バイポーラ・トランジスタのコレクタ・ベース寄生容量（ＣＣＢ）及びエミッタ・ベース寄生容量（ＣＥＢ）を極力小さくするための、又、ベース抵抗ＲＢ−ｅｘｔを極力小さくするための必要性が引き続き存在している。更に、プロセスはＣＭＯＳ製法と互換性があるべきであり、あまり多くの追加のステップを要求するべきではない。
【課題を解決するための手段】
【００１３】
本発明は、バイポーラ・トランジスタ、又はＳｉＧｅヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）を、完全に自己整合された方法で製造する際に有効であることが判明しており、ＣＭＯＳプロセスと互換性がある。従って、本発明はＢｉＣＭＯＳ集積化に適している。バイポーラ・トランジスタが形成される完全に自己整合された方法は、エミッタ画定及び外因性ベース接続が、両方とも、バイポーラ活性領域に整合されることを意味する。バイポーラ・トランジスタの製造は、バイポーラ・トランジスタを製造するのに必要とされる活性領域の寸法を減少されることを伴う。
【００１４】
本発明は、過剰な（寄生的）コレクタ・ベース（ＣＣＢ）、及びエミッタ・ベース（ＣＥＢ）容量を、それぞれ最小限にするために、外因性ベースとコレクタとの間に、及びエミッタと外因性ベースとの間に小さな重ね合わせ層を施す。更に、本発明は短い外因性ベース・リンクをもたらし、ベース・リンク内のオプションの過剰なドーピングにより外因性ベース抵抗ＲＢ―ｅｘｔが減少される。更に、本発明は、２つの追加のマスクだけがＨＢＴを製造するために必要とされ、これらのマスクは整合による影響を受けにくいので、ＣＭＯＳプロセスの流れに盛り込まれてもよい。
【００１５】
本発明による実施形態の例では、第１の極性型のウェル領域を有するシリコン基板上に自己整合バイポーラ・トランジスタを形成するための方法がある。この方法は、第１のバイポーラ・マスクを用いて、バイポーラ活性領域と前記バイポーラ領域内にフィールド領域を画定することを備える。前記活性トランジスタ領域がバイポーラ領域とＣＭＯＳ領域とを分離する分離領域を有する。前記バイポーラ活性領域を画定することは、前記バイポーラ活性領域を所定の深さにエッチングし、第２の極性型のシリコン・ゲルマニウム・タイプ（ＳｉＧｅタイプ）ベース層を前記バイポーラ活性領域内と前記フィールド領域内とに堆積させることを含む。前記バイポーラ活性領域内の前記ＳｉＧｅタイプ・ベース層上に複数の内部スペーサが形成される。前記バイポーラ活性領域内の前記複数の内部スペーサ間にエミッタ領域が形成される。エミッタを形成することは、前記エミッタ領域を、第１の極性型でドープされたシリコンで充填することを含む。第２のバイポーラ・マスクを用いて、前記第２のバイポーラ・マスクによってもたらされるマスク保護に応じて、前記ＳｉＧｅタイプ・ベース層の材料を除去して、外因性ベース領域が画定される。前記ＣＭＯＳ領域内にコレクタ領域が注入される。前記複数の活性トランジスタ領域の前記外因性ベース領域、前記エミッタ領域、及び前記コレクタ領域ごとに少なくとも１つのコンタクト領域が画定される。
【００１６】
本発明による他の実施形態の例では、バイポーラ領域とＣＭＯＳ領域とを有する複数の活性トランジスタ領域中に割り当てられた第１の極性型のウェル領域を有するシリコン基板上に、自己整合バイポーラ・トランジスタを形成するための方法がある。この方法は、第１のバイポーラ・マスクを用いて、バイポーラ活性領域と、前記バイポーラ領域内にフィールド領域とを画定することを備える。前記バイポーラ活性領域を画定することは、第１の所定の深さに前記バイポーラ活性領域をエッチングし、前記バイポーラ活性領域内に複数のスペーサを形成し、前記バイポーラ活性領域と前記フィールド領域とに第２の極性型のシリコン・ゲルマニウム（ＳｉＧｅタイプ）ベース層を堆積させ、前記バイポーラ活性領域内の前記ＳｉＧｅタイプ・ベース層上にＵ字型カップ・スペーサを形成することを含む。前記Ｕ字型カップ・スペーサを形成することは、前記ＳｉＧｅタイプ・ベース層上に薄い窒化物層を堆積させ、前記薄い窒化物層の上部に厚い酸化物を堆積させ、前記厚い酸化物層を平坦化して、前記薄い窒化物層上で停止し、前記ＳｉＧｅタイプ・ベース層から前記窒化物層を除去し、第２の所定の深さまで前記バイポーラ活性領域の深さを増大させることを含む。前記バイポーラ活性領域内の前記複数の内部スペーサ間にエミッタ領域が形成され、前記エミッタ領域を画定することは、第１の極性型でドープされたシリコンで前記エミッタ領域を充填することを含む。第２のバイポーラ・マスクを用いて、前記第２のバイポーラ・マスクによって保護されていない複数の領域から、ＳｉＧｅタイプ・ベース層を除去して、外因性ベース領域が画定される。前記ＣＭＯＳ領域内にコレクタ領域が注入される。前記複数の活性トランジスタ領域の前記外因性ベース領域と、前記エミッタ領域と、前記コレクタ領域とのために少なくとも１つのコンタクト領域が画定される。
【００１７】
本発明の上記の概要は、本発明のそれぞれ開示された実施形態、又はすべての態様を表すものではない。他の態様及び実施形態の例が、以下の図面及び詳細な説明において提供される。
【００１８】
本発明は、本発明のさまざまな実施形態に関する以降の詳細な説明を考慮して、以下の添付図面を参照して、より完全に理解されることができる。
【発明を実施するための最良の形態】
【００１９】
本発明は、さまざまな変更形態及び代替形態に適用できるが、その詳細は、図面で実施例として示されており、それを詳細に説明することにする。しかし、その意図は、本発明を、説明された特定の実施形態に限定するものではないということを理解すべきである。それどころか、その意図は、添付の特許請求の範囲によって定義されたような本発明の趣旨及び範囲内に入るすべての変更形態、等価形態、及び代替形態を包含するものである。
【００２０】
本発明は、完全に自己整合された方法で、バイポーラ・トランジスタ、又はＳｉＧｅヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）を製造する際に有効であることが判明しており、標準的なＣＭＯＳプロセスと互換性がある。従って、この構造はバイポーラＣＭＯＳの集積化に適する。ＣＭＯＳプロセスに適用された場合、本発明は２つの追加されたマスクで実施されても良い。本発明は、活性領域内にトポグラフィーを用いて、エミッタ及び外因性ベースを画定する。必要なトポグラフィーは、ＣＭＯＳ領域を保護しながら、選択的なエッチングで、（ＳＴＩ領域間の）バイポーラ活性領域１１０を下げて、画定される。
【００２１】
図１〜４を参照されたい。本発明によるバイポーラ・トランジスタの製造は、ゲート酸化物及びゲート多結晶シリコンが堆積され、パターン形成される前に、開始される。２つの目的が達成される。パターン形成されたゲート・スタックは過剰なトポグラフィーを生じさせることがある。その場合、バイポーラ・プロセスのサーマル・バジェットが、特にエピタキシャル層の適用におけるプリベーク・ステップ時に、ＣＭＯＳトランジスタの浅いソース／ドレイン接合に著しい影響を与えることはない。図１を参照されたい。基板は、浅いトレンチ（ＳＴＩ）領域１０５及びＮウェル１１５を有する。バイポーラの活性領域１１０及びＣＭＯＳトランジスタ用の活性領域１２０に関する領域が確保される。バイポーラ・トランジスタのコレクタへの電気的接続を確立するためにＮウェル１１５が使用されても良い。本開示はＮ型トランジスタ構造に関するものであるが、本発明は、同様に、Ｐ型トランジスタ構造に適用されても良い。
【００２２】
図２を参照されたい。ＣＭＯＳ活性領域１２０は、保護層で覆われる。この保護層は、酸化物／窒化物スタックであっても良い。専用のマスク１２５を用いてバイポーラ活性領域が開放される。マスク１２５（プロセスの第１の追加のマスクである）は、選択的なコレクタ注入１１１を実施するために使用されても良い。図３を参照されたい。プロセスの例（エピタキシャル成長室内でのｉｎ−ｓｉｔｕ塩化水素（ＨＣＩ）エッチング）では、バイポーラ活性領域１１０の高さは下げられても良い。このエッチングにより、ＳＴＩ１０５の酸化物に沿って急峻な垂直縁部が残る。マスク１２５は、所定の位置で、ＣＭＯＳ活性領域１２０を保護している。ベース・リンク（外因性から内因性へのベース接続）を改善するために、あるプロセスの例では、ホウ素ドープ・ガラス（ＢＳＧ）を、又は別のプロセスの例では、Ｂドープ多結晶シリコンを有するスペーサ１３０がＳＴＩ１０５の縁部の傍に形成されても良い。コレクタ領域をホウ素でドーピングすることを防止するために、このＢＳＧ又はＢ―ＩＤＰスペーサ１３０は、薄い酸化物／窒化物層によって、コレクタから分離されても良い。
【００２３】
他のプロセスの例では、ＨＣＩエッチング及びＳｉＧｅエピタキシ・ステップは、同じエピタキシ・ツール内で単一のステップで行えるように、薄い酸化物／窒化物層はＢＳＧスペーサを残す際に有用となることがある。
【００２４】
ＳｉＧｅ層は、さまざまな技術、すなわち、減圧（２０トル）状態でのＣＶＤ（化学的気相成長）、ＵＨＶ−ＣＶＤ（超高真空化学的気相成長）、又はＭＢＥ（分子線エピタキシ）で堆積されても良い。これらの堆積状態は、成長する層の結晶度が露出された下層の結晶（シリコン・ウェハ）に整合するように、選択される。これは、エピタキシャル成長である。不規則な多結晶又は非結晶の成長は、種結晶（例えば、酸化物又は窒化物）が存在しない領域上で行われる。これは、偏差成長（ｄｉｆｆｅｒｅｎｔｉａｌ  ｇｒｏｗｔｈ）と呼ばれる。最初の技術（減圧ＣＶＤ）が、融通性、装置の保全（故障時間）、及び材料の品質の点から最適であるので、業界で最も一般的に使用される。ＭＢＥは工業的にめったに使用されない。
【００２５】
ＣＶＤエピタキシは、ＳｉＨ４、又はＳｉＣｌ２Ｈ２、ＧｅＨ４などのガスの混合物、及び純粋な水素キャリヤ・ガスで混合されたＢ２Ｈ６、ＰＨ３、ＡｓＨ３などのさまざまなドーパント種を、ウェハ上に流すことによって、実施される。ＣＶＤは、特定の温度で実施される（ＳｉＧｅ層の場合、４００℃から７００℃の間で、Ｓｉエピタキシは、１１５０℃までで実施されても良い）。最も先進的なプロセスでは、ほんの僅かな炭素も加えられる。さまざまな組成物、ドーピング濃度等を含む材料のスタックが得られるように、混合ガス、温度、圧力等は、堆積プロセス時に変更されても良い。
【００２６】
通常のドーパント濃度は、約１×１０１５ｃｍ−３から、約１×１０２０ｃｍ−３までの範囲で変化しても良い。あるプロセスの例では、約２×１０１８ｃｍ−３から約１×１０１９ｃｍ−３までの濃度が使用されても良い。ホウ素又は他の適切な種が使用されても良い。Ｇｅの濃度は、約０％から、約３０％、約４０％までの範囲で変化しても良い（約２０％から約２５％までが典型的である）。炭素の濃度は約１０分の１パーセントである。十分なトランジスタの性能を得るには、エピタキシャル・スタックの精密な最適化プロセス、及びプロセスの他の段階に対するその効果が要求される。結果として生じるスタックは、代わりの場所において副次的なＧｅ、Ｃ、又はドーパント原子を含むシリコンのような（ダイヤモンド）格子となる。
【００２７】
図４を参照されたい。ＢＳＧスペーサ１３０が形成されると、非選択的な（差別的な）エピタキシャル成長（ＤＥＧ）を用いてＳｉＧｅ層が堆積され、バイポーラ活性領域１１０内に単結晶エピタキシャル・シリコン（ｅｐｉ）１３５ａが、そして、フィールド上に多結晶シリコン１３５ｂが形成される。ＢＳＧスペーサ１３０は、後続の熱プロセス・ステップ時に、ｐ型材料の隅に結晶粒界をドープするのに役立つ。
【００２８】
図５Ａ〜１１Ａを参照されたい。本発明による実施形態の例では、基板が図１〜４に示したようなプロセス・ステップを通過した。図５Ａを参照されたい。内部スペーサ１４０が、酸化物／窒化物化合物で、バイポーラ活性領域１１０内の窪みに作られる。内部スペーサ１４０は、生成されたトポグラフィーのために可能である。図６Ａを参照されたい。内部スペーサ１４０が形成されると、ｎ＋＋多結晶シリコン（又は、単結晶シリコン）１４５がＳＥＧフィールド１３５Ａ、１３５Ｂ上に堆積される。あるプロセスの例又はエッチ・バック・プロセスでは、化学式機械研摩を用いて、過剰な多結晶シリコンがフィールド１３５Ｂから除去される。バイポーラ活性領域１１０の窪み内にのみ、ｎ＋＋多結晶シリコン１４５が残る。これにより、ＨＢＴのｎ＋＋エミッタが形成される。図７Ａを参照されたい。約７００℃での低温湿式酸化法を用いて、薄い酸化物層１５０がｎ＋＋エミッタ多結晶シリコン領域１４５上に形成されても良い。フィールド内のＳｉ／ＳｉＧｅ上に形成された酸化物はフッ化水素酸（ＨＦ）浸せき液で除去される。８Ａを参照されたい。選択的なエピタキシャル成長（ＳＥＧ）を用いて、ホウ素ドープされたシリコン層１３７がフィールド領域１３５ｂ内に堆積されるが、エミッタ１４５は影響を受けないままである。ある実施形態の例では、外因性ベース抵抗を改善するために、又、適正なサリサイド化に十分なシリコンを提供するために、ＳＥＧ外因性ベースが加えられても良い。（図１１Ａを参照されたい）
【００２９】
図９Ａを参照されたい。第２の追加のバイポーラ・マスクでは、ＨＢＴの外因性ベース１３７がパターン形成される。ＣＭＯＳ領域内に画定されたどのバイポーラ層も除去される。この第２のバイポーラ・マスクの後、この構造はＣＭＯＳプロセスを経る。図１０Ａを参照されたい。ｎ＋＋Ｓ／Ｄ  ＨＤＤが注入される１５５。ｎ＋＋Ｓ／Ｄ  ＨＤＤ注入１５５は、ＨＢＴのコレクタ抵抗を低下させるためにも、使用されても良い。ＨＢＴを画定すると、図１１Ａに示されるように、ＨＢＴは、サリサイド化ステップ１６０と最終段階のメタライゼーション１６５を経る。ｎ＋＋エミッタ１４５を外因性ベース１３７から分離するために使用された内部スペーサ１４０は、サリサイド化１６０の時に、ブリッジを防止する働きもする。ＣＭＯＳスペーサは隆起させられた外因性ベース１３７の縁部に沿って残っても良い。トランジスタのエミッタ１６５ｅ、ベース１６５ｂ、及びコレクタ１６５ｃは、電気的接続のためのメタライゼーション１８０が設けられる。誘電体層１７５は、ＨＢＴの構成要素を不純物及び損傷から保護する。あるプロセスの例では、図１１Ａの浅いトレンチ１０５の深さは約３５０〜４００ｎｍの範囲内であり、エミッタ１６５ｅの幅は約１５０〜２００ｎｍの範囲内である。エミッタの幅は、重ね合わせ層を加えたコンタクト寸法を含む（コンタクト寸法＋重ね合わせ層＝９０＋２＊３０＝１５０ｎｍ）約１５０ｎｍである。スペーサは約５０ｎｍである。約５０ｎｍのポリ・スペーサ及び約１００ｎｍのエピタキシャル層は、１５０＋２＊５０＋２＊１００＝４５０ｎｍに基づいて、活性領域が約４５０ｎｍとなることを意味する。しかし、本発明が組み込まれた各特定のプロセスは、プロセスと関連付けられた特定の範囲を有しても良い。
【００３０】
本発明による他の実施形態では、ウェハ基板は前の実施例に適用されたものと同じプロセス（図１〜図４に示されたような）を経る。後続のステップは図５Ｂ〜１１Ｂに表されている。図５Ｂを参照されたい。エピタキシャル層２３５が堆積された後、約５０ｎｍの薄い窒化物層２４０がエピタキシャル層１３５ｂ上に堆積させられる。保護層２２５がＣＭＯＳ領域をマスクする。１００ｎｍから約２００ｎｍまでの範囲の、又はより詳細には、約１５０ｎｍの厚い酸化物層２４５が、薄い窒化物層２４０の上面に堆積させられる。図６Ｂを参照されたい。酸化物層２４５が平坦化される。この平坦化は、窒化物層２４０上で停止する化学的機械的研摩法（ＣＭＰ）を用いても良く、又はエッチ・バックを用いても良い。窒化物層２４０が、選択的な湿式エッチング、又は反応性イオン・エッチング（ＲＩＥ）によって、フィールド１３５ｂから除去される。窒化物の「Ｕ字型カップ部」２４７が酸化物２４５で充填されて、窪み２４５ａが覆われる。
【００３１】
図７Ｂを参照されたい。外因性ベース２３５ｃが、選択的なエピタキシを使用することによって、（図８Ａに示されたように）厚くさせられる。この実施形態では、隆起させられた外因性ベースは、トポグラフィーを改善するために、及び後のプロセス内のＣＭＰ又はエッチ・バック時に、十分なプロセス・ウインドウを提供するために使用される。酸化充填物の除去の後、窒化物Ｕ字型カップ部２４７は、マスク層の働きをするために使用されても良く、一方、外因性ベース（フィールド）領域２３５ｂ上には、熱酸化物が成長させられる。Ｕ字型カップ部のマスキングは、更に、プロセス・ウインドウを改善する。
【００３２】
図８Ｂを参照されたい。酸化物２４５ａ及び窒化充填物２４７が窪みから除去される。適切なプロセスに従って、内部スペーサ２５５が形成される。エミッタ２５０が、ｎ＋＋多結晶シリコンで形成される。フィールド２３５ｂ上に堆積させられた如何なる多結晶シリコンも、平坦化、ＣＭＰ又はエッチ・バックのいずれかによって、除去される。これらのステップは、図５Ａ及び図６Ａに示されたものと同様である。しかし、順序を逆にすると、より多くのシリコン材料（隆起させられた外因性ベース）、又はＣＭＰエッチング停止を実現する追加の酸化物層をもたらす。プロセス・ウインドウは、増大させられる。
【００３３】
図９Ｂを参照されたい。図９Ａ〜１１Ａの開示において示されたのと同様のプロセスで、外因性ベース２３５ｃがパターン化される。ＣＭＯＳ領域内に存在するバイポーラ層は除去される。図１０Ｂを参照されたい。この装置は、ここでは、ＣＭＯＳプロセスを経る。ＣＭＯＳ活性領域２２０内では、ｎ＋＋Ｓ／Ｄ  ＨＤＤが注入される２６０。注入種２６０は、ＣＭＯＳ内に画定された領域（図示されない）の他に、コレクタ領域内にも含まれる。図１１Ｂを参照されたい。ｎ＋＋Ｓ／Ｄ  ＨＤＤ注入２６０は、ＨＢＴのコレクタ抵抗を低下させるためにも使用されても良い。ＨＢＴが画定されると、図１１Ｂに示されるように、ＨＢＴは、サリサイド化ステップ２６５及び最終段階のメタライゼーションを経る２７０。ｎ＋＋エミッタ２５０を外因性ベース２３５ｃから分離するために使用される内部スペーサ２５５は、サリサイド化２６５の時に、ブリッジを防止する働きもする。隆起させられた外因性ベース２３５ｃの縁部に沿ってＣＭＯＳスペーサが残っても良い。トランジスタのエミッタ２７０ｅ、ベース２７０ｂ、及びコレクタ２７０ｃは、電気的接続のためのメタライゼーション２８０が設けられる。誘電体層２７０は、ＨＢＴの構成要素を、不純物及び損傷から保護する。
【００３４】
自己整合エピタキシャル成長バイポーラ・トランジスタを形成するプロセスは、図１２で概説されたような手順の例を辿る。事前ステップ１０は、このプロセスの例では、基板内に浅いトレンチの分離（ＳＴＩ）及びウェル領域を画定する３０５。特定の技術により、このウェルはＮ型又はＰ型のいずれかであっても良い。従って、結果として生じるバイポーラ・トランジスタはＮＰＮ又はＰＮＰとして製造されても良い。バイポーラ活性領域が画定される（バイポーラ・マスク＃１）３１０。その深さを増大させるために、バイポーラ活性領域がエッチングされる３１５。スペーサがバイポーラ活性領域内に形成される３２０。ＳｉＧｅベース層が堆積させられる３２５。バイポーラ活性領域内では、内部スペーサはＳｉＧｅベース層内に形成される３３０。トランジスタのエミッタが、バイポーラ活性領域内の内部スペーサ間に形成される３３５。ｎ＋＋又はｐ＋＋でドープされた多結晶シリコン又は（単結晶シリコン）がフィールド領域上に堆積されても良い３４０。バイポーラ・トランジスタのエミッタ・スペースのみが、この層で充填されたままとなり、如何なる堆積されたシリコンも、ＣＭＰ又は他の適切なプロセスで、このフィールドから除去される。薄い酸化物がエミッタ上に形成される（図示されない）。ＳｉＧｅフィールド上に成長させられた如何なる酸化物も適切なエッチングで除去される。他の一連のステップ３０では、第２のマスク（バイポーラ・マスク＃２）で、外因性ベースが画定される３５０。ＣＭＯＳ領域内の如何なるバイポーラ層も除去される。ＣＭＯＳプロセスでは、バイポーラ・トランジスタのコレクタ抵抗を低下させるためにＳ／Ｄ  ＨＤＤ注入３５５が使用される３５５。コンタクト領域が画定される３６０。バイポーラ・トランジスタのベース、エミッタ、及びコレクタを接続するコンタクト領域３６０がサリサイド化を経る３６５。サリサイド化において使用される金属は、チタン（Ｔｉ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）を含んでも良いが、それらには限定されない。サリサイド化を完成させてしまうと、コンタクト領域を画定する適切な開口を有する適切な誘電体が施される。最終段階のメタライゼーションが実施されて３７０、基板上のバイポーラ・トランジスタ及び他の装置に電気的接続をもたらす。
【００３５】
他の実施形態の例では、（図１３を参照されたい）、プロセス４００は、図１２を参照して論じられたような、一連のステップ１０から始まる。薄い窒化物層がＳｉＧｅベース層上に堆積させられる４３０。薄い窒化物層上に厚い酸化物層が堆積させられる４３５。酸化物層が平坦化され、酸化充填物がバイポーラ活性領域の窪み内に残る４４０。あるプロセスでは、化学的機械的研摩法（ＣＭＰ）が、平面性を実現する１つの可能な方法である。（先に、ステップ１０のグループの３２５で実施された）外因性ベースの厚さが増大させられる４４５。酸化充填物及び窒化物のＵ字型カップ部が除去される４５０。内部スペーサ４５５が、最終的にＨＢＴのエミッタ領域となるバイポーラ活性領域内に形成される４４０。エミッタ・シリコンが窪み内に堆積させられる４６０。一連のステップ３０が、プロセスを完成させる４６５。
【００３６】
本発明の多数の他の実施形態は、添付の特許請求の範囲で規定されたような本発明の趣旨及び範囲から逸脱することなく、当業者に明らかとなるであろう。
【図面の簡単な説明】
【００３７】
【図１】本発明による自己整合バイポーラ・トランジスタを製造するためのウェハ基板の前処理における断面図である。
【図２】本発明による自己整合バイポーラ・トランジスタを製造するためのウェハ基板の前処理における断面図である。
【図３】本発明による自己整合バイポーラ・トランジスタを製造するためのウェハ基板の前処理における断面図である。
【図４】本発明による自己整合バイポーラ・トランジスタを製造するためのウェハ基板の前処理における断面図である。
【図５Ａ】本発明の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図６Ａ】本発明の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図７Ａ】本発明の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図８Ａ】本発明の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図９Ａ】本発明の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図１０Ａ】本発明の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図１１Ａ】本発明の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図５Ｂ】本発明の他の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図６Ｂ】本発明の他の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図７Ｂ】本発明の他の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図８Ｂ】本発明の他の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図９Ｂ】本発明の他の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図１０Ｂ】本発明の他の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図１１Ｂ】本発明の他の実施形態に従って、前処理されたウェハ基板上に自己整合バイポーラ・トランジスタを製造する際の断面図である。
【図１２】図１〜４及び図５Ａ〜１１Ａに示した実施形態の例に関する流れ図である。
【図１３】図１〜４及び図５Ｂ〜１１Ｂに示した実施形態の例に関する流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【国際調査報告】
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