(57)【要約】トランジスタ（５０）は活性領域（５２）内に配置されたソース（７２）およびドレイン（７４）を備える。ゲート（５４）は活性領域のソースとドレインとを分離するチャネル領域の上に重なる。トランジスタは、ソースからドレインまで延び、ゲート、ソースおよびドレインに関連するキャパシタンスを減少させるためのゲートの下に重なる少なくとも１つの応力修正および容量減少特徴（５８，６０）をさらに備える。少なくとも１つの応力修正および容量減少特徴は誘電体を備え、活性領域により少なくとも部分的に画成された形状を有する。
2008511168.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタであって、
活性領域内に配置されたソース；
前記活性領域内に配置されたドレイン；
前記活性領域のソースとドレインを分離するチャネル領域の上に重なるゲート；および
ソースからドレインまで延び、ゲート、ソースおよびドレインに関連するキャパシタンスを減少させるためのゲートの下に重なる少なくとも１つの応力修正および容量減少特徴であって、誘電体を含み、前記活性領域により少なくとも部分的に画成された形状を有する少なくとも１つの応力修正および容量減少特徴；
を備えたトランジスタ。
【請求項２】
前記少なくとも１つの応力修正および容量減少特徴は、ゲート付近で前記活性領域の少なくとも一側の周囲に配置されたノッチをさらに備え、該ノッチは前記活性領域の２つの対向する端部に配置され、ゲートに対して実質的に対称である請求項１に記載のトランジスタ。
【請求項３】
前記少なくとも１つの応力修正および容量減少特徴が、チャネル領域の幅方向の応力を修正する請求項１に記載のトランジスタ。
【請求項４】
チャネル領域の幅方向の結晶配向が＜１００＞であり、誘電体は前記活性領域に圧縮応力を及ぼす誘電体であり、該活性領域に圧縮応力を及ぼす誘電体は酸化物である請求項１に記載のトランジスタ。
【請求項５】
チャネル領域の幅方向の結晶配向が＜１１０＞であり、誘電体は前記活性領域に引張応力を及ぼす誘電体であり、該活性領域に引張応力を及ぼす誘電体は窒化シリコンである請求項１に記載のトランジスタ。
【請求項６】
前記少なくとも１つの応力修正および容量減少特徴の総数が前記活性領域の全幅に基づいて決定されると共に、前記少なくとも１つの応力修正および容量減少特徴の総数が最適の性能測定値の計算により決定される前記活性領域の最適な下位幅に基づいても決定される請求項１に記載のトランジスタ。
【請求項７】
前記活性領域は少なくとも２つの応力修正ライナを備え、第１のライナは前記活性領域の周辺部の少なくとも一部分を包囲し、第２のライナは前記少なくとも１つの応力修正および容量減少特徴の表面の少なくとも一部分を包囲し、第２のライナは、第１のライナよりも実質的に大きな応力を働かせるために、第１のライナより断面の幅が実質的に厚い請求項１に記載のトランジスタ。
【請求項８】
前記少なくとも１つの応力修正および容量減少特徴が、予め活性領域によって占められていた領域を含む請求項１に記載のトランジスタ。
【請求項９】
少なくとも２つの所定のトランジスタビルディングブロックをさらに備え、前記少なくとも２つの所定のトランジスタビルディングブロックの各々は下位幅および側方周辺部を有し、前記少なくとも２つの所定のトランジスタビルディングブロックのうちの任意の２つが物理的に接合された場合に、その側方周辺部が前記少なくとも１つの応力修正および容量減少特徴を形成する請求項１に記載のトランジスタ。
【請求項１０】
前記活性領域は少なくとも２つの応力修正ライナをさらに備え、第１のライナは活性領域の周辺部の少なくとも一部分を包囲し、第２のライナは前記少なくとも１つの応力修正および容量減少特徴の表面の少なくとも一部分を包囲する請求項９に記載のトランジスタ。
【請求項１１】
チャネル領域の幅方向の結晶配向が＜１００＞であり、誘電体は前記活性領域に圧縮応力を及ぼす誘電体であり、該活性領域に圧縮応力を及ぼす誘電体は酸化物である請求項９に記載のトランジスタ。
【請求項１２】
チャネル領域の幅方向の結晶配向が＜１１０＞であり、誘電体は前記活性領域に引張応力を及ぼす誘電体であり、該活性領域に引張応力を及ぼす誘電体は窒化シリコンである請求項９に記載のトランジスタ。
【請求項１３】
前記２つの所定のトランジスタビルディングブロックのうちの少なくとも１つの側方周辺部は、下位幅を少なくとも部分的に決定するノッチを備えている請求項９に記載のトランジスタ。
【請求項１４】
複数のトランジスタをさらに備え、該複数のトランジスタの各々が請求項１に記載のトランジスタの構造を有し、該請求項１に記載のトランジスタの構造は、集積回路ダイ内のメモリ以外の機能を実装するために使用される少なくとも多数の所定の導電型トランジスタで実現される請求項１に記載のトランジスタ。
【請求項１５】
トランジスタを形成する方法であって、
活性領域内にソースを形成すること；
活性領域内にドレインを形成すること；
活性領域のソースとドレインを分離するチャネル領域の上に重なるゲートを形成すること；および
ソースとドレインの間を延び、ゲート、ソースおよびドレインに関連するキャパシタンスを減少させるためのゲートの下に重なる少なくとも１つの応力修正および容量減少特徴であって、誘電体を含み、前記活性領域により少なくとも部分的に包囲された少なくとも１つの応力修正および容量減少特徴を形成すること；
からなる方法。
【請求項１６】
チャネル領域の幅方向の結晶配向を＜１００＞に形成すること；
前記誘電体で活性領域に圧縮応力を及ぼすこと；および
前記誘電体を酸化物で実現すること；
をさらに含む請求項１５に記載の方法。
【請求項１７】
チャネル領域の幅方向の結晶配向を＜１１０＞に形成すること；
前記誘電体で活性領域に引張応力を及ぼすこと；および
前記誘電体を窒化シリコンで実現すること；
をさらに含む請求項１５に記載の方法。 
【請求項１８】
少なくとも２つの応力を形成することであって、第１のライナは前記活性領域の周辺部の少なくとも一部分を包囲し、第２のライナは前記少なくとも１つの応力修正および容量減少特徴の表面の少なくとも一部分を包囲すること；
前記第２のライナを、第１のライナよりも実質的に大きな応力を働かせるために、第１のライナより実質的に厚く形成すること；
をさらに含む請求項１５に記載の方法。 
【請求項１９】
少なくとも２つの所定のトランジスタビルディングブロックを提供することであって、少なくとも２つの所定のトランジスタビルディングブロックの各々は下位幅および側方周辺部を有すること；
前記少なくとも２つの所定のトランジスタビルディングブロックのうちの任意の２つを物理的に接合すること；および
前記２つの隣接したトランジスタビルディングブロックの各々の側方周辺部から前記少なくとも１つの応力修正および容量減少特徴を形成すること；
をさらに含む請求項１５に記載の方法。
【請求項２０】
前記活性領域の周辺部の少なくとも一部分の周囲を第１のライナが包囲すること；および
前記少なくとも１つの応力修正および容量減少特徴の表面の少なくとも一部分の周囲を第２のライナが包囲すること；
をさらに含む請求項１９に記載の方法。
【請求項２１】
前記チャネル領域の幅方向の結晶配向を＜１００＞に配向させること；および
前記誘電体で活性領域に圧縮応力を及ぼすこと；
をさらに含む請求項１９に記載の方法。
【請求項２２】
前記チャネル領域の幅方向の結晶配向を＜１１０＞に配向させること；および
前記誘電体で活性領域に引張応力を及ぼすこと；
をさらに含む請求項１９に記載の方法。
【請求項２３】
下位幅を少なくとも部分的に決定するために、前記２つの所定のトランジスタビルディングブロックのうちの少なくとも１つの側方周辺部にノッチを提供すること；
をさらに含む請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般に半導体素子に関し、より詳細には幅方向に応力修正および容量減少特徴を備えたトランジスタ構造およびその製造方法に関する。
【背景技術】
【０００２】
＜１００＞配向のＳＯＩ基板上に配置された狭幅ＰＦＥＴ駆動電流装置では、約１５〜４０パーセント（１５−４０％）の狭幅ＰＦＥＴ駆動電流の増大が観察されている。そのような増大は応力により引き起こされる移動性の増大に関連すると考えられる。しかしながら、この駆動電流の改良を妨げる１または複数の限定要因が存在する。第１に、０．１３マイクロメートル技術の通常の高性能製品では、かなりの量のＰＦＥＴトランジスタが比較的広い幅、例えば３．３μｍ付近に、ピークＰＦＥＴ幅分布を有するように設計される。その結果、そのような広幅ＰＦＥＴ装置は上記の狭幅ＰＦＥＴの増大から利益を得ることができない。第２に、回路が機能するようにするために、ＮＦＥＴ対ＰＦＥＴの駆動電流比は一定の範囲内、すなわち通常は２付近に維持される。ＰＦＥＴ駆動電流が強すぎると、そのような強いＰＦＥＴ駆動電流は回路の故障を引き起こす可能性があるため、回路にとってよいものではない場合がある。
【０００３】
従って、当該技術分野における上記問題を克服するために、改良型のトランジスタ構造およびその製造方法を提供することが望ましい。
（発明の開示）
１実施形態によればトランジスタは、活性領域内に配置されたソースおよびドレインを備える。ゲートは、活性領域のソースとドレインを分離するチャネル領域の上に重なる。トランジスタは、ソースからドレインまで及び、ゲート、ソースおよびドレインに関連するキャパシタンスを減少させるためのゲートの下に重なる少なくとも１つの応力を修正し容量を減少させる特徴（応力修正および容量減少特徴）をさらに備える。少なくとも１つの応力修正および容量減少特徴は、誘電体を備え、活性領域により少なくとも部分的に画成された形状を有する。
【発明を実施するための最良の形態】
【０００４】
本開示の実施形態はあくまで例として示されているのであって、添付図面により限定されるわけではない。図面において、同様な参照数字は同様な要素を指す。
異なる図面における同じ参照数字の使用は類似または同一のものを指す。
【０００５】
当業者には、図中の要素が簡潔性と明瞭性を期すよう描かれており、必ずしも正しい縮尺ではないことが理解されるだろう。例えば、本発明の実施形態についての理解をより促すために、図中のいくつかの要素の寸法は、他の要素と比べて誇張されることがある。
【０００６】
図１は、当該技術分野で周知の、チャネル方向および幅方向を示すＣＭＯＳトランジスタ１０の平面図である。詳細には、ＣＭＯＳトランジスタ１０は活性領域１２およびゲート電極１４とを備え、ゲート電極１４の下にはゲート誘電体（図示しない）が重なっている。活性領域１２は、幅方向（参照数字１６により示されている幅方向）に延びる幅寸法Ｗにより特徴付けられる。さらに、活性領域１２は任意の適切な半導体材料からなる。ゲート電極１４は、チャネル方向（参照数字１８により示されているチャネル方向）に延びる長さ寸法Ｌにより特徴付けられる。
【０００７】
図２は、種々のチャネル配向および装置の種類の応力応答感度特性の表である。表は短チャネル装置の挙動に基づいている。詳細には、図２の表２０は、チャネル配向２２、装置の種類２４、有利なチャネル方向応力２６および有利な幅方向応力２８を含んでいる。〈１１０〉チャネル配向の場合、ＮＭＯＳ装置はチャネル方向の引張応力下で最良に作動する。さらに、〈１１０〉チャネル配向の場合、ＮＭＯＳ装置は幅方向の応力に対する感度が比較的小さい。〈１１０〉チャネル配向の場合、ＰＭＯＳ装置は、チャネル方向の圧縮応力下、および幅方向の引張応力下で最良に作動する。〈１００〉チャネル配向の場合、ＮＭＯＳ装置は、チャネル方向の引張応力下で最良に作動し、幅方向の応力に対する感度は比較的小さい。最後に、〈１００〉チャネル配向の場合、ＰＭＯＳ装置の作動は、チャネル方向の応力に対する感度が低いことを示し、幅方向へ小さな圧縮応力に有利に応答する。
【０００８】
図３は、種々のトランジスタ幅にわたる＜１００＞トランジスタチャネル配向対＜１１０＞トランジスタチャネル配向のＰＭＯＳ駆動電流比の特性曲線である。ＰＭＯＳ駆動電流比は、＜１１０＞チャネル配向を有する装置の駆動電流ＩＤSATに対する＜１００＞チャネル配向を有する装置の駆動電流ＩＤSATとして定義される。幅の軸は、小さな幅Ｗ１からより大きな幅Ｗ２まで及ぶ。従って、曲線３０は、駆動電流比が断面の幅の減少と共に増加することを示している。例えば、狭幅では、駆動電流における改良は約５０％以上である。
【０００９】
図４は、当該技術分野で周知の典型的なＣＭＯＳトランジスタ構造の平面図である。詳細には、ＣＭＯＳトランジスタ４０は、活性領域４２およびゲート電極４４とを備え、ゲート電極４４下にはゲート誘電体（図示しない）が重なっている。活性領域４２は、幅方向に延びる幅寸法Ｗにより特徴付けられる。さらに、活性領域４２は任意の適切な半導体材料からなる。ゲート電極４４は、チャネル方向に延びる長さ寸法Ｌにより特徴付けられる。トランジスタ４０は、ソース領域４３およびドレイン領域４５のそれぞれとの接触を行なうためのそれぞれの接点４６をさらに備えている。ＣＭＯＳトランジスタ４０では、性能の観点からトランジスタを最適化することが望ましい。
【００１０】
図５は、本開示の１実施形態による幅方向の応力修正および容量減少特徴を備えたＣＭＯＳトランジスタ構造の平面図である。詳細には、ＣＭＯＳトランジスタ５０は、活性領域５２およびゲート電極５４とを備え、ゲート電極５４の下にはゲート誘電体（図示しない）が重なっている。さらに、活性領域５２は任意の適切な半導体材料からなる。ゲート電極５４は、チャネル方向に延びる長さ寸法Ｌにより特徴付けられる。トランジスタ５０は、活性領域５２のソース領域７２およびドレイン領域７４のそれぞれとの接触を行なうためのそれぞれの接点５６をさらに備えている。以下に論じるように、ＣＭＯＳトランジスタ５０では、性能の観点からトランジスタが最適化される。
【００１１】
ＣＭＯＳトランジスタ５０の最適化は、応力修正および容量減少特徴（５８，６０）の追加を含み、該特徴は幅方向の応力の改変を提供する。すなわち、活性領域５２は、参照数字６２により示されると共に幅方向に延びる幅寸法Ｗ全体により特徴付けられる。活性領域５２は、複数のセグメント、例えば第１のセグメント６６、第２のセグメント６８および第３のセグメント７０にそれぞれ分割される。これらのセグメントは、参照数字６４により示される幅Ｗ下位により特徴付けられる。幅Ｗ下位は全幅Ｗ全体よりも小さい。さらに、応力修正および容量減少特徴（５８，６０）は、活性領域５２のソース領域およびドレイン領域（７２，７４）の間に延び、ゲート電極５４およびゲート誘電体（図示しない）の下に重なっている。
【００１２】
１実施形態では、応力修正および容量減少特徴（５８，６０）は、適切なエッチ技術（例えばトレンチエッチ技術）により予め除去された活性領域５２の対応領域に置き換わる。応力修正および容量減少特徴（５８，６０）は、圧縮応力の修正であっても引張応力の修正であってもよいが、特定のトランジスタ用途のための所望の応力修正に従って選択されたトレンチ充填材料からなる。例えば、１実施形態では、トレンチ充填材料は圧縮応力修正を提供するための酸化物を含む。別の実施形態では、トレンチ充填材料は引張応力修正を提供するための窒化物を含む。
【００１３】
別の実施形態によれば、トランジスタは、活性領域内に配置されたソースおよびドレインを含む。ゲートは、活性領域の、ソースとドレインとを分離するチャネル領域の上に重なる。トランジスタは、ソースからドレインまで延び、ゲート、ソースおよびドレインに関連するキャパシタンスを減少させるためのゲートの下に重なっている少なくとも１つの応力修正および容量減少特徴をさらに備える。少なくとも１つの応力修正および容量減少特徴は、誘電性を含み、活性領域により少なくとも部分的に画成された形状を有している。少なくとも１つの応力修正および容量減少特徴は、チャネル領域の幅方向の応力を修正する。１実施形態では、チャネル領域の幅方向の結晶配向は＜１００＞であり、誘電体は活性領域に圧縮応力を及ぼす誘電体である。さらに、活性領域に圧縮応力を及ぼす誘電体は酸化物である。
【００１４】
別の実施形態では、チャネル領域の幅方向の結晶配向は＜１１０＞であり、誘電体は活性領域に引張応力を及ぼす誘電体である。さらに、活性領域に引張応力を及ぼす誘電体は窒化シリコンである。
【００１５】
さらに別の実施形態では、少なくとも１つの応力修正および容量減少特徴の総数は、活性領域の全幅に基づいて決定される。さらに、少なくとも１つの応力修正および容量減少特徴の総数は、活性涼気の最適の性能測定値の計算により決定される活性領域の最適の下位幅に基づいても決定される。さらに、別の実施形態では、少なくとも１つの応力修正および容量減少特徴は、予め活性領域により占められていた領域を含む。
【００１６】
図６は、本開示の１実施形態による性能測定値対応力修正および容量減少特徴を組み込んだ活性領域セグメント幅の特性曲線である。詳細には、性能測定値の軸は、低性能から高性能まで延びる。幅の軸は、小さな幅Ｗ１からより大きな幅Ｗ２まで延び、最適幅Ｗ最適を含む。動作応答曲線８０は、最適セグメント幅（Ｗ最適）より小さく選択され参照数字８２により示される領域に位置するセグメント幅（Ｗ下位）の場合、装置の性能は能動素子領域の喪失を被ることを示している。さらに、動作応答曲線８０は、最適セグメント幅（Ｗ最適）より大きく選択され参照数字８４により示される領域に位置するセグメント幅（Ｗ下位）の場合、装置の性能は肯定的応答の喪失を被ることを示している。
【００１７】
図７は、（ａ）典型的なトランジスタ構造および（ｂ）本開示の１実施形態による応力修正および容量減少特徴を組み込んだ最適化されたトランジスタ構造の、一集積回路当たりのチャネル領域数対集積回路上のトランジスタ装置の幅の特性曲線９０である。典型的なトランジスタ構造の場合、曲線９２は、典型的な集積回路のトランジスタ構造の全幅の分布が広く存在することを示す。最適化されたトランジスタ構造の場合、曲線９４は、本開示の実施形態による応力修正特徴を備えた集積回路のトランジスタ構造の全幅の分布がより狭く存在することを示す。この曲線９４のトランジスタ構造の全幅のより狭い分布は、最適幅（Ｗ最適）付近に集中している。
【００１８】
図８は、本開示の別の実施形態による１または複数の応力修正ライナを備えた、応力修正および容量減少特徴を幅方向に備えたＣＭＯＳトランジスタ構造１００の平面図である。ＣＭＯＳトランジスタ構造１００は図５に関連して図示し本明細書で説明したトランジスタ構造に類似し、以下の相違点を有する。ＣＭＯＳトランジスタ構造１００は活性領域５２の部分に隣接して応力修正ライナ（１０２，１０３および１０４）を備えている。１実施形態では、応力修正ライナ１０２および１０４は、それぞれの応力修正および容量減少特徴のそれぞれの周囲に配置された厚みのある酸化物ライナからなる。応力修正ライナ１０２および１０４は、さらに、例えば約１００−４００オングストロームの厚みを有する。さらに、応力修正ライナ１０３は、活性領域５２の周辺部に配置された薄い酸化物ライナからなり、さらには、例えば約０−１００オングストロームの厚さを有する。
【００１９】
従って、別の実施形態では、活性領域は少なくとも２つの応力修正ライナを備え、第１のライナは活性領域の周辺部の少なくとも一部分を包囲し、第２のライナは少なくとも１つの応力修正および容量減少特徴の表面の少なくとも一部分を包囲する。別の実施形態では、第２のライナは、第１のライナよりも実質的に大きな応力を働かせるために、第１のライナよりも断面の幅が実質的に大きい。また、第１のライナおよび第２のライナはさらに酸化物を含んでもよい。
【００２０】
図９は、本開示の別の実施形態による１または複数の応力修正ライナまたはノッチを備えた応力修正および容量減少特徴を幅方向に備えたＣＭＯＳトランジスタ構造１１０の平面図である。ＣＭＯＳトランジスタ構造１１０は図８に関連して図示し本明細書で説明したトランジスタ構造に類似し、以下の相違点を有する。ＣＭＯＳトランジスタ構造１１０は、活性領域５２に応力修正ノッチ（１１２，１１４）を備えている。詳細には、ノッチ（１１２，１１４）は活性領域５２の対向する端部に配置され、各ノッチはＣＭＯＳトランジスタ構造１１０のチャネル領域の一部分を横切って延びている。従って、１実施形態では、少なくとも１つの応力修正および容量減少特徴は、ゲート付近で活性領域の少なくとも一側の周囲に配置されたノッチをさらに備えている。さらに、ノッチは活性領域の２つの対向する端部に配置され、ゲートに対して実質的に対称である。その上、ノッチ（１１２，１１４）は、所与のＣＭＯＳトランジスタ構造に必要であり得る種々のチップ機能の問題および／または課題を解決するために、活性領域の全幅寸法を減少させる。
【００２１】
図１０は、本開示の別の実施形態による応力修正および容量減少特徴を幅方向に備えたＣＭＯＳトランジスタビルディングブロック構造１２０の平面図である。トランジスタビルディングブロック構造１２０は、参照数字１２２により包括的に示され周辺部１２１および１２３を有する半導体活性領域を備えている。半導体活性領１２２の上にはゲート電極１２４が上に重なっており、ゲート電極１２４の下にはゲート誘電体（図示しない）が重なっている。半導体活性領域１２２は任意の所与のトランジスタ用途のための任意の適切な半導体材料からなる。ゲート電極１２４はチャネル方向に延びる長さ寸法によって特徴付けられる。トランジスタビルディングブロック１２０は、活性領域１２２のソース領域１２８およびドレイン領域１２９のそれぞれとの接触を行なうためのそれぞれの接点１２６をさらに備えている。以下にさらに詳しく論じるように、ビルディングブロック１２０では、性能の観点からビルディングブロック１２０が最適化される。
【００２２】
ＣＭＯＳトランジスタビルディングブロック１２０の最適化は、応力修正および容量減少特徴の追加を含み、該特徴は幅方向の応力修正および容量性減少を提供する。すなわち、ビルディングブロック１２０の活性領域１２２は、参照数字１２５により示されると共に幅方向に延びるビルディングブロック幅寸法ＷBBIにより特徴付けられる。活性領域１２２は参照数字１２７により示される幅Ｗ下位3によってもさらに特徴付けられる。幅Ｗ下位3はビルディングブロック幅ＷBBIよりも小さい。さらに、応力修正および容量減少特徴は、活性領域１２２のソース領域とドレイン領域（１２８，１２９）の間に延び、図１２に関連して本明細書で以下により詳細に説明するように、ゲート電極１２４およびゲート誘電体（図示しない）の下に重なっている。
【００２３】
１実施形態では、応力修正および容量減少特徴は、適切なエッチ技術（例えばトレンチエッチ技術）により予め除去された活性領域１２２の対応領域に置き換わる。応力修正および容量減少特徴は、圧縮応力の修正であっても引張応力の修正であってもよいが、特定のトランジスタ用途のための所望の応力修正に従って選択されたトレンチ充填材料からなる。例えば、１実施形態では、トレンチ充填材料は圧縮応力修正を提供するための酸化物を含む。別の実施形態では、トレンチ充填材料は引張応力修正を提供するための窒化物を含む。
【００２４】
図１１は、本開示のさらに別の実施形態による応力修正および容量減少特徴を幅方向に備えたＣＭＯＳトランジスタビルディングブロック構造１３０の平面図である。トランジスタビルディングブロック構造１３０は、参照数字１３２により包括的に示され、側方周辺部１３１および１３３を有する半導体活性領域を備えている。半導体活性領域１３２の上にはゲート電極１３４が重なっており、ゲート電極１３４の下にはゲート誘電体（図示しない）が重なっている。半導体活性領域１３２は所与のトランジスタ用途のための任意の適切な半導体材料からなる。ゲート電極１３４はチャネル方向に延びる長さ寸法によって特徴付けられる。トランジスタビルディングブロック１３０は、活性領域１３２のソース領域１３８およびドレイン領域１３９のそれぞれとの接触を行なうためのそれぞれの接点１３６をさらに備えている。以下にさらに詳しく論じるように、ビルディングブロック１３０では、性能の観点からビルディングブロック１３０が最適化される。
【００２５】
ＣＭＯＳトランジスタビルディングブロック１３０の最適化は、応力修正および容量減少特徴の追加を含み、該特徴は幅方向の応力修正および容量性減少を提供する。すなわち、ビルディングブロック１３０の活性領域１３２は、参照数字１３５によって示されると共に幅方向に延びるビルディングブロック幅寸法ＷBB2により特徴付けられる。活性領域１３２は参照数字１３７により示される幅Ｗ下位4によってもさらに特徴付けられる。幅Ｗ下位3はビルディングブロック幅ＷBB2と等しい。さらに、応力修正および容量減少特徴は活性領域１２２のソース領域とドレイン領域間（１３８，１３９）の間に延び、図１３に関連して本明細書で以下により詳細に説明するように、ゲート電極１２４およびゲート誘電体（図示しない）の下に重なっている。
【００２６】
図１２は、本開示の別の実施形態による応力修正および容量減少特徴を幅方向に備えた図１０のビルディングブロック構造１２０を使用して製作されたＣＭＯＳトランジスタ構造１４０の平面図である。トランジスタ構造１４０は、多くのビルディングブロック１４２，１４４，１４６，１４８等を有しており、ビルディングブロックの総数は所与のトランジスタ用途の要件により決定される。１実施形態では、ビルディングブロック１４２，１４４，１４６，１４８の各々は図１０のビルディングブロック構造１２０を有する。さらに、ビルディングブロック１４２，１４４，１４６，１４８の各々は下位幅Ｗ下位3を有する。図に示されているように、ビルディングブロック１４２は、１点鎖線１５０で詳しく示されているように、各々の活性領域およびゲート電極の一部分でビルディングブロック１４４に物理的に接合される。同様に、ビルディングブロック１４４は、１点鎖線１５２で詳しく示されているように、各々の活性領域およびゲート電極の一部分でビルディングブロック１４６に物理的に接合される。また、ビルディングブロック１４６は、１点鎖線１５４で詳しく示されているように、各々の活性領域およびゲート電極の一部分でビルディングブロック１４８に物理的に接合される。トランジスタ構造１４０は一連の点（・・・）で示されるように、追加のビルディングブロックを有してもよい。最後に、トランジスタ構造１４０の全幅の寸法は参照数字１６１で示されるようにＷ全体により表される。
【００２７】
ビルディングブロック１４２および１４４に関連して、ビルディングブロック１４２の周辺部およびビルディングブロック１４４の周辺部は、参照数字１６０により包括的に示される少なくとも１つの応力修正および容量減少特徴を形成する。特徴１６０はビルディングブロック１４２，１４４の周辺部の間で、トランジスタ構造１４０のゲート電極１５６の真下に延びる。ビルディングブロック１４４の周辺部およびビルディングブロック１４６の周辺部も、少なくとも１つの応力修正および容量減少特徴１６０を形成する。この特徴１６０も、ビルディングブロック１４４，１４６の周辺部の間で、ゲート電極１５６の真下に延びる。さらに、ビルディングブロック１４６の周辺部およびビルディングブロック１４８の周辺部も、少なくとも１つの応力修正および容量減少特徴１６０を形成する。この特徴１６０も、ビルディングブロック１４６，１４８の周辺部の間で、ゲート電極１５６の真下に延びる。同様に、一連の点（・・・）で示されるように、追加の応力修正および容量減少特徴が追加のビルディングブロックに対して形成される。
【００２８】
本開示に別の実施形態によれば、本明細書に論じたトランジスタは、少なくとも２つの所定のトランジスタビルディングブロックをさらに備え、少なくとも２つの所定のトランジスタビルディングブロックの各々は下位幅と側方周辺部とを有する。少なくとも２つの所定のトランジスタビルディングブロックのうちの任意の２つが物理的に接合された場合、その側方周辺部は少なくとも１つの応力修正および容量減少特徴を形成する。活性領域は少なくとも２つの応力修正ライナをさらに備え、第１のライナは活性領域の周辺部の少なくとも一部分を包囲し、第２のライナは少なくとも１つの応力修正および容量減少特徴の表面の少なくとも一部分を包囲する。１実施形態では、チャネル領域の幅方向の結晶配向が＜１００＞である。別の実施形態では、チャネル領域の幅方向の結晶配向が＜１１０＞である。さらに、２つの所定のトランジスタビルディングブロックのうちの少なくとも１つの側方周辺部は、下位幅を少なくとも部分的に決定するノッチを備えている。
【００２９】
図１３は、本開示の別の実施形態による応力修正および容量減少特徴を幅方向に備えた図１１のビルディングブロック構造を使用して製作されたＣＭＯＳトランジスタ構造の平面図である。トランジスタ構造１７０は多くのビルディングブロック１７２，１７４，１７６，１７８等を有しており、ビルディングブロックの総数は所与のトランジスタ用途の要件により決定される。１実施形態では、ビルディングブロック１７２，１７４，１７６，１７８の各々は図１１のビルディングブロック構造１３０を有する。さらに、個々、ビルディングブロック１７２，１７４，１７６，１７８の各々は下位幅（Ｗ下位4）を有する。図に示されているように、ビルディングブロック１７２は、１点鎖線１８０で詳しく示されているように、各々のゲート電極の一部分でビルディングブロック１７４に物理的に接合される。同様に、ビルディングブロック１７４は、１点鎖線１８２で詳しく示されているように、各々のゲート電極の一部分でビルディングブロック１７６に物理的に接合される。また、ビルディングブロック１７６は、１点鎖線１８４で詳しく示されているように、各々のゲート電極の一部分でビルディングブロック１７８に物理的に接続される。トランジスタ構造１７０は一連の点（・・・）で示されるように、追加のビルディングブロックを有してもよい。最後に、トランジスタ構造１７０の全幅の寸法は参照数字１７１で示されるようにＷ全体により表される。
【００３０】
ビルディングブロック１７２および１７４に関連して、ビルディングブロック１７２の周辺部およびビルディングブロック１７４の周辺部は、参照数字１９０により包括的に示される少なくとも１つの応力修正および容量減少特徴を形成する。特徴１９０はビルディングブロック１７２，１７４の周辺部の間で、トランジスタ構造１７０のゲート電極１８６の真下に延びる。ビルディングブロック１７４の周辺部およびビルディングブロック１７６の周辺部は、少なくとも１つの応力修正および容量減少特徴１９０を形成する。この特徴１９０も、ビルディングブロック１７４，１７６の周辺部の間で、ゲート電極１８６の真下に延びる。さらに、ビルディングブロック１７６の周辺部およびビルディングブロック１７８の周辺部も、少なくとも１つの応力修正および容量減少特徴１９０を形成する。この特徴１９０も、ビルディングブロック１７６，１７８の周辺部の間で、ゲート電極１８６の真下に延びる。同様に、一連の点（・・・）で示されるように、追加の応力修正および容量減少特徴が追加のビルディングブロックに対して形成される。さらに、ソース領域１３８または１３９に位置する接点１３６は、特定のトランジスタ構造の用途のためにバックエンド相互接続回路にて共に結びつけられてもよい。同様に、ドレイン領域１３９または１３８に位置する接点１３６も、特定のトランジスタ構造の用途のためにバックエンド相互接続回路にて共に結びつけられてもよい。
【００３１】
図１４は、本開示の実施形態によるトランジスタ構造５０を含む部分２０２を有する集積回路ダイ２００の平面図である。１実施形態では、トランジスタ構造５０はメモリ以外の素子を備えている。部分２０２の中の相当数の装置はトランジスタ構造５０を使用する。従って、集積回路は複数のトランジスタを有し、複数のトランジスタの各々は本明細書で示したようなトランジスタ構造を有する。さらに、トランジスタの構造は、集積回路ダイ内のメモリ以外の機能を実装するために使用される少なくとも多数の所定の導電型トランジスタで実現される。
【００３２】
本開示の実施形態によれば、集積回路チップの有意な再設計を要求せずに、狭幅ＰＦＥＴ駆動電流増大の利点を利用する方法が開示された。１実施形態では、ＰＦＥＴ幅は、トレンチまたは活性包囲領域のいずれか一方を使用して、広幅ＰＦＥＴ装置を２つ以上のより狭いＰＦＥＴ装置に分割することにより減少される。この例では、全静電容量（すなわちゲート容量、ミラー容量および接合容量）が、ＰＦＥＴ断面の幅の合計がより小さいために減少し、再設計には＜１００＞ＳＯＩ基板からの強固な狭幅ＰＦＥＴ装置を利用するため、駆動電流は匹敵するか、わずかに改善しさえする。従って、この方法は、対応の集積回路の製品性能を向上させる。
【００３３】
１実施形態によれば、トランジスタを形成する方法は、活性領域内にソースおよびドレインを形成することおよび活性領域のチャネル領域の上に重なるゲートを形成することを含む。チャネル領域はソースとドレインを分離する。方法はさらに、ソースとドレインの間を延び、ゲート、ソースおよびドレインに関連するキャパシタンスを減少させるためのゲートの下に重なる少なくとも１つの応力修正および容量減少特徴を形成することを含む。少なくとも１つの応力修正および容量減少特徴は誘電体を含み、活性領域により少なくとも部分的に包囲される。
【００３４】
少なくとも１つの応力修正および容量減少特徴を形成することは、ゲート付近で活性領域の少なくとも一側の周囲に配置されたノッチとして該特徴を形成することを含み得る。ノッチの形成はさらに、活性領域の２つの対向する端部に、ゲートに対して実質的に対称にノッチを配置することをさらに含み得る。
【００３５】
別の実施形態では、方法は、少なくとも１つの応力修正および容量減少特徴を用いてチャネル領域の幅方向の応力を修正することをさらに含む。方法は、チャネル領域の幅方向の結晶配向を＜１００＞に形成し、誘電体（例えば酸化物）で活性領域に圧縮応力を及ぼすことをさらに含む。別の実施形態では、方法は、チャネル領域の幅方向の結晶配向を＜１１０＞に形成し、誘電体（例えば窒化シリコン）で活性領域に引張応力を及ぼすことを含む。
【００３６】
別の実施形態では、方法は、活性領域の全幅に基づいて決定される数として少なくとも１つの応力修正および容量減少特徴の総数を実装することをさらに含む。少なくとも１つの応力修正および容量減少特徴の総数は活性領域の最適の下位幅に基づいて決定される。最適の性能測定値の計算は、活性領域の最適の下位幅を決定する。
【００３７】
別の実施形態によれば、方法は、少なくとも２つの応力修正ライナを形成することを含み、第１のライナは活性領域の周辺部の少なくとも一部分を包囲し、第２のライナは前記少なくとも１つの応力修正および容量減少特徴の表面の少なくとも一部分を包囲する。第２のライナは、第１のライナよりも実質的に大きな応力を働かせるために、第１のライナよりも実質的に厚い。第１のライナおよび第２のライナは酸化物を含んでもよい。さらに、少なくとも１つの応力修正および容量減少特徴を形成することは、予め活性領域によって占められていた領域内に該特徴を形成することを含む。
【００３８】
さらに別の実施形態によれば、方法は、少なくとも２つの所定のトランジスタビルディングブロックを提供することであって、少なくとも２つの所定のトランジスタビルディングブロックの各々は下位幅および側方周辺部を有することと、少なくとも２つの所定のトランジスタビルディングブロックのうちの任意の２つを物理的に接合することとをさらに含む。さらに、方法は、２つの隣接したトランジスタビルディングブロックの各々の側方周辺部から少なくとも１つの応力修正および容量減少特徴を形成することを含む。１実施形態では、方法は、活性領域の周辺の少なくとも一部分の周囲を第１のライナが包囲することと、少なくとも１つの応力修正および容量減少特徴の表面の少なくとも一部分の周囲を第２のライナが包囲することとを含む。
【００３９】
さらに本開示の実施形態は、集積回路および装置の速度の改良を達成するための狭幅ＰＦＥＴ配列を特徴とするデザインレイアウトパターンを提供する。そのような集積回路トランジスタ製品の速度の改良は、駆動電流増大を通じて得られる。さらに、本開示の実施形態によれば、駆動電流の利点をキャパシタンスの減少とトレードするために、広幅ＰＦＥＴ装置がより狭幅の部品に修正される。
【００４０】
本開示の別の実施形態によれば、トランジスタの性能を増強する方法は、活性Ｓｉ隔離の異なる領域に異なる酸化を適用し、トランジスタの性能の増強を得るべく応力をカスタマイズすることを含む。方法の工程は、例えば、異なる応力を生成するために複数の酸化を含む多段隔離を実行することを含む。重要な要素には、例えば、複数のライナ厚さを有する活性素子領域が含まれる。さらに、本実施形態は、特殊な材料、特殊な処理、または新たなツールを使用せずに、応力に対する方向性のある移動性応答を利用する。
【００４１】
上述の明細書では、本開示を種々の実施形態に関して説明したが、当業者には、請求項に述べる本実施形態から逸脱することなく、種々の改変および変更を行なえることが理解される。従って、明細書と図面は限定的な意味ではなく例証的な意味とみなすべきであり、そのような改変はすべて本実施形態の範囲内に包含される。例えば、本実施形態は、キャリヤの移動性が素子の性能にとって重要である半導体素子技術に適用される。
【００４２】
効果、他の利点および課題解決策を、特定の実施形態に関して上述した。しかしながら、任意の効果、利点または解決策を生じさせ得るかそれ自体より顕著になり得る、そのような効果、利点、課題解決策は、任意またはすべての請求項の重要な、必要な、または必須の特徴もしくは要素と解釈すべきではない。本明細書で使用する場合、用語「〜有する、含む、備える（comprise）」やその変化形は、非排他的な包含物をその範囲内に入れるものとし、ある要素のリストを含むプロセス、方法、物、または装置は、その要素のみを含むわけではなく、明示的に列挙されていない他の要素やそのようなプロセス、方法、物、または装置に固有の要素を含みうる。
【図面の簡単な説明】
【００４３】
【図１】当該技術分野で周知の、チャネル方向および幅方向を示すＣＭＯＳトランジスタの平面図。
【図２】種々のチャネル配向および装置の種類の応力応答感度特性の表。
【図３】種々のトランジスタ幅を横切る＜１００＞トランジスタチャネル配向対＜１１０＞トランジスタチャネル配向のＰＭＯＳ駆動電流比の特性曲線。
【図４】当該技術分野で周知の典型的なＣＭＯＳトランジスタ構造の平面図。
【図５】本開示の１実施形態による幅方向の応力修正および容量減少特徴を備えたＣＭＯＳトランジスタ構造の平面図。
【図６】本開示の１実施形態による性能測定値対応力修正および容量減少特徴を組み込んだ活性領域セグメント幅の特性曲線。
【図７】（ａ）典型的なトランジスタ構造および（ｂ）本開示の１実施形態による応力修正および容量減少特徴を組み込んだ最適化されたトランジスタ構造の、一集積回路当たりのチャネル領域数対集積回路上のトランジスタ装置の幅の特性曲線。
【図８】本開示の別の実施形態による応力修正ライナを備えた応力修正および容量減少特徴を幅方向に備えたＣＭＯＳトランジスタ構造の平面図。
【図９】本開示の別の実施形態による応力修正ライナおよびノッチを備えた応力修正および容量減少特徴を幅方向に備えたＣＭＯＳトランジスタ構造の平面図。
【図１０】本開示の別の実施形態による応力修正および容量減少特徴を幅方向に備えたＣＭＯＳトランジスタビルディングブロック構造の平面図。
【図１１】本開示のさらに別の実施形態による応力修正および容量減少特徴を幅方向に備えたＣＭＯＳトランジスタビルディングブロック構造の平面図。
【図１２】本開示の別の実施形態による応力修正および容量減少特徴を幅方向に備えた図１０のビルディングブロック構造を使用して製作されたＣＭＯＳトランジスタ構造の平面図。
【図１３】本開示の別の実施形態による応力修正および容量減少特徴を幅方向に備えた図１１のビルディングブロック構造を使用して製作されたＣＭＯＳトランジスタ構造の平面図。
【図１４】本開示の別の実施形態によるトランジスタ構造を含む集積回路の平面図。
【図１】
2008511168.tif 000003
【図２】
2008511168.tif 000004
【図３】
2008511168.tif 000005
【図４】
2008511168.tif 000006
【図５】
2008511168.tif 000007
【図６】
2008511168.tif 000008
【図７】
2008511168.tif 000009
【図８】
2008511168.tif 000010
【図９】
2008511168.tif 000011
【図１０】
2008511168.tif 000012
【図１１】
2008511168.tif 000013
【図１２】
2008511168.tif 000014
【図１３】
2008511168.tif 000015
【図１４】
2008511168.tif 000016