(57)【要約】  本発明は、メモリセルと、選択素子と、接触部と、サブリソグラフィーによるピラーとを含む相変化メモリセル素子、および、その製造方法に関するものである。該接触部は、該選択素子に結合されている。該相変化ピラーは、該接触部に結合されている。該サブリソグラフィーによるピラーは、該接触部に結合されている。該サブリソグラフィーによるピラーは、絶縁材によって取り囲まれており、これにより、該サブリソグラフィーによるピラーのサブリソグラフィック横寸法が規定される。該サブリソグラフィーによるピラーと該接触部との間は、サブリソグラフィックな接触である。
2008529291.tif 000002
【特許請求の範囲】
【請求項１】
選択素子と、
該選択素子に結合された接触部と、
該接触部に結合された、エッチングされたサブリソグラフィーによるピラーと、を含み、
該サブリソグラフィーによるピラーは、絶縁材によって囲まれ、これにより該サブリソグラフィーによるピラーのサブリソグラフィッック横寸法が規定され、該サブリソグラフィーによるピラーと該接触部との間に、サブリソグラフィック接触がある、相変化メモリセル素子。
【請求項２】
上記サブリソグラフィーによるピラーは、さらに、上記ピラー内に相変化材料を含んでいる、請求項１に記載の相変化メモリセル素子。
【請求項３】
上記サブリソグラフィーによるピラーは、さらに、上記ピラー内の相変化材料に隣接した電極を含んでいる、請求項２に記載の相変化メモリセル素子。
【請求項４】
上記サブリソグラフィーによるピラーは、さらに、上記ピラー内の相変化材料の上下に、上端電極および下端電極を含んでいる、請求項３に記載の相変化メモリセル素子。
【請求項５】
上記サブリソグラフィーによるピラーは、さらに、上記ピラー内にヒータ材料を含み、上記相変化メモリセルは、さらに、該ピラーと該相変化材料との間に、サブリソグラフィック接触があるように、該ピラーに隣接した相変化材料を含んでいる、請求項１に記載の相変化メモリセル素子。
【請求項６】
さらに、上記サブリソグラフィーによるピラーと上記接触部との間に下部電極が位置するように形成された、該接触部のエッチングされた領域を含んでいる、請求項１に記載のメモリセル素子。
【請求項７】
書き込みパルスを発生させるための書き込みパルス発生器と、
読み出し信号を検出するためのセンスアンプと、
分配回路と、
少なくとも第１状態および第２状態を規定できる複数のメモリセルとを含み、
各メモリセルは、さらに、相変化材料を有する相変化ピラーを含み、該相変化材料は、レジストピラーマスクをエッチングすることによって形成されるサブリソグラフィック横寸法を有する、メモリ装置。
【請求項８】
上記レジストピラーマスクは、リソグラフィプロセスによって形成され、その後、該レジストピラーマスクの寸法が、プラズマエッチングによって上記相変化ピラーに転写される、請求項７に記載のメモリ装置。
【請求項９】
上記レジストピラーマスクは、フォトレジスト材料および有機反射防止膜材料を含んでいる、請求項８に記載のメモリ装置。
【請求項１０】
上記レジストピラーマスクは、フォトレジスト材料、および、ハードマスクとして用いられる無機反射防止膜材料を含んでいる、請求項８に記載のメモリ装置。
【請求項１１】
上記相変化ピラーの上記サブリソグラフィック横寸法は、上記相変化メモリセルを上記第１状態から上記第２状態に変えるために必要な上記書き込みパルスが最小化されるような横寸法である、請求項７に記載のメモリ装置。
【請求項１２】
第１の導電端子、第２の導電端子および制御端子を有するトランジスタと、
該第１の導電端子に結合された第１の接触部と、
該第１の接触部に隣接している相変化材料と、
該相変化材料に隣接している第２の接触部と、
該第２の接触部に結合されたビット線とを含み、
該相変化材料はサブリソグラフィック横寸法を有し、これにより、該相変化材料と上記隣接している接触部との間の該表面接触部が最小化されている、メモリセル素子。
【請求項１３】
上記相変化ピラーのサブリソグラフィック横寸法は、３０〜５０ナノメートルである、請求項１２に記載のメモリセル素子。
【請求項１４】
さらに、上記相変化材料と上記第１の接触部との間に、横寸法が２〜１５０ナノメートルである第１電極を含み、さらに、該相変化材料と該第２の接触部との間に、横寸法が１０〜２００ナノメートルである第２電極を含む、請求項１２に記載のメモリセル素子。
【請求項１５】
さらに、上記相変化材料上に障壁層を含む、請求項１２に記載のメモリセル素子。
【請求項１６】
上記障壁層は、上記相変化材料と上記他の材料との間に障壁を設ける窒化珪素材料である、請求項１５に記載のメモリセル素子。
【請求項１７】
選択素子と、
該選択素子に結合された接触部と、
該接触部に結合された、サブリソグラフィック横寸法を有するヒータピラーと、
上記ヒータピラーに隣接している相変化材料とを含み、
該ヒータピラーと該相変化材料との間がサブリソグラフィック接触であるようになっている、メモリセル素子。
【請求項１８】
上記ヒータピラーのサブリソグラフィック横寸法は、リソグラフィプロセスによって形成されたレジストピラーマスクをエッチングすることによって形成され、これらは、リソグラフィプロセス、後続のプラズマエッチング工程によって形成される、請求項１７に記載のメモリセル素子。
【請求項１９】
メモリセル素子の形成方法であって、
該メモリセル素子の第１の接触部を形成する工程と、
該第１の接触部上に相変化材料からなる層を堆積する工程と、
該相変化材料からなる層上にレジスト層を堆積する工程と、
該相変化材料上に、リソグラフィプロセスによってレジストマスクを形成する工程と、
該レジストマスクをエッチングして、レジストピラーを形成する工程と、
該レジストピラーおよび相変化材料をエッチングして、相変化ピラーを形成する工程とを含む、製造方法。
【請求項２０】
上記レジストマスクをエッチングする工程は、さらに、レジストピラーおよび相変化材料をエッチングする前に、該レジストマスクをプラズマによってトリミングして、サブリソグラフィック寸法を有する上記相変化ピラーを形成する工程を含んでいる、請求項１９に記載の製造方法。
【請求項２１】
さらに、上記相変化材料からなる層を堆積する前に、初めに、上記第１の接触部をエッチングして凹状領域をエッチングし、該凹状領域の下部電極を堆積して平坦化する工程を含んでいる、請求項１９に記載の製造方法。
【請求項２２】
さらに、上記相変化ピラー上に障壁層を堆積する工程を含んでいる、請求項１９に記載の製造方法。
【請求項２３】
さらに、上記相変化材料上に上記電極層を堆積する工程を含み、これにより、上記レジストピラーおよび該相変化材料をエッチングする工程が、上記相変化ピラーが該相変化材料および電極を含んでいるように該電極層をエッチングする、請求項１９に記載の製造方法。
【請求項２４】
さらに、上記相変化ピラーをビット線に結合する工程を含んでいる、請求項１９に記載の製造方法。
【請求項２５】
メモリセル素子の製造方法であって、
該メモリセル素子の第１の接触部を形成する工程と、
該第１の接触部上に、相変化材料からなる層を堆積する工程とを含み、
該相変化材料からなる層の上にレジストピラーを形成するための手段と、
該レジストピラーを用いて、相変化ピラーを形成するための手段とを含む、製造方法。
【請求項２６】
メモリセル素子の製造方法であって、
該メモリセル素子へのリセット信号を制御するための選択素子を設ける工程と、
該選択素子に隣接している第１の接触部を形成する工程と、
該第１の接触部に隣接している相変化材料からなる層を堆積する工程と、
該相変化材料からなる層上にレジストマスクを堆積する工程と、
該レジストマスクをエッチングして、該相変化材料上に狭い横寸法を有するレジストピラーを形成する工程と、
該レジストピラーの狭い横寸法を該相変化材料に転写することによって相変化ピラーを形成するように、該レジストピラーおよび相変化材料をエッチングする工程と、
相変化ピラーに隣接している第２の接触部を形成して、該選択素子が該リセット信号を、該相変化ピラーを貫通して該第１の接触部および該第２の接触部を介して供給する工程とを含む、製造方法。
【請求項２７】
該レジストマスクをエッチングする工程が、さらに、プラズマレジストを備えた該レジストマスクをトリミングする工程を含む、請求項２６に記載の製造方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
本発明は、相変化メモリに関するものであり、特に、相変化材料と、正確に制御された横寸法を有するピラーとを備えた相変化メモリセルのシステムおよびその方法に関するものである。相変化材料は、少なくとも２つの異なる状態を示す。このため、相変化材料は、メモリセルにおいて用いられ、データのビットを記憶する。相変化材料の状態は、アモルファス状態および結晶状態と呼ばれている。これらの状態は、アモルファス状態が通常、結晶状態よりも高い抵抗値を示すという点が異なっている。通常、アモルファス状態は、より不規則な原子構造を含んでおり、一方、結晶状態は、規則的な格子である。
【０００２】
上記相変化材料の相変化を、可逆的に誘導することができる。したがって、上記メモリは、温度変化に応じて、アモルファス状態から結晶状態に、およびその逆に変化する。該相変化材料の温度を、様々な方法によって変えることができる。例えば、該相変化材料へのレーザー照射、該相変化材料を介した電流の励振、あるいは、該相変化材料に隣接した抵抗ヒータを介した電流または電圧の供給が可能である。これらの方法のいずれにおいても、該相変化材料の加熱が制御可能であることによって、該相変化材料内における相変化が制御可能となる。
【０００３】
相変化メモリが相変化材料からなる複数のメモリセルを備えたメモリアレイを含んでいる場合、該相変化材料の記憶状態を用いてデータを記憶するように、該相変化メモリをプログラムすることができる。このような相変化メモリ素子におけるデータを読み出し、書き込むための１つの方法が、該相変化材料に、または、該相変化材料に隣接するヒータに供給される電流（または電圧）を制御することである。該相変化材料のメモリ状態を変えるために高電流または高電圧が必要であれば、該相変化メモリ全体の密度を損なうことになる。したがって、メモリ状態の変更に用いられる低電流および／または低電圧の相変化メモリセルが、望ましい。
【０００４】
これらの理由および他の理由のために、本発明が必要になる。
【０００５】
〔概要〕
本発明の一観点は、メモリセルと、選択素子と、接触部と、サブリソグラフィックピラーとを含む相変化メモリセル素子およびその製造方法を提供する。該接触部は、該選択素子に結合されている。該サブリソグラフィックピラーは、該接触部に結合されている。該サブリソグラフィックによるピラーは、絶縁材によって取り囲まれており、これにより、該サブリソグラフィーによるピラーのサブリソグラフィック横寸法が規定される。さらに、該サブリソグラフィーによるピラーと該接触部との間は、また、サブリソグラフィック接触である。
【０００６】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面を添付する。これらの図面は、本明細書に組み込まれ、その一部を構成する。該図面は、本発明の実施形態を例証し、本明細書における記載と共に本発明の原理を説明するためのものである。本発明の他の実施形態、および、本発明の意図する多くの利点については、以下の詳細な説明を参照することによって、より理解されるようになる。それに従って、本発明の意図が容易に認識されるだろう。該図面の構成要素は、必ずしも、互いに相対的な縮尺とはなっていない。類似の箇所には、同じ参照符号を付した。
【０００７】
図１は、メモリセル素子を示すブロック図である。
【０００８】
図２Ａ〜図２Ｃは、本発明の様々な実施形態にかかる他の相変化メモリセルを示す断面図である。
【０００９】
図３は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００１０】
図４Ａ〜４Ｄは、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００１１】
図５は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００１２】
図６は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００１３】
図７は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００１４】
図８は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００１５】
図９は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００１６】
図１０は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００１７】
図１１は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００１８】
図１２は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００１９】
図１３は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００２０】
図１４は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００２１】
図１５は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００２２】
図１６は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００２３】
図１７は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００２４】
図１８は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００２５】
図１９は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００２６】
図２０は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００２７】
図２１は、本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【００２８】
〔詳細な説明〕
以下の詳細な説明では、添付図面を参照する。これらの添付図面は、本発明の一部を構成するものであり、本発明を実施しうる具体的な実施形態を例証として示している。これに関して、説明する図の方向について、例えば「上端」、「下端」、「前」、「後ろ」、「先端」、「後端」などといった方向を示す用語を用いる。本発明の実施形態の構成要素は多くの異なる方向に配置できるので、方向を示す用語は、説明するために用いられ、決して限定するためではない。他の実施形態を用い、構造的または論理的な変更を加えても、本発明の要旨を逸脱するものではない。したがって、以下の詳細な説明は、限定的な意味に解釈されるべきではなく、本発明の範囲は、添付の特許請求の範囲によって規定される。
【００２９】
図１は、メモリセル素子５を示すブロック図である。メモリセル素子５は、書き込みパルス発生器６、分配回路７、メモリセル８ａ、８ｂ、８ｃ、８ｄ、および、センスアンプ９を含んでいる。一実施形態では、メモリセル８ａ〜８ｄは、アモルファス相の結晶相への変化に基づいた相変化メモリセルである。一実施形態では、書き込みパルス発生器６が、分配回路７を介してメモリセル８ａ〜８ｄに供給される制御可能な電流パルスまたは電圧パルスを生成する。また、一実施形態では、分配回路７は、該メモリへの直流パルスまたは電圧パルスを供給して制御できる複数のトランジスタであり、他の実施形態では、該相変化メモリセルに隣接したヒータへの直流パルスまたは電圧パルスを制御できる複数のトランジスタである。
【００３０】
一実施形態では、メモリセル８ａ〜８ｄが、温度変化の影響を受けてアモルファス状態から結晶状態に、または、結晶状態からアモルファス状態に変わる相変化材料から形成されている。これにより、該アモルファス状態および結晶状態は、メモリセル素子５内のデータを記憶するための２つのビット状態を規定する。メモリセル８ａ〜８ｄの２つのビット状態の電気抵抗値は、著しく異なっている。該アモルファス状態での相変化材料の抵抗値は、該結晶状態での抵抗値よりも著しく高い。このようにして、あるメモリセル８ａ〜８ｄに割当てられるビット値を決定できるように、センスアンプ９がセル抵抗を読み出すことができる。
【００３１】
メモリセル素子５内のメモリセル８ａ〜８ｄをプログラムするために、書き込みパルス発生器６が、対象のメモリセル中の相変化材料を加熱するための電流パルスまたは電圧パルスを生成する。一実施形態では、書き込みパルス発生器６が、該対象のメモリセル８ａ〜８ｄにパルスを分配する分配回路７に、適切な電流パルスまたは電圧パルスを生成する。該電流パルスまたは電圧パルスの振幅および持続期間は、メモリセルがセットされているかリセットされているかに応じて制御される。通常、メモリセルの「セット」動作では、対象のメモリセルの相変化材料を、該相変化材料の結晶温度よりも高い温度で（しかし、該材料の融点よりも低く）、上記結晶状態を得るには十分長い間、加熱する。通常、メモリセルの「リセット」動作では、該対象のメモリセルの相変化材料を、該材料の融点よりも高い温度で急速加熱し、次に、該材料を急冷することにより、上記アモルファス状態が得られる。
【００３２】
メモリセルのリセットに必要である目的融点に達するために、振幅が比較的大きい電流または、短方向（short direction）の電圧パルスが、書き込みパルス発生器６から上記対象のメモリセル８ａ〜８ｄに送信され、これにより、上記相変化材料が融解され、続く急冷中にアモルファス化する。しかしながら、本発明では、従来の相変化メモリセルよりも小さいリセット電流を用いた相変化メモリセルが得られる。したがって、上記選択素子（例えば、トランジスタまたはダイオード）の最小加工寸法（幅）をより小さくすることにより、比較的高密度でコストの低い相変化メモリが得られる。
【００３３】
図２Ａ〜図２Ｃは、本発明の様々な実施形態にかかる典型的な相変化メモリセル１０を示す断面図である。相変化メモリセル１０が、選択素子１２、プレート線１３、絶縁材料２０、コンタクトプラグ２２、相変化材料２４、コンタクトパッド２８、および、ビット線３０を含んでいる。
【００３４】
選択素子１２は、トランジスタまたはダイオードといった能動素子であってもよい。一実施形態では、選択素子１２は、ソース１４、ドレイン１６、および、制御ゲート１８を備えた、電界効果トランジスタである。選択素子１２によって、プレート線１３からコンタクトプラグ２２、したがって相変化材料２４への電流または電圧の印加を制御する。これは、相変化材料２４をセットおよびリセットするためである。選択素子１２は、リソグラフィ技術によって形成される。
【００３５】
図２Ａ〜図２Ｃに示した各実施形態では、相変化メモリセル１０は、コンタクトパッド２８とコンタクトプラグ２２との間に形成されたピラーに位置する相変化材料２４を利用する。各実施形態において、該ピラーを、以下により詳しく記載する技術によって形成し、サブリソグラフィック横寸法を有するようにする。したがって、リセット動作には、ほんの少量の電流または電圧だけが必要になる。結果として、最大密度の相変化メモリセル１０を得るための最小加工寸法を得ることができる。
【００３６】
図２Ａに示した実施形態では、相変化材料２４は、上記ピラーの上端電極２５と下端電極２６との間に位置している。図２Ｂに示した実施形態では、相変化材料２４は、該ピラーの上端電極２６の下に位置している。図２Ｃに示した実施形態では、相変化材料２４は、ピラーの単一の材料である。当業者は、該ピラーの下端電極２５上に相変化材料２４を有する工程を含む他の変形例を用いることができることを理解するだろう。いずれの場合にもサブリソグラフィーの寸法を有する該ピラーを形成することにより、電力を低減して用いることができる。
【００３７】
図３〜図１０は、様々な製造段階での相変化メモリセル１０を示す断面図である。図２Ａ〜図２Ｃに示した相変化メモリセル１０の実施形態の各製造プロセスは、著しく類似している。それゆえに、記載を簡略化するために、（上記ピラーの上端電極２６下に相変化材料２４を備えた）図２Ｂに示した特定の実施形態について、製造プロセスを記載するが、当業者は、他の代替的な実施形態が同様に製造されていることを理解するだろう。さらに、２つのメモリセルの形成を図に示しているが、当業者は、代表的な一製造プロセスを示すことによって、複数のメモリセルの製造工程を一度に示していることを、認識するだろう。これらのメモリセルのそれぞれが相変化ピラーおよび選択素子を含んでいる、と仮定する。図の説明を簡略化するために、該メモリセルの中の１つのみについて以下に記載する。図４〜図２１には、該選択素子およびそのプレート線を示していない。
【００３８】
図３に、リソグラフィ技術によって形成された選択素子１２を示す。次に、選択素子１２上に、絶縁材料２０によって取り囲まれたコンタクトプラグ２２を形成する。次に、相変化材料２４を層として堆積する。一実施形態では、相変化材料２４を、知られている堆積方法（例えば、スパッタ）によって、平坦な薄膜に堆積する。
【００３９】
一実施形態では、相変化材料２４の一般的な厚さは、約３０〜１００ナノメートルである。他の実施形態では、相変化材料２４は約５０〜７０ナノメートルである。本発明の相変化材料２４は、様々な材料から形成されている。通常、このような材料には、周期表のＩＶ族の１つまたは複数の元素を含むカルコゲナイド合金が用いられる。一実施形態では、メモリセル１０の相変化材料２４は、ＧｅＳｂＴｅまたはＩｎＳｂＴｅといったカルコゲナイド複合材料から形成されている。
【００４０】
図３に示したように、相変化材料２４を堆積した後、相変化材料２４の上に上端電極２６を堆積する。また、金属を堆積するための知られている様々な技術のうちの１つによって、上端電極２６を層として堆積する。一実施形態では、上端電極２６は、窒化チタン、チタン窒化珪素、窒化チタンアルミニウム、または、窒化タングステンといった金属窒化物材料である。あるいは、他の実施形態では、該上端電極は、チタンタングステン材料であってもよい。上記したように、図３は、図２Ｂに示した特定の実施形態を形成するための工程を示している。図２Ａに示した実施形態では、相変化材料からなる層の前に、下端電極２５の層を堆積し、図２Ｃに示した実施形態では、電極層を形成しない。これらの各電極は、上記材料から形成されていてもよい。
【００４１】
図４Ａ〜図４Ｄは、図３に示した実施形態とは異なる他の実施形態を示している。相変化材料２４および上端電極２６を堆積する前に、下部電極２３を、コンタクトプラグ２２に隣接して形成する。この他の実施形態では、初めに、コンタクトプラグ２２をエッチバックして、図４Ａに示したように凹部を形成する。次に、この積層上に、下部電極２３の層を堆積する。該下部電極は、前工程のエッチバックによって形成されたビアの中に含まれている。このことを、図４Ｂに示す。次に、図４Ｃに示したように、化学的機械研磨法（「ＣＭＰ」）によって、該積層の上面を平坦化し、均する。最後に、図４Ｄに示したように、該平坦化された積層上に、相変化材料２４と上端電極２６とを堆積する。該積層の下部電極２３上に、下端電極２５を堆積してもよい。下部電極２３を、用途に応じて相変化材料２４に拡散障壁を設けるために用いてもよい。
【００４２】
図５は、相変化メモリセル１０の製造プロセスにおける続く工程を示している。ここでは、臨界の（最小の）リソグラフィプロセスによって、フォトレジストパッチ３４を形成する。初めに、上端電極２６上に反射防止膜（ＡＲＣ）３２を形成し、該ＡＲＣ３２上にフォトレジスト層３４を形成する。一実施形態では、フォトレジスト層３４の厚さは、ほぼ３００ナノメートルであり、ＡＲＣ層３２の厚さはほぼ９０ナノメートルである。一実施形態では、ＡＲＣ３２は、無機反射防止膜材料であり、他の実施形態では、有機反射防止膜材料であってもよい。
【００４３】
フォトレジスト３４は、初めにリソグラフィを経る。ここでは、マスクを介して露光され、未反応部分が洗い流される。これにより、図５に示すように、レジストパッチ（フォトレジスト３４）が残存することになる。次に、該レジストパッチ（フォトレジスト３４）を、プラズマレジストトリミング工程によって側方方向にトリミングする。この工程では、該レジストパッチを、プラズマを含んだ、酸素およびフッ化炭素および／または臭化水素中でドライエッチングし、これにより、サブリソグラフィーのレジストピラーを形成する。一実施形態では、該エッチングプロセス中では、ポリマーを形成することによって、上端レジストの侵食の平衡が保たれている。つまり、厚さ（図６に示した左右方向における）の劇的な減少なしに、側方の臨界寸法（図６にしめした左右方向における）が減少させられている。一実施形態では、このトリミング工程を用いて、同時にＡＲＣ３２を開口してトリミングできる。一実施形態では、この処理工程の後の、ＡＲＣ３２とフォトレジスト３４とのレジストピラーの通常の直径は、３０〜５０ナノメートルである。
【００４４】
無機ＡＲＣ３２を用いた場合、他のドライエッチング工程を用いてＡＲＣ３２を開口する。該ＡＲＣを、続くレジストピラーエッチングプロセス中にハードマスクとして用いることが有効である。
【００４５】
図７は、相変化メモリセル１０の製造プロセスにおける続く工程を示している。ここで、前の工程において形成された（レジスト３４およびＡＲＣ３２を含む）上記レジストピラーを、ドライエッチング工程中、エッチングマスクとして用いて、サブリソグラフィーの相変化ピラーを形成する。該相変化ピラーは、一実施形態では、相変化材料２４および上端電極２６から形成されている。上記したように、他の実施形態では、該相変化ピラーは、相変化材料２４のみから形成されていてもよく、別の実施形態では、下端電極２５、相変化材料２４、および、上端電極２６から形成されていてもよく、さらに別の実施形態では、下端電極２５および相変化材料２４から形成されていてもよい。いずれにしても、ＡＲＣ３２およびフォトレジスト３４からなる該レジストピラーの形状は、該相変化ピラーに転写される。このエッチング工程後に、定められた量がこの構造上に残って該構造の形状を維持するように、該レジストピラーの本来の厚さの選択を行う。
【００４６】
明らかなように、相変化材料２４と上端電極２６との相変化ピラーの横寸法（つまり、図７に示した左右方向）は、上記エッチングプロセスにおいて正確に維持される。このように、上記サブリソグラフィーの相変化ピラーとコンタクトプラグ２２との接触面を最小化し、しっかりと制御できる。一実施形態では、相変化材料２４および上端電極２６の相変化ピラーのサブリソグラフィック横寸法を、３０〜５０ナノメートルに制御できる。このようにサブリソグラフィーの寸法を制御し、隣接面との表面接触部を最小化することにより、相変化メモリセル１０に必要なリセット電流を効果的に低減できる。これにより、ここでもセルを高密度に形成することができる。
【００４７】
図８は、相変化メモリセル１０の製造プロセスにおける他の工程を示す断面図である。ここで、ＡＲＣ３２およびフォトレジスト３４のレジストピラーの残余部分を剥離し、上記積層の表面に他の障壁材料４０を堆積する。一実施形態では、ＡＲＣ３２およびフォトレジスト３４を、プラズマを含んだ、酸素および／またはフッ素を用いて除去して、上記レジストを焼き去る。一実施形態では、障壁材料４０は、上記相変化ピラーを封止して後続の処理工程から絶縁させる、窒化珪素材料である。
【００４８】
図９は、相変化メモリセル１０の製造プロセスの他の工程を示す断面図である。ここで、障壁材料４０上に、絶縁材料２０を堆積する。一実施形態では、絶縁材料２０は二酸化珪素であり、他の実施形態では、酸化プラズマである。相変化材料２４および上端電極２６の相変化ピラーがピラーの形状をしているので、絶縁材料２０が上記積層の上方に堆積されるため、該絶縁材料の中にバンプ２１が形成されることがある。したがって、ＣＭＰプロセスによって該バンプを除去する必要がある。
【００４９】
図１０は、相変化メモリセル１０の製造プロセスにおける一工程を示す断面図である。ＣＭＰプロセスは、上記積層の上端を平坦化するために用いられる。該ＣＭＰ工程の終了点を、電極材２６がいくぶん残り、相変化材料２４が露出しないように選択する。当然ながら、相変化ピラーが相変化材料２４のみからなる場合には、該相変化ピラーは、この工程において露出する。
【００５０】
図１１は、相変化メモリセル１０の製造プロセスにおける次の工程を示す断面図である。ここでは、上端電極２６上に、コンタクトパッド２８を形成する。上記相変化ピラーの幅が非常に狭いので、コンタクトパッド２８は接続するために有用である。そして、後述の上記上部金属層への接触部を形成ために必要とされるコンタクトエッチを停止する上で有用である。一実施形態では、コンタクトパッド２８を、混合物を含まない金属堆積、リソグラフィ、および、エッチング工程によって形成してもよい。次に、（図２に示した）ビット線３０などの他の接触部を、デュアルダマシンおよびプラグ形成を用いた標準的な金属処理プロセスによって形成してもよい。一実施形態では、コンタクトパッド２８は、窒化チタンであってもよく、ビット線３０は、所望の障壁材料／下地膜材料を有する、アルミニウム材料または銅材料であってもよい。
【００５１】
材料２４および上端電極２６のサブリソグラフィー相変化ピラーを形成するというプロセスを用いることにより、相変化材料２４と、上端電極２６と、コンタクトプラグ２２との接触領域を非常に小さくすることができる。このようにして、相変化メモリセル１０のリセット電流は、これまでのアプリケーションよりも著しく小さくなり、これにより、セル密度を上げることができるようになる。該レジストピラーを形成するための臨界のリソグラフィプロセスに続いて、上記プラズマレジストトリミング工程を用い、次に、該レジストピラーから上記サブリソグラフィーの相変化ピラーを形成することにより、相変化ピラーの横寸法を非常にしっかりと制御することができる。さらに、このプロセスを用いることにより、電極と相変化材料２４との界面を非常によく制御できる。このような界面は、研磨後に慎重に清浄するか、または、該界面において研磨またはエッチングを行う必要なく堆積すること得られる。例えば、下端電極２５、相変化材料２４、および、上端電極２６を全てin-situで堆積した場合、真空を解除する必要はなく、これにより、汚染の可能性を低減できる。これにより、相変化メモリセル１０のサイクル寿命を改善できる。
【００５２】
図２に示した相変化メモリセル１０は、アクティブインビア（active‐in‐via）相変化メモリセルである。つまり、相変化材料２４を加熱してセット動作およびリセット動作を行うために、該相変化材料を介して、直接、電流または電圧を選択的に与える。
【００５３】
本発明の他の実施形態では、相変化メモリセルがヒータセルであってもよい。したがって、図２に示したピラーのような形状をした相変化材料２４を形成するのではなく、相変化材料２４の代わりにヒータピラーを形成する。相変化ピラーの形成に関して上記したことと同様に、このようなヒータピラーは、上記レジストピラーを形成するための上記臨界の（最小の）リソグラフィプロセスに続いて上記プラズマレジストトリミング工程を用い、該レジストピラーから上記サブリソグラフィーのヒータピラーを形成する工程により、正確に制御された横寸法（ここでも、図２に示したように左右の方向の寸法）を有している。該ヒータピラーの横寸法を、上記したように、ここでも非常にしっかりと制御できる。
【００５４】
図１２〜図２１は、ヒータ型相変化メモリセル６０の製造プロセスにおける様々な工程を示す断面図である。上記した相変化メモリセル１０と同様に、ヒータ型相変化メモリセル６０は、さらに、選択素子（図示せず）、絶縁材料７０、コンタクトプラグ７２、ヒータ材料７５、（図２１に示した）相変化材料７４、コンタクトパッド７６を含んでいる。該ヒータ型相変化メモリセルは、また、コンタクトパッド７６に結合したビット線（図示せず）を含んでいてもよい。相変化メモリセル１０と該ヒータ型相変化メモリセルとは非常に類似しているが、ヒータ型相変化メモリセル６０の形成について、簡潔に以下に記載する。
【００５５】
図１２では、コンタクトプラグ７２と絶縁材料７０とを組み合わせたものの上に堆積されたヒータ材料７５を示している。次に、反射防止膜（ＡＲＣ）８２を堆積して、続いて、フォトレジスト層８４を堆積する。次に、臨界の（最小の）リソグラフィプロセスによって、図１３に示したフォトレジストパッチ８４を形成する。次に、ＡＲＣ７２およびフォトレジスト７４を用いてレジストピラーを形成し、これらのレジストピラーを、プラズマレジストトリミング／ＡＲＣ開口工程によって側方方向にトリミングする。
【００５６】
図１４は、ヒータ型相変化メモリセル６０の製造プロセスにおける続く工程を示している。ここでは、前の工程において形成された上記レジストピラーは、ドライエッチング中にエッチングマスクとして用いられ、ヒータ材料７５からなるサブリソグラフィーのヒータピラーを形成する。ＡＲＣ８２およびフォトレジスト８４からなる該レジストピラーの形状を、該ヒータピラーに転写する。
【００５７】
明らかなように、該ヒータピラーの横寸法（つまり、図１４に示した左右の方向）を、上記エッチングプロセスにおいて正確に維持する。このようにして、該サブリソグラフィーのヒータピラーと隣接しているコンタクトプラグ７２との接触面を最小化し、確実に制御できる。
【００５８】
図１５は、ヒータ型相変化メモリセル６０の製造プロセスにおける他の工程を示す断面図である。ここで、ＡＲＣ８２およびフォトレジスト８４のレジストピラーの残余部分を剥離し、上記積層の表面に他の絶縁材料７０を堆積する。ヒータピラー７５上に、バンプ７１が形成されることがある。その結果、平坦化処理後に図１６のようになるよう、ＣＭＰプロセスによってバンプを除去する必要がある。
【００５９】
次に、図１７に示したように、相変化材料７４からなる層に続いて、上端電極７６の層を堆積する。次に、図１８に示したように、これらの層の上にＡＲＣ層８６およびフォトレジスト層８８を堆積する。上記処理工程と類似して、次に、リソグラフィプロセスによって、図１９に示したフォトレジストパッチ８６、８８を形成し、次に、これらのレジストパッチを用いて、続くエッチング中に相変化材料７４および上端電極７６を覆う。これにより、図２０に示した積層が得られる。
【００６０】
さらに、一実施形態では、図２０に示した積層上に、障壁材料９０を堆積し、次に、他の絶縁材料７０を加えて、図２１に示したヒータ型相変化メモリセル６０を形成する。障壁材料９０は、相変化材料７４を封止して続く処理工程から相変化材料７４を絶縁させる、窒化珪素材料であってもよい。
【００６１】
ヒータ型相変化メモリセル６０と同様の他の実施形態のさらなる利点は、ヒータ７５と相変化材料７４との間、および、ヒータ７５とコンタクトプラグ７２との間の界面が正確に制御される点にある。したがって、寸法をこのようにしっかりと制御することにより、最小限の電流を用いて上記メモリセルでのリセットを行うことができる。結果として、ヒータを用いた相変化メモリセル６０により、セル密度を上げることができる。
【００６２】
具体的な実施形態について図示および説明してきたが、当業者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または変型を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【００６３】
【図１】メモリセル素子を示すブロック図である。
【図２Ａ】本発明の様々な実施形態にかかる他の相変化メモリセルを示す断面図である。
【図２Ｂ】本発明の様々な実施形態にかかる他の相変化メモリセルを示す断面図である。
【図２Ｃ】本発明の様々な実施形態にかかる他の相変化メモリセルを示す断面図である。
【図３】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図４Ａ】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図４Ｂ】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図４Ｃ】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図４Ｄ】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図５】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図６】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図７】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図８】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図９】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図１０】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図１１】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図１２】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図１３】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図１４】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図１５】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図１６】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図１７】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図１８】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図１９】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図２０】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図２１】本発明の一実施形態にかかる部分的に形成された相変化メモリセルを示す断面図である。
【図１】
2008529291.tif 000003
【図２Ａ】
2008529291.tif 000004
【図２Ｂ】
2008529291.tif 000005
【図２Ｃ】
2008529291.tif 000006
【図３】
2008529291.tif 000007
【図４Ａ】
2008529291.tif 000008
【図４Ｂ】
2008529291.tif 000009
【図４Ｃ】
2008529291.tif 000010
【図４Ｄ】
2008529291.tif 000011
【図５】
2008529291.tif 000012
【図６】
2008529291.tif 000013
【図７】
2008529291.tif 000014
【図８】
2008529291.tif 000015
【図９】
2008529291.tif 000016
【図１０】
2008529291.tif 000017
【図１１】
2008529291.tif 000018
【図１２】
2008529291.tif 000019
【図１３】
2008529291.tif 000020
【図１４】
2008529291.tif 000021
【図１５】
2008529291.tif 000022
【図１６】
2008529291.tif 000023
【図１７】
2008529291.tif 000024
【図１８】
2008529291.tif 000025
【図１９】
2008529291.tif 000026
【図２０】
2008529291.tif 000027
【図２１】
2008529291.tif 000028
【国際調査報告】
2008529291.tif 000029
2008529291.tif 000030
2008529291.tif 000031
2008529291.tif 000032
2008529291.tif 000033