(57)【要約】  本発明は、ＣＭＯＳ素子を製造する方法に関し、その方法は、絶縁材料層（１０２）をその中に有する半導体基板（１０１）を準備するステップと、絶縁層（１０２）の上に第１の材料層（１０６）を形成するステップとを備え、第１の材料層（１０６）の厚さが、第１の能動素子を担持する第１の領域（１０３）では、第２の能動素子を担持する第２の領域（１０４）より薄い。次いで、第２の材料層（１０７）が、第１の材料層（１０６）上に形成され、次いで、その構造体に熱処理が行われて、第１と第２の材料が合金化される。第１の領域上の両層部分は全体が合金化されるが、第２の領域上の両層部分はそうはならず、その結果、第１の材料層（１０６）の一部分（１０９）が残留する。
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【特許請求の範囲】
【請求項１】
半導体基板の第１及び第２の各々の領域に設けられ、第１及び第２各々のタイプである第１及び第２の能動素子を備える半導体素子を製造する方法であって、
ゲート絶縁層を形成するステップと、
前記半導体基板上で前記ゲート絶縁層上に第１のゲート電極材料の層を形成するステップと、
前記第１のゲート電極材料の前記層上に第２のゲート電極材料の層を形成するステップであって、前記ゲート電極材料の両層の１つが、前記第２の能動素子に於けるその層に比較して前記第１の能動素子に於ける方が厚さが薄いステップと、
前記第１及び第２のゲート電極材料が、前記第１の能動素子に於いてのみ、ほぼ、それらの層各々の厚さ全体に亘って合金化されるように、前記第１及び第２のゲート電極材料の前記層を処理するステップと
を備える方法。
【請求項２】
前記第１のゲート電極材料の層は、厚さが、前記第２の能動素子に於けるよりも前記第１の能動素子に於ける方が薄い、請求項１に記載の方法。
【請求項３】
前記第２のゲート電極材料の層が、前記第１のゲート電極材料の層上に一様に形成される、請求項２に記載の方法。
【請求項４】
前記第１のゲート電極材料が、Ｍｏ、Ｗ、Ｔｉ、Ｐｔ、又はＡｌから選択される金属を備える、請求項１に記載の方法。
【請求項５】
前記第２のゲート電極材料が、周期律表のＩＩＡ〜ＶＩＡ、ＩＢ、ＩＩＩＢ〜ＶＩＩＩＢ族の元素又はランタン系列元素、或いはシリコンから選択される、請求項１に記載の方法。
【請求項６】
前記処理するステップが、不活性雰囲気中の高温での熱処理を備える、請求項１に記載の方法。
【請求項７】
各々のゲート電極をパターン形成する前に、前記第２の能動領域の前記２つの層が合金化された部分が除去される、請求項１に記載の方法。
【請求項８】
前記第１の能動素子がＰＭＯＳトランジスタを備え、前記第２の能動素子がＮＭＯＳトランジスタを備える、請求項１に記載の方法。
【請求項９】
請求項１の方法に従って製造されたＣＭＯＳ半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、例えばＮＭＯＳ及びＰＭＯＳトランジスタ各々の１つ又は複数から構成されるＣＭＯＳ素子など、各々がゲート電極を有する複数の能動素子領域を含む半導体素子を製造する方法に関する。
【背景技術】
【０００２】
従来の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ゲート電極を形成するために、その良好な熱安定性、即ち高温処理に耐え得る性質を鑑みて多結晶シリコンを使用する。より具体的には、多結晶シリコンを基にした材料の熱安定性が良好なので、注入済みのソース及びドレイン領域を形成／活性化する間、それらの高温アニールが可能になる。更に、多結晶シリコンを基にした材料は、効果的に、トランジスタの下位層チャネル領域中へのドーパント・イオンの注入を阻止し、それによって、ゲート電極の形成及びパターン形成が終了した後、自己整合式ソース及びドレイン領域の形成が容易に行える。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、多結晶シリコンを基にしたゲート電極は、それに関連する数多くの問題を有し、その結果、ＮＭＯＳ及びＰＭＯＳ素子各々のゲート材として２つの異なる材料が使用されるＣＭＯＳ構造体が提案されてきており、従って、適切な集積技法が必要になっている。
【０００４】
現在、２つのその種の集積技法が提案されている。デュアル・メタル・ゲート・プロセスとして知られている第１の技法は、仕事関数φＡを有する第１の電極材ＡをＮＭＯＳ及びＰＭＯＳ素子の両方に形成させ、それを１つのトランジスタ・タイプから完全に除去し、次いで、仕事関数φＢを有する第２のゲート電極材Ｂを一様に形成させ、その後、最終ゲート・パターン形成プロセスを行うことから成る。しかし、この技法では、ゲート酸化物を損傷せずに第１のゲート電極材を完全に除去することに関して、大きな困難が生じる。
【０００５】
第２の技法は、米国特許第６，５１８，１５４号に記載されており、同特許には、共通の半導体基板上に形成されたＮＭＯＳ及びＰＭＯＳトランジスタなどの複数の能動素子を含む半導体素子を製造するプロセスが記載されている。記載されているプロセスでは、第１の金属の第１の被覆層が、基板上に形成されたゲート絶縁層上に形成され、次いで、マスキング層セグメントが、第１の能動素子の領域の金属層上に被せられ、第２の金属又は半金属の第２の被覆層が、そこで出来た構造体の上面上に形成され、そのマスキング及び被マスキング上面を覆う。次に、構造体は、不活性雰囲気中で高温で熱処理が行われて、第１及び第２の被覆層が接触している所（即ち第２の能動素子の領域中）ではそれらの間に合金化又はケイ素化反応を生じさせ、他方、第１の素子の領域では、マスキング・セグメントが、そのような合金化又はケイ素化を防止する。次いで、第２の被覆層及びマスキング・セグメントが第１の能動素子の領域から除去され、第１の素子の領域に第１の材料の第１のゲート電極層を残し、第２の能動素子の領域に合金化された第１及び第２の材料の第２のゲート電極層を残す。最後に、ゲート電極層がパターン化される。
【０００６】
本発明の目的は、隣接する２つの能動素子領域にゲート電極層を形成するのにマスキング層を必要としない、少なくとも異なる２つのタイプの複数の能動素子を有する半導体素子を製造するためのデュアル・ゲート・プロセスを提供することである。本発明の目的は又、そのようなプロセスに従って製造された半導体素子を含む集積回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明によれば、半導体基板の第１及び第２の各々の領域に設けられ、第１及び第２各々のタイプである第１及び第２の能動素子を備える半導体素子を製造する方法であって、ゲート絶縁層を形成するステップと、前記半導体基板上で前記ゲート絶縁層上に第１のゲート電極材料の層を形成するステップと、前記第１のゲート電極材料の前記層上に第２のゲート電極材料の層を形成するステップであって、前記ゲート電極材料の層の１つが、第２の能動素子に於けるその層に比較して前記第１の能動素子に於ける方が厚さが薄いステップとを備え、更に、前記第１及び第２のゲート電極材料が、前記第１の能動素子に於いてのみ、ほぼ、それらの層各々の厚さ全体に亘って合金化されるように、前記第１及び第２のゲート電極材料の前記層を処理するステップを備える方法が提供される。
【０００８】
即ち、ゲート材料の１つの層の厚さが、半導体基板の一方の領域に於いて、他方の領域の厚さよりも意図的に厚く作られているので、この構造体が、２つのゲート電極材料の合金化を生じさせるために高温で熱処理を受けるとき、その合金は、ゲート電極材料層の薄い方の部分を有する第１の領域の基板上でのみゲート絶縁層に到達し、ゲート電極材料層の厚い方の部分を有する第２の領域では、合金化処理後、ゲート絶縁層の直近に第１の材料層が残る。その結果、米国特許第６，５１８，１５４号に記載のプロセスと全く同様に、マスキング・セグメントを必要とせずに、第１の領域のゲート電極層の仕事関数は、合金形態の２つの材料によって決定され、第２の領域の仕事関数は、第１のゲート電極材料の残留層によって決定される。
【０００９】
好ましい実施形態では、第１のゲート電極材料の層は、厚さが、第２の能動素子に於けるよりも前記第１の能動素子に於ける方が薄い。第２のゲート電極材料の前記層が、次いで、前記第１のゲート電極材料の層上に一様に形成させる。
【００１０】
有益には、前記第１のゲート電極材料が、Ｍｏ、Ｗ、Ｔｉ、Ｐｔ、又はＡｌから選択される金属を備える。前記第２のゲート電極材料は又、周期律表のＩＩＡ〜ＶＩＡ、ＩＢ、ＩＩＩＢ〜ＶＩＩＩＢ族の元素又はランタン系列元素、或いはシリコンから選択されることができる。処理するステップは、不活性雰囲気中の高温での熱処理を備える。各々のゲート電極をパターン形成する前に、第２の能動領域の２つの層が合金化された部分が、好ましくは除去される。
【００１１】
本発明は、上記の方法に従って製造されるＣＭＯＳ半導体素子を含む集積回路にも適用され、第１の能動素子がＰＭＯＳトランジスタを備え、第２の能動素子がＮＭＯＳトランジスタを備える。
【００１２】
本発明の極めて一般的な方法は、より詳細に後述されるように、例えば、低電力技術基盤として、ＮＭＯＳ用Ｎ＋添加型多結晶シリコン・ゲートをＰＭＯＳ素子用高濃度ホウ素ＮｉＳｉゲートと共にコインテグレーションするのに比較的容易に適用されることができる。
【００１３】
本発明のこれら及び他の態様は、本明細書に記載の実施形態から明らかになり、又、それらを参照して説明される。
【００１４】
次に、本発明の実施形態が、単なる例として、添付図面を参照して説明される。
【発明を実施するための最良の形態】
【００１５】
先ず、異なる導電チャネル・タイプ（即ちＮＭＯＳ及びＰＭＯＳトランジスタ）のシリコンを基にしたＭＯＳトランジスタを共通の半導体基板１００内又は上にＣＭＯＳ素子として形成する本発明の例示的実施形態による一般的なプロセス方式が、図面の図１Ａ〜１Ｅを参照してより詳細にここに説明される。
【００１６】
図面の図１Ａを参照すると、通常単結晶シリコンからなる半導体基板１０１に形成されたシャロー・トレンチ・アイソレーションＳＴＩなどの少なくとも１つの分離手段１０５を備える初期構造体１００が準備され、この分離手段１０５は、例えば従来のドーパント拡散又は注入によって基板１０１中に形成されたｐ型ウェル領域１０３とｎ型ウェル領域１０４（以後トランジスタ前駆体領域と呼ぶ）とを電気的に分離するためのものである。初期構造体１００は、薄いゲート絶縁層１０２、通常、熱酸化などによって基板１０１上面に接して形成される酸化シリコン（Ｓｉ）層を更に有する。
【００１７】
図面の図１Ｂを参照すると、その仕事関数φＡによって定義される第１の材料Ａの層１０６が、１つの能動素子（例えばＮＭＯＳ素子）のゲート電極の製造に使用される領域では、その補完的能動素子（例えばＰＭＯＳ素子）のゲート電極の製造に使用される領域より意図的に大きな厚さになるように厚さを変化させて、ゲート絶縁層１０２上に直接形成される。第１の材料は、化学気相成長（ＣＶＤ）など、薄いゲート絶縁層１０２を材質的に損傷することのない適切な低エネルギー形成プロセスを用いてゲート絶縁層１０２上に形成されることができるＭｏ、Ｗ、Ｔｉ、Ｐｔ、又はＡｌなどの金属を好ましくは備える。
【００１８】
次に、図面の図１Ｃを参照すると、第２の材料Ｂの層１０７が、第１の材料の層１０６上に一様に形成される。第２の材料は、例えば、周期律表のＩＩＡ〜ＶＩＡ、ＩＢ、ＩＩＩＢ〜ＶＩＩＩＢ族の元素及びランタン系列元素、又はシリコンから選択される金属又は半金属を備えることができ、ＣＶＤ、ＬＰＣＶＤ、ＰＶＤなどを含む適切な形成技法によって形成されることができる。
【００１９】
次に、図面の図１Ｄを参照すると、化学反応が、第１と第２の材料との間で起こされて、合金ＡＸＢＹの層１０８を形成する。この化学反応は、通常、第１と第２の材料の間に合金（又はケイ素化）反応を生じさせる不活性雰囲気中の高温での熱処理によって起こされる。第１の材料Ａの層１０６の厚さ変化量は、補完的能動素子領域の材料のみに両方の層１０６、１０７の合計厚さにおいて合金化が行われ、将来のゲート電極の仕事関数φＡｘＢｙを生じさせるように、（用いられる材料Ａ及びＢ並びにそれらの間に所望の化学反応を生じるために用いる処理に応じて）計算される。第１の材料Ａが大きい方の厚さを呈する能動素子の領域では、合金は第１の材料Ａの層１０６の上部にのみ形成され、ゲート絶縁層１０２に隣接して原材料Ａの部分１０９を残し、元来の仕事関数φＡがその将来のゲート電極用に保持される。
【００２０】
図面の図１Ｅを参照すると、出来上がったゲート電極層は、次いで図示の通り、パターン成形されて、ＭＯＳトランジスタ及びそれに隣接する補完的ＭＯＳトランジスタ用の各々のゲート１１０ａ、１１０ｂを形成する。有益なことには、第１の材料Ａの厚さが大きい方の能動素子領域の２つの層の合金部分が、各々のゲート電極のパターン形成前に除去される。
【００２１】
このように、上記の方法は、ＣＭＯＳに適用するデュアル・ゲート電極の製造を可能にする。
【００２２】
本発明の方法の特定の例示的適用では、低電力用途用にＦＵＳＩ予注入ＮｉＳｉ（ＰＭＯＳ素子用）をＮ＋多結晶シリコン・ゲート（ＮＭＯＳ素子用）とコインテグレーションする例示的方法が、図２Ａ〜２Ｆを参照して以下に説明される。
【００２３】
疑問を避けるため、用語「ＦＵＳＩ」は、「Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ」を表し、一般に使用され、Ｓｉが全てケイ化物（例えばＮｉＳｉとして）に転換されたトランジスタ・ゲートを、従来のゲートの上部のみがケイ素化されたものから区別する用語である。上記で使われた用語「コインテグレーション」は、ＣＭＯＳ素子の実現性のある技術基盤に関係し、又、より高い駆動電流を可能にするなどのために、従来使用されているＰ＋多結晶シリコン・ゲートが、ここに記載の方法により、より進歩した金属ＦＵＳＩ  ＮｉＳｉゲートで置き換えられる場合に、本発明の例示的実施形態を直接に適用することに関係する。例えば、ケイ素化に先立って注入され、それによってＰＭＯＳ素子用ｐ型ゲートを形成するホウ素の偏析をゲート酸化物界面に呈するＮｉ―Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ（Ｎｉ−ＦＵＳＩ）ゲートを、ＮＭＯＳ素子用Ｎ＋多結晶シリコン・ゲートとコインテグレーションする場合が考えられる。ＦＵＳＩゲートの原理に関する別の情報が、例えば、Ｋｅｄｚｉｅｒｓｋｉ等の「Ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌ  ｉｎ  ＮｉＳｉ−ｇａｔｅｄ  ＭＯＳＦＥＴＳ  ｔｈｒｏｕｇｈ  ｓｉｌｉｃｉｄａｔｉｏｎ  ｉｎｄｕｃｅｄ  ｉｍｐｕｒｉｔｙ  ｓｅｇｒｅｇａｔｉｏｎ（ＳＩＩＳ）」ＩＥＤＭ  ２００３、及びＣａｂｒａｌ等の「Ｄｕａｌ  Ｗｏｒｋ―ｆｕｎｃｔｉｏｎ  Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ  Ｍｅｔａｌ  Ｇａｔｅｓ」ＶＬＳＩ  ２００４に見出されることができる。
【００２４】
そこで、図面の図２Ａを参照すると、第１の段階で、比較的厚い多結晶シリコンの層２００が、高い誘電率（即ち高−Ｋ）を有するゲート酸化物の薄い層１０２上にほぼ一様に形成させる。繰り返しになるが、ゲート酸化物層１０２は、シャロー・トレンチ・アイソレーションＳＴＩ領域１０５によって電気的に分離されている１対のトランジスタ前駆体領域１０３、１０４がその中に形成された半導体基板の上面上に形成される。
【００２５】
次に、標準的ＣＭＯＳトランジスタ・プロセスの流れと同様に、ゲート電極領域が、図面の図２Ｂに概略的に示される通り、Ｎ＋（リンＰ）２０２及びＰ＋（ホウ素Ｂ）２０４各々を注入され、その後、従来のゲート及びスペーサ・エッチング・プロセスが実施されて、図面の図２Ｃに示される２つのゲート電極構造体２０６、２０８が生成される。
【００２６】
図面の図２Ｄを参照すると、Ｐ＋を注入された多結晶シリコン２１０は、当業者には明らかなように、ドーパント感応性エッチング・プロセス又は、代替として、追加リソグラフィ・ステップによって、最初のゲート電極構造体２０６について部分的に除去される。
【００２７】
次に、図面の図２Ｅを参照すると、ニッケルＮｉのほぼ一様な層２１２が、ゲート電極構造体２０６、２０８、及びそれらの間のゲート酸化物層１０２上に形成され、素子全体が、不活性雰囲気中で高温で熱処理を受け、その結果、Ｎｉが両構造体２０６、２０８の多結晶シリコンと反応してＮｉＳｉを形成する（即ちケイ素化が生じる）。
【００２８】
しかし、図面の図２Ｆを参照すると、ケイ素化の深さは、多結晶シリコンの厚さによる。即ち、ＮＭＯＳ構造体２０８では、ゲートの上部２１４のみがＮｉＳｉに転換され、将来のゲート電極の仕事関数を残留多結晶シリコン２１６の元来の仕事関数、即ちφＮ＋Ｓｉに保持する。しかし、ＰＭＯＳ領域（構造体２０６）では、全てのＳｉ層２１０がＮｉＳｉに転換されて、ケイ素化プロセス全体でのゲート酸化物界面でのホウ素の偏析により、将来のゲート電極のｐ形仕事関数、即ちφＮｉＳｉ（Ｂ）を増加させる。図２Ｆに示されるように、化学反応が行われた後、標準的な選択的清浄化技法によって不反応残留Ｎｉは除去され、残りのゲート・パターン形成ステップは、従来のＣＭＯＳトランジスタ・プロセスの流れのそれらと同様でよい。
【００２９】
本発明の例示的実施形態により提案されたＰＭＯＳ用高濃度ホウ素Ｎｉ−ＦＵＳＩゲートと、ＮＭＯＳ用Ｎ＋添加多結晶シリコン・ゲートのコインテグレーションは、特に高−Ｋゲート酸化物用として、Ｐ＋及びＮ＋添加ゲートを使用する現在の技術を改善する極めて実用的な手立てであると考えられる。これは、高−Ｋ酸化物上のＰ＋添加多結晶シリコンは、仕事関数の無視できないシフトを蒙り、即ち、いわゆるフェルミ準位レベル・ピニングの影響を受け、又、Ｎ＋添加ゲートより高いポリ空乏化（ｐｏｌｙ−ｄｅｐｌｅｔｉｏｎ）を呈し、そのポリ空乏化は、半導体の性質に影響してゲートの容量を減少させる望ましくない結果となるからである。Ｎｉ−ＦＵＳＩゲートは、これらの問題を取り除くことができる。更に、高濃度ホウ素ＮｉＳｉゲートは、極めて良好なｐ形仕事関数をもたらす。
【００３０】
上記の実施形態は、本発明を限定するのではなく説明するものであり、当業者は、添付特許請求の範囲によって定義される本発明の範囲から逸脱することなく多くの代替実施形態を設計することができることに留意すべきである。特許請求の範囲において、カッコ内に記された参照符号は、特許請求の範囲を限定するものと解釈されるべきではない。言葉「備えている」及び「備える」などは、全体として、請求項又は明細書に列挙された要素やステップ以外の要素やステップの存在を排除するものではない。要素の単数表現は、その要素の複数表現を排除するものではなく、逆も同様である。本発明は、複数の個別の要素を備えるハードウェアによって実行されてもよく、適切にプログラムされたコンピュータによって実行されてもよい。複数の手段を列挙している装置請求項において、これら手段のいくつかが、同一の１つのハードウェア・アイテムによって実現されてもよい。ある種の方策が、互いに異なる独立した請求項に列挙されているからといって、それら方策の組合せを有利に使用することができないことを示すものではない。
【図面の簡単な説明】
【００３１】
【図１Ａ】ＣＭＯＳ素子を製造するための、本発明の例示的実施形態による一般的方法の或る処理ステップを示す、半導体素子構造の概略断面図である。
【図１Ｂ】ＣＭＯＳ素子を製造するための、本発明の例示的実施形態による一般的方法の或る処理ステップを示す、半導体素子構造の概略断面図である。
【図１Ｃ】ＣＭＯＳ素子を製造するための、本発明の例示的実施形態による一般的方法の或る処理ステップを示す、半導体素子構造の概略断面図である。
【図１Ｄ】ＣＭＯＳ素子を製造するための、本発明の例示的実施形態による一般的方法の或る処理ステップを示す、半導体素子構造の概略断面図である。
【図１Ｅ】ＣＭＯＳ素子を製造するための、本発明の例示的実施形態による一般的方法の或る処理ステップを示す、半導体素子構造の概略断面図である。
【図２Ａ】低電力用途に用いるためのＦＵＳＩホウ素予注入ＮｉＳｉ（ＰＭＯＳ素子用）とＮ＋多結晶シリコン・ゲート（ＮＭＯＳ用）とのコインテグレーションを達成するための、本発明の例示的実施形態による特定の方法の或る処理ステップを示す、半導体素子構造の概略断面図である。
【図２Ｂ】低電力用途に用いるためのＦＵＳＩホウ素予注入ＮｉＳｉ（ＰＭＯＳ素子用）とＮ＋多結晶シリコン・ゲート（ＮＭＯＳ用）とのコインテグレーションを達成するための、本発明の例示的実施形態による特定の方法の或る処理ステップを示す、半導体素子構造の概略断面図である。
【図２Ｃ】低電力用途に用いるためのＦＵＳＩホウ素予注入ＮｉＳｉ（ＰＭＯＳ素子用）とＮ＋多結晶シリコン・ゲート（ＮＭＯＳ用）とのコインテグレーションを達成するための、本発明の例示的実施形態による特定の方法の或る処理ステップを示す、半導体素子構造の概略断面図である。
【図２Ｄ】低電力用途に用いるためのＦＵＳＩホウ素予注入ＮｉＳｉ（ＰＭＯＳ素子用）とＮ＋多結晶シリコン・ゲート（ＮＭＯＳ用）とのコインテグレーションを達成するための、本発明の例示的実施形態による特定の方法の或る処理ステップを示す、半導体素子構造の概略断面図である。
【図２Ｅ】低電力用途に用いるためのＦＵＳＩホウ素予注入ＮｉＳｉ（ＰＭＯＳ素子用）とＮ＋多結晶シリコン・ゲート（ＮＭＯＳ用）とのコインテグレーションを達成するための、本発明の例示的実施形態による特定の方法の或る処理ステップを示す、半導体素子構造の概略断面図である。
【図２Ｆ】低電力用途に用いるためのＦＵＳＩホウ素予注入ＮｉＳｉ（ＰＭＯＳ素子用）とＮ＋多結晶シリコン・ゲート（ＮＭＯＳ用）とのコインテグレーションを達成するための、本発明の例示的実施形態による特定の方法の或る処理ステップを示す、半導体素子構造の概略断面図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
2008510296.tif 000011
【図２Ｅ】
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【図２Ｆ】
2008510296.tif 000013
【国際調査報告】
2008510296.tif 000014
2008510296.tif 000015
2008510296.tif 000016