(57)【要約】  高速サンプリングシステム（図６）及びアナログ−デジタル変換器（６２０，６２２，６２４）が開示される。信号をサンプリングする方法の一の実施形態（６１０，６２０，６２２，６２４）では、アナログ信号を受信し、レートＦｓで第１サンプルを生成し、更に、ｉが１からＮまで変化するような、約（３６０／Ｎ）＊（ｉ−１）度の位相を有する第２サブサンプル（Ｍビット  ＠Ｆｓ／ｎ）を第１サンプルに基づいてレートＦｓ／Ｎで生成する。第１の実施形態では、多くとも２つの第２サブサンプラーが第１サンプラーの出力を全ての時点でトラッキングしている。第２の実施形態では、Ｎ個の第２サブサンプラーの内の１つの第２サブサンプラーのみが第１サンプラーの出力を全ての時点でトラッキングしている。第３の実施形態では更に、約（（３６０／Ｎ）＊（ｉ−１）＋１８０）度の相対位相を有する第３サンプルを第２サンプルに基づいてレートＦｓ／Ｎで生成する。インタリーブ方式アナログ−デジタル変換を行なう方法では、対応する時間インタリーブ方式ＡＤＣが第３サンプルを受信する。
2008527925.tif 000002
【特許請求の範囲】
【請求項１】
サンプリング回路であって、
アナログ信号を受信し、レートＦｓで第１サンプルを生成する第１サンプラーと、
複数のＮ個の第２サンプラーであって、ｉ番目の第２サンプラーが、ｉが１からＮまで変化するような、約（３６０／Ｎ）＊（ｉ−１）度の位相を有する第２サブサンプルを第１サンプルに基づいてレートＦｓ／Ｎで生成する、複数のＮ個の第２サンプラーと、
複数のＮ個の第３サンプラーであって、ｉ番目の第３サンプラーが、約（（３６０／Ｎ）＊（ｉ−１）＋１８０）度の位相を有する第３サブサンプルを前記第２サブサンプルに基づいてレートＦｓ／Ｎで生成する、複数のＮ個の第３サンプラーと
を備えるサンプリング回路。
【請求項２】
前記Ｎ個の第２サンプラーの内の多くとも１つの第２サンプラーが第１サンプラーの出力を全ての時点でトラッキングしており、前記Ｎ個の第２サンプラーの各第２サンプラーが第１サンプラーの出力を或る時点でトラッキングする、請求項１記載のサンプリング回路。
【請求項３】
前記Ｎ個の第２サンプラーの内の多くとも２つの第２サンプラーが第１サンプラーの出力を全ての時点でトラッキングしており、前記Ｎ個の第２サンプラーの各第２サンプラーが第１サンプラーの出力を或る時点でトラッキングする、請求項１記載のサンプリング回路。
【請求項４】
前記第２サンプラーのトラッキング動作からホールド動作への遷移を行ない、前記遷移は第１サンプラーの出力をホールドしている間に生じる、請求項１記載のサンプリング回路。
【請求項５】
前記第２サブサンプル及び前記第３サブサンプルは時間インタリーブされる、請求項１記載のサンプリング回路。
【請求項６】
前記第１サンプルが、アナログ信号をＦｓクロック信号の一つの位相の間にトラッキングし、第１サンプラーの出力をＦｓクロック信号の別の位相の間にホールドすることにより生成される、請求項１記載のサンプリング回路。
【請求項７】
前記第１サンプラーの出力信号をＦｓ／Ｎクロック信号の一つの位相の間にトラッキングし、前記第２サンプラーの出力信号をＦｓ／Ｎクロック信号の別の位相の間にホールドすることにより前記第２サブサンプルが生成される、請求項６記載のサンプリング回路。
【請求項８】
前記第１サンプラーはスイッチを含み、該スイッチの抵抗は、該スイッチが閉じているときにほぼ一定に維持され、該スイッチはフルスイングのアナログ信号を受信する、請求項１記載のサンプリング回路。
【請求項９】
前記スイッチの抵抗が、該スイッチを駆動するクロック信号を変調する回路によってほぼ一定に維持されることにより、スイッチ内のトランジスタのゲート−ソース電圧がほぼ一定に維持される、請求項８記載のサンプリング回路。
【請求項１０】
前記Ｆｓクロック信号によってトラッキング／ホールドスイッチを駆動して前記スイッチをトラッキングの間に閉じ、前記Ｆｓクロック信号によって前記トラッッキング／ホールドスイッチを駆動して前記スイッチをホールドの間に開く、請求項６記載のサンプリング回路。
【請求項１１】
前記第２サンプラー及び前記第３サンプラーはスイッチドキャパシタ回路を含む、請求項１記載のサンプリング回路。
【請求項１２】
前記第２サンプラー及び前記第３サンプラーはスイッチ群を含み、該スイッチ群は前記スイッチドキャパシタ回路内の対応するキャパシタに接続される、請求項１１記載のサンプリング回路。
【請求項１３】
演算増幅器群を備え、一つの演算増幅器が前記複数の第３サンプラーの各々に対応し、かつ信号を前記複数の第３サンプラーの各々から受信する、請求項１１記載のサンプリング回路。
【請求項１４】
前記演算増幅器の出力から前記演算増幅器の入力に至るフィードバックループを備える、請求項１３記載のサンプリング回路。
【請求項１５】
ｉ番目の演算増幅器が信号をｉ番目の第３サンプラーから受信するようにすることにより、合計の演算増幅器がＮ個となる、請求項１３記載のサンプリング回路。
【請求項１６】
各演算増幅器が信号を、前記複数の第３サンプラーの内の２つの第３サンプラーから受信し、該２つの第３サンプラーのクロッキング信号がほぼ逆の位相を持つようにすることにより、合計の演算増幅器がＮ／２個となる、請求項１３記載のサンプリング回路。
【請求項１７】
前記複数の第２サンプラーの各々は、Ｆｓ／Ｎサンプリングクロックの第１位相の間に充電されるキャパシタを含み、前記第３サンプラーは該キャパシタの電荷を処理回路に、Ｆｓ／Ｎサンプリングクロックの第２位相の間に転送する、請求項１１記載のサンプリング回路。
【請求項１８】
信号をサンプリングする方法であって、
アナログ信号を受信し、レートＦｓで信号の第１サンプルを生成すること、
ｉが１からＮまで変化するような、約（３６０／Ｎ）＊（ｉ−１）度の相対位相を有する第２サンプルを第１サンプルに基づいてレートＦｓ／Ｎで生成すること、
約（（３６０／Ｎ）＊（ｉ−１）＋１８０）度の相対位相を有する第３サンプルを前記第２サンプルに基づいてレートＦｓ／Ｎで生成すること
を備える方法。
【請求項１９】
前記第２サンプルは第２サンプラーによって生成され、前記第１サンプルは第１サンプラーによって生成され、Ｎ個の第２サンプラーの内の多くとも１つの第２サンプラーが前記第１サンプラーの出力を全ての時点でトラッキングしており、前記Ｎ個の第２サンプラーの各第２サンプラーが前記第１サンプラーの出力を或る時点でトラッキングする、請求項１８記載の方法。
【請求項２０】
前記第２サンプルは第２サンプラーによって生成され、前記第１サンプルは第１サンプラーによって生成され、Ｎ個の第２サンプラーの内の多くとも２つの第２サンプラーが前記第１サンプラーの出力を全ての時点でトラッキングしており、前記Ｎ個の第２サンプラーの各第２サンプラーが前記第１サンプラーの出力を或る時点でトラッキングする、請求項１８記載の方法。
【請求項２１】
前記第２サンプル及び前記第３サンプルは時間インタリーブされる、請求項１８記載のサンプリング方法。
【請求項２２】
アナログ信号をＦｓクロック信号の一つの位相の間にトラッキングし、前記第１サンプラーの出力をＦｓクロック信号の別の位相の間にホールドすることにより前記第１サンプルが生成される、請求項１８記載のサンプリング方法。
【請求項２３】
前記第２サンプルは前記第２サンプラーによって生成され、前記第１サンプルは前記第１サンプラーによって生成され、前記方法は更に、前記第２サンプラーのトラッキング動作からホールド動作への遷移を行なうことを備え、前記遷移は前記第１サンプラーの出力をホールドしている間に行われる、請求項１８記載の方法。
【請求項２４】
前記第２サンプル及び前記第３サンプルはスイッチドキャパシタ回路により生成される、請求項１８記載のサンプリング方法。
【請求項２５】
前記第３サンプルは前記第３サンプラーにより生成され、演算増幅器は信号を複数の第３サンプラーの各々から受信する、請求項１８記載のサンプリング方法。
【請求項２６】
前記演算増幅器の出力から前記演算増幅器の入力へのフィードバックを行なうことを備える、請求項２５記載のサンプリング方法。
【請求項２７】
各演算増幅器が信号を２つの第３サンプラーから受信し、該２つの第３サンプラーがほぼ逆の位相を持つクロック信号によりクロッキングされるようにすることにより、合計の演算増幅器がＮ／２個となる、請求項２６記載のサンプリング方法。
【請求項２８】
複数の第２サンプラーの各々は、Ｆｓ／Ｎサンプリングクロックの第１位相の間に充電されるキャパシタを含み、前記第３サンプラーは前記第２サンプラーの電荷を処理回路に、Ｆｓ／Ｎサンプリングクロックの第２位相の間に転送する、請求項２６記載のサンプリング方法。
【請求項２９】
信号をサンプリングする方法であって、
第１サンプラーがアナログ信号を受信し、レートＦｓで第１サンプルを生成すること、
第２サンプラーが、ｉが１からＮまで変化するような、約（３６０／Ｎ）＊（ｉ−１）度の相対位相を有する第２サブサンプルを前記第１サンプルに基づいてレートＦｓ／Ｎで生成することを備え、
多くとも２つの第２サンプラーが第１サンプラーの出力を全ての時点でトラッキングしている、方法。
【請求項３０】
Ｎ個の第２サンプラーの内の多くとも１つの第２サンプラーが前記第１サンプラーの出力を全ての時点でトラッキングしている、請求項２９記載の方法。
【請求項３１】
Ｎ個の第２サンプラーの各第２サンプラーが前記第１サンプラーの出力を或る時点でトラッキングしている、請求項２９記載の方法。
【請求項３２】
前記第２サンプラーの出力を一時的に保存し、一時的に保存した出力によって、複数の時間インタリーブ方式ＡＤＣの内の対応するＡＤＣを駆動する、請求項２９記載の方法。
【請求項３３】
アナログ信号をＦｓクロック信号の一つの位相の間にトラッキングし、前記第１サンプラーの出力をＦｓクロック信号の別の位相の間にホールドすることにより前記第１サンプルが生成される、請求項２９記載のサンプリング方法。
【請求項３４】
前記第２サンプルはスイッチドキャパシタ回路により生成される、請求項２９記載のサンプリング方法。
【請求項３５】
前記第１サンプラーの出力信号をＦｓ／Ｎクロック信号の一つの位相の間にトラッキングし、前記第２サンプラーの出力信号をＦｓ／Ｎクロック信号の別の位相の間にホールドすることにより前記第２サブサンプルが生成される、請求項２９記載のサンプリング方法。
【請求項３６】
前記第２サブサンプルのトラッキング動作からホールド動作への遷移が前記第１サンプラーの出力をホールドしている間に生じる、請求項２９記載のサンプリング方法。
【請求項３７】
前記第１サンプラーはスイッチを含み、該スイッチの抵抗は、該スイッチが閉じているときにほぼ一定に維持され、該スイッチはフルスイングのアナログ信号を受信する、請求項２９記載のサンプリング方法。
【請求項３８】
前記スイッチの抵抗が、スイッチを駆動するクロック信号を変調する回路によってほぼ一定に維持されることにより、スイッチ内のトランジスタのゲート−ソース電圧がほぼ一定に維持される、請求項３７記載のサンプリング方法。
【請求項３９】
高速インタリーブ方式アナログ−デジタル変換を行なう方法であって、
アナログ信号を受信し、レートＦｓで信号の第１サンプルを生成すること、
ｉが１からＮまで変化するような、約（３６０／Ｎ）＊（ｉ−１）度の相対位相を有する第２サンプルを前記第１サンプルに基づいてレートＦｓ／Ｎで生成すること、
約（（３６０／Ｎ）＊（ｉ−１）＋１８０）度の相対位相を有する第３サンプルを前記第２サンプルに基づいてレートＦｓ／Ｎで生成すること、
第３サンプルを処理すること、
対応する時間インタリーブ方式ＡＤＣが処理済み第３サンプルを受信すること、を備える方法。
【請求項４０】
前記第２サンプルは第２サンプラーによって生成され、前記第１サンプルは第１サンプラーによって生成され、Ｎ個の第２サンプラーの内の多くとも１つの第２サンプラーが前記第１サンプラーの出力を全ての時点でトラッキングしており、Ｎ個の第２サンプラーの各第２サンプラーが前記第１サンプラーの出力を或る時点でトラッキングする、請求項３９記載の方法。
【請求項４１】
前記第２サンプルは第２サンプラーによって生成され、前記第１サンプルは第１サンプラーによって生成され、Ｎ個の第２サンプラーの内の多くとも２つの第２サンプラーが前記第１サンプラーの出力を全ての時点でトラッキングしており、Ｎ個の第２サンプラーの各第２サンプラーが前記第１サンプラーの出力を或る時点でトラッキングする、請求項３９記載の方法。
【請求項４２】
前記第２サンプルは第２サンプラーによって生成され、前記第１サンプルは第１サンプラーによって生成され、前記方法は更に、前記第２サンプラーのトラッキング動作からホールド動作への遷移を行うことを備え、前記遷移は前記第１サンプラーの出力をホールドしている間に生じる、請求項３９記載の方法。
【請求項４３】
前記第３サンプルを処理することは、前記第３サンプルを対応するＡＤＣが受信する前に、前記第３サンプルを一時的に保存することを含む、請求項３９記載のインタリーブ方式アナログ−デジタル変換方法。
【請求項４４】
前記一時的に保存することは、スイッチドキャパシタ回路を含むフィードバックループを有する演算増幅器を使用することを含む、請求項４３記載のインタリーブ方式アナログ−デジタル変換方法。
【請求項４５】
アナログ信号をＦｓクロック信号の一つの位相の間にトラッキングし、アナログ信号をＦｓクロック信号の別の位相の間にホールドすることにより前記第１サンプルが生成される、請求項３９記載のインタリーブ方式アナログ−デジタル変換方法。
【請求項４６】
前記第２サンプルは第２サンプラーによって生成され、前記第３サンプルは第３サンプラーによって生成され、更に前記第２及び第３サンプラーはスイッチドキャパシタ回路を含む、請求項３９記載のインタリーブ方式アナログ−デジタル変換方法。
【請求項４７】
前記第３サンプルは第３サンプラーによって生成され、演算増幅器が第３サンプルを受信する、請求項３９記載のインタリーブ方式アナログ−デジタル変換方法。
【請求項４８】
前記演算増幅器の出力から前記演算増幅器の入力へのフィードバックを行なうことを備える、請求項４７記載のインタリーブ方式アナログ−デジタル変換方法。
【請求項４９】
ｉ番目の演算増幅器が信号をｉ番目の第３サンプラーから、ｉ番目のＦｓ／Ｎ周波数クロックの位相の一つのオン期間の間に受信するようにすることにより、合計の演算増幅器がＮ個となる、請求項４７記載のインタリーブ方式アナログ−デジタル変換方法。
【請求項５０】
各演算増幅器が信号を２つの第３サンプラーから受信し、該２つの第３サンプラーが、位相がほぼ１８０だけ異なるクロッキング信号によってクロッキングされるようにすることにより、合計の演算増幅器がＮ／２個となり、合計のＡＤＣがＮ／２個となる、請求項４７記載のインタリーブ方式アナログ−デジタル変換方法。
【請求項５１】
複数の第２サンプラーの各々は、Ｆｓ／Ｎサンプリングクロックの第１位相の間に充電されるキャパシタを含み、前記第３サンプラーは前記第２サンプラーの電荷を処理回路にＦｓ／Ｎサンプリングクロックの第２位相の間に転送する、請求項４６記載のインタリーブ方式アナログ−デジタル変換方法。
【請求項５２】
高速インタリーブ方式アナログ−デジタル変換を行なう方法であって、
第１サンプラーがアナログ信号を受信し、レートＦｓで信号の第１サンプルを生成すること、
第２サンプラーが、ｉが１からＮまで変化するような、約（３６０／Ｎ）＊（ｉ−１）度の相対位相を有する第２サンプルを前記第１サンプルに基づいてレートＦｓ／Ｎで生成することであって、多くとも２つの第２サンプラーが前記第１サンプルの出力を全ての時点でトラッキングする、第２サンプルを生成すること、
前記第２サンプルを処理すること、
対応する時間インタリーブ方式ＡＤＣが処理済み第２サンプルを受信すること
を備える方法。
【請求項５３】
イーサネットトランシーバであって、
高速アナログ−デジタル変換（ＡＤＣ）回路を備え、該ＡＤＣ回路は、
アナログ信号を受信し、レートＦｓで信号の第１サンプルを生成する第１サンプラーと、
ｉが１からＮまで変化するような、約（３６０／Ｎ）＊（ｉ−１）度の相対位相を有する第２サンプルを前記第１サンプルに基づいてレートＦｓ／Ｎで生成する第２サンプラーと、
約（（３６０／Ｎ）＊（ｉ−１）＋１８０）度の相対位相を有する第３サンプルを前記第２サンプルに基づいてレートＦｓ／Ｎで生成する第３サンプラーと、
前記第３サンプルを処理する手段と、
処理済み第３サンプルを受信する対応する時間インタリーブ方式ＡＤＣとを含む、イーサネットトランシーバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して電子工学に関する。詳細には、本発明は高速サンプリング回路、及びアナログ−デジタル変換器（ＡＤＣ）アーキテクチャに関する。
【背景技術】
【０００２】
高速ネットワークが普及しつつある。普及の過程では、ネットワークの動作速度がますます高速化している。選択され、かつ出現したネットワーク形態は、ツイストペア配線によって物理的に接続されるイーサネットネットワークである。パーソナルコンピュータ、ワークステーション、及びサーバの間の接続を可能にする最も普及している高速ＬＡＮ（ローカルエリアネットワーク）の一つが１０ＢＡＳＥ−Ｔ構成のイーサネットである。
【０００３】
高速ＬＡＮ技術は１０ＢＡＳＥ−Ｔ（高速イーサネット）及び１０００ＢＡＳＥ−Ｔ（ギガビットイーサネット）を含む。高速イーサネット技術は、１０ＢＡＳＥ−Ｔ対応の１０メガビット／秒（Ｍｂｐｓ）通信から１００ＢＡＳＥ−Ｔ対応の１００Ｍｂｐｓ通信に支障なく移行している。ギガビットイーサネットは、１ギガビット／秒（Ｇｂｐｓ）のデータレートをイーサネットの簡易性をほぼ維持しながら可能にする。更に高いデータレートで動作するように性能を最適化することが望ましい。
【０００４】
通信ネットワークの速度を上げるためには、通信ネットワークに使用されるＡＤＣの速度を上げる必要がある。時間インタリーブ方式ＡＤＣアーキテクチャは、高速のアナログ−デジタル変換を、複数のＡＤＣが個々にアナログ−デジタル変換周波数よりもずっと低い周波数で動作する複数のＡＤＣを用いて効果的に実現する。従って、時間インタリーブ方式ＡＤＣアーキテクチャを使用してＡＤＣの実効動作周波数を高くすることができる。
【０００５】
図１は、時間インタリーブ方式アナログ−デジタル変換器アーキテクチャを示している。複数のＮ個のサブサンプルを用いるサンプルホールド回路１１０，１１２，１１４はアナログ信号を受信する。これらのサンプルホールド回路へのクロックは周波数Ｆｓ／Ｎで動作し、クロックの位相は約（３６０／Ｎ）＊（ｉ−１）となる（ｉは１からＮに変化する）。これらのサンプルホールド回路の各々は、着信アナログ信号を計算時点でサンプリングする。これらのサンプルは対応するＭビットＡＤＣ１２０，１２２，１２４に入力される。ＡＤＣ１２０，１２２，１２４は周波数Ｆｓ／Ｎで動作するクロックであって、位相が約（３６０／Ｎ）＊（ｉ−１）のクロックを含む。クロック信号の位相関係に遅延を持たせることにより、ＡＤＣからのデジタルサンプルが周波数Ｆｓで再生されることになる。その結果、実効サンプリング周波数がＦｓとなる。Ｎは時間インタリーブ方式ＡＤＣの数であり、Ｔは実効サンプリング周波数Ｆｓの周期である。
【０００６】
図１の時間インタリーブ方式アーキテクチャでは、完全なサブサンプリングを実行する（すなわち、サブサンプルはＮ個のサンプルホールド回路の各々によって生成され、ＡＤＣによって処理される）。時間インタリーブ方式アーキテクチャは、所望のサンプリング周波数Ｆｓが利用可能な個々のＡＤＣの周波数よりも高いアプリケーションに、またはサンプルホールド回路が動作することができるアプリケーションに有用である。各個々のＡＤＣ及びサンプルホールド回路はクロック周波数Ｆｓ／Ｎで動作すればよい。
【０００７】
しかしながら、図１の時間インタリーブ方式アーキテクチャには幾つかの制約がある。例えば、この時間インタリーブ方式ＡＤＣアーキテクチャは、ゲインエラー、オフセットエラー、及び位相タイミングエラーの影響を受け易く、合成サブサンプル信号の信号対雑音比（ＳＮＲ）が劣化する。
【０００８】
図２は、時間インタリーブ方式アナログ−デジタル変換器アーキテクチャの別の実施形態を示している。この実施形態は、ナイキストレートサンプルホールド回路（Ｎｙｑｕｉｓｔ  ｒａｔｅ  ｓａｍｐｌｅ  ａｎｄ  ｈｏｌｄ  ｃｉｒｃｕｉｔ）２１０を含み、この回路はＮ個のＭビットサブサンプルＡＤＣ２２０，２２２，２２４のサンプルを生成する。最前列のサンプルホールド回路は、位相タイミングエラーを、サンプリング済みアナログ信号をレートＦｓでホールドすることにより効果的に除去することができる。サンプリング済み信号は、サブサンプリングされる前に安定する。基本的に、サンプルホールド回路２１０によって、アナログ信号の変化が「鈍化する（ｓｌｏｗｓ  ｄｏｗｎ）」。サブサンプルがサンプルホールド回路２１０の出力が安定している（サンプリング）周期の間に採取される限り、位相タイミングエラーを除去することができる。
【０００９】
図２の実施形態によって位相タイミングエラーを図１の実施形態よりも小さくすることができるが、この実施形態は幾つかの制約を有する。第１に、図２のサンプルホールド回路は、高周波数アナログ信号を受信すると、サンプルをフルレートＦｓで内部的に処理する必要がある。第２に、サンプルホールド回路の出力は１／Ｆｓの期間の間だけ安定するだけである（または、ゆっくり変化する）。従って、ＡＤＣ２２０，２２２，２２４による処理は一層難しくなる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
アナログ信号を高速でサンプリングし、ホールドする方法及び装置を提供することが望ましい。方法及び装置を時間インタリーブ方式ＡＤＣに使用することができるように適合させ、かつ上に説明した不具合を無くすことが望ましい。
【課題を解決するための手段】
【００１１】
本発明は、信号をサンプリングし、ホールドする装置及び方法を含み、かつ時間インタリーブ方式ＡＤＣシステムに使用することができるように適合させることができる。
第１の実施形態は、信号をサンプリングする方法を含む。本方法では、アナログ信号を受信し、信号の第１サンプルをレートＦｓで生成し、ｉが１からＮまで変化するような、約（３６０／Ｎ）＊（ｉ−１）度の位相を有する第２サンプルを第１サンプルに基づいてレートＦｓ／Ｎで生成し、約（（３６０／Ｎ）＊（ｉ−１）＋１８０）度の位相を有する第３サンプルを第２サンプルに基づいてレートＦｓ／Ｎで生成する。
【００１２】
第２の実施形態は、信号をサンプリングする別の方法を含む。本方法では、第１サンプラーがアナログ信号を受信し、第１サンプルをレートＦｓで生成し、第２サンプラーが、ｉが１からＮまで変化するような、約（３６０／Ｎ）＊（ｉ−１）度の相対位相を有する第２サブサンプルを第１サンプルに基づいてレートＦｓ／Ｎで生成し、この場合、多くとも２つの第２サンプラーが第１サンプラーの出力を全ての時点でトラッキングしている。別の実施形態では、Ｎ個の第２サンプラーの内の多くとも１つの第２サンプラーが第１サンプラーの出力を全ての時点でトラッキングしている。
【００１３】
別の実施形態はサンプリング回路を含む。サンプリング回路は、アナログ信号を受信し、第１サンプルをレートＦｓで生成する第１サンプラーを含む。サンプリング回路は更に複数のＮ個の第２サンプラーを含み、これらの第２サンプラーの各々は第１サンプラーの出力を受信し、ｉ番目の第２サンプラーは、ｉが１からＮまで変化するような、約（３６０／Ｎ）＊（ｉ−１）度の位相を有する第２サブサンプルをレートＦｓ／Ｎで生成する。サンプリング回路は更に、複数のＮ個の第３サンプラーを含み、これらの第３サンプラーの各々は第２サンプラーの出力を処理し、ｉ番目の第３サンプラーは、約（（３６０／Ｎ）＊（ｉ−１）＋１８０）度の位相を有する第３サブサンプルをレートＦｓ／Ｎで生成する。
【００１４】
本発明の他の態様及び利点は、以下の詳細な説明を、本発明の原理を例示する添付の図を参照しながら一読することにより明らかになると思われる。
【発明を実施するための最良の形態】
【００１５】
例示として図に示すように、本発明は、高速サンプルホールド回路に用いる装置及び方法、及び高速ＡＤＣアーキテクチャとして具体化される。図３Ａ，３Ｂ，３Ｃは信号をサンプリングし、デジタルサンプルを当該信号に基づいて生成する方法の高位の形態を示している。図４Ａ，５，６は、高速サンプリングアーキテクチャ及びＡＤＣアーキテクチャの別の実施形態に使用することができる回路を示している。図７Ａ，８，９，１０Ａはそれぞれ、サンプラーの種々の実施形態を示している。これらの実施形態は図３Ａ，３Ｂ，３Ｃに示す方法を用いることができる。図１１，１２，１３，１４は高速サンプリングアーキテクチャ及び時間インタリーブ方式ＡＤＣアーキテクチャを示している。図１５は、高速サンプリング及びインタリーブ方式ＡＤＣの実施形態を使用することができるイーサネットコンポーネントの一般的な形態を示している。
【００１６】
既に述べたように、図３Ａ，３Ｂ，３Ｃは信号をサンプリングし、サンプルを当該信号に基づいて生成する方法の高水準の実施形態を示している。これらの方法の特徴及び利点は、これらの方法を用いる回路について詳細に説明することにより一層明瞭になる。
【００１７】
図３Ａは、信号をサンプリングする別の方法のステップを含むフローチャートである。第１ステップ３１０では、アナログ信号を受信し、レートＦｓで第１サンプルを生成する。第２ステップ３２０では、ｉが１からＮまで変化するような、（３６０／Ｎ）＊（ｉ−１）度の相対位相を有する第２サンプルを第１サンプルに基づいてレートＦｓ／Ｎで生成する。第３ステップ３３０では、約（（３６０／Ｎ）＊（ｉ−１）＋１８０）度の相対位相を有する第３サンプルを第２サンプルに基づいてレートＦｓ／Ｎで生成する。第１サンプルをレートＦｓで生成するステップ、及び第２及び第３サンプルをレートＦｓ／Ｎで生成するステップを組み合わせることにより、サンプリングかつホールドされた出力がレートＦｓ／Ｎで生成される。
【００１８】
図３Ｂは、信号をサンプリングする一の方法のステップを含むフローチャートである。第１ステップ３１２では、第１サンプラーがアナログ信号を受信し、レートＦｓで第１サンプルを生成する。第２ステップ３２２では、ｉが１からＮまで変化するような、第２サンプラーが約（３６０／Ｎ）＊（ｉ−１）度の相対位相を有する第２サブサンプルを第１サンプルに基づいてレートＦｓ／Ｎで生成し、この場合、多くとも２つの第２サブサンプラーのみが第１サンプラーの出力を全ての時点でトラッキングしている。別の実施形態では、多くとも１つの第２サブサンプラーのみが第１サンプラーの出力を全ての所定時点でトラッキングしている。第１サンプルをレートＦｓで生成するステップ、及び第２サンプルをレートＦｓ／Ｎで生成するステップを組み合わせることにより、トラッキングかつホールドされた出力がレートＦｓ／Ｎで生成される。
【００１９】
図３Ｃは、高速インタリーブ方式アナログ−デジタル変換方法のステップを含むフローチャートである。第１ステップ３１４では、アナログ信号を受信し、第１サンプルをレートＦｓで生成する。第２ステップ３２４では、ｉが１からＮまで変化するような、（３６０／Ｎ）＊（ｉ−１）度の相対位相を有する第２サンプルを第１サンプルに基づいてレートＦｓ／Ｎで生成する。第３ステップ３３４では、（（３６０／Ｎ）＊（ｉ−１）＋１８０）度の相対位相を有する第３サンプルを第２サンプルに基づいてレートＦｓ／Ｎで生成する。第４ステップ３４４では、第３サンプルを処理する。第５ステップ３５４では、対応する時間インタリーブ方式ＡＤＣが処理済み第３サンプルを受信する。
スイッチドキャパシタ回路
図４Ａ及び４Ｂは、差動出力を供給するスイッチドキャパシタＳ／Ｈ回路の回路図及びタイミング図を示している。以下に説明するように、スイッチドキャパシタ回路は、アナログ信号をサンプリングし、デジタルサンプルをアナログ信号に基づいて生成する、既に説明した方法を用いる回路への使用に適合させることができる。スイッチドキャパシタ回路は第１キャパシタを含むことができ、第１キャパシタは入力信号をクロック信号の第１位相（例えば、クロック信号がハイレベルとなる）でサンプリングし（このサンプリングによってキャパシタを充電する）、電荷を処理回路に、クロック信号の第２位相の間に転送する。処理回路はスイッチドキャパシタを、スイッチドキャパシタ回路の演算増幅器４２０のフィードバックループに含むことができる。
【００２０】
図４Ａは、アナログ信号を受信し、サンプルホールド（Ｓ／Ｈ）信号を生成するスイッチドキャパシタ回路を示している。アナログ信号は、スイッチ４１０，４１２をクロック信号ｐｈｉ１及びｐｈｉ１ｅによって閉じて充電キャパシタ（Ｃｃｈａｒｇｅ）を充電することによりサンプリングされる。充電の順番は、図４Ｂに示す制御信号のタイミング波形に「サンプリング（ｓａｍｐｌｉｎｇ）」として表わされる。スイッチ４１３，４１４を閉じることにより、フィードバック充電キャパシタ（Ｃｃｈａｒｇｅ’）を、２つの基準電圧ｖｃｍｉｎ及びｖｃｍｏｕｔによって決まる電圧にプリチャージする。電圧ｖｃｍｏｕｔは演算増幅器４２０の出力のコモンモード電圧と等しくなるように維持することができる。電圧ｖｃｍｉｎは、スイッチ４１２，４１６，４１３，４１７の動作が高速かつ高精度に行なわれるような電圧に設定することができる。更に別のｖｃｍｉｎ’電圧を利用して、異なる供給電圧を充電キャパシタＣｃｈａｒｇｅのいずれかの側に使用することができることが示されている。電圧ｖｃｍｉｎ’は、入力アナログ信号の入力コモンモード電圧に等しい電圧（電圧ｖｃｍｉｎとは異なる）に設定することができる。スイッチ４１５，４１６，４１７，４１８は、クロック信号ｐｈｉ２及びｐｈｉ２ｅによって制御され、サンプリング位相の間に開く。
【００２１】
次の位相（評価位相、処理）では、充電キャパシタの電荷をフィードバック回路に転送する。図４Ｂのタイミング図に示すように、クロック信号ｐｈｉ１、ｐｈｉ１ｅはこの位相の間はローであり、クロック信号ｐｈｉ２、ｐｈｉ２ｅはこの位相の間はハイである。
【００２２】
図４Ａのスイッチドキャパシタ回路サンプラーの望ましくない特徴は、演算増幅器４２０（演算増幅器はクラスＡアンプであると仮定する）が評価位相の間のアナログ信号のサンプリングのためにのみ用いられていることである。演算増幅器はサンプリング位相及びホールド位相の両方の位相の間に電力を継続的に消費するので、演算増幅器を更に効率的に利用することが望ましい。
ダブルサンプリング回路（Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ  Ｃｉｒｃｕｉｔｓ）
図４Ａのスイッチドキャパシタ回路は、演算増幅器（ここでも同じように、演算増幅器はクラスＡアンプであると仮定する）が、スイッチドキャパシタ回路が充電を行っている間の処理に寄与しないので、最適ではない。すなわち、演算増幅器は電力を消費するが、スイッチドキャパシタ回路のサンプリング期間の間は有用に機能するということが全くない。図５は、ダブルサンプリング方式スイッチドキャパシタ差動回路の回路図を示している。この回路構成によって演算増幅器を更に効率的に使用することができる。従って、ダブルサンプリング回路の特徴は、演算増幅器及びＡＤＣ（各ＡＤＣはダブルサンプリング回路を含むと仮定する）の数の内の半分の数の演算増幅器及びＡＤＣが、ダブルサンプリング回路を使用する時間インタリーブ方式ＡＤＣシステムに必要となる。以下に説明するように、ダブルサンプリング方式スイッチドキャパシタ差動回路は、アナログ信号をサンプリングし、デジタルサンプルをアナログ信号に基づいて生成する、既に説明した実施形態を用いる回路に使用されるように適合させることができる。
【００２３】
図５のダブルサンプリング回路は、２セットの「ｐｉｎｇ−ｐｏｎｇ」キャパシタ（Ｃｐｉｎｇ，Ｃｐｏｎｇ）を含む。「ｐｉｎｇ」キャパシタでサンプリングを行なう（「ｐｉｎｇ」キャパシタを充電する）とき、「ｐｏｎｇ」キャパシタに供給されるクロック信号の位相は評価位相になっている。評価位相では通常、対応するキャパシタの電荷を演算増幅器に転送する。これらのキャパシタの役割が逆になる逆位相が生じる。すなわち、ｐｉｎｇキャパシタに供給されるクロック信号の位相が評価位相になっている間、ｐｏｎｇキャパシタでサンプリングを行なう（ｐｏｎｇキャパシタを充電する）。ｐｉｎｇ−ｐｏｎｇ（ピンポン）構成は、この構成によって演算増幅器５１０の使用頻度が最適化されるので有用である。すなわち、スイッチドキャパシタＡＤＣアーキテクチャの主要な電力消費要素の内の一つである演算増幅器５１０をサンプリングの両方のサイクルの間で使用する。ｐｉｎｇ−ｐｏｎｇアーキテクチャの２つの異なる位相は、約５０％のデューティサイクルを有する必要のあるクロックによって決まる。
【００２４】
図５のダブルサンプリング回路のクロック信号は図４Ｂに示すような信号である。入力ｐｉｎｇ−ｐｏｎｇ回路の複数のスイッチドキャパシタ回路は、これらのスイッチドキャパシタ回路の位相が１８０度異なるようにクロッキングされる。更に、演算増幅器５１０のフィードバックループに位置する複数のスイッチドキャパシタ回路も、これらのスイッチドキャパシタ回路の位相が１８０度異なるようにクロッキングされる。充電キャパシタＣｐｉｎｇは、充電キャパシタＣｐｏｎｇが充電されている間に放電し、充電キャパシタＣｐｏｎｇは、充電キャパシタＣｐｉｎｇが充電されている間に放電する。
【００２５】
図５の回路におけるダブルサンプリングによって、図４の回路の変換速度の２倍の変換速度が実現する。すなわち、図４の回路におけるサンプル数の２倍の数のサンプルが各クロックサイクルの間に生成される。図２に示すブロック図では、サンプリング周波数がＦｓである場合、Ｍビット分解能を持つ複数の時間インタリーブ方式ＡＤＣの各々の出力でのサンプルレートは２＊（Ｆｓ／Ｎ）となる。従って、時間インタリーブ方式ＡＤＣを用いるダブルサンプリングを使用することにより、ＡＤＣの数の内の半分の数のＡＤＣのみが必要となる。
【００２６】
図６は、ダブルサンプリング方式サブサンプリング用ＡＤＣ（ｓｕｂ−ｓａｍｐｌｅ  ＡＤＣ）を含む時間インタリーブ方式アナログ−デジタル変換器を示している。複数のダブルサンプリング方式サブＡＤＣ（ｓｕｂ−ＡＤＣ）の各々へのクロック（Ｆｓ／Ｎ）の位相は、（３６０／Ｎ）＊ｉとなる（ｉは０から（Ｎ／２−１）まで変化する）。ダブルサンプリングにおける「ｐｏｎｇ」位相のクロックの入力は、「ｐｉｎｇ」位相から約１８０度だけずれて行なわれ、かつ「ｐｏｎｇ」位相のクロックは各ＡＤＣ内で内部的に生成することができる。別の実施形態では、Ｎ／２個のサブ−ＡＤＣの各々が、（３６０／Ｎ）＊ｉ、及び（３６０／Ｎ）＊ｉ＋（ほぼ）１８０の位相を持つ２つのクロックを受信する。
【００２７】
例えば、Ｎ＝８とすると、図５に示すダブルサンプリングを行なう実施形態では、ダブルサンプリング方式サブＡＤＣ（ｄｏｕｂｌｅ  ｓａｍｐｌｅｄ  ｓｕｂ−ＡＤＣｓ）を４つしか必要としない。サブＡＤＣのクロック（Ｆｓ／Ｎ）の位相はそれぞれ０，４５，９０，１３５度となる。ここで、演算増幅器の数は２分の１に減るが、関連するスイッチドキャパシタ回路のスイッチ及びキャパシタの数はダブルサンプリング構成を用いることによって減ることはないことに注目されたい。
【００２８】
前に説明したように、コモンモード電圧ｉｎ（ｖｃｍｉｎ，ｖｃｍｉｎ’）は異なる電圧にバイアスすることができる。これにより、スイッチドキャパシタ回路は２つの異なる電源を分離することができる。２つの電源を設けることにより、充電キャパシタＣｐｉｎｇ，Ｃｐｏｎｇのいずれの側のスイッチも、異なるオン／オフ電圧レベルを持つクロックにより制御することができる。更に、電源を一つよりも多く設けることにより、アナログ信号の基準を異なる（サンプルホールド回路の出力信号よりも高い、または低い）電源とすることができる。
【００２９】
図５のダブルサンプリング回路を、関連する時間インタリーブ方式ＡＤＣに使用することにより、ゲインエラー、オフセットエラー、及びタイミングエラーに起因するＳＮＲ劣化が生じ得る。しかしながら、これらのエラーが既に補償されている時間インタリーブ方式変換器では、ダブルサンプリングがＳＮＲ劣化に与える影響は、ダブルサンプリング方式ＡＤＣからの信号が個別に処理される限り、最小にすることができる。
【００３０】
注目すべきことであるが、図６では、複数のＡＤＣ（この時点では、Ｍビット分解能を持つダブルサンプリング方式サブサンプリング用ＡＤＣ（Ｍｂｉｔ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｅ，  Ｓｕｂ−ｓａｍｐｌｅ  ＡＤＣｓ）と表記される）は２つの出力を含み、一の出力が各サンプルに対応する。
【００３１】
図７，８，９，１０のサンプリング回路についての説明に進む前に、本文において使用する「サンプラー（ｓａｍｐｌｅｒ）」、「トラッキング（ｔｒａｃｋｉｎｇ）」、「ホールド（ｈｏｌｄ）」、及び「サンプル（ｓａｍｐｌｅｓ）」という用語の使用についての基本的な考え方を示す。サンプラーは、少なくとも一つのクロック信号入力、及び少なくとも一つのアナログ信号入力及び出力を有し、かつクロック信号の一つの位相（トラック位相）の間に、入力アナログ信号にほぼ正確に追随して（入力アナログ信号を「トラッキングする」）当該アナログ信号を出力し、サンプラーの出力を、クロック信号の他の位相（ホールド位相）においてほぼ一定に「ホールド（保持）する」機能を実行することができる。「サンプル」は、入力を一つの位相の間にトラッキングして出力し、トラック位相の前に、かつホールド位相の間に、最後のトラッキング値を出力でホールドすることにより生成される。
【００３２】
図７Ａは、高速時間インタリーブ方式ＡＤＣアーキテクチャ内に用いることができるサンプリング回路の実施形態を示している。サンプリング回路は第１サンプラー（スイッチ７００として示される）を含み、第１サンプラーはアナログ信号を受信し、レートＦｓで第１サンプルを生成する。複数のＮ個の第２サンプラー７３０，７３２，７３４はそれぞれ、第１サンプラーの出力を受信し、ｉ番目の第２サンプラーは、ｉが１からＮまで変化するような、（３６０／Ｎ）＊（ｉ−１）度の相対位相を有する第２サブサンプルをレートＦｓ／Ｎで生成する。第２サンプラーへのクロック（タイミング／位相）は、多くとも２個の第２サンプラーが第１サンプラーの出力を全ての時点でトラッキングするように制御される。別の実施形態は、Ｎ個の第２サンプラーの内、多くとも１個の第２サンプラーのみが第１サンプラーの出力を全ての時点でトラッキングする。
【００３３】
サンプラー７００，７３０，７３２，７３４の実施形態は、クロック信号によって駆動されるスイッチを含む。各クロック信号は、対応するスイッチを駆動してオンさせる（閉じる）「オン」周期、及び対応するスイッチを駆動してオフさせる（閉じる）「オフ」周期を含む。スイッチをオンさせると、スイッチへの入力信号はスイッチの出力に通され、スイッチをオフさせると、スイッチの出力はほとんど移動することができない（「ホールド」状態に対応する）。クロック信号によって制御されるスイッチは、スイッチをオンさせる（閉じる）とトラッキング機能を実行し、スイッチをオフさせる（開く）と、ホールド機能を実行する。オンからオフへの遷移が生じることにより、スイッチへの入力信号のサンプリングが行なわれる。サンプル値は、スイッチがオンする最後の瞬間の入力信号の値である。
【００３４】
サンプリングを行なう実施形態ではサブサンプリングを行なう。更に詳細には、第２セットのサンプラー７３０，７３２，７３４は第１サンプラー７００よりも低い周波数（Ｆｓ／Ｎ）でクロッキングされる。その結果、サンプリング回路の出力信号がサブＡＤＣによる処理のために保持される期間が長くなる。
【００３５】
第２セットのサンプラー７３０，７３２，７３４の「オン」から「オフ」への遷移は、第１サンプラー（スイッチ）７００の「オフ」時間の間に生じる。従って、トラッキング状態からホールド状態への第２サンプラーのこの遷移は、第１サンプラー７００の出力が保持されている間に生じる。第２サンプラー７３０，７３２，７３４によるサブサンプリング方式サンプリングが、第１サンプラークロック（Ｆｓ）の立ち下がりエッジの後に、かつ第１サンプラークロック（Ｆｓ）の次の立ち上がりエッジの前に行なわれる限り、サブサンプルクロック（Ｆｓ／Ｎ）の間の好ましくないスキュー（タイミングずれ）によってＳＮＲの劣化が生じることはない。複合第１及び第２サンプラーの出力は、サブサンプルクロック（Ｆｓ／Ｎ）の周期の内の長い期間に渡って保持される。すなわち、第２サンプラーの出力はＦｓ／Ｎクロックのオフ期間の間に保持される。この動作は、サンプルホールド回路の出力に接続される複数のＡＤＣへの入力が相対的に長い期間に渡って安定に保持されるので、非常に望ましい。
【００３６】
ここで、図７Ａの回路構成はサンプルホールド回路ではなく実際にはトラックホールド回路であることに注目されたい。その理由は、第１サンプラー及び第２サンプラーは異なる周波数で動作するので第１サンプラー及び第２サンプラーのクロック周波数の位相が逆になり得ないからである。
【００３７】
第２セットのサンプラー７３０，７３２，７３４は第１サンプラー７００の出力に、１回にほぼ一つのサンプラーの割合でトラッキングする。これにより、第１サンプラーから見た負荷の重さが軽減されるという利点が得られる。負荷が軽くなる利点は、第２サンプラー７３０，７３２，７３４のオン期間（トラッキング期間）が、第２サンプラー７３０，７３２，７３４を制御するクロック信号のデューティサイクルを制御することにより絶対に重なることがないようにすることにより、確実に得られる。或る実施形態では、或る程度の重なりが生じ得るが、重なりを制御して、２つよりも多くの第２サンプラーが同時にトラッキングすることが絶対にないようにする。ここでも、オンさせるか、または第１サンプラー７００の出力を全ての時点でトラッキングする第２サンプラー７３０，７３２，７３４の数を制限することにより、第１サンプラー７００の負荷が軽減される。
【００３８】
図７Ｂは、図７のサンプリング回路を制御する例示としてのクロッキング信号を示している。クロッキング信号はＦｓクロックと、同時発生の２つの第２サンプラークロックと、を含み、これらの第２サンプラークロックは、Ｆｓ／Ｎの周波数、及び約（３６０／Ｎ）＊（ｉ−１）及び約（３６０／Ｎ）＊（ｉ）の位相を有する。クロック波形は、これらの第２サンプラーが異なる時間区間でオンすることを示している。更に詳細には、この図７Ｂでは、第２サンプラーは、１回当たり、多くとも１つの第２サンプラーのみがオンするか、またはトラッキングするように制御される。これらの第２サンプラーの各々は、第１サンプラーの出力を或る時点でトラッキングする。
【００３９】
バッファ７１０，７１２，７１４は充電キャパシタ（Ｃｃｈａｒｇｅ）の出力の位置に設けられる。バッファ７１０，７１２，７１４は、サンプリング回路の出力に接続され得るＡＤＣを駆動する駆動信号を供給する。
【００４０】
図７Ａのサンプリング回路はシングルエンド構成を含む。しかしながら、差動構成を容易に用いることができる。
第１サンプラー
幾つかの回路形態を使用して第１サンプラー７００を構成することができる。例えば、アナログ信号をＦｓクロック信号の一つの位相の間にトラッキングし、第１サンプラーの出力をＦｓクロック信号の別の位相の間にホールドすることにより、第１サンプルを生成することができる。或る実施形態では、Ｆｓクロック信号によってトラッキング／ホールドスイッチを駆動して当該スイッチをトラッキングの間は閉じ、Ｆｓクロック信号によってトラッキング／ホールドスイッチを駆動して当該スイッチをホールドの間は開く。第１サンプラーの別の実施形態はスイッチであり、スイッチの抵抗は、スイッチが閉じるときにほぼ一定に維持され、かつスイッチはフルスイングのアナログ信号を受信する。或る実施形態では、スイッチの抵抗は、スイッチを駆動するクロック信号を変調する回路によりほぼ一定に維持されるので、スイッチ内のトランジスタのゲート−ソース電圧がほぼ一定に維持される。この動作を行なう回路を図７Ｃに示す。
【００４１】
スイッチ内のトランジスタのゲート−ソース電圧を一定に維持することなく、スイッチの抵抗を、スイッチを駆動するクロック信号を変調する回路によってほぼ一定に維持する他の実施形態を用いることができる。このような実施形態では、信号振幅に対するスイッチの閾値電圧変化も考慮に入れる。
第２サンプラー
第２サンプラーもスイッチを使用して構成することができる。第２サンプラーは更にスイッチドキャパシタ回路を含むことができる。或る実施形態では、第２サブサンプルは、第１サンプラーの出力信号をＦｓ／Ｎクロック信号の一つの位相の間にトラッキングし、第２サンプラーの出力信号をＦｓ／Ｎクロック信号の別の位相の間にホールドすることにより生成される。或る実施形態では、第２サンプラーのトラッキング動作からホールド動作への遷移が第１サンプラーの出力の位相をホールドするホールド位相の間に生じる。
【００４２】
図８は、逆位相でサンプリングを行なうサブサンプリングサンプルホールドアーキテクチャ（ｓｕｂ−ｓａｍｐｌｉｎｇ  ｓａｍｐｌｅ  ａｎｄ  ｈｏｌｄ  ａｒｃｈｉｔｅｃｔｕｒｅ）を示している。この実施形態は、図７に示す実施形態の発展型である。一般的に、この実施形態では、第１サンプラー７００はアナログ信号を受信し、レートＦｓで第１サンプルを生成する。複数のＮ個の第２サンプラー７３０，７３２，７３４はそれぞれ、第１サンプラーの出力を受信し、ｉ番目の第２サンプラーは、ｉが１からＮまで変化するような、（３６０／Ｎ）＊（ｉ−１）度の相対位相を有する第２サブサンプルをレートＦｓ／Ｎで生成する。複数のＮ個の第３サンプラー８３０，８３２，８３４は第２サンプラーの出力を受信し、ｉ番目の第３サンプラーは、（（３６０／Ｎ）＊（ｉ−１）＋１８０）度の相対位相を有する第３サブサンプルをレートＦｓ／Ｎで生成する。
【００４３】
図８はシングルエンド構成を示している。しかしながら、この実施形態は、差動構成を含むように容易に変更することができる。
図８に示すように、バッファ８４０，８４２，８４４は第２サンプラー８２０，８２２，８２４と第３サンプラー８３０，８３２，８３４との間に位置し、バッファ８５０，８５２，８５４は第３サンプラー８３０，８３２，８３４の出力に位置する。図８の第２サンプラー／第３サンプラーを用いる実施形態では、図７のトラックホールド回路をサンプルホールド回路に変更している。第３サンプラー８３０，８３２，８３４による第３サンプリングは第２サンプラー８２０，８２２，８２４による第２サンプリングとは相補関係（１８０度ずれる）にある。しかしながら、この実施形態は、フルスイング信号出力を受けるバッファを含み、かつダブルサンプリング機能を持たない。
【００４４】
図９は、サンプルホールド回路として構成される別のサンプリング回路を示している。サンプルホールド回路は、演算増幅器の仮想接地をサンプルホールド回路内で与える。この場合、第２サンプラー及び第３サンプラーはスイッチドキャパシタ回路によって構成される。
【００４５】
図９のＮ個のサブサンプリング回路は基本的に、図７のトラックホールド回路をサンプルホールド回路に変更している。その結果、演算増幅器設計では、図７の実施形態において使用することができる大電圧振幅よりも小さい入力信号電圧振幅を設定する。これによってサンプリング回路の精度及びリニアリティを向上させることができるので有利である。
【００４６】
第１サンプルは、第１サンプラー９００（スイッチ）をクロック周波数Ｆｓでクロッキングする（開き、閉じる）ことにより取得される。Ｎ個の第２サンプラーの各々は第１サンプラー９００の出力を受信する。第２サンプルは、スイッチ９１１及び９３１、及びキャパシタＣｃｈａｒｇｅを含む第２サンプラーによって生成される。スイッチ９１１，９３１は、スイッチ９２１，９４１が開いている間に閉じて、接続先の充電キャパシタＣｃｈａｒｇｅを充電する。（Ｎ個のチェーンの内の）１番目の第２サンプリングチェーンが第２サンプリングを行っている間、クロック信号ｐ１ｅ＜１＞及びｐ１＿ｓ＜１＞をアサートしてスイッチ９３１，９１１をオンさせる。サンプリングはクロック信号ｐ１ｅ＜１＞をデアサートすることにより行なわれる。第３サンプラーは、スイッチ９２１及び９４１をキャパシタＣｃｈａｒｇｅと共に含む。充電キャパシタＣｃｈａｒｇｅの電荷は、クロック信号ｐ２ｅ＜１＞及びｐ２＿ｈ＜１＞によってスイッチ９４１及び９２１をオンさせることにより逆相でサンプリングされ、演算増幅器のフィードバックループの処理回路に転送される。クロック信号は図１０Ｂ及び１０Ｃにおいて更に詳細に解析される。
【００４７】
一般的に、ｉ番目の第２サンプラー、及びｉ番目の第３サンプラーに関して、ｐ１ｅ＜ｉ＞は周波数Ｆｓ／Ｎ、位相（３６０／Ｎ）＊（ｉ−１）を有し、ｐ１＿ｓ＜１＞よりも先にオフになり、ｐ１＿ｓ＜ｉ＞は周波数Ｆｓ／Ｎ、位相（３６０／Ｎ）＊（ｉ−１）を有するが、ｐ１ｅ＜ｉ＞よりも遅れ、かつ約１／Ｎのデューティサイクルを有し、ｐ２ｅ＜ｉ＞は周波数Ｆｓ／Ｎ、位相（３６０／Ｎ）＊（ｉ−１）＋１８０を有し、かつｐ２＿ｓ＜ｉ＞よりも先にオフになり、ｐ２＿ｓ＜ｉ＞は周波数Ｆｓ／Ｎ、位相（３６０／Ｎ）＊（ｉ−１）＋１８０を有するが、ｐ２ｅ＜ｉ＞よりも遅れ、かつ約１／Ｎのデューティサイクルを有する。
【００４８】
図９の第２サンプラー９１１，９１２は、第１サンプラー９００の出力をサンプリングし、１／Ｎのデューティサイクルを有するＦｓ／Ｎクロック信号によって制御され、２つの第２サンプラーが決して、第１サンプラー９００の出力を同時にトラッキングすることがないようにする。従って、第１サンプラー９００の負荷が軽くなって、相対的に広い帯域が相対的に少ない電力で実現する。
【００４９】
図１０Ａは、高速スイッチ１０００に直列接続されるダブルサンプリング方式サブサンプリング用サンプルホールド回路アーキテクチャ（ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ，  ｓｕｂ−ｓａｍｐｌｉｎｇ，  ｓａｍｐｌｅ  ａｎｄ  ｈｏｌｄ  ｃｉｒｃｕｉｔ  ａｒｃｈｉｔｅｃｔｕｒｅ）を示している。この実施形態は図７，８，及び９の実施形態の利点を足し合わせた利点をもたらし、更にダブルサンプリング機能を備える。
【００５０】
図示のように、図１０Ａは、Ｎ／２個のサンプルホールド回路を示し、これらのサンプルホールド回路はＮ個のサンプルホールド出力を生成する。Ｎ／２個のチェーンの内の一つのチェーンについてのみ説明することとする。他の（Ｎ／２−１）個のチェーンは同様に動作することを理解されたい。
【００５１】
第１チェーンは演算増幅器１０９０を含む。Ｎ／２番目のチェーンは演算増幅器１０９２を含む。第２サンプラー及び第３サンプラーを含むスイッチドキャパシタ回路は、「ｐｉｎｇ」及び「ｐｏｎｇ」スイッチドキャパシタ回路を使用することによりダブルサンプリングモードに構成される。２つの充電キャパシタＣｐｉｎｇ及びＣｐｏｎｇは前に説明したｐｉｎｇ及びｐｏｎｇスイッチドキャパシタ回路に対応する。ｐｉｎｇ及びｐｏｎｇ充電キャパシタＣｐｉｎｇ，Ｃｐｏｎｇは、演算増幅器１０９０の入力節点でスイッチ１０２３及び１０２４を通して互いに接続され、この入力節点は仮想接地として働く。図５のダブルサンプリング機能の説明において既に説明したように、２つの充電キャパシタＣｐｉｎｇまたはＣｐｏｎｇの内の一方のキャパシタは、他方のキャパシタが放電している間（評価位相）に充電される（サンプリング位相）。従って、演算増幅器１０９０はｐｉｎｇ充電位相及びｐｏｎｇ充電位相の両方において効率的に使用される。スイッチドキャパシタ回路の充電位相（サンプリング位相）及び放電位相（評価位相）は、クロック信号ｐ１＿ｓ＜ｉ＞，ｐ１ｅ＜ｉ＞，ｐ１＿ｈ＜ｉ＞，ｐ１＜ｉ＞，ｐ２＿ｓ＜ｉ＞，ｐ２ｅ＜ｉ＞，ｐ２＿ｈ＜ｉ＞，ｐ２＜ｉ＞によって制御される。ｉ＝１の場合、制御クロック信号ｐ１＿ｓ＜１＞によってスイッチ１０１１を駆動し、ｐ１ｅ＜１＞によってスイッチ１０１３，１０２４，１０３１，１０３３を駆動し、ｐ１＿ｈ＜１＞によってスイッチ１０２２を駆動し、ｐ１＜１＞によってスイッチ１０４１，１０４３を駆動し、ｐ２＿ｓ＜１＞によってスイッチ１０１２を駆動し、ｐ２ｅ＜１＞によってスイッチ１０２３，１０１４，１０３２，１０３４を駆動し、ｐ２＿ｈ＜１＞によってスイッチ１０２１を駆動し、ｐ２＜１＞によってスイッチ１０４２及び１０４４を駆動する。
【００５２】
フィードバック回路は図１０Ａのサンプルホールド回路の内部にも設けられる。演算増幅器１０９０のフィードバックループには、同様の充電キャパシタＣｐｉｎｇ’及びＣｐｏｎｇ’を含むスイッチドキャパシタ回路が含まれる。充電キャパシタＣｐｉｎｇ’及びＣｐｏｎｇ’は、前に説明した充電キャパシタＣｐｉｎｇ及びＣｐｏｎｇとは異ならせることができる。節点ｎｃｍｉｎ，ｖｃｍｉｎ’及びｖｃｍｏｕｔは前に説明したものと同様の意味を持つように使用することができる。
【００５３】
例えば、Ｎ＝８の場合の図１０Ａのダブルサンプリング方式サブサンプリング用サンプルホールド回路の動作は次のようにして行なうことができる。第１サンプルはレートＦｓで、クロック信号Ｆｓによって制御される第１サンプラーによって生成される。これらのサンプルは１／Ｆｓごとに生成される。第２サンプルは第２サンプラーによってレートＦｓ／Ｎで生成される。Ｎ＝８の場合、４個の演算増幅器が必要になり、かつ関連する一連の時間インタリーブ方式ＡＤＣは４個のみのＡＤＣを必要とする。
【００５４】
生成されるＮ＝８個のサンプルの内、第１チェーン（第１ＡＤＣに対応する）のダブルサンプリング方式サブサンプリングサンプルホールド動作によって、第１サンプラーからのサンプル１及び５を処理する。第２チェーン（第２ＡＤＣに対応する）のダブルサンプリング方式サブサンプリングサンプルホールド動作によって、第１サンプラーからのサンプル２及び６を処理する。第３チェーン（第３ＡＤＣに対応する）のダブルサンプリング方式サブサンプリングサンプルホールド動作によって、第１サンプラーからのサンプル３及び７を処理する。第４チェーン（第４ＡＤＣに対応する）のダブルサンプリング方式サブサンプリングサンプルホールド動作によって、第１サンプラーからのサンプル４及び８を処理する。
【００５５】
図１０Ａの実施形態のスイッチドキャパシタ及びクロッキング方式はダブルサンプリングを使用し、かつ図７の実施形態と比べると、幾つかの性能を向上させる。図１０Ａの実施形態によって、入力から出力に伝送されるコモンモード信号を抑圧することができる。入力は出力とは異なる電源を基準とすることができる。この実施形態は充電キャパシタの寄生容量の影響を受け難い。サンプルホールド回路の出力はサブサンプリングされた信号のみを含むので、高速トラッキング信号に関連する非線形性が小さくなる。図１０Ａの演算増幅器１０９０は他の実施形態のバッファよりもずっと小さい入力信号振幅に制約されるので、精度及び線形性に対する設計要求を緩和することができる。更に、図１０Ａの実施形態はダブルサンプリングを行なうので、消費電力が小さくなるという利点が得られる。
【００５６】
図１０Ｂ及び１０Ｃは、図１０Ａの回路の例示としてのクロック信号のタイミング図を示している。
図１０Ｃに示すように、クロックＦｓの立ち下がりエッジ１０６０（時間ｔで任意に選択される）の後、サブサンプリング用クロックｐ１ｅ＜１＞の立ち下がりエッジ１０６２が発生する。クロックｐ１ｅ＜１＞は約５０のデューティサイクルを有し、かつ図１０Ａに示すスイッチ１０１３だけでなく他のスイッチにも接続される（これらのスイッチを駆動する）。別のクロックｐ１＿ｓ＜１＞（図１０Ｃ）は、このクロックが１／Ｎにほぼ等しい低いデューティサイクルを持つように生成される。このデューティサイクルは、第２サブサンプリングサンプラーの２つのキャパシタが（または、２つよりも多くのキャパシタが少なくとも絶対に）同時に第１サンプラー１０００の負荷となることがないように選択される。ｐ１＿ｓ＜１＞によって駆動されるスイッチ１０１１は第１サンプラー１０００に直列接続され、この第１サンプラーはクロック信号Ｆｓによって制御される。ｐ１＿ｓ＜１＞の立ち下がりエッジ１０６４は、クロック発生回路において、ｐ１ｅ＜１＞の立ち下がりエッジ１０６２の後になるように発生させる。従って、クロックｐ１ｅ＜１＞は信号依存電荷注入に影響することがない。その理由は、クロックｐ１ｅ＜１＞によってサンプリングを行なうスイッチ１０１３には信号依存電荷が流れることがなく、かつ当該スイッチがオフしても信号依存電荷注入に影響することがないからである。
【００５７】
第１サンプルは、第１サンプラー１０００の高速クロックＦｓの立ち下がりエッジ１０６０で採取される。（８個のサンプルの内の）第１サンプルは、第２サブサンプリングサンプラーの「ｐｉｎｇ」部分によって、クロックｐ１ｅ＜１＞の立ち下がりエッジ１０６２でサンプリングされる。対応するクロックｐ１＿ｓ＜１＞は１／Ｎのデューティサイクルを持つので、サンプリングが第２サブサンプリングサンプラーのｐｉｎｇ部分によって行なわれている場合に、一連の第２サブサンプリングサンプラーの内の他のサンプラーは第１サンプラー１０００の負荷となることがない。評価位相はクロック信号ｐ２ｅ＜１＞，ｐ２＿ｈ＜１＞によって制御され、これらのクロック信号はｐ１ｅ＜１＞，ｐ１＿ｈ＜１＞と相補関係にある。評価は第３サンプラーによって行なわれる。評価位相の間、第１サンプルは図１０Ａのサンプルホールド回路の出力に転送される。この動作は、スイッチ１０２３をクロック信号ｐ２ｅ＜１＞によりオンさせ、次にスイッチ１０２１をクロック信号ｐ２＿ｈ＜１＞によりオンさせることにより行なわれる。これらの２つの動作は、ｐ２ｅ＜１＞の立ち上がりエッジ１０６６、及びｐ２＿ｈ＜１＞の立ち上がりエッジ１０６８によって行なわれる。
【００５８】
第５サンプルは、第１サンプラー１０００の高速クロックＦｓの立ち下がりエッジ１０７０で採取される。（８個のサンプルの内の）第５サンプルは、第２サブサンプリングサンプラーの「ｐｏｎｇ」部分によって、クロックｐ２ｅ＜１＞の立ち下がりエッジ１０７２でサンプリングされる。対応するクロックｐ２＿ｓ＜１＞は１／Ｎのデューティサイクルを持つので、サンプリングが第２サブサンプリングサンプラーのｐｏｎｇ部分によって行なわれている場合に、一連の第２サブサンプリングサンプラーの内の他のサンプラーは第１サンプラー１０００の負荷となることがない。ｐ２＿ｓ＜１＞によって駆動されるスイッチ１０１２は、クロック信号Ｆｓによって制御される第１サンプラースイッチ１０００に直列接続される。ｐ２＿ｓ＜１＞の立ち下りエッジ１０７４は、クロック発生回路において、ｐ２ｅ＜１＞の立ち下がりエッジ１０７２の後になるように発生される。評価位相はクロックｐ１ｅ＜１＞及びｐ１＿ｈ＜１＞によって制御され、これらのクロック信号はｐ２ｅ＜１＞，ｐ２＿ｈ＜１＞と相補関係にある。評価はここでも同じように第３サンプラーによって行なわれる。評価位相の間、第５サンプルは図１０Ａのサンプルホールド回路の出力に転送される。この動作は、スイッチ１０２４をクロック信号ｐ１ｅ＜１＞によりオンさせ、次にスイッチ１０２２をクロック信号ｐ１＿ｈ＜１＞によりオンさせることにより行なわれる。これらの２つの動作は、ｐ１ｅ＜１＞の立ち上がりエッジ１０７６、及びｐ１＿ｈ＜１＞の立ち上がりエッジ１０７８によって行なわれる。
【００５９】
Ｎ＝１の場合のサンプルホールド回路に関する説明と同じように、Ｎ＝２，３，４の場合のサンプルホールド回路は同様のサンプリング及びホールドを行なって、（２，６）、（３，７）、（４，８）サンプルを生成する。すなわち、Ｎ＝２の場合のサンプルホールド回路は８個のサンプルの内の第２サンプル及び第６サンプルを生成し、Ｎ＝３の場合のサンプルホールド回路は８個のサンプルの内の第３サンプル及び第７サンプルを生成し、Ｎ＝４の場合のサンプルホールド回路は８個のサンプルの内の第４サンプル及び第８サンプルを生成する。
【００６０】
図１０Ｂ及び１０Ｃに示すクロック信号ｐ１ｅ＜１：４＞，ｐ２ｅ＜１：４＞，ｐ１＿ｈ＜１：４＞，ｐ２＿ｈ＜１：４＞，ｐ１＿ｓ＜１：４＞，ｐ２＿ｓ＜１：４＞，ｐ１＜１：４＞，ｐ２＜１：４＞を生成するクロック回路を設計する必要がある。
【００６１】
図１０Ｂは、図１０Ｃに示す信号の他に、クロック信号ｐ１＜１＞及びｐ２＜１＞を示している。これらのクロック信号は例示に過ぎないことを理解されたい。これらのクロック信号ｐ１＜１＞及びｐ２＜１＞を使用して、図１０Ａに示す演算増幅器１０９０のフィードバック回路の一の実施形態におけるスイッチ群を駆動する。図１０Ｂに示すように、クロック信号ｐ１ｅ＜１＞及びｐ２ｅ＜１＞は重なることがなく、かつクロック信号ｐ１＜１＞及びｐ２＜１＞は重なることがない。クロック信号ｐ１＜１＞はクロック信号ｐ１ｅ＜１＞よりも少しだけ遅れる。クロック信号ｐ２＜１＞はクロック信号ｐ２ｅ＜１＞よりも少しだけ遅れる。
【００６２】
図１１は、図７のサンプリングアーキテクチャがインタリーブ方式ＡＤＣに接続される様子を示している。この実施形態は、サンプリング回路のＮ個の演算増幅器に対応するＮ個のＡＤＣを含む。
【００６３】
図１２は、逆相でサンプリングする図８のサブサンプリングサンプルホールドアーキテクチャがインタリーブ方式ＡＤＣに接続される様子を示している。
図１３は、図９のサンプルホールドアーキテクチャ内で演算増幅器の仮想接地を与えるサブサンプリングサンプルホールドアーキテクチャがインタリーブ方式ＡＤＣに接続される様子を示している。
【００６４】
図１４は、図９の高速スイッチに直列接続されるダブルサンプリング方式サブサンプリング用サンプルホールド回路アーキテクチャがインタリーブ方式ダブルサンプリングＡＤＣに接続される様子を示している。
【００６５】
図１５は、サンプリング及びホールドを行ない、アナログ−デジタル変換を行なう実施形態を含むイーサネットネットワークに接続されるデバイスを示している。イーサネットトランシーバは、アナログ信号の受信について説明した高速インタリーブ方式ＡＤＣ１５４０であって、アナログ信号を生成するＤＡＣとは逆の動作を行なう高速インタリーブ方式ＡＤＣ１５４０を利用することができる。イーサネットトランシーバは、サーバ１５１０、スイッチ１５２０、または記憶装置１５３０の内部に設けることができる。明らかなことであるが、他のタイプのデバイスがイーサネットトランシーバを使用することもできる。
【００６６】
本発明の特定の実施形態について説明し、例示してきたが、本発明は今まで説明し、かつ例示した構成要素の特定の形態または構成に制限されるものではない。本発明は添付の特許請求の範囲によってのみ規定される。
【図面の簡単な説明】
【００６７】
【図１】時間インタリーブ方式アナログ−デジタル変換器アーキテクチャを示す。
【図２】別の時間インタリーブ方式アナログ−デジタル変換器アーキテクチャを示す。
【図３Ａ】高速サンプリングを行なう方法の実施形態を示すフローチャートである。
【図３Ｂ】高速サンプリングを行なう方法の実施形態を示すフローチャートである。
【図３Ｃ】高速サンプリングを行なう方法の実施形態を示すフローチャートである。
【図４Ａ】差動出力を供給するスイッチドキャパシタＳ／Ｈ回路の回路図及びタイミング図を示す。
【図４Ｂ】差動出力を供給するスイッチドキャパシタＳ／Ｈ回路のタイミング図を示す。
【図５】ダブルサンプリング方式スイッチドキャパシタ差動回路の回路図を示す。
【図６】ダブルサンプリング方式サブサンプリング用ＡＤＣを含む時間インタリーブ方式アナログ−デジタル変換器アーキテクチャを示す。
【図７Ａ】高速の時間インタリーブ方式ＡＤＣアーキテクチャの内部に用いることができるサンプリングアーキテクチャを示す。
【図７Ｂ】図７Ａのサブサンプリング用サンプルホールドアーキテクチャを制御するために使用されるクロック信号を示し、図Ｃはスイッチ制御回路を示す。
【図７Ｃ】スイッチ制御回路を示す。
【図８】相補位相（０／１８０度の分相）でサンプリングを行なうサブサンプリング用サンプルホールドアーキテクチャを示す。
【図９】演算増幅器の仮想接地をサンプルホールド回路の内部で作り出すサブサンプリング用サンプルホールドアーキテクチャを示す。
【図１０Ａ】高速スイッチに直列接続されるダブルサンプリング方式サブサンプリング用サンプルホールド回路アーキテクチャを示す。
【図１０Ｂ】図１０Ａのダブルサンプリング方式サブサンプリング用サンプルホールド回路アーキテクチャを制御するために使用されるクロック信号を示す。
【図１０Ｃ】図１０Ａのダブルサンプリング方式サブサンプリング用サンプルホールド回路アーキテクチャを制御するために使用されるクロック信号を示す。
【図１１】図７のサンプリングアーキテクチャがインタリーブ方式ＡＤＣに接続される様子を示す。
【図１２】逆相でサンプリングする図８のサブサンプリングサンプルホールドアーキテクチャがインタリーブ方式ＡＤＣに接続される様子を示す。
【図１３】図９のサンプルホールドアーキテクチャ内で演算増幅器の仮想接地を与えるサブサンプリングサンプルホールドアーキテクチャがインタリーブ方式ＡＤＣに接続される様子を示す。
【図１４】図９の高速スイッチに直列接続されるダブルサンプリング方式サブサンプリング用サンプルホールド回路アーキテクチャがインタリーブ方式ダブルサンプリングＡＤＣに接続される様子を示す。
【図１５】サンプリング及びホールドを行ない、アナログ−デジタル変換を行なう実施形態を含むことができるイーサネットネットワークに接続されるデバイスを示す。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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