(57)【要約】  本発明は、集積回路の少なくとも１つの性能パラメータを制御するための制御システムおよび方法に関する。少なくとも１つの性能パラメータは制御ワードに基づいて制御される。しかし、信号化された制御情報は、前記少なくとも１つの性能パラメータの増加または減少を単に命令する２値制御信号に縮小される。これは、２値制御信号により、例えば、シフト・レジスタ手段（３１）にシフトされる２値の値を定義するための２値制御信号を使用することにより、制御ワードを変更することによって達成される。そのために、速くて単純な制御機能性を提供することができ、性能パラメータを調節するためのさらなるハードウェアは何も必要としない。
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【特許請求の範囲】
【請求項１】
集積回路の少なくとも１つの性能パラメータを制御するための制御システムであって、制御回路が、
ａ）前記集積回路の前記少なくとも１つの性能パラメータを調節するための調節手段と、
ｂ）前記少なくとも１つの性能パラメータの増加または減少を命令するために２値制御信号を生成するための性能制御手段と、
ｃ）前記調節手段に供給される制御ワードを格納するためのシフト・レジスタ手段であって、前記２値制御信号がシフト・レジスタ手段にシフトされる２値の値を定義するシフト・レジスタ手段と
を備える制御システム。
【請求項２】
前記少なくとも１つの性能パラメータが、電源電圧およびクロック周波数のうちの少なくとも１つを含み、前記調節手段が電源端子と前記集積回路との間に接続される可変抵抗と、前記集積回路に供給されるクロック信号を生成するためのクロック発生器とを備える、請求項１に記載の制御システム。
【請求項３】
前記シフト・レジスタ手段に格納された前記制御ワードの第１のグループのビットが、第１の制御ワードとして前記可変抵抗手段に供給され、前記制御ワードの第２のグループのビットが第２の制御ワードとして前記クロック発生器に供給される、請求項２に記載の制御システム。
【請求項４】
前記第１のグループのビットが奇数番のビットに対応し、前記第２のグループのビットが偶数番のビットに対応する、請求項３に記載の制御システム。
【請求項５】
前記第１のグループのビットのビット値が、前記可変抵抗手段の抵抗経路を個々に切り替えるように使用される、請求項３または４に記載の制御システム。
【請求項６】
前記第２のグループのビットのビット値が、前記クロック発生器手段の遅延部を個々にバイパスするように使用される、請求項３または４に記載の制御システム。
【請求項７】
集積回路の少なくとも１つの性能パラメータを制御する方法であって、
ａ）前記少なくとも１つの性能パラメータの増加または減少を命令するために２値制御信号を生成するステップと、
ｂ）制御ワードに基づいて前記少なくとも１つの性能パラメータを制御するステップと、
ｃ）前記２値制御信号に従って前記制御ワードを変更するステップと
を備える方法。
【請求項８】
集積回路の動作を制御するためのアプリケーション・プログラムを生成する方法であって、
ａ）前記アプリケーション・プログラムに対応するアプリケーションの統計的プロファイルを抽出するステップと、
ｂ）少なくとも１つの性能指標を前記統計プロファイルに基づいて抽出するステップと、
ｃ）前記集積回路の少なくとも１つの性能制御パラメータの増加または減少を命令するための２値の制御値を抽出するステップと、
ｄ）前記２値の制御値を前記アプリケーション・プログラムに埋め込むステップと
を備える方法。
【請求項９】
前記２値の制御値が、固定または可変のアプリケーション・セクター用に、または個別のプログラムとして、前記アプリケーション・プログラムの各命令に対して埋め込まれる、請求項８に記載の方法。
【請求項１０】
プロセッサ・システムにロードされ実行されるとき、請求項８のステップの実行を制御するためのコード手段を備えるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）の少なくとも１つの性能パラメータを制御するための制御システムおよび方法に関する。さらに、本発明は、ＩＣの動作を制御するためのアプリケーション・プログラムを生成する方法に関する。
【背景技術】
【０００２】
シリコン技術がより小さいフィーチャ・サイズに向かうにつれて、増大する回路密度と増大する動作周波数とがＩＣの電力消費を低減する必要を高める。後に続く各技術世代ごとに、電源電圧が低減され、これは電力消費を低減する有効な方法であることが立証された。トランジスタ性能を維持するために、その閾値電圧とゲート酸化物厚との両方がリーク電力の増加を犠牲にして低減された。
【０００３】
９０ｎｍ技術以降、システム・オン・チップ（ＳｏＣ）の性能は、過度のトランジスタ・リークならびにローカルおよびグローバル・プロセスの多様性の影響によって厳しく妨げられることがある。したがって、制約された性能条件下の電源および動作周波数などの実時間設計パラメータまたは性能パラメータにおいて調整または制御を行うことによってこの問題を解決するための方策が開発され使用されている。そのような手法の目的は、チップ、例えば分離アイランドまたはＩＰ（知的財産）、一群のＩＰまたはＳｏＣに適応し、その結果、所望の動作周波数の最低電力消費のようなあるレベルの性能が保証されることである。性能要求が低い場合、電源は下げられ、性能は低下するが実質的な電力は低減する。一方、高機能要求では、最高電源電圧により、設計された最高速動作周波数で最高性能が与えられる。さらに、そのような手法を使用して処理と温度変化とを追跡することができる。
【０００４】
Ｍｉｙａｚａｋｉ等は、「Ａｎ  ａｕｔｏｎｏｍｏｕｓ  ｄｅｃｅｎｔｒａｌｉｚｅｄ  ｌｏｗ−ｐｏｗｅｒ  ｓｙｓｔｅｍ  ｗｉｔｈ  ａｄａｐｔｉｖｅ−ｕｎｉｖｅｒｓａｌ  ｃｏｎｔｒｏｌ  ｆｏｒ  ａ  ｃｈｉｐ  ｍｕｌｔｉ−ｐｒｏｃｅｓｓｏｒ」、  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，Ｓａｎ  Ｆｒａｎｃｉｓｃｏ，米国，２００３年２月８〜１３日、１０８〜１０９頁で、各プロセッサが特定の性能を維持しながら最小電力消費で動作できる自律的分散化システムを説明している。電源とクロックとは、各モジュールにグローバル経路ラインによって供給され、各モジュールは電圧レギュレータとクロック分周器とを備える。各モジュールの自己学習型ルックアップ・テーブルは、それぞれのモジュールに供給される電圧と周波数とを決定する。コンパウンド内蔵自己診断ユニットは、初期チップテスト・フェーズの間に各モジュールの性能を測定し、記憶および使用のためにデータを各ルックアップ・テーブルに送る。
【０００５】
上記の実時間手法をこれまで実施している従来の性能制御方式は、外部エージェント、一般にソフトウェア・アプリケーションから被制御回路または被制御システムに供給される所望のクロック周波数および電源電圧に、通常、対応する１つまたは複数の性能指標を受け取ることに基づく。これにより、外部エージェントは電源および動作周波数のような電気的パラメータの操作の背後にある知能のあるものにさせられる。これは、アプリケーションがハードウェアについてある種の知識をともなって作られなければならないことも意味する。
【０００６】
しかし、性能指標は多くのビットを必要とし、したがって、設計に一層の複雑が加わる。さらに、制御はアプリケーションによって完全に行われ、したがってハードウェアがコマンドにどのように反応するかを知らなければならない。そのような制御方式の実施には、性能指標を電源値および周波数値に変換するための内部ループおよびデコーダを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、集積回路の少なくとも１つの性能パラメータを制御するためのより単純な適応制御方式を提供することである。
【課題を解決するための手段】
【０００８】
この目的は、請求項１に記載の制御システム、請求項７に記載の制御方法、および請求項８に記載のアプリケーション・プログラムを生成する方法によって達成される。
【０００９】
したがって、性能指標を与える基本方針は、２値制御信号を使用して単に多くの性能または少ない性能を要求することに置き替えられる。これは、シフト・レジスタ手段またはＦＩＦＯ（ファースト・イン・ファースト・アウト）と、ＦＩＦＯのシフト・レジスタ手段に格納された制御ワードによって制御される調節手段とに基づいて非常に単純化して実行されることになる。この提案された単純化型制御方式は、ＬＵＴを実現するためにいかなるハードウェアも、または性能パラメータを調節するために有限状態機械（ＦＳＭ）を必要としない。
【００１０】
例として、少なくとも１つの性能パラメータは、電源電圧およびクロック周波数のうちの少なくとも１つを備えることができ、調節手段は、電源端子と集積回路との間に接続される可変抵抗と、集積回路に供給されるクロック信号を生成するためのクロック発生器とを備えることができる。詳細には、二重制御機能性は、シフト・レジスタに格納された制御ワードの第１のグループのビットを第１の制御ワードとして可変抵抗手段に供給することによって、および制御ワードの第２のグループのビットを第２の制御ワードとしてクロック発生器に供給することによって得られてもよい。例えば、第１のグループのビットは奇数番のビットに対応し、第２のグループのビットは偶数番のビットに対応することができる。もちろん、制御ワードのビットの他の割付けが使用されてもよい。さらに、２つを超える性能パラメータは、制御ワードを２つを超えるグループのビットに分割することによって制御されてもよい。それによって、性能制御の単純な実行を達成することができ、いくつかの性能パラメータを制御するのに１つのシフト・レジスタまたはＦＩＦＯメモリしか必要としない。
【００１１】
第１のグループのビットのビット値を使用して、可変抵抗手段の抵抗経路を個々に切り替えることができる。したがって、可変抵抗手段は、被制御回路または回路領域と、電源端子との間に追加抵抗を追加し、一方、電源電圧は可変抵抗手段によって導入された直列抵抗値を変えることによって制御されることが可能である。そのために、集積回路全体のグローバル・パワー・ネットワークに変更は必要としない。可変抵抗手段は、被制御回路または回路領域と、電源端子との間に直列に接続されたトランジスタ手段を備えることができる。特に、トランジスタ手段は被制御回路の第１の電源入力と第１の電源端子との間に接続された第１のトランジスタを備えることができ、第２のトランジスタは被制御回路の第２の電源入力と第２の電源端子との間に接続することができ、性能制御手段は、第１の制御信号を第１のトランジスタに、第２の制御信号を第２のトランジスタに供給するように構成することができ、第１の制御信号は第２の制御信号の反転とすることができる。したがって、分離された回路領域の各々は、待機モードにすることができ、その場合、第１および第２のトランジスタが共にオフにされ、それによって回路の電力消費が最小値に低減される。
【００１２】
トランジスタ手段は複数のトランジスタ・セグメントに分割することができ、各セグメントまたはセグメントのサブセットは、ローカル制御手段によって設定される専用制御レジスタのビットに接続される。したがって、抵抗値の離散的ディジタル制御を導入することができ、制御レジスタは実行時に容易にプログラムまたは再プログラムされて適応電源電圧制御を可能にすることができる。
【００１３】
さらに、第２のグループのビットのビット値を使用して個々にクロック発生器の遅延部をバイパスすることができる。これにより、２値制御ワードのビット値に基づいたクロック周波数の連続的な調節が可能になる。
【００１４】
アプリケーション生成手段では、２値制御値は、固定または可変のアプリケーション・セクター用に、または個別のプログラムとして、アプリケーション・プログラムの各命令に対して埋め込むことができる。アプリケーション生成手段は、プロセッサ・システムにロードされ実行されるとき、請求項に記載の方法のステップの実行を制御するためのコード手段を備えるプログラムとして実行されてもよい。特に、プログラムは、通信網からダウンロード可能にするか、またはプロセッサ・システムへの挿入用記録担体に記憶させることができる。
【００１５】
さらに有利な変更は従属請求項で定義される。
【００１６】
下記では、本発明が添付の図面を参照しながら好ましい実施形態に基づいて説明される。
【発明を実施するための最良の形態】
【００１７】
次に、好ましい実施形態が様々なアイランドに分割されるＩＣに基づいて説明される。各アイランドは、トリプルウェルＣＭＯＳ（相補型金属酸化膜半導体）技術の分離された第３のウェルに含まれることができる。トリプルウェルＣＭＯＳ技術により、第１のタイプのウェル、例えばＰウェルを、第２のタイプのウェル、例えばＮウェルの内部に配置することができ、その結果、第１のタイプの単純なウェル、第２のタイプの単純なウェル、および第２のタイプの深いウェルの内部の第１のタイプのウェルから成る第３のタイプのウェルの３種類のウェル構造が得られる。第３のタイプのウェルは、その中の回路を、第２のタイプの深いウェルと基板との間の逆方向バイアスによってチップ上の他のセクションから分離するのに有用である。各ウェルは制御することができ、その動作条件はあるパラメータに応じて変えることができる。チップの残りの部分もまた別のパラメータに応じて制御することができる。各アイランドは１つまたは複数のユーティリティ値で作動しており、第１のアイランドの少なくとも１つのユーティリティ値は第２のアイランドの対応するユーティリティ値と異なることができる。
【００１８】
図１は、好ましい実施形態による制御方式の概略回路図を示し、アイランド上に設けられたＣＭＯＳ回路１０は、可変抵抗回路または抵抗手段３２を介して、電源電圧端子、すなわち、例えばアース端子ＧＮＤまたは端子Ｖｓｓなどの基準電圧端子、および電源電圧端子ＶＤＤに接続される。さらに、ローカル・クロック発生器ユニット３０は動作クロックを生成するようにＣＭＯＳ回路１０に割り当てられる。集積回路は、集積回路の動作条件に関係する少なくとも１つの動作パラメータをモニタするためのモニタ機能またはユニット１５を備えることができ、ＩＣの少なくとも２つのアイランドは、モニタされた少なくとも１つの動作パラメータに基づいて、少なくとも１つのアイランド用の少なくとも１つの性能パラメータを独立して調整または制御するためのローカル性能制御装置２０を備える。
【００１９】
少なくとも１つの性能パラメータは、供給電力、トランジスタ閾値電圧、またはクロック周波数のうちの１つまたは複数を備えることができる。トランジスタ閾値電圧は、計算アイランドのいくつかのトランジスタ、例えば処理コアまたはモジュールのトランジスタのバルク電圧によって決定されてもよい。集積回路のグローバル動作条件に関係する少なくとも１つのモニタされた動作パラメータは、回路活動性、回路遅延、電源ノイズ、論理ノイズ・マージン値、閾値電圧値、またはクロック周波数値のうちの少なくとも１つを備えることができる。事前設定された性能レベルは、集積回路の電力消費または速度のいずれかまたは全てと関係することがある。
【００２０】
好ましい実施形態によれば、電源電圧およびクロック周波数は性能制御手段２０によって制御され、可変抵抗手段３２は、ＩＣのアイランド上に配置されたＣＭＯＳ回路１０の電源電圧を制御する働きをする。したがって、被制御電源電圧は、作業負荷または要求される回路性能のような様々な性能パラメータに応じて、０ボルトとＶＤＤボルトとの間の広い範囲で変わることがある。提案された可変抵抗３２は、ＳｏＣ用途で使用される場合、有効電力およびエネルギー消費の適応制御、漏れ電流の適応制御、ＤＣ−ＤＣコンバータと比較した場合に低面積オーバーヘッド（ｌｏｗ  ａｒｅａ  ｏｖｅｒｈｅａｄ）、簡単なディジタル制御、および速い過渡応答などの多くの利点を提供する。さらに、インダクタンスＬまたはキャパシタンスＣなどの追加の外部構成要素は、ＤＣ−ＤＣコンバータの場合のように、必要とされない。
【００２１】
あるいは、可変抵抗３２は、制御可能な抵抗機能を有するか、または制御可能な抵抗として働く任意の半導体回路または他の回路に基づいて実現されてもよい。具体的には、それはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタとして実現されることが可能であり、それらはアイランドのＣＭＯＳ回路１０と直列に接続される。これらのトランジスタは、ＣＭＯＳ回路１０と電源ラインとの間に追加抵抗を追加する。例えば、回路が最高動作速度を必要とする場合、低い抵抗値が、電圧降下を最小にするために必要とされる。ＣＭＯＳ回路１０の電源電圧、すなわちＶＤＤ−ΔＶは、トランジスタによって導入された直列抵抗値を変えることによって制御され得る。このように、チップまたはＩＣが多数のアイランドから成る場合、グローバル・ネットワークを変更する必要がない。
【００２２】
電圧アイランドの概念は、グローバル非同期−ローカル同期（ＧＡＬＳ）の解決策と容易に結合させることができ、個々の電圧アイランドは同期方法で動作させられ、一方、集積回路全体は非同期方法で動作させられる。アイランドの独立したクロックは、作業負荷または回路性能などの様々なパラメータに応じて性能制御ユニット２０によって調節することができ、すなわち、クロック発生器ユニット３０は、アイランドの電源に結合することができる。しかし、クロック周波数は、電源を適切に調節することによって、アイランドの速度に適合することが確認されるべきである。様々なアイランドで同時に行われることがあるこの動作は、提案された電源電圧アクチュエータで容易に実行することができる。
【００２３】
性能要求が低い場合、電源は低下させることができ、性能は低下するが実質的な電力は低減することになる。高機能要求では、最高電源電圧により、設計された最高速動作周波数で最高性能が達成される。
【００２４】
好ましい実施形態によるアクチュエータの根本概念は、所与の性能指示の原理を、単に多くの性能または少ない性能を要求することに置き替えることである。これは、２値信号、すなわち高々２ビット値で達成することができ、それによりシフト・レジスタまたはファースト・イン・ファースト・アウト（ＦＩＦＯ）メモリ３１、被制御回路１０用の被制御電源電圧を生成するのに使用される可変抵抗３２、およびリニア・プログラム可能クロック発生器にすることができるクロック発生器ユニット３０に基づいて、非常に簡単に実施されることになる。
【００２５】
図２は、この制御方式の一般的な実施を示す。２値制御信号ＵＰおよびＤＮは、ローカル性能制御ユニット２０によって供給され、多くの性能または少ない性能のどちらが必要とされているかを示す。両方の信号は、ＦＩＦＯまたはシフト・レジスタ３１を制御し、プッシュ信号またはポップ信号（ｐｏｐ  ｓｉｇｎａｌ）として使用される。あるいは、単一の２値制御信号を使用することができ、非反転および反転バージョンに供給および分割されてＵＰ値およびＤＮ値が得られる。
【００２６】
シフト・レジスタ３１に格納されたビットは、可変抵抗３２とクロック発生器ユニット３０とに送られる。それに応じて、クロック発生器ユニット３０は調整されたクロックＲＣＬＫを生成し、可変抵抗３２は調整された電源電圧ＲＳＰを生成する。
【００２７】
図３は、クロック発生器ユニット３０の例の概略回路図を示す。図３によれば、クロック発生器ユニット３０は、インバータと複数の遅延部Ｄ１からＤ３までとを含むループから成り、遅延部はシフト・レジスタ３１のそれぞれ偶数ビット位置から導出された制御信号Ｃ０、Ｃ２、…、Ｃ２ｎに基づいてバイパスさせることができる。クロック発生器ユニット３０のループの全遅延が、調整されたクロック周波数ＲＣＬＫを決定することにより、クロック周波数は、シフト・レジスタ３１に格納されたビット値に基づいて制御することができる。
【００２８】
図４は、調整された電源端子ＲＳＰと調整されていない電源端子ＵＲＳＰとの間に接続された可変抵抗３２の例の概略回路図を示す。可変抵抗３２は、シフト・レジスタ３１のそれぞれ奇数ビット位置の反転または否定から得られた制御信号／Ｃ１、／Ｃ３、…、／Ｃ２ｎ＋１に基づいて個々に切り替えることができる複数の並列抵抗分岐を含む。もちろん、図４の制御可能な抵抗回路はトランジスタ・セグメントと置き替えることができ、制御信号はトランジスタ・セグメントの制御端子に供給される。
【００２９】
パターン中の論理的「１」の値が増加するとともにクロック発生器ユニット３０の全遅延が増加し（図３で活性な遅延部の数が減少するので）、可変抵抗３２の全抵抗が減少する（図４の開放抵抗分岐の数が増加するので）。
【００３０】
制御方式は以下のように動作する。
【００３１】
初めに、シフト・レジスタ３１は、第１のビット位置またはスロットに論理的「１」を有することになり、残りのビット位置またはスロットは論理的「０」で満たされ、その結果、パターン「１００…０００」が得られる。これにより、可変抵抗は最小値であり（全ての抵抗分岐が接続される、すなわち閉じられる）、クロック発生器は最低の全遅延（１つの遅延部Ｄ１だけが活性である）による最速のクロックを供給することが確実になるが、しかし、これは任意の選択である。ローカル性能制御ユニット２０が制御信号ＤＮをイネーブルにする場合、論理的「１」を含むスロットの数は、論理的「１」をシフト・レジスタ３１にシフトすること（図２で右にシフト）によって増加してパターン「１１０…０００」が得られる。シフト動作によってセットされる新しいスロット、すなわち奇数スロットまたは偶数スロットに応じて、電源電圧またはクロック周波数のいずれかが低減される。一方、ローカル性能制御ユニット２０が制御信号ＵＰをイネーブルにする場合、「１」を含むスロットの数は、シフト・レジスタ３１から論理的「１」を除くこと（図２で左にシフト）によって減少してパターン「１００…０００」が得られる。どのスロットがリセットされるか、すなわち奇数スロットかまたは偶数スロットかに応じて、電源電圧またはクロック周波数のいずれかが低減される。
【００３２】
動作のシーケンスは、クロック周波数は電源電圧の前に必ず減少し、電源電圧はクロック周波数の前に必ず増加するようになっている。提案された制御方式では、制御信号ＵＰおよびＤＮを立ち上げると（およびもちろん解除すると）、シフト・レジスタ３１の状態にただ１つの変化が生じる。さらに、図２の点線によって示されるように、生成されたクロックＲＣＬＫをシフト・レジスタ３１に入力し、その結果、制御信号ＵＰまたはＤＮがハイに保持されている間、複数のスロットがセットまたはリセットされるようにすることも可能である。
【００３３】
シフト・レジスタ３１が論理的「０」でのみ満たされる場合、被制御回路１０は最大性能で動作し、一方、シフト・レジスタ３１が論理的「１」でのみ満たされた場合、最大のパワー節減が得られる。ローカル性能制御ユニット２０は、クロック発生器ユニット３０を制御するので、シフト・レジスタ３１の所与のデータワードに対するクロック周波数または動作周波数を知っている。一方、性能モニタ、例えば、リング発振器とカウンタとを使用して、被制御回路１０の性能の実時間測定を行うことができる。
【００３４】
図５は、上から下に、調整されたクロック信号ＲＣＬＫの波形、制御信号ＵＰ、および制御信号ＤＮを表す信号図を示す。図５から推定されるように、制御信号ＵＰがハイの論理状態である場合、調整されたクロック信号ＲＣＬＫは周波数が増加し、一方、制御信号ＤＮがハイの論理状態にある場合、調整されたクロック信号ＲＣＬＫは周波数が減少する。
【００３５】
図６は、ある期間に渡って調整された電源電圧ＲＳＰまたはＶＤＤの波形を表す信号図を示し、シフト・レジスタ３１の内容の対応する変化に基づいた階段状の電圧減少を観察することができる。
【００３６】
図７は、第３の好ましい実施形態による提案された制御方式の処理ステップを表す概略流れ図を示し、図７の左部分は制御方式のソフトウェア部分ＳＷに対応し、図７の右部分は制御方式のハードウェア部分ＨＷに対応する。
【００３７】
ステップ１０で、アプリケーションは、通常、標準コンパイラによってコンパイルされる。次に、ステップ１１で、標準プロファイラを使用してアプリケーションの統計的プロファイルを抽出し、アプリケーションの挙動および性能要件の情報が与えられる。ステップ１１で得られた統計的プロファイルに基づいて、性能指標はステップ１２で抽出することができる。したがって、ステップ１２は使用されることになるハードウェアに依存する。提案された解決策では、この仮定は必要がなく、指標は、他のセクションのうちの１つと比較してアプリケーションのセクションの性能要件だけを表すことができる。
【００３８】
ステップ１３で、指標または制御値ＵＰおよびＤＮは、それぞれの部分的ステップ１３ａおよび１３ｂに抽出される。この抽出は、ハードウェアから独立して行うか、またはハードウェアに合わせる、例えば、制御信号ＵＰおよびＤＮが参照される特定の初期保証性能に合わせることができる。ステップ１４で、制御値ＵＰおよびＤＮは、固定または可変のアプリケーション部用または個別のプログラムとして、各命令に対して２ビットまたは１ビット・フィールドとしてアプリケーションに埋め込まれる。既に前で述べたように、ＵＰおよびＤＮ制御値は、単一の２値制御値またはビットから導き出した方がよく、単一の制御ビットの第１の状態は制御信号ＵＰのハイの値に関係し、制御ビットの第２の状態は制御信号ＤＮのハイの値に関係する。
【００３９】
ハードウェア部ＨＷのステップ２０で、制御値ＵＰおよびＤＮはアプリケーションから抽出される。この抽出はステップ１４に依存する。次に、ステップ２１で、アプリケーションは実行され、ハードウェアは、それぞれの部分的ステップ２１ａおよび２１ｂの制御値ＵＰおよびＤＮに応じて調整される。
【００４０】
本発明は前述の好ましい実施形態に制限されないことが指摘されるべきである。任意の種類のスイッチング構成が、可変抵抗３２を形成するトランジスタまたは抵抗要素を切り替えるために使用することができる。さらに、１つだけまたは２つ以上性能パラメータが、２値制御信号ＵＰおよびＤＯＷＮなどによって制御される１つまたはさらに複数のシフト・レジスタを使用して、提案された制御方式によって制御されることが可能である。
【００４１】
本発明が前述の好ましい実施形態に限定されず、添付の特許請求の範囲内で変更できることをさらに留意されたい。特に、説明用に描かれた図は単に概略であり限定されない。図では、要素のうちのいくつかのサイズは、説明目的のため、誇張され、オンスケールで描かれていない。「ｃｏｍｐｒｉｓｉｎｇ（備える、含む）」という用語が本説明および特許請求の範囲で使用される場合、それは他の要素またはステップを排除しない。単数名詞を参照するとき、不定冠詞または定冠詞、例えば、「ａ」もしくは「ａｎ」、または「ｔｈｅ」が使用される場合、これは特に他に何かが述べられなければ、その名詞の複数を含む。説明および特許請求の範囲でｆｉｒｓｔ、ｓｅｃｏｎｄ、ｔｈｉｒｄ（第１、第２、第３）などの用語は、同様の要素の間を区別するために使用され、必ずしも一連の順序または時間順を説明するために使用されていない。本明細書で説明された本発明の実施形態は、本明細書で説明または図示されたもの以外のシーケンスで動作することができることが理解されるべきである。さらに、好ましい実施形態、特定の構造および構成が本明細書で説明されたが、形態および詳細において様々な変更または改変が添付の特許請求の範囲から逸脱することなく行われてもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明を使用することができる性能制御回路をもつ被制御回路の概略ブロック図である。
【図２】好ましい実施形態による制御モジュールの概略ブロック図である。
【図３】好ましい実施形態によるリニア・プログラム可能クロック発生器の概略回路図である。
【図４】好ましい実施形態による制御可能な並列可変抵抗の概略回路図である。
【図５】好ましい実施形態で使用されるクロック波形の例を示す信号図である。
【図６】好ましい実施形態における電源電圧の例を示す信号図である。
【図７】好ましい実施形態による制御機能の概略流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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