(57)【要約】  半導体デバイスは、半導体基板４の活性領域１９内であって、半導体基板上にｐ−ｎ接合２６を有する少なくとも１つの能動部品１８を具える。浅溝分離（ＳＴＩ）パターンは、絶縁体１４を収容する複数本の長手方向に延在する浅溝１２を形成するために用いられる。これらの浅溝１２は、それらの間に複数本の長手方向の活性ストライプ１０を形成する。前記浅溝分離深さ（ｄＳＴＩ）は、前記活性ストライプ１０の接合深さ（ｄＳｉ）深さより大きく、かつ、前記活性ストライプ１０の幅（ｗＳｉ）は、前記ｐ−ｎ接合の空乏長さ（ｌｄｅｐｌ）よりも小さい。
2008544535.tif 000002
【特許請求の範囲】
【請求項１】
溝分離深さ（ｄＳＴＩ）を有する絶縁物で充填された、長手方向に延在する複数本の長溝を形成して、前記長溝間に、長手方向に延在する複数本の活性ストライプを画定する工程（ａ）と、
接合深さ（ｄＳｉ）及び絶縁破壊における空乏長さ（ｌｄｅｐｌ）を有する少なくとも１つのｐ−ｎ接合を含む、少なくとも１つの活性コンポーネントを形成する工程（ｂ）と
を、これらの工程の順番には関係なく含み、
前記溝分離深さ（ｄＳＴＩ)は、前記接合深さ（ｄＳｉ）よりも深く、かつ前記活性ストライプの幅（ＷＳｉ）は、前記空乏長さ（ｌｄｅｐｌ）よりも短いことを特徴とする半導体デバイスの製造方法。
【請求項２】
前記工程（ｂ）は、
（ｂ１）単一の浅溝隔離マスクを用いて半導体本体の活性領域を画定する活性パターンの形成と、
（ｂ２）前記活性領域以外の複数の領域内に、同様の単一又は複数の工程で、前記活性領域の周りの浅溝と、前記活性領域内の前記長溝を含む浅溝分離構造の形成と
を含む請求項１記載の半導体デバイスの製造方法。
【請求項３】
絶縁ゲートトランジスタを形成するための半導体デバイスの製造方法であって、
１つの活性コンポーネントを形成する工程（ｂ）は、
ドレイン領域及びソース領域との間に、第１導電型のチャネル領域を形成し、
該チャネル領域に隣接した第１導電型とは逆の第２導電型のドレイン領域を形成し、
前記チャネル領域に隣接するか、若しくは前記チャネル領域内に、第２導電型のソースコンタクト領域を形成し、そして、
前記ソースコンタクト領域及び前記ドレイン領域間の前記チャネル領域の部分にわたって絶縁ゲートを形成する
ことを含む請求項１又は２記載の半導体デバイスの製造方法。
【請求項４】
ダイオードを形成するための半導体デバイスの製造方法であって、
１つの活性コンポーネントを形成するステップ（ｂ）は、
ｐ型領域とｎ型領域を、それらの間にｐ−ｎ接合を有するように形成し、そして、
前記ｐ型領域及び前記ｎ型領域にそれぞれコンタクトを形成する
ことを含む請求項１又は２記載の半導体デバイスの製造方法。
【請求項５】
前記方法は、前記ｐ−ｎ接合の深さを画定するため、ドーパントを注入するためのシャロードーピングステップを用いて、前記活性ストライプの少なくとも一部をドーピングする工程を含む請求項１〜４のいずれか１項記載の半導体デバイスの製造方法。
【請求項６】
前記方法は、前記活性ストライプが先細形状となるように画定することを含む請求項１〜５のいずれか１項記載の半導体デバイスの製造方法。
【請求項７】
前記方法は、前記長溝に、少なくとも４の誘電率をもつ絶縁物で充填することを含む請求項１〜６のいずれか１項記載の半導体デバイスの製造方法。
【請求項８】
対向する第１及び第２の主表面を有する半導体本体と、
前記第１主表面上の活性領域と、
該活性領域内にある少なくとも１つの活性コンポーネントと
を具え、
前記活性コンポーネントは、絶縁物で充填された、溝深さ（ｄＳＴＩ）をもつ長手方向に延在する長溝によって互いから分離された長手方向に延在する複数本の活性ストライプを含み、
前記活性ストライプは、前記溝深さ（ｄＳＴＩ）よりも浅い接合深さ（ｄＳｉ）をもつｐ−ｎ接合を有し、かつ、前記活性ストライプの幅（ＷＳｉ）は、前記ストライプにおけるｐ−ｎ接合の空乏長さ（ｌｄｅｐｌ）よりも短いことを特徴とする半導体デバイス。
【請求項９】
前記半導体デバイスは、前記活性領域の周りに浅溝分離領域をさらに具え、該浅溝分離領域は、前記長溝と同じ溝深さｄＳＴＩと、同じ充填物を有する溝である請求項８記載の半導体デバイス。
【請求項１０】
前記ｐ−ｎ接合の前記接合深さは、前記ｐ型領域、前記ｎ型領域か、又は、前記ｐ−ｎ接合に隣接した前記ｐ型領域と前記ｎ型領域の双方の前記注入深さによって画定される請求項８又は９記載の半導体デバイス。
【請求項１１】
前記活性コンポーネントは、
第１導電型になるようにドーピングされたドレインコンタクト領域と、
前記第1導電型になるようにドーピングされたソースコンタクト領域と、
前記第１導電型とは逆の第２導電型になるようにドーピングされた、前記ソースコンタクト領域に隣接するチャネル領域と、
前記チャネル領域との間に前記ｐ−ｎ接合を画定し、前記チャネル領域と前記ドレインコンタクト領域との間で長手方向に延在し、前記第１導電型になるようにドーピングされたドリフト領域と、
前記ソースコンタクト領域と前記ドリフト領域の間で前記チャネル領域にわたって延在する絶縁ゲートと
を含むトランジスタであり、
前記複数の活性ストライプは、前記ｐ−ｎ接合を横切って延在する請求項８、９又は１０記載の半導体デバイス。
【請求項１２】
前記長溝は、前記チャネル領域内に部分的にのみ延在する請求項１１記載の半導体デバイス。
【請求項１３】
前記活性コンポーネントは、ｐ型領域とｎ型領域を、それらの間に位置するｐ−ｎ接合や、前記ｐ型領域と前記ｎ型領域にそれぞれ接続されたコンタクトとともに有するダイオードである請求項８、９又は１０記載の半導体デバイス。
【請求項１４】
前記活性ストライプが先細形状である請求項８〜１３のいずれか１項記載の半導体デバイス。
【請求項１５】
前記活性ストライプは、前記ｐ−ｎ接合から延在し、かつ前記ｐ−ｎ接合に隣接した端部で、他の端部よりも狭くなる側面範囲を有するように先細にする請求項１４記載の半導体デバイス。
【請求項１６】
前記浅溝は、少なくとも4の誘電率を有する絶縁物で充填される請求項８〜１５のいずれか１項記載の半導体デバイス。
【請求項１７】
前記デバイスは、前記接合深さ（ｄＳｉ）が、所定の半導体厚さであり、かつ前記長溝が、前記所定の半導体厚さを超えて前記溝深さ（ｄＳＴＩ）まで延在するように、絶縁体又は絶縁基板上に前記所定の半導体厚さの半導体層を含むＳＯＩデバイスである請求項８〜１６のいずれか１項記載の半導体デバイス。
【請求項１８】
請求項８〜１７のいずれか１項記載の半導体デバイスを含む集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法、半導体デバイス及び該半導体デバイスを含んだ集積回路、特に、絶縁破壊電圧が相対的に高い半導体デバイスの製造方法に関連する。
【背景技術】
【０００２】
ｐ−ｎ接合を含む半導体の中では、例えば、電界効果トランジスタ、バイポーラトランジスタ又はサイリスタのように複雑なデバイスはもちろんのこと、より単純なダイオードなども含めて、高いドーピングレベルが直列抵抗を減少させる。しかしながら、他方では、低いドーピングレベルが、高い逆電圧が加えられることを許容する。これらの量の間にはトレードオフがあり、単一のダイオードにとって最高の達成可能な妥協点は１Ｄシリコンリミットとして知られている。
【０００３】
多くの構造は、前記１Ｄリミットよりも良好な結果を出すことが知られている。そのような構造は、表面電解緩和（ＲＥＳＵＲＦ）構造として、一般的に知られている。接合形態、又は、フィールドプレート若しくは半絶縁膜を用いたフィールド形態が用いられる。
【０００４】
別のアプローチは、絶縁層を用いる接合を示したものであり、特許文献１がこの技術の一例である。
【特許文献１】欧州特許公開第519742号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、これらのアプローチは、複雑な製造プロセスを全く著しく増大させ、特に、それらは、追加のマスク及び通常のプロセスにはないプロセスステップを必要とするため、大抵の場合、前記通常のプロセスと両立しない。そのような追加のプロセスステップを加えると大きなコストがかかる。
【０００６】
そのため、高い絶縁破壊電圧を提供する別の方法が必要である。
【課題を解決するための手段】
【０００７】
本発明によれば、請求項１に半導体デバイスの製造方法が提供されている。
【０００８】
溝は絶縁体で充填されており、例えば、前記溝は、より従来のＲＥＳＵＲＦ型のデバイスに見られるような、導電体、抵抗フィールドプレート又は電極を含んではいない。前記絶縁体の使用は、製造方法をより容易にする。
【０００９】
溝に充填された絶縁体を用いて、全ての活性領域の周囲に浅溝隔離を設けることによりデバイスの活性領域を形成するため、一般的に使用される従来のプロセス中の前記溝隔離のステップは、好適には、前記浅溝を形成するものであり、それゆえ、前記浅溝間の活性ストライプを形成するものであった。
【００１０】
前記浅溝の使用に関する１つの問題としては、その名が指すように、それらは浅く、ｎウェルを形成するための埋め込みステップに比べて一般的に深くないことである。このように、仮に全てが前記浅溝隔離を用いるものである場合、前記活性ストライプは、一般的に、前記溝隔離の下で互いにつながることになり、その結果、前記表面電界緩和効果に重大な害を与えることになるであろう。
【００１１】
本発明者は、前記浅溝よりも浅い結合深さをもつｐ−ｎ接合を有する前記活性ストライプの形成によってこの問題に対応することにした。
【００１２】
本発明は、特に、絶縁ゲートトランジスタを形成するために用いられる。この場合、活性部の形成は以下を含む。：
−第１導電型のドレイン領域及びソース領域の形成
−前記ドレイン領域と前記ソース領域との間の第１の導電型とは反対の、第２導電型のチャネル領域の形成、及び
−前記チャネル領域上の絶縁ゲートの形成
【００１３】
あるいは、前記発明はダイオードの発明に用いられることもある。このように、実施形態の中では、活性部を形成する前記ステップは以下を含む。：
−それらの間にｐ−ｎ接合を有するｐ型領域及びｎ型領域の形成、並びに前記ｐ型及びｎ型領域に対するコンタクトの形成
【００１４】
前記長手方向の活性ストライプは、該長手方向の活性ストライプの前記深さを決めるための前記浅溝隔離よりも浅い打ち込み深さにドーパント埋め込みするシャロードーピングステップを用いて埋め込むことにより形成される。
【００１５】
前記シャローストライプは、同じような段階的ドーピング効果を有する故に更なる前記破壊電圧を改良する先細形状であってもよい。
【００１６】
前記浅溝は、4以上の誘電定数を有する絶縁体が充填され；これは、二酸化シリコンを用いて達成できる効果を超えて前記ＲＥＳＵＲＦ効果を増大させる。
【００１７】
前記浅溝は、前記プロセスの浅溝隔離の溝に用いられるものであれば、どんな深さであっても構わない。例えば、前記深さを100nm〜2μmの範囲内にすることもできるし、例えば200nm〜600nmとすることもできる。
【００１８】
別の態様として本発明は、請求項８によると半導体デバイスと関連がある。
【００１９】
前記デバイスは、浅溝隔離領域の中に活性領域を有することができ、前記活性領域周囲の前記浅溝隔離領域の深さ及び充填物は、前記活性ストライプを決める前記長手方向に延在する溝の前記深さ及び充填物と同じである。
【００２０】
前記活性コンポーネントとしては、例えば、ダイオード、絶縁ゲート電界効果トランジスタ又はその他のコンポーネントのタイプがある。
【００２１】
前記活性ストライプは、先細形状でも良い。
【００２２】
前記溝は、絶縁体、具体的には4以上の誘電定数を有するものが充填される。
【００２３】
集積回路中の本発明によるデバイスの統合がすぐに可能となる。従って、本発明は、上記に示したように半導体デバイスを含んだ集積回路も含む。
【発明を実施するための最良の形態】
【００２４】
図１及び図２に言及すると、本発明の第１実施形態は、図１の平面図や、図１のＡ−Ａ線に沿った側断面図である図２に見られる、ｐ−ｎ接合ダイオード半導体デバイス２である。
【００２５】
前記ダイオード構造１８は、第１の（上側の）主表面６、及び対向する第２主表面８を有する基板４上に形成される。前記基板は少量ドープされたｐ型（ｐ−）である。
【００２６】
前記ダイオードは、酸化物１４で充填された長手方向に延在する絶縁された浅い長溝１２によって分離された、長手方向に延びる複数本の活性ストライプ１０を含む。前記長溝は、この実施形態では、例えば、100〜500nmの範囲である前記長溝の溝深さｄＳＴＩと、0.01〜1μmの範囲である長溝の幅ＷＳＴＩを有する。他の標準的な製造方法を用いた代案の実施形態が、異なる幅や深さを有することができることは理解されるであろう。
【００２７】
前記半導体デバイスの活性領域１９は、絶縁溝１６によって取り囲まれかつ画定され、この絶縁層は、長手方向に延在する前記長溝１２と同じ深さと同じ充填物を有し、同様のプロセス工程で形成することができる。
【００２８】
各活性ストライプ１０は、高いドープ量のｐ＋型のコンタクト領域２０、前記コンタクト領域２０から長手方向に延在するｐ型領域２２、前記ｐ型領域から長手方向に延在するｎ型領域２４、及びｎ＋型コンタクト領域２８を含み、それゆえ、前記ｐ型領域２２及びｎ型領域２４の間の界面にｐ−ｎ接合２６を画定する。コンタクト３０は、前記ｐ＋領域２０及び前記ｎ＋領域２８と接触している第１主表面６上に設けられる。
【００２９】
活性ストライプの幅はＷｓｉであり、接合深さはｄｓｉである。典型的な幅は、0.01μm〜1μmである。好ましい実施形態では、前記幅は100nm〜500nmの範囲である。
【００３０】
前記長手方向に延在するｐ型及びｎ型領域のドーピングレベルは、典型的には、1016〜1018cm−3の範囲であり、それらのレベルを同じにすることもできるが、同じである必要はない。より高いドーピングレベルが、前記コンタクト領域２０、２８に用いることができる。
【００３１】
この実施形態では、ｎ型領域２４の深さが前記ＳＴＩ深さよりも浅く、その結果、前記ｐ型及びｎ型領域２２、２４間の前記ｐ−ｎ接合２６の接合深さもまた、前記ＳＴＩ深さよりも浅いので、前記ｐ−型領域２２は前記ＳＴＩ深さよりも深くできる。
【００３２】
１本のストライプ１０を示す図３に図解されるように、前記ｐ−ｎ接合位置で前記ストライプに沿った空乏領域３０が存在する。図３はまた、30Vの逆バイアスを印加したｐ−ｎ接合とともに等電位線３２を示したものである。
【００３３】
この空乏領域の長さｌｄｅｐｌは、十分に狭い活性ストライプの幅に対して観察される「誘電ＲＥＳＵＲＦ（誘電表面電界緩和）」効果によって影響を受ける。前記誘電ＲＥＳＵＲＦ効果は、同じドーピングレベルをもつ幅広のｐ−ｎ接合と比較して、前記空乏領域の長さを増大させる。電圧を、前記ｐ型及び前記ｎ型領域２２、２４の間に印加すると、幅広のｐ−ｎ接合では、付与することが必要な電荷だけが、前記半導体デバイスの前記空乏領域を横切って、有効キャパシタにチャージアップすることである。前記空乏領域は、この電荷を付与する。
【００３４】
誘電体により囲まれている幅の狭いストライプでは、ｐ型領域２２とｎ型領域２４の間の電圧を維持するために前記誘電体内の電界を維持すべくチャージされることも必要とする前記誘電体を通して、付加的なキャパシタンスが有効に存在する。この付加的なキャパシタンスに対する電荷もまた、前記幅の狭いストライプ内でより長い前記空乏領域によってもたらされなければならない。
【００３５】
結果的に、いずれか所定の逆バイアスに対し、より長い空乏長さによって、前記空乏領域を横切って低減された電界をもたらす。このように、幅の狭いストライプを有するデバイスの破壊電圧は、より幅広のデバイスの破壊電圧をよりも高められる。これらのダイオードは、それら自体が示す誘電ＲＥＳＵＲＦ効果のため、ＤＩＥＬＥＲダイオードとして称されるであろう。
【００３６】
図１及び図２に従って製造されたダイオード上で実験が行なわれ、それらの結果を図４〜図６に示される。
【００３７】
前記ドリフト領域４２の前記ドーピング量は、特に他に記載された場合を除いて、デバイス内で2×1017〜3×1017cm3である。用いられるゲート酸化物厚さは、6.1nmである。
【００３８】
前記ドリフト領域の、前記ＳＴＩ溝１２及び前記活性ストライプ１０の幅は変化させた。
【００３９】
図４は、曲線９０として前記（ＳＴＩ）長溝のない標準ダイオード（１Ｄ）に対し、逆バイアスの関数としての逆電流を示したものである。図４はまた、曲線９２として、0.3〜0.8μmまで変化する長溝１２のいくつかの幅に対し、逆バイアスの関数としての逆電流も示してある。図４の実験では、活性ストライプ１０が２００ｎｍの幅を有している。
【００４０】
図５は、前記活性ストライプ１０が90nmの幅を有すること及び前記（ＳＴＩ）長溝１２の幅が150〜200nmの間で変化すること以外は、同様の実験を示している。
【００４１】
図６は、種々の活性ストライプ幅に対し、同じ曲線であるが、前記活性ストライプ１０と溝１２とが一定比（1：2）である場合を示したものである。
【００４２】
図からわかるように、前記活性ストライプの幅が増加するにつれて、絶縁破壊電圧の高まりが減少する。特に、前記幅が前記空乏長さｌｄｅｐｌと同程度に増加すると、前記効果は減少し、前記空乏長さｌｄｅｐｌより十分に大きい幅に対し、前記効果は最小となる。
【００４３】
前記第１実施形態の利点は、ここで説明されるように、前記デバイスの前記製造方法が従来のプロセスにおいて達成できることである。他の標準的なプロセスを行なってもよいけれども、選択される従来のプロセスは、standard Crolles2 Alliance 90nmプロセスである。
【００４４】
前記長溝１２を形成するため、浅溝分離（ＳＴＩ）マスク３４（図７）は、パターンを設けるために用いられる。前記マスクの固体領域３９は、完成したデバイスの活性領域１９を画定する。前記固体領域３９は、前記活性領域１９の周りに、浅い溝１６の位置を画定する複数の開口であるパターン要素３６によって囲まれている。パターン要素３８は、完成したデバイスにおける活性ストライプ１０間の前記長溝１２の位置を画定する開口である。
【００４５】
前記長溝は、その後、エッチングされ、酸化物で充填されて、図１及び図２の構造を形成する。このようにして、前記プロセスにおける標準である、単一のＳＴＩパターニング工程を用いては、前記活性領域１９の周りの浅溝隔離１６と、前記長手方向に延在する長溝１２の双方を形成する。
【００４６】
前記長溝を形成した後、処理は、前記デバイスを完成させるため、標準的なプロセスを用いて継続する。
【００４７】
通常は、前記ＳＴＩ分離工程は、その名前が暗示するように、前記ＳＴＩ工程が、活性デバイス（能動素子）のウェルを形成するのに用いられる大部分の従来の注入よりも浅い、おそらく400nmの深さの浅溝を形成するので、活性領域を画定するためデバイス内に用いることができない。しかしながら、非常に異なる目的に対し、標準的なプロセスの浅い閾値調整注入法を用いることによって、前記ｎ型領域２４を形成するため、複数本の浅い長溝１２が、互いからｐ−ｎ接合２６をうまく分離するように十分に深くなるように、前記ｐ−ｎ接合深さは、この領域２４の前記深さまで延びるのみである。
【００４８】
前記ｐ型領域２２は、前記ｐ−ウェルを注入するために通常用いられる、標準的なマスクや注入工程を用いて製造される。ｎ型領域２４は、通常のｎ−ウェルプロセスを用いて製造することはできない。なぜなら、そのプロセスの深さは深すぎるからである。したがって、前記ｎ型領域２４は、約200nmの深さまでｎ型ドーパントを注入したｐ型電界効果トランジスタの閾電圧を調整するために通常用いられる処理工程を用いて製造される。
【００４９】
コンタクト領域２０、２８は、コンタクト領域を注入するために用いられる標準的な工程を用いて注入される。
【００５０】
これは、図１及び図２に示されている構造となる。
【００５１】
工程の順番は、本発明にとって臨界的ではないことに留意すべきである。
【００５２】
このように、本発明は、標準的なプロセス工程に過ぎない方法を用いて、高められた絶縁破壊電圧を有するダイオードの製造を可能にする。
【００５３】
本発明は、単にダイオードにとって有用であるだけではなく、多くの他のデバイスタイプにとっても有用である。例えば、本発明の第２の実施形態では、前記活性コンポーネント１８は、図８に示されているように拡張したドレインを有するｎ−ＭＯＳトランジスタである。
【００５４】
前記トランジスタは、ｐ−型チャネル領域４０、通常は拡張したドレイン４２、４４の部分として考えられるｎ−型ドリフト領域４２、一以上のｎ＋型ドレイン領域４４、および前記チャネル領域４０内における複数のｎ＋型ソースコンタクト４６を含む。この配置の代わりに、ソースコンタクトは、ドレインコンタクト領域４４と同様である１の長いストライプとすることもできるし、又は、別の方法で形成することもできる。絶縁ゲート５０は、前記チャネル領域４０にわたって設けられる。ｐ＋コンタクト領域４９はまた、前記チャネル領域４０に本体接点を付与するために設けられる。
【００５５】
前記ドリフト領域４２は、浅溝分離構造５２によって区分される、複数本の長手方向に延在するストライプ４８を有する。図８のトランジスタでは、前記浅溝分離構造５２が、前記ドリフト領域４２の長さにわたって延在しているが、前記チャネル領域４０の全体にまでは延在しないことに留意すべきである。これは、大きなチャネル幅のため、前記チャネル抵抗の顕著な低減を可能にする。さらに、前記チャネル領域を貫通する浅溝分離構造を有していないことにより、閾電圧のような狭いチャネル効果を最小にすることができる。
【００５６】
図８の構造は、前記絶縁ゲートの付与、前記分離構造５２のより短い長さ、及び図１及び図２のｐ＋型コンタクトの代わりにｎ＋型ソースコンタクトの使用を除いて、図１及び図２の構造と同様である。
【００５７】
図１及び図２の前記実施形態と同様に、前記ｎ−型ドリフト領域４２は、前記ゲートの下方への注入によってトランジスタの閾電圧を調整するため、標準的なプロセスに通常用いられる浅い注入工程を用いて形成される。これは、約200nmの前記プロセス中に用いられる深さであり、約400nmの前記浅溝５２の深さよりも浅い、浅いドリフト領域を付与する。
【００５８】
そのため、図８の前記構造は、標準的なマスクの適当なレイアウトを有する同様の標準的なプロセスを用いて、図１及び図２の方法と同様の方法により製造することができる。前記プロセスは、前記絶縁ゲート５０を形成するステップを追加することが必要であるが、これらは当然、前記標準的なプロセスに含まれる。
【００５９】
このように、図８の前記配置は、標準的なプロセスを用いて容易に製造される絶縁破壊が強化されたトランジスタを示す。
【００６０】
別の実施形態としては、前記ドリフト領域４２の前記長さと同じ長さの前記ゲート５０の下に完全に延在する前記隔離構造５２を除いて図８の実施形態と同様である図９に示されている。
【００６１】
図１０は、前記ＳＴＩ領域が前記ドリフト領域の中で部分的に延在しているさらなる別の実施形態を示している。
【００６２】
前記絶縁破壊電圧の改善は、前記ダイオードに得られる改善に酷似したこれらのデバイスに得られる。
【００６３】
本発明の前記トランジスタも、オン状態でいい結果を与える。図１１は、前記長溝５２がない従来のトランジスタにおける、測定した電流と−ドレインソース間電圧との関係を示しており、図１２は、本発明によるトランジスタにおける前記同様の関係を示す。ここで留意すべきは、本発明による前記トランジスタ（図１２）は、図１１の従来技術のトランジスタの前記ドレイン電圧よりも２倍の能力がある。
【００６４】
図１３は、先細の浅溝５２及びそれに応じて先細のストライプ４８を有する配置の別のトランジスタを示している。前記ストライプ４８は、前記ドレイン４４前記ゲート５０の下の終端部が細くなっており、前記ドレイン４４の部分は幅がより広がっている。これは、前記絶縁破壊電圧及び抵抗間の前記妥協点をさらに改良する、前記延在するドレイン領域にわたって段階的にドーピングされることになる。
【００６５】
この先細の溝を有する処理に、前回の実施形態のように、前記浅溝５２は、前記ｐ−ボディ領域４０の、完全に又は一部だけにわたって延在している。前記ボディ領域内の前記浅溝の前記幅は、好ましくは、一定であり（先細ではない）、好ましくは前記ｐ−ｎ接合部分の前記幅と同等である。その上、前記先細の浅溝５２についても、前記ドリフト領域４２の中に部分的に延在している。
【００６６】
上述の前記実施形態は、単体のトランジスタ及びダイオードについての言及を記載しているが、標準的なプロセスを用いて製造された前記トランジスタ及びダイオードの前記能力は、集積回路中にそのような能力が向上した標準のトランジスタを含むことを、極めて容易にする。そのような集積回路中に、前記トランジスタ及びダイオードを統合するための能力は、前記実施形態の主要な利点である。
【００６７】
本発明は、このように、コアＩＣライブラリーで利用できるトランジスタを超えた、改良された破壊電圧を有するトランジスタを提供できる。これらは、入力／出力機能、アナログ機能又は電圧管理／増幅に必要とされる。
【００６８】
このように、本発明は、参照番号６０のスケールではなく大きく概略化されて示されている追加の構成要素ははもちろんのこと（図１３）、上述の大きく優れたデバイスを含む集積回路にも関連している。このような追加の構成要素は、図１３の前記トランジスタだけではなく、もちろんどんなデバイスも含まれる。
【００６９】
これらの実施形態の発達により、用いられる前記半導体本体は、従来の半導体基板ではないが、代わりに絶縁基板状の半導体である。第１の態様としては、半導体本体は、例えば前記ウェーハの上に酸化層上のように、絶縁処理したウェーハ上に形成され、前記浅溝は、前記半導体本体の厚さ全体を通して形成され、言い換えれば、前記半導体本体は薄い。酸化層８２により覆われた、前記絶縁基板８０及び前記薄い半導体本体８４が、一例として図１４中に示されている。前記半導体本体８４を通って前記酸化層８２の中にまで伸びる前記長溝１６、１２も示されている。図８、１０、１３で示されている前記第１主表面のどんな種々のパターンでも、この処理に用いることができる。例えば酸素によって絶縁化されたシリコンやサファイアのように、どんな適正な絶縁基板でも用いることができる。
【００７０】
前記絶縁基板上の前記半導体本体は、同じような構造を上層として用いた場合の前記長溝の深さよりも厚い。
【００７１】
本発明は、新たな集積回路を、以前に十分なプロセス修正が必要とされていた標準的なプロセスを用いて製造することができる。かかる用途は、ｄｃ−ｄｃコンバータ、パワーマネジメントユニット及びディスプレイドライバーを含む。
【００７２】
さらに、技術的に優れたそれらは、特別な実施形態として述べられるプロセスへの多くの修正が可能であることが評価される。
【００７３】
例えば、前記浅溝を酸化物や、１種の酸化物で充填することは必ずしも必要ではなく、シリコンナイトライドのような他の物質、又は低いドープ量の（好ましくはドーピングされていない）ポリシリコンを用いることもできる。
【００７４】
かかる物質は、二酸化シリコンよりも高い誘電定数ｋ（ｋは、二酸化シリコン：3.9、シリコンナイトライド：7.5、低いドープ量のポリシリコン：11.7である）を有している。それに応じて、好ましい配列として、前記実施形態の前記長溝のいくつかに充填している前記酸化物は、4以上、好ましくは7以上の誘電定数を有する物質に置き換えることができる。そのような場合、本発明による前記デバイスの前記活性領域１９内で前記長手方向に延在した溝１２、１４、５２だけが、高い誘電定数を有する前記誘電物質により充填されており、一方、その他（このデバイス以外）の浅溝は、前記標準的な絶縁体によって充填されている。特定の処理において、前記ドリフト領域４２に隣接した前記長溝５２は、前記高い誘電物質によって充填され、前記チャネル領域４０内のこれらの溝の前記残った部分、及び前記デバイスの周りの前記長溝１６は、例えば二酸化シリコンのような低い誘電物質によって充填されている。
【００７５】
前記用いられる基板は、シリコンである必要なく、ガリウムヒ素、インジウムリン化物、及び多くのものを用いることができる。
【００７６】
さらに、図８、９、１０及び１３の前記実施形態は、ｐ型チャネル領域及びｎ型ソース及びドレイン領域を用いるとはいえ、本発明は、ｎ型のチャネル、及び／又はｐ型のソース並びにドレインを用いるトランジスタに対して、同時に適用できることが好ましい。本発明は、ダイオード及び絶縁ゲート電界効果トランジスタだけに限定されることはなく、どんなデバイス、例えばゲートバイポーラトランジスタなど、にも適用できる。
【００７７】
前記半導体本体は、単結晶、上部に形成されたエピ層を有する単結晶、又はＳＯＩ若しくはサファイア上にシリコンを設けた他の技術などを用いることも可能である。
【００７８】
前記長溝の前記長さは、記載されている前記実施形態中において同じではなく、時には、前記長溝が前記ドリフト領域にわたり、時には、前記ｐ−ｎ接合にわたることに留意する。
【００７９】
前記詳細な説明及び特許請求の範囲は、「ｐｎ接合」という用語を使用し、これは、ｐ型物質が固有の物質によりｎ型物質から分離されている「ｐ−ｉ−ｎ接合」を含むことも意図する。このような場合、前記ｐ−ｎ接合及びその深さは、前記ｐ−ｉ−ｎ構造全体によって決められる。
【図面の簡単な説明】
【００８０】
本発明を、より理解するために、単純に一例として、添付の図面を参照して、実施形態が説明されている。なお、前記図面は縮尺がない。ある構成要素は、種々の図の中で参照番号のようなものが与えられている。
【図１】図１は、本発明に従う半導体デバイスの第１実施形態の平面図である。
【図２】図２は、図１の前記半導体デバイスの側断面図を示す。
【図３】図３は、図１の前記デバイスの１つのストライプのｐ−ｎ接合を示す図である。
【図４】図４は、図１に従うデバイスの浅溝の幅の関数として絶縁破壊電圧を示したグラフである。
【図５】図５は、図１に従うデバイスの浅溝の幅の関数として絶縁破壊電圧を示したグラフである。
【図６】図６は、図１に従うデバイスの浅溝の幅の関数として絶縁破壊電圧を示したグラフである。
【図７】図７は、図１のデバイスの製造に用いられるマスクレイアウトを示す図である。
【図８】図８は、本発明に従う半導体デバイスの第２実施形態の平面図である。
【図９】図９は、本発明に従う半導体デバイスの第３実施形態の平面図である。
【図１０】図１０は、本発明に従う半導体デバイスの第４実施形態の平面図である。
【図１１】図１１は、種々の浅溝の幅及び活性領域の幅をもつ、図８に従うデバイスを使用することによって得られた実験結果を示すグラフである。
【図１２】図１２は、種々の浅溝の幅及び活性領域の幅をもつ、図８に従うデバイスを使用することによって得られた実験結果を示すグラフである。
【図１３】図１３は、本発明に従う半導体デバイスの第５実施形態の平面図を示す。
【図１４】図１４は、本発明に従う半導体デバイスの第６実施形態の側断面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成20年2月22日(2008.2.22)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
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【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
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【国際調査報告】
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