(57)【要約】  高密度のモノリシックな三次元メモリアレイにおける使用に適したメモリセルを説明する。メモリセルの好ましい実施形態において、比較的低い温度で結晶化させることができるゲルマニウムまたはゲルマニウム合金で形成された半導体接合ダイオードが、導体間に配置されて形成される。低温度材料の使用により、導体を銅またはアルミニウムで形成することが可能になり、銅およびアルミニウムは両方とも、非常に小さいフィーチャサイズで十分な電流を提供する、非常に密なスタックアレイを見越した、低抵抗率材料である。
2008544481.tif 000002
【特許請求の範囲】
【請求項１】
モノリシックな三次元メモリアレイを形成する方法であって、
基板上方に第１のメモリレベルを形成するステップであって、第１のメモリレベルが第１の複数のメモリセルを含み、各第１のメモリセルが半導体材料を含むステップと、
第１のメモリレベル上方に第２のメモリレベルをモノリシック的に形成するステップと、を含み、
モノリシックな三次元メモリアレイを形成する間、アレイ形成時の処理温度が約５００℃超えない方法。
【請求項２】
請求項１記載の方法において、
処理温度が、約４５０℃を超えない方法。
【請求項３】
請求項１記載の方法において、
処理温度が、約４００℃を超えない方法。
【請求項４】
請求項１記載の方法において、
処理温度が、約３７５℃を超えない方法。
【請求項５】
請求項１記載の方法において、
処理温度が、約３５０℃を超えない方法。
【請求項６】
請求項１記載の方法において、
基板が、単結晶シリコンを含む方法。
【請求項７】
請求項１記載の方法において、
各メモリセルがダイオードを含み、前記ダイオードが半導体材料を含む方法。
【請求項８】
請求項７記載の方法において、
半導体材料が、多結晶である方法。
【請求項９】
請求項８記載の方法において、
多結晶半導体材料が、ゲルマニウムまたはゲルマニウム合金である方法。
【請求項１０】
請求項１記載の方法において、
各メモリセルが、アンチヒューズをさらに含む方法。
【請求項１１】
請求項１０記載の方法において、
アンチヒューズが、酸化物、窒化物、または酸窒化物層を含む方法。
【請求項１２】
請求項１記載の方法において、
第１のメモリレベルが第１の複数の底部導体および第１の複数の頂部導体をさらに含み、第１の底部導体または第１の頂部導体がアルミニウムまたは銅を含む方法。
【請求項１３】
請求項１記載の方法において、
半導体が、第１の伝導率タイプを有する第１のドープされた半導体材料および第２の伝導率タイプを有する第２のドープされた半導体材料を含む方法。
【請求項１４】
モノリシックな三次元メモリアレイであって、
ａ）第１のメモリレベルであって、
ｉ）第１のアルミニウム層または第１の銅層を含む第１の複数の底部導体と、
ｉｉ）第１の底部導体上方の、ゲルマニウムまたはゲルマニウム合金を含む第１の複数の柱形ダイオードと、
ｉｉｉ）第１のダイオード上方の、第２のアルミニウム層または第２の銅層を含む第１の複数の頂部導体と、を含む、第１のメモリレベルと、
ｂ）第１のメモリレベル上方でモノリシック的に形成された第２のメモリレベルと、
を含むモノリシックな三次元メモリアレイ。
【請求項１５】
請求項１４記載のモノリシックな三次元メモリアレイにおいて、
第１の底部導体が、実質的に平行でありかつ第１の方向に延び、
第１の頂部導体が、実質的に平行でありかつ第１の方向と異なる第２の方向に延びるモノリシックな三次元メモリアレイ。
【請求項１６】
請求項１５記載のモノリシックな三次元メモリアレイにおいて、
第１の底部または頂部導体がアルミニウムを含み、
第１のアルミニウム層を被着させ、
第１の底部または頂部導体を形成するために、第１のアルミニウム層をパターン形成およびエッチングすることにより、形成されるモノリシックな三次元メモリアレイ。
【請求項１７】
請求項１５記載のモノリシックな三次元メモリアレイにおいて、
第１の底部または頂部導体が銅を含みかつダマシン法により形成されるモノリシックな三次元メモリアレイ。
【請求項１８】
第１のメモリレベルを形成する方法であって、
銅またはアルミニウムを含む、第１の方向に延びる第１の複数の実質的に平行で、実質的に共平面のレール形底部導体を形成するステップと、
第１の底部導体上方に、ゲルマニウムまたはゲルマニウム合金を含む第１の複数のダイオードを形成するステップと、
銅またはアルミニウムを含む、第１の方向と異なる第２の方向に延びる第１の複数の実質的に平行で、実質的に共平面のレール形頂部導体を第１のダイオード上方に形成するステップと、を含み、
第１のメモリレベルを形成する間、処理温度が５００℃を超えない方法。
【請求項１９】
請求項１８記載の方法において、
第１のメモリレベルを形成する間、処理温度が４００℃を超えない方法。
【請求項２０】
請求項１８記載の方法において、
第１のメモリレベルを形成する間、処理温度が３５０℃を超えない方法。
【請求項２１】
請求項１８記載の方法において、
前記第１の底部導体を形成するステップが、
アルミニウム層を被着させるステップと、
第１の底部導体を形成するために、アルミニウム層をパターン形成およびエッチングするステップと、
第１の底部導体の上およびそれらの間に第１の誘電性材料を被着させるステップと、
第１の底部導体および第１の誘電性材料を同時露出させる実質的に平坦な表面を形成するために平坦化するステップと、
を含む方法。
【請求項２２】
請求項２１記載の方法において、
前記第１のダイオードを形成するステップが、
ゲルマニウムまたはゲルマニウム合金積層を実質的に平坦な表面上方に被着させるステップと、
第１の柱を形成するために、積層をパターン形成およびエッチングするステップと、
を含む方法。
【請求項２３】
請求項１８記載の方法において、
前記第１の底部導体を形成すステップが、
第１の誘電性材料を被着させるステップと、
複数の実質的に平行な溝を誘電性材料中にエッチングするステップと、
第１の誘電性材料上に銅を被着させ、溝を満たすステップと、
銅の過剰分を除去し、第１の底部導体および第１の誘電性材料を同時露出させる実質的に平坦な表面を形成するステップと、
を含む方法。
【請求項２４】
請求項２３記載の方法において、
前記第１のダイオードを形成するステップが、
ゲルマニウムまたはゲルマニウム合金積層を実質的に平坦な表面上方に被着させるステップと、
第１の柱を形成するために、積層をパターン形成およびエッチングするステップと、
を含む方法。
【請求項２５】
請求項１８記載の方法において、
第１のダイオードの１つと第１の頂部導体の１つとの間、または第１のダイオードの１つと第１の底部導体の１つとの間に各々配置された第１の誘電破壊アンチヒューズを形成するステップをさらに含む方法。
【請求項２６】
一度にプログラム可能な不揮発性メモリセルであって、
底部導体と、
底部導体上方の多結晶ダイオードと、
ダイオード上方の頂部導体と、を含み、
セルがプログラムされた後、頂部導体と底部導体との間に約１ボルトが印加された場合に、ダイオードを通って流れる電流が少なくとも約１００μＡである一度にプログラム可能な不揮発性メモリセル。
【請求項２７】
請求項２６記載の一度にプログラム可能な不揮発性メモリセルにおいて、
ダイオードが半導体材料を含み、前記半導体材料が、ゲルマニウムまたはゲルマニウム合金である一度にプログラム可能な不揮発性メモリセル。
【請求項２８】
請求項２７記載の一度にプログラム可能な不揮発性メモリセルにおいて、
ゲルマニウム合金が、少なくとも２０原子％ゲルマニウムである一度にプログラム可能な不揮発性メモリセル。
【請求項２９】
請求項２７記載の一度にプログラム可能な不揮発性メモリセルにおいて、
ゲルマニウム合金が、少なくとも５０原子％ゲルマニウムである一度にプログラム可能な不揮発性メモリセル。
【請求項３０】
請求項２７記載の一度にプログラム可能な不揮発性メモリセルにおいて、
ゲルマニウム合金が、少なくとも８０原子％ゲルマニウムである一度にプログラム可能な不揮発性メモリセル。
【請求項３１】
請求項２６記載の一度にプログラム可能な不揮発性メモリセルにおいて、
底部導体または頂部導体が、アルミニウム合金を含む一度にプログラム可能な不揮発性メモリセル。
【請求項３２】
請求項２６記載の一度にプログラム可能な不揮発性メモリセルにおいて、
底部導体または頂部導体が、本質的に銅または銅の合金から成る層を含む一度にプログラム可能な不揮発性メモリセル。
【請求項３３】
請求項２６記載の一度にプログラム可能な不揮発性メモリセルにおいて、
セルが、誘電破壊アンチヒューズをさらに含む一度にプログラム可能な不揮発性メモリセル。
【請求項３４】
請求項３３記載の一度にプログラム可能な不揮発性メモリセルにおいて、
誘電破壊アンチヒューズが、ダイオードと直列に配置される一度にプログラム可能な不揮発性メモリセル。
【請求項３５】
請求項２６記載の一度にプログラム可能な不揮発性メモリセルにおいて、
セルが、基板上方で形成される一度にプログラム可能な不揮発性メモリセル。
【請求項３６】
請求項３５記載の一度にプログラム可能な不揮発性メモリセルにおいて、
基板が、単結晶シリコンを含む一度にプログラム可能な不揮発性メモリセル。
【請求項３７】
請求項２６記載の一度にプログラム可能な不揮発性メモリセルにおいて、
電流が、約１００μＡ〜約１ｍＡの間にある一度にプログラム可能な不揮発性メモリセル。
【請求項３８】
不揮発性メモリセルであって、
アルミニウムまたは銅を含む底部導体と、
少なくとも２０原子％ゲルマニウムである半導体材料を含む柱と、
アルミニウムまたは銅を含む頂部導体と、を含み、
柱が、頂部導体と底部導体との間に配置され、
半導体材料が、高抵抗状態で形成され、プログラミング電圧の印加時に、低抵抗状態のダイオードに変わる不揮発性メモリセル。
【請求項３９】
請求項３８記載の不揮発性メモリセルにおいて、
半導体材料が、少なくとも５０原子％ゲルマニウムである不揮発性メモリセル。
【請求項４０】
請求項３８記載の不揮発性メモリセルにおいて、
半導体材料が、少なくとも８０原子％ゲルマニウムである不揮発性メモリセル。
【請求項４１】
請求項３８記載の不揮発性メモリセルにおいて、
半導体材料が、少なくとも９０原子％ゲルマニウムである不揮発性メモリセル。
【請求項４２】
請求項３８記載の不揮発性メモリセルにおいて、
半導体材料が、多結晶である不揮発性メモリセル。
【請求項４３】
請求項３８記載の不揮発性メモリセルにおいて、
ダイオードが、接合ダイオードである不揮発性メモリセル。
【請求項４４】
請求項４３記載の不揮発性メモリセルにおいて、
ダイオードが、ｐ−ｉ−ｎダイオードである不揮発性メモリセル。
【請求項４５】
モノリシックな三次元メモリアレイであって、
ａ）基板上方に形成された、複数のメモリセルを含む第１のメモリレベルであって、各メモリセルが、
ｉ）アルミニウム合金を含む底部導体と、
ｉｉ）少なくとも２０原子％ゲルマニウムである半導体材料を含む柱と、
ｉｉｉ）アルミニウム合金を含む頂部導体と、を含み、
柱が、頂部導体と底部導体との間に配置され、
半導体材料が、高抵抗状態で形成され、プログラミング電圧の印加時に、低抵抗状態のダイオードに変わる、第１のメモリレベルと、
ｂ）第１のメモリレベル上方でモノリシック的に形成された第２のメモリレベルと、
を含むモノリシックな三次元メモリアレイ。
【請求項４６】
請求項４５記載のモノリシックな三次元メモリアレイにおいて、
基板が、単結晶シリコンであるモノリシックな三次元メモリアレイ。
【請求項４７】
請求項４５記載のモノリシックな三次元メモリアレイにおいて、
各メモリセルについて、底部導体、柱、および頂部導体が、別個のパターン形成ステップにおいて各々パターン形成されるモノリシックな三次元メモリアレイ。
【請求項４８】
請求項４５記載のモノリシックな三次元メモリアレイにおいて、
半導体材料が、少なくとも５０原子％ゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項４９】
請求項４５記載のモノリシックな三次元メモリアレイにおいて、
半導体材料が、少なくとも８０原子％ゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項５０】
請求項４５記載のモノリシックな三次元メモリアレイにおいて、
半導体材料が、少なくとも９０原子％ゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項５１】
請求項４５記載のモノリシックな三次元メモリアレイにおいて、
半導体材料が、多結晶であるモノリシックな三次元メモリアレイ。
【請求項５２】
モノリシックな三次元メモリアレイであって、
ａ）基板上方に形成された第１のメモリレベルであって、
ｉ）ダマシン法により形成された、銅を含む底部導体と、
ｉｉ）少なくとも２０原子％ゲルマニウムである半導体材料を含む柱と、
ｉｉｉ）ダマシン法により形成された銅を含む頂部導体を含み、
柱が、頂部導体と底部導体との間に配置され、
半導体材料が、高抵抗状態で形成され、プログラミング電圧の印加時に、低抵抗状態のダイオードに変わる、第１のメモリレベルと、
ｂ）第１のメモリレベル上方でモノリシック的に形成された第２のメモリレベルと、
を含むモノリシックな三次元メモリアレイ。
【請求項５３】
請求項５２記載のモノリシックな三次元メモリアレイにおいて、
基板が、単結晶シリコンであるモノリシックな三次元メモリアレイ。
【請求項５４】
請求項５２記載のモノリシックな三次元メモリアレイにおいて、
半導体材料が、少なくとも５０原子％ゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項５５】
請求項５２記載のモノリシックな三次元メモリアレイにおいて、
半導体材料が、少なくとも８０原子％ゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項５６】
請求項５２記載のモノリシックな三次元メモリアレイにおいて、
半導体材料が、少なくとも９０原子％ゲルマニウムであるモノリシックな三次元メモリアレイ。
【請求項５７】
請求項５２記載のモノリシックな三次元メモリアレイにおいて、
半導体材料が、多結晶であるモノリシックな三次元メモリアレイ。
【請求項５８】
モノリシックな三次元メモリアレイを形成する方法であって、
ａ）基板上方に第１のメモリレベルを、
ｉ）銅またはアルミニウム合金を含む、第１の複数の実質的に平行で、実質的に共平面の底部導体を形成するステップと、
ｉｉ）第１の底部導体上方に、ゲルマニウムまたはゲルマニウム合金を含む第１の複数のダイオードを形成するステップと、
ｉｉｉ）銅またはアルミニウムを含む、第１の複数の実質的に平行で、実質的に共平面の頂部導体を第１のダイオード上方に形成するステップと、を含む方法により形成するステップと、
ｂ）第１のメモリレベル上方で第２のメモリレベルをモノリシック的に形成するステップと、
を含む方法。
【請求項５９】
請求項５８記載の方法において、
前記第１の底部導体を形成すステップが、
アルミニウム合金層を含む導電性の層またはスタックを被着させるステップと、
第１の底部導体を形成するために、導電性の層またはスタックをパターン形成およびエッチングするステップと、
第１の底部導体の上およびそれらの間に第１の誘電性材料を被着させるステップと、
第１の底部導体および第１の誘電性材料の頂部を同時露出させる実質的に平坦な表面を形成するために平坦化するステップと、
を含む方法。
【請求項６０】
請求項５９記載の方法において、
前記第１のダイオードを形成するステップが、
実質的に平坦な表面上方にゲルマニウムまたはゲルマニウム合金の積層を被着させるステップと、
第１の柱を形成するために、積層をパターン形成およびエッチングするステップと、
を含む方法。
【請求項６１】
請求項５８記載の方法において、
前記第１の底部導体を形成するステップが、
第１の誘電性材料の層を被着させるステップと、
複数の溝を第１の誘電性材料中にエッチングするステップと、
第１の誘電性材料上に銅を被着させ、溝を満たすステップと、
銅および第１の誘電性材料を同時露出させる実質的に平坦な表面を形成するために平坦化するステップと、
を含む方法。
【請求項６２】
請求項６１記載の方法において、
前記第１のダイオードを形成するステップが、
実質的に平坦な表面上方にゲルマニウムまたはゲルマニウム合金の積層を被着させるステップと、
第１の柱を形成するために、積層をパターン形成およびエッチングするステップと、
を含む方法。
【請求項６３】
請求項５８記載の方法において、
メモリアレイを形成する間、温度が約５００℃を超えない方法。
【請求項６４】
請求項５８記載の方法において、
メモリアレイを形成する間、温度が約４５０℃を超えない方法。
【請求項６５】
請求項５８記載の方法において、
メモリアレイを形成する間、温度が約４００℃を超えない方法。
【請求項６６】
請求項５８記載の方法において、
メモリアレイを形成する間、温度が約３５０℃を超えない方法。
【請求項６７】
請求項５８記載の方法において、
第１の底部導体が、約１８０ｎｍを超えないピッチを有する方法。
【請求項６８】
請求項６７記載の方法において、
ピッチが、約１５０ｎｍを超えない方法。
【請求項６９】
請求項６７記載の方法において、
ピッチが、約１２０ｎｍを超えない方法。
【請求項７０】
請求項６７記載の方法において、
ピッチが、約９０ｎｍを超えない方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲルマニウムまたはゲルマニウム合金ダイオードを含む非常に高密度の不揮発性メモリアレイに関する。
【背景技術】
【０００２】
従来の半導体素子において、メモリセルは、メモリセルへの電気接続を提供する導電性配線と共に、単結晶シリコンウェハ基板中に製作される。一般に、これらの導体は、アレイが形成された後に形成でき、従って、メモリセル自体を形成するために必要な温度にさらされる必要がない。具体的には、頂部金属導体は、例えば、多結晶シリコン（この議論において、多結晶シリコンは、ポリシリコンと呼ばれる）の被着および結晶化の間に遭遇する通常約５５０℃を超える温度にさらされる必要がない。（ポリシリコンは、コントロールゲートおよびフローティングゲートのようなメモリ素子において用いられることがよくある。）従って、高い処理温度に耐性がないアルミニウムおよび銅のような金属は、従来の二次元半導体デバイス中の導体においてうまく使用できる。アルミニウムおよび銅は両方とも、導体における使用に望ましい非常に低抵抗率の材料である。
【０００３】
本発明の譲受人に譲渡され、本願明細書において参照により援用されているJohnsonらの米国特許第６，０３４，８８２号「Vertically stacked field programmable nonvolatile memory and method of fabrication」（特許文献１）に記載されているようなモノリシックな三次元メモリアレイにおいて、複数のメモリレベルが、単結晶シリコンウェハ基板上で交互に積み重ねられて形成される。
【０００４】
モノリシックな三次元メモリアレイにおいて、第１のメモリレベルの一部として形成された導体は、次のレベルおよび引き続き形成されるすべてのメモリレベル中のメモリセルのあらゆる素子を形成するために必要な処理温度に耐性がなければならない。メモリセルが従来の被着および結晶化技術を用いて結晶化されなければならない被着されたシリコンを含んでいれば、導体は、例えば、５５０℃を超える温度に耐性がなければならない。
【０００５】
アルミニウム配線は、約４７５℃以上の温度で軟化および押し出される傾向があり、銅は熱耐性がよりいっそう低い。従って、Johnsonらのアレイのようなアレイにおいて、より高い処理温度に耐えられる材料が、導体として使用するために好まれてきた。
【０００６】
Johnson らのメモリアレイのようなメモリアレイが、より小さい寸法に縮小されるにつれて、導体の断面積が収縮し、それらの抵抗を増大させる。従って、被着された半導体材料を含む高密度メモリデバイスを、低抵抗導体の使用を可能にする低い温度で製造するための、堅牢かつ低コストの方法が必要とされる。
【特許文献１】米国特許第６，０３４，８８２号
【特許文献２】米国特許出願第１０／３２６，４７０号
【特許文献３】米国特許出願第１０／９５５，５４９号
【特許文献４】米国特許出願第１１／０１５，８２４号
【特許文献５】米国特許出願第１０／９５４，５７７号
【特許文献６】米国特許出願第１０／８８３，４１７号
【特許文献７】米国特許出願第１０／７２８，４３６号
【特許文献８】米国特許出願第１０／８１５，３１２号
【特許文献９】米国特許出願第１１／０９７，４９６号
【特許文献１０】米国特許第５，９１５，１６７号
【非特許文献１】Edelman らの “Initial Crystallization Stage of Amorphous Germanium Films," J. Appl. Phys., 5153 (1992)
【非特許文献２】Nishiguchiらの “High quality SiO2 film formation by highly concentrated ozone gas at below 600C," Applied Physics Letters 81, pp. 2190-2192 (2002)
【非特許文献３】Hsu らの “Growth and electrical characteristics of liquid-phase deposited SiO2 on Ge," Electrochemical and Solid State Letters 6, pp. F9-F11 (2003)
【発明の開示】
【０００７】
本発明は特許請求の範囲により定義されるものであり、このセクション中のいかなる内容も、特許請求の範囲に対する限定と取られるべきではない。一般に、本発明は、ゲルマニウムまたはゲルマニウム合金ダイオードおよび低抵抗率材料で形成された導体を有する、高密度アレイ中で製作され得る不揮発性メモリセルに関する。
【０００８】
本発明の第１の態様は、モノリシックな三次元メモリアレイを形成する方法を規定し、この方法は、基板上方に第１のメモリレベルを形成するステップであって、第１のメモリレベルが第１の複数のメモリセルを含み、各第１のメモリセルが半導体材料を含むステップと、第１のメモリレベル上方に第２のメモリレベルをモノリシック的に形成するステップと、を含み、モノリシックな三次元メモリアレイを形成する間、アレイ形成時の処理温度が約５００℃を超えない。
【０００９】
本発明の別の態様は、モノリシックな三次元メモリアレイを規定し、このモノリシックな三次元メモリアレイは、ａ）第１のメモリレベルであって、ｉ）第１のアルミニウム層または第１の銅層を含む第１の複数の底部導体と、ｉｉ）第１の底部導体上方の、ゲルマニウムまたはゲルマニウム合金を含む第１の複数の柱形ダイオードと、ｉｉｉ）第１のダイオード上方の、第２のアルミニウム層または第２の銅層を含む第１の複数の頂部導体と、を含む、第１のメモリレベルと、ｂ）第１のメモリレベル上方でモノリシック的に形成された第２のメモリレベルと、を含む。
【００１０】
本発明のさらに別の態様は、第１のメモリレベルを形成する方法を規定し、この方法は、銅またはアルミニウムを含む、第１の方向に延びる第１の複数の実質的に平行で、実質的に共平面のレール形底部導体を形成するステップと、第１の底部導体上方に、ゲルマニウムまたはゲルマニウム合金を含む第１の複数のダイオードを形成するステップと、銅またはアルミニウムを含む、第１の方向と異なる第２の方向に延びる第１の複数の実質的に平行で、実質的に共平面のレール形頂部導体を第１のダイオード上方に形成するステップと、を含み、第１のメモリレベルを形成する間、処理温度が５００℃を超えない。
【００１１】
本発明の別の態様は、一度にプログラム可能な不揮発性メモリセルを規定し、このメモリセルは、底部導体と、底部導体上方の多結晶ダイオードと、ダイオード上方の頂部導体と、を含み、セルがプログラムされた後、頂部導体と底部導体との間に約１ボルトが印加された場合、ダイオードを通って流れる電流は少なくとも約１００μＡである。
【００１２】
本発明のさらに別の態様は、不揮発性メモリセルを規定し、この不揮発性メモリセルは、アルミニウムまたは銅を含む底部導体と、少なくとも２０原子％ゲルマニウムである半導体材料を含む柱と、アルミニウムまたは銅を含む頂部導体と、を含み、柱は、頂部導体と底部導体との間に配置され、半導体材料は、高抵抗状態で形成され、プログラミング電圧の印加時に、低抵抗状態のダイオードに変わる。
【００１３】
本発明の好ましい実施形態は、モノリシックな三次元メモリアレイを規定し、このモノリシックな三次元メモリアレイは、ａ）基板上方に形成された、複数のメモリセルを含む第１のメモリレベルであって、各メモリセルが、ｉ）アルミニウム合金を含む底部導体と、ｉｉ）少なくとも２０原子％ゲルマニウムである半導体材料を含む柱と、ｉｉｉ）アルミニウム合金を含む頂部導体と、を含み、柱は、頂部導体と底部導体との間に配置され、半導体材料は、高抵抗状態で形成され、プログラミング電圧の印加時に、低抵抗状態のダイオードに変わる、第１のメモリレベルと、ｂ）第１のメモリレベル上方でモノリシック的に形成された第２のメモリレベルと、を含む。
【００１４】
本発明の別の好ましい実施形態は、モノリシックな三次元メモリアレイを規定し、このモノリシックな三次元メモリアレイは、ａ）基板上方に形成された第１のメモリレベルであって、ｉ）ダマシン法により形成された、銅を含む底部導体と、ｉｉ）少なくとも２０原子％ゲルマニウムである半導体材料を含む柱と、ｉｉｉ）ダマシン法により形成された、銅を含む頂部導体と、を含み、柱は、頂部導体と底部導体との間に配置され、半導体材料は、高抵抗状態で形成され、プログラミング電圧の印加時に、低抵抗状態のダイオードに変わる、第１のメモリレベルと、ｂ）第１のメモリレベル上方でモノリシック的に形成された第２のメモリレベルと、を含む。
【００１５】
本発明の好ましい態様は、モノリシックな三次元メモリアレイを形成する方法を規定し、この方法は、ａ）基板上方に第１のメモリレベルを、ｉ）銅またはアルミニウム合金を含む、第１の複数の実質的に平行で、実質的に共平面の底部導体を形成するステップと、ｉｉ）第１の底部導体上方に、ゲルマニウムまたはゲルマニウム合金を含む第１の複数のダイオードを形成するステップと、ｉｉｉ）銅またはアルミニウム合金を含む、第１の複数の実質的に平行で、実質的に共平面の頂部導体を第１のダイオード上方に形成するステップと、を含む方法により形成するステップと、ｂ）第１のメモリレベル上方で第２のメモリレベルをモノリシック的に形成するステップと、を含む。
【００１６】
本願明細書中で説明される本発明の態様および実施形態の各々は、単独または互いに組み合わせて用いられ得る。
【００１７】
ここで、好ましい態様および実施形態を、添付図面に関連して説明する。
【発明を実施するための最良の形態】
【００１８】
図１は、後に放棄され、本願明細書において参照により援用されているHernerらの米国特許出願第１０／３２６，４７０号（以下‘４７０出願）（特許文献２）において教示されるメモリセルを示す。‘４７０出願は、好ましくは単結晶シリコンの基板上方に形成されたそのようなセルを含むモノリシックな三次元メモリアレイの製作および使用を説明している。関連するメモリアレイ、ならびにそれらの使用および製造方法は、２００４年９月２９日出願のHernerらの米国特許出願第１０／９５５，５４９号「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」（以下‘５４９出願）（特許文献３）、２００４年１２月１７日出願のHernerらの米国特許出願第１１／０１５，８２４号「Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode」（以下‘８２４出願）（特許文献４）、および２００４年９月２９日出願のHernerらの米国特許出願第１０／９５４，５７７号「Junction Diode Comprising Varying Semiconductor Compositions」（以下‘５７７出願）（特許文献５）において教示され、これらはすべて本願の譲受人により所有され、本願明細書において参照により援用されている。
【００１９】
図１を参照すると、‘４７０出願の好ましい実施形態において、ポリシリコンダイオード３０が、底部導体２０と頂部導体４０との間に配置され、誘電破壊アンチヒューズ１８、一般には薄い酸化物層、により頂部導体４０から分離されている。セルは、当初の高抵抗状態で形成され、読み出し電圧が底部導体２０と頂部導体４０との間に印加される場合、電流はそれらの間をほとんどまたは全く流れない。しかし、プログラミング電圧の印加と同時に、セルは低抵抗状態に永続的に変換される。この低抵抗状態において、読み出し電圧が底部導体２０と頂部導体４０との間に印加される場合、確実に検出可能な電流が流れる。当初の高抵抗状態が、例えば、データ「０」に対応し得る一方で、プログラムされた低抵抗状態はデータ「１」に対応する。
【００２０】
高抵抗状態から低抵抗状態への変化は、少なくとも２つの変化に起因する。誘電破壊アンチヒューズ１８は、誘電破壊を受け、不可逆的に破壊し、アンチヒューズ１８を通って形成された破壊パスを通して導電性になる。加えて、‘５４９出願においてより完全に記載されるように、ダイオード自体の半導体材料が、高抵抗状態から低抵抗状態へ変換される。ダイオード３０は、プログラミング前には多結晶である。プログラミング電圧が印加された後、ポリシリコンダイオード３０は、プログラミング電圧の印加前よりも導電性である。
【００２１】
‘４７０出願、‘５４９出願、‘８２４出願、および‘５７７出願の好ましい実施形態において、底部導体２０および頂部導体４０は、窒化チタン接着層２および２２ならびにタングステン層４および２４を含む。窒化チタン障壁層９は、ダイオード３０のポリシリコンをタングステン層４から分離する。複数のそのような頂部および底部導体は、介在ダイオードおよびアンチヒューズと共に、第１のメモリレベルを形成するクロスポイント形アレイで製作することができ、図２にその代表的な部分が示してある。
【００２２】
図１のメモリセルは、広範囲の寸法について非常に効果的である。しかし、デザインがより小さい寸法に縮小されるにつれ、底部導体２０および頂部導体４０の断面積が減少し、導体の抵抗が増大する。高縦横比フィーチャ (feature)は確実にパターン形成およびエッチングすることが困難であり、高縦横比ギャップは誘電体で満たすことが困難なので、減少する幅を厚さの増大によって補償することは急速に非現実的になる。非常に小さいフィーチャサイズでは、タングステン導体は、うまくいくデバイス性能にとって抵抗が高すぎる。
【００２３】
頂部および底部導体を形成するために、低抵抗率材料を用いるのが望ましい。しかし、前に指摘したように、ポリシリコンダイオード３０の結晶化は、アルミニウムまたは銅の使用と両立しない温度で一般的に実行される。
【００２４】
何十年も前、ゲルマニウムに代わりシリコンが、半導体集積回路において用いられる標準半導体材料になった。これは主に、シリコンは、酸化されると、二酸化ケイ素を形成するという事実によるものであり、二酸化ケイ素は、他の多くの用途の中でも、レベル間誘電体、フィールド酸化膜、ギャップ充填材料、およびゲート誘電体として、誘電体が必要とされる時にはいつも広く用いられる高品質誘電性材料である。単結晶ゲルマニウムデバイスの商業化は比較的少なく、依然として多結晶ゲルマニウムを用いるデバイスはより少ない。
【００２５】
本発明において、多結晶ダイオードは、ゲルマニウムまたはゲルマニウムを多く含む合金で形成される。約３５０℃という低い温度でのゲルマニウムの結晶化は、Edelman らの “Initial Crystallization Stage of Amorphous Germanium Films," J. Appl. Phys., 5153 (1992)（非特許文献１）に記載されている。約４７５℃以下での結晶化によりアルミニウム導体の使用が可能になる一方で、より低い温度では銅導体の使用が可能になる。これらの低抵抗率金属は低抵抗導体を形成し、これは、低減された断面で形成され得る。幅および縦横比の低減は、メモリアレイにおけるより高い密度を見越している。
【００２６】
図３は、本発明に従って形成されたメモリセルを示す。この実施形態において、底部導体２０および頂部導体４０は、アルミニウム層１５および２５をそれぞれ含み、別の実施形態において、導体は銅を含む。ダイオード３２は、ゲルマニウムまたはゲルマニウム合金で形成されたｐ−ｉ−ｎダイオードである。ゲルマニウム合金は、好ましくは少なくとも２０原子％ゲルマニウムであり、好ましくは少なくとも５０原子％ゲルマニウムであり、好ましい実施形態において、少なくとも８０または少なくとも９０原子％原子ゲルマニウムである。誘電破壊アンチヒューズ１８は、導体間にダイオード３２と直列に配置される。誘電破壊アンチヒューズ１８は、酸化物、窒化物、または酸窒化物のような任意の適切な誘電性材料で形成され得る。
【００２７】
シリコンではなく、ゲルマニウムまたはゲルマニウムを多く含む合金の使用により、ダイオードの結晶化温度を、大量生産のために依然として実用的であるアニール時の約３５０℃という低い温度まで低減することが可能になる。
【００２８】
各々本発明に従って形成された異なるモノリシックな三次元メモリアレイの２つの詳細な例が提示される。第１の実施形態がアルミニウム導体の使用を説明するのに対して、第２の実施形態は、銅導体の使用を説明する。明確にするため、ステップ、材料、およびプロセス条件を含む多くの詳細が含まれる。この例が限定的ではないこと、および結果が本発明の範囲に入る一方でこれらの詳細が修正、省略、または増大され得ることが理解できよう。具体的には、‘４７０出願、‘５４９出願、‘８２４出願、‘５７７出願ならびに他の援用されている特許出願および特許の教示が、本発明によるメモリの形成に関連し得る。単純にするため、援用されている特許出願および特許の詳細のすべてが含まれるのではないが、これらの特許出願または特許のどの教示も除外されることを意図しないことが理解できよう。
【００２９】
例：アルミニウム導体
図４ａに目を向けると、メモリの形成は、基板１００から始まる。この基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素などのＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩＩ化合物、そのような基板上のエピタキシャル層、あるいは何か他の半導体材料のような、技術的に知られているどのような半導体基板であってもよい。基板は、その中で製作された集積回路を含み得る。
【００３０】
絶縁層１０２が基板１００上に形成される。絶縁層１０２は、酸化ケイ素、窒化ケイ素、高誘電体膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜、または何か他の適切な絶縁材料でもあり得る。
【００３１】
第１の導体２００は、基板１００および絶縁体１０２の上に形成される。導電層１０６が付着するのを助けるために、絶縁層１０２と導電層１０６との間に接着層１０４が含まれ得る。接着層１０４としての好ましい材料は窒化チタンであるが、他の材料が用いられてもよく、またはこの層は省略され得る。接着層１０４は、任意の従来方法、例えばスパッタリングにより被着させられ得る。
【００３２】
接着層１０４の厚さは、約２０〜約５００オングストロームに及ぶことがあり、好ましくは、約１００〜約４００オングストローム、最も好ましくは約２００オングストロームである。この議論において、「厚さ」は、基板１００に直角の方向で測定された垂直な厚さを示すことに留意されたい。
【００３３】
被着される次の層は、導電層１０６である。それほど好ましくない実施形態において、ドープされた半導体、タングステンのような金属、または金属ケイ化物のような任意の技術的に知られている導電材料が用いられ得るが、この実施形態においては、導電層１０６は、アルミニウムまたはアルミニウム合金である。導電層１０６の厚さは、所望のシート抵抗にある程度依存し、従って、所望のシート抵抗を提供する任意の厚さとすることができる。１つの実施形態において、導電層１０６の厚さは、約５００〜約３０００オングストローム、好ましくは約１０００〜約２０００オングストローム、最も好ましくは約１２００オングストロームであり得る。
【００３４】
好ましくは窒化チタンのもう１つの層１１０が、導電層１０６上に被着される。この層は、接着層１０４とほぼ同じ厚さであり得る。反射防止被覆を用いることができる。窒化チタン層１１０は、これから形成されるダイオードのアルミニウム層１０６とゲルマニウムまたはゲルマニウムを多く含む合金との間の障壁層として働く。
【００３５】
導体レールを形成するすべての層がひとたび被着されると、それらの層は、図４ａに断面で示される実質的に平行で、実質的に共平面の導体２００を形成するために、任意の適切なマスキングおよびエッチングプロセスを用いてパターン形成およびエッチングされる。１つの実施形態において、フォトレジストが被着され、フォトリソグラフィによりパターン形成され、層がエッチングされ、次に酸素含有プラズマ中での「アッシング (ashing) 」のような標準的処理技法を用いてフォトレジスト層が除去され、エッチングの間に形成された残りのポリマーのストリップが、ＥＫＣにより処方された液体溶媒のような従来の液体溶媒中で除去される。
【００３６】
繰り返しパターン中で、ピッチは、１つのフィーチャから、同じフィーチャが再現するまでの距離である。導体２００のような複数の実質的に平行なラインにおいて、例えば、導体２００のピッチは、１つのラインの中心から次のラインの中心までの距離である。導体２００は、任意の所望のピッチで形成できるが、導体２００のピッチは、好ましくはせいぜい１８０ｎｍ、より好ましくはせいぜい約１５０ｎｍ、よりいっそう好ましくはせいぜい約１２０ｎｍ、最も好ましくはせいぜい約９０ｎｍである。導体２００のピッチは、９０ｎｍ未満であり得る。
【００３７】
次に、誘電材料１０８が導体レール２００上およびその間に被着される。誘電性材料１０８は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のような任意の既知の電気絶縁材料であり得る。好ましい実施形態において、二酸化ケイ素が誘電材料１０８として用いられる。酸化ケイ素は、化学気相蒸着（ＣＶＤ）、または、例えば、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）のような任意の既知のプロセスを用いて被着させ得る。
【００３８】
最後に、導体レール２００上の誘電材料１０８が除去され、誘電材料１０８により分離された導体レール２００の頂部が露出され、実質的に平坦な表面１０９が残される。結果として生じる構造が図４ａに示してある。平坦な表面１０９を形成する誘電体過剰分のこの除去は、エッチバックまたは化学機械的平坦化（ＣＭＰ）のような技術的に知られた任意のプロセスによって実行できる。例えば、２００４年６月３０日に出願され、その全体が本願明細書において参照により援用されているRaghuramらの米国特許出願第１０／８８３，４１７号「Nonselective Unpatterned Etchback to Expose Buried Patterned Features 」（特許文献６）において記載されたエッチバック技法を有利に用いることができる。
【００３９】
この平坦化ステップがＣＭＰにより実行されれば、窒化チタン層１１０の厚さのうちのいくらか、例えば、約６００オングストロームが失われる。この場合、ＣＭＰ後に好ましくは少なくとも約２００オングストロームの窒化チタンが残るように、窒化チタンの余分の犠牲厚さが設けられるべきである。
【００４０】
要約すると、底部導体は、アルミニウム層またはアルミニウム層を含む導電性スタックを被着させるステップと、第１の底部導体を形成するために、アルミニウム層または導電性スタックをパターン形成およびエッチングするステップと、第１の底部導体の上およびその間に第１の誘電性材料を被着させるステップと、第１の底部導体および第１の誘電性材料を同時露出する実質的に平坦な表面を形成するために平坦化するステップと、を含む方法によって形成される。
【００４１】
次に、図４ｂを見ると、垂直柱が、完成された導体レール２００上方に形成される。（スペースを節約するため、基板１００は、図４ｂおよび以降の図において省略されているが、その存在は、この図および以降の図において想定されている。）柱にパターン形成される半導体材料が被着される。この半導体材料は、シリコン、シリコン−ゲルマニウム、シリコン−ゲルマニウム−炭素、ゲルマニウム、他の適切なＩＶ−ＩＶ化合物、ヒ化ガリウム、リン化インジウム、あるいは他の適切なＩＩＩ−Ｖ化合物、セレン化亜鉛、または他のＩＩ−ＶＩＩ化合物、もしくは組み合わせであり得る。好ましい実施形態において、任意の割合のゲルマニウム、例えば、少なくとも２０、少なくとも５０、少なくとも８０、または少なくとも９０原子％ゲルマニウムあるいは純ゲルマニウムを含む、ゲルマニウム合金を用いることができる。現在の例は、純ゲルマニウムの使用を説明している。用語「純ゲルマニウム」は、導電率向上ドーパントまたは典型的な製造環境において通常見られる汚染物質の存在を排除するものではない。
【００４２】
好ましい実施形態において、半導体柱は接合ダイオードを含む。接合ダイオードという用語は、２つの端子電極を有し、一方の電極ではｐ形であり他方の電極ではｎ形である半導体材料で作られた、非オーム伝導の特性を備える半導体デバイスを指すために本願明細書中で用いられる。例として、ツェナーダイオードのような、ｐ形半導体材料とｎ形半導体材料とが接触しているｐ−ｎダイオードおよびｎ−ｐダイオード、ならびに真性（ドープされていない）半導体材料がｐ形半導体材料とｎ形半導体材料との間に置かれているｐ−ｉ−ｎダイオードが含まれる。
【００４３】
ほとんどの好ましい実施形態において、接合ダイオードは、第１の伝導率タイプの底部高濃度ドープ領域、および第１のものと反対側に第２の伝導率タイプの頂部高濃度ドープ領域を有する。頂部領域と底部領域との間の中間領域は、真性あるいは第１または第２の伝導率タイプのいずれか一方の低濃度ドープ領域である。そのようなダイオードは、ｐ−ｉ−ｎダイオードと呼ぶことができる。
【００４４】
この例では、底部高濃度ドープ領域１１２は、高濃度ドープｎ形ゲルマニウムである。最も好ましい実施形態において、高濃度ドープ領域１１２が被着され、任意の従来方法により、好ましくは、その場で (in situ)ドープされることによりリンのようなｎ形ドーパントを用いてドープされるが、ドーピングは、代わりにイオン注入によることもできる。この層は、好ましくは、約２００〜約８００オングストロームの厚さである。
【００４５】
次に、ダイオードの残りを形成するゲルマニウムが被着される。いくつかの実施形態において、その後の平坦化ステップが多少のゲルマニウムを除去し、従って、余分の厚さが被着される。平坦化ステップが、従来のＣＭＰ法を用いて実行されれば、約８００オングストロームの厚さが失われる（これは平均であり、量はウェハ全体にわたって変わる。ＣＭＰの間に用いられるスラリーおよび方法に応じて、ゲルマニウム損失は増減し得る。）平坦化ステップがエッチバック法により実行されれば、約４００オングストローム以下のゲルマニウムしか除去されないことがある。用いられる平坦化方法および所望の最終厚さに応じて、約８００〜約４０００オングストローム、好ましくは約１５００〜約２５００オングストローム、最も好ましくは約１８００〜約２２００オングストロームのドープされていないゲルマニウム１１４が任意の従来方法により被着される。所望されれば、ゲルマニウム層１１４は低濃度ドープされ得る。頂部高濃度ドープ領域１１６は、後の注入ステップにおいて形成されるが、この時点ではまだ存在しておらず、従って、図４ｂには示してない。
【００４６】
被着されたばかりのゲルマニウムは、柱３００を形成するためにパターン形成およびエッチングされる。各柱３００が導体２００の上に形成されるように、柱３００は、下方の導体２００とほぼ同じピッチおよびほぼ同じ幅を有するべきである。多少の位置ずれは許容され得る。
【００４７】
柱３００は、任意の適切なマスキングおよびエッチングプロセスを用いて形成できる。例えば、フォトレジストを被着し、標準のフォトリソグラフィ技法を用いてパターン形成し、エッチングし、次にフォトレジストを除去することができる。代わりに、何か他の材料、例えば二酸化ケイ素のハードマスクを、半導体層スタック上で、底部反射防止覆（ＢＡＲＣ）をその上に載せて形成し、次にパターン形成およびエッチングすることができる。同様に、誘電性反射防止被覆（ＤＡＲＣ）を、ハードマスクとして用いることができる。
【００４８】
両方とも本発明の譲受人により所有され、本願明細書において参照により援用されている２００３年１２月５日出願のChenの米国特許出願第１０／７２８，４３６号「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」（特許文献７）、または２００４年４月１日出願のChenの米国特許出願第１０／８１５，３１２号「Photomask Features with Chromeless Nonprinting Phase Shifting Window」（特許文献８）に記載されているフォトリソグラフィ技法は、本発明によるメモリアレイの形成において用いられるどのフォトリソグラフィを実行するためにも有利に用い得る。
【００４９】
要約すると、柱３００は、実質的に平坦な表面上方にゲルマニウムまたはゲルマニウム合金積層を被着するステップと、第１の柱を形成するために積層をパターン形成およびエッチングするステップと、を含む方法により形成された。
【００５０】
誘電性材料１０８は、柱３００の上およびそれらの間に被着されてそれらの間のギャップを満たす。誘電性材料１０８は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のような任意の既知の電気絶縁材料であり得る。好ましい実施形態において、二酸化ケイ素が絶縁材料として用いられる。二酸化ケイ素は、ＣＶＤまたはＨＤＰＣＶＤのような任意の既知のプロセスを用いて被着され得る。
【００５１】
次に、柱３００上の誘電性材料が除去されて、誘電性材料１０８により分離された柱３００の頂部が露出され、実質的に平坦な表面が残される。誘電体過剰分のこの除去および平坦化は、ＣＭＰまたはエッチバックのような技術的に知られた任意のプロセスによって実行できる。例えば、Raghuramらの米国特許に記載されたエッチバック技法を用いることができる。結果として生じる構造が、図４ｂに示してある。
【００５２】
図４ｃに目を向けると、好ましい実施形態において、高濃度ドープ頂部領域１１６が、ｐ形ドーパント、例えばホウ素またはＢＦ2 を用いたイオン注入によりこの時点で形成される。本願明細書中で記載されたダイオードは、底部ｎ形領域および頂部ｐ形領域を有する。好まれるのであれば、導電性タイプは逆にすることもできる。所望されれば、底部上にｎ形領域を有するｐ−ｉ−ｎダイオードが１つのメモリレベルにおいて用い、底部上にｐ形領域を有するｐ−ｉ−ｎダイオードがもう１つのメモリレベルにおいて用いられ得る。
【００５３】
柱３００中にあるダイオードは、第１の導体および誘電性充填材の上方に半導体層スタックを被着させるステップと、第１のダイオードを形成するために、半導体層スタックをパターン形成およびエッチングするステップと、を含む方法により形成された。
【００５４】
誘電破壊アンチヒューズ１１８が含まれることになるのであれば、その誘電破壊アンチヒューズは、適切な誘電性材料の任意の低温被着により形成され得る。例えば、Ａｌ2 Ｏ3の層は、約１５０℃で被着され得る。代わりに、アンチヒューズは、やはり低温プロセスによる、液相被着二酸化ケイ素であってもよい。適切な方法は、Nishiguchiらの “High quality SiO2 film formation by highly concentrated ozone gas at below 600C," Applied Physics Letters 81, pp. 2190-2192 (2002)（非特許文献２）、およびHsu らの “Growth and electrical characteristics of liquid-phase deposited SiO2 on Ge," Electrochemical and Solid State Letters 6, pp. F9-F11 (2003) （非特許文献３）において記載されている。他の選択肢として、低温法により形成された窒化物または酸窒化物が含まれる。誘電破壊アンチヒューズ１１８は、好ましくは約２０〜約８０オングストロームの厚さであり、好ましくは約５０オングストロームの厚さである。いくつかの実施形態において、誘電破壊アンチヒューズ１１８は省略され得る。
【００５５】
次に、頂部導体４００を形成するために導電性材料またはスタックが被着される。好ましい実施形態において、窒化チタン障壁層１２０が次に被着され、その後アルミニウム層１２２および頂部窒化チタン障壁層１２４が被着される。頂部導体４００は、前に説明されたようにパターン形成およびエッチングされ得る。上に覆い被さる第２の導体４００は、好ましくは、第１の導体２００と異なる方向、好ましくはそれらに実質的に直角な方向に延びる。図４cに示される、結果として生じる構造は、メモリセルの底部または第１の階層である。理想的には、各頂部導体４００は、柱３００の列と直接的に整合されて形成される。多少の位置ずれは許容され得る。各メモリレベルは、底部導体２００、柱３００、および頂部導体４００を含む。底部導体２００は、実質的に平行でありかつ第１の方向に延び、頂部導体４００は、実質的に平行でありかつ第１の方向と異なる第２の方向に延びる。
【００５６】
このメモリレベルにおいて、各メモリセルについて、底部導体、柱、および頂部導体は各々、別個のパターン形成ステップにおいてパターン形成されることに留意されたい。
【００５７】
付加的なメモリレベルがこの第１のメモリレベル上方に形成され得る。いくつかの実施形態において、導体はメモリレベル間で共有することができ、すなわち、頂部導体４００は、次のメモリレベルの底部導体として働く。他の実施形態において、レベル間誘電体（図示せず）が、図４ｃの第１のメモリレベルの上方に形成され、その表面が平坦化され、第２のメモリレベルの構築は、共有される導体なしで、この平坦化されたレベル間誘電体上から始まる。
【００５８】
被着されたゲルマニウムは、ドープされていないまたはｎ形ドーパントでドープされ、比較的低い温度で被着された場合、説明されたように、一般に非晶質になる。メモリレベルのすべてが構築された後、ゲルマニウムダイオードを結晶化させるために、例えば、約３５０〜約４５０℃で実行される、最終的な比較的低温のアニールを実行することができ、この実施形態において、結果として生じるダイオードは、ポリゲルマニウムで形成される。大ロットのウェハ、例えば２５枚以上のウェハを、十分なスループットを維持しつつ、一度にアニールすることができる。
【００５９】
メモリレベル間および基板中の回路系間の垂直相互接続は、好ましくはタングステンプラグとして形成され、これは任意の従来方法により形成され得る。
【００６０】
フォトマスクは、各層をパターン形成するために、フォトリソグラフィの間に用いられる。ある特定の層は、各メモリレベル中で繰り返され、それらを形成するために用いられるフォトマスクは再利用されることがある。例えば、図４ｃの柱３００を画定するフォトマスクは、各メモリレベルついて再利用できる。各フォトマスクは、各フォトマスクを適切に位置合わせするために用いられる基準マークを含んでいる。フォトマスクが再利用される場合、第２またはその後の使用において形成された基準マークは、同じフォトマスクの以前の使用時に形成された同じ基準マークに干渉することがある。本願明細書において参照により援用されている２００５年３月３１日出願のChenらの米国特許出願第１１／０９７，４９６号「Masking of Repeated Overlay and Alignment Marks to Allow Reuse of Photomasks in a Vertical Structure」（特許文献９）は、本発明のものと同様のモノリシックな三次元メモリアレイの形成時のそのような干渉を回避する方法を記載している。
【００６１】
例：銅導体
図５ａに目を向けると、この実施形態において、製作はこれまでのように、基板１００および絶縁層１０２の上で開始し、前の実施形態において説明された通りになり得る。
【００６２】
好ましい実施形態において、例えば窒化ケイ素の薄い層２０１が、絶縁層１０２上に被着される。この層は、来たるダマシンエッチングの間、エッチングストップとして働くことになる。
【００６３】
次に、誘電体、例えばＴＥＯＳの厚い層２０２が被着される。その厚さは、約１，０００〜約６，０００オングストローム、好ましくは約４，０００オングストロームであり得る。実質的に平行な溝２０４をエッチングするために、従来のダマシンエッチングが実行される。エッチングは、窒化ケイ素層２０１上で停止する。例えば、窒化タンタル、タンタル、タングステン、窒化タングステン、窒化チタン、または任意の他の適切な材料の障壁層２０６が被着されて、誘電体層２０２を共形的に覆い、溝２０４をライニングする。
【００６４】
図５ｂに示されるように、次に銅層２０８が障壁層２０６上に被着されて、溝２０４を満たす。所望されれば、銅の合金を用い得るが、銅層２０８は、好ましくは純銅である。例えばＣＭＰによる平坦化ステップは、銅２０８の過剰分を除去し、実質的に平坦な表面において、障壁材料２０６だけでなく、銅２０８および誘電体２０２も同時露出させる。底部導体２００が形成されている。底部導体２００のピッチは、前の実施形態において説明された通りであり得る。
【００６５】
要約すると、底部導体２００は、第１の誘電性材料を被着させ、誘電性材料中に実質的に平行な複数の溝をエッチングし、第１の誘電性材料上に銅を被着させて溝を満たし、過剰分の銅を除去し第１の底部導体および第１の誘電性材料を同時露出させる実質的に平坦な表面を形成するために平坦化することにより、形成された。
【００６６】
図５ｃに目を向けると、導電性の障壁層２１０が平坦な表面上に被着されている。何か他の適切な材料を代わりに用いることもできるが、この障壁層は、好ましくは窒化タンタルまたはタンタルである。
【００６７】
次に、ダイオードを形成するためにエッチングされるゲルマニウムまたはゲルマニウム合金積層が、前の実施形態におけるように被着され、高濃度ドープｎ形ゲルマニウム層１１２およびドープされていないゲルマニウム層１１４が含まれる。ゲルマニウムまたは前述したゲルマニウム合金のいずれかを用いることができる。前の実施形態におけるように、高濃度ドープｐ形ゲルマニウム層１１６は、後の注入ステップによりドープされるものであり、従ってまだ形成されていないので、図５ｃには示していない。
【００６８】
被着されたばかりのゲルマニウムは、柱３００を形成するためにパターン形成およびエッチングされる。窒化タンタル障壁層２０８が同様にエッチングされ、銅層２０８を柱間で露出されたままにする。各柱３００が導体２００の上に形成されるように、柱３００は、下方の導体２００とほぼ同じピッチおよびほぼ同じ幅を有するべきである。多少の位置ずれは許容され得る。
【００６９】
一般に、銅は、他の材料中への拡散を回避するためにカプセル化されなければならない。適切な誘電性障壁材料、例えば、炭化ケイ素、窒化ケイ素、Ｓｉ−Ｃ−Ｏ−Ｈ膜、または何か他の高Ｋ誘電体の薄い層２１２が次に被着されて、誘電体２０２を覆い、導体２００中の銅２０８をカプセル化するべきである。炭化ケイ素障壁誘電体２１２も柱３００の頂部を覆い、材料のステップカバレッジに応じて、柱３００の側壁も同様に覆い得る。酸化物１０８または他の適切なギャップ充填材料が、例えばＨＤＰＣＶＤによって被着され、柱３００間のギャップを満たす。誘電体層１０８は、柱３００の頂部を過ぎて満ちる。
【００７０】
次に、柱３００上の誘電性材料が除去され、誘電性材料１０８により分離された柱３００上の炭化ケイ素障壁誘電体２１２の頂部が露出され、実質的に平坦な表面が残される。誘電体過剰分のこの除去および平坦化は、ＣＭＰまたはエッチバックのような技術的に知られた任意のプロセスによって実行できる。例えば、Raghuramらの米国特許に記載されたエッチバック技法を用いることができる。次に、窒化ケイ素エッチングストップ層２１３が、平坦な表面上に被着される。結果として生じる構造が、図５ｃに示してある。
【００７１】
図５ｄの視野は、線Ａ−Ａ’に沿った、図５ｃの視野に垂直である。図５ｄを参照すると、誘電性材料２１４が、窒化ケイ素エッチングストップ層２１３上に被着され、その厚さは、好ましくは、底部導体２００が形成された誘電体２０２の厚さに匹敵する。次に、誘電体２１４中に溝がエッチングされる。このエッチングは、窒化ケイ素エッチングストップ層２１４で停止する。低速エッチングにより、第１の窒化ケイ素層２１４、次に炭化ケイ素層２１２が除去されて、柱３００の頂部が露出される。ホウ素またはＢＦ2のようなｐ形ドーパントのイオン注入は、好ましくはこの時点で実行され、高濃度ドープｐ形領域１１６が形成される。
【００７２】
次に、誘電破壊アンチヒューズ２１８が、好ましくはＡｌ2 Ｏ3 の原子層堆積法によって形成され、溝を共形的に満たす。前の実施形態において説明されたように、誘電破壊アンチヒューズ２１８を形成する代替的方法を代わりに用い得る。誘電破壊層２１８は、好ましくは約１５〜約８０オングストロームの厚さであり、好ましくは約５０オングストロームの厚さである。いくつかの実施形態において、誘電破壊アンチヒューズ２１８を省略することができる。
【００７３】
頂部導体４００は、底部導体２００と同じ方法で形成される。好ましくは窒化タンタルの障壁層２２０は、溝をライニングし、銅層２２２が溝を満たす。例えばＣＭＰによる平坦化ステップにより、銅の過剰分が除去され、頂部導体４００を形成し、実質的に平坦な表面を作り出す。レベル間誘電体がこのメモリレベルと次のメモリレベルとの間に形成されるのであれば、例えば炭化ケイ素の誘電性障壁層２２４を、銅層２２２をカプセル化するために、この実質的に平坦な表面上に被着させることができる。
【００７４】
代わりに、次のメモリレベルが頂部導体４００を共有するのであれば、すなわち、頂部導体４００が次のメモリレベルの底部導体として働くことになっているのであれば、窒化タンタルのような導電性窒化物障壁層を代わりに、実質的に平坦な表面（図示せず）上に被着させることができる。柱の次のセットを形成するためのゲルマニウムスタックが次に被着されて、製作は、柱３００について説明されたように続き、導電性障壁層が柱と共にエッチングされ、柱および銅の上に共形的な高Ｋ障壁誘電体が被着される等々である。
【００７５】
メモリレベル間および基板中の回路系間の垂直相互接続は、好ましくは従来のデュアルダマシンプロセスにおいて銅で形成される。
【００７６】
説明された２つの実施形態の各々、および本願明細書中の他の教示は、モノリシックな三次元メモリアレイを形成する方法を教示し、この方法は、基板上方に第１のメモリレベルを形成するステップであって、第１のメモリレベルが第１の複数のメモリセルを含み、各第１のメモリセルが半導体材料を含むステップと、第１のメモリレベル上方に第２のメモリレベルをモノリシック的に形成するステップと、を含み、モノリシックな三次元メモリアレイを形成する間、アレイ形成時の処理温度が約５００℃を超えない。結晶化温度および選択されたアニール時間に応じ、そのようなアレイの形成時の処理温度は、約４７５、４５０、４２５、４００、および３７５、または約３５０℃を超えない。
【００７７】
より具体的には、説明されたものは、第１のメモリレベルを形成する方法であり、この方法は、銅またはアルミニウムを含む、第１の方向に延びる第１の複数の実質的に平行で、実質的に共平面のレール形底部導体を形成するステップと、第１の底部導体上方に、ゲルマニウムまたはゲルマニウム合金を含む第１の複数のダイオードを形成するステップと、銅またはアルミニウムを含む、第１の方向と異なる第２の方向に延びる第１の複数の実質的に平行で、実質的に共平面のレール形頂部導体を第１のダイオード上方に形成するステップと、を含み、第１のメモリレベルを形成する間、処理温度が５００℃あるいは言及された他のより低い温度のいずれも超えない。
【００７８】
シリコンダイオードまたは何か他の多結晶ダイオードと比較された場合、本発明において使用するために説明されてきた多結晶ゲルマニウムまたはゲルマニウムを多く含む合金で形成された垂直配向ｐ−ｉ−ｎダイオードにより、印加された読み出し電圧について比較的より高い電流の流れが可能になることが期待される。例えば、約１ボルトの読み出し電圧が、本発明に従って形成されたメモリセルの頂部導体と底部導体との間に印加される場合、（アンチヒューズが破壊され、低抵抗導電性パスがダイオードを通して形成されている）プログラムされたセルにおいて、約１００μＡより大きい電流が流れることが期待される。例えば、約１ボルトの読み出し電圧が印加される場合、電流の流れは約１００μＡ〜１ｍＡの間になり得る。
【００７９】
モノリシックな三次元メモリアレイは、ウェハのような単一の基板上方に複数のメモリレベルが介在基板なしで形成されるものである。１つのメモリレベルを形成する層は、既存の１つのレベルまたは複数のレベルの層の上で直接的に被着または成長させられる。対照的に、スタックメモリは、Leedy の米国特許第５，９１５，１６７号「Three dimensional structure memory」（特許文献１０）におけるように、別個の基板上でメモリレベルを形成し、それらのメモリレベルを互いに上に載せて接着することにより組み立てられる。基板は、接合前に薄化されたり、メモリレベルから除去されたりすることがあるが、メモリレベルは当初、別個の基板上で形成されるので、そのようなメモリは真のモノリシックな三次元メモリアレイではない。
【００８０】
基板上方で形成されたモノリシックな三次元メモリアレイは少なくとも、基板上方の第１の高さに形成された第１のメモリレベルおよび第１の高さと異なる第２の高さに形成された第２のメモリレベルを含む。３つ、４つ、８つ、または実際はいくつでもよいメモリレベルを、そのような多層アレイにおいて基板上方で形成することができる。
【００８１】
本発明の一度にプログラム可能な不揮発性メモリセルは、モノリシックな三次元メモリアレイの文脈において説明されてきたが、低い製作温度を必要とする何か他の文脈において、例えばある特定の低温基板を用いる場合に有利になる。
【００８２】
製作の詳細な方法が本願明細書中で説明されてきたが、結果が本発明の範囲内にある限り、同じ基板を形成するどのような他の方法も用いることができる。
【００８３】
常住の詳細な説明は、本発明が取り得る多くの形態のいくつかを説明したにすぎない。この理由により、この詳細な説明は、例示の目的を意図するものであって、限定の目的を意図するものではない。本発明の範囲を規定するものは、すべての同等物を含む以下の特許請求の範囲のみである。
【図面の簡単な説明】
【００８４】
【図１】‘４７０出願に従って形成されたメモリセルの斜視図である。
【図２】図１のセルと同様のセルを含むメモリレベルの斜視図である。
【図３】本発明の実施形態に従って形成された一度にプログラム可能な不揮発性メモリセルの斜視図である。
【図４ａ】本発明の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイの形成における段階を例示する断面図である。
【図４ｂ】本発明の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイの形成における段階を例示する断面図である。
【図４ｃ】本発明の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイの形成における段階を例示する断面図である。
【図５ａ】本発明の別の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイの形成における段階を例示する断面図である。
【図５ｂ】本発明の別の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイの形成における段階を例示する断面図である。
【図５ｃ】本発明の別の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイの形成における段階を例示する断面図である。
【図５ｄ】本発明の別の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイの形成における段階を例示する断面図である。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【国際調査報告】
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