(57)【要約】  本発明は、集積トランジスタのプロセス変動を自己補償するオンシリコン配線容量(Cx)抽出用のオンチップ回路を提供することにある。この回路(10)は周期的パルス信号を発生する信号発生手段(20)と、前記信号発生手段(20)に接続され、前記パルス信号をそれぞれ遅延する第１及び第２の遅延手段(31,32)であって、第２の遅延手段(32)が前記配線容量(Cx)の影響を受けるように構成されている第１及び第２の遅延手段(31,32)と、前記第１及び第２の遅延手段(31,32)からの第１及び第２の遅延信号をそれぞれ論理結合する論理ＸＯＲゲート手段(35)とを備え、前記論理ＸＯＲ手段(35)が信号積分手段(40)に接続され、前記信号積分手段(40)がアナログ−ディジタル変換手段(50)に接続されている。遅延線のみのような従来の非補償型システムでは誤差は３０％になり得るが、本発明の回路では、フロントエンドのプロセス変動による誤差は約２％になる。更に、出力はディジタル形式で与えられるので、簡単な外部ハードウエアで高速に測定できる。更に、パルス信号周波数をフロントエンドにおけるプロセス変動を測定するためのモニタとして使用できる。更に、回路(10)は極めて精密で極めて容易に測定できるため、将来製造されるあらゆるチップのためのプロセスモニタとして最適である。
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【特許請求の範囲】
【請求項１】
半導体チップ上に集積された配線容量(Cx)測定用回路(10)であって、周期的パルス信号を発生する信号発生手段(20)と、前記信号発生手段(20)に接続され、前記パルス信号をそれぞれ遅延する第１及び第２の遅延手段(31,32)であって、第２の遅延手段(32)が前記配線容量(Cx)の影響を受けるように構成されている第１及び第２の遅延手段(31,32)と、前記第１及び第２の遅延手段(31,32)からの第１及び第２の遅延信号を論理結合する論理ＸＯＲゲート手段(35)とを備え、前記論理ＸＯＲ手段(35)が信号積分手段(40)に接続され、前記信号積分手段(40)がアナログ−ディジタル変換手段(50)に接続されていることを特徴とする配線容量測定用回路。
【請求項２】
前記回路(10)は、更に、前記信号発生手段(20)に接続された周波数カウント手段(28)を具えることを特徴とする請求項１記載の回路。
【請求項３】
前記信号発生手段(20)は、少なくとも論理ＮＡＮＤゲート手段(24)と、第１の偶数個の直列接続の論理ゲート素子(22)からなる帰還ループとを具えるリング発振器(21)であることを特徴とする請求項１記載の回路(10,11)。
【請求項４】
前記第１及び第２遅延手段(31,32)の各々は第２の偶数個の直列接続の論理ゲート素子(33)を具え、前記第２の遅延手段(32)の前記論理ゲート素子(33)はそれぞれの出力端に前記容量(Cx)が負荷されていることを特徴とする請求項１〜３のいずれかに記載の回路(10,11)。
【請求項５】
前記第１及び第２の遅延手段(31,32)の各々は、更に、前記それぞれの遅延手段(31,32)と前記論理ＸＯＲゲート手段(35)との間に接続された追加の論理ゲート素子(34)を具えることを特徴とする請求項４記載の回路(10,11)。
【請求項６】
前記論理ゲート素子(22,33,34)の各々は論理インバータゲート手段であることを特徴とする請求項１〜５のいずれかに記載の回路(10,11)。
【請求項７】
前記回路は半導体チップ上に他の集積回路に加えて集積されていることを特徴とする請求項１〜６のいずれかに記載の回路。
【請求項８】
配線容量の抽出方法であって、
周期的パルス信号を発生するステップと、
前記パルス信号を第１及び第２の遅延手段で遅延するステップであって、第２の遅延手段が前記配線容量の影響を受けるように構成されているステップと、
前記第１及び第２の遅延手段により遅延された第１及び第２の遅延信号を論理ＸＯＲ関数で論理的に組み合わせて差分パルス信号を導出するステップと、
前記差分パルス信号を積分するステップと、
前記積分された差分パルス信号をディジタル出力信号に変換するステップとを具えることを特徴とする配線容量抽出方法。
【請求項９】
前記方法は、更に、前記周期的パルス信号のパルス周波数を計数するステップを具えることを特徴とする請求項８記載の方法。
【請求項１０】
請求項１−７のいずれかに記載の回路を具える半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１に係る回路、請求項８に係る方法及び請求項１０に係る半導体チップに関する。
【背景技術】
【０００２】
プロセス技術が着実に微細になり、設計サイズが大きくなるにつれて、適切な精度を有する新しい相互接続検査ツールが要求されている。基本的には、相互接続検査は抽出ツールと分析ツールの組合せで達成される。抽出ツールが相互接続のＲＣ値を提供し、これらの値が分析ツールで使用される。従って、分析の品質は抽出の品質に依存する。一般に、抽出ツールで相互接続を評価するためのキーファクタは、キャパシティ、精度及び速度である。従って、ディープサブミクロン（ＤＳＭ）及びウルトラディープサブミクロン（ＵＤＳＭ）の超大規模集積回路（ＶＬＳＩ）においては、重要な技術変動を最適なオンチップ測定で局所的に測定する必要性が増大している。技術変動を高速に効率的に測定できれば、これはチップの品質制御を向上し、シリコン速度の良好な推定をもたらし、最適速度及び電力消費のための電圧及び周波数のような動作パラメータの制御に役立つ。
【０００３】
トランジスタがフロントエンドにあって、バックエンドと相互接続する。以前より多くの種々の方法がオンチップキャパシタンス(容量)を測定するのに使用されている。これらの方法は、リング発振器(ringos)、ブリッジ、整合トランジスタ、ＲＣ時間測定などを含む。これらの手法は不正確であるか、測定用に専用の外部ハードウエアを必要とするかのいずれかである。オンチップキャパシタンスを容易に測定できれば、チップの品質制御において技術者が速度の評価や処理障害の診断を行うのに役立つ。
【０００４】
相互接続の抽出のための最良の方法はシリコン自身である。従って、目標技術でシリコンウエファ上に製造されたテスト構造は所定の機能を特性化し、プロセスを適格化し、抽出モデルを有効化及び精緻化するのに使用できる。このようなアクティブアプローチは、例えばオンチップセンサ回路として用いて、電流を測定し、それから、例えば配線容量を導出することができる。ＭＯＳＦＥＴ容量を測定するアクティブテストチップアプローチは、例えば非特許文献１に十分に記載されている。この技術は最初に１９９５年にフランスのモンピエール大学出身のP. Nouet 及びA. Khalkhalによって相互接続（配線）容量の測定に適用された。簡略化した概念が非特許文献２に記載されている。
【０００５】
【非特許文献１】Narain Arora著、「MOSFET Modeling for VLSI Circuit Simulation; Theory and Practice」、Springer-Verlag、NY、1993年
【非特許文献２】J.C.Chen, B. McGaughy, D.Sylvester及びC. Hu著、「An On-Chip Atto Farad (af) Interconnect Charge-Based Capacitance Measurement Technique」、IEEE Tech. Digest International Electron Devices Meeting, in press 1996
【０００６】
図１は、インバータのように機能するように構成されたＮＭＯＳ及びＰＭＯＳトランジスタからなる既知の積極的なアプローチを示す。２つのインバータの構成は、一方のインバータは測定すべき未知の配線容量を含んでいる点を除いて同一である。Ｖp及びＶn信号（図１に示す）は、インバータの各トランジスタの１つのみが同時に導通するように非オーバラップ信号である。信号Ｖp及びＶnはパルス幅を独立に制御する外部のデュアルパルス発生器により発生される。信号Ｖp及びＶnはインバータのゲートに供給される。図１では、未知の容量は、下記の等式から２つのインバータの平均ドレイン電流の差を測定することによって導出することができる。
【０００７】
【数１】
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ここに、ｆは信号Ｖp及びＶnの周波数、ＶDDは供給電圧、上付きバーが付いたｉ1及びｉ2はそれぞれのインバータの平均ドレイン電流である。
【０００８】
しかし、このアプローチはいくつかの欠点を有する。通常pＡ〜nＡの範囲内にあるそれぞれのドレイン電流をそれぞれの電流計で測定する必要がある。更に、試験信号Ｖp及びＶnの周波数及び供給電圧ＶDDの精度が導出される容量値に影響を及ぼす。更に、周波数安定デュアルパルス発生器、２つの高信頼度電流計及びマイクロボルトレンジの低雑音ＤＣ電源が必要とされる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、外部ハードウエア要件を最低限にしたオンチップキャパシタンス抽出回路及び方法を提供することにある。本発明の他の目的は、使用する半導体デバイスにおいて望ましくはプロセス変化の自己補償により高精度を提供するオンチップキャパシタ抽出回路を提供することにある。本発明の更に他の目的は、測定が容易な出力信号を出力するオンチップキャパシタンス抽出回路を提供することにある。本発明の更に他の目的は、試験信号の周波数の偏差をプロセスパラメータに関する追加の情報として使用できる回路及び方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の全ての又は特定の目的は次のごとき回路で達成される。この回路は半導体チップ上に集積された配線容量測定用回路であって、周期的パルス信号を発生する信号発生手段に接続され、前記パルス信号をそれぞれ遅延する第１及び第２の遅延手段であって、第２の遅延手段が前記配線容量の影響を受けるように構成されている点を除いて全ての点で同一の第１及び第２の遅延手段と、前記第１及び第２の遅延手段からの第１及び第２の遅延信号を論理結合する論理ＸＯＲゲート手段とを備え、前記論理ＸＯＲ手段が信号積分手段に接続され、前記信号積分手段がアナログ−ディジタル変換手段に接続されていることを特徴とする。
【００１１】
本発明の全ての又は特定の目的は次のごとき方法で達成される。この方法は配線容量の抽出及びプロセス変動の測定を行う方法であって、周期的パルス信号を発生するステップと、前記パルス信号を第１及び第２の遅延手段で遅延するステップであって、第２の遅延手段が前記配線容量の影響を受けるように構成されているステップと、前記第１及び第２の遅延手段により遅延された第１及び第２の遅延信号を論理ＸＯＲ関数で論理的に組み合わせて差分パルス信号を導出するステップと、前記差分パルス信号を積分するステップと、前記積分された差分パルス信号をディジタル出力信号に変換するステップとを具えることを特徴とする。
【００１２】
本願発明の第１の実施例では、前記信号発生手段は、少なくとも論理ＮＡＮＤゲートと、第１の偶数個の直列接続の論理ゲート素子からなる帰還ループとを具えるリング発振器である。リング発振器のセットアップのために、ＮＡＮＤゲートの代わりに他の論理ゲート手段、例えば論理ＮＯＲゲートの使用が可能であることは言うまでもない。更に、前記第１及び第２遅延手段の各々は第２の偶数個の直列接続の論理ゲート素子を具え、前記第２の遅延手段の前記論理ゲート素子はそれぞれの出力端に前記容量が負荷されている。基本的には、前記リング発振器並びに第１及び第２の遅延手段のセットアップのためには任意の種類の論理ゲート素子を使用できる。好ましくは、前記論理ゲート素子の各々は論理インバータゲートである。本発明のこの実施例による回路セットアップはトランジスタのプロセス変動を自己補償する利点を有する。
【００１３】
本発明の第２の実施例では、前記回路は、更に、前記信号発生手段により発生された前記周期的パルス信号に接続された周波数カウント手段を具える。前記周波数カウント手段により供給される周波数は、前記周波数の偏差を分析することによって、フロントエンド内のプロセス変動を測定するためのモニタとして使用できる。
【００１４】
第１及び第２の実施例の更なる発展例では、前記第１及び第２の遅延手段の各々は、更に、前記それぞれの遅延手段と前記論理ＸＯＲゲート手段との間に接続された追加の論理ゲート素子を具える。前記論理ＸＯＲゲート手段に入力する信号のスルーレートが同一になる。
【００１５】
前記回路は著しく精密で極めて測定容易であるため、任意の種類の製造半導体チップに対するプロセスモニタとして適用可能である。従って、本発明の前記回路は半導体チップ上に他の集積回路に加えて有利に集積できる。更に、前記回路は出力をディジタル形式で供給し、この出力は簡単な外部ハードウエアで高速に精密の測定できる。
【００１６】
本発明の前記回路は、半導体技術のオンチッププロセス変動をモニタするために、半導体チップ上に他の集積回路に加えて集積された半導体センサ回路として有利に使用できる。従って、前記本発明の方法は半導体技術のオンチッププロセス変動をモニタするために、半導体チップ上に他の集積回路に加えて集積された半導体センサ回路によって有利に使用できる。前記回路及び前記方法は配線容量又はプロセス変動のような半導体技術のオンチッププロセス変動をモニタするために最も有利にしようできる。
【発明を実施するための最良の形態】
【００１７】
本発明は種々の変更及び変形が可能であるが、その特定の実施例を例示し、以下に説明する。しかし、本発明はこの特定の実施例に限定されるものでない点に留意されたい。それどころか、本発明は添付の請求項により特定される発明の範囲に入る全ての変更例、等価例及び代替例をカバーするものである。
【００１８】
図２は本発明によるオンシリコン配線容量抽出（ＯＳＩＣＸ）用回路のブロック図を示す。周期的パルス信号を発生する信号発生手段２０がある。信号発生手段２０は制御入力(ノード)Ａを有する。ノードＡにおける論理ハイ信号は信号発生手段２０をエネーブルし、発生したパルス信号を出力(ノード)Ｂに出力する。パルス信号は差動ブロック３０に接続される。差動ブロック３０はパルス信号をそれぞれ遅延する第１の信号遅延手段３１と第２の信号遅延手段３２を具える。第１及び第２の信号遅延手段３１，３２は、第２の遅延手段３２が(未知の)配線容量Ｃxの影響を受ける遅延を有するように構成されている点を除いて、全ての点で同一である。第１及び第２の遅延手段の第１及び第２の遅延信号をそれぞれ結合する論理ＸＯＲゲート３５がある。第１及び第２の遅延信号は回路１０のノードＣ及びＤに存在する。論理ＸＯＲゲート３５は信号積分手段４０に接続され、信号積分手段４０はＸＯＲゲート３５により出力されるパルス信号をほぼ一定のレベルを有する出力信号(ノードＧ)に変換する。
【００１９】
図２の回路の構成は容量Ｃxを精密に測定する。その理由は、提案の手法によれば回路１０の構成要素に使用されるトランジスタのプロセス変動が有利に低減されるためである。この理由は以下の説明から明らかになる。回路１０の信号処理は、回路１０内の重要なノード（Ａ〜Ｇ）に存在する信号の波形を示す図３から理解できる。ノードＡの信号は信号発生手段２０をエネーブル及びディセーブルする制御信号を表す。ノードＢに、発生したパルス信号の波形が示され、周期長ＰTを有する。パルス信号がハイアクティブかローアクティブかは回路１０の機能にとって問題にならない点に留意されたい。ノードＣの信号は第１の遅延手段３１を通過した後の発生パルス信号に相当し、遅延時間Ｔ31だけ遅延されている。ノードＤの信号は第２の遅延手段３２を通過した後の発生パルス信号に相当し、総遅延時間Ｔ32だけ遅延されている。第１及び第２の信号遅延手段３１，３２は、第２の遅延手段３２が(未知の)配線容量Ｃxの影響を受ける遅延を有するように構成されている点を除いて、全ての点で同一であるため、時間間隔Ｔiは追加の通過時間、即ち配線容量Ｃxにより生じた遅延時間に相当する。ノードＣに存在する第１の遅延信号とノードＤに存在する第２の遅延信号の論理ＸＯＲ結合の結果としての差分パルス信号がノードＦに示されている。第1に、差分パルス信号はノードＢのパルス信号の周波数の2倍の周波数を有する。第2に、差分パルス信号のデューティ時間はＴ32−Ｔ31の差である時間間隔Ｔiに相当する。Ｔiは容量Ｃxにより生ずるため、差分パルス信号は未知の容量Ｃxに関する情報を保持する。換言すれば、差分パルス信号は第2の遅延信号の遅延時間Ｔ32と第1の遅延信号の遅延時間Ｔ31との差に相当する持続時間を有するパルスを具える。従って、中間パルス信号は差動ブロック３０の差分パルス信号出力である。信号発生手段２０のエネーブル時から短いビルドアップ時間後に、未知の配線容量Ｃxの値に相当するほぼ一定のレベルを有する出力信号がノードＧに得られる。
【００２０】
次に図４を参照して本発明の好適実施例について説明する。説明を簡単にするために、図２の回路に対する差異についてのみ説明する。図４の回路１１は、図２の回路１０に、周波数カウンタ２８とアナログ−ディジタル（Ａ／Ｄ）変換器５０が付加されている。周波数カウンタ２８は回路１１のノードＢの信号に接続される。従って、パルス信号周波数をモニタとして使用して、パルス信号周波数の偏差として反映されるフロントエンドにおけるプロセス変動を測定することができる。Ａ／Ｄ変換器５０はノードＧのアナログ出力信号をディジタル形式の出力信号に変換する。従って、パルス信号周波数及び容量Ｃxに相当する出力信号がディジタル形式で提示され、これらのディジタル信号は最低限の外部ハードウエアで容易に読み出すことができる。更に、図４には積分回路４０の最低限の例が示され、この積分回路は直列抵抗ＲTPと並列容量ＣTPからなる低域通過フィルタである。抵抗ＲTPはポリシリコンで形成し、容量ＣTPはＭＯＳゲートで形成することができる。周波数カウンタはディジタル回路であり、パルス信号発生手段２０の周波数を測定する。更に、信号発生部を分離し、よって雑音を低減することにより信号品質を向上させる第１の接地ライン６１が存在する。
【００２１】
図５には、図４の好適実施例の信号発生手段２０の構成を示す。パルス信号発生用のリング発振器２１が、１２個のインバータ２２と１個の２入力ＮＡＮＤゲート２４とを具える帰還ループで構成される。制御ノードＡの制御信号が“０”に設定されると、リング発振器２１はオフ、即ちディセーブルされる。制御ノードＡの制御信号が“１”に設定されると、リング発振器２１はオン、即ちエネーブルされる。同様に、各セグメントを分離し雑音を低減するために接地レイン６２，６３，６４が付加されている。帰還ループが完成されると、リング発振器２１はｆosc＝１／Ｔpの周波数で発振する。この発振周波数は、次式に従って、使用トランジスタの抵抗値Ｒと容量値Ｃtとの積にほぼ比例する。
ｆosc＝１／ｋＲＣt                      （１）
【００２２】
式（１）において、ｋは比例定数、Ｒはインバータ２２に使用するｐ型及びｎ型トランジスタの抵抗値の和であるトランジスタ抵抗値及びＣtはトランジスタ容量値である。実効トランジスタ抵抗値はｐ型及びｎ型トランジスタの平均値：
Ｒ＝（Ｒn＋Ｒp）／２                    （２）
として推定できる。
【００２３】
周波数ｆoscを有する発生パルス信号は差動ブロック３０(図２，４)に供給される。図３の波形から明らかなように、未知の容量Ｃxが負荷された遅延線のパルスは無負荷の遅延線に比較して遅延される。この遅延は追加の容量Ｃxによる。この追加の遅延はＸＯＲゲート３５の論理関数によりパルス信号に変換される。このパルスの幅Ｔiは配線容量Ｃxと実効トランジスタ抵抗Ｒに比例する。即ち、
Ｔi＝ｍＲＣx                              （３）
であり、ここでｍは定数である。
【００２４】
図６は図４の好適実施例におけるそれぞれの遅延線３１，３２を具える差動ブロック３０の一実施例を示す。図６の遅延線３１，３２は２列に配置される。好適実施例では、遅延線３１，３２は４つのインバータ３３と１つの追加のインバータとからなる点に注意されたい。第２の遅延線３２には測定すべき同じ容量Ｃxが負荷される。偶数の同じインバータ３３が選択されているため、式（２）が満足される。更にリング発振器に使用されるインバータ２２と、遅延線３１，３２に使用されるインバータ３３，３４は同じである。追加のインバータが量遅延線３１，３２に付加されるため、ＸＯＲゲート３５の入力におけるスルーレートが同じになる。ここでも、遅延ライン３１，３５を分離し雑音を低減するために接地ライン６５，６６，６７が追加される。この実施により、精度及び面積の要件が満足される。
【００２５】
好適実施例では、リング発振器２１内の偶数のインバータ２２と遅延線３１，３２内の偶数のインバータ３３は同じであり、従って式(１)及び式(３)内の抵抗Ｒは同じである。上述したように、低域通過フィルタ４０の入力ノードＦにおけるパルス信号は式（１）により与えられる周波数及び式（３）により与えられるデューティサイクルの２倍の値を有する。低域通過フィルタ４０はこのパルス信号をパルスの周期に対するデューティサイクルの比であるＤＣ電圧Ｖoutに変換する。従って、式（１）及び式（３）から、
Ｖ＝Ｔi／Ｔout＝ｍＲＣx／kＲＣt＝ｋ1（Ｃx／Ｃt）        （４）
となる。
【００２６】
式(4)から分かるように、トランジスタ抵抗Ｒは結果に何の影響も及ぼさず有利である。トランジスタ容量Ｃtは主としてゲート容量であり、酸化物成長は最も臨界的で明確に特性化された製造工程であるから、トランジスタ容量Ｃtは極めて安定なパラメータである。しかし、プロセス感応トランジスタ抵抗、即ちトランジスタ抵抗Ｒの項は除去される。
【００２７】
トランジスタ（フロントエンド）性能の変動を考慮しない従来使用されているオンシリコン測定は最新のＣＭＯＳＴ技術において３０％の誤差を発生し得る。本発明の回路では、リング発振器はトランジスタ性能の変動を考慮して補償している。本発明の回路によれば、フロントエンドで導入される誤差はこの手段で約１−２％になる。このフロントエンドの変動補償方法は新規であり、本回路を非補償型の回路より遥かに優れたものにする。アナログ出力電圧ＶoutはＡ／Ｄ変換器で有利にディジタル化できる。従って、入力信号及び出力信号はすべてディジタルであり、測定が極めて容易である。更に、この制御及び測定は標準の試験環境とコンパチブルである。
【００２８】
図4の回路構成はいくつかの利点をもたらす。第１に、ゲート間の相互接続が小さい。第２に、構成が対象で、すべてのセルが同じ環境にある。第３に、良好な整合が達成できる。第４に、接地ラインが各セグメントを分離し、低電力ライン上の雑音を低く維持する。本発明の他の実施例においては遅延線３１，３２並びにリング発振器２１に異なる数及び／又はタイプの論理ゲートを使用できることは言うまでもない。更に、レイアウト構成も変えることができる。
【００２９】
最後に、重要なことには、特許請求の範囲を含む明細書において使用する「具える」は記述の特徴、手段、ステップ又は構成要素の存在を意味するが、１つ以上の他の特徴、手段、スペース、構成要素又はその組合せの存在又は追加を除外するものではない。更に、数を限定されてない構成要件は、１つの場合も複数の場合も意味する。更に、「結合」とは、結合された構成要素の間に電流通路が存在するものと理解されたい。即ち「結合」とは構成要素を直接接続すること意味するものではない。
【図面の簡単な説明】
【００３０】
【図１】未知の容量値Ｃを導出できる従来の電流測定式のセンサ回路を示す。
【図２】本発明によるオンシリコン配線容量抽出（ＯＳＩＣＸ）用回路のブロック図を示す。
【図３】図２のＯＳＩＣＸ回路の重要なノードにおける信号の波形を示す。
【図４】本発明の好適実施例によるＯＳＩＣＸ回路のブロック図を示す。
【図５】図４のＯＳＩＣＸ回路に使用される発振器を示す。
【図６】図４のＯＳＩＣＸ回路に使用される遅延線回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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