(57)【要約】画像ピクセルの黒点状不具合防止回路はピクセル出力線に接続されたピクセルと、ピクセル出力線上でピクセルからのピクセルリセット電圧を受け取り格納し、格納されたピクセルリセット電圧をパラメータとして使って、ピクセル出力線上のピクセルリセット電圧をあらかじめ決められた最小電圧よりも高く維持するように、出力線のリセット電圧レベルを制御する回路とを含む。【選択図】図３Ａ
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【特許請求の範囲】
【請求項１】
ピクセル出力線に結合されたピクセルと、
前記ピクセル出力線上の前記ピクセルからのピクセルリセット電圧を受け取り格納するとともに、この前記格納したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力線上のピクセルリセット電圧をまえもって決められた最小電圧よりも高く維持するように前記ピクセル出力線上のリセット電圧レベルを制御する回路と
を含む画像装置。
【請求項２】
前記回路は更に、前記格納した前記ピクセルリセット電圧に電圧を加えて制御信号を生成する電圧供給部を含む請求項１に記載の画像装置。
【請求項３】
前記回路は更に、前記出力線へ印加される電圧を制御する電圧制御部を有する請求項１に記載の画像装置。
【請求項４】
前記出力線はピクセルアレイの列線である請求項１に記載の画像装置。
【請求項５】
前記回路は更に、前記ピクセルリセット電圧を格納するキャパシタを含む請求項１に記載の画像装置。
【請求項６】
前記回路は更に、前記格納したリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力線上の前記制御されたピクセルリセット電圧との間のまえもって決められた差を維持するのに十分な電圧を加える電圧維持部を含む請求項１に記載の画像装置。
【請求項７】
前記回路は、
格納キャパシタと、
前記出力線を前記格納キャパシタに選択的に結合するスイッチと、
前記出力線をバイアスして前記線上のリセット電圧レベルを制御するトランジスタであって、前記トランジスタのゲートが前記格納キャパシタに結合されているものと、
追加の電圧を前記格納キャパシタに切換え可能に供給する切換え可能な電圧源と、
を含む請求項１に記載の画像装置。
【請求項８】
前記切換え可能な電圧源は、
複数の電圧源線と、
選択された電圧源線を前記格納キャパシタに選択的に結合するスイッチと
を含む請求項７に記載の画像装置。
【請求項９】
前記ピクセル出力線は、更に前記ピクセルからピクセル出力信号を受け取り、前記出力線が前記ピクセル出力信号を受け取る前に、前記スイッチが、前記まえもって決められた最小電圧よりも高い第１電圧を有する第１の電圧線を前記キャパシタに選択的に結合する請求項８に記載の画像装置。
【請求項１０】
前記トランジスタは電圧供給線に結合され、前記電圧供給線から前記出力線への電圧の供給を前記格納キャパシタにおける電圧に応答して、選択的に制御する請求項７に記載の画像装置。
【請求項１１】
前記回路は、
格納キャパシタと、
前記格納キャパシタを選択的に充電する第１トランジスタと、
前記第１トランジスタを前記格納キャパシタに選択的に結合するスイッチと、
前記出力線をバイアスして前記線上のリセット電圧レベルを制御する第２トランジスタであって、前記トランジスタのゲートが前記格納キャパシタに結合されているものと、
前記格納キャパシタに追加の電圧を切換え可能に供給する切換え可能な電圧源と、
を含む請求項１に記載の画像装置。
【請求項１２】
前記回路は、
格納キャパシタと、
前記格納キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記格納キャパシタに選択的に結合する第１スイッチと、
前記出力線をバイアスして前記線上のリセット電圧レベルを制御する第２トランジスタであって、前記第２のトランジスタのゲートが前記格納キャパシタに結合されているものと、
前記格納キャパシタが充電されている間、サージ電流を防止する第２スイッチと、
前記格納キャパシタに追加の電圧を切換え可能に供給する切換え可能な電圧源と、
を含む請求項１に記載の画像装置。
【請求項１３】
画像装置を動作する方法であって出力線上のピクセルからのピクセルリセット電圧を受け取り格納し、前記格納したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力線上のピクセルリセット電圧をまえもって決められた最小電圧よりも高く維持するように前記出力線上のリセット電圧レベルを制御するステップ
を含む方法。
【請求項１４】
更に、前記格納したリセット電圧に電圧を加えて制御信号を生成するステップを含む請求項１３に記載の画像装置動作方法。
【請求項１５】
更に、前記ピクセル出力線へ印加する電圧を制御するステップを含む請求項１３に記載の画像装置動作方法。
【請求項１６】
前記出力線をピクセルアレイの列線とする請求項１３に記載の画像装置動作方法。
【請求項１７】
更に、前記ピクセルリセット電圧をキャパシタに格納するステップを含む請求項１３に記載の画像装置動作方法。
【請求項１８】
前記格納したリセット電圧に、設定した最小リセット電圧レベルと前記出力線上の前記制御されたリセット電圧との間のまえもって決められた差を維持するのに十分な電圧を加えるステップを含む請求項１３に記載の画像装置動作方法。
【請求項１９】
更に、
前記出力線を格納キャパシタに選択的に結合し、
前記出力線をバイアスして、前記出力線上のリセット電圧レベルをトランジスタで制御し、前記トランジスタのゲートが前記格納キャパシタに結合され、
切換え可能な電圧源により前記格納キャパシタに追加の電圧を切換え可能に供給する、
各ステップを含む請求項１３に記載の画像装置動作方法。
【請求項２０】
更に、
前記ピクセルからピクセル出力信号を受け取り、前記出力線が前記ピクセル出力信号を受け取る前に、前記まえもって決められた最小電圧よりも高い第１電圧を有する第１電圧源線を前記格納キャパシタに選択的に結合するステップ
を含む請求項１９に記載の画像装置動作方法。
【請求項２１】
更に、
第１トランジスタにより、前記格納キャパシタを選択的に充電し、
スイッチにより、前記第１トランジスタを前記格納キャパシタに選択的に結合し、
前記出力線をバイアスして第２トランジスタによりリセット電圧レベルを制御し、前記第２のトランジスタのゲートが前記格納キャパシタに結合され、
切換え可能な電圧源により前記格納キャパシタに追加の電圧を切換え供給する、
各ステップを含む請求項１３に記載の画像装置動作方法。
【請求項２２】
更に、
第１トランジスタにより、前記格納キャパシタを選択的に充電し、
第１スイッチにより、前記第１トランジスタを前記格納キャパシタに選択的に結合し、
前記出力線をバイアスして第２トランジスタにより、リセット電圧レベルを制御し、前記トランジスタのゲートが前記格納キャパシタに結合され、
前記格納キャパシタが充電している間、第２スイッチにより、サージ電流の流れを防止し、
切換え可能な電圧源により前記格納キャパシタに追加の電圧を切換え可能に供給する、
各ステップを含む請求項１３に記載の画像装置動作方法。
【請求項２３】
複数の画像装置回路を有する画像装置アレイであって、これら複数の画像装置回路のうち少なくとも１つの画像装置回路が、
ピクセル出力線に結合されたピクセルと、
前記ピクセル出力線上の前記ピクセルからのピクセルリセット電圧を受け取り格納し、前記格納したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力線上のピクセルリセット電圧をまえもって決められた最小電圧よりも高く維持するように前記出力線上のリセット電圧レベルを制御する回路と
を含む画像装置アレイ。
【請求項２４】
前記回路は更に、前記格納したリセット電圧に電圧を加えて制御信号を生じる電圧供給部を含む請求項２３に記載の画像装置アレイ。
【請求項２５】
前記回路は更に、前記出力線への印加される電圧を制御する電圧制御部を含む請求項２３に記載の画像装置アレイ。
【請求項２６】
前記出力線はピクセルアレイの列線である請求項２３に記載の画像装置アレイ。
【請求項２７】
前記回路は更に、前記ピクセルリセット電圧を格納するキャパシタを有する請求項２３に記載の画像装置アレイ。
【請求項２８】
前記回路が更に、格納した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力線上の制御された前記ピクセルリセット電圧との間の差をまえもって決められた値に維持するのに十分な電圧を加える電圧維持部を含む請求項２３に記載の画像装置アレイ。
【請求項２９】
前記回路は、
格納キャパシタと、
前記出力線を前記格納キャパシタに選択的に結合するスイッチと、
前記出力線をバイアスしてこの前記線上のリセット電圧レベルを制御するトランジスタであって、前記トランジスタのゲートが前記格納キャパシタに結合されているものと、
前記格納キャパシタに追加の電圧を切換え可能に供給する切換え可能な電圧源と、
を含む請求項２３に記載の画像装置アレイ。
【請求項３０】
前記切換え可能な電圧源は、
複数の電圧源線と、
選択された電圧源線を前記格納キャパシタに選択的に結合するスイッチと
を含む請求項２９に記載の画像装置アレイ。
【請求項３１】
前記出力線は更に、前記ピクセルからピクセル出力信号を受け取り、前記出力線が前記ピクセル出力信号を受ける前に、前記スイッチは、前記まえもって決められた最小電圧よりも高い第１電圧を有する第１電圧源線を前記キャパシタに選択的に結合する請求項３０に記載の画像装置アレイ。
【請求項３２】
前記トランジスタは電圧供給線に結合され、前記電圧供給線から前記出力線への電圧の供給を前記格納キャパシタにおける電圧に応答して、選択的に制御する請求項２９に記載の画像装置アレイ。
【請求項３３】
前記回路は、
格納キャパシタと、
前記格納キャパシタを選択的に充電する第１トランジスタと、
前記第１トランジスタを前記格納キャパシタに選択的に結合するスイッチと、
前記出力線をバイアスして前記出力線上のリセット電圧レベルを制御する第２トランジスタであって、前記トランジスタのゲートが前記格納キャパシタに結合されているものと、
前記格納キャパシタに追加の電圧を切換え可能に供給する切換え可能な電圧源と、
を含む請求項２３に記載の画像装置アレイ。
【請求項３４】
前記回路は、
格納キャパシタと、
前記格納キャパシタを選択的に充電する第１トランジスタと、
前記第１トランジスタを前記格納キャパシタに選択的に結合する第１スイッチと、
前記出力線をバイアスして前記出力線上のリセット電圧レベルを制御する第２トランジスタであって、前記トランジスタのゲートが前記格納キャパシタに結合されているものと、
前記格納キャパシタが充電されている間、サージ電流の流れを防止する第２スイッチと、
前記格納キャパシタに追加の電圧を切換え可能に供給する切換え可能な電圧源と
を含む請求項２３に記載の画像装置アレイ。
【請求項３５】
プロセッサと、
前記プロセッサに電気的に結合され、複数の画像装置回路を有する画像装置アレイと、
を含む処理システムであって、前記複数のうち少なくとも１つの画像装置回路が、
ピクセル出力線に結合されたピクセルと、
前記ピクセル出力線上の前記ピクセルからのピクセルリセット電圧を受け取り格納するとともに、前記格納したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力線上の前記ピクセルリセット電圧をまえもって決められた最小電圧よりも高く維持するように前記出力線上のリセット電圧レベルを制御する回路と、
を含む処理システム。
【請求項３６】
前記回路は更に、前記格納したピクセルリセット電圧に電圧を加えて、制御信号を生じる電圧供給部を含む請求項３５に記載の処理システム。
【請求項３７】
前記回路は更に、前記ピクセル出力線へ印加される電圧を制御する電圧制御部を含む請求項３５に記載の処理システム。
【請求項３８】
前記出力線はピクセルアレイの列線である請求項３５に記載の処理システム。
【請求項３９】
前記回路は更に、前記ピクセルリセット電圧を格納するキャパシタを含む請求項３５に記載の処理システム。
【請求項４０】
前記回路は更に、前記格納したピクセルリセット電圧に、設定した最小リセット電圧レベルと前記出力線上の前記制御されたリセット電圧との間のまえもって決められた差を維持するのに充分な電圧を加える電圧維持部を含む請求項３５に記載の処理システム。
【請求項４１】
前記回路は、
格納キャパシタと、
前記出力線を前記格納キャパシタに選択的に結合するスイッチと、
前記出力線をバイアスしてこの出力線上のリセット電圧レベルを制御するトランジスタであって、前記トランジスタのゲートが前記格納キャパシタに結合されているものと、
前記格納キャパシタに追加の電圧を切換え可能に供給する切換え可能な電圧源と、
を含む請求項３５に記載の処理システム。
【請求項４２】
前記切換え可能な電圧源は、
複数の電圧源線と、
選択された電圧源線を前記格納キャパシタに選択的に結合するスイッチと
を含む請求項４１に記載の処理システム。
【請求項４３】
前記ピクセル出力線は更に、前記ピクセルからピクセル出力信号を受け取り、前記出力線が前記ピクセル出力信号を受ける前に、前記スイッチが、前記まえもって決められた最小電圧よりも高い第１電圧を有する第１電圧源線を前記キャパシタに選択的に結合する請求項４２記載の処理システム。
【請求項４４】
前記トランジスタは電圧供給線に結合され、前記供給線から前記出力線への電圧の供給を前記格納キャパシタにおける電圧に応答して、選択的に制御する請求項４１に記載の処理システム。
【請求項４５】
前記回路は、
格納キャパシタと、
前記格納キャパシタを選択的に充電する第１トランジスタと、
前記第１トランジスタを前記格納キャパシタに選択的に結合するスイッチと、
前記出力線をバイアスして前記線上のリセット電圧レベルを制御する第２トランジスタであって、前記トランジスタのゲートが前記格納キャパシタに結合されているものと、
前記格納キャパシタに追加の電圧を切換え可能に供給する切換え可能な電圧源と、
を含む請求項３５に記載の処理システム。
【請求項４６】
前記回路は、
格納キャパシタと、
前記格納キャパシタを選択的に充電する第１トランジスタと、
前記第１トランジスタを前記格納キャパシタに選択的に結合する第１スイッチと、
前記出力線をバイアスして前記線上のリセット電圧レベルを制御する第２トランジスタであって、前記トランジスタのゲートが前記格納キャパシタに結合されているものと、
前記格納キャパシタが充電されている間、サージ電流の流れを防止する第２スイッチと、
前記格納キャパシタに追加の電圧を切換え可能に供給する切換え可能な電圧源と、
を含む請求項３５に記載の処理システム。
【請求項４７】
ピクセル出力線に結合されたピクセルを形成し、
前記ピクセル出力線に上の前記ピクセルからのピクセルリセット電圧を受け取り格納するとともに、この格納したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力線上の前記ピクセルリセット電圧をまえもって決められた最小電圧よりも高く維持するように前記出力線上のリセット電圧レベルを制御する、
各ステップを含む画像装置ピクセル形成方法。
【請求項４８】
回路を形成する前記ステップは更に、前記格納したピクセルリセット電圧に電圧を加えて、制御信号を生じる電圧供給部を形成するステップを含む請求項４７に記載の画像装置ピクセル形成方法。
【請求項４９】
回路を形成する前記ステップは更に、前記出力線への印加される電圧を制御する電圧制御部を形成することを含む請求項４７に記載の画像装置ピクセル形成方法。
【請求項５０】
回路を形成する前記ステップは更に、前記出力線をピクセルアレイの列線として形成することを含む請求項４７に記載の画像装置ピクセル形成方法。
【請求項５１】
回路を形成する前記ステップが更に、前記ピクセルリセット電圧を格納するキャパシタを形成することを含む請求項４７に記載の画像装置ピクセル形成方法。
【請求項５２】
回路を形成する前記ステップが更に、格納した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力線上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を形成する工程を含む請求項４７に記載の画像装置ピクセル形成方法。
【請求項５３】
回路を形成する前記ステップが更に、
格納キャパシタを形成し、
前記出力線を前記格納キャパシタに選択的に結合するスイッチを形成し、
前記出力線をバイアスして前記線上のリセット電圧レベルを制御するトランジスタであって、前記トランジスタのゲートが前記格納キャパシタに結合されているものを形成し、
前記格納キャパシタに追加の電圧を切換え可能に供給する切換え可能な電圧源を形成する、
各ステップを含む請求項４７に記載の画像装置ピクセル形成方法。
【請求項５４】
切換え可能な電圧源を形成する前記ステップは、
複数の電圧源線を形成し、
選択された電圧源線を前記格納キャパシタに選択的に結合するスイッチを形成すること、
を含む請求項５３に記載の画像装置ピクセル形成方法。
【請求項５５】
前記出力線が前記ピクセルからピクセル出力信号を受け取るように形成され、前記出力線が前記ピクセル出力信号を受け取る前に、前記まえもって決められた最小電圧よりも高い第１電圧を有する第１電圧源線をキャパシタに選択的に結合するように前記スイッチが形成される請求項５４に記載の画像装置ピクセル形成方法。
【請求項５６】
トランジスタを形成する前記ステップが、前記トランジスタが電圧供給線に結合され、前記電圧供給線から前記出力線への電圧の供給を前記格納キャパシタにおける電圧に応答して、選択的に制御するように前記トランジスタを形成することを含む請求項５３に記載の画像装置ピクセル形成方法。
【請求項５７】
回路を形成する前記ステップが更に、
格納キャパシタを形成し、
前記格納キャパシタを選択的に充電する第１トランジスタを形成し、
前記第１トランジスタを前記格納キャパシタに選択的に結合するスイッチを形成し、
前記出力線をバイアスして前記線上のリセット電圧レベルを制御する第２トランジスタであって、前記トランジスタのゲートが前記格納キャパシタに結合されているものを形成し、
前記格納キャパシタに追加の電圧を切換え可能に供給する切換え可能な電圧源を形成することと、
を含む請求項４７に記載の画像装置ピクセル形成方法。
【請求項５８】
回路を形成する前記ステップが更に、
格納キャパシタを形成し、
前記格納キャパシタを選択的に充電する第１トランジスタを形成し、
前記第１トランジスタを前記格納キャパシタに選択的に結合する第１スイッチを形成し、
前記出力線をバイアスして前記線上のリセット電圧レベルを制御する第２トランジスタであって、前記トランジスタのゲートが前記格納キャパシタに結合されているものを形成し、
前記格納キャパシタが充電されている間、サージ電流の流れを防止する第２スイッチを形成し、
前記格納キャパシタに追加の電圧を切換え可能に供給する切換え可能な電圧源を形成すること、
を含む請求項４７に記載の画像装置ピクセル形成方法。
【請求項５９】
ピクセルリセット電圧を供給するピクセルと、
前記ピクセルリセット電圧をモニタし、前記モニタしたピクセルリセット電圧に応答して、公称電圧で開始し、次に前記ピクセルの出力が読出されるまで差をまえもって決められた最小電圧よりも高く維持するように増大する波形を有する電圧を前記線上に生じる回路と、
を含む画像装置。
【請求項６０】
ピクセルリセット電圧を供給し、
前記ピクセルリセット電圧をモニタし、モニタしたピクセルリセット電圧に応答して、公称電圧で開始し、次に前記ピクセルの出力が読出されるまで差をまえもって決められた最小電圧よりも高く維持するように増大する波形を有する電圧を前記線上に生じること、
を含む画像装置動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体画像装置に関する。特に本発明は、画像装置用の黒点状不具合防止（またはアンチエクリプス:ａｎｔｉ−ｅｃｌｉｐｓｅ）回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ画像装置（または撮像装置またはイメージャ：ｉｍａｇｅｒ）回路は、ピクセルセルの焦点面アレイを有し、各セルは、光発生電荷を基板の特定部分に蓄積するために、フォトゲート、光導電体又はフォトダイオードのようなフォトセンサを含む。各ピクセルセルは、基板上又は基板内に形成された電荷格納（または記憶：ｓｔｏｒａｇｅ）領域を有し、この電荷格納領域は、読出し回路の一部である出力トランジスタのゲートに接続される。この電荷格納領域は浮遊拡散領域として構成されてもよい。ある画像装置回路では、電荷をフォトセンサから電荷格納領域へ転送するトランジスタのような少なくとも１つの電子装置と、電荷転送前に格納領域をまえもって決められた電荷レベルにリセットするための１つの装置、この場合も通常はトランジスタとを各ピクセルが含んでもよい。
【０００３】
ＣＭＯＳ画像装置回路において、ピクセルセルの能動素子が、（１）光子‐電荷変換、（２）画像電荷の蓄積、（３）知られた状態への電荷格納領域のリセット、（４）電荷格納領域への電荷の転送、（５）読出しピクセルの選択、（６）電荷格納領域における電荷を表わす信号の出力及び増幅、の機能を行う。光電荷は、これが初期の電荷蓄積領域から格納領域に移動する際に増幅することができる。格納領域における電荷は通常、ソースホロワトランジスタによりピクセル出力電圧に変換される。
【０００４】
上述したタイプのＣＭＯＳ画像装置回路は、例えば、マイクロンテクノロジー社に譲渡された米国特許第  ６，１４０，６３０号、同第６，３７６，８６８号、同第６，３１０，３６６号、同第６，３２６，６５２号、同第６，２０４，５２４号及び同第６，３３３，２０５号に説明されているものとして一般に知られている。これらの米国特許は全体として参考のためにこの明細書に組み込まれたものである。
【０００５】
図１は、従来の４個のトランジスタ（４Ｔ）ピクセル１００及びその関連の負荷回路（電流源として示す）１２０を例示する。ピクセル１００は、フォトダイオードとして示す感光素子１０１と、浮遊拡散領域Ｃと、４個のトランジスタ、すなわち、転送トランジスタ１１１、リセットトランジスタ１１２、第１のソースホロワトランジスタ１１３及び行選択トランジスタ１１４とを含む。このピクセル１００には、転送トランジスタ１１１の導電性の制御を行うＴＸ制御信号と、リセットトランジスタ１１２の導電性の制御を行うＲＳ制御信号と、行選択トランジスタ１１４の導電性の制御を行うＳＥＬ制御信号とを用いる。浮遊拡散領域Ｃにおける電荷は第１のソースホロワトランジスタ１１３の導電性の制御を行う。このソースホロワトランジスタ１１３の出力は、行選択トランジスタ１１４が導通している際に（すなわち、制御信号ＳＥＬがアサート（有効化：ａｓｓｅｒｔ）されている際に）この行選択トランジスタ１１４を経て負荷回路１２０に供給され、これによりノードＢにピクセル信号を出力する。
【０００６】
転送リセットトランジスタ１１１、１１２の状態により、浮遊拡散領域Ｃを、電荷積分期間中に感光素子１０１により発生される光発生電荷を受けるために感光素子１０１に結合するか、或いはリセット期間中にノードＡのピクセル電源Ｖａａｐｉｘに結合するかを決定する。
【０００７】
ピクセル１００は以下のようにして動作する。ＳＥＬ制御信号をアサートして、行選択トランジスタ１１４を導通させる。同時に、ＴＸ制御信号はアサートされずに、ＲＳ制御信号をアサートする。これにより、浮遊拡散領域ＣをノードＡにおけるピクセル電源Ｖａａｐｉｘ  に結合し、ノードＣにおける電圧を初期電圧にリセットする。ピクセル１００はリセット信号ＶＲＳＴを負荷回路１２０に出力する。ノードＢは、行選択トランジスタ１１４と負荷回路１２０との間に結合され、ピクセルリセット信号ＶＲＳＴをサンプル及びホールドするサンプル‐ホールド回路（不図示）に対する入力部として動作する。
【０００８】
リセット信号ＶＲＳＴが出力された後、ＲＳ制御信号を非アサート（無効化：ｄｅａｓｓｅｒｔ）する。感光素子１０１に入射光が当たると、この感光素子は電荷積分期間中この入射光のレベルに応じて電荷を蓄積する。電荷積分期間及び信号ＶＲＳＴの出力の後、ＴＸ制御信号をアサートする。これにより、浮遊拡散領域Ｃを感光素子１０１に結合する。電荷が転送トランジスタ１１１を流れ、浮遊拡散領域Ｃにおける電圧を減少させる。ピクセル１００は光信号ＶＳＩＧを負荷回路１２０に出力し、この光信号がノードＢに現れてサンプル‐ホールド回路（不図示）によりサンプリングされる。リセット及び光信号ＶＲＳＴ、ＶＳＩＧは全ピクセル出力の異なる成分である（すなわち、Ｖｏｕｔｐｕｔ＝ＶＲＳＴ−ＶＳＩＧ）。
【０００９】
ピクセル１００は黒点状不具合（エクリプシング：ｅｃｌｉｐｓｉｎｇ）として知られた一種のひずみの影響を受けやすい。黒点状不具合とは、明るい光がピクセルに入射したにもかかわらず、暗いピクセルに相当するピクセル信号をピクセルが出力する場合に生じるひずみを指す。黒点状不具合は、ピクセルが明るい光に露光する際に生じる可能性がある。感光素子１０１が多量の光発生電荷を生じる可能性があるからである。この場合、ピクセル１００がリセット信号ＶＲＳＴを出力している間に、進行中の積分期間中に感光素子１０１により発生される光発生電荷の一部が転送トランジスタ１１１を経て浮遊拡散ノードＣに漏れ込むかもしれない。これにより、浮遊拡散ノードにおけるリセット電圧を減少させ、ピクセル１００が正しくない（すなわち、減少した電圧の）リセット信号ＶＲＳＴを出力する可能性がある。これにより、順にリセット及び光信号ＶＲＳＴ、ＶＳＩＧをほぼ同じ電圧とする可能性がある。例えば、リセット及び光信号ＶＲＳＴ、ＶＳＩＧが両方ともほぼ０ボルトとなる可能性がある。従って、ピクセル出力（ＶＲＳＴ−ＶＳＩＧ）がほぼ０ボルトとなる可能性があり、これが、通常暗いピクセルと関連する出力電圧に対応する。
【００１０】
この黒点状不具合の影響を最小にするために黒点状不具合防止回路を用いることができる。例えば、黒点状不具合の間、ピクセルのリセット電圧が０ボルトに向けて降下する傾向にあるので、黒点状不具合防止回路によりリセット信号の電圧レベルをモニタできる。この電圧レベルが閾値電圧よりも降下すると、黒点状不具合防止回路は、黒点状不具合が生じる（又は生じている）ことを仮定し、それから、リセットレベルを補正電圧まで引き上げることによりリセット信号の電圧レベルを補正し、これにより黒点状不具合の影響を最小にすることができる。
【００１１】
図２は、ピクセル１００と、その負荷回路１２０と、上述した黒点状不具合問題を解決するための従来の黒点状不具合防止回路２３０とを例示する。黒点状不具合防止回路２３０はスイッチングトランジスタ２３２と直列に結合された第２のソースホロワトランジスタ２３１を含む。スイッチングトランジスタ２３２の出力は、ピクセル１００の出力と並列に、負荷回路１２０の入力（すなわち、ノードＢ）に結合される。第２のソースホロワトランジスタ２３１の一方のソース／ドレインはピクセル電源Ｖａａｐｉｘに結合され、他方のソース／ドレインはスイッチングトランジスタ２３２に結合される。この第２のソースホロワトランジスタ２３１はＶＲＥＦ制御信号によりバイアスされる。スイッチングトランジスタ２３２の導電性は、ＶＲＳＴ信号をサンプル及びホールドするのに用いるＳＨＲ（サンプル‐ホールドリセット）制御信号により制御される。ＶＲＥＦの電圧レベルは、リセット信号ＶＲＳＴが出力されている間に浮遊拡散領域Ｃにおける電圧が減少する場合に、第２のソースホロワトランジスタ２３１が導通して、ノードＢにおける電圧を、ＶＲＥＦマイナス第２のソースホロワトランジスタ２３１の閾値電圧まで引き上げるように設定される。黒点状不具合防止回路２３０の１つの制限は、ＶＲＳＴに生じる可能性のある変化に対して十分な余裕度を持つ必要があるということである。ＶＲＳＴは、リセットトランジスタ１１２及び第１のソースホロワトランジスタ１１３の両方の閾値電圧の変化により影響を受ける。加えて、温度変化や、ＶＡＡの電圧変化及び高レベルのＲＳ制御パルスによりＶＲＳＴに影響を及ぼす。通常の露光状態におけるように、黒点状不具合の防止が必要でない場合には、第２のソースホロワトランジスタ２３１を流れる電流を零にして黒点状不具合防止回路２３０による如何なる寄与をも回避する。従って、ＶＲＳＴの変化が最小値であるとした場合にＶＲＥＦを十分に低い電圧として選択し、従って、このＶＲＥＦの電圧は減少し、黒点状不具合防止のための十分な出力レベルを得ることを困難にする。
【発明の開示】
【００１２】
従って、画像装置用の黒点状不具合防止回路を改善する必要性及び要望がある。
本発明の例示的実施例によれば、ピクセル出力線に結合されたピクセルと、このピクセル出力線上でピクセルからのピクセルリセット電圧を受けて取り、格納し、この格納したピクセルリセット電圧をパラメータとして用いて、ピクセル出力線上のピクセルリセット電圧を、まえもって決められた最小電圧よりも高くに維持するように、この出力線上のリセット電圧レベルを制御する回路とを含む黒点状不具合防止回路及びその形成方法を提供する。
【００１３】
本発明の上述した及びその他の効果及び特徴は、以下の添付図面を参照した本発明の例示的な実施例の詳細な説明からより一層明らかとなるであろう。以下の詳細な説明においては、本明細書の一部を形成し本発明を実施しうる特定の実施例を例示する添付図面を参照するものである。これらの実施例は、当業者が本発明を実施することができるように十分詳細に説明され、本発明の精神及び範囲を逸脱することなしに、他の実施例を用いうること及び構造的、論理的及び電気的変更を加えうることに理解すべきである。又、説明する処理ステップの進行は本発明の実施例の例示的なものであるが、これらのステップの順序は、この説明に限定されるものではなく、所定の順序で行う必要があるステップを除いて、当業者にとって公知のように変えることができる。
【００１４】
本明細書で用いる用語「ピクセル」とは、フォトセンサと、光子を電気信号に変換する関連のトランジスタとを含む光素子ユニットセルを意味する。図面を簡単にするために、少数の代表的なピクセルのみを図示し説明するが、多数の同様なピクセルの製造が通常は同時に進行する。従って、以下の詳細な説明は本発明を限定するものではなく、本発明の範囲は特許請求の範囲によってのみ規定される。
【００１５】
加えて、本発明をＣＭＯＳ画像装置につき以下に説明するが、本発明は、リセットされその後電荷が転送される格納ノードを含むいかなる固体撮像装置にも適用しうる。従って、以下の詳細な説明は、限定的に考えられるべきではなく、本発明の範囲は特許請求の範囲によってのみ規定されるものである。
【発明を実施するための最良の形態】
【００１６】
図面を参照すると、ここでは同様な番号は同様な素子を示しており、図３Ａは、ピクセル回路１００と、クリップ回路３００と、グローバルマルチプレックス回路３５０とを含む本発明の第１の実施例を示す。ピクセル回路１００は、図１についての説明と同じである。クリップ回路３００は、クリップトランジスタ３１０と、クランプスイッチ３２０と、メモリキャパシタ３３０と、ＶＳＬＩＣＥ＿ｌｏｃａｌノードＤとを含む。グローバルマルチプレックス回路３５０は、第１制御スイッチ３５１と、第２制御スイッチ３５２と、第３制御スイッチ３５３とを含む。クリップ回路３００はノードＢでピクセル１００に接続される。クリップトランジスタ３１０は、そのドレインでＶａａｐｉｘ（ノードＡ）に接続され、そのソースでクランプスイッチ３２０の第１端子に、従って、画像装置の列線に結合される。クリップトランジスタ３１０のゲートはＶＳＬＩＣＥ＿ｌｏｃａｌノードＤに結合される。クランプスイッチ３２０の第２端子もノードＤに接続される。メモリキャパシタ３３０の一方の端子はノードＤに結合され、他方の端子は共通ＶＳＬＩＣＥバス３４０に接続される。グローバルマルチプレックス回路３５０は、３つの制御スイッチ３５１、３５２及び３５３を経てＶＳＬＩＣＥバス３４０を駆動する。これら３つのスイッチは電圧出力信号ＶＣＬ、ＶＳＬＩＣＥ＿Ｒ及びＶＳＬＩＣＥ＿Ｓをそれぞれイネーブルする。ここで、ＶＳＬＩＣＥ＿Ｒ＞ＶＣＬ＞ＶＳＬＩＣＥ＿Ｓである。負荷回路１２０は負荷トランジスタ３２５として示され、この負荷トランジスタ３２５のゲートには信号ＶＬＮが接続される。
【００１７】
図４Ａは、図３Ａに示す実施例の例示的な動作を表わし、図３Ａの回路の動作中におけるリセット電圧ＶＲＳＴのレベルをも示す。時刻ｔ０では、行選択信号ＳＥＬがピクセル１００に供給され、このピクセル１００が選択される。時刻ｔ１において、リセット信号ＲＳがパルス化されリセットトランジスタ１１２に供給される。これにより、リセットトランジスタ１１２が飽和動作モードにあるとし、ＶＴ-ＭＲＳがリセットトランジスタ１１２の閾値電圧であるとき、ノードＣにおける電圧ＶｐｉｘはＶＤＤ（ＲＳパルスの高レベル）−（マイナス）ＶＴ−ＭＲＳまで上昇する。このＶｐｉｘをＶｐｉｘの初期電圧Ｖｐｉｘ（ｒｓｔ）として設定する。ピクセル１００は以下の式によるリセット信号ＶＲＳＴを出力する。次式において、ＭＲＤはソースホロワトランジスタ１１３の閾値電圧である。
【００１８】
ＶＲＳＴ＝Ｖｐｉｘ（ｒｓｔ）−ＶＴ−ＭＲＤ
【００１９】
クランプスイッチ３２０やスイッチ３５１も、ＣＬがパルス化されている際に時刻ｔ１でクローズする。従って、ＶＲＳＴは、クリップ回路３００のＶｓｌｉｃｅ＿ｌｏｃａｌノードＤに入力される。時刻ｔ２において、ＣＬが非アサートされるとともにクランプスイッチ３２０がオープンし、又ＳＬＩＣＥ＿Ｒが高レベルにアサートされた際にスイッチ３５２がクローズするので、ノードＤにおけるＶｓｌｉｃｅ＿ｌｏｃａｌ電圧は、
ＶＳＬＩＣＥ＿ｌｏｃａｌ（ｒｓｔ）＝ＶＲＳＴ＋（ＶＳＬＩＣＥ＿Ｒ−ＶＣＬ）
に変化する（すなわち、持ち上がる）。ここで、メモリキャパシタ３３０はＶｓｌｉｃｅ＿ｌｏｃａｌのノードＤにおける寄生キャパシタンスよりも十分に大きくすることにより、△ＶＳＬＩＣＥ〜（ほぼ等しい）△ＶＳＬＩＣＥ＿ｌｏｃａｌとなる。ＶＳＬＩＣＥ＿ｌｏｃａｌ（ｒｓｔ）はクリップ回路におけるＶＳＬＩＣＥ＿Ｒとほぼ等しく、リセット期間の間のＶｐｉｘｏｕｔの最小レベルを決定するとともに黒点状不具合の影響を防止する。
【００２０】
従って、ＶｐｉｘｏｕｔのノードＢに対するクリップ電圧は、
Ｖｃｌｉｐ（ｒｓｔ）＝ＶＲＳＴ＋（ＶＳＬＩＣＥ＿Ｒ−ＶＣＬ）−ＶＴ−ＭＳＬ
となる。
ここで、ＶＴ−ＭＳＬはクリップトランジスタ３１０の閾値電圧である。
【００２１】
ＳＨＲがｔ３で非アサートされた時の外部メモリ（不図示）へのＶＲＳＴサンプリングに続いて、ＳＬＩＣＥ＿Ｒが非アサートされるのでスイッチ３５２がオープンするとともに、ＳＬＩＣＥ＿Ｓがアサートされるので時刻ｔ４でスイッチ３５３がクローズする。そして、ＶＳＬＩＣＥ＿ｌｏｃａｌ及びｃｌｉｐの電圧は次式に変化する。
【００２２】
ＶＳＬＩＣＥ＿ｌｏｃａｌ（ｓｉｇ）＝ＶＲＳＴ＋（ＶＳＬＩＣＥ＿Ｓ−ＶＣＬ）
Ｖｃｌｉｐ（ｓｉｇ）＝ＶＲＳＴ＋（ＶＳＬＩＣＥ＿Ｓ−ＶＣＬ）−ＶＴ−ＭＳＬ
時刻ｔ５において、ＴＸがアサートし、転送トランジスタ１１１がオンし、フォトダイオード１０１に蓄積された光発生電荷がこのフォトダイオード１０１から浮遊拡散ノードＣに転送され、これによりＶｐｉｘ を、従って、Ｖｐｉｘｏｕｔも降下させる。電荷転送後のＶｐｉｘｏｕｔがＶＳＩＧであり、この電圧は、サンプル‐ホールド信号ＳＨＳが時刻ｔ５〜ｔ６中にアサートされると他の外部メモリ（不図示）において、サンプリングされる。フォトダイオード１０１により集められる電圧は、ＶＲＳＴからＶＳＩＧを引くことにより得られる。他方、ピクセルが飽和した際のバイアス電流のカットオフを防止するために、クリップ電圧Ｖｃｌｉｐ(ｓｉｇ) により最小のＶｐｉｘｏｕｔを制限する。クリップ電圧はリセット電圧ＶＲＳＴに基づき、このリセット電圧は、ピクセルのリセットトランジスタ１１２及びソースホロワトランジスタ１１３の閾値電圧ＶＴ−ＭＲＳ及びＶＴ−ＭＲＤのあらゆるＶＴ変化を含む。従って、これらの閾値電圧の変化はもはやクリップ電圧を設定するための必要な余裕度に悪影響を及ぼすことなく、ダイナミックレンジを広くする。加えて、温度変動および／または電源の変化によるＶＲＳＴの切換え時間も無視できるので、上記変化のない調整を達成する。
【００２３】
図３Ｂは、本発明の第２の実施例を示す。図３Ａと比べて、Ｖａａｐｉｘイネーブルトランジスタ３６０がクリップ回路３００’内に付加的に用いられる。Ｖａａｐｉｘイネーブルスイッチ３６０はメモリキャパシタ３３０を充電するために用いられるので、このスイッチは極めて小型にすることができる。又、クランプスイッチ３２０の位置はクリップトランジスタ３１０のドレイン側に変えられる。
【００２４】
図４Ｂは、図３Ｂに示す実施例の例示的な動作を表わし、この回路動作中に結果として得られるＶＲＳＴ信号も示す。時刻ｔ０で、行選択信号ＳＥＬがピクセル１００に供給され、このピクセル１００が選択される。時刻ｔ１で、リセット信号ＲＳがパルスになるとともに、充電信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲが非アサートされる。信号ＣＬがパルス化されているので、この時点で、ノードＤはＶａａｐｉｘイネーブルトランジスタ３６０を介してピクセル電源Ｖａａｐｉｘに接続される。時刻ｔ１ａでは、充電信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲがアサートされ、クリップトランジスタ３１０のＶｓｌｉｃｅ＿ｌｏｃａｌノードＤ及びドレインノードが両方とも電源Ｖａａｐｉｘから分離されるので、Ｖｓｌｉｃｅ＿ｌｏｃａｌ電圧は、電荷がクリップトランジスタ３１０を流れるにつれて減少する。Ｖｓｌｉｃｅ＿ｌｏｃａｌ電圧の減少に続いてＶｐｉｘｏｕｔノードＢの電圧が減少してＶＲＳＴに達すると、クリップ回路３００は不活性となる。ＶｐｉｘｏｕｔがＶＲＳＴにクリップされると、クリップトランジスタ３１０のチャネル電流が有効にカットオフされ、Ｖｓｌｉｃｅ＿ｌｏｃａｌにおける電圧がＶＲＳＴ＋ＶＴ−ＭＳＬ に設定される。Ｖｓｌｉｃｅ＿ｌｏｃａｌが十分に安定化された後、時刻ｔ２でクランプスイッチ３２０がオープンし、Ｖｓｌｉｃｅ＿ｌｏｃａｌノードＤにＶＲＳＴ＋ＶＴ−ＭＳＬが格納される。
【００２５】
ＶＲＳＴサンプリング期間に続いて、ＶＳＬＩＣＥバス３４０の電圧が時刻ｔ２で信号ＶＣＬから信号ＶＳＬＩＣＥ＿Ｒに変化した後に、充電信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲが時刻ｔ２ａでオフとなり、クリップ回路をイネーブルする。従って、ＶＲＳＴサンプリング期間に対するＶｐｉｘｏｕｔノードのクリップレベルは、
Ｖｃｌｉｐ（ｒｓｔ）＝Ｖｓｌｉｃｅ＿ｌｏｃａｌ（ｒｓｔ）−ＶＴ−ＭＳＬ
＝ＶＲＳＴ＋ＶＴ−ＭＳＬ −（ＶＣＬ−ＶＳＬＩＣＥ＿Ｒ）−ＶＴ−ＭＳＬ
＝ＶＲＳＴ−（ＶＣＬ−ＶＳＬＩＣＥ＿Ｒ）
となり、ＶＴ−ＭＳＬはもはやクリップレベルに影響しない。ＶＳＩＧサンプリング期間に対しても、クリップレベルＶｃｌｉｐ(ｓｉｇ)を次式で表わすことができ、ＶＲＳＴサンプリング期間に同様に、ＶＴ−ＭＳＬによって影響を受けない。
【００２６】
Ｖｃｌｉｐ（ｓｉｇ）＝Ｖｓｌｉｃｅ＿ｌｏｃａｌ（ｓｉｇ）−ＶＴ−ＭＳＬ
＝ＶＲＳＴ＋ＶＴ−ＭＳＬ −（ＶＣＬ−ＶＳＬＩＣＥ＿Ｓ）−ＶＴ−ＭＳＬ
＝ＶＲＳＴ−（ＶＣＬ−ＶＳＬＩＣＥ＿Ｓ）
従って、上述したパルス化した電力供給方法を用いることにより、ＶＴ−ＭＳＬの変動を相殺でき、これによりクリップ回路の性能を改善することができる。
【００２７】
図３Ｃは、本発明の第３実施例を示す。本例では、図３Ｂに示す実施例の構成に比べ、クリップ回路３００”においてクリップトランジスタ３１０とＶｐｉｘｏｕｔノードＢとの間に直流電流用スイッチ３７０が導入されている。クリップトランジスタ３１０のドレイン電圧がＶａａｐｉｘに駆動された際に、この第２のスイッチ３７０はオープンに保たれるので、メモリキャパシタ３３０の充電期間中、直流電流は流れない。
【００２８】
図４Ｃは、図３Ｃに示す実施例の例示的な動作を表わしている。この動作は直流、電流用スイッチ３７０を制御する追加の信号ＳＬＩＣＥ＿ＥＮ２を有すること以外、図４Ｂに示す動作と同じである。この信号ＳＬＩＣＥ＿ＥＮ２は、信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲがアサートされる時刻と同じ時刻ｔ１ａにアサートされるとともに、信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲが再びアサートされる時刻ｔ７に非アサートされる。これにより、ノードＢにおける電圧を時刻ｔ１から時刻ｔ１ａまでＶＲＳＴに保持し、サンプリングされたリセット電圧への影響を防止する。
【００２９】
各画像装置をアレイ状に、又は処理システムの一部として配置することもできる。クリップ回路３００及びグローバルマルチプレックス回路３５０はノードＢでアレイ状の各画像装置に接続され、これは列線として動作する。
【００３０】
図５では、ＣＭＯＳ画像装置５００が制御回路５３０により動作され、これは、ピクセル読み出しに対する行及び列線を選択するためのアドレスデコーダ５１５、５２５を制御する。制御回路５３０も、行線及び列ドライバ５１０、５２０を制御し、これらドライバが駆動電圧を、選択された行及び列に印加する。各列内にはクリップ回路３００が設けられる。ピクセル出力信号は、通常格納領域がリセットトランジスタによりリセットされた後にこの格納領域から読出されたピクセルリセット信号ＶＲＳＴと、光発生電荷がこの格納領域に転送された後にこの格納領域から読出されたピクセル画像信号ＶＳＩＧとを含む。信号ＶＲＳＴ及びＶＳＩＧはサンプル‐ホールド回路５３５によりサンプリングされ、差動増幅器５４０により減算され、各ピクセルに対し差分信号ＶＲＳＴ−ＶＳＩＧを生成する。ＶＲＳＴ−ＶＳＩＧは、ピクセルに照射される光の量を表わす。この差分信号はアナログ‐デジタル変換器５４５によりデジタル化される。デジタル化されたピクセル信号は、画像プロセッサ５５０に供給されてデジタル画像出力を形成する。デジタル化及び画像処理回路は画像装置チップ上に又はそれ以外に設けることができる。ある構成では、差分信号ＶＲＳＴ−ＶＳＩＧを差分信号のままで増幅し、差動アナログ‐デジタル変換器により直接デジタル化されうる。
【００３１】
図６は、プロセッサに基づくシステム６００、例えば、カメラシステムを示し、このシステムは一般に、マイクロプロセッサのような中央処理装置（ＣＰＵ）６０５を含み、このＣＰＵはバス６１５を介して入力／出力（Ｉ／Ｏ）装置６１０と通信する。システム６００は、本発明の何れかの実施例により構成した画像装置（または撮像装置）５００をも含む。画像装置５００も、バス６１５を介してＣＰＵ６０５と通信する。プロセッサに基づくシステム６００はランダムアクセスメモリ（ＲＡＭ）６２０をも有し、フラッシュメモリのような取外し可能なメモリ６２５を含むことが可能で、これらもバス６１５を介してＣＰＵ６０５と通信する。画像装置５００は、単一の集積回路上に、又はプロセッサとは異なるチップ上にメモリ記憶部を含む又は有しないＣＰＵ、デジタル信号プロセッサ又はマイクロプロセッサのようなプロセッサと組み合わせることが可能である。
【００３２】
電荷変換装置としてフォトダイオードを用い、そして４トランジスタピクセルの環境で本発明の各種の実施例を例示した。しかし、他の種類のフォトセンサ及び他のピクセル構成を用いて画像電荷を発生できることを理解すべきである。本発明は、ＣＣＤ（電荷結合装置）アレイに対する読出し回路に用いることもできる。従って、本発明は上述し例示した実施例に厳密に限定されるものではなく、特許請求の範囲に含まれる本発明のいかなる変形も本発明の一部とみなされるべきである。
【図面の簡単な説明】
【００３３】
【図１】従来のピクセル及びこれに関連する負荷回路を示す。
【図２】従来のピクセル、従来の負荷回路及び従来の黒点状不具合防止回路を示す。
【図３Ａ】ピクセル、負荷回路及び本発明の３個の実施例、のうちの第１による黒点状不具合防止回路を示す。
【図３Ｂ】ピクセル、負荷回路及び本発明の３個の実施例、のうちの第２による黒点状不具合防止回路を示す。
【図３Ｃ】ピクセル、負荷回路及び本発明の３個の実施例、のうちの第３による黒点状不具合防止回路を示す。
【図４Ａ】図３Ａの実施例と関連する本発明の例示的な実施例の信号タイミング及び信号波形を示すタイミング図である。
【図４Ｂ】図３Ｂの実施例と関連する本発明の例示的な実施例の信号タイミング及び信号波形を示すタイミング図である。
【図４Ｃ】図３Ｃの実施例と関連する本発明の例示的な実施例の信号タイミング及び信号波形を示すタイミング図である。
【図５】本発明による黒点状不具合防止回路を含む画像装置を示すブロック図である。
【図６】本発明による黒点状不具合防止回路を含む処理システムを示すブロック図である。
【図１】
2008544656.tif 000003
【図２】
2008544656.tif 000004
【図３Ａ】
2008544656.tif 000005
【図３Ｂ】
2008544656.tif 000006
【図３Ｃ】
2008544656.tif 000007
【図４Ａ】
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【図４Ｂ】
2008544656.tif 000009
【図４Ｃ】
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【図５】
2008544656.tif 000011
【図６】
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【国際調査報告】
2008544656.tif 000013
2008544656.tif 000014
2008544656.tif 000015