(57)【要約】  本発明は、メモリチップの中で、マルチセクタページから読み出されたデータを再グループ化する方法を説明する。その結果、ガーベッジコレクション動作時間は大幅に低減し、全体的なシステム性能が向上する。構造の特徴は、オンチップレジスタの間でページの個々のデータセクタを選択的に転送する能力、およびレジスタの中でデータセクタを再整列する能力を含む。
2008527586.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイを含むメモリシステムを操作する方法において、
メモリアレイから第１のデータレジスタへ、データの第１のマルチセクタページを読み出すステップと、
第１のデータレジスタから第２のデータレジスタへ、データの第１のページの全てのセクタよりも少ないセクタを選択的に転送するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
データの第１のページのセクタを前記レジスタの１つの中で再整列するステップをさらに含む方法。
【請求項３】
請求項２記載の方法において、
前記データの第１のページのセクタを再整列するステップと並行して、データの第１のページのセクタをメモリの外へ転送するステップをさらに含む方法。
【請求項４】
請求項３記載の方法において、
メモリシステムがメモリコントローラを含み、データの第１のページの前記転送されたセクタがメモリコントローラへ転送され、前記方法が、
コントローラの中で、データの第１のページの前記転送されたセクタに対する誤り検出および訂正動作を実行するステップをさらに含む方法。
【請求項５】
請求項１記載の方法において、
メモリが複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの単一のセクタを記憶する方法。
【請求項６】
請求項１記載の方法において、
メモリが複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの複数のセクタを記憶する方法。
【請求項７】
請求項１記載の方法において、
データの第１のページを第２のデータレジスタへ転送するステップに続いて、メモリアレイから第１のレジスタへ、データの第２のマルチセクタページを読み出すステップと、
第１のデータレジスタから、データの第１のページからのデータを含まない第２のデータレジスタの一部分へ、データの第２のページの全てのセクタよりも少ないセクタを選択的に転送し、その間に、データの第１のページの前記選択的に転送されたセクタを第２のデータレジスタの中に維持するステップと、
をさらに含む方法。
【請求項８】
請求項７記載の方法において、
前記データの第２のページのセクタを第２のデータレジスタへ選択的に転送するステップの前に、データの第１のページのセクタを前記レジスタの１つの中で再整列するステップをさらに含む方法。
【請求項９】
請求項７記載の方法において、
前記データの第１のページの選択的に転送されたセクタおよびデータの第２のページの選択的に転送されたセクタを、メモリアレイへ並行して書き込むステップをさらに含む方法。
【請求項１０】
メモリアレイを含むメモリシステムを操作する方法において、
メモリアレイからデータの第１のマルチセクタページにアクセスするステップと、
アクセスされた第１のページから第１のデータレジスタへ、データの第１のページの全てのセクタよりも少ないセクタを選択的に転送するステップと、
を含む方法。
【請求項１１】
請求項１０記載の方法において、
データの第１のページのセクタを前記レジスタの１つの中で再整列するステップをさらに含む方法。
【請求項１２】
請求項１１記載の方法において、
前記データの第１のページのセクタを再整列するステップと並行して、データの第１のページのセクタをメモリの外へ転送するステップをさらに含む方法。
【請求項１３】
請求項１２記載の方法において、
メモリシステムがメモリコントローラを含み、データの第１のページの前記転送されたセクタがメモリコントローラへ転送され、前記方法が、
コントローラの中で、データの第１のページの前記転送されたセクタに対する誤り検出および訂正動作を実行するステップをさらに含む方法。
【請求項１４】
請求項１０記載の方法において、
メモリが複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの単一のセクタを記憶する方法。
【請求項１５】
請求項１０記載の方法において、
メモリが複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの複数のセクタを記憶する方法。
【請求項１６】
請求項１０記載の方法において、
第１のデータレジスタから第２のデータレジスタへ、データの第１のページの一部分を転送するステップと、
データの第１のページの一部分を第２のデータレジスタへ転送するステップに続いて、
メモリアレイからデータの第２のマルチセクタページにアクセスするステップと、
アクセスされた第２のページから第１のデータレジスタへ、データの第２のページの全てのセクタよりも少ないセクタを選択的に転送するステップと、
第１のデータレジスタから、データの第１のページからのデータを含まない第２のデータレジスタの一部分へ、データの第２のページの一部分を選択的に転送し、その間に、データの第１のページの前記選択的に転送されたセクタを第２のデータレジスタの中に維持するステップと、
をさらに含む方法。
【請求項１７】
請求項１６記載の方法において、
前記データの第１のページの選択的に転送されたセクタおよびデータの第２のページの選択的に転送されたセクタを、メモリアレイへ並行して書き込むステップをさらに含む方法。
【請求項１８】
請求項１６記載の方法において、
前記データの第２のページのセクタを第２のデータレジスタへ転送するステップの前に、データの第１のページのセクタを前記レジスタの１つの中で再整列するステップをさらに含む方法。
【請求項１９】
メモリアレイおよび複数のデータレジスタを有するメモリシステムを操作する方法において、
アレイからレジスタへ、複数のページからのデータを読み出すステップと、
レジスタの中で、複数のページからのデータをレジスタの１つの中の単一のページへ組み合わせるステップと、
組み合わせられたセクタのページをメモリアレイへ書き込むステップと、
を含む方法。
【請求項２０】
請求項１９記載の方法において、
メモリシステムがさらにコントローラを含み、前記方法が、
前記データを読み出ステップに続いて、また前記組み合わせられたセクタのページを書き込むステップの前に、前記複数のページの１つ以上からコントローラへデータを転送して、その中で誤り訂正および検出動作を実行するステップをさらに含む方法。
【請求項２１】
複数のメモリを含み、各々のメモリがメモリアレイと第１および第２のデータレジスタとを含むメモリシステムを操作する方法において、
第１の前記メモリの中で、
第１のメモリのアレイから、対応する第１のデータレジスタへ、データの第１のページのマルチセクタ部分を読み出すステップと、
第１のデータレジスタから、対応する第２のデータレジスタへ、データの第１のページの全ての読み出しセクタよりも少ないセクタを選択的に転送するステップと、を含むプロセスを実行するステップと、
前記第１のメモリでプロセスを実行するステップに続いて、第１のメモリの第２のデータレジスタから、第２の前記メモリの第２のデータレジスタへ、第１のページの選択的に転送された部分を移動するステップと、
前記データの第１のページの選択的に転送された部分を移動するステップに続いて、第１または第２のメモリのアレイの１つから、対応する第１のデータレジスタへ、データの第２のページの一部分を読み出すステップと、
対応する第１のデータレジスタから、対応する第２のデータレジスタへ、データの第２のページの少なくとも一部分を転送し、その間に、データの第１のページの前記選択的に転送されたセクタを前記第２のデータレジスタの１つの中に維持するステップと、
を含む方法。
【請求項２２】
請求項２１記載の方法において、
前記第１のページの選択的に転送された部分を移動するステップと並行して、データの第１のページのセクタをメモリの外へ転送するステップをさらに含む方法。
【請求項２３】
請求項２２記載の方法において、
メモリシステムがメモリコントローラを含み、データの第１のページの前記転送されたセクタがメモリコントローラへ転送され、前記方法が、
コントローラの中で、データの第１のページの前記転送されたセクタに対する誤り検出および訂正動作を実行するステップをさらに含む方法。
【請求項２４】
請求項２１記載の方法において、
前記データの第１のページの選択的に転送されたセクタおよびデータの第２のページの選択的に転送されたセクタを、データのメタページとして第１および第２のメモリアレイへ並行して書き込むステップをさらに含む方法。
【請求項２５】
請求項２１記載の方法において、
メモリの各々が複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの単一のセクタを記憶する方法。
【請求項２６】
請求項２１記載の方法において、
メモリの各々が複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの複数のセクタを記憶する方法。
【請求項２７】
複数のメモリアレイを有し、前記メモリアレイの各々が対応する複数のデータレジスタを有するメモリシステムを操作する方法において、
アレイからレジスタへ、複数のメタページからのデータを読み出すステップと、
レジスタの中で、複数のメタページからのデータをレジスタの中の単一のメタページへ組み合わせるステップと、
組み合わせられたセクタのメタページをメモリアレイへ書き込むステップと、
を含む方法。
【請求項２８】
請求項２７記載の方法において、
メモリシステムがさらにコントローラを含み、前記方法が、
前記データを読み出すステップに続いて、また前記組み合わせられたセクタのメタページを書き込むステップの前に、前記複数のページの１つ以上からコントローラへデータを転送して、その中で誤り訂正および検出動作を実行するステップをさらに含む方法。
【請求項２９】
メモリチップを備えるメモリシステムにおいて、
前記メモリチップが、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができる、第１のマルチセクタレジスタと、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタと、を備え、
レジスタの１つの中のデータセクタの整列を再整列することができるメモリシステム。
【請求項３０】
請求項２９記載のメモリシステムにおいて、
レジスタの１つの中でデータセクタを再整列することと並列に、第２のレジスタとコントローラとの間でデータを転送することができる、コントローラをさらに備えるメモリシステム。
【請求項３１】
請求項３０記載のメモリシステムにおいて、
前記コントローラが、メモリからコントローラへ転送されたデータに対する誤り検出および訂正動作を実行することができるメモリシステム。
【請求項３２】
第１のメモリを備えるメモリシステムにおいて、
前記第１のメモリが、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができる、第１のマルチセクタレジスタと、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタと、を備え、
第１のレジスタと第２のレジスタとの間で個々のデータセクタを選択的に転送することができるメモリシステム。
【請求項３３】
請求項３２記載のメモリシステムにおいて、
レジスタの１つの中でデータセクタの整列を再整列することができるメモリシステム。
【請求項３４】
請求項３３記載のメモリシステムにおいて、
レジスタの１つの中でデータセクタを再整列することと並列に、第２のレジスタとコントローラとの間でデータを転送することができる、コントローラをさらに備えるメモリシステム。
【請求項３５】
請求項３４記載のメモリシステムにおいて、
前記コントローラが、メモリからコントローラへ転送されたデータに対する誤り検出および訂正動作を実行することができるメモリシステム。
【請求項３６】
請求項３２記載のメモリシステムにおいて、
メモリが複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの単一のセクタを記憶するメモリシステム。
【請求項３７】
請求項３２記載のメモリシステムにおいて、
メモリが複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの複数のセクタを記憶するメモリシステム。
【請求項３８】
請求項３２記載のメモリシステムにおいて、
マルチセクタレジスタを備える第２のメモリをさらに備え、第１のメモリの第２のレジスタと第２のメモリのレジスタとの間で前記選択的に転送されたデータを交換することができるメモリシステム。
【請求項３９】
請求項３２記載のメモリシステムにおいて、
第２のメモリをさらに備え、前記第２のメモリが、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができる、第１のマルチセクタレジスタと、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタと、を備え、
第１のレジスタと第１のメモリの第２のレジスタとの間で個々のデータセクタを選択的に転送することと並列に、第１のレジスタと第２のメモリの第２のレジスタとの間で個々のデータセクタを選択的に転送することができるメモリシステム。
【請求項４０】
第１のメモリを備えるメモリシステムにおいて、
前記第１のメモリが、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができる、第１のマルチセクタレジスタと、を備え、
メモリアレイと第１のレジスタとの間で個々のデータセクタを選択的に転送することができるメモリシステム。
【請求項４１】
請求項４０記載のメモリシステムにおいて、
第１のメモリアレイが、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタをさらに備えるメモリシステム。
【請求項４２】
請求項４１記載のメモリシステムにおいて、
レジスタの１つの中のデータセクタの整列を再整列することができるメモリシステム。
【請求項４３】
請求項４２記載のメモリシステムにおいて、
レジスタの１つの中でデータセクタを再整列することと並列に、第２のレジスタとコントローラとの間でデータを転送することができる、コントローラをさらに備えるメモリシステム。
【請求項４４】
請求項４３記載のメモリシステムにおいて、
前記コントローラが、メモリからコントローラへ転送されたデータに対する誤り検出および訂正動作を実行することができるメモリシステム。
【請求項４５】
請求項４１記載のメモリシステムにおいて、
マルチセクタレジスタを備える第２のメモリをさらに備え、第１のメモリの第２のレジスタと第２のメモリのレジスタとの間で前記選択的に転送されたデータを交換することができるメモリシステム。
【請求項４６】
請求項４０記載のメモリシステムにおいて、
メモリが複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの複数のセクタを記憶するメモリシステム。
【請求項４７】
請求項４０記載のメモリシステムにおいて、
メモリが複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの単一のセクタを記憶するメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体不揮発性データ記憶システム構造およびそれらの動作方法に関し、フラッシュ形の電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）に基づくデータ記憶システムおよび他のタイプのメモリシステムへの応用を有する。
【背景技術】
【０００２】
フラッシュＥＥＰＲＯＭデバイスの通常の応用は、電子デバイスの大容量データ記憶サブシステムとしての応用である。そのようなサブシステムは、通常、複数のホストシステムへ挿入可能で取り外し可能なメモリカードとして実現されるか、またはホストシステム内の取り外し不可能な埋め込み形の記憶装置として実現される。双方の実現において、サブシステムは１つ以上のフラッシュデバイスを含み、また多くの場合、サブシステムコントローラを含む。
【０００３】
フラッシュＥＥＰＲＯＭデバイスは、トランジスタセルから成る１つ以上のアレイから構成され、各々のセルは１ビット以上のデータを不揮発的に記憶することができる。したがって、フラッシュメモリは、その中にプログラムされたデータを保持するための電力を必要としない。しかし、一度プログラムされると、セルは、新しいデータ値で再プログラムされる前に、消去されなければならない。セルから成るこれらのアレイはグループへ区分され、読み出し、プログラミング、および消去機能の効率的な実現を提供する。大容量記憶装置の典型的なフラッシュメモリ構造は、セルの大きなグループを消去可能なブロックへ配列し、この場合、１つのブロックは、一時に消去できる最小数のセル（消去単位）を含む。
【０００４】
１つの商業形態において、各々のブロックは、ユーザデータおよび幾つかのオーバーヘッドデータから成る１つのセクタを記憶するのに十分なセルを含む。オーバーヘッドデータは、ユーザデータ、および／またはそれが記憶されるブロックに関連している。１つのセクタに含まれるユーザデータ量は、１つの種類のそのようなメモリシステムでは標準の５１２バイトであるが、他のサイズであってもよい。セルの個々のブロックを相互に隔離することは、それらのブロックを個別に消去できるようにするために必要であるが、そのような隔離は集積回路チップ上で空間を取るので、他の種類のフラッシュメモリはブロックを著しく大きくし、そのような隔離に必要な空間を小さくしている。しかし、はるかに小さなセクタの中のユーザデータを取り扱うことも所望されるから、各々の大きなブロックは、多くの場合、ユーザデータを読み出しおよびプログラムするための基本単位である個別のアドレス可能なページへさらに区分される。書き込みページのサイズは、読み出しページのサイズと同じである必要はないが、以下では、説明を簡略化するため、それらは同じとして取り扱われる。各々のページは、通常、ユーザデータから成る１つのセクタを記憶するが、ページは部分セクタまたは複数セクタを記憶してよい。「セクタ」とは、本願明細書では、ホストの間で１つの単位として転送されるユーザデータ量を意味する。
【０００５】
大きなブロックのシステムにおけるサブシステムコントローラは、多くの機能を実行する。そのような機能の中には、ホストからメモリサブシステムによって受け取られた論理アドレス（ＬＢＡ）とメモリセルアレイ内の物理ブロック番号（ＰＢＮ）およびページアドレスとの間の変換が含まれる。この変換は、多くの場合、論理ブロック番号（ＬＢＮ）および論理ページのための中間用語 (intermediate terms) の使用を含む。コントローラは、さらに、一連のコマンドを介して低レベルのフラッシュ回路動作を管理する。コントローラは、インターフェイスバスを介して、一連のコマンドをフラッシュメモリデバイスへ発する。コントローラが実行する他の機能は、様々な手段、例えば、誤り訂正符号（ＥＣＣ）を使用して、サブシステムへ記憶されたデータの完全性を維持することである。
【０００６】
図１は、フラッシュメモリデバイス１３１の典型的な内部構造を示す。主な特徴は、外部コントローラへインターフェイスする入出力（Ｉ／Ｏ）バス４１１および制御信号４１２、コマンド、アドレス、およびステータス信号のためのレジスタを有して内部メモリ動作を制御するメモリ制御回路４５０を含む。フラッシュＥＥＰＲＯＭセルの１つ以上のアレイ４００が含まれ、各々のアレイは、それ自身の行復号器（ＸＤＥＣ）４０１および列復号器（ＹＤＥＣ）４０２、一群のセンス増幅器およびプログラミング制御回路（ＳＡ／ＰＲＯＧ）４５４、およびデータレジスタ４０４を有する。現在、メモリセルは、通常、１つ以上の導電性フローティングゲートを記憶素子として含むが、代わりに他の長期電子電荷蓄積素子が使用されてよい。メモリセルアレイは、各々の記憶素子に定められた２レベルの電荷で動作されてよく、したがって各々の素子に１ビットのデータを記憶する。あるいは、２つを超える記憶状態が各々の記憶素子について定められてよく、この場合、１つを超えるビットのデータが各々の素子の中に記憶される。
【０００７】
所望されるならば、例えば、１９９９年３月３０日に登録され、本願の譲受人であるサンディスク  コーポレイションへ譲渡された米国特許第５，８９０，１９２号（特許文献１）によって教示されるように、複数のアレイ４００が、関連したＸ復号器、Ｙ復号器、プログラミング／ベリファイ回路、データレジスタなどと一緒に設けられる。この特許は、本願明細書において参照により援用されている。関連したメモリシステムの特徴は、２００２年７月３０日に登録され、本願の譲受人であるサンディスク  コーポレイションへ譲渡された米国特許第６，４２６，８９３号（特許文献２）で説明され、この特許も、本願明細書において参照により明確に援用されている。これらの特許は、単一のメモリチップ上にプレーンまたは「カッド (quad) 」と呼ばれる複数の半自律アレイを有することを説明する。
【０００８】
外部インターフェイスＩ／Ｏバス４１１および制御信号４１２は、以下のものを含むことができる。
ＣＳ−チップ選択：フラッシュメモリインターフェイスを活性化するために使用される。
ＲＳ−読み出しストローブ：メモリアレイからデータを転送するため、Ｉ／Ｏバスが使用されていることを示すために使用される。
ＷＳ−書き込みストローブ：メモリアレイへデータを転送するため、Ｉ／Ｏバスが使用されていることを示すために使用される。
ＡＳ−アドレスストローブ：アドレス情報を転送するため、Ｉ／Ｏバスが使用されていることを示す。
ＡＤ［７：０］−アドレス／データバス：コントローラとメモリ制御回路４５０のフラッシュメモリコマンドレジスタ、アドレスレジスタ、およびデータレジスタとの間でデータを転送するため、このＩ／Ｏバスが使用される。
【０００９】
これらの信号に加えて、メモリが動作中で或るタスクを実行していることを記憶サブシステムコントローラが決定する手段をメモリが有することが典型的である。そのような手段は、専用信号を含むか、またはメモリが動作中である間にアクセス可能な内部メモリレジスタの中にステータスビットを含むことができる。
【００１０】
このインターフェイスは、単なる例として与えられる。なぜならば、同じ機能を与えるため他の信号構成を使用できるからである。図１は、関連した構成要素を有する１つだけのフラッシュメモリアレイ４００を示すが、単一のフラッシュメモリチップ上には、そのようなアレイが多数存在することができ、共通のインターフェイスおよびメモリ制御回路を共用するが、別々の行復号器４０１、列復号器４０２、センス増幅器／プログラミング制御回路４５４、およびデータレジスタ４０４を有し、それは、並列の読み出しおよびプログラミング動作を可能にするためである。さらに一般的には、追加のそのようなデータレジスタが１つか２つ存在してよい。これらのレジスタは、典型的には、米国特許第６，５６０，１４３号（特許文献３）でさらに開発されたマスタ・スレーブ配列のタイプとして配列され、この特許は、本願明細書において参照により援用されている。
【００１１】
データは、メモリアレイからデータレジスタ４０４を通り、Ｉ／ＯバスＡＤ［７：０］４１１へのデータレジスタ結合を介して外部コントローラへ転送される。データレジスタ４０４は、さらに、センス増幅器／プログラミング回路４５４へ結合される。各々のセンス増幅器／プログラミング回路の素子へ結合されたデータレジスタの素子の数は、メモリセル内の各々の記憶素子の中に記憶されたビットの数に依存してよく、メモリセルは、１つ以上のフローティングゲートを記憶素子として各々含むフラッシュＥＥＰＲＯＭセルである。メモリセルが多状態モードで動作されるならば、各々の記憶素子は、複数のビット、例えば、２つまたは４つのビットを記憶してよい。あるいは、メモリセルは２進（バイナリ）モードで動作されて、記憶素子当たり１ビットのデータを記憶してよい。
【００１２】
行復号器４０１は、アクセスされるべき物理ページを選択するため、アレイ４００の行アドレスを復号化する。行復号器４０１は、メモリ制御論理回路４５０から内部行アドレス線４１９を介して行アドレスを受け取る。列復号器４０２は、メモリ制御論理回路４５０から内部列アドレス線４２９を介して列アドレスを受け取る。
【００１３】
図２は、典型的な不揮発性データ記憶システム構造を示し、この場合、フラッシュメモリセルを記憶媒体として使用する。１つの形態において、このシステムは取り外し可能なカードの中にカプセル化され、取り外し可能なカードは、１つの側に沿って延びる電気コネクタを有し、ホストのレセプタクルへ挿入されたときホストインターフェイスを提供する。あるいは、図２のシステムは、永久的に取り付けおよび埋め込まれる回路などの形態で、ホストシステムの中へ埋め込まれてよい。システムは、高レベルのホストおよびメモリ制御機能を実行する単一のコントローラ１０１を利用する。フラッシュメモリメディアは、１つ以上のフラッシュメモリデバイスから構成され、各々のそのようなデバイスは、多くの場合、それ自身の集積回路チップ上に形成される。システムコントローラおよびフラッシュメモリは、コントローラ１０１がコマンドおよびアドレスをロードし、フラッシュメモリアレイとの間でデータを転送することを可能にするバス１２１によって接続される（バス１２１は、図１の４１２および４１１を含む）。コントローラ１０１はホストシステム（図示せず）とインターフェイスし、それを使用してユーザデータがフラッシュメモリアレイとの間で転送される。図２のシステムがカードに含まれる場合、ホストインターフェイスは、対となるプラグおよびソケット・アセンブリ（図示せず）をカードおよびホスト機器上に含む。
【００１４】
コントローラ１０１は、ホストからコマンドを受け取り、特定の論理アドレスから開始してユーザデータの１つ以上のセクタを読み出すか、あるいは書き込む。このアドレスは、メモリセルのブロックで最初の物理ページと整列するかもしれないし、あるいは整列しないかもしれない。
【００１５】
複数のページへ分割される大容量メモリセルブロックを有する幾つかの従来技術のシステムにおいて、更新されていないブロックからのデータは、元のブロックから、ホストによって書き込まれている新しい更新データを含む新しいブロックへ、コピーされる必要がある。他の従来技術のシステムにおいて、フラグがユーザデータと一緒にページの中に記録され、新しく書き込まれたデータと取って代わられる元のブロック内のデータのページが無効であることを示すために使用される。既存のブロックから不変データをコピーすることなく、または前にプログラムされたページへのフラグをプログラムすることなく、既存のブロックの中に記憶されたデータと部分的に取って代わるデータを書き込むことのできるメカニズムは、ケビン・コンレーによって２００１年１月１９日に出願された同時係属出願中の「不揮発性メモリにおける部分的ブロックデータのプログラミングおよび読み出し動作」という米国特許出願第０９／７６６，４３６号（特許文献４）で説明され、この特許出願は、本願明細書において参照により明確に援用されている。
【００１６】
このタイプの不揮発性メモリシステムは、多数の応用、特に、取り外し可能にホストシステムへ接続された囲い込みカードの中にパッケージ化されるときに適用される。現在の商業的メモリカードの形態は、パーソナルコンピュータメモリカード国際協会（ＰＣＭＣＩＡ）、コンパクトフラッシュ（ＣＦ）、マルチメディアカード（ＭＭＣ）、およびセキュアデジタル（ＳＤ）の形態を含む。これらのカードの１つの供給業者は、本願の譲受人であるサンディスク  コーポレイションである。そのようなカードと一緒に使用されるホストシステムは、パーソナルコンピュータ、ノートブック形コンピュータ、ハンドヘルド形計算装置、カメラ、オーディオ再生装置などを含む。フラッシュＥＥＰＲＯＭシステムも、ホストシステムの中に埋め込まれた大容量記憶装置として利用される。
【００１７】
そのような不揮発性メモリシステムは、フローティングゲートメモリセルから成る１つ以上のアレイおよびシステムコントローラを含む。コントローラは、ホストシステムとの通信およびメモリセルアレイの動作を管理して、ユーザデータを記憶および検索する。メモリセルはセルブロックへグループ化され、セルブロックは、同時に消去可能なセルの最小グループである。１つ以上のセルブロックへデータを書き込む前に、これらのセルブロックは消去される。ユーザデータは、典型的には、ホストとメモリアレイとの間をセクタとして転送される。ユーザデータのセクタは、取り扱うのに便利な任意の大きさであってよく、好ましくは、メモリブロックの容量よりも小さく、多くの場合、標準ディスク駆動セクタサイズの５１２バイトに等しい。１つの商業的構造において、メモリシステムブロックは、ユーザデータおよびオーバーヘッドデータから成る１つのセクタを記憶するサイズであり、オーバーヘッドデータは、情報、例えば、ブロック内に記憶されたユーザデータについての誤り訂正符号（ＥＣＣ）、ブロックの使用履歴、メモリセルブロックの欠陥および他の物理情報を含む。このタイプの不揮発性メモリシステムの様々な実現方法は、サンディスク  コーポレイションへ譲渡された米国特許第５，１７２，３３８号（特許文献５）、第５，６０２，９８７号（特許文献６）、第５，３１５，５４１号（特許文献７）、第５，２００，９５９号（特許文献８）、第５，２７０，９７９号（特許文献９）、第５，４２８，６２１号（特許文献１０）、第５，６６３，９０１号（特許文献１１）、第５，５３２，９６２号（特許文献１２）、第５，４３０，８５９号（特許文献１３）、第５，７１２，１８０号（特許文献１４）、および１９９７年８月７日に出願された米国特許出願第０８／９１０，９４７号（特許文献１５）、および１９９９年６月３０日に出願された米国特許出願第０９／３４３，３２８号（特許文献１６）で説明され、これらの特許および特許出願は、その全体が本願明細書において参照により援用されている。他のタイプの不揮発性メモリシステムは、ユーザデータの複数のセクタを記憶する一層大きなメモリセルブロックサイズを利用する。
【００１８】
メモリセルアレイの１つの構造は、便宜的に、メモリセルの１つまたは２つの行から１つのブロックを形成し、これらのメモリセルは、サブアレイまたは他のセル単位の中にあり、共通の消去ゲートを共用する。その全体が本願明細書において参照により援用されているサンディスク  コーポレイションの米国特許第５，６７７，８７２号（特許文献１７）および第５，７１２，１７９号（特許文献１８）は、この構造例を示す。プログラムされた２つだけのしきい値レベルを定めることによって、各々のフローティングゲートセルの中に１ビットのデータを記憶するのが、現在、最も普通であるが、傾向としては、２つを超えるフローティングゲートトランジスタのしきい値範囲を確立することによって、各々のセルの中に１つを超えるビットのデータを記憶することである。フローティングゲート当たり２ビットのデータ（４つのしきい値レベル範囲または状態）を記憶するメモリシステムが現在利用可能であり、セル当たり３ビット（８つのしきい値レベル範囲または状態）およびセル当たり４ビット（１６のしきい値レベル範囲）が将来のシステムに想定されている。もちろん、データセクタを記憶するために必要なメモリセルの数は、各々のセルに記憶されるビットの数が多くなるにつれて少なくなる。この傾向は、セル構造および一般的な半導体処理の改善から生じるアレイのスケーリングと組み合わせられて、セルの行の区分された部分の中にメモリセルブロックを形成することを実用的にする。さらに、その全体が本願明細書において参照により援用されているサンディスク  コーポレイションの米国特許第５，９３０，１６７号（特許文献１９）で説明されるように、各々のメモリセルの動作を２つの状態（セル当たり１ビットのデータ）または或る複数、例えば、４つの状態（セル当たり２ビットのデータ）で選択できるように、ブロック構造を形成することもできる。
【００１９】
そのような不揮発性メモリの容量を増加することに加えて、それらの性能を増大し、それらの誤りに対する感受性を減少することによって、そのようなメモリを改善することも探索されている。大ブロック管理手法を利用するメモリ、例えば、前述したようなメモリは、メモリ領域を一層効果的に使用するため、メモリのファイルシステム上で、ガーベッジコレクションを含む多くのデータ管理手法を実行する。そのようなガーベッジコレクション方式は、データ再配置プロセスを含み、その中には、メモリ内の１つ（または複数）の場所からデータを読み出し、他のメモリ場所へそれを再書き込みすることが含まれる。（前に援用されている多くの参考文献に加えて、さらに、例えば、本願明細書において参照により援用されている、Ｋ．イマミヤらによる「１０メガバイトのプログラミング速度を有する１２５ｍｍ2 の１ＧｂのＮＡＮＤフラッシュメモリ」，ＩＥＥＥ固体回路ジャーナル，第３７巻，第１１号，２００２年１１月，１４９３〜１５０１頁 (“A 125-mm2 1-Gb NAND Flash Memory With 10-MByte/s Program Speed", by K. Imamiya et al., IEEE Journal of Solid-State Circuits, Vol.37, No.11, November 2002, pp. 1493-1501)（非特許文献１）でガーベッジコレクションが説明される。）このデータ再配置時間は、全てのガーベッジコレクションルーチンへの主要な寄与時間である。従来技術の方法は、データの読み出し、次に、必要であればデータの完全性の検査および誤り訂正、その後の新しい場所へのデータ書き込みを、連続して行うものとしてデータ再配置動作を説明し、したがって、データの転送およびベリファイという高い定常的な性能ペナルティが存在する。データ誤りが生じる場合、追加の時間を費やして、書き込み前にデータを訂正しなければならない。
【００２０】
他の従来技術の方法は、オンチップコピー機能を利用して、データの完全性を事前に検査することなく、１つの場所から他の場所へデータを書き込む。そのような方法は、例えば、その全体が本願明細書において参照により援用されている、リーらによる「０．１２μｍ技術を有する高性能な１ＧｂのＮＡＮＤフラッシュメモリ」，ＩＥＥＥ固体回路ジャーナル，第３７巻，第１１号，２００２年１１月，１５０２〜１５０９頁 (“high Performance 1-Gb NAND Flash Memory With 0.12μm Technology", by J. Lee, et al., IEEE Journal of Solid-State Circuits, Vol.37, No.11, November 2002, pp. 1502-1509)（非特許文献２）で説明される。完全性の検査は、データの書き込みと並行して行われるので、誤りがある場合、全体のブロックを再書き込みしなければならない高い確率が存在し、性能およびタイムアウト／待ち時間の高いペナルティが存在する。
【００２１】
具体的なオンチップコピーメカニズムは図３で示され、米国特許第６，２６６，２７３号（特許文献２０）に詳細に呈示される。図３のステップ（１）に示されているように、データセットは出所場所から読み出し／プログラミングのスレーブデータレジスタへ読み出される。図３に示されている構造は、そのデータレジスタについてマスタ・スレーブ配列を使用し、データセットの読み出しコピーは、ステップ（２）でマスタレジスタへ転送される。次に、ステップ（３）において、コピーされたデータセットは行き先場所へ再配置され、所望されるならば、並行してマスタデータレジスタからコントローラへ転送される。この手法は、オンチップ再配置を行い、同時にデータのコピーをコントローラへ転送して、そこで検査することを考慮している。
【００２２】
マルチプレーンの小ブロックまたは大ブロックメモリ構造は、マルチセクタの読み出しおよびプログラミングを可能にし、その場合、読み出しおよびプログラミングの単位または「ページ」は、データの複数のセクタから作り上げられる。これらのセクタの中の或るセクタのデータが更新されるにつれて、ページの或るセクタは最新となり、他のセクタは陳腐となる結果を生じる。現在の手法において、オンチップコピー動作が実行されるとき、全体のページが読み出され、次に再書き込みされる。その結果、従来技術の方法は、ランダムに分散されるかまたは整列されないデータをメモリ内で整理統合し、このデータを他の場所へ再配置するとき（ガーベッジコレクション動作）、多くの助けとはならない。即ち、再配置すべきデータを再グループ化する必要があれば、そのデータをコントローラへ転送し、データの再グループ化のために逆転送しなければならない。したがって、そのようなデータ再整列を含むようにオンチップデータ再配置動作を改善できるならば、そのようなメモリシステムの動作を大きく改善できる。
【特許文献１】米国特許第５，８９０，１９２号
【特許文献２】米国特許第６，４２６，８９３号
【特許文献３】米国特許第６，５６０，１４３号
【特許文献４】米国特許出願第０９／７６６，４３６号
【特許文献５】米国特許第５，１７２，３３８号
【特許文献６】米国特許第５，６０２，９８７号
【特許文献７】米国特許第５，３１５，５４１号
【特許文献８】米国特許第５，２００，９５９号
【特許文献９】米国特許第５，２７０，９７９号
【特許文献１０】米国特許第５，４２８，６２１号
【特許文献１１】米国特許第５，６６３，９０１号
【特許文献１２】米国特許第５，５３２，９６２号
【特許文献１３】米国特許第５，４３０，８５９号
【特許文献１４】米国特許第５，７１２，１８０号
【特許文献１５】米国特許出願第０８／９１０，９４７号
【特許文献１６】米国特許出願第０９／３４３，３２８号
【特許文献１７】米国特許第５，６７７，８７２号
【特許文献１８】米国特許第５，７１２，１７９号
【特許文献１９】米国特許第５，９３０，１６７号
【特許文献２０】米国特許第６，２６６，２７３号
【特許文献２１】米国特許出願第１０／８４６，２８９号
【特許文献２２】２００４年１２月２１日に出願されたアンディー・トムリンによる「再プログラム可能な不揮発性メモリでのデータをコピーする方法」という米国特許出願
【特許文献２３】２００４年１２月２１日に出願されたピーター・スミスおよびケビン・コンレーによる「オフチップデータ再配置」という米国特許出願
【特許文献２４】米国特許出願第１０／９１５，０３９号
【特許文献２５】米国特許出願第１０／８４１，３７９号
【特許文献２６】米国特許出願第１０／２８０，３５２号
【非特許文献１】Ｋ．イマミヤらによる「１０メガバイトのプログラミング速度を有する１２５ｍｍ2 の１ＧｂのＮＡＮＤフラッシュメモリ」，ＩＥＥＥ固体回路ジャーナル，第３７巻，第１１号，２００２年１１月，１４９３〜１５０１頁
【非特許文献２】リーらによる「０．１２μｍ技術を有する高性能な１ＧｂのＮＡＮＤフラッシュメモリ」，ＩＥＥＥ固体回路ジャーナル，第３７巻，第１１号，２００２年１１月，１５０２〜１５０９頁
【発明の開示】
【００２３】
本発明の１つの主な態様によれば、簡潔および一般的には、本発明は、マルチセクタページから読み出されたデータをメモリチップの内部で再グループ化する方法を説明する。メモリ内でランダムに分散されるかまたは整列されないデータをメモリ上のデータレジスタの中で整理統合し、このデータを他の場所へ再配置することによって、ガーベッジコレクション動作時間が大きく低減され、全体的なシステム性能が向上する。
【００２４】
主な第１の態様において、メモリ構造は、マスクメカニズムを使用して、ページの個々のデータセクタを選択的に転送できるデータレジスタ（例えば、マスタ・スレーブ配列）を特徴とする。他の態様において、メモリ構造は、１つのメモリレジスタの内部でデータセクタの再整列を可能にする。例えば、レジスタ内に記憶されたデータのページの内部で、セクタの循環回転を可能にする。第３の態様において、データ再整列と並行して、データをコントローラへ転送することができ、そこで誤り検出および訂正動作を実行することができる。
【００２５】
本願明細書で説明される方法は、複数のページからメモリレジスタへデータを読み出し、メモリレジスタの中で再整列および組み合わせ、単一のページとしてメモリへ書き戻すことを可能にする。その結果は、単独または他の手法と組み合わせて使用できるオンチップガーベッコレクション手法であり、マルチセクタ単位でデータを取り扱うメモリシステムの中で性能を改善することができる。
【００２６】
幾つかの代替の実施形態は、メモリ構造を拡張し、ページの個々のデータセクタがマルチアレイの実現形態へ選択的に転送されることを可能にする。オフチップデータコピー手法またはリングバス構造の使用によって、データはデータページの構成要素の間で再整列されてよい。
【００２７】
本発明の追加の態様、特徴、および利点は、添付の図面と結びつけて読まれるべきである例示的な実施形態の以下の説明の中に含まれる。
【発明を実施するための最良の形態】
【００２８】
本発明は、幾つかのページからの有効なセクタをチップ上で整理統合することを可能にする方法および構造を提供する。背景技術の欄で留意したように、マルチプレーン小ブロックまたは大ブロックメモリ構造は、マルチセクタの読み出しおよびプログラミングを可能にする。しかし、従来技術で見出されたように、メモリ内でランダムに分散されるかまたは整列されないデータを整理統合すること、およびガーベッジコレクション動作でこのデータを他の場所へ再配置することは、オンチップ上で実行され得ない。再配置されるべきデータを再グループ化する必要があれば、データをコントローラへ転送しかつ逆転送することが、データの再グループ化に必要である。本発明の方法は、そのようなデータの再グループ化をチップ上で行うことによって、ガーベッジコレクション動作を著しく加速することができる。本発明は、マルチセクタページから読み出されたデータをメモリチップの内部で再グループ化する方法を説明する。その結果、ガーベッジコレクション動作時間は大きく低減され、全体のシステム性能は向上する。
【００２９】
本発明の様々な態様と組み合わせることのできるデータ再配置動作に関連した多数の手法は、２００４年５月１３日に出願された米国特許出願第１０／８４６，２８９号（特許文献２１）、２００４年１２月２１日に出願されたアンディー・トムリンによる「再プログラム可能な不揮発性メモリでのデータをコピーする方法」という米国特許出願（特許文献２２）、２００４年１２月２１日に出願されたピーター・スミスおよびケビン・コンレーによる「オフチップデータ再配置」という米国特許出願（特許文献２３）、および米国特許第６，２６６，２７３号（特許文献２０）で見出される。これら特許および特許出願の全ては、本願明細書において参照により援用されている。特に、米国特許出願第１０／８４６，２８９号（特許文献２１）は、以下でさらに説明するように、本発明と有利に組み合わせることのできる多数の構造の改善を呈示する。
【００３０】
方法の基本的な実施形態は、図４に関して説明されるメモリ構造に基づく。この略図は、データレジスタのためにマスタ・スレーブ配列を有するメモリを示す。なぜならば、本発明の幾つかの態様は、そのような２レジスタ設定で容易に示されるからである。メモリアレイ１３３は、各々のページが各々の書き込み単位で複数（ここでは４）セクタを保持するように組織され、例示的な実施形態は不揮発性フラッシュメモリ技術に基づく。もっとも、方法は他のメモリのタイプへ容易に拡張される。なぜならば、本発明の主な態様は、記憶素子の単一技術へ特定されないからである。セクタサイズの部分は、１３３ａ、１３３ｂ、１３３ｃ、および１３３ｄとして示される。以下の説明はセクタをページの分割として使用する。なぜならば、ページはメモリシステムとホスト間のデータ転送の単位だからである。もっとも、ページの他の分割を使用することができる。（ページは読み出しおよび書き込みの単位であり、ここでは、読み出しおよび書き込みのページが同じサイズであると考える。）
【００３１】
読み出しの間、データがアレイ１３３からスレーブレジスタ１３５へ転送されるとき、ページを含むセクタはセンス増幅器１３７によってスレーブデータレジスタ１３５へ読み出される。メモリの部分１３３ａに対応するセクタは、１３７ａによってスレーブレジスタのセグメント１３５ａへ転送され、ページの他のセクタも、同じようにスレーブデータレジスタの対応する部分へ向かう。次に、セクタは、スレーブレジスタ１３５からマスタデータレジスタへ転送可能であり、そこから１４１に沿って交換可能であり、フラッシュメモリインターフェイスを介してコントローラおよびホストへ進むことができる。同様に、データの書き込みの間、データはバス１４１上で受け取られ、マスタデータレジスタ１３１の中に累積され、スレーブレジスタ１３５へ転送され、次にホストの中でプログラムされる。図３に関して背景技術の欄で説明したように、オンチップデータ再配置において、データは、代わりに読み出し動作でアレイ１３３の中で発生してよい。
【００３２】
マルチセクタページを使用する前の配列において、ページがマスタデータレジスタ１３１からスレーブデータレジスタ１３５へ転送され、続いて書き込みプロセスでアレイ１３３へ転送されるとき、全体のページは１つの単位として移動し、固定された関係を維持する。即ち、１３１ａからのセクタは１３５ａへ進み、１３３ａの中へプログラムされ、ｂ、ｃ、およびｄのセクタについても同様である。同様に、読み出しプロセスでは、全体のページが１つの単位としてアレイ１３３からセンス増幅器１３７へ転送され、続いてスレーブレジスタおよびマスタレジスタへ進み、ａ、ｂ、ｃ、およびｄのセクタは、そこで整列を維持する。本発明の主な態様は、これらの素子の１つ以上の間でセクタレベルの選択的転送を可能にすることによって、および他のレジスタに対して１つのレジスタの中でセクタ順序の再整列を可能にすることによって、この固定された連結を破壊する。これらの変更は、メモリ内でランダムに分散されるかまたは整列されないデータを整理統合し、ガーベッジコレクション動作の一部としてこのデータを他の場所へ再配置するため、セクタのオンチップデータ整列を考慮したものである。以下の説明は、構成要素から構成されたページに基づき、各々の構成要素はセクタである。さらに一般的には、説明はページ当たりの他の数の構成要素、および異なるサイズの構成要素へ容易に拡張される。例えば、メモリプレーン当たり単一のセクタを記憶する代わりに、各々のプレーンの中に複数のセクタを記憶してよい。
【００３３】
さらに具体的には、メモリ構造は、マルチセクタページを読み出しおよびプログラムする能力を特徴とし、ここで、マルチセクタページはａ、ｂ、ｃ、ｄとして識別された４つのセクタと考えられる。メモリは、マルチセクタのスレーブレジスタ１３５とマスタデータレジスタ１３１との間に、個別のセクタデータ転送チャネルを組み込み、その場合、異なるチャネルでの並列転送が可能であり、個々のチャネルの転送動作は、選択的に使用不能／使用可能にすることができる。例示的な実施形態において、選択的転送は、２つのレジスタ間のデータ転送チャネル１４５の中で実現される。もっとも、他の実施形態は、読み出し／書き込み経路のどこか、例えば、１４３で、これを実現することができうる。
【００３４】
構造は、さらに、少なくとも１つのデータレジスタの中のセクタが、回るように桁移動することを可能にする。例示的な実施形態において、マスタデータレジスタ１３１は、矢印で示されているように、セクタの固定数（セクタデータ長）だけデータを循環的に桁移動することができる。これは、マスタレジスタ１３１の中のセクタａ、ｂ、ｃ、ｄの内容の整列が、スレーブデータレジスタ１３５に関して変更されることを可能にする。任意的な特徴として、メモリは、データの回転／桁移動と並列に、データがフラッシュメモリインターフェイスを介してメモリとの間で転送されることを可能にする。
【００３５】
これらの特徴は、出所ページをスレーブデータレジスタの中へ読み出し、個別に選択されたセクタについてデータをマスタデータレジスタへ転送し、マスタデータレジスタの中で回転することによってデータを再グループ化しかつ整列させ、それからデータを行き先ページへプログラムすることを可能にする。任意的に、誤り検出／訂正または／および修正のためにデータをコントローラ／ホストへ転送し、プログラミング動作の前にメモリへ逆転送することができる。
【００３６】
図５は、オンチップガーベッジコレクション動作の例を示し、この場合、４つのセクタ（Ａ、Ｂ、Ｃ、およびＤ）が３つの異なるページから収集され、再グループ化され、他のページへプログラムされる。この例において、第１の出所ページは有効なセクタＡおよびＢを含み、第２の出所ページは有効なセクタＣを含み、第３のページは有効なセクタＤを含む。ｘは陳腐なセクタ（または、行き先セクタへ書き込まれるべきでないセクタ）を表す。目的とするところは、これら４つのセクタを同じページの中に組み合わせ、Ａ−Ｂ−Ｃ−Ｄとして整列し、指定された行き先ページのそれぞれの場所１３３ａ〜１３３ｄへ書き込むことである。従来技術において、これはメモリの外へ出所ページを転送し、それらのページを同じページ上に整列および組み合わせることが必要となりうる。
【００３７】
ステップ１では、出所ページ１がスレーブデータレジスタ１３５へ読み出される。例示的な実施形態において、全ての出所ページがスレーブレジスタの中へ読み出されるが、もっとも、セクタＡおよびＢのみが図に示されている。変形例において、ページのセクタは選択的に読み出し可能である。次に、セクタＡおよびＢは１３７ａおよび１３７ｂからマスタデータレジスタ１３１の部分１３１ａおよび１３１ｂへ転送される。次に、マスタデータレジスタのデータは、セクタＡおよびＢを出所ページ２のセクタＣの元の場所と整列するために、回転される。（マスタデータレジスタのセクタＡおよびＢの回転順序づけ、および第２の出所ページの読み出しは切り換えるか、または構造が許容するならば、並行して行うことができる。）任意的に、セクタＡおよびＢのデータは、誤り検出／訂正のために回転と並列にコントローラ／ホストへ転送可能である。
【００３８】
ステップ２では、出所ページ２がスレーブデータレジスタへ読み出され、次にマスタデータレジスタへ転送され、そこでは、セクタＡおよびＢが前もって整列されている。マスタデータレジスタのデータは、セクタＡ、Ｂ、およびＣを出所ページにおけるセクタＤの元の場所と整列するために、回転される。任意的に、セクタＣのデータは、誤り検出／訂正を行うために回転と並列にコントローラ／ホストへ転送可能である。さらに、セクタＡおよびＢが破壊されていることを発見され、出所ページ２の読み出しと並列に訂正されたならば、それらのデータをマスタデータレジスタへ逆転送することができる。
【００３９】
ステップ３では、出所ページ３がスレーブデータレジスタへ読み出され、セクタＤのデータがマスタデータレジスタへ転送される。一度、マスタデータレジスタが満杯になると（または、満杯のページよりも少なく書き込まれる場合、意図された満杯になると）、マスタデータレジスタのデータは、セクタＡ、Ｂ、Ｃ、およびＤを行き先ページ内のセクタの必要な場所に整列するために、回転される。任意的に、セクタＤのデータは、誤り検出／訂正を行うために回転と並列にコントローラ／ホストへ転送可能である。さらに、セクタＣが破壊されていることを発見され、出所ページ３の読み出しと並列に訂正されたのであれば、そのデータをマスタデータレジスタへ逆転送させることができる。セクタＤのデータを、さらに、訂正／修正されたのであれば、フラッシュメモリへ逆転送させることができる。
【００４０】
ステップ４では、行き先ページデータの内容がスレーブデータレジスタへプログラムされ、そこから行き先ページ自身へ転送される。
【００４１】
前述したように、データ回転メカニズムおよびデータページの一部分を選択的に転送する能力は、本発明の独立した態様である。これらは一緒になって、整列していないデータのグループ化および整列を可能にする。多くの場合にそうであるように、データが整列する（セクタＡは常にプレーン０にあり、Ｂはプレーン１にあり、Ｃは２にあり、Ｄは３にある）が、幾つかの行にわたって分散していれば、データ回転メカニズムは必要でなく、マスクメカニズムが単独でオンチップデータ収集を可能にする。
【００４２】
多数の異なるマスキング方式を利用することができ、特に、セクタを再整列する必要がないときに利用することができる。例えば、かなり単純なマスク制御を考慮した１つの実施形態は、書き込まれるデータが左から右へのみ収集されるときである。即ち、最初に、セクタＡを含む行がスレーブレジスタ１３５へ転送され、他のセクタはマスクされ、セクタＡのみがマスタレジスタ１３１へ転送される（１３５ａから１３１ａへ）。次に、セクタＢを含む行がスレーブレジスタ１３５へ転送され、他のセクタはマスクされ、セクタＢのみがマスタレジスタ１３１へ転送される（１３５ｂから１３１ｂへ）。したがって、全体のページがマスタレジスタ１３１の中へ集成されるまで、左から右へと作業する。２つ以上の隣接するセクタ、例えば、ＡおよびＢが同じ行の中にあれば、これらを全て一緒に転送するか、または一時に１つを転送することができる。
【００４３】
代替の実施形態では、多数の追加的な特徴を本発明へ組み込むことができ、それらの幾つかは、前に参照により援用されている米国特許出願第１０／８４６，２８９号（特許文献２１）に呈示される構造の改善を組み込むことができる。これらの構造の特徴は、スレーブデータレジスタ１３５がメモリインターフェイスへデータを直接転送する能力（マスタデータレジスタ１３１へ最初に転送せず）、スレーブデータレジスタ１３５の内容をマスタデータレジスタ１３１の内容と交換するスワップ動作、マスタデータレジスタ１３１とメモリアレイ１３３との間でデータを直接転送する能力（スレーブデータレジスタ１３５を介して転送せず）、およびこれらの組み合わせを含む。
【００４４】
さらに具体的には、さらに多くのデータレジスタを利用できるならば、選択的な単一セクタデータ転送または／および回転スワップメカニズムが存在するとき、１つを超えるページを並列に再グループ化するように、方法を容易にアップグレードすることができる。さらに、メモリが、複数ページの並列読み出しまたは／およびプログラミングを可能にするならば、複数ページのために並行オンチップガーベッジコレクションを行うように、方法を容易にアップグレードすることができる。
【００４５】
メモリが追加的なデータレジスタを組み込んでいて、それらの間にデータスワップメカニズムが存在するならば、または１つを超えるデータレジスタをスレーブの読み出し／プログラミングのレジスタとして使用できるならば、オンチップガーベッジコレクションのためのオンチップデータ整列の方法を、米国特許出願第１０／８４６，２８９号（特許文献２１）のパイプライン形のデータ再配置方法と組み合わせることができる。これは、大多数の誤り検査および訂正がデータプログラミングと並列にバックグラウンドで行われることを可能にする。この組み合わせは、さらに、プログラミングの前にデータを新しい場所へ修正すべきであるとき、バックグラウンドのデータ更新または再ラベル付けに使用可能である。
【００４６】
これまで説明してきた実施形態は、ページを形成する全てのセクタが、同じメモリチップ上の同じセルアレイの一部分であると暗黙に考えた。他の可能な実施形態は、前述した手法とマルチチップ並列システム構成との利点を組み合わせることを可能にする。この場合、双方のチップでマスク手法を使用して、例えば、２つのチップにまたがるメタブロックのためにデータページを収集することができる。データ再整列が必要であれば、回転手法も使用可能である。最も簡単な例は図５で示されるものであり、これは、左の２つのプレーンが第１のチップを形成し、右の２つのプレーンが第２のチップを形成すると仮定する。こうして、データはメタページにまたがり、メタページは２つのチップの２つのプレーンにまたがる。
【００４７】
１つのチップから他のチップへのデータ転送を可能にする１つの方法は、前に参照により援用されている、２００４年１２月２１日に出願されたピーター・スミスおよびケビン・コンレーによる「オフチップデータ再配置」という米国特許出願で説明されるオフチップコピー手法である。そこで詳細に説明されるように、データセットは、コントローラでデータを一時的に記憶する必要なしに、共用データバスを介して、オンチップ内のデータレジスタから他のチップ内のデータレジスタへ転送可能である。図６は、そのような配列を有するメモリシステム６０１を示す。第１のメモリチップ６１１および第２のメモリチップ６１３は、共通のデータバス６０５によって接続され、バス６０５を介してコントローラ６０３へも接続される。１つの例として、各々のメモリチップからの２つのプレーンを考えると、データのグループ化および再整列を可能にするメモリ組織は、図７に示されている。
【００４８】
図７は図４と類似するが、ページはメタページとして複数のチップを横切って延びる。各々のセクタ（６１１ａ、６１１ｂ、６１３ａ、６１３ｂ）は、対応するセンス増幅器（６２１ａ、６２１ｂ、６２３ａ、６２３ｂ）を介して、対応するスレーブデータレジスタ（６３１ａ、６３１ｂ、６３３ａ、６３３ｂ）へ読み出される。本発明の最初の主な態様によれば、スレーブレジスタ（６３１ａ、６３１ｂ、６３３ａ、６３３ｂ）の各々は、様々なマスクメカニズム、および図４に関してこれまでに説明した様々な一般化に従って、対応するマスタデータレジスタ（６４１ａ、６４１ｂ、６４３ａ、６４３ｂ）へ選択的に転送されてよい。
【００４９】
図５と同じ初期データ配列であるが、オフチップコピーメカニズムを有する２チップ構成のデータの再グループ化の例が、図８に示されている。これは、多くの場合、内部データ桁移動の必要なしに、共通データバス６０５の使用によって達成可能である。大部分の場合、それは共通バス手段によって行うことができ、内部桁移動メカニズムは必要とされない。この例では、セクタＣは他のチップへの転送、および次の逆転送によって再整列されるが、逆転送は異なる場所へ行われる。
【００５０】
さらに詳細には、再び図５と同じように配分された対象のセクタを有する４つのプレーンが示され、相違点は、４つのプレーンが、図６に示されているように接続された２つのアレイに分割されることである。レジスタ１３１について図４および図５に示されているように、マスタデータレジスタにおけるセクタの循環回転を使用しなくても、図６のチップ間転送メカニズムを使用して、セクタをグループ化および整列することができる。第１のステップは、セクタＣを含む行をスレーブレジスタ６３３へ転送し、望まれないセクタをマスクしてＣをマスタレジスタ６４３ｂへ選択的に転送し、他のチップのスレーブレジスタ（ここでは６４１ａ、代わりに６４１ｂを使用することができる）への転送を介して、セクタＣを６４３ａの所望の場所へ移動する構成要素を有する。チップ間のスワップは双方向転送を必要とし、これは異なる方向でデータ転送をインタリーブすることによって達成可能である。
【００５１】
ステップ２では、Ｄを含む行がスレーブレジスタ６３１へ転送され、次にセクタＤが６４１ｂへ移動され、次にバス６０５を介して６４３ａの所望の場所へ移動される。セクタＡおよびＢは既に整列されるので、マスキングなしにスレーブレジスタ６３１を介してマスタレジスタ６４１へ転送可能である。ステップ３の終わりに、データのメタページはマスタデータレジスタの中で整列および一緒にグループ化されている。ステップ４では、それがスレーブレジスタへ戻され、行き先ページへ書き込まれる。
【００５２】
或る場合には、オフチップコピーメカニズムを使用するだけでは、データの再配列に不便であり、容易に再配列できないかも知れない。例えば、例において、ＡおよびＢが第２のチップに記憶され、ＣおよびＤが第１のチップに記憶されていれば、それらを反対のチップへ再配置するためには、追加の一時的データ記憶バッファが必要であるか、またはチップ間でデータをスワップするメカニズム（これも、実際には、特別の一時的データ記憶装置の少なくとも１つのビットを必要とする）が必要である。
【００５３】
一時的記憶バッファは、メモリチップの外側、例えば、コントローラの中、またはメモリチップ自身の中に置くことができる。例えば、スレーブデータレジスタ６３１または６３３は、そのような一時的データ記憶素子として使用可能である。他のチップへのデータ転送を可能にするためには、米国特許出願第１０／８４６，２８９号（特許文献２１）で説明される手法の１つ、例えば、スレーブデータレジスタとＩＯポートとの間のデータ転送、またはスレーブデータレジスタとマスタデータレジスタとの間のデータスワップを使用することができる。
【００５４】
効率的なデータの再グループ化を可能にする他の実施形態は、本願明細書において参照により援用されている、２００４年８月９日に出願された米国特許出願第１０／９１５，０３９号（特許文献２４）で説明されるリングバス構造に基づくことができる。そこで詳細に説明されるように、この構造は、データが、異なるチップのレジスタ間を循環方式で桁移動することを可能にする。関連した特徴の幾つかを簡単に示すため、図９を使用することができる。図９に示されているように、コントローラ９１１およびメモリチップ（９１３、９１５）は、セグメント９１７、９１９、９２１、９２３、９２５、および９２７から構成されるリングバスに沿った循環構造として接続される。「リングバスノード」は、マスタデータレジスタに対応すると考えることができる。２チップ構成を考えるとき、各々のチップから２つのプレーンを取ると、図１０に示されている結果は、図４に示されている単一チップの場合に非常に類似している。ここで、メタページのために組み合わせられたマスタデータレジスタの２つの部分は、リングバスセグメント９１９によって接続され、ループバックはセグメント９１７、９２３、および９２７から構成される。こうして、動作は図４および図５の場合と類似するようになる。
【００５５】
前述したように、これまでの説明は、フラッシュＥＥＰＲＯＭメモリセルに基づく実施形態を主に参照し、電荷蓄積素子として導電性フローティングゲートを利用するタイプのセルに関するものであった。しかし、本発明の様々な態様は、本願明細書において参照により援用されている、２００４年５月７日に出願された米国特許出願第１０／８４１，３７９号（特許文献２５）で説明される様々な代替の不揮発性メモリ技術（例えば、薄膜、ＭＲＡＭ、ＦＲＡＭ、ＮＭＯＳなど）と組み合わせて使用可能である。例えば、本発明は、個々のメモリセルの中で、フローティングゲートの代わりに電荷捕獲誘電体を記憶素子として使用するシステムでも実現されてよい。誘電体記憶素子は、本願明細書において参照により援用されている、２００２年１０月２５日に出願された米国特許出願第１０／２８０，３５２号（特許文献２６）で詳細に説明される。
【００５６】
本発明を様々な例示的な実施形態に関して説明してきたが、本発明は添付の特許請求の範囲の全範囲内においてその権利が保護されるべきであることが理解できよう。
【図面の簡単な説明】
【００５７】
【図１】メモリ制御論理回路、データレジスタ、およびアドレスレジスタを有する典型的な従来技術のフラッシュＥＥＰＲＯＭメモリアレイのブロック図である。
【図２】システムコントローラを有する図１のメモリを利用する構造を示す。
【図３】従来技術におけるオンコピーシーケンスの例を示す。
【図４】メモリの例示的な実施形態を示すブロック図である。
【図５】図４に示されているメモリの動作の例を示す。
【図６】代替のマルチチップメモリシステム構造を示す。
【図７】図６の構造で実現された本発明の主な態様を示す。
【図８】図６および図７に示されているメモリの動作の例を示す。
【図９】他の代替のマルチチップメモリシステム構造を示す。
【図１０】図９に示されているメモリの動作の例を示す。
【図１】
2008527586.tif 000003
【図２】
2008527586.tif 000004
【図３】
2008527586.tif 000005
【図４】
2008527586.tif 000006
【図５】
2008527586.tif 000007
【図６】
2008527586.tif 000008
【図７】
2008527586.tif 000009
【図８】
2008527586.tif 000010
【図９】
2008527586.tif 000011
【図１０】
2008527586.tif 000012
【手続補正書】
【提出日】平成18年9月18日(2006.9.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
取消
【請求項２】
メモリアレイを含むメモリシステムを操作する方法において、
メモリアレイから第１のデータレジスタへ、データの第１のマルチセクタページを読み出すステップと、
第１のデータレジスタから第２のデータレジスタへ、データの第１のページの全てのセクタよりも少ないセクタを選択的に転送するステップと、
データの第１のページのセクタを前記レジスタの１つの中で再整列するステップと、
を含む方法。
【請求項３】
請求項２記載の方法において、
前記データの第１のページのセクタを再整列するステップと並行して、データの第１のページのセクタをメモリの外へ転送するステップをさらに含む方法。
【請求項４】
請求項３記載の方法において、
メモリシステムがメモリコントローラを含み、データの第１のページの前記転送されたセクタがメモリコントローラへ転送され、前記方法は、
コントローラの中で、データの第１のページの前記転送されたセクタに対する誤り検出および訂正動作を実行するステップをさらに含む方法。
【請求項５】
取消
【請求項６】
取消
【請求項７】
メモリアレイを含むメモリシステムを操作する方法において、
メモリアレイから第１のデータレジスタへ、データの第１のマルチセクタページを読み出すステップと、
第１のデータレジスタから第２のデータレジスタへ、データの第１のページの全てのセクタよりも少ないセクタを選択的に転送するステップと、
データの第１のページを第２のデータレジスタへ転送するステップに続いて、メモリアレイから第１のレジスタへ、データの第２のマルチセクタページを読み出すステップと、
第１のデータレジスタから、データの第１のページからのデータを含まない第２のデータレジスタの一部分へ、データの第２のページの全てのセクタよりも少ないセクタを選択的に転送し、その間に、データの第１のページの前記選択的に転送されたセクタを第２のデータレジスタの中に維持するステップと、
を含む方法。
【請求項８】
請求項７記載の方法において、
前記データの第２のページのセクタを第２のデータレジスタへ選択的に転送するステップの前に、データの第１のページのセクタを前記レジスタの１つの中で再整列するステップをさらに含む方法。
【請求項９】
請求項７記載の方法において、
前記データの第１のページの選択的に転送されたセクタおよびデータの第２のページの選択的に転送されたセクタを、メモリアレイへ並行して書き込むステップをさらに含む方法。
【請求項１０】
取消
【請求項１１】
メモリアレイを含むメモリシステムを操作する方法において、
メモリアレイからデータの第１のマルチセクタページにアクセスするステップと、
アクセスされた第１のページから第１のデータレジスタへ、データの第１のページの全てのセクタよりも少ないセクタを選択的に転送するステップと、
データの第１のページのセクタを前記レジスタの１つの中で再整列するステップと、
を含む方法。
【請求項１２】
請求項１１記載の方法において、
前記データの第１のページのセクタを再整列するステップと並行して、データの第１のページのセクタをメモリの外へ転送するステップをさらに含む方法。
【請求項１３】
請求項１２記載の方法において、
メモリシステムがメモリコントローラを含み、データの第１のページの前記転送されたセクタがメモリコントローラへ転送され、前記方法が、
コントローラの中で、データの第１のページの前記転送されたセクタに対する誤り検出および訂正動作を実行するステップをさらに含む方法。
【請求項１４】
取消
【請求項１５】
取消
【請求項１６】
メモリアレイを含むメモリシステムを操作する方法において、
メモリアレイからデータの第１のマルチセクタページにアクセスするステップと、
アクセスされた第１のページから第１のデータレジスタへ、データの第１のページの全てのセクタよりも少ないセクタを選択的に転送するステップと、
第１のデータレジスタから第２のデータレジスタへ、データの第１のページの一部分を転送するステップと、
データの第１のページの一部分を第２のデータレジスタへ転送するステップに続いて、
メモリアレイからデータの第２のマルチセクタページにアクセスするステップと、
アクセスされた第２のページから第１のデータレジスタへ、データの第２のページの全てのセクタよりも少ないセクタを選択的に転送するステップと、
第１のデータレジスタから、データの第１のページからのデータを含まない第２のデータレジスタの一部分へ、データの第２のページの一部分を選択的に転送し、その間に、データの第１のページの前記選択的に転送されたセクタを第２のデータレジスタの中に維持するステップと、
を含む方法。
【請求項１７】
請求項１６記載の方法において、
前記データの第１のページの選択的に転送されたセクタおよびデータの第２のページの選択的に転送されたセクタを、メモリアレイへ並行して書き込むステップをさらに含む方法。
【請求項１８】
請求項１６記載の方法において、
前記データの第２のページのセクタを第２のデータレジスタへ転送するステップの前に、データの第１のページのセクタを前記レジスタの１つの中で再整列するステップをさらに含む方法。
【請求項１９】
コントローラと、メモリアレイおよび複数のデータレジスタを有するメモリデバイスとを含むメモリシステムを操作する方法において、
アレイからレジスタへ、複数のページからのデータを読み出すステップと、
レジスタの中で、複数のページからのデータをレジスタの１つの中の単一のページへ組み合わせるステップと、
組み合わせられたセクタのページをメモリアレイへ書き込むステップと、
を含む方法。
【請求項２０】
請求項１９記載の方法において、
前記方法が、
前記データを読み出ステップに続いて、また前記組み合わせられたセクタのページを書き込むステップの前に、前記複数のページの１つ以上からコントローラへデータを転送して、その中で誤り訂正および検出動作を実行するステップをさらに含む方法。
【請求項２１】
複数のメモリを含み、各々のメモリがメモリアレイと、第１および第２のデータレジスタとを含むメモリシステムを操作する方法において、
第１の前記メモリの中で、
第１のメモリのアレイから、対応する第１のデータレジスタへ、データの第１のページのマルチセクタ部分を読み出すステップと、
第１のデータレジスタから、対応する第２のデータレジスタへ、データの第１のページの全ての読み出しセクタよりも少ないセクタを選択的に転送するステップと、を含むプロセスを実行するステップと、
前記第１のメモリでプロセスを実行するステップに続いて、第１のメモリの第２のデータレジスタから、第２の前記メモリの第２のデータレジスタへ、第１のページの選択的に転送された部分を移動するステップと、
前記データの第１のページの選択的に転送された部分を移動するステップに続いて、第１または第２のメモリのアレイの１つから、対応する第１のデータレジスタへ、データの第２のページの一部分を読み出すステップと、
対応する第１のデータレジスタから、対応する第２のデータレジスタへ、データの第２のページの少なくとも一部分を転送し、その間に、データの第１のページの前記選択的に転送されたセクタを前記第２のデータレジスタの１つの中に維持するステップと、
を含む方法。
【請求項２２】
請求項２１記載の方法において、
前記第１のページの選択的に転送された部分を移動するステップと並行して、データの第１のページのセクタをメモリの外へ転送するステップをさらに含む方法。
【請求項２３】
請求項２２記載の方法において、
メモリシステムがメモリコントローラを含み、データの第１のページの前記転送されたセクタがメモリコントローラへ転送され、前記方法が、
コントローラの中で、データの第１のページの前記転送されたセクタに対する誤り検出および訂正動作を実行するステップをさらに含む方法。
【請求項２４】
請求項２１記載の方法において、
前記データの第１のページの選択的に転送されたセクタおよびデータの第２のページの選択的に転送されたセクタを、データのメタページとして第１および第２のメモリアレイへ並行して書き込むステップをさらに含む方法。
【請求項２５】
請求項２１記載の方法において、
メモリの各々が複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの単一のセクタを記憶する方法。
【請求項２６】
請求項２１記載の方法において、
メモリの各々が複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの複数のセクタを記憶する方法。
【請求項２７】
コントローラと、複数のメモリアレイを有するメモリデバイスとを含み、前記メモリアレイの各々が、対応する複数のデータレジスタを有するメモリシステムを操作する方法において、
アレイからレジスタへ、複数のメタページからのデータを読み出すステップと、
レジスタの中で、複数のメタページからのデータをレジスタの中の単一のメタページへ組み合わせるステップと、
組み合わせられたセクタのメタページをメモリアレイへ書き込むステップと、
を含む方法。
【請求項２８】
請求項２７記載の方法において、
前記方法が、
前記データを読み出すステップに続いて、また前記組み合わせられたセクタのメタページを書き込むステップの前に、前記複数のページの１つ以上からコントローラへデータを転送して、その中で誤り訂正および検出動作を実行するステップをさらに含む方法。
【請求項２９】
メモリチップを備えるメモリシステムにおいて、
前記メモリチップが、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができる、第１のマルチセクタレジスタと、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタと、を備え、
レジスタの１つの中のデータセクタの整列を再整列することができるメモリシステム。
【請求項３０】
請求項２９記載のメモリシステムにおいて、
レジスタの１つの中でデータセクタを再整列することと並列に、第２のレジスタとコントローラとの間でデータを転送することができる、コントローラをさらに備えるメモリシステム。
【請求項３１】
請求項３０記載のメモリシステムにおいて、
前記コントローラが、メモリからコントローラへ転送されたデータに対する誤り検出および訂正動作を実行することができるメモリシステム。
【請求項３２】
第１のメモリを備えるメモリシステムにおいて、
前記第１のメモリが、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができる、第１のマルチセクタレジスタと、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタと、を備え、
第１のレジスタと第２のレジスタとの間で個々のデータセクタを選択的に転送することができるメモリシステム。
【請求項３３】
請求項３２記載のメモリシステムにおいて、
レジスタの１つの中でデータセクタの整列を再整列することができるメモリシステム。
【請求項３４】
請求項３３記載のメモリシステムにおいて、
レジスタの１つの中でデータセクタを再整列することと並列に、第２のレジスタとコントローラとの間でデータを転送することができる、コントローラをさらに備えるメモリシステム。
【請求項３５】
請求項３４記載のメモリシステムにおいて、
前記コントローラが、メモリからコントローラへ転送されたデータに対する誤り検出および訂正動作を実行することができるメモリシステム。
【請求項３６】
請求項３２記載のメモリシステムにおいて、
メモリが複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの単一のセクタを記憶するメモリシステム。
【請求項３７】
請求項３２記載のメモリシステムにおいて、
メモリが複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの複数のセクタを記憶するメモリシステム。
【請求項３８】
請求項３２記載のメモリシステムにおいて、
マルチセクタレジスタを備える第２のメモリをさらに備え、第１のメモリの第２のレジスタと第２のメモリのレジスタとの間で前記選択的に転送されたデータを交換することができるメモリシステム。
【請求項３９】
請求項３２記載のメモリシステムにおいて、
第２のメモリをさらに備え、前記第２のメモリが、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができる、第１のマルチセクタレジスタと、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタと、を備え、
第１のレジスタと第１のメモリの第２のレジスタとの間で個々のデータセクタを選択的に転送することと並列に、第１のレジスタと第２のメモリの第２のレジスタとの間で個々のデータセクタを選択的に転送することができるメモリシステム。
【請求項４０】
取消
【請求項４１】
取消
【請求項４２】
第１のメモリを備えるメモリシステムにおいて、
前記第１のメモリが、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができ、メモリアレイと第１のレジスタとの間で個々のデータセクタを選択的に転送することができる、第１のマルチセクタレジスタと、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタと、を備え、
レジスタの１つの中のデータセクタの整列を再整列することができるメモリシステム。
【請求項４３】
請求項４２記載のメモリシステムにおいて、
レジスタの１つの中でデータセクタを再整列することと並列に、第２のレジスタとコントローラとの間でデータを転送することができる、コントローラをさらに備えるメモリシステム。
【請求項４４】
請求項４３記載のメモリシステムにおいて、
前記コントローラが、メモリからコントローラへ転送されたデータに対する誤り検出および訂正動作を実行することができるメモリシステム。
【請求項４５】
メモリシステムにおいて、
第１のメモリであって、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができ、メモリアレイと第１のレジスタとの間で個々のデータセクタを選択的に転送することができる、第１のマルチセクタレジスタと、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタと、を備える第１のメモリと、
マルチセクタレジスタを備える第２のメモリであって、第１のメモリの第２のレジスタと第２のメモリのレジスタとの間で前記選択的に転送されたデータを交換することができる、第２のメモリと、
を備えるメモリシステム。
【請求項４６】
取消
【請求項４７】
取消
【手続補正書】
【提出日】平成19年10月30日(2007.10.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリアレイを含むメモリシステムを操作する方法において、
メモリアレイから第１のデータレジスタへ、データの第１のマルチセクタページを読み出すステップと、
第１のデータレジスタから第２のデータレジスタへ、データの第１のページの全てのセクタよりも少ないセクタを選択的に転送するステップと、
データの第１のページのセクタを前記レジスタの１つの中で再整列するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記データの第１のページのセクタを再整列するステップと並行して、データの第１のページのセクタをメモリの外へ転送するステップをさらに含む方法。
【請求項３】
請求項２記載の方法において、
メモリシステムがメモリコントローラを含み、データの第１のページの前記転送されたセクタがメモリコントローラへ転送され、前記方法は、
コントローラの中で、データの第１のページの前記転送されたセクタに対する誤り検出および訂正動作を実行するステップをさらに含む方法。
【請求項４】
メモリアレイを含むメモリシステムを操作する方法において、
メモリアレイから第１のデータレジスタへ、データの第１のマルチセクタページを読み出すステップと、
第１のデータレジスタから第２のデータレジスタへ、データの第１のページの全てのセクタよりも少ないセクタを選択的に転送するステップと、
データの第１のページを第２のデータレジスタへ転送するステップに続いて、メモリアレイから第１のレジスタへ、データの第２のマルチセクタページを読み出すステップと、
第１のデータレジスタから、データの第１のページからのデータを含まない第２のデータレジスタの一部分へ、データの第２のページの全てのセクタよりも少ないセクタを選択的に転送し、その間に、データの第１のページの前記選択的に転送されたセクタを第２のデータレジスタの中に維持するステップと、
を含む方法。
【請求項５】
請求項４記載の方法において、
前記データの第２のページのセクタを第２のデータレジスタへ選択的に転送するステップの前に、データの第１のページのセクタを前記レジスタの１つの中で再整列するステップをさらに含む方法。
【請求項６】
請求項４記載の方法において、
前記データの第１のページの選択的に転送されたセクタおよびデータの第２のページの選択的に転送されたセクタを、メモリアレイへ並行して書き込むステップをさらに含む方法。
【請求項７】
メモリアレイを含むメモリシステムを操作する方法において、
メモリアレイからデータの第１のマルチセクタページにアクセスするステップと、
アクセスされた第１のページから第１のデータレジスタへ、データの第１のページの全てのセクタよりも少ないセクタを選択的に転送するステップと、
データの第１のページのセクタを前記レジスタの１つの中で再整列するステップと、
を含む方法。
【請求項８】
請求項７記載の方法において、
前記データの第１のページのセクタを再整列するステップと並行して、データの第１のページのセクタをメモリの外へ転送するステップをさらに含む方法。
【請求項９】
請求項８記載の方法において、
メモリシステムがメモリコントローラを含み、データの第１のページの前記転送されたセクタがメモリコントローラへ転送され、前記方法が、
コントローラの中で、データの第１のページの前記転送されたセクタに対する誤り検出および訂正動作を実行するステップをさらに含む方法。
【請求項１０】
メモリアレイを含むメモリシステムを操作する方法において、
メモリアレイからデータの第１のマルチセクタページにアクセスするステップと、
アクセスされた第１のページから第１のデータレジスタへ、データの第１のページの全てのセクタよりも少ないセクタを選択的に転送するステップと、
第１のデータレジスタから第２のデータレジスタへ、データの第１のページの一部分を転送するステップと、
データの第１のページの一部分を第２のデータレジスタへ転送するステップに続いて、
メモリアレイからデータの第２のマルチセクタページにアクセスするステップと、
アクセスされた第２のページから第１のデータレジスタへ、データの第２のページの全てのセクタよりも少ないセクタを選択的に転送するステップと、
第１のデータレジスタから、データの第１のページからのデータを含まない第２のデータレジスタの一部分へ、データの第２のページの一部分を選択的に転送し、その間に、データの第１のページの前記選択的に転送されたセクタを第２のデータレジスタの中に維持するステップと、
を含む方法。
【請求項１１】
請求項１０記載の方法において、
前記データの第１のページの選択的に転送されたセクタおよびデータの第２のページの選択的に転送されたセクタを、メモリアレイへ並行して書き込むステップをさらに含む方法。
【請求項１２】
請求項１０記載の方法において、
前記データの第２のページのセクタを第２のデータレジスタへ転送するステップの前に、データの第１のページのセクタを前記レジスタの１つの中で再整列するステップをさらに含む方法。
【請求項１３】
コントローラと、メモリアレイおよび複数のデータレジスタを有するメモリデバイスとを含むメモリシステムを操作する方法において、
アレイからレジスタへ、複数のページからのデータを読み出すステップと、
レジスタの中で、複数のページからのデータをレジスタの１つの中の単一のページへ組み合わせるステップと、
組み合わせられたセクタのページをメモリアレイへ書き込むステップと、
を含む方法。
【請求項１４】
請求項１３記載の方法において、
前記方法が、
前記データを読み出ステップに続いて、また前記組み合わせられたセクタのページを書き込むステップの前に、前記複数のページの１つ以上からコントローラへデータを転送して、その中で誤り訂正および検出動作を実行するステップをさらに含む方法。
【請求項１５】
複数のメモリを含み、各々のメモリがメモリアレイと、第１および第２のデータレジスタとを含むメモリシステムを操作する方法において、
第１の前記メモリの中で、
第１のメモリのアレイから、対応する第１のデータレジスタへ、データの第１のページのマルチセクタ部分を読み出すステップと、
第１のデータレジスタから、対応する第２のデータレジスタへ、データの第１のページの全ての読み出しセクタよりも少ないセクタを選択的に転送するステップと、を含むプロセスを実行するステップと、
前記第１のメモリでプロセスを実行するステップに続いて、第１のメモリの第２のデータレジスタから、第２の前記メモリの第２のデータレジスタへ、第１のページの選択的に転送された部分を移動するステップと、
前記データの第１のページの選択的に転送された部分を移動するステップに続いて、第１または第２のメモリのアレイの１つから、対応する第１のデータレジスタへ、データの第２のページの一部分を読み出すステップと、
対応する第１のデータレジスタから、対応する第２のデータレジスタへ、データの第２のページの少なくとも一部分を転送し、その間に、データの第１のページの前記選択的に転送されたセクタを前記第２のデータレジスタの１つの中に維持するステップと、
を含む方法。
【請求項１６】
請求項１５記載の方法において、
前記第１のページの選択的に転送された部分を移動するステップと並行して、データの第１のページのセクタをメモリの外へ転送するステップをさらに含む方法。
【請求項１７】
請求項１６記載の方法において、
メモリシステムがメモリコントローラを含み、データの第１のページの前記転送されたセクタがメモリコントローラへ転送され、前記方法が、
コントローラの中で、データの第１のページの前記転送されたセクタに対する誤り検出および訂正動作を実行するステップをさらに含む方法。
【請求項１８】
請求項１５記載の方法において、
前記データの第１のページの選択的に転送されたセクタおよびデータの第２のページの選択的に転送されたセクタを、データのメタページとして第１および第２のメモリアレイへ並行して書き込むステップをさらに含む方法。
【請求項１９】
請求項１５記載の方法において、
メモリの各々が複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの単一のセクタを記憶する方法。
【請求項２０】
請求項１５記載の方法において、
メモリの各々が複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの複数のセクタを記憶する方法。
【請求項２１】
コントローラと、複数のメモリアレイを有するメモリデバイスとを含み、前記メモリアレイの各々が、対応する複数のデータレジスタを有するメモリシステムを操作する方法において、
アレイからレジスタへ、複数のメタページからのデータを読み出すステップと、
レジスタの中で、複数のメタページからのデータをレジスタの中の単一のメタページへ組み合わせるステップと、
組み合わせられたセクタのメタページをメモリアレイへ書き込むステップと、
を含む方法。
【請求項２２】
請求項２１記載の方法において、
前記方法が、
前記データを読み出すステップに続いて、また前記組み合わせられたセクタのメタページを書き込むステップの前に、前記複数のページの１つ以上からコントローラへデータを転送して、その中で誤り訂正および検出動作を実行するステップをさらに含む方法。
【請求項２３】
メモリチップを備えるメモリシステムにおいて、
前記メモリチップが、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができる、第１のマルチセクタレジスタと、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタと、を備え、
レジスタの１つの中のデータセクタの整列を再整列することができるメモリシステム。
【請求項２４】
請求項２３記載のメモリシステムにおいて、
レジスタの１つの中でデータセクタを再整列することと並列に、第２のレジスタとコントローラとの間でデータを転送することができる、コントローラをさらに備えるメモリシステム。
【請求項２５】
請求項２４記載のメモリシステムにおいて、
前記コントローラが、メモリからコントローラへ転送されたデータに対する誤り検出および訂正動作を実行することができるメモリシステム。
【請求項２６】
第１のメモリを備えるメモリシステムにおいて、
前記第１のメモリが、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができる、第１のマルチセクタレジスタと、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタと、を備え、
第１のレジスタと第２のレジスタとの間で個々のデータセクタを選択的に転送することができるメモリシステム。
【請求項２７】
請求項２６記載のメモリシステムにおいて、
レジスタの１つの中でデータセクタの整列を再整列することができるメモリシステム。
【請求項２８】
請求項２７記載のメモリシステムにおいて、
レジスタの１つの中でデータセクタを再整列することと並列に、第２のレジスタとコントローラとの間でデータを転送することができる、コントローラをさらに備えるメモリシステム。
【請求項２９】
請求項２８記載のメモリシステムにおいて、
前記コントローラが、メモリからコントローラへ転送されたデータに対する誤り検出および訂正動作を実行することができるメモリシステム。
【請求項３０】
請求項２６記載のメモリシステムにおいて、
メモリが複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの単一のセクタを記憶するメモリシステム。
【請求項３１】
請求項２６記載のメモリシステムにおいて、
メモリが複数の半自律アレイとして構成され、各々の前記半自律アレイが各々の前記ページの複数のセクタを記憶するメモリシステム。
【請求項３２】
請求項２６記載のメモリシステムにおいて、
マルチセクタレジスタを備える第２のメモリをさらに備え、第１のメモリの第２のレジスタと第２のメモリのレジスタとの間で前記選択的に転送されたデータを交換することができるメモリシステム。
【請求項３３】
請求項２６記載のメモリシステムにおいて、
第２のメモリをさらに備え、前記第２のメモリが、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができる、第１のマルチセクタレジスタと、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタと、を備え、
第１のレジスタと第１のメモリの第２のレジスタとの間で個々のデータセクタを選択的に転送することと並列に、第１のレジスタと第２のメモリの第２のレジスタとの間で個々のデータセクタを選択的に転送することができるメモリシステム。
【請求項３４】
第１のメモリを備えるメモリシステムにおいて、
前記第１のメモリが、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができ、メモリアレイと第１のレジスタとの間で個々のデータセクタを選択的に転送することができる、第１のマルチセクタレジスタと、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタと、を備え、
レジスタの１つの中のデータセクタの整列を再整列することができるメモリシステム。
【請求項３５】
請求項３４記載のメモリシステムにおいて、
レジスタの１つの中でデータセクタを再整列することと並列に、第２のレジスタとコントローラとの間でデータを転送することができる、コントローラをさらに備えるメモリシステム。
【請求項３６】
請求項３５記載のメモリシステムにおいて、
前記コントローラが、メモリからコントローラへ転送されたデータに対する誤り検出および訂正動作を実行することができるメモリシステム。
【請求項３７】
メモリシステムにおいて、
第１のメモリであって、
メモリアレイと、
第１のレジスタとアレイとの間で複数のデータセクタを並列に転送することができ、メモリアレイと第１のレジスタとの間で個々のデータセクタを選択的に転送することができる、第１のマルチセクタレジスタと、
第２のレジスタとメモリの外部との間でデータを転送することができ、第１のレジスタと第２のレジスタとの間で複数のデータセクタを並列に転送することができる、第２のマルチセクタレジスタと、を備える第１のメモリと、
マルチセクタレジスタを備える第２のメモリであって、第１のメモリの第２のレジスタと第２のメモリのレジスタとの間で前記選択的に転送されたデータを交換することができる、第２のメモリと、
を備えるメモリシステム。
【国際調査報告】
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2008527586.tif 000015
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