(57)【要約】  非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイスは基板と、前記基板の頂部にあってソース領域とドレイン領域との間に配置された絶縁ゲートと、からなる。ゲートの一方の側面には、ヘテロドープされたタブ及びソース領域が形成されている。タブ領域は第２極性のドーパントを有している。ソース領域が各タブ領域内に配置されており、第２極性と反対の第１極性のドーパントを有している。ゲートの他方の側面には、ヘテロドープされたバッファ及びドリフト領域が形成されている。バッファ領域は第２極性のドーパントからなる。ドリフト領域がバッファ領域内に配置され、第１極性のドーパントによってドーピングされている。ドレインn+タップ領域がドリフト領域内に配置されている。
2008507140.tif 000002
【特許請求の範囲】
【請求項１】
ヘテロドープされた半導体デバイスの形成方法であって、
半導体基板を準備するステップと、
１以上の絶縁ゲートを前記基板上に形成するステップと、
前記ゲートの一方の側部に隣接して前記基板の表面に露出部分を露出せしめる第１マスクを形成するステップと、
前記ゲートの前記一方の側部に隣接して反対極性のドーパントからなるタブ領域及びソース領域を形成すべく、前記表面の前記露出部分に前記第１マスクを介して反対極性の両ドーパントを注入するステップと、
前記ゲートの他方の側部に隣接して前記基板の表面の部位を露出せしめる第２マスクを形成するステップと、
前記ゲートの前記他方の側部に隣接して反対極性のドーパントのバッファ領域及びドリフト領域を形成すべく、前記表面の前記露出部分に前記第２マスクを介して反対極性の両ドーパントを注入するステップと、からなることを特徴とする半導体デバイスの形成方法。
【請求項２】
前記ゲートの前記一方の側部に隣接して注入された前記ドーパントは前記ゲートの前記他方の側部に隣接して注入された前記ドーパントに対して非対称であることを特徴とする請求項１に記載の方法。
【請求項３】
前記タブ領域のドーパント濃度は前記バッファ領域のドーパント濃度よりも高く、前記ソース領域のドーパント濃度は前記ドリフト領域のドーパント濃度よりも高いことを特徴とする請求項２に記載の方法。
【請求項４】
前記タブ注入及びバッファ注入は同一の極性を有し、前記タブ注入の長さは前記バッファ注入の長さよりも小であることを特徴とする請求項２に記載の方法。
【請求項５】
前記ソース注入及び前記ドリフト注入は同一の極性を有し、前記ソース注入の長さは前記ドリフト注入の長さよりも小であることを特徴とする請求項２に記載の方法。
【請求項６】
前記タブ注入及びバッファ注入は同一の極性を有し、前記タブ注入の深さは前記バッファ注入の深さより小であることを特徴とする請求項２に記載の方法。
【請求項７】
前記ソース注入及び前記ドリフト注入は同一の極性を有し、前記ソース注入の深さは前記ドリフト注入の深さよりも小であることを特徴とする請求項２に記載の方法。
【請求項８】
前記方法は更に、前記ゲートの前記両側部及び前記ソース領域の上部に側壁スペーサを形成するステップ及び、前記ソース領域に重複するタップ領域を形成すべく前記タブ注入と同一極性ドーパントの高濃度にドーピングされたタップ注入を前記基板に注入するステップを有することを特徴とする請求項１に記載の方法。
【請求項９】
前記バッファ領域の前記ドーピング濃度は実質的に前記バッファ領域を縁どる前記基板の部位の前記ドーピング濃度より大であることを特徴とする請求項１に記載の方法。
【請求項１０】
ヘテロドープされた半導体デバイスを形成するプロセスであって、
半導体基板を準備するステップと、
前記基板の上に、表面を有するエピタキシャル層を形成するステップと、
前記エピタキシャル層の上に絶縁ゲートの複数の対を形成するステップと、
前記ゲートの対を隣接する対から分離するステップと、
各ゲートの一部分及び各露出されたゲート部分に隣接した領域の一部分を露出せしめるべく前記表面をマスクするステップと、
前記基板にソース領域及びウエル領域を形成すべく、前記表面の前記露出部分及び前記ゲートに反対極性の第１及び第２ドーパントを注入するステップと、 
前記マスクを剥離し、前記ゲートの残り及び前記ゲート間の前記表面の一部分を露出せしめるべく前記表面の前記注入された部分及び前記ゲートの前記注入された部分をマスクするステップと、
前記ゲートの間の前記基板にドリフト領域及びバッファ領域を形成すべく、前記ゲートの前記露出部分及び前記ゲートの間の前記表面の前記露出部分に反対極性の第１及び第２ドーパントを注入するステップと、 
前記ゲートの間の前記表面の一部分を露出せしめるべく前記表面を更にマスクするステップと、
ドレインN+タップを形成すべく、前記ゲート間の前記表面の前記露出部分に第１極性のドーパントを注入するステップと、
前記ゲートの間の前記表面の一部分を露出せしめるべく前記表面を更にマスクするステップと、
p+タップを形成すべく、前記ゲートの間の前記表面の前記露出部分に第２極性のドーパントを注入するステップと、からなることを特徴とするプロセス。
【請求項１１】
注入前記ドリフト領域及びバッファ領域を露出せしめて注入すべく同一のマスクが使用されることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記ソース領域及びタブ領域を露出せしめるべく同一のマスクが使用されることを特徴とする請求項１０に記載の方法。
【請求項１３】
前記ソース領域は各々それらのタブ領域によって囲繞されており、前記ドリフト領域は各々それらのバッファ領域によって囲繞されていることを特徴とする請求項１０に記載の方法。
【請求項１４】
前記方法は更に前記ヘテロドープされたデバイスと同一基板上にCMOSデバイスを形成するステップと、前記CMOSデバイス用の高濃度にドーピングされたソース及びドレイン接点の形成の際に、第１及び第２極性ドーパントの高濃度にドープされたタップ注入を前記ヘテロドープされたデバイスに同時に形成するステップとを有することを特徴とする請求項１０に記載の方法。
【請求項１５】
前記第１極性ドーパントはN-タイプであり、前記第２極性ドーパントはP-タイプであることを特徴とする請求項１０に記載の方法。
【請求項１６】
前記P-型ドーパントはホウ素であり、前記N-型ドーパントはヒ素及びリンであることを特徴とする請求項１５に記載の方法。
【請求項１７】
前記タブ用の前記ドーパントは5E16乃至1E18原子数/cm3の範囲の濃度を有し、0.2と0.9μmとの間の範囲の深さを有していることを特徴とする請求項１５に記載の方法。
【請求項１８】
前記ソース用の前記ドーパントは1E19乃至1E21原子数/cm3の範囲の濃度を有し、0.03と0.12μmとの間の範囲の深さを有していることを特徴とする請求項１５に記載の方法。
【請求項１９】
前記バッファ領域用の前記ドーパントは4E15乃至4E17原子数/cm3の範囲の濃度を有し、0.2と0.8 μmとの間の範囲の深さを有していることを特徴とする請求項１５に記載の方法。
【請求項２０】
前記ドリフト領域用の前記ドーパントは5E16と5E18原子数/cm3との間の範囲の濃度を有し、0.1と0.4μmとの間の範囲の深さを有していることを特徴とする請求項１５に記載の方法。
【請求項２１】
前記ドリフト領域の前記ドーパント濃度は前記バッファ領域の前記ドーパント濃度より大であることを特徴とする請求項１０に記載の方法。
【請求項２２】
前記バッファ領域の前記ドーパント濃度は前記p-エピタキシャル領域の前記ドーピング濃度より実質的に大であることを特徴とする請求項２１に記載の方法。
【請求項２３】
前記方法は更に前記ドリフト領域及びバッファ領域を前記基板から分離する接合構造からなる分離リングを形成するステップを含むことを特徴とする請求項１０に記載の方法。
【請求項２４】
非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイスであって、
基板と、
前記基板の頂部にあってソース領域とドレイン領域との間に配置された絶縁ゲートと、
前記ゲートの一方の側部上の、ヘテロドープされた第２極性のドーパントを有するタブ領域及び前記タブ領域の内側に配置されて前記第２極性とは反対の第１極性のドーパントを有するソース領域と、
前記ゲートの他方の側部上の、ヘテロドープされた第２極性のドーパントを有するバッファ領域及び前記バッファ領域の内側に配置されて第１極性のドーパントを有するドリフト領域と、
前記ドリフト領域に配置されて前記第１極性のドーパントの高濃度にドーピングされた領域からなるドレインタップ領域と、からなることを特徴とする半導体デバイス。
【請求項２５】
前記ゲートの前記一方の側部に隣接して注入されたドーパントは前記ゲートの前記他方の側部に隣接して注入された前記ドーパントに対して非対称であることを特徴とする請求項２４に記載のAH2MOS。
【請求項２６】
前記タブ領域の前記ドーパント濃度は前記バッファ領域の前記ドーパント濃度より大であり、 前記ソース領域の前記ドーパント濃度は前記ドリフト領域の前記ドーパント濃度より大であることを特徴とする請求項２５に記載のAH2MOS。
【請求項２７】
前記タブ注入及びバッファ注入は同一極性を有し、前記タブ注入の長さは前記バッファ注入の長さより小であることを特徴とする請求項２５に記載のAH2MOS。
【請求項２８】
前記ソース注入及び前記ドリフト注入は同一極性を有し、前記ソース注入の長さは前記ドリフト注入の長さより小であることを特徴とする請求項２５に記載のAH2MOS。
【請求項２９】
前記タブ注入及びバッファ注入は同一極性を有し、前記タブ注入の深さは前記バッファ注入の深さより小であることを特徴とする請求項２５に記載のAH2MOS。
【請求項３０】
前記ソース注入及び前記ドリフト注入は同一極性を有し、前記ソース注入の深さは前記ドリフト注入の深さより小であることを特徴とする請求項２５に記載のAH2MOS。
【請求項３１】
前記AH2MOSは更に前記ゲートの両側部且つ前記ソース領域の上方に側壁スペーサと、前記ソース領域に重複するタップ領域を形成すべく前記タブ注入と同等の極性のドーパントによって注入された高濃度にドーピングされたタップと、を有することを特徴とする請求項２４に記載のAH2MOS。
【請求項３２】
前記バッファ領域の前記ドーピング濃は前記バッファ領域を縁取る前記基板の一部分の前記ドーピング濃度よりも実質的に大であることを特徴とする請求項２４に記載のAH2MOS。
【請求項３３】
逆バイアスの際に前記ドリフト領域に幅広い空乏領域を生成すべく、前記バッファ領域の前記ドーパント濃度は前記バッファ領域を縁取る前記基板の前記一部分における前記ドーパント濃度よりも実質的に大であることを特徴とする請求項２４に記載のAH2MOSパワー半導体。
【請求項３４】
前記ソース領域及びタブ領域は前記ゲートの一方の側部にセルフアラインされ、前記バッファ及びドリフト領域は前記ゲートの他方の側部にセルフアラインされることを特徴とする請求項２４に記載のAH2MOSパワー半導体。
【請求項３５】
前記ソース、タブ、バッファ及びドリフト領域はヘテロドープされていることを特徴とする請求項２４に記載のAH2MOSパワー半導体。
【請求項３６】
前記ヘテロドーピングされた前記ソース領域及びタブ領域は前記ドリフト領域及びバッファ領域の前記ヘテロドーピングに対して非対称であることを特徴とする請求項３５に記載のAH2MOSパワー半導体。
【請求項３７】
前記バッファは前記エピタキシャル領域内に前記タブよりもより深く伸長していることを特徴とする請求項３６に記載のAH2MOSパワー半導体。
【請求項３８】
前記ドリフト領域の前記ドーパント濃度は前記バッファ領域の前記ドーパント濃度より大であることを特徴とする請求項２４に記載のAH2MOSパワー半導体。
【請求項３９】
前記ソース領域の前記ドーパント濃度は前記タブ領域のドーパント濃度の前記レベルより大であることを特徴とする請求項２４に記載のAH2MOSパワー半導体。
【請求項４０】
前記ドリフト及びバッファ領域を前記基板から絶縁すべく、前記AH2MOSパワー半導体は更に接合構造からなる分離リングを有していることを特徴とする請求項２４に記載のAH2MOSパワー半導体。
【請求項４１】
前記第１極性ドーパントはN-タイプであり、前記第２極性ドーパントはP-タイプであることを特徴とする請求項２４に記載のAH2MOSパワー半導体。
【請求項４２】
前記P-型ドーパントはホウ素であり、前記N-型ドーパントはヒ素及びリンであることを特徴とする請求項４１に記載のAH2MOSパワー半導体。
【請求項４３】
前記タブ用の前記ドーパントは5El6乃至1E18原子数/cm3の範囲の濃度を有し、0.2と0.9μmとの間の範囲の深さを有していることを特徴とする請求項４１に記載のAH2MOSパワー半導体。
【請求項４４】
前記ソース用の前記ドーパントは1E19乃至1E21原子数/cm3の範囲の濃度を有し、0.03と0.12μmとの間の範囲の深さを有していることを特徴とする請求項４１に記載のAH2MOSパワー半導体。
【請求項４５】
前記バッファ領域の前記ドーパントは濃度範囲が4El5乃至4El7原子数/cm3であり、深さの範囲が0.2乃至0.8μmであることを特徴とする請求項４１に記載のAH2MOSパワー半導体。
【請求項４６】
前記ドリフト領域の前記ドーパントは濃度範囲が5El6乃至5El8原子数/cm3であり、深さの範囲が-0.1乃至0.4μmであることを特徴とする請求項４１に記載のAH2MOSパワー半導体。
【請求項４７】
ロウサイドの非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイスであって、
基板と、
前記基板の頂部にあってソース領域とドレイン領域との間に配置された絶縁ゲートと、
前記ゲートの一方の側部において、ヘテロドープされ且つ、第２極性のドーパントを有するタブ領域及び前記タブ領域の内側に配置されて前記第２極性とは反対の第１極性のドーパントを有するソース領域と、
前記ゲートの他方の側部において、ヘテロドープされ且つ、前記第２極性のドーパントからなるバッファ領域及び前記バッファ領域内に配置されて前記第１極性のドーパントからなるドリフト領域と、
前記ドリフト領域内に配置されて前記第１極性のドーパントによって高濃度にドーピングされた領域からなるドレインタップ領域と、
タップ及びソース領域を基準電位に結合する導体と、からなることを特徴とする金属酸化物（AH2MOS）半導体デバイス。
【請求項４８】
前記基準電位は接地電位であることを特徴とする請求項４７に記載のロウサイドの非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイス。
【請求項４９】
ハイサイドの非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイスであって、
基板と、
前記基板の頂部にあってソース領域とドレイン領域との間に配置された絶縁ゲートと、
前記ゲートの一方の側部において、ヘテロドープされ且つ、第２極性のドーパントを有するタブ領域及び前記タブ領域の内側に配置されて前記第２極性とは反対の第１極性のドーパントを有するソース領域と、
前記ゲートの他方の側部において、ヘテロドープされ且つ、前記第２極性のドーパントからなるバッファ領域及び前記バッファ領域内に配置されて前記第１極性のドーパントからなるドリフト領域と、
前記ドリフト領域内に配置されて前記第１極性のドーパントによって高濃度にドーピングされた領域からなるドレインタップ領域と、
タップ及びソース領域を基準電位に結合する導体と、
第１極性ドーパントの第１領域及び第２極性ドーパントの第２領域の接合構造からなり、前記基板と前記ヘテロドープされたタブ、ソース、バッファ及びドリフト領域との間に配置された分離リングと、からなることを特徴とする金属酸化物（AH2MOS）半導体デバイス。
【請求項５０】
前記デバイスはソース、ゲート及びドレイン端子を含む３つの端子を有し、前記ソース端子は前記ソース領域及び前記分離リングに結合していることを特徴とする請求項４９に記載のハイサイドの非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイス。
【請求項５１】
前記分離リングの接合構造は、前記第１タブの境界を伴った第１極性のドーパントの第１接合タブと第２極性のドーパントの第２接合タブとからなることを特徴とする請求項４９に記載のハイサイドの非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイス。
【請求項５２】
隔離された非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイスであって、
基板と、
前記基板の頂部にあってソース領域とドレイン領域との間に配置された絶縁ゲートと、
前記ゲートの一方の側部において、ヘテロドープされ且つ、第２極性のドーパントを有するタブ領域及び前記タブ領域の内側に配置されて前記第２極性とは反対の第１極性のドーパントを有するソース領域と、
前記ゲートの他方の側部において、ヘテロドープされ且つ、前記第２極性のドーパントからなるバッファ領域及び前記バッファ領域内に配置されて前記第１極性のドーパントからなるドリフト領域と、
前記ドリフト領域内に配置されて前記第１極性のドーパントによって高濃度にドーピングされた領域からなるドレインタップ領域と、
タップ及びソース領域を基準電位に結合する導体と、
局所的高電圧に結合され且つ、第１極性ドーパントの第１領域及び第２極性ドーパントの第２領域の接合構造からなり、前記基板と前記ヘテロドープされたタブ、ソース、バッファ及びドリフト領域との間に配置された分離リングと、からなることを特徴とする金属酸化物（AH2MOS）半導体デバイス。
【請求項５３】
前記分離リングの接合構造は、前記第１タブの境界を伴った第１極性のドーパントの第１接合タブと第２極性のドーパントの第２接合タブとからなることを特徴とする請求項５２に記載の隔離された非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概ね水平な（lateral）パワートランジスタに関し、特に集積回路及びパワー半導体デバイス用の水平非対称なヘテロドープされた高電圧MOSFET（AH2MOS）トランジスタに関する。
【背景技術】
【０００２】
電子装置の動作やコストは、当該装置を構成するトランジスタのサイズを減少したりパッケージデバイスの数を低減したりすることによって改善される。多くの電子装置は同一基板上に異なるタイプのデバイスを形成することによってスペースを削減している。例えば、携帯電話、携帯情報端末及びパーソナルコンピュータのマザーボードなどの装置は、電力供給や論理演算用として別個にパッケージングされた部品を使用している。スペースを削減すべく、現在、製造業者は各パッケージ内の構成要素のサイズを低減したり、電源及び論理デバイスに共通の工程段階（process step）を採用したり、共通の半導体基板上に電源及び論理デバイスを作成したりすることを試みている。
【０００３】
LDMOSデバイスは、電子装置への電力供給用として評判の高いトランジスタである。これは高濃度にドープされたソースがウエル（well）すなわちボディ（body）領域に配置されているという特徴を有しており、これは二重拡散注入（double diffused implant）によって達成される。ソース及びウエルの上方には絶縁ゲートがある。ウエルから離間した位置にはドリフト領域があり、これはドレインを有している。ゲートの電圧がドレインからドリフト領域を経由してソースに水平に流れる電流を制御する。ドリフト領域は通常は低濃度にドープされるか、若しくは少なくともソースまたはドレインのいずれかよりは低濃度である。
【０００４】
論理デバイスは通常は極めて浅いソース及びドレイン領域を有している。これに対して、LDMOSや他の高電圧デバイスは、基板内深くに延在した拡散領域をしばしば有している。かかる差異は、同一基板上において論理デバイス上にパワーデバイスを形成する共通工程の採用の妨げになっている。デバイス構造が水平方向においてサブミクロンサイズまで縮小するに従って、LDMOSデバイスは垂直方向の規模も同様に低減しなければならない。これは問題を生じる。なぜならば、数多くのLDMOSや他のパワーデバイスは、高電圧を支える深い拡散の形成において高温で長時間に亘る拡散時間に依存しているからである。かかる深い拡散工程段階は、より小さな形状の浅い接合の論理デバイスには適合しない。高電圧デバイスが低電圧の、浅い接合のディープサブミクロン論理プロセスに追加された場合において、かかる低電圧プロセスは全ての拡散ステップを低温で短サイクル時間に制限してしまう。従来のパワーデバイス用の熱拡散はディープサブミクロンCMOSプロセスの接合を破壊するであろう。かかる問題の一解決法として、先ずLDMOSを作成し、LDMOSデバイスをマスクし、その後低電圧デバイスをその低温条件に従って作成する方法がある。しかしながら、これはLDMOSのp-ボディのセルフアラインがゲートポリ（gate poly）に限定される。従って、LDMOSデバイスは極めて長いゲートポリ長さを有することになり、その形状は、最新のプロセスツールを使用したにもかかわらず、チャネル抵抗の増大及びデバイスサイズの増大をもたらしてしまう。
【０００５】
かかる問題を解決すべく、イオン注入に際して従来の小さな角度の替わりに大きな注入角度を採用して長い熱拡散を行なう高用量（high dose）注入を使用したパワーデバイスの他の形成方法が提案されている。かかる高用量及び大きな角度の注入はデバイスの突き抜け用の十分長いp-ボディチャネルを支えるが、それらのプロセスは製造工程に更に付加されるため、部品コストが増大する。更に、かかるプロセスは、そのフォトレジスト開口面積のサイズによってしばしば制限されてしまう。通常はフォトレジストをマスクとして使用してボディ注入はゲートポリシリコンにセルフアラインする。しかしながら、注入の角度が大きくてボディの開口が小さいときは、フォトレジストの厚みが注入領域に影を形成する。従来のP-ボディのみのLDMOSの替わりに、P-ウエルまたはP-ボディ及びP-ウエルの組合せが用いられてきた。しかしながら、かかる解決法は寸法を増大せしめる。なぜならば、P-ウエルはゲートポリシリコンにセルフアラインされないからである。
【発明の開示】
【０００６】
非対称なヘテロドーピングされた高電圧のMOSFET（AH2MOS）のパワー半導体デバイスが、一般的にシリコンからなる単結晶半導体基板上に形成される。該デバイスは離間された酸化フィールド（FOX）領域を伴うエピタキシャル層を有し、よって低電圧論理デバイスや線形デバイスなどの他のデバイスから絶縁された表面を提供する。AH2MOSデバイスは両FOX領域間に形成される。AH2MOSはタップ、タブ、ソース、ゲート、バッファ、ドリフト及びドレイン領域を有している。ソース及びタブ領域はゲートの一方の側面にセルフアラインされ、バッファ及びドリフト領域はゲートの他方の側面にセルフアラインされる。タブ及びソース領域は１つのマスク層を共用し、ヘテロドーパント注入される。タブには第１極性のドーパントが注入される。タブ領域内には第１極性とは反対の第２極性のドーパントを有するソース領域が存在する。タップは部分的若しくは全体的にソースと重複している。ゲートは二酸化ケイ素の絶縁層を有し、ゲートは導電性ポリシリコンである。バッファ及びドリフト領域もまた１つのマスク層を共用し、ヘテロドーパント注入される。バッファ領域には第１極性のドーパントが注入される。ドリフト領域はバッファ領域の内側に存在し、第２極性のドーパントが注入される。ドリフト領域の内側には高濃度にドープされたドレインが存在する。 
【０００７】
その結果、パワーデバイスは非対称な２つのヘテロドープされた構造を有する。
【０００８】
AH2MOSの実施例において、n+ソース及びp-タブ領域はヘテロドープされてゲートポリシリコンの一方の側面にセルフアラインされる。ソース領域は比較的浅いn+領域であり比較的深いp-タブ内にある。ゲートの両側面にある酸化スペーサはマスクとして機能して浅いn+ソース領域を保護し、以降のp-型注入がチャネル内に侵入するのを防止する。酸化スペーサは小さなマスクとして機能してチャネルに最も近いn+ソースの一部分を覆い、よって酸化スペーサの下のn+ソースを保護する。その結果、p+タップがn+ソースを完全に覆っていた場合であってもn+ソースがp+タップ用の注入から保護される。よってp+タップ領域はn+ソース領域の高いパーセンテージの下に延在してデバイスチャネルに近接して形成されることが可能となる。実効n+領域の下に構築された深く極めて狭いp-タブに起因して実効n+ソース領域（酸化スペーサの下のn+ソース）のp-タブ抵抗は極めて小さい。ソース側にヘテロドープされた構造はn+ソース（エミッタ）、p-タブ（ベース）、及びn-ドリフト領域（コレクタ）によって形成される寄生性トランジスタのターンオンを制限する。従って、AH2MOSは極めて広い安全動作領域（SOA）にて作動させることが可能となる。
【０００９】
ドリフト及びバッファ領域もまたヘテロドープされてゲートポリシリコンの他方の側面にセルフアラインされる。n-ドリフト領域はp-バッファ領域の内側に存在する。ドリフト領域はエピタキシャル層に比べて高いドーパント濃度を有しており、よってオン抵抗が減少する。更に、バッファ領域のドーパント濃度はp-タイプエピタキシャル層領域のドーパント濃度よりも極めて高い。この特徴は空乏領域のp-タイプエピタキシャル層への伸長距離を制限し、空乏領域のドリフト領域への伸長距離を増加せしめる。バッファ層はドリフト領域における幅広い空乏領域の生成を補助する。従って、ドリフトのドーピング濃度及び接合深さ、及びバッファのドーピング濃度及び接合深さを最適化することによって、ほとんどのドリフト領域は空乏化されて破壊電圧を高く維持する。
【００１０】
AH2MOSのチャネル長さはゲートポリ長さによって画定され、低チャネル抵抗用にサブミクロン若しくはディープサブミクロンまで縮小することが可能である。AH2MOSの閾値電圧及び突き抜け電圧はヘテロドープされた注入によって、及び、特に２つの主要なコントロール要因であるp-タブ注入とp-バッファ注入によってコントロールされる。かかるコントロールによってプロセスがより柔軟になる。ヘテロドープされたソース/p-タブ及びヘテロドープされたn-ドリフト/p-バッファは、水平方向の長さが異なり垂直方向の接合深さが異なる点においてゲートポリシリコンに対して非対称である。
【実施例】
【００１１】
２本のポリゲートストライプを有するAH2MOS半導体デバイスの形成プロセスが図1乃至4に示されている。当該プロセスはシリコンの半導体単結晶基板12の選択から始まる。しかしながら、ゲルマニウムを含む他の半導体材料や、炭化ケイ素若しくはガリウムヒ素などの半導体化合物材料を使用しても良い。基板12はエピタキシャル反応器内に設置され、そこで半導体単結晶材料の薄いエピタキシャル層14が基板12上で成長すなわち堆積する。電源及び論理デバイスが層14内に形成される。層14は露出表面17を有している。シリコンが半導体材料として使用される場合は、二酸化ケイ素及び窒化ケイ素の連続層が堆積され、酸化フィールド（FOX）領域16、18を露出すべくパターン化される。当該基板は更に酸化雰囲気（一般的にはスチーム）において反応して多数のFOX領域16、18が成長する。２つのかかる領域が図1に示されているが、当業者であればAH2MOSデバイスは多数のFOX領域、及びFOX領域16、18の間に形成される対応するp+タップ（タップ）、ソース、ゲート、ドリフト及びドレイン領域の多数のストライプを有することを理解するであろう。更に、FOX領域16、18は水平方向の分離領域としての役割をも担い、よってAH2MOSデバイスを他の低電圧デバイスから分離している。
【００１２】
FOX領域16、18が形成された後、二酸化ケイ素及び窒化ケイ素層が剥ぎ取られてFOX領域16、18の間の領域にp+タップ、ソース、ゲート、ドリフト及びドレイン領域を形成する非対称なヘテロドープされた注入を受け入れる準備が行われる。エピタキシャル層14の露出表面を酸化することによってゲート酸化層24が堆積すなわち形成される。ポリシリコンの層22がゲート酸化層の上に堆積される。ポリシリコン層22は高濃度にドープされた層として堆積されるか若しくは後ほどドーピングされる。どちらの場合であっても、ポリシリコンは十分にドーピングされて導電性が付与される。ポリシリコン層22はその後マスクされてエッチングされ、よって不要な部分が取り除かれる。これによって絶縁ゲート構造20.1及び20.2が形成する。両ゲートは各々絶縁層24.1、24.2及び導電層22.1、22.2を有している。
【００１３】
図2を参照すると、フォトレジストの層30が基板12上に堆積している。図示しないマスクが使用されてフォトレジストがパターン化される。該パターンはゲート20.1、20.2の一部分の上及びゲートとFOX領域16、18との間に位置するエピタキシャル層14の一部分の上に開口を設けるように設計される。ウエットエッチング若しくはドライエッチングのいずれかの好適なエッチングプロセスによってフォトレジスト層の不要な部分が取り除かれて開口部31.1、31.2が形成される。パターン化されたフォトレジストが基板上にマスクを形成する。該基板はイオン注入装置内に挿入され、そこで極性の異なる２種のドーパントがゲート及びエピタキシャル層の露出部分に注入される。一方のドーパント32'はホウ素などのP-型ドーパントであり、これは60keVで注入されて約2E13原子数/cm2のドーズ量が提供される。他方のドーパントはヒ素などのN-型ドーパント34'であり、これは30keVで注入されて3E15原子数/cm2のドーズ量が提供される。P-型注入はエピタキシャル層14内にタブ32.1、32.2を形成する。N-型ドーパントは両タブ内に各々N+ソース領域34.1、34.2を形成する。ヘテロドープされた注入はゲートの一方の側部にセルフアラインされたソース領域及びタブ領域を形成する。ゲート33.1、33.2の下のタブの領域はデバイスの閾値電圧及びデバイス突き抜け（punch through）電圧を制御する。デバイスのチャネル長さはゲートポリシリコン長さによって画定される。ゲートポリシリコンの下のp-エピタキシャル層は極めて低いドーピング濃度を有しており、一般的には約5e14原子数/cm3である。p-タイプタブ及びp-タイプバッファが無ければAH2MOSは容易にドレインからソースに突き抜け、ドレインからソースの高電圧は支えられない。また、p-タブ若しくはp-バッファが無ければ該デバイスは高いリーケイジ（leakage）を有する。
【００１４】
図3に示されるように、フォトレジストマスク30が取り除かれて第２フォトレジストマスク40が表面17の上に形成される。マスク40は開口部41を有すべくパターン化され、該開口部はゲートの一部分及びFOX領域16、18の間の表面17の領域を露出する。該基板は再びイオン注入装置内に挿入されて第２ヘテロドーピング操作が行なわれる。該注入はゲートにセルフアラインされたドリフト領域及びバッファ領域を形成する。P-型ドーパントイオン42'はホウ素であり、それらは約100keVのエネルギで注入されて約1乃至3E12原子数/cm2のドーズ量が提供される。N-タイプのリンイオン44'が注入されてドリフト領域44が形成する。リンイオンは100keVのエネルギで注入されて約3乃至5E12原子数/cm2のドーズ量が提供される。リンイオン44'は対応するヒ素イオン34よりもより深く表面17に浸透し、P-タブ領域32'注入に比べてP-バッファ42'注入エネルギは高く、ドーズ量は低い。従って、ヘテロドープされた両領域は異なるドーピングプロファイルを有し、領域の形状は非対称である。言い換えれば、P-タブ32の濃度及び形状はP-バッファ領域42とは異なっており、N-ソース34の濃度及び形状はN-ドリフト領域44とは異なっている。イオン注入はエピタキシャル層14の結晶格子構造にいくらかのダメージを与える。かかるダメージは１以上の急速な熱アニール操作によって回復する。かかる操作は十分に短時間に行なわれるので、注入した領域からイオンが顕著に拡散するのが防止される。 
【００１５】
本プロセスの更なる特徴が図4に示されている。マスク40が剥離されて基板に更なるステップが行なわれる。該ステップにはゲート20の側部の側壁酸化スペーサ23の形成が含まれる。図4に示される更なる特徴部分は低電圧論理デバイスの従来のステップを使用して形成しても良い。かかるデバイスは同一基板12の上に形成され得る。かかる論理デバイスにはCMOS論理デバイスが含まれ、それにはN+ソース/ドレイン接点及びP+ソース/ドレイン接点の形成ステップが必要となる。それらの工程段階を使用してAH2MOSデバイスの製造が完了する。特に、AH2MOS領域11は好適には従来のステップを経てマスク及び注入されてP+タップ領域28及びN+タップ領域46が提供される。同様に、当業者にとって公知の他のステップによってP+及びN+並びにゲートの一部分24がシリサイド化されてその導電性が増大せしめられる。p+タップが酸化スペーサに完全にセルフアラインされた場合であっても、シリサイド層が酸化スペーサの下にある効果的な極めて浅いn+ソースの側壁への結合に使用可能であることはAH2MOSにとって極めて重要である。 
【００１６】
従来のLDMOSプロセスにおいては、LDMOSのP-ボディとしてホウ素を注入し、NMOS/PMOSソース/ドレイン注入をLDMOSのN+ソース/ P+タップとして使用することが一般的に行なわれている。かかるプロセスは側壁スペーサ酸化物がポリシリコンゲートの側部に設置された後に行なわれる。かかるプロセスは酸化スペーサの下のポリシリコンゲートの側部に低ドーピング濃度（n-タイプの低濃度にドーピングされたドレイン、NLDD）を設けることを含んでいる。P+タップはN+ソースにはセルフアラインされていないので、P+タップ領域のサイズは主要な変数である。一方において、P+タップ領域がN+ソースにほとんど重なっていない場合、またはP+タップとN+ソースとの間に大きな隔たりがある場合は、ソース領域の下の水平なだれ電流に対するP-ボディ抵抗は増加する。増加した抵抗の電位は、N+ソース（エミッタ）、P-ボディ（ベース）、及びN-ドリフト領域（コレクタ）によって形成される寄生トランジスタが容易にターンオンされるのを可能にする。これは周知の故障メカニズムであり、減衰されていない（unclamped）誘導スイッチング、他の大きくストレスがかかった大きなdv/dtを伴う静電放電、及び大きなdi/dtを伴う整流条件の際に頻繁に生じている。他方において、P+タップ領域がN+ソースに対して過剰に重複している場合は、接点領域における高濃度ドーピングの補償によってP+タップ領域はソースドーピングを補償し、ソース抵抗が増大し、更に接点抵抗が増大する。 
【００１７】
かかる従来のプロセスに対して、本発明のAH2MOSソースの形成は酸化スペーサプロセスの前に行なわれる。これは、本発明においては極めて浅いN+ソースがゲートポリシリコンに位置合せされて酸化スペーサの下に構築され得ることを意味する（従来技術におけるLDMOS用の酸化スペーサに位置合せされるN+ソースと比較して）。P+タップが完全に酸化スペーサに位置合せされた場合においても、酸化スペーサは小さなマスクとして機能してN+ソースがP+タップによって補償されるのを防止する。P+タップが酸化スペーサに完全に位置合せされた場合は、効果的なN+ソース領域の下のP-タブ抵抗は低減せしめられて、結果的な構造はN+ソース（エミッタ）、P-タブ（ベース）、及びN-ドリフト領域（コレクタ）によって形成される寄生トランジスタのターンオンを抑制する。 
【００１８】
LDMOSの安全な作動領域（SOA）を増加する一般的な方法は、N+ソースの下のP-ボディ抵抗を低減する深く高濃度にドーピングされたP-ボディ領域を使用することである。しかしながら、かかる高性能LDMOSを従来のCMOSプロセスに組み込むのは困難である。なぜならば、深く高濃度にドーピングされたP-ボディは基板が高温にさらされる持続時間に限度を有している先端技術に適合しないからである。LDMOSをプロセスの最初若しくは早期に形成し、その後CMOS、NMOS及びPMOSデバイスを形成する低電圧プロセスを採用することが他の方法として行なわれている。該プロセスにおいて低電圧デバイスのプロセス処理の前にP-ボディ拡散を形成することは、P-ボディがゲートポリシリコンエッチングの前であって、更にフィールド酸化プロセスの前に形成されることを意味する。しかしながら、かかる交換条件はLDMOSのP-ボディに対してセルフアラインされたゲートポリシリコンに制限をもたらす。言い換えれば、チャネル長さはLDMOS内のゲートポリシリコンの下のP-ボディによって画定される。P-ボディがゲートポリシリコンにセルフアラインされた場合は、LDMOS用の短いチャネル長さを形成することが可能となり、よってチャネル抵抗が低減されて良好なデバイス性能が提供される。従って、高電圧デバイスは極めて長いゲートポリシリコン長さを有しなければならず、これは高度なプロセスツールを使用しているのにもかかわらずデバイスに大きなチャネル抵抗をもたらして更にデバイスサイズを増加する。
【００１９】
本発明は高濃度にドーピングされたP+タップをP+PMOSソース/ドレインと同じサイズに維持するが、ヘテロドープされた極めて浅いN+ソース及び比較的深いP-タブを伴う。ソース及びタブは共にゲートの一側部にセルフアラインされる。この方法は従来技術の方法と同じ結果を達成する。しかしながら、この方法は寄生性のBJTを分散する利点を有し、これはP+タップ領域がN+ソース領域の高いパーセンテージの下においてデバイスのチャネルの近傍に延在するときに最も効率的である。その特徴は本発明のプロセスによって形成されるデバイスが、実効ソース領域の下のP-タブ抵抗を低減する実効N+ソース長さを低減することを可能にする。好適な実施例における効果的なN+ソース領域は酸化スペーサ領域によって画定され、従って、下部のP-タブ抵抗が最小化されてデバイスに大きな安全動作領域を提供する。
【００２０】
AH2MOSのチャネル長さはゲートポリシリコン長さによって画定され、これはチャネル長さがp-ボディ及びソース熱二重拡散によって画定されるLDMOSとは対照的である。従って、AH2MOSチャネル形成には更なる熱拡散プロセスは必要としない。AH2MOSのチャネル長さは拡大縮小可能であって短いチャネル長さ従って低チャネル抵抗を提供するサブミクロン若しくはディープサブミクロン長さに縮小可能である。AH2MOSの閾値電圧及び突き抜け電圧はヘテロドーピング注入、特に、p-タブ及びp-バッファ注入によって制御される。これは本発明のプロセス設計及びデバイス設計により柔軟性を付与する。従来のデバイスにおいては、深く高濃度にドーピングされた p-ボディ領域の使用が一般的であり、よってn+ソースの下のp-ボディ抵抗が低減し、よってLDMOSの安全動作領域（SOA）が増大する。しかしながら、p-ボディのドーピング濃度が高過ぎる場合は、デバイス閾値電圧が増加し、大きなチャネル抵抗がもたらされる。p-ボディのドーピング濃度が低過ぎる場合は、デバイス突き抜け電圧は極めて低くなる。
【００２１】
対照的に、AH2MOSはSOA、閾値電圧、突き抜け電圧、ドレインからソースのなだれ破壊電圧及びデバイスのオン状態抵抗のトレードオフのための種々の新しい方法を提供する。P-タブドーピング濃度が低くなくても、低P-タブ抵抗及び比較的小さな効果的なN+ソースは閾値電圧を低減し、大きなSOAを付与する。P-バッファはN-ドリフト領域からN+ソースへの突き抜けを防止し、よってAH2MOSの突き抜け電圧を増大する。P-タブ水平ドーピングプロファイルはP-バッファがN-ドリフト領域の側壁近傍の空乏領域を容易にピンチオフするのを援助し、ポリシリコンの端部領域の高い電界を低減する。これは、以下に説明するように、ゲートポリシリコン端部近傍のN-ドリフト接合の側壁におけるなだれ絶縁破壊閾値を上昇する。 
【００２２】
理想的なデバイスにおいては、オン抵抗は最小であり、破壊電圧は高い。しかしながら従来技術のLDMOSデバイスはオン抵抗を低減することと破壊電圧を上昇することとの間のトレードオフが必要である。一方が改善すると他方が悪化する。なぜならば、両方ともドリフト領域のドーピングによってコントロールされるからである。図5を参照すると、従来のLDMOS領域111が示されている。デバイスがそのフォワード動作モードのときにオン抵抗が計算される。より低濃度にドーピングされたドリフト領域144がオン抵抗のほとんどに関与している。当業者であればドリフト領域のドーピングを増加することによってオン抵抗が減少することを知っている。しかしながら、ドリフト領域におけるドーピングの増加は接合空乏領域を減少し、よって接合なだれ破壊電圧を低減する。それは空乏領域の幅によって決定され、該幅は基板及びドリフト領域の接合におけるドーピング濃度に逆比例する。ドリフト領域が高濃度にドープされた場合は、オン抵抗は低減するが空乏領域は小さくなってなだれ破壊電圧が低減する。ドリフト領域が低濃度にドーピングされた場合は、空乏領域は広くなり、破壊電圧が増加するが低濃度のドーピングに起因してオン抵抗はより高くなる。 
【００２３】
N-ドリフト領域に正バイアスがかけられた際に、空乏領域がP-エピタキシャル領域及びN-ドリフト領域の接合において生じる。N領域の正電位が接合から出た正孔をP領域から押しだしてN領域からの電子を接合を経て引き付ける。接合の両側の間隔では荷電キャリアが欠乏し、これは空乏領域として知られている。これでN領域からP領域への接合に亘って延在する電界が存在して電流が流れなくなる。なぜならば、接合には荷電キャリアが存在しないからである。空乏領域の幅は接合の各側部のドーパント濃度に依存する。ドーピング濃度が高い場合は、空乏領域は接合に近くなる。当該濃度が低い場合は、空乏領域は接合から遠くなる。従来のLDMOSデバイスにおいては、ドリフト領域がオン抵抗を低減すべく比較的高濃度のドーピングを有する場合はドリフト領域の空乏領域は比較的短い。 
【００２４】
図5a乃至5dを参照すると、従来のLDMOSデバイスの空乏領域の幅160はエピタキシャル層114とドリフト領域144との間のドーピング濃度差によって決定される。幅160 は２つの構成要素であるXP160及びXN160を有している。各構成要素の大きさは、P領域及びN領域114及び144各々のドーピング濃度に逆比例している。P-エピタキシャルドーピング濃度はN-ドリフトドーピング濃度よりも著しく低いので、N-ドリフトの空乏領域は比較的小さい。本発明においては、バッファ層42のドーピングはP-エピタキシャル層のドーピングよりもより高濃度である。P-バッファ42は1乃至3E12原子数/cm2の用量でドーピング濃度が約8E16原子数/cm3であり、一方P-エピタキシャル領域は5E14原子数/cm3に近いドーピング濃度を有していたことを思い起こしてほしい。P-バッファ領域はP-エピタキシャル領域の100倍より高い濃度を有している。従って、空乏領域60において同等の空乏電荷を伴う同等の接合の電圧バイアスにおいては、本発明の空乏領域の幅60はXP60にXN60をプラスしたものであり、XP60（本発明）の貢献はXP160（従来技術）の貢献よりも極めて小さく、XN60（本発明）の貢献はXN160（従来技術）の貢献よりも大きい。N-ドリフトのドーピング及び接合深さとP-バッファのドーピングとの間の好適なトレードオフによって、XN 60（本発明）の貢献度をXN160（従来技術）の貢献度よりも大きくすることが可能であり、これは接合の表面にピンチオフされてN-ドリフトにおける空乏及びN-ドリフトの大部分を占める空乏領域に起因している。本発明の空乏領域の幅はN及びP注入44、42の全体のドーピング及び濃度差によってコントロールされる。従来技術のデバイスにおいては、破壊電圧は、より高濃度のドーピング部位（N-ドリフト）の空乏幅によってコントロールされている。XN60（本発明）の貢献度が大きく増大したので、本発明の新規デバイスはより高い破壊電圧を有する。言い換えれば、従来技術に比べて同等の若しくはより高い破壊電圧において、デバイスの低オン状態抵抗のためにN-ドリフトドーピング濃度を増加することが可能である。本発明においては、N-ドリフト領域44は、ドーピング濃度が約1E18原子数/cm3であって3乃至5E12原子数/cm2の用量を有している。従来のLDMOSにおいては、そのドーピング濃度が過度に高い場合は、最も高い電界はN-ドリフトにおいてゲートポリシリコン縁部近傍に生じる。AH2MOSが短いチャネル長さを有しているので、P-タブ水平ドーピングプロファイルをN-ドリフトの側壁近傍のP-バッファに部分的に重複せしめることが可能であり、P-バッファがN-ドリフトの側壁近傍（これは、またN-ドリフトのゲートポリシリコン縁部領域である）の空乏領域を容易にピンチオフすることを支援することが可能となり、局所的電界を低減してN-ドリフト接合の側壁において低なだれ絶縁破壊が生じるのを防止する。
【００２５】
電力IC技術において使用されるAH2MOSの構造には３種類あり、ロウサイド、ハイサイド及び隔離された構造である。本発明の実施例のこれら構造が各々図6、7及び8に示されている。上述したプロセスに続いて、ロウサイドAH2MOS60はN+ソースを導体61を介して接地することによって形成される。該接地は、パターン化した金属層すなわち高濃度にドーピングされたポリシリコンのパターン化した層を使用して一般に行われる。 
【００２６】
電力ドライバにおいては、ロウサイド用に１つのLDMOSを有し、ハイサイド用に他のLDMOSを有することが知られている。図6に示されるように、AH2MOS用のロウサイド構造はそのソース端子が基板に短絡されている。図7はAH2MOS用のハイサイド構造を示している。更なる拡散及びウエルが基板上の他のデバイスから高電圧を分離するために必要であることに留意されたい。更に、ソースはHVウエルに接続されている。 
【００２７】
ハイサイドのAH2MOS70（図7）及び隔離されたAH2MOS80（図8）は基板内及び基板上に同様の要素で構築されている。経済的な観点から、ハイサイドのデバイス70の構造のみを詳細に説明する。以下に説明するように、製造の際、ハイサイドデバイスはドリフト、バッファ、及びチャネル領域を基板から分離する内部PN接合を伴って形成される。PN構造のN端子はソースに接続される。製造の際、プロセスはN-タイプタブを形成し、該タブはN-タイプ分離（NISO）層73及びN-タイプリング71からなる。NISO層73は基板12の内部若しくは上に形成される。高電圧リング拡散リング71は表面からNISO層73に延在する。高濃度にドーピングされたN+接点72が高電圧リング71の表面に形成される。高電圧リング71はソース73に導体74によって短絡される。N-タイプタブ71/73はゲート、チャネル、N-ドリフト及びP-バッファ層からP-タイプリングによって隔離され、該P-タイプリングはP-ウエル77及びP-タイプ層（PDIFF）78からなる。P-タイプリング77/78はドーピング濃度が4el5乃至3e18原子数/cm3であり、これはP-エピタキシャル層のドーピング濃度（~5e14原子数/cm3）よりもずっと高い。従って、P-タイプリングはN-タイプタブ71/73とAH2MOSのn-タイプソース/ドレインとの間の高い突き抜け電圧を支援することが可能である。AH2MOSのソースはハイサイド用途の高電圧のN-タイプタブ71/73に結合され、よって必要な高いソースから基板の破壊電圧は高電圧のN-ウエル71から基板の絶縁破壊によって決定され、これは著しく高く、図7に示すデバイスでは16Vから120Vの範囲にある。 
【００２８】
図8を参照すると、隔離されたAH2MOSは４つの端子を有し、それらはドレイン、ソース、ゲート及びNISO端子である。NISO端子は上述したPN分離構造のN-部位に結合している。NISO端子を高電圧ソースに更に結合することによって、デバイスは隔離される。高電圧のn-タイプタブ71/73は常に寄生性のバイポーラトランジスタのターンオンを防止すべく設計されている局所的高電圧81に結合される。かかる寄生性のトランジスタはPNPトランジスタであり、これはP-タブ77/P-エピタキシャル層14/PDIFF78（エミッタ）、NISO層73（ベース）及びP-基板12（コレクタ）を含んでいる。AH2MOSのドレイン及びソースは負電圧への切替が可能であり、これは本発明においては例えば最小値の−70Vである。n-タイプタブ71/73とAH2MOSのソース/ドレインとの間の高い突き抜け電圧はN+ソース/ドレイン（エミッタ）、p-基板（ベース）及び近傍のn-タイプウエル若しくはn+ソース/ドレイン（図8には図示しないコレクタ）によって形成されている水平の寄生性のNPNトランジスタのターンオンを防止する。 
【００２９】
上記にて示した実施例はオン抵抗を破壊電圧から分離している。ここで両パラメータは、それらの間の従来の不利なトレードオフを有することなくデバイスに別々に構築される。本実施例によって、低いオン抵抗及び高い破壊電圧が得られる。 
【００３０】
本実施例の他の利点は、同一基板上の電源及び論理デバイスを有するデバイスの作成に、いずれのタイプのデバイス性能を損ねることなく従来のCMOSプロセスを使用できることである。
【００３１】
更に、P-タブに起因する後退するドーピング及び効果的な小さなN+ソースサイズがN-ドリフト、P-タブ及びN+ソースによる寄生性のN/P/Nトランジスタの形成を防止する。
【００３２】
P-タブ及びP-バッファの水平ドーピングプロファイルはデバイスの閾値電圧及びデバイスの突き抜け電圧をコントロールし、閾値または突き抜け電圧のいずれかのコントロールを行なう更なる工程段階は不要である。
【００３３】
本実施例の利点はそれらのAH2MOS領域11がP-タイプまたはN-タイプエピタキシャル層のいずれかに形成されることである。いずれの極性であってもよく、その理由はオン抵抗（チャネル抵抗プラスN-ドリフト抵抗）及び空乏領域の幅が主にエピタキシャル層14のドーピングに依存されずに替わりにP-タブ及びP-バッファ、並びにP-バッファ42とN-ドリフト44との間のドーピング濃度差に依存されるからである。 
【００３４】
他の特徴は、上記に示した実施例のAH2MOSが、0.35mm技術に基づいて、合計0.5mmの極めて小さなソース及びP+タブ領域を有していることであり、これは通常の小さな注入角度（7°）が許容されるからである。
【００３５】
ヘテロドープされたタブ、ソース、バッファ及びドリフト領域は濃度及び形状において非対称である。以下の表はドーパント濃度及び深さの許容範囲を示している。
【００３６】
【表１】
2008507140.tif 000003
要約すれば、非対称なヘテロドープされた高電圧MOSFETパワー半導体デバイス10は単独若しくは低電圧論理及び線形デバイスと同一基板上に作成することが出来る。タブ34及びソース32領域がゲート20の一方の側部にセルフアラインされて注入され、バッファ44領域及びドリフト42領域がゲート20の他の側面にセルフアラインされて注入される。タブ34領域及びソース32領域は１つのマスク層を共用し、ヘテロドーパントで注入される。バッファ44領域及びドリフト42領域もまた１つのマスク層を共用し、ヘテロドーパントで注入される。その結果、パワーデバイスは非対称な２つのヘテロドープされた構造を有する。両領域は高温で長時間の熱拡散にさらされないので、低電圧のディープサブミクロン論理プロセスに適合している。AH2MOSの低オン抵抗、高い破壊電圧及び広い安全動作領域が非対称なヘテロドープされた構造のドーピングプロファイルによってコントロールされる。ロウサイド、ハイサイドの及び隔離された構造などのいくつかの実施例を伴うAH2MOSは、電力集積回路用及びパワー半導体分離デバイス用に使用可能である。
【図面の簡単な説明】
【００３７】
【図１】AH2MOSデバイス形成用の連続した工程段階を示している。
【図２】AH2MOSデバイス形成用の連続した工程段階を示している。
【図３】AH2MOSデバイス形成用の連続した工程段階を示している。
【図４】AH2MOSデバイス形成用の連続した工程段階を示している。
【図５ａ−５ｄ】従来技術のLDMOSデバイスの空乏領域とAH2MOSデバイスとを比較している。
【図６】ロウサイドのAH2MOSデバイスを示している。
【図７】ハイサイドのAH2MOSデバイスを示している。
【図８】隔離されたAH2MOSデバイスを示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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