(57)【要約】  結合型リング発振器は、ｍ個のインバータ回路（１０）からなるｎ個のリング発振器（２０）と、２点間の信号位相を所定の位相関係で結合するｍ×ｎ個の位相結合回路（３０）がループ状に接続された位相結合ループ（４０）とを備えている。ここで、位相結合回路（３０）どうしの接続点とインバータ回路（１０）どうしの接続点とは全単射的に接続されており、かつ、各インバータ回路（１０）は、複数の位相結合回路（３０）を所定の個数比で二分する２点間に接続されている。
2008529318.tif 000002
【特許請求の範囲】
【請求項１】
ｍ個のインバータ回路からなるｎ個のリング発振器と、
２点間の信号位相を所定の位相関係で結合するｍ×ｎ個の位相結合回路がループ状に接続された位相結合ループとを備え、
前記複数のインバータ回路の接続点と前記複数の位相結合回路の接続点とは全単射的に接続されており、かつ、
前記複数のインバータ回路のそれぞれは、前記複数の位相結合回路を所定の個数比で二分する２点間に接続されている
ことを特徴とする結合型リング発振器。
【請求項２】
請求項１に記載の結合型リング発振器において、
前記位相結合回路は、２点間の信号位相を逆相関係で結合するものであり、
前記複数のインバータ回路のそれぞれは、前記複数の位相結合回路をｎ個とｎ×（ｍ−１）個とに二分する２点間に接続されている
ことを特徴とする結合型リング発振器。
【請求項３】
請求項２に記載の結合型リング発振器において、
前記位相結合回路は、二つのインバータ回路を有し、その一の入力端及び出力端とその他の出力端及び入力端とは互いに接続されている
ことを特徴とする結合型リング発振器。
【請求項４】
請求項２に記載の結合型リング発振器において、
前記位相結合回路は、同一極性の二つのＭＯＳトランジスタを有し、その一のゲート及びドレインとその他のドレイン及びゲートとは互いに接続されている
ことを特徴とする結合型リング発振器。
【請求項５】
請求項４に記載の結合型リング発振器において、
前記ＭＯＳトランジスタは、ＮＭＯＳトランジスタである
ことを特徴とする結合型リング発振器。
【請求項６】
請求項１に記載の結合型リング発振器において、
前記位相結合回路は、２点間の信号位相を同相関係で結合するものであり、
前記複数のインバータ回路のそれぞれは、前記複数の位相結合回路をｎ×（ｍ−１）／２個とｎ×（ｍ＋１）／２個とに二分する２点間に接続されている
ことを特徴とする結合型リング発振器。
【請求項７】
請求項６に記載の結合型リング発振器において、
前記位相結合ループは、２周して閉じる形態をしたものである
ことを特徴とする結合型リング発振器。
【請求項８】
請求項６に記載の結合型リング発振器において、
前記位相結合回路は、ソース及びドレインを入出力端とし、ゲートに所定の電圧が印加されたＭＯＳトランジスタである
ことを特徴とする結合型リング発振器。
【請求項９】
請求項８に記載の結合型リング発振器において、
前記ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
前記ＮＭＯＳトランジスタのゲートには、前記リング発振器の発振周波数の制御電圧が印加される
ことを特徴とする結合型リング発振器。
【請求項１０】
請求項６に記載の結合型リング発振器において、
前記位相結合回路は、トランスファゲートである
ことを特徴とする結合型リング発振器。
【請求項１１】
請求項６に記載の結合型リング発振器において、
前記位相結合回路は、抵抗素子である
ことを特徴とする結合型リング発振器。
【請求項１２】
請求項１に記載の結合型リング発振器において、
前記ｎ個のリング発振器及び前記位相結合ループは、入れ子状にレイアウトされている
ことを特徴とする結合型リング発振器。
【請求項１３】
請求項１に記載の結合型リング発振器において、
前記位相結合ループは、入れ子のもっとも内側にレイアウトされている
ことを特徴とする結合型リング発振器。
【請求項１４】
２点間の信号位相を逆相関係で結合する位相結合回路の半分に相当する半回路の二つを当該位相結合回路の両端で接続したものに相当する位相結合要素、及び入力端及び出力端のいずれか一方が前記二つの半回路の接続点に接続されたインバータ回路からなる回路要素を基本セルとして、ｍ×ｎ個の当該基本セルを、隣り合う前記位相結合要素間で前記位相結合回路が構成されるように、ループ状に接続する第１のステップと、
前記複数の基本セルのうちｎ−１個を隔てたいずれか二つについて、その一におけるインバータ回路の入力端とその他におけるインバータ回路の出力端とを接続する第２のステップとを備えた
ことを特徴とする結合型リング発振器のレイアウト方法。
【請求項１５】
請求項１４に記載のレイアウト方法において、
前記位相結合要素は、前記半回路としてインバータ回路を二つ有し、当該二つのインバータ回路の入力端は互いに接続されており、
隣り合う前記位相結合要素について、その一における一のインバータ回路の入力端とその他における一のインバータ回路の出力端とを接続する第３のステップを備えた
ことを特徴とする結合型リング発振器のレイアウト方法。
【請求項１６】
請求項１５に記載のレイアウト方法において、
前記位相結合要素を構成する二つのインバータ回路、及び前記基本セルを構成するインバータ回路のそれぞれの入力端は、互いに接続されている
ことを特徴とする結合型リング発振器のレイアウト方法。
【請求項１７】
請求項１４に記載のレイアウト方法において、
前記位相結合要素は、前記半回路としてＭＯＳトランジスタを二つ有し、当該二つのＭＯＳトランジスタのゲートは互いに接続されており、
隣り合う前記位相結合要素について、その一における一のＭＯＳトランジスタのゲートとその他における一のＭＯＳトランジスタのドレインとを接続する第３のステップを備えた
ことを特徴とする結合型リング発振器のレイアウト方法。
【請求項１８】
請求項１７に記載のレイアウト方法において、
前記位相結合要素を構成する二つのＭＯＳトランジスタのそれぞれのゲート、及び前記基本セルを構成するインバータ回路の入力端は、互いに接続されている
ことを特徴とする結合型リング発振器のレイアウト方法。
【請求項１９】
請求項１７に記載のレイアウト方法において、
前記ＭＯＳトランジスタは、ＮＭＯＳトランジスタである
ことを特徴とする結合型リング発振器のレイアウト方法。
【請求項２０】
２点間の信号位相を所定の位相関係で結合する位相結合回路、及び入力端及び出力端のいずれか一方が前記位相結合回路の一端に接続されたインバータ回路からなる回路要素を基本セルとして、ｍ×ｎ個の当該基本セルを、前記位相結合回路が互いに接続されるようにループ状に接続する第１のステップと、
前記複数の基本セルのうちｎ−１個を隔てたいずれか二つについて、その一におけるインバータ回路の入力端とその他におけるインバータ回路の出力端とを接続する第２のステップとを備えた
ことを特徴とする結合型リング発振器のレイアウト方法。
【請求項２１】
請求項２０に記載のレイアウト方法において、
前記位相結合回路は、２点間の信号位相を逆相関係で結合するものであり、
前記第１のステップでは、隣り合う前記位相結合回路が互いに接続されるように前記複数の基本セルが接続される
ことを特徴とする結合型リング発振器のレイアウト方法。
【請求項２２】
請求項２０に記載のレイアウト方法において、
前記位相結合回路は、２点間の信号位相を同相関係で結合するものであり、
前記第１のステップでは、前記位相結合回路が一つおきに互いに接続されるように前記複数の基本セルが接続される
ことを特徴とする結合型リング発振器のレイアウト方法。
【請求項２３】
請求項２２に記載のレイアウト方法において、
前記位相結合回路は、ソース及びドレインを入出力端とし、ゲート・ソース間又はゲート・ドレイン間に所定の電圧が印加されたＭＯＳトランジスタである
ことを特徴とする結合型リング発振器のレイアウト方法。
【請求項２４】
請求項２２に記載のレイアウト方法において、
前記位相結合回路は、トランスファゲートである
ことを特徴とする結合型リング発振器のレイアウト方法。
【請求項２５】
請求項２２に記載のレイアウト方法において、
前記位相結合回路は、抵抗素子である
ことを特徴とする結合型リング発振器のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リング発振器及びそのレイアウト方法に関し、特に、複数のリング発振器を用いて高精度な位相情報を生成可能な結合型リング発振器及びそのレイアウト方法に関する。
【背景技術】
【０００２】
情報をＤＶＤ（Digital Versatile Disc）などの光ディスクメディアに記録するには、書き込み信号の干渉を抑制するための特別な書き込み波形を生成する必要がある。このような特別な書き込み波形を生成するには高精度な位相情報が必要とされ、書き込みデータレートの４０分の１以上の微細な位相情報が必要となる。しかし、このような極めて微細な位相精度は、その位相遅延がインバータ回路単体の遅延よりも短くなるため、一のインバータチェーン（リング発振器）でその位相精度を実現することは困難である。そこで、従来、複数のリング発振器を用いて、これら複数のリング発振器における各インバータ回路を位相結合回路により接続することで各リング発振器の出力位相を僅かずつずらし、一のリング発振器で生成可能な位相情報よりも微細な位相情報を生成している（例えば、特許文献１，２及び３参照）。
【０００３】
また、複数の抵抗が接続された抵抗リングを設けて、当該抵抗リングにおける抵抗の各接続点と複数のリング発振器における位相遅延素子の各接続点とを接続することで微細な位相情報を生成している（例えば、特許文献４参照）。
【特許文献１】特許第５５００３０号明細書
【特許文献２】米国特許第５４７５３４４号明細書
【特許文献３】米国特許第５７１７３６２号明細書
【特許文献４】米国特許出願公開第２００６／００４９８７９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、複数のリング発振器における各インバータ回路を位相結合回路で接続するといった従来のレイアウトでは、一部の信号配線長が極端に長くなり、一部のインバータ回路の負荷だけが大きくなる。このようなレイアウト誤差により各インバータ回路の駆動タイミングにバラツキが生じてしまい、高精度な位相情報の生成が困難となる。
【０００５】
上記問題に鑑み、本発明は、複数のリング発振器を備えた高精度な位相情報の生成が可能な結合型リング発振器を提供することを課題とする。また、そのような結合型リング発振器についての容易なレイアウト方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために講じた手段は、結合型リング発振器として、ｍ個のインバータ回路からなるｎ個のリング発振器と、２点間の信号位相を所定の位相関係で結合するｍ×ｎ個の位相結合回路がループ状に接続された位相結合ループとを備えたものとする。ここで、上記複数のインバータ回路の接続点と上記複数の位相結合回路の接続点とは全単射的に接続されている。また、上記複数のインバータ回路のそれぞれは、上記複数の位相結合回路を所定の個数比で二分する２点間に接続されている。
【０００７】
これによると、ｎ個のリング発振器におけるｍ個のインバータ回路の接続点とｍ×ｎ個の位相結合回路の接続点とは全単射的に接続され、また、各インバータ回路は位相結合ループにおけるｍ×ｎ個の位相結合回路を所定の個数比で二分する２点間に接続されている。したがって、いずれのインバータ回路の配線長もほぼ均等になっており、高精度かつ微細な位相情報が生成される。
【０００８】
具体的には、上記位相結合回路は、２点間の信号位相を逆相関係で結合するものであり、上記複数のインバータ回路のそれぞれは、上記複数の位相結合回路をｎ個とｎ×（ｍ−１）個とに二分する２点間に接続されている。
【０００９】
また、具体的には、上記位相結合回路は、２点間の信号位相を同相関係で結合するものであり、上記複数のインバータ回路のそれぞれは、上記複数の位相結合回路をｎ×（ｍ−１）／２個とｎ×（ｍ＋１）／２個とに二分する２点間に接続されている。
【００１０】
また、結合型リング発振器のレイアウト方法として、２点間の信号位相を逆相関係で結合する位相結合回路の半分に相当する半回路の二つを当該位相結合回路の両端で接続したものに相当する位相結合要素、及び入力端及び出力端のいずれか一方が上記二つの半回路の接続点に接続されたインバータ回路からなる回路要素を基本セルとして、ｍ×ｎ個の当該基本セルを、隣り合う上記位相結合要素間で上記位相結合回路が構成されるように、ループ状に接続する第１のステップと、上記複数の基本セルのうちｎ−１個を隔てたいずれか二つについて、その一におけるインバータ回路の入力端とその他におけるインバータ回路の出力端とを接続する第２のステップとを備えたものとする。
【００１１】
これによると、位相結合要素及びインバータ回路からなるｍ×ｎ個の基本セルを適宜レイアウトしてループ状に接続することで、ｍ個のインバータ回路が接続されたｎ個のリング発振器と、ｍ×ｎ個の位相結合回路がループ状に接続された位相結合ループとを備えた、上記の結合型リング発振器が構成される。
【００１２】
また、結合型リング発振器のレイアウト方法として、２点間の信号位相を所定の位相関係で結合する位相結合回路、及び入力端及び出力端のいずれか一方が上記位相結合回路の一端に接続されたインバータ回路からなる回路要素を基本セルとして、ｍ×ｎ個の当該基本セルを、上記位相結合回路が互いに接続されるようにループ状に接続する第１のステップと、上記複数の基本セルのうちｎ−１個を隔てたいずれか二つについて、その一におけるインバータ回路の入力端とその他におけるインバータ回路の出力端とを接続する第２のステップとを備えたものとする。
【００１３】
具体的には、上記位相結合回路は、２点間の信号位相を逆相関係で結合するものであり、上記第１のステップでは、隣り合う上記位相結合回路が互いに接続されるように上記複数の基本セルが接続される。
【００１４】
また、具体的には、上記位相結合回路は、２点間の信号位相を同相関係で結合するものであり、上記第１のステップでは、上記位相結合回路が一つおきに互いに接続されるように上記複数の基本セルが接続される。
【００１５】
これによると、位相結合回路及びインバータ回路からなるｍ×ｎ個の基本セルを適宜レイアウトしてループ状に接続することで、ｍ個のインバータ回路が接続されたｎ個のリング発振器と、ｍ×ｎ個の位相結合回路がループ状に接続された位相結合ループとを備えた、上記の結合型リング発振器が構成される。
【発明の効果】
【００１６】
以上説明したように、本発明に係る結合型リング発振器によると高精度かつ微細な位相情報が生成される。また、本発明に係る結合型リング発振器は、基本セルを、ループが形成されるように接続することで容易に構成することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１８】
（第１の実施形態）
図１は、第１の実施形態に係る結合型リング発振器の構成図である。図１に示した結合型リング発振器は、５個（ｍ＝５）のインバータ回路１０で構成された３個（ｎ＝３）のリング発振器２０と、１５個（ｍ×ｎ＝１５）の位相結合回路３０がループ状に接続された位相結合ループ４０とを備えている。
【００１９】
３個のリング発振器２０及び位相結合ループ４０は、位相結合ループ４０をもっとも内側とする入れ子状にレイアウトされている。また、互いに接続された位相結合回路３０の各接続点と互いに接続されたインバータ回路１０の各接続点とはそれぞれ接続されている。すなわち、位相結合回路３０の接続点とインバータ回路１０の接続点とは全単射的に接続されている。さらに、各インバータ回路１０には並列に３個の連接する位相結合回路３０が接続されている。すなわち、各インバータ回路１０は、１５個（ｍ×ｎ＝１５）の位相結合回路３０を３個（ｎ＝３）と１２個（ｎ×（ｍ−１）＝１２）とに二分する２点間に接続されている。
【００２０】
図２は、図１に示した位相結合回路３０の回路構成例を示す。本実施形態に係る位相結合回路３０は、２点間の信号位相を逆相関係で結合するものである。位相結合回路３０をインバータ回路で構成する場合、図２（ａ）に示したように、インバータ回路３１のペアにおける一の入力端と他の出力端とが互いに接続されたラッチ回路の形態となる。また、位相結合回路３０をＭＯＳトランジスタ、例えば、ＮＭＯＳトランジスタで構成する場合、図２（ｂ）に示したように、ＮＭＯＳトランジスタ３２のペアにおける一のゲートと他のドレインとが互いに接続されたラッチ回路の形態となる。
【００２１】
図１に示した結合型リング発振器の回路レイアウトは従来のものとはまったく異なっており、いずれのインバータ回路１０の配線長もほぼ均等となっている。したがって、本実施形態に係る結合型リング発振器では、一部のインバータ回路の負荷だけが大きくなるいったことがなく、極めて高精度かつ微細な位相情報を生成することが可能である。また、各位相情報は位相結合ループ４０における位相結合回路３０間の各接続点から取り出すことができるため、位相情報の取り出しが極めて容易である。
【００２２】
（第２の実施形態）
図３は、第２の実施形態に係る結合型リング発振器の構成図である。図３に示した結合型リング発振器は、第１の実施形態と同様に、５個（ｍ＝５）のインバータ回路１０で構成されたｎ個（ｎ＝３）のリング発振器２０と、１５個（ｍ×ｎ＝１５）の位相結合回路３０がループ状に接続された位相結合ループ４０とを備えている。
【００２３】
３個のリング発振器２０及び位相結合ループ４０は、第１の実施形態と同様に、位相結合ループ４０をもっとも内側とする入れ子状にレイアウトされている。また、位相結合回路３０の接続点とインバータ回路１０の接続点とは全単射的に接続されている。
【００２４】
本実施形態に係る位相結合回路３０は、第１の実施形態とは異なり、２点間の信号位相を同相関係で接続する。すなわち、位相結合回路３０は、二つのリング発振器２０におけるインバータ回路１０間の接続点のうち同相関係となるべき２点を結ぶように接続される。したがって、位相結合ループ４０は、リング発振器２０を一つおきに接続して２周して閉じる形態となる。別の見方をすると、各インバータ回路１０は、１５個の位相結合回路３０を６個（ｎ×（ｍ−１）／２＝６）と９個（ｎ×（ｍ＋１）／２＝９）とに二分する２点間に接続されている。
【００２５】
本実施形態に係る位相結合回路３０は、２点間の信号位相を同相関係で接続するものであるため、抵抗性素子によって実現可能である。以下に位相結合回路３０の構成例のいくつかを示す。
【００２６】
図４（ａ）は、ゲート・ソース間又はゲート・ドレイン間に閾値電圧Ｖｔｈ１以上の電圧Ｖｇ１が印加されたＮＭＯＳトランジスタ３３で位相結合回路３０を構成した例を示す。好ましくは、ＮＭＯＳトランジスタ３３のゲートには、リング発振器２０の発振周波数の制御電圧を印加するものとする。こうすることで、例えば、制御電圧が上昇したとき、リング発振器２０の発振周波数及び振幅に連動してＮＭＯＳトランジスタ３３のｇｍ（相互コンダクタンス）が大きくなり、同相結合の強度がより強くなる。したがって、広帯域にわたって位相結合回路３０による信号位相補間の線形性が維持される。
【００２７】
図４（ｂ）は、ゲート・ソース間又はゲート・ドレイン間に閾値電圧Ｖｔｈ２以下の電圧Ｖｇ２が印加されたＰＭＯＳトランジスタ３４で位相結合回路３０を構成した例を示す。好ましくは、ＰＭＯＳトランジスタ３４のゲートを接地するものとする。こうすることで、例えば、リング発振器２０の発振周波数の制御電圧が上昇したとき、リング発振器２０の発振周波数及び振幅に連動してＰＭＯＳトランジスタ３４のｇｍ（相互コンダクタンス）が大きくなり、同相結合の強度がより強くなる。したがって、広帯域にわたって位相結合回路３０による信号位相補間の線形性が維持される。
【００２８】
図４（ｃ）は、上記のＮＭＯＳトランジスタ３３及びＰＭＯＳトランジスタ３４を組み合わせたトランスファゲート３５で位相結合回路３０を構成した例を示す。ＮＭＯＳ及びＰＭＯＳトランジスタを組み合わせることで、より線形性の効果が高まる。
【００２９】
図４（ｄ）は、抵抗素子３６で位相結合回路３０を構成した例を示す。抵抗素子３６はもっとも線形性が高いが、リング発振器２０の発振周波数に連動して抵抗値が変化しないため、信号位相補間の効果は弱い。
【００３０】
以上、本実施形態によると、複数のリング発振器２０が、線形性の高い抵抗性素子で位相結合されるため、信号位相をより正確に補間することができる。
【００３１】
なお、位相結合ループ４０は、必ずしも２周して閉じる形態をしていなくてもよいが、後述するレイアウト方法に従うと図３に示したような形態となる。
【００３２】
本発明に係る結合型リング発振器について、リング発振器２０の個数は３個に限定されず、各リング発振器２０を構成するインバータ回路１０の個数は５個に限定されないことは言うまでもない。
【００３３】
（レイアウト方法）
次に、本発明に係る結合型リング発振器のレイアウト方法について説明する。本発明に係る結合型リング発振器は、図１及び図３に示したように幾何学的な規則性を有しており、複数の「基本セル」をレイアウトすることにより容易に構成することができる。
【００３４】
図５及び図６は、それぞれ、インバータ回路及びＮＭＯＳトランジスタを用いて構成した、第１の実施形態に係る結合型リング発振器の基本セルの回路構成例を示す。図５（ａ）及び（ｂ）並びに図６（ａ）及び（ｂ）に示した基本セルは、リング発振器２０の一部であるインバータ回路１０と位相結合要素３０´とからなる。位相結合要素３０´は、シンメトリカルな回路構成の位相結合回路３０の半分に相当する半回路の二つを、位相結合回路３０の両端で接続したものに相当する。例えば、図５（ａ）及び（ｂ）に示した位相結合要素３０´は、二つのインバータ回路３１の入力端が互いに接続された回路構成をしており、これは、図２（ａ）に示した位相結合回路３０の半回路としてのインバータ回路３１の二つを位相結合回路３０の両端で接続したものに相当する。また、図６（ａ）及び（ｂ）に示した位相結合要素３０´は、二つのＮＭＯＳトランジスタ３２のゲートが互いに接続された回路構成をしており、これは、図２（ｂ）に示した位相結合回路３０の半回路としてのＮＭＯＳトランジスタ３２の二つを位相結合回路３０の両端で接続したものに相当する。
【００３５】
図５（ａ）及び図６（ａ）に示した基本セルは、インバータ回路１０の入力端を位相結合要素３０´に接続した構成をしている。一方、図５（ｂ）及び図６（ｂ）に示した基本セルは、インバータ回路１０の出力端を位相結合要素３０´に接続した構成をしている。このように、インバータ回路１０の入力端及び出力端のいずれを位相結合要素３０´に接続してもよいが、好ましくは、入力端を接続するものとする。図７は、図５（ａ）に示した基本セルのレイアウト例を示す。インバータ回路１０の入力端を位相結合素子３０´に接続することによって、インバータ回路１０を構成するトランジスタのゲートとインバータ回路３１を構成するトランジスタとを共通の線で配線することができ、基本セルの構成が極めて単純化される。図６（ａ）についてもこれと同様のことが言える。
【００３６】
一方、図５（ｃ）はリング発振器２０の一部であるインバータ回路１０の入力端を、図５（ｄ）はその出力端を、それぞれ、図２（ａ）に示した位相結合回路３０に接続して構成した基本セルの例を示す。また、図６（ｃ）はリング発振器２０の一部であるインバータ回路１０の入力端を、図６（ｄ）はその出力端を、それぞれ、図２（ｂ）に示した位相結合回路３０に接続して構成した基本セルの例を示す。このように、基本セルは、一のインバータ回路１０と一の位相結合回路３０とから構成されたものであってもよい。
【００３７】
第１の実施形態に係る結合型リング発振器は次のようにして構成される。すなわち、ｍ×ｎ個の基本セルを、ループが形成されるように適宜レイアウトし、隣り合う基本セルにおける位相結合素子３０´又は位相結合回路３０を互いに接続して一の位相結合ループ４０を構成し、また、ｎ−１個を隔てたいずれか二つの基本セルにおけるインバータ回路１０の入力端と出力端とを互いに接続してｍ個のリング発振器２０を構成する。ｍ＝５、ｎ＝３としてレイアウトすると、例えば、図１に示した５段×３組タイプの結合型リング発振器が構成される。
【００３８】
図８は、インバータ回路で構成した場合の位相結合要素３０´と位相結合回路３０との関係を示す。図８に示したように、二つの位相結合要素３０´が互いに接続されると一の位相結合回路３０が構成される。具体的には、隣り合う位相結合要素３０´について、その一における一のインバータ回路３１の入力端とその他における一のインバータ回路３１の出力端とを接続する。ＮＭＯＳトランジスタで構成された位相結合要素３０´の場合には、隣り合う位相結合要素３０´について、その一における一のＮＭＯＳトランジスタ３２ゲートとその他における一のＮＭＯＳトランジスタ３２のゲートとを接続する。このように、ｍ×ｎ個の位相結合要素３０´をループ状に接続することで、同数の位相結合回路３０がループ状に接続された位相結合ループ４０が構成される。
【００３９】
一方、図９は、第２の実施形態に係る結合型リング発振器の基本セルの回路構成例を示す。図９（ａ）及び（ｂ）は、インバータ回路１０の入力端を位相結合回路３０に接続して構成した基本セルの例を示す。図９（ｃ）及び（ｄ）は、インバータ回路１０の出力端を位相結合回路３０に接続して構成した基本セルの例を示す。
【００４０】
第２の実施形態に係る結合型リング発振器は次のようにして構成される。すなわち、ｍ×ｎ個の基本セルを、ループが形成されるように適宜レイアウトし、一つ隣の基本セルにおける位相結合回路３０を互いに接続して一の位相結合ループ４０を構成し、また、ｎ−１個を隔てたいずれか二つの基本セルにおけるインバータ回路１０の入力端と出力端とを互いに接続してｍ個のリング発振器２０を構成する。ｍ＝５、ｎ＝３としてレイアウトすると、例えば、図３に示した５段×３組タイプの結合型リング発振器が構成される。
【００４１】
（構成例）
上記のレイアウト方法に従って構成された３段×３組タイプの結合型リング発振器についていくつかの例を示す。
【００４２】
図１０、図１１及び図１２は、第１の実施形態タイプの結合型リング発振器の構成例を示す。図１０に示した構成例は、９個の基本セル５０を４個と５個とに分け、これらを対向するようにレイアウトしたものである。図１１に示した構成例は、四方に基本セル５０をレイアウトしたものである。また、図１２は、９個の基本セル５０を４個と５個とに分け、これらが同じ方向を向くようにレイアウトしたものである。なお、上記各構成例では基本セルとして図５（ａ）又は図６（ａ）に示したものを用いている。
【００４３】
一方、図１３、図１４及び図１５は、それぞれ、図１０、図１１及び図１２に対応する、第２の実施形態タイプの結合型リング発振器の構成例を示す。なお、上記各構成例では基本セルとして図９（ａ）に示したものを用いている。
【００４４】
なお、図１２及び図１５に示したように、本発明に係る結合型リング発振器において、リング発振器２０と位相結合ループ４０とは必ずしも入れ子状になっていなくてもよい。また、これらを入れ子状にレイアウトする場合、位相結合ループ４０をもっとも内側にレイアウトするものとする。これは、位相結合ループ４０における位相結合回路３０の接続段数は各リング発振器２０におけるインバータ回路１０のものよりも多くなりその分遅延が大きくなる傾向にあるところ、位相結合ループ４０の動作速度は各リング発振器２０よりも高速でなければならないため、少しでもその遅延を減らすべく配線長がより短くなる入れ子の内側に位相結合ループ４０をレイアウトすることが好ましいからである。
【産業上の利用可能性】
【００４５】
本発明に係る結合型リング発振器は、高精度かつ微細な位相情報を生成することができるため、光ディスク装置における書き込みクロックを生成するライトストラテジ回路などの高分解能位相発生回路などとして有用である。
【図面の簡単な説明】
【００４６】
【図１】第１の実施形態に係る結合型リング発振器の構成図である。
【図２】図１に示した位相結合回路の回路構成図である。
【図３】第２の実施形態に係る結合型リング発振器の構成図である。
【図４】図３に示した位相結合回路の回路構成図である。
【図５】インバータ回路で構成した、第１の実施形態に係る結合型リング発振器の基本セルの回路構成図である。
【図６】ＮＭＯＳトランジスタを用いて構成した、第１の実施形態に係る結合型リング発振器の基本セルの回路構成図である。
【図７】図５に示した基本セルのレイアウト例を示す図である。
【図８】インバータ回路で構成した位相結合要素と位相結合回路との関係を示す図である。
【図９】第２の実施形態に係る結合型リング発振器の基本セルの回路構成図である。
【図１０】３段×３組タイプの結合型リング発振器の一構成例を示す図である。
【図１１】３段×３組タイプの結合型リング発振器の一構成例を示す図である。
【図１２】３段×３組タイプの結合型リング発振器の一構成例を示す図である。
【図１３】３段×３組タイプの結合型リング発振器の一構成例を示す図である。
【図１４】３段×３組タイプの結合型リング発振器の一構成例を示す図である。
【図１５】３段×３組タイプの結合型リング発振器の一構成例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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