(57)【要約】ナノクラスタ（２４）の上の中間の二重ポリシリコン−窒化膜制御電極スタックを用いることによって、複数のメモリセルデバイスが形成される。このスタックは第１に形成されるポリシリコン−窒化膜層（１２６）及び第２に形成されるポリシリコン含有層（２８）を備える。第２に形成されるポリシリコン含有層は複数のメモリセルを含む領域から除去される。一形態では、第２に形成されるポリシリコン含有層は、やはり除去される窒化膜部分を含むことによって、最初に形成されるポリシリコン−窒化膜層がメモリセルデバイスのために残される。別の形態では、第２に形成されるポリシリコン含有層は窒化膜を含まず、最初に形成されるポリシリコン−窒化膜層の窒化膜部分はやはり除去される。後者の形態では、残りのポリシリコン層（２８）の上に続いて窒化膜層が形成される。デバイスの上側部分は酸化から保護される。また、メモリセルデバイスの周辺のデバイスのゲート電極は、第２に形成されるポリシリコン含有層を用いる。
2008504679.tif 000002
【特許請求の範囲】
【請求項１】
ナノクラスタ電荷蓄積デバイスを形成する方法であって、
ナノクラスタ電荷蓄積デバイスに関連する第１ドーパントウェルと、ナノクラスタを含まない半導体デバイスに関連する第２ドーパントウェルとを有する基板を準備する基板準備工程と、
第１導電性ゲート材料層を有する第１ゲートスタックを第１ドーパントウェルの上に形成する第１ゲートスタック形成工程と、第１導電性ゲート材料層は第１ゲート誘電体層に埋め込まれる複数のナノクラスタの上に、かつ、第２導電性ゲート材料層の一部分の下に位置し、第１ゲートスタックのゲート電極を形成することと、
第２導電性ゲート材料層のうちの第２ドーパントウェルの上の部分を第２ゲートスタックのゲート電極として用いて、第２ドーパントウェル上に第２ゲートスタックを形成する第２ゲートスタック形成工程と、第２導電性ゲート材料層のうちの第１導電性ゲート材料層の上の部分は除去されることと、からなる方法。
【請求項２】
第１ドーパントウェルから分離した全ての領域をマスクして第２導電性ゲート材料層を選択的にエッチングすることによって、第２導電性ゲート材料層のうちの第１導電性ゲート材料層の上の部分を除去する工程を含む請求項１に記載の方法。
【請求項３】
ドーピングしたポリシリコン、金属または金属合金を用いて第１導電性ゲート材料層及び第２導電性ゲート材料層を形成する工程を含む請求項１に記載の方法。
【請求項４】
第２導電性ゲート材料層とは異なる材料を用いて第１導電性ゲート材料層を設ける工程を含む請求項３に記載の方法。
【請求項５】
第１ゲート誘電体層を形成する工程と、第１ゲート誘電体層を形成する工程はナノクラスタ層の上及び周囲にゲート酸化膜層及び第２ゲート酸化膜層を形成する工程を含むことと、第１ゲート誘電体層及び第１導電性ゲート材料層は第１ドーパントウェル及び第２ドーパントウェルの両方の上に形成されることと、
ウェットエッチング及びドライエッチングの組み合わせを用いて、第１導電性ゲート材料層、第１ゲート誘電体層及びナノクラスタ層を第２ドーパントウェル上の領域から選択的にエッチングする工程と、を含む請求項１に記載の方法。
【請求項６】
第２ドーパントウェルの一部分の上に第２ゲート誘電体層と、第２ゲート誘電体層上の第２導電性ゲート材料層とを形成することによって、第２ゲートスタックを形成する工程を含む請求項１に記載の方法。
【請求項７】
二酸化シリコンまたは酸窒化シリコンからなる第２ゲート誘電体層を形成する工程を含む請求項６に記載の方法。
【請求項８】
第１ゲートスタックの中であって、第１導電性ゲート材料の上、かつ、第１導電性ゲート材料の一部分と第２導電性ゲート材料との間に窒化膜層を形成する工程と、
窒化膜層の上に、かつ、窒化膜層と物理的に接触するように酸化膜層を形成する工程と、窒化膜層及び酸化膜層は第２導電性ゲート材料を除去するときにエッチング停止層として機能することと、窒化膜層は第１ゲートスタックにゲート電極を形成するときに反射防止コーティングとして機能することと、を含む請求項１に記載の方法。
【請求項９】
ハフニウム、ランタン、アルミニウム及びシリコンのうちの１つ以上を含有する化合物の酸化膜または酸窒化膜からなる第１ゲート誘電体層を形成する工程を含む請求項１に記載の方法。
【請求項１０】
ドーピングした半導体ナノ結晶もしくはドーピングしない半導体ナノ結晶、金属ナノ結晶、２つ以上のドーピングした半導体のもしくはドーピングしない半導体のナノ結晶または金属合金ナノ結晶からなる層を形成することによって、第１ドーパントウェル及び第２ドーパントウェルの上の第１ゲート誘電体層に埋め込まれた複数のナノクラスタを形成する工程を含む請求項１に記載の方法。
【請求項１１】
第１ゲートスタックの周りに、かつ、第１ドーパントウェルの内部に第１ソース及び第１ドレインを形成して、不揮発性メモリ（ＮＶＭ）トランジスタとして電荷蓄積デバイスを形成する工程と、
第２ゲートスタックの周りに、かつ、第２ドーパントウェルの内部に第２ソース及び第２ドレインを形成して、周辺トランジスタを形成する工程と、を含む請求項１に記載の方法。
【請求項１２】
ナノクラスタ電荷蓄積デバイスの充電及び放電を可能とする半導体デバイスを第２ゲートスタックから形成する工程を含む請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに関する。より詳細には、本発明はナノクラスタを含む半導体デバイスに関する。
【背景技術】
【０００２】
メモリ（例えば、不揮発性メモリ）など幾つかのデバイスは、ナノクラスタ（例えば、シリコン、アルミニウム、金またはゲルマニウムからなる）と呼ばれる個別電荷蓄積要素を利用して、トランジスタの電荷蓄積位置に電荷を蓄積する。幾つかの例では、ナノクラスタは２つの誘電体層、すなわち下部誘電体と制御誘電体との間に位置する。このようなトランジスタの例には、薄膜蓄積トランジスタがある。通常、メモリにはこのようなトランジスタからなるアレイが含まれる。ナノクラスタの種類の例には、シリコンナノ結晶、ゲルマニウムナノ結晶及びそれらの合金など、ドーピングした半導体ナノクラスタまたはドーピングしない半導体ナノクラスタがある。ナノクラスタの種類の他の例には、金属ナノクラスタ（例えば、金ナノクラスタやアルミニウムナノクラスタ）及び金属合金ナノクラスタなど、種々の導電性構造がある。幾つかの例では、ナノクラスタのサイズは１〜１０ｎｍ（１０〜１００オングストローム）である。
【０００３】
ナノクラスタを含む電荷蓄積トランジスタを備える幾つかのメモリは集積回路に搭載される。また、この集積回路において、電荷蓄積トランジスタの電荷蓄積位置の充電及び放電を行なうために使用される回路には、高電圧トランジスタも搭載される。電荷蓄積位置の充電、放電は１ビット以上の情報を保存するために利用され、プログラム、消去とも呼ばれる。通常、これらの高電圧トランジスタは比較的厚いゲート酸化膜を備える。このゲート酸化膜は厳しい酸化条件の下で形成される場合がある。この酸化雰囲気では電荷蓄積トランジスタの制御誘電体が貫通されることによって、ナノ結晶が酸化され、下部誘電体の厚さが増大してしまう場合がある。したがって、ナノクラスタを含むデバイスを形成する方法の改善が所望される。
【発明を実施するための最良の形態】
【０００４】
図１〜１６には、本発明の第１の実施形態による、ナノクラスタを含むメモリを形成する種々の段階における半導体ウェハの部分側面図を示す。後述のように、ここに開示する実施形態は、１番目に形成される第１ポリシリコン−窒化膜構造及び２番目に形成される第２ポリシリコン−窒化膜構造を含む、中間の二重ポリシリコン−窒化膜制御電極スタックを利用する。第２ポリシリコン−窒化膜構造は、周辺デバイス制御電極がパターニングされている間に除去され、第１ポリシリコン−窒化膜制御電極構造はメモリセルデバイス用に残される。かかる手法によりナノクラスタ酸化膜層の上側部分の保護が可能であることによって、このような酸化膜層の厚さ及び品質が保持される。
【０００５】
図１には半導体デバイス１０を示す。半導体デバイス１０は集積回路チップである。半導体デバイス１０は基板１２を備える。この基板は図示の時点の形成段階におけるウェハ全体の一部分である。半導体デバイス１０は、半導体デバイス１０の機能回路部分を形成する種々のドーパントウェル１４，１８，２０も備える。また、基板には、種々のデバイスを分離し、本明細書に記載のウェルを側方に分離するための種々のシャロートレンチ分離構造（図示せず）が、予め形成されている。半導体デバイス１０は下部酸化膜層２２も備える。
【０００６】
ドーパントウェル１４，１８，２０は種々の形態であってよい。不揮発性メモリ（ＮＶＭ）ウェル１８は、不揮発性メモリアレイからなる蓄積セル回路部分を形成する。図示の実施形態では、ＮＶＭウェル１８は、蓄積セルアレイの形成されるｐウェルである。一定の状況では、周辺デバイスは高電圧（ＨＶ）デバイス（例えば、セル充電／放電デバイス）しか備えないが、本明細書に記載の実施形態では、周辺デバイスはＮＶＭ蓄積セルアレイの外に種々のデバイスを備え、ＨＶデバイス、集積回路チップ入力／出力（Ｉ／Ｏ）デバイス及び低電圧（ＬＶ）デバイス（例えば、論理デバイス）を備える場合もある。高電圧（ＨＶ）ウェル１４は、ＮＶＭアレイのセルのプログラム及び消去を行なうための回路部分（例えば、高電圧トランジスタ）を形成する。図示のＨＶウェル１４はｎウェルである。これに代えて、またはこれに加えて、半導体デバイスはディープｎ型分離ウェルの内部にＨＶ  ｐウェルを備えてもよい。Ｉ／Ｏウェル２０は半導体デバイス１０のＩ／Ｏ回路部分を形成する。図示のＩ／Ｏウェル２０はｎウェルである。これに代えて、またはこれに加えて、半導体デバイスはディープｎ型分離ウェルの内部にＩ／Ｏ  ｐウェルを備えてもよい。一実施形態では、Ｉ／Ｏウェル２０はデュアルゲート酸化膜（ＤＧＯ）ウェルである。
【０００７】
二酸化シリコン層２２はトンネル誘電体層となる。酸化膜層２２には、酸窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ランタンまたはケイ酸ランタンなど、他の誘電体が用いられてもよい。誘電体層２２は、例えば、酸化または化学気相成長によって、基板１２の上に形成される。一実施形態では、下部誘電体の厚さは５ナノメートルであるが、他の実施形態では他の厚さであってよい。
【０００８】
図２を参照すると、例えば、化学気相成長法、エアロゾル堆積法、スピン塗布コーティング法、または薄膜のアニールによるナノクラスタの形成などの自己組織化法によって、酸化膜層２２の上にナノクラスタ層２４（例えば、シリコン、アルミニウム、金、ゲルマニウムもしくはシリコンゲルマニウム合金その他の種類の導電性材料、またはドーピングした半導体材料もしくはドーピングしない半導体材料からなる）が形成される。一実施形態では、ナノクラスタ２４はシリコンナノ結晶である。ナノクラスタを不揮発性メモリに利用する一実施形態では、ナノクラスタの面密度は１×１０１２ｃｍ２であり、サイズは５〜７ナノメートルである。幾つかの実施形態では、ナノクラスタのサイズは１〜１０ｎｍ（１０〜１００オングストローム）である。しかしながら、他の実施形態においては、ナノクラスタは他のサイズや他の密度を有する場合もある。一実施形態では、ナノクラスタ２４はクラスタの平均サイズにほぼ等しい平均距離だけ離間されている。かかる一実施形態では、平均距離は４ナノメートルよりも大きい。均一なサイズ及び分布を有するようにナノクラスタ２４を示すが、実際にはナノクラスタ２４は不均一なサイズ及び分布を有する。ナノクラスタ２４は、半導体デバイス１０の不揮発性メモリのトランジスタ（図１６を参照）に電荷蓄積位置を形成するために利用される。
【０００９】
ナノクラスタ２４が堆積された後、制御誘電体層２６を形成するために、ナノ結晶２４の上に誘電体材料層（例えば、二酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ランタン及びケイ酸ランタン）が形成される（例えば、化学気相成長により）。一実施形態では、ナノクラスタの上に二酸化シリコン層が堆積される。これに代えて、層２６には酸窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ランタンまたはケイ酸ランタンなど、他の誘電体が用いられてもよい。別の実施形態では、層２６には二酸化シリコン、窒化シリコン及び二酸化シリコンからなる酸化膜−窒化膜−酸化膜（ＯＮＯ）スタックが用いられる。一実施形態では、誘電体層２６の厚さは約５〜１５ナノメートルであるが、他の実施形態では他の厚さであってよい。
【００１０】
幾つかの実施形態では、下部誘電体２２、ナノクラスタ２４及び制御誘電体２６は、誘電体材料層（図示せず）へのイオン注入（例えば、シリコンまたはゲルマニウム）に続き、イオンのアニールにより誘電体材料層中にナノ結晶を形成することによって形成される。他の実施形態では、下部誘電体２２、ナノクラスタ２４及び制御誘電体２６は、２つの誘電体材料層の間のシリコンリッチ酸化膜層を再結晶化させ、ナノクラスタを形成することによって形成される。他の実施形態では、ナノクラスタは下部誘電体の上方に位置する複数の層に形成される。他の実施形態では、ナノクラスタはナノクラスタ材料からなる薄い非晶質層（例えば、１〜５ナノメートル）を堆積させることによって形成され、得られる構造が続いてアニール処理によってアニールされる。
【００１１】
図３では、誘電体層２６の上に、ドーピングしたポリシリコン層２８が形成される。ポリシリコン層２８の一部分はＮＶＭビットセルのゲート電極として機能する。ポリシリコン層はインシツ（ｉｎ−ｓｉｔｕ）ドーピングされてもよく（堆積中に）、注入によってドーピングされてもよい（堆積後に）。金属など他のゲート電極材料が用いられてもよい。ゲート電極２８が堆積された後、反射防止コーティング（ＡＲＣ）が堆積される。図示の実施形態では、シリコン窒化膜層３０が反射防止コーティングとなる。
【００１２】
図４では、窒化膜層３０上にマスク層３２（例えば、フォトレジスト）が形成される。マスク層３２はＮＶＭウェル１８の上のゲートスタックを保護し、層３０，２８，２６，２４，２２の一部分は半導体デバイス１０の他の領域から露出される。続いて、窒化膜層３０、ポリシリコン層２８、誘電体層２６及びナノクラスタ層２４が除去される。続いて、層２２の一部分も除去される。一実施形態では、層３０，２８，２６，２４，２２を除去するために反応性イオンエッチングが用いられる。
【００１３】
図５では、窒化膜を露出させるためにマスク層３２が除去され、基板を露出させるためにトンネル誘電体層２２の露出部分の残部が除去されている。トンネル誘電体層２２が二酸化シリコンである一実施形態では、希フッ化水素酸を用いるウェットエッチングによって除去が行なわれる。
【００１４】
図６では、高電圧デバイス酸化膜層３４が形成される。例えば、ＨＶ酸化膜層３４は酸素またはスチーム中での酸化によって成長する。酸化膜層３４の一例は、厚さ５〜１５ナノメートの二酸化シリコンである。同時に、窒化膜層上に酸化膜層３５が成長するが、通常、厚さはより薄い。この侵食性（ａｇｇｒｅｓｓｉｖｅ）酸化工程中、窒化膜層３０は拡散バリアとして機能して、下のナノクラスタ２４、ポリシリコン層２８及びトンネル誘電体２２を有害な酸化から保護する。ナノクラスタのプログラム及び消去は誘電体層２２の厚さ及びナノクラスタのサイズの影響を非常に受け易いため、そうした酸化が生じる場合、ＮＶＭデバイスの性能に悪影響が生じ得る。
【００１５】
続いて、基板１２へのイオン注入によって、汎用論理回路用の低電圧デバイスウェル３７が形成される。従来の注入処理に続いて、マスク工程による低電圧領域の開口が行なわれる。ＨＶ酸化膜層３４は低電圧ウェル注入のための犠牲酸化膜層として機能する。論理ウェルは、通常、高速熱アニール処理によって活性化される。
【００１６】
論理ウェル３７の形成後、ＨＶ酸化膜層３４のうちのＨＶデバイスウェル１４の上の部分を保護し、ＨＶ酸化膜層の他の部分を露出させるために、ＨＶ酸化膜層の上にマスク層３６（例えば、フォトレジスト）が形成される。
【００１７】
図７では、希フッ化水素酸を用いるウェットエッチングによって、ＨＶ酸化膜層３４の露出部分が除去される。層３４の露出部分と同時に酸化膜層３５が除去される。ＨＶ酸化膜層３４，３５の露出部分が除去された後、マスク層３６も除去される。
【００１８】
図８では、Ｉ／Ｏデバイス酸化膜層３８が形成される。他の方法が用いられてもよいが、通常、酸素中での酸化によって酸化膜層３８が成長する。Ｎ２Ｏなど他の酸素化合物が用いられてもよい。酸化膜層３８の一例は二酸化シリコンである。一般に、Ｉ／Ｏ酸化膜層３８はＨＶ酸化膜層３４よりもわずかに薄く、厚さは４〜８ナノメートルである。同時に、窒化膜層３０の上に薄い酸化膜層３９が成長する。ＨＶ酸化膜層３４は、Ｉ／Ｏ酸化膜層３８の成長中に自然に厚くなる。この酸化工程中にも、窒化膜層３０は拡散バリアとして機能して、下のナノクラスタ２４及びトンネル誘電体２２を有害な酸化から保護する。ナノクラスタのプログラム及び消去は誘電体層２２の厚さ及びナノクラスタのサイズの影響を非常に受け易いため、そうした酸化が生じる場合、ＮＶＭデバイスの性能に悪影響が生じ得る。
【００１９】
図９では、ＨＶ酸化膜層３４、Ｉ／Ｏ酸化膜層３８のうちの、それぞれＨＶデバイスウェル１４、Ｉ／Ｏデバイスウェル２０の上の部分を保護して、Ｉ／Ｏ酸化膜層の他の部分を露出させるために、Ｉ／Ｏ酸化膜層３８の上にマスク層４０（例えば、フォトレジスト）が形成される。次いで、例えば、希フッ化水素酸によるウェットエッチングを用いて、Ｉ／Ｏ酸化膜層３８の露出部分が除去される。同時に、窒化膜層３０の上の薄い酸化膜層３９も除去される。
【００２０】
図１０では、ＨＶ酸化膜層３４及びＩ／Ｏ酸化膜層３８の上からフォトレジスト層４０が除去される。低電圧（ＬＶ）酸化膜４２が形成される。他の方法が用いられてもよいが、通常、酸素、Ｎ２ＯまたはＮＯ中での酸化によって酸化膜層４２が成長する。酸化膜層４２の一例は二酸化シリコンである。一般に、ＬＶ酸化膜層４２はＨＶ酸化膜層３４及びＩ／Ｏ酸化膜層３８よりもわずかに薄く、厚さは１．５〜３ナノメートルである。同時に、窒化膜層３０の上に非常に薄い酸化膜層４３が成長する場合がある。ＨＶ酸化膜層３４及びＩ／Ｏ酸化膜層３８は、ＬＶ酸化膜層４２の成長中に自然に厚くなる場合がある。この酸化工程中にも、窒化膜層３０は拡散バリアとして機能して、下のナノクラスタ２４及びトンネル誘電体２２をさらなる酸化から保護する。
【００２１】
図１１では、基板１２の上に、ドーピングしたポリシリコン層４４が形成される。図示の実施形態では、ＬＶ酸化膜層４２、ＨＶ酸化膜層３４、Ｉ／Ｏ酸化膜層３８及び副次的な酸化膜層４３の上にポリシリコン層４４が堆積される。ポリシリコン層４４の一部分はＨＶデバイス、ＬＶデバイス及びＩ／Ｏデバイスのゲート電極として機能する。周辺デバイス及びＮＶＭアレイデバイスのゲート電極としてポリシリコンが用いられる場合、通常、２つの層の厚さはほぼ同じである。他の実施形態では、周辺デバイス及びＮＶＭアレイデバイスのゲート電極には、適切な厚さを有する異なった材料が用いられてよい。ポリシリコン層４４はインシツ・ドーピングされてもよく（堆積中に）、注入によってドーピングされてもよい（堆積後に）。金属など他のゲート電極材料が用いられてもよい。ゲート電極４４が堆積された後、反射防止コーティング（ＡＲＣ）が堆積される。図示の実施形態では、シリコン窒化膜層４６が反射防止コーティングとなる。
【００２２】
図１２では、周辺デバイスの上の窒化膜層４６上にマスク層４８（例えば、フォトレジスト）が形成される。このマスク層は、かかるデバイスのゲートをパターニングするように機能する。その後、例えば、異方性プラズマエッチングを用いて、層４４，４６の露出部分が除去される。このゲートパターニング工程中、ポリシリコン層４４及び窒化膜層４６のうちのＮＶＭ領域の上の部分は除去され、ＬＶデバイス、ＨＶデバイス及びＩ／Ｏデバイスのゲート電極（例えば、層４４の一部分）は残される。層４３，３０に対する選択性を有する反応性イオンエッチングを用いることによって、ＮＶＭアレイ領域の上からゲート電極材料層４４及びＡＲＣ層４６がほぼ完全に除去され、同時に、Ｉ／Ｏデバイス、ＨＶデバイス及びＬＶデバイスのゲート電極がパターニングされる。
【００２３】
図１３では、マスク層４８が除去される。ＨＶウェル１４、Ｉ／Ｏウェル２０及びＬＶウェル３７に対応する周辺デバイス領域及び他の領域の上にマスク層５０（例えば、フォトレジスト）が形成される。このマスク層はＮＶＭアレイデバイスのゲート電極をパターニングし、半導体デバイス１０の周辺部分を保護するように機能する。
【００２４】
図１４では、マスク層５０によって露出される層の種々の部分が除去される（例えば、非選択的エッチング、異方性エッチング、時間設定エッチング、プラズマエッチングにより）。例えば、薄い酸化膜層４３、窒化膜ＡＲＣ層３０、ゲート電極層２８、制御誘電体２６、及びナノクラスタ層２４の露出部分が除去される。トンネル誘電体層２２の一部分も除去される。
【００２５】
図１５では、マスク層５０が除去される。ウェットエッチング処理を用いることによって低電圧酸化膜層４２、高電圧酸化膜層３４、ＮＶＭトンネル誘電体２２及びＩ／Ｏ酸化膜層３８の残る露出部分が除去される。ＮＶＭ  ＡＲＣ層３０の上の非常に薄い酸化膜４３も除去される。酸化膜層３４，３８，４２の全てが二酸化シリコンである一実施形態では、この除去のために希フッ化水素酸を使用するウェットクリーニングが用いられ得る。
【００２６】
図１６では、ＮＶＭセル及び周辺デバイスが完成される。図１５に示したゲート電極の全ての形成に続いて、標準のＣＭＯＳ処理技術を用いてソース／ドレイン・エクステンション、サイドウォールスペーサ及びソース／ドレイン領域が形成される。図示のように、６０，６２はＨＶデバイスのソース／ドレイン領域及びエクステンションを表し、６４，６６はＮＶＭセルのソース／ドレイン領域及びエクステンションを表し、６８，７０はＩ／Ｏデバイスのソース／ドレイン領域及びエクステンションを表し、７２，７４はＬＶデバイスのソース／ドレイン領域及びエクステンションを表す。サイドウォールスペーサ５２はＨＶデバイスに対応し、サイドウォールスペーサ５４はＮＶＭセルデバイスに対応し、サイドウォールスペーサ５６はＩ／Ｏデバイスに対応し、サイドウォールスペーサ５８はＬＶデバイスに対応する。
【００２７】
別の実施形態では、図１０に示すようにＬＶ酸化膜４２が形成された後、図１７に示すように、基板１２の上に、ドーピングしたポリシリコン層４４が形成される。図示の実施形態では、ＬＶ酸化膜層４２、ＨＶ酸化膜層３４、Ｉ／Ｏ酸化膜層３８及び副次的な酸化膜層４３の上にポリシリコン層４４が堆積される。ポリシリコン層４４の一部分は、ＨＶデバイス、ＬＶデバイス及びＩ／Ｏデバイスのゲート電極として機能する。この実施形態においては、続くエッチングが大面積の領域に対して行なわれ、臨界寸法（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）に対しては行なわれないため、この段階では反射防止コーティング（ＡＲＣ）は不要である。
【００２８】
図１８では、ＨＶ領域、Ｉ／Ｏ領域及びＬＶ領域の上にマスク層８０（例えば、フォトレジスト）が形成され、パターニングされて、ＮＶＭウェル領域が露出される。図１９では、例えば、ドライエッチング、ウェットエッチングまたはそれらの組み合わせを用いて、ＮＶＭ領域の上でポリシリコン層４４、薄い酸化膜層４３及び窒化膜層３０がエッチングされる。一実施形態では、エッチングされている材料の化学種の変化が検出されると、エッチングが停止される。図２０では、マスク層８０が除去され（例えば、プラズマアッシング処理、またはピラニア洗浄によるレジスト剥離（ｐｉｒａｎｈａ  ｒｅｓｉｓｔ  ｓｔｒｉｐ）によって）、ポリシリコン層４４，２８の上にＡＲＣ層８２がコンフォーマルに堆積される。図示の実施形態では、反射防止コーティングを提供するためにシリコン窒化膜が用いられる。図２１では、ＨＶ領域、Ｉ／Ｏ領域、ＬＶ領域及びＮＶＭ領域の上にマスク層８４が形成される。図２２では、ドライエッチングが行なわれＡＲＣ層８２及び下のポリシリコン層４４，２８が除去されることによって、誘電体層２６，３４，３８，４２が露出される。図２３では、マスク層８４が除去され（例えば、マスク層８０に関する上述の記載のように）、誘電体層２６，３４，３８，４２と、層２４との露出部分が除去される（例えば、エッチング）ことによって、ゲート電極の形成が継続される。ＡＲＣ層８２の除去後、図１６に関する上述の記載と同様にして処理が継続される。この代替の実施形態では、２つのマスクのうちの１つのマスクしか臨界寸法を有しないことによって、コスト及び製造における利点が提供される。
【００２９】
一実施形態では、ナノクラスタ電荷蓄積デバイスを形成する方法が提供される。基板が準備される。この基板は、ナノクラスタ電荷蓄積デバイスに関連する第１ドーパントウェルと、ナノクラスタを含まない半導体デバイスに関連する第２ドーパントウェルとを有する。第１導電性ゲート材料層を有する第１ゲートスタックが第１ドーパントウェルの上に形成される。第１導電性ゲート材料層は第１ゲートスタックのゲート電極を形成する。第１導電性ゲート材料層は第１ゲート誘電体層に埋め込まれる複数のナノクラスタの上に位置する。第１導電性ゲート材料層は第２導電性ゲート材料層の一部分の下に位置する。第２導電性ゲート材料層のうちの第２ドーパントウェルの上の部分を第２ゲートスタックのゲート電極として用いて、第２ドーパントウェル上に第２ゲートスタックが形成される。第２導電性ゲート材料層のうちの第１導電性ゲート材料層の上の部分は除去される。
【００３０】
別の形態では、第１ドーパントウェルから分離した全ての領域をマスクして第２導電性ゲート材料層を選択的にエッチングすることによって、第２導電性ゲート材料層のうちの第１導電性ゲート材料層の上の部分が除去される。さらなる一実施形態では、第１導電性ゲート材料層及び第２導電性ゲート材料層は、ドーピングしたポリシリコン、金属または金属合金を用いて形成される。またさらなる一実施形態では、第１導電性ゲート材料層は第２導電性ゲート材料層とは異なる材料を用いて設けられる。
【００３１】
さらに別の実施形態では、第１ゲート誘電体層の形成は、ナノクラスタの層の上及び周囲にゲート酸化膜層及び第２ゲート酸化膜層を形成することによって行われる。第１ゲート誘電体層及び第１導電性ゲート材料層は第１ドーパントウェル及び第２ドーパントウェルの両方の上に形成される。ウェットエッチング及びドライエッチングの組み合わせを用いて、第１導電性ゲート材料層、第１ゲート誘電体層及びナノクラスタの層の第２ドーパントウェル上の領域からの選択的なエッチングが行われる。
【００３２】
さらに別の実施形態では、第２ドーパントウェルの一部分の上に第２ゲート誘電体層と、第２ゲート誘電体層上の第２導電性ゲート材料層とを形成することによって、第２ゲートスタックが形成される。またさらなる一実施形態では、第２ゲート誘電体層は二酸化シリコンまたは酸窒化シリコンから形成される。
【００３３】
さらに別の実施形態では、窒化膜層は第１ゲートスタックの中に形成され、第１導電性ゲート材料の上に、かつ、第１導電性ゲート材料の一部分と第２導電性ゲート材料との間に位置する。窒化膜層の上に、かつ、窒化膜層と物理的に接触するように酸化膜層が形成される。窒化膜層及び酸化膜層は第２導電性ゲート材料を除去するときにエッチング停止層として機能する。また、窒化膜層は第１ゲートスタックにゲート電極を形成するときに反射防止コーティングとしても機能する。
【００３４】
さらに別の実施形態では、第１ゲート誘電体層はハフニウム、ランタン、アルミニウム及びシリコンのうちの１つ以上を含有する化合物の酸化膜または酸窒化膜から形成される。
【００３５】
さらに別の実施形態では、ドーピングした半導体ナノ結晶もしくはドーピングしない半導体ナノ結晶、金属ナノ結晶、２つ以上のドーピングした半導体のもしくはドーピングしない半導体のナノ結晶または金属合金ナノ結晶からなる層を形成することによって、第１ドーパントウェル及び第２ドーパントウェルの上の第１ゲート誘電体層に埋め込まれた複数のナノクラスタが形成される。
【００３６】
さらに別の実施形態では、第１ゲートスタックの周りに、かつ、第１ドーパントウェルの内部に第１ソース及び第１ドレインが形成され、不揮発性メモリ（ＮＶＭ）トランジスタとして電荷蓄積デバイスが形成される。第２ゲートスタックの周りに、かつ、第２ドーパントウェルの内部に第２ソース及び第２ドレインが形成され、周辺トランジスタが形成される。
【００３７】
さらに別の実施形態では、半導体デバイスは第２ゲートスタックから形成される。この半導体デバイスによって、ナノクラスタ電荷蓄積デバイスの充電及び放電が可能となる。
別の実施形態では、方法は、基板を準備する工程と、基板に第１ドーパントウェル及び第２ドーパントウェルを形成する工程と、第１ドーパントウェル及び第２ドーパントウェルの上の第１ゲート誘電体に埋め込まれるナノクラスタの層を形成する工程と、ナノクラスタの層の上に第１導電性ゲート材料層を形成する工程と、第１導電性ゲート材料層の上に窒化膜層を形成する工程と、窒化膜層、第１導電性ゲート材料層及びナノクラスタの層をパターニングして第１ドーパントウェルの上以外の領域から除去することによって、第１ドーパントウェルの上に蓄積スタックを形成する工程と、ナノクラスタを全く含まない第２ゲート誘電体を第２ドーパントウェルの上に形成する工程と、第２ゲート誘電体及び蓄積スタックの上に第２導電性ゲート材料層を形成する工程と、第２導電性ゲート材料層の上に反射防止コーティング層を形成する工程と、第２導電性ゲート材料層をパターニングして第２導電性ゲート材料層をゲート電極として有する第１ゲートスタックを形成し、蓄積スタックから第２導電性ゲート材料層を除去する工程と、蓄積スタックの一部分を除去することによって第１ドーパントウェルの上に第２ゲートスタックを形成する工程と、第２ゲートスタックは第１導電性ゲート材料層をナノクラスタを有する電荷蓄積デバイスのゲート電極として用いることと、からなる。
【００３８】
さらなる一実施形態では、この方法は、第１ゲートスタックの周りに、かつ、第２ドーパントウェルの内部に第１ソース及び第１ドレインを形成して、トランジスタを形成する工程と、第２ゲートスタックの周りに、かつ、第１ドーパントウェルの内部に第２ソース及び第２ドレインを形成して、電荷蓄積デバイスの形成を完了させる工程と、を含む。
【００３９】
さらに別の実施形態では、この方法はドーピングしたポリシリコン、金属または金属合金からなる第１導電性ゲート材料層を形成する工程を含む。
さらに別の実施形態では、この方法はドーピングしたポリシリコン、金属または金属合金からなる第２導電性ゲート材料層（４４）を形成する工程を含む。
【００４０】
さらに別の実施形態では、この方法は、ドーピングした半導体ナノ結晶もしくはドーピングしない半導体ナノ結晶、金属ナノ結晶、２つ以上のドーピングした半導体のもしくはドーピングしない半導体のナノ結晶または金属合金ナノ結晶からなる層を形成することによって、第１ドーパントウェル及び第２ドーパントウェルの上の第１ゲート誘電体層に埋め込まれたナノクラスタの層を形成する工程を含む。
【００４１】
さらに別の実施形態では、この方法はハフニウム、ランタン、アルミニウム及びシリコンのうちの１つ以上を含有する化合物の酸化膜または酸窒化膜からなる第１ゲート誘電体層を形成する工程を含む。
【００４２】
さらに別の実施形態では、この方法は二酸化シリコンまたは酸窒化シリコンからなる第２ゲート誘電体層を形成する工程を含む。
別の実施形態では、ナノクラスタ電荷蓄積デバイスを形成する方法は、ナノクラスタ電荷蓄積デバイスに関連するメモリドーパントウェル及びナノクラスタを含まない半導体デバイスに関連する周辺ドーパントウェルを有する基板を準備する工程と、メモリドーパントウェルの上の第１ゲート誘電体に埋め込まれるナノクラスタの層を形成する工程と、ナノクラスタの層の上に第１ゲート材料層を形成する工程と、メモリドーパントウェルの上にのみ存在するようにナノクラスタの層及び第１ゲート材料層をパターニングする工程と、第１ゲート材料層の形成後、周辺ドーパントウェルの上に、またナノクラスタの層及び第１ゲート材料層の上に第２ゲート材料層を形成する工程と、周辺ドーパントウェルの上の所定の周辺領域以外の領域から第２ゲート材料層を除去することによって、周辺デバイスゲートスタックを形成する工程と、続いて、メモリドーパントウェルの上のナノクラスタの層及び第１ゲート材料層をパターニングすることによって、ナノクラスタ電荷蓄積デバイスゲートスタックを形成する工程と、第１ゲート材料層が第２ゲート材料層に先立って形成される場合にも、周辺デバイスゲートスタックの形成後に電荷蓄積デバイスゲートスタックが形成されることと、からなる。
【００４３】
さらなる一実施形態では、この方法は、第１ゲート材料層の上の第２ゲート材料層を除去している間の終点検出のために第１ゲート材料層の直上にエッチング停止層を形成する工程を含む。
【００４４】
別の実施形態では、ナノクラスタ電荷蓄積デバイスを形成する方法は、ナノクラスタ電荷蓄積デバイスに関連するメモリドーパントウェル、及びナノクラスタを含まない半導体デバイスに関連する周辺ドーパントウェルを有する基板を準備する工程と、メモリドーパントウェルの上の第１ゲート誘電体に埋め込まれるナノクラスタの層を形成する工程と、ナノクラスタの層の上に第１ゲート材料層を形成する工程と、メモリドーパントウェルの上にのみ存在するようにナノクラスタの層及び第１ゲート材料層をパターニングする工程と、第１ゲート材料層の形成後、周辺ドーパントウェルの上に、またナノクラスタの層及び第１ゲート材料層の上に第２ゲート材料層を形成する工程と、周辺ドーパントウェルの上の所定の周辺領域以外の領域から第２ゲート材料層を除去する工程と、マスクを用いて周辺デバイスゲートスタック及びナノクラスタ電荷蓄積ゲートをほぼ同時に選択的に形成する工程と、からなる。
【００４５】
本明細書に記載したデバイスのうちの多くは、概念的には第１電流端子と第２電流端子との間の電流を制御する制御端子を有するものとして説明できる。かかるデバイスの一例がトランジスタである。トランジスタの制御端子を適切な条件とすることによって、第１電流端子から第２電流端子への電流や、第２電流端子から第１電流端子への電流が発生する。また、多くの場合、電界効果トランジスタ（ＦＥＴ）はドレイン、ゲート及びソースを有するものとして説明されるが、大抵のそうしたデバイスでは、ドレインをソースと交換することが可能である。これは、多くの場合、トランジスタのレイアウト及び半導体処理が対称的なためである。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１及び第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図２】本発明の第１及び第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図３】本発明の第１及び第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図４】本発明の第１及び第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図５】本発明の第１及び第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図６】本発明の第１及び第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図７】本発明の第１及び第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図８】本発明の第１及び第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図９】本発明の第１及び第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図１０】本発明の第１及び第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図１１】本発明の第１の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図１２】本発明の第１の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図１３】本発明の第１の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図１４】本発明の第１の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図１５】本発明の第１の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図１６】本発明の第１及び第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図１７】本発明の第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図１８】本発明の第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図１９】本発明の第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図２０】本発明の第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図２１】本発明の第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図２２】本発明の第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図２３】本発明の第２の実施形態による、集積回路を形成するための種々の工程における半導体デバイスの部分側面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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