(57)【要約】    ＳＲＡＭ（１４）には、ＳＲＡＭセル（２６）が含まれ、セル（２６）には、第１記憶ノード（Ｎ１）、第２記憶ノード（Ｎ２）、及び交差結合ラッチ（４０）が含まれ、交差結合ラッチ（４０）は、第１記憶ノードへの第１予備電源電流経路、第１記憶ノードへの第１予備シンク電流経路、第２記憶ノードへの第２予備電源電流経路、第２記憶ノードへの第２予備シンク電流経路、第１記憶ノードへの第５予備電流経路、及び第２記憶ノードへの第６予備電流経路を含む。待機中及び／又はＳＲＡＭセル（２６）の読出し動作中、第５予備電流経路及び第６予備電流経路の内の一方は導通状態である。書き込み動作中、第５予備電流経路及び第６予備電流経路は非導通状態である。
2008527603.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭメモリセルが含まれるＳＲＡＭメモリを動作させる方法であって、前記メモリセルには、
第１記憶ノードと、
第２記憶ノードと、
交差結合ラッチと、が含まれ、前記交差結合ラッチには、
前記第１記憶ノードへの第１予備電源電流経路と、
前記第１記憶ノードへの第１予備シンク電流経路と、
前記第２記憶ノードへの第２予備電源電流経路と、
前記第２記憶ノードへの第２予備シンク電流経路と、
前記第１記憶ノードへの第５予備電流経路と、
前記第２記憶ノードへの第６予備電流経路と、が含まれ、前記方法には、
前記メモリセルを読み出す段階と、
前記メモリセルに書き込む段階と、が含まれ、前記メモリセルへの書き込み中、前記第５予備電流経路及び前記第６予備電流経路は、非導通状態である方法。
【請求項２】
請求項１に記載の方法であって、前記第５予備電流経路は、前記第１予備電源電流経路と並列であり、また、前記第６予備電流経路は、前記第２予備電源電流経路と並列である方法。
【請求項３】
請求項１に記載の方法であって、前記第５予備電流経路は、前記第１予備シンク電流経路と並列であり、また、前記第６予備電流経路は、前記第２予備シンク電流経路と並列である方法。
【請求項４】
請求項１に記載の方法であって、前記第５予備電流経路は、第１トランジスタを含み、また、前記第６予備電流経路は、第２トランジスタを含み、前記第１トランジスタ及び前記第２トランジスタの一方は、前記メモリセルの読出し中、導通状態であり、また、前記第１トランジスタ及び前記第２トランジスタは、前記メモリセルへの書き込み中、非導通状態である方法。
【請求項５】
請求項４に記載の方法であって、前記第１トランジスタは、前記第２記憶ノードに結合された制御端子を含み、また、前記第２トランジスタは、前記第１記憶ノードに結合された制御端子を含む方法。
【請求項６】
請求項１に記載の方法であって、
前記第１電源電流経路は、第１トランジスタを含み、前記第１トランジスタは、前記第２記憶ノードに結合された制御端子を含み、
前記第１シンク電流経路は、第２トランジスタを含み、前記第２トランジスタは、前記第２記憶ノードに結合された制御端子を含み、
前記第２電源電流経路は、第３トランジスタを含み、前記第３トランジスタは、前記第１記憶ノードに結合された制御端子を含み、
前記第２シンク電流経路は、第４トランジスタを含み、前記第４トランジスタは、前記第１記憶ノードに結合された制御端子を含み、
前記第５予備電流経路は、第５トランジスタを含み、前記第５トランジスタは、前記第２記憶ノードに結合された制御端子を含み、
前記第６予備電流経路は、第６トランジスタを含み、前記第６トランジスタは、前記第１記憶ノードに結合された制御端子を含む方法。
【請求項７】
請求項１に記載の方法であって、
前記第５予備電流経路は、第１トランジスタを含み、
前記第６予備電流経路は、第２トランジスタを含み、
前記第１トランジスタ及び前記第２トランジスタは、前記メモリセルの読出し中、導通状態であり、
前記第１トランジスタ及び前記第２トランジスタは、前記メモリセルへの書き込み中、非導通状態である方法。
【請求項８】
ＳＲＡＭメモリセルであって、
第１記憶ノードと、
第２記憶ノードと、
前記第１記憶ノードに結合された第１端子及び前記第２記憶ノードに結合された第２端子が含まれる交差結合ラッチであって、
前記第１記憶ノードへの第１予備電源電流経路と、
前記第１記憶ノードへの第１予備シンク電流経路と、
前記第２記憶ノードへの第２予備電源電流経路と、
前記第２記憶ノードへの第２予備シンク電流経路と、を含む前記交差結合ラッチと、
前記第１記憶ノードへの第５予備電流経路と、
前記第２記憶ノードへの第６予備電流経路と、が含まれ、
前記第５予備電流経路及び前記第６予備電流経路の一方は、前記メモリセルへの書き込み中、非導通状態であるＳＲＡＭメモリセル。
【請求項９】
請求項８に記載の装置であって、前記第５予備電流経路は、前記第１予備電源電流経路と並列であり、前記第６予備電流経路は、前記第２予備電源電流経路と並列である装置。
【請求項１０】
請求項８に記載のメモリセルであって、前記第５予備電流経路は、前記第１予備シンク電流経路と並列であり、前記第６予備電流経路は、前記第２予備シンク電流経路と並列であるメモリセル。
【請求項１１】
請求項８に記載のメモリセルであって、前記第５予備電流経路は、第１トランジスタを含み、また、前記第６予備電流経路は、第２トランジスタを含み、前記第１トランジスタ及び前記第２トランジスタの一方は、前記メモリセルの読出し中、導通状態であり、また、前記第１トランジスタ及び前記第２トランジスタは、前記メモリセルへの書き込み中、非導通状態であるメモリセル。
【請求項１２】
請求項１１に記載のメモリセルであって、前記第１トランジスタは、前記第２記憶ノードに結合された制御端子を含み、また、前記第２トランジスタは、前記第１記憶ノードに結合された制御端子を含むメモリセル。
【請求項１３】
請求項１１に記載のメモリセルであって、更に、
前記第１トランジスタの前記制御端子と前記第２記憶ノードとの間に結合された第３トランジスタと、
前記第２トランジスタの前記制御端子と前記第１記憶ノードとの間に結合された第４トランジスタと、が含まれ、
前記第３トランジスタ及び前記第４トランジスタは、前記メモリセルの読出し中、導通状態であり、
前記第３トランジスタ及び前記第４トランジスタは、前記メモリセルへの書き込み中、非導通状態であるメモリセル。
【請求項１４】
請求項８に記載のメモリセルであって、
前記第１電源電流経路は、第１トランジスタを含み、前記第１トランジスタは、前記第２記憶ノードに結合された制御端子を含み、
前記第１シンク電流経路は、第２トランジスタを含み、前記第２トランジスタは、前記第２記憶ノードに結合された制御端子を含み、
前記第２電源電流経路は、第３トランジスタを含み、前記第３トランジスタは、前記第１記憶ノードに結合された制御端子を含み、
前記第２シンク電流経路は、第４トランジスタを含み、前記第４トランジスタは、前記第１記憶ノードに結合された制御端子を含むメモリセル。
【請求項１５】
請求項８に記載のメモリセルであって、
前記第５予備電流経路は、第１トランジスタを含み、
前記第６予備電流経路は、第２トランジスタを含み、
前記第１トランジスタ及び前記第２トランジスタは、前記メモリセルの読出し中、導通状態であり、
前記第１トランジスタ及び前記第２トランジスタは、前記メモリセルへの書き込み中、非導通状態であるメモリセル。
【請求項１６】
請求項８に記載のメモリセルであって、更に、
第１ビット線と、
前記第１ビット線に対して補完的な第２ビット線と、
前記第１ビット線と前記第１記憶ノードとの間に結合された第１トランジスタと、
第２ビット線と前記第２記憶ノードとの間に結合された第２トランジスタと、
が含まれるメモリセル。
【請求項１７】
請求項８に記載のメモリセルであって、更に、トランジスタを含む読出しビット線が含まれ、前記第１記憶ノードは、前記トランジスタの制御端子に接続されるメモリセル。
【請求項１８】
請求項８に記載のメモリセルであって、絶縁体上シリコン（ＳＯＩ）集積回路に実装されるメモリセル。
【請求項１９】
データ処理システムであって、プロセッサと、前記プロセッサに動作可能に結合されたメモリアレイと、が含まれ、前記メモリアレイは、請求項８の前記メモリセルを含むデータ処理システム。
【請求項２０】
ＳＲＡＭメモリセルであって、
第１記憶ノードと、
第２記憶ノードと、
前記第１記憶ノードに結合された第１端子及び前記第２記憶ノードに結合された第２端子を含む交差結合ラッチであって、
前記第１記憶ノードへの第１予備電源電流経路と、
前記第１記憶ノードへの第１予備シンク電流経路であって、前記第１予備シンク電流経路は、第１トランジスタを含み、前記第１トランジスタは、前記第２記憶ノードに結合された制御端子を含む前記第１予備シンク電流経路と、
前記第２記憶ノードへの第２予備電源電流経路と、
前記第２記憶ノードへの第２予備シンク電流経路であって、前記第２予備シンク電流経路は、第２トランジスタを含み、前記第２トランジスタは、前記第１記憶ノードに結合された制御端子を含む前記第２予備シンク電流経路と、を含む前記交差結合ラッチと、
前記第１記憶ノードへの第５予備電流経路であって、前記第５予備電流経路は、第３トランジスタを含み、前記第３トランジスタは、前記第２記憶ノードに結合された制御端子を有し、前記第５予備電流経路は、前記第１予備電源電流経路又は前記第１予備シンク電流経路と並列である前記第５予備電流経路と、
前記第２記憶ノードへの第６予備電流経路であって、前記第６予備電流経路は、第４トランジスタを含み、前記第４トランジスタは、前記第１記憶ノードに結合された制御端子を有し、前記第６予備電流経路は、前記第２予備電源電流経路又は前記第２予備シンク電流経路と並列である前記第６予備電流経路と、
前記第５予備電流経路及び前記第６予備電流経路の一方は、前記メモリセルの読出し中、導通状態であり、前記第５予備電流経路及び前記第６予備電流経路は、前記メモリセルへの書き込み中、非導通状態であるＳＲＡＭメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリに関し、特に、セル安定性を改善したスタティック・ランダム・アクセスメモリ（ＳＲＡＭ）及びその方法に関する。
【背景技術】
【０００２】
スタティック・ランダム・アクセスメモリ（ＳＲＡＭ）は、一般的に、データ処理システムのメモリ等、速いスピードを必要とする用途に用いられる。各ＳＲＡＭセルは、１ビットのデータを記憶し、一対の交差結合インバータとして実行される。ＳＲＡＭセルは、２つの可能な電圧レベルの一方においてのみ安定である。セルの論理状態は、２つのインバータ出力のいずれかが論理ハイであることによって決定され、また、充分な大きさ及び持続時間の電圧を適切なセル入力に印加することによって、状態を変化させ得る。ＳＲＡＭセルの安定性は重要な問題である。ＳＲＡＭセルは、セルが意図せずに論理状態を変える原因になり得る過渡現象、プロセス変動、ソフトエラー、及び電源変動に対して安定でなければならない。また、ＳＲＡＭセルは、読出し動作中、速さ又はセルに書き込む能力を損なうことなく、良好な安定性を提供しなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
６トランジスタＳＲＡＭセルにおいて、α比は、ＰＭＯＳ負荷トランジスタの幅をＮＭＯＳ接続トランジスタの幅で除算したものと定義される。β比は、ＮＭＯＳプルダウントランジスタの幅をＮＭＯＳ接続トランジスタの幅で除算したものと定義される。α及びβ比は、電源変動及びノイズ等の要因の影響に対するＳＲＡＭセルの安定性を記述するために用いられる。一般的に、α及びβ比を大きくするとセル安定性が改善する。しかしながら、安定性を改善すると、書き込み性能が悪くなるという犠牲を伴う。
【０００４】
従って、書き込みマージンが低下することなく、セル安定性が改善されたＳＲＡＭに対するニーズがある。
【課題を解決するための手段】
【０００５】
本明細書に用いる用語「バス」は、データ、アドレス、制御、又は状態等の、１つ又は複数の様々な種類の情報を伝達するのに用い得る複数の信号又は導体配線を参照するために用いられる。本明細書において述べる導体配線は、単一の導体配線、複数の導体配線、単方向の導体配線、又は双方向の導体配線であることに関連して例示又は記述し得る。しかしながら、異なる実施形態では、導体配線の実装も異なり得る。例えば、双方向の導体配線よりもむしろ別個の単方向導体配線を用いたり、その逆の場合もあったりする。また、直列に又は時分割多重方式で多数の信号を伝達する単一の導体配線で複数の導体配線を置き換えることがある。同様に、多数の信号を搬送する単一の導体配線は、これらの信号の一部を搬送する様々な異なる導体配線に分離し得る。従って、信号を伝達するための多くのオプションが存在する。
【０００６】
一般的に、本発明は、１つの形態において、書き込み能力を損なうことなく、良好な安定性を有するＳＲＡＭメモリセルを提供する。本メモリセルには、セルへの書き込み動作中、ディスエーブル状態にされる交差結合ラッチの記憶ノードに結合された追加の電流経路が含まれる。追加の電流経路は、より高い電流を供給して、記憶ノードの状態を、例えば、読み出し動作中、維持するように機能する。追加の電流経路は、書き込み動作中、ディスエーブル状態にされ、相対的に高速の書き込みをより少ない消費電力で行う。
【発明を実施するための最良の形態】
【０００７】
図１は、本発明に基づくデータ処理システム１０をブロック図で示す。一実施形態において、データ処理システム１０は、絶縁体上シリコン（ＳＯＩ）製造技術を用いて、集積回路上に実装される。他の実施形態において、データ処理システム１０は、例えば、バルクシリコン又はガリウム砒素等の他の技術で実装し得る。データ処理システム１０には、中央処理システム（ＣＰＵ）１２、メモリアレイ１４、行デコーダ１６、列論理ブロック１８、及びバス２０が含まれる。ＣＰＵ１２は、マイクロプロセッサ、デジタル信号プロセッサ等、命令を実行可能なプロセッサであってよく、又は、例えば、直接メモリアクセス（ＤＭＡ）コントローラ、デバッグ回路等のいずれか他の種類のバスマスタであってよい。また、プロセッサ１２は、スレーブ装置であってよく、例えば、バス上に常駐する任意のタイプの周辺回路又はメモリへのアクセスを必要とするスレーブ装置等であってよい。
【０００８】
ＣＰＵ１２は、バス２０に双方向結合される。バス２０は、ＣＰＵ１２とバス２０に結合されたメモリアレイ１４等の他の回路との間でアドレス、データ、及び制御情報の通信を行うための複数の導体配線を有する。行デコーダ１６は、メモリアレイ１４におけるメモリセル行を選択するためにバス２０から行アドレスを受信するための複数の入力端子を有する。列論理回路１８は、列選択信号及び制御情報に応じてデータを供給及び受信するために、メモリアレイ１４に双方向結合される。列論理回路は、列アドレスを受信し、これに応じて、１つ又は複数列のメモリセルをバス２０に結合する。列論理回路には、列デコーダ、センス増幅器、及びプリチャージ等化回路が含まれる。センス増幅器は、選択されたメモリセルからの比較的低い電圧の信号を検知し増幅するためのものである。他の実施形態において、列論理回路には、メモリからデータを入力及び出力するための追加の又は異なる回路を含み得る。
【０００９】
読出し動作中、“ＤＡＴＡ”とラベル表示されたデータ信号が、メモリアレイ１４の選択されたメモリセルから読み出され、バス２０に供給される。書き込み動作中、データ信号ＤＡＴＡは、選択されたメモリセルにバス２０から供給される。尚、他の実施形態において、バスインターフェイスブロックをバス２０とメモリとの間に接続し得る。
【００１０】
本発明を説明する目的のために、図１のデータ処理システム１０は、簡略化され、バスを介して互いに結合された中央処理装置及びメモリだけを示す。しかしながら、他の実施形態において、データ処理システムは、より複雑な場合があり、例えば、多数のバス、追加のメモリ、及び図１には示さない他の回路に結合された多数のプロセッサを含み得る。
【００１１】
図２は、図１のメモリアレイ１４を更に詳細に示す。メモリアレイ１４において、メモリセルは、行及び列に構成される。メモリセル列２４には、ビット線対と、ビット線対に結合された全てのメモリセルと、が含まれる。例えば、“ＢＬ０”及び“ＢＬＢ０”とラベル表示されたビット線対及びセル２６、２８、３０は、１つの列を構成する。列２５には、ビット線対ＢＬＮ及びＢＬＢＮ及びメモリセル３２、３４、及び３６が含まれる。尚、メモリアレイ１４には、Ｎを整数とすると、Ｎ＋１列が含まれる。ビット線対は、読出し及び書き込み動作中、セルとの間での差動信号通信に用いるメモリアレイ１４の行には、ワード線及びワード線に結合された全てのメモリセルが含まれる。例えば、“ＷＬ０”とラベル表示されたワード線及びメモリセル２６及び３２は、１つの行を構成する。同様に、ワード線ＷＬ１及びメモリセル２８及び３４は、他の行を構成する。ワード線ＷＬＭ及びメモリセル３０及び３６は、Ｍを整数とすると、Ｍ＋１行を有するメモリアレイにおいて、他の行を構成する。復号された制御信号は、各メモリセルに接続される。“ＣＢ０”とラベル表示された制御信号は、列２４の各メモリセルに接続され、また、“ＣＢＮ”とラベル表示された制御信号は、列２５の各メモリセルに接続される。尚、制御信号名の端にある“Ｂ”（バー）は、“Ｂ”を有する制御信号が、同じ名前を有するが“Ｂ”がない制御信号の論理補数であることを示す。制御信号は、列選択レベルで復号され、セルの追加の電流経路をディスエーブル状態にし、書き込み動作中、セル安定性を低下させる。尚、他の実施形態において、制御信号は、行復号論理回路に接続し得る。セル安定性を高めるための追加の電流経路については、更に詳細に以下に述べる。
【００１２】
図３は、図２のメモリアレイ１４のメモリセル２６を概略図で示す。メモリセル２６には、交差結合ラッチ４０、イネーブルトランジスタ４６、交差結合対５０、並びに接続トランジスタ５４及び５６が含まれる。交差結合ラッチ４０には、Ｐチャネルトランジスタ４１及び４２並びにＮチャネルトランジスタ４３及び４４が含まれる。イネーブルトランジスタ４６には、Ｐチャネルトランジスタ４７及び４８が含まれる。交差結合対５０には、Ｐチャネルトランジスタ５１及び５２が含まれる。
【００１３】
交差結合ラッチ４０において、トランジスタ４１乃至４４は、互いに接続され、一対のＣＭＯＳインバータ回路を形成する。ＣＭＯＳインバータ回路は、記憶ノードＮ１及びＮ２において、それらの入力及び出力が互いに接続されている。イネーブル回路４６において、Ｐチャネルトランジスタ４７は、“ＶＤＤ”とラベル表示された電源電圧端子に結合されたソースと、“ＣＢ０”とラベル表示された制御信号を受信するためのゲートと、ドレインとを有する。Ｐチャネルトランジスタ４８は、ＶＤＤに結合されたソースと、制御信号ＣＢ０を受信するためのゲートと、ドレインとを有する。交差結合対５０において、Ｐチャネルトランジスタ５１は、トランジスタ４７のドレインに結合されたソースと、ノードＮ２に結合されたゲートと、ノードＮ１に結合されたドレインとを有する。Ｐチャネルトランジスタ５２は、トランジスタ４８のドレインに結合されたソースと、ノードＮ１に結合されたゲートと、ノードＮ２に結合されたドレインとを有する。接続トランジスタ５４は、ワード線ＷＬ０上の論理ハイワード線選択信号に応じて、記憶ノードＮ１をビット線ＢＬ０に結合する。同様に、接続トランジスタ５６は、ワード線ＷＬ０上の論理ハイワード線選択信号に応じて、記憶ノードＮ２をビット線ＢＬＢ０に結合する。交差結合ラッチ４０は、電源電圧端子ＶＤＤ及び“ＶＳＳ”とラベル表示された電源電圧端子に接続される。例示した実施形態において、ＶＤＤは、正の電源電圧を受電するためのものであり、また、ＶＳＳは、接地される。他の実施形態において、他の電源電圧も用い得る。
【００１４】
メモリセル２６の書き込み動作中、制御信号ＣＢ０は、論理ハイ電圧で供給され、ワード線ＷＬ０には、論理ハイが供給され、ビット線対ＢＬ０／ＢＬＢ０をそれぞれの記憶ノードに結合する。そして、ビット情報を表す差動信号は、ビット線対ＢＬ０／ＢＬＢ０に供給される。交差結合ラッチ４０は、従来のＳＲＡＭセルでのように機能する。論理ハイ制御信号ＣＢ０によって、Ｐチャネルトランジスタ４７及び４８は、ほぼ非導通状態にされ、交差結合対５０は、ＶＤＤから切り離される。例えば、差動信号が、論理ハイをビット線ＢＬ０に、また、論理ローをビット線ＢＬＢ０に供給すると仮定すると、記憶ノードＮ１及びＮ２に記憶された論理状態は、必要ならば、論理ハイ及び論理ローにそれぞれ“反転される”。トランジスタ４７及び４８は、非導通状態であることから、交差結合対のトランジスタ５１及び５２は、記憶ノードへの電流経路を提供せず、従って、新しいデータを交差結合ラッチ４０に書き込む能力は、損なわれない。
【００１５】
メモリセル２６の読出し動作中、制御信号ＣＢ０は、論理ロー電圧で供給され、ワード線ＷＬ０には、論理ハイが供給されて、ビット線対ＢＬ０／ＢＬＢ０を交差結合ラッチ４０のそれぞれの記憶ノードに結合する。ビット情報を表す差動信号は、ビット線対ＢＬ０／ＢＬＢ０に供給される。Ｐチャネルトランジスタ４７及び４８は、導通状態であり、交差結合対５０が、ＶＤＤと記憶ノードＮ１及びＮ２との間に接続される。交差結合対５０は、Ｐチャネルトランジスタ４１及び４２の電源電流経路に並列に追加の予備電源電流経路を提供し、記憶ノードに記憶された論理状態を補強して、記憶ノードがビット線に接続された時、記憶ノードの論理状態が変化、即ち、反転するのを防止する。
【００１６】
尚、電源電圧が小さくなると、セル安定性は低下する。読出し動作中、追加の電流経路として交差結合対５０を用いると、低電源電圧での動作中、読出しマージン及びセル安定性が維持される。また、他の実施形態において、交差結合対５０は、メモリ１４がアクセスされていない場合、即ち、記憶動作モード中、特に、スリープモード中等の低電圧動作中、イネーブル状態にされ、例えば、過渡現象の発生、プロセス変動、ソフトエラー、及び電源変動時、セル安定性を高め得る。また、更に他の実施形態において、交差結合対５０は、記憶動作モード中及び読出し動作中、イネーブル状態に、また、書き込み動作中、ディスエーブル状態にし得る。
【００１７】
ＳＲＡＭセル２６には、４つの追加のトランジスタが含まれることから、相対的に小型で高速のメモリアレイにおいて最大の恩恵が得られ、この場合、レイアウト面積が増大するという影響は、最小限に抑えられる。しかしながら、ＳＲＡＭセル２６は、如何なる大きさのアレイにおいても、書き込みマージンを損なうことなく、安定性が高くなる等の利点を提供し得る。
【００１８】
図４は、本発明の他の実施形態に基づくメモリセル６０を概略図で示す。メモリセル６０には、交差結合ラッチ６２、交差結合対７２、一対のイネーブルトランジスタ６８、並びに接続トランジスタ７６及び７８が含まれる。交差結合ラッチ６２には、Ｐチャネルトランジスタ６３及び６４並びにＮチャネルトランジスタ６５及び６６が含まれる。交差結合ラッチ６２の記憶ノードＮ３及びＮ４は、接続トランジスタ７６及び７８を介して、ビット線対ＢＬ０／ＢＬＢ０に接続される。イネーブルトランジスタ６８には、Ｎチャネルトランジスタ６９及び７０が含まれる。交差結合対７２には、Ｎチャネルトランジスタ７３及び７４が含まれる。メモリセル６０は、図３のメモリセル２６の鏡像として実装され、セル安定性を維持するための追加の電流経路を提供する。尚、図４の制御信号Ｃ０は、制御信号ＣＢ０に関して述べた論理ロー電圧の代わりに、論理ハイ電圧としてアクティブな状態である。
【００１９】
図５は、本発明の他の実施形態に基づくメモリセル９０を概略図で示す。メモリセル９０は、デュアルポートメモリであり、交差結合ラッチ９２、イネーブル回路９８、交差結合対１０２、接続トランジスタ１０６及び１０８、並びに読出しポート１１０を含む。交差結合ラッチ９２には、Ｐチャネルトランジスタ９３及び９４並びにＮチャネルトランジスタ９５及び９６が含まれる。交差結合ラッチ９２の記憶ノードＮ５及びＮ６は、接続トランジスタ１０６及び１０８を介して、書き込みビット線対ＷＢＬ／ＷＢＬＢに接続される。イネーブル回路９８には、Ｐチャネルトランジスタ９９及び１００が含まれる。交差結合対１０２には、Ｐチャネルトランジスタ１０３及び１０４が含まれる。読出しポート１１０には、Ｎチャネルトランジスタ１１２及び１１４が含まれる。デュアルポートメモリ９０において、書き込みビット線対ＷＢＬ／ＷＢＬＢは、図３のメモリセル２６の書き込み動作と同じように、書き込みサイクル中、記憶ノードＮ５及びＮ６にデータを供給するためのものである。
【００２０】
読出し動作中、読出しポート１１０は、単一端検知に依拠し、また、記憶ノードＮ６の論理状態を読み出すために用いられる。読出し動作中、トランジスタ１１２は、導電状態にされ、記憶ノードＮ６が論理ハイならば、トランジスタ１１４は、導電状態になり、これによって、読出しビット線ＲＢＬは、論理ロー電圧を出力する。また、読出し動作中、制御信号ＣＢは、論理ローであり、交差結合対１０２及びイネーブル回路９８は、図３の交差結合対５０及びイネーブル回路４６について述べたように機能する。尚、他の実施形態において、読出しポート１１０は、差動検知を用い得る。
【００２１】
図６は、本発明の第４実施形態に基づくメモリセル１１８を概略図で示す。図５及び図６において、同様な要素は、同じ参照番号を用いる。メモリセル１１８は、イネーブルトランジスタ１２２及び１２６が、交差結合型トランジスタ１０３及び１０４のゲートと記憶ノードＮ５及びＮ６との間に実装されることを除き、メモリセル９０と同様である。交差結合型トランジスタ１０３及び１０４のゲートは、ＣＢを論理ローとしてアサートすることによって、書き込み動作中切断され、Ｎチャネルトランジスタ１２２及び１２６は、ほぼ非導通状態になる。Ｐチャネルトランジスタ１２０及び１２４は、書き込み動作中、トランジスタ１０３及び１０４のゲートが、フローティング状態になるのを防止するために、それらをＶＤＤに結合する。そうでない場合、メモリセルの動作は、図３のメモリセル２６及び図５のメモリセル９０について述べたものと同じである。尚、図５及び図６の実施形態は、図４の実施形態について述べたように、交差結合対１０２にＮチャネルトランジスタを用いて実現し得る。
【００２２】
本発明について、好適な実施形態という文脈で説明したが、本発明は、様々に修正可能であり、また、具体的に記載し上述したもの以外の多くの実施形態を取り得ることが、当業者には明らかであろう。従って、添付の請求項は、本発明の真の範囲内にある本発明の全ての修正を網羅するものである。
【図面の簡単な説明】
【００２３】
【図１】本発明に基づくデータ処理システムのブロック図。
【図２】図１のメモリアレイを更に詳細に示す図。
【図３】本発明の第１実施形態に基づく図２のメモリアレイのメモリセルの概略図。
【図４】本発明の第２実施形態に基づく図２のメモリアレイのメモリセルの概略図。
【図５】本発明の第３実施形態に基づくメモリセルの概略図。
【図６】本発明の第４実施形態に基づくメモリの概略図。
【図１】
2008527603.tif 000003
【図２】
2008527603.tif 000004
【図３】
2008527603.tif 000005
【図４】
2008527603.tif 000006
【図５】
2008527603.tif 000007
【図６】
2008527603.tif 000008
【国際調査報告】
2008527603.tif 000009
2008527603.tif 000010