(57)【要約】  本発明は、半導体材料からなる半導体本体（１）の表面に、第１の導電型のソース領域（２）及びドレイン領域（３）と、ソース領域（２）とドレイン領域（３）との間に第１の導電型とは反対の第２の導電型のチャネル領域（４）と、チャネル領域（４）上の第１のゲート誘電体（６）によって半導体本体の表面から分離された第１のゲート領域（５）と、第１のゲート領域（５）とは反対に位置し且つ半導体本体（１）の反対面内の凹所（２０）内に第２のゲート誘電体（８）によってチャネル領域（４）から分離されるように形成された第２のゲート領域（７）とが設けられる、二重ゲート電界効果トランジスタを備える半導体装置（１）を製造する方法であって、チャネル領域（４）のドーピング（９）の局所変化を用いて且つ半導体本体（１）の反対面から開始するエッチング工程を実施することによって凹所（２０）が形成される方法に関する。
2008511978.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料からなる半導体本体の表面に、第１の導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間に前記第１の導電型とは反対の第２の導電型のチャネル領域と、前記チャネル領域上の第１のゲート誘電体によって前記半導体本体の表面から分離された第１のゲート領域と、前記第１のゲート領域とは反対に位置し且つ前記半導体本体の反対面内の凹所内に第２のゲート誘電体によって前記チャネル領域から分離されるように形成された第２のゲート領域とが設けられる、二重ゲート電界効果トランジスタを備える半導体装置を製造する方法において、前記チャネル領域のドーピングの局所変化を用いて且つ前記半導体本体の前記反対面から開始するエッチング工程を実施することによって前記凹所が形成される方法であって、前記半導体本体の前記表面近くに前記チャネル領域の前記ドーピングの前記局所変化が設けられ、前記半導体本体の前記材料用のエッチング剤を用いて前記チャネル領域内の前記半導体本体がエッチングされ、前記チャネル領域の前記ドーピングの前記局所変化がエッチングストップ領域として使用されることを特徴とする方法。
【請求項２】
前記チャネル領域の前記ドーピングの前記局所変化を得るために、前記チャネル領域内のレトログレード・ドーピング濃度プロファイルが使用されることを特徴とする、請求項１に記載の方法。
【請求項３】
前記第２の導電型の複数の不純物を前記半導体本体の前記表面から注入することによって、前記チャネル領域の前記レトログレード・ドーピング濃度が得られることを特徴とする、請求項２に記載の方法。
【請求項４】
前記チャネル領域の前記ドーピングの前記局所変化を得るために、前記チャネル領域内の導電型が変化されることを特徴とする、請求項１に記載の方法。
【請求項５】
前記凹所が形成される前に前記ソース領域及び前記ドレイン領域が形成され、前記凹所の複数の壁面が形成されているときに、前記ソース領域及び前記ドレイン領域が更なるエッチングストップ領域として使用されることを特徴とする、前記請求項のいずれかに記載の方法。
【請求項６】
前記エッチングストップ領域に到達した後、更なるエッチングによって前記エッチングストップ領域が除去されることを特徴とする、前記請求項のいずれかに記載の方法。
【請求項７】
前記凹所の形成後、前記凹所の底面及び前記凹所の前記複数の壁面に誘電体層が設けられ、前記第２のゲート領域の材料で前記凹所が埋められることを特徴とする、前記請求項のいずれかに記載の方法。
【請求項８】
前記凹所を形成するために電気化学エッチング技術が使用されることを特徴とする、前記請求項のいずれかに記載の方法。
【請求項９】
前記二重ゲート・トランジスタを形成するためにシリコン・オン・インシュレータ・ウェーハが使用され、更なるウェーハを用いる基板転写技術を使用して前記第２のゲート領域が形成されることを特徴とする、前記請求項のいずれかに記載の方法。
【請求項１０】
前記請求項のいずれか一項による方法を使用して得られる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体材料からなる半導体本体の表面に、第１の導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域との間に第１の導電型とは反対の第２の導電型のチャネル領域と、チャネル領域の上の第１のゲート誘電体によって半導体本体の表面から分離された第１のゲート領域と、第１のゲート領域とは反対に位置し且つ半導体本体の反対面内の凹所内に第２のゲート誘電体によってチャネル領域から分離されるように形成された第２のゲート領域とが設けられる、二重ゲート電界効果トランジスタを備える半導体装置を製造する方法であって、チャネル領域のドーピングの局所変化を用いて且つ半導体本体の反対面から開始するエッチング工程を実施することによって凹所が形成される方法に関する。そのような方法は、微小なサイズのＭＯＳＦＥＴ（＝金属酸化膜半導体電界効果トランジスタ）内に生じるいわゆる短チャネル効果を抑制するために第２のゲートが使用されるので、最新の半導体ＩＣ（＝集積回路）の製造に非常に適している。
【背景技術】
【０００２】
冒頭の段落で述べられた方法は、２００１年９月７日に刊行されたＰＣＴ特許出願公開ＷＯ０１／６５６０９  Ａ１から知られる。その方法では（図１及び２、並びに説明の対応する部分を参照）、第１のゲート領域が半導体本体の主表面上に形成され、第２のゲートが半導体本体の反対側に形成された凹所内に形成される。半導体本体の後部境界面の近くに不純物が局所的に存在するように、半導体装置内に酸化増進不純物が導入される。これは、主側面から、第１のゲート領域を介して注入することによって実現される。このようにして、第１のゲート領域の外側に注入された不純物が、半導体本体の外側にあり、すなわち、半導体本体の上部シリコン領域の下部にあるＳＯＩ（＝シリコン・オン・インシュレータ）ウェーハの酸化シリコン層内に存在する。次に、酸化物層が上部シリコン領域内の、シリコン上部領域内の不純物が存在する位置に形成されるように熱処理が実施される。次に、二酸化シリコンを例えばＨＦ溶液中でエッチングすることによって、ＳＯＩウェーハの基板及び酸化シリコン層が除去される。このようにして、凹所が第１のゲート領域と整合するように形成され、後に第２のゲート領域がその凹所内に形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そのような方法の欠点は、短チャネル効果に対する第２のゲートの効果を最適化するために、非常に薄いチャネル領域を得ることが簡単ではないことである。更に、深い凹所を形成するために非常に長い時間が必要とされ、実用的ではない。
【０００４】
従って、本発明の目的は、上記の欠点を回避すること、及び非常に薄いチャネル領域の製造を可能にし、更に非常に実用的な方法を提供することである。
【課題を解決するための手段】
【０００５】
これを実現するために、冒頭の段落内で述べられたタイプの方法は、前記半導体本体の前記表面近くに前記チャネル領域の前記ドーピングの前記局所変化が設けられ、前記半導体本体の前記材料用のエッチング剤を用いて前記チャネル領域内の前記半導体本体がエッチングされ、前記チャネル領域の前記ドーピングの前記局所変化がエッチングストップ領域として使用されることを特徴とする。本発明はまず、凹所を形成するために、半導体本体を化学的にエッチングすることが速くも効率的でもあり、熱処理を必要としない、という認識に基づいている。更に、本発明は、ドーパント不純物、より正確には局所ドーピングの変化が、化学エッチングプロセスにおいてエッチングストップ領域として使用されることができるという認識に基づいている。半導体本体の（主）表面近くにドーピングの局所変化を位置付けることにより、非常に薄いチャネル領域を得ることが可能である。最後に、本発明は、ドーピングのそのような変化を表面近くに位置付けても、なお、チャネル領域として機能するために必要とされる、又は最適ですらある特性を有する、半導体本体の薄い上部領域を可能にするという認識に基づいている。
【０００６】
本発明による方法の第１の好ましい実施形態では、前記チャネル領域の前記ドーピングの前記局所変化を得るために、前記チャネル領域内のレトログレード・ドーピング濃度プロファイルが使用される。そのようなドーピング濃度プロファイルは、一方では導電型及びドーピング濃度が正確な薄いチャネル領域を可能にし、他方ではエッチングストップ領域として機能するのに十分なほど大きな局所変化を可能にする。ＮＭＯＳＴの場合にはｐ型不純物が好ましくは使用され、ＰＭＯＳＴの場合にはｎ型不純物が使用される。これは、ｎ型不純物、特にＡｓ原子の場合に、主として最適な結果が得られる、既知の方法とは異なる。
【０００７】
イオン注入によって、必要とされるドーピングの局所変化が容易に得られる。従って、好ましくは、半導体本体の表面から第２の導電型の不純物を注入することによってチャネル領域のレトログレード・ドーピング濃度が得られる。
【０００８】
本発明による方法の更に好ましい実施形態では、前記チャネル領域の前記ドーピングの前記局所変化を得るために、前記チャネル領域内の導電型が変化される。チャネル領域内の半導体本体表面の近くに形成されるｐｎ接合部が、特にいくつかの電気化学エッチング技術に関して、エッチングストップ領域として非常によく機能することができる。チャネル領域の下方部分が第１の導電型である場合、前記下方部分はエッチングプロセスによって除去されるので、好ましくないものではない。前記ｐｎ接合部は、イオン注入を使用して形成されることもできる。その場合、チャネル領域の導電型とは反対の導電型の不純物、従って第１の導電型不純物であるイオンが注入されるべきである。
【０００９】
別の可能性は、第２の導電型チャネル領域内で半導体本体の表面近くに薄い第１の導電型層を形成することである。このようにして、凹所を形成するためにエッチングによって除去されるべき半導体本体の部分が薄い第１の導電型層によって第１のゲート領域の方向に、そして、やはり第１の導電型であるソース領域及びドレイン領域が製造プロセスのこの段階で既に形成されていることを条件として、それらによって側面の方向に境界が成された第２の導電型領域を備える。従って、第２の導電性領域を電気化学エッチングによって除去することで、非常に薄いチャネル領域、そして、第２のゲート領域の第１のゲート領域との非常に正確な整合が可能になる。
【００１０】
別の一実施形態では、前記凹所が形成される前に前記ソース領域及び前記ドレイン領域が形成され、前記凹所の複数の壁面が形成されているときに、前記ソース領域及び前記ドレイン領域が更なるエッチングストップ領域として使用される。
【００１１】
上述された実施形態の一変更形態では、前記エッチングストップ領域に到達した後、エッチングによって前記エッチングストップ領域が除去される。エッチングストップ領域は、非常に薄くてよいので、除去は比較的正確な対応で行われることができる。
【００１２】
このようにして、チャネル領域内に設けられた薄い反対導電型層は除去されることができるが、チャネル領域と同じ導電型の、ドーピングプロファイルの残りのピーク部分も除去されることができる。
【００１３】
好ましくは、前記凹所の形成後、前記凹所の底面及び前記凹所の前記複数の壁面に誘電体層が設けられ、前記第２のゲート領域の材料で前記凹所が埋められる。誘電体層は、凹所の底面に第２の誘電体領域を形成し、凹所の壁面上において、ソース領域及びドレイン領域から第２のゲート領域に向かって電気絶縁を形成する。
【００１４】
先に述べられたように、凹所を形成するために電気化学エッチング技術が好ましくは使用される。選択的電気化学エッチングが使用されてよい。例えば、Ｖａｎ  Ｄｉｊｋら、Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１１７、５５３（１９７０）を参照されたい。更に、電気化学的に制御されたシリコンの薄化も可能である。後者の場合、ＫＯＨ溶液中でのシリコンのエッチング速度が電位に強く依存するという原理が適用される。例えば、Ｗａｇｇｅｎｅｒら、Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．Ｃｏｎｆ．アトランティック・シティ、ａｂｓｔｒ．１８３、１９７０年１０月、及びＷａｇｇｅｎｅｒら、Ｂ．Ｓ．Ｔ．Ｊ．４９、４７３、(１９７０)を参照されたい。最後に、選択的化学エッチングが使用されてもよい。例えば、Ｇｒｅｅｎｗｏｏｄ、Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１１６、１３２５(１９６９)を参照されたい。一般に、不純物濃度の急峻な変化、又はｐｎ接合部の電気的なふるまいに基づく、もっと多くのエッチング技術が使用されることができる。
【００１５】
好ましくは、二重ゲート・トランジスタを形成するためにシリコン・オン・インシュレータ（ＳＯＩ）ウェーハが使用され、好ましくは、基板転写プロセス後に第２のゲートが形成される。
【００１６】
本発明は更に、本発明による方法で得られる二重ゲート電界効果トランジスタを備える半導体装置を備える。
【００１７】
これら及び本発明の他の側面は、図面と併せ読まれるべき以下に述べられる個々の実施形態から明らかとなり、又それらに即して説明される。
【発明を実施するための最良の形態】
【００１８】
図は概略であり、原寸に比例して描かれておらず、厚さ方向の寸法が、特に、図がより一層見やすいように誇張されている。対応する部分には全体的に、様々な図中で、同じ参照符号及び同じハッチングが与えられる。
【００１９】
図１〜７は、本発明による方法を用いた二重ゲートＭＯＳＴを備える半導体装置の製造プロセスの様々な段階での断面図である。製造における開始点は（図１を参照）、５０〜４００ｎｍの範囲の厚さを有する二酸化シリコン層１５を備えるＳＯＩウェーハ１１であり、二酸化シリコン層は、薄い、例えば１０〜２０ｎｍ厚さの、例えばｐ型のシリコン領域４を、基板１１の（残りの部分）、例えばｐ型のシリコン基板から分離する。
【００２０】
薄いシリコン領域４（図２を参照）内では、レトログレード・ドーピング濃度プロファイル１４が、イオン注入２１を用いて、この場合には導電型は変えないが、チャネル領域４のドーピングに局所的な変化をもたらすホウ素原子を用いて形成される。そうした注入のドーズ量は５×１０１２〜５×１０１３ａｔ／ｃｍ２でよく、エネルギーは、プロファイルのピークが、必要に応じて、例えば半導体本体１の表面の約２〜６ｎｍ下に位置付けられるようなものである。この位置は、非常によく制御されることができ、注入種、ゲートの高さ、酸化物の厚さ、及びハードマスクの使用に依存する。ピークレベルのところでのチャネルドーピングは、約１×１０１８ａｔ／ｃｍ３であるべきである。アニールは、ドーパント不純物を活性化のためにこの段階で実施されてもよく、又、ソース／ドレインのアニールと共に後段階で実施されてもよい。
【００２１】
プロセスは、ゲートのパターン形成に続く（図３を参照）。例えば熱二酸化シリコンからなる誘電体層５、及びゲート領域層５が形成され、マスク３５が、形成されるべき第１のゲート領域５の位置に置かれる。
【００２２】
層５、６のエッチング後（図４を参照）、傾斜のない２回の注入４１、４２が続く。最初に、一般にゲルマニウムを用いるプレアモルファス化注入４１が実施される。ドーズ量は２×１０１４〜１×１０１５ａｔ／ｃｍ２の範囲であり、エネルギーは８〜２０ｋｅＶである。次に、例えばヒ素を用いたドーパント注入４２が実施される。ドーズ量は例えば１×１０１５ａｔ／ｃｍ２であり、エネルギーは例えば１ｋｅＶである。この例と同様にＮＭＯＳＴの場合、Ａｓ及びＳｂが自己アモルファス化種であるので、プレアモルファス化工程は省かれてもよい。
【００２３】
その後（図５を参照）、ＳＰＥ（＝固相エピタキシ）工程など、低サーマルバジェットの無拡散アニール工程が続く。これは、ドーパントがプレアモルファス化された領域の外側に拡散せずに、（プレアモルファス化工程によって画定された）ソース及びドレイン領域２、３を活性化するものである。得られる接合部は、高度に活性化され、側面方向に非常に急峻（約１ｎｍ／ｄｅｃａｄｅ）である。
【００２４】
次に（図６を参照）、基板転写工程が施され、接着剤層２５を用いて、例えばガラスからなる更なる基板１２に半導体本体１が取り付けられる。基板１１及び分離層１５が、エッチングプロセス及び化学機械研磨によって除去される。この時点で、電気化学エッチング、例えばＫＯＨ水溶液が施される。その結果として、ここではｐ型のチャネル領域４と、明らかにｎ＋＋ドープのソース及びドレイン領域２、３との間に形成されたばかりの接合部まで下方にエッチングして、レトログレード・ドーピングプロファイルのピーク９の下部にあるチャネル領域４の、ドープされていない、又は、非常に軽くドープされた部分が除かれる。エッチングストップ領域９が、チャネル領域４のレトログレード・ドーピングのｐ＋ドーピング濃度レベルであり、従って、第１のゲート領域５の下に、例えば１ｎｍ以内で明確に定義された、約２〜６ｎｍ厚さのチャネル領域４を残す。
【００２５】
この時点（７を参照）から、プロセスは、第２の誘電体層１８の堆積、並びに、第２のゲート領域７用の材料での凹所２０の充填に続く。ソーイングのような分離技術を用いて、例えばＭＯＳ又はＣＭＯＳ  ＩＣを備える個々の装置１０が得られる。もちろん、バイポーラトランジスタのような他の能動又は受動素子が、同様に集積されてよい。
【００２６】
本発明が、本明細書において説明された例に限定されず、本発明の範囲内で、多くの変形形態及び変更形態が可能であることが、当業者には明らかとなろう。
【００２７】
例えば、様々な層及び領域に、他の材料、組成及び厚さが使用されてよい。半導体本体には、Ｇｅ、ＧａＡｓ或いは他の半導体材料又はそうした材料の合金を備えることができる。ゲート領域は、多結晶シリコンを備えることができるが、金属ゲートとして形成されてもよい。
【図面の簡単な説明】
【００２８】
【図１】二重ゲートＭＯＳＴを備える半導体装置の、本発明による方法を用いた装置の製造プロセスのある段階での断面図である。
【図２】二重ゲートＭＯＳＴを備える半導体装置の、本発明による方法を用いた装置の製造プロセスのある段階での断面図である。
【図３】二重ゲートＭＯＳＴを備える半導体装置の、本発明による方法を用いた装置の製造プロセスのある段階での断面図である。
【図４】二重ゲートＭＯＳＴを備える半導体装置の、本発明による方法を用いた装置の製造プロセスのある段階での断面図である。
【図５】二重ゲートＭＯＳＴを備える半導体装置の、本発明による方法を用いた装置の製造プロセスのある段階での断面図である。
【図６】二重ゲートＭＯＳＴを備える半導体装置の、本発明による方法を用いた装置の製造プロセスのある段階での断面図である。
【図７】二重ゲートＭＯＳＴを備える半導体装置の、本発明による方法を用いた装置の製造プロセスのある段階での断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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