(57)【要約】【課題】多元入力多元出力チャネルのための低密度パリティ・チェック・コードのコード設計及びインプリメンテーション改善。【解決手段】ＬＤＰＣコードを設計するための方法及びシステムが開示される。本発明にしたがった方法は、複数の並列積算エンジンを配置すること、複数の並列積算エンジンの数はＭに等しい、複数の並列積算エンジンを使用して第１のセットの特定のパリティ・ビット・アドレスにおいて１番目の情報ビットを積算すること、第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させること、Ｍ＋１個の情報ビットに達するまで特定のパリティ・ビット・アドレスから予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて引き続く情報ビットを積算すること、複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて次のＭ個の情報ビットを積算すること、第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させること、及び情報ビットが使い果たされるまでアドレスを積算すること及び増加させることを繰り返すこと、を具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
同報通信システムにおいて複数の情報ビットを備えるデータを符号化するために使用する低密度パリティ・チェック（ＬＤＰＣ）コードを設計するための方法、該方法は下記を具備する：
ａ）複数の並列積算エンジンを配置すること、ここにおいて、該複数の並列積算エンジンの数はＭに等しい；
ｂ）該複数の並列積算エンジンを使用して第１のセットの特定のパリティ・ビット・アドレスにおいて１番目の情報ビットを積算すること；
ｃ）該第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させること；
ｄ）Ｍ＋１個の情報ビットに達するまで該特定のパリティ・ビット・アドレスから予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて引き続く情報ビットを積算すること；
ｅ）該複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて次のＭ個の情報ビットを積算すること；
ｆ）該第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して該予め決められたオフセットだけ増加させること；及び
情報ビットが使い果たされるまで（ｅ）から（ｆ）を繰り返すこと。
【請求項２】
請求項１の方法、ここにおいて、該ＬＤＰＣコードは、多元入力、多元出力（ＭＩＭＯ）システムにおいて使用される。
【請求項３】
請求項２の方法、ここにおいて、該予め決められたオフセットは、コードに依存する。
【請求項４】
請求項３の方法、該方法は、直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによって該パリティ・ビットを積算することをさらに備える。
【請求項５】
請求項４の方法、ここにおいて、該ＬＤＰＣコードは、ＬＤＰＣ符号器において使用される。
【請求項６】
請求項５の方法、ここにおいて、Ｍは４００である。
【請求項７】
請求項５の方法、ここにおいて、該ＬＤＰＣコードは、ショート・ブロック長コードである。
【請求項８】
同報通信システムにおいて複数の情報ビットを備えるデータをコード化するために使用する低密度パリティ・チェック（ＬＤＰＣ）コーダ、該コーダは下記を具備する：
複数の並列積算エンジン、ここにおいて、該複数の並列積算エンジンの数はＭに等しい；及び
パリティ・ビット・チェック行列、ここにおいて
１番目の情報ビットは、該複数の並列積算エンジンを使用して第１のセットの特定のパリティ・ビット・アドレスにおいて積算される；
該第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対する該パリティ・ビット・アドレスは、各新しい情報ビットに対して予め決められたオフセットだけ増加される；
引き続く情報ビットは、Ｍ＋１個の情報ビットに達するまで該特定のパリティ・ビット・アドレスから該予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて積算される；
次のＭ個の情報ビットは、該複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて積算される、ここにおいて、該第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対する該パリティ・ビット・アドレスは、各新しい情報ビットに対して該予め決められたオフセットだけ増加される；及び
該複数の情報ビット中の各情報ビットは、該複数の情報ビット中の全ての情報ビットが積算されるまで、特定のパリティ・ビット・アドレス及び予め決められたオフセットの追加のセットを使用して積算される。
【請求項９】
請求項８のシステム、ここにおいて、該ＬＤＰＣコードは、多元入力、多元出力（ＭＩＭＯ）システムにおいて使用される。
【請求項１０】
請求項９のシステム、ここにおいて、該予め決められたオフセットは、コードに依存する。
【請求項１１】
請求項１０のシステム、該システムは、直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによって該パリティ・ビットを積算することをさらに備える。
【請求項１２】
請求項１１のシステム、ここにおいて、該ＬＤＰＣコードは、ＬＤＰＣ符号器において使用される。
【請求項１３】
請求項１２の方法、ここにおいて、Ｍは４００である。
【請求項１４】
請求項１２の方法、ここにおいて、該ＬＤＰＣコードは、ショート・ブロック長コードである。
【請求項１５】
複数の情報ビットを備えるデータを符号化するために使用する低密度パリティ・チェック（ＬＤＰＣ）コードを設計するための方法、該方法は下記を具備する：
ａ）複数の並列積算エンジンを使用する第１のセットの特定のパリティ・ビット・アドレスにおいて該複数の並列積算エンジンを使用して１番目の情報ビットを積算すること；
ｂ）該第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させること；
ｃ）情報ビットが該複数の並列積算エンジンの数に等しいインデックス数を有するようになるまで該特定のパリティ・ビット・アドレスから予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて引き続く情報ビットを積算すること；
ｄ）該複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて該複数の並列積算エンジン情報ビットの次の数を積算すること；及び
ｅ）該第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して該予め決められたオフセットだけ増加させること；ここにおいて
該複数の情報ビット中の各情報ビットは、該複数の情報ビット中の全ての情報ビットが積算されるまで、特定のパリティ・ビット・アドレス及び予め決められたオフセットの追加のセットを使用して積算される。
【請求項１６】
請求項１５の方法、ここにおいて、該ＬＤＰＣコードは、多元入力、多元出力（ＭＩＭＯ）システムにおいて使用される。
【請求項１７】
請求項１６の方法、ここにおいて、該予め決められたオフセットは、コードに依存する。
【請求項１８】
請求項１７の方法、該方法は、直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによって該パリティ・ビットを積算することをさらに備える。
【請求項１９】
請求項１８の方法、ここにおいて、Ｍは４００である。
【請求項２０】
請求項１８の方法、ここにおいて、該ＬＤＰＣコードは、ショート・ブロック長コードである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にディジタル信号配信システムに係り、そして特に、ディジタル信号配信システム内部の多元入力、多元出力チャネルのための低密度パリティ・チェック（ＬＤＰＣ：Low Density Parity Check）コードの設計及びインプリメンテーションに関する。
【背景技術】
【０００２】
情報の無線周波数（ＲＦ：Radio Frequency）伝送は、ありふれたものになってきている。一般的に、１つの送信アンテナは、１又はそれより多くの受信アンテナによって受信されることができる信号を送る。そのようなシステムの例は、衛星テレビ放送、ラジオ、及びセルラ電話機システムのような、衛星同報通信を含む。
【０００３】
そのようなシステムの使用の容易性のために、そのようなシステムを経由する高速データ転送に対して益々増大している要求が、生じてきている。画像、音声及びその他に関する大量のデータの転送を必要とする無線インターネット・アクセスは、単一送信アンテナ・システムを介して大きなスループットを必要とする。これらのシステムの多くは、今やそれらのデータ・スループット限界に到達し、そのようなサービスが望まれている地域内で無線データ転送を提供することを困難にしている。
【０００４】
多元入力多元出力（ＭＩＭＯ：Multi Input Multi Output）システムを取り入れる現在の動きがあり、それはデータ・スループットを増加させるために複数の送信アンテナ及び複数の受信アンテナを採用する。ＭＩＭＯシステムの例は、無線ローカル・エリア・ネットワーク（ＬＡＮ：Local Area Network）、ブルートース（Bluetooth（登録商標））ネットワーク、及び高速無線（Ｗｉ−Ｆｉ）ネットワークである。ＭＩＭＯシステムは、さらなるデータを１つの場所から別の１つの場所に伝送するために複数の信号パスを使用し、それは標準的なシステムでは、マルチパス・エラー及び干渉を生じさせるはずである。適切に伝送するためそして受信機においてＭＩＭＯ伝送されたデータを引き続いて結合し直すためのアルゴリズムは、適切に機能させるために取り入れられる必要がありそしてそのようなシステムのためのＭＩＭＯデータとともに伝送される必要がある。
【０００５】
ＭＩＭＯシステムは、単一送信アンテナ・システムのスペクトル効率と比較してスペクトル効率を理論的に２倍にする。単一送信アンテナ・システムと全く同じように、ＭＩＭＯシステムにおけるデータ・フレームは、それらが互いに干渉するような方法でコード化され、そしてＭＩＭＯ受信機は、どのデータのパケットが先に送られたかを見分けられない、又は与えられたフレーム内のデータが積極的な干渉又は消極的な干渉によって破損されたかどうかを見分けられない。そのような干渉は、“同一チャネル”干渉と呼ばれ、そこでは１つのチャネルのデータが、別の１つのチャネルのデータの受信及び復調と干渉する。実際的なアプリケーションにおいて、同一チャネル干渉は、同様に、ＭＩＭＯシステム内の別のスポット伝送ビーム又は別のシステム・オペレータの伝送から生じることがある。ＭＩＭＯシステムがより多くのデータを伝送するので、複数のデータ・パケット間の干渉は、増加するはずであり、そしてその意味で信号受信の品質が劣化するはずである。
【０００６】
送信システムが伝送されたデータを適正に復号化することを確実にするために、エラー訂正コード、特に順方向エラー訂正（ＦＥＣ：Forward Error Correction）コードが使用される。しかしながら、ＭＩＭＯシステムでは、ＦＥＣコードは、これらのコードが互いに干渉する可能性のために、ランダムに選択されることができない。
【０００７】
従来から、そのような干渉の負の効果は、多くの送信機及び受信機に割り当てられる周波数割り当てを改めることによって最小化されてきている。しかしながら、周波数が規格によって固定されているので、周波数再割り当て又は周波数再使用は、ある点を越えて問題を軽減できない。
【０００８】
したがって、同報通信システムにおいて干渉を最小にするためにこの技術における必要性があることが予見される。同様に、ＭＩＭＯシステムにおいてＦＥＣコードの適正な選択のためにこの技術における必要性があることも予見される。
【発明の開示】
【０００９】
［発明のサマリー］
従来技術における制約を最小にするために、そして本明細書を読みそして理解するとともに明らかになってくるその他の制約を最小にするために、本発明は、ＬＤＰＣコードを設計するための方法及びシステムを開示する。本発明にしたがった方法は、複数の並列積算エンジンを配置すること、該複数の並列積算エンジンの数はＭに等しい、該複数の並列積算エンジンを使用して第１のセットの特定のパリティ・ビット・アドレスにおいて１番目の情報ビットを積算すること、該第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させること、Ｍ＋１個の情報ビットに達するまで該特定のパリティ・ビット・アドレスから予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて引き続く情報ビットを積算すること、該複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて次のＭ個の情報ビットを積算すること、該第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して該予め決められたオフセットだけ増加させること、及び情報ビットが使い果たされるまでアドレスを積算すること及び増加させることを繰り返すこと、を具備する。
【００１０】
本方法は、多元入力、多元出力（ＭＩＭＯ）システムにおける該ＬＤＰＣコードの使用、ＬＤＰＣ符号器における使用、Ｍが４００であるように規定すること、コードに依存する該予め決められたオフセットを有すること、及び直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによって該パリティ・ビットを積算すること、をオプションとして含むことができる。
【００１１】
本発明にしたがったシステムは、複数の並列積算エンジン、該複数の並列積算エンジンの数はＭに等しい、及びパリティ・ビット・チェック行列、を具備する、ここにおいて、１番目の情報ビットは、該複数の並列積算エンジンを使用して第１のセットの特定のパリティ・ビット・アドレスにおいて積算され、該第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対する該パリティ・ビット・アドレスは、各新しい情報ビットに対して予め決められたオフセットだけ増加され、引き続く情報ビットは、Ｍ＋１個の情報ビットに達するまで該特定のパリティ・ビット・アドレスから該予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて積算され、次のＭ個の情報ビットは、該複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて積算され、ここにおいて、該第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対する該パリティ・ビット・アドレスは、各新しい情報ビットに対して該予め決められたオフセットだけ増加される、及び該複数の情報ビット中の各情報ビットは、該複数の情報ビット中の全ての情報ビットが積算されるまで、特定のパリティ・ビット・アドレス及び予め決められたオフセットのさらなるセットを使用して積算される。
【００１２】
本システムは、多元入力、多元出力（ＭＩＭＯ）システムにおける該ＬＤＰＣコードの使用、ＬＤＰＣ符号器又は復号器における使用、Ｍが４００であるように規定すること、コードに依存する該予め決められたオフセットを有すること、及び直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによって該パリティ・ビットを積算すること、をオプションとして含むことができる。
【００１３】
本発明にしたがった別の１つの方法は、複数の並列積算エンジンを使用する第１のセットの特定のパリティ・ビット・アドレスにおいて該複数の並列積算エンジンを使用して１番目の情報ビットを積算すること、該第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させること、情報ビットが該複数の並列積算エンジンの数に等しいインデックス数を有するようになるまで該特定のパリティ・ビット・アドレスから予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて引き続く情報ビットを積算すること、該複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて次の数の該複数の並列積算エンジン情報ビットを積算すること、及び該第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して該予め決められたオフセットだけ増加させること、を具備する、ここにおいて、該複数の情報ビット中の各情報ビットは、該複数の情報ビット中の全ての情報ビットが積算されるまで、特定のパリティ・ビット・アドレス及び予め決められたオフセットの追加のセットを使用して積算される。
【００１４】
本方法は、多元入力、多元出力（ＭＩＭＯ）システムにおける該ＬＤＰＣコードの使用、ＬＤＰＣ符号器及びＬＤＰＣ復号器における使用、Ｍが４００であるように規定すること、コードに依存する該予め決められたオフセットを有すること、及び直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによって該パリティ・ビットを積算すること、をオプションとして含むことができる。
【００１５】
他の特徴及び利点は、請求されそして開示されたシステム及び方法に内在する、又は以下の詳細な説明及びその添付された図面から当業者に明らかになるであろう。
【００１６】
［好ましい実施形態の詳細な説明］
ここで図面を参照し、図面では同じ参照符号が全体を通して対応する部分を表示する。
【００１７】
以下の記載では、参照は添付された図面に対してなされ、図面は本発明の一部を形成し、そして説明のために、本発明の複数の実施形態を示す。他の実施形態が利用されることができ、そして構造的な変更が本発明の範囲から逸脱しないで行なわれ得ることが、理解される。
【００１８】
概要
本発明は、低密度パリティ・チェック（ＬＤＰＣ：Low Density Parity Check）コードを使用して、本発明のＬＤＰＣコードを発生させるためそして復号するために必要な回路の複雑性を過度に増加させることなく、ＭＩＭＯシステムの数ｄＢの理論的な制限の中で、ＭＩＭＯシステムの性能を向上させる。
【００１９】
ＬＤＰＣコードは、１９６２年にギャラガー（Gallager）により見出されたが、効率的なインプリメンテーションのために完全に発達していなかった当時、技術として数１０年にわたり大きく注目されなかった。ターボ・コードの反復復号化の成功によって動機付けられ、ＬＤＰＣコードは、１９９５年に再導入され、この課題に大きな関心とアクティビティを発生させている。ターボ・コードとは異なり、ＬＤＰＣコードは、容易に並列化可能な復号アルゴリズムを有し、それは付加、比較及びテーブル・ルックアップのような単純な動作からなる。復号化アルゴリズム及び複合化操作の単純さにも拘らず、設計上の課題は、“ランダムに”分布されたビット・ノードとチェック・ノードとの間の通信をどのようにして確立するかである。
【００２０】
コードの論理ノード数と同じ程度に回路中に多くの物理ノードがある完全並列アーキテクチャは、複数のノード間の相互接続の複雑性のためにブロック・サイズが増加するにつれて急速に実行不可能になってきている。しかしながら、少数の物理ノードが全ての論理ノードを取り扱うために再使用される部分並列アーキテクチャに関して、主な問題は、高速アプリケーションにおいてメモリから十分に早く、処理中に論理ノードのために関係する情報をアクセスすることである。
【００２１】
マルチ・アンテナ入力マルチ・アンテナ出力システムは、マルチパス・フェーディング・チャネルを克服するための効果的な方法として最近人気を得てきている。空間−時間コードが、これらのシステムに対するダイバーシティそしてコーディング・ゲインを最大にするために導入された。しかしながら、ほどほどの複雑性の空間−時間コードにより配信されるコーディング・ゲインは、十分ではない。その結果、空間−時間コードの性能は、達成できるものからかけ離れたものになる。
【００２２】
本発明は、空間−時間コードをＬＤＰＣコードで置き換えて、ＭＩＭＯシステムの性能を向上させる。その上、本発明は、データ・スループットを増加させそして性能を向上させるためにそのようなシステムに対する適正なＬＤＰＣコードを発生させるための方法を説明する。
【００２３】
システム図
図１は、本発明のＬＤＰＣコード化されたＭＩＭＯシステムのシステム・ブロック図を図示する。
【００２４】
送信機１００及び受信機２００が、ＭＩＭＯシステム中に示される。送信機１００の内部には、ＬＤＰＣ符号器１０２、変調器１０４、及び直列から並列へのモジュール１０６があり、直列から並列へのモジュール１０６はマルチ・アンテナ・フィード１０８を供給する。受信機２００の内部には、マルチ・アンテナ・フィード２０２があり、それは検出器２０４へ入力され、検出器２０４はＬＤＰＣ復号器２０６と通信する。その上、直交周波数分割多重化回路及び他の回路が、本発明の範囲に影響を与えることなく、変調器／検出器とチャネルとの間に挿入されることができる。
【００２５】
ＭＩＭＯシステムのために、本発明のＬＤＰＣ符号器１０２及びＬＤＰＣ復号器２０６は、他のＦＥＣ（例えば、ターボ・コード）発生器を置き換える。しかしながら、ＬＤＰＣコードの潜在的な複雑性のために、本発明は、ＭＩＭＯシステム内の使用のために特有な方法でＬＤＰＣコードを発生させる。
【００２６】
ＭＩＭＯシステムのような同報通信アプリケーションにおいて、連続モード受信機が広く使用される。低い信号対ノイズ（ＳＮＲ：signal-to-noise）環境において良好に機能するコードは、（例えば、キャリア位相及びキャリア周波数の）同期に関してこれらの受信機１０５と調和しない。多くのディジタル同報通信システムは、それらの同期化プロセスのためにフレーム構造中の通常のオーバーヘッド・ビットのシンボルを超える追加のトレーニング・シンボルの使用を必要とする。オーバーヘッドの増加は、信号対ノイズ（ＳＮＲ）が低い場合に特に必要とされる、そのような環境は、高性能コードが高次変調とともに使用される場合が代表的である。古くから、連続モード受信機は、フィードバック制御ループを利用して、キャリア周波数及びキャリア位相を捕捉しそして追跡観測する。単にフィードバック制御ループに基づいたそのようなアプローチは、強い無線周波数（ＲＦ：Radio Frequency）位相ノイズ及び熱ノイズの影響を受けやすく、全体の受信機性能に高周期スリップ・レート及びエラー・フロアを生じさせる。それゆえ、これらのアプローチは、限定された捕捉範囲及び長い捕捉時間に加えて、ある性能目標に対するトレーニング・シンボルに関するオーバーヘッドを増加させることによって負荷を大きくさせる。さらに、これらの従来の同期化技術は、特定の変調体系に依存し、それによって変調体系の使用の際の柔軟性を損なわせる。
【００２７】
ＬＤＰＣコード又はＦＥＣコード若しくは送信機１００によって発生されたコードは、いずれかの性能損失を招くことなく高速インプリメンテーションを容易にする。送信機１００から出力されるこれらの構造化されたＬＤＰＣコードは、変調体系（例えば、８ＰＳＫ）に起因してチャネル・エラーに対して既に弱点があるビット・ノードへの小数のチェック・ノードの割り当てを回避する。そのようなＬＤＰＣコードは、ターボ・コードとは異なり並列化されることが可能な復号プロセスを有する、それは付加、比較及びテーブル・ルックアップのような単純な動作を都合の良いことに含む。その上、注意深く設計されたＬＤＰＣコードは、エラー・フロアのどんな兆候、例えば、信号対ノイズ比が例え増加してもエラーが減少しないこと、を示さない。もしエラー・フロアが存在するようになるならば、例えば、ボーズ／チャウドゥーリ／ホッケンガム（ＢＣＨ：Bose/Chaudhuri/ Hocqenghem）コード又は他のコードのような、別の１つのコードを使用する可能性があり、そのようなエラー・フロアを顕著に抑制する。
【００２８】
本発明の１つの実施形態にしたがって、送信機１００は、本明細書中に以下に説明されるような比較的簡単な符号化技術を使用して、パリティ・チェック行列に基づいてＬＤＰＣコードを発生する、パリティ・チェック行列はＭＩＭＯシステム内の受信機２００と通信するために復号の間の効率的なメモリ・アクセスを容易にする。
【００２９】
送信機１００は、ＬＤＰＣ符号器１０２を使用し、それは情報ソースからの入力１１０を受け入れ、そして受信機２００におけるエラー訂正処理に適したより高い冗長性のコード化された情報ストリームを出力する。情報ソースは、別々のアルファベット、Ｘ、からｋ個の信号を発生する。ＬＤＰＣコードは、パリティ・チェック行列を用いて規定される。ＬＤＰＣコードを符号化することは、一般に、発生器行列を規定することを必要とする。
【００３０】
ＬＤＰＣ符号器２０３は、入力１１０を使用して信号を発生し、そしてパリティ・チェック行列上に構造を強制的に与えることによってパリティ・チェック行列だけを使用させる簡単な符号化技術を使用して、変調器２０５にこれらの信号を渡す。具体的に、制約が、行列のある部分を束縛することによってパリティ・チェック行列に置かれる。そのような制約は、結果として無視できる程度の性能損失になり、そしてそれゆえ、魅力的なトレード・オフを与える。
【００３１】
送信概要
図１に示されたように、ｎＴ個の送信アンテナ１０８及びｎＲ個の受信アンテナ２０２がある。１つのチャネルに対する送信は、ｒ＝Ａｓ＋ｎとして表される。ここで、
ｓ＝［ｓ１，ｓ１２，．．．，ｓｎＴ］は、送信されたシンボル・ベクトルであり、
ｒ＝［ｒ１，ｒ１２，．．．，ｒｎＴ］は、受信されたシンボル・ベクトルであり、
【数１】
2008510377.tif 000003
【００３２】
は、複数のアンテナの各対間の複素フェード値行列である、ここで、｜ａｉ，ｊ｜はレイリー分布されると仮定される。そして、
ｎは、平均白色ガウス・ノイズ（ＡＷＧＮ：Average White Gaussian Noise）ベクトルである。
【００３３】
引き続くチャネル使用のＡ行列に関して、興味がある２つの極端ケースがある、すなわち、Ａが各チャネル使用に対して独立して変化する場合（すなわち、理想的なインターリービング）、及びＡがＦＥＣフレーム全体にわたり一定である場合（すなわち、擬似スタティック・フェーディング）である。
【００３４】
本発明は、上に記載された線形代数を用いて説明されたようにＭＩＭＯチャネルに対して特有のＬＤＰＣコードを適用する。ＭＩＭＯチャネル内部でＬＤＰＣコードの高性能を維持し、一方で可能性のあるＬＤＰＣコードのサブセットの容易なメモリ・アクセスを維持することは、コード選択の重要な特徴（feature）である。
【００３５】
ＬＤＰＣコードの設計及びコンステレーション・ビット・ラベリング（Labeling）
図２は、本発明のパリティ・チェック行列の部分行列を説明する。
【００３６】
本発明は、ＬＤＰＣコードのパリティ・チェック行列を制限し、下記の通りである。
【００３７】
Ｍ個のビット・ノードのグループに関して、もし次数（degree）の１番目のビット・ノードに接続されたチェック・ノード、例えばｄν、がａ１，ａ２，．．．，ａｄν，として番号を付けられるのであれば、
ｉ番目のビット・ノード（i≦Ｍ）に接続されたチェック・ノードは、次のように番号を付けられる、
｛ａ１＋（ｉ−１）ｑ｝ｍｏｄ（Ｎ−Ｋ），｛ａ２＋（ｉ−１）ｑ｝ｍｏｄ（Ｎ−Ｋ），  
．．．，｛ａｄν＋（ｉ−１）ｑ｝ｍｏｄ（Ｎ−Ｋ）
ここで、Ｎ−Ｋ＝チェック・ノードの総数であり、そしてｑ＝（Ｎ−Ｋ）／Ｍである。
【００３８】
Ｍ個のビット・ノードの次のグループに関して、グループの１番目のビット・ノードに接続されたチェック・ノードは、一般にランダムに選択され、その結果終わりには、１つ低い次数を有する１つのチェック・ノードを除いて、全てのチェック・ノードが同じ次数を有する。その上、本発明は、これらのフリーな定数ａ１，ａ２，．．．，ａｄν、すなわち、Ｍ個の各グループ内の１番目のビット・ノードに接続されたチェック・ノード、全体にわたるランダム検索を含む、その結果、結果としてのＬＤＰＣコードがＭＩＭＯチャネル上で最適性能を有する。その上、パリティ・チェック行列２０８に強制的に与えられた構造は、効果的なメモリ・アクセスに導く。
【００３９】
上記の制約に加えて、パリティ・チェック行列は、Ｈ（Ｎ−Ｋ）ｘＮ＝［Ａ（Ｎ−Ｋ）ｘＫＢ（Ｎ−Ｋ）ｘ（Ｎ−Ｋ）］、の形式であるように制限される。ここで、Ｂは、図２に示されたように、階段の下側三角形であり、言い換えると、Ａ＝［ａｍｎ］部分行列２０８だけが前の段落にしたがって選択される。Ｂ部分行列２０８の構造から、１番目のチェック・ノードは、他のものよりも１つ低い次数を有する。
【００４０】
その上、本発明のＬＤＰＣ符号器１０２は、サイズｋの内の情報ブロックｉ、例えば、ｉ＝（ｉ０，ｉ１，．．．，ｉｋ−１）、を、サイズｎのコードワードｃ、例えば、ｃ＝（ｉ０，ｉ１，．．．，ｉｋ−１，ｐ０，ｐ１，．．．，ｐｎ−ｋ−１）上へと対称的に符号化する。コードワードの伝送は、与えられた順番でｉ０から始まりそしてｐｎ−ｋ−１で終わる。ｎ個のコードワード・ビットは、ｎ／Ｃのコンステレーション・マップに最初にマッピングされ、そこでは２Ｃがコンステレーション・サイズである。変調されたシンボルは、その後、ｎ／（Ｃ×ｎＴ）チャネル使用に際してｎＴ個の送信アンテナを経由して送られる。ＬＤＰＣコード・パラメータ（ｎ，ｋ）は、種々のコード・レートに対して表１に与えられる。対応する次数を有するビット・ノードの数は、表２に示される。
【００４１】
符号器１０２のタスクは、ｋ個の情報ビット、（ｉ０，ｉ１，．．．，ｉｋ−１）、の各ブロックに対してｎ−ｋ個のパリティ・ビット（ｐ０，ｐ１，．．．，ｐｎ−ｋ−１）を決定することである。並列エンジンの数が選択され、そして各並列エンジンは、特定のパリティ・ビット・アドレスにおいて情報ビットを積算する。例えば、そして限定するのではなく、４００個の並列エンジンが選択されることができる。より多くの又はより少ない並列エンジンが、本発明の範囲から逸脱することなく選択されることが可能である。
【００４２】
最初に、パリティ・ビットはゼロに初期化される、すなわち、ｐ０＝ｐ１＝．．．＝ｐｎ−ｋ−１＝０。
【００４３】
次に、１番目の情報ビット、ｉ０、が、情報ビット中の各増加に対するコード・レートに依存するオフセットで、特定のパリティ・ビット・アドレスにおいて、すなわち、表４から表６の第１行に指定されたそれらのパリティ・ビット・アドレスにおいて、積算される。他のパリティ・ビット・アドレス及びオフセットは、本発明の範囲から逸脱することなく使用されることができる。例えば、レート２／３（表４）に関して、積算は次のようである：  
【数２】
2008510377.tif 000004
【００４４】
ここで、全ての加算は、汎用高速加算（２）（ＧＦ（２）；Generic Fast addition）フォーマットである。
【００４５】
この例を続けて、次の３９９個の情報ビットに対する積算は、パリティ・ビット・アドレス｛ｘ＋ｍ  ｍｏｄ４００×ｑ｝ｍｏｄ（ｎ−ｋ）においてｉｍ，ｍ＝１，２，．．．，３９９の積算値ｉｍで行われる。ここで、ｘは１番目のビットｉ０に対応するパリティ・ビット・アキュムレータのアドレスを表し、そしてｑは表３に指定されたコード・レートに依存するオフセット定数である。
【００４６】
この例を続けると、レート２／３に対してｑ＝１０である。同じように例えば情報ビットｉ１に関して、積算は、次式のようなオフセット・パリティ・ビット・アドレス位置において行われる：  
【数３】
2008510377.tif 000005
【００４７】
そのような積算は、その後、オフセット・パリティ・ビット行列位置において４００個の並列エンジンによって処理されるとして次の４００個の情報ビットに対して生じる。
【００４８】
並列エンジンの各々に対して１番目のセットの積算が完了すると、処理される必要がある追加の情報ビットがあるはずである。この例では、４００個の並列エンジンがあり、そして４０１番目の情報ビットに達すると、積算は、同様に生じる必要がある。
【００４９】
４０１番目の情報ビット、すなわち、ｉ４００に関して、本発明は、積算が行われる場所の位置を切り替える。並列エンジン計算の次の数に対するパリティ・ビット・アキュムレータのアドレスは、表４から表７の２行目に与えられている。同様な方法で、引き続く３９９個の情報ビットｉｍ，ｍ＝４０１，４０２，．．．，７９９に対するパリティ・ビット・アキュムレータのアドレスは、式｛ｘ＋ｍ  ｍｏｄ４００×ｑ｝ｍｏｄ（ｎ−ｋ）を使用して得られる。ここで、ｘは情報ビットｉ４００に対応するパリティ・ビット・アキュムレータのアドレスを表す、すなわち、表４から表７の２行目の構成要素である。
【００５０】
同様な方法で、４００個の新たな情報ビットの各グループに対して、表４から表７からの新たな行がパリティ・ビット・アキュムレータのアドレスを見つけるために使用される。全ての情報ビットが使い果たされた後で、最終のパリティ・ビットは、次のように得られる。
【００５１】
ｉ＝１で始まる次の動作を連続して実行する、すなわち、  
【数４】
2008510377.tif 000006
【００５２】
ｉ＝１，２，．．．，ｎ−ｋ−１、そしてｐｉ，ｉ＝０，１，．．．，ｎ−ｋ−１は、パリティ・ビットｐｉに等しい。
【００５３】
ＬＤＰＣ符号化されたビットは、２次元インターリーバ行列を列ごとに埋める。行列は、８−ＰＳＫ変調に対して３列、１６−ＱＡＭ変調に対して４列、３２−ＱＡＭ変調に対して５列、そして６４−ＱＡＭ変調に対して６列を有する。次に、行列の各行は、図３Ａから図３Ｃのビット・ラベリングにしたがってコンステレーション・シンボルにマッピングされる。ＱＰＳＫインターリービングなしで、実行される。インターリービングのスパンは、１ＬＤＰＣフレーム長である。
【００５４】
受信機において、ＬＤＰＣ復号器及び検出器は、ソフト情報をやり取りすることを繰り返して、性能を向上させる。検出器繰り返しは、３ＬＤＰＣ復号器繰り返し毎にその後で実行される。
【００５５】
性能結果
図３Ａ−図３Ｃは、本発明の性能のシミュレーションを図示する。
【００５６】
本発明のコードの性能結果が、図３Ａ−図３Ｂに示される。図３Ａは、レート３／４で３２−ＱＡＭコードを使用して、３個の送信アンテナ及び３個の受信アンテナを有するＭＩＭＯシステムにおける擬似スタティック・フェーディング・チャネルのシミュレートされた性能３００を示し、比較のために示されたシャノン容量３０２とともに示す。
【００５７】
図３Ｂは、レート２／３で６４−ＱＡＭコードを使用して、４個の送信アンテナ及び４個の受信アンテナを有するＭＩＭＯシステムにおける擬似スタティック・フェーディング・チャネルのシミュレートされた性能３０４を示し、比較のために示されたシャノン容量３０６とともに示す。図３Ｃは、レート１／２でＱＰＳＫコードを使用して、４個の送信アンテナ及び４個の受信アンテナを有するＭＩＭＯシステムにおける擬似スタティック・フェーディング・チャネルのシミュレートされた性能３０８を、比較のために示されたシャノン容量３１０とともに示す。
【００５８】
本発明の繰り返しＬＤＰＣ復号器／ＭＩＭＯ検出器の性能は、ＦＥＲ＝１０−２においてシャノン限界から約１．５ｄＢ離れている。
【００５９】
図４Ａ−図４Ｃは、本発明のショート・ブロック長ＬＤＰＣコードの性能のシミュレーションを図示する。
【００６０】
チャネルが非常にゆっくりとフェーディングするある種の無線ＬＡＮアプリケーションに関して、ＬＤＰＣ復号器２０６によって発生されたコードのブロック長が増加することは、余分な複雑さを正当化するほど十分に良い性能をもたらさないことがある。これらのシナリオでは、完全な並列復号化アーキテクチャを用いるショート・ブロック長ＬＤＰＣコードが好ましいことがある。表８及び表９は、レート１／２及び２／３を有する２つのＬＤＰＣコードのパリティ・チェック行列を示す。各ケースでのコード長は、Ｎ＝１９２である。表中のｉ番目の行は、ｉ番目のビット・ノードに接続されたチェック・ノードを与える。
【００６１】
フローチャート
図５は、本発明にしたがった方法を説明するフローチャートである。
【００６２】
ボックス５００は、複数の並列積算エンジンの数がＭに等しい複数の並列積算エンジンを配置することを実行することを説明する。
【００６３】
ボックス５０２は、複数の並列積算エンジンを使用して第１のセットの特定のパリティ・ビット・アドレスにおいて１番目の情報ビットを積算することを実行することを説明する。
【００６４】
ボックス５０４は、第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させることを実行することを説明する。
【００６５】
ボックス５０６は、Ｍ＋１個の情報ビットに達するまで、特定のパリティ・ビット・アドレスから予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて引き続く情報ビットを積算することを実行することを説明する。
【００６６】
ボックス５０８は、複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて次のＭ個の情報ビットを積算することを実行することを説明する。
【００６７】
ボックス５１０は、第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させることを実行することを説明する。
【００６８】
ボックス５１２は、情報ビットが使い果たされるまでボックス５０８と５１０を繰り返すことを実行することを説明する。
【００６９】
結論
本発明の好ましい実施形態の記載を結論付ける。本発明の好ましい実施形態のこれまでの記載は、例示及び説明の目的で与えられてきている。開示されたものから本発明を詳細に網羅するように又は限定するように意図されていない。多くの変更及び変形が、上記の教示を考慮して可能である。
【００７０】
本発明は、ＬＤＰＣコードを設計するための方法及びシステムを開示する。本発明にしたがった方法は、複数の並列積算エンジンを配置すること、複数の並列積算エンジンの数はＭに等しい、複数の並列積算エンジンを使用して第１のセットの特定のパリティ・ビット・アドレスにおいて１番目の情報ビットを積算すること、第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させること、Ｍ＋１個の情報ビットに達するまで特定のパリティ・ビット・アドレスから予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて引き続く情報ビットを積算すること、複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて次のＭ個の情報ビットを積算すること、第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させること、及び情報ビットが使い果たされるまでアドレスを積算すること及び増加させることを繰り返すこと、を具備する。
【００７１】
本方法は、多元入力、多元出力（ＭＩＭＯ）システムにおけるＬＤＰＣコードの使用、ＬＤＰＣ符号器における使用、Ｍが４００であるように規定すること、コードに依存する予め決められたオフセットを有すること、及び直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによってパリティ・ビットを積算すること、をオプションとして含む。
【００７２】
本発明にしたがったシステムは、複数の並列積算エンジン、複数の並列積算エンジンの数はＭに等しい、及びパリティ・ビット・チェック行列、を具備する、ここにおいて、１番目の情報ビットは、複数の並列積算エンジンを使用して第１のセットの特定のパリティ・ビット・アドレスにおいて積算される、第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスは、各新しい情報ビットに対して予め決められたオフセットだけ増加される、引き続く情報ビットは、Ｍ＋１個の情報ビットに達するまで特定のパリティ・ビット・アドレスから予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて積算される、次のＭ個の情報ビットは、複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて積算される、ここにおいて、第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスは、各新しい情報ビットに対して予め決められたオフセットだけ増加される、及び複数の情報ビット中の各情報ビットは、複数の情報ビット中の全ての情報ビットが積算されるまで、特定のパリティ・ビット・アドレス及び予め決められたオフセットの追加のセットを使用して積算される。
【００７３】
本システムは、多元入力、多元出力（ＭＩＭＯ）システムにおけるＬＤＰＣコードの使用、ＬＤＰＣ符号器又は復号器における使用、Ｍが４００であるように規定すること、コードに依存する予め決められたオフセットを有すること、及び直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによってパリティ・ビットを積算すること、をオプションとして含む。
【００７４】
本発明にしたがった別の１つの方法は、複数の並列積算エンジンを使用する第１のセットの特定のパリティ・ビット・アドレスにおいて複数の並列積算エンジンを使用して１番目の情報ビットを積算すること、第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させること、情報ビットが複数の並列積算エンジンの数に等しいインデックス数を有するようになるまで特定のパリティ・ビット・アドレスから予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて引き続く情報ビットを積算すること、複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて次の数の複数の並列積算エンジン情報ビットを積算すること、及び第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させる、ことを具備する、ここにおいて、複数の情報ビット中の各情報ビットは、複数の情報ビット中の全ての情報ビットが積算されるまで、特定のパリティ・ビット・アドレス及び予め決められたオフセットの追加のセットを使用して積算される。
【００７５】
本方法は、多元入力、多元出力（ＭＩＭＯ）システムにおけるＬＤＰＣコードの使用、ＬＤＰＣ符号器及び復号器における使用、Ｍが４００であるように規定すること、コードに依存する予め決められたオフセットを有すること、及び直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによってパリティ・ビットを積算すること、をオプションとして含む。
【００７６】
本発明の範囲が、この詳細な説明によって限定されるのではなく、むしろここに添えられた特許請求の範囲及びその等価なものによって特定されるように意図される。上記の明細書、例及びデータは、本発明の構成内容の製造及び使用の完全な説明を提供する。本発明の複数の実施形態が、本発明の精神及び範囲から逸脱することなく行われることが可能であるので、本発明は、添えられた特許請求の範囲及びその等価なものの中に存在する。
【００７７】
［表］
【表１】
2008510377.tif 000007
【表２】
2008510377.tif 000008
【表３】
2008510377.tif 000009
【表４】
2008510377.tif 000010
【表５】
2008510377.tif 000011
【表６】
2008510377.tif 000012
【表７】
2008510377.tif 000013
【表８】
2008510377.tif 000014
【００７８】
2008510377.tif 000015
【００７９】
2008510377.tif 000016
【００８０】
2008510377.tif 000017
【００８１】
2008510377.tif 000018
【００８２】
2008510377.tif 000019
【表９】
2008510377.tif 000020
【００８３】
2008510377.tif 000021
【００８４】
2008510377.tif 000022
【００８５】
2008510377.tif 000023
【００８６】
2008510377.tif 000024
【００８７】
2008510377.tif 000025
【図面の簡単な説明】
【００８８】
【図１】図１は、本発明のＬＤＰＣコード化されたＭＩＭＯシステムのシステム・ブロック図を図示する。
【図２】図２は、本発明のパリティ・チェック行列の部分行列を図示する。
【図３Ａ】図３Ａは、本発明の性能のシミュレーションを図示する。
【図３Ｂ】図３Ｂは、本発明の性能のシミュレーションを図示する。
【図３Ｃ】図３Ｃは、本発明の性能のシミュレーションを図示する。
【図４Ａ】図４Ａは、本発明のショート・ブロック長ＬＤＰＣコードの性能のシミュレーションを図示する。
【図４Ｂ】図４Ｂは、本発明のショート・ブロック長ＬＤＰＣコードの性能のシミュレーションを図示する。
【図４Ｃ】図４Ｃは、本発明のショート・ブロック長ＬＤＰＣコードの性能のシミュレーションを図示する。
【図５】図５は、本発明の具体例の方法を説明するフローチャートを図示する。
【符号の説明】
【００８９】
１００…送信機，１０８…マルチ・アンテナ・フィード，１１０…入力，２００…受信機，２０２…マルチ・アンテナ・フィード，２０８…パリティ・チェック行列。
【図１】
2008510377.tif 000026
【図２】
2008510377.tif 000027
【図３Ａ】
2008510377.tif 000028
【図３Ｂ】
2008510377.tif 000029
【図３Ｃ】
2008510377.tif 000030
【図４Ａ】
2008510377.tif 000031
【図４Ｂ】
2008510377.tif 000032
【図４Ｃ】
2008510377.tif 000033
【図５】
2008510377.tif 000034
【手続補正書】
【提出日】平成19年9月20日(2007.9.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
同報通信システムにおいて複数の情報ビットを備えるデータをコード化するために使用する低密度パリティ・チェック（ＬＤＰＣ）コーダ、該コーダは下記を具備する：
複数の並列積算エンジン、ここにおいて、該複数の並列積算エンジンの数はＭに等しい；及び
パリティ・ビット・チェック行列、ここにおいて
１番目の情報ビットは、該複数の並列積算エンジンを使用して第１のセットの特定のパリティ・ビット・アドレスにおいて積算される；
該第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対する該パリティ・ビット・アドレスは、各新しい情報ビットに対して予め決められたオフセットだけ増加される；
引き続く情報ビットは、Ｍ＋１個の情報ビットに達するまで該特定のパリティ・ビット・アドレスから該予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて積算される；
次のＭ個の情報ビットは、該複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて積算される、ここにおいて、該第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対する該パリティ・ビット・アドレスは、各新しい情報ビットに対して該予め決められたオフセットだけ増加される；及び
該複数の情報ビット中の各情報ビットは、該複数の情報ビット中の全ての情報ビットが積算されるまで、特定のパリティ・ビット・アドレス及び予め決められたオフセットの追加のセットを使用して積算される。
【請求項２】
請求項１のシステム、ここにおいて、該ＬＤＰＣコードは、多元入力多元出力（ＭＩＭＯ）システムにおいて使用される。
【請求項３】
請求項２のシステム、ここにおいて、該予め決められたオフセットは、コードに依存する。
【請求項４】
請求項３のシステム、該システムは、直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによって該パリティ・ビットを積算することをさらに備える。
【請求項５】
請求項４のシステム、ここにおいて、該ＬＤＰＣコードは、ＬＤＰＣ符号器において使用される。
【請求項６】
請求項５の方法、ここにおいて、Ｍは４００である。
【請求項７】
請求項５の方法、ここにおいて、該ＬＤＰＣコードは、ショート・ブロック長コードである。
【請求項８】
複数の情報ビットを備えるデータを符号化するために使用する低密度パリティ・チェック（ＬＤＰＣ）コードを設計するための方法、該方法は下記を具備する：
ａ）複数の並列積算エンジンを使用する第１のセットの特定のパリティ・ビット・アドレスにおいて該複数の並列積算エンジンを使用して１番目の情報ビットを積算すること；
ｂ）該第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させること；
ｃ）情報ビットが該複数の並列積算エンジンの数に等しいインデックス数を有するようになるまで該特定のパリティ・ビット・アドレスから予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて引き続く情報ビットを積算すること；
ｄ）該複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて該複数の並列積算エンジン情報ビットの次の数を積算すること；及び
ｅ）該第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して該予め決められたオフセットだけ増加させること；ここにおいて
該複数の情報ビット中の各情報ビットは、該複数の情報ビット中の全ての情報ビットが積算されるまで、特定のパリティ・ビット・アドレス及び予め決められたオフセットの追加のセットを使用して積算される。
【請求項９】
請求項８の方法、ここにおいて、該予め決められたオフセットは、コードに依存する。
【請求項１０】
請求項９の方法、該方法は、直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによって該パリティ・ビットを積算することをさらに備える。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
本方法は、多元入力、多元出力（ＭＩＭＯ）システムにおけるＬＤＰＣコードの使用、ＬＤＰＣ符号器及び復号器における使用、Ｍが４００であるように規定すること、コードに依存する予め決められたオフセットを有すること、及び直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによってパリティ・ビットを積算すること、をオプションとして含む。
以下に、本願発明の種々の観点に基づく発明を付記する。
［１］同報通信システムにおいて複数の情報ビットを備えるデータを符号化するために使用する低密度パリティ・チェック（ＬＤＰＣ）コードを設計するための方法、該方法は下記を具備する：
ａ）複数の並列積算エンジンを配置すること、ここにおいて、該複数の並列積算エンジンの数はＭに等しい；
ｂ）該複数の並列積算エンジンを使用して第１のセットの特定のパリティ・ビット・アドレスにおいて１番目の情報ビットを積算すること；
ｃ）該第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させること；
ｄ）Ｍ＋１個の情報ビットに達するまで該特定のパリティ・ビット・アドレスから予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて引き続く情報ビットを積算すること；
ｅ）該複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて次のＭ個の情報ビットを積算すること；
ｆ）該第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して該予め決められたオフセットだけ増加させること；及び
情報ビットが使い果たされるまで（ｅ）から（ｆ）を繰り返すこと。
［２］該ＬＤＰＣコードは、多元入力、多元出力（ＭＩＭＯ）システムにおいて使用される、［１］に記載の方法。
［３］該予め決められたオフセットは、コードに依存する、［１］に記載の方法。
［４］該方法は、直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによって該パリティ・ビットを積算することをさらに備える、［３］に記載の方法。
［５］該ＬＤＰＣコードは、ＬＤＰＣ符号器において使用される、［４］に記載の方法。
［６］Ｍは４００である、［５］に記載の方法。
［７］該ＬＤＰＣコードは、ショート・ブロック長コードである、［５］に記載の方法。
［８］同報通信システムにおいて複数の情報ビットを備えるデータをコード化するために使用する低密度パリティ・チェック（ＬＤＰＣ）コーダ、該コーダは下記を具備する：
複数の並列積算エンジン、ここにおいて、該複数の並列積算エンジンの数はＭに等しい；及び
パリティ・ビット・チェック行列、ここにおいて
１番目の情報ビットは、該複数の並列積算エンジンを使用して第１のセットの特定のパリティ・ビット・アドレスにおいて積算される；
該第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対する該パリティ・ビット・アドレスは、各新しい情報ビットに対して予め決められたオフセットだけ増加される；
引き続く情報ビットは、Ｍ＋１個の情報ビットに達するまで該特定のパリティ・ビット・アドレスから該予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて積算される；
次のＭ個の情報ビットは、該複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて積算される、ここにおいて、該第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対する該パリティ・ビット・アドレスは、各新しい情報ビットに対して該予め決められたオフセットだけ増加される；及び
該複数の情報ビット中の各情報ビットは、該複数の情報ビット中の全ての情報ビットが積算されるまで、特定のパリティ・ビット・アドレス及び予め決められたオフセットの追加のセットを使用して積算される。
［９］該ＬＤＰＣコードは、多元入力、多元出力（ＭＩＭＯ）システムにおいて使用される、［８］に記載のシステム。
［１０］該予め決められたオフセットは、コードに依存する、［９］に記載のシステム。
［１１］該システムは、直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによって該パリティ・ビットを積算することをさらに備える、［１０］に記載のシステム。
［１２］該ＬＤＰＣコードは、ＬＤＰＣ符号器において使用される、［１１］に記載のシステム。
［１３］Ｍは４００である、［１２］に記載の方法。
［１４］該ＬＤＰＣコードは、ショート・ブロック長コードである、［１２］に記載の方法。
［１５］複数の情報ビットを備えるデータを符号化するために使用する低密度パリティ・チェック（ＬＤＰＣ）コードを設計するための方法、該方法は下記を具備する：
ａ）複数の並列積算エンジンを使用する第１のセットの特定のパリティ・ビット・アドレスにおいて該複数の並列積算エンジンを使用して１番目の情報ビットを積算すること；
ｂ）該第１のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して予め決められたオフセットだけ増加させること；
ｃ）情報ビットが該複数の並列積算エンジンの数に等しいインデックス数を有するようになるまで該特定のパリティ・ビット・アドレスから予め決められたオフセットだけオフセットされているパリティ・ビット・アドレスにおいて引き続く情報ビットを積算すること；
ｄ）該複数の並列積算エンジンを使用して第２のセットの特定のパリティ・ビット・アドレスにおいて該複数の並列積算エンジン情報ビットの次の数を積算すること；及び
ｅ）該第２のセットの特定のパリティ・ビット・アドレスの各メンバーに対するパリティ・ビット・アドレスを各新しい情報ビットに対して該予め決められたオフセットだけ増加させること；ここにおいて
該複数の情報ビット中の各情報ビットは、該複数の情報ビット中の全ての情報ビットが積算されるまで、特定のパリティ・ビット・アドレス及び予め決められたオフセットの追加のセットを使用して積算される。
［１６］該ＬＤＰＣコードは、多元入力、多元出力（ＭＩＭＯ）システムにおいて使用される、［１５］に記載の方法。
［１７］該予め決められたオフセットは、コードに依存する、［１６］に記載の方法。
［１８］該方法は、直前のパリティ・ビット・アドレスに各パリティ・ビット・アドレスを加えることによって該パリティ・ビットを積算することをさらに備える、［１７］に記載の方法。
［１９］Ｍは４００である、［１８］に記載の方法。
［２０］該ＬＤＰＣコードは、ショート・ブロック長コードである、［１８］に記載の方法。
【国際調査報告】
2008510377.tif 000035