(57)【要約】  撮像器ピクセルは、埋設された電荷蓄積領域の上方に位置するチャネル領域を有する感光性のＪＦＥＴ構造を備えている。チャネル領域は、その電荷蓄積領域に蓄積された電荷のレベルに従い変化する抵抗特性を有する。積分時間の間に、入射光線によって、埋設された蓄積領域内に電子が蓄積する。蓄積領域に蓄積した電荷によって形成される場に応じてチャネル領域の抵抗特性は変化する。従って、電圧がチャネルの一方に印加されると、他方から読み出される電流は、蓄積した電荷の量に特有のものである。
2008511998.tif 000002
【特許請求の範囲】
【請求項１】
ＪＦＥＴ光検出器において、
基板に形成された蓄積領域であって、この領域にあたる光に応じて発生する電荷を蓄積する該蓄積領域と、
基板内に位置し、前記蓄積領域に関連するチャネル領域であって、前記蓄積領域に蓄積された電荷に応じて変化する抵抗を有する該チャネル領域と
を備えることを特徴とするＪＦＥＴ光検出器。
【請求項２】
請求項１に記載の光検出器であって、前記蓄積領域が第１導電型にドープされ、前記チャネル領域が第２導電型にドープされた光検出器。
【請求項３】
請求項１に記載の光検出器であって、前記蓄積領域がｎ型にドープされ、前記チャネル領域がｐ型にドープされた光検出器。
【請求項４】
画素センサセルにおいて、
基板内に形成されており、適用された光に応じて電荷を発生させる感光素子であって、
基板の上面の下方に埋設された電荷蓄積領域、及び
基板の前記上面の下方であるが電荷蓄積領域より上方に位置するチャネル領域であって、蓄積領域の電荷に依存して変化可能な抵抗を有する該チャネル領域
を有する該感光素子と、
前記チャネル領域の抵抗に基づいた信号を生成する回路と
を備えることを特徴とする画素センサセル。
【請求項５】
請求項４に記載の画素センサセルであって、前記感光素子が、ＪＦＥＴトランジスタの、埋設されたゲート領域を備える画素センサセル。
【請求項６】
請求項４に記載の画素センサセルであって、前記チャネル領域に電圧を印加するための、前記感光素子の第１の側部を覆って隣接した第１の接点と、前記チャネル領域からの信号を読み出すための第２の接点を更に備える画素センサセル。
【請求項７】
請求項６に記載の画素センサセルであって、前記第２接点が行選択トランジスタに電気的に接続されている画素センサセル。
【請求項８】
請求項４に記載の画素センサセルであって、前記蓄積領域の電荷をリセットする回路を更に備える画素センサセル。
【請求項９】
請求項４に記載の画素センサセルであって、前記回路が、リセット状態における前記チャネル抵抗を示す第１信号および積分時間終了時の前記チャネル抵抗を示す第２信号を少なくとも受信するサンプル／ホールド回路を備える画素センサセル。
【請求項１０】
請求項５に記載の画素センサセルであって、画素センサセルの充てん率が５０パーセントより大きい画素センサセル。
【請求項１１】
請求項５に記載の画素センサセルであって、このセルは、前記チャネル領域から抵抗を表す信号を連続して読み出しことが可能である画素センサセル。
【請求項１２】
画素センサセルにおいて、
少なくとも基板の一部分に形成されており、感光性のＪＦＥＴ素子であって、該感光素子であって、
基板の上面の下方に埋設された電荷蓄積領域、及び
基板の前記上面の下方であるが、前記電荷蓄積領域の上方に位置するチャネル領域であって、前記電荷蓄積領域に蓄積した電荷量に応じて特性が変化する抵抗を有する該チャネル領域
を有する該感光素子と、
抵抗を変化させるチャネルを介して流れる電流を示す信号を前記チャネルから読み出すためのチャネル領域に電気的に接続された第１の接点と、
前記電荷蓄積領域からドレイン領域に蓄積した電荷を排出するトランジスタと
を備えることを特徴とする画素センサセル。
【請求項１３】
請求項１２に記載の画素センサセルであって、前記第１の接点が行選択トランジスタに接続されている画素センサセル。
【請求項１４】
請求項１３に記載の画素センサセルであって、チャネル領域に電気的に接続されており、前記チャネル領域に電圧を供給するように適合された第２の接点を更に備えている画素センサセル。
【請求項１５】
請求項１２に記載の画素センサセルであって、画素センサの充てん率が５０パーセントより大きい画素センサセル。
【請求項１６】
請求項１２に記載の画素センサセルであって、前記電荷蓄積領域が、前記電荷蓄積領域を囲む場を効果的に形成できる画素センサセル。
【請求項１７】
画素センサセルの配列において、
基板内に形成された複数の画素センサセルを備え、この配列の少なくとも１つの画素センサセルが、
光に応じて発生する電荷を蓄積する蓄積領域であって、基板の上面の下方に埋設されており、第１導電型にドープされた該蓄積領域と、
前記蓄積領域より上方に位置しており、第２導電型にドープされており、前記蓄積領域に蓄積された電荷量に基づいて変化する抵抗を有するチャネル領域と
を備える光検出器
を有することを特徴とする画素センサセルの配列。
【請求項１８】
請求項１７に記載の画素センサセルの配列であって、前記の少なくとも１つの画素セルが、前記チャネル領域に電圧を印加する第１の端子接点および読み出しを行う第２の端子接点を更に備える画素センサセルの配列。
【請求項１９】
請求項１８に記載の画素センサセルの配列であって、前記の少なくとも１つの画素セルが、前記第２の端子接点から選択的に信号を読み出す第１行選択トランジスタを更に備える画素センサセルの配列。
【請求項２０】
画素センサセルの配列において、
基板に形成された複数の画素センサセルであって、
少なくとも１つの画素センサセルが、
適用された光に応じて発生する電荷を蓄積する蓄積領域であって、基板の上面の下方に埋設され、第１導電型にドープされた該蓄積領域、および前記蓄積領域の上方に位置し、第２導電型にドープされたチャネル領域であって、前記蓄積領域に蓄積した電荷量に基づいて変化する抵抗を有するチャネル領域を有する光検出器と、
前記チャネル領域の変化する抵抗を示す、前記ピクセルからの信号を発生させる第１の端子接点および第２の端子接点と、
前記蓄積領域において蓄積した電荷をリセットするリセットトランジスタと
を備える複数の画素センサセル
を有することを特徴とする画素センサセルの配列。
【請求項２１】
請求項２０に記載の画素センサセルの配列であって、前記光検出器が基板の上面の下方に埋設されたＪＦＥＴゲート領域を備える画素センサセル。
【請求項２２】
請求項２０に記載の画素センサセルの配列であって、前記リセットトランジスタが前記蓄積領域の上に隣接して形成される画素センサセルの配列。
【請求項２３】
請求項２２に記載の画素センサセルの配列であって、少なくとも１つの画素センサセルが、基板内で、前記蓄積領域の反対側でこのトランジスタの側部に接して配置されるドレイン領域を更に備える該画素センサセルの配列。
【請求項２４】
請求項２３に記載の画素センサセルの配列であって、前記ドレイン領域が、前記リセットトランジスタの動作を介して前記蓄積領域から電荷を受け取るように適合された画素センサセルの配列。
【請求項２５】
請求項２０に記載の画素センサセルの配列であって、少なくとも１つの画素センサセルが、信号を読み出す前記第２の端子接点に接続された行選択トランジスタを更に備える画素センサセルの配列。
【請求項２６】
請求項２０に記載の画素センサセルの配列であって、少なくとも一つの画素セルが連続的な信号の読み出しを可能とする画素センサセルの配列。
【請求項２７】
撮像システムにおいて
プロセッサ、および前記プロセッサと電気的に接続した撮像装置であって、ピクセルアレイを備える撮像装置を備え、この配列のうち少なくとも１つの画素セルは、
積分時間の間に電荷を発生するＪＦＥＴ光検出器であって、基板の上面の下方に埋設されており、発生した電荷を蓄積する蓄積領域、およびこの蓄積領域の上方で、かつ基板の上面の下方に位置し、前記蓄積領域に蓄積した電荷量に基づいて変化する抵抗を有するチャネル領域を有するＪＦＥＴ光検出器と、
蓄積領域に蓄積した電荷量を示す、前記画素セルからの信号を発生させる第１の端子接点および第２の端子接点と、
前記第１の端子接点および信号を読み出す第２の端子接点のうち少なくとも一つと接続された読み出し回路と
を備えることを特徴とする撮像システム。
【請求項２８】
請求項２７に記載の撮像システムであって、前記読み出し回路が、前記第１の端子接点および第２の端子接点から読み出し端子への信号を選択的にゲート制御する行選択トランジスタを備える撮像システム。
【請求項２９】
請求項２７に記載の撮像システムであって、少なくとも１つの前記画素セルが、蓄積領域に蓄積した電荷をリセット状態にするためにリセットするリセットトランジスタを更に備える撮像システム。
【請求項３０】
請求項２９に記載の撮像システムであって、前記リセットトランジスタが、前記蓄積領域から隣接したドレイン領域に電荷を転送するように適合された撮像システム。
【請求項３１】
請求項２８に記載の撮像システムであって、前記第１の端子接点および第２の端子接点がリセット状態を示す、前記画素セルからのリセット信号を発生させることを可能とする撮像システム。
【請求項３２】
画素センサの形成方法において、
感光性ＪＦＥＴトランジスタを形成するに際して、ＪＦＥＴトランジスタに対するゲート領域の少なくとも一部を基板の上面の下方に埋設するステップと、
ゲート領域の上方に位置するチャネル領域を形成するステップと、
感光性ＪＦＥＴのゲート領域に発生した電荷量を示す信号を読み出すチャネル領域に電気的に結合した回路を形成するステップとを備えることを特徴とする画素センサの形成方法。
【請求項３３】
請求項３２に記載の方法であって、回路形成ステップが、チャネルの第１の側部に隣接した基板の表面上の第１の端子を形成することを含む方法。
【請求項３４】
請求項３３に記載の方法であって、回路形成ステップが、基板の表面上でチャネルの第２の側部に隣接して位置する第２の端子を形成するステップを更に含む方法。
【請求項３５】
請求項３４に記載の方法であって、第１の端子を形成するステップがポリシリコン層の形成を含む方法。
【請求項３６】
請求項３２に記載の方法であって、ＪＦＥＴの感光性の部分が、基板内でｎ型電荷蓄積領域より上に位置するｐ型チャネル領域を含む方法。
【請求項３７】
画素センサセルの動作方法において、
積分時間の間に電荷を発生させて蓄積する感光性ＪＦＥＴ領域を備える画素センサセルに積分時間の間に電荷を蓄積するに際して、ＪＦＥＴ領域が、電荷を集める収集領域および収集領域に集められた電荷量に応じて変化する可変抵抗を有するチャネル領域を備えるステップと、
予め定められた電圧を画素センサセル上の第１の端子へ印加するステップと、
収集領域に集まった電荷量を示す値を決定するステップと
を含むことを特徴とする画素センサセルの動作方法。
【請求項３８】
請求項３７に記載の方法であって、値を決定するステップが積分時間終了時に行われる方法。
【請求項３９】
請求項３７に記載の方法であって、値を決定するステップが積分時間の間に行われる方法。
【請求項４０】
請求項３７に記載の方法であって、値を決定する前記ステップが、第２の端子でチャネル領域からの信号を取得し、行選択トランジスタにこの信号を選択的に適用することを含む方法。
【請求項４１】
請求項３７に記載の方法において、収集領域から集まった電荷を排出するステップであって、排出された収集領域が画素セルのリセット状態を示すステップを更に含む方法。
【請求項４２】
請求項４１に記載の方法であって、前記の排出ステップが、リセットトランジスタを作動させ、収集領域からドレイン領域に電荷を排出することを含む方法。
【請求項４３】
請求項４１に記載の方法であって、値を決定するステップが、リセット状態を示すリセット電流を読み出すことを含む方法。
【請求項４４】
請求項４３に記載の方法であって、前記リセット読み出し後に、値を決定する第２ステップを行うことを更に含む方法。
【請求項４５】
請求項３７に記載の方法であって、連続的に値の読み出しを行うステップを更に含む方法。
【請求項４６】
請求項３７に記載の方法であって、所定の間隔で決定した値の複数の読み出しを行うステップを更に含む方法。
【請求項４７】
請求項３７に記載の方法であって、前記値を読み出す時間を決定するために自動光量調整を行うステップを更に含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の分野、特に、能動画素感光性構造に関する。
【背景技術】
【０００２】
ＣＭＯＳ撮像器は画素セルの焦点面アレイを含み、各々のセルは、基板に重ね合わせられ、基板のドープ領域に光で生じる電荷を発生させる、例えばフォト・ゲート、光伝導体、またはフォトダイオードといった光検出器を含む。一般的なＣＭＯＳ撮像器画素セルは、３トランジスタ（３Ｔ）または４トランジスタ（４Ｔ）構造を有する。４Ｔ構造のほうが３Ｔより好まれる、なぜなら４Ｔ構造は配列の”ホット”ピクセル（暗電流の増加したピクセル）を減らし、３Ｔ構造で問題となる読み出し信号に含まれるｋＴＣノイズを減少させるからである。
【０００３】
ＣＭＯＳ撮像器内で、４トランジスタピクセル等の画素セル能動素子は、必要な機能を行う。必要な機能とは（１）光子を電荷に変換、（２）浮遊拡散領域への電荷の転送、（３）電荷の転送前に、既知の状態に浮遊拡散領域をリセット、（４）読み出す画素セルの選択、ならびに（５）リセット電圧および光子が変換した電荷に基づくピクセル信号電圧を示す信号の出力および増幅、である。浮遊拡散領域の電荷は、ソースフォロア出力トランジスタによってピクセル出力電圧に変換される。
【０００４】
例示的なＣＭＯＳ撮像回路、その製造工程、および撮像回路のさまざまなＣＭＯＳ素子の機能の詳細な説明は、例えば、米国特許第６,１４０,６３０号、米国特許第６,３７６,８６８号、米国特許第６,３１０,３６６号、米国特許第６,３２６,６５２号、米国特許第６,２０４,５２４号および米国特許第６,３３３,２０５号に記載されており、これらのすべてがマイクロンテクノロジー社に譲渡されている。これら文献のそれぞれの開示の全体を本願に援用する。
【特許文献１】米国特許第６,１４０,６３０号明細書
【特許文献２】米国特許第６,３７６,８６８号明細書
【特許文献３】米国特許第６,３１０,３６６号明細書
【特許文献４】米国特許第６,３２６,６５２号明細書
【特許文献５】米国特許第６,２０４,５２４号明細書
【０００５】
従来のＣＭＯＳ ＡＰＳ（能動画素センサ）４−トランジスタ（４Ｔ）画素セル１０を図１Ａおよび１Ｂに示す。図１Ａは、セル１０の頂面図である。図１Ｂは図１Ａのセル１０の線Ａ−Ａ’に沿った断面図である。図示したセル１０は、ピンフォトダイオード１３を光検出器として含む。あるいは、ＣＭＯＳセル１０はピンフォトダイオード１３の代わりにフォト・ゲート、光伝導体またはその他の光子−電荷変換デバイスを、光で生じる電荷の初期蓄積領域として含むことができる。フォトダイオード１３はｐ＋面蓄積領域５およびその下に位置する、ｐ型半導体基板層２に形成されたｎ型蓄積領域１４を含む。
【０００６】
図１Ａおよび１Ｂの画素セル１０は、ｎ型蓄積領域１４で発生する光電荷を浮遊拡散領域３（すなわち記憶領域）に転送するトランスファゲート７を有する。浮遊拡散領域３は、ソースフォロアトランジスタのゲート２７にさらに接続されている。ソースフォロアトランジスタは出力信号を、出力端子（図示せず）への出力信号を選択的にゲート制御するゲート３７を有する行選択アクセス・トランジスタに与える。ゲート１７を有するリセットトランジスタは、フォトダイオード１３のｎ型蓄積領域１４からの各電荷転送の前に、指定した電荷レベルに浮遊拡散領域３をリセットする。
【０００７】
図示したピンフォトダイオード１３は、ｐ型基板２に形成される。例えば、ｎ型エピタキシャル層のｐ型ウェルの下方にｐ型基板ベースを有することも可能である。フォトダイオード１３のｎ型蓄積領域１４およびｐ＋面蓄積領域５は、絶縁領域９とトランスファゲート７との間で離間している。図示した従来のピンフォトダイオード１３は、ｐ＋／ｎ−／ｐ−構造である。
【０００８】
フォトダイオード１３は２つのｐ型領域５、２をもち、これらは同じ電位をもつのでピン電圧（Ｖｐｉｎ）ではｎ−蓄積領域１４は完全に枯渇する。フォトダイオード１３を、”ピン止めされた”と称する。なぜならフォトダイオード１３が完全に枯渇すると、フォトダイオード１３の電位は一定値（Ｖｐｉｍ）に固定されるからである。トランスファゲート７が導電性であると、光で生じる電荷はｎ−蓄積領域１４から浮遊拡散領域３に転送される。
【０００９】
加えて、ｎ型導電性を有する、不純物をドープしたソース／ドレイン領域３２を、トランジスタゲート１７、２７、３７の両側に設けて、それぞれリセットトランジスタ、ソースフォロアトランジスタおよび行選択トランジスタを生成する。従来の製造工程を用いて、絶縁層に接点３３を形成して、ソース／ドレイン領域３２、浮遊拡散領域３並びにトランジスタゲート１７、２７および３７に電気的に接続し、また、セル１０に他の接続を形成する。
【００１０】
図１Ａおよび１Ｂに示されているような従来の４Ｔの画素セルは、より低い一定のパターン・ノイズを有する３Ｔの画素セルより有利である。しかしながら、４Ｔの画素セルには、いくつかの欠点があり、次にこれらを概略的に説明する。第一に、フォトダイオード１３から浮遊拡散領域３への電荷の転送の間、若干の電荷は、フォトダイオード１３上に残る。この不十分な転送は、遅延を生じ、また、過剰な電荷の存在によるフォトダイオード１３の飽和につながることもある。また従来の４Ｔ構造は、セル１０の充てん率を減少させる。なぜなら４つのトランジスタが、これがなければより大きな感光性領域として利用可能な空間を使用するからである。図１Ａに示すように、セル１０の約半分（すなわちフォトダイオード１３）しか受光センサ領域を形成しないので、従来の画素セル１０は約５０パーセントの充てん率である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって、低い一定のパターン・ノイズを有していながら充てん率が高く、光電荷の転送に関係する遅延が少ない画素セルが必要である。所望のセルを作る簡単な方法も必要となる。
【課題を解決するための手段】
【００１２】
本発明の例示的実施形態は、感光性のＪＦＥＴ構造をもつ撮像器画素セルを与える。この感光性のＪＦＥＴ構造は、埋設された電荷蓄積領域の上方に位置するチャネル領域を有する。チャネル領域は、蓄積領域に蓄積した電荷のレベルによって変化する電荷流量特性を有する。積分時間の間、入射光によって、埋設された蓄積領域内に蓄積する電子が発生する。チャネル領域の電荷流量特性は、蓄積領域に蓄積する電荷によって形成される場に応じて変化する。
【００１３】
本発明の一形態によれば、画素セルは、自動光量調整動作を可能にしながら、ピクセルの読み出しと同時に電荷蓄積モードを行うことができる。
【発明を実施するための最良の形態】
【００１４】
前述の、およびその他の本発明の形態は、添付の図面に関連してなされる、以下の発明の詳細な説明からよりよく理解されよう。
【００１５】
以下の詳細な説明において、本願の一部を形成する添付の図面を参照する。図面には本発明を実施することのできる具体的な実施例が例示されている。これらの実施例は、当業者が本発明を実施することができるように充分詳細に記載されている。そして、他の実施例を用いることもできること、本発明の趣旨および範囲から逸脱することなく構造的、論理的、電気的変更を行うことができることは理解されよう。
【００１６】
「基板」という用語は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコン・オン・サファイヤ（ＳＯＳ）技術、ドーピングされた半導体、ドーピングされていない半導体、ベース半導体基盤で支えられるシリコンのエピタキシャル層および他の半導体構造を含む基材半導体系材料として理解すべきである。さらに、以下の説明において「基板」について言及するときは、前の製造工程を用いて、ベース半導体構造または基盤に領域または接合を形成してもよい。加えて、半導体は、シリコン系ではある必要はなく、シリコン・ゲルマニウム、ゲルマニウムまたはヒ化ガリウム系とすることができる。
【００１７】
「ピクセル」という用語は、光放射を電気信号に変換するための光検出器およびトランジスタを含んでいる画素素子を意味する。説明の便宜上、代表的なピクセルを本願の図および明細書において示す。そして、一般に、撮像器の全ピクセルの製作は同じような方法で同時に進行する。
【００１８】
ここでは、一つの画素セルの構造および構成に関して本発明を説明しているが、これは、撮像装置３０８（図４）の配列２４０等の撮像装置における複数の画素セルを代表するものと理解するべきである。加えて、本発明は、画素セルを有する多くの固体撮像装置への適用性を有していて、本願明細書において記載されている構成に限定されない。従って、以下の詳細な説明は限定的に解釈されるべきでなく、本発明の範囲は添付の請求の範囲によってのみ定義される。
【実施例】
【００１９】
ここで図面を参照する。類似の要素は類似の参照番号で表わされている。図２Ａは、本発明の一実施例に従う画素セル１００を電気回路図の形態で示している。図示のように、画素セル１００は、行選択トランジスタ１１０にソースフォロア方法で接続される感光性のＪＦＥＴ１０７を含む。ＪＦＥＴのゲート構造は、感光性であって、ピクセル１００に対する電荷収集領域として機能する。ゲート構造を、リセット制御信号（リセット）を受信するリセットトランジスタ１１２によってリセットするができる。行選択トランジスタ１１０はそのゲート入力で列選択信号（ＲＳ）に反応し、ピクセル１００を、ピクセル１００からの信号の読み出しのための行ライン６０に連結する。
【００２０】
図２Ｂは、本発明の第1の例示的実施形態に従って加工された画素セル１００の断面図を示す。画素セル１００は、ｐ型半導体基板１０１の上に形成される。感光性のＪＦＥＴ構造１０７は、基板１０１内に形成される領域１０２、１０４および端子接点１０５、１０６から構成される。第一領域は、ドーピングしたｎ型電荷蓄積領域１０２である。後で詳しく述べるが、電荷が電荷蓄積領域１０２にたまるにつれて、空乏層領域１０３の厚みは減少する。ドーピングしたｐ型チャネル領域１０４は、蓄積領域１０２より上方で基板１０１の上面より下方にある基板１０１の領域内で形成される。
【００２１】
２つの端子接点１０５、１０６は、チャネル領域１０４とは反対側の基板１０１の表面上に形成される。端子接点１０５、１０６は、ポリシリコンまたは適当な金属接触層の層から形成されてもよい。第１の端子接点１０５は、チャネル領域１０４の一方の側部で、チャネル領域１０４の上に形成される。第２の端子接点１０６は、チャネル領域１０４の第２の側部（例えば、最外縁）に位置する。第1の端子接点は、Ｖｇｎｄとして示される電源に接続される。通常は接地される基板の大半を、ほとんどの実施例において、端子１０５として使ってもよい。第２の端子接点１０６は、行選択トランジスタ１１０に電気的に接続している。行選択トランジスタ１１０を用いて、画素セル１００からの信号の読み出しの間、選択的にピクセル１００を読み出し回路に接続する。
【００２２】
図示の画素セル１００は、リセットトランジスタ１１２および付随するリセットドレイン１１１を有する。リセットトランジスタ１１２は、従来の技術を使用して形成することもできるゲートスタックを含んでいる。例えば、図示のゲートスタックは導電層１２２の上に絶縁層１２１を有する。導電層１２２は基板１０１の表面上に位置するゲート酸化層１２３の上に形成される。図示のゲートスタックは絶縁側壁１２４も有する。側壁１２４を、当業で公知のようにして、酸化物、窒化物または他の適当な誘電材料で形成することができる。作動時には、リセットゲート１１２は、ＪＦＥＴ １０７のゲートとしての機能を果たす電荷蓄積領域１０２を電源Ｖａａ−ｐｉｘに接続し、領域１０２から電荷を排出する。また、例示的画素セル１００は、画素セル１００がピクセルアレイ２４０（図５）に組み込まれた際に、隣接した画素セルからの絶縁をもたらすＳＴＩ領域１１９も有する。画素セル１００が付加的な分離領域を有することもでき、他の分離方法も本発明の範囲内あることを理解すべきである。説明したリセット技術は例示的に示されたものであり、本発明における他の実施例では異なるリセット方法を利用することもできる。
【００２３】
ボロンイオンの基板１０１への注入を用いて基板１０１をドーピングすることができる。本発明は決して特定のドーパント濃度に限定されるものではないが、基板１０１のドーパント・イオンの濃度は約１ｅ１５（１×１０１５）ａｔｏｍ／ｃｍ３から約１ｅ２０（１×１０２０）ａｔｏｍ／ｃｍ３までの範囲とすることができる。適当なドーパント・イオンを基板１０１の予め定められた領域に注入することによって蓄積領域１０２をｎ型にドーピングする。適当なイオンは、アンチモン、ヒ素およびリンを含む。電荷蓄積領域１０２のドーパント・イオンの濃度は、約１ｅ１５ａｔｏｍ／ｃｍ３から約１ｅ２０ａｔｏｍ／ｃｍ３までの範囲とすることができる。チャネル領域１０４は、軽くドーピングされたp型とすべきである。このチャネル領域１０４にボロンイオンを軽くドーピングして、約１ｅ１２ａｔｏｍ／ｃｍ３から約１ｅ１５ａｔｏｍ／ｃｍ３までの範囲とすることができる濃度にする。また、ドレイン領域１１１も軽くドープされたｎ型とすべきである。
【００２４】
例示的な画素セル１００は、積分時間の間、電荷蓄積モードで作動する。電荷が蓄積する間、入射光は基板１０１に吸収される。電子正孔対が、基板１０１内、特に反対にドーピングされた領域の接合点（すなわち、ＰＮ接合点付近）に発生する。電子は電荷蓄積領域１０２に蓄積され、一方、正孔はチャネル領域１０４等のｐ型領域にはね返される。これらの電子は、（内蔵型体積電荷によって）空乏領域に存在する領域を減らし、これは空乏領域１０３の厚みを減らし、チャネル領域１０４の厚みを増やす。その結果、チャネル領域１０４の電荷フロー・コンダクタンスは、埋設された蓄積領域１０２に蓄積した電荷量に特有のものとなる。
【００２５】
電荷は画素セル１００に適用された入射光の量に対応するので、蓄積領域１０２に蓄積された電荷を読み出すことが望ましい。画素セル１００に対する例示的な読み出し動作は、第１の端子接点１０５に予め定められた電圧（例えばＶｇｎｄ）を印加することによって開始する。電流の読み出しは、チャネル領域１０４の他方の側にある端子接点１０６から行い、これは蓄積領域１０２に集められた電荷の測定を示す。このようにして、従来の画素セル１０に対して、ＪＦＥＴ構造は、ソースフォロアトランジスタ２７（図１Ａ）と同様に作動している。第２の端子接点１０６を流れている電流は、行選択トランジスタ１１０が起動するとこれを介して選択的に読み出され、読み出し回路（図４）によってＶｓｉｇに変換される。画素セル１００の読み出しは、上述のように、非破壊読み出しであることが有利である。これは、従来の４Ｔ画素セル１０内にあるために電荷が転送トランジスタ７（図１Ａ、図１Ｂ）を介して蓄積領域１０２の外に転送されないからである。これによって、必要に応じて多重の読み出しが可能となる。加えて、この非破壊読み出しによって、連続的に入射光を読み込む自動光量調整（ＡＬＣ）回路に画素セル１００を用いることが可能となる。このように、行選択トランジスタ１１０を起動したままにしておくことにより、連続したピクセル出力信号Ｖｓｉｇを列ライン６０（図２Ａ）に加えることが可能となる。また、図２Ｂでは第１接点１０５に電圧が印加されており、第２接点１０６に行選択トランジスタ１１０接続されているが、これらを入れ替えることも可能である点に留意すべきである。
【００２６】
画素セル１００は、転送ゲートスタック等の、入ってくる光の遮断が可能な基板の感光領域上に、端子接点１０５、１０６およびリセットゲート１１２以外のいかなる構造も有しない。したがって、充てん率がほぼ５０パーセントである従来の画素セル１０（図１Ａ）と異なり、画素セル１００の充てん率は増加している。
【００２７】
ピクセル１００をリセットするために、リセットトランジスタ１１２のゲートを起動させる。これによって、リセットトランジスタ１１２がオンとなり、電荷蓄積領域１０２が、ドレイン領域１１１に接続されている電源Ｖａａ−ｐｉｘと連結する。したがって、領域１０２がリセットされたあと、動作中の行選択トランジスタ１１０によってピクセルリセット出力信号Ｖｒｓｔを読み込むことができる。電荷が領域１０２に蓄積すると、行選択トランジスタ１１０をオンにして、積分時間の終わりにサンプリングする連続ピクセル出力信号Ｖｓｉｇを出力することができる。あるいは、積分期間の終わりに行選択トランジスタ１１０をオンにして、サンプリングのために出力信号Ｖｓｉｇを生じさせることもできる。
【００２８】
図３および図４を参照し、ここでは撮像装置３０８（図４）に組み込まれた例示的なピクセルセル１００の動作を説明する。動作の際に、リセットトランジスタ１１２は、供給電圧に接続されたリセットドレイン領域１１１に電荷を排出することによって蓄積領域１０２の電荷をリセットする。リセット動作の間、リセットトランジスタ１１２は、制御回路２５０（図４）によってオンになり、蓄積領域１０２の電荷はドレイン領域１１１に排出される（ステップ２０１）。上で述べた電荷読み出しと同様に、次に、リセット状態（Ｖｒｓｔ）の読み出しがサンプル／ホールド回路２６１で起こる。具体的には、行選択トランジスタ１１０をオンにして、チャネル領域１０４を流れる充電電流を第２の端子接点１０６を介して読み出す。このリセット状態の間、蓄積領域１０２にはほとんど電荷がないので、ステップ２０２で、読み出しは初期（または影響のない）電圧を示しているはずである。サンプル／ホールド回路２６１（図４）によって、関連したサンプル／ホールドステップ２０３を行う。前記のリセット動作の間、蓄積領域１０２を完全に空にすることもでき、したがって、画素セル１００のいかなるｋＴＣノイズを最小限に抑えることができる点に留意する必要がある。
【００２９】
電荷収集領域１０２がリセットされた後に積分時間が開始し、この積分時間の間に、蓄積領域１０２に蓄積している電荷がチャネル領域１０４内の充電電流の流れに作用する。行選択トランジスタ１１０がオンになっている限り、上述したように端子接点１０５、１０６を介した常時電荷監視ができることから、ピクセル出力信号Ｖｓｉｇが連続的に列ライン６０に出力されるので、自動光量調整（ＡＬＣ）を作動させることができる。全ピクセルアレイの読み出しのための最適時間を決定するためにＡＬＣ信号を読み出してもよい。図３のステップ２０４に示すように、ＡＬＣ動作モードを行う場合には、その間に、画素セル１００の出力Ｖｓｉｇの読み出しは信号ＶＡＬＣとして使用される。信号ＶＡＬＣを予め定められた基準信号Ｖｔｒｉｇｇｅｒと比較し、ＶＡＬＣ信号がトリガ値に達した場合には、コンパレータ２５１を介してＡＬＣ制御信号を生成することができる。信号ＶＡＬＣの読み出しが所定の時点での蓄積領域１０２に蓄積した電荷量を表していることを理解すべきである。
【００３０】
ＶＡＬＣ信号の１つの活用方法として、配列のピクセルが飽和状態に近いときに、画像の積分を止めることがあげられる。かくして、ステップ２０４でＶＡＬＣが電圧Ｖｔｒｉｇｇｅｒの値に達すると、そのことが画像プロセッサ２８０（図４）に伝わり、画像プロセッサ２８０は画像積分時間を終了することができる。
【００３１】
ＡＬＣを作動させてもさせなくても、積分時間終了時では、行選択トランジスタ１１０はオンになっていて、ピクセル出力信号Ｖｓｉｇは列ライン６０に加わり（ステップ２０５）、サンプル／ホールド回路２６１によってサンプルされ、ホールドされる。
【００３２】
本発明に従って画素セル１００の他の実施例を構成してもよい。例えば、例示的なピクセル１００、２００にはｐ型基板１０１、ｎ型蓄積領域１０２およびｐ型チャネル領域１０４があるものとして説明を行ってきたが、本発明は記載されている構成に限定されない。反転したドーパントプロファイルを有する画素セルを含む他の構成が、本発明の範囲内である他の実施例であることを理解すべきである。
【００３３】
画素セルの行・列によって示されるピクセルアレイ２４０を含む例示的なＣＭＯＳ撮像集積回路３０８を図４に示す。図４に示すように、配列２４０の各々のピクセルは例示的なセル１００のように実現できる。配列２４０の各々の行のピクセルは、行選択ライン、具体的にはＲＳ（図２Ａ）によって操作される。これらの動作によって同時に一つの行の全てのピクセルをオンにすることができる。各々の列からの信号は、それぞれの列ラインに与えられ、それぞれの列選択信号に応答して列セレクタ２６０により選択的に出力される。行選択ラインは、行アドレスデコーダ２２０に応答して行ドライバ２４５により選択的に起動される。列選択ラインは、列アドレスデコーダ２７０により選択的に起動する。ゆえに、行列アドレスは、配列２４０の各々のピクセル１００に対して割り当てられる。
【００３４】
ピクセルアレイ２４０はタイミング・コントロール回路２５０によって作動する。タイミング・コントロール回路２５０はアドレスデコーダ２２０、２７０を制御して、ピクセル読み出しおよびサンプリングのための適当な行および列ラインを選択する。また、コントロール回路２５０は、行および列ドライバ回路２４５、２６０が選択された行および列選択ラインの駆動トランジスタに駆動電圧を印加するように、これらドライバ回路を制御する。さらにコントロール回路２５０は、サンプル／ホールド（Ｓ／Ｈ）回路２６１も制御し、列セレクタ２６０からのピクセル出力信号を読み込んで記憶する。Ｓ／Ｈ回路２６１は、ピクセルリセット信号Ｖｒｓｔおよびピクセルイメージ信号Ｖｓｉｇを受け取って、差動アンプ２６３にそれらを送る。差分信号（Ｖｓｉｇ−Ｖｒｓｔ）は差分アンプ２６３によって各々のピクセルに対して生成され、次いで差分信号はアナログディジタル変換器２７５（ＡＤＣ）によってデジタル化される。アナログディジタル変換器２７５は、デジタル化されたピクセル信号を画像プロセッサ２８０に送る。画像プロセッサ２８０はデジタル画像を形成して、出力する。
【００３５】
また、本実施例において、付加的なＡＬＣ回路は、ピクセルの光電変換素子からのサンプル電圧ＶＡＬＣを読み込むためのＡＬＣ回路２５１を含むこともできる。ＡＬＣモニタ回路２５１が画像プロセッサ２８０で使用される信号を発生する電圧である、予め定められた参照トリガ電圧ＶｔｒｉｇｇｅｒにＶＡＬＣが近づくまで、周期的もしくは連続的にＶＡＬＣをサンプリングする。そして、画像プロセッサはタイミング・コントロール回路２５０に信号を送り、配列２４０の全画素セルからのＶｒｓｔおよびＶｓｉｇの読み出しを含む読み出しプロセスを開始させる。
【００３６】
Ｖｔｒｉｇｇｅｒの値は所望により選択することができる。例えば、配列２４０の画素セルに充分な電荷が蓄積し、画像に撮像対象の特徴が表れた場合にのみ、読み出しが起こるようＶｔｒｉｇｇｅｒを選択することができる。また、取得画像があまり暗くならないようにＶｔｒｉｇｇｅｒを選ぶこともできる。
【００３７】
前記のＡＬＣ回路２５１はイメージ・センサ集積回路３０８の一部であってもよく、あるいはイメージ・センサ集積回路３０８から独立したものであってもよい。非限定的に、例えば、ＡＬＣ回路をハードウェアまたは等価なソフトウェアの形で、イメージ・センサ集積回路３０８と通信するＣＰＵ等のプロセッサに含むことができる。
【００３８】
図５は撮像装置３０８を含むプロセッサ・ベースシステム１１００を示している。撮像装置３０８は本願明細書に記載されている方法で構成されるピクセルを有する。例えば、ピクセルは、上述の本発明の実施例に従って構成される例示的な画素セル１００のいずれかとすることができる。プロセッサ・ベースシステム１１００は、イメージ・センサ装置を含むことのできるデジタル回路を有する例示的なシステムである。非限定的に、この種のシステムは、コンピュータシステム、カメラシステム、スキャナ、マシン・ビジョン、車両ナビゲーション、ビデオ電話、監視システム、自動焦点システム、星追尾システム、動き検出システム、画像安定化システムおよびデータ圧縮システムを含むことができる。
【００３９】
プロセッサ・ベースシステム１１００、例えばカメラシステムは概して、バス１１０４で入出力（Ｉ／Ｏ）装置１１０６と通信するマイクロプロセッサ等の中央演算処理装置（ＣＰＵ）１１０２を含む。また、撮像装置３０８は、バス１１０４でＣＰＵ１１０２と通信し、上述の例示的なピクセル１００を有するＣＭＯＳピクセルアレイを含むことができる。またプロセッサ・ベースシステム１１００は、ランダム・アクセス・メモリ（ＲＡＭ）１１１０も含み、そして、バス１１０４でＣＰＵ１１０２と通信するフラッシュメモリ等の取り外し可能なメモリ１１１５を含むことができる。撮像装置３０８を、ＣＰＵ、デジタル信号プロセッサまたはマイクロプロセッサ等のプロセッサと、メモリ記憶装置付き又は無しで、単一の集積回路上またはプロセッサとは異なるチップ上に結合することができる。プロセッサ・ベースシステム１１００にメモリ記憶装置があれば、上述の方法を使用するソフトウェアを記憶することができる。
【００４０】
上述の説明および図面は、単に本発明の特徴および効果を達成する例示的な実施例を示したものとみなされるべきである。特定の処理条件および構造の変更や置換は本発明の精神と範囲から逸脱しない限り行うことができる。したがって、本発明は、前述の説明および図面によって限定されるわけではなく、添付の請求の範囲によってのみ限定されるものとみなされるべきである。
【図面の簡単な説明】
【００４１】
【図１Ａ】従来の４−トランジスタ（４Ｔ）画素セルの頂面図である。
【図１Ｂ】図１Ａの従来の４−トランジスタ画素セルの線Ａ−Ａ’に沿った断面図である。
【図２Ａ】本発明の第１の例示的実施形態に従って構成される例示的な画素セルの概略回路図である。
【図２Ｂ】本発明の第１の例示的実施形態に従って構成される図２Ａの例示的な画素セルの断面図である。
【図３】本発明の例示的実施形態による画素セルの動作を表しているフローチャートである。
【図４】本発明によって構成される撮像装置のブロック図である。
【図５】本発明の実施例に従って構成される少なくとも一つの撮像装置を組み込んだプロセッサ・システムを示す。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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