(57)【要約】  本発明は、半導体基板（２）と半導体領域（３）とを備える半導体本体（１）を有する半導体装置（１０）を製造する方法において、前記半導体基板および前記半導体領域が電気絶縁層（４）によって互いに分離され、前記電気絶縁層が、投影図で見ると互いに隣接している第１および第２の副層（４Ａ、４Ｂ）を備え、前記第１の副層（４Ａ）が、前記第２の副層（４Ｂ）より厚さが小さいものであり、前記第１の副層（４Ａ）の上方にある前記半導体領域（３）の第１の副領域（３Ａ）内で、少なくとも１つのデジタル半導体素子（５）が形成され、前記第２の副層（４Ｂ）の上方にある前記半導体領域（３）の第２の副領域（３Ｂ）内で、少なくとも１つのアナログ半導体素子（６）が形成される方法に関する。本発明によれば、第２の副層（４Ｂ）は、その下側の境界が第１の副層（４Ａ）の下側の境界に対して半導体本体（１）内で陥凹するように形成される。このようにして、いわゆるＦＤ（＝十分に空乏化した）ＳＯＩ装置（１０）の形成が容易にされる。好ましくは、副層（４Ａ、４Ｂ）は局所的に強められる、または遅延される（防止される）熱酸化を使用して形成される。半導体領域（３）は、好ましくは、基板移送技法を使用することによって形成される。
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【特許請求の範囲】
【請求項１】
半導体基板（２）と半導体領域（３）とを備える半導体本体（１）を有する半導体装置（１０）を製造する方法において、前記半導体基板および前記半導体領域が電気絶縁層（４）によって互いに分離され、前記電気絶縁層が、投影図で見たとき隣接している第１および第２の副層（４Ａ、４Ｂ）を備え、前記第１の副層（４Ａ）が、前記第２の副層（４Ｂ）より厚さが小さいものであり、前記第１の副層（４Ａ）の上方に位置する前記半導体領域（３）の第１の副領域（３Ａ）内で、少なくとも１つのデジタル半導体素子（５）が形成され、前記第２の副層（４Ｂ）の上方に位置する前記半導体領域（３）の第２の副領域（３Ｂ）内で、少なくとも１つのアナログ半導体素子（６）が形成される方法であって、前記第２の副層（４Ｂ）が、その下側の境界が前記第１の副層（４Ａ）の下側の境界に対して前記半導体本体（１）内で陥凹するように形成されることを特徴とする方法。
【請求項２】
前記半導体本体（１）内の前記第１の副層（４Ａ）の上側の境界が、前記半導体本体（１）内で、前記第２の副層（４Ｂ）の上側の境界と同じレベルで形成されることを特徴とする請求項１に記載の方法。
【請求項３】
前記第１の副層および前記第２の副層（４Ａ、４Ｂ）が、前記半導体基板（２）の表面で形成され、前記半導体領域（３）が、基板移送技法によってその上に設けられることを特徴とする請求項１または２に記載の方法。
【請求項４】
前記第１の副層および前記第２の副層（４Ａ、４Ｂ）が、前記半導体基板（２）の表面の熱酸化によって形成され、厚さ調節手段（Ｍ）が局所的に適用され、形成すべき前記第１の副層（４Ａ）の位置での酸化物の厚さが、形成すべき前記第２の副層（４Ｂ）の位置での酸化物の厚さより小さくなるようにし、前記熱酸化プロセスの後で、前記半導体本体（２）の表面が化学機械研磨によって平坦化され、その後、前記半導体領域（３）が前記基板移送技法によってその上に設けられることを特徴とする請求項３に記載の方法。
【請求項５】
前記厚さ調節手段（Ｍ）が、前記第１の副層（４Ａ）の位置で、前記酸化プロセスを遅延するマスク（７）を適用することを含むことを特徴とする請求項４に記載の方法。
【請求項６】
前記厚さ調節手段（Ｍ）が、酸化加速不純物（８）を、前記半導体基板（２）内で、前記第２の副層（４Ｂ）の位置で提供することを含むことを特徴とする請求項４に記載の方法。
【請求項７】
前記半導体領域（３）が、水素およびヘリウムによって別の半導体基板（２０）の表面領域（３０）を処理することによって形成され、前記別の半導体基板（２０）を移送し、それによって前記表面領域（３０）が前記平坦化済み半導体基板（２）上に設けられた後で、前記別の半導体基板（２０）の残りの部分が分割技法によって除去されることを特徴とする請求項４から６のいずれか一項に記載の方法。
【請求項８】
半導体基板（２）と半導体領域（３）とを備える半導体本体（１）を有する半導体装置（１０）において、前記半導体基板および前記半導体領域が電気絶縁層（４）によって互いに分離され、前記電気絶縁層が、投影図で見ると隣接する層である第１および第２の副層（４Ａ、４Ｂ）を備え、前記第１の副層（４Ａ）が、前記第２の副層（４Ｂ）より厚さが小さいものであり、前記第１の副層（４Ａ）の上方に位置する前記半導体領域（３）の第１の副領域（３Ａ）内で、少なくとも１つのデジタル半導体素子（５）が形成され、前記第２の基板（４Ｂ）の上方に位置する前記半導体領域（３）の第２の副領域（３Ｂ）内で、少なくとも１つのアナログ半導体素子（６）が形成される半導体装置であって、前記第２の副層の下側の境界が前記第１の副層（４Ａ）の下側の境界に対して前記半導体本体（１）内で陥凹するように前記第２の副層（４Ｂ）が形成されることを特徴とする半導体装置（１０）。
【請求項９】
前記第１の副層（４Ａ）の上側の境界が、前記半導体本体（１）内で、前記第２の副層（４Ｂ）の上側の境界と同じレベルで形成されることを特徴とする請求項８に記載の半導体装置（１０）。
【請求項１０】
前記第１の副層と前記第２の副層（４Ａ、４Ｂ）の位置で、前記半導体領域（３）の厚さがほぼ同じであり、前記半導体素子（５、６）がいわゆる十分に空乏化したモードで動作するように、前記厚さが非常に小さいことを特徴とする請求項８または９に記載の半導体装置（１０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板と半導体領域とを備える半導体本体を有する半導体装置を製造する方法において、半導体基板と半導体領域が電気絶縁層によって互いに分離され、電気絶縁層が、投影図で見たとき隣接している第１および第２の副層(sub-layer)を備え、第１の副層が、第２の副層より厚さが小さいものであり、第１の副層の上方に位置する半導体領域の第１の副領域(sub-region)内で、少なくとも１つのデジタル半導体素子が形成され、第２の副層の上方に位置する半導体領域の第２の副領域内で、少なくとも１つのアナログ半導体素子が形成される方法に関する。
【０００２】
本発明はまた、そのような半導体装置にも関する。
【背景技術】
【０００３】
そのような方法は、とりわけ、たとえば集積型デジタル回路およびアナログ回路を、それぞれ半導体領域の第１の部分および第２の部分内に備える半導体装置の製造に、非常に好適に使用されることができる。アナログ回路内で素子が動作するためには、しばしば、デジタル素子が動作するための電圧より高い電圧が必要とされる。基板への絶縁破壊は、アナログ素子の場所における、より厚い絶縁層によって防止することができる。デジタル素子の場所における絶縁層の使用は、絶縁破壊を防止するために前記層のより小さい厚さを必要とする。前記の場所でより小さい厚さを使用することは、併せて様々な利点を有する。
【０００４】
冒頭段落で述べられているタイプの方法は、２００３年４月１５日に同番号の下で公表されている米国特許明細書第６５４８３６９号から知られている。前記文献は、シリコン基板を備えるシリコン半導体本体内で、前記シリコン基板内に酸素イオンを注入することによって、絶縁層がどのように形成されるかについて述べており、その絶縁層は、半導体本体の表面に隣接する−薄い−半導体領域を、下にある半導体本体の部分から分離する。表面の一部がマスクされる様々な酸素注入プロセスを実行することによって、局所的により厚い酸化物層が形成され、一方、他の場所ではより薄い酸化物層が形成されることが達成される。
【０００５】
薄い方の酸化物層の上方では、半導体領域は厚さがより大きく、厚い方の酸化物層の上方では、半導体領域は厚さがより小さい。最初に述べた半導体領域の部分内、すなわち、薄い方の酸化物層の上方では、デジタル半導体素子が形成され、後で述べた半導体領域の部分の上方では、アナログ半導体素子が形成される。厚さの違いの結果として、デジタル素子は、十分に空乏化した(fully depleted)モードで動作するアナログ素子と違って、十分に空乏化したモードで動作しない。本方法のＳＯＩ（＝シリコン・オン・インシュレータ）特性の結果として、全ての素子は、絶縁層の下にある基板のその部分から電気的に分離され、その結果、クロストークや、装置の下側からの意図しない電圧供給など、望ましくない現象が防止されることができる。様々な（グループの）半導体素子の相互分離は、たとえば、いわゆるＳＴＩ（＝シャロートレンチアイソレーション）を使用して達成することができる。
【０００６】
知られている方法の欠点は、得られる装置が、ＦＤ（＝Fully Depleted）回路、すなわち、十分に空乏化したモードでデジタル素子も動作する回路の製造にそれほど適していないことにある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、ＦＤ−ＳＯＩ装置の製造に適している、簡単で安価でもある、冒頭段落で述べられているタイプの方法を提供することである。
【課題を解決するための手段】
【０００８】
この目的を達成するために、冒頭段落で述べられているタイプの方法は、本発明によれば、第２の副層の下側の境界が第１の副層の下側の境界に対して半導体本体内で陥凹(recess)するように第２の副層が形成されることを特徴とする。
【０００９】
本発明は、まず第一に、第２の副層の、陥凹した下側の境界は、２つの副層間の厚さの差が等しいところで、上にある２つの副半導体領域間の厚さの差を低減させることを可能にするという認識に基づいている。それによって、デジタル素子もアナログ素子も、十分に空乏化したモードで、より容易に製造することができる。本発明はまた、そのような方法は、副層を形成するために局所熱酸化を使用することによって、および半導体領域を形成するために基板移送技法(substrate transfer technique)を使用することによって、容易に達成することができるという認識に基づいている。上記の全ては、以下、本発明による方法の重要な好ましい実施形態の説明によって、より詳しく説明される。
【００１０】
以下で説明される、特にこれらの好ましい実施形態の重要な別の利点は、それらによって第１の、すなわち最も薄い副層を非常に薄くすることができることにある。これを使用し、デジタル素子において利益を得ることができる。というのは、そのような薄い第１の副層は、２つの反対側に位置するゲート電極を有するＭＯＳトランジスタのゲート誘電体を、第１の副層で形成することを可能にするからである。
【００１１】
本発明による方法の第１の好ましい実施形態では、半導体本体内の第１の副層の上側の境界は、第２の副層の上側の境界と同じレベルで形成される。これは基板移送技法の使用によって可能にされ、その技法では、化学機械研磨(chemical-mechanical polishing)を利用する。これは、例示的な実施形態の説明において説明される。この実施形態の利点は、第１の半導体副領域および第２の半導体副領域を、同じ厚さを有するように形成することができ、それにより、両方の副領域において十分に空乏化したモードを実現するのが容易になることにある。
【００１２】
しかし、半導体副領域の厚さが等しくないことが望ましい場合には、半導体領域の一部分を、たとえば局所熱酸化によって、局所的に除去してもよい。その欠点は、半導体本体の表面が最終的にあまり平坦にならない可能性があることである。
【００１３】
重要な好ましい一実施形態では、第１の副層および第２の副層が半導体基板の表面で形成され、半導体領域は、基板移送技法によって副層の上に設けられる。すでに上述されている、その特有な利点は、以下でより詳しく説明される。
【００１４】
他の好ましい一実施形態では、第１の副層および第２の副層が半導体基板の表面の熱酸化によって形成され、厚さ調節手段が局所的に適用され、形成すべき第１の副層の位置での酸化物の厚さが、形成すべき第２の副層の位置での厚さより小さくなるようにし、熱酸化プロセスの後で、半導体本体の表面が化学機械研磨によって平坦化され、その後、半導体領域が基板移送技法によってその上に設けられる。それによって、本発明の目的が簡単な方法で達成される。
【００１５】
その第１の修正形態では、厚さ調節手段の使用は、第１の副層の位置で、酸化プロセスを遅延するマスクを適用することを含む。そのようなマスクは、たとえば、フォトリソグラフィおよびエッチングによって容易に設ける、またパターン形成することができる窒化シリコン製とすることができる。したがって、この修正形態では、熱酸化は局所的に遅延され、さらには妨げられる。
【００１６】
他の修正形態では、厚さ調節手段の使用は、酸化加速不純物を半導体基板内で、第２の副層の位置で提供することを含む。この修正形態は、いわば、前の修正形態に対する相補的な技法を形成し、最終的な結果、すなわち両副層間の厚さの差は同じである。
【００１７】
他の実施形態では、半導体領域は、水素およびヘリウムを用いて、別の半導体基板の表面領域を処理することによって形成される。そして、その別の半導体基板を移送することにより、前記表面領域が平坦化済み半導体基板上に設けられる。その後、その別の半導体基板の残りの部分が分割技法(splitting technique)によって除去される。
【００１８】
基板移送技法はまた、いわゆるＢＯＸ（＝埋込み酸化物）の別の半導体基板の使用を含み、その場合、別の半導体基板の、埋込み酸化物層の下に位置する部分は、（選択的または非選択的）エッチングまたは化学機械研磨、あるいは両技法の組合せによって除去されることができ、その後、ＢＯＸ酸化物は（好ましくは選択的）エッチングによって除去されることができる。前の修正形態で述べた分割技法は、より速い速度と、薬品の使用の実質的な削減とを併せ持つという利点を有する。
【００１９】
半導体基板と半導体領域とを備える半導体本体を有する半導体装置において、半導体基板と半導体領域が電気絶縁層によって互いに分離され、電気絶縁層が、投影図で見ると隣接する層である第１および第２の副層を備え、第１の副層が、第２の副層より厚さが小さいものであり、第１の副層の上方に位置する半導体領域の第１の副領域内で、少なくとも１つのデジタル半導体素子が形成され、第２の副層の上方に位置する半導体領域の第２の副領域内で、少なくとも１つのアナログ半導体素子が形成される半導体装置は、本発明によれば、第２の副層の下側の境界が第１の副層の下側の境界に対して半導体本体内で陥凹するように第２の副層が形成されることを特徴とする。この装置は、すでに上述されている利点を提供する。
【００２０】
本発明による半導体装置の好ましい一実施形態では、第１の副層の上側の境界は、半導体本体内で、第２の副層の上側の境界と同じレベルで形成される。
【００２１】
好ましくは、第１の副層と第２の副層の位置で、半導体領域の厚さがほぼ同じであり、半導体素子がいわゆる十分に空乏化したモードで動作するように、この厚さは非常に小さい。
【００２２】
本発明のこれらの、また他の態様は、以下で説明される実施形態（１つまたは複数）から明らかであり、それらを参照することによって明らかにされる。
【００２３】
図は原寸に比例して描かれておらず、厚さ方向の寸法など、いくつかの寸法は、見やすくするために誇張されている。様々な図における対応する領域または部分は、可能なときはいつでも、同じ網掛けまたは同じ参照番号によって示されている。
【発明を実施するための最良の形態】
【００２４】
図１〜９は、本発明による方法の一実施形態による製造プロセスの連続する段階における半導体装置の、厚さ方向に対して直角の概略断面図である。装置１０（図１参照）を形成する際に使用される出発材料は、この場合たとえばシリコンのｐ型半導体基板を含む半導体基板２を有する半導体本体１である。１０から４０ｎｍの厚さを有する熱酸化物層４が、熱酸化およびエピタキシによってその上に形成される（図２参照）。その後、前記層４（図３参照）上で、窒化シリコンマスク７が、電気絶縁層４から形成しようとする第１の副層の位置で設けられる。マスクは、たとえばＣＶＤ（＝化学気相成長法）によって表面全体にわたって窒化シリコン層を設けることによって形成されてもよく、この層はその後、たとえば熱リン酸を用いて、フォトリソグラフィおよびエッチングによってパターン形成される。
【００２５】
その後（図４参照）、別の熱酸化プロセスが実行され、それによって熱酸化物層４の厚さが、たとえば４０から２００ｎｍに、局所的に（マスク７の外側で）さらに増大される。その後マスク７が除去される。一修正形態では、マスク７は直接シリコン表面上に設けられ、薄い方の熱酸化物は、マスク７が除去されてしまうまで形成されない。
【００２６】
次に（図５参照）、半導体本体１の表面は化学機械研磨によって平坦化される。その結果として、２つの副層４Ａ、４Ｂが形成され、第１の副層４Ａの厚さは第２の副層４Ｂの厚さより小さく、両副層４Ａ、４Ｂの上側の境界は同じレベルであり、第２の副層４Ｂの下側の境界は、半導体本体１内で、第１の副層４Ａの下側の境界に対して陥凹される。この段階で、２つの副層４Ａ、４Ｂの厚さは、それぞれ、たとえば５から２０ｎｍまで、および２０から１００ｎｍまでの範囲にある。
【００２７】
その後（図６参照）、別の半導体基板２０を備える別の半導体本体１１が、半導体本体１の近くで用意される。その別の半導体基板を水素注入または水素およびヘリウムの注入にかけることによって、前記別の半導体基板は、図６に示されている平面６０で、別の半導体本体１１がそれに沿って容易に分割され得る平面を形成するように処理されている。半導体本体１に隣接する別の半導体本体１１の部分３０は比較的薄く、本発明による装置１０の半導体領域３を形成するために使用される。
【００２８】
次に（図７参照）、別の半導体本体１１は基板接合技法(substrate-bonding technique)によって半導体本体１に接着される。
【００２９】
その後（図８参照）、平面６０の上方に位置する別の半導体本体１１の部分は、分割することによって除去される。その結果として、半導体領域３が半導体本体１上に形成される。
【００３０】
次に（図９参照）、半導体素子５、６が、半導体領域３内で、通例のシリコン技法によってそれぞれ第１の副層４Ａおよび第２の副層４Ｂの位置で形成される。簡単にするためにブロックによって示されている半導体素子５、６は、実際には、たとえばＭＯＳＦＥＴまたはバイポーラトランジスタである。実際には、多数のそのような素子が半導体副領域３Ａ、３Ｂの両方に形成される。さらに、図面では、薄い方の副層４Ａが、たとえば、いわゆるデュアルゲート（ＭＯＳ）トランジスタのゲート誘電体として使用され得ることを示していない。
【００３１】
その後、装置１０の製造は、必要に応じてダイオード、抵抗、コイルおよびコンデンサなどの、１つまたは複数の能動素子および／または受動素子がその中で形成されて、完了する。接続導体および／またはボンドパッドの適切なパターンも形成され、ディスクリートまたはセミディスクリート装置１０あるいは好ましくはＩＣを含んでもよい個々の半導体装置１０が、ダイシングなどの分離技法によって得られる。
【００３２】
図１０から１３は、本発明による方法の第２の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略断面図である。前の例では、熱酸化を局所的に遅延、さらには妨げることができる手段が使用されたが、この修正形態では、熱酸化を局所的に加速することができる手段が使用される。また、この場合、使用される出発材料（図１０参照）は、ｐ型シリコン半導体基板を備える半導体本体１である。
【００３３】
前記半導体本体上（図１１参照）に、この場合フォトリソグラフィによって容易にパターン形成することができるフォトレジストを含むマスク１１０が、局所的に形成される。次に、酸化加速不純物が、この場合イオン注入１２０によって、半導体本体１内に局所的に導入される。その結果として、この場合高濃度のそのような酸化加速不純物を有する、領域８が形成される。この例では、ヒ素イオンがこの目的のために使用され、領域８は約３×１０２１原子／ｃｍ３の濃度を含有する。半導体基板の残りの部分は、たとえば、約１×１０１９原子／ｃｍ３より（はるかに）低いドーピング濃度を有する。濃度のそのような差によって、熱酸化の場合、酸化速度が約１０から２０倍に増加する。注入プロセスの後で、必要に応じて、いわゆる焼き戻し（ｔｅｍｐｅｒ）ステップを実行してもよい。
【００３４】
その後（図１２参照）、マスク１１０が除去され、その後（図１３参照）熱酸化が実行され、それによって、前の実施例の場合と同様に、電気絶縁層４の２つの副層４Ａ、４Ｂを、たとえば前の実施例の厚さと同程度の厚さで形成する。
【００３５】
その後、この実施例の方法は、前の実施例の方法と同じように続けられる。したがって、その説明のために、前の実施例の説明が参照される。本方法のこの部分に関連する図は、図５から９である。
【００３６】
本発明は、上述の例示的な実施形態に限定されず、本発明の範囲内で、多くの変形形態および修正形態が当業者にとって可能である。たとえば、２つの副層間の厚さの差は、酸化加速手段と酸化減速手段の組合せを使用することによって達成することもできる。
【００３７】
さらに、ＳＴＩ（＝シャロートレンチアイソレーション）またはＬＯＣＯＳ（＝シリコン局所酸化）領域などの、横の分離領域が半導体領域内で形成されることにも留意されたい。さらに、導電型は半導体領域全体にわたって同じである必要はなく、または導電型は、半導体本体の、分離層の下にある部分の導電型と同じである必要もない。
【００３８】
本発明の範囲内で、実施例で使用された材料以外の材料を使用することが可能であることに留意されたい。また、前述のまたは他の材料のために、エピタキシ、ＣＶＤ（＝化学気相成長法）、スパッタリングおよび真空蒸着などの、他の堆積技法を使用することも可能である。ウェットケミカルエッチング法の代わりに、プラズマエッチングなどの「ドライ」技法を代替として使用することができ、その逆も可能である。
【００３９】
さらに、実施例に使用された技法の組合せも、２つの副層を形成するために使用することができることに留意されたい。たとえば、酸化減速手段の局所的使用と酸化加速手段の使用とを、異なる位置で組み合わせることができる。
【００４０】
厚い方の副層が形成された後で、さらには、半導体本体がその後に平坦化された後で、薄い方の副層を代替として形成することができ、この場合、厚い方の副層の約半分が再度除去されることに、さらに留意されたい。おそらくは、非常に薄い、薄い方の副層、および関連する表面の緩やかな小さい段差は、基板移送プロセスにおいて障害物にならない。必要に応じて、厚い副層を局所的に形成した後で、また、後続の、しかし薄い方の副層を形成する前に実行される粗い平坦化ステップの後で、非常に薄い、薄い方の副層の形成に続いて、第２の、より小さい／より微細な平坦化ステップが実行されてもよい。
【００４１】
最後に、半導体本体内で互いに対して陥凹された副層は、たとえば、ＳＯＩ基板の製造においてなど、酸素注入によって代替的に製造することができることに留意されたい。これは、ならびに２つの副層の上側の共平面性（coplanarity）は、注入量およびエネルギーの適切な選択によって達成することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明による方法の第１の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略横断面図である。
【図２】本発明による方法の第１の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略横断面図である。
【図３】本発明による方法の第１の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略横断面図である。
【図４】本発明による方法の第１の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略横断面図である。
【図５】本発明による方法の第１の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略横断面図である。
【図６】本発明による方法の第１の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略横断面図である。
【図７】本発明による方法の第１の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略横断面図である。
【図８】本発明による方法の第１の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略横断面図である。
【図９】本発明による方法の第１の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略横断面図である。
【図１０】本発明による方法の第２の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略横断面図である。
【図１１】本発明による方法の第２の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略横断面図である。
【図１２】本発明による方法の第２の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略横断面図である。
【図１３】本発明による方法の第２の実施形態による製造プロセスの連続する段階における、本発明による半導体装置の、厚さ方向に対して直角の概略横断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
2008511977.tif 000016
2008511977.tif 000017
2008511977.tif 000018