(57)【要約】メモリセル（１０）のアレイを備える回路。複数の検出回路（２０）は、各メモリセル（１０）の出力（１４）につながり、メモリセル（１０）の各セルの出力信号と基準信号を比較してメモリセル（１０）の各セルの出力信号からデータ信号を形成する。基準生成回路（２４、２６）は、合計から基準信号を形成し、アドレス指定されたグループのメモリセル（１０）の各セルは、メモリセル（１０）の各セルの出力信号の関数である寄与率を寄与する。基準信号から飽和距離より上に離れた出力信号値に対する寄与率は均一化され、前記基準信号から飽和距離より下に離れた出力信号値に対する寄与率は均一化される。複数レベルのデータをセルに保存する場合、中心レベルから、基準レベルより上及び下の飽和レベルへの距離は相互に異なり、各レベルにプログラムされたセルの数の比率に対応する比率を備える。【選択図】図１
2008527607.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイを備える回路であって、
メモリセル（１０）のアレイと、
複数の検出回路（２０）と、
基準生成回路（２４、２６）とを備え、
前記メモリセル（１０）のアレイの各セルは、出力信号を発出する出力（１４）を有し、
前記複数の検出回路（２０）の各回路は、前記メモリセル（１０）のうち、まとめてアドレス指定できるグループの前記メモリセル（１０）のそれぞれのセルの前記出力（１４）に少なくともつながり、前記メモリセル（１０）の各セルの前記出力信号と基準信号を比較して前記メモリセル（１０）のそれぞれのセルの出力信号からデータ信号を形成し、
前記基準生成回路（２４、２６）は、前記メモリセル（１０）の前記出力（１４）とつながる入力を備え、合計から前記基準信号を形成するように構成され、
アドレス指定されたグループの前記メモリセル（１０）のそれぞれのセルは、前記メモリセル（１０）の各セルの出力信号の関数である寄与率を寄与し、
前記基準発生器は前記関数を実行し、前記基準信号から飽和距離より上に離れた出力信号値に対する寄与率を均一化し、前記基準信号から飽和距離より下に離れた出力信号値に対する寄与率を均一化することを特徴とする回路。
【請求項２】
前記メモリセル（１０）は、Ｌ段の異なる論理レベルから選択されたレベルにプログラム可能であって、
Ｌは２より大きい整数であり、
前記基準信号は隣接する論理レベルの組に対する公称出力信号の間に位置し、
前記基準生成回路（２４、２６）は、少なくとも前記隣接する論理レベル以外の論理レベルに対する前記公称出力信号が、前記基準信号から前記飽和距離より離れたところに位置するように構成された、請求項１記載の回路。
【請求項３】
前記基準生成回路（２４、２６）は、前記隣接する論理レベルに対応する前記公称出力信号の間の少なくとも半分の範囲において、出力信号の関数として実質的に線形に関数が変化するように構成された、請求項２記載の回路。
【請求項４】
前記基準生成回路（２４、２６）は、前記基準信号から飽和距離より上に離れた出力信号値に対する寄与率が第一レベルに均一化され、
前記基準信号から前記飽和距離より下に離れた出力信号値に対する寄与率が第二レベルに均一化され、
前記第一及び第二レベルは、前記出力信号が前記基準信号と同じ場合に生じる関数の値に対応する、公称レベルの反対側に相互に位置し、
前記公称レベルから前記第一及び前記第二レベルそれぞれへの距離の間に、１と等しくない比率がある、請求項1記載の回路。
【請求項５】
前記セルはＬ段の異なる論理レベルから選択したレベルにプログラム可能であり、
Ｌは２より大きい整数であり、
前記基準信号はｋ段の下位論理レベル及びＬ−ｋ段の上位論理レベルの公称出力信号の間に位置し、
前記第一及び第二距離の間の比率は実質的にｋ／（Ｌ−ｋ）と等しい、請求項４記載の回路。
【請求項６】
前記メモリセルの中身はＬ段の異なる論理レベルにプログラムされ、
Ｌは２より大きい整数であり、
前記基準信号はｋ段の下位論理レベル及びＬ−ｋ段の上位論理レベルへの公称出力信号の間に位置し、
まとめてアドレス指定可能なメモリセルの各グループ内のメモリセル（１０）の第一数は、ｋ段の下位レベルからプログラムされ、まとめてアドレス指定可能なメモリセルの各グループ内のメモリセル（１０）の第二数は、Ｌ−ｋ段の上位レベルにプログラムされ、
前記第一及び第二距離の間の比率は、実質的に前記第一数を前記第二数で割算した比率と等しい、請求項４記載の回路。
【請求項７】
前記検出回路（２０）は、アドレス指定されたグループのメモリセル（１０）の各セルの出力信号を、複数の基準信号と比較し、
前記セルの各セル内で、少なくとも３段の論理レベルのうちの１つの論理レベルが検出されたことを表す結果的なデータ信号を形成するように構成され、
前記基準生成回路（２４、２６）は、複数の合計から複数の基準信号を形成するように構成され、
前記アドレス指定されたグループのメモリセル（１０）の各セルは各合計に各寄与率を寄与し、
前記寄与率は出力信号それぞれの関数であり、
前記比率は異なる基準レベルへの関数に対して異なる、請求項４記載の回路。
【請求項８】
前記基準生成回路（２４、２６）は、前記メモリセル（２０）の各セルからの出力信号と前記基準信号との間の差分の関数として寄与率を形成するように構成され、
前記基準生成回路（２４、２６）は、合計を実質的に所定の値と推定するように前記基準信号の値を調整するフィードバックループを備える、請求項１記載の回路。
【請求項９】
前記フィードバックループは、積分伝達関数を有する、請求項８記載の回路。
【請求項１０】
メモリセル（１０）の列とつながるビット線（１０）と、
ビット線（１４）の各線とつながる入力部をそれぞれ有し、前記関数に従い、前記出力信号による寄与信号を出力するように構成された飽和回路（２４）と、
飽和回路（２４）とつながり前記寄与率を受信するように構成された入力部、及び前記検出回路（２０）とつながり、基準信号を制御する出力部を備える加算回路（２６）とを備える、請求項１記載の回路。
【請求項１１】
少なくとも一部の飽和回路（２４）は、
電流源（３４）と第一及び第二トランジスタ（３０、３２）を備え、
双方とも電流源（３４）とつながるソース電極と、加算回路とつながるドレイン電極を備え、
前記第一トランジスタ（３０）はビット線（１４）とつながるゲート電極を有し、
前記第二トランジスタ（３２）はゲート電極を有し、同じ基準レベルに対する全ての飽和回路に共通な共通信号値を受信する、請求項１０記載の回路。
【請求項１２】
前記共通信号値は前記基準信号に対応する、請求項１１記載の回路。
【請求項１３】
前記加算回路は、
電流減算回路（３７、３８）を備え、
前記減算回路は、前記第一トランジスタ（３０）のドレイン電極からの第一電流に比例した電流を、前記第二トランジスタ（３２）のドレイン電極からの第二電流に比例した電流から減算するように構成され、
前記減算回路の出力は、前記検出回路（２０）とつながり前記基準信号を制御する、請求項１２記載の回路。
【請求項１４】
前記減算回路（３７、３８）は、前記第一電流に比例した電流と前記第二電流に比例した電流との間の第一比率が、前記第一及び第二電流の間の第二比率と異なるように構成された、請求項１３記載の回路。
【請求項１５】
前記回路は、Ｌ段の利用可能な論理レベルから選定された論理レベルの、セルへの保存を提供し、第一及び第二要素の間の比率はｋ対Ｌ−ｋであり、ｋは零からＬの間の整数である、請求項１３記載の回路。
【請求項１６】
前記検出回路は飽和回路（３０、３２、３４）を備え、
前記検出回路は電流減算回路（５０、５２、５６）を備え、
前記減算回路は第一トランジスタ（３０）のドレイン電極から流れる電流によって決定される第一電流を、第二トランジスタ（３２）のドレイン電極から流れる電流によって決定される第二電流から減算するように構成され、
前記減算回路の出力は前記検出回路のデータ出力部とつながる、請求項１０記載の回路。
【請求項１７】
メモリマトリックス（１０）からデータを読み出す方法であって、
前記マトリックス（１０）のメモリセルのグループをアドレス指定し、
前記アドレス指定されたグループのセルからの出力信号を基準信号と比較し、
前記比較の結果からデジタルデータ信号を形成し、
それぞれが前記セルグループの各セルの出力信号の関数である寄与率の合計を形成し、
前記関数は、前記基準信号から飽和距離より上に離れた出力信号値に対する寄与率を均一化し、前記基準信号から飽和距離より下に離れた出力信号値に対する寄与率を均一化し、
前記合計により前記基準信号を選択することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はメモリアレイを備える回路と、かかるメモリアレイ中のセルのデータ内容を検出する方法に関する。
【背景技術】
【０００２】
特許文献１にはメモリセルのマトリックスを備える半導体回路が記載されている。メモリセルに記憶されているデータ値の情報を検出するために検出回路が設けられている。従来、各検出回路は、メモリセルからの出力信号と基準信号を比較し、出力信号レベルが基準信号レベルより上又は下かを示す、二値信号を出力する。
【特許文献１】米国特許第６２２２７６２号明細書
【０００３】
この基準レベルを回路の状態に合わせて調整することが望ましい。例えばエイジングや温度差により、出力信号に体系的な変化が生じることがある。この変化に対し基準レベルが調整されると、デジタルデータをより高信頼に復元することができる。基準レベルの調整を行うための従来の解決策は、基準メモリセルの使用である。この場合、基準信号は、所定の異なるデータ値を記憶する基準メモリセルからの出力信号を平均化することによって、又は、異なるデータ値に対する出力信号レベルの間のレベルの出力信号を生じさせることが見込まれる「中間」データ値を有する単一の基準メモリセルを使用することによって、発生させることができる。
【０００４】
特許文献１には、複数の基準メモリセルと通常のメモリセルから出力信号を読み出すために用いられるＡ／Ｄ（アナログ／デジタル）コンバータを実装することが記載されている。第一データ値は基準メモリセルの第一セットのそれぞれにプログラムされ、第二データ値は基準メモリセルの第二セットのそれぞれにプログラムされる。これら２セットの基準メモリセルに対して、デジタル化された出力信号値が取得される。これら２セットそれぞれのデジタル化された出力信号値の平均が計算され、通常メモリセルからの異なるデータ値に対する出力信号値を識別するための、基準レベルを選定するために使用される。
【０００５】
同一の公称プログラム値を記憶する複数の基準セルの使用は、ランダム変動の影響を取り除くことができるという利点を有する。より多くの基準を使用すれば、より良くこの影響を除去できる。しかしながら、メモリ容量に貢献しない多数の基準セルの使用は望ましくない。
【０００６】
代替案として、データを記憶するメモリセルからの出力信号を、基準レベルの選定に使用してもよい。当然、この場合、各セルのプログラムデータを推測することはできない。しかし、それぞれのデータ値を記憶するメモリセルの数がわかれば、具体的にどのセルがデータを記憶しているかにかかわらず、メモリセルの出力信号値を平均化することにより、閾値レベルを選定することができる。例えば、セルグループの同数のメモリセルが、論理１と論理０データをそれぞれ記憶していることが既知の場合、このグループのセルからの出力信号の平均は、論理１と論理０の出力信号レベルの中間になることが期待され、このような平均を閾値レベルとして使用することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、これは必ずしも満足できる結果につながるわけではないことがわかっている。統計的な可能性として、故障によりいくつかのメモリセルが異常な信号を出力し、これが基準レベルとして平均を使用する際の実用性に影響を与えることがわかっている。
【０００８】
この発明の目的は、特に、メモリアレイを備える回路であって、基準レベルをより高信頼に選定するものを提供することである。この発明の目的は、特に、メモリアレイを備える回路であって、２より多いデータ値がメモリセルのプログラムに使用可能であり、基準レベルをより高信頼に選定するものを提供することである。
【課題を解決するための手段】
【０００９】
この発明による回路は請求項１に記載されている。基準レベルは、データが読み出されるメモリセルの出力信号による関数の合計を使用して選定される。通常、メモリマトリックスのほぼ行全体からの出力信号が、この合計の計算に使用されるが、代替的に、この合計はマトリックスの行の一部の出力信号から計算されてもよい。メモリアレイは「正方形」（例えば、１Ｍｂｉｔのメモリは１０００本のワード線と１０００本のビット線を有する）である。基準レベルから飽和距離の範囲にある出力信号値に対してだけ、実質的に変化する関数が使用される。この関数は、基準信号から飽和距離より上に離れた、及び基準信号から飽和距離より下に離れた、出力信号値への寄与率を均一化する。このため、出力信号中の極端な変動は基準信号の選定に影響しない。好適には、この関数は、基準信号により区別される公称出力信号の間の少なくとも半分の範囲において、出力信号の関数として実質的に線形に変化する。これは、基準信号周辺の出力信号における小さな変動が、基準信号に大きな影響を持つことを防ぐ。
【００１０】
ある実施形態では、セルはＬ段の異なる論理レベルから選定されたレベルにプログラム可能であり、Ｌは２より大きい整数である（例えばＬ＝４）。この場合、基準信号は、Ｌ段の論理レベルのうち、２つの隣接する論理レベルの組に対する、公称出力信号の間に位置する。この場合、好適には、基準レベルより下の全論理レベルに対応する公称出力信号は、随意に、隣接する下位レベルを除き、合計に対し実質的に同一の寄与率であることを保障する。同様に、好適には、基準レベルより上の全論理レベルに対応する公称出力信号は、場合により、隣接する上位レベルを除き、合計に対し実質的に同一の寄与率であることを保障する。つまり、異なる論理レベルに対する公称出力信号レベルが均等な間隔である場合には、飽和距離は公称出力信号レベルの組の間の距離の最大１．５倍になり、この距離を実質的に半分にすることが望ましい。
【００１１】
メモリはアドレス指定ワードによって、ワード・バイ・ワードの原則でアクセスされる。通常ワードはマトリックスのほぼ行全体からの情報を含むが、代替的に、各ワードは、実質的に半分の行、４分の１行などのように、アドレス指定できる行の一部分を形成するセルグループからの情報を含んでもよい。
【００１２】
好適には、メモリは、各論理レベルがそれぞれ所定の回数だけ発生し、論理レベルを記憶するセルのワードにおける位置だけがデータに依存するように、ワードを記憶する。この場合、隣接する論理レベルに対する公称出力信号の間に位置する基準レベルに対して、所定の数ＮｌｏｗとＮｈｉｇｈは既知であり、それぞれ、基準レベルより下及び上の公称出力信号を導く、論理レベルを記憶するセルの数である。この場合、基準信号より上の出力信号による飽和寄与率Ｃｈｉｇｈと基準信号より下の出力信号による飽和寄与率Ｃｌｏｗ間の比率Ｃｈｉｇｈ／Ｃｌｏｗが、Ｎｌｏｗ／Ｎｈｉｇｈと実質的に等しくなるように、合計への寄与率が選定されることが望ましい。つまり、異なる基準レベルには異なる比率が使用されることが望ましい。これにより、出力信号の極端な変動を回避して、基準レベルを選定することができる。通常は、論理レベルを記憶するセルの数はおおよそＮ／Ｌである（Ｎはワード中のセルの数、例えばＮ＝５１２又はＮ＝２０４８）。この場合、ｋ段の下位論理レベルと、Ｌ−ｋ段の上位論理レベルを区別する基準レベルを決定するためのＣｈｉｇｈとＣｌｏｗとの間の比率は、実質的にｋ／Ｌ−ｋと等しい。
【００１３】
好適には、基準信号の調整にはフィードバックループ使うため、合計への寄与率は、出力信号とフィードバックされた基準レベルとの差分の関数となる。これにより、出力信号の関数として基準レベルのフィードフォワードな選定を用いるより、より広い範囲の出力信号の変化を扱うことができる。好適には、このフィードバックループは、比較的複雑でない回路を使用可能にする、積分伝達関数を有する。積分伝達関数は正確に正しい基準レベルが見つかることを保障する。他の実施形態では、この積分伝達関数が「ＰＩＤコントローラ」（比例、積分、微分）を実装するため、フィードバックループの周波数応答を調整することができる。ＰＩＤコントローラはそれ自体公知である。
【００１４】
ある実施形態では、基準生成回路はそれぞれ1本のビット線とつながる入力を備える飽和回路と、飽和回路とつながる入力をもち、飽和回路からの寄与率を合計し、基準信号を制御するように構成された加算回路とを有する。これにより、単純な回路で所望の動作が実現される。
【００１５】
好適には、飽和回路の少なくとも一部は、それぞれ電流源とつながるソースを備える、トランジスタの作動対を有する。電流源とトランジスタから流れる電流量は飽和動作の実現に使用することができる。好適には、この加算回路は、第一トランジスタのドレイン電極から流れる第一電流に比例した電流を、第二トランジスタのドレイン電極から流れる第二電流に比例した電流から減算するように構成され、減算回路の出力は検出回路とつながり基準信号を制御する、電流減算回路を有する。減算前に、異なるビット線の電流が加算されてもよい。例えばカレントミラーを使い、第二電流を受信するノードに対し、第一電流のミラーコピーを与えてもよい。
【００１６】
ある実施形態では、この減算回路は、第一電流に比例した電流と第二電流に比例する電流との間の第一比率が、第一及び第二電流の間の第二比率と異なるように構成される。これにより、基準信号よりかなり高い及びかなり低い出力信号に対し、異なる飽和レベルが実現される。
【００１７】
他の実施形態では、検出回路は、基準電圧を生成するためにも使われる、飽和回路を利用する。この場合、検出回路は、第二トランジスタのドレイン電極から流れる電流から、第一トランジスタのドレイン電極から流れる電流を減算するように構成される電流減算回路を有し、この減算回路の出力は、検出回路のデータ出力とつながる。
【発明を実施するための最良の形態】
【００１８】
この発明の上記及び他の目的、及び有利な態様を、以下の図面を参照しながら、非限定的な例を使って説明する。
【００１９】
図１は、メモリマトリックス１０、アドレス指定回路１２、ビット線１４、検出回路１６、エラー訂正回路１８及びデータ処理回路１９を有する電子回路を示す。データ処理回路１９は、メモリマトリックス１０のメモリセルの行とつながる選択線を有するアドレス指定回路１２とつながる、アドレス出力を有している。メモリマトリックス１０の各列のメモリセルの出力は、それぞれビット線１４とつながる。明示的には数本のビット線１４しか示していないが、実際は多数本のビット線、例えば５１２本又は２０４８本のビット線（若しくは５１２又は２０４８ビットのエラー訂正を可能にするためにこれよりもわずかに多いビット線）をマトリックス１０内のセルとつなぐことできることに留意されたい。ビット線１４は、エラー訂正回路１８とつながる出力を有する検出回路１６とつながる。エラー訂正回路１８はデータ処理回路１９とつながるデータ出力を有する。通常、データ処理回路１９を除く図１中の全ての回路部品は、１つの集積回路に実装される。しかしながら、この発明から逸脱することなく、例えばエラー訂正回路１８をかかる集積回路の外に実装できるし、又はデータ処理回路１９をかかる集積回路内に実装してもよい。
【００２０】
図２は検出回路１６を示す。検出回路１６はコンパレータ２２のセット２０を複数有し、各セットは第一、第二及び第三のコンパレータ２２と、飽和回路２４と加算回路２６とを備える。コンパレータ２２の各セット２０はそれぞれ１本のビット線１４が割り当てられている。この各セット２０内において、各コンパレータ２２の第一入力は、このセット２０に割り当てられた、それぞれ１本のビット線１４とつながる。ビット線１４は飽和回路２４の第一入力とつながる。
【００２１】
飽和回路２４と加算回路２６は基準生成回路を形成する。飽和回路２４は加算回路２６の入力とつながる出力を有する。各ビット線には飽和回路のセットが提供され、各々はそれぞれ１つの加算回路とつながる。１本の接続線が示されているが、各飽和回路２４は加算回路２６に対し独自の接続を有すことができ、あるいは、１又はそれ以上の共通入力を使う電流加算を使うことができることに留意されたい。局所的な加算回路２６が示されているが、各加算回路２６は、実際、それぞれ１本のビット線１４に近いコンポーネントを備える、分散回路でもよいことに留意されたい。加算回路２６は、全セット２０の第一、第二及び第三コンパレータ２２それぞれの、第二入力とつながった出力を有する。さらに各加算回路２６の出力は、加算回路２６に出力信号を供給する飽和回路２４の第二入力とつながる。
【００２２】
動作中、データ処理回路１９は、メモリマトリックス１０内のセル行に対する選択信号を生成する、アドレス指定回路１２にアドレスを供給する。各選択信号に応じて、選択された行のセルはそれぞれ１本のビット線１４に信号を加える。検出回路１６は、ビット線１４で結果として生じる信号を複数の基準信号と比較し、デジタルな比較結果を作り出す。エラー訂正回路１８はこの比較結果を使い、デジタルデータ値を再構築して、必要ならエラー訂正を行い、このデジタルデータをデータ処理回路に提供する。あらゆるエラー訂正を使用してよい。例えばある実施形態では、ランダムソロモンコードのようなｑ−ａｒｙシンボルに基づくエラー訂正コード（ｑ＞２）を使用してよく、ここでは同一のセルから取得した複数のビットが、エラー訂正コードのシンボルに収められる。これは、完全に誤りのあるセルによって合成されたビットエラーが、エラー訂正容量を減少させないという利点を有する。このエラー訂正技術は、基準レベルがここに示すように平均によって決定できない場合でも適用可能である。
【００２３】
一例として、４段のとりうるレベルから、１つのレベルを各セルにプログラミングすることにより、メモリセル毎に２ビットを記憶するために使われる回路を示す。結果として、あらゆるビット線１４上の各出力信号は、名目上は４段の出力値の１つと推定される。しかしながら、実際上、各ビット線１４における出力信号は、公称レベルから変化することがあり、実際の出力信号レベルの統計的な広がりを導く。検出回路１６は、コンパレータ２２において出力信号を複数の基準レベルと比較することにより、そのような広がりを許容できる。この基準レベルは公称値の隣接する組の間の実質的な中間値を取るべきである。
【００２４】
しかしながらこの公称値は、気温変化や摩耗などによってそれ自体変化もする。結果として、同一のビットが記憶されるメモリセルとつながる、ビット線１４の出力信号の平均は変化しうる。この公称出力信号値の変動を補償するため、コンパレータ２２に対する基準レベルが調整される。
【００２５】
このコンパレータ２２に対する基準レベルは、加算回路２６によって決定される。エラー訂正回路１８による処理のために比較結果が取得される前に、比較のための基準レベルが調整される。図３は飽和回路２４と加算回路２６の組を備える、基準生成回路の実施形態を示す。この実施形態では、各飽和回路は、作動対として接続され、接続されたソース電極を備える、第一トランジスタ３０及び第二トランジスタ３２を備える。電流源回路３４は結合したソース電極とグラウンドとの間につながる。第一トランジスタ３０のゲート電極は、それぞれ１本のビット線１４とつながる。第二トランジスタ３２のゲート電極は、接続されている加算回路２６から基準電圧を受ける。全飽和回路２４の第一トランジスタ３０のドレイン電極は、相互接続され、加算回路２６の第一入力とつながる。同様に、全飽和回路２４の第二トランジスタ３２のドレイン電極は、相互接続され、加算回路２６の第二入力とつながる。
【００２６】
加算回路２６は、第３及び第４トランジスタ３７、３８と、キャパシタ３９とを備える。第３及び第４トランジスタ３７、３８は、飽和回路２４の第一トランジスタ３０の相互接続したドレインとつながる入力と、飽和回路２４の第二トランジスタ３２の相互接続したドレインとつながる出力とを備える、カレントミラー回路を形成するようにつながる。キャパシタ３９はカレントミラーの出力とつながる第一端子とグラウンドとつながる第二端子とを有する。このカレントミラーの出力は基準電圧を供給し、飽和回路２４の第二トランジスタ３２のゲートとつながる。各基準電圧に対し、図３に示す種類の各回路の組み合わせが提供される。例えば、４段の論理レベルが使用される場合、３つの基準レベルが使用され、図３に示す種類の３つの回路が基準電圧を供給する。
【００２７】
異なる基準レベルに対して同じ種類の回路が使用されるが、第三及び第四トランジスタ３７、３８の不均衡の量の観点、つまりカレントミラーのゲインの観点から、回路は相互に相違する。Ｌ段の論理レベル（例えばＬ＝４）と論理レベル間の基準レベルがｋ＝１、・・・、Ｌ−１まで、ｋが増加するごとに上位の基準電圧としてラベル付けされる場合には、加算回路２６の第三及び第四トランジスタ３７、３８のＷ／Ｌ比の間には、すなわちカレントミラーの入力と出力との間には、Ｌ−ｋ：ｋの比率がある。よって、基準レベルｋに対する回路へのカレントミラーのゲインはｋ／（Ｌ−ｋ）である。
【００２８】
動作中、ビット線１４と基準電圧との電位差は、電流源回路３４から流れる電流Ｉがどのように第一及び第二トランジスタ３０、３２上に分布しているかを決定する。ビット線１４上の電圧が基準電圧よりかなり高い場合、実質的に全ての電流Ｉは、ビット線１４とつながるゲートを有する第一トランジスタ３０を通じて流れる。結果として、ｋＩ／（Ｌ−ｋ）の電流寄与率がキャパシタ３９に流れる。ビット線１４上の電圧が基準電圧よりかなり低い場合、実質的に全ての電流は、基準電圧とつながるゲートを有する第二トランジスタ３２を通じて流れる。結果として、Ｉの電流寄与率がキャパシタ３９に流れる。このように、ｋ番目の基準電圧を作るための回路内では、キャパシタ３９における正味電流寄与率は−ＩからｋＩ／（Ｌ−ｋ）の範囲において、ビット線１４上の電圧と基準電圧との差分によって変化する。
【００２９】
４段の論理レベル（３つの基準レベル）の場合には、例えば、最小の基準電圧に対して電流寄与率は回路内で−１から１／３に変化し、中間基準電圧に対しては回路内で−１／２から１／２、最高基準電圧に対しては回路内で−１／３から１の間で変化する。図４はキャパシタ３９における正味電流寄与率を、ビット線電圧と、４段の論理レベル（Ｌ＝４）の場合の３つの基準レベル電圧との、電位差の関数として示す。見てわかるとおり、上位及び下位飽和値４０、４２は異なる。電位差の遷移域にわたって、正味電流寄与率は、最小正味電流と最大正味電流との間の差分の半分を超えて、ほぼ線形に変化する。この遷移域の幅は、隣接する論理レベル間の差分と、ほぼ等しくなるように選定される。この遷移域は、第一及び第二トランジスタ３０、３２の相互コンダクタンス要素ベータで除算された、電流源３０から流れる電流Ｉ０に依存する。どちらを設定しても遷移域の所望の幅を提供することができる。図３の実施形態では、キャパシタ３９により、この回路は基準電圧を調整する積分フィードバックループ回路として機能するため、キャパシタ３９への正味電流は零になる。メモリマトリックス１０内のデータが、Ｌ段の論理レベルのそれぞれが実質的に同じ回数（Ｎ／Ｌ回、Ｎはビット線１４の数）生じるように選定される場合には、隣接する論理レベルの間に基準レベルが生じる。この場合、基準レベルｋへの回路に対しては、基準レベルｋより下位の論理レベルによるｋ＊Ｎ／Ｌ本のビット線と、基準レベルｋより上位の論理レベルによる（Ｌ−ｋ）＊Ｎ／Ｌ本のビット線が存在する。
【００３０】
この回路は基準レベルを調整するため、下位論理レベルのビット線１４による（最小で−Ｉの）ｋ＊Ｎ／Ｌの電流寄与率と、上位論理レベルのビット線１４による（最大でｋ＊Ｉ／（Ｌ−ｋ）の）（Ｌ−ｋ）＊Ｎ／Ｌの電流寄与率は、キャパシタ３９で正味零電流となる。前述したように、最大及び最小の電流寄与率が全ビット線１４に対して生じる場合に、零正味電流
０＝（Ｌ−ｋ）＊ｋ＊Ｉ／（Ｌ−ｋ）−ｋ＊Ｎ＊Ｉ
が生じるように、カレントミラーのゲインは選定される。
【００３１】
しかしながら、実際には、実質的に最大及び最小の寄与率は、基準レベルと隣接していない論理レベルのビット線でのみ発生する。この遷移域の幅の選定の効果は、基準電圧が隣接する上位及び下位論理レベルの間のほぼ中間より高い場合に、隣接する上位論理レベルであるビット線によるキャパシタ３９の正味電流寄与率が低下し、キャパシタ３９において下降した基準電圧が生じることである。反対に、基準電圧が隣接する上位及び下位論理レベルの間のほぼ中間より低い場合、隣接する下位論理レベルであるビット線によるキャパシタ３９の正味（負の）電流寄与率が低下し、キャパシタ３９において上昇した基準電圧が生じる。
【００３２】
これらの影響がお互い補償しあう場合には、安定した基準電圧が達成される。なお、隣接する２つの論理レベル間の安定基準電圧は、正確に隣接する論理レベルの中間である必要はない。カレントミラーのゲインが１より高い場合、安定基準電圧はより上位の論理レベルの方向へと変化される傾向があり、その逆に、カレントミラーのゲインが１より低い場合、安定基準電圧はより下位の論理レベルの方向へと変化される傾向がある。
【００３３】
好適には、第一トランジスタ３０のＷ／Ｌ比のＮ倍（Ｎは第三トランジスタ３７とつながる第一トランジスタの数）の大きさと同程度のＷ／Ｌ比を有する、大型の第三及び第四トランジスタ３７、３８を使用する。これは第三及び第四トランジスタ３７、３８におけるＭＯＳ飽和効果を防止する。代わりに、第一トランジスタの大きさと同程度の大きさである、Ｎ個の第三トランジスタを並列で使用してもよい。これはトランジスタ３８も同様である。ループゲインとスピードは、トランジスタのサイズとキャパシタ３９の電気容量値に依存する。好適には、キャパシタ３９の電気容量値は、所望のループゲインと速度によって選定される。通常、電気容量値はＮに比例し、基準レベルを選定するために多くのビット線１４が用いられる場合には、比較的大きな電気容量が必要になる。
【００３４】
好適には、コンパレータ２２は異なるトランジスタと電流源の作動対を使った、飽和回路と類似した回路によって実装される。一実施形態において、コンパレータ２２は飽和回路２４と分離している。
【００３５】
図５は飽和回路２４とコンパレータ２２が部分的に組み合わされた実施形態を示す。この実施形態では、異なる飽和回路の第一及び第二トランジスタ３０、３２のドレインは直接つながっていない。代わりに、第一及び第二カレントミラー５０、５２を各ビット線１４に対して設け、ビット線への第一及び第二トランジスタ３０、３２のドレインに入力をつなげる。第一及び第二カレントミラー５０、５２は共に２つの出力を有する。第一カレントミラーの第一出力は基準電圧の生成に利用され、第二出力は論理レベルの検出に使用される。異なるビット線１４に対する第一カレントミラー５０の第一出力は、他の第一カレントミラー５４の入力と共同でつながる。異なるビット線１４に対する第二カレントミラー５２の第一出力は、基準電圧を生成するためにキャパシタ３９とつながる、他の第一カレントミラー５４と共同でつながる。異なるビット線１４に対する各第一カレントミラーの第二出力は、各他の第二カレントミラー５６の入力とつながる。異なるビット線１４に対する各第二カレントミラーの第二出力は、各他の第二カレントミラー５６の入力とつながる。各第二カレントミラー５２の出力と各他の第二カレントミラー５６間の接続５８は、コンパレータの検出出力を形成する。
【００３６】
当然、この発明は上記に示す回路に限定されない。例えば、個別のコンパレータ２２を用いる場合、図５に示すような、複数のカレントミラーを備える構造を基準電圧の生成に利用してもよい。この実施形態では、第一、第二及びその他のカレントミラーにおける出力トランジスタの大きさは、電気容量と同様にＮに比例して選定する必要はない。代わりに、比較的小さい所定のサイズを用いてよい。同様に、複数の第一、第二及びその他のカレントミラーを用いてよく、ここで第一及び第二カレントミラーは入力トランジスタを共有するが、個別の出力トランジスタを有する。この場合、第二カレントミラーと他のカレントミラーがつながる出力は、異なるビット線に各基準電圧を提供するためにつながれてもよい。異なるビット線１４への電流が合計される、単一の共有電流ステージで十分である。すなわち、わざわざ全てのビット線１４のための共有回路を有する必要がない。
【００３７】
さらに、実施例においては、ソース電流の限界によって飽和する異なるアンプによって飽和動作を実現しているが、飽和動作は他の方法でも実現でき、例えば非線形の飽和負荷回路を備える、本質的に線形な作動対増幅器が使えることにも留意されたい。この場合、負荷回路間の電位差から得た電圧を、基準電圧の制御に使用してもよい。また、飽和レベル間の不均衡は、例えば、ドレインを除く、第一及び第二トランジスタ３０、３２の対応する端子とつながる端子と、電源とつながるドレインとを備える追加的なトランジスタを含むことにより、他の方法でも実現できる。他の代替案として、飽和負荷が線形差動増幅器で使われる場合には、異なる飽和レベルを有する負荷を使用してもよい。
【００３８】
さらに、積分フィードバックループを備える実施形態が示されているが、他の種類のフィードバックループを利用してもよいことに留意されたい。例えば、キャパシタ３９の代わりに抵抗負荷を使用し、又は第三及び第四トランジスタ３７、３８を抵抗負荷としてつなぐとことにより実現される、比例フィードバックループを利用してもよい。この場合、１以上の増幅回路を抵抗負荷と基準電圧の出力との間に接続し、所望のループゲインを実現してもよい。他の実施形態では、フィードフォワード構成を利用してもよい。このようなフィードフォワード回路の実施形態は、基準電圧の出力と第二トランジスタ３２のゲートとの間につながりがないことを除き、フィードバック構成のための回路と同様とすることができる。この場合、代わりに、所定の事前評価された基準電圧が加えられる。このようなフィードフォワード構成では、正確に設計されたゲインが必要とされ、ビット線電圧が基準電圧から遠く離れている場合、基準電圧に対する各ビット線１４の寄与率は、以下の式で表される。
【００３９】
（Ｌ−ｋ）／（ｋ＊（Ｌ−ｋ）＊Ｎ）  ビット線電圧＜＜基準電圧の場合 
ｋ／（（ｋ＊（Ｌ−ｋ）＊Ｎ）  ビット電圧＞＞基準電圧の場合
【００４０】
フィードフォワード構成に比べ、フィードバックループ構成の利点は、遷移域が基準電圧の変化と共に変化し、この結果により、より広い範囲上で基準電圧の調整が可能になることである。さらに、正確に決定されたゲインも必要ない。
【００４１】
この発明は図４に示す飽和動作を有する回路だけに限定されないことに留意されたい。図６ａ−ｃは使用できる飽和動作の代替種類を示す。
【００４２】
図６ａはビット線電圧と基準電圧との間の差分Ｄの関数としての、ビット線電圧による合計への寄与率を示す。この寄与率は上位切捨て差分より上、及び下位切捨て差分より下では零になり、切捨て差分の間では差分Ｄに比例する。この切捨て差分は別々のビット線１４における公称論理レベル間の距離のほぼ二倍であり、零差分周辺を中心とする。この種類の動作は、例えば、差分が切捨て差分より下又は上か検知するためのコンパレータのペアと、差分が下位切捨て差分より下、又は上位切捨て差分より上の場合に、例えば図３のような回路を使い電源ソース３４から流れる電流を切り取り、コンパレータによって零出力が強制的に作り出されない場合に、差分に比例した出力を作り出す比例回路とによって実現できる。
【００４３】
図６ｂはビット線電圧による合計への代替的な寄与率を表す。ここにおいても、差分が零から遠く離れると、寄与率は零になり消滅する。零差分周辺の中間範囲では、零以外の寄与率が発生する。零付近では、寄与率は差分Ｄに比例し、公称論理レベルで生じる位置付近で極点に達し、差分Ｄが広がると減少する。この種類の動作は、例えば差分Ｄの振幅による信号を生成する検出回路であって、大きな振幅のために、電源３０から供給される電流を減らすように、電流源３４を制御する検出回路によって実現される。
【００４４】
この種類の回路は、他のビット線を無視し、隣接する論理レベルを伝えるビット線信号により、隣接する論理レベル間を識別するための基準電圧を効率的に決定する。これらの隣接する論理レベルは同等の重みを有するため、偏りのない基準電圧がえられるという利点がある。しかしながら、この論理レベルにおける広がりは、出力信号の予期できない寄与率を生じ、寄与率が減少する場所の近くで差が生じる。これは図４に示す種類の寄与率により効果的に防止することができる。ここでは基準レベルより上及び下の、隣接しない論理レベルの影響は効果的にキャンセルされるため、切捨ては必要ない。また、基準レベルの初期値を広い範囲にすることが可能である。なぜなら基準レベルがフィードバックループの局所解（ローカルミニマ）にはまることを防ぐからである。結果として、フィードバックループ内のキャパシタを（このシステムが起動したときのように）完全に放電することができ、フィードバックループは自動的に、及び常に基準レベルを適切な値に収束させる。
【００４５】
図６ｃは他の代替案であり、ここでは正と負の差分Ｄに対する寄与率が異なる。この寄与率は、直近の飽和レベル４０、４２からの実質的に同じ偏差が、隣接する公称論理レベルに対応する、位置６４、６６の付近で生じるように選定される。この寄与率はおおよそ、隣の下位論理レベル付近で「最小値＋偏差（Ｄ）」、隣の上位論理レベル付近で「最大値＋偏差（Ｄ）」となる。
【００４６】
結果として、Ｄ＝０付近、つまりビット線電圧が基準電圧と等しい位置の間で交差が必要になるが、ビット線は基準レベルに近い電圧を例外的に出力するだけであるため、この交差の厳密な性質は回路の動作に大きく影響することはない。この発明はここに示す実施形態だけに限定されないことに留意されたい。例えば、ある実施形態では、各基準電圧を生成するためにそれぞれの回路が提供されるように記載されているが、代わりにより少ない数の回路を使用してもよいことに留意されたい。例えば、基準電圧間の距離が等しいなら、ビット線信号から２つの基準レベルを決定する回路を提供すれば十分であり、他の回路は、取得した基準電圧に取得した基準電圧の距離を加算して他の基準レベルを決定できる。この場合、また、基準電圧間の距離を決定するためのフィードバックループ内にあり、相互に異なる基準レベルを比較する飽和回路２４から流れる電流を加算する、加算回路を使うことも可能である。同様に、基準電圧が中心レベルの周囲に対称に配置されているなら、基準電圧は、中心レベルへの出力信号から決定できる中心レベルへの距離を、加算及び／又は減算することで決定することができる。
【００４７】
さらに、一緒にアドレスされるメモリセルが、実質的に同じ頻度で各論理データ値を記憶するように、データが選定される場合の実施例を示しているが、論理レベルｋのセルを他の所定の頻度ｆｋを使用する、他の実施形態も可能であることに留意されたい。この場合、図３の実施形態では、飽和レベルが、基準電圧ｋに対する飽和関数の下位レベルに対する上位レベルの比率が、ｋレベルより下位の論理レベルによる頻度の合計に対するｋレベルより上位の論理レベルによる頻度の合計の比率と等しくなるように調整されることが望ましい。
【００４８】
さらに、各セルが４段のレベルの１つを記憶する場合の実施例を示しているが、より多い又はより少ない数の論理レベルを使用してもよいことに留意されたい。極端に言えば、２段の論理レベルを使用してもよい（つまり二値データ）。この場合、飽和関数は、公称レベルから大きく離れたビット線信号が、選定された基準電圧に深刻な妨害をしないことを保証する。
【００４９】
さらに、検出回路の入力信号と出力信号両方を電圧として実施形態を記載しているが、代わりに電流を、入力信号及び／又は出力信号として使用してもよいことに留意されたい。例えば、飽和電流増幅回路は周知であり、第一及び第二トランジスタの組の代わりに使用できる。
【００５０】
さらに、出力信号が、異なる基準電圧と同時に比較される実施形態を示しているが、他の代替的な実施形態では、出力信号が異なる基準電圧と連続して比較される。この場合、同じ比較／飽和／加算回路が異なる基準電圧に対して使用できるが、飽和回路の場合には、切替えできる不均衡が実装されるべきであり、例えば第三及び第四トランジスタ３７、３８で形成されるカレントミラー内に、並列に複数のトランジスタを使えば、この並列トランジスタから選択された１つのトランジスタを、基準電圧のどの１つが測定されたかに応じ、有効及び無効にすることができる。
【００５１】
好適には、共にアドレス指定できるセルの各グループ（例えば列）は、各論理レベルを記憶するグループ内のセル数という観点の、同じ所定の制約を満たすデータを共に保持する。好適には、この制約はまた、全ての論理レベルが同数であることを必要とする。しかしながらこの発明はこの特定種類の制約には限定されない。例えば、正確に同数である代わりに、プログラムされた信号からまだ基準レベルを再構築することが可能である限り、より緩和された数的要件を使用してもよい。数がこの条件を満たす場合には、この要件を実質的に満足すると言うことができる。さらに、この要件は異なる基準レベルに対して異なる数を要求してもよい。前述したように、飽和レベルはこの場合調整されるべきである。さらに、異なる要件が異なるアドレスに使用されてもよい。この場合、飽和レベルの不均衡は、アドレスや他の情報（例えばデータが読み出しまたは書き込みされた回数の関数として）によって、調整されるのが好ましい。さらに、基準電圧が、アドレス指定されたワード毎に連続して決定される実施形態が記載されているが、代替的に、基準電圧が取得された後であって、メモリマトリックスが先行するアドレスへの信号を出力する間に、例えば連続するアドレスから読み出す遷移期間中、又は一以上のアドレスから読み出す間に、固定した閾値電圧を保持するサンプル及びホールド回路を追加してもよいことに留意されたい。
【００５２】
さらに、同時にアドレス指定された全セル（通常メモリマトリックスのある列の全セル）からの寄与率は、基準電圧を形成するために加算して利用されることが望ましいが、代替的に、これらのセルのうち各論理レベルを記憶するセルの数が所定の制約を満足するなら、アドレス指定されたセルの一部を使用してもよい。
【図面の簡単な説明】
【００５３】
【図１】電子回路を示す。
【図２】検出回路を示す。
【図３】基準生成回路を示す。
【図４】正味電流寄与率を示す。
【図５】組み合わされた飽和回路とコンパレータを示す。
【図６】代替の正味電流寄与率を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【国際調査報告】
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