(57)【要約】  統合化された緩和型電圧制御発振のための方法及び装置が提供される。クロック信号を送信する発振回路であって、第１の基準電位を受け取るよう構成された第１の入力と所定の周期を有する信号を受け取るよう構成された第２の入力とを有する電流源（１２）と当該電流源に結合された電圧制御発振器（ＶＣＯ）（１４）とを備える発振回路が、設けられる。電流源は、第１のキャパシタンス（ＣＹ）を備え、そして第１のキャパシタンスに正比例した基準電流を発生するよう構成されている。ＶＣＯは、基準電流を受け取るよう構成された入力を有する。ＶＣＯは、第２のキャパシタンス（ＣＸ）を備え、そして第２のキャパシタンスの第１のキャパシタンスに対する比に正比例する周期を有するクロック信号を発生するよう構成されている。
2008544641.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を送信する発振回路であって、
第１の基準電位を受け取るよう構成された第１の入力と、所定の周期を有する信号を受け取るよう構成された第２の入力とを有する電流源であって、第１のキャパシタンスを有し、且つ前記第１のキャパシタンスに正比例する基準電流を発生するよう構成された電流源と、
前記電流源に結合された電圧制御発振器（ＶＣＯ）であって、前記基準電流を受け取るよう構成された入力を有する電圧制御発振器（ＶＣＯ）とを備え、
前記電圧制御発振器（ＶＣＯ）が、第２のキャパシタンスを備え、且つ前記第２のキャパシタの前記第１のキャパシタンスに対する比に正比例する周期を有するクロック信号を発生するよう構成されている、発振回路。
【請求項２】
前記電流源が更に、第２の基準電位に結合されるよう構成されたソース端子と、第１、第２及び第３のドレイン端子とを有する電流ミラーを備え、
前記電流源が、前記基準電流を前記第１のドレイン端子に発生するよう構成され、
前記第１のキャパシタンスが、前記第２のドレイン端子に結合され、
前記電流源が更に、
前記第３のドレイン端子に結合された第４のドレイン端子と、ゲートと、第３の基準電位に結合されるよう構成されたソース端子とを有する利得トランジスタと、
前記第１の基準電位と結合されるよう構成された第１の入力と、第２の入力と、前記利得トランジスタの前記ゲートに結合された出力とを有する増幅器と、
前記増幅器の前記第２の入力と前記第２のドレイン端子との間に結合されたスイッチト・キャパシタ回路網と
を備える、請求項１記載の発振回路。
【請求項３】
前記電流源が、第２の基準電位に結合されるよう構成されたソース端子を有する電流ミラーを備え、
前記電流ミラーが、ゲート及び第１のドレイン端子を有する第１のトランジスタを備え、
前記電流源が、前記基準電流を前記第１のドレイン端子に発生するよう構成され、
前記電流ミラーが更に、第２のドレイン端子を有する第２のトランジスタを有し、
前記第１のキャパシタンスが、前記第２のドレイン端子に結合され、
前記電流ミラーが更に、前記第１のトランジスタの前記ゲートに結合されたゲートを有する、請求項１記載の発振回路。
【請求項４】
前記電流源が、前記第１の基準電位と結合するよう構成された第１の入力と、第２の入力と、前記利得トランジスタの前記ゲートに結合された出力とを有する増幅器を備え、
前記増幅器が、前記利得トランジスタの前記ゲートと前記増幅器の前記第２の入力との間に結合された積分キャパシタを備える
請求項１記載の発振回路。
【請求項５】
前記電流源が、第２の基準電位に結合するよう構成されたソース端子と第１、第２及び第３のドレイン端子とを有する電流ミラーを備え、
前記第１のキャパシタンスが、前記第２のドレイン端子に結合された第１の電極と、前記第３の基準電位と結合するよう構成された第２の電極とを有する
請求項１記載の発振回路。
【請求項６】
前記スイッチト・キャパシタ回路網が、
前記第２のドレイン端子に結合された第１の端子と、前記第３の基準電位に結合された第２の端子とを有する第１のスイッチと、
第１及び第２の端子を有する第２のスイッチであって、前記第２のスイッチの前記第１の端子が前記第２のドレイン端子に結合される、第２のスイッチと、
第１及び第２の電極を有するエラー転送キャパシタであって、当該エラー転送キャパシタの前記第１の電極が前記第２のスイッチの前記第２の端子に結合され、前記エラー転送キャパシタが前記第３の基準電位に結合される、前記エラー転送キャパシタと、
第１及び第２の端子を有する第３のスイッチであって、当該第３のスイッチの前記第１の端子が前記エラー転送キャパシタの前記第１の電極と前記第２のスイッチの前記第２の端子とに結合され、前記第３のスイッチの前記第２の端子が前記増幅器の前記第２の入力に結合される、前記第３のスイッチと
を備える請求項２記載の発振回路。
【請求項７】
前記第２のスイッチが、
第１の所定の周期で前記第２のスイッチの前記第１の端子と前記第２の端子とを結合し及び当該結合を解除するよう構成され、且つ
前記第１の所定の周期に前記第２のドレイン端子と前記エラー転送キャパシタの前記第１の電極とを結合し及び当該結合を解除するよう更に構成される
請求項６記載の発振回路。
【請求項８】
前記第１のスイッチが、
前記第２のスイッチが前記第２のスイッチの前記第１の端子と前記第２のスイッチの前記第２の端子との結合を解除するとき、前記第２のドレイン端子を前記第３の基準電位に結合させ、
前記第２のスイッチが前記第２のスイッチの前記第１の端子を前記第２のスイッチの前記第２の端子と結合するとき、前記第２のドレイン端子と前記第３の基準電位との結合を解除する
よう構成されている請求項７記載の発振回路。
【請求項９】
前記ＶＣＯが更に、
出力と、前記電流発生器の前記の出力に結合された入力とを有するスイッチ回路網であって、前記基準電流を受け取るよう構成されている前記スイッチ回路網と、
出力と、前記スイッチ回路網の前記出力に結合された入力とを有するインバータ回路網とを備え、
前記第２のキャパシタンスが、前記インバータ回路網の前記入力に結合された第１の電極と、前記インバータ回路網の前記出力に結合された第２の電極とを有する
請求項１記載の発振回路。
【請求項１０】
前記ＶＣＯが更に、出力と、前記電流発生器の前記出力に結合された入力とを有するスイッチ回路網であって、前記基準電流を受け取るよう構成されたスイッチ回路網を備え、
前記スイッチ回路網が、
前記基準電流を受け取るよう構成された第１の端子と、前記インバータ回路網の前記入力に結合された第２の端子とを有する第１のスイッチと、
前記インバータ回路網の前記入力に結合された第１の端子と、前記電流源に結合された第２の端子とを有する第２のスイッチと
を備える、請求項１記載の発振回路。
【請求項１１】
前記第１のスイッチが、前記第１のスイッチの前記第１の端子を前記第１のスイッチの前記第２の端子と所定の周波数で結合するよう構成されている請求項１０記載の発振回路。
【請求項１２】
前記第２のスイッチが、
前記第１のスイッチが前記第１のスイッチの前記第１の端子と前記第２のスイッチの前記第２の端子との結合を解除するとき、前記第２のスイッチの前記第１の端子を前記第２のスイッチの前記第２の端子と結合し、
前記第１のスイッチが前記第１のスイッチの前記第１の端子を前記第１のスイッチの前記第２の端子と結合するとき、前記第２のスイッチの前記第１の端子と前記第２のスイッチの前記第２の端子との結合を解除する
よう構成されている、請求項１０記載の発振回路。
【請求項１３】
前記インバータ回路網が、
前記第２のキャパシタンスの前記第１の電極に結合された入力と、第２の基準電位に結合された第１の基準入力と、第３の基準電位に結合された第２の基準入力と、出力とを有する第１のインバータと、
前記第１のインバータの前記出力に結合された入力と、前記第２の基準電位に結合された第１の基準入力と、前記第３の基準電位に結合された第２の基準入力と、出力とを有する第２のインバータと、
前記第２のインバータの前記出力に結合された入力と、前記第２の基準電位に結合された第１の基準入力と、前記第３の基準電位に結合された第２の基準入力と、出力とを有する第３のインバータと、
前記第３のインバータの前記出力に結合された入力と、第４の基準電位に結合された第１の基準入力と、前記第３の基準電位に結合された第２の基準入力と、前記第２のキャパシタンスの前記第２の電極に結合された出力とを有する第４のインバータと
を備える請求項９記載の発振回路。
【請求項１４】
電圧制御された発振方法であって、
第１のキャパシタンスを有する電流発生器から基準電流を発生するステップと、
第２のキャパシタンスを有する電圧制御発振器から、前記第２のキャパシタンスの前記第１のキャパシタンスに対する比に正比例する周期を有するクロック信号を発生するステップと
を備える方法。
【請求項１５】
基準電流を発生する前記ステップが、前記基準電流を所定の時間基準（Ｔ０）、第１の基準電圧（ＶＲＥＦ）及び第１のキャパシタンス（ＣＹ）に基づいて発生するステップを備える請求項１４記載の方法。
【請求項１６】
基準電流を発生する前記ステップが、前記基準電流（ＩＲＥＦ）を、
ＩＲＥＦ＝（ＣＹ／Ｔ０）×ＶＲＥＦ
であるように発生するステップを備える請求項１５記載の方法。
【請求項１７】
基準電流を発生する前記ステップが、第１の基準電圧を前記基準電流へ電流ミラーを介して変換するステップを備える請求項１４記載の方法。
【請求項１８】
前記基準電流が、所定の時間基準に基づく周波数を有し、
クロック信号を発生する前記ステップが、前記第２のキャパシタンスを前記基準電流の周波数で周期的に充電及び放電するステップを備える請求項１４記載の方法。
【請求項１９】
クロック信号が発生する前記ステップが、前記クロック信号を前記第２のキャパシタンス（ＣＸ）、第１の基準電圧（ＶＩＮ）及び前記基準電流（ＩＲＥＦ）に基づいて発生するステップを備える請求項１４記載の方法。
【請求項２０】
クロック信号を発生する前記ステップが、
Ｔ＝２×（Ｔ０／ＶＲＥＦ）×（ＣＸ／ＣＹ）／ＩＲＥＦ
であるような周期（Ｔ）を有する前記クロック信号を
発生するステップを備える請求項１９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［発明の分野］
本発明は、一般的に発振器に関し、詳細には、信頼性が増した発振周波数を有するクロック信号を発生する発振回路及び方法に関する。
【０００２】
［発明の背景］
発振器は、様々な応用に対して周期的波形（例えば、或る発振周波数で生じる波形）を発生するため広く用いられている。発振器回路の発振周波数は、典型的には、その中に利用される発振器キャパシタの関数であり、そしてこの発振器キャパシタの性能は、製造プロセス及び環境温度により影響を受ける。例えば、キャパシタは、製造中に起こるかも知れない物理的寸法の変動に起因して性能の変化が有り得る。
【０００３】
発振器キャパシタのあり得るプロセス変動を補償する１つのアプローチは、抵抗−キャパシタ（ＲＣ）発振器を用いることである。ＲＣ発振器は、そのＲＣ発振器のプロセス変動を追跡する電圧分割器を電流発生器回路の中に用いてプロセス補償を達成する。プロセス補償に対する類似のアプローチは、安定でプロセスとは独立の電流とプロセスと共に変わる電流との差を追跡する回路を有する電圧制御発振器（ＶＣＯ）で用いられている。これらのアプローチのそれぞれは、典型的には、異なる部品がプロセスにより類似の要領で影響を受けることを仮定している。実際には、異なる部品は、一般的に、互いに追跡することが不十分であるプロセス変動を有し、従って、いずれの従来のプロセス補償は、制限されたそして狭い周波数範囲で有効である。
【０００４】
これらのアプローチにおいてプロセス補償の周波数範囲を拡大するため、デジタル・フェーズ・ロックト・ループが、或る範囲の周波数を発生するため用いられてきた。実際には、ＶＣＯの動作周波数範囲は、典型的には、発振器キャパシタのプロセスに関連した変動に起因して、拡大された周波数範囲より大きい。そのようなより大きい動作周波数範囲を実現するため、デジタル・フェーズ・ロックト・ループのデジタル／アナログ変換器は、増大された電圧ステップを有する一層大きい電圧範囲でもって動作し、そして増大された電圧ステップは、ＶＣＯからのいずれの発生された周波数の精度を低減する。更にこの低減された精度に対処するため、デジタル／アナログ変換器の解像度は、より大きい面積を占有し且つより大きい電力消費でもって動作するより複雑な回路設計を用いて増大される。
【０００５】
従って、プロセス変動及び温度に対する感度が低い発振器回路が、望まれている。その上、プロセス変動に対する感度が低い電圧制御発振方法が、望まれている。更に、本発明の他の望ましい特徴及び特性が、添付の図面及び上記の発明の背景と関係した、本発明の以下の詳細な説明及び添付の特許請求の範囲から明らかになるであろう。
【０００６】
本発明は、以下で、添付の図面と関係して説明され、そこにおいては、類似の参照番号、類似の構成要素を示す。
【発明を実施するための最良の形態】
【０００７】
本発明の以下の詳細な説明は、実際には単なる例示であり、本発明又は本発明の応用及び使用を制限することを意図するものではない。更に、前述の発明の背景又は以下の詳細な説明で提示されたいずれの理論により縛ることを意図するものではない。
【０００８】
図面を参照すると、図１は、本発明の例示的実施形態に従った統合化された緩和型電圧制御発振器１０の概略図である。統合化された電圧制御発振器１０は、第１及び第２の入力を有する動的電流発生器（ＩＧＥＮ）１２と、その動的電流発生器１２の出力に結合された第１の入力を有する電圧制御発振器（ＶＣＯ）１４とを備える。動的電流発生器１２の第１の入力は、第１の基準電位（例えば、バンドギャップ電圧）（ＶＲＥＦ）を受け取るよう構成され、そして動的電流発生器１２の第２の入力は、所定の周期（Ｔ０）又は周波数（例えば、クロック信号）を有する信号を受け取るよう構成されている。動的電流発生器１２は、キャパシタンス（ＣＹ）を備え、そしてキャパシタンス（ＣＹ）、所定の周期（Ｔ０）及び第１の基準電位（ＶＲＥＦ）に基づいて次式の関係を有する基準電流（ＩＲＥＦ）を発生するよう構成されている。
ＩＲＥＦ＝（ＣＹ／Ｔ０）×ＶＲＥＦ
ＶＣＯ１４は、動的電流発生器１２から第１の入力を介して基準電流（ＩＲＥＦ）を受け取り、そして第２の基準電位（ＶＩＮ）をＶＣＯ１４の第２の入力を介して受け取るよう構成されている。ＶＣＯ１４は、キャパシタンス（ＣＸ）を備え、そしてキャパシタンス（ＣＸ）、第２の基準電位（ＶＩＮ）及び基準電流（ＩＲＥＦ）に基づいて次式の関係を有する発振周期（Ｔ）を有する信号を発生するよう構成されている。
Ｔ＝２×（ＣＸ×ＶＩＮ）／ＩＲＥＦ
上記の関係を基準電流（ＩＲＥＦ）の代わり用いると、次式のようになる。
Ｔ＝２×（Ｔ０／ＶＲＥＦ）×（ＣＸ／ＣＹ）／ＩＲＥＦ
ＶＣＯ１４により発生された信号の発振周期（Ｔ）の関するこの関係から、統合化された電圧制御発振器１０は、一般的に、プロセスに独立であり、そして温度に対して耐性がある。例えば、所定の周期（Ｔ０）を有するクロック信号の変動は、典型的には、入力タイミング装置又は回路の制御された選択により最小にされ、第１の基準電位（ＶＲＥＦ）の変動は、典型的には、一般的に安定なバンドギャップ電圧を用いて最小にされ、第２の基準電位（ＶＩＮ）の変動は、典型的には、電源装置又は回路の制御された選択により最小され、そしてキャパシタンス（ＣＸ及びＣＹ）のプロセス変動が、最小にされ、又は発振周期（Ｔ）に関する上記の関係でオフセットされる。
【０００９】
図２は、図１に示される動的電流発生器１２の回路図である。動的電流発生器１２は、電流ミラー回路２０、利得トランジスタ２２、増幅器回路２４、及びスイッチト・キャパシタ回路網２６を備える。電流ミラー回路２０は、第３の基準電位（ＶＣＣ）に結合されるよう構成されたソース端子と、第１及び第２のドレイン端子とを有する。利得トランジスタ２２は、電流ミラー回路２０の第１のドレイン端子に結合されたドレイン端子を有する。増幅器回路２４は、第１の基準電位（ＶＲＥＦ）を受け取るよう構成された第１の入力と、利得トランジスタ２２のゲートに結合された出力とを有する。スイッチト・キャパシタ回路網２６は、増幅器回路２４の第２の入力と電流ミラー回路２０の第２のドレイン端子との間に結合される。キャパシタンス（ＣＹ）は、電流ミラー回路２０の第２のドレイン端子に結合された第１の電極と、第４の基準電位（例えば、接地）を受け取るよう構成された第２の電極とを有する。動的電流発生器１２は、基準電流（ＩＲＥＦ）を電流ミラー回路２０の第３のドレイン端子で発生するよう構成されている。
【００１０】
例示的実施形態において、電流ミラー回路２０は、第１のトランジスタ３０、第２のトランジスタ３２、第３のトランジスタ３４を備える。第１のトランジスタ３０は、ゲート及び上記第１のドレイン端子を有する。第２のトランジスタ３２は、第１のトランジスタ３０のゲート及び上記第１のドレイン端子の両方に結合されたゲートと、上記第２のドレイン端子とを有する。第３のトランジスタ３４は、第１のトランジスタ３０及び第２のトランジスタ３２の両方のゲート及び第１のトランジスタ３０の上記第１のドレイン端子に結合されたゲートと、上記第３のドレイン端子と有する。その上、電流ミラー回路２０の第１、第２及び第３のトランジスタ３０、３２、３４のそれぞれは、第３の基準電位（ＶＣＣ）を受け取るよう構成されたソース端子を有する。第１、第２及び第３のトランジスタ３０、３２、３４は、バイポーラ接合トランジスタ（ＢＪＴ）、Ｐチャネル金属酸化半導体（ＰＭＯＳ）トランジスタ、Ｎチャネル金属酸化半導体（ＮＭＯＳ）トランジスタ、及び類似のもののようなバイポーラ・トランジスタであってよく、そしてＰＭＯＳトランジスタであることが好ましい。その上、基準電流（ＩＲＥＦ）を電流ミラー回路２０の第３のドレイン端子に生成するため、動的電流発生器１２は、基準電流（ＩＲＥＦ）を電流ミラー回路２０の第２のドレイン端子に生成する。
【００１１】
利得トランジスタ２２は、第４の基準電位（例えば、接地）を受け取るよう構成されたソース端子を有する。利得トランジスタ２２は、バイポーラ・トランジスタ、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ及び類似のものであってよく、そしてＮＭＯＳトランジスタであることが好ましいが、しかし他のタイプのバイポーラ・トランジスタを用いてもよい。
【００１２】
増幅器回路２４は、差動増幅器３６及び積分キャパシタ３８を備える。差動増幅器３６は、第１及び第２の入力と出力とを有する。積分キャパシタ３８は、利得トランジスタ２２のゲート及び差動増幅器３６の出力の両方に結合された第１の電極と、差動増幅器３６の第２の入力に結合された第２の電極とを有する。
【００１３】
スイッチト・キャパシタ回路網２６は、第１のスイッチ４０（Ｐ１Ｂ）、第２のスイッチ４２（Ｐ１）、エラー転送キャパシタ４４及び第３のスイッチ４６（Ｐ２）を有する。第１のスイッチ４０（Ｐ１Ｂ）は、電流ミラー回路２０の第２のドレイン端子に結合された第１の端子と、第４の基準電位（例えば、接地）を受け取るよう構成された第２の端子とを有する。第２のスイッチ４２（Ｐ１）は、電流ミラー回路２０の第２のドレイン端子に結合された第１の端子と、第２の端子とを有する。エラー転送キャパシタ４４は、第２のスイッチ４２の第２の端子に結合された第１の電極と、第４の基準電位（例えば、接地）を受け取るよう構成された第２の電極とを有する。第３のスイッチ４６（Ｐ２）は、エラー転送キャパシタ４４の第１の電極に結合された第１の端子と、差動増幅器３６の第２の入力に結合された第２の端子とを有する。
【００１４】
図３は、図１及び図２に示される動的電流発生器１２の動作を説明するのに有効な波形を示す。図２及び図３を参照すると、第１のスイッチ４０（Ｐ１Ｂ）、第２のスイッチ４２（Ｐ１）及び第３のスイッチ４６（Ｐ２）は、論理１信号（例えば、ＶＨＩ）及び論理０信号（例えば、ＶＬＯＷ）のそれぞれを受け取ると開き又は閉じる。第２のスイッチ４２（Ｐ１）は、所定の周期（Ｔ０）を有する周波数で第２のスイッチ４２（Ｐ１）の第１の端子と第２の端子とを結合／結合解除するよう構成され、そして更に所定の周期（Ｔ０）を有する周波数で電流ミラー回路２０の第２のドレイン端子とエラー転送キャパシタ４４の第１の電極とを結合／結合解除するよう構成されている。例えば、第１のスイッチ４０（Ｐ１Ｂ）は、時点ｔ１で、電流ミラー回路２０の第２のドレイン端子と第４の基準電位（例えば、接地）との結合を解除し、そして時点ｔ２で、電流ミラー回路２０の第２をドレイン端子の第４の基準電位と結合する。第２のスイッチ４２（Ｐ１）は、時点ｔ１で、第２のスイッチ４２（Ｐ１）の第１の端子と第２の端子とを結合し、そして時点ｔ２で、第２のスイッチ４２（Ｐ１）の第１の端子と第２の端子との結合を解除する。所定の周期（Ｔ０）は、積分サイクルを表す。
【００１５】
図４は、図１に示される電圧制御発振器１４の回路図である。キャパシタンス（ＣＸ）に加えて、ＶＣＯ１４は、スイッチ回路網５０及びインバータ回路網５２を備える。スイッチ回路網５０は、出力と、動的電流発生器１２の出力に結合された入力とを有する。インバータ回路網５２は、出力と、スイッチ回路網５０の出力に結合された入力とを有する。キャパシタンス（ＣＸ）は、インバータ回路網５２の入力に結合された第１の電極と、インバータ回路網５２の出力に結合された第２の電極とを有する。スイッチ回路網５０は、基準電流（ＩＲＥＦ）を受け取るよう構成されており、そして第１のスイッチ５４（Φ２）及び第２のスイッチ５６（Φ１）を備える。第１のスイッチ５４（Φ２）は、基準電流（ＩＲＥＦ）を受け取るよう構成された第１の端子と、インバータ回路網５２の入力に結合された第２の端子とを有する。第２のスイッチ５６（Φ１）は、インバータ回路網５２の入力に結合された第１の端子と、動的電流発生器１２の出力に結合された第２の端子とを有する。第１のスイッチ５４（Φ２）は、発振周期（Ｔ）に基づくスイッチング周波数で、第１のスイッチ５４（Φ２）の第１の端子と第２の端子とを結合／結合解除するよう構成されている。第２のスイッチ５６（Φ１）は、第１のスイッチ５４（Φ２）と同じ周波数で、第２のスイッチ５６（Φ１）の第１の端子と第２の端子とを結合／結合解除するよう構成され、それにより第２のスイッチ５６（Φ１）は、第１のスイッチ５４（Φ２）が第１のスイッチ５４（Φ２）の第１の端子と第２の端子との結合を解除するとき第２のスイッチ５６（Φ１）の第１の端子と第２の端子とを結合する。同様に、第２のスイッチ５６（Φ１）は、第１のスイッチ５４（Φ２）が第１のスイッチ５４（Φ２）の第１の端子と第２の端子とを結合するとき第２のスイッチ５６（Φ１）の第１の端子と第２の端子との結合を解除する。
【００１６】
スイッチ回路網５０は、発振周期（Ｔ）に基づくスイッチング周波数で基準電流（ＩＲＥＦ）をインバータ回路網５２に与える。インバータ回路網５２は、第１のインバータ６０、第２のインバータ６２、第３のインバータ６４、及び第４のインバータ６６を備える。第１のインバータ６０は、キャパシタンス（ＣＸ）の第１の電極に結合された第１の入力と、出力とを有する。第２のインバータ６２は、出力と、第１のインバータ６０の出力に結合された入力とを有する。第３のインバータ６４は、出力と、第２のインバータ６２の出力に結合された入力とを有する。第４のインバータ６６は、キャパシタンス（ＣＸ）の第２の電極に結合された出力を有する。第１、第２及び第３のインバータ６０、６２、６４はそれぞれ、第３の基準電位（ＶＣＣ）を受け取るよう構成された第１の基準入力と、第４の基準電位（例えば、接地）に結合された第２の基準入力とを有する。第４のインバータ６６は、第２の基準電位（ＶＩＮ）に結合された第１の基準入力と、第４の基準電位（例えば、接地）に結合された第２の基準電位とを有する。例示的実施形態において、第１、第２、第３及び第４のインバータ６０、６２、６４、６６は、相補形金属酸化半導体（ＣＭＯＳ）トランジスタでもって構成されている。
【００１７】
図５は、本発明に従った電圧制御発振方法の例示的実施形態のフロー図である。図１及び図５を参照すると、本方法は、１００で始まる。動的電流発生器１２は、ステップ１０５で基準電流（ＩＲＥＦ）を発生する。動的電流発生器１２は、キャパシタンス（ＣＹ）を備える。ＶＣＯ１４は、ステップ１１０で、クロック信号を発生して、送信する。ＶＣＯ１４は、キャパシタンス（ＣＸ）を備え、そしてクロック信号は、キャパシタンス（ＣＸ）のキャパシタンス（ＣＹ）に対する比に正比例する周期を有する。
【００１８】
クロック信号を送信するための発振回路であって、第１の基準電位を受け取るよう構成された第１の入力及び所定の周期を有する信号を受け取るよう構成された第２の入力を有する電流源と、当該電流源に結合された電圧制御発振器（ＶＣＯ）とを備える発振回路が、設けられる。当該電流源は、第１のキャパシタンスを備え、そしてその第１のキャパシタンスに正比例する基準電流を発生するよう構成されている。ＶＣＯは、基準電流を受け取るよう構成された入力を有する。ＶＣＯは、第２のキャパシタンスを備え、そして第２のキャパシタンスの第１のキャパシタンスに対する比に正比例する周期を有するクロック信号を発生するよう構成されている。
【００１９】
電流源は更に、電流ミラー、利得トランジスタ、増幅器、及びスイッチト・キャパシタ回路網を備える。電流ミラーは、第２の基準電位に結合するよう構成されたソース端子と、第１、第２及び第３のドレイン端子とを有する。電流源は、基準電流を第１のドレイン端子で発生するよう構成され、そして第１のキャパシタンスは、第２のドレイン端子に結合される。利得トランジスタは、第３のドレイン端子に結合された第４のドレイン端子と、ゲートと、第３の基準電位に結合されるよう構成されたソース端子とを有する。増幅器は、第１の基準電位と結合するよう構成された第１の入力と、第２の入力と、利得トランジスタのゲートに結合された出力とを有する。スイッチト・キャパシタ回路網は、増幅器の第２の入力と第２のドレイン端子との間に結合される。電流ミラーは、ゲート及び上記第１のドレイン端子を有する第１のトランジスタと、ゲート及び上記第２のドレイン端子を有する第２のトランジスタと、第１のトランジスタのゲートに結合されたゲート及び上記第３のドレイン端子を有する第３のトランジスタとを備える。増幅器は、利得トランジスタのゲートと当該増幅器の第２の入力との間に結合された積分キャパシタを備える。第１のキャパシタンスは、第２のドレイン端子に結合された第１の電極と、第３の基準電位と結合するよう構成された第２の電極とを有する。スイッチト・キャパシタ回路網は、第１のスイッチ、第２のスイッチ、エラー転送キャパシタ、及び第３のスイッチを備える。第１のスイッチは、上記第２のドレイン端子に結合された第１の端子と、第３の基準電位と結合された第２の端子とを有する。第２のスイッチは、第１及び第２の端子を有し、そして第２のスイッチの第１の端子は、上記第２のドレイン端子に結合される。エラー転送キャパシタは、第１及び第２の電極を有する。エラー転送キャパシタの第１の電極は、第２のスイッチの第２の端子に結合され、そしてエラー転送キャパシタの第２の電極は、第３の基準電位と結合される。第３のスイッチは、第１及び第２の端子を有する。第３のスイッチの第１の端子は、エラー転送キャパシタの第１の電極と第２のスイッチの第２の端子と結合され、そして第３のスイッチの第２の端子は、上記増幅器の第２の入力に結合される。第２のスイッチは、第１の所定の周期で、第２のスイッチの第１の端子と第２の端子とを結合／結合解除するよう構成され、そして更に、第１の所定の周期で、上記第２のドレイン端子とエラー転送キャパシタの第１の電極とを結合／結合解除するよう構成されている。第１のスイッチは、第２のスイッチが第２のスイッチの第１の端子と第２のスイッチの第２の端子との結合を解除するとき第２のドレイン端子を第３の基準電位に結合し、且つ第２のスイッチが第２のスイッチの第１の端子を第２のスイッチの第２の端子と結合するとき上記第２のドレイン端子と第３の基準電位との結合を解除するよう構成されている。
【００２０】
ＶＣＯは更に、スイッチ回路網及びインバータ回路網を備える。スイッチ回路網は、出力と、電流発生器の出力に結合された入力とを有し、そして基準電流を受け取るよう構成されている。インバータ回路網は、出力と、スイッチ回路網の出力に結合された入力とを有する。第２のキャパシタンスは、インバータ回路網の入力に結合された第１の電極と、インバータ回路網の出力に結合された第２の電極とを有する。スイッチ回路網は、第１のスイッチ及び第２のスイッチを備える。第１のスイッチは、基準電流を受け取るよう構成された第１の端子と、インバータ回路網の入力に結合された第２の端子とを有し、そして第２のスイッチは、インバータ回路網の入力に結合された第１の端子と、電流源に結合された第２の端子とを有する。第１のスイッチは、第１のスイッチの第１の端子を第１のスイッチの第２の端子と所定の周波数で結合するよう構成されている。第２のスイッチは、第１のスイッチが第１のスイッチの第１の端子を第２のスイッチと第２の端子との結合を解除するとき第２のスイッチの第１の端子を第２のスイッチの第２の端子と結合し、そして第１のスイッチが第１のスイッチの第１の端子を第１のスイッチの第２の端子と結合するとき第２のスイッチの第１の端子と第２のスイッチの第２の端子との結合を解除するよう構成されている。インバータ回路網は、第２のキャパシタンスの第１の電極に結合された入力と出力とを有する第１のインバータと、出力と第１のインバータの出力に結合された入力とを有する第２のインバータと、出力と第２のインバータの出力に結合された入力とを有する第３のインバータと、第２のキャパシタンスの第２の電極に結合された出力とを有する第４のインバータとを備える。第１のインバータ、第２のインバータ及び第３のインバータのそれぞれは、第２の基準電位に結合された第１の基準入力と、第３の基準電位に結合された第２の基準入力とを有する。第４のインバータは、第４の基準電位に結合された第１の基準入力と、第３の基準電位に結合された第２の基準電位とを有する。第１のインバータ、第２のインバータ、第３のインバータ及び第４のインバータのそれぞれは、相補形金属酸化半導体トランジスタを備える。
【００２１】
第１のキャパシタンスを備える電流発生器から基準電流を発生するステップと、第２のキャパシタンスを備える電圧制御発振器からクロック信号を発生するステップとを備える電圧制御発振方法が、提供される。クロック信号は、第２のキャパシタンスの第１のキャパシタンスに対する比に正比例する周期を有する。基準電流を発生する上記のステップは、所定の時間基準（Ｔ０）、第１の基準電圧（ＶＲＥＦ）及び第１のキャパシタンス（ＣＹ）に基づいて基準電流を発生するステップを備える。基準電流を発生する上記のステップは、次式に示すような基準電流（ＩＲＥＦ）を発生するステップを備える。
ＩＲＥＦ＝（ＣＹ／Ｔ０）×ＶＲＥＦ
基準電流を発生する上記のステップは、第１の基準電圧を基準電流へ電流ミラーを介して変換するステップを備える。基準電流は、所定の時間基準に基づく周波数を有し、そしてクロック信号を発生する上記のステップは、第２のキャパシタンスを基準電流の周波数で周期的に充電／放電するステップを備える。クロック信号を発生する上記のステップは、第２のキャパシタンス（ＣＸ）、第１の基準電圧（ＶＩＮ）及び基準電流（ＩＲＥＦ）に基づいてクロック信号を発生するステップを備える。クロック信号を発生する上記のステップは、次式に示すような周期（Ｔ）を有するクロック信号を発生するステップを備える。
Ｔ＝２×（Ｔ０／ＶＲＥＦ）×（ＣＸ／ＣＹ）／ＩＲＥＦ
少なくとも１つの例示的実施形態が上記の詳細な説明で提示されたが、多数の変形が存在することが認められるべきである。また、１又は複数の例示的実施形態は、単に例示であり、本発明の範囲、適用性、又は構成をいずれにしても制限することを意図するものでないことが認められるべきである。むしろ、上記の詳細な説明は、当業者に例示的実施形態を実行するための便利なロード・マップを与えるであろう。様々な変化が、添付の特許請求の範囲に記載された発明の範囲及びその法的均等物から逸脱することなしに構成要素の機能及び構成において行われることができることが理解されるべきである。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明の例示的実施形態に従った統合化された緩和型電圧制御発振器の概略図である。
【図２】図２は、図１に示される電流発生器の回路図である。
【図３】図３は、図１及び図２に示される電流発生器の動作を説明するのに有効な波形を示す。
【図４】図４は、図１に示される電圧制御発振器の回路図である。
【図５】図５は、本発明に従った電圧制御発振方法の例示的実施形態のフロー図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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