(57)【要約】  高性能リピータモードおよび通常リピータモードを有し、該高性能リピータモードが高速リセット機能を有するリピータ回路が提供され説明される。一実施形態では、スイッチが第１のスイッチ位置に設定され、リピータ回路を高性能リピータモードで動作させる。別の実施形態では、スイッチは第２のスイッチ位置に設定され、リピータ回路を通常リピータモードで動作させる。
2008502285.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタと、
第１のスイッチ位置および第２のスイッチ位置で作動する複数のスイッチと、
を備えるリピータ回路であって、
前記複数のトランジスタおよび前記複数のスイッチが連結されて複数のサブ回路を形成し、
前記スイッチが前記第１のスイッチ位置にある場合、前記サブ回路が第１および第２の長い遅延回路並びに第１および第２の短い遅延回路を含む高性能リピータモードへと配置され、
前記高性能リピータモードにおいて、前記第１および第２の短い遅延回路が前記第１および第２の長い遅延回路をバイパスして、入力エッジ遷移に応答した後のアベイラビリティを迅速化し、
前記複数のスイッチが前記第２のスイッチ位置にある場合、前記複数のサブ回路は通常リピータモードへと配置される、リピータ回路。
【請求項２】
前記高性能リピータモードにおいて、前記複数のサブ回路は、
立ち上がりエッジ駆動回路と、
立ち下がりエッジ駆動回路と、
キーパ回路と、
を含む、請求項１記載のリピータ回路。
【請求項３】
前記立ち上がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力ｐ型トランジスタ装置と、
前記ＮＡＮＤゲートの前記出力に連結され、前記第１の長い遅延回路および前記第１の短い遅延回路を含む、上側遅延回路と、
前記上側遅延回路および前記ＮＡＮＤゲートに連結される上側ハーフラッチ回路と、
を含む、請求項２記載のリピータ回路。
【請求項４】
前記立ち下がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるＮＯＲゲートと、
前記ＮＯＲゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力ｎ型トランジスタ装置と、
前記ＮＯＲゲートの前記出力に連結され、前記第２の長い遅延回路および前記第２の短い遅延回路を含む、下側遅延回路と、
前記下側遅延回路および前記ＮＯＲゲートに連結される下側ハーフラッチ回路と、
を含む、請求項２記載のリピータ回路。
【請求項５】
前記キーパ回路は、直列に配置される第１のインバータ、第２のインバータ、第３のインバータ、および第４のインバータを含む、請求項２記載のリピータ回路。
【請求項６】
前記通常リピータモードにおいて、前記複数のサブ回路は、
二重インバータ回路と、
前記二重インバータ回路と並列に配置されるキーパ回路と、
を含む、請求項１記載のリピータ回路。
【請求項７】
前記二重インバータ回路は、前記高性能リピータモードのＮＡＮＤゲートから及び前記高性能リピータモードのＮＯＲゲートからの特定のトランジスタを用いて形成される、請求項６記載のリピータ回路。
【請求項８】
第１のスイッチ位置で作動している複数の第１のスイッチを有し、かつ第１の長い遅延回路と該第１の遅延回路をバイパスして入力立ち上がりエッジ遷移に応答した後のアベイラビリティを迅速化するための第１の短い遅延回路とを有する、立ち上がりエッジ駆動回路と、
第１のスイッチ位置で作動している複数の第２のスイッチを有し、かつ第２の長い遅延回路と該第２の遅延回路をバイパスして入力立ち下がりエッジ遷移に応答した後のアベイラビリティを迅速化するための第２の短い遅延回路とを有する、立ち下がりエッジ駆動回路と、
前記複数のスイッチが第２のスイッチ位置で動作される場合、前記立ち上がりエッジ駆動回路および立ち下がりエッジ駆動回路が二重インバータ回路に変換される、キーパ回路と、
を備えるリピータ回路。
【請求項９】
前記立ち上がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力ｐ型トランジスタ装置と、
前記ＮＡＮＤゲートの前記出力に連結され、前記第１の長い遅延回路および前記第１の短い遅延回路を含む、上側遅延回路と、
前記上側遅延回路および前記ＮＡＮＤゲートに連結される上側ハーフラッチ回路と、
を更に含む、請求項８記載のリピータ回路。
【請求項１０】
前記立ち下がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるＮＯＲゲートと、
前記ＮＯＲゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力ｎ型トランジスタ装置と、
前記ＮＯＲゲートの前記出力に連結され、前記第２の長い遅延回路および前記第２の短い遅延回路を含む、下側遅延回路と、
前記下側遅延回路および前記ＮＯＲゲートに連結される下側ハーフラッチ回路と、
を更に含む、請求項８記載のリピータ回路。
【請求項１１】
前記キーパ回路が、直列に配置される第１のインバータ、第２のインバータ、第３のインバータ、および第４のインバータを含む、請求項８記載のリピータ回路。
【請求項１２】
前記二重インバータ回路と前記キーパ回路が並列に配置される、請求項８記載のリピータ回路。
【請求項１３】
前記二重インバータ回路は、前記立ち下がりエッジ駆動回路のＮＯＲゲートから及び前記前記立ち上がりエッジ駆動回路のＮＡＮＤゲートからの特定のトランジスタを用いて形成される、請求項８記載のリピータ回路。
【請求項１４】
複数のモードでリピータ回路を作動させる方法であって、前記方法は、
第１および第２の長い遅延回路並びに第１および第２の短い遅延回路を有する前記リピータ回路に、複数のスイッチを挿入し、
高性能リピータモードでの動作が望ましい場合には、前記複数のスイッチを第１のスイッチ位置に設定し、前記高性能リピータモードにおいて、前記第１および第２の短い遅延回路が前記第１および第２の長い遅延回路をバイパスして、入力エッジ遷移に応答した後のアベイラビリティを迅速化し、
通常リピータモードでの動作が望ましい場合には、前記複数のスイッチを第２のスイッチ位置に設定する、方法。
【請求項１５】
前記高性能リピータモードにおいて、前記リピータ回路は、
立ち上がりエッジ駆動回路と、
立ち下がりエッジ駆動回路と、
キーパ回路と、
を含む、請求項１４記載の方法。
【請求項１６】
前記立ち上がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力ｐ型トランジスタ装置と、
前記ＮＡＮＤゲートの前記出力に連結され、前記第１の長い遅延回路および前記第１の短い遅延回路を含む、上側遅延回路と、
前記上側遅延回路および前記ＮＡＮＤゲートに連結される上側ハーフラッチ回路と、
を含む、請求項１５記載の方法。
【請求項１７】
前記立ち下がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるＮＯＲゲートと、
前記ＮＯＲゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力ｎ型トランジスタ装置と、
前記ＮＯＲゲートの前記出力に連結され、前記第２の長い遅延回路および前記第２の短い遅延回路を含む、下側遅延回路と、
前記下側遅延回路および前記ＮＯＲゲートに連結される下側ハーフラッチ回路と、
を含む、請求項１５記載の方法。
【請求項１８】
前記キーパ回路は、直列に配置される第１のインバータ、第２のインバータ、第３のインバータ、および第４のインバータを含む、請求項１５記載の方法。
【請求項１９】
前記通常リピータモードにおいて、前記リピータ回路は、
二重インバータ回路と、
前記二重インバータ回路と並列に配置されるキーパ回路と、
を含む、請求項１４載の方法。
【請求項２０】
前記二重インバータ回路は、前記高性能リピータモードのＮＡＮＤゲートから及び前記高性能リピータモードのＮＯＲゲートからとの特定のトランジスタを用いて形成される、請求項１９記載の方法。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本願は、本発明の出願人に譲渡され、代理人事件整理番号ＴＲＡＮ−Ｐ３２６の「Ｓｔａｃｋｅｄ  Ｉｎｖｅｒｔｅｒ  Ｄｅｌａｙ  Ｃｈａｉｎ」と題される、Ｒ．Ｍａｓｌｅｉｄらによって２００４年６月８日に出願された米国特許出願第１０／８６４，２７１号の一部継続出願であり、参照により全体が本明細書に組み込まれる。
本願は、本特許出願と同じ出願人に譲渡され、代理人事件整理番号ＴＲＡＮ−Ｐ３２０の「Ｒｅｐｅａｔｅｒ  Ｃｉｒｃｕｉｔ  ｗｉｔｈ  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｒｅｐｅａｔｅｒ  Ｍｏｄｅ  ａｎｄ  Ｎｏｒｍａｌ  Ｒｅｐｅａｔｅｒ  Ｍｏｄｅ」と題される、Ｒ．Ｍａｓｌｅｉｄらによって２００４年６月２８日に出願された米国特許出願第１０／８７９，８７９号に関連し、参照により全体が本明細書に組み込まれる。
本願は、本発明の出願人に譲渡され、代理人事件整理番号ＴＲＡＮ−Ｐ３３１の「Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｆｏｒ  Ｄｅｔｅｃｔｉｎｇ  ａｎｄ  Ａｓｓｉｓｔｉｎｇ  Ｗｉｒｅ  Ｔｒａｎｓｉｔｉｏｎｓ」と題される、Ｒ．Ｍａｓｌｅｉｄらによって２００４年６月２８日に出願された米国特許出願第１０／８７９，８０７号に関連し、参照により全体が本明細書に組み込まれる。
本願は、本発明の出願人に譲渡され、代理人事件整理番号ＴＲＡＮ−Ｐ３３２の「Ｒｅｐｅａｔｅｒ  Ｃｉｒｃｕｉｔ  Ｈａｖｉｎｇ  Ｄｉｆｆｅｒｅｎｔ  Ｏｐｅｒａｔｉｎｇ  ａｎｄ  Ｒｅｓｅｔ  Ｖｏｌｔａｇｅ  Ｒａｎｇｅｓ，ａｎｄ  Ｍｅｔｈｏｄｓ  Ｔｈｅｒｅｏｆ」と題される、Ｒ．Ｍａｓｌｅｉｄらによって２００４年６月２８日に出願された米国特許出願第１０／８７９，８０８号に関連し、参照により全体が本明細書に組み込まれる。
【技術分野】
【０００２】
本明細書は、一般的にはリピータ回路に関する。より詳しくは、本文書は高性能リピータモード(high performance repeater mode)および通常リピータモード(normal
repeater mode)を有し、該高性能リピータモードが高速リセット機能を有する、リピータ回路の分野に関する。
【背景技術】
【０００３】
集積回路（ＩＣ）チップの設計では、信号（例えば、クロック信号、論理信号、電源信号等）は、用いられる製造プロセスで可能な最小設計寸法に比較して「長い」金属配線に沿って伝播することができる。伝播遅延および歪は、その長い金属配線に沿って伝播する信号が受ける悪影響の一部である。これらの悪影響は、上記金属配線のＲＣ定数を減らすことにより最小化することができる。しかしながら、一部のＩＣチップ設計では、ＲＣ定数を最大限に低減しても設計仕様を満足させるのには充分でない。そこで、他の技術が用いられる。１つの方法としては、伝播遅延の低減（すなわち速い遷移時間の維持）のみならず信号の増幅（すなわち歪の除去）も行うために、長い金属配線に沿って周期的な間隔でリピータ回路を挿入することがある。
【発明の開示】
【０００４】
高性能リピータモードおよび通常リピータモードを有し、該高性能リピータモードが高速なリセット機能を有する、リピータ回路が提供され、説明される。1つの例において、スイッチが第１のスイッチ位置に設定され、リピータ回路は高性能リピータモードで動作する。別の例において、スイッチは第２の位置に設定され、リピータ回路は通常リピータモードで動作する。
【発明を実施するための最良の形態】
【０００５】
ここで、添付図面に例が例示されている本発明の実施形態について詳細に説明する。本発明はこれらの実施形態に関連して説明されるが、本発明をこれらの実施形態に制限することを意図するものでないことが理解されるであろう。逆に、本発明は、添付の請求項により規定される本発明の範囲内に含まれてよい、代替、修正、及び等価物を含むことを意図している。さらに、本発明の以下の詳細な説明では、多数の特定の詳細が本発明の十分な理解を提供するために述べられている。しかしながら、本発明はこれらの特定の詳細なくしても実施され得ることが理解される。
【０００６】
一般的にリピータ回路は、高性能リピータ回路または通常リピータ回路に分類できる。他の分類も可能である。
【０００７】
あるＩＣチップ設計のレイアウト中に、リピータ回路は、伝播遅延の低減（すなわち速い遷移時間の維持）に加え信号の増幅（すなわち歪の除去）を行うために、長い金属配線に沿って周期的な間隔で挿入される。通常、リピータ回路は、上述の２つの分類の各々の中で豊富な選択の幅を有する。リピータ回路の選択には、そのリピータ回路が挿入される環境はもちろんのこと、利用できるリピータ回路の長所および短所が考慮される。
【０００８】
しかしながら、上記ＩＣチップ設計がひとたび製造されると、製造プロセスのばらつきが、ＩＣチップの内部のその選択されたリピータ回路の動作を損なう可能性がある。他のタイプのリピータ回路が、製造プロセスのばらつきにもかかわらず適切に動作する可能性がある。
【０００９】
高性能リピータ回路と通常リピータ回路の中から選択しなければならないということに代えて、本発明は、高性能リピータモードまたは通常リピータモードで選択的に動作できるリピータ回路を提供する。従って、本リピータ回路の動作モードは、製造プロセスのばらつきの影響が既知となった後に、最高の性能がもたらされるように選択することができる。本発明の一実施形態において、リピータ回路１００は、高速リセット機能を備えた高性能リピータモード（図１に示す）または通常リピータモード（図２に示す）で動作することができる。
【００１０】
図１は、高速リセット機能を備えた高性能リピータモードで動作する、本発明の一実施形態によるリピータ回路１００を説明し、第１のスイッチ位置にあるスイッチ７１〜７５を示している。図１に示すように、複数のスイッチ７１〜７５が、リピータ回路１００の様々なノードに挿入されている。上記スイッチ７１〜７５は、任意の方法（例えば、プログラム可能、固定等）で実施することができる。上記複数のスイッチが図１に示す第１のスイッチ位置に設定されているときは、リピータ回路１００は高速リセット機能を備えた高性能リピータモードで動作する。しかしながら、上記複数のスイッチが図２に示す第２のスイッチ位置に設定されているときは、リピータ回路１００は通常リピータモードで動作する。図１、２および３で与えられたトランジスタサイズは、例示的なものである。他のトランジスタサイズも可能である。
【００１１】
図１について続けると、リピータ回路１００は、入力ノード５、立ち上がりエッジ駆動回路２１０、キーパ回路２２０、立ち下がりエッジ駆動回路２３０、および出力ノード７を含む。
【００１２】
立ち上がりエッジ駆動回路２１０は、入力ノード５に連結されたＮＡＮＤゲート１０を有する。ＮＡＮＤゲート１０は、ｎ型の金属酸化膜電界効果トランジスタ（すなわちｎＦＥＴ）１２、１４、およびｐ型の金属酸化膜電界効果トランジスタ（すなわちｐＦＥＴ）１６、１８を含む。加えて、ＮＡＮＤゲート１０の出力ノード２４１が出力駆動ｐＦＥＴ３０に連結される。更に、ＮＡＮＤゲート１０の出力ノード２４１は、２つの遅延パスを有する上側遅延回路に連結される。第１の遅延パスは、インバータ１５Ａ〜１５ＥおよびｎＦＥＴ１７を含む。第２の遅延パスは、インバータ１５ＡおよびｎＦＥＴ１３を含み、第１の遅延パスの遅延時間が第２の遅延パスの遅延時間よりも大きい。立ち上がりエッジリセットｐＦＥＴ１９は、ｎＦＥＴ１３に連結される。さらに、上側ハーフラッチ回路２０が、ｎＦＥＴ１３、立ち上がりエッジリセットｐＦＥＴ１９、およびＮＡＮＤゲート１０に連結される。上側ハーフラッチ回路２０は、ｎＦＥＴ２２およびインバータ２４を有する。
【００１３】
キーパ回路２２０は、入力ノード５と出力ノード７間で直列に連結された、インバータ４２、４４、４６、４８を含む。
【００１４】
更に図１を参照すると、立ち下がりエッジ駆動回路２３０は、入力ノード５に連結されるＮＯＲゲート５０を有する。ＮＯＲゲート５０は、ｎ型金属酸化膜電界効果トランジスタ（すなわちｎＦＥＴ）５２、５４、およびｐ型の金属酸化膜電界効果トランジスタ（すなわちｐＦＥＴ）５６、５８を含む。加えて、ＮＯＲゲート５０の出力ノード２４２が出力駆動ｎＦＥＴ７０に連結される。更に、ＮＯＲゲート５０の出力ノード２４２は、２つの遅延パスを有する下側遅延回路に連結される。第１の遅延パスは、インバータ５５Ａ〜５５ＥおよびｐＦＥＴ５９を含む。第２の遅延パスは、インバータ５５ＡおよびｐＦＥＴ５３を含み、第１の遅延パスの遅延時間が第２の遅延パスの遅延時間よりも大きい。立ち下がりエッジリセットｎＦＥＴ５７は、ｐＦＥＴ５３に連結される。さらに、下側ハーフラッチ回路６０が、ｐＦＥＴ５３、立ち下がりエッジリセットｎＦＥＴ５７、およびＮＯＲゲート５０に連結される。下側ハーフラッチ回路６０は、ｐＦＥＴ６２およびインバータ６４を有する。
【００１５】
入力ノード５での立ち下がりエッジ（すなわち、論理１から論理０への遷移）に応答したリピータ回路１００の動作について、以下に説明する。入力ノード５における立ち下がりエッジは、ＮＯＲゲート５０の出力ノード２４２を立ち上がらせ、パルスの前縁(leading edge)を生成する。ＮＯＲゲート５０の出力ノード２４２の立ち上がりは、出力駆動ｎＦＥＴ７０を作動させ、出力ノード７を立ち下がらせる。更に、入力ノード５における立ち下がりエッジは、キーパ回路２２０のノード２４３を立ち下がらせ、立ち上がりエッジリセットｐＦＥＴ１９を作動させることによって立ち上がりエッジ駆動回路２１０をリセットする。
【００１６】
その上、ＮＯＲゲート５０の出力ノード２４２の立ち上がりは、第１の遅延パス（インバータ５５Ａ〜５５Ｅ）および第２の遅延パス（インバータ５５Ａ）を立ち下がらせ、ｐＦＥＴ５９およびｐＦＥＴ５３をそれぞれ作動させる。ｐＦＥＴ５９とｐＦＥＴ５３双方の作動は、下側ハーフラッチ回路６０の論理ｈｉｇｈ（すなわち、１）へのラッチを開始する。このようにして、下側ハーフラッチ回路６０は、ＮＯＲゲート５０の出力ノード２４２を立ち下がらせ、上記パルスの後縁(trailing edge)を生成する。ＮＯＲゲート５０の出力ノード２４２が立ち下がることにより、出力駆動ｎＦＥＴ７０の作動を停止させる。キーパ回路２２０は、そのトランジスタサイズが小さいことから、出力ノード７を論理ｌｏｗ（すなわち、０）に弱く保持する。
【００１７】
加えて、ＮＯＲゲート５０の出力ノード２４２の立ち下がりは、第１の遅延パス（インバータ５５Ａ〜５５Ｅ）および第２の遅延パス（インバータ５５Ａ）の立ち上がりをもたらす。第２の遅延パス（インバータ５５Ａ）の遅延時間が短いため、ｐＦＥＴ５３は、上記パルスの後縁の直後にインバータ５５Ａによりその作動が停止される。事実上、長い第１の遅延パス（インバータ５５Ａ〜５５Ｅ）はバイパスされる。更に、第２の遅延パス（インバータ５５Ａ）の立ち上がりは、下側ハーフラッチ回路６０を解除し、パルスを終了させ、入力ノード５での立ち上がりエッジ（すなわち、論理０から１への遷移）に応答したリピータ回路１００の動作期間中の、立ち下がりエッジ駆動回路２３０のリセットを可能にする。従って、リピータ回路１００は、入力ノード５における立ち上がりエッジ（すなわち、論理０から論理１への遷移）にすぐに応答できる。最後に、第１の遅延パス（５５Ａ〜５５Ｅ）がｐＦＥＴ５９の作動を停止する。
【００１８】
ここで、入力ノード５での立ち上がりエッジ（すなわち、論理０から論理１への遷移）に応答したリピータ回路１００の動作について、説明する。入力ノード５における立ち上がりエッジは、ＮＡＮＤゲート１０の出力ノード２４１を立ち下がらせ、パルスの前縁を生成する。ＮＡＮＤゲート１０の出力ノード２４１の立ち下がりは、出力駆動ｐＦＥＴ３０を作動させ、出力ノード７を立ち上がらせる。更に、入力ノード５における立ち上がりエッジは、キーパ回路２２０のノード２４３を立ち上がらせ、立ち下がりエッジリセットｎＦＥＴ５７を作動させることによって立ち下がりエッジ駆動回路２３０をリセットする。
【００１９】
その上、ＮＡＮＤゲート１０の出力ノード２４１の立ち下がりは、第１の遅延パス（インバータ１５Ａ〜１５Ｅ）および第２の遅延パス（インバータ１５Ａ）を立ち上がらせ、ｎＦＥＴ１７およびｎＦＥＴ１３をそれぞれ作動させる。ｎＦＥＴ１７とｎＦＥＴ１３双方の作動は、上側ハーフラッチ回路２０の論理low（すなわち、０）へのラッチを開始する。このようにして、上側ハーフラッチ回路２０は、ＮＡＮＤゲート１０の出力ノード２４１を立ち上がらせ、上記パルスの後縁を生成する。ＮＡＮＤゲート１０の出力ノード２４１が立ち上がることにより、出力駆動ｐＦＥＴ３０の作動が停止される。キーパ回路２２０は、そのトランジスタサイズが小さいことから、出力ノード７を論理high（すなわち、１）に弱く保持する。
【００２０】
加えて、ＮＡＮＤゲート１０の出力ノード２４１の立ち上がりは、第１の遅延パス（インバータ１５Ａ〜１５Ｅ）および第２の遅延パス（インバータ１５Ａ）の立ち下がりをもたらす。第２の遅延パス（インバータ１５Ａ）の遅延時間が短いため、ｎＦＥＴ１３は、パルスの後縁の直後にインバータ１５Ａによりその作動が停止される。事実上、長い第１の遅延パス（インバータ１５Ａ〜１５Ｅ）はバイパスされる。更に、第２の遅延パス（インバータ１５Ａ）の立ち下がりは、上側ハーフラッチ回路２０を解除し、パルスの終了と、入力ノード５での立ち下がりエッジ（すなわち、論理１から論理０への遷移）に応答したリピータ回路１００の動作期間中の、立ち上がりエッジ駆動回路２１０のリセットとを可能にする。従って、リピータ回路１００は、入力ノード５における立ち下がりエッジ（すなわち、論理１から０への遷移）にすぐに応答できる。最後に、第１の遅延パス（１５Ａ〜１５Ｅ）がｎＦＥＴ１７の作動を停止する。
【００２１】
図２は、通常リピータモードで動作する、本発明の一実施形態によるリピータ回路１００を説明しており、第２のスイッチ位置にあるスイッチ７１〜７５を示している。図２に示すように、上記スイッチ７１から７５が第２のスイッチ位置に設定されているときは、リピータ回路１００は通常リピータモードで動作する。
【００２２】
図２を参照すると、スイッチ７１、７２および７３が第２のスイッチ位置に設定され、立ち上がりエッジ駆動回路２１０のいくつかの構成部品をディスエーブルしている。これらの動作不能な構成部品は、薄い色で表されている。具体的には、ｎＦＥＴ１２、ｐＦＥＴ１８、インバータ１５Ａ〜１５Ｅ、ｎＦＥＴ１７、ｎＦＥＴ１３、立ち上がりエッジリセットｐＦＥＴ１９、ｎＦＥＴ２２、およびインバータ２４が、バイパスされているかまたはディスエーブルされている。
【００２３】
同様にスイッチ７３、７４および７５が第２のスイッチ位置に設定され、立ち下がりエッジ駆動回路２３０のいくつかの構成部品をディスエーブルしている。これらの動作不能な構成部品は、薄い色で表されている。具体的には、ｎＦＥＴ５４、ｐＦＥＴ５８、インバータ５５Ａ〜５５Ｅ、ｐＦＥＴ５９、ｐＦＥＴ５３、立ち下がりエッジリセットｎＦＥＴ５７、ｐＦＥＴ６２、およびインバータ６４が、バイパスされているかまたはディスエーブルされている。
【００２４】
図３は、本発明の一実施形態による図２のリピータ回路１００の、不作動の部品を除いた図である。図３に示すように、通常リピータモードにおいて、図２のリピータ回路１００は、インバータ４２、４４、４６、４８を有するキーパ回路２２０と並列接続された二重インバータ回路３１０（インバータ８１、８２を有する）に変換されている。インバータ８１は、ｎＦＥＴ９２（図２の２つのｎＦＥＴ５２、１４に相当）およびｐＦＥＴ９１（図２の２つのｐＦＥＴ５６、１６に相当）を含む。インバータ８２は、ｎＦＥＴ９６（図２のｎＦＥＴ７０に相当）およびｐＦＥＴ９４（図２のｐＦＥＴ３０に相当）を含む。
【００２５】
要するに、スイッチ７１、７２、７３、７４、７５は、高速リセット機能を有する高性能リピータモードかまたは通常リピータモードかのいずれかで、リピータ回路１００を動作させる柔軟性を提供している。
【００２６】
高速リセット機能を有する高性能リピータモードに設定された図１のリピータ回路１００は、通常リピータモードに設定された図２および３のリピータ回路１００に優るいくつかの利点を有している。まず第１に、高速リセット機能を有する高性能リピータモード構成が、通常リピータモード構成よりも伝播遅延をより低減することである。第２に、高速リセット機能を有する高性能リピータモード構成が、通常リピータモード構成に比較してリピータ回路間のインターバル長を延長し、必要なリピータ回路の数を低減することである。
【００２７】
加えて、高速リセット機能は、リピータ回路１００（図１）が入力ノード５での１つのエッジ遷移への応答がちょうど終了した後に、リピータ回路１００が（効率的に）入力ノード５における反対のエッジ遷移に即時に応答することできるようにすることを可能とする。具体的には、インバータおよびトランジスタ（例えば、インバータ１５ＡとｎＦＥＴ１３、またはインバータ５５ＡとｐＦＥＴ５３）によりハーフラッチ回路（例えば、２０または６０）を解除することにより、立ち上がりエッジ駆動回路または立ち下がりエッジ駆動回路によりそれぞれ生成されたパルスを終了させ、リピータ回路１００が反対のエッジ遷移をいつでも受け入れられるように整える。従って、入力ノード５にて受け入れ可能な最小パルス幅は、事実上、上記立ち上がりエッジ駆動回路または立ち下がりエッジ駆動回路のいずれかにより生成されたパルス幅とすることができる。さらに、この高速リセット機能は、入力ノード５におけるグリッチへの耐力を増加する。
【００２８】
通常リピータ構成（図２および３）は、高速リセット機能を有する高性能リピータモード構成に比べ、性能が低い。その上、キーパ回路２２０は、そのトランジスタサイズが比較的小さいことから、二重インバータ回路３１０の性能には大きな影響は及ぼさない。さらに、インバータ８１と８２のトランジスタサイズおよびトランジスタ比(transistor ratio)が、通常リピータ回路アプリケーションに対し効果的な性能を提供する。
【００２９】
このように、本発明のリピータ回路は、高速リセット機能を有する高性能リピータモード構成の使用を可能としているが、ＩＣチップ設計を検討する上でよりアグレッシブでない（すなわち複雑でない）後退した構成も可能としている。要するに、通常リピータモード構成は「セーフ」モードであり、一方、高速リセット機能を有する高性能リピータモード構成は「アグレッシブ」モードである。
【００３０】
大まかに要約すると、本開示は、高性能リピータモードおよび通常リピータモードを有し、該高性能リピータモードが高速リセット機能を有する、リピータ回路について説明している。一実施形態では、スイッチが第１のスイッチ位置に設定され、リピータ回路を高性能リピータモードで動作させる。別の実施形態では、スイッチは第２のスイッチ位置に設定され、リピータ回路を通常リピータモードで動作させる。
【００３１】
本発明の特定の実施形態の上記の説明は、図解と説明のために提示された。それらは、網羅的となる、あるいは開示されている正確な形式に本発明を限定することを目的とするのではなく、上記の教示に鑑みて多くの修正及び変形が可能であることは明白である。実施形態は、本発明の原理とその実用化を最もよく説明し、それにより当業者が、意図された特定の用途に適するような多様な変形とともに、本発明及び多様な実施形態を最もよく活用できるように選ばれ、説明されている。本発明の範囲は、本明細書に添付されている請求項とその同等物によって規定されることが意図されている。
【図面の簡単な説明】
【００３２】
本明細書に組み込まれ本明細書の一部をなす添付図面は、本発明の実施形態を例示し、説明と共に、本発明の原理を説明するのに役立つ。
【図１】高速リセット機能を有する高性能リピータモードで動作する本発明の一実施形態によるリピータ回路を、第１のスイッチ位置にあるスイッチとともに示している図である。
【図２】通常リピータモードで動作する本発明の一実施形態によるリピータ回路を、第２のスイッチ位置にあるスイッチとともに示している図である。
【図３】本発明の一実施形態による図２のリピータ回路の、動作不能な構成部品を除いた図である。
【図１】
2008502285.tif 000003
【図２】
2008502285.tif 000004
【図３】
2008502285.tif 000005
【手続補正書】
【提出日】平成19年6月12日(2007.6.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
出力と、
複数のトランジスタと、
第１のスイッチ位置および第２のスイッチ位置で作動する複数のスイッチと、
を備えるリピータ回路であって、
前記複数のトランジスタおよび前記複数のスイッチが連結されて複数のサブ回路を形成し、
前記スイッチが前記第１のスイッチ位置にある場合、前記サブ回路が第１および第２の長い遅延回路並びに第１および第２の短い遅延回路を含む高性能リピータモードへと配置され、
前記長い遅延回路及び前記短い遅延回路は入力エッジ遷移に応答して前記出力においてパルスの生成を可能とし、
前記高性能リピータモードにおいて、前記第１および第２の短い遅延回路が前記第１および第２の長い遅延回路をバイパスして、前記入力エッジ遷移に応答した後の前記リピータ回路のアベイラビリティを迅速化し、
前記複数のスイッチが前記第２のスイッチ位置にある場合、前記複数のサブ回路は通常リピータモードへと配置される、リピータ回路。
【請求項２】
前記高性能リピータモードにおいて、前記複数のサブ回路は、
入力及び出力を備えたキーパ回路と、  
前記キーパ回路の前記入力及び前記出力に接続された立ち上がりエッジ駆動回路と、
前記キーパ回路の前記入力及び前記出力に接続された立ち下がりエッジ駆動回路と、
を含む、請求項１記載のリピータ回路。
【請求項３】
前記立ち上がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力ｐ型トランジスタ装置と、
前記ＮＡＮＤゲートの前記出力に連結され、前記第１の長い遅延回路および前記第１の短い遅延回路を含む、上側遅延回路と、
前記上側遅延回路および前記ＮＡＮＤゲートに連結される上側ハーフラッチ回路と、
を含む、請求項２記載のリピータ回路。
【請求項４】
前記立ち下がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるＮＯＲゲートと、
前記ＮＯＲゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力ｎ型トランジスタ装置と、
前記ＮＯＲゲートの前記出力に連結され、前記第２の長い遅延回路および前記第２の短い遅延回路を含む、下側遅延回路と、
前記下側遅延回路および前記ＮＯＲゲートに連結される下側ハーフラッチ回路と、
を含む、請求項２記載のリピータ回路。
【請求項５】
前記キーパ回路は、直列に配置される第１のインバータ、第２のインバータ、第３のインバータ、および第４のインバータを含む、請求項２記載のリピータ回路。
【請求項６】
前記通常リピータモードにおいて、前記複数のサブ回路は、
二重インバータ回路と、
前記二重インバータ回路と並列に配置されるキーパ回路と、
を含む、請求項１記載のリピータ回路。
【請求項７】
前記二重インバータ回路は、前記高性能リピータモードのＮＡＮＤゲートから及び前記高性能リピータモードのＮＯＲゲートからの特定のトランジスタを用いて形成される、請求項６記載のリピータ回路。
【請求項８】
入力及び出力を備えたキーパ回路と、
前記キーパ回路の前記入力及び前記出力に接続された立ち上がりエッジ駆動回路であって、第１のスイッチ位置で作動している複数の第１のスイッチを有し、かつ第１の長い遅延回路と該第１の遅延回路をバイパスして入力立ち上がりエッジ遷移に応答した後のアベイラビリティを迅速化するための第１の短い遅延回路とを有する、立ち上がりエッジ駆動回路と、
前記キーパ回路の前記入力及び前記出力に接続された立ち下がりエッジ駆動回路であって、第１のスイッチ位置で作動している複数の第２のスイッチを有し、かつ第２の長い遅延回路と該第２の遅延回路をバイパスして入力立ち下がりエッジ遷移に応答した後のアベイラビリティを迅速化するための第２の短い遅延回路とを有する、立ち下がりエッジ駆動回路と、
を備え、前記複数のスイッチが第２のスイッチ位置で動作される場合、前記立ち上がりエッジ駆動回路および立ち下がりエッジ駆動回路が二重インバータ回路に変換される、リピータ回路。
【請求項９】
前記立ち上がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力ｐ型トランジスタ装置と、
前記ＮＡＮＤゲートの前記出力に連結され、前記第１の長い遅延回路および前記第１の短い遅延回路を含む、上側遅延回路と、
前記上側遅延回路および前記ＮＡＮＤゲートに連結される上側ハーフラッチ回路と、
を更に含む、請求項８記載のリピータ回路。
【請求項１０】
前記立ち下がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるＮＯＲゲートと、
前記ＮＯＲゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力ｎ型トランジスタ装置と、
前記ＮＯＲゲートの前記出力に連結され、前記第２の長い遅延回路および前記第２の短い遅延回路を含む、下側遅延回路と、
前記下側遅延回路および前記ＮＯＲゲートに連結される下側ハーフラッチ回路と、
を更に含む、請求項８記載のリピータ回路。
【請求項１１】
前記キーパ回路が、直列に配置される第１のインバータ、第２のインバータ、第３のインバータ、および第４のインバータを含む、請求項８記載のリピータ回路。
【請求項１２】
前記二重インバータ回路と前記キーパ回路が並列に配置される、請求項８記載のリピータ回路。
【請求項１３】
前記二重インバータ回路は、前記立ち下がりエッジ駆動回路のＮＯＲゲートから及び前記前記立ち上がりエッジ駆動回路のＮＡＮＤゲートからの特定のトランジスタを用いて形成される、請求項８記載のリピータ回路。
【請求項１４】
複数のモードでリピータ回路を作動させる方法であって、前記方法は、
第１および第２の長い遅延回路並びに第１および第２の短い遅延回路を有する前記リピータ回路に、複数のスイッチを挿入し、前記長い遅延回路及び前記短い遅延回路は入力エッジ遷移に応答して前記出力においてパルスの生成を可能とし、
高性能リピータモードでの動作が望ましい場合には、前記複数のスイッチを第１のスイッチ位置に設定し、前記高性能リピータモードにおいて、前記第１および第２の短い遅延回路が前記第１および第２の長い遅延回路をバイパスして、入力エッジ遷移に応答した後のアベイラビリティを迅速化し、
通常リピータモードでの動作が望ましい場合には、前記複数のスイッチを第２のスイッチ位置に設定する、方法。
【請求項１５】
前記高性能リピータモードにおいて、前記リピータ回路は、
入力及び出力を備えたキーパ回路と、  
前記キーパ回路の前記入力及び前記出力に接続された立ち上がりエッジ駆動回路と、
前記キーパ回路の前記入力及び前記出力に接続された立ち下がりエッジ駆動回路と、
を含む、請求項１４記載の方法。
【請求項１６】
前記立ち上がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力ｐ型トランジスタ装置と、
前記ＮＡＮＤゲートの前記出力に連結され、前記第１の長い遅延回路および前記第１の短い遅延回路を含む、上側遅延回路と、
前記上側遅延回路および前記ＮＡＮＤゲートに連結される上側ハーフラッチ回路と、
を含む、請求項１５記載の方法。
【請求項１７】
前記立ち下がりエッジ駆動回路は、
前記リピータ回路の入力に連結されるＮＯＲゲートと、
前記ＮＯＲゲートの出力に連結されかつ前記リピータ回路の出力に連結される出力ｎ型トランジスタ装置と、
前記ＮＯＲゲートの前記出力に連結され、前記第２の長い遅延回路および前記第２の短い遅延回路を含む、下側遅延回路と、
前記下側遅延回路および前記ＮＯＲゲートに連結される下側ハーフラッチ回路と、
を含む、請求項１５記載の方法。
【請求項１８】
前記キーパ回路は、直列に配置される第１のインバータ、第２のインバータ、第３のインバータ、および第４のインバータを含む、請求項１５記載の方法。
【請求項１９】
前記通常リピータモードにおいて、前記リピータ回路は、
二重インバータ回路と、
前記二重インバータ回路と並列に配置されるキーパ回路と、
を含む、請求項１４載の方法。
【請求項２０】
前記二重インバータ回路は、前記高性能リピータモードのＮＡＮＤゲートから及び前記高性能リピータモードのＮＯＲゲートからとの特定のトランジスタを用いて形成される、請求項１９記載の方法。
【国際調査報告】
2008502285.tif 000006
2008502285.tif 000007