(57)【要約】  テストシステムは、テストされる電子デバイスの入力端子と接触するプローブ内を終端とする、通信チャネルを備える。抵抗が、プローブの近くの通信チャネルと接地の間に接続されている。抵抗は、端子の入力抵抗を減少させ、それによって入力端子の立上がりおよび立下がり時間を減少させる。チャネルは、その中で各経路が、テストされる電子デバイス上の端子と接触するためのプローブを終端とする複数の経路を有する分岐内を終端としてよい。アイソレーション抵抗が、１つの入力端子での障害が他の入力端子へ伝搬することを防止するために分岐内に設けられている。分路抵抗が、各分岐内に設けられており、このことが、端子の入力抵抗を減少させ、それによって入力端子の立上がりおよび立下がり時間を減少させる。分路抵抗はまた、チャネルを戻る信号反射を減少、最小化、または除去するようにサイズ調整されてもよい。
2008527346.tif 000002
【特許請求の範囲】
【請求項１】
テスタとテスト下の電子デバイスとの間でテスト信号をインターフェースするための装置であって、
構造体と、
前記構造体上に配置され、かつ、前記テスタからの通信チャネルと電気的に接続するように構成された複数のチャネル端子と、
前記構造体上に配置され、かつ、前記電子デバイスのテスト機構と接触するように構成された複数のプローブと、
前記チャネル端子のいくつかと前記プローブのいくつかを接続する複数の導電性経路と、
前記構造体上に配置され、かつ、各々が前記導電性経路の１つと電気的に接続されている複数の分路抵抗と、
を備える装置。
【請求項２】
前記分路抵抗が、薄膜抵抗である請求項１に記載の装置。
【請求項３】
前記構造体が、前記プローブがその上に配置される第１の基板を備える請求項１に記載の装置。
【請求項４】
前記分路抵抗が、前記第１の基板上に配置されている請求項３に記載の装置。
【請求項５】
前記分路抵抗が、薄膜抵抗である請求項４に記載の装置。
【請求項６】
前記プローブおよび前記分路抵抗が、前記第１の基板の第１の表面上に配置されている請求項４に記載の装置。
【請求項７】
前記分路抵抗が、前記第１の基板の内部に配置されている請求項４に記載の装置。
【請求項８】
前記構造体が、前記チャネル端子がその上に配置される第２の基板をさらに備える請求項３に記載の装置。
【請求項９】
前記分路抵抗を接続解除するように構成されているスイッチをさらに備える請求項１に記載の装置。
【請求項１０】
前記スイッチが、前記構造体上に配置されている請求項９に記載の装置。
【請求項１１】
前記経路のいくつかが、複数の分岐を備え、前記経路の１つが、前記チャネル端子の１つを複数の前記プローブと電気的に接続する請求項１に記載の装置。
【請求項１２】
前記分岐内に配置された複数のアイソレーション抵抗をさらに備え、各々の前記アイソレーション抵抗が、前記分岐の１つのプローブを、前記分岐のもう１つのプローブから電気的に絶縁するように構成されている請求項１１に記載の装置。
【請求項１３】
前記分路抵抗の各々が、アイソレーション抵抗と前記分岐内のプローブとの間の前記分岐の１つから接地への抵抗電気経路を提供する請求項１２に記載の装置。
【請求項１４】
前記構造体が、前記プローブがその上に配置される第１の基板を備える請求項１１に記載の装置。
【請求項１５】
前記分路抵抗が、前記第１の基板上に配置されている請求項１４に記載の装置。
【請求項１６】
前記アイソレーション抵抗が、前記第１の基板上に配置されている請求項１５に記載の装置。
【請求項１７】
前記プローブおよび前記分路抵抗が、前記第１の基板の第１の表面上に配置されている請求項１５に記載の装置。
【請求項１８】
前記分路抵抗が、薄膜抵抗であり、かつ、前記アイソレーション抵抗が、前記第１の基板上に配置された薄膜抵抗である請求項１５に記載の装置。
【請求項１９】
前記分路抵抗が、前記第１の基板の内部に配置されている請求項１５に記載の装置。
【請求項２０】
各々の前記分路抵抗が、前記電子デバイスの前記テスト機構の１つの入力抵抗を減少させるように、前記導電性経路の１つに接続されている請求項１に記載の装置。
【請求項２１】
各々の前記分路抵抗が、前記導電性経路の１つから接地へ接続されている請求項１に記載の装置。
【請求項２２】
電子デバイスをテストすることに使用するための装置であって、
複数の電気経路であって、前記電気経路の各々が、テスタと前記電子デバイスの間の通信チャネルの一部分を備え、前記経路のいくつかが、前記電子デバイスの入力端子と接触するためのプローブを備える電気経路と、
前記入力端子での前記電子デバイスのスイッチング速度を増加させるために前記経路の前記いくつかと接続された抵抗手段と
を備える装置。
【請求項２３】
前記抵抗手段が、前記入力端子の立上がり時間を減少させる請求項２２に記載の装置。
【請求項２４】
前記装置が、半導体ダイをテストするためのプローブカードアセンブリを備える請求項２２に記載の装置。
【請求項２５】
前記プローブが取り付けられる基板をさらに備え、前記抵抗手段が前記基板上に配置されている請求項２４に記載の装置。
【請求項２６】
プローブ内において終端する複数のドライブチャネルを備えるテストシステムで使用するための、複数の入力端子を備える電子デバイスをテストする方法であって、
前記プローブを前記入力端子と接触させること、
前記分路抵抗を前記ドライブチャネルと接続すること、および、
前記電子デバイスに前記ドライブチャネルを介して機能テストを行うこと、
を含む方法。
【請求項２７】
分路抵抗を前記ドライブチャネルから接続解除すること、および、
前記電子デバイスに、前記ドライブチャネルを介してパラメトリックテストを行うステップと、
をさらに含む請求項２６に記載の方法。
【請求項２８】
前記分路抵抗が、前記機能テストが前記電子デバイス上で行われ得る動作周波数を増加させるように構成されている請求項２６に記載の方法。
【請求項２９】
前記分路抵抗が、前記入力端子の立上がり時間を減少させる請求項２６に記載の方法。
【請求項３０】
前記分路抵抗が、前記入力端子の立下がり時間を減少させる請求項２９に記載の方法。
【請求項３１】
前記分路抵抗が、前記ドライブチャネルと接続されている間、各々の前記分路抵抗が、前記ドライブチャネルの１つと接地の間に抵抗電気経路を提供する請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、データが１つまたは複数の通信チャネルを伝送される任意のシステムに関する。
【背景技術】
【０００２】
このようなシステムの一例は、半導体デバイスなどの電子デバイスをテストするためのテストシステムである。図１は、電子デバイスをテストするためのテストシステム１００の単純化されたブロック図を示す。図１のテストシステム１００は、個片にされていない半導体ウェハのダイ、（パッケージングされた、またはパッケージングされていない）個片にされたダイ、またはマルチチップモジュールをテストしてもよい。このようなシステム１００は、プリント回路基板などの他のタイプの電子デバイスを、同様にテストするように構成されてもよい。図示されているように、システム１００は、テスタ１０２とテスト下の電子デバイス（「ＤＵＴ」）１１２の間でテスト信号を通信するために、テスタ１０２、通信接続１０４（たとえば、同軸ケーブル、光ファイバリンク、無線通信リンクなど）、プローブヘッド１０７、およびプローブカード１０８を備える。また、テストシステム１００は、ＤＵＴ１１２を支持および移動するための可動なチャック１１４を備えるハウジング１０６を備える。プローブカードのプローブ１１０は、ＤＵＴ１１２と接触し、それによってＤＵＴとの電気的接続を形成する。
【０００３】
テスタ１０２がテストデータを生成し、テストデータが、通信接続１０４、プローブヘッド１０７、およびプローブカード１０８を通り、ＤＵＴ１１２の入力端子（図１で図示せず）への導電性経路を備える通信チャネルを通って伝送される。ＤＵＴ１１２によって生成された応答データが、ＤＵＴの出力端子を通って出力され、比較チャネル（これもプローブカード１０８、プローブヘッド１０８および通信接続１０４を通る導電性経路を備える）を通ってテスタ１０２へ伝送される。通常、テスタ１０２が次に、ＤＵＴ１１２の良否を判定するために、ＤＵＴ１１２によって生成された応答データを、予想される応答データと比較する。（このような試験が、ＤＵＴの動作を評価するために追加でまたは別法として使用されてもよい。）
図２は、２つの入力端子２０８および２１０、２つの出力端子２０４および２０６、１つの電源端子２１２、および１つの接地端子２０２を備える例示的なＤＵＴ１１２を示している。（典型的なＤＵＴは、もっと多くの端子を有してもよいが、例示および議論を容易にするために６つの端子が図２に示されている。）図２に示されているように、電力が、テスタ１０２から電源チャネル２２４を通って電源端子２１２へ供給される。電源チャネル２２４は、通信接続１０４、プローブヘッド１０７、およびプローブカード１０８を通る導電性経路を備える。プローブカード１０８は、電源端子２１２と接触するプローブ１１０ｆを備える。接地接続が、テスタ１０２から接地チャネル２１４を通って同様に提供される。接地チャネル２１４は、プローブ１１０ａを終端とする。テスタ１０２内のドライバ２２８および２３０が、プローブ１１０ｄおよび１１０ｅをそれぞれ終端とするドライブチャネル２２２および２２４を通って、入力端子２０８および２１０へテストデータを伝送させる。ＤＵＴ１１２によって生成される応答データ、および出力端子２０４および２０６を介しての出力が、テスタ１０２内の比較器２３２および２３４によって受信される。（比較器２３２および２３４が、応答データを予想される応答データと比較してもよい。）制御モジュール２２６が、テスタ１０２の全体的な動作を制御し、電源および接地を提供し、テストデータを生成し、実際の応答データを予想される応答データと比較した結果を取得し、および／または特にタイミング信号を生成する。
【０００４】
図３は、チャネル２２２および２２０を伝送させるドライバ２２８および２３０のみを示す、テスタ１０２の部分図を示している。図３では、抵抗３０８が、ドライバ（２２８または２３０）の出力インピーダンスを表し、かつ抵抗３１０が、通信チャネル（２２０または２２２）の特性インピーダンスを表す。図３では、ＤＵＴ１１２が、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスであると仮定されている。公知のように、ＣＭＯＳデバイス（たとえば、１１２）の入力端子（たとえば、２０８または２１０）は、主に容量性である。入力端子２０８および２１０に対する単純化された等価な回路が、コンデンサ３０４（入力端子２０８および２１０の主に容量性の性質を表す）と直列である抵抗３０２（入力端子（たとえば２０８または２１０）の入力抵抗を表す）として図３に示されている。（３０６は接地を表す。）
公知のように、入力端子２０８または２１０での低信号から高信号への変化は、十分な電荷がコンデンサ３０４上に蓄積されるまで、ＤＵＴ１１２内で登録されない。同様に、入力端子２０８または２１０での高信号から低信号への変化は、コンデンサ３０４上の電荷が分散するまで、ＤＵＴ内で登録されない。コンデンサ３０４を充電するために必要とされる時間はしばしば、立上がり時間と称され、コンデンサ３０４を放電するために必要とされる時間は立下がり時間と称される。
【０００５】
公知のように、直列の抵抗およびコンデンサの立上がり時間は、抵抗と容量の積に比例する。立上がり時間の時間定数（τ）は以下のようである：τ＝Ｒ＊Ｃ（ここで、τは、立上がり時間または立下がり時間の時間定数であり、Ｒは、抵抗であり、Ｃは、コンデンサの容量であり、＊は、積を表す）。コンデンサ３０４を横切る電圧は以下の通りである：ｖｃ（ｔ）＝Ｃ＊ｖｄ＊（１−ｅ−ｔ／τ）。
【０００６】
ここで、
ｖｃ（ｔ）は、時間ｔでのコンデンサ３０４を横切る電圧、
ｖｄは、ドライバ２２８または２３０の出力電圧、
ｔは、ｖｄの立上がり縁部からの時間（低電圧レベルから高電圧レベルまでの）、
τは、時間定数であり、τ＝Ｒ＊Ｃ、
Ｒは、各ドライバ２２８および２３０と、各入力端子２０８および２１０の容量３０４の間の全体抵抗（したがって、Ｒは、ドライバの出力インピーダンス３０８、ドライバチャネルの特性インピーダンス３１０、およびＤＵＴ１１２の入力端子の入力インピーダンス３０２の和）、および
Ｃは、コンデンサ３０４の容量である。
【０００７】
直列の抵抗およびコンデンサの立下がり時間もまた、抵抗と容量の積に比例し、かつ同じ時間定数（τ）が適用可能である。コンデンサ３０４を横切る電圧は以下のようである：ｖｃ（ｔ）＝Ｃ＊ｖ０＊ｅ−ｔ／τ、ここでｖ０は、コンデンサ上の初期電荷であり、その他のパラメータは上記で定義されたものと同様である。
【０００８】
明らかになるように、入力端子２０８および２１０の立上がり時間および立下がり時間は、ＤＵＴ１１２への入力信号が切り替えられる周波数を制限する。これも明らかになるように、テストシステム１００は、ＤＵＴ１１２の入力端子２０８および２１０の立上がり時間および立下がり時間を追加してもよい。このことは、各ドライバ２２８および２３０ならびにドライブチャネル２２０および２２２に対して、ドライバ２２８および２３０の出力インピーダンス３０８、ならびにチャネル２２０および２２２の特性インピーダンス３１０が、ＤＵＴ１１２の入力端子２０８および２１０の入力抵抗３０２を効果的に増加させるためである。
【０００９】
ＤＵＴ１１２が切り替えられる周波数に対する別の考えられる制限は、チャネル２２０および２２２上での信号反射から生じる。ドライバ２２８または２３０によってチャネル２２２または２２０を通って伝送されるテスト信号が、入力端子２１０または２０８から（少なくとも部分的に）反射され、ドライバ２２８または２３０へ向かってチャネル２２２または２２０を戻される。ドライバ出力インピーダンス３０８が、チャネル（２２２または２２０）の特性インピーダンス３１０と一致する場合、反射信号は、ドライバ出力インピーダンス３０８によって吸収され、ＤＵＴ１１２へ向かってチャネル（２２２または２２０）を戻るようにさらに反射されない。ドライバ（または信号発生源）の出力インピーダンスがチャネルの特性インピーダンスと一致するこのような構成は、しばしば、「ソースターミネーション」と称される。図３に示されているシステムがソースターミネートされている場合でさえも、チャネル２２２および２２０を戻る反射が、入力端子２１０および２０８が切り替えられる振動数を制限する振動、ノイズまたは符号間干渉を生じさせることがある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
いくつかのテスト適用例では、ＤＵＴがテストされることができる周波数を増加させることが有利であろう。
【課題を解決するための手段】
【００１１】
本発明の一実施形態では、テストシステムは、プローブ内を終端とする通信チャネルを備える。プローブは、テストされる電子デバイスの入力端子と接触し、かつテストデータが、テストされる電子デバイス内へ通信チャネルを伝送される。抵抗が、プローブの近くの通信チャネルと接地点の間に接続される。このようにして入力端子の入力抵抗および容量と並列である抵抗が、端子の入力抵抗を減少させ、それによって入力端子の立上がりおよび立下がり時間を減少させる。抵抗はまた、通信チャネルを戻る信号の反射を減少、最小化、または除去するようにサイズ調整されてもよい。
【００１２】
本発明の第２の実施形態では、テストシステムが、それぞれがプローブ内を終端とする複数の経路に分岐する通信チャネルを備える。プローブは、テストされる電子デバイス上の入力端子と接触する。アイソレーション抵抗が、一つの入力端子での障害が、他の入力端子へ伝搬することを防止するために、分岐内に備えられている。分路抵抗が各分岐内に設けられている。分路抵抗は、プローブから接地へ電気的に接続され、再び、端子の入力抵抗を減少させ、それによって入力端子の立上がりおよび立下がり時間を減少させる。分路抵抗はまた、通信チャネルを戻る信号の反射を減少、最小化または除去するようにサイズ調整されてもよい。
【発明を実施するための最良の形態】
【００１３】
本明細書は、本発明の例示的な実施形態および適用例を説明しているが、本発明は、これらの例示的な実施形態および適用例に、または例示的な実施形態および適用例が動作するまたは本明細書で説明される方式に限定されない。
【００１４】
図４は、ＤＵＴ１１２の入力端子２０８および２１０の立上がりおよび立下がり時間を減少させるための分路抵抗４０２および４０４が備えられている本発明の第１の実施形態を示している。図４は、図３に示されているのと同じ図２のテストシステムの部分図を示している。すなわち、２つのドライバ２２８および２３０が、通信接続１０４、プローブヘッド１０７、およびプローブカードアセンブリ１０８（プローブ１１０ｄおよび１１０ｅを含む）を通る導電性経路を備える、２つのチャネル２２０および２２２を伝送させる。プローブ１１０ｄおよび１１０ｅが、ＤＵＴ１１２の入力端子２１０および２０８と接触し、それによって電気的接続を作製する。
【００１５】
図４に示されているように、分路抵抗４０２および４０４が、各ドライブチャネル２２０および２２２のプローブ端部に、またはその近くに配置されている。両方の分路抵抗４０２および４０４が、接地４０８と接続されている。（図４では、分路抵抗４０２および４０４が、以下で議論されるスイッチ４０６を通って接地４０８とオプションで接続されている。）各チャネル内での分路抵抗４０２および４０４の存在が、入力端子２０８および２１０の立上がり時間および立下がり時間の両方を改善する。
【００１６】
明らかになるように、スイッチ４０６が閉鎖されている間、各分路抵抗４０２および４０４は、各端子２０８および２１０の入力抵抗３０２と一般に並列である。公知のように、並列である２つの抵抗の全抵抗は、それぞれの抵抗のそれ自体の抵抗よりも小さい。（並列抵抗を合計するための公知の式は、ＲＴ＝（Ｒ１＊Ｒ２）／（Ｒ１＋Ｒ２）である、ここで、ＲＴは、並列抵抗Ｒ１およびＲ２の全抵抗であり、＊は積を表す。）このようにして、分路抵抗４０２および４０４が、ドライバ２２８および２３０ならびに入力端子２１０および２０８の間の全抵抗を減少させ、このことがさらに、時間定数τ＝Ｒ＊Ｃ、および各入力端子２０８および２１０の立上がりおよび立下がり時間を減少させる。入力端子２０８および２１０の入力抵抗３０２の有効抵抗を減少させることによって、分路抵抗４０２および４０４が、ドライバ出力インピーダンス３０８およびドライバチャネルインピーダンス３１０の効果を効果的に減少させる、または除去する。これらの両方は、端子入力抵抗３０２と直列であり、したがって、入力端子の立上がりおよび立下がり時間を追加する。したがって、ＤＵＴ１１２の入力端子２０８および２１０の立上がりおよび立下がり時間を減少させるように分路抵抗４０２および４０４を適切にサイズ調整することによって、ＤＵＴ１１２がテストされることができる周波数が、増加されることができる。
【００１７】
信号反射を減少、最小化、または除去するように分路抵抗４０２および４０４をサイズ調整することによって、図４に示されているシステムなどのシステムの動作周波数をさらに改善することが可能であるかもしれない。チャネル２２２または２２０の端部でのインピーダンスをチャネルインピーダンス３１０と一致させるまたは厳密に一致させることによって、チャネル２２２または２２０のＤＵＴ端部での反射が、減少、最小化、または除去されてもよい。（ドライバ出力インピーダンス３０８およびチャネルインピーダンス３１０が一致される（すなわち、等しいまたはほぼ等しい値である）ことが仮定される。）このことは、チャネルインピーダンス３１０に等しいまたはほぼ等しい、チャネル２２２または２２０の端部でのＤＵＴ端子入力抵抗３０２を全抵抗に提供するように、分路抵抗４０２または４０４をサイズ調整することによって達成される。分路抵抗４０２または４０４が、ＤＵＴ端子入力抵抗３０２と並列であり、かつ公知のように、並列な抵抗の全抵抗は、並列抵抗の積を並列抵抗の和で割ったものであることに注意されたい。したがって、反射を除去するために、分路抵抗４０２または４０４が、分路抵抗４０２または４０４とＤＵＴ端子入力抵抗３０２の全抵抗がチャネルインピーダンス３１０と等しくなるように、サイズ調整されるべきである。分路抵抗４０２または４０４と並列なＤＵＴ端子入力抵抗３０２の全抵抗を、チャネルインピーダンス３１０とほぼ等しく、または少なくとも等しいことに近くすることによって、反射が、減少または最小化されることができる。ＣＭＯＳデバイスなどの多くのデバイスに対して、デバイスの入力インピーダンス３０２は、無視されることができる伝送線インピーダンス３１０よりも十分大きく、したがって、分路抵抗４０２および４０４が、十分に一致するように伝送線インピーダンス３１０と等しくされることができる。
【００１８】
各チャネル２２２および２２０に対して、分路抵抗４０２または４０４が、チャネルインピーダンス３１０と電圧分割器を形成することが明らかであろう。ＤＵＴ入力端子２１０または２０８が、高い状態へ切り替えられ、かつコンデンサ３０４が完全に充電された後、かなりの電流が、ＤＵＴ入力端子２１０または２０８内へ流れることを止めるが、分路抵抗４０２または４０４を通って流れる。ドライバ２２８または２３０による電圧出力は、分路抵抗４０２または４０４を横切る電圧が、ＤＵＴ入力端子２１０または２０８を高い状態に保持するのに十分であるようであるべきである。したがって、たとえば、分路抵抗４０２または４０４がチャネルインピーダンス３１０と同じサイズである場合、ドライバ２２８または２３０（ドライバがその出力インピーダンス３０８を備え、かつドライバ出力電圧がチャネル２２２または２２０上へ伝送される電圧であるところの）の出力電圧が、ＤＵＴ入力端子２１０または２０８を高い状態に保持するために必要とされる電圧の２倍であるべきである。（公知のように、電圧発生源および直列の第１および第２の抵抗から成る電圧分割器回路内の第２の抵抗を横切る電圧は、第２の抵抗の抵抗をかけて、第１および第２の抵抗の合計で割られた電源電圧である。）
スイッチ４０６は、分路抵抗４０２または４０４が使用または不使用に切り替えられることを可能にする。スイッチ４０６が閉鎖されている間、分路抵抗４０２または４０４は、接地４０８に接続され、上記で説明されたように入力端子２０８および２１０の立上がりおよび立下がり時間が減少される。スイッチ４０６が開放されている間、分路抵抗４０２または４０４は、図４に示されているシステムから効果的に取り出される。
【００１９】
パラメトリックテストなどのいくつかのテストが、スイッチ４０６が開放されている間に最も効果的に行われる。パラメトリックテストは、ＤＵＴ１１２の端子のうちの１つまたは複数が、接地または別の端子と短絡されているかどうかを判定するためのテスト、および、端子を通る漏れ電流を判定するためのテストを含む。上記で説明されたように、スイッチ４０６が閉鎖されると、テストシステムが、高周波機能テストを行う準備ができる。
【００２０】
図５は、分離されたダイ（パッケージングされた、またはパッケージングされていない）、マルチチップ電子モジュールなどを限定することなく含む、半導体ウェハまたは他の電子デバイスのダイをテストするために使用されることができる例示的なプローブカードアセンブリを示している。図５に示されているプローブカードアセンブリは、図１のテストシステム１００と同様のテストシステム内で使用されてもよい。図５に示されている例示的なプローブカードアセンブリは、プローブヘッド（たとえば、図１のプローブヘッド１０７）と接触するために片側に端子５０５を備えるプローブボード５０２を備える。プローブボード５０２を通る電気的接続５１０が、端子５０５を端子５１２と接続する。インターポーザ５０４はプローブボード端子５１２をプローブ基板５０６と電気的に接続する。インターポーザ５０４が、端子５１２と係合する電気接点５１４（細長いばね接点であってよい）を備える。インターポーザの電気接点５１４は、インターポーザ５０４の一方の側の端子５１６に取り付けられ、かつインターポーザ５０４の他方の側の端子５１５とコネクタ５２０によって電気的に接続されている。電気接点５２２（電気接点５１４と同様であってよい）が、プローブ基板５０６上の端子５２４と係合する。端子５２４が、プローブ基板５０６を通ってプローブ端子５２５へ接続５２６を介して電気的に接続され、かつＤＵＴ（図５では図示せず）と接触するためのプローブ５３０が、プローブ端子５２５に取り付けられる。このようにして、プローブボード５０２上の端子５０５とプローブ基板５０６上のプローブ５３０の間の電気的経路が提供される。プローブボード５０２、インターポーザ５０４およびプローブ基板５０６が、いずれかの適切な手段を使用して互いに固定されてもよい。このようなプローブカードアセンブリのより詳細な説明が、その全体において参照により本明細書に組み込まれる米国特許第５，９７４，６６２号で提供されている。
【００２１】
図６Ａおよび６Ｂは、プローブボード５０２の、それぞれ上面および底面図を示している。図６Ａに示されているように、端子５０５がプローブボード５０２の一方の側に配置され、端子５１２がプローブボード５０２の反対側に配置されている。同様に、図７Ａおよび７Ｂは、端子５１６が一方の側にあり、端子５１５が反対側にある、インターポーザ５０４の、それぞれ上面および底面図を示している。インターポーザ５０４上の端子５１６は、プローブボード５０２の端子５１２に対応するように構成されている。図８Ａおよび８Ｂは、端子５２４が一方の側に配置され、端子５２５が他方の側に配置されている、プローブ基板５０６の上面および底面図を同様に示している。プローブ基板５０６上の端子５２４は、インターポーザ５０４上の端子５１５の位置に対応するように構成されている。プローブ端子５２５は、１つまたは複数のＤＵＴ上の入力、出力、電源および接地端子の位置に対応するように構成され、かつプローブ５３０が、プローブ端子５２５に取り付けられている。
【００２２】
分路抵抗４０２および４０４は、プローブ５３０にできる限り近接するように図５のプローブカードアセンブリ上に好ましくは配置される。すなわち、分路抵抗４０２および４０４が、プローブ基板５０６上に好ましくは配置される。それにもかかわらず、分路抵抗４０２および４０４が、プローブボード５０２、インターポーザ５０４またはプローブ基板５０６のうちのいずれか１つまたは複数の上に配置されてもよい。さらに、分路抵抗４０２および４０４が、プローブボード５０２、インターポーザ５０４またはプローブ基板５０６のいずれかの側に配置されてもよい。実際、分路抵抗４０２または４０４が、プローブボード５０２、インターポーザ５０４またはプローブ基板５０６の中に（たとえば、接続５１０に沿ったプローブボード５０２内、接続５２０に沿ったインターポーザ５０４内、または接続５２６に沿ったプローブ基板５０６内）配置されてもよい。スイッチ４０６が、プローブボード５０２、インターポーザ５０４またはプローブ基板５０６上のいずれかの場所に同様に配置されてもよい。分路抵抗４０２および４０４は、プローブボード５０２、インターポーザ５０４またはプローブ基板５０６のいずれかの中にまたは上に構成された薄膜抵抗として、または、プローブボード５０２、インターポーザ５０４またはプローブ基板５０６のいずれかに取り付けられたディスクリート抵抗回路要素として実装されてもよい。
【００２３】
図９は、本発明の別の例示的な実施形態を示している。図９は、３つのプローブ９２０、９２４および９２６を通って、３つのＤＵＴ９３６、９３８および９４０の入力端子３０（ｅ）、３２（ｅ）および３４（ｅ）と接続されたチャネル９２２を伝送するように構成されたドライバ９２８を示している。ドライバ９２８およびドライブチャネル９２２は、図２のドライバ２２８およびドライブチャネル２２２と同様であり、ドライバ９２８およびドライブチャネル９２２は、図２のテストシステムと同様のテストシステム内のこのような多くのドライバおよびドライブチャネルのうちの１つであってよい。
【００２４】
図９に示されているように、ドライブチャネル９２２は、３つのプローブ９２０、９２４および９２６を通って、３つのＤＵＴ９３６、９３８および９４０の入力端子３０（ｅ）、３２（ｅ）および３４（ｅ）とドライバ９２８を接続する３つの分岐９０２、９０４および９０６を備える。このようにして、１つのＤＵＴに対してテスタ１０２（図１参照）で発生されたテストデータが、３つのＤＵＴをテストするために使用されてもよい。もちろん、ドライブチャネルが、３つよりも少ないまたは多い端子に展開されてもよく、かつ端子のいくつかまたはすべてが別法として、同じＤＵＴ上にあってもよい。これも明らかであるように、追加の比較チャネルまたは多重化スキームの使用が、多重化ＤＵＴによって生成された応答データをテスタへ戻すために使用されてもよい。
【００２５】
図９では、アイソレーション抵抗９８０が、１つの端子（たとえば、３０（ｅ））での障害が別の端子（たとえば、３２（ｅ））に負の影響を与えることを防止するために、各分岐９０２、９０４および９０６内に配置される。たとえば、アイソレーション抵抗９８０がないと、端子３０（ｅ）が接地と短絡される障害が、端子３２（ｅ）および３４（ｅ）を分岐９０２、９０４および９０６を通って接地と短絡させることになり、ＤＵＴ９３８および９４０に、ＤＵＴ９３６と同じ障害を有するとして誤ってテストさせる。しかし、アイソレーション抵抗９８０が、端子３０（ｅ）での障害を端子３２（ｅ）および３４（ｅ）から絶縁する。
【００２６】
追加の抵抗、アイソレーション抵抗９８０の存在が、端子３０（ｅ）、３２（ｅ）および３４（ｅ）の立上がり時間および立下がり時間に負の影響を与える。（上記で議論したように、追加の抵抗が、各入力端子３０（ｅ）、３２（ｅ）および３４（ｅ）に対する式τ＝Ｒ＊ＣでのＲの値を増加させ、したがって、各入力端子の立上がりおよび立下がり時間を増加させるかもしれない。）実際、分岐（たとえば、９０２、９０４および９０６）の数が大きいほど、入力端子３０（ｅ）、３２（ｅ）および３４（ｅ）の立上がり時間および立下がり時間に影響を与える可能性が大きくなる。図９に示されているように、接地と接続された分路抵抗９９０が、各分岐９０２、９０４、および９０６内に配置されている。また上述のように各端子３０（ｅ）、３２（ｅ）および３４（ｅ）の入力抵抗と事実上並列である、接地に接続された分路抵抗９９０が、アイソレーション抵抗９８０の影響を低減させ、入力端子３０（ｅ）、３２（ｅ）および３４（ｅ）の立上がり時間および立下がり時間を一般に改善する。
【００２７】
明らかになるように、各分岐９０２、９０４および９０６での分路抵抗９９０が、各分岐９０２、９０４および９０６のアイソレーション抵抗９８０と電圧分割器回路を形成する。図４を参照して上記で議論したように、各分岐９０２、９０４および９０６の分路抵抗９９０およびアイソレーション抵抗９８０は、ドライバ９２８が高い信号を出力している間、ＤＵＴ９３６、９３８および９４０の各入力端子３０（ｅ）、３２（ｅ）および３４（ｅ）を、高い状態に維持するために、十分な電圧が各プローブ９２０、９２４および９２６で維持されるようにサイズ調整されるべきである。例示を簡単かつ容易にするために、ドライバ９２８に対する出力インピーダンスとチャネル９２２に対するチャネルインピーダンスがいずれも、図９に示されていないが、このようなインピーダンスが存在することに注意されたい。図４に関して上記で議論したように、分路抵抗９９０および隔離抵抗９８０は、ドライバ９２８によってチャネル９２２を伝送される信号の反射を減少、最小化、または除去するようにサイズ調整される。図４のスイッチ４０６のような１つまたは複数のスイッチが、分岐９０２、９０４および９０６との有効接続の中および外へ分路抵抗９９０を切り替えるために、図９に備えられてもよく、このことが、図４に関して上記で議論したようなパラメトリックテストを容易にすることができることにも留意されたい。
【００２８】
図１０は、分路抵抗およびアイソレーション抵抗の使用の例示的な実施を示している。図１０に示されている例示的なテストシステムは、図９に示されている３つのＤＵＴ９３６、９３８および９４０をテストするためのテストシステムにおける図９のドライバ９２８およびドライブチャネル９２２を示している。
【００２９】
図１０に示されているように、２つのドライバ９２８および１０３０が、２つのドライブチャネル９２２および１０２０を伝送する。ドライブチャネル９２２が、３つの分岐９０２、９０４および９０６を介して、ＤＵＴ９３６、９３８および９４０のそれぞれの上の３つの入力端子３０（ｅ）、３２（ｅ）および３４（ｅ）に展開される。各分岐９０２、９０４および９０６は、アイソレーション抵抗９８０と、接地と接続された分路抵抗９９０とを備える。ドライブチャネル１０２０が同様に、３つの分岐１００２、１００４および１００６を介して、ＤＵＴ９３６、９３８および９４０のそれぞれの上の３つの入力端子３０（ｅ）、３２（ｅ）および３４（ｅ）に展開され、各分岐１００２、１００４および１００６もまた、アイソレーション抵抗９８０および接地と接続された分路抵抗９９０を備える。比較器１０３６、１０１０、１０１４、１０１８、１０２４および１０３２が、比較チャネル１００８、１０１２、１０１６、１０２２、１０２８および１０３４を通って、図１０に示されているようなＤＵＴ９３６、９３８および９４０の出力端子３０（ｃ）、３０（ｂ）、３２（ｃ）、３２（ｂ）、３４（ｃ）および３４（ｂ）と接続される。コントローラ（上記の図２におけるコントローラ２２６と同様であってよい）が、ドライバ９２８および１０３０へのテストデータの入力を制御し、かつ比較器１０３６、１０１０、１０１４、１０１８、１０２４および１０３２から応答データを受信する。コントローラ１０２６はまた、電源チャネル１０３８を通って、ＤＵＴ９３６、９３８および９４０の電源端子３０（ｆ）、３２（ｆ）および３４（ｆ）へ電力を供給し、かつ接地チャネル１０４０を通ってＤＵＴ９３６、９３８および９４０の接地端子３０（ａ）、３２（ａ）および３４（ａ）へ接地する。このようにして、１つのみのＤＵＴをテストするために十分なドライバおよびドライブチャネルが、３つのＤＵＴをテストするために使用される；アイソレーション抵抗が、１つのＤＵＴ上での障害が、他のＤＵＴが不良としてテストされることを防止するために設けられ、かつ分路抵抗が、ＤＵＴの入力端子の立上がりおよび立下がり時間を増加させるために設けられている。
【００３０】
図９および１０に示されているアイソレーション抵抗９８０および分路抵抗９９０が、図５に示されている例示的なプローブカードアセンブリなどの、プローブカードアセンブリ上に実装されてもよい。図４での分路抵抗４０２および４０４と同様に、アイソレーション抵抗９８０および分路抵抗９９０が、図５に示されているものと同様なプローブカードアセンブリのプローブボード５０２、インターポーザ５０４またはプローブ基板５０６のうちのいずれか１つまたは複数の上に配置されてもよい。さらに、アイソレーション抵抗９８０および分路抵抗９９０が、プローブボード５０２、インターポーザ５０４またはプローブ基板５０６のいずれかの側に配置されてもよい。実際、アイソレーション抵抗９８０および分路抵抗９９０が、プローブボード５０２、インターポーザ５０４またはプローブ基板５０６内に（たとえば、接続５１０に沿ってプローブボード５０２内、接続５２０の沿ってインターポーザ５０４内または接続５２６に沿ってプローブ基板５０６内に）配置されてもよい。アイソレーション抵抗９８０および分路抵抗９９０が、薄膜抵抗としてまたはディスクリート抵抗要素として実装されてもよい。
【００３１】
図１１Ａから１３Ｂは、アイソレーション抵抗９８０および分路抵抗９９０が、図５のプローブ基板５０６の代替となることができるプローブ基板１１０２または１３０２上の薄膜抵抗として実装されている例を示している。図１１Ａから１２Ｂに示した例では、アイソレーション抵抗９８０および分路抵抗９９０が、プローブ基板１１０２を備える２つの層１１０８および１１１０の間１１７０の薄膜抵抗１２８０および１２９０として実装されている。図１３Ａおよび１３Ｂでは、アイソレーション抵抗９８０が、プローブ基板１３０２内の薄膜抵抗１３４０、１３４２および１３４３として実装され、分路抵抗９９０が、プローブ基板１３０２の底部表面１３０６上の薄膜抵抗１３６２、１３６４および１３６６として実装されている。
【００３２】
図１１Ａおよび１１Ｂは、例示的なプローブ基板１１０２（図５におけるプローブ基板５０６と類似であり、その代替として使用されてもよい）の、それぞれ上部透視図および底部透視図を示している。見られるように、プローブ基板１１０２は、図１０に示されている例示的なテストシステムを実装するように構成されている。プローブ基板１１０２の表面１１０４上の端子１１１、１１１２、１１１３、１１１４、１１１５、１１１６、１１１７、１１１８、１１２０、１１２２、１１２４、１１２６、１１２８、１１２９、１１３０および１１３１が、インターポーザ５０４（図５参照）からの接続５２２と接触するように配置されており、簡単のために、以下で「インターポーザ端子」と称される。
【００３３】
この例では、インターポーザ端子１１１２、１１１３および１１１４が、図５のプローブカードアセンブリのインターポーザ５０４およびプローブボード５０２を通って、図１０の電源チャネル１０４０へ配線されている）。インターポーザ端子１１２８、１１３０および１１３１が、インターポーザ５０４およびプローブボード５０２を通って接地チャネル１０３８へ同様に配線されている。インターポーザ端子１１１８、１１２０、１１２２、１１２４、１１２６および１１２９が、インターポーザ５０４およびプローブボード５０２を通って、比較チャネル１００８、１０１２、１０１６、１０２２、１０２８および１０３４へ同様に配線され、かつインターポーザ端子１１１１および１１１５が、インターポーザ５０４およびプローブボード５０２を通って、ドライブチャネル９２２および１０２０へ配線される。（インターポーザ端子１１１６および１１１７は、この例では使用されない。）
プローブ端子（プローブがそれに取り付けられている）が、プローブ基板１１０２の底部表面１１０６上に配置されている。プローブ端子は、各列に６つの端子がある３つの列１１３２、１１３６および１１４０に統合される。各列１１３２、１１３６および１１４０は、ＤＵＴ９３６、９３８および９４０に対応し、かつ各列内の各端子は、ＤＵＴの１つの上の１つの端子に対応する。この例（プローブ基板１１０２が、図１０のＤＵＴ９３６、９３８および９４０をテストするように構成されている）では、プローブ端子１１３２（ｆ）、１１３６（ｆ）および１１４０（ｆ）に取り付けられたプローブは、ＤＵＴ９３６、９３８および９４０の電源端子３０（ｆ）、３２（ｆ）および３４（ｆ）に電力を供給するための電源プローブである。プローブ端子１１３２（ａ）、１１３６（ａ）および１１４０（ａ）に取り付けられたプローブは、ＤＵＴ９３６、９３８および９４０の接地端子３０（ａ）、３２（ａ）および３４（ａ）に接地を供給するための接地プローブである。プローブ端子１１３２（ｃ）、１１３２（ｂ）、１１３６（ｃ）、１１３６（ｂ）、１１４０（ｃ）および１１４０（ｂ）が、ＤＵＴ９３６、９３８および９４０の出力端子３０（ｃ）、３０（ｂ）、３２（ｃ）、３２（ｂ）、３３（ｃ）および３４（ｂ）と接触するように配置されており、かつプローブ端子１１３２（ｅ）、１１３２（ｄ）、１１３６（ｅ）、１１３６（ｄ）、１１４０（ｅ）および１１４０（ｄ）が、ＤＵＴ９３６、９３８および９４０の入力端子３０（ｅ）、３０（ｄ）、３２（ｅ）、３２（ｄ）、３３（ｅ）および３４（ｄ）と接触するように配置されている。
【００３４】
図１１Ａおよび１１Ｂに示されているプローブ基板は、多層で作製されてもよい。例示および議論の目的のために、プローブ基板１１０２が、互いに接着された２つの基板であってよい２つの層１１０８および１１１０を有するとして、図１１Ａおよび１１Ｂに示されている。表面１１０４上のインターポーザ端子（たとえば、１１１１）と表面１１０６上のプローブ端子（たとえば、１１４０（ｆ））の間の電気経路が、第１の層１１０８を通るビア（図１１Ａおよび１１Ｂでは図示せず）、第１の層１１０８と第２の層１１１０の間１１７０に配置されたトレース（図１１Ａおよび１１Ｂでは図示せず）、および第２の層１１１０を通るビア（図１１Ａおよび１１Ｂでは図示せず）によって提供されてもよい。図１２は、以上の例を示している。
【００３５】
図１２は、プローブ基板１１０２の第１の層１１０８と第２の層１１１０の間の接合部１１７０に対する例示的な構成を示している。図１２では、第１の層１１０８の層を通過し、かつ表面１１０４上のインターポーザ端子（たとえば、１１１１）と電気的に接続するビアが、黒丸（すなわち、要素１２１１、１２１２、１２１３、１２１４、１２１５、１２１６、１２１６、１２１７、１２１８、１２２０、１２２２、１２２４、１２２６、１２２８、１２２９、１２３０および１２３１）によって表されている。第２の層１１１０を通過し、かつ表面１１０６上のプローブ端子（たとえば、１１４０（ｆ））と電気的に接続するビアが、白丸（すなわち、１２３２（ａ）〜（ｆ）、１２３６（ａ）〜（ｆ）、および１２４０（ａ）〜（ｆ））によって表されている。導電性のトレースが、図１２で１２５０、１２５２、１２５４および１２５６として示されており、かつこのようなトレースが、層１１０４および１１０６が図１１Ａおよび１１Ｂに示されているように互いに接着されている間、層１１０８を通るビアを層１１１０を通るビアと接続するために、いずれかの層１１０８または１１１０の内部表面上に配置されてもよい。
【００３６】
電力、接地、または比較チャネルとの接続を提供するプローブ基板１１０２の表面１１０４上のインターポーザ端子（たとえば、１１１１）が、プローブ基板１００２の表面１１０６上のプローブ端子（たとえば、１１４０（ｆ））と１対１で接続される。現在の例（その中でプローブ基板１１０２が、図１０に示されたシステム内で使用されるように構成されている）では、インターポーザ端子１１１２、１１１３および１１１４（上記で議論したように図１０に示されている電源チャネル１１４０と接続されている）が、図１２に示されている以下のビアペア、１２１４および１２３２（ｆ）、１２１３および１２３６（ｆ）、ならびに１２１２および１２４０（ｆ）を通って、プローブ端子１１３２（ｆ）、１１３６（ｆ）および１１４０（ｆ）に電力供給するために接続されている。（図１２に示されているように、トレース１２５０が前のビアペアのそれぞれを電気的に接続する。）同様に、インターポーザ端子１１２８、１１３０および１１３１（上記で議論したように図１０に示されている接地チャネル１１３８と接続されている）が、図１２に示されている以下のビアペア、１２２８および１２４０（ａ）、１２３０および１２３６（ａ）、および１２３１および１２３２（ａ）を通ってプローブ電極１１３２（ａ）、１１３６（ａ）および１１４０（ａ）を接地するために接続されている。（ここでもまた、図１２に示されているように、トレース１２５０が前のビアペアのそれぞれを電気的に接続する。）同様にして、インターポーザ端子１１１８、１１２０、１１２２、１１２４、１１２６および１１２９（図１０で比較チャネル１００８、１０１２、１０１６、１０２２、１０２８および１０３４と接続されている）が、図１２に示されている以下のビアペア、１２１８および１２３２（ｃ）、１２２６および１２３２（ｂ）、１２２２および１２３６（ｃ）、１２２４および１２３６（ｃ）、１２２０および１２４０（ｂ）ならびに１２２９および１２４０（ｃ）を通ってプローブ電極１１３２（ｂ）、１１３２（ｃ）、１１３６（ｂ）、１１３６（ｃ）、１１４０（ｂ）および１１４０（ｃ）と接続されている。
【００３７】
他方では、ドライブチャネルとの接続を提供するプローブ基板１１０２上の表面１１０４上の各インターポーザ端子が、プローブ基板１１０２の表面１１０６上の複数のプローブ端子と接続されている。図１２に示されている例では、インターポーザ端子１１１１（上記で説明されているようにドライブチャネル９２２と接続されている）が、ビア１２１１を通ってトレース１２５２と接続され、トレース１２５２がビア１２４０（ｅ）、１２３６（ｅ）および１２３２（ｅ）と電気的に接続され、これらがさらに、それぞれプローブ端子１１４０（ｅ）、１１３６（ｅ）および１１３２（ｅ）と接続されている。ビア１２１１、トレース１２５２、ならびにビア１１４０（ｅ）、１１３６（ｅ）および１１３２（ｅ）がこのようにして、インターポーザ端子１１１１を３つのプローブ端子１１４０（ｅ）、１１３６（ｅ）および１１３２（ｅ）と接続する。同様に、インターポーザ端子１１１５（上記で説明されたようにドライブチャネル１０２０と接続されている）が、ビア１２１５を通ってトレース１２５６と接続され、トレース１２５６がビア１２４０（ｄ）、１２３６（ｄ）および１２３２（ｄ）と電気的に接続され、これらがさらに、それぞれプローブ端子１１４０（ｄ）、１１３６（ｄ）および１１３２（ｄ）と接続されている。ビア１２１５、トレース１２５６、ならびにビア１１４０（ｄ）、１１３６（ｄ）および１１３２（ｄ）がしたがって、インターポーザ端子１１１５を３つのプローブ端子１１４０（ｄ）、１１３６（ｄ）および１１３２（ｄ）と接続する。
【００３８】
図１２に示されているように、薄膜抵抗１２８０が、トレース１２５２とビア１２４０（ｅ）、１２３６（ｅ）および１２３２（ｅ）のそれぞれの間に配置されている。薄膜抵抗１２８０はまた、トレース１２５６とビア１２４０（ｄ）、１２３６（ｄ）および１２３２（ｄ）のそれぞれの間に配置されている。薄膜抵抗１２８０はしたがって、図１０のアイソレーション抵抗９８０を実施する。薄膜抵抗１２９０もまた、一方では、ビア１２４０（ｅ）、１２３６（ｅ）、１２３２（ｅ）、１２４０（ｄ）、１２３６（ｄ）および１２３２（ｄ）のそれぞれと、接地（たとえば、接地チャネル１０４０のうちの１つとインターポーザ端子１１２８を通って接続されたビア１２２８（図１０参照））と接続されたトレース１２５４の間に配置されている。薄膜抵抗１２９０はしたがって、図１０の分路抵抗９９０の実施である。
【００３９】
上記で述べられているように、図１３Ａおよび１３Ｂは、プローブ基板１３０２上にアイソレーション抵抗９８０および分路抵抗９１０を実装する別の例示的な方式を示している。図１３Ａは、図１１Ａおよび１１Ｂのプローブ基板１１０２とほぼ同様のプローブ基板１３０２の一部分の切断透視図を示している。図１３Ｂは、プローブ基板１３０２の一部分の底面図を示している。
【００４０】
プローブ基板１１０２のように、プローブ基板１３０２（図５のプローブ基板５０６を代替してもよい）が、２つの層１３０８および１３１０を備え、かつ第１の表面１３０４上のインターポーザ端子（１３０２、１３０４および１３０６が示されている）と、第２の表面１３０６上のプローブ（１３１８、１３２０、１３２２、１３２４、および１３２６が示されている）へのプローブ端子（１３０８、１３１０、１３１２、１３１４および１３１６が示されている）とを有する。図１３Ａでは、インターポーザ端子１３０２が、ＤＵＴ（図１３Ａおよび１３Ｂには図示せず）との接地接続を提供するように構成されており、ビア１３３０および１３３２を通って図１３Ａに示されているプローブ端子１３０８および接地プローブ１３１８と接続されている。インターポーザ端子１３０６が、比較チャネルと接続し、したがってＤＵＴ（図１３Ａおよび１３Ｂには図示せず）によって作成された出力データを、比較チャネルの端部の比較器へ搬送するように構成されている。図１３Ａに示されているように、インターポーザ端子１３０６が、層１３０８を通るビア１３３６、第２の層１３１０の表面１３７０上に配置されたトレース１３５０、および第２の層１３１０を通るビア１３５２によって、プローブ端子１３１６（出力プローブ１３２６がそれに取り付けられている）と接続されている。
【００４１】
インターポーザ端子１３０４が、ドライブチャネルと接続し、したがってテストデータをＤＵＴ（図１３Ａおよび１３Ｂでは図示せず）へ供給するように構成されている。図１０に示されているテスト構成を実施するために、インターポーザ端子１３０４が、３つのＤＵＴ（図１３Ａおよび１３Ｂでは図示せず）の入力端子と接触するように構成された３つの入力プローブ１３２０、１３２２および１３２４がそれに取り付けられている、３つのプローブ端子（１３１０、１３１２および１３１４）と接続されている。図１３Ａに示されているように、ビア１３３４は、インターポーザ端子１３０４を、プローブ基板１３０２の第２の層１３１０の表面１３７０上のトレース１３３８と接続する。表面１３７０上の薄膜抵抗１３４０、１３４２、および１３４３が、トレース１３３８を３つのビア１３４４、１３４６および１３４８と接続し、これらがさらに、プローブ端子１３１０、１３１２および１３１４と接続される。薄膜抵抗１３４０、１３４２、および１３４３が、このようにして、図９および１０に示されているアイソレーション抵抗９８０を実施する。図１３Ｂに示されているように、プローブ基板１３０２の第２の表面１３１０上で、薄膜抵抗１３６２、１３６４、および１３６６が、プローブ端子１３１０、１３１２および１３２４のそれぞれを、接地端子１３０８からのトレース１３６０と電気的に接続する。薄膜抵抗１３６２、１３６４、および１３６６が、このようにして、図９および１０に示されている分路抵抗９９０を実施する。
【００４２】
本発明の例示的な実施形態および適用例が本明細書で説明されたが、本発明がこれらの例示的な実施形態および適用例に、または、例示的な実施形態および適用例が動作する、または本明細書で説明される方式に限定されるという意図はない。実際に、例示的な実施形態に対する様々な変更および修正が可能である。たとえば、上記で議論された実施形態は、図５に示されているプローブカードアセンブリ以外の装置上で実施されてもよい。たとえば、上記で議論された実施形態は、個片にされたダイをテストするためにロードボード上で実施されてもよい。別の例として、実施形態が、図５に示されている例示的なプローブカードアセンブリよりも多いまたは少ない要素を含むプローブカードアセンブリなどの、異なるタイプのプローブカードアセンブリ上で実施されてもよい（たとえば、インターポーザのない、またはインターポーザおよびプローブ基板のないプローブカードアセンブリ（この場合プローブ５３０が、プローブボード５０２に直接取り付けられることになる））。
【図面の簡単な説明】
【００４３】
【図１】例示的な従来技術のテストシステムを示す図である。
【図２】図１のテストシステムの要素のいくつかの単純化されたブロック図である。
【図３】図２に示されているテストシステムの部分図である。
【図４】テストシステムが動作され得る周波数を増加させるために、分路抵抗がテストシステム内に備えられている本発明の第１の例示的な実施形態を示す図である。
【図５】例示的なプローブカードアセンブリを示す図である。
【図６Ａ】図５でのプローブボードの上面図である。
【図６Ｂ】図５でのプローブボードの底面図である。
【図７Ａ】図５でのインターポーザの上面図である。
【図７Ｂ】図５でのインターポーザの底面図である。
【図８Ａ】図５でのプローブ基板の上面図である。
【図８Ｂ】図５でのプローブ基板の底面図である。
【図９】テストシステムが動作され得る周波数を増加させるために、分路抵抗がテストシステム内に備えられている本発明の第２の例示的な実施形態を示す図である。
【図１０】２つ以上のテスト下のデバイスへテストデータを展開するテストシステム内での分路抵抗の使用を示す図である。
【図１１Ａ】図１０のテストシステム内で使用するためのプローブカードアセンブリのために構成されたプローブ基板の上面透視図である。
【図１１Ｂ】図１１Ａプローブ基板の底面透視図である。
【図１２】図１１Ａのプローブ基板を構成する２つの層の間の接合部を示す図である。
【図１３Ａ】プローブ基板の一部分の上部断面透視図である。
【図１３Ｂ】図１３Ａのプローブ基板の一部分の底面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【国際調査報告】
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