(57)【要約】  ゲート誘電体を備えるメモリセルを有する不揮発性メモリが記載される。ゲート誘電体は、トランジスタのコントロールゲートとチャネル領域との間の、正に帯電した正孔をトラップする多層電荷トラップ誘電体である。多層電荷トラップ誘電体は、少なくとも１つのＨｉｇｈ−Ｋ（高誘電体定数）層を含む。【選択図】図３
2008544526.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ本体領域内に位置するソース領域およびドレイン領域であり、前記ソース領域およびドレイン領域は横方向に間隔が置かれ、その間にチャネル領域を作り、
チャネル領域から分離されていて、チャネル領域の上に垂直に位置するコントロールゲートと、
正に帯電した正孔を捕獲するための、コントロールゲートとチャネル領域の間の多層電荷トラップ誘電体を含み、前記多層電荷トラップ誘電体は、７よりも大きい誘電率（Ｋ）を有するＨｉｇｈ−Ｋ誘電体の少なくとも１つの層を含む、不揮発性メモリ。
【請求項２】
前記Ｈｉｇｈ−Ｋ誘電体の層への正孔注入により多層電荷トラップ誘電体をプログラムするためのプログラム回路を含む、請求項１に記載の不揮発性メモリ。
【請求項３】
前記多層電荷トラップ誘電体が第１および第２の酸化物層の間に位置する前記Ｈｉｇｈ−Ｋ誘電体層を含む、請求項２に記載の不揮発性メモリ。
【請求項４】
記載なし。
【請求項５】
前記多層電荷トラップ誘電体が、酸化物層と、窒化物層と前記Ｈｉｇｈ−Ｋ誘電体層とを含む、請求項１に記載の不揮発性メモリ。
【請求項６】
前記Ｈｉｇｈ−Ｋ誘電体層が、Ａｌ２Ｏ３、ＨｆＯ２またはＺｒＯ２から選択される、請求項５に記載の不揮発性メモリ。
【請求項７】
前記Ｈｉｇｈ−Ｋ誘電体層が原子層堆積法を用いて形成される、請求項６に記載の不揮発性メモリ。
【請求項８】
前記多層電荷トラップ誘電体が、第１、第２および第３のＨｉｇｈ−Ｋ誘電体層を含む、請求項１に記載の不揮発性メモリ。
【請求項９】
前記多層電荷トラップ誘電体が、第１および第２のＨｆＯ２層の間に位置するＴａ２Ｏ５の層を含む、請求項８に記載の不揮発性メモリ。
【請求項１０】
前記多層電荷トラップ誘電体が、第１および第２のＬａ２Ｏ３層の間に位置するＨｆＯ２の層を含む、請求項８に記載の不揮発性メモリ。
【請求項１１】
前記多層電荷トラップ誘電体が、第１および第２のＨｆＯ２層の間に位置するＺｒＯ２の層を含む、請求項８に記載の不揮発性メモリ。
【請求項１２】
前記多層電荷トラップ誘電体が、第１および第２のランタニド酸化物層の間に位置するＺｒＯ２の層を含む、請求項８に記載の不揮発性メモリ。
【請求項１３】
前記多層電荷トラップ誘電体が、第１および第２のランタニド酸化物層の間に位置するＨｆＯ２の層を含む、請求項８に記載の不揮発性メモリ。
【請求項１４】
チャネル領域の下に位置する別個のバイポーラ接合をさらに含む、先行する請求項のいずれか一項に記載の不揮発性メモリ。
【請求項１５】
正孔を捕獲するメモリアレイと、書き込み操作中にメモリセルにデータを書き込むための書き込み回路とをさらに含む、先行する請求項のいずれか一項に記載の不揮発性メモリ。
【請求項１６】
前記Ｈｉｇｈ−Ｋ誘電体層への正孔注入が、前記チャネル領域からのホットホール注入を含む、先行する請求項のいずれか一項に記載の不揮発性メモリ。
【請求項１７】
前記Ｈｉｇｈ−Ｋ誘電体層への正孔注入が、電場で加速された光生成された正孔を含む、請求項１〜１６のいずれか一項に記載の不揮発性メモリ。
【請求項１８】
前記Ｈｉｇｈ−Ｋ誘電体層への正孔注入が、前記トランジスタチャネル領域の下に位置するｐｎ接合を通じて注入された正孔を含む、請求項１〜１６のいずれか一項に記載の不揮発性メモリ。
【請求項１９】
前記Ｈｉｇｈ−Ｋ誘電体層が、前記多層誘電体と前記コントロールゲートの界面で前記コントロールゲートからトンネリングして出てきた電子により生じた正孔を含む、請求項１〜１６のいずれか一項に記載の不揮発性メモリ。
【請求項２０】
前記Ｈｉｇｈ−Ｋ誘電体層が、ＨｆＯ２、ＺｒＯ２、ＺｒＳｎＴｉＯ、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＴｉＯ４、Ａｌ２Ｏ３、Ｌａ２Ｏ３、ＬａＡｌＯ３、ＨｆＡｌＯ３、ＨｆＳｉＯＮ、Ｙ２Ｏ３、Ｇｄ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｐｒ２Ｏ３、ＣｒＴｉＯ３およびＹＳｉＯの群から選択される、先行する請求項のいずれか一項に記載の不揮発性メモリ。
【請求項２１】
不揮発性メモリトランジスタのプログラミング方法であって、
正に帯電した正孔を、トランジスタのコントロールゲートとチャネル領域の間に位置する多層誘電体に注入し、前記多層誘電体は７より大きい誘電率（Ｋ）を有する少なくとも１つのＨｉｇｈ−Ｋ誘電体層を含むステップと、
前記Ｈｉｇｈ−Ｋ誘電体層において前記正に帯電した正孔を捕獲するステップとを含む方法。
【請求項２２】
前記正に帯電した正孔の注入が、前記チャネル領域からのホットホール注入を含む、請求項２１に記載の方法。
【請求項２３】
前記正に帯電した正孔の注入が、電場で加速された光生成された正孔を含む、請求項２１に記載の方法。
【請求項２４】
前記正に帯電した正孔の注入が、前記トランジスタチャネル領域の下に位置するｐｎ接合を通じての正孔注入を含む、請求項２１に記載の方法。
【請求項２５】
前記正に帯電した正孔の注入が、前記多層誘電体と前記コントロールゲートの界面での前記コントロールゲートからトンネリングして出てきた電子による正孔の生成を含む、請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリデバイス、およびより詳細には、正孔トラッピングメモリデバイスに関する。
【背景技術】
【０００２】
フラッシュメモリは不揮発性であり、不揮発性とは、メモリがチップの情報を保持するために電力を必要としない方法で半導体上に情報を保存することを意味する。フラッシュメモリは、基本的にはゲートとソース／ドレイン端子との間に浮遊する付加的な導体を備えた相補型金属酸化物半導体（Ｃｏｍｐｌｉｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）（ＣＭＯＳ）の電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（ＦＥＴ）である、フローティングゲートアバランシェ金属酸化物半導体（Ｆｌｏａｔｉｎｇ−Ｇａｔｅ  Ａｖａｌａｎｃｈｅ−Ｉｎｊｅｃｔｉｏｎ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）（ＦＡＭＯＳトランジスタ）に基づく。現在のフラッシュメモリデバイスは２種類の型、ＮＯＲフラッシュおよびＮＡＮＤフラッシュで作られている。それらの名称は記憶セルアレイに用いられる論理をさす。さらに、フラッシュメモリは、「セル」と呼ばれるトランジスタのアレイに情報を記憶し、その各々は従来より１ビット以上の情報を記憶する。
【０００３】
フラッシュセルは、それがゲートを１つだけではなく２つ有することを除いて、標準的な金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉ−ｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（ＭＯＳＦＥＴ）トランジスタに似ている。１つのゲートは、その他のＭＯＳトランジスタのものと同じコントロールゲート（ＣＧ）であるが、２番目のゲートは酸化物層により周囲が全て絶縁されているフローティングゲート（ＦＧ）である。ＦＧはＣＧと基板との間にある。ＦＧはその絶縁酸化物層により分離されているので、その上に位置する電子はいずれもそこで捕獲され、このようにして情報を記憶する。
【０００４】
電子がＦＧ上で捕獲される場合、その電子はＣＧから生じる電場を変更し（部分的に相殺する）、それによってセルの閾値電圧（Ｖｔ）が変更される。従って、ＣＧに特定の電圧を印加することによりセルが「読み出される」場合、電流はセルのＶｔに応じてセルのソースとドレインの接続の間を流れたり、流れなかったりする。この電流の存在または不在が検知され、１または０へ変換されて、記憶したデータが再生される。
【０００５】
異なる不揮発性メモリである、ニトライディドリードオンリーメモリ（Ｎｉｔｒｉｄｅｄ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）（ＮＲＯＭ）は、酸化物−窒化物−酸化物（ＯＮＯ）ゲート誘電体の固有の物理的特徴、およびプログラムと消去操作の既知メカニズムを利用して、２つの別個の物理ビットをセルごとに作り出す。ＮＲＯＭセルは局在する負電荷トラッピングに基づく。セルは、ゲート誘電体がＯＮＯスタックに置き換えられているｎ−チャネルＭＯＳＦＥＴデバイスである。２つの空間的に分離された狭い電荷分布は接合エッジの上の窒化物層で記憶される。ＮＲＯＭセルは、チャネルホットエレクトロン注入によりプログラムされる。
【０００６】
ＮＲＯＭメモリデバイスは、低いプログラム電圧、優れた拡張性、および改良されたサイクル耐久性を含む、従来からのフローティングゲートフラッシュデバイスに優るその利点により大きな注目を集めた。ＮＲＯＭセルの利点は、直接トンネリングの阻害に起因する垂直保持損失がごく僅かであることである。さらに、フローティングゲート技術において、電子電荷は導電層に蓄えられ、ゲートの下での微細な酸化物の欠損または酸化物捕獲電荷はいずれも、蓄積された電荷全ての漏れおよび損失をもたらしうる。しかし、ＮＲＯＭ技術は、窒化物絶縁体を保持材料として用い、それ故に（セルサイズに対応する）酸化物の大きな欠陥があるときのみ保持力を低下させる。
【０００７】
以下の本発明の詳細な説明では、本明細書の一部をなす付属図面が参照され、その図面には、例として本発明が実践されうる異なる実施形態が示される。これらの実施形態は当業者が本発明を実践することができるように十分詳細に説明される。その他の実施形態を利用してもよく、本発明の範囲を逸脱することなく構造的、論理的、および電気的変形を行ってもよい。
【発明の開示】
【０００８】
以下の説明で用いられるウエハおよび基板という用語には、例えば集積回路（ＩＣ）構造を形成するために、その上に本発明に従って層が堆積される、露出している表面を有する任意の構造が含まれる。基板という用語には、半導体ウエハが含まれるものと理解される。また、基板という用語は加工中の半導体構造をさすために用いられ、基板にはその上に製造加工されたその他の層が含まれうる。ウエハと基板の双方にはドープ半導体および非ドープ半導体、ベース半導体または絶縁体に支持されるエピタキシャル半導体層、ならびにその他の半導体構造が含まれる。導体という用語には、半導体が含まれるものと理解され、絶縁体という用語には、導体と呼ばれる材料よりも導電性の低い任意の材料が含まれると定義される。
【０００９】
当業者に認められるように、本明細書に記載される種類のメモリデバイスは、一般的に様々な半導体デバイスを含む集積回路として加工される。集積回路は基板に支持される。集積回路は、一般に各基板上で複数回反復される。当技術分野で周知のように、基板はさらに集積回路をダイスに分けるために加工される。
【００１０】
上に、下に、横に、および隣接するなどの相対語は、具体的な座標系に限定されない。これらの用語は部品間の相対的な位置を説明するために用いられ、制限を意図するものではない。そのようなものとして、付加的な部品は、部品の相互間で上に、下に、横に、および隣接して位置付けることができる。さらに、詳細な説明の理解を容易にするために図表が提供されるが、それらの図表は正確な尺度を意図するものでなく、簡略化されている。
【００１１】
以下の詳細な説明は、従って、限定する意味にとられるものではなく、本発明の範囲は、かかる請求項により権利の与えられた同等物の全範囲とともに、添付の請求項によってのみ定義される。
【００１２】
図１は、本発明の実施形態に従う集積回路メモリデバイス１００の簡略化されたブロック図である。メモリデバイス１００には、不揮発性メモリセルアレイ１０２、アドレス回路１０４、制御回路１１０、および入出力（Ｉ／Ｏ）回路１１４が含まれる。
【００１３】
メモリデバイス１００は、プロセッサ１２０、またはメモリアレイ１０２にアクセスするためのその他のメモリコントローラと連結することができる。プロセッサ１２０と連結されたメモリデバイス１００は電子システムの一部分を形成する。電子システムの一部の例としては、パーソナルコンピューター、周辺デバイス、無線デバイス、デジタルカメラ、携帯情報端末（ＰＤＡ）およびオーディオレコーダーが含まれる。
【００１４】
メモリデバイス１００は、プロセッサ１２０から制御線１２２を渡って制御信号を受取り、制御回路１１０を経由するメモリアレイ１０２へのアクセスを制御する。メモリアレイ１０２へのアクセスは、アドレス線１２４を通って受取ったアドレス信号に応えて１つ以上の対象メモリセルに向けられる。一度、制御信号およびアドレス信号に対してアレイがアクセスされると、データがメモリセルからデータ（ＤＱ）線１２６を通って書き込まれるかまたは読み出される。
【００１５】
当業者には、付加的な回路および制御信号が提供され得ること、および図１のメモリデバイスが本発明の説明に重点を置くことを助けるために簡略化されていることが理解される。上記のメモリデバイスの説明がメモリの一般的な理解をもたらすことを意図するものであって、典型的なメモリデバイスの全ての要素および特徴を完全に説明するものでないことは理解される。
【００１６】
本発明の実施形態において、ゲート絶縁体で正孔を捕獲する、高誘電体定数、Ｈｉｇｈ−Ｋのゲート絶縁体を備えるｐ−チャネルＭＯＳＦＥＴがメモリデバイスとして提供される。プログラミングは、トランジスタチャネルからのホットホール注入、電場で加速された光生成された正孔、埋め込まれたｐｎ接合によりデバイスに注入された正孔、またはゲート絶縁体と基板の界面でゲートからトンネリングして出てきた高エネルギー電子により生じた正孔により、達成され得る。データはトランジスタを順方向に動作することにより、または正孔がドレインのすぐ近くにのみ注入される場合に、トランジスタを逆方向に動作することにより読み出すことができる。
【００１７】
Ｈｉｇｈ−Ｋ（高誘電体定数）誘電体の正孔をプログラムする別の方法を本発明に用いてよい。利用できるプログラミング技術の多くが当技術分野で周知であり、下記に手短に説明される。簡単にするために、制御回路１１０は、本明細書において、少なくとも１つのＨｉｇｈ−Ｋ（高誘電体定数）誘電体の層への正孔注入により多層電荷トラップ誘電体をプログラムするためのプログラム回路を包含するものと見なされる。
【００１８】
メモリ技術およびホットホール注入としてゲート酸化物での正孔トラッピングを用いる、ｐ−チャネルＭＯＳＦＥＴに基づくフラッシュメモリが公知である。さらに、ヒューズおよびアンチヒューズデバイスで用いる正孔トラッピングが記載されている。かかるメモリおよび構造では、シリコン基板からの正孔は、大きな負のゲート電圧、チャネルからのホットホール注入、または光により生成される。
【発明を実施するための最良の形態】
【００１９】
図２は、先行技術の基板２００中の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の簡略化された断面を表す。ＭＯＳＦＥＴには、ソース領域２０２、ドレイン領域２０４、および基板２００中のソース領域２０２とドレイン領域２０４との間のチャネル領域２０６が含まれる。ゲート２０８はゲート酸化物２１０によってチャネル領域２０６から隔てられる。ソース線２１２はソース領域２０２に連結されている。
【００２０】
メモリデバイスにおいて、ビット線導体２１４はドレイン領域２０４に連結されている。ワード線導体２１６は、ゲート２０８に連結されている。従来の処理では、ドレインからソースへの電圧電位（Ｖｄｓ）をドレイン領域２０４とソース領域２０２の間に設定する。次に、負の電圧電位をワード線２１６を介してゲート２０８に印加する。ゲートに印加された負の電圧電位が一度ＭＯＳＦＥＴの特徴的な電圧閾値（Ｖｔ）を超えれば、チャネル２０６が基板２００中のドレイン領域２０４とソース領域２０２の間に形成される。チャネル２０６の形成によってドレイン領域２０４とソース領域２０２の間の伝導が可能となり、電流（Ｉｄｓ）がドレイン領域２０４で検出され得る。
【００２１】
従来の図２のＭＯＳＦＥＴの動作の間、ドレイン領域２０４の近傍のゲート酸化物２１０で捕獲される正孔に起因して正方向に動作するＭＯＳＦＥＴ用に、デバイスドレイン電流の何らかの変更をプログラムすることができる。これは、トランジスタがゲート電圧Ｖｇｓの近くのドレイン電圧Ｖｄｓで作動する場合、ホットホール注入により達成することができる。
【００２２】
しかし、この場合、正孔はドレイン領域２０４の近くで捕獲されるので、それらはＭＯＳＦＥＴの特性を変更するにはあまり効果的ではない。それらは、ＮＲＯＭデバイスの読み出しのように、トランジスタが読み出しサイクル中に逆方向で動作する場合にのみ効果的である。そのようなものとして、先行技術のホットホール注入を本発明の実施形態とともに用いてよい。
【００２３】
あるいは、十分に大きな負のゲートバイアス電圧を印加して、ゲートからトンネル電子をもたらしてゲート絶縁体のバンドギャップエネルギーを超えるために十分なエネルギーを得てもよい。結果として、活性化された正孔−電子対がシリコン基板中に生成され、正孔は、絶縁体と基板との界面の障壁を克服するために十分なエネルギーを有する。
【００２４】
次に、正孔が基板からゲート誘電体へ注入され、正孔はそこで捕獲されて留まる。ｐ−チャネルＭＯＳＦＥＴの閾値電圧の大きな変動が結果として生じる。デバイスは、その後、正のゲートバイアス電圧を印加することによりリセットすることができる。ホットホール注入によりゲート酸化物に生じた正電荷をアバランシェ電子注入により消去することができることは当技術分野で公知である。
【００２５】
正孔を注入する別の先行技術の方法は、入射光線を与えて電子正孔対を生成することである。正孔はゲート絶縁体または酸化物へと加速され、ゲート絶縁体で捕獲される。捕獲された正電荷は結果的にデバイスドレイン電流の変化をもたらし、メモリ効果またはメモリデバイスとして用いられ得る。これは、トランジスタがＶｇｓの近くのドレイン電圧で作動する場合、ホットホール注入により達成することができる。消去は、ゲート電圧Ｖｇｓよりもはるかに大きなドレイン電圧Ｖｄｓで作動するホットエレクトロン注入により達成される。
【００２６】
図３は、本発明の一実施形態に従う、バイポーラ（ｐｎｐ）トランジスタ的構造を有する半導体デバイスを表し、それにより均一な正孔注入が可能となる。このデバイスには、ソース領域３０２、ドレイン領域３０４、バックゲート領域３０６、および基板３００中のソース領域３０２とドレイン領域３０４との間のチャネル領域３０８が含まれる。ゲート３１０は多層ゲート誘電体３１２によりチャネル領域３０８から隔てられている。ゲート誘電体は、下記に説明されるように、少なくとも１つのＨｉｇｈ−Ｋ誘電体層を含む。ソース線３１４は、ソース領域３０２に連結されている。ビット線導体３１６は、ドレイン領域３０４に連結されている。ワード線導体３１８は、ゲート３１０に連結されている。端子３２０は、バックゲート領域３０６に連結されている。バックゲート３０６は基板３００とのｐｎ接合を形成する。
【００２７】
正の電圧Ｖｅｂをバックゲート領域３０６に端子３２０を通じて印加し、負の電圧をゲート３１０にワード線３１８を通じて印加する場合、正孔はバックゲート領域のｐｎ接合からゲート絶縁体３１２へ注入される。この効果は図３に表され、この効果の結果としてデバイス閾値電圧の変化がもたらされる。
【００２８】
用いるプログラミング法に関わらず、本発明の実施形態はゲート誘電体の中のＨｉｇｈ−Ｋ（高誘電体定数）誘電体を用いて正に帯電した正孔を捕獲する。本実施形態のためには、Ｈｉｇｈ−Ｋ誘電体は、窒化珪素の誘電率よりも大きな誘電率（すなわち、ｋ≧７）をもつ誘電体と定義される。
【００２９】
図４は、本発明の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）メモリセルの簡略化された断面を表す。メモリセルは基板４００に形成されている。セルには、ソース領域４０２、ドレイン領域４０４、および基板４００中のソース領域４０２とドレイン領域４０４との間のチャネル領域４０６が含まれる。ゲート４０８は多層ゲート誘電体４１０によりチャネル領域４０６から隔てられている。誘電体層には、１つ以上のＨｉｇｈ−Ｋ誘電体材料の層が含まれる。
【００３０】
ソース線４１２は、ソース領域４０２に連結されている。メモリデバイスでは、ビット線導体４１４は、ドレイン領域４０４に連結されている。ワード線導体４１６は、ゲート４０８に連結されている。
【００３１】
Ｈｉｇｈ−Ｋ（高誘電体定数）誘電体はバンドギャップエネルギーが小さく、正孔をゲート絶縁体４１０に注入するために低い電圧を必要とする。これらのＨｉｇｈ−Ｋ誘電体は、用いる材料に応じて、酸化、化学気相成長（ＣＶＤ）、蒸発、または原子層堆積法（ＡＬＤ）により形成された複合層であるか、またはナノ積層体（ｎａｎｏｌａｍｉｎａｔｅｓ）である可能性がある。Ｈｉｇｈ−Ｋ誘電体のバンドギャップエネルギーは、誘電率が高くなるにつれて小さくなる。
【００３２】
本発明のゲート誘電体の例となるＨｉｇｈ−Ｋ誘電体には、２つの酸化物層の間のＨｉｇｈ−Ｋ誘電体が含まれる。複合ゲート絶縁体中のＨｉｇｈ−Ｋ誘電体層は、表１および関連製作技術から選択することができる。
【００３３】
【表１】
2008544526.tif 000003
【００３４】
本発明のゲート誘電体のさらなる例には、酸化物−窒化物−Ｈｉｇｈ−Ｋ誘電体複合層ゲート絶縁体が含まれる。複合ゲート絶縁体中のＨｉｇｈ−Ｋ誘電体層は、ＡＬＤ形成されたＡｌ２Ｏ３、ＨｆＯ２またはＺｒＯ２から選択することができる。
【００３５】
本発明のゲート誘電体のさらなる例には、Ｈｉｇｈ−Ｋ誘電体の３つの積層が含まれる。複合ゲート絶縁体中のＨｉｇｈ−Ｋ誘電体層は、ＡＬＤにより形成された表２の誘電体から選択することができる。
【００３６】
【表２】
2008544526.tif 000004
【００３７】
本発明のゲート誘電体のさらなる例には、２つのＡＬＤ形成されたランタニド（Ｐｒ、Ｎｅ、Ｓｍ、ＧｄおよびＤｙ）酸化物層の間で蒸発したＨｆＯ２を含む、成形されたＨｉｇｈ−Ｋ  −  Ｈｉｇｈ−Ｋ  −  Ｈｉｇｈ−Ｋ誘電体複合層ゲート絶縁体が含まれる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態に従うメモリのブロック図である。
【図２】従来技術トランジスタの断面である。
【図３】埋め込まれたＰＮ接合を備える一実施形態のトランジスタの断面である。
【図４】多層誘電体を備える一実施形態のトランジスタの断面である。
【図２】
2008544526.tif 000005
【図３】
2008544526.tif 000006
【図４】
2008544526.tif 000007
【図１】
2008544526.tif 000008
【手続補正書】
【提出日】平成20年2月12日(2008.2.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランジスタ本体領域内に位置するソース領域およびドレイン領域であり、前記ソース領域およびドレイン領域は横方向に間隔が置かれ、その間にチャネル領域を作り、
チャネル領域から分離されていて、チャネル領域の上に垂直に位置するコントロールゲートと、
正に帯電した正孔を捕獲するための、コントロールゲートとチャネル領域の間の多層電荷トラップ誘電体を含み、前記多層電荷トラップ誘電体は、７よりも大きい誘電率（Ｋ）を有するＨｉｇｈ−Ｋ誘電体の少なくとも１つの層を含む、不揮発性メモリ。
【請求項２】
前記Ｈｉｇｈ−Ｋ誘電体の層への正孔注入により多層電荷トラップ誘電体をプログラムするためのプログラム回路を含む、請求項１に記載の不揮発性メモリ。
【請求項３】
前記多層電荷トラップ誘電体が第１および第２の酸化物層の間に位置する前記Ｈｉｇｈ−Ｋ誘電体層を含む、請求項２に記載の不揮発性メモリ。
【請求項４】
前記多層電荷トラップ誘電体が、酸化物層と、窒化物層と前記Ｈｉｇｈ−Ｋ誘電体層とを含む、請求項１に記載の不揮発性メモリ。
【請求項５】
前記Ｈｉｇｈ−Ｋ誘電体層が、Ａｌ２Ｏ３、ＨｆＯ２またはＺｒＯ２から選択される、請求項４に記載の不揮発性メモリ。
【請求項６】
前記Ｈｉｇｈ−Ｋ誘電体層が原子層堆積法を用いて形成される、請求項５に記載の不揮発性メモリ。
【請求項７】
前記多層電荷トラップ誘電体が、第１、第２および第３のＨｉｇｈ−Ｋ誘電体層を含む、請求項１に記載の不揮発性メモリ。
【請求項８】
前記多層電荷トラップ誘電体が、第１および第２のＨｆＯ２層の間に位置するＴａ２Ｏ５の層を含む、請求項７に記載の不揮発性メモリ。
【請求項９】
前記多層電荷トラップ誘電体が、第１および第２のＬａ２Ｏ３層の間に位置するＨｆＯ２の層を含む、請求項７に記載の不揮発性メモリ。
【請求項１０】
前記多層電荷トラップ誘電体が、第１および第２のＨｆＯ２層の間に位置するＺｒＯ２の層を含む、請求項７に記載の不揮発性メモリ。
【請求項１１】
前記多層電荷トラップ誘電体が、第１および第２のランタニド酸化物層の間に位置するＺｒＯ２の層を含む、請求項７に記載の不揮発性メモリ。
【請求項１２】
前記多層電荷トラップ誘電体が、第１および第２のランタニド酸化物層の間に位置するＨｆＯ２の層を含む、請求項７に記載の不揮発性メモリ。
【請求項１３】
チャネル領域の下に位置する別個のバイポーラ接合をさらに含む、先行する請求項のいずれか一項に記載の不揮発性メモリ。
【請求項１４】
正孔を捕獲するメモリアレイと、書き込み操作中にメモリセルにデータを書き込むための書き込み回路とをさらに含む、先行する請求項のいずれか一項に記載の不揮発性メモリ。
【請求項１５】
前記Ｈｉｇｈ−Ｋ誘電体層への正孔注入が、前記チャネル領域からのホットホール注入を含む、先行する請求項のいずれか一項に記載の不揮発性メモリ。
【請求項１６】
前記Ｈｉｇｈ−Ｋ誘電体層への正孔注入が、電場で加速された光生成された正孔を含む、請求項１〜１５のいずれか一項に記載の不揮発性メモリ。
【請求項１７】
前記Ｈｉｇｈ−Ｋ誘電体層への正孔注入が、前記トランジスタチャネル領域の下に位置するｐｎ接合を通じて注入された正孔を含む、請求項１〜１５のいずれか一項に記載の不揮発性メモリ。
【請求項１８】
前記Ｈｉｇｈ−Ｋ誘電体層が、前記多層誘電体と前記コントロールゲートの界面で前記コントロールゲートからトンネリングして出てきた電子により生じた正孔を含む、請求項１〜１５のいずれか一項に記載の不揮発性メモリ。
【請求項１９】
前記Ｈｉｇｈ−Ｋ誘電体層が、ＨｆＯ２、ＺｒＯ２、ＺｒＳｎＴｉＯ、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＴｉＯ４、Ａｌ２Ｏ３、Ｌａ２Ｏ３、ＬａＡｌＯ３、ＨｆＡｌＯ３、ＨｆＳｉＯＮ、Ｙ２Ｏ３、Ｇｄ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｐｒ２Ｏ３、ＣｒＴｉＯ３およびＹＳｉＯの群から選択される、先行する請求項のいずれか一項に記載の不揮発性メモリ。
【請求項２０】
不揮発性メモリトランジスタのプログラミング方法であって、
正に帯電した正孔を、トランジスタのコントロールゲートとチャネル領域の間に位置する多層誘電体に注入し、前記多層誘電体は７より大きい誘電率（Ｋ）を有する少なくとも１つのＨｉｇｈ−Ｋ誘電体層を含むステップと、
前記Ｈｉｇｈ−Ｋ誘電体層において前記正に帯電した正孔を捕獲するステップとを含む方法。
【請求項２１】
前記正に帯電した正孔の注入が、前記チャネル領域からのホットホール注入を含む、請求項２０に記載の方法。
【請求項２２】
前記正に帯電した正孔の注入が、電場で加速された光生成された正孔を含む、請求項２０に記載の方法。
【請求項２３】
前記正に帯電した正孔の注入が、前記トランジスタチャネル領域の下に位置するｐｎ接合を通じての正孔注入を含む、請求項２０に記載の方法。
【請求項２４】
前記正に帯電した正孔の注入が、前記多層誘電体と前記コントロールゲートの界面での前記コントロールゲートからトンネリングして出てきた電子による正孔の生成を含む、請求項２０に記載の方法。
【国際調査報告】
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