(57)【要約】  本発明はサドル(Saddle)構造を持つナノ大きさのＭＯＳ素子に関し、特にチャネルとゲート構造がサドル形に形成され、ＭＯＳ素子の縮小化特性と性能を改善することができる新しい構造の高集積／高性能ＭＯＳ素子に関する。  本発明によるＭＯＳ素子の主要特徴はチャネル領域がリセスされ、かつリセスされたチャネルの表面及び側面にゲート絶縁膜とゲート電極が形成され、上記ゲート電極はリセスされたチャネルと自己整合するように形成されていることである。すなわち、開示されたＭＯＳ素子では、リセスされたチャネル周辺の絶縁膜の一部を選択的に除去してリセスされたチャネルの表面及び側面を露出する。  本発明によれば、素子の縮小化特性がすぐれており、リセスされたチャネルの表面及び側面に電流が流れるチャネルが形成されるから、電流駆動能力が大幅に増大する。ゲート電極のチャネルに対する制御能力も向上し、従って、素子の特性を改善することができる。
2008523610.tif 000002
【特許請求の範囲】
【請求項１】
その上に接続して形成されたウォール型シリコンボディ２を有するシリコン基板１；
シリコン基板１の表面及びシリコンボディ２の表面に形成された第１絶縁膜３；
第１絶縁膜３上に形成された窒化膜４；
窒化膜４上に形成された要素隔離用の第２絶縁膜５；
シリコンボディ２の表面から所定の深さにリセスされた、チャネルとして使用される領域；
シリコンボディ２のリセス幅や深さより大きくエッチングされた、リセスされたシリコンボディの周りの窒化膜４及び第１絶縁膜３；
リセスされたシリコンボディ２の表面及び側面に形成されたゲート絶縁膜７、
得られた構造の上に順次形成されたゲート電極８及びスペーサ１０；及び
ゲート電極８の両側面でシリコンボディ２中にある深さに形成されたソース／ドレイン領域１１；
を包含するＭＯＳ素子。
【請求項２】
シリコンボディ２が単結晶シリコンで形成され、かつ互いに近接に形成されているときは、リセスされたチャネルの側面を露出するための絶縁膜のエッチングプロセスにおいて、第１絶縁膜３、近接距離内で形成されたシリコンボディ２間の第２絶縁膜５及び窒化膜４（または絶縁膜３と窒化膜４）の表面が、リセスされたシリコンボディ２の表面より低く形成される請求項１に記載されたＭＯＳ素子。
【請求項３】
その上に接続して形成されたウォール型シリコンボディ２を有するシリコン基板１；
シリコン基板１の表面とシリコンボディ２の表面に形成された第１絶縁膜３；
第１絶縁膜３上に形成された窒化膜４；
窒化膜４上に形成された要素隔離用の第２絶縁膜５；
シリコンボディ２の表面から所定の深さにリセスされて形成された、チャネルとして使用される領域；
必要に応じて、その表面から所定の深さにリセスされる第２絶縁膜５；
シリコンボディ２のリセス幅や深さより大きくエッチングされた、リセスされたシリコンボディの周りの窒化膜４及び第１絶縁膜３；
リセスされたシリコンボディ２の表面及び側面に形成されたゲート絶縁膜７；
得られた構造に順次形成されたゲート電極８及びスペーサ１０；及び
ゲート電極８の両側面でシリコンボディ２にある深さに形成されたたソース／ドレイン領域１１；
を包含するＭＯＳ素子。
【請求項４】
シリコンボディ２、第１絶縁膜３、窒化膜４及び第２絶縁膜５がゲート電極８に沿って変化するリセスの幅又は深さを有する請求項３に記載されたＭＯＳ素子。
【請求項５】
第２絶縁膜５のリセス深さが５〜５００ｎｍの範囲である請求項１または３に記載されたＭＯＳ素子。
【請求項６】
ソース／ドレイン領域９とチャネルを含むシリコンボディ２の幅が４〜２００ｎｍの範囲である請求項１または３に記載されたＭＯＳ素子。
【請求項７】
ソース／ドレイン領域９及びチャネルを含むシリコンボディ２の高さがシリコン基板１の表面から１０〜１０００ｎｍの範囲である請求項１または３に記載されたＭＯＳ素子。
【請求項８】
シリコンボディは少なくとも１０ｎｍのリセス幅で開口し、５〜５００ｎｍの深さにリセスされている請求項１または３に記載されたＭＯＳ素子。
【請求項９】
シリコンボディ２に形成されリセスされたチャネルの底部コーナーが直角、鈍角、鋭角あるいは丸く形成さている請求項１または３に記載されたＭＯＳ素子。
【請求項１０】
シリコンボディ２のリセスされた領域表面には素子のチャネルが形成されており、同時に、リセスされたチャネル表面の側面が、側面チャネルとして働くため１〜１００ｎｍの長さで露出されている請求項１または３に記載されたＭＯＳ素子。
【請求項１１】
ゲート絶縁膜７は、０．５〜１１ｎｍの範囲の同一又は異なる厚さで、シリコンボディ２のリセスされたチャネルの表面及び側面に形成されている請求項１または３に記載されたＭＯＳ素子。
【請求項１２】
シリコンボディ２のリセスされたチャネルの表面及び側面が、直角、鈍角、鋭角あるいは丸く形成された角形状（コーナー）を有している請求項１または３に記載されたＭＯＳ素子。
【請求項１３】
シリコンボディ２の断面形状は、上方部分では幅がより狭くかつシリコン基板１に向かって徐々に広くなるようにするか、チャネルが形成される部分の周りでは垂直でシリコン基板１に向かって徐々に広くなるか、のいずれかである請求項１または３に記載されたＭＯＳ素子。
【請求項１４】
ゲート電極８はポリシリコン、アモルファスシリコン、ポリＳｉＧｅ、アモルファスＳｉＧｅ、複数の金属、複数の合金、種々の金属を持った珪化物、または上記物質の積層体である請求項１または３に記載されたＭＯＳ素子。
【請求項１５】
スペーサ１０は、複数の絶縁膜または上記絶縁膜の積層体から形成され、かつ少なくとも５ｎｍの厚さを有し、リセスされたシリコンボディ２の側面に形成されかつシリコンボディ２の表面に露出したゲート電極を覆うのに十分なスペーサの厚みを備える請求項１または３に記載されたＭＯＳ素子。
【請求項１６】
ゲート電極８がシリコンボディ２の表面とほとんど同じ高さで形成されるか、または自己整合型の形態でボディ２の表面上５００ｎｍ未満までの高さに形成される請求項１または３に記載されたＭＯＳ素子。
【請求項１７】
シリコンボディ２上に形成されるゲート電極８の横幅がシリコンボディ２の表面下に形成される幅より大きいか又は小さい請求項１または３に記載されたＭＯＳ素子。
【請求項１８】
ソース／ドレイン領域９の接合（junction）深さはシリコンボディ２の表面から５００ｎｍ未満であるか、またはシリコンボディ２のリセスされた深さよりも浅い請求項１または３に記載されたＭＯＳ素子。
【請求項１９】
ソース／ドレイン領域９及び絶縁膜スペーサ１０の形成後に形成されるコンタクトホール及び絶縁膜を更に包含し、コンタクトホールは絶縁膜スペーサ１０に到達するように形成可能であり、かつ、ソース／ドレイン領域９と金属配線間の接触抵抗を減らすために、金属層が、その内部に形成されたソース／ドレイン領域９を有するシリコンボディ２の４００ｎｍ未満の側面及び表面に接触可能である請求項１または３に記載されたＭＯＳ素子。
【請求項２０】
ゲート電極８は、ポリシリコン、アモルファスシリコン、またはポリシリコン及びアモルファスシリコンに形成された絶縁膜から選択されたハードマスクを用いるリセスされたチャネルと自己整合される請求項１または３に記載されたＭＯＳ素子。
【請求項２１】
シリコンボディ２のリセスされたチャネルの表面と側面にゲート絶縁膜７が形成される前に、シリコンチャネルの表面特性を改善するための水素アニーリングを含んだ表面処理が実行される請求項１または３に記載されたＭＯＳ素子。
【請求項２２】
シリコン基板１に、シリコンボディ２、第１絶縁膜３、窒化膜４及び第２絶縁膜を順次に形成し、第１絶縁膜３、窒化膜４及び第２絶縁膜の表面を順に形成し、第１絶縁膜３、窒化膜４及び第２絶縁膜の表面をシリコンボディ２の表面近傍まで平面化し、かつそれからシリコンボディ２の表面に絶縁膜を選択的に形成することによって形成された構造を有する請求項１または３に記載されたＭＯＳ素子。
【請求項２３】
リセスされた窒化膜４に形成されるゲート電極８が、窒化膜４とのストレスを発生させるときは、ストレスを低減する絶縁膜が窒化膜４とゲート電極８間に形成される請求項１または３に記載されたＭＯＳ素子。
【請求項２４】
１つの追加マスクを用いてリセスされたシリコンボディ２の表面及び側壁を露出することによって形成されたチャネルを有するサドル型フラッシュ素子及び、シリコンボディ２のリセスされない表面に形成されるＭＯＳ素子が、同じチップに集積された請求項１または３に記載されたＭＯＳ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサドル（Saddle）構造を持つナノサイズのＭＯＳ素子に関する。より詳しくは、チャネルとゲート構造がサドル構造で、改良されたＭＯＳ素子の縮小化特性と性能を有する新規な構造の高集積／高性能ＭＯＳ素子に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ技術を利用した素子のゲートの大きさは１００ｎｍ未満にまで小型化されており、かつ高速ロジック及びメモリーアプリケーション（applications）のための素子が活発に開発されている。ロジックのためのＭＯＳ素子においては、ゲート絶縁膜の厚さを２ｎｍ以下にまで減らすことができ、いわゆる短チャネル效果（short-channel-effect）を抑制することができる。また、ＭＯＳ素子は、ある程度の短チャネル效果があるものの、ＣＰＵやロジックのような多様な分野に応用可能である。
【０００３】
しかしながら、ＤＲＡＭアプリケーションにおいては、ゲート絶縁膜の厚さは少なくとも５ｎｍでなければならない。この厚みは今後の技術発展によって減る可能性もあるが、大きく減らすことは困難である。したがって、ＤＲＡＭアプリケーション用ＭＯＳ素子におけるゲート絶縁膜の小型化は、ロジックアプリケーション用の素子の場合に比べ限定的にしかできないので、既存の平面チャネル（a planar channel）を持つＭＯＳ素子は重大な短チャネル效果を持っている。
【０００４】
これを解決することができる一つの方法は、チャネル領域をリセス（recess）することである。リセスされた（recessed）チャネル領域を有する構造では、既存の平面チャネルＭＯＳ素子に比べて短チャネル效果を改善することができる。また、コーナー領域のドーピング濃度又は形状（プロファイル）に対するスレッショルド（閾値）電圧の感度も、リセスされたチャネルの底に形成されるコーナー領域を丸く形成した場合であっても非常に大きい。
【０００５】
更に、これらのリセスされた素子は基板バイアスによるスレッショルド電圧の変化が既存の平面チャネル構造に比べて非常に大きく、かつチャネルリセスによって有効チャネル長が増大する。したがって、チャネルの幅を細くすると、電流駆動能力が大きく低下するという欠点がある。リセスされたチャネル素子の一般的な特徴は、ゲート電極がチャネル制御能力において平面チャネル素子に比べて劣ることである。これは大きな基板バイアス效果と関連している。
【０００６】
ゲート電極のチャネルに対する制御能力が優れているのは、ゲートがチャネル領域を包み込む二重／三重−ゲートＭＯＳ構造の場合である。本発明者は、ボディ連結型（body-tied）二重／三重−ゲートＭＯＳ構造（出願番号：２００２−５３２５号（韓国）、特開２００３−２９８０５１号公報（日本）、１０／３５８９８１（アメリカ））及びフラッシュメモリへの応用（韓国特許登録番号：０４２００７０、アメリカ特許出願番号：１０／７５１８６０）を世界で最初に開発し、本発明者はこの構造を“バルクＦｉｎＦＥＴ”（bulk FinFET）と名付けた。
【０００７】
この構造では、チャネルはリセスされておらず、チャネルがアクティブボディの上面と両側面に形成されるか又はボディの両側面に形成されるため、チャネルに対するゲートの制御能力は既存の平面チャネル素子より大幅に優れ、基板バイアス效果は殆どない。しかしながら、短チャネル效果を抑制するためには、ボディの幅は物理的なゲート長さの２／３程度でなければならない。このことは、プロセス上の問題を発生させる、最小ゲート長よりも狭い幅のシリコンボディを形成することを意味する。
【０００８】
同時に、１００ｎｍ未満のゲート長さを持つ既存の平面チャネルＭＯＳ素子は縮小化において様々な問題があることが明らかになっている。既存の平面チャネル素子は現在５０ｎｍ未満のゲート長さまで縮小化が可能であり、既存の平面チャネルＭＯＳ素子構造を利用した縮小化はいわゆる短チャネル效果という問題に直面していると報告されている。一般に素子の縮小化によって、ゲート絶縁膜の厚さも共に小さくすることができ、短チャネル効果をある程度抑制することができる。ロジックアプリケーション用ＭＯＳ素子では、ゲート酸化膜の厚さを２ｎｍ未満にまで縮小化でき、それによりゲート長さの減少による短チャネル效果を幾分抑制することができる。小さな短チャネル效果を持つＭＯＳ素子はロジック回路アプリケーションに適用が可能である。
【０００９】
ロジックアプリケーション用のＭＯＳ構造の縮小化と併せて、ＤＲＡＭ（Dynamic Random Access Memory）アプリケーション素子はチャネル長さが７０ｎｍ未満にまで縮小されているが、ＤＲＡＭアプリケーション用素子は小型化において、ロジックアプリケーション用素子よりも大きな困難に直面している。
【００１０】
ＤＲＡＭアプリケーション用のＭＯＳ素子では、ゲート絶縁膜の厚さは一般に５ｎｍ程度或いはそれよりも薄いため、上述の短チャネル效果は効果的に抑制されない。所定ゲート長でのＤＲＡＭの動作電圧及びゲート絶縁膜の厚さが小さければ、７０ｎｍ未満のゲート長が実現可能に思える。しかし、一般的なスケーリングルール（小型化ルール）によれば、通常の平面チャネルを持つＭＯＳ素子構造を備えたＤＲＡＭ素子の小型化は難しく、これを解決するためには素子構造の変更が必要である。
【００１１】
リセスされたチャネルを作るため、単純にチャネルをエッチングし、かつゲート絶縁膜、かつそれからゲート電極を形成した素子をＤＲＡＭに適用したケースがSamsung Electronics Co.よって２００３年に提案された（J.Y.Kim et al.，"The breakthrough in data retention time of DRAM using recess-channel-array transistor (RCAT) for 88nm feature size and beyond"，in Proc.Symp.on VLSI Tech.，p.11，2003）。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図１に示す従来の技術では、チャネルのリセス深さを深くすることができる。それにより有効チャネル長が長くなって短チャネル效果を抑制することができる。しかし、有効チャネル長が長いため、集積度を高めるために素子のチャネル幅を狭くすると、素子の電流駆動能力が著しく下がるという欠点がある。またリセスされたチャネル領域にはチャネルの長さ方向に２つのコーナー（又は円形底）が明らかに露出され、これらコーナー（又は円形底）周辺のチャネルドーピング濃度が少しでも変わるとスレッショルド電圧が大きく変わるという欠点がある。この素子では、通常リセスされたチャネル領域の底部付近でドーピング濃度が高まる。
【００１３】
一般にリセスされたチャネル素子は凹状の（concave）チャネル構造を有しているからバックバイアス（back-bias）效果が深刻に生じ、マイナス（−）の基板バイアスに対してＮＭＯＳ素子のスレッショルド電圧が大きく増加するという問題がある。
【課題を解決するための手段】
【００１４】
本発明は上記した問題を解決するためになされたものであり、本発明の目的は既存のリセスされたチャネル素子が持っているチャネルの有効幅減少による電流駆動能力の減少、リセスされたチャネルのコーナー領域（又は底部）のドーピング濃度変化によるスレッショルド電圧の大きな変化、大きなバックバイアス效果などの問題を解決し、チャネルの有効幅が小さくなっても高い電流駆動能力と優れたサブスレッショルドスイング（subthreshold swing）を持つＭＯＳ素子を提供することである。
また、本発明の別の目的は、リセスされたシリコンチャネルの側面を完全に露出させるために、リセスされたシリコンボディの周りの窒化膜（又はエッチ選択性を備えた絶縁体）を選択的にエッチングして、リセスされたチャネル領域に整合するようにして形成される側面チャネルを備えたＭＯＳ素子を提供することである。
【発明の効果】
【００１５】
上述のように、本発明はチャネルとゲート構造がサドルの形状のＭＯＳ素子を実現することができる。
本発明によるサドル型ＭＯＳ素子構造は、リセスされたチャネル構造と三重−ゲート構造を備えるため、既存の二重／三重−ゲート構造のＭＯＳＦＥＴが持つ長所とリセスされたチャネル構造のＭＯＳＦＥＴが持つ長所を全て持っている。これら長所に加えて次のような追加の長所を提供することができる。
既存のバルクＦｉｎＦＥＴではゲート長さの２／３に相当する細いボディ幅を必要とするのに対し、本発明の構造はボディ幅がゲート長さと同じか又はそれ以上であっても、問題がなく発明の意図した長所を提供することができる。
また、リセスされたチャネル領域周辺で窒化膜（又はエッチ選択性を備えた絶縁体）を選択的にエッチングして、リセスされたチャネル領域の側面を正確に露出させるようにして側面チャネルを形成することができる。
さらに、本発明はチャネルがリセスされているが、ゲートがリセスされた領域の表面及び側面に形成されるので、ゲート電極のチャネル制御能力がすぐれている。また、本発明の構造はバックバイアスによるスレッショルド電圧の変化、及びリセスされたチャネル領域のコーナー部（又は底部）での不純物濃度変化によるスレッショルド電圧の変化を減らすことができる。加えて、リセスされたチャネル領域の表面及び側面にもチャネルが形成されているので、本発明の構造は高い電流駆動能力が得られる。
【発明を実施するための最良の形態】
【００１６】
上記した発明の目的を達成するための技術的思想として、本発明は表面にウォール型シリコンボディ２が接続して形成されたシリコン基板１；シリコン基板１の表面とシリコンボディ２の表面に形成された第１絶縁膜３；第１絶縁膜３上に形成された窒化膜４；窒化膜４上に要素（element）隔離のために形成された第２絶縁膜５；シリコンボディ２の表面に一定の深さでリセスして形成されるチャネル領域；シリコンボディに整合し、かつシリコンボディ２のリセス幅や深さより深くエッチングされた窒化膜４及び第１絶縁膜３；リセスされたシリコンボディ２の表面及び側面に形成されたゲート絶縁膜７；そのようにして得られた構成上に順次形成されたゲート電極８及びスペーサ１０；及びゲート電極８の両側でシリコンボディ２にある幅で形成されたソース／ドレイン領域１１；を包含するＭＯＳ素子を提供する。
【００１７】
また別の実施例では、表面にウォール型シリコンボディ２が接続して形成されたシリコン基板１；シリコン基板１とシリコンボディ２の表面に形成された第１絶縁膜３；第１絶縁膜３上に形成された窒化膜４；窒化膜４上に形成された要素隔離のための第２絶縁膜５；シリコンボディ２の表面から所定の深さでリセスされて形成されたチャネルとして使用される領域；必要によって表面から所定の深さにリセスされた第２絶縁膜５；シリコンボディ２に整合し、かつシリコンボディ２のリセス幅又は深さより深くエッチングした窒化膜４及び第１絶縁膜３；リセスされたシリコンボディ２の表面及び側面に形成されたゲート絶縁膜７；そのようにして得られた構成上に順次形成されたゲート電極８及びスペーサ１０；及びゲート電極８の両側でシリコンボディ２にある幅で形成されたソース／ドレイン領域１１；を包含するＭＯＳ素子を提供する。
【実施例】
【００１８】
以下、本発明の実施例の構成及びその作用を、添付した図面を参照して詳しく説明する。
図２は、本発明によるサドル型ＭＯＳ素子を示す。図２（ｃ）は、図２（ａ）でアクティブ領域に沿ったＡ−Ａ断面図である。図２（ｄ）は、図２（ａ）のリセスされたチャネル領域に形成された制御電極に沿ったＢ−Ｂ断面図である。図２（ｂ）に示す３次元素子構造は金属配線やソース／ドレイン接触領域を除いた重要部分を示している。図２は制御電極及びソース／ドレイン領域を形成した直後の構造を示し、以後のプロセスはＣＭＯＳプロセスと同じである。
【００１９】
図２（ｂ）において、領域１はシリコン基板であり、領域２はアクティブ領域が形成されたウォール型（Wall-type）シリコンボディである。ウォール型シリコンボディ２の厚みは３〜１００ｎｍの範囲で適切に選択される。領域３は、第１酸化膜（あるいは絶縁膜）で１〜２０ｎｍの範囲の厚さを有する。領域４は窒化膜で、その厚さは所定の技術水準によって調節が可能であり、１〜２００ｎｍの範囲内で変更が可能である。この窒化膜の存在は以後のプロセスでリセスされたシリコンボディの側面を完全に露出させるのに有用である。すなわち、シリコンボディ２がリセスされ、かつそれから後適当なプロセス手順で窒化膜４が選択的にエッチングされると、薄い絶縁膜３に覆われたリセスされたシリコンボディの側面が露出し、ここで薄い絶縁膜３をとり除くとリセスされたシリコンボディの側面が完全に露出する。領域４の窒化膜が存在しないか使用しない場合は、リセスされたシリコンボディ２の側面を露出させるためには、リセスされたシリコンボディ２の周りの絶縁膜をエッチングしなければならない。この場合、絶縁膜のエッチング特性により露出したシリコンと残りの絶縁膜との境界が明確ではないため、側面チャネル（side channels）の露出部の幅を正確に制御することができないという問題がある。
【００２０】
領域５は、各要素間の隔離のためのフィールド絶縁膜あるいは隔離絶縁膜に対応し、かつその厚さは５０〜１０００ｎｍの範囲で選択される。領域７は、０．５ｎｍ〜１５ｎｍの範囲でリセスされたチャネルの表面及び露出された側面に形成されたゲート絶縁膜である。領域８は、ゲート電極を表し、２〜５００ｎｍの範囲の厚さを有し、アモルファスシリコン又はポリシリコン、アモルファスＳｉＧｅ又はポリＳｉＧｅ、種々の仕事関数（work function）の金属、珪化物（silicide）などの物質、またはこれら物質の組合せで形成可能である。図２に示す構造では、リセス領域内に形成されたゲート電極の幅はリセス領域の上に形成されたゲート電極の幅（図２のｄ７）と同じにするか多少異なるように形成してもよい。図２（ａ）は３次元斜視図である図２（ｂ）の上側面（上面図）を示している。図２（ａ）において距離ｄ１は、エッチングされた部分をアクティブシリコンボディ２のリセス領域幅より広くして、リセスされたアクティブ領域の端に対して領域４の窒化膜をエッチングし、その結果ゲート電極がチャネルの側面を囲むようにすることによって得られる距離である。距離ｄ１の範囲は１〜２００ｎｍである。図２（ｃ）でｄ２は、アクティブシリコンボディ表面から上に突出したゲート電極の高さを示している。突出した高さは１〜３００ｎｍの範囲である。
【００２１】
図２（ｃ）でｄ３は、アクティブ領域の表面からリセスされた深さを示し、その範囲は１０〜３００ｎｍである。図２（ｄ）で、リセス領域のコーナーはアプリケーションにより角を付けても丸くしてもよい。図２（ｄ）でｄ４は、窒化膜４の厚さと関連付けられており、チャネルの側面を囲むゲート電極の幅を表し、ｄ４の幅は３〜２００ｎｍの範囲である。図２（ｄ）でｄ５は、図２（ａ）におけるｄ１と本質的に同じ長さで、リセスされたチャネルの側面が露出される距離を表している。場合によっては、リセスされたチャネルの深さ方向への側面チャネルの露出された距離を表面での距離ｄ１より長くすることができる。
【００２２】
図２（ｂ）に示された構造を形成した後、スペーサ１０をゲート電極８の周りに形成することができる。スペーサ１０の幅は、図２（ａ）における距離ｄ１とゲート絶縁膜７の厚さを足した長さより大きく形成することができる。こうすることで、絶縁膜を形成した後に形成されたコンタクトホールに金属配線物質を充填する後続プロセスにおいて、金属配線物質が側面チャネルを囲むゲート電極と短絡することを防止することができる。従って、效果的に集積度を高めることができる。
【００２３】
図３は図２に示す素子の構造を少し変形した構造を示している。図２と異なる点は、図３（ｂ）の右側に示された区域５と区域８の断面形状である。図３では、区域５のフィールド絶縁膜中のゲート電極は、リセスシリコンボディの周りのゲート電極と共に自己整合するよう形成されている。自己整合されるゲート電極は、チャネルが形成されるウォール型シリコンボディ２をリセスし、両側の領域３の第１絶縁膜及び領域４の第１窒化膜を除去し、側面チャネルを露出させ、フィールド絶縁膜５をリセスして形成する。
【００２４】
図４（ａ）は、複数のウォール型シリコンボディ２が図２に示す構造に形成されていることを示し、かつ間隔が狭いウォール型シリコンボディ２と間隔の広いシリコンボディ間の制御電極に沿った断面構造を示す。図４（ａ）の右側に示すように、シリコンボディ２間の間隔が広い場合、隔離絶縁膜５の最初に形成された厚みはそのまま維持される。ウォール型シリコンボディ２間の最小間隔は、最小ボディ幅（３ｎｍ）と等しい。その間隔は、ボディ形成プロセスを削減したり物理的なレイアウトにおける距離を変更することで変更が可能である。図４（ａ）の左側を参照すると、シリコンボディ２間の間隔は狭く形成されていることが分かる。この場合、シリコンボディ間の絶縁膜の全体幅（図４のｄ８）が狭いため、隔離絶縁膜５はリセス後のエッチングプロセスで除去され、リセスされたシリコンボディ表面より低く形成される。図３の構造に対応する図４（ｂ）の構造は、図４（ａ）に示す構造よりも薄い領域５のフィールド絶縁膜を有している。その理由は、間隔の狭いシリコンボディ間の領域５が適切な深さにリセスされているからである。
【００２５】
この点について、互いに密に接近したシリコンボディ間の隔離絶縁膜５は、垂直方向よりも水平方向でより薄く、かつ上述した原理により容易にエッチングされるので、その表面はリセスされたシリコンボディの表面より低く形成される。
【００２６】
図５（ｂ）は、図２（ａ）のウォール型シリコンボディ２の側面に形成された領域４の第１窒化膜の中心に沿った断面図であり、かつ図５（ｃ）は、隔離絶縁膜上のゲート電極を横断した断面図である。図５（ｂ）では、領域４の窒化膜のリセス幅（図２のｄ９）は、選択的エッチングによりシリコンボディのリセス幅（図２のｄ１０）より広く形成され、リセスされた窒化膜領域内のゲート電極幅（図５のｄ１１）は突出幅（図２のｄ７）より広く形成されている。プロセス（プロセス）条件を変更すれば、シリコンボディ表面に形成するゲート電極の幅は更に広くすることができる。
【００２７】
図５（ｃ）では、領域５の隔離絶縁膜を意図的にリセス形状にエッチングしていないので、ゲート電極８は第２絶縁膜５の表面のみに形成されている。図５（ｂ）、（ｃ）の領域１０のスペーサは破線で示されており、ゲート電極形成後に形成される。スペーサ１０の適切な厚みは、好ましくは図５（ａ）のｄ１とゲート絶縁膜の厚みの合計より広い。図５（ｂ）で、窒化膜４に埋設されたゲート電極８が窒化膜４とのストレスを引き起こす場合には、窒化膜４とゲート電極８の間に絶縁膜を形成可能である。
【００２８】
図６は、図２のゲート電極８とシリコンボディ２が互いに会合する地点のゲート電極に沿った、ウォール型シリコンボディ２の断面構造である。領域２のリセスされたシリコンボディ２の表面に沿って形成されたコーナー部は丸く形成され、ゲート電極からの電場の集中を防ぎデバイス（素子）の信頼性を改善することができる。また、コーナーに沿って形成され得る寄生チャネル（parasitic channel）を除去し、リーク電流を減らすことができる。
【００２９】
図６（ｂ）で、リセスされたシリコンチャネルのコーナー領域は丸く形成され、かつボディ幅は、ボディの抵抗を減らすことができるように領域の基板に向かって徐々に広くなっている。図６（ｃ）では、リセスされたシリコンボディのコーナーは丸く形成され、領域２の本体（ボディ）は側面チャネルを含むチャネルの周りでほぼ垂直の状態を維持し、その下で徐々に広くなっている。
【００３０】
図７に、図２に示すＭＯＳ素子構造の製造方法の一実施例を示す。図７は、チャネルが形成されたボディ、及びＳＴＩ（Shallow Trench Isolatioｎ）の形態の素子（device）隔離が造られ、かつ表面を平面化した後の主要プロセスを示す。この場合、この方法はシリコンボディの表面に酸化膜を形成した状態で実施される。
【００３１】
図７（ａ）は隔離プロセス後の平面化した状態を示す。図７（ｂ）は、ゲート開口（オープン）用ハード（hard）マスクとして領域１２の第４絶縁膜と領域６のアモルファスシリコンを形成し、ゲートオープンマスクを用いて領域１２と６を除去して得られた構造を示す。もし必要であれば、このプロセスは領域１２の絶縁膜上に残留するパターン付きフォトレジストで実施することができる。
【００３２】
図７（ｃ）は、領域２のシリコンボディのリセスすべきチャネル領域の部分が、ゲートオープンマスクを用いて部分的にエッチングされた状態を示す。以後のプロセスにおける表面保護のため、リセスされたシリコンボディの表面に１〜２０ｎｍの厚みの絶縁膜が選択的に形成される。図７（ｄ）に示すように、領域４の窒化膜と領域３の絶縁膜を除去してリセスされたシリコンチャネルの表面と側面を露出させる。チャネルがリセスされた後、形成された選択的絶縁膜が除去され、かつ露出したシリコン表面の質を向上させるためのプロセス（適切なクリーニングプロセスや水素アニーリング）を行い、かつそれから、領域７のゲート絶縁膜が形成される。
【００３３】
図７（ｃ）及び図７（ｄ）に示すプロセスを実行する際、領域２と領域６のエッチングは逆の順番で行ってもよい。また、図示されていないが、図３の構造を形成するためにフィールド絶縁膜をリセスしてもよい。図７（ｅ）は、ゲート電極物質を形成し平面化した後の構造を示す。図７（ｆ）は、領域６と領域１２が選択的に除去されたことを示す。以後のプロセスは、スペーサ形成、珪化物形成（必要な場合）、絶縁膜形成、コンタクト（接点）形成及び金属接続などで、既存のプロセスと同様の仕方で実行する。図７の実施例では、図７（ａ）、（ｃ）、または（ｄ）に示すプロセスに続いて、チャネルドーピングを行うことができる。図７（ｃ）または（ｄ）に示すプロセスに続いてチャネルドーピングを行う場合は、リセス領域にのみ選択的に施すことができる。ソース／ドレインドーピングは図７（ｆ）に示すプロセスに続いて行うのが好ましい。場合によっては、図７（ａ）の領域２のシリコンボディ全体にソース／ドレインドーピング用のイオン注入を行い、チャネルとして働く領域を選択的にエッチングすると、ソース／ドレインを互いに隔離して形成することができる。
【００３４】
図７（ｆ）のプロセスに続いて、絶縁膜スペーサを５〜２００ｎｍの厚みに形成することができる。好適にはスペーサ物質は図２（ａ）にｄ１で示すようにゲート電極を完全に覆うように形成される。そうすることで、絶縁膜を形成しかつコンタクトホール（hole）を形成した後、金属配線をするプロセスで、ゲート電極と、配線のためにコンタクトホールに充填した金属が互いに短絡しない。図７に示す実施例では、領域６及び１２の材料は自己整合型ゲート構造形成のために使用される。アモルファスシリコン６と第４絶縁膜１２の物質を用いるが、他の選択性のある物質を用いることもできる。
【００３５】
図８に、図７（ａ）、（ｂ）に示す構造に代わる別の実施例を示す。この例では、ＳＴＩ要素隔離領域が窒化膜４を用いて形成され、かつそれから図７と同様の製造プロセスが実行される。
図９はさらに別の実施例を示し、この例では、図７（ａ）の構造でシリコンボディの表面に薄い酸化膜を形成した後、図７と同様の製造プロセスが実行される。例えば、図９（ａ）で一部を示す構造は、図８（ａ）の領域５の絶縁膜を選択的にシリコン表面付近までエッチングし、窒化膜４をシリコンボディ表面付近まで選択的に除去することにより得ることができる。
【００３６】
図１０は、図７（ａ）の構造を形成するための一つの方法を示す。シリコン基板１上に、第３絶縁膜１１を形成した後、アクティブボディを規定するためのマスクを使用して絶縁膜を除去して、図１０（ａ）に示すようにシリコン基板を５００ｎｍ未満の適切な深さまでエッチングして、領域２のウォール型シリコンボディを形成する。この場合、シリコンボディの幅を狭くするプロセスを追加することができる。また、シリコンボディ側面を強化するアニーリングプロセスを実行してもよい。その後絶縁膜を完全に除去し、次に、領域３の第１絶縁膜を厚さ１ｎｍを越える長さに形成し、その上に領域４の窒化膜が形成される。それから厚い絶縁膜が形成されて平面化され、それによって、図１０（ｂ）に示すように領域５の隔離酸化膜を形成する。上述した図１０の説明で述べたものを含む適切な平面化プロセスにより、図１０（ｃ）に示す構造が得られる。
【産業上の利用可能性】
【００３７】
以上説明したように、本発明はサドル（Saddle）構造を持つＭＯＳ素子に関する。より詳しくは、チャネルとゲート構造がサドル構造で、ＭＯＳ素子の縮小化特性と性能を改善することができる新規な構造の高集積／高性能ＭＯＳ素子（デバイス）に関する。したがって、産業上利用可能である。
【図面の簡単な説明】
【００３８】
【図１】既存のリセスされたチャネルＭＯＳ素子の構造図であって、（ａ）上面図、（ｂ）３次元斜視図、（ｃ）Ａ−Ａ断面図、（ｄ）Ｂ−Ｂ断面図を示す。
【図２】本発明によるサドル型ＭＯＳ素子の構造図であって、（ａ）上面図、（ｂ）３次元斜視図、（ｃ）Ａ−Ａ断面図、（ｄ）Ｂ−Ｂ断面図を示す。
【図３】本発明の変更した実施形態のＭＯＳ素子の構造図であって、（ａ）上面図、（ｂ）３次元斜視図、（ｃ）Ａ−Ａ断面図、（ｄ）Ｂ−Ｂ断面図を示す。
【図４】図４（ａ）及び図４（ｂ）は、図２に図示されたゲート電極の断面構造図を示す。
【図５】図２（ａ）に示す窒化膜の中心に沿った断面構造図であって、（ａ）上面図、（ｂ）Ａ−Ａ断面図、（ｃ）Ｃ−Ｃ断面図を示す。
【図６】図６（ａ）ないし図６（ｃ）は、図２（ｄ）でリセスされたチャネルの上表面側のコーナーを丸く形成していることを示す断面図を示す。
【図７】図７（ａ）ないし図７（ｆ）は、図２のＭＯＳ構造を形成する方法の第１実施例を示す。
【図８】図８（ａ）及び図８（ｂ）は、図２のＭＯＳ構造を形成する方法の第２実施例を示す。
【図９】図９（ａ）及び図９（ｂ）は、図２のＭＯＳ構造を形成する方法の第３実施例を示す。
【図１０】図１０（ａ）ないし図１０（ｃ）は、本発明のシリコンボディ構造を形成するために領域１，２，５を形成する方法の実施例を示す。
【符号の説明】
【００３９】
１：シリコン基板
２：ウォール型（Wall-type）シリコンボディ
３：第１絶縁膜
４：第１窒化膜  
５：第２絶縁膜（フィールド（field）絶縁膜または隔離絶縁膜）
６：アモルファスシリコン（またはポリシリコン）
７：ゲート絶縁膜
８：ゲート電極（または自己整合型ゲート電極）
９：ソース／ドレイン領域
１０：スペーサ
１１：第３絶縁膜
１２：第４絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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