(57)【要約】  ＮＡＮＤフラッシュメモリデバイス（１００）のウェハにアレイソース線構造（１１２）を製造するための方法（５００，５５０）を開示する。１つの方法の局面（５００）は、たとえばウェハ（６０２および１０２）の基板（６０４）およびＳＴＩ（４０９または１３６）の上にＯＮＯスタック（６２０）の第１の酸化物層（６１０）および窒化物層（６１１）をそれぞれに形成すること（５１０）と、次いでスタック（６２０）を通してウェハ（６０２）のソース線領域（６０６）にＮ＋イオン種を注入すること（５１２）とを備える。方法（５００）はさらに、窒化物層（６１１）の上にＯＮＯスタック（６２０）の第２の酸化物層（６１２）を形成し（５１４）、ウェハ（６０２）の完成したＯＮＯスタック（６２０）の上にアルミナ層（６２２）を形成し、ＯＮＯＡスタック（６２０，６２２）を除去し、周辺領域（図示せず）にゲート酸化物層を形成すること（５１４）と、次いでたとえば局部相互接続マスクを使用してウェハ（６０２）のアレイソース線領域（６０６）におけるＯＮＯＡスタック（６２０）に開口（６２６）をエッチングすること（５１６）とを備える。
2008538867.tif 000002
【特許請求の範囲】
【請求項１】
ＮＡＮＤフラッシュメモリのウェハにアレイソース線構造を製造する方法（５００）であって、
前記ウェハの基板およびＳＴＩの上に多層誘電体−電荷トラップ−誘電体スタックの第１の誘電体層および電荷トラップ層を形成すること（５１０）と、
アレイソース線領域にイオン種を注入して、ソース／ドレイン領域に前記アレイソース線構造を一体化させること（５１２）と、
前記多層誘電体−電荷トラップ−誘電体スタックの前記電荷トラップ層の上に第２の誘電体層を形成し、前記第２の誘電体層の上に高誘電体材料層を形成すること（５１４）と、
前記アレイソース線領域における前記高誘電体材料層および前記多層誘電体−電荷トラップ−誘電体スタックを除去することによって、前記ウェハの前記アレイソース線領域における前記多層誘電体−電荷トラップ−誘電体スタックおよび前記高誘電体材料層に局部相互接続開口を規定すること（５１６）と、
前記ウェハの上にポリシリコン層を形成することによって、前記局部相互接続開口をポリシリコンで充填すること（５１８）と、
前記ポリシリコン層および前記高誘電体材料層を選択的に除去することによって、前記ウェハのビット線接触領域にワード線および選択ドレインゲート構造を、ならびに前記ウェハのソース線領域に選択ソースゲート構造およびソース線構造を同時に規定すること（５２０，５２２）と、
前記ポリシリコン層および前記高誘電体材料層における前記開口を通してイオン種を注入して、前記ウェハの前記ビット線接触領域および前記ソース線領域に前記ソース／ドレイン領域を形成すること（５２２，５２６）とを備え、前記ウェハの前記ソース線領域に形成された前記ソース線構造は、前記選択ソースゲート構造の前記ソース／ドレイン領域と一体化される、方法。
【請求項２】
ＮＡＮＤフラッシュメモリのウェハにアレイソース線構造を製造する方法（５５０）であって、
前記ウェハの基板およびＳＴＩの上に多層誘電体−電荷トラップ−誘電体スタックの第１の誘電体層および電荷トラップ層を形成すること（５６０）と、
アレイソース線領域にイオン種を注入して、ソース／ドレイン領域に前記アレイソース線構造を一体化させること（５６２）と、
前記多層誘電体−電荷トラップ−誘電体スタックの前記電荷トラップ層の上に第２の誘電体層を形成し、前記第２の誘電体層の上に高誘電体材料層を形成すること（５６４）と、
前記高誘電体材料層の上に第１のポリシリコン層を形成して、周辺領域のゲート酸化物材料を保護すること（５６５）と、
前記アレイソース線領域における前記第１のポリシリコン層、前記高誘電体材料層および前記多層誘電体−電荷トラップ−誘電体スタックを除去することによって、前記ウェハの前記アレイソース線領域における前記多層誘電体−電荷トラップ−誘電体スタック、前記高誘電体材料層および前記第１のポリシリコン層に局部相互接続開口を規定すること（５６６）と、
前記第１のポリシリコン層の上に第２のポリシリコン層を形成することによって、ソース／ドレイン領域に前記アレイソース線構造を相互接続するために使用される前記局部相互接続開口をポリシリコンで概して充填すること（５６８）と、
前記第１および第２のポリシリコン層ならびに前記高誘電体材料層を選択的に除去することによって、前記ウェハのビット線接触領域にワード線および選択ドレインゲート構造を、ならびに前記ウェハのソース線領域に選択ソースゲート構造およびソース線構造を同時に規定すること（５７０，５７２）と、
前記第１および第２のポリシリコン層ならびに前記高誘電体材料層における前記開口を通してイオン種を注入して、前記ウェハの前記ビット線接触領域および前記ソース線領域に前記ソース／ドレイン領域を形成すること（５７２，５７６）とを備え、前記ウェハの前記ソース線領域に形成された前記ソース線構造は、前記選択ソースゲート構造の前記ソース／ドレイン領域と一体化される、方法。
【請求項３】
絶縁層を堆積させることによって、前記ビット線接触領域における前記ゲート構造の側壁上に側壁スペーサを形成し、前記ウェハのソース線領域においてゲートとアレイソース線構造との間を充填すること（５７４）と、
前記ビット線接触領域にアレイイオン種を注入することと、
コア領域におけるポリシリコン層にシリサイド層を形成して、メモリセルゲート、ビット線、ワード線、選択ゲートおよびソース線構造接触部のための導電層を同時に形成することとをさらに備える、請求項２に記載の方法。
【請求項４】
前記高誘電体材料層の上に第１のポリシリコン層を形成して周辺領域のゲート酸化物材料を保護する前に、周辺領域からＯＮＯＡスタックを除去し、周辺領域にゲート酸化物層を形成すること（５６６）をさらに備える、請求項２に記載の方法。
【請求項５】
アレイソース線領域にイオン種を注入してソース／ドレイン領域に前記アレイソース線構造を一体化させること（５７６）は、前記アレイソース線領域にＮ＋イオン種を注入して、中密度ドレイン領域に前記アレイソース線構造を一体化させることを備える、請求項２に記載の方法。
【請求項６】
前記アレイソース線領域に前記イオン種を注入すること（５７６）は、ＶＳＳ注入物マスクを使用して達成されて、中密度ドレイン領域に前記アレイソース線構造を一体化させる、請求項２に記載の方法。
【請求項７】
前記多層誘電体−電荷トラップ−誘電体スタックの上に形成された（５６４）前記高誘電体材料層は、アルミナ、酸化ハフニウムおよびＨｉ−Ｋ材料層のうち１つを備える、請求項２に記載の方法。
【請求項８】
ＮＡＮＤフラッシュメモリ（１００，６０２）のアレイソース線構造（１１２，６３４）であって、
シリコン基板（６０４）の、Ｎ＋が注入されたソース線領域（６１８）を備え、前記ソース線領域（６１８）はソース／ドレイン領域（１０６）に前記アレイソース線構造（１１２，６３４）を相互接続するために使用され、前記アレイソース線構造はさらに、
前記シリコン基板（６０４）の前記ソース線領域（６１８）およびＳＴＩ構造（１３６）の上に形成された多層誘電体−電荷トラップ−誘電体−高誘電体スタック（６２０，６２２）と、
前記多層誘電体−電荷トラップ−誘電体−高誘電体スタック（６２０，６２２）の一部および前記多層スタック（６２０，６２２）の局部相互接続開口（６２６）の上に形成されたポリシリコン層（６２８）と、
ウェハ（６０２）のビット線接触領域（６０５）においてワード線（１３０）および選択ドレインゲート構造（１１６，１２４）に接続し、かつ、前記ウェハ（６０２）のソース線領域（６０６）において選択ソースゲート（１１６）構造およびソース線構造（６３４）に接続するために使用される、前記ポリシリコン層（６２８）に形成された導電性シリサイド接触層（６５４）とを備える、構造。
【請求項９】
前記局部相互接続開口（６２６）内に形成された前記ポリシリコン層（６２８）は、関連付けられる選択ソーストランジスタ（１１６）の中密度ドレイン領域（６４０）に前記
アレイソース線構造（１１２，６３４）を相互接続するために使用される、請求項８に記載の構造。
【請求項１０】
前記ポリシリコン層（６２８，７８）は第１および第２のポリシリコン層（７２５，７２８）を備え、前記第１のポリシリコン層（７２５）は高誘電体材料層（６２２，７２２）の上に形成されて、周辺領域のゲート酸化物材料を保護し、前記第１のポリシリコン層（７２５）の上にある前記第２のポリシリコン層（７２５，７２８）が形成され、前記ソース／ドレイン領域（１０６）にアレイソース線構造（７３４）を相互接続するために使用される局部相互接続開口（７２６）をポリシリコンで概して充填する、請求項８に記載の構造。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
この発明は、概して半導体デバイスの加工に関し、より詳細には、ＮＡＮＤフラッシュメモリにワード線、選択ゲートおよびアレイソース線を同時に製造するための改良された方法ならびにシステムに関する。
【背景技術】
【０００２】
背景技術
フラッシュおよび他のタイプの電子メモリデバイスは、バイナリ情報またはデータを個々に格納しかつそれらへのアクセスを与えるように動作可能なメモリセルで構築される。メモリセルは一般に、８個のセルを備えるバイト、および通常は８の倍数で構成される、１６個以上のこのようなセルを含み得るワードなどの複数のセル単位に編成される。このようなメモリデバイスアーキテクチャへのデータの格納は、特定の組のメモリセルへの書込によって行なわれ、これは時にはセルのプログラミングと称される。セルからのデータの検索は読取操作で達成される。プログラミングおよび読取操作に加えて、メモリデバイスにおけるセルのグループを消去でき、グループにおける各セルは公知の状態にプログラムされる。
【０００３】
個々のセルは、ワード線およびビット線を使用してアドレス復号回路を介して読取、プログラムまたは消去操作のためにアクセスされる、バイトまたはワードなどの個々にアドレス指定可能なユニットまたはグループに編成される。従来のフラッシュメモリは、情報またはデータの１つ以上のビットが各フラッシュメモリセルに格納されるセル構造で構築される。典型的なメモリアーキテクチャでは、各セルは典型的には、基板またはＰ−ウェルにソース、ドレインおよびチャネルを有するＭＯＳトランジスタ構造と、チャネルの上にあるスタックトゲート構造とを含む。スタックトゲートはさらに、Ｐ−ウェルの表面上に形成された（時にはトンネル酸化物と称される）薄いゲート誘電体層を含み得る。
【０００４】
スタックトゲートは、トンネル酸化物の上にあるポリシリコンフローティングゲート、およびフローティングゲートの上にあるインターポリ誘電体層も含む。インターポリ誘電体層はしばしば、２つの酸化物層が窒化物層を間に挟む酸化物−窒化物−酸化物（oxide-nitride-oxide）（ＯＮＯ）層などの多層絶縁体である。最後に、ポリシリコン制御ゲートはインターポリ誘電体層の上にある。
【０００５】
他のタイプのメモリデバイスは、ＯＮＯ層の上および下にシリコンまたはポリシリコンを備えるものを含み、これらのシリコン−酸化物−窒化物−酸化物−シリコンデバイスは時にはＳＯＮＯＳメモリデバイスと称される。
【０００６】
ＳＯＮＯＳはさまざまな方法で操作される。１つの典型的な例では、プログラムおよび消去のために（ファウラー−ノルドハイム（Fowler-Nordheim））ＦＮトンネリングが使用され、プログラミングの際には電荷が窒化物に注入され、消去の際には電荷が窒化物から除去される。窒化物に蓄積される電荷はこの場合均一である。窒化物に蓄積される電荷の量を変化させることによって、複数のデータを１つのセルに記録できる。
【０００７】
別の典型的な場合には、プログラムのためにチャネルにおけるホットエレクトロンが使用され、電荷はドレイン側の窒化物に局所的に蓄積される。ドレインおよびソースを切換えることによって、２つのビットを１つのセルに格納することが可能であり、したがって、マルチビットまたはデュアルビットメモリセルを実現する。消去するために、ドレイン
または／およびソース側で発生したホットホールが窒化物に注入されて電荷を中和する。消去のためにホットホールの注入の代わりにＦＮトンネリングが使用されてもよい。
【０００８】
適用例または目的を考慮して適切なプログラミングおよび消去スキームが選択されるが、構造的に同一のメモリセルが使用されてもよい。
【０００９】
フラッシュメモリデバイスにおけるコアセルはさまざまな異なる構成で相互接続され得る。たとえばメモリセルは、ＮＡＮＤ型メモリ構成、すなわちソース−ドレインが導電性のビット線の列に沿って直列接続され、制御ゲートがワード線の行に沿って選択のために接続される状態で構成されてもよい。ＦＮトンネリングは典型的には、ＮＡＮＤ型メモリでのプログラムおよび消去のために使用される。
【００１０】
従来、ＮＡＮＤアレイの各ビット線の一端は共通のソース線に接続される。特に、ビット線の関連付けられるセルをビット線接触部に結合するために選択ドレインゲートトランジスタが使用される一方で、ビット線の各々は選択ソースゲートトランジスタを介して共通のソース線に結合される。典型的には、各ビット線のための共通のソース線のセグメントは次いで、導電性局部相互接続構造によってともに局所的に相互接続され、ＶＳＳ電源接触部に局所的に相互接続される。操作の際、個々のフラッシュセルおよびその個々のデータビットは、プログラミング（書込）、読取、消去または他の機能のために周辺のデコーダおよび制御回路を使用して、第１および第２のソース／ドレイン領域に接続されたそれぞれのビット線ならびにゲートに接続されたワード線を介してアドレス指定される。
【００１１】
大多数のこのようなアレイの構成では、個々のフラッシュセルの活性領域は、絶縁材料から成る隔離構造によって互いに電気的に絶縁される。この隔離構造は、ＯＮＯ層およびポリシリコンゲート層を形成する前に、従来のシャロートレンチアイソレーション（shallow trench isolation）（ＳＴＩ）製造方法の構造と同様に形成され得る。
【００１２】
デバイスの密度が増加しかつ製品の寸法が減少するにつれて、個々のメモリセルに関連付けられるさまざまな構造および特徴の大きさを縮小することが望ましく、これは時にはスケーリングと称される。しかしながら、従来のＮＡＮＤフラッシュメモリアレイを生産するために使用される製造技術は、設計者がアレイの寸法を縮小する能力を制限または阻害する。たとえば、局部相互接続部を有する導電性のソース線構造がＮＡＮＤフラッシュメモリデバイスに形成され得る従来の製造プロセスでは、最初にＳＴＩを形成および充填し、ＳＴＩおよび基板を覆ってＯＮＯ層を形成する。次いで、異方性エッチングを使用してアレイＶＳＳ領域（ＡＲＶＳＳ）におけるＳＴＩおよびＯＮＯを除去し、デバイスの下にあるポリシリコンへの狭い開口を残す。選択ソースゲートトランジスタのＭＤＤ領域をＡＲＶＳＳソース線に接合するためにＮ＋を注入した後、導電性のシリサイド層がウェハのシリコンに形成され、他の典型的なリソグラフィプロセスが通常通り続く。
【００１３】
しかしながら、狭いかつ際どく位置合わせされた開口を通って異方性エッチングがＳＴＩの底部に到達することが困難であるので、横の側壁およびトレンチの底部に導電性のシリサイドを形成することは困難であり、不利益なことにそこで断絶されることになる可能性がある。したがって、メモリセルデバイスを尺度決めしてデバイスの密度の増大を容易にするために、製造プロセスを単純化しながらできる限り幅の広い導電性アレイＶＳＳ構造を提供することが望ましい。しかしながら、このようなソース線構造を形成するために使用される現行のプロセスは、信頼性のある態様で生産することが困難であり、所望の性能仕様に合わせてデバイスを尺度決めする能力を事実上制限する。したがって、デバイスの歩留まりおよび性能を犠牲にすることなくＮＡＮＤフラッシュメモリデバイスを尺度決めできる、改良された製造技術が必要である。
【発明の開示】
【課題を解決するための手段】
【００１４】
発明の開示
以下は、この発明のいくつかの局面を基本的に理解できるようにするためにこの発明の単純化された概要を提示する。この概要はこの発明の広範な概観ではない。この概要は、この発明の主なまたは極めて重要な要素を識別するように意図するものではなく、またはこの発明の範囲を描写するように意図するものでもない。むしろ、この概要の主な目的は、後に提示されるより詳細な説明の前置きとして、単純化された形でこの発明のいくつかの概念を提示することである。
【００１５】
この発明は、ＮＡＮＤフラッシュメモリおよび他のメモリデバイスのウェハに改良されたアレイソース線構造（ＡＲＶＳＳ）を製造するための方法を提供し、アレイソース線構造は共通のソース相互接続部をメモリアレイに与えるために使用される。この発明の方法は、たとえばＮＡＮＤ型メモリアーキテクチャに有用であり得るように、メモリデバイスのコア領域にＡＲＶＳＳ構造、ワード線および選択ゲートトランジスタ構造を同時に製造することを提供する。
【００１６】
この発明の方法は、ＮＡＮＤフラッシュメモリアレイにおいて一般に使用されるデバイス操作スキームの変更を必要としないが、他のタイプのフラッシュメモリデバイスを含むデュアルビットおよびマルチビットセルを実現するために使用される他のタイプの操作スキームもこの発明の文脈において予想される。
【００１７】
１つの方法はＮＡＮＤフラッシュメモリのウェハにアレイソース線構造を製造することを提供し、この方法は、ウェハの基板およびＳＴＩの上に形成された多層誘電体―電荷トラップ−誘電体スタック（たとえばＯＮＯスタック）の第１の誘電体層ならびに電荷トラップ層を形成することを備える。次いで、Ｎ＋イオン種をアレイソース線領域に注入して、アレイソース線構造をドレイン領域に一体化させる。次いで、第２の誘電体層が電荷トラップ層の上に形成され、高誘電体材料層（たとえばアルミナ、酸化ハフニウムおよびＨｉ−Ｋ材料層）が第２の誘電体層の上に形成され、このようにたとえばＯＮＯＡスタックを形成する。次いで（たとえば局部相互接続マスクを使用して）スタックを除去して、ウェハのアレイソース線領域に局部相互接続（local interconnect）（ＬＩ）開口を規定する。次いで（たとえばＨＦリンス剤を使用して）ウェハを洗浄し、次いでポリシリコン層がウェハの上に形成され、ＬＩ開口をポリシリコンで充填する。
【００１８】
次いでポリ層およびＯＮＯＡスタックを選択的に除去して、ウェハのビット線接触領域にワード線および選択ドレインゲート構造を、ならびにウェハのソース線領域に選択ソースゲート構造およびソース線構造を同時に規定する。次いでＮ−イオン種をポリシリコン層および高誘電体材料層の開口を通して注入して、ウェハのビット線接触領域およびソース線領域にドレイン領域を形成する。次いで側壁スペーサがビット線接触領域およびソース線接触領域に形成され、アレイイオン種をビット線接触領域に注入し、次いでシリサイド層がコア領域のポリシリコン層に形成されて、ウェハのメモリセルゲート、ビット線、ワード線、選択ゲートおよびソース線構造接触部のための導電層を同時に形成する。
【００１９】
この発明の別の局面では、高誘電体（たとえばアルミナ）層を形成した後およびＬＩ開口がエッチングされる前に、周辺領域に形成されたゲート酸化物を保護するために第１の（たとえば薄い）ポリ層がウェハの上に形成されてもよい。洗浄の後、第２のポリ層が次いで第１のポリ層の上に形成されて、基板へのＡＲＶＳＳ開口を充填する。
【００２０】
さらに別の局面では、ＶＳＳ注入物はＡＲＶＳＳ構造を中密度ドレイン（medium density drain）（ＭＤＤ）領域に接合する。
【００２１】
さらに別の局面では、局部相互接続開口は、アレイソース線（ＡＲＶＳＳ）領域において局部相互接続マスクを使用してエッチングされる。
【００２２】
この発明の一局面では、基板の上にある多層誘電体−電荷トラップ−誘電体スタックは、ウェハの基板の上にある第１の酸化物層と、第１の酸化物層の上にある窒化物層と、窒化物層の上にある第２の酸化物層とから成っており、または別のこのような多層ＯＮＯ型スタックから成っている。
【００２３】
したがって、この発明は従来の方法の加工ステップよりも少ない加工ステップを必要とする、尺度決めされたメモリデバイスの製造を容易にする。有益なことに、この発明の製造方法は、必要な深さまで除去することが従来から特に困難であったＳＴＩのエッチングを回避する。さらに、この発明の製造方法は、従来のソース線トレンチ開口での不十分なケイ素化に由来するソース線接続の失敗に起因するデバイスの故障を軽減する。加えて、この発明の製造方法は、ウェハのメモリセルゲート、ビット線、ワード線、選択ゲートおよびソース線構造接触部の形成とともにＯＮＯスタックの上のポリ層上に同時に形成された平坦な導電性シリサイド層を有利に提供する。したがって、より単純な製造プロセスが実現される。
【００２４】
先のおよび関連する目的を達成するために、以下の説明および添付の図面は、この発明の特定の例示的な局面および実現例を詳細に説明する。これらは、この発明の原理を利用できるさまざまな方法のうちのいくつかを示しているに過ぎない。この発明の他の目的、利点および新規の特徴は、図面とともに考慮するとこの発明の以下の詳細な説明から明白になる。
【発明を実施するための最良の形態】
【００２５】
発明を実施するための形態
この発明の１つ以上の実現例について図面を参照してここで説明し、図面中では同様の参照数字は全体を通じて同様の要素を指すために使用され、さまざまな構造は必ずしも一定の比例に応じて描かれていない。この発明は、以下に示し、記載するＮＡＮＤフラッシュメモリデバイスにおける共通のソース相互接続手段のために使用され得る、改良されたフラッシュメモリアレイソース線構造（ＡＲＶＳＳ）を製造するためのシステムおよび方法に関する。加えて、この発明の方法は、たとえばＮＡＮＤ型メモリアーキテクチャに有用であり得るように、メモリデバイスのコア領域にＡＲＶＳＳ構造、ワード線および選択ゲートトランジスタ構造を同時に製造することを提供する。この発明はＦＮプログラミング、ＦＮ消去、チャネルホットエレクトロンプログラミングおよびホットホール消去または他のスキームなどのさまざまなタイプの操作スキームで利用できることが認識され、この発明は本明細書に具体的に示し、記載する実現例に限定されないことが認識される。
【００２６】
最初に図１を参照して、例示的な図は、この発明の１つ以上の局面に従って製造され得るようなＮＡＮＤアレイ１０２を備えるＮＡＮＤフラッシュメモリデバイス１００の例示的なコア領域または部分を示す。例示的なＮＡＮＤアレイ１０２は１つ以上のセル１０４を含み、たとえば断面Ａ−Ａ′において導電性（たとえば金属、Ｍ１層の）ビット線（たとえばＢＬ0からＢＬ3）１１０の列に沿って活性領域１０６内でソース−ドレインが直列に相互接続され、各ビット線１１０のソース端部は、たとえば断面Ｃ−Ｃ′において選択ソースゲート（トランジスタ）１１６によって導電性アレイ共通ソース線ＡＲＶＳＳ１１２に結合される。各ビット線１１０の列のドレイン端部は選択ドレインゲート（トランジスタ）１２４を介してビット線接触部１２０に結合される一方で、関連付けられるビット線１１０内の個々のセル１０４は、たとえば断面Ｄ−Ｄ′において、各メモリセル１０４のゲートに接続されたワード線（たとえばＷＬ0からＷＬN）１３０の行を介して選択され
る。ＮＡＮＤアレイビット線ＢＬ１１０はたとえば、ドレイン選択ゲート１２４とソース選択ゲート（トランジスタ）１１６との間に３２個のマルチビットセル１０４の一連のストリングを備え得る。
【００２７】
たとえばシリサイド層を備える導電性アレイ共通ソース線ＡＲＶＳＳ１１２は、Ｍ２金属層上のグローバルＶＳＳ相互接続部を介して共通の接地（図示せず）に接続するためのＡＲＶＳＳ接触部１３２を有する。さらに、金属ＶＳＳ線１３４はＡＲＶＳＳ接触部１３２を介してアレイソース線ＡＲＶＳＳ１１２に接続する。ＡＲＶＳＳ１１２はたとえば１２８個のビット線共通ソースセグメント相互接続部を供給する。ビット線ＢＬ１１０の列の間には、ビット線活性エリア１０６、およびＮＡＮＤアレイ１０２のメモリセル１０４の列に関連付けられるビット線１１０を隔離および分離するために、断面Ｂ−Ｂ′においてシャロートレンチアイソレーション（ＳＴＩ）１３６（たとえば酸化物誘電体材料）の列領域がある。
【００２８】
従来の製造方法では、導電性アレイソース線ＡＲＶＳＳ１１２はさらに、隣接するビット線１１０の間のＡＲＶＳＳ１１２のセグメントを電気的に相互接続して連続的なアレイソース線ＡＲＶＳＳ１１２を形成する局部相互接続部（ＬＩ）１４０を利用する。しかしながら、従来のアレイソース線は、この構造をより長く、したがってより抵抗性のあるものにする、非常に起伏のある形状を有する可能性があり、時おり断絶を有する可能性がある。これは、ＣｏＳｉ（コバルトシリサイド）が時として、ＳＴＩ１３６の領域に深くエッチングされたトレンチ（図３Ｂの参照符３２４）の側壁上には形成し得ないために発生する。
【００２９】
図１のＮＡＮＤアレイ１０２のアレイソース線構造１１２、ワード線１３０およびビット線接触部１２０のためのビット線接触領域１３８は、以下にさらに詳細に示すように、この発明のさまざまな方法に従って同時に製造され得る。したがって、個々のフラッシュセル１０４は、対象のセル１０４の境界を示す、関連付けられるワード線およびビット線ドレイン選択ゲート１２４ならびにビット線ソース選択ゲート１１６に適切な電圧を印加することによって選択されることができる。この例では図１の例示的なＮＡＮＤアレイ１０２を示すが、この発明の１つ以上の局面は他のアレイタイプおよびアーキテクチャにも適用可能であることが理解されるべきである。
【００３０】
図２Ａは、従来の方法に従って半導体ウェハに形成された図１のフラッシュメモリデバイス１００のＮＡＮＤアレイ１０２のビット線などの、ビット線の列１１０に沿って切断された例示的なビット線の断面Ａ−Ａ′２００を示す。同様に、図２Ｂは、図１のフラッシュメモリデバイス１００のＮＡＮＤアレイ１０２のワード線などの、ワード線の行１３０に沿って切断された例示的なワード線の断面Ｄ−Ｄ′２５０を示す。ＮＡＮＤアレイ１０２はたとえば関連付けられるメモリセル１０４の３２本のワード線１３０を備える。断面Ａ−Ａ′２００のビット線１１０に沿ったメモリセル１０４のワード線１３０は、選択ソースゲート（select source gate）（ＳＳＧ）トランジスタ１１６によって選択されると、アレイソース線構造１１２を介してＶＳＳ共通接地を供給される。断面Ａ−Ａ′２００のビット線１１０の他端では、メモリセル１０４のワード線１３０は、ビット線接触領域１３８、ビット線接触部１２０およびＭ１ビット線１１０を介して選択ドレインゲート（select drain gate）（ＳＤＧ）トランジスタ１２４によってアクセスされる。
【００３１】
データがワード線１３０から読取られるとき、選択ドレインゲートトランジスタ１２４および選択ソースゲートトランジスタ１１６が選択される。電流は、金属ビット線１１０からドレイン接触部および選択ドレインゲート１２４を通ってメモリセルアレイに流れる。選択ソースゲート１１６を通過した後、電流は最終的にＡＲＶＳＳ１１２に流れる。ＡＲＶＳＳ１１２は、メモリの選択されたブロックにおけるすべてのビット線からの電流を
蓄積する。ワード線１３０に沿ったセルのプログラミングの間、選択ソースゲート１１６はオフになるのに対して、選択ドレインゲート１２４はオンになる。ＡＲＶＳＳ１１２は通常このときに接地されるが、選択ソースゲート１１６にバックバイアスを与えて確実に電流を遮断するために選択ソースゲート１１６の拡散部２０６にバイアスを供給するようにＡＲＶＳＳが使用される別の場合または方法が存在する。消去中は、ＡＲＶＳＳは浮遊状態のままである。このように、従来の操作スキームは、この発明に従って形成された構造に関連して使用され得る。
【００３２】
図２Ａおよび図２ＢのＮＡＮＤアレイ１０２は、ソースおよびドレイン活性領域１０６が典型的にはｎ型不純物の第１の注入物２０６（たとえばリン、ｎ−ドーパント）でドープされ、ビット線接触領域１３８およびアレイ共通ソース線ＡＲＶＳＳ１１２が典型的には側壁スペーサ２０９を使用してｎ型不純物のさらなる第２の注入物２０８（たとえばリン、ｎ＋ドーパント）でドープされ得るＰ型基板２０４を備える。ＮＡＮＤアレイ１０２はさらに、たとえば上部ＳｉＯ2層と下部ＳｉＯ2層との間に位置するシリコン窒化物層を備える、典型的なＯＮＯ層またはスタック２１０などの電荷トラップ層を備える。ポリシリコンゲート２１２（たとえば３２本のワード線１３０）は、ＯＮＯスタック２１０の上部酸化物層の上にあり、ｎ型不純物でドープされ得る。
【００３３】
図２Ｂの断面Ｄ−Ｄ′２５０に示すように、シャロートレンチアイソレーション（ＳＴＩ）領域１３６はＮＡＮＤアレイ１０２のビット線１１０および活性領域１０６を分離ならびに隔離する。
【００３４】
図３Ａ〜図３Ｃは、図１、図２Ａおよび図２ＢのＮＡＮＤフラッシュメモリデバイスを製造する際の従来のアレイソース線の加工のさらなる詳細を、従来の加工方法を使用して半導体ウェハに形成されたＮＡＮＤフラッシュメモリデバイスのビット線に沿った断面Ａ−Ａ′３００において、ビット線間のＳＴＩ領域に沿った断面Ｂ−Ｂ′３０１において、およびアレイソース線に沿った断面Ｃ−Ｃ′３０２において、それぞれに示す。図３Ａ〜図３Ｃに示す従来の構造は、図２Ａおよび図２Ｂの構造と同様であり、したがって、簡潔にするために再び詳細に説明する必要はない。図３Ａ〜図３Ｃの構造および形成は、第１のビット線ＢＬ接触部分３０４と、アレイＶＳＳまたはＡＲＶＳＳ領域３０６と、基板２０４のＡＲＶＳＳ領域３０６の右に延在する第２のビット線接触部分３０８とに分割され得る。
【００３５】
以前に記載したそれらの構造および特徴に加えて、図３Ａ〜図３Ｃの従来のアレイソース線の加工は、ＯＮＯ層２１０の上に形成されたＡｌ2Ｏ3アルミナ誘電体層３１２と、ポリシリコン層３１４と、ポリシリコン層３１４に形成された導電性ＣｏＳｉまたはシリサイド層３１６から成るポリシリコンゲートまたはワード線構造（たとえば２１２、１１６、１２４、１３０）を含み得る。導電性シリサイド層３１６は、ワード線のためのメモリセルゲートの間でおよびＡＲＶＳＳ領域３０６のアレイソース線１１２に沿って電気的に相互接続するために使用される。導電性シリサイド層３１６は、たとえば下にある注入された領域２０６および２０８と図１および図３ＣのＶＳＳ接触部１３２との間によりよい電気的接続を与えるためにも使用される。
【００３６】
図１、図２Ａ、図２Ｂおよび図３Ａ〜図３Ｃのアレイソース線ＡＲＶＳＳ１１２の従来のアレイソース線の加工では、ＳＴＩ１３６を通ってＡＲＶＳＳ領域３０６における下にある第２の注入物領域２０８までトレンチまたは開口３２４をエッチングするために局部相互接続（ＬＩ）マスク３２２が典型的には必要とされる。その後、導電性シリサイド層３１６がポリシリコン基板２０４の第２の注入物領域２０８におけるトレンチ開口３２４の底部に形成されて、隣接するビット線１１０の隣接するアレイソース線１１２のセグメント間に局部相互接続部（ＬＩ）１４０を形成する。しかしながら、この局部相互接続部
の断絶が従来の方法では一般的であるので、この従来の深さでおよびトレンチの横の側壁にシリサイド３２４を形成することは困難である可能性がある。
【００３７】
加えて、図３Ｂの断面３０１および図３Ｃの断面３０２はそれぞれに、従来の方法ではＳＴＩ１３６にエッチングされた開口３２４がアレイソース線ＡＲＶＳＳ１１２の第２の注入物領域２０８に対しておよび導電性シリサイド層３１６に対して非常に波打った表面を形成することをさらに示す。この従来の態様で形成されたＡＲＶＳＳ１１２では、アレイソース線１１２の有効長は長く、したがって線の抵抗が比較的高い。さらに、選択ソースゲート１１６への位置合わせを確実にするために、ＬＩマスク３２２の慎重な配置およびアレイソース線１１２の形成に関連付けられる他の特徴が必要とされる可能性がある。
【００３８】
この発明に従って、ＮＡＮＤフラッシュメモリデバイスにアレイソース線を形成する方法を提示する。図４Ａおよび図４Ｂは構造の例示的な実現例を示し、図５Ａおよび図５Ｂはこの発明に従ってそれらの構造を形成する２つの例示的な方法５００および５５０をそれぞれに示す。図４Ａおよび図４Ｂの多くの要素は先行技術の図２Ａおよび図３Ａ〜図３Ｃの文脈で以前に記載したものと同様であるが、図１および図２Ｂを使用することは先行技術およびこの発明の特定の局面の両方の共通の要素を示すのに役立ち得る。
【００３９】
たとえば、図４Ａおよび図４Ｂは、この発明の１つ以上の局面に従って半導体ウェハに形成され得るような図１のＮＡＮＤフラッシュメモリデバイス１００のアレイ１０２などの、ビット線に沿った例示的なアレイの断面Ａ−Ａ′４００およびアレイソース線に沿った例示的なアレイの断面Ｃ−Ｃ′４３０をそれぞれに示す。
【００４０】
図４Ａはたとえば、この発明の形成方法ではアレイソース線ＡＲＶＳＳ１１２が基板４０４の上の選択ソースゲートＳＳＧ１１６、選択ドレインゲートＳＤＧ１２４およびワード線１３０と同時に形成され得ることを示し、アレイ１０２は第１のビット線（bitline）（ＢＬ）接触領域４０５と、ＡＲＶＳＳ領域４０６と、第２のＢＬ接触領域４０８とに分割され得る。
【００４１】
図４Ｂの断面図４３０はさらに、下にある基板４０４までＳＴＩ４０９がエッチングされる必要はないが、代わりにアレイソース線１１２が、ゲートポリ層４１１内に形成されたシリサイド層４１０を備えてＳＴＩ４０９および基板４０４の上に全面的に形成されることを示す。したがって、従来の加工方法と比較して、この発明のアレイソース線１１２は、アレイ１０２のＳＴＩ４０９および基板４０４の上にあるゲートポリ層４１１内に形成されたシリサイド層４１０を備える、より導電性のある平坦な構造をＡＲＶＳＳ領域４０６に形成する結果、隣接するビット線１１０のセグメント間に連続性がある可能性がより高い。
【００４２】
図４Ａおよび図４ＢのＮＡＮＤアレイ１０２は、たとえば関連付けられるメモリセル１０４の複数のワード線１３０（たとえば３２本のワード線）を備え得る。断面Ａ−Ａ′４００のビット線１１０に沿ったメモリセル１０４のワード線１３０は、選択ソースゲート（ＳＳＧ）トランジスタ１１６によって選択されると、アレイソース線構造１１２を介してＶＳＳ共通接地を供給される。断面Ａ−Ａ′４００のビット線１１０の他端では、メモリセル１０４のワード線１３０は、ビット線接触領域１３８、ビット線接触部１２０およびＭ１ビット線１１０を介して選択ドレインゲート（ＳＤＧ）トランジスタ１２４によってアクセスされる。
【００４３】
図４Ａおよび図４ＢのＮＡＮＤアレイ１０２は、ソースおよびドレイン活性領域１０６が典型的にはｎ型不純物の第１の注入物４１２（たとえばリン、ｎ−ドーパント）でドープされ、ビット線接触領域１３８およびアレイ共通ソース線ＡＲＶＳＳ１１２が典型的に
は側壁スペーサ４１８を使用してｎ型不純物のさらなる第２の注入物４１６（たとえばリン、ｎ＋ドーパント）でドープされ得るＰ型基板４０４を備え得る。ＮＡＮＤアレイ１０２はさらに、たとえば上部ＳｉＯ2層と下部ＳｉＯ2層との間に位置するシリコン窒化物層を備える、典型的なＯＮＯ層またはスタック４２０などの電荷トラップ層を備える。
【００４４】
図４Ａ〜図４Ｂのアレイソース線の加工では、ＯＮＯスタック４２０の上にあるポリシリコンゲートまたはワード線構造（たとえば１１６、１２４、１３０）はさらに、ＯＮＯスタック４２０の上に形成された高誘電体材料層４２２（たとえばＡｌ2Ｏ3アルミナ、酸化ハフニウム）と、ｎ型不純物でドープされ得るポリシリコン層４１１と、ポリシリコン層４１１に形成された導電性ＣｏＳｉまたはシリサイド層４１０とから成っていてもよい。導電性シリサイド層４１０は、ワード線のためのメモリセルゲートの間でおよびＡＲＶＳＳ領域４０６のアレイソース線１１２に沿って電気的に相互接続するために使用される。導電性シリサイド層４１０は、たとえば下にある注入された領域４１２または４１６と図１、図３Ｃおよび図４ＢのＶＳＳ接触部１３２との間によりよい電気的接続を与えるためにも使用される。ポリシリコン層４１１は、ＯＮＯＡスタックの開口４２６を通って、ｎがドープされたＡＲＶＳＳ領域４１６まで延在し、ｎがドープされたＡＲＶＳＳ領域４１６は、選択ソースゲートＳＳＧトランジスタ１１６の、ｎがドープされた活性領域４１２にアレイソース線１１２を一体化させることになる。
【００４５】
図５Ａおよび図５Ｂでは、この発明の１つ以上の局面に従って図１、図４Ａおよび図４ＢのデバイスなどのＮＡＮＤフラッシュメモリデバイスのコア領域にワード線および選択ゲート構造とともに同時に形成されるアレイソース線構造を製造するための例示的な方法５００および５５０を示す。方法５００および５５０は一連の動作または事象として以下に示し、記載するが、この発明はこのような動作または事象の示す順序付けによって限定されないことが認識される。たとえば、いくつかの動作は、この発明に従って、異なる順序で、ならびに／または本明細書に示すおよび／もしくは記載するものとは別に他の動作または事象と同時に行なわれてもよい。加えて、この発明に従って方法論を実現するために、示すステップがすべて必要とされ得るわけではない。さらに、この発明に従う方法は、本明細書に示し、記載する構造の形成および／または加工に関連して、ならびに示さない他の構造に関連して実現されてもよい。一例では、図１、図４Ａ、図４Ｂ、図６Ａ〜図６Ｊおよび図７Ａ〜図７Ｊに関して以下に示し、記載するように、方法５００および５５０またはその変形例がＮＡＮＤ型メモリデバイスおよび関連付けられる構造を製造する際に使用されてもよい。
【００４６】
図５Ａの方法５００はたとえば５０４で開始し、標準的なプロセスを使用して、基板４０４およびＳＴＩ（たとえば図１および図２Ｂの１３６または図４Ｂの４０９）の上にある多層ＯＮＯスタック４２０などの多層誘電体−電荷トラップ−誘電体スタックの第１の酸化物層および窒化物層が５１０において形成される。公知の酸化および／または堆積技術を含む任意の適切なプロセスステップならびに材料が、５１０においてＯＮＯ層を形成する際に利用されてもよい。５１０において形成される層は、ＯＮＯスタック４２０を含むがそれに限定されない他の誘電体−電荷トラップ−誘電体多層スタックであり得る。酸化物誘電体の場合、最適なデバイスおよび信頼性の性能が得られるように、酸化物層のいずれかが窒化物または他のドーパントを含み得る。加えて、窒化物層は、デバイス性能および信頼性性能の向上を促進するために、Ｓｉ、Ｎおよび／または酸素などのドーパントが豊富であり得る。基板の上にある完成した多層ＯＮＯスタック４２０の層はたとえば、ウェハの基板の上にある第１の酸化物層と、第１の酸化物層の上にある窒化物層と、窒化物層の上にある第２の酸化物層とから成っている場合もあれば、別のこのような多層ＯＮＯ型スタック４２０から成っている場合もある。
【００４７】
５１２において、第１の注入物は、たとえばＶＳＳ注入物マスクを用いてＯＮＯスタッ
ク４２０の第１の酸化物層および窒化物層を通して注入されるＮ＋イオンドーパントを使用してＡＲＶＳＳ領域４０６で達成される。その後の熱サイクリングの後、このｎがドープされたＡＲＶＳＳ注入物４１６は選択ソースゲートＳＳＧトランジスタ１１６のソース／ドレイン活性領域１０６にアレイソース線１１２を一体化させることになる。
【００４８】
５１４において、ＯＮＯスタック４２０の第２のまたは上部の酸化物層が窒化物層の上に形成され、アルミナＡｌ2Ｏ3（Ａ）層４２２が後にアレイのコア領域における第２の酸化物層の上に形成され、このようにＯＮＯＡスタック（たとえば４２０および４２２）を形成する。その後、ＯＮＯＡスタック（４２０および４２２）を周辺（図示せず）から除去し、ゲート酸化物層（gate oxide layer）（ＧＯＸ）（図示せず）が従来の熱酸化物によって周辺領域に形成され得る。
【００４９】
５１６において、たとえば局部相互接続マスクを使用して、開口４２６がＡＲＶＳＳ領域４０６における基板４０４に至るまでＯＮＯＡスタック（たとえば４２０および４２２）にエッチングされる。
【００５０】
５１８において、たとえばＨＦリンス剤を使用してデバイス１００の表面を洗浄し、ポリシリコンの層４１１を堆積させる。自然酸化物を除去する必要があり、ゲート酸化物が露出されているので、酸化物の厚さを制御するために周辺のゲート酸化物の喪失を考慮に入れるべきである。５２０において、ポリシリコン４１１の選択的な部分がエッチングされて、ＶＳＳを形成する。
【００５１】
５２２において、アルミナ層４２２もＯＮＯ層に至るまでエッチングされて、ゲート構造（たとえば１１６、１２４、１３０）およびアレイソース線構造１１２を規定する。次いで、ドーパント（たとえばＭＤＤｎ型）がＯＮＯスタック４２０を通してソース／ドレイン活性領域１０６に注入される４１２。５２４において、側壁スペーサ４１８が形成されて、５２６において注入される後続のアレイＮ＋注入物（array N+ implant）（ＡＮＩ）４２８を誘導する。その後、５２８において、ＣｏＳｉ層４１０が形成されて、隣接するビット線１１０の隣接するＡＲＶＳＳ領域４０６の間のポリシリコン４１１上に比較的平坦な、したがってより短く、より導電性のあるアレイソース線ＡＲＶＳＳ１１２を与える。従来の方法では、これらの隣接するビット線ＡＲＶＳＳ領域４０６は、非常に起伏のある、したがってより長い経路を有する局部相互接続部ＬＩ１４０によって接合されるであろう。この局部相互接続部ＬＩ１４０は、深いＳＴＩエッチングを必要とする可能性があり、高い割合の断絶不良を生じやすい可能性がある。
【００５２】
図５Ｂの方法５５０は、図５Ａの方法５３０と同様であり、したがって簡潔にするために再び完全に説明する必要はない。方法５５０にはたとえば、図５Ａのステップ５１４の、周辺のＯＮＯＡスタック（たとえば４２０および４２２）の除去および周辺領域（図示せず）でのゲート酸化物ＧＯＸ層（図示せず）の形成の後に、ステップ５６５において第１の（たとえば薄い）ポリシリコン層を堆積させることがさらに加わる。５６６において、ＶＳＳを形成するためのステップ５１６のエッチングはさらに、第１のポリシリコン層をエッチングすることを備える。５６８において、５１８の洗浄ステップが再び以前のとおりに達成されて自然酸化物を除去するが、ゲート酸化物はここでは周辺領域の第１のポリシリコン層によって覆われかつＨＦリンス剤から保護されているので、周辺のゲート酸化物の喪失はこの発明のこの方法の局面では問題ではない。ポリの理想的な厚さを得るために、ステップ５６８はさらに第１のポリシリコン層の上に第２のポリシリコン層を堆積させることを備える。その後、図５Ｂのステップ５７０〜５８０は以前の図５Ａのステップ５２０〜５４０のとおりに進み、ステップ５７０〜５８０では２つのポリシリコン層が加工され、１つの層と考えられることができる。
【００５３】
図６Ａ〜図６Ｊは、図５Ａの方法５００に従って、図１、図４Ａおよび図４Ｂの１０２のアレイと同様のＮＡＮＤフラッシュメモリアレイ６０２のコア領域におけるポリシリコン層（たとえば４１１）内に例示的なアレイソース線構造１１２を製造する、ビット線１１０に沿った図１のＡ−Ａ′における断面図を示す。図６Ａ〜図６Ｊの方法は、第１のＢＬ接触領域６０５、ＡＲＶＳＳ領域６０６および第２のＢＬ接触領域６０８におけるアレイ６０２の基板６０４内での例示的な形成を示す。
【００５４】
図６Ａはたとえば、標準的なプロセスを使用して、半導体アレイ６０２における基板６０４およびＳＴＩ（たとえば図１および図２Ｂの１３６または図４Ｂの４０９）の上に多層ＯＮＯスタック６２０などの多層誘電体−電荷トラップ−誘電体スタックの第１の酸化物層６０４および窒化物層６０８を形成することを示す。
【００５５】
図６Ａでは、例示的な多層ＯＮＯスタック６２０の第１の酸化物層６１０および窒化物層６１１は最初に、図５Ａの方法のステップ５１０に従って、アレイ６０２の基板６０４およびＳＴＩ（たとえば図１および図２Ｂの１３６または図４Ｂの４０９）の上に形成される。多層ＯＮＯスタック６２０の層はたとえば、基板６０４およびＳＴＩ１３６の上に形成されたＳｉＯ2などの第１の酸化物層６１０と、第１の酸化物６１０の上に形成された窒化物層６１１と、窒化物層６１１の上に形成された第２の酸化物層６１２とから成っていてもよい。たとえばこれらの材料は、概して６１４によって示される個々の堆積および／または酸化ステップによって形成され得る。以前に記載したように、多層スタックは、図１、図４Ａおよび図４Ｂ中のものなどのＳＯＮＯＳ  ＮＡＮＤ型アレイに好適な層および材料の他の組合せから成っていてもよい。
【００５６】
図６Ｂでは、次いで、たとえばＶＳＳ注入マスクおよびＶＳＳ注入プロセス６１６を使用して、Ａｓ、Ｐまたは別のｎ型イオン種などのドーパントを方法ステップ５１２と同様に注入し、ＡＲＶＳＳ領域６０６における第１の酸化物層６１０および窒化物層６１１を通して基板６０４に注入し、図６Ｂのアレイ６０２の基板６０４にＮ＋注入物領域６１８を形成する。その後の熱サイクリングのために、注入物領域６１８ａは、ソース選択ゲートトランジスタ１１６のソース／ドレイン活性領域１０６（ＭＤＤ）にアレイソース線ＡＲＶＳＳ１１２を後に一体化させることになる注入物領域６１８を形成するのに十分に拡散することが可能である。
【００５７】
図６Ｃでは、上部酸化物層（たとえばＳｉＯ2）６１２および上にある高誘電体（たとえばＡｌ2Ｏ3アルミナ）層６２２が次いで、図５Ａの方法の方法ステップ５１４と同様に別の酸化および／または堆積プロセス６２４によって形成される。示さないが、次いでＯＮＯＡスタック（たとえば６２０および６２２）を周辺領域（図示せず）から除去し、ゲート酸化物層（ＧＯＸ）（図示せず）がその後周辺に形成される。
【００５８】
図６Ｄでは、図５Ａのステップ５１６に関連して記載したように、たとえば局部相互接続マスクを使用して、開口６２６がＡＲＶＳＳ領域６０６における基板６０４に至るまでＯＮＯＡスタック（たとえば６２０および６２２）にエッチングされる６２７。
【００５９】
図６Ｅでは、図５Ａのステップ５１８に記載したように、たとえばＨＦリンス剤を使用してアレイ６０２のウェハの表面を洗浄し、ポリシリコン６２８の層が堆積プロセス６３０によって施される。ポリシリコン層６２８は概して基板６０４に至るまで開口６２６を充填して、ＳＳＧトランジスタ（たとえば１１６）活性（ソース／ドレイン）領域（たとえば１０６）にアレイソース線ＡＲＶＳＳ（たとえば１１２）を一体化させる手段を後に与える。洗浄中に、自然酸化物（図示せず）を表面から除去する必要があり、ゲート酸化物（図示せず）が露出されているので、酸化物の厚さを制御するために周辺のゲート酸化物の喪失を考慮に入れるべきである。ポリシリコン層の堆積は、化学気相成長（chemical
vapor deposition）（ＣＶＤ）プロセスまたは公知の他のこのようなプロセス、その後に続くパターニングを使用して達成され得る。図６Ｆでは、ステップ５２０に関連して記載したように、エッチングプロセス６３２においてポリシリコン層６２８の選択的な部分を次いで除去して、たとえばＡＲＶＳＳ領域６０６にＡＲＶＳＳ構造６３４を形成または規定し、第１のＢＬ接触領域６０５および第２のＢＬ接触領域６０８にビット線接触開口６３６（図示しない開口）を形成または規定する。
【００６０】
図６Ｇでは、ステップ５２２に記載したように、アルミナ層６２２の選択的な部分も次いでエッチングプロセス６３８によってＯＮＯスタック６２０に至るまで除去して、ゲート構造（たとえば１１６、１２４、１３０）およびアレイソース線構造６３４または１１２をさらに規定する。次いで、ｎ注入物６４０が形成され、そこではドーパント（たとえばＭＤＤｎ型）が注入プロセス６４２によってＯＮＯスタック６２０を通してソース／ドレイン活性領域１０６およびビット線接触開口６３６に注入される。
【００６１】
図６Ｈでは、ステップ５２４に関連して記載したように、側壁スペーサ６４６が絶縁堆積プロセス６４８によって形成されて、後続のアレイの注入を誘導する。
【００６２】
図６Ｉでは、５２６に記載したように、アレイＮ＋注入物（ＡＮＩ）６５０が、アレイＮ＋注入（ＡＮＩ）プロセス６５２によって、ＢＬ接触領域（たとえば６０５、６０８）における露出したＢＬ開口６３６を通して与えられる。
【００６３】
最後に、図６Ｊでは、ステップ５２８に関連して記載したように、ＣｏＳｉ層６５４がケイ素化プロセス６５６によって形成されて、ポリシリコン６２８に比較的平坦な、したがってより短く、より導電性のあるアレイソース線ＡＲＶＳＳ６３４を与え、隣接するビット線１１０の隣接するＡＲＶＳＳ領域６０６を事実上接合する。対照的に、従来の方法では、これらの隣接するビット線ＡＲＶＳＳ領域６０６は、非常に起伏のある、したがってより長い経路を有する局部相互接続部ＬＩ１４０によって接合されるであろう。この局部相互接続部ＬＩ１４０は、深いＳＴＩエッチングを必要とする可能性があり、高い割合の断絶不良を生じやすい可能性がある。なぜなら、ＣｏＳｉが時として、深いＳＴＩトレンチの側壁上には形成し得ないためである。
【００６４】
このように、この発明の方法に従って、選択ゲートおよびワード線と同時に形成されたポリシリコン層に局部相互接続部が形成され、そのポリシリコン層を使用して局部相互接続部が形成される。有利に、ＯＮＯ層（たとえば６２０、４２０）、ＳＴＩ（たとえば４０９）および基板（たとえば６０４、４０４）の上に全面的に形成された、改良された相互接続部の方法が可能になり、それによって深いＳＴＩエッチングおよび充填のプロセスステップを無くす。
【００６５】
この発明の別の同様の実現例では、図７Ａ〜図７Ｊは、図５Ｂの方法５５０に従って、図１、図４Ａおよび図４Ｂの１０２のアレイと同様のＮＡＮＤフラッシュメモリアレイ７０２のコア領域におけるポリシリコン層（たとえば４１１）内に例示的なアレイソース線構造１１２を製造する、ビット線１１０に沿った図１のＡ−Ａ′における他の断面図を示す。図７Ａ〜図７Ｊの方法は、第１のＢＬ接触領域７０５、ＡＲＶＳＳ領域７０６および第２のＢＬ接触領域７０８におけるアレイ７０２の基板７０４内での例示的な形成を示す。
【００６６】
図７Ａはたとえば、標準的なプロセスを使用して、半導体アレイ７０２における基板７０４およびＳＴＩ（たとえば図１および図２Ｂの１３６または図４Ｂの４０９）の上に多層ＯＮＯスタック７２０などの多層誘電体−電荷トラップ−誘電体スタックの第１の酸化物層７０４および窒化物層７０８を形成することを示す。
【００６７】
図７Ａでは、例示的な多層ＯＮＯスタック７２０の第１の酸化物層７１０および窒化物層７１１は最初に、図５Ｂの方法のステップ５６０に従って、アレイ７０２の基板７０４およびＳＴＩ１３６の上に形成される。多層ＯＮＯスタック７２０の層はたとえば、基板７０４およびＳＴＩ１３６の上に形成されたＳｉＯ2などの第１の酸化物層７１０と、第１の酸化物７１０の上に形成された窒化物層７１１と、窒化物層７１１の上に形成された第２の酸化物層７１２とから成っていてもよい。たとえばこれらの材料は、概して７１４によって示される個々の堆積および／または酸化ステップによって形成され得る。以前に記載したように、多層スタックは、図１、図４Ａおよび図４Ｂ中のものなどのＳＯＮＯＳ
ＮＡＮＤ型アレイに好適な層および材料の他の組合せから成っていてもよい。
【００６８】
図７Ｂでは、次いで、たとえばＶＳＳ注入マスクおよびＶＳＳ注入プロセス７１６を使用して、Ａｓ、Ｐまたは別のｎ型イオン種などのドーパントを方法ステップ５６２と同様に注入し、ＡＲＶＳＳ領域７０６における第１の酸化物層７１０および窒化物層７１１を通して基板７０４に注入し、図７Ｂのアレイ７０２の基板７０４にＮ＋注入物領域７１８を形成する。その後の熱サイクリングのために、注入物領域７１８ａは、ソース選択ゲートトランジスタ１１６のソース／ドレイン活性領域１０６（ＭＤＤ）にアレイソース線ＡＲＶＳＳ１１２を後に一体化させることになる注入物領域７１８を形成するのに十分に拡散することが可能である。
【００６９】
図７Ｃでは、図５Ｂの方法の方法ステップ５６４と同様に、上部酸化物層（たとえばＳｉＯ2）７１２および上にあるＨｉ−Ｋ材料層７２２（たとえばＡｌ2Ｏ3アルミナ（Ａ）または酸化ハフニウム）が次いで別の酸化および／または堆積プロセス７２４によって形成され、次いでＯＮＯＡスタック（たとえば７２０および７２２）を周辺領域（図示せず）から除去し、ゲート酸化物ＧＯＸ層（図示せず）が周辺領域に形成される。さらに、Ｈｉ−Ｋ材料層７２２の上にある第１のポリシリコン層７２５が次いで、図５Ｂの方法の方法ステップ５６５と同様に、別の堆積プロセス７２５ａによって形成される。第１のポリシリコン層７２５は、後の洗浄操作中に周辺のゲート酸化物層に保護を与える。
【００７０】
図７Ｄでは、図５Ｂのステップ５６６に関連して記載したように、たとえば局部相互接続マスクを使用して、開口７２６がＡＲＶＳＳ領域７０６における基板７０４に至るまで第１のポリシリコン層７２５およびＯＮＯＡスタック（たとえば７２０および７２２）を通してエッチングされる７２７。
【００７１】
図７Ｅでは、図５Ｂのステップ５６８に記載したように、たとえばＨＦリンス剤を使用してアレイ７０２のウェハの表面を洗浄して、自然酸化物を除去する。しかしながら、方法５５０のこの実現例およびステップ５６８の洗浄プロセスでは、ゲート酸化物がここでは第１のポリシリコン層７２５によって覆われかつＨＦリンス剤から保護されているので、周辺のゲート酸化物の喪失は問題ではない。ポリシリコン層の理想的な厚さを得るために、図７Ｅおよび方法ステップ５６８はさらに、堆積プロセス７３０によって施される第２のポリシリコン層７２８を追加することを備える。したがって、方法５５０のこの実現例において第２のポリシリコン層７２８を形成する間に無害の等角のくぼみ７３１が発生し得る。なぜなら、下にある第１のポリシリコン層７２５およびＯＮＯＡ層（たとえば７２０および７２２）のエッチングの後にポリシリコンのより薄い層のみを施す必要があるためである。第２のポリシリコン層７２８は概して基板７０４に至るまで開口７２６を充填して、ＳＳＧトランジスタ（たとえば１１６）活性（ソース／ドレイン）領域（たとえば１０６）にアレイソース線ＡＲＶＳＳ（たとえば１１２）を一体化させる手段を後に与える。第１のポリシリコン層７２５または第２のポリシリコン層７２８の堆積はそれぞれに、化学気相成長（ＣＶＤ）プロセスまたは公知の他のこのようなプロセス、その後に続くパターニングを使用して達成され得る。以下では、第１のポリシリコン層７２５および
第２のポリシリコン層７２８の組合せはそれぞれに、単一のポリシリコン層７２９と総称されてもよく、単一のポリシリコン層７２９と呼ばれてもよい。
【００７２】
図７Ｆでは、ステップ５７０に関連して記載したように、エッチングプロセス７３２においてポリシリコン層７２９の選択的な部分を次いで除去して、たとえばＡＲＶＳＳ領域７０６にＡＲＶＳＳ構造７３４を形成または規定し、第１のＢＬ接触領域７０５および第２のＢＬ接触領域７０８にビット線接触開口７３６（図示しない開口）を形成または規定する。
【００７３】
図７Ｇでは、ステップ５７２に記載したように、アルミナ層７２２の選択的な部分も次いでエッチングプロセス７３８によってＯＮＯスタック７２０に至るまで除去して、ゲート構造（たとえば１１６、１２４、１３０）およびアレイソース線構造７３４または１１２をさらに規定する。次いで、ｎ注入物７４０が形成され、そこではドーパント（たとえばＭＤＤｎ型）が注入プロセス７４２によってＯＮＯスタック７２０を通してソース／ドレイン活性領域１０６およびビット線接触開口７３６に注入される。
【００７４】
図７Ｈでは、ステップ５７４に関連して記載したように、側壁スペーサ７４６が絶縁堆積プロセス７４８によって形成されて、後続のアレイの注入を誘導する。
【００７５】
図７Ｉでは、５７６に記載したように、アレイＮ＋注入物（ＡＮＩ）７５０が、アレイＮ＋注入（ＡＮＩ）プロセス７５２によって、ＢＬ接触領域（たとえば７０５、７０８）における露出したＢＬ開口７３６を通して与えられる。
【００７６】
最後に、図７Ｊでは、ステップ５７８に関連して記載したように、ＣｏＳｉ層７５４がケイ素化プロセス７５６によって形成されて、ポリシリコン７２９に比較的平坦な、したがってより短く、より導電性のあるアレイソース線ＡＲＶＳＳ７３４を与え、隣接するビット線１１０の隣接するＡＲＶＳＳ領域７０６を事実上接合する。対照的に、従来の方法では、これらの隣接するビット線ＡＲＶＳＳ領域７０６は、非常に起伏のある、したがってより長い経路を有する局部相互接続部ＬＩ１４０によって接合されるであろう。この局部相互接続部ＬＩ１４０は、深いＳＴＩエッチングを必要とする可能性があり、高い割合の断絶不良を生じやすい可能性がある。なぜなら、ＣｏＳｉが時として、深いＳＴＩトレンチの側壁上には形成し得ないためである。
【００７７】
このように、この発明の方法に従って、選択ゲートおよびワード線とともに同時に形成されたポリシリコン層に局部相互接続部が形成される。したがって、選択ゲートおよびワード線と同時にアレイソース線を形成することによって、プロセスステップを最小限に抑えることもでき、またはより容易に製造することが可能になり得る。有利に、基板（たとえば７０４、４０４）の上に、概してＯＮＯＡ層（たとえば７２０または４２０および７２２または４２２）ならびにＳＴＩ（たとえば４０９）の上に全面的に形成される、改良された相互接続部の方法が可能になり、それによって深いＳＴＩエッチングおよび不十分なまたは困難な充填のプロセスステップを無くし、これは生産の歩留まりを改善する可能性がある。
【００７８】
その後、この発明の方法の例示的な実現例は終了し、その後、ウェハの他の構造およびデバイスを製造するためにさらなるプロセスステップ（図示せず）を行なうことができ、続いて金属化および他の後端加工が行なわれる。
【００７９】
この発明は１つ以上の実現例に関して示し、説明してきたが、この明細書および添付の図面を読み、理解すると、等価の変更および修正が当業者に想起されることになる。特に上述の構成要素（アセンブリ、デバイス、回路など）によって実行されるさまざまな機能
に関して、このような構成要素を説明するために使用される（「手段」への言及を含む）用語は、特に他に表示がない限り、たとえ本明細書に示す例示的なこの発明の実現例において機能を実行する開示される構造と構造的に等価でないとしても、記載する構成要素の指定された機能を実行する（すなわち機能的に等価である）任意の構成要素に対応するように意図される。加えて、この発明の特定の特徴はいくつかの実現例のうちの１つのみに関して開示されたかもしれないが、このような特徴は、任意の所与のまたは特定の適用例に所望であり得るようにおよび有利であり得るように他の実現例の１つ以上の他の特徴と組合せられてもよい。さらに、「含む（includes）」、「有している（having）」、「有する（has）」、「持つ（with）」という用語またはそれらの変形が詳細な説明または特許請求の範囲において使用される範囲まで、このような用語は「備える（comprising）」という用語と同様の態様で包括的であるように意図される。
【産業上の利用可能性】
【００８０】
産業上の利用可能性
この方法は、アレイソース線の導電性および信頼性が改良されたＮＡＮＤおよび他のフラッシュメモリデバイスにワード線、選択ゲートおよびアレイソース線を同時に製造するために使用される改良された方法ならびにシステムを提供することによって、半導体の製造および加工の分野で利用され得る。
【図面の簡単な説明】
【００８１】
【図１】この発明の１つ以上の局面に従って製造され得るようなＮＡＮＤアレイを備えるＮＡＮＤフラッシュメモリデバイスのコア領域の上部平面図である。
【図２Ａ】従来の方法に従って半導体ウェハに形成されたＮＡＮＤフラッシュメモリデバイスを示す、ビット線に沿った図１のＡ−Ａ′などの断面の部分側面図である。
【図２Ｂ】この発明の１つ以上の局面に従って半導体ウェハに形成されたＮＡＮＤフラッシュメモリデバイスを示す、ワード線に沿った図１のＤ−Ｄ′などの断面の部分側面図である。
【図３Ａ】従来の方法に従って半導体ウェハに形成された図１、図２Ａおよび図２Ｂのメモリデバイスのさらなる詳細を示す、ビット線に沿った図１のＡ−Ａ′などの断面の部分側面図である。
【図３Ｂ】従来の方法に従って半導体ウェハに形成された図１、図２Ａおよび図２Ｂのメモリデバイスのさらなる詳細を示す、ビット線間のＳＴＩ領域に沿った図１のＢ−Ｂ′などの断面の部分側面図である。
【図３Ｃ】従来の方法に従って半導体ウェハに形成された図１、図２Ａおよび図２Ｂのメモリデバイスのさらなる詳細を示す、アレイソース線に沿った図１のＣ−Ｃ′などの断面の部分側面図である。
【図４Ａ】この発明の１つ以上の局面に従って半導体ウェハに形成されたＮＡＮＤフラッシュメモリデバイスのさらなる詳細を示す、ビット線に沿った図１のＡ−Ａ′などの断面の部分側面図である。
【図４Ｂ】この発明の１つ以上の局面に従って半導体ウェハに形成されたＮＡＮＤフラッシュメモリデバイスのさらなる詳細を示す、アレイソース線に沿った図１のＣ−Ｃ′などの断面の部分側面図である。
【図５Ａ】この発明に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にワード線および選択ゲート構造とともに同時に形成されたアレイソース線構造を有するＮＡＮＤ型フラッシュメモリデバイスを製造する例示的な方法を示すフロー図である。
【図５Ｂ】この発明に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にワード線および選択ゲート構造とともに同時に形成されたアレイソース線構造を有するＮＡＮＤ型フラッシュメモリデバイスを製造する例示的な方法を示すフロー図である。
【図６Ａ】図５Ａの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図６Ｂ】図５Ａの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図６Ｃ】図５Ａの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図６Ｄ】図５Ａの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図６Ｅ】図５Ａの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図６Ｆ】図５Ａの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図６Ｇ】図５Ａの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図６Ｈ】図５Ａの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図６Ｉ】図５Ａの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図６Ｊ】図５Ａの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図７Ａ】図５Ｂの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図７Ｂ】図５Ｂの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図７Ｃ】図５Ｂの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図７Ｄ】図５Ｂの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図７Ｅ】図５Ｂの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図７Ｆ】図５Ｂの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図７Ｇ】図５Ｂの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図７Ｈ】図５Ｂの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図７Ｉ】図５Ｂの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図７Ｊ】図５Ｂの方法に従って図４Ａおよび図４ＢのＮＡＮＤフラッシュメモリデバイスのコア領域におけるポリシリコン層内にアレイソース線構造を形成する際の例示的なステップを示す、図１のＡ−Ａ′などのビット線に沿った断面の部分側面図である。
【図１】
2008538867.tif 000003
【図５Ａ】
2008538867.tif 000004
【図５Ｂ】
2008538867.tif 000005
【図２Ａ】
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【図２Ｂ】
2008538867.tif 000007
【図３Ａ】
2008538867.tif 000008
【図３Ｂ】
2008538867.tif 000009
【図３Ｃ】
2008538867.tif 000010
【図４Ａ】
2008538867.tif 000011
【図４Ｂ】
2008538867.tif 000012
【図６Ａ】
2008538867.tif 000013
【図６Ｂ】
2008538867.tif 000014
【図６Ｃ】
2008538867.tif 000015
【図６Ｄ】
2008538867.tif 000016
【図６Ｅ】
2008538867.tif 000017
【図６Ｆ】
2008538867.tif 000018
【図６Ｇ】
2008538867.tif 000019
【図６Ｈ】
2008538867.tif 000020
【図６Ｉ】
2008538867.tif 000021
【図６Ｊ】
2008538867.tif 000022
【図７Ａ】
2008538867.tif 000023
【図７Ｂ】
2008538867.tif 000024
【図７Ｃ】
2008538867.tif 000025
【図７Ｄ】
2008538867.tif 000026
【図７Ｅ】
2008538867.tif 000027
【図７Ｆ】
2008538867.tif 000028
【図７Ｇ】
2008538867.tif 000029
【図７Ｈ】
2008538867.tif 000030
【図７Ｉ】
2008538867.tif 000031
【図７Ｊ】
2008538867.tif 000032
【手続補正書】
【提出日】平成20年2月22日(2008.2.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＮＡＮＤフラッシュメモリのウェハにアレイソース線構造を製造する方法（５００）であって、
前記ウェハの基板およびＳＴＩの上に多層誘電体−電荷トラップ−誘電体スタックの第１の誘電体層および電荷トラップ層を形成すること（５１０）と、
アレイソース線領域にイオン種を注入して、ソース／ドレイン領域に前記アレイソース線構造を一体化させること（５１２）と、
前記多層誘電体−電荷トラップ−誘電体スタックの前記電荷トラップ層の上に第２の誘電体層を形成し、前記第２の誘電体層の上に高誘電体材料層を形成すること（５１４）と、
前記アレイソース線領域における前記高誘電体材料層および前記多層誘電体−電荷トラップ−誘電体スタックを除去することによって、前記ウェハの前記アレイソース線領域における前記多層誘電体−電荷トラップ−誘電体スタックおよび前記高誘電体材料層に局部相互接続開口を規定すること（５１６）と、
前記ウェハの上にポリシリコン層を形成することによって、前記局部相互接続開口をポリシリコンで充填すること（５１８）と、
前記ポリシリコン層および前記高誘電体材料層を選択的に除去することによって、前記ウェハのビット線接触領域にワード線および選択ドレインゲート構造を、ならびに前記ウェハのソース線領域に選択ソースゲート構造およびソース線構造を同時に規定すること（５２０，５２２）と、
前記ポリシリコン層および前記高誘電体材料層における前記開口を通してイオン種を注入して、前記ウェハの前記ビット線接触領域および前記ソース線領域に前記ソース／ドレイン領域を形成すること（５２２，５２６）とを備え、前記ウェハの前記ソース線領域に形成された前記ソース線構造は、前記選択ソースゲート構造の前記ソース／ドレイン領域と一体化される、方法。
【請求項２】
ＮＡＮＤフラッシュメモリのウェハにアレイソース線構造を製造する方法（５５０）であって、
前記ウェハの基板およびＳＴＩの上に多層誘電体−電荷トラップ−誘電体スタックの第
１の誘電体層および電荷トラップ層を形成すること（５６０）と、
アレイソース線領域にイオン種を注入して、ソース／ドレイン領域に前記アレイソース線構造を一体化させること（５６２）と、
前記多層誘電体−電荷トラップ−誘電体スタックの前記電荷トラップ層の上に第２の誘電体層を形成し、前記第２の誘電体層の上に高誘電体材料層を形成すること（５６４）と、
前記高誘電体材料層の上に第１のポリシリコン層を形成して、周辺領域のゲート酸化物材料を保護すること（５６５）と、
前記アレイソース線領域における前記第１のポリシリコン層、前記高誘電体材料層および前記多層誘電体−電荷トラップ−誘電体スタックを除去することによって、前記ウェハの前記アレイソース線領域における前記多層誘電体−電荷トラップ−誘電体スタック、前記高誘電体材料層および前記第１のポリシリコン層に局部相互接続開口を規定すること（５６６）と、
前記第１のポリシリコン層の上に第２のポリシリコン層を形成することによって、ソース／ドレイン領域に前記アレイソース線構造を相互接続するために使用される前記局部相互接続開口をポリシリコンで概して充填すること（５６８）と、
前記第１および第２のポリシリコン層ならびに前記高誘電体材料層を選択的に除去することによって、前記ウェハのビット線接触領域にワード線および選択ドレインゲート構造を、ならびに前記ウェハのソース線領域に選択ソースゲート構造およびソース線構造を同時に規定すること（５７０，５７２）と、
前記第１および第２のポリシリコン層ならびに前記高誘電体材料層における前記開口を通してイオン種を注入して、前記ウェハの前記ビット線接触領域および前記ソース線領域に前記ソース／ドレイン領域を形成すること（５７２，５７６）とを備え、前記ウェハの前記ソース線領域に形成された前記ソース線構造は、前記選択ソースゲート構造の前記ソース／ドレイン領域と一体化される、方法。
【請求項３】
絶縁層を堆積させることによって、前記ビット線接触領域における前記ゲート構造の側壁上に側壁スペーサを形成し、前記ウェハのソース線領域においてゲートとアレイソース線構造との間を充填すること（５７４）と、
前記ビット線接触領域にアレイイオン種を注入することと、
コア領域におけるポリシリコン層にシリサイド層を形成して、メモリセルゲート、ビット線、ワード線、選択ゲートおよびソース線構造接触部のための導電層を同時に形成することとをさらに備える、請求項２に記載の方法。
【請求項４】
前記高誘電体材料層の上に第１のポリシリコン層を形成して周辺領域のゲート酸化物材料を保護する前に、周辺領域からＯＮＯＡスタックを除去し、周辺領域にゲート酸化物層を形成すること（５６６）をさらに備える、請求項２に記載の方法。
【請求項５】
アレイソース線領域にイオン種を注入してソース／ドレイン領域に前記アレイソース線構造を一体化させること（５７６）は、前記アレイソース線領域にＮ＋イオン種を注入して、中密度ドレイン領域に前記アレイソース線構造を一体化させることを備える、請求項２に記載の方法。
【請求項６】
前記アレイソース線領域に前記イオン種を注入すること（５７６）は、ＶＳＳ注入物マスクを使用して達成されて、中密度ドレイン領域に前記アレイソース線構造を一体化させる、請求項２に記載の方法。
【請求項７】
前記多層誘電体−電荷トラップ−誘電体スタックの上に形成された（５６４）前記高誘電体材料層は、アルミナ、酸化ハフニウムおよびＨｉ−Ｋ材料層のうち１つを備える、請求項２に記載の方法。
【請求項８】
ＮＡＮＤフラッシュメモリ（１００，６０２）のアレイソース線構造（１１２，６３４）であって、
シリコン基板（６０４）の、Ｎ＋が注入されたソース線領域（６１８）を備え、前記ソース線領域（６１８）はソース／ドレイン領域（１０６）に前記アレイソース線構造（１１２，６３４）を相互接続するために使用され、前記アレイソース線構造はさらに、
前記シリコン基板（６０４）の前記ソース線領域（６１８）およびＳＴＩ構造（１３６）の上に形成された多層誘電体−電荷トラップ−誘電体−高誘電体スタック（６２０，６２２）と、
前記多層誘電体−電荷トラップ−誘電体−高誘電体スタック（６２０，６２２）の一部および前記多層スタック（６２０，６２２）の局部相互接続開口（６２６）の上に形成されたポリシリコン層（６２８）と、
ウェハ（６０２）のビット線接触領域（６０５）においてワード線（１３０）および選択ドレインゲート構造（１１６，１２４）に接続し、かつ、前記ウェハ（６０２）のソース線領域（６０６）において選択ソースゲート（１１６）構造およびソース線構造（６３４）に接続するために使用される、前記ポリシリコン層（６２８）に形成された導電性シリサイド接触層（６５４）とを備える、構造。
【請求項９】
前記局部相互接続開口（６２６）内に形成された前記ポリシリコン層（６２８）は、関連付けられる選択ソーストランジスタ（１１６）の中密度ドレイン領域（６４０）に前記アレイソース線構造（１１２，６３４）を相互接続するために使用される、請求項８に記載の構造。
【請求項１０】
前記ポリシリコン層（６２８）は第１および第２のポリシリコン層（７２５，７２８）を備え、前記第１のポリシリコン層（７２５）は高誘電体材料層（６２２，７２２）の上に形成されて、周辺領域のゲート酸化物材料を保護し、前記第１のポリシリコン層（７２５）の上にある前記第２のポリシリコン層（７２８）が形成され、前記ソース／ドレイン領域（１０６）にアレイソース線構造（７３４）を相互接続するために使用される局部相互接続開口（７２６）をポリシリコンで概して充填する、請求項８に記載の構造。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
図１、図２Ａ、図２Ｂおよび図３Ａ〜図３Ｃのアレイソース線ＡＲＶＳＳ１１２の従来のアレイソース線の加工では、ＳＴＩ１３６を通ってＡＲＶＳＳ領域３０６における下にある第２の注入物領域２０８までトレンチまたは開口３２４をエッチングするために局部相互接続（ＬＩ）マスク３２２が典型的には必要とされる。その後、導電性シリサイド層３１６がポリシリコン基板２０４の第２の注入物領域２０８におけるトレンチ開口３２４の底部に形成されて、隣接するビット線１１０の隣接するアレイソース線１１２のセグメント間に局部相互接続部（ＬＩ）１４０を形成する。しかしながら、この局部相互接続部の断絶が従来の方法では一般的であるので、この従来の深さでおよびトレンチの横の側壁にシリサイドを形成することは困難である可能性がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
図５Ｂの方法５５０は、図５Ａの方法５００と同様であり、したがって簡潔にするために再び完全に説明する必要はない。方法５５０にはたとえば、図５Ａのステップ５１４の、周辺のＯＮＯＡスタック（たとえば４２０および４２２）の除去および周辺領域（図示せず）でのゲート酸化物ＧＯＸ層（図示せず）の形成の後に、ステップ５６５において第１の（たとえば薄い）ポリシリコン層を堆積させることがさらに加わる。５６６において、ＶＳＳを形成するためのステップ５１６のエッチングはさらに、第１のポリシリコン層をエッチングすることを備える。５６８において、５１８の洗浄ステップが再び以前のとおりに達成されて自然酸化物を除去するが、ゲート酸化物はここでは周辺領域の第１のポリシリコン層によって覆われかつＨＦリンス剤から保護されているので、周辺のゲート酸化物の喪失はこの発明のこの方法の局面では問題ではない。ポリの理想的な厚さを得るために、ステップ５６８はさらに第１のポリシリコン層の上に第２のポリシリコン層を堆積させることを備える。その後、図５Ｂのステップ５７０〜５８０は以前の図５Ａのステップ５２０〜５４０のとおりに進み、ステップ５７０〜５８０では２つのポリシリコン層が加工され、１つの層と考えられることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
図６Ａはたとえば、標準的なプロセスを使用して、半導体アレイ６０２における基板６０４およびＳＴＩ（たとえば図１および図２Ｂの１３６または図４Ｂの４０９）の上に多層ＯＮＯスタック６２０などの多層誘電体−電荷トラップ−誘電体スタックの第１の酸化物層６１０および窒化物層６１１を形成することを示す。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
図６Ｉでは、５２６に記載したように、アレイＮ＋注入物（ＡＮＩ）６５０が、アレイＮ＋注入（ＡＮＩ）プロセス６５０によって、ＢＬ接触領域（たとえば６０５、６０８）における露出したＢＬ開口６３６を通して与えられる。
【国際調査報告】
2008538867.tif 000033
2008538867.tif 000034