(57)【要約】高精細度マルチメディア・インターフェース回路が、高精細度マルチメディア・インターフェース・エンコーダを使用してデータの複数のチャンネルを生成する。高精細度マルチメディア・インターフェース・エンコーダに接続された出力回路が、高精細度マルチメディア・インターフェース・エンコーダによって生成されたデータから高周波データの複数のチャンネルを生成する。マルチプレクサがサンプリング用のチャンネルを選択し、容量性カプラがマルチプレクサをサンプリング回路に容量性結合する。サンプリング回路は、その高周波データに対応し、かつその高周波データのクロック・レートより低いクロック・レートを有するサンプリングされたデータを生成する。テスト回路が、サンプリングされたデータと高精細度マルチメディア・インターフェース・エンコーダによって生成されたデータを比較する。
2008538824.tif 000002
【特許請求の範囲】
【請求項１】
第１データを生成する高精細度マルチメディア・インターフェース・エンコーダと、
前記高精細度マルチメディア・インターフェース・エンコーダと機能的に接続され、前記第１データから高周波データを生成する出力回路と、
前記出力回路と機能的に接続される容量性カプラと、
前記容量性カプラと機能的に接続され、前記高周波データに対応するサンプリングされたデータを生成するサンプリング回路と、
前記サンプリング回路と機能的に接続され、前記サンプリングされたデータと前記第１データを比較するテスト回路と、
を包含する高精細度マルチメディア・インターフェース回路。
【請求項２】
前記サンプリング回路は、前記高周波データのデータ・レートより低いデータ・レートにおいてサンプリングを行うコンパレータのセットを含む、請求項１に記載の高精細度マルチメディア・インターフェース回路。
【請求項３】
前記サンプリング回路は、前記高周波データのデータ・レートより低いデータ・レートにおいてサンプリングを行うコンパレータのセットおよび前記サンプリングされたデータのデータ・レートをさらに下げる再タイミング回路を含む、請求項１に記載の高精細度マルチメディア・インターフェース回路。
【請求項４】
前記サンプリング回路は、前記高周波データのデータ・レートより低いデータ・レートにおいてサンプリングを行うコンパレータのセットおよび前記サンプリングされたデータをパラレル・データに変換するパラレライザ回路を含む、請求項１に記載の高精細度マルチメディア・インターフェース回路。
【請求項５】
第１データを生成する高精細度マルチメディア・インターフェース・エンコーダと、
前記高精細度マルチメディア・インターフェース・エンコーダと機能的に接続され、前記第１データから高周波データを生成する出力回路と、
前記出力回路と機能的に接続され、前記高周波データに対応し、かつ前記高周波データのクロック・レートより低いクロック・レートを有するサンプリングされたデータを生成するサンプリング回路と、
前記サンプリング回路と機能的に接続され、前記サンプリングされたデータと前記第１データを比較するテスト回路と、
を包含する高精細度マルチメディア・インターフェース回路。
【請求項６】
前記サンプリング回路は、前記高周波データのデータ・レートより低いデータ・レートにおいてサンプリングを行うコンパレータのセットを含む、請求項５に記載の高精細度マルチメディア・インターフェース回路。
【請求項７】
前記サンプリング回路は、前記高周波データのデータ・レートより低いデータ・レートにおいてサンプリングを行うコンパレータのセットおよび前記サンプリングされたデータのデータ・レートをさらに下げる再タイミング回路を含む、請求項５に記載の高精細度マルチメディア・インターフェース回路。
【請求項８】
前記サンプリング回路は、前記高周波データのデータ・レートより低いデータ・レートにおいてサンプリングを行うコンパレータのセットおよび前記サンプリングされたデータをパラレル・データに変換するパラレライザ回路を含む、請求項５に記載の高精細度マルチメディア・インターフェース回路。
【請求項９】
第１データの複数のチャンネルを生成する高精細度マルチメディア・インターフェース・エンコーダと、
前記高精細度マルチメディア・インターフェース・エンコーダと機能的に接続され、前記第１データから高周波データの複数のチャンネルを生成する出力回路と、
前記出力回路と機能的に接続され、サンプリング用のチャンネルを選択するマルチプレクサと、
前記マルチプレクサと機能的に接続される容量性カプラと、
前記容量性カプラと機能的に接続され、前記高周波データに対応し、かつ前記高周波データのクロック・レートより低いクロック・レートを有するサンプリングされたデータを生成するサンプリング回路と、
前記サンプリング回路と機能的に接続され、前記サンプリングされたデータと前記第１データを比較するテスト回路と、
を包含する高精細度マルチメディア・インターフェース回路。
【請求項１０】
前記マルチプレクサは、各信号路内のトランジスタおよび前記トランジスタのゲートとソースにわたって接続される抵抗を含む、請求項９に記載の高精細度マルチメディア・インターフェース回路。
【請求項１１】
前記サンプリング回路は、前記高周波データのデータ・レートより低いデータ・レートにおいてサンプリングを行うコンパレータのセットを含む、請求項９に記載の高精細度マルチメディア・インターフェース回路。
【請求項１２】
前記サンプリング回路は、前記高周波データのデータ・レートより低いデータ・レートにおいてサンプリングを行うコンパレータのセットおよび前記サンプリングされたデータのデータ・レートをさらに下げる再タイミング回路を含む、請求項９に記載の高精細度マルチメディア・インターフェース回路。
【請求項１３】
前記サンプリング回路は、前記高周波データのデータ・レートより低いデータ・レートにおいてサンプリングを行うコンパレータのセットおよび前記サンプリングされたデータをパラレル・データに変換するパラレライザ回路を含む、請求項９に記載の高精細度マルチメディア・インターフェース回路。
【請求項１４】
前記サンプリング回路は、前記高周波データのデータ・レートより低いデータ・レートにおいてサンプリングを行うコンパレータのセットおよび前記コンパレータのセットに対する入力電圧をバイアスするバイアス回路を含む、請求項９に記載の高精細度マルチメディア・インターフェース回路。
【請求項１５】
さらに、前記容量性カプラをプリチャージするプリチャージ初期化回路を包含する、請求項９に記載の高精細度マルチメディア・インターフェース回路。
【請求項１６】
前記容量性カプラはキャパシタのペアである、請求項９に記載の高精細度マルチメディア・インターフェース回路。
【請求項１７】
自動化された迅速なテストを提供するための高精細度マルチメディア・インターフェース回路の送信クロックの適正な位相を選択する方法であって：
（ａ）高精細度マルチメディア・インターフェース回路の送信クロックの第１の位相を選択することと、
（ｂ）ビット・エラー・レートを測定することと、
（ｃ）前記測定されたビット・エラー・レートがゼロの場合に、テストのための適正な位相として高精細度マルチメディア・インターフェース回路の送信クロックの第１の位相を選択することと、
（ｄ）前記測定されたビット・エラー・レートが非ゼロの場合に、高精細度マルチメディア・インターフェース回路の送信クロックの別の位相を選択することと、
（ｅ）新しいビット・エラー・レートを測定することと、
（ｆ）高精細度マルチメディア・インターフェース回路の送信クロックの別の位相を選択することおよび新しいビット・エラー・レートを測定することを、特定の位相選択がゼロ・ビット・エラーをもたらすまで反復することと、
を包含する方法。
【請求項１８】
さらに：
（ｇ）高精細度マルチメディア・インターフェース回路の送信クロックの別の位相を選択することおよび新しいビット・エラー・レートを測定することを、高精細度マルチメディア・インターフェース回路の送信クロックのすべての位相が試行されるまで反復することと、
を包含する、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権情報
本件特許出願は、米国特許法第１１９条の下に、２００５年４月１２日に出願された米国特許出願第６０／６７０，５１５号からの優先権を主張するものである。２００５年４月１２日に出願された米国特許出願第６０／６７０，５１５号の全内容は、参照によりこれに援用される。
【０００２】
本発明は、高精細度マルチメディア・インターフェース集積回路をテストするためのシステムおよび方法に指向されている。より詳細に述べれば、本発明は、静電放電保護の低下をもたらすことなく高い周波数において高精細度マルチメディア・インターフェース集積回路をテストするためのシステムおよび方法に指向されている。
【背景技術】
【０００３】
ディジタル・ビジュアル・インターフェースおよび高精細度マルチメディア・インターフェースは、ソースからグラフィカル・データをいずれかのタイプのディスプレイに送信するための、高速シリアル相互接続標準である。この標準は、非常に低い差動電圧レベルにおいて広範囲のデータ・レートにわたって動作する。インターフェース接続は、高いデータ・レート（２５０Ｍｂ／秒〜１．６５ＧＢ／秒）、低い電圧スイング（８００ｍＶ）、ケーブルおよび接続に帰する信号を伴う反射、および送信機および受信機の製造の間における互換性の問題に起因して比較的短距離に限定される。
【０００４】
図１は、この従来システムの例を図解している。図１においては、ケーブル１０を介してディジタル・ビデオ・ソース２０がディスプレイ・デバイス３０に接続されている。このシステムは、ソース２０とディスプレイ３０の間におけるリンクの確立に特化されたインターフェースを必要とする。
【０００５】
従来のディジタル・ビジュアル・インターフェースおよび／または高精細度マルチメディア・インターフェース・システムの別の例に関して言えば、データ転送システムがポイントＡとポイントＢの間においてデータを順逆方向に送信する。しかしながら、このデータ転送システムは、１つの方向と他の方向で同じ量のデータを送信しない。より詳細に言えば、従来システムにおいて、ポイントＡはポイントＢに２ＧＢ／秒でデータを送信できるが、ポイントＢはポイントＡにわずか１Ｍｂ／秒でデータを送信する。通常、このタイプのシステムは、２つのチャンネルを、すなわち高速ダウンストリーム・データ用に１チャンネル、および低速アップストリーム・データ用に１チャンネルを必要とすることになるか、または双方向データ・ストリームを作り出す単一モード・システムを必要とし、それが付加回路を追加することになる。
【０００６】
それに加えてグラフィック・アプリケーションは、異なるディスプレイ解像度について異なるクロック・レートで動作する。しかしながら、多くのデータ転送アーキテクチャにおいては、データを固定データ・レートで送信することが有益である。この有益性の実現における問題は、コンバータによって、受信された可変レートのデータから実際の送信のための固定されたデータ・レートへの適切な変換、およびその後の、その固定されたレートのデータから可変レートのデータへの損失を伴わない逆変換を提供することである。
【０００７】
ディジタル・ビジュアル・インターフェースおよび／または高精細度マルチメディア・インターフェース・システムの提供において、それらのインターフェースに関連付けされる集積回路は、適切な信号品質が確保されるべくテストされる必要がある。しかもこのテストは、テスト手順が信頼性をもって問題を識別できるように動作速度において行われる必要がある。
【０００８】
ディジタル・ビジュアル・インターフェースおよび／または高精細度マルチメディア・インターフェースに関連する集積回路のテストに関連付けされるいくつかの問題が存在する。より詳細に述べれば、１．６５ＧＨｚ信号のテストに伴う１つの問題は、一般的なディジタル・テスタを使用することである。ギガヘルツ周波数においては、ＣＭＯＳのみのチップを使用して処理、温度、および電圧にわたって高品質信号を作り出すことが困難である。
【０００９】
特に、高精細度マルチメディア・インターフェースの場合には、立ち上がり時間、立ち下がり時間、ジッタ、デューティ・サイクル等に関していくつかの信号品質仕様が満たされなければならない。正常動作が悪影響を受けてはならないことから、信号品質の低下をもたらすいかなるテスト回路出力負荷も最小限に維持されなければならない。
【００１０】
ディジタル・ビジュアル・インターフェースおよび／または高精細度マルチメディア・インターフェースに関連する集積回路のテストに関連付けされる別の問題は、サンプル‐ホールド等の従来的なサンプリングされたデータの多重化回路を使用できないことである。従来的なサンプル多重化回路、すなわち、出力ドライバをテスト回路に接続する回路は、連続時間モードで動作せず、また高い帯域幅も有していない。
【００１１】
さらに、テスト回路は、高速であること、正常動作においてはそれが使用されないために面積が小さいこと、チップの歩留まりが影響を受けないように堅牢であること、および誤りのテスト不合格が生成されないように出力段より高精度であることが満たされなければならない。従来から、テスト回路が高速要件を満たすことができるとすれば、その従来的なテスト回路は、堅牢、小面積、または高精度ではない。
【００１２】
ディジタル・ビジュアル・インターフェースおよび／または高精細度マルチメディア・インターフェースに関連する集積回路のテストに関連付けされるさらに別の問題は、比較的高い外部終端電圧である。高精細度マルチメディア・インターフェースの場合には、終端電圧が３．３Ｖであるが、従来的なチップ供給電圧は１．８Ｖである。さらに、多重化回路は、１．８Ｖのロジックによってコントロールされるのに、３．３Ｖの入力電圧で動作しなければならない。電圧の不一致が多重化回路による出力パッドからの電流の引き込みを生じさせ得ることから、この電圧差が正常な動作およびチップのパワーダウン両方に負の影響を及ぼす可能性がある。また、従来的なテスト回路は、高い電圧場に帰するデバイスの故障を伴うことなく良好な精度で１．８Ｖ回路供給電圧より高いコモンモード電圧を用いて信号を処理することができない。
【００１３】
それに加えて、従来的なテスト回路は、静電放電保護が提供されなければならず、一般にはそれが、その回路の周波数応答を低下させる。高速テスト経路を備えるとき、ゲートがＣＭＯＳデバイスであることから、サンプリング回路に対する出力の信号路内に従来的な多重化回路のゲートを使用することはできない。ＣＭＯＳデバイス・ゲートは、その種の出力パッドに対して抵抗を経由するときにだけ接続されることが可能である。これらの抵抗はテスト回路に静電放電障害を生じること防止するために大きいことから、静電放電保護抵抗は信号の帯域幅を下げる。このように、静電放電問題は、多重化回路のための回路トポロジを制限する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
したがって、正常な回路の振る舞いに対して負の影響を持たないテスト回路が望ましい。加えて、静電放電問題を持たないテスト回路が望ましい。また、面積が小さく、正確であり、かつ堅牢なテスト回路が望ましい。さらに、チップ電源より大きな電圧を有する信号の測定を行うことが可能なテスト回路が望ましい。最後に、アナログの動的信号路の高低の速度機能テストを提供するテスト回路が望ましい。
【課題を解決するための手段】
【００１５】
本発明の１つの態様は、高精細度マルチメディア・インターフェース回路である。この高精細度マルチメディア・インターフェース回路は、第１データを生成する高精細度マルチメディア・インターフェース・エンコーダと、高精細度マルチメディア・インターフェース・エンコーダと機能的に接続され、第１データから高周波データを生成する出力回路と、出力回路と機能的に接続される容量性カプラと、容量性カプラと機能的に接続され、高周波データに対応するサンプリングされたデータを生成するサンプリング回路と、サンプリング回路と機能的に接続され、サンプリングされたデータと第１データを比較するテスト回路と、を包含する。
【００１６】
本発明の別の態様は、高精細度マルチメディア・インターフェース回路である。この高精細度マルチメディア・インターフェース回路は、第１データを生成する高精細度マルチメディア・インターフェース・エンコーダと、高精細度マルチメディア・インターフェース・エンコーダと機能的に接続され、第１データから高周波データを生成する出力回路と、出力回路と機能的に接続され、高周波データに対応し、かつ高周波データのクロック・レートより低いクロック・レートを有するサンプリングされたデータを生成するサンプリング回路と、サンプリング回路と機能的に接続され、サンプリングされたデータと第１データを比較するテスト回路と、を包含する。
【００１７】
本発明のさらに別の態様は、高精細度マルチメディア・インターフェース回路である。この高精細度マルチメディア・インターフェース回路は、第１データの複数のチャンネルを生成する高精細度マルチメディア・インターフェース・エンコーダと、高精細度マルチメディア・インターフェース・エンコーダと機能的に接続され、第１データから高周波データの複数のチャンネルを生成する出力回路と、出力回路と機能的に接続され、サンプリング用のチャンネルを選択するマルチプレクサと、マルチプレクサと機能的に接続される容量性カプラと、容量性カプラと機能的に接続され、高周波データに対応し、かつ高周波データのクロック・レートより低いクロック・レートを有するサンプリングされたデータを生成するサンプリング回路と、サンプリング回路と機能的に接続され、サンプリングされたデータと第１データを比較するテスト回路と、を包含する。
【００１８】
本発明の別の態様は、自動化された迅速なテストを提供するための高精細度マルチメディア・インターフェース回路の送信クロックの適正な位相を選択する方法である。この方法は、高精細度マルチメディア・インターフェース回路の送信クロックの第１の位相を選択することと、ビット・エラー・レートを測定することと、測定されたビット・エラー・レートがゼロの場合に、テストのための適正な位相として高精細度マルチメディア・インターフェース回路の送信クロックの第１の位相を選択することと、測定されたビット・エラー・レートが非ゼロの場合に、高精細度マルチメディア・インターフェース回路の送信クロックの別の位相を選択することと、新しいビット・エラー・レートを測定することと、高精細度マルチメディア・インターフェース回路の送信クロックの別の位相を選択することおよび新しいビット・エラー・レートを測定することを、特定の位相選択がゼロ・ビット・エラーをもたらすまで反復することと、を包含する。
【００１９】
本発明は、多様なコンポーネントおよびコンポーネントの取り合わせ、および多様なステップおよびステップの取り合わせの形式をとることができる。図面は、単に１つまたは複数の好ましい実施態様を例示することを目的としているに過ぎず、本発明を限定することは企図されていない。
【発明を実施するための最良の形態】
【００２０】
次に、好ましい実施態様に関して本発明を説明する。しかしながら、ここで述べる実施態様に本発明を限定する意図がまったくないことは理解されるであろう。意図されていることは、それとは逆に、付随する特許請求の範囲によって定義されるとおりの本発明の精神および範囲の中にすべての代替、変更、および等価物が含まれ得るということの保護である。
【００２１】
本発明の包括的な理解のために図面を参照する。図面内においては、全体を通じて同一または等価の要素に類似の参照番号が使用されている。また、本発明を図解する多様な図面が縮尺に忠実に描かれていないこと、および特定の領域が、本発明の特徴および概念が適正に図解されるように意図的に不釣り合いな形で描かれていることにも注意を要する。
【００２２】
前述したとおり、正常な回路の振る舞いに対して負の影響を持たないテスト回路が望ましい。加えて、静電放電問題を持たないテスト回路が望ましい。また、面積が小さく、正確であり、かつ堅牢なテスト回路が望ましい。さらに、チップ電源より大きな電圧を有する信号の測定を行うことが可能なテスト回路が望ましい。最後に、アナログの動的信号路の高低の速度機能テストを提供するテスト回路が望ましい。
【００２３】
その種のテスト・システムを実現するために、本発明は、以下に述べる組み込みセルフテスト回路を使用し、高い周波数においてディジタル・ビジュアル・インターフェースおよび／または高精細度マルチメディア・インターフェース・チップをテストする。たとえば本発明は、１．６ＧＨｚの最大レートおよび２５ＭＨｚの最小レートにおいてディジタル・ビジュアル・インターフェースおよび／または高精細度マルチメディア・インターフェース・チップのテストを可能にすることができる。
【００２４】
図２は、本発明の概念に従った組み込みセルフテスト回路を伴う高精細度マルチメディア・インターフェースのための集積化チップを図解している。図２に図解されているとおり、集積化チップ１０は、高精細度マルチメディア・インターフェース１００およびセルフテスト回路２００を含む。
【００２５】
高精細度マルチメディア・インターフェース１００は、高精細度マルチメディア・インターフェース・エンコーダ１１０を含み、それがタイミング情報からヘッダ情報を生成し、グラフィック・データの複数のチャンネル、たとえば、データのレッド、グリーン、およびブルーのチャンネルをエンコードする。高精細度マルチメディア・インターフェース・エンコーダ１１０は、さらにそのヘッダ情報をグラフィック・データおよび、必要であれば適切なアイドル・コードとともに、シリアライザ１３０に送信する。シリアライザ１３０は、情報を多重化して固定データ・レートを有するシリアル・データ・ストリームを作成する。
【００２６】
この固定データ・レートを有するシリアル・データ・ストリームは、ドライバ１４０および１５０、および高周波スイッチング回路１８０によってパルス・ストリームに変換される。これらのパルスは、ケーブル（図示せず）を介して供給され、最終的にディスプレイ・デバイス上に表示されるか、または別の電子データ・デバイスによって受信される。それに加えて高精細度マルチメディア・インターフェース１００は、送信位相ロック・ループ回路１２０を含む。
【００２７】
前述したとおり、集積化チップ１０はセルフテスト回路２００を含む。セルフテスト回路２００は、テスト回路２１０、多重化回路２３０、およびサンプリング回路２２０を含む。サンプリング回路２２０は、高い帯域幅の動作、堅牢性、高精度、チップ１０の電圧源を超える電圧を有する信号を測定する能力、およびチップ１０上における小さいフットプリントを提供する。
【００２８】
多重化回路２３０は、より詳細に図４に実例が出ている。多重化回路２３０は、信号路のための高い帯域幅、テスト・モードにないときの高インピーダンス、出力パッドの低負荷、チップ１０の電圧源に関する高い入力電圧許容度、および良好な静電放電保護を提供する。
【００２９】
図４に図解されているとおり、多重化回路２３０は、多重化回路２３０がオフのときに高インピーダンスを提供する。より詳細に言えば、ＰＭＯＳトランジスタ２３９０および２３９５のゲートからＰＭＯＳトランジスタ２３９０および２３９５の入力端子までのそれぞれの抵抗２３９６および２３９７が、トランジスタ２３４０および２３２０がオフのときにＰＭＯＳ  Ｖｇｓをゼロに設定することになる。抵抗２３９６および２３９７が信号路内にないことから、抵抗２３９６および２３９７を大きくしてテスト・モードの間における電流の引き込みを最小化すること、および優れた静電放電保護をゲートに提供することがともに可能になる。
【００３０】
ＮＭＯＳトランジスタ２３４０および２３２０がオンのときは、大きな抵抗２３９６および２３９７を流れる非常に小さいデバイス電流が、Ｖｇｓ＝３．０Ｖ（チップ出力パッドにおけるコモンモード電圧）を伴ってＰＭＯＳトランジスタ２３９０および２３９５をオンにする。ＰＭＯＳトランジスタ２３９０および２３９５のオン抵抗は、小さい３．３ＶのＰＭＯＳデバイスが使用される場合であっても、大きなＰＭＯＳ  Ｖｇｓに起因して非常に小さい。ここで注意を要するが、３．３Ｖデバイスは、１．８Ｖデバイスと比較すると、より大きなＶｔおよびより大きなゲート長を有し、それらはいずれも与えられたバイアス状態についてドレイン‐ソース抵抗を増加する。抵抗によって提供される大きなＰＭＯＳ  Ｖｇｓは、それらの問題を打ち消す。したがって、信号帯域幅が影響されない。
【００３１】
さらに、出力電圧レベルが、小さいＮＭＯＳデバイス電流によってわずかしか影響を受けないことにも注意を要する。ＰＭＯＳトランジスタのソース拡散だけが出力パッドに直接接続されていることからＰＭＯＳトランジスタが静電放電から保護され、結局、多重化回路２３０が静電放電から保護されることになる。
【００３２】
さらにまた、サンプリング回路２２０が、多重化回路２３０内のＰＭＯＳトランジスタによって静電放電事象から保護されることにも注意を要する。使用されている小さいＰＭＯＳトランジスタが出力パッドに負荷を掛けないため、正常な高速動作が影響を受けない。
【００３３】
図２に図解されているとおり、多重化回路２３０からの出力電圧は、キャパシタ２２３および２２２によってサンプリング回路２２０と容量性結合される。この容量性結合は、多重化回路２３０を通る出力段の電流負荷を防止し、最適サンプリング・レベルにおけるコンパレータのバイアス、および信号路の周波数および電圧測定精度の最大化を可能にする。また、これらのキャパシタは、比較的高い入力電圧から能動回路を保護する。
【００３４】
図２に図解されているとおり、サンプリング回路２２０は、高精細度マルチメディア・インターフェース１００のデータ・レートより低いデータ・レートにおいてサンプリングを行うコンパレータのセット２２４を使用する。コンパレータのセット２２４のサンプリングは、送信位相ロック・ループ回路１２０から受信されるタイミング・クロックに従ってクロック位相選択回路２２９によってコントロールされる。コンパレータのセット２２４からの出力はパラレライザ２２５に供給され、テスト回路２１０に供給される前にシリアル・データがパラレル・データに変換される。
【００３５】
図３は、サンプリング回路２２０のより詳細な図解を提供する。図３に図解されているとおり、多重化回路２３０からの出力電圧は、キャパシタ２２３１および２２３２によってサンプリング回路２２０に容量性結合される。この容量性結合は、多重化回路２３０を通る出力段の電流負荷を防止し、最適サンプリング・レベルにおけるコンパレータのバイアス、および信号路の周波数および電圧測定精度の最大化を可能にする。
【００３６】
キャパシタ２２３１および２２３２が比較的大きい（オン‐チップ・キャパシタンスという意味において）ことから、入力キャパシタ２２３１および２２３２にわたる適正な電圧降下を得るために相当な初期化時間が必要になる。大きな充電時間は、テスト時間の増加に起因する費用の増加に通じる。低インピーダンスのプリチャージ回路２２８が使用されて、適正な電荷がキャパシタ２２３１および２２３２上に迅速に置かれる。
【００３７】
サンプリング回路２２０は、高精細度マルチメディア・インターフェース１００のデータ・レートより低いデータ・レートにおいてサンプリングを行うコンパレータ（２２４１、２２４２、２２４３、および２２４４）のセットを使用する。コンパレータ（２２４１、２２４２、２２４３、および２２４４）のセットは、ＤＣバイアス回路２２６によってバイアスされている。コンパレータ（２２４１、２２４２、２２４３、および２２４４）のセットのサンプリングは、送信位相ロック・ループ回路１２０から受信されるデータに従ってクロック位相選択回路２２９によってコントロールされる。コンパレータ（２２４１、２２４２、２２４３、および２２４４）のセットからの出力は、再タイミング回路２２４５によって再タイミング設定された後にデータがパラレライザ２２５に供給され、それがシリアル・データをパラレル・データに変換した後にテスト回路２１０に供給する。
【００３８】
サンプリング回路２２０は、比較的大きな（したがって、遅い）入力デバイスを使用し、コンパレータ入力における低いノイズおよび低いオフセット電圧を通じて測定精度を提供することを可能にする。比較的遅いサンプリング速度は、単純な、低電力回路をコンパレータのために使用することも可能にする。これが、使用される面積を最小化する。ここで注意を要するが、データがテスト回路に渡されるクロック・レートは、再タイミング回路によってさらに下げられる。たとえば、再タイミング回路は、データがテスト回路に渡されるクロック・レートを送信データ・レートの１／２０に下げることができる。クロック・レートを下げることは、テスト・ロジックの面積を縮小し（負荷の軽減に帰する小さいゲート）、かつロジック・ブロックのレイアウトおよび合成を容易にする。
【００３９】
一方、テスト回路２１０は、テストの自動化、テストの完全性、およびシリアライザ段および送信出力デバイスの両方、およびテスト回路自体に関連付けされる可変信号路遅延補償を提供する。テスト回路２１０はまた、高レベルのアナログ機能テストも実行する。さらにテスト回路２１０は、ソースとシンクの間における送信チャンネルをテストし、良好／非良好信号の決定を提供することができる。
【００４０】
図２に図解されているとおり、サンプリング回路２２０からの出力は、テスト回路２１０内のバッファ２１５に供給される。テスト回路２１０はまた、パターン発生器２１１も含み、それが送信位相ロック・ループ回路１２０から受信されたデータに従ってテスト・パターンを生成する。このテスト・パターンは、バッファ２１３および高精細度マルチメディア・インターフェース・エンコーダ１１０に供給される。
【００４１】
バッファ２１３内のパターンは、パターン比較回路２１４によってバッファ２１５内のパターンと比較される。この比較の結果は、有限状態機械コントロール・ロジック・ブロック２１２に供給される。コントロール有限状態機械コントロール・ロジック・ブロック２１２は、高精細度マルチメディア・インターフェース・エンコーダ１１０、パターン発生器２１１、およびクロック位相選択回路２２９にコントロール信号を提供する。
【００４２】
前述したとおり、従来から送信機のテストは、電圧レベル、高速（すなわち、波形の遷移レートおよび小さい時間期間）、およびアナログ送信回路内における信号路遅延内の変動に起因して困難である。それに加えて、前述したとおり、いかなるテスト回路もチップの測定または正常動作を危険にさらしてはならない。これらの理由から、一般にテストが、特殊な外部テスト回路を用いて、すなわちテスタ・カード上のテスト負荷に接続されるケーブルを用いて達成されている。
【００４３】
動作がクロック信号に基づいていないあらゆるアナログ回路では、伝播時間が、処理、温度、および電圧の関数になる。製造環境においては、テスト電圧が、従来から最悪の場合を考慮した状態に設定されているが、温度およびデバイス特性は広く変化し得る。これらのファクタは、信号路の遅延に広い変動を導く。さらにここで注意する必要があるが、チャンネル間における系統的な遅延は、あらかじめ決定されるサンプリング位相の選択に負の影響をもたらすおそれがある。従来から、サンプリング回路に供給するテスタ・サンプリング・クロックのタイミングを変更するべくテスト・ルーチンが記述されてきた。しかしながら、これはテスト時間を増加させる。
【００４４】
本発明は、テストのために送信クロックの複数の位相を使用することを提供し、同一のクロックがデータの送信に使用される。テスト・ロジックは、各テストのために異なる位相を自動的に選択し、送信テストを複数回にわたって実行する。単一位相がテスト合格評価基準に使用可能であるか、または複数の良好なテスト位相が使用可能であるかのいずれかになる。複数の良好な位相についてテストを行うことは、「新たな事実」の決定によって信号品質のより良好な測定を提供する。この「新事実」の測定は、送信チャンネルにわたって送信される信号の品質を決定する質的テストである。
【００４５】
本発明はまた、異なるテスト・パターンの使用によってテストの完全性も提供する。すべて「１」に続くすべて「０」のパターンは、緩やかに変化する信号の生成に使用可能であり、出力電圧レベルの正確な測定を可能にする。これは、高精細度マルチメディア・インターフェースのテストの適応性およびトラブル‐シューティングのためのチップのテストにも使用可能なパターンである。擬似ランダム・ビット・シーケンス・パターンは、アナログ・パス内のデータ依存問題のためのテストを可能にする。プログラマブル・パターンは、最悪の場合を考慮した回路の振る舞いをもたらすパターンを使用した送信機のテストを可能にし、それもまた良好なテスト・カバレッジを提供する。
【００４６】
さらに本発明は、アナログ動的信号路およびそれに加えてディジタル・ロジックの一部の迅速な機能テストを提供する。位相ロック・ループ、シリアライザのパス、バンドギャップ、プリドライバ段、送信出力回路、電流基準、および高精細度マルチメディア・インターフェース・エンコーダの適正な動作がすべてテストされる。終端抵抗がチップに外付けの場合には、結合線もまたテストされる。本発明は、チップ・データ入力と送信されたデータを比較することによって完全なチップ機能をチェックできる。ここで注意を要するが、この機能テストは、種々の速度において実行できる。すなわち、広い動作周波数範囲をカバーするチップが、最低速動作周波数において不適当な回路動作を実現することがあるため、最低速度においてこの機能テストを実行することができる。
【００４７】
本発明によって実行されるテストは、図２のコントロール有限状態機械２１２内において実行される。コントロール有限状態機械２１２は、テスト・パターンを選択させることによってテストを初期化する。高精細度マルチメディア・インターフェース・エンコーダ１１０が、入力としてそのテスト・パターンを使用するべく設定され、ビットがエンコードありまたはエンコードなしに設定される。高精細度マルチメディア・インターフェース・エンコーダ１１０は、シリアライザ１３０に対して出力し、それが、アナログ送信チャンネルおよびバッファ２１３にシリアル・データを提供する。このとき、１つの良好なクロック位相または複数のクロック位相がテストされる場合、およびまれに生じるエラーについてチェックするべくテストが複数回にわたって反復される場合に、比較されるビットの数が選択される。
【００４８】
テストが開始すると、すべてのデータ・チャンネル上にデータがはき出される。各チャンネルは、連続的な態様で、すなわち一度に１つのチャンネルが分析される。適切な多重化回路２３０が選択され、関連するデータ・チャンネルがサンプリング回路２２０に供給される。同時にテスト・ロジックが位相を送信クロックの１つに選択し、それがサンプリング回路２２０に供給される。この送信クロックが使用されて、送信クロックのレートの１／４の４つのサンプリング・クロックが生成される。各クロックは異なる位相を有し、サンプリング・コンパレータ２２４を連続的にクロックするために使用される。
【００４９】
本発明の１つの実施態様においては、各コンパレータ出力を共通クロック位相にタイミングし直し、データをさらに送信レートの１／２０にタイミングし直すことができる。結果として（１／Ｍの送信レートにおいて）得られるＭビットのデータがバッファ２１５に供給される。バッファ２１５の内容は、高精細度マルチメディア・インターフェース・エンコーダ１１０によって供給されたとおりのオリジナルの送信済みデータ・ストリームを含むバッファ２１３の内容と自動的に比較される。可変のタイミング遅延、再タイミング遅延、およびバッファ２１３のテスト・データの読み取りと比較したときのバッファ２１５の読み取りにおける遅延が存在し得ることから、パターン比較回路２１４は、偽データ比較が防止されてビット・パターンが比較できるように、これらの遅延を自動的に補償して２つのパターンを整列させる。より詳細に述べれば、パターン比較回路２１４は、２つのバッファ（２１５および２１３）の内容を比較し、それらが整合しない場合に、サンプリングされたデータ（バッファ２１５）をシフトして比較を反復する。この比較プロセスは、データの整合があるまで、または最大試行数に到達するまで反復される。
【００５０】
さらにここで注意する必要があるが、サンプリング回路は、送信クロックの位相１を最初に受信する。そのほかの位相は、その後、連続して逐次態様でテストされる。テスト合格信号を提供する位相が、レジスタ内にストアされる。テスト評価基準は、１つの良好な位相（２つのバッファ（２１５および２１３）の内容が整合する位相）が見つかること、または複数の良好な位相が見つかることとすることができる。
【００５１】
またここで注意する必要があるが、複数の良好な位相（使用される位相について、サンプリングされたデータ（バッファ２１５）が送信されたデータ（バッファ２１３）と整合する）をテスト評価基準に使用することは、新たな事実の評価を提供する。個々のデータ比較において生じたエラーの数がレジスタ内にストアされる。この情報は、システム・レベルにおけるビット・エラー・レート・テストとして使用することが可能である。
【００５２】
動作において、本発明は、高精細度マルチメディア・インターフェース・エンコーダ１１０に対する入力が、正常データ入力とテスト回路２１０のパターン生成ロジックの間において多重化されることを可能にする。テスト回路２１０のパターン生成ロジックは、擬似ランダム・ビット・シーケンス・データまたはレジスタからのデータのいずれかを、実行されているテストに応じて出力できる。高精細度マルチメディア・インターフェース・エンコーダ１１０は、望ましい場合にエンコードされていないデータが送信できるようにバイパスされることが可能である。高精細度マルチメディア・インターフェース・エンコーダ１１０の出力は、最高で１．６ＧＨｚのシリアル・データ・ストリームにシリアル化される。このシリアル・データ・ストリームは、負荷を駆動する差動電流に変換される。
【００５３】
サンプリング回路は、送信機出力をサンプリングし、テスト回路用にデータを整える。テスト回路は、サンプリング回路からのデータを特性レート・クロック（１×クロック）に再タイミング設定する。このデータが、アナログ・シリアライザに入力されたデータと比較される。回復されたデータ・ビットは、パターン整合が見つかるまで自動的に時間シフトされる。ゼロ・ビット・エラーをもたらす時間シフトが見つけられなかった場合には、ロジックが、アナログ・データ・サンプラ用に別のサンプリング位相を選択することになる。
【００５４】
従来的な高精細度マルチメディア・インターフェース信号が３．３ボルトを基準にすることから、出力を直接サンプリングすることはできない。サンプリングを提供するために本発明は、キャパシタを使用してサンプリング回路にその電圧を容量性結合する。前述したとおり、ＤＣバイアス電流が使用されてサンプリング・コンパレータが最適ＤＣバイアス・レベルにバイアスされる。キャパシタが比較的大きい（オン‐チップ・キャパシタンスという意味において）ことから、入力キャパシタにわたる適正な電圧降下を得るために相当な初期化時間が必要になる。大きな充電時間は、テスト時間の増加に起因する費用の増加に通じる。低インピーダンスを伴うプリチャージ回路が使用されて、適正な電荷がキャパシタ上に迅速に置かれる。
【００５５】
チャンネル間の選択にアナログ多重化が使用される。１つの実施態様においては、５×（特性レートの５倍）送信クロックが４相２．５×クロックに分割される。これは、４つのコンパレータを使用してシリアル・データ送信レートの１／４（特性クロックの２．５倍）においてデータがサンプリングされることを可能にし、コンパレータの速度要件を単純化するとともに、各サンプリング・ブランチ内においてタイミング・マージンを４倍に増加させる。
【００５６】
テスト回路のアナログ・サンプリング部分内の可変時間遅延に起因して、送信位相ロック・ループから到来するクロックの位相を変化させる必要がある。自動化された迅速なテストを実現するため、適正な送信クロック位相が、位相１から開始してビット・エラー・レートを測定することによって自動的に選択される。位相１がゼロ・ビット・エラーをもたらさない場合には、位相２が選択される。この自動位相選択は、特定の位相選択がゼロ・ビット・エラーをもたらすか、すべての位相が試行されるまで続けられる。
【００５７】
以上、本発明を、その好ましい実施態様を参照して詳しく示し、説明してきたが、付随する特許請求の範囲によって定義されるとおりの本発明の精神および範囲から逸脱することなく形式および詳細における多様な変更がなされ得ることは、当業者に理解されるであろう。
【図面の簡単な説明】
【００５８】
【図１】従来技術のディジタル・ビデオ・データ・ソース／ディスプレイ・システムを図解した説明図である。
【図２】本発明の概念に従った組み込みセルフテスト回路を伴う高精細度マルチメディア・インターフェースのための集積化されたチップを図解した説明図である。
【図３】本発明の概念に従った高精細度マルチメディア・インターフェースのための集積化されたチップ上の組み込みセルフテスト回路用のサンプリング回路を図解した説明図である。
【図４】本発明の概念に従った多重化回路を図解した説明図である。
【符号の説明】
【００５９】
１０  ケーブル，集積化チップ，チップ、２０  ディジタル・ビデオ・ソース，ソース、３０  ディスプレイ・デバイス，ディスプレイ、１００  高精細度マルチメディア・インターフェース、１１０  高精細度マルチメディア・インターフェース・エンコーダ、１２０  送信位相ロック・ループ回路、１３０  シリアライザ、１４０  ドライバ、１５０  ドライバ、１８０  高周波スイッチング回路、２００  セルフテスト回路、２１０  テスト回路、２１１  パターン発生器、２１２  有限状態機械コントロール・ロジック・ブロック，コントロール有限状態機械、２１３  バッファ、２１４  パターン比較回路、２１５  バッファ、２２０  サンプリング回路、２２２  キャパシタ、２２３  キャパシタ、２２４  コンパレータのセット，サンプリング・コンパレータ、２２５  パラレライザ、２２６  ＤＣバイアス回路、２２８  プリチャージ回路、２２９  クロック位相選択回路、２３０  多重化回路、２２３１  キャパシタ、２２３２  キャパシタ、２２４１  コンパレータ、２２４２  コンパレータ、２２４３  コンパレータ、２２４４  コンパレータ、２２４５  再タイミング回路、２３４０  トランジスタ，ＮＭＯＳトランジスタ、２３２０  トランジスタ，ＮＭＯＳトランジスタ、２３９０  ＰＭＯＳトランジスタ、２３９２  抵抗、２３９５  ＰＭＯＳトランジスタ、２３９７  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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