(57)【要約】  入力信号の少なくとも３つのステートをデコードするための三値デコーダおよび方法が提供される。三ステートデコーダおよび方法の一例は、スレッショルド値を使用することなく、および／または三ステート検出のためにスレッショルド値を比較するための中間レール値に三ステート入力信号を変換することなく、製品、プロセス、温度または電源レベルの変動にあまり従属することなく、入力信号のデコーディングを容易にできる。例示の三値デコーダ回路は、スイッチ回路４０２と、フィードバックループ４０４と、シーケンス検出器４０６とを備える。スイッチ回路４０２は、オプションの電流制限抵抗器を備えた、プルアップスイッチＭＰと、プルダウンスイッチＭＮとを備え、フィードバックループ４０４のフリップフロップ４０８の出力Ｑによって制御され、シーケンスデコーダ４０６に三ステート入力信号のサンプリングされたシーケンスを提供するようなっている。シーケンスデコーダ４０６は、サンプリング周期中に三ステート入力信号の少なくとも２つのサンプルを検出することにより三ステート入力信号を２ビットデジタル信号にデコードするようになっている。
2008502232.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をサンプリングするようになっているスイッチ回路と、
該スイッチ回路を制御するようになっているフィードバックループと、
デジタル出力信号を発生するように、サンプリングされたシーケンスをデコードするためのシーケンス検出器とを備えた、入力信号をデコードするようになっている三値デコーダ回路。
【請求項２】
前記スイッチ回路が、制御可能なプルアップスイッチと、制御可能なプルダウンスイッチとを備える、請求項１記載の三値デコーダ回路。
【請求項３】
前記プルアップスイッチおよび前記プルダウンスイッチが電流制限抵抗器と共に構成されている、請求項２記載の三値デコーダ回路。
【請求項４】
前記プルアップスイッチが、ＰＮＰをベースとするＦＥＴトランジスタを備え、前記プルダウンスイッチが、ＮＰＮをベースとするＦＥＴトランジスタを備える、請求項２または３記載の三値デコーダ回路。
【請求項５】
前記フィードバックループが、前記サンプリングされたシーケンスを発生するようになっているフリップフロップデバイスを備える、請求項１〜４のうちのいずれかに記載の三値デコーダ回路。
【請求項６】
前記フィードバックループが、エッジトリガーされる遅延フリップフロップデバイスを備える、請求項５記載の三値デコーダ回路。
【請求項７】
前記フリップフロップデバイスが、前記スイッチ回路の前記制御可能なプルアップスイッチおよび前記制御可能なプルダウンスイッチの作動をイネーブルするための出力信号を発生するようになっている、請求項２と請求項５または請求項２と請求項６記載の三値デコーダ回路。
【請求項８】
前記シーケンス検出器が、前記サンプリングされたシーケンスをデコードするための複数のロジックデバイスを備える、請求項１〜７のうちのいずれかに記載の三値デコーダ回路。
【請求項９】
前記シーケンス検出器が、
サンプル信号を受信すると共に、少なくとも２つの遅延された出力信号を発生するための第１フリップフロップデバイスおよび第２フリップフロップデバイスと、
２ビットのデジタル信号を発生するようになっているホールドメモリロジック回路と、
前記ホールドメモリロジック回路をクロック制御するための有効信号を発生すると共に、前記ホールドメモリ回路にロジックサンプル信号を提供するようになっている有効ロジック回路とを備えた、請求項８記載の三値デコーダ回路。
【請求項１０】
前記ホールドメモリ回路が、「ゼロ」ステートの検出をするようになっている第３フリップフロップと、「１」ステートの検出をするようになっている第４フリップフロップとを備えた、請求項９記載の三値デコーダ回路。
【請求項１１】
前記有効ロジック回路が、前記サンプル信号および前記少なくとも２つの遅延された出力信号をサンプリングするようになっているＮＯＲゲートと、ＡＮＤゲートと、一対のＸＯＲゲートと、前記ＸＯＲゲートの対から出力信号を受信するためのＡＮＤゲートと、前記ＮＯＲゲート、前記ＡＮＤゲートおよび前記ＸＯＲゲートの対からの出力信号を受信するようになっているＯＲゲートとを備えた、請求項９または１０記載の三値デコーダ回路。
【請求項１２】
前記シーケンス検出器が、エラーフィルタリング機能を提供するための第５フリップフロップデバイスを備え、前記第５フリップフロップデバイスが、前記第２フリップフロップデバイスからの遅延された出力信号を受信し、遅延された第３出力信号を提供するようになっている、請求項１０記載の三値デコーダ回路。
【請求項１３】
一対の制御可能なスイッチを含むスイッチ回路と、
前記スイッチの対を制御し、サンプリングシーケンスを提供するようになっているフィードバックループと、
前記サンプリングシーケンスをデコードし、２ビットデジタル出力信号を発生するようになっているシーケンス検出器と、を含み三値入力信号をデコードするようになっている三値デコーダ回路、を含むアナログ−デジタルコンバータ回路。
【請求項１４】
スイッチ回路を介して３ステート信号を受信するステップと、
前記３ステート信号をサンプリングするように、フィードバックループを通して前記スイッチ回路を制御するステップと、
前記フィードバックループから遅延されたサンプル信号を発生するステップと、
シーケンス検出器において、少なくとも２つの遅延されたサンプル信号をデコードし、前記３ステート信号に対するロジック値を決定するステップとを備える、３ステート信号をデコードするための方法。
【請求項１５】
前記遅延されたサンプルを発生する前記ステップが、エッジトリガーされるＤフリップフロップにより、前記３ステート信号をサンプリングすることを含む、請求項１４記載の方法。
【請求項１６】
前記デコーディングするステップが、有効信号を発生し、そして前記３ステート信号をデコードするためのホールドメモリ機能を提供する、請求項１４または１５記載の方法。
【請求項１７】
前記デコードするステップが、前記シーケンス検出器において、少なくとも３つの遅延されたサンプル信号をデコードすることを含む、請求項１４〜１６のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサンプリング回路に関し、より詳細には、入力信号の少なくとも３つのステートをデコードするための三値デコーダ回路および方法に関する。
【背景技術】
【０００２】
種々の電子システムおよび製品で使用するための、改良されたデジタルシステムに対する要求が続いた結果、かかるデジタルシステムに対する条件がより厳しくなった。例えば最新のデジタルシステムは、高いフレキシビリティと信頼性を有していなければならず、更に、より低い給電レベルおよびより高いノイズマージンを必要とすることが期待されている。デジタルチップまたはデバイス上の利用可能なターミナルピンの数により、デジタルシステムの機能が制限されていることが多い。代表的なデジタルシステムでは、各信号ピンは２つの論理値、すなわち論理「０」値と、論理「１」値を示す。機能を高めるには、論理値「Ｚ」が割り当てられた高インピーダンスステート、すなわち三ステートが導入され、よってかかる「Ｚ」値のステートを検出するためには三値または三ステートデコーダ回路を使用しなければならない。
【０００３】
現在の三値デコーダ回路は、一般に２つのスレッショルド値を使用し、三ステート入力信号を中間レール値にし、三ステート入力信号と２つのスレッショルド値と比較することに依存している。例えば図１を参照すると、従来の三ステートデコーダ回路１００は一対の入力バッファＢＵＦ１およびＢＵＦ２と、デジタル条件調節回路１０２とを備える。入力バッファＢＵＦ１およびＢＵＦ２は、抵抗分圧回路の間、更に正のレール電源電圧ＶＤＤとアース電圧ＧＮＤとの間に結合された入力ピンＳＩＧＮＡＬＩＮで三ステート入力信号を受信し、例えばＶＤＤの０.３とＶＤＤの０.７である上方スレッショルドおよび下方スレッショルドを提供するようになっている。デジタル条件調節回路１０２は、入力バッファＢＵＦ１およびＢＵＦ２から出力信号Ｎ１およびＮ２を受信し、出力信号ＯＵＴ１およびＯＵＴ２を発生するようになっている。図２を参照すると、この図には現在の三ステートデコーダ回路２００の別の例が示されている。デコーダ回路２００は、デコーダ回路１００に類似するが、入力バッファＢＵＦ１およびＢＵＦ２がそれぞれコンパレータＣＯＭＰ１およびＣＯＭＰ２に置き換えられており、更に抵抗器Ｒ３、Ｒ４およびＲ５を含む基準分圧回路が設けられている点が異なる。基準分圧回路は、例えばＶＤＤの０.３である上方スレッショルド値と、ＶＤＤの０.７である下方スレッショルド値を発生するようになっている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
双方のデコーダ回路１００および２００では、中間レール値（ＶＤＤ／２）に対して選択された値および２つのスレッショルド値は、正しく機能するためには高精度を必要とする。例えば図３を参照すると、入力ピンＳＩＧＮＡＬＩＮでの三ステート入力信号の比較および検出を容易にするための検出マージンを示す図は、（「Ｚ」ステートを示す）中間レール値ＶＤＤ／２に対する変動マージンは、上方スレッショルド値および下方スレッショルド値に対するマージンと比較して相対的に小さいので、より高い精度を必要とする。この精度は、種々の部品のマッチングだけでなく、プロセス、温度および電源のばらつきによっても影響される。例えば抵抗器の不整合、コンパレータのオフセットまたはその他の同様な障害により、高精度を得ることが困難となり得る。更に、小パワー用途に対して電源をスケールダウンするにつれ、スレッショルド値およびそれに対応するマージンは更に縮小するが、まだ、より高い精度が必要である。
【課題を解決するための手段】
【０００５】
本発明の種々の態様によれば、入力信号の少なくとも３つの論理値をデコードするための三値デコーダおよび方法が提供される。三値デコーダおよび方法の一例は、スレッショルド値を使用することなく、および／または三ステート検出のために三ステート入力信号を中間レール値に変換することなく、製品、プロセス、電源レベルまたは温度の変動にあまり依存することなく、入力信号のデコードを容易にできる。
【０００６】
一実施例によれば、三値デコーダの一例は、スイッチ回路と、フィードバックループと、シーケンス検出器とを備える。スイッチ回路の一例はサンプリング周期中に三ステート入力信号のうちの少なくとも２つのサンプルを検出することにより、三ステート入力信号を２ビットのデジタル信号にデコードするようになっているシーケンス検出器により、フィードバックループによる制御を通した三ステート入力信号のサンプリングを容易にするようになっている。
【０００７】
一実施例によれば、スイッチ回路は電流制限抵抗器と共に、または電流制限抵抗器を用いることなく構成できる制御可能なプルアップおよびプルダウンスイッチを備えるが、フィードバックループは、代表的なサンプリングシーケンスを提供するように、一度に１つずつ、プルアップスイッチおよびプルダウンスイッチをイネーブルするようになっているフリップフロップデバイスを含むことができる。シーケンス検出器の一例は、サンプリングシーケンスを２ビットのデジタル信号にデコードするための種々のロジックコンフィギュレーションを含むことができる。
【０００８】
追加的実施例によれば、シーケンス検出器の一例はサンプリング周期中に３ステート入力信号のうちの３つ以上のサンプルを検出し、更に信頼性を高め、および／または誤りフィルタリングを行うように構成できる。
【実施例】
【０００９】
種々の機能上の部品に関連して、本発明について説明する。かかる機能部品は、指定された機能を実行するようになっている任意の数のハードウェア部品によって実現できると理解すべきである。例えば本発明は、種々の集積部品、例えば種々の電気デバイスを備えたバッファ、電流ミラーおよびロジックデバイスを使用でき、電気デバイスは例えば抵抗器、トランジスタ、ダイオード等を備え、これらデバイスの値は意図する用途に対して適当に設定できる。更に本発明は、任意の数のデジタルアプリケーションまたはアナログアプリケーションで実現できる。しかしながら、説明のために本明細書ではアナログ−デジタルコンバータ（ＡＤＣ）またはデジタル−アナログコンバータ（ＤＡＣ）で使用できるようなデコーダ回路に関連して、本発明の実施例について説明する。更に、種々の部品を回路内の他の部品に適当に結合または接続できるが、かかる接続および結合は部品間の直接的な接続または両者の間に位置する他の部品およびデバイスを介した接続によって実現できる。
【００１０】
本発明の種々の態様によれば、入力信号の少なくとも３つの値をデコードするための三値デコーダおよび方法が提供される。三値デコーダおよび方法の一例は、スレッショルド値を使用することなく、および／または三ステート検出のためにスレッショルド値を比較するための中間レール値に三ステート入力信号を変換することなく、製品、プロセス、温度または電源レベルの変動にあまり従属することなく、入力信号のデコーディングを容易にできる。三ステートデコーダ回路の一例は、アナログ−デジタルコンバータ（ＡＤＣ）、デジタル−アナログコンバータ（ＤＡＣ）または三ステートデコーダを利用できる他の任意のアプリケーション内に構成できる。
【００１１】
一実施例に係わる図４を参照すると、三値デコーダ回路の一例４００は、スイッチ回路４０２と、フィードバックループ４０４と、シーケンス検出器４０６とを備える。スイッチ回路４０２は三ステート入力信号を２ビットのデジタル信号にデコードするようになっているシーケンス検出器４０６と共に、フィードバックループ４０４による制御を介し、入力ターミナルＳＩＧＮＡＬＩＮでの三ステート入力信号のサンプリングを容易にするようになっている。
【００１２】
一実施例によれば、スイッチ回路４０２は上部電源レールＶＤＤとアースとの間にインバータ状の構造に構成された、制御可能なプルアップスイッチＭＰと、制御可能なプルダウンスイッチＭＮとを備える。これらスイッチＭＰおよびＭＮは例えばＦＥＴ（電界効果型トランジスタ）に基づくデバイスを含むことができ、この場合のトランジスタデバイスＭＰおよびＭＮのソースターミナルは、電源レールＶＤＤおよびグランドにそれぞれ結合され、それぞれのドレインターミナルは入力ターミナルＳＩＧＮＡＬＩＮに結合されている。スイッチＭＰおよびＭＮは、トランジスタに基づくデバイスの他に、スイッチング機能を奏するように構成された他の任意のデバイスまたは部品を含むことができる。
【００１３】
スイッチＭＰおよびＭＮは、例えば入力ターミナルＳＩＧＮＡＬＩＮで受信される三ステート入力信号をオーバーパワーにしないように適当に構成されている。これらスイッチＭＰおよびＭＮは、ドライブ能力が小さい微弱デバイスとして構成できる。別の実施例によれば、これらスイッチをより小さいドライブ能力を有する微弱デバイスとして構成する代わりに、スイッチ回路４０２を電流制限抵抗器として構成することもできる。例えば図５を参照すると、スイッチ回路５０２はスイッチＭＰおよびＭＮと共に構成される電流制限抵抗器Ｒ２およびＲ１を含むことができる。これら電流制限抵抗器Ｒ２およびＲ１は、入力ターミナルＳＩＧＮＡＬＩＮで生じる寄生負荷容量との間での充電および放電に対する大きな制御を可能にすることにより、スイッチＭＰおよびＭＮに対する大きな制御を可能にでき、従って、より高速のスイッチング機能を達成できる。
【００１４】
フィードバックループ４０４は、入力ターミナルＳＩＧＮＡＬＩＮで受信された三ステート入力信号のステートをサンプリングし、シーケンス検出器４０６に対する代表的なサンプリングシーケンスを提供するように構成されている。このフィードバックループはプルアップスイッチＭＰとプルダウンスイッチＭＮを一度に１つずつ、適当にイネーブルする。例えば入力ターミナルＳＩＧＮＡＬＩＮにおけるサンプリングされた値が「０」である場合、フィードバックループ４０４はプルアップスイッチＭＰをイネーブルし、入力ターミナルＳＩＧＮＡＬＩＮにおけるサンプリングされた値が「１」である場合、フィードバックループ４０４はプルダウンスイッチＭＮをイネーブルする。
【００１５】
一実施例によれば、フィードバックループ４０４は、データ入力ターミナルＤにおける三ステート入力信号をサンプリングし、出力ターミナルＱに遅延された出力信号を提供するようになっている遅延フリップフロップ（Ｄフリップフロップ）デバイス４０８を備える。フリップフロップデバイス４０８はエッジトリガーされるデバイスを含むことができる。例えばクロック信号の立ち上がりエッジまたは降下エッジの発生時に出力信号Ｑのステートを変更するようになっているＤフリップフロップを含むことができる。ターミナルＱでの出力信号はプルアップスイッチＭＰおよびプルダウンスイッチＭＮのゲートターミナルに対し、フィードバック構造に結合され、ターミナルＤでのサンプリングされた値に基づき、スイッチＭＰおよびＭＮを適当にイネーブルするようになっている。更に、Ｄフリップフロップデバイス４０８は、クロック信号ＣＬＯＣＫにより適当にクロック制御できる。
【００１６】
作動中、入力ターミナルＳＩＧＮＡＬＩＮにおける三ステート入力信号が、ターミナルＤによって「０」としてサンプリングされると、出力Ｑはエッジトリガーされた遅延時間の後、値「０」に従い、よってプルアップスイッチＭＰをターンオンし、入力ターミナルＳＩＧＮＡＬＩＮを高レベルにドライブする。サンプリングされた信号が「０」に止まる限り、「０、０、０、０、０....」のサンプリングされたシーケンスが実現される。入力ターミナルＳＩＧＮＡＬＩＮにおける三ステート入力信号がターミナルＤにより「１」としてサンプリングされた場合、出力Ｑはエッジトリガーされた遅延時間後、「１」の値に従い、よってプルダウンスイッチＭＮをイネーブルし、入力ターミナルＳＩＧＮＡＬＩＮを下の方向にドライブルする。サンプリングされた信号が「１」に留まる限り、「１、１、１、１、１...」のサンプリングされたシーケンスが実現される。
【００１７】
三ステート入力信号が高インピーダンスの「Ｚ」ステートにある場合、スイッチＭＰおよびＭＮが逐次イネーブルされる。例えば１サンプル周期中、プルアップスイッチＭＰがイネーブルされるので、入力ターミナルＳＩＧＮＡＬＩＮは、高レベルにプルされ、サンプリング周期中、論理「１」がサンプリングされる。次のサンプリング周期中、プルダウンスイッチＭＮがイネーブルされるので、入力ターミナルＳＩＧＮＡＬＩＮがプルダウンされ、サンプリング周期中、論理「０」がサンプリングされる。サンプリングされる信号が高インピーダンスの「Ｚ」ステートに留まる限り、「１、０、１、０、１、０....」のサンプリングされたシーケンスが実現される。「０、１、０、１、０、１...」のサンプリングされたシーケンスにより、高インピーダンスの「Ｚ」ステートも実現できる。
【００１８】
フィードバックループ４０４は、スイッチ回路４０２の制御を容易にするための単一のＤフリップフロップデバイス４０８を含むことができるが、フィードバックループ４０４は他のコンフィギュレーションも含むことができる。例えばフィードバックループ４０４は異なるフリップフロップデバイスコンフィギュレーションおよび／または追加フリップフロップデバイスを含むことができる。更にフィードバックループ４０４はスイッチ回路４０２の制御を容易にし、シーケンス検出器４０６のための代表的なサンプリングシーケンスを提供するための他の任意のロジックコンフィギュレーションを含むことができる。
【００１９】
シーケンス検出器４０６は、入力ターミナルＩＮにおいて、フィードバックループ４０４からのサンプリングシーケンスを受信し、出力ターミナルＯＵＴ２およびＯＵＴ１に２ビットデジタル信号を発生するように構成されている。このシーケンス検出器４０６は、クロック信号ＣＬＯＣＫにより適当にクロック制御することもできる。このシーケンス検出器４０６は、上記３つのシーケンスのうちのいずれが検出されるかに応じ、入力ターミナルＳＩＧＮＡＬＩＮに論理「０」、「１」または「Ｚ」ステートを示す２ビットのデジタル信号を発生する。
【００２０】
シーケンス検出器の一例４０６は、サンプリングシーケンスを２ビットデジタル信号にデコードするための種々のロジックコンフィギュレーションを含むことができる。例えばこのシーケンス検出器４０６は、サンプリング周期中に三ステート入力信号のうちの少なくとも２つのサンプルを検出することにより、三ステートデジタル信号を２ビットのデジタル信号にデコードするように構成できる。低レベルステート「０」（０、０）、高レベルステート「１」（１、１）または高インピーダンスステート「Ｚ」（１、０または０、１）であるかどうかを判断するには、少なくとも２つのサンプルによって三ステート信号をデコードすることが必要である。信頼性をより高めるには、追加実施例によれば、シーケンス検出器の一例をサンプリング周期中に三ステート入力信号のうちの３つ以上のサンプルを検出し、信頼性および／または誤りフィルタリングを高めるように構成できる。
【００２１】
例えば図６Ａを参照すると、シーケンス検出器の一例６００は、サンプリング周期中に三ステート入力信号のうちの３つのサンプルを検出するように構成されている。このシーケンス検出器６００は、Ｄフリップフロップデバイス６０２、６０４、６０６および６０８を含む。フリップフロップデバイス６０２は、フィードバックループ４０４内のＤフリップフロップによって発生される遅延された出力信号を示す遅延された信号ＩＮをサンプリングし、遅延された出力Ｑ２を発生するようになっているが、フリップフロップデバイス６０４は遅延された出力Ｑ２をサンプリングし、遅延された出力Ｑ３を発生するようになっているので、シーケンス検出器６００が出力信号を発生する前に、少なくとも３つのサンプルをデコードすることが可能となっている。フリップフロップデバイス６０２と６０４とは、クロック信号ＣＬＯＣＫによって適当にトリガーできる。
【００２２】
フリップフロップデバイス６０６および６０８は、シーケンス検出器６００のためのホールド機能またはメモリ機能を実行するように構成されている。フリップフロップデバイス６０６は、検出器６００の２ビットデジタル出力信号のうちの１つのビットのように、遅延された出力信号をＯＵＴ１で発生するが、フリップフロップデバイス６０８は、検出器６００の２ビットデジタル出力信号のうちの第２ビットのように、遅延された出力信号をＯＵＴ２で発生する。インバータ６２４により、ＡＮＤゲート６１０に対し、反転されたクロック信号ＩＣＬＯＣＫが与えられ、ＡＮＤゲート６１０の出力は、ＡＮＤゲート６１０への入力ターミナルの双方が高レベルステートとなったときにフリップフロップデバイス６０６および６０８をトリガーするようになっている。
【００２３】
出力端ＯＵＴ１およびＯＵＴ２が信頼できる出力信号を発生していることを確認するために、シーケンス検出器６００は、更に有効化信号ＶＡＬＩＤをＡＮＤゲート６１０に与えるための別のロジックデバイスを更に含む。図６Ａの実施例では、シーケンス検出器６００は、信号ＩＮ、Ｑ２およびＱ３を受信するようになっているＮＯＲゲート６１２と、ＡＮＤゲート６１４と、ＸＯＲゲート６１６および６１８を備える。例えば信号ＩＮ、Ｑ２およびＱ３は、ＮＯＲゲート６１２およびＡＮＤゲート６１４によりサンプリングされ、信号ＩＮおよびＱ２は、ＸＯＲゲート６１６によりサンプリングされ、信号Ｑ２およびＱ３は、ＸＯＲゲート６１８によってサンプリングされる。ＮＯＲゲート６１２およびＡＮＤゲート６１４の出力信号は、ＯＲゲート６２２により受信され、一方、ＸＯＲゲート６１６および６１８の出力信号は、まずＡＮＤゲート６２０によって受信され、出力信号を発生するが、この信号は、ＯＲゲート６２２によっても受信される。ＮＯＲゲート６１２の出力信号は、検出された「０」ステートが有効であることを示し、ＡＮＤゲート６１４の出力信号は検出された「１」ステートが有効であることを示し、ＡＮＤゲート６２０の出力信号は検出された「Ｚ」ステートが有効であることを示す。更に、ＮＯＲゲート６１２の出力信号はフリップフロップ６０６の入力ターミナルに適当に結合されているが、一方、ＡＮＤゲート６１４の出力信号はフリップフロップ６０８の入力ターミナルに結合されている。
【００２４】
従って、例えばロジックテーブル６５０を参照すると、「０」値の三ステート入力信号に対し、フリップフロップ６０２の入力ターミナルＩＮには「０」が発生し、最終的に遅延された出力信号Ｑ２およびＱ３として現れるので、この結果、ＮＯＲゲート６１２の出力は高レベルステートとなる。すなわちデコードされたステートＺＥＲＯ＝１を示し、出力ビット信号ＯＵＴ２およびＯＵＴ１はそれぞれ「０」ステートおよび「１」ステートを示すので、検出された三ステート信号に対し、デコードされた「０」値を示す。「１」の値の三ステート入力信号に対して、フリップフロップ６０２の入力ターミナルＩＮには「１」が生じ、最終的に遅延された出力信号Ｑ２およびＱ３として現れる結果、ＡＮＤゲート６１４の出力は「高」レベルステートとなる。すなわちデコードされたステートＯＮＥ＝１を示し、出力ビット信号ＯＵＴ２およびＯＵＴ１は、それぞれ「１」ステートおよび「０」ステートとなるので、三ステート信号に対し、デコードされた「１」の値を表示する。最後に、「Ｚ」値の三ステート入力信号に対しては、フリップフロップ６０２の入力ターミナルＩＮには「０」が発生し、その次に、遅延された出力信号Ｑ２およびＱ３のそれぞれに「１」および「０」が発生するか、またはフリップフロップ６０２の入力ターミナルＩＮに「１」が発生し、次に遅延出力信号Ｑ２およびＱ３にそれぞれ「０」および「１」が続き、この結果、ＡＮＤゲート６２０の出力は「高」レベルステートとなる。すなわちデコードされたステートＺ＝１を示し、出力ビット信号ＯＵＴ２およびＯＵＴ１の双方は、「０」ステートとなり、三ステート信号に対するデコードされた「Ｚ」値を示す。
【００２５】
従って、図７を更に参照すると、入力ターミナルＳＩＧＮＡＬＩＮにおける値が「０」の三ステート入力信号に対し、シーケンス検出器６００への入力信号ＩＮが、「高」レベルへのシーケンス変化の前のクロックサイクルの立ち上がりエッジまで「低」レベルのままとなることを、タイミング図７００は示している。しかしながら、変化が生じる前、すなわちＳＥＱＵＥＮＣＥ＝１となる前は降下エッジが生じるまで、サンプリングシーケンスは適当に待機する。更に、シーケンス検出器６００の出力は３つのサンプルが得られるまで、変化しないままである。従って、例えば入力信号ＩＮが高レベルとなる３つのクロックサイクルの後で、シーケンス検出器６００の出力は、「１」に変化し、三ステート信号に対するデコードされた「１」の値を示す。従って、シーケンス検出器６００は、三ステート入力信号をデコードするように、一度に３つのサンプルを適当に読み出す。更に、「Ｚ」ステート条件は「０」ステート条件および「１」ステート条件と実質的に同じノイズマージンを実現するので、シーケンス検出器６００を低下中の電源レベルに対して実質的に耐性があるようにできる。
【００２６】
図６Ａに示されたシーケンス検出器６００の一例は、サンプリング中の三ステート入力信号が有効なシーケンスである限り、極めて信頼できる結果を促進できる。しかしながら、サンプリングのグリッチが発生する場合、シーケンスデコーダ６００が、かかるグリッチ信号を不正確にデコードすることがあり得る。例えば図８に示されるシーケンス図８００をしばらく参照すると、有効シーケンス８０２のうちの最初の３つのサンプル「０、０、０、０....」をモニタすることにより、シーケンス検出器６００はサンプリングされたシーケンスを適当にデコードし、「０」ステートを発生できる。しかしながら、「０、１、０、０....」のエラーシーケンスの最初の３つのサンプルをモニタすることにより、シーケンス検出器６００は、デコードされたＺステートを不正確に発生し得る。かかる誤りを解決するために、別の実施例によれば、シーケンスデコーダ６００は信号を誤ってデコードすることを実質的に解消するための誤りフィルタリング機能を有するように構成できる。
【００２７】
例えばシーケンス検出器の一例６００は、別の遅延されたサンプル出力を発生するように、別の１つ以上のフリップフロップデバイスを有するように構成できる。図６Ｂを参照すると、シーケンス検出器の一例６００は、遅延された出力信号Ｑ３をサンプリングし、遅延された出力信号Ｑ４を発生し、よってシーケンス検出器が出力信号を発生する前に少なくとも４つのサンプルをデコードできるように構成された別のＤフリップフロップデバイス６０５を有するように構成できる。フリップフロップデバイス６０５は、クロック信号ＣＬＯＣＫによって適当にトリガーすることもできる。ＮＯＲゲート６１２、ＡＮＤゲート６１４およびＸＯＲゲート６１８には、遅延された入力信号として更に別の遅延された出力信号Ｑ４を与えることができる（この場合、ＸＯＲゲート６１８ではなく、ＸＯＲゲート６１６および追加ＸＯＲゲート６１７に、遅延された出力信号Ｑ２が与えられる）。「０、１、１、０」または「１、０、０、１」の無効シーケンスを有効「Ｚ」ステートとしてデコードすることを防止するために、追加ＸＯＲゲート６１７が導入されている。従って、ロジックテーブル６６０を参照すると、入力信号ＩＮと遅延された出力Ｑ２とが異なるステート、例えば「０」ステートと「１」ステートとになっており、遅延された出力Ｑ３と遅延された出力Ｑ４も異なるステート、例えば「０」ステートと「１」ステートとなっている場合、ＡＮＤゲート６２０の出力信号は「１」となる。すなわちデコードされたステートＺ＝１となり、その結果、出力信号ＯＵＴ１およびＯＵＴ２は、三ステート入力信号に対して「Ｚ」ステートを表示する「０」ステートとなる。
【００２８】
従って、再度図８をしばらく参照すると、「０、１、０、０....」のエラーシーケンスに対し、フリップフロップ６０５の遅延された出力Ｑ４によって促進される４番目のサンプル８０４は、デコードされた「Ｚ」ステートを示さないが、その代わりに「１」ステートがグリッチサンプルであるとシーケンス６００が判断できるようにする。従って、デコードされたステートはシーケンス検出器６００の出力信号に対し、「０」に留まらなければならない。
【００２９】
以上で、種々の実施例を参照し、本発明について説明した。しかしながら、当業者であれば、本発明の範囲から逸脱することなく、実施例について変形および変更を行うことができることが認識できよう。例えばＦＥＴをベースとするスイッチをバイポーラデバイスに置換することにより、種々の部品を別の方法で実現できる。更に、シーケンスデコーダにより、例えば遅延された出力Ｑ４を受信し、遅延された出力Ｑ５を発生するための別のフリップフロップデバイスを追加するか、または他の任意の数の追加フリップフロップデバイスおよび遅延された出力信号ＱＮを追加することにより、一度に更なる数のサンプル信号を読み出すことができる。これら別の例は、特定の用途に応じて、またはシステムの動作に関連する任意の数のファクターを検討して、適当に選択することができる。
【図面の簡単な説明】
【００３０】
【図１】従来技術の三ステートデコーダの略図である。
【図２】従来技術の別の三ステートデコーダの略図である。
【図３】従来技術の三ステートデコーダのための、利用可能な検出マージンを示す図である。
【図４】本発明の実施例に係わる三値デコーダ回路の一例の略図である。
【図５】本発明の別の実施例に係わる三値デコーダ回路の一例の略図である。
【図６Ａ】本発明の実施例の一例に係わるシーケンス検出回路のためのロジック例の略図である。
【図６Ｂ】本発明の実施例の一例に係わるシーケンス検出回路のためのロジック例の略図である。
【図７】本発明の実施例に係わる三値デコーダ回路のタイミングおよびシーケンス図を示す。
【図８】本発明の実施例に係わる三値デコーダ回路の一例によって解決されるエラーシーケンスの例を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【国際調査報告】
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