(57)【要約】  本発明は、差分コンデンサの容量性信号変化をディジタル信号へ変換する回路に関する。この回路にはシグマ・デルタ変調器が含まれている。本発明の核となる着想は、差分コンデンサが信号供給構造部およびシグマ・デルタ変調器の基準フィードバック構造部の一部分を成すことである。
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【特許請求の範囲】
【請求項１】
シグマ・デルタ変調器が設けられており差分コンデンサの容量性信号変化をディジタル信号に変換する回路において、
前記差分コンデンサは、シグマ・デルタ変調器の信号供給構造部と基準フィードバック構造部の構成部分であることを特徴とする回路。
【請求項２】
請求項１記載の回路において、
前記シグマ・デルタ変調器のほかにデシメーションフィルタも設けられていてシグマ・デルタ変換器を成していることを特徴とする回路。
【請求項３】
請求項１記載の回路において、
種々の基準電圧を前記差分コンデンサの電極（Ｃ１Ｅ，ＣＭＥ，Ｃ２Ｅ）へ印加可能な手段が設けられていることを特徴とする回路。
【請求項４】
請求項１記載の回路において、
前記基準電圧を所定の振幅を有する所定の時間パターンにおいて選択可能であることを特徴とする回路。
【請求項５】
請求項１記載の回路において、
適切に選択された基準電圧シーケンスを前記電極（Ｃ１Ｅ，ＣＭＥ，Ｃ２Ｅ）に加えることにより、入力信号の極性切り替えが行われることを特徴とする回路。
【請求項６】
請求項１記載の回路において、
前記変換器出力側におけるディジタル信号の同期変調により、回路の信号処理におけるオフセットが除去されることを特徴とする回路。
【請求項７】
請求項１記載の回路において、
前記電極（Ｃ１Ｅ，ＣＭＥ，Ｃ２Ｅ）における基準電圧の適切な選択により、時間的に平均して該電極の電位均等性が与えられることを特徴とする回路。
【請求項８】
請求項１記載の回路において、
１つの電極（ＣＭＥ）は可動であり、該構造により、静電的な電界により引き起こされる前記可動電極（ＣＭＥ）の変位がセルフテスト機能の入力信号として捕捉されることを特徴とする回路。
【請求項９】
少なくとも１つの可動電極（ＣＭＥ）と少なくとも２つの固定電極（Ｃ１Ｅ，Ｃ２Ｅ）を備え、該電極により差分コンデンサが形成されている容量式センサにおいて、
請求項１記載の回路を有することを特徴とする容量式センサ。
【請求項１０】
請求項９記載の容量式センサにおいて、
加速度センサであることを特徴とする容量式センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
従来の技術
本発明は、差分コンデンサの容量性信号変化をディジタル信号へ変換する回路に関する。この回路にはシグマ・デルタ変調器が含まれている。
【０００２】
加速度センサは殊にマイクロマシン技術による差分コンデンサによって構成される。この場合、容量性信号変化は、共通の電極の変位ｘによって引き起こされる（以下、サイズモ質量体seismische Masseと称する）。変位ｘは、外部から及ぼされる加速度によって生じる可能性もあるし、あるいはシステム内でもたらされる静電的な場の力によって生じる可能性もある。この場合、部分キャパシタＣ１，Ｃ２について容量変化は以下のとおりとなる：
Ｃ１＝ε*Ａ／（ｄ＋ｘ），Ｃ２＝ε*Ａ／（ｄ−ｘ）
ここでεは誘電率であり、Ａは電極により形成されるコンデンサ面積であり、ｄは電極の極板間隔である。この容量性信号変化を検出するための典型的な読み出し回路はスイッチドキャパシタ回路技術を利用しており、その目的は、容量性信号変化に依存して基準電圧により生成される電荷を積分によって電圧に変換し、ついでディジタル形式のパルス符号変調信号（ＰＣＭ信号）に変換することである。この場合、アナログ容量信号を電圧に変換し、ついでディジタル化するために、基本的に２つのアーキテクチャが存在する。これらのアプローチによれば双方ともに、電荷増幅器により容量信号から電圧への変換が行われる。
【０００３】
１つめのアプローチによればこの電圧がディジタル化される。このアプローチによれば、電圧のフィルタリング後にナイキスト変換を行うことができるかまたは、フィルタリングせずに電圧の変調による変換を行うことができる。変調による変換を行う場合、差分コンデンサを古典的なシグマ・デルタ変換器の信号供給構造部の一部分とすることができる。
【０００４】
２つめのアプローチによれば、変調され機械的に接続される制御回路により信号がシグマ・デルタ変調を用いてディジタル化される。ここでは制御量は、差分コンデンサのサイズモ質量体に結果として加わる力の作用である。
【０００５】
発明の利点
本発明は、差分コンデンサの容量性信号変化をディジタル信号へ変換する回路に関する。この回路にはシグマ・デルタ変調器が含まれている。本発明の核となる着想は、差分コンデンサが信号供給構造部およびシグマ・デルタ変調器の基準フィードバック構造部の構成部分を成すことである。
【０００６】
この場合に有利であるのは、容量変化をダイレクトにアナログ値からディジタル信号たとえばビットストリームへ変換できることである。さらに本発明の利点は、ノイズ特性が従来技術による第２のアプローチよりも改善されること、ならびに出力信号の直線性が従来技術による第１のアプローチよりも改善されることである。つまりノイズおよび直線性の特性が、両方のアプローチよりも改善される。差分コンデンサをシグマ・デルタ変換器の信号供給構造部および基準フィードバック構造部に組み込むことによって、変換器の出力信号がバイナリストリームとして一次の近似において差分コンデンサにおけるサイズモ質量体の変位にのみ依存するようになり、それゆえサイズモ質量体に作用する加速度に比例する量は次式のとおりとなる：
ＰＣＭ＝ｋ*（Ｃ１−Ｃ２）／（Ｃ１＋Ｃ２）〜ｘ／ｄ
本発明の１つの有利な実施形態によれば本発明による回路には、シグマ・デルタ変調器のほかにデシメーションフィルタも設けられていてシグマ・デルタ変換器を成している。デシメーションフィルタを用いることによって、出力側におけるサンプリングレートを低減することができ、ディジタル信号を所定のビット数（ワード幅）をもつ１つのワードによって表すことができる。
【０００７】
本発明のさらに別の有利な実施形態によれば、種々の基準電圧を差分コンデンサの電極（Ｃ１Ｅ，ＣＭＥ，Ｃ２Ｅ）に印加可能な手段が設けられており、これらの基準電圧は所定の振幅をもつ所定の時間パターンにおいて選択可能である。選択された種々の基準電圧によって、ディジタル化すべき信号の種々の値の領域および分解能を表すことができる。しかもこれによって本発明の有利な実施形態が可能となる。
【０００８】
本発明の第１の実施形態によれば、適切に選択された基準電圧シーケンスを電極（Ｃ１Ｅ，ＣＭＥ，Ｃ２Ｅ）に加えることにより、入力信号の極性切り替えが実現される。ここで有利であるのは、入力信号の変調により信号処理チェーンにおいて生じる可能性のあるオフセットを除去できることである。
【０００９】
ＰＣＭ＝±ｋ*（Ｃ１−Ｃ２）／（Ｃ１＋Ｃ２）〜±ｘ／ｄ
有利には、変換器出力側におけるディジタル信号の同期変調により、回路の信号処理におけるオフセットが除去される。
【００１０】
本発明のさらに別の有利な実施形態によれば、電極（Ｃ１Ｅ，ＣＭＥ，Ｃ２Ｅ）における基準電圧の適切な選択により、これらの電極の電位均等性が時間的に平均して得られる。本発明の第２の有利な実施形態の利点は、サイズモ質量体における時間の経過に伴う充電ならびにその結果として生じる出力信号の変動を回避できることである。
【００１１】
∫φＣ１Ｅ（ｔ）ｄｔ〜∫φＣ２Ｅ（ｔ）ｄｔ〜∫φＣＭＥ（ｔ）ｄｔ
さらに有利であるのは、１つの電極（ＣＭＥ）が可動であり、このような構造により、静電的な電界により引き起こされるこの可動電極（ＣＭＥ）の変位がセルフテスト機能の入力信号として捕捉されることである。基準電圧の適切な選択および電極（Ｃ１Ｅ，ＣＭＥ，Ｃ２Ｅ）に加わるそれらの基準電圧を切り替えるための適切なクロックパターンの適切な選択によって、電極（ＣＭＥ）に対し制御力を及ぼすことができる。結果として生じる電極の変位を、セルフ機能として評価することができる。
【００１２】
図面
図面には本発明の実施例が描かれており、これらの実施例について以下で詳しく説明する。
【００１３】
図１は、従来技術によるシグマ・デルタ変調器を示す図である。
【００１４】
図２は、従来技術による別のシグマ・デルタ変調器を示す図である。
【００１５】
図３は、図１または図２に示した従来技術によるシグマ・デルタ変調器に関するクロックパターンを示す図である。
【００１６】
図４は、差分コンデンサを伴う本発明によるシグマ・デルタ変調器を示す図である。
【００１７】
図５は、種々の基準電圧を本発明によるシグマ・デルタ変調器にフィードバックする回路を示す図である。
【００１８】
図６は、本発明によるシグマ・デルタ変調器において種々の基準電圧を取り替える回路を示す図である。
【００１９】
図７は、差分コンデンサを伴うシグマ・デルタ変調器を備えた本発明による加速度センサを示す図である。
【００２０】
実施例の説明
以下で説明する実施形態に基づき本発明について詳述する。
【００２１】
図１には、従来技術によるシグマ・デルタ変調器が示されている。この回路構成には、一方の極がアースされた信号経路が描かれている。シグマ・デルタ変調器は、キャパシタの接続された積分器１００（英語ではSC-Integrator）と、比較器２００と、クロック発生器３００と、切替ユニット４００と、３つの電圧入力側５００と、出力側６００を有している。電圧入力側５００には、正の基準電圧Ｖrefpと負の基準電圧Ｖrefnと入力電圧Ｖinが加わる。つまり信号供給は入力電圧Ｖinとして行われる。積分器１００は、正の基準電圧Ｖrefpを受け取る電圧入力側に第１のスイッチ素子を有しており、このスイッチ素子に信号１Ａを供給することができる。この第１のスイッチ素子の出力側には別のスイッチ素子が接続されており、これには信号２を供給することができ、これによってアース接続が形成される。第１のスイッチ素子の出力側はさらにコンデンサＣpと接続されている。また、積分器１００は、負の基準電圧Ｖrefnを受け取る電圧入力側に第２のスイッチ素子を有しており、この第２のスイッチ素子に信号１Ｂを供給することができる。この第２のスイッチ素子の出力側には別のスイッチ素子が接続されており、この第２のスイッチ素子には信号２を供給することができ、これによってアース接続が形成される。第２のスイッチ素子の出力側はさらにコンデンサＣnと接続されている。さらに積分器１００は、入力電圧Ｖinを受け取る電圧入力側に第３のスイッチ素子を有しており、この第３のスイッチ素子には信号１を供給することができる。この第３のスイッチ素子の出力側には別のスイッチ素子が接続されており、これには信号２を供給することができ、これによってアース接続が形成される。第３のスイッチ素子の出力側はさらにコンデンサＣsと接続されている。コンデンサＣp，Ｃn，Ｃsの出力側は互いに接続されており、信号１３０をスイッチ素子へ転送し、このスイッチ素子には信号２を供給することができる。信号１３０はこれにより積分素子１１０へ供給される。積分素子１１０はコンデンサＣ１と増幅器１２０を有している。積分素子１１０はその出力側からアナログ出力電圧Ｖoutを信号１５０として送出し、この信号は閾値スイッチこの実施例では比較器２００へ供給される。比較器２００はその出力側からバイナリストリームを送出する。シグマ・デルタ変調器はさらにクロック発生器３００を有しており、これは２つの出力側を有している。クロック発生器３００は両方の出力側から、互いにオーバラップしない２相のクロックとしてクロック信号１および２を送出する。さらにシグマ・デルタ変調器は切替ユニット４００を有しており、これは２つの信号入力側と２つの信号出力側を有している。これらの信号入力側にはバイナリストリーム６００とクロック信号２が加わる。信号出力側からはスイッチ信号１Ａおよび１Ｂが送出される。
【００２２】
図２には、従来技術による別のシグマ・デルタ変調器が示されている。この場合、図１によるシグマ・デルタ変調器が少し簡略化されている。接続されているコンデンサＣpおよびＣnの機能は、ここでは１つの共通のコンデンサＣＲとして描かれている。
【００２３】
図３には、図１または図２に示した従来技術によるシグマ・デルタ変調器に関するクロックパターンが示されている。１つの共通の時間軸ｔには、論理状態Ｈ（アクティブ）と論理状態Ｌ（非アクティブ）が示されている。クロック信号１とクロック信号２は、オーバラップしていない２相のクロックを表している。スイッチ信号１Ａとスイッチ信号１Ｂは、切替ユニット４００において以下の論理的な規則に従い生成される：
クロック信号１＝Ｈかつバイナリストリーム６００＝Ｈのとき、１Ａ＝Ｈ
クロック信号１＝Ｈかつバイナリストリーム６００＝Ｌのとき、１Ｂ＝Ｈ
クロック信号１Ａと１Ｂは、切替ユニット４００、電圧Ｖrefpと電圧Ｖrefnを切り替えるスイッチ素子ならびにコンデンサＣ１を介してシグマ・デルタ変調器の出力側から積分素子１１０の入力信号に対して行われるバイナリストリーム６００の信号フィードバックを表している。したがってコンデンサＣ１は基準フィードバック構造部の一部分である。
【００２４】
ここで説明したクロックパターンを図１による従来技術のシグマ・デルタ変調器に適用した場合、出力電圧（Ｖout）１５０についてクロックステップｎの後、クロックステップｎ＋１において以下のとおりとなる：
１Ａ＝Ｈであるならば、Ｖoutn+1＝Ｖoutn＋（Ｃ１／Ｃ２） * Ｖin＋（Ｃp／Ｃ２） * Ｖrefpとなる。
【００２５】
１Ｂ＝Ｈであるならば、Ｖoutn+1＝Ｖoutn＋（Ｃ１／Ｃ２） * Ｖin＋（Ｃn／Ｃ２） * Ｖrefnとなる。
【００２６】
図４には、差分コンデンサを伴う本発明によるシグマ・デルタ変調器が示されている。図１に示したシグマ・デルタ変調器とは異なり、図４によるシグマ・デルタ変調器は２つの電圧入力側５０１しか有しておらず、これらの電圧入力側には電圧Ｖrefpと電圧Ｖrefnが加わる。この場合、入力電圧Ｖinは用いられない。さらにコンデンサＣsも省かれている。本発明によるシグマ・デルタ変調器の場合、固定的なコンデンサＣpおよびＣnは差分コンデンサのキャパシタＣ１およびＣ２によって表されている。この種の差分コンデンサをたとえば、マイクロマシン技術による加速度センサの容量式測定値とすることができる。つまり信号供給は、差分コンデンサの可変キャパシタＣ１およびＣ２の形態で行われる。つまりこの場合、差分コンデンサは信号供給構造部の一部分である。さらに図３に示したクロックパターンが適用される。
【００２７】
本発明によるシグマ・デルタ変調器は、アナログの差分容量の変化をビットストリーム６００に変換する。
【００２８】
差分容量について次式が成り立つ：
Ｃ１＝Ｃ０*（（ｅ*Ａ）／（Δｄ＋ｄ））
Ｃ２＝Ｃ０*（（ｅ*Ａ）／（Δｄ−ｄ））
近似として次式が成り立つ：
Ｃ１＝Ｃ０−ΔＣ
Ｃ２＝Ｃ０＋ΔＣ
差分コンデンサにより、シグマ・デルタ変換器における典型的な積分器段の原理的に知られている信号供給構造部および基準フィードバック構造部が完全に置き換えられる。その際に本発明を、２極の信号経路と同様に１極でアースされた信号経路としても実現できる。ここで行う説明では、１極でアースされた信号経路であるとする。
【００２９】
シグマ・デルタ変調器を制御すること、ならびに変調器の信号供給構造部と基準フィードバック構造部において差分コンデンサを同時に利用することによって、比較器の出力側にバイナリストリームが生成される。変調器のバイナリストリーム６００の重みは以下の関係に対応する：
ＰＣＭ＝ｋ*（Ｃ１−Ｃ２）／（Ｃ１＋Ｃ２）＝Δｄ／ｄ
この関係は、サイズモ質量体の変位に対する出力信号の直線性を表している。
【００３０】
図５には、種々の基準電圧を本発明によるシグマ・デルタ変調器にフィードバックする回路が示されている。ここには、本発明によるシグマ・デルタ変調器において基準電圧の電圧入力側から信号１３０までの回路が描かれている。図５に示されているように、種々の基準電圧が種々の時点に、部分キャパシタＣ１，Ｃ２から成る差分コンデンサの電極Ｃ１Ｅ，ＣＭＥ，Ｃ２Ｅに供給される。種々の基準電圧は、ＶｘＰおよびＶｘＮただしｘ∈（１，２，３）およびＶｘＰ＝−ＶｘＮただしｘ∈（１，２，３）として表され、種々の時点は図２に示したクロック信号１Ａ，１Ｂおよび２として定義される。これらの時点は公知の２相クロックを成しており、ここで相１のＡとＢの区別は、切替ユニット４００においてシグマ・デルタ変調器の比較器２００の出力側のビットストリーム６００に依存して行われる。
【００３１】
図６には、本発明によるシグマ・デルタ変調器において種々の基準電圧を取り替える回路が示されている。本発明の第１の有利な実施形態によれば、駆動制御のパターンＡ，ＢをパターンＸ，Ｙだけ拡げることで変調が実現される。この場合、図６に示されているように、ＸとＹの入れ替わりに依存して、電極Ｃ１ＥとＣ２Ｅにおける基準電圧ＶｘＮとＶｘＰが互いに入れ替えられ、これと同時に変調器出力側に依存する状態ＡとＢも互いに入れ替えられる。基準電圧および状態の入れ替えは、たとえばここには詳しくは示されていない切替ユニットによって行われる。その際、状態ＸとＹの時間的な入れ替えは、シグマ・デルタ変調器の変調周波数とは異なる周波数に対応している。比較器の出力側には以下の関係をもつバイナリストリーム６００が生じる：
ＰＣＭ＝±｜x, y ｋ*（Ｃ１−Ｃ２）／（Ｃ１＋Ｃ２）〜±｜x,y Δｄ／ｄ
ここで状態ＸまたはＹに依存してＰＣＭ信号の極性が切り替わり、その結果として、ついで行われる状態ＸとＹの変調周波数とのディジタル同期変調によって、シグマ・デルタ変換器内部の信号処理における信号のずれ（英語：オフセット offset）を除去することができるようになる。
【００３２】
図５に示した本発明の第２の有利な実施形態によれば、電極Ｃ１Ｅ，ＣＭＥ，Ｃ２Ｅの時間的に積分された電位の均等性が実現される。この目的で、基準電圧Ｖ２ＰおよびＶ２Ｎは以下のように選定される：
Ｖ２Ｐ＝０．５*（Ｖ１Ｐ＋Ｖ３Ｐ）
Ｖ２Ｎ＝０．５*（Ｖ１Ｎ＋Ｖ３Ｎ）
平均的に状態Ａと状態Ｂのバランスのとられた配分によって、時間的に平均してＣ１Ｅ，ＣＭＥ，Ｃ２Ｅの高度な電位均等性を生じさせる基準電圧シーケンスが各電極に供給される。
【００３３】
∫φＣ１Ｅ（ｔ）ｄｔ〜∫φＣ２Ｅ（ｔ）ｄｔ〜∫φＣＭＥ（ｔ）ｄｔ
本発明の第３の有利な実施形態によれば、テスト電圧を用いてコンデンサＣ１，Ｃ２内部に電界を加えることでサイズモ質量体を静止位置から変位させることができる。このことを電圧ＶｘＰとＶｘＮに付加的なテスト電圧を重畳させることによって行うこともできるし、あるいは時分割多重によるテスト電圧の印加と変位電圧ＶｘＰおよびＶｘＮの印加によって行うこともできる。
【００３４】
これ以外にさらに別の有利な実施形態も考えられる。
【００３５】
図７には、差分コンデンサを伴うシグマ・デルタ変調器を備えた本発明による加速度センサが示されている。加速度センサは、マイクロマシン技術による機能部材７００と評価ユニット７５０とによって構成されている。マイクロマシン技術による機能部材７００にはサイズモ質量体７１０が含まれており、これはばね部材７１２によって固定部材７１４に懸架されている。サイズモ質量体を、感応軸ｘに沿った外部の加速によって変位させることができる。マイクロマシン技術による機能部材７００はこのほか、少なくとも２つの固定電極Ｃ１ＥおよびＣ２Ｅを有している。サイズモ質量体７１０は電極ＣＭＥを有しており、この電極はサイズモ質量体とともに固定電極に対し可動状態におかれている。可動電極ＣＭＥは、固定電極Ｃ１Ｅとともに可変容量Ｃ１を形成し、固定電極Ｃ２Ｅとともに可変容量Ｃ２を形成している。電極Ｃ１Ｅ，ＣＭＥ，Ｃ２Ｅが合わさって１つの差分コンデンサを成している。これらの電極はリード線７１６，１３０を介して評価ユニット７５０と接続されている。そしてこれら差分コンデンサと評価ユニットが合わさって、本発明によるシグマ・デルタ変調器を成している。
【００３６】
これ以外にさらに別の実施形態も考えられる。たとえば本発明によるシグマ・デルタ変調器をヨーレートセンサに組み込むこともできる。
【図面の簡単な説明】
【００３７】
【図１】従来技術によるシグマ・デルタ変調器を示す図
【図２】従来技術による別のシグマ・デルタ変調器を示す図
【図３】図１または図２に示した従来技術によるシグマ・デルタ変調器に関するクロックパターンを示す図
【図４】差分コンデンサを伴う本発明によるシグマ・デルタ変調器を示す図
【図５】種々の基準電圧を本発明によるシグマ・デルタ変調器にフィードバックする回路を示す図
【図６】本発明によるシグマ・デルタ変調器において種々の基準電圧を取り替える回路を示す図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成19年1月17日(2007.1.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
【図１】従来技術によるシグマ・デルタ変調器を示す図
【図２】従来技術による別のシグマ・デルタ変調器を示す図
【図３】図１または図２に示した従来技術によるシグマ・デルタ変調器に関するクロックパターンを示す図
【図４】差分コンデンサを伴う本発明によるシグマ・デルタ変調器を示す図
【図５】種々の基準電圧を本発明によるシグマ・デルタ変調器にフィードバックする回路を示す図
【図６】本発明によるシグマ・デルタ変調器において種々の基準電圧を取り替える回路を示す図
【図７】差分コンデンサを伴うシグマ・デルタ変調器を備えた本発明による加速度センサを示す図
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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2008507221.tif 000017
2008507221.tif 000018
2008507221.tif 000019
2008507221.tif 000020
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