(57)【要約】不揮発性メモリを開示する。相変化材料（２１、３１、６１、８１）の連続層を提供する。隣接した相変化材料の連続層（２１、３１、６１、７１、８１）は、その間に電流を供給するように第１対のコンタクト（２２、３２、６２、７２、８２）を配置され、電流は、相変化材料の連続層（２１、３１、６１、７１、８１）を通過し、第１の領域内で加熱を引き起こす。また、隣接の連続層は、その間で電流を供給するように配置される第２対のコンタクトを具え、電流は相変化材料（２１、３１、６１、７１、８１）の連続層を通過し、第２の領域内で加熱を引き起こし、第２の領域は第１の領域とは異なる。
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【特許請求の範囲】
【請求項１】
第１のデータをエンコードするための第１の領域及び第２の異なるデータをエンコードするための第２の他の領域を有する相変化材料の連続層を具え、１対の第１のコンタクトが、それらの間に電流を供給するように配置され、前記電流が前記相変化材料の連続層を通過して前記第１の領域内の相変化材料の加熱を引き起こし、１対の第２のコンタクトが、それらの間に電流を供給するように配置され、前記電流が前記第２の他の領域内の相変化材料の加熱を引き起こすように構成されている不揮発性メモリ。
【請求項２】
前記第１対のコンタクトの両方が前記相変化材料の連続層の同一側に配置されている請求項１に記載の不揮発性メモリ。
【請求項３】
前記相変化材料の連続層に隣接して配置された抵抗加熱層を具えている請求項２に記載の不揮発性メモリ。
【請求項４】
前記抵抗加熱層が、前記相変化材料の連続層と前記コンタクトとの間に配置されている請求項３に記載の不揮発性メモリ。
【請求項５】
前記抵抗加熱層が、前記コンタクトの反対側に、前記相変化材料の連続層に隣接して配置されている請求項３に記載の不揮発性メモリ。
【請求項６】
第１対のコンタクトの各々が、前記相変化材料の連続する層の両側に配置されている請求項１に記載の不揮発性メモリ。
【請求項７】
第１対のコンタクトの各々が、互いに整列して前記相変化材料の連続層を横切って互いに最短距離に配列されている請求項６に記載の不揮発性メモリ。
【請求項８】
前記第１対のコンタクトが第１の２つのコンタクトを含み、前記第２対のコンタクトが第２の２つのコンタクトを含み、前記第１の２つのコンタクトが前記第２の２つのコンタクトとは異なる請求項１に記載の不揮発性メモリ。
【請求項９】
前記第１対のコンタクトが第１の２つのコンタクトを含み、前記第２対のコンタクトが第２の２つのコンタクトを含み、前記第１の２つのコンタクトの１つが前記第２の２つのコンタクトの１つと同一である請求項１に記載の不揮発性メモリ。
【請求項１０】
前記相変化材料の連続層が、抵抗値が異なる少なくとも２つの安定相を有しその２つの相の間で可逆的に切り替え可能な相変化材料を具えている請求項１〜９のいずれかに記載の不揮発性メモリ。
【請求項１１】
前記相変化材料はカルコゲニド材料を含む請求項１〜１０のいずれかに記載の不揮発性メモリ。
【請求項１２】
前記不揮発性メモリは、ワンタイムプログラマブル読み出し専用メモリを具えている請求項１〜１１のいずれかに記載の不揮発性メモリ。
【請求項１３】
前記不揮発性メモリは、アモルファス状態に形成され、プログラミングまで、アモルファス状態のままである請求項１〜１２のいずれかに記載の不揮発性メモリ。
【請求項１４】
前記不揮発性メモリは、連続したアモルファス状態層で供給され、プログラミング時に該層に生成された結晶領域を含む請求項１〜１２のいずれかに記載の不揮発性メモリ。
【請求項１５】
アモルファス相変化層を設ける手順と、互いに離間した電気コンタクト設ける手順とを具え、前記電気コンタクトの対は、通電時に、前記アモルファス相変化層内で局所加熱を生じて、前記アモルファス相変化層内に結晶相変化層材料の領域を生成し、前記電気コンタクトの対間を電気的に導通させるための電気コンタクトであるメモリデバイスを形成する方法。
【請求項１６】
前記電気コンタクト対の第１のコンタクトと前記電気コンタクト対の第２のコンタクトとの間の電流を供給し、前記電流で前記アモルファス相変化層の局所加熱を生じる手順と、
前記アモルファス相変化層の十分な加熱時に、前記供給電流を遮断して前記アモルファスの相変化層の加熱部分の冷却を可能にする手順とを含む請求項１５に記載の方法。
【請求項１７】
十分な加熱を経過時間に基づいて決定する請求項１６に記載の方法
【請求項１８】
前記経過時間が前記アモルファス相変化層の加熱した部分が結晶化する時間と関連する請求項１７に記載の方法。
【請求項１９】
前記相変化材料が前記結晶状態に変化したとき、電流を自動的に制限する請求項１７または１８に記載の方法。
【請求項２０】
前記相変化層からデータを読取る手順を含む請求項１６に記載の方法。
【請求項２１】
前記コンタクト及び前記アモルファス相変化層を含むワンタイムプログラマブル読み出し専用のメモリを供給する請求項１５〜２０のいずれかに記載の方法。
【請求項２２】
実行時にデータが格納された不揮発性メモリとなるメモリであって、第１のデータをエンコードするための第１の領域及び第２の異なるデータをエンコードするための第２の他の領域を有する相変化材料の連続層を具え、１対の第１のコンタクトが、それらの間に電流を供給するように配置され、前記電流が前記相変化材料の連続層を通過して前記第１の領域内の相変化材料の加熱を引き起こし、１対の第２のコンタクトが、それらの間に電流を供給するように配置され、前記電流が前記第２の他の領域内の相変化材料の加熱を引き起こすように構成されているメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関するものであり、より詳細には、メモリ内の相変化セルを加熱及び冷却することによってデータを記録または消去できる不揮発性メモリに関するものである。
【背景技術】
【０００２】
不揮発性メモリとしてすでに知られているものに、フラッシュメモリ、ＦｅＲＡＭ、ＭＲＡＭ及び位相メモリがある。例えば、米国特許第６，１７２，９０２号公報は、メンブレンに組込まれたＭＲＡＭを開示し、米国特許第５，１６６，７５８号公報は、相変化メモリの構造を開示する。
【０００３】
近年では、明白な安定性による相変化の不揮発性メモリが注目されている。２つの相変化メモリセル集積化コンセプトが、先行技術文献で現在論じられている。第１の相変化メモリセル集積化コンセプトは、局所的加熱による可変接触抵抗に類似する垂直デバイスに依存する。
【０００４】
しかし上記方法は、例えば、信頼性及び製造に制限がある。現在の集積回路製造装置によって製造可能な電流狭窄部を設ける直接的構造を提供するのが有利である。従来技術のデバイスは、既知の寸法を有する相変化セルに依存し、その製造にパターニングまたはいくつかの製造プロセスステップを必要とする。これらの構造を小型化するためには、より小さい相変化セルが必要とされ、それによりさらに正確な製造プロセスが必要とされる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、相変化材料に基づくパターン化されてないワンタイムプログラマブル不揮発性メモリをサポートするアーキテクチャを提供する。
【課題を解決するための手段】
【０００６】
本発明によれば不揮発性メモリが提供され、この不揮発性メモリは、第１のデータをエンコードするための第１の領域及び第２の異なるデータをエンコードするための第２の他の領域を有する相変化材料の連続層を具え、１対の第１のコンタクトが、それらの間に電流を供給するように配置され、前記電流が前記相変化材料の連続層を通過して前記第１の領域内の相変化材料の加熱を引き起こし、１対の第２のコンタクトが、それらの間に電流を供給するように配置され、前記電流が前記第２の他の領域内の相変化材料の加熱を引き起こすように構成されている。
【０００７】
本発明の別の態様によればメモリデバイスの製造方法が提供され、この製造方法は、アモルファス相変化層を設ける手順と、互いに離間した電気コンタクト設ける手順とを具え、前記電気コンタクトの対は、通電時に、前記アモルファス相変化層内で局所加熱を生じて、前記アモルファス相変化層内に結晶相変化層材料の領域を生成し、前記電気コンタクトの対間を電気的に導通させるための電気コンタクトであるメモリデバイスを形成する。
【０００８】
本発明の他の態様によれば、実行時にデータが格納された不揮発性メモリとなるメモリが提供され、このメモリは、実行時にデータが格納された不揮発性メモリとなるメモリであって、第１のデータをエンコードするための第１の領域及び第２の異なるデータをエンコードするための第２の他の領域を有する相変化材料の連続層を具え、１対の第１のコンタクトが、それらの間に電流を供給するように配置され、前記電流が前記相変化材料の連続層を通過して前記第１の領域内の相変化材料の加熱を引き起こし、１対の第２のコンタクトが、それらの間に電流を供給するように配置され、前記電流が前記第２の他の領域内の相変化材料の加熱を引き起こすように構成されている。
【発明を実施するための最良の形態】
【０００９】
図１を参照すると、一般的な従来技術の相変化セル１０が示されている。ここに、第１電極１１が示されている。バイアの形の第１の導体１２が電極１１と電気接触して配置される。第１の導体１２に隣接して、プログラム可能な量の相変化材料１４を含むセルが存在する。バイアの形の第２の導体１５がセル１４の反対側に配置される。導体１５と電気接触して第２電極１６が存在する。
【００１０】
操作時に、電流が第１の電極１１に印加される。電流は第１の導体１２内に閉じ込められ、プログラム可能な量の相変化材料１４の加熱を生じる。徐冷によって、相変化材料は、結晶状態になる。急速冷却によって、相変化材料はアモルファス状態になる。相変化材料は、アモルファス状態では結晶状態とは異なる抵抗値を有し、従ってセルの状態は、セルのプログラム可能な量の相変化材料の抵抗値に基づいて決定できる。
【００１１】
従来の相変化ベースのメモリ構造は、所定のセル境界内に閉じ込められたパターン化された相変化材料に依存する。従来の実現例では、種々のメモリセルはガルバニック絶縁される。それゆえに、相変化層に対するマスクレイアウトは、メモリ配列の各ビットがマスク上で分離された島になる。本発明によれば、原則としてパターン化されない相変化フィルム内の材料特性が、層内に特定の電流フローにより生じる局所的加熱プロファイルを供給することによって、局所的に変化される相変化メモリが明らかにされる。本願明細書において用いられる、「パターン化されない」は、単一の個々のメモリセルに直接関連しない相変化フィルムの形及び大きさを言う。有利なことに、パターン化されない相変化フィルムは、単一の相変化メモリセルに必要とされる実体面積より大きな実体表面であり、更に有利なことに、相変化フィルムは、大きなパターン化されてない表面積、例えば完全にパターン化されてないフィルムとし得る。
【００１２】
以下に記載されているように、本発明は、特にワンタイムプログラマブル（１度だけプログラム可能な）相変化ＲＯＭデバイスに適している。プログラム操作は、高抵抗のアモルファス材料の広い層に、低抵抗または結晶質の領域若しくはチャネルの生成をもたらす。ワンタイムプログラマブルメモリアレイを製造する提示の方法は、様々なアプリケーションに適用可能であり、例えば、一般電子機器製品用、またはコンテンツ配信用のＲＯＭコードストレージに適用可能である。主に、一般にマスクＲＯＭが用いられるアプリケーションを対象とする。
【００１３】
図２を参照すると、パターン化されてない連続相変化層２１上に、複数の互いに離間したコンタクト２２が配置される。どの対の互いに離間したコンタクト２２も、連続相変化層２１に駆動電流および／または電圧を与える接続ノードとして役立つ。図３を参照すると、２つの離間したコンタクト３２は、パターン化されてない連続相変化層３１内に、電流フローパス３３を形成するコンタクトとして作用する。パターン化されてない連続相変化層３１において１対の離間したコンタクト３２間の電流の印加により生じる特定の電流パスで生成される局所的加熱の結果として、電流パス３３内および直接隣接する相変化材料の温度がわずかに上昇し始める。この温度上昇は、局所的電流パスが低い温度でも、すなわち結晶化温度Ｔｃ以下でも温度の上昇に伴い一層局所化されるために、加速される。結晶化温度に局所的に一旦達すると、低抵抗パスが２つの離間した電極間に存在することにある。
【００１４】
図４は、代表的な相変化材料の固有抵抗対温度プロットのグラフ図を示す。材料の遷移温度Ｔｃは約２７５℃を示している。種々の材料に関して、遷移温度は１００〜３００℃であり、またそれより高いこともある。結晶化温度における固有抵抗の急激な低下は、材料内の相変化を反映する。また、結晶化がおこる前は温度の関数として固有抵抗の連続的な低下が顕在する。この結果は、上記のようなデバイス操作のために非常に有利である。
【００１５】
本実施例によれば、パターン化されてない連続相変化層３１内の材料の局所的加熱は、駆動電圧と特定の電流コンプライアンスとの組合せで行われる。電流プロフィルは、相変化層３１内の抵抗値の変化により次第に顕著になる。相転移時に、抵抗値の急低下の加速効果を防ぐために電流を制限する。２０〜５０ｎｍの範囲の厚さを有する相変化材料に対して、２００〜３００℃程度及びそれ以上の温度が、３〜５ボルト程度の印加電圧で達成可能である。必要な書込み時間は、印加電圧バイアスが高いほど減少する（Ｐ＝Ｖ２／Ｒ）。コンタクト（例えば１００ｎｍ×１００ｎｍ未満）間の分離は、２００ｎｍ未満程度とする。好ましくは、電流は、約１００μＡの範囲内に制限する。電流を制限する興味深い態様は、パルス幅が原則として重要でないパラメータである。数値計算から、温度の低下が極めて急速であることが明白である。たぶん、これは、２つの離間したコンタクト間の抵抗値の急低下から生じる。
【００１６】
相変化層は、原則としてパターン化されない。実際的な理由として、層は大きいブロックにパターン化することができる。例えば、パターン化により、各２つ以上の互いに離間したコンタクトを含むメモリセルのアレイまたはマトリックスの各々を代表するブロックを得る。いくつかの可能な実現例を、図５に示す。図５（ａ）には、二つ一組に配置されたコンタクトを有する完全にパターン化されてない相変化層が示されている。（ｂ）には、一定の間隔を置いて矩形アレイに配列されたコンタクトを有する完全にパターン化されてない相変化層が示されている。（ｃ）では、相変化層は２つの区分にパターン化され、各区分内に二つ一組に配列されたコンタクトを有する。（ｄ）では、相変化材料は複数行にパターン化され、各行内に数対のコンタクトを有する。多数の同様の構造は、本発明の範囲内で構想することが可能である。もちろん、部分的にパターン化されてない層も本発明でサポートされる。一例では、相変化層の一部分がパターン化されないで、そこに単一ビットより多数の記憶ビットを担持することができる。従って、本願明細書で用いられる「パターン化されない」は、また「ビット単位にパターン化されない」ことも意味する。
【００１７】
図６を参照すると、他の実施例が示されている。この実施例では、パターン化されてない連続相変化層６１が、接着促進層の形の低抵抗層６４と結合される。あるいは、低抵抗層６４は、特定のシード層または拡散バリアの形にしてもよい。この複合層(スタック)上に複数の接点が配置され、どの接点対もパターン化されてない連続相変化層６１に駆動電流および／または電圧を与えるための接続ノードとして作用する。スタック内において、最初に主として低抵抗層内に電流により生じる特定のパスに生成される局所的加熱の結果として、相変化材料の温度が上昇し、その結果相変化層６１内を流れる電流が次第に増大する。こうして、低抵抗パスが２つのノードの間に生成される。図２の実施例と比較すると、本実施例は一定の電流モードにおいて、ｍＡ範囲の電流レベルで駆動することができる。最大の達成可能な温度は、書込み時に用いられる電流レベルに主に依存する（Ｐ＝Ｒ．Ｉ２）。書込み時間は、低い所要電圧で、第１の実施例より速いため、大量の熱放出が制限される。したがって、理想的には、パルス幅は、数ナノ秒に制限される。最後に、固有抵抗及び層の厚さを適切に選択すると、結果は、有効係数２〜３まで、例えば５０％のみの抵抗変化となる。
【００１８】
図７を参照すると、他の実施例が示されている。ここでは、相変化層の間接的な加熱の考えが、２つのガリバニック絶縁された層（相変化層７１及び他の層７５）のシステムに一般化される。互いに離間した電極７2も示されている。制限された電流コンプライアンスを有する定電圧の下で相変化層の近くで定電流駆動熱源を適用することによって、余分の熱が相変化システムに供給されるときに、新たな自由度が生じる。熱源は、いくつかの抵抗素子を同時に書込みできるように設計するのが好ましい。例えば、直交セルレイアウトを有するアレイコンセプトでは、２つの熱源の組合せが特定のセルを「切替える」ために用いられる。代替方法では、データを相変化セルに書込むときに、ＩＣ全体が高い温度に上昇される。
【００１９】
図８を参照すると、コンタクト対８２がパターン化されてない連続相変化層８１の両面に配置される実施例が示されている。例えば、ヒューズメモリセルは、必要に応じて、このように形成される。励起時に、先に述べた方法を用いて、低抵抗パス８３を相変化層８１内に局所的に形成する。この低抵抗パス８３は、１対の駆動コンタクトを電気的に接続する。隣接するセルの間の距離がフィルム厚さ程度、好ましくはそれより大きい限り、セル間の接触は制限される。もちろん、当業者は、隣接セル間の十分な分離を与えるコンタクトの間隔を容易に決定できる。このようなヒューズメモリの利点は、その固有の拡張性にあり、主にフィルム厚さに制限される。
【００２０】
図９を参照すると、アレイが種々のメモリ組織に再配列される、実施例を示す。例えば、電流または電圧ドライブの場合には、単一の『ソース』コンタクトが、複数の『シンク』コンタクトと結合される。したがって、コンタクトは、２つ１組で利用されるにもかかわらず、１対のうちの少なくとも１つのコンタクトが、他の異なる対のコンタクトのうちの１つのコンタクトでもあるように配列される。図９には、バイアの形の中心のコンタクトが４つのシンクコンタクトの各々と切り替え可能に電流パスを形成するためのソースコンタクトとして作用する十字型のマクロセルが示されている。十字型マクロセルは、種々の配列コンセプトで結合可能である。
【００２１】
マルチレベルメモリーセルを実現する他の方法を構想することができるが、容易に実現される。情報は、模範的実施例では低抵抗ブリッジの位置に種々の可能な方向により与えられるが、情報は、２つのコンタクト間の（１）ブリッジ幅の形で、または（２）２つのコンタクト間の少なくとも部分的に形成されるブリッジの長さで、与えることもできる。
【００２２】
図１０を参照すると、時間の関数としてのモデルの温度が示されている。図１１を参照すると、時間の関数としてのモデルの入力／出力特性が示されている。最初に、電圧は最大、すなわち７．５ボルトとなり、約７．５ｎｓになると、低抵抗パスが不可逆的に生成され、全抵抗の急激な低下が生じる。
【００２３】
図１２及び１３には、コンタクト間の低抵抗ブリッジの生成直前又は直後にそれぞれ層を調べて得られた、（左上）種々のノードにおける電圧、（右上）構造内で局所的に消費される電力、（左下）局所的温度、（右下）局所的抵抗を示す。この場合、７．５ｎｓ及び８．０ｎｓの時間枠が見られる。局所的抵抗の図は、平行に見えるノードに接続する種々の抵抗に似ている。したがって、局所的抵抗の減少は、相変化層の抵抗値の局所的変化を反映する。
【００２４】
図１４を参照すると、低抵抗ブリッジの生成直後の相変化層の内及び周囲の温度分布のグラフ表示が示されている。システム（すなわち相変化層）内の最高温度が図１０に時間の関数として示されている。最初に、温度は穏やかに上昇するのみであり、これは、抵抗の局所的低下によるコンタクト間の電流チャネルの縮小化（狭窄化）と共同して徐々におこる。約７．５ｎｓ後に、非常に速い温度上昇が、低抵抗ブリッジの生成時に局所的に観察され、その後、電流コンプライアンスが活性化される。したがって、速い温度上昇の後に、熱拡散により最高温度の等しく速い減少が続く。この場合、低抵抗ブリッジは、コンタクトに関して対称的に形成されない。これは、成形コンタクトの使用によって改善される可能性がある。コンタクトは、ジュール加熱をより良好に局所化するために、例えば三角形のテーパ状にする。
【００２５】
好ましい実施例においては、連続相変化層は、データがそこに記憶されるまでアモルファス状態である。通常のＣＭＯＳプロセスの最終段階の総熱量が結晶状態の相変化層を生じる。高い温度のために、堆積後の最初のアモルファス層は結晶状態に変換される。これを回避するために、相変化層の堆積後のＣＭＯＳプロセスの総熱量は、任意に制限して結晶化を防ぐ。あるいは、もっと高い結晶化温度を有する他の相変化材料を使用する。これは、情報を書込むための消費電力を増大させるが、集積化を簡単にする。ワンタイムプログラマブルＲＯＭ（ＯＴＰ−ＲＯＭ）デバイスに対して、書込み時の消費電力の増大はあまりに重要ではない。
【００２６】
したがって、プログラミングが行われるとき、すなわちＩＣ最終段階プロセスの終了時、相変化層はアモルファス状態にあり、またパッケージ及びＰＣＢの実装中でもアモルファス状態に維持されることが予測される。それゆえに、チップは、製造プロセスの種々の時点で電気的にプログラムできる。プログラミング操作は、原則として「１回」に制限される。また、相変化層はアモルファス状態にリセットし、完全なプログラムサイクルを再開してもよい。
【００２７】
多くの他の実施例を、本発明の精神または範囲から逸脱することなく、想定することができる。例えば、コンタクトの形は多少任意である。更に、種々のコンタクト材料も適切である。
【図面の簡単な説明】
【００２８】
【図１】図１は、従来技術の不揮発性メモリを示す断面側面図である。
【図２】図２は、パターン化されてない連続相変化層及び複数の互いに離間したコンタクトを簡略化した平面図及び簡略化した部分断面の側面図である。
【図３】図３は、２つの離間したコンタクト間の低電気抵抗ブリッジを示す簡略平面図である。
【図４】図４は、相変化材料に対する、模範的な固有抵抗対温度プロットのグラフ図である。
【図５】図５は、種々のコンタクト構成を種々のパターン化されてない層構成とともに示す複数の簡略レイアウト図である。
【図６】図６は、パターン化されてない連続相変化層が低抵抗層上に配置される、他の実施例の簡略断面側面図である。
【図７】図７は、相変化層の間接的な加熱がガルバニック絶縁された２つの層のシステムに一般化された実施例を簡易化した断面側面図である。
【図８】図８は、コンタクトの対がパターン化されてない連続相変化層の両側に配置された実施例の簡略断面側面図である。
【図９】図９は、１対のコンタクト内の単一の第１のコンタクトが、他の対の離間したコンタクト内で第１のコンタクトとしても作用する、コンタクトの構成を示す簡略レイアウト図である。
【図１０】図１０は、時間の関数としてのモデルの温度特性のグラフである。
【図１１】図１１は、時間の関数としてのモデルの入力／出力特性のグラフである。
【図１２】図１２は、種々のノードの電圧、構造内で局所的に消費される電力、局所的温度及び局所的抵抗を示すトポグラフィ図である。
【図１３】図１３は、種々のノードの電圧、構造内で局所的に消費される電力、局所的温度及び局所的抵抗を示すトポグラフィ線図である。
【図１４】図１４は、低抵抗ブリッジの生成直後の相変化層内外の温度分布のグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
2008523605.tif 000018
【図１３】
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【図１４】
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【国際調査報告】
2008523605.tif 000021
2008523605.tif 000022
2008523605.tif 000023
2008523605.tif 000024
2008523605.tif 000025
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