(57)【要約】  画素パッド（１１０）及び信号を選択的に画素パッドに結合して画素パッドを動作状態／非動作状態にする薄膜電界効果トランジスタ（１０６）を有する画素セル（１００）及びアクティブマトリクス方式ディスプレイ用の画素セルの製造方法が、開示される。電界遮蔽体（１１２）が、絶縁層（１０２）上に形成されると共に絶縁層を介して画素パッドに接続されていて、電界遮蔽体が画素パッドの少なくとも一部分上に延びるようになっている。電界遮蔽体は、薄膜トランジスタ上に延びて第２のゲート（２１５）を形成するのがよく、この第２のゲートは、薄膜トランジスタ及び画素セルの性能を高めるために用いられる。
2008545155.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス方式ディスプレイ用の画素セルであって、
画素パッド（１１０）と
信号を選択的に前記画素パッドに結合して前記画素パッドを動作状態／非動作状態にする薄膜電界効果トランジスタ（１０６）と、
絶縁層（１０２）上に形成された電界遮蔽体（１１２）とを有し、前記電界遮蔽体は、前記電界遮蔽体が前記画素セル（１１０）の電極又は前記薄膜電界効果トランジスタの少なくとも一部分上に延びるように前記絶縁層を介して前記トランジスタに接続されている、画素セル。
【請求項２】
前記薄膜電界効果トランジスタ（１０６）は、有機半導体材料を含む、請求項１に記載の画素セル。
【請求項３】
前記薄膜電界効果トランジスタ（１０６）は、有機層間誘電体層を含む、請求項１に記載の画素セル。
【請求項４】
前記薄膜電界効果トランジスタ（１０６）は、行電極（４５）に印加された信号に従って列電極（４７）を前記画素パッド（１１０）に選択的に接続する、請求項１に記載の画素セル。
【請求項５】
前記電界遮蔽体は、前記薄膜電界効果トランジスタの性能を高めるために前記薄膜電界効果トランジスタと容量的関係をなすよう前記薄膜電界効果トランジスタの一部分上に延びている、請求項１に記載の画素セル。
【請求項６】
前記電界遮蔽体（１１２）は、隣りの画素セルの薄膜電界効果トランジスタ（１０６）の性能を高めるために前記隣りの画素セルの前記薄膜電界効果トランジスタと容量的関係をなすよう前記隣りの画素セルの前記薄膜電界効果トランジスタの一部分上に延びている、請求項１に記載の画素セル。
【請求項７】
前記電界遮蔽体（１１２）は、隣りの画素セルの画素パッド（１１０）の性能を高めるために前記隣りの画素セルの画素パッドと容量的関係をなすよう前記隣りの画素セルの前記画素パッドの一部分上に延びている、請求項１に記載の画素セル。
【請求項８】
アクティブマトリクス方式ディスプレイ用の画素セルであって、
画素パッド（１１０）と
信号を選択的に前記画素パッドに結合して前記画素パッドを動作状態／非動作状態にする薄膜電界効果トランジスタ（１０６）と、
絶縁層（１０２）上に形成された電界遮蔽体（１１２）とを有し、前記電界遮蔽体は、前記電界遮蔽体が前記画素パッドの電極又は前記薄膜電界効果トランジスタ（１０６）の少なくとも一部分上に延びて前記薄膜電界効果トランジスタの性能を高める第２のゲート（２１５）を形成するよう前記絶縁層を介して前記画素トランジスタに接続されている、画素セル。
【請求項９】
前記薄膜電界効果トランジスタ（１０６）は、有機半導体材料を含む、請求項８に記載の画素セル。
【請求項１０】
前記薄膜電界効果トランジスタ（１０６）は、有機層間誘電体層を含む、請求項８に記載の画素セル。
【請求項１１】
前記薄膜電界効果トランジスタ（１０６）は、行電極（４５）に印加された信号に従って列電極（４７）を前記画素パッドに選択的に接続する、請求項８に記載の画素セル。
【請求項１２】
前記絶縁層（１０２）は、前記電界遮蔽体と前記薄膜電界効果トランジスタとの間の厚さが、前記電界遮蔽体と前記画素セルの他の領域との間の厚さとは異なる、請求項８に記載の画素セル。
【請求項１３】
前記絶縁層（１０２）は、前記電界遮蔽体と前記薄膜電界効果トランジスタとの間の厚さが、前記電界遮蔽体と前記画素セルの他の領域との間の厚さよりも小さい、請求項８に記載の画素セル。
【請求項１４】
前記電界遮蔽体（１１２）によって形成された前記第２のゲート（２１５）は、前記薄膜電界効果トランジスタのための導通電流を増大する、請求項８に記載の画素セル。
【請求項１５】
アクティブマトリクス方式ディスプレイ用の画素を形成する方法であって、
絶縁体（１０２）を画素スタック（４０）上に形成するステップを有し、前記画素スタックは、薄膜トランジスタ（１０６）、画素パッド（１１０）、及びアドレス指定ライン（４５，４７）を含み、
前記絶縁体上に形成された導電性層にパターン形成して前記画素パッドに接続される電界遮蔽体（１１２）を形成するステップを有し、前記電界遮蔽体は、前記電界遮蔽体が前記薄膜トランジスタの性能を高める第２のゲート（２１５）を形成するよう前記薄膜トランジスタの少なくとも一部分上に延びるように前記絶縁層を介して前記画素パッドに接続されている、方法。
【請求項１６】
前記画素パッド（１１０）及び前記電界遮蔽体（１１２）を動作状態にして前記薄膜電界効果トランジスタのための導通電流を増大させるステップを更に有する、請求項１５に記載の方法。
【請求項１７】
前記絶縁体形成ステップは、前記薄膜トランジスタに関する性能基準に従って前記絶縁体（１０２）の厚さを設定するステップを含む、請求項１５に記載の方法。
【請求項１８】
前記導電性層のパターン形成ステップは、第１の画素セルの電界遮蔽体（１１２）が隣りの画素セルの薄膜トランジスタ上に延びるように前記導電性層にパターン形成するステップを含む、請求項１５に記載の方法。
【請求項１９】
前記導電性層のパターン形成ステップは、第１の画素セルの電界遮蔽体（１１２）が隣りの画素セルの画素パッド上に延びるように前記導電性層にパターン形成するステップを含む、請求項１５に記載の方法。
【発明の詳細な説明】
【開示の内容】
【０００１】
本開示内容は、アクティブマトリクス方式ディスプレイ用の画素セル、特に、性能を高めるために電界遮蔽体を用いる薄膜トランジスタデバイスに関する。
【０００２】
Ｅ−インク（E-ink ）カプセルは、これらに印加された電圧に応答して画像を形成するために用いられる。かかるカプセルは、反応性があり、カプセル又はセルに印加された電圧に従って動く白色インク及び黒色インク（Ｅ−インク）を収容している。電気泳動型Ｅ−インクディスプレイ上の画像コンテンツを変更するため、或る特定の時間の間（例えば、５００ｍｓ〜１，０００ｍｓ）新たな画像情報が書き込まれる。アクティブマトリクスの再生速度は通常高いので、この結果、多くのフレーム中（例えば、５０Ｈｚのフレームレートで、２５〜５０個のフレーム）同一の画像コンテンツがアドレス指定される。
【０００３】
図１を参照すると、Ｅ−インクカプセル１２の略図が、概略的に示されている。例えば、Ｅ−インクを黒色から白色にアドレス指定するには、画素キャパシタプレート１０ａ，１０ｂを５００ｍｓ〜１，０００ｍｓの間隔の間に−１５Ｖまで荷電する必要がある。この時間の間、白色粒子は、上面（共通）電極に向かってドリフトし、黒色粒子は、下面（アクティブマトリクス背面）電極に向かってドリフトする。黒色に切り換えるには、正の画素電圧が必要である。画素キャパシタにおいて０Ｖの場合、Ｅ−インクは、切り換わらない。
【０００４】
図２を参照すると、アクティブマトリクス方式ディスプレイの画素２２の等価回路２０が示されている。行電極２４が、次の行における画素のための蓄積キャパシタを形成している。アクティブマトリクス方式ディスプレイは、一度に一行ずつ駆動される。一フレーム時間中、全ての行が、薄膜トランジスタ（ＴＦＴ）２６を非導通状態（＋２５Ｖ）から導通状態（−２５Ｖ）に変化させる電圧を印加することにより順次選択される。このライン選択時間の際、選択された行の画素キャパシタ２８，３０（即ち、ＴＦＴのドレイン側の全キャパシタンス）は、共通電極３２に供給された電圧（±１５Ｖ，０Ｖ）まで荷電される。残りのフレーム時間（即ちホールド時間）の間、他の行は、アドレス指定される。この場合、ＴＦＴ２６は、これらの非導通状態にあり、画素キャパシタ２８，３０上の電荷を保持しなければならない。画像アップデート相互間では、アクティブマトリクスは、静止状態では、行電極、列電極、画像パッド及び共通電極について０Ｖの状態にある。
【０００５】
ＣＤＥは、ディスプレイ効果をもたらすキャパシタ３０であり、Ｃｓｔは、蓄積キャパシタ２８であり、Ｃｇｄは、ＴＦＴ２６中の寄生ゲート−ドレインキャパシタ（図示せず）である。回路２０では、先の行電極は、蓄積キャパシタラインを形成する。
【０００６】
本発明によれば、画素パッド及び信号を選択的に画素パッドに結合して画素パッドを動作状態／非動作状態にする薄膜電界効果トランジスタを有する画素セル及びアクティブマトリクス方式ディスプレイ用の画素セルの製造方法が、開示される。電界遮蔽体が、絶縁層上に形成されると共に絶縁層を介して画素パッドに接続されていて、電界遮蔽体が画素電極（例えば、画素パッド）又は薄膜電界効果トランジスタの少なくとも一部分上に延びるようになっている。電界遮蔽体は、薄膜トランジスタ上に延びて第２のゲートを形成するのがよく、この第２のゲートは、薄膜トランジスタ及び画素セルの性能を高めるために用いられる。
【０００７】
アクティブマトリクス方式ディスプレイ用の画素を形成する方法が、絶縁体を画素スタック上に形成するステップを有し、画素スタックは、薄膜トランジスタ、画素パッド、及びアドレス指定ラインを含み、この方法は、絶縁体上に形成された導電性層にパターン形成して画素パッドに接続される電界遮蔽体を形成するステップを更に有する。電界遮蔽体は、電界遮蔽体が薄膜トランジスタの性能を高める第２のゲートを形成するよう薄膜トランジスタの少なくとも一部分上に延びるように絶縁層を介して画素パッドに接続されている。
【０００８】
他のステップは、画素パッド及び電界遮蔽体を動作状態にして薄膜電界効果トランジスタのための導通電流を増大させるステップを含むのが良い。絶縁体形成ステップは、薄膜トランジスタに関する性能基準に従って絶縁体の厚さを設定するステップを含むのが良い。導電性層のパターン形成ステップは、第１の画素セルの電界遮蔽体が隣りの画素セルの薄膜トランジスタ上に延びるように導電性層にパターン形成するステップを含むのが良い。導電性層のパターン形成ステップは、第１の画素セルの電界遮蔽体が隣りのセルの薄膜トランジスタ上又は隣りのセルの画素パッド上に延びるように導電性層にパターン形成するステップを含むのが良い。
【０００９】
本開示は、以下の図を参照して好ましい実施形態の以下の説明を詳細に提供する。
【００１０】
本発明の上記目的、特徴及び利点並びに他の目的、特徴及び利点は、添付の図面と関連して読まれるべき本発明の例示の実施形態の以下の詳細な説明から明らかになろう。
【００１１】
本発明は、改良型画素回路であって、画素回路と関連した薄膜トランジスタの性能を高めるために電界遮蔽体を有する改良型画素回路を提供する。本発明の実施形態による電界遮蔽背面は、追加の金属層（例えば第３の金属層）を画素スタックに追加することによりディスプレイの光学性能を向上させる。さらに、追加の機能が電界遮蔽体に与えられ、かかる機能としては、電界遮蔽層をＴＦＴの第２のゲートとして用いることにより画素ＴＦＴのスイッチング特性の向上が挙げられる。本明細書に開示される実施形態は、ディスプレイの高い光学性能を保持したうえでＴＦＴの流れている電流（on-current）（以下、「導通電流」という）を増大させる。
【００１２】
次に、有機ＴＦＴ画素回路と関連して本発明の例示の実施形態を説明するが、ＴＦＴ画素回路は、本発明の教示から恩恵を受けることができる。加うるに、本発明は、例えば液晶ディスプレイ、Ｅ−インクディスプレイ又は任意他のディスプレイ若しくはデバイスのようなデバイスのための任意の画素回路を含むことができる。
【００１３】
次に、図面（図中、同一の参照符号は、同一又は類似の要素を示している）を参照し、まず最初に図３を参照すると、有機ＴＦＴ画素回路中にスタック４０を用いるのが良い。図３に示すようなアクティブマトリクス回路は、例えばプラスチック箔４２（基板）上に実装され、その結果、フレキシブルディスプレイ中に一体化できるアクティブマトリクス（ＡＭ）背面が得られている。種々の層に用いることができると考えられる材料が、表１に示されている。好ましいスタック４０は、導電性の高いゲート層４４（例えば貴金属又はインジウム錫酸化物）で始まり、次に、有機絶縁体（絶縁）層４６、第２の導電性層４８及び有機半導体層５０が設けられている。有機層４６，５０は、好ましくは、スピンコーティングにより被着される。フォトリソグラフィーにより層（例えば絶縁体層）の真性光感度の使用かフォトレジスト（例えば半導体及び導体のうちの大抵のものに関し）の使用かのいずれかによって層にパターン形成するのが良い。層４８は、列電極４７及び画素パッド１１０を形成し、層４４は、行電極４５を形成する。
【００１４】
表１は、ポリマーエレクトロニクスを備えたアクティブマトリクス回路に用いることができる例示の材料を示している。
【００１５】
〔表１〕
層                        材  料                                          
基板＊                    ポリカーボネート，ポリエチレンナフタレン  ．．．
ゲートライン              Ａｕ，Ａｌ，Ｃｕ，インジウム錫酸化物  ．．．
絶縁体層                  フォトレジスト：ＨＰＲ５０４，ＳＵ８  ．．．
データライン／画素パッド  金属：Ａｕ，Ｐｄ，Ｐｔ，ＺｎＳｎＯ３，
ＳｎＯ２：Ｆ，Ａｇ
半導体                    ポリ−（チェニレンビニレン），ペンタセン．．．  
＊多くのバリヤ層で被覆可能な母材                                          
【００１６】
スタック４０は、本発明の特徴をもたらす基礎として使用できる。スタック４０に代えて、他の画素回路を用いても良いが、本発明の教示から依然として恩恵を受けることができる。
【００１７】
図４を参照すると、アクティブマトリクス背面の電流画素セルレイアウトが、図示されている。第１の領域５５は、半導体アイランド（島）の種々の位置を示している。第２の領域６０は、１番目の金属層を示している。第３の領域６５は、２番目の金属層を示し、連続絶縁体層は、図示されていない。図４の背面設計の画素レイアウトは、依然として電界遮蔽体を含んでいない。
【００１８】
図５を参照すると、スタック１００は、有機エレクトロニクスを備えたディスプレイ用に用いられるべき有機ＴＦＴを有する１つの画素のための電界遮蔽スタックを含んでいる。この実施形態では、２つの層が、例示として、図３のスタック４０に追加されている。絶縁体（絶縁）層１０２及び導電性層１０４が、スタック４０上に形成されている。このスタック１００の利点のうちの幾つかとしては、コントラストが高いこと、光学的クロストークが低いこと、及び電界遮蔽電極による行及び列電極の電界の遮蔽に起因して画素のスイッチングが一様であることが挙げられる。
【００１９】
絶縁体１０２は、フォトレジスト材料又は他の有機絶縁材料を含むのが良い。絶縁体１０２は、ＴＦＴ１０６の一部を形成している半導体材料５０上に形成されている。半導体材料５０は、無機半導体材料を含んでも良く又は有機半導体材料を含んでも良い。一実施形態では、材料５０は、ペンタセンを含む。ただし、他の材料も使用できる。絶縁体１０２を調製した後、導電性層１０４を絶縁体１０２上に形成する。絶縁体１０２にパターン形成して絶縁体１０２を通る接続部１０８を通すことができる開口部を形成するのが良い。導電性層と同時に（例えば、デュアルダマシン法を用いて）又は層１０４とは別個独立にビア（バイア）を形成することができる。導電性層１０４は、例えばＡｕ、Ａｌ、Ｃｕ、インジウム錫酸化物、Ｐｄ、Ｐｔ、ＺｎＳｎＯ３、ＳｎＯ２：Ｆ、Ａｇ又は他の任意適当な導体から成っていて良い。
【００２０】
導電性層１０４は、層４８（図３）から作られた画素パッド１１０に接続されている。導電性層１０４は、画素パッド１１０上に電界遮蔽体１１２を形成し、更に、画素パッド１１０の少なくとも一部分（又は他の画素電極）上に延び、又、好ましい実施形態では、ＴＦＴ１０６の少なくとも一部分上に延びている。このように、電界遮蔽体１１２は、ＴＦＴ１０６と容量的関係をなし、この容量的関係は、以下に説明するようにＴＦＴの性能を向上させるために利用できる。薄膜電界効果トランジスタ１０６は、導電性部分及び（又は）半導体部分相互間に有機層間誘電体層４６を有するのが良い。
【００２１】
図６を参照すると、アクティブマトリクス背面の電界遮蔽画素回路が、例示されている。第１の領域１２０は、導電性層１０４（電界遮蔽体）を示している。第２の領域１２５は、半導体アイランドの種々の部分を示している。第３の領域１３０は、１番目の金属層を示している。第４の領域１３５は、２番目の金属層を示し、連続絶縁体層は、図示されていない。
【００２２】
理想的な画素ＴＦＴは、高い導通電流を送り出す一方で、画素中の僅かな領域を占めている。１つの問題としては、特に有機エレクトロニクスを備えていない場合にはこの理想には決して達しないということである。導通電流が高ければ高いほど、構成できるディスプレイはそれだけ一層大型になる。ＴＦＴ領域が狭ければ狭いほど、アクティブマトリクス背面の歩留まりがそれだけ一層高くなる。
【００２３】
本発明によれば、導電体層１０４は、層１０４をＴＦＴ１０６の「第２のゲート」として用いることにより（図７参照）、ＴＦＴ１０６の領域を増大させないでＴＦＴ１０６の導通電流を増大させる機会を提供するディスプレイ用の電界遮蔽体となる。伝達特性が、層１０４に形成された第２のゲートの種々の値について図８に例示的に示されている。
【００２４】
図７を参照すると、電界遮蔽画素用の透過アクティブマトリクス画素回路２００が、一実施形態に従って例示的に示されている。単一の画素２０２が示されており、この単一の画素は、アクティブマトリクス方式ディスプレイを形成する複数個の画素のうちの一部であるのが良い。行電極２２４が、次の列中の画素のための蓄積キャパシタを形成する。アクティブマトリクス方式ディスプレイは、一度に一行ずつ駆動される。一フレーム時間中、全ての行は、薄膜トランジスタ（ＴＦＴ）２２６を非導通状態から導通状態に変化させる電圧を印加することにより順次選択される。このライン選択時間の際、選択された行の画素キャパシタ２２８，２３０及びＴＦＴ２２６のゲートとドレインとの間のキャパシタンス（即ち、ＴＦＴのドレイン側の全キャパシタンス）は、共通電極２３２に供給された電圧（例えば、±１５Ｖ、０Ｖ）まで荷電される。
【００２５】
残りのフレーム時間（即ちホールド時間）の間、他の行は、アドレス指定される。この場合、ＴＦＴ２２６は、これらの非導通状態にあり、画素キャパシタ２２８，２３０上の電荷を保持しなければならない。画像アップデート相互間では、アクティブマトリクスは、静止状態では、行電極、列電極、画像パッド及び共通電極に関して０Ｖの状態にある。
【００２６】
ＣＤＥは、ディスプレイ効果をもたらすキャパシタ２３０であり、Ｃｓｔは、蓄積キャパシタ２２８であり、Ｃｇｄは、ＴＦＴ２２６中の寄生ゲート−ドレインキャパシタ（図示せず）である。回路２００では、先の行電極は、蓄積キャパシタラインを形成する。画素パッド１１０は、ＴＦＴ２２６の第２のゲート２１５を形成している。
【００２７】
図８を参照すると、２０Ｖのステップで＋１００Ｖから−１００Ｖまでの画素電極（即ち、第３番目の金属層１０４）の電圧ＶＰに関して０．０１ｃｍ２／Ｖｓの移動度（モビリティ）を備えた電界遮蔽有機ＴＦＴの伝達特性が、例示的に示されている。トランジスタ中のドレイン電流ＩＤが、ゲート電圧ＶＧに対してプロットされている。挿入図（図８Ｂ）のプロット３００が、抽出閾電圧（ＶＴ）を画素電極電圧（ＶＰ）の関数として示しており、この場合、ＴＦＴのチャネル長さは、５ミクロンであり、幅は１，０００ミクロンであり、供給電圧ＶＤ＝−１Ｖである。
【００２８】
電界遮蔽体が設けられていない場合、ＴＦＴの導通電流は、画素が正の電圧まで荷電するのと比較して、負の電圧に荷電する場合、低い。これは、負の電圧に荷電する場合、ソース−ゲート電圧が低いことによる。したがって、負の電圧への画素荷電は、画素ＴＦＴのサイズにとって決定要因のうちの１つである。
【００２９】
電界遮蔽が施されている場合、負の電圧への荷電中における導通電流は、第２のゲート２１５（図７）に加わる負の電圧により増大する。正の電圧への荷電中における導通電流は、低いであろう。この結果、対称の荷電特性が得られると共に小型の画素ＴＦＴを用いる可能性が得られる。
【００３０】
ディスプレイに第２のゲート２１５の種々の形態を用いて多くの変形実施形態を実現することができる。
【００３１】
図９を参照すると、絶縁体１０２にパターン形成し又はこれとは違ったやり方でこの絶縁体を改造すると、ＴＦＴ１０６及び画素セルの他の領域上に種々の厚さをもたらすことができる。これにより、半導体５０と電界遮蔽体１１３との間に適当な絶縁体厚さを選択して第２のゲート２１５（図７）が調節される。電界遮蔽絶縁体１０２は、電解遮蔽体１１３と層４４，４８のそれぞれの行電極及び列電極との間の電気的クロストークを回避するためにできるだけ厚手であることが好ましい。他方、絶縁体層１０２が薄手である場合、導電性層１０４は、第２のゲートとしてのその作用効果によりＴＦＴの導通電流を増大させることができる。
【００３２】
図１０を参照すると、２つの別々の絶縁体層１５０，１５２を絶縁体１０２用として用いることができる。層１５０は、電界遮蔽体１１３と半導体５０との間の誘電体の適当な厚さを提供するよう用いられるのが良い。層１５２は、他の領域において絶縁体に関する別の厚さを提供するよう層１５０上に形成され又はパターン形成されるのが良い。層１５０，１５２は、同種の材料から成っていても良く、或いは異種材料から成っていても良い。層１５０，１５２にパターン形成してビアホール又は他の構造を形成するのが良い。高い導通電流と電気的クロストークとの間の妥協策を回避するため、薄手の第２の絶縁体層１５０をＴＦＴ１０６の付近に被着させ、厚手の絶縁体層１５２を画素の残部に被着させるのが良い。これにより、導通電流の増大が最大になり、他方、電気的クロストークが最小限に抑えられる。
【００３３】
このスタックは、多くの仕方で構成できる。１つの考えられることとしては、半導体５０にパターン形成し、次にＴＦＴ１０６の付近で第２の絶縁体層１５２にパターン形成するために用いられるレジスト（層）１５０の剥ぎ取りを省くことである。レジスト１５０は、厚さが約１ミクロンであるのが良く、絶縁体層１５２は、これよりも非常に厚い（例えば、５ミクロン）のものであるのが良い。他の厚さも想定される。
【００３４】
図１１を参照すると、有機ＴＦＴを備えた１つの画素の電界遮蔽スタックが示されており、この場合、第２のゲート２１５が、ＴＦＴ２２６及び（又は）次の行中の画素パッド１１０との間の電界遮蔽体１１２のオーバーラップにより形成されている。第２のゲート２１５を用いると、導通電流のブーストが得られる。
【００３５】
第２のゲート２１５は、隣りの画素セル中の次の画素パッド１１０′に接続されている。等価回路が、図１２に例示的に示されている。
【００３６】
図１２を参照すると、図１１の電界遮蔽画素構造体に関する実施形態のためのアクティブマトリクス画素が概略的に示されている。隣りの行中の画素電極１１０′は、接続部２３１によりＴＦＴ２２６の第２のゲート２１５に接続されている。
【００３７】
図１１及び図１２に示す構造体の利点のうちの幾つかを説明するため、以下の例が提供されている。画像パッド１１０を例えば＋１５Ｖと−１５Ｖの間で駆動する。画素を再生させると、ゲート電極（Ｇ）（例えば、行ライン２２４）は、＋２５Ｖから−２５Ｖに設定される。ゲート電極（Ｇ）は、次の画素行の蓄積キャパシタである。したがって、この次の画素行は、再生期間中、−６５Ｖ〜−３５Ｖの間の画素電圧に設定される。画素の第２のゲート２１５を次の行中の画素の画素パッドに接続することにより、この大きな負の電圧が、再生中、ＴＦＴ２２６に印加される。これにより、図８で理解できるように、この期間中、導通電流が、３〜５倍になる。再生期間後、ゲート（Ｇ）を＋２５Ｖにリセットする。次に、次の行中の画素パッド１１０を−１５Ｖ〜−＋１５Ｖの通常の画素電圧にリセットする。これにより、画素中の漏れ電流は、２つの再生期間の間の期間においては十分に低いままであるようになる。
【００３８】
電界遮蔽体は、隣りの画素セルの薄膜電界効果トランジスタの性能を高めるために隣りの画素セルの薄膜電界効果トランジスタと容量的関係をなすよう隣りの画素セルの薄膜電界効果トランジスタの一部分上に延びるのが良い。同様に、電界遮蔽体は、隣りの画素セルの画素パッドの性能を高めるために隣りの画素セルの画素パッドと容量的関係をなすよう隣りの画素セルの画素パッドの一部分上に延びるのが良い。
【００３９】
本明細書において開示した実施形態を他の実施形態と組み合わせることができ、例えば、電界遮蔽体とＴＦＴとの間の隙間（例えば、第２のゲート）を第２のゲートが次の行の画素パッドに接続されると、上述したように調節できる。他の組み合わせも想定される。
【００４０】
本発明の利点としては、光学的ディスプレイ性能を最適に保った状態でＴＦＴ領域を狭く構成できるということが挙げられる。これにより、ディスプレイの歩留まりが増大し、しかも、大型ディスプレイを有機ＴＦＴの現在における性能を備えた状態で製作できる。用途の分野としては、全てのアクティブマトリクス方式ディスプレイが挙げられる。これらディスプレイは、電界遮蔽設計のものであるのが良い。本発明は又、有機エレクトロニクス以外の他の技術分野にも利用でき、例えば、非晶質シリコン又は多結晶シリコンも使用できる。
【００４１】
電界遮蔽体の使用による画素性能の向上のための好ましい実施形態（例示であって、本発明を限定するものではない）を説明したが、上述の教示に照らして当業者であれば、改造例及び変形例を想到できることが注目される。したがって、本明細書において開示すると共に特許請求の範囲に記載された実施形態の範囲及び精神に属する変更例を開示した本発明の特定の実施形態について行うことができることは理解されるべきである。かくして、特許法の要求する構成及び特徴を説明したが、クレーム請求されると共に特許権により保護されることが望ましい内容は、特許請求の範囲に記載されている。
【図面の簡単な説明】
【００４２】
【図１】先行技術のＥ−インクディスプレイを示す略図である。
【図２】先行技術のＥ−インクディスプレイを含むアクティブマトリクス方式ディスプレイ用の画素セルを示す略図である。
【図３】アクティブディスプレイ画素セルの例示のスタックを示す断面図である。
【図４】図３のスタックに該当する画素セルの立面図である。
【図５】一実施形態による図３のスタック上に形成された絶縁体及び電界遮蔽体を示す断面図である。
【図６】図５のスタックに該当する画素セルの側面図である。
【図７】図６に示すアクティブマトリクス方式ディスプレイ用の画素セルを示すと共に第２のゲートを示す略図である。
【図８】図７の画素セルにおける薄膜トランジスタに関する特性曲線のプロット図（Ａ，Ｂ）である。
【図９】絶縁層及び電界遮蔽体の形成のための一変形実施形態を示す図である。
【図１０】絶縁層及び電界遮蔽体の形成のための別の変形実施形態を示す図である。
【図１１】変形実施形態に従って隣りの画素セルのトランジスタ上に延びる電界遮蔽体を備えた画素セルの立面図である。
【図１２】図１１に示すアクティブマトリクス方式ディスプレイ用の画素セルを示す略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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