(57)【要約】一実施形態では、ナノクラスタ電荷蓄積デバイスを形成する方法が提供される。半導体装置（１０）の第１の領域（２６および３０）が１つまたは複数の非電荷蓄積デバイスを配置するために特定される。この半導体装置の第２の領域（２８）が１つまたは複数の電荷蓄積デバイスを配置するために特定される。この１つまたは複数の非電荷蓄積デバイスのゲート絶縁体として使用されるゲート酸化物（２２）がこの半導体装置の第１の領域（２６および３０）中に形成され、引き続きナノクラスタ電荷蓄積層がこの半導体装置の第２の領域（２８）中に形成される。
2008504681.tif 000002
【特許請求の範囲】
【請求項１】
ナノクラスタ電荷蓄積デバイスの形成方法であって、
１つまたは複数の非電荷蓄積デバイスを配置するための、半導体装置の第１の領域を特定し、
１つまたは複数の電荷蓄積デバイスを配置するための、前記半導体装置の第２の領域を特定し、
前記半導体装置の前記第１の領域中に前記１つまたは複数の非電荷蓄積デバイスのゲート絶縁体として使用されるゲート酸化物を形成し、
その後、前記半導体装置の前記第２の領域中にナノクラスタ電荷蓄積層を形成することを備える前記方法。
【請求項２】
少なくとも５ナノメートルのゲート酸化物厚みを有する高電圧トランジスタを形成するための領域として前記半導体装置の前記第１の領域を特定することをさらに備える請求項１の方法。
【請求項３】
非電荷蓄積トランジスタを前記第１の領域中に形成し、
前記ナノクラスタ電荷蓄積層を前記半導体装置の前記第２の領域中に形成した後に、前記第２の領域中に電荷蓄積トランジスタを形成することをさらに備える請求項１の方法。
【請求項４】
１つまたは複数の入出力トランジスタまたはロジックトランジスタあるいはこれらの組合せを形成するための領域として、前記半導体装置の第３の領域を特定することをさらに含み、前記第３の領域は、前記第１の領域中の前記１つまたは複数の非電荷蓄積デバイスの前記ゲート酸化物よりも厚みが薄いゲート酸化物を有する１つまたは複数の非電荷蓄積トランジスタを配置するためのものである、請求項１の方法。
【請求項５】
前記半導体装置の前記第１の領域と前記半導体装置の前記第２の領域の両方の中に前記ゲート酸化物を形成した後でかつ前記ナノクラスタ電荷蓄積層を形成する前に、前記非電荷蓄積デバイスの上にゲート電極層と上に横たわるゲート酸化バリア層を形成し、
前記酸化バリア層を使用して、前記半導体装置の前記第１の領域中の前記ゲート電極層を保護することにより、前記半導体装置の前記第１の領域から前記ナノクラスタ電荷蓄積層を除去することをさらに備える請求項１の方法。
【請求項６】
基板を用意し、
前記基板上に横たわって、前記半導体装置の前記第１の領域と前記半導体装置の前記第２の領域の両方の内部に前記ゲート酸化物を形成し、
前記半導体装置の前記第１の領域と前記半導体装置の前記第２の領域のそれぞれに少なくとも１つのウェル領域を注入し、
少なくとも前記半導体装置の前記第１の領域内にゲート電極材料層を形成し、
前記ゲート電極材料層上に横たわる窒化物層を形成し、
前記半導体装置の前記第１の領域内で前記ゲート電極材料層および前記窒化物層をパターン形成し、
前記半導体装置の前記第２の領域から、前記ゲート電極材料層、前記窒化物層、および前記ゲート酸化物を除去し、
前記半導体装置の前記第２の領域内にメモリゲート酸化物を形成し、
前記半導体装置の前記第１の領域と前記半導体装置の前記第２の領域の両方の中に前記ナノクラスタ電荷蓄積層を形成し、
前記ナノクラスタ電荷蓄積層を取り囲む制御誘電体を形成し、
前記半導体装置の前記第１の領域中の前記ナノクラスタ電荷蓄積層および前記制御誘電体を除去し、
前記窒化物層の残りの部分を除去し、
前記半導体装置の前記第１の領域と前記半導体装置の前記第２の領域の内部における所定のゲートスタックの形成を完了し、
前記非電荷蓄積デバイスと前記電荷蓄積デバイスの形成を完了して、前記半導体装置の前記第１の領域と前記半導体装置の前記第２の領域の両方の内部にトランジスタを形成することをさらに備える請求項１の方法。
【請求項７】
前記半導体装置の前記第１の領域中のトランジスタよりもゲート酸化物の厚みが薄いトランジスタを形成するための、前記半導体装置の第３の領域を特定し、
前記半導体装置の前記第１の領域中に前記非電荷蓄積デバイスを形成するために使用されるものと同じ処理工程を使用して前記半導体装置の前記第３の領域中にトランジスタを形成することをさらに備える請求項６の方法。
【請求項８】
ナノクラスタ電荷蓄積デバイスの形成方法であって、
基板を用意し、
１つまたは複数の非電荷蓄積デバイスを配置するための、前記基板上に横たわる第１の領域を特定し、
１つまたは複数の電荷蓄積デバイスを配置するための、前記基板上に横たわる第２の領域を特定し、
前記第１の領域と前記第２の領域の両方の中に、半導体装置の前記第１の領域中における前記１つまたは複数の非電荷蓄積デバイスのゲート絶縁体として機能するゲート酸化物を形成し、
前記ゲート酸化物上に横たわるゲート材料層を形成し、
前記ゲート材料層上に横たわる酸化バリア層を形成し、
前記第２の領域から前記酸化バリア層、前記ゲート材料層および前記ゲート酸化物を除去し、
前記第２の領域中に前記ゲート酸化物よりも薄い厚みを有する電荷蓄積デバイスのゲート酸化物を形成し、
前記第１の領域と前記第２の領域の両方の中にナノクラスタ電荷蓄積層および制御誘電体を形成し、
前記酸化バリア層を使用して、前記第１の領域中のゲート材料を保護しながら前記第１の領域から前記ナノクラスタ電荷蓄積層および前記制御誘電体を除去し、
前記第１の領域および前記第２の領域中のトランジスタの形成を完了することを備える前記方法。
【請求項９】
少なくとも５ナノメートルの厚みを有する、前記第１の領域中の前記ゲート酸化物を形成することにより、前記第１の領域中において高電圧トランジスタを実装することをさらに含み、前記第１の領域中における前記高電圧トランジスタは、前記第２の領域中の前記電荷蓄積トランジスタをプログラムすること、消去すること、または読み取ることのうちの少なくとも１つを実施する請求項８の方法。
【請求項１０】
前記第１の領域と前記第２の領域のそれぞれの内部で１つまたは複数のウェル領域を形成し、
時間的に分離されたゲート材料の２つの堆積を用いて、前記第２の領域中の前記トランジスタのゲート電極を形成することをさらに備える請求項８の方法。
【請求項１１】
前記第１の領域内の前記１つまたは複数の非電荷蓄積デバイスとは異なる電気的性質を有する１つまたは複数の非電荷蓄積デバイスを配置するための、前記基板上に横たわる第３の領域を特定することをさらに備える請求項８の方法。
【請求項１２】
前記第３の領域中に、入出力機能またはロジック機能あるいはこれらの両方の組合せを実装するトランジスタを形成することをさらに備える請求項１１の方法。
【請求項１３】
前記第２の領域中の前記電荷蓄積デバイスのゲート酸化物と実質的に同じ厚みであり、または前記第２の領域中の前記電荷蓄積デバイスのゲート酸化物の厚みよりも薄い厚みを有するゲート酸化物を有する前記１つまたは複数の非電荷蓄積デバイスを実装することをさらに備える請求項１１の方法。
【請求項１４】
前記第１の領域および前記第２の領域中のトランジスタの形成を完了することに先立って、前記酸化バリア層を除去することをさらに備える請求項８の方法。
【請求項１５】
ナノクラスタ電荷蓄積デバイスの形成方法であって、
基板を用意し、
前記基板上に横たわるように、高電圧デバイス領域とメモリデバイス領域の両方の内部に高電圧ゲート酸化物を形成し、
前記高電圧デバイス領域および前記メモリデバイス領域上に横たわるゲート電極材料層を形成し、
前記ゲート電極材料層上に横たわる酸化バリア層を形成し、
前記メモリデバイス領域から前記酸化バリア層、前記ゲート電極材料層および前記高電圧ゲート酸化物を除去し、
半導体装置の前記メモリデバイス領域内にメモリゲート酸化物を形成し、
前記高電圧ゲート酸化物および前記メモリゲート酸化物上に横たわる前記高電圧デバイス領域と前記メモリデバイス領域の両方の中にナノクラスタ電荷蓄積層を形成し、
前記ナノクラスタ電荷蓄積層を取り囲む制御誘電体を形成し、
前記酸化バリア層を使用して、前記ゲート電極材料層の酸化を防止しながら、前記高電圧デバイス領域中の前記ナノクラスタ電荷蓄積層および前記制御誘電体を除去することを備える前記方法。
【請求項１６】
前記酸化バリア層の残っている部分を除去することをさらに備える請求項１５の方法。
【請求項１７】
前記高電圧デバイス領域および前記メモリデバイス領域の内部の所定のゲートスタックの形成を完了し、
前記高電圧デバイス領域中の非電荷蓄積デバイスと、前記メモリデバイス領域中の電荷蓄積デバイスの形成を完了して、両方の領域内のトランジスタを形成することをさらに備える請求項１５の方法。
【請求項１８】
前記高電圧デバイス領域と前記メモリ領域のそれぞれに少なくとも１つのウェル領域を注入することをさらに備える請求項１５の方法。
【請求項１９】
前記高電圧ゲート酸化物よりも薄い前記メモリゲート酸化物を形成することをさらに備える請求項１５の方法。
【請求項２０】
少なくとも５ナノメートル以上の厚みを有する前記高電圧ゲート酸化物を形成することをさらに備える請求項１９の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より詳細にはナノクラスタを有するこのようなデバイスに関する。
【背景技術】
【０００２】
メモリ（例えば、不揮発性メモリ）など一部のデバイスは、トランジスタの電荷蓄積位置に電荷を蓄積するための（例えば、シリコン、アルミニウム、金、またはゲルマニウムの）ナノクラスタと呼ばれる離散的な電荷蓄積要素を利用している。一部の例においては、これらのナノクラスタは、２層の誘電体層、すなわち底部誘電体と制御誘電体との間に位置している。このようなトランジスタの例は、薄膜蓄積トランジスタを含む。メモリは概してこのようなトランジスタのアレイを含む。ナノクラスタタイプの例は、シリコンナノクラスタ、ゲルマニウムナノクラスタ、これらのアロイなど、ドープされた半導体ナノクラスタおよび非ドープの半導体ナノクラスタを含む。ナノクラスタタイプの他の例は、金属ナノクラスタ（例えば、金のナノクラスタおよびアルミニウムナノクラスタ）や、金属合金ナノクラスタなど、様々な導電性構造を含む。一部の例では、ナノクラスタのサイズは１０〜１００オングストロームである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ナノクラスタを有する電荷蓄積トランジスタを有する一部のメモリは、これらの電荷蓄積トランジスタのこれらの電荷蓄積位置を充電し、放電するために使用される回路中に高電圧トランジスタも含む集積回路上に実装される。これらの電荷蓄積位置を充電すること、または放電することを使用して、１ビットまたは複数ビットの情報を記憶し、これらの充電すること、または放電することについては、プログラミングまたは消去と称されることもある。これらの高電圧トランジスタは概して比較的厚いゲート酸化物を含む。このゲート酸化物を成長させるために使用される酸化プロセスは、これらの電荷蓄積トランジスタの制御誘電体に強い影響を及ぼす可能性があり、それによってこれらのナノクラスタを酸化してしまうことが望ましくなく、またこの底部誘電体の厚みを増大させてしまうことが望ましくない。したがって、ナノクラスタを有するデバイスを作製するための方法を改善することが望ましい。
【課題を解決するための手段】
【０００４】
添付図面を参照することにより、本発明は、より良好に理解することができ、また本発明の非常に多数の目的、特徴、および利点については、当業者には明らかになろう。
異なる図面中において、類似したまたは同じ構成要素が同じ参照記号を使用して示されている。図面中の構成要素は、簡潔に明確になるように示され、必ずしも縮尺して描かれているとは限らないことが当業者であれば理解できる。例えば、本発明の実施形態の理解を助けるために、図面中の一部の構成要素の寸法は、他の構成要素に対して相対的に誇張されていることもある。
【０００５】
以下の説明は、本発明の少なくとも１つの実施例を詳細に説明することを意図しており、本発明それ自体について限定するものと解釈すべきではない。正確に言えば、任意の変形態様が本明細書に添付された特許請求の範囲によって適切に定義された本発明の範囲内に含まれる。
【０００６】
図１〜１４は本発明の第１の実施形態によるナノクラスタを含むメモリの製造段階中における半導体ウェーハの部分的な側面図を示す。後で説明しているように、この現在開示している実施形態では、これらのメモリデバイスのためのナノクラスタの形成に先立って、これらの高電圧トランジスタの比較的厚いゲート酸化物が形成される。このようにして、これらのナノクラスタは、高電圧トランジスタのゲート酸化物の形成中には影響を受けない。このような技法は、この下に存在するトンネル誘電体の厚みを保持しながら、これらのナノクラスタの酸化を防止することができる。
【発明を実施するための最良の形態】
【０００７】
図１は、本発明の一実施形態による半導体装置１０を示している。半導体装置１０は集積回路ダイの一部分であってもよい。半導体装置１０は、現在示されている製造段階における全体のウェーハの一部分である基板１２を含む。基板１２は、例えば、シリコン基板、シリコンゲルマニウム基板、ゲルマニウム基板、ガリウムヒ素基板など、どのようなタイプの半導体基板であってもよい。半導体装置１０は、半導体装置１０の機能回路の一部分を形成する様々なドーパントウェル１４、１８および２０も含む。基板はまた異なるデバイスを分離し、本明細書中で説明されるこれらのウェルを横方向に分離する様々な予め形成された浅いトレンチ分離構造（図示せず）を含む。半導体装置１０は、高電圧トランジスタを形成することができる高電圧領域２６、（例えば、ＮＶＭ（不揮発性メモリ）トランジスタなどの）メモリトランジスタを形成することができるメモリ領域２８、（入出力機能を実施する際に使用することができる）Ｉ／Ｏトランジスタ、および／または（ロジック機能を実施する際に使用することができる）ロジックトランジスタを形成することができるＩ／Ｏ／ロジック領域３０など、様々な異なるデバイス領域を含むことができる。変更実施形態においては、デバイス１０は、任意数の、また任意タイプのデバイス領域を含んでいてもよく、ここでこれらの異なる領域内のこれらのデバイスは、異なる電気的特性を含んでいてもよいことに留意されたい。
【０００８】
この図に示される実施形態においては、ドーパントウェル１４は、高電圧領域２６内に存在し、ドーパントウェル１８は、メモリ領域２８内に存在し、ドーパントウェル２０は、Ｉ／Ｏ／ロジック領域３０内に存在する。ドーパントウェル１４、１８、および２０は、様々な形態を取ることができることに留意されたい。一実施形態においては、ウェル１８は、例えば不揮発性メモリ（ＮＶＭ）アレイなどのメモリアレイの蓄積セル回路の一部分を形成し、ウェル１４および２０は、（高電圧デバイス、Ｉ／Ｏデバイス、および／またはロジックデバイスなど）様々なタイプの周辺デバイスを含めて、周辺回路の一部分を形成する。この図に示される実施形態においては、ウェル１８は、ｐ−ウェルであり、このｐ−ウェルの中に蓄積セルのアレイが存在することになる。一部の場合には、周辺デバイスは、ＨＶ（高電圧）デバイス（例えば、セル充電／放電デバイス）しか含んでいないが、本明細書中で説明しているこれらの実施形態においては、周辺デバイスは、このメモリアレイの外側に様々なデバイスを含んでおり、ＨＶデバイス、集積回路ダイ入出力（Ｉ／Ｏ）デバイス、およびＬＶ（低電圧）デバイス（例えば、ロジックデバイス）を含んでいてもよい。この図に示される実施形態においては、これらの周辺デバイスは、領域２６および／または領域３０中に存在していてもよい。したがって、一実施形態においては、領域２８は、電荷蓄積デバイスを形成するためのものであり、領域２６および３０は、非電荷蓄積デバイスを形成するためのものである。高電圧領域２６内のウェル１４は、このメモリアレイのセルをプログラムし、消去するための回路の一部分（例えば、高電圧トランジスタ）を形成することができる。この図に示される実施形態においては、ウェル１４は、ｎ−ウェルである。半導体装置１０は、代わりに、または追加して深いｎ−型分離ウェル内にＨＶ  ｐ−ウェルを含んでいてもよい。この図に示される実施形態においては、ウェル２０は、半導体装置１０のＩ／Ｏ／ロジック回路の一部分を形成する。この図に示されるウェル２０は、ｎ−ウェルである。半導体装置は、代わりに、または追加して深いｎ−型分離ウェル内にｐ−ウェルを含んでいてもよい。一実施形態においては、ウェル２０は、ＤＧＯ（デュアルゲート酸化物）ウェルである。
【０００９】
半導体装置１０はまた、領域２６および２８内の基板１２上に横たわるＨＶトランジスタゲート酸化物層２２と、領域３０の基板１２上に横たわるＩ／Ｏトランジスタゲート酸化物層２４も含む。酸化物層２２を使用して、領域２６中の高電圧トランジスタのためのゲートスタックを形成することになり、酸化物層２４を使用して領域３０中のＩ／Ｏおよび／またはロジックデバイスのためのゲートスタックを形成することになる。一実施形態においては、ＨＶトランジスタゲート酸化物層２２は、二酸化ケイ素層である。代わりに、酸窒化ケイ素（silicon oxynitride）、酸化ハフニウム、酸化アルミニウム、酸化ランタン、またはランタンシリケートなど、他の誘電体を酸化物層２２について使用することができる。酸化物層２２は、例えば（酸素環境中または水蒸気環境中において）酸化物を成長させることにより、またはＣＶＤ（化学的気相成長法）により、基板１２上に形成することができる。一実施形態においては、酸化物層２２は、少なくとも５ナノメートルの厚みを有するが、他の実施形態においては他の厚みからなっていてもよい。（一実施形態においては、酸化物層２２は、ゲート誘電体層２２と称することもできることに留意されたい。）一実施形態においては、Ｉ／Ｏトランジスタゲート酸化物層２４は、二酸化ケイ素層である。代わりに、酸窒化ケイ素、酸化ハフニウム、酸化アルミニウム、酸化ランタン、ランタンシリケートなど、他の誘電体を酸化物層２４について使用することもできる。一実施形態においては、例えば（酸素環境または水蒸気環境中において）酸化物を成長させることにより、またはＣＶＤにより、酸化物層２４を領域３０内に形成することができるように、酸化物層２２の形成後に、パターン形成されたマスキング層を使用して、領域３０中の酸化物層２２の部分を除去してもよい。（一実施形態においては、酸化物層２４は、ゲート誘電体層またはゲート絶縁体と称することもできることに留意されたい。）この図に示される実施形態においては、酸化物層２４は、酸化物層２２よりも薄く、例えば少なくとも２．５ナノメートルの厚みを有してもよいが、他の実施形態においては他の厚みからなっていてもよい。さらに他の実施形態においては、酸化物層２２は、酸化物層２４の代わりに領域３０内で使用されてもよい。
【００１０】
従来の技法を使用して、ドーパントウェル１４、１８、および２０を形成することもできることに留意されたい。また、一実施形態においては、ドーパントウェル１４および２０は、酸化物層２２および２４の形成に先立って形成することができるが、ドーパントウェル１８は、酸化物層２２および２４の形成後に形成することもできる（ここでは、ドーパントウェル１８についての注入は、酸化物層２２および２４を介して実施される）。代わりに、ドーパントウェル１４、１８、および２０のすべては、酸化物層２２および２４の形成に先立って、または形成後に形成されてもよい。変更実施形態においては、任意数のウェルが領域２６、２８、および３０のそれぞれに存在していてもよいことにも留意されたい。
【００１１】
図２を参照すると、（ゲート層とも称される）第１のゲート電極層３２が酸化物層２２および酸化物層２４上に形成されている。一実施形態においては、第１のゲート電極層３２は、ＨＶ領域２６およびＩ／Ｏ／ロジック領域３０内のトランジスタのための底部ゲート電極層を実現する。一実施形態においては、第１のゲート電極層３２は、（多結晶シリコンとも称される）ポリシリコンを含む。変更実施形態においては、第１のゲート電極層３２は、ドープされたポリシリコンの仕事関数と同様の仕事関数を有する他の材料を含んでいてもよい。代わりに、第１のゲート電極層３２は、金属であってもよい。一実施形態においては、第１のゲート電極層３２は、ＣＶＤによって形成されてもよく、また少なくとも３０ナノメートルの厚みを有していてもよい。引き続き図２を参照すると、第１のゲート電極層３２の形成後に、酸化バリア層３４が第１のゲート電極層３２上に形成されている。一実施形態においては、酸化バリア層３４は、窒化物を含む。代わりに、酸化バリア層３４は、シリコンが豊富な窒化物を含んでいてもよい。他の実施形態においては、酸化バリア層３４は、それによって後続の酸化中にその下に存在する層を保護する１つまたは複数の任意の材料から形成されてもよい。一実施形態においては、酸化バリア層３４は、以下で説明しているように、後続のエッチング中に使用するためのエッチング停止層も実現する。したがって、酸化バリア層３４は、エッチング停止層、または酸化バリア／エッチング停止層と称することもできる。他の実施形態においては、層３４の代わりに複数の層を使用することもできる。一実施形態においては、酸化バリア層３４は、ＣＶＤによって形成されてもよく、また少なくとも１５ナノメートルの厚みを有していてもよい。
【００１２】
一実施形態においては、第１のゲート電極層３２は、酸化バリア層３４の形成の前または後にドーピングされてもよい。例えば、一実施形態においては、第１のゲート電極層３２は、領域２６、２８、および３０のそれぞれの領域内で異なるようにドーピングされてもよい。例えば一実施形態においては、第１のゲート電極層３２は、領域２８中においては非ドープにしたまま、第１のゲート電極層３２が領域２６および３０のそれぞれの内部でｐ−型材料およびｎ−型材料をもたらすようにドープされる。従来のマスキング技法およびドーピング技法を使用して、第１のゲート電極層３２をドープすることができることに留意されたい。一実施形態においては、第１のゲート電極層３２のドーピングを使用して、これらの各領域中に形成されるこれらのトランジスタについての適切な仕事関数および閾値電圧を得ることができる。代わりに、これらの領域のうちの任意の領域内で、他のドーピングを実施してもよく、あるいはドーピングを実施しなくてもよい。
【００１３】
図３を参照すると、メモリ領域２８内の基板１２を露出させることができるようにメモリ領域２８内に開口部を定義するパターン形成されたマスキング層３６が酸化バリア層３４上に形成されている。一実施形態においては、パターン形成されたマスキング層３６は、フォトレジストを含む。図４を参照すると、パターン形成されたマスキング層３６によって露出させられた、酸化バリア層３４の部分が除去され、引き続いてパターン形成されたマスキング層３６によって露出させられた、第１のゲート電極層３２の部分が除去される。一実施形態においては、酸化バリア層３４および第１のゲート電極層３２の部分は、同じエッチングプロセスを使用して除去される。代わりに、異なるエッチング化学反応を使用して、酸化バリア層３４と第１のゲート電極層３２のそれぞれを除去することもできる。一実施形態においては、ドライエッチングを使用して、酸化バリア層３４および第１のゲート電極層３２を除去する。
【００１４】
図５を参照すると、パターン形成されたマスキング層３６によって露出させられた、酸化物層２２の部分が除去される。一実施形態においては、酸化物層２２のこれらの部分は、ウェットエッチングを使用して除去される。このウェットエッチングに続いて、パターン形成されたマスキング層３６が除去される。パターン形成されたマスキング層３６はまた、ウェットエッチングを使用して除去することもできる。
【００１５】
図６を参照すると、トンネル誘電体層３８が、メモリ領域２８中の、基板１２のこれらの露出させられた部分上に形成される。一実施形態においては、トンネル誘電体層３８は、酸化物である。変更実施形態においては、酸窒化ケイ素、酸化ハフニウム、酸化アルミニウム、酸化ランタン、またはランタンシリケートなど、他の誘電体をトンネル誘電体層３８について使用することができる。一実施形態においては、トンネル誘電体層３８は、例えば（例えば、酸素環境または水蒸気環境中における）酸化、ＣＶＤ、分子ＣＶＤ、ＡＬＤ（原子層堆積）、またはＰＶＤ（物理的気相成長）を使用して形成されてもよい。この図に示される実施形態においては、トンネル誘電体層３８は、基板１２上に酸化物を成長させることによって形成される。したがって、この実施形態においては、トンネル誘電体層３８は、酸化バリア層３４上には形成されない。酸化バリア層３４は、トンネル誘電体層３８の形成中に、第１のゲート電極層３２を酸化から保護することにも留意されたい。しかし、トンネル誘電体層３８が堆積される変更実施形態においては、領域２６および３０中の酸化バリア層３４上、ならびに領域２８中の基板１２上には、トンネル誘電体層３８が形成されるはずである。
【００１６】
引き続き図６を参照すると、（例えば、シリコン、アルミニウム、金、ゲルマニウム、またはシリコンアロイおよびゲルマニウムアロイ、あるいは他のタイプの導電材料またはドープされた半導体材料もしくは非ドープの半導体材料の）ナノクラスタ４０の層が、例えばＣＶＤ技法、エアロゾル堆積技法、スピンオンコーティング技法、または薄膜をアニールすることなどの自己集合技法によって酸化バリア層３４およびトンネル誘電体層３８上に形成されて、ナノクラスタが形成される。一実施形態においては、これらのナノクラスタ４０は、シリコンナノクラスタである。これらのナノクラスタが不揮発性メモリ中で利用される一実施形態においては、これらのナノクラスタは、５から７ナノメートルのサイズを有する１×１０１２ｃｍ２の平面密度を有する。一部の実施形態においては、ナノクラスタは、サイズが１〜１０ナノメートルからなっている。しかし、他の実施形態におけるこれらのナノクラスタは、他のサイズおよび／または他の密度からなっていてもよい。一実施形態においては、ナノクラスタ４０は概してクラスタの平均サイズに等しい平均距離によって分離される。このような一実施形態における平均距離は、４ナノメートルよりも大きい。ナノクラスタ４０は一様なサイズと分布を有するものとして示されているが、ナノクラスタ２４は、実際面では非一様なサイズと、非一様な分布を有することになる。ナノクラスタ４０は、半導体装置１０の不揮発性メモリのトランジスタ（図１４参照）中の電荷蓄積位置を実装するために利用されることになる。ナノクラスタ４０は、ナノクラスタ電荷蓄積層４０と称することもできることに留意されたい。
【００１７】
図７を参照すると、ナノクラスタ４０が形成された後に、誘電体材料層が（例えば、化学的気相成長によって）ナノクラスタ４０上に形成されて、制御誘電体層４２が形成されている。一実施形態においては、制御誘電体層４２は、これらのナノクラスタ上に堆積された二酸化ケイ素層であり、それによってこれらのナノクラスタの周囲を取り囲む。代わりに、酸窒化ケイ素、酸化ハフニウム、酸化アルミニウム、酸化ランタン、またはランタンシリケートなど、他の誘電体が層４２のために使用されてもよい。他の実施形態においては、二酸化ケイ素と、窒化ケイ素と、二酸化ケイ素のＯＮＯ（酸化物−窒化物−酸化物）スタックが層４２について使用されてもよい。変更実施形態においては、他の材料または材料のスタックを使用して、制御誘電体層４２を形成することもできる。一実施形態においては、制御誘電体層４２は、約５〜１０ナノメートルの厚みを有するが、他の実施形態においては他の厚みからなっていてもよい。
【００１８】
変更実施形態においては、トンネル誘電体層３８、ナノクラスタ４０、および制御誘電体層４２は、様々な異なる方法で形成されてもよいことに留意されたい。例えば、一部の実施形態においては、トンネル誘電体層３８、ナノクラスタ４０、および制御誘電体層４２は、誘電体材料層中へのイオン注入（例えば、シリコンまたはゲルマニウム）（図示せず）によって形成されてもよく、その後これらのイオンのアニーリングが続いて、この誘電体材料層中にナノクラスタが形成される。他の実施形態においては、トンネル誘電体層３８、ナノクラスタ４０、および制御誘電体層４２は、誘電体材料の２層間のシリコンが豊富な酸化物層の再結晶化により形成されて、これらのナノクラスタが形成されてもよい。他の実施形態においては、これらのナノクラスタは、このトンネル誘電体上に配置された複数の層の形で実装されてもよい。他の実施形態においては、これらのナノクラスタは、ナノクラスタ材料（例えば、１〜５ナノメートル）の薄いアモルファス層を堆積することによって形成され、この場合にはこの結果の構造は、後続のアニーリングプロセス中にアニールされる。
【００１９】
図８を参照すると、メモリ領域２８を覆い、領域２６および３０を露出させるパターン形成されたマスキング層４４が制御誘電体層４２上に形成される。一実施形態においては、パターン形成されたマスキング層４４は、フォトレジスト層であり、従来の技法を使用して形成することができる。図９を参照すると、（パターン形成されたマスキング層４４によって露出させられた）領域２６および３０中の制御誘電体層４２およびナノクラスタ４０の部分が除去される。一実施形態においては、ドライエッチングが使用されてもよい。代わりに、これらのナノクラスタを除去するための後続の清浄化ステップを含むことができるウェットエッチングによって、これらの部分を除去することもできる。この図に示される実施形態においては、酸化バリア層３４もエッチング停止層として機能することもあることに留意されたい。このようにして、酸化バリア層３４はまた、ドライエッチングについての終止ポイントも実現する。（変更実施形態においては、追加層を使用してエッチング停止層を設けることもできることに留意されたい。）トンネル誘電体層３８が成長されるのでなく堆積される実施形態においては、トンネル誘電体層３８は、領域２６および３０中の酸化バリア層３４上にもナノクラスタ４０の下にも存在することに留意されたい。これらの実施形態においては、（パターン形成されたマスキング層４４によって露出させられた）領域２６および３０中の制御誘電体層４２およびナノクラスタ４０の除去後に、これらの領域中のトンネル誘電体層３８の部分もまた除去されるはずである。
【００２０】
図１０を参照すると、パターン形成されたマスキング層４４によって露出させられた酸化バリア層３４の部分は、例えばドライエッチングまたはウェットエッチングを使用して除去されている。図１１を参照すると、パターン形成されたマスキング層４４は、従来の技法を使用して除去される。一実施形態においては、パターン形成されたマスキング層４４を除去するのに先立って、フッ化水素酸清浄化を使用して、水素でシリコン表面を終端させ、これらの露出させられた表面上における酸化物の成長を防止することによりポリシリコン層３２のこれらの露出させられた表面を保護（passivate）することができる。このようにして、後続の層の形成に先立つかなりの酸化物の自然形成（native oxide formation）が防止される。
【００２１】
図１２を参照すると、第２のゲート電極層４６が領域２６および３０中の第１のゲート電極層３２上と、領域２８中の制御誘電体層４２上に形成されている。それによって、第１のゲート電極層３２および第２のゲート電極層４６は、領域２６および３０内のＨＶトランジスタ、Ｉ／Ｏトランジスタ、およびロジックトランジスタ中で使用するためのゲートスタックの一部分を形成する。前述のフッ化水素酸清浄化は、もし使用されるなら、この第１のゲート電極層と第２のゲート電極層の間の深刻な酸化物層の形成を防止することに留意されたい。他の実施形態においては、（例えば、摂氏８００度よりも高いなどの）高温炉中における水素ベークを使用して、第２のゲート電極層４６の形成に先立つどのような酸化物自然成長についても除去することができる。一実施形態においては、第２のゲート電極層４６は、第１のゲート電極層３２と同じ材料から形成される。代わりに、これらのゲート電極層は、異なった材料であってもよい。一実施形態においては、第２のゲート電極層４６は、ポリシリコン層である。代わりに、第２のゲート電極層４６は、シリサイド化されたポリシリコン材料を含んでいてもよい。
【００２２】
図１３を参照すると、パターン形成技法およびエッチング技法を使用して、ゲートスタック４８、５０、５２、および５４が形成されており、ここでゲートスタック４８は、領域２６内にあり、ゲートスタック５０および５２は、領域２８内にあり、ゲートスタック５４は、領域３０内にある。（例えば、異方性プラズマエッチングを介して）このマスキング層によって露出させられた、様々な層の部分の除去が後に追随する、例えば従来のマスキング技法を使用して、これらのゲートスタックを形成することができる。領域２８内のこれらのゲートスタックは、ナノクラスタを含むが、これらの周辺領域（例えば、領域２６および３０）中のこれらのゲートスタックは、ナノクラスタを含まないことに留意されたい。また、ゲートスタック４８および５４のこれらのゲート酸化物は、ゲートスタック５０および５２のナノクラスタの形成に先立って形成されるので、これらのナノクラスタは、このゲート酸化物形成中に消耗されないことにも留意されたい。一実施形態においては、ゲートスタック４８、５０、５２、および５４を形成するためのエッチングは、同時に実施することができる。代わりに、ゲートスタック５０および５２は、ゲートスタック４８および５４の形成に先立って、またはその後に形成されてもよい。また変更実施形態においては、追加の層を、ゲートスタック４８、５０、５２、および５４のそれぞれに含めることもできることに留意されたい。例えば、各ゲートスタックは、この第２のゲート電極層上のＡＲＣ（反射防止コーティング）を含んでいてもよい。代わりに、他の層または追加の層が含まれてもよい。
【００２３】
図１４を参照すると、従来の処理を使用して、ＮＶＭトランジスタ５８および６０や周辺トランジスタ５６および６２など、ほぼ完成されたデバイスを形成することができる。ゲートスタック５６、５８、６０、および６２の形成に引き続いて、標準のＣＭＯＳ処理技法を使用して、ソース／ドレイン拡張部、側壁スペーサ、およびソース／ドレイン領域が形成される。変更実施形態においては、任意数のデバイスを形成することができることに留意されたい。また、この図に示される実施形態においては、トランジスタ５８と６０とは、共通のソース／ドレイン領域を共有する。しかし、変更実施形態においては、各トランジスタは、それ自体のソース／ドレイン領域を有していてもよい。
【００２４】
したがって、メモリトランジスタのためのナノクラスタ電荷蓄積層の形成に先立ったこれらのＨＶトランジスタのためのゲート酸化物の形成がどのようにしてメモリトランジスタおよび周辺トランジスタの集積化の改善を可能にすることができるかについて理解することができる。すなわち、これらのナノクラスタがこの高電圧ゲート酸化物の成長の後に形成されるので、これらのナノクラスタは、これらのナノクラスタのサイズを減少させ、この下に存在するトンネル誘電体層（例えば、層３８）の厚みを増大させる可能性があり得る酸化雰囲気にさらされることはない。また、一実施形態においては、このメモリ領域内の制御誘電体層（例えば、層４２）は、どのようなエッチング薬剤にもさらされることがないことに留意されたい。このようにして、この下に存在するナノクラスタを保護する余分な犠牲層は必要とされない。またこの図に示される実施形態においては、このウェーハのこれらの周辺区域（例えば、領域２６および３０）からのこれらのナノクラスタの除去も、酸化バリア／エッチング停止層３４の実装によりスムーズに実施される。
【００２５】
以上の説明では、本発明の少なくとも一実施形態を説明することが意図されている。以上の説明では、本発明の範囲を定義することは意図されていない。もっと正確に言えば、本発明の範囲については、添付の特許請求の範囲中において定義される。したがって、本発明の他の実施形態は、この以上の説明に対する他の変形、修正、追加、および／または改善を含む。
【００２６】
一実施形態においては、ナノクラスタ電荷蓄積デバイスを形成する方法が提供されている。半導体装置の第１の領域は、１つまたは複数の非電荷蓄積デバイスを配置するために特定される。この半導体装置の第２の領域は、１つまたは複数の電荷蓄積デバイスを配置するために特定される。この１つまたは複数の非電荷蓄積デバイスのゲート絶縁体として使用されるゲート酸化物は、この半導体装置の第１の領域中に形成され、引き続きナノクラスタ電荷蓄積層がこの半導体装置の第２の領域中に形成される。
【００２７】
さらなる実施形態においては、この第１の領域は、少なくとも５ナノメートルのゲート酸化物の厚みを有する高電圧トランジスタを形成するための領域として特定される。さらなる他の実施形態においては、非電荷蓄積トランジスタは、この第１の領域中に形成され、電荷蓄積トランジスタは、この半導体装置の第２の領域中のナノクラスタ電荷蓄積層を形成した後にこの第２の領域中に形成される。さらなる他の実施形態においては、この半導体装置の第３の領域が、１つまたは複数の入出力トランジスタまたはロジックトランジスタ、あるいはこれらの組合せを形成するための領域として特定されており、この第３の領域は、この第１の領域中の１つまたは複数の非電荷蓄積デバイスのゲート酸化物よりも厚みが薄いゲート酸化物を有する１つまたは複数の非電荷蓄積トランジスタを配置するためのものである。
【００２８】
さらなる他の実施形態においては、ゲート電極層、およびその上に横たわるゲート酸化バリア層が、このゲート酸化物の形成後に、またこの半導体装置の第１の領域とこの半導体装置の第２の領域の両方の中にこのナノクラスタ電荷蓄積層を形成するのに先立ってこの非電荷蓄積デバイス上に形成される。このナノクラスタ電荷蓄積層は、この酸化バリア層を使用してこの半導体装置の第１の領域中におけるゲート電極層を保護することにより、この半導体装置の第１の領域から除去される。
【００２９】
さらなる他の実施形態においては、基板が設けられる。このゲート酸化物は、この基板上に横たわって、この半導体装置の第１の領域とこの半導体装置の第２の領域の両方の内部に形成される。この半導体装置の第１の領域とこの半導体装置の第２の領域のそれぞれにおける少なくとも１つのウェル領域が注入される。ゲート電極材料層がこの半導体装置の少なくとも第１の領域内に形成され、窒化物層がこのゲート電極材料層上に横たわって形成される。この半導体装置の第１の領域内のゲート電極材料層および窒化物層がパターン形成され、この半導体装置の第２の領域からのゲート電極材料層、窒化物層、およびゲート酸化物が除去される。メモリゲート酸化物がこの半導体装置の第２の領域内に形成され、このナノクラスタ電荷蓄積層は、この半導体装置の第１の領域とこの半導体装置の第２の領域の両方の中に形成される。制御誘電体がこのナノクラスタ電荷蓄積層を取り囲んで形成される。この半導体装置の第１の領域中のナノクラスタ電荷蓄積層および制御誘電体が除去され、この窒化物層の残りの部分が除去される。所定のゲートスタックの形成が、この半導体装置の第１の領域、およびこの半導体装置の第２の領域の内部において完了され、この非電荷蓄積デバイスおよびこの電荷蓄積デバイスの形成が完了されて、この半導体装置の第１の領域とこの半導体装置の第２の領域の両方の内部でトランジスタが形成される。さらなる他の実施形態においては、この半導体装置の第３の領域が、この半導体装置の第１の領域中のトランジスタよりも薄いゲート酸化物の厚みを有するトランジスタの形成のために特定される。この半導体装置の第３の領域中のこれらのトランジスタは、この半導体装置の第１の領域中の非電荷蓄積デバイスを形成するために使用されるものと同じ処理ステップを使用して形成される。
【００３０】
他の実施形態においては、ナノクラスタ電荷蓄積デバイスを形成する方法は、基板を設けること、１つまたは複数の非電荷蓄積デバイスを配置するための、この基板上に横たわる第１の領域を特定すること、１つまたは複数の電荷蓄積デバイスを配置するための、この基板上に横たわる第２の領域を特定すること、この第１の領域とこの第２の領域の両方の中に、この半導体装置の第１の領域中の１つまたは複数の非電荷蓄積デバイスのゲート絶縁体として機能するゲート酸化物を形成すること、このゲート酸化物上に横たわるゲート材料層を形成すること、このゲート材料層上に横たわる酸化バリア層を形成すること、この第２の領域からこの酸化バリア層、このゲート材料層、およびこのゲート酸化物を除去すること、この第２の領域中にこのゲート酸化物よりも薄い厚みを有する電荷蓄積デバイスのゲート酸化物を形成すること、この第１の領域とこの第２の領域の両方の中にナノクラスタ電荷蓄積層および制御誘電体を形成すること、この第１の領域中のゲート材料を保護する酸化バリア層を使用しながら、この第１の領域からこのナノクラスタ電荷蓄積層およびこの制御誘電体を除去すること、およびこの第１の領域およびこの第２の領域の中のトランジスタの形成を完了することを含む。
【００３１】
さらなる実施形態においては、この方法は、少なくとも５ナノメートルの厚みを有する、この第１の領域中のゲート酸化物を形成することにより、この第１の領域中に高電圧トランジスタを実装することをさらに含む。この第１の領域中の高電圧トランジスタは、この第２の領域中の電荷蓄積トランジスタを、プログラムすること、消去すること、または読み取ることのうちの少なくとも１つを実施する。
【００３２】
さらなる他の実施形態においては、この方法は、この第１の領域およびこの第２の領域のそれぞれの内部に１つまたは複数のウェル領域を形成すること、および時間的に分離された、ゲート材料の２つの堆積を用いてこの第２の領域中のこれらのトランジスタのゲート電極を形成することをさらに含む。
【００３３】
さらなる他の実施形態においては、この方法は、この第１の領域内の１つまたは複数の非電荷蓄積デバイスとは異なる電気的特性を有する１つまたは複数の非電荷蓄積デバイスを配置するための、この基板上に横たわる第３の領域を特定することをさらに含む。さらなる他の実施形態においては、この方法は、この第３の領域中に、入出力機能またはロジック機能、あるいはこれらの両方の組合せを実装するトランジスタを形成することをさらに含む。さらなる他の実施形態においては、この方法は、この第２の領域中の電荷蓄積デバイスのゲート酸化物と実質的に同じ厚み、またはこの第２の領域中の電荷蓄積デバイスのゲート酸化物の厚みよりも薄い厚みを有するゲート酸化物を有する１つまたは複数の非電荷蓄積デバイスを実装することをさらに含む。
【００３４】
さらなる他の実施形態においては、この方法は、この第１の領域およびこの第２の領域の中のトランジスタの形成を完了するのに先立って、この酸化バリア層を除去することをさらに含む。
【００３５】
さらに他の実施形態においては、ナノクラスタ電荷蓄積デバイスを形成する方法は、基板を設けること、この基板上に横たわって、高電圧デバイス領域とメモリデバイス領域の両方の内部に高電圧ゲート酸化物を形成すること、この高電圧デバイス領域およびメモリデバイス領域上に横たわってゲート電極材料層を形成すること、このゲート電極材料層上に横たわって酸化バリア層を形成すること、このメモリデバイス領域からこの酸化バリア層、ゲート電極材料層および高電圧ゲート酸化物を除去すること、この半導体装置のメモリデバイス領域内にメモリゲート酸化物を形成すること、この高電圧ゲート酸化物およびこのメモリゲート酸化物上に横たわる高電圧デバイス領域とメモリデバイス領域の両方の中にナノクラスタ電荷蓄積層を形成すること、このナノクラスタ電荷蓄積層を取り囲む制御誘電体を形成すること、およびこの酸化バリア層を使用して、このゲート電極材料層の酸化を防止しながらこの高電圧デバイス領域中のこのナノクラスタ電荷蓄積層およびこの制御誘電体を除去することを含む。
【００３６】
さらなる実施形態においては、この方法は、この酸化バリア層の残っている部分を除去することをさらに含む。
さらなる他の実施形態においては、この方法は、この高電圧デバイス領域とこのメモリデバイス領域の内部の所定のゲートスタックの形成を完了すること、およびこの高電圧デバイス領域中の非電荷蓄積デバイスと、このメモリデバイス領域中の電荷蓄積デバイスの形成を完了して、これら両方の領域内にトランジスタを形成することをさらに含む。
【００３７】
さらなる他の実施形態においては、この方法は、この高電圧デバイス領域およびこのメモリ領域のそれぞれに少なくとも１つのウェル領域を注入することをさらに含む。
さらなる他の実施形態においては、この方法は、この高電圧ゲート酸化物よりも薄いメモリゲート酸化物を形成することをさらに含む。さらなる他の実施形態においては、この方法は、少なくとも５ナノメートル以上の厚みを有する高電圧ゲート酸化物を形成することをさらに含む。
【００３８】
本明細書中で説明されたこれらのデバイスの多くは、第１の電流取扱端子と第２の電流取扱端子との間の電流の流れを制御する制御端子を有するものとして概念化することができる。このようなデバイスの１例がトランジスタである。トランジスタの制御端子上の適切な状態により、この第１の電流取扱端子からこの第２の電流取扱端子へと、またこの第２の電流取扱端子からこの第１の電流取扱端子へと電流が流れるようになる。また、ＦＥＴ（電界効果トランジスタ）は、多くの場合にドレイン、ゲート、およびソースを有するものとして説明されているが、このようなほとんどのデバイスにおいて、このドレインは、このソースと置き換えが可能である。これは、このトランジスタのレイアウトおよび半導体処理が多くの場合に対称的であるからである。
【００３９】
以上の詳細な説明は例示的なものであり、「一実施形態」として説明したものは一つの例示した実施形態のことである。したがって、文脈における単語「一」の使用は、１つの、またただ１つの実施形態だけが説明した特徴を有することを意図していない。むしろ、他の多くの実施形態も、例示した「一実施形態」で説明した特徴を有することがしばしばある。このように、本発明が一実施形態の文脈で説明されているときには、一実施形態は、本発明の潜在的な多数の実施形態のうちの１つである。
【００４０】
この詳細な説明中のこれらの単語「一実施形態」の使用に関する以上の警告にもかかわらず、添付の特許請求の範囲中において特定数の請求項に記載の構成要素が意図されている場合には、このような意図については、この請求項中に明示的に列挙されることになり、このような列挙がない場合には、このような限定は、存在せず、あるいは意図されていないことが当業者には理解されよう。例えば、添付の特許請求の範囲において、１請求要素が「１つの（ｏｎｅ）」機能を有するものとして説明されるときには、この要素は、説明されている１つの、またただ１つの機能だけに限定されることが意図されている。さらに、１請求要素が添付の特許請求の範囲中において、「１つの（ａ）」機能を含み、または備えるものとして説明されているときには、この要素は、説明されている１つの、またただ１つの機能だけに限定されることは意図されていない。もっと正確に言えば、例えば「１つの（ａ）」機能を含む請求項は、該当する１つまたは複数の機能を含む装置または方法と解釈される。すなわち、該当する装置または方法は、ある機能を含むので、この請求項は、この装置または方法がこのような他の類似した機能を含むかどうかにかかわらず、この装置または方法と解釈される。１請求項の１機能に対する非限定的な、導入の冠詞としての、この単語「１つの（ａ）」についてのこの使用については、見出される可能性があるものと反対のどのような変則的なまたは先例としての判例法にもかかわらず、過去における多数の法廷によって採用された解釈と同じであるものとして本明細書中では出願人によって採用されている。同様に、１請求要素が前述の機能（例えば「前記（ｔｈｅ）」機能）を含み、または備えるものとして添付の特許請求の範囲中に説明されるときには、この要素は、この定冠詞の付随的な使用により単に説明されているにすぎない１つ、またただ１つの機能だけには限定されないことが意図されている。
【００４１】
さらに、特許請求の範囲中における「少なくとも１つの」や「１つまたは複数の」などの導入句の使用については、たとえ同じ請求項が導入句「１つまたは複数の」または「少なくとも１つの」、および「１つの（ａ）」や「１つの（ａｎ）」などの不定冠詞を含んでいたとしても、これらの不定冠詞「１つの（ａ）」または「１つの（ａｎ）」による他の請求要素の導入がこのようなただ１つの要素しか含まない本発明に対するこのような導入された請求要素を含むどのような特定の請求項を限定することを意味するものとも解釈すべきではない。この同じことが定冠詞の使用についても当てはまる。
【００４２】
本明細書中のこれらの教示に基づいて、当業者には、本明細書中に開示されたこれらの構造およびこれらの方法を実現するために必要なこれらのステップを簡単に実装することが可能になり、またこれらのプロセスパラメータ、材料、寸法、およびステップのシーケンスは、実施例としてしか提供されておらず、本発明の範囲に含まれる所望の構成ならびに修正形態を実現するために変更することができることが理解されよう。本明細書中に開示されたこれらの実施形態の変形および修正態様については、添付特許請求の範囲に記載の本発明の趣旨および範囲を逸脱することなく、本明細書中に記載の説明に基づいて行うことができる。
【００４３】
本発明の特定の実施形態を図示し説明したが、本明細書中の教示に基づいて、様々な修正形態、代替構成、および等価形態が、請求している本発明を逸脱することなく使用することができることが、当業者には明らかであろう。したがって、添付の特許請求の範囲は、その範囲内に、本発明の真の趣旨および範囲内に含まれる、かかるすべての変更形態、修正形態などを包含している。さらに、本発明は、添付の特許請求の範囲によってのみ定義されることを理解されたい。上記説明は、本発明の実施形態の網羅的なリストを提示することを意図したものではない。別に明示的に述べていない限り、これらの用語、すなわち非限定的な、非排他的な、または同様な用語が各実施例と共に同時に表現されているか否かにかかわらず、本明細書中に提示される各実施例は、非限定的または非排他的な実施例である。一部の例示の実施形態、およびそれらに対する例示の変形態様の概要を説明しようとする試みが行われてきているが、他の実施形態および／または変形態様についても、添付の特許請求の範囲中で定義される本発明の範囲内に含まれる。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図。
【図２】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図
【図３】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図
【図４】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図
【図５】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図
【図６】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図
【図７】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図
【図８】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図
【図９】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図
【図１０】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図
【図１１】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図
【図１２】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図
【図１３】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図
【図１４】本発明の一実施形態による集積回路の様々な製造段階中における半導体装置の一連の部分側面図のうちの１つの側面図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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