(57)【要約】  撮像装置用のシグマデルタ変調検出回路とアナログデジタル変換器であって検出されるリセットとピクセル電圧レベルとの比に依存しないものである。前記検出回路は撮像装置の多数の列に渡っての共通である基準電圧に基づいてレギュレーション分岐（２７３）を含む。このレギュレーション分岐は前記検出動作の間に変更される調節可能な抵抗のスイッチトキャパシタ回路を有しこれは前記リセットおよびピクセル信号の一つと関連して前記検出動作の間に前記リセットおよびピクセル信号の一つと関連する電流へ印加される調節電流を生成する。前記検出回路とアナログデジタル変換器は前記リセットおよびピクセル信号電圧レベルの間の差に基づいてデジタルコードを生成し、これにより前記ピクセルおよびリセット信号電圧と関連したノイズを実質的に低減する。前記基準電圧はまた前記撮像装置にも同様に利得制御として使用される。【選択図】図３ａ
2008538068.tif 000002
【特許請求の範囲】
【請求項１】
撮像装置に対する検出回路であって、前記検出回路は、
リセット信号電圧を入力しリセット電流を生成する第一の回路分岐と、
ピクセル信号電圧を入力しピクセル電流を生成する第二の回路分岐と、抵抗のシグマデルタ変調を用いて基準電圧から調節電流を生成する調節分岐であって、前記調節電流は前記リセット電流が前記ピクセル電流と等しくない時に前記リセット電流と結合されるものと、
からなる検出回路。
【請求項２】
請求項１の検出回路であって、抵抗が変調される回数はピクセル信号電圧と前記リセット信号電圧の差に対応する請求項１記載の検出回路。
【請求項３】
前記調節分岐は結合された電流をピクセル電流と比較する比較器へ接続されてなる請求項１記載の検出回路。
【請求項４】
前記調節分岐抵抗はスイッチトキャパシタ回路からなる請求項１記載の検出回路。
【請求項５】
前記スイッチトキャパシタ回路は、
第一のノードと第一の電圧との間に接続されたキャパシタと、
第二の電圧源と前記ノードとの間に接続された第一のスイッチと、
前記ノードと第三の電圧との間に接続された第二のスイッチとからなる請求項４記載の検出回路。
【請求項６】
前記第一のスイッチは第一のクロック制御によって制御され、前記第二のスイッチは第二のクロック信号によって制御される請求項５記載の検出回路。
【請求項７】
前記第一のスイッチは第一のクロック信号によって制御され、前記第二のスイッチは比較回路の出力によって制御される請求項５記載の検出回路。
【請求項８】
前記第一の回路分岐は、前記リセット信号電圧をスイッチトキャパシタ抵抗に供給することによって前記リセット電流を生成する請求項１記載の検出回路。
【請求項９】
前記第二の回路分岐は前記ピクセル信号電圧をスイッチトキャパシタ抵抗に印加することによって前記ピクセル電流を生成する請求項１記載の検出回路。
【請求項１０】
前記基準電圧は前記撮像装置の信号利得を制御する請求項１記載の検出回路。
【請求項１１】
撮像装置用のアナログデジタル変換器であって、前記アナログデジタル変換器は、
検出回路からなり、これは、
リセット信号電圧を入力しリセット電流を生成する第一の回路と、
ピクセル信号電圧を入力しピクセル電流を生成する第二の回路と、
調節電流を、前記調節電流における抵抗を変更することにより基準電圧から生成するための調節回路であって、
前記調節電流は、前記リセット電流が前記ピクセル電流と等しくない時に前記リセット電流と結合されることとからなり、
抵抗が変調される回数を数え、前記ピクセル信号電圧と前記リセット信号電圧との間の差に対応したデジタルコードを出力するカウンタとからなるアナログデジタル変換器。
【請求項１２】
前記調節回路は、前記結合された電流を前記ピクセル電流と比較するための比較器へ接
続されている請求項１１記載のアナログデジタル変換器。
【請求項１３】
前記調節回路抵抗は、スイッチトキャパシタ回路である請求項１１記載のアナログデジタル変換器。
【請求項１４】
前記スイッチトキャパシタ回路は、
ノードと第一の電圧との間に接続されるキャパシタと、
第二の電圧源と前記ノードとの間に接続される第一のスイッチと、
前記ノードと第三の電圧との間に接続される第二のスイッチとからなる請求項１３記載のアナログデジタル変換器。
【請求項１５】
前記第一のスイッチは第一のクロック信号によって制御され、第二のスイッチは第二のクロック信号によって制御される請求項１４記載のアナログデジタル変換器。
【請求項１６】
前記第一のスイッチは第一のクロック信号によって制御され、前記第二のスイッチは比較器の出力によって制御される請求項１４記載のアナログデジタル変換器。
【請求項１７】
前記第一の回路は前記リセット信号電圧をスイッチトキャパシタ抵抗へ印加することによって前記リセット電流を生成する請求項１１記載のアナログデジタル変換器。
【請求項１８】
前記第二の回路は、前記ピクセル信号電圧をスイッチトキャパシタ抵抗へ印加することによって前記ピクセル電流を生成する請求項１１記載のアナログデジタル変換器。
【請求項１９】
前記基準電圧は前記撮像装置の信号利得を制御する請求項１１記載のアナログデジタル変換器。
【請求項２０】
撮像装置であって、
ピクセルアレイと前記ピクセルアレイが複数の列のピクセルからなり、
前記アレイの列の少なくとも一つに接続されるサンプルホールド回路と、
前記サンプルホールド回路からリセット信号とピクセル信号電圧とを入力するように接続されたアナログデジタル変換器であって、前記アナログデジタル変換器は、
前記リセット電圧を入力しリセット電圧を生成する第一の回路と、
前記ピクセル信号電圧を入力しピクセル電圧を生成する第二の回路と、
調節回路の抵抗を変更することにより調節電流を基準電圧から生成する前記調節回路であって、前記調節電流は、前記リセット電流が前記ピクセル電流と等しくない時に前記リセット電流と結合するものであることと、
前記抵抗が変される回数を計数し前記ピクセル信号電圧と前記リセット信号電圧の間の差に対応したデジタルコードを出力するカウンタとからなる、
撮像装置。
【請求項２１】
前記調節回路は前記結合された電流を前記ピクセル電流へと比較するための比較器へ接続する請求項２０記載の撮像装置。
【請求項２２】
前記調節回路の抵抗はスイッチトキャパシタ回路からなる請求項２０記載の撮像装置。
【請求項２３】
請求項２２記載の撮像装置であって前記スイッチトキャパシタ回路は、
ノードと第一の電圧の間に接続されたキャパシタと、
第二の電圧源と前記ノードとの間に接続される第一のスイッチと、
前記ノードと第三の電圧との間に接続される第二のスイッチとからなる撮像装置。
【請求項２４】
前記第一のスイッチは第一のクロック信号によって制御され、前記第二のスイッチは第二のクロック信号によって制御される請求項２３記載の撮像装置。
【請求項２５】
前記第一のスイッチは第一のクロック信号によって制御され、前記第二のスイッチは比較回路の出力によって制御される請求項２３記載の撮像装置。
【請求項２６】
前記第一の回路は、前記リセット信号電圧をスイッチトキャパシタ抵抗へ印加することによってリセット電圧を生成する請求項２０記載の撮像装置。
【請求項２７】
前記第二の回路は、前記ピクセル信号電圧をスイッチトキャパシタ抵抗に印加することによってピクセル電流を生成する請求項２０記載の撮像装置。
【請求項２８】
前記基準電圧は、前記撮像装置の利得を制御する請求項２０記載の撮像装置。
【請求項２９】
プロセッサシステムであって、
プロセッサと、
前記プロセッサに接続された撮像装置であって、前記撮像装置はピクセルアレイと、前記ピクセルアレイは複数の列のピクセルと前記アレイの少なくとも一つの列に接続されたサンプルホールド回路と前記サンプルホールド回路からリセットおよびピクセル信号電圧を印加するために接続されたアナログデジタル変換器と、前記アナログデジタル変換器は、
前記リセット電圧を入力し、
リセット電流を生成し第一の回路分岐と、
前記ピクセル信号電圧を入力し、ピクセル電流を生成する第二の回路分岐と、
調節分岐における抵抗を変更することによって調節電流を基準電圧から生成する調節分岐であって、前記調節電流は、前記リセット電流が前記ピクセル電流より低い時に前記リセット電流と結合されるものと、
前記抵抗が変更される回数を計数するカウンタとからなるプロセッサ。
【請求項３０】
前記カウンタは前記ピクセル電圧と前記リセット信号との差に対応したデジタルコードを生成する請求項２９記載のシステム。
【請求項３１】
前記調節分岐は前記結合された電流を前記ピクセル電流と比較するための比較器に接続された請求項２９記載のシステム。
【請求項３２】
前記調節分岐の抵抗はスイッチトキャパシタ回路からなる請求項２９記載のシステム。
【請求項３３】
前記スイッチトキャパシタ回路は、
ノードと第一の電圧の間に接続されたキャパシタと、
第二の電圧源と前記ノードとの間に接続された第一のスイッチと、
前記ノードと第三の電圧との間に接続された第二のスイッチとからなる請求項３２記載のシステム。
【請求項３４】
前記第一のスイッチは第一のクロック信号によって制御され、第二のスイッチは第二のクロックに信号によって制御される請求項３３記載のシステム。
【請求項３５】
前記第一のスイッチは第一のクロックによって制御されそして前記第二のスイッチは比較回路の出力によって制御される請求項３３記載のシステム。
【請求項３６】
前記第一の回路分岐は、前記リセット信号電圧をスイッチトキャパシタ抵抗に印加する
ことによって前記リセット電流を生成する請求項２９記載のシステム。
【請求項３７】
前記第二の回路分岐は、前記ピクセル信号電圧をスイッチトキャパシタ抵抗に印加することにより前記ピクセル電流を生成する請求項２９記載のシステム。
【請求項３８】
前記基準電圧は前記撮像装置の信号利得を制御する請求項２９記載のシステム。
【請求項３９】
撮像装置の動作方法であって、前記方法は、
リセット信号電圧を入力し第一の抵抗に基づいてリセット電流を入力すること、
ピクセル信号電圧を入力し第二の抵抗に基づいてピクセル電流を入力することおよび抵抗を変更し前記変更された抵抗へ基準電圧を印加することによって調節電流を生成し、
前記調節電流を前記リセット電流と結合し、
前記抵抗が変更される回数を計数することからなる方法。
【請求項４０】
前記抵抗が変更される回数に等しくなるようにデジタルコードを出力する動作から更になる請求項３９記載の方法。
【請求項４１】
前記デジタルコードは前記ピクセル信号電圧と前記リセット信号電圧との間の差に対応する請求項４０記載の方法。
【請求項４２】
前記結合された電流を前記ピクセル電流に比較し、前記結合された電流が前記ピクセル電流と等しくない時に新しい調節電流を生成するために前記抵抗を変更する請求項３９記載の方法。
【請求項４３】
前記抵抗を変更する動作はキャパシタを充電および放電することからなる請求項３９記載の方法。
【請求項４４】
キャパシタを充電および放電する前記動作は、
前記抵抗を第一のクロック信号に基づいて第一の電圧に接続し、
前記キャパシタを第二のクロック信号に基づいて第二の電圧に接続することからなる請求項４３記載の方法。
【請求項４５】
キャパシタを充電および放電する動作は、
前記キャパシタを第一のクロック信号に基づいて第一の電圧に接続することと、
前記キャパシタを前記結合された電流と前記ピクセル電流との間の比較の結果に基づいて第二の電圧に接続することとからなる請求項４３記載の方法。
【請求項４６】
更に前記基準電圧を調節することによって前記撮像装置の信号制限を調節する動作からなる請求項３９記載の方法。
【請求項４７】
前記結合する動作は、前記リセット電流が前記ピクセル電流以下である時に行われる請求項３９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般的に画像装置にかかりより具体的には画像装置に使われるシグマデルタアナログデジタル変換器に関する。
【背景技術】
【０００２】
ＣＭＯＳ撮像回路はピクセルセルの焦点面アレイを含み、そのセルの各々は光によって発生された電荷を基板に蓄積するためのその基板内に設けられた、たとえば、光ゲート、光導電体または光ダイオードのような光センサを含む。各ピクセルセルは基板上または基板内に形成された電荷格納領域を有し、これは読み出し回路の一部である出力トランジスタのゲートに接続される。電荷格納領域は浮遊拡散領域（浮動拡散領域）として構成されても良い。いくつかの撮像装置（イメージャ：ｉｍａｇｅｒ）回路において各ピクセルは、少なくとも一つの電子的装置を含みこれは例えば電荷を光センサから格納領域へと転送するトランジスタであり、さらにひとつの装置を含み、これも通常は、電荷の転送の前に格納領域を所定の電荷レベルへリセットするためのトランジスタである。
【０００３】
ＣＭＯＳ撮像装置においてピクセルセルの活性素子は以下の必要な機能を行う。（１）光子を電荷への変換、（２）画像電荷の蓄積、（３）格納領域を知られた状態にリセットする、（４）電荷の格納領域への転送その後の電荷の増幅、（５）読み出しのためのピクセルの選択および（６）ピクセル電荷を表わす信号の出力と増幅。光電荷は、それが最初の電荷蓄積領域から格納領域へと移動する時に光電荷は増幅されてもよい。格納領域における電荷は典型的には、ソースフォロワー出力トランジスタによってピクセル出力電圧へと変換される。
【０００４】
上述した形のＣＭＯＳ撮像装置は例えば米国特許６，１４０，６３０、米国特許６，３７６，８６８、米国特許６，３１０，３６６、米国特許６，３２６，６５２、米国特許６，２０４，５２４および米国特許６，３３３，２０５に述べられているように一般的に知られており、これらの特許はマイクロンテクノロジーインクに譲渡されてそれらの全体が本出願の中に組み込まれる。
【０００５】
典型的な４つのトランジスタ（４Ｔ）ＣＭＯＳ撮像ピクセル１０が図１に示される。ピクセル１０は光センサ１２（例えば光ダイオード、光ゲート等）、転送トランジスタ１４、浮遊拡散領域ＦＤ、リセットトランジスタ１６、ソースフォロワートランジスタ１８および行選択トランジスタ２０を含む。光センサ１２は、転送トランジスタ１４が転送ゲート制御信号ＴＸによって活性化される時に転送トランジスタ１４によって浮遊拡散領域ＦＤに接続される。
【０００６】
リセットトランジスタ１６は浮遊拡散領域ＦＤとアレイピクセル電源電圧Ｖａａ＿ｐｉｘとの間に接続されている。リセット制御信号ＲＳＴはリセットトランジスタ１６を活性化するために用いられ、これは浮遊拡散領域ＦＤを従来よく知られているようにアレイピクセル電源電圧Ｖａａ＿ｐｉｘレベルにリセットする。
【０００７】
ソースフォロワートランジスタ１８はそのゲートを浮遊拡散領域ＦＤに接続し、アレイピクセル電源電圧Ｖａａ＿ｐｉｘと行選択トランジスタ２０との間に接続される。ソースフォロワートランジスタ１８は浮遊拡散領域ＦＤに記憶された電荷を電気出力電圧信号Ｖｏｕｔへと変換する。行選択トランジスタ２０は、そのソースフォロワートランジスタ１８とその出力電圧信号Ｖｏｕｔをピクセルアレイの列線２２に選択的に接続することによって、行選択信号ＳＥＬによって制御可能となる。
【０００８】
ピクセル１０からの出力される信号はリセット信号Ｖｒｓｔ（浮遊拡散領域ＦＤがリセットされた時に発生される）及び光センサ１２からの電荷が浮遊拡散領域ＦＤへ転送された後に発生されるピクセル出力信号Ｖｓｉｇを表わすアナログ電圧である。出力信号はアナログからデジタルへと更なる処理のために変換される。浮遊拡散領域ＦＤ上には通常比較的低いキャパシタンスがあるために、Ｖｒｓｔ上のｋＴ／Ｃ雑音が過剰となる。電荷を光センサ１２から浮遊拡散領域ＦＤへ転送する時、この電荷は理想的に雑音がなくなりそしてＶｓｉｇ信号を生成するために前記Ｖｒｓｔ信号から減算される。したがってピクセル出力信号Ｖｒｓｔ、Ｖｓｉｇは通常はサンプルホールド回路に送られそれから信号Ｖｒｓｔ−Ｖｓｉｇを形成する差分回路へと送られる。この差分信号はそれからアナログデジタル変換器（ＡＤＣ）（図１には図示せず）へ送られる。
【０００９】
図２ａはシグマデルタアナログデジタル変換器の一部として用いられる従来のシグマデルタ検出回路５０を示す。検出回路５０はリセット信号Ｖｒｓｔをサンプルおよびホールドキャパシタ（図示せず）から検知するための第一の分岐５１および他のサンプルホールドキャパシタ（不図示）からピクセル信号Ｖｓｉｇを検知する第二の分岐６１からなる。検出回路５０はまたカレントミラー８０、比較器７０およびＮＡＮＤゲート７２からなる。比較器７０は再生成可能の（ｒｅｇｅｎｅｒａｔｉｖｅ）ラッチ型でもよく、ここで、デジタル出力が位相クロックと同期する。平滑化キャパシタ（不図示）はソースフォロワー出力へもまた加えられて全ての分岐５１、６１を流れる電流のスイッチング特性をソースフォロワーのための略ＤＣ電流へと変換する。
【００１０】
第一の分岐５１は３つのＰＭＯＳトランジスタ５２、５４、５６とキャパシタ５８からなる。第一のＰＭＯＳトランジスタ５２は電源電圧Ｖａａと第二のＰＭＯＳトランジスタ５４のソース／ドレイン端子との間に接続される。第一のＰＭＯＳトランジスタ５２のゲートは第一のクロック信号／ＰＨＩ１に接続される。第二のＰＭＯＳトランジスタ５４は第二のソース／ドレイン端子を第三のＰＭＯＳトランジスタ５６のソース／ドレイン端子へと接続する。第二のＰＭＯＳトランジスタ５４のゲートは第二のクロック信号／ＰＨＩ２に接続される。キャパシタ５８は接地電位と第一および第二のＰＭＯＳトランジスタ５２、５４の間の接続点に接続される。
【００１１】
第三のＰＭＯＳトランジスタ５６の第二のソース／ドレイン端子はカラントミラー８０の第一のＮＭＯＳトランジスタ８２のソース／ドレイン端子に接続される。第三のＰＭＯＳトランジスタ５６のゲートはリセット信号Ｖｒｓｔを受信するために接続され、第三のＰＭＯＳトランジスタ５６は第一の分岐５１に対するソースフォロワートランジスタとして動作する。第三のＰＭＯＳトランジスタ５６の第二のソース／ドレインはまた比較器７０の第一の入力に接続される。
【００１２】
動作としては、第一のクロック信号／ＰＨＩ１は第一のＰＭＯＳトランジスタ５２のゲートに加えられ、第二のクロック信号／ＰＨＩ２は相補的でかつ重複していない態様で特定の周波数において第二のＰＭＯＳトランジスタ５４のゲートに加えられる。“／ＰＨＩ１”および“／ＰＨＩ２”の表示はそれぞれ重複していないクロックＰＨＩ１およびＰＨＩ２の逆転したクロック信号を意味するために用いる。したがって／ＰＨＩ１および／ＰＨＩ２は同時には低ではあり得ない。クロック信号／ＰＨＩ１、／ＰＨＩ２はクロック発生器または制御回路によって典型的には発生される。２個のＰＭＯＳトランジスタ５２、５４は各クロック信号／ＰＨＩ１、／ＰＨＩ２の制御の下でスイッチとして動作する。第二のＰＭＯＳトランジスタ５４を非活性化した（すなわちそのスイッチを／ＰＨＩ２を高に設定することによって開くこと）の直後に第一のＰＭＯＳトランジスタ５２を活性化することは（すなわちそのスイッチを／ＰＨＩ１を低に設定することによって閉じること）キャパシタ５８を充電する。同様に第二のＰＭＯＳトランジスタ５４を活性化する（すな
わち第二のスイッチを閉じる）直前に、第一のＰＭＯＳトランジスタ５２非活性化する（すなわちそのスイッチを開く）ことは、キャパシタ５８を放電する。
【００１３】
非重複相補的クロック信号／ＰＨＩ１、／ＰＨＩ２を用いて“スイッチ”（すなわちトランジスタ５２、５４）を開閉することによりキャパシタ５８によって抵抗（例えば図２ｂにおける抵抗Ｒｉ）をシミュレートする。抵抗Ｒｉの等価抵抗は１／ｆ・Ｃに等しく、ここでＣはキャパシタ５８のキャパシタンスでありｆはクロック信号／ＰＨＩ１、／ＰＨＩ２の周波数である。周波数ｆを変化することによって抵抗値は所望のように調節される。たとえば周波数ｆが多くなれば、抵抗は小さくなる。キャパシタ５８の抵抗を変えることによって抵抗（抵抗率：ｒｅｓｉｓｔｅｎｃｅ）を“変更する（あるいは変調する：ｍｏｄｕｌａｔｅ）”ものとして考えるものとして参照することができる。第一の分岐５１の抵抗とリセット電圧Ｖｒｓｔとに基づくリセット電流ＩＲは、第一の分岐５１を通して比較器７０に並べる。
【００１４】
第二の分岐６１は３個のＰＭＯＳ６２、６４、６６およびキャパシタ６８からなる。第四のＰＭＯＳトランジスタ６２は電源電圧Ｖａａと第五のＰＭＯＳトランジスタ６４のソース／ドレイン端子との間に接続される。第四のＰＭＯＳトランジスタ６２のゲートは第一のクロック信号／ＰＨＩ１に接続される。第五のＰＭＯＳトランジスタ６４は第二のソース／ドレイン端子を第六のＰＭＯＳトランジスタ６６のソース／ドレイン端子に接続する。第五のＰＭＯＳトランジスタ６４のゲートはＮＡＮＤゲート７２の出力に接続される。第二のキャパシタ６８は接地電位と、第四および第五のＰＭＯＳトランジスタ６２、６４の間の接続点との間に接続される。
【００１５】
第六のＰＭＯＳトランジスタ６６の第二のソース／ドレイン端子はカラントミラー８０の第二のＮＭＯＳトランジスタ８４のソース／ドレイン端子に接続される。第六のＰＭＯＳトランジスタ６６のゲートはピクセル信号Ｖｓｉｇを受け取るように接続され、第六のＰＭＯＳトランジスタ６６は第二の分岐６１のソースフォレワートランジスタとして動作する。第六のＰＭＯＳトランジスタ６６の第二のソース／ドレインはまた比較器７０の第二の入力に接続される。比較器７０の出力はＮＡＮＤゲート７２の第一の入力に接続される。非反転第二のクロック信号ＰＨＩ２はＮＡＮＤゲート７２の第二の入力に接続される。
【００１６】
動作としては、第一のクロック信号／ＰＨＩ１は第四のＰＭＯＳトランジスタ６２のゲートに印加される。ＮＡＮＤゲート７２の出力は非反転第二のクロック信号ＰＨＩ２によって実質的にクロック動作が行われ、第五のＰＭＯＳトランジスタ６４のゲートに加えられる。上述したようにクロック信号／ＰＨＩ１、／ＰＨＩ２は非重複相補型信号である。第二のＰＭＯＳトランジスタ６２、６４はスイッチとして動作し、第四のＰＭＯＳトランジスタ６２は第一のクロック信号／ＰＨＩ１によって制御され、第五のＰＭＯＳトランジスタ６４はＮＡＮＤゲート７２（ＰＨ２によってクロック動作が行われるものとして）の出力によって制御される。第五のＰＭＯＳトランジスタ６４を非活性化（すなわちそのスイッチを開とする）する直後に第六のＰＭＯＳトランジスタ６２を活性化する（すなわちそのスイッチを閉とする）ことによりキャパシタ６８を充電するであろう。同様に第五のトランジスタ６４を活性化する（すなわちそのスイッチを閉じる）直前に第四のＰＭＯＳトランジスタ６２を非活性化する（すなわちそのスイッチを開く）ことによりキャパシタ６８を放電するであろう。
【００１７】
非重複相補型クロック信号／ＰＨＩ１、／ＰＨＩ２（および比較器７０の出力）を用いて、“スイッチ”（すなわちトランジスタ６２、６４）を開閉することによって、キャパシタ６８により抵抗（抵抗器：ｒｅｓｉｓｔｏｒ）（例えば図２ｂにおける抵抗Ｒｘ）をシミュレートし、その等価抵抗は１／ｆ・Ｃに等しくなり、ここでＣはキャパシタ６８のキャパシタンスでありそしてｆはＮＡＮＤゲート７２から出力されるクロック信号の平均
周波数である。上述するように周波数ｆを変えることによって、抵抗は所望のように調節あるいは変更されてもよい。第二の分岐６１とＶｓｉｇ電圧レベルとに基づくピクセル信号電流ＩＳは第二の分岐６１を通して比較器７０に流れる。
【００１８】
検知回路の動作は今図２ｂを参照してより詳細に説明される。図２ｂは図２ａのシグマデルタ検知回路５０を使って従来のシグマデルタアナログデジタル変換器１００を図示する。図２ａに示される検知回路５０のいくつかの部分は、図２ｂにおける機能的に等価なものによって置換される。例えば図２ｂにおいて第一の抵抗Ｒｉは図２ａに示される第一のスイッチトキャパシタ５８と第一および第二のＰＭＯＳトランジスタ５２、５４を置き換える。同様に図２ｂにおいて調節抵抗として示される第二の抵抗Ｒｘは第二のスイッチトキャパシタ６８と図２ａに示される第四および第五のＰＭＯＳトランジスタ６２、６４とを置き換える。ＮＡＮＤゲート７２もまた図２ｂに示されていない。アナログデジタル変換器１００は比較器７０の出力に接続したカウンタ９０を含む。
【００１９】
検知回路５０およびこれを使ったアナログデジタル変換器は、シグマデルタ変調手法に基づいて動作する。原理的には、検知回路５０はリセット信号電流ＩＲおよびピクセル信号電圧ＩＳを同じにするように動作する。典型的にはリセット信号電圧Ｖｒｓｔはピクセル信号電圧Ｖｓｉｇより大きい可能性が高いので、検知回路５０は同一のＩＲおよびＩＳ電流を維持するためには分岐５１、６１の一つの抵抗を変更する、必要性がある。図示された例において、検知回路５０はＰＭＯＳトランジスタ６４のゲートへのクロックを時々スキップすることによって第二の分岐６１のスイッチングされる６８（図２ａ）と関連した抵抗Ｒｘを増加することができる。カウンタ９０は、抵抗Ｒｘが所定数のクロックサイクルＮに対して、調節される回数Ｍの記録をとる。クロックサイクルＮの数は通常２ｎ上に等しく、ここでｎはアナログデジタル変換器１００の分解能を示すビット数である。抵抗Ｒｘが変化する倍数Ｍは、カウンタ９０によって、ピクセルに入射する実際の光に対応したデジタルコードＡＤＣ  ＣＯＤＥを発生するために使われる。
【００２０】
検知回路５０の動作は以下の電流式によって表わされる。
（１）（Ｖａａ−Ｖｓｉｇ−Ｖｔｐ６６）／Ｒｘ＝（Ｖａａ−Ｖｒｓｔ−Ｖｔｐ５６）／Ｒｉ
ここでＶｔｐ６６は第六のＰＭＯＳトランジスタ６６の閾値電圧でありＶｔｐ５６は第三のＰＭＯＳ５６の閾値電圧である。この式は
（２）（Ｖａａ−Ｖｓｉｇ−Ｖｔｐ６６）＝（Ｖａａ−Ｖｒｓｔ−Ｖｔｐ５６）・Ｒｘ／Ｒｉ
となる。
抵抗Ｒｉと抵抗Ｒｘとの比は抵抗Ｒｘが所定数のクロックサイクルＮにわたって調節されるその回数Ｍに反比例する。かかるものとして式（２）は
（３）Ｒｉ／Ｒｘ＝Ｍ／Ｎ＝（Ｖａａ−Ｖｒｓｔ−Ｖｔｐ５６）／（Ｖａａ−Ｖｓｉｇ−Ｖｔｏ６６）
となる。
【００２１】
シグマデルタ検知回路５０とシグマデルタアナログデジタル変換器１００はピクセルに入射する光を表わすデジタルコードＡＤＣ  ＣＯＤＥを発生するのに有効に動作するが、それらは欠点も存在する。例えば上述の式に示すように、出力コードＡＤＣ  ＣＯＤＥはＶｓｉｇおよびＶｒｓｔ電圧の比に実質的には基づいている。しかしながらこれらの電圧は読み出しおよびまたはサンプルホールド動作の間に雑音によって悪影響され、これは、ＶｒｓｔおよびＶｓｉｇ信号に蓄積される。この雑音はしたがって検知回路５０（そしてアナログデジタル変換器１００）の動作の要因となり、これは望ましくない結果を生ずる。
【００２２】
したがってより正確な効果を達成するために雑音をシグマデルタ変調検出回路５０およびアナログデジタル変換器１００から低減することが望ましい。シグマデルタ変調検知回路５０とアナログデジタル変換器１００内で利得制御を実装することもまた望ましい。
【発明の開示】
【００２３】
この発明は、リセットおよびピクセル信号電圧を検知されることに関連して雑音の影響を実質的に低減するシグマデルタ変換検知回路およびアナログデジタル変換器を提供する。
【００２４】
この発明はまた検知回路およびアナログデジタル変換器を組み込んだ撮像装置に対する利得制御を含むシグマデルタ変調検出回路およびアナログデジタル変換器を提供する。
上述および他の特徴と効果は、検知されるリセットとピクセル電圧レベルとの比によらないシグマデルタ変調検知回路とアナログデジタル変換器とを有する撮像装置を提供するよってこの発明の各種の例示的実施例において達成される。検知回路は撮像装置の複数の列にわたって共通な基準電圧に基づくレギュレーション（調節）分岐を含む。このレギュレーション分岐は検知動作の間に変調される調節可能な抵抗を有しており、これはリセットおよびピクセル信号の一つと関連した電流へ検知動作の間に、印加される調節電流を生成する。この検知回路およびアナログデジタル変換器はリセットおよびピクセル信号電圧レベルとの差分に基づいてデジタルコードを発生し、これによりピクセルおよびリセット信号電圧と関連する雑音を実質的に減少する。基準電圧は同様に撮像装置に対する利得制御としても用いられる。
【発明を実施するための最良の形態】
【００２５】
図３９はこの発明の例示的実施例にしたがって構成されたシグマデルタ検知回路２５０を示す。
検知回路２５０はサンプルホールドキャパシタ（不図示）からのリセット信号Ｖｒｓｔを検知するための第一の分岐２５１と、他のサンプルホールド回路（不図示）からのピクセル信号Ｖｓｉｇを検知するための第二の分岐２６１と、レギュレーション分岐２７３からなる。検知回路２５０はまたカレントミラー２８０、比較器２７０およびＮＡＮＤゲート２７２からなる。比較器２７０は望ましくは再生可能なラッチ形比較器であり、ここではデジタル出力は位相クロックへと同期される。平滑化キャパシタ（不図示）は望ましくは例えば全てのソースフォロワー出力へ加えられて、全ての分岐２５１、２６１、２７３を流れる電流のスイッチング特性をソースフォロワーのための略ＤＣ電流へと変換する。
【００２６】
第一の分岐２５１は三個のＰＭＯＳトランジスタ２５２、２５４、２５６およびキャパシタ２５８からなる。第一のＰＭＯＳトランジスタ２５２は電源電圧Ｖａａと第二のＰＭＯＳトランジスタ２５４のソース／ドレイン端子との間に接続される。第一のＰＭＯＳトランジスタ２５２のゲートは第一のクロック信号／ＰＨＩ１へ接続される。第二のＰＭＯＳトランジスタ２５４は第二のソース／ドレイン端子を第三のＰＭＯＳトランジスタ２５６のソース／ドレイン端子へと接続させる。第二のＰＭＯＳトランジスタ２５４のゲートは第二のクロック信号／ＰＨＩ２に接続される。キャパシタ２５８は第一とおよび第二のＰＭＯＳトランジスタ２５２、２５４との間の接続と接地電位との間に接続される。
【００２７】
第三のＰＭＯＳトランジスタ２５６の第二のソース／ドレイン端子はカレントミラー２８０の第二のＮＭＯＳトランジスタのソース／ドレインの端子に接続される。第三のＰＭＯＳトランジスタ２５６のゲートはリセット信号Ｖｒｓｔを受信するように接続され、第三のトランジスタＰＭＯＳトランジスタ２５６は第一の分岐２５１に対するソースフォロワートランジスタとして動作する。第三のＰＭＯＳトランジスタ２５６の第二のソース／ドレインはまたノードＡに接続されて、これは比較器２７０の第一の入力に接続される。
【００２８】
動作としては、第一のクロック信号／ＰＨＩ１は第一のＰＭＯＳトランジスタ２５２のゲートに印加されるとともに、第二のクロック信号／ＰＨＩ２は相補的な非重複態様で特定の周波数において第二のＰＭＯＳトランジスタ２５４のゲートに印加される。表示“／ＰＨＩ”および“／ＰＨＩ２”は非重複クロックＰＨＩ１およびＰＨＩ２の反転したクロック信号をそれぞれ意味するために使われる。したがって／ＰＨＩ１および／ＰＨＩ２は同時に低にはなれない。クロック信号／ＰＨＩ１、／ＰＨＩ２はクロック発生器または制御回路（例えば図４の制御回路４５０）によって一般的には発生される。二つのＰＭＯＳトランジスタ２５２、２５４はそれらの各クロック信号／ＰＨＩ１、／ＰＨＩ２の制御の下でスイッチとして動作する。第二のＰＭＯＳトランジスタ２５４を不活性化した（すなわちスイッチを開とした）直後に第一のＰＭＯＳトランジスタ２５２を活性化すること（すなわちスイッチ１を閉とすること）によってキャパシタ２５８を充電する。同様に第二のＰＭＯＳトランジスタ２５４を活性化する（すなわちスイッチを閉とする）直前に第一のＰＭＯＳトランジスタ２５２を不活性化する（すなわちスイッチを開とする）ことによりキャパシタ２５８を放電する。
【００２９】
非重複相補型クロック信号／ＰＨＩ１、／ＰＨＩ２を使ってスイッチを（すなわちトランジスタ２５２、２５４）を開閉することによってキャパシタ２５８が抵抗（例えば図３ｂにおける抵抗Ｒｉ）をシミュレートする。抵抗Ｒｉの等価抵抗は１／ｆ・Ｃに等しく、ここでＣはキャパシタ２５８のキャパシタンスでありｆはクロック信号／ＰＨＩ１、／ＰＨＩ２の周波数である。周波数ｆを変えることによって、抵抗は所望のように調節あるいは変更される。第一の分岐２５１の抵抗およびＶｒｓｔ電圧レベルに基づくリセット電流ＩＲが第一の分岐２５１を通ってノードＡに流れる。
【００３０】
第二の分岐２６１は三個のＰＭＯＳトランジスタ２６２、２６４、２６６とキャパシタ２６８からなる。第四のＰＭＯＳトランジスタ２６２は電源電圧Ｖａａと第五のＰＭＯＳトランジスタ２６４のソース／ドレイン端末の間に接続される。第四のＰＭＯＳトランジスタ２６２のゲートは第一のクロック信号／ＰＨＩ１へ接続される。第五のＰＭＯＳトランジスタ２６４は第二のソース／ドレイン端子を第六のＰＭＯＳトランジスタ２６６のソース／ドレイン端子に接続する。第五のＰＭＯＳトランジスタ２６４のゲートは第二のクロック信号／２８０ＰＨＩに接続される。第二のキャパシタ２６８は第四および第五のＰＭＯＳトランジスタ２６２、２６４間の接続点と接地電位との間に接続される。
【００３１】
第六のＰＭＯＳトランジスタ２６６の第二のソース／ドレイン端子はカラントミラー２８０の第一のＮＭＯＳトランジスタ２８２のソース／ドレイン端子に接続される。第六のＰＭＯＳトランジスタ２６６のゲートは、ピクセル信号Ｖｓｉｇを受信するように接続され、第六のＰＭＯＳトランジスタ２６６は第二の分岐２６１に対してソースフォロワートランジスタとして動作する。第六のＰＭＯＳトランジスタ２６６の第二のソース／ドレインは比較器２７０の第二の入力にも接続される。比較器２７０の出力はＮＡＮＤゲート２７２の第一の入力に接続される。第二のクロック信号ＰＨＩ２はＮＡＮＤゲート２７２の第二の入力に接続される。
【００３２】
動作としては、第一のクロック信号／ＰＨＩ１は第四のＰＭＯＳトランジスタ２６２のゲートに印加され、一方第二のクロック信号／ＰＨＩ２は第五のＰＭＯＳトランジスタ２６２のゲートに印加される。上述したように、クロック信号／ＰＨＩ１、／ＰＨＩ２は非重複の相補型信号である。第二のＰＭＯＳトランジスタ２６２，２６４はスイッチとして動作し、一方第四のＰＭＯＳトランジスタ２６２は第一のクロック信号／ＰＨＩ１によって制御され、第五のＰＭＯＳトランジスタ２６２は第二のクロック信号／ＰＨＩ２によって制御される。第五のＰＭＯＳトランジスタ２６４を非活性化（すなわちそのスイッチを開）した直後に第四のＰＭＯＳトランジスタ２６２を活性化する（すなわちそのスイッチ
を閉とする）ことにより、キャパシタ２６８を充電する。同様に第五のＰＭＯＳトランジスタ２６４を活性化する（すなわちそのスイッチを閉とする）直前に第四のＰＭＯＳトランジスタ２６２を非活性化する（すなわちスイッチを開とする）ことによってキャパシタ２６８を放電する。
【００３３】
“スイッチ”（すなわちトランジスタ２６２、２６４）を開閉するために非重複相補型クロック信号／ＰＨＩ１、／ＰＨＩ２を使うことによってキャパシタ２６８によって、等価抵抗を１／ｆ・Ｃと等しくすることによって抵抗（例えば図３ｂにおける抵抗Ｒｓ）をシミュレートし、ここでＣはキャパシタ２６８のキャパシタンスであり、ｆはクロック信号／ＰＨＩ１、／ＰＨＩ２の周波数である。上述したように、周波数ｆが変化することによって、抵抗は所望のように調節あるいは変更される。第二の分岐２６１の抵抗とＶｓｉｇ電圧レベルとに基づいてピクセル信号電流ＩＳは第二の分岐２６１を通して比較器２７０に流れる。
【００３４】
レギュレーション用分岐２７３は三個のＰＭＯＳトランジスタ２７４、２７５、２７６およびキャパシタ２７８からなる。第七のＰＭＯＳトランジスタ２７４は電源電圧Ｖａａおよび第八のＰＭＯＳトランジスタ２７５のソース／ドレイン端子との間に接続される。第七のＰＭＯＳトランジスタ２７４のゲートは第一のクロック信号／ＰＨＩ１に接続される。第八のＰＭＯＳトランジスタ２７５はその第二のソース／ドレイン端子を第九のＰＭＯＳトランジスタ２７６のソース／ドレイン端子へと接続する。第八のＰＭＯＳトランジスタ２７５のゲートはＮＡＮＤゲート２７２の出力に接続される。第三のキャパシタ２７８は第七と第八のＰＭＯＳトランジスタ２７４、２７５の間の接続点と接地電位との間に接続される。
【００３５】
第九のＰＭＯＳトランジスタ２７６の第二のソース／ドレイン端子はノードＡおよび比較器２７０の第一の入力に接続される。第九のＰＭＯＳトランジスタ２７６のゲートは基準電圧Ｖｒｅｆを受信するように接続される。所望の実施例において基準電圧Ｖｒｅｆは撮像装置（イメージャ）のピクセルアレイの全ての列に対して共通である。第九のＰＭＯＳトランジスタ２７６はレギュレーションの分岐２６１に対してソースフォロワートランジスタとして動作する。
【００３６】
動作にとして、第一のクロック信号／ＰＨＩ１は第七のＰＭＯＳトランジスタ２７２のゲートに加えられた。／ＰＨＩ２が低のとき、比較器２７０の出力によって高またはパルス低のいずれか一方となるＮＡＮＤゲート２７２の出力は、第八のＰＭＯＳトランジスタ２７５のゲートに加えられる。二つのＰＭＯＳトランジスタ２７４、２７５はスイッチとして動作し、ここで第七のＰＭＯＳトランジスタ２７４は第一のクロック信号／ＰＨＩ１によって制御され、そして第八のＰＭＯＳトランジスタ２７５は（ＰＨＩ２のクロックによって制御され）ＮＡＮＤゲート２７２の出力によって制御される。第八のＰＭＯＳトランジスタ２７５を非活性化（すなわちスイッチを開）の直後に第七のトランジスタＰＭＯＳ２７２を活性化（すなわちスイッチを閉）とすることによってトランジスタの第三のキャパシタ２７８を充電する。同様に第八のＰＭＯＳトランジスタ２７５を活性化（すなわちスイッチを閉）した直後に第七のＰＭＯＳトランジスタ２７４を非活性化（すなわちスイッチを開）することによって第三のキャパシタ２７８を放電する。リセット信号電流ＩＲがピクセル信号電流ＩＳよりも小さい時（しかし第二のクロック信号／ＰＨＩ２が、第八のＰＭＯＳトランジスタ２７５を活性化するかもしれない論理状態を持っている時のみ）比較器２７０はＮＡＮＤゲート２７２の出力をトリガーする。
【００３７】
“スイッチ”（すなわちトランジスタ２７４、２７５）を開閉するために非重複相補型信号クロック信号／ＰＨＩ１、／ＰＨＩ２（および２７０の出力）を使ってキャパシタ２７８に等価抵抗を１／ｆ・Ｃにして、抵抗（例えば図３ｂにおける抵抗Ｒｘ）をシミュレ
ートをさせる。ここで、Ｃはキャパシタ２７８のキャパシタンスでありそしてｆはクロック信号／ＰＨＩ１、／ＰＨＩ２の周波数である。上述したように周波数ｆを変化することによって抵抗は所望のように調節あるいは変化される。レギュレーション分岐２７３の抵抗と基準電圧Ｖｒｅｆとに基づいて調節電流ＩＡがレギュレーション分岐２７３を通ってノードＡに流れここでそれはリセット電流ＩＲと結合する。したがって以下により詳細に述べられるようにレギュレーション分岐２７３は調節電流ＩＡおよびＩＲの和が、比較器２７０とＮＡＮＤゲート２７２の出力および基準電圧Ｖｒｅｆに基づいて電流ＩＡを調節することによってＩＳに等しくなるように調節する。
【００３８】
検知回路２５０の動作について図３ｂを参照してより詳細に説明する。図３ｂはこの発明の例示的実施例にしたがって構成された図３ａのシグマデルタ検知回路２５０を使うシグマデルタアナログデジタル変換３００を図示する。図３ａに図示された検知回路２５０のいくつかの部分は図３ｂにおける機能的な等価物によって置き換えられてきた。例えば図３ｂにおいて第一の抵抗Ｒｉは、図３ａに示されている第一のスイッチトキャパシタをおよび第一および第二のＰＭＯＳ２５２、２５４を置き換える。同様に図３ｂにおいて第二の抵抗Ｒｓは図３ａに示される第二のスイッチトキャパシタ２６８と第四および第五のＰＭＯＳトランジスタ２６２、２６４を置き換える。さらに図３ｂにおいて、調節可能な抵抗として示された第三の抵抗Ｒｘは図３ａに示すような第三のスイッチトキャパシタ２７８、第七および第八のＰＭＯＳトランジスタ２７４、２７５を置き換える。ＮＡＮＤゲート２７２は図３ｂには示されていない。図示されたアナログデジタル変換器３００もまた比較器２７０の出力に接続されたカウンタ２９０を含む。
【００３９】
検知回路２５０およびそのようなものとしてアナログデジタル変換器３００はシグマデルタ変調アプローチに基づいて動作する。原理的には検知回路２５０はリセット信号電流ＩＲプラス調整電流ＩＡがピクセル信号電流ＩＳと等しくするように試みる。一般にはリセット信号電流ＩＲはピクセル信号ＩＳよりも小さいというこが最もあり得るので、検知回路２５０は調整電流ＩＡを検知動作の間にリセット信号電流ＩＲに加える。
【００４０】
これはレギュレーション分岐２７３の抵抗を変更することによって達成されその結果として分岐は検知動作の間にわたって適当な調整電流ＩＡを生成する。カウンタ２９０は抵抗ＲｘがクロックサイクルＮの所定数に渡って調整された回数Ｍの記録をとる。クロックサイクルＮの数は一般には２ｎであるが、ｎはアナログデジタル変換器３００の分解能を示すビット数である。抵抗Ｒｘが変化する回数Ｍはピクセル信号電圧Ｖｓｉｇおよびリセット信号電圧Ｖｒｓｔとの差に対応する。このように、抵抗Ｒｘが変化する回数Ｍがカウンタ２９０によって使用され実際の光がピクセルに当たることに対応してデジタルコードＡＤＣ  ＣＯＤＥを生成する。
【００４１】
検知回路２５０の動作は以下の電流式によって表現される。
（４）（Ｖａａ−Ｖｓｉｇ−Ｖｔｐ２６６）／Ｒｓ＝（Ｖａａ−Ｖｒｓｔ−Ｖｔｐ２５６）／Ｒｉ＋（Ｖａａ−Ｖｒｅｆ−Ｖｔｐ２７６）／Ｒｘ
ここでＶｔｐ２６６は第六のＰＭＯＳトランジスタ２６６の閾値電圧であり、Ｖｔｐ２５６は第三のＰＭＯＳトランジスタ２５６の閾値電圧であり、Ｖｔｐ２７６は第九のＰＭＯＳトランジスタ２７６の閾値電圧である。望ましい実施例においてはＲｓ＝Ｒｉである。したがって式（４）は以下のごとくなる。
（５）（Ｖａａ−Ｖｓｉｇ−Ｖｔｐ２６６）−（Ｖａａ−Ｖｒｓｔ−Ｖｔｐ２５６）＝（Ｖａａ−Ｖｒｅｆ−Ｖｔｐ２７６）・Ｒｉ／Ｒｘ
抵抗Ｒｉと抵抗Ｒｘとの比は抵抗Ｒｘが所定数のクロックサイクルＮに渡って調整される回数Ｍに逆に比例することが知られている。これに加えて、望ましい実施例ではＶｔｐ２６６はＶｔｐと等しいと仮定される。そのようなものとして式（５）は以下のごとくな
る。
（６）Ｒｉ／Ｒｘ＝Ｍ／Ｎ＝（Ｖｒｓｔ−Ｖｓｉｇ）／（Ｖａａ−Ｖｒｅｆ−Ｖｔｐ２７６）
【００４２】
かかるものとしてこの発明のシグマデルタ変調検出動作は、リセット信号電圧Ｖｒｓｔとピクセル信号電圧Ｖｓｉｇとの差に基づくが、これら二つの電圧の比には反している。したがって検知回路２５０はリセット信号電圧Ｖｒｓｔとピクセル信号電圧Ｖｓｉｇとの間の“真”の差分を提供する。リセット信号電圧Ｖｒｓｔとピクセル信号Ｖｓｉｇとの間の差分を使うことによってこれらの信号の両方と関連した雑音が差っ引かれそしてアナログデジタル変換処理へと実行されないことを意味する。これは雑音が差し引かれることはない従来の検知回路５０（図２ａ）とは違う。これに加えて、式（６）の分母は基準電圧Ｖｒｅｆに基づき、リセット信号電圧Ｖｒｓｔまたはピクセル信号電圧Ｖｓｉｇには基づかない。
【００４３】
プロセスの変動によってＶｔｐ２５６をピクセルアレイ（例えば図４のアレイ４０５）における列を横切るＶｔｐ２６６とは異なるようにさせ得ることは理解されるであろう。したがって所望の実施例においては列毎を基準として閾値電圧Ｖｔｐ２５６、Ｖｔｐ２６６の間のいかなる変動をも減殺する機構があるであろう。例えば画像プロセッサ（例えば図４の画像プロセッサ４８０）または他の処理部材が、調整あるいは他の試験的な結果に基づいてこれらの変動のデジタル的な調整を与えるために例えば画像プロセッサ（図４の画像プロセッサ４８０）または他のプロセッサ処理部がオフセットあるいは他の調節値を維持しても良い。
【００４４】
検知回路２５０の他の利点は、基準電圧Ｖｒｅｆが撮像装置にわたってピクセル信号の明るさを増すか減らすかのために利得制御メカニズムとして用いられると言うことである。すなわち基準電圧Ｖｒｅｆそれ自体は、どの程度の電流が検知回路２５０を通して流れるかを調節するために調節されてもよい。これは順に非常に単純な方法で利得制御にも使われる。
【００４５】
図４はこの発明にしたがって構成されたシグマデルタアナログデジタル変換器３００を利用する例示的撮像装置４００を図示する。撮像装置４００は図１について述べられたように構成されたピクセルまたは他のピクセルアレイからなるピクセルアレイ４０５または他のピクセルアーキテキチャを使うこともできる。行線は行アドレスデコーダ４２０に応答して行ドライバ４１０によって選択的に活性化される。列ドライバ４６０と列アドレスデコーダ４７０はまた画像装置４００内にもまた含まれる。画像装置４００はタイミングと制御回路４５０によって動作されて、これはアドレスデコーダ４２０，４７０を制御する。制御回路４５０はまた行および列ドライバ回路４１０、４６０を制御する。
【００４６】
列ドライバ４６０と関連するサンプルホールド回路４６１は選択されたピクセルに対するピクセルリセット信号Ｖｒｓｔとピクセル画像信号Ｖｓｉｇを読み出す。アナログデジタル変換器３００（ＡＤＣ）は図３ａ−３ｂについて上述されたようにＶｒｓｔおよびＶｓｉｇ信号間の差に対応したデジタルコードを出力する。アナログデジタル変換器３００はデジタル化されたピクセル信号をデジタル画像を作る画像プロセッサ４８０に加える。
【００４７】
図５はシステム５００、一般的なプロセッサシステムであってこの発明の画像装置４００（図４）を含むように変形されたものを示す。プロセッサシステム５００は画像センサ装置を含み得るデジタル回路を有するシステムの例である。以下に限定されるものではないが、かかるシステムは、コンピュータシステム、カメラシステム、スキャナ、マシーンビジョン、車ナビゲーション、ビデオフォン、監視装置、自動フォーカスシステム、星追跡システム、動き検知システム、画像安定化システムおよびデータ圧縮システムを含む。
【００４８】
システム５００は例えばカメラシステムであり、これは一般にバス５２０を介して入出力（Ｉ／Ｏ）と通信を行うマイクロプロセッサのような中央処理装置（ＣＰＵ）５０２からなる。画像装置４００はまたバス５２０にわたってＣＰＵ５０２と通信する。プロセッサに基づくシステム５００はまたランダムアクセスメモリ（ＲＡＭ）５０４を含み、フラッシュメモリのような取り外し可能なメモリ５１４を含みこれはバス５２０を介してＣＰＵ５０２と通信する。画像装置４００は例えばＣＰＵ、デジタルシグナルプロセッサ、マイクロプロセッサであり、メモリ格納装置付あるいは無しで単一集積回路上あるいはそのプロセッサとは異なった集積回路上に設けられたものと結合されてもよい。
【００４９】
上述した処理と装置は用いられそして生産される多くの所望の方法や装置を図示する。上述の記載と図面はこの発明の目的、特徴、効果を達成するための実施例を図示する。しかしながらこの発明は上述の図示した実施例へ厳密に限定されるものではないということが意図されている。この発明のいかなる変形例も、現在では予測されないけれども、この発明の一部として考えられるべきクレームの精神と範囲内においてある。
クレームされたものは米国の特許証で保護されるべき新規かつ望まれたものである。
【図面の簡単な説明】
【００５０】
この発明の以上のおよび他の効果と特徴は添付図面を参照して与えられる例示的実施例のより詳細な説明からより明らかである。
【図１】図１は従来の撮像装置のピクセル回路を示す。
【図２Ａ】図２ａは従来のシグマデルタ検知回路を示す。
【図２Ｂ】図２ｂは図２ａのシグマデルタ検知回路を用いた従来のシグマデルタアナログデジタル変換器を示す。
【図３Ａ】図３ａはこの発明の例示的実施例にしたがって構成されたシグマデルタ検知回路を示す。
【図３Ｂ】図３ｂはこの発明の例示的実施例にしたがって構成されたシグマデルタアナログデジタル変換器を示す。
【図４】図４はこの発明の実施例にしたがって構成された撮像装置を示す。
【図５】図５はこの発明の実施例にしたがって構成された少なくとも一つの撮像装置を組み込んだプロセッサシステムを示す。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【国際調査報告】
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