(57)【要約】  少なくとも一つのロジック・ゲート（３）を包含し、ロジック・ゲート（３）が共通基板（１０）の上につけられた複数の層から形成され、それらが少なくとも二つの電極層、液体からつけられる少なくとも一つの半導体層（１３，２３）、特に有機半導体層、および絶縁層（１４，２４）を包含し、および絶縁層（１４，２４）を包含し、それらが、このロジック・ゲートが少なくとも二つの異なる構成を有する電界効果トランジスタ（１，２）を包含する態様で形成される電子デバイス、特にＲＦＩＤトランスポンダについて記述されている。これらの電界効果トランジスタ（１，２）は、プリンティングまたはブレード・コーティングによって基板（１０）に付けることが可能な複数の機能層から形成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
少なくとも一つのロジック・ゲートを包含する電子デバイス、特にＲＦＩＤトランスポンダであって、
前記ロジック・ゲートが共通基板（１０）上につけられた複数の層から形成され、それらが少なくとも二つの電極層、液体からつけられる少なくとも一つの半導体層（１３，２３）、特に有機半導体層、および絶縁層（１４，２４）を包含し、それらが、前記ロジック・ゲートが少なくとも二つの異なる構成を有する電界効果トランジスタ（１，２）を包含する態様で形成されることを特徴とする電子デバイス。
【請求項２】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が液体からつけられ、それらの厚さに関して異なる半導体層（１３，２３）を有することを特徴とする請求項１に記載の電子デバイス。
【請求項３】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が液体からつけられ、それらの半導体材料に関して異なる半導体層（１３，２３）を有することを特徴とする請求項１に記載の電子デバイス。
【請求項４】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が液体からつけられ、それらの電気伝導度に関して異なる半導体層（１３，２３）を有することを特徴とする請求項１から請求項３のいずれか１項に記載の電子デバイス。
【請求項５】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、それらの厚さに関して異なる絶縁層（１４，２４）を有することを特徴とする請求項１から請求項４のいずれか１項に記載の電子デバイス。
【請求項６】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、それらの絶縁材料に関して異なる絶縁層（１４，２４）を有することを特徴とする請求項１から請求項５のいずれか１項に記載の電子デバイス。
【請求項７】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、それらの透磁率に関して異なる絶縁層（１４，２４）を有することを特徴とする請求項１から請求項６のいずれか１項に記載の電子デバイス。
【請求項８】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、面的に異なって構造化された層を伴って形成されることを特徴とする請求項１から請求項７のいずれか１項に記載の電子デバイス。
【請求項９】
前記層が、異なる長さおよび／または異なる幅を伴うストリップ型の様式で形成されることを特徴とする請求項８に記載の電子デバイス。
【請求項１０】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、互いに横並びで配置されることを特徴とする請求項１から請求項９のいずれか１項に記載の電子デバイス。
【請求項１１】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、一方を他方の上にして配置されることを特徴とする請求項１から請求項１０のいずれか１項に記載の電子デバイス。
【請求項１２】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、まったく同じ配向を伴って配置されることを特徴とする請求項１から請求項１１のいずれか１項に記載の、特に請求項１０または請求項１１に記載の電子デバイス。
【請求項１３】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、ボトム−ゲートまたはトップ−ゲート配向を伴って配置されることを特徴とする請求項１２に記載の電子デバイス。
【請求項１４】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、異なる配向を伴って配置されることを特徴とする請求項１から請求項１３のいずれか１項に記載の電子デバイス。
【請求項１５】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、異なる内部抵抗のプロファイルおよび／または異なるスイッチング動作を有することを特徴とする請求項１から請求項１４のいずれか１項に記載の電子デバイス。
【請求項１６】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、並列接続および／または直列接続で互いに接続されることを特徴とする請求項１から請求項１５のいずれか１項に記載の電子デバイス。
【請求項１７】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）の間における接続が、前記電界効果トランジスタ（１，２）の電極（１１，１２，１５，２１，２２，２５）の間において直接電気的に、および／または容量結合によって形成されることを特徴とする請求項１から請求項１６のいずれか１項に記載の電子デバイス。
【請求項１８】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、共通ゲート電極（１５）を伴って形成されることを特徴とする請求項１から請求項１７のいずれか１項に記載の、特に請求項１６に記載の電子デバイス。
【請求項１９】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、相補的な導電型の半導体材料を伴って形成され、第１の電界効果トランジスタ（１）がｐ導電型半導体層（１３）を伴って形成され、第２の電界効果トランジスタ（２）がｎ導電型半導体層（２３）を伴って形成されるか、またはその逆となることを特徴とする請求項１から請求項１８のいずれか１項に記載の電子デバイス。
【請求項２０】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）の半導体層（１３，２３）に直接隣接することが、ｐ／ｎ接合またはその逆を伴うゾーンを形成することを特徴とする請求項１９に記載の電子デバイス。
【請求項２１】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）が、前記電子デバイスが１層ずつのプリンティングおよび／またはブレード・コーティングによって基本的に作られることが可能な態様で基板（１０）上において空間的に配置されることを特徴とする請求項１から請求項２０のいずれか１項に記載の電子デバイス。
【請求項２２】
前記少なくとも二つの異なる電界効果トランジスタ（１，２）の前記層が、プリント可能な半導体高分子、および／またはプリント可能な絶縁高分子、および／または導電性プリンティング・インク、および／または金属層として形成されることを特徴とする請求項１から請求項２１のいずれか１項に記載の電子デバイス。
【請求項２３】
前記電子デバイスを形成する前記層が、高分子材料、および／または低重合体材料、および／または「低分子」からなる材料、および／またはナノ粒子からなる材料を含む可溶性有機層を有することを特徴とする請求項１から請求項２２のいずれか１項に記載の電子デバイス。
【請求項２４】
前記可溶性有機層の厚さが、それの溶剤の比率を通じて設定可能であることを特徴とする請求項１から請求項２３のいずれか１項に記載の電子デバイス。
【請求項２５】
前記可溶性有機層の厚さが、それをつける量を通じて設定可能であることを特徴とする請求項１から請求項２４のいずれか１項に記載の電子デバイス。
【請求項２６】
前記電子デバイスが、柔軟な多層フィルム本体によって形成されることを特徴とする請求項１から請求項２５のいずれか１項に記載の電子デバイス。
【請求項２７】
前記電子デバイスが、装置の輪郭に整合する柔軟な電子回路として形成されることを特徴とする請求項１に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機電界効果トランジスタから形成される少なくとも一つのロジック・ゲートを包含する電子デバイスに関し、特にＲＦＩＤトランスポンダに関する。
【背景技術】
【０００２】
もっとも単純なロジック・ゲートはインバータであり、そこから追加のインバータおよび/または追加の電子コンポーネントと組み合わせることによって、例えばＡＮＤ、ＮＡＮＤ、ＮＯＲ、およびそれらの類といったあらゆる複雑なロジック・ゲートを形成することができる。活性層として一つの型の半導体（通常、ｐ型半導体が関係する）を包含する有機ロジック・ゲートは、個別のデバイスのパラメータ変動に影響されやすい。これは、製造プロセスにおける変動のためにトランジスタ等の個別のデバイスが回路設計によって決定される仕様を適切に満たすことができなくなると直ちに、それらの回路が信頼できない動作となるか、まったく動作しなくなることを意味し得る。さらに散逸的電流、すなわち回路の機能から生じたものでない電流が、使用されている回路コンセプトに応じ、少なくとも半分の動作時間にわたって、一つの型の半導体ということだけに基づいてそれらの回路内に流れる。結果として電力消費が、実際に必要とされるより有意に高くなる。
【０００３】
その種のロジック・ゲートはＲＦＩＤトランスポンダ（ＲＦＩＤ＝無線周波数識別）に不適当であり、例えばこれは、ＲＦＩＤトランスポンダがそれらの電源を小さいアンテナによって受信された後に整流される無線周波数信号から獲得することによる。ＲＦＩＤトランスポンダは、商品、またはセキュリティ・ドキュメントに、電子的に読み出すことのできる情報を提供するために採用が次第に増えている。したがってそれらは、例えば消費財のための電子バーコードとして、ラゲージを識別するためのラゲージ・タグとして、またはパスポートの綴じに組み込まれて認証情報をストアするセキュリティ・エレメントとして採用されている。
【０００４】
非特許文献１は、チャージング電界効果トランジスタおよびスイッチング電界効果トランジスタから形成されるまったく同じ型の有機電界効果トランジスタを包含するインバータを記述しており、それらのトランジスタが直列に接続されている。電界効果トランジスタの製造は、有機半導体材料の熱堆積によって提供される。
【０００５】
ロジック・ゲートのための異なる半導体の組み合わせも周知であるが、これまでのところ、例えば非特許文献２の中で記述されている有機半導体と無機半導体の組み合わせ、または非特許文献３の中で報告されているとおり、有機半導体と有機金属半導体の組み合わせが行われたに過ぎない。同様に有機半導体の熱堆積についても、電界効果トランジスタのための製造方法として両方の文書の中で提供されている。
【非特許文献１】ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．（１９９７年１２月）の５３９〜５４２ページのクラウク，Ｈ．（ＫＬＡＵＫ，  Ｈ．）ほかの文書：ペンタセン・シン・フィルム・トランジスターズ・アンド・インバータ・サーキッツ（Ｐｅｎｔａｃｅｎｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ  ａｎｄ  Ｉｎｖｅｒｔｅｒ  Ｃｉｒｃｕｉｔｓ）
【非特許文献２】ＩＥＥＥ  ＩＥＤＭ  ９８（１９９８年）２４９〜２５２ページのボンス，Ｍ．（ＢＯＮＳＥ，  Ｍ．）ほかの文書：インテグレーテッドａ−Ｓｉ：Ｈ／ペンタセン・イノーガニック／オーガニック・コンプリメンタリ・サーキッツ（Ｉｎｔｅｇｒａｔｅｄ  ａ−Ｓｉ：Ｈ／Ｐｅｎｔａｃｅｎｅ  Ｉｎｏｒｇａｎｉｃ／Ｏｒｇａｎｉｃ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｃｉｒｃｕｉｔｓ）
【非特許文献３】Ｊ．Ａｐｐｌ．Ｐｈｙｓ．第８９巻（２００１年５月）の５１２５〜５１３２ページのクローン，Ｂ．Ｋ．（ＣＲＯＮＥ，  Ｂ．Ｋ．）ほかの文書：デザイン・アンド・ファブリケーション・オブ・オーガニック・コンプリメンタリ・サーキッツ（Ｄｅｓｉｇｎ  ａｎｄ  ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ｏｒｇａｎｉｃ  ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｃｉｒｃｕｉｔｓ）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、電界効果トランジスタを使用する改良された電子デバイスを提供することをその目的とする。
【課題を解決するための手段】
【０００７】
この目的は、本発明に従って、少なくとも一つのロジック・ゲートを包含する電子デバイスを形成することによって達成され、それにおいてロジック・ゲートは、共通基板上につけられる複数の層から形成され、それらが少なくとも二つの電極層、少なくとも一つの、特に有機の、液体からつけられる半導体層、および絶縁層を包含し、それらが、ロジック・ゲートが少なくとも二つの異なる構成を有する電界効果トランジスタを包含する態様で形成される。
【０００８】
この場合において、液体という用語は、例えば懸濁液、エマルジョン、またはそのほかの分散液またはそれ以外の溶液を包含する。その種の液体は、プリンティング方法によってつけることが可能であり、例えばそれにおいて、粘稠度、濃度、沸点、および表面張力等のパラメータが、その液体のプリンティングの振る舞いを決定する。以下においては、電界効果トランジスタは、半導体層が基本的に上記の液体からつけられている電界効果トランジスタを意味すると理解されるものとする。
【０００９】
構成に関して異なる二つの、特に有機とする電界効果トランジスタを、共通キャリア上に、液体からつけられる少なくとも一つの半導体層を用いて形成することによって、それ以外では獲得できなかった性質を有するロジック・ゲートを形成することが可能になる。
【００１０】
この方法においては、一つだけの半導体を有する従来技術よりも高速のロジック・ゲートを実現できる。このように今日までは、キャリア上においてただ一つの型の半導体を基礎として回路を構成すること、言い換えるとシリコン−ベースのＩＣがシリコン−ベースのトランジスタだけを有することが伝統的な実践であった。本発明は、回路設計を簡素化すること、スイッチング速度を向上させること、電力消費を低減すること、信頼性を向上することを可能にする。したがって同時に、このタイプのロジック・ゲートが、高速かつ連続した製造方法よって、例えばロール−トゥ−ロール・プリンティング方法において製造できることが保証される。本発明のロジック・ゲートは、さらに製造公差に対するより大きな許容度によって特徴づけられる。本発明のロジック・ゲートの追加の利点は、従来の、特に有機のロジック・ゲートと比較した場合のより低い電力消費である。
【００１１】
したがって、例えば個別のデバイスの過剰寸法設定による、または冗長性を持たせる部品の挿入等による予約を考慮に入れた態様で回路レイアウトを開発する必要がなくなる。
【００１２】
有機電界効果トランジスタは、以下においてはＯＦＥＴと呼ぶが、少なくとも３つの電極および絶縁層を有する電界効果トランジスタである。ＯＦＥＴは、キャリア基板上に配置され、それを固体基板またはフィルムとして、例えば高分子フィルムとして形成することができる。有機半導体からなる層が導電チャンネルを形成し、そのエンド部分がソース電極およびドレイン電極によって形成される。有機半導体からなる層は、液体からつけられる。有機半導体は、液体に溶解された高分子から形成することができる。高分子を含んだ液体は、懸濁液、エマルジョン、またはそのほかの分散液とすることもできる。
【００１３】
高分子という用語は、ここでは高分子材料および／または低重合体材料および／または「低分子」からなる材料、および／または「ナノ粒子」からなる材料を明示的に含む。ナノ粒子からなる層は、例えば高分子懸濁液によってつけることができる。したがって、例えばｎ導電型高分子半導体を形成するために高分子をハイブリッド材料としてもよい。伝統的な半導体（結晶質シリコンまたはゲルマニウム）を除くあらゆるタイプの物質および一般的な金属導体が含まれる。炭素化学の分野における有機材料に対する教義上の意味での制約は、したがって意図されていない。むしろ、例えばシリコンもまた含められる。さらにまた、この用語は、分子のサイズに関して制約されることも意図されてなく、むしろすでに上で説明したとおり、「低分子」または「ナノ粒子」を含む。ナノ粒子は、例えば非有機成分として酸化亜鉛を含む有機金属の半導体有機配合物を包含する。半導体層が異なる有機材料を用いて形成されることも提供できる。
【００１４】
導電チャンネルは、絶縁層によって覆われ、その上にゲート電極が配置される。このチャンネルの電気伝導度は、ゲート電極とソース電極の間におけるゲート−ソース電圧ＵＧＳの印加によって変更可能である。半導体層は、ｐ型導体またはｎ型導体として形成することができる。ｐ型導体内の電流の伝導は、欠陥電子によってほとんど排他的にもたらされ、ｎ型導体内の電流の伝導は、電子によってほとんど排他的にもたらされる。それぞれの場合に存在する有力な電荷担体が多数キャリアと呼ばれる。ｐ型ドーピングが有機半導体に一般的であっても、それにもかかわらずｎ型ドーピングを用いて材料を形成することは可能である。ペンタセン、ポリアルキルチオフェン等を、ｐ導電型半導体として提供してもよく、また例えば可溶性フラーレン誘導体をｎ導電型半導体として提供してもよい。
【００１５】
多数キャリアは、適切な極性のゲート−ソース電圧ＵＧＳ、すなわちｐ型導体の場合であれば負の電圧、ｎ型導体の場合であれば正の電圧が印加されると絶縁層内における電界の形成によって、密になる。その結果としてドレイン電極とソース電極の間の電気抵抗が減少する。ドレイン−ソース電圧ＵＧＳの印加時には、ソース電極とドレイン電極の間に、オープン・ゲート電極の場合より大きな電流フローを形成することが可能になる。したがって電界効果トランジスタは、コントロール付きの抵抗である。本発明に従ったロジック・ゲートは、二つの異なる構成を有する電界効果トランジスタ、特にＯＦＥＴの組み合わせを通じて、まったく同じ型の電界効果トランジスタ、特にＯＦＥＴの組み合わせの場合の散逸的電流の形成、例えばそれらが駆動されていないときに電流フローを呈するという欠点を回避する。
【００１６】
本発明の有利な実施態様は、従属請求項の中に示されている。
【００１７】
少なくとも二つの異なる電界効果トランジスタが、それらを形成する複数の半導体層の厚さに関して異なる厚さを有する。異なる厚さの形成は、可溶性の様式で形成された半導体によって、好適にプリンティング・プロセスにおいて提供することができる。この目的のため、有機半導体の場合であれば、半導体の高分子濃度を変化させることを提供できる。この方法においては、高分子の濃度に依存する有機半導体の層厚が、溶剤の蒸発後に形成される。
【００１８】
電界効果トランジスタの半導体層が異なる電気伝導度を伴って形成されることも提供できる。半導体層、特に有機半導体層の電気伝導度は、例えばヒドラジン処理によって、および／または目標が定められた酸化によって減少または増加が可能である。その種の半導体材料を用いて形成された電界効果トランジスタは、したがって、そのオフ電流が現行のものより大きさにおいて単に概略で１桁小さい態様で設定できる。オフ電流は、ゲート電極に電位が存在しない場合にソース電極とドレイン電極の間において電界効果トランジスタ内に流れる電流である。オン電流は、ゲート電極に電位が、例えばｐ型導体を伴う電界効果トランジスタが関係していれば負の電位が存在する場合にソース電極とドレイン電極の間において電界効果トランジスタ内に流れる電流である。
【００１９】
したがって、電気的な機能層を形成するために互いに横並びで異なる半導体の型を使用し、または異なる半導体の組み合わせを配置し、それにより電荷の可動性、スイッチング速度、および電力またはスイッチング動作といった特性に、目標とする方法で影響を与えると有利である。
【００２０】
また、絶縁層の形成において異なる電界効果トランジスタを提供することもできる。これにより、異なる厚さおよび／または異なる材料の絶縁層を有することができる。しかしながら、少なくとも二つの異なる構成を有する電界効果トランジスタの絶縁層は、それらの透磁率において異なること、したがって電荷担体の密度に影響を与えることができ、それを半導体層内に形成すること、または電極の容量性結合のため、例えば同一の電界効果トランジスタのゲート電極とソースまたはドレイン電極を結合するための誘電体として形成することが可能である。
【００２１】
これらの層の異なる面積的構造化が、特にコスト効果的な態様で可能である。これは、プリンティング方法の場合に特に単純な態様で可能になり、その結果、この場合においては、電界効果トランジスタの振る舞いを、機能的な依存度について特に知ることなく試行錯誤方法に従って最適化することが可能になる。二つの異なる電界効果トランジスタは、例えば異なるチャンネル幅および／またはチャンネル長を伴って形成できる。ストリップ型の構造を好ましく提供できる。しかしながら任意の輪郭が描かれた構造もまた、例えばゲート電極等の電界効果トランジスタの電極を形成するために提供することができる。幾何学的寸法は、例えば３０μｍ〜５０μｍのチャンネル幅といったμｍレンジの寸法であり、高いスイッチング速度および低い電極間容量を得るためにさらに小さい寸法向かう傾向にある。従来的なシリコン・テクノロジにおいては、コンポーネント容量が高い電力損失を招き、したがって、回路の電力需要の最小化に決定的な影響を有することが知られている。
【００２２】
この方法においては、異なるスイッチング動作を形成するために、例えば異なるスイッチング容量を有する電界効果トランジスタを形成することもできる。
【００２３】
少なくとも二つの異なる電界効果トランジスタを互いに横並びで、または一方を他方の上にして配置することも提供できる。この方法においては、回路設計を特に単純にレイアウトに変えることが可能であり、例えばめっきスルーホール、いわゆるビアの数を最小化することができる。しかしながらこの電界効果トランジスタの配置は、機能的な理由のために、例えば共通のゲート電極を有する二つの電界効果トランジスタを形成するために提供されることもあり、その場合には一方を他方の上にする二つの電界効果トランジスタの配置が特に有利となる。
【００２４】
電界効果トランジスタは、まったく同じ配向または異なる配向で配置することができる。少なくとも二つの異なる構成を有する電界効果トランジスタが、ボトム−ゲートまたはトップ−ゲート配向で配置できる。
【００２５】
少なくとも二つの異なる電界効果トランジスタにおいて、それらが異なる抵抗特性曲線および／または異なるスイッチング動作を伴って形成されるように差を生じさせることができる。抵抗特性曲線は、例えば半導体層の厚さを変更することによって変えることが可能であり、その場合においては特に薄い層を形成することによって（例えば５ｎｍ〜３０ｎｍの範囲内の層の場合に）２００ｎｍ台の大きさのより厚い層では観察できない追加の効果を設定できる。
【００２６】
少なくとも二つの異なる電界効果トランジスタは、並列および／または直列接続で互いに接続することができる。例えば二つの異なる構成を有する電界効果トランジスタ、特に二つのＯＦＥＴが、直列接続において負荷ＯＦＥＴまたはスイッチングＯＦＥＴを形成することを提供できる。しかしながら、例えば負荷ＯＦＥＴおよび／またはスイッチングＯＦＥＴが二つまたはそれより多くの異なるＯＦＥＴの並列または直列接続によって形成されることも提供できる。この態様においては、インバータとして形成されるロジック・ゲートが、例えば４つの（好ましくは異なる）電界効果トランジスタから形成できる。その種のロジック・ゲートは、特にＲＦＩＤトランスポンダ内においてロジック回路として、または振動発生器として使用可能なリング・オシレータを形成するべく接続することができる。
【００２７】
本発明に従った解決策は、電界効果トランジスタの直接的電気結合に制限されない。むしろ例えばゲート電極および別の電極を、絶縁層とともにそれらが充分な容量を有するキャパシタを形成するように拡大することによって電界効果トランジスタを互いに容量結合することを提供できる。絶縁層の、および適切であれば容量結合される電極間に配置される別の層の非常に薄い可能層厚に起因して、小さい電極面積にも関わらず比較的高い容量値を作り出すことができる。
【００２８】
異なる導電型の半導体層を伴う、言い換えるとｐ導電型およびｎ導電型半導体層を伴う異なる電界効果トランジスタを形成することも提供できる。ｐ導電型半導体層がいまだＯＦＥＴの形成に選ばれているが、それにもかかわらずｎ導電型層をつける方がｐ導電型層をつけるより困難であるということはない。この方法においては、二つの隣接する層の間にｐ−ｎ接合を形成することも可能である。
【００２９】
本発明に従ったロジック・ゲートは、基本的にそれがプリント（例えば凹版印刷、スクリーン印刷、パッド印刷によって）、および／またはブレード・コーティングによって作成できる方法で形成される。したがって全体的な構成は、それらの相互作用においてロジック・ゲートを形成し、かつここで述べた二つの方法によって構造化可能な層の形成に指向される。例えば光学セキュリティ・エレメントを作るために提供されているような立証済みおよび試験済みの装置がこのために利用できる。本発明に従ったゲートは、したがって同一の設備上で作ることができる。
【００３０】
電界効果トランジスタの異なる形成は、少なくとも二つの異なる電界効果トランジスタ、特にＯＦＥＴの層がプリント可能な半導体高分子および／またはプリント可能な絶縁高分子および／または導電性プリント・インクおよび／または金属層として形成される場合に特に良好に達成できる。
【００３１】
可溶性高分子層の厚さは、その溶剤の比率を通じて特に単純な態様で設定可能である。しかしながら可溶性有機層の厚さが、例えばパッド印刷またはブレード・コーティングによってその層をつけることが提供される場合には、それをつける量を通じて設定可能なことも提供できる。この方法においては、より厚い層を好ましく形成できる。これに代わるものとして、層の積層構造を提供できる。例えば少なくとも二つの異なる電界効果トランジスタが、異なる厚さを伴うまったく同じ材料の半導体層を有する場合には、最初のパスにおいて一方の電界効果トランジスタの薄い層をつけることが可能であり、この基本層をその後の一つまたは複数のパスにおいて他方の電界効果トランジスタのために補強することができる。この目的のため、異なる溶剤特性を伴う層、すなわち高い溶剤特性を伴う基本層および低い溶剤特性を伴う追加の層または追加の複数の層をつける態様が提供される。
【００３２】
上記の態様で作られる電子デバイスが柔軟な多層フィルム本体によって形成されることを好ましく提供できる。電子デバイスの柔軟性は、特にそれが柔軟な支持体につけられる場合に特に耐性を有する。本発明に従って柔軟な多層フィルム本体として形成される有機電子デバイスは、さらに衝撃荷重に対して完全に不感性であり、しかも硬直な基板上につけられるデバイスとは対照的に、電子装置の輪郭に寄り添うプリント回路基板が提供されるような場合に適用可能である。携帯電話および電子カメラ等のように、不規則に形成された輪郭を有する装置のために、柔軟な電子デバイスを提供することが増えている。
【００３３】
本発明に従った一つまたは複数のロジック・ゲートを伴うセキュリティ・エレメント、商品ラベル、またはチケットを形成することを提供できる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照して本発明をより詳細に説明する。
【００３５】
図１および２は、それぞれの場合において、基板１０上に配置された、以下においてはＯＦＥＴと呼ぶ二つの異なる構成を有する有機電界効果トランジスタ１、２から形成されるロジック・ゲート３の略図的な断面の図解を示している。しかしながらこの場合に、有機半導体材料から形成されないか、または完全には形成されない電界効果トランジスタもまた含めることができる。基板は、例えば薄層状の基板またはフィルムとすることができる。フィルムは、好適に６μｍ〜２００μｍの厚さ、好ましくは１９μｍ〜１００μｍの厚さを有するプラスティック・フィルムとし、ポリエステル・フィルムとして好ましく形成される。
【００３６】
ＯＦＥＴ  １は、ソース電極１１およびドレイン電極１２を伴う第１の半導体層１３から形成される。半導体層１３の上に絶縁層１４が配置され、その絶縁層の上にゲート電極１５が配置される。
【００３７】
これらの層は、すでに部分的に構造化された態様、またはパターン化された様式で構造化された態様において、例えばプリンティング方法によってつけることが可能である。この目的のため、特に半導体層を液体からつけることを提供できる。この場合において液体という用語は、例えば懸濁液、エマルジョン、またはそのほかの分散またはそれ以外の溶液を包含する。溶液を用意するために、それらの層に提供される有機材料が可溶性高分子として形成されるが、それにおいて高分子という用語は、すでに上で述べたとおり、ここでは低重合体および「低分子」およびナノ粒子も含む。有機半導体は、例えばペンタセンとすることができる。この液体は、複数のパラメータが変更できる：
−  液体の粘稠度、プリンティング動作を決定する；
−  プリントできる状態の混合物内の高分子の濃度、層の厚さを決定する；
−  液体の沸点、使用できるプリンティング方法を決定する；
−  プリントできる状態の混合物の表面張力、キャリア基板またはそのほかの層の濡れ性を決定する。
【００３８】
詳細を前述したとおり、反復的連続プリンティングによって変更可能な層厚を伴う層を形成することを提供できる。
【００３９】
また、基板１０に硬化性レジストをつけ、それが硬化する前に、例えばブレード・コーティングによって半導体層が導入される陥凹を形成する態様で構造化することも提供できる。その種の方法ステップは、例えば、硬化性レジストを使用して作られる光学セキュリティ・エレメントと本発明に従ったロジック・ゲートを組み合わせるために提供できる。
【００４０】
電極１１、１２、および１５は、好ましくは金または銀からなる導電性金属被覆を好適に包含する。しかしながら電極１１、１２、および１５を無機導電性材料、例えばインジウム・スズ酸化物から、または導電性高分子、例えばポリアニリンまたはポリピロールから形成することも提供できる。
【００４１】
この場合においては電極１１、１２、および１５を、パターン化された様式ですでに部分的に構造化された態様において基板１０または有機絶縁層１４に、または製造方法の中で提供されるそのほかの層の上に、例えばプリンティング方法（凹版印刷、スクリーン印刷、パッド印刷）によって、またはコーティング方法によってつけることができる。しかしながら基板１０または製造方法の中で提供されるそのほかの層の全エリアまたは部分的なエリアの上につけた後に、露出およびエッチング方法または剥離によって、例えばパルス化レーザによって、再び部分的に除去して構造化することも可能である。
【００４２】
電極１１、１２、および１５は、μｍレンジの構造である。ゲート電極１５は、例えば５０μｍ〜１０００μｍの幅を有し、５０μｍ〜１０００μｍの長さを有することができる。その種の電極の厚さは、０．２μｍまたはそれ未満とすることができる。
【００４３】
第２のＯＦＥＴ  ２は、ソース電極２１およびドレイン電極２２を伴う第１の半導体層２３から形成される。有機絶縁層２４が、当該絶縁層の上に配置されるゲート電極２５の半導体層２３の上に配置される。
【００４４】
図１においては、第１のＯＦＥＴ  １のドレイン電極１２が第２のＯＦＥＴ  ２のソース電極２１および第２のＯＦＥＴ  ２のゲート電極２５に、導電性接続層２０によって接続されている。
【００４５】
さらに、ゲート電極２５が、ソース電極２１に代えてドレイン電極２２と接続されることも可能である。
【００４６】
図２においては、第１のＯＦＥＴ  １のゲート電極１５と第２のＯＦＥＴ  ２のゲート電極２５が、また第１のＯＦＥＴ  １のドレイン電極１２と第２のＯＦＥＴ  ２のドレイン電極２２が、導電性接続層２０によって接続されている。
【００４７】
図１および２によれば、これらの例示的な実施態様において、二つのＯＦＥＴ  １、２が同じ配向を伴って互いに横並びに位置しており、言い換えると、例えばゲート電極１５、２５が一つの平面内に配置されている。例示の場合であれば、両方のＯＦＥＴのためにトップ−ゲート配向が選択されており、言い換えるとこれら二つのゲート電極１５、２５が最上層として形成される。しかしながら両方のＯＦＥＴにボトム−ゲート配向が選択されることも提供でき、その配向においては、二つのゲート電極１５、２５が基板１０の上に直接配置される。
【００４８】
図１および図２から認識できるとおり、二つのＯＦＥＴ  １、２の電気的な性質を決定する有機半導体層１３、２３、および／または有機絶縁層１４、２４が異なる層厚を伴って形成可能であり、図解されている例示的な実施態様においては、合計した厚さが両方のＯＦＥＴ  １、２で同一となっている。有機半導体層１３、２３がストリップとしてつけられることを好適に提供できる。二つのＯＦＥＴ  １、２の異なる電気的な振る舞いを作り出すために、これら二つのＯＦＥＴ  １、２の厚さおよび／またはチャンネル長、すなわちソース電極１１、２１とドレイン電極１２、２２の間の距離、および／または有機半導体層１３、２３の材料を異なって形成することを提供できる。有機半導体層１３、２３の材料は、例えばまったく同じに、または異なる程度でドーピングすることができる。半導体層１３、２３は、ｐ型導体またはｎ型導体として形成できる。ｐ型導体内の電流の伝導は、欠陥電子によってほとんど排他的にもたらされ、ｎ型導体内の電流の伝導は、電子によってほとんど排他的にもたらされる。それぞれの場合に存在する有力な電荷担体が多数キャリアと呼ばれる。ｐ型ドーピングが有機半導体に一般的であっても、それにもかかわらずｎ型ドーピングを用いて材料を形成することは可能である。したがって、例として述べるが、ｐ導電型半導体をペンタセン、ポリチオフェンから形成し、ｎ導電型半導体を、例えばポリフェニレンビニレン誘導体またはフラーレン誘導体から形成することができる。
【００４９】
有機半導体層１３、２３が異なる多数電荷キャリアを有する場合には、相補的な電気伝導度を有する半導体層１３、２３を包含するロジック・ゲート３が構成される。その種のゲートが例えば図２に図解されており、二つの電界効果トランジスタの各一つがロジック・ゲートの入力電圧が変化しない限り、ソースとドレインの間の電流フローが禁止されること、言い換えるとこのゲートは、二つのスイッチング状態のうちの一つをとることによって特徴づけられる。ゲートを通る散逸的シャント電流は、スイッチング動作の間にだけ流れる。その結果、本発明に従ったロジック・ゲートを包含するロジック回路は、まったく同じＯＦＥＴから形成されるロジック回路より有意に低い電流消費を有する。これは、例えばエネルギを整流後のキャパシタに貯蔵されたアンテナ信号から獲得するＲＦＩＤトランスポンダにおける場合のように、低い負荷容量を有する電流源だけが利用可能な場合に特に有利である。
【００５０】
図３ａおよび３ｂは、図１および２の第１の例示的な実施態様を用いて作ることのできる二つの基本回路を示している。図１および２のポジションが、より良好な図解のために維持されている。
【００５１】
図３ａは、同一の導電型の半導体層を有する二つの異なるＯＦＥＴ  １および２から形成されるロジック・ゲート３を示している。二つのＯＦＥＴ  １、２は、直列に接続されており、第１のＯＦＥＴ  １のドレイン電極１２が第２のＯＦＥＴ  ２のソース電極２１に接続されている。ＯＦＥＴ  １のゲート電極１５は、このロジック・ゲートの入力を形成し、ＯＦＥＴ  ２のゲート電極２５がＯＦＥＴ  ２のソース電極２１に接続されている。このロジック・ゲートは、負荷ＯＦＥＴ  ２およびスイッチングＯＦＥＴ  １を包含するインバータとすることができる。
【００５２】
図３ｂは、ドーピングの型が異なる二つの異なるＯＦＥＴ  １および２から形成されるロジック・ゲート３を示している。その種のロジック・ゲートは、上に詳細を説明したとおり、従来技術に従ったＯＦＥＴロジック・ゲートより低い電力消費とともに形成される。二つのＯＦＥＴ  １および２は直列に接続されており、第１のＯＦＥＴ  １のドレイン電極１２が第２のＯＦＥＴ  ２のドレイン電極２２に接続されている。二つのＯＦＥＴのゲート電極１５および２５は互いに接続されており、このロジック・ゲートの入力を表す。
【００５３】
次に図４に、第２の例示的な実施態様を示すが、それにおいて二つのＯＦＥＴ  １、２が、基板１０上に異なる配向を伴って互いに横並びで配置されている。この場合に第１のＯＦＥＴ  １は、ソース電極１１およびドレイン電極１２が基板１０の上に直接配置され、それに半導体層１３、絶縁層１４、第１の半導体層と異なる第２の半導体層２３、およびゲート電極１５が連続して続く態様で配置される。この種のＯＦＥＴの配向はトップ−ゲート配向と呼ばれる。一方、第２のＯＦＥＴ  ２は、ゲート電極２５が基板１０の上に配置される態様で配置され、ソース電極２１およびドレイン電極２２がＯＦＥＴ  ２のトップに位置するように配置される。この種の配向はボトム−ゲート配向と呼ばれる。ＯＦＥＴ  ２のゲート電極２５は、ＯＦＥＴ  ２のソース接点２１およびＯＦＥＴ  １のドレイン接点１２と導電性接続層２０によって接続されており、この例示的な実施態様においてはそれが、部分的には基板１０と垂直に走るめっきスルーホールとして形成される。
【００５４】
図解されている例示的な実施態様においては、それぞれの場合で平面内に配置される電極がまったく同じ材料から、例えば導電性プリンティング・インクから、またはスパッタリング、電気めっき、または真空めっきによってつけられる金属層から形成されることを好適に提供できる。しかしながらそれらが、それぞれの場合に異なる材料から形成されることも、それが有利な機能的効果に関連付けされるのであれば提供できる。
【００５５】
図４に図解されている例示的な実施態様において、半導体層１３ならびに２３および絶縁層１４は、両方のＯＦＥＴ  １、２に共通の層として形成される。この場合、ＯＦＥＴ  １について半導体層１３が排他的にソース電極１１とドレイン電極１２の間の接続をもたらす。ＯＦＥＴ  １の機能に必要な導電チャンネルが、絶縁層１４との界面において半導体層１３内に形成される。ＯＦＥＴ  ２については、対照してみると半導体層２３が排他的にソース２１とドレイン２２の間の接続をもたらす。図４内に容易に認識できるとおり、ＯＦＥＴ  １、２は異なる幾何学的配置を伴って、特にこの場合は異なるチャンネル長を伴って形成されている。しかしながら、両方のＯＦＥＴ  １、２が異なる半導体層および／または絶縁層を伴って形成されることも提供できる。
【００５６】
図４に図解されている第２の例示的な実施態様を用いて形成可能な基本回路は、図２ａおよび２ｂに図解されている基本回路に対応する。
【００５７】
二つのＯＦＥＴ  １、２が、追加の接続ライン（図２ａ、２ｂには例示されていない）によって、並列または直列接続においてそれらが相互接続されるか、またはほかのコンポーネントと接続される態様で互いに接続されることも提供できる。
【００５８】
二つのＯＦＥＴ  １、２が共通の、ｐ型導体またはｎ型導体として形成できる半導体層を伴って形成される図４に図解されている例示的な実施態様の基本回路図を図２ａに示す。
【００５９】
図２ｂは、図４と比較して修正された例示的な実施態様の基本回路図を示しており、それにおいてＯＦＥＴ  １、２の二つの半導体層が異なって形成され、かつ相補的な導電型を伴う。このケースは、図４内の図から、図示されている接続２０が排他的に二つのゲート電極１５、２５を接続する一方、接続２０とまったく同じ型の接続がＯＦＥＴ  ２のドレイン電極２２とＯＦＥＴ  １のドレイン電極１２の間に付加的に配置されることによって現れる。
【００６０】
図５は第３の例示的な実施態様を示しており、それにおいては二つのＯＦＥＴ  １、２が、一方が他方の上に位置する態様で基板１０の上に配置され、共通ゲート電極１５を伴って形成される。したがって、第１のＯＦＥＴ  １のソース電極１１およびドレイン電極１２が基板１０の上に直接位置する態様で配置され、ソース電極２１およびドレイン電極２２が、一方が他方の上に位置するＯＦＥＴ  １、２の最上層として形成される。これら二つのＯＦＥＴ  １、２から形成されるロジック・ゲートは、したがって、合計で７層から構成される。この場合においてはまったく同じ機能を有する層が、まったく同じに、または異なって構成されるようにでき、層のペアのうちの少なくとも一つの層が異なって形成されることが提供される。例として述べれば、半導体層１３、２３が異なる導電型（ｐ型導電、ｎ型導電）および／または異なるジオメトリを伴って形成される。
【００６１】
二つのドレイン電極１２、２２は、めっきスルーホールとして形成された電気的な相互接続２０によって接続されている。
【００６２】
次に図６に、第４の例示的な実施態様を示すが、それにおいては二つのＯＦＥＴ  １、２が、一方が他方の上に位置する態様で基板１０の上に配置され、共通ゲート電極１５を伴って形成されており、ここでは両方のＯＦＥＴ  １、２がまったく同じ配向を伴って基板上に配置されている。この場合には共通のゲート電極１５が、図５に図解されているロジック・ゲートと同様に７層を伴って形成されたロジック・ゲートの最上層として形成される。
【００６３】
図解されている例において、第１のＯＦＥＴ  １のソース電極１１およびドレイン電極１２は、第１の層として基板１０の上に直接配置されており、半導体層１３によって覆われている。半導体層１３の上には絶縁層１４が配置される。続いて第２のＯＦＥＴ  ２が同一の配向、および同一の層順序でＯＦＥＴ  １の上に配置され、言い換えるとソース電極２１およびドレイン電極２２が絶縁層１４の上につけられ、半導体層２３によって被覆され、その上にＯＦＥＴ  ２の絶縁層２４がつけられる。共通のゲート電極１５がその上に、最終層として配置される。
【００６４】
二つのドレイン電極１２、２２は、めっきスルーホールとして形成される導電性接続層２０によって接続される。
【００６５】
しかしながら上に述べた配置が、共通のゲート電極１５が基板１０の上に直接位置する最下層として形成される態様で形成されることも提供できる。
【００６６】
上に述べたロジック・ゲートを形成する層の配置が１８０°回転可能であることによって、相互接続されるロジック・ゲートまたはそのほかのコンポーネントの特に有利な幾何学形態が形成可能になり、この方法により、例えばロジック・ゲートまたはコンポーネントを接続するためのめっきスルーホールの回避またはその数の低減が可能になる。
【００６７】
次に図７に、図５および６に図解されている例示的な実施態様を用いて可能になる基本回路を示す。
【００６８】
二つのＯＦＥＴ  １、２は、それぞれの場合において、共通のゲート電極１５および互いに導電性接続されるドレイン電極１２、２２を包含するロジック・ゲートを形成する。二つのソース電極１１および２１は、このロジック・ゲートの電源電圧およびグラウンドのための別の端子を形成する。図７に図解されているロジック・ゲートは、半導体層の導電型に関して異なって形成される。まったく同じ導電型の半導体層または相補的な導電型を伴って形成された半導体層をこの場合に含めてもよい。
【００６９】
次に図８に、インバータとして形成されたＯＦＥＴを伴うロジック・ゲートの電流−電圧図の例を示す。ＯＦＥＴを包含するロジック・ゲートは、インバータとして形成可能であり、それにおいてはソース電極が回路のグラウンドに接続され、ゲート電極がインバータの入力を形成し、ドレイン電極がインバータの出力を形成し、負荷抵抗を経由して電源電圧に接続される。この場合にゲート電極が入力電圧に接続されるとすぐに、ソース電極とドレイン電極の間に電流フローが形成され、それによってＯＦＥＴのチャンネル抵抗が、ドレイン電極が概略でゼロ電位を有する程度まで下げられる。その後ゲート電極の入力電圧がゼロになるとすぐに、ＯＦＥＴのチャンネル抵抗が、ドレイン電極が概略で電源電圧の電位を有する程度の大きさまで上昇する。したがってこの方法によれば、入力電圧が反転された出力電圧に変換され、言い換えるとインバータの入力信号が反転される。実際上は、インバータの負荷抵抗が同様にＯＦＥＴとして形成される。より良好な区別のため、このＯＦＥＴを負荷ＯＦＥＴと呼び、スイッチングをもたらすＯＦＥＴをスイッチングＯＦＥＴと呼ぶ。
【００７０】
図８の電流−電圧図は、スイッチングＯＦＥＴまたは負荷抵抗を流れる順方向電流ＩＤと出力電圧Ｕｏｕｔの間の依存度を示している。この場合において８０ｅは、スイッチングＯＦＥＴのオン特性曲線を、８０ａはオフ特性曲線を示し、８０ｗは負荷抵抗の抵抗特性曲線を示す。抵抗特性曲線８０ｗとオン特性曲線８０ｅおよびオフ特性曲線８０ａの交点８２ｅおよび８２ａは、インバータのスイッチング・ポイントを示しており、出力電圧Ｕｏｕｔの電圧スイング８２ｈによって互いに離隔される。インバータの各スイッチング動作の間に電荷反転電流が流れ、その電流の大きさがハッチングを施したエリア８４ｅおよび８４ａによって表象化されている。信頼性をもって、かつ同時に良好なスイッチングが可能な高速ロジック・ゲートが、大きな電圧スイング８２ｈおよび大きさにおいてほぼ等しい電荷反転電流８４ｅおよび８４ａの、図８内に略図的に図解された性質によって特徴づけられる。
【００７１】
図９ａは、このインバータの出力電圧Ｕｏｕｔの第１のプロファイルを入力電圧Ｕｉｎの関数として定性的に例示している。この場合において曲線８２ｋは、図８からインバータに割り当てられることになる。オフ・レベル８２ｅのポジションは、図８の曲線８０ｅおよび８０ｗのポジションに直接依存する。本発明に従った、例えば図２ｂに図解されているとおりの少なくとも二つの異なるＯＦＥＴ  １、２を包含するロジック・ゲートの実施態様によれば、図９ａに例示されている有利な特性曲線８６ｋを形成することが、例えば異なる厚さの半導体層１３、２３を伴ってそれら二つのＯＦＥＴを形成することによって可能になる。利点は、これから結果としてもたらされる、８２ｈとの比較において大きな電圧スイング８６ｈにある。
【００７２】
図９ｂは、このインバータの出力電圧Ｕｏｕｔの第２のプロファイルを入力電圧Ｕｉｎの関数として定性的に例示している。これにおいても電圧スイング８６ｈが、特性曲線８６ｈが出力電圧Ｕｏｕｔ＝０を含むことから、再び拡張されている。その種のインバータは、特に低い電力損失とともに形成される。
【００７３】
本発明に従った、１層ずつのプリンティングおよび／またはブレード・コーティングによって作ることができる異なる電界効果トランジスタを包含するロジック・ゲートの実施態様は、本発明に従ったロジック・ゲートのコスト効果的な大量製造を可能にする。プリンティング方法は、ほかの方法を使用した場合には高い支出を伴ってのみ可能となる極めて微細な構造を個別の層内に形成可能な段階に到達している。
【図面の簡単な説明】
【００７４】
【図１】図１の例示的な実施態様の概略を示す断面図を示している。
【図２】図１の例示的な実施態様の概略を示す断面図を示している。
【図３ａ】図１および２の第１の例示的な実施態様の基本回路図を示している。
【図３ｂ】図１および２の第１の例示的な実施態様の基本回路図を示している。
【図４】第２の例示的な実施態様の概略を示す断面図を示している。
【図５】第３の例示的な実施態様の概略を示す断面図を示している。
【図６】第４の例示的な実施態様の概略を示す断面図を示している。
【図７】図５および６の例示的な実施態様の基本回路図を示している。
【図８】ロジック・ゲートの略図的な電流−電圧図を示している。
【図９ａ】異なって形成された有機電界効果トランジスタを包含するロジック・ゲートの第１の略図的な出力特性曲線を示している。
【図９ｂ】異なって形成された有機電界効果トランジスタを包含するロジック・ゲートの第２の略図的な出力特性曲線を示している。
【符号の説明】
【００７５】
１  有機電界効果トランジスタ；ＯＦＥＴ
２  有機電界効果トランジスタ；ＯＦＥＴ
３  ロジック・ゲート
１０  基板
１１  ソース電極
１２  ドレイン電極
１３  第１の半導体層；有機半導体層
１４  絶縁層
１５  ゲート電極
２０  接続層
２１  ソース電極；ソース接点
２２  ドレイン電極
２３  有機半導体層
２４  有機絶縁層
２５  ゲート電極
【図１】
2008523595.tif 000003
【図２】
2008523595.tif 000004
【図３ａ】
2008523595.tif 000005
【図３ｂ】
2008523595.tif 000006
【図４】
2008523595.tif 000007
【図５】
2008523595.tif 000008
【図６】
2008523595.tif 000009
【図７】
2008523595.tif 000010
【図８】
2008523595.tif 000011
【図９ａ】
2008523595.tif 000012
【図９ｂ】
2008523595.tif 000013
【国際調査報告】
2008523595.tif 000014
2008523595.tif 000015
2008523595.tif 000016
2008523595.tif 000017
2008523595.tif 000018
2008523595.tif 000019
2008523595.tif 000020
2008523595.tif 000021