(57)【要約】  バンドギャップ電圧基準回路および温度センサにおいて使用するためのバイアス回路は、一対のトランジスタ（Ｑ１，Ｑ２）を備え、そのうちの第１のトランジスタ（Ｑ１）がエミッタ電流Ｉｂｉａｓでバイアスされるようになっており、第２のトランジスタ（Ｑ２）がｍ・Ｉｂｉａｓのエミッタ電流でバイアスされるようになっている。回路は、トランジスタのベース−エミッタ電圧間の差が、値Ｒｂｉａｓを有し且つ使用時にＩｂｉａｓと等しいバイアス電流を伝える第１の抵抗手段の両端間で部分的に形成されるとともに、Ｒｂｉａｓ／ｍにほぼ等しい値を有し且つ使用時に前記第２のトランジスタのベース電流と等しい電流を伝える第２の抵抗手段の両端間で部分的に形成されるようになっている。これにより、使用時、基板バイポーラトランジスタをそのエミッタを介してバイアスするために使用される時に実質的にＰＴＡＴであるコレクタ電流と基板バイポーラトランジスタの順方向電流利得に実質的に依存しないベース−エミッタ電圧とを生成するバイアス電流Ｉｂｉａｓが得られる。
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【特許請求の範囲】
【請求項１】
一対のトランジスタを備え、そのうちの第１のトランジスタがエミッタ電流Ｉｂｉａｓでバイアスされるようになっており、第２のトランジスタがｍ・Ｉｂｉａｓのエミッタ電流でバイアスされるようになっているバイアス回路であって、前記トランジスタのベース−エミッタ電圧間の差が、値Ｒｂｉａｓを有し且つ使用時にＩｂｉａｓと等しいバイアス電流を伝える第１の抵抗手段の両端間で部分的に形成されるとともに、Ｒｂｉａｓ／ｍにほぼ等しい値を有し且つ使用時に前記第２のトランジスタのベース電流と等しい電流を伝える第２の抵抗手段の両端間で部分的に形成されるようになっている、バイアス回路。
【請求項２】
１：ｍのエミッタ電流比率でバイアスされるようになっている前記一対のトランジスタが基板バイポーラトランジスタである、請求項１に記載のバイアス回路。
【請求項３】
１：ｍのエミッタ電流比率でバイアスされるようになっている前記一対のトランジスタが整合バイポーラトランジスタである、請求項１または２に記載のバイアス回路。
【請求項４】
１：ｍのエミッタ電流比率でバイアスされるようになっている前記一対のトランジスタが等しくないエミッタ面積を有している、請求項１から３のいずれか一項に記載のバイアス回路。
【請求項５】
前記第２の抵抗手段の値は、前記トランジスタ対の非理想的なゼロでないベース抵抗Ｒｂａｓｅに起因する効果に逆らうようにＲｂｉａｓ（ｍ−１）／ｍにほぼ等しい大きさだけ減少される、請求項１から４のいずれか一項に記載のバイアス回路。
【請求項６】
請求項１から５のいずれか一項に記載のバイアス回路と基板バイポーラトランジスタとを備える電圧基準回路であって、バイアス電流Ｉｂｉａｓを使用して、前記バイポーラトランジスタをそのエミッタを介してバイアスし、実質的に温度に依存しないバンドギャップ基準電圧を生成するために使用されるベース−エミッタ電圧を生成する、電圧基準回路。
【請求項７】
請求項１から６のいずれか一項に記載の回路を含む、温度センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイアス回路に関し、特に、例えばバンドギャップ電圧基準回路および温度センサにおいて使用するためのバイアス回路に関する。
【背景技術】
【０００２】
絶対温度に比例する（ＰＴＡＴ）電流を生成するバイアス回路は、集積回路において幅広く使用されている。バイアス回路の主要な用途は、バイポーラトランジスタ（および弱反転状態のＣＭＯＳトランジスタ）の温度に依存しないバイアスにおいてである。また、ＰＴＡＴバイアス回路は、温度に依存しない基準電圧を生み出すためにＰＴＡＴ電圧がバイポーラトランジスタのベース−エミッタ電圧と組み合わされるバンドギャップ電圧基準においても使用される。他の用途は、ＰＴＡＴ電圧または電流が温度の尺度として使用される温度センサにおいてである。
【０００３】
ＣＭＯＳ技術におけるＰＴＡＴバイアス回路、バンドギャップ基準、温度センサは、通常、基板バイポーラトランジスタ（図１）を基盤としている。そのようなトランジスタのコレクタは、基板によって形成されており、したがって接地されている。そのため、そのようなトランジスタは、通常、図２のトランジスタＱに関して示されるようにそのエミッタを介してバイアスされ、それにより、以下のようなコレクタ電流が得られる。
【数１】
2008513874.tif 000003
ここで、ＢＦはトランジスタの大信号順方向電流利得であり、Ｉｂｉａｓはエミッタに印加される電流である。
【０００４】
したがって、以下のように、ＢＦに対する望ましくない依存性がベース−エミッタ電圧にもたらされる。
【数２】
2008513874.tif 000004
ここで、ｋはボルツマン定数であり、ｑは電子の電荷であり、Ｔは絶対温度であり、ＩＳはトランジスタの飽和電流である。
【０００５】
従来のＣＭＯＳプロセスでは、ＢＦがかなり大きかったため、（２）の誤差項が小さい。０．７μｍＣＭＯＳにおける２２の一般的なＢＦの場合、誤差は約１ｍＶである。しかしながら、あらゆる新しいプロセス世代においては、ＢＦの一般的な値が減少する（表１）。０．１８μｍにおいては、誤差が約１４ｍＶまで増大した。
【表１】
2008513874.tif 000005
【０００６】
ＢＦが温度およびプロセスに依存していなかった場合には、ファクタ（ＢＦ＋１）／ＢＦでＩｂｉａｓをスケーリングすることにより（２）の誤差項を補償できた。しかしながら、ＢＦは、温度に大きく依存しており、ウエハ間で変化する。したがって、ＢＦに対する依存性は、ＶＢＥの広がりおよび温度依存性に影響を及ぼすとともに、あらゆる新しいプロセス世代に関してはより一層それが強くなり、それにより、バンドギャップ基準および温度センサの初期精度が低下する。
【０００７】
従来のＣＭＯＳ  ＰＴＡＴバイアス回路が図３に示されている。２つの整合基板ｐｎｐトランジスタＱ１，Ｑ２は、トランジスタＴ１，Ｔ２により１：ｍのエミッタ電流比率でバイアスされる。この場合、Ｔ２は、一般にＴ１のｍ個の同一複製物のパラレルな組み合わせからそれを構成することにより、トランジスタＴ１よりもｍ倍大きいドレイン電流を供給するように寸法付けられる。それらの電流利得が電流に依存しないと仮定すると、それらのコレクタ電流比率も１：ｍになる。その結果、ベース−エミッタ電圧の差が以下のようになる。
【数３】
2008513874.tif 000006
これはＰＴＡＴである。オペアンプ１０により、トランジスタＱ２のエミッタと、トランジスタＱ１のエミッタと直列なレジスタＲｂｉａｓの上側端子とが、同じ電位に保たれ、それにより、トランジスタＱ１，Ｑ２のベース−エミッタ電圧ΔＶＢＥの差がレジスタＲｂｉａｓの両端間に形成される。その結果、回路のバイアス電流は以下のようになる。
【数４】
2008513874.tif 000007
【０００８】
このバイアス電流が、トランジスタＴ１に対して整合され従って同じドレイン電流を運ぶトランジスタＴ３によってトランジスタＱ３のエミッタに印加される場合、そのコレクタ電流は、その限られた電流利得ＢＦに起因してＰＴＡＴとならず、その結果、そのベース−エミッタ電圧ＶＢＥ３は、（２）によって表わすことができるとともに、ＢＦの広がりおよび温度依存性によって影響される。
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明は、一対のトランジスタを備え、そのうちの第１のトランジスタがエミッタ電流Ｉｂｉａｓでバイアスされるようになっており、第２のトランジスタがｍ・Ｉｂｉａｓのエミッタ電流でバイアスされるようになっているバイアス回路であって、トランジスタのベース−エミッタ電圧間の差が、値Ｒｂｉａｓを有し且つ使用時にＩｂｉａｓと等しいバイアス電流を伝える第１の抵抗手段の両端間で部分的に形成されるとともに、Ｒｂｉａｓ／ｍにほぼ等しい値を有し且つ使用時に前記第２のトランジスタのベース電流と等しい電流を伝える第２の抵抗手段の両端間で部分的に形成されるようになっているバイアス回路を提供する。
【００１０】
これにより、使用時、基板バイポーラトランジスタをそのエミッタを介してバイアスするために使用される時に実質的にＰＴＡＴであるコレクタ電流と基板バイポーラトランジスタの順方向電流利得に実質的に依存しないベース−エミッタ電圧とを生成するバイアス電流Ｉｂｉａｓが得られる。したがって、本発明のバイアス回路は、高精度バンドギャップ電圧基準回路または高精度温度センサにおいて使用されても良い。
【００１１】
１：ｍのエミッタ電流比率でバイアスされるようになっている一対のトランジスタは、基板バイポーラトランジスタであることが好ましい。これらのトランジスタは、整合バイポーラトランジスタであっても良く、また、等しくないエミッタ面積を有していても良い。
【００１２】
１つの実施形態において、第２の抵抗手段の値は、トランジスタ対の非理想的なゼロでないベース抵抗Ｒｂａｓｅに起因する効果に逆らうようにＲｂｉａｓ（ｍ−１）／ｍだけ減少される。
【００１３】
他の態様によれば、本発明は、先に規定されるように本発明を具現化するバイアス回路と基板バイポーラトランジスタとを備える電圧基準回路であって、バイアス電流Ｉｂｉａｓを使用して、バイポーラトランジスタをそのエミッタを介してバイアスし、実質的に温度に依存しないバンドギャップ基準電圧を生成するために使用されるベース−エミッタ電圧を生成する電圧基準回路を提供する。
【００１４】
また、本発明は、先に規定されるように本発明を具現化するバイアス回路または電圧基準回路を含む温度センサを提供する。
【発明を実施するための最良の形態】
【００１５】
ここで、添付図面を参照しながら、従来技術のデバイスおよび回路並びに本発明の実施形態について説明する。
【００１６】
本発明を具現化するバイアス回路の回路図が図４に示されている。Ｑ２のベースと直列な付加的なレジスタＲｂｉａｓ／ｍを用いると、バイアス電流Ｉｂｉａｓにおける式が以下の方程式によって与えられる。
【数５】
2008513874.tif 000008
【００１７】
このバイアス電流がＱ３のエミッタに印加される場合には、そのコレクタ電流が以下のようになる。
【数６】
2008513874.tif 000009
これはＰＴＡＴである。したがって、電流利得（ＢＦ）はコレクタ電流に影響を与えない。そのため、基板バイポーラトランジスタは、（図３の回路の場合のように）ＰＴＡＴエミッタ電流ではなく、ＰＴＡＴコレクタ電流でバイアスされる。方程式（２）におけるＢＦに起因する誤差項が消失することで、トランジスタのベース−エミッタ電圧がその電流利得と無関係になり、それにより、ベース−エミッタ電圧の絶対値およびその温度依存性の広がりが減少される。
【００１８】
図５および図６は、ＢＦに対するＶＢＥ３の依存性の向上を示している。これらのシミュレーションにおいて、Ｒｂｉａｓは２００ｋΩの値を有しており、ｍ＝８であり、Ｒｂａｓｅは約５００Ωである。
【００１９】
実際のところ、改良された回路においては、依然として、ｐｎｐトランジスタのゼロでないベース抵抗Ｒｂａｓｅに起因する幾らかの（僅かな）残りの依存性が存在する場合がある。Ｒｂａｓｅの公称値を補正するために、Ｑ２のベースと直列のレジスタをＲｂａｓｅ・（ｍ−１）／ｍだけ減少させることができるが、ＲｂｉａｓおよびＲｂａｓｅの異なる温度依存性に起因して、幾らかの依存性が残存する。Ｒｂｉａｓ＞＞Ｒｂａｓｅであれば、この依存性を小さく保つことができ、１０×を上回る向上が得られる。
【００２０】
既知のＰＴＡＴバイアス回路に関しては、図４の改良された回路の多くのバリエーションが可能である。例えば、Ｑ１およびＱ２においては異なるエミッタ面積を使用することができる。全てのバリエーションには、値Ｒｂｉａｓ／ｍ（ｍは、Ｑ１およびＱ２のエミッタ電流の比率）を有する付加的なレジスタが最も高いエミッタ電流密度をもってトランジスタのベースと直列に加えられるという共通点がある。
【００２１】
図４の回路の精度は、オペアンプ１０およびバイポーラトランジスタのオフセットによって制限される。図７は、これらのオフセットの寄与度がチョッピングにより大きく減少される回路の発展を示している。
【００２２】
図７の回路は、２方向スイッチＳ１，Ｓ２，Ｓ３，Ｓ４と１方向スイッチＳ５〜Ｓ１０とを図４の実施形態に対して加えることにより形成され、一方、この場合、オペアンプは、２つのステージ、すなわち、完全差動の第１のステージ１２と第２のステージ１０とから成る。電源Ｖｏｓは、これらのステージの入力関連オフセット＋バイポーラトランジスタＱ１，Ｑ２のオフセットをモデル化している。
【００２３】
スイッチＳ１は、トランジスタＴ１のソースを（ａ）Ｑ１を含む回路の脚部に対して接続し或いは（ｂ）Ｑ２の脚部に対して接続するようになっており、また、Ｓ２は、トランジスタＴ２のソースに対して相補的な相反する態様で動作する。
【００２４】
スイッチＳ３は、オペアンプを（オフセットソースＶｏｓを介して）、（ａ）レジスタＲｂｉａｓ１の上側端子に対して接続し或いは（ｂ）トランジスタＱ１のエミッタにも接続されるレジスタＲｂｉａｓ１の下側端子に対して接続する。
【００２５】
スイッチＳ４は、オペアンプを（その第１のステージ１２のプラス入力を介して）、（ａ）トランジスタＱ２のエミッタにも接続されるレジスタＲｂｉａｓ２の下側端子に対して接続し或いは（ｂ）レジスタＲｂｉａｓ２の上側端子に対して接続する。
【００２６】
スイッチＳ５，Ｓ６は、協働して、（ａ）Ｑ１のベースが接地され且つ値Ｒｂｉａｓ／ｍを有するレジスタがＱ２のベースとグランドとの間に接続されるようにし、あるいは、（ｂ）その逆となるようにする。
【００２７】
スイッチＳ７〜Ｓ１０は、協働して、（ａ）第１のステージ１２のマイナス出力を第２のステージ１０のプラス入力に対して接続し且つ第１のステージ１２のプラス出力を第２のステージ１０のマイナス入力に対して接続し、あるいは、（ｂ）その逆となるようにする。
【００２８】
図示の位置でスイッチを用いると、すなわち、前記（ａ）を選択すると、Ｑ３のベース−エミッタ電圧は以下のようになる。
【数７】
2008513874.tif 000010
ここで、Ｖｏｓは、オペアンプのオフセットとバイポーラのオフセットとの組み合わせをモデル化している。他の位置でスイッチを用いると、すなわち、前記（ｂ）を選択すると、オフセット項の符号が以下のように変わる。
【数８】
2008513874.tif 000011
【００２９】
２つの値の平均は以下のようになる。
【数９】
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これは、オフセットがファクタ２ΔＶＢＥ／Ｖｏｓ分だけ減少されることを示している。例えばＶｏｓ＝５ｍＶで且つΔＶＢＥ＝ｋＴ／ｑ  Ｉｎ（ｍ）＝６０ｍＶである場合、ＶＢＥ３におけるオフセットは２ｍＶから０．０９ｍＶへと減少される。
【００３０】
本発明は、絶対温度に比例する（ＰＴＡＴ）電流を生成する任意のバイアス回路に対して適用されても良い。この発明を利用しても良い製品は、バンドギャップ基準をもつ任意の回路を含んでいる。また、この発明は、基板バイポーラトランジスタのＢＦ値が減少し続ける場合には、ディープサブミクロンＣＭＯＳ技術の設計において特に有益となるかもしれない。
【００３１】
図８は、本発明を具現化するバイアス回路をどのようにして基準回路内に組み込むことができるのかを示している。本発明の一実施形態にしたがって構成される電流利得に依存しないバイアス回路２は、電流Ｉｂｉａｓを生成する。この電流はバイポーラトランジスタＱのエミッタに対して供給される。温度に依存しない出力電圧ＶＲＥＦは、バイポーラトランジスタＱのベース−エミッタ電圧ＶＢＥとＰＴＡＴ電圧発生回路４からのＰＴＡＴ電圧との総和によって生成される。後者は、前者のマイナスの温度係数を補償する。
【００３２】
バイアス回路２は、特にバイポーラトランジスタがダイオード接続された基板ｐｎｐトランジスタである場合には、生成されるベース−エミッタ電圧、したがって生成される出力電圧がトランジスタの電流利得に影響されにくくなるように、バイポーラトランジスタのために必要とされるバイアス電流Ｉｂｉａｓを生成するために使用されても良く、そのようにすれば、更に高い初期精度を有するようになる。
【００３３】
図９は本発明を具現化するスマート温度センサ回路を示している。温度「ｔｅｍｐ」のデジタル表示を形成するためにアナログ−デジタル変換器（ＡＤＣ）が使用される。この変換器は、基本的に、温度に依存しない基準電圧ＶＲＥＦに対するＰＴＡＴ電圧ＶＰＴＡＴなどの温度依存電圧の比率を計算する。後者は前述した方法と同じ方法で形成することができ、また、その場合、使用されるバイポーラトランジスタＱの電流利得の広がりに対する基準電圧の感度を減少させるために、バイアス回路２が同様の態様で適用されても良い。結果として基準電圧の初期精度が向上されることにより、温度センサの初期精度が向上される。
【００３４】
この開示内容を読むことにより、他の変形および改良が当業者にも明らかである。そのような変形および改良は、既に技術的に知られ且つここで既に説明された特徴に代えて或いは当該特徴に加えて使用されても良い等価な特徴または他の特徴を含んでいても良い。
【００３５】
この出願においては請求項が特徴の特定の組み合わせへと編成されているが、本発明の開示内容の範囲が、ここで明示的に或いは暗示的に開示された任意の新規な特徴または特徴の任意の新規な組み合わせ或いはその任意の一般化をも、それが現在任意の請求項で請求されている発明と同じ発明に関連していようとなかろうと、また、それが本発明の技術的課題と同じ課題の一部或いは全てを軽減するか否かにかかわらず含んでいることは言うまでもない。
【００３６】
複数の別個の実施形態との絡みで説明される複数の特徴が１つの実施形態で組み合わせて与えられても良い。逆に、簡潔にするため、１つの実施形態との絡みで説明される様々な特徴が個別に或いは任意の適当なサブコンビネーションで与えられても良い。その結果、出願人は、本出願の係属中または本出願から派生する任意の更なる出願の係属中に新たな請求項がそのような特徴及び／又はそのような特徴の組み合わせへと編成されても良いことを通告する。
【図面の簡単な説明】
【００３７】
【図１】ＣＭＯＳ技術における既知の基板ｐｎｐトランジスタの側断面図である。
【図２】基板ｐｎｐトランジスタのそのエミッタを介した既知の方法でのバイアスを示す回路図である。
【図３】既知のＰＴＡＴバイアス回路の回路図である。
【図４】本発明の一実施形態に係るＰＴＡＴバイアス回路の回路図である。
【図５】図３の既知の回路を使用してバイアスされるトランジスタにおけるベース−エミッタ電圧と温度との間の関係のプロットを示すグラフである。
【図６】図４に示される本発明の一実施形態に係る回路を使用してバイアスされるトランジスタにおけるベース−エミッタ電圧と温度との間の関係のプロットを示すグラフである。
【図７】本発明の第２の実施形態に係るＰＴＡＴバイアス回路の回路図である。
【図８】本発明の一実施形態に係るバンドギャップ電圧基準回路のブロック図である。
【図９】本発明の更なる実施形態に係る温度センサのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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