(57)【要約】  第１導電率のドリフト領域と、  前記ドリフト領域を覆う第２導電率のベース領域と、  前記ベース領域を通って、前記ドリフト領域にまで及ぶ複数のエンドレストレンチと、  前記ベース領域に隣接して、各エンドレストレンチに形成されるゲート絶縁層と、  各エンドレストレンチにあるゲート電極とを備える電力半導体素子。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１導電率のドリフト領域と、
前記ドリフト領域を覆う第２導電率のベース領域と、
前記ベース領域を通って、前記ドリフト領域にまで及ぶ複数のエンドレストレンチと、
前記ベース領域に隣接して、各エンドレストレンチに形成されるゲート絶縁層と、
各エンドレストレンチにあるゲート電極
とを備える電力半導体素子。
【請求項２】
各エンドレストレンチが、２つの相隔たる平行トレンチと、エンドレストレンチを形成するために、前記２つの平行トレンチを接続する、２つの接続トレンチとを含む請求項１に記載の電力半導体素子。
【請求項３】
接続トレンチは、湾曲している請求項２に記載の電力半導体素子。
【請求項４】
接続トレンチの１つの少なくとも一部を覆って配置され、ゲート電極に電気的に接続されるゲートバスを、さらに備える請求項２に記載の電力半導体素子。
【請求項５】
ゲート電極は、導電性ポリシリコンから成る請求項１に記載の電力半導体素子。
【請求項６】
ゲート絶縁膜は、２酸化シリコンから成る請求項１に記載の電力半導体素子。
【請求項７】
各エンドレストレンチは、湾曲した底部を含む請求項１に記載の電力半導体素子。
【請求項８】
各エンドレストレンチの底部に配置され、かつゲート絶縁膜よりも厚い絶縁体を、さらに備える請求項１に記載の電力半導体素子。
【請求項９】
ベース領域を覆い、かつ各エンドレストレンチに隣接する、第１導電率の導電領域を、さらに備える請求項１に記載の電力半導体素子。
【請求項１０】
ドリフト領域は、基板を覆って配置されている請求項１に記載の電力半導体素子。
【請求項１１】
基板は、シリコンから成る請求項１０に記載の電力半導体素子。
【請求項１２】
ＭＯＳＦＥＴである請求項１に記載の電力半導体素子。
【請求項１３】
ＩＧＢＴである請求項１に記載の電力半導体素子。
【請求項１４】
エンドレスゲートトレンチを形成するために、トレンチを接続することによって互いに接続されている、２つの対向し、相隔たるトレンチをそれぞれ含む、複数の相隔たるエンドレスゲートトレンチと、
前記エンドレストレンチの少なくとも壁の内側を覆うゲート絶縁内張りと、
各エンドレストレンチ内に配置されるエンドレスゲート電極と、
前記エンドレスゲート電極の各々に電気的に接続される電圧供給バス
とを備える電力半導体素子。
【請求項１５】
各エンドレスゲートトレンチが、能動領域によって別のエンドレスゲートトレンチから間隔をあけられ、かつ各エンドレスゲートトレンチは、その内部領域内に能動領域を有する請求項１４に記載の電力半導体素子。
【請求項１６】
接続トレンチは、湾曲している請求項１４に記載の電力半導体素子。
【請求項１７】
各能動領域は、それぞれのゲートトレンチに隣接する第１導電率の導電領域と、前記第１導電率の前記導電領域間に配置された第２導電率の高導電率領域とを含む請求項１４に記載の電力半導体素子。
【請求項１８】
接続トレンチの１つの少なくとも一部を覆い、エンドレスゲートトレンチ内に配置されたゲート電極に電気的に接続されているゲートバスを、さらに備える請求項１６に記載の電力半導体素子。
【請求項１９】
各エンドレスゲートトレンチは、湾曲した底部を有する請求項１４に記載の電力半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、「チップレストレンチ設計」という発明の名称をもって、２００５年１月２７日に提出された米国仮特許願第６０／６４７７２８号に関連するものである。
【０００２】
本発明は、エンドレスゲートトレンチを備える電力半導体素子に関する。
【背景技術】
【０００３】
図１に示す、先行技術による電力半導体素子は、複数の相隔たるゲートトレンチ３を有し、各ゲートトレンチは、その側壁の内側を覆うゲート絶縁体（通常２酸化シリコンから成る）と、そこに配置されるゲート電極７とを有する。先行技術による素子のゲートトレンチ３は、終端９を有する。従来のものでは、ゲートバス１１（分かりやすく説明するために、透けて見えるように表わしてある）は、ゲート電極７と電気的に接触して、各ゲートトレンチ３の少なくとも１つの終端９を覆って配置されている。
【０００４】
電力半導体素子をエンドユーザーに出荷するのに先立って、それを評価することは、一般的な商習慣である。電圧降伏評価を実行するために、素子に、例えば或るスクリーニング電圧を加える。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
終端９のゲート絶縁膜５は、早期降伏の源であることが認められた。従って、スクリーニング電圧は、評価および認定中に早期降伏を避けるために、低く設定されていた。そのため、スクリーニングおよび認定プロセス中に、トレンチ欠陥などを有する素子を分離させることは困難であった。
【０００６】
従って、評価および認定プロセスを改善するために、早期ゲート絶縁降伏を抑制または除去することが望ましい。
【課題を解決するための手段】
【０００７】
本発明による電力半導体素子は、第１導電率のドリフト領域と、ドリフト領域を覆う第２導電率のベース領域と、ベース領域を通ってドリフト領域にまで及ぶ複数のエンドレストレンチと、少なくともベース領域に隣接して各エンドレストレンチに形成されるゲート絶縁層と、各エンドレストレンチにあるエンドレスゲート電極とを備えている。
【０００８】
エンドレストレンチを用いることによって、ゲート絶縁膜の位置は、能動領域まで動かされることが分かった。そのため、より高い電圧を有する素子を選別することが可能である。より高いスクリーニング電圧は。欠陥トレンチなどがある素子を除去するのに効果がある。従って、評価および認定プロセスは向上する。
【０００９】
本発明の好ましい実施形態においては、各エンドレストレンチは、２つの相隔たる平行トレンチと、エンドレストレンチを形成するために２つの平行トレンチを接続する、２つの湾曲した接続トレンチとを備えている。ゲートバスは、接続トレンチの１つの少なくとも一部を覆うように配置され、ゲート電極に電気的に接続されていることが好ましい。好ましい実施形態では、エンドレストレンチは、能動領域によって、別のエンドレストレンチから間隔をあけられ、各エンドレストレンチは、その内部領域内に能動領域を有している。
【００１０】
本発明の他の特徴および利点については、添付図面に基づく本発明の次の説明により、明らかにする。
【発明を実施するための最良の形態】
【００１１】
図２および図３は、本発明の電力半導体素子の実施形態を示し、この素子は、第１導電率（例えばＮ型）のドリフト領域１０と、ドリフト領域１０を覆う第２導電率（例えばＰ型）のベース領域１２と、ベース領域１２を通って、ドリフト領域１０にまで及ぶ複数のエンドレストレンチ１４と、少なくともベース領域１２に隣接して、各エンドレストレンチ１４に形成されるゲート絶縁層１６と、各エンドレストレンチ１４にあるエンドレスゲート電極１８とを備えている。
【００１２】
本発明によれば、各エンドレストレンチ１４は、２つの相隔たる平行トレンチ１４’と、平行トレンチ１４’を接続する、２つの対向する接続トレンチ１４”とを有している。
【００１３】
本発明による素子は、各エンドレストレンチ１４の各平行トレンチ１４’に隣接するベース領域１２を覆う第１導電率の導電領域２２をさらに有している。さらに、第２伝導型であるが、ベース領域１２よりも小さい抵抗率（例えばＰ＋）の高導電率領域２４が、２つの対向する導電領域２２の間のベース領域１２に形成されている。
【００１４】
導電領域２２は通常、能動領域と呼ばれているものの一部である。図に示すように、好ましい実施形態では、各エンドレストレンチ１４は、能動領域によって、別のエンドレストレンチ１４から間隔をあけられ、その内部領域１５内に能動領域を備えている。さらに、本発明の好ましいこの実施形態では、接続トレンチ１４”は湾曲している。
【００１５】
好ましい実施形態では、ゲートバス２０（説明を分かりやすくするために部分的に透けて見える）は、各エンドレストレンチ１４の１つの接続トレンチ１４”の少なくとも一部を覆って配置され、そこに配置されたゲート電極１８に、電気的に接続されている。さらに、各エンドレストレンチ１４は、湾曲した底部と、湾曲した底部を覆う厚い絶縁体２６（絶縁膜１６よりも厚い）とを有していることが好ましい。ドリフト領域１０は、同じ半導体材料および同じ導電率の基板２８上に、エピタキシャルに形成された半導体であることが好ましい。
【００１６】
本発明による素子は、導電領域２２にオーム接続されている第１電源用電極３０と、高導電率領域３４と、基板２８に電気的に接続されている第２電源用電極３２とを、さらに有している。
【００１７】
本発明による素子がパワーＭＯＳＦＥＴである場合、導電領域２２は、ソース領域であり、第１電源用電極３０は、ソース電極であり、第２電源用電極３２は、ドレイン電極である。あるいは、本発明による素子がＩＧＢＴである場合、導電領域２２は、エミッタ領域であり、第１電源用電極３０は、エミッタ電極であり、第２電源用電極は、コレクタ電極である。
【００１８】
好ましい実施形態では、ドリフト領域１０は、シリコン基板を覆って形成された、エピタキシャルに形成されたシリコンであり、エンドレスゲート電極１８およびゲートバス２０は、導電性ポリシリコンで形成され、ゲート絶縁膜１６および絶縁体２６は、２酸化シリコンで形成されている。第１および第２電源用電極３０、３２は、適切な金属、例えばアルミニウムまたはアルミニウムシリコンで形成されている。
【００１９】
次に図４を参照すると、先行技術による素子（図１）において、ゲート酸化膜５の降伏個所３４は、ゲートバス１１の下のゲートトレンチ３の終端９で観測される。
【００２０】
他方で、図５で示すように、本発明による素子において、ゲート酸化膜の降伏個所３４は、接続トレンチ１４”およびゲートバス２０から離れた素子の能動領域内で観測された。
【００２１】
試験したところ、本発明によるエンドレストレンチを有する素子は、Ｉｇｓｓに関連する故障を全く示さなかった。他方、対照群の先行技術による素子には、５つのＩｇｓｓに関連する故障があった。本発明による素子の向上した性能に関するさらなるデータは、「チップレストレンチ設計」という発明の名称の２００５年１月２７日に提出の米国仮特許願第６０／６４７７２８号に記載されている。
【００２２】
本発明による素子におけるゲート酸化膜の耐圧の改善によって、より高い電圧を有する部品を選別することが可能である。より高いスクリーニング電圧は欠陥トレンチがある素子を除去するのに効果がある。そのため、評価および認定プロセスは向上する。
【００２３】
以上、本発明をその特定の実施形態に即して説明したけれども、多くの他の変形例と変更態様、および他の用途が当業者には明らかであると思う。従って本発明は、本明細書の特定の開示によってではなく、添付の特許請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００２４】
【図１】先行技術による電力半導体素子の一部の平面図である。
【図２】本発明の好ましい実施形態による電力半導体素子の一部の平面図である。
【図３】図２の線３−３において矢印の方向に見た、本発明による素子の断面図である。
【図４】ゲート絶縁膜の故障の位置がゲートトレンチの端部にあることを示す、故障後の先行技術素子の顕微鏡写真である。
【図５】ゲート絶縁膜の故障の位置が能動領域にあることを示す、本発明による素子の顕微鏡写真である。
【符号の説明】
【００２５】
３  ゲートトレンチ
５  ゲート絶縁膜
７  ゲート電極
９  終端
１０  ドリフト領域
１１  ゲートバス
１２  ベース領域
１４  エンドレストレンチ
１４’  平行トレンチ
１４”  接続トレンチ
１５  内部領域
１６  ゲート絶縁層
１８  エンドレスゲート電極
２０  ゲートバス
２２  導電領域
２４  高導電率領域
２６  絶縁体
２８  基板
３０  第１電源用電極
３２  第２電源用電極
３４  降伏個所
【図１】
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【図２】
2008529307.tif 000004
【図３】
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【図４】
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【図５】
2008529307.tif 000007
【手続補正書】
【提出日】平成19年8月9日(2007.8.9)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008529307.tif 000008
【図２】
2008529307.tif 000009
【図３】
2008529307.tif 000010
【図４】
2008529307.tif 000011
【図５】
2008529307.tif 000012
【国際調査報告】
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