(57)【要約】  それぞれゲート接続端子（Ｇ）、ソース接続端子（Ｓ）およびドレイン接続端子（Ｄ）を備えている、制御セル（２）として用いられる少なくとも１つの第１のＭＯＳＦＥＴ（Ｑ１；Ｑ２）およびパワーセル（３）として用いられる少なくとも１つの第２のＭＯＳＦＥＴ（Ｑ３；Ｑ４；Ｑ５；Ｑ６）を有している、第１の接続端子（１０），第２の接続端子（１２）および第３の接続端子（１４）を有しているチップ（５）に複数のＭＯＳＦＥＴ（＝Metal Oxide Semiconductor Field-Effect Transistor）が配置構成された装置（１）が提案され、ここで  −  すべてのＭＯＳＦＥＴ（Ｑ１；Ｑ２；Ｑ３；Ｑ４；Ｑ５；Ｑ６）のソース接続端子（Ｓ）は相互に接続されておりかつチップ（５）の第１の接続端子（１０）にコンタクト形成され、かつ  −  パワーセル（３）として用いられる少なくとも１つの第２のＭＯＳＦＥＴ（Ｑ３；Ｑ４；Ｑ５；Ｑ６）のドレイン接続端子（Ｄ）はチップ（５）の第２の接続端子（１２）にコンタクト形成されており、  −  すべてのＭＯＳＦＥＴ（Ｑ１；Ｑ２；Ｑ３；Ｑ４；Ｑ５；Ｑ６）のゲート接続端子（Ｇ）は相互に接続されておりかつチップ（５）の第３の接続端子（１４）にコンタクト形成され、かつ  −  制御セルとして用いられる少なくとも１つの第１のＭＯＳＦＥＴ（Ｑ１；Ｑ２）のゲート接続端子（Ｇ）およびドレイン接続端子（Ｄ）は相互に接続されている。
2008538862.tif 000002
【特許請求の範囲】
【請求項１】
それぞれゲート接続端子（Ｇ）、ソース接続端子（Ｓ）およびドレイン接続端子（Ｄ）を備えている、制御セル（２）として用いられる少なくとも１つの第１のＭＯＳＦＥＴ（Ｑ１；Ｑ２）およびパワーセル（３）として用いられる少なくとも１つの第２のＭＯＳＦＥＴ（Ｑ３；Ｑ４；Ｑ５；Ｑ６）を有している、第１の接続端子（１０），第２の接続端子（１２）および第３の接続端子（１４）を有しているチップ（５）に複数のＭＯＳＦＥＴ（＝Metal Oxide Semiconductor Field-Effect Transistor）が配置構成された装置（１）であって、ここで
−  すべてのＭＯＳＦＥＴ（Ｑ１；Ｑ２；Ｑ３；Ｑ４；Ｑ５；Ｑ６）のソース接続端子（Ｓ）は相互に接続されておりかつチップ（５）の第１の接続端子（１０）にコンタクト形成され、かつ
−  パワーセル（３）として用いられる少なくとも１つの第２のＭＯＳＦＥＴ（Ｑ３；Ｑ４；Ｑ５；Ｑ６）のドレイン接続端子（Ｄ）はチップ（５）の第２の接続端子（１２）にコンタクト形成されており、
−  すべてのＭＯＳＦＥＴ（Ｑ１；Ｑ２；Ｑ３；Ｑ４；Ｑ５；Ｑ６）のゲート接続端子（Ｇ）は相互に接続されておりかつチップ（５）の第３の接続端子（１４）にコンタクト形成され、かつ
−  制御セルとして用いられる少なくとも１つの第１のＭＯＳＦＥＴ（Ｑ１；Ｑ２）のゲート接続端子（Ｇ）およびドレイン接続端子（Ｄ）は相互に接続されている
ことを特徴とする装置（１）。
【請求項２】
少なくとも１つの第１のＭＯＳＦＥＴ（Ｑ１；Ｑ２）のゲート接続端子（Ｇ）およびドレイン接続端子（Ｄ）は少なくとも１つの金属接続路（４０，４２）を介して相互に接続されている
請求項１記載の装置。
【請求項３】
金属の接続路（４０）に対する中間アイソレータ（４１）が設けられている
請求項２記載の装置（１）。
【請求項４】
自己阻止型のＭＯＳＦＥＴ（Ｑ１；Ｑ２；Ｑ３；Ｑ４；Ｑ５；Ｑ６）が設けられている
請求項１から３までのいずれか１項記載の装置（１）。
【請求項５】
少なくとも１つの第１のＭＯＳＦＥＴ（Ｑ１；Ｑ２）が他方の第１のＭＯＳＦＥＴ（Ｑ２；Ｑ１）と並列に接続されていて、別の制御セル（２）が形成されている
請求項１から４までのいずれか１項記載の装置（１）。
【請求項６】
少なくとも１つの第２のＭＯＳＦＥＴ（Ｑ３；Ｑ４；Ｑ５；Ｑ６）が他方の第２のＭＯＳＦＥＴ（Ｑ４；Ｑ５；Ｑ６；Ｑ３）と並列に接続されていて、別のパワーセル（３）が形成されている
請求項１から５までのいずれか１項記載の装置（１）。
【請求項７】
バーチカルＭＯＳＦＥＴ（Ｑ１；Ｑ２；Ｑ３；Ｑ４；Ｑ５；Ｑ６）が設けられている
請求項１から６までのいずれか１項記載の装置（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
従来技術
本発明は、少なくとも１つの第１および第２のＭＯＳＦＥＴを有するＭＯＳＦＥＴ装置を制御するためのＭＯＳＦＥＴ（"Metal Oxide Semiconductor Field-Effect Transistor"）装置に関する。
【０００２】
集積回路におけるＭＯＳＦＥＴは半導体テクノロジーにおいて安定した素子である。その際ホリゾンタルＭＯＳＦＥＴとバーチカルＭＯＳＦＥＴとの構造に関する区別を的確に行うことができる。例えばホリゾンタルＭＯＳＦＥＴの構成および機能の仕方はＤＥ４００３３８９Ｃ２から公知でありかつバーチカルＭＯＳＦＥＴの構成および機能の仕方はＥＰ０６７１０５６Ｂ１またはＥＰ０５９４１７７Ｂ１から公知である。バーチカルＭＯＳＦＥＴはトレンチストラクチャを有しておりかつ複数のトランジスタを特別スペースを節約する形で配置する可能性を提供している。そこでバーチカルＮチャネルＭＯＳＦＥＴの構成を図１を用いて簡単に説明する。ＭＯＳＦＥＴは３つの電気的なコンタクト領域を有しており、これらは周知のようにソース接続端子Ｓ、ゲート接続端子Ｇおよびドレイン接続端子Ｄと呼ばれる。バーチカルＭＯＳＦＥＴに対して典型的なのは、ドレイン接続端子Ｄが２つの他のソース接続端子Ｓおよびゲート接続端子Ｇとともに、半導体基板の上面側として考察される、半導体基板の同じ面側に配置されていないことである。そうではなくてドレイン接続端子Ｄは基板の裏面側ということができる面側に配置されている。それ故にドレイン接続端子Ｄは基板の最下面層、すなわち第１の導電形ｎの基板層Ｓｕｂ、ここでは例えばＮ＋層に直接接触接続している。この基板層Ｓｕｂに同じく第１の導電形ｎのドレイン領域、ここでは例えばＮ−層が配置されている。「＋」記号は高いドーピング濃度を表し、「−」記号は相応に低いドーピング濃度を表している。ドレイン領域２０に第２の導電形ｐのチャネル領域２２、ここではＰ−層が配置されている。更に第１の導電形ｎを有するソース領域２４、ここではＮ＋領域が実現されている。ゲート電極２６はトレンチ２８の内側の領域を充填している。トレンチはソース領域２４の上側部分からチャネル領域２２の全体の層厚にわたってドレイン領域２０の上側の部分にまで延在している。電気的にはゲート電極２６は周囲の領域とは典型的にはＳｉＯ２のような酸化物から成るアイソレーション３０によって隔離されている。更に、ソース領域２４と直接接続されているソース電極３２が設けられている。
【０００３】
ソース接続端子Ｓとドレイン接続端子Ｄとの間に電圧が加わっても、電流は流れない。というのは、２つの接続端子の間に（Ｐ−）形のチャネル領域２２が、すなわち多くの正孔および非常に僅かな電子を有する領域が配置されているからである。ＭＯＳＦＥＴは阻止状態にある、すなわちそれは導通していないまたは「自己阻止」している。この阻止状態は、ソース接続端子Ｓとドレイン接続端子Ｄとの間のチャネル領域２２の導電性をゲート接続端子Ｇに正の電圧を印加することによって取り除くことができる。ゲート接続端子Ｇに印加される正の電圧により、ソース領域Ｓおよびドレイン領域Ｄ間の側方領域における電子が増える。正のゲート電極２６に吸い寄せられる電子が自由キャリアとしてこれがなければ非道通状態にあるチャネル領域２２に導通性の領域２２を形成し、すなわちＭＯＳＦＥＴは全体として導通状態に移行する。正のゲート電圧を零に下げることにより再びＭＯＳＦＥＴは阻止状態になる。ＭＯＳＦＥＴ状態の制御は基本的には印加されるゲート電圧により可能である。
【０００４】
既に説明したように、ゲート電極２６はアイソレーション３０によって取り囲まれている。これによりＭＯＳＦＥＴに２つの容量結合が生じる。図２に示されているように、ソース接続端子Ｓとゲート接続端子Ｇとの間に第１の寄生容量４０が生じ、ゲート接続端子Ｇとドレイン接続端子Ｄとの間に第２の寄生容量４２が生じる。これらの容量４０，４２が十分大きいと、これによりゲート電極２６における電荷は蓄積されかつ、ゲート接続端子Ｇに電圧がいったん印加されるとその状態を維持する。ＭＯＳＦＥＴを再び遮断するために、すなわち阻止状態に移行させるために、ゲート電極２６はゲート−ソース間電圧が零に低減されるように放電されなければならない。そうしなければＭＯＳＦＥＴは導通状態にとどまる。
【０００５】
それ故に、ゲート電極２６とトランジスタの直接的な接続線との間が電気的に接続されていない場合にも、トランジスタをいつでも阻止状態に移行させることができるという課題を解決したいという要請がある。
【０００６】
発明の利点
本発明のＭＯＳＦＥＴ装置は、このＭＯＳＦＥＴ装置によりＭＯＳＦＥＴの確実な制御が可能になるという利点を有している。ＭＯＳＦＥＴの導通状態から阻止状態へのおよび阻止状態から導通状態への高速切換はいつでも実現可能である。本発明の解決法ではゲート電極２６とトランジスタの接続線との間は直接接続されていないので、ボンディングワイヤの破損およびはんだ付け欠陥のような有り得る危険は生じない。
【０００７】
更に、配置構成のために必要なすべてのＭＯＳＦＥＴが１つのチップ上に集積可能であることは有利である。それ故に別個のプリント配線板での付加的な所要スペースは存在していない。更にまたこれまでのように、ＭＯＳＦＥＴが配置されているチップに３つだけの接続卵子しか必要でない。例えばケーシングの変更は設定されていない。一方においてこのことは作製の際のコストに有利に作用し、他方においてこの手法により、さほどの余分な手間が生じないので、組み込みが容易になる。
【０００８】
ＭＯＳＦＥＴの電流容量も大して不都合な作用を受けない。というのは、ＭＯＳＦＥＴの制御のために所謂ほんの僅かなセルしか必要とされないからである。
【０００９】
ＭＯＳＦＥＴの配置構成の有利な発展形態は従属請求項に記載されておりかつこれらについて以下に説明する。
【００１０】
図面
次に、図面を参照しながら本発明の実施例に基づき詳しく説明する。図面：
図１はバーチカルＭＯＳＦＥＴの構成を示し、
図２はＭＯＳＦＥＴの構成を寄生容量ととに示し、
図３はチップ上のＭＯＳＦＥＴの配置構成を示し、かつ
図４ａおよび４ｂはそれぞれドレイン接続端子Ｄとゲート接続端子Ｇとの間の金属接続路を有するＭＯＳＦＥＴの構成を示している。
【００１１】
実施例の説明
バーチカルＭＯＳＦＥＴの構成および機能の仕方については既に図１を用いて説明した。ソース接続端子Ｓとゲート接続端子Ｇとの間並びにゲート接続端子Ｇとドレイン接続端子Ｄとの間の、ゲート電極Ｇに対するアイソレーション３０が原因で生じる寄生容量４０，４２の問題点についても指摘した。寄生容量４０，４２のために、ゲート接続端子Ｇに外部から電圧が印加されるときに、またはこの電圧が外部の電界によって生じるとき、ゲート電極２６の充電が可能になる。この充電によりＭＯＳＦＥＴは持続的に導電状態に固定された状態になる可能性がある。
【００１２】
図３から分かるように、それぞれゲート接続端子Ｇ、ソース接続端子Ｓおよびドレイン接続端子Ｄを備えた制御セル２として用いられる少なくとも１つの第１のＭＯＳＦＥＴＱ１；Ｑ２およびパワーセル３として用いられる少なくとも１つの第２のＭＯＳＦＥＴＱ３；Ｑ４；Ｑ５；Ｑ６を有している、第１の接続端子１０、第２の接続端子１２および第３の接続端子１４を有しているチップ５に複数のＭＯＳＦＥＴ（＝Metal Oxide Semiconductor Field-Effect Transistor）が配置構成された装置が提案され、ここで
−  すべてのＭＯＳＦＥＴＱ１；Ｑ２；Ｑ３；Ｑ４；Ｑ５；Ｑ６のソース接続端子Ｓは相互に接続されておりかつチップ５の第１の接続端子１０にコンタクト形成され、
−  パワーセル３として用いられる少なくとも１つの第２のＭＯＳＦＥＴＱ３；Ｑ４；Ｑ５；Ｑ６のドレイン接続端子Ｄはチップ５の第２の接続端子１２にコンタクト形成されており、
−  すべてのＭＯＳＦＥＴＱ１；Ｑ２；Ｑ３；Ｑ４；Ｑ５；Ｑ６のゲート接続端子Ｇは相互に接続されておりかつチップ５の第３の接続端子１４にコンタクト形成され、かつ
−  制御セルとして用いられる少なくとも１つの第１のＭＯＳＦＥＴＱ１；Ｑ２のゲート接続端子Ｇおよびドレイン接続端子Ｄは相互に接続されている。
【００１３】
第３の接続端子１４とコンタクト形成するために制御線路４０が設けられている。この装置において少なくとも１つの第２のＭＯＳＦＥＴＱ３；Ｑ４；Ｑ５；Ｑ６（パワーセル）の、少なくとも１つの第１のＭＯＳＦＥＴＱ１；Ｑ２（制御セル）による確実な制御が保証されている。
【００１４】
少なくとも１つの第１のＭＯＳＦＥＴＱ１；Ｑ２のゲート接続端子Ｇおよびドレイン接続端子Ｄが少なくとも１つの金属接続路４０，４２を介して相互に接続されている（図４ａ，図４ｂ）と有利である。必要の場合には、図４ａに示されているように、金属接続部４０に対する中間アイソレータ４１を設けることができる。
【００１５】
ＭＯＳＦＥＴＱ１；Ｑ２；Ｑ３；Ｑ４；Ｑ５；Ｑ６のこのような配置構成により、少なくとも１つの第１のＭＯＳＦＥＴＱ１；Ｑ２のドレイン接続端子Ｄとゲート接続端子Ｇとの間に短絡が生じる。この形式の回路は、例えばＤＥ３４１９６６４Ｃ２またはＥＰ０３４６９７８Ｂ１に記載されているような、それ自体公知のカレントミラーに対応している。しかしカレントミラーはこれら刊行物の思想によればバイポーラトランジスタによって構成され、すなわち電界効果トランジスタは設けられていない。更にＤＥ１００６０８４２Ｃ２からＭＯＳＦＥＴを備えたカレントミラーが公知であるが、３つの接続端子１０，１２，１４を有するチップ５上にこの装置を設けかつその際に接続端子の電気的な接続を請求項１に記載のように実現するようにはなっていない。
【００１６】
何故なら従来技術のカレントミラー回路はＭＯＳＦＥＴを確実に制御もしくは切り換えるために使用されるのではないからである。むしろ上に挙げた刊行物においては、出力分岐におけるミラー回路の目的は、入力分岐に流れる電流にできるだけ正確に比例している電流が生成されるようにすることが記載されている。つまりこれにより電流の強度が回路の別の個所に移される、すなわち反射される。回路の技術的な動機付けは従来技術においては本発明の動機付けとは著しく相異している。
【００１７】
ＭＯＳＦＥＴの提案された装置が確実な遮断を保証することは次の考察によって説明される：まず、チップ５の第１の接続端子１０と外部の接続線路間の接続が落ちているまたは中断されている例を考えてみる。その場合チップ５とアースとの間に接続がないので、チップ５全体に電流は流れない。チップ５の第２の接続端子１２と外部の接続線との間の接続路が欠けていると、パワーセルに電流が流れず、それ故にトランジスタの損傷が発生することはない。阻止は今なお、チップ５の第３の接続端子１４によって可能である。次に、チップ５の第３の接続端子１４と外部の接続線との間の接続路がないと仮定すると、ゲート電極２６に蓄積されている電荷は制御線路４０によって放電される。というのは、この線路は、トランジスタのゲート接続端子Ｇにおける電圧が十分に高いもしくはその状態を維持している場合にはまだ導通しているからである。このことは、ゲート電極２６に十分な電荷が存在している限りは保証されている。すべてのトランジスタがゲート接続端子Ｇとソース接続端子Ｓとの間に同じ電圧および同じしきい電圧を有しているので、ゲート接続端子Ｇとソース接続端子Ｓとの間の容量４０の放電後にすべてのトランジスタは阻止状態になる。
【００１８】
要約すると、ＭＯＳＦＥＴの信頼できる制御もしくは阻止は説明した３つすべての例において実現されることが確かである。
【００１９】
基本的に、説明した装置に公知のあらゆる形式のＭＯＳＦＥＴを使用することが可能である。しかし有利なのはバーチカルＭＯＳＦＥＴである。自己阻止型のＭＯＳＦＥＴ（エンハンスメントタイプ）の他に、自己導通形のＭＯＳＦＥＴ（ディプレーションタイプ）を使用することができる。
【００２０】
図３に示されているように、少なくとも１つの第１のＭＯＳＦＥＴＱ１；Ｑ２が他方の第１のＭＯＳＦＥＴＱ２；Ｑ１と並列に接続されていて、別の制御セル２が形成されていると有利である。
【００２１】
少なくとも１つの第２のＭＯＳＦＥＴＱ３；Ｑ４；Ｑ５；Ｑ６が他方の第２のＭＯＳＦＥＴＱ４；Ｑ５；Ｑ６；Ｑ３と並列に接続されていて、別のパワーセル３が形成されているのも有利である。
【図面の簡単な説明】
【００２２】
【図１】バーチカルＭＯＳＦＥＴの構成を示す断面略図
【図２】寄生容量とともにＭＯＳＦＥＴの構成を示す断面略図
【図３】チップ上のＭＯＳＦＥＴの配置構成を示す断面略図
【図４ａ】ドレイン接続端子Ｄとゲート接続端子Ｇとの間の金属接続路を有するＭＯＳＦＥＴの構成を示す断面略図
【図４ｂ】ドレイン接続端子Ｄとゲート接続端子Ｇとの間の図４ａとは異なった金属接続路を有するＭＯＳＦＥＴの構成を示す断面略図
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【国際調査報告】
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