(57)【要約】  本発明はサドル（Saddle）構造を持つナノ寸法のフラッシュメモリ素子及びその製造方法に関し、特にＭＯＳ基盤フラッシュメモリ素子の縮小化特性と性能を改善するためのサドル型高集積／高性能フラッシュメモリ素子に関する。  本発明によれば、リセスされたチャネルの表面及び側面を露出するためリセスされたチャネル周辺の絶縁膜が選択的に取り除かれる。露出された表面及び側面にトンネル絶縁膜が形成される。形成された構造上に、浮遊電極、電極間絶縁膜及び制御電極が形成され、このようにして素子が製造される。特に、浮遊電極が絶縁窒化膜又は多数のナノ寸法のドットで造られる場合は、追加マスクを使用することなく優れたメモリ素子を造ることができる。本発明によれば、素子の縮小化特性がすぐれ、かつリセスされたチャネルの表面及び側面に電流が流動できるチャネルが形成されるため、電流駆動能力が大きく向上する。また、チャネルを制御する制御電極の能力も向上させることができ、それによりメモリ書き込み／消去が改善できる。
2008523611.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と接続されその上に形成されたウォール型のシリコンボディを有するシリコン基板１；
シリコン基板１の表面とシリコンボディ２の表面に形成された第１絶縁膜３；
第１絶縁膜３上に形成された窒化膜４；
シリコンボディ２の表面高さまで到逹するように窒化膜４上に形成された要素絶縁用の第２絶縁膜５；
形成された構造上に順に形成された電荷蓄積ノード（チャージ蓄積ノード）８、制御電極１０、電極間絶縁膜９及び制御電極１０；
シリコンボディ２の表面から合理的な深さまでリセスされたチャネルとして使用される領域；
必要であれば、表面から合理的な深さまでリセスされる第２絶縁膜；
シリコンボディ２のリセス幅または深さより大きくエッチングされた第１絶縁膜３及び窒化膜４；
シリコンボディ２のリセスされた領域の表面及び側面に形成されたトンネル絶縁膜７；
形成された構造上に順に形成された電荷蓄積ノード８、電極間絶縁膜９及び制御電極１０；及び
（電荷蓄積ノード８、電極間絶縁膜９及び制御電極１０から成る）ゲート積層体の両側面でシリコンボディ２にある深さまで形成されたソース／ドレイン領域１１；
ゲート積層体の両側面に形成された絶縁膜スペーサ１３；
を包含するフラッシュメモリ素子。
【請求項２】
トンネル絶縁膜７、電荷蓄積ノード８、電極間絶縁膜９及び制御電極１０がリセスされたシリコンボディ２の側面チャネルにも容易に形成されるように、第１絶縁膜３上に形成された窒化膜４の厚さが少なくとも２ｎｍに調節されている請求項１に記載されたフラッシュメモリ素子。
【請求項３】
第１絶縁膜３上に形成される窒化膜４の組成（例えば、ＳｉｘＮｙ）は可変で、かつ窒化膜４は、以後のプロセスのステップで、選択的エッチングを保障する代替絶縁膜物質に置き換え可能である請求項１または２に記載されたフラッシュメモリ素子。
【請求項４】
要素絶縁のために第２の絶縁膜５内に形成された電荷蓄積ノード８、電極間絶縁膜９、制御電極１０の全体の幅が、リセスされたシリコンボディ２の側面と整合された窒化膜４のエッチング幅又はエッチング深さと同じか又は小さい請求項１に記載されたフラッシュメモリ素子。
【請求項５】
シリコンボディ２が互いに近接して形成される場合、互いに近接して形成されたシリコンボディ２間の第１絶縁膜３、第２絶縁膜５及び窒化膜４の表面が、リセスされたチャネルの側面を露出させる絶縁膜のエッチングプロセスにおいて、リセスされたシリコンボディ２の表面より低く形成される請求項１に記載されたフラッシュメモリ素子。
【請求項６】
チャネルとして使用されるリセスされたシリコンボディ２に隣接した第１絶縁膜３及び窒化膜４は、リセスされたシリコンボディ２のそれより広い幅と深さにエッチングされるが、第２絶縁膜５はエッチングされず、かつ電荷蓄積ノード８、電極間絶縁膜９及び制御電極１０がリセスされたチャネルに整合されるように形成された請求項１に記載されたフラッシュメモリ素子。
【請求項７】
要素隔離のための第２絶縁膜５が第１絶縁膜３上に形成され、かつシリコンボディ２の表面の高さまで平面化されており；シリコンボディ２は、チャネルを形成するため合理的な深さまでリセスされ；リセスされたシリコンボディの周りの第１絶縁膜３及び第２絶縁膜５の一部は、リセスされたシリコンボディ領域と整合するようにリセスされ、そのリセス幅と深さは、リセスされたシリコンボディの側面チャネルが露出するように、リセスされたシリコンボディのそれよりも大きく形成され；トンネル絶縁膜７がリセスされたシリコンボディ２の表面及び側面に形成され；電荷蓄積ノード８、電極間絶縁膜９及び制御電極１０が形成された構造上に順に形成され；ソース／ドレイン領域１１が（電荷蓄積ノード８、電極間絶縁膜９、制御電極１０から成る）ゲート積層体の両側でシリコンボディ２にある深さに形成され、かつ絶縁膜スペーサ１３がゲート積層体の両側に形成されている、請求項１に記載されたフラッシュメモリ素子。
【請求項８】
要素隔離のための第２絶縁膜５が第１絶縁膜３に形成され、かつシリコンボディ２の表面の高さまで平面化されており；シリコンボディ２は、チャネルを形成するため合理的な深さまでリセスされ；シリコンボディ２の周りの、第１絶縁膜３及び第２絶縁膜５の一部分のみが、リセスされたシリコンボディの側面チャネルを露出するためにエッチングされ；トンネル絶縁膜７がリセスされたシリコンボディ２の表面及び側面に形成され；電荷蓄積ノード８、電極間絶縁膜９及び制御電極１０が形成された構造上に順に形成され；かつ、ソース／ドレイン領域１１が（電荷蓄積ノード８、電極間絶縁膜９、制御電極１０から成る）ゲート積層体の両側でシリコンボディ２にある深さに形成され、かつ絶縁膜スペーサ１３がゲート積層体の両側に形成されている、請求項１に記載されたフラッシュメモリ素子。
【請求項９】
シリコンボディ２が互いに近接して形成される場合、互いに近接して形成されたシリコンボディ２間の第１絶縁膜３及び第２絶縁膜５の表面が、リセスされたチャネルの側面を露出させる絶縁膜のエッチングプロセスにおいて、リセスされたシリコンボディ２の表面より低く形成される請求項８に記載されたフラッシュメモリ素子。
【請求項１０】
ソース／ドレイン領域１１とチャネルを含む単結晶シリコンから形成されたシリコンボディ２が４ｎｍ〜２００ｎｍ範囲の幅を有する請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項１１】
ソース／ドレイン領域１１とチャネルを含むシリコンボディ２が、シリコン基板１の表面から１０〜１０００ｎｍの高さを有する請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項１２】
シリコンボディ２が、少なくとも１０ｎｍの幅でリセス用に開口し、かつ５〜５００ｎｍの深さにリセスされている、請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項１３】
シリコンボディ２に形成されリセスされたチャネルの底部コーナが直角、鈍角、鋭角あるいは丸く形成されている請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項１４】
シリコンボディ２のリセスされた領域の表面には素子のチャネルが形成されており、同時に、リセスされたチャネル表面の側面が側面チャネルとして働くように、１〜１００ｎｍの距離露出されている請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項１５】
トンネル絶縁膜７がシリコンボディ２のリセスされたチャネルの表面と側面に同じ又は異なる１〜１１ｎｍ範囲の厚さで形成されている請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項１６】
シリコンボディ２のリセスされたチャネルの表面と側面が、その間に、直角、鈍角、鋭角あるいは丸く形成されたコーナーを有する請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項１７】
シリコンボディ２の断面形状は、上部は幅がより狭くシリコン基板１に向かって次第に広がるか、又はチャネルが形成された部分の回りでは垂直で、かつそれからシリコン基板１に向かって次第に広がるかのいずれかである請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項１８】
電荷蓄積ノード８の物質は連続的な膜形状か、又は少なくとも５０ｎｍ未満のナノスケールドットで形成され、かつ蓄積ノード８に使用可能な物質は、ポリシリコン、アモルファスシリコン、ポリ−ＳｉＧｅ、アモルファスＳｉＧｅ、金属、仕事関数が異なる金属酸化物、合金、種々の組成を備えた窒化物あるいは種々の組成を備えたハイ−ｋ誘電体である請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項１９】
電荷蓄積ノード８が導電性で連続的な膜で形成されている場合、セル間が互いに絶縁される請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項２０】
電極間絶縁膜９は、酸化膜、窒化膜、Ａｌ２Ｏ３を含むハイ−ｋ誘電体から選択された一つ又は二つ以上の積層体で形成され、かつ２〜３０ｎｍの最終厚みを有する請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項２１】
制御電極は、ポリシリコン、アモルファスシリコン、ポリ−ＳｉＧｅ、アモルファスＳｉＧｅ、種々の金属、種々の合金及び種々の金属を備えた珪化物の一つで作られているか、又は上記物質の積層体で形成されている請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項２２】
スペーサ１３は種々の絶縁膜又は上記絶縁膜の組み合わせから造られており、かつ少なくとも５ｎｍまでの厚さでかつシリコンボディ２の表面に露出した蓄積電極８を覆う幅に形成されている請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項２３】
電荷蓄積ノード８、電極間絶縁膜９及び制御電極１０が、シリコンボディ２の表面と殆ど等しい高さにリセスされた領域だけに形成されているか、又はボディ２の表面上少なくとも５００ｎｍ未満までの突出高さで形成されており、かつ、場合により、ボディ２の表面上方にのみ蓄積電極８無しで形成し得る請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項２４】
シリコンボディ２の表面の上方に形成された、電荷蓄積ノード８、電極間絶縁膜９、制御電極１０の全体幅が、シリコンボディ２の表面の下方で全体の幅より大きいか又は小さい請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項２５】
パターンが付された第２絶縁膜５のエッチング幅と深さは、シリコンボディ２のエッチング幅及び深さと異なるように造られているか又はシリコンボディ２のエッチング幅及び深さと同じに造られており、或いはパターンが付された第２絶縁膜５のエッチング深さだけがシリコンボディ２のエッチング深さよりも浅く造られている請求項１に記載されたフラッシュメモリ素子。
【請求項２６】
ソース／ドレイン領域１１の接合(junction)深さが、シリコンボディ２のエッチングされていない表面から５００ｎｍ未満の深さであるか、又はソース又はドレインによる消去速度を高速にできるようより深く造られている請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項２７】
ソース／ドレイン領域１１及び絶縁膜スペーサ１３を形成した後コンタクトホールを形成するとき、コンタクトホールは絶縁膜スペーサ１３に突き当てられるように形成されるか、又はコンタクトホールは、領域１１の抵抗を減らすために、金属層がソース／ドレイン領域１１がその内部に形成されたシリコンボディ２の表面及び側面に接触し得るように形成され、金属層と重なり合ったシリコンボディ２の側面の長さが４００ｎｍ未満である請求項１、７、８のいずれかに記載されたフラッシュメモリ素子。
【請求項２８】
シリコンボディ２が近接距離内に形成される場合、隣接したシリコンボディ間の絶縁膜３、窒化膜４、及び絶縁膜５の表面は、絶縁膜のエッチングプロセスにおいて、リセスされたチャネルの側面を露出するため、リセスされたシリコンボディ２の表面より低く形成される請求項１に記載されたフラッシュメモリ素子。
【請求項２９】
リセスされたシリコンボディの表面及び側壁（又は側面）を露出することによって形成されたチャネルを有するサドル型フラッシュ素子構造と、シリコンボディ２の表面に形成されたリセスされないチャネルを備えたＭＯＳ素子が、一つの追加マスクを用いることによって同じチップ上に集積された請求項１に記載されたフラッシュメモリ素子。
【請求項３０】
シリコン基板１上にこの基板と接続されたウォール型シリコンボディ２を形成し；
シリコン基板の表面とシリコンボディ２の表面に第１絶縁膜３を形成し；
第１絶縁膜３に窒化膜４を形成し；
窒化膜４に、要素隔離のための第２絶縁膜５をシリコンボディ２の表面高さまで平面化するように形成し；
チャネルとして使用する領域を形成するために、シリコンボディ２の表面を合理的な深さまでリセスし、かつ、必要に応じて、第２絶縁膜５の表面を合理的な深さまでリセスし；
第１絶縁膜３と窒化膜４をシリコンボディ２のリセス幅又は深さより大きくエッチングし；
シリコンボディ２のリセスされた領域の表面及び側面にトンネル絶縁膜７を形成し；
形成された構造に電荷蓄積ノード８、電極間絶縁膜９、制御電極１０を順番に形成し；
制御電極１０の両側面にソース／ドレイン領域１１と絶縁膜スペーサを順番に形成し；かつ
形成された構造に、必要に応じて珪化物膜を形成し、かつそれから絶縁膜、コンタクトホール及び金属層を順番に形成する；
各ステップを包含するフラッシュメモリ素子の製造方法。
【請求項３１】
シリコンボディ２と、第１絶縁膜３、窒化膜４及び第２絶縁膜５は、所定のプロセス条件によって順序を変えてリセスされる請求項３０に記載された方法。
【請求項３２】
シリコンボディと要素隔離膜を形成するステップが、シリコン基板１にシリコンボディ２のためのマスクを形成し；シリコンボディ２を形成するためにシリコン基板１をエッチングし、エッチングによる損傷を減らすプロセス（酸化膜成長及び除去、特別な洗浄または水素アニーリング）を実施し；第１絶縁膜３を形成し；窒化膜４を形成し；かつ第２絶縁膜５を堆積して平面化する、各ステップを更に包含する請求項３０に記載された方法。
【請求項３３】
リセスされるシリコンボディ２と整合してリセスされた第２絶縁膜５を含む絶縁膜が、ハードマスクとして、第２窒化膜６又はポリシリコン及びアモルファスシリコンから選択された物質に形成された酸化膜を使用してエッチングされる請求項３０に記載された方法。
【請求項３４】
シリコンボディ２と要素隔離膜を形成するためのステップが、シリコン基板１に第２絶縁膜５を形成し；シリコンボディ２用のマスクを形成し、シリコン基板１を露出させるために第２絶縁膜５をエッチングし、エッチングによるシリコン表面の損傷を減らすプロセス（酸化膜成長及び除去または水素アニーリング）を遂行し；シリコンエピタキシャル層を成長させ；かつ隔離絶縁膜５の高さまで平面化する；各ステップを包含する請求項３０に記載された方法。
【請求項３５】
シリコンボディ２のリセスされたチャネル表面と側面にトンネル絶縁膜７を形成する前に、シリコンチャネルの表面特性を改善するため、水素アニーリングを含む表面処理プロセスを実施する請求項３０に記載された方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサドル（Saddle）構造を持つナノスケールのフラッシュメモリ素子及びその製造方法に関する。より詳しくはＭＯＳ基盤フラッシュメモリ素子の縮小化特性と性能を改善するための新しい構造の高集積／高性能フラッシュメモリ素子に関する。
【背景技術】
【０００２】
近年フラッシュメモリは家電及び携帯用電子機器でその需要が急速に拡大してきており、高い市場性があるため、２００７年頃には既存のＤＲＡＭ市場を超過すると予想されている。また、集積密度が高く、書き込み／消去時間が速いメモリ素子に対する持続的なニーズもある。
既存のフラッシュメモリ素子はシリコン表面に形成されたチャネルを持つ素子である。これら素子はメモリ形式（ＮＯＲ型あるいはＮＡＮＤ型）にもよるが４５〜６０ｎｍ技術間で限界に達すると思われ、性能と集積密度が更に優れ、既存のプロセスと互換性がある素子構造が必要とされている。
【０００３】
既存のフラッシュメモリ素子の構造が持つ問題点とは、ゲート長さが短くなることにより生ずるショートチャネル（short channel）効果、セルとセルの間隔が小さくなることで発生するセル間のクロストーク（cross-talk）、チャネル領域の減少及び浮遊（floating）電極の領域減少によるスレッショルド（閾値）電圧分布（distribution）の増加、０．６〜０．６５以上の結合比（coupling ratio）を維持するための浮遊電極の厚さ維持等である。これらの問題を解決できる一つの方法はチャネル領域をリセス（recess）することである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この既存のリセスされた構造は、浮遊電極の厚さを低減するような、浮遊・制御電極の構造の修正を行うことで、既存の平面チャネルフラッシュメモリ素子に比べてショートチャネル効果をある程度改善でき、導電性の浮遊電極の場合０．６以上の結合比を確保することができる。
ドライエッチングではなく、選択的シリコン酸化プロセスによって製造されたリセスされたチャネルを備えた既存のリセスされたチャネル素子は、素子の縮小化によって生じるショートチャネル効果の問題を発生させる浅い部分を有し、浅いソース／ドレイン部を形成するという問題を発生させる。
チャネル領域がリセスされた構造における、ショートチャネル効果の問題と浅いソース／ドレイン接合形成の問題は、そのリセス深さを深くするだけで解決することができる。
【０００５】
しかしながら、リセスされた領域の不均一な構造により、コーナー領域を丸く形成してそのスレッショルド電圧分布を大きくしても、そのリセス深さが深くなり、リセス幅が狭くなるにつれて、リセスされたチャネルの底に形成されるコーナ領域の輪郭、又はドーピング濃度に対するスレッショルド電圧の感度は非常に高くなる。
さらに、これらリセスされた素子において、基板バイアスによるスレッショルド電圧の変化は既存の平面チャネル構造に比べて非常に大きく、有効チャネル長はチャネルリセスのために増大する。
このように、リセスされた構造は以下のような欠点を有する。即ち、スレッショルド電圧の感度がリセス領域の底部のコーナー（又は領域）の曲率が大きくなるにつれて大きくなり、電流駆動能力（the current drivability）は、チャネル幅及びリセス深さの増加に伴って非常に減少し、また、スレッショルド電圧分布（distribution）はリセス幅が小さくなると共に大きくなる。
【０００６】
リセスされたチャネル素子の一般的な特徴は、制御電極のチャネルに対する制御能力が平面チャネル素子に比べて低くなることである。本発明者は、フラッシュ動作における消去動作のためにボディ（又は基板）に電圧が印加されるとき、Ｕ字型のチャネルを有するリセスされたチャネル素子は、そのボディが浮遊蓄積ノードを囲んでいるために、その消去動作をより速く実行できる利点を有することを世界で初めて発見した。
しかしながら、リセスされたチャネル素子は、そのチャネルを制御するための制御電極の能力の低下で、制御電極による書き込み／消去動作を遅くするという欠点がある。
ゲート電極のチャネルに対する制御能力が優れているのはゲートがチャネル領域を包み込む二重／三重−ゲートＭＯＳ構造の場合である。本発明者は、ボディ連結型（body-tied）二重／三重−ゲートＭＯＳ構造（出願番号：２００２−５３２５号（韓国）、特開２００３−２９８０５１号公報（日本）、１０／３５８９８１（アメリカ））及びフラッシュメモリへの応用（韓国特許登録番号：０４２００７０、アメリカ特許出願番号：１０／７５１８６０）を世界で最初に開発し、本発明者はこの構造を“バルクＦｉｎＦＥＴ”（bulk FinFET）と名付けた。
【０００７】
この構造では、チャネルはリセスされておらず、アクティブボディの上面及び両側面か又はボディの両側面にチャネルが形成されており、その結果、チャネルに対するゲートの制御能力が既存の平面チャネル素子より優れ、基板バイアス効果が小さい。しかしながら、ショートチャネル効果を抑制するためには、ボディの幅は物理的なゲート長の２／３程度なければならない。これは、プロセス上の問題が生じる最小ゲート長さよりも幅の狭いシリコンボディを形成することを意味する。
一方、６０ｎｍ未満のゲート長を持つ既存のフラッシュメモリ素子は縮小化における限界に直面している。既存の平面チャネル素子構造で書き込みと読み取り時間を速くするためには、コントロールゲートと浮遊蓄積電極間のキャパシタンスを大きくする必要がある。いわゆる結合比（ratio）は増大させなければならず、このためには既存の素子構造では浮遊ゲートの厚さを厚くしなくてはならない。このような場合、素子のゲート長が減っても、０．６を越える結合比を維持するために浮遊ゲートの厚さは減らすことができない。厚い浮遊ゲートを持つ素子の大きさを減らすと、素子間のキャパシタンスが増加し、これはセル（cell）間のクロストーク（cross-talk）の増加を引き起こし、集積密度の増加の障害となる。このように既存の素子は縮小化問題、書き込み／消去速度の改善問題、クロストークの問題などを持っている。
【０００８】
将来、家電器機及び携帯用器機が発展すると共に、フラッシュメモリの市場は持続的な成長を見せるであろう。また、これら各種電子機器の性能向上と共に、次第に高い集積密度と速い書き込み／消去時間が要求されると考えられる。もし高集積密度で高性能のアプリケーションに既存の素子構造を使うと、既に言及した問題が生じる。これを解決するためには、新しい素子構造に基づいて、集積密度や性能を改善しなければならない。
【０００９】
上記の問題を改善する試みにおいて、図１に示すような自己整合（a self- aligned）されたリセスされたチャネル構造が提案された。図１に示す構造は、韓国特許（登録番号：０２８７０６８）に登録されたものである。図１に示す構造においては、素子のチャネルはリセスされており、その結果、素子のショートチャネル効果を抑制することができるが、リセス深さがリセスのための酸化膜成長プロセスによって制限されるので深くすることができないという欠点がある。チャネル長を更に減らした場合には、更に深いリセスされたチャネルが必要となるため、縮小化の点で問題が生じる。
図示のチャネルはリセスされており、したがって有効チャネル長が少々長くなっているが、２次元的には領域（area）を増加させずにセル領域（area）を増加させているのでセル領域には問題がない。また、ゲート電極が自己整合形態になっており、その結果集積度を改善させている。この素子はチャネルが単純にリセスされているから、制御電極がチャネル領域を制御する能力が既存の平面チャネル素子構造に比べて下がり、したがって、書き込み消去特性を低下させている。
【００１０】
リセスされたチャネルを作るために単にチャネルをエッチングし、かつ浮遊電極無しのゲート電極を作ることで製造した素子をＤＲＡＭセル技術に適用したケースがSamsung Electronics Co.によって２００３年に提案された（J.Y.Kim et al.,“The breakthrough in data retention time of DRAM usingrecess-channel-array transistor(RCAT) for 88nm feature size and beyond, ”in Proc.Symp.on VLSI Tech., p.11, 2003）。
この素子はチャネルのリセス深さを深くすることができ、有効チャネル長が長くなってショートチャネル効果を大きく抑制することができる。しかしながら、有効チャネル長が長いため、素子のチャネル幅が集積密度増加のために減少すると、素子の電流駆動能力が著しく下がるという欠点がある。
また、この素子は、素子のサイズが小さくなるにつれて素子の幅が小さくなり、その際にリセス領域の底部の形状が不均一になって、結果的にスレッショルド電圧の不均一性を増大させるという欠点がある。
【００１１】
加えて、リセスされたチャネル領域にはチャネル長さの方向に２つのコーナ（又は丸い底部）が明確に出現し、これらのコーナ周辺（又は底部周辺）のチャネルドーピング濃度が少し変化しても、スレッショルド電圧が大きく変化するという欠点がある。この素子では、通常リセスされたチャネル領域だけドーピングを高め、この場合は、勿論ドーピング濃度がコーナ領域（又は底部）のスレッショルド電圧に影響を与える。このようにして、基板（又はボディ）バイアスを有するスレッショルド電圧の感度が増大する。
また、リセスされたチャネルのリセス幅が素子縮小化によって小さくなると、素子のＩ−Ｖ特性が大きく悪化するという欠点がある。例えば、一般的にリセスされたチャネル素子はチャネルの構造が凹状（concave）であるから、生じるバックバイアス（back-bias）効果が深刻で、マイナス（−）のバックバイアスに対してＮＭＯＳ素子はスレッショルド電圧が大きく増大する問題を持っている。
【課題を解決するための手段】
【００１２】
従って、本発明は上記した問題点を解決するためになされたものであり、その第１の目的はチャネルとゲート形態がサドル（Saddle）構造を有する高集積／高性能フラッシュメモリ素子を提供することである。
本発明の第２の目的は、縮小化特性に優れ、スレッショルド電圧の分布（distribution）を減らすことができ、書き込み／消去特性を改善することができるナノスケールのフラッシュメモリ素子の構造を提供することである。
本発明の第３の目的はゲート構造が自己整合形態からなり、高集積密度を実現することができるフラッシュメモリ素子の構造を提供する。
本発明の第４の目的は、縮小化特性と、書き込み／消去速度、既存のリセスされたチャネル素子が有する長所の改良ができ、更に、既存のフラッシュ構造の持つクロストークの問題、電流駆動能力の低下、リセスされたチャネルのコーナ領域（又は底部）でのスレッショルド電圧変化、リセスされたチャネルのコーナ領域での不純物濃度変化に対するスレッショルド電圧の高い感度の問題を解決できるフラッシュメモリ素子の構造を提供する。
【発明の効果】
【００１３】
以上説明したように、本発明はチャネル及びゲート構造がサドル構造を有し、既存の素子が持つ問題点を解決するフラッシュメモリ素子を実現することができる。
本発明によれば、サドル素子構造はリセスされたチャネル構造と三重−ゲート構造を持っているから、既存の二重／三重−ゲートが持つ長所とリセスされたチャネル構造が持っている長所を全て有している。これら長所に加えて、次のような追加の長所がある。
既存のバルクＦｉｎＦＥＴは、ゲート長さの２／３に対応するフィン（fin）ボディ幅が必要であるのに対して、本発明の構造はゲート長さと同じ、又はそれ以上のボディ幅を形成しても問題がなく、本発明が意図した長所が得られる。同様に、本発明の構造はボディを介した消去速度を速くし、制御電極のチャネルに対する制御能力を向上させることで、書き込み／消去特性を改善し、バックバイアスによるスレッショルド電圧の変化を減少させ、リセス領域の底部のコーナー形状の不均一及びリセスされたチャネル領域のコーナ部分での不純物濃度変化によって生じるスレッショルド電圧の変化を減らすことができる。
【００１４】
さらに、本発明の構造はリセスされたチャネルの表面及び側面にもチャネルが形成されているので、高電流駆動能力を有し、２次元チャネル領域を増加させることなく有効チャネル領域の増加によるフラッシュメモリ素子のスレッショルド電圧の分布（distribution）を減らすことができる。有効チャネル領域の増加によって、窒化膜やハイ−ｋ誘電体（high-k dielectrics）を蓄積ノードで活用する場合や、又はナノスケールのドット（dot）を浮遊蓄積ノードとして使用する場合に、スレッショルド電圧の分布を大きく減らすことができる。
加えて、ソース／ドレイン領域の深さを深くできるから、本発明の構造は、ソース及びドレイン領域を介した消去速度を、既存の平面チャネル構造に比べて大きく改善することができる。
【発明を実施するための最良の形態】
【００１５】
上記した目的を達成するための技術的思想として、本発明は、シリコン基板１であって、それと接続されその上に形成されたウォール型のシリコンボディを有するシリコン基板１；シリコン基板１とシリコンボディ２の表面に形成された第１絶縁膜３；第１絶縁膜３上に形成された窒化膜４；シリコンボディ２の表面高さまで到逹するように窒化膜４上に形成された要素絶縁用の第２絶縁膜５；シリコンボディ２の表面から所定の深さまでリセスされたチャネルとして使用される領域；必要であれば、その表面から所定の深さまでリセスされる第２絶縁膜５；シリコンボディ２のリセス幅及び深さより大きくエッチングされる第１絶縁膜３及び窒化膜４；シリコンボディ２のリセスされた領域の表面及び側面に形成されたトンネル（tunneling）絶縁膜７；形成された構造上に順に形成された電荷蓄積ノード８、電極間絶縁膜９及び制御電極１０；及びシリコンボディ２にある深さまで形成されたソース／ドレイン領域１１とゲート積層体の両側面に形成された絶縁膜スペーサ１３；を包含するフラッシュメモリ素子を提供する。
【００１６】
他の面では、本発明は、シリコン基板１上に基板と接続されたウォール型シリコンボディ２を形成し；シリコン基板１とシリコンボディ２の表面に第１絶縁膜３を形成し；第１絶縁膜３上に窒化膜４を形成し；窒化膜４上に、素子隔離のための第２絶縁膜５をシリコンボディ２の表面高に達するように形成し；シリコンボディ２の表面を、チャネルとして使用する領域を形成するために所定の深さまでリセスし、かつ、必要に応じて、第２絶縁膜５の表面を所定の深さまでリセスし；第１絶縁膜３と窒化膜４をシリコンボディ２のリセス幅又は深さより大きくエッチングし、シリコンボディ２のリセスされた表面及び側面にトンネル絶縁膜７を形成し；形成された構造に電荷蓄積ノード８、電極間絶縁膜９及び制御電極１０を順に形成し；制御電極１０の両側面にソース／ドレイン領域１１と絶縁膜スペーサ１３を順番に形成し；かつ形成された構造上に、必要に応じて珪化物層を形成し、次に絶縁膜、コンタクト（contact）ホール及び金属層を順に形成する、各ステップを包含するフラッシュメモリ素子の製造方法を提供する。
【実施例】
【００１７】
以下、本発明の実施例の構成及び作用を添付図面を参照して詳しく説明する。
図２は、本発明によるサドル構造を持つＭＯＳ素子を示した図面を示す。
図２Ｃは、図２ａのＡ−Ａ線でアクティブ領域に沿った断面図であり、図２ｄは、図２ａのＢ−Ｂ線でリセスされたチャネル領域に形成された制御電極を沿った断面図である。また、図２ｂに示した３次元素子構造は、金属配線及びソース／ドレイン接触領域を除外した重要部分のみを示している。
図２は、制御電極及びソース／ドレイン接触領域を形成した直後の構造を示し、以後のプロセスは既存のＣＭＯＳプロセス技術とほとんど同一である。図２ｂにおいて、領域１はシリコン基板であり、領域２はアクティブ領域が形成されるウォール型（Wall-type）シリコンボディである。ウォール型シリコンボディの厚さは３〜１００ｎｍの範囲で適切に選択される。
【００１８】
領域３は、第１酸化膜（あるいは絶縁膜）であり、その厚さは１〜２０ｎｍである。領域４は窒化膜であり、その厚さは与えられた技術水準に従って調節可能であり、１ｎｍ〜２００ｎｍの範囲内で変更可能である。領域５は、エレメント間の隔離のためのフィールド絶縁膜あるいは隔離絶縁膜に対応し、その厚さは５０〜１０００ｎｍ間で適切に選択される。
領域７は、リセスされたチャネルの露出した表面及び側面に形成されるトンネル絶縁膜であり、その厚さは１〜１５ｎｍである。領域８は、浮遊蓄積電極（あるいは電荷蓄積ノード）を示している。電荷蓄積ノードには、アモルファスシリコン、ポリシリコン、又はアモルファスＳｉＧｅ、又はポリＳｉＧｅのような導電体を用いることが可能であり、その厚さは１〜１００ｎｍであることが好ましい。領域８が導電性物質で造られている場合には、セルとセル間の絶縁（隔離）のために追加マスクを使用してセル間の導電性浮遊電極を隔離させるプロセスが必要であり、かつ領域８の浮遊蓄積電極をチャネルと制御電極が出会う領域に限定することができる。
【００１９】
浮遊蓄積電極は、自動的に隔離するナノ粒子形態のドット（dot）、又は窒化膜及びハイ−ｋ誘電体（high-k dielectric）のような多くのトラップを有する絶縁物から造ることができる。ナノ粒子は、例えば、シリコン、ＳｉＧｅ、金属、金属酸化物、合金（alloy）、シリコン酸化膜よりバンドギャップが小さい絶縁物質などから造ることができる。浮遊蓄積電極物質にナノスケールのドット（dot）が用いられるときは、各ドットの大きさは１〜５０ｎｍが好ましく、窒化膜のようなトラップを有する物質を用いるときには、その厚さは１〜５０ｎｍである。
本発明による構造では、リセスされたシリコン領域の表面だけでなく、側面にもチャネルが形成されるから、ナノスケールのドット（dot）、又はトラップ（trap）を有する絶縁物質をより広いチャネル表面に形成することができ、スレッショルド電圧の分布（distribution）を減らすことができる。領域９は電極間絶縁膜を示し、その適切な厚さは２〜３０ｎｍで、ハイ−ｋ誘電体（high-k dielectrics）から成り、酸化物を含んでいる。さらに、様々な積層酸化物又は誘電体で造ることもできる。
【００２０】
領域１０は、制御電極を示し、その厚さは２〜５００ｎｍであり、アモルファスシリコンまたはポリシリコン、アモルファスＳｉＧｅまたはポリＳｉＧｅ、などの多様な仕事関数（work function）を有する金属、珪化物（silicides）、又は上記物質の積層体を有する物質から造ることができる。図２に示す構造では、リセスされた領域の幅は、その上に形成された制御電極１０の幅と同一若しくは、若干差異があるようにすることができる。
図２（ａ）は、３次元図である（ｂ）の上側面（平面）を示している。図２（ａ）において、距離ｄ１は、エッチング除去部分をアクティブシリコンボディのリセス領域の幅よりも大きくして、絶縁膜とゲート積層体（stack）でリセスされたチャネルの両側面を囲わせるため、領域４の窒化膜を、そのリセスされたアクティブ領域の端部に対してエッチングすることで得られる距離である。この距離ｄ１は、０〜２００ｎｍの範囲である。
【００２１】
図２（ｃ）において、ｄ２はアクティブシリコン表面から上に突出したゲート積層体（stack）の高さを示している。更に、浮遊電極である領域８を除いたゲートを、同様に上に突出することもできる。突出高さの範囲は０〜５００ｎｍである。図２（ｃ）で、ｄ３はアクティブ領域の表面からリセスされた深さを示し、その深さの範囲は１０〜３００ｎｍである。
図２（ｄ）では、リセスされた領域のコーナはアプリケーション（application）により、角を付けても或いは丸くしてもよい。図２（ｄ）において、ｄ４は、領域４の窒化膜の厚さと関連した、チャネルの側面を囲む制御電極の幅を示している。その幅は３〜２００ｎｍである。図２（ｄ）において、ｄ５は、図２（ａ）で示したｄ１と基本的に同じ長さであり、リセスされたチャネルの側面が露出される距離を示している。場合によっては、その表面上の距離ｄ１より、リセスされたチャネルの深さ方向の側面チャネルの露出距離を更に長くすることができる。図２（ｂ）に示すような構造を形成した後、スペーサをゲート積層体（stack）周辺に形成してもよい。スペーサの幅は、図２（ａ）で示した浮遊蓄積ノードの幅より大きく形成することができる。そうすることで、後に続く絶縁膜形成後のコンタクトエッチングを実行するプロセスにおいて、蓄積電極がコンタクトホールに充填された金属層と短絡することを防止することができる。従って効果的に集積密度を高めることができる。
【００２２】
図３は、図２に示した構造を若干変形した構造を示している。図２との差異は、図３（ｂ）で右側に示した領域１０の断面である。図２に示した自己整合型ゲート構造を形成する時、領域３の絶縁膜及び領域４の窒化膜だけが図２（ａ）に示したリセスされたシリコンボディ領域の表面幅より広くエッチングされており、その後、絶縁膜及びゲート積層体（stack）を形成する。従って、隔離のためのフィールド絶縁膜でのリセス領域の幅は元々画成された大きさに比べて大きく変わらない。
しかしながら、図３に示した構造では、リセスされたシリコン領域における側面チャネルを形成するために、領域３の絶縁膜、領域５の隔離絶縁膜及び領域４の窒化膜をリセス幅より広くエッチングするプロセスが必要である。この場合、前もって画成されたゲート開口（open）幅（図３に示したｄ６の幅又は厚さと、その両方にある領域８と９の厚さの和）よりリセスされた領域の幅（図３に示したｄ７の幅又は厚さと、その両側にある領域８と９の厚さの和）が広くなる可能性があり、図３（ｂ）の右側に示したような断面が形成される。場合によっては、同様に、ｄ６を含むゲート積層体の幅がｄ７を含むゲート積層体の幅より広くなる可能性もある。
【００２３】
リセスされない領域２、３、４及び５の表面より上に形成された制御電極の幅もプロセス条件によって、リセス領域における幅と同程度に形成することができる。絶縁膜、蓄積電極及びアプリケーションフィールド（the application field）に関しては、図２における説明で言及されたことがそのまま図３にも適用される。図２及び図３において、領域２のウォール型シリコンボディに隣接する絶縁膜３と領域５の絶縁膜の間の領域４の窒化膜は、リセスされた領域に側面チャネルを明確に形成する時、他の領域に比べて選択的にエッチングされるため、その構造形成に役立つ。
図４は、図２及び３の構造と類似の構造を示している。図４では領域４の窒化膜が除かれている。図４の構造は、領域４の窒化膜を用いずに、図３に関連して述べた効果と同じ効果を提供する。図４に示す領域１０の制御電極においては、ｄ７で示したリセス領域の幅は、ｄ６で示した非リセス領域の幅よりも大きく形成されている。プロセス条件を修正することで、ｄ６をｄ７より更に広くすることもできる。リセスされたウォール型シリコンボディ領域２とリセスされた隔離酸化膜領域５を先に形成し、本発明の不可欠な要素部分であるリセスされたチャネルの側面にチャネルが形成されるように、その隔離絶縁膜領域５を更にエッチングする。このようにして、図３（ｂ）に示す構造を形成する。それ以外のすべての技術的な特徴は図２の構造について述べたものと同様である。
【００２４】
図５（ａ）は、図２と図３に示した構造において形成された多数のウォール型ボディ２を例示しており、互いに距離が近いボディの間と互いに遠いウォール型ボディの間の構造を制御電極に沿って切った断面の構造を示している。図５（ｂ）は、図２及び３の構造で、領域２のシリコンボディと絶縁膜３と窒化膜４とその周辺だけがエッチングされるエッチングと、シリコンボディの整合が完了したことを示している。すなわち、隔離酸化膜５を意図的にリセスしない場合を示している。シリコンボディ２間の間隔が近いときは、領域３と領域４をリセスするプロセスと後続する洗浄プロセスにおいて、領域５の離隔酸化膜の一部は両側から左右にエッチングされ、あたかもリセスされたかのように見える。
図５（ｂ）において、シリコンボディ間の距離が遠い場合、初期に形成された隔離酸化膜５の厚さは、殆どそのまま維持される。ウォール型ボディ間の距離は、最小ボディの幅（３ｎｍ）と同じか若しくはそれ以下にすることができ、かつボディ形成のプロセスを削減したり、又は物理的な配置における距離を変えることで、変更することができる。図５（ａ）と（ｂ）の左側部分に関しては、ボディ間の距離が近く、この場合シリコンボディ間に存在する隔離絶縁膜の厚さがボディ間の距離が遠い右側ボディ間に存在する絶縁膜の厚さより薄くなっていることが分かる。これは領域２のボディを適正な深さでリセスし、リセスされたチャネルの側面のチャネルを形成するためにボディ間に存在する絶縁膜をエッチングするプロセスにおいて生じる。
【００２５】
図６（ａ）は、図２（ａ）でウォール型シリコンボディ２の横に形成された領域４の窒化膜の中心に沿った断面図であり、図６（ｂ）は、隔離絶縁膜上の制御電極に沿った横断面図である。図６（ｂ）では領域４の窒化膜のリセス幅は、選択的にエッチングを行うことで、シリコンボディや隔離酸化膜のリセス幅よりも広く形成されているので、リセスされた窒化膜の領域における制御電極の幅がより広く形成されている。ここで領域４の窒化膜の幅が適切に調節されると、ボイド（void）を発生させることなく、リセスされた領域の制御電極を形成することができる。
図６（ｃ）の場合、領域５の隔離絶縁膜においてエッチングすべき窒化膜が存在しないから、リセスされた隔離絶縁膜内に形成されたゲート積層体（浮遊蓄積ノード、電極間絶縁膜、制御電極を含む）の幅はボディ表面上に形成された制御電極の幅とほとんど同じである。プロセス条件によっては、シリコンボディ表面に形成されたゲート積層体の幅を広く又は狭くすることができる。図６（ｂ）と（ｃ）における領域１３のスペーサは破線形態で表示されており、これは制御ゲート電極を形成した後に形成される。適切なスペーサの幅は、図６（ａ）に示した領域８の蓄積ノードを充分に覆うことができる幅である。
【００２６】
図７（ａ）及び（ｂ）は、図３及び図４に示した隔離絶縁領域で制御電極を横断する断面図である。図７（ａ）及び７（ｂ）は図３に対応し、図７（ｃ）と７（ｄ）は、図４に対応する。図３及び４の説明で述べたように、チャネルはリセスされたシリコンボディの両側及び表面に形成されている。側面のチャネルはリセスされたシリコンボディの表面に沿って形成され、その幅は絶縁膜３と窒化膜４と隔離絶縁膜５を部分的にエッチングすることにより決定される。従って、シリコンボディ領域の表面下のエレメント隔離領域は既に画成したリセス幅より広くなる。このため、図７（ｂ）及び（ｄ）のような構造が形成される。プロセス条件を変化することで、表面の下や上でゲート積層体の幅を調節できることが理解されよう。
図８は、図２の構造で制御電極とシリコンボディが互いに出合う地点で制御電極に沿ったウォール型シリコンボディの構造の断面図である。領域２のリセスされたシリコンボディの表面に沿って形成されるコーナーを丸くする。これにより、制御電極に電界の集中が発生することを防ぎ、それによって素子の信頼性を改善し、またコーナーに沿って形成される寄生チャネルを除去して漏洩電流を減少させることができる。
図８（ｂ）では、リセスされたシリコンチャネル領域のコーナーが丸くなっており、また、ボディの抵抗を減らすために、ボディが領域１の基板に向かうにつれ徐々に広くなっている。図８（ｃ）においては、リセスされたシリコンボディのコーナーが丸く形成されており、領域２のシリコンボディは、側面チャネルを含むチャネルの辺りではほとんど垂直のボディを維持しつつその下方に向かって徐々に広くなっている。
【００２７】
図９は、本発明に関する素子構造の製造方法の一実施例を示しており、素子実現のためのより良好な理解のために呈示したものである。図９は、シリコンボディにおけるチャネルが形成され、そのＳＴＩ（shallow Trench Isolation：浅い溝状隔離体）形状の素子隔離体が形成され、表面が平面にされた後に実行される最重要プロセスステップを示している。この場合、この方法はシリコンボディの表面上に酸化物が形成された状態で実行される。
図９ａは、隔離プロセス後平面化された状態を示している。図９ｂではゲート開口（open）のために領域６の窒化膜を形成し、ゲートオープンマスクを利用して窒化膜６を取り除いた後に得られる構造示している。必要であれば、領域６の窒化膜上にフォトレジストが残っている状態でプロセスを実行することができる。図９（ｃ）は、画成されたゲートオープンマスクを利用して素子隔離のための領域５の絶縁膜の一部をエッチングした場合が示されている。
【００２８】
続いて、図９（ｄ）に示すように、領域２のシリコンボディに同じマスクを使用して適切な深さでエッチングする。リセスされたシリコン表面を保護するための犠牲（sacrifical）酸化膜を形成した後に、後続のステップを実行することができる。図９（ｅ）に示すように、リセスされた窒化膜がシリコンボディ領域のリセス幅及び深さよりも広く且つ深く形成されることで、窒化膜は時間調節を行いながら適切にエッチングされる。
このステップにおいて、領域６の窒化膜は、領域４の窒化膜と共に与えられたプロセス条件によってエッチング可能である。図９（ｄ）に示すように、エッチングされたシリコンボディ領域と隔離絶縁膜の間に残っている窒化膜領域４は両側からエッチングできるから、領域４の窒化膜の厚さの約１／２がエッチングされたときに、完全にその窒化膜を取り除くことができる。リセスされたシリコンボディの両側に露出されるチャネル幅を調節するために、窒化膜４のエッチングを調節することができる。
このステップで、領域６の窒化膜も同時に一部除去されるので、シリコン表面上側に形成されるゲート積層体の幅がリセスされたシリコン領域に形成されたものより広くなる可能性がある。リセスされた領域上のゲート積層体の幅とリセスされた領域内のゲート積層体の幅をほぼ同一に維持するために、領域６は選択的にエッチングした他の物質を備えた物質、又は除去が容易な物質又は物質の積層体（stack）（即ち、２又はそれ以上の層構造）で造ることができる。
【００２９】
例えば、選択性の問題を有する領域６の窒化膜の代わりに、ポリシリコン又はアモルファスシリコンが形成され、かつその表面が酸化され、かつその状態で、図９（ｂ）から図９（ｅ）に示したプロセスが適切なエッチング選択性を保証する範囲内でゲートオープンマスクを使用して実行可能である。また、図９ｂから９ｅに示すプロセスで、領域５の絶縁膜、領域４の窒化膜、領域２のシリコンボディを種々の順序でエッチングし得ることが理解されよう。図９（ｅ）において、領域４が適切な厚さでエッチングされ、領域４の下方にある領域３の絶縁膜がエッチングされるとき、リセスされたシリコンボディ領域の表面と側面が露出される。
このとき、適切な洗浄（cleaning）プロセス又は水素アニーリングプロセスが選択的に実施され、領域７のトンネル絶縁膜（the tunneling insulating film）が形成される。それから、領域８の浮遊蓄積ノードが形成され、領域９の電極間絶縁膜が形成されて、図７（ｆ）に示すような構造が得られる。この浮遊蓄積ノードは、ポリシリコンまたはアモルファスシリコン、ポリＳｉＧｅ又はアモルファスＳｉＧｅ、電荷をトラップ（trap）できる多様なハイ−ｋ誘電体（high-k dielectrics）、窒化膜、導電性や非導電性のナノスケール（５０ｎｍ未満）のドットで造ることができる。領域９の電極間絶縁膜は種々の絶縁膜又は絶縁膜の組合せ（例えば、酸化膜−窒化膜−酸化膜）で造られる。
【００３０】
図９（ｇ）は、堆積され平面化された制御電極物質を示している。図９（ｈ）は、領域６の窒化膜が選択的に取り除かれていることを示している。以後のプロセスにはスペーサ形成、（必要な場合は）珪化物形成、絶縁膜形成、接点（コンタクト）形成及び金属配線などが含まれ、これらは既存のプロセスと類似した方法で実行される。図９に示した実施例において、チャネルドーピングは、図９（ａ）又は図９（ｄ）に示したプロセスの後に実行することができる。図９（ｄ）に示したプロセスの後にチャネルドーピングをすると、リセスされた領域にだけ選択的にチャネルドーピングを行うことができる。望ましくはソース／ドレインドーピングは図９（ｈ）に示したプロセスの後に行う。場合によっては、図９の（ａ）に示したように、領域２のシリコンボディ全体にソース／ドレインドーピングのためにイオン注入を行い、チャネルとして働く領域を選択的にエッチングし、それによって互いに隔離されたソース／ドレイン領域を形成することができる。
図９（ｈ）に示すプロセスに続いて、絶縁膜スペーサは厚さ５〜２００ｎｍに形成可能である。コンタクトホールと金属相互接続を形成するときに、領域８と金属が互いに短絡しないように、スペーサ物質が図２（ａ）に示された制御電極周辺の領域８を完全に覆うことが好ましい。スペーサは異なる特性を有する二層又はそれ以上の絶縁膜の積層体（stack）で形成することができる（例えば、酸化膜の上に窒化膜を積層して形成されたスペーサ）。図９に示す構造では、領域６の窒化膜が自己整合型ゲート積層体（stack）を造るために使用され、かつエッチング選択性を有する他の物質も使用可能である。
【００３１】
図１０は、図９（ａ）に示した構造に代替できる構造を示している。ＳＴＩエレメント隔離領域は領域４の窒化膜を使用して形成され、かつそれから図９に類似した製造プロセスが実行される。
図１１は、図９（ａ）に示した構造のシリコンボディの表面上に薄い酸化膜を形成し、それから図９に類似したプロセスを実行して得られた構造を示している。例えば、図１１（ａ）に示した構造は、図１０（ａ）に示した領域５の絶縁膜をシリコン表面付近まで選択的にエッチングし、領域４の窒化膜をシリコンボディ表面付近まで選択的に取り除くことで得られる。
図１２は、図９（ａ）で示す構造を形成するための一つの方法を示している。領域１のシリコン基板上に領域１２の絶縁膜を形成した後、アクティブボディを画成するためのマスクを用いて絶縁膜を除去し、シリコン基板を図１２（ａ）に示すような５００ｎｍ未満の適切な厚みにエッチングして、領域２のウォール型シリコンボディを形成する。同様に、シリコンボディの幅を減らすためのプロセスを追加して実行することができ、またボディの側面を改善するアニーリングプロセスも実行することができる。
その後、絶縁膜を完全に取り除き、次に、１ｎｍ超の厚さの領域３の絶縁膜を形成してその上に領域４の窒化膜を形成する。それから厚い絶縁膜を形成し、平面化して、図１２ｂで示すように領域５の隔離酸化膜を形成する。図１２の説明で述べたものを含む適切な平面化プロセスによって、図１２（ｃ）に示す構造が得られる。
【００３２】
図１３は、図４に示す構造の製造において、シリコンボディを形成する一つの方法を示している。領域１のシリコン基板上に領域１２の絶縁膜を形成した後、アクティブボディを画成するためのマスクを使って絶縁膜を取り除く。それから、図１３（ａ）に示すようにシリコン基板を５００ｎｍ未満の適切な深さにエッチングして、領域２のウォール型シリコンボディを形成する。シリコンボディの幅を減らすためのプロセスを追加して実行することができ、またボディの側面を改善するアニーリングプロセスも実行することができる。絶縁膜を完全に取り除き、それから領域３の絶縁膜を１ｎｍ超の厚さに形成し、その上に領域４の窒化膜を形成する。それから厚い絶縁膜を形成し、平面化し、それによって、図１３ｂに示すように領域５の隔離酸化膜を形成する。
図１４は、図４に示す構造の製造において、シリコンボディを形成する一つの方法を示している。領域１のシリコン基板上に５００ｎｍ未満の厚さの領域５の絶縁膜を形成し、領域２のシリコンボディが形成される部分をエッチングして基板を露出させる。露出したシリコン部分には良質のシリコンエピタキシャル層を成長させるための表面処理がなされる。この場合、酸化膜の上に形成されるシリコンは平面化（planarization）によって取り除かれる。
【産業上の利用可能性】
【００３３】
以上で述べたように、本発明は、サドル（Saddle）構造を有するナノスケールのフラッシュメモリ素子及びその製造方法に関する。より詳しくは、ＭＯＳをベースとするフラッシュメモリ素子の縮小化特性と性能を改善するための新規な構造を有する高集積／高性能フラッシュメモリ素子に関し、産業上利用可能である。
【図面の簡単な説明】
【００３４】
【図１】先行技術によるリセスされたチャネル自己整合型フラッシュメモリ素子の構造を示す。
【図２】本発明によるサドル型フラッシュメモリ素子の構造を示している。（ａ）上面図、（ｂ）３次元斜視図、（ｃ）Ａ−Ａ断面図、（ｄ）Ｂ−Ｂ断面図を示す。
【図３】本発明の変更された形態によるフラッシュメモリ素子の構造を示している。（ａ）上面図、（ｂ）３次元斜視図、（ｃ）Ａ−Ａ断面図、（ｄ）Ｂ−Ｂ断面図を示す。
【図４】本発明の変更された形態によるフラッシュメモリ素子の構造を示しており、（ａ）平面図、（ｂ）３次元斜視図、（ｃ）Ａ−Ａ断面図、（ｄ）Ｂ−Ｂ断面図を示す。
【図５】図２に示した制御電極方向でみた断面である。
【図６】図６は、図２に図示した制御電極の横断面図を示し、（ａ）上面図、（ｂ）Ａ−Ａ断面図、（ｃ）Ｂ−Ｂ断面図を示した図面を示す。
【図７】図３と図４に示した隔離絶縁膜領域での制御電極の横断面図であって、（ａ）図２に示す構造の上面図、（ｂ）Ａ−Ａ断面図、（ｃ）Ｃ−Ｃ断面図を示す。
【図８】図８ａないし図８ｃは、図２に示した構造でのリセスされたチャネル領域の表面と側面間で丸く形成されたコーナ断面図である。
【図９】図９ａないし図９ｈは、図２の構造を形成するためのプロセスの第１実施例を示す。
【図１０】図１０は、図９のプロセスの（ａ）、（ｂ）ステップを変化させた、図２の構造を形成するためのプロセスを示した第２実施例を示す。
【図１１】図１１は、図９のプロセスの（ａ）、（ｂ）ステップを変化させた、図２の構造を形成するためのプロセスのステップを示す。
【図１２】図１２ａないし図１２ｃは、本発明のボディ構造を形成するための領域１、２、５を形成するためのプロセスを示す第１実施例を示す。
【図１３】図１３ａ及び図１３ｂは、本発明のボディ構造を形成するための領域１、２、５を形成するためのプロセスの第２実施例を示す。
【図１４】図１４ａ及び図１４ｂは、本発明のボディ構造を形成するための領域１、２、５を形成するためのプロセスの第３実施例を示す。
【符号の説明】
【００３５】
１  ：  シリコン基板
２  ：  ウォール型（Wall-type）シリコンボディ
３  ：  第１絶縁膜
４  ：  第１窒化膜
５  ：  第２絶縁膜（フィールド絶縁膜または隔離絶縁膜）
６  ：  第２窒化膜
７  ：  トンネル絶縁膜
８  ：  電荷蓄積ノード（または浮遊蓄積ノード）
９  ：  電極間（又は制御）絶縁膜
１０  ：  制御電極
１１  ：  ソース／ドレイン領域
１２  ：  第３絶縁膜
１３  ：  絶縁膜スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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2008523611.tif 000018