(57)【要約】  基板及び２以上のエピタキシャル層を含んだSiCショットキーバリアダイオード（SBD）が提供され、該エピタキシャル層は少なくとも薄い低濃度にドーピングされたN型頂部エピタキシャル層、及び最高位のエピタキシャル層が配置されるN型エピタキシャル層を有している。多数のエピタキシャル層がダイオードの阻止電圧を支え、該多数のエピタキシャル層の各々が阻止電圧の大部分を支える。少なくとも頂部の２つのエピタキシャル層の厚さ及びドーパント濃度を最適化することによって、結果的に順方向電圧及びオン抵抗への影響を低く維持しつつ静電容量及びスイッチング損失が低減する。代替案として、SBDは連続的に濃淡がつけられたN型ドーピング領域を有し、かかるドーピングは領域の頂部における低ドーパント濃度から底部における高ドーパント濃度に向けて変化している。
2008507139.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
高濃度にドーピングされたN型炭化ケイ素（SiC）基板と、
前記基板上に設けられた第１ドーパント濃度を有するN型SiC第１エピタキシャル層と、
前記第１エピタキシャル層上に設けられた低濃度にドーピングされた第２ドーパント濃度を有するN型SiC第２エピタキシャル層と、を有し、
前記第２ドーパント濃度は前記第１ドーパント濃度よりも低く、
前記第１エピタキシャル層及び前記第２エピタキシャル層は各々半導体デバイスの阻止電圧の大部分を支えていることを特徴とする半導体デバイス。
【請求項２】
前記第２エピタキシャル層は前記第１エピタキシャル層よりも薄いことを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記第１エピタキシャル層は第１厚さを有し、前記第２エピタキシャル層は第２厚さを有し、前記第１厚さ対第２厚さの厚さ比は少なくとも約2:1であることを特徴とする請求項１に記載の半導体デバイス。
【請求項４】
前記厚さ比は約2 : 1と約5:1との間にあることを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
前記厚さ比は少なくとも約5:1であることを特徴とする請求項３に記載の半導体デバイス。
【請求項６】
前記第１ドーパント濃度対前記第２ドーパント濃度のドーパント比は1:1より大きいことを特徴とする請求項１に記載の半導体デバイス。
【請求項７】
前記ドーパント比は約2:1と約6:1との間にあることを特徴とする請求項６に記載の半導体デバイス。
【請求項８】
前記ドーパント比は少なくとも約6:1であることを特徴とする請求項６に記載の半導体デバイス。
【請求項９】
前記半導体デバイスはショットキーバリアダイオード、接合障壁がコントロールされたショットキ（JBS）ダイオード、PNダイオード、接合電界効果トランジスタ（JFET）、金属酸化膜半導体電界効果トランジスタ（MOSFET）、及び静電誘導トランジスタ（SIT）からなるグループから選択されることを特徴とする請求項１に記載の半導体デバイス。
【請求項１０】
前記半導体デバイスは更に前記第２エピタキシャル層上に設けられたショットキーコンタクト層を有することを特徴とする請求項１に記載の半導体デバイス。
【請求項１１】
前記第１エピタキシャル層及び前記第２エピタキシャル層のドーパントレベル及び厚さ寸法は前記半導体デバイスの静電容量及びスイッチング損失の低減が促進され、前記半導体デバイスの順方向電圧及びオン抵抗の最小の効果が促進されるように選択されることを特徴とする請求項１に記載の半導体デバイス。
【請求項１２】
半導体デバイスであって、
高濃度にドーピングされたN型SiC基板と、
前記基板上に設けられた第１ドーパント濃度を有するN型SiC底部エピタキシャル層と、
それらのうちの一つの層は上方層であり、一つの層は下方層であり、前記上方層は前記基板から最も遠くに位置する中間部エピタキシャル層であって前記下方層は前記基板上に設けられた中間部エピタキシャル層であり、前記基板よりも上位に位置する１以上のN型SiC中間部エピタキシャル層と、
前記１以上の中間部層の前記上方層上に設けられた第２ドーパント濃度を有するN型SiC頂部エピタキシャル層と、を有し、
少なくとも２つのエピタキシャル層は各々前記半導体デバイスの阻止電圧の大部分を支え、
前記第２ドーパント濃度は前記第１ドーパント濃度よりも低く且つ前記１以上の中間部エピタキシャル層のドーパント濃度よりも低いことを特徴とする半導体デバイス。
【請求項１３】
前記第１ドーパント濃度対前記第２ドーパント濃度のドーパント比は1:1よりも大きいことを特徴とする請求項１２に記載の半導体デバイス。
【請求項１４】
前記ドーパント比は約2: 1と約6:1との間にあることを特徴とする請求項１３に記載の半導体デバイス。
【請求項１５】
前記ドーパント比は少なくとも約6:1であることを特徴とする請求項１３に記載の半導体デバイス。
【請求項１６】
前記半導体デバイスはショットキーバリアダイオード、JBSダイオード、PN ダイオード、JFET、MOSFET、及びSITからなるグループから選択されることを特徴とする請求項１２に記載の半導体デバイス。
【請求項１７】
前記半導体デバイスは更に前記頂部エピタキシャル層上に設けられたショットキーコンタクト層を有することを特徴とする請求項１２に記載の半導体デバイス。
【請求項１８】
前記エピタキシャル層のドーパントレベル及び厚さ寸法は前記半導体デバイスの静電容量及びスイッチング損失の低減を促進し、且つ前記半導体デバイスの順方向電圧及びオン抵抗の最小の効果を促進するように選択されることを特徴とする請求項１２に記載の半導体デバイス。
【請求項１９】
前記第１ドーパント濃度は前記１以上の中間部エピタキシャル層の前記ドーパント濃度の各々のドーパント濃度よりも高いことを特徴とする請求項１２に記載の半導体デバイス。
【請求項２０】
前記１以上の中間部エピタキシャル層の前記ドーパント濃度は前記基板からの距離に応じて変化し、第１中間部エピタキシャル層は第２中間部エピタキシャル層よりも前記基板からの距離が大である場合は、前記第１中間部エピタキシャル層は前記第２中間部エピタキシャル層よりもよりドーパント濃度が低濃度であることを特徴とする請求項１９に記載の半導体デバイス。
【請求項２１】
半導体デバイスであって、
高濃度にドーピングされたN型SiC基板と、
前記基板上に設けられた前記基板からの距離に応じて変化する連続的に濃淡がつけられたドーパント濃度を有するN型SiCエピタキシャル層と、を有し、
前記ドーパント濃度は前記基板からの最も遠い距離における最低濃度から前記基板に最も近い距離における最高濃度まで変化することを特徴とする半導体デバイス。
【請求項２２】
前記ドーパント濃度は前記最低濃度から前記最高濃度までリニアに変化することを特徴とする請求項２１に記載の半導体デバイス。
【請求項２３】
前記ドーパント濃度は前記最低濃度から前記最高濃度までノンリニアに変化することを特徴とする請求項２１に記載の半導体デバイス。
【請求項２４】
前記ドーパント濃度は前記基板からの距離の二乗に反比例して変化することを特徴とする請求項２１に記載の半導体デバイス。
【請求項２５】
前記最高濃度対前記最低濃度のドーパント比は1:1よりも大きいことを特徴とする請求項２１に記載の半導体デバイス。
【請求項２６】
前記ドーパント比は約2: 1と約6:1との間にあることを特徴とする請求項２５に記載の半導体デバイス。
【請求項２７】
前記ドーパント比は少なくとも約6:1であることを特徴とする請求項２５に記載の半導体デバイス。
【請求項２８】
半導体デバイスの製造方法であって、前記方法は、
高濃度にドーピングされたN型SiC基板を準備するステップと、
前記基板上に第１ドーパント濃度を有するN型SiC第１層をエピタキシャル状に成長せしめるステップと、
前記第１層上に低濃度にドーピングされた第２ドーパント濃度を有するN型SiC第２層をエピタキシャル状に成長せしめるステップと、を有し、
前記第２ドーパント濃度は前記第１ドーパント濃度よりも低濃度であり、
前記第１層及び前記第２層は各々前記半導体デバイスの阻止電圧の大部分を支えることを特徴とする方法。
【請求項２９】
前記第２層は前記第１層よりも薄いことを特徴とする請求項２８に記載の方法。
【請求項３０】
前記第１層は第１厚さを有し、前記第２層は第２厚さを有し、前記第１厚さ対前記第２厚さの厚さ比は少なくとも約2:1であることを特徴とする請求項２８に記載の方法。
【請求項３１】
前記厚さ比は約2: 1と約5:1との間であることを特徴とする請求項３０に記載の方法。
【請求項３２】
前記厚さ比は少なくとも約5:1であることを特徴とする請求項３０に記載の方法。
【請求項３３】
前記第１ドーパント濃度対前記第２ドーパント濃度のドーパント比は1:1よりも大であることを特徴とする請求項２８に記載の方法。
【請求項３４】
前記ドーパント比は約2: 1と約6:1との間であることを特徴とする請求項３３に記載の方法。
【請求項３５】
前記ドーパント比は少なくとも約6:1であることを特徴とする請求項３３に記載の方法。
【請求項３６】
前記半導体デバイスはショットキーバリアダイオード、JBSダイオード、PNダイオード、JFET ダイオード、MOSFET、及びSITからなるグループから選択されることを特徴とする請求項２８に記載の方法。
【請求項３７】
前記方法は更に前記第２層上にショットキーコンタクト層を設けるステップを有することを特徴とする請求項２８に記載の方法。
【請求項３８】
前記第１層及び前記第２層のドーパントレベル及び厚さ寸法は前記半導体デバイスの静電容量及びスイッチング損失の低減が促進され、且つ前記半導体デバイスのオン抵抗の順方向電圧の最小の効果が促進されるように選択されることを特徴とする請求項２８に記載の方法。
【請求項３９】
前記第１層及び前記第２層は、単一のエピタキシャル成長ステップでエピタキシャル状に成長せしめられることを特徴とする請求項２８に記載の方法。
【請求項４０】
半導体デバイスの製造方法であって、前記方法は、
高濃度にドーピングされたN型SiC基板を提供するステップと、
前記基板上に第１ドーパント濃度を有するN型SiC底部層をエピタキシャル状に成長せしめるステップと、
それらのうちの一つの層が上方層であって一つの層が下方層であり、前記上方層は前記基板から最も遠くに位置する中間部層であって前記下方層は前記基板上に設けられ、前記基板よりも上位に位置するように１以上のN型SiC中間部層をエピタキシャル状に成長せしめるステップと、
前記１以上の中間部層の前記上方層上に第２ドーパント濃度を有するN型SiC頂部層をエピタキシャル状に成長せしめるステップと、を有し、
少なくとも２つのエピタキシャル状に成長せしめられた層は各々前記半導体デバイスの阻止電圧の大部分を支え、
前記第２ドーパント濃度は前記第１ドーパント濃度よりも低濃度であって且つ前記１以上の中間部層のドーパント濃度よりも低濃度であることを特徴とする方法。
【請求項４１】
前記第１ドーパント濃度対前記第２ドーパント濃度のドーパント比は1:1よりも大であることを特徴とする請求項４０に記載の方法。
【請求項４２】
前記ドーパント比は約2:1と約6:1との間にあることを特徴とする請求項４１に記載の方法。
【請求項４３】
前記ドーパント比は少なくとも約6:1であることを特徴とする請求項４１に記載の方法。
【請求項４４】
前記半導体デバイスはショットキーバリアダイオード、JBSダイオード、PN ダイオード、JFETダイオード、MOSFET、及びSITからなるグループから選択されることを特徴とする請求項４０に記載の方法。
【請求項４５】
前記方法は更にショットキーコンタクト層を前記頂部層上に設けるステップを有することを特徴とする請求項４０に記載の方法。
【請求項４６】
前記エピタキシャル状に成長せしめられた層のドーパントレベル及び厚さ寸法は 前記半導体デバイスの静電容量及びスイッチング損失の低減を促進するように且つ前記半導体デバイスのオン抵抗の順方向電圧の最小の効果を促進するように選択されることを特徴とする請求項４０に記載の方法。
【請求項４７】
少なくとも２つの前記エピタキシャル状に成長せしめられる層は単一のエピタキシャル成長ステップにおいて成長せしめられることを特徴とする請求項４０に記載の方法。
【請求項４８】
前記第１ドーパント濃度は前記１以上の中間部層の前記ドーパント濃度の各々のドーパント濃度よりも大であることを特徴とする請求項４０に記載の方法。
【請求項４９】
前記１以上の中間部層の前記ドーパント濃度は前記基板からの距離に応じて変化し、第１中間部層が第２中間部層よりも前記基板からの距離が最大である場合は、前記第１中間部層は前記第２中間部層よりもより低いドーパント濃度を有することを特徴とする請求項４８に記載の方法。
【請求項５０】
半導体デバイスの製造方法であって、前記方法は、
高濃度にドーピングされたN型SiC基板を提供するステップと、
前記基板上に前記基板からの距離に応じて変化する連続的に濃淡がつけられたドーパント濃度を有するN型SiC層をエピタキシャル状に成長せしめるステップと、を有し、
前記ドーパント濃度は前記基板から最も遠い距離における最低濃度から前記基板に最も近い距離における最高濃度まで変化することを特徴とする方法。
【請求項５１】
前記ドーパント濃度は前記最低濃度から前記最高濃度までリニアに変化することを特徴とする請求項５０に記載の方法。
【請求項５２】
前記ドーパント濃度は前記最低濃度から前記最高濃度までノンリニアに変化することを特徴とする請求項５０に記載の方法。
【請求項５３】
前記ドーパント濃度は前記基板からの距離の二乗に反比例して変化することを特徴とする請求項５０に記載の方法。
【請求項５４】
前記最高濃度対前記最低濃度のドーパント比は1:1より大であることを特徴とする請求項５０に記載の方法。
【請求項５５】
前記ドーパント比は約2:1と約6:1との間にあることを特徴とする請求項５４に記載の方法。
【請求項５６】
前記ドーパント比は少なくとも約6:1であることを特徴とする請求項５５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概してダイオードの構造及び製造に関し、特に炭化ケイ素ショットキーバリアダイオードの構造及び製造に関する。
【背景技術】
【０００２】
炭化ケイ素（SiC）は、その優れた材料特性ゆえに電源デバイス用としては魅力的な半導体材料である。臨界電界強度が高いので低オン抵抗（Ron）のユニポーラデバイスにはSiCが有利である。600Vより大きな定格のSiCショットキーバリアダイオード（SBD）が良く知られるようになってきた。従来のシリコンPiNダイオードより優れたこれらの高電圧（HV）SBDによって提供される利点には、最小の逆回復損失が含まれている。これらのHVSBDにとって、少数蓄積電荷損失はない。すなわち、ほとんどの損失はSBDの電気容量の充電によるものである。HVSBDによって提供される他の利点には高い接合部温度定格、並びに並列接続を容易にする低い順方向電圧（Vf）及び正の温度係数が含まれる。従ってSiCのSBDは高周波用途として魅力的であり、かかる高周波は一般的に100KHzよりも高い。これらの用途においては、スイッチング損失が大半を占めている。総スイッチング損失は「周波数×Esw」に比例するので、Eswを低減することに興味が注がれている。なお、ここでEswはスイッチングエネルギ損失である。Eswの低減は、例えば、容量性荷電（Qc）やピーク逆回復電流（Irrmax）を減らすことによって可能となる。
【０００３】
従来のSiCのSBDは単一のエピタキシャル層を使用して阻止電圧を支えていた。かかる単一のエピタキシャル層のドーピング及び厚さは絶縁破壊電圧の定格及び最良のRon値に基づいて選択される。従って、選択された絶縁破壊電圧においてドーピングはほぼ一定となり、SBDの静電容量はドーピング濃度に依存する。例えば、従来の逆バイアスのケースにおいては、より高濃度のドーピング濃度はより薄い空乏層を意味し、その結果ダイオードの静電容量は増加する。かかる従来の設計は、特に低い逆電圧において、結果的に高い静電容量となる。高い静電容量は結果的に比較的高いQc及びIrrmaxとなり、よってスイッチング損失が増大する。従来のSiCのSBDには、例えば、米国ノースカロライナ州ダラムのクリー社（Cree Inc.）によって提供されている4A/600VのSiCのSBD（CSD04060）が含まれる。
【０００４】
図1に示されるように、従来のSiCのSBD100構造はN+（高濃度にドーピングされた）SiC基板102、基板102上に設けられた単一のN型エピタキシャル層104、及びエピタキシャル層104上に設けられた金属ショットキーコンタクト106を有している。図2において、２つのエピタキシャル層を有する従来のSBD200はN+SiC基板202、基板202上に設けられたN+SiCエピタキシャル層204、N+エピタキシャル層204上に設けられたN型SiCエピタキシャル層206、及びN型エピタキシャル層206上に設けられたショットキーコンタクト208を有するように図示されている。図1及び2において、ほとんど全ての阻止電圧は最高位のNエピタキシャル層によって支えられている。N型エピタキシャル層206の下部に位置するN+エピタキシャル層204は大きくない程度の電圧を支えており、これは一般的には電界が基板に到達するのを防止するために使用されている。
【０００５】
これらの場合においては（図1及び2）、逆回復損失はドーピング濃度及び最高位のN型エピタキシャル層104（図1）、206（図2）の厚さによって定まる。静電容量及びQcは頂部エピタキシャル層のドーピング濃度を低減するか、若しくは頂部エピタキシャル層のドーピング及び厚さを調整することによって減少することが可能である。これらの変更によってQc及びIrrmaxを低減することが可能であり、よってダイオード及び関連するスイッチにおけるスイッチング損失が減少する。より低濃度の表面ドーピングもまた漏れ電流を低減する。しかしながら、従来のSiCのSBDの頂部エピタキシャル層へのかかる調整はオン抵抗（Ron）及び順方向電圧（Vf）を増大し、更に脆弱な絶縁破壊（すなわち、低い非減衰の誘導スイッチング（UIS）性能）を生じる。
【０００６】
上記のことから、結果的なRon及びVfへの小さな影響のみでSiCのSBD構造を改良して静電容量やスイッチング損失を低減するニーズは依然として存在している。
【発明の開示】
【０００７】
半導体デバイスの１つのアスペクトによって従来技術の欠点が克服され更なる利点が提供される。該半導体デバイスは、例えば、高濃度にドーピングされたN型SiC基板と、前記基板上に設けられた第１ドーパント濃度を有するN型SiC第１エピタキシャル層と、前記第１エピタキシャル層上に設けられた低濃度にドーピングされた第２ドーパント濃度を有するN型SiC第２エピタキシャル層と、とを有している。前記第２ドーパント濃度は前記第１ドーパント濃度よりも低い。前記第１エピタキシャル層及び前記第２エピタキシャル層は各々半導体デバイスの阻止電圧の大部分を支えている。一例として、半導体デバイスはショットキーバリアダイオードである。
【０００８】
本発明の更なるアスペクトによって提供される半導体デバイスは、例えば、高濃度にドーピングされたN型SiC基板と、前記基板上に設けられた第１ドーパント濃度を有するN型SiC底部エピタキシャル層と、それらのうちの一つの層は上方層であり一つの層は下方層であり、前記基板よりも上位に位置する１以上のN型SiC中間部エピタキシャル層と、を有している。これら中間部層において、前記上方層は前記基板から最も遠くに位置し、前記下方層は前記基板上に設けられている。該半導体デバイスは更に、前記１以上の中間部層の前記上方層上に設けられた第２ドーパント濃度を有するN型SiC頂部エピタキシャル層を有している。少なくとも２つのエピタキシャル層は各々前記半導体デバイスの阻止電圧の大部分を支えている。前記第２ドーパント濃度は前記第１ドーパント濃度よりも低く且つ前記１以上の中間部エピタキシャル層のドーパント濃度よりも低い。一例として、半導体デバイスはショットキーバリアダイオードである。
【０００９】
本発明の更なるアスペクトによって提供される半導体デバイスは、例えば、高濃度にドーピングされたN型SiC基板及び該基板に設けられたN型SiCエピタキシャル層を含んでいる。エピタキシャル層は連続的に濃淡がつけられたドーパント濃度を有し、該濃度は基板からの距離に応じて変化する。ドーパント濃度は基板から最も遠い距離における最低濃度から基板に最も近い距離における最高濃度に向けて変化する。
【００１０】
上記にて要約した半導体デバイスに対応する製造方法が更にここに説明されてクレームされている。
【００１１】
本発明の開示により種々の特徴及び利点が実現する。他の実施例及び本発明のアスペクトがここに詳細に説明されており、クレームされている発明の一部を構成している。
【実施例】
【００１２】
本発明の対象が特に指摘され且つ特許請求の範囲において明瞭にクレームされている。本発明の前述した事項及び他の目的、特徴、及び利点は添付図面と併せた以下の詳細な説明の記載により明白となる。
【００１３】
本発明のアスペクトにおいては、Vf及びRonへの影響を無視できる程度に抑えつつ静電容量及びスイッチング損失が低減された促進された半導体デバイスが提供される。一例として、かかる半導体デバイスはショットキーバリアダイオード（SBD）であり、炭化ケイ素基板、該基板上に設けられたN型SiC第１エピタキシャル層、及び該第１エピタキシャル層上に設けられたN-SiC第２エピタキシャル層を採用している。第２エピタキシャル層のドーパント濃度は第１エピタキシャル層よりも低濃度である。第２エピタキシャル層はまた、第１エピタキシャル層よりも薄いのが好ましい。両エピタキシャル層のドーパント濃度及び厚さ寸法は各エピタキシャル層がSBDの阻止電圧の大部分を支えるように選択され、更にSBDの静電容量及び全損失が従来のSBDと比べて低減するように選択される。全損失の改善はたとえ高周波数であっても著しく、よって本発明はパーソナルコンピュータや他の電子機器に使用される電源供給などの高周波（例えば、200乃至300KHz）デバイスにおいて特に魅力的である。
【００１４】
本発明の１以上のアスペクトを組み入れて使用しているSBDの一実施例が図3Dに示されており、図3DのSBD318の製造方法が図3A乃至3Cに示されている。図3Aにおいて、SBD318の製造方法の第１ステップ300はSiC基板302を提供するステップが含まれており、これは基板302にN+ドーピングを提供する従来のドーピング技術による。図3Bに図示するように、SBD318の製造方法の第２ステップ306はN+伝導性のSiC基板302が含まれ、かかる基板302上に第１SiCエピタキシャル層308が成長せしめられる。N型ドーピングが第１エピタキシャル層308に添加される。図3Cにおいては、SBD318の製造方法の第３ステップ312が示されている。ステップ312の結果、N+SiC基板302、基板302上に設けられたN型SiC第１エピタキシャル層308、及び第１エピタキシャル層308上に成長せしめられたSiC第２エピタキシャル層314を含むSBDの一部分となる。低濃度ドーピング（N-ドーピング）が第２エピタキシャル層314に添加される。上記にて説明したドーピングステップは対応するエピタキシャル層の成長の際に行なわれる。
【００１５】
最後に、図3Dには完成したSBD318が示されている。SBD318はN+SiC基板302、第１及び第２エピタキシャル層308、314（図3Cに関連して説明した）、及び第２エピタキシャル層314上に設けられた金属ショットキーコンタクト320を含んでいる。基板302は高濃度にドーピングされたので、例えば、そのドーパント濃度はエピタキシャル層308、314のいずれのドーパント濃度よりも高濃度である。第２エピタキシャル層314の厚さはエピタキシャル層308よりも薄いのが好ましい。例として、第２エピタキシャル層314の厚さの第１エピタキシャル層308の厚さに対する比は1:2（例えば、2μm及び4μm）である。他の厚さ寸法及び比の例が図7に示されている。第２エピタキシャル層314の厚さは薄く（例えば、約lμmから2μm）選択されているので、その結果としてRon及びVfへの影響は低くなる。更に、第２エピタキシャル層314は低濃度にドーピングされ、そのドーパント濃度は第１エピタキシャル層308に比べて低濃度である。一例として、第２エピタキシャル層314の第１エピタキシャル層308に対するドーパント濃度比は1:6（例えば、3.0×1015原子数/cm3に対して1.8×1016原子数/cm3）である。これらの厚さ及びドーピング例に関するドーピングプロファイルが図6に示されている（すなわち、ドーピングプロファイル600の２層ケース）。本発明のSBDには他のドーパント濃度及び濃度比のエピタキシャル層が含まれ、かかる濃度及び比の例が図7に示されている。第２エピタキシャル層314のドーパント濃度は低電圧において静電容量が低減するように低く選択されている（すなわち、静電容量が一般的に最大であるとき）。このように静電容量が低減するので、ダイオードでの逆回復損失及びスイッチでのターンオン損失が減少する。第１及び第２エピタキシャル層308、314の厚さ寸法及びドーピング濃度を最適化することによって、全損失（スイッチング及び伝導損失）を最小化することが可能となる。最適な厚さ寸法及びドーピング濃度の例が図7に関連して以下に記載されている。
【００１６】
完成したSBD318においては、各エピタキシャル層308、314がダイオードの阻止電圧の大部分を支えている。例えば、エピタキシャル層308、314が各々阻止電圧の50%を支えている。他の例においては、第１エピタキシャル層308が阻止電圧の30%を支え、第２エピタキシャル層314が阻止電圧の70%を支えている。SBD318の２つのエピタキシャル層によって支えられている阻止電圧のこれらパーセンテージは単なる例示であり、阻止電圧の大部分を占める他のパーセンテージも本発明は企図している。阻止電圧の大部分が本発明の多数エピタキシャル層の各々によって支えられることが、単一の最高位のエピタキシャル層のみが全ての若しくはほとんど全ての阻止電圧を支える従来のSBDから異なっている。
【００１７】
エピタキシャル層308、314は、SBD318の製造工程において別々のエピタキシャル成長ステップとして形成することが可能であり、または代替例として、これらの層を単一のエピタキシャル成長ステップの一部として成長せしめることも可能である。エピタキシャル層の成長コストはウエハ製造の全コストの約30%を占めている。層308、314を別々のステップで形成する場合は、エピタキシャル成長のコストは一般的に２倍となり、従って全ウエハコストが約30%増加する。有利なことに、同一の成長ステップの一部として層308、314を形成すれば全製造コストにほとんど影響しない。
【００１８】
本発明の１以上のアスペクトを組み入れて使用したSBDの他の実施例が図4に示されている。 図4のSBD 400はN+SiC基板402、基板402上に設けられたN+SiCエピタキシャル層404、N+SiCエピタキシャル層404上に設けられたN型SiCエピタキシャル層406、N型SiCエピタキシャル層406上に設けられたN-SiCエピタキシャル層408、及びN-SiCエピタキシャル層408上に設けられた金属ショットキーコンタクト410を含んでいる。層408が最も低濃度でドーピングされたエピタキシャル層である。図3DのSBD318と比較して、SBD400はエピタキシャル層404が追加されており、これはドーパント濃度が高い。２つのエピタキシャル層SBD（図3D）の如く、各エピタキシャル層404、406、408は成長の際にドーピングされる。少なくとも２つの最高位のエピタキシャル層406、408の各々がSBD400の阻止電圧の大部分を支えている。一例においては、３つのエピタキシャル層404、406、408が各々SBD 400の阻止電圧の大部分（例えば、三分の一ずつ）を支えている。
【００１９】
当業者であれば本発明の他の実施例が１以上のSiCエピタキシャル層をエピタキシャル層404と基板402との間に配置することによって可能となることを理解するであろう。そこにおいては、１以上の更なるSiCエピタキシャル層がSBD阻止電圧の大部分を各々支えている。更なるエピタキシャル層を有するこれら他の実施例においては、エピタキシャル層のドーパントレベルは上部表面に最も近い（すなわち、ショットキーコンタクトに最も近い）エピタキシャル層から基板に最も近いエピタキシャル層に向かって増加している。例えば、図5は４つのエピタキシャル層SBD500を示しており、N+SiC基板502、第１SiCエピタキシャル層504、第２SiCエピタキシャル層506、第３SiC エピタキシャル層508、第４SiCエピタキシャル層510及びショットキーコンタクト512が含まれている。エピタキシャル層は図3D及び4に関して上記にて記載されている方法によって形成及びドーピングされる。エピタキシャル層のドーパントレベルは、SBD500の上部表面に最も近い最も低濃度にドーピングされたエピタキシャル層510から、基板502に最も近い最も高濃度にドーピングされたエピタキシャル層504に向けてステップ状に変化している。図6のドーピングプロファイル600の４つの層の場合は、SBD 500のドーパントレベル及びドーパントレベルのステップ状の増加を示している。２つのエピタキシャル層SBDの場合は、図4及び5のエピタキシャル層の厚さ、及び／または図4及び5のエピタキシャル層間のドーパント比を本発明の利点を保持しつつ変化しても良い。各エピタキシャル層504、506、508、510がSBD 500の阻止電圧のかなりの部分を支えている。
【００２０】
他の代替実施例のように、SBD318の有利な効果を備えたSBDは、N+SiC基板上に設けられるエピタキシャル層に連続的に濃淡をつけることによって形成することが可能であり、層の頂部に最も低濃度にドーピングされた部分を有している。ショットキーコンタクトをエピタキシャル層上に設けても良い。一例は連続的に濃淡がつけられたSBDであり、ここにおいてドーパントレベルはSBDのエピタキシャル領域の厚さ6ミクロンに亘ってリニアに変化する。かかる例はドーパントレベルがエピタキシャル領域の上部表面近傍における（例えば、0.00ミクロンの深さにおいて）3.0×1015原子数/cm3からエピタキシャル領域の底部における（例えば、6.00ミクロンの深さにおいて）1.8×1016 原子数/cm3に向けてリニア状に変化することを含んでいる。図6に示されるドーピングプロファイル600はかかる連続的に濃淡がつけられた例（すなわち、図6のリニアケース）を含んでいる。これ以降においては、このタイプの連続的に濃淡がつけられたSBDをリニアケース若しくはリニア設計と称する。リニア設計を用いたSBDの他の例は異なるドーパントレベル及び／または上記にて説明したエピタキシャル領域の異なる厚さを使用しても良い。例えば、リニアケースはエピタキシャル領域の上部表面においてドーパントレベルが3.0×1015原子数/cm3より低く及び／またはエピタキシャル領域の底部においてドーパントレベルが1.8×1016原子数/cm3より高いSBDを含むことが可能である。更に、リニアケースは厚さが6.00ミクロンより大きいか若しくは小さいエピタキシャル領域を含むことが可能である。
【００２１】
図6には図示されていないが、連続的に濃淡がつけられてエピタキシャル層の頂部において最も低濃度の部分を含んだノンリニアドーピングプロファイルを有するSBDが本発明の代替実施例として企図されており、これはSBD318に関してここに記載されている利点を提供する。例えば、ノンリニア設計のSBDは、ドーパント濃度がエピタキシャル層の上部表面からエピタキシャル層の底部（すなわち、基板に最も近い部分）に向けてノンリニア状に変化するエピタキシャル層を含んでいる。連続的に濃淡がつけられたノンリニア設計の好適な実施例のように、SBDエピタキシャル層のドーパント濃度はエピタキシャル層の上部表面から層の底部までの距離の二乗に伴って変化する（すなわち、二乗則で変化する）。反対方向の距離を考慮した場合は（基板に最も近いエピタキシャル層部分からエピタキシャル層の上部表面にむけて）、このノンリニア設計例におけるエピタキシャル層のドーパント濃度は基板からの距離の逆二乗に伴って変化する（すなわち、逆二乗則で変化する）。
【００２２】
図7乃至10は本発明を検証すべく行なわれた二次元数値及び混合モードシミュレーションをまとめたものである。図7には２つのエピタキシャル層SBD318（図3D）及び従来のSBD100（図1）（対照ケースとも称される）の全損失（TL）に関するシミュレーション結果を比較した表700が示されている。全損失とは伝導損失+スイッチング損失である。伝導損失はI×Vf×dに等しい。ここでIは電流、VfはIにおける順方向降下、dはデューティー比（すなわち、ダイオードが点灯し続けている時間の割合である）。スイッチング損失はVbus×Qc×fに等しい。ここでVbusはスイッチング用のバス電圧、Qcは容量性荷電、fは周波数である。
【００２３】
対照ケースは図7の「サブウエハ」カラム内の設計1であり、SBD318の厚さ寸法及びドーパント濃度の種々の組合せが設計2乃至19にリスト化されている。設計20は上記のリニアケースであり、設計21は図5に示した４つのエピタキシャル層ケースであり、設計22は上記のノンリニアの例を近似したものである（二乗則若しくは逆二乗則ケース）。設計2乃至19において、図7は第２エピタキシャル層314用のドーパント濃度カラムNdopl及び第１エピタキシャル層308用のNdop2を有している。表700は、第１エピタキシャル層308用の1.8×1016原子数/cm3のドーパント濃度を有しており、これは第２エピタキシャル層314用の３つのドーパント濃度（すなわち、3.0×1015原子数/cm3、5.0×1015原子数/cm3、及び7.0×1015原子数/cm3）と対になっている。これら３つのドーパント対の各々において、厚さ寸法の様々な組合せが表700のEpithkl（第２エピタキシャル層314用）及びEpithk2（第１エピタキシャル層308用）カラムに含まれる。第２エピタキシャル層314用及び第１エピタキシャル層308用のこれら種々の厚さ寸法の対は1μm及び2μmと、2μm及び4μmと、1μm及び4.5μmと、2μm及び4.5μmと、1μm及び5μmと、2μm及び5μmとを含んでおり、ここで各対は層314及び層308を示している。表700のこれら厚さの対である第１層対第２層の比は約2:1から約5:1の範囲にあるが、他の厚さ比がここに開示した発明の利点を提供することも可能である。例えば、約5:1より大きな厚さ比も本発明は企図している。同様に、表700が含んでいる第１層対第２層ドーパント濃度比（「ドーパント比」とも称される）は約2:1から約6:1であるが、他のドーパント比も本発明は含んでいる。例えば、ドーパント比が少なくとも約6:1、若しくは1:1と2:1との間である場合は、全損失を有利に低減せしめることが可能となる。
【００２４】
リニアケース及び４つの層ケース（設計20及び21）のドーパント濃度及び厚さ寸法が図6に示されている。この場合もやはり、リニアケースは厚さ6ミクロンの領域に亘って連続的に濃淡がつけられたドーピングであって、ドーパント濃度は当該領域の頂部における3.0×1015原子数/cm3から底部（すなわち、基板に最も近い位置）における1.8×1016原子数/cm3に向けてリニア状に変化する。図6の４つの層ケースは４つのエピタキシャル層を含み、各層は厚みが1.5ミクロンである。基板から最も遠い層から開始して、４つの層ケースの層のドーパント濃度（原子数/cm3の単位）は4.88×1015、8.63×1015、1.24×1016、及び1.61×1016である。設計22において、上記したノンリニアの例を近似したものはドーパント濃度（原子数/cm3の単位）が3.94×1015、6.75×1015、1.14×1016、及び1.80×1016である４つの段階を使用している。
【００２５】
表700の他のカラムは室温における電流密度が400アンペア（VfR400）のダイオードの順方向電圧と、絶縁破壊電圧（BV）と、逆電圧が0ボルト及び300ボルトにおける（Cak0V及びCak300V）陽極と陰極との間の静電容量と、各設計（Qrr、Qa、Qb、Qtail）の逆回復波形によって形成される領域面積に関する逆回復電荷と、ピーク電流（Irrmax）における逆回復と、を含んでいる。Qrr（すなわち、Qc）はQa + Qb + Qtailに等しい。各設計の全損失の順位は主にIrrmaxに依存し、更に容量性荷電及びVfR400にも依存する。
【００２６】
表700の設計3は、その低Qc及びhrmaxに起因して200KHzにおいて第３番目に低い全損失を有していることが判る。設計3を対照ケースと比較すると、設計3の使用する6Xの低濃度ドーピングを伴う2μmの薄い頂部エピタキシャル層314は、結果的に以下に示すおおよその低減が得られる。すなわち、0V（Cak0V）における静電容量は50%より多い減少、容量性荷電は約30%の減少、及びIrrmaxは約20%の減少となる。設計3のVfR400の値は対照ケースより高い（好ましくはない）が、かかる差異（すなわち、Vfの不利益）は低い（すなわち、約0.16Vのみ）。設計2乃至19のより低いIrrmaxは、対照ケースと比較してスイッチングのターンオン損失を減らす。従って、ダイオード及びスイッチにおけるより低い損失は、結果的にSBD318がより低温で作動することになり、信頼性が増加する。代替案として、SBD318の温度性能を保ちつつダイサイズやヒートシングを減少することが可能となる。
【００２７】
表700の促進された各設計2乃至19のBVは対照ケースのBVよりも大である。従来のSBDにおいては、より高いBVはより高い全損失に相当する。従って、対照ケースのBVに整合せしめるべく本発明のBVを低減した場合は、上記にて記載したSBD318の改善は更に大きくなる。
【００２８】
表700の設計20（リニアケース）及び設計21（４つのエピタキシャル層ケース）は200KHzにおいて第２番目に低い全損失を提供する。対照ケースと比較して、これらの設計から結果的に以下に示すおおよその低減が得られる。すなわち、0V（Cak0V）における静電容量は約52%（設計20）及び47%（設計21）、容量性荷電は約35%、及びIrrmaxは約24%となる。設計20または21のVfの不利益は比較的小さい（すなわち、約0.11V）。表700の設計22（ノンリニア、逆二乗則ケース）は200KHzにおいて最も低い全損失を提供し、おおよその低減は対照ケースと比較してCak0Vで52%であり、容量性荷電は41.5%であり、Irrmaxは28%である。設計22のVfの不利益は約0.145Vである。設計2乃至19に関して上記にて記載した利点は設計20、21、及び22にもあてはまる。
【００２９】
図8は、上記にて記載した従来のSBD100（図1、図7の対照SBD）、２つのエピタキシャル層SBD318（図3D）、４つのエピタキシャル層SBD 500、及びリニアケースSBDの静電容量を逆電圧の関数として描いた静電容量曲線800を示している。４つのエピタキシャル層ケースの静電容量曲線とリニアケースとはほぼ同等であるので、それらは図8には１つの曲線として示されている（すなわち、リニア/４層ケース）。図8に示されているように、0Vから300Vまでにおいて、SBD318の静電容量は対照ケースの静電容量よりも低い。例えば、0Vの逆電圧において、静電容量が最大の場合は、SBD318は対照ケースに比べて静電容量の低減の度合いが２倍より大きい。逆電圧が300Vまで増加すると、SBD318に起因する静電容量の減少する量は減少する。この場合もやはり、SBD318によって提供される静電容量の低減は低濃度にドーピングされた頂部エピタキシャル層314の使用に起因している。図8に示されるように、対照ケースと比較した静電容量の減少はまたリニア/４層ケースによって提供される。約50ボルトより大きいか若しくは同等の逆電圧にとって、リニア/４層ケースは２つのエピタキシャル層SBD318よりも低い静電容量を提供する。リニアケースに関連したより低い静電容量は、連続的に濃淡がつけられた領域（すなわち、SiC基板から最も遠い）の頂部における低濃度のドーピングに起因している。同様に、４層ケースに関連するより低い静電容量は最高位のエピタキシャル層（すなわち、基板から最も遠いエピタキシャル層）である最も低濃度にドーピングされたエピタキシャル層の結果による。
【００３０】
図9は従来のSBD100（図1、図7の対照SBD）、図5の設計3を使用したSBD318、図5の４つのエピタキシャル層または上記にて記載のリニア設計のいずれかを使用したSBD、及びノンリニアの逆二乗則設計を使用したSBDの全損失対周波数曲線900を示している。４層設計及び上記にて記載のリニア設計の全損失曲線はほぼ同等であるので、それらは図9において１つの曲線として示されている（すなわち、４層/リニア設計ケース）。 図9は約50KHzより大きな周波数においては、新規なSBD設計の全損失は従来技術のSBDの全損失よりも少ないことを示している。全損失におけるかかる減少は低スイッチングエネルギ損失（Esw）に起因している。図9に示される該曲線は、高周波用途（例えば、>150KHz）にSBD318を使用する際の全損失を低減する有利性を示しており、かかる高周波用途にはSiCショットキーダイオードが一般的に使用されている（例えば、コンピュータ用の電源供給）。同様の全損失の利点がSBD500（図5）、または上記にて記載の図9に示すリニア若しくはノンリニアケースによって提供される。
【００３１】
図10には、対照ケース（図1のSBD100、図7の対照SBD）を２つのエピタキシャル層ケース（図3DのSBD318）、及びリニア及び４層ケース（すなわち、上記にて記載のリニアケース及び図5の４つのエピタキシャル層SBD）と比較した電界プロファイル1000が示されている。これらのプロファイル1000は、上記のSBD設計におけるエピタキシャル層の層厚さ6.00ミクロンまでの様々な深さにおける電界の変化を描いている。リニア及び４層ケースの電界プロファイルはほぼ同等であるので、図10においてそれらは１つの曲線として示されている（すなわち、リニア/４層ケース）。２層及びリニア/４層ケースにおいては、表面電界（すなわち、0.00ミクロンにおいて）は対照ケースに比べて小さい。表面電界がこのように小さいことによって、これら新規のSBD設計は低漏れ電流に関係し、信頼性が増加する。
【００３２】
有利であることに、少なくとも２つのエピタキシャル層を有するショットキーバリアダイオードは、低静電容量及び全損失（スイッチング及び伝導）の低減を提供し、Ron及びVfへの悪影響は抑えられたままである。ここにおいて少なくとも２つのエピタキシャル層の各々がここに記載した如く阻止電圧の大部分を支えている。この場合もやはり低濃度にドーピングされた頂部エピタキシャル層は低電圧において静電容量の低減を促進し、その結果ダイオードの逆回復損失及びスイッチのターンオン損失を低減する。容量性荷電及びピーク逆回復電流もまた新規なSBDによって低減する。阻止電圧の大部分を支える少なくとも２つのエピタキシャル層の厚さ及びドーピングを最適化することによって、全損失を最小化することが可能となる。ここに記載したSBDのダイオード及びスイッチにおける低損失はまた結果的にデバイスを低温で作動せしめて信頼性を増加する。更に、ここに記載した新規なSBDの構造はダイサイズ若しくはダイオードのヒートシンクの減少を可能にし、よって製造コストを減少する。特に、同一の温度性能においてダイサイズを減少することが可能である。また更に、新規なSBDはより低い表面電界を提供し、その結果漏れ電流が低減して信頼性が増加する。
【００３３】
好適な実施例がここに詳細に図示及び記載されてきたが、種々の変形、追加、代替などが本発明の思想を逸脱することなく行い得ることは当業者にとっては自明であり、従ってそれらはここに添付する特許請求の範囲に示された本発明の範囲に包含されることが企図されている。例えば、ここに記載した新規な半導体デバイスはSiCのSBDであるが、少なくとも２つのエピタキシャル層を有する半導体構造が、接合障壁がコントロールされたショットキ（JBS）ダイオード、PNダイオード、または接合電界効果トランジスタ（JFET）、金属酸化膜半導体電界効果トランジスタ（MOSFET）、または静電誘導トランジスタ（SIT）として実施されても良い。ここで、これらの層の少なくとも２つの各々がデバイスの阻止電圧の大部分を支えている。更に、ここに記載したSBD構造は例えばGaN、ダイヤモンド、GaAs、及びSiなどの他の半導体材料を採用しても良い。
【図面の簡単な説明】
【００３４】
【図１】単一のエピタキシャル炭化ケイ素層を有する従来技術のショットキーバリアダイオード（SBD）の断面図である。
【図２】２つのエピタキシャル炭化ケイ素層を有する従来技術のSBDの断面図である。
【図３Ａ】本発明の１以上のアスペクトによるSBDに採用される炭化ケイ素基板、及び該基板に適用されるN+ドーパントの断面図である。
【図３Ｂ】本発明の１以上のアスペクトによる図3の炭化ケイ素基板上に成長せしめられた第１炭化ケイ素エピタキシャル層、及び該第１エピタキシャル層に適用されるN型ドーパントの一実施例の断面図である。
【図３Ｃ】本発明の１以上のアスペクトによる図4の第１エピタキシャル層上に成長せしめられた第２炭化ケイ素エピタキシャル層、及び該第２エピタキシャル層に適用されたN-ドーパントの一実施例の断面図である。
【図３Ｄ】本発明の１以上のアスペクトによる図3Aの基板を有する完成したSBD、図3B及び3Cに示されている２つのエピタキシャル層、及び金属ショットキーコンタクトの一実施例の断面図である。
【図４】本発明の１以上のアスペクトによる３つのエピタキシャル層を有する完成したSBDの一実施例の断面図である。
【図５】本発明の１以上のアスペクトによる４つのエピタキシャル層を有する完成したSBDの一実施例の断面図である。
【図６】本発明の１以上のアスペクトによる図3Dに示される２つのエピタキシャル層SBD、図5に示される４つのエピタキシャル層SBD、及び連続的に濃淡がつけられたドーピングを有するSBDのリニア設計のドーピングプロファイルを示す。
【図７】従来の１つのエピタキシャル層SBDと比較した本発明の１以上のアスペクトによる図3Dに示される２つのエピタキシャル層SBDの１８個の設計、図6のリニアSBD設計、図5に示される４つのエピタキシャル層SBD、及びノンリニアSBD設計の損失に関するシミュレーション結果の表である
【図８】従来の１つのエピタキシャル層SBD（図1）、本発明の１以上のアスペクトによる図3Dに示される２つのエピタキシャル層SBD、図5に示される４つのエピタキシャル層SBD設計、及び図6のリニアSBD設計の静電容量対逆電圧曲線である。
【図９】図1に示される従来の１つのエピタキシャル層SBD、本発明の１以上のアスペクトによる図3Dに示される２つのエピタキシャル層SBD設計、図5に示される４つのエピタキシャル層SBD 設計、図6のリニアSBD設計、及び図7のノンリニア設計の全損失対周波数曲線である。
【図１０】従来の１つのエピタキシャル層SBD（図1）、本発明の１以上のアスペクトによる図3Dに示される２つのエピタキシャル層SBD、図6のリニアSBD設計、及び図5に示される４つのエピタキシャル層SBD設計の電界プロファイルである。
【図１】
2008507139.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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