(57)【要約】  単一の基板上にメモリアレイおよび周辺回路を共に製造する方法で、基板のすべての領域にわたって誘電体層（３０２）、フローティングゲート層（３０６）、層間誘電体（３０８）、およびマスク層（３１０）を形成する。自己整合的なシャロートレンチ分離構造（ＳＴＩ）が形成された後、これらの層は、周辺領域から除去され、異なる厚みの誘電体（６４０、８６０）が、これらの領域にある回路の電圧に応じて、周辺領域に形成される。メモリアレイおよび周辺回路上にわたって導電層（９７０）が形成されて、メモリアレイにコントロールゲートを形成し、周辺領域にゲート電極を形成する。
2008526029.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、前記基板の第１の領域を覆う不揮発性メモリアレイと、前記基板の第２の領域を覆う高電圧回路と、前記基板の第３の領域を覆う論理回路とを形成する方法において、
前記第１、第２、および第３の領域を覆う第１の誘電体層を形成するステップと、
前記第１、第２、および第３の領域にわたって前記第１の誘電体層を覆うフローティングゲートポリシリコン層を形成するステップと、
前記第１、第２、および第３の領域にわたって前記フローティングゲートポリシリコン層上を直接覆う層間誘電体層を形成するステップと、
前記第１、第２、および第３の領域にわたって層間誘電体層上を覆うマスク層を形成するステップと、
引き続き、前記基板内に延び出して、前記フローティングゲートポリシリコン層の部分を分離する複数のシャロートレンチ分離構造を形成するステップと、
引き続き、前記第１の領域を覆う前記ポリシリコンおよびマスク層の部分を除去することなく、前記表面の前記第２および第３の領域を覆う前記ポリシリコンおよびマスク層の部分を除去するステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
引き続き、前記表面の前記第２および第３の領域を覆う第２の誘電体層を形成するステップをさらに含む方法。
【請求項３】
請求項２記載の方法において、
前記第３の領域を覆う前記第２の誘電体層を除去し、前記第３の領域を覆う第３の誘電体層を形成するステップをさらに含む方法。
【請求項４】
請求項３記載の方法において、
前記第１の領域からマスク層部分を除去し、引き続き、前記第１の領域上にわたってコントロールゲートポリシリコン層およびコントロールゲート珪化タングステン層を形成するステップをさらに含む方法。
【請求項５】
請求項１記載の方法において、
前記層間誘電体層は、酸化物−窒化物−酸化物（ＯＮＯ）層である方法。
【請求項６】
請求項１記載の方法において、
前記基板の隣接する領域間の境界でシャロートレンチ分離構造を形成するステップをさらに含む方法。
【請求項７】
シャロートレンチ分離部分に自己整合されたフローティングゲートを有し、基板の表面の高電圧領域および低電圧領域を覆う周辺回路を形成する不揮発性メモリアレイを、基板のアレイ領域に形成する方法において、
前記アレイ領域、高電圧領域、および低電圧領域を覆う第１の厚みのフローティングゲート誘電体層を形成するステップと、
前記アレイ領域、高電圧領域、および低電圧領域にある前記フローティングゲート誘電体層上を直接覆う１つ以上のフローティングゲート材料層を形成するステップと、
前記アレイ領域、高電圧領域、および低電圧領域にある前記１つ以上のフローティングゲート材料層上を直接覆う層間誘電体層を形成するステップと、
前記アレイ領域、高電圧領域、および低電圧領域にある前記層間誘電体層を覆うパターン化されたエッチマスク材料層を形成するステップと、
引き続き、前記エッチマスク材料層によって規定されたパターンで前記基板表面にシャロートレンチ分離構造を形成することによって、前記１つ以上のフローティングゲート層を分割し、第１の方向に沿ってフローティングゲートの範囲を規定するステップと、
引き続き、前記高電圧および低電圧領域を覆う、前記フローティングゲート誘電体層、前記１つ以上のフローティングゲート材料層、前記層間誘電体層、および前記エッチマスク材料層の部分を除去するステップと、
引き続き、前記低電圧領域上にわたって第２の厚みの低電圧誘電体層を形成し、前記高電圧領域上にわたって第３の厚みの高電圧誘電体層を形成するステップと、
引き続き、前記アレイ領域にある前記層間誘電体を直接覆い、前記低電圧領域にある前記低電圧誘電体層上を直接覆い、前記高電圧領域にある前記高電圧誘電体層上を直接覆う、コントロールゲート層を形成するステップと、
を含む方法。
【請求項８】
請求項７記載の方法において、
前記エッチマスク材料層は窒化珪素であり、前記層間誘電体層は二酸化珪素、窒化珪素、二酸化珪素の順に重ねられて構成される方法。
【請求項９】
請求項７記載の方法において、
前記コントロールゲート層は、ポリシリコンおよび珪化タングステンからなる方法。
【請求項１０】
請求項７記載の方法において、
前記１つ以上のフローティングゲート材料層は、２つの別々に堆積されたポリシリコン層からなる方法。
【請求項１１】
請求項７記載の方法において、
前記エッチマスク材料層は、窒化珪素で形成される方法。
【請求項１２】
請求項７記載の方法において、
前記第１の厚みはおよそ８３オングストロームであり、前記第２の厚みはおよそ４０オングストロームであり、前記第３の厚みはおよそ４００オングストロームである方法。
【請求項１３】
シリコンチップ上のメモリシステムにおいて、
第１の方向に沿った行と、第２の方向に沿った列とに配設された、基板上のメモリセルのアレイであって、メモリセルには、第１の厚みの第１の誘電体層によって前記基板から分離されたフローティングゲートがあり、行に沿って隣接するフローティングゲートが、シャロートレンチ分離構造によって分離され、フローティングゲートがシャロートレンチ分離構造と重なり合わないように、前記シャロートレンチ分離構造によって前記第１の方向に制限された、メモリセルアレイと、
第２の厚みの第２の誘電体層を含むシャロートレンチ分離構造およびデバイスを有する高電圧周辺回路と、
第３の厚みの第３の誘電体層を含むシャロートレンチ分離構造およびデバイスを有する低電圧周辺回路と、
前記アレイ、高電圧周辺回路、および低電圧周辺回路を覆い、層間誘電体によって前記フローティングゲートから分離され、前記第２の誘電体層によって前記高電圧周辺回路の基板から分離され、前記第３の誘電体層によって前記低電圧周辺回路の基板から分離された導電層と、
を備えるメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、不揮発性フラッシュメモリシステムに関し、特に、メモリシステムの構造と、その形成プロセスに関する。
【背景技術】
【０００２】
今日使用されている商業的に成功した不揮発性メモリ製品には多くの種類があり、これらのメモリ製品は、特に、フラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）セルのアレイを使用した小形形状のファクタカードの形態で使用されている。このようなカードは、例えば、カードをホストのカードスロットに取り外し可能に差し込むことによって、ホストとインターフェイスをとることができる。市販されているカードには、コンパクトフラッシュ（登録商標）（ＣＦ）カード、マルチメディアカード（ＭＭＣ）、セキュアデジタル（ＳＤ）カード、スマートメディアカード、パーソナルタグ（Ｐ−Ｔａｇ）、およびメモリスティックカードなどがある。ホストは、パーソナルコンピュータ、ノートブック形コンピュータ、個人用携帯情報端末（ＰＤＡ）、様々なデータ通信デバイス、デジタルカメラ、携帯電話、ポータブルオーディオプレイヤ、自動車音響システム、および同様のタイプの機器を含む。図１に、ホストと通信状態にあるメモリカードの一例を示す。メモリカードは、コントローラと、複数のメモリユニットとを含む。いくつかの例において、メモリカードにメモリユニットを１つしか使用しない場合もある。メモリユニットおよびコントローラは、同一のチップ上に形成されてもよく、またはメモリカードにおいて互いに接続された別々のチップ上に形成されてもよい。他の形態において、メモリシステムが、パーソナルコンピュータなどの大形システムに組み込まれてもよい。
【０００３】
図２に、図１のようなメモリユニットのより詳細な図を示す。この図は、メモリセルアレイと、周辺回路とを示す。これらの周辺回路は、メモリアレイと同一の基板上に形成される。様々なタイプのメモリアレイが使用される。１つのタイプの構造であるＮＡＮＤ形アレイでは、１６個や３２個など、３個以上の一連のメモリセル列が、１つ以上の選択トランジスタとともに個々のビット線と基準電位との間に接続されて、セル列を形成する。ワード線が、多数のこれらの行内のセルを覆う。列を流れる電流が、アドレスされたセルの蓄積電荷レベルに依存するように列にある残りのセルを過励振させることによって、プログラミング中に列内の個々のセルが読み出されベリファイされる。米国特許第６，０４６，９３５号（特許文献１）に、ＮＡＮＤ形構造のアレイと、メモリシステムの一部としてのその動作の一例が見受けられ、この特許は、その全体が本願明細書において参照により援用されている。
【０００４】
ソース拡散とドレイン拡散との間に「分割チャネル」を有する別のタイプのアレイにおいて、セルのフローティングゲートは、チャネルの一部分にわたって位置付けられ、ワード線（コントロールゲートとも呼ぶ）は、他のチャネル部分とともに、フローティングゲートにわたって位置付けられる。これにより、フローティングゲートの電荷量と、ワード線にかかる電圧とを組み合わせて、チャネルの該当部分を流れ得る電流量を制御するトランジスタ（メモリトランジスタ）と、ワード線のみをゲートとして機能させるもう１つのトランジスタ（選択トランジスタ）の２つのトランジスタを直列に接続したセルが効率的に形成される。ワード線は、フローティングゲートの行を覆う。米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、および第６，２８１，０７５号（特許文献７）に、このようなセル、メモリシステムでのそれらの使用、およびその製造方法の例が記載されている。これら特許は、その全体が本願明細書において参照により援用されている。
【０００５】
この分割チャネルフラッシュＥＥＰＲＯＭセルの１つの変形例では、フローティングゲートとワード線との間に位置付けられたステアリングゲートを追加する。アレイの各ステアリングゲートは、ワード線に垂直なフローティングゲートの１つの行を覆う。この効果は、ワード線が、選択セルの読み出しまたはプログラミング時に２つの機能を同時に実行する必要性を軽減することである。これらの２つの機能とは、（１）選択トランジスタのゲートとして機能するため、選択トランジスタをオンおよびオフに切り替えるために適切な電圧を必要とすることと、（２）ワード線とフローティングゲートとの間の電界（容量）結合を通して所望のレベルまでフローティングゲートの電圧を駆動することである。単一の電圧を用いて最適な方法でこれらの機能の両方を実行することは困難な場合が多い。ステアリングゲートを追加した場合、ワード線は、機能（１）を実行するだけでよく、追加されたステアリングゲートが機能（２）を実行する。例えば、米国特許第５，３１３，４２１号（特許文献８）および第６，２２２，７６２号（特許文献９）に、フラッシュＥＥＰＲＯＭアレイにおけるステアリングゲートの使用が記載されている。これら特許は、その全体が本願明細書において参照により援用されている。
【０００６】
前述した任意のタイプのメモリセルアレイにおいて、セルのフローティングゲートは、基板からの電子をフローティングゲートに注入することによってプログラムされる。これは、チャネル領域に適切なドーピングをもたせ、適切な電圧をソース、ドレイン、および残りのゲートに印加することによって達成される。
【０００７】
前述した３つのタイプのメモリセルアレイにおいて、メモリセルを消去するためにフローティングゲートから電荷を除去する２つの技術が用いられている。１つの技術は、ソース、ドレイン、および他のゲートに適切な電圧を印加して、フローティングゲートと基板との間の誘電体層の一部分に電子をトンネルさせることによって、基板に消去を行うことである。もう１つの消去技術は、フローティングゲートから別のゲートまで、それらの間に位置付けられたトンネル誘電体層を通って電子を移動させることである。前述した２番目のタイプのセルにおいて、この目的のために第３の消去ゲートが設けられる。ステアリングゲートを使用するためにすでに３つのゲートを有する前述した３番目のタイプのセルにおいて、フローティングゲートは、第４のゲートを追加することなく、ワード線に対して消去される。この後者の技術では、ワード線によって実行される第２の機能が元に戻ってしまうが、これらの機能は、異なる時間に実行されるため、２つの機能が原因となる妥協をする必要はない。いずれかの消去技術が利用される場合、多数のメモリセルが、「フラッシュ」状態で同時消去するためにグループ化される。１つのアプローチとして、このグループは、ディスクセクタ、すなわち、５１２バイトに格納されたユーザデータ量と、あるオーバーヘッドデータとをあわせたものを格納するのに十分なメモリセルを含む。別のアプローチとして、各グループは、多数のディスクセクタ相当のデータに匹敵する数千バイトのユーザデータを保持するのに十分なセルを含有する。米国特許第５，２９７，１４８号（特許文献１０）に、マルチブロック消去、欠陥管理、および他のフラッシュＥＥＰＲＯＭシステムの特徴が記載されている。この特許は、本願明細書において参照により援用されている。
【０００８】
ほとんどの集積回路の応用と同様に、ある集積回路機能の実行に要求されるシリコン基板面積を縮小する圧力が、フラッシュＥＥＰＲＯＭシステムにもかけられている。所与のサイズのメモリカードおよび他のタイプのパッケージの記憶容量を増大させるため、または容量の増大とサイズの縮小の両方を達成するために、シリコン基板の所与の面積に格納され得るデジタルデータ量を増大させることが絶えず望まれている。データの記憶密度を増大させる１つの方法は、メモリセル当たり２ビット以上のデータを格納することである。これは、フローティングゲートの電荷レベル電圧範囲のウィンドウを３状態以上の状態に分割することによって達成される。このように４状態を使用すると、各セルは、２ビットのデータを格納でき、８状態では、１セル当たり３ビットのデータを格納でき、以下同様である。米国特許第５，０４３，９４０号（特許文献１１）および第５，１７２，３３８号（特許文献１２）に、多状態フラッシュＥＥＰＲＯＭ構造および動作が記載されている。これら特許は、本願明細書において参照により援用されている。
【０００９】
前述した不揮発性メモリおよび他のタイプの不揮発性メモリにおいて、フローティングゲートとそれらの上を通るコントロールゲートとの間の電界結合の量は、慎重に制御される。結合量は、フローティングゲートに結合されるコントロールゲート上にかかる電圧の割合を決定する。結合の割合は、コントロールゲートの表面と重なり合うフローティングゲートの表面積量を含む多くの要因によって決定される。重なり合う面積量を最大にすることによって、フローティングゲートとコントロールゲートとの間の結合の割合を最大にすることが望まれる場合が多い。ユアンらの米国特許第５，３４３，０６３号（特許文献５）に、結合面積を増大する１つのアプローチが記載されている。この特許は、その全体が本願明細書において参照により援用されている。この特許に記載されているアプローチは、通常よりフローティングゲートに厚みをもたせて、コントロールゲートに結合されてもよい垂直方向の表面を大きくすることである。この特許に記載されているアプローチは、垂直投影をフローティングゲートに追加することによって、フローティングゲートとコントロールゲートとの間の結合を増大させることである。
【００１０】
また、データ密度の増大は、メモリセルおよび／またはアレイ全体の物理サイズを低減することによっても達成され得る。時間の経過とともに特徴サイズの小形化を可能にする処理技術が向上しているため、集積回路サイズの縮小は、すべてのタイプの回路に広く実行されている。それでも、縮小可能な程度が制限された特徴が少なくとも１つはある場合が多く、それによりレイアウト全体が縮小可能な量を制限してしまうため、所与の回路レイアウトをこの方法でどこまで縮小可能であるかに関して、通常限界がある。この壁にぶつかると、設計者らは、機能の実行に要求されるシリコン面積量を低減するために与えられている回路のレイアウトや構造を新規なものや異なるものに替えることになる。前述したフラッシュＥＥＰＲＯＭ集積回路システムの縮小は、同様の限界に到達し得る。
【００１１】
小さなセルを形成する１つの方法は、自己整合的シャロートレンチ分離 (shallow trench isolation) （ＳＴＩ）技術を使用することである。この技術では、隣接するフローティングゲートセル列を分離するために、ＳＴＩ構造を使用する。この技術によれば、最初に、トンネル誘電体層およびフローティングゲートポリシリコン層が形成される。次に、ＳＴＩ構造は、トレンチを形成するために、層および下地基板をエッチングすることによって形成される。ＳＴＩ構造間の層の部分は、ＳＴＩ構造によって規定され、したがって、ＳＴＩ構造に自己整合される。一般的には、ＳＴＩ構造の幅は、使用する処理技術で生成され得る最小の特徴サイズに等しい。ＳＴＩ領域間にある層の部分の幅も、最小の特徴サイズに等しくてもよい。これらのストリップは、後のステップで個々のフローティングゲートにさらに形成される。
【００１２】
半導体デバイスのゲート誘電体は、デバイスの機能にとって重要なものである。ゲート誘電体層は、ゲートと、トランジスタのチャネル領域とを分離する。フローティングゲートにデータが格納されるメモリアレイにおいて、フローティングゲートは、ゲート誘電体によって下地基板から分離される。二酸化珪素（ＳｉＯ2 または「酸化物」）が、ゲート誘電体層の従来の材料である。酸化物−窒化物−酸化物（ＯＮＯ）スタックを含む他のゲート誘電体構造が使用されてもよい。ある構成において、このゲート誘電体を電子がトンネルして、フローティングゲートに電荷を蓄えることがあり、そのため、ゲート誘電体は、トンネル酸化物として作用する。ＮＡＮＤアレイの選択トランジスタなど、フラッシュメモリアレイの他のデバイスは、基板から浮遊していないゲートを分離するゲート誘電体を有してもよい。デバイスにおけるゲート誘電体層の厚みは、一般に、誘電体にわたって印加されることになる電圧に応じて制限される。デバイス性能を高めるために、薄いゲート誘電体層を有することが一般に望ましい。しかし、ゲート誘電体層が非常に薄ければ、この層に高電圧が印加されると絶縁破壊を起こしてしまうことがある。そのため、ゲート誘電体層は、想定され得る最も高い電圧に耐えうるほどの厚みになるように設計される。
【００１３】
メモリセルアレイは、メモリシステムを形成するために、他の回路とともに同じシリコン基板上に形成されてもよい。例えば、図２に示されているようなメモリユニットを形成するために、メモリアレイと同じチップ上に周辺回路が形成されてもよい。周辺回路は、電荷ポンプ、センス増幅器、入出力回路、行デコード回路、クロック回路、レジスタ、および論理回路を含んでもよい。コンポーネントの中には、他のものより高い電圧を扱うものもある。例えば、電荷ポンプは、２０ボルトの電圧を生成することもあるのに対して、論理回路は、１．５ボルトの電圧しか扱わない。したがって、これらのコンポーネントのデバイスに要求されるゲート誘電体の厚みは様々なものになり得る。電荷ポンプが、論理回路よりも非常に厚みのあるゲート誘電体層を要求することもある。このように、半導体基板上に形成されたメモリシステムのいくつかの例において、基板の異なる厚みおよび異なる領域の酸化物層を形成することが望ましいこともある。回路が、高電圧、中電圧、および低電圧回路に分割されてもよい。ＮＡＮＤシステムにおいて、動作には、読み出し動作、プログラミング動作、および消去動作を含んでもよい。５ボルト未満を用いて読み出し動作が実行されてもよく、低電圧または中電圧回路によって管理されてもよい。プログラミング動作は、（高電圧回路を使用して）プログラミング用におよそ２０ボルトを使用してもよく、（中電圧回路を使用して）禁止用におよそ７ボルトを使用してもよい。消去動作は、（高電圧回路を使用して）およそ２０ボルトを使用してもよい。周辺回路では、特に、論理動作用に、薄いゲート酸化物を使用することが望ましい。図２は、論理回路および入出力（Ｉ／Ｏ）回路を含む周辺回路を含む低電圧領域を示す。中電圧領域は、読み出しポンプ（読み出しに使用される電圧を発生するために使用される電荷ポンプ）を含む。高電圧領域は、プログラミング中に使用される２つの電荷ポンプを含む。さらに、メモリセルアレイが、別の領域として扱われてもよい。メモリセルアレイに隣接して、行デコーダと、センス増幅器（Ｓ／Ａ）回路がある。一般的には、行デコーダは、高電圧領域にあるのに対して、センス増幅器は、低電圧領域にあってもよい。
【００１４】
フローティングゲートと下地基板とを分離するトンネル酸化物層は、一般に、メモリアレイの極めて感度の高い部分である。この層に欠陥があると、耐久性の問題やデータ保持の問題など、セルの信頼性に様々な問題をもたらしかねない。トンネル酸化物層が形成された後、次の層を形成する間に層がダメージを受けないように保護することが好ましい。これは、トンネル酸化物層への化学的または物理的ダメージからの保護を含んでもよい。
【００１５】
以上のことから、基板上に形成されたメモリアレイに自己整合的ＳＴＩプロセスの利点を与えるプロセスが必要とされている。また、基板上の異なるデバイスに複数の厚みの誘電体層を設け、後続するプロセスステップからのダメージからメモリアレイの誘電体層を保護することも必要とされている。
【特許文献１】米国特許第６，０４６，９３５号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第６，２８１，０７５号
【特許文献８】米国特許第５，３１３，４２１号
【特許文献９】米国特許第６，２２２，７６２号
【特許文献１０】米国特許第５，２９７，１４８号
【特許文献１１】米国特許第５，０４３，９４０号
【特許文献１２】米国特許第５，１７２，３３８号
【特許文献１３】米国特許出願第１０／７９９，０６０号
【特許文献１４】米国公開特許出願第２００３／０２３５０７８号
【特許文献１５】米国公開特許出願第２００４／００１２９９８号
【特許文献１６】米国特許出願第１１／０２０，４０２号
【発明の開示】
【００１６】
異なるゲート誘電体層は、各領域に望まれる品質に応じて、基板の異なる領域上に形成される。異なる厚みのゲート誘電体層は、特定の領域に用いられる電圧に応じて形成されてもよい。メモリアレイ領域のゲート酸化物に対して第１の誘電体層が基板表面にわたって形成され、続いて、フローティングゲート層、ＯＮＯ層、およびマスク層が形成されてもよい。これらの層は、基板のすべての領域にわたって同じであるようにパターン化しないで形成される。層は、従来の技術により形成されてもよい。次に、基板に、シャロートレンチ分離（ＳＴＩ）構造が形成される。ＳＴＩ構造は、マスク層をパターン化し、基板および基板上にある層にトレンチをエッチングするためのエッチマスクとして使用することによって、すべての領域に形成される。ＳＴＩ構造の形成は、フローティングゲート層の部分を分離し、ＳＴＩ構造に自己整合されるフローティングゲートを与える。次に、マスキング層、ＯＮＯ層、フローティングゲート層、および第１の誘電体層は、高電圧および低電圧領域において除去され、これらの領域の基板上に、第２の誘電体層を成長させる。一般的には、第２の誘電体層は、メモリアレイ領域に対して使用される第１の誘電体層より厚く、比較的高電圧デバイスに対して使用されてもよい。次いで、第２の誘電体層は、低電圧領域において除去され、この領域に、第３の誘電体層が形成される。第３の誘電体層は、一般に、メモリアレイゲート酸化物に対して使用される第１の誘電体層より薄い。第３の誘電体層は、低電圧または論理デバイスの使用に適している。次に、導電層が、アレイ領域においてコントロールゲートとして作用し、高電圧および低電圧領域のデバイスにゲート電極を与えるように形成される。導電層は、ドープされたポリシリコンから形成されてもよい。また、金属シリサイドが、導電層の一部を形成してもよい。
【発明を実施するための最良の形態】
【００１７】
図３〜図９は、本発明の一実施例によるメモリアレイおよび周辺回路の形成を示す。図３に示されている時点までのプロセスは、自己整合的メモリアレイを形成するための従来の方法によって実行されてもよい。２００３年３月１２日に出願された「自己整合された不揮発性メモリセルおよび製造方法」という米国特許出願第１０／７９９，０６０号（特許文献１３）、２００２年６月１９日に出願された「スケールされたＮＡＮＤ用の隣接セル間でのクロス結合をシールドするためのディープワードライントレンチ」という米国公開特許出願第２００３／０２３５０７８号（特許文献１４）、２００３年１月２８日に出願された米国公開特許出願第２００４／００１２９９８号（特許文献１５）、本願と同日に出願された「半導体メモリ用の複数の厚みを有する誘電体」（代理人管理番号：ＳＮＤＫ．３５５ＵＳ０）という米国特許出願第１１／０２０，４０２号（特許文献１６）に、このような方法の例が記載されている。これら特許出願は、その全体が本願明細書において参照により援用されている。一般的なステップシーケンスは、ゲート酸化物層の堆積、フローティングゲート層の堆積、および引き続くシャロートレンチ分離（ＳＴＩ）構造の形成を含む。
【００１８】
図３は、基板３００の上面３０４を覆う誘電体層３０２を有する基板３００を示す。誘電体層３０２は、表面３０４を酸化することで形成された二酸化珪素（酸化物）層であってもよい。一般的には、薄い酸化物層が使用される。例えば、酸化物層の厚みは、８３オングストロームであってもよい。この酸化物は、酸化物の電気特性を高めるために、形成後に窒化されアニールされてもよい。誘電体層３０２の上方には、フローティングゲート層３０６がある。この実施例において、フローティングゲート層３０６は、単一の導電層３０６を形成するために互いに接触した状態にある、ＦＧとして知られる２つの分離層３０６ａおよび３０６ｂからなる。他の実施例において、フローティングゲート層は、単一のステップで形成されてもよく、または３層以上を備えてもよい。フローティングゲート層３０６は、ポリシリコンで形成されてもよい。ポリシリコンは、所望の電気特性を与えるために、リンなどのドーパントでドープされてもよい。フローティングゲート層の上方は、層間誘電体層３０８（インターポリ誘電体、いわゆる、ＩＰＤ）であり、例えば、酸化物−窒化物−酸化物（ＯＮＯ）層、Ａｌ2 Ｏ3 、またはＨｆＡｌＯ、または任意の他の誘電体材料である。これらの層は、一般に、非常に薄く、一般的な厚みは、約４０Ａ〜２００Ａである。このＩＰＤ層の上方には、マスク層３１０がある。この実施例において、マスク層３１０は、窒化珪素（ＳｉＮ）で形成される。誘電体層３０２、フローティングゲート層３０６、層間誘電体層３０８、およびマスク層３１０の各々が、３つの領域、すなわち、アレイ領域、高電圧領域、および低電圧領域を覆う。各領域の処理は、この時点まで同じであってもよい。このように、この時点までのプロセスでは、特定の領域をマスキングする必要はない。
【００１９】
図４は、各領域にＳＴＩ構造４２０ａ〜４２０ｅを形成した後の図３の基板３００を示す。ＳＴＩ構造４２０ａ〜４２０ｃは、メモリアレイ領域において隣接するフローティングゲート部分４２２ａ〜４２２ｃを隔離する。ＳＴＩ構造４２０ａ〜４２０ｅは、マスク層３１０を部分５３２ａ〜５３２ｅにパターン化し、その結果得られたパターン層を、ＳＴＩトレンチをエッチングするためのエッチマスクとして使用することによって、従来の方法により形成されてもよい。次いで、ＳＴＩトレンチには、二酸化珪素が充填される。フローティングゲート部分４２２ａ〜４２２ｅは、ＳＴＩトレンチを形成する同じエッチステップによって分離されるため、これらの要素は、自己整合的であるとみなされる。すなわち、ＳＴＩ構造４２０ａ〜４２０ｅに対してフローティングゲート部分４２２ａ〜４２２ｅを位置付けるために、別々に整列させる必要がない。ＳＴＩ酸化物は、基板およびフローティングゲート層に形成されたトレンチを充填する化学気相成長（ＣＶＤ）プロセスによって形成されてもよい。次いで、化学機械研磨（ＣＭＰ）によって、余分な二酸化珪素が除去されてもよい。ＣＭＰステップ後、ＳＴＩ構造４２０ａ〜４２０ｅは、窒化珪素部分５３２ａ〜５３２ｅが、ＳＴＩ構造４２０ａ〜４２０ｅの上方を覆う場所が図に示されているプロファイルになるようにエッチバックされてもよい。
【００２０】
図５は、フォトレジスト層５３０がメモリアレイ領域を覆った状態の図４の基板を示す。高電圧および低電圧領域は、この時点では覆われていない状態である。このようなフォトレジスト層は、基板全体にわたってフォトレジストをスピンオン塗布した後、フォトレジストの現像時、高電圧および低電圧領域にわたった層の部分のみが除去されるようなパターンに従って層を露光することによって形成されてもよい。メモリアレイ領域にあるフォトレジスト層５３０は、この時点で、窒化珪素マスク層３１０の部分５３２ａ〜５３２ｃと接触した状態にあるが、層間誘電体またはフローティングゲート層とは接触した状態にない。このようにして、マスク層部分５３２ａ〜５３２ｅにより、下地層は、フォトレジスト層５３０と接触することがないように保護され、このとき、下地層とフォトレジスト層が接触してしまうと、フォトレジスト層が接触する下地層に残留物を残したり、汚染を生じたりする事態を招きかねない。
【００２１】
図６は、高電圧および低電圧領域にあるマスク層部分５３２ｄ〜５３２ｅ、ＩＰＤ層部分４２４ｄ〜４２４ｅ、フローティングゲート層部分４２２ｄ〜４２２ｅ、および誘電体層部分を除去した後の図５の基板３００を示す。これらの層は、反応性イオンエッチング（ＲＩＥ）によって、マスク部分５３２ｄ〜５３２ｅ、層間誘電体部分４２４ｄ〜４２４ｅ、およびフローティングゲート部分４２２ｄ〜４２２ｅをエッチングすることによって除去され、次いで、フッ化水素酸での浸漬（ＨＦ浸漬）を用いて、誘電体層３０２の部分を除去することによって除去されてもよい。フォトレジスト層５３０は、アレイ領域にあるこれらの層を、その場所でそのままの状態に保つように保護する。高電圧および低電圧領域においてこれらの層が除去された後、フォトレジスト層５３０が除去される。フォトレジスト層５３０が除去された後、基板の露出エリアに第２の誘電体層６４０（高電圧酸化物、またはＨＶＯＸ）が形成される。この時点での露出エリアは、高電圧および低電圧領域にある。第２の誘電体層６４０を、例えば、炉酸化によって基板３００上に成長させてもよい。第２の誘電体層６４０は、第１の誘電体層３０２より厚い層であってもよい。この場合、第２の誘電体層６４０は、およそ３７０オングストロームの厚みである。
【００２２】
図７は、適所にある第２のフォトレジスト層７５０が、メモリアレイ領域と高電圧領域の両方を覆うが、低電圧領域では開いたままになった状態の図６の基板を示す。第２のフォトレジスト層７５０は、低電圧領域にある第２の誘電体層６４０を除去する間、メモリアレイ領域および高電圧領域をマスクするように働く。第２の誘電体層６４０は、ＨＦ浸漬などの従来の方法を用いて、低電圧領域から除去されてもよい。このようにして、この時点で、基板表面３０４は、低電圧領域において露出される。
【００２３】
図８は、フォトレジスト層７５０を除去し、引き続き、低電圧領域において第３の誘電体層８６０を形成した後の図７の基板を示す。第３の誘電体層８６０は、低電圧領域において基板表面３０４を酸化することによって形成された酸化物層であってもよい。低電圧領域には、薄い誘電体層が一般に好ましい。この実施例において、第３の誘電体層８６０は、およそ４０オングストロームの厚みである。この薄い誘電体は、高電圧を要求しない論理デバイスに適切なものである。高電圧領域にある酸化物（第２の誘電体層６４０）は、この領域で酸化が起こるようにこの酸化ステップ中に露出され、第２の酸化物層６４０をおよそ４００オングストロームの厚みに成長させる。
【００２４】
図９は、メモリアレイ領域からマスク層部分５３２ａ〜５３２ｃを除去し、引き続き、コントロールゲート層９７０を堆積した後の図８の基板３００を示す。窒化珪素マスク層部分５３２ａ〜５３２ｃは、熱リン酸（Ｈ３ＰＯ４）を用いて除去されてもよい。このエッチングは、ＩＰＤ層の上面を露出する。窒化珪素層部分５３２ａ〜５３２ｅを除去した後、コントロールゲート層９７０が堆積されてもよい。この実施例において、コントロールゲート層は、ポリシリコンおよび珪化タングステン（ＷＳｉx ）で形成される。また、珪化タングステンの代わりに、任意の他の珪化物材料が使用されてもよい。コントロールゲート層９７０は、メモリアレイ領域、高電圧領域、および低電圧領域を覆う。メモリアレイ領域において、コントロールゲート層９７０は、メモリアレイの行に沿って延びるコントロールゲートを形成する。高電圧および低電圧領域において、コントロールゲート層は、これらの領域に形成されたデバイスのゲート電極を形成する。このようにして、基板の異なる部品の異なる機能に対して、単一の層が使用されてもよい。
【００２５】
本願明細書に示されているステップに続いて、最終メモリアレイを生成するためにさらなるステップが実行される。さらなるステップが、別々のコントロールゲートを形成するためにコントロールゲート層をパターン化すること、１つ以上の注入ステップ、およびパッシベーション層の追加を含んでもよい。
【００２６】
詳細な実施形態について十分に前述してきたが、様々な変形例、別の構成、および等価物が使用されてもよい。したがって、前の記載および説明は、特許請求の範囲によって規定される本発明の範囲を限定するものとしてみなされるべきではない。
【図面の簡単な説明】
【００２７】
【図１】従来技術のメモリカードを示す。
【図２】基板に異なる領域を含む、基板上のメモリユニットのより詳細な図を示す。
【図３】アレイ領域、高電圧領域、および低電圧領域を有し、全領域にわたって、第１の誘電体層、フローティングゲート層、およびＯＮＯ層が覆っている基板を示す。
【図４】高電圧、低電圧、およびアレイ領域にＳＴＩ構造を形成した後の図３の基板を示す。
【図５】フォトレジストがアレイ領域を覆った状態の図４の基板を示す。
【図６】高電圧および低電圧領域にあるフローティングゲートおよび第１の酸化物層を除去し、引き続き、これらの領域に第２の誘電体層を形成した後の図５の基板を示す。
【図７】低電圧領域にある第２の誘電体層を除去した後、アレイ領域および高電圧領域を覆うフォトレジスト膜を有する図６の基板を示す。
【図８】低電圧領域において第３の誘電体層を成長させた後の図７の基板を示す。
【図９】アレイ領域、高電圧領域、および低電圧領域を覆う導電層を形成した後の図８の基板を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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