(57)【要約】  層構造に多段リセスを形成する方法であって、層構造上にフォトレジスト膜を形成する形成工程、リセスの１段目を形成するために、マスクとして使用されるフォトレジスト膜の開口を介して層構造をエッチングする第１エッチング工程（４９、７０）、第１エッチング工程後に、フォトレジスト膜の拡幅された開口を作成するために、フォトレジスト膜の開口を拡幅する拡幅工程、及び多段リセスの２段目を形成するために、フォトレジスト膜の拡幅された開口を介して層構造をエッチングする第２エッチング工程（５８、７２）を有する方法。
2008511980.tif 000002
【特許請求の範囲】
【請求項１】
層構造に多段リセスを形成する方法であって：
前記層構造上にフォトレジスト膜を形成する形成工程；
前記リセスの１段目を形成するために、マスクとして使用される前記フォトレジスト膜の開口を介して前記層構造をエッチングする第１エッチング工程；
前記第１エッチング工程後に、前記フォトレジスト膜の拡幅された開口を作成するために、前記フォトレジスト膜の前記開口を拡幅する拡幅工程；及び
前記多段リセスの２段目を形成するために、前記フォトレジスト膜の前記拡幅された開口を介して前記層構造をエッチングする第２エッチング工程；
を有する方法。
【請求項２】
前記第１及び第２エッチング工程がウェットエッチング工程である、請求項１に記載の方法。
【請求項３】
前記拡幅工程が前記フォトレジスト膜の過現像を用いて達成される、請求項１又は２に記載の方法。
【請求項４】
前記拡幅工程がプラズマデスカミング浴を用いて達成される、請求項１又は２に記載の方法。
【請求項５】
下側の半導体層に重ねられた頂部半導体層を有する半導体層構造に多段リセスを形成するための請求項１乃至４の何れか一項に記載の方法であって、前記第２エッチング工程が前記頂部層のみに多段リセスを形成する選択性エッチング工程である方法。
【請求項６】
下側の半導体層に重ねられた頂部半導体層を有する半導体層構造に多段リセスを形成するための請求項１乃至４の何れか一項に記載の方法であって、前記第２エッチング工程が前記頂部層と前記下側の層とに多段リセスを形成する非選択性エッチング工程である方法。
【請求項７】
多段リセスを具備する電界効果トランジスタの製造方法であって、前記多段リセスが請求項１乃至６の何れか一項に記載の方法を用いて形成される製造方法。
【請求項８】
ゲート電極、及び前記多段リセス内に受け入れられている前記ゲート電極の足部を有する電界効果トランジスタを製造する請求項７に記載の製造方法であって、前記第２エッチング工程がウェットエッチング工程であり、前記第１エッチング工程の前に当該製造方法が：
前記半導体層構造の頂部に前記フォトレジスト膜を堆積する工程、及び
前記第１エッチング工程にて、マスクとして使用される前記フォトレジスト膜に前記開口を形成する工程であり、該開口の幅が前記ゲート電極の足部の幅より小さい、形成する工程、
を有する製造方法。
【請求項９】
０．１μｍ未満のゲート電極を受け入れる多段リセスを具備するＭＨＥＭＴ又はＰＨＥＭＴの製造方法であって、前記多段リセスが請求項７又は８に記載の方法を用いて形成される製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、層構造に多段リセスを形成する方法、及び該方法を用いて製造された多段リセスゲートを具備した電界効果トランジスタに関する。
【背景技術】
【０００２】
多段リセスはＦＥＴ（電界効果トランジスタ）の半導体層構造においてゲート電極を受け入れるために使用され得る。このようなリセス構造はＦＥＴの性能を向上させる。多段リセスは、段（ステージ）と呼ばれる、相異なる深さで相異なる幅を有する少なくとも２つのリセスを含む。各ステージの幅は、ステージがリセスの底面に近付くにつれて狭くなる。
【０００３】
二段リセスゲートを具備するトランジスタの製造方法が特許文献１にて開示されている。この方法は、トランジスタ構造の上部半導体層と、マスクとして使用されるゲートレベルのフォトレジスト膜との間の中間層として誘電体層を使用している。この中間層の機能は、最終的なパッシベーション層として更に形成される第２の誘電体層の機能とは異なっている。この中間層は、ゲート−ドレイン間の高電界領域の拡がりを制御し、トランジスタの破壊電圧を増大させるためのものである。
【０００４】
特許文献１の方法は、特に、例えばＨＥＭＴ等のヘテロ接合トランジスタに向けられたものである。この文献に従ったＨＥＭＴの製造法においては、ゲート−ドレイン領域に局在化される高電界を弱めるために、ストライプ状のゲート付近の半導体チャネルが２回にわたってリセスエッチングされており、これは破壊電圧にはっきりとした影響を及ぼすことが可能である。二段リセスチャネルの使用により、ゲートのドレイン端での電界分布が変えられ、ゲート−ドレイン間及びソース−ドレイン間の破壊電圧の増大と出力コンダクタンスの低減とがもたらされる。ゲート−ドレイン間の高電界領域の拡がりを更に制御することにより、ＨＦＥＴの最大利得が向上され得る。この制御は二段リセスチャネル形状の形成によって行われ、そのとき誘電体層が、製造プロセスにて使用されるゲートレベルのフォトレジスト膜と半導体との間の中間層として使用される。
【０００５】
ＨＦＥＴを作成するためには、先ず、ヘテロ接合を有する多層半導体構造が形成される。ヘテロ構造のＨＦＥＴは、当該ＨＦＥＴの層構造が相異なるバンドギャップを有する材料を含んでおり、さもなければ得られないような高い性能水準が得られる点で、ホモ構造のＦＥＴとは異なっている。ヘテロ構造で使用される各層の材料の組成及びドーピングは変えられることができ、より高い周波数で有意に向上された性能を有するＨＦＥＴが得られる。特許文献１のＦＥＴのヘテロ構造はＩＩＩ−Ｖ族材料を有している。基板は半絶縁性のＩｎＰからできている。ヘテロ接合はＩｎＧａＡｓから成る狭バンドギャップ層とＩｎＡｌＡｓから成る広バンドギャップ層との間に形成される。広バンドギャップ層の上にはキャップ層と呼ばれるｎ＋型にドーピングされたＩｎＧａＡｓがある。
【０００６】
キャップ層上には、先ず、ソース及びドレインの金属が形成される。そして、キャップ層とソース及びドレインの表面に上述の中間層であるＳｉ３Ｎ４から成る誘電体層が堆積される。そして、この誘電体層上にフォトレジスト層が形成される。
【０００７】
このフォトレジスト層をマスクとして用い、第１のエッチング工程にて、マスクの開口を忠実に複製することが可能な開口形成技術により、ゲートパターンが誘電体の中間層に転写される。特許文献１の方法はＲＩＥ（反応性イオンエッチング）と呼ばれるドライエッチング技術を使用している。ＲＩＥはフォトレジスト層のゲートパターンに対する誘電体層のアンダーカットを伴わず、故に、フォトレジストのゲート開口に対する誘電体層の開口の拡大を伴わないエッチングを実現するものである。このドライエッチング技術は“異方性”エッチング、すなわち、横方向エッチングを伴わない縦方向エッチングを実現する。
【０００８】
そして、第２のエッチング工程にて何れかの種類の化学エッチングを用いて、誘電体層の開口を介してキャップ層がエッチングされ、キャップ層に第１のゲートリセスが形成される。
【０００９】
フォトレジストの開口を介して行われる第３のエッチング工程にて、プラズマエッチング技術を用い、誘電体の中間層がフォトレジストの開口に対して横方向に意図的にアンダーカットされる。これにより、誘電体層の開口が拡大される。
【００１０】
第４のエッチング工程にて、誘電体層の拡大された開口を介して、キャップ層及びその下のチャネル層に第２のエッチング工程のような更なる化学エッチングが適用され、二段リセス構造が形成される。この二段リセス構造はチャネル層のリセスと、横方向により広いキャップ層のリセスとを有している。
【００１１】
その後、第４エッチング工程によって得られた構造上にゲート金属層が熱蒸発によって堆積され、さらに、フォトレジスト層がアセトンを用いて除去される。これにより、先のフォトレジスト層の開口端に自己整合されたストライプ状のゲート金属が残される。このゲートは深いリセス内でチャネル層に接触している。
【００１２】
特許文献１は、二段リセスゲートは、ｎ＋型キャップ層が意図的にゲートから後退させられており、ゲートのドレイン側の電界分布が緩和されるように付近の電界が弱められるので、より高い破壊電圧を得られて好ましいと教示している。
【００１３】
特許文献１の方法は更に、ゲートの堆積の直後に、パッシベーション層と呼ばれる上部窒化シリコン層の堆積と、トランジスタの活性層とゲートのボンディングパッドとの間の空隙の形成とを有している。
【００１４】
特許文献１の方法は、フォトレジスト膜、中間誘電体層、キャップ層及びチャネル層のエッチング工程の組み合わせを用いて二段リセスゲート構造の形成を可能にするものである。この文献は、従来の二段リセスプロセスは一般的に、第１のフォトレジスト膜として使用され、且つ第２のフォトレジスト膜として使用されるフォトレジスト膜として使用される中間誘電体層の代わりに、第１及び第２のフォトレジスト膜という２つの異なるレジスト膜を必要とすることを教示している。この文献は更に、２つの異なるフォトレジスト膜に起因する追加のゲートリソグラフィ工程はプロセスを一層と複雑且つ制御し難いものにすると教示している。特許文献１においては、中間誘電体層は完成したデバイス内になおも存在している。
【００１５】
特許文献１にて開示された二段リセス技術には残念ながら幾つかの欠点が存在する。とりわけ、ＲＩＥ装置を用いて実行されるドライエッチング技術が必要とされる。ＲＩＥ装置が高価であるだけでなく、ＩｎＡｌＡｓ層（又は、より一般的にはインジウムを含有する層）がエッチングされなければならないときＲＩＥ技術には制約がある。このような層は上述の高性能トランジスタにおいてしばしば存在するものであるが、揮発性の種を得るためにこのような層へのＲＩＥ作用は高温でのみ効率的である。これらの高温は上述の層群、特にインジウムを含有する層群、に極めて有害である。さらに、ＲＩＥドライエッチング技術は、高性能トランジスタで使用される非常に薄い活性層に深刻な損傷を生じさせる虞がある。ＲＩＥはまた、最終的なゲート電極、特に０．１μｍ未満（ｓｕｂ−０．１μｍ）のゲートやマッシュルーム形状のゲート、を形作るために使用される更なる多層レジストシステムの完全性に影響を及ぼす虞がある。
【特許文献１】米国特許第５３６４８１６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、マルチリセス構造が中間誘電体層を用いることなく単一のフォトレジスト膜を用いて実現され、その結果、特許文献１にて開示されたＨＥＭＴに存在していたような中間誘電体層が完成構造に残存せず、また、２つのフォトレジスト膜の使用による複雑性も有さない、半導体マルチリセス構造を形成する方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に従って提案される方法は、エッチング機構に基づいて作用することに代えて、特に二段リセス構造を形成するために使用されるフォトレジスト膜に定められるゲート足部の寸法に基づいて作用する工程を有する。このフォトレジスト膜は、単純な（マッシュルームでない）ゲートを形成するための単一のフォトレジスト膜である。このフォトレジスト膜は、マッシュルーム形状のゲートを形成する場合に使用される多層レジストシステムの第１のフォトレジスト膜である。
【００１８】
本発明に従った方法は：
多段リセスの１段目を形成するために、フォトレジスト膜の開口を介して半導体層構造をエッチングする第１エッチング工程；
第１エッチング工程後に、フォトレジスト膜の拡幅された開口を作成するために、フォトレジスト膜の前記開口を拡幅する拡幅工程；及び
多段リセスの２段目を形成するために、フォトレジスト膜の拡幅された開口を介して半導体層構造をエッチングする第２エッチング工程；
を有する。
【００１９】
この方法においては、フォトレジスト膜がマスクとして使用され、深いリセスを形成するためにフォトレジスト膜の開口が使用され、第１と第２のエッチング工程の間に、浅いリセスを形成するために使用される拡大された開口を形成するために、上記開口が拡幅される。結果として、このフォトレジスト膜の上記開口と上記拡幅された開口を介して、異なる幅の２つの段が形成される。
【００２０】
本発明に係る方法の利点は、特許文献１にて提案された方法に従って第１の開口を有するフォトレジスト膜と第２の広い開口を有する誘電体層とを用いる代わりに、あるいは当業者に既知のように２つの異なる開口を有する２つの別々のフォトレジスト膜を用いる代わりに、単一のフォトレジスト膜が形成され、この単一のフォトレジスト膜に異なる幅の２つの開口を順次形成するために単一のフォトリソグラフィ工程が使用されることである。
【００２１】
請求項２乃至４の特徴は製造コストを削減する効果を有する。請求項５の特徴は多段リセスの底面の位置を正確に制御できるという効果を有する。請求項６の特徴は電界効果トランジスタの破壊電圧の向上を可能にする。
【００２２】
そして、もう１つの非常に重要な利点は、この方法はコストのかかるドライエッチング技術の代わりにウェットエッチング技術を用いて行われ得ることである。
【００２３】
特許文献１におけるＲＩＥエッチング工程の異方性は縦方向のみのエッチングを可能にするものであるが、二段リセスの製造においては、（ゲート外側の）アクセス領域の直列抵抗はこの異方性のために、ウェットエッチング工程を用いる二段リセスの製造法にて得られるアクセス領域の直列抵抗と比較して不利となる。なぜなら、ウェットエッチングは縦方向へのエッチングとともに横方向へのエッチングも行うからである（ウェットエッチングの等方性）。結果として、キャップ層に要求される重要な厚さにより、表面の影響が緩和される。このことも、例えばキンク効果などの更なる寄生効果を阻害しないために重要である。
【００２４】
従って、本発明に係る方法はＲＩＥの代わりにウェットエッチング技術を用いて好ましく行われ、それにより、半導体構造のもろい層や薄い層を損傷することが回避される。
【００２５】
単一のフォトレジスト層及び単一のフォトリソグラフィ工程を使用することによる利点と、ウェットエッチングを使用することによる利点とを結合させることにより、集積回路の非常に興味深い製造方法が提供される。この前者及び後者の利点に加え、もう１つの重要な利点は、この方法は場合に応じてマッシュルーム状ゲート又は埋込ゲートを実現したままで、トランジスタのゲート長を０．１μｍ未満の領域まで縮小することを可能にすることである。この利点により、この方法は更に魅力あるものにされる。
【００２６】
さらに、特許文献１にて例示されているＨＥＭＴは、およそ１０ｎｍ（０．０１μｍ）の厚さを有するキャップ層を示している。この厚さは非常に小さいものであり、低い抵抗値及び長期信頼性の観点からオーミックコンタクトの品質に不利なものである。これに代わって本発明によれば、高移動度トランジスタへの適用においてキャップ層は２０ｎｍ以上の厚さであり、オーミックコンタクトの品質が改善される。
【００２７】
請求項８の特徴は、例えばゲート長に近い等、ゲート電極足部の寸法に近い幅を有する、多段リセスの下側の段を製造することを可能にする。
【００２８】
本発明に係る方法は、特にＩＩＩ−Ｖ族ＨＭＥＴ又はＩＩＩ−Ｖ族ＭＨＥＭＴ若しくはＰＨＥＭＴ素子を有するデバイスなどの、例えば２００ＧＨｚ以上の周波数で動作する種類など、高速、低ノイズ、且つ／或いは高パワーで動作する種類のＩＩＩ−Ｖ族素子から成る能動素子が集積された半導体デバイスを製造することを可能にする。
【００２９】
本発明に係る方法はトランジスタのゲート長を最小化することを可能にする。本発明に係る方法は、０．１μｍ未満の領域の二段リセスマッシュルーム状ゲートを具備した上述のような種類の能動素子が集積された半導体デバイスを製造することを可能にする。他の例では、本発明に係る方法は、二段リセス埋込ゲートを具備した上述のような種類の能動素子が集積された半導体デバイスを製造することを可能にする。
【００３０】
また、上述のような高性能デバイスを製造するためには、オーミックコンタクトを改善しデバイスの長期信頼性を向上させるために、約０．０２μｍという厚めのキャップ層が必要である。この厚さは、特許文献１にて使用されている厚さより大きい厚さである。その上、この約０．０２μｍ以上という厚さは、本発明に係る方法に従った多段リセスゲートの製造に最も都合のよい厚さである。
【００３１】
本発明のこれら及び他の態様は以下の記載、図面及び請求項から明らかになるであろう。
【発明を実施するための最良の形態】
【００３２】
本発明は、半導体構造に多段リセスを形成する方法と、例えばゲート電極などの制御電極を受け入れる多段リセスを具備した電子素子の製造方法に関する。
【００３３】
この電子素子について、単に例示のため、多層構造から形成されたＩＩＩ−Ｖ族半導体材料を用いて製造されるＦＥＴという特別な場合にて説明する。一例として、ＩＩＩ−Ｖ族半導体材料はガリウム砒素化合物を有し得る。
【００３４】
このデバイスは幅が１０μｍ未満の領域の多段リセスを有してもよい。好ましくは、このデバイスは幅が０．１μｍ未満の領域の多段リセスを有してもよい。リセスの最も深いレベルの幅はゲート電極の長さと同方向である。ガリウム砒素化合物の多層構造はＩｎＡｌＡｓ層（又は、より一般的にはインジウムを含有する層）を含んでもよい。
【００３５】
本発明に係る方法はまた、例えばＨＥＭＴ（高電子移動度トランジスタ）等のヘテロ接合トランジスタを製造することに適用可能である。
【００３６】
高性能ＨＥＭＴを製造するために、二段リセスチャネルと単純なゲートとの使用が行われてもよい。高性能ＭＨＥＭＴ又はＰＨＥＭＴを製造するためには、二段リセスチャネルとマッシュルーム状ゲートとの双方の使用が最も好ましい。これらのデバイスは好ましくは０．１μｍ未満のゲートを有し、この実現は０．１μｍ未満のゲートのフォトリソグラフィを用いて行われる。他の例では、二段リセスチャネルを用い、ゲートは埋込ゲートと呼ばれる種類であってもよい。
【００３７】
本発明は、例えば、２００ＧＨｚ以上の高周波数で動作するＩＩＩ−Ｖ族ＭＨＥＭＴ若しくはＰＨＥＭＴの個別デバイス、又はＩＩＩ−Ｖ族ＭＨＥＭＴ若しくはＰＨＥＭＴに基づく集積回路などの、如何なる高速、低ノイズ、且つ／或いは高パワーのＩＩＩ−Ｖ族デバイスを製造することにも適用可能である。具体的には、本発明に係る方法は０．１μｍ未満のゲートを受け入れるための多段リセスを具備したＭ（ｍｅｔａｍｏｒｐｈｉｃ）又はＰ（ｐｓｅｕｄｏｍｏｒｐｈｉｃ）ＨＥＭＴを製造することに適用可能である。一例として、図１は二段リセス４を具備したＭＨＥＭＴ（変成高電子移動度トランジスタ）２を例示している。リセス４は下段５及び上段６を有している。段５の幅は段６の幅より小さい。水平部分が段５を段６から区別している。図１は本発明の理解に必要な詳細部のみを示している。トランジスタ２は半導体多層構造を有しており、これらの層の各々は水平な層として例示されている。
【００３８】
半導体多層構造は、基板の底部から始めて、以下の層：
基板７、
トランジスタの電気特性への基板７の影響を緩和するためのバッファ層８、
チャネル層１０、
スペーサ層１２、
太線で図示されている薄い供給層１４、
ショットキー層１６、及び
キャップ層１８
を含んでいる。
【００３９】
上述のトランジスタは、例えばモノリシック・マイクロ波集積回路（ＭＭＩＣ）等の半導体デバイスを製造するために用いられてもよい。このようなデバイスは、半導体基板７に積層された少なくとも半導体活性層１６を有する、図１Ａ及び図１Ｂに示されるようなＨＥＭＴを含んでもよい。
【００４０】
図１Ａ及び図１Ｂを参照するに、好適な実施形態においては、活性層１６は低抵抗率の半導体キャップ層１８によって覆われている。この電界効果トランジスタはまた、半導体層上にソース電極２０及びドレイン電極２２を有しており、これらの間にチャネルが二段リセスによって設けられている。二段リセスは深くて狭い中央リセス５と、浅くて大きい周辺リセス６とを有している。このトランジスタは更に、中央リセス５内の活性層１６に接触しているゲート電極２６を有している。
【００４１】
図１Ａ及び図１Ｂにおいては、トランジスタは高電子移動度（ＨＥＭＴ）型であり、基板７に設けられた活性層を形成するための積層構成内に、第１の禁制帯幅を有する第１の材料から成る下部活性層１０と、より広い禁制帯幅を有し、界面１４を用いて第１の層１０とヘテロ構造を形成する第２の材料から成る上部活性層１６とを有するヘテロ接合を形成するように、異なる電子親和力を有する少なくとも２つの層を有している。
【００４２】
図１Ａ及び図１Ｂにおいては、ＨＥＭＴの構造を形成するため、有利には、強くｎ＋＋型にドーピングされたキャップ層１８が存在する。このキャップ層は、ソース及びドレインのオーミックコンタクト２０、２２の下に位置する領域の半導体材料の導電率を増大させることによって、トランジスタのソースとドレインの抵抗を低減する機能を有する。このキャップ層はまた、オーミックコンタクト２０及び２２を構築する材料の融合中に、この材料が金属−半導体合金を形成する共晶材料であるという事実によって機械的及び電気的に阻害されるものである、ソース及びドレインのオーミックコンタクト２０、２２の下にある領域とチャネル領域との間の空間的分離を形成する機能とを有する。リセス５、６はキャップ層１８に設けられる。本発明に従って、キャップ層は好ましくは２０ｎｍ（０．０２μｍ）以上の厚さを有する。
【００４３】
ＨＥＭＴ構造はまたゲート２６の金属パッドを有し、この金属パッドはショットキー障壁を形成するように上部活性層１６の材料上に直接的に堆積される。このショットキー障壁は、活性層１６の底面、すなわち、ヘテロ構造の界面１４、から非常に正確な距離だけ離されている。この距離は上部活性層１６の実効的な厚さを表すとともにトランジスタ動作すなわちピンチオフ電圧を決定するものであり、これによりエンハンスメント型又は対照的にディプレッション型のトランジスタが形成される。
【００４４】
このＨＥＭＴは改善された飽和電圧を示すだけでなく、増大された破壊電圧、及び低アクセス抵抗をも示す。破壊電圧値はゲート金属２６の端部をリセス５、６の端部から分離している間隔に依存する。上述のトランジスタにおいては、中央の深いリセスの下に位置する活性層１６の部分は好ましくは、意図的にはドーピングされない。
【００４５】
上述のような二段リセスゲートとソース及びドレインとを具備する電界効果トランジスタを実現する有利なプロセスは、図１Ａ、図１Ｂ、図３Ａ、図３Ｂ、図５Ａ及び図５Ｂに例示される幾つかの工程を含んでもよい。
【００４６】
本発明に係る方法は、ヘテロ接合トランジスタだけでなく全ての種類のトランジスタに有益なものである。
【００４７】
図１Ａ及び図１Ｂに従って、電界効果トランジスタを形成するため、プロセスは半絶縁性ガリウム砒素（ＧａＡｓ）からの基板７の形成と、ショットキー層と呼ばれるインジウムアルミニウム砒素（ＩｎＡｌＡｓ）から成る活性層１６の形成とを含んでもよい。
【００４８】
好適な一実施形態においては、トランジスタＨＥＭＴを形成するため、プロセスは：
半絶縁性ガリウム砒素からの基板７；
インジウムアルミニウム砒素（ＩｎＡｌＡｓ）から成るバッファ層８；
２０％から８０％程度のインジウム濃度を有し、且つおよそ１０ｎｍから３０ｎｍの間の厚さを有する、ガリウムインジウム砒素（ＧａＩｎＡｓ）から成るチャネル層１０；
２ｎｍから５ｎｍのスペーサ層；
薄い供給層を形成するドーピングされた面１４；
５ｎｍから３０ｎｍの厚さを有し、閾値電圧を定める、インジウムアルミニウム砒素（ＩｎＡｌＡｓ）から成るショットキー層１６；
強くｎ＋＋型にドーピングされ、且つおよそ２０ｎｍ以上の厚さを有する、インジウムガリウム砒素（ＧａＩｎＡｓ）から成るキャップ層１８
を形成することを含んでもよい。
【００４９】
面１４及びキャップ層１８を除いた全ての層は意図的にはドーピングされない。
【００５０】
ガリウムインジウム砒素（ＧａＩｎＡｓ）チャネル層１０は所与の禁制帯幅を有し、インジウムアルミニウム砒素（ＩｎＡｌＡｓ）から成るショットキー層１６はそれより大きい禁制帯幅を有する。この構成に従ったＨＥＭＴはＰ（ｐｓｅｕｄｏｍｏｒｐｈｉｃ）型と呼ばれており、材料の禁制帯幅の差が大きいために向上された性能を有する。２次元電子ガスがＨＥＭＴ内の相異なる禁制帯幅を有する層の界面１４に構築される。
【００５１】
半導体材料層の積層体が、例えば分子ビームエピタキシ又は有機金属気相堆積など、当業者に既知の技術が好ましく使用されるエピタキシャル成長などによって完成される。
【００５２】
次の工程はソース及びドレインのオーミックコンタクトを形成する工程であることが有利である。これらの工程は従来のものであって当業者に周知であるので、以降では述べないこととする。キャップ層１８の頂部にて、ソース金属２０及びドレイン金属２２がリセス４のそれぞれ左側と右側に形成される。
【００５３】
トランジスタ２は更に、リセス４の中央に縦方向に堆積されたゲート電極２６を有する。この電極２６は有利には、拡幅された頭部３０が該頭部より小さい所定幅を有する足部３２に接続されたマッシュルーム形状を示している。図１においては、足部３２は段５の中心に位置付けられており、その自由端はショットキー層１６に接触している。マッシュルーム状ゲートの大きい頭部はゲート電極の抵抗を低減し、トランジスタ２の性能向上を可能にする。
【００５４】
典型的に、本発明に係る方法は、足部３２の幅が０．１μｍ未満であるトランジスタを、繰り返し時の正確性を均一にして、且つ低コストにて、容易に製造することを可能にする。このようなトランジスタは大きな性能向上を示す。この方法は、集積回路を形成することに関し、極めて高い集積密度を実現するものである。
【００５５】
続いて、図１Ａ、図２、図３Ａ及び図３Ｂを参照しながらトランジスタ２の製造方法を説明する。以降においては、本発明を理解するのに必要な工程のみ詳細に述べることとする。トランジスタ２を製造するための他の工程は従来のものであり、説明しない。
【００５６】
二段リセスチャネルの製造に関し、本発明に従った方法は以下の工程を有する。
【００５７】
図１Ａの半導体多層構造が構築されると、工程４０にて、図３Ａに例示されるように、キャップ層１８の頂部にフォトレジストパターン４２が形成される。図３Ａ及び図３Ｂにおいては、層１６及び１８のみが表されている。処理４５にて、先ずフォトレジスト膜４４がキャップ層１８上に堆積される。そして処理４７にて、露光及び現像によって膜４４にゲート開口４６が描写される。これによってフォトレジストパターン４２が形成される。例えば、フォトレジスト膜の露光には、電子ビーム又は他の露光手段が用いられてもよい。
【００５８】
開口４６の幅は、好ましくは、ウェットエッチングによる段５の拡大を補償するために、足部３２によって表されるゲート長に所望される幅より狭い。故に、段５の拡大は十分に制御される。これにより、ウェットエッチング技術を用いるときであっても、ゲート長と呼ばれる足部３２の幅に等しいか、僅かにのみ大きいかの幅を有する第１の段５の形成が可能になる。その結果として、この方法は０．１μｍ未満のゲート電極に使用され得る。
【００５９】
例えば、開口４６の幅は５０ｎｍ（０．０５μｍ）以下にされてもよい。本発明に係る方法を用いて、開口４６の幅は従来技術に対して大幅に縮小され得る。マイクロ波用途の集積回路に重大な改善をもたらす約２０ｎｍ（０．０２μｍ）の幅も得ることが可能である。
【００６０】
レジストパターン４２が形成されると、工程４８にて、キャップ層１８に段５が形成される。これを行うため、処理４９にて、レジストパターン４２をマスクとして用いて、第１のウェットエッチングが開口４６を介して実行される。結果として、二段ゲート４の第１の段５がキャップ層１８に設けられる。ウェットエッチング処理４９はキャップ層１８を縦方向及び横方向の双方に、ほぼ同量だけエッチングする。このウェットエッチング技術は全方向に同一の作用を有し、等方性と呼ばれている。故に、図３Ａに例示されるように処理４９の終了時点において、段５の幅は開口４６の幅より大きくなっている。
【００６１】
その後、工程５０にて、拡幅された開口５２をもたらすために、フォトレジスト層の開口４６の幅が水平方向に拡大される。この工程はフォトレジスト膜４４の過現像（ｏｖｅｒ−ｄｅｖｅｌｏｐｍｅｎｔ）によって実現される。最初の現像で形成された当初の開口４６の拡大を制御しながら行うために、過現像処理が従来の現像処理と同様にして行われる。
【００６２】
従って、この新たな現像処理の前に新たな露光は行われない。例えば、この過現像処理は開口４６の幅を０．０１μｍだけ増大させるように制御される。工程５０から得られる拡幅開口５２は図３Ｂに例示されている。図３Ｂにおいては、以前の開口４６は点線で示されている。続いて工程５６にて、二段リセス４の段６が拡幅開口５２を介してキャップ層１８に形成される。これは処理５８にて、マスク４２の拡幅開口５２を介してキャップ層１８の選択性ウェットエッチングを行うことにより為される。ウェットエッチング処理５８にて、段５もまた水平方向に拡幅されるとともに縦方向に深くされる。選択性エッチングが行われるので、段５が深くされることはショットキー層材料１６に到達したときに自動的に停止する。
【００６３】
結果として、二段リセス４がキャップ層１８に形成される。
【００６４】
そして工程６２にて、二段リセス内にゲート電極２６が形成される。工程６２においては、例えば、金属ゲート電極を堆積し、ゲートパッド周辺のゲート材料をリフトオフする処理と、ゲート形状を定めるために使用された更なるフォトレジスト層の除去とによって、ゲート電極２６のマッシュルーム形状が得られる。ゲート形成処理は、典型的に、例えば２層、３層、又は更には４層のレジストシステムなどの多層レジストシステムを用いることによって達成されてもよい。この場合、本発明に従って図３Ａ及び３Ｂに示され、“単一のフォトレジスト層４４”として先述されたフォトレジスト膜４４は、多層レジストシステムの最下層のフォトレジスト層である。そして、マッシュルーム状ゲートを定めるためのフォトレジスト層は、層４４上に前もって形成された更なる層である。
【００６５】
本発明によれば、マルチリセスの形成は１つのフォトレジスト層及び１つのフォトリソグラフィ工程（露光工程）のみを使用する。
【００６６】
図４、図１Ｂ、図５Ａ及び図５Ｂは、ＦＥＴの製造方法の他の一実施形態を例示している。これらの図においては、図１Ａ、図２、図３Ａ及び図３Ｂにて既述の要素は同一の参照符号を有している。この方法は図２の方法と、処理４９及び５８が処理７０及び７２に置換されていることを除いて同じである。
【００６７】
処理７０は、図５Ａに例示されるように、段５の底面がショットキー層材料１６に到達するとキャップ層１８のエッチングが自動的に停止するような選択性ウェットエッチングである。
【００６８】
処理７２は、図５Ｂに例示されるように、工程５６の終了時点にて段５の底面を層１６内に位置させるが層１４には接触させないような非選択性ウェットエッチングである。二段リセスのこのような構成は、製造されたＦＥＴの破壊電圧を増大させることを可能にする。
【００６９】
図２及び図４の方法は、トランジスタのゲートを構築する目的で使用され得る多層フォトレジスト膜システムの最下層のフォトレジスト膜のみを使用して二段リセスを形成するのに効果的である。結果として、これらの方法を例示している図は、二段リセスを形成するためにキャップ層１８の頂部にフォトレジスト膜４４を堆積する唯一の処理を例示している。従って、これらの方法は、例えば中間誘電体層のような、あるいは第２のフォトレジスト層のような、追加マスク層の形成を必要としない。
【００７０】
これらの方法はまた、マスク開口パターンを半導体層内に転写するための費用のかかる技術を使用する必要がないのでコストを削減する。例えば、０．１μｍ未満のゲート電極を有するトランジスタに関してであっても、反応性イオンエッチングを含む工程は不要である。
【００７１】
０．１μｍ未満のゲートそのものの製造に関し、ゲートのフォトリソグラフィは一般的に多層レジストシステム（２層、３層、更には４層のシステム）の使用を必要とする。なお、この多層レジストシステムにおいて、上述の“単一の”フォトレジスト層は“第１の層”又は“最下層”の位置に該当する。この種のゲートフォトリソグラフィは、上記の多層レジストシステムを露光する電子ビーム技術を用いて行われてもよい。これらの多層システムは当業者には周知であり、マッシュルーム状ゲートを具備する高性能ミリ波デバイスの製造に関する文献にて広く報告されている。一般的に、２層レジストシステムにおいては、下側のレジストはゲート長でもあるゲート足部を定め、上側の層はマッシュルームの頭部を定める。更なるレジストは具体的なレジストの輪郭による良好な金属リフトオフを達成する助けとなる。
【００７２】
図示されていない他の一実施形態においては、浅いリセスが拡幅されるように、過現像は上述の実施形態においてより大きくされてもよい。そして、ゲート金属は浅いリセスの一部と深いリセスとを覆ってもよい。従って、ゲート金属は深いリセス全体を覆い、且つ深いリセスの外側まで延在することになり、ゲート長はゲート長の方向に、深いリセスの幅より大きくなる。この型のゲートは“埋込ゲート”と呼ばれている。これはトランジスタの飽和電圧を増大させ、閾値電圧の制御性を向上させ得るものである。この実施形態は特にエンハンスメント型トランジスタに有用である。
【００７３】
数多の更なる実施形態が可能である。例えば、３段、４段又は５段以上の多段リセスを作り出すために、マスクとして使用されるフォトレジスト膜における拡幅工程と拡幅された開口を介してのウェットエッチング工程とが、何回か繰り返されてもよい。拡幅工程は過現像処理の代わりにプラズマデスカミング浴（ｐｌａｓｍａ  ｄｅｓｃｕｍｍｉｎｇ  ｂａｔｈ）を用いて実現されてもよい。
【００７４】
上述の方法は、マッシュルーム形状を有するゲートという特別な場合について説明されてきたが、他の形状、すなわち、スティック又はロッドのような形状を有するゲート電極にも適用されるものである。
【００７５】
最後に、この方法はＦＥＴを製造することに関して説明されてきたが、ここで開示された教示は多段リセスを具備する全てのマイクロエレクトロニクスデバイスに適用されるものである。
【図面の簡単な説明】
【００７６】
【図１Ａ】二段リセスを具備する電子デバイスを示す概略図である。
【図１Ｂ】二段リセスを具備する電子デバイスを示す概略図である。
【図２】図１Ａの二段リセスの製造方法を示すフローチャートである。
【図３Ａ】図２の製造方法における特定の工程の際の図１Ａのデバイスを示す概略図である。
【図３Ｂ】図２の製造方法における特定の工程の際の図１Ａのデバイスを示す概略図である。
【図４】図１Ｂの二段リセスの製造方法を示すフローチャートである。
【図５Ａ】図４の方法における特定の工程の際のデバイスを示す概略図である。
【図５Ｂ】図４の方法における特定の工程の際のデバイスを示す概略図である。
【図１Ａ】
2008511980.tif 000003
【図１Ｂ】
2008511980.tif 000004
【図２】
2008511980.tif 000005
【図３Ａ】
2008511980.tif 000006
【図３Ｂ】
2008511980.tif 000007
【図４】
2008511980.tif 000008
【図５Ａ】
2008511980.tif 000009
【図５Ｂ】
2008511980.tif 000010
【国際調査報告】
2008511980.tif 000011
2008511980.tif 000012