(57)【要約】ソリッドステート・イメージング・システムは、1つの画素連続の画素が、他の画素連続の画素に関してずらされ、即ち食い違いにされている第1および第2の画素連続を有する少なくとも1つのCMOSイメージャを有する。複数のイメージャが端から端へと配列され、ジャンパ線が画素出力導体または各々を接続し、それによって画素は各々の画素連続の共通出力増幅器へ入り、チップ間オフセット電圧を最小にする。画素は相互から斜めにずらされ、カラー・リボンフィルタがイメージ区域を斜めに横切って配列されるカラー・イメージャを構築することができる。この配列はカラーのクロストークを最小にする。2008538688.tif 000003
2008538688.tif 000002
【特許請求の範囲】
【請求項１】
端から端へと配列され、各々が相互に並んで位置する2つの画素連続を含み、1つの画素連続が他の画素連続からずらされた、複数のCMOSイメージャと、
該画素連続に沿って伸び、該CMOSイメージャ上のそれぞれの画素連続に関連づけられる導体のペアを伴い、各々の該画素が、導体の関連づけられたペアの導体へそれぞれ結合されかつ該画素連続の全ての他の画素増幅器FETと並列であるソース電極およびドレイン電極を有するそれぞれの画素増幅器FETを含む、導体の2つのペアと、
各々の該CMOSイメージャの導体の各々の該ペアの導体を残りのイメージャの対応する導体に接続する、複数のジャンパ導体と、
各々が、該CMOSイメージャの少なくとも1つの導体のそれぞれのペアへ結合された追加のFETおよび帰還路を含む、出力増幅器のペアと、
該イメージャの画素連続へ結合されたイメージ制御回路と、
該複数のイメージャの上に光学イメージを形成するイメージ焦点調節手段と
を含む、イメージを走査するシステム。
【請求項２】
各々の画素連続が、画素連続内のそれぞれの画素に位置する複数の第1の入力トランジスタ、および該画素連続の画素に共通で第1の入力トランジスタへ接続されて帰還ループを作り出す第2の入力トランジスタを有する単位差動増幅器を含む、請求項1記載のシステム。
【請求項３】
イメージ制御回路が、画素連続の少なくとも1つにおけるそれぞれの画素について画素集積時間を制御するためのシャッタ・コントローラ手段を含む、請求項1記載のシステム。
【請求項４】
イメージ制御回路が、画素連続の少なくとも1つにおける一つまたは複数の画素の読み出しを選択的にスキップして解像度の低減およびフレーム速度の増加を可能にするための解像度調整手段を含む、請求項1記載のシステム。
【請求項５】
各々の画素連続の画素が、画素制御領域の2つの側で斜めに配列された画素領域のペアとして配列され、それによって画素領域のペアの各々が斜めに伸びてその画素連続の画素領域の継続ペアの間に斜行地帯を定め、他の画素連続の画素が該斜行地帯の中に位置する、請求項1記載のシステム。
【請求項６】
画素領域が赤、青、および緑の感光区域へ分割され、赤、青、および緑の感光区域が、画素制御領域の反対側に配された画素領域の対応する感光区域と斜めに整列し、赤、青、および緑の光フィルタが、それぞれの画素の感光区域を斜めに横切って伸びるリボンフィルタとして配される、請求項5記載のシステム。
【請求項７】
列が、相互に交替する第1および第2の列連続へ分割され、それによって各々の連続の列の画素が、他の連続の列の画素から所定の量だけずらされる、イメージング区域上で行および列として配列された画素のアレイと、
ソース電極およびドレイン電極を有する列増幅器FETを有する各々の該列と、
第1の列連続の列増幅器FETのソースおよびドレイン電極がそれぞれそこに接続される、第1の列連続に関連づけられる導体の少なくとも1つのペアと、
第2の列連続の列増幅器FETのソースおよびドレイン電極がそれぞれそこに接続される、第2の列連続に関連づけられる導体の少なくとも1つのペアと、
それぞれの列連続の導体のそれぞれのペアに結合された追加のFETおよび帰還路を各々が含む、第1および第2の出力増幅器と、
該イメージャの画素へ結合されたイメージ制御回路と
を含むCMOSイメージング・システム。
【請求項８】
第1および第2の列連続の対応する画素が相互から斜めにずらされている、請求項7記載のCMOSイメージング・システム。
【請求項９】
画素が、画素制御領域の2つの側で斜めに配列された画素領域のペアとして配列され、それによって画素領域のペアの各々が斜めに伸びて、その連続の画素領域の継続ペアの間で斜行地帯を定め、画素の他の列連続の画素が、該斜行地帯の中に位置する、請求項8記載のCMOSイメージング・システム。
【請求項１０】
画素領域が赤、青、および緑の感光区域へ分割され、それによって赤、青、および緑の感光区域が、該画素制御領域の反対側に配された画素領域の対応する感光区域と斜めに整列し、同様に他の列連続の斜めに整列した画素の対応する赤、青、および緑の感光区域と整列し、赤、青、および緑の光フィルタが、イメージング区域を斜めに横切って伸びるリボンフィルタとして配される、請求項9記載のCMOSイメージング・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
継続出願のデータ
本出願は、現在では米国特許第6,911,639号である2002年5月7日の早期同時継続特許出願第10,141,008号の一部継続出願である。上記同時継続特許出願は、現在放棄されている2001年5月7日の米国仮出願第60/289,076号の優先権を主張する。これらの出願は、参照により本明細書に組み入れられる。
【背景技術】
【０００２】
発明の背景
本発明は、ソリッドステート・イメージャおよびイメージ取り込みシステムに関し、具体的には、2つ以上の画素連続を、ずらされるか食い違いに配列する画素の改善された構成へ向けられる。本発明は、更に具体的には、端と端をつながれた2つ以上のイメージャ・チップを使用し、チップからチップへの望ましくない利得変動を回避する構成に関する。本発明は、望ましくは、低電力CMOSイメージャ技術およびずらされた画素連続を使用して実施される。
【０００３】
ソリッドステート・イメージセンサは極めて多様な応用で使用され、そのような応用について低コスト、高解像度、高信頼性イメージセンサを追求することに多大な関心が払われた。CMOSイメージャ技術は、1つの電源電圧のみを必要とすること、その頑丈さ、およびその固有の低電力消費の理由から有利である。非常な高解像度を達成することにも大きな関心が払われたが、これは画素密度の増加を必要とする。
【０００４】
走査型システムは、多様なイメージ・取り込み応用、例えば、ウェブ検査ならびに文書複写およびアーカイブに使用される。従来、この型のスキャナは、コンタクト・イメージセンサ(CIS)モジュールまたはCCDを使用して、イメージ情報を取り込んだ。そのような走査型システムにおいて、CCDイメージャは、サイズの点で、走査されている物体、例えば、写真またはテキストの幅の一部分だけに限定される。このサイズ限定は、大きな距離、即ち、ページ幅に匹敵する距離の上で電荷を転送することの困難性による。これは、文書のイメージを焦点調節してイメージャのサイズへ縮小することを必要とする。多数のCCDイメージャを端から端へ接合して、単一の長いイメージ取り込みデバイスを有効に作成することが望ましいが、それを非実用的にする多くの欠点がある。
【０００５】
図1は、CCDソリッドステート・イメージャ12を使用する先行技術のスキャナ配列または走査型システム10を示す。焦点調節レンズ系14は、走査されるべき物体、例えば、テキスト16のシートの縮小イメージをCCDイメージャ12の上に焦点調節するように配置される。多くの実用的スキャナ配列では、ミラー(ここでは図示されない)が使用されてもよい。出力バッファ18がCCDイメージャ12へ結合され、可撓性ケーブルを介してアプリケーション特定集積回路(ASIC)22を駆動するように使用される。入力バッファ20もCCDイメージャ12へ結合され、アナログ/ディジタル変換器(A/D)によってディジタル化された取り込みイメージデータをホスト・コンピュータ、ネットワーク、もしくは他の周辺デバイス、例えば、プリンタもしくはモデム、または幾つかの場合には、イメージ処理機能、モータ制御、光制御、シートフィーダ、およびユーザ・インタフェースASICデバイスを有する多機能周辺機器(MFP)の全もしくは幾つかの部分へインタフェースするために使用される。デスクトップ・システムもモータおよび光源を含み、走査されるべき文書16の下でイメージャを動かす。様々な異なる光源、例えば、蛍光管およびLED、および様々な異なる駆動モータ、例えば、ステッピングモータおよび同期電動機を使用することができる。これらは周知であって、ここでは示されないが、スキャナ・システムの中に含まれることが理解される。CCDイメージャは多くの欠点および制限、例えば、速度制限を有する。これらは、電荷転送効率の制限、および高い電力消費、および画素アレイへ他の機能を集積するときの厳しく制限された集積能力に起因する。更に、CCDイメージャにおいて、画素は画素情報のスキップを許さない固定シーケンスで読み出されなければならない。
【０００６】
従来のCISベース走査型システム30は、図2に示される。このシステムにおいて、端と端を接合された複数のCISモジュール32(1)〜32(N)が存在する。CISモジュール32(1)〜32(N)は、相互に密接して設置され、取り込まれているイメージと同じ幅の長い近接センサ・アレイを構築する。光カプラ34は、走査されるべき物体36に対面し、そのイメージをCISモジュールのアレイの上に焦点調節するように配置される。モジュール32(1)〜32(N)のアレイは、走査されるべき物体36と同じ幅である必要があるから、アレイはかなり大きくなければならない。CISモジュール32(1)〜32(N)の正確な配置は、物体の幅を横切るギャップまたはジャンプなしにイメージ全体をピックアップするのに必要であり、CISベース・システムの構築を高価なものにする。更に、様々な個々のCISセンサの各々は、補正されなければならない個々の電圧オフセットを有し、これもシステムの複雑度を増加する。
【０００７】
Paceらの米国特許第6,084,229号で開示されるように、最近、アクティブコラムセンサ(active column sensor)(ACS)アーキテクチャが開発された。これは、CCDまたはCIDイメージャによって達成される性能よりも良好または等しい性能を有するシングルチップ・ビデオ・カメラとしてCMOSイメージセンサを構築できるようにする。ACSイメージャは、非常に低い固定パターン・ノイズを享受する。Paceらの特許で開示および例証された原理は、走査の応用で使用されるイメージャへ有利に組み込むことができる。この特許は、参照により本明細書に組み入れられる。
【発明の開示】
【０００８】
本発明の目的および要約
したがって、本発明の目的は、走査型システムで使用可能であって先行技術の欠点を回避するソリッドステート・イメージャを提供することである。
【０００９】
他の目的は、テキスト文書を走査するために十分な幅の上で、経済的および効果的なイメージャを提供することである。
【００１０】
他の目的は、単色またはカラー・イメージャの有効解像度を改善することである。
【００１１】
本発明の1つの局面によれば、ソリッドステート区域または直線イメージャ集積回路は、2つ以上の画素連続として構成される画素素子のアレイとして作られる。1つの画素連続の画素は相互にずらされる。即ち、画素位置は重複するか食い違っている。画素連続はそれぞれの出力バスへ読み出され、出力は水平方向または垂直方向に多重化されてもよい。これらのイメージャICの2つ以上が端と端をつながれて、広いイメージャ・アセンブリを作り出すことができる。そのような場合、各々のIC上の出力バスも、チップ間の電圧オフセットを最小化するように接続される。
【００１２】
本発明の態様に従ってイメージを取り込むシステムは、CMOSイメージング・システム、イメージ焦点調節デバイス、およびCMOSイメージング・システムへ結合されたイメージ制御処理システムを使用する。CMOSイメージング・システムは、少なくとも1つの画素連続を有する少なくとも1つのCMOSイメージャを有する。イメージ焦点調節デバイスは、少なくとも1つの画素連続の少なくとも一部分の上にイメージを向ける。
【００１３】
本発明の他の態様に従ってイメージを走査または取り込む方法は、CMOSイメージング・システムの少なくとも1つの画素連続の少なくとも一部分の上にイメージを向けることを含む。次に、イメージはCMOSイメージング・システムのCMOSイメージャの少なくとも1つの画素連続で取り込まれる。CMOSイメージング・システムは、イメージの取り込みおよび処理の間に制御される。
【００１４】
本発明の他の態様に従ってイメージを取り込むシステムは、少なくとも1つのCMOSイメージャの中に第1の画素連続を含み、また少なくとも1つのCMOSイメージャの中で第1の画素連続に少なくとも隣接した少なくとも1つの更なる画素連続を含む。少なくとも1つの追加の画素連続は、第1の画素連続からずらされている。
【００１５】
本発明の他の態様に従ってイメージを取り込む方法は、少なくとも1つのCMOSイメージャの第1の画素連続を、少なくとも1つのCMOSイメージャの第1の画素連続に少なくとも隣接した少なくとも1つの他の画素連続からずらし、ずらされた第1の画素連続および少なくとも1つの更なる画素連続の少なくとも一部分でイメージを取り込み、取り込まれたイメージの解像度を向上することを含む。
【００１６】
複数の画素連続が積み重ねられて、画素が連続的にずらされるとき、画素は斜行軸に沿って整列するように配列される。ずらされた画素連続は、ビデオ信号が共通のセンス・ノードの上にビンニングされるように読み出し可能であり、カラーフィルタは、下方の画素によって形成された斜行部分の上に置くことができ、このようにして先行技術よりも多数の利点を可能にする。斜めに配向された画素およびカラーフィルタは、カラーのクロストークを最小にすることによってカラー純度の改善を可能にする。
【００１７】
本発明は、イメージを取り込む先行技術のシステム、例えば、CCDイメージャまたはCISイメージャに依存するシステムよりも、大きな柔軟性および低いコストでイメージを取り込むシステムを提供する。本発明はシャッタを含む。このシャッタによって、画素連続、例えば、行または列(または斜行部分)の画素が同じ露光期間を共有すること、各々のカラーの独立集積期間がカラーバランスを向上すること、多解像度イメージングを得るため画素をスキップすること、食い違い画素が小さな区域で高い解像度および高いカラー純度を提供すること、および異なる画素連続の画素信号をビンニングすることが可能となる。ハンドヘルドおよびバッテリ作動デバイスの有用な計算能力の最近の進歩は、写真、テキスト、ビデオ、バーコード、生体認証であってもよいイメージを獲得するため、高度集積、低電力、小サイズ・システムの付加を可能にし、その結果、マルチチップの電力渇望CCDベース・システムを著しく不利にしている。
【００１８】
好ましい態様によれば、CMOSイメージング・システムは、イメージング区域の上で行および列の画素アレイとして配列され、列は第1および第2の列連続へ分割され、これらの列連続は相互に交替して、各々の列連続の画素が他の列連続の画素から所定の量だけずらされる。各々の列は列増幅器FETを含み、このFETはソース電極およびドレイン電極を有する。第1の列連続に関連づけられた少なくとも一対の導体は、第1の列連続の列増幅器FETのソースおよびドレイン電極に結合される。第2の列連続に関連づけられた導体の他の一対は、第2の列連続の列増幅器FETのソースおよびドレイン電極へ結合される。第1および第2の出力増幅器の各々は、それぞれの列連続の導体のそれぞれの一対へ結合された追加のFETおよび帰還路を含む。前記イメージャの画素へ結合され、それぞれの画素のタイミングおよびゲーティングを制御するイメージ制御回路が存在する。
【００１９】
好ましい配列において、第1および第2の列連続の対応する画素は、相互から斜めにずらされる。画素は画素制御領域の2つの側で斜めに配された画素領域のペアとして配列され、画素領域のペアの各々が斜めに伸びている。これらは、その列連続の画素領域の継続ペアの間で斜行帯域を定める。他の画素列連続の画素は、前記斜行帯域の中に位置する。
【００２０】
他の好ましい態様によれば、イメージを走査するシステムは、端から端へと配列された複数のCMOSイメージャ、例えば、CMOS ICから形成されてもよい。各々のそのようなCMOSイメージャは、相互に並んで位置する2つの画素連続を有するように構成され、一方の画素連続は他方の画素連続からずらされている。各々のイメージャは、更に、画素連続に沿って伸びる導体の2つのペアを有し、導体のペアは前記CMOSイメージャのそれぞれの画素連続に関連づけられる。各々の画素は、ソース電極およびドレイン電極を有するそれぞれの画素増幅器FETを含み、ソース電極およびドレイン電極は導体の関連づけられたペアの導体へ結合される。ジャンパ導体が、各々の前記CMOSイメージャの導体の各々の前記ペアの導体を、残りのイメージャの対応する導体に接続する。一対の出力増幅器の各々は、前記CMOSイメージャの少なくとも1つの導体のそれぞれのペアへ結合された追加のFETおよび帰還路を含む。前記イメージャの画素連続へ結合されたイメージ制御回路は、画素のタイミングおよびゲーティングを制御するように働く。関連づけられたイメージ焦点調節手段、即ち、レンズ群またはミラーまたはそのような焦点調節素子の組み合わせは、イメージャのこの広いアセンブリの上に光学イメージを形成する。ずらされた画素連続の出力は一緒にまたは別々に使用されて、走査速度および解像度を必要に応じて選択できるようにし、および他の効果、例えば、低照度応用で使用できる画素ビンニングを可能にする。開示された配列は、イメージャICの全体のバッテリを単一のアクティブコラムセンサまたはACSとして構成し、出力増幅器は全ての連合イメージャのそれぞれの画素連続の各々の画素に貢献する。これは電圧オフセットに起因するイメージ歪曲を除去する。なぜなら、画素出力増幅器の各々は、それぞれの出力増幅器の一部分を形成するからである。
【００２１】
本発明の多数の態様の中の任意の態様によれば、感光アレイは、任意の数の列および行として配列された複数の画素から構成される。本発明の2次元多色イメージャ態様は、隣接画素の間の接触縁を最小にする利点を有し、したがってカラークロストークの機会は著しく減少する。類似したカラー画素は斜めに整列するように配列され、斜行リボンまたはストリップ・フィルタが使用される点で、カラーフィルタの製造は単純化される。
【００２２】
本発明の上記および多くの他の目的、特徴、および利点は、好ましい例示的な態様の下記の説明から一層完全に理解される。この説明は、添付の図面と結びつけて読まれるべきである。
【００２３】
好ましい態様の詳細な説明
ここで図面を参照する。最初に図4を参照すると、本発明の態様に従って物体42、例えば、テキストのイメージを取り込むシステム40は、レンズ44、CMOSイメージング・システム46、イメージ制御処理システム47、および出力バス51を含む。他の同等のコンポーネントが使用可能である。イメージ制御処理システム47をCMOSセンサ46に含めて、別個のコンポーネントの必要性を除き、全体のコストを低減してもよい。本発明は、CCDまたはCIS技術を使用する先行システムよりも大きな柔軟性および低いコストでイメージを取り込むシステムを提供する。更に、本発明は、CMOSイメージング・システム46で使用される独特のずらされた画素構造を提供する。
【００２４】
図3で示されるように、レンズ44がシステムの中に配置され、走査または取り込まれているイメージをCMOSイメージング・システム46の上に焦点調節するかそこへ向ける。この態様において、レンズ44は、走査されているイメージをCMOSイメージング・システムの上に縮小するが、他のやり方、例えば、イメージの縮小なし、または拡大あり、またはなしの直接転送として、イメージを焦点調節するようにレンズを使用することができる。更に、レンズ44が示されるが、他の型の焦点調節およびイメージ形成システム、例えば、ミラーまたはミラーとレンズの組み合わせを使用して、走査されるべきイメージをCMOSイメージング・システムの上に焦点調節するかそこへ向けてもよい。
【００２５】
ここで図4を参照すると、CMOSイメージング・システム46は、CMOSチップの上に形成され、CMOSイメージャ48を含む。CMOSイメージャ48は、一対の食い違い画素連続51(1)〜50(4)および52(1)〜52(4)、例えば、画素の行または列、一対のアドレスデコーダ54(1)および54(2)、一対のリセット・バイアス56(a)および56(2)、一対のリセット選択58(1)および58(2)、一対のフォトゲート選択60(1)および60(2)、一対の演算増幅器62(1)および62(2)、一対の相関ダブルサンプラ(correlated double sampler)(CDS)64(1)および64(2)、画素選択および出力ドライバ66、および複数の電界効果トランジスタを有する。他の態様において、CMOSイメージング・システムは、他のコンポーネントおよび配列を含んでもよい。この態様において、「画素」の用語は、感光素子および画素制御回路を意味するが、画素が実質的に感光素子のみを包含する他の配列が可能である。
【００２６】
図4の態様において、第1および第2の画素連続50(1)〜50(4)および52(1)〜52(4)は相互に隣接し、第2の画素連続52(1)〜52(4)は、画素ピッチの1/2だけ第1の画素連続50(1)〜50(4)からずれている。他の態様において、第1および第2の画素連続50(1)〜50(4)および52(1)〜52(4)は、他の空間配列を有することができ、異なる量または異なるピッチだけずれていてもよい。画素連続は、異なる数の画素を有することができる。更に、ずれた2つの画素連続50(1)〜50(4)および52(1)〜52(4)が示されるが、CMOSイメージャ48は他の構成、例えば、単一の画素連続または3つ以上の画素連続を有してもよい。複数の画素連続が含まれるのであれば、画素連続は、最適には、画素連続の総数の逆数だけずらされる。例えば、3つの画素連続が存在するならば、画素は1/3だけ相互からずらされ、4つの画素連続が存在するならば、画素は1/4だけ相互からずらされる。以下同様である。他の配列が使用可能である。例えば、画素連続が他の量だけずらされ、または幾つかの画素連続がずらされない。ずらされた画素連続50(1)〜50(4)および52(1)〜52(4)の場合、第1の画素連続50(1)〜50(4)からの出力は、走査運動と同期して、第2の画素連続52(1)〜52(4)からの出力とインタリーブすることができる。出力のインタリービングは、1つの画素連続のみを有するシステムよりも、システムまたはデバイスの全体の長さを増加することなく、およびコストを顕著に増加することなくシステム40の解像度を増加する。
【００２７】
CDS64(1)および64(2)の出力は出力ドライバ66へ結合され、出力ドライバ66は出力バス51へ結合され、各々の増幅器の出力はCDS 64(1)および64(2)の1つの入力へ結合される。FET80および90のソースならびにドレインは、増幅器62(2)の入力へ結合される。この態様において、画素50(1)および50(2)は、FET68のゲートの1つへ結合される同じセンス・ノード100を共有し、画素50(3)および50(4)は、FET74のゲートの1つへ結合される同じセンス・ノード102を共有し、画素52(1)および52(2)は、FET80のゲートの1つへ結合される同じセンス・ノード104を共有し、画素52(3)および52(4)は、FET90のゲートへ結合される同じセンス・ノード106を共有する。FET70のドレインはFET68の他のゲートへ結合され、FET70のソースは画素50(1)へ結合され、FET72のドレインはFET68の同じゲートへ結合され、FET70のソースは画素50(2)へ結合され、FET76のドレインはFET74の他のゲートへ結合され、FET76のソースは画素50(3)へ結合され、FET78のドレインはFET74の同じゲートへ結合され、FET78のソースは画素50(4)へ結合され、FET82のドレインはFET80の他のゲートへ結合され、FET82のソースは画素52(1)へ結合され、FET84のドレインはFET80の他のゲートへ結合され、FET82のソースは画素52(1)へ結合され、FET84のドレインはFET80の同じゲートへ結合され、FET84のソースは画素52(2)へ結合され、FET86のドレインはFET90の他のゲートへ結合され、FET86のソースは画素52(3)へ結合され、FET88のドレインはFET86の同じゲートへ結合され、FET88のソースは画素50(4)へ結合される。
【００２８】
アドレスデコーダ54(1)は、FET68の1つのゲートおよびFET74の1つのゲートへ結合され、アドレスデコーダ54(2)は、FET80の1つのゲートおよびFET90の1つのゲートへ結合される。アドレスデコーダ54(1)は、更に、FET70、72、74、および76のゲートへ結合され、アドレスデコーダ54(2)は、更に、FET82、84、86、および88のゲートへ結合される。アドレスデコーダ54(1)および54(2)は、更に、一緒に結合されてクロック97およびスタートパルスへ結合される。リセット・バイアス56(1)はFET92のソースおよびFET94のソースへ結合され、リセット・バイアス56(2)はFET96のソースおよびFET98のソースへ結合される。FET92のドレインはFET70のソースおよびFET72のソースへ結合され、FET94のドレインはFET76のソースおよびFET78のソースへ結合され、FET96のドレインはFET82のソースおよびFET84のソースへ結合され、FET98のドレインはFET86のソースおよびFET88のソースへ結合される。リセット選択58(1)はFET92のゲートおよびFET94のゲートへ結合され、リセット選択58(2)はFET96のゲートおよびFET98のゲートへ結合される。フォトゲート選択60(2)は画素50(1)および50(3)へ結合され、フォトゲート選択60(1)は画素50(2)および50(4)へ結合される。フォトゲート選択60(3)は画素52(1)および52(3)へ結合され、フォトゲート選択60(4)は画素52(2)および52(4)へ結合される。
【００２９】
イメージ制御処理システム47は、リセット選択58(1)および58(2)、アドレスデコーダ54(1)および54(2)、フォトゲート選択60(1)および60(2)、およびCMOSイメージング・システム46の中の出力ドライバ66へ結合され、これらを制御するが、イメージ制御処理システム47は、他のコンポーネントへ結合されてもよい。イメージ制御処理システム47は、中央処理ユニット(CPU)またはプロセッサまたは専用論理、メモリ、およびトランシーバ・システムを含む。これらは、それぞれバス・システムまたは他のリンクによって一緒に結合されるが、イメージ制御処理システム47は、他のコンポーネントおよび配列を含んでもよい。イメージ制御処理システム47の中のプロセッサは、イメージを処理する記憶命令の一つまたは複数のプログラムを実行する。例えば、各々の画素連続の集積時間を制御して、均一の集積期間を保証するか、異なる画素連続の集積期間を制御して、異なるカラーについて集積期間が異なるようにし、画素連続、例えば、画素の行または列の間の画素のビンニングを制御し、画素連続の中のどの画素がいつスキップされて解像度を増加するかを制御する。更に、他の命令、例えば、ビデオ機能、プリンタ・モータの駆動制御、シートフィードの制御、紙の並べ替え制御、プリントヘッドの制御、ユーザ・インタフェース、ファックスおよびモデム能力も実行される。
【００３０】
CPUまたはプロセッサまたは専用論理のこれらのプログラムされた命令は、メモリの中に記憶されるが、これらのプログラムされた命令の幾つかまたは全ては、他のロケーションの一つまたは複数のメモリに記憶され、検索されてもよい。多様な異なるタイプのメモリ記憶デバイス、例えば、静的もしくは動的なランダム・アクセス・メモリ(RAM)またはシステム内の読み出し専用メモリ(ROM)またはフロッピーディスク、ハードディスク、CD ROM、またはプロセッサへ結合された磁気、光、または他の読み出しおよび/もしくは書き込みシステムから読み出され、ならびに/または書き込まれる他のコンピュータ読み取り可能メディアが、メモリとして使用可能である。トランシーバ・システムが使用されてイメージ制御処理システム47へ機能的に結合され、イメージ制御処理システム47と他のシステム、例えば、CMOSイメージング・システム46との間で通信する。多様な異なるタイプのコンピュータ・インタフェース、例えば、赤外線、USB、ブルートゥース、811.XX、並列ポート、1394、カメラ・リンク、DVI、またはSMPTE 29Xが使用可能である。この特定の態様において、イメージ処理機能は図3のイメージ制御処理システム47の中にある。イメージ制御処理システム47は、CMOSイメージング・システム46と同じCMOSチップの上にあるが、他の配列が使用されてもよい。例えば、イメージ処理機能および他の機能、例えば、デスクトップ・スキャナまたはMFPの全てが、同じチップ上のCMOSイメージャ48に含まれるか、他のチップ上のCMOSイメージング・システム46とは別個のコンポーネントに含まれるようにし、次にこれらのチップが一緒に結合される。
【００３１】
電力監視システム45は、CMOSイメージング・システム46へ結合され、CMOSチップの上にあるが、電力監視システム45は、他のチップ上に設置されたコンポーネントであってよく、このコンポーネントはCMOSイメージング・システム46を有するチップへ結合される。電力監視システム45は、CMOSイメージング・システム46を監視し、いつCMOSイメージング・システム46が使用されていないか、例えば、イメージを取り込んでいないか、またはイメージを外へ転送していないかを検出し、非使用期間中には電力消費を遮断して電力を節約する。
【００３２】
図5を参照すると、カラー走査応用で使用されるCMOSイメージング・システム110は、3つのCMOSイメージャ112(1)〜112(3)を含む。CMOSイメージャ112(1)〜112(3)の各々は、異なるカラー・バンドを表すが、他の配列が使用可能である。例えば、他の数のCMOSイメージャを有し、および/またはCMOSイメージャが同じカラー・バンドを表し、または単色イメージャを有することができる。CMOSイメージャ112(1)〜112(3)は、更に、同じカラー・バンドを取り込むために使用されてよく、または単色であってもよい。複数のCMOSイメージャ112(1)〜112(3)を使用すると、他の動作、例えば、CMOSイメージャ112(1)〜112(3)の1つの中にある1つの画素連続の画素からの信号と、CMOSイメージャ112(1)〜112(3)の他の1つの中にある1つの画素連続の画素からの信号とを、ビンニングすることができる。本明細書において説明することを除いて、CMOSイメージャ112(1)〜112(3)の構造および動作は、図4を参照して説明したCMOSイメージャ46と同じであり、ここでは詳細に説明しない。CMOSイメージャ112(1)〜112(3)の各々は、図6で示される画素連続118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)の集合を有する。
【００３３】
この特定の態様において、CMOSイメージャ112(1)〜112(3)によって表されるカラー・バンドは、赤、緑、および青であるが、他のカラー・バンド、例えば、シアン、マゼンタ、およびイエローが表現されてもよい。これらは、非可視バンド、例えば、UVまたはIRであってもよい。特定のカラー・バンドのために、各々の画素連続118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)の上にカラーフィルタが置かれる。この特定の態様において、赤、緑、および青のカラーフィルタが使用される。
【００３４】
この特定の態様において、イメージ制御処理システム114は、CMOSイメージャ112(1)〜112(3)と同じチップの上にあるが、イメージ制御処理システム114は、図3の態様で示されるように、CMOSイメージャ112(1)〜112(3)へ結合された別個のコンポーネントの中に設置されてもよい。イメージ制御処理システム114の構造および動作は、図3および図4を参照して説明されたイメージ制御処理システム47と同じである。イメージ制御処理システム47は、CMOSイメージャ112(1)〜112(3)の動作を制御するために使用される。制御の中には、各々のCMOSイメージャ112(1)〜112(3)の中の機能が含まれ、例えば、各々の画素連続の集積時間を制御して、均一の集積期間を保証するか、異なる画素連続のために集積期間を制御して、それが異なるカラーであるようにし、画素連続の集合、例えば、画素の行または列の間の画素のビンニングを制御し、画素連続の中のどの画素がいつスキップされてフレーム速度を増加するかを制御し、更に他の命令、例えば、ビデオ機能、プリンタ・モータの駆動制御、シートフィードの制御、紙の並べ替え制御、プリントヘッドの制御、ユーザ・インタフェース、ファックスおよびモデム能力が含まれる。集積期間を制御し、画素をビンニングし、画素をスキップする方法は、Paceらの米国特許第6,084,229号で開示されている。CMOSイメージング・システム110は、更に、入力バッファ116を含む。入力バッファ116はCMOSイメージャ112(1)〜112(3)へ結合され、CMOSイメージャ112(1)〜112(3)を駆動および制御するために使用される。CMOSイメージャ112(1)〜112(3)は、アドレスデコーダ54(1)〜54(2)、リセット制御58(1)〜58(2)、CDS回路64(1)〜64(2)、フォトゲート60(1)〜60(4)、クロック97、およびスタート98、画素選択66、システム47のグローバル・リセット、センス・ノード・リセット100、102、104、および106、画素スキップまたは画素ビンニング、および使用されていないときに電力消費を除くパワーダウン・モードを含む。
【００３５】
図3および図4を参照して、イメージを取り込むシステム40の動作をこれから説明する。レンズ系44は、走査または取り込まれているイメージ42の縮小イメージを、CMOSイメージング・システム46のCMOSイメージャ48の画素連続50(1)〜50(4)および52(1)〜52(4)の少なくとも一部分の上に焦点調節するかそこへ向けるが、イメージ42を向ける他の構成が使用可能である。例えば、CMOSイメージャ48の上にイメージの実際のサイズ版または拡大版が向けられる。更に、他のデバイス、例えば、ミラーを使用して、イメージをCMOSイメージャ48の上に向けることができる。
【００３６】
イメージ42が、イメージを取り込むために使用される感光素子を有する画素連続50(1)〜50(4)および52(1)〜52(4)の上へ向けられるとき、画素50(1)〜50(4)および52(1)〜52(4)は、イメージ制御処理システム47によって制御されるフォトゲート選択60(1)〜60(4)の状況に依存して、縮小イメージの集積を開始する。読み出し動作シーケンスは、画素50(1)〜50(4)および52(1)〜52(4)の上にイメージを取り込み、リセット制御58(1)〜(2)によってセンス・ノード100、102、104、および106の一つまたは複数をリセットし、CDSのリセット・レベルを感知し、フォトゲート制御線60(1)〜(4)によって、共有された画素の一つまたは複数を各々のセンス・ノードへ転送することである。この特定の態様において、一つまたは複数のフォトゲート選択60(1)〜60(2)が1つの電圧レベル、例えば、単なる例として0ボルトへバイアスされたとき、画素の行はイメージ、例えば、文書または他の走査される物体を集積または取り込むことができない。一つまたは複数のフォトゲート選択60(1)〜60(4)が他の電圧、例えば、単なる例として3.3ボルトへバイアスされたとき、3.3にあるフォトゲート選択60(1)〜60(4)へ結合された画素の行は、イメージを集積および取り込むことができる。一度、イメージが取り込まれると、フォトゲート選択60(1)〜60(4)の1つから全ては、この例では0ボルトであった最初の電圧レベルへ戻される。フォトゲート選択60(1)〜60(4)の動作は、センス・ノード100、102、104、および106と連係して動作する。センス・ノード100の動作は、FET70および72のアドレスデコーダ選択およびFET92のリセットと連係する。図4では、同じセンス・ノード100を共有する2つの画素が示されるが、これは単なる例である。同じセンス・ノードを共有する画素の数は、1から多数へ変動することができる。同じセンス・ノードを共有する画素が多くなれば、それだけ多くのフォトゲート制御60(X)線が必要であり、これはタイミングの複雑度を増加する。これは、画素とセンス・ノードとの間の中間記憶素子を使用して克服できるが、そのような中間記憶素子は画素構造の複雑度を増加する。これを達成する画素構造の1つの例は、図7で示され、フォトゲートおよび記憶ゲートを含む。次に、走査されている文書からの取り込み信号を有する画素は、読み取りのためにセンス・ノードへ転送される。フォトゲート制御線60(1)〜60(4)および関連したセンス・ノード100、102、104、および106は、読み取りのためにどの画素50(1)〜50(4)および52(1)〜52(4)が選択されるかを決定する。フォトゲート制御60(2)については、センス・ノードは100および102であり、読み取られるべき画素はそれぞれ50(1)および50(3)である。全ての画素信号はフォトゲート制御線60(1)〜(4)の各々について並列に転送され、したがって各々のフォトゲート制御60(1)〜(4)に関連づけられたアドレスデコーダ54(1)および54(2)からの画素選択線は、アドレスデコーダ54(1)または54(2)によって同時にオンにされなければならない。したがって、フォトゲート制御60(2)については、センス・ノードは100および102であり、読み取られるべき画素は50(1)および50(3)であり、転送FET70および76は、アドレスデコーダ54(1)によって並列に選択されなければならない。フォトゲート制御信号60(2)はゼロへ駆動され、画素50(1)および50(3)の電荷をセンス・ノード100および102へ転送する。次に、転送FET70および76がアドレスデコーダ54(1)によってオフにされ、フォトゲート制御60(1)は、この例では、3.3ボルトへ再びバイアスされ、画素50(1)および50(3)の下のシリコンを空乏にして、次の集積フレームについて集積を開始する。ここで、フォトゲート制御60(2)に関連づけられた画素の全ては、画素情報をセンス・ノード100および102へシャッタされる。次に、アドレスデコーダは、Paceらへの米国特許第6,084,229号で説明されるように、センス・ノード100および102を選択し、FET68の制御ゲートを選択することによって読み取り、演算増幅器62(1)によってCDS回路64(1)へ出力し、必要なら、次の順序の画素が、FET74の制御ゲートを選択するアドレスデコーダ54(1)によって読み取りのために選択され、102のセンス・ノードが演算増幅器62(1)によって再び読み取られる。
【００３７】
このプロセスは、画素50(2)および50(4)について再び反復される。画素50(2)および50(4)は、リセット制御58(1)によってリセットされた後にセンス・ノード100および102へ転送され、アドレスデコーダ54(1)によって転送FET72および78を選択し、次にフォトゲート制御信号60(1)がゼロへ駆動される。転送制御FET72および78はアドレスデコーダ54(1)によってオフにされ、信号をシャッタする。センス・ノード100および102は、FET68の制御ゲートをオンにすることによって、アドレスデコーダ54(1)によって読み取りのために選択され、演算増幅器62(1)およびCDS回路64(1)を介して画素を出力し、FET68の制御ゲートが再びオフにされる。所望される次の画素は、FET74の制御ゲートをオンにするアドレスデコーダ54(1)によって読み取りのために選択され、演算増幅器62(1)およびCDS回路64(1)を介して画素を出力し、FET74の制御ゲートが再びオフにされる。フォトゲート制御60(1)は3.3ボルトへ再びバイアスされ、所望であれば次の集積期間を開始する。
【００３８】
このプロセスは、画素52(1)および52(3)について再び反復される。画素52(1)および52(3)は、リセット制御58(2)によってリセットされた後にセンス・ノード104および106へ転送され、アドレスデコーダ54(2)によって転送FET82および86を選択し、次にフォトゲート制御信号60(3)がゼロへ駆動される。転送制御FET82および86はアドレスデコーダ54(2)によってオフにされ、信号をシャッタする。センス・ノードは、FET80の制御ゲートをオンにすることによって、アドレスデコーダ54(2)によって読み取りのために選択され、演算増幅器62(2)およびCDS回路64(2)を介して画素を出力し、FET80の制御ゲートが再びオフにされる。所望される次の画素は、FET90の制御ゲートをオンにするアドレスデコーダ54(2)によって読み取りのために選択され、演算増幅器62(2)およびCDS回路64(2)を介して画素を出力し、FET90の制御ゲートが再びオフにされる。フォトゲート制御60(3)は3.3ボルトへ再びバイアスされ、所望であれば次の集積期間を開始する。
【００３９】
このプロセスは、画素52(2)および52(4)について再び反復される。画素52(2)および52(4)は、リセット制御58(2)によってリセットされた後にセンス・ノード104および106へ転送され、アドレスデコーダ54(2)によって転送FET84および88を選択し、次にフォトゲート制御信号60(4)がゼロへ駆動される。転送制御FET84および88はアドレスデコーダ54(2)によってオフにされ、信号をシャッタする。センス・ノードは、FET80の制御ゲートをオンにすることによって、アドレスデコーダ54(2)によって読み取りのために選択され、演算増幅器62(2)およびCDS回路64(2)を介して画素を出力し、FET80の制御ゲートが再びオフにされる。所望される次の画素は、FET90の制御ゲートをオンにするアドレスデコーダ54(2)によって読み取りのために選択され、演算増幅器62(2)およびCDS回路64(2)を介して画素を出力し、FET90の制御ゲートが再びオフにされる。フォトゲート制御60(4)は3.3ボルトへ再びバイアスされ、所望であれば次の集積期間を開始する。
【００４０】
通常、画素連続のフォトゲート制御信号は、全て同時に3.3へ再びバイアスされ、均一の集積時間となるようにする。画素50(1)および50(2)、50(3)および50(4)、52(1)および52(2)、ならびに52(3)および52(4)それぞれの間の共有されたセンス・ノード100、102、104、および106は、画素連続の中の隣接した画素50(1)および50(2)、50(3)および50(4)、52(1)および52(2)、ならびに52(3)および52(4)が、共有されたセンス・ノードの双方の画素を同じ時間に転送することによって、一緒にビンニングされることを可能にする。これは、アドレスデコーダ54(1)が転送FET70および72を同じ時間に選択し、フォトゲート制御60(1)および60(2)が同じく同時に作動されるとき、この例によって達成可能である。フォトゲート制御信号60(1)および60(2)へ接続された全ての画素50(1)〜50(4)は同じ時間に転送され、全ての転送ゲートは同じ時間に選択される必要がある。他方、センス・ノードのリセット、転送、および読み取りは、前述したことと同じである。一つまたは複数の画素50(1)〜50(4)および52(1)〜52(4)は、アドレスデコーダまたはシフトレジスタ54(1)および54(2)によって、所望であればスキップ可能である。より高いフレーム速度については、最大読み出し速度が維持される。更に、Paceらへの米国特許第6,084,229号の増幅器構成を利用することによって、この例によれば、アドレスデコーダ54(1)および54(2)は、画素連続50(1)〜50(4)および52(1)〜52(4)の複数のセンス・ノード100、102、104、および106を同じ時間に選択することができる。なぜなら、選択されたセンス・ノードの最も暗い信号は、演算増幅器62(1)の出力に優越するからである。最も暗い信号は、選択されたセンス・ノードについて最高レベルを有する信号であり、図4で示されたNFETのためにPaceらへの米国特許第6,084,229号の演算増幅器を完成するように飽和されるセンス・ノードである。複数のセンス・ノードが選択されるときに最も暗い画素を選択する方法は、「オートブラックビンニング」(auto black binning)と呼ばれる。センスFET68、74、80、および90が、図4で示されるようなNFETではなくPFETであれば、最も白い画素を選択することができ、この場合は「オートホワイトビンニング」(auto white binnin)と呼ばれる。走査応用において、紙は、多くの場合、白であり、イメージされているテキストは黒である。画素50(1)〜50(4)および52(1)〜52(4)が読み取られる順序は、シフトレジスタまたはランダム・アドレスデコーダ54(1)および54(2)、ならびに幾つの画素連続が画素選択および出力ドライバ66によって多重化またはインタリーブされるかの所定のシーケンスとして起こることができる。画素の順序を変更するためには、余分の制御線が必要とされる。この実現は当業者に明らかであり、ここでは示されない。全ての画素50(1)および50(2)、50(3)および50(4)、52(1)および52(2)、52(3)および52(4)をセンス・ノード100、102、104、および106の中でビンニングするとき、シャッタ動作は完了するが、センスを別々に共有する画素を読み出すとき潜在的な問題が生じる。共有されたセンス・ノードの画素がフォトゲート制御信号の間で遅延を有するとき問題が生じ、異なる時間に電荷を転送する。これによって、同じ画素連続の画素が、幾分異なった集積時間を有するようになる。この問題への解決法は、図7で示されるように画素当たりの記憶場所を設けることである���
【００４１】
増幅器62(1)および62(2)の出力からの信号はCDS 64(1)および64(2)へ供給され、CDS 64(1)および64(2)の出力は出力ドライバ66へ結合され、出力ドライバ66は、この例では信号を出力バス51へ出力する。したがって、本発明では、CMOSイメージング・システム46のCMOSイメージャ48の画素50(1)〜50(4)および52(1)〜52(4)からの信号は独立に選択され、所望される任意の順序で出力51へ結合される。例えば、画素50(1)〜50(4)および52(1)〜52(4)からの信号は、イメージング・システム46の長さまたはサイズを実質的に増加することなく解像度を増加するようにインタリーブすることができ、または、画素50(1)〜50(4)および52(1)〜52(4)の信号の幾つかが選択され、他の信号がスキップされるならば、フレーム速度を増加することができるが、結果のイメージの解像度は低くなる。
【００４２】
CMOSイメージング・システム46を置換し、CMOSイメージャ112(1)〜112(3)を有するCMOSイメージング・システム110を使用してイメージを取り込むシステム40の動作を、これから図3、図5、および図6を参照して説明する。図5のCMOSイメージャ112(1)〜112(3)の各々の動作は、本明細書において説明するものを除いて、図4のCMOSイメージャ48と同じである。このシステムを使用するとき、レンズ44は、走査または取り込まれているイメージの縮小イメージをCMOSイメージング・システム110のCMOSイメージャ112(1)〜112(3)の画素連続118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)の上へ焦点調節するかそこへ向けるが、再び、イメージを向ける他の構成が使用されてもよい。例えば、イメージの現実サイズ版または拡大版がCMOSイメージャ112(1)〜112(3)の上に向けられてもよい。更に、他のデバイス、例えば、ミラーを使用し、イメージをCMOSイメージャ112(1)〜112(3)の上に向けることができる。
【００４３】
この特定の態様において、CMOSイメージャ112(1)〜112(3)の画素連続118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)の集合の各々の上に、異なるフィルタがあり、これらのフィルタは、CMOSイメージャ112(1)の画素連続118(1)〜118(2)について赤をフィルタし、CMOSイメージャ112(2)の画素連続120(1)〜120(2)について緑をフィルタし、CMOSイメージャ112(3)の画素連続122(1)〜122(2)について青をフィルタするが、CMOSイメージャ112(1)〜112(3)の各々は、他の情報を取り込むためにフィルタされるか、単色であってもよい。CMOSイメージャ112(1)〜112(3)の画素連続118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)の各々からの信号を取り込みかつ処理するプロセスは、図4のCMOSイメージャ48の画素連続50(1)〜50(4)および52(1)〜52(2)について上記で説明したことと同じである。
【００４４】
3つのCMOSイメージャ112(1)〜112(3)を有するCMOSイメージング・システム110については、異なるカラー・バンドのCMOSイメージャ112(1)〜112(3)の各々における各々の画素連続118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)の集積時間は、独立に制御可能である。CMOSイメージャ112(1)〜112(3)の各々について集積時間を独立に制御するとき、CMOSイメージャ112(1)〜112(3)の各々は、光源から対応するカラー・バンドのために異なる光量を受け取ることができる。各々のカラーが、若干異なる時間量で集積することを許されるならば、イメージプロセッサによる事後処理ではなく、集積期間の間にカラーバランスを達成することができる。これは、走査またはイメージング動作を簡単にし、3カラー・チャネルの信号対雑音バランスを改善する。任意で、黒の参照画素連続または少数の黒の参照画素が、CMOSイメージャ112(1)〜112(3)の各々の画素連続118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)へ付加される。他の選択肢は、単色の画素連続をCMOSイメージャ112(1)〜112(3)へ参照として付加し、線画およびテキストのみの走査応用を援助することである。
【００４５】
3つのCMOSイメージャ112(1)〜112(3)を有するCMOSイメージング・システム110では、他の方法も実行されてもよい。例えば、異なるCMOSイメージャ112(1)〜112(3)からの画素からの信号がビンニングされ、出力される前に信号を組み合わせてもよい。ビンニングは、より高いフレーム速度で、より低い解像度を提供する。ビンニングは、多くの場合、画素からの隣接信号またはデータの合計として定義され、画素からの1つより多い信号を同じノード、例えば、出力バス51へ転送することによって達成される。
【００４６】
画素連続50(1)〜50(4)および52(1)〜52(4)の画素への代替の画素構造が、図7で示される。この例では、図4の全ての他の回路局面は同じままである。全てのタイミングは、下記の例外を除いて前に説明したとおりである。図4で示される画素連続60(1)〜(4)のフォトゲート制御は同じままであり、これらのフォトゲート制御60(1)〜(4)の1つからの接続は、記憶ゲートのFET138への入力として示される。光子生成電荷をセンス・ノード100、102、104、および106へ転送する前に、この例では、最初に起こらなければならない2つの余分のタイミング・ステップが存在し、2つの余分のFET136および138が付加されて、画素連続内の全ての画素を均一に集積することを確実にする。画素50(1)〜50(4)および52(1)〜52(4)、例えば、画素50(1)〜50(4)および52(1)〜52(4)の1つを表す画素隣接FET134が、所望の期間信号を集積した後、全ての画素50(1)〜50(4)および52(1)〜52(4)は、TX1を介して光子生成電荷を転送されている。それは、FET136のゲートを選択して、この例では、FET138の下の記憶ゲートを3.3ボルトへバイアスし、フォトゲート134を0ボルトへバイアスすることによってフォトゲート134をオフにし、TX1をオフにすることによって行われる。ここで、FET138の下の記憶ゲートは、フォトゲート制御60(1)〜(4)の1つに代わり、タイミングは前述したことと同じである。画素の集積は、この例では、フォトゲート134を3.3ボルトへ再びバイアスすることによって即時に再開可能である。図7の配列は、全ての画素の均一な集積および画素のビンニング、スキッピングの完全な制御を可能にし、所望される任意のシーケンスで「オートブラックビンニング」または「オートホワイトビンニング」を可能にする。
【００４７】
ここで図8を参照すると、走査型システム140は焦点調節システム142、例えば、レンズ群を含む。レンズ群は、縮小、拡大、または1倍率システムであってよく、走査されるべき文書144のイメージをCMOSイメージング・システム146の上に形成する。イメージング・システム146は、端と端をつながれたCMOSイメージャ146(1)〜146(N)の連続から形成される。これらのイメージャ146(1)〜146(N)の各々は、一つまたは複数の食い違い画素連続、例えば、画素の行または列としての連続を使用し、Paceらの米国特許第6,084,229号によって教示されるアクティブコラムセンサ(ACS)と関連して説明した他の制御回路、タイミング回路、およびアドレスデコーダを含む。これらのイメージャの各々は、各々の画素連続(または画素連続のペア)について、一対の内部ビデオ接続を有する。この接続は、センサが配線されるとき内部の行または列のために分配増幅器を完成する。ソースおよびドレイン線を他のイメージャの他のソースおよびドレイン線へ並列に接続して単一の有効システムにすることによって、これらのイメージャの単一の1つの上にある増幅器のみを使用すればよい。ソースおよびドレイン線を並列に接続することによって、画素連続の中の全ての画素は、アドレスされたとき、ただ1つの増幅器を完成し、イメージャ間のずれを最小にし、全ての画素は、ただ1つの演算増幅器が有するような同じ直線性を有する。ビデオ信号導体またはジャンパ148は、ここでは個々のイメージャ146(1)〜146(N)のソースおよびドレイン導体を相互に接合するように示される。
【００４８】
図8Aで一層詳細に示されるように、この態様において、イメージャ146(1)〜146(N)の各々の中には、食い違いにするか、ずらされた画素連続、例えば、カラー走査のための赤、青、および緑の画素連続の三対の集合150が存在し、端部のイメージャ146(N)がここで示される。各々のそのようなイメージャは、更に、1つの縁に沿って伸びる制御および可能回路152、および各々の画素連続、または幾つかの態様では、画素連続の各々のペアに関連づけられたそれぞれのビデオ出力増幅器160、162、164を有する。ACSイメージャの設計に関連して前に説明したように、増幅器160、162、164の各々は、その入力を、ソースおよびドレイン導体のペア154またはそれぞれの画素連続へ接合される。この場合、ジャンパ148はこれらの導体154を1つのチップから次のチップへリンクし、この単一のイメージャ146(N)からの出力増幅器160、162、164のみが使用されて、ビデオ出力信号を次の段階へ引き渡す。
【００４９】
イメージャIC146(1)〜146(N)をつなぐ接続原理を例証するため、簡単な単色配列が図9で示される。ここで、1つのイメージャ146(1)が第2のイメージャ146(2)につながれるように示され、ジャンパまたは導線148は、1つのイメージャから次のイメージャへソースおよびドレイン導体SおよびDを接合する。1つの画素連続150(1)は、ここでは、その個々の画素が第2の画素連続150(2)から1/2ピッチだけずらされるように示されるが、他の応用では他のずれが使用されてもよい。各々の画素は出力FET151を有し、そのゲートは画素のフォトセンサPへ結合され、そのソースおよびドレイン電極は、それぞれ導体SおよびDへ結合される。タイミングおよび制御回路および他の補助回路は、ここでは省略される。これは図面を不明瞭にしないためであるが、実際の態様には存在することが理解される。前に説明した他の態様と同じく、制御回路は一つまたは複数の画素連続の中で画素読み取りの選択的スキップを有効にすることができ、これは解像度およびフレーム速度に対する制御を可能にする。
【００５０】
これらのイメージャのN番目のもの146(N)の中の出力増幅器160および162は、それらの入力をそのイメージャ146(N)のソースおよびドレイン導体に結合される。これらのソースおよびドレイン導体は、ジャンパ導体148によって、残りのイメージャのそれぞれの導体へ接続され、これらの出力増幅器は次の段階へビデオ出力を提供する。前述したPaceらの米国特許第6,084,229号で分かるように、ここで相関ダブルサンプラ回路を含めてもよい。出力増幅器160および162の各々は平衡増幅器として構成され、画素が順次に読み出されるにつれて、1つのFETが各々のそれぞれの画素のFET151を順番に平衡させる。各々の出力増幅器160および162は帰還回路を形成する。これは前記のPaceらの米国特許第6,084,229号に説明されている。全ての個々のイメージャID156(1)〜156(N)の上の各々の画素連続について共通の増幅器を使用することは、1つのチップから次のチップへのビデオ出力信号の任意のオフセットを回避する。
【００５１】
先行技術のCISまたはCCDセンサ・ベース・システムは、画素連続の画素間または複数のイメージャを横切って、1つの増幅器の閉ループまたは共通帰還が存在することを欠いている。アクティブピクセルセンサ(Active Pixel Sensor)(APS)は、典型的には、随伴する利得変動およびオフセット変動を有するソースホロワとして構成される。なぜなら、ソースホロワ・バッファは開ループ構成だからである。
【００５２】
内部のソースおよびドレイン線は、図10で詳細に示される。図10は、1つの実用的な態様を例示する。この図において、ただ1つのイメージャ146(N)の一部分が略図で示される。ここでの画素は画素連続として配列され、ソース接続170(1)〜170(3)およびドレイン接続180(1)〜180(3)が示される。ソース接続およびドレイン接続はバイアス線である。これらのバイアス線は、全てのセンス・ノード(例えば、172および174)をFET176へ接続されるように示され、選択されたとき増幅器182(1)〜182(3)を完成する。これは、参照されてもよいPaceらの特許第6,084,229号によって教示されるACS構成である。このイメージャ146(N)のソースおよびドレイン接続は、全ての他のイメージャ146(1)〜146(N-1)の対応する接続と並列に配線される。画素取り込みシステムの各々のセンサからの全ての画素連続を他のセンサの対応する画素連続へ接続することによって、並列に配線された全ての画素は同じ増幅器を完成し、先行技術を悩ませたオフセット変動および利得変動を最小にする。各々のバッファおよび増幅器は自分自体の利得およびオフセットを有し、したがって各々の画素連続について1つだけの増幅器が存在する限り、利得およびオフセット変動は、1つの増幅器に限定される。CMOSイメージング・システムは、他のコンポーネントおよび配列を含んでもよい。この特定の態様において、画素の用語は、感光素子に関連画素制御回路を加えたものを意味するが、他の配列、例えば、画素が感光素子だけを含む配列が可能である。システムは、イメージャの端と端をつないで、取り込まれるイメージの有効長を延長するように構成することができる。単一チップ・システムの長さは、半導体ウェーハの製造制約およびウェーハの歩留まり問題に起因して限界を有するが、イメージャの端と端をつなぐことによって、そのような歩留まりおよび長さの限界を克服することができる。同じようにして、半導体ウェーハ製造装置のサイズおよび歩留まり限界までシステムを幅方向に延長することができ、ここで図示および説明したようにして多イメージャ2次元システムを形成することができる。
【００５３】
図10で示されるように、カラー・システムにおいて、所与のカラー(R、G、B)の画素は、所与の斜行軸に沿って整列するようにずらされ、斜めに整列した画素は、それぞれのカラーフィルタ190、191、192、193などで覆うことができる。このジオメトリは、連続リボンフィルタまたはストリップ・フィルタを相互に隣接して敷設し、製造を容易にする。更に、この配列は、画素が、2つの側の一部分に沿ってのみ他のカラーの画素とつながるという利点を有し、これはカラー交差路の生起を低減する。
【００５４】
更に、図10で示されるように、この特定の態様において、複数の画素連続184(1)、184(2)、184(3)が存在し、画素連続は相互に隣接し、隣接する画素連続184(2)は、第1の画素連続184(1)から画素ピッチの1/2だけずらされるが、画素連続184(1)〜184(3)は他のピッチまたはずれを有することができる。第1、第2、および第3の画素連続184(1)〜184(3)は他の空間配列を有してよく、異なる画素連続は他の量だけずらされてよく、画素連続の各々は、連続した複数の画素を有することができる。各々の画素連続は、異なる配列によってずらされることができ、所望する場合、解像度を向上するため重複およびずらされた画素連続を有することができる。
【００５５】
画素が、ずらされた構成で配列され、システムがカラー・システムである場合、関連したカラーフィルタは、画素連続に直交する連続に沿うか、先行技術で普通に行われるように行列(例えば、Bayer行列)として配列可能である。カラーフィルタは画素の直上に整列して、カラー不純物を生じる迷光を最小にする必要がある。ここで、相互にずらされた画素に沿ってカラーフィルタが整列するためには、カラーフィルタは事実上或る角度で配向される。これは斜行走査配列を作り出し、ずらされた画素およびカラーフィルタ・エイリアシングの有害効果の低減に起因して、解像度の向上を生じる(Dr. William E. Glenn,「A 1920 X 1080 60P System Compatible with a 1920 X 1080 30I Format」, SMPTE Journal,July/August 2002を参照)。
【００５６】
図11は、例証するために機能ブロックが付加された実際のイメージャ画素レイアウト190を示す。ここで、レイアウト190は斜行カラーフィルタ上敷きを有するように構成される。斜行カラーフィルタ191、192、193の各々は、フィルタの下の画素設計とマッチする連続ストリップとして広げられる。ここで、各々の画素群194(1)は、制御トランジスタ196の集合の1つの側に赤、緑、および青の画素の集合194を含み、制御トランジスタ196の反対の側に赤、緑、および青の画素の類似の集合195を含む。画素領域は、斜行部分の上、および画素制御領域の2つの対向する側の上に配列される。奇数番号列の画素群は、それらの間に斜行地帯を定め、偶数番号画素群は、これらの斜行地帯の中に位置する。全体の群194(1)は斜行部分に沿って横たえられ、同じ行の隣接群194(2)に関して1/2画素のピッチでずらされる。群194(1)は、それ自体斜行部分で傾けられ、したがって継続列の群は、下の次の行の画素群と整列し、所与のカラーの画素は同じ斜行部分に沿って横たわる。置かれたフィルタは、カラーのクロストークを最小にし、行列型フィルタ、例えば、Bayer方法のカラーフィルタを使用するイメージャと比較して、著しく良好な色弁別を有する。この改善は、クロストークを可能にする画素当たりの周辺部を最小にすることによって生じる。フィルタおよび画素を斜めに横たえることによって、各々の画素は、異なるカラーフィルタにつながる2つだけの側を有する。Bayerシステムでは、比較すると、各々の画素は全ての4つの側の異なるカラーフィルタと隣接する。図11で示される斜行ストリップ・カラーフィルタでは、各々の画素は異なるカラーのフィルタに隣接した2つの側のみを有する。更に、カラー斜行標本化の解像度の利点は、Boemlerらの公開出願2002-0175270および前述したGlennの文献によって教示されるように維持される。
【００５７】
この配列において、画素群の継続列、即ち、194(1)、194(2)、194(3)などは、イメージ区域の1つの側に配された第1のカラー・ビデオ・バス201、および反対の側に配された第2のカラー・ビデオ・バス202へ交互に入る赤、緑、および青の出力線200(1)、200(2)、200(3)などの集合を有する。列連続選択論理回路203は略図で示され、それぞれの画素連続をオンにしてゲートし、シフトレジスタ画素選択回路204も略図で示され、出力バスへ読み出されるそれぞれの画素を選択する。ここで示される画素レイアウトを有するイメージャは、文書走査または他の走査用の直線イメージャとして構成されるか、カラーまたは単色2次元イメージャとして構成されてよく、任意の数の画素または画素群が、所望の数の行および列へ配列される。
【００５８】
本発明は、特定の好ましい態様を参照して説明されたが、本発明は、もちろん、それらの厳密な態様に限定されない。むしろ、添付された特許請求の範囲で定められる本発明の範囲および精神から逸脱することなく、多くの修正および変形が当業者に明らかである。
【図面の簡単な説明】
【００５９】
【図１】先行技術に従ったCCD走査型システムの略図である。
【図２】先行技術に従ったCIS走査型システムの略図である。
【図３】本発明の1つの態様に従ってイメージを取り込むCMOSシステムの概略ブロック図である。
【図４】本発明の1つの態様に従ったCMOSイメージング・システムの部分ブロック図および部分回路図である。
【図５】本発明の他の態様に従ったCMOSイメージング・システムのブロック図である。
【図６】図5で示されたCMOSイメージャの、ずらされた画素連続の3つの集合の図である。
【図７】他の態様における図4で示されたCMOSイメージング・システムで使用される1つの代替の画素構造の図である。
【図８】本発明の1つの可能な態様に従ったCMOS走査の略図である。
【図８Ａ】図8の態様の一部分の部分的略図である。
【図９】図4の態様で使用されてもよい一連のCMOSイメージャICを示す略図である。
【図１０】本発明の態様に従って複数のずらされた画素連続を有するイメージャを示す略図である。
【図１１】本発明の態様に従った画素構造の図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図８Ａ】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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