(57)【要約】  ダイサイドコンデンサおよび埋め込み抵抗器を利用して、有利な給電ネットワークが達成できる。幾らかの実施形態においては、埋め込み抵抗器はより正確に制御可能であってよい。コストを削減すべく埋め込み抵抗器とこれらコンデンサを組み合わせることでダイサイドコンデンサの数を減らすことができる。埋め込み抵抗器は上位あるいは下位においてメタライゼーション層内に提供することができる。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
一の減結合コンデンサと、
前記減結合コンデンサに電気結合された一の埋め込み抵抗器と、を含む集積回路。
【請求項２】
少なくとも二つのメタライゼーション層を含み、前記埋め込み抵抗器は前記メタライゼーション層の上部の間に位置する、請求項１に記載の回路。
【請求項３】
少なくとも二つのメタライゼーション層を含み、前記埋め込み抵抗器は前記メタライゼーション層の下部と関連付けられている、請求項１に記載の回路。
【請求項４】
前記コンデンサはＵ字型をしており、下方に延びる一対のレッグと、前記レッグに電気接触する複数のランドとを含む、請求項１に記載の回路。
【請求項５】
前記複数のランドの一つから離れた一のパッドを含み、前記抵抗器は前記パッドと前記複数のランドの一つとの間に電気的に位置する、請求項４に記載の回路。
【請求項６】
前記抵抗器は前記パッドを介して一の給電メタライゼーションに結合されている、請求項５に記載の回路。
【請求項７】
前記メタライゼーションのうちの一つは一の給電メタライゼーションであり、前記給電メタライゼーションは一の開口部を持ち、前記抵抗器は前記開口部に形成されている、請求項３に記載の回路。
【請求項８】
前記抵抗器は前記コンデンサに結合されており、前記コンデンサはＵ字型をしており、二つの離れたパッド上に配置され、前記パッドのうちの一つは一のビアにより前記給電メタライゼーションに結合されている、請求項７に記載の回路。
【請求項９】
前記抵抗器から、前記コンデンサに結合された一のパッドに延びる複数のビアを含む、請求項８に記載の回路。
【請求項１０】
複数の埋め込み薄膜抵抗器として形成される複数の並列抵抗器を含む、請求項１に記載の回路。
【請求項１１】
一のプリント回路基板と、
前記プリント回路基板に結合された一の電源と、
前記プリント回路基板に結合された一の集積回路と、を含み、
前記集積回路は一の減結合コンデンサと、前記減結合コンデンサに電気結合された一の埋め込み抵抗器とを含む、システム。
【請求項１２】
前記集積回路は少なくとも二つのメタライゼーション層を含み、前記埋め込み抵抗器は前記メタライゼーション層の上部の上に位置する、請求項１１に記載のシステム。
【請求項１３】
前記集積回路は少なくとも二つのメタライゼーション層を含み、前記埋め込み抵抗器は前記メタライゼーション層の下部と関連付けられている、請求項１１に記載のシステム。
【請求項１４】
前記コンデンサはＵ字型をしており、下方に延びる一対のレッグと、前記レッグに電気接触する複数のランドとを含む、請求項１１に記載のシステム。
【請求項１５】
前記複数のランドの一つから離れた一のパッドを含み、前記抵抗器は前記パッドと前記複数のランドの一つとの間に電気的に位置する、請求項１４に記載のシステム。
【請求項１６】
前記抵抗器は前記パッドを介して一の給電メタライゼーションに結合されている、請求項１５に記載のシステム。
【請求項１７】
前記メタライゼーションのうちの一つは一の給電メタライゼーションであり、前記給電メタライゼーションは一の開口部を持ち、前記抵抗器は前記開口部に配置されている、請求項１３に記載のシステム。
【請求項１８】
前記抵抗器は前記コンデンサに結合されており、前記コンデンサはＵ字型をしており、二つの離れたパッド上に配置され、前記パッドのうちの一つは一のビアにより前記給電メタライゼーションに結合されている、請求項１７に記載のシステム。
【請求項１９】
前記抵抗器から、前記コンデンサに結合された一のパッドに延びる複数のビアを含む、請求項１８に記載のシステム。
【請求項２０】
複数の埋め込み薄膜抵抗器として形成される複数の並列抵抗器を含む、請求項１１に記載のシステム。
【請求項２１】
一の減結合コンデンサと、一の集積回路の複数のメタライゼーション層に結合された一の埋め込み薄膜抵抗器とを含む、一の給電ネットワークを形成する工程を含む、方法。
【請求項２２】
一の上部メタライゼーション層および一の下部メタライゼーション層を提供する工程を含む、請求項２１に記載の方法。
【請求項２３】
前記下部メタライゼーション層上に前記薄膜抵抗器を形成する工程を含む、請求項２２に記載の方法。
【請求項２４】
前記上部メタライゼーション層上に前記薄膜抵抗器を形成する工程を含む、請求項２２に記載の方法。
【請求項２５】
Ｕ字型をしており、二つの自由なアームを持つ、一の集積コンデンサを形成する工程と、前記二つの自由なアームを複数の金属パッドに結合し前記複数の金属パッドを前記メタライゼーションに結合する工程とを含む、請求項２１に記載の方法。
【請求項２６】
前記コンデンサに接続された前記複数のパッドの一つから離れた一の第二のパッドを形成する工程と、前記離れたパッド間に前記抵抗器を形成する工程とを含む、請求項２５に記載の方法。
【請求項２７】
前記第二のパッドから一の給電メタライゼーションあるいはグランドメタライゼーションへ、一のビアを形成する工程を含む、請求項２６に記載の方法。
【請求項２８】
前記薄膜抵抗器の寸法をフォトリソグラフィの利用により変化させる工程を含む、請求項２５に記載の方法。
【請求項２９】
複数の並列薄膜埋め込み抵抗器を提供する工程を含む、請求項２１に記載の方法。
【請求項３０】
各メタライゼーションの各パッド間の少なくとも二つの並列経路を利用して前記複数のパッドを複数のメタライゼーションに結合する工程を含む、請求項２８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、おおまかに、集積回路の給電ネットワークに関する。
【背景技術】
【０００２】
給電ネットワークは電源から集積回路へ電力を供給する。集積回路は典型的に、プリント回路基板に搭載されるパッケージにアセンブリされる。プリント回路基板は、マザーボードあるいはプリント回路基板にプラグされてよい電子サブアセンブリに組み込まれてよい。
【０００３】
一般的に、より効率がよく、減結合キャパシタンスが高くインダクタンスが低い半導体パッケージおよび集積回路が有利である。この目的を達成すべく、給電ネットワークは、抵抗器およびコンデンサとともに設計されて電源から集積回路内の負荷へ送られる電力を増加させてよい。
【０００４】
故に、給電ネットワークの全般的な目標は、集積回路の電量損失を減らし、その性能を改善することである。それを可能な限り一番低いコストで行うことが好適である。
【発明を実施するための最良の形態】
【０００５】
本発明の幾らかの実施形態によると、より低いコストで製造できる給電ネットワークを実施すべく、抵抗器が集積回路メタライゼーション層に埋め込まれてよい。加えて、埋め込まれた抵抗器により、抵抗値により大きな制御が可能となる。幾らかの実施形態においては、抵抗器がメタライゼーション層に埋め込まれてよく、他の実施形態においては、埋め込み抵抗器がメタライゼーション層の上に配置されてもよい。
【０００６】
図１を参照すると、給電ネットワーク１０は、プリント回路基板１００を含んでよくこの上に電源１１０が搭載される。電源１１０は、プリント回路基板１００上に搭載される集積回路１４０に、プリント回路基板１００内の相互接続を介して電力を提供する。集積回路１４０はパッケージ１２０を含んでよく、またパッケージ内に半導体ダイ１３０を含んでよい。本発明の幾らかの実施形態によると、埋め込み抵抗器（図１で不図示）は、ダイ１３０上に配置されてよい。
【０００７】
故に、図２Ａを参照すると、給電ネットワーク１０の模式図では、電力メタライゼーション線１２上にＶＣＣと称される電位を供給する電源１１０が示されている。さらに、グランドメタライゼーション線１８が、Ｖｓｓと称される電位を供給するとして示されている。
【０００８】
ダイ１３０キャパシタンス（Ｃｄｉｅ）が完全に放電してダイ１３０に電力が供給されると、次に反応するコンデンサは、内部抵抗（Ｒｐｋｇ＿ｃａｐ）とインダクタンス（Ｌｐｋｇ＿ｃａｐ）とを有すパッケージコンデンサ（Ｃｐｋｇ＿ｃａｐ）２４である（図２Ｂ）。このパッケージコンデンサは、パッケージ１２０に、パッド１４ｂからＶｃｃメタライゼーション線１２を介して接続されている。コンデンサの他端はパッド１４ａを介してパッケージ１２０に接続されている。コンデンサ２４の放電路は埋め込み抵抗器２２を通る。
【０００９】
幾らかの実施形態においては、埋め込み抵抗器は、主に多額の設備投資が必要ということから、シリコンのコストそのものが基板のコストよりも高いので、オンダイ（on-die）の減供給キャパシタンスを増やす必要があまりなくなる場合がある。幾らかの実施形態においては、オンダイのコンデンサによってではなくて、埋め込み抵抗器によって高周波数インピーダンスを低くすることもできる。
【００１０】
埋め込み抵抗器はコンデンサに必要なカスタムメイドの抵抗値を可能とするので、高等価直列抵抗（ＥＳＲ）コンデンサに比して有利であることがある。市場で入手可能な高ＥＳＲは、その抵抗が主に特定の高抵抗材料を利用するコンデンサ端子抵抗値の変化によるということから、比較的限られた選択肢で特定の抵抗値となることがある。
【００１１】
埋め込み抵抗器において特定の抵抗値は、薄膜埋め込み抵抗器に異なる物理寸法を設計することで入手されてよい。加えて、埋め込み抵抗器によればコンデンサ数が減少でき、よって材料および製造コストを削減できる。
【００１２】
本発明の一実施形態により、給電ネットワーク１０に関連する集積回路ダイ１３０の一部の構成を図３に示す。半導体基板上には（不図示）、一以上の層間誘電体３０、３２、２８があってよい。誘電体３０および３２の間には、レベル１あるいは電力メタライゼーション線１２がある。誘電体２８および３０の間には、レベル２あるいはグランドメタライゼーション線１８がある。最後に、誘電体２８上には金属パッド１４ｂおよび１４ａがあってよい。一実施形態においては、この構造の上面のかなりの部分がソルダレジスト１５で覆われ、コンデンサ２４がパッド１４ｂおよび１４ａ上のランドに正確に位置するようになっていてもよい。
【００１３】
パッド１４ｂを電力金属線１２に結合するのはビア１６を介してである。実際のところ、複数の
並列ビア１６を利用して並列経路を提供することで実効抵抗を減少させてよい。故に、本発明の一実施形態においては、複数の該ビア１６が図３のページ内に延びていてよく、その全てが一端においてパッド１４ｂに接続され、下端において電力メタライゼーション線１２に接続されてよい。
【００１４】
同様に、図３の右側に図示するように、二重ビア２０がパッド１４ａとグランドメタライゼーション線１８との間に提供されてよい。図示したのは一つの二重ビア２０であるが、これもまた経路の並列性によりインピーダンスを減らす目的上、二つを超える並列経路が提供されてもよい。
【００１５】
故に、図２Ｂを図３と比べると、グランドメタライゼーション線１８が、抵抗器２２に結合されているのに加えて、究極的には電源１１０およびコンデンサ２４とに結合されている。（抵抗器２２は図３には図示されていない）。
【００１６】
平面図である図４を参照すると、抵抗器２２はレジスト１５および誘電体層２８の一部の下に隠れている。抵抗器２２はＶｓｓメタライゼーションパッド２６とＶｓｓパッド１４ａとの間に電気結合されている。パッド１４ａもまたソルダレジスト１５に部分的に覆われている。パッド１４ａの露出部分はＵ字型の反転コンデンサ２４の上部レッグに電気結合されており、パッド１４ｂの露出部分はコンデンサ２４の下部レッグに電気結合されている。パッド１４ｂもまたレジスト１５で部分的に覆われている。図示実施形態においては、パッド２６がＶｓｓに結合しており、パッド１４ａがＶｓｓに結合されており、パッド１４ｂがＶｃｃに結合されていて、これら全てが図３、５にさらに図示されている。
【００１７】
次に、図５を参照すると、パッド２６およびパッド１４ａは少なくとも部分的にソルダレジスト１５に覆われている。ソルダレジスト１５の下、パッド２６、１４ａの隣り、しかしそれらより下位の位置には、抵抗器２２がある。抵抗器２２は誘電体２８ａの下に誘電体２８ａと接していると効果的である。パッド２６は貫通二重ビア２０を電力メタライゼーション線１８に結合してよい。実際には誘電体２８ａは抵抗器２２とソルダレジスト１５との間の領域上にある。
【００１８】
故に、埋め込み抵抗器２２およびダイサイドコンデンサ（die side capacitor）（ＤＳＣ）２４は一体化されてダイ１３０上に提供されてよい。幾らかの実施形態においては抵抗器２２の寸法は、正確な望ましい抵抗値を設定すべく制御されてよい。幾らかの実施形態においては、より簡易に製作できるであろうと観点から、面ベースの抵抗器（surface based resistor）２２が有利であろう。
【００１９】
本発明の別の実施形態による、図６、７を参照すると、抵抗器２２は、図６が示す構造のより深部に、特に電力メタライゼーション線１２と関連付けて埋め込まれていてよい。
【００２０】
特に、線１２は製作中に形成される開口部を持ってよい。その開口部はその後抵抗器２２を形成する材料で満たされ、その材料はパターニング、エッチングされて開口部の内部および少し上部に配され線１２と少し重なってよい。例えば、線１２および線１８は典型的に銅でできていてよい。抵抗器２２は、ニッケルなどの、より抵抗の高い材料で形成されてよい。上にある誘電体２８、３０の形成の後、トレンチを切り込み、ビア１６で満たし、これがその後に抵抗器２２に電気接続される金属島層８８の上部に位置する。
【００２１】
図７を参照すると、一実施形態においては、抵抗器２２は線１２内で島になる。複数の並列ビア１６が、抵抗器２２により囲まれる金属島８８からパッド１４ｂへ上方に延びてよい。
【００２２】
故に、電流経路は垂直・水平方向両方の抵抗器２２の長さにより決定される。これらの長さを調節することで、抵抗の程度を注意深く制御することができる。抵抗器２２の長さおよび幅を決定するのにフォトリソグラフィを利用することができるので、幾らかの実施形態においては抵抗器２２の性質は非常に正確に決定できる。
【００２３】
図８、９に示されている、本発明の第三の実施形態により、図３−５の配置を利用することができる。このような実施形態においては、単一のパッド２６および単一の抵抗器２２の代わりに、このようなパッド２６および抵抗器２２を三つ合わせた一式を提供してもよい。故に、該パッド２６および抵抗器２６一式がパッド１４ａを囲んでもよい。しかし、これらへの接続の性質およびパッド２６の配置は、図３−５の単一パッドの実施形態に関して前述したものと正確に同じである。
【００２４】
幾らかの場合においては、多数パッド２６および多数並列抵抗器２２を提供すると、抵抗が減少することがあり、これにより有利に相互接続ネットワークの性能が改善される。
【００２５】
最後に、図１０Ａ−１０Ｅを参照すると、様々な実施形態が、線１２に関連付けられた抵抗器２２を利用している。これらは抵抗器２２の配置という点で異なっており、特に、その寸法が、上にあるビア１６と結合された金属島８８との接点と比したときにおいて異なっている。
【００２６】
より詳細には、図１０Ａの場合においては、島８８から抵抗器２２の垂直・水平端部の寸法Ｌ１が等しい長さである。故に、島８８から外側への抵抗器２２の垂直長さと、水平長さとは、どちらもＬ１で表され、これらは実質的に等しくてよい。
【００２７】
図１０Ｂを参照すると、長さＬ１および水平長さＬ２はもはや等しくない。この長さの差異は単に抵抗器２２を堆積およびパターニング中に再形成することで達成されてよい。
【００２８】
次に、図１０Ｃを参照すると、抵抗器２２は幅Ｗ１で左側および右側で島８８に接続されている。島８８の上部および底部および抵抗器２２上には、誘電体９９で満たされた領域がある。これにより、電流は島８８から金属１２へ、抵抗器２２の左側および右側（上部および底部ではなくて）を確実に通るようになっている。
【００２９】
図１０Ｄは、抵抗器２２が、島８８との接点と位置合わせされた領域においてのみ、島８８の上部および底部に延びる水平長さＬ２および幅Ｗ２を持つこと以外は、図１０Ｃと対応している。故に、本発明の幾らかの実施形態においては、Ｌ１はＬ２に等しくなくてよく、Ｗ１はＷ２に等しくなくてよい。
【００３０】
最後に、図１０Ｅを参照すると、抵抗器２２は島８８との接点から上方に単に離れている。故に、抵抗器２２は寸法Ｌ１およびＷ１を持つ。
【００３１】
図１０Ａ−１０Ｅは提供されうる抵抗器２２のバリエーションについて限られた例の数を示しているが、当業者であれば幾らもの他のバリエーションを想到するであろう。とすれば、抵抗器２２の形状、寸法、および数について任意の数のアレンジによって、抵抗器２２の抵抗が正確に制御されるであろうことが理解されるべきである。
【００３２】
本発明の幾らかの実施形態により、抵抗器２２は略０．１ミクロンの厚み、および４．９Ｘ１０６Ｓ／ｍの導電性を持ってよい。例えば、幾らかの実施形態においては、１００―２００  Ｏｈｍｓの抵抗率を持っていてもよい。４０Ｘ２０  ｍｉｌｓの大きさを持つ幾らかのコンデンサ２４を利用することができる。一実施形態においては、コンデンサの数を減らして、四つのコンデンサ２４を利用することができる。さらに、コンデンサ２４は、インターデジタイズコンデンサ（interdigitized capacitor）（ＩＤＣ）に対して、ダイサイドコンデンサ（ＤＳＣ）であってよい。埋め込み抵抗器は、他の形式要素、二つの端子コンデンサ、さらにＩＤＣコンデンサについて設計されてよい。
【００３３】
幾らかの実施形態においては、基板中に抵抗を提供することで、インターデジタイズコンデンサに置き換わる、二つの端子コンデンサをより低価格で提供することができる。この置き換えにより、６０％以上のコスト削減が生じる場合がある。加えて幾らかの実施形態においてはコンデンサの数を減らしてもよい。
【００３４】
給電ネットワーク１０の目的はおおまかに、電力制御器からネットワーク経路を介して集積回路へ、最大限の電力配給を確保することである。これは、給電ネットワーク経路の最小インピーダンス（Ｚ）を確保することで達成することができよう、というのも電力は加えられた電圧の二乗割るインピーダンスであるからである。図２Ａの簡略化共振インピーダンス（Ｚ０）は、Ｚ０をインダクタンスをキャパシタンスと抵抗の積で除算したものとすることで求まる。キャパシタンスはオンダイの減結合キャパシタンスで表すことができ、インダクタンスおよび抵抗は、パッケージあるいはマザーボードコンデンサを含む、離散した減結合コンデンサのインダクタンスおよび抵抗を表す。
【００３５】
簡略化共振インピーダンス（Ｚ０）は、オンダイのキャパシタンスを上げ下げして、離散した減結合コンデンサの抵抗を上げたり減結合コンデンサのインダクタンスを低くするあるいは維持することで、低くすることができる。本発明の幾らかの実施形態においては、給電ネットワーク１０の抵抗は、低いインダクタンスを保ちながら、基板表面であるいは基板の内層で、離散したコンデンサルーティングの埋め込み抵抗器２２により上げることができる。埋め込み抵抗は、埋め込み抵抗を長さ、幅、および厚み寸法といった特定の寸法にデザインすることで制御することができる。一般的に、コンデンサルーティングに要する抵抗器の抵抗は１００  ｍＯｈｍ−１  Ｏｈｍである。
【００３６】
本明細書にわたる、「一実施形態」「実施形態」という言及は、該実施形態との関連で記載された特定の特徴、構造、性質が、本発明が包括する少なくとも一つの実施例に含まれることを意味する。故に、「一実施形態」「実施形態において」などの言い回しは、必ずしも同じ実施形態のことを言っているとは限らない。さらに、特定の特徴、構造、あるいは性質は、例示した特定の実施形態以外の他の適切な形態に設けられてもよく、そのような形態全てが本出願の請求項に包括されうる。
【００３７】
本発明を、限られた数の実施形態の関連で記載したが、当業者にとっては、そこから幾らもの変更例、変形例を想到することができよう。付随する請求項はそのような変更例、変更例全てを本発明の真の精神および範囲に含むよう網羅することを意図している。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態の概略断面図である。
【００３９】
【図２Ａ】本発明の一実施形態による、図１の給電ネットワークについての簡略化回路図である。
【００４０】
【図２Ｂ】本発明の一実施形態による、図１のパッケージについてのより詳細な回路図である。
【００４１】
【図３】図４の線３−３で略切断された一部拡大断面図である。
【００４２】
【図４】本発明の一実施形態による、図３に示す実施形態の平面図である。
【００４３】
【図５】本発明の一実施形態による、図４の線５−５で略切断された断面図である。
【００４４】
【図６】本発明の別の実施形態の拡大断面図である。
【００４５】
【図７】図６の線７−７で略切断された一部縮小断面図である。
【００４６】
【図８】本発明の、また別の実施形態の拡大斜視図である。
【００４７】
【図９】本発明の一実施形態による、図８の線９−９で略切断された、図８示す実施形態の平面断面図である。
【００４８】
【図１０Ａ−１０Ｅ】本発明の異なる実施形態による、図６の線７−７で略切断された一部縮小断面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【国際調査報告】
2008545256.tif 000018
2008545256.tif 000019
2008545256.tif 000020