(57)【要約】【解決手段】相補型金属酸化膜半導体集積回路が、異なる複数のゲート誘電体を有するＮＭＯＳ及びＰＭＯＳトランジスタで形成される。複数の異なるゲート誘電体は、例えば、サブトラクティブ法によって形成される。複数のゲート誘電体は、いくつかの例において、材料、厚さ、あるいは形成手法が異なる。
2008507141.tif 000002
【特許請求の範囲】
【請求項１】
基板上にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの複数の領域を規定する段階と、
前記ＮＭＯＳまたは前記ＰＭＯＳの複数の領域の１つを覆うマスクを形成する段階と、
第１の導電型のトランジスタを形成すべく、前記基板の上、及び前記マスクを覆う第１のゲート誘電体を形成する段階と、
前記第１のゲート誘電体をマスクする段階と、
第２の導電型のトランジスタを形成すべく、第２のゲート誘電体を形成する段階と
を備える方法。
【請求項２】
厚さが異なる前記第１のゲート誘電体と前記第２のゲート誘電体とを形成する段階を含む
請求項１に記載の方法。
【請求項３】
材料が異なる前記第１のゲート誘電体と前記第２のゲート誘電体とを形成する段階を含む
請求項１に記載の方法。
【請求項４】
異なる手法によって前記第１のゲート誘電体と前記第２のゲート誘電体とを形成する段階を含む
請求項１に記載の方法。
【請求項５】
前記マスクを覆って形成された前記誘電体をリフトオフする段階を含む
請求項１に記載の方法。
【請求項６】
複数の金属ゲートを用いて前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタを形成する段階を含む
請求項１に記載の方法。
【請求項７】
ＮＭＯＳゲート誘電体に、より大きい伝導帯オフセットの材料を用いる段階を含む
請求項１に記載の方法。
【請求項８】
ＰＭＯＳトランジスタに、前記ゲート誘電体としてより高い誘電率の材料を用いる段階を含む
請求項１に記載の方法。
【請求項９】
前記ＮＭＯＳトランジスタに、前記ＰＭＯＳトランジスタに用いる誘電体よりも厚い誘電体を用いる段階を含む
請求項１に記載の方法。
【請求項１０】
１０を越える誘電率を有する第１及び第２の誘電体を用いる段階を含む
請求項９に記載の方法。
【請求項１１】
基板と、
前記基板上のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの複数の領域と、
前記複数の領域のただ１つを覆うマスクと、
前記複数の領域の双方を覆うゲート誘電体と
を備える半導体構造。
【請求項１２】
前記ゲート誘電体が、１０を越える誘電率を有する
請求項１１に記載の半導体構造。
【請求項１３】
前記マスクがレジストである
請求項１１に記載の半導体構造。
【請求項１４】
前記誘電体が金属酸化物である
請求項１１に記載の半導体構造。
【請求項１５】
ＰＭＯＳ領域をマスキングし、第１のゲート誘電体をＰＭＯＳ領域、及びＮＭＯＳ領域の双方の上に形成することによって、ＮＭＯＳ領域内に相補型金属酸化膜半導体集積回路のＮＭＯＳトランジスタを形成し、ＰＭＯＳ領域内にＰＭＯＳトランジスタを形成する段階と、
前記第１のゲート誘電体とは異なる第２のゲート誘電体を用いて、前記相補型金属酸化膜半導体集積回路のＰＭＯＳトランジスタを形成する段階と
を備える方法。
【請求項１６】
厚さが異なる複数の前記誘電体を形成する段階を含む
請求項１５に記載の方法。
【請求項１７】
異なる材料の複数の前記誘電体を形成する段階を含む
請求項１５に記載の方法。
【請求項１８】
異なる堆積方法を用いて複数の前記誘電体を堆積する段階を含む
請求項１５に記載の方法。
【請求項１９】
前記第１のゲート誘電体に、より大きな伝導帯オフセットの材料を用いる段階を含む
請求項１５に記載の方法。
【請求項２０】
前記第２のゲート誘電体として、より高い誘電率の材料を用いる段階を含む
請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体技術、半導体プロセス、及び相補型金属酸化膜半導体集積回路の形成に関連する。
【背景技術】
【０００２】
相補型金属酸化膜半導体（ＣＭＯＳ）集積回路は、複数のＮＭＯＳトランジスタ及び複数のＰＭＯＳトランジスタを含む。一般に、これらの複数のトランジスタは、ゲート誘電体を形成して、ＮＭＯＳ及びＰＭＯＳゲート構造をその誘電体の上に形成することによって作成される。複数のゲート電極構造は、ポリシリコン、シリサイド、あるいは金属で作成される。
【０００３】
二酸化シリコンから作成した非常に薄い複数のゲート誘電体を有するＭＯＳ電界効果トランジスタは、許容できないゲート漏れ電流に直面する。二酸化シリコンの代わりに、ある高誘電率（高ｋ）の誘電体材料からゲート誘電体を作成することにより、ゲートの漏れを減少することができる。しかしながら、そのような誘電体はポリシリコンと互換性がないので、複数の高ｋゲート誘電体を含む複数のデバイスに複数の金属ゲート電極を用いることが好ましい。
【０００４】
複数の金属ゲート電極を含むＣＭＯＳデバイスを作成する場合、異なる複数の金属から複数のゲート電極を形成すべく、リプレイスメントゲートプロセスが用いられる。当該プロセスにおいて、一組のスペーサーによってひとまとめにされた第１のポリシリコン層が、複数のスペーサーの間に溝を形成すべく除去される。溝は第１の金属で充填される。続いて、第２のポリシリコン層が除去されて、第１の金属とは異なる第２の金属で置き換えられる。当該プロセスは多段エッチング段階、堆積段階、及び研磨段階を必要とするので、半導体デバイスの大量生産メーカーは、消極的にそのプロセスを用いている。
【０００５】
高ｋゲート誘電体層上に金属ゲート電極を形成するには、リプレイスメントゲートプロセスを適用するよりもむしろ、サブトラクティブ法が用いられる。そのようなプロセスにおいては、金属ゲート電極は、誘電体層上に金属層を堆積させ、金属層をマスキングし、金属層のカバーされていない部分及び誘電体層の基礎をなす部分を取り除くことにより、高ｋゲート誘電体層上に形成される。あいにく、得られた高ｋゲート誘電体層の露出した複数の側壁は、層の側面の酸化の影響を受けやすくさせ、逆に、物理的及び電気的な複数の特性の影響を受けやすくする。
【０００６】
それゆえ、相補型金属酸化膜半導体の複数の製造技術の必要性が存在する。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態に係る製造の初期段階における本発明のある実施形態の部分的に拡大した断面図である。
【図２】本発明の一実施形態に係る製造の図１の次の段階における実施形態の部分的に拡大した断面図である。
【図３】本発明の一実施形態に係る製造の図２の次の段階における実施形態の部分的に拡大した断面図である。
【図４】本発明の一実施形態に係る製造の図３の次の段階における実施形態の部分的に拡大した断面図である。
【図５】本発明の一実施形態に係る製造の図４の次の段階における実施形態の部分的に拡大した断面図である。
【図６】本発明の一実施形態に係る製造の図５の次の段階における実施形態の部分的に拡大した断面図である。
【図７】本発明の一実施形態に係る製造の図６の次の段階における実施形態の部分的に拡大した断面図である。
【図８】本発明の一実施形態に係る製造の図７の次の段階における実施形態の部分的に拡大した断面図である。
【図９】本発明の一実施形態に係る製造の図８の次の段階における実施形態の部分的に拡大した断面図である。
【図１０】本発明の一実施形態に係る製造の図９の次の段階における実施形態の部分的に拡大した断面図である。
【発明の開示】
【０００８】
相補型金属酸化膜半導体（ＣＭＯＳ）集積回路は、異なる複数のゲート誘電体を有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで製造される。複数の誘電体は、いくつかの実施例で言及するように、用いられる複数の材料、それらの厚さ、あるいは複数のゲート誘電体を形成するために用いられる複数の手法に関して異なる。結果として、ゲート誘電体は、場合によっては、ＮＭＯＳあるいはＰＭＯＳトランジスタというトランジスタの特定の型に合わせることができる。
【０００９】
図１を参照すると、最初に、基板３２がレジストのようなマスキング材料３４によって覆われる。続いて、図２に示すように、マスキング材料３４が、右側の露光領域３４ａ及び左側の非露光量域３４ｂを形成すべく露光される。多くの場合において、領域３４及び領域３４ａは、半導体構造３２上で広く間隔が空けられ、ＮＭＯＳに対してＰＭＯＳトランジスタが最終的に形成される複数の活性領域に対応する。
【００１０】
図３を参照すると、図２に示した露光された基板は、露光された材料３４ａを除去してパターンが形成される。代わりに、露光されていない材料を選択的に除去してもよい。そして、図３に示すように、開口部３６が形成される。
【００１１】
続いて図４において、ゲート誘電体３８が堆積されるか、あるいは得られた構造の上に成長される。ゲート誘電体３８は基板３２の上に形成され、マスキング層３４の上にも形成される。
【００１２】
マスキング層３４が除去されると、図５に示したように、ゲート誘電体３８の覆っている部分もまたリフトオフされる。それゆえ、ゲート誘電体３８は、本発明の一実施形態において、基板３２上に直接堆積した部分だけに残される。
【００１３】
図６を参照すると、本発明の一実施形態においては再びレジストである他のマスキング層４０によって、基板は覆われる。そして、図７に示すように、マスキング層４０は、区別をつけて露光される。図示した実施形態において、層４０ａは露光によって変質されて、図８の左側に示すように、選択的に除去されて隙間４２を形成する。
【００１４】
続いて、図９に示すように、ゲート誘電体４４が堆積されるか、あるいは、基板３２上に成長される。層４４は基板３２の左側、及び右側のマスキング層４０の上に堆積する。
【００１５】
最後に、図１０において、マスキング層４０の上の誘電体４４がリフトオフされ、基板３２の上にだけ誘電体層４４が残る。その結果、異なる誘電体材料の４４及び３８が異なる複数の領域に形成され、ＮＭＯＳに対してのＰＭＯＳトランジスタとしての複数のゲート誘電体、あるいは、異なる複数の応用に用いられる同じ型の複数のトランジスタとしての複数のゲート誘電体としての役割を果たす。その後、ＰＭＯＳ及びＮＭＯＳトランジスタが適切な製造手法を用いて形成される。例えば、複数のゲート電極がポリシリコン、シリサイド、金属、あるいは他の適切な材料によって形成される。
【００１６】
一実施形態において、誘電体３８は、領域３６に形成するＮＭＯＳあるいはＰＭＯＳトランジスタのいずれかの性能を最適化すべく複数の特徴を持つように選択される。例えば、ゲート誘電体３８の材料、厚さ、あるいは形成の手法が、その特定の応用に合わせて調整される。
【００１７】
例えば、二酸化シリコンのような、より大きな伝導帯オフセット材料をＮＭＯＳトランジスタは用い、ＰＭＯＳトランジスタは、図らずも複数のホールにとってよいバンドオフセットを有する二酸化ハフニウムのような高い誘電係数を有する材料を用いる。複数の高い誘電係数は、一実施形態において１０よりも大きい。他の実施例によれば、ある複数の場合において、より厚い材料が、ＰＭＯＳトランジスタよりもＮＭＯＳに利用される。例えば、二酸化ハフニウムはホールよりもより多くの電子が漏れるので、より厚い二酸化ハフニウム層が複数のＮＭＯＳトランジスタ上に利用され、より薄い二酸化ハフニウム層が複数のＰＭＯＳトランジスタ上に利用される。例えば、一実施形態において、二酸化ハフニウムゲート誘電体は、ＮＭＯＳトランジスタに対しては３０オングストローム、ＰＭＯＳトランジスタのゲート誘電体に対しては１５オングストロームの厚さである。
【００１８】
また他の実施例においては、二つのゲート誘電体に異なる堆積手法が用いられる。例えば、二酸化シリコンのようなＮＭＯＳトランジスタの材料は、複数の拡散技術を用いて堆積され、一方、原子層成長法、スパッタリング、あるいは有機金属化学気相成長法（ＭＯＣＶＤ）が、二酸化ハフニウムのような高い誘電係数を有する材料の堆積に利用される。
【００１９】
ある複数の実施形態において、単一のゲート誘電体材料では、ＮＭＯＳ及びＰＭＯＳ構造の双方に最高の性能は与えない。例えば、これは、伝導帯または価電子帯の悪いバンドオフセット、ゲート電極材料の不適合、ゲート電極プロセスまたは要求される厚さの不適合によるものである。各構造により良い候補誘電体膜を選択し、最適な厚さの最高の膜を堆積することによって、より高い性能の複数の相補的金属酸化膜半導体デバイスを、ある複数の実施形態において作成しうる。各電極の堆積に対して最適な厚さのよりよいゲート誘電体材料を用いることによって、いくつかの実施形態において、より高い移動度、より高い飽和電流、あるいはより良いしきい電圧を示す、より高い性能の複数の構造が形成される。
【００２０】
限定された数の複数の実施形態を用いて本発明を説明したが、当業者であれば、多数の変形及び変更をなしうる。添付した特許請求の範囲がそのような複数の変形及び変更のすべてに及び、本発明の真の精神及び範囲に含まれることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008507141.tif 000009
【図８】
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【図９】
2008507141.tif 000011
【図１０】
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【国際調査報告】
2008507141.tif 000013
2008507141.tif 000014