(57)【要約】【課題】埋込型フローティングゲート構造のフラッシュメモリセル、及び、そのフラッシュメモリセルの製造方法を提供すること。【解決手段】本発明は、埋め込み型フローティングゲート構造を持つフラッシュメモリセル及びその製造方法に関し、本発明のフラッシュメモリセルは、半導体基板の上部に形成され、第１の導電膜から形成されたコントロールゲートと、半導体基板の表面とコントロールゲートとの間に形成された誘電体膜と、誘電体膜下の半導体基板の内部に埋め込まれ、第２の導電膜から形成されるフローティングゲートと、半導体基板の内部にフローティングゲートを取り囲みながら形成され、フローティングゲートのボトムコーナー(bottom corner)部分でより厚いトンネル酸化膜と、そして、半導体基板内のフローティングゲートとトンネル酸化膜とを挟んで離隔されているソース及びドレインと、を含む。ソースとドレインとのジャンクションの深さは、互いに異なるので、ソースのジャンクションの深さが、フローティングゲートの深さよりも浅く、ドレインのジャンクションの深さは、フローティングゲートの深さと同じであることができる。あるいは、フラッシュメモリセルのソースとドレインとのジャンクションの深さは、フローティングゲートの深さと同じであり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも浅かったり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも深いことができる。【選択図】図６
2008529298.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上部に形成され、第１の導電膜から形成されたコントロールゲートと、
前記半導体基板の表面と前記コントロールゲートとの間に形成された誘電体膜と、
前記誘電体膜下の前記半導体基板の内部に埋め込まれ、第２の導電膜から形成されるフローティングゲートと、
前記半導体基板の内部に前記フローティングゲートを取り囲みながら形成されたトンネル酸化膜と、
前記半導体基板内に前記フローティングゲートと前記トンネル酸化膜とを挟んで離隔されているソース及びドレインと、を備えることを特徴とするフラッシュメモリセル。
【請求項２】
前記フラッシュメモリセルは、
前記フローティングゲートを取り囲む前記トンネル酸化膜の厚さが、均一であることを特徴とする請求項１に記載のフラッシュメモリセル。
【請求項３】
前記フラッシュメモリセルは、
前記フローティングゲートを取り囲む前記トンネル酸化膜の厚さが、前記フローティングゲートのボトムコーナー（bottom corner）部分でより厚いことを特徴とする請求項１に記載のフラッシュメモリセル。
【請求項４】
前記フラッシュメモリセルは、
前記ソースとドレインとのジャンクションの深さが異なることを特徴とする請求項１に記載のフラッシュメモリセル。
【請求項５】
前記フラッシュメモリセルは、
前記ソースのジャンクションの深さが、前記フローティングゲートの深さよりも浅く、前記ドレインのジャンクションの深さは、前記フローティングゲートの深さと同一であることを特徴とする請求項４に記載のフラッシュメモリセル。
【請求項６】
前記フラッシュメモリセルは、
前記ソースとドレインとのジャンクションの深さが、前記フローティングゲートの深さと同一であることを特徴とする請求項１に記載のフラッシュメモリセル。
【請求項７】
前記フラッシュメモリセルは、
前記ソースとドレインとのジャンクションの深さが、前記フローティングゲートの深さよりも浅いことを特徴とする請求項１に記載のフラッシュメモリセル。
【請求項８】
前記フラッシュメモリセルは、
前記ソースとドレインとのジャンクションの深さが、前記フローティングゲートの深さよりも深いことを特徴とする請求項１に記載のフラッシュメモリセル。
【請求項９】
前記誘電体膜は、
Ｏ/Ｎ/Ｏ（oxide/nitride/oxide）膜から構成されることを特徴とする請求項１に記載のフラッシュメモリセル。
【請求項１０】
半導体基板の所定領域を露出させる素子分離膜を形成する段階と、
前記素子分離膜間に、前記半導体基板の表面にトレンチを形成する段階と、
前記トレンチの側面にトンネル酸化膜を形成する段階と、
前記トレンチを埋め込む第１の導電膜を用いて、前記トンネル酸化膜と接するフローティングゲートを形成する段階と、
前記フローティングゲート上に誘電体膜を形成する段階と、
前記誘電体膜上に第２の導電膜からコントロールゲートを形成する段階と、
前記半導体基板の前記フローティングゲートの両側面に、前記素子分離膜と接するソース及びドレイン領域を形成する段階と、を備えることを特徴とするフラッシュメモリセルの製造方法。
【請求項１１】
前記第１又は第２の導電膜は、
ポリシリコン、または、ドーピングされたポリシリコンから形成することを特徴とする請求項１０に記載のフラッシュメモリセルの製造方法。
【請求項１２】
前記誘電体膜は、
Ｏ/Ｎ/Ｏ(oxide/nitride/oxide)膜から形成されることを特徴とする請求項１０に記載のフラッシュメモリセルの製造方法。
【請求項１３】
前記トンネル酸化膜は、
前記フローティングゲートを取り囲む前記トンネル酸化膜の厚さが、均一に形成されることを特徴とする請求項１０に記載のフラッシュメモリセルの製造方法。
【請求項１４】
前記トンネル酸化膜は、
前記フローティングゲートを取り囲む前記トンネル酸化膜の厚さが、前記フローティングゲートのボトムのコーナー部分でより厚くなるように形成されることを特徴とする請求項１０に記載のフラッシュメモリセルの製造方法。
【請求項１５】
前記ソース及びドレイン領域は、
前記フローティングゲートの両側に、前記ソース及びドレインのジャンクションの深さが異なるように形成されることを特徴とする請求項１０に記載のフラッシュメモリセルの製造方法。
【請求項１６】
前記ソース及びドレイン領域は、
前記ソースのジャンクションの深さが、前記フローティングゲートの深さよりも浅く、前記ドレインのジャンクションの深さは、前記フローティングゲートの深さと同じように形成されることを特徴とする請求項１５に記載のフラッシュメモリセルの製造方法。
【請求項１７】
前記ソース及びドレイン領域は、
前記ソースとドレインとのジャンクションの深さが、前記フローティングゲートの深くと同じように形成されることを特徴とする請求項１０に記載のフラッシュメモリセルの製造方法。
【請求項１８】
前記前記ソース及びドレイン領域は、
前記ソースとドレインとのジャンクションの深さが、前記フローティングゲートの深さよりも浅く形成されることを特徴とする請求項１０に記載のフラッシュメモリセルの製造方法。
【請求項１９】
前記フラッシュメモリセルは、
前記ソースとドレインとのジャンクションの深さが、前記フローティングゲートの深さよりも深く形成されることを特徴とする請求項１０に記載のフラッシュメモリセルの製造方法。
【請求項２０】
前記フラッシュメモリセルの製造方法は、
前記フローティングゲートを形成するフローティングゲートパターンと、前記コントロールゲートを形成するコントロールゲートパターンとを別に備え、前記フローティングゲートと前記コントロールゲートとを形成することを特徴とする請求項１０に記載のフラッシュメモリセルの製造方法。
【請求項２１】
前記フラッシュメモリセルの製造方法は、
前記フローティングゲートを形成するフローティングゲートパターンを用いて前記コントロールゲートを形成することを特徴とする請求項１０に記載のフラッシュメモリセルの製造方法。
【請求項２２】
前記ソース領域に電圧を印加して、前記フローティングゲートに電荷を注入することによって、前記フラッシュメモリセルをプログラムすることを特徴とする請求項１又は５に記載のフラッシュメモリセル。
【請求項２３】
前記ソース領域に電圧を印加するにより、前記フラッシュメモリセルに格納された２値情報を読み出すことを特徴とする請求項２２に記載のフラッシュメモリセル。
【請求項２４】
前記ソース領域に電圧を印加して、前記ソース領域で前記フローティングゲートに電荷をトンネリング(tunneling)することにより、前記フラッシュメモリセルに２値情報をプログラムすることを特徴とする請求項１又は７に記載のフラッシュメモリセル。
【請求項２５】
前記ドレイン領域に電圧を印加して、前記フローティングゲートに格納された電荷をトンネリング(tunneling)することにより、前記フラッシュメモリセルに格納された２値情報を削除することを特徴とする請求項１又は７に記載のフラッシュメモリセル。
【請求項２６】
前記ソースまたは前記ドレイン領域のいずれかから発生する電荷のトンネリング(tunneling)により、前記フローティングゲートに２値情報を格納し、前記ソースまたは前記ドレインの余りの１つを用いて、前記２値情報を電荷のトンネリング(tunneling)により削除することを特徴とする請求項１又は７に記載のフラッシュメモリセル。
【請求項２７】
前記フローティングゲートは、化学機械平坦化(chemical mechanical planarization)工程を用いて形成されたことを特徴とする請求項１に記載のフラッシュメモリセル。
【請求項２８】
前記コントロールゲートは、化学機械平坦化(chemical mechanical planarization)工程を用いて形成されたことを特徴とする請求項１に記載のフラッシュメモリセル。
【請求項２９】
前記フローティングゲートを形成する段階は、化学機械平坦化(chemical mechanical planarization)工程を用いることを特徴とする請求項１０に記載のフラッシュメモリセルの製造方法。
【請求項３０】
前記コントロールゲートを形成する段階は、化学機械平坦化(chemical mechanical planarization)工程を用いることを特徴とする請求項１０に記載のフラッシュメモリセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、埋め込まれたフローティングゲート構造を持つフラッシュメモリセル及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子は、電源が供給されなくても、メモリセルに格納された情報が消滅しない特徴を有する。したがって、コンピュータに使用されるメモリカードなどに広く採択されている。一般的なフラッシュメモリ素子の単位セルは、フローティングゲートとコントロールゲート電極とが順に積層されたゲート構造を持つ。
【０００３】
図１は、従来のスタックゲートフラッシュセルを示した断面図である。これを参照すれば、スタックゲートフラッシュメモリセル１００は、半導体基板１内にディープ-Ｎ-ウェル２、Ｐ-ウェル４、そして、トレンチアイソレーション部２が形成されており、半導体基板１の表面に、チャネル領域を挟んで互いに離隔されたソース領域５及びドレイン領域６が形成されており、チャネル領域上にトンネル酸化膜７、フローティングゲート(ＦＧ)８、誘電体薄膜９及びコントロールゲート電極(ＣＧ)１０が順に積層されている。誘電体薄膜９は、ＯＮＯ(Oxide-Nitride-Oxide)膜から構成される。ソース領域５とドレイン領域６とは、スペーサ１１を用いて形成されたＮ＋/Ｎ−ジャンクション構造から形成されている。
【０００４】
図２は、図１のスタックゲートフラッシュメモリセルの電子モデルを説明する図である。これを参照すれば、ＣＦＣは、コントロールゲート(ＣＧ)１０とフローティングゲート(ＦＧ)８との間のＯＮＯ誘電体薄膜９によるキャパシタンスであり、ＣＳは、ソースジャンクション５とフローティングゲート(ＦＧ)８との間で生じる寄生キャパシタンスであり、ＣＤは、ドレインジャンクション６とフローティングゲート(ＦＧ)８との間で生じる寄生キャパシタンスであり、ＣＢは、フローティングゲート(ＦＧ)８と半導体基板(Ｂ)１間に生じる寄生キャパシタンスである。ここで、ＣＴ= ＣＦＣ+ＣＳ +ＣＢ+ＣＤとすると、ＣＳとＣＤの値は、ＣＦＣとＣＢに比べて極めて小さいため、通常、ＣＴ≒ ＣＦＣ+ＣＢである。それぞれのノード間で発生する寄生カップリング比(parasitic coupling ratio)は、以下のように定義できる。ソースジャンクション５の寄生カップリング比は、ａＳ=ＣＳ/ＣＴであり、ドレインジャンクション６の寄生カップリング比は、ａＤ=ＣＤ/ＣＴであり、そして、フローティングゲート(ＦＧ)８の寄生カップリング比は、ａＧ=ＣＦＣ/ＣＴで示すことができる。
【０００５】
また、ＶＣＧ、ＶＦＳ、ＶＳ、ＶＤＳ及びＶＢは、各々、コントロールゲート(ＣＧ)１０、フローティングゲート(ＦＧ)８、ソースジャンクション５、ドレインジャンクション６及び半導体基板(Ｂ)１にかかるバイアス電圧を示し、ここで、ＶＦＳは、ＶＣＧとＶＤＳの関数であり、以下のような関係を有する。
【０００６】
[式１]
2008529298.tif 000003
フローティングゲート(ＦＧ)８に格納された電荷(charge)は、フローティングゲートの寄生カップリング比(ａＧ)が小さいほど少なくなり、ＶＤＳが高いほど多くなることが分かる。
【０００７】
ここで、フローティングゲート(ＦＧ)８は、電気的に直接アクセスが不可能なので、実際的には、電気的なアクセスが可能なコントロールゲート(ＣＧ)１０のＶＣＧ電圧を制御する方法を使用して、間接的にフローティングゲート(ＦＧ)８のＶＦＧを制御するようになる。
【０００８】
[式２]
2008529298.tif 000004
【０００９】
このとき、セルトランジスタのしきい値電圧ＶＴＣＧの変化ΔＶＴＣＧは、以下のように示される。
【００１０】
[式３]
2008529298.tif 000005
ΔＶＴＣＧは、ＱＦＣに比例し、ＣＦＣに反比例することが分かる。
【００１１】
スタックゲートフラッシュセル１００の読み出し、プログラム（書き込み）及び削除動作は、ソース、ドレイン、ゲート、そしてバルク間に適切なバイアス電圧を印加することにより、それによって変化する(shift)セルの閾値電圧(ΔＶＴ)を測定して具現する。読み出し、プログラム及び削除動作をするためのそれぞれのバイアス電圧レベルは、以下の通りである。
【００１２】
【表１】
2008529298.tif 000006
【００１３】
スタックゲートフラッシュメモリセル１００の読み出し動作は、図３及び図４から分かるように、チャージ注入(charge injection)により変化したセルの閾値電圧ＶＴを測定して、その値を基準セル(reference cell)の閾値電圧と比較する。このようにするために、このセルのソース５とバルク１とが各々接地された状態で、ＶＣＧ= ＶＣC ≒ ４.２Ｖ(すなわち、ＶＴＥ<ＶＣＧ<ＶＴＰ)を加え、ＶＤＳ= Ｖread ≒ １.０Ｖ程度の電圧を印加して、このセルトランジスタのドレイン電流ＩＤを測定して、このセルがプログラムされた状態なのか、あるいは、削除された状態なのかを区分する。
【００１４】
スタックゲートフラッシュメモリセル１００のプログラミング動作は、セルトランジスタの閾値電圧を、図４から分かるように、ＶＴＥからＶＴＰにΔＶＴだけ上げ、これをセンシングして行われる。スタックゲートフラッシュメモリセル１００をプログラムするために、ソース５とバルク１とが接地された状態で、ＶＣＧ= ＶPP ≒ ９Ｖを加え、ＶＤＳ≒ ４.７５Ｖを印加することになると、電子が、フローティングゲート８の下のソース領域５側からチャネルに沿ってドレイン領域６側に移動することになる。このとき、電子がチャネルに沿って形成される水平電場(transverse electric field)により加速されながら、充分なエネルギーを得るようになると(Channel Hot Electron)、図5から分かるように、ドレイン領域６の付近で、垂直電場(vertical electric field)によって、フローティングゲート(ＦＧ)８側に電子が流れ込まれる。流れ込まれるチャネルホットエレクトロン(Channel Hot Electron:ＣＨＥ)によって、セルトランジスタの閾値電圧が、式３から分かるように、ΔＶＴだけ変化(shift)する。この時、フローティングゲート(ＦＧ)８に流れ込む電流ＩＧは、
【００１５】
[式４]
2008529298.tif 000007
ここで、ΔｔＰは、プログラム時間であり、ΔＶＴＣＧは、ΔｔＰによって変わる。そして、ΔＶＴＣＧは、以下のような変数により敏感に変わる。
i)コントロールゲート電圧ＶＣＧ、ドレイン電圧ＶＤＳ、
ii)コントロールゲート(ＣＧ)とフローティングゲート(ＦＧ)との間のカップリング比ａＧとＣＦＣ、
iii)セルトランジスタのチャネル長さ及びチャネル幅
iv)温度
【００１６】
すなわち、ΔＶＴＣＧは、スタックゲートフラッシュメモリセルにおいて、有効チャネル長さ(Ｌｅｆｆ)が小さいほど、トンネル酸化膜(ｔｏｘ)７が薄いほど、ＣＦＣが大きいほど、そして、ＶＣＧやＶＳＤが高いほど大きくなる。これにより、プログラム時間も速くなる。
【００１７】
スタックゲートフラッシュメモリセル１００において、ＣＨＥによるプログラム方式は、ソース５が接地された状態で、コントロールゲート(ＣＧ)１０とドレイン６との間にストレス電圧を加えて行われるが、効率的なプログラミングのためには、ＶDS ≒ ＶＣCである状態で、高いＶＣＧストレス電圧を加えなければならない。このとき、プログラム時間を低減するために、あまり高いバイアス電圧をコントロールゲート(ＣＧ)１０に加えると、トンネル酸化膜７に加えられるストレスが増加し、これにより、不良が発生する確率が高くなって、製品の信頼性(reliability)に問題を引き起こすことになる。
【００１８】
そして、電場(electric field)によって、チャネルからフローティングゲート(ＦＧ)８に流れ込んだ電子は、プログラムの際に、コントロールゲート(ＣＧ)１０とドレイン６との間のバイアス電圧のために生じる電場によって発生される電子の付随的なトンネリング(tunneling)のために、漏れ電流(leakage current)状にフローティングゲート(ＦＧ)８から抜け出るようになる。この漏れ電流の大きさは、カップリングキャパシタンスＣＦＣとＶＣＧストレス電圧によって変わる。このような問題点は、製品の集積度を高め、同時に、プログラム時間を低減するためにセルトランジスタを縮小(shrink)させる際により一層深刻化する。
【００１９】
スタックゲートフラッシュメモリセルの削除動作は、セルトランジスタの閾値電圧を、図４から分かるように、ＶＴＥからＶＴＰにΔＶＴだけ下げた後、この差異値をセンシングして行われる。ソース５とドレイン６とが各々フローティングされた状態で、ＶＣＧ=− ＶPP ≒ −７.０ＶとＶＢ=+ＶPP ≒ +９.０Ｖを印加することになると、フローティングゲート(ＦＧ)８に格納された電荷がチャネルの方に抜け出るようになり、このような現象を、ＦＮトンネリング(Fowler-Nordheim tunnel mechanism)という。このとき、バルクバイアスＶＢを可能にするために、図５に示されたように、Ｐ-ウェル４２、Ｐ＋-ウェル４１、ディープ−Ｎ-ウェル２の形態のトリプルウェル構造を使用することもある。
【００２０】
ＦＮトンネリング現象によって、フローティングゲート(ＦＧ)８に格納された電荷ＱＦＣの増減が起こると、これにより、スタックゲートフラッシュメモリセル１００の閾値電圧がΔＶＴだけ変化する。この変化されたΔＶＴを感知して、セルを削除するか否かを判断することになる。この削除方式は、メモリアレイのアーキテクチャーによって、メモリアレイを複数のブロックに分けて、ブロック別に削除するセクター削除方式が普遍的に使われ、この時、セル当たり、プログラミング時間は、通常、０.２μｓ程度であり、削除時間は、通常、２ｍｓ程度であるので、セクターを削除する場合、約１００msec程度の長い時間を必要とする。
【００２１】
ＦＮトンネリングによって生じる電流は、以下の通りである。
【００２２】
[式５]
2008529298.tif 000008
ここで、ＡとＢは、定数であり、ＥＯＸは、トンネル酸化膜７での電場(electric field)を表す。これにより、
【００２３】
[式６]
2008529298.tif 000009
であり、
【００２４】
[式７]
2008529298.tif 000010
で表すことができる。
【００２５】
式６を、以下のように示し直すと、
[式８]
2008529298.tif 000011
ここで、ｔＯＸは、トンネル酸化膜７の厚さである。
【００２６】
ネガティブゲートバイアスの削除動作では、以下の等式が得られる。
[式９]
2008529298.tif 000012
で表される。電流ｌｏｇＩＧは、カップリング比ａＧとＶＣＧ、ＶＳの関数であり、特に、ＶＣＧに比例して急速に増加し、トンネル酸化膜ｔＯＸには逆比例して急速に減少することが分かる。したがって、ＶＣＧが１Ｖだけ変わっても、ＦＮトンネリング電流ｌｏｇＩＧは何１０倍にも増加することが分かり、トンネル酸化膜ｔＯＸの厚さの変化に対しても、同一程度に敏感に変わることが分かる。このことから、ＦＮトンネリング方式が、ＣＨＥ方式よりもプログラム動作や削除動作により一層効果的に活用できることが分かる。
【００２７】
上述したスタックゲートフラッシュメモリセル１００は、以下のような問題点を内在する。
【００２８】
最初に、スタックゲートフラッシュメモリセル１００は、その構造上、フローティングゲート８/誘電体膜９/コントロールゲート１０の形態の平坦な構造となっており、セルトランジスタを連続的に縮小すれば、ショートチャネル(short channel)の問題のため、限界にぶつかることになる。
【００２９】
第２に、スタックゲートフラッシュメモリセル１００は、ショートチャネル効果(short channel effect)を最小化するために、ソース５/ドレイン６にＮ＋/Ｎ−ジャンクションを作るために、二重インプラント(double implantation)工程をしなければならなく、このために、窒化膜側壁のスペーサ(nitride sidewall spacer)工程を追加しなければならない。
【００３０】
第３に、平坦な形態のスタックゲートを形成する際に、工程を単純化するために、その場(in-situ)ＲＩＥエッチング工程でポリシリコン/ＯＮＯ/ポリシリコンを形成するので、ゲートプロファイル(gate profile)を制御し難い。
【００３１】
第４に、スタックゲートフラッシュメモリセル１００は、ＣＨＥによってプログラムをする際に、ドレイン６に、高いバイアス電圧でストレスしなければならないため、ドレインディスターブ(drain disturb)、または、プログラミングディスターブ(programming disturb)が生じる。これは、ジャンクションがオーバーラップされた部分の空乏(depletion)領域でＢＴＢＴ(Band-to-Band Tunneling)によりホットエレクトロン(Hot Hole)が形成され、フローティングゲート８に注入されることによって発生する現象である。
【００３２】
第５に、スタックゲートフラッシュメモリセル１００は、表１の読み出しバイアス条件で１０年〜２０年程度の間に読み出し動作をすることになり、ＶＤ電圧が１Ｖ以上に高くなると、ＣＨＥのようなメカニズムで読み出しディスターブ(read disturb)を受けるようになり、削除されたセルがプログラムされたように判断される問題が生じる。
【００３３】
第６に、スタックゲートフラッシュメモリセル１００は、表１の削除バイアス条件でソースジャンクション削除動作を行う場合に、ジャンクションがオーバーラップされた空乏領域でＢＴＢＴ(Band-to-Band Tunneling)ホットホール(Hot Hole)が形成され、フローティングゲート(ＦＧ)８に流れ込まれて、トンネル酸化膜７が大きく損傷を受けることになる。これにより、データ保持(retention)とサイクリング(cycling)のような信頼性に不都合が生じる。
【００３４】
第７に、スタックゲートフラッシュメモリセル１００は、フローティングゲート８の形成の際に、フォトミスアライン(photo misalign)が発生すると、ポリシリコンをエッチングする際に、アンダーカット(undercut)が発生することになって、その下のアクティブ領域(active area)が露出される。その後、フローティングゲート８を形成するための反応性イオンエッチング(Reactive Ion Etch、ＲＩＥ)工程の際に露出されたアクティブ領域が影響を受けることになり、基板損傷(substrate damage)が発生する問題点がある。
【００３５】
したがって、フラッシュメモリ製品の集積度を高めると同時に、スタックゲートフラッシュメモリセルの諸問題を補完できる新しい構造のフラッシュメモリセルが要求される。
【発明の開示】
【発明が解決しようとする課題】
【００３６】
本発明の目的は、埋込型フローティングゲート構造のフラッシュメモリセルを提供することにある。
【００３７】
本発明の他の目的は、前記フラッシュメモリセルの製造方法を提供することにある。
【課題を解決するための手段】
【００３８】
前記目的を達成するために、本発明のフラッシュメモリセルは、半導体基板と、半導体基板の上部に形成され、第１の導電膜から形成されたコントロールゲートと、半導体基板の表面とコントロールゲートとの間に形成された誘電体膜と、誘電体膜下の半導体基板の内部に埋め込まれ、第２の導電膜から形成されるフローティングゲートと、半導体基板の内部にフローティングゲートを取り囲みながら形成されたトンネル酸化膜と、半導体基板内のフローティングゲートとトンネル酸化膜とを挟んで離隔されているソース及びドレインと、を含む。
【００３９】
本発明の望ましい実施例により、フラッシュメモリセルは、フローティングゲートを取り囲むトンネル酸化膜の厚さが均一であるか、あるいは、フローティングゲートのボトムコーナー(bottom corner)部分でより厚いことが好適である。そして、フラッシュメモリセルは、ソースとドレインとのジャンクションの深さが異なっており、ソースのジャンクションの深さが、フローティングゲートの深さよりも浅く、ドレインのジャンクションの深さは、フローティングゲートの深さと同一であることが好適である。又は、フラッシュメモリセルは、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さと同一であるか、あるいは、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも浅いか、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも深いことが好適である。
【００４０】
前記他の目的を達成するために、本発明のフラッシュメモリセルの製造方法は、半導体基板の所定領域を露出させる素子分離膜を形成する段階と、素子分離膜間に、前記半導体基板の表面にトレンチを形成する段階と、トレンチの側面にトンネル酸化膜を形成する段階と、トンネル酸化膜と接しながらトレンチを埋め込む第１の導電膜からフローティングゲートを形成する段階と、フローティングゲート上に誘電体膜を形成する段階と、誘電体膜上に第２の導電膜からコントロールゲートを形成する段階と、半導体基板のフローティングゲートの両側面に素子分離膜と接するソース及びドレイン領域を形成する段階と、を含む。
【００４１】
望ましくは、第１又は第２の導電膜は、ポリシリコン又はドーピングされたポリシリコンから形成し、誘電体膜は、Ｏ/Ｎ/Ｏ(oxide/nitride/oxide)膜から形成される。フラッシュメモリセルの製造方法は、フローティングゲートを形成するフローティングゲートパターンと、コントロールゲートを形成するコントロールゲートパターンとを別に備えて、フローティングゲートとコントロールゲートとを形成したり、フローティングゲートを形成するフローティングゲートパターンを用いてコントロールゲートを形成することができる。
【００４２】
したがって、本発明のＢＦＧセルは、有効チャネル長さ(Effective Channel Length)を増加させることができ、セルのスケール-ダウン(scale-down)が容易であり、ソース及びドレイン領域のＮ−/Ｎ＋ジャンクションを作るための二重インプラント工程が不要である。そして、ＢＦＧセルは、フローティングゲートが、ＣＭＰ工程により、コントロールゲートとは異なり、セルフ-アラインにより形成されるため、平坦なスタックゲート構造のフラッシュメモリセルを形成する際に必須であるその場ＲＩＥエッチング工程の負担を解決することができる。さらに、ＢＦＧセルは、ＢＴＢＴが発生するドレインジャンクションの空乏領域がフローティングゲートの下部に位置するように形成することで、ドレインディスターバンスを減らすことができ、読み出しディスターバンスを無くすことができる。また、ソースジャンクションの削除の際に、ホットホール(hot hole)によるトンネル酸化膜の劣化を防ぐことができる。
【発明の効果】
【００４３】
上述した本発明のＢＦＧセルは、有効チャネル長さ(Effective Channel Length)を増加させることができ、セルのスケール-ダウン(scale-down)が容易であり、ソース及びドレイン領域のＮ−/Ｎ＋ジャンクションを作るための二重インプラント工程が不要である。そして、ＢＦＧセルは、フローティングゲートが、ＣＭＰ工程により、コントロールゲートとは異なり、セルフ-アラインにより形成されるため、平坦なスタックゲート構造のフラッシュメモリセルを形成する際に必須であるその場ＲＩＥエッチング工程の負担を解決することができる。さらに、ＢＦＧセルは、ＢＴＢＴが発生するドレインジャンクションの空乏領域がフローティングゲートの下部に位置するように形成することで、ドレインディスターバンスを減らすことができ、読み出しディスターバンスを無くすことができる。また、ソースジャンクションの削除の際に、ホットホール(hot hole)によるトンネル酸化膜の劣化を防ぐことができる。
【発明を実施するための最良の形態】
【００４４】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の例示的な実施例を説明する添付の図面及び添付の図面に記載された内容を参照しなければならない。
【００４５】
以下、添付の図面を参照して、本発明の望ましい実施例を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００４６】
図6は、本発明の第１の実施例に係る埋め込み型フローティングゲートセル(Buried Floating Gate Cell:以下“ＢＦＧセル”と称する)を説明する図である。ＢＦＧセル５０は、高集積フラッシュメモリを実現するのに使用される。ＢＦＧセル５０は、半導体基板５１の内部にバルクバイアスができるように、Ｐ-ウェル５４b、Ｐ＋-ウェル５４a、ディープ−Ｎ-ウェル５２の形態のトリプルウェル構造が形成されている。トリプルウェル構造の代りに、Ｐ-ウェル、ディープ−Ｎウェル構造のツインウェル構造が採用されることもできる。ＢＦＧセル５０が形成されるアクティブ領域は、トレンチアイソレーション５３に分離されている。半導体基板５１の内部に埋め込まれたフローティングゲート５６の両側にソース及びドレイン領域６０a及び６０bが形成されている。フローティングゲート５６とソース及びドレイン領域６０a、６０bとの間にトンネル酸化膜５５が形成されている。フローティングゲート５６上に誘電体膜５７とコントロールゲート５８とが形成されており、コントロールゲートの側面に窒化膜スペーサ５９が形成されている。
【００４７】
このようなＢＦＧセルの動作は、以下のようなバイアス条件で行われる。表２は、チャネル削除(channel erase)方式を表し、表３は、ソース削除(source erase)方式を表す。
【００４８】
【表２】
2008529298.tif 000013
【００４９】
【表３】
2008529298.tif 000014
【００５０】
図７は、図６のフラッシュメモリセルを２次元的に配列させたレイアウト図である。これを参照すれば、複数個のアクティブ領域パターン６１が、互いに平行に配置され、アクティブ領域パターン６１を横切る方向に沿って複数個のフローティングゲートパターン６６が配置される。フローティングゲートパターン６６と同じ位置にコントロールゲートパターン６８が配置される。各アクティブ領域パターン６１の内部にコンタクマスクパターン６２が配列される。
【００５１】
次に、図７のレイアウト図を用いて、フラッシュメモリセルの製造方法を説明することにする。
【００５２】
図８から図１４は、それぞれ図７のＢＢ’に沿って工程順に示した断面図であり、図１５から図１７は、それぞれ図７のＡＡ’に沿って工程順に示した断面図である。
【００５３】
図８を参照すれば、半導体基板５１上にパッド酸化膜７１を形成し、パッド酸化膜７１上にシリコン窒化膜７２とＴＥＯＳ(Tetra Ethyl Ortho Silicate)膜７３を蒸着する。
【００５４】
図９及び図１０を参照すれば、アクティブ領域を形成するために、素子分離膜パターンを用いてアクティブ領域パターン６１(図７参照)を作った後、アクティブ領域パターン６１を用いて、ＲＩＥ(Reactive Ion Etch)エッチング工程を通じて第１のトレンチ７４を形成する。第１のトレンチ７４は、３０００Å程度の深さに浅く形成される。第１のトレンチ７４を絶縁物質により満たした後、ＣＭＰ(Chemical Mechanical Planarization)工程で平坦化させ、トレンチアイソレーション(Shallow Trench Isolation:ＳＴＩ)５３を形成する。この後、パッド酸化膜７１、シリコン窒化膜７２及びＴＥＯＳ(Tetra Ethyl Ortho Silicate)膜７３を湿式エッチング工程を通じて除去する。
【００５５】
図１１と図１５を参照すれば、トレンチアイソレーション５３が形成された半導体基板５１の内部に、ディープ−Ｎウェル５２とＰ-ウェル５４を形成した後、半導体基板５１の表面のセルゲートが形成されるアクティブ領域に、フローティングゲートパターン６６(図７参照)を用いて、該当する半導体基板５１の表面をＲＩＥエッチング工程を通じて第２のトレンチ７５を形成する。以後、酸化膜湿式エッチング工程を通じて、トレンチアイソレーション５３の酸化膜を僅かに除去する。
【００５６】
図１２と図１６を参照すれば、第２のトレンチ７５が形成された半導体基板５１上に、乾式/湿式酸化方式を用いて、トンネル酸化膜５５を１０ｎｍ程度薄く形成する。トンネル酸化膜５５上に、ＣＶＤ(Chemical Vapor Deposition)工程でＮ＋-タイプの第１のポリシリコン層を２５０ｎｍ厚さに蒸着した後、ＣＭＰ工程で第１のポリシリコン層をある程度除去し、第２のトレンチ７５の内部に埋め込まれた第１のポリシリコンは残す。この工程によって、互いに隣接したセルのフローティングゲート５６は、それぞれ分離(isolate)され、自動的に整列(self-align)される。フローティングゲートパターン６６(図7参照)をアイランド(island)タイプに、または、ストレート(straight)タイプに使用できる。この後、酸化膜の湿式エッチング工程を通じて、トレンチアイソレーション５３の酸化膜を僅かに除去する。
【００５７】
図１３と図１７を参照すれば、フローティングゲート５６が形成された半導体基板５１上に、ＣＶＤ工程でＯＮＯ(Oxide/Nitride/Oxide)誘電(dielectric)物質を蒸着した後、の、そのＯＮＯ誘電物質上に、コントロールゲートとして使用される第２のポリシリコンをＣＶＤ方法により蒸着する。この後、コントロールゲートパターン６８(図７参照)をマスクとして用いて、ＲＩＥエッチング工程を通じて連続的に第２のポリシリコン膜とＯＮＯ膜とをエッチングして、誘電体膜５７とコントロールゲート５８とを形成する。
【００５８】
図14を参照すれば、フローティングゲート５６の両側の半導体基板５１に、Ｐ-ウェル５４と異なる導電型の不純物、すなわち、Ｎ型の不純物を注入することで、ソース/ドレイン領域６０a、６０bを形成する。この時、コントロールゲート５８の側面に窒化膜のスペーサ５９を更に形成し、Ｎ−/Ｎ＋タイプの二重構造のソース/ドレイン領域６０a、６０bを形成することもできる。
【００５９】
一方、図７のレイアウトは、フローティングゲートパターン６６とコントロールゲートパターン６８とが、各々別に存在する場合を例に挙げて説明しているが、フローティングゲートパターン６６とコントロールゲートパターン６８とをまとめて構成することもできる。図１８を参照すれば、複数個のアクティブ領域パターン９１が、互いに平行に配置され、アクティブ領域パターン９１を横切る方向に沿って、複数個のフローティングゲートパターン９６が配置される。各アクティブ領域パターン９１の内部にコンタクマスクパターン９２が配列される。
【００６０】
図１８のレイアウト図を用いたフラッシュメモリセルの製造方法は、図１９から図２５、そして、図２６から図２８に示されている。図１９から図２５は、それぞれ図１８のＢＢ’に沿って工程順に示した断面図であり、図２６から図２８は、図１８のＡＡ’に沿って工程順に示した断面図である。ここで、図１９から図２１は、先に説明した図８から図１０と同様であるので、説明の重複を避けるために、これらに対する具体的な説明は省略する。
【００６１】
図２２と図２６を参照すれば、トレンチアイソレーション５３が形成された半導体基板５１の内部に、ディープ−Ｎウェル５２とＰ-ウェル５４とを形成した後、チャネルが形成される領域を画定し、パッド酸化膜１０１とパッド窒化膜１０２とを形成する。次に、フローティングゲートパターン９６(図１８参照)を用いて、パッド酸化膜１０１とパッド窒化膜１０２とを基板の内部までエッチングして、第２のトレンチ１０５を形成する。
【００６２】
図２３と図２７を参照すれば、第２のトレンチ１０５の内部に、トンネル酸化膜５５を１０ｎｍ程度薄く形成した後、トンネル酸化膜５５上にＣＶＤ(Chemical Vapor Deposition)工程でフローティングゲート５６が形成される第２のトレンチ１０５の内部を２５０ｎｍ厚さ程度のＮ＋-タイプの第１のポリシリコンにより蒸着し、これをエッチングして、フローティングゲート５６を形成する。
【００６３】
図２４と図２８を参照すれば、フローティングゲート５６上にＯＮＯ(Oxide/Nitride/Oxide)誘電(dielectric)物質１０３を蒸着した後、そのＯＮＯ誘電物質１０３上に、コントロールゲート５８として使用される第２のポリシリコン膜をＣＶＤ方法により蒸着する。この後、第２のポリシリコン膜とＯＮＯ膜とをエッチバック(etch-back)したり、ＣＭＰ工程で平坦化する。望ましくは、ＣＭＰ工程を用いることが多方面に良い。なぜならば、ＣＭＰ工程を用いて、第２のポリシリコン膜だけでなく、パッド窒化層の一部まで除去する場合、フローティングゲート５６上の第２のポリシリコンのみを残すことができ、コントロールゲート５８をセルフ-アライン(self-align)方式により形成できるためである。
【００６４】
図２５を参照すれば、パッド窒化層１０２をストリップし、コントロールゲート５８の両側壁面にサイドウォールスペーサ(sidewall spacer)５９を更に形成し、イオン注入方式によりＮタイプのソース/ドレイン領域６０a、６０bを形成する。
【００６５】
図１９から図２８の製造工程において、フローティングゲート５６とコントロールゲート５８とは、共にセルフ-アライン(self-align)により形成される。フローティングゲート５６とコントロールゲート５８とがセルフ-アラインにより形成されるＢＦＧセルは、従来のスタックゲートセルを形成する際に必須であるその場(in-situ)ＲＩＥエッチング工程の負担を解決できるだけでなく、Ｎ−/Ｎ＋の二重インプラント(double implantation)工程とスペーサ５９の構造とを不要とする。そして、ＢＴＢＴが発生するドレインジャンクション空乏(Drain Junction Depletion)領域が、フローティングゲート５６の下部に形成されることで、ドレインディスターバンス(Drain disturbance)を減らすことができ、読み出しディスターバンス(Read disturbance)を無くすことができる。また、ソースインジェクション削除(Source junction Erase)の際に、ホットホール(hothole)によるトンネル酸化膜の劣化(tunnel oxide degradation)を防ぐことができる。
【００６６】
図２９は、本発明の第２の実施例に係るＢＦＧセルを説明する図である。これを参照すれば、ＢＦＧ１２０は、図６のＢＦＧセル５０と比較して、フローティングゲート１２２の下コーナー(bottom corner)部分が丸く処理され、この部分と接するトンネル酸化膜１２１の厚さが厚く形成されており、ソース及びドレイン領域１２０a、１２０ｂのジャンクションの深さが互いに異なるように形成されている点に差がある。特に、ソース領域１２０ａのジャンクションの深さは、フローティングゲート１２２の深さよりも浅く、ドレイン領域１２０ｂのジャンクションの深さは、フローティングゲート１２２の深さで形成されている。
【００６７】
ＢＦＧセル１２０は、プログラム動作の際に、ソース１２０ａとバルク５１とが接地された状態で、ＶＣＧ= ＶPP ≒ ９Ｖを加え、 ＶDS ≒ ４.７５Ｖを印加するようになると、最大ラテラルフィールド(Max Lateral field)が２箇所(Ａ、Ｂ)で生じるスプリット構造を持つ。これにより、プログラム効率(program efficiency)を増加させることができる。そして、ＢＦＧセル１２０は、読み出し動作の際に、図３０に示されたように、ソース電圧ＶＳを増加させても、ソース領域の空乏(depletion)領域の拡張が制約的になるので、読み出しディスターバンス(Read disturbance)の虞がない。これにより、図３１に示されたように、ソース電圧の増加により、ＢＦＧセル１２０のＩ-Ｖ特性が、従来の曲線であるＡからＢにシフトされ、トランスコンダクタンスＧＭが増加して、ＢＦＧセル１２０のプログラム、あるいは、削除を判別できる能力が増大するので、読み出し速度が向上する。
【００６８】
図３２は、本発明の第３実施例に係るＢＦＧセル１５０を説明する図である。これを参照すれば、ＢＦＧセル１５０は、図６のＢＦＧセル５０と比較して、ソース及びドレイン領域１５０a、１５０ｂのジャンクションの深さが、フローティングゲート５６の深さよりも浅く形成されている点に差がある。このＢＦＧセル１５０は、プログラム動作と削除動作とを共にＦ-Ｎトンネリング方式によりするものであって、ソース領域１５０ａでＦ-Ｎプログラムさせ、ドレイン領域１５０ｂでＦ-Ｎ削除させる方式である。Ｆ-Ｎプログラムと削除とが、同じ部分のトンネル酸化膜５５で行われないため、トンネル酸化膜の劣化の側面の信頼性特性が良い。
【００６９】
ＢＦＧセル１５０の動作は、以下のようなバイアス条件で行われる。
【００７０】
【表４】
2008529298.tif 000015
【００７１】
本発明は、図面に示された一実施例を参考として説明されたが、これは、例示的なものに過ぎなく、本技術分野の通常の知識を有する者であれば、このことから様々な変形及び均等な他実施例が可能であるという点を理解できるはずである。したがって、本発明の本当の技術的な保護範囲は、添付の特許請求範囲の技術的な思想により決められるべきである。
【図面の簡単な説明】
【００７２】
【図１】従来のスタックゲートフラッシュセルを示した断面図である。
【図２】図１のスタックゲートフラッシュメモリセルの電子モデルを説明する図である。
【図３】図１のスタックゲートフラッシュメモリセルの特性を説明するグラフである。
【図４】図１のスタックゲートフラッシュメモリセルの特性を説明するグラフである。
【図５】図１のスタックゲートフラッシュメモリセルのプログラミング動作を説明する図である。
【図６】本発明の第１の実施例に係る埋込型フローティングゲートを有するフラッシュメモリセルを説明する図である。
【図７】図６のフラッシュメモリセルを２次元的に配列させた第１の例のレイアウト図である。
【図８】図７のＢＢ’に沿って工程順に示した断面図である。
【図９】図７のＢＢ’に沿って工程順に示した断面図である。
【図１０】図７のＢＢ’に沿って工程順に示した断面図である。
【図１１】図７のＢＢ’に沿って工程順に示した断面図である。
【図１２】図７のＢＢ’に沿って工程順に示した断面図である。
【図１３】図７のＢＢ’に沿って工程順に示した断面図である。
【図１４】図７のＢＢ’に沿って工程順に示した断面図である。
【図１５】図７のＡＡ’に沿って工程順に示した断面図である。
【図１６】図７のＡＡ’に沿って工程順に示した断面図である。
【図１７】図７のＡＡ’に沿って工程順に示した断面図である。
【図１８】図６のフラッシュメモリセルを２次元的に配列させた第２の例のレイアウト図である。
【図１９】図１８のＢＢ’に沿って工程順に示した断面図である。
【図２０】図１８のＢＢ’に沿って工程順に示した断面図である。
【図２１】図１８のＢＢ’に沿って工程順に示した断面図である。
【図２２】図１８のＢＢ’に沿って工程順に示した断面図である。
【図２３】図１８のＢＢ’に沿って工程順に示した断面図である。
【図２４】図１８のＢＢ’に沿って工程順に示した断面図である。
【図２５】図１８のＢＢ’に沿って工程順に示した断面図である。
【図２６】図１８のＡＡ’に沿って工程順に示した断面図である。
【図２７】図１８のＡＡ’に沿って工程順に示した断面図である。
【図２８】図１８のＡＡ’に沿って工程順に示した断面図である。
【図２９】本発明の第２の実施例に係る埋込型フローティングゲートを有するフラッシュメモリセルを説明する図である。
【図３０】図２９のフラッシュメモリセルの読み出し動作を説明する図である。
【図３１】図２９のフラッシュメモリセルの特性を説明するグラフである。
【図３２】発明の第３実施例に係る埋沒されたフローティングゲートを有するフラッシュメモリセルを説明する図である。
【符号の説明】
【００７３】
５０：ＢＦＧセル
５１：半導体基板
５３：トレンチ
５６：フローティングゲート
５７：誘電体膜
５８：コントロールゲート
５９：窒化膜スペーサ
６０ａ、６０ｂ：ソース及びドレイン領域
６１：アクティブ領域パターン
６２：コンタクトマスクパターン
７１：パッド酸化膜。
【図１】
2008529298.tif 000016
【図２】
2008529298.tif 000017
【図３】
2008529298.tif 000018
【図４】
2008529298.tif 000019
【図５】
2008529298.tif 000020
【図６】
2008529298.tif 000021
【図７】
2008529298.tif 000022
【図８】
2008529298.tif 000023
【図９】
2008529298.tif 000024
【図１０】
2008529298.tif 000025
【図１１】
2008529298.tif 000026
【図１２】
2008529298.tif 000027
【図１３】
2008529298.tif 000028
【図１４】
2008529298.tif 000029
【図１５】
2008529298.tif 000030
【図１６】
2008529298.tif 000031
【図１７】
2008529298.tif 000032
【図１８】
2008529298.tif 000033
【図１９】
2008529298.tif 000034
【図２０】
2008529298.tif 000035
【図２１】
2008529298.tif 000036
【図２２】
2008529298.tif 000037
【図２３】
2008529298.tif 000038
【図２４】
2008529298.tif 000039
【図２５】
2008529298.tif 000040
【図２６】
2008529298.tif 000041
【図２７】
2008529298.tif 000042
【図２８】
2008529298.tif 000043
【図２９】
2008529298.tif 000044
【図３０】
2008529298.tif 000045
【図３１】
2008529298.tif 000046
【図３２】
2008529298.tif 000047
【国際調査報告】
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