(57)【要約】  デルタシグマアナログ／デジタルコンバータ又はクラスＤ増幅器におけるクロックジッタの作用を抑制するための、入力信号Ｄｏのデジタル／アナログ変換方法は、クロック信号の第１フェーズ（φ１）中にキャパシタ（４１４）を基準電圧値（Ｖｒｅｆ）へ充電し、クロック信号の第２フェーズ（φ２）中にキャパシタを放電し、この放電は、第２フェーズの第１部分に、キャパシタの電圧に応答して、バイアス型トランジスタ（４１８、４１９）により、ほぼ一定の放電電流を与えるように調整されると共に、第２フェーズの第２部分に、第２フェーズの終了までにキャパシタンス手段を急速に放電するよう調整され、そして放電電流及び入力信号Ｄｏの関数として出力（Ｕｄ、ＯＵＴ）を与えることを含む。出力信号Ｕｄは、デルタシグマコンバータのループフィルタにフィードバック信号として与えることができる。或いは又、出力は、クラスＤ増幅器の出力を表わしてもよい。【選択図】      図４
2008526064.tif 000002
【特許請求の範囲】
【請求項１】
入力信号（Ｄo）を出力信号（Ｕd、ＯＵＴ）へデジタル／アナログ変換するための装置において、
スイッチ手段（４１２、４１３）に結合されたキャパシタ手段（４１４）であって、クロック信号の第１フェーズ（φ1）中にキャパシタ手段を基準電圧値（Ｖref）へ充電し、そしてクロック信号の第２フェーズ（φ2）中に放電手段を通してキャパシタ手段を放電するようにされたキャパシタ手段（４１４）を備え、
前記放電手段（４１５−４２０）は、前記キャパシタ手段の放電を調整する放電路を与え、これは、放電トランジスタ手段（４１６、４１７）を含み、更に、前記放電手段は、前記キャパシタ手段の放電に応答し、これにより、前記放電トランジスタ手段は、前記第２フェーズ中に、ほぼ一定の放電電流を与えるモードへとバイアスされ、そしてその後、第２フェーズの終りまでに前記キャパシタンス手段を急速に放電するための低インピーダンスモードへとバイアスされ、更に、
前記放電手段に結合されて、前記放電電流及び入力信号（Ｄo）の関数として前記出力信号（Ｕd、ＯＵＴ）を発生するための出力手段（４２１、４４１、６１２−３）を備えた装置。
【請求項２】
前記放電トランジスタ手段は、前記ほぼ一定の放電電流を与えるための飽和モードへとバイアスされる、請求項１に記載の装置。
【請求項３】
前記放電トランジスタ手段の主電流路が前記放電経路をなす、請求項１又は２に記載の装置。
【請求項４】
前記放電トランジスタ手段のゲートに結合されたバイアス手段（４１５、４１８、４１９）を備え、前記キャパシタンス手段にまたがる電圧が前記トランジスタ手段の動作モードを決定する、請求項１、２又は３のいずれかに記載の装置。
【請求項５】
前記バイアス手段は、前記放電トランジスタ手段をバイアスするように結合されたカレントミラートランジスタ手段（４１８、４１９）の主電流路に結合された基準電流ソース（４１５）を備えている、請求項４に記載の装置。
【請求項６】
前記放電トランジスタ手段は、主電流路が直列に接続された第１及び第２放電トランジスタ（４１６、４１７）を備えた、請求項５に記載の装置。
【請求項７】
前記カレントミラートランジスタ手段は、前記第１及び第２放電トランジスタのゲートに各々接続された第１及び第２のダイオード接続トランジスタ（４１８、４１９）を備えた、請求項６に記載の装置。
【請求項８】
前記出力手段は、スイッチ型電流手段（４２１、４４１）であり、該手段は、前記入力信号Ｄｏ及びその逆数
2008526064.tif 000003
により各々制御される第１及び第２スイッチ（４２４、４２５）を含むと共に、これら第１及び第２スイッチに出力電流を与えるために前記放電トランジスタ手段に電流ミラー構成で結合された出力トランジスタ手段（４２２）を含む、請求項１から７のいずれかに記載の装置。
【請求項９】
前記入力信号Ｄｏ及びその逆数
2008526064.tif 000004
により各々制御され、且つ前記第１及び第２スイッチにブリッジ構成で接続された第３及び第４スイッチ（４２６、４２７）を含むと共に、これら第３及び第４スイッチに出力電流を与えるために前記放電トランジスタ手段に電流ミラー構成で結合された第２出力トランジスタ手段（４３３）を含む、請求項８に記載の装置。
【請求項１０】
前記出力トランジスタ手段は、互いに型が相補的なＣＭＯＳトランジスタであり、そして前記出力トランジスタのゲートをバイアスするためのダイオード接続トランジスタ（４３０、４３２）を含む、請求項９に記載の装置。
【請求項１１】
前記出力手段は、クラスＤ増幅器手段（６１２、６１３）である、請求項１から７のいずれかに記載の装置。
【請求項１２】
前記クラスＤ増幅器手段は、出力負荷を駆動するための出力手段（７２４−７２７）を備え、更に、この出力手段を付勢するための第１及び第２の基準電圧（Ｖdd、Ｖss）を含み、前記第１基準電圧と第２基準電圧との間の差は、基準電流ソース（６１１、４１０）を制御するように構成され、前記基準電流ソースは、前記放電トランジスタ手段を制御する、請求項１１に記載の装置。
【請求項１３】
前記第１基準電圧と第２基準電圧との間の差は、基準電流（Ｉref0）を与えるためのトランスコンダクタンス増幅手段に付与され、前記基準電流（４１５）は、前記放電トランジスタ手段をバイアスするためのバイアス手段に結合される、請求項１２に記載の装置。
【請求項１４】
前記クラスＤ増幅器手段は、インターフェイス手段（６１２）及び出力手段（６１３）を備え、前記インターフェイス手段は、前記入力信号（Ｄo）及び放電電流信号（ＯＵＴ410）を受信するように結合され、更に、その放電電流信号をデジタル化して前記入力信号と比較し、前記出力手段（６１３）の制御信号（Ｄh、Ｄi）を与えるための手段（７１２−７１５）を含む、請求項１１から１３のいずれかに記載の装置。
【請求項１５】
前記装置は、デルタシグマコンバータのフィードバックループに組み込まれたデジタル／アナログコンバータ（１１３）を形成し、前記デルタシグマコンバータは、更に、前記デジタル／アナログコンバータの入力アナログ信号（Ｕi）及び出力（Ｕd）を受信するように結合されたフィルタ（１１１）を備え、前記フィルタの出力は、量子化手段（１１２）に結合され、該手段は、前記デジタル／アナログコンバータへの入力を構成する出力信号Ｄoを与える、請求項１から１０のいずれかに記載の装置。
【請求項１６】
入力信号Ｄoを出力信号（Ｕd、ＯＵＴ）へデジタル／アナログ変換するための方法において、
第１フェーズ（φ1）及び第２フェーズ（φ2）を有するクロック信号を与えるステップと、
キャパシタンス手段（４１４）を用意するステップと、
前記第１フェーズの間に前記キャパシタンス手段（４１４）を基準電圧値（Ｖref）へ充電するステップと、
前記第２フェーズの間に前記キャパシタンス手段を放電するステップであって、この放電は、前記第２フェーズの第１部分に、ほぼ一定の放電電流を与えるように調整されると共に、前記第２フェーズの第２部分に、前記第２フェーズが終わるまでに前記キャパシタンス手段を急速に放電するように調整されるステップと、
前記出力信号（Ｕd、ＯＵＴ）を前記放電電流及び入力信号Ｄoの関数として与えるステップと、
を備えた方法。
【請求項１７】
出力信号を与える前記ステップは、前記入力信号Ｄｏ及びその逆数
2008526064.tif 000005
により各々制御される第１及び第２スイッチ（４２４、４２５）を通してある形態の前記放電電流を与えることを含む、請求項１６に記載の方法。
【請求項１８】
出力信号を与える前記ステップは、ある形態の前記放電電流をクラスＤ増幅器手段へ与えることを含み、前記クラスＤ増幅器手段が前記出力信号を与える、請求項１６に記載の方法。
【請求項１９】
前記キャパシタンス手段は、放電トランジスタ手段（４１６、４１７）の主電流路を通して放電される、請求項１６から１８のいずれかに記載の方法。
【請求項２０】
前記キャパシタンス手段の電圧は、前記放電トランジスタ手段のバイアスを決定し、これにより、前記放電トランジスタ手段は、飽和モードにおいて、ほぼ一定の電流を与え、そして前記電圧が降下するときに前記迅速な放電のための低インピーダンスモードへと変化する、請求項１９に記載の方法。
【請求項２１】
前記放電トランジスタ手段を制御する基準電流手段（４１５）を備えた、請求項１９又は２０に記載の方法。
【請求項２２】
ある形態の放電電流がクラスＤ増幅器手段へ入力され、このクラスＤ増幅器手段が前記アナログ出力を与え、そして前記基準電流手段の値は、前記クラスＤ増幅器手段の供給電圧（Ｖdd、Ｖss）間の差に基づいて制御される、請求項２１に記載の方法。
【請求項２３】
入力信号Ｕiと、第１及び第２フェーズを有するクロック信号（ＣＬＯＣＫ）との連続時間デルタシグマ変調を行う方法において、
前記入力信号Ｕi及びフィードバック信号Ｕdを連続時間ループフィルタにより受信しそしてアナログ信号Ｕfを発生するステップと、
前記ループフィルタの出力信号Ｕfをサンプリングし量子化して、変調信号Ｄoを発生するステップと、
前記信号Ｄoをアナログ信号Ｕdへ変換するステップであって、
ａ）前記クロック信号の第１フェーズ中にキャパシタをアナログ基準信号へと充電し、
ｂ）前記クロック信号の第２フェーズ中にトランジスタ手段を通して前記キャパシタを放電し、前記トランジスタは、その飽和モード中にバイアスされて希望の電流Ｉref1を有し、
ｃ）前記トランジスタの電流Ｉref1及び前記変調信号Ｄoの関数としてアナログ出力Ｕdを発生し、そしてそれを変調フィードバックとして前記ループフィルタへ供給する、
ことにより行なわれるステップと、
を備えた方法。
【請求項２４】
入力信号Ｄoと、第１及び第２フェーズを有するクロック信号（ＣＬＯＣＫ）との関数としてデジタル／アナログ変換を行う方法において、
ａ）前記クロック信号の第１フェーズ中にキャパシタをアナログ基準信号へと充電するステップと、
ｄ）前記クロック信号の第２フェーズ中にトランジスタ手段を通して前記キャパシタを放電するステップであって、前記トランジスタ手段は、その飽和モード中にバイアスされて希望の電流Ｉref1を有するようなステップと、
ｅ）前記トランジスタの電流Ｉref1及び前記入力信号Ｄoの関数としてアナログ出力Ｕdを発生するステップと、
を備えた方法。
【請求項２５】
入力信号Ｕiと、第１及び第２フェーズを有するクロック信号（ＣＬＯＣＫ）との連続時間デルタシグマ変調を行うための装置において、
入力信号Ｕi及びフィードバック信号Ｕdを受信してアナログ信号Ｕfを発生するための連続時間ループフィルタと、
前記ループフィルタの出力信号Ｕfを受信してＤＳ変調信号Ｄoを発生するように結合された量子化装置と、
デジタル／アナログコンバータと、
を備え、該コンバータは、
ａ）２つのプレートの一方が基準電位に接続されたキャパシタ、
ｂ）前記キャパシタに結合されて、前記クロック信号の第１フェーズ中にそれをアナログ基準信号へ充電するためのスイッチ、
ｃ）前記キャパシタに結合されて、前記クロック信号の第２フェーズ中にトランジスタを通して前記キャパシタを放電するための更に別のスイッチであって、前記トランジスタがその飽和モード中に希望の電流Ｉref1を有するようにバイアスされるようにする更に別のスイッチ、及び
ｄ）前記トランジスタ電流Ｉref1及びＤＳ変調信号Ｄoの関数としてアナログ出力Ｕdを発生し、そしてそれを変調フィードバックとして前記ループフィルタへ供給するための手段、
を含むものである装置。
【請求項２６】
入力信号Ｄoと、第１及び第２フェーズを有するクロック信号（ＣＬＯＣＫ）との関数としてデジタル／アナログ変換を行う装置において、
２つのプレートの一方が基準電位に接続されたキャパシタと、
前記キャパシタに結合されて、前記クロック信号の第１フェーズ中にそれを単一のアナログ基準信号へ充電するスイッチと、
前記キャパシタに結合されて、前記クロック信号の第２フェーズ中にトランジスタを通して前記キャパシタを放電するための更に別のスイッチであって、前記トランジスタ手段がその飽和モード中にバイアスされて、希望の電流Ｉref1を有するようにする更に別のスイッチと、
前記トランジスタ電流Ｉref1及び入力信号Ｄoの関数としてアナログ出力Ｕdを発生するためのブロックと、
を備えた装置。
【請求項２７】
入力信号Ｄoと、第１及び第２フェーズを有するクロック信号とでクラスＤ増幅器手段を駆動する方法であって、この増幅器の出力が第１及び第２の電圧基準レベル間でスイッチされるような方法において、
前記クロック信号の第１フェーズ中にキャパシタをアナログ基準信号へ充電するステップと、
前記クロック信号の第２フェーズ中にトランジスタを通して前記キャパシタを放電するステップであって、前記トランジスタがその飽和モード中に電流Ｉref1を有するようにバイアスされ、このＩref1は、前記第１及び第２の電圧基準レベル間の差の関数であるようなステップと、
を備え、これにより、前記クラスＤ増幅器の出力信号が前記電流Ｉref1及び入力信号Ｄoの関数であるようにした方法。
【請求項２８】
入力信号Ｄoと、第１及び第２フェーズを有するクロック信号とを受信するためのクラスＤ増幅器手段であって、その出力が第１及び第２の電圧基準レベル間でスイッチされるようなクラスＤ増幅器手段において、
前記クロック信号の第１フェーズ中にキャパシタをアナログ基準信号へと充電する手段と、
前記クロック信号の第２フェーズ中にバイアス型トランジスタへ前記キャパシタを放電する手段と、
前記バイアス型トランジスタの電流が２つの出力基準レベル間の差の関数であるようにするバイアス手段と、
前記バイアス型トランジスタの電流に応答して、前記増幅器の出力が前記バイアス型トランジスタの電流及び入力信号Ｄoの関数であるようにする手段と、
を備えたクラスＤ増幅器手段。
【請求項２９】
前記バイアス手段は、前記バイアス型トランジスタの電流が２つの出力基準レベル間の差に直接比例するようにする、請求項２８に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、デジタル／アナログ変換のための回路及びプロセスに係る。本発明は、特に、デルタシグマコンバータ及びクラスＤ増幅器に適用される。
【背景技術】
【０００２】
デルタシグマ（ＤＳ）アナログ／デジタルコンバータ（ＡＤＣ）及びデジタル／アナログコンバータ（ＤＡＣ）は、オーバーサンプリング及びノイズ整形特性のために高分解能用途のための非常にポピュラーなコンバータとなった。これらの特性は、それらコンバータをそれらコンポーネントの非直線性及び非理想状態に対してより健全なものにする。実際に、精度と速度の兼ね合いで、ＤＳコンバータは、現在のＣＭＯＳ技術進化の状況においてより魅力的なものとなった。
【０００３】
ＤＣコンバータは、スイッチドキャパシタ（ＳＣ）又は連続時間（ＣＴ）解決策のいずれかにおいて実現することができる。今日、ＳＣ変調器（コンバータ）は、標準的なＣＭＯＳ技術においてより効率的に実現できると共に、高度に制御可能な設計を与え、且つクロックジッタの問題に著しく不感であるので、商業的な用途に広く利用されている。実際に、ＳＣ変調器は、理論的に良く理解され、研究されている。しかしながら、ＳＣ実現は、ある問題で悩まされている。最も大きな欠点の１つは、その特性、即ちスイッチングキャパシタの特性から生じる比較的高い消費電力にある。ＳＣ  ＤＳコンバータの他の主たる問題は、それらの演算増幅器に必要な帯域巾がサンプリング周波数の少なくとも５倍以上大きいことから生じる比較的低速の特性である。又、ＳＣコンバータは、エイリアシングを防止するために変調器の入力にアンチエイリアシングフィルタを必要とする。
【０００４】
図１を参照すれば、ループフィルタ１１１と、ｎビットＡＤＣ１１２（ｎビット量子化装置とも称される）と、ｎビットＤＡＣ１１３とを備えたＣＴ  ＤＳ変調器（コンバータ）の一般的な回路図が示されている。ＡＤＣ１１２及びＤＡＣ１１３は、クロックされ、コンバータのサンプリング動作は、ＡＤＣ１１２への入力において実行される。ＳＣ  ＤＳコンバータとは対照的に、ＣＴ  ＤＳコンバータは、変調器ループ内のサンプリング動作を実行し、従って、サンプリングエラーを整形して当該境界の外へ出す。従って、コンバータ内の演算増幅器の帯域巾要求が減少される。更に、ループフィルタ内でスイッチングが行なわれないので、演算増幅器及び積分器の電力消費が実質的に減少される。これらの特性は、ＣＴ  ＤＳコンバータを高速用途により適したものにする。ＣＴ  ＤＳコンバータは、例えば、Schreier及びB. Zhang氏の“Delta-Sigma Modulators employing Continuous-Time Circuitry”、IEEE Transaction on Circuits and Systems-1、第４３巻、第４号、第３２４−３３２ページ、１９９６年４月；O. Shoaei及びM. Snelgrove氏の“Optimal (bandpass) Continuous-Time Sigma-Delta Modulator”、IEEE International Symposium on Circuits and Systems、第５巻、第４８９−４９２号、１９９４年６月；及びRobert H. M. van Veldhoven氏の“A Triple-Mode Continuous-Time Sigma-Delta Modulator With Switched-Capacitor Feedback DAC for a GSM-EDGE/CDMA200/UMTS Receiver”、IEEE Journal of Solid-State Circuits、第３８巻、第１２号、第２０６９−２０７６号、２００３年１２月、に述べられている。
【０００５】
広帯域巾及び／又は低電力消費に関するＣＴ回路の効果の他に、それらから高い信号・対・雑音及び歪比（ＳＮＤＲ）を達成する上で幾つかの制約がある。フィードバック信号の立上り縁及び立下り縁の非対称性、フィードバック遅延に対する敏感さ、及びクロックジッタに対する感受性は、ＣＴ  ＤＳ変調器を設計する上で最大の障害となる。更に、最初の２つの問題は、良く研究されていて、それらを解決するための幾つかの健全な技術及び解決策が提案されている。
【０００６】
クロックジッタは、主として、入力信号のサンプリング時間のみにＳＣ  ＤＳ変調器に影響を及ぼし、従って、変調器のオーバーサンプリング特性のために、その作用は、変調器の出力において、当該帯域で、オーバーサンプリング比（ＯＳＲ）の係数で減衰される。しかしながら、ＣＴ  ＤＳ変調器では、ループフィルタへ到来する信号パルス巾を変更することにより、クロックジッタがフィードバック値を変化させる。おおよそ、ＣＴ  ＤＳ変調器のクロックジッタは、ＳＣ  ＤＳ変調器の場合よりＯＳＲの二乗程度悪い作用を有し、ＣＴ  ＤＳ変調器を設計する上で甚だしい問題となる。
【０００７】
この問題は、ＥＰ−Ａ−１１４７６０９号において対処され、これを、図２及び３を参照して以下に説明する。ＥＰ−Ａ−１１４７６０９号では、図１のＤＡＣ１１３がキャパシタに置き換えられ、このキャパシタは、デジタル信号の値に基づいて異なる基準電圧に充電され、次いで、受動的又は能動的抵抗器を通して放電される。それでも、特に、電力消費の減少に関して更なる改良が望まれる。
【０００８】
ＷＯ２００４／０３４５８８号は、ＣＴ  ＤＳ変調器のクロックジッタを減少する回路であって、デジタル／アナログ変換のために、放電キャパシタの電圧が比較器により決定されたレベルに到達するまで放電キャパシタにより制御電圧が発生されるような回路を開示している。この構成に伴う問題は、キャパシタの波形により生じる過剰な電力要求と、クロックジッタと、比較器の使用により生じる回路の複雑さとを含む。
【０００９】
又、クラスＤ増幅器も、大きな信号遷移を伴うので、クロックジッタに（及び電源の変動にも）非常に敏感である。これは、ＣＴ  ＤＳコンバータにおけるフィードバックＤＡＣの問題に類似している。それ故、精度を維持するためにクラスＤ増幅器ではクロックジッタの抑制が望まれる。クラスＤ増幅器は、Ｈブリッジ構成で結合された負荷をしばしば有し、負荷の出力が２つの基準電圧レベル間でスイッチされる。Ｈブリッジは、低電力低電圧適合性のために補聴器にしばしば使用されている。１つのバッテリセルを使用して、増幅器の出力は、接地と電源レールとの間でスイッチされる。クロックジッタは、スイッチオン及びオフの巾を変化させるので、出力信号に付加的なノイズフロアを生じさせる。又、出力負荷をスイッチングすると、２つのレールに変動が生じ、それ故、増幅器の動的範囲及び精度を低下させる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
それ故、ＣＴ  ＤＳ変調器及びクラスＤ増幅器においてクロックジッタを抑制するための改良された技術が要望される。
【課題を解決するための手段】
【００１１】
本発明は、ＣＴ  ＤＳ変調器及びクラスＤ増幅器におけるクロックジッタの作用を抑制又は減少する必要性に向けられる。
【００１２】
本発明は、その第１の一般的態様において、入力信号（Ｄo）を出力信号（Ｕd、ＯＵＴ）へデジタル／アナログ変換するための装置において、スイッチ手段（４１２、４１３）に結合されたキャパシタ手段（４１４）であって、クロック信号の第１フェーズ（φ1）中にキャパシタ手段を基準電圧値（Ｖref）へ充電し、そしてクロック信号の第２フェーズ（φ2）中に放電手段を通してキャパシタ手段を放電するようにされたキャパシタ手段（４１４）を備え、前記放電手段（４１５−４２０）は、キャパシタ手段の放電を調整する放電経路を与え、これは、放電トランジスタ手段を含み、更に、前記放電手段は、キャパシタ手段の放電に応答し、これにより、前記放電トランジスタ手段は、前記第２フェーズ中に、ほぼ一定の放電電流を与えるモードにバイアスされ、そしてその後、第２フェーズの終りまでにキャパシタンス手段を急速に放電するための低インピーダンスモードにバイアスされ、更に、前記放電手段に結合されて、放電電流及び入力信号Ｄoの関数として前記出力信号（Ｕd、ＯＵＴ）を発生するための出力手段を備えた装置を提供する。
【００１３】
好ましくは、前記トランジスタ手段は、一定の放電電流を与える飽和モードにバイアスされ、この場合、一定値からの変動の程度は、飽和モードの特性により決定される。トランジスタ手段の低インピーダンスモードは、動作特性の三極管領域として通常知られているものであるのが望ましい。
【００１４】
本発明の装置がＣＴＤＳ変調器のデジタル／アナログコンバータに組み込まれる場合には、出力手段は、スイッチドカレントブロックでもよいし、又は適当な信号をループフィルタに与える他の手段でもよい。
【００１５】
本発明の装置がクラスＤ増幅器と組み合せて使用される場合には、出力手段は、クラスＤ増幅器でもよいし、又はクラスＤ増幅器の機能を与える手段でもよい。
【００１６】
第２の一般的な態様において、本発明は、入力信号Ｄoを出力信号（Ｕd、ＯＵＴ）へデジタル／アナログ変換するための方法において、第１フェーズ（φ1）及び第２フェーズ（φ2）を有するクロック信号を与えるステップと、キャパシタンス手段を用意するステップと、前記第１フェーズの間に前記キャパシタンス手段を基準電圧値（Ｖref）へ充電するステップと、前記第２フェーズの間に前記キャパシタンス手段を放電するステップであって、この放電は、前記第２フェーズの第１部分に、ほぼ一定の放電電流を与えるように調整されると共に、前記第２フェーズの第２部分に、前記第２フェーズが終わるまでに前記キャパシタンス手段を急速に放電するように調整されるステップと、前記出力信号（Ｕd、ＯＵＴ）を前記放電電流及び入力信号Ｄoの関数として与えるステップと、を備えた方法を提供する。
【００１７】
本発明の第１の特定の態様によれば、入力信号ＵiのＣＴ  ＤＳ変調を行う方法は、入力信号Ｕi及びフィードバック信号Ｕdを連続時間ループフィルタにより受信しそしてアナログ信号Ｕfを発生するステップと、ループフィルタの出力信号Ｕfをサンプリングし量子化して、ＤＳ変調信号Ｄoを発生するステップと、信号Ｄoをアナログ信号Ｕdへ変換するステップとを備え、このステップは、
ａ）クロック信号の第１フェーズ中にキャパシタを単一アナログ基準信号に充電し（キャパシタは、第１フェーズ中に完全に充電されねばならない）、
ｂ）クロック信号の第２フェーズ中にトランジスタを通してキャパシタを放電し、トランジスタは、その飽和モード中に希望の電流Ｉref1をもつようにバイアスされ、
ｃ）前記トランジスタの電流Ｉref1の関数として電流又は電圧ソースを発生し、
ｄ）前記電流又は電圧ソース及びＤＳ変調信号Ｄoの関数としてアナログ出力Ｕdを発生し、そしてそれを変調フィードバックとしてループフィルタへ供給する、
ことを含む。
【００１８】
本発明の特定の第２の態様によれば、信号Ｄoのデジタル／アナログ変換を行なう方法は、
ａ）クロック信号の第１フェーズ中にキャパシタを単一アナログ基準信号に充電する（キャパシタは、第１フェーズ中に完全に充電されねばならない）ステップと、
ｂ）クロック信号の第２フェーズ中にトランジスタを通してキャパシタを放電するステップであって、トランジスタは、その飽和モード中に希望の電流Ｉref1をもつようにバイアスされるステップと、
ｃ）前記トランジスタの電流Ｉref1の関数として電流又は電圧ソースを発生するステップと、
ｄ）前記電流又は電圧ソース及び入力信号Ｄoの関数としてアナログ出力Ｕdを発生し、そしてそれをループフィルタへ供給するステップと、
を備えている。
【００１９】
本発明の特定の第３の態様によれば、ＣＴ  ＤＳ変調を行うための装置は、入力信号Ｕi及びフィードバック信号Ｕdを受信してアナログ信号Ｕfを発生するための連続時間ループフィルタと、ループフィルタの出力信号Ｕfを受信してＤＳ変調信号Ｄoを発生するように結合された量子化装置と、ＤＡＣとを備え、これは、
ａ）２つのプレートの一方が好ましくは接地端子に接続されたキャパシタと、
ｂ）前記キャパシタに結合されて、クロック信号の第１フェーズ中にそれを単一アナログ基準信号へ充電するためのスイッチと、
ｃ）前記キャパシタに結合されて、クロック信号の第２フェーズ中にトランジスタを通して前記キャパシタを放電するためのスイッチであって、前記トランジスタは、その飽和モード中に希望の電流Ｉref1を有するようにバイアスされるものであるスイッチと、
ｄ）トランジスタの電流Ｉref1の関数として制御される電流又は電圧ソースと、
ｅ）前記電流又は電圧ソース及びＤＳ変調信号Ｄoの関数としてアナログ出力Ｕdを発生し、そしてそれを変調フィードバックとしてループフィルタに供給するブロックと、
を含むものである。
【００２０】
本発明の特定の第４の態様によれば、入力信号Ｄoのデジタル／アナログ変換を行なう装置は、
ａ）２つのプレートの一方が好ましくは接地端子に接続されたキャパシタと、
ｂ）前記キャパシタに結合されて、クロック信号の第１フェーズ中にそれを単一アナログ基準信号へ充電するためのスイッチと、
ｃ）前記キャパシタに結合されて、クロック信号の第２フェーズ中にトランジスタを通して前記キャパシタを放電するためのスイッチであって、前記トランジスタは、その飽和モード中に希望の電流Ｉref1を有するようにバイアスされるものであるスイッチと、
ｄ）トランジスタの電流Ｉref1の関数として制御される電流又は電圧ソースと、
ｅ）前記電流又は電圧ソース及び入力信号Ｄoの関数としてアナログ出力Ｕdを発生するブロックと、
を備えている。
【００２１】
これら４つの全ての態様において、キャパシタのサイズ、基準電圧、スイッチ及びトランジスタは、第２フェーズに行なわれるアナログ出力信号Ｕdの積分に対してクロックジッタが最小の作用しか及ぼさないよう保証するために適切にセットされねばならない。
【００２２】
本発明の特定の第５の態様によれば、ＣＴ  ＤＳ変調器は、入力信号Ｕi及びフィードバック信号Ｕdを受信してアナログ信号Ｕfを発生するための連続時間ループフィルタと、ループフィルタの出力信号Ｕfを受信してＤＳ変調信号Ｄoを発生するよう結合された量子化装置と、アナログ信号Ｕdを発生するためのＤＡＣとを備え、これは、
ａ）クロック信号の第１フェーズ中にキャパシタを単一アナログ基準へと充電するための手段と、
ｂ）クロック信号の第２フェーズ中にキャパシタをバイアスされたトランジスタへ放電するための手段と、
ｃ）トランジスタ電流の関数として制御される電流又は電圧ソースを発生するための手段と、
ｄ）前記電流又は電圧ソース及びＤＳ変調信号Ｄoの関数としてアナログ出力Ｕdを発生し、そしてそれを変調フィードバックとしてループフィルタに供給するための手段と、
を含み、第２フェーズに行なわれるアナログ出力信号Ｕdの積分に対してクロックジッタが最小の作用しか及ぼさないよう保証する。
【００２３】
本発明の第６の態様によれば、入力信号Ｄoのデジタル／アナログ変換を行なう装置は、
ａ）クロック信号の第１フェーズ中にキャパシタを単一アナログ基準へと充電するための手段と、
ｂ）クロック信号の第２フェーズ中にキャパシタをバイアスされたトランジスタへ放電するための手段と、
ｃ）トランジスタ電流Ｉref1の関数として制御される電流又は電圧ソースを発生するための手段と、
ｄ）前記電流又は電圧ソース及び入力信号Ｄoの関数としてアナログ出力Ｕdを発生するための手段と、
を備え、第２フェーズに行なわれるアナログ出力信号Ｕdの積分に対してクロックジッタが最小の作用しか及ぼさないよう保証する。
【００２４】
本発明の特定の第７の態様によれば、入力信号ＤoのクラスＤ増幅器（シングルエンド又はダブルエンドで、その出力が２つの基準レベル間でスイッチされる）を駆動するための方法は、
ａ）クロック信号の第１フェーズ中にキャパシタを単一アナログ基準信号に充電する（キャパシタは、第１フェーズ中に完全に充電されねばならない）ステップと、
ｂ）クロック信号の第２フェーズ中にトランジスタを通してキャパシタを放電するステップであって、トランジスタは、その飽和モード中に電流Ｉref1をもつようにバイアスされ、Ｉref1は、２つの出力基準レベル間の差に直接比例するようにされたステップと、
ｃ）クラスＤ増幅器をシステムに結合して、その出力信号が電流Ｉref1及び入力信号Ｄoの関数であるようにするステップと、
を備えている。
【００２５】
本発明の特定の第８の態様によれば、入力信号ＤoのクラスＤ増幅器（シングルエンド又はダブルエンドで、その出力が２つの基準レベル間でスイッチされる）を駆動するための装置は、
ａ）クロック信号の第１フェーズ中にキャパシタを単一アナログ基準信号に充電するための手段と、
ｂ）クロック信号の第２フェーズ中にバイアスされたトランジスタへキャパシタを放電するための手段であって、バイアスされたトランジスタの電流が２つの出力基準レベル間の差に直接比例するようにされる手段と、
ｃ）結合されたクラスＤ増幅器の出力信号を、バイアスされたトランジスタの電流及び入力信号Ｄoの関数として発生するための手段と、
を備えている。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照して、本発明の好ましい実施形態を詳細に説明する。
【００２７】
ＣＴ  ＤＳ変調器のクロックジッタを抑制するための技術を展開するときには支払うべきペナルティがある。即ち、おそらく、装置だけでなく、変調器のループフィルタにも、ある程度の余計な電力消費が生じる。それ故、余計な電力消費とクロックジッタの抑制との間に兼ね合いが生じる。ＥＰ−Ａ−１１４７６０９号には、クロックジッタに対するＣＴ  ＤＳ変調器の敏感さを抑制するための技術が提案されている。図１のＤＡＣ１１３に置き換わるこの技術の１つの実施形態が図２に示されている。この方法において、サンプルクロックは、２つのクロックフェーズΦ1及びΦ2を有する。第１フェーズ（Φ1）の間に、キャパシタ２１４が、変調器のデジタル出力Ｄoに基づいて、２つの基準電圧（＋Ｖref又は−Ｖrefのいずれか）の１つに充電される。第２フェーズ（Φ2）の間に、キャパシタ２１４は、抵抗器２１６へ放電する。キャパシタは、第１フェーズ（Φ1）の終りまでに本質的に完全に充電され、そして第２フェーズ（Φ2）の終りまでに本質的に完全に放電されねばならない。従って、上述した技術は、変調器のクロックジッタに対する敏感さを低減する。というのは、第２フェーズ（Φ2）において行なわれるＤＡＣ出力電圧の積分がクロック遷移時間と著しく独立しているからである。
【００２８】
この技術は、変調器の出力におけるクロックジッタノイズを抑制するが、幾つかの欠点がある。このアーキテクチャーの主たる問題は、それが給電する積分器の電力消費を増加することである。各クロック周期に行なわれるアナログフィードバック信号の積分は、普通のＣＴ対応部（例えば、スイッチドカレントフィードバック）におけるその積分と同じであることが重要である。従って、この技術のアナログフィードバックの指数関数的形状のために、スイッチドカレントフィードバックのパルス形状を考慮すれば、この技術においてフィードバックにより積分器に供給する電流のピークが、スイッチドカレントフィードバックの場合より著しく大きいことが当業者に容易に明らかであろう。この現象が図３に示されており、ここでは、ピークＩpをもつこの技術の電流形状（３１２）が、振幅Ｉtをもつ典型的なスイッチドカレントフィードバックの電流形状（３１１）と比較されている。例えば、第２フェーズ（Φ2）の終りに、供給電流が、スイッチドカレント３１１における振幅（Ｉt）のほぼ１％である場合には、この技術における電流のピーク（Ｉp）は、スイッチドカレント３１１の振幅（Ｉt）より６倍以上大きい。実際に、この技術は、ＳＣフィードバックを使用し、そして普通のＣＴフィードバックより高いスリューレート及び帯域巾をもつ積分器を必要とする。
【００２９】
それ故、より電力効率の良いＣＴ  ＤＳ変調器においてクロックジッタを抑制するための技術が以前要望される。
【００３０】
本発明は、飽和及び三極管領域におけるバイアス型トランジスタの振舞いから利益を得る。例えば、ＣＭＯＳ技術では、トランジスタの飽和領域において、ドレイン・対・ソース電圧に関わらず、ドレイン・対・ソース電流は、ほぼ一定である。トランジスタが三極管領域へ進むと、抵抗器として働き、そのドレイン・対・ソース電圧がゼロに減少する。それ故、キャパシタがバイアス型トランジスタを通して放電する場合には、図３の電流形状３１３のように立下り縁が指数関数的形状であるパルスのような電流形状を期待することができる。本発明の簡単な説明として、先ず、一定量の電荷がキャパシタに蓄積され、次いで、バイアス型トランジスタを通して放電する。それ故、出力は、トランジスタの電流の関数となる。トランジスタ、キャパシタ、スイッチ及び基準電圧のサイズは、出力信号が次の２つの基準を満足するよう保証するために、適切にセットされねばならない。
【００３１】
−  第１に、クロック遷移時間が出力の積分に最小限の作用しか及ぼさないよう保証するために、出力信号は、フェーズの終了（図３のＴn）までに充分に低いレベルに降下しなければならない。この基準を満足することにより、ＣＴ  ＤＳ変調器におけるクロックジッタの作用は、そのＳＣ対応部に比較して、同様のレベルに抑制される。
【００３２】
−  第２に、出力信号の立下り縁は、フェーズの終了（図３のＴn）の直前に（且つあまり早過ぎずに）到達しなければならない。出力信号の下降が早過ぎると、クロックジッタは、出力信号の積分に最小限の作用しか及ぼさないが、出力信号の振幅（図３のＩn）は、同等の出力信号積分を有するように増加されねばならない。出力信号が大きいほど、変調器における電力消費が大きくなる。
【００３３】
このような技術を使用して導出できるクラスＤ増幅器（シングルエンド又はダブルエンド）は、クロックジッタや出力レールの変動で悩まされる。クロックジッタの抑制は、上述したＣＴ  ＤＳ変調についても同じである。又、出力負荷に対する出力レール変動の作用も、バイアス型トランジスタの電流を、２つの出力レール間の差の関数とすることで、補償することができる。
【００３４】
本発明をどのように実現し実施するかの理解を容易にするために、本発明の幾つかの特定の実施形態を更に説明する。実施例は、本発明の実施において良好に機能することが分ったので、好ましい実施形態と考えることができる。しかしながら、以下の実施形態では、本発明の精神から逸脱せずに、多数の変更を行なって、同じ又は同様の結果が得られることが明らかであろう。従って、以下の実施形態は、本発明を限定するものではないとみなすべきである。
【００３５】
図１に示すＣＴ  ＤＳ変調器におけるＡＤＣ１１２及びＤＡＣ１１３は、多ビットでもよいし単一ビットでもよい。簡単化のために、以下の実施形態では、単一ビット形態について考える。しかしながら、当業者であれば、本発明は、単一ビット及び多ビットの両ＣＴ  ＤＳ変調器に使用できることが明らかであろう。更に、本発明は、ＢＪＴ、ＣＭＯＳ及び他の技術で実現できるが、以下の実施形態は、ＣＭＯＳ技術で実施される。
【００３６】
図４は、図１のＣＴ  ＤＳ変調器のＤＡＣ１１３に置き換わるように使用できる本発明の第１実施形態を示す。この実施形態では、スイッチドカレントＤＡＣを実現するのが好ましい。というのは、それが主としてＣＴ  ＤＳ変調器に使用されるからである。制御ブロック４１０は、スイッチドカレントブロック４２１を制御するための制御電流Ｉref2を与える。ブロック４１０は、キャパシタ４１４、結合スイッチ４１２、４１３、ＮＭＯＳトランジスタ４１６、４１７、４１８、４１９、及び電流ソース４１５を備えている。図１のＣＴ  ＤＳ変調器のサンプリングクロックは、２つのフェーズΦ1及びΦ2を有する。第１フェーズΦ1の間に、キャパシタ４１４は、Φ1の関数として制御されるスイッチ４１２を経て基準信号Ｖrefへ充電される。スイッチ４１２及びキャパシタ４１４のサイズは、キャパシタ４１４が、それを越えるとクロックジッタが変調器の希望ＳＮＤＲを減少しなくなるレベルまで充電されるように、選択されねばならない。
【００３７】
第２フェーズΦ2の間に、Φ2の関数として制御されるスイッチ４１３を経て、キャパシタ４１４は、トランジスタ４１６によりカスコード化されたトランジスタ４１７を通して放電される。２つのダイオード接続トランジスタ４１８及び４１９並びに電流ソース４１５のテールと並列なこのカスコードテール４２０は、カスコードカレントミラーを構成する。図４に示したものと同様に、トランジスタ４１６及び４１７は、その飽和領域において、そのドレイン・対・ソース電流Ｉref1が、電流ソース４１５の電流（Ｉref0）の倍数となるようにバイアスされる。第２フェーズΦ2におけるキャパシタ４１４の放電の始めに、トランジスタ４１６及び４１７は、飽和状態となり、そして直線的に減少するキャパシタ間の電圧がテール４２０の飽和電圧を満足するまでこのモードに保たれる。
【００３８】
ＤＡＣの出力電流を発生するために、スイッチドカレントブロック４２１が使用される。テール４２０の電流をミラー伝送して感知するために、トランジスタ４２２が使用され、そのゲートがトランジスタ４１６のソースに結合される。トランジスタ４２２は、トランジスタ４１７又は４１９のミラートランジスタとして働く。カスコードテール４２０の飽和モード中に、トランジスタ４２２の電流（Ｉref2）は、Ｉref0又はＩref1の倍数となる。カスケードテール４２０がその三極管領域へ入り始めると、トランジスタ４２２は、ターンオフを開始し、その電流Ｉref2をゼロまで降下させる。電流Ｉref2は、スイッチドカレントブロック４２１の基準電流として使用される。スイッチドカレントブロック４２１の実現は、異なるものでもよい。簡単化のために、図４では、スイッチドカレント回路の単純なシングルエンド形態が実現される。トランジスタ４２２を電流基準として有することで、出力アナログ信号（Ｉ＋及びＩ−）は、デジタル信号Ｄoの関数として働くスイッチ４２４及び４２５を使用して、デジタル信号Ｄoの関数として発生される。ＣＴ  ＤＳ変調器の場合には、この実施形態の出力アナログ信号（Ｉ＋及びＩ−）が、図１の信号Ｕdとしてループフィルタ１１１へ供給される。
【００３９】
図５は、本発明の第２実施形態を示す。図４と同様の部分は、同じ参照番号で示されている。図５には、完全に異なるスイッチドカレントブロック４４１が使用されており、これは、ＣＴ  ＤＳ変調器に通常使用されるものである。トランジスタ４３０、４３１及び４３２より成るテールを経て、電流Ｉref2は、トランジスタ４２２の異なる対であるトランジスタ４３３へミラー伝送される。トランジスタ４２２及び４３３を電流基準として有することで、出力アナログ信号（Ｉ＋及びＩ−）は、デジタル信号Ｄoの関数として働くスイッチ４２４、４２５、４２６及び４２７を使用して、デジタル信号Ｄoの関数として発生される。ＣＴ  ＤＳ変調器の場合には、この実施形態の出力アナログ信号（Ｉ＋及びＩ−）が、図１の信号Ｕdとしてループフィルタ１１１へ供給される。
【００４０】
図３に示すように、この実施形態の出力アナログ電流３１３は、予想されるようにパルス形状である。このアナログ電流のパルス振幅（Ｉn）は、普通のスイッチドカレントＤＡＣからのＩtより若干大きい。というのは、第２フェーズで行なわれるそれらの積分が同じでなければならないからである。キャパシタ４１４のサイズ、アナログ基準電圧Ｖref、電流基準４１５、カスコードカレントミラートランジスタ（４１６、４１７、４１８、４１９）、及びスイッチ４１２、４１３は、クロック遷移の前に出力電流３１３が充分に降下して、クロック遷移の変動（クロックジッタ）が、第２フェーズで行なわれるアナログ出力電流Ｉref2の積分に最小限の作用しか及ぼさないよう保証するために、適切にセットされねばならない。
【００４１】
図６は、クラスＤ増幅器を含む本発明の第３実施形態のブロック図を示す。図６のブロック４１０は、図４、５のブロック４１０と同様である。図６のブロック４１０と図５のそれとの間の唯一の相違は、ここでは、基準電流Ｉref0が一定ではなく、クラスＤ増幅器（シングルエンド又はダブルエンドのいずれか）の２本の出力レール間の差に直接比例してなされたフィードバックから得られることである。ブロック４１０の出力及びデジタル入力信号Ｄoは、クラスＤ増幅器６１３を駆動するインターフェイスブロック６１２に入る。ブロック６１３の出力は、２つの基準電圧間でスイッチされる。補聴器のような低電圧低電力の用途では、出力レールが電源端子及び接地端子である。図６において、これら２本のレールは、Ｖｄｄ及びＶｓｓである。これら２本のレール間で出力負荷をスイッチングするので、Ｖｄｄ及びＶｓｓは、幾つかの望ましからぬ変動で汚染される。出力電力は、これら２本のレール間の差に直接比例するので、これらの偏差は、増幅器の正確さ及び精度を低下させる。これらの影響を減少し、そして更に重要なことに、非直線的システムをその直線的領域にもっていくために、フィードバックブロックダイアグラム６１１が配置され、ＶｄｄとＶｓｓとの間の差の関数として基準電流Ｉref0を発生する。この電流は、ブロック４１０へ供給されて、基準電流として使用される。
【００４２】
図７は、クラスＤ増幅器を含む本発明の第３実施形態の更に別のブロック図で、回路実施を例示しており、図６と同様の部分は、同じ参照番号で示されている。図７のブロック４１０は、図４、５及び６のブロック４１０と同様である。図６のブロック４１０と同様に、図７のブロック４１０における基準電流Ｉref0は、一定ではなく、トランスコンダクタンス増幅器６１１を使用するクラスＤ増幅器の２本の出力レールＶｄｄ、Ｖｓｓ間の差に直接比例するようにされたフィードバックから得られる。ブロック４１０のアナログ出力ＯＵＴは、インターフェイスブロック６１２に入り、比較器７１２によりデジタル化される。このデジタル化された信号及びデジタル入力信号Ｄoは、ＡＮＤ及びＮＯＴゲート７１３、７１４及び７１５を使用してクラスＤ増幅器の入力ドライブＤi、Ｄhを発生する。図７のクラスＤブロック６１３は、図６のクラスＤ増幅器ブロック６１３を単純に例示的に実現したＨ型ブリッジである（例えば、プッシュ−プル構成のような他の実現も考えられる）。Ｈ型ブリッジは、ブロック６１２から到来する制御デジタル入力Ｄi及びＤhと共に４つのスイッチ７２４、７２５、７２６及び７２７を備えている。このＨ型ブリッジ６１３の出力負荷は、２つの基準電圧（ここでは、Ｖｄｄ及びＶｓｓ）間でスイッチされる。図６と同様に、供給電圧変動及び汚染の作用を減少するために、トランスコンダクタンス増幅器６１１は、ＶｄｄとＶｓｓとの間の差の関数として基準電流Ｉref0を発生するように構成される。この電流は、ブロック４１０へ供給されて、基準電流として使用される。
【００４３】
クラスＤ増幅器は、完全に差動的であって二重の出力ノードを有するという意味でダブルエンドでもよいし、又は単一の出力ノードを伴うシングルエンドでもよい。
【００４４】
前記実施形態では、クロック信号は、少なくとも２つのフェーズをもたねばならない。ここで使用するクロック信号の「第１フェーズ」及び「第２フェーズ」という語は、回路のクロック信号が２つのフェーズしか有してはならないことを意味するものではない。
【図面の簡単な説明】
【００４５】
【図１】従来のＣＴデルタシグマ変調器を示す図である。
【図２】連続時間デルタシグマ変調器においてクロックジッタを抑制するための従来技術を示す図である。
【図３】従来のスイッチドカレントフィードバックの出力電流と、クロックジッタを抑制する従来の技術と、本発明とを比較するグラフである。
【図４】本発明の第１の実施形態によるスイッチドカレントブロックを使用してＣＴＤＳのＤＡＣにおけるクロックジッタを抑制するための技術を示す回路図である。
【図５】本発明の第２の実施形態による完全に異なるスイッチドカレントブロックを使用してクロックジッタを抑制するための技術を示す回路図である。
【図６】本発明の第３の実施形態によるクラスＤ増幅器のクロックジッタ及び出力レール変動を抑制するための技術のブロック図である。
【図７】図６の第３実施形態の更に別のブロック図で、回路実施を例示する図である。
【図１】
2008526064.tif 000006
【図２】
2008526064.tif 000007
【図３】
2008526064.tif 000008
【図４】
2008526064.tif 000009
【図５】
2008526064.tif 000010
【図６】
2008526064.tif 000011
【図７】
2008526064.tif 000012
【国際調査報告】
2008526064.tif 000013
2008526064.tif 000014
2008526064.tif 000015