(57)【要約】【解決手段】データリンクは、ＡＳＩＣを具えている。データリンクは、ＡＳＩＣと接続する断熱層を具えている。データリンクは、複数のトランスデューサを有する光変換層を具えており、それら複数のトランスデューサの各トランスデューサは、ＡＳＩＣと通信接続している。各トランスデューサは、入力/出力ピンと通信接続するのが好ましい。各トランスデューサは、光信号を電気信号に、又は、電気信号を光信号に変換する。データリンクは、光導波路層を具えており、該光導波路層は、光信号を運ぶ複数の導波路を有している。それら複数の導波路の各導波路は、トランスデューサと光通信し、光導波路層は、断熱層に近接している。データ用装置。データの伝送方法。【選択図】図１
2008502002.tif 000002
【特許請求の範囲】
【請求項１】
ＡＳＩＣと、
ＡＳＩＣと接触する断熱層と、
複数のトランスデューサを有する光変換層であって、複数のトランスデューサの各トランスデューサは、断熱層を介してＡＳＩＣと通信接続され、各トランスデューサは、光信号を電気信号に、又は、電気信号を光信号に変換する光変換層と、
光信号を運ぶ複数の導波路を有しており、複数の導波路の各導波路は、トランスデューサと光通信接続されている光導波路層であって、断熱層に近接している光導波路層とを具えるデータリンク。
【請求項２】
ＡＳＩＣは複数のコネクタを有しており、断熱層は、これらコネクタに対して位置決めされた複数の孔を有しており、各トランスデューサは、断熱層の孔に位置決めされて、コネクタと通信接続されている、請求項１に記載のデータリンク。
【請求項３】
コネクタは入力/出力ピンである、請求項２に記載のデータリンク。
【請求項４】
各トランスデューサは、ＶＣＳＥＬ、光センサ、又はそれらの両方を含んでいる、請求項３に記載のデータリンク。
【請求項５】
光変換層と断熱層の間に配置された排熱層を含んでおり、該排熱層は、断熱層の複数の孔に合わされる複数の孔を有している、請求項４に記載のデータリンク。
【請求項６】
圧力を加えられて、データリンクを確実に密閉する上部を含む、請求項５に記載のデータリンク。
【請求項７】
少なくとも１つの導波路はタイミング同期に使用される、請求項６に記載のデータリンク。
【請求項８】
データの送信又は受信前にタイミングを調整するためのタイミング同期用クロックを含む、請求項７に記載のデータリンク。
【請求項９】
第１ＡＳＩＣと、
第２ＡＳＩＣと、
第１ＡＳＩＣ及び第２ＡＳＩＣに接続された複数の光導波路とを具えており、
複数の光導波路を通って、データと、光導波路にてデータを同期させるタイミングとが、それらＡＳＩＣ間で伝送されるデータ用装置。
【請求項１０】
複数の光導波路の各光導波路は、第１端部と少なくとも第２端部とを有しており、各光導波路の各端部は、光導波路に光パルスとしてデータを送るレーザと、光導波路から光パルスとしてデータを受信するセンサとを有する、請求項９に記載のデータ用装置。
【請求項１１】
第１ＡＳＩＣは第１クロックを有しており、第２ＡＳＩＣは第２クロックを有しており、第１クロック及び第２クロックが互いに用いられて、第１ＡＳＩＣと第２ＡＳＩＣの間でデータが送信又は受信される前にタイミングが調整される、請求項１０に記載のデータ用装置。
【請求項１２】
データを伝送する方法において、
複数の出力ピンを有するＡＳＩＣで電気信号を生成するステップと、
複数の出力ピンを介して、光変換層の複数のトランスデューサにＡＳＩＣから電気信号を送るステップであって、複数の入力/出力ピンに対して位置決めされた複数の孔を有しており、ＣＭＯＳデバイスと接触する断熱層が設けられており、複数の出力ピンから複数のトランスデューサに、複数の孔を介して電気信号を送るステップと、
複数のトランスデューサで電気信号を光信号に変換するステップと、
複数のトランスデューサの光信号を、光変換層に近接する光導波路層の複数の導波路に送るステップとを含む方法。
【請求項１３】
光信号を第２ＡＳＩＣで受信するステップと、第２ＡＳＩＣで光信号を電気信号に変換するステップとを含む、請求項１２に記載の方法。
【請求項１４】
データを伝送する方法において、
光変換層と接触する光導波路層から送られた光信号を受信するステップと、
光信号を光変換層の電気信号に変換する光センサデバイスから、ＡＳＩＣの複数の入力ピンを介して電気信号を受信するステップであって、ＡＳＩＣと接触し、複数の入力ピンに対して位置決めされた複数の孔を有する断熱層が設けられており、電気信号は、光センサデバイスからＡＳＩＣの複数の入力/出力ピンに複数の孔を介して送られ、光センサデバイスは、光信号を電気信号に変換するステップとを含む方法。
【請求項１５】
電気信号を第２ＡＳＩＣで生成するステップと、第２ＡＳＩＣで電気信号を光信号に変換するステップと、光信号を光変換層に送るステップとを含む、請求項１４に記載の方法。
【請求項１６】
ＡＳＩＣと、光変換層とを具えており、
該光変換層は、それが受信した光信号をＡＳＩＣ向けの電気信号に変換し、ＡＳＩＣから送られた電気信号を光信号に変換し、
ＡＳＩＣは、暗号化アーキテクチャを使用せず、ダイレクト並列変調バスと、別個のクロック用光経路とを用いており、該クロック用光経路は、フィードバックループを用いて、タイミング調整用に個々の経路の遅延を決定する光インターフェイス。
【請求項１７】
動作範囲のあるクロックを有するＡＳＩＣと光変換層とを具えており、
クロックのタイミングは、ＡＳＩＣが既知のデータを受信し、クロックの任意の遅れをクロックの動作範囲の中心に合わせることで制御され、
光変換層は、それが受信した光信号を、ＡＳＩＣ向けの電気信号に変換し、ＡＳＩＣの電気信号を光信号に変換するデータリンク。
【請求項１８】
電気信号を並列に生成する生成手段と、
電気信号を光信号に並列に変換し、それら光信号を並列に送信し、それら光信号を電気信号に並列に変換し、それら電気信号を生成手段に与える変換手段とを具えており、
変換手段は、生成手段と並列に接触するデータリンク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光信号を用いたデータ伝送に関する。より詳細には、本発明は、電気的インターフェイスと、光インターフェイスと、光導波路リンクとを使用して、光信号を用いてデータを伝送する方法に関する。
【背景技術】
【０００２】
データフローに関する現在のストラテジは、テクノロジが許す限りにおいて、電気的インターフェイスを用いるものである。そのアーキテクチャは、４０年前と同じであって、あるロジックデバイスから別のロジックデバイスへと、ボード/バックプレーンを介して、空間及び誘電体で隔てられた銅上でデータを移動させるものである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、データフローを速くすることでテクノロジを改善し、Ｇｂｐｓ当たりの電力を減少し、外部インターフェイスに対する脆弱性を低減し、将来のシステムのコストを大きく減少するものである。本発明は、任意のシステム内にある全てのデバイス間のデータリンクとなる光インターフェイスに関する。
【課題を解決するための手段】
【０００４】
本発明は、データリンクに関する。データリンクは、ＡＳＩＣを具えており、該ＡＳＩＣは、入力/出力ピンのようなコネクタを有するのが好ましい。データリンクは、ＡＳＩＣと接触する断熱層を具えており、該断熱層は、入力/出力ピンに対して位置決めされた孔を有するのが好ましい。データリンクは、複数のトランスデューサを有する光変換層を具えており、それら複数のトランスデューサの各トランスデューサは、ＡＳＩＣと通信接続され、断熱層の孔に対して位置決めされているのが好ましい。各トランスデューサは、入力/出力ピンと通信接続されるのが好ましい。各トランスデューサは、光信号を電気信号に、又は、電気信号を光信号に変換する。データリンクは、光導波路層を具えており、該光導波路層は、光信号を運ぶ複数の導波路を有している。それら複数の導波路の各導波路は、トランスデューサと光通信接続されており、光導波路層は、断熱層に近接している。
【０００５】
本発明は、データ装置に関する。装置は、第１ＡＳＩＣを具えている。装置は、第２ＡＳＩＣを具えている。装置は、第１ＡＳＩＣ及び第２ＡＳＩＣに接続された複数の光導波路を具えており、データと、光導波路でデータを同期させるタイミングとが、それらＡＳＩＣの間を、光導波路を介して伝送される。
【０００６】
本発明は、データを伝送する方法に関する。その方法は、好ましくは出力ピンを有するＡＳＩＣで電気信号を生成するステップを含む。好ましくは出力ピンを介して、ＡＳＩＣから光変換層のトランスデューサに電気信号を送るステップがある。ＡＳＩＣと接触する断熱層があって、該断熱層には、入力/出力ピンに対して位置決めされた孔があるのが好ましい。これら孔を介して、出力ピンからトランスデューサへと電気信号が伝わる。トランスデューサを用いて電気信号を光信号に変換するステップがある。光変換層と近接する光導波路層の導波路に、トランスデューサから光信号を送るステップがある。
【０００７】
本発明は、データを伝送する方法に関する。その方法は、光変換層と接触する光導波路層から、光信号を受信するステップを含む。ＡＳＩＣの入力ピンを介して、光センサデバイスから、電気信号を受信するステップがある。該光センサデバイスは、光信号を、光変換層の電気信号に変換する。ＡＳＩＣと接触する断熱層がある。断熱層は、入力ピンに対して位置決めされた孔を有している。孔を介して、電気信号は、光センサデバイスからＣＭＯＳデバイスの入力ピンに伝わる。光センサデバイスは、光信号を電気信号に変換する。
【０００８】
本発明は、光インターフェイスに関する。光インターフェイスは、ＡＳＩＣと、光変換層とを具えている。該光変換層は、それが受信した光信号をＡＳＩＣ向けの電気信号に変換し、ＡＳＩＣの電気信号を光信号に変換する。ＡＳＩＣは、暗号化アーキテクチャを使用していない。ＡＳＩＣは、ダイレクト並列変調バス(direct parallel modulation bus)と、別個のクロック用光経路とを使用しており、別個のクロック用光経路は、フィードバックループを用いて、タイミング調整のために、個々の経路の遅延を決定する。
【発明を実施するための最良の形態】
【０００９】
図面を参照すると、幾つかの図を通じて、類似又は同じ部分には同様な符号が付されている。特に、図３及び図１５を参照すると、データリンク(10)が示されている。データリンク(10)は、ＡＳＩＣ(24)を具えており、該ＡＳＩＣ(24)は、入力/出力ピン(36)のようなコネクタを有している。データリンク(10)は、ＡＳＩＣ(24)と接触する断熱層(20)を具えており、該断熱層(20)は、入力/出力ピン(36)に対して位置決めされた孔(19)を有するのが好ましい。データリンク(10)は、複数のトランスデューサ(43)を有する光変換層(32)を具えており、それら複数のトランスデューサ(43)の各トランスデューサは、断熱層の孔に対して位置決めされているのが好ましい。各トランスデューサは、ＡＳＩＣ(24)と通信接続されており、さらに、入力/出力ピンと通信接続されるのが好ましい。各トランスデューサは、光信号を電気信号に、又は、電気信号を光信号に変換する。データリンク(10)は、光導波路層を具えており、該光導波路層は、光信号を運ぶ複数の導波路(34)を有している。それら複数の導波路(34)の各導波路(34)は、トランスデューサと光通信し、光導波路層は、断熱層に近接している。
【００１０】
各トランスデューサは、ＶＣＳＥＬ(18)、光センサ(40)、又はそれら両方を含むのが好ましい。データリンク(10)は、光変換層(32)と断熱層(20)の間に配置された放熱層(30)を含むのが好ましい。放熱層(30)は、断熱層(20)の孔(19)に合わせられる孔(19)を有している。データリンク(10)の上部は、加圧されて、データリンク(10)が確実に密閉されるのが好ましい。導波路(34)の少なくとも１つは、タイミング同期に使用されるのが好ましい。
【００１１】
本発明は、データ装置に関する。装置は、第１ＡＳＩＣ(44)を具えている。装置は、第２ＡＳＩＣ(46)を具えている。装置は、第１ＡＳＩＣ(44)及び第２ＡＳＩＣ(46)に接続された複数の光導波路(34)を具えており、データと、光導波路(34)でデータを同期させるタイミングとは、それらＡＳＩＣの間を、光導波路(34)を介して伝送される。
【００１２】
複数の導波路(34)の各導波路(34)は、第１端部及び第２端部を有するのが好ましい。各各導波路(34)の各端部は、光パルスとしてデータを各導波路(34)に送るレーザ(48)と、光パルスとしてデータを各導波路(34)から受信するセンサ(50)とを有する。
【００１３】
本発明は、データを伝送する方法に関する。その方法は、好ましくは出力ピン(36)を有するＡＳＩＣ(24)で電気信号を生成するステップを含む。好ましくは出力ピン(36)を介して、ＡＳＩＣ(24)から、光変換層(32)のトランスデューサ(43)に電気信号を送るステップがある。ＡＳＩＣ(24)と接触する断熱層(20)があって、該断熱層(20)には、入力/出力ピン(36)に対して位置決めされた孔(19)があるのが好ましい。これら孔(19)を介して、出力ピン(36)からトランスデューサ(43)へと電気信号が伝わる。トランスデューサ(43)を用いて電気信号を光信号に変換するステップがある。光変換層(32)と近接する光導波路層の導波路(34)に、トランスデューサ(43)から光信号を送るステップがある。
【００１４】
第２ＡＳＩＣ(46)で光信号を受信するステップと、第２ＡＳＩＣ(46)で光信号を電気信号に変換するステップとがあるのが好ましい。
【００１５】
本発明は、データを伝送する方法に関する。その方法は、光変換層(32)と接触する光導波路層から光信号を受信するステップを含む。ＡＳＩＣ(24)の入力ピン(36)を介して、光センサデバイス(40)から、電気信号を受信するステップがある。光センサデバイス(40)は、光信号を、光変換層(32)の電気信号に変換する。ＡＳＩＣ(24)に接触する断熱層(20)がある。断熱層(20)は、入力ピン(36)に対して位置決めされた孔(19)を有している。電気信号は、孔(19)を介して、光センサデバイス(40)からＡＳＩＣ(24)の入力ピン(36)に伝わる。光センサデバイス(40)は、光信号を電気信号に変換する。
【００１６】
第２ＡＳＩＣ(46)で電気信号を生成するステップと、第２ＡＳＩＣ(46)で電気信号を光信号に変換するステップと、光信号を光導波路層に伝送するステップとがあるのが好ましい。
【００１７】
本発明は、データリンク(10)に関する。データリンク(10)は、ＡＳＩＣ(24)と、光変換層(32)とを具えている。該光変換層(32)は、それが受信した光信号をＡＳＩＣ(24)向けの電気信号に変換し、ＡＳＩＣ(24)の電気信号を光信号に変換する。ＡＳＩＣ(24)は、暗号化アーキテクチャを使用していない。ＡＳＩＣ(24)は、ダイレクト並列変調バスと、別個のクロック用光経路とを使用しており、別個のクロック用光経路は、フィードバックループを用いて、タイミング調整のために、個々の経路の遅延を決定する。
【００１８】
本発明は、データリンク(10)に関する。データリンク(10)は、動作範囲のあるクロックを有するＡＳＩＣ(24)を具えており、そのクロックのタイミングは、ＡＳＩＣ(24)が既知のデータを受信し、クロックの任意の遅れをクロックの動作範囲の中心に合わせることで制御される。データリンク(10)は、光変換層(32)を具えており、該光変換層(32)は、それが受信した光信号を、ＡＳＩＣ(24)向けの電気信号に変換し、ＡＳＩＣ(24)の電気信号を光信号に変換する。
【００１９】
本発明は、データリンク(10)に関する。データリンク(10)は、並列に電気信号を生成する生成手段を具える。データリンク(10)は、電気信号を光信号に並列に変換し、光信号を並列に伝送し、光信号を電気信号に並列に変換し、それら電気信号を生成手段に与える変換手段を具える。変換手段は、生成手段と並列に繋がっている。
【００２０】
生成手段はＡＳＩＣ(24)を含んでおり、該ＡＳＩＣ(24)の上部に、ＡＳＩＣ(24)の熱除去層があるのが好ましい。また、生成手段は、ＡＳＩＣ(24)の底部に配置された断熱層(20)を含むのが好ましい。変換手段は、光変換層(32)を具えており、該光変換層(32)は、その上部に設けられて、断熱層(20)と接触する放熱層(30)を有するのが好ましい。また、変換手段は、光変換層(32)と接触する光導波路層を含むのが好ましい。
【００２１】
好ましい実施例の作業では、以下のステップが起こって、光データリンク(10)が構築される。
【００２２】
ＡＳＩＣ(24)のＣＭＯＳデザインを変更して、外部ドライバで消費される電力を低減する。
【００２３】
現在のＡＳＩＣ(24)のＦＤＰドライバは、２.５Ｇｂｐｓでドライバ当たり約３００ｍＷを消費する。これらデバイスのサイズを、１０Ｍｗ未満の電力を消費する内部セルドライバに対する内部セルのサイズに減少する。
【００２４】
ＣＭＯＳをＶＣＳＥＬ(18)から断熱して、ＶＣＳＥＬ(18)を保護し、特定のＬＡＭＢＤＡを維持する。
【００２５】
ＶＣＳＥＬ(18)があらかじめＣＭＯＳに直接接着されていない主な理由の１つは、ＣＭＯの熱がＶＣＳＥＬ(18)を破壊するかもしれないからである。
【００２６】
この問題は、ＶＣＳＥＬ(18)のために、断熱体(20)と別個の放熱システムとを設けることで対処されている。
【００２７】
図１は、マイクロラン(登録商標)製の断熱体(20)を示しており、該断熱体(20)は、ゴアテックス(登録商標)(これは、Ｗ.Ｌ.Ｇｏｒｅから購入可能)で補足された僅かな空気で満たされた泡を含んでいる。この断熱体(20)は、ＣＭＯＳデバイス(24)の凹凸側(22)に配置される。予め開けられた孔(19)があって、それらは、ＶＣＳＥＬ(18)と接続される。温度変動は、ラムダ変動(Lambda variation)を起こすことから、これは、ＶＣＳＥＬ(18)の温度を安定に維持する最初のステップである。
【００２８】
ＶＣＳＥＬ層(32)からの熱の除去
温度バリア(26)が、ＣＭＯＳとＶＣＳＥＬ(18)の間に存在するが、ＶＣＳＥＬ(18)で発生した熱は留まる。この熱を除去するために、カーボンシート層(28)のような、熱除去層が加えられる。熱除去層は、水平に原子価結合した炭素化合物(horizontally valance bonded carbon compound)の幾つかの薄いシートで構成されており、水平方向に熱を通過させる。
【００２９】
この放熱層(30)は、図２に示されている。この放熱層(30)は、ＶＣＳＥＬデバイス(18)の温度が一定になるように、必要に応じて変更される。
【００３０】
ＶＣＳＥＬ層(32)の作製
ＶＣＳＥＬ層(32)は、単にデバイス内の層であって、ＶＣＳＥＬ(18)/センサ(50)を支持し、それらと、ＣＭＯＳ接続やボードのポリマー製導波路との関係を支持する。ＣＭＯＳデバイス(24)のＩ/Ｏピン(36)が最初に形成されて、その後、ＶＣＳＥＬ層(32)は、ＣＭＯＳとＶＣＳＥＬ(18)/センサ(50)の電気的接続を合わせる。この最終調整で、与えられた任意のＶＣＳＥＬ(18)とボード上のポリマー製導波路の位置決めも完了する。
【００３１】
ＶＣＳＥＬ層(32)は、ＦＲ４又はその他の幾つかの材料で作製されてよく、これらの材料は、この最終配置にてＶＣＳＥＬ(18)を保持する。
【００３２】
動作
ＶＣＳＥＬ(18)の入力ピン(36)は、ＣＭＯＳのＤＰドライバ(38)と合わせられる。この接続によって、ＤＰ上で極性の変更が可能となって、ＶＣＳＥＬ(18)は、それが生成しているラムダの位相シフトを起こす。
【００３３】
位相シフトは、ポリマ製導波路(34)を介して、受信ステーション(42)の光センサ(40)に正確に伝送される。光センサは、位相シフトをインタラプトし(interrupts)、ＣＭＯＳアレイに取り付けられたピン(36)について極性の変化を起こす。
【００３４】
図３には全てがまとめられており、ＡＳＩＣ１(44)は、導波路(34)のリンク(1)でＡＳＩＣ２(46)にデータを送る。ＡＳＩＣ２(46)は、導波路(34)のリンク(2)でＡＳＩＣ１(44)にデータを送り、クロックは、第１クロック(80)と第２クロック(82)の間にある導波路のリンク(3)上で「交換される」(exchanged)。用語「交換される」は、本明細書では、双方向のクロックリンクを意味する。導波路(34)の両端は、レーザ(48)及びセンサ(50)と接する(これは、別個の導波管、ラムダが異なる導波管、あるラムダの導波管であってよい)。
【００３５】
クロックは、一般的な電気的インターフェイスのように、データラインを同期させるのに使用される。このタイプのクロッキング(clocking)では、送信デバイスはクロックと、クロックに同期するデータとを送信する。全てのデータ信号は最初は並列に到着し、クロックは、入力レジスタをイネーブルし、入力レジスタは、受信したデータを保存する。
【００３６】
図５及び図６は、同じデバイスを図示しているが、図５ではＦＤＰを伴っており、図６では光アレイを伴っている。図５は、高速の差動対を支持するのに必要とされる層の例を示している。図６は光アレイを示しており、図の右側には別個に分けられた経路があり、図の左側には、複数のラムダの１つの導波路(34)がある。
【００３７】
図６は、データリンク(10)用の光アレイを用いたデバイスを示す。データリンク(10)は、右側に示すように、個別のポリマー製導波路(34)とすることができ、又は、左側に示すように、複数のラムダの１つの導波路(34)のＷＤＭとすることができる。(注意：層の数、導波路(34)当たりのチャンネル、ＶＣＳＥＬ(18)の数は、例示を目的としたものである。)
【００３８】
図７では、ＶＣＳＥＬ(18)は、同じ方法を用いてパッケージとして加えられている。接着パッド(52)は、ＶＣＳＥＬ(18)/センサ(50)の接続に使用される。ゴア製の断熱層は、放熱層と同様に新規である。幾つかの放熱方法が存在するが、好ましい実施例では、積層された多数のカーボンスレート(carbon slate)が、水平方向に熱を移動させる。ＶＣＳＥＬ(18)の数によっては、放熱層が外部に接続されて、ＶＣＳＥＬ(18)の温度が一定に維持されるかも知れない。
【００３９】
この場合の放熱層(30)は、ＶＣＳＥＬ(18)の位置決めスタビライザ(alignment stabilizer)でもある。
【００４０】
詳細
（以下の手順の多くは、製造環境では自動化されるだろう）
【００４１】
物理的性質
図８及び図９に示すように、作製は、小さなＦＰＧＡから始まり、既存のドライバを用いるだろう。そのＦＰＧＡは、Ａｌｔｅｒａ ａｔｉｘ ＥＰ１Ｓ１０Ｆ４８４である。このデバイスは、イングレスとエグレスに多重１.２５/２.５ Ｇｂｐｓ ＤＰを有している。ＨＳ−Ｉ/Ｏピン(36)は正確に配置され、ＶＣＳＥＬ(18)用のリード間の間隔が検討されて、配置がそのままか、さらなるステップを必要として動かされるかを判断する。このデバイスでは、配置は調整されるとする。
【００４２】
ＦＰＧＡのピン配列のイメージ画像を用いた位置合わせ治具に、ＶＣＳＥＬ(18)を配置する。使用されるＦＰＧＡのＩ/Ｏの数について、治具の基部にはスロットがある。ＶＣＳＥＬ(18)の構成はＸ４であり、１６０Ｇｂｐｓのイングレス及びエグレスが必要とされるので、デバイスセットが使用される。出口のストラテジ(ポリマー製導波路(34))の柔軟性により、デバイス位置は、ＦＰＧＡのピン(36)が要求するどの場所でもよい。ノイズ排除の一環として、デバイスＤＰが動作する距離は非常に短くされる(１００ｕｍ未満)。治具にＶＣＳＥＬ(18)があって、イングレス/エグレスが治具に面している状態で、ＦＲ４のシートが上部に重ねられる(ソケット基準の調整に使用される治具の４つの場所に位置決めピン(36)がある)。
【００４３】
注意：この技術で意図されるデバイスでは、次のレシーバが同じシリコン表面の上にあるならば、Ｉ/Ｏドライバのサイズは小さくなり、ＣＭＯＳドライバのように作製されるだろう。この減少は、ドライバに要する空間及び電力を低減する。
【００４４】
これはＭＴＢＦの重要な一部であるから、トルクの仕様は、押圧バージョンで確実な接触を保証するように示される(これは、現在のハンダ技術を用いた密閉ユニットであってもよい)。
【００４５】
図１４に示すように、押圧デバイス(45)では、装着されているチップにてバネ鋼が全体的に作用する。これは、非常に受け入れやすい方法であって、コントロールデータ サイバー２０５ スーパーコンピュータでも行われている。
【００４６】
全ての光インターフェイスの大部分は、ＳＥＲＤＥＳのようなある種の暗号化を含んでいる。暗号化システムは、受信データを用いてクロックをカプセル化してエンコードし、シリアルインターフェイス上でデータがクロック調整して復元されることで、受信データが正しくインタラプトされることを保証する。本発明は、ＳＥＲＤＥＳ又はその他の暗号化アーキテクチャを使用せず、並列でダイレクトな変調インターフェイスを使用する。該インターフェイスは、バス及び別個に設けられたクロック用光経路であってよく、該光経路は、フィードバックループを用いて、タイミング調整のために個々の経路における遅延を決定する。これによって、熱変動に起因したドリフトが補償される。ＶＣＳＥＬ(18)の動作温度は許容範囲内に維持されてよいが、この補償がなければ、１０＋Ｍｂｐｓで１０度のずれがあると、データの完全性の問題が起こるだろう。
【００４７】
本発明には、直接変調技術を用いてＶＣＳＥＬを駆動する方法があり、直接変調技術によって、複合デバイスのＩ/Ｏへのドライバ及びレシーバの直接接続が可能とされる。直接変調式ＶＣＳＥＬ(18)にてデータをドライブ及び復元するためには、複数の方法があって、ダイレクトドライブが使用されて、検出可能な周波数シフトがもたらされるか、酸化物がドープされたリフレクタが加えられて、出力が変調される。８５０乃至９７９ナノメールの範囲が、現在では選択されるだろう。
【００４８】
受信端では、センサ(50)が位相シフトを検出し、受信ゲートで処理される「１」又は「０」を生成する。受信ゲートは、ゲートクロックを用いて出力をアクティブにする。
【００４９】
これは、光経路の並行調整がなされる場合である。各経路は、プログラム制御で変更され、又はゲートクロックがプログラム制御されて、経路における様々な変動に対処してもよい。
【００５０】
ポリマー製導波路(34)の長さが特定の許容範囲(初期の製品では、１０Ｇｂｐｓで１ｍｍ)内にあるケースだと、クロックのみが調整される必要がある。これは、シュムージング(shmooing)と呼ばれる、メモリで使用される技術を用いて行える。該技術は、既知のデータを送信し、その調整機能でクロックを移動させて、クロックの遅延を動作範囲の中心に合わせる。
【００５１】
ポリマー製導波路(34)の長さが特定の許容範囲内にないケースだと、複雑な経路の状況で必要とされる個別ビットライン方法のような、第２の調整方法が用いられる。この方法では、既知データと似たパターンが、受信データに合わせられたクロックと共に使用される。この場合、各ビット経路で遅延をプログラムすることでデータが変化する。この調整は、チップツーチップで、又は、光ＪＴＡＧのようなシリアルサービスポートを介して行える。
【００５２】
断熱材料
次のステップでは、ＣＭＯＳの熱からＶＣＳＥＬ(18)を保護する(ゴアを用いて作製された)断熱材料を取って、テンプレートを用いて、適当な凸部と接触するように孔(19)を開ける。
【００５３】
この同じテンプレートを用いて、同じ加工箇所にて、熱放散材料に孔(19)を設ける。これらの孔(19)は、ＶＣＳＥＬ(18)との接続のために、はんだのような導体で満たされる。
【００５４】
注意：(このステップは、熱が水平面を移動する一方で、材料が電子を垂直に通過させない限りにおいて必要とされる。後者の材料が使用される場合、デバイスのこの要素について調整は不要である。)
【００５５】
レシーバのクロック調整システムの作製
７０年代以降のあらゆる並列システムでは、並列伝送は、クロック調整システムを含んでいた。ドライバにおける変動、ＬＡＮの不規則性(irregularities)、及び、レシーバの許容誤差が原因で、データは常に同時に到着するとは限らない。ＶＣＳＥＬ(18)とポリマー製導波路(34)を用いた技術は、これらの変動を小さくするが、変動は残る。故に、データラインは、ビルトインアルゴリズムと、小さい増分でクロックタイミングを変化させる機能とを用いてシュムー(shmoo)される。非常に小さいデルタから非常に大きいデルタが、必要に応じて補償される。
【００５６】
データを調整するアルゴリズムは２段階である。変動に応じて、コース(coarse)調整及びファイン調整の何れかが、又はそれらの両方が使用される。
【００５７】
コース調整は、全てのデータの立ち上がりエッジのタイミングが、デューティサイクルの３０％である許容範囲内であることを仮定する。例えば１０Ｇｂｐｓのデータレートでは、デューティサイクルが２００ピコ秒であり、並列なデータラインの全ての立ち上がりエッジは、最大で６０ピコ秒デルタである。既知のデータシーケンスが、クロックと共にレシーバに送られる。受信データが送信データと一致するまで、レシーバのゲートにて、クロックの到着時刻が変更される。サンプルデータがもはや正しくなくなるまで、それは、この遅延時間をマークして、遅延は続く。それは、この遅延時間をマークして、正しいデータのデルタの中心点に動作の遅延を設定する。図３ａ、図３ｂ及び図３ｃを参照のこと。
【００５８】
図４は、３０％のデューティサイクルを示しており、垂直な一点鎖線には、６０ピコ秒の印が示されている。Ｃ１は、最初の正しいデータの時間であり、Ｃ３は、最後の正しいデータの時間であり、Ｃ２は、動作上設定されるクロック時間である。
【００５９】
３０％デルタの範囲外であるデータラインでは、それらデータラインは個々に遅延して、３０％デルタの範囲内になる。これは、コースクロック調整システムと同様な方式でなされる。システムクロックは変化するが、ライン上のデータは、テストライン毎に所定のビットシーケンスになる。テスト下のラインは所定のデータシーケンスを有するが、その他のラインは、全て「１」である。そのビットラインを許容デルタ範囲内にするのに必要な遅延量が分かる。これらが修正されると、コース調整が行われる。この手続は、システムが初期化される毎に、又は、全体的な温度環境で任意の変化が検知されると行われる。
【００６０】
機械的位置決めシステムの作製
許容範囲がマイクロメートルの範囲内であるから、位置決めシステムは、このことを設計及び機能に反映することが重要である。ＭＳＡコネクタは、幾年に渡って使用されており、位置決めピン(36)を用いて、ファイバー又は導波路(34)が、それらの伝送エンティテイと互いに接続されるように位置決めされることを保証する。
【００６１】
ピンシステムのピン形状は同じであると仮定する。ピンは、ソケットをボードに位置決めする。これにより、ピンを基準として、導波路(34)がボードに配置される。ピン(36)は、ソケットの位置決め許容範囲に応じて、デバイス層レベルでも同様に必要とされてよい。
【００６２】
ボード作製プロセスの進展
ＰＣＢ上の全ての電気信号を除去することが最終目的であるので、それは、もはやＰＣＢではない。それは、透明なプレキシグラス、金属シート、ＦＲ４合成物、ポリカーボンネットであってよく、又はボードがなくてもよい。
【００６３】
ボードは、電力及び接地の接続を含むように作製されるのが好ましい。アレイはピン留めされて(pinned)、その表面に導波路(34)が載る。接続は、導波路を用いて作られて、設計及び構築される東ペンシルベニアのオプティカルクロスリンク(Optical Cross Link)にそれらを通すように規定される。
【００６４】
ボード及びバックプレーンの集積
バックプレーンは、システムにおいてボードを相互接続する。今日、受動信号バックプレーン(passive signal backplane)と電源パックプレーン(power backplane)という、２つのバックプレーンがある。信号バックプレーンは、電源が組み込まれていない点を除いて、ボードと似ている。
【００６５】
これは、ＭＳＡコネクタのようなファイバー用プラグと電源とによるバックプレーンシステムの先例を作る。ボードの信号の全ては導波路(34)上にあるから、ボード間の相互接続は電気的な信号接続ではなく、ファイバー用光プラグである。
【００６６】
ボードの準備
ボードはＦＲ４で作製されてよく、以下の方法で準備される。ＰＣＢを用いてなされるべき任意の電気的接続は、ＰＣＢにおける一般的な方法で設けられるだろう(導波路(34)の表面が望ましくない場合、導波路(34)は、同様にして同時に組み込まれる)。 接着なしでデバイスを装着するシステムでは、デバイスの位置に孔(19)が加えられる。接着による装着システムでは、これらの孔(19)は必要ではない(装着システムの種類は、後述する)。
【００６７】
次のステップは、ポリマー製導波路(34)をボードの表面に正確に配置することである。
【００６８】
図１０に示すように、プレキシグラス製ボードが実証目的で使用された。このシナリオでは、電源及び接地を除いて、全ての接続は光通信による。ポリマー製導波路(34)の端部は、鏡として機能するように４５度の角度で切断されて、導波路(34)に対して垂直方向に光を向ける(この処理は、ＰＣＢに組み込まれる場合も同様である)。
【００６９】
図１１では、ソケットの詳細が示されている。位置決めピン(36)は、今日の一般的なＭＳＡコネクタで使用されているものである。それらは、ＣＭＯＳ、熱バリア体、排熱体及びＶＣＳＥＬ層(32)のモールドの位置決め孔(19)と共に、ボードに装着されるのが好ましい(接着されるデバイスにおいて、ピンは、デバイスの一部であるのが好ましい)。好ましくはソケットにて、ＣＭＯＳデバイスの電源及び接地が個々に供給されることで、ドリフトが防止される。
【００７０】
これで、デバイスを装着する準備ができる。ここでは、押圧により装着されると仮定する。それ故に、デバイスの要素は、個々に、ボードの位置決め用ポストを介して位置決めされる。
【００７１】
ソケットに入る第１の要素は、ＶＣＳＥＬ層(32)である。これにより、ＶＣＳＥＬ(18)は、 ポリマー製導波路(34)の表面の０.５ｍｍ内になって、レンズを用いる必要がなくなる。
【００７２】
第２の要素は、ＶＣＳＥＬ(18)及び別個に設けられたヒートシンクと直接接触する排熱体である。また、これにより、ＶＣＳＥＬ(18)とＣＭＯＳ要素の間が電気的に接続される。
【００７３】
次は、ゴア製の断熱体(20)であり、該断熱体(20)は、２つのユニットの熱交換を防止し、ＶＣＳＥＬ(18)がＣＭＯＳ要素にこのように近接して動作することを可能とする。その後、ＣＭＯＳアレイが続く。それらの全てが位置決めピン(36)を通って、位置決めがされる。
【００７４】
次は、ＣＭＯＳ用ヒートシンクシールドである。この要素は、アルミニウムで、又は、排熱及びＥＭＩの低減において同様な特徴があるその他の材料で作製されてよい。
【００７５】
最後のステップでは、押圧キャップが加えられる。該キャップは、ＣＯＭＳ用ヒートシンクをソケットのケーシングに密着させるだけでなく、ＶＣＳＥＬ(18)の排熱層の電気的なパススルーを押圧して、ＶＣＳＥＬ(18)の電気信号経路にＣＯＭＳを接続する。
【００７６】
物理的な説明
物理的なレベルから始めると、高速ＦＰＧＡ、ＡＳＩＣ又はマイクロプロセッサがある。それらは、通常、完全な差動対に亘って２.５Ｇｂｐｓで駆動される。ドライバは、対当たり、２０"を駆動し３００ｍｗを消費するように作られる。ＦＰＧＡは４００を超えるＨＳ差動対を有し、１２０ワットまでの電力を要してよい。ドライバの負荷を低減して電力を低減できるが、ドライバは、ＣＭＯＳに内在し、ＣＭＯＳ出力の電力を１５ｍｗレベルに至るまで下げるように、ＦＤＰについて再設計される。それらは、直接に、又はオンボードのマルチプレクサを介してＶＣＳＥＬ(18)の制御部を駆動する。マルチプレクサは、取り付けられたＶＣＳＥＬ(18)への１つのインターフェイスに対して４又は８である。制御部は、ＶＣＳＥＬ(18)のカソードに接続されて、オペアンプとして動作し、ＤＰの０.８Ｖのスイングにより、ＶＣＳＥＬ(18)のカソードの電流を制御する。
【００７７】
次は、断熱である。ＣＭＯＳドライバからの熱が、２０から１に低減されても、ＶＣＳＥＬ(18)を壊すのに十分な熱がなお発生するだろう。理想的には、ＣＭＯＳが１００度を超える一方で、ＶＣＳＥＬ(18)は４５乃至６５度に維持される。特別な断熱材料が、ＶＣＳＥＬ(18)からＣＭＯＳを断熱するのに使用される。
【００７８】
ＶＣＳＥＬ(18)は、複合デバイス上に配置を固定するレイアウトプロセスを施される。これは、ポリマー製導波路(34)を用いてＶＣＳＥＬ(18)の位置決めを制御するプロセスである。
【００７９】
次に、ＶＣＳＥＬ層(32)をＣＭＯＳ層に結合する。これは、幾つかの方法で互いに組み合わせることで行えるが、この特定の実施例では、ボードに孔が開けられて、ソケットが適所に装着されている。ポリマー製導波路(34)は、既に表面に配置されている。これにより、導波路(34)からＶＣＳＥＬ(18)に光を伝送するために要するレンズが省略される。ＶＣＳＥＬ層(32)はソケットのキャビティに入れられる。そして、熱をｘ方向に、電子をｙ方向に移動させる材料の層が加えられる。その後に断熱体(20)が、最後にＣＭＯＳダイが加えられる。最上の静電シールドは、組立物のＣＭＯＳ部分のヒートシンクでもある。
【００８０】
デバイスが置かれると、専用の圧力印加用の上部が設置されて、仕様通りにトルクが加えられる。トルクが加わると、電気的、光学的、熱的及び静的に密閉されて、チップが適切に動作する。
【００８１】
プロトコル説明
今日まで、全ての光インターフェイスの大部分は、ＳＥＲＤＥＳのようなある種の暗号化を含んでいた。暗号化システムは、受信データを用いてクロックをカプセル化してエンコードし、シリアルインターフェイス上で受信データがクロック調整して復元されることで、受信データが正しくインタラプトされることを保証する。
【００８２】
これは、現在、大抵の光インターフェイスで受け入れられている方法であるが、チップ間動作のオーバーヘッドが非常に大きい。２５％の帯域幅は非常に大きくはなく、むしろ、情報の生成及び復元に非常に多くのゲートが必要とされる。それ故に、本明細書は、伝送されるデータの暗号化に要するオーバーヘッドがない、光によるデータのチップ間送信/受信を行うための進歩した方法を提供する。実際には、データの伝送は、今日のパラレルな電気的インターフェースによる伝送に非常に似ているが、ボード上にパラレルに銅を配線するような困難はない。コヒーレント又は同期パラレルラインと共に銅を並列に配線する場合、それらラインは同じ長さであるが、上述の周波数では、並べて配線できないことが要求される。
【００８３】
上述の光アレイは、データをパラレルに伝送し、導波路の長さを合わせることで、データの復元が、一般的なクロック調整で容易に可能なように、パラレルインターフェイスにてデルタを有するようにしている。また、クロックは並列な導波路(34)に配られるので、公正である(incorruptible)。
【００８４】
今日まで、光インターフェイスはシリアルリンクとして取り扱われていた。その理由は２つある。１) シリアル光リンクは、利用可能な電気的情報よりも少なくとも８倍速く、２) パラレルデータは、伝送媒体とデバイスの発光部(レーザ)の変更において不便であった。
【００８５】
ＳＥＲＤＥＳ規格を用いてパラレルデータをシリアルデータに変換することで、データ及びクロックの復元と、データの信頼性とが得られていた。
【００８６】
これは、装置から送られたデータを外部に伝送するのには適している一方で、デバイス間のデータ伝送には実用的ではない。１つの光リンクでＳＥＲＤＥＳ動作を行うには、数百のゲートを要するであろう。 周波数で２５％のオーバーヘッドも要される。それは、ＳＥＲＤＥＳのオーバーヘッドで、１０Ｇｂｐｓで情報を伝送する。使用するデータを１０Ｇｂｓで生じるには、光の実際の速度は、１２.５Ｇｂｐｓでなくてはならない。
【００８７】
ここでは、パラレルなデータ経路が使用される。これは、次の事項から実施可能である。１）発光デバイスは、ボンドストリップ(bond strip)上に、同じプロセスで同時に作製される。２) 伝送媒体は、全ての経路で同じ損失を有し、各導波路(34)の長さが合うように作製される。ＶＣＳＥＬ(18)は、ＦＤＰ(full differential pair)から直接に駆動され、そのインターフェイスは、電気的インターフェイスと同様に見えるようにされて、低電力になり(３０ｍＷ ＶＳ １２００ｍＷ)、デバイスのイングレス及びエグレスとの干渉が小さくなり(パラレル伝送によるクロストークの除去)、デバイス間の距離に事実上の制限が無くなる。
【００８８】
開始：
要求：
１．高速/高密度の市場が、その要求を生じている。
２．顧客は、速度と、コストの低減とを求めている。
３．既に予定しているか否かに拘わらず、ＡＳＩＣ(24)の顧客が必要とする仕様。
４．ＡＳＩＣ(24)の設計グループ、ボード設計グループ、バックプレーン設計グループ及びパッキング設計グループを結束させるために、顧客と共に作業する。
【００８９】
ＡＳＩＣ(24)の設計：
１．顧客の要求に基づいてＡＳＩＣ(24)を設計する(既に設計されている場合、ＡＳＩＣ(24)を再配置して、外部Ｉ/Ｏドライバを除去する)。
２．可能であればベアダイ(bare die)の集積化を行う(ベアダイのボンドパッド(52)は、ＶＣＳＥＬ(18)がエミュレートするオペアンプに合わせられる。それが最初にパッケージングされている場合、ワイヤーボンドは、ハンダの玉(solder ball)に配線されて、パッケージの外側のＶＣＳＥＬ(18)に戻るようにされる)。 ベアダイについて、
ａ．ＣＭＯＳ及びＶＣＳＥＬ(18)の電力消費を解析し、ＶＣＳＥＬ(18)を所望の温度に維持するのに必要なＣＭＯＳの排熱と制御量を決定する。
ｂ．インサーキットテスタ(bed-of-nails)を用いて第１シリコンをテストする。
ｃ．温度バリアと、ＶＣＳＥＬ(18)の排熱体とを設置する。
ｄ．結合デバイス(combo device)を特徴付ける。
３．パッケージ化されたデバイスについて、正しく動作するかテストする。
４．温度バリアを加える(ゴア製断熱体(20))。
５．電気的なリンクと共に、ＶＣＳＥＬ(18)の排熱体を設置する(ベアダイでエミュレートされるオペアンプを含む)。
６．これが密閉された結合デバイスである場合、ＶＣＳＥＬ(18)のシートを、装着されたデバイスに加える(それが密閉された結合デバイスでない場合、ＶＣＳＥＬ(18)のシートが、ソケットに位置決めされて、テストの前に押圧される)。
７．シールドするソケットに設置して、特徴化の手順を実行する。
【００９０】
ボードの作製：
１．ボードの作製は非常に単純化されているので、電力及び接地のほかに任意の電気的接続を有していてもいなくともよい。ボードは、信号接続がない限り、通常のＦＲ４プロセスで作製されるが、ボードが必要とされなくともよい(デバイスは、ローカルコンバータを用いて、電源及び接地へと単純に配線されて、金属板、若しくは液体の冷媒を含むパイプに取り付けられ、吊り下げされ(suspended)、又は装着されてよい)。
２．ボードを導波路(34)と共に層状に作ることができる。導波路(34)をその表面に加えることが可能であり、吊り下げ方法では、ＭＳＡコネクタを使用してもよい。
３．ボードを特徴化する。
【００９１】
バックプレーンの設計：
１．前と同様に、革新的な設計によって、バックプレーン/ミッドプレーンは、同時に除去され得る。 ボードの相互接続は、全てファイバーであり、ＭＳＡ又はその他の種類のコネクタを伴ってもよい。
【００９２】
システムの構築：
前と同様に、光アレイによって、システムはモジュール形式でまとめられており、信頼性が維持され、ＥＭＩ、ＲＦ、静電気の影響や発光の妨害に関する環境的な仕様が満たされ、又は超えられている。
【００９３】
光インターフェイスの動作
今日のハイエンドなチップの動作では、データは、差動対を介して高密度デバイスに送受信される。データは、暗号化されるか、経路上にあるデータを処理するためのデバイスに同期パラレルインターフェイスされる。
【００９４】
光経路は、あるデバイスから次のデバイスへとデータ経路上を電子が流れないことを除いては、電気信号と同様なインターフェイスである。代わりに、デバイスのエグレスにて電気的データが用いられて、ＶＣＳＥＬ(18)のラムダの位相がシフトされる。この位相シフトは、受信セルで検出することができ、それを、今日の回路における差動レシーバと同様に電気極性シフトに戻す。
【００９５】
今日の電気的インターフェイスは、カプセル化が使用されなければ、０.５メートルの距離について、２.５乃至５Ｇｂｐｓに制限され、２５０乃至３００ｍＷの電力を消費する。本発明では、３０乃至３００メートルの距離について、ＶＣＳＥＬ(18)当たり１２.５乃至２０Ｇｂｐｓで駆動でき、電力消費は３０ｍＷ未満である。電気的ドライバは差動対ごとであるが、光ドライバはＶＣＳＥＬ(18)ごとになる。ＶＣＳＥＬ(18)には、特定のラムダが割り当てられて、ラムダが異なるその他の１２.５Ｇｂｐｓの信号と組み合わされて、５０又は１００Ｇｂｐｓの導波路(34)のファイバーリンクが形成される。４０本の２.５Ｇｂｐｓの電気的インターフェイスのリンクは、５セントの１本の導波路(34)で置き換えられることになる。
【００９６】
高速ＦＰＧＡ又はマイクロプロセッサのような、今日の典型的なＣＭＯＳのＡＳＩＣ(24)は、８００×２.５Ｇｂｐｓの対を容易に有することができ、データ経路にあるその他のデバイスに相互接続できる。この半分のサイズでさえ、Ｉ/Ｏだけで、２５０ｍＷの４００倍である１００Ｗの電力消費がある。これは、光ドメインでは１０Ｗになる。
【００９７】
１６００の接続があって、任意の２つの接続は、ＮＥＬＣＯ６０００のような、誘電率が高いＦＲ４を有する材料の中を、３.２５インチを超えて隣同士で進んでおり、同じデータを有している。簡単な計算により、この種のインターフェイスをサポートする層の数は４０と５０の間であることが容易に理解される。
【００９８】
これが光インターフェイスであるならば、直接駆動されるポリマー製導波路(34)とＷＤＭを使用して、インターフェイスが、ある層に又はその表面の上にあるようにして、８００対の代わりに、ある層に４０本の導波路(34)が設けられるだろう。
【００９９】
ＶＣＳＥＬ(18)のコストは、１２.５Ｇｂｐｓ当たり８ドル未満であり、３年から４年後には、２０Ｇｂｐｓ当たり２ドルより下に下がるだろう。すると、価格は、２.５Ｇｂｐｓ当たり２０セントになる。このような密度のデバイスが、６００ドルから２５００ドルの価格帯で販売されて、このような２０個のデバイスがボード上に置かれると、ボードの作製コストは、約２０,０００ドル節約される。全てのインターフェイスにＶＣＳＥＬ(18)が使用されると、システム全体のコストが下がり、信頼性が改善し、近くの消灯(extinction)に対するＥＭＩ及びＲＦが低減され、設計が非常に柔軟になる。
【０１００】
例：
スーパーコンピュータと新しいバックボーンの通信システムの両方は、光アレイの利点を必要としている。
【０１０１】
スーパーコンピュータ：
スーパーコンピュータは、高速で大量な並列処理に基づいている。ベクトル符号化と呼ばれるプログラミング方法がこれを可能としている。高速化技術における並列なデータ移動は、スカラーオペレーティングシステムを使用するよりも(普通のシステムオペレーションよりも)、飛躍的に速いスループットを与える。このシステムにおける必要性は、一般的なデータ経路で最も良く説明される。ベクトル符号化では、６４ビットのワードがユニットとして処理される。最低でも６４ビットが並列に通過する(幾つかのシステムでは、経路幅は、この幅の１００倍にされ得る)。 ＦＤＰにおける６４ビットは、個別に設けられた１２８本の銅線であって、これら銅線は、ボードの幾つかの層に組み込まれる。これは、２.５乃至５Ｇｂｐｓである。それはボードに限定され、伝送が２０インチを超えると、データ復元カプセル化システムを有する必要がある。別のキャビネットについてデータを得るには、それは、ボードのエッジで、光を要するＳＥＲＤＥＳ及びさらなる複雑な回路構成に向けて変換されるだろう。
【０１０２】
これらの１２８本の銅線を光アレイに置き換えると、たった２本の導波路(34)を要するのみであって、帯域幅も広がる。これは、１２.５乃至２０Ｇｂｐｓを仮定している。光信号が次のボード又はシャーシの導波路(34)に向かってファイバー内を通るので、ボードのエッジで信号を変換する必要はない。ＶＣＳＥＬ(18)は、消費される電力に応じてメートル又はキロメートルの駆動ができる。その上、その消費電力は、電気的なＦＤＰドライバを個別に設ける場合の電力の１０分の１未満である。
【０１０３】
通信バックボーン：
通信産業は、高速のバックボーンシステムを有しており、それらは、テラビットのデータを並列に処理しなければならない。データレートの基準は、ＯＣ、つまり光接続データレート(Optical Connection data rate)と記される。例えば、ＯＣ４８は、２.５Ｇｂｐｓのデータレートであり、ＯＣ１９２は、１０Ｇｂｐｓのデータレートであり、ＯＣ７６８は、４０Ｇｂｐｓのデータレートである。信号は、光で来て、電気エネルギーに変換され、適切に配送されて、次のステーションに伝送するために、光に再変換される。デバイスはより高密度になり、デバイス当たりのデータレートはより高くなるので、スーパーコンピュータを妨げているものと同じ問題が、ここでも起こり得る。ボード及びバックプレーンは非常に高価で、うるさく、厚い。同じようなリンク数とコストの節減が、この市場でも行い得る。
【０１０４】
主要な利点は、以下の通りである：
・ＶＣＳＥＬ(18)の直接変調。
・同調したパラレル光インターフェイス。
・暗号化不要。
・自動的なクロック補償。
・自動的なデータ調整。
・２重であり、全体的に絶縁された排熱体。
・静電気について遮蔽されたデバイス
・電気的なデータ伝送とスイッチングの全ては、シールドされたデバイス内である。
・２重の熱散逸。
【０１０５】
説明を目的として以上の実施例について本発明が詳細に説明されたが、このような詳細は単に説明を目的としており、当該技術分野における通常の知識を有する者には、特許請求の範囲に記載されている場合を除き、本発明の精神と技術的範囲から逸脱することなくそれらを変更できることは理解されるべきである。
【図面の簡単な説明】
【０１０６】
添付の図面では、本発明の好ましい実施例と、本発明を実施する好ましい方法とが図示されている。
【図１】図１は、本発明のＣＭＯＳデバイスを伴った絶縁体を示す。
【図２】図２は、ＣＭＯＳデバイスを伴った放熱層を示す。
【図３】図３は、導波路リンクを通じて互いに通信接続された第１ＡＳＩＣ及び第２ＡＳＩＣを示す。
【図３ａ】図３ａは、本発明の方法に関するフローチャートである。
【図３ｂ】図３ｂは、本発明のデータ及びタイミングに関するブロック図である。
【図３ｃ】図３ｃは、第１ＡＳＩＣと第２ＡＳＩＣの間のクロックタイミング関係を示す。
【図４】図４は、本発明の好ましい実施例に関するクロックタイミングを示す。
【図５】図５は、マルチレイヤボード上にある一般的なＵＢＧＡを示す。
【図６】図６は、データリンクを形成する光アレイを伴ったＡＳＩＣを示す。
【図７】図７は、ＶＣＳＥＬ層を示す。
【図８】図８は、本発明のＦＰＧＡを示す。
【図９】図９は、本発明のＦＰＧＡを示す。
【図１０】図１０は、本発明のプレキシグラス製ボードを示す。
【図１１】図１１は、本発明のソケットを示す。
【図１２】図１２は、本発明に用いられる押圧装置を示す。
【図１３】図１３は、押圧装置がない本発明を示す。
【図１４】図１４は、本発明に用いられる別の押圧装置を示す。
【図１５】図１５は、本発明のブロック図である。
【図１６】図１６は、本発明のブロック図である。
【図１】
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【図２】
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【図３】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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