(57)【要約】本発明によれば、改善されたイメージ・センサは、シリコン基板と一体化され、シリコン読取り回路と一体化されたゲルマニウム光感受性エレメントのアレイを備える。これらのシリコン・トランジスタは、最初に、よく知られているシリコン・ウェーハ製造技法を使用してシリコン基板上に形成される。その後、これらのゲルマニウム・エレメントは、エピタキシャル成長により、このシリコン上に存在するように形成される。これらのゲルマニウム・エレメントは、誘電体クラッディングの表面開口部内に成長されることが有利である。ウェーハ製造技法がこれらのエレメントに適用されて、分離されたゲルマニウム光ダイオードが形成される。ゲルマニウム処理のために必要とされる温度は、シリコン処理のための温度よりも低いので、これらのゲルマニウム・デバイスの形成では、これらの以前に形成されたシリコン・デバイスに影響を及ぼす必要がない。次いで、絶縁層および金属層が、堆積させられ、パターン形成されて、これらのシリコン・デバイスを相互接続し、これらのゲルマニウム・デバイスをこれらのシリコン回路に接続する。このようにして、これらのゲルマニウム・エレメントは、エピタキシャル成長によってこのシリコンに一体化され、共通の金属層によってこのシリコン回路に一体化される。
2008511968.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを含む基板上に配置された複数の光検出器を備え、
前記光検出器が、エピタキシャル成長によって前記シリコンと一体化された、ゲルマニウムを含む分離されたアイランドを備え、
前記基板が、前記光検出器に接続され、前記光検出器を個別にアドレス指定し、前記光検出器の光応答を読み取るシリコン集積回路を備えるイメージ・センサ。
【請求項２】
前記基板が、開口部を含む外部誘電体クラッド表面を有し、前記ゲルマニウムを含む分離されたアイランドが、前記開口部内に配置され、エピタキシャル成長によって前記シリコンと一体化される、請求項１に記載のイメージ・センサ。
【請求項３】
前記基板が、開口部を含む平面の外部表面を有し、前記ゲルマニウムを含む分離されたアイランドが、開口部内に配置され、エピタキシャル成長によって前記シリコンと一体化され、同一平面に存在する外部表面を有する、請求項１に記載のイメージ・センサ。
【請求項４】
前記分離されたアイランドが、波長範囲が４００から１７００ｎｍの入射光の少なくとも１％を吸収するのに十分な厚みを有する、請求項１に記載のイメージ・センサ。
【請求項５】
１つまたは複数の前記分離されたアイランドが、異なる深さの複数のｐ−ｎ接合を含んで、吸収された光のスペクトルを区別する、請求項１に記載のイメージ・センサ。
【請求項６】
前記アイランドが、単結晶材料を含む、請求項１に記載のイメージ・センサ。
【請求項７】
前記基板が、単結晶材料を含み、前記アイランドが、前記基板単結晶材料と結晶学的に方位を合わせられた単結晶材料を含む、請求項１に記載のイメージ・センサ。
【請求項８】
ゲルマニウムを含む少なくとも１つの前記アイランドが、ゲルマニウム・アイランドである、請求項１に記載のデバイス。
【請求項９】
ゲルマニウムを含む少なくとも１つの前記アイランドが、シリコンとゲルマニウムを含むアロイを含む、請求項１に記載のデバイス。
【請求項１０】
前記集積回路が、共通のメタライゼーション層により、一緒に接続され、前記光検出器に接続される、請求項１に記載のデバイス。
【請求項１１】
前記集積回路が、伝搬時間イメージングについてのピークを測定するように構成される、請求項１に記載のデバイス。
【請求項１２】
前記アイランドが、
ａ）シリコンを含む前記基板の主表面上に誘電体クラッディング領域を形成する工程と、
ｂ）前記クラッディング領域内の第１の深さに達する第１の開口部を形成する工程と、
ｃ）各第１の開口部内に、前記第１の深さよりも深い第２の深さに達し、前記シリコンを露出する、より小さな第２の開口部を形成する工程と、
ｄ）前記各開口部内の前記シリコン上および各クラッディング領域の上部上にゲルマニウムを含む材料の領域をエピタキシャル成長させる工程と、
ｅ）欠陥が、前記第２の開口部内に成長された第１のエピタキシャル・アイテム領域と、前記クラッディング領域の上部に成長されすぎたエピタキシャル領域とに閉じ込められる傾向があり、第１の所定の領域が前記第１の開口部内に配置され、実質的に欠陥がなくなるように前記第２の開口部の寸法を制御する工程と、
ｆ）前記デバイスの上部を平坦化して、前記クラッディング層の上部より上に広がるエピタキシャル成長されすぎた領域を除去する工程と
によって形成される、請求項１に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージ・センシング・デバイスに関し、詳細にはシリコン基板およびシリコン回路と一体化されたゲルマニウム光検出器のアレイを備えるイメージ・センシング・デバイスに関する。これらのデバイスは、赤外光におけるイメージを感知するために特に有用である。
【背景技術】
【０００２】
赤外光、特に短波長赤外光におけるイメージを感知することができるイメージ・センサは、光通信（ファイバと自由空間の両方）、ＬＡＤＡＲ（ｌａｓｅｒ  ｄｅｔｅｃｔｉｎｇ  ａｎｄ  ｒａｎｇｉｎｇレーザ検出およびレンジング）、凍結検出（道路上および航空機）、および医薬品の製造を含めて、多種多様な用途において重要である。かかるセンサは、美術品の保存、腫瘍の検出、天文学、煙および雲を介してのイメージング、汚染検出、赤外線顕微鏡検査法、赤外線分光法、および集積回路の製造においても使用される。赤外線イメージ・センサは、暗視のための装置、ならびに３−Ｄ  ＬＡＤＡＲ（ｔｈｒｅｅ  ｄｉｍｅｎｓｉｏｎａｌ  ｌａｓｅｒ  ｄｅｔｅｃｔｉｏｎ  ａｎｄ  ｒａｎｇｉｎｇ３次元レーザ検出およびレンジング）のための装置の心臓部である。
【０００３】
典型的なイメージ・センサは、ＲＯＩＣ（ｒｅａｄｏｕｔ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ読取り集積回路）と組み合わされた（フォーカル・プレーン・アレイと呼ばれる）光検出器の２次元アレイを備える。これらの光検出器は、入射する放射線に対して感度が高い。このＲＯＩＣは、これらの光検出器からの出力を定量的に評価し、これらの出力を処理してイメージにする。
【０００４】
ＦＰＡ（ｆｏｃａｌ  ｐｌａｎｅ  ａｒｒａｙフォーカル・プレーン・アレイ）は、１９７０年代以来、絶対零度近くまで冷却を必要としたシステムから、波長によっては室温近くでも動作することができるシステムに至るまで進化してきている。列挙された参考文献の添付リスト中の参考文献１（以降では［１］）を参照されたい。これらの冷却要件におけるこの緩和は、赤外線イメージングについてのずっと小型で信頼性のあるあまり高価でないシステムを可能にしてきており、多数の新しい用途を可能にしてきている。
【０００５】
この動作温度の上昇は、これらの検出器中において新しい材料を使用することに起因するものである。初期のアレイは、この検出器材料としてドープされたシリコン（例えば、Ａｓ、Ｉｎ、Ｇａなど浅い準位の不純物を用いてドープされた外因性シリコン）を使用していた。それらは、放射線の存在を検出するために、入射する赤外線フォトンによる浅い準位の不純物のイオン化に依拠していた。今日の光検出器は、ＩｎＧａＡｓ、ＩｎＳｂ、ＨｇＣｄＴｅなどの化合物半導体材料、またはＰｔＳｉなどのシリサイドを使用している。これらの結果としての検出器は、ずっと高い温度で動作することができる。
【０００６】
残念ながら、より新しいこれらの検出器材料についてのプロセス技術は、このシリコン読取りエレクトロニクス回路を処理する技術とは両立しない。その結果、２つの別々のチップが、ハイブリッド化されたイメージ・センサを形成するために必要とされる。これらの２つのチップは、一般的にこれらの検出器上に、またこの読取り集積回路（ＲＯＩＣ）のこれらの適切なノード上にインジウム・バンプを取り付けることにより、一緒に接合される。所定の位置にこれらのインジウム・バンプを用いて、これらの２つのチップは、位置合わせされ一緒に接着される。
【特許文献１】米国仮出願第６０／５１０，９３２号
【特許文献２】米国特許出願第１０／４５３，０３７号
【特許文献３】米国特許出願第１０／５１０，９３２号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このインジウム・バンプ・ボンディング・プロセスは、より高い温度における新しい用途を可能にしてきたが、このボンディング・プロセスは、信頼性、処理、サイズおよび速度を伴う諸問題を提示する。このボンドの信頼性が、主要な関心事となっている。熱膨張によるミスマッチ、高いＧ力、および振動はすべて、これらのボンドを故障させてしまう可能性がある。このイメージ・センサの冷却が、この検出器の暗電流を減少させるために多くの用途で必要とされるので、この検出器材料とこのシリコンＲＯＩＣとの間の熱的ミスマッチが、特別な問題となる。Ｂａｒｔｏｎ［２］は、第３の基板材料を使用してこの熱的ミスマッチ問題を軽減させる方法について教示しているが、この第３の材料は、複雑さを増し、コストを増大させる。バンプ・ボンディング故障を引き起こしてしまう可能性がある高いＧ力は、宇宙空間用途で使用されるイメージ・センサ・デバイスによってしばしば遭遇されるものであり、すべての用途において、このハイブリッド化されたイメージ・センサのそれほどひどくない振動でも、個々の検出器（ピクセル）を故障させてしまう可能性がある。これらのデバイスが直面する可能性がある過酷なフィールド環境を仮定すると、これらの制限は、極めて有害である。
【０００８】
これらのボンディングの追加工程はまた、コストも増大させ、歩留まりも低下させる。これらの検出器アレイは、一般的にこの裏側から照射されるので、これらのアレイは、通常は非常に薄いものである。薄くされたアレイは、アセンブリ中に取り扱うことが困難であり、この困難により、インジウム・バンプ・ボンディングに付随して起こるこれらの歩留まり問題が追加される。
【０００９】
インジウム・バンプ・ボンドはまた、個々のピクセルのサイズの縮小も制限する。インジウム・バンプ・ボンドは、比較的に大きいもの（約１０μｍの直径）である。インジウム・バンプを使用したＦＰＡの最小ピクセル・サイズは、約２５×２５μｍ２である。これは、Ｓｉイメージ・センサのさらにずっと小さなピクセル・サイズ（約２×２μｍ２）と対照をなす。より大きなアレイ・サイズは、イメージ分解能を制限し、より大きなＦＰＡ寸法は、このアレイを十分に照射するのに必要とされる光学系のサイズを増大させるので、バンプ・ボンディングは、カメラの重量や体積がクリティカルとなる用途では、不利になる。
【００１０】
インジウム・バンプ・ボンドは、さらに３−Ｄ  ＬＡＤＡＲイメージングなどの用途で必要とされるイメージ・センサの速度を制限する。インジウム・バンプ・ボンドは、この検出エレクトロニクス回路および読取りエレクトロニクス回路の速度を落とす追加の容量性負荷を提示する。さらに、これらのボンドは、この電力消費を増大させ、ピクセル・ツー・ピクセルのキャパシタンスを増大させ、それによってこのアレイ・ノイズを増大させ、ノイズ解析を複雑なものにしてしまう［４］。したがって、より簡単に製造されるイメージ・センサ、特に小型のピクセル・サイズを用いて高速に短波長赤外線を検出することができる信頼性のある、コンパクトなセンサが必要になっている。
【課題を解決するための手段】
【００１１】
本発明によれば、改善されたイメージ・センサは、シリコン基板と一体化され、シリコン読取り回路と一体化されたゲルマニウム光検知エレメントのアレイを備える。これらのシリコン・トランジスタは、最初に、よく知られているシリコン・ウェーハ製造技法を使用してシリコン基板上に形成される。その後、これらのゲルマニウム・エレメントは、エピタキシャル成長により、このシリコン上に存在するように形成される。これらのゲルマニウム・エレメントは、誘電体クラッディングの表面開口部内に成長されることが有利である。ウェーハ製造技法がこれらのエレメントに適用されて、分離されたゲルマニウム光ダイオードが形成される。ゲルマニウム処理のために必要とされる温度は、シリコン処理のための温度よりも低いので、これらのゲルマニウム・デバイスの形成では、これらの以前に形成されたシリコン・デバイスに影響を及ぼす必要がない。次いで、絶縁層および金属層が、堆積させられ、パターン形成されて、これらのシリコン・デバイスを相互接続し、これらのゲルマニウム・デバイスをこれらのシリコン回路に接続する。このようにして、これらのゲルマニウム・エレメントは、エピタキシャル成長によってこのシリコンに一体化され、共通の金属層によってこのシリコン回路に一体化される。
【００１２】
各ピクチャ・エレメント、すなわちピクセルにおいて、このゲルマニウム・エレメントは、この入射する照度を電気信号に変換する。このピクセルにおけるシリコン回路は、このゲルマニウム・エレメントからの信号を検出し増幅する。これらのピクセルは、行アドレス指定回路および列アドレス指定回路などによって読み取られて、各ピクセルの出力を読み取り、一意的に識別する。このようにして、イメージが、このアレイから読み取られる。ゲルマニウムは、可視光から赤外線を介して約１．７μｍの波長に至るまで光感受性があるので、可視イメージも赤外線イメージも共に形成することができる。各ピクセルからの信号は、オフチップ（ｏｆｆ−ｃｈｉｐ）で伝送される前に、アナログ電流またはアナログ電圧からデジタル値へと変換される。これにより、信号の劣化が最小になる。好ましい実施形態においては、各ゲルマニウム・ピクセルは、誘電体表面クラッディング中の小さな結晶アイランドとしてこのシリコン上にエピタキシャル成長される。
【００１３】
本発明の利点、性質、および様々な追加の特徴については、添付図面に関連して次に詳細に説明されている例示の実施形態を考慮すればすぐに、さらに十分に明らかになろう。
【００１４】
これらの図面は、本発明の概念を例示するためのものであり、縮尺されてはいないことを理解されたい。
【発明を実施するための最良の形態】
【００１５】
これらの図面を参照すると、図１は、イメージ・センサを製造する好ましい方法の概略的な流れ図である。この方法はまた、図２Ａおよび２Ｂを参照して説明されることにもなる。図２Ａは、各ピクセル上にメタライゼーション、およびマイクロレンズを含めることを介した最終的なデバイス構造を表示しており、図２Ｂは、Ｇｅシード層を含むこのデバイスの断面図を表示している。
【００１６】
図１のブロックＡに示されるように、この製造プロセス中の第１の工程は、シリコンを含む基板を提供することである。このシリコンは、この選択されたシリコン・デバイス処理技術、通常はＣＭＯＳ処理またはＢｉＣＭＯＳ処理にとって適切な抵抗および結晶方位を有するように選定または選択される。
【００１７】
次の工程（ブロックＢ）は、この選択されたシリコン処理技法に従って、このシリコン基板中にこのシリコン読取り集積回路（ＲＯＩＣ）の構成要素を製造することである。
【００１８】
図２Ａを参照すると、例示の製造は、シリコン基板２００を用いて開始される。浅いトレンチ分離域２０２が形成され、トランジスタ・ウェル２０４が追随する。薄い絶縁層と導電ゲート材料層とから構成されるゲート・スタック２０６が、堆積または成長させられ、パターン形成される。次いでスペーサ２０８が、堆積させられ、異方性エッチングを使用してエッチングされる。スペーサ形成の後に、ソース領域およびドレイン領域２１０が、注入、または選択エピタキシなど他の手段を用いて形成され、必要に応じてアニールされる。このソース／ドレイン・アニーリングは、通常その最後の高温プロセス（９００〜１０５０°Ｃを１〜３０ｓの間）になる。これらのソースおよびドレインが完成された後には、このサーマル・バジェット（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）は、固相拡散を回避するために制限される必要がある。次いで第１の誘電体２１２が、低温（３５０〜７５０°Ｃ）堆積プロセスを使用して従来の方法で形成され、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ化学的機械研磨）などによって平坦化される。誘電体２１２は、シリコン酸化膜、シリコン酸窒化膜、または同様な任意の低誘電率材料とすることが可能である。
【００１９】
第３の工程（図１のブロックＣ）は、このシリコン上に存在するゲルマニウムを含むエピタキシャル成長された光検出器のアレイを形成することである。これらのゲルマニウム光検出器は、この基板の誘電体クラッド表面上の開口部内にエピタキシャル成長された小さな分離されたゲルマニウム・アイランドのアレイから形成されることが好ましい。これらのアイランドの成長および寸法は、低欠陥の成長を実現するように選択される。結果として、これらのゲルマニウム光検出器は、このシリコン回路とモノリシック構造に一体化される。
【００２０】
低欠陥の成長を伴うこれらのアイランドを形成するための有利なプロセスについては、参照により本明細書に組み込まれている２００３年６月３日にＢｕｄｅ等によって出願された米国特許出願第１０／４５３，０３７号中に説明されている。このプロセスは、以下の諸工程、すなわち
（ａ）このシリコン基板の主表面上に誘電体クラッディング領域を形成する工程と、
（ｂ）このクラッディング領域内に第１の深さに達する第１の開口部を形成する工程と、
（ｃ）第１の各開口部内に、第１の深さよりも深い第２の深さに達し、このシリコンを露出させるさらに小さな第２の開口部を形成する工程と、
（ｄ）これらの各開口部内のシリコン上および各クラッディング領域の上部上にゲルマニウムを含む材料の諸領域をエピタキシャル成長させる工程と、
（ｅ）欠陥がこれら第２の開口部内に成長された第１のエピタキシャル領域と、このクラッディング領域の上部に成長されすぎたエピタキシャル領域とに閉じ込められる傾向があり、第１の所定の領域が第１の開口部内に配置され、実質的に欠陥がなくなるようにこれら第２の開口部の寸法を制御する工程と、
（ｆ）このデバイスの上部を平坦化して、このクラッディング層の上部より上に広がるエピタキシャル成長されすぎた領域を除去し、それによって第２の開口部内に成長される第１の所定の領域の上部をこのクラッディング領域の上部と実質的に同じ高さにする工程とを含んでいる。
【００２１】
一実施例として、これらのゲルマニウム光検出器を形成する好ましい方法においては、Ｇｅ吸収層の成長を含む、標準的な中核をなすシリコン・プロセスが中断される。図２Ａを参照すると、このプロセス中において後でエッチ・ストップ層としての役割を果たすことになる薄い窒化ケイ素層２１４が堆積させられる。次に、誘電体２１６（この誘電体は、２１２で使用される材料と同じ材料でも、また異なる材料でもよい）が、表面２１４上にＧｅ吸収層の必要とされる厚みに対応する厚みまで堆積させられる。この最適な厚みは検出すべき光の波長に依存することになる。例えば、１．３μｍの波長では、最低のノイズに相当するパワーは、ほぼ１．３μｍにおいて取得される。１．５５μｍの波長では、最適なＧｅの厚みは、約２．３μｍである。典型的な用途では、Ｇｅの厚みは、最低限でも波長範囲が４００から１７００ｎｍの入射光の少なくとも１％を吸収するのに十分にすべきである。所定の位置に置かれた２１２、２１４、および２１６から構成される誘電体クラッディング・スタックを用いて、ウェル領域２１８は、レジストを用いてこの表面をパターン形成し、窒化膜２１４上の誘電体２１６に対して選択性のあるプラズマ・エッチングを使用して誘電体２１６をエッチングすることによって形成される［５］。窒化膜２１４の残りは、ホット・リン酸の溶液を使用して、または注意深く時間を計測したプラズマ・エッチングにより、エッチングして取り除くことができる。窒化膜２１４を分離するために、酸化膜２２０が、共形堆積を用いて形成される。次いで、シード・ウィンドウ２１７が、誘電体２１２の露出された部分をパターン形成し、このシリコン基板に至るまでエッチングすることによって形成される。次いで非ドープのＧｅのＳＥＧ（ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ選択性エピタキシャル成長）が実施されて、このシード・チャネル２１７およびＧｅウェル２１８が充てんされる。エピタキシ中のバックグラウンド・ドーピングは、エピタキシの技術分野においてよく知られている予防策を行うことによって可能な限り制限すべきである。次いで、化学的機械研磨（ＣＭＰ）が使用されて、この結果として生じるＧｅの成長が平坦化されて、周囲の誘電体２１６と同じ高さとなるＧｅ領域２１８が形成される。
【００２２】
表面再結合速度を低下させるために、次いで薄い選択的シリコン層２２２が、２１８の表面上に成長させられ、部分的に酸化される。次いで、ｐ−ｉ−ｎ光検出器は、ｐ−形ドーパント（例えば、ホウ素）を注入してコンタクト領域２２４を形成し、ｎ−形ドーパント（例えば、リン）を注入してコンタクト領域２２６を形成することにより作成することができる。このＧｅウェル中のかなりの距離に達することができる高エネルギーの注入が、高速ｐ−ｉ−ｎデバイスでは望ましい。次いで誘電体２２８が、この構造上に堆積させられる。
【００２３】
前述の吸収層はゲルマニウムであるが、同様にシリコンとゲルマニウムのアロイ、すなわちｘが０から１００パーセントまで変化させられる（Ｓｉ１−ｘＧｅｘ）をうまく使用することもできることを理解されたい。この場合には、カットオフ波長と暗電流の間にトレードオフが存在するはずである。このＧｅの割合ｘが低下させられるにつれ、暗電流は小さくなり、カットオフ波長は小さくなる。
【００２４】
横方向ｐ−ｉ−ｎデバイス構造については前述されているが、縦方向ｐ−ｉ−ｎ光ダイオード、アバランシェ光ダイオード、ガイガー・モード（Ｇｅｉｇｅｒ−ｍｏｄｅ）光ダイオード、光トランジスタ、および当技術分野で知られている他のデバイスなどの代替デバイスをこのＧｅ層中に形成して、赤外光を電気信号に変換することもできることを理解されたい。
【００２５】
図１のブロックＤとして示される次の工程は、このＧｅ光検出器をこのシリコンＲＯＩＣ回路と相互接続するコンタクトおよびメタライゼーションを形成することである。誘電体２２８の堆積後に、これらのトランジスタのソース／ドレイン（またはバイポーラ・デバイスのエミッタ、ベース、およびコレクタ）と、この光検出器のアノードおよびカソードとにコンタクトするバイア２３０が、この表面からこれらのすべての誘電体材料を貫通してエッチングされる。この誘電体材料のスタックは、このエッチング・プラズマ中で異なるように振る舞うこともある誘電体２１４を含んでいる。バックエンドのメタライゼーション工程を含むこのプロセスの残りは、後で詳述することになる２つの顕著な例外を除き、いつものように進行する。これらのバイアがエッチングされた後に、これらのバイアは、タングステンなどの導電金属で充てんされ、次いで、いつものやり方で研磨される。後続の誘電体層および金属層は、標準的なプロセスを使用して形成される。
【００２６】
通常のバックエンド・プロセスは、特定の波長または波長帯域についてのフィルタを含めるように修正することができる。特定の波長をフィルタすることができるフィルタ材料２３６は、これらの中間の誘電体諸層のうちの１層を平坦化した後にこれらの光検出器上に堆積させ、パターン形成することができる。代わりに、これらのバックエンドの金属線自体を適切にパターン形成して、各ピクセル・センサ上に入射する可視および赤外の放射線についてのフィルタとして使用することもできる［６］。最後に、マイクロレンズ２４４を各ピクセル上に堆積し、パターン形成し、フローさせて、各ピクセル・エレメントの効果的な充てん率を改善することができる。
【００２７】
本発明者等は、選択的エピタキシャル成長により、このＧｅ層を形成する工程について説明しているが、この層は、固相エピタキシ、水素注入およびウェーハ・ボンディング、液相エピタキシ、当技術分野で知られている他の技法など他の方法によって形成することも可能であることを理解されたい。
【００２８】
図３は、例示のイメージャのブロック図である。イメージャ３０は、行アドレス回路３１と、それぞれがゲルマニウム光検出層を含んでいるピクセル・アレイ３２と、列読取り回路３３と、ＡＤＣ（ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒアナログ・デジタル変換器）３４と、チップ出力３６を駆動する出力バッファ３５とを備える。この図には示されていないクロックおよび制御ロジックも存在している。行アドレス指定回路３１は、複数の行アドレス線３７のうちの１本を選択する。各行アドレス線は、複数のピクセル３２に、すなわちこのアレイの列ごとに１つのピクセルに接続される。所与の行中のこれらのすべてのピクセルは、この行アドレス線によって同時に選択される。この選択された行中の各ピクセル３２は、このピクセルがリセットされた最後の時以来に受け取っている累積された照射に関連した電圧までその列バス３８を充電する。一度に一行しか選択されず、その結果、この同じ列バスに接続されたこの同じ列中の他のピクセルは、この列バス上の電圧に影響を及ぼさない。この行アドレスと選択された列の組合せは、各ピクセルを一意的に識別する。連続して各行を次々にアドレス指定することにより、また各行が選択されている間に各列バスを連続してサンプリングしホールドすることにより、このアレイの各ピクセルにおける光強度が検出され、イメージが形成され得る。これらの列バッファからのアナログ電圧は、アナログ・デジタル変換器３４によってデジタル形式に変換され、出力バッファ３５に送信された後に初めて出力バス３６上でこのチップを離れる。本発明の範囲を逸脱することなく、６角形ピクセル・グリッド、チェッカーボード・ピクセル・パターンなどの、あるいは一部の用途では単線ピクセルさえ含めて、他のピクセル・パターンを使用することもできることが当業者には理解されよう。
【００２９】
図４Ａを参照すると、例示のピクセル４０は、ゲルマニウム光ダイオード４１と、積分キャパシタ４２と、増幅器４３と、いつ、このピクセルが列バス３８に接続されるかを決定する行選択トランジスタ４４と、リセット回路４５とから構成されている。積分キャパシタ４２は、別のエレメントである必要はなくて、他の浮遊キャパシタンスと並列になったこの光検出器の固有キャパシタンスと、この増幅器の入力キャパシタンスとによって構成することもできる。この列読取りブロック（図３の３３）中のサンプル・アンド・ホールド回路４６Ａまたは４６Ｂは、このアレイの各列を連続して読み取り、これらの出力は、ＡＤＣ３４によってデジタル化される。
【００３０】
各積分周期の開始時に、ピクセル積分キャパシタ４２は、リセット・スイッチ４５によってリファレンス電圧まで充電される。光がこの光検出器上に当たるときに、電流が生成され、これによりキャパシタ４２が放電される。このキャパシタの浮遊ノード４７は、増幅器４３に入力される。この積分期間の終了時に、ＲＯＷ選択信号２２がアサートされ、行トランジスタ４４は、ＣＯＬバス３８上にこのピクセルの増幅された出力を出し、ここでこの出力は、列読取りブロック中のサンプル・アンド・ホールド回路４６Ａ、４６Ｂによって読み取られる。次いでピクセル４０は、リセットされ、次の積分周期が開始される。
【００３１】
図４Ｂは、図４Ａの回路のより詳細な実施例である。リセット回路は、１つのトランジスタであり、増幅器４３は、単一トランジスタのソース・フォロワ（ｓｏｕｒｃｅ−ｆｏｌｌｏｗｅｒ）回路である。この場合における全体ピクセル回路は、たった３個のトランジスタにすぎない。
【００３２】
図５は、かかるピクセルがコンパクトなやり方でレイアウトすることができることを示しており、図６は、この同じピクセルの３次元の斜視図を示している。ゲルマニウム層５０は、このピクセル中における大きなエレメントであり、高い充てん率を提供している（すなわち、このセルの大きなパーセンテージが照射に反応する）。リセット・トランジスタ５１、ソース・フォロワ・トランジスタ５２、および行選択トランジスタ５３は、このゲルマニウム・ピクセルの下のシリコン基板中に形成される。電源線５４およびアース線５５は、１レベルの金属上で行選択線２２と並行して走っており、またリセット線５６と列線３８は、第２の金属レベル上を直角に走っている。この積分キャパシタ（図４Ａの４２）の１つのプレートを構成する浮遊ノード５８は、どちらの層の金属上にあってもよく、ゲルマニウム・エレメント５０、ならびにソース・フォロワ・トランジスタ５２のゲート、およびリセット・トランジスタ５１のソースに接続される。この基本ピクセルについては多数の他の可能性のあるレイアウトが存在することが当業者には理解されよう。
【００３３】
多数の他の積分回路を使用して、このゲルマニウム光ダイオードの出力を読み取ることができることも理解されよう。例えば、高速読取り回路は、抵抗性フィードバックまたは容量性フィードバックを用いたトランスインピーダンス増幅器を使用して、読取りノイズを低下させることができる。ノイズ低下回路を追加して、空間ノイズおよび時間ノイズを低下させることができる。回路をこれらのピクセルに追加して、ダイオード漏れ電流の影響を最小にすることができる。さらに、この意図された用途のフレーム・レート要件に応じて、様々な読取りアーキテクチャが可能である。チップ全体についての１つのＡＤＣの代わりに、別々のＡＤＣを各列のボトムに配置し、すべてのＡＤＣ変換を並列に実行することもできる。代わりに、十分に高度なシリコン技術によれば、各ピクセル中にＡＤＣを導入することも可能になるはずである。このようにして、多種多様なアレイ・アーキテクチャを本発明においては、使用することができる。
【００３４】
このゲルマニウム・ピクセル中の異なる深さにいくつかの接合を有するピクセルにより、異なる波長のフォトンの別々の捕捉が可能になることも当業者には理解されよう。かかるピクセルについても、本発明の範囲内であると考慮されるべきである。
【００３５】
図７は、伝搬時間イメージングについて最適化されたピクセル・アレイ・イメージャの一代替実施形態を示している。この用途では、各ピクセル７０１は、単にこのピクセル上に当たる全体照射量だけでなく、この照射強度のピークと、これらのピークが生じる時刻とを測定する。図７のイメージャは、距離測定カメラ中で使用することができ、ここではリモート・オブジェクトに対する距離は、赤外光のフラッシュを用いてこのシーンを照らすことにより測定され、反射光がこのカメラに戻る時刻が、このシーンの各部分までの距離を直接に評価する。
【００３６】
この用途のためのピクセル７０１のアーキテクチャは、比較的高度なものである。この光ダイオード７０２の出力は、高速な低ノイズ増幅器７０３に供給される。この増幅された信号は、フィルタ７０４によってＤＣ成分および低周波数成分が取り除かれた後に初めて、増幅器７０５によってさらに増幅され、ピーク検出器７０６に入力される。このピーク検出器は、この入射信号がピークまで立ち上がり次いで再び立ち下がるごとに、このピクセルのビュー・フィールド中におけるより離れたオブジェクトからの反射光に対応する出力を生成する。各ピークにおいて、ピーク７０７の強度はストレージ・キャパシタ７０８上に記録され、このピークの存在を使用して、複数のストレージ・キャパシタ７１０の間のオンチップの電圧ランプ７０９をスイッチする。電圧ランプ７０９は、このフラッシュが送り出されるときに立ち上がり始める。第１のストレージ・キャパシタ７１０が切り離されるときに、このランプの値は、このキャパシタ上で凍結され、この反射光が到着した時刻の測定値としての役割を果たす。マルチプレクサ７１１および７１２を使用することにより、このシーンの一部分からのいくつかの反射光の到着時刻とそのピーク強度が記録される。すべての反射光が戻った後に、タイミング・キャパシタ７１０および強度キャパシタ７０８上の電圧が、出力マルチプレクサ７１３およびピクセル出力増幅器７１４を介して読み取られる。
【００３７】
この回路に対するいくつかの変形形態も可能である。例えば、電圧ランプの代わりに、定電流源をこれらのタイミング・キャパシタに適用することもできる。これらのタイム・キャパシタ上に収集された全電荷は、この伝搬時間の測定値になるはずである。１つのパルス・リターンしか望まれない場合には、１つの強度キャパシタおよび１つのタイミング・キャパシタをピクセルごとに使用することもできる。ピーク検出のために使用されるしきい値は、時間と適応的に変化させることができる。代わりに、デジタル・タイミング信号は、各ピクセル中のデジタル・ストレージ・エレメント上で凍結することもできる。したがって、実施例としてここで提供されるこの特定の回路は、本発明の範囲を限定するものとは解釈すべきではない。
【００３８】
このようにして、ゲルマニウム光感受性エレメントのアレイは、シリコン読取り回路と一体化されて、赤外線イメージャが形成される。これらのシリコン・トランジスタは、最初に当業者によく知られているシリコン・ウェーハ製造技法を使用して形成される。これらのゲルマニウム・エレメントは、後続の工程で追加され、ウェーハ製造技法が、ゲルマニウム光ダイオードを形成するために適用される。ゲルマニウム処理のために必要とされる温度は、シリコン処理のために必要な温度よりも低く、それによってこれらのゲルマニウム・デバイスは、以前に形成されたシリコン・デバイスに影響を及ぼすことなく形成することができる。次いで、絶縁層および金属層が堆積させられ、パターン形成されて、この回路配線を形成し、これらのゲルマニウム・デバイスをこれらのシリコン回路に接続する。本発明の一態様は、シリコンを含む基板上に配置された複数の光検出器を備えるイメージ・センサであることを今や理解することができる。これらの光検出器は、ゲルマニウムを含む分離されたアイランドを含んでいる。これらのアイランドは、エピタキシャル成長によってこのシリコンと一体化される。この基板は、これらの光検出器に接続され、これらの光検出器を個別にアドレス指定し、これらの光検出器の光応答を読み取るシリコン集積回路を含んでいる。この基板は、開口部を含む、外部誘電体クラッド表面を有することが好ましい。これらの、ゲルマニウムを含む分離されたアイランドは、これらの開口部中に配置され、エピタキシャル成長によってこのシリコンと一体化される。この外部表面が平面であり、これらのアイランドが、このシリコンと同一平面に存在する外部表面を有することが有利である。典型的な用途では、これらのアイランドは、波長の範囲が４００から１７００ｎｍの入射光の少なくとも１％を吸収するのに十分な厚みを有するべきである。この基板およびこれらのアイランドは、単結晶材料であることが有利であり、結晶学的に方位を合わせることができる。１つまたは複数のアイランドは、それぞれ異なる深さに複数のｐ−ｎ接合を含んでいて、このアイランドによって吸収される光のスペクトルを区別することができる。これらのアイランドは、米国特許出願第１０／５１０，９３２号中に説明されているプロセスによって形成されることが有利である。
【００３９】
この基板内に形成されるこの集積回路の構成要素は、共通のメタライゼーション層により、一緒に接続し、これらの光検出器に接続することができる。伝搬時間イメージングでは、この集積回路は、この入射光中における諸ピークを測定するように構成することもできる。
【００４０】
本発明の利点は、いくつもある。これらの利点には、以下のものが含まれている。
・１．７μｍに対する感受性を有するシリコン基板上の短波長赤外線検出器
・低い暗電流を有するかかるアレイを形成する機能
・高周波数応答を有するかかるアレイを形成する機能
・個々の検出器のウェルの深さを制御することによる高い量子効率のアレイ
・ゲルマニウム吸収層が、トランジスタが下に存在する区域を占めることができるようにする基板上に存在し、それによってこの充てん率を増大させる
・よく確立されたＳｉ処理技法を使用することによるこのアレイにまたがる高い一様性
・ピクセル間のキャリア拡散が不可能であるという理由による低いピクセルのクロス・トーク
・高密度で高速なトランジスタ、ならびに他の構成要素をこのアレイと一体化することができる
・モジュール統合によるプロセス・モデルとスタンダード・セルの完全な再利用
・ピクセル・サイズを極端に小型にすることができ、それによって所与のピクセル数についての結果としてのイメージャ・サイズを縮小し、より小型でより軽量なカメラ光学系を使用できるようにする
・ピクセル・サイズを極端に小さくすることができ、それによって所与のイメージャ区域についての高分解能アレイを可能にする
・同じメタライゼーション・プロセスを使用してＧｅデバイス、Ｓｉデバイス、および受動構成要素にコンタクトさせる
・この技術は、線幅が縮小するときに充てん率の改善または電子的な複雑さの増大を可能にすることにより、シリコン・スケーリング率をうまく利用する。ハイブリッド化されたアレイ中のピッチは、この１０年間ほぼ不変である。
・インジウム・バンプ・ボンドによるハイブリッド化が必要とされず、それによって信頼性と歩留まりが向上する
・ハイブリッド化が必要とされず、それによってコストが低下する
・ＩＲ光ダイオードから回路への低キャパシタンス接続
【００４１】
本明細書中のこれらの説明は多数の特定の説明を含んでいるが、これらは本発明の範囲を限定するものと解釈すべきではなく、正しくはいくつかの好ましい、または有利な実施形態の実施例として解釈すべきである。したがって、本発明の範囲は、例示した特定の実施形態によって決定されるべきではなく、正確には添付された特許の請求の範囲、およびその法的等価形態によって決定されるべきである。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態による、改善されたイメージ・センサを製造する際に関与する諸工程の概略的な流れ図である。
【図２Ａ】このシリコン回路の諸層に関するＧｅ層の相対的位置を示す断面図である。
【図２Ｂ】このＧｅ層の相対的位置を示す他の断面図である。
【図３】特定の行アドレス回路および特定の列読取り回路の選択が、一意的に所与のピクセルにおける光強度を識別する、個別にアドレス指定可能なピクセル・アレイを示す図である。
【図４Ａ】各光検出器において受け取られる電荷を収集し増幅するために使用される、ピクセル内の回路の一例を示す図である。
【図４Ｂ】各光検出器において受け取られる電荷を収集し増幅するために使用される、ピクセル内の回路の一例を示す図である。
【図５】図２のシリコン回路をゲルマニウム光検出器と一体化するピクセルのレイアウトを示す図である。
【図６】これらのピクセル・レイアウト・レベルの３次元描写図である。
【図７】伝搬時間および強度情報を収集するために使用される、ピクセル中の例示の回路を示す図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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