(57)【要約】【課題】本発明は、構造のｎＦＥＴ領域に引張り応力をかけ、構造のｐＦＥＴ領域に圧縮応力をかける二重応力Ｓｉ構造を提供する。【解決手段】大まかに言うと、二重応力Ｓｉ構造は、基板と、基板の上に圧縮性誘電体層と圧縮性誘電体層の上に第１半導体層を有する、基板の上の第１積層スタックで、圧縮性誘電体層が第１半導体層に引張り応力を伝達する、前記第１積層スタックと、基板の上に引張り性誘電体層と引張り性誘電体層の上に第２半導体層を有する、基板の上の第２積層スタックで、引張り性誘電体層が第２半導体層に圧縮応力を伝達する、前記第２積層スタックとを有する。引張り性誘電体層と圧縮性誘電体層はＳｉ３Ｎ４などの窒化物を有することが好ましい。【選択図】図１【特許請求の範囲】
【請求項１】
基板を製造する方法であって、
基板の第１の部分に圧縮応力誘電体層を形成するステップと、
基板の第２の部分に引張り応力誘電体層を形成するステップと、
前記圧縮応力誘電体層および前記引張り応力誘電体層の上に半導体層を形成するステップと、
前記半導体層を貫通し、前記引張り応力誘電体層を前記圧縮応力誘電体層から分離する分離領域を形成するステップとを有し、
前記圧縮応力誘電体層が前記圧縮応力誘電体層の上にある前記半導体層の部分に引張り応力を伝達するとともに、前記引張り応力誘電体層が前記引張り応力誘電体層の上にある前記半導体層の部分に圧縮応力を伝達する、
基板を製造する方法。
【請求項２】
前記圧縮応力誘電体層と前記引張り応力誘電体層がＳｉ３Ｎ４を有する、請求項１の方法。
【請求項３】
前記基板の前記第１の部分に前記圧縮応力誘電体層を前記形成するステップが、
前記基板上に前記圧縮応力誘電体層をブランケット堆積するステップと、
前記基板の前記第１の部分の上にある前記圧縮応力誘電体層の部分を保護し、前記圧縮応力誘電体層の残りの部分を露出させたままにする第１の保護マスクを形成するステップと、
前記圧縮応力誘電体層の前記残りの部分を、前記第１の保護マスクと前記基板に対して選択的にエッチングするステップと、
前記第１の保護マスクを除去するステップと、
を有する請求項１の方法。
【請求項４】
前記圧縮応力誘電体層を前記ブランケット堆積するステップがＳｉ３Ｎ４の化学蒸着法を有し、前記化学蒸着法の条件が前記圧縮応力誘電体層内に内在する圧縮応力を提供する、請求項３の方法。
【請求項５】
前記化学蒸着法の前記条件が、およそ約５００Ｗから約１，５００Ｗの低周波電力と、およそ約２５０Ｗから約５００Ｗの高周波電力と、およそ約８００ｓｃｃｍから約２，０００ｓｃｃｍのシランの流量と、およそ約６，０００ｓｃｃｍから約１０，０００ｓｃｃｍのＮＨ３の流量と、約１０トル以下の成膜圧力を有する、請求項４の方法。
【請求項６】
前記基板の前記第２の部分に前記引張り応力誘電体層を前記形成するステップが、
前記基板の前記第２の部分と前記基板の前記第１の部分の前記圧縮応力誘電体層を含む前記基板上に酸化物層を堆積するステップと、
前記酸化物層の上に前記引張り応力誘電体層をブランケット堆積するステップと、
前記基板の前記第２の部分の上にある前記引張り応力誘電体層の部分を保護し、前記引張り応力誘電体層の残りの部分を露出させたままにする第２の保護マスクを形成するステップと、
前記基板の前記第１の部分の上の前記酸化物層まで、前記引張り応力誘電体層の前記残りの部分をエッチングするステップと、
前記第２の保護マスクを除去するステップと、
前記基板の前記第１の部分から前記酸化物層を除去するステップと、
を有する請求項３の方法。
【請求項７】
前記引張り応力誘電体層を前記ブランケット堆積するステップがＳｉ３Ｎ４の化学蒸着法を有し、前記化学蒸着法の条件が前記引張り応力誘電体層内に真性引張り応力を提供する、請求項３の方法。
【請求項８】
前記化学蒸着法の前記条件が、およそ約０Ｗから約１００Ｗの低周波電力と、およそ約２００Ｗから約６００Ｗの高周波電力と、およそ約５０ｓｃｃｍから約２００ｓｃｃｍのシランの流量と、およそ約１，５００ｓｃｃｍから約３，０００ｓｃｃｍのＮＨ３の流量と、約１５トル以下の成膜圧力を有する、請求項７の方法。
【請求項９】
前記圧縮応力誘電体層および前記引張り応力誘電体層の上に前記半導体層を形成するステップが、レイヤ・トランスファ技術を有する、請求項１の方法。
【請求項１０】
前記分離領域を前記形成するステップが、
前記圧縮応力誘電体層と前記引張り応力誘電体層の間の接合部の上にある前記半導体層の部分を露出させるように前記半導体層の上にパターン形成したマスクを形成するステップと、
前記パターン形成したマスクに対して選択的に、前記基板まで、前記半導体層、前記圧縮応力誘電体層、および前記引張り応力誘電体層をエッチングして、溝を提供するステップと、
前記溝に誘電材料を埋めるステップと、
を有する、請求項１の方法。
【請求項１１】
前記圧縮応力誘電体層にＧｅイオンを注入するステップをさらに有し、前記注入が前記圧縮応力誘電体層内の内在する応力圧縮応力を内在する応力引張り応力に変換する、請求項１の方法。
【請求項１２】
前記圧縮応力誘電体層が約１０００ＭＰａから約２６００ＭＰａの範囲の真応力圧縮応力を有し、前記引張り応力誘電体層が約１００ＭＰａから約２２００ＭＰａの範囲の真応力引張り応力を有する、請求項１の方法。
【請求項１３】
前記圧縮応力誘電体層が前記圧縮応力誘電体層の上にある前記半導体層に約１００ＭＰａから約３００ＭＰａの範囲の前記引張り応力を伝達し、前記引張り応力誘電体層が前記引張り応力誘電体層の上にある前記半導体層に約１００ＭＰａから約３００ＭＰａの範囲の前記圧縮応力を伝達する、請求項１の方法。
【請求項１４】
前記基板の前記第２部分の前記引張り応力誘電体層を前記形成するステップが、
前記基板上に前記引張り応力誘電体層をブランケット堆積するステップと、
前記基板の前記第２部分の上にある前記引張り応力誘電体層の部分を保護しながら、前記引張り応力誘電体層の残りの部分を露出させたままにする第１の保護マスクを形成するステップと、
前記第１の保護マスクと前記基板に対して選択的に前記引張り応力誘電体層の前記残りの部分をエッチングするステップと、
前記第１の保護マスクを除去するステップと、
を有する、請求項１の方法。
【請求項１５】
前記基板の前記第１の部分に前記圧縮応力誘電体層を前記形成するステップが、
前記基板の前記第１部分と前記基板の前記第２の部分の前記引張り応力誘電体層を含む前記基板上に酸化物層を堆積するステップと、
前記酸化物層の上に前記圧縮応力誘電体層をブランケット堆積するステップと、
前記基板の第１の部分の上にある前記圧縮応力誘電体層の部分を保護しながら、前記圧縮応力誘電体層の残りの部分を露出させたままにする第２の保護マスクを形成するステップと、
前記基板の前記第２の部分の上の前記酸化物層まで、前記圧縮応力誘電体層の前記残りの部分をエッチングするステップと、
前記第２の保護マスクを除去するステップと、
前記基板の前記第２の部分から前記酸化物層を除去するステップと、
を有する請求項３の方法。
【請求項１６】
基板を形成する方法であって、
Ｓｉ含有基板の第１の部分に引張り応力誘電体層を配置し、前記Ｓｉ含有基板の第２の部分に圧縮応力誘電体層を配置するＳｉ含有基板を有する初期構造を提供するステップであって、前記引張り応力誘電体層と前記圧縮応力誘電体層を絶縁材料で分離する、前記初期構造を提供するステップと、
前記絶縁材料を除去して、前記Ｓｉ含有基板の前記第１の部分のと前記第２の部分の間の前記Ｓｉ含有基板の部分を露出させるステップと、
前記基板の第１の部分および前記基板の第２の部分に隣接する前記Ｓｉ含有基板に凹部を設けるように、前記Ｓｉ含有基板の前記第１の部分および前記第２の部分から前記Ｓｉ含有基板を凹ませるステップと、
前記Ｓｉ含有基板の凹部上に配置する酸化物を形成するステップで、前記酸化物を前記圧縮層および前記引張り層の上面と同一平面上にして平坦な上面を提供する、前記酸化物を形成するステップと、
前記平坦な上面にウェハを接合するステップと、
剥離境界面を提供するように前記Ｓｉ含有基板にイオン注入するステップと、
前記剥離面の境界付近で前記Ｓｉ含有基板を分離するステップで、前記Ｓｉ含有基板の剥離面はそのままである、前記分離するステップと、
前記Ｓｉ含有基板の前記凹部上の前記酸化物の表面まで、前記Ｓｉ含有基板の前記剥離面を平坦化するステップで、前記Ｓｉ含有基板を前記酸化物に平坦化するステップが前記引張り応力の材料と前記圧縮応力の材料の上に半導体層を作る、前記剥離面を平坦化するステップと、
前記酸化物を除去するステップであって、前記引張り応力誘電体層が前記半導体層に圧縮応力を伝達し、前記圧縮応力誘電体層が前記半導体層に引張り応力を伝達する、前記酸化物を除去するステップと、
を有する、方法。
【請求項１７】
前記初期構造を提供するステップが、
前記Ｓｉ含有基板の上に前記絶縁材料の層を設けるステップと、
前記Ｓｉ含有基板の前記第１の部分を露出させるように前記絶縁材料の層の第１部分を除去し、前記Ｓｉ含有基板の前記第２の部分を露出させるように前記絶縁材料の層の第２の部分を除去するステップと、
前記Ｓｉ含有基板の前記第１の部分の上に前記引張り応力誘電体層を形成し、前記Ｓｉ含有基板の第２の部分の上に前記圧縮応力誘電体層を形成するステップと、
を有する、請求項１６の方法。
【請求項１８】
前記圧縮応力誘電体層を前記形成するステップがＳｉ３Ｎ４の化学蒸着法を有し、前記化学蒸着法の条件が前記圧縮応力誘電体層内に内在する圧縮応力を提供し、前記引張り応力誘電体層を前記形成するステップがＳｉ３Ｎ４の化学蒸着法を有し、前記化学蒸着法の条件が前記引張り応力誘電体層内に内在する引張り応力を提供する、請求項１７の方法。
【請求項１９】
前記圧縮応力誘電体層を提供する前記化学蒸着法の前記条件が、およそ約５００Ｗから約１，５００Ｗの低周波電力と、およそ約２５０Ｗから約５００Ｗの高周波電力と、およそ約８００ｓｃｃｍから約２，０００ｓｃｃｍのシランの流量と、およそ約６，０００ｓｃｃｍから約１０，０００ｓｃｃｍのＮＨ３の流量と、約１０トル以下の成膜圧力を有する、請求項１８の方法。
【請求項２０】
前記引張り応力誘電体層を提供する前記化学蒸着法の前記条件が、およそ約０Ｗから約１００Ｗの低周波電力と、およそ約２００Ｗから約６００Ｗの高周波電力と、約５０ｓｃｃｍから約２００ｓｃｃｍのシランの流量と、およそ約１，５００ｓｃｃｍから約３，０００ｓｃｃｍのＮＨ３の流量と、約１５トル以下の成膜圧力を有する、請求項１８の方法。
【請求項２１】
前記絶縁材料を除去する前に、前記圧縮応力誘電体層および前記引張り応力誘電体層の上にポリシリコン・キャップを形成するステップと、
前記絶縁材料を除去した後で、前記圧縮応力誘電体層および前記引張り応力誘電体層の上の前記ポリシリコン・キャップを除去するステップで、前記ポリシリコン・キャップが前記圧縮応力誘電体層および引張り応力誘電体層内の応力を維持する、前記除去するステップと、
をさらに有する、請求項１７の方法。
【請求項２２】
前記圧縮応力誘電体層にＧｅイオンを注入するステップをさらに有し、前記注入するステップが前記圧縮応力誘電体層内の内在する応力圧縮応力を内在する応力引張り応力に変換する、請求項１６の方法。
【請求項２３】
前記Ｇｅイオンを約５×１０１４原子／ｃｍ３から約１×１０１６原子／ｃｍ３の範囲の濃度原子／ｃｍ３で注入する、請求項２２の方法。
【請求項２４】
前記圧縮応力誘電体層が約１０００ＭＰａから約２６００ＭＰａの範囲の内在する応力圧縮応力を有し、前記引張り応力誘電体層が約１０００ＭＰａから約２２００ＭＰａの範囲の内在する応力引張り応力を有する、請求項１６の方法。
【請求項２５】
前記圧縮応力誘電体層が前記圧縮応力誘電体層の上にある前記半導体層に約１００ＭＰａから約３００ＭＰａの範囲の前記引張り応力を伝達し、前記引張り応力誘電体層が前記誘電体層の上にある前記半導体層に約１００ＭＰａから約３００ＭＰａの範囲の前記圧縮応力を伝達する、請求項１６の方法。
【請求項２６】
半導体デバイスであって、
基板と、
前記基板の上の第１積層スタックで、前記第１積層スタックが前記基板の上に圧縮応力誘電体層と前記圧縮応力誘電体層の上に第１半導体層を有し、前記圧縮応力誘電体層が前記第１半導体層に引張り応力を伝達する、前記第１積層スタックと、
前記基板の上の第２積層スタックで、前記第２積層スタックが前記基板の上に引張り応力誘電体層と前記引張り応力誘電体層の上に第２半導体層を有し、前記引張り応力誘電体層が前記第２半導体層に圧縮応力を伝達する、前記第２積層スタックと、
を有する、半導体デバイス。
【請求項２７】
前記圧縮応力誘電体層と前記引張り応力誘電体層が約５ｎｍから約１００ｎｍの範囲の厚さをもつ、請求項２６の半導体デバイス。
【請求項２８】
前記第１積層スタックの上に少なくとも１つのｎＦＥＴデバイスを形成する、請求項２６のデバイス。
【請求項２９】
前記第２積層スタックの上に少なくとも１つのｐＦＥＴデバイスを形成する、請求項２６の半導体デバイス。
【請求項３０】
前記圧縮応力誘電体層と前記引張り応力誘電体層がＳｉ３Ｎ４を有する、請求項２６の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイス並びに半導体デバイスを形成する方法に関する。本発明は特にセミコンダクタ・オン・インシュレータ（ＳＯＩ）技術に関し、さらに具体的にはデュアル・ストレス材料基板上にシリコンを有する構造、並びに該構造を作成する方法に向けられる。
【背景技術】
【０００２】
シリコン基板上でのレジスタ、コンデンサ、ヒューズ、ダイオードおよびトランジスタなどの電子マイクロチップ・デバイスの集積化は、集積回路（ＩＣ）ウェハ製造技術の基礎である。最も一般的なＩＣ技術であるＣＭＯＳ（相補型金属酸化膜半導体）はＦＥＴ（電界効果トランジスタ）の設計および製造の分野を中心に改良を行ってきた。
【０００３】
ＦＥＴは電圧増幅デバイスである。ＦＥＴの最大の利点はその電圧の低さと電力要求の低さである。基本的な２種類のＦＥＴが金属酸化膜（ＭＯＳＦＥＴ）半導体と接合型（ＪＦＥＴ）である。ＭＯＳＦＥＴはＩＣ製品の主力トランジスタである。ＭＯＳＦＥＴにはｎＭＯＳ（ｎチャネル）とｐＭＯＳ（ｐチャネル）の２つのカテゴリーがある。各ＭＯＳＦＥＴはゲートと呼ばれる入力電極をもつ。「金属酸化膜」という用語はゲートの原料となる材料をいう。ＭＯＳＦＥＴのゲートの形成に使われる最も一般的な材料は多結晶シリコン材料で、これをＩＣ製造中に基板上に堆積する。多結晶シリコンは、材料にその導電特性を与える一般的なｐ型またはｎ型ドーパントのうちの１つをドーピングしなければならない。
【０００４】
ＣＭＯＳ集積回路に関するＳＯＩ技術およびそれに伴う利点はよく文献化されている。ＳＯＩ技術は、シリコン・ウェハに酸化物の薄層を埋め込むことに関わる。埋め込まれた酸化物の上にシリコンの薄層に半導体デバイスを組み込む。ＳＯＩ技術はラッチアップをなくし、寄生容量を減少するため、ＳＯＩ基板に組み込まれたデバイスはバルク・ウェハに組み込まれたデバイスに比べ集積回路内の隣接デバイス間の絶縁性に優れる。ＳＯＩ技術を用いて製造したＣＭＯＳ  ＩＣはバルク・シリコン（バルク−Ｓｉ）基板に形成した同様なデバイスに匹敵するデバイス性能を維持しながら、有効電流消費量が低い。ＳＯＩ技術は、バッテリ作動式の機器の需要が高まるにつれて、ＳＯＩデバイスの高速でありながら電力要求が低いためにますます普及してきている。
【０００５】
ＳＯＩウェハの形成に関しては様々な多くの技術が存在する。ＳＯＩ基板の製造に採用されるより一般的な方法の１つが、酸素イオン注入による素子分離法（ＳＩＭＯＸ）である。ＳＩＭＯＸはシリコン基板に酸素イオンを注入して、埋め込み酸化層を形成することに関わる。ウェハ接合を含むレイヤ・トランスファ技術は、基板に絶縁層を形成するのに採用するもう１つの技術である。エッチングと酸化の一連のステップでシリコン・アイランドを形成すると、横方向の絶縁構造を提供できる。
【０００６】
標準的なＭＯＳＦＥＴ技術では、チャネルの長さとゲート絶縁膜の厚さの両方を低減して、電流駆動能力とスイッチング性能を改善する。ＭＯＳＦＥＴデバイスのキャリア移動度は出力電流およびスイッチング性能に直接影響するため重要なパラメータである。そのため、チャネルの移動度を高めることによってデバイスの性能を高めることができる。一定のデバイスでは、かかる向上をシリコン膜に応力をかけることによって提供してきた。シリコン膜の圧縮応力またはシリコン膜の引張り応力のいずれかによって正味の応力を提供できる。
【０００７】
シリコンに応力をかけるアプローチは数多くあるが、今までは基板のフロントエンドに隣接して窒化物もしくは他の材料の層を使用することに主眼をおいていた。これらはすべてＳＩＭＯＸによるＳＯＩ構造にとって直接的なエッチング／堆積アプローチになっている。
【０００８】
また、チャネルに応力をかける多くのアプローチは主にチャネル内の「同じ符号」の応力を生み出すことに頼る。これらのすべての場合で、チャネルが膜（例えば、エッチ・ストップ・ライナー）エッジの前にあるため、同じ符号の応力伝達が生じる。「同じ符号」により、シリコン・チャネル内の応力は膜が引っ張りの場合引張り応力となり、膜が圧縮の場合圧縮応力になることを意味する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記の諸点に鑑み、ＳＯＩ技術の利点と応力技術を利用したデバイスの改良点を組み合わせた半導体デバイスを提供する必要がある。
【課題を解決するための手段】
【００１０】
本発明のコンセプトは、ＳＯＩ基板のｎＦＥＴおよびｐＦＥＴアイランドに、下層の材料を使ってそれぞれ引張り応力と圧縮応力をかけることである。本発明はシリコン・オン・インシュレータ（ＳＯＩ）技術と応力技術を利用したデバイスの改良点を組み合わせる。本発明はさらに、典型的にはＳｉＧｅ基板上の緩和Ｓｉに存在する貫通転位および不整合転位の発生率を減らす。本発明において、応力材料アイランド上に半導体アイランドを形成する方法を提供することによってこれを達成する。内在する圧縮応力および引張り応力をもつこれらアイランドには、それぞれ「反対符号」の引張り応力および圧縮応力がかかり、ｎＦＥＴおよびｐＦＥＴに適用される。「反対符号」という用語は、半導体アイランドで生じる応力が下層の材料で生じる応力とは反対であることを意味する。例えば、引張り応力の下層材料は上にある半導体アイランドに応力を伝達して圧縮応力を加えた半導体アイランドにするが、引張り応力の下層材料内の引張り応力（＋）は圧縮応力半導体アイランド内の圧縮応力（−）とは反対の符号をもつ。応力伝達は、エッチングにより下層の応力材料が解放されたときに上にある半導体アイランドにおこる。このアプローチのある大きなメリットは、ｐＦＥＴデバイスのデバイス・チャネル内に大きな圧縮応力を生むことができることである。
【００１１】
本発明において、半導体層（半導体アイランド）の下に圧縮応力誘電体層または引張り応力誘電体層を置くことによって以上のことを達成する。「圧縮応力誘電体層」という用語は、内在する圧縮応力を持つ誘電体層を意味する。「引張り応力誘電体層」という用語は内在する引張応力を持つ誘電体層を意味する。
【００１２】
圧縮応力誘電体層は上にある半導体層に引張り応力を伝達する。そのため、圧縮応力誘電体層はｎ型電界効果トランジスタ（ｎＦＥＴ）に応力技術を利用したデバイスの改良点を提供する。引張り応力誘電体層は上にある半導体層に圧縮応力を弾性的に伝達する。そのため、引張り応力誘電体層はｐ型電界効果トランジスタ（ｐＦＥＴ）に応力技術を利用したデバイスの改良点を提供する。大まかに言うと、発明による応力Ｓｉ基板は、
基板と、
前記基板の上の第１積層スタックで、前記第１積層スタックが前記基板の上に圧縮応力誘電体層と前記圧縮応力誘電体層の上に第１半導体層を有し、前記圧縮応力誘電体層が前記第１半導体層に引張り応力を伝達する、前記第１積層スタックと、
前記基板の上の第２積層スタックで、前記第２積層スタックが前記基板の上に引張り応力誘電体層と前記引張り応力誘電体層の上に第２半導体層を有し、前記引張り応力誘電体層が前記第２半導体層に圧縮応力を伝達する、前記第２積層スタックとを有する。
【００１３】
圧縮応力誘電体層と引張り応力誘電体層はＳｉ３Ｎ４などの窒化物を有することが好ましい。圧縮応力誘電体層は約１４００ＭＰａから約２６００ＭＰａの範囲の内在する圧縮応力を有し、約２００ＭＰａから約３５０ＭＰａの範囲の引張り応力を圧縮応力誘電体層の上にある第１の部分の半導体層に伝達する。そのため、第１の部分の半導体層はｎＦＥＴデバイスに最適である。
【００１４】
引張り応力誘電体層は約１０００ＭＰａから約１６００ＭＰａの範囲の内在する引張り応力を有し、約１５０ＭＰａから約２００ＭＰａの範囲の圧縮応力を引張り応力誘電体層の上にある第２半導体層に伝達する。そのため、第２の部分の半導体層はｐＦＥＴデバイスに最適である。
【００１５】
本発明の別の側面は、前述の応力Ｓｉ基板を形成する方法である。大まかに言うと、本発明の第１実施例において、応力Ｓｉ基板を形成する発明による方法は、
基板の第１の部分に圧縮応力誘電体層を形成するステップと、
基板の第２の部分に引張り応力誘電体層を形成するステップと、
前記圧縮応力誘電体層と前記引張り応力誘電体層の上に半導体層を形成するステップと、
前記半導体層を貫通し、前記引張り応力誘電体層を前記圧縮応力誘電体層から分離する分離領域を形成するステップで、前記圧縮応力誘電体層が前記圧縮応力誘電体層の上にある前記半導体層の部分に引張り応力を伝達し、前記引張り応力誘電体層が前記引張り応力誘電体層の上にある前記半導体層の部分に圧縮応力を伝達する、前記分離領域を形成するステップとを有する。
【００１６】
圧縮応力誘電体層と引張り応力誘電体層はＳｉ３Ｎ４などの窒化物を有する。圧縮応力誘電体層は化学蒸着法で堆積でき、前記化学蒸着法の条件が堆積層内に真性圧縮応力をもたらす。化学蒸着法によりＳｉ３Ｎ４の圧縮応力誘電体層を堆積する条件は、およそ約５００Ｗから約１，５００Ｗの低周波電力、およそ約２５０Ｗから約５００Ｗの高周波電力、およそ約８００ｓｃｃｍから約２，０００ｓｃｃｍのシランの流量、およそ約６，０００ｓｃｃｍから約１０，０００ｓｃｃｍのＮＨ３の流量、および約１０トル以下の成膜圧力を含む。
【００１７】
引張り応力誘電体層はＳｉ３Ｎ４などの窒化物の化学蒸着法により堆積でき、前記堆積プロセスの条件が堆積層内に内在する引っ張り応力をもたらす。化学蒸着法により引張り応力誘電体層を堆積する条件は、およそ約０Ｗから約１００Ｗの低周波電力、およそ約２００Ｗから約６００Ｗの高周波電力、約５０ｓｃｃｍから約２００ｓｃｃｍのシランの流量、およそ約１，５００ｓｃｃｍから約３，０００ｓｃｃｍのＮＨ３の流量、および約１５トル以下の成膜圧力を含む。
【００１８】
本発明の第２実施例において、応力Ｓｉ基板を形成する方法は、
基板の第１の部分に引張り応力誘電体層を配置し、前記基板の第２の部分に圧縮応力誘電体層を配置する基板を有する初期構造を提供するステップで、前記引張り応力誘電体層と前記圧縮応力誘電体層を絶縁材料で分離する、前記提供するステップと、
前記Ｓｉ含有基板の前記第１の部分と前記第２の部分の間の前記基板の部分を露出させるために、前記絶縁材料を除去するステップと、
前記基板の前記第１の部分および前記基板の前記第２の部分に隣接して前記基板に凹部を設けるために、前記基板の前記第１の部分および前記第２の部分から前記基板の前記一部を凹ませるステップと、
前記基板の凹部に配置する酸化物を形成するステップであって、前記酸化物を前記圧縮応力誘電体層および前記引張り応力誘電体層の上面と同じ平面になる厚さに堆積して、平坦な上面にする、前記基板の凹部に配置する酸化物を形成するステップと、
前記酸化物の前記平坦な上面にウェハを接合するステップと、
剥離境界面を設けるために前記基板にイオン注入するステップと、
前記基板の剥離面はそのままの状態で、前記剥離境界面付近で前記基板を分離するステップと、
前記基板の前記凹部上の前記酸化物の表面まで、前記基板の前記剥離面を平坦化するステップで、前記基板の前記酸化物までの平坦化により前記引っ張り誘電体層および前記圧縮誘電体層の上に半導体層を作る、前記平坦化するステップと、
前記酸化物を除去するステップであって、前記引張り応力誘電体層が前記引張り応力誘電体層の上にある前記半導体層に圧縮応力を伝達し、前記圧縮応力誘電体層が前記圧縮応力誘電体層の上にある前記半導体層に引張り応力を伝達する、前記酸化物を除去するステップと、
を有する。
【００１９】
圧縮応力誘電体層および引張り応力誘電体層はＳｉ３Ｎ４などの窒化物を有することができる。初期構造は、基板の上に絶縁材料の層を設け、基板の第１の部分および基板の第２の部分を露出するために絶縁材料の層の一部を除去し、基板の第１の部分の上に引張り応力誘電体層を、基板の第２の部分の上に圧縮応力誘電体層を形成して形成する。
【００２０】
上記方法の一実施例では、圧縮応力誘電体層と引張り応力誘電体層の間に配置した酸化物を除去する前に、圧縮応力誘電体層および引張り応力誘電体層の上にポリシリコン・キャップを形成してもよい。ポリシリコン・キャップは絶縁層を除去した後に除去してもよく、ポリシリコン・キャップは圧縮応力誘電体層および引張り応力誘電体層内の応力を維持する。
【発明を実施するための最良の形態】
【００２１】
本発明は、圧縮応力半導体部分と引張り応力半導体部分の両方を有する基板、並びにそれを形成する方法を提供する。
【００２２】
有利なことに、本発明は基板の上に第１および第２の材料スタックを形成することによって圧縮応力半導体部分と引張り応力半導体部分の両方をもつ基板を提供し、第１材料スタックは上にある半導体部分に引張り応力を伝達する圧縮応力誘電体層を有し、第２材料スタックは上にある半導体部分に圧縮応力を伝達する引張り応力誘電体層を有する。本発明はｎＦＥＴおよびｐＦＥＴデバイスの異なる応力表面をもつＳＯＩ基板を提供する。ｎＦＥＴが引張り応力をかけられるチャネル領域をもつこと、およびｐＦＥＴが圧縮応力をかけられるチャネルをもつことは有利であり、チャネルにかかる応力がデバイスの応力能を改善する。ここで本発明を本出願に添付する図面を参照しながら詳しく述べる。添付図面において、同じ素子および対応する素子もしくは同じ素子または対応する素子は同じ参照番号で呼ぶ。
【００２３】
図１を参照すると、本発明の一実施例において、ｎＦＥＴ領域１５とｐＦＥＴ領域２０をもつ基板１０が提供される。ｎＦＥＴ領域２０は、上にある引張り応力半導体層１１に引張り応力を伝達する圧縮応力誘電体層１３を有するｎＦＥＴデバイス２５を含む。ｐＦＥＴ領域２０は、上にある圧縮応力半導体層１２に圧縮応力を伝達する引張り応力誘電体層１４を有するｐＦＥＴデバイス２６を含む。分離領域５はｎＦＥＴ領域１５とｐＦＥＴ領域２０を分離する。
【００２４】
圧縮応力誘電体層１３および引張り応力誘電体層１４は、シリコン・オン・インシュレータ（ＳＯＩ）基板の埋め込み絶縁層である。本発明の好適な実施例では、圧縮応力誘電体層１３および引張り応力誘電体層１４は窒化ケイ素（Ｓｉ３Ｎ４）であり、厚さは５０ｎｍから約１５０ｎｍの範囲である。圧縮応力誘電体層１３および引張り応力誘電体層１４は、急速熱処理化学蒸着法（ＲＴＣＶＤ）またはプラズマ強化化学蒸着法（ＰＥＣＶＤ）などの化学蒸着法で堆積し、堆積層内に生じる応力は堆積プロセスの処理条件に依存する。これら処理条件を図５〜図７を参照してさらにより詳しく述べる。
【００２５】
図１に戻ると、引張り応力半導体層１１と圧縮応力半導体層１２は、シリコン・オン・インシュレータ（ＳＯＩ）基板の上部シリコン含有層であり、ＳＯＩ層とも呼ばれる。引張り応力半導体層１１には約１００ＭＰａから約２２００ＭＰａの範囲の引張り応力がかかっており、そのため少なくとも１つのｎＦＥＴデバイス２５のチャネル領域によく適する。圧縮応力半導体層１２には約１００ＭＰａから約２３００ＭＰａの範囲の圧縮応力がかかっており、そのため少なくとも１つのｐＦＥＴデバイス２６のチャネル領域によく適する。
【００２６】
図３を参照すると、本発明のｐＦＥＴ領域２０内のｐＦＥＴデバイス２６の一実施例のシミュレーションを提供しており、実線は引っ張り応力を表し、点線は圧縮応力を表す。図示するシミュレーションでは、Ｓｉ３Ｎ４を有する引張り応力誘電体層１４は厚さをおよそ２５０Åに形成し、Ｓｉ３Ｎ４引張り応力誘電体層１４内に生じる内在する引張応力はおよそ約＋１．５ＧＰａである。さらに図３を参照すると、引張り応力誘電体層１４は上にある圧縮応力半導体層１２におよそ−２００ＭＰａの圧縮応力を弾性的に伝達する。典型的には、引張り応力誘電体層１４はその内在する応力の２０％を上にある圧縮応力半導体層１２に伝達する。圧縮応力半導体層１２は厚さがおよそ約２５０Åのシリコン含有層を有し、レイヤ・トランスファ技術および接合技術を使って圧縮応力半導体層１２が形成される。
【００２７】
図４を参照すると、本発明のｎＦＥＴ領域１５内のｎＦＥＴデバイス２５の一実施例のシミュレーションを提供しており、実線は引っ張り応力を表し、点線は圧縮応力の応力を表す。図示するシミュレーションでは、Ｓｉ３Ｎ４を有する圧縮応力誘電体層１３は厚さがおよそ２５０Åに形成され、Ｓｉ３Ｎ４の圧縮応力誘電体層１３内に生じる内在する圧縮応力はおよそ約−０．７ＧＰａである。典型的には、圧縮応力誘電体層１３はその内在する圧縮応力の２０％を上にある引張り応力半導体層１１に伝達する。さらに図４を参照すると、Ｓｉ３Ｎ４の圧縮応力誘電体層１３は上にある引張り応力半導体層１１におよそ＋１００ＭＰａの引っ張り応力を弾性的に伝達する。レイヤ・トランスファ技術および接合技術を使って引張り応力半導体層１１が形成され、典型的には厚さがおよそ２５０Åである。
【００２８】
ここで、適切に応力をかけたｎＦＥＴ領域１５およびｐＦＥＴ領域２０の両方を同時に有する応力Ｓｉ基板を形成する方法をさらに詳しく述べる。図１に図示するシリコン・オン・インシュレータ（ＳＯＩ）基板の上に適切に応力をかけたｎＦＥＴ領域１５およびｐＦＥＴ領域２０を形成する方法を、図５〜図７を参照して説明する。図２に図示するシリコン・オン・インシュレータ（ＳＯＩ）基板の上に適切に応力をかけたｎＦＥＴ領域１５およびｐＦＥＴ領域２０を形成する方法を、図８〜図１３を参照して説明する。
【００２９】
図５を参照すると、基板１０の一部の上に第１応力誘電体層１３が形成される。基板１０はＳｉ含有材料を有するのが好ましい。「Ｓｉ含有」という用語は、本明細書においてシリコンを含む材料を意味するのに使う。Ｓｉ含有材料の実例は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ポリシリコンすなわちポリＳｉ、エピタキシァル・シリコンすなわちエピ−Ｓｉ、アモルファス・シリコンすなわちａ：Ｓｉ、およびその多層を含むが、これだけに限定されない。シリコンはウェハ製造で圧倒的に使用される半導体材料であるが、それだけには限定されないが、ゲルマニウム、ヒ化ガリウム、窒化ガリウム、シリコン・ゲルマニウム、テルル化カドミウム、セレン化亜鉛など、代替半導体材料を採用できる。
【００３０】
第１の応力誘電体層１３は堆積層内に内部応力を生む条件で堆積したＳｉ３Ｎ４を有するのが好ましい。ブランケット堆積後、第１の応力誘電体層１３はさらに、従来のフォトリソグラフィおよびエッチングを用いてパターン形成およびエッチングし、基板１０の第１の応力誘電体層１３が残る部分をその後、その表面に最適な伝導型のデバイスを提供するように処理する。
【００３１】
第１の応力誘電体層１３はまず、基板１０全体の上に堆積される第１のブランケットである。第１の応力誘電体層１３は、プラズマ強化化学蒸着法（ＰＥＣＶＤ）または急速熱処理化学蒸着法（ＲＴＣＶＤ）など、低温化学蒸着法（ＣＶＤ）プロセスを用いて堆積できる。第１の応力誘電体層１３の堆積に使用するプロセス条件を変更して、応力の状態が引張りまたは圧縮であるかどうかを制御できる。
【００３２】
プラズマ強化化学蒸着法（ＰＥＣＶＤ）は、内部圧縮応力または内部引っ張り応力をもつ応力誘電体層を提供できる。ＰＥＣＶＤで堆積する応力誘電体層の応力の状態は、成膜チャンバ内の反応速度を変える堆積条件を変更することによって制御できる。より具体的には、堆積される応力誘電体層の応力の状態は、ＳｉＨ４／Ｎ２／Ｈｅガスの流量、圧力、ＲＦ出力、および電極の間隔などの堆積条件を変更することによって設定できる。
【００３３】
急速熱処理化学蒸着法（ＲＴＣＶＤ）は内部引っ張り応力をもつ応力誘電体層１３、１４を提供できる。ＲＴＣＶＤで堆積する応力誘電体層内に生じる内部引っ張り応力の大きさは、堆積条件を変更することによって制御できる。より具体的には、堆積される応力誘電体層内の引っ張り応力の大きさは、前駆体の組成、前駆体の流量、および温度などの堆積条件を変更することによって設定できる。
【００３４】
別の実施例では、保護マスク（図示せず）を基板１０の一部の上に形成できるので、圧縮応力誘電体層１３を選択的に堆積できる。
【００３５】
図５に図示する実施例では、第１の応力誘電体層１３は圧縮応力誘電体層にする条件で堆積することが好ましい。そのため、図５〜図７に図示する第１の応力誘電体層は以下圧縮応力誘電体層１３と呼ぶ。圧縮応力誘電体層１３の形成は、Ｓｉ３Ｎ４のＰＥＣＶＤを有することができ、その堆積条件はおよそ約５００Ｗから約１，５００Ｗの低周波電力、およそ約２５０Ｗから約５００Ｗの高周波電力、およそ約８００ｓｃｃｍから約２，０００ｓｃｃｍのシランの流量、およそ約６，０００ｓｃｃｍから約１０，０００ｓｃｃｍのＮＨ３の流量、約１０トル以下の成膜圧力を含む。圧縮応力誘電体層１３は一般的に約５００Åから約１５００Åの範囲の厚さに、より典型的には約５００Åから約１０００Åの範囲の厚さに堆積できる。
【００３６】
本発明の別の実施例では、第１の応力誘電体層は引張り応力誘電体層にする条件でＰＥＣＶＤにより堆積したＳｉ３Ｎ４とすることができる。堆積条件は、およそ約０Ｗから約１００Ｗの低周波電力、およそ約２００Ｗから約６００Ｗの高周波電力、約５０ｓｃｃｍから約２００ｓｃｃｍのシランの流量、およそ約１，５００ｓｃｃｍから約３，０００ｓｃｃｍのＮＨ３の流量、および約１５トル以下の成膜圧力が含まれる。
【００３７】
堆積後、圧縮応力誘電体層１３をさらに従来のフォトリソグラフィおよびエッチングを使用してパターン形成およびエッチングする。具体的には、圧縮応力誘電体層１３の表面にフォトレジストを塗布し、フォトレジストを照射のパターンに露光し、さらに従来のレジスト現像液を利用してフォトレジストにパターンを現像することによってパターンを形成する。フォトレジストのパターン形成が完了してしまえば、圧縮応力誘電体層１３のフォトレジストで覆われた箇所は保護され、下にある基板１０を実質的にエッチングせずに圧縮応力誘電体層１３の保護されていない領域を除去する選択的エッチング・プロセスを使って露出した領域が除去される。圧縮応力誘電体層１３の残りの部分が位置する基板１０の部分はその後ｎＦＥＴデバイス２５を提供するように処理し、以下ｎＦＥＴ領域１５と呼ぶ。圧縮応力誘電体層１３が除去された基板の部分を以下ｐＦＥＴ領域２０と呼ぶ。
【００３８】
図６を参照すると、次に基板１０の露出部分と圧縮応力誘電体層１３を含む図５に図示する構造の上にエッチ・ストップ層１７をブランケット堆積する。エッチ・ストップ層１７は酸化物、窒化物、および酸窒化物を有してもよいが、好ましくはＳｉＯ２などの酸化物である。エッチ・ストップ層１７は約５０Åから約２００Å、好ましくは約１００Åの厚さにすることができる。エッチ・ストップ層１７は化学蒸着法などの従来の堆積、または酸化および窒化などの熱成長プロセスを使って形成することができる。
【００３９】
さらにエッチ・ストップ層１７の上に、低温プラズマ強化化学蒸着法（ＰＥＣＶＤ）または急速熱処理化学蒸着法（ＲＴＣＶＤ）など、化学蒸着プロセスを使って第２の応力誘電体層１４をブランケット堆積する。第１の応力誘電体層１３の堆積と同様、第２の応力誘電体層１４の化学蒸着法のプロセス条件を変えると、応力の状態を引張り応力または圧縮応力に制御できる。図６に図示する実施例では、第２の応力誘電体層１４は引張り応力誘電体層にする条件で堆積しており、そのため図６〜図７に図示する第２の応力誘電体層１４を以下、引張り応力誘電体層１４と呼ぶ。
【００４０】
一実施例では、引張り応力誘電体層１４の形成はＳｉ３Ｎ４のＰＥＣＶＤを有し、その堆積条件はおよそ約０Ｗから約１００Ｗの低周波電力、およそ約２００Ｗから約６００Ｗの高周波電力、約５０ｓｃｃｍから約２００ｓｃｃｍのシランの流量、およそ約１，５００ｓｃｃｍから約３，０００ｓｃｃｍのＮＨ３の流量、および約１５トル以下の成膜圧力を含む。
【００４１】
引張り応力誘電体層１４は一般的に約５００Åから約１５００Åの範囲、より好ましくは約５００Åから約１０００Åの範囲の厚さに堆積できる。
【００４２】
第１の応力誘電体層を引張り応力誘電体層１４にする条件で堆積する本発明の実施例では、第２の応力誘電体層を圧縮応力誘電体層にする条件で堆積してもよい。
【００４３】
ブランケット堆積後、引張り応力誘電体層１４をさらに従来のフォトリソグラフィおよびエッチングを使ってパターン形成およびエッチングする。具体的には、ｎＦＥＴ領域１５を露出させたまま、基板１０のｐＦＥＴ領域２０を保護するフォトレジスト・マスクを形成する。次に、下にあるエッチ・ストップ１７またはｐＦＥＴ領域２０の上にあるフォトレジスト・マスクをエッチングせずに、引張り応力誘電体層１４を除去する高選択エッチングにより、ｎＦＥＴ領域１５から引張り応力誘電体層１４が除去される。次のプロセス・ステップで、下にある圧縮応力誘電体層１３またはフォトレジスト・マスクを実質的にエッチングせずにエッチ・ストップ１７を除去する高い選択性をもちながら、ウェットまたはドライ・エッチングなどのエッチング・プロセスで基板１０のｎＦＥＴ領域２０からエッチ・ストップ層１７を除去する。さらに化学的剥離でフォトレジスト・マスクを除去する。一実施例では、ＣＭＰなどの平坦化プロセスを利用して、図６に図示するように引張り応力誘電体層１４の上面と同一平面の上面をもつ圧縮応力誘電体層１３を提供してもよい。
【００４４】
さらに別の実施例では、まず圧縮応力誘電体層１３の上に保護マスクを形成して、エッチ・ストップ層１７および引張り応力誘電体層１４の形成中そのままにしておく。
【００４５】
図７を参照すると、さらに圧縮応力誘電体層１３および引張り応力誘電体層１４の上に、従来のウェハ接合法を使って半導体層３０を形成する。例えば、半導体層３０はハンドリング・ウェハ（図示せず）から移設してもよく、半導体層３０を圧縮応力誘電体層１３および引張り応力誘電体層１４の同一平面に接合し、スマート・カット・プロセスにより接合後にハンドリング・ウェハを除去する。スマート・カット・プロセスは典型的には、イオン注入、例えば水素注入による剥離境界面を形成するステップと、次に剥離境界面のハンドリング・ウェハを除去するステップを有する。平坦化した表面に接合する半導体層３０は約５ｎｍから約１００ｎｍの範囲の厚さのシリコン含有材料とすることができる。
【００４６】
次のプロセス・ステップで、図１に図示するように、ｎＦＥＴ領域１５とｐＦＥＴ領域２０を分離する分離領域５を形成する。分離領域５は半導体層３０、圧縮応力誘電体層１３、および引張り応力誘電体層１４を貫通してエッチングし、基板１０の表面でストップする、好ましくはエッチ・ストップ層１７でストップさせて、溝を提供することによって形成する。溝はパターン形成したフォトレジスト・マスクをリアクティブ・イオン・エッチング（ＲＩＥ）またはプラズマ・エッチングなどのドライ・エッチング・プロセスと合わせて使用して形成できる。溝の形成により、応力誘電体層１３、１４は上にある半導体層３０に反対符号の応力を伝達できる。例えば、圧縮応力誘電体層１３は上にある半導体層３０に引張り応力を伝達して引張り応力半導体層１１（アイランド）を作り、引張り応力誘電体層１４は上にある半導体層３０に圧縮応力を伝達して、圧縮応力半導体層（アイランド）１２を作る。圧縮応力半導体層１２内に生じる内在する圧縮応力は約１００ＭＰａから約４００ＭＰａの範囲であり、引張り応力半導体層１１内に生じる内在する引っ張り応力は約１００ＭＰａから約４００ＭＰａの範囲である。
【００４７】
溝には任意で従来のライナー材料、例えば酸化物で内側を被覆してもよく、その後ＣＶＤまたはその種の他の堆積プロセスを利用して、ポリシリコンまたはその種の他のＳＴＩ誘電材料で溝を埋める。ＳＴＩ誘電体層は堆積後任意で密度を高めてもよい。化学的機械研磨（ＣＭＰ）などの従来の平坦化プロセスを任意で利用して、平坦な構造にしてもよい。
【００４８】
次に従来のｎＦＥＴおよびｐＦＥＴ形成プロセスを行って、図１に図示するように、ｎＦＥＴ領域１５に少なくとも１つのｎＦＥＴデバイス２５を、ｐＦＥＴ領域２０に少なくとも１つのｐＦＥＴデバイス２６を形成できる。各デバイス領域１５、２０にはデバイスを１つだけしか描いていないが、複数のデバイスも想定され、本発明の範囲内にあることに留意する。
【００４９】
ここで、図２に図示する構造を製造する本発明の第２の実施例を図８〜図１３を参照して説明する。図８を参照すると、Ｓｉ含有ウェハ３５の上に絶縁材料層４０を有する初期構造が提供される。絶縁材料層４０はＳｉＯ２などの酸化物とすることができ、化学蒸着法などの従来の堆積プロセスでＳｉ含有ウェハ３５の上に堆積する。絶縁材料層３５は約１０ｎｍ〜約１００ｎｍの範囲の厚さとすることができる。
【００５０】
図９を参照すると、一連の第１プロセス・ステップでは、ｐＦＥＴ領域２０を初期構造の一部内に形成する。絶縁材料層４０の上に第１フォトレジスト・マスクを形成し、第１フォトレジスト・マスクは第１絶縁材料層４０の一部を露出させる。次に絶縁材料層４０の露出部分をエッチングして、Ｓｉ含有ウェハ３５の第１の部分を露出させる。絶縁材料層４０のエッチングの後、第１フォトレジスト・マスクを化学的剥離する。次にＳｉ含有層の少なくとも第１の部分の上に第１の応力誘電材料１４を堆積する。第１の応力誘電材料１４は内在する引張り応力をもち、以下引張り応力誘電体層１４と呼ぶ。図６に図示する前述の実施例で形成した引張り応力誘電体層１４と同様に、引張り応力誘電体層１４は好ましくはＳｉ３Ｎ４を有し、化学蒸着法で堆積し、その堆積プロセスの条件は堆積層内に約１０００ＭＰａから約２２００ＭＰａの範囲の内在する引張り応力を提供するように選択する。
【００５１】
堆積後、基板１０のｐＦＥＴ領域２０内の引張り応力誘電体層１４の部分を保護する別のフォトレジスト・マスクを形成し、フォトレジスト・マスクおよび絶縁材料層４０に対して高選択性をもつエッチング・プロセスにより基板１０のｎＦＥＴ領域１５から引張り応力誘電体層１４の露出部分を除去する。エッチング後、フォトレジストは化学的剥離を使って除去する。
【００５２】
次に、ポリシリコン層をブランケット堆積およびエッチングして、ｐＦＥＴ領域２０内の引張り応力誘電体層１４の上にポリシリコン・キャップ４５を形成する。ポリシリコン・キャップ４５は化学蒸着法などの堆積で形成し、典型的には約２０ｎｍから約５０ｎｍの範囲の厚さをもつ。ポリシリコン・キャップ４５はその後の処理中に引張り応力誘電体層１４内の内在する応力を維持するのに役立つ。
【００５３】
さらに図９を参照して、次の一連のプロセス・ステップでは、初期構造の第２の部分内にｎＦＥＴ領域１５を形成する。ｎＦＥＴ領域１５の処理はｐＦＥＴ領域２０の処理と同様である。具体的には、絶縁材料４０の第２の部分を除去してＳｉ含有ウェハ３５の第２の部分を露出させる。圧縮内部応力をもつ第２の応力誘電材料１３をブランケット堆積およびエッチングして、ｎＦＥＴ領域１５内に圧縮応力誘電体層１３を設ける。圧縮応力誘電体層１３の上にポリシリコン・キャップ４６を形成する。図５に図示する前述の実施例で形成した圧縮応力誘電体層１３と同様に、圧縮応力誘電体層１３は好ましくはＳｉ３Ｎ４を有し、化学蒸着法で堆積し、その堆積プロセスの条件は堆積層内に約１０００ＭＰａから約２６００ＭＰａの範囲の内在する圧縮応力を提供するように選択する。
【００５４】
図１０を参照すると、次のプロセス・ステップでは、圧縮応力誘電体層１３または引張り応力誘電体層１４を実質的にエッチングせずに、絶縁材料層４０およびポリシリコン・キャップ４５、４６の除去に対して高選択性をもって、絶縁材料層４０の残りの部分およびポリシリコン・キャップ４５、４６をエッチング・プロセス、例えばウェット・エッチングまたはドライ・エッチングにより除去する。絶縁材料層４０の残りの部分を除去すると、圧縮応力誘電体層１３と引張り応力誘電体層１４の間にＳｉ含有ウェハ３５の表面が露出する。
【００５５】
さらに図１０を参照して、圧縮応力誘電体層１３および引張り応力誘電体層１４に対して高選択性をもつリアクティブ・イオン・エッチング（ＲＩＥ）などの方向性エッチング・プロセスが、Ｓｉ含有ウェハ３５の露出面を垂直に凹ませる。このエッチング・プロセスは時間調節される。このプロセス・ステップ中、圧縮応力誘電体層１３および引張り応力誘電体層１４内の内在する応力の部分がＳｉ含有ウェハ３５に伝達し、応力誘電体層１３、１４はＳｉ含有ウェハ３５に反対符号の応力をかける。
【００５６】
図１１を参照すると、さらにＳｉ含有ウェハ３５の凹面に第２酸化物層４７、例えばＳｉＯ２を堆積して、化学的機械研磨を利用して平坦化し、圧縮応力誘電体層１３および引張り応力誘電体層１４と同一平面になるようにする。第２酸化物層４７の上面をさらに、高選択性のエッチング・プロセスによって圧縮応力誘電体層１３および引張り応力誘電体層１４の同一面から凹ませる。次に、堆積および平坦化プロセスを利用して、第２酸化物層４７、圧縮応力誘電体層１３、および引張り応力誘電体層１４の上に平坦な上面のポリシリコン層４８を形成する。
【００５７】
図１２を参照すると、次のプロセス・ステップで、水素イオン、またはその種の他のイオンをＳｉ含有ウェハ３５に注入することによって、Ｓｉ含有ウェハ３５内に剥離境界面２８を形成する。剥離境界面２８の形成後、さらにハンドリング・ウェハ５０を平らな上面のポリシリコン層４８に接合する。接合は、ハンドリング・ウェハ５０を平坦な上面のポリシリコン層４８の面に密着させた後、接合できる条件で２つの接触面を加熱（室温以上）することによって成し遂げる。加熱ステップは外部のエネルギーを利用してもしくは利用せずに行ってもよい。接合中、Ｓｉ含有ウェハ３５は剥離境界面２８付近が分離し、図１３に図示されるように、剥離境界面２８の下に位置するＳｉ含有ウェハ３５の部分が除去され、剥離境界面２８の上のＳｉ含有ウェハの部分３５’が残る。
【００５８】
Ｓｉ含有ウェハの残りの部分３５’はさらに、第２酸化物層４７まで、化学的機械研磨（ＣＭＰ）または研削などの平坦化を受けさせる。平坦化後、第２酸化物層４７を、Ｓｉ含有ウェハの残りの部分３５’を実質的にエッチングしない選択的エッチング・プロセスで除去する。図２は上記エッチング・プロセスが形成した結果の構造を示す。
【００５９】
図２を参照すると、第２酸化物層４７を除去したあと、圧縮応力誘電体層１３は上にあるＳｉ含有ウェハの残りの部分に引張り応力を伝達して、引張り応力半導体層１１（アイランド）となり、引張り応力誘電体層１４は上にあるＳｉ含有ウェハの残りの部分に圧縮応力を伝達して圧縮応力半導体層（アイランド）１２になる。圧縮応力半導体層１２内に生じる内在する圧縮応力は約１００ＭＰａから約３００ＭＰａの範囲であり、引張り応力半導体層１１内に生じる内在する引っ張り応力は約１００ＭＰａから約３００ＭＰａの範囲である。
【００６０】
圧縮応力誘電体層１３および引張り応力誘電体層１４の代替法では、圧縮膜をＳｉＧｅとし、引張り膜を炭素をドーピングしたＳｉとしてもよい。さらに、引張り膜に変換する圧縮膜へのＧｅ注入を採用することもできよう。例えば、圧縮Ｓｉ３Ｎ４層をイオン注入によりＧｅを注入することによって引張り膜に変換してもよく、そこで注入濃度は５×１０１４原子／ｃｍ３から約１×１０１６の範囲で、注入エネルギーを約１０ｋｅＶから約１００ｋｅＶの範囲である。
【００６１】
本発明をその好適な実施例に関して具体的に図示、説明してきたが、当業者には本発明の精神および範囲を逸脱することなく形態および詳細に前述並びにその他の変更を行えることは理解されるであろう。そのため、本発明は説明および例示したそのままの形態および詳細に制限されるものではなく、添付の請求項の範囲内にある。
【００６２】
本発明者による発明を詳細に説明してきたように、特許請求の範囲に記載のとおり新規性を主張し、特許証による保護を望む。
【図面の簡単な説明】
【００６３】
【図１】圧縮応力半導体層と引張り応力半導体層をもつＳＯＩ基板を含む本発明の一実施例を（断面図で）図示する。
【図２】圧縮応力半導体層と引張り応力半導体層をもつＳＯＩ基板を含む本発明の別の実施例を（断面図で）図示する。
【図３】引張り応力誘電体層を有する材料スタックをもつ本発明の一実施例の圧縮応力と引張り応力を描く。
【図４】圧縮応力誘電体層を有する材料スタックをもつ本発明の一実施例の圧縮応力と引張り応力を描く。
【図５】図１に図示する構造を製造するプロセス・ステップを（断面図で）図示する。
【図６】図１に図示する構造を製造するプロセス・ステップを（断面図で）図示する。
【図７】図１に図示する構造を製造するプロセス・ステップを（断面図で）図示する。
【図８】図２に図示する構造を製造するプロセス・ステップを（断面図で）図示する。
【図９】図２に図示する構造を製造するプロセス・ステップを（断面図で）図示する。
【図１０】図２に図示する構造を製造するプロセス・ステップを（断面図で）図示する。
【図１１】図２に図示する構造を製造するプロセス・ステップを（断面図で）図示する。
【図１２】図２に図示する構造を製造するプロセス・ステップを（断面図で）図示する。
【図１３】図２に図示する構造を製造するプロセス・ステップを（断面図で）図示する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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