(57)【要約】  本発明は、プリントヘッド加熱回路のアレイを有するインクジェットプリントヘッドに関する。各々の回路は、電力ライン（２０，２２）の間で直列に配された加熱素子（１２）及び駆動トランジスタ（１４）を有しており、これらの素子の間の接合部にノード（２３）を備えている。第１の容量性素子（５０）は、第１の制御信号部（５２）とノード（２３）との間で結合され、第２の容量性素子（５４）は、第１の制御信号（５２）と相補的な第２の制御信号部（５６）と、ノード（２３）との間で結合される。これらの２つの容量性素子は、逆ステップ電圧の変化を回路に容量的に結合させるために使用される。これらの容量結合の効果は、駆動トランジスタのゲート及びドレインにおいて同時に高い電圧が生じることを減らすように、スイッチング特性を変更するために使用されることができる。
2008511474.tif 000002
【特許請求の範囲】
【請求項１】
各々が個々のプリントヘッドノズルと関連するプリントヘッド加熱回路のアレイを有するインクジェットプリントヘッドであって、各々の前記加熱回路は、
加熱素子と当該加熱素子を通る電流を駆動するための駆動トランジスタとが電力ライン間で直列に接続され、前記加熱素子と前記駆動トランジスタとの間の接合部にノードを備える、前記加熱素子及び前記駆動トランジスタと、
第１の制御信号の第１の制御信号部と前記ノードとの間に結合される第１の容量性素子と、
前記第１の制御信号と相補的な第２の制御信号の第２の制御信号部と、前記ノードとの間に結合される第２の容量性素子とを有するインクジェットプリントヘッド。
【請求項２】
前記第２の制御信号が、インプットとして前記第１の制御信号を受け取るインバータによって供給される、請求項１に記載のインクジェットプリントヘッド。
【請求項３】
前記第１の制御信号が、インプットとしてノズル制御インプットを受け取る第２のインバータによって供給される、請求項２に記載のインクジェットプリントヘッド。
【請求項４】
前記第２の制御信号を供給する前記インバータのアウトプットが、前記駆動トランジスタのゲートに結合される、請求項２又は３に記載のインクジェットプリントヘッド。
【請求項５】
前記第１の容量性素子及び前記第２の容量性素子の各々が、電圧依存キャパシタンスをもつ、請求項１乃至４の何れか一項に記載のインクジェットプリントヘッド。
【請求項６】
前記第１の容量性素子及び前記第２の容量性素子の各々が、キャパシタ端子の一方の端子の電圧で増大するキャパシタンスをもつ、請求項５に記載のインクジェットプリントヘッド。
【請求項７】
前記第１の容量性素子及び前記第２の容量性素子の各々が、ＮＭＯＳキャパシタを有する、請求項５又は６に記載のインクジェットプリントヘッド。
【請求項８】
一方のＮＭＯＳキャパシタのゲートと、他方のＮＭＯＳキャパシタのソース／ドレインとが、前記ノードに接続され、各々のＮＭＯＳキャパシタの他方の端子が、個々の制御信号部に接続される、請求項７に記載のインクジェットプリントヘッド。
【請求項９】
前記加熱素子が、抵抗器を有する、請求項１乃至８の何れか一項に記載のインクジェットプリントヘッド。
【請求項１０】
電力ライン間で直列に配された加熱素子及び駆動トランジスタを有し、前記加熱素子と前記駆動トランジスタとの間の接合部にノードを備えるインクジェットプリントヘッドノズルを駆動する方法であって、
第１の制御信号を前記ノードに容量的に結合するステップと、
前記第１の制御信号と相補的であり、前記第１の制御信号の遅延されたバージョンでもある第２の制御信号を、前記ノードに容量的に結合するステップと、
前記駆動トランジスタのゲートを駆動するために前記第２の制御信号を使用するステップとを含む方法。  
【請求項１１】
容量的に結合する前記各ステップが、電圧依存キャパシタンスをもつ容量性素子を使用するステップを含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サーマルインクジェットプリントヘッドに関し、特に、個別のプリントノズルと関連する駆動回路に関する。
【背景技術】
【０００２】
サーマルインクジェットプリントは、広く使用されるプリント技術である。この技術は、バブルジェット（登録商標）プリントとして呼ばれることが多い。サーマルインクジェットプリンタのインクカートリッジのプリントヘッドは、小さなインクノズルのアレイから構成され、これらのインクノズルの各々が、熱を生成する抵抗器を備えている。
【０００３】
この熱が、ノズル内のインクを蒸発させて気泡を発生する。気泡が拡張するのにつれて、液滴（droplet，液体粒子、飛沫）の形態の少量のインクが、ノズルを通って紙の上又は他の記録媒体の上に押し出される。つぶれている気泡は、ノズル内に真空状態を生成し、これにより、カートリッジのインクリザーバからインクをノズルに補充することがもたらされる。補給されたインクが、ノズル及び抵抗器を冷却するので、加熱抵抗器が次にアクティブな状態にされるとき、補充及び冷却によって次の液滴を形成するようにノズルが準備される。
【０００４】
この抵抗器は、一般に、プリントされるべきデータに依存する特定のシーケンスにおいてスイッチオン及びスイッチオフする駆動トランジスタに接続される。複数の異なる技法が、駆動回路を形成するために使用されることができる。
【０００５】
図１は、既知のプリントヘッドの第１の実施例を概略的な形態で示し、薄膜抵抗加熱器１２を具えるノズル１０及びこの加熱器を駆動するトランジスタ１４を図示する。この実施例では、トランジスタが、通常のシリコンＩＣプロセスを使用してウェハ１６において製造される。
【０００６】
図２では、トランジスタ１４が、低温多結晶シリコン（ＬＴＰＳ）技術に基づいており、これにより、駆動するトランジスタ及び他の駆動電子回路をもつノズルアレイが、ガラス又は他の基板１８において製造されることができる。ソース１４ａ、ゲート１４ｂ及びドレイン１４ｃが識別される。
【０００７】
図３は、個別のプリントノズルの回路について概略的に対応する回路を示す。この回路は、高電力レール２０（ＶＤＤ）と接地２２との間、又は他の低電力レール電圧との間に駆動トランジスタと直列に抵抗加熱器１２を有する。この回路は、ｎ型トランジスタを具えて実現されることが示される。
【０００８】
ｎ型トランジスタ１４のゲート電圧が低い場合、電圧ＶＤＤは、トランジスタのチャネルの両端間で降下し、加熱抵抗器１２は、冷たいままである。ゲート電圧が高い場合、電流が流れ、このため、熱消散がもたらされノズルに液滴が形成される。
【０００９】
図４は、図３のノズル回路に関するスイッチング特徴を示す。
【００１０】
プロット線３０は、抵抗器１２とトランジスタ１４との間の接合部における電圧であるドレイン電圧を示し、プロット線３２は、トランジスタゲート電圧を示す。この図は、低いゲート電圧から高いゲート電圧への遷移を示し、その後、高いゲート電圧から低いゲート電圧への遷移を示す。このドレイン電圧は、相補的なやり方で切り換えを行う。
【００１１】
トランジスタのチャネル幅は、ゲートが高い場合に電圧ＶＤＤが加熱器の両端間でほぼ完全に降下するように、充分に大きくなければならない。幾つかのプリントアプリケーションについて、液滴形成に必要な電力は、ノズルごとに数ワットの大きさであり得る。ほとんどのアプリケーションのためのノズルピッチが、２０乃至１００μｍのオーダーからのみ成るものとすると、ノズルごとの電力は非常に大きい。この電力は、非常に幅の広いトランジスタを必要とし、サーマルインクジェットプリントに伴う主要な問題の１つは、トランジスタを小さいノズルピッチ内に嵌合することである。このことは、特に、駆動トランジスタが、シリコンウェハにおける通常のＣＭＯＳ技術よりむしろ、ＬＴＰＳトランジスタを使用してガラスに作製されるプリントヘッドの場合に特に当てはまる。この理由は、ＬＴＰＳトランジスタが、より高いスレッショルド電圧及びより低い移動性（モビリティ）をもち、従って、通常のＣＭＯＳトランジスタよりもチャネル幅ごとにより低い電流を供給するからである。
【００１２】
必要なチャネル幅を縮小する１つのやり方は、電圧ＶＤＤを高めることである。電力を一定に保つために、加熱器の抵抗も同様に増大されなければならず、このことは、オン抵抗が加熱器の抵抗と比較してもっと小さいということを保証するのに、より小さい幅をもつトランジスタがあれば充分であろうということを意味する。加熱器の抵抗が、固定電力の場合、電圧ＶＤＤにより二乗で拡大縮小するので、必要なトランジスタ幅は、ＶＤＤの二乗の逆で縮小する。従って、ＶＤＤを高めることは、トランジスタが縮小されたノズルピッチに嵌合することを確実にする非常に効率的なやり方である。このことは、特に、ノズルを駆動するためにＬＴＰＳトランジスタを使用する場合に重要である。
【００１３】
しかしながら、ＶＤＤを高めるとトランジスタのサイズが縮小されるものの、チャネル間のより高い電圧降下が、アバランシェ及びホットキャリア効果によるトランジスタの劣化をもたらすので、その反面、トランジスタ自体の寿命は短縮される。
【００１４】
劣化の最も高い度合いは、トランジスタの遷移状態において生じる。なぜならば、この状態では、ゲート及びドレイン電圧が、同時に比較的高いレベルにあり、トランジスタで消散される電力が、最大値に達するからである。
【００１５】
図５は、図４のスイッチオンプロセスをより大きい縮尺で示す。ゲート電圧が切り換えを行うとき、トランジスタのスレッショルド電圧のために、ドレイン電圧が反応する前に遅延がある。結果として、ゲート及びドレイン電圧は、スイッチング動作時、同時に高くなる。
【００１６】
図５の網掛け領域４０は、ゲート及びドレイン電圧が双方とも比較的高い値をもち、このため、トランジスタの電気的劣化を生じる期間を表わす。遷移状態における劣化は、プリントノズルが切り換えられなければならない高周波のために、大きな問題である。プリント速度を向上するために、将来のプリントカートリッジ世代では、より一層高い周波数が使用されるであろう。それゆえ、トランジスタは、インクカートリッジの寿命中に頻繁に遷移状態を通過するであろう。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従って、必要な電圧においてトランジスタの劣化を制限するとともに、小さい寸法のトランジスタが使用されることを可能にするインクジェットヘッド駆動回路の必要性がある。
【課題を解決するための手段】
【００１８】
本発明によれば、各々が個々のプリントヘッドノズルと関連するプリントヘッド加熱回路のアレイを有するインクジェットプリントヘッドであって、各々の前記加熱回路は、加熱素子と当該加熱素子を通る電流を駆動するための駆動トランジスタとが電力ライン間で直列に接続され、前記加熱素子と前記駆動トランジスタとの間の接合部にノードを備える、前記加熱素子及び前記駆動トランジスタと、第１の制御信号の第１の制御信号部と前記ノードとの間に結合される第１の容量性素子と、前記第１の制御信号と相補的な第２の制御信号の第２の制御信号部と、前記ノードとの間に結合される第２の容量性素子とを有するインクジェットプリントヘッドが提供される。
【００１９】
本発明の回路の２つの容量性素子は、容量的に逆ステップ電圧の変化を回路に結合させるために使用される。これらの容量結合の効果は、駆動トランジスタのゲート及びドレインに同時に高い電圧が生じることを減らすように、スイッチング特性を変更するために使用されることができる。
【００２０】
それゆえ、この駆動装置は、トランジスタのゲート及びドレイン電圧が同時に高いレベルにあることを防止し、これによって、トランジスタ劣化を軽減し、高い電力供給電圧が使用されることを可能にする。このことにより、その結果として、チャネル寸法が縮小されることができ、従って、縮小されたノズルピッチを可能にする。
【００２１】
第２の制御信号が、好ましくは、インプットとして第１の制御信号を受け取るインバータによって供給される。このインバータは、２つの相補的な制御信号を供給する機能を実施するだけでなく、同時の高いゲート及びドレイン電圧を減らすように、回路内の種々の異なる時点で電圧波形のタイミングを変更するために回路内で機能する遅延素子としても作用する。
【００２２】
第１の制御信号が、インプットとしてノズル制御インプットを受け取る第２のインバータによって供給されることができる。このように、回路は、通常の駆動信号を受け取ることができる。
【００２３】
第２の制御信号を供給する（第１の）インバータのアウトプット（出力部）が、好ましくは、駆動トランジスタのゲートに結合される。それゆえ、第２の制御信号は、通常の駆動信号である。
【００２４】
第１の容量性素子及び第２の容量性素子の各々が、好ましくは、電圧依存キャパシタンスをもつ。このことで、回路の各キャパシタの効果は、制御信号が立ち上がりエッジであるか、又は立ち下りエッジであるか否かに依存することが可能になる。この非対称性（asymmetry）により、回路は、オンオフ波形の場合もオフオン波形の場合も双方とも回路動作を改善することができる。
【００２５】
第１の容量性素子及び第２の容量性素子が、好ましくは、それぞれ、キャパシタ端子の一方における電圧とともに上昇するキャパシタンスをもつ。これらの容量性素子は、ＮＭＯＳキャパシタとして実現されることができる。
【００２６】
本発明は、更に、電力ラインの間で直列に配された加熱素子及び駆動トランジスタを有し、この加熱素子と駆動トランジスタとの間の接合部にノードを備えるインクジェットプリントヘッドノズルを駆動する方法であって、 第１の制御信号をノードに容量的に結合するステップと、 第１の制御信号と相補的であるとともに、その遅延されたものでもある第２の制御信号を、ノードに容量的に結合するステップと、 駆動トランジスタのゲートを駆動するために第２の制御信号を使用するステップとを含む方法も提供する。
【００２７】
本発明の実施例は、ここで、添付の図面を参照して詳細に説明されるであろう。
【発明を実施するための最良の形態】
【００２８】
本発明は、加熱素子と駆動トランジスタとの間の接合部において、第１及び第２の相補的な制御信号を回路に結合させるために、第１及び第２の容量性素子が使用されるインクジェットプリントヘッド加熱回路を提供する。これらのキャパシタは、駆動トランジスタのゲート及びドレインにおいて同時に生じる高い電圧を減らすように、スイッチング特性を変更する。
【００２９】
図６は、本発明のノズル加熱回路を示す。この回路は、ここでも、電力ライン２０と２２との間で直列に接続された加熱素子１２及び駆動トランジスタ１４であって、これらの素子の接合部にノード２３を備える当該加熱素子１２及び当該駆動トランジスタ１４を有している。
【００３０】
第１の容量性素子５０は、第１の制御信号５２とノード２３との間で結合され、第２の容量性素子５４は、第１の制御信号５２と相補的な第２の制御信号５６と、ノード２３との間で結合されている。第２の制御信号は、トランジスタ１４のゲートに付与される信号である。
【００３１】
１つのインプット（単一の入力部）から回路への５２及び５６におけるこれらの２つの相補的な制御信号は、第１のバッファインバータ５８によって生成される。（反転されたというよりはむしろ）通常の制御信号が、回路に供給されることができるように、第２のバッファインバータ６０は、回路インプット６２と第１のバッファインバータ５８との間に設けられる。
【００３２】
このように、バッファチェーン６０，５８が使用されて、トランジスタゲートを駆動する。このバッファチェーンは、トランジスタに対してプリント制御信号を供給する通常の論理回路に接続されている。
【００３３】
容量性素子５０，５４は、ソース及びドレインが一緒に結合された状態のＮＭＯＳキャパシタとして実現される。信号５２は、ＮＭＯＳキャパシタ５０のソース／ドレインに接続され、信号５６は、ＮＭＯＳキャパシタ５４のゲートに接続される。上記の２つのＮＭＯＳキャパシタの他方の端子は、ノード２３に接続する。
【００３４】
これらのキャパシタは、論理信号が変化する場合はいつでも、負電荷をトランジスタ１４のドレイン、即ち、ノード２３に結合させる。特に、これらのキャパシタは、回路のスイッチング動作の重要なタイミングのとき、ノード２３における電圧を低減するように構成される。この回路は、充分な電圧低下がノード２３で起こるように最適化されることができ、これにより、トランジスタの電気的劣化を防止する。
【００３５】
第１及び第２の容量性素子５０、５４は、それぞれ、電圧依存キャパシタンスをもつ。これにより、回路における各々のキャパシタの効果（作用、影響）は、制御信号が立ち上がりエッジであるか、又は立ち下がりエッジであるか否かに依存することができる。この非対称性により、以下の説明から明らかであるように、回路は、オンオフ波形の場合もオフオン波形の場合も双方とも回路動作を改善することが可能になる。ＮＭＯＳキャパシタは、キャパシタ端子の一方における電圧とともに上昇するキャパシタンスをもつ。
【００３６】
図７及び図８は、それぞれｎ型トランジスタ及びｐ型トランジスタについて約２Ｖ及び−２Ｖのスレッショルド電圧をもつガラス上のＬＴＰＳトランジスタプロセスに対する図６の回路の動作のシミュレーションされた結果を示す。インプット（入力部）６２における高い論理電圧レベルだけでなく、電力レール電圧ＶＤＤも２０Ｖである。加熱器の抵抗は１ｋΩであり、ゲートが２０Ｖにあるとき、ＶＤＤの約９０％が抵抗器の両端間で降下するように、トランジスタの幅は選択される。それゆえ、加熱器によって消散される電力は、約０．４Ｗである。
【００３７】
図７は、スイッチオンプロセスの遷移分析を示す。
【００３８】
プロット線３０及び３２は、（図３の）通常の回路のドレイン及びゲート電圧を表わし、プロット線３００及び３２０は、（図６の）本発明の回路のドレイン及びゲート電圧を表わす。
【００３９】
本発明の容量性素子がない場合、ドレイン電圧は、２０Ｖで高いままであり、ゲート電圧が既に３Ｖに達している時点、つまり、２ＶのＴＦＴスレッショルド電圧を上回る電圧である時点でやっと低下し始める。ゲート電圧が６Ｖに上昇した頃には、即ち、スレッショルド電圧の３倍に達した頃には、ドレイン電圧は、それでもなお、１６Ｖの比較的高い値にある。ＴＦＴアーキテクチャに依存して、６Ｖのゲート電圧と１６Ｖのドレイン電圧との組み合わせは、ＴＦＴの深刻な電気的劣化につながる可能性がある。
【００４０】
本発明の回路により、ゲート電圧が０Ｖの初期値から増大し始める前に、ドレイン電圧は約１１Ｖに降下することができる。ドレイン電圧におけるこの降下は、キャパシタ５０の容量結合によるものである。
【００４１】
このドレイン電圧は、短期間約１１Ｖのままであり、その後、ＶＧがちょうど５Ｖに接近した時点で低下する。それゆえ、本発明の回路では、通常の回路における６Ｖ及び１６Ｖの上記の値よりもかなり低い、５Ｖ及び１１Ｖのゲート電圧及びドレイン電圧が、それぞれ、得られる。
【００４２】
図７のシミュレーション結果は、容量結合の効果によって、ゲート及びドレインが遷移状態で同時に高い値にある範囲が縮小されることを明らかに示す。この縮小は、ＴＦＴ安定性の改善につながるか、又は代わって、劣化が起こる前により高い電圧でこの回路が動作されることを可能にする。
【００４３】
スイッチオンプロセスにおける遷移の振る舞いは、以下のように理解されたい。オフ状態では、制御信号５２はハイである。キャパシタンスは、開始時にはローである。なぜならば、開始時には、信号５２及びノード２３は２０Ｖにある（比較的低いゲート電圧を与える）からである。但し、いったん信号５２が降下すると、間もなくすぐにキャパシタンスはハイになる。この制御信号がローになる場合、キャパシタ５０は、負電圧をノード２３に結合させる。バッファインバータ５８によってもたらされた遅延のため、この結合は、トランジスタのゲート（ノード５６）がハイになる少し前に起こる。キャパシタ５４は、そのチャネルが導通状態になるまで、いかなる電荷もノード２３に結合させないであろう。この導通状態は、いったん、ゲート電圧がＴＦＴスレッショルド電圧にほぼ等しい量だけソース／ドレイン電圧を上回ると生じる。言い換えると、キャパシタ５４のキャパシタンスは、スイッチングプロセスの前半の間はローであり、この期間中、キャパシタ５０のキャパシタンスはハイであり、負電荷をノード２３に結合させる。従って、高いドレイン及びゲート電圧の同時の発生が防止される。
【００４４】
図８は、スイッチオフプロセスの遷移分析を示す。
【００４５】
ここでも、プロット線３０及び３２は、（図３の）通常の回路のドレイン及びゲート電圧を表わし、プロット線３００及び３２０は、（図６の）本発明の回路のドレイン及びゲート電圧を表わす。
【００４６】
通常の回路では、ここでも、ゲート及びドレイン電圧が、同時に比較的高いレベルにあるかなり大きい領域がある。
【００４７】
しかしながら、本発明の回路により、ドレイン電圧３００は、ゲート電圧が低下し始めるとすぐに低下することができる。その後、このドレイン電圧は、約０Ｖの最小値に達し、ゲート電圧が既に４Ｖに下がっている場合にだけ初期値に戻る。この時点では安定性は問題ではない。
【００４８】
この遷移の振る舞いは、以下のように説明され得る。オン状態では、キャパシタ５４のゲート電圧がそのチャネル電圧を十分に上回り、このことは、電荷がチャネルに存在し、キャパシタンスが高いことを意味する。ゲート電圧が下がる場合、負電荷は、キャパシタ５４のチャネルからノード２３に注入され、図８に見られるようにドレイン電圧の最小値をもたらす。バッファインバータ５８によってもたらされた遅延のために、制御信号５２は、キャパシタ５０のゲート電圧（ノード２３）が上昇し始める前にハイになる。このことは、ノード５６が変化する前に、キャパシタ５０をロー状態に変える。それゆえ、トランジスタがスイッチオフするときの制御信号５２における電圧の上昇は、そのときのキャパシタ５０の比較的低いキャパシタンスの結果として、正電圧をノード２３に結合させない。
【００４９】
上記に説明され、図７及び図８に示された容量性結合から導かれた電圧低下は、キャパシタの電圧依存特性によって双方の遷移について達成されることができ、このことにより、一方が、各々の遷移に対して他方の優位に立つことが可能になる。
【００５０】
ＮＭＯＳキャパシタのキャパシタンスが、図９に示されている。このキャパシタンスは、オフ状態にはゼロであり、その後、いったん、ゲート電圧がサブスレッショルド領域に到達すると、急激に上昇する。
【００５１】
図７及び図８のシミュレーション結果は、２つのＮＭＯＳキャパシタが、トランジスタが加熱抵抗器を活性化する場合でも、不活性化する場合でも両方とも、ドレイン電圧を劇的に低減することを明らかに示す。このことは、トランジスタの電気的劣化を排除し、電圧ＶＤＤの上昇を可能にする。 上述されたように、ＶＤＤが安定性について妥協することなく上昇されることができる場合、トランジスタの幅は縮小されることができ、このことは、隣接するノズルのピッチ縮小につながる。固定電力に対してＶＤＤとトランジスタの幅との間に二乗の依存性があるものとすると、ＶＤＤを高めることは、ノズルピッチを縮小するのに非常に効率的なやり方であり、このことは、サーマルインクジェットプリントに伴う重要な技術的な問題の１つである。ここで提示されるＮＭＯＳキャパシタ回路は、この重要な技術的な問題に対処する。代替例として、ＰＭＯＳキャパシタが、同じ効果を達成するために使用されることもできる。
【００５２】
上記には、単一の回路が詳細に説明されている。但し、本発明は、種々の異なる回路により実現されることも可能であり、同時に高いゲート及びドレイン電圧が発生することを減らすために、逆に変化するパルスエッジを、動的な電圧依存キャパシタをもつ駆動回路に結合させるという概念をより広く提供する。
【００５３】
当業者にとって、さまざまな変更形態が明らかであろう。
【図面の簡単な説明】
【００５４】
【図１】第１の既知のプリントヘッド構造を概略的に示す図である。
【図２】第２の既知のプリントヘッド構造を概略的に示す図である。
【図３】プリントヘッドノズル駆動回路の概略的な回路図である。
【図４】スイッチング時の図３の駆動トランジスタのゲート及びドレイン電圧を示す図である。
【図５】図４のスイッチオンプロセスをより詳細に示す図である。
【図６】ＮＭＯＳキャパシタを使用する本発明の回路を概略的に示す図である。
【図７】加熱器がスイッチオンするとき、図６の回路の遷移のスイッチング振る舞いを示す図である。
【図８】加熱器がスイッチオフするとき、図６の回路の遷移のスイッチング振る舞いを示す図である。
【図９】図６の回路で使用されたキャパシタについて、０Ｖのソース及びドレイン電圧の場合に、ゲート電圧の機能としてのゲートキャパシタンスを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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2008511474.tif 000013
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