(57)【要約】ウェハのテストシステムのプローブカードは、１つ以上のプログラム可能なＩＣ、例えば、ＦＰＧＡ（１５０）を含み、個々のテスト信号チャネルから複数のプローブ（１６）の１つへのルーティングを提供する。プログラム可能なＩＣは、プローブカードのベースＰＣＢ（３０）の上に配置されるか、またはプローブカードに取り付けられたドーターカード（１００）の上に配置され得る。プログラム可能性により、ＰＣＢ（３０）は、制限されたテストシステムチャネルを使用されていないプローブ（１６）から離すために用いられ得る。プログラム可能性はさらに、単一のプローブカードが、同じパッドアレイを有するが異なるデバイスオプションに対して異なるピン出力を有するデバイスを、より効率的にテストすることを可能にする。プログラム可能性はまた、テストエンジニアが、彼らがテストプログラムをデバッグする際に、再プログラムすることを可能にする。
2008529012.tif 000002
【特許請求の範囲】
【請求項１】
プログラム可能なＩＣを備えるプローブカードアセンブリであって、個別のテストチャネルを複数のテストプローブのうちの１つに接続する、プローブカードアセンブリ。
【請求項２】
前記プログラム可能なＩＣは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含む、請求項１に記載のプローブカードアセンブリ。
【請求項３】
前記ＦＰＧＡは、Ｉ／Ｏバッファリングを含まない、請求項１に記載のプローブカードアセンブリ。
【請求項４】
前記プログラム可能なＩＣをプログラムするためのデータを格納するメモリ
をさらに備え、該データは、
まず、該プログラム可能なＩＣが、テストシステムコントローラから、該プログラム可能なＩＣを介する、もとの該テストシステムコントローラへの接続を提供し、該プログラム可能なＩＣを介する遅延の測定を可能にするようにプログラムされることと、
続いて、該プログラム可能なＩＣが、テスト中の少なくとも１つのデバイスに接続するように再プログラムされることと
を可能にする、請求項１に記載のプローブカードアセンブリ。
【請求項５】
ベースＰＣＢに接続されたドーターカード
をさらに備え、該ベースＰＣＢは、
テストシステムコントローラに接続するためのコネクタと、
該コネクタから該ドーターカードへのルーティングラインと
を含んでおり、
該ドーターカードは、前記プログラム可能なＩＣをサポートする、請求項１に記載のプローブカードアセンブリ。
【請求項６】
前記ＦＰＧＡにロードされたテストプログラムは、ウェハ上のコンポーネントを開発するように用いられるＣＡＤシステム設計から提供される、請求項２に記載のプローブカードアセンブリ。
【請求項７】
プローブカードを含むテストアセンブリであって、
テストプローブをサポートするスペーストランスフォーマと、
ベースＰＣＢと
を備え、該ベースＰＣＢは、
テストシステムコントローラへと接続するテストヘッドコネクタと、
プログラム可能なＩＣと、
該テストヘッドコネクタから該プログラム可能なＩＣへと提供されるチャネルラインと、
該プログラム可能なＩＣを該スペーストランスフォーマの該テストプローブに接続するルーティングラインと
を備えており、該プログラム可能なＩＣは、該チャネルラインのうちの個々のチャネルラインを該テストプローブのうちの異なるテストプローブに選択的に接続するようにプログラム可能である、テストアセンブリ。
【請求項８】
前記プログラム可能なＩＣは、ＦＰＧＡを含む、請求項７に記載のテストアセンブリ。
【請求項９】
前記ＦＰＧＡをプログラムするためのデータを格納するメモリ
をさらに備え、該データは、
まず、該ＦＰＧＡが、前記テストシステムコントローラから、該ＦＰＧＡを介する、もとの該テストシステムコントローラへの接続を提供し、該ＦＰＧＡを介する遅延の測定を可能にするようにプログラムされることと、
続いて、該ＦＰＧＡが、該ＦＰＧＡ、前記チャネルライン、前記ルーティングライン、および前記プローブを介することにより、テスト中の少なくとも１つのデバイスに、該テストシステムコントローラを接続するように再プログラムされること
を可能にする、請求項８に記載のテストアセンブリ。
【請求項１０】
トレースによって相互接続されたパッドを有するテスト基板
をさらに備え、
まず、前記ＦＰＧＡが、前記テストシステムコントローラから、該ＦＰＧＡを介する、もとの該テストシステムコントローラへの接続を提供し、該ＦＰＧＡを介する遅延の測定を可能にするようにプログラムされるときに、該基板の該パッドは、前記テストプローブに接続可能である、請求項９に記載のテストアセンブリ。
【請求項１１】
前記テストヘッドコネクタから前記プログラム可能なＩＣへと提供された電力ライン
をさらに備え、該プログラム可能なＩＣは、該電力ラインのうちの個々の電力ラインを前記テストプローブのうちの異なるテストプローブに選択的に接続するようにプログラム可能である、請求項９に記載のテストアセンブリ。
【請求項１２】
プローブカードを用いてウェハ上のコンポーネントをテストする方法であって、該方法は、
該プローブカード上のプログラム可能なＩＣをプログラムし、テストシステムコントローラから、テストチャネル上の該プログラム可能なＩＣを介し、もとの該テストシステムコントローラに信号を選択的に配向するステップと、
該プログラム可能なＩＣによって該テストチャネルに導入された遅延を測定するステップと、
該プログラム可能なＩＣを再プログラムし、該テストシステムコントローラから、テストチャネル上の該プログラム可能なＩＣを介し、テスト中のデバイス（ＤＵＴ）に接続するように信号を配向するステップと
を包含する、方法。
【請求項１３】
前記プログラム可能なＩＣによって導入された遅延を用いて該プログラム可能なＩＣを再プログラムするステップが取り消された後に、前記チャネルを介する前記ＤＵＴへの遅延を測定すること
をさらに包含する、請求項１２に記載の方法。
【請求項１４】
前記プログラム可能なＩＣをプログラムする前記ステップ、ならびに該プログラム可能なＩＣを再プログラムする前記ステップの前に、該プログラム可能なＩＣは、遅延を測定する前記ステップの間にテスト環境に置かれ、該テスト環境におけるその他のコンポーネントと実質的に同じ温度に達することが可能である、請求項１３に記載の方法。
【請求項１５】
プログラムする前記ステップは、前記ウェハ上のコンポーネントを開発するために用いられるＣＡＤ設計システムからテストプログラムをロードすることによって実行される、請求項１４に記載の方法。
【請求項１６】
プログラムする前記ステップは、前記プローブカードに接続されたユーザインターフェースによって実行され、該プローブカードは、前記テストチャネル上にテスト信号を提供するように該プローブカードに接続された自動テストシステムから分離されている、請求項１４に記載の方法。
【請求項１７】
前記ＩＣを再構成するステップ
をさらに包含し、該ＩＣは、ＦＰＧＡを含み、前記ウェハ上の前記コンポーネントのテストの間に、前記複数のテストプローブのうちの異なるテストプローブにテスト信号を再配向する、請求項１４に記載の方法。
【請求項１８】
前記ＦＰＧＡは、前記ウェハ上の前記コンポーネントのピン機能の変化に応答して、再構成される、請求項１６に記載の方法。
【請求項１９】
請求項１４に記載の方法を用いてテストされるコンポーネントのうちの少なくとも１つを備えるデバイス。
【請求項２０】
請求項１４に記載の方法にしたがう前記ＩＣのプログラミングを可能にする、プロセッサ読み取り可能な媒体に格納されているコード。
【発明の詳細な説明】
【技術分野】
【０００１】
（技術分野）
本発明は、ウェハ上の集積回路（ＩＣ）をテストするために用いられるテストシステムのプローブカードを介して信号をルーティングすることに関する。
【背景技術】
【０００２】
（関連技術）
増加されたテストチャネルを有するテストシステムコントローラは、テストシステムにとって、顕著なコスト要因である。同様に、制限された数のテストシステムのチャネルと適応するようにラインをルーティングするコンポーネントを有するプローブカードもそうである。テストシステムコントローラは、チャネル数を増加させるように、そしてそれにより、並列的にテストされ得るデバイス数を増加させるように発展してきた。不運にも、ウェハサイズは、典型的には、テストシステムコントローラの開発には追いついていないので、利用可能なチャネルは、ウェハ上のテスト中のデバイス（ＤＵＴ；Ｄｅｖｉｃｅｓ  Ｕｎｄｅｒ  Ｔｅｓｔ）の全てを同時にテストするには、不十分である。それゆえ、増加されたテストの柔軟性を可能にするプローブカードを提供することが望まれる。
【０００３】
ウェハ上のコンポーネントの効率的なテストと、制限された数のテストチャネルとを適応させる従来の一方法は、プローブカード上の異なるプローブ接触の間で、テストチャネルを切り替えることである。プローブカード上のチャネルを切り替えるためにプローブカード製造によって用いられるスキームは、リレー、アナログスイッチ、およびジャンパを含む。テストシステム内にスイッチを含む１つのスキームは、Ｔｅｒａｄｙｎｅ，Ｉｎｃ．に譲渡された、Ｄｅｎｎｉｓ  Ｌｅｇａｌによる、「Ｃｏｎｆｉｇｕｒａｂｌｅ  Ｐｒｏｂｅ  Ｃａｒｄ  Ｆｏｒ  Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｅｑｕｉｐｍｅｎｔ」と題された、特許文献１に記述されている。チャネル経路をスイッチすることの利点は、図１Ａ〜図１Ｂに示されている。図１Ａ〜図１Ｂにおいて、ウェハのテストは、ウェハ２の４つの異なる象限上でプローブカード１を動かすことにより実行されるが、２つの象限が示されている。図１Ａに示されているように、プローブカード１のプローブ接触３の一部分のみが、ウェハ上にあり、テストを可能にする。このようにして、示されているように、象限内のテストと適応するように、ウェハ上にないテストプローブから、プローブカード１におけるウェハ上のプローブまで、チャネルを再ルーティングするように、スイッチングが用いられる。図１Ｂに示されているように、図１Ａにおけるウェハ上のプローブ接触は、もはやウェハ上にはないが、図１Ａにおけるウェハ上にない一部の接触は、ここでは、図１Ｂにおけるウェハ上に移動されている。このようにして、再度のスイッチングが、図１Ａに示されているステップと図１Ｂのステップとの間で実行され、ウェハ上に提供されたテストプローブへと、テストシステムチャネルを接続する。プローブカードの従来のスイッチングスキームの欠点は、以下：信頼性が低いことで有名なリレーと、結合パッドがもはや半田付けが機能しなくなる前にほんの数回だけ利用可能なジャンパと、柔軟性のためにしばしば所望される信号スワッピング密度を提供しないアナログスイッチと、を含む。
【０００４】
ウェハ上のコンポーネントを制限された数のテストチャネルを用いてテストするための従来の別の方法は、プローブカードにおいてテストシステムコントローラから信号をファンアウトし、伝送ラインを多重化することである。言い換えると、単一のＤＵＴに通常提供されるテスト信号は、プローブカードにおける複数のＤＵＴにファンアウトされる。この方法は、制限された数のテストシステムチャネル、バーンインテスト（ウェハに対するプローブカードの、ウェハの複数のタッチダウンの加熱の間）に適切な条件を用いて、単一のタッチダウンの間に、全てのＤＵＴをテストすることを可能にする。
【０００５】
ファンアウトを用いてテストの完全性をより保証するために、向上された回路が、プローブカード上に提供され、ファンアウトラインのうちの１つの故障の影響を最小化する。ファンアウトされたラインに接続されたコンポーネントにおける故障（短絡回路）は、ファンアウトされたテストシステムチャネル上の全てのデバイスに対するテスト信号を選択的に減衰し得る。参考のために本明細書に援用される「Ｃｌｏｓｅｄ−Ｇｒｉｄ  Ｂｕｓ  Ａｒｃｈｉｔｅｃｔｕｒｅ  Ｆｏｒ  Ｗａｆｅｒ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｓｔｒｕｃｔｕｒｅ」と題された、特許文献２は、故障したコンポーネントによって引き起こされる減衰を低減するために、チャネルラインの分岐点とプローブとの間に分離レジスタを提供することによる解決策を記述している。さらなる解決策は、参考のために本明細書に援用される「Ｉｓｏｌａｔｉｏｎ  Ｂｕｆｆｅｒｓ  Ｗｉｔｈ  Ｃｏｎｔｒｏｌｌｅｄ  Ｅｑｕａｌ  Ｔｉｍｅ  Ｄｅｌａｙｓ」と題された、米国特許出願第１０／６９３，１３３号に提供されており、上記米国特許出願は、チャネルラインの分岐点とプローブとの間に分離バッファが用いられるシステムを記述しており、分離バッファの各々は、一様な遅延を提供することを保証するための回路を含んでいる。
【０００６】
図２は、参考のために、従来のテストシステムのブロック図を示している。テストシステムは、通信ケーブル６によってテストヘッド８に接続されたテストシステムコントローラ４または汎用コンピュータを含む。テストシステムは、テストされるウェハ１４を搭載するためのステージ１２によって構成されるプローバ（ｐｒｏｂｅｒ）１０をさらに含み、ステージ１２は、ウェハ１４をプローブカード１８上のプローブ１６に接触させるために移動させることができる。プローバ１０は、ウェハ１４上に形成されたＤＵＴと接触するプローブ１６をサポートするプローブカード１８を含む。
【０００７】
テストシステムにおいて、テストデータは、テストシステムコントローラ４によって生成され、通信ケーブル６、テストヘッド８、プローブカード１８、プローブ１６を介し、最終的にはウェハ１４上のＤＵＴまで伝送される。その後、テスト結果は、もとのテストシステムコントローラ４に伝送するために、ウェハ上のＤＵＴから、もとのプローブカード１８を介し、テストヘッド８へと提供される。一旦テストが終了すると、上記ウェハは、複数のＤＵＴに分離するために切断される。
【０００８】
テストシステムコントローラ４から提供されたテストデータは、各チャネルが複数のプローブ１６の個々のプローブへと運搬されるようにするために、個々のテストチャネルへと分割され、ケーブル６を介して提供され、テストヘッダ８において分離される。テストヘッド８からのチャネルは、コネクタ２４（例えば、可撓性のケーブルコネクタ、ポゴピンまたはＺＩＦコネクタ）により、プローブカード１８にリンクされている。その後、プローブカード１８は、各チャネルを複数のプローブ１６の個々のプローブへとリンクさせる。
【０００９】
図３は、典型的なプローブカード１８のコンポーネントの断面図を示している。プローブカード１８は、電気的な経路と、ウェハに直接接触し得るスプリングプローブ１６への機械的なサポートとの両方を、提供するように構成されている。プローブカードの電気的な経路は、印刷回路基板（ＰＣＢ）３０、内挿３２、およびスペーストランスフォーマ（ｓｐａｃｅ  ｔｒａｎｓｆｏｒｍｅｒ）３４を介して提供される。テストヘッド８からのテストデータは、典型的にはＰＣＢ３０の周囲のあたりに接続された可撓性のケーブルのコネクタ２４を介して提供される。チャネル伝送ライン４０は、ＰＣＢ３０において、コネクタ２４からの信号をＰＣＢ３０上の接触パッドへと水平方向に分配し、スペーストランスフォーマ３４上のパッドのルーティングピッチを調和させる。スイッチ要素２５（リレー、アナログスイッチ、またはジャンパを含む）は、少なくとも一部の伝送ライン４０の経路において、ＰＣＢ３０上に提供され、ＰＣＢ３０の多数の異なる経路へのチャネルの選択的なルーティングを可能にする。内挿３２は、両側に配置されたスプリングプローブの電気的接触４４と共に、基板４２を含む。内挿３２は、ＰＣＢ３０上の個々のパッド３１を、スペーストランスフォーマ３４上にランドグリッドアレイ（ＬＧＡ）を形成するパッドへと電気的に接続する。スペーストランスフォーマ３４の基板４５におけるトレース４６は、ＬＧＡからの接続を、アレイ状に構成されたスプリングプローブ１６へと分配または「スペース転換（ｓｐａｃｅ  ｔｒａｎｓｆｏｒｍ）」する。典型的に、スペーストランスフォーマの基板４５は、マルチレイヤ型のセラミックまたは有機物ベースのラミネートのいずれかから構成される。埋め込まれた回路を有するスペーストランスフォーマの基板４５、プローブおよびＬＧＡは、プローブヘッドとして呼称される。
【００１０】
電気的なコンポーネントに対する機械的なサポートは、バックプレート５０、ブラケット（プローブヘッドのブラケット）５２、フレーム（プローブヘッドの補強フレーム）５４、リーフスプリング５６、およびレベル調整ピン６２によって提供される。バックプレート５０は、ＰＣＢ３０の片側に提供されており、その一方で、ブラケット５２は、他方の面に提供されており、ねじ５９によって取り付けられている。リーフスプリング５６は、ねじ５８によってブラケット５２に取り付けられている。リーフスプリング５６は、ブラケット５２の内壁内において、フレーム５４を移動可能なように保持することができるように延びている。また、フレーム５４は、その内壁内においてスペーストランスフォーマ３４をサポートするための、水平方向の延長部６０を含んでいる。フレーム５４は、横方向の運動が制限されるように、プローブヘッドを囲み、ブラケット５２に対する精密許容誤差を維持している。
【００１１】
レベル調整ピン６２は、電気的なエレメントへの機械的なサポートを達成し、スペーストランスフォーマ３４のレベル調整を提供する。レベル調整ピン６２は、真鍮の球体６６がスペーストランスフォーマ３４と接触する点を提供するように調整される。球体６６は、スペーストランスフォーマ３４のＬＧＡの周囲の外側と接触し、電気的なコンポーネントからの分離を維持する。基板のレベル調整は、ねじまたはレベル調整ピン６２の推進を介することにより、これら球面の精密な調整によって達成される。レベル調整ピン６２は、バックプレーン５０およびＰＣＢ３０におけるサポート６５を介することにより、ねじ締められている。レベル調整ピンのねじ６２の動きは、球体６６がスペーストランスフォーマ３４との接触を維持するように、リーフスプリング５６とは反対になっている。
【００１２】
図４は、図３のプローブカードのコンポーネントの分解組立図を示している。図４は、２つのねじ５９を用いたバックプレーン５０、ＰＣＢ３０、およびブラケット５２の取り付けを示している。４つのレベル調整ねじ６２は、バックプレーン５０とＰＣＢ３０とを介することにより、スペーストランスフォーマの基板３４のコーナー付近において、４つの球体６６への接触を提供する。フレーム５４は、スペーストランスフォーマの基板３４の上に直接的に提供されており、フレーム５４は、ブラケット５２の内部にフィットしている。リーフスプリング５６は、ねじ５８によってブラケット５２へと取り付けられている。２つのねじ５８が参考のために示されているが、リーフスプリングに取り付けるために、追加的なねじ５８（図示されず）が周囲全体のまわりに提供される。
【００１３】
図５は、ＰＣＢ３０の反対側の透視図であり、ＰＣＢ３０の周囲のまわりのコネクタ２４およびスイッチ２５の配置を示している。図５において、ＰＣＢ３０のコネクタ２４およびスイッチ２５は下を向いており、図示されていない。典型的なプローブカードにおいて、コネクタ２４は、プローブカードの周囲のまわりに配置され、典型的にはテストヘッドの上に同様な方法で配置されたコネクタと結合するように構成される。スイッチ２５は、典型的には、相当な空間を占める制限された数のスイッチ要素を有する大きなコンポーネントである。スイッチ２５は、コネクタ２４とＰＣＢ３０の反対側のパッドとの間に提供される。スイッチ２５は、利用可能な空間に（そのような空間がプローブカードとテストヘッドとの間に存在する場合には）提供される。
【特許文献１】米国特許第５，７３６，８５０号明細書
【特許文献２】米国特許第６，６０３，３２３号明細書
【発明の開示】
【課題を解決するための手段】
【００１４】
（本発明の概要）
本発明にしたがうと、プローブカードに対し、プログラム可能なＩＣ、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックデバイス（ＰＬＤ）、特定用途向け集積回路（ＡＳＩＣ）、または個々のテスト信号チャネルから多数の異なるプローブへのプログラム可能なルーティングを提供するその他のＩＣが提供される。そのようなプログラム可能なＩＣは、その他の従来のスイッチよりも、高いスイッチ密度と、長いライフサイクルとを提供する。プログラム可能なＩＣは、リレーよりも信頼性があり得、半田付けされたジャンパワイヤのように永続的ではなく、低いＰＣＢリアルエステート（ｒｅａｌ  ｅｓｔａｔｅ）により、アナログスイッチよりも、はるかに高い柔軟性を提供し得る。
【００１５】
図１Ａ〜図１Ｂに関連するテスト環境に示されているように、プログラム可能性により、同じＰＣＢは、部分的なウェハテストに用いられ、制限されたテストシステムのチャネルを、用いられていないプローブから切り替える。さらに、プログラム可能性により、
ＩＣを単純に再プログラムし、信号、電力、および設置を、ＤＵＴ上の適切な位置に（それらの位置が変動する際に）ルーティングすることにより、同じＰＣＢが、多数のＤＵＴ設計に用いられ得る。プログラム可能なＩＣは、さらに、信号プローブカードが、同じパッドアレイを有するが異なるデバイスオプションに対して異なるピン出力を有しているデバイスを、より効率的にテストすることを可能にする。
【００１６】
プログラム可能なスイッチングＩＣ（典型的にはＦＰＧＡ）は、電気的に消去可能であり得、フィールドリプログラマブルであり得る。プログラミングは、プローブカードに取り付けられた自動的なテストシステムコントローラを用いて実行され得る。プログラミングはまた、ケーブルによって接続された別個のプログラミングデバイスをプローブカードに取り付けることによっても、実行され得る。再プログラム可能性はまた、テストのために適切なＤＵＴ接触に信号送信、電力供給、および接地するように構成された、テストプログラムをデバッグする際に、再プログラムすることを可能にする。
【００１７】
プログラム可能なスイッチングＩＣ（例えば、ＦＰＧＡ）は、ＤＵＴとテスタとの間のチャネル経路上の電流および電圧を複製し得るが、典型的には、プログラム可能なＩＣにバッファリングが含まれ、テストチャネル上の測定に遅延が導入され得る。したがって、一実施形態において、導入された遅延を除去するために、テスト測定に補償が提供される。遅延を特徴付けるために、プログラム可能なＩＣは、まず、テストシステムコントローラをループバックするプログラム可能なＩＣを介してチャネル経路が提供されるように、プログラムされる。その後、テストシステムコントローラにより、測定が行なわれ、プログラム可能なＩＣによってチャネル経路に導入された遅延を決定する。目下知られているプログラム可能なＩＣによって導入された遅延により、プログラム可能なＩＣは、チャネルをＤＵＴへと直接的に接続するように再プログラミングされ、導入された、知られている遅延は、測定された遅延全体から差し引かれ、テストシステムによって導入された遅延全体の正確な決定を可能にする。
【００１８】
図５に示されているスイッチ２５に類似したプログラム可能なＩＣが、ＰＣＢ３０上に提供され得る。制限されたサイズにより、プログラム可能なＩＣはまた、内挿またはスペーストランスフォーマの表面上に提供され得る。さらに、本発明にしたがうと、プログラム可能なＩＣは、空間の制限に依存して、コネクタによってＰＣＢ３０に取り付けられるドーターカード上に提供され得る。
【００１９】
本発明にしたがい、プログラム可能なスイッチングＩＣの使用と組み合わせると、さらなる基板上の特徴が提供され得、複数のＤＵＴに対するテストチャネル信号のファンアウトを可能にし、一方で、テスト結果上のファンアウトの望ましくない結果を制限する。ファンアウトを可能にする基板上の特徴の詳細は、Ｍｉｌｌｅｒ他による、２００４年４月２１日に出願され、「Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｒｏｂｅ  Ｃａｒｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ」と題された、米国特許出願第１０／８２８，７５５号に記述されており、上記米国特許出願は、参考のために本明細書に援用される。
【発明を実施するための最良の形態】
【００２０】
（本発明の詳細な記述）
図６は、プローブカードの断面図を示しており、ドーターカード１００および１０２を含む本発明にしたがう基板上のコンポーネントを含むように、図３に示されているプローブカードの構成からは改変されている。便宜のため、図３から図６へと持ち越されている（ｃａｒｒｙ  ｏｖｅｒ）コンポーネントは、同様にラベル付けされている。図６において、ドーターカードは、堆積されたコネクタ１０４１−４によって接続されるように示されている。堆積されたコネクタは、反対側のカード表面に取り付けられており、オス型およびメス型の接合コネクタを含んでいる。例えば、コネクタ１０４１は、ベースＰＣＢ３０に接続されているが、コネクタ１０４２は、ドーターカード１００に接続されている。堆積されたコネクタは、ＺＩＦ、ポゴピン、または、印刷回路基板に相互接続するのに適切なその他のタイプのコネクタであり得る。コネクタは、テスト環境に依存して異なるドーターカードを容易に取り付けることができるようにするために、ドーターカードを取り外せるようにする。取り外し可能なコネクタが示されているが、一実施形態において、ドーターカードは、例えば半田付けによって、しっかりと接続され得る。さらに、２つのドーターカードが示されているが、設計要求に依存して、単一のカードまたは２つ以上のカードが使用され得る。
【００２１】
示されているように、ドーターカード１００および１０２は、テストシステムコントローラのインターフェースの複数のコネクタ２４の間の利用可能な空間に提供されている。テストシステムコントローラは、従来型の自動テスト機器（ＡＴＥ；Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｅｑｕｉｐｍｅｎｔ）のテスタ、あるいは、プローブカードを制御または設定するように使用されるコンピュータシステムであり得、上記テストシステムコントローラは、ドーターカードが堆積され得るコネクタ２４上の高さを制限し得る。示された構成において、バックプレート５０に開口部が提供され、ドーターカード１００および１０２がベースＰＣＢ３０に接続されるアウトライン領域を形成している。一般に、ドーターカードに利用可能なプローブカードの領域は、テストシステムコントローラの接続とプローバの制約とによって決定される。テストシステムコントローラのインターフェースの複数のコネクタ２４の間の制限された水平方向の空間により、本発明にしたがうアーキテクチャの追加的な回路に適応する基板領域は、追加的なドーターカードをプローブカードのアウトライン領域内に堆積することによって得られる。
【００２２】
堆積されたコネクタ１０４１−４は、ベースＰＣＢ３０とドーターカード１００および１０２の各々の表面上に提供される個別のコンポーネント１１４に対して、空間を提供する。個別のコンポーネント１１４は、電力供給ラインに対するバイパスキャパシタを含み得る。一実施形態において、同様な個別のコンポーネント１１２はまた、スペーストランスフォーマ３４の表面上に提供される。個別のコンポーネント１１２に適応するために、多数のスプリング接触４４が内挿３２から取り除かれ、ラインの再ルーティングがスペーストランスフォーマ３４に提供される。
【００２３】
示されている１００および１０２のようなドーターカードは、それらの表面の上に同じ個別のコンポーネントを有しているため、ベースＰＣＢ３０には冗長（ｒｅｄｕｎｄａｎｔ）であり得る。さらなるテストチャネルのファンアウトが所望される場合に、さらなる冗長なドーターカードが単純に追加され得る。代替的に、ドーターカードは、テスト要求と利用可能な空間とに依存して、異なるコンポーネントを含み得る。
【００２４】
ドーターカード１０２は、個別のコンポーネント１１４として、マイクロコントローラ１１０を含むように示されている。ドーターカード１０２上に示されているが、同様なマイクロコントローラは、ドーターカード１０２、ドーターカード１００、ベースＰＣＢ３０、およびスペーストランスフォーマ３４のうちの１つ以上の上に提供され得る。マイクロコントローラＩＣ１１０は、マイクロプロセッサ、デジタル信号プロセッサ、ＦＰＧＡ、ＰＬＤ、ＡＳＩＣ、あるいは、テスト信号または制御信号を電気回路に提供するようにプログラム／設定され得るその他のコントローラを含む、様々なプログラム可能なコントローラのうち、任意のものであり得る。
【００２５】
ドーターカードまたはベースＰＣＢ３０上の個別のコンポーネント１１４、あるいはスペーストランスフォーマ上のコンポーネント１１２は、マイクロプロセッサ１１０によって使用されるか、あるいは、プローブカード上またはプローブカードの外部の別のプロセッサによって使用される、メモリを含み得る。上記メモリは、一時的な格納を提供するランダムアクセスメモリ（ＲＡＭ）であるか、あるいは、より永続的な格納を提供する例えばフラッシュメモリのようなデバイスであり得る。マイクロプロセッサ１１０またはその他のプログラマブルＩＣがテストを実行できるようにするために、上記メモリは、テストベクトルまたはテストプログラムを含むようにプログラムされ得る。同様に、上記メモリは、システム設定データを含み得る。
【００２６】
マイクロコントローラ１１０とメモリに加え、個別のコンポーネント１１４は、電圧レギュレータ、リレー、マルチプレクサ、スイッチ、Ｄ／Ａコンバータ、Ａ／Ｄコンバータ、シフトレジスタ、等をさらに含み得る。個別のコンポーネントの構成の例は、図７および図８の回路図に示されている。本発明にしたがうプローブカードに含まれるその他の特徴と同様に、これらコンポーネントのさらなる詳細は、以下でさらに記述される。
【００２７】
（Ａ．ＤＵＴ信号の分離）
一実施形態において、スペーストランスフォーマ３４は、ＤＵＴ入力を提供する各プローブと直列に配置された薄膜レジスタを含む。テストシステムコントローラ４の単一のチャネルからＤＵＴ１２４１−４の入力へと信号を提供するそのような薄膜レジスタ１２０１−４は、図７に示されている。すでに記述されたように、本発明にしたがうアーキテクチャは、欠陥のあるまたは短絡したＤＵＴを問題のない（ｇｏｏｄ）ＤＵＴ入力から分離するために、各ＤＵＴ入力と直列に配置されたスペーストランスフォーマ３４において、レジスタ１２０１−４のような埋め込み型のレジスタを使用する。典型的に、図６に示されているスペーストランスフォーマ３４は、マルチレイヤ型のセラミック基板であるか、あるいはマルチレイヤ型の有機物基板から構成され、薄膜レジスタ１２０１−４は、ルーティングラインからプローブへの経路における１つ以上の層の上に提供され得る。そのようなＤＵＴ分離レジスタの使用は、既に引用された米国特許第６，６０３，３２３号に記述されている。個別レジスタまたは表面に搭載されたレジスタもまた、このＤＵＴ分離アプリケーションに使用され得る。
【００２８】
米国特許出願第１０／６９３，１３３号に記述されているように、さらなる実施形態においては、欠陥のあるＤＵＴを分離するために、直列レジスタの代わりに各ＤＵＴ入力と直列なバッファが配置され得る。また、米国特許出願第１０／６９３，１３３号に記述されているように、バッファを有する各ラインに提供される遅延が一様になることを保証するために、ＰＣＢまたはドーターカードの上に回路が含まれる。
【００２９】
（Ｂ．ＤＵＴ電力の分離と電力制御）
システムは、利用可能なＤＵＴ電力供給の数を制限され得る。単一の電力供給を用いて複数のＤＵＴを駆動するとき、欠陥のあるまたは短絡したＤＵＴを、同じテストシステムコントローラの電力供給に接続されたその他の問題のないデバイスに影響を与えないようにするために、分離することが望ましい。さらに、各チャネルの分岐の追加に伴って電力の低下が発生し得るため、提供された電力を制御することが望ましい。
【００３０】
ここでのアーキテクチャは、欠陥のあるＤＵＴを分離するために、各ＤＵＴ電力ピンと直列な電圧レギュレータ、電流リミッタ、またはスイッチを使用する。テストシステムコントローラ４の電力供給チャネル１３２からの電圧レギュレータ１３０１−４の使用は、図７に示されている。電力は、テストシステムコントローラ４から提供されるように示されているが、同様に個別の電力供給からも提供され得る。電圧レギュレータ１３０１−４は、テストシステムコントローラの電力供給ライン１３２から供給された電力を有しており、複数のＤＵＴ１２４１−４に電力供給するために、電力ラインに信号を分配する。電圧レギュレータ１３０１−４は、短絡または同様な欠陥によってＤＵＴによって引き起こされた電流のサージ（ｓｕｒｇｅ）を検出して、その後ＤＵＴへの電流をカットまたは最小化することにより、同じ電源から動作している問題のないＤＵＴから、欠陥のあるＤＵＴを分離するように機能する。図７においては電圧レギュレータとして示されているが、電圧レギュレータ１３０１−４は、欠陥のあるＤＵＴの分離を可能にする同様なフィードバックを有するスイッチまたは電流リミッタによって置換され得る。
【００３１】
電力供給の分離に加え、ここでのアーキテクチャは、ＤＵＴ電力供給チャネルからの電力の増加を提供し、単一の電力供給がより多くのＤＵＴを駆動することを可能にする。電力を増加させるために、ＤＣ／ＤＣコンバータ１３４が、テストシステムコントローラ４とＤＵＴ電圧レギュレータ１３０１−４との間のドーターカード１００の上に提供され、追加的なＤＵＴ電力を提供する。一般に、テストシステムコントローラの電力供給は、最大電流が一定なプログラム可能な電圧出力を有する。多くの新しいシリコンデバイスは、低電圧で動作する。このため、テストシステムコントローラは、より高い電圧にプログラムされ、ＤＣ／ＤＣコンバータ１３４は、より低い電圧へと下方に調整し得る。高い電流は、テストシステムコントローラの電力供給が、より多くのＤＵＴに供給されることを可能にする。
【００３２】
正確な電圧の保証がテストシステムに提供され、本発明の実施形態は、その他のプローブカードコンポーネントと同様に、電圧レギュレータ１３０１−４の較正とモニタリングとを提供する。マイクロコントローラ１１０は、ＤＵＴの欠陥が原因でいつ電流がカットされるのかを決定するために、電圧レギュレータ１３０１−４の出力をモニタするように接続されて示されている。電流信号を受信することに加えて、プローブカードのマイクロコントローラ１１０は、電圧レギュレータ１３０１−４を較正することにより、レギュレータから提供される電圧を正確に制御できるように構成され得る。
【００３３】
（Ｃ．プローブカードの自己診断）
プローブカード内のファンアウトによってテストの並列性が提供され、テスト機能がプローブカードに移されるため、テストシステムコントローラの追加的な機能を要求することなしに、プローブカードのテスト機能の完全性を保証するような特徴をプローブカードの上に含めることが望ましい。一般に、従来のプローブカードにおいて、テストシステムコントローラは、完全性に関して各チャネルをモニタすることができる。テストシステムコントローラのリソースが、いくつかのＤＵＴの間に分配され、コンポーネントが、個々のＤＵＴに追加される。テストシステムコントローラによって実行されるプローブカードの完全性チェックは、もはやテストシステムの有効なチェックとはなり得ない。
【００３４】
したがって、図７に示されている一実施形態において、ここでのアーキテクチャは、マイクロコントローラ１１０、シリアル−パラレル型のレジスタ（コントローラ）１４６、マルチプレクサ１４０および１４２、Ｄ／Ａコンバータ１４４、Ａ／Ｄコンバータ１４７、およびプローブカードに追加されるテスト機能の完全性を保証するように使用されるその他の回路コンポーネントの組み合わせの自己診断を実行する。マイクロコントローラ１１０によって実行される動作に関する複数のモード、あるいは、その他のドーターカードまたはベースＰＣＢ３０の上の処理ユニットは、個々のドーターカードのＰＣＢのアセンブリとベースＰＣＢのアセンブリとをテストすることを可能にする自己診断を提供する。
【００３５】
プローブカードは、自己診断を提供するために、メモリ内のソフトウェアとして構成されるか、あるいは、メモリ内のソフトウェアを含んでいる。テスト結果は、プローブカードからテストシステムコントローラ４またはその他のユーザインターフェースに報告される。マイクロコントローラ１１０は、標準的なプローブカードテスト測定ツールを用いてプローブカードをテストすることができるようにプローブカードを再構成することが可能なプログラム可能なモードをも含み得る。使用され得る標準的な測定ツールの一例は、Ａｐｐｌｉｅｄ  Ｐｒｅｃｉｓｉｏｎ  Ｉｎｃ．によって製造されているプローブＷｏＲｘシステムである。そのようなプログラム可能なモードによってプローブカードを使用することは、自己診断がウェハ製造のテスト環境において実行されることを可能にする。
【００３６】
（Ｄ．シリアルバスインターフェース）
ドーターカードの使用に必要なルーティングラインとコネクタとのリソースの量を最小化するために、シリアルバス１４５が、ここでのアーキテクチャに提供される。一実施形態において、図７におけるマイクロコントローラ１１０は、シリアルバスインターフェースを提供し、追加的な領域のオーバーヘッドを用いずにシリアルバス１４５を制御する。プローブカードのシリアルバス１４５は、プローブカードの内蔵型の自己診断（ＢＩＳＴ；ｂｕｉｌｔ  ｉｎ  ｓｅｌｆ  ｔｅｓｔ）特徴を、最小数のインターフェースワイヤを用いて分配することを可能にする。シリアルバスは、プローブカードのＢＩＳＴ機能を実現するためには鍵となる要素である。
【００３７】
シリアルインターフェースバス１４５は、ドーターカード１００（および使用される場合はその他のドーターカード）とベースＰＣＢ３０との間に提供される。シリアルバスは、最小数のコネクタと配線リソースとを用いてベースＰＣＢ３０とドーターカードとの間で通信することを可能にする。シリアル−パラレル型のシフトレジスタ１４６のようなシリアル−パラレルコンバータは、最小数のルーティングラインとコネクタのリソースを用いることにより、シリアルバス信号をＰＣＢ３０内の個々のＤＵＴに分配するために、ベースＰＣＢ３０上に提供される。
【００３８】
単純なシリアル−パラレル型のシフトレジスタが示されているが、シリアル−パラレル型のシフトデバイス１４６は、プロセッサ、ＤＳＰ，ＦＰＧＡ，ＰＬＤのようなプログラム可能なコントローラ、あるいは、パラレル−シリアル変換を提供する基本的な機能を用いて同様な機能をドーターカード１００上のマイクロコントローラ１１０に提供する、マイクロコントローラであり得る。ユニット１４６はまた、プロセッサとして、自己診断機能を実行し、ドーターカード上のその他のプロセッサへとプログラムまたはデータを提供する役目を果たし、さらにシリアルバス１４５を介してプロセッサのデージーチェーン化された接続を提供する役目を果たすように構成され得る。
【００３９】
シリアル／パラレル・コントローラユニット１４６はさらに、プロセッサとして、圧縮されたデータフォーマットを利用し、データとテストベクトルとを圧縮および解凍するように機能し得る。例えば、シリアル／パラレル・コントローラユニット１４６は、シリアルバスに取り付けられてはいないコンポーネントからのＢＣＤデータを受信して、その後の分配のために、上記ＢＣＤデータをシリアルデータへと変換するように構成され得る。同様なデータの圧縮および解凍は、ドーターカード１００および１０２またはプローブカードのベースＰＣＢ３０のうちの１つに含まれる、その他のプログラム可能なコントローラまたはプロセッサによって提供され得る。
【００４０】
同様に、プロセッサとして構成されたシリアル／パラレル・コントローラユニット１４６は、プローブカードがＤＵＴの走査テスト特徴をサポートすることを可能にする。プログラム可能なロジックとメモリチップとは、走査テストを提供するシリアル型の走査ポートを有し得る。典型的に、走査ポートは、チップの内蔵型の自己診断（ＢＩＳＴ）特徴を提供するように、製造中に使用され、上記走査ポートは、製造後には、パッケージのリード線には接続されない。ＤＵＴ走査ポートのシリアル／パラレル・コントローラユニットへの接続を用いることにより、または、シリアルバスに取り付けられたその他の走査テスト回路を用いることにより、ＤＵＴの走査テスト特徴は、テストシステムコントローラ４と関連するドーターカードまたは上記コントローラから分離したドーターカードのいずれかによって、イネーブルにされ得る。
【００４１】
図７においては、テストシステムコントローラ４へのシリアルバスインターフェース１３３が、さらに示されている。上記シリアルバスインターフェースは、最小数の配線リソースとコネクタリソースとを用いることにより、テストシステムコントローラ４からのシリアル通信を提供する。シリアルインターフェース１３３により、テストシステムコントローラ４は、シリアル−パラレルコンバータ１４６またはマイクロコントローラ１１０へと制御信号をルーティングし得る。一実施形態において、シリアルインターフェース１３３は、テストシステムコントローラ４からのシリアル制御信号を提供するように用いられるテストシステムコントローラ４の走査レジスタを用いることにより、テストシステムコントローラ４のＪＴＡＧシリアルポートから提供され得る。
【００４２】
テストシステムコントローラ４は、マイクロコントローラ１１０と接続するシリアルインターフェース１３３を有するように示されているが、示されているパラレルインターフェース１３５のような、その他のタイプのインターフェースが提供され得る。追加的なインターフェースは、シリアルインターフェースとの組み合わせまたは単独でのいずれかにより、使用され得る。その他のタイプのインターフェースは、ＲＦ，ワイヤレス、ネットワーク、ＩＲ，または、テストシステムコントローラ４を利用可能にし得るような様々な接続を含み得る。マイクロコントローラ１１０のみに接続するように示されているが、インターフェース１３５は、直接的またはバスを介することにより、プローブカード上のその他のデバイスに接続され得る。
【００４３】
シリアルバス１４５はまた、アナログ信号をＤＵＴへと分配し、ＤＵＴからのアナログ信号を分配するようにも使用され得る。ここでのアーキテクチャは、シリアル信号をアナログ形式に変換して、上記信号を複数のＤＵＴへと分配するために、シリアル型のデジタル−アナログコンバータ１４４を含んでいる。Ｄ／Ａコンバータ１４４は、シリアルバス１４５を介することにより、シリアル−パラレル型のシフトレジスタ１４６からテスト信号入力を受信するが、上記信号は、シリアルバス１４５に接続されたその他のコンポーネントから提供され得る。Ｄ／Ａコンバータ１４４は、パッケージ毎に複数のＤ／Ａコンバータを含んでおり（典型的にはパッケージ毎に８，１６、または３２個）、最小の配線とＰＣＢ領域とによってＤＵＴへとアナログ電圧を送達するために、それらはシリアルインターフェースバス１４５に接続されている。ＤＵＴからアナログ信号を受信してデジタル形式に変換し、シリアルバスを介することによって好ましくはシリアル−パラレル型のシフトレジスタへと信号を提供するために、Ａ／Ｄコンバータ１４７がさらに含められている。電圧レジスタ１３０１−４の出力からのフィードバックをマイクロコントローラ１１０に提供して、自己診断とテストの完全性保証との両方について、電圧レジスタ１３０１−４が適切に機能していることをマイクロコントローラが保証できるようにするために、アナログのマルチプレクサ１４２が、さらに提供される。
【００４４】
（Ｅ．プログラム可能なＩＣルーティング）
図８は、図６のプローブカード上に使用され得るコンポーネントについての、図７への代替的な回路図を示している。図８の回路は、ＦＰＧＡ１５０を用いることにより、図７のベースＰＣＢ３０およびドーターカード１００に示されているその他の個別のコンポーネントと同様に、シリアル−パラレル型のシフトレジスタ１４６を置換することにより、図７を改変している。追加的に、または代替的に、ＦＰＧＡ１５０、またはその他のプログラム可能なＩＣは、複数のプローブ接触のうちの１つに個別のテストチャネル６を選択的に配向するために、プログラム可能なルーティングを提供し得る。
【００４５】
図２〜図６を参照して既に記述されたように、コネクタ２４は、テストシステムコントローラ４からベースＰＣＢ３０のコネクタ２４へと信号を分配する。チャネル伝送ライン４０は、その後、ＤＵＴへの接続のために、コネクタ２４からの信号をＰＣＢ３０内へと水平的に分配する。図８において、テストチャネル６は、ベースＰＣＢ３０上のＦＰＧＡ１５０を介してルーティングされ、テストシステムコントローラ４のルーティングリソースが、異なるＤＵＴにプログラム可能なように接続されることを可能にする。同様に、電力ライン１３２は、異なるＤＵＴへとプログラム可能なように接続するために、ＦＰＧＡ１５０を介して接続される。ＦＰＧＡ１５０は、単に、プログラム可能なスイッチマトリックスの役割を果たす。インターフェースライン１３３および１３５からの制御信号は、テストシステムコントローラ４から、シリアルまたは直接的いずれかでさらに提供され、ＦＰＧＡ１５０への制御信号を提供し、ＦＰＧＡ１５０をプログラムする。プログラムのためのＦＰＧＡ１５０への接続は、ユーザインターフェース（図示されず）からＦＰＧＡ１５０への個別の接続を介してさらに行なわれ、ＦＰＧＡ１５０が再プログラムされ、必要に応じて、トレースルーティングを再構成することを可能にする。示されてはいないが、ＦＰＧＡ１５０からのトレースルーティングは、図７に関連して記述されたように、既に示されたように、分離レジスタ１２０１〜１２０４のようなコンポーネントを用いることにより、分岐され得る。
【００４６】
従来、スペーストランスフォーマ３４またはベースＰＣＢ３０のいずれかを用いることにより、なんらかのタイプのスペーストランスフォーマを用いて提供されていた。一旦、トレースが製造されると、変更を行なうための柔軟性はわずかしかなくなる。例えばリレー、アナログスイッチ、またはジャンパのような従来のコンポーネントを用いることにより、なんらかの柔軟性がプローブカードに構成され、トレースの再ルーティングを提供する。既に述べられたように、リレーは、信頼性が低く、ジャンパは、労働集約型であるので、限られた回数だけ再接続され得る。リレーと同様に、アナログスイッチは、非常に大きいので、低周波数のテストに限定される。
【００４７】
プログラム可能なＩＣを内部スイッチ（例えば、ＦＰＧＡ１５０）と共に用いることにより、相当な程度の柔軟性が提供されるので、単にＩＣを再プログラムすることによって、同じプローブカードが多くの設計に用いられることが可能になる。ＦＰＧＡ１５０は、リレーまたはアナログスイッチよりも顕著に高いスイッチ能力を提供し、信頼性がある。ＦＰＧＡ１５０は、アナログスイッチよりも高い周波数で動作し得る。ＦＰＧＡのプログラミングは、スイッチを介して異なるＤＵＴへとテストチャネル６を選択的にルーティングすることを可能にする。ＦＰＧＡのプログラミングはさらに、異なるピン出力を有するＤＵＴと適応するために、ＤＵＴ内の異なる接触へのチャネルの再ルーティングを可能にする。
【００４８】
ＦＰＧＡ１５０は、Ｖｅｒｉｌｏｇのように、プログラムされているか、またはプログラムによって設定され得る。ＦＰＧＡ１５０のプログラミングまたは構成は、プローブカード上にＦＰＧＡ１５０を取り付ける前に、提供され得る。ＦＰＧＡ１５０のプログラミングまたは構成は、さらに、テストシステムコントローラ４を用いることにより、または代替的に、プローブカードに直接的に接続されたユーザインターフェース１５４を用いることにより、取り付けの後にも実行され得る。ユーザインターフェース１５４は、ＣＰＵワークステーションであるか、またはＦＰＧＡを再プログラムするために用いられるその他の外部制御デバイスであり得る。ＦＰＧＡ１５０は、取り付けの前にプログラムされ、再プログラミングなしに機能し得るので、ユーザインターフェース１５４は、オプションとして示されている。
【００４９】
ＦＰＧＡのプログラミングは、設計データベースまたはＤＵＴの試験台（ｔｅｓｔ  ｂｅｎｃｈ）に基づき得る。設計データベースは、所定のテストシステムにおいてテストされることが予想される異なるＤＵＴ設計に対するピン機能の一覧を含み得る。データベースは、新しいＤＵＴがテストに利用なようになるように、追加的なＤＵＴ設計の記述を含むようにアップデートされ得る。ＦＰＧＡは、ウェハ上のＤＵＴに要求されるピン出力上の特定のテストを容易にするように再構成され得、上記テストは、設計データベースから提供されるか、またはテスト中のリアルタイムのＤＵＴ変更ピン機能からの応答に基づいている。一実施形態において、ＤＵＴを開発するのに使用されるコンピュータ支援設計（ＣＡＤ；Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）システムの出力は、ＦＰＧＡにロードされたテストプログラムを統合するように使用され得る。ＣＡＤ設計のデータベースは、直接的に用いられるか、あるいは、プローブカードを設計するのに使用される設計またはプローブカードを設計するのに使用されるＣＡＤツールによって、後処理（ｐｏｓｔ−ｐｒｏｃｅｓｓ）され得る。プローブカードを設計するために用いられるツールは、「Ｍｅｔｈｏｄ  Ｏｆ  Ｄｅｓｉｇｎｉｎｇ，Ｆａｂｒｉｃａｔｉｎｇ，Ｔｅｓｔｉｎｇ  Ａｎｄ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｎｇ  Ａｎ  ＩＣ  Ｔｏ  Ｅｘｔｅｒｎａｌ  Ｃｉｒｃｕｉｔ  Ｎｏｄｅｓ」と題された、Ｍｉｌｌｅｒ他による、米国特許第６，５３９，５３１号に記載されており、上記米国特許は、参考のため本明細書に援用される。このようにして、プローブカード内にＦＰＧＡを用いることにより、標準的または準標準的なプローブカードは、特定のＤＵＴ設計のテストの前に、ソフトウェアによって用いられ、カスタマイズされ得る。プローブカードのＦＰＧＡは、以下でさらに記述されるように、特定のＤＵＴ設計のテストのために、リアルタイムでさらに再プログラムまたは再構成され得る。
【００５０】
ＦＰＧＡの再プログラム可能性および再構成は、テストエンジニアがテストのために適切なＤＵＴ接触に信号および電力を送信するように構成されたテストプログラムをデバッグする際に、再プログラムすることを可能にする。標準的な製造テストまたはテストサイクルの一部としての製造テストの間のＦＰＧＡの再プログラミングは、テストプロセスに柔軟性を追加する方法をさらに提供する。例えば、第１のセットのテストは、設定Ａを用いて行なわれ得、そして、ＦＰＧＡは、第２のセットのテストを実行するように設計された新しいアレンジメントＢを再構成し得る。これは、ＤＵＴのチップ回路またはＤＵＴに送信されたテストシステム制御信号のいずれかによって制御されるテスト動作の間の、ＤＵＴピン機能に対する変化と適合し得る。ＦＰＧＡは、非活性ＤＵＴピンから新しい活性ＤＵＴピンへのテストシステムのピン接続を再割り当てするか、あるいは単に、特定のピン機能専用のテストシステムのピン接続を、新たに割り当てられたＤＵＴピンに割り当て、その機能を提供する。ＦＰＧＡおよびＤＵＴピン機能の再構成は、ＦＰＧＡまたはＤＵＴのピン機能のいずれかを再プログラムするためにテストプロセスをシャットダウンすることなしに、テストの間にリアルタイムで行なわれ得る。
【００５１】
ＦＰＧＡ１５０は、好ましくはベースＰＣＢ１５０上に配置され、ドーターカード１３２とベースＰＣＢ３０との間のルーティングラインとコネクタとの個数を最小化するが、ＦＰＧＡ１５０がドーターカード１００上に含められ得ることが考えられる。同じように、ＦＰＧＡまたは同様なプログラム可能なＩＣが、内挿３２またはスペーストランスフォーマ３４に提供され得る。
【００５２】
ＦＰＧＡは、典型低には、上述の限界へと入力電圧および出力電圧を調整する統合されたＩ／Ｏバッファを有するデジタルデバイスである。バッファの質に依存して、バッファリングは、一部のパラメトリックテスト（少量の漏れ電流の測定、または短絡回路または開回路が適用される際の、特定の電圧の測定を含む）を阻止する。したがって、本発明の一実施形態において、プログラム可能なＩＣ（例えば、ＦＰＧＡ）は、Ｉ／Ｏバッファリング、ならびにパラメトリックテストが実行され得るようにプログラム可能なルーティングを提供する伝送ゲートを用いるプログラム可能なＩＣを用いずに提供され得る。
【００５３】
プログラム可能なＩＣまたはＦＰＧＡのバッファは、受信された電流および電圧（これらは、テストチャネル経路に遅延を導入し得る）を複製し得る。したがって、一実施形態において、導入された遅延を除去するために、テスト測定に補償が提供される。遅延を特徴付けるために、プログラム可能なＩＣは、まず、テストシステムコントローラをループバックするプログラム可能なＩＣを介してチャネル経路が提供されるように、プログラムされる。その後、テストシステムにより、測定が行なわれ、プログラム可能なＩＣによってチャネル経路に導入された遅延を決定する。目下知られているプログラム可能なＩＣによって導入された遅延により、プログラム可能なＩＣは、チャネルをＤＵＴへと直接的に接続するように再プログラミングされ、導入された、知られている遅延は、測定された遅延全体から差し引かれ、テストシステムによって導入された遅延全体の正確な決定を可能にする。
【００５４】
プログラム可能なＩＣ（例えば、ＦＰＧＡ１５０として示されている）によってチャネルに導入された遅延を決定するために用いられるテスト構成は、図９Ａ〜図９Ｂに示されている。図９Ａおよび図９Ｂの構成のいずれかにより、実際のテスト環境内の遅延が決定され、温度の変化のような変動によって導入された潜在的な遅延を除去する。例えば、温度が同じに維持されることを保証するために、プログラム可能なＩＣは、それが残りのテスト装置の温度に達することを可能にする時間の間、プログラム可能なＩＣに導入された遅延が測定される前に、テスト環境に置かれる。
【００５５】
図９Ａは、図８からのコンポーネントを示しており、上記コンポーネントは、破線１６０によって示されているように、ＦＰＧＡ１５０内においてテスト信号をテストシステム４へとループバックすることにより、ＦＰＧＡ１５０を介する遅延を決定するように用いられる。遅延を決定するために、ＦＰＧＡ１５０は、ループバック経路１６０を提供するようにプログラムされる。ＦＰＧＡ１５０内においてテストシステム４にループバックされた信号により、ＦＰＧＡ１５０の入力バッファおよび出力バッファの両方の遅延は、遭遇し合う。既に知られているテストシステムのチャネルの遅延により、ＦＰＧＡ１５０のバッファによって導入された遅延は、測定され、テストシステムの全遅延の決定に含められ得る。その後ＤＵＴを測定するために、ＦＰＧＡ１５０は、単純に再プログラミングされ、図７に示されているように、ＤＵＴへまたはＤＵＴから信号を直接的に提供するが、一方で、導入されたテストシステムの遅延は、差し引かれ得る。
【００５６】
図９Ｂは、テストシステムによって導入される遅延を決定するためにテスト基板１６２が導入される代替的な構成を示している。示されている実施形態におけるテスト基板１６２は、テストシステム４へとテスト信号をループバックするトレース１６４を含んでいる。図９Ｂのシステムは、ベースＰＣＢ３０およびスペーストランスフォーマ３４を介するテストシステム４からの完全な遅延、ならびにＦＰＧＡ１５０によって導入された遅延の測定を可能にする。全体の遅延は、トレース１６４によって経路内に導入された、知られている遅延を差し引き、２で割ることにより唯１つのチャネルによって導入された遅延を決定することにより、決定される。トレース１６４は、遅延を決定するための測定の後に、ＦＰＧＡがＤＵＴ測定を再プログラミングすることを要求し得ないように、その後ＤＵＴが導入されるときに、チャネル経路を複製するように配置され得る。テスト基板１６２は、ＤＵＴをサポートする基板により、単純に取り外され置換される。
【００５７】
本発明は、上述では詳細について記述されてきたが、これは、本発明を以下に実施し使用するかを当業者に教示するためのものに過ぎない。多くの追加的な改変は、本発明の範囲内に入り、その範囲は、以下の請求の範囲によって規定される。
【図面の簡単な説明】
【００５８】
本発明のさらなる詳細は、添付の図面の助けを用いて例示される。
【図１】図１Ａ〜図１Ｂは、ウェハ上の２つの異なる位置に提供されたプローブカードを示しており、上記プローブカードは、プローブカード上のスイッチの使用を示す象限において、ウェハをテストする。
【図２】図２は、従来のウェハテストシステムのコンポーネントのブロック図を示している。
【図３】図３は、図１のウェハテストシステムに対する従来のプローブカードの断面図である。
【図４】図４は、図３のプローブカードのコンポーネントの分解組立図である。
【図５】図５は、図３のＰＣＢの透視図であり、テストヘッドおよびスイッチに接続するためのコネクタを示している。
【図６】図６は、本発明にしたがう、プローブカードと共に、基板上のコンポーネントの断面図を示している。
【図７】図７は、図６のプローブカードのコンポーネントの回路図を示している。
【図８】図８は、図６のプローブカードのコンポーネントの代替的な回路図を示している。
【図９Ａ】図９Ａは、テスト測定構成を示しており、例えばＦＰＧＡのようなプログラマブルＩＣによってチャネルに導入された遅延の特徴付けを可能にする。
【図９Ｂ】図９Ｂは、テスト測定構成を示しており、例えばＦＰＧＡのようなプログラマブルＩＣによってチャネルに導入された遅延の特徴付けを可能にする。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【国際調査報告】
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