(57)【要約】本発明は、半導体基板１１０のエッチングによって形成されたＵ字形トランジスタ２４０６を有する半導体構造１００を含んでいる。実施の形態では、トランジスタのソース／ドレイン領域が、基板１１０内で交差するトレンチによって画定されたピラー対をトップ部に設けられている。１つのピラーは、周囲のトレンチ上に延びるリッジ２４０７によって、対内のもう一方のピラーと接続されている。リッジ及びピラーの下部によって、Ｕ字形構造の反対側にＵ字形チャネルが画定され、それらの反対側のトレンチでゲート構造に面し、２面サラウンドトランジスタが形成される。また、オプションで、対のピラー間のスペースが、３面サラウンドゲートトランジスタを画定するために、ゲート電極物質で埋められる。それぞれの対のソース／ドレイン領域の１つは、ディジットライン２９１４まで延び、もう一方は、キャパシタなどのストレージデバイス２９１０まで延びている。また、本発明は半導体構造の形成方法を含んでいる。【選択図】図２５
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【特許請求の範囲】
【請求項１】
集積回路用トランジスタの形成方法であって、
半導体基板のエッチングを行うことにより、第１ピラー及び第２ピラーで構成されたＵ字形シリコンピラー対及び前記Ｕ字形シリコンピラー対を囲むエッチされた領域を形成するステップ、
前記第１ピラーに、第１ソース／ドレイン領域を形成するステップ、
前記第２ピラーに、第２ソース／ドレイン領域を形成するステップ、及び
前記エッチされた領域の少なくとも一部にゲートラインを形成するステップを含み、
前記ゲートラインにより、前記第１ピラー及び前記第２ピラーが少なくとも部分的に囲まれ、前記第１ソース／ドレイン領域、前記第２ソース／ドレイン領域及び前記ゲートラインの少なくとも一部により、Ｕ字形トランジスタが形成されることを特徴とする集積回路用トランジスタの形成方法。
【請求項２】
さらに、前記エッチされた領域の少なくとも一部内の前記Ｕ字形シリコンピラー対に絶縁層を形成するステップを含み、前記絶縁層が、前記第１ピラー及び前記第２ピラーを少なくとも部分的に囲むことを特徴とする請求項１に記載の集積回路用トランジスタの形成方法。
【請求項３】
さらに、前記ゲートライン上に金属層を形成し、前記金属層の自己整合サリサイド化処理を行うステップを含むことを特徴とする請求項１に記載の集積回路用トランジスタの形成方法。
【請求項４】
さらに、前記エッチされた領域の少なくとも一部を、酸化物含有物質で埋めるステップを含むことを特徴とする請求項１に記載の集積回路用トランジスタの形成方法。
【請求項５】
半導体基板に、第１の深さまで第１セットのトレンチのエッチングを行うステップ、
前記半導体基板に、第２の深さまで第２セットのトレンチのエッチングを行うステップであって、前記第１セットのトレンチは前記第２セットのトレンチに実質的に平行であり、前記第１セットのトレンチと前記第２セットのトレンチとが、前記半導体基板内で、相互に間隔を隔てて位置するようにエッチングを行うステップ、
前記半導体基板に、第３の深さまで第３セットのトレンチのエッチングを行うステップであって、前記第３セットのトレンチが、前記第１セットのトレンチ及び前記第２セットのトレンチに実質的に直交し、前記第１、第２及び第３セットのトレンチが、縦方向に延びるピラーのアレイを画定し、縦方向に延びる前記ピラーのアレイが、縦型のソース／ドレイン領域を構成するようにエッチングを行うステップ、及び
前記第３セットのトレンチの少なくとも一部にゲートラインを形成するステップであって、前記ゲートライン及び前記縦型のソース／ドレイン領域が、複数のトランジスタを形成し、前記トランジスタのチャネルを介して、前記ソース／ドレイン領域の対が相互に接続されるように、ゲートラインを形成するステップを含むことを特徴とする半導体素子の形成方法。
【請求項６】
前記第３の深さが、前記第１の深さより深く、前記第２の深さより浅いことを特徴とする請求項５に記載の半導体素子の形成方法。
【請求項７】
さらに、前記第１セットのトレンチの少なくとも一部を、酸化物含有物質で埋めるステップを含むことを特徴とする請求項５に記載の半導体素子の形成方法。
【請求項８】
さらに、前記第１セットのトレンチの少なくとも一部を、導電性ゲート物質で埋めるステップを含むことを特徴とする請求項５に記載の半導体素子の形成方法。
【請求項９】
さらに、前記第２セットのトレンチの少なくとも一部を、酸化物含有物質で埋めるステップを含むことを特徴とする請求項５に記載の半導体素子の形成方法。
【請求項１０】
前記ゲートラインが、ゲート電極層及び金属層で構成されることを特徴とする請求項５に記載の半導体素子の形成方法。
【請求項１１】
前記金属層が、金属シリサイドで構成されることを特徴とする請求項１０に記載の半導体素子の形成方法。
【請求項１２】
それぞれの前記トランジスタが、ディジットラインに電気的に接続された第１ソース／ドレイン領域及びメモリストレージデバイスに電気的に接続された第２ソース／ドレイン領域を備えることを特徴とする請求項５に記載の半導体素子の形成方法。
【請求項１３】
前記第１セットのトレンチ及び前記第２セットのトレンチを、前記第３セットのトレンチのエッチングの前にエッチすることを特徴とする請求項５に記載の半導体素子の形成方法。
【請求項１４】
半導体基板にデバイスマスクを適用することにより、半導体基板上に、第１ラインと第１ギャップとが交互する第１パターンを形成するステップ、
前記半導体基板を処理することにより、第１セットのトレンチを形成するステップであって、前記第１ギャップによって画定された少なくとも一部の領域内の前記半導体基板内に、前記第１セットのトレンチを形成するステップ、
前記第１セットのトレンチの形成後、アレイ領域に隣接する周辺部を保護する周辺部マスクを適用することにより、前記第１セットのトレンチを形成するステップ、
前記半導体基板の処理を行うことにより、前記第１セットのトレンチに実質的に平行な第２セットのトレンチを形成するステップであって、前記第２セットのトレンチを、前記アレイ領域の少なくとも一部の半導体基板に形成するステップ、
前記第２セットのトレンチの形成後、前記半導体基板にワードラインマスクを適用することにより、前記半導体基板上で、第２ラインと第２ギャップとが交互する第２パターンを形成するステップであって、前記第２ライン及び前記第２ギャップが、前記第１ラインのパス及び前記第１ギャップと交差するようにパターンを形成するステップ、及び
前記半導体基板の処理を行うことにより、第３セットのトレンチを形成するステップであって、前記第３セットのトレンチを、前記第２ギャップにより画定された領域の少なくとも一部の前記半導体基板に形成し、保護された前記周辺部には形成しないステップを含むことを特徴とするメモリアレイの形成方法。
【請求項１５】
さらに、前記第１マスクを適用する前に、前記半導体基板上にエピタキシャルシリコン層を形成するステップを含むことを特徴とする請求項１４に記載のメモリアレイの形成方法。
【請求項１６】
さらに、前記第２ラインによって画定された領域の少なくとも一部の前記半導体基板に、ピラーのアレイを形成するステップを含むことを特徴とする請求項１４に記載のメモリアレイの形成方法。
【請求項１７】
前記ピラーが、縦型のソース／ドレイン領域を備えることを特徴とする請求項１６に記載のメモリアレイの形成方法。
【請求項１８】
さらに、前記第３セットのトレンチの少なくとも一部に、ゲートラインを形成するステップを含むことを特徴とする請求項１４に記載のメモリアレイの形成方法。
【請求項１９】
ピラー対がＵ字形トランジスタを形成し、前記ピラー対のそれぞれのピラーが、前記第１セットのトレンチの１つのトレンチによって分離され、それぞれの前記Ｕ字形トランジスタが、前記第２セットのトレンチの１つによって、隣接するＵ字形トランジスタから分離されていることを特徴とする請求項１８に記載のメモリアレイの形成方法。
【請求項２０】
それぞれの前記トランジスタが、前記ピラー対のトップ部に、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を備えることを特徴とする請求項１９に記載のメモリアレイの形成方法。
【請求項２１】
さらに、前記第１ソース／ドレイン領域にディジットラインを電気的に接続するステップ、及び
前記第２ソース／ドレイン領域にメモリストレージデバイスを電気的に接続するステップを含むことを特徴とする請求項２０に記載のメモリアレイの形成方法。
【請求項２２】
前記第３セットのトレンチのトレンチ内で、いずれかの側がゲートラインに囲まれたＵ字形トランジスタのカラムが、ワードラインを形成することを特徴とする請求項１９に記載のメモリアレイの形成方法。
【請求項２３】
前記メモリストレージデバイスが、キャパシタであることを特徴とする請求項２１に記載のメモリアレイの形成方法。
【請求項２４】
半導体構造における複数のＵ字形トランジスタの形成方法であって、
複数の第１トレンチによって、それぞれの前記Ｕ字形トランジスタの第１ピラーと第２ピラーとを分離するステップ、及び
前記第１トレンチより半導体基板内に深く延びる複数の第２トレンチによって、隣接する前記Ｕ字形トランジスタと、それぞれの前記Ｕ字形トランジスタとを分離するステップを含むことを特徴とする複数のＵ字形トランジスタの形成方法。
【請求項２５】
さらに、前記第１トレンチを第１絶縁物質で埋めるステップを含むことを特徴とする請求項２４に記載の複数のＵ字形トランジスタの形成方法。
【請求項２６】
さらに、前記第２トレンチを第２絶縁物質で埋めるステップを含むことを特徴とする請求項２５に記載の複数のＵ字形トランジスタの形成方法。
【請求項２７】
さらに、分離するステップの前に、前記半導体基板上にエピタキシャルシリコン層を形成するステップを含むことを特徴とする請求項２４に記載の複数のＵ字形トランジスタの形成方法。
【請求項２８】
さらに、前記第１トレンチより前記半導体基板内に深く延びる複数の第３トレンチによって、Ｕ字形トランジスタのカラムを分離するステップを含むことを特徴とする請求項２４に記載の複数のＵ字形トランジスタの形成方法。
【請求項２９】
半導体基板、
前記半導体基板に形成された第１及び第２Ｕ字形トランジスタであって、前記第１及び第２Ｕ字形トランジスタより半導体基板内に深く延びる第１トレンチによって分離された前記第１及び第２Ｕ字形トランジスタ、及び
前記第１及び第２Ｕ字形トランジスタと第３及び第４Ｕ字形トランジスタとを分離する第２トレンチを備え、
前記第２トレンチが、前記半導体基板内に延びており、前記第１トレンチより浅いことを特徴とする集積回路。
【請求項３０】
前記第２トレンチが、ワードライントレンチであることを特徴とする請求項２９に記載の集積回路。
【請求項３１】
前記第１トレンチが、酸化物含有物質で埋められていることを特徴とする請求項２９に記載の集積回路。
【請求項３２】
前記第２トレンチが、ゲートラインを備えていることを特徴とする請求項２９に記載の集積回路。
【請求項３３】
前記半導体基板が、エピタキシャルシリコン層を備えていることを特徴とする請求項２９に記載の集積回路。
【請求項３４】
半導体基板、
前記半導体基板内に形成され、前記半導体基板内に延びるトレンチによって分離された第１ピラー及び第２ピラーを備えるＵ字形トランジスタ、
前記第１ピラーに接続されたメモリストレージデバイス、及び
前記第２ピラーに接続されたディジットラインで構成されていることを特徴とするメモリセル。
【請求項３５】
前記ディジットラインが、半導体基板上に位置することを特徴とする請求項３４に記載のメモリセル。
【請求項３６】
前記メモリストレージデバイスが、前記第１ピラー上に位置することを特徴とする請求項３４に記載のメモリセル。
【請求項３７】
前記ストレージデバイスが、キャパシタであることを特徴とする請求項３６に記載のメモリセル。
【請求項３８】
さらに、メモリセルと通信するプロセッサを備えることを特徴とする請求項３４に記載のメモリセル。
【請求項３９】
さらに、前記Ｕ字形トランジスタの反対側に沿って形成され、前記トレンチに対して実質的に垂直なゲートライン、及び
前記トレンチを実質的に埋めた絶縁物質を備えることを特徴とする請求項３４に記載のメモリセル。
【請求項４０】
さらに、前記Ｕ字形トランジスタの反対側に沿って形成され、前記トレンチに対して実質的に垂直なゲートライン、及び
前記トレンチを実質的に埋め、前記ゲートラインと電気的に接続する導電性物質を備えていることを特徴とする請求項３４に記載のメモリセル。
【請求項４１】
それぞれの突起がソース、ドレイン及びチャンネルを含む、複数の突起のカラム、
前記カラムを相互に分離する複数のワードラインギャップ、及び
それぞれのゲートラインが前記カラムの１つを少なくとも部分的に囲む、前記ワードラインギャップ内に形成された複数のゲートラインを備えることを特徴とする半導体構造。
【請求項４２】
それぞれの前記突起が、複数の突起を支持する半導体基板内のディープトレンチによって、前記カラムの１つ内で隣接する突起から分離されていることを特徴とする請求項４１に記載の半導体構造。
【請求項４３】
それぞれの前記突起が、第１ピラー及び第２ピラーによりＵ字形構造を構成し、前記第１ピラーがシャロートレンチによって前記第２ピラーと分離され、前記第１ピラーが、半導体基板から延びるチャネルベースセグメントによって、前記第２ピラーに接続されていることを特徴とする請求項４２に記載の半導体構造。
【請求項４４】
前記第１ピラーが、第１ソース／ドレイン領域を備え、前記第２ピラーが、第２ソース／ドレイン領域を備えていることを特徴とする請求項４３に記載の半導体構造。
【請求項４５】
第１Ｕ字形面及び端部壁によって接続された反対側の第２Ｕ字形面を有する、少なくとも１つのＵ字形半導体構造であって、前記第１及び第２Ｕ字形面が実質的に平行であり、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を備えるＵ字形半導体構造、
前記第１Ｕ字形面に沿って形成された第１チャネル、
前記第２Ｕ字形面に沿って形成された第２チャネル、
両方のＵ字形面に面するゲートライン、及び
それぞれの前記端部壁に直接隣接するフィールド分離エレメントを備えることを特徴とする電子デバイス。
【請求項４６】
さらに、
前記第１ソース／ドレイン領域に電気的に接続されたメモリストレージデバイス、及び
前記第２ソース／ドレイン領域に電気的に接続されたディジットラインを備えることを特徴とする請求項４５に記載の電子デバイス。
【請求項４７】
半導体基板のエッチングを行うことにより、第１Ｕ字形面及び第２Ｕ字形面を有する少なくとも１つのＵ字形トランジスタを形成するステップであって、前記第１Ｕ字形面と前記第２Ｕ字形面とが実質的に平行であり、前記Ｕ字形トランジスタが、第１ソース／ドレイン領域、第２ソース／ドレイン領域及びゲートラインを備え、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域が、前記半導体基板内に形成されたＵ字形トランジスタを形成するステップ、
前記第１Ｕ字形面に沿って、前記半導体基板内に第１チャネルを形成するステップ、
前記第２Ｕ字形面に沿って、前記半導体基板内に第２チャンネルを形成するステップ、及び
前記第１チャネル及び前記第２チャネルのそれぞれに面するゲートラインを形成するステップを含むことを特徴とするメモリセルの形成方法。
【請求項４８】
さらに、前記第１ソース／ドレイン領域に、メモリストレージデバイスを電気的に接続するステップ、及び
前記第２ソース／ドレイン領域に、ディジットラインを電気的に接続するステップを含むことを特徴とする請求項４７に記載のメモリセルの形成方法。
【請求項４９】
前記Ｕ字形トランジスタが、ＤＲＡＭの一部を構成することを特徴とする請求項４７に記載のメモリセルの形成方法。
【請求項５０】
半導体基板内に１セットのワードライントレンチのエッチングを行うステップ、
前記半導体基板内に１セットのディープトレンチのエッチングを行うステップであって、前記ディープトレンチのセットが前記ワードラインのセットと交差してグリッドを形成し、前記ディープトレンチのセットが、複数の突起を画定するようにエッチングを行うステップ、
それぞれの前記突起に高濃度ドープト領域及び低濃度ドープト領域を画定するステップ、
前記ワードライントレンチのセットにゲート物質を形成するステップ、及び
前記ゲート物資のスペーサエッチングにより、前記突起の側壁にゲート電極を画定するステップを含むことを特徴とする半導体構造の形成方法。
【請求項５１】
前記ゲート電極を、前記突起の反対側の側壁のみに形成することを特徴とする請求項５０に記載の半導体構造の形成方法。
【請求項５２】
さらに、前記突起のそれぞれにシャロートレンチのエッチングを行うことにより、第１ピラー、第２ピラー及びベースで構成されたＵ字形突起を形成するステップを含み、前記シャロートレンチが実質的に前記ディープトレンチのセットに対して平行であることを特徴とする請求項５０に記載の半導体構造の形成方法。
【請求項５３】
前記高濃度ドープト領域が、前記ピラーのトップ部でソース／ドレイン領域を形成し、前記低濃度ドープト領域が、前記ピラーの下部から延びるＵ字形チャネルを形成することを特徴とする請求項５２に記載の半導体構造の形成方法。
【請求項５４】
前記ドープト領域を画定するステップが、前記エッチングの前に、半導体基板へのドーピングを行うステップを含むことを特徴とする請求項５２に記載の半導体構造の形成方法。
【請求項５５】
半導体基板、
前記半導体基板内にエッチングにより形成された、１セットのワードライントレンチ及び１セットのディープトレンチによって囲まれたＵ字形突起であって、前記Ｕ字形突起が、第１ピラー及び第２ピラーを備え、前記第１ピラー及び前記第２ピラーが、前記半導体基板内に延びる１セットのシャロートレンチのうちの１つのシャロートレンチによって分離され、前記第１ピラーと前記第２ピラーとが、サラウンディングトレンチ上に延びるリッジによって接続されたＵ字形突起、
前記第１ピラーのトップ部に形成された第１ソース／ドレイン領域、
前記第２ピラーのトップ部に形成された第２ソース／ドレイン領域、及び
前記ワードライントレンチに形成されたゲート構造を備え、
前記リッジと前記第１ピラー及び前記第２ピラーの下部とにより、前記Ｕ字形突起の対向する側にＵ字形チャネルが画定され、前記Ｕ字形チャネルが、ワードラインのセットに形成されたゲート構造に面していることを特徴とする半導体構造。
【請求項５６】
前記シャロートレンチが、絶縁物質で埋められ、２面Ｕ字形トランジスタが形成されていることを特徴とする請求項５５に記載の半導体構造。
【請求項５７】
前記シャロートレンチが、ゲート電極物質で埋められ、３面Ｕ字形トランジスタが形成されていることを特徴とする請求項５５に記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造、メモリ素子の構成及び半導体構造の形成方法に関する。
【背景技術】
【０００２】
（関連出願について）
この出願は、２００４年５月２６日に出願された、「半導体構造、メモリ素子の構成及び半導体構造の形成方法」というタイトルの米国特許出願番号１０／８５５、４２９に関連する。
【０００３】
集積回路の設計者は、個々の素子のサイズを小さくすることによって、また、隣り合う素子間の間隔を小さくすることによって、集積回路内の集積度又は素子の密度を高くすることを望んでいる。一般的な集積回路素子の１例には、メモリ回路、プロセッサなどの多くのデバイスに見られるトランジスタがある。通常の集積回路トランジスタは、基板の表面に形成されたソース、ドレイン及びゲートを備えている。
【０００４】
比較的一般的な半導体デバイスはメモリ素子であり、代表的なメモリ素子であるダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルを備えている。ＤＲＡＭセルは、トランジスタ及びメモリストレージ構造で構成され、キャパシタである通常のメモリ記憶構造を備えている。半導体デバイスに関する最近のアプリケーションでは、膨大な数のＤＲＡＭユニットセルが利用される。
【０００５】
したがって、半導体デバイスを製造するための新しい方法を開発することが望ましい。また、ＤＲＡＭ構造などの半導体アプリケーションで利用することができる新しい半導体デバイス構造を開発することも望ましい。
【発明の開示】
【課題を解決するための手段】
【０００６】
１つの実施の形態では、本発明は半導体構造を形成する方法を含んでいる。横型(horizontal)のセグメント及び縦型(vertical)のセグメントを有する格子が、シリコンウエハ又はバルクシリコンの一部などの半導体基板にエッチングにより形成される。さらに別の実施の形態では、エピタキシャル層が、格子を形成する前に、半導体基板上に形成される。半導体基板内に、エッチングにより格子を形成すると、格子のセグメントによって相互に区切られた、シリコンの繰り返し領域(repeating region)が形成される。その繰り返し領域によって、第１の軸に沿った第１のピッチ及び第２の軸に沿った第２のピッチを有するシリコンピラーのアレイが形成される。第２の軸は、第１の軸に対して実質的に直交している。この第２のピッチは、第１のピッチの約２倍の大きさである。また、シリコンピラー対によって、Ｕ字形トランジスタが形成される。
【０００７】
横型の格子セグメントである第１の部分は、第１の深さにエッチされ、横型の格子セグメントである第２の部分は、第２の深さにエッチされる。第１の深さは第２の深さより浅い。第１の深さを有する横型の格子セグメントは、第２の深さを有する横型の格子セグメントと交互に形成されている。１つの実施の形態では、横型の格子セグメントの第１の部分は、第１の物質で埋められ、横型の格子セグメントの第２の部分は、第２の物質で埋められている。Ｕ字形トランジスタ内のそれぞれのピラーは、Ｕ字形トランジスタ内のもう片方のピラーと第１の物質によって分離され、１つのＵ字形トランジスタは、第２の物質によって別のＵ字形トランジスタと分離されている。第１の物質及び第２の物質は、酸化物含有物質であることが好ましい。別の実施の形態では、第１の物質は窒化物含有物質であり、第２の物質は酸化物含有物質である。
【０００８】
縦型の格子セグメントは、第３の深さにエッチされる。第３の深さは、第１の深さより深く、第２の深さより浅いことが好ましい。１つの実施の形態では、縦型の格子セグメントは、トランジスタ及びＤＲＡＭトランジスタのゲートを形成する導電体で埋められる。
【０００９】
１つの実施の形態では、本発明は半導体構造を含んでいる。その構造は、半導体基板及びその半導体基板に形成されたゲートライン格子を含んでいる。その格子は、格子のセグメントによって相互に分離された、非ゲートライン領域のアレイを画定する。そのアレイは、第１の軸に沿った第１のピッチ、及び第１の軸と実質的に直交する第２の軸に沿った第２のピッチを有している。第２のピッチは第１のピッチの約２倍の大きさである。非ゲートライン領域は、縦方向に延びるソース／ドレイン領域を構成する。
【００１０】
別の実施の形態では、本発明はメモリ素子構造を含んでいる。その構造は、半導体基板、及びエッチングによって半導体基板に形成されたゲートラインを含んでいる。さらに、その構造は、縦方向に延びる第１のソース／ドレイン領域及び縦方向に延びる第２のソース／ドレイン領域を含み、２つの領域は基板から形成され、ゲートラインによって少なくとも部分的に囲まれている。それらのソース／ドレイン領域は、ゲートラインを介して相互にゲート的(gatedly)に接続されている。メモリストレージデバイスが、第１ソース／ドレイン領域に電気的に接続されている。また、ディジットラインが、第２ソース／ドレイン領域に電気的に接続されている。
【００１１】
本発明に係る１つの態様は、集積回路用トランジスタの形成方法であり、その方法は、半導体基板のエッチングを行うことにより、Ｕ字形シリコンピラー対を形成し、Ｕ字形シリコンピラー対を囲むエッチされた領域を形成することを含み、シリコンピラーは、第１ピラー及び第２ピラーで構成される。さらに、その方法は、第１ピラー内に第１ソース／ドレイン領域を形成すること、及び第２ピラー内に第２ソース／ドレイン領域を形成することを含んでいる。その方法は、さらに、エッチされた領域の少なくとも一部にゲートラインを形成することを含み、ゲートラインは、第１及び第２ピラーを少なくとも部分的に囲み、第１ソース／ドレイン領域、第２ソース／ドレイン領域及びゲートラインの少なくとも一部によって、Ｕ字形トランジスタが形成される。
【００１２】
別の態様では、半導体デバイスを形成する方法が、半導体基板内に、第１の深さまで第１セットのトレンチをエッチングすることを含んでいる。その方法は、さらに、半導体基板内に、第２の深さまで第２セットのトレンチをエッチングすることを含み、第１セットのトレンチは、第２セットのトレンチに実質的に平行であり、第１セットのトレンチと第２セットのトレンチとは、半導体基板内で相互に間隔を隔てて位置している。その方法は、さらに、半導体基板内に、第３の深さまで第３セットのトレンチをエッチングすることを含み、第３セットのトレンチは、第１セットのトレンチ及び第２セットのトレンチに対して、実質的に直交している。第１、第２及び第３セットのトレンチは、縦方向に延びるピラーのアレイを画定し、縦方向に延びるピラーのアレイは、縦型のソース／ドレイン領域を構成する。ゲートラインは、少なくとも第３セットのトレンチの一部に形成され、ゲートライン及び縦型のソース／ドレイン領域により複数のトランジスタが形成され、ソース／ドレイン領域の対は、トランジスタのチャンネルを介して相互に接続されている。
【００１３】
別の態様では、メモリアレイの形成方法が、半導体基板上に第１ラインと第１ギャップとが交互する第１パターンを形成するためのデバイスマスクを、半導体基板に適用することを含んでいる。さらに、その方法は、第１セットのトレンチを形成するために半導体基板を処理することを含み、第１セットのトレンチが、半導体基板内における、第１ギャップによって画定された領域の少なくとも一部に形成される。その方法は、さらに、第１セットのトレンチの形成後、半導体デバイスに周辺部マスクを適用することを含み、周辺部マスクは、アレイ領域に隣接する周辺部を保護する。その方法は、さらに、第１セットのトレンチに実質的に平行な第２セットのトレンチを形成するために半導体基板を処理することを含み、第２セットのトレンチが、半導体基板内における、アレイ領域の少なくとも一部に形成される。その方法は、さらに、第２セットのトレンチの形成後、半導体基板上に、第２ラインと第２ギャップとが交互する第２パターンを形成するために、半導体デバイスにワードラインマスクを適用することを含み、第２ライン及び第２ギャップは、第１ライン及び第１ギャップと交差する。また、第３セットのトレンチを形成するために、半導体基板を処理することを含み、第３セットのトレンチは、半導体基板内における、第２ギャップによって画定された領域の少なくとも一部に形成され、保護される周辺部には形成されない。
【００１４】
別の態様では、半導体構造に複数のＵ字形トランジスタを形成する方法が、複数の第１トレンチよってそれぞれのＵ字形トランジスタの第１ピラーと第２ピラーとを分離すること、及び半導体基板内に、第１トレンチより深く延びる複数の第２トレンチによって、隣接するＵ字形トランジスタからそれぞれのＵ字形トランジスタを分離することを含んでいる。
【００１５】
別の態様では、集積回路が、半導体基板及び半導体基板内に形成された第１及び第２Ｕ字形トンジスタを含んでいる。第１及び第２Ｕ字形トランジスタは、第１及び第２Ｕ字形トランジスタより、半導体基板内に深く延びる第１トレンチによって分離されている。半導体構造は、さらに、第３及び第４Ｕ字形トランジスタから第１及び第２Ｕ字形トランジスタを分離する第２トレンチを備え、第２トレンチは、半導体基板内に延び、第１トレンチより深さが浅い。
【００１６】
別の態様では、メモリセルが、半導体基板及び半導体基板内に形成されたＵ字形トランジスタを備えている。Ｕ字形トランジスタは、第１及び第２ピラーを備えており、第１及び第２ピラーは、半導体基板内に延びるトレンチによって分離されている。さらに、半導体構造は、第１ピラーに接続されたメモリストレージデバイス及び第２ピラーに接続されたディジットラインを備えている。
【００１７】
別の態様では、半導体構造が複数のカラム状突起を備えている。それぞれの突起は、ソース、ドレイン及びチャネルを含んでいる。その半導体構造は、さらに、カラムを相互に分離する複数のワードラインギャップを備えている。その構造は、さらに、ワードラインギャップの一部内に形成された複数のゲートラインを備えている。それぞれのゲートラインは、少なくともカラムの１つを部分的に囲んでいる。
【００１８】
別の態様では、電子デバイスが、端部壁(end-wall)によって接続された反対側(opposite side)に、第１Ｕ字形面及び第２Ｕ字形面を有する、少なくとも１つのＵ字形半導体構造を備えている。第１Ｕ字形面と第２Ｕ字形面とは、実質的に平行である。Ｕ字形半導体構造は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を備えている。電子デバイスは、さらに、第１Ｕ字形面に沿って形成された第１チャネル、及び第２Ｕ字形面に沿って形成された第２チャネルを備えている。さらに、電子デバイスは、両方のＵ字形面に面するゲートライン、及びそれぞれの端部壁に直接隣接するフィールド分離エレメントを備えている。
【００１９】
別の態様では、メモリセルを形成する方法が、第１Ｕ字形面及び第２Ｕ字形面を有する少なくとも１つのＵ字形トランジスタを形成するために、半導体基板のエッチングを行うことを含んでいる。第１Ｕ字形面と第２Ｕ字形面とは、実質的に平行である。Ｕ字形トランジスタは、第１ソース／ドレイン領域、第２ソースドレイン領域及びゲートラインを備え、第１ソース／ドレイン領域及び第２ソース／ドレイン領域は、半導体基板内に形成される。その方法は、さらに、第１Ｕ字形面に沿って半導体基板内に第１チャネルを形成すること、及び第２Ｕ字形面に沿って半導体基板内に第２チャネルを形成することを含んでいる。さらに、その方法は、第１及び第２チャネルのそれぞれに面するゲートラインを形成することを含んでいる。
【００２０】
別の態様では、半導体構造を形成する方法が、半導体基板内に１セットのワードライントレンチをエッチングにより形成すること、及び半導体構造内に１セットのディープトレンチをエッチングにより形成することを含んでいる。第２セットのトレンチは、第２セットのワードライントレンチとクロスしてグリッドを形成し、そのセットのワードライントレンチ及びそのセットのディープトレンチによって、半導体基板内に、複数の突起が画定される。その方法は、さらに、それぞれの突起内に高濃度にドープされた領域及び低濃度にドープされた領域を画定すること、そのセットのワードライントレンチにゲート物質を形成すること、及びゲート物質のスペーサエッチングを行うことにより、突起の側壁にゲート電極を画定することを含んでいる。
【００２１】
別の態様では、半導体構造が、半導体基板、及び半導体基板のエッチングにより形成された１セットのワードライントレンチ及び１セットのディープトレンチで囲まれたＵ字形突起を備えている。そのＵ字形突起は、第１ピラー及び第２ピラーを備えている。第１及び第２ピラーは、半導体基板内に延びる１セットのシャロートレンチのうちの１つのシャロートレンチによって分離され、第１及び第２ピラーは、サラウンディングトレンチ上に延びるリッジによって接続されている。さらに、その構造は、第１ピラーのトップ部に形成された第１ソース／ドレイン領域、第２ピラーのトップ部に形成された第２ソース／ドレイン領域及びワードライントレンチのセットに形成されたゲート構造を備えている。リッジと第１及び第２ピラーの下部とによって、Ｕ字形突起が対向する側(opposite side)にＵ字形チャネルが画定される。このＵ字形チャネルは、ワードライントレンチのセット内に形成されたゲート構造に面している。
【００２２】
基板上に構成された格子及びアレイ半導体構造は、「半導体構造、メモリ素子構成及び半導体構造の形成方法」("Semiconductor Structures, Memory Device Constructions, and Methods for Forming Semiconductor Structures")というタイトルで、Werner Juenglingによって、Attorney Docket No.MI22-2456で、２００４年５月２６日に出願された米国特許出願番号１０／８５５，４２９に開示されている。
【００２３】
本発明を要約するために、本発明のある態様、利点及び新規な特徴をここに説明した。本発明のうちのいずれかの特定な実施の形態によって、そのような利点のすべてが達成される必要はないことが理解されるべきである。したがって、本発明は、ここで教示又は示唆される以外の利点が達成される必要なく、ここで教示されるような１つの利点又は一群の利点を達成又は最適化する態様で、実施又は実行されればよい。
【発明を実施するための最良の形態】
【００２４】
本発明の様々な特長を実現する一般的なアーキテクチャを、図面を参照して以下に説明する。なお、図面及びそれに関連する説明は、本発明の実施の形態を説明するために提供されるものであり、本発明の技術的範囲を限定するものではない。図面全体を通じて、参照符号は、参照された要素間の対応を示すために再利用される。
【００２５】
デバイスは、メモリアレイ、ワードライン、トランジスタ又はその他の構造など、半導体構造での使用に関して開示される。
【００２６】
図１は、トランジスタを形成することができる、製造過程の半導体デバイス１００を示す斜視図である。１つの実施の形態では、デバイス１００はメモリアレイを構成する。デバイス１００は、半導体基板１１０を備え、様々な適切な物質のうちのいずれかで構成することができる。半導体基板１１０には、半導体構造及び／又はその上に形成されるその他の層、又はその技術分野で通常用いられるいずれかの元素がドープされたシリコンプラットフォームが含まれる。図示された半導体基板１１０は、本質的にはドープされた単結晶シリコンウエハで構成されるが、当業者であれば、他のアレンジメントの半導体基板１１０は、半導体デバイスとしてのその他のアクティブ部又は動作可能部を含む別の形態の半導体層で構成可能なことを理解できるであろう。
【００２７】
オプションの実施の形態では、エピタキシャル層１０４が基板１１０上に形成される。エピタキシャル層１０４は、ウエハの結晶構造を拡大するために、エピタキシャル成長法によって基板１１０上に形成された半導体層（例えば、シリコン）である。１つの実施の形態では、エピタキシャル層１０４の厚さは、約２μｍ〜約６μｍの範囲が好ましく、より好ましい範囲は約３μｍ〜約５μｍである。エピタキシャル層１０４が、以下に説明されるエッチングステップの前に基板１１０上に形成される場合には、エピタキシャル層１０４は、基板１１０の一部と考えるものとする。以下に示す図２６の説明から理解されるように、エピタキシャル層１０４は、形成されるトランジスタのアクティブ領域として機能するバックグラウンド基板とは反対の導電型であり、高濃度にドープされる。
【００２８】
以下に説明する製造プロセスの様々なステージにおいて、Ａ−Ａ線に沿ってデバイス１００をスライスすることによって形成される面で得られる図は、半導体デバイス１００の第１断面を示し、Ｂ−Ｂ線に沿ってデバイス１００をスライスすることによって形成される面で得られる図は、半導体デバイス１００の第２断面を示す。
【００２９】
図２は、デバイス１００の第１断面を示す図である。図２に示したように、半導体デバイス１００は、さらに、基板１１０上に形成された物質２１０の層及び必要に応じて設けられるエピタキシャル層１０４を備えている。
【００３０】
物質２１０は、基板１１０（シリコン）及びシリコン窒化物に対して選択的にエッチすることができるものであり、基板１１０及びシリコン窒化物は、物質２１０に対して、それぞれ選択的にエッチすることができるものであることが好ましい。
【００３１】
１つの実施の形態では、物質２１０は、例えばシリコン酸化物などの酸化物であり、厚さは、約１，０００Å〜約５，０００Åの範囲であることが好ましく、より好ましい範囲は約２，０００Å〜約３，０００Åである。また、物質２１０は、例えば、化学気相成長（ＣＶＤ）法、物理気相成長（ＰＶＤ）法などの適切な成膜法を用いることによって形成することができる。
【００３２】
半導体デバイス１００は、さらに、酸化物層２１０上に形成された物質２１２の層を備え、その物質は、本発明の実施の形態の場合には、ハードマスクとして用いるのに適切なものである。好ましい実施の形態では、ハードマスク用の物質２１２には、アモルファスカーボンが含まれる。別の実施の形態では、ハードマスク用の物質２１２には、テトラエチルオルソシリケート（ＴＥＯＳ）、多結晶質シリコン、Ｓｉ３Ｎ４、ＳｉＯ３Ｎ４、ＳｉＣ又はその他のハードマスクに適した物質が含まれる。物質２１２は、例えば、化学気相成長（ＣＶＤ）法、物理気相成長（ＰＶＤ）法などの適切な成膜法を用いて形成することができる。別の実施の形態では、物質２１２は、フォトリソグラフィ法で用いられるフォトレジストである。
【００３３】
図３は、ハードマスク層２１２をパターニングするために、デバイス１００に適用されるフォトマスク３００の一部を示す図である。フォトマスク３００の斜線部(shaded portion)は、フォトリソグラフィ及びエッチング処理が適用された後、ハードマスク層２１２として残る領域を表している。また、非斜線部(unshaded portion)は、ハードマスク層２１２のうち除去される領域を表している。マスク３００は、ギャップ３０４によって相互に分離され、間隔を隔てたライン３０２のパターンを形成する。ライン３０２及びギャップ３０４は、横方向(horizontal direction)に沿って延びている。
【００３４】
１つの実施の形態では、ライン３０２の幅は約１，１００Å〜約１，３００Å、ギャップ３０４の幅は約７００Å〜約９００Åである。
【００３５】
マスク３００は、さらに、ギャップ３０４より幅が広く、横方向に延びるコンタクトギャップ３０６を備えていることが好ましい。１つの実施の形態では、コンタクトギャップ３０６は、デバイス１００上に、例えば、ワードラインコンタクトなどのコンタクトを配置するための領域を備えており、この点は、後に示す図３０の説明により、より理解されるであろう。
【００３６】
図４は、第１断面と同じ断面の図であり、フォトマスク３００（図３）を適用し、ハードマスク２１２をパターニングした後のデバイス１００を示している。図４に示したように、基板１１０の領域上に残っているハードマスク２１２の部分は、マスク３００（図３）によりライン３０２が形成された部分である。基板１１０上の領域からハードマスク２１２が除去された部分は、マスク３００によりギャップ３０４が形成された部分である。
【００３７】
ハードマスク２１２は、周知のフォトリソグラフィ法及びエッチング処理法を用いることによってパターニングすることができる。例えば、いくつかの実施の形態では、デバイス１００上にブランケット層としてフォトレジストを形成し、レティクルを介して放射(radiation)露光する。この露光に続いて、フォトレジスト膜を現像することにより、ハードマスク２１２面にフォトレジストマスク３００（図３）を形成する。さらに、ギャップ３０４に位置するデバイス１１０上の酸化物２１０を露出させるために、マスク３００を用いてハードマスク２１２のエッチングを行う。説明した実施の形態では、ハードマスク２１２又はその上のフォトマスク３００のフィーチャ(feature)は、アイソトープエッチングによって縮小され、フィーチャ間のギャップが広くなる。
【００３８】
図５は、第１断面と同じ断面の図であり、酸化物２１０のエッチングを行い、ハードマスク２１２を除去した後の図４に示したデバイス１００を示している。
【００３９】
いくつかの実施の形態では、酸化物２１０は、例えば、イオンミリング、反応性イオンエッチング（ＲＩＥ）又は化学エッチングなどのプロセスを用いることによってエッチされる。化学エッチング液を含むエッチングプロセス（ＲＩＥを含む）が選択されると、例えば、ＣＦ４などの様々な周知のエッチング液を使用することができる。
【００４０】
図５に示したように、エッチングプロセスにより、マスク３００（図３）及びハードマスク２１２（図４）によってギャップ３０４が形成された領域である基板１１０上の領域に位置する酸化物２１０がエッチされ、その部分の基板１１０が露出する。酸化物２１０は基板１１０の領域上に残り、その領域は、マスク３００（図３）及びハードマスク２１２（図４）によってライン３０２が形成された部分である。
【００４１】
図６は、第１断面と同じ断面の図であり、酸化物２１０上に物質６０２のスペーサ層を形成した後の図５に示したデバイス１００を示している。スペーサ物質６０２によって、ギャップ３０４の約１／２０〜１／３が埋められることが好ましい。また、スペーサ物質６０２は、基板１１０（シリコン）及び酸化物２１０に対して選択的にエッチされ、基板１１０（シリコン）及び酸化物２１０は、スペーサ物質６０２に対して、それぞれ選択的にエッチされることが好ましい。１つの実施の形態では、スペーサ物質６０２の層は、例えば、シリコン窒化物などの窒化物を含む物質で構成され、その厚さは約１５０Å〜約２５０Åの範囲が好ましく、より好ましい範囲は約１８０Å〜約２２０Åである。また、物質６０２は、例えば、化学気相成長（ＣＶＤ）法、物理気相成長（ＰＶＤ）法などの適切な成膜法を用いることによって形成することができる。
【００４２】
図７は、第１断面と同じ断面の図であり、窒化物スペーサ７０２を形成した後の図６に示したデバイス１００を示している。１つの実施の形態では、異方性エッチングにより、水平面が選択的に除去され、周知のスペーサエッチングプロセスによって、窒化物層６０２がスペーサ７０２にパターニングされる。スペーサ７０２は、ギャップ３０４内に形成され、それによってギャップ３０４の幅が狭くなる。スペーサ７０２は、ギャップ３０４の側部の内周に沿って横方向(horizontal direction)に、縦(longitudinally)に延びており、その幅は、約１５０Å〜約２５０Åの範囲が好ましく、より好ましい範囲は約１８０Å〜約２２０Åである。
【００４３】
図８は、第１断面と同じ断面の図であり、シリコン基板１１０に、複数の第１トレンチ、すなわちシャロートレンチ８００をエッチングにより形成した後の図７に示したデバイス１００を示している。第１トレンチ８００は、例えば、イオンミリング、反応性イオンエッチング（ＲＩＥ）又は化学エッチングなどのプロセスを用いることによって、ギャップ３０４に位置するシリコン基板１１０のエッチングにより形成される。化学エッチング液を含むエッチングプロセス（ＲＩＥを含む）が選択された場合には、例えば、Ｃｌ２などの様々な周知のエッチング剤を用いることができる。
【００４４】
第１トレンチ、すなわちシャロートレンチ８００の深さは、約２７００Å〜約３３００Åの範囲が好ましく、より好ましい範囲は約２８５０Å〜約３１５０Åである。第１トレンチ８００の幅は、約１７０Å〜約４３０Åの範囲が好ましく、より好ましい範囲は約２００Å〜約４００Åである。また、トレンチ８００は、デバイス１００の横方向に、縦に延びている。図３参照。
【００４５】
図９は、第１断面と同じ断面の図であり、第１トレンチ８００を埋めるために物質９００の層を形成した後の図８に示したデバイス１００を示している。物質９００は、例えば、化学気相成長（ＣＶＤ）法、物理気相成長（ＰＶＤ）法などの適切な成膜法を用いることによって形成することができる。物質９００は、基板１１０（シリコン）及び窒化物７０２に対して選択的にエッチされるものであることが好ましい。１つの実施の形態では、物質９００は、例えば、シリコン酸化物などの酸化物である。
【００４６】
第２の実施の形態では、物質９００は、基板１１０（シリコン）及び酸化物２１０に対して選択的にエッチされ、基板１１０（シリコン）及び酸化物２１０は、物質９００に対して、それぞれ選択的にエッチされることが好ましい。また、第２の実施の形態では、物質９００は、例えば、シリコン窒化物などの窒化物である。第２の実施の形態に関する理解については、図３２〜３５及びその説明を参照のこと。
【００４７】
図１０は、図９に示したデバイス１００に適用されるフォトマスク１０００を示す図である。前述のように、通常のマスキングプロセスが用いられる。１つの実施の形態では、デバイス１００にハードマスク物質の層を形成した後、従来のフォトリソグラフィ法及びエッチング法がハードマスクのエッチングに適用される。フォトマスク１０００の斜線部は、従来のフォトリソグラフィ法及びエッチング法が適用された後、ハードマスク層が残る領域を表している。残っているハードマスク層は、その後の処理の際、デバイス１００の周辺部を保護する。
【００４８】
フォトマスク１０００の非斜線部は、従来のフォトリソグラフィ及びエッチングによってハードマスク層が除去される領域を表している。マスク１０００の非斜線部によって示された領域内のデバイス１００の表面からハードマスク層が除去され、マスク１０００の非斜線部によって画定された領域内に対応するデバイス１００の部分がさらに処理される。
【００４９】
マスク３００（図３）の幅は、マスク１０００の開口部の幅より狭く、マスク３００（図３）の長さは、マスク１０００の開口部の長さより短いことが好ましい。
【００５０】
図１１は、第１断面と同じ断面の図であり、酸化物２１０を除去した後の図９に示したデバイス１００を示している。酸化物２１０の除去により、第１トレンチ８００間にギャップ１１００が形成される。酸化物２１０は、例えば、反応性イオンエッチング（ＲＩＥ）法などのプロセスを用いることによって、基板１１０の表面までエッチされる。ＲＩＥは、物理的な要素と化学的な要素の両方の性質を有する方向性のある異方性エッチングである。ＲＩＥに利用される物理的なエッチングプロセスの例には、スパッタエッチングがある。
【００５１】
図１１に示したように、酸化物の除去によって形成されたギャップ１１００内の窒化物スペーサ７０２の側面に、第２スペーサ１１０２が形成されることが好ましい。１つの実施の形態では、スペーサ１１０２は、例えば、シリコン窒化物などの窒化物含有物質で構成され、その厚さは、約３６０Å〜約４４０Åの範囲が好ましく、より好ましい範囲は約３８０Å〜約４２０Åである。
【００５２】
１つの実施の形態では、異方性エッチングなどのプロセスにより、デバイス１００の表面に形成された窒化物含有物質の層からスペーサ１１０２を形成する。このプロセスは、前述のように、スペーサ７０２の形成に用いられたプロセスと同様である。スペーサ１１０２は、ギャップ１１００内のスペーサ７０２の側面に形成され、それによってギャップ１１００の幅が狭くなる。スペーサ１１０２は、ギャップ１１００の約１／２０〜２／３を埋めることが好ましく、ギャップ１１００の幅を、好ましくは約３６０Å〜約４４０Åの範囲、より好ましくは約３８０Å〜約４２０Åの範囲まで狭くする。スペーサ１１０２は、ギャップ１１００の側部の内周に沿って、横方向(horizontal direction)に、縦(longitudinally)に延びている。
【００５３】
図１２は、第１断面と同じ断面の図であり、複数の第２トレンチ、すなわち「ディープ」トレンチ１２００をエッチングにより形成した後の図１１に示したデバイス１００を示している。第２トレンチ１２００は、シリコン基板１１０を選択的にエッチし、酸化物及び窒化物をエッチしない方法、好ましくは、例えばイオンミリング法、反応性イオンエッチング（ＲＩＥ）法などの方向性プロセスを利用して、ギャップ１１００に位置するシリコン基板１１０のエッチングを行うことにより形成される。
【００５４】
第２トレンチ、すなわちディープトレンチ１２００の深さは、約４，５００Å〜約５，５００Åの範囲が好ましく、より好ましい範囲は約４，７５０Å〜約５，２５０Åである。第２トレンチ１２００の幅は、約１７０Å〜約４３０Åの範囲が好ましく、より好ましい範囲は約２００Å〜約４００Åである。また、第２トレンチ１２００は、デバイス１００の横方向に、縦に延びている。
【００５５】
図示されているように、第２トレンチ１２００は、第１トレンチ８００より深いことが好ましい。
【００５６】
図１３は、第１断面と同じ断面の図であり、物質１３００で第２トレンチ１２００を埋めた後の図１２に示したデバイス１００を示している。物質１３００は、基板１１０（シリコン）及びシリコン窒化物に対して選択的にエッチされ、基板１１０及びシリコン窒化物は、物質１３００に対して、それぞれ選択的にエッチされることが好ましい。１つの実施の形態では、物質１３００は、例えば二酸化シリコンなどの酸化物である。物質１３００は、例えば、ＣＶＤなどの適切な成膜法によって形成することができるが、スピンオングラス（ＳＯＧ）法で形成することが好ましい。物質１３００は、以下の説明に見られるように、最終的な構造において、フィールド分離エレメントとして機能する。
【００５７】
また、図１３には、コンタクトギャップ３０６を処理することによって形成されたコンタクトトレンチ１３０２が示されている。コンタクトトレンチ１３０２に関しては、前述の第２トレンチ１２００を形成するためのプロセスの間に、エッチング及び埋込が行われることが好ましい。
【００５８】
コンタクトトレンチ１３０２の深さは、約４，５００Å〜約５，５００Åの範囲が好ましく、より好ましい範囲は約４，７５０Å〜約５，２５０Ａである。コンタクトトレンチ１３０２の幅は、約４Ｆ〜約６Ｆの範囲が好ましく、又はＵ字形デバイスの約２〜３レングス（２−３lengths）である。また、コンタクトトレンチ１３０２は、デバイス１００の横方向に、縦に延びている。
【００５９】
図１４は、第１断面と同じ断面の図であり、デバイス１００の表面を平坦化した後の図１３に示したデバイス１００を示している。適切な平坦化プロセスとしては、例えば、化学的機械的平坦化（化学的機械的研磨：ＣＭＰ）などを用いることができる。
【００６０】
図１４に示したように、デバイス１００は、対の「バルク」シリコンピラー１４００を備えている。それぞれの第２トレンチ、すなわちディープトレンチ１２００は、図示した実施の形態では酸化物１３００で埋め込まれており、１対の「バルク」シリコンピラー１４００と、隣の対の「バルク」シリコンピラー１４００とを分離している。深さがより浅い第１トレンチ８００は、図示した実施の形態では酸化物又は窒化物９００で埋められており、それぞれのシリコンピラー１４００における第１シリコンピラー１４０２と第２シリコンピラー１４０４とを分離している。
【００６１】
図１５は、図１４に示したデバイスの斜視図である。第１トレンチすなわちシャロートレンチ８００、第２トレンチすなわちディープトレンチ１２００、コンタクトトレンチ１３０２及びシリコンピラー１４００は、デバイス１００の横方向に、縦に延びている。
【００６２】
図３を参照して説明したように、フォトマスク３００を用いることによって、デバイス１００にエッチされたライン３０２及びギャップ３０４が画定される。上述の処理ステップを実施することにより、フォトマスク３００のラインフィーチャ３０２及びギャップフィーチャ３０４によって、トレンチ８００、１２００及びピラー１４０２、１４０４が形成される。エッチング処理の間にシリコン基板１１０を保護するスペーサが形成されるため、デバイス１００は、マスク３００のライン及びギャップフォトフィーチャ３０２、３０４の１つ１つに対して、近似した(approximately)２つのピラー１４０２、１４０４を備えている。フォトマスク３００における同じで、隣接するフィーチャ間の距離は、シリコンピラー１４０２、１４０４間の距離の約２倍であり、さらに密にパックされたピラーは、リソグラフィ法で画定される臨界ディメンジョンに対して、「ダブルピッチ(double pitched)」又は「マルチピッチ(pitch multiplied)」と呼ばれている。
【００６３】
図１６は、図１５に示したデバイス１００に適用される第３のフォトマスク１６００の一部を示す図である。マスク１６００には、開口部内に分離したライン１６０２のパターンが形成されている。ライン１６０２は、ギャップ１６０４によって相互に分離されている。ライン１６０２及びギャップ１６０４は、縦方向に沿って延びている。また、第３マスク１６００は、離隔したライン１６０２及びギャップ１６０４のパターンと、アレイバウンディング(array-bounding)第２マスク１０００との間に、１つの領域を形成する。
【００６４】
図７に示したように、スペーサ７０２は、ライン３０２に残っている酸化物２１０の列の側部及び端部に沿って形成され、酸化物２１０のそれぞれの列の端部の周りでループを形成する。さらに、図１１に示したように、スペーサ１１０２が、スペーサ７０２の側部及び端部に沿って形成され、シャロートレンチ８００の周りにループを形成する。以下に説明するエッチングプロセスの間に、間隔を隔てたライン１６０２及びギャップ１６０４のパターンを囲む第３マスクの領域が、エッチされて除去されるシャロートレンチ８００の周りに、スペーサ７０２及び１１０２のループを生じさせる。このように、スペーサ７０２、１１０２は、ギャップ１１００の側部内周に沿って横方向に、縦に延びており、ラインを形成し、デバイス１００の周辺部にループを形成しない。
【００６５】
図１７は、フォトマスク１６００のパターンが、その下部に位置するハードマスク物質１７００に転写された後の図１６に示したデバイスを示す図である。図１７は、Ｂ−Ｂ線に沿ってデバイス１００をスライスすることによって形成された面、すなわち第１断面と直交する第２断面から見たデバイス１００を示す図である。
【００６６】
１つの実施の形態では、ラインの幅をＦよりさらに狭くするために、カーボンシュリンクプロセスを用いることによって、ライン１６０２の幅が０．５Ｆ（Ｆは、フォトマスクのフィーチャに関する最小の印刷可能なサイズ）、ギャップ１６０４の幅が１．５Ｆとなる。カーボンシュリンクプロセスは、マスク１６００のピッチを変化させない。フォトマスク１６００の斜線部、すなわちライン１６０２は、フォトリソグラフィ及びエッチング処理後に、ハードマスク層として残る領域を表している。また、非斜線部、すなわちギャップ１６０４及び縁(border)１６０６（図１６）は、ハードマスク層が除去される領域を表している。
【００６７】
上記のように、通常のマスキングプロセスが使用される。ハードマスク用物質１７００の層を成膜後、ハードマスク１７００が、周知のフォトリソグラフィ及びエッチングを利用することによってパターニングされる。例えば、ある実施の形態では、フォトレジストが、デバイス１００上にブランケット層として形成され、フォトマスク１６００を介して放射線(radiation)露光される。この露光に続いて、フォトレジスト膜は、ハードマスク１７００の面上にフォトレジストマスクを形成するために現像され、デバイス１００のギャップ領域１６０４及び縁(border)領域１６０６（図１６）における基板１１０を露出するために、ハードマスク１７００がエッチされる。
【００６８】
図１７に示したように、ハードマスク１７００は基板１１０の領域上に残り、第３マスク１６００により、ライン１６０２が形成される。ライン１６０２は、カーボンシュリンクプロセス（例えば、等方性エッチング）を用いて、幅０．５Ｆまで狭くすることが好ましく、その場合、ギャップ１６０４の幅は１．５Ｆになる。なお、Ｆは、フォトマスクのフィーチャの印刷可能な最小サイズである。
【００６９】
図１８は、第２断面と同じ断面の図であり、複数の第３トレンチ、すなわちワードライントレンチ１８００の形成後で、ハードマスク１７００の除去後の図１７に示したデバイス１００を示している。
【００７０】
第３トレンチ１８００は、デバイス１００の基板１１０の領域に、エッチングにより形成される。シリコン基板１１０及び酸化物９００、１３００は、酸化物及びバルクシリコンを同じ速度でエッチングするドライエッチングを用いることによってエッチすることができる。別の実施の形態では、第１のエッチングによってシリコン基板１１０のエッチングを行い、第２のエッチングによって酸化物９００、１３００のエッチングを行う。その逆で、第１のエッチングによって酸化物９００、１３００のエッチングを行い、第２のエッチングによってシリコン基板１１０のエッチングを行ってもよい。
【００７１】
第３トレンチ、すなわちワードライントレンチ１８００の深さは、約３，６００Å〜約４，４００Åの範囲が好ましく、さらに好ましい範囲は約３，８００Å〜４２００Åである。また、第３トレンチ１８００の幅は、約１．５Ｆ又は約１４５０Å〜約１７８０Åの範囲が好ましく、より好ましい範囲は約１５４０Å〜約１７００Åである。第３トレンチ１３０２は、水平面に横に延びており、デバイス１００の第１トレンチ８００及び第２トレンチ１２００に対して、実質的に垂直又は直交している。
【００７２】
第３トレンチ１８００は、第１トレンチ８００より深いことが好ましく、それによって、第３トレンチ１８００の側壁に沿ったトランジスタのゲート電極の形成が可能になる。さらに、第３トレンチ１８００は、第２トレンチ１２００と同じ程度に深くないことが好ましく、第２トレンチ１２００によって、ワードラインがイネーブルされる時に、近接したトランジスタ間の分離が提供される。
【００７３】
デバイス１００は、さらに、第３トレンチ１８００間に形成されたシリコンピラー１８０２を備えている。
【００７４】
図１９は、第２断面と同じ断面の図であり、デバイス１００上に、絶縁物質１９０２の層を形成し、さらに物質１９０４の層を形成した後の図１８に示したデバイス１００を示している。１つの実施の形態では、絶縁層は、シリコン酸化物で構成されたゲート酸化物である。また、絶縁物質１９０２の厚さは、約５０Å〜約７０Åの範囲が好ましく、より好ましい範囲は約５４Å〜約６６Åである。１つの実施の形態では、絶縁物質１９０２の形成には、半導体基板１１０のウエット酸化又はドライ酸化とそれに続くマスクを介するエッチング、又は絶縁層の成膜法を適用することができる。
【００７５】
１つの実施の形態では、物質１９０４は、例えばポリシリコンなどのゲート電極層を構成するものであり、その厚さは約１／２Ｆである。ポリシリコンの厚さは、約５４０Åであることが好ましく、より好ましい範囲は約４９０Å〜約５１０Åである。ポリシリコン１９０４は、例えば、化学気相成長（ＣＶＤ）法、物理気相成長（ＰＶＤ）法などの適切な成膜法を用いることによって形成することができる。
【００７６】
また、ポリシリコン１９０４は、縁領域１６０６（図１６）のエッチングによって形成されたトレンチ内にも形成される。
【００７７】
図２０は、第２断面と同じ断面の図であり、スペーサエッチング後、すなわち、スペーサ２０００を形成するために、ポリシリコン１９０４及び絶縁物質１９０２のエッチング及びリセシングを行った後の図１９に示したデバイス１００を示す図である。また、スペーサエッチングによって、第３トレンチ１８００のボトム部でスペーサ２０００が分離される。
【００７８】
スペーサ２０００を形成するためのポリシリコン１９０４及び絶縁物質１９０２のリセシングによって、シリコンピラー１８０２の上部側面２００２が露出する。リセスは約９００Å〜約１１００Å、すなわちトレンチ１８００の深さの約１／３である。
【００７９】
図２１は、第２断面と同じ断面の図であり、デバイス１００を再酸化した後で、ゲート分離スペーサ２１０２を形成した後の図２０に示したデバイス１００を示す図である。
【００８０】
いくつかの実施の形態では、処理の際に、ゲート酸化物１９０２に損傷が生じる。再酸化処理によって、露出したコーナー部、すなわちピラーのトップ部及び第３トレンチ１８００のボトム部におけるコーナー部のゲート酸化物１９０２に生じた損傷の少なくとも一部を修復することができる。再成長したゲート酸化物２１００によって、トランジスタの活性領域が、ゲート電極の高フィールド(high-field)コーナーでスペーサ２０００から分離され、再酸化処理の完了後、特徴的なバーズビーク形が形成される。スペーサ２０００は、ゲート電極、すなわちゲート層２０００である。１つの実施の形態では、再酸化には、基板１１０のウエット酸化又はドライ酸化、又は他の一般的な酸化処理法が適用される。また、１つの実施の形態では、ゲート層１９０４上に形成された再成長ゲート酸化物２１００は、ゲート層１９０４からエッチバックされる。
【００８１】
また、図２１に示したように、スペーサ２１０２が、シリコンピラー１８０２の露出している上部側面２００２に形成される。スペーサ２１０２は、例えば、シリコン窒化物などの窒化物含有物質で構成され、スペーサ７０２の形成に用いられた前述のプロセスと同様なプロセスで形成される。このスペーサ２１０２は、スペーサ２０００より小さく、後に行われるサリサイドプロセスに起因する、漏洩電流を抑制又は防止し、ゲートの高フィールドコーナーでのシールディングを強化することにより、ソース／ドレインへのゲートのショートを防止する。また、スペーサ２１０２を形成するプロセスにより、トレンチ１８００のボトム部におけるポリシリコンスペーサ２０００間のギャップが、窒化物含有物質で埋められる。
【００８２】
図２２は、第２断面と同じ断面の図であり、導電層２２００を形成した後の図２１に示したデバイス１００を示す図である。
【００８３】
１つの実施の形態では、ポリシリコンスペーサ２０００は、導電性物質２２００の層を形成するためにサリサイド化される（自己整合シリサイド化）。金属層が全面に形成され、アニール処理によって、シリコンスペーサ２０００のトップ部及び露出面など、金属がシリコンにコンタクトする位置でシリサイド化を起こさせる。１つの実施の形態では、シリサイド物質２２００は、シリコンと、例えば、タングステン、チタニウム、ルテニウム、タンタル、コバルト、ニッケルなどの金属で構成され、その厚さは、約１００Å〜３００Åの間、より好ましくは約１９０Å〜２１０Åの間である。選択的な金属エッチングにより、余剰の金属及びシリコンに接触しない金属を除去する。
【００８４】
金属シリサイドによって、自己整合ストラッピング層２２００が形成され、それによってワードラインに沿う側部(lateral)の導電率が向上する。また、金属シリサイドは、以下の図２９の説明により理解されるように、ピラー１８０２のトップ上に形成され、ソース及びドレインコンタクトが提供される。必要に応じて物理的なエッチングを行うことにより、トレンチ１８００の底部においてスペーサ２０００が確実に分離される。
【００８５】
当業者であれば、導電層２２００は、例えば、金、銅、アルミニウムなどの他の金属でも形成可能であり、シリコンと反応する必要がないことを理解できるであろう。また、金属の混合物も導電層２２００を形成するのに適している。金属ストラッピング層２２００をサリサイドプロセスによって形成しない場合には、シリコンの上への選択的な成膜プロセスが好ましい。導電層２２００の別の形成方法には、限定されるものではないが、急熱化学気相成長（ＲＴＣＶＤ）法、低圧化学気相成長（ＬＰＣＶＤ）法及び物理気相成長（ＰＶＤ）法がある。
【００８６】
図２３は、第２断面と同じ断面の図であり、絶縁物質２３００で、第３トレンチ１８００の残りの部分を埋めた後の図２２に示したデバイス１００を示す図である。１つの実施の形態では、絶縁物質２３００は、例えば、シリコン酸化物などの酸化物である。絶縁物質２３００は、例えば、ＳＯＤ、ＣＶＤ、ＰＶＤなどの適切な成膜法を用いることによって形成することができる。
【００８７】
また、図２３には、平坦化後のデバイス１００が示されている。例えば、化学的機械的研磨（ＣＭＰ）などの適切な平坦化処理を用いることができる。ＣＭＰスラリーは、ピラートップ部のコンタクトを保護するために、シリサイドに対して選択的であることが好ましい。
【００８８】
第２断面の図に示されているように、デバイス１００は、第３トレンチ１８００を埋めた複数の酸化物によって相互に分離された１列のシリコンピラー１８０２を備えている。シリコンピラー１８０２の幅は、約４１０Å〜５１０Åが好ましく、より好ましくは４４０Å〜４８０Åである。第３トレンチ１８００には、さらにゲート絶縁層１９０２、ゲート層２０００及び導電性ストラッピング層２２００が設けられている。
【００８９】
図２４は、デバイス１００を示す平面図である。デバイス１００は、シリコンピラー１８０２のアレイ、第１トレンチ、すなわちシャロートレンチ８００、酸化物が埋め込まれた第２トレンチ、すなわちディープトレンチ１２００及び酸化物が埋め込まれた第３トレンチ、すなわちワードライントレンチ１８００を備えている。第１トレンチ、すなわちシャロートレンチは、図示した実施の形態では酸化物で埋められているが、別の実施の形態では窒化物で埋められる（図３２〜３４及び関連する説明を参照のこと）。デバイス１００は、さらに、絶縁層１９０２（図示されていない）、ワードライン２０００及び金属ストラッピング層２２００を備えている。シリコンピラー１８０２の側部のみに形成され、シリコンピラー１８０２とワードラインスペーサ２０００とを分離する薄い層である絶縁層１９０２は、図面を明確にするために図示されていない。金属ストラッピング層２２００も、図面を明確にするために図示されていない。
【００９０】
シリコンピラー１８０２のアレイは、第１ピッチ２４０２及び第２ピッチ２４０４を有する。それらのピッチは、アレイにおける繰り返し素子間の距離である。第１ピッチ２４０２は、ｙ方向で測定されるシリコンピラー１８０２の幅と、ｙ方向で測定されるシリコンピラー１８０２間の距離との和である。第２ピッチ２４０４は、ｘ方向で測定されるシリコンピラー１８０２の長さと、ｘ方向で測定されるシリコンピラー１８０２間の距離との和である。１つの実施の形態では、第２ピッチ２４０４は、第１ピッチ２４０２の約２倍の大きさである。
【００９１】
ピラー１８０２の対により、さらに縦型トランジスタの突起２４０６が形成される。縦型トランジスタのそれぞれの突起２４０６は、２つのピラー１８０２を備え、２つにピラー１８０２は、第１トレンチ、すなわちシャロートレンチ８００を埋めた酸化物又は窒化物によって分離され、シャロートレンチ８００の下部で延びるチャネルベースセグメント２４０７によって接続されている。縦型トランジスタ２４０６は、酸化物が埋められた第２トレンチ、すなわちディープトレンチ１２００によって、ｙ方向で相互に分離されている。
【００９２】
ワードラインスペーサ、すなわちワードライン２０００は、酸化物が埋められた第３トレンチ、すなわちワードライントレンチ１８００によって相互に分離されている。
【００９３】
図２５は、デバイス１００のシリコンピラー１８０２を示す斜視図である。なお、ワードライントレンチ１８００に形成された絶縁層１９０２、ワードライン２０００及び金属ストラッピング層２２００は、図を明確に示すために除外されている。また、トレンチ８００、１２００及び１８００も、図を明確に示すために埋められていない。
【００９４】
図２５には、上記の交差するトレンチによって形成された複数のＵ字形突起が示されている。それぞれのＵ字形突起は、チャネルベースセグメント２４０７によって接続された１対のピラー１８０２を備えている。また、それぞれのＵ字形突起２４０６は、縦型トランジスタのソース、ドレイン及びチャネル領域を備えている。特に、対のピラー１８０２のそれぞれのピラー１８０２は、トランジスタのソース又はドレイン領域を形成している。第１トレンチ８００によって、突起２４０６の一方のピラー１８０２と、突起２４０６の他方のピラー１８０２とが分離されている。また、第２トレンチ１２００によって、１つのトランジスタの突起２４０６が、ｙ方向で別のトランジスタの突起２４０６から分離されている。
【００９５】
それぞれのＵ字形ピラー構造は、ワードライントレンチ１８００に面する２つのＵ字形側面を有し、２面(two-sided)サラウンドゲートトランジスタを形成している。それぞれのＵ字形ピラー対は、共通のソース、ドレイン及びゲートを有し、２つの背中合わせ(back-to-back)のＵ字形トランジスタのフローパスを構成している。それぞれのＵ字形ピラー対における背中合わせのトランジスタのフローパスは、ソース、ドレイン及びゲートを共有しているので、それぞれのＵ字形ピラー対における背中合わせのトランジスタのフローパスは、相互に独立には動作しない。また、それぞれのＵ字形ピラー対における背中合わせのトランジスタのフローパスは、１つのトランジスタの突起２４０６の冗長フローパスを形成する。
【００９６】
トランジスタがアクティブである時、電流ｉは、Ｕ字形トランジスタの突起２４０６の左側と右側の面に滞留(stay)する。Ｕ字形トランジスタの突起２４０６の左側及び右側の面は、第３トレンチ、すなわちワードライントレンチ１８００によって画定される。それぞれのパスの電流は、１つの面に滞留する。その電流は、Ｕ字形トランジスタの突起２４０６のコーナーをターンしない。１つの実施の形態では、トランジスタは、完全にデプリート(deplete)されるようになり得る。
【００９７】
ワードライン２０００は、Ｕ字形トランジスタのカラムを囲んでいる。第３トレンチ、すなわちワードライントレンチ１８００によって、１本のワードライン２０００が、ｘ方向で、別のワードライン２０００から分離されている。
【００９８】
１つの実施の形態では、第２トレンチ１２００は第３トレンチ１８００より深く、第３トレンチ１８００は第１トレンチ８００より深い。
【００９９】
１つの実施の形態では、第１トレンチ８００は酸化物含有物質９００で埋められ、第２トレンチ１２００は酸化物含有物質１３００で埋められ、第３トレンチ１８００は酸化物含有物質２３００で埋められる。別の実施の形態では、必要に応じて、第１トレンチ８００は窒化物含有物質で埋められ、第２トレンチ１２００は酸化物含有物質で埋められ、第３トレンチ１８００は酸化物含有物質で埋められる。さらに、以下に図３２〜３５を参照して実施の形態を説明するように、追加処理ステップにより、第１トレンチ８００から窒化物含有物質を除去し、第１トレンチ８００を導電性物質で埋めることができる。
【０１００】
図２６は、第１断面と同じ断面のトランジスタに関する１つの実施の形態を示す図であり、ゲートラインスペーサ２０００（図示されていない）によって、トランジスタの突起２４０６のソース／ドレイン領域が、相互にゲート的（gatedly）に接続されている状態を示している。ゲートラインスペーサ２０００は、図面の面に平行であるので、図２６には示されていないが、ゲートラインスペーサ２０００の高さは、破線２４１４、２４１６によって示されている。また、破線２４１６は、第３トレンチ、すなわちワードライントレンチ１８００のボトム部を示している。
【０１０１】
トランジスタの突起２４０６は、チャネルベースセグメントで２４０７によって接続された第１シリコンピラー２６００及び第２シリコンピラー２６０２を備えている。それぞれのピラー２６００、２６０２は、ピラーの最上部にｎ＋ドープトソース／ドレイン領域を備えており、ピラー２６００の高濃度にドープされた領域は符号２６０４で示され、ピラー２６０２の高濃度にドープされた領域は符号２６０６で示されている。
【０１０２】
トランジスタの突起２４０６は、さらに、チャネルベースセグメント２４０７を介して、ｎ＋ドープト領域２６０６からｎ＋ドープト領域２６０４に延びるドープト領域２６０８を備え、そのドープト領域２６０８はｐ−で示されている。このドープト領域２６０８が、トランジスタのＵ字形チャネルを形成している。
【０１０３】
第１ピラー２６００のｎ＋ドープトソース／ドレイン領域２６０４は、Ｕ字形チャネル２６０８を介して、第２ピラー２６０２のｎ＋ドープトソース／ドレイン領域２６０６と接続されている。トランジスタのチャネル長は、Ｕ字形チャネル２６０８を介して、ソース／ドレイン領域２６０４からソース／ドレイン領域２６０６に延びる長さである。
【０１０４】
また、チャネル長に沿った部分のドーパントの濃度及びタイプを調整することによって、デバイスのチャネルの特性が影響を受ける。さらに、デバイスの特性は、ピラー２６００及び２６０２に使用される物質のタイプによって影響を受ける。また、デバイスの特性は、ゲートラインスペーサ２０００に用いられる物質のタイプ及びゲートラインスペーサ２０００の厚さによって影響を受ける。
【０１０５】
前述のエッチングステップの前に、チャネル及びソース／ドレイン領域を形成するために、半導体基板１１０に対するドーピング処理を行うことが好ましい。１つの実施の形態では、半導体デバイス１００の処理を行う前に、エピタキシャル層１０４へのドーピング処理を行うことによって、ソース／ドレイン領域を形成する。別の実施の形態では、前述のエッチングステップの間に処理ステップを追加して、半導体基板１１０に対するドーピング処理を行うことにより、ソース／ドレイン領域を形成する。さらに別の実施の形態では、前述のエッチングステップ後に処理ステップを追加して、半導体基板１１０に対するドーピング処理を行うことにより、ソース／ドレイン領域を形成する。半導体デバイス１００に対しては、例えば、イオン注入又は拡散などの適切なドーピング処理を用いることによって、ドーピング処理を行うことができる。
【０１０６】
図２６には、本発明の典型的な実施の形態が示されている。また、本発明には、様々な変更も包まれることが理解されるべきである。例えば、図２６に示されたドーパントのタイプは、図示された態様に対して逆にすることができる。したがって、ｎ−型領域は、反対の導電型（すなわち、ｐ−型）領域に変更することができる。同様に、ｐ−型領域は、反対の導電型（すなわち、ｎ−型）領域に変更することができる。
【０１０７】
図２７は、従来のアドレス信号２７１４及びデータ信号２７１６によって他の電子回路２７１２とインターフェースで接続されたメモリアレイ２７１０を示す図である。アドレス信号２７１４は、メモリアレイ２７１０内の１つ以上のセルを選択する。一方、データ信号２７１６は、メモリアレイ２７１０に格納されているか、又はメモリアレイ２７１０から検索されたデータを伝送する。
【０１０８】
１つの実施の形態では、メモリアレイ２７１０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。別の実施の形態の場合には、メモリアレイ２７１０は、スタティックメモリ、ダイナミックメモリ、イクステンデッドデータアウトメモリ、イクステンデッドデータアウトＤＲＡＭ（ＥＤＯ  ＤＲＡＭ）、同期型ＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート同期型ＤＲＡＭ（ＤＤＲ  ＳＤＲＡＭ）、同期リンク型ＤＲＡＭ（ＳＬＤＲＡＭ）、ビデオＲＡＭ（ＶＲＡＭ）、ランバス(rambus)ＤＲＡＭ（ＲＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ、その他の本技術分野で周知のタイプのメモリなどの様々なメモリ素子である。
【０１０９】
また、メモリアレイ２７１０は、異なるタイプの電子回路とインターフェースする。一例として、電子回路２７１２には、限定されるものではないが、コンピュータなどを含むメモリにアクセスするか、メモリに依存（ｒｅｌｙ）するデバイスがある。
【０１１０】
コンピュータには、一例として、データ及び命令を表す、プロセッサ、プログラムロジック又はその他の基板の構成物が含まれ、本明細書で説明されるように動作する。他の実施の形態では、プロセッサには、コントローラ回路、プロセッサ回路、プロセッサ、汎用のシングルチップ又はマルチチップのマイクロプロセッサ、ディジタル信号プロセッサ、組込マイクロプロセッサ、マイクロコントローラなどが含まれる。
【０１１１】
いくつかの実施の形態では、メモリアレイ２７１０と電子回路２７１２とは、別々に実装(implement)される。他の実施の形態では、メモリアレイ２７１０及び電子回路２７１２が、一体的に集積される。さらに、当業者であれば、メモリアレイ２７１０は、様々なデバイス、製品及びシステムに組み込み可能であることを認識するであろう。
【０１１２】
図２８は、複数のメモリセル２８２０を備えたメモリアレイ２７１０を示す図である。これらのメモリセル２８２０は、カラムＣ１−ＣＮ及びローＲ１−ＲＮに編成されている。カラムデコーダ２８２４及びローデコーダ２８２６は、対象のメモリセル２８２０のカラムＣＮ及びローＲＮを特定するために、アドレス信号２７１４を処理する。カラム（図示された構成における）は、一般にワードラインとして知られており、ローは、通常ディジットラインとして知られている。
【０１１３】
図２９は、デバイス１００によって形成されたメモリアレイ２７１０の一部を示す図である。１つの実施の形態では、それぞれの縦型のトランジスタのピラー１８０２の１つが、ディジットライン、すなわちビットライン２９１４と接続し、トランジスタの他方のピラー１８０２が、例えば、キャパシタなどのメモリストレージデバイス２９１０（Ｃ）と接続しており、それによって、例えば、ＤＲＡＭなどのメモリ素子の一部を形成している。１つの実施の形態では、メモリストレージデバイス２９１０は、プラグ又はコンタクト２９１２を介して、トランジスタのピラー１８０２の１つと電気的に接続されている。ワードライン２０００は、破線２４１４、２４１６によって示されている。
【０１１４】
代表的な実施の形態では、メモリセル２８２０は、Ｕ字形トランジスタの突起２４０６、コンタクト２９１２、メモリストレージデバイス２９１０及びビットライン２９１４を備え、メモリアレイ２７１０において、４Ｆ２のスペースを占める。ここで、Ｆはフォトレジストマスク３００、１６００によって画定される最小の印刷可能なフィーチャである。図１〜２９によって示された実施の形態では、スペーサ７０２、１１０２が、フォトレジストマスクのＦサイズのフィーチャ(F sized features)を減少させる。
【０１１５】
図３０は、複数のワードライン２０００を備えるメモリアレイ２７１０の一部を示す図である。ワードライン２０００は、Ｕ字形トランジスタの突起２４０６のカラムを、少なくとも部分的に囲んでいる。デバイス１００におけるＵ字形トランジスタの突起２４０６のカラムに沿ったコンタクトトレンチ１３０６は、上方からのワードラインコンタクトに対して余地を提供する。
【０１１６】
図３１は、ワードライン２０００を採用するメモリアレイ２７１０の部分に関する別の実施の形態を示す図である。ワードライン２０００用のコンタクトは、トランジスタのカラムの交互の端部に位置している。この実施の形態では、ワードライン２０００は、メモリアレイ２７１０内でより高度に集積されるようにパターニングされる。
【０１１７】
図３２〜３５は、ワードライン３２００を備えたメモリアレイ２７１０の一部に関する別の実施の形態を示す図である。メモリアレイ２７１０は、複数の３面(three-sided)トランジスタ３２０２を備えている。それぞれのトランジスタ３２０２は、図１〜１４を参照してすでに説明したように形成された２つのシリコンピラー１８０２を備えている。第１トレンチ、すなわちシャロートレンチ８００は、シリコン窒化物などの窒化物含有物質で埋められている。また、ワードライントレンチ１８００は、図１６〜１８を参照して説明したように形成されている。
【０１１８】
ワードライントレンチ１８００内に、ゲート絶縁層１９０２が形成され、ゲート層１９０４を形成する前に、図１９に示したように、窒化物の選択的なエッチングにより、シャロートレンチ８００から窒化物（図１４参照）が除去される。
【０１１９】
選択的な窒化物のエッチングにより、シャロートレンチ８００から窒化物が除去された後、図１９に示したように、ゲート絶縁層１９０２が形成され、ワードライントレンチ１８００にゲート層１９０４が形成される。ゲート絶縁層１９０２も、シャロートレンチ８００内に形成される。さらに、ゲート層１９０４も、シャロートレンチ８００に形成される。シャロートレンチ８００はワードライントレンチ１８００より幅が狭いので、ゲート層１９０４の形成によって、シャロートレンチ８００が埋められる。
【０１２０】
図２０に示したように、ゲート層１９０４のスペーサエッチングにより、シャロートレンチ８００内に形成されたゲート層１９０４がリセスされるが、シャロートレンチ８００内のゲート層１９０４は除去されない。
【０１２１】
図２１〜２３に示したように処理が続く。デバイス１００が再酸化され、スペーサ２１０２が形成される（図２１）。導電層２２００が形成され（図２２）、デバイス１００は平坦化される（図２３）。
【０１２２】
図３２に示したように、上記のプロセスによって形成されたワードライン３２００により、はしご形(ladder-shaped)ポリシリコンゲート層３２００が画定される。トランジスタ３２０２は、はしご形ゲート層３２００によって、３つの側面が囲まれ、それによって、３面サラウンドゲートトランジスタが形成される。
【０１２３】
図３３は、図３２に示したＡ−Ａ線によって形成される面から見たＵ字形トランジスタ３２０２の断面を示す図である。デバイス１００は、１対のシリコンピラー１８０２、酸化物で埋められたディープトレンチ１２００、シャロートレンチ８００及び基板１１０を備えている。シャロートレンチ８００は、絶縁層１９０２を備え、ゲート層３２００で埋められている。図面の面に平行なゲート層３２００のセクションは、破線で示されている。ピラー１８０２の対によって、トランジスタ３２０２が形成される。ピラー１８０２の対におけるそれぞれのピラー１８０２は、ポリシリコンで埋められたシャロートレンチ８００によって、ピラー１８０２の対を構成するもう一方のピラー１８０２から分離されている。それぞれのトランジスタ３２０２は、酸化物で埋められたディープトレンチ１２００によって、別のトランジスタ３２０２と分離されている。
【０１２４】
図示した実施の形態では、それぞれのピラー１８０２は、ピラーの最上部にｐ＋ドープトソース／ドレイン領域を有している。さらに、トランジスタ３２０２は、１つのピラー１８０２のｐ＋ドープト領域から、もう一方のピラー１８０２のｐ＋ドープト領域に延びるｎ−ドープト領域を備えている。ワードライン３２００は破線によって示されている。
【０１２５】
図３４は、図３２に示したＢ−Ｂ線によって形成される面から見た、メモリアレイ２７１０の断面を示す図である。メモリアレイ２７１０は、シリコンピラー１８０２を備えている。シリコンピラー１８０２は、酸化物で埋められた第３トレンチ１８００によって相互に分離されている。シリコンピラー１８０２の幅は、約４１０Å〜５１０Åが好ましく、より好ましくは約４４０Å〜４８０Åである。さらに、メモリアレイ２７１０は、ゲート絶縁層１９０２、ワードライン３２００及び導電性ストラッピング層２２００を備えている。
【０１２６】
図３５は、図３２に示したＣ−Ｃ線によって形成される面から見たメモリアレイ２７１０の断面を示す図であり、便宜上導電性ストラッピング層を除いて図示されている。この図面は、はしご形ゲート層３２００の「横木(rung)」を形成する、（部分的に）ポリシリコンで埋められたシャロートレンチ８００を示している。シャロートレンチ８００の底部３５００は、はしご形ゲート層３２００の「横木」の下端を画定する。メモリアレイ２７１０は、シリコンピラー１８０２を備えている。シリコンピラー１８０２は、酸化物で埋められた第３トレンチ１８００によって相互に分離されている。酸化物で埋められた第３トレンチ１８００は、はしご形ゲート層３２００の「サイド」を構成する。メモリアレイ２７１０は、さらに、ゲート絶縁層１９０２及び導電性ストラッピング層２２００備えている。
【０１２７】
多数のアプリケーションに、本発明の手順(methodology)を使用することができる。例えば、１つのトランジスタ、１−キャパシタの４Ｆ２−ＤＲＡＭセルの形成に、本発明を利用することができる。特定の実施の形態では、本発明は、縦型のＤＲＡＭセル技術を含むと考えることができる。トランジスタの１つのピラーにより、セルストレージデバイスが基板に接続され、トランジスタのもう一方のピラーにより、ディジットラインが基板に接続される。自己整合横方向(lateral)チャネル領域は、縦型ソース／ドレイン領域のピラーを相互に接続する。Ｕ字形トランジスタの突起２４０６が、共通のソース、ドレイン及びゲートを共有する２つのＵ字形の面を備え、セルが、縦軸問題に冗長性を有することができるので、セルは、低いディジットキャパシタンスと低いワードライン抵抗を有することができる。
【０１２８】
本発明に係るいくつかの実施の形態を説明したが、これらの実施の形態は、例としてだけ示したものであり、本発明の技術的範囲を限定することを意図するものではない。実際、本明細書で説明された新規な方法及びシステムは、様々な他の形で実施することができる。すなわち、本明細書で説明された方法及びシステムの形において、様々な省略、置換及び変更を、本発明の技術的範囲を逸脱することなく行うことができる。付記するクレーム及びそれらの均等物は、本発明の技術的範囲及び精神の範囲に入るように、そのような形及び変更をカバーすることを意図している。
【図面の簡単な説明】
【０１２９】
【図１】トランジスタのアレイを形成することができる、実施の形態に係る半導体デバイスを示す斜視図である。なお、Ａ−Ａ線に沿って得られる図面は、半導体デバイスの第１断面を示し、Ｂ−Ｂ線に沿って得られる図面は、半導体デバイスの第２断面を示す。
【図２】追加の半導体処理層の形成後、実施の形態に係る半導体デバイスに関して、Ａ−Ａ線に沿って得られた断面図である。
【図３】図２に示したデバイスに適用される、実施の形態に係るフォトマスクを示す平面図である。
【図４】図２に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、図３に示したフォトマスクを適用して転写し、ハードマスク層をパターニングした後の状態を示している。
【図５】図４に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、酸化物層にパターンを転写し、ハードマスクを取り除いた後の状態を示している。
【図６】図５に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、スペーサ物質のブランケット層を形成した後の状態を示している。
【図７】図６に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、スペーサエッチングの後状態を示している。
【図８】図７に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、第１セットのトレンチを形成した後の状態を示している。
【図９】図８に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、第１セットのトレンチを埋めた後の状態を示している。
【図１０】図９に示したデバイスに適用される、実施の形態に係るフォトマスクを示す平面図である。
【図１１】図９に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、トップ部の酸化物を除去した後の状態を示している。
【図１２】図１１に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、第２セットのトレンチを形成した後の状態を示している。
【図１３】図１２に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面を示すとともに、第２セットのトレンチとコンタクトトレンチとを埋めた後のコンタクトトレンチの断面を示す図である。
【図１４】図１３に示した実施の形態に係るデバイスに関して、Ａ−Ａ線に沿って得られた断面図であり、表面を平坦化した後の状態を示している。
【図１５】図１４に示した実施の形態に係るデバイスを示す斜視図である。
【図１６】図１４及び１５に示したデバイスに適用される、実施の形態に係るフォトマスクを示す平面図である。
【図１７】図１５に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、図１６に示したフォトマスクを適用し、ハードマスク層をパターニングした後の状態を示している。
【図１８】図１７に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、第１及び第２セットのトレンチに直交した第３セットのトレンチを形成した後の状態を示している。
【図１９】図１８に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、ゲート絶縁層及びゲート電極層を形成した後の状態を示している。
【図２０】図１９に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、スペーサエッチング、及びゲート電極層、絶縁層のリセシングを行った後の状態を示している。
【図２１】図２０に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、デバイスの再酸化によってバーズビークを形成し、リセスされたゲート電極層及びゲート絶縁層のトップ部に絶縁スペーサを形成した後の状態を示している。
【図２２】図２１に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、金属層を形成し、自己整合シリサイド化プロセスを実施した後の状態を示している。
【図２３】図２２に示した実施の形態に係るデバイスに関して、Ｂ−Ｂ線に沿って得られた断面図であり、第３セットのトレンチを埋め込み、表面を平坦化した後の状態を示している。
【図２４】図２３に示した実施の形態に係るデバイスを示す模式的平面図である。
【図２５】図２３及び２４に示したトランジスタのＵ字形突起及びトレンチを示す斜視図であり、説明のために、埋込物質を除いた状態を示している。
【図２６】実施の形態に係るＵ字形トランジスタを示す断面図であり、ゲート電極に関するｎ＋ソース／ドレイン領域、ｐ−チャネル及びそれらの相対的位置を示している。
【図２７】マイクロプロセッサとメモリ素子間の通信(communication)を示す概略図である。
【図２８】複数のワードライン及びディジットラインを含むメモリアレイを示す回路図である。
【図２９】メモリアレイの一部を示す模式的断面図である。
【図３０】メモリアレイの一部を示す模式的平面図であり、好ましい実施の形態で用いられる実施の形態に係るワードラインを示している。
【図３１】メモリアレイの一部を示す模式的平面図であり、好ましい実施の形態で用いられる別の実施の形態に係るワードラインを示している。
【図３２】メモリアレイの一部を示す模式的平面図であり、別の実施の形態に係るワードラインを示している。
【図３３】図３２に示したＡ−Ａ線に沿って得られた断面図であり、３面トランジスタを示している。
【図３４】図３２に示したＢ−Ｂ線に沿って得られた断面図である。
【図３５】図３２に示したＣ−Ｃ線に沿って得られた断面図であり、３面トランジスタに関する逆Ｕ字形ゲート層を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【国際調査報告】
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