(57)【要約】本発明の多相分周器はリングに接続された複数のダイナミックインバータを具え、リング全周上の中間ノードが交差結合ラッチで安定化されている。クロック入力パルスが各ダイナミックインバータの出力をイネーブルし、対応する状態変化をクロスラッチに生じさせる。多相出力がすべてのラッチに並列に与えられる。
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【特許請求の範囲】
【請求項１】
初段から終段までリング構成に接続された複数のダイナミックインバータと、前記複数のダイナミックインバータの連続するインバータ間の中間ノードに接続され、対向するダイナミックインバータの出力に相補ビット状態を強制的に付与する複数のクロスラッチと、前記複数のダイナミックインバータの各インバータに並列に接続された分周器クロック入力と、各ダイナミックインバータの出力から並列に多相出力を出力する分周器出力を具えることを特徴とする分周器。
【請求項２】
前記複数のダイナミックインバータの各々を構成する第１の構成ブロックであって、トーテムポール接続された第１及び第２のＰＭＯＳトランジスタと第１及び第２のＮＭＯＳトランジスタを具え、前記第２のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタとの接続点から出力が取り出され、前記第１のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲートに接続された入力と、前記第２のＰＭＯＳトランジスタのゲートに接続された正クロック入力(cp)及び前記第１ＮＭＯＳトランジスタのゲートに接続された負クロック入力(cn)とを有する第１の構成ブロックを更に具えることを特徴とする請求項１記載の分周器。
【請求項３】
前記複数のクロスラッチの各々を構成する第２の構成ブロックであって、第１及び第２のＮＭＯＳトランジスタを具え、第１のＮＭＯＳトランジスタのゲートが第２のＮＭＯＳトランジスタのドレインに、第２のＮＭＯＳトランジスタのゲートが第１のＮＭＯＳトランジスタのドレインに交差接続されている第２の構成ブロックを更に具えることを特徴とする請求項１記載の分周器。
【請求項４】
前記複数のダイナミックインバータの第１のインバータの”cp”入力と前記複数のダイナミックインバータの第２のインバータの”cn”入力に接続された分周器クロック作動入力”ckin”を具え、以下同様に後続の２つのインバータが交互に分周器作動入力”ckin”に接続されている請求項２記載の分周器。
【請求項５】
前記複数のダイナミックインバータの第１のインバータの”cn”入力と前記複数のダイナミックインバータの第２のインバータの”cp”入力に接続された分周器クロック作動入力”ckin”を具え、以下同様に後続の２つのインバータが交互に分周器作動入力”ckin”に接続されている請求項２記載の分周器。
【請求項６】
前記複数のダイナミックインバータの奇数番のインバータを構成する第３の構成ブロックであるＰＭＯＳストレージユニットであって、トーテムポール接続された第１及び第２のＰＭＯＳトランジスタを具え、”op”出力と、前記第１のＰＭＯＳトランジスタのゲートに接続された”ip”入力と、前記第２のＰＭＯＳトランジスタのゲートに接続された正クロック入力(cp)とを有するＰＭＯＳストレージユニットと、前記複数のダイナミックインバータの偶数番のインバータを構成する第４の構成ブロックであるＮＭＯＳストレージユニットであって、トーテムポール接続された第１及び第２のＮＭＯＳトランジスタを具え、”on”出力と、前記第２のＮＭＯＳトランジスタのゲートに接続された”in”入力と、前記第１のＮＭＯＳトランジスタのゲートに接続された負クロック入力(cn)とを有するＮＭＯＳストレージユニットと、前記複数のクロスラッチの奇数番のクロスラッチを構成する第５の構成ブロックであって、前記ＰＭＯＳストレージユニットの対応する対の出力に接続されたＮＭＯＳクロスラッチを具える第５の構成ブロックと、前記複数のクロスラッチの偶数番のクロスラッチを構成する第６の構成ブロックであって、前記ＮＭＯＳストレージユニットの対応する対の出力に接続されたＰＭＯＳクロスラッチを具える第６の構成ブロックとを更に具えることを特徴とする請求項１記載の分周器。
【請求項７】
リングに接続された第１〜第４のインバータを具え、第１及び第３インバータがインバータ出力(p1-p2)と直列に接続された第１及び第２のＰＭＯＳトランジスタを有し、第２及び第４インバータがインバータ出力(n1-n2)と直列に接続された第１及び第２のＮＭＯＳトランジスタを有し、各第２のＮＭＯＳトランジスタのゲートが対応する前段のインバータ出力(p1-p2)に接続され、前記第２のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのすべてのゲートがクロック入力(cp)に並列に接続され、更に、入力クロック(cp)後に前段のインバータ出力(p1-p2)の各々を保持するように接続されたＮＭＯＳラッチと、入力クロック(cp)後に前段のインバータ出力(n1-n2)の各々を保持するように接続されたＰＭＯＳラッチとを具え、多相分周出力が各インバータ出力（p1,p2,n1,n2）から並列に供給されることを特徴とする１/４多相分周器。
【請求項８】
複数のインバータをリングに配置し、前記インバータのすべてを共通のクロックでクロックし、前記複数のインバータの対向するインバータ対をクロスラッチで結合してビット初期化及びサンプルホールディングを実行させ、各インバータの出力からインバータ対で均等に分布された位相を有する多相周波数出力を得ることを特徴とする多相信号発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子ディジタル回路、特に多相分周器に関する。
【背景技術】
【０００２】
従来、単周波数、単相ディジタルクロックがコンピュータや種々の電子デバイスに使用されている。これらのクロックの直接的もしくは位相ロックループ（ＰＬＬ）及び分周器による発生又は同期化は簡単であり、その技術は高度に発達している。
【０００３】
新型のプロセッサ及びパワーコンバータは多相クロックを新規に使用し、これらは一般に均等に分布された位相を有する２相、３相、４相及び５相クロックを必要とする。これらの多相クロックは発信器により直接発生させることができる。ゲールイアン・ヨールデン（Geerjan Joorden）と本発明者のウェンイ  ソング（Wenyi Song）は多相リング発信器を開発している（特許文献1参照）。
【０００４】
【特許文献１】米国特許出願公開第２００４／００３２３００号明細書（公開日：２００４年２月１９日）
【０００５】
このような多相リング発振器は偶数の交差結合トランジスタとインバータを端から端までリング構成に配置している。出力位相は各インバータの出力からタップで取り出される。４つのこのようなインバータは４相出力を発生する。奇数のインバータは、ループ一周の総合位相シフトが３６０度にならないので使用できない。
【０００６】
等間隔位相の奇数の多相クロックを発生させる方法は分周器を用いる。この場合には外部発生の精密基準クロック源を用いて多相クロックを同期させる。一例は、フィリップストライメディアプロセッサにおいて３相クロックを発生させるために使用されている分周器である。
【０００７】
ディジタル分周器はコンピュータや通信回路において基準発信器からの種々の有用クロックを同期させるために使用されている。ディジタル分周器は入力としてクロック信号”cki”を受信し、新クロック信号”cko”を出力する。ckoの周波数はckiの周波数を整数で除算した周波数である。このような分周器は固定の１/ｎ分周器又はプログラマブル１/ｍ分周器として論理的に実現できる。
【０００８】
同期型分周器及びカウンタは１つのクロックで全てのメモリ素子を並列にクロックする。プログラマブルディジタル分周器は、有限ステートマシン（ＦＳＭ）、例えば紙と鉛筆によって、又はシノプシスデザインコンパイラのような論理合成ツールを用いて実現できる。直接ディジタル合成（ＤＤＳ）は別の方法であり、入力ckiでクロックされるアキュムレータを使用する。毎入力クロックサイクル時に、アキュムレータが固定の整数“Ｐ”をそのカウントに加える。数“Ｐ”は、毎“Ｎ”入力クロックサイクルの終了時にアキュムレータがオーバフローするように選択することができる。こうすると、オーバフロー出力は分周器の出力”cko”として機能する。
【０００９】
非同期型の分周器及びカウンタはクロックを用いてチェーン内の第１フリップフロップをトリガし、前段のＱ出力を用いて次段をクロックする。例えば、リップルカウンタ、ディケードカウンタ及びアップ−ダウンカウンタは非同期技術を使用する。
【発明の開示】
【００１０】
簡単に説明すると、本発明の多相分周器はリングに接続された複数のダイナミックインバータを具え、リング全周における中間ノードを交差結合ラッチで安定化させていることを特徴とするものである。
【００１１】
本発明の一つの利点は、多相ディジタル分周器が提供されることにある。
【００１２】
本発明の他の利点は、少数のトランジスタで実現できる多相ディジタル分周器が提供されることにある。
【００１３】
本発明の更に他の利点は、任意の偶整数で分周するように拡張できる分周器が提供されることにある。
【００１４】
本発明の上述の目的及び他の目的、特徴及び利点は以下に記載するその特定の実施例の詳細な説明を特に添付図面とともに参照すると明らかになる。
【発明を実施するための最良の形態】
【００１５】
図１は多相分周器の第１の構成ブロックとして有用な本発明によるダイナミックインバータの実施例を示し、全体が参照符号１００で示されている。ダイナミックインバータ１００はパワーレールＶddとグラウンド(gnd)との間に接続され、入力(i)、正クロック入力(cp)、負クロック入力(cn)及び出力(o)を有する。ダイナミックインバータ１００は４つのトランジスタ、即ち２つのＰＭＯＳ型トランジスタ１０２及び１０４と２つのＮＭＯＳ型トランジスタ１０６及び１０８で構成される。クロック”cp”がロウで、そのコンプリメントクロック”cn”がハイであるとき、インバータの出力はその入力のコンプリメントになる。”cp”がハイで、”cn”がロウのときは、出力は高インピーダンス状態になる。
【００１６】
図２は多相分周器の第２の構成ブロックとして有用な本発明によるクロスラッチの実施例を示し、全体が参照符号２００で示されている。クロスラッチ２００は交差接続トランジスタ２０２及び２０４を具える。２つのノード”ｊ”及び”ｋ”はコンプリメント値をラッチする。
【００１７】
図３は本発明の多相１/４分周器の実施例を示し、全体が参照符号３００で示されている。この分周器３００は図１及び図２に示す２つの構成ブロック、例えばダイナミックインバータ１００及びクロスラッチ２００で構成することができる。インバータ３０１−３０８は初段から終段までリングに接続される。入力クロック”cp”及び”cn”は一つおきのインバータ毎に逆転される。４つのラッチ３１０，３１２，３１４及び３１６は、インバータの相補対３０１及び３０５；３０２及び３０６；３０３及び３０７；３０４及び３０８の出力をそれぞれラッチするように結合される。これらのラッチはリング全周の状態を適切な状態に初期化する。多相出力はＳ１−Ｓ４とそれらのコンプリメントＳ５−Ｓ８である。
【００１８】
分周器３００は、リング内のインバータの数を変えることによって遇整数“Ｅ”で分周するように変更できる。リング内のインバータの総数は２Ｅであり、クロスラッチの数はＥである。多相出力は常に任意の除数Ｅに対して均等に分布する。
【００１９】
図４は１/４多相分周器４００のプロトタイプ実現例で測定された波形を示す。出力Ｓ１はＳ５とコンプリメントであり、出力Ｓ２は出力６とコンプリメントであり、出力Ｓ３は出力７とコンプリメントであり、出力Ｓ４は出力８とコンプリメントである。これらの出力の間には９０度の等しい位相シフトがある。
【００２０】
分周器３００は、半数のインバータを使用し、”cp”クロック入力のみを使用することで簡単化することができる。この目的のために、若干異なる構成ブロックを使用する。
【００２１】
図５は、本発明のダイナミックインバータの実施例を示し、全体が参照符号５００で示されている。ダイナミックインバータ５００はパワーレール(Ｖdd)とｐ−出力(op)との間に接続されたトランジスタ５０４及び５０６を具えるＰＭＯＳストレージ半部５０２を有する。このインバータはｐ−入力(ip)、ｐ−クロック入力(cp)を含む。ダイナミックインバータ５００は更にｎ−出力(on)とグラウンド(gnd)との間に接続されたトランジスタ５１０及び５１２を具えるＮＭＯＳストレージ半部５０８を有する。このインバータはｎ−入力(in)、ｎ−クロック入力(cn)を含む。
【００２２】
図６は本発明の第２の構成ブロックであるＰＭＯＳクロスラッチの実施例を示し、全体が参照符号６００で示されている。クロスラッチ６００は交差接続トランジスタ６０２及び６０４を具える。２つのノードjp及びkpはコンプリメント値をラッチする。
【００２３】
図７は本発明の簡略化された１/４多相分周器の実施例を示し、全体が参照符号７００で示されている。この分周器７００は、図２、５及び６に示す構成ブロック、例えばＮＭＯＳクロスラッチ２００、ＰＭＯＳストレージ半部５０２及びＮＭＯＳストレージ半部５０８及びＰＭＯＳクロックラッチ６００で構成できる。この分周器７００はダイナミックＰＭＯＳストレージユニット７０１−７０４とダイナミックＮＭＯＳストレージユニット７０５−７０８とに分割された４つのダイナミックインバータ５００(図５)を用いる。各ダイナミックＰＭＯＳストレージユニット７０１−７０４の出力を次のダイナミックＮＭＯＳストレージユニット７０５−７０８の入力に接続してリングを構成する。ＰＭＯＳストレージユニットの出力ノードはp1−p4で示され、ＮＭＯＳストレージユニットの出力ノードはn1−n4で示されている。
【００２４】
任意の偶整数“Ｅ”に対して他の偶数分周が可能であり、各分周器はＥ個のダイナミックインバータ、Ｅ個のＮＭＯＳクロスラッチ及びＥ個のＰＭＯＳクロスラッチを必要とする。ＰＭＯＳクロスラッチはＮＭＯＳストレージの出力ノードに接続され、ＮＭＯＳラッチはＰＭＯＳストレージの出力ノードに接続される。ノードpjがＮＭＯＳクロスラッチの一つのノードに接続される場合、このクロスラッチの他のノードはノードp(E-j)に接続する必要がある。同じことがＰＭＯＳクロスラッチ接続にも言える。任意の周波数Ｆに対して、ノードn1−nEの出力信号は、同一の周波数F/Eを有するとともに２つの隣接ノード間で(F/E)/2の等位相差を有するものとなる。
【００２５】
図８は、簡略化された１/４多相分周器７００のプロトタイプ実現例で測定された波形を示す。出力n1−n4は４つの位相の間に９０度の等しい位相シフトを有することがわかる。
【００２６】
図９は、本発明の１/２直角位相出力分周器の一実施例を示し、全体が９００で示されている。分周器９００は１２個のトランジスタのみで実現できる。分周器９００はＰＭＯＳストレージユニット９０１及び９０２とＮＭＯＳストレージユニット９０３及び９０４のリングを具える。分周器クロック入力は各ストレージユニットの“cp”入力に供給され、多相出力は“n1”，“n2”，“p1”，“p2”として得られる。ＰＭＯＳラッチ９０６とＮＭＯＳラッチ９０８がリング全周の状態を適切なビット状態にせしめる。
【００２７】
本発明の特定の実施例を開示し説明したが、この説明は本発明を限定するものではない。多くの変更や変形が当業者に明らかであり、本発明は添付の特許請求の範囲によりのみ限定されるものではない。
【図面の簡単な説明】
【００２８】
【図１】多相分周器の第１構成ブロックとして有用な本発明のダイナミックインバータの実施例の概略図である。
【図２】多相分周器の第２構成ブロックとして有用な本発明のＮＭＯＳクロスラッチの実施例の概略図である。
【図３】代表的な１/４分周を実現する本発明の多相分周器の実施例の構成図である。
【図４】図３の分周器のプロトタイプ実現例で測定された種々のキー波形の概略図である。
【図５】簡略化された多相分周器の第３及び第４構成ブロックとして有用なＰＭＯＳ部及びＮＭＯＳ部を有する本発明のダイナミックインバータの実施例の概略図である。
【図６】簡略化された多相分周器の第５構成ブロックとして有用な本発明のＰＭＯＳクロスラッチの実施例の概略図である。
【図７】代表的な１/４分周を実現する図３の実施例を更に改善し簡略化した本発明の多相分周器の実施例の構成図である。
【図８】図７の分周器のプロトタイプ実現例で測定された種々の主要な波形の概略図である。
【図９】１２個のトランジスタのみを使用する直角出力を有する本発明の１/２多相分周器実施例の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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