(57)【要約】本発明は、個々に消去可能で実記憶ブロック番号（ＲＢＮ）でアドレス指定可能な記憶ブロックを持つ不揮発性記憶システムにおける記憶ブロックを管理する方法に関し、記憶ブロックが、アロケータ表（ＬＴＲ，ＰＴＲ）によるアドレス変換によって、論理ブロック番号（ＬＢＮ）からそれぞれ１つの実記憶ブロック番号にアドレス指定可能であり、論理ブロック番号（ＬＢＮ）が、物理記憶ブロック番号（ＰＢＮ）の第１の表（ＴＬＰ）を介して割当てられ、第２の表（ＰＴＲ）を介して物理記憶ブロック番号（ＰＢＮ）が実記憶ブロック番号（ＲＢＮ）に割当てられ、物理記憶ブロック番号（ＰＢＮ）により、１つ又は複数の実記憶ブロックがアドレス指定される。
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【特許請求の範囲】
【請求項１】
個々に消去可能で実記憶ブロック番号（ＲＢＮ）でアドレス指定可能な記憶ブロックを持つ不揮発性記憶システムにおける記憶ブロックを管理する方法であって、記憶ブロックが、アロケータ表（ＬＴＲ，ＰＴＲ）によるアドレス変換によって、論理ブロック番号（ＬＢＮ）からそれぞれ１つの実記憶ブロック番号にアドレス指定可能であるものにおいて、
論理ブロック番号（ＬＢＮ）が、物理記憶ブロック番号（ＰＢＮ）の第１の表（ＴＬＰ）を介して割当てられ、
第２の表（ＰＴＲ）を介して物理記憶ブロック番号（ＰＢＮ）が実記憶ブロック番号（ＲＢＮ）に割当てられ、
物理記憶ブロック番号（ＰＢＮ）により、１つ又は複数の実記憶ブロックがアドレス指定される
ことを特徴とする、方法。
【請求項２】
記憶操作が、物理記憶ブロック番号（ＰＢＮ）のすべての実記憶ブロックに共通に行われることを特徴とする、請求項１に記載の方法。
【請求項３】
物理記憶ブロック番号（ＰＢＮ）によりアドレス指定される実記憶ブロックが、種々の記憶チップ（ＳＣｎ）及び／又はデータバンク（ＢＡｎ）にあり、並行して処理されることを特徴とする、請求項１に記載の方法。
【請求項４】
欠陥のある記憶ブロック番号が、第２の表（ＰＴＲ）において、機能している実記憶ブロック番号により代えられることを特徴とする、請求項１に記載の方法。
【請求項５】
個々に消去可能で実記憶ブロック番号（ＲＢＮ）によりアドレス指定可能な記憶ブロックを持つ記憶システムであって、記憶ブロックが、アロケータ表（ＬＴＰ，ＰＴＲ）によるアドレス変換によって、論理ブロック番号（ＬＢＮ）からそれぞれ１つの実記憶ブロック番号（ＲＢＮ）にアドレス指定可能であるものにおいて、アドレス変換表が、請求項１〜４の１つにより、記憶システムの管理のために留保される記憶ブロックに記憶されていることを特徴とする、記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、個々に消去可能で実記憶ブロック番号でアドレス指定可能な記憶ブロックを持つ不揮発性記憶システムにおける記憶ブロックを管理する方法であって、記憶ブロックが、アロケータ表によるアドレス変換によって、論理ブロック番号からそれぞれ１つの実記憶ブロック番号にアドレス指定可能であるものに関する。
【背景技術】
【０００２】  フラッシュメモリは多くのコンピュータシステムにおいて使用され、特にディジタルカメラ及び携帯可能なコンピュータ用の交換可能な記憶カードにおいても使用される。これらのメモリの重要な特性は、限られた数の書込み操作及び消去操作のみが可能であり、複数のセクタを含む記憶ブロックにおいてのみ消去が可能なことである。書込み及び消去の過程は、読取りより非常に多くの時間（係数５０まで）を必要とする。【０００３】  論理記憶アドレスから実記憶アドレスへの変換は、フラッシュメモリシステムにおいて公知であり、例えば実記憶ブロックの均一な利用のためドイツ連邦共和国特許第１０２２７２５６号明細書から、又は欠陥のある実記憶ブロックを管理するためドイツ連邦共和国特許第１０３４１６１６号明細書から公知である。【０００４】  記憶システムはますます多くの記憶容量を取り、従って記憶ブロックアドレスから実記憶ブロックアドレスへの変換表はますます大きくなる。【０００５】  例えば４キロバイトの小さい記憶ブロックの大きさは、多くの小さいファイルを持つファイルシステムにおいて記憶ブロックの利用されない場所による損失を大きすぎないようにするために、有利である。さて３２キロバイト〜２５６キロバイトの大きい記憶ブロックがしばしば形成されて、変換表をそれに応じて小さく保つ。その際重要なことは、アドレス変換を速くかつ効果的に実施できるようにするため、表のアドレスポインタを１６ビットに限定することが重要である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】  本発明の課題は、単一の表構造を持つ異なる大きさの記憶システムを、異なる大きさの実記憶ブロックにおいて効率的に管理することである。
【課題を解決するための手段】
【０００７】  この課題は、論理ブロック番号が、物理記憶ブロック番号の第１の表を介して割当てられ、第２の表を介して物理記憶ブロック番号が実記憶ブロック番号に割当てられ、物理記憶ブロック番号により、１つ又は複数の実記憶ブロックがアドレス指定されることによって、解決される。【０００８】  本発明の有利な展開は従属請求項に示されている。【０００９】  第２の表は、物理記憶ブロック番号に１つ又は複数の実記憶ブロックを割当て、その際実記憶ブロックの大きさは、使用される記憶チップの構造化によって規定されている。こうして４キロバイトのブロック大きさ又は３２キロバイト、６４キロバイト、１２８キロバイト又は一層大きい実ブロックを持つチップが使用される。【００１０】  この方法の利点は、論理記憶ブロック番号から物理記憶ブロック番号への第１のアドレス変換が、実記憶ブロックの大きさとは無関係に行われることである。従ってこの方法は、多くの異なる大きさの記憶システムにおいて使用可能である。欠陥のある実記憶ブロックの管理は、第２のアドレス変換表によってのみ行われ、第２の表において、欠陥のある記憶ブロックの番号が、機能している記憶ブロック番号により代えられる。その場合欠陥のある記憶ブロック番号は、第２の表の利用されない範囲において処理される。【００１１】  第１のアドレス変換表における物理記憶ブロックの形成は、１つの記憶操作が共通に適用される複数の実記憶ブロックから、大きい記憶ブロックが、実記憶ブロックがどこで記憶チップに局限されているかに関係なく、形成されることである。これは、記憶操作を処理する際速度を高める。【００１２】  実記憶ブロックが異なる記憶チップにあると、記憶操作の処理の速度が更に高められる。その場合「書込み」又は「消去」のような記憶操作が記憶チップにおいて並行して行われる（交互配置）。若干の形式の記憶チップでは、並行して記憶操作を行うことができるいわゆるバンクに、多数の記憶ブロックがまとめられている。さて物理記憶ブロックが、異なるバンク又は異なる記憶チップにある実記憶ブロックのみから成っていると、すべての記憶ブロックで記憶操作の並行処理が行われる。【００１３】  アドレスを変換する表は、管理のために留保されている不揮発性実記憶ブロックに保持される。従ってそれらは停電後にも利用可能である。記憶操作の速やかな処理のため、アドレス変換表の現在必要とされる部分のコピーが、内部の高速ＲＡＭメモリに付加的に保持される（キャッシング）。記憶システムの管理のために留保されている記憶ブロックの番号は、アドレスを変換する第１の表によっては受入れられない。従ってそれらは外部から論理セクタ番号を介してはアドレス指定できない。記憶ブロックの小さい百分率例えば３％が、欠陥のあるようになった記憶ブロックを補充するために留保される。これらの実記憶ブロックの番号も、アドレスを変換する第１の表によっては受入れられない。従ってそれらは外部から論理セクタ番号を介してはアドレス指定できない。【００１４】  本発明の有利な実施例が図に示されている。
【発明を実施するための最良の形態】
【００１５】  図１には、それぞれ１２８メガバイトの記憶容量を持つ１２個の記憶チップＣ０〜Ｃ１１から成る記憶システムのブロックダイアグラムが示されている。記憶システムは従って１．５ギガバイトの大きさを持っている。「読取り」及び「書込み」のような記憶操作は、それぞれ５１２バイトの大きさの論理セクタにより行うことができる。５１２バイトの大きさの８個の実記憶セクタは、一緒に消去可能な４キロバイトの実ブロックにまとめられている。１２個の記憶チップＣ０〜Ｃ１１はそれぞれ２６２１４４個の実セクタを持ち、これらの実セクタのうちそれぞれ４個がページを形成している。２つのページが、それぞれ４個のバンクＢＡ０〜ＢＡ３に設けられるそれぞれ１つの実記憶ブロックを形成している。それぞれ４個の記憶チップは、論理的に１つのスーパチップＳＣ０〜ＳＣ３にまとめられている。物理記憶ブロックＰＢは、今や全部で６４キロバイトを持つそれぞれ４つの独立したバンクから成るスーパチップの４個のチップから成る１６個の実記憶ブロックを含んでいる。ここに示す事例では、それぞれ１つの実記憶ブロックを持つチップＣ０〜Ｃ３を持つスーパチップＳＣ０にある物理ブロックＰＢは、４ｘ４バンクＢＡ０〜ＢＡ３の各々に形成されている。従って物理ブロックＰＢのすべての実記憶ブロックは、記憶操作を並行して処理することができる。【００１６】  図２Ａ及び２Ｂには、アドレス変換の２つの例が示されている。図２Ａでは、番号１２７を持つ論理セクタＬＳＮの記憶操作が行われる。そのため論理セクタ番号が、ページＰＮにあるセクタ番号、組指数ＴＩ及び記憶ブロック番号ＬＢＮの成分に分割される。それぞれ８個のセクタを持つ１６個のブロックが１つの物理セクタにまとめられているので、０〜１２７の物理セクタ番号が生じる。１ページにある実セクタ番号は、必ずしも連続的ではなく、ページの大きさに応じて隙間を持っていてもよい。ここで１つのページが４個の実セクタを持ち、それぞれ２つのページが１つの実ブロックにまとめられているものと、仮定されている。順次に続くページは順次に続くバンクに設けられているので、１つの実ブロックに、バンク及びチップの数に応じて、隙間が実セクタの番号付けに生じる。従ってこの例では、実セクタ番号を形成するため、ビット６Ｂ６が実セクタ番号の最上ビットとみなされる。この場合論理ブロック番号ＬＢＮは０に等しく、組指数Ｔ１＝１５、ページ番号ＰＮ＝３である。物理セクタ番号ＰＳＮは１２７になる。ビットＢ６は、実セクタ番号ＲＳＮを持つ５番目のビットとして利用される。従って実セクタ番号ＲＳＮは３１に等しくなる。論理ブロック番号ＬＢＮは図３から第１の表ＬＴＰを表示し、スーパチップ番号ＳＣ＝０及び物理ブロック番号ＰＢＮ＝０を供給する。【００１７】  同様に図２Ｂにおいて，論理セクタ番号１０１１７６９が分割されている。ここでページ番号ＰＮ＝１、組指数ＴＩ＝１０及び論理ブロック番号ＬＢＮ＝７９０４になる。物理セクタ番号は値１２５を持っている。ビットＢ６は、実セクタ番号ＲＳＮの５番目のビットとして利用される。従って実セクタ番号ＲＳＮは２５に等しくなる。論理ブロック番号ＬＢＮは、図３から第１の表ＬＴＰを表示し、スーパチップ番号ＳＣ＝１及びび物理ブロック番号ＰＢＮ＝０を供給する。【００１８】  図３には、両方の表ＬＴＰ及びＰＴＲの構造が示されている。アドレスを変換する第１の表ＬＴＰにおいて、論理ブロック番号ＬＢＮが、成分としてスーパチップ番号ＳＣＮ及び物理ブロック番号ＰＢＮから成る物理ブロックのアドレスに変換される。ここに示す例では、番号０〜２を持つ３つのスーパチップが存在する。従ってスーパチップの番号は２ビットの幅である。物理ブロック番号は１３個のビットから成り、従って０〜８１９１の値をとることができる。３２個の管理ブロック及びそれぞれ２５６個の保留ブロックのための余地を残すため、値が７９０３又は７９３５までのみ達している。【００１９】  図２に示すように、この例では論理ブロック番号ＬＢＮは１６ビットの幅であり、３つのスーパチップＳＣ０〜ＳＣ３の物理ブロックの和に応じて、０〜２４３１９の値をとることができる。【００２０】  第１の表ＬＴＰからの指数は第２の表ＰＴＲへの指数として役立つ。それらは、４ｘ４バンクＢＡ０〜ＢＡ３にも受けられている１６個の実ブロックの組をそれぞれ示す。１つの組はスーパチップの４つのチップに設けられている。従って１つのバンクの実ブロック番号が示されている１６個の欄を持つ表が生じる。補充ブロックが登録されない限り、０〜７９０３又は７９３５の値を表示することができる。例えば最後の位置にある第２行に、一層大きいブロック番号を持つ補充ブロックＥＢが登録されている。ブロック番号は、バンク番号のモジュロの値のみを持つことができる。しかし管理操作により、バンク内でブロック番号を任意に交換することができる。物理ブロック番号によってはアドレス指定できない表ＰＴＲの行は、利用されず、ここではそれぞれＵにより特徴づけられている。【００２１】  図２の両方の例によりアドレス指定すべき実記憶ブロックは、表においてハッチングにより明確にされている。論理セクタ番号ＬＳＮ＝１２７は、ＳＣＮ＝０及びＰＢＮ＝０を介して、ここでは組指数Ｔ１＝１５を持つ表ＰＴＲの第１行のブロック３をアドレス指定し、チップ０＊４＋３＝３に属している。論理セクタ番号ＬＳＮ＝１０１１７６８は、ＳＣＮ＝１及びＰＢＮ＝０を介して、ここでは組指数Ｔ１＝１０を持つブロック２をアドレス指定し、チップ１＊４＋２＝６に属している。
【図面の簡単な説明】
【００２２】
【図１】１２個の記憶チップを持つ記憶システムのブロックダイアグラムを示す。
【図２】２つのアドレス変換表の構造を示す。
【図３】実アドレスへの論理アドレスの変換の２つの例を示す。
【符号の説明】
【００２３】ＢＡｎ  バンク番号
Ｃｎ    チップ番号
ＥＢ    補充ブロック
ＬＢＮ  論理ブロック番号
ＬＳＮ  論理セクタ番号
ＬＴＰ  第１の表
ＰＢｎ  物理ブロック番号
ＰＴＲ  第２の表
ＰＢＮ  実ブロック番号
ＲＳＮ  実セクタ番号
ＰＮ    ページ番号
ＰＳＮ  物理セクタ番号
ＳＣｎ  スーパチップ番号
ＳＮ    セクタ番号
ＴＩ    組指数
Ｕ      利用されない物理ブロック
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【国際調査報告】
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