(57)【要約】  本発明は、低減したコレクタ直列抵抗及び低減したコレクタと基板間の静電容量のために、改良された性能を有するバイポーラトランジスタを提供するものである。該バイポーラトランジスタは、リソグラフィ技術で達成し得ない寸法に大きさを低減することができる突起部（５）を含む。突起部（５）は、コレクタ領域（２１）及びベース領域（２２）を備え、該コレクタ領域（２１）は、第一コレクタ接続領域（３）の第一部分を覆い且つ電気的に接続する。第二コレクタ接続領域（１３）は、第一コレクタ接続領域（３）の第二部分を覆い、突起部（５）の側壁を覆う絶縁層（１０，１１）により突起部（５）から分離される。ベース領域（２２）との接触は、突起部（５）に隣接して、絶縁層（１４）で第二コレクタ接続領域（１３）から分離されるベース接続領域（１５）により提供される。コレクタコンタクト（３１）とベースコンタクト（３２）が、第二コレクタ接続領域（１３）の露出部分上と、除去されない一部のベース接続領域（１５）上に同時に形成される。
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【特許請求の範囲】
【請求項１】
第一半導体型の第一コレクタ接続領域を有する半導体基板と、
第一絶縁層で覆われた側壁を有し、前記第一コレクタ接続領域の第一部分を覆い且つ電気的に接続される第一半導体型のコレクタ領域と、該コレクタ領域を覆い且つ電気的に接続された第二半導体型のベース領域とを備える突起部と、
前記第一絶縁層に隣接し、前記第一コレクタ接続領域の第二部分を覆う第一半導体型の第二コレクタ接続領域と、
前記第二コレクタ接続領域を覆う第二絶縁層と、
前記第二絶縁層上で、前記ベース領域に隣接し且つ電気的に接続される第二半導体型のベース接続領域と
を備えるバイポーラトランジスタ。
【請求項２】
更に、前記第二コレクタ接続領域の露出部分の上にコレクタコンタクトと、前記ベース接続領域の第二コレクタ接続領域を露出しない部分の上にベースコンタクトとを備える請求項１に記載のバイポーラトランジスタ。
【請求項３】
前記ベース領域が、ｐ型エピタキシャルシリコンゲルマニウム層及びｐ型シリコン層を備える請求項１に記載のバイポーラトランジスタ。
【請求項４】
前記半導体基板が、ｎ型シリコン材料を含む請求項１に記載のバイポーラトランジスタ。
【請求項５】
半導体基板に第一半導体型の第一コレクタ接続領域を設ける工程と、
第一絶縁層で覆われた側壁を有し、第一半導体型のコレクタ領域と、該コレクタ領域を覆い且つ電気的に接続された第二半導体型のベース領域とを備える突起部を形成し、該コレクタ領域が、前記第一コレクタ接続領域の第一部分を覆い且つ電気的に接続する工程と、
前記第一絶縁層に隣接し、前記第一コレクタ接続領域の第二部分を覆う第一半導体型の第二コレクタ接続領域を形成する工程と、
前記第二コレクタ接続領域上に第二絶縁層を形成する工程と、
前記突起部の側壁から前記第一絶縁層の一部を除去し、それによって、前記ベース領域の一部を露出する工程と、
前記第二絶縁層上に第二半導体型のベース接続領域を形成し、該ベース接続領域が前記ベース領域に隣接し且つ電気的に接続する工程と
を含むバイポーラトランジスタの製造方法。
【請求項６】
前記ベース接続領域の一部と、前記第二絶縁層の一部とを移動し、それによって、前記第二コレクタ接続領域の一部を露出する工程と、
前記第二コレクタ接続領域の露出部分の上にコレクタコンタクトと、前記ベース接続領域上にベースコンタクトとを形成する工程と
を更に含む請求項５に記載の方法。
【請求項７】
前記バイポーラトランジスタが、フィールド酸化膜又は浅い溝の絶縁の製造後にＣＭＯＳ工程において集積される請求項５に記載の方法。
【請求項８】
前記突起部が、エピタキシャル成長と、その後に続くリソグラフィ工程により形成される請求項５に記載の方法。
【請求項９】
一の製造工程が、前記突起部の大きさを低減するために適用される請求項５に記載の方法。
【請求項１０】
前記突起部の大きさを低減するための製造工程が、酸化と、それに続く酸化膜のエッチングを含む請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
米国特許第５,００１,５３３号明細書には、コレクタ領域、ベース領域及びエミッタ領域を備えるバイポーラトランジスタの製造方法が開示されている。バイポーラトランジスタのベース領域は、コレクタ領域との電気的接触と、ベースコンタクトを作るために必要とされるベース接続領域との電気的接触とを作り、また、エミッタ領域は、ベース領域との電気的接触を作る。コレクタ領域は、バイポーラ作用に必要な多数キャリア用のドリフト領域であり、該コレクタ領域との電気的接触は、コレクタコンタクト領域、エピタキシャル成長したコレクタ領域、及びポリシリコンコレクタコンタクト層を備えるコレクタ接続領域によって提供される。コレクタ接続領域は、特に、コレクタ領域のコレクタと基板間の静電容量及びコレクタ直列抵抗に対し、追加のコレクタと基板間の静電容量及びコレクタ直列抵抗を導入するため、周波数応答等のバイポーラトランジスタの性能に対し悪影響を有する。
【０００３】
【特許文献１】米国特許第５,００１,５３３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、バイポーラトランジスタの性能に対するコレクタ領域との接触の影響が低減されたバイポーラトランジスタ及び該バイポーラトランジスタの製造方法を提供することにある。本発明によれば、請求項１に係るバイポーラトランジスタを提供することにより、この目的を達成する。
【０００５】
コレクタと基板間の静電容量及びコレクタ直列抵抗は、両方ともコレクタ接続領域の大きさによって決まる。コレクタ接続領域の大きさを低減することにより、バイポーラトランジスタの性能に対するコレクタ接続領域の悪影響を低減することができる。しかしながら、コレクタ接続領域の大きさを低減することは、コレクタ接続領域との電気的接触を作るのに利用できる領域をも低減し、そして、この領域は、アライメント公差等のリソグラフィ制限により決定される値より低くすることができない。従って、リソグラフィ制限は、コレクタ接続領域の寄生容量及び寄生抵抗の更なる低減を防止する。
【０００６】
ベース接続領域とエミッタ領域間のアライメントは、バイポーラトランジスタの横と縦の寸法を、リソグラフィの能力限界に近接するか、又はそれ以下の寸法に低減する場合に問題となる。この問題の解決策は、選択的エピタキシャル成長工程によりベース領域を製造することである場合があるが、しかしながら、この製造方法は、制御することが困難である。
【０００７】
ＣＭＯＳ製造工程におけるバイポーラトランジスタの集積化は、多様な用途に利点がある。このＢｉＣＭＯＳ製造工程では、しばしば、高いドーピングレベルでの打込み、長期ファーネスアニール及び長期エピタキシャル成長工程等の標準的なＣＭＯＳ工程に長期且つ高価な製造工程を追加して、ＣＭＯＳフィールド酸化膜又は浅い溝の絶縁（ＳＴＩ）の形成前にコレクタ領域を製造する。また、この追加の製造工程は、ＣＭＯＳデバイスの製造に必要な後の製造工程に不都合な影響を及ぼす。
【０００８】
本発明の追加の利点は、本発明に従うバイポーラトランジスタ及びその製造方法により、これらの問題も解決することである。
【課題を解決するための手段】
【０００９】
本発明に従うバイポーラトランジスタは、第一半導体型のコレクタ領域上に第二半導体型のベース領域を有する突起部を備えており、それによって、ベース−コレクタ接合を形成する。コレクタ領域は、第一半導体型の第一コレクタ接続領域の第一部分を覆い且つ電気的に接続する。コレクタ領域との接触は、上記突起部により覆われていない第一コレクタ接続領域の第二部分を、第一絶縁層により該突起部から分離される第二コレクタ接続領域と接触させることにより提供され得る。従って、第二コレクタ接続領域は、第一コレクタ接続領域によってコレクタ領域に電気的に接続される。第二コレクタ接続領域とコレクタ領域間の距離は、特に、第一及び第二コレクタ接続領域を含む全体のコレクタ接続領域の大きさを決定する。この距離は、第一絶縁層の厚さによって決定されるため、フォトリソグラフィ技術から独立している。従って、全体のコレクタ接続領域の大きさは、従来技術においてこの大きさがフォトリソグラフィ技術の能力により決定されるので、従来技術で達成され得るものより小さい。全体のコレクタ接続領域の低減された大きさにより、コレクタ直列抵抗及びコレクタと基板間の静電容量を低減し、バイポーラトランジスタの性能に対する全体のコレクタ接続領域の悪影響を低減する。
【００１０】
また、第二絶縁層は、第二コレクタ接続領域を覆うものであり、第二半導体型のベース接続領域は、該第二絶縁層を覆い、ベース領域に隣接して電気的に接続する。ベース領域に対応して自己整合し、該ベース領域に直接電気的に接続するので、ベース接続領域の大きさを低減し、その結果、バイポーラトランジスタの性能に対するベース接続領域の悪影響を低減する。
【００１１】
更に、バイポーラトランジスタは、ベース領域の一部を覆うエミッタ領域を備え、それにより、真性ベース−エミッタ接合を形成する。
【００１２】
一の実施態様において、バイポーラトランジスタは、第二コレクタ接続領域の露出部分の上にコレクタコンタクトと、第二コレクタ接続領域の露出していない部分であるベース接続領域の一部の上にベースコンタクトとを備える。このコレクタ領域及びベース領域の接触方法の利点は、コレクタコンタクト及びベースコンタクトの領域を低減することであり、それにより、全体のデバイス領域を低減する。
【００１３】
本発明に従うバイポーラトランジスタの製造方法は、第一半導体型の第一コレクタ接続領域の第一部分上に突起部を提供し、該第一コレクタ接続領域は、半導体基板に提供される。突起部は、コレクタ領域、該コレクタ領域上にベース領域、及び第一絶縁層で覆われた側壁を備える。第二コレクタ接続領域が第一コレクタ領域の第二部分上に形成され、第一絶縁層に隣接する。第二コレクタ接続領域上に第二絶縁層を形成し、第一絶縁層の一部を除去し、それにより、ベース領域の一部を露出する。次に、第二半導体型のベース接続領域を第二絶縁層上に形成し、ベース領域に隣接して電気的に接続する。その後、エミッタ領域をベース領域の一部の上に形成する。
【００１４】
本発明に従う方法は、リソグラフィ技術から独立しているエミッタ領域に自己整合した、ベース領域、ベース接続領域、コレクタ領域と、第一及び第二コレクタ接続領域との両方を提供する。第二コレクタ接続領域は、第一絶縁層の厚さにより決定されるためにフォトグラフィ技術から独立している相互距離でコレクタ領域に対応し自己整合して形成される。この方法は、小さいコレクタ接続領域で達成されるコレクタと基板間の領域とコレクタ直列抵抗を低減することから、バイポーラトランジスタの性能に対するコレクタと基板間の静電容量等の寄生パラメータの影響を低減する。また、この方法は、コレクタ領域並びに第一及び第二コレクタ接続領域がフィールド酸化膜又はＳＴＩの形成後に製造されるため、ＣＭＯＳ工程においてバイポーラトランジスタの容易な集積化を提供し、それにより、長期ファーネスアニール工程を回避し、フィールド酸化膜又はＳＴＩの形成と、バイポーラトランジスタの製造工程間の相互作用を低減する。ＢｉＣＭＯＳ工程において、この方法を適用する他の利点は、コレクタ領域及びベース領域が、少なくとも二つの分離エピタキシャル工程の代わりに一つのエピタキシャル工程で製造され得、それにより、製造費用を更に低減することである。更に、コレクタ領域に電気的接続を形成するためのマスキング工程は、そのコレクタ領域への接続が完全に自己整合されるために排除される。他の利点は、第一コレクタ接続領域のドーパントレベルがコレクタ領域に接近するために小さくできることである。低いドーパントレベルにより、半導体基板への損傷はほとんどなく、それによって、所要のファーネスアニール時間及び／又は温度を低減する。
【００１５】
一の実施態様において、コレクタコンタクト及びベースコンタクトは、第二ベース層の一部と第二絶縁層の一部を除去することにより同時に形成され、それにより、第二コレクタ接続領域の一部を露出する。コレクタコンタクトは、第二コレクタ接続領域の露出部分上に形成され、また、ベースコンタクトは、ベース接続領域の除去されていない部分の上に形成される。コレクタ領域及びベース領域の接触方法の利点は、コレクタコンタクト及びベースコンタクトの領域を低減することであり、それにより、全体のデバイス領域を低減する。
【００１６】
一の実施態様においては、フォトリソグラフィ技術で得ることができるものより小さい値に突起部の大きさを低減し得る製造工程が、適用される。この方法は、ベース−コレクタ接合及びベース−エミッタ接合を備えるバイポーラトランジスタの活性領域を低減し、従って、デバイス領域や、ベース−コレクタ間の静電容量等の寄生パラメータの影響を低減する。この製造工程は、酸化及びエッチング工程を含むことができる。
【発明を実施するための最良の形態】
【００１７】
図を参照して、本発明のこれらの態様及び他の態様を更に明らかにして説明する。
【００１８】
図１〜１０及び１２は、本発明の一の実施態様に従うバイポーラトランジスタの製造の種々の段階の断面図を示し、図１１は、本発明の一の実施態様に従うバイポーラトランジスタの概略平面図を示す。
【００１９】
図は、一定の縮小比で描かれていない。概して、図中では、同一の構成部品は、同じ参照番号により示される。
【００２０】
図１は、浅い溝の絶縁領域２と、フォトリソグラフィとｎ型ドーパントの打込みによって製造される第一コレクタ接続領域３とを有する標準的なｐ型ドープしたケイ素基板１を備える初期構造を示す。一般に、イオンとして打込み、第一コレクタ接続領域３を作製する。任意には、絶縁領域２の下に、ｎ型コレクタ接続領域３の間の絶縁を改良するｐ型領域を打込んでもよい。代わりに、基板１は、ｎ型半導体材料を含むことができる。
【００２１】
その後、図２に示される通り、非選択的エピタキシャル成長が積層を形成する。この積層は、ｎ型シリコン層４、及びシリコンエミッタキャップ層を含むＳｉＧｅ層６を備える。また、ＳｉＧｅ層６は、比較的薄いホウ素をドープした層と、ホウ素の拡散を制限するための少量の炭素、例えば0.2％とを含むことができる。一の製造工程で積層を形成することは、製造工程の数を低減するため有利であり、例えば、層間の接合部分を掃除する製造工程を必要としない。更に、エピタキシャル成長の使用により、層におけるドーピング分布の非常に正確な制御を可能にする。その後、窒化ケイ素層８と、二酸化ケイ素層９、例えば密度を高めていないＴＥＯＳ（テトラエチルオルトシリケート）とが、二酸化ケイ素層７上に形成される。
【００２２】
フォトリソグラフィは、積層をエッチングする窓を作製し、それにより、図３に示される突起部５と、該突起部５を囲んで隣接する溝１２とを形成するために適用される。突起部５は、コレクタ領域２１、ベース領域２２、二酸化ケイ素層７の一部、窒化ケイ素層８の一部、及び二酸化ケイ素層９の一部を備える。コレクタ領域２１は、ｎ型シリコン層４の一部を含み、ベース領域２２は、ＳｉＧｅ層６の一部を含む。溝１２は、第一コレクタ接続領域３の少なくとも一部を覆い、必須ではないが、この実施態様においては、絶縁領域２の一部も覆う。従って、突起部５は、第一コレクタ接続領域３上に位置し、それにより、コレクタ領域２１と第一コレクタ接続領域３との間に電気的な接続を形成する。等方性エッチング方法を適用することにより、突起部５の大きさを低減することができるが、突起部５の酸化と、それに続く酸化膜のエッチング等の他の方法を適用しても、突起部５の大きさを、フォトリソグラフィ技術で得ることができるものより小さい値に低減することができる。次に、溝１２の側壁は、二酸化ケイ素層１０、例えば密度を高めていないＴＥＯＳ（テトラエチルオルトシリケート）と、窒化ケイ素層１１とを備えるスペーサーで覆われる。
【００２３】
その後、インサイチューでドープしたｎ型ポリシリコン層を堆積し、露出した表面の全てを覆い、溝１２を充填する。ポリシリコン層を平坦化するため、化学機械研磨を適用することができ、その後、エッチバック製造工程を用い、コレクタ領域２１より高い位置にあるポリシリコン層を除去し、それによって、図４に示されるように、ｎ型ポリシリコン層を備える第二コレクタ接続領域１３を作製する。この方法では、第二コレクタ接続領域１３と第一コレクタ接続領域３の間に電気的な接続を形成する。その後、低温熱酸化により第二コレクタ接続領域１３上に二酸化ケイ素層１４を形成し、露出した一部の窒化ケイ素層１１を残す。
【００２４】
その後、窒化ケイ素層１１の露出部分を選択的エッチング方法で除去し、それにより、二酸化ケイ素層１０の一部を露出する。例えば、二酸化ケイ素層９及び１０に関して選択的に窒化ケイ素層１１の露出部分をエッチングするために、リン酸溶液を適用することができる。次に、二酸化ケイ素層１０の露出部分及び二酸化ケイ素層９を除去し、それによって、図５に示されるように、二酸化ケイ素層１４に影響を及ぼすことなく、ベース領域２２の側壁を露出する。製造すべき他の半導体層から第二コレクタ接続領域１３を分離するため、二酸化ケイ素層１４を除去しない。二酸化ケイ素層１４が熱酸化で形成され、二酸化ケイ素層９，１０が、例えば、熱酸化膜に比べて速くエッチングされる密度を高めていないＴＥＯＳ（テトラメチルオルトシリケート）を含むことから、二酸化ケイ素層１４にほとんど影響を与えることなく、同時に二酸化ケイ素層９，１０をエッチングするために、例えば、ＨＦ（フッ化水素酸）を適用することができる。
【００２５】
次に、インサイチューでドープしたｐ型ポリシラン層を堆積し、露出した表面の全てを覆う。ポリシリコン層を平坦化するために化学機械研磨を適用することができ、その後、エッチバック製造工程を用い、ベース領域２２の上面より高い位置にあるポリシリコン層を除去し、それによって、図６に示されるように、ベース接続領域１５を作製する。ベース接続領域１５は、ベース領域２２に隣接し且つ電気的に接続する。低温熱酸化により、ベース接続領域１５上に二酸化ケイ素層１６を形成する。
【００２６】
その後、窒化ケイ素層８を選択的ウェットエッチング方法で除去し、その後に二酸化ケイ素層７の除去が続き、それによって、図７に示されるように、二酸化ケイ素層１６と、ベース接続領域１５の一部とを含む露出した側壁を形成する。二酸化ケイ素層７は、ＴＥＯＳ（テトラエチルオルトシリケート）層であって、熱成長した二酸化ケイ素である二酸化ケイ素層１６に関して選択的にエッチングされる。内側のスペーサー１７は、標準的な堆積技術とエッチング技術を用いることにより形成される。スペーサー１７はＬ形であることが好ましいが、Ｄ形等の他の形状でも可能である。スペーサー１７は、露出した側壁を覆い、例えば、窒化ケイ素を含むことができる。スペーサー１７で覆われていない一部のベース領域２２は、エミッタとベース間の接合を製造することになる領域を定める。
【００２７】
その後、図８に示すように、インサイチューでドープしたｎ型ポリシラン層を堆積し、パターン形成することにより、エミッタ領域１８を形成する。代わりに、ベース領域２２上にモノシリコン層と、他の全ての領域上にポリシリコン層とを形成する異なるエピタキシャル成長を適用し、その後にこのポリシリコン層のパターン形成をすることにより、エミッタ領域１８を形成することができる。
【００２８】
続いて、図９に示されるように、露出したスペーサー１７、二酸化ケイ素層１６の露出部分、ＳｉＧｅ層６及びシリコン層４を標準的なエッチング技術により除去し、それにより、ベース接続領域１５を露出する。
【００２９】
その後、コレクタ−ベース間の接触窓が、フォトリソグラフィックマスクを適用することにより定められる。次に、図１０に示されるように、ベース接続領域１５の一部と、二酸化ケイ素層１４の一部を標準的なエッチング技術で除去することにより、第二コレクタ接続領域１３の一部が露出され、コレクタ−ベース間の接触窓により複数の部分が露出される。また、フォトリソグラフィックマスクは、除去されず露出したままのベース接続領域１５の一部を定める。従って、一のフォトリソグラフィックマスクで、第二コレクタ接続領域１３の露出部分と、ベース接続領域１５の露出部分とを同時に定める。第二コレクタ接続領域１３の露出部分の領域と、ベース接続領域１５の露出部分の領域との比を、バイポーラトランジスタの用途の要件に応じてコレクタ直列抵抗及びベース直列抵抗を設定するために変えることができる。
【００３０】
図１１は、製造したデバイスの概略平面図であり、第二コレクタ接続領域１３の露出部分と、ベース接続領域１５の露出部分とを定めるフォトリソグラフィックマスクの使用の一の実施態様を示す。続いて、第二コレクタ接続領域１３の露出部分と、ベース接続領域１５の露出部分と、エミッタ領域１８とをシリサイド化することができ、それにより、それらの領域を覆う金属シリサイド層２０を作製し、寄生直列抵抗を低減する。
【００３１】
次に、図１１及び図１２に示されるように、コレクタコンタクト３１、ベースコンタクト３２及びエミッタコンタクト３３が、それぞれ第二コレクタ接続領域１３の露出部分上、ベース接続領域１５の露出部分上及びエミッタ領域１８上に形成される。
【００３２】
要約すれば、本発明は、低減したコレクタ直列抵抗及び低減したコレクタと基板間の静電容量のために、改良された性能を有するバイポーラトランジスタを提供するものである。該バイポーラトランジスタは、リソグラフィ技術で達成し得ない寸法に大きさを低減することができる突起部を含む。該突起部は、コレクタ領域及びベース領域を備え、該コレクタ領域は、第一コレクタ接続領域の第一部分を覆い且つ電気的に接続する。第二コレクタ接続領域は、第一コレクタ接続領域の第二部分を覆い、突起部の側壁を覆う絶縁層により突起部から分離される。ベース領域との接触は、突起部に隣接して、絶縁層で第二コレクタ接続領域から分離されるベース接続領域により提供される。コレクタコンタクトとベースコンタクトが、第二コレクタ接続領域の露出部分上と、除去されない一部のベース接続領域上に同時に形成される。
【００３３】
上記の実施態様は、本発明を限定するのではなく説明するものであり、当業者は、特許請求の範囲から逸脱することなく、多様な代わりの実施態様を設計することができるということに留意すべきである。特許請求の範囲において、括弧内の参照符号は、いずれも請求項を限定するものとして解釈すべきではない。「備える」の語は、請求項に記載されたもの以外の他の要素又は工程の存在を除外するものではない。要素の前にある「一」の語は、かかる要素の複数の存在を除外するものではない。
【図面の簡単な説明】
【００３４】
【図１】本発明の一の実施態様に従うバイポーラトランジスタの製造の一の段階の断面図を示す。
【図２】本発明の一の実施態様に従うバイポーラトランジスタの製造の一の段階の断面図を示す。
【図３】本発明の一の実施態様に従うバイポーラトランジスタの製造の一の段階の断面図を示す。
【図４】本発明の一の実施態様に従うバイポーラトランジスタの製造の一の段階の断面図を示す。
【図５】本発明の一の実施態様に従うバイポーラトランジスタの製造の一の段階の断面図を示す。
【図６】本発明の一の実施態様に従うバイポーラトランジスタの製造の一の段階の断面図を示す。
【図７】本発明の一の実施態様に従うバイポーラトランジスタの製造の一の段階の断面図を示す。
【図８】本発明の一の実施態様に従うバイポーラトランジスタの製造の一の段階の断面図を示す。
【図９】本発明の一の実施態様に従うバイポーラトランジスタの製造の一の段階の断面図を示す。
【図１０】本発明の一の実施態様に従うバイポーラトランジスタの製造の一の段階の断面図を示す。
【図１１】本発明の一の実施態様に従うバイポーラトランジスタの概略平面図を示す。
【図１２】本発明の一の実施態様に従うバイポーラトランジスタの製造の一の段階の断面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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2008538864.tif 000016
2008538864.tif 000017