(57)【要約】本発明は、標準ＣＭＯＳのＳＴＩ領域の溝（４、４４）に集積化される低減したコレクタ直列抵抗を有するバイポーラトランジスタを提供する。このバイポーラトランジスタは、一の製造工程で製造されるコレクタ領域（６、３４）を含み、これにより、低減したコレクタ直列抵抗を有する比較的短い導電経路を有し、前記バイポーラトランジスタの高周波性能を改良する。前記バイポーラトランジスタは、前記溝（４、４４）の底部上にある前記コレクタ領域（６、３４）の選択された部分上の第一部分を有するベース領域（８、２２、３８）と、前記ベース領域（８、２２、３８）の第一部分の選択された部分上のエミッタ領域（１０、２４、３９）とをさらに含む。ベースコンタクト（１１、２６、５１）は、ＳＴＩ領域（２、４２）上にある前記ベース領域（８、２２、３８）の第二部分上のベース領域（８、２２、３８）に電気的に接触する。前記コレクタ領域（６、３４）は、突起（５、４５）の上でコレクタコンタクト（１３、２５、５０）と電気的に接触する。【選択図】図１８
2008527734.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラトランジスタの製造方法であって、該方法は、
溝（４、４４）に隣接する、第一絶縁材料からなる絶縁領域（２、４２）であって、
前記溝（４、４４）が、第一半導体材料からなる突起（５、４５）に隣接し、前記絶縁領域（２、４２）に隣接する第一側壁部、半導体基板（１、４１）を露出する底部、および前記突起（５、４５）に隣接する第二側壁部を具えるような前記絶縁領域（２、４２）を前記半導体基板（１、４１）に設ける工程と、
前記溝（４、４４）の、底部上および第二側壁部上、ならびに前記突起（５、４５）の頂面上に、第二半導体材料からなる前記バイポーラトランジスタのコレクタ領域（６、３４）を形成する工程と
を具えるバイポーラトランジスタの製造方法。
【請求項２】
前記突起（５、４５）の頂面上に、前記コレクタ領域（６、３４）の選択された部分に電気接続部を形成する工程をさらに具える請求項１に記載のバイポーラトランジスタの製造方法。
【請求項３】
前記溝（４、４４）の底部上に露出した前記コレクタ領域（６、３４）の選択された部分を覆う第一部分と、前記絶縁領域（２、４２）の一部にわたって少なくとも延在する第二部分と、前記溝（４、４４）の第一側壁部を覆う第三部分とを有する第三半導体材料からなる前記バイポーラトランジスタのベース領域（８、２２、３８）を形成する工程をさらに具える請求項１に記載のバイポーラトランジスタの製造方法。
【請求項４】
前記ベース領域（８、２２、３８）の第一部分の選択された部分を覆う第四半導体材料からなる前記バイポーラトランジスタのエミッタ領域（１０、２４、３９）を形成する工程をさらに具える請求項３に記載のバイポーラトランジスタの製造方法。
【請求項５】
前記コレクタ領域（６、３４）は、エピタキシャル成長により形成される請求項１に記載のバイポーラトランジスタの製造方法。
【請求項６】
前記ベース領域（８、２２、３８）は、エピタキシャル成長により形成される請求項３に記載のバイポーラトランジスタの製造方法。
【請求項７】
前記ベース領域（８、２２、３８）の第二部分の一部に電気接続部を形成する工程をさらに具える請求項３に記載のバイポーラトランジスタの製造方法。
【請求項８】
溝（４、４４）に隣接する、第一絶縁材料からなる絶縁領域（２、４２）を有する半導体基板（１、４１）であって、前記溝（４、４４）が、第一半導体材料からなる突起（５、４５）に隣接し、前記絶縁領域（２、４２）に隣接する第一側壁部、半導体基板（１、４１）を露出する底部、および前記突起（５、４５）に隣接する第二側壁部を具えるような半導体基板（１、４１）と、
前記溝（４、４４）の、底部上および第二側壁部上、ならびに前記突起（５、４５）の頂面上に延在する導電性材料からなるコレクタ領域（６、３４）と、
前記溝（４、４４）の底部上に露出した前記コレクタ領域（６、３４）の選択された部分を覆う第一部分と、前記絶縁領域（２、４２）の一部にわたって少なくとも延在する第二部分と、前記溝（４、４４）の第一側壁部を覆う第三部分とを有する第三半導体材料からなるベース領域（８、２２、３８）と、
前記ベース領域（８、２２、３８）の第一部分の選択された部分上で前記ベース領域（８、２２、３８）と接触する第四半導体材料からなるエミッタ領域（１０、２４、３９）と
を具えるバイポーラトランジスタ。
【請求項９】
前記コレクタ領域（６、３４）に電気的に接続された前記突起（５、４５）の頂面上のコレクタコンタクト（１３、２５、５０）と、
前記ベース領域（８、２２、３８）に電気的に接続された前記絶縁領域（２、４２）上のベースコンタクト（１１、２６、５１）と、
前記エミッタ領域（１０、２４、３９）に電気的に接続されたエミッタコンタクト（１２、２７、５２）と
をさらに具える請求項８に記載のバイポーラトランジスタ。
【請求項１０】
スペースコレクタ領域（６４）を作り出すために、前記第二半導体材料の選択的な部分を除去する工程と、
前記スペースコレクタ領域（６４）を金属層（６５）で満たす工程と
をさらに具える請求項４に記載のバイポーラトランジスタの製造方法。
【請求項１１】
前記金属層（６５）は、タングステンを具える請求項１０に記載のバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
特許文献１には、基板に、２つのＳＴＩ（shallow trench isolation）領域と前記基板を覆う絶縁層とを設けたバイポーラトランジスタの製造方法が開示されている。さらに、３つの異なるコレクタ層が設けられ、これらのコレクタ層は、前記２つのＳＴＩ領域の間のＮ型コレクタエピタキシャル層、埋め込みｎ層コレクタおよびｎプラグシンカを具える前記基板の表面に対し、コレクタの導電性経路を形成する。導電層を具える層構造が、前記絶縁層上に形成された後、トランジスタ開口領域は、前記導電層を貫通してエッチングされる。その後、ＳｉＧｅベース層は、前記トランジスタ開口領域の内壁部上に堆積され、これにより、前記ＳｉＧｅベース層を、前記導電層および前記Ｎ型コレクタエピタキシャル層と電気的に接続する。
【特許文献１】国際公開第０３／１００８４５号パンフレット
【０００３】
このようにして製造されたバイポーラトランジスタのコレクタ部は、比較的大きな寄生直列抵抗を呈し、これによって、周波数応答のようなバイポーラトランジスタの性能を低下させるということは知られていた。他の欠点は、前記バイポーラトランジスタが形成されるトランジスタ開口領域を作り出すために、複数の層の積層体を必要とする点であり、このことは、製造工程数を増加させ、それゆえ、製造コストを増加させる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、低減したコレクタ直列抵抗を有するバイポーラトランジスタの製造方法を提供することにある。本発明によれば、この目的は、請求項１に記載されたようなバイポーラトランジスタの製造方法を提供することによって達成される。
【課題を解決するための手段】
【０００５】
この製造方法は、一の半導体材料のみで構成され、且つ一の製造工程で製造されるために、単一であるコレクタ領域を設ける。前記単一コレクタ領域は、その比較的短い導電性経路を達成し、低減したコレクタ直列抵抗をもたらし、前記バイポーラトランジスタの高周波性能上にプラスの効果を奏する。他の利点は、前記コレクタ領域が、減少した製造工程数により形成されることである。本発明の他の利点は、標準ＣＭＯＳのＳＴＩが、前記バイポーラトランジスタ用のトランジスタ開口領域を形成するために用いられ、これにより、製造工程数を低減できることである。
【０００６】
本発明の第一実施形態では、前記コレクタ領域への電気接続部は、突起の頂面上の前記コレクタ領域の選択された部分上に形成させることができ、これは、前記単一コレクタ領域への直接電気接続部が、埋め込み工程などの追加的な製造工程を必要とすることなく設けられる点で、有利である。
【０００７】
一の実施形態において、溝の底部上に露出したコレクタ領域の選択された部分を覆う第一部分と、絶縁領域の一部にわたって少なくとも延在する第二部分と、前記溝の第一側壁部を覆う第三部分とを有する、第三半導体材料からなるベース領域が形成される。この製造方法の利点は、前記ベース領域が、このベース領域の第二部分の選択された部分上の、前記ベース領域への導電接続部を同時に設けながら、ベース‐コレクタ接合を前記溝の底部の上方に製造するところの単一領域であることであり、一方、従来技術では、前記ベース領域を製造するために、複数の層および複数の製造工程が必要とされる。他の利点は、ベース‐コレクタキャパシタンスが、前記ベース領域の第一部分のみに限定されていることである。
【０００８】
他の実施形態において、前記コレクタ領域は、エピタキシャル成長によって作り出すことができ、これは、前記露出した半導体領域上のみに半導体領域を形成する。この方法の利点は、この方法は、十分に自己整合したコレクタ領域を形成するということである。他の利点は、この方法が、前記コレクタ領域のエピタキシャル成長の間中、コレクタプロファイルを最適化するために、一以上のドーパントを添加することによって自由度を加えるということである。
【０００９】
一の実施形態では、前記コレクタ領域の半導体材料が、金属層によって部分的に置き換えられ、これによって前記コレクタ抵抗を有利に低減させる製造方法が開示されている。
【００１０】
本発明に従って製造される前記バイポーラトランジスタは、このバイポーラトランジスタに必要とされる前記コレクタ、およびコレクタコンタクトへの導電性接続部を同時に設ける単一コレクタ領域と、前記バイポーラトランジスタに必要とされる前記ベース、およびベースコンタクトへの導電性接続部を同時に設けるベース領域と、前記バイポーラトランジスタに必要とされる前記エミッタ、およびエミッタコンタクトへの導電性接続部を同時に設けるエミッタ領域とを有する。前記単一コレクタ領域は、前記低減したコレクタ直列抵抗のため、従来技術の埋め込みコレクタ領域に対して、前記バイポーラトランジスタの高周波性能を改良する。
【発明を実施するための最良の形態】
【００１１】
本発明のこれらおよび他の態様は、図面を参照してさらに明らかにされ、かつ記載されるであろう。
【００１２】
図面は、縮尺どおりに描かれたものではない。一般に、図中では、同一の構成部品は同じ参照符号によって示される。
【００１３】
図１は、標準ＣＭＯＳ製造技術を用いて製造される絶縁領域である、２つのＳＴＩ（shallow trench isolation）領域２および３を設けたシリコン基板１を具える初期構造を示す。前記ＳＴＩ領域２および３は、二酸化ケイ素またはその他の絶縁材料を含むことができる。
【００１４】
その後、図２に示されるように、レジスト層９９が形成され、フォトリソグラフィ技術を適用してトランジスタ開口領域９８を形成し、前記ＳＴＩ領域２の一部と前記シリコン基板１の一部とを露出させる。前記ＳＴＩ領域２の露出部は、前記シリコン基板１に対して選択的にエッチングされる。ここで、溝４、および前記シリコン基板１を包含する突起５が形成される。この溝４は、前記ＳＴＩ領域２に隣接する第一側壁部、前記突起５に隣接する第二側壁部、および前記シリコン基板１を露出する底部を有する。
【００１５】
前記レジスト層９９の除去後、エピタキシャル成長によって、露出させたシリコン領域上にのみシリコン層を形成し、これによって、図３に示されるように、コレクタ領域６を形成する。この製造工程は、自己整合法で、前記溝４の、底部上、第二側壁部上、および前記突起５の頂面上に、前記コレクタ領域６を形成し、一方、前記ＳＴＩ領域２および３の表面は、シリコンで覆われない。その後、複数の絶縁スペーサ７が、従来の堆積技術やエッチング技術を用いて形成される。この場合、前記スペーサ７は、Ｌ字型の窒化ケイ素スペーサおよびＤ字型の二酸化ケイ素スペーサで構成されるが、その他の絶縁材料または形状を、前記スペーサ７の形成に適用してもよい。
【００１６】
前記スペーサ７の形成後、図４に示されるように、エピタキシャル成長法を用いてベース領域８が形成される。このベース領域８は、前記溝４の底部上に、露出した前記コレクタ領域６の選択された部分を覆う第一部分と、前記ＳＴＩ領域２の一部にわたって少なくとも延在する第二部分と、前記溝４の第一側壁部を覆う第三部分とを具える。前記ベース領域８は、シリコンもしくはシリコンゲルマニウムまたは他の適した半導体材料を含むことができる。前記スペーサ７は、前記溝４の底部上の、前記ベース領域８によって覆われるコレクタ領域６の一部を有するイントリンシックコレクタ領域を画定し、これにより、ベース−コレクタ接合を形成する。次の工程で、２つのスペーサ９が、従来の堆積技術およびエッチング技術を用いて形成される。この場合も、前記スペーサ９は、Ｌ字型の窒化ケイ素スペーサおよびＤ字型の二酸化ケイ素スペーサで構成されるが、その他の絶縁材料または形状を、前記スペーサ９の形成に適用してもよい。
【００１７】
その後、図５に示されるように、エミッタ領域１０は、多結晶シリコン層またはモノシリコン層を堆積することによって形成される。前記スペーサ９は、前記エミッタ領域１０によって覆われる前記ベース領域８の第一部分の一部を有するイントリンシックベース領域を画定する。化学機械的研磨（ＣＭＰ）は、前記ベース領域８を前記エミッタ領域１０から分離し、前記ベース領域８の第二部分の一部を露出し、前記突起５上の前記コレクタ領域６の一部を露出し、そして、前記デバイスの表面を平坦化するために適用される。前記ＣＭＰ製造工程は、定められた時間経過後に停止してもよいが、停止層として作用する層を追加することもできる。このようにして、前記ＣＭＰ製造工程は、前記ベース領域８の第二部分の一部への電気接続部と、前記突起５上のコレクタ領域６への電気接続部とを同時に形成する。次に、コレクタコンタクト１３、ベースコンタクト１１、およびエミッタコンタクト１２は、標準ＣＭＯＳ製造技術を用いて製造される。前記コレクタコンタクト１３は、ＣＭＰ製造工程を用いて露出させた前記突起５上のコレクタ領域６の部分上に形成され、前記ベースコンタクト１１は、同じく前記ＣＭＰ製造工程を用いて露出させた前記ベース領域８の第二部分の部分上に形成される。
【００１８】
前記バイポーラトランジスタを製造するために、図１〜５に示されるように、一のマスキング工程のみが用いられた。前記コレクタ領域６、ベース領域８およびエミッタ領域１０の全ては、このマスクに対して自己整合させて形成される。前記コレクタ領域６および前記ベース領域８は、双方とも、イントリンシック部分とエクストリンシック部分を具え、イントリンシック部分は、前記バイポーラトランジスタアクションが起こるところの部分であって、該部分は、コレクタ‐ベース接合部およびベース‐エミッタ接合部であり、エクストリンシック部分は、それぞれのイントリンシック部分との導電接続部を形成する。前記エクストリンシック部分は、イントリンシックバイポーラトランジスタの性能を低下させる好ましくない寄生素子を導入する。この実施形態では、前記エクストリンシックベース部およびコレクタ部は、自己整合され、そして、イントリンシックベース部とコレクタ部とをそれぞれ形成する、同じベースとそれぞれのコレクタ層内で形成される。前記コレクタ領域６は、比較的短いエクストリンシック部分を有し、従って、比較的短い寄生抵抗経路を有する。それ故に、３つの異なる埋め込みコレクタ領域が、前記コレクタの抵抗経路を画定するところの従来技術に対して、前記バイポーラトランジスタの減少したコレクタ抵抗および改良された周波数性能が得られる。
【００１９】
図６〜９は、本発明の他の実施形態に従う製造工程を示し、ここでは、フォトリソグラフィ技術が、前記コレクタ領域、ベース領域およびエミッタ領域を画定するために用いられる。
【００２０】
図６は、前述した実施形態と同様の方法で製造され、コレクタ領域６が形成される状態を示す。このコレクタ領域６の形成後、二酸化シリコン層２１が堆積され、そして、フォトリソグラフィ技術を用いて、前記溝４の底部を覆う前記コレクタ領域６の一部を露出させるために、窓が前記二酸化シリコン層２１内にエッチングにより形成され、これにより、前記コレクタ領域６のイントリンシック部分を画定する。
【００２１】
次に、図７に示されるように、ベース領域２２は、エピタキシャル成長法を用いて形成され、このベース領域２２は、シリコンまたはシリコンゲルマニウム若しくはその他の適した半導体材料を含むことができる。前記ベース領域２２は、前記溝４の底部上のコレクタ領域６のイントリンシック部分を覆う第一部分と、前記ＳＴＩ領域２の一部にわたって少なくとも延在する第二部分と、前記突起５の一部にわたって少なくとも延在する第三部分とを具える。その後、誘電層２３が前記ベース領域２２上に堆積される。前記誘電層２３は、二酸化ケイ素または窒化ケイ素若しくはその他の絶縁材料またはこれらの組み合わせを含むことができる。
【００２２】
その後、図８に示されるように、フォトリソグラフィ技術を用いて、前記ベース領域２２の第一部分の一部を露出させるため、窓が前記誘電層２３内にエッチングされて形成され、これにより、前記ベース領域２２のイントリンシック部分を画定する。次に、エミッタ領域２４は、多結晶シリコン層の堆積およびその後のパターニングによって形成され、これにより、ベース−エミッタ接合を形成する。
【００２３】
その後、図９に示されるように、前記ベース領域２２の第三部分の一部は、フォトリソグラフィ技術やエッチング技術を用いることにより除去される。このようにして、前記突起５の頂面上のコレクタ領域６の一部は、前記二酸化シリコン層２１を貫通するエッチングによって、コレクタコンタクト部を作製するために露出させる。次に、コレクタコンタクト２５、ベースコンタクト２６、およびエミッタコンタクト２７が、標準ＣＭＯＳ製造技術を用いて製造される。前記コレクタコンタクト２５は、前記突起５上のコレクタ領域６の露出部の上に形成され、前記ベースコンタクト２６は、前記ベース領域２２の第二部分の一部の上に形成される。
【００２４】
この実施形態では、前記イントリンシックベース部およびコレクタ部は、フォトリソグラフィ技術を用いて形成され、一方、前述した実施形態では、イントリンシックベース部およびコレクタ部は、自己整合法で形成される。両実施形態では、イントリンシックベース部およびコレクタ部とエクストリンシックベース部およびコレクタ部とが、それぞれ同じベースとそれぞれのコレクタ層内で形成される
【００２５】
図１０〜１５は、本発明の他の実施形態に従う製造工程を示し、ＣＭＯＳ多結晶シリコンゲートが、前記バイポーラトランジスタを製造するために用いられる。
【００２６】
この実施形態では、図１０に示されるように、シリコン基板４１に、２つのＳＴＩ領域４２および４３と、ゲート酸化層３１、前記ＣＭＯＳ部分でゲート電極となる多結晶シリコン層３２、および、二酸化ケイ素、窒化ケイ素またはこれらの組み合わせを含むハードマスク３３を具える積層体とを設ける。
【００２７】
図１１に示されるように、前記ハードマスクに窓が形成され、これにより、バイポーラトランジスタが製造される領域を画定する。その後、前記多結晶シリコン層３２は等方的にエッチングされ、これにより、前記基板の頂面ならびに前記ＳＴＩ領域４２および４３の頂面の一部を覆う前記多結晶シリコン層３２を除去し、この多結晶シリコン層３２の側壁部を露出する。次に、露出したゲート酸化層３１は、例えばフッ化水素（ＨＦ）ベースのエッチング溶液を具えるウェットエッチングにより除去され、これにより、前記シリコン基板４１ならびに前記ＳＴＩ領域４２および４３を露出する。その後、溝４４および突起４５が、前記ハードマスク３３の真下の前記シリコン基板４１のエッチングの下で得るため、異方性と等方性のエッチング工程の併用で、前記シリコン基板４１をエッチングすることによって形成される。前記溝４４は、前記ＳＴＩ領域４２に隣接する第一側壁部、前記突起４５に隣接する第二側壁部、およびシリコン基板４１を露出する底部を有する。
【００２８】
次に、図１２に示されるように、エピタキシャル成長によって、露出したシリコン基板４１上および多結晶シリコン層３２上にのみシリコン層を形成し、これによって、コレクタ領域３４と、２つのシリコン領域３５を形成する。この製造工程は、自己整合法で、前記溝４４の底部上、前記溝４４の第二側壁部上、および前記突起４５の頂面上に、前記コレクタ領域３４を形成する。前記シリコン領域３５は、多結晶シリコン層３２の露出した側壁部を完全に覆い、これによって、前記ハードマスク３３と、ＳＴＩ領域４２および４３との間の空間を満たす。その後、複数の絶縁スペーサ３６が、従来の堆積技術およびエッチング技術を用いて形成される。前記スペーサ３６は、前記溝４４の第一側壁部と、前記溝４４の第二側壁部を覆うコレクタ領域３４の一部を覆う。前記ハードマスク３３と前記ＳＴＩ領域４２との間の空間は、前記スペーサ３６の誘電材料では満たされず、乏しいステップ被覆率を有する誘電材料からなる堆積を用いて前記スペーサ３６を形成することによって、または、熱成長させた二酸化ケイ素を用いて前記スペーサ３６を形成することによって得ることができる。
【００２９】
その後、図１３に示されるように、エピタキシャル成長法を用いてベース領域３８が形成され、これによって、前記ハードマスク３３と前記ＳＴＩ領域４２との間の空間を満たし、前記スペーサ３６を覆い、前記溝４４の底部の上にある、露出したコレクタ領域３４を覆い、そして、前記ハードマスク３３の露出領域を覆う。前記ベース領域３８は、シリコンもしくはシリコンゲルマニウムまたはその他の適した半導体材料を含むことができる。前記スペーサ３６は、前記ベース領域３８によって覆われる、前記溝４４の底部上のコレクタ領域３４の一部を包含するイントリンシックコレクタ領域を画定し、これにより、ベース−コレクタ接合を形成する。その後、２つのスペーサ３７が、従来の堆積技術やエッチング技術を用いて形成される。前記スペーサ３７は、二酸化ケイ素またはスペーサ形成のために用いられることができるその他の誘電材料を含むことができる。
【００３０】
その後、図１４に示されるように、多結晶シリコン層の堆積によって、エミッタ領域３９が、露出した頂面上に形成され、その後、前記ハードマスク３３上で停止するＣＭＰ製造工程を用いて、前記ハードマスク３３を覆うエミッタ領域３９および前記ベース領域３８が除去される。その後、前記ハードマスク３３は、標準的なエッチング技術を用いて除去される。前記スペーサ３７は、イントリンシックベース領域を画定し、このイントリンシックベース領域は、前記エミッタ領域３９がベース領域３８と接触している前記溝４４の底部の上に延在するベース領域３８の一部を含み、これにより、エミッタ−ベース接合を形成する。
【００３１】
次に、図１５に示されるように、前記多結晶シリコン領域３５および多結晶シリコン層３２は、ＣＭＯＳ多結晶シリコンゲートマスクを用いたパターニングおよびエッチングによって除去される。その後、コレクタコンタクト５０、ベースコンタクト５１、およびエミッタコンタクト５２は、標準ＣＭＯＳ製造技術を用いて製造される。前記コレクタコンタクト５０は、前記突起４５上にあるコレクタ領域３４の一部の上に形成され、前記ベースコンタクト５１は、前記ＳＴＩ領域４２上にある前記ベース領域３８の一部の上に形成される。
【００３２】
この実施形態は、ＣＭＯＳ多結晶シリコンゲート層３２を有利に用いて、単一ベース領域および単一コレクタ領域を有するバイポーラトランジスタを製造する。前記イントリンシックベース部および前記コレクタ部は、図１〜５に記載された実施形態と同様な自己整合法で形成される。
【００３３】
図１６〜１８は、本発明の他の実施形態に従う製造工程を示し、この実施形態では、コレクタ領域の半導体材料の選択的部分が、金属層によって置き換えられている。
【００３４】
この製造方法は、この実施形態におけるコレクタ領域６のエピタキシャルシリコン層が、シリコンゲルマニウム（ＳｉＧｅ）層６１およびシリコン層６２の積層体を具えることを除いては、図１〜５に示す方法と同一である。さらに、ベース領域８をエミッタ領域１０から分離するために適用されるＣＭＰ工程は、この場合、図１６に示すように、ＳｉＧｅ層６１を露出させ、それ故に、前記突起５上にあるシリコン層６２の露出した部分は、ＣＭＰ工程によって除去される。
【００３５】
次に、図１７に示されるように、絶縁層が、堆積およびパターニングされ、これにより、コンタクト領域を画定するマスキング層６３を形成する。その後、前記ＳｉＧｅ層６１は、突起５、シリコン層６２およびシリコン基板１に含まれるシリコンに対して選択的に除去され、これによって、スペースコレクタ領域６４を作り出す。
【００３６】
その後、図１８に示されるように、前記スペースコレクタ領域６４は、タングステンで満たされ、これにより、シリコンを含む前記コレクタ領域６と比較して減少させたコレクタ抵抗を有するタングステンコレクタ領域６５を作り出す。明らかに、前記スペースコレクタ領域６４を別の金属で満たすこともまた可能である。この点で、前記製造方法は、前記コレクタコンタクト１３、ベースコンタクト１１およびエミッタコンタクト１２の形成とともに図５で説明された方法と続いている。
【００３７】
要約すると、本発明は、標準ＣＭＯＳのＳＴＩ領域の溝に集積化された、低減したコレクタ直列抵抗を有するバイポーラトランジスタを提供する。前記バイポーラトランジスタは、一の製造工程で製造されるコレクタ領域を含み、これにより、低減したコレクタ直列抵抗を有する比較的短い導電経路を有し、そして、前記バイポーラトランジスタの高周波性能を改良する。前記バイポーラトランジスタは、前記溝の底部上にある、前記コレクタ領域の選択された部分上の第一部分を有するベース領域と、このベース領域の第一部分の選択された部分上のエミッタ領域とをさらに含む。ベースコンタクトは、絶縁領域上にある前記ベース領域の第二部分上のベース領域に電気的に接触する。前記コレクタ領域は、突起の上でコレクタコンタクトと電気的に接触する。
【００３８】
上述した実施形態は、本発明を限定するよりもむしろ説明するために用いたものであり、当業者は、特許請求の範囲から逸脱することなく多くの代案の実施形態を設計することができるということに留意すべきである。特許請求の範囲において、括弧書中のいずれの参照符号も、請求項を限定するものとして解釈すべきではない。明細書中の「有する、具える、もつ」（comprising）という用語は、請求項に挙げられた構成要素または工程以外の他の要素または工程の存在を除外するものではない。構成要素の前に付けられる「ａ」または「ａｎ」という冠詞は、このような複数の要素の存在を除外しない。
【図面の簡単な説明】
【００３９】
【図１】図１は、本発明の一の実施形態に従うバイポーラトランジスタの種々の製造工程のうちの一の工程を示す図である。
【図２】図２は、本発明の一の実施形態に従うバイポーラトランジスタの種々の製造工程のうちの別の一の工程を示す図である。
【図３】図３は、本発明の一の実施形態に従うバイポーラトランジスタの種々の製造工程のうちの他の工程を示す図である。
【図４】図４は、本発明の一の実施形態に従うバイポーラトランジスタの種々の製造の種々の工程のうちの他の工程を示す図である。
【図５】図５は、本発明の一の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの他の一の工程を示す図である。
【図６】図６は、本発明の別の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの一の工程を示す図である。
【図７】図７は、本発明の別の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの別の工程を示す図である。
【図８】図８は、本発明の別の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの他の工程を示す図である。本発明の別の実施形態に従うバイポーラトランジスタの製造の一工程を示す。
【図９】図９は、本発明の別の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの他の工程を示す図である。
【図１０】図１０は、本発明のさらに別の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの一の工程を示す図である。
【図１１】図１１は、本発明のさらに別の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの別の工程を示す図である。
【図１２】図１２は、本発明のさらに別の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの他の工程を示す図である。
【図１３】図１３は、本発明のさらに別の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの他の工程を示す図である。
【図１４】図１４は、本発明のさらに別の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの他の工程を示す図である。
【図１５】図１５は、本発明のさらに別の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの他の工程を示す図である。
【図１６】図１６は、本発明のさらに他の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの一の工程を示す図である。
【図１７】図１７は、本発明のさらに他の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの別の工程を示す図である。
【図１８】図１８は、本発明のさらに他の実施形態に従うバイポーラトランジスタの製造の種々の工程のうちの他の工程を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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