(57)【要約】  【解決手段】半導体素子に、１個以上の第２導電形（例えばｎ）のエミッタ（７）が内部に設けられた第１導電形（例えばｐ）のベース領域（６）をそれぞれ有する少なくとも１個のセル（１２）、第２導電形の第１ウェル領域（５）、第１導電形の第２ウェル領域（４）、第２導電形のドリフト領域（３）、第１導電形のコレクタ領域（２）、及びコレクタ接点（１）を設け、各セル（１２）を第１ウェル領域（５）内に配設し且つ第１ウェル領域（５）を第２ウェル領域（４）内に配設し、更にエミッタ領域（７）と第１ウェル領域（５）との間にＭＯＳＦＥＴチャンネルが形成されるようにベース領域（６）と連通された第１ゲート（１４）、及び第１ウェル領域（５）内に埋め込まれた少なくとも１個の埋込み領域（８）を設ける。【選択図】        図１
2008510294.tif 000002
【特許請求の範囲】
【請求項１】
１個以上の第２導電形のエミッタ領域が内部に設けられた第１導電形のベース領域をそれぞれ有する少なくとも１個のセル、
前記セルが内部に設けられた第２導電形の第１ウェル領域、
前記第１ウェル領域が内部に設けられた第１導電形の第２ウェル領域、
第２導電形のドリフト領域、
第１導電形のコレクタ領域、
コレクタ接点、
エミッタ領域と第１ウェル領域との間にＭＯＳＦＥＴチャンネルが形成されるように前記ベース領域と連通された第１ゲート、及び
前記第１ウェル領域内に埋め込まれた少なくとも１個の埋込み領域を備えてなり、
素子の動作中に前記ベース領域と第１ウェル領域との接合における空乏領域が、前記第１ウェル領域と第２ウェル領域との接合へ向けて延び、前記第１ウェル領域の電圧を前記コレクタ接点の電圧上昇から実質的に遮断することにより、前記ベース領域と前記第２ウェル領域との間におけるＭＯＳＦＥＴチャンネル形成を要さずに素子を遮断するように素子を編成し、且つ、前記空乏領域の延びを、埋込み領域が自己の構成要素として含む少なくとも１個のトランジスタの突き抜けにより達成させる半導体素子。
【請求項２】
請求項１の半導体素子において、前記埋込み領域を第１導電形材料によって形成してなる半導体素子。
【請求項３】
請求項１又は２の半導体素子において、更に前記第２ウェル領域と連絡した第２ゲートを含め、第１ウェル領域とドリフト領域との間にＭＯＳＦＥＴチャネルを形成できるようにしてなる半導体素子。
【請求項４】
請求項１又は２の半導体素子において、更に
エミッタ接点と接触する第１導電形の領域、及び
第１導電形の領域と第２ウェルとの間に配設された第２導電形の領域を備え、
前記第２導電形の領域が第１ウェル領域を、第２ウェル、前記第２導電形の領域及び前記第１導電形の領域によって形成されるＪＦＥＴ機構中のドリフト領域へ接続してなる半導体素子。
【請求項５】
請求項１から４の何れかの素子において、前記埋込み領域をエミッタ接点に接触させてなる半導体素子。
【請求項６】
請求項５の素子において、前記埋込み領域を第１ゲートに接触させてなる半導体素子。
【請求項７】
請求項６の素子において、前記埋込み領域を実質的に第１ゲートの下方に設けてなる半導体素子。
【請求項８】
請求項１から４の何れかの素子において、前記埋込み領域を電気的に浮かせてなる半導体素子。
【請求項９】
請求項５又は請求項８の素子において、前記埋込み領域を第１ウェル領域内にカプセル包装のうえ設置してなる半導体素子。
【請求項１０】
請求項５、請求項８又は請求項９の素子において、前記埋込み領域を実質上ベース領域の片側から反対側へ延在させてなる半導体素子。
【請求項１１】
請求項５、請求項８又は請求項９の素子において、複数の前記埋込み領域を前記ベース領域の下方の実質的に同一深さに同一平面上配置で設けてなる半導体素子。
【請求項１２】
請求項５、請求項８又は請求項９の素子において、複数の埋込み領域の積み重ねを含めてなる半導体素子。
【請求項１３】
請求項１２の素子において、実質的にベース領域の片側から反対側へ延在させた複数の埋込み領域の積み重ねを含めてなる半導体素子。
【請求項１４】
請求項１２の素子において、それぞれベース領域下方の実質的同一深さに設けられた複数の埋込み領域からなる複数個の実質的同一平面配置の積み重ねを含めてなる半導体素子。
【請求項１５】
請求項１から１４の何れかの素子において、前記ベース領域と前記埋込み領域との間に延在する第１ウェル領域の一部分におけるドーピング濃度を、前記埋込み領域と前記第２ウェル領域との間に延在する第１ウェル領域の他部分におけるドーピング濃度と相違させてなる半導体素子。
【請求項１６】
請求項１から１５の何れかの素子において、前記第１ウェル領域内に複数のベース領域を設け、各ベース領域内に少なくとも１個のエミッタ領域を設けてなる半導体素子。
【請求項１７】
１個以上の第２導電形のエミッタ領域が内部に設けられた第１導電形のベース領域をそれぞれ有する少なくとも１個のセル、
前記セルが内部に設けられた第２導電形の第１ウェル領域、
前記第１ウェル領域が内部に設けられた第１導電形の第２ウェル領域、
第２導電形のドリフト領域、
第１導電形のコレクタ領域、
コレクタ接点、
エミッタ領域と第１ウェル領域との間にＭＯＳＦＥＴチャンネルが形成されるように前記ベース領域と連通された第１ゲート、及び
前記第１ウェル領域内に埋め込まれた少なくとも１個の埋込み領域を備えてなる半導体素子の運転方法において、
前記ベース領域と第１ウェル領域との接合における空乏領域が前記第１ウェル領域と第２ウェル領域との接合へ向けて延びるように電圧を前記素子に印加し、その結果として前記第１ウェル領域の電圧を前記コレクタ接点の電圧上昇から実質的に遮断することにより、前記ベース領域と前記第２ウェル領域との間におけるＭＯＳＦＥＴチャンネル形成を要さずに素子を遮断し、且つ、前記空乏領域の延びを、自己の構成要素として前記埋込み領域を含む少なくとも１個のトランジスタの突き抜けにより達成させる半導体素子の運転方法。
【請求項１８】
請求項１７の方法において、前記埋込み領域をエミッタ接点と接触させておき、前記素子への電圧印加により、第２ウェル領域、第１ウェル領域、及び埋込み領域からなるトランジスタのベースをして突き抜けを起こさせてなる半導体素子の運転方法。
【請求項１９】
請求項１７の方法において、前記埋込み領域をエミッタ接点と接触させておき、前記素子への電圧印加により、ベース領域と第１ウェル領域と埋込み領域とからなるトランジスタのベースをして突き抜けを起こさせ、及び／又は、埋込み領域と第１ウェル領域と第２ウェル領域とからなるトランジスタのベースをして突き抜けを起こさせてなる半導体素子の運転方法。
【請求項２０】
コレクタ接点、
第１導電形コレクタ領域、
第２導電形ドリフト領域、
少なくとも１個の第１導電形ウェル領域、
少なくとも１個の第２導電形ウェル領域、
少なくとも１個の第２導電形ウェル領域に対するエミッタ接点、及び
少なくとも１個の第１導電形ウェル領域を覆うゲート電極
を備えてなるＪＦＥＴスイッチト・パワー半導体素子。
【請求項２１】
請求項２０の素子において、パワー・スイッチング素子機構をＣＩＧＢＴとしてなる半導体素子。
【請求項２２】
請求項２１の素子において、ゲート電極を、ドリフト領域と第２ウェル領域との間にＭＯＳ反転チャネルが形成されるようなＭＯＳＦＥＴゲートの形とし、更に第２導電形のウェル領域を第１導電形のウェル領域の中に配置し、その第２導電形のウェル領域の中に配置した第１導電形の領域によってＪＦＥＴ機構を形成してなる半導体素子。
【請求項２３】
請求項２１の素子において、更なる第１導電形の領域を第１ウェル領域に隣接させて設け且つ第２ゲート電極に接続することによりＪＦＥＴ機構を形成し、前記更なる第１導電形の領域を第１導電形のウェル領域に関して縦型又は横型に取付け、更に第２導電形のウェル領域を第１導電形のウェル領域の中に配置し、前記更なる第１導電形の領域により形成されるＪＦＥＴ領域を前記第２導電形のウェル領域の中に配置してなる半導体素子。
【請求項２４】
請求項２１の素子において、更なる第１導電形の領域を第１導電形のウェル領域に隣接させて設け且つ第２ゲート電極に接続することによりこれら領域の間にＪＦＥＴ機構を形成し、前記第１導電形の領域を第１ウェル領域に関して縦型又は横型に取付け、前記素子内で１つの第１導電形領域により第１ウェル領域をエミッタに接続してなる半導体素子。
【請求項２５】
請求項２１の素子において、更なる第１導電形の領域が第１ウェル領域をエミッタに接続し且つ第２ゲート電極に接続され、第２導電形のウェル領域が第１導電形のウェル領域の中に配置され、前記更なる第１導電形の領域によって形成されるＪＦＥＴ領域が第２導電形のウェル流域内に配置されてなる半導体素子。
【請求項２６】
請求項２０の素子において、更に、内部に配置された前記エミッタを有するベース領域からなる少なくとも１個のセルを有し、その少なくとも１個のセルを第１導電形のウェル領域内に設け、その第１導電形のウェル領域を第２導電形のウェル領域内に設け、少なくとも１個の第１導電形の埋込み領域を第２ウェル領域内に設けてなる半導体素子。
【請求項２７】
パワー・スイッチング素子機構と該パワー・スイッチング素子機構をオン・オフするように適合されたＪＦＥＴ機構とを単一基板上に統合して有する半導体素子。
【請求項２８】
請求項２７の素子において、前記パワー・スイッチング素子機構をＩＧＢＴ、ＣＩＧＢＴ、ＥＳＴ、又は絶縁ベースＥＳＴ機構としてなる半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にバイポーラ技術と金属酸化物半導体技術とを組合せて用いるパワー半導体素子類に関し、とくにバイポーラＭＯＳＦＥＴと呼ばれるパワー半導体素子類に関する。
【背景技術】
【０００２】
広範囲にわたるバイポーラＭＯＳＦＥＴ（金属酸化物電界効果トランジスタ）素子が知られている。とくに本出願と関連するのは、特許文献１に開示され且つこの参照により本願に包含される素子である。特許文献１の序文は、従来技術による多数のバイポーラＭＯＳＦＥＴ素子を記載する。特許文献１に記載された発明が主として関連するのは、いわゆる「自己クランプ（ｓｅｌｆ−ｃｌａｍｐｉｎｇ）」状態を実現した素子であり、その素子では、ベース領域と第１ウェル領域との接合部の空乏領域をその第１ウェル領域と第２ウェル領域との接合部に向けて延ばすことにより、素子の第１ウェル領域を運転時の過大電圧から保護する。自己クランプ状態が望ましい特性であるのは、素子がオン状態及びオフ状態の何れにある時も種々の利点を生むからである。この種の素子の有利な特性には、低い順方向降下、良好な安全運転区域（ＳＯＡ）、高い破壊電圧、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のそれと同程度のスイッチング能力、ＭＯＳゲート制御、三端子素子の提供、相補型ＭＯＳ（ＣＭＯＳ）処理との完全な互換性、低電圧及び高電圧素子のモノリシック集積の可能化、低い駆動電力責務実現のためにゲート酸化物厚さを小さな値への拡張縮小との容易性、及びドリフト領域におけるゲート寸法の縮小によるゲート静電容量の低減が含まれる。特許文献１に開示された素子には、ＩＧＢＴ型素子、エミッタ・スイッチ・サイリスタ（ＥＳＴ）型素子、及び絶縁ベースＥＳＴ型素子が含まれる。
【特許文献１】国際公開第０１／０１８８７６号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１の開示する諸素子は優れた特性を示したが、その実施に伴い、製作時の裕度拡大をもたらすような素子エミッタ側設計の単純化や改良の余地が見出された。本発明は、その単純化及び裕度拡大の提供を図るものである。更に本発明は、陽極電圧の増大をドリフト領域により維持しつつ素子エミッタ側の電圧を低いレベルに留めるという前記自己クランプの好ましい特徴を維持することを可能にし、更に素子エミッタ側の設計における制限事項を取除くか又は少なくとも低減する。前記自己クランプの特徴の利用は、オン状態又はスイッチング時において電流を飽和させること、及び広い動作範囲に亘って素子のエミッタ側を強い電界による破壊から保護することを目的とする。本発明の他の利点は、信頼性の向上、優れた面積効率、及び第２ウェル領域の密度制御機能の改善である。
【課題を解決するための手段】
【０００４】
一面において、本発明の提供する半導体素子は、
１個以上の第２導電形のエミッタ領域が内部に設けられた第１導電形のベース領域をそれぞれ有する少なくとも１個のセル、
前記セルが内部に設けられた第２導電形の第１ウェル領域、
前記第１ウェル領域が内部に設けられた第１導電形の第２ウェル領域、
第２導電形のドリフト領域、
第１導電形のコレクタ領域、
コレクタ接点、
エミッタ領域と第１ウェル領域との間にＭＯＳＦＥＴチャンネルが形成されるように前記ベース領域と連通された第１ゲート、及び
前記第１ウェル領域内に埋め込まれた少なくとも１個の埋込み領域を備えてなり、
素子の動作中に前記ベース領域と第１ウェル領域との接合における空乏領域が、前記第１ウェル領域と第２ウェル領域との接合へ向けて延び、前記第１ウェル領域の電圧を前記コレクタ接点の電圧上昇から実質的に遮断することにより、前記ベース領域と前記第２ウェル領域との間におけるＭＯＳＦＥＴチャンネル形成を要さずに素子を遮断するように素子を編成し、且つ、前記空乏領域の延びを、埋込み領域が自己の構成要素として含む少なくとも１個のトランジスタの突き抜け（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）により達成させるものである。
【０００５】
一般に、セルのエミッタ領域はエミッタ接点と導通させる。２個以上のセルを有する素子ではエミッタ端子群を連結してエミッタ機構を構成することができる。しかし、全てのセルがエミッタ接点をそれぞれ持つ必要はなく、全てのエミッタ接点を一つのエミッタ機構の構成要素となるように連結する必要もない。とくに、エミッタ機構に連結されない幾つかのエミッタ領域を有する素子を作ることもできる。このことは、エミッタ接点をエミッタ機構に連結しない、即ちエミッタ接点を電気的に「浮かす」ことによって行われる。代替的に、連結されたエミッタ接点を持たないエミッタ領域が存在するようなセルを一個以上設けてもよい。これらの実施例では、エミッタ機構に連結されないエミッタ領域を「ダミーエミッタ」と見なすことができる。ダミーエミッタの使用は、本発明素子のオン状態での振舞いを拡充しその飽和特性を改善すると思われる。
【０００６】
半導体の二つの導電形のうち、典型的な第１導電形をＰ形とし、第２をＮ形とする。しかし、第１導電形をＮとし、第２をＰとする素子の製造も可能である。本発明による素子は縦型でも横型でもよい。ゲート群は、平面型若しくは単一の溝型ゲートであるか、又は素子の軸線と平行に延びるものでもよい。
【０００７】
前記半導体素子には更に第２ウェル領域と連絡した第２ゲートを設け、第１ウェル領域とドリフト領域との間にＭＯＳＦＥＴチャネルを形成してもよい。
【０００８】
代替的に、前記半導体素子に更に、エミッタ接点と接触する第１導電形領域、及び該第１導電形領域と第２ウェル領域との間に設けられた第２導電形領域を含め、前記第２導電形領域によって前記第１ウェル領域を、前記第２ウェル領域、前記第２導電形領域、及び前記第１導電形領域が構成するＪＦＥＴ機構の中のドリフト領域へ接続してもよい。
【０００９】
この編成において、前記第１導電形領域と接触するエミッタ接点が典型的には接地される。ＪＦＥＴの動作中に、第２導電形領域の電位がドリフト領域電位及びコレクタ領域電位と共に増大するが、第１導電形領域の電位はエミッタ接点を介して接地される。従って、ＪＦＥＴ領域を通る電流がピンチオフ（ｐｉｎｃｈ−ｏｆｆ）され、電流の飽和と高電圧に対するエミッタ領域の保護が確保される。
【００１０】
好ましくは、前記埋込み領域を、第１導電形の材料によって形成する。しかし、前記埋込み領域を空気、絶縁材料、他の半導体材料、又は前記材料及び物質の組合せとしてもよい。
【００１１】
埋込み領域を、エミッタ接点と接触させてもよい。典型的には、このエミッタ接点を接地する。この半導体素子の順方向モード運転時には、サイリスター作用の結果生じるドリフト領域の高度変調のため、第１ウェル領域の電位がコレクタ電位と共に上昇する。しかし、埋込み領域の電位はエミッタ接点を介して接地される。従って、第２ウェル領域、第１ウェル領域、及び接地された埋込み領域によって形成されるトランジスタのベースは突き抜ける。その後のコレクタ電位の上昇はすべてドリフト領域及び第２ウェル領域に負担されるが、第１ウェル領域の電位は固定値に維持される。埋込み領域は第１ゲート接触させてもよい。埋込み領域は実質上第１ゲートの下方に設けてもよい。
【００１２】
代替的に、埋込み領域を電気的に浮かせてもよい。更に代替的に、埋込み領域を電気的接点との接続を介して非接地電位に保持してもよい
【００１３】
埋込み領域は、第１ウェル領域内においてカプセル被覆してもよい。この種の実施例における埋込み領域については、エミッタ接点との接触を設けることも可能であるが、電気的に浮かせるのが好ましい。埋込み領域を電気的に浮かせる場合には、自己クランプの達成を、ベース領域、第１ウェル領域、及び埋込み領域によって形成されるトランジスタのベースの突き抜けによるか、及び／又は埋込み領域、第１ウェル領域、及び第２ウェル領域によって形成されるトランジスタのベースの突き抜けによって行ってもよい。
【００１４】
埋込み領域を実質上ベース領域の片側から反対側へ延在させてもよい。
【００１５】
前記半導体素子を、ベース領域の下方の実質的に同じ深さで実質上同じ平面上に配設した複数個の埋込み領域からなる構成として配置してもよい。
【００１６】
前記半導体素子を、埋込み領域の積み重ねからなる構成としてもよい。素子を実質上ベース領域の片側から反対側へ延在する埋込み領域の積み重ねからなる構成としてもよい。代替的に、素子をベース領域の下方の実質的に同じ深さで実質上同じ平面上に配設した複数個の埋込み領域の積み重ねからなる構成として配置してもよい。
【００１７】
第１ウェル領域の一部分であってベース領域と埋込み領域との間に延在する部分におけるドーピング濃度は、第１ウェル領域の一部分であって埋込み領域と第２ウェル領域との間に延在する部分におけるドーピング濃度と異ならせてもよい。有利な順方向降下及び安全動作領域の特性はこのアプローチに関連する。更なる利点として、処理能力及びスイッチ能力の改善が含まれる。第１ウェル領域の一部分であってベース領域と埋込み領域との間に延在する部分におけるドーピング濃度を、第１ウェル領域の一部分であっ高くしてもよい。代替的に、第１ウェル領域の一部分であってベース領域と埋込み領域との間に延在する部分におけるドーピング濃度を、第１ウェル領域の一部分であって埋込み領域と第２ウェル領域との間に延在する部分におけるドーピング濃度より低くしてもよい。
【００１８】
好ましい実施例においては、素子に含まれる第１ウェル領域の内部に複数のベース領域を配置し、各ベース領域にはその内部に設けた少なくとも１個のエミッタ領域を含める。本発明の利点として、このような「セル」集団の群を設け、複数の「セル」を高度に緊密なクラスター状に集結させることにより、一様な電流密度を実現できる。単一セル又は複数セルを、第１ウェル領域貫通の軸線の回りに実質上対称的に配置することが可能であり且つ望ましい。
【００１９】
他の面において、本発明の提供する半導体素子の運転方法は、
１個以上の第２導電形のエミッタ領域が内部に設けられた第１導電形のベース領域をそれぞれ有する少なくとも１個のセル、
前記セルが内部に設けられた第２導電形の第１ウェル領域、
前記第１ウェル領域が内部に設けられた第１導電形の第２ウェル領域、
第２導電形のドリフト領域、
第１導電形のコレクタ領域、
コレクタ接点、
エミッタ領域と第１ウェル領域との間にＭＯＳＦＥＴチャンネルが形成されるように前記ベース領域と連通された第１ゲート、及び
前記第１ウェル領域内に埋め込まれた少なくとも１個の埋込み領域
を備えてなる半導体素子の運転方法において、
前記ベース領域と第１ウェル領域との接合における空乏領域が前記第１ウェル領域と第２ウェル領域との接合へ向けて延びるように電圧を前記素子に印加し、その結果として前記第１ウェル領域の電圧を前記コレクタ接点の電圧上昇から実質的に遮断することにより、前記ベース領域と前記第２ウェル領域との間におけるＭＯＳＦＥＴチャンネル形成を要さずに素子を遮断し、且つ、前記空乏領域の延びを、自己の構成要素として前記埋込み領域を含む少なくとも１個のトランジスタの突き抜け（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）により達成させるものである。
【００２０】
前記運転方法に係る半導体素子は、本発明の第１面により提供される任意の半導体素子とすることができる。
【００２１】
埋込み領域がエミッタ接点と接触する実施例において、前記素子への電圧印加ステップに、第２ウェル領域、第１ウェル領域、及び埋込み領域によって形成されるトランジスタのベースを突き抜けさせることを含めてもよい。
【００２２】
埋込み領域が電気的に浮いている実施例において、前記素子への電圧印加ステップに、（ｉ）ベース領域と第１ウェル領域と埋込み領域とによって形成されるトランジスタのベースを突き抜けさせること、及び／又は、（ｉｉ）埋込み領域と第１ウェル領域と第２ウェル領域とによって形成されるトランジスタのベースを突き抜けさせることを含めてもよい。
【００２３】
更に他の面において、本発明は、
コレクタ接点、
第１導電形コレクタ領域、
第２導電形ドリフト領域、
少なくとも１個の第１導電形ウェル領域、
少なくとも１個の第２導電形ウェル領域、
少なくとも１個の第２導電形ウェル領域に対するエミッタ接点、及び
少なくとも１個の第１導電形ウェル領域を覆うゲート電極
を備えてなるＪＦＥＴスイッチト・パワー半導体素子を提供する。
【００２４】
第４の面において、本発明は、パワー・スイッチング素子機構と該パワー・スイッチング素子機構をオン・オフするように適合されたＪＦＥＴ機構とを単一基板上に統合して有する半導体素子を提供する。
【発明を実施するための最良の形態】
【００２５】
以下、本発明による半導体素子の実施例及びその素子運転方法を添付図により説明する。
【００２６】
図１に示す本発明の半導体素子の第１実施例は、コレクタ接点１（図示実施例では陽極）、そのコレクタ接点１が作りつけられるＰ＋コレクタ領域２、及びＮ−ドリフト領域３を有する。Ｎ−ドリフト領域３の中にＰ形材料からなる第２ウェル領域４がある。Ｎ形材料からなる第１ウェル領域５が第２ウェル領域４の中に設けられる。素子は更に、第１ウェル領域５の中に配設された複数個のセル１２を有する。セル１２は、Ｎ＋形エミッタ領域７が配設されたＰ形ベース領域６を有する。各セル１２のエミッタ領域７はエミッタ接点１０（この例の陰極）に接続される。また、包括的に１３として示すゲート機構が設けられる。ゲート機構１３は、エミッタ領域７と第１ウェル領域５との間にＭＯＳＦＥＴチャネルを形成するために、ベース領域６に対して設けられた第１ゲート１４を有する。図１の実施例に示す第１ゲート１４は、ベース領域６の壁面に沿って素子内へ延びるトレンチゲートである。しかし本発明の半導体素子を、異なる形状のゲート、例えばプレーナ・ゲート又は第三ディメンジョン、即ち図１の紙面の外方向に延びるゲートを使って本発明の半導体素子を作ることができる。ゲート機構１３は更に、第１ウェル領域５とドリフト領域３との間にＭＯＳＦＥＴチャネルを形成するために、第２ウェル領域４を越えて設けられた第２ゲート９を有する。図１の実施例に示す第２ゲート９はトレンチゲート型であるが、本発明の半導体素子を、異なる形状のゲート、例えばプレーナ・ゲート又は第三ディメンジョン、即ち図１の紙面の外方向に延びるゲートを使って本発明の半導体素子を作ることができる。ゲート機構１３は更に酸化物層１５を有する。図１に示すように、第１及び第２ゲートは一緒に結合されて単一の端末を形成する。一つ以上のゲートを個別に操作することも可能である。例えば、第１ゲート（複数）を第２ゲート（複数）とは別に制御してもよい。本発明素子は更に、エミッタ接点１６（図示例では陰極接点）にそれぞれ接続されたＰ＋形埋込み領域８を有する。有利な点として、エミッタ接点１６は、第３ディメンジョンの方向、即ち図１の紙面と直交する方向に延びる。第１及び第２ゲートの酸化物の厚さを相違させてもよい。
【００２７】
図１に示す半導体素子は、特許文献１に開示された半導体素子と、その構造的特徴及び運転特性の多くを共有する。主要な相違は、エミッタ接点１６と接触するＰ＋形埋込み領域８にある。これらの諸特徴は、図１の素子が、特許文献１において一般的に論じられた自己クランプ機能の提供を可能にする。順方向運転モードにおいて、第１ウェル領域５の電圧は、サイリスタ作用の結果生じるドリフト領域３の高い変調のために、コレクタ電圧と共に上昇する。しかし、埋込み領域８の電圧はエミッタ１６を介して接地される。従って、第２ウェル領域４、第１ウェル領域５及び接地された埋込み領域８により構成されるトランジスタのベースが突き抜ける。コレクタ電圧のその後の上昇は、ドリフト領域３及び第２ウェル領域４のみに加えられ、第１ウェル領域電圧は固定値に維持される。この特徴は、素子のエミッタ側を高い電界と高電圧から保護して、電流の飽和と良好な安全動作範囲及びスイッチング動作とを確保する。
【００２８】
陰極１０を、陰極機構が構成されるように電気的に接続することができる。しかし、陰極機構に「接続されない」Ｎ＋エミッタ領域が含まれるセル群を提供するように接続してもよい。このような態様で「接続されない」セル群を、「ダミー」陰極と呼ぶ。図８Ａ及び図８Ｂは、陰極機構に接続されないセル群の二つの例を示す。図８Ａ及び図８Ｂが図１の素子といくつかの共通の特長を持つことに注目されたい。これらの図において同一部品は同一記号で示す。図８Ａにおいて、セルはＰ＋ベース領域８２の上に設けられたＮ＋形エミッタ領域８０を有する。この実施例には、セルと接続された陰極接点がない。図８Ｂは、セルのエミッタ領域７の上に設けられる陰極接点が含まれるセルの実施例を示す。しかし、この実施例において、陰極接点１０は陰極機構に接続されず、従って電気的に「浮いて」いる。ダミー陰極を設けることが素子のオン状態での振舞いを向上させ且つ飽和特性を改善することが見出されている。
【００２９】
図２は本発明素子の第２実施例を示す。この素子は図１の実施例素子と幾つかの共通特長を持ち、それら特徴を表すため両図において同一部品を同一記号で示す。共通特徴以外に、素子は、第１ウェル領域５内に設けたＰ＋形埋込み領域２０を有する。これらの埋込み領域２０は全て電気的に浮いている。複数の埋込み領域２０はベース領域６の下方の実質上同じ深さで実質的に同一平面上に配置される。以下に詳しく説明するように、１個以上の埋込み領域２０を他の態様で配置してもよい。指摘したように、第１ウェル領域５の内に設ける埋込み領域２０の層は、電気的に「浮いて」いる。順方向運転時に、自己クランプ特徴が次の２段階で実現される。
【００３０】
１）第一に、ベース領域６と第１ウェル領域５と第１ウェル領域５内に浮かして配置した埋込み領域２０とからなるトランジスタのベースの突き抜けに起因して。
【００３１】
２）第二に、浮いている埋込み領域２０と第１ウェル領域５と第２ウェル領域４とからなるトランジスタのベースの突き抜けに起因して。
【００３２】
図３から図５までは、第１ウェル領域５内に１個以上の電気的に浮かしたＰ＋形埋込み領域を有する素子の更なる実施例を示す。図３ないし図５に示す素子は、図２に示す第２実施例素子と幾つかの共通の構造的特徴を持ち、そのような同一特徴を示すために同一記号を用いた。図３に示す素子は、埋込み領域２０の層の積み重ねを有する。積み重ねられた各層においては、複数の埋込み領域２０が実質的に同一平面上に配置されている。図４は、一つのセル・クラスター内に含まれる全てのベース領域６の下方に延在させた単一の埋込み領域４０を有する素子を示す。図５は、図４に示した形式の埋込み領域４０の複数個を有する素子を示す。複数の埋込み領域４０は、第１ウェル領域５により与えられるＮ形材料の層が隣接する埋込み領域４０の間に存在するように積み重ねられる。図３及び図５に示すように埋込み領域を多重に積み重ねる実施例では、自己クランピングが、下向きに第２ウェル領域４へ最も近い埋込み領域から発生する。
【００３３】
図６は、図２に示す第２実施例素子を製造する方法の諸段階を表す。図６Ａは、第１ウェル領域５及び第２ウェル領域４に対する埋込み（ｉｍｐｌａｎｔ）及びドライブイン（ｄｒｉｖｅ−ｉｎ）を示す。図６Ｂは、第１ウェル領域５、第２ウェル領域４及び浮かした埋込み領域２０に対する埋込み及びドライブを示す。図６Ｃは、Ｎ形材料の更なるエピタキシャル成長を示す。図６Ｄは第１ウェル領域５に対する更なるＰ形材料の埋込み及びドライブインを示す。図６Ｅは、製造方法の残余の過程、即ちベース領域６、ゲート９及び１４並びにエミッタ７の形成の埋込み及びドライブインを示す。同様な製作手法を図１、及び図３〜図５に示す素子の製造に利用することができる。
【００３４】
図７は、本発明の第６実施例を示す。第６実施例は、図２に示す第２実施例の幾つかの特徴を共有するので、同一特徴を同一記号番号で示す。主たる相違は、図２の第２ゲート９からなるＭＯＳＦＥＴ機構の代わりにＪＦＥＴ機構を用いることにある。そのＪＦＥＴ機構は、Ｐ＋形領域７１と接触するエミッタ接点７０、及びＰ＋形領域７１と第２ウェル領域４との間に設けられたＮ形領域７２からなる。Ｎ形領域７２は、第１ウェル領域５をＪＦＥＴ機構中のＮ−形ドリフト領域３へ連結（ｌｉｎｋ）する。更に詳しくは、第２ウェル領域４、Ｐ＋形領域７１、及びＮ形領域７２とがＪＦＥＴを形成する。Ｎ形領域７２の電圧は、ドリフト領域３及びコレクタ領域２の電圧と共に上昇するが、Ｐ＋形領域７１の電圧はエミッタ７０を介して接地される。従って、ＪＦＥＴ機構に流れる電流は、ピンチオフ（ｐｉｎｃｈ  ｏｆｆ）され、電流飽和を確保し、エミッタ領域を高電圧から保護する。Ｐ＋形領域７１が接地されている時に第１ウェル領域５及び第２ウェル領域４の電圧が上昇すると、ＪＦＥＴが、前記ベース領域／第１ウェル領域／第２ウェル領域・トランジスタの突き抜けと同様な態様で突き抜ける。従って、たとえトランジスタの突き抜けがなくとも、第２ウェル領域４の効果的なクランプが生じる。こうして別途の自己クランプ機構が設けられ、第１ウェル５領域の密度が増大する。このようにして埋込み領域２０に加えて、ＪＦＥＴ機構が素子の自己クランプ・モード運転に参加する。前記他の形状の本発明による埋込み領域を、第６実施例について以上説明したＪＦＥＴ機構と組合わせて、本発明の他の実施態様として実施することできる。図７に示した機構の製造は、Ｐ形埋込みのエピタキシャル成長と埋込みとによって達成できる。製造過程には、第１ウェル領域５及び第２ウェル領域４の埋込みとドライブイン、それに続くＮ形領域７２を含むＮ形層のエピタキシャル成長、その後の素子残余部分の成形を含めることができる。図７に示すＪＦＥＴ形機構を使った素子は、炭化珪素素子のような大きなバンドギャップの半導体素子における利用の場合にとくに有用である。
【００３５】
ＪＦＥＴ形素子の更に他の例を説明する。図９は、ＣＩＧＢＴ様の機構をスイッチするためのＭＯＳＦＥＴ技術利用素子を示す。
【００３６】
コレクタ３１がＰ−形陽極３３と接触し、その陽極３３がＮ−形ドリフト領域３５に接触して形成され、その領域３５の中にＰ形ウェル領域３７が埋め込まれ、更にその中にＮ形ウェル領域３９が設けられる。こうしてＰ形ウェル領域３７は、何れも素子本体内にあるＮ形ウェル領域３９とＮ−形ドリフト領域３５とをその上側表面４１において分離する。
【００３７】
この上側表面４１には、Ｐ形ウェル領域３７、Ｎ−形ドリフト領域３５及びＮ形ウェル領域３９を覆って金属酸化物絶縁層４３が形成される。この絶縁層４３を覆って第１ゲート電極４５が形成される。
【００３８】
埋込み第２ゲート電極４７が、Ｎ−形ウェル領域３９と接触し且つＰ＋形埋込み領域５２に部分的に囲まれ分割された態様で形成される。
【００３９】
従って、金属酸化物絶縁層４３を有する第１ゲート電極４５が、ドリフト領域３５とＰ形ウェル領域３７との間にＭＯＳ反転チャネル（ｉｎｖｅｒｓｉｏｎ  ｃｈａｎｎｅｌ）を形成する。
【００４０】
分割されたエミッタ電極４９が、第２ゲート電極４７の被分割部分の間に散在するＮ＋形エミッタ領域５１と接触する。
【００４１】
図１０及び図１１は、ＭＯＳＦＥＴターンオン機構に代えてそれぞれ縦型ＪＦＥＴターンオン機構又は縦型ＪＦＥＴターンオン機構を用いた点を除き、図９の機構と類似の機構を示す。従って、機構中の同等領域を同一記号番号を用いて表す。機構の両実施例においてＰ形ウェル領域３７は、素子の上側表面４１に達しない。図１０の実施例において、第１ゲート電極４５が、Ｐ＋形領域５５を介してＮ＋形ドリフト領域３５と接触する。
【００４２】
図１１に示す図１０の横型変形において、第１ゲートは、第１ゲート電極５５の間に位置するＰ＋形領域５７を介してＮ形ウェル領域３９及びＮ−形ドリフト領域３５と接触する。従って、Ｎ形ウェル領域３９とＮ−形ドリフト領域３５との間の遷移領域５９は、Ｐ形ウェル領域３７とＰ＋形第１ゲート接点領域５７とを分離する。
【００４３】
図１２に示す実施例において、第２エミッタ電極６１はＮ形ウェル領域３９貫通のＰ＋形エミッタ接点領域６３を介してＰ形ウェル層３７と接触する。従って、Ｐ形ウェル領域３７は、素子の上側表面４１にまでは延びない。しかし、それはＰ＋形第２エミッタ接点領域６３と共に第２ゲート電極４７を囲む。Ｐ形ウェル領域３７の延伸上端部６５は、Ｐ＋形接点領域６７の下方に達し、その領域６７ば、第１ゲート電極４５及びＮ−形ドリフト領域３５とＮ形ウェル領域３９との間の遷移領域に接触する。従って、この実施例は抵抗スイッチングを用いる。
【００４４】
図１２の素子おいて実施した概念は、図１３に示すように背合わせ（ｂａｃｋ−ｔｏ−ｂａｃｋ）で利用することができる。図１３の素子において背合わせ部とされる第２機構６９が、図１２のＮ−形ドリフト領域３５の裏側部分に形成される。従って二つの素子が、双方向手動スイッチと同様な態様で、同一ループ回路の中で独立に動作することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明による素子の第１実施例の断面図である。
【図２】本発明による素子の第２実施例の断面図である。
【図３】本発明による素子の第３実施例の断面図である。
【図４】本発明による素子の第４実施例の断面図である。
【図５】本発明による素子の第５実施例の断面図である。
【図６Ａ】本発明の第２実施例素子の製造段階を示す図である。
【図６Ｂ】図６Ａに続く第２実施例素子の製造段階を示す図である。
【図６Ｃ】図６Ｂに続く第２実施例素子の製造段階を示す図である。
【図６Ｄ】図６Ｃに続く第２実施例素子の製造段階を示す図である。
【図６Ｅ】図６Ｄに続く第２実施例素子の製造段階を示す図である。
【図７】本発明による素子の第６実施例の断面図である。
【図８Ａ】ダミー陰極の第１実施例を示す図である。
【図８Ｂ】ダミー陰極の第２実施例を示す図である。
【図９】ＭＯＳＦＥＴターンオン機構を組込んだ本発明半導体素子の第７実施例の断面図である。
【図１０】縦型ＪＦＥＴターンオン機構を設けた本発明半導体素子の第７実施例に対す第１改良型（第８実施例）を示す。
【図１１】横型ＪＦＥＴターンオン機構を設けた本発明半導体素子の第７実施例に対す第２改良型（第８実施例）を示す。
【図１２】抵抗型ターンオン機構利用の横型ＪＦＥＴターンオン・ゲートを設けた本発明半導体素子の第９実施例の断面図である。
【図１３】本発明半導体素子の第１０実施例としての双方向スイッチを示す。
【符号の説明】
【００４６】
１…コレクタ接点
２…捕集領域
３…ドリフト領域
４…第２ウェル領域（Ｐ形）
５…第１ウェル領域（Ｎ形）
６…ベース領域（Ｐ形）
７…エミッタ領域（Ｎ形）
６…ベース領域（Ｐ形）
８…埋込み領域（Ｐ＋形）
９…第２ゲート
１０…エミッタ接点（陰極）
１２…セル
１３…ゲート機構
１４…第１ゲート機構
１５…酸化物層
１６…エミッタ接点
２０…埋込み領域
３１…コレクタ
３３…Ｐ形陽極
３５…Ｎ形ドリフト領域
３７…Ｐ形ウェル領域
３９…Ｎ形ウェル領域
４０…埋込み領域
４１…上側表面
４５…第１ゲート電極
４７…第２ゲート電極
５２…埋込み領域
５５…Ｐ＋形領域
５７…第１ゲート電極領域
５９…遷移領域
６１…第２エミッタ
６３…Ｐ＋形エミッタ接点領域
６５…延伸上端部
６７…Ｐ＋形接点領域
６９…第２機構
７０…エミッタ接点
７１…Ｐ＋形領域
７２…Ｎ形領域
８０…エミッタ領域
８２…ベース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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2008510294.tif 000022
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