(57)【要約】  デジタルアナログコンバーターシステムは、対応する時間期間（Ｔｉ）シーケンスの間に、ｎ個より多いビットを有するデジタル入力信号（ＩＳ）をｎビットデジタル入力サブ信号（ＤＳ）シーケンスに変換する入力回路（３）を有する。ｎビットデジタルアナログコンバーター（１）は、デジタル入力サブ信号（ＤＳ）をアナログ出力サブ信号（ＶＤ）シーケンスに連続的に変換する。信号記憶回路（２）は、アナログ出力サブ信号（ＤＳ）シーケンスのアナログ出力サブ信号を格納し、アナログ出力電圧（ＶＯ）をアナログサブ出力信号（ＶＤ）シーケンスの組み合わせとして得る。
2008529389.tif 000002
【特許請求の範囲】
【請求項１】
デジタルアナログコンバーターシステムであって：
−対応する時間期間シーケンスの間、ｐビットデジタル入力信号をｐ個より少ないビットを有するデジタル入力サブ信号シーケンスに変換する入力回路、
−前記デジタル入力サブ信号をアナログ出力サブ信号シーケンスに連続的に変換するデジタルアナログコンバーター、及び
−前記アナログ出力サブ信号シーケンスのアナログ出力サブ信号を格納し、前記アナログサブ出力信号シーケンスの組み合わせとしてアナログ出力電圧を得る信号記憶回路、を有するデジタルアナログコンバーターシステム。
【請求項２】
前記デジタルアナログコンバーターは、前記時間期間のそれぞれの間、同一の出力信号レンジを有する、請求項１記載のデジタルアナログコンバーターシステム。
【請求項３】
レンジ信号シーケンスを、前記時間期間のそれぞれの間に１つ、前記デジタルアナログコンバーターへ供給し、前記アナログ出力サブ信号の個々の信号レンジを決定する制御装置、を更に有する、請求項１記載のデジタルアナログコンバーターシステム。
【請求項４】
前記レンジ信号シーケンスの前記レンジ信号の少なくとも２個は異なり、前記対応するアナログ出力サブ信号の少なくとも２個の異なる信号レンジを得る、請求項３記載のデジタルアナログコンバーターシステム。
【請求項５】
前記デジタルアナログコンバーターは、前記レンジ信号を受信する乗数入力を有する乗算デジタルアナログコンバーターである、請求項１記載のデジタルアナログコンバーターシステム。
【請求項６】
前記信号記憶回路は、前記アナログ出力サブ信号を格納する少なくとも１つのキャパシターを有する、請求項１記載のデジタルアナログコンバーターシステム。
【請求項７】
前記出力サブ信号は出力電流であり、及び前記信号記憶回路は前記出力電流をキャパシター内に積分する、請求項１記載のデジタルアナログコンバーターシステム。
【請求項８】
前記出力サブ信号は出力電圧であり、及び前記信号記憶回路は少なくとも１つの前記出力電圧を格納する、請求項１記載のデジタルアナログコンバーターシステム。
【請求項９】
−前記時間期間シーケンスは、前記デジタル入力信号を前記アナログ出力信号へ２段階で変換するための第１の時間期間及び第２の時間期間を有し、
−前記入力回路は、前記デジタル入力信号を第１のデジタル入力サブ信号及び第２のデジタル入力サブ信号に変換するよう配置され、前記第１のデジタル入力サブ信号は、前記デジタルアナログコンバーターへ供給され第１のアナログ出力サブ信号を前記第１の時間期間の間に得て、及び前記第２のデジタル入力サブ信号は前記デジタルアナログコンバーターへ供給され第２のアナログ出力サブ信号を前記第２の時間期間の間に得て、前記第１の時間期間の間、前記デジタルアナログコンバーターは第１の出力信号レンジを有し、及び前記第２の時間期間の間、前記デジタルアナログコンバーターは第２の出力信号レンジを有し、及び
−前記信号記憶回路は、キャパシター及びスイッチを有し、前記第１の時間期間の間、前記第１のアナログ出力サブ信号を前記キャパシターに格納する、請求項１記載のデジタルアナログコンバーターシステム。
【請求項１０】
前記キャパシターは、前記アナログ出力サブ信号が現れる前記デジタルアナログコンバーターの出力と前記アナログ出力信号が現れる前記デジタルアナログコンバーターの出力との間に配置され、及びスイッチは、前記デジタルアナログコンバーターシステムの出力と基準電圧との間に配置され、前記制御装置は、前記第１の時間期間の間、前記スイッチを閉じ、及び前記第２の時間期間の間、前記スイッチを開くよう配置される、請求項９記載のデジタルアナログコンバーターシステム。
【請求項１１】
前記スイッチ及び前記キャパシターの直列配置は、前記アナログ出力サブ信号が現れる前記デジタルアナログコンバーターの出力と基準電圧との間に配置され、及び前記制御装置は、前記第１の時間期間の間、前記スイッチを閉じ、及び前記第２の時間期間の間、前記スイッチを開くよう配置され、前記アナログ出力電圧は、前記第２の時間期間の間、前記スイッチに渡る電圧である、請求項９記載のデジタルアナログコンバーターシステム。
【請求項１２】
前記デジタル入力サブ信号はｐ／２ビットワードであり、及び前記第１の出力信号レンジと前記第２の出力信号レンジとの比は２ｎであり、ｐ＝２ｎである、請求項９記載のデジタルアナログコンバーターシステム。
【請求項１３】
方法であって、デジタル入力信号をアナログ出力信号に変換し、前記方法は：
−対応する時間期間シーケンスの間、ｎビットデジタル入力信号をｎ個より少ないビットを有するデジタル入力サブ信号シーケンスに変換する段階、
−前記デジタル入力サブ信号をアナログ出力サブ信号シーケンスに連続的に変換する段階、
−前記アナログ出力サブ信号シーケンスのアナログ出力サブ信号を格納する段階、及び
−前記アナログサブ出力信号シーケンスの組み合わせとしてアナログ出力電圧を得る段階、を有する方法。
【請求項１４】
データ駆動装置及びマトリックスディスプレイのシステムであって、前記データ駆動装置はｎビットデジタルアナログコンバーターを有し、前記ｎビットデジタルアナログコンバーターは、対応する時間期間シーケンスの間、ｎビットデジタル入力信号シーケンスを受信し、対応するアナログデータ信号シーケンスを、画素を有する前記マトリックスディスプレイのデータ電極に供給し、前記画素は、前記アナログデータ信号を格納し前記アナログサブ出力信号シーケンスの組み合わせとしてアナログ出力電圧を得る信号記憶回路を有する、システム。
【請求項１５】
ディスプレイ素子であって、請求項１４記載のデータ駆動装置を有するディスプレイ素子。
【請求項１６】
ディスプレイ装置であって、請求項１５記載のディスプレイ素子を有するディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログコンバーターシステム、デジタル入力信号（ＩＳ）をアナログ主力信号へ変換する方法、アナログデータ信号をマトリックスディスプレイのデータ電極へ供給するデータ駆動装置、ディスプレイ素子、及びディスプレイ素子を有するディスプレイ装置、に関する。
【背景技術】
【０００２】
特許文献１は、電気光学ディスプレイの電気光学素子を駆動する回路を開示している。画素駆動チップは、複数の画素回路を有する。複数の画素回路のそれぞれは、有機ＥＬ素子に対応する。デジタルアナログコンバーター回路は、Ｄ／Ａ変換回路としても参照され、列方向に延在するデータライン数に対応するＤ／Ａコンバーターを有する。当該Ｄ／Ａコンバーターは、当該従来技術の図１３を参照し説明される。以下の参照符号は、当該従来技術の図１３にある。Ｄ／Ａコンバーターは、比１：２：４：８：１６：３２を有する電流Ｉａ乃至Ｉｆを生成する電流ミラーＴｒｃ１乃至Ｔｒｃ６を有する。当該電流の絶対値は、基準電流Ｉｒに依存する。デジタル入力データＸｄは、スイッチＴｓ１乃至Ｔｓ６へ供給される。デジタル入力データＸｄのワードのビット値に依存して、スイッチＴｓ１乃至Ｔｓ６は開かれるか又は閉じられる。ワードの最下位ビットは、最小電流Ｉａと関連付けられたスイッチへ供給される。及びワードの最上位ビットは、最大電流Ｉｆと関連付けられたスイッチへ供給される。閉じられたスイッチＴｓ１乃至Ｔｓ６への電流Ｉａ乃至Ｉｆは、データラインＤＬへ供給される。従って、データラインへ供給される全電流は、ワードのビット値に依存する。このようなＤ／Ａコンバーターは、ＤＡＣとしても参照され、ｎビットワードを２ｎ個のアナログレベルへ変換する。
【特許文献１】米国特許出願第２００４／００３２６３７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、Ｄ／Ａコンバーターシステムを提供することである。当該Ｄ／Ａコンバーターシステムは、ＤＡＣがｐ個より少ないビットを有するワードをＤＡＣシステムのアナログ出力信号のアナログレベル数より少ない対応する数のアナログレベルへ変換するために用いられても、ｐビットデジタルワードを対応する所要数のアナログレベルを有するアナログ出力信号へ変換可能である。
【課題を解決するための手段】
【０００４】
本発明の第１の態様は、請求項１に記載のように、デジタルアナログコンバーターシステムを提供する。本発明の第２の態様は、請求項１３に記載のように、デジタル入力信号（ＩＳ）をアナログ出力信号へ変換する方法を提供する。本発明の第３の態様は、請求項１４に記載のように、アナログデータ信号をマトリックスディスプレイのデータ電極へ供給するデータ駆動装置を提供する。本発明の第４の態様は、請求項１５に記載のように、ディスプレイ素子を提供する。本発明の第５の態様は、請求項１６に記載のように、ディスプレイ素子を有するディスプレイ装置を提供する。有利な実施例は、特許請求の範囲に定められる。
【０００５】
デジタルアナログコンバーターシステムは、ｐビットワードを有する入力デジタルデータをアナログ出力信号へ変換する。ＤＡＣシステムは、ｐ個より少ないビットを有するワードを有するデジタル入力サブ信号をアナログ出力サブ信号へ変換するＤＡＣを有する。ＤＡＣがｎビットワードを変換可能である場合、ｎがｐより小さいとき、アナログ出力サブ信号は２ｎ個のアナログレベルを有する。制御装置は、入力回路を制御し、ｐビットデジタル入力信号を、ＤＡＣへ連続的に供給されるｎビットデジタル入力サブ信号シーケンスに変換し、対応する時間期間シーケンスの間にアナログ出力サブ信号シーケンスを得る。信号記憶回路は、アナログ出力サブ信号を、少なくとも１つの時間期間まで格納し、アナログ出力電圧をアナログ出力サブ信号の組み合わせとして得る。
【０００６】
従って、信号ｐビットワードをアナログコンバーターへ供給するのではなく、入力信号はデジタル入力サブ信号を表すｎビットワードシーケンスに変換される。結果として生じるアナログ出力サブ電圧シーケンスは、最後の時間期間まで格納される。従って当該シーケンスの全てのアナログ出力サブ電圧は、システムの出力電圧を決定するために利用可能である。
【０００７】
請求項２に記載された本発明による実施例では、ＤＡＣは各時間期間の間に同一の出力信号範囲を有する。ＤＡＣの出力信号範囲は、最小値（デジタルワードの全ビットがゼロである）を有するデジタル入力信号に対するアナログ出力電圧と最大値（デジタルワードの全ビットが１である）を有するデジタル入力信号との間の差である。従って、単なる例として、ｐビットデジタル入力信号がそれぞれｎビットの２個のデジタル入力サブ信号に分割される場合、同一のデジタルサブ信号が適用されるならば、それぞれ同一のアナログレベルを有する２個のアナログ出力サブ信号が得られる。第１の時間期間中に生成された第１のアナログ出力サブ信号は、第２のアナログ出力サブ信号が生成される第２の時間期間まで格納される。アナログ出力信号は、第１の及び第２のアナログ出力サブ信号を加算することにより得られて良い。ここで、同一の単一のｐビットＤＡＣを用いることにより、２ｐ＋１個のレベルを有するアナログ出力信号が生成される。従って、ＤＡＣシステムが２ｎ個のレベルを提供する必要はない。或いは、デジタル入力信号が２個より多いデジタル入力サブ信号に分割される場合、２個より多いアナログ出力サブ信号を加算することが可能である。又は、アナログ信号は、それらが加算又は減算される前に、係数を乗算されて良い。
【０００８】
請求項３に記載された本発明による実施例では、デジタルアナログコンバーターシステムは、レンジ信号をＤＡＣのレンジ入力へ供給するレンジ回路を更に有する。レンジ信号は、アナログ出力サブ信号の信号レンジを決定する。制御装置は、レンジ回路を制御し、レンジ信号シーケンスを、各時間期間に１つ、ＤＡＣへ供給する。ここでレンジ信号は、異なる時間期間では異なって良い。これは、アナログサブレベルの所要の距離を達する際により柔軟性がある。
【０００９】
請求項４に記載された本発明による実施例では、シーケンスの信号を決定する少なくとも１つの信号レンジは、他と異なり、異なる時間期間のアナログ出力サブ信号の少なくとも２個の異なる信号レンジを得る。例えば、２個の時間期間のみが存在する場合、１つの時間期間中のレンジは、他の時間期間中のレンジより小さくなるよう選択されて良い。ここで、第１の時間期間中、ｐビットワードの最下位ビットが用いられると同時に、第２の時間期間中に最上位ビットが用いられて良い。第１の及び第２の時間期間中に生成された２個のアナログ出力サブ信号の加算は、２個のレンジが比２ｎを有し及びｐが２ｎに等しい場合、２２ｎ個のレベルを有するアナログ出力信号を提供する。
【００１０】
請求項５に記載された本発明による実施例では、ＤＡＣは、乗算ＤＡＣである。乗算ＤＡＣはそれ自体は良く知られており、及びレンジ決定信号である乗数入力を有する。
【００１１】
請求項６に記載された本発明による実施例では、信号記憶回路は、少なくとも１つのキャパシターを有し、アナログ出力サブ信号を格納する。
【００１２】
請求項７に記載された本発明による実施例では、アナログ出力サブ信号は、時間期間中に連続的に生成される電流である。各電流は、望ましくは対応する時間期間中のそれぞれ同一の所定の時間期間中に、同一のキャパシターへ供給されて良い。最後の時間期間後にキャパシターに渡る電圧は、システムの出力信号である。或いは、異なる期間中に生成された電流に対し異なる積算時間を選択し、異なる重み係数を導入することが可能である。
【００１３】
請求項８に記載された本発明による実施例では、アナログ出力サブ信号は、別個のキャパシターに格納されて良い電圧である。キャパシターの電圧は、例えば演算増幅器を有する、又はキャパシターを直列に配置するスイッチを有する回路により結合される。或いは、同一のキャパシターにわたり出力サブ電圧を加算することが可能である。
【００１４】
請求項９に記載された本発明による実施例では、デジタルアナログコンバーターシステムは、デジタル入力信号をアナログ出力信号へ、２個の段階で変換する。従って、時間期間シーケンスは、第１の及び第２の時間期間を有する。信号記憶回路は、スイッチ及びキャパシターを有する。スイッチ及びキャパシターは、第１の時間期間中に生成された第１のアナログ出力サブ信号がキャパシターに格納されるよう、配置される。ここで、第２の時間期間中、第１のアナログ出力サブ信号と第２のアナログ出力サブ信号の両方は、アナログ出力信号を生成するために利用可能である。このような２段階の手法は、単一の信号のみが格納され及びデジタル入力信号をアナログ出力信号へ変換するための所要時間が最小限に拡大されるので、比較的高率的である。
【００１５】
請求項１２に記載された本発明による実施例では、第１の出力信号レンジと第２の出力信号レンジとの間の比は２ｎである。この選択は、２ｎビットの入力ワードをｎビットＤＡＣで２２ｎ個のアナログレベルへ変換可能にする。
【００１６】
本発明のこれら及び他の態様は、以下に記載される実施例から明らかであり、及び当該実施例を参照し説明される。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明によるデジタルアナログコンバーターシステムのブロック図を示す。デジタルアナログコンバーターシステムは、入力回路３、ｎビットＤＡＣ、信号記憶回路２及び制御装置４を有する。  入力回路３は、ｎビットより多いビットを有するワードを有するデジタル入力信号ＩＳを受信する。ＤＡＣ１は、デジタル入力信号ＩＳを、デジタル入力信号ＩＳにより示された全ての可能なアナログ信号レベルを有するアナログ信号に変換できない。例として、図１は（ｎ＋ｉ）ビットワードを有するデジタル入力信号ＩＳを示す。（ｎ＋ｉ）ビットワードのビットは、ｄｉ１乃至ｄｉｎ＋ｉにより示される。入力回路３は、デジタル入力信号ＩＳを、ＤＡＣ１へ時間期間Ｔｉシーケンス中（図２Ａ乃至２Ｃを参照）に供給されるｎビットワードシーケンスに変換する。これらｎビットワードは、デジタル入力サブ信号ＤＳとして参照される。デジタル入力サブ信号ＤＳのビットは、ｄ１乃至ｄｎにより示される。シーケンスのデジタル入力サブ信号ＤＳの数は、デジタル入力信号ＩＳとデジタル入力サブ信号ＤＳとのワード内のビット数の差に依存し、及びＤＡＣ１へシーケンスの異なる時間期間Ｔｉ中に供給される信号ＶＲの選択に依存する。例えば、ＶＲが異なる時間期間のそれぞれの間に同一である場合、アナログ出力レベルの数は、時間期間数の２ｎ倍になる。
【００１８】
ｎビットワードのそれぞれは、最大解像度を有するＤＡＣ１により、アナログ出力サブ信号ＶＤとして参照されるアナログ信号シーケンスに変換される。ＤＡＣ１の出力電圧レンジは、レンジ信号ＶＲとしても参照される信号ＶＲにより決定される。ＤＡＣ１の出力電圧レンジは、アナログ出力サブ信号ＶＤのレベルのレンジである。当該レンジのこれらの極値は、デジタル入力サブ信号ＤＳの最小及び最大値を選択することにより決定される。例えば、８ビットＤＡＣが用いられる場合、デジタル入力サブ信号ＤＳの最小値は０であり、及び最大値は２５５である。レンジ信号ＶＲは、アナログ出力サブ信号ＶＤの下限及び上限を決定する。レンジ信号ＶＲは、アナログ出力サブ信号ＶＤの振幅を制御する単一の基準信号であって良く、又は独立して低レベル及び高レベルを示す２個のレベルを有して良い。Ｄ／Ａコンバーターがはしご型抵抗器を有する場合、これら２個のレベルは、はしご型抵抗器の入力端子に供給される電圧レベルであって良い。レンジ信号ＶＲは、シーケンスの異なる時間期間中では異なって良い。例えば、シーケンスが２個の時間期間を有する場合、ＤＡＣ１の出力電圧レンジの比が２ｎとして選択されるならば、２ｎビットワードを有するデジタル入力信号ＩＳをｎビットＤＡＣ１で変換可能である。実際には、最小レンジが選択され、より大きいレンジの単一のビットレベルを２ｎ個のレベルに細分する。
【００１９】
信号記憶回路２は、アナログ出力サブ信号ＶＤシーケンスを受信し、及び当該シーケンスの時間期間中に生成された値を、少なくとも当該シーケンスの最後の時間期間まで格納する。ここで、アナログ出力サブ信号ＶＤが利用可能であり、及び結合されアナログ出力信号ＶＯを得る。例えば、アナログ出力サブ信号ＶＤは、直接に又は重み係数を有し、加算され又は減算されて良い。望ましくは、少なくとも１つのキャパシタンスが用いられ、アナログ出力サブ信号を格納する。
【００２０】
制御装置４は、制御信号ＣＳ１を入力回路３へ、レンジ信号ＶＲをＤＡＣ１へ、及び任意的に制御信号ＣＳ２を信号記憶回路２へ供給する。制御信号ＣＳ１は、次のデジタル入力信号ＩＳの変換のためのシーケンスが開始する時、及びデジタル入力サブ信号ＤＳがＤＡＣ１へ供給されなければならない時間期間が開始する時を、入力３へ示す。レンジ信号ＶＲは、各時間期間中に所望の値を有するよう制御され、各時間期間中にＤＡＣ１の所望の出力レンジを得る。制御信号ＣＳ２は、アナログ出力サブ信号ＶＤが利用可能であり且つ格納されるべき時、及び全ての値が結合されるために利用可能である時を、信号記憶回路へ示す。
【００２１】
図２Ａ、２Ｂ及び２Ｃは、２段階シーケンスに対し、図１のデジタルアナログコンバーターシステムの動作を説明する信号を示す。
【００２２】
図２Ａは、デジタル入力サブ信号ＤＳを示す。時刻ｔ０で、デジタル入力信号ＩＳが利用可能である。ｔ０からｔ１まで継続する時間期間Ｔ１の間、入力回路３は、ｎビットの第１のデジタル入力サブ信号ＤＳ１をｎビットＤＡＣ１へ供給する。ｔ１からｔ２まで継続する時間期間Ｔ２の間、入力回路３は、ｎビットの第２の入力サブ信号ＤＳ２をＤＡＣ１へ供給する。時間期間Ｔ１及びＴ２はまた、Ｔｉとしても参照される。この例では、レンジ信号ＶＲは、全ての時間期間Ｔｉ中、同一であり、及び８ビットＤＡＣ１が用いられるとする。このようなシステムでは、従来の８ビットＤＡＣにより生成されるレベル数の２倍を生成することが可能である。この例では、デジタル値３０５は、８ビットＤＡＣ１により、先ず値２５５を第１の時間期間Ｔ１の間に変換し、及び次に値５０を第２の時間期間Ｔ２の間に変換することにより、アナログレベルへ正確に変換される。
【００２３】
図２Ｂは、アナログ出力サブ信号ＶＤを示す。アナログ出力サブ信号ＶＤは、第１の時間期間Ｔ１の間、デジタル値２５５に対応するレベルＶＤ１を有し、及び第２の時間期間Ｔ２の間、デジタル値５０に対応するレベルＶＤ２を有する。デジタル値２５５がＤＡＣ１へ供給される場合、アナログ出力サブ電圧ＶＤ１のレベルは、最大レベルＭＡＸを有する。デジタル値０がＤＡＣ１へ供給される場合、アナログ出力サブ電圧ＶＤ１のレベルは、最小レベルＭＩＮである。最小値ＭＩＮと最大値ＭＡＸの間の差は、ＤＡＣ１の出力レンジＳＲである。
【００２４】
図２Ｃは、この例では、アナログ出力サブ信号ＶＤ１及びＶＤ２のレベルの加算であるアナログ出力電圧ＶＯを示す。多くの代案の手法が可能である。例えば、アナログ出力信号ＶＯのレベル数を増大するために、レンジ信号ＶＲは異なる時間期間Ｔ１及びＴ２の間に異なって良い。更に多くのアナログレベルが必要な場合、デジタル入力信号ＩＳをアナログ出力信号ＶＯへ変換するシーケンスは、２個より多い時間期間Ｔｉを有して良い。ＤＡＣ１の線形性が完全でない場合に値の単調なレンジを保証するため、望ましくは常に、ビットが変化する場合、同一の方針に従い、デジタル入力サブ信号ＤＳを決定する。例えば、レンジ信号が２個の時間期間Ｔ１及びＴ２の間に同一である場合、デジタル入力信号ＩＳが２５５より高くないレベルを有する限り、値０は第２の時間期間Ｔ２の間に変換される。望ましくは、信号ＤＳは、信号ＩＳの１つのレベルの差が、２個の時間期間の１つだけに対し、ＤＳにおける１つのレベルの差という結果になるよう、選択される。
【００２５】
図３は、デジタルアナログコンバーターシステムの実施例の回路図示す。図３は信号記憶回路２の実施例を示す。ＤＡＣ１は、図１に示されたものと同一であり、デジタル入力サブ信号ＤＳ、レンジ信号ＶＲを受信し、及びアナログ出力サブ信号ＶＤを電流として供給する。制御装置４は、制御信号ＣＳ及びレンジ信号ＶＲを、図１に示されたものと同一の方法で生成する。信号記憶回路２は、ＤＡＣ１の出力と接地であって良い基準レベルとの間に配置されるキャパシターＣを有する。出力電圧ＶＯは、キャパシターＣにわたり現れる。制御装置４はここで制御信号ＣＳ２を示さないが、実際には明確な電圧でキャパシターの充電を開始するため、キャパシターＣにわたる電圧は各周期でリセットされなければならない。従って、スイッチはキャパシターＣと並列に配置されて良い。
【００２６】
単なる例として、このシステムは、２個のみの時間期間Ｔｉが変換シーケンスに存在する場合に説明される。第１の時間期間Ｔ１の間、デジタル入力サブ信号ＤＳは値ＤＳ１を有し、及びレンジ信号ＶＲは値又はレベルＶＲ１を有する。アナログ出力サブ信号ＶＤは、所定の時間期間の間にキャパシターＣへ供給される電流量ＶＤ１である。所定の時間期間は、第１の時間期間Ｔ１又はそのサブ期間であって良い。電流ＶＤ１は、キャパシターへＣにより積分され、及びキャパシターＣにわたり対応する電圧変化を生じる。電流量ＶＤ１は、値ＤＳ１により及びレンジ信号ＶＲ１により決定される。第２の時間期間Ｔ２の間、デジタル入力サブ信号ＤＳは値ＤＳ２を有し、及びレンジ信号ＶＲは値又はレベルＶＲ２を有する。アナログ出力サブ信号ＶＤは、所定の時間期間の間にキャパシターＣへ供給される電流量ＶＤ２である。所定の時間期間は、第２の時間期間Ｔ２又はそのサブ期間であって良い。電流ＶＤ２は、キャパシターへＣにより積分され、及びキャパシターＣにわたり対応する電圧変化を生じる。電流量ＶＤ２は、値ＤＳ２により及びレンジ信号ＶＲ２により決定される。第２の時間期間Ｔ２の終わりに、キャパシターＣにわたる電圧は、出力電圧ＶＯを直接に提供する。
【００２７】
図４は、デジタルアナログコンバーターシステムの実施例の回路図示す。図４は信号記憶回路２の実施例を示す。ＤＡＣ１は、図１に示されたものと同一であり、デジタル入力サブ信号ＤＳ、レンジ信号ＶＲを受信し、及びアナログ出力サブ信号ＶＤを電圧として供給する。制御装置４は、制御信号ＣＳ１、ＣＳ２及びレンジ信号ＶＲを、図１に示されたものと同一の方法で生成する。信号記憶回路２は、ＤＡＣ１の出力とアナログ出力電圧ＶＯが供給されるシステムの出力との間に配置されるキャパシターＣを有する。スイッチＳは、システムの出力と接地であって良い基準レベルとの間に配置される。スイッチＳは、制御信号ＣＳ２により制御される。出力電圧ＶＯは、スイッチＳにわたり現れる。
【００２８】
単なる例として、このシステムは、２個のみの時間期間Ｔｉが変換シーケンスに存在する場合に説明される。第１の時間期間Ｔ１の間、スイッチＳは閉じられ、及びデジタル入力サブ信号ＤＳは値ＤＳ１を有し、及びレンジ信号ＶＲは値又はレベルＶＲ１を有する。アナログ出力サブ信号ＶＤは、キャパシターＣに格納される電圧レベルＶＤ１である。電圧レベルＶＤ１は、値ＤＳ１により及びレンジ信号ＶＲ１により決定される。第２の時間期間Ｔ２の間、スイッチＳは開かれ、及びデジタル入力サブ信号ＤＳは値ＤＳ２を有し、及びレンジ信号ＶＲは値又はレベルＶＲ２を有する。アナログ出力サブ信号ＶＤは、ＤＡＣ１の出力とシステムの出力との間に配置されたキャパシターＣに供給される電圧レベルＶＤ２である。出力電圧ＶＯは、ここでＤＡＣ１の出力に現れる電圧レベルＶＤ２とキャパシターＣに格納される電圧レベルＶＤ１との和である。電圧レベルＶＤ２は、値ＤＳ２により及びレンジ信号ＶＲ２により決定される。
【００２９】
図５は、デジタルアナログコンバーターシステムの実施例の回路図示す。図５は信号記憶回路２の実施例を示す。ＤＡＣ１は、図１に示されたものと同一であり、デジタル入力サブ信号ＤＳ、レンジ信号ＶＲを受信し、及びアナログ出力サブ信号ＶＤを電圧として供給する。制御装置４は、制御信号ＣＳ１、ＣＳ２及びレンジ信号ＶＲを、図１に示されたものと同一の方法で生成する。信号記憶回路２は、ＤＡＣ１の出力と節点Ｎ１との間に配置されるスイッチＳを有する。スイッチＳは、制御信号ＣＳ２により制御される。キャパシターＣは、節点Ｎ１と接地であって良い基準レベルとの間に配置される。ＤＡＣ１の出力は、システムの出力端子の１つと接続される。出力電圧ＶＯは、スイッチＳにわたり現れる。
【００３０】
単なる例として、このシステムは、２個のみの時間期間Ｔｉが変換シーケンスに存在する場合に説明される。第１の時間期間Ｔ１の間、スイッチＳは閉じられ、及びデジタル入力サブ信号ＤＳは値ＤＳ１を有し、及びレンジ信号ＶＲは値又はレベルＶＲ１を有する。アナログ出力サブ信号ＶＤは、キャパシターＣに格納される電圧レベルＶＤ１である。電圧レベルＶＤ１は、値ＤＳ１により及びレンジ信号ＶＲ１により決定される。第２の時間期間Ｔ２の間、スイッチＳは開かれ、及びデジタル入力サブ信号ＤＳは値ＤＳ２を有し、及びレンジ信号ＶＲは値又はレベルＶＲ２を有する。アナログ出力サブ信号ＶＤは、システムの出力端子の１つへ供給される電圧レベルＶＤ２である。電圧レベルＶＤ２は、値ＤＳ２により及びレンジ信号ＶＲ２により決定される。システムの他の出力端子は、電圧レベルＶＤ１が現れる節点Ｎ１と接続される。出力電圧ＶＯは、ここでＤＡＣ１の出力に現れる電圧レベルＶＤ２とキャパシターＣに格納される電圧レベルＶＤ１との差である。
【００３１】
図６は、（ポリマー）ＯＬＥＤディスプレイの一部を示す。ＯＬＥＤディスプレイＭＤは、データ駆動装置ＤＤ、選択駆動装置（示されない）、及び１つのみが示される複数の画素ＰＩを有する。データ駆動装置ＤＤは、デジタル入力ワード毎に、デジタル入力サブ信号ＤＳシーケンスを受信する。データ駆動装置ＤＤは、デジタル入力サブ信号ＤＳシーケンスを、データラインＤＡへのアナログ出力電圧ＶＤの対応するシーケンスに変換するＤＡＣを有する。電力線ＰＯは、電源電圧を供給する。選択又はアドレスラインＡ１、Ａ２、Ａ３は、画素のアドレスシーケンスを制御する。画素は、節点Ｎ２と接続されたアノードと接地と接続されたカソードを有する（ポリマー）ＯＬＥＤ  Ｄ１を有する。トランジスターＴ４は、節点Ｎ２と節点Ｎ３との間に配置された主電流路、及びアドレスラインＡ３と接続された制御入力を有する。トランジスターＴ３は、電力線ＰＯと節点Ｎ３との間に配置された主電流路、及び節点Ｎ４と接続された制御入力を有する。トランジスターＴ２は、節点Ｎ３と節点Ｎ４との間に配置された主電流路、及びアドレスラインＡ２と接続された制御入力を有する。キャパシターＣＣは、節点Ｎ４とＮ５との間に配置される。キャパシターＣＤは、電力線ＰＯと節点Ｎ５との間に配置される。トランジスターＴ１は、データラインＤＡと節点Ｎ５との間に配置された主電流路、及びアドレスラインＡ１と接続された制御入力を有する。この画素回路の動作は、図７を参照して説明される。留意すべき点は、この画素回路は、それ自体は従来技術から知られており、異なる信号が異なる時間期間Ｔｉの間に供給され得るので、その動作のみが異なるということである。更に留意すべき点は、図６に示されたキャパシターＣＣは図３乃至５に示されたキャパシターＣに対応し、及びトランジスターＴ２及びＴ３は共にスイッチＳを形成するということである。
【００３２】
図７Ａ乃至７Ｄは、図６に示された画素構造の動作を説明する波形を示す。図７Ａは、アドレスラインＡ１の電圧を示す。図７Ｂは、アドレスラインＡ２の電圧を示す。図７Ｃは、アドレスラインＡ３の電圧を示す。図７Ｄは、データラインＤＡの電圧ＶＤを示す。画素の行は、行期間ＴＲの間、アドレス指定される。データ電圧ＶＤは、選択された画素行と同時に供給される。フレーム期間ＴＦは、更新されるべき全ての画素行をアドレス指定するために利用可能な時間期間である。通常、フレーム期間ＴＦは、全ての画素行をアドレス指定するために必要なフレーム期間である。各行期間ＴＲの間、５個の連続する期間が生じる。つまり、オーバードライブ期間ＴＡ、補正期間ＴＢ、前アドレス期間ＴＣ、アドレス期間ＴＤ、及び後アドレス期間ＴＥである。
【００３３】
オーバードライブ期間ＴＡの間、全てのアドレスラインＡ１、Ａ２、Ａ３はＨｉｇｈであり、及びトランジスターＴ１、Ｔ２、Ｔ４はそれぞれ導通する。第１のデータ信号ＶＤ１は、動的基準として印加される。ここで、この基準レベル（第１のデータ信号ＶＤ１である）は、節点Ｎ５に現れる。及びＬＥＤ  Ｄ１にわたる相対的に低い電圧が節点Ｎ４に現れる。節点Ｎ４におけるＬｏｗレベルにより、駆動トランジスターＴ３もまた導通する。
【００３４】
補正期間ＴＢの間、アドレスラインＡ３はＬｏｗにされ、及び全ての他の信号は変化しない。節点Ｎ５は基準レベルＶＤ１に保たれると同時に、節点Ｎ４のレベルは、キャパシターＣＣへ電流を供給する導電状態のトランジスターＴ３及びＴ２により上昇する。この時、節点Ｎ４の電圧は、電力線の電圧から駆動トランジスターＴ３の閾電圧を引いた電圧に達し、駆動トランジスターＴ３は導通を停止する。従ってここで、キャパシターＣＣに格納された電圧は、節点Ｎ５における基準電圧ＶＤ１から節点Ｎ４における電圧を引いた電圧に等しい。前アドレス期間ＴＣの間、アドレスラインＡ２はＬｏｗレベルになり、及びトランジスターＴ２はオフに切り替えられる。
【００３５】
アドレス期間ＴＤの間、データラインＤＡの第２のデータ信号ＶＤ２が印加される。このデータレベルは、接点Ｎ５へ送られる。従って、節点Ｎ４の電圧は、ここで電力線電圧から閾電圧を引き、データ電圧ＶＤ２とＶＤ１との差を足した電圧である。トランジスターＴ３の駆動電圧ＶＤ２−ＶＤ１は、従って駆動トランジスターＴ３の閾電圧を補償する。後アドレス期間ＴＥの間、アドレスラインＡ１はＬｏｗレベルになり、及びトランジスターＴ１は画素をデータラインＤＡから切断する。第２のデータ電圧ＶＤ２は、キャパシターＣＤに格納される。アドレスラインＡ３は、光生成期間ＴＯの間、Ｈｉｇｈにされ、ＬＥＤ  Ｄ１を通じる電流を生成する。当該電流は、キャパシターＣＣ及びＣＤに格納されたデータ電圧ＶＤ１及びＶＤ２により決定され、及び駆動トランジスターＴ３の閾電圧の変動を補償する。
【００３６】
留意すべき点は、第１の時間期間（図２ＡのＴ１）においてキャパシターＣＣが第１のアナログ出力サブ信号ＶＤ１を節点Ｎ５において黒いレベルとして格納すること、及び第２の時間期間（図２ＡのＴ２）において第２のアナログ出力サブ信号ＶＤ２をキャパシターＣＣ及びＣＤの一端に（接点Ｎ５に）供給し、従ってキャパシターＣＣの他端（節点Ｎ４）における実効駆動電圧がＶＤ２−ＶＤ１に等しくなるということである。この電位差は、ＯＬＥＤを通じる電流を設定しＯＬＥＤの発光を決定するＴ３へ供給される。
【００３７】
留意すべき点は、以上に説明された実施例は、本発明を制限するものではないことである。当業者は、請求の範囲から逸脱することなく、多くの代替の実施例を考案できるだろう。請求項では、括弧内の如何なる参照符号も、請求項を制限すると見なされるべきではない。「有する」の表現及びその活用の使用は、請求項に記載された以外の構成要素又は段階の存在を排除するものではない。要素に付される単数表記の語は、当該要素の複数の存在を排除するものではない。本発明は、複数の個別の要素を有するハードウェアにより、及び適切に設定されたコンピューターにより実施され得る。複数の手段を列挙した装置の請求項では、これら複数の手段は、１つ及び同一のハードウェア要素により実施され得る。特定の手段が相互に異なる従属請求項で引用されることは、これら手段の組み合わせが効果的に利用できないことを示すものではない。
【図面の簡単な説明】
【００３８】
【図１】本発明によるデジタルアナログコンバーターシステムのブロック図を示す。
【図２Ａ】図１のデジタルアナログコンバーターシステムの動作を説明する信号を示す。
【図２Ｂ】図１のデジタルアナログコンバーターシステムの動作を説明する信号を示す。
【図２Ｃ】図１のデジタルアナログコンバーターシステムの動作を説明する信号を示す。
【図３】デジタルアナログコンバーターシステムの実施例の回路図示す。
【図４】デジタルアナログコンバーターシステムの実施例の回路図示す。
【図５】デジタルアナログコンバーターシステムの実施例の回路図示す。
【図６】（ポリマー）ＯＬＥＤディスプレイの一部を示す。
【図７Ａ】図６の（ポリマー）ＯＬＥＤディスプレイの動作を説明する波形を示す。
【図７Ｂ】図６の（ポリマー）ＯＬＥＤディスプレイの動作を説明する波形を示す。
【図７Ｃ】図６の（ポリマー）ＯＬＥＤディスプレイの動作を説明する波形を示す。
【図７Ｄ】図６の（ポリマー）ＯＬＥＤディスプレイの動作を説明する波形を示す。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【国際調査報告】
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