(57)【要約】【課題】より好適なシャロー・トレンチ・アイソレーション（ＳＴＩ）が可能な方法、メモリセルのアレイ、メモリデバイス、電子システム及び集積回路デバイスを提供する。【解決手段】第１の深さのトレンチを異なる幅で基板に形成することにより、集積回路デバイスにおいて複数の深さのトレンチを形成する。誘電層の形成により、いくつかのトレンチを充填又は閉塞しつつ、より幅の広い他のトレンチを開口させたままとする。誘電層の一部を除去することにより、開口しているトレンチの底部を露出させ、残りのトレンチを充填したままとする。下部側の基板のうち露出された部分を除去することにより、その後に充填されることになる開口しているトレンチを選択的に深くすることができる。このような方法を用いることで、その後のマスク処理の必要なしに異なる深さのトレンチを形成することができる。【選択図】図１Ｇ
2008511994.tif 000002
【特許請求の範囲】
【請求項１】
集積回路デバイスの一部を加工する方法であって、
第１溝部及び前記第１溝部より幅の広い第２溝部のそれぞれを第１の深さで基板に形成するステップと、
前記第２溝部を充填することなしに前記第１溝部を充填する第１誘電層を形成するステップと、
前記第１誘電層の一部を除去し、前記基板のうち前記第１溝部の底部に位置する部分を露出させることなしに、前記基板のうち前記第２溝部の底部に位置する部分を露出させるステップと、
露出させた前記部分を除去し、前記第２溝部を第２の深さにするステップと、
前記第２溝部を充填する第２誘電層を形成するステップと、
を有する方法。
【請求項２】
請求項１記載の方法において、
前記基板は、単結晶シリコン基板である
ことを特徴とする方法。
【請求項３】
請求項１記載の方法において、
前記第２誘電層は、前記第１誘電層と異なる誘電材料からなる
ことを特徴とする方法。
【請求項４】
請求項１記載の方法において、
前記第１誘電層の一部を除去する際、前記第１誘電層にエッチバック処理を施す
ことを特徴とする方法。
【請求項５】
請求項１記載の方法において、さらに、
前記第２誘電層の一部を除去するステップを有する
ことを特徴とする方法。
【請求項６】
請求項５記載の方法において、
前記第２誘電層の一部を除去する際、前記第２誘電層に化学機械平坦化処理を施す
ことを特徴とする方法。
【請求項７】
請求項１記載の方法において、
前記第２溝部を充填する前記第２誘電層を形成するステップの前に、前記第２溝部の側壁から前記第１誘電層の一部を除去するステップをさらに有する
ことを特徴とする方法。
【請求項８】
集積回路デバイス内で溝部を形成する方法であって、
所定の基準値より小さい幅である第１の分離用溝部と、前記基準値より大きい幅である第２の分離用溝部とを含む複数の溝部を第１の深さで基板に形成するステップと、
前記第２の分離用溝部を開口させたまま、前記第１の分離用溝部を充填する第１誘電層を前記基板上に形成するステップと、
前記第１誘電層の一部を除去し、前記第１の分離用溝部を充填させたまま、前記基板のうち前記第２の分離用溝部の底部に位置する部分を露出させるステップと、
露出させた前記部分を除去し、前記第２の分離用溝部を第２の深さにするステップと、
前記第２の分離用溝部を充填する第２誘電層を、前記基板上に形成するステップと、
を有する方法。
【請求項９】
請求項８記載の方法において、
前記第１誘電層及び前記第２誘電層は、同一の誘電材料からなる
ことを特徴とする方法。
【請求項１０】
請求項８記載の方法において、
前記複数の溝部を第１の深さで基板に形成するステップは、
前記基板上に少なくとも１つの犠牲層を形成するステップと、
前記少なくとも１つの犠牲層の上にマスク層を形成し、前記少なくとも１つの犠牲層の一部を露出させるステップと、
前記少なくとも１つの犠牲層のうち露出された部分と、前記基板のうち前記露出された部分の下側に位置する部分を除去するステップと、
を有することを特徴とする方法。
【請求項１１】
請求項１０記載の方法において、さらに、
前記第２誘電層の一部を除去し、前記少なくとも１つの犠牲層の残りの部分を露出させるステップと、
前記少なくとも１つの犠牲層の前記残りの部分を除去し、前記基板の活性領域を露出させるステップと、
前記基板の前記活性領域に前記集積回路デバイスを形成するステップと、
を有することを特徴とする方法。
【請求項１２】
請求項８記載の方法において、
前記第１誘電層の一部を除去する際、前記第１誘電層の水平な部分を優先的に除去する
ことを特徴とする方法。
【請求項１３】
請求項８記載の方法において、さらに、
前記複数の溝部は、前記第２誘電層を形成した後も開口したままになる幅である第３溝部を備える
ことを特徴とする方法。
【請求項１４】
集積回路デバイス内で溝部を形成する方法であって、
所定の基準値より小さい幅である第１の分離用溝部と、前記基準値より大きい幅である第２の分離用溝部とを含む複数の溝部を第１の深さで基板に形成するステップと、
前記第２の分離用溝部を開口させたまま、前記第１の分離用溝部を充填する第１誘電層を前記基板上に形成するステップと、
前記第１誘電層の一部を除去し、前記第１の分離用溝部を充填させたまま且つ前記第２の分離用溝部の側面を被覆させたまま、前記基板のうち前記第２の分離用溝部の底部に位置する部分を露出させるステップと、
露出させた前記部分を除去し、前記第２の分離用溝部を第２の深さにするステップと、
前記第１誘電層のうち前記第２の分離用溝部の側壁を覆う部分を除去するステップと、
前記第２の分離用溝部を充填する第２誘電層を、前記基板上に形成するステップと、
を有する方法。
【請求項１５】
請求項１４記載の方法において、
前記第１誘電層及び前記第２誘電層は、同一の誘電材料からなる
ことを特徴とする方法。
【請求項１６】
請求項１４記載の方法において、
前記複数の溝部を第１の深さで基板に形成するステップは、
前記基板上に少なくとも１つの犠牲層を形成するステップと、
前記少なくとも１つの犠牲層の上にマスク層を形成し、前記少なくとも１つの犠牲層の一部を露出させるステップと、
前記少なくとも１つの犠牲層のうち露出された部分と、前記基板のうち前記露出された部分の下側に位置する部分を除去するステップと、
を有することを特徴とする方法。
【請求項１７】
請求項１６記載の方法において、さらに、
前記第２誘電層の一部を除去し、前記少なくとも１つの犠牲層の残りの部分を露出させるステップと、
前記少なくとも１つの犠牲層の前記残りの部分を除去し、前記基板の活性領域を露出させるステップと、
前記基板の前記活性領域に前記集積回路デバイスを形成するステップと、
を有することを特徴とする方法。
【請求項１８】
請求項１４記載の方法において、
前記第１誘電層の一部を除去し、前記基板のうち前記第２の分離用溝部の底部に位置する部分を露出させる際、前記第１誘電層の水平な部分を優先的に除去する
ことを特徴とする方法。
【請求項１９】
請求項１４記載の方法において、
前記複数の溝部は、前記第２誘電層を形成した後も開口したままとなる幅である第３溝部をさらに備える
ことを特徴とする方法。
【請求項２０】
集積回路デバイス内で異なる深さの分離用溝部を形成する方法であって、
第１の幅の第１領域と、前記第１の幅よりも広い第２の幅の第２領域とを含む基板の領域を、その後に形成する溝部のために規定するステップと、
前記第１領域に第１溝部を、前記第２領域に第２溝部を形成するステップと、
前記第２溝部を開口させたまま、前記第１溝部を充填する第１誘電充填層を前記基板上に形成するステップと、
前記第１誘電充填層の一部を除去し、前記基板のうち前記第２溝部の底部に位置する部分を露出させるステップと、
露出させた前記部分に前記第２溝部を延ばすステップと、
前記第２溝部を充填する第２誘電充填層を前記基板上に形成するステップと、
を有する方法。
【請求項２１】
請求項２０記載の方法において、
前記基板の領域を、その後に形成する溝部のために規定するステップは、
前記基板上に少なくとも１つの犠牲層を形成するステップと、
前記少なくとも１つの犠牲層の上にマスク層を形成し、前記少なくとも１つの犠牲層の領域を露出させるステップと、
を有することを特徴とする方法。
【請求項２２】
請求項２１記載の方法において、
前記少なくとも１つの犠牲層を形成するステップでは、前記第１誘電充填層とは異なる材料からなる少なくとも１つの犠牲層を形成する
ことを特徴とする方法。
【請求項２３】
請求項２１記載の方法において、
前記マスク層を形成する際、フォトレジスト層を形成及びパターン付けする
ことを特徴とする方法。
【請求項２４】
請求項２０記載の方法において、
前記基板の第１領域における第１溝部の形成と、前記基板の第２領域における第２溝部の形成を同時に行う
ことを特徴とする方法。
【請求項２５】
請求項２４記載の方法において、
前記第１溝部と前記第２溝部は、当初、略同一の深さに形成される
ことを特徴とする方法。
【請求項２６】
請求項２０記載の方法において、
前記第１誘電充填層の一部を除去する際、前記第１誘電層の一部を異方性をもたせて除去する
ことを特徴とする方法。
【請求項２７】
請求項２０記載の方法において、さらに、
前記第２の幅よりも広い第３の幅である第３領域を、その後に形成する溝部のために前記基板に規定するステップを有する
ことを特徴とする方法。
【請求項２８】
請求項２０記載の方法において、さらに、
前記第２溝部を充填する第２誘電充填層を前記基板上に形成する前に、前記第２溝部の側壁から前記第１誘電充填層の第２の部分を除去するステップを有する
ことを特徴とする方法。
【請求項２９】
集積回路デバイス内で溝部を形成する方法であって、
第１の所定値よりも小さい幅の第１溝部と、前記第１の所定値よりも大きく、第２の所定値よりも小さい幅の第２溝部と、前記第２の所定値よりも大きい幅の第３溝部と、を含む複数の溝部を第１の深さで基板に形成するステップと、
前記第２溝部及び前記第３溝部を開口させたまま、前記第１溝部を充填する第１誘電層を前記基板上に形成するステップと、
前記第１誘電層の一部を除去し、前記第１溝部を充填させたまま、前記基板のうち前記第２溝部及び前記第３溝部の底部に位置する部分を露出させるステップと、
露出させた前記部分を除去し、前記第２溝部及び前記第３溝部を第２の深さにするステップと、
前記第３溝部を開口させたまま、前記第２溝部を充填する第２誘電層を前記基板上に形成するステップと、
前記第２誘電層の一部を除去し、前記第１溝部及び前記第２溝部を充填させたまま、前記基板のうち前記第３溝部の底部に位置する部分を露出させるステップと、
露出させた前記部分を除去し、前記第３溝部を第３の深さとするステップと、
前記第３溝部を充填する第３誘電層を前記基板上に形成するステップと、
を有する方法。
【請求項３０】
メモリセルのアレイであって、
行と列の形式で基板上に形成された複数のメモリセルと、
前記メモリセルの行の間又は列の間に介在された複数の第１溝部と、
前記メモリセルのアレイの周縁部に形成された少なくとも１本の第２溝部と、
を有し、
前記第１溝部及び前記第２溝部は、
所定の基準値より小さい幅の前記第１溝部と、前記基準値より大きい幅の前記第２溝部とを含む複数の溝部を第１の深さで基板に形成し、
前記第２溝部を開口させたまま、前記第１溝部を充填する第１誘電層を前記基板上に形成し、
前記誘電層の一部を除去し、前記第１溝部を充填させたまま、前記基板のうち前記第２溝部の底部に位置する部分を露出させ、
露出させた前記部分を除去し、前記第２溝部を第２の深さとし、
前記第２溝部を充填する第２誘電層を前記基板上に形成する
ことにより形成されることを特徴とするメモリセルのアレイ。
【請求項３１】
行と列の形式で構成されたメモリセルのアレイと、
前記メモリセルのアレイの制御若しくはアクセス又はその両方を行う回路と、
を有するメモリデバイスであって、
前記メモリデバイスは、前記メモリセルのアレイ内でフィールド・アイソレーションを行う少なくとも１本の第１溝部と、前記メモリセルのアレイ外でフィールド・アイソレーションを行う少なくとも１本の第２溝部と、を含み、
前記第１溝部及び前記第２溝部は、
所定の基準値よりも小さい幅の前記第１溝部と、前記基準値よりも大きい幅の前記第２溝部とを含む複数の溝部を第１の深さで基板に形成し、
前記第２溝部を開口させたまま、前記第１溝部を充填する誘電層を前記基板上に形成し、
前記誘電層の一部を除去し、前記第１溝部を充填させたまま、前記基板のうち前記第２溝部の底部に位置する部分を露出させ、
露出させた前記部分を除去し、前記第２溝部を第２の深さとし、
前記第２溝部を充填する第２誘電層を前記基板上に形成する
ことにより形成されることを特徴とするメモリデバイス。
【請求項３２】
行と列の形式で構成された浮遊ゲート型メモリセルのアレイと、
前記浮遊ゲート型メモリセルのアレイの制御若しくはアクセス又はその両方を行う回路と、
を有するメモリデバイスであって、
前記メモリデバイスは、前記浮遊ゲート型メモリセルのアレイ内でフィールド・アイソレーションを行う少なくとも１本の第１溝部と、前記浮遊ゲート型メモリセルのアレイ外でフィールド・アイソレーションを行う少なくとも１本の第２溝部と、を含み、
前記第１溝部及び前記第２溝部は、
所定の基準値よりも小さい幅の前記第１溝部と、前記基準値よりも大きい幅の前記第２溝部とを含む複数の溝部を第１の深さで基板に形成し、
前記第２溝部を開口させたまま、前記第１溝部を充填する誘電層を前記基板上に形成し、
前記誘電層の一部を除去し、前記第１溝部を充填させたまま、前記基板のうち前記第２溝部の底部に位置する部分を露出させ、
露出させた前記部分を除去し、前記第２溝部を第２の深さとし、
前記第２溝部を充填する第２誘電層を前記基板上に形成する
ことにより形成されることを特徴とするメモリデバイス。
【請求項３３】
プロセッサと、
前記プロセッサに接続されたメモリデバイスと、
を有する電子システムであって、
前記メモリデバイスは、
行と列の形式で構成された浮遊ゲート型メモリセルのアレイと、
前記浮遊ゲート型メモリセルのアレイの制御若しくはアクセス又はその両方を行う回路と、
を有し、
前記メモリデバイスは、前記浮遊ゲート型メモリセルのアレイ内でフィールド・アイソレーションを行う少なくとも１本の第１溝部と、前記浮遊ゲート型メモリセルのアレイ外でフィールド・アイソレーションを行う少なくとも１本の第２溝部と、を含み、
前記第１溝部及び前記第２溝部は、
前記メモリデバイスが形成される基板上に少なくとも１つの犠牲層を形成し、
所定の基準値よりも小さい幅である前記第１溝部を形成する領域と、前記基準値以上の幅である前記第２溝部を形成する領域とを規定することにより、前記少なくとも１つの犠牲層の一部を露出させ、
前記少なくとも１つの犠牲層のうち露出させた部分、及び前記基板のうち前記露出させた部分の下に位置する部分を除去し、前記第１溝部及び前記第２溝部を第１の深さとし、
前記第２溝部を開口させたまま、前記第１溝部を充填する第１誘電充填層を前記基板上に形成し、
前記第１誘電充填層の一部を除去し、前記基板のうち前記第２溝部の底部に位置する部分を露出させ、
前記基板のうち露出させた部分に前記第２溝部を延ばし、
前記第２溝部を充填する第２誘電充填層を前記基板上に形成する
ことにより形成されることを特徴とするメモリデバイス。
【請求項３４】
基板内に形成された第１の導電型の第１ウェル領域と、
前記基板内に形成された第２の導電型の第２ウェル領域と、
少なくとも１箇所の第１分離領域が内部に形成された前記第１ウェル領域内に形成された複数の第１コンポーネントデバイスと、
前記第２ウェル領域内に形成された複数の第２コンポーネントデバイスと、
を有する集積回路デバイスであって、
前記複数の第１コンポーネントデバイスの１つは、隣り合う前記第１コンポーネントデバイスの１つから、第１分離領域により分離され、
前記第１ウェル領域は、前記第１分離領域よりも深く形成された少なくとも１箇所の第２分離領域により、前記第２ウェル領域から分離されている
ことを特徴とする集積回路デバイス。
【請求項３５】
請求項３４記載の集積回路デバイスにおいて、
前記基板はＰ型基板であり、
前記第１ウェル領域は、ｎ型ウェルであり、
前記第２ウェル領域は、ｐ型ウェルであり、
前記第１コンポーネントデバイスは、ｐ型電界効果トランジスタであり、
前記第２コンポーネントデバイスは、ｎ型電界効果トランジスタである
ことを特徴とする集積回路デバイス。
【請求項３６】
請求項３５記載の集積回路デバイスにおいて、
前記第２ウェル領域は、前記少なくとも１箇所の第２分離領域に囲まれたＮ＋領域により前記基板から分離されている
ことを特徴とする集積回路デバイス。
【請求項３７】
請求項３４記載の集積回路デバイスにおいて、
前記第２ウェル領域内には、少なくとも１箇所の第１分離領域が形成されており、
前記複数の第２コンポーネントデバイスの１つは、隣り合う前記複数の第２コンポーネントデバイスの１つから、第１分離領域により分離されている
ことを特徴とする集積回路デバイス。
【請求項３８】
請求項３４記載の集積回路デバイスにおいて、
前記第１分離領域のそれぞれは、実質的に同一の深さである
ことを特徴とする集積回路デバイス。
【請求項３９】
請求項３８記載の集積回路デバイスにおいて、
前記第１分離領域の幅がそれぞれ異なる
ことを特徴とする集積回路デバイス。
【請求項４０】
請求項３９記載の集積回路デバイスにおいて、
前記第２分離領域の幅は、前記第１分離領域の幅よりも広い
ことを特徴とする集積回路デバイス。
【請求項４１】
ｐ型ウェル内に形成された複数のｎ型電界効果トランジスタと、
ｎ型ウェル内に形成された複数のｐ型電界効果トランジスタと、
を有する集積回路デバイスであって、
前記ｎ型電界効果トランジスタの少なくとも１つは、第１の深さの第１分離領域により、隣り合うｎ型電界効果トランジスタから分離されており、
前記ｐ型電界効果トランジスタの少なくとも１つは、前記第１の深さの第２分離領域により、隣り合うｐ型電界効果トランジスタから分離されており、
前記ｐ型ウェル及び前記ｎ型ウェルは、前記第１の深さよりも深い第２の深さである少なくとも１箇所の第３分離領域により互いに分離されている
ことを特徴とする集積回路デバイス。
【請求項４２】
請求項４１記載の集積回路デバイスにおいて、
前記ｎ型ウェルは、Ｐ型基板内に形成され、
前記ｐ型ウェルは、前記Ｐ型基板内に形成され、Ｎ＋領域及び前記少なくとも１箇所の第３分離領域により、前記Ｐ型基板から離間されている
ことを特徴とする集積回路デバイス。
【請求項４３】
請求項４１記載の集積回路デバイスにおいて、
前記ｎ型ウェル及び前記ｐ型ウェルの少なくとも一方は、三重のウェル構造で形成される
ことを特徴とする集積回路デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路デバイス全般に関し、より詳細には、集積回路デバイスにおける複数の深さを有するＳＴＩ（shallow trench isolation）トレンチの形成に関する。
【背景技術】
【０００２】
一般に、メモリデバイスは、コンピュータの内部記憶領域として設けられる。用語「メモリ」は、集積回路チップの形態で入手可能なデータストレージを示す。メモリデバイスは、データを記憶するメモリセルのアレイと、前記メモリセルのアレイに接続され、外部アドレスに応じて、メモリセルのアレイにアクセスする行デコーダ回路及び列デコーダ回路を有することが一般的である。
【０００３】
メモリにはいくつもの種類がある。その１つに、ＤＲＡＭ（dynamic random access memory）がある。このＤＲＡＭは、コンピュータ環境において、メインメモリとして用いられることが通常である。ＤＲＡＭのメモリセルは、コンデンサに接続されたアクセストランジスタとして構成されることが一般的である。コンデンサに蓄積された電荷は、メモリセルのデータ値を示す。一般に、ＤＲＡＭは揮発性であり、データを保持するためには電力が規則的に供給されることを要する。電源が切れると、ＤＲＡＭにおけるデータは全て消失する。しかし、ＤＲＡＭは、高いメモリ密度及び短いアクセス時間を実現可能であるため、広く用いられている。
【０００４】
別の種類のメモリとして、フラッシュメモリとして知られる不揮発性メモリがある。フラッシュメモリは、消去処理及び再書込み処理をブロック単位で実行可能なＥＥＰＲＯＭ（electrically-erasable programmable read-only memory）の一種である。近年のパーソナルコンピュータ（ＰＣｓ）の多くは、そのＢＩＯＳをフラッシュメモリチップに記憶し、必要に応じてこのＢＩＯＳを容易に更新できるようにしている。そのようなＢＩＯＳは、ときにフラッシュＢＩＯＳと呼ばれる。フラッシュメモリは、新たな通信プロトコルが標準的なものとなったとき、この新たな通信プロトコルをメーカがサポート可能であるため、及び、デバイスの機能を遠隔的に更新することができるため、無線電子機器においても広く用いられている。
【０００５】
一般的なフラッシュメモリは、行及び列の形式で配列された数多くのメモリセルを備えるメモリアレイを有する。各メモリセルは、電荷を保持可能な浮遊ゲート型電界効果トランジスタを有する。セルは、ブロック単位でグループ化されることが通常である。１つのブロックにおける各セルは、浮遊ゲートに電荷を蓄積することによりランダムに電気的な書込み処理を行うことができる。電荷は、ブロック消去処理により浮遊ゲートから取り除くことができる。セルのデータは、浮遊ゲートにおける電荷の有無により判定される。
【０００６】
フラッシュメモリは、ＮＯＲ型フラッシュ及びＮＡＮＤ型フラッシュとして知られる２つの基本構造の一方を用いることが一般的である。これらの名称は、デバイスの読出しに用いるロジックに由来している。ＮＯＲ型フラッシュ構造では、メモリセルの列は、ビット線に接続された各メモリセルに対して並列に接続される。ＮＡＮＤ型フラッシュ構造では、メモリセルは列方向に直列に接続され、列の１番目のメモリセルのみがビット線に接続される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
メモリデバイスの製造メーカは、他の集積回路デバイスメーカと同様に、デバイスのサイズ低減を日々探求している。デバイスが小さくなれば、生産性が向上し、電力消費が低減する。しかし、デバイスのサイズが小さくなると、デバイス内の分離（絶縁）がより重要になる。フラッシュメモリの構造では、チップで高電圧が用いられるため、このことは、特に当てはまる。
【０００８】
シャロー・トレンチ・アイソレーション（ＳＴＩ）は、フィールド・アイソレーション（field isolation）のため、半導体製造において広く用いられている。デバイスが小さくなり、トレンチ（溝部）が狭くなると、トレンチへの誘電体の充填は、極めて困難になる。その結果、トレンチの深さを浅くし、トレンチのアスペクト比を減少させることにより誘電体の充填を容易化することがしばしば行われる。しかし、周縁部における活性領域間のフィールド・アイソレーションのためには、トレンチに所定の深さを維持することが必要となることがしばしばである。
【０００９】
上記の理由により、及び、本明細書を読み、その内容を理解することで当業者に明らかになる後述する他の理由により、当該分野では、半導体デバイス内で分離を実現する別の方法に対する要望が存在する。
【００１０】
集積回路におけるフィールド・アイソレーションに関する上述の課題及び他の課題は、本発明により解決可能であり、以下の説明を読み、その内容を検討することにより理解されよう。
【課題を解決するための手段】
【００１１】
本発明に係る各種の実施形態によれば、集積回路デバイス内においてトレンチ（溝部）の深さを複数にすることが容易となる。幅は異なるが同じ第１の深さで複数のトレンチを形成することにより、誘電体を堆積させた際、いくつかのトレンチは充填又は閉塞され、より幅の広い他のトレンチは、開口したままとなる。誘電体の一部を除去することにより、開口しているトレンチの底部を露出させる一方で、残りのトレンチを、充填させたままとする。下側に位置する基板のうち露出させた部分を除去することにより、開口しているトレンチを選択的に深くすることができる。この深くされたトレンチは、その後に充填することができる。上記のような方法を用いると、その後のマスク処理の必要なしに、異なる深さのトレンチを形成することができる。
【００１２】
一実施形態において、本発明に係る方法は、集積回路デバイスの一部を加工するものである。この方法は、第１溝部及び前記第１溝部より幅の広い第２溝部のそれぞれを第１の深さで基板に形成するステップを有する。また、この方法は、前記第２溝部を充填することなしに前記第１溝部を充填する第１誘電層を形成するステップと、前記第１誘電層の一部を除去し、前記基板のうち前記第１溝部の底部に位置する部分を露出させることなしに、前記基板のうち前記第２溝部の底部に位置する部分を露出させるステップと、を有する。さらに、この方法は、露出させた前記部分を除去し、前記第２溝部を第２の深さにするステップと、前記第２溝部を充填する第２誘電層を形成するステップと、を有する。
【００１３】
別の実施形態において、本発明に係るメモリセルのアレイは、行と列の形式で基板上に形成された複数のメモリセルと、前記メモリセルの行の間又は列の間に介在された複数の第１溝部と、前記メモリセルのアレイの周縁部に形成された少なくとも１本の第２溝部と、を有する。前記第１溝部及び前記第２溝部は、所定の基準値より小さい幅の第１溝部と、前記基準値より大きい幅の第２溝部とを含む複数の溝部を第１の深さで基板に形成し、前記第２溝部を開口させたまま、前記第１溝部を充填する第１誘電層を前記基板上に形成し、前記誘電層の一部を除去し、前記第１溝部を充填させたまま、前記基板のうち前記第２溝部の底部に位置する部分を露出させ、露出させた前記部分を除去し、前記第２溝部を第２の深さとし、前記第２溝部を充填する第２誘電層を前記基板上に形成することにより形成される。
【００１４】
他の実施形態は、別途説明され、特許請求の範囲に記載される。
【発明を実施するための最良の形態】
【００１５】
以下、添付の図面を参照しつつ、本発明の好適な実施形態について詳述する。添付の図面は、本願開示の一部を構成するものであり、これらの図面に基づき、本発明に係る特定の実施形態が示される。各実施形態は、当業者が本発明を実施可能な程度に開示される。本発明の範囲から逸脱しない限り、他の実施形態も可能であり、また、方法や機械の変更も可能である。上述した及び以下で用いる語句「ウェハ」及び「基板」は、土台となるあらゆる半導体構造体を含む。両語句は、シリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープ済及び非ドープ半導体、土台となる半導体により支持されるシリコンのエピタキシャル層、並びに、当業者にとって周知の他の半導体構造体を含むものである。また、以下の説明においては、語句「ウェハ」又は「基板」に言及する場合、それより前の処理工程により、土台となる半導体構造体における領域／接合部が形成されていてもよい。従って、以下の説明は限定的に解釈すべきではなく、本発明の範囲は、添付の特許請求の範囲及びその均等の範囲によってのみ決定される。
【００１６】
図１Ａ〜図１Ｇは、本発明の一実施形態に係る集積回路の一部を形成する方法を概略的に示す。前記方法は、半導体メモリデバイスを用いて説明するが、ここで説明する方法は、様々な集積回路デバイスに適していることが理解されよう。図１Ａは、幾つかの工程を経た後のメモリアレイの一部を示す。図１Ａは、半導体デバイスの製造に用いる半導体基板１０５を概略的に示している。一実施形態において、半導体基板１０５は、Ｐ型単結晶シリコン基板である。半導体基板１０５上には、第１犠牲層１１０及び第２犠牲層１１５などの１つ以上の犠牲層が形成されている。これらの層は、トレンチ（溝部）を形成する間、下側の半導体基板１０５の一部を保護するのに用いられる。一実施形態において、第１犠牲層１１０は、シリコン酸化物（ＳｉＯ2）であり、第２犠牲層１１５は、シリコンナイトライド（Ｓｉ3Ｎ4）である。本実施形態では、第１犠牲層１１０は、シリコン基板１０５を熱酸化処理することにより形成可能であり、第２犠牲層１１５は、シリコンナイトライド層を一面に堆積（blanket deposition）させることにより形成可能である。各犠牲層に用いる材料の選択に関する指針については、後の処理において述べる。
【００１７】
第２犠牲層１１５上には、マスク層１２０が形成される。マスク層１２０は、トレンチを形成する領域、すなわち、第２犠牲層１１５のうち露出させる領域を規定する。一例として、マスク層１２０は、パターン付けされたフォトレジスト層である。半導体製造におけるマスク処理は、周知であり、ここでは詳述しない。
【００１８】
図１Ｂでは、第１分離トレンチ１２５及び第２分離トレンチ１３０を基板１０５に形成する。一実施形態において、第１分離トレンチ１２５及び第２分離トレンチ１３０は、プラズマエッチングを用いて形成される。しかし、異方性エッチングを用いて、第１犠牲層１１０及び第２犠牲層１１５のうち露出された部分及びその下側の基板１０５を除去してもよい。
【００１９】
第１分離トレンチ１２５及び第２分離トレンチ１３０を同時に形成する際、両者は、実質的に同じ深さに形成される。しかし、第１分離トレンチ１２５は、第２分離トレンチ１３０よりも幅が狭い。使用に際し、第１分離トレンチ１２５は、狭い間隔が好まれ、フィールド・アイソレーション（field isolation）が比較的必要とされない場所に用いることができる。このような場所として、例えば、半導体メモリデバイスのアレイ部分を挙げることができる。また、使用に際し、第２分離トレンチ１３０は、フィールド・アイソレーションが比較的必要であり、間隔がそれほど重要でない場所に用いることができる。このような場所として、例えば、半導体メモリデバイスの周縁部を挙げることができる。
【００２０】
図１Ｃでは、第１誘電充填層１３５を形成する。第１誘電充填層１３５には、任意の誘電材料を用いることができる。例えば、高密度プラズマ（ＨＤＰ）処理又は化学気相堆積（ＣＶＤ）処理を用いてシリコン酸化物（ＳｉＯ又はＳｉＯ2）を一面に堆積させ、第１誘電充填層１３５を形成することができる。第１誘電充填層１３５の材料は、最も上側の犠牲層上、即ち、本実施形態では第２犠牲層１１５上に形成された第１誘電充填層１３５の誘電材料に対してその後の除去処理を実行できるように選択される。換言すると、第１誘電充填層１３５の材料は、第２犠牲層１１５とは異なる誘電材料とし、第２犠牲層１１５に大きな影響を与えることなしに第１誘電充填層１３５を除去できるものが選択される。
【００２１】
第１誘電充填層１３５は、第２分離トレンチ１３０を開口させたまま、より幅の狭い第１分離トレンチ１２５を閉塞させる程度に堆積される。第１分離トレンチ１２５は、必ずしも幅を均一とする必要はなく、第１誘電充填層１３５を形成する際に充填することが可能な幅であればよい。同様に、第２分離トレンチ１３０は、必ずしも幅を均一とする必要はなく、第１誘電充填層１３５の形成後に開口したままとなる幅であればよい。従って、第１分離トレンチ１２５は、所定の基準値よりも小さい幅とし、第２分離トレンチ１３０は、前記基準値を越える幅とする。
【００２２】
図１Ｄでは、第１誘電充填層１３５の一部を除去し、第２分離トレンチ１３０の底部に位置する基板１０５の一部を露出させる。エッチバック処理又は異方性除去処理を用いることにより、第１誘電充填層１３５の水平な部分（horizontal portions）を優先的に除去することができる。このため、第２分離トレンチ１３０の側壁は被覆されたままとなる。これにより、第１分離トレンチ１２５から誘電材料を実質的に除去することなしに基板１０５の一部を露出させることができる。
【００２３】
図１Ｅでは、第２分離トレンチ１３０を深くする。これは、第２犠牲層１１５及び第１誘電充填層１３５と比して基板１０５に選択的に行う除去処理により実現することができる。例えば、異方性のシリコンエッチングを用いることで、第１誘電充填層１３５又は第２犠牲層１１５のうち露出している部分に実質的に影響を与えることなしに、シリコン基板１０５のうち露出している部分を除去することができる。第２分離トレンチ１３０を深くした後に、第１誘電充填層１３５のうち第２分離トレンチ１３０の側壁に位置する部分を、例えば、ウェットエッチングその他の除去処理により追加的に除去してもよい。
【００２４】
図１Ｆでは、第２誘電充填層１４０を形成する。図１Ｆの構造を得るため、第２誘電充填層１４０の一部は、停止層（stopping layer）として第２犠牲層１１５を用いる化学機械平坦化（ＣＭＰ）処理などにより除去されている。
【００２５】
図１Ｇでは、第１犠牲層１１０及び第２犠牲層１１５を除去し、集積回路デバイスの製造工程は、半導体製造の分野で広く知られている活性領域１４５、１５０の形成に進む。例えば、集積回路デバイスのうち分離の必要性が高い部分は、隣り合う活性領域から第２分離トレンチ１３０により分離されている活性領域１５０に形成し、また、集積回路デバイスのうち分離の必要性が低い部分は、隣り合う活性領域から第１分離トレンチ１２５により分離されている活性領域１４５に形成することができる。具体的な例として、複数の第１分離トレンチ１２５の間の活性領域１４５にメモリセルを形成し、複数の第２分離トレンチ１３０の間、すなわち、第２分離トレンチ１３０によりメモリセルのアレイから分離されている活性領域１５０にアクセス制御回路を形成することができる。
【００２６】
上述した実施形態では、分離トレンチに２つの深さを設定したが、本発明に係る方法では、３つ以上の深さを設定可能であることが理解されよう。例えば、第１誘電充填層１３５の形成により閉塞される第１の幅で第１分離トレンチ１２５を形成し、第２誘電充填層１４０の形成により閉塞される第２の幅で第２分離トレンチ１３０を形成し、第２誘電充填層１４０の形成後も開口したままとなる第３の幅で第３分離トレンチを形成する。図１Ｅ〜図１Ｆで示したのと同様の処理を行うことにより、第３分離トレンチを第３の分離トレンチ用の深さに形成可能であることが明らかであろう。異なるトレンチ幅を用いることにより、任意の数のトレンチ深さを作り出すことができる。しかし、上記の方法で形成するときには、より深いトレンチは、それに応じて幅広になるであろう。
【００２７】
図１Ｈは、本発明の一実施形態に係る複数の深さの分離トレンチの使用を示す集積回路の一部断面図である。図１Ｈに示すように、集積回路を基板１０５内に形成する。以下の例では、基板１０５は、Ｐ型基板とする。しかし、本発明は、特定の導電型に限定されない。本実施形態では、ｐ型電界効果トランジスタ（ｐＦＥＴｓ）２０９ａ、２０９ｂなどの第１の種類のコンポーネントデバイスを、ｎ型ウェル２１７内に形成する。ｐＦＥＴｓ２０９ａ、２０９ｂは、ｐ＋の導電性を有するソース／ドレイン領域２１３を備える。ｐＦＥＴｓ２０９ａ、２０９ｂは、１箇所以上の第１分離領域１２５により相互に分離される。さらに本実施形態では、ｎ型電界効果トランジスタ（ｎＦＥＴｓ）２１１ａ、２１１ｂなどの第２の導電型のコンポーネントデバイスが、分離されたｐ型ウェル２１９内に形成される。ｎＦＥＴｓ２１１ａ、２１１ｂは、ｎ＋の導電性を有するソース／ドレイン領域２１５を備える。ｎＦＥＴｓ２１１ａ、２１１ｂは、１箇所以上の第１分離領域１２５により、ｐ型ウェル２１９において隣り合うｎＦＥＴｓから相互に分離される。ｐ型ウェル２１９は、ディープＮ＋領域２２１及び１箇所以上の第２分離領域１３０を用いて、Ｐ型の基板１０５から分離されている。同様に、ｐ型ウェル２１９は、１箇所以上の第２分離領域１３０により、ｎ型ウェル２１７などの隣り合うｎ型ウェルから分離されている。図１Ａ〜図１Ｇを参照して上述したように、第２分離領域１３０は、第１分離領域１２５よりも深い。
【００２８】
第１分離領域１２５及び第２分離領域１３０は、開いたトレンチ（２つ以上の端部を有するトレンチ）、閉じたトレンチ（閉ループを構成する規則的な又は不規則な形状を形成するトレンチ）又はこれら２つの組合せとして形成することができることに留意されたい。例えば、図１Ｈの第２分離領域１３０は、閉じた多角形であり、Ｎ＋領域２２１を完全に囲んでいる。その一方、分離領域１２５は、ＦＥＴｓ２０９、２１１の行の間で直線をつくる。複数のトレンチ深さは、様々な方法で用いることが可能であり、上述した実施形態は、そのうちの１つの構成を示すに過ぎないことは明らかであろう。同様に、ここで述べている分離技術は、他のウェル構造、例えば、当該分野において周知の三重のウェル構造（triple well structures）と組み合わせて用いることができる。本発明の実施形態に係る分離トレンチを形成することにより、ウェル間に大きな間隔を設ける一般的な設計ルール（typical large inter-well design rule spacing）による不利益を生じさせることなしに、性能、例えば、応答性、ノイズ防止、低電圧特性などを向上することができる。
【００２９】
図２Ａは、本発明の一実施形態に係るメモリデバイスの一部としてのメモリアレイ２００Ａの一部及びその周辺回路２０７のブロック図である。メモリアレイ２００Ａは、揮発性又は不揮発性のメモリアレイとすることが可能であり、一般的な集積回路デバイスにおいて複数の深さの分離トレンチを用いる方法を概略的に示すために提示されている。メモリアレイ２００Ａは、行及び列の形式で配列されたメモリセル２０１を有する。上述のように、フィールド・アイソレーションの必要性は、集積回路デバイス内でも様々である。このメモリアレイ２００Ａの例では、底浅のトレンチ２０３を用いて隣り合う行や列のメモリセル２０１を分離することができると共に、より底深のトレンチ２０５を用いて、メモリセル２０１のアレイをアクセス制御回路２０７から分離することができる。
【００３０】
図２Ｂは、本発明の一実施形態に係るメモリデバイスの一部としての不揮発性メモリアレイ２００Ｂの一部を概略的に示す図である。メモリアレイ２００Ｂの詳細は、本発明の様々な実施形態をより理解するために説明される。メモリアレイ２００Ｂは、本発明の一実施形態に係るものとして形成された少なくとも２種類の分離トレンチを含む。例えば、第１の種類の分離トレンチは、隣り合う行又は列のメモリセルを分離するものであり、第２の種類の分離トレンチは、アレイの周縁部に配置されて、アレイを周辺回路から分離させることができる。メモリアレイは、複数の深さの分離トレンチの使用の一例を示すに過ぎない。
【００３１】
図２Ｂの配置は、ＮＯＲ型フラッシュ構造の一例に対応する。しかし、別の種類のメモリアレイでも本発明の実施形態から効果を得ることができる。一例として、ＮＡＮＤ型フラッシュ構造において、ワード線、ドレイン端子、及びソース接続端子を、本発明に従って形成することもできる。なお、ＮＡＮＤ型フラッシュ構造では、１つのセル列ごとに１つのドレイン端子を要し、１つのブロックごとに１つのソース接続端子を要する点でＮＯＲ型フラッシュ構造と異なる。従って、本発明は、図２Ｂに示す特定の配置に限定されない。
【００３２】
図２Ｂに示すように、メモリブロック２００Ｂは、ワード線２０２とこれに交差するローカルビット線２０４を有する。デジタル環境におけるアドレス付けを容易化するために、ワード線２０２の数及びビット線２０４の数は、２の累乗であり、例えば、２５６本のワード線２０２と４０９６本のビット線２０４とする。ローカルビット線２０４は、センスアンプ（図２Ｂでは図示せず）に接続するグローバルビット線（図示せず）に選択的に接続可能である。
【００３３】
ワード線２０２及びローカルビット線２０４の各交点には、浮遊ゲート型トランジスタ２０６が配置される。浮遊ゲート型トランジスタ２０６は、データを記憶する不揮発性メモリセルを意味する。そのような浮遊ゲート型トランジスタ２０６の一般的な構成は、不純物濃度の低いＰ型半導体基板内に形成された不純物濃度の高いｎ＋型材料からなるソース２０８及びドレイン２１０と、ソース及びドレインの間に形成されたチャンネル領域と、浮遊ゲート２１２と、制御ゲート２１４と、を備える。浮遊ゲート２１２は、トンネル誘電体（tunneling dielectric）によりチャンネル領域から分離されており、ゲート間誘電体により制御ゲート２１４から分離されている。ワード線２０２に接続された制御ゲート２１４を有する浮遊ゲート型トランジスタ２０６は、アレイソース接続線２１６として描かれている共通ソース２０８を共有することが一般的である。図２Ｂに示すように、隣り合う２本のワード線２０２に接続された浮遊ゲート型トランジスタ２０６は、同じアレイソース接続線２１６を共有している。浮遊ゲート型トランジスタ２０６は、ローカルビット線２０４に接続されたドレインを有する。浮遊ゲート型トランジスタ２０６の列は、所定のローカルビット線２０４に共通に接続されている。浮遊ゲート型トランジスタ２０６の行は、所定のワード線２０２に共通に接続されている。
【００３４】
アレイソース接続線２１６は、金属線又は高導電率を有する線に接続して、グラウンド電位のノードに共通の通路を形成することもできる。アレイグラウンド２１８は、この共有される通路として機能する。一実施形態として、アレイソース接続線２１６とアレイグラウンド２１８の間の接点は、メモリセル２０６のアレイの行ごとに１箇所のみとすることもできる。一般的なメモリデバイスは、１６の列ごとにアレイソース接続線とアレイグラウンドの接点を要する。
【００３５】
図３は、本発明の一実施形態に係るコントローラ又はプロセッサ３５０に接続されたメモリデバイス３００のブロック図である。メモリデバイス３００におけるメモリの種類は、本発明により限定されるものではなく、様々な揮発性メモリ又は不揮発性メモリの種類とすることができる。メモリデバイス３００は、行及び列の形式で配列された複数のメモリセルを有するメモリアレイ３０２を備える。メモリデバイス３００は、メモリアレイ３０２内に設けられた底浅の分離トレンチなどの第１分離トレンチと、メモリアレイ３０２の周縁部に設けられたより底深の分離トレンチなどの第２分離トレンチと、を有する。これらのトレンチは、本発明の一実施形態により形成されるものである。
【００３６】
メモリアレイ３０２は、アドレス信号線３３０を介してアドレスレジスタ３１２により受信された外部ロケーションアドレスを用いてアクセス可能である。アドレス信号はデコードされ、デコードされたアドレス信号に応じて、デコード・選択回路を含むアクセス回路３１４を用いて、１つ以上の目標とされたメモリセルが選択される。
【００３７】
データの入出力は、データ線３３２を経由し、Ｉ／Ｏ回路３２２を介して行われる。Ｉ／Ｏ回路３２２は、データ出力レジスタ、出力ドライバ、及び出力バッファを有する。制御信号線３２８を介して受信された制御信号に応じてメモリデバイス３００の基本的な動作を制御するために、コマンド実行ロジック３２４が設けられる。また、メモリアレイ３０２及びメモリセルで実行される特定の処理を制御するために、ステートマシン３２６も設けられる。コマンド実行ロジック３２４及び／又はステートマシン３２６は、読出し処理、書込み処理、消去処理その他のメモリの処理を制御する制御回路３２７と総称される。一般に、データ線３３２は、双方向通信に用いられる。電子システムの一部としての処理のために、メモリを外部プロセッサ３５０に接続することもできる。プロセッサ３５０としては、例えば、パーソナルコンピュータのメモリコントローラを挙げることができる。
【００３８】
当業者であれば、別の回路や制御信号を利用可能であり、また、図３のメモリデバイスは、本発明に焦点を当てるために簡略化されていることが理解されよう。また、上述のメモリデバイスの説明は、メモリの一般的な理解を意図したものであり、一般的なメモリデバイスの全ての構成要素及び特徴を完全に説明したものではないことも理解されよう。
【００３９】
結び
第１の深さのトレンチを異なる幅で基板に形成することにより、集積回路デバイスにおいて複数の深さのトレンチ（溝部）を形成することが可能な方法及び装置を説明してきた。誘電層の形成により、いくつかのトレンチを充填又は閉塞しつつ、より幅の広い他のトレンチを開口させたままとすることができる。誘電層の一部を除去することにより、開口しているトレンチの底部を露出させ、残りのトレンチを充填したままとすることができる。下部側の基板のうち露出された部分を除去することにより、その後に充填されることとなる開口しているトレンチを選択的に深くすることができる。上述の方法を用いることで、その後のマスク処理の必要なしに異なる深さのトレンチを形成することができる。
【００４０】
ここでは、具体的な実施形態について説明してきたが、当該分野の当業者にとって、上記の実施形態に代えて、同一の目的を達成することのできるあらゆる構成が利用可能である。当業者にとっては、本願に関する多くの改変が明らかであろう。このため、本願は、本発明に関するあらゆる応用及び改変を包含することを意図している。従って、本発明が添付の特許請求の範囲及びその均等の範囲によってのみ限定されることを明確に意図している。
【図面の簡単な説明】
【００４１】
【図１Ａ】図１Ａは、本発明の一実施形態に係る加工方法の一段階における集積回路の一部断面図である。
【図１Ｂ】図１Ｂは、前記実施形態に係る加工方法の別の一段階における集積回路の一部断面図である。
【図１Ｃ】図１Ｃは、前記実施形態に係る加工方法のさらに別の一段階における集積回路の一部断面図である。
【図１Ｄ】図１Ｄは、前記実施形態に係る加工方法のさらに別の一段階における集積回路の一部断面図である。
【図１Ｅ】図１Ｅは、前記実施形態に係る加工方法のさらに別の一段階における集積回路の一部断面図である。
【図１Ｆ】図１Ｆは、前記実施形態に係る加工方法のさらに別の一段階における集積回路の一部断面図である。
【図１Ｇ】図１Ｇは、前記実施形態に係る加工方法のさらに別の一段階における集積回路の一部断面図である。
【図１Ｈ】図１Ｈは、本発明の一実施形態に係る深さが異なる複数の分離トレンチの使用を示す集積回路の一部断面図である。
【図２Ａ】図２Ａは、本発明の一実施形態に係るメモリアレイの一部及び周辺回路の概略ブロック図である。
【図２Ｂ】図２Ｂは、本発明の別の実施形態に係る不揮発性メモリアレイの一部概略図である。
【図３】図３は、本発明の一実施形態に係る基本的なメモリデバイスがプロセッサに接続されている機能ブロック図である。
【図１Ａ】
2008511994.tif 000003
【図１Ｂ】
2008511994.tif 000004
【図１Ｃ】
2008511994.tif 000005
【図１Ｄ】
2008511994.tif 000006
【図１Ｅ】
2008511994.tif 000007
【図１Ｆ】
2008511994.tif 000008
【図１Ｇ】
2008511994.tif 000009
【図１Ｈ】
2008511994.tif 000010
【図２Ａ】
2008511994.tif 000011
【図２Ｂ】
2008511994.tif 000012
【図３】
2008511994.tif 000013
【手続補正書】
【提出日】平成19年5月29日(2007.5.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路デバイスの製造方法であって、
第１溝部（１２５）及び前記第１溝部より幅の広い第２溝部（１３０）のそれぞれを第１の深さで基板（１０５）に形成するステップと、
前記第２溝部（１３０）を充填することなしに前記第１溝部（１２５）を充填する第１誘電層（１３５）を形成するステップと、
前記第１誘電層（１３５）の一部を除去し、前記基板（１０５）のうち前記第１溝部（１２５）の底部に位置する部分を露出させることなしに、前記基板（１０５）のうち前記第２溝部（１３０）の底部に位置する部分を露出させるステップと、
露出させた前記部分を除去し、前記第２溝部（１３０）を第２の深さにするステップと、
前記第２溝部（１３０）を第２の深さにした後に、前記第２溝部（１３０）の側壁から前記第１誘電層（１３５）の一部を除去するステップと、
前記第２溝部（１３０）の側壁から前記第１誘電層（１３０）の一部を除去した後、前記第２溝部（１３０）を充填する第２誘電層（１４０）を形成するステップと、
を有する製造方法。
【請求項２】
請求項１記載の製造方法において、
前記基板（１０５）は、単結晶シリコン基板である
ことを特徴とする製造方法。
【請求項３】
請求項１又は２記載の製造方法において、
前記第１誘電層（１３５）及び前記第２誘電層（１４０）は、同一の誘電材料からなる
ことを特徴とする製造方法。
【請求項４】
請求項１〜３いずれか１項に記載の製造方法において、
前記第２溝部（１３０）の側壁から前記第１誘電層（１３５）の一部を除去する際、前記第１誘電層（１３５）にエッチバック処理を施す
ことを特徴とする製造方法。
【請求項５】
請求項１〜４いずれか１項に記載の製造方法において、さらに、
前記第２誘電層（１４０）の一部を除去するステップを有する
ことを特徴とする製造方法。
【請求項６】
請求項５記載の製造方法において、
前記第２誘電層（１４０）の一部を除去する際、前記第２誘電層（１４０）に化学機械平坦化処理を施す
ことを特徴とする製造方法。
【請求項７】
請求項１〜４いずれか１項に記載の製造方法において、さらに、
少なくとも１本の前記第１溝部（１２５）を囲む少なくとも１本の前記第２溝部（１３０）を形成する
ことを特徴とする製造方法。
【請求項８】
請求項１〜７いずれか１項に記載の製造方法において、
前記第１溝部（１２５）及び前記第２溝部（１３０）を第１の深さで基板（１０５）に形成するステップは、
前記基板（１０５）上に少なくとも１つの犠牲層（１１０、１１５）を形成するステップと、
前記少なくとも１つの犠牲層（１１０、１１５）の上にマスク層（１２０）を形成し、前記少なくとも１つの犠牲層（１１０、１１５）の一部を露出させるステップと、
前記少なくとも１つの犠牲層（１１０、１１５）のうち露出された部分と、前記基板（１０５）のうち前記露出された部分の下側に位置する部分を除去するステップと、
を有することを特徴とする製造方法。
【請求項９】
請求項８記載の製造方法において、さらに、
前記第２誘電層（１４０）の一部を除去し、前記少なくとも１つの犠牲層（１１０、１１５）の残りの部分を露出させるステップと、
前記少なくとも１つの犠牲層（１１０、１１５）の前記残りの部分を除去し、前記基板（１０５）の活性領域（１４５、１５０）を露出させるステップと、
前記基板（１０５）の前記活性領域（１４５、１５０）に前記集積回路デバイスを形成するステップと、
を有することを特徴とする製造方法。
【請求項１０】
請求項８記載の製造方法において、
前記マスク層（１２０）を形成する際、フォトレジスト層を形成及びパターン付けする
ことを特徴とする製造方法。
【請求項１１】
請求項１〜７いずれか１項に記載の製造方法において、
前記第１誘電層（１３５）の一部を除去する際、前記第１誘電層（１３５）の水平な部分を優先的に除去する
ことを特徴とする製造方法。
【請求項１２】
請求項１〜７いずれか１項に記載の製造方法において、さらに、
前記第１溝部（１２５）及び前記第２溝部（１３０）を形成するのに加えて、前記第２溝部（１３０）より幅が広い第３溝部を前記基板（１０５）に形成するステップを有する
ことを特徴とする製造方法。
【請求項１３】
行と列の形式で構成されたメモリセル（２０６）のアレイ（３０２）と、
前記メモリセル（２０６）のアレイ（３０２）の制御若しくはアクセス又はその両方を行う回路（３２７）と、
を有するメモリデバイスであって、
前記メモリデバイスは、前記メモリセル（２０６）のアレイ（３０２）内でフィールド・アイソレーションを行う少なくとも１本の第１溝部（１２５）と、前記メモリセル（２０６）のアレイ（３０２）外でフィールド・アイソレーションを行う少なくとも１本の第２溝部（１３０）と、を含み、
前記少なくとも１本の第２溝部（１３０）は、前記少なくとも１本の第１溝部（１２５）を囲むように形成され、
前記第１溝部（１２５）及び前記第２溝部（１３０）は、
所定の基準値よりも小さい幅の前記第１溝部（１２５）と、前記基準値よりも大きい幅の前記第２溝部（１３０）とを含む複数の溝部（１２５、１３０）を第１の深さで基板（１０５）に形成し、
前記第２溝部（１３０）を開口させたまま、前記第１溝部（１２５）を充填する誘電層（１３５）を前記基板（１０５）上に形成し、
前記誘電層（１３５）の一部を除去し、前記第１溝部（１２５）を充填させたまま、前記基板（１０５）のうち前記第２溝部（１３０）の底部に位置する部分を露出させ、
露出させた前記部分を除去し、前記第２溝部（１３０）を第２の深さとし、
前記第２溝部（１３０）を充填する第２誘電層（１４０）を前記基板（１０５）上に形成する
ことにより形成されることを特徴とするメモリデバイス。
【請求項１４】
請求項１３記載のメモリデバイスにおいて、
前記基板（１０５）は、単結晶シリコン基板である
ことを特徴とするメモリデバイス。
【請求項１５】
請求項１３又は１４記載のメモリデバイスにおいて、
前記第１誘電層（１３５）及び前記第２誘電層（１４０）は、同一の誘電材料からなる
ことを特徴とするメモリデバイス。
【請求項１６】
請求項１３〜１５いずれか１項に記載のメモリデバイスにおいて、
前記第２溝部（１３０）の側壁から前記第１誘電層（１３５）の一部を除去する際、前記第１誘電層（１３５）にエッチバック処理を施すことにより得られる
ことを特徴とするメモリデバイス。
【請求項１７】
請求項１３〜１６いずれか１項に記載のメモリデバイスにおいて、さらに、
前記第２誘電層（１４０）の一部を除去することにより得られる
ことを特徴とするメモリデバイス。
【請求項１８】
請求項１７記載のメモリデバイスにおいて、
前記第２誘電層（１４０）の一部を除去する際、前記第２誘電層（１４０）に化学機械平坦化処理を施すことにより得られる
ことを特徴とするメモリデバイス。
【請求項１９】
請求項１３〜１７いずれか１項に記載のメモリデバイスにおいて、さらに、
少なくとも１本の前記第１溝部（１２５）を囲むように少なくとも１本の前記第２溝部（１３０）を形成することにより得られる
ことを特徴とするメモリデバイス。
【請求項２０】
請求項１３〜１９いずれか１項に記載のメモリデバイスにおいて、
前記第１溝部（１２５）及び前記第２溝部（１３０）を第１の深さで基板（１０５）に形成する際、
前記基板（１０５）上に少なくとも１つの犠牲層（１１０、１１５）を形成し、
前記少なくとも１つの犠牲層（１１０、１１５）の上にマスク層（１２０）を形成し、前記少なくとも１つの犠牲層（１１０、１１５）の一部を露出させ、
前記少なくとも１つの犠牲層（１１０、１１５）のうち露出された部分と、前記基板（１０５）のうち前記露出された部分の下側に位置する部分を除去することにより得られる
ことを特徴とするメモリデバイス。
【請求項２１】
請求項２０記載のメモリデバイスにおいて、さらに、
前記第２誘電層（１４０）の一部を除去し、前記少なくとも１つの犠牲層（１１０、１１５）の残りの部分を露出させ、
前記少なくとも１つの犠牲層（１１０、１１５）の前記残りの部分を除去し、前記基板（１０５）の活性領域（１４５、１５０）を露出させ、
前記基板（１０５）の前記活性領域（１４５、１５０）に前記集積回路デバイスを形成することにより得られる
ことを特徴とするメモリデバイス。
【請求項２２】
請求項２０記載のメモリデバイスにおいて、
前記マスク層（１２０）を形成する際、フォトレジスト層を形成及びパターン付けすることにより得られる
ことを特徴とするメモリデバイス。
【請求項２３】
請求項１３〜１９いずれか１項に記載のメモリデバイスにおいて、
前記第１誘電層（１３５）の一部を除去する際、前記第１誘電層（１３５）の水平な部分を優先的に除去することにより得られる
ことを特徴とするメモリデバイス。
【請求項２４】
請求項１３〜１９いずれか１項に記載のメモリデバイスにおいて、さらに、
前記第１溝部（１２５）及び前記第２溝部（１３０）を形成するのに加えて、前記第２溝部（１３０）より幅が広い第３溝部を前記基板（１０５）に形成することにより得られる
ことを特徴とするメモリデバイス。
【請求項２５】
基板（１０５）内に形成された第１の導電型の第１ウェル領域（２１７）と、
前記基板（１０５）内に形成された第２の導電型の第２ウェル領域（２１９）と、
少なくとも１箇所の第１分離領域（１２５）が内部に形成された前記第１ウェル領域（２１７）内に形成された複数の第１コンポーネントデバイスと、
前記第２ウェル領域（２１９）内に形成された複数の第２コンポーネントデバイスと、
を有する集積回路デバイスであって、
前記複数の第１コンポーネントデバイスの１つは、隣り合う前記第１コンポーネントデバイスの１つから、第１分離領域（１２５）により分離され、
前記第１ウェル領域（２１７）は、前記第１分離領域（１２５）よりも深く形成された少なくとも１箇所の第２分離領域（１３０）により、前記第２ウェル領域（２１９）から分離されている
ことを特徴とする集積回路デバイス。
【請求項２６】
請求項２５記載の集積回路デバイスにおいて、
前記基板（１０５）はＰ型基板であり、
前記第１ウェル領域（２１７）は、ｎ型ウェルであり、
前記第２ウェル領域（２１９）は、ｐ型ウェルであり、
前記第１コンポーネントデバイスは、ｐ型電界効果トランジスタ（２０９ａ、２０９ｂ）であり、
前記第２コンポーネントデバイスは、ｎ型電界効果トランジスタ（２１１ａ、２１１ｂ）である
ことを特徴とする集積回路デバイス。
【請求項２７】
請求項２５又は２６記載の集積回路デバイスにおいて、
前記第２ウェル領域（２１９）は、前記少なくとも１箇所の第２分離領域（１３０）に囲まれたＮ＋領域（２２１）により前記基板（１０５）から分離されている
ことを特徴とする集積回路デバイス。
【請求項２８】
請求項２５〜２７いずれか１項に記載の集積回路デバイスにおいて、
前記第２ウェル領域（２１９）内には、少なくとも１箇所の第１分離領域（１２５）が形成されており、
前記複数の第２コンポーネントデバイスの１つは、隣り合う前記複数の第２コンポーネントデバイスの１つから、第１分離領域（１２５）により分離されている
ことを特徴とする集積回路デバイス。
【請求項２９】
請求項２５〜２８いずれか１項に記載の集積回路デバイスにおいて、
前記第１分離領域（１２５）のそれぞれは、実質的に同一の深さである
ことを特徴とする集積回路デバイス。
【請求項３０】
請求項２９記載の集積回路デバイスにおいて、
前記第１分離領域（１２５）の幅がそれぞれ異なる
ことを特徴とする集積回路デバイス。
【請求項３１】
請求項２９又は３０記載の集積回路デバイスにおいて、
前記第２分離領域（１３０）の幅は、前記第１分離領域（１２５）の幅よりも広い
ことを特徴とする集積回路デバイス。
【請求項３２】
請求項２５〜３１いずれか１項に記載の集積回路デバイスにおいて、
前記ｎ型ウェル（２１７）及び前記ｐ型ウェル（２１９）の少なくとも一方は、三重のウェル構造で形成される
ことを特徴とする集積回路デバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
図３は、本発明の一実施形態に係るコントローラ又はプロセッサ１５０に接続されたメモリデバイス３００のブロック図である。メモリデバイス３００におけるメモリの種類は、本発明により限定されるものではなく、様々な揮発性メモリ又は不揮発性メモリの種類とすることができる。メモリデバイス３００は、行及び列の形式で配列された複数のメモリセルを有するメモリアレイ３０２を備える。メモリデバイス３００は、メモリアレイ３０２内に設けられた底浅の分離トレンチなどの第１分離トレンチと、メモリアレイ３０２の周縁部に設けられたより底深の分離トレンチなどの第２分離トレンチと、を有する。これらのトレンチは、本発明の一実施形態により形成されるものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
データの入出力は、データ線３３２を経由し、Ｉ／Ｏ回路３２２を介して行われる。Ｉ／Ｏ回路３２２は、データ出力レジスタ、出力ドライバ、及び出力バッファを有する。制御信号線３２８を介して受信された制御信号に応じてメモリデバイス３００の基本的な動作を制御するために、コマンド実行ロジック３２４が設けられる。また、メモリアレイ３０２及びメモリセルで実行される特定の処理を制御するために、ステートマシン３２６も設けられる。コマンド実行ロジック３２４及び／又はステートマシン３２６は、読出し処理、書込み処理、消去処理その他のメモリの処理を制御する制御回路３２７と総称される。一般に、データ線３３２は、双方向通信に用いられる。電子システムの一部としての処理のために、メモリを外部プロセッサ１５０に接続することもできる。プロセッサ１５０としては、例えば、パーソナルコンピュータのメモリコントローラを挙げることができる。