(57)【要約】  ３つ以上の閾値電圧（３００）に対応する１ビットにつき３つ以上のデータレベルを有するマルチレベルフラッシュメモリセル（ＭＬＢ）のワード線をプログラミングする方法（４００）が提供される。本発明は、メモリセルのワード線のビットをラフプログラミング相（４３０）およびファインプログラミング相（４５０）を備える２つのプログラミング相でプログラミングする相互作用型プログラムアルゴリズム（４００）を利用して、非常にコンパクトなＶｔ分布を達成する。
2008527611.tif 000002
【特許請求の範囲】
【請求項１】
マルチレベルフラッシュメモリアレイのワード線上の１つ以上のメモリビットをプログラミングする方法（４００）であって、前記メモリビットは２つ以上のプログラムレベル（Ｌ２，Ｌ３，Ｌ４）およびブランクレベル（Ｌ１）を有し、前記レベルは３つ以上の閾値電圧（３００）に対応する３つ以上のデータレベルを備え、
前記方法は、
プログラミングされることになっている１つ以上のプログラミングされていないマルチレベルフラッシュメモリビットを提供すること（４１０）と、
前記メモリビットそれぞれの前記閾値電圧がターゲット閾値電圧より小さいオフセット値であるラフ閾値電圧にほぼ対応するまで、前記アレイの前記メモリビットに対してラフプログラミング動作を実行すること（４３０）と、
各メモリビットの前記閾値電圧が前記ターゲット閾値電圧にほぼ対応するまで、前記アレイの前記メモリビットに対してファインプログラミング動作を実行すること（４５０）と、
を備える、方法（４００）。
【請求項２】
前記マルチレベルフラッシュメモリアレイ（１００）の前記メモリセル（２００）が、１ビットにつき３つ以上のデータレベルを有する両面ＯＮＯフラッシュメモリセル（２００）を備える、請求項１に記載の方法（４００）。
【請求項３】
前記ワード線上の前記プログラムレベルのそれぞれにダイナミック高速ビットドレイン電圧を発生させること（４２０）をさらに備える、請求項１に記載の方法（４００）。
【請求項４】
前記ワード線上の前記プログラムレベルのそれぞれにダイナミック高速ビットドレイン電圧を発生させること（４２０）が、
サンプルビットのグループを各プログラムレベルと関連した前記ワード線から選択すること（４２１）と、
各プログラムレベルの開始ドレイン電圧を各プログラムレベルの最も低い許容ドレイン電圧から選択すること（４２２）と、
第１のプログラムレベルと関連したサンプルビットの第１のグループにプログラムパルスを印加すること（４２３）と、
前記ドレイン電圧、ゲート電圧、および、サンプルビットの前記第１のグループの前記ドレイン電圧および前記ゲート電圧の組み合わせのうちの１つを増加させること（４２６）と、
前記サンプルビットのグループの高速ビットがプログラミングされるか最大ドレイン電圧レベルが得られる（４２５）第１のドレイン電圧を決定すること（４２４）と、
高速ビットドレイン電圧がそれぞれのプログラムレベル（４２８）と関連したサンプルビットの各グループに決定される（４２７）まで、プログラムレベルと関連したサンプルビットの別のグループを再選択すること（４２９）と、プログラムパルスを印加すること（４２３）と、前記ドレイン電圧および前記ゲート電圧のうちの１つを増加させること（４２６）と、
を備える、請求項３に記載の方法（４００）。
【請求項５】
前記ラフプログラミング動作（４３０）が、
前記ラフ閾値電圧と対応するようにプログラム検証値を設定すること（４３１）と、
前記セルビット対のプログラムパターンに基づいて前記ビットをプログラミングする（４３３）ために、ドレイン電圧およびゲート電圧の所定のプログラミングプロファイルを選択すること（４３２）と、
前記プログラミングプロファイルにしたがってプログラミングパルスを前記ビットに印
加すること（４３６，４４２）と、
前記メモリセルの各ビット（４４６）の前記閾値電圧が前記プログラム検証値の前記ラフ閾値電圧にほぼ対応する（４３４，４４０）まで、前記プログラミングプロファイル（４３３）にしたがってプログラミングパルスを前記ビットに再印加すること（４３６，４４２）と、
前記ラフプログラミングされたビットの選択を取り消すこと（４３８，４４４）と、
を備える、請求項１に記載の方法（４００）。
【請求項６】
改良されたＣＢＤ制御を得るために、前記プログラムミングパルスを前記メモリセルビット対の各ビットに交互に印加すること（４３６，４４２）をさらに備える、請求項５に記載の方法（４００）。
【請求項７】
前記所定のプログラムプロファイル（４３３）が、連続したプログラミングパルスにわたり前記ビットに印加される前記ドレイン電圧および前記ゲート電圧の所定パターン（８００，９００，１０００，１１００）を備える、請求項５に記載の方法（４００）。
【請求項８】
前記所定のプログラミングプロファイル（４３３）が、前記ドレイン電圧、前記ゲート電圧、および、前記ドレインおよび前記ゲート電圧の組み合わせのうちの１つを、最初のラフ開始ドレイン電圧および最初のラフ開始ゲート電圧（７０６）から、前記ワード線上の前記プログラムレベルそれぞれに発生するダイナミック高速ビットドレイン電圧（７０５）に対してさらに変動させる、請求項７に記載の方法（４００）。
【請求項９】
前記所定のプログラミングプロファイル（４２３，７００）が、ラフ開始ドレイン電圧（７０６）、および、前記ダイナミック高速ビットドレイン電圧（７０５）に対してオフセットされる所定のプログラムパルス数（７１０）に基づく最大ドレイン電圧（７１２）を提供する、請求項７に記載の方法（４００）。
【請求項１０】
前記ファインプログラミング動作（４５０）が、
前記ターゲット閾値電圧と対応するようにプログラム検証値を設定すること（４５１）と、
前記セルビット対のプログラムパターンに基づいて前記ビットをプログラミングするために、ドレイン電圧およびゲート電圧の所定のプログラミングプロファイルを選択すること（４３３）と、
前記プログラミングプロファイルにしたがってプログラミングパルスを前記ビットに印加することと、
前記メモリセルの各ビットの前記閾値電圧が前記プログラム検証値の前記ファイン閾値電圧にほぼ対応するまで、前記プログラミングプロファイルにしたがってプログラミングパルスを前記ビットに再印加することと、
前記ファインプログラミングされたビットの選択を取り消すことと、
を備える、請求項１に記載の方法（４００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に記憶装置などに関し、より詳細には、フラッシュメモリデバイスにおける複数レベルのデータ状態を有するセルのセクタをプログラミングする方法に関する。
【背景技術】
【０００２】
コンピュータおよび同様のタイプのシステムのためのデータを記憶するために、多くの異なるタイプおよび形式のメモリが存在する。例えば、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、プログラマブルリードオンリーメモリ（ＰＲＯＭ）、電気的プログラマブルリードオンリーメモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、およびフラッシュメモリはすべて、データ記憶に対応するのに現在利用可能である。
【０００３】
各タイプのメモリは、それ自体に特有の利点および問題点を有する。例えば、ＤＲＡＭおよびＳＲＡＭは、データの個々のビットを１度に１つずつ消去することができるが、電源が落とされるとこのようなメモリはそのデータを失う。これに対して、ＥＥＰＲＯＭは追加の外装品なしで容易に消去されることができるが、データ記憶密度が減少し、低速で、より高コストである。対照的にＥＰＲＯＭはより安価であり、より高密度であるが、容易に消去することはできない。
【０００４】
フラッシュメモリは、一般に普及しているタイプのメモリになっている。というのは、フラッシュメモリはＥＰＲＯＭの高密度および低コストの利点とＥＥＰＲＯＭの電気的に消去可能であることとを組み合わせているからである。フラッシュメモリは、再書き込みされることができ、電源なしでその内容を保持することができるので、不揮発性である。フラッシュメモリは、携帯電話、ポータブルコンピュータ、ボイスレコーダなど多くのポータブル電子製品、ならびに、自動車、飛行機、工業制御システムなど多くの大型電子システムで使用される。
【０００５】
フラッシュメモリは一般に、多くのメモリセルから構成され、ここでは一般に、データの単一ビットがそれぞれのメモリセルに記憶され、それぞれのメモリセルから読み出される。セルは一般に、ホットエレクトロン注入によってプログラミングされ、ファウラーノルドハイムトンネルまたは他の機構によって消去される。半導体産業の多くの態様と同様に、より高いデバイス記録密度を獲得し、半導体ウエハ上のメモリセルの数を増加させる絶え間ない要望と努力とが存在する。同様に、より多くのデータをより小型の記憶装置に保存することができるように、増加したデバイス速度および性能もまた望まれている。
【０００６】
個々のフラッシュメモリセルは、アドレスデコード回路を通した読み出し、プログラム、または消去動作のためにアクセスされる、個々にアドレス可能なユニットまたはグループに編成される。個々のメモリセルは一般的に、わずかなデータを保存するのに適合される半導体構造物からなり、適切にデコードしグループを選択する回路、ならびに動作されているセルに電圧を供給する回路を含む。
【０００７】
消去、プログラム、および読み出しの動作は一般に、メモリセルのいくつかの端子に適切な電圧を印加することによって実行される。消去または書き込みの動作では、電荷がメモリセルにおいて除去されるか保存されるように電圧が印加される。読み出し動作では、電流がセルに流れるように適切な電圧が印加される。このような電流量はセルに保存され
るデータ値で示される。記憶装置は、その中に保存されるデータを決定するために結果として生じたセルの電流を検出する適切な回路を含み、回路は次いで記憶装置が利用されるシステムの他のデバイスによってアクセスするためのデバイスのデータバス端子に提供される。
【０００８】
制御ゲートとして働くワード線に信号を印加し、ビットがソースとドレインとの接続部によって保存されるようにビット線の接続部を変化させることによって、プログラミング回路はわずかなセルを制御する。ホットエレクトロン注入など適した機構を使用してセルをプログラミングすることによって、一般に、セルの閾値電圧が増加する。動作時において、プログラミング（書き込み）、読み出しまたは消去する機能としての周辺のデコーダおよび制御回路を使用して、個々のフラッシュセルがそれぞれのビット線およびワード線を介してアドレスされる。消去は包括的な動作として実行され、ここではセルのアレイまたはセクタが同時消去されることができ、一般的にセルに低い閾値電圧が生じる。
【０００９】
さらに詳細には、単一ビットのフラッシュメモリセルは、ホットエレクトロン注入など適した機構によってプログラミングされてもよい。ホットエレクトロン注入を用いたプログラミングは、比較的高電圧を制御ゲートに印加することを必要とし、また、ソースをグランドに接続し、ドレインをソースの上の所定の電位に接続することを必要とする。結果として生じた電界が十分に高いとき、電子は、ソースからＯＮＯフラッシュの窒化層上に注入されるのに十分なエネルギを集める。捕獲された電子のために、セルの閾値電圧が増加する。捕獲された電子により生じるセルの閾値電圧（および、それによるチャネルのコンダクタンス）におけるこのような変化によって、セルがプログラミングされるようになる。
【００１０】
半導体産業の多くの態様と同様に、デバイスの寸法を小さくして半導体ウエハのより高いデバイス記録密度を得ることが、絶え間なく望まれている。同様に、より多くのデータをより小型の記憶装置に保存することを可能にするために、増加したデバイス速度および性能が望まれている。したがって、とりわけ、半導体ウエハ（またはダイ）に実装されることのできるメモリセル数を増加させる努力が継続して存在している。
【００１１】
例えば、別のタイプのフラッシュメモリは両面ＯＮＯフラッシュメモリであり、これによって複数のビットを単一セルに保存することが可能になる。この技術では、メモリセルが２つの同じ（写された）かまたは相補的領域に事実上分割され、それぞれは２つの独立したビットのうちの１つを保存するために定式化される。それぞれの両面ＯＮＯフラッシュメモリセルは、従来のセルのように、ゲート、ソース、およびドレインを有する。しかし、ソースが電源と常に接続され、ドレインが電気的ドレインと常に接続される従来のスタックゲートセルとは異なり、それぞれの両面ＯＮＯフラッシュメモリセルは、２つのビットを保存することを可能にするために動作中に逆転するソースとドレインとの接続部を有することができる。
【００１２】
仮想グランドタイプのアーキテクチャにおいて、両面ＯＮＯフラッシュメモリセルは、伝導性のビット線を備えた半導体基板を有する。「電荷捕獲誘電体層」と称される多層の記憶層は、半導体基板の上に形成される。電荷捕獲誘電体層は一般に、３つの分離層、すなわち、第１の絶縁層と、電荷捕獲層と、第２の絶縁層とから構成されることができる。ワード線は、ビット線に対してほぼ垂直の電荷捕獲誘電体層の上に形成される。制御ゲートとして働くワード線に信号を印加することによって、かつ、１つのビットが１つの配置で接続されているソースおよびドレインによって保存され、相補ビットが別の配置で接続されているソースおよびドレインによって保存されるように、ビット線の接続を変化させることによって、プログラミング回路はセルあたり２つのビットを制御する。
【００１３】
しかし、このような両面ＯＮＯフラッシュアーキテクチャの近さによって、普及するにはある望ましくない現象もまた生じる。例えば、チャネル長さが減少し、ビット同士がより近くに導かれると、電荷捕獲層内に保存される２つのビットまたは電荷を分離することがますます困難になる。このように、ビット上の電荷が、相互に混入するかまたは妨害する可能性があり、ビットに対して実行される動作がより困難になりより多くのエラーの機会を導くことになる。ビットが相互に有する可能性のあるこのような相互依存または影響は、時には相補ビット妨害、すなわちＣＢＤと呼ばれる。
【００１４】
採用されるフラッシュアーキテクチャに関係なく、両面ＯＮＯフラッシュおよびマルチレベルフラッシュセルを確実かつ正確にプログラミングすることは、対応するＶｔレベルからデータ状態を正確に読み出して決定するために狭いＶｔ分布を保持するのに伴う厄介な問題に特に慎重を期することになり得る。さらに、このような狭い分布が種々の複数のレベルについて得られる場合であっても、メモリセルのセクタが許容範囲内で急速に、効率的に、かつ確実にプログラミングされることができない限り、優位的利点はほとんど得られないであろう。
【００１５】
前述した内容に鑑みて、セクタまたはアレイのマルチレベルフラッシュメモリセルを迅速かつ効率よくプログラミングしつつ、ＣＢＤの制御を維持してプログラミングされたビット状態の狭いＶｔ分布を得る改良された方法が必要となる。
【発明の開示】
【課題を解決するための手段】
【００１６】
発明の開示
以下に、本発明のいくつかの態様を基本的に理解するために、本発明の簡単な概要を示す。この概要は本発明の広範囲の概観ではない。この概要は本発明の重要で決定的な要件を特定するものではなく、本発明の範囲を限定（ｄｅｌｉｎｅａｔｅ）するものでもない。むしろ、この概要の主たる目的は、後に示すより詳細な説明の前置きとして、簡単な形式で本発明の１つ以上の概念を単に示すことである。
【００１７】
本発明は、メモリセルのワード線を２つのプログラミング相でプログラミングする相互作用型プログラムアルゴリズムを適用することによって、３つ以上の閾値電圧に対応する３つ以上のデータレベルまたはデータ状態を有するマルチレベルフラッシュメモリビット（ＭＬＢ）のワード線をプログラミングする。２つのプログラミング相は、ラフプログラミング相およびファインプログラミング相を備え、非常にコンパクトなＶｔ分布が得られる。３つ以上のデータレベルまたはデータ状態は、１つのブランクレベルすなわち消去された状態と２つ以上のプログラミングされたレベルとを含む。さらに、本発明の方法は、１セルにつき１つ以上の物理ビットを有するセルに適用可能である。
【００１８】
一実施例では、同じプログラムパターンまたは多数のパターンにプログラミングされることになっているセルビット対（例えば、１セルにつき２つの物理ビットまたは相補ビットを有する両面ＯＮＯフラッシュセル）が、ワード線に沿って選択される。まず、サンプルビットのグループが各ワード線に対して選択され、それぞれ可能なプログラムレベル（例えば、Ｌ２（２サンプル）、Ｌ３（３サンプル）、Ｌ４（４サンプル）・・・Ｌｎ（ｎサンプル））を示す。次いで、各グループのサンプルビットがプログラミングされて、対応する最小ドレイン電圧を決定する。このドレイン電圧で各グループのビットがまずプログラミングされる。各プログラムレベルに対するこの高速ビットドレイン電圧（Ｆｖｄ）（例えば、Ｌ２に対するＦｖｄ１、Ｌ３に対するＦｖｄ２、Ｌ４に対するＦｖｄ３・・・Ｌｎ＋１に対するＦｖｄｎ）は実質的に、そのワード線（ＷＬ）上のコアの残りのビットに必要とされるワード線固有のＶｔのプログラム特性を提供する。
【００１９】
ラフプログラミング相では、次いで、高速ビットＶｄ（Ｆｖｄ）と関連する点（例えばＦｖｄより低い、等しい、もしくは高い固定されたオフセット）から始まるドレイン電圧を使用して、ワード線に沿ったコアセルがプログラミングされる。メモリセルに印加される連続したプログラミングパルスの所定のＶｄおよびＶｇのプロファイル（例えば、約１５０ｎｓ〜２μｓのパルス幅のプログラムパルスにつき約５０〜２００ｍＶの段差）にしたがってプログラミングが実行されるまで、プログラミングは続く。相補ビット対のビットは、個々のビットのＶｔがそれらのラフＶｔ閾値レベルに達するまでこのような方法で交互にプログラミングされる。Ｖｔ閾値レベルは、最終ターゲット閾値電圧よりも低くオフセットされる（例えば、ターゲットＶｔよりも約１５０〜４５０ｍＶ低いオフセット）。
【００２０】
次いで、ファインプログラミング相では、最終ターゲット閾値電圧が得られるまで、ワード線のＭＬＢセルが連続したプログラミングパルスの別の所定のＶｄおよびＶｇのプロファイルでさらにプログラミングされる。本発明の別の態様において、プログラミングパルスのＶｄおよびＶｇのプロファイルは、ビット対内で可能なプログラムパターンの種々の組み合わせに適応するようにさらに調整されてもよい。例えば、両面ＯＮＯフラッシュの４レベルセルでは、１６の可能な状態、ビット対の組み合わせ、またはプログラムパターンがある（例えば１１、１２、２１、１３、３１、１４、４１、２２、２３、３２、２４、４２、３３、３４、４３、４４）。このように、各ワード線のセルが特徴づけられ、ラフプログラミングされ、次いでデータ状態にファインプログラミングされて、より精密なＶｔ分布を獲得しつつ、相補ビット妨害の影響を補償する。
【００２１】
本発明のマルチレベルビットＭＬＢフラッシュメモリセルは、３つ以上のデータ状態に対応する３つ以上のレベルにプログラミングされることのできる単一の物理ビットを備えてもよい。あるいは、ＭＬＢセルは、物理的に異なる２つのビットを有する両面ＯＮＯフラッシュまたはミラービットセルを備えてもよい。２つのビットは４など複数のレベルにそれぞれプログラミングされてもよく、ここでは１６の可能な状態が利用可能となる。この方法は、片面および両面のＯＮＯフラッシュＥＥＰＲＯＭを含む種々のフラッシュメモリアーキテクチャや、電気的にプログラミングされることのできる他のこのようなシングルまたはマルチビットメモリアーキテクチャにおいて適切に実施されてもよく、また、この種のあらゆるセルまたは変形は、本発明の範囲内にあると考えられる。
【００２２】
本発明の別の態様では、ゲートおよびドレイン電圧のプログラミングプロファイルは、セルのビット対のプログラムパターンに対応するルックアップテーブルによって決定される。本発明のさらに別の態様において、ドレイン電圧またはゲート電圧のどちらかが一定に保たれる一方で、他方の電圧がプログラミングプロファイルに従う。
【００２３】
本発明は、最小のプログラムミング時間を使用して十分に制御された狭いＶｔ分布を得る、ＭＬＢメモリセルのアレイのワード線をプログラミングしつつ、同時にＣＢＤの制御を保持する方法を提供する。
【００２４】
前述および関連する目的を達成するため、以下の説明および添付の図面は、本発明のいくつかの例示的な態様および実施例を詳細に説明する。これらは、本発明の１つ以上の態様が用いられ得るほんの少しの方法を示したに過ぎない。本発明の他の態様、利点および新規な特徴は、添付の図面に関連して考慮することによって、以下の本発明の詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００２５】
発明を実施するための形態
図面を参照しつつ本発明の１つ以上の態様を説明する。ここで、類似の参照番号は類似
の要素を示すために全体的に用いられ、種々の構造物は一定の比率で必ずしも描かれていない。以下の説明において、説明のために、本発明の１つ以上の態様を完全に理解すべく多くの具体的な詳細内容が説明されている。しかし、当業者にとって、本発明の１つ以上の態様がこれらの具体的な詳細よりも小さな範囲で実施しうることは明らかであろう。他の例では、本発明の１つ以上の態様の説明を容易にするため、既知の構造物および装置をプロック図形式で示す。
【００２６】
記憶装置の密度の改良は、記憶容量の増加につながる。密度および、したがって容量は、記憶装置の製作コストおよび市場性の主要な考慮事項であり、わずかな情報を半導体チップに保存するのに使用される実質量に直接関連する。例えば、所与の寸法のチップにより多くのメモリセルトランジスタを収容するように特徴寸法を縮小し、それによってより高密度を得ることによって、密度が増加する。密度を増加させ製造費を低減させる別の技術は、マルチレベルセル技術の使用による。
【００２７】
マルチレベルセルは、セルと関連した可能な論理状態またはデータ状態の数を増加させることによってセル密度を増加させ、それによって、単一のメモリセルが１つ以上のデータビットに対応する情報を記憶することができる。このことが実行されている１つの方法は、複数（セルのレベルおよび状態の関連において３以上）の閾値電圧（Ｖｔ）レベルを用いることによるものであり、この閾値電圧（Ｖｔ）レベルは、セル毎の複数のデータ状態に対応する。このことは、従来のフラッシュメモリセルで使用される２つの状態およびレベルと対照的である。したがって、一例では、単一の両面ＯＮＯフラッシュセルは、４つの論理状態に対応するそれぞれ４つ以上のＶｔレベルで２つの物理ビットのデータを有してもよい。しかし、複数のレベルを有するセルには、より大きなデータビット量が特に考慮されるので、十分に制御されたか密接なＶｔレベルの分布を保持しようとする多くの新規な問題がある。
【００２８】
これらの傾向の結果として、より高ビット容量が単一のセルに特に求められるので、このようなマルチレベルセルのレベルの正確な消去、プログラミングおよび決定がますます必要とされている。したがって、マルチレベルメモリセルは、プログラム動作時間および電力消費量を節約するために、迅速かつ効率よくプログラミングされることが必要である。さらに、セルは、十分に制御された狭いプログラムＶｔ分布（密接なビット圧縮）にプログラミングされる必要がある。デバイス特徴が縮小し続け、メモリセルの密度が増加するので、このようなデバイスの要件および問題はおそらく増加するであろう。
【００２９】
しかし、前述のように、両面ＯＮＯフラッシュタイプのセル構造を含むこのような高密度アーキテクチャのため、ビット上の電荷は相互に混入するかまたは妨害する可能性があり、相補ビット妨害、すなわちＣＢＤと呼ばれる。ビットが相互に有するこのような相互依存または影響によって、ビットに対して実行される動作がより困難になりより多くのエラーの機会を導くことになる。その結果、この環境でこのような両面ＯＮＯフラッシュおよびマルチレベルセルを効果的にプログラミングするには、このようなＣＢＤの影響を最小限に抑えることを考慮しなければならない。
【００３０】
したがって、適したＭＬＢフラッシュメモリセルのアレイのワード線をプログラミングする方法を提供することが本発明の目的であり、この方法は、上述の要件を満たしつつ、Ｖｔプログラム分布、速度、耐久性、および信頼性のレベルの改良、ならびにＣＢＤの影響の最小化をも提供する。
【００３１】
マルチレベルプログラムアルゴリズムが、例えばマルチレベルフラッシュメモリセルＭＬＢのアレイの１ワードにつき８、１６、または３２ビットを有するワードを所望のビット対パターンにプログラミングするために、本発明にしたがって使用されてもよい。本発
明のプログラムアルゴリズムは、例えば２つ以上のプログラムの相で適用されてもよい。第１またはラフプログラミング相では、プログラムミングアルゴリズムは、相補ビットのワード線のビットをターゲットＶｔ（ラフプログラムＶｔ）より低い所定のオフセットにラフプログラミングする。ワード線のすべてのビットは、ワードのビット線部分に連続して交互に印加されるゲートおよびドレイン電圧（それぞれＶｇおよびＶｄ）の所定のプロファイルでプログラムパルスを受信し、相補ビットのＣＢＤ制御を保持する。ワード線のビットがこのラフプログラムＶｔにプログラミングされるにつれて、プログラミングされたビットは、ラフプログラムＶｔに読み出し検証されて、オーバープログラミングしないようにワード線から選択を取り消されつつ、他のビットが所望のＶｔにさらにプログラミングされるようにプログラミングが続く。
【００３２】
最終またはファインプログラミング相では、プログラムアルゴリズムは、ゲートおよびドレイン電圧の好ましくはより小さなプログラムパルス反復を使用して、すべてのビットをさらにファインプログラミングして、所望のそれぞれのプログラムレベルの最終またはターゲットＶｔにビットをプログラミングする。ここで、ビットの最終データ状態に対応する最終ターゲットＶｔ（例えばより高いＶｔ）にビットがプログラミングされると、プログラミングされたビットは、オーバープログラミングしないようにワード線から再び選択を取り消される。好ましくは、アルゴリズムは、ワード線について最初に選択されるビット対プログラムパターンのＣＢＤを最小限に抑えるのに最も有益であるゲートおよびドレイン電圧プログラムプロファイルを選択する。アルゴリズムは、いくつかの従来の単相方法の分布と比較して十分に制御されたコンパクトなＶｔ分布を得る。その方法は、片面および両面のＯＮＯフラッシュＥＥＰＲＯＭを含む種々のフラッシュメモリアーキテクチャや、電気的にプログラミングされることのできる他のこのようなシングルまたはマルチビットメモリアーキテクチャにおいて適切に実施されてもよく、また、この種のあらゆるセルまたは変形は、本発明の範囲内にあると考えられる。
【００３３】
まず図１を参照する。マルチレベルフラッシュメモリセルのアレイの少なくとも一部分に含まれてもよい両面ＯＮＯフラッシュコアメモリセル１００のワード線の部分概略図が示されている。回路図は、メモリセル１０１から１０４のグループを例えば仮想グランドタイプの実施例で示す。それぞれのメモリセル１０１から１０４は制御ゲートとして機能するワード線１０６に接続され、メモリセルの対は共通のビット線を共有する。例えば、例示において、メモリセル１０１は関連するビット線１０８および１０９を有し、メモリセル１０２は関連するビット線１０９および１１０を有し、メモリセル１０３は関連するビット線１１０および１１１を有し、メモリセル１０４は、関連するビット線１１１および１１２を有する。このように、それぞれ、セル１０１および１０２はビット線１０９を共有し、セル１０２および１０３はビット線１１０を共有し、セル１０３および１０４はビット線１１１を共有する。
【００３４】
ワード線の電圧とビット線との接続に応じて、メモリセル１０１から１０４は、位置１１５から１２２で、ビットを書き込み、読み出し、消去することができる。ワード線１０６に印加される電圧に加えて、例えば位置１１５でのビット（例えばセル１０１の「Ａ」ビット）の読み出しは、ドレインをビット線１０９に接続し、ソースをビット線１０８に接続することによって達成される。同様に、例えば位置１１６でのビット（例えばセル１０１の「Ｂ」ビット）の読み出しは、ドレインをビット線１０８に接続し、ソースをビット線１０９に接続することによって達成される。複数のビットの記憶は、ビット線とワード線との間に挿置される電荷捕獲誘電体層１３０によって少なくとも部分的に可能となる。電荷捕獲誘電体層１３０は、電荷捕獲層１３４（例えば窒化物を主成分とする材料からなる）を挟む複数の絶縁層１３２、１３６（例えば酸化物を主成分とする材料からなる）を含む。この層を層組成物とすると、電荷捕獲誘電体層１３０はたいてい、ＯＮＯ層（酸化物層、窒化物層、酸化物層として）と称される。
【００３５】
ＯＮＯ層１３０によって、異なるビットを複数の状態またはレベルにも保存することが可能となる。例えば、プログラミング中に制御ゲートまたはワード線１０６によってメモリセル１０１から１０４に印加された電圧に応じて、様々な電荷量が位置１１５から１２２に保存されることができる。異なる電荷量は、例えば異なるビットの状態またはレベルに対応してもよい。例えば、４つの異なる電荷レベルまたはデータレベル（例えば１、２、３、および４）がビット位置１１５から１２２のそれぞれで保存されることができると、各２ビットセル１０１から１０４は、１６の異なる記憶データの組み合わせ（例えば、１−１、１−２、１−３、１−４、２−１、２−２、２−３、２−４、３−１、３−２、３−３、３−４、４−１、４−２、４−３、および４−４）を有することができる。
【００３６】
図２は、様々な程度の電荷をビット位置２０６および２０８で保存するセルの能力を示す、両面ＯＮＯフラッシュメモリセル２００の断面図である。メモリセル２００は、例えば図１に表されるメモリセル１０１から１０４に対応してもよいことが理解されるであろう。セル２００は、２つの誘電体層２１６、２１８の間に挟まれる電荷捕獲層２１２を備える電荷捕獲誘電体層（ＯＮＯ層）２１０を含む。電荷捕獲層２１２は、窒化物を主成分とする材料など１つ以上のほぼ非導電性物質から形成される。誘電体層２１６、２１８は、酸化物を主成分とする材料など１つ以上の電気絶縁物質から同様に形成される。
【００３７】
電荷捕獲ＯＮＯ層２１０は、例えばシリコンまたは他の半導体材料から形成されてもよい基板２２０の上に形成される。基板２２０は、その電気的性質を変更するために、例えばボロンなどｐ型ドーパントで選択的にドープされてもよい。図示される例において、基板２２０は、第１のビット線拡散２２２および第２のビット線拡散２２４を含む、埋め込みビット線またはビット線拡散を有する。ビット線拡散２２２および２２４は、例えば植え付けられたｎ型ドーパントによって形成されてもよく、図１のビット線１０８から１１２に対応してもよい。チャネル２２８は、基板内で第１のビット線拡散２２２と第２のビット線拡散２２４との間（例えばＳ／Ｄ延長部、深いＳ／Ｄ領域）に画定される。
【００３８】
ゲート２３０はＯＮＯ層２１０の上部誘電体層２１６の上にある。このゲート２３０は、例えばポリシリコン材料から形成されてもよく、その電気挙動を変更するためにｎ型不純物（例えばリン）でドープされてもよい。ゲート２３０は、例えば図１のワード線１０６に対応してもよい。ゲート２３０によって、電圧をセル２３０に印加することができるので、ビット線拡散２２２、２２４の電気的接続に応じて、それぞれの電荷がとりわけセル内の位置２０６、２０８で保存されることができる。
【００３９】
両面ＯＮＯフラッシュメモリセル２００は略対称であり、したがって、ビット線拡散２２２および２２４は、作用ソースおよびドレインとして交換可能である。したがって、プログラミングのため右側のビット位置２０８に関して、第１のビット線拡散２２２はソースとして機能し、第２のビット線拡散２２４はドレインとして機能してもよい。同様に、プログラミングのため左側ビット位置２０６に関して、第２のビット線拡散２２４はソースとして機能し、第１のビット線拡散２２２はドレインとして機能してもよい。ゲート２３０および作用ドレイン領域にわたって電圧を印加し、作用ソース領域をグランドに接続することによって、セル２００はプログラミングされることができる。
【００４０】
セル２００をプログラミングするとき、作用ドレイン領域は、一般的に作用ソースより高い電位までバイアスされる。ゲートバイアスの結果として、高電界が電荷捕獲層２１２にわたって印加される。「ホットエレクトロン注入」として知られている現象のため、電子が作用ソース領域から下部の誘電体層２１８を貫通し、電荷捕獲層２１２内の位置２０６または２０８で捕獲される。作用ソースとドレインを逆転させ、バイアスを制御ゲート２３０に再び印加することによって、第２のビットは代替の位置２０８または２０６にプ
ログラミングされることができることが、理解されるであろう。
【００４１】
一例として、ゲート２３０にプログラム電圧を印加し、左側の位置２０６に対して作用ドレインである第２のビット線２２２にドレイン電圧を印加することによって、左側のビット位置２０６はプログラミングされることができる。第１のビット線２２４は、左側のビット位置２０６をプログラミングするための作用ソースであって、グランドに接続されることができるか、または異なる電圧レベルにバイアスされることができる。印加電圧は、誘電体層２１８および２１６を通って、また電荷捕獲層２１２をも通って垂直方向の電界を発生させ、チャネル２２８の長さにわたり第１のビット線拡散２２２から第２のビット線拡散２２４まで横方向の電界を発生させる。所与の電圧で、電子が作用ソース（この例では第１のビット線拡散２２４）から引き出され、作用ドレイン（この例では第２のビット線拡散２２２）に向かって加速し始めるように、チャネル２２８が反転する。
【００４２】
電子がチャネル２２８の長さ部に沿って移動するので、電子はエネルギを得て、十分なエネルギを獲得すると、電子は下部の誘電体層２１８の電位障壁を飛び越して電荷捕獲層２１２に入り、そこで電子が捕獲される。電子がこの配置で電位障壁を飛び出す確率は、第１のビット線拡散２２２に隣接する左側のビット位置２０６の領域内で最大となり、ここで電子は最大のエネルギを得ている。これらの加速電子はホットエレクトロンと称され、１度電荷捕獲層２１２に注入されると、左側のビットとして示される全体的な領域のまわりにとどまる。電荷捕獲層２１２の低電導度およびその中の低い横方向の電界のため、捕獲された電子はほぼ局在化したままの傾向がある。右側のビット位置２０８をプログラミングすることは類似しているが、第１のビット線２２４は作用ドレインとして動作し、第２のビット線２２２は作用ソースとして動作する。
【００４３】
読み出し動作のために、ある電圧バイアスが作用ドレインをわたってセル２００の作用ソースに印加される。セルの作用ドレインはビット線であり、バイトまたはワードグループの他のセルのドレインに接続されてもよい。次いで、電流を作用ドレインから作用ソースまで流すために、電圧がメモリセル２００のゲート２３０（例えばワード線）に印加される。結果として生じた電流が測定され、この電流によって、セルに保存されるデータ値に関して決定される。例えば、電流がある閾値よりも上になると、ビットはプログラミングされていないか論理ビットであると考えられ、一方、電流がある閾値より下になると、ビットはプログラミングされているか論理ゼロであると考えられる。作用ドレインおよび作用ソースの第１および第２のビット線拡散２２２および２２４の動作を逆転させることによって、第２のビットは読み出されることができる。
【００４４】
セル２００の左側２０６および右側２０８のビット位置をプログラミングするために利用される電圧が、より長い時間増加するか維持されると、これらの位置で保存された電子数または電荷量は、増加するかあるいは変動し得ることが理解されるであろう。このことによって、セル２００をさらなるデータ記憶機構のために利用することが可能になる。例えば、異なる電荷量は、異なるプログラミングされた状態に対応することができる。例えば、図示される例において、左側２０６および右側の２０８の両ビット位置は、４つの異なる状態またはレベル、すなわち１、２、３、および４を有すると述べることができる。ここで、レベル１（Ｌｌ）は、位置がブランクであるかプログラミングされていない状況に対応し、レベル２、３および４（それぞれ、Ｌ２、Ｌ３およびＬ４）はそれぞれ、増加した保存電荷量に対応する。例えば、左側ビット位置２０６に関して、レベル２は、比較的少ない保存電荷２４０の量に対応してもよく、レベル３および４はそれぞれ、ますます多くなる保存電荷２４２および２４４の量に対応してもよい。前述のように、この技術はマルチレベルセル技術とも呼ばれ、密度を増加させ製造費を低減させるのに有用である。
【００４５】
マルチレベルセルは、セルに関連する可能な論理状態またはデータ状態の数を増加させ
ることによって有効セル密度を増加させ、それによって、単一のメモリセルが１つ以上のデータビットに対応する情報を保存することができる。単向はこのことが実行されている１つの方法は、複数（セルのレベルおよび状態の関連において３以上）の閾値電圧（Ｖｔ）レベルを用いることによるものであり、閾値電圧（Ｖｔ）レベルは、１セルにつき複数のデータ状態に対応する。このことは、従来のフラッシュメモリセルで使用される２つの状態またはレベルと対照的である。したがって、上述の例において、単一の両面ＯＮＯフラッシュセルは、それぞれのその２つの物理ビットにそれぞれ、４つの論理状態に対応する４つのＶｔレベルを保存してもよい。
【００４６】
例えば、図３は、本発明の一態様による４レベルのＭＬＢセルの符号なしのＶｔ分布３００を示す。Ｖｔ分布３００は、４つの離散的なメモリビット閾値電圧の母集団を示す。各閾値電圧の母集団は、レベルＬ１、Ｌ２、Ｌ３、およびＬ４を指定する４つの離散準位に分けられたＶｔ数値の範囲を占める。それぞれのＶｔ母集団の各レベル（例えばＬ１、Ｌ２、Ｌ３、およびＬ４）は、対応するターゲット閾値電圧、例えばそれぞれＶｔ１、Ｖｔ２、Ｖｔ３、およびＶｔ４をさらに有する。より簡潔にプログラミングして読み出し検証するために、対応するレベルのターゲット閾値電圧は、示されるそれぞれのレベルのＶｔ限界値より上または下のうちの１つに位置づけられてもよい。例えば、Ｌｌが４レベルデバイスの消去された状態として選ばれると、Ｖｔ１より下で読み出し検証された電圧は、消去されたかプログラミングされていない状態を示すが、Ｖｔ２よりも大きくＶｔ３よりも小さく検出されたＶｔ電圧はＬ２レベルを示し、Ｖｔ３よりも大きくＶｔ４よりも小さく検出されたＶｔ電圧はＬ３レベルを示し、Ｖｔ４よりも大きく検出されたＶｔ電圧はＬ４レベルを示す。
【００４７】
しかし、図３の種々のレベルは、使用者によって望まれるように、任意で割り当てられた対応するバイナリ状態（例えば、Ｌ１＝１１、Ｌ２＝１０、Ｌ３＝０１、Ｌ４＝００、またはＬ１＝００、Ｌ２＝０１、Ｌ３＝１０、Ｌ４＝１１）であってもよい。分布３００と関連した４レベルのＭＬＢセルは、２レベル以上（ブランクレベルを加えて）までプログラミングされることのできる単一の物理ビットを備えてもよい。または、分布３００と関連した４レベルのＭＬＢセルは、代わりに、４など複数のレベルをそれぞれ有することのできる２つの物理的に異なるビットを有する両面ＯＮＯフラッシュセルを備えてもよく、ここでは２つのビット間で１６以上の状態の組み合わせわが可能である。
【００４８】
本発明の方法は、任意のレベル数および正と負の両方のＶｔ分布の組み合わせを有するＭＬＢ記憶装置において適切に実施される。例えば、図３において、本発明の方法は、Ｖｔ０であれ、Ｖｔ１であれ、Ｖｔ４であれ、このようなＶｔ限界値がゼロ電位として使用される別のものであれ、メモリセルの別のリファレンス電位であれ、等しく適用可能である。この例はＬ１レベルが消去状態に対応することを意味すると思われるだろうが、Ｌ１、Ｌ４または他のいかなるレベルも消去状態を示してもよい。さらに、例えばターゲット閾値電圧Ｖｔ２、Ｖｔ、３およびＶｔ４の数値は、Ｖｔ２＝１．５Ｖ、Ｖｔ３＝２．１Ｖ、およびＶｔ４＝２．７Ｖなどであってもよい。
【００４９】
図１および図２の両面ＯＮＯフラッシュメモリビットの例に適用される図３の４つのレベルを考慮すると、本発明の方法は、メモリビットをプログラミングするのに使用されてもよい。このメモリビットは第１またはラフプログラミング相の動作において、まずＬ１データ状態に、中間またはラフ閾値電圧値（例えばＶｒ２、Ｖｒ３、Ｖｒ４）まで消去され、所望の様にＬ２、Ｌ３およびＬ４データ状態に対応する例えばＶｔ２、Ｖｔ３またはＶｔ４のターゲット閾値電圧よりいくぶん低い。図３に示すように、ラフ閾値電圧値（例えばＶｒ２、Ｖｒ３、Ｖｒ４）は、それぞれターゲット閾値電圧Ｖｔ２、Ｖｔ３およびＶｔ４よりいくらか所定のオフセット値（例えば約１５０から４５０ｍＶ）だけ低くずれている（例えばΔ２，Δ３，Δ４）。この第１のラフプログラミング相では、共通のプログ
ラミングパターンにプログラミングされるようにワード線に沿って選択されるビット対にパルスが印加され、このパターンは２−４（左側ビットについてＬ２、右側のビットについてＬ４）、または他のいかなるパターンの組み合わせなどである。パルスは、メモリセルに印加される連続したプログラミングパルス（例えば、約１５０ｎｓから２μｓのパルス幅のプログラムパルスにつき約５０から２００ｍＶの段差）の所定のＶｄおよびＶｇのプロファイルにしたがって印加される。ビット対の各ビットのＶｔが最終ターゲット閾値電圧より低い（例えば約１５０〜４５０ｍＶ）それぞれのラフＶｔ値オフセットに達するまで、相補ビット対のビットはこのような方法で交互にプログラミングされる。
【００５０】
次いで、第２またはファインプログラミング相では、この方法は、連続したプログラミングパルスの別のＶｄおよびＶｇのプロファイルを備えるメモリセルのビットを、より詳細に以下に論じられるような所望のターゲットビットパターンまたは「プログラムパターン」に対応する最終ターゲット閾値電圧にファインプログラミングするのに同様に使用される。
【００５１】
本発明の方法の目的は、図３にも示すように、相互により近く母集団境界域レベルＬｕおよびＬＬを狭くするか「圧縮する」ことである。シグマはたいてい、このような母集団の標準偏差を記号で表すために使用され、これは母集団の可変性の基準となる。したがって、より小さいシグマは、より狭い母集団のガウス分布を示し、より大きいビット閾値電圧がターゲットＶｔ（ターゲット）のより近くに占められることを示している。
【００５２】
本発明の貢献者らは、ＭＬＢセルから予測可能で十分に制御されたプログラミングされたＶｔ分布を得ることを実現させた。１つの解決策は、まずグループの内のすべてのビットを十分に制御されたＶｔ分布を有する共通の下位のプログラミングされた状態に導くことである。本発明のこの貢献者は、プログラミング動作がメモリビットの特定のグループに実行されるたびに、このグループがそれ自体を同じＶｔ電位のより近くに徐々に圧縮する傾向があることを、さらに観測して理解した。したがって、発明者らは、２つの離散的なＶｔ値間の２つ以上の相でビットを反復してプログラミングする相互作用式方法を考案した。これらの反復動作によって、徐々にプログラムＶｔ分布がターゲットＶｔレベルに向かって狭くなり圧縮するようになる傾向がある。さらに、制御されたターゲット閾値電圧に対する最初の消去動作は、概して本発明の方法の効果を高める。
【００５３】
例えば、本発明の一態様において、ＶｄおよびＶｇプログラミングプロファイルが最も高速のプログラミングビットおよび最も遅いプログラミングビットにおよぶことを保証するために、プログラム動作が使用される。そうすることによって、最も高速のプログラミングビットは、Ｖｔ分布のＬｕ終わりから離れて補償される傾向がある一方、最も遅いプログラミングビットは図３のＶｔ分布のＬＬの終点から離れて補償される。換言すると、本発明の一態様において、プログラム動作はＬｕ境界域からセルの高速ビットＶｔ母集団を減少させるために使用されてもよい一方で、別の方法の態様において、プログラム動作はＬＬ境界域からセルの遅いビットＶｔ母集団を大きくするために使用されてもよい。その結果、発明者は有益にも、それぞれ連続した代替ビットのプログラミング動作によってＶｔ母集団のシグマが減少してビットを圧縮することを観測した。この点で、本発明の方法は、逐次近似技術にいくぶん類似している。逐次近似技術では、ビットのＶｔ分布が徐々にラフになる、次いで、それぞれ連続した動作でターゲットＶｔ（ターゲット）レベルに向かって微調整される。その結果、この方法は、いくつかの他の従来の単相方法よりも高速でより高エネルギ効率となり得る。
【００５４】
方法論は一連の動作または事象として以下に示され記載されるにもかかわらず、本発明は、このような動作または事象の示された順序によって制限されないことが理解されるであろう。例えば、いくつかの動作は、異なる順序において、および／または、本願明細書
に示されおよび／または記載されるものとは別の他の動作または事象と同時に、生じてもよい。さらに、すべてのステップが本発明の１つ以上の態様によって、方法論を実行するのに必要とされなくてもよい。さらに、１つ以上の動作が１つ以上の分離した動作または相で実行されてもよい。
【００５５】
図４Ａは、アレイのマルチレベルフラッシュメモリビットのワード線をプログラミングする例示的な方法４００のフローチャートを示し、各ビットは本発明による３つ以上閾値電圧に対応する３つ以上のデータレベルを有する。３つ以上のデータレベルまたはデータ状態は、１つのブランクレベルまたは消去状態および２つ以上のプログラミングされたレベルを含む。「ワード線」または「アレイ」という用語が全体にわたり使用されているが、このような用語は、ある特定のセルまたはビットのグループ化に制限すると解釈されるものではなく、単一であるかマルチビットのセルを含むＭＬＢセルの任意のグループ化に適用することができると理解されたい。図４Ｂから図４Ｄは、図４ＡのＭＬＢをプログラミングする方法４００の種々の動作の詳細なフローチャートをさらに示す。以下の方法の説明および図４Ｂから図４Ｄの例として、ブランクまたは消去状態を示すＬｌおよび最高レベルを示すＬ４で図１から図３のものと類似する１ビットメモリにつき４レベルの両面ＯＮＯフラッシュ（相補ビット対）を想定する。この例においてＬ１は消去状態を示すが、方法４００は、任意の消去およびプログラムのレベル割当てとＭＬＢメモリセルまたはビットのＶｔ分布極性とのために機能し、このような変形は本発明の範囲内にあると考えられることを理解されたい。
【００５６】
例えば、図４Ａの方法４００は、本発明によるワード線のメモリビットを双方向にプログラミングするための２相アルゴリズムを含む。さらに、例示的な方法は、ワード線のプログラムレベルにダイナミックドレイン電圧を発生させるための、任意の初期のサンプルビット特性を含む。方法４００のラフプログラム相４３０において、セルのビットは、ラフプログラム閾値電圧（例えば図３のＬ２のＶｒ２）に実質的にプログラミングされる。この電圧は、最終ターゲット閾値電圧（例えば図３のＬ２のＶｔ２）より低い所定のオフセット値である。第２の相では、セルのビットは、最終閾値電圧（例えば図３のＬ２のＶｔ２）までさらにプログラミングされる。図６から図１１は、例示的な方法に関連した波形タイミングをさらに示す。
【００５７】
例えば、マルチレベルプログラムアルゴリズム４００は４０２で開始する。４１０で、特定のワード線（例えば図１のＷＬ１０６）上のプログラミングされていないかまたはブランクのマルチレベルフラッシュメモリセル（例えば図１のセル１０１から１０４）の１つ以上のビットが、同じビット対プログラムパターンにプログラミングされることになっているセルを選択することによって提供される。例えば、ビット対の「２−４」のプログラミングパターン（例えば左側ビット上のＬ２および右側のビット上のＬ４）にプログラミングされることになっている１ワードマルチレベルセルあたり、８、１６、３２、またはより多いビットのグループは、特定のワード線に沿って選択される。方法に適した別の例において、（例えばＬ２、Ｌ３、Ｌ４）レベルにプログラミングされることになっている単一の（物理）ビットセルの類似したワードのグループ化もまた、ワード線に沿って選択されてもよい。したがって、一例において、同じプログラムパターンにプログラミングされることになっているワード（例えば１ワードにつき８、１６、３２、またはより多いビットのもの）のセルビット対（例えばセルあたり２つの物理ビットまたは相補ビットを有する両面ＯＮＯフラッシュセル）は、共通のワード線に沿って選択される。
【００５８】
４２０で、ワードがプログラミングされる前に、サンプルビットのグループは、選択ワード線が各プログラムレベルの高速ビットドレイン電圧を決定するように特徴づけられる。特に、サンプルビットのグループはまず、各ワード線がそれぞれ可能なプログラムレベルを示すように選択される。次いで、サンプルビットの各グループは、第１の「高速ビッ
ト」が各プログラムレベルでプログラミングされるまで、反復的にプログラムパルスを印加することによって相互作用式にプログラミングされる。この高速ビットが各プログラムレベルにプログラミングされるドレイン電圧は、それぞれのプログラムレベルの高速ビットドレイン電圧（Ｆｖｄ）として確認される。このような方法でダイナミックドレイン電圧を発生させることによって、実質的に、そのワード線（ＷＬ）上のコアの残りのビットに必要とされるＶｔのワード線特定のプログラム特性を提供する。
【００５９】
図４Ｂの動作４２０は、これらのダイナミック高速ビットドレイン電圧を発生させる実施例をさらに示す。例えば、４２１では、まず、サンプルビットのグループは、各ワード線がそれぞれ可能なプログラムレベル（例えばＬ２（×サンプル）、Ｌ３（×サンプル）、Ｌ４（×サンプル）、Ｌｎ（×サンプル））を示すように選択される。各グループ内で選択されるサンプルビットの実際の数は、任意である。さらに、これらのサンプルビットは、この目的のために確保されるビットであってもよく、または、これらはデータ記憶のために後に使用されてもよい。レベルＬ１がこの表から除外されているのは、この例においてＬ１は、消去された、ブランクの、またはプログラミングされていない状態を示すからである。４２２で、プログラムレベルのそれぞれの最も低い許容ドレイン電圧（Ｖｄ）が、続いてサンプルビットの各グループをプログラミングして、ドレイン電圧（Ｖｄ）および／またはゲート電圧（Ｖｇ）を増加させる（例えば５０ｍＶ〜２００ｍＶの段差で）ための最初の開始値として選ばれる。
【００６０】
次いで、４２３で、対応するプログラムミングレベルを示すサンプルビットのグループが選択され、最初の開始Ｖｄ値からプログラムパルス（例えば約１５０ｎｓから２μｓのパルス幅を有する）を印加することによって、プログラミングが開始する。図６は、このサンプルプログラミング方法と関連した例示的な波形タイミングをさらに示す。各プログラミングパルスの後、グループ内のサンプルビットは図４Ｂの４２４で読み出し検証されて、ビットのうちどれがプログラミングされたのかを決定する。４２４でどんなビットも選択レベルにまだプログラミングされておらず、４２５で印加されたＶｄが最大許容ドレイン電圧より低いと決定されると、Ｖｄおよび／またはＶｇ電圧は４２６で増加し（例えば５０ｍＶ〜２００ｍＶの段差で）、別のパルス（例えば１５０ｎｓ〜２μｓのパルス幅）が４２３でサンプルビットのグループに印加される。４２５でＶｄおよび／またはＶｇが最大になるまで、または、４２４でサンプルビットのうちの１つがプログラミングされて、高速ビットドレイン電圧（Ｆｖｄ）がその結果４２７で確認されるまで、このようなパルシングならびにＶｄおよび／またはＶｇ電圧の増加をこのような方法で続ける。４２８ですべてのプログラムレベルがプログラミングされていないと決定されると、次いで、サンプルビットの別のレベルが４２９でプログラミングされるように選択される。高速ビット電圧が各プログラムレベルにダイナミックに発生するまで（例えばＬ２にＦｖｄｌ、Ｌ３にＦｖｄ２、Ｌ４にＦｖｄ３、Ｌｎ＋１にＦｖｄｎ）、プログラミングはこのような方法で続き、方法は図４Ａの４３０に戻って続く。
【００６１】
図４Ａの４３０で、ラフプログラミング動作は、ビットがラフ閾値電圧とほぼ対応するまで、発生した高速ビットドレイン電圧および選択されたセルプログラムパターンに基づいて、ワード線のコアメモリセルのビットに対して実行される。ここでは、ラフ閾値電圧がターゲット閾値電圧より低い所定のオフセット値となる。例えば、このようなより低いＶｔ値にプログラミングすることによって、実際にターゲットＶｔを超えて過度にプログラミングされることなく、メモリセルのビットはターゲットＶｔの近くにプログラミングされることができる。
【００６２】
図４Ｃの動作４３０は、メモリセルのワードのビットをラフＶｔ数値まで粗くプログラミングする１つの例をさらに詳細に示す。４３１で、ビットがプログラミングされるラフＶｔ値が、所望のプログラムレベル（例えばＬ２、Ｌ３、Ｌ４）に使用されるターゲット
Ｖｔ値（例えばＶｔ２、Ｖｔ３、Ｖｔ４）にしたがって設定され、この電圧をターゲット閾値電圧より低い所定のオフセット値（例えば１５０から４５０ｍＶ）で補う。４３２で、４２０で発生しセルビット対の選択されたプログラムパターンに基づく高速ビット電圧Ｆｖｄに対して、ラフプログラミング動作を開始するために、ラフ開始Ｖｄ値が選択される。例えば、図５は、「プログラムビット」５０２および「他のビット」５０４（例えば、ビット対の「Ａ」ビットおよび「Ｂ」ビット）の観点からの、４つのデータレベルを有する相補ビット対の可能な１２のかかる例示的プログラムパターン５００を示す。これらのプログラムパターンは、相補ビット対をプログラミングする間に別の方法で生じるＣＢＤの影響を補償するようにプログラミングするためのＶｄおよび／またはＶｇレベルのプロファイルを調整するベースとして使用される。例えば、ルックアップテーブルは、対応するＶｄおよび／またはＶｇプログラミングプロファイルに選択されるプログラムパターンを相関させるのに利用されることができる。例えば、ラフ開始Ｖｄは、所定の数の電圧段差が４２０で生じるような高速ビットＶｄを補う（例えば下げる）ように計算される電圧レベルであってもよい。
【００６３】
４３３で、所定のＶｄおよび／またはＶｇプログラミングプロファイル（図７に示すような）が、メモリセルにプログラミングされることになっているプログラムパターン（例えば図５のパターン５００）に基づいて選択される。ビット対をプログラミングする間にＣＢＤ制御を保証して保持するために、ビット対の相補ビット（例えば左側または右側のビット、「Ａ」ビットまたは「Ｂ」ビット）が交互に選択され、選択された特定のプログラムパターンを補償するようにプログラミングされる。４３４で、例えばＡビットがまず読み出し検証されて、これらがラフＶｔレベルにプログラミングされたかどうかを決定する。４３４でどんなＡビットもラフＶｔ値にまだプログラミングされていないと決定されると、プログラムパルス（例えば約１５０ｎｓから２μｓのパルス幅）が図４Ｃの４３６で選択メモリセルおよび選択Ａビット（ビット線を介して選択される）のワード線に印加される。プログラムパルスは、選択プログラミングプロファイルにしたがって進行する４３６でラフ開始Ｖｄ電圧から開始し、代替物（相補型である「Ｂ」ビット）が選択される（ビット線を介して選択される）。４３４で、１つ以上のＡビットがラフＶｔ値までプログラミングされたことが決定されると、プログラミングされたビットは４３８で選択を取り消される。
【００６４】
次いで、４４０で、Ｂビットは読み出し検証され、それらがラフＶｔレベルにプログラミングされたかどうか決定する。４４０で、どんなＢビットもラフＶｔ値にまだプログラミングされていないことが決定されると、プログラムパルス（例えば、約１５０ｎｓ〜２μｓのパルス幅）は、図４Ｃの４４２で、選択メモリセルおよび選択Ｂビットのワード線に印加される。Ａビットと同様に、Ｂビットへのプログラムパルスは、選択プログラミングプロファイルにしたがって進行する４４２でラフ開始Ｖｄ電圧から開始して、代替物（相補型である「Ａ」ビット）が再選択される。４４０で１つ以上のＢビットがラフＶｔ値までプログラミングされたことが決定されると、プログラミングされたビットは４４４で選択を取り消される。
【００６５】
４４６ですべてのビットがラフＶｔ値までプログラミングされていないことが決定されると、次いで４４８で、Ｖｄおよび／またはＶｇがプログラムプロファイルの次のパルスレベルにまで増加する（例えば５０ｍＶ〜２００ｍＶの段差で）。このようなプログラムパルシングおよびプロファイルの増加は、すべてのビットが４４６でラフＶｔレベルにプログラミングされたことが決定されるまで、このような方法でＡビットとＢビットとを反復して交互にプログラミングし続ける。プログラミングは、このような方法で両面ＯＮＯフラッシュの各ビットに実行されることができ、または、各ビットのプログラミングプロファイルに続くワード線または選択ワードのグループのすべてのビットに１つのパルスを加えることによって実行されることができ、次いで、プログラミングは選択されたすべて
のワードに必要とされる後続のパルスを与え続けることができる。その後、方法４００は図４Ａの４５０に戻って続く。
【００６６】
マルチレベルプログラム方法４００の第２またはファインプログラミング相で、最終ターゲットＶｔが得られ、Ｖｔ分布のシグマがさらに改善される。図４Ａの４５０で、別のＶｄおよび／またはＶｇプログラムプロファイル（ファインプログラムプロファイル）にしたがって、ワード線のメモリセルのすべてのビットが再びプログラミングされるが、今回はターゲットＶｔ（図３の例えばＶｔ２、Ｖｔ３、Ｖｔ４）にプログラミングされる。さらに、メモリセルのビットがターゲット閾値電圧にほぼ対応するまで、ファインプログラミング動作がビット対プログラムパターンに基づいてワード線のコアメモリセルに再び実行される。
【００６７】
図４Ｄの動作４５０は、すべてのビットがターゲットＶｔにプログラミングされるまで、プログラムパルスをビット対のＡビットとＢビットとに交互に反復して印加することによって、ワード線上のメモリセルのすべてのビットを相互作用式にプログラミングして読み出し検証する１つの例をさらに示す。再び、プログラムパルスは、例えば、すでに発生したほぼＦｖｄ電圧のレベルから、およびほぼラフ開始Ｖｄレベルまたはそれより大きいレベルから開始してもよい。しかし、パルスのＶｄまたはＶｇは、ファインプログラミングのために選択された特定のプログラムプロファイルにしたがって増減してもよいし、または増減しなくてもよい。
【００６８】
４５１で、ビットがプログラミングされることになっているプログラムＶｔレベルが、所望のプログラムレベル（例えばＬ２、Ｌ３、Ｌ４）に使用されるターゲット閾値電圧値（例えばＶｔ２、Ｖｔ３、Ｖｔ４）に設定される。４５２で、ファイン開始Ｖｄ値が、ほぼラフ開始Ｖｄ値のレベルまたはより大きいレベル、およびほぼ発生したＦｖｄ電圧のレベルでファインプログラミング動作の開始のために選択されると同時に、選択されたファインプログラムプロファイルはセルビット対の選択されたプログラムパターンに基づく。図５のプログラムパターンは、Ｖｄおよび／またはＶｇプログラミングレベルのプロファイルおよび段数を調整して、相補ビット対をプログラミングする間に別の方法で生じるＣＢＤの影響を補償するためのベースとして使用される。例えば、開始ＶｄはＦｖｄに基づいてもよいが、所望のターゲットＶｔに応じてＦｖｄよりも幾分低くにまたは高くに調整されてもよい。
【００６９】
４５３で、所定のＶｄおよび／またはＶｇプログラミングプロファイル（図７に示すように）が、メモリセルのビット対にプログラミングされることになっているプログラムパターン（例えば図５のパターン５００）に基づいてファインプログラミングのために選択される。この所定のファインプログラムプロファイルは、ラフプログラミング動作中に使用されるプロファイルに類似していてもよく、Ｖｄおよび／またはＶｇ電圧レベルが、パルスからのパルスまで、または段差にから段差まで変化しないプロファイルを含み、完全に異なるものでもよい。ビット対をファインプログラミングする間ＣＢＤ制御を保証して保持するために、ビット対の相補ビット（例えば左側または右側のビット、「Ａ」ビットまたは「Ｂ」ビット）が交互に選択され、選択された特定のプログラムパターンを補償するためにプログラミングされる。４５４で、例えば、Ａビットがまず読み出し検証されてそれらがターゲットＶｔレベルにプログラミングされたかどうかを決定する。もしも、４５４で、どのＡビットもターゲットＶｔ値までまだプログラミングされていないことが決定されると、プログラムパルス（例えば約１５０ｎｓ〜１μｓのパルス幅）は、図４Ｄの４５６で選択メモリセル及び選択Ａビット（ビット線を介して選択された）のワード線に印加される。これらのプログラムパルスは、ほぼラフ開始Ｖｄ電圧のレベルまたはそれより大きいレベルで、選択されたプログラミングプロファイルにしたがって進行する４５６で始まり、代替物（相補型の「Ｂ」ビット）が選択される（ビット線を介して選択される
）。４５４で、１つ以上のＡビットがターゲットＶｔ値にプログラミングされたことが決定されると、プログラミングされたビットは４５８で選択を取り消される。
【００７０】
４６０で、Ｂビットは次いで読み出し検証され、それらがターゲットＶｔレベルにプログラミングされたかどうかを決定する。４６０で、どんなＢビットもターゲットＶｔレベルにまだプログラミングされていないことが決定されると、プログラムパルス（例えば約１５０ｎｓ〜１μｓのパルス幅）が、図４Ｄの４６２で、選択メモリセルおよび選択Ｂビットのワード線に印加される。Ａビットと同様に、Ｂビットへのプログラムパルスは、選択されたプログラミングプロファイルにしたがって進行する４６２でラフ開始Ｖｄ電圧またはそれより高い電圧から開始し、代替物（相補型の「Ａ」ビット）が再選択される。４６０で、１つ以上のＢビットがターゲットＶレベルにプログラミングされたことが決定されると、プログラミングされたビットは４６４で選択を取り消される。
【００７１】
４６６で、すべてのビットがターゲットＶｔレベルにプログラミングされていないことが確認されると、次いで、４６８で、Ｖｄおよび／またはＶｇ電圧がプログラムプロファイルの次のプログラムパルスまで増加する（例えば５０ｍＶから２００ｍＶの段差で）。このようなプログラムのパルシングおよびプロファイルの増加は、すべてのビットが４４６でターゲットＶｔレベルにプログラミングされたことが決定されるまで、このような方法でＡビットとＢビットとを反復して交互にプログラミングし続け、方法はプログラム方法４００の図４Ａの４７０に戻って続く。その後、本発明のマルチレベル両面ＯＮＯフラッシュプログラミング方法４００は４７０で終了し、ここで、メモリセルビット対のより多くのワードのグループ化が他のプログラムパターンにプログラミングされてもよい。
【００７２】
図６は、図４Ａから図４Ｄの本発明の２相プログラミングアルゴリズムを使用して、図１から図３によって表されるようなマルチレベルメモリセルのビット対のワード線のダイナミック高速ビットドレイン電圧を発生させるために使用される、例示的なドレインおよびゲート電圧特性プロファイルを示す。
【００７３】
例えば、図６は、本発明の方法４００のサンプルプログラミングおよび特性４２０と関連した例示的な波形タイミング６００を示す。サンプルビットのグループがワード線のマルチレベルセルのビット対の種々のプログラムレベルを示すために特定された後、このグループは、各サンプルグループがまずプログラミングされ得るドレイン電圧値をダイナミックに発生させるようにプログラミングされる。この電圧は、ワード線の各プログラムレベルの「高速ビット」ドレイン電圧（例えばＬ２およびＦｖｄ２、Ｌ３およびＦｖｄ３、Ｌ４およびＦｖｄ４）として特定される。波形タイミング６００は、Ｖｇ波形６０２およびＶｄ波形６０４を示す。Ｖｇ波形６０２またはＶｄ波形６０４のどちらかは、例えば、５０ｍＶから２００ｍＶの増分段差で増加するかまたは別の方法で変化する、段のあるまたは階段の波形を備えてもよい。Ｖｄ波形６０４は、開始Ｖｄレベル６０６からＶｄ１で進み始め、パルス幅（ＰＷ）６１０（例えば１５０ｎ〜２μｓパルス）を有する一連のプログラムパルス６０８（例えばＶｄ１のパルス１、Ｖｄ２に対するパルス２、Ｖｄ３に対するパルス３）にわたって、第１のサンプルビットがサンプルグループ内でプログラミングされる高速ビットドレイン電圧（高速ビットＶｄ）６１２に向かって、またはパルスｎでの最大許容ドレイン電圧Ｖｄｎまで増加する。
【００７４】
例えば、図６では、例示的なサンプルグループは５つのビットを含んでもよい。ここでは、グループの第１の（最速の）ビットは、４番目のプログラムパルスにＶｄ４でプログラミングされる一方で、ゲート電圧ＶｇはＶｇＩで一定に保たれる。例えば、Ｌ３プログラムの場合、Ｖｄ１が３．０ボルトであり、階段波形が１プログラムステップにつき１００ｍＶ増加すると、次いで、Ｖｄ２は３．１ボルトになり、Ｖｄ３は３．２ボルトになり、高速ビットＶｄ６１２はＶｄ４で３．３ボルトになる。したがって、このサンプルグル
ープに発生した高速ビットＶｄ（Ｆｖｄ）６１２は、コアセルの選択ビットが属するワード線に特有の対応するプログラムレベル（例えばＬ３）の予想され得る低い終点を示す。Ｖｇおよび／またはＶｄの両方またはいずれかがこの方法で変動してもよい。しかし、このような変形は、例えば２相アルゴリズムおよび図４Ａおよび図４Ｂの方法４００を使用してＦｖｄが本発明の後続のラフプログラミング動作で使用されるときに、次いで複製されるべきである。
【００７５】
図７は、図４Ａから図４Ｄの本発明のプログラム方法４００による、図１から図３のようなマルチレベルメモリビットのワード線をラフプログラミングしファインプログラミングするのに使用され得る例示的なドレインおよびゲート電圧プログラムプロファイルのプロット７００を示す。図７は、相互作用式にプログラミングし、ワード線上のメモリセルのすべてのビットをまずラフＶｔに、次いでターゲットＶｔレベルに読み出し検証するための、ラフプログラムプロファイル７０２およびファインプログラムプロファイル７０４の１つの例を示す。ラフプログラムプロファイル７０２およびファインプログラムプロファイル７０４は、すべてのビットがターゲットＶｔにプログラミングされるまで、ビット対のＡビットおよびＢビットに交互に反復してプログラムパルスを印加するための、所定のＶｄおよび／またはＶｇの段つきのパルスシーケンスまたはプログラムプロファイルそれぞれ備える。したがって、ラフプログラムプロファイル７０２は、所定のラフＶｄプログラムプロファイル７０２ａ、および／または所定のラフＶｇプログラムプロファイル７０２ｂを備える一方で、ファインプログラムプロファイル７０４は、所定のファインＶｄプログラムプロファイル７０４ａ、および／または所定のファインＶｇプログラムプロファイル７０４ｂを備える。
【００７６】
図６の波形を使用して上述の方法のステップ４２０から生じた高速ビットＶｄ（Ｆｖｄ）７０５は、ラフプログラミングプロファイル７０２の開始点ラフ開始Ｖｄ７０６を決定するベースとして使用される。例えば、図７に示すように、プログラムパルスはラフ開始Ｖｄ７０６から開始するが、このラフ開始Ｖｄ７０６は高速ビットＶｄ７０５より２つのＶｄ電圧段差低いもの（Ｆｖｄ７０５に対して−２の段差、各段差は例えば５０ｍＶから２００ｍＶの電圧レベルを示す）であってもよく、またはＦｖｄ７０５に対する別の起点であってもよい。Ｆｖｄ７０５より十分に低い電圧値でプログラムパルスを開始することによって、コアセルのビットは、「高速ビット」のうちの最も高速なものを正確にプログラミングするレベルにプログラミングされることになり、さらにラフＶｔ値の行過ぎを回避する。
【００７７】
ラフプログラムプロファイル７０２に沿ったパルス増分がＦｖｄ７０５レベルまで戻ると、パルス幅ＰＷ７１０（例えば１５０ｎｓ〜２μｓのパルス）を有するＶｄおよび／またはＶｇ電圧のプログラムパルス７０８（例えば、パルス１、２、３、）は好ましくは増加する（例えば段差につき５０から２００ｍＶ）。しかし、このようなプログラムプロファイル７０２および７０４は、ビット対によって利用されるプログラムパターン（例えば図５のうちの５００）によって決定されるように選択された特定のプログラムプロファイルにしたがって増減してもよいし増減しなくてもよい。例えば、１つのプログラムプロファイル（例えば７０２または７０４）は、２−４のビット対プログラムパターンに対応するように選択されてもよく、一方で３−２のプログラムパターンは完全に異なるプログラムプロファイルに対応してもよい。さらに、ラフプログラムプロファイル７０２は、ファインプログラムプロファイル７０４から独立して選択されてもよい。
【００７８】
図８は、図４Ａから図４Ｄの本発明の方法のマルチレベルプログラミングアルゴリズムを使用して、図１から図３に表されるようなマルチレベルメモリセルビット対のワード線をラフプログラミングするのに使用され得る、いくつかの例示的なドレインおよびゲート電圧プログラムプロファイル８００を示す。
【００７９】
プログラムパルスステッピングは、Ｆｖｄ７０５より上に頂部Ｖｄ７１２まで増加し続けてもよく、ワード線上により高いプログラムＶｄを必要とし得る「低速ビット」をプログラミングすることが可能になる。ラフプログラムプロファイル７０２がＦｖｄ７０５より上に進むと、次いで、パルス６および７に示すようにプロファイル７０２はまたすぐにＦｖｄ７０５に戻って進み始め、ビットを過度にプログラミングすることを避ける。その後、ラフＶｔレベルが得られるか、または最大数のプログラムパルスが得られるまで、プログラミングはＦｖｄ７０５レベルで続く。ビットがこの最大数のプログラミングパルスを得ると、ビットまたはセルは機能しなくなる。
【００８０】
ラフ閾値電圧レベルが得られた後、ファインプログラミング動作は、ほぼラフ開始Ｖｄ７０６のレベルである概して低いレベルのファイン開始Ｖｄ７１４で開始する。しかし、ファイン開始Ｖｄ７１４はラフ開始Ｖｄ７０６よりもいくぶん高くてもよく、各連続したプログラミングパルス７０８（例えばパルス１、２、３、）で増加してもよいし増加しなくてもよい。ファインプログラミングパルスは、ビット対によって利用されるプログラムパターン（例えば図５のうちの５００）によって決定されるファインログラムプロファイル７０４にしたがって、ワード線に印加される。したがって、このプログラムプロファイルは、例えばプログラムプロファイルとプログラムパターンとのルックアップテーブルにしたがって利用される特定のプログラムパターンの間で再び変化してもよい。ファインプログラミングは、ターゲットＶｔが得られるまで、ファインプログラムプロファイル７０４に沿って各プログラムパルスによって続く。ファインプログラミングパルス幅７１０がラフプログラミング動作のパルス幅と同様に示されているが、ファインプログラミングパルスは、異なるパルス幅７１０（例えばより狭いパルス幅の１５０ｎｓ〜１μｓ）を有してもよい。また、Ｖｄおよび／またはＶｇの段差振幅（増加される場合）は、ラフプログラミングの段差振幅（例えば段差につき５０から２００ｍＶの変化）より小さくてもよい。
【００８１】
図８は、図４Ａから図４Ｄの本発明の方法４００のマルチレベルプログラミングアルゴリズムを使用して、図１から図３で表されるようなマルチレベルメモリセルのビット対のワード線をラフプログラミングするのに使用され得る、いくつかの例示的なドレインおよびゲート電圧プログラムプロファイル８００を図示する。上述のように、コアメモリセルのビットをラフプログラミングするのに選ばれるドレインおよびゲート電圧プログラムプロファイル８００は、ビット対によって利用される特定のプログラムパターン（例えば図５の５００）によって決定されてもよい。例えば、３つの異なる所定のプログラムパターンであるＡｌ−Ｂｌ、Ａ２−Ｂ２およびＡ３−Ｂ３がそれぞれビット対によって利用されるときに、Ｖｄプロファイル８０４、８０６、８０８が、セルビット対のＣＢＤを補償するのに利用されるいくつかのプログラムプロファイルを示すが、ゲート電圧Ｖｇ８０２は、一定のままであってもよい。プログラムパターンＡ１−Ｂ１は、例えば、プログラムプロファイルとプログラムパターンとのルックアップテーブルによって予め定められるような２−３のパターンまたは４−１のパターンであってもよい。
【００８２】
プログラムプロファイル８０４、８０６、８０８はすべて、ラフ開始Ｖｄ８１０で開始し、これは高速ビットＶｄ８１２に関連する。例えば、ラフプログラムプロファイル８０４はプログラムプロファイルＡｌ−Ｂｌに対応して選択され、ここで、プロファイル８０４のラフ開始Ｖｄ８１０が、「０」段差のオフセットで高速ビットＶｄ８１２から、または、高速ビットＶｄ８１２に対して開始する。同様に、プロファイル８０６はプログラムプロファイルＡ２−Ｂ２に対応して選択されてもよく、プロファイル８０６のラフ開始Ｖｄ８１０が、高速ビットＶｄ８１２に対して「−３」の段差のオフセットで開始し、高速ビットＶｄ８１２レベルより３パルスまたは３段差振幅低く開始点を配置する。同様に、プロファイル８０８はプログラムプロファイルＡ３−Ｂ３に対応して選択されてもよく、
ここでプロファイル８０８のラフ開始Ｖｄ８１０は、高速ビットＶｄ８１２に対して「−４」の段差のオフセットで開始する。
【００８３】
再び、各プログラムパルス８１４がパルス幅ＰＷ８１６を有するビットに印加されると、プログラムプロファイルはプロファイルの次の段差に増加し、ここで、セルビット対のＣＢＤの影響をさらに補償するために、プロファイルにしたがって最大パルス振幅が特定されてもよい。例えば、プロファイル８０４は、Ｖｄ電圧が高速ビットＶｄ８１２に対してオフセットされる（＋２）レベルに進むべきであるのと同時に、プロファイル８０６が高速ビットＶｄ８１２に対してオフセットされる（−１）レベルに進むべきであり、プロファイル８０８が高速ビットＶｄ８１２に対してオフセットされる（−２）レベルに進むべきであると特定してもよい。したがって、それゆえに、符号化システムは対応するプログラムパターンに基づいて各プロファイルに割り当てられてもよい。このプログラムパターンは、例えば、プログラムパターンＡｌ−Ｂｌに対応するプロファイル８０４の（０，２）、プログラムパターンＡ２−Ｂ２に対応するプロファイル８０６の（−３，−１），およびログラムパターンＡ３−Ｂ３に対応するプロファイル８０８の（−４，−２）などである。他のプログラムプロファイルおよび対応するプログラムパターンは、Ｖｄおよび／またはＶｇ電圧、パルス幅および段差振幅の変形例を含み、本発明の関連において予想されるものである。
【００８４】
例えば、図９から図１１は、本発明の図４Ａから図４Ｄの２相プログラミングアルゴリズムを使用して、図１から図３によって表されるようなマルチレベルメモリセルビット対のワード線をラフプログラムおよびファインプログラミングするのに使用され得る、さらに例示的なドレインおよびゲート電圧プログラムプロファイルを示す。前述のように、本願明細書において利用されるＶｄおよび／またはＶｇのラフプログラミングおよびファインプログラミングの動作は、例えば約１５０ｎｓから約２μｓのプログラムパルス幅、および、１段差につき約５０ｍＶから２００ｍＶまでの変化のＶｄおよび／またはＶｇ段差振幅（増加されるかまたは別の方法で変化する場合）に適用してもよい。
【００８５】
図９は、図４Ａから図４Ｄの方法４００のラフプログラミング動作とファインプログラミング動作の両方で使用されてもよい、Ｖｄおよび／またはＶｇ電圧の別の例示的なプログラムプロファイル９００を示す。プロファイル９００は、Ｖｄプロファイル９０２とＶｇプロファイル９０４とを備え、ここでは数多くの小さなＶｄ段差（例えばＶｄ１からＶｄｎ）がラフＶｔまたはターゲットＶｔを得るのに利用される一方で、Ｖｇレベルは一定のままである。
【００８６】
図１０は、図４Ａから図４Ｄの方法４００のラフプログラミング動作とファインプログラミング動作の両方で使用されてもよい、Ｖｄおよび／またはＶｇ電圧のさらに別の例示的なプログラムプロファイル１０００を示す。プロファイル１０００は、Ｖｄプロファイル１００２とＶｇプロファイル１００４とを備え、ここでは数多くの小さなＶｇ段差（例えばＶｇ１からＶｇｎ）がラフＶｔまたはターゲットＶｔを得るのに利用される一方で、Ｖｄレベルは一定のままである。
【００８７】
図１１は、図４Ａから図４Ｄの方法４００のラフプログラミング動作とファインプログラミング動作の両方で使用されてもよい、Ｖｄおよび／またはＶｇ電圧のさらに別の例示的なプログラムプロファイル１１００を示す。プロファイル１１００は、Ｖｄプロファイル１１０２とＶｇプロファイル１１０４とを備え、ここでは、ラフＶｔまたはターゲットＶｔを得るために、Ｖｄ段差とＶｇ段差との組み合わせが利用される。この変形では、いくつかの本発明の態様にしたがって、各Ｖｄ段差（例えばＶｄ１からＶｄｎ）の後にＶｇ段差の小さいシーケンス（例えばＶｇＩからＶｇｎ）が続いて、ラフプログラミングまたはファインプログラミングの別の形状が得られる。
【００８８】
さらに、ラフプログラミングおよびファインプログラミングのさらなる相が、ラフ閾値電圧と最終ターゲット閾値電圧との間の選択されたさらなる中間のプログラムミング値で使用されてもよいことが予想される。例えば、マルチレベルフラッシュメモリのＬ３のターゲットＶｔが２．１Ｖであり、Ｌ３のラフＶｔがターゲットＶｔより４００ｍＶ低く設定（例えば１．７Ｖ）された場合、次いで、例えばターゲットＶｔより２００ｍＶ低い中間Ｖｔ（例えば１．９Ｖ）は、より精密なプログラミングレベルおよび各プログラムレベルでのＶｔ分布を得るように確定されてもよい。
【００８９】
本発明を１つ以上の実施例に関して図示し説明してきたが、本明細書および添付の図面を読んで理解することによって同等の変更および改変は他の当業者にもたらされるであろう。本発明はすべて、このような改変および変更を含み、以下の特許請求の範囲によってのみ制限される。上述の構成要素（アセンブリ、デバイス、回路など）によって実行される種々の機能を特に考慮すると、このような構成要素を説明するのに使用される用語（リファレンスを「手段」に含む）は、本発明の例示的な実施例を示した本願明細書において機能を実行する開示された構造物と構造的に同等でない場合であっても、特に明記しない限り、説明された構成要素の指定の機能を実行する（すなわち機能的に同等である）任意の構成要素に対応すると意図される。さらに、本発明の特定の特徴がいくつかの実施例のうちのほんの１つに関して開示されてきたが、このような特徴は、任意の所与または特定の用途に所望であり有利となり得るような他の実施例の１つ以上の他の特徴と組み合わせられてもよい。さらに、本明細書の詳細な説明と特許請求の範囲との両方において用いられている用語「含む（ｉｎｃｌｕｄｅｓ）」、「有している（ｈａｖｉｎｇ）」、「有する（ｈａｓ）」、および「備えた（ｗｉｔｈ）」およびその変形の範囲として、これらの用語は、「備える（ｃｏｍｐｒｉｓｉｎｇ）」と類似するように含まれることを意図している。
【００９０】
産業上の利用可能性
本方法は、半導体の製造および検査の分野で利用されてもよく、複数レベルのデータ状態を有するフラッシュメモリデバイスのセルのワードグループ化をプログラミングする方法を提供する。
【図面の簡単な説明】
【００９１】
【図１】両面ＯＮＯフラッシュメモリセルのワード線の部分概略図である。
【図２】それぞれのビットが複数のレベルで保存されることのできる両面ＯＮＯフラッシュメモリセルの断面図である。
【図３】本発明の一態様による、図２の両面ＯＮＯフラッシュセルに適用してもよい４レベルのマルチレベルセルのＶｔ分布である。
【図４Ａ】本発明の一態様による、メモリセルを相互作用式にプログラミングするためのサンプルビット特性および２相アルゴリズムを含むＭＬＢメモリセルのワード線をプログラミングする、例示的な方法を示すフローチャートである。
【図４Ｂ】図４Ａのプログラミング方法によるＭＬＢメモリセルのワード線をプログラミングする例示的な方法の種々の部分をさらに詳細に示すフローチャートである。
【図４Ｃ】図４Ａのプログラミング方法によるＭＬＢメモリセルのワード線をプログラミングする例示的な方法の種々の部分をさらに詳細に示すフローチャートである。
【図４Ｄ】図４Ａのプログラミング方法によるＭＬＢメモリセルのワード線をプログラミングする例示的な方法の種々の部分をさらに詳細に示すフローチャートである。
【図５】本発明の方法による、それぞれのビットが４つの異なるデータレベルで保存されることができ、プログラムビットが非ブランクレベルにプログラミングされる、両面ＯＮＯフラッシュメモリセルの可能なプログラムパターンの組み合わせのチャートである。
【図６】図４Ａから図４Ｄの本発明の２相プログラミングアルゴリズムを使用して、ダイナミックドレイン電圧を発生させ、図１から図３に表されるようなマルチレベルメモリセルのワード線をラフプログラミングし、かつファインプログラミングするのに使用され得る、例示的なドレインおよびゲート電圧プロファイルのプロットである。
【図７】図４Ａから図４Ｄの本発明の２相プログラミングアルゴリズムを使用して、ダイナミックドレイン電圧を発生させ、図１から図３に表されるようなマルチレベルメモリセルのワード線をラフプログラミングし、かつファインプログラミングするのに使用され得る、例示的なドレインおよびゲート電圧プロファイルのプロットである。
【図８】図４Ａから図４Ｄの本発明の２相プログラミングアルゴリズムを使用して、ダイナミックドレイン電圧を発生させ、図１から図３に表されるようなマルチレベルメモリセルのワード線をラフプログラミングし、かつファインプログラミングするのに使用され得る、例示的なドレインおよびゲート電圧プロファイルのプロットである。
【図９】図４Ａから図４Ｄの本発明の２相プログラミングアルゴリズムを使用して、ダイナミックドレイン電圧を発生させ、図１から図３に表されるようなマルチレベルメモリセルのワード線をラフプログラミングし、かつファインプログラミングするのに使用され得る、例示的なドレインおよびゲート電圧プロファイルのプロットである。
【図１０】図４Ａから図４Ｄの本発明の２相プログラミングアルゴリズムを使用して、ダイナミックドレイン電圧を発生させ、図１から図３に表されるようなマルチレベルメモリセルのワード線をラフプログラミングし、かつファインプログラミングするのに使用され得る、例示的なドレインおよびゲート電圧プロファイルのプロットである。
【図１１】図４Ａから図４Ｄの本発明の２相プログラミングアルゴリズムを使用して、ダイナミックドレイン電圧を発生させ、図１から図３に表されるようなマルチレベルメモリセルのワード線をラフプログラミングし、かつファインプログラミングするのに使用され得る、例示的なドレインおよびゲート電圧プロファイルのプロットである。
【図１】
2008527611.tif 000003
【図２】
2008527611.tif 000004
【図３】
2008527611.tif 000005
【図４Ａ】
2008527611.tif 000006
【図４Ｂ】
2008527611.tif 000007
【図４Ｃ】
2008527611.tif 000008
【図４Ｄ】
2008527611.tif 000009
【図５】
2008527611.tif 000010
【図６】
2008527611.tif 000011
【図７】
2008527611.tif 000012
【図８】
2008527611.tif 000013
【図９】
2008527611.tif 000014
【図１０】
2008527611.tif 000015
【図１１】
2008527611.tif 000016
【国際調査報告】
2008527611.tif 000017
2008527611.tif 000018
2008527611.tif 000019