(57)【要約】  磁気記録記憶装置におけるパーシャル・レスポンス最大尤度（ＰＲＭＬ）データ検出が、所定長さの全非ゼロ２値組合せに対する書込み−読取りチャネル応答の予備測定と共に実行される。ユーザーデータのデコーディングが実行され、ここで、事前に測定した応答は、分岐メトリック計算のための期待サンプルとして用いられる。書込み−読取りチャネル応答の測定、及び、ユーザーデータのデコーディングは、自己調整ＰＲＭＬレシーバによって実行され、自己調整ＰＲＭＬレシーバは、制御可能クロック修復部と、応答アキュムレータと、調整可能ビタビ検出器とを含む。制御可能クロック修復部は、位相エラー訂正を伴い又は伴わずに、ビット当たりきっちり一つのサンプルを含むリードバック信号サンプルのセットを生成する。応答アキュムレータは、書込み−読取りチャネルの平均した応答を生成する。調整可能ビタビ検出器は、ディスクに書き込まれたユーザーデータを再構築する。
2008513927.tif 000002
【特許請求の範囲】
【請求項１】
磁気記録記憶装置におけるパーシャル・レスポンス最大尤度（ＰＲＭＬ）データ検出のための方法であって、
（ａ）与えられた長さの全非ゼロ２値組合せに対する前記記憶装置の書込み−読取りチャネル応答を測定する工程と、
（ｂ）ビタビアルゴリズムにおける分岐メトリック計算のための期待サンプルとして前記事前に測定した応答を用いて、ビタビアルゴリズムに従って、適用されたユーザデータをデコードする工程とを含む方法。
【請求項２】
前記応答測定工程は、
（ａ）磁気データ記録ディスクに基本ブロックの繰り返しを表すテストパターンを書き込むサブ工程にして、各基本ブロックが、プリアンブルと、アドレスマークと、与えられた長さの全非ゼロ２値組合せを含む定期的に繰り返される疑似ランダムシーケンスとを含む該サブ工程と、
（ｂ）前記ディスクから前記テストパターンを読み取ってリードバックテスト信号を生成するサブ工程と、
（ｃ）前記リードバックテスト信号を処理して、前記与えられた長さの全非ゼロ２値組合せに対する書込み−読取りチャネル応答を発生させるサブ工程とを含む請求項１に従うデータ検出方法。
【請求項３】
前記リードバックテスト信号処理工程は、
（ａ）次のプリアンブルの出現までクロック位相補正を伴わずに、前記リードバックテスト信号における各プリアンブル中、クロック周波数及び初期クロック位相を取得するサブ工程と、
（ｂ）前記取得したクロック周波数及びクロック位相を用いて、リードバック信号サンプルのセットを作り出すサブ工程にして、該セットがテストパターンビット当たりきっかり一つのサンプルを含む該サブ工程と、
（ｃ）前記各基本ブロックの疑似ランダム部分における異なる２値組合せに対する応答として前記サンプルを分けると共に、全テストパターンにわたって同じ２値組合せに対応するサンプルを平均するサブ工程とを含む請求項２に従うデータ検出方法。
【請求項４】
前記ユーザーデータデコード工程は、
（ａ）磁気データ記録回転ディスクに事前に書き込まれたユーザーデータを読み取り、リードバック信号を生成するサブ工程にして、該ユーザーデータがプリアンブル、アドレスマーク及びパターンを含む該サブ工程と、
（ｂ）前記リードバック信号のプリアンブルを処理して、クロック周波数及び初期クロック位相を取得すると共に、位相エラー信号を用いてクロック位相を訂正することにより、ディスク回転速度の遅い不安定性を追跡するサブ工程と、
（ｃ）取得したクロック周波数及びクロック位相を用いてリードバック信号サンプルのセットを作り出すサブ工程にして、該セットがテストパターンビット当たりきっかり一つのサンプルを含む該サブ工程と、
（ｄ）分岐メトリック計算のための期待サンプルとして前記事前に測定した書込み−読取りチャネル応答を用いてビタビアルゴリズムに従ってユーザーデータをデコードするサブ工程と、
（ｅ）前記サブ工程（ｂ）に用いられる位相エラー信号を生成するサブ工程とを含む請求項１に従うデータ検出方法。
【請求項５】
前記位相エラー信号生成工程は、
（ａ）前記リードバック信号の導関数が掛けられた、期待サンプルからの入力信号サンプルの偏差として各ビタビアルゴリズム分岐に対する仮定位相エラーを計算する工程と、
（ｂ）前記ビタビアルゴリズムにおける加算−比較−選択操作の結果を用いて位相エラー信号を生成して、前記仮定位相エラーの前進及びマージストリングを形成する工程とを含む請求項４に従うデータ検出方法。
【請求項６】
自己調整ＰＲＭＬレシーバであって、
（ａ）ビット当たりきっちり一つのサンプルを含むか又は位相エラー訂正を伴わないリードバック信号サンプルのセットを生成するための制御可能クロック修復部にして、自己調整ＰＲＭＬレシーバ入力部として用いられるリードバック信号入力部と、位相エラー信号入力部と、制御入力部と、出力部とを有する該制御可能クロック修復部と、
（ｂ）与えられた長さのすべての可能性のある２値組合せの平均応答を生成するための応答アキュムレータにして、入力部と、制御出力部と、応答ロードバス出力部とを有し、該入力部が前記制御可能クロック修復部出力部に接続され、該制御出力部が前記制御可能クロック修復部制御出力部に接続される該応答アキュムレータと、
（ｃ）ユーザーデータの復元のための調整可能ビタビ検出器にして、制御可能クロック修復部出力部に接続される信号入力部と、応答アキュムレータ応答ロードバス出力部に接続される応答ロードバス入力部と、制御可能クロック修復部位相エラー信号入力部に接続される位相エラー出力部と、自己調整ＰＲＭＬレシーバ出力部を形成する検出データ出力部とを有する該調整可能ビタビ検出器と備えた自己調整ＰＲＭＬレシーバ。
【請求項７】
前記制御可能クロック修復部は、
前記制御入力部を通じて命令を受け取り、
対応する命令に応じてクロック位相補正のオン及びオフを切り換え、
対応する命令に応じてプリアンブル処理を再度開始するように構成される請求項６の自己調整ＰＲＭＬレシーバ。
【請求項８】
前記応答アキュムレータは、
特定構造のテストパターンの磁気記録を読み込んだ結果として生成されるリードバック信号を受け取り、
テストパターンの異なる２値組合せに対する応答を構成する、受け取ったリード信号のサンプルを分け、
全テストパターンにわたって同じ２値組合せに対する応答を平均し、
テストパターンの終わりを検出した後、応答ロードバス出力部を通じて平均した応答をロードし、
処理したリードバック信号におけるターニングポイントを特定し、これに応じて、クロック位相補正のオン／オフを切り換えるための、及びプリアンブル処理を再度開始するための制御信号を生成するように構成される請求項６の自己調整ＰＲＭＬレシーバ。
【請求項９】
前記調整可能ビタビ検出器は、
前記応答ロードバス入力部を通じて平均した応答を受け取り、
受け取った平均した応答とビタビ検出器の状態との間の一対一対応を確立し、
期待サンプル値として対応する平均した応答を用いて状態メトリックを計算するように構成される請求項６の自己調整ＰＲＭＬレシーバ。
【請求項１０】
前記調整可能ビタビ検出器は、入力信号予備処理のための手段を含み、該手段は、
（ａ）前記書込み−読取りチャネル応答の分配のためのデマルチプレクサにして、入力部と、出力部のセットとを有し、該入力部が調整可能ビタビ検出器の応答ロードバス入力部を形成する該デマルチプレクサと、
（ｂ）前記書込み−読取りチャネル応答を保存するための期待サンプルレジスタにして、各期待サンプルレジスタが入力部及び出力部を有し、該入力部が前記デマルチプレクサの対応する出力部に接続される該期待サンプルレジスタと、
（ｃ）前記調整可能ビタビ検出器入力信号の導関数を作り出すための微分器にして、前記調整可能ビタビ検出の信号入力部を提供する入力部と、前記導関数を供給するための出力部とを有する該微分器と、
（ｄ）遅延した入力サンプルを作り出すための遅延線にして、調整可能ビタビ検出器の前記信号入力部に接続される入力部と、前記遅延した入力サンプルを供給するための出力部とを有する該遅延線とを備える請求項６の自己調整ＰＲＭＬレシーバ。
【請求項１１】
前記微分器は、
ｘ［ｋ］−ｘ［ｋ−１］＞０及びｘ［ｋ−１］−ｘ［ｋ−２］＞０、の場合、ｄ［ｋ］＝１
ｘ［ｋ］−ｘ［ｋ−１］＜０及びｘ［ｋ−１］−ｘ［ｋ−２］＜０、の場合、ｄ［ｋ］＝−１
その他の場合、ｄ［ｋ］＝０
（ｋは現在サンプリング間隔の数）
という規則に従って、調整可能ビタビ検出器入力信号ｘ［ｋ］の導関数ｄ［ｋ］を生成するように構成される請求項１０の自己調整ＰＲＭＬレシーバ。
【請求項１２】
前記調整可能ビタビ検出器は計算手段を含み、該計算手段は、
（ａ）遅延した入力サンプルと期待サンプルとの差、並びに該差の２乗を計算して、デコータ分岐のメトリックを形成するためのメトリック計算器にして、各該メトリック計算器が、関連した期待サンプルレジスタの出力部に接続される一次入力部と、遅延線の出力部に接続される二次入力部と、前記メトリックを供給するための一次出力部と、前記差を供給するための二次出力部とを有する該メトリック計算機と、
（ｂ）仮定位相エラーを計算するための乗算器にして、各該乗算器が、微分器の出力部に接続される第１入力部と、関連したメトリック計算器の二次出力部に接続される第２入力部と、計算した仮定位相エラーを供給するための出力部とを有する該乗算器と、
（ｃ）ビタビアルゴリズムの対応する部分を実行するための加算−比較−選択ユニットにして、各該加算−比較−選択ユニットが、関連したメトリック計算器出力部に接続される入力部と、計算結果を供給するための出力部とを有する該加算−比較−選択ユニットとを備える請求項６の自己調整ＰＲＭＬレシーバ。
【請求項１３】
前記調整可能ビタビ検出器は記憶手段を含み、該記憶手段は、
（ａ）関連した状態が存続する場合に、検出器検出データ出力部に置かれ得るビットストリングを保存するための候補レジスタにして、各該候補レジスタが、入力部と、双方向性交換入力部／出力部にして他の候補レジスタの同様の入力部／出力部に接続される該双方向性交換入力部／出力部と、出力部とを有し、候補レジスタの一つの出力部が調整可能ビタビ検出器検出データ出力部として用いられる該候補レジスタと、
（ｂ）関連した状態が存続する場合に、調整可能ビタビ検出器位相エラー出力部に置かれ得る仮定位相エラーのストリングを保存するための位相エラーレジスタにして、各該位相エラーレジスタが、入力部と、双方向性交換入力部／出力部にして他の位相エラーレジスタの同様の入力部／出力部に接続される該双方向性交換入力部／出力部と、出力部とを有し、位相エラーレジスタの一つの出力部が調整可能ビタビ検出器位相エラー出力部として用いられる該位相エラーレジスタと、
（ｃ）加算−比較−選択ユニットから、選択し及び除去した分岐に関する情報を受け取ると共に、候補レジスタ及び位相エラーレジスタの動作を制御するためのレジスタコントローラにして、前記加算−比較−選択ユニットの出力部に接続される入力部のセットと、候補レジスタ及び位相エラーレジスタの入力部に接続される出力部のセットとを有する該レジスタコントローラとを備える請求項６の自己調整ＰＲＭＬレシーバ。
【請求項１４】
前記調整可能ビタビ検出器の入力信号予備処理のための手段は、前記書込み−読取りチャネル応答を保存するための期待サンプルメモリのセットを備え、該各期待サンプルメモリは、信号入力部と、アドレス入力部と、出力部とを有し、該信号入力は、前記デマルチプレクサの対応する出力部に接続され、該アドレス入力部は、関連した候補レジスタの双方向性交換入力部／出力部に接続され、該出力部は、関連したメトリック計算器の一次入力部に接続される請求項１０の自己調整ＰＲＭＬレシーバ。
【請求項１５】
前記デマルチプレクサは、状態ｂ［ｎ］，ｂ［ｎ−１］，・・・，ｂ［２］，ｂ［１］及び仮定の次ビットｂ［０］に対応する、２値組合せｂ［Ｌ−１］，ｂ［Ｌ−２］，・・・ｂ［１］，ｂ［０］に対する平均した応答を期待サンプルメモリに向けるように構成される請求項１４の自己調整ＰＲＭＬレシーバ。
【請求項１６】
前記期待サンプルメモリは、アドレスｂ［Ｌ−１］，ｂ［Ｌ−２］，・・・ｂ［ｎ＋２］，ｂ［ｎ＋１］と共に、２値組合せｂ［Ｌ−１］，ｂ［Ｌ−２］，・・・ｂ［１］，ｂ［０］をメモリセルに記憶するように構成される請求項１４の自己調整ＰＲＭＬレシーバ。
【請求項１７】
磁気記録に基づくデータ記憶書込み−読取りシステムであって、
（ａ）制御可能書込みチャネルと、
（ｂ）データ記憶ディスクと、
（ｃ）自己調整読取りチャネルとを備えたデータ記憶書込み−読取りシステム。
【請求項１８】
前記制御可能書込みチャネルは、
（ａ）カスケード接続されたＲＬＬエンコーダ及びプレコーダにして、該ＲＬＬエンコーダが制御可能書込みチャネルの入力部として用いられる該ＲＬＬエンコーダ及びプレコーダと、
（ｂ）カスケード接続された書込み事前補償ユニット及び書込みプリアンプにして、該書込みプリアンプの出力部が制御可能書込みチャネルの出力部として用いられる該書込み事前補償ユニット及び書込みプリアンプと、
（ｃ）テスト発生器と、
（ｄ）第１入力部、第２入力部及び出力部を有する制御可能スイッチにして、該第１入力部がプレコーダの出力部に接続され、該第２入力部がテスト発生器の出力部に接続され、該出力部が書込み事前補償ユニットの入力部に接続される該制御可能スイッチとを備える請求項１７のデータ記憶書込み−読取りシステム。
【請求項１９】
前記制御可能スイッチは、検出モードにおいて前記第１入力部と前記出力部との間に接続を確立し、訓練モードにおいて前記第２入力部と前記出力部との間に接続を確立するように構成される請求項１８のデータ記憶書込み−読取りシステム。
【請求項２０】
前記テスト発生器は、基本ブロックのシーケンスを構成するテストパターンを生成するように構成され、各基本ブロックがプリアンブルと、アドレスマークと、全非ゼロ２値組合せのある数の繰り返すのセットとを含む請求項１８のデータ記憶書込み−読取りシステム。
【請求項２１】
前記テスト発生器は、各基本ブロックにおける全非ゼロ２値組合せのセットとして疑似ランダムのセットを含むテストパターンを生成するように構成される請求項２０の記憶書込み−読取りシステム。
【請求項２２】
前記自己調整読取りチャネルは、
（ａ）カスケード接続された読取りプリアンプ、ローパスフィルタ、アナログ−デジタル変換器、ハイパスフィルタにして、該読取りプリアンプの入力部が自己調整読取りチャネルの入力部として用いられる該読取りプリアンプ、ローパスフィルタ、アナログ−デジタル変換器、ハイパスフィルタと、
（ｂ）自己調整読取りチャネルの出力部として用いられる出力部を有するＲＬＬデコーダと、
（ｃ）ハイパスフィルタの出力部に接続される入力部と、ＲＬＬデコーダの入力部に接続される出力部とを有する自己調整ＰＲＭＬレシーバとを備える請求項１７のデータ記憶書込み−読取りシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、大きい程度の直線（線形）ひずみ及び非直線ひずみによるチャネルにおけるデジタル信号の検出に関する。更に詳しくは、本発明は、磁気記録及びパーシャル・レスポンス最大尤度（ＰＲＭＬ）検出に基づいて、データ記憶システムにおけるリードバック信号処理に関する。
【背景技術】
【０００２】
デジタルシステムにおいてデータ記憶容量の増加がずっと望まれている。これは、磁気記録システムにおけるビット密度を増やす方法の絶え間ない発達をもたらす。ビット密度が高まる程、データは、トラックにより密に詰め込まれる。隣り合う磁化転移間の間隔は狭まり、隣り合うトラックからの干渉によって引き起こされる符合間干渉、非直線ひずみ及びノイズは増加する。パーシャル・レスポンス最大尤度（ＰＲＭＬ）検出は、リードバック信号をそれらの元のデジタル信号の形式に復元する確立した有効な方法となっている。
【０００３】
磁気記録及びパーシャル・レスポンス最大尤度検出に基づく、先行技術のデータ記憶書込み読取りシステムのブロック図が図１に示される。
【０００４】
図１の装置では、書込み操作中、当初プリアンブルを含むユーザデータは、記憶装置の入力部に加えられる。ランレングスリミテッド（ＲＬＬ）エンコーダ１０は、制限なしユーザーデータのＲＬＬ制限シーケンスへのマッピングを実行する。ＲＬＬ制限シーケンスにおいて、二つの連続する１の間のゼロの数が上並びに下から境界付けられる。プレコーダ１１は、プリアンプ及びイコライザ（等化器）と共に、書込み／読取りヘッド組立体の移動機能を補償するため、受け取った２進シーケンスを新規シーケンスへと変換する。書込み事前補償ユニット１２は、前の転移及び今度の転移が互いに対してどの程度離れているかにより、書込み電流の反転の正確なタイミングを修正する。このように、これは、使用している特定のデコーディングスキームに最も適するリードバックパルス波形を与える。取得した２進ビットのシーケンスは、書込みヘッド１４を通じて磁気ディスク媒体１５に書き込まれる。
【０００５】
読取り操作中、読取りヘッド１６は、磁気ディスク１５からデータを読み戻す（リードバックする）。利得制御を含む読取りチャネルプリアンプ１００は、リードバック信号のレベルを高め、それらのその後の処理を可能にする。ローパスフィルタ（ＬＰＦ）１０１は、高周波ノイズを抑制し、リードバック信号スペクトルを遮断し、アナログ−デジタル変換器（ＡＤＣ）１０２における更なるアナログ−デジタル変換中のエイリアシングを防ぐ。ハイパスフィルタ（ＨＰＦ）１０３は、リードバック信号中の低周波ノイズ、すなわち、主として隣り合うトラックからの干渉を抑制する。イコライザ１０４は、ビタビ検出器１０６の効果的な操作に必要な「ターゲット」応答の望ましい形式に従って、書込み／読取りチャネルの周波数応答を訂正し、またリードバック信号の波形を成形する。ＡＤＣ１０２の出力部におけるリードバック信号のサンプルは、データビットの周波数よりも高い周波数で出現する。１ビットが費やす各時間間隔中、２以上のサンプルが出現する。クロック修復回路１０５は、きっちり１サンプル／データビットで、リードバック信号のサンプルを正確な時間位置において修復する。そのため、とりわけクロック修復部１０５は、プリアンブルを処理することにより、初期クロック周波数及び位相（フェーズ）取得を実行し、これは、リードバック信号の一部を形成する。プリアンブルの処理後、クロック修復部１０５は、比較的遅いディスク１５の回転速度の不安定性のトラッキング（追随／追跡）を実行する。トラッキングは、位相（フェーズ）エラー訂正のプロセスであり、位相エラーは、通常、入力信号サンプルと先験的に知られている期待（予測）サンプル値との差から計算される。ビタビ検出器１０６は、ノイズ、干渉及び異なるひずみによる信号破損にもかかわらず、リードバック信号の入力シーケンスと最も整合するデータビットのシーケンスを決定する。イコライザ、クロック修復部及びビタビ検出器のアセンブリは、ＰＲＭＬレシーバを構成する。ＰＲＭＬレシーバの機能及び内部構造は、かなりの程度まで、該記憶システムの質的特性、及び、主にビット誤り率（ＢＥＲ）を規定する。ＲＬＬデコーダ１０７は、ビタビ検出器１０６出力部から得た検出データを、記憶装置出力部に表示されるべきユーザーデータへと変形する。エラーが無い場合、読取り操作中のデータ記憶装置の出力におけるユーザーデータは、書込み操作中に該装置入力部に加えられるユーザーデータと同じである。
【０００６】
先行技術のビタビ検出器のブロック図が図２に示される。このビタビ検出器は、状態機械を構成し、一般に、Ｎ状態を含む。各状態において、次のビットは、０又は１であり得る。ビタビ検出器は、２Ｎ計量（メートル）計算器２０１−１・・・２０１−（２Ｎ−１）の組を含む。各メトリック計算器は、ビタビ検出器入力における実際の信号サンプルと２Ｎ期待サンプルレジスタ２００−０・・・２００−（２Ｎ−１）の対応する一つに保持される期待サンプルとの間の２乗（平方）差として、ユークリッドエラーメトリックを計算する。ビタビ検出器に対する状態遷移図の特定の分岐（枝）に対応する期待サンプルは、この特定の分岐が「存続」したいのであれば、ビタビ検出器入力部に出現するはずである。標準ターゲットが用いられる場合、異なる分岐に対する期待サンプルはしばしば一致する。そのような場合、対応する期待サンプルレジスタ及びメトリック計算器は、該装置を簡易化するために統合され得る。時には、別個の期待サンプルレジスタは用いられず、その代わり、該期待サンプルについての情報が関連するメトリック計算器の内部構造に入れられる。各サンプル間隔にて、計算されたメトリックは、メトリック計算器から、Ｎ−加算−比較−選択ユニット（ＡＣＳ）２０２−０・・・２０２−（Ｎ−１）の対応する一つに移される。各ＡＣＳユニットは、該新規メトリックを、関連する二つの分岐それぞれに対して前に累積した分岐メトリックに加える。次いで、該二つの累積分岐メトリックが比較され、小さい方が、その状態に対する「存続している」分岐メトリックとして選ばれる。各状態のためのビタビ検出器出力デジタル信号の未来のビットに対する候補は、候補レジスタ２０４−０・・・２０４−（Ｎ−１）に保持される。各候補レジスタは、双方向性交換入力部／出力部を有する。すべての候補レジスタの双方向性交換入力部／出力部は統合され、任意の二つの候補レジスタ間のコンテンツ転送の可能性を与える。ＡＣＳユニット２０２−０・・・２０２−（Ｎ−ｌ）は、レジスタコントローラの入力部に接続される。その入力に加えられた制御信号に応じて、レジスタコントローラ２０３は、各候補レジスタ２０４−０・・・２０４−（Ｎ−1）へと、選択された分岐（すなわち「存続した」分岐）に対応する適切な２進シンボルをシフトする。更に、レジスタコントローラ２０３は、分岐に基づいて、候補レジスタ２０４−０・・・２０４−（Ｎ−1）に保持された存続した候補シーケンスを併合し、該保持シーケンスは消去される。結局、すべての候補は、一つの存続シーケンスへと併合され、そのため、すべての候補レジスタは、これらそれぞれの出力において同じビットを含む。ビタビ検出器出力は、候補レジスタの任意の一つの出力から取得され得る。図２において、出力は、最後の候補レジスタ２０４−（Ｎ−１）から得られる。
【０００７】
慣用形式のＰＲＭＬレシーバの使用は、線形符合間干渉の問題のほとんどを解決する。しかしながら、先行技術ＰＲＭＬレシーバによって解決されないままの、高密度記録性能品質低下のいくつかの原因がある。
【０００８】
慣用のＰＲＭＬレシーバの必須部分であるイコライザ１０４は、一般に、高周波領域における「ブースト」による移送機能を有する。ノイズレベルは、一般に高周波においてリードバック信号成分を超えるので、このブーストは、ビット誤り率（ＢＥＲ）の対応する低下と共に、信号対ノイズ比の低減をもたらす。一般に、最小２乗平均アルゴリズムに基づく最適化手順は、ノイズレベルの増加と残りの信号ひずみとの間の妥協点を見出すことを目的として、ＰＲＭＬレシーバにおいて用いられる（例えば、米国特許第５，９９５，５４４号、「Adaptive equalization for PR IV transmission systems」参照）。最適化手順中のビタビ検出器閾値を調整する目標を有する幾分異なるアプローチが、米国特許第５，３４１，３８７号「Viterbi detector having adjustable detection thresholds for PRML class IV sampling data detection」米国特許第５，４４０，４３３号「Circuit and method for adjusting a data detecting level of a disk driving apparatus」、米国特許第５，６１０，７７６号「Method of optimizing read channel of disk drive recording apparatus by using error rate」、及び米国特許第５，９５４，８３７号「Method for optimizing Viterbi detector thresholds values」に記述されている。より複雑な反応多項式を用いてのイコライザ最適化手順を軽減する試みは、米国特許第６，２４９，３９８号「Class of partial response targets in a PRML sampled data detection channel」に開示されている。米国特許第６，６００，６１７号「Method and apparatus for adjusting digital filter taps based upon minimization of Viterbi margin counts」には、イコライザ最適化のためのビタビ検出器マージンの使用が開示されている。このような多種多様な努力にもかかわらず、上記問題が、終局的に解決されるとは考えられない。従来技術において、磁気記録記憶システムにおけるＢＥＲのかなりの部分がＰＲＭＬレシーバにおけるイコライザの存在に起因している。
【０００９】
記憶システムが磁気記録密度の増加により発達するにつれ、磁気抵抗（magnetiorestrictive）（ＭＲ）ヘッドがしばしば使用され、リードバック信号における非直線ひずみの急激な上昇をまねいた。磁気媒体上の隣り合う転移間の間隔が狭くなると、先行する転移にすぐに続く転移は、該先行転移から磁気干渉を被りやすく、その先行転移に向かってシフトされる。転移間の間隔は理想とは異なり、いわゆる非線形転移シフト（ＮＬＴＳ）が現れる。追加の非直線ひずみは、磁性材料及びハード転移シフトにおけるヒステリシスのために現れる。ビタビ検出器の内部構造における改良による非直線ひずみの訂正は、米国特許第５，８８９，８２３号「Method and apparatus for compensation of linear or nonlinear intersymbol interference and noise correlation in magnetic recording channels」、及び米国特許第６，３９３，５９８号「Branch metric compensation for digital sequence detection」において提案されている。ＮＬＴＳによってもたらされるエラーの数を低減する方法としての書込み補償が、同じタイトル「Write precompensation optimization in a PRML channel using a selected PRML signal level」の米国特許第５，４９３，４５４号及び米国特許第５，５８３，７０５号に開示されている。今日知られている非線形性修正及び／又は補償の方法は、非常に有益であり、磁気記録密度の向上において非常に重要である。しかしながら、それらが適用された後でさえ、実質的非直線ひずみは、対応する有害な影響を伴ってリードバック信号に残存する。
【００１０】
慣用のビタビ検出器の顕著な変化が、米国特許第５，５８８，０１１号「Tuned Viterbi detector and equalizer system」において提案された。入力サンプルと参照サンプルとの間の２乗差として分岐メトリックを計算することが提案された。該参照サンプルは、ビタビ検出器出力デジタル信号におけるある２値（２進）組合せに関連した入力サンプルを平均した結果として見出される。そのような履行は、リードバック信号における応答の重ね合わせに関するいかなる仮定の必要性も取り除くので、この種のビタビ検出器は、いかなる非直線ひずみに対してもより一層耐性を有するようになる。残念ながら、参照サンプルを求めながらのビタビ検出器出力デジタル信号の使用、及び、任意のパルス応答波形による位相補正に対処するであろうクロック修復回路の適正な変化の欠如は、結果として生じるＰＲＭＬレシーバに、従前同様にイコライザを強制的に含ませる。ビタビ検出器のこの従来技術の履行の更なる欠点は、状態長さと非直線ひずみが訂正される間隔との間の強制的な一致である。ＰＲ ＩＶ検出器において、例えば、状態長さは２ビットであり、他方、非線形符合間干渉は、３、４以上のビットに広がり得る。そのため、先行技術ＰＲＭＬレシーバにおける非直線ひずみは、原則の問題として完全には除去され得ない。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従って、リードバック信号の等化を伴わない操作を可能とし、また、任意の非線形干渉距離を伴う非直線ひずみによるエラー発生を防ぐ、ＰＲＭＬレシーバ履行のための方法及び装置は、技術的に重要な改良となるであろう。
【課題を解決するための手段】
【００１２】
本発明のある側面によれば、与えられた（ある一定の／所定の）長さの全非ゼロ２値組合せに対する書込み−読取りチャネル応答の予備測定を伴う、磁気記録記憶装置におけるパーシャル・レスポンス最大尤度（ＰＲＭＬ）データ検出が実行される。次に続き書込み−読取り操作は、事前に測定した（複数の）応答を分岐メトリック計算のための期待（予測）サンプルとして用いて、ビタビアルゴリズムに従ってユーザーデータをデコードする工程を含む。
【００１３】
本発明の別の側面によれば、リードバック信号の一つ又は複数のプリアンブルを処理することにより、クロック周波数及び初期クロック位相が取得される。訓練モードにおいて、書込み−読取りチャネル応答が測定される場合、クロック信号は、隣り合うプリアンブル間の間隔におけるクロック位相補正を伴うことなく、発生させられる。検出モードにおいて、ユーザーデータがデコードされる場合、ビタビアルゴリズムの実行の副産物として生成される位相エラー信号に基づいてクロック位相は補正される。発生したクロック信号は、リードバック信号のセットを作り出すために用いられ、このセットは、ビット当たりきっちり一つのサンプルを含む。
【００１４】
本発明の更に別の側面によれば、各ビタビアルゴリズム分岐に対する仮定位相エラーが、リードバック信号の導関数が掛けられた、期待サンプルからのリードバック信号サンプルの偏差として計算される。仮定位相エラーのストリング（列）は、ビタビアルゴリズムにおける加算−比較−選択操作に従って形成、前進、及びマージ（併合）される。存続した仮定位相エラーは、クロック位相補正のための位相エラー信号として用いられる。
【００１５】
本発明の更に別の側面によれば、書込み−読取りチャネル応答の測定、及び、ユーザーデータのデコーディングは、自己調整ＰＲＭＬレシーバによって実行される。自己調整ＰＲＭＬレシーバは、制御可能クロック修復部と、応答アキュムレータと、調整可能ビタビ検出器とを含む。制御可能クロック修復部は、位相エラー訂正を伴い又は伴わずに、ビット当たりきっちり一つのサンプルを含む（複数の）リードバック信号サンプルのセットを生成する。応答アキュムレータは、与えられた長さのすべての可能性のある２値組合せに対する書込み−読取りチャネルの平均した応答を生成する。調整可能ビタビ検出器は、ディスクに書き込まれたユーザーデータを再構築（復元）する。
【００１６】
本発明の更に別の側面によれば、調整可能ビタビ検出器は、信号予備処理のための手段と、計算手段と、記憶手段とを含む。信号予備処理のための手段は、書込み−読取りチャネル応答を保存するための期待サンプルレジスタと、期待サンプルレジスタ間の（複数の）応答の分配のためのデマルチプレクサと、調整可能ビタビ検出器の入力信号の導関数を作り出すための微分器と、入力サンプルを遅延させるための遅延線とから成る。計算手段は、メトリック計算器と、乗算器と、加算−比較−選択ユニットとから成る。メトリック計算器は、遅延した入力サンプルと期待サンプルとの差、並びに、デコーダ分岐の（複数の）メトリックを形成するこれらの差の２乗を計算する。乗算器は、微分器の出力信号に、対応するメトリック計算器において見出した上記差を掛けることにより、仮定位相エラーを生成する。加算−比較−選択ユニットは、ビタビアルゴリズムの同様の部分を実行する。記憶手段は、候補レジスタと、位相エラーレジスタと、レジスタコントローラとから成る。候補レジスタは、関連した状態が存続する場合には、調整可能ビタビ検出器のデータ出力部に置かれ得るビットストリング（ビット列）を記憶する。位相エラーレジスタは、関連した状態が存続する場合には、調整可能ビタビ検出器の位相エラー出力部に置かれ得る仮定位相エラーストリングを記憶する。レジスタコントローラは、加算−比較−選択ユニットから、選択し及び除去した分岐に関する情報を受け取り、この情報に従って候補レジスタ及び位相エラーレジスタの動作を制御する。
【００１７】
本発明の更に別の側面によれば、ビタビ検出器状態長さを超える時間間隔でのリードバック信号における非直線ひずみを補償するため、期待サンプルメモリのセットが調整可能ビタビ検出器に用いられる。各期待サンプルメモリは、終わりに共通ビットストリングを有する２値組合せに対する書込み−読取りチャネル応答のいくつかを記憶する。各期待サンプルメモリの信号入力部は、デマルチプレクサの対応する出力部に接続される。アドレス入力部は、関連した候補レジスタの双方向性交換入力部／出力部に接続される。期待サンプルメモリの出力部は、関連したメトリック計算器の一次入力部に接続される。
【発明を実施するための最良の形態】
【００１８】
本発明に従う自己調整ＰＲＭＬレシーバは、二つのモードのうちの一つ、すなわち訓練モード又は検出モードで動作可能である。訓練モードにおいて、自己調整ＰＲＭＬレシーバは、事前に磁気ディスクに書き込まれた特別なテストパターンを読み取る。該テストパターンは、パターン長さに沿って均等に分散されるある数のプリアンブルを含む。プリアンブル間において、ビットの特別なシーケンスが周期的に繰り返される。この特別なシーケンスは、与えられた長さＬのできる限り非ゼロの２値組合せからなる。ある組合せが現れるシーケンスにおける位置は、予め知られている。自己調整ＰＲＭＬレシーバは、各テストパターンビットごとに、正確なタイミング位置におけるリードバック信号サンプルと、正確に一つのサンプルとのセットを作ることにより、クロック修復の操作を実行する。しばしば十分に生じるプリアンブルは、ディスク回転速度変動が起こり得、及び、この段階での書込み／読取りチャネル特性についての知識の欠如により通常の位相補正が不可能であるにもかかわらず、自己調整ＰＲＭＬレシーバがサンプルの正確な位相を維持することを可能にする。従って、自己調整ＰＲＭＬレシーバは、与えられた長さＬのできる限りの２値組合せに対する書込み／読取りチャネルの応答を測定するため、プリアンブル間のテストパターン構造を使用する。測定値は、繰り返しパターン部分にわたって平均され、ランダムノイズの影響を除去する。訓練モードは、該平均した応答を保存することによって終了する。検出モード中、自己調整ＰＲＭＬレシーバは、標準ビタビアルゴリズムを用いて、ディスクに事前に書き込まれたデジタル信号を再構築（復元／再現）する。該アルゴリズムのすべての分岐に対するメトリックは、次の入力サンプルと期待サンプルとの間の差の２乗として計算され、訓練モードで測定される対応する２値組合せに対する平均応答が期待サンプルとして用いられる。上記差は、次のクロック位相補正による位相エラー信号計算のための基礎として用いられる。
【００１９】
一つの可能性のあるテストパターンの一般的構造が図３ａに示される。このテストパターンは、基本ブロックの定期的繰り返しとして引き起こされる。各基本ブロックは、その始まりにプリアンブルを有し、プリアンブルの後にアドレスマークが続く。アドレスマークの後で基本ブロックの終わり至るまで、テストパターンは、定期的に繰り返される疑似ランダムシーケンスから成り、該シーケンスは２値組合せのある一定の固有長Ｌを有する。一例として、Ｌ＝６の疑似ランダムシーケンスが図３ｂに示される。疑似ランダムシーケンスは、全非ゼロ（すべてがゼロではない）の長さＬの２値組合せから成り、これらの組合せそれぞれは一度だけであり、そのため、疑似ランダムシーケンスにおけるある位置の番号と、該位置で終わる（該位置になる）２値組合せとの間に一対一対応を確立することが可能である。また一例として、図３ｃの表は、Ｌ＝６の場合の疑似ランダムにおけるある位置の番号ｉと、該位置で終わる組合せとの間の対応関係を示す。
【００２０】
図４は、本発明に従う模範的な自己調整ＰＲＭＬレシーバを有する（磁気記録に基づく）データ記憶書込み−読取りシステムのブロック図を示す。訓練モードにおいて、パターン発生器３０は、上述した構造のテストパターンを発生させる。このテストパターンは、書込み事前補償ユニット１２に送られる。検出モードにおいて、ＲＬＬエンコーダ１０で符号化されたユーザーデータは、プレコーダ１１を通って書込み事前補償ユニット１２の入力部に加えられる。例示の実施形態において、書込み事前補償ユニット１２に先行するスイッチＳＷは、自己調整ＰＲＭＬレシーバの動作モードを選択する。書込み事前補償ユニット１２の出力信号は、書込みプリアンプユニット１３に送られ、該ユニットは、磁気ディスク１５への書込みのために増幅した信号を書込みヘッド１４に供給する。読取りヘッド１６は、ディスク１５から信号を読み取るために適合される。該読取り信号は、読取りプリアンプ１００、ローパスフィルタ１０１、アナログ−デジタル変換器（ＡＤＣ）１０２、及びハイパスフィルタ１０３を通って自己調整ＰＲＭＬレシーバ３０９へと送られる。自己調整ＰＲＭＬレシーバ３０９は、制御可能なクロック修復部３００、応答アキュムレータ３０２、及び調整可能なビタビ検出器３０１を含む。調整可能ビタビ検出器３０１の出力は、ＲＬＬデコーダ１０７に加えられ、図４のシステムに対する出力を供給する。ディスクにデータを書き込んでいる間、ＲＬＬエンコーダ１０、プレコーダ１１、書込み事前補償ユニット１２、書込みプリアンプ１３、及び書込みヘッド１４は、「慣用の」形式で動作する。同様に、読取り操作中、読取りヘッド１６、読取りプリアンプ１００、ローパスフィルタＬＰＦ１０１、アナログ−デジタル変換器（ＡＤＣ）１０２、ハイパスフィルタＨＰＦ１０３、及びＲＬＬデコーダ１０７は、図１に示される慣用の磁気記録装置と同じ態様で動作する。
【００２１】
制御可能クロック修復部３００は、図１のクロック修復ユニット１０５と同様のものであるが、次の点が異なる。すなわち、クロック位相補正を実行している間、クロック修復部３００は位相エラーを計算しないが、その位相エラー入力部３０３に加えられる位相エラー値を用いる。更に、その制御入力部３０５に到達する信号に応答して、制御可能クロック修復部３００は、クロック位相補正プロセスをオン又はオフに切り換えて、プリアンブル処理を新たに開始し得る。ディスク１５に書き込まれたパターンのいずれのビットに対しても、きっちり一つのサンプルが制御可能クロック修復部３００の出力に現れる。線形及び非線形符合間干渉のため、このサンプルは、一つのビットの値のみならず、先行するビット群にも依存する。そのため、制御可能クロック修復部３００の出力における各サンプルは、ある２値組合せに対する書込み／読取りチャネルの応答である。訓練モードにおいて、制御可能クロック修復部３００の出力からのサンプルは、応答アキュムレータ３０２の入力部に加えられる。応答アキュムレータ３０２は、これらの入ってくるサンプルを処理して、すべての可能性のある与えられた長さＬの２値組合せに対する書込み／読取りチャネルの平均応答を取得する。同時に、それは、制御信号出力部３０６を通じて制御可能クロック修復部３００の操作を制御する。訓練モードの最後に、応答アキュムレータ３０２は、取得した平均応答を、ロードバス３０７を通じて（期待サンプル値として）調整可能ビタビ検出器３０１へとロードする。検出モードにおいて、制御可能クロック修復部３００出力からのサンプルは、調整可能ビタビ検出器３０１の入力に加えられる。調整可能ビタビ検出器３０１は、ディスクに書き込まれたデータを再構築（復元／再現）する。訓練モードの最後にロードバス３０７を通じて調整可能ビタビ検出器３０１へとロードされた平均応答は、メトリック計算のための期待値として、このプロセスにおいて使用される。同時に、調整可能ビタビ検出器３０１は、その位相エラー出力部３０４に「現在位相エラー」信号を発生させる。この信号は、制御可能クロック修復部３００の位相エラー入力部３０３に加えられる。
【００２２】
訓練モードにおいて、制御可能クロック修復部３００は、テストパターンのすべてのプリアンブルを処理する。そうすることにより、それは、クロック周波数及びクロック位相の新しい値を見出し、次いで、正確な時間位置において、１サンプル／ビットでリードバック信号のサンプルを復元する。テストパターンにおけるプリアンブルは、しばしば十分に繰り返されるので、正確な時間モーメントにおける正確なリードバック信号サンプル復元は、追加のクロック位相補正を伴うことなく行われる。
【００２３】
内部に、応答アキュムレータ３０２は、アドレスマーク検出器、応答メモリ、組合せ読出し専用メモリ（ＲＯＭ）、及びカウンタのセットを含む。アドレスマーク検出器は、制御可能クロック修復部３００の出力に現れるサンプルのシーケンスにおいて直接、アドレスマークを見出すことができるように構成される。応答メモリは、読取り−書込みチャネルの現在累積応答を保持する。組合せＲＯＭは、表（図３ｃに示すものと同様の）を保管する。該表は、どの番号ｉに対しても、用いている疑似ランダムシーケンスにおける位置ｉに終わる２進組合わせを見出すことを可能にする。カウンタのセットは、位置カウンタ（各疑似ランダムシーケンス内部の位置をカウントする）、シーケンスカウンタ（各基本ブロック内部の疑似ランダムシーケンスをカウントする）、及びブロックカウンタ（テストパターンにおける基本ブロックをカウントする）を含む。
【００２４】
図５に示すフローチャートは、応答アキュムレータ３０２の動作を例示する。訓練モードが始まると、応答アキュムレータ３０２は、応答メモリの全セルにゼロを書き込む。すべての三つの内部カウンタをリセットする。同時に、応答アキュムレータ３０２は、制御信号出力部３０６を通じて、制御可能クロック修復部３００に命令を送り、クロック位相補正プロセスをオフに切り換え、かつプリアンブル処理を開始する。
【００２５】
次の基本ブロックが処理される際、同じ工程が何度も繰り返される。最初、応答アキュムレータ３０２は、アドレスマークが入力信号に現れるのを待つ。アドレスマーク検出器がアドレスマークを見出した後、応答アキュムレータ３０２は、各次のタイミング間隔で、位置カウンタから疑似ランダムシーケンスにおける現在位置の数を読む。次いで、応答アキュムレータ３０２は、組合せＲＯＭから、この位置で終わる２進組合せを特定する。特定された２進組合せは、応答メモリにアクセスするアドレスとして用いられる。現在入力サンプルは、応答メモリのアクセスされたセルの内容に加えられる。受け入れた合計は、同じセルに保存される。
【００２６】
シーケンスカウンタは、通過する疑似ランダムシーケンスをカウントする。通過した疑似ランダムシーケンスの数が、基本ブロックにおける既知の総数に達したら、応答アキュムレータ３０２は、応答の蓄積を中断し、ブロックカウンタの内容をチェックする。通過した基本ブロックの数がテストパターンにおけるブロックの総数未満の場合、応答アキュムレータ３０２は、その動作ループの始めへと戻る。その他の場合、応答アキュムレータ３０２は、テストパターンにおける疑似ランダムシーケンスの総数で各応答メモリセルの内容を割る。この瞬間、各応答メモリセルは、セルのアドレスに等しい２値組合せに対する書込み／読取りチャネルの平均応答を含む。このポイントに達した後、応答アキュムレータ３０２は、計算した平均応答を、ロードバス３０７を通じて調整可能ビタビ検出器３０１へとロードする。次いで、応答アキュムレータ３０２は、制御信号出力部３０６を通じて、命令を制御可能クロック修復部３００に送り、クロック位相補正プロセスをオンに切り換える。このように、応答アキュムレータは訓練モードを終える。
【００２７】
調整可能ビタビ検出器の一つの模範的実施形態のブロック図が図６に示される。このブロック図と図２の慣用ビタビ検出器のブロック図との間にいくつかの違いがある。第１に、期待サンプルレジスタ２００−０・・・２００−（２Ｎ−１）の内容が固定されないことである。期待サンプル値は、ロードバス３０７及びデマルチプレクサ６００を通じて期待サンプルレジスタ２００−０・・・２００−（２Ｎ−１）にロードされる。次に、位相エラー計算は、入力信号導関数の使用を必要とする。該導関数を計算するため、微分器６０６が用いられる。調整可能ビタビ検出器の動作を説明するため、入力サンプルはｘ［ｋ］と呼ばれ、ここで、ｋは現在タイミング間隔の数である。微分器６０６は、次の手順に従って導関数サンプルｄ［ｋ］を計算する。
もしｘ［ｋ］−ｘ［ｋ−１］＞０及びｘ［ｋ−１］−ｘ［ｋ−２］＞０なら、ｄ［ｋ］＝１
他にもしｘ［ｋ］−ｘ［ｋ−１］＜０及びｘ［ｋ−１］−ｘ［ｋ−２］＜０なら、ｄ［ｋ］＝−１
その他の場合、ｄ［ｋ］＝０
この計算手順は、入力信号に関する１タイミング間隔の遅延を有する導関数ｄ［ｋ］を作り出す。同期を回復するため、遅延線６０５が、同じタイミング間隔の間、入力信号を待たせておくために使用される。
【００２８】
各メトリック計算器２０１−０・・・２０１−（２Ｎ−１）は、一次入力部及び二次入力部を有する。一次入力部は、関連した期待サンプルレジスタの出力部に接続される。メトリック計算器の二次入力部は、遅延線６０５の出力部に接続される。各タイミング間隔で、メトリック計算器２０１−ｉ，
2008513927.tif 000003
は、分岐ｉ偏差を計算する。この偏差は、遅延した入力サンプルと、期待サンプルレジスタ２００−ｉに保存された期待サンプルとの差として計算される。番号ｉの分岐に対するメトリックは、分岐ｉ偏差の２乗として求められる。この計算したメトリックは、メトリック計算器２０１−ｉ一次出力部に置かれ、該出力部は、その関連したＡＣＳユニットの入力部と連結される。同時に、分岐ｉの偏差は、メトリック計算器２０１−ｉの二次出力に加えられる。この二次出力は、隣り合う乗算器６０１−ｉの入力部の一つに接続される。乗算器６０１−ｉにおいて、分岐ｉ偏差と入力信号導関数との積が算出され、該出力に置かれる。この積は、該分岐ｉに対する仮定位相エラーを与える。この分岐ｉに対する仮定位相エラーは、分岐ｉが結局存続した場合、調整可能ビタビ検出器位相エラー出力部３０４に加えられる。
【００２９】
各ＡＣＳユニット２０２−ｉ，
2008513927.tif 000004
は、それぞれのメトリック計算器２０１−ｉ，２０１−（ｉ＋Ｎ）から、計算されたメトリックを受ける。該新規メトリックは、番号ｉ及びｉ＋Ｎの二つの分岐各々に対して以前に累積した分岐メトリックに加えられる。次いで、該二つの累積分岐メトリックは比較され、小さい方が、状態ｉに対する存続する分岐メトリックとして選択される。
【００３０】
候補レジスタ２０４−ｉ，
2008513927.tif 000005
は、番号ｉの状態に対応する一連の仮定未来検出ビットを保持する。同様に、各位相エラーレジスタ６０４−ｉ，
2008513927.tif 000006
は、番号ｉの状態に対応する一連の仮定位相エラーを保持する。各候補レジスタは、双方向性交換入力部／出力部を有する。すべての候補レジスタの双方向性交換入力部／出力部は統合され、任意の二つの候補レジスタ間の内容移動の可能性を与える。同様の技術が、位相エラーレジスタ間の必要な連結を与えるために用いられる。すべてのレジスタは、レジスタコントローラ６０３によって制御される。レジスタコントローラ６０３は、ＡＣＳユニット２０２−０・・・２０２−（Ｎ−１）から分岐セレクト制御信号を受ける。受けた信号に応答して、レジスタコントローラ６０３は、関連した２値シンボル及び関連した仮定位相エラーを、対応する候補レジスタ２０４−ｉ及び位相エラーレジスタ６０４−ｉ，
2008513927.tif 000007
それぞれにシフトさせる。更に、レジスタコントローラ６０３は、除去された分岐に基づいて、候補レジスタ及び位相エラーレジスタに保存された候補シーケンス及び仮定位相エラーシーケンスを併合する。最終的に、すべてのシーケンスが、候補存続シーケンス及び位相エラー存続シーケンスへとマージ（併合）する。そのため、すべての候補レジスタ及び位相エラーレジスタは、それらのそれぞれの出力において同じ内容を有する。ビタビ検出器出力は、候補レジスタの任意の一つの出力から、及び、位相エラーレジスタの任意の一つの出力から得ることができる。図６において、位相エラー出力３０４は、最後の位相エラーレジスタ６０４−（Ｎ−１）の出力から得られる。他方、最後の候補レジスタ２０４−（Ｎ−１）の出力は、検出したデータ出力３０８として用いられる。
【００３１】
上述した本発明に従うＰＲＭＬレシーバの実施形態において、イコライザは全く存在せず、読取りチャネル線形性の仮定は、いかなる形式でも使用されない。その結果、先行技術システムに比べて、ビット誤り率の低減が実現する。
【００３２】
図６のブロック図において、先行するビットの非線形干渉が考慮される時間間隔の長さは、ビタビ検出器状態長さを超えることはできない。同時に、リアル書込み−読取りチャネルにおける非線形干渉は、ビタビ検出器状態長さよりも大きい間隔にわたって広がり得る。完全な非線形干渉訂正の不可能性は、誤り率の更なる低減の努力を妨げ得る。
【００３３】
図７は、本発明に従う調整可能ビタビ検出器の別の実施形態を示す。この実施形態は、ビタビ検出器状態長さとは独立したある時間間隔における非直線ひずみの補償に対処する。ここで、期待サンプルレジスタは、期待サンプルメモリ６０７−０・・・６０７−（２Ｎ−１）によって置き換えられる。状態長さはｎビットであり、また、非直線ひずみは、Ｌビットの長さの時間間隔で補償されることとなり、次いで、各期待サンプルメモリ６０７−ｉ，
2008513927.tif 000008
に保持されるサンプル数は、２の（Ｌ−ｎ−１）乗に等しい。各期待サンプルメモリは、信号入力部、アドレス入力部及びアドレス出力部を有する。期待サンプルメモリの信号入力部は、デマルチプレクサ６００の対応する出力部に接続される。アドレス入力部は、関連する候補レジスタの双方向性交換入力部／出力部に接続される。期待サンプルメモリの出力部は、関連するメトリック計算器の一次入力部に接続される。該期待サンプルは、訓練モードの最後に、ロードバス３０７及びデマルチプレクサ６００を通じて期待サンプルメモリ６０７−０・・・６０７−（２Ｎ−１）にロードされる。デマルチプレクサ６００は、２値組合せｂ［Ｌ−１］，ｂ［Ｌ−２］，・・・ｂ［１］，ｂ［０］に対する平均応答を期待サンプルメモリに向け、これは、状態ｂ［ｎ］，ｂ［ｎ−１］，・・・，ｂ［２］，ｂ［１］、及び仮定の次ビットｂ［０］に対応する。期待サンプルメモリにおいて、該２値組合せは、ｂ［Ｌ−１］，ｂ［Ｌ−２］，・・・，ｂ［ｎ＋２］，ｂ［ｎ＋１］のセルに置かれる。検出モードにおいて、候補レジスタ２０４−ｉからのＬ−ｎ−１第１ビットは、平行コードで一体のものとして、期待サンプルメモリ６０７−２ｉ及び６０７−（２ｉ＋１）のアドレス入力に対し移送される。そのように、期待サンプルは、各期待サンプルメモリにおいて選択される。このサンプルは、関連しているメトリック計算器に送られ、ここで、それは、更なる計算のためのベースとして用いられる。図７のシステムの残部は、図６と同様に動作する。
【００３４】
本発明の多くの実施例が記述された。それにもかかわらず、種々の変更がなされ得ることが理解される。従って、他の実施例も特許請求の範囲内にある。
【図面の簡単な説明】
【００３５】
【図１】ＰＲＭＬレシーバを使用する、磁気記録に基づく先行技術のデータ記憶書込み−読取りシステムのブロック図である。
【図２】先行技術のビタビ検出器のブロック図である。
【図３ａ】本発明で使用するための、可能性のあるテストパターンの構造を例示する。
【図３ｂ】図３ａの構造に用いるための模範的な疑似ランダムシーケンスを例示する。
【図３ｃ】図３ｂのシーケンスにおけるある位置の数ｉと、該位置へと終わる組合せとの間の対応関係を例示する。
【図４】本発明に従うＰＲＭＬレシーバを使用する、磁気記録に基づくデータ記憶書込み−読取りシステムのブロック図である。
【図５】応答アキュムレータ動作を例示するフローチャートである。
【図６】本発明に従う調整可能ビタビ検出器のブロック図である。
【図７】本発明に従う調整可能ビタビ検出器の別の実施形態のブロック図である。
【符号の説明】
【００３６】
１０  ＰＬＬエンコーダ
１１  プレコーダ
１２  書込み事前補償ユニット
１３  書込みプリアンプユニット
１４  書込みヘッド
１５  磁気ディスク
１６  読取りヘッド
３０  パターン発生器
１００  読取りプリアンプ
１０１  ローパスフィルタ
１０２  アナログ−デジタル変化器
１０３  ハイパスフィルタ
１０７  ＲＬＬデコーダ
３００  制御可能クロック修復部
３０１  調整可能ビタビ検出器
３０２  応答アキュムレータ
３０３  位相エラー入力部
３０４  位相エラー出力部
３０５  位相エラー入力部
３０６  制御信号出力部
３０７  ロードバス
３０９  自己調整ＰＲＭＬレシーバ
６００  デマルチプレクサ
６０６  微分器
【図１】
2008513927.tif 000009
【図２】
2008513927.tif 000010
【図３ａ】
2008513927.tif 000011
【図３ｂ】
2008513927.tif 000012
【図３ｃ】
2008513927.tif 000013
【図４】
2008513927.tif 000014
【図５】
2008513927.tif 000015
【図６】
2008513927.tif 000016
【図７】
2008513927.tif 000017
【国際調査報告】
2008513927.tif 000018