(57)【要約】【課題】誘電体内のボイド形成を低減し、基板やメモリセルの酸化を防ぐ、メモリデバイスの信頼性を低下させない、既存のトレンチ充填方法に替わる方法を提供する。【解決手段】方法及び装置が提供される。第１の誘電体充填層の上側表面が基板の上側表面よりも下方に配置するように、メモリデバイスの基板内に延在するトレンチの一部に、第１の誘電体充填層が形成される。前記第１の誘電体充填層は、第１誘電体の層と前記第１誘電体層上に形成された第２誘電体の層とを有する。前記第１の誘電体充填層の上側表面には、第３誘電体の第２の誘電体充填層が形成される。【選択図】図２Ｈ
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【特許請求の範囲】
【請求項１】
基板内を延在するトレンチの一部に、第１誘電体の層と前記第１誘電体の層上に形成された第２誘電体の層とを備える第１の誘電体充填層を、形成するステップと、
第３誘電体からなる第２の誘電体充填層を、前記第１の誘電体充填層の上側表面に形成するステップと、
を備え、
前記第１の誘電体充填層の上側表面は、前記基板の上側表面よりも下方に配置されることを特徴するメモリデバイスの一部を形成する方法。
【請求項２】
請求項１記載の方法において、第１の誘電体充填層を形成する前記ステップは、前記トレンチの一部を覆い、且つ前記基板上に配置された第４誘電体の層上に、前記第１誘電体の層を形成するステップをさらに備えることを特徴とする方法。
【請求項３】
請求項２記載の方法において、第２の誘電体充填層を形成する前記ステップは、前記第４誘電体の層上に前記第２の誘電体充填層の一部を形成するステップを備えることを特徴とする方法。
【請求項４】
請求項１記載の方法において、前記第１誘電体は窒化物であり、前記第２誘電体はスピンオン誘電体であり、前記第３誘電体は高密度プラズマによる酸化物であることを特徴とする方法。
【請求項５】
請求項１記載の方法において、第１の誘電体充填層を形成する前記ステップは、前記第１誘電体の層をキュアするステップをさらに備えることを特徴とする方法。
【請求項６】
請求項５記載の方法において、前記第１誘電体の層をキュアする前記ステップは酸化工程を備えることを特徴とする方法。
【請求項７】
基板上に第１誘電体層を形成することによって、前記基板内に延在するトレンチの一部を前記第１誘電体層で覆うステップと、
前記第１誘電体層上に第２誘電体層を形成するステップと、
第３誘電体層の上側表面が前記基板の上側表面よりも下に位置するように、前記第２誘電体層上に前記第３誘電体層を形成して、前記第３誘電体層を前記トレンチの一部に充填するステップと、
前記第２誘電体層の一部を前記第３誘電体層の上側表面のレベルまで除去して、前記第３誘電体層の上側表面と前記基板の上側表面との間に位置する前記第１誘電体層の一部を露出させるステップと、
前記トレンチ内に第４誘電体層を形成して、前記トレンチの残りの部分を充填するステップと、
を備えるメモリデバイスの一部を形成する方法であって、
前記第４誘電体層の一部は、前記第３誘電体層の上側表面上に、及び前記第１誘電体層の前記露出した部分に形成されることを特徴とするメモリデバイスの一部を形成する方法。
【請求項８】
請求項７記載の方法において、前記トレンチは、前記基板の上側表面に形成された第５誘電体層と前記第５誘電体層上に形成された導電層とを貫通することを特徴とする方法。
【請求項９】
請求項７記載の方法において、第３誘電体層を形成する前記ステップは、前記第３誘電体層をアニールするステップをさらに備えることを特徴とする方法。
【請求項１０】
基板の露出した部分に酸化物層を形成することによって、前記基板内に延在するトレンチの一部を前記酸化物層で覆うステップと、
前記酸化物層上に窒化物層を形成するステップと、
スピンオン誘電体層の上側表面が前記基板の上側表面よりも下に位置するように、前記窒化物層上に前記スピンオン誘電体層を形成して、前記スピンオン誘電体層を前記トレンチの一部に充填するステップと、
前記窒化物層の一部を前記スピンオン誘電体層の上側表面のレベルまで除去して、前記スピンオン誘電体層の上側表面と前記基板の上側表面との間に位置する前記酸化物層の一部を露出させるステップと、
前記トレンチ内に高密度プラズマによる酸化物層を形成して、前記トレンチの残りの部分を充填するステップと、
を備えるメモリデバイスの一部を形成する方法であって、
前記高密度プラズマによる酸化物層の一部は、前記スピンオン誘電体層の上側表面上と、前記酸化物層の前記露出した部分上とに形成されることを特徴とするメモリデバイスの一部を形成する方法。
【請求項１１】
請求項１０記載の方法において、前記トレンチは、前記基板の上側表面上に形成されたトンネル誘電体層と前記トンネル誘電体層上に形成されたポリシリコン層とを貫通することを特徴とする方法。
【請求項１２】
請求項１０記載の方法において、前記スピンオン誘電体層を形成する前記ステップは、前記スピンオン誘電体層をアニールするステップをさらに備えることを特徴とする方法。
【請求項１３】
請求項１２記載の方法において、前記スピンオン誘電体層をアニールする前記ステップは蒸気酸化工程を備えることを特徴とする方法。
【請求項１４】
基板の上側表面上に配置された第１誘電体層上に位置する導電層を貫通し、前記基板内を前記基板の上側表面より下に延在するように、トレンチを形成して、前記基板の上側表面より下の前記基板の部分を露出させるステップと、
前記基板の上側表面より下の前記基板の前記露出部分上に第２誘電体層を形成することによって、前記基板の上側表面より下の前記トレンチ部分を前記第２誘電体層で覆うステップと、
前記導電層及び前記第２誘電体層の前記トレンチが貫通する部分を覆って、前記第２誘電体層上に第３誘電体層を形成するステップと、
前記第３誘電体層上に第４誘電体層を形成して、前記第４誘電体層で前記トレンチを前記基板の上側表面より上のレベルまで充填するステップと、
前記第４誘電体層の一部を除去して、前記第４誘電体層の上側表面を前記基板の上側表面より下方に配置ステップと、
前記第３誘電体層の一部を前記第４誘電体層の上側表面のレベルまで選択的に除去して、前記導電層及び前記第２誘電体層の前記トレンチが貫通する部分と、前記第４誘電体層の上側表面と前記基板の上側表面との間に位置する前記第３誘電体層の一部とを露出させるステップと、
前記導電層及び前記第２誘電体層の前記トレンチが貫通する前記露出部分上と、前記第３誘電体層の前記露出部分上と、前記第４誘電体層の上側表面上とに、第５誘電体層を形成するステップと、
を備えるメモリデバイスの一部を形成する方法であって、
前記第５誘電体層は、前記第４誘電体層の上側表面より上の前記トレンチ部分を充填することを特徴とするメモリデバイスの一部を形成する方法。
【請求項１５】
請求項１４記載の方法において、前記トレンチを形成する前記ステップは、前記導電層上に配置されたマスク層をパターニングして、エッチングするステップを備えることを特徴とする方法。
【請求項１６】
請求項１５記載の方法において、前記第５誘電体層を除去して、前記マスク層の上側表面を露出させ、前記トレンチ内の前記第５誘電体層の上側表面を前記マスク層の上側表面と略同一平面にするステップをさらに備えることを特徴とする方法。
【請求項１７】
請求項１６記載の方法において、前記第５誘電体層を除去するステップは、化学機械研磨を備えることを特徴とする方法。
【請求項１８】
請求項１４記載の方法において、前記第３誘電体層の一部を選択的に除去する前記ステップは、ウェットエッチングを用いて行われることを特徴とする方法。
【請求項１９】
請求項１４記載の方法において、前記第４誘電体層の一部を除去するステップは、エッチバック工程を備えることを特徴とする方法。
【請求項２０】
請求項１４記載の方法において、前記第４誘電体層はスピンオン誘電体層であり、前記第５誘電体層は高密度プラズマによる酸化物層であることを特徴とする方法。
【請求項２１】
請求項１４記載の方法において、前記第４誘電体層の前記一部を除去するステップの前に前記第４誘電体層をキュアするステップをさらに備えることを特徴とする方法。
【請求項２２】
基板の上側表面上にトンネル誘電体層を形成するステップと、
前記トンネル誘電体層上に導電層を形成するステップと、
前記導電層上にハードマスクを形成するステップと、
前記ハードマスク、前記導電層及び前記トンネル誘電体層を貫通し、前記基板内へ延在するトレンチを形成して、前記基板の上側表面より下の前記基板の部分を露出させるステップと、
前記基板の上側表面より下の前記基板の前記露出部分上に、応力緩和接着層を形成するステップと、
前記ハードマスク上と、前記導電層及び前記トンネル誘電体層の前記トレンチが貫通する部分の上と、前記応力緩和接着層上とに、バリア層を形成するステップと、
前記バリア層上にスピンオン誘電体層を形成して、前記スピンオン誘電体層で、前記トレンチを前記基板の上側表面より上のレベルまで充填するステップと、
前記スピンオン誘電体層をアニールするステップと、
アニールされた前記スピンオン誘電体層の一部を除去して、アニールされた前記スピンオン誘電体層の上側表面を前記基板の上側表面より下方に配置するステップと、
前記バリア層の一部をアニールされた前記スピンオン誘電体層の上側表面のレベルまで選択的に除去して、前記ハードマスクと、前記導電層及び前記トンネル誘電体層の前記トレンチが貫通する部分と、アニールされた前記スピンオン誘電体層の上側表面と前記基板の上側表面との間に位置する前記応力緩和接着層の一部とを露出させるステップと、
前記露出したハードマスク上と、前記導電層及び前記トンネル誘電体層の前記トレンチが貫通する前記露出した部分の上と、前記応力緩和接着層の前記露出した部分の上と、アニールされた前記スピンオン誘電体層の上側表面上とに、高密度プラズマによる誘電体層を形成して、アニールされた前記スピンオン誘電体層の上側表面より上の前記トレンチ部分を前記高密度プラズマによる誘電体層で充填するステップと、
前記高密度プラズマによる誘電体層を除去して、前記ハードマスクの上側表面を露出させ、前記トレンチ内の前記高密度プラズマによる誘電体層の上側表面を前記ハードマスクの上側表面と略同一平面にするステップと、
を備えることを特徴とするメモリデバイスの一部を形成する方法。
【請求項２３】
請求項２２記載の方法において、前記応力緩和接着層によって、前記バリア層が前記基板に接着され、且つ前記基板と前記バリア層との間の応力が緩和されることを特徴とする方法。
【請求項２４】
請求項２２記載の方法において、前記スピンオン誘電体層をアニールする前記ステップは、酸化工程を備えることを特徴とする方法。
【請求項２５】
請求項２４記載の方法において、前記バリア層は、前記酸化工程の間、前記基板の酸化を制限するように作用することを特徴とする方法。
【請求項２６】
請求項２２記載の方法において、前記トンネル誘電体層はトンネル酸化物であることを特徴とする方法。
【請求項２７】
請求項２２記載の方法において、前記高密度プラズマによる誘電体は高密度プラズマによる酸化物であることを特徴とする方法。
【請求項２８】
請求項２２記載の方法において、前記バリア層及び前記第２誘電体層は窒化物であることを特徴とする方法。
【請求項２９】
請求項２２記載の方法において、前記導電層はポリシリコン層であることを特徴とする方法。
【請求項３０】
請求項２２記載の方法において、前記高密度プラズマによる誘電体層を除去する前記ステップは、化学機械研磨を備えることを特徴とする方法。
【請求項３１】
請求項２２記載の方法において、トレンチを形成する前記ステップは、前記ハードマスクをパターニングして、エッチングするステップを備えることを特徴とする方法。
【請求項３２】
請求項２２記載の方法において、前記バリア層の一部を選択的に除去する前記ステップは、ウェットエッチングを用いて行われることを特徴とする方法。
【請求項３３】
請求項３２記載の方法において、前記アニールされた前記スピンオン誘電体層の一部を除去するステップは、エッチバック工程を備えることを特徴とする方法。
【請求項３４】
請求項２２記載の方法において、
前記導電層から前記ハードマスクを除去するステップと、
前記導電層上にゲート間誘電体層を形成するステップと、
前記ゲート間誘電体層上に別の導電層を形成するステップと、
をさらに備えることを特徴とする方法。
【請求項３５】
請求項２２記載の方法において、前記トンネル誘電体層上に導電層を形成する前記ステップは、前記導電層を拡張するステップをさらに備えることを特徴とする方法。
【請求項３６】
基板の上側表面上にトンネル酸化物層を形成するステップと、
前記トンネル酸化物層上にポリシリコン層を形成するステップと、
前記ポリシリコン層上に窒化物マスク層を形成するステップと、
前記窒化物マスク層をパターニングし、エッチングして、前記窒化物マスク層、前記ポリシリコン層及び前記トンネル酸化物層を貫通し、且つ前記基板内へ延在するトレンチを形成して、前記基板の上側表面より下の前記基板の部分を露出させるステップと、
前記基板の上側表面より下の前記基板の前記露出部分上に、第２酸化物層を形成するステップと、
前記窒化物マスク層上と、前記ポリシリコン層及び前記トンネル酸化物層の前記トレンチが貫通する部分の上と、前記第２酸化物層上とに、第２窒化物層を形成するステップと、
前記第２窒化物層上にスピンオン誘電体層を形成して、前記スピンオン誘電体層で、前記トレンチを前記基板の上側表面より上のレベルまで充填するステップと、
前記スピンオン誘電体層を蒸気酸化工程でアニールするステップと、
アニールされた前記スピンオン誘電体層の一部をエッチング除去して、アニールされた前記スピンオン誘電体層の上側表面を前記基板の上側表面より下方に配置するステップと、
前記第２窒化物層の一部をアニールされた前記スピンオン誘電体層の上側表面のレベルまで選択的にエッチング除去して、前記窒化物マスク層と、前記ポリシリコン層及び前記トンネル酸化物層の前記トレンチが貫通する部分と、アニールされた前記スピンオン誘電体層の上側表面と前記基板の上側表面との間に位置する前記第２酸化物層の一部とを露出させるステップと、
前記露出した窒化物マスク層上と、前記ポリシリコン層及び前記トンネル酸化物層の前記トレンチが貫通する前記露出した部分の上と、前記第２酸化物層の前記露出した部分の上と、アニールされた前記スピンオン誘電体層の上側表面上とに、高密度プラズマによる酸化物層を形成して、アニールされた前記スピンオン誘電体層の上側表面より上のトレンチ部分を前記高密度プラズマによる酸化物層で充填するステップと、
前記高密度プラズマによる酸化物層を化学機械研磨で除去して、前記窒化物マスク層の上側表面を露出させ、前記トレンチ内の前記高密度プラズマによる酸化物層の上側表面を前記窒化物マスク層の上側表面と略同一平面にするステップと、
を備えることを特徴とするメモリデバイスの一部を形成する方法。
【請求項３７】
請求項３６記載の方法において、
前記導電層から前記窒化物マスクを除去するステップと、
前記導電層のゲート間誘電体層を形成するステップと、
前記ゲート間誘電体層上に別の導電層を形成するステップと、
をさらに備えることを特徴とする方法。
【請求項３８】
半導体基板上に含まれる集積回路デバイスの一部を形成する方法であって、前記方法は、
前記基板の一部を除去して、分離トレンチを形成するステップと、
前記トレンチ内における前記基板の露出した表面上に第１誘電体層を形成するステップと、
少なくとも前記第１誘電体層上に、前記第１誘電体層とは異なる誘電体を有する第２誘電体層を形成するステップと、
前記トレンチ内に第３誘電体層を形成して、前記第２誘電体層の一部を覆うステップと、
前記トレンチから前記第２誘電体層の露出した部分を除去して、前記第１誘電体層の一部を露出させるステップと、
前記トレンチ内に第４誘電体層を形成して、前記第１誘電体層の前記露出した部分を覆うステップと、
を備えることを特徴とする方法。
【請求項３９】
請求項３８記載の方法において、第１誘電体層を形成する前記ステップは、熱酸化物を形成するステップを備え、前記半導体基板は、シリコンを含む基板であることを特徴とする方法。
【請求項４０】
請求項３８記載の方法において、第２誘電体層を形成する前記ステップは、シリコンナイトライドの層を堆積するステップを備えることを特徴とする方法。
【請求項４１】
請求項３８記載の方法において、第３誘電体層を形成する前記ステップは、スピンオン誘電体層を堆積するステップを備えることを特徴とする方法。
【請求項４２】
請求項４１記載の方法において、スピンオン誘電体層を堆積する前記ステップは、前記スピンオン誘電体を堆積して、前記トレンチを充填するステップと、前記スピンオン誘電体をキュアするステップと、前記トレンチからキュアした前記スピンオン誘電体の上側部分を除去し、下側部分を残して、前記第２誘電体層の前記一部を覆うステップとをさらに備えることを特徴とする方法。
【請求項４３】
請求項４２記載の方法において、前記トレンチからキュアした前記スピンオン誘電体の前記上側部分を除去する前記ステップは、エッチングを備えることを特徴とする方法。
【請求項４４】
請求項４２記載の方法において、前記スピンオン誘電体をキュアする前記ステップは、酸化工程を備えることを特徴とする方法。
【請求項４５】
請求項４４記載の方法において、前記第２誘電体層は、前記酸化工程から前記基板を保護するように選ばれることを特徴とする方法。
【請求項４６】
請求項４５記載の方法において、前記第２誘電体層はシリコンナイトライド層であることを特徴とする方法。
【請求項４７】
半導体基板上にトンネル誘電体層として第１誘電体層を形成するステップと、
前記第１誘電体層上に浮遊ゲート層として第１導電層を形成するステップと、
前記第１誘電体層と前記第１導電層とをパターニングして、少なくとも１つの分離領域を形成するステップと、
前記基板の一部を除去して、少なくとも前記分離領域にトレンチを形成するステップと、
前記トレンチ内の前記基板の露出した表面上に第２誘電体層を形成するステップと、
少なくとも前記第２誘電体層上に、前記第２誘電体層とは異なる誘電体を有する第３誘電体層を形成するステップと、
前記トレンチ内に第４誘電体層を形成して、前記第３誘電体層の一部を覆うステップと、
前記トレンチから前記第３誘電体層の露出した部分を除去して、前記第２誘電体層の一部を露出させるステップと、
前記トレンチ内に第５誘電体層を形成して、前記第２誘電体層の前記露出した部分を覆うステップと、
前記第１導電層の上に、ゲート間誘電体層として第６誘電体層を形成するステップと、
前記第６誘電体層の上に、制御ゲート層として第２導電層を形成するステップと、
前記第１誘電体層と前記第１導電層と前記第６誘電体層と前記第２導電層とをパターニングして、少なくとも１つの浮遊ゲートメモリセルを形成するステップと、
を備えることを特徴とする浮遊ゲートメモリデバイスの一部を形成する方法。
【請求項４８】
請求項４７記載の方法において、
前記第１誘電体層と前記第１導電層とをパターニングする前記ステップの前に前記第１導電層の上にハードマスクを形成するステップと、
前記第１導電層の上に前記第６誘電体層を形成する前記ステップの前に前記ハードマスクを除去するステップと、
をさらに備えることを特徴とする方法。
【請求項４９】
請求項４７記載の方法において、前記第３誘電体層を形成する前記ステップは、スピンオン誘電体層を堆積するステップを備えることを特徴とする方法。
【請求項５０】
請求項４９記載の方法において、スピンオン誘電体層を堆積する前記ステップは、前記スピンオン誘電体を堆積して、前記トレンチを充填するステップと、前記スピンオン誘電体をキュアするステップと、前記トレンチからキュアした前記スピンオン誘電体の上側部分を除去し、下側部分を残して、前記第２誘電体層の前記一部を覆うステップとをさらに備えることを特徴とする方法。
【請求項５１】
請求項４７記載の方法において、前記第２導電層は、１以上の導電層を備えることを特徴とする方法。
【請求項５２】
請求項５１記載の方法において、前記第２導電層の前記１以上の導電層は、ポリシリコン層及び金属を含む層のうち少なくとも１つを備えることを特徴とする方法。
【請求項５３】
請求項４７記載の方法において、浮遊ゲートとして第１導電層を形成する前記ステップは、前記浮遊ゲート層を拡張するステップをさらに備えることを特徴とする方法。
【請求項５４】
請求項４７記載の方法において、前記第６誘電体層は、１以上の誘電体層を備えることを特徴とする方法。
【請求項５５】
基板内に延在するトレンチと、
第１誘電体の層と前記第１誘電体の層上に形成された第２誘電体の層とを有し、前記トレンチ内に配置された第１の誘電体充填層と、
前記トレンチ内の前記第１の誘電体充填層の上側表面上に配置された、第３誘電体からなる第２の誘電体充填層と、
を備える集積回路デバイスであって、
前記第１の誘電体充填層の上側表面は前記基板の上側表面より下に位置していることを特徴とする集積回路デバイス。
【請求項５６】
請求項５５記載の集積回路デバイスにおいて、前記基板と前記第１の誘電体充填層の前記第１誘電体との間に介在し、且つ前記第２の誘電体充填層の一部と前記基板との間に介在する第４誘電体の層をさらに備えることを特徴とする集積回路デバイス。
【請求項５７】
請求項５５記載の集積回路デバイスにおいて、前記第１誘電体は窒化物であり、前記第２誘電体はスピンオン誘電体であり、前記第３誘電体は高密度プラズマによる物質であることを特徴とする集積回路デバイス。
【請求項５８】
請求項５７記載の集積回路デバイスにおいて、前記スピンオン誘電体はアニールされることを特徴とする集積回路デバイス。
【請求項５９】
請求項５５記載の集積回路デバイスにおいて、前記第２の誘電体充填層は、前記基板の上側表面上に形成された第４誘電体層と、前記第４誘電体層上に配置された導電層と、前記導電層上に配置された第５誘電体層とを貫通することを特徴とする集積回路デバイス。
【請求項６０】
基板内を前記基板の上側表面より下へ延在する第１部分と前記基板の上側表面上に配置されたトンネル誘電体層と前記トンネル誘電体層上に配置された導電層とを貫通する第２部分とを有するトレンチと、
前記トレンチの前記第１部分を覆う第１誘電体の層と、
前記トレンチの前記第１部分を覆う前記第１誘電体の層上に配置された第２誘電体の層と前記第２誘電体の層上に形成された第３誘電体の層とを有し、前記トレンチの前記第１部分を部分的に充填する第１の誘電体充填層と、
前記トレンチの前記第１部分のうち充填されていない部分と前記トレンチの前記第２部分とを充填する第４誘電体の第２の誘電体充填層と、
を備える集積回路デバイスであって、
前記第２の誘電体充填層は、前記トレンチの前記第１部分を覆う前記第１誘電体の層上と、前記第１の誘電体充填層の上側表面上とに配置されることを特徴とする集積回路デバイス。
【請求項６１】
請求項６０記載の集積回路デバイスにおいて、前記第１誘電体は酸化物であり、前記第２誘電体は窒化物であることを特徴とする集積回路デバイス。
【請求項６２】
請求項６０記載の集積回路デバイスにおいて、前記第３誘電体はアニールされたスピンオン誘電体であることを特徴とする集積回路デバイス。
【請求項６３】
請求項６０記載の集積回路デバイスにおいて、前記第４誘電体は高密度プラズマによる酸化物であることを特徴とする集積回路デバイス。
【請求項６４】
請求項６０記載の集積回路デバイスにおいて、前記導電層はポリシリコン層であることを特徴とする集積回路デバイス。
【請求項６５】
基板内を前記基板の上側表面より下へ延在する第１部分と前記基板の上側表面上に配置されたトンネル誘電体層と前記トンネル誘電体層上に配置されたポリシリコン層とを貫通する第２部分とを有するトレンチと、
前記トレンチの前記第１部分を覆う酸化物の層と、
前記トレンチの前記第１部分を覆う前記酸化物層上に配置された窒化物層と前記窒化物層上に形成されたアニールされたスピンオン誘電体の層とを有し、前記トレンチの前記第１部分を部分的に充填する第１の誘電体充填層と、
前記トレンチの前記第１部分のうち充填されていない部分と前記トレンチの前記第２部分とを充填する高密度プラズマによる酸化物の第２の誘電体充填層と、
を備えるメモリデバイスであって、
前記第２の誘電体充填層は、前記トレンチの前記第１部分を覆う前記酸化物層上と、前記第１の誘電体充填層の上側表面上とに配置されることを特徴とするメモリデバイス。
【請求項６６】
基板上に形成されたメモリセルのアレイと、
前記メモリセルのアレイ内に位置するトレンチと、
を備えるメモリデバイスであって、
前記トレンチは、余分な電流が前記基板を通って前記メモリセル間を流れないように作用し、
前記トレンチは、
前記基板内を前記基板の上側表面より下へ延在する第１部分と前記基板の上側表面上に配置されたトンネル誘電体層と前記トンネル誘電体層上に配置された導電層とを貫通する第２部分と、
前記トレンチの前記第１部分を覆う第１誘電体の層と、
前記トレンチの前記第１部分を覆う前記第１誘電体の層上に配置された第２誘電体の層と前記第２誘電体の層上に形成された第３誘電体の層とを有し、前記トレンチの前記第１部分を部分的に充填する第１の誘電体充填層と、
前記トレンチの前記第１部分のうち充填されていない部分と前記トレンチの前記第２部分とを充填する第４誘電体の第２の誘電体充填層と、
を備え、
前記第２の誘電体充填層は、前記トレンチの前記第１部分を覆う前記第１誘電体の層上と、前記第１の誘電体充填層の上側表面上とに配置されることを特徴とするメモリデバイス。
【請求項６７】
請求項６６記載のメモリデバイスにおいて、前記第１誘電体は酸化物であり、前記第２誘電体は窒化物であることを特徴とするメモリデバイス。
【請求項６８】
請求項６７記載のメモリデバイスにおいて、前記第３誘電体はアニールされたスピンオン誘電体であることを特徴とするメモリデバイス。
【請求項６９】
請求項６８記載のメモリデバイスにおいて、前記第４誘電体は高密度プラズマによる酸化物であることを特徴とするメモリデバイス。
【請求項７０】
請求項６９記載のメモリデバイスにおいて、前記導電層はポリシリコン層であることを特徴とするメモリデバイス。
【請求項７１】
浮遊ゲートメモリデバイスであって、前記メモリデバイスは、
前記メモリデバイスの基板の上側表面上に形成されたトンネル誘電体層と、
前記トンネル誘電体層上に形成された浮遊ゲート層と、
前記浮遊ゲート層上に形成されたゲート間誘電体層と、
前記ゲート間誘電体層上に形成された制御ゲート層と、
前記基板内に延在するトレンチ内に配置され、前記トレンチ内の前記基板の一部の上に形成された第３誘電体層と、
前記トレンチ内の前記第３誘電体層の一部の上に形成され、前記第３誘電体層とは異なる誘電体である第４誘電体層と、
前記トレンチ内の前記第４誘電体層上に形成された第５誘電体層と、
前記トレンチ内の前記第５誘電体層の上側表面上と、前記第３誘電体層の別の部分の上とに、形成された第６誘電体層と、
を備え、
前記第５誘電体層は、前記第５誘電体層の上側表面が前記基板の上側表面より下に位置するように、前記トレンチの一部を充填することを特徴とする浮遊ゲートメモリデバイス。
【請求項７２】
請求項７１記載の浮遊ゲートメモリデバイスにおいて、前記第３誘電体は酸化物であり、前記第４誘電体は窒化物であることを特徴とする浮遊ゲートメモリデバイス。
【請求項７３】
請求項７２記載の浮遊ゲートメモリデバイスにおいて、前記第５誘電体はアニールされたスピンオン誘電体であることを特徴とする浮遊ゲートメモリデバイス。
【請求項７４】
請求項７３記載の浮遊ゲートメモリデバイスにおいて、前記第４誘電体は高密度プラズマによる酸化物であることを特徴とする浮遊ゲートメモリデバイス。
【請求項７５】
請求項７１記載の浮遊ゲートメモリデバイスにおいて、前記ゲート間誘電体層は、１以上の誘電体層を備えることを特徴とする浮遊ゲートメモリデバイス。
【請求項７６】
請求項７１記載の浮遊ゲートメモリデバイスにおいて、前記制御ゲート層は、１以上の導電層を備えることを特徴とする浮遊ゲートメモリデバイス。
【請求項７７】
請求項７１記載の浮遊ゲートメモリデバイスにおいて、前記浮遊ゲート層はポリシリコンであることを特徴とする浮遊ゲートメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にはメモリデバイスに関し、特にメモリデバイス用の分離トレンチに関する。
【背景技術】
【０００２】
通常、メモリデバイスは、コンピュータにおいて内部記憶領域として設けられる。用語メモリは、集積回路チップの形態であるデータ記憶装置を指す。一般に、メモリデバイスは、データを記憶するためのメモリセルのアレイと、該メモリセルアレイに接続された行デコーダ及び列デコーダとを有し、該行デコーダ及び該列デコーダは、外部アドレスに応じて該メモリセルアレイにアクセスする。
【０００３】
メモリのタイプの１つとして、フラッシュメモリとして知られる不揮発性メモリがある。フラッシュメモリは、一種のＥＥＰＲＯＭ（電気的消去書き込み可能な読み出し専用メモリ）であり、ブロック単位で消去及び再書き込みが可能である。最近のパーソナルコンピュータ（ＰＣｓ）の多くは、フラッシュメモリチップにＢＩＯＳを記憶しているため、必要ならば容易に更新が可能である。そのようなＢＩＯＳをフラッシュＢＩＯＳと呼ぶこともある。また、フラッシュメモリは、無線電子デバイスにおいても普及している。これは、通信プロトコルが標準化された際に、製造業者がその新しい通信プロトコルをサポートすることが可能となるからであり、また機能を拡張するためにデバイスを遠隔的に更新できるからである。
【０００４】
通常のフラッシュメモリは、行及び列の形態で配置された多数のメモリセルを含むメモリアレイを備える。各メモリセルは、電荷保持可能な浮遊ゲート電界効果トランジスタを有する。それらのセルは、通常、ブロックに分けられる。ブロック内の各セルは、浮遊ゲートに電荷を蓄積することで、個別に、電気的に書き込みが可能である。電荷は、ブロック消去処理によって浮遊ゲートから除去することができる。セル内のデータは、浮遊ゲートにおける電荷の有無によって決定される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
メモリデバイスは、半導体製造方法を用いて、通常は半導体基板上に形成される。基板上には、メモリセルアレイが配置される。基板に形成されたアレイ内の分離トレンチには誘電体が充填される。このような分離トレンチ（例えば、浅いトレンチ分離（ＳＴＩ））は、無関係な電流が基板を通ってメモリセル間を流れないように作用することで、メモリアレイ上における電圧分離を行う。分離トレンチは、物理的堆積方法によって、例えば、高密度プラズマ（ＨＤＰ）による酸化物で充填されることが多い。しかしながら、フラッシュメモリアレイの離間に対する仕様においては、分離トレンチが比較的狭い幅を有することが要求され、そのため、アスペクト（すなわちトレンチ深さ対トレンチ幅）比が大きくなる。物理的なスパッタ方法でこのようなトレンチを充填すると、アスペクト比が大きいため、誘電体内にボイドが形成されることが多くなる。
【０００６】
スピンオン誘電体（ＳＯＤｓ）でトレンチを充填することにより、充填中における誘電体内でのボイド形成を低減することができる。しかしながら、通常、スピンオン誘電体は、トレンチ内に配置された後、例えば、蒸気酸化工程によって、キュア（又はアニール）する必要があり、基板や基板の上にあるメモリセルの層を不必要に酸化する可能性がある。そのような酸化を防ぐため、トレンチにスピンオン誘電体を充填する前に、トレンチの内側を窒化物膜（ｎｉｔｒｉｄｅ  ｌｉｎｅｒ）で覆うことができる。窒化物膜の問題として、窒化物膜は捕獲された電荷を記憶することができ、それら電荷がメモリセルひいてはメモリデバイスの信頼性に悪影響を与える可能性があることが挙げられる。
【０００７】
上述した理由、及び当業者であれば本明細書に記載された内容を理解することによって明らかとなるであろう以下に述べる理由により、本技術分野において、既存のトレンチ充填方法に替わる方法が求められている。
【課題を解決するための手段】
【０００８】
分離トレンチの充填に付随する上述の問題及びその他の問題は、本発明によって解決され、また、以下の明細書を読み、検討することで理解されよう。
【０００９】
一実施形態において、本発明は、メモリデバイスの一部を形成する方法を提供する。前記方法は、第１の誘電体充填層の上側表面を前記基板の上側表面よりも下方に位置させるように、基板内を延在するトレンチの一部に前記第１の誘電体充填層を形成するステップを含む。前記第１の誘電体充填層は、第１誘電体の層と前記第１誘電体の層上に形成された第２誘電体の層とを有する。前記方法は、前記第１の誘電体充填層の上側表面上に第３誘電体の第２の誘電体充填層を形成するステップを含む。
【００１０】
他の実施形態において、本発明は、メモリデバイスの一部を形成する方法を提供する。前記方法は、前記基板上に第１誘電体層を形成し、また前記第１誘電体層上に第２誘電体層を形成することによって、基板内に延在するトレンチの一部を前記第１誘電体層で覆うステップを含む。前記方法は、第３誘電体層の上側表面を前記基板の上側表面よりも下に位置させるように、前記第２誘電体層上に前記第３誘電体層を形成して、前記トレンチの一部を前記第３誘電体層で充填するステップを含む。前記方法には、前記第２誘電体層の一部を前記第３誘電体層の前記上側表面のレベルまで除去して、前記第３誘電体層の前記上側表面と前記基板の前記上側表面との間に位置する前記第１誘電体層の一部を露出させるステップが含まれ、さらに、前記トレンチの残りの部分を充填するために前記トレンチ内に第４誘電体層を形成するステップも含まれる。前記第４誘電体層の一部は、前記第３誘電体層の前記上側表面上と、前記第１誘電体層の前記露出された部分上とに形成される。
【００１１】
他の実施形態において、本発明は、基板内に延在するトレンチを有するメモリデバイスを提供する。第１の誘電体充填層の上側表面が前記基板の上側表面より下に位置するように、前記第１の誘電体充填層は前記トレンチ内に配置される。前記第１の誘電体充填層は、第１誘電体の層と前記第１誘電体層上に形成される第２誘電体の層とを有する。前記トレンチ内の前記第１の誘電体充填層の前記上側表面上には、第３誘電体の第２の誘電体充填層が配置される。
【００１２】
本発明のさらに別の実施形態は、上記内容から派生した方法及び装置を含む。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して本発明を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明を実施できるような具体的な形態を例示的に示している。添付図面において、同類の参照符号は複数の図中において実質的に同等な構成要素を示す。実施形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の範囲を逸脱することなく、構造的、論理的、電気的な改変を加えて発明を実施してもよい。以下の記載において用いられる用語ウェハ又は基板は、いかなる半導体構造体基材をも含む。両用語とも、シリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドーピングされた及びアンドープの半導体、半導体構造体基材によって支持されたシリコンエピタキシャル層、当業者に周知のその他の半導体構造体とを含むものと理解されるべきである。さらに、以下の記載において、ウェハ又は基板に言及する場合、それより前の工程によって、半導体構造体基材に領域／接合部が形成されていてもよい。また、用語ウェハ又は基板は、そのような領域／接合部を有する下部層を含む。従って、以下の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、添付されたクレーム及びその均等物によってのみ定義されるものである。
【００１４】
図１は、本発明の実施形態に係るメモリシステム１００の簡略化されたブロック図である。メモリシステム１００は、例えば、ＮＡＮＤ型やＮＯＲ型メモリデバイスであるフラッシュメモリデバイスやＤＲＡＭ、ＳＤＲＡＭのような集積回路メモリデバイス１０２を含む。該集積回路メモリデバイス１０２は、メモリセルアレイ１０４及びメモリアレイ１０４に対する周辺領域を有しており、この周辺領域には、アドレスデコーダ１０６と、行アクセス回路１０８と、列アクセス回路１１０と、制御回路１１２と、入出力（Ｉ／Ｏ）回路１１４と、アドレスバッファ１１６が含まれる。行アクセス回路１０８及び列アクセス回路１１０は、高電圧ポンプのような高電圧回路であってもよい。メモリシステム１００は、メモリデバイス１０２に電気的に接続され、電子システムの一部としてメモリアクセスする外部マイクロプロセッサ１２０、又はメモリコントローラを有する。メモリデバイス１０２は、制御リンク１２２を介してプロセッサ１２０から制御信号を受信する。データの記憶にはメモリセルが用いられ、データ（ＤＱ）リンク１２４を通じてアクセスされる。アドレス信号はアドレスリンク１２６を介して受信され、メモリアレイ１０４にアクセスするため、アドレスデコーダ１０６においてデコードされる。アドレス信号は、アドレスバッファ回路１１６によってラッチされる。制御信号及びアドレス信号に応じてメモリセルがアクセスされる。追加回路及び制御信号を設けることが可能なこと、及び図１のメモリデバイスは本発明に焦点をあてるために簡略化されていることは、当業者であれば理解できるであろう。
【００１５】
メモリアレイ１０４は、行及び列の形態で配置されたメモリセルを有する。一実施形態において、メモリセルは、電荷保持可能な浮遊ゲート電界効果トランジスタを含むフラッシュメモリセルである。セルは、ブロックに分けられてもよい。ブロック内の各セルは、浮遊ゲートに電荷を蓄積することで、個別に、電気的に書き込みが可能である。電荷は、ブロック消去処理によって浮遊ゲートから除去することができる。
【００１６】
一実施形態において、メモリアレイ１０４は、ＮＯＲ型フラッシュメモリアレイである。該アレイの行における各メモリセルの制御ゲートは、ワード線に接続される。該アレイの列における各メモリセルのドレイン領域は、ビット線に接続される。ＮＯＲ型フラッシュメモリデバイスのメモリアレイは、メモリデバイス１０２の行アクセス回路１０８のような行アクセス回路によってアクセスされる。すなわち、制御ゲートに接続されたワード線を選択することによって浮遊ゲートメモリセルの行を動作させる。選択されたメモリセルの行においては、書き込み状態に依存して変化する電流を、接続されたソース線から接続された列ビット線へと流すことによって、選択されたメモリセルのデータ値を、列ビット線に置く。
【００１７】
他の実施形態においては、メモリアレイ１０４は、アレイの行における各メモリセルの制御ゲートがワード線に接続されるように配置されたＮＡＮＤ型フラッシュメモリアレイである。しかしながら、各メモリセルは、そのドレイン領域によって列ビット線に直接接続されていない。代りに、アレイの各メモリセルは、セル列（しばしばＮＡＮＤセル列と称される）で配置される。該列においては、例えば、各列に３２個のメモリセルが、ソース線と列ビット線との間を、ソースからドレインへ、直列に接続される。ＮＡＮＤ型フラッシュメモリデバイスのメモリアレイは、メモリデバイス１０２の行アクセス回路１０８のような行アクセス回路によってアクセスされる。すなわち、メモリセルの制御ゲートに接続されたワード線を選択することによってメモリセルの行を動作させる。さらに、各列の選択されていないメモリセルの制御ゲートに接続されたワード線を駆動させて、各列の選択されていないメモリセルをパストランジスタとして動作させる。これによって、記憶されたデータ値によって制限されずに、電流が流れる。電流は、各列の選択されたメモリセルのみに制限された状態で、直列に接続された各列を通って、ソース線から列ビット線へ流れる。これによって、選択されたメモリセルの行における電流によってコード化されたデータ値が、列ビット線に出力される。
【００１８】
図２Ａ〜図２Ｈは、本発明の他の実施形態に係る製造方法の様々な段階における、メモリデバイス１０２の一部のような、メモリデバイスの一部の断面図である。図２Ａは、いくつかのプロセス工程が行われた後のメモリデバイスの一部を示している。図２Ａで示される構造体の形成は、よく知られており、ここでは詳細に説明しない。
【００１９】
一般に、図２Ａの構造体は、例えばシリコン等のような基板２００上に第１誘電体層２０２を形成することによって形成される。一実施形態において、第１誘電体層２０２は、トンネル酸化物層のようなゲート誘電体層（又はトンネル誘電体層）である。第１誘電体層２０２上には、導電層２０４（例えば、ドーピングされたポリシリコン層）が形成される。導電層２０４上にはハードマスク層２０６が形成される。マスク層２０６は、例えば、シリコンナイトライド（Ｓｉ3Ｎ4）層等の窒化物層のような第２誘電体層であってもよい。
【００２０】
続いて、マスク層２０６、導電層２０４及び第１誘電体層２０２を貫通するようにトレンチ２１０が形成される。該トレンチは、基板２００内へ延在する。これは、マスク層２０６をパターニングし、エッチングすることによって実現することができる。基板２００のうち、トレンチ２１０によって露出された部分に第３誘電体層２１２を形成して、基板２００に形成されたトレンチ２１０の部分を覆ってもよい。
【００２１】
図２Ｂにおいては、図２Ａの構造上に、全面堆積のような方法で、窒化物層（例えば、シリコンナイトライド）のような第４誘電体層２２０が形成される。第４誘電体層２２０は、一実施形態においては、酸化バリア層として機能する。具体的には、第４誘電体層２２０は、マスク層２０６の上側表面上と、マスク層２０６、導電層２０４及び第１誘電体層２０２のうちトレンチ２１０が貫通する部分とに形成される。さらに、第４誘電体層２２０は、第３誘電体層２１２上にも形成される。このようにして、第４誘電体層２２０は、トレンチ２１０の内部を覆う。一実施形態においては、第３誘電体層２１２は、基板２００と第４誘電体層２２０とを接着させるように機能する。また、第３誘電体層２１２は、第３誘電体層２１２がなければ基板２００と第４誘電体層２２０との間に生じたであろう応力を緩和するための応力緩和層として機能する。他の実施形態においては、第３誘電体層２１２は、パッド酸化物層であり、熱酸化膜層であってもよい。他の実施形態においては、第３誘電体層２１２は、例えば、堆積された二酸化ケイ素（ＳｉＯ2）である。
【００２２】
図２Ｃにおいては、トレンチ２１０を満たすように、又はトレンチ２１０を部分的に満たすように、各トレンチ２１０内の第４誘電体層２２０上に、第５誘電体層２３０が堆積される。一実施形態においては、第５誘電体層２３０は、スピンオングラス、水素シルセスキオキサン（ＨＳＱ）、ヘキサメチルジシロキサン、オクタメチルトリシロキサン等のようなスピンオン誘電体（ＳＯＤ）材２３０である。第５誘電体層２３０は、必要ならば、例えば、蒸気酸化法によって、キュア（又はアニール）される。一実施形態においては、第４誘電体層２０４は、キュア中における基板２００及び導電層２０４の酸化を防止するために機能する。図２Ｄにおいては、第５誘電体層２３０の一部が、エッチバック工程におけるエッチングのような方法によって、除去される。これによって、第５誘電体層２３０の上側表面は、各トレンチ２１０内で（例えば、基板２００の上側表面より下に）下方に配置され、各トレンチ２１０の内側を覆っている第４誘電体層２２０の一部を露出させる。
【００２３】
図２Ｅにおいては、例えば、制御されたウェットエッチングによって、第４誘電体層２２０の一部が、第５誘電体層２３０の上側表面のレベルまで選択的に除去される。これによって、第４誘電体層２２０の残りの部分は、第５誘電体層２３０と第３誘電体層２１２との間に介在する。すなわち、第４誘電体層２２０がマスク層２０６の上側表面から除去され、また、各トレンチ２１０内に位置する第４誘電体層２２０のうち露出した部分が除去される。これによって、マスク層２０６の上側表面と、マスク層２０６及び導電層２０４及び第１誘電体層２０２のうちトレンチ２１０が貫通する部分と、基板２００の上側表面と第５誘電体層の上側表面との間にある第３誘電体層２１２の一部とが露出する。第４誘電体層２２０と第５誘電体層２３０の残った部分は、図２Ｅに示すように、トレンチ２１０の下側部分を充填する第１の誘電体充填層（ｄｉｅｌｅｃｔｒｉｃ  ｐｌｕｇ）２３２を形成する。この第１の誘電体充填層２３２の上表面は、基板２００の上側表面より下方に配置される。
【００２４】
図２Ｆにおいては、図２Ｅの構造体の上に、例えば物理的なスパッタプロセスを用いて、第６誘電体層２４０を一面に堆積する。これにより、各トレンチ２１０の充填されていない部分が第６誘電体層２４０で充填される。具体的には、第６誘電体層２４０は、マスク層２０６の露出した上側表面と、マスク層２０６及び導電層２０４及び第１誘電体層２０２のうちトレンチ２１０が貫通する露出した部分と、基板２００の上側表面と第５誘電体層の上側表面との間にある第３誘電体層２１２の一部と、第１の誘電体充填層２３２とに堆積される。一実施形態においては、第６誘電体層２４０は、高密度プラズマ（ＨＤＰ）による酸化物のような、高密度プラズマ（ＨＤＰ）による誘電体材料である。ここで、第１の誘電体充填層２３２によって、トレンチ２１０の残りの深さが、ひいては第６誘電体層２４０を堆積するためのアスペクト比が減少していることがわかる。このトレンチ２１０のアスペクト比の減少は、トレンチ２１０の充填されていない部分に第６誘電体層２４０を堆積させる際、ボイドの形成を減少させるように作用する。
【００２５】
図２Ｇにおいては、例えば、化学機械研磨（ＣＭＰ）を用いて、第６誘電体層２４０の一部が図２Ｆの構造体から除去される。すなわち、第６誘電体層２４０を除去することによって、マスク層２０６の上側表面が露出し、各トレンチ２１０内の第６誘電体層２４０の上側表面が、マスク層２０６の上側表面と略同一平面になる。第６誘電体層２４０の各トレンチ２１０内の部分は、第２の誘電体充填層２４２を形成する。この第２の誘電体充填層２４２は、マスク層２０６、導電層２０４及び第１導電層２０２を貫通し、基板２００内へと延在し、第１の導電充填層２３２に達する。第３誘電体層２１２は、第２の誘電体充填層２４２の部分と基板２００との間、及び第１の誘電体充填層２３２と基板２００との間に介在する。
【００２６】
ここで、第４誘電体層２２０は、各トレンチ２１０の下側部分に位置しており、従って、第４誘電体層２２０は、基板２００の上側表面に配置された層、すなわちメモリセルを形成するために用いられることが可能な層から離間して配置されることがわかる。これは、特に第４誘電体層２２０が窒化物である場合、メモリセルひいてはメモリデバイスの信頼性に悪影響を与える可能性のある第４誘電体層２２０が捕獲電荷を記憶することに関連した問題を解消するように作用する。
【００２７】
続いて、マスク２０６を除去して、導電層２０４を露出させる。露出した導電層２０４上に、ゲート間（ｉｎｔｅｒｇａｔｅ）誘電体層２５０（例えば、酸化ケイ素の層、窒化物、オキシナイトライド、酸化物−窒化物−酸化物（ＯＮＯ）層）が形成される。図２Ｈに示されるように、ゲート間誘電体層２５０上には、ドーピングされたポリシリコン層や金属層（例えば、高融点金属層）や金属を含んだ層（例えば、金属シリサイド層）等のような導電層２６０が形成される。導電層２６０は、１以上の導電材又は導電層や、ポリシリコン層上に配置された金属層若しくは金属を含んだ層等であってもよい。他の実施形態においては、導電層２０４、２６０が、図１のメモリアレイ１０４のようなメモリアレイにおけるメモリセルの浮遊ゲート及び制御ゲート（またはワード線）をそれぞれ構成する。また、メモリアレイの一部として、図２Ｇでは示されていない基板２００の一部にソース／ドレイン領域が形成される。一実施形態においては、浮遊ゲートの結合を改善するために、導電層２０４が拡げられている。上で述べたように、誘電体が充填されたトレンチ２１０は、余分な電流が基板を通ってメモリセル間を流れることを防止するように機能する。
【００２８】
図１のメモリアレイ１０４の周辺領域に配置された構成要素は、基板２００上に形成される。上述の誘電体が充填されたトレンチ２１０は、メモリアレイ１０４の周辺領域とメモリアレイ１０４との間に形成してもよい。トレンチ２１０は、余分な電流が基板を通って周辺領域の構成要素とメモリアレイ１０４との間を流れることを防止するように機能する。
【００２９】
本明細書中において、いくつかの具体的な実施形態を説明してきたが、同様の目的を達成することが意図されたいかなる配置構成も、上述した具体的な実施形態と代替可能であることは当業者にとって明らかであろう。本発明の多くの改変は、当業者にとっては明らかであろう。従って、本願は本発明のいかなる改変、変形をもカバーするものである。また、本発明は、以下の請求項及びそれらの均等物によってのみ限定される。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明の一実施形態に係るメモリシステムの簡略化されたブロック図である。
【図２Ａ】図２Ａは、本発明の他の実施形態に係る製造方法の種々の段階におけるメモリデバイスの一部断面図である。
【図２Ｂ】図２Ｂは、本発明の他の実施形態に係る製造方法の種々の段階におけるメモリデバイスの一部断面図である。
【図２Ｃ】図２Ｃは、本発明の他の実施形態に係る製造方法の種々の段階におけるメモリデバイスの一部断面図である。
【図２Ｄ】図２Ｄは、本発明の他の実施形態に係る製造方法の種々の段階におけるメモリデバイスの一部断面図である。
【図２Ｅ】図２Ｅは、本発明の他の実施形態に係る製造方法の種々の段階におけるメモリデバイスの一部断面図である。
【図２Ｆ】図２Ｆは、本発明の他の実施形態に係る製造方法の種々の段階におけるメモリデバイスの一部断面図である。
【図２Ｇ】図２Ｇは、本発明の他の実施形態に係る製造方法の種々の段階におけるメモリデバイスの一部断面図である。
【図２Ｈ】図２Ｈは、本発明の他の実施形態に係る製造方法の種々の段階におけるメモリデバイスの一部断面図である。
【符号の説明】
【００３１】
１００…メモリシステム              １０２…集積回路メモリデバイス
１０４…メモリアレイ                １０６…アドレスデコーダ
１０８…行アクセス回路              １１０…列アクセス回路
１１２…制御回路                    １１４…Ｉ／Ｏ回路
１１６…アドレスバッファ回路        １２０…マイクロプロセッサ
１２２…制御リンク                  １２４…データリンク
１２６…アドレスリンク              ２００…基板
２０２…第１誘電体層                ２０４、２６０…導電層
２０６…マスク層                    ２１０…トレンチ
２１２…第３誘電体層                ２２０…第４誘電体層
２３０…第５誘電体層                ２３２…第１の誘電体充填層
２４０…第６誘電体層                ２４２…第２の誘電体充填層
２５０…ゲート間誘電体層
【図１】
2008504713.tif 000003
【図２Ａ】
2008504713.tif 000004
【図２Ｂ】
2008504713.tif 000005
【図２Ｃ】
2008504713.tif 000006
【図２Ｄ】
2008504713.tif 000007
【図２Ｅ】
2008504713.tif 000008
【図２Ｆ】
2008504713.tif 000009
【図２Ｇ】
2008504713.tif 000010
【図２Ｈ】
2008504713.tif 000011
【手続補正書】
【提出日】平成19年2月26日(2007.2.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の上側表面に形成された導電層を貫通し、且つ前記基板内を延在するトレンチの一部に、第１誘電体の層と前記第１誘電体の層上に形成された第２誘電体の層とを備える第１の誘電体充填層を、形成するステップと、
第３誘電体からなる第２の誘電体充填層を、前記第１の誘電体充填層の上側表面に形成するステップと、
を備え、
前記第１の誘電体充填層の上側表面は、前記基板の上側表面よりも下方に配置されることを特徴するメモリデバイスの一部を形成する方法。
【請求項２】
請求項１記載の方法において、第１の誘電体充填層を形成する前記ステップは、前記トレンチの一部を覆い、且つ前記基板上に配置された第４誘電体の層上に、前記第１誘電体の層を形成するステップをさらに備えることを特徴とする方法。
【請求項３】
請求項２記載の方法において、第２の誘電体充填層を形成する前記ステップは、前記第４誘電体の層上に前記第２の誘電体充填層の一部を形成するステップを備えることを特徴とする方法。
【請求項４】
請求項１〜３のいずれか１項に記載の方法において、前記第１誘電体は窒化物であり、前記第２誘電体はスピンオン誘電体であり、前記第３誘電体は高密度プラズマによる酸化物であることを特徴とする方法。
【請求項５】
請求項１〜４のいずれか１項に記載の方法において、第１の誘電体充填層を形成する前記ステップは、前記第２誘電体の層をキュアするステップをさらに備えることを特徴とする方法。
【請求項６】
請求項５記載の方法において、前記第２誘電体の層をキュアする前記ステップは酸化工程を備えることを特徴とする方法。
【請求項７】
請求項１〜６のいずれか１項に記載の方法において、前記トレンチは、前記基板の上側表面に形成され、且つ前記導電層と前記基板の上側表面との間に介在する誘電体層をさらに貫通することを特徴とする方法。
【請求項８】
請求項７記載の方法において、前記基板の上側表面に形成され、且つ前記導電層と前記基板の上側表面との間に介在する前記誘電体層は、トンネル誘電体層であることを特徴とする方法。
【請求項９】
請求項１〜８のいずれか１項に記載の方法において、前記トレンチは、前記導電層上に配置されたハードマスク層をパターニングして、エッチングすることによって形成されることを特徴とする方法。
【請求項１０】
請求項１〜９のいずれか１項に記載の方法において、前記第１の誘電体充填層を形成する前記ステップは、
前記第１誘電体の層上に前記第２誘電体の層を形成して、前記第２誘電体の層で前記トレンチを前記基板の上側表面より上のレベルまで充填するステップと、
前記第２誘電体の層の一部を除去して、前記第２誘電体の層の上側表面を前記基板の上側表面よりも下方に位置させるステップと、
を備えることを特徴とする方法。
【請求項１１】
請求項１０記載の方法において、前記第１の誘電体充填層を形成する前記ステップは、前記第１誘電体の層の一部を前記第２誘電体の層の上側表面のレベルまで選択的に除去するステップをさらに備えることを特徴とする方法。
【請求項１２】
請求項１０又は１１のいずれか１項に記載の方法において、前記第２誘電体の層の一部を除去する前記ステップの前に、前記第２誘電体の層をアニールするステップをさらに備えることを特徴とする方法。
【請求項１３】
請求項１〜８、１０〜１２のいずれか１項に記載の方法において、前記基板の上側表面に形成された前記導電層は、第１導電層であり、
前記第１導電層上にゲート間誘電体層を形成するステップと、
前記ゲート間誘電体層上に第２導電層を形成するステップと、
をさらに備えることを特徴とする方法。
【請求項１４】
請求項１３記載の方法において、前記第１導電層は浮遊ゲート層であり、前記第２導電層は制御ゲート層であることを特徴とする方法。
【請求項１５】
第１誘電体の層と前記第１誘電体の層上に形成された第２誘電体の層とを有し、基板内に延在するトレンチ内に配置された第１の誘電体充填層と、
前記トレンチ内の前記第１の誘電体充填層の上側表面上に配置され、且つ前記基板の上側表面の上に形成された導電層を貫通する、第３誘電体からなる第２の誘電体充填層と、
を備える集積回路デバイスであって、
前記第１の誘電体充填層の上側表面は前記基板の上側表面より下に位置していることを特徴とする集積回路デバイス。
【請求項１６】
請求項１５記載の集積回路デバイスにおいて、前記基板と前記第１の誘電体充填層の前記第１誘電体との間に介在し、且つ前記第２の誘電体充填層の一部と前記基板との間に介在する第４誘電体の層をさらに備えることを特徴とする集積回路デバイス。
【請求項１７】
請求項１５又は１６のいずれか１項に記載の集積回路デバイスにおいて、前記第１誘電体は窒化物であり、前記第２誘電体はアニールされたスピンオン誘電体であることを特徴とする集積回路デバイス。
【請求項１８】
請求項１５〜１７のいずれか１項に記載の集積回路デバイスにおいて、前記第３誘電体は高密度プラズマによる酸化物であることを特徴とする集積回路デバイス。
【請求項１９】
請求項１５〜１８のいずれか１項に記載の集積回路デバイスにおいて、前記導電層は浮遊ゲート層であり、前記第２の誘電体充填層は、前記基板の上側表面上に形成され、且つ前記浮遊ゲート層と前記基板の上側表面との間に介在するトンネル誘電体層をさらに貫通し、層間誘電体層が前記浮遊ゲート層上に配置され、制御ゲート層が前記層間誘電体層上に形成されることを特徴とする集積回路デバイス。
【請求項２０】
請求項１５〜１９のいずれか１項に記載の集積回路デバイスにおいて、前記集積回路デバイスはメモリデバイスであることを特徴とする集積回路デバイス。
【国際調査報告】
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