(57)【要約】フローティングゲートメモリセル（１０）はフローティングゲートを有し、このフローティングゲートには２つのフローティングゲート層（１８，２２）が設けられる。上側層（２２）をエッチングして、下側層（１８）をそのままの状態に維持しながら上側層（２２）に凹凸を形成する。コントロールゲート（３８）がフローティングゲート（２２）の凹凸に沿って形成されてコントロールゲートとフローティングゲートとの間の容量を大きくする。フローティングゲートの２つの層（１８，２２）は、非常に薄いポリシリコンエッチング停止層（２０）により分離される。このエッチング停止層（２０）は、ポリシリコンエッチングの間のエッチング停止層となるために十分に厚いが、電気的透過性を有するためには十分に薄い。電子は２つの層（２２，１８）の間を容易に移動することができる。従って、停止層（２２）のエッチングは下側層（１８）に及ぶことはないが、第１層（１８）及び第２層（２２）には、フローティングゲートを連続導電層とするような電気的効果を発揮させることができる。
2008513999.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲート素子を形成する方法であって、
半導体基板を設け、
ゲート誘電体層を半導体基板上に形成し、
第１フローティングゲート層をゲート誘電体層上に形成し、
第２フローティングゲート層を第１フローティングゲート層上に形成し、
パターニング済みマスク層を第２フローティングゲート層上に形成し、
パターニング済みマスク層を使用して第２フローティングゲート層の一部分を除去し、
層間誘電体層を第２フローティングゲート層及び第１フローティングゲート層の上に形成し、そして
コントロールゲート層を層間誘電体層上に形成する、
方法。
【請求項２】
更に、エッチング停止層を第１フローティングゲート層上に形成し、第２フローティングゲート層はエッチング停止層上に形成される請求項１記載の方法。
【請求項３】
エッチング停止層は約１５〜２０オングストロームの範囲の膜厚を有する請求項２記載の方法。
【請求項４】
エッチング停止層は、第１フローティングゲート層と第２フローティングゲート層との間で十分な電気的透過性を有する請求項２記載の方法。
【請求項５】
エッチング停止層は窒化膜または酸化膜の内の１つからなる請求項２記載の方法。
【請求項６】
パターニング済みマスク層を使用して第２フローティングゲート層の一部分を除去することにより、第２フローティングゲート層の複数の個別部分を第１フローティングゲート層上に残す請求項１記載の方法。
【請求項７】
フローティングゲート素子は自己整合型フローティングゲート素子である請求項１記載の方法。
【請求項８】
第１フローティングゲート層及び第２フローティングゲート層は大きく異なるエッチング選択性を有する請求項１記載の方法。
【請求項９】
第１フローティングゲート層はポリシリコンからなり、かつ第２フローティングゲート層は金属からなる請求項１記載の方法。
【請求項１０】
パターニング済みマスク層を使用して第２フローティングゲート層の一部分を除去することにより、フローティングゲートとコントロールゲートとの間の結合を強くする請求項１記載の方法。
【請求項１１】
基板は分離領域を含み、更に、第１及び第２ゲート誘電体層を貫通する開口を分離領域上に形成する請求項１記載の方法。
【請求項１２】
パターニング済みマスク層を形成する処理では、
マスク層を第２フローティングゲート層上に形成し、
開口をマスク層に形成し、そして
スペーサをマスク層の開口の内部に形成し、開口はリソグラフィで描くパターンよりも細いパターン（ｓｕｂｌｉｔｈｏｇｒａｐｈｉｃｆｅａｔｕｒｅ）に対応する請求項１記載の方法。
【請求項１３】
パターニング済みマスク層を使用して第２フローティングゲート層の一部分を除去する処理では、第２フローティングゲート層の内、マスク層の開口によって画定され、かつリソグラフィで描くパターンよりも細い部分を除去する請求項１２記載の方法。
【請求項１４】
フローティングゲート素子を形成する方法であって、
半導体基板を設け、
ゲート誘電体層を半導体基板上に形成し、
第１フローティングゲート層をゲート誘電体層上に形成し、
エッチング停止層を第１フローティングゲート層上に形成し、
第２フローティングゲート層をエッチング停止層上に形成し、
開口を第２フローティングゲート層にエッチング停止層にまで延びるように形成し、
層間誘電体層を第２フローティングゲート層上に、かつ第１フローティングゲート層上の開口の内部に形成し、そして
コントロールゲート層を層間誘電体層上に形成する、
方法。
【請求項１５】
開口を第２フローティングゲート層に形成する処理では、開口をエッチング停止層を貫通して延びるように形成して第１フローティングゲート層の一部分を露出させる請求項１４記載の方法。
【請求項１６】
開口を第２フローティングゲート層に形成する処理では、複数の開口を形成し、そして層間誘電体層は複数の開口の内部に形成される請求項１４記載の方法。
【請求項１７】
エッチング停止層は約１５〜２０オングストロームの範囲の膜厚を有する請求項１４記載の方法。
【請求項１８】
エッチング停止層は、第１フローティングゲート層と第２フローティングゲート層との間で十分な電気的透過性を有する、請求項１４記載の方法。
【請求項１９】
エッチング停止層は窒化膜または酸化膜の内の一つからなる請求項１４記載の方法。
【請求項２０】
フローティングゲート素子は自己整合型フローティングゲート素子である請求項１４記載の方法。
【請求項２１】
自己整合型フローティングゲート素子は分離領域を含み、第２フローティングゲート層の開口は２つの分離領域の間に形成される請求項２０記載の方法。
【請求項２２】
基板は分離領域を含み、更に、第１及び第２ゲート誘電体層を貫通する開口を分離領域上に形成する請求項１４記載の方法。
【請求項２３】
フローティングゲート素子を形成する方法であって、
分離領域群を有する半導体基板と、これらの分離領域の間の半導体基板の上のゲート誘電体層と、そしてこれらの分離領域の間のゲート誘電体層の上の第１フローティングゲート層と、を設け、
エッチング停止層を第１フローティングゲート層上に形成し、
第２フローティングゲート層をエッチング停止層上に形成し、
第２フローティングゲート層の一部分を除去して、エッチング停止層の内、第１フローティングゲート層の上の部分を露出させ、
層間誘電体層を第２フローティングゲート層及び第１フローティングゲート層の上に形成し、そして
コントロールゲート層を層間誘電体層上に形成する、
方法。
【請求項２４】
分離領域は第１フローティングゲート層の上側表面の上にまで延びる請求項２３記載の方法。
【請求項２５】
第２フローティングゲート層の一部分を除去する処理では、第２フローティングゲート層の異方性エッチングを行なう請求項２４記載の方法。
【請求項２６】
異方性エッチングにより、第２フローティングゲート層のスペーサ部分が分離領域の側壁に隣接して形成される請求項２５記載の方法。
【請求項２７】
異方性エッチングにより、第２フローティングゲート層のスペーサ部分が分離領域の側壁に隣接して形成され、かつ第２フローティングゲート層の残留部分がこれらのスペーサ部分の間に形成される請求項２５記載の方法。
【請求項２８】
第２フローティングゲート層の一部分を除去することにより、第２フローティングゲート層の残留部分が分離領域の間に形成される請求項２４記載の方法。
【請求項２９】
エッチング停止層は、第１フローティングゲート層と第２フローティングゲート層との間で十分な電気的透過性を有する請求項２４記載の方法。
【請求項３０】
基板と、
基板上のゲート誘電体と、
ゲート誘電体上の第１フローティングゲートと、
第１フローティングゲート層の上に位置し、かつ複数の個別部分を第１フローティングゲート層上に含む第２フローティングゲートと、そして
第２フローティングゲートの複数の個別部分の各々と第１フローティングゲートとの間のエッチング停止層と、
第２フローティングゲートの個別部分及び第１フローティングゲートの上の層間誘電体層と、そして
層間誘電体層上のコントロールゲートと、
を備えるフローティングゲート素子。
【請求項３１】
基板は更に分離領域群を含み、そして第２フローティングゲートの複数の個別部分はこれらの分離領域の間に位置する請求項３０記載のフローティングゲート素子。
【請求項３２】
第２フローティングゲートの複数の個別部分の内の少なくとも一つは、一の分離領域の側壁に隣接する請求項３１記載のフローティングゲート素子。
【請求項３３】
エッチング停止層は、第２フローティングゲートの複数の個別部分の各々と第１フローティングゲート層との間で十分な電気的透過性を有する、請求項３０記載のフローティングゲート素子。
【請求項３４】
エッチング停止層は約１５〜２０オングストロームの範囲の膜厚を有する、請求項３０記載のフローティングゲート素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、特にフローティングゲートメモリセルに有用な半導体素子構造に関する。
【背景技術】
【０００２】
フローティングゲートメモリの望ましい特性の一つとして、コントロールゲートとフローティングゲートとの間に非常に大きな容量性結合を有することが挙げられる。これにより、所定のコントロールゲートバイアス下での書き込み及び消去中に、コントロールゲートからフローティングゲートへの電圧移動が大きくなる。従ってコントロールゲートとフローティングゲートとの間の容量が大きくなると、書き込み、及び消去を行なうために、そして／または書き込み速度、及び消去速度を速めるために必要な電圧が小さくなる。別の望ましい特性として、このコントロールゲートとフローティングゲートとの間の容量の変動を小さくすることができることが挙げられる。この容量が変動する場合、消去状態に関する閾値電圧範囲が広がってしまう。消去閾値電圧の分布が広がると、消去ビットに対する読み出し、及び消去ビットに対する書き込みがリーク電流に起因して困難になる。コントロールゲートとフローティングゲートとの間の容量を大きくするとともに当該容量の変動を最小にする一の方法では、分離領域上のフローティングゲート中へのエッチングを使用する。これにより、容量をかなり大きくすることができるが、それでも更なる改善が望ましい。この手法の問題は、技術が進歩して寸法が小さくなるのに合わせたスケーリングが困難になることである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、書き込み及び消去を改善し、そして／または書き込み及び消去に必要な電圧を小さくする素子構造が必要になる。
【課題を解決するための手段】
【０００４】
一の態様では、フローティングゲートメモリセルはフローティングゲートを有し、フローティングゲートには、２つのフローティングゲート層が設けられる。上側層をエッチングして下側層をそのまま変えずに残しながら上側層には凹凸を設ける。コントロールゲートがフローティングゲートの凹凸に沿って形成されてコントロールゲートとフローティングゲートとの間の容量を大きくする。フローティングゲートの２つの層は、ポリシリコンの非常に薄いエッチング停止層により分離される。このエッチング停止層は、ポリシリコンエッチングの間のエッチング停止層となるために十分に厚いが、電気的接続が行なわれるためには十分に薄い。エッチング停止層は薄いので、電子は２つの層の間を移動することができる。従って、停止層のエッチングは下側層に及ぶことはないが、第１及び第２層には、フローティングゲートを連続導電層とするような電気的効果を発揮させることができる。この様子は図及び以下の記述を参照することにより一層深く理解される。
【発明を実施するための最良の形態】
【０００５】
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【０００６】
図１に示すのは素子構造１０であり、素子構造は基板１２と、分離領域１４と、トンネル誘電体１６と、そして好適にはポリシリコンから成るフローティングゲート層１８と、を備える。この構造は、フローティングゲート層１８の膜厚が従来のフローティングゲートポリシリコン層の膜厚よりも薄いことを除いて従来の構造と同じである。この例における膜厚は約５００オングストロームであることが好ましく、この膜厚は従来のフローティングゲート層の膜厚よりも薄い。基板１２はバルクシリコン基板であることが好ましいが、ＳＯＩ基板、及び／又は単なるシリコンとは異なる半導体材料とすることができる。分離領域１４は、トレンチを形成し、そしてトレンチを誘電体、好ましくは酸化膜で充填するする普通の方法を使用して形成されるが、窒化膜のような別の誘電体材料とすることができる。
【０００７】
図２に示すのは、酸化膜であることが好ましいエッチング停止層２０をフローティングゲート層１８の上に形成した後の素子構造１０である。層２０は約１５オングストロームの膜厚の成長酸化膜であることが好ましい。層２０は堆積法により形成することもでき、かつ別の材料、例えば窒化膜とすることができる。
【０００８】
図３に示すのは、シリコンから成ることが好ましいフローティングゲート層２２を形成した後の素子構造１０である。この層２２はフローティングゲート層１８とほぼ同じ膜厚であることが好ましい。
【０００９】
図４に示すのは、分離領域１４の上に開口３０及び３２を有するパターニング済みフォトレジスト層２６を形成した後の素子構造１０である。これらの開口３０及び３２は、分離領域１４の対向する側の上に設けられる。
【００１０】
図５に示すのは、層２２，２０，及び１８を開口３０及び３２を通してエッチングした後の素子構造１０である。このエッチングはポリシリコンであることが好ましい層２２に対して最初に行なわれる。次に、化学薬品を変えて層２０をエッチングする。次に、エッチング化学薬品を、層２２をエッチングするために使用された化学薬品に戻す。これにより、開口３０及び３２がフローティングゲート層１８及び２２、及びエッチング停止層２０を貫通して延びる。
【００１１】
図６に示すのは、開口３４を開口３０と３２との間に有するパターニング済みフォトレジスト層３３を形成した後の素子構造１０である。開口３４はこの断面図では分離領域１４の間のほぼ中心に配置する。
【００１２】
図７に示すのは、層２２のエッチングを、層２０の上で停止するように開口３４を通して行なった後の素子構造１０である。エッチング化学薬品を変えることにより、開口３４が層２０にも延びる。開口３４を、リソグラフィで描くパターンよりも細いパターン（ｓｕｂｌｉｔｈｏｇｒａｐｈｉｃ  ｆｅａｔｕｒｅ）として画定することが望ましい場合、パターニング済みフォトレジスト３３を使用するのではなく、例えば窒化膜から成るハードマスクをパターニングすることができ、そしてハードマスクの開口を部分的にサイドウォールスペーサで充填する。開口を部分的にサイドウォールスペーサで充填して開口を小さくする方法はこの技術分野では良く知られている。
【００１３】
図８に示すのは、誘電体層３６及びコントロールゲート層３８を形成した後の素子構造１０である。誘電体層３６は、約１２５〜１５０オングストロームの膜厚を有する、従来の３層誘電体構造の酸化膜−窒化膜−酸化膜層であることが好ましい。誘電体層３６は、フローティングゲートメモリセルのコントロールゲートとフローティングゲートとの間の層間誘電体として機能する。コントロールゲート３８はポリシリコン層であることが好ましく、このポリシリコン層は約１０００〜２０００オングストロームの膜厚を有する。このコントロールゲート層３８を形成した後、この層をエッチングして実際のコントロールゲートを形成する。このエッチングにより実際のコントロールゲートを形成する処理によって、図８に示す断面が変わる訳ではない。従って、結果として得られる図８の構造は、不揮発性メモリセルでもあるフローティングゲートメモリセルとして有用なフローティングトランジスタの最終構造である。
【００１４】
この素子構造は、コントロールゲート３８では、開口３０及び３２においてフローティングゲート層１８及び２２に隣接する表面積を保持しながら、開口３４においてフローティングゲート層２２に隣接する表面積が増加することを示している。層２２のこの残留部分の側壁によって、容量が大きくなるだけでなく、非常に再現性良く容量を大きくすることができる。層２２の膜厚は非常に容易に制御することができる。層２０は非常に薄いので、電子は当該構造を極めて容易に通過する。この酸化膜はゲート誘電体として使用される酸化膜と同じ膜質ではないので、電子の通過が、特に普通に使用される書き込み電圧及び消去電圧で阻止されるということがない。酸化膜が最高の膜質を有する場合でも、１５オングストロームの膜厚になるとリーク電流が生じる。従って、薄いゲート酸化膜を有するトランジスタに使用される電圧よりも電圧を高くすると、かなり強い電子流が酸化膜を通過する。従って、フローティングゲート層２２に書き込み動作の間に蓄積される電子はフローティングゲート層１８に自由に到達することができ、そしてこれらの特性を実現するために、層２０は電気的透過性を有すると考えることができる。更なる改善を行なうために、開口３４のような開口を一つよりも多い数だけ形成する処理を図５と図６との間のプロセスにおいて行なうことができる。開口３４のような開口を更に多く設けることにより利点がもたらされる、というのは、これらの開口によってコントロールゲートとフローティングゲートとの間の層間容量を更に大きくすることができるからである。
【００１５】
図９に示すのは素子構造５０であり、この素子構造は、基板１２の構造に類似する基板５２と、トレンチ１４に類似するトレンチ５４と、トンネル誘電体１６の構造に類似するトンネル誘電体５８と、そしてトンネル誘電体５８上に位置し、かつフローティングゲート層１８に類似するコントロールゲート層６０と、を備える。図９は従来構造を示すが、フローティングゲート層６０が従来構造におけるものほどには厚くはなっていない点が異なっている。フローティングゲート層６０は約５００オングストロームの膜厚であることが好ましい。素子構造５０では、分離領域５４はフローティングゲート層６０を取り囲み、かつフローティングゲート層の上方にまで延びる。
【００１６】
図１０に示すのは、エッチング停止層２０に類似するエッチング停止層６２をフローティングゲート層６０の上に、そしてフローティングゲート層２２に類似するフローティングゲート層６４をエッチング停止層６２の上に形成した後の素子構造５０である。エッチング停止層６２は、分離領域５４の側壁の上を覆い、かつ分離領域５４上に延びる形で示される。酸化膜として成長させる場合、エッチング停止層はトレンチ５４上に観察することはできないが、エッチング停止層６２を、例えば堆積窒化膜のように堆積させる場合には、図示される。
【００１７】
図１１に示すのは、パターニング済みフォトレジスト部分６６を形成し、そしてフローティングゲート層６４を、パターニング済みフォトレジスト部分６６をマスクとして使用してエッチングした後の素子構造５０である。この処理により、開口６７及び６８がフローティングゲート層６４の残留部分とトレンチ５４との間に残る。図１０〜図１１のプロセスでは、フォトレジスト６６によって保護される領域以外の層６４の全てが除去される。
【００１８】
図１２に示すのは、エッチング停止層６２の内、パターニング済みフォトレジスト部分６６下に位置しない部分を除去し、パターニング済みフォトレジスト部分６６を除去し、層３６に類似する誘電体層６９をフローティングゲート層６０の上に、層６４の残留部分を覆って、更にはトレンチ５４の露出部分の上に形成し、そしてコントロールゲート層３８に類似するコントロールゲート層７０を誘電体層６９の上に形成した後の素子構造５０である。次に、層７０，６９，６４，６２，及び６０に対するエッチングを連続して行なうことにより、図８の構造に関するものに類似するフローティングゲートメモリセル構造が形成される。従って、図１２の素子構造は、メモリセルに関して結果として得られる素子構造である。この構造は、コントロールゲート層７０の内、フローティングゲート層６４に隣接する表面が、層６４がコントロールゲート層７０の形成の前にエッチングされるので増えることを示している。層６４のこの残留部分の側壁によって、容量が大きくなるだけでなく、非常に再現性良く容量を大きくすることができる。層６４の膜厚は非常に容易に制御することができる。
【００１９】
図１３に示すのは、図１０の後に、図１１の素子構造５０に対して形成される別の素子構造７１である。素子構造７１は図１１の素子構造５０とは、サイドウォールスペーサ７２及び７３をフローティングゲート層６４を用いて分離領域５４の側壁の上に、図１０のフローティングゲート層６４に対して異方性エッチングを行なうことにより形成している点が異なる。サイドウォールスペーサ７２及び７３はほとんどの部分が、層６４をエッチングしている間に形成される。図１３の素子構造７１の場合、層６４に対するこのエッチングは、エッチングが層６２にまで達した後に、かつこれらのサイドウォールスペーサ７２及び７３が除去される前に停止させる。図１１の素子構造５０の場合、このエッチングを継続してサイドウォールスペーサを除去する。
【００２０】
図１４に示すのは、誘電体層３６に類似する誘電体層７６をサイドウォールスペーサ７２及び７３、及びフローティングゲート層６４の残留部分の上に形成し、更にコントロールゲート層３８に類似するコントロールゲート層７４を誘電体層７６の上に形成した後の素子構造７１である。この断面図では、図１４は完成したメモリ素子を示している。この場合、サイドウォールスペーサ７２及び７３はメモリ素子のフローティングゲート層の一部分になる。これらのサイドウォールスペーサは水平寸法よりも垂直寸法の方が大きいので、これらのサイドウォールスペーサを設けることにより、コントロールゲートとフローティングゲートとの間の層間容量が大きくなるという利点がもたらされる。考えられる不具合は、これらのサイドウォールスペーサの垂直寸法を制御するのが難しいので、コントロールゲートとフローティングゲートとの間の層間容量の変動が大きくなる恐れがあることである。
【００２１】
図１５に示すのは素子構造１００であり、この素子構造は、基板１２に類似する基板１１２と、分離領域１４に類似する分離領域１１４と、ゲート誘電体層１６に類似するゲート誘電体層１１６と、フローティングゲート層１８に類似するフローティングゲート層１１８と、エッチング停止層２０に類似するエッチング停止層１２０と、そしてエッチング停止層２０上の犠牲層１２２と、を備える。犠牲層１２２は酸化膜または窒化膜、或いは他の材料とすることができるが、エッチング停止層１２０の材料をエッチングしないように選択的にエッチングすることができる材料により形成することができる。犠牲層はこの例では、フローティングゲート層１１８とほぼ同じ膜厚である。他の膜厚も効果的となり得る。
【００２２】
図１６に示すのは、パターニング済みフォトレジスト部分１２３を犠牲層１２２の上に、図示の寸法では分離領域１１４の間のほぼ中心に位置するように形成した後の素子構造１００である。
【００２３】
図１７に示すのは、犠牲層１２２を、パターニング済みフォトレジスト部分１２３をマスクとして使用してエッチングした後の素子構造１００である。このエッチングはエッチング停止層１２０によって停止する。
【００２４】
図１８に示すのは、フォトレジスト部分１２３を除去し、そしてポリシリコンであることが好ましいコンフォーマルなフローティングゲート層１２４を形成した後の素子構造１００である。フローティングゲート層１２４はフローティングゲート層１１８とほぼ同じ膜厚である。
【００２５】
図１９に示すのは、異方性エッチングを行なって、フローティングゲート層１２４から成るサイドウォールスペーサ１２６及び１２８を、犠牲層１２２の残留部分の側壁の上に形成した後の素子構造１００である。
【００２６】
図２０に示すのは、犠牲層１２２の残留部分を除去して、サイドウォールスペーサ１２６及び１２８がエッチング停止層２０の上で、犠牲層の支えを失った形で立っている状態になった後の素子構造１００である。サイドウォールスペーサ１２６及び１２８の幅は、所望通りに変えることができるフローティングゲート層１２４の膜厚によってほぼ決まる。フローティングゲート層１２４は、サイドウォールスペーサ１２６及び１２８がどの位置でも再現性良く、犠牲層の支えを失った形で立っている状態になるように十分に厚くする必要がある。
【００２７】
図２１に示すのは、分離領域１１４上の領域を開口したパターニング済みフォトレジスト層１２９を形成し、そしてエッチング停止層１２０及びフローティングゲート層１１８をエッチング除去した後の素子構造１００である。
【００２８】
図２２に示すのは、パターニング済みフォトレジスト層１２９を除去し、誘電体層３６に類似する誘電体層１３０をエッチング停止層２０の上に、かつ分離領域１１４上の開口の中に形成し、更にコントロールゲート層３８に類似するコンントロールゲート層１３２を誘電体層１３０の上に形成した後の素子構造１００である。図２２のこの断面は、完成したフローティングゲートメモリセル構造を示している。従って、メモリセルのフローティングゲート材料の一部分を構成するサイドウォールスペーサ１２６及び１２８は、分離領域上の領域におけるフローティングゲート層の側壁に沿って大きくなった容量も維持しながら、コントロールゲートとフローティングゲートとの間の層間容量を更に大きくする構造となる。リソグラフィ技術によって可能になる場合には、サイドウォールスペーサ１２６及び１２８と同様の更に別のサイドウォールスペーサを、フローティングゲート層１２４の一つよりも多くの部分を分離領域１１４の間のエッチング停止層１２０の上に残すことにより形成することができる。
【００２９】
図２３に示すのは素子構造１４０であり、この素子構造は基板１２に類似する基板１４２と、分離領域１４に類似する分離領域１４４と、ゲート誘電体層１６に類似するゲート誘電体層１４６と、フローティングゲート層１８に類似するフローティングゲート層１４８と、そしてフローティングゲート層１４８上の犠牲層１５０と、を備える。犠牲層１５０は酸化膜であることが好ましいが、窒化膜のような別の材料とすることができる。犠牲層１５０はフローティングゲート層１４８をエッチングすることがないように選択的にエッチングすることができる。フローティングゲート層１４８がポリシリコンである好適な事例では、酸化膜または窒化膜のいずれかが犠牲層１５０として効果的である。犠牲層はフローティングゲート層１４８とほぼ同じ膜厚であることが好ましい。
【００３０】
図２４に示すのは、パターニング済みフォトレジスト部分１５２を形成し、そして犠牲層１５０を、パターニング済みフォトレジスト部分１５２をマスクとして使用してエッチング除去して犠牲層１５０の一部分を分離領域１４４の間に残した後の素子構造１４０である。犠牲層１５０の残留部分は、図２４の断面に示す寸法では、分離領域１４４の内側の間にほぼ位置する。
【００３１】
図２５に示すのは、パターニング済みフォトレジスト部分１５２を除去し、そしてフローティングゲート層１５４を、フローティングゲート層１４８、及び犠牲層１５０の残留部分の上に形成した後の素子構造１４０である。フローティングゲート層１５４がポリシリコンである好適な事例では、フローティングゲート層１５４がコンフォーマルに形成されるので、フローティングゲート層１５４の一部分が犠牲層１５０の残留部分を覆って高くなる。
【００３２】
図２６に示すのは、化学的機械研磨（ＣＭＰ）プロセスを実施してフローティングゲート層１５４に、犠牲層１５０の残留部分の上側表面と同じ高さに並んだ上側表面が残るようにした後の素子構造１４０である。このようにして行なわれるＣＭＰプロセスによって、犠牲層１５０の残留部分の上側表面が露出した状態になる。
【００３３】
図２７に示すのは、犠牲層１５０の残留部分を除去した後の素子構造１４０である。これにより、フローティングゲート層１５４に開口１５５が残る。開口１５５はこの断面に示す向きでは、分離領域１４４のほぼ中心に位置する。
【００３４】
図２８に示すのは、複数の開口を分離領域１４４の上に有するパターニング済みフォトレジスト層１５６を形成し、そしてこれらの開口を通してフローティングゲート層１５４及びフローティングゲート層１４８をエッチング除去した後の素子構造１４０である。
【００３５】
図２９に示すのは、誘電体層１５８を分離領域１４４上の開口に、更に開口１５５に形成し、そしてコントロールゲート層１６０を形成した後の素子構造１４０である。誘電体層１５８は誘電体層３６に類似する。断面として、図２９は完成したメモリ素子を示し、このメモリ素子では、分離領域１４４上の開口において大きくなった容量が維持されつつ、コントロールゲート層とフローティングゲート層との間の層間容量が開口１５５を設ける結果として大きくなる。
【００３６】
図３０に示すのは素子構造１７０であり、この素子構造は、基板１２に類似する基板１７２と、分離領域５４に類似する分離領域１７４と、ゲート誘電体層５８に類似するゲート誘電体層１７６と、フローティングゲート層６０に類似するフローティングゲート層１７８と、フローティングゲート層１７８上の犠牲層１８０と、そして犠牲層１８０上のパターニング済みフォトレジスト部分１８２と、を備える。フォトレジスト部分１８２は分離領域１７４の間に、かつこの断面図のほぼ中心に設けられる。犠牲層１８０は酸化膜であることが好ましいが、窒化膜のような別の材料とすることができる。犠牲層１８０はフローティングゲート層１４８をエッチングすることがないように選択的にエッチングすることができるようにする必要がある。
【００３７】
図３１に示すのは、犠牲層１８０をフォトレジスト部分１８２をマスクとして使用してエッチングし、そしてフローティングゲート層１８４を分離領域１７４、フローティングゲート層１７８、及び犠牲層１８０の残留部分の上に形成した後の素子構造１７０である。好適には、フローティングゲート層１８４はポリシリコンであり、このポリシリコンはコンフォーマルに堆積するが、平坦表面を有する構造として示されている。これは、犠牲層１８０の残留部分の側面、及び分離領域１７４の側面が近接しているために、コンフォーマルに堆積する層が、当該層の表面が平坦になるように形成されるからである。近接度を小さくすると、フローティングゲート層１８４をコンフォーマルに形成することができるが、このコンフォーマル性はフローティングゲート層が十分に厚い限り問題とはならない。フローティングゲート層は、犠牲層１８０の残留部分の高さと同じになるような膜厚を有するように形成することが好ましい。
【００３８】
図３２に示すのは、ＣＭＰプロセスを適用した後の素子構造１７０である。これにより、フローティングゲート層１８４の高さが犠牲層１８０の残留部分の高さと同じになり、更にはフローティングゲート層１８４の表面が分離領域１７４の上側表面と同じ高さになるように非常に平坦な表面が形成される。これにより、犠牲層１８０の残留部分の上側表面が露出する。
【００３９】
図３３に示すのは、犠牲層１８０の残留部分を除去して開口１８６を形成し、誘電体層３６に類似する誘電体層１８８を開口１８６に、かつフローティングゲート層１８４の上に形成し、そしてコントロールゲート層３８に類似するコントロールゲート層１９０を誘電体層１８８上に形成した後の素子構造１７０である。完成したメモリセルをこの断面図に示す。メモリセルでは、コントロールゲート１９０が開口１８６の中に形成されるために容量が大きくなる。
【００４０】
図３３の開口１８６及び図２９の開口１５５の側壁はほぼ垂直であり、この構造は開口を使用して容量を大きくするためには好都合である。開口１８６及び１５５の側壁が傾いて、開口１８６及び１５５が下部よりも上部において大きくなってしまうと、開口１８６及び１５５をコントロールゲート材料で充填することに起因する容量増分が小さくなる。
【００４１】
本明細書ではこれまで、本発明について特定の実施形態を参照しながら説明してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、或る材料及び膜厚について記載したが、これらは変えることができる。更に、多くの場合において、容量を大きくするために形成されたパターンの数を分離領域の内側で増やすことができる。従って、明細書及び図は、本発明を制限するものとしてではなく例示として捉えられるべきであり、そしてこのような変更の全てが本発明の技術範囲に含まれるべきものである。
【００４２】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びいずれかの効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態による素子構造を形成するために有用な処理を行なう工程での素子構造の断面。
【図２】図１に示す処理に続く処理工程での図１の素子構造の断面図。
【図３】図２に示す処理に続く処理工程での図２の素子構造の断面図。
【図４】図３に示す処理に続く処理工程での図３の素子構造の断面図。
【図５】図４に示す処理に続く処理工程での図４の素子構造の断面図。
【図６】図５に示す処理に続く処理工程での図５の素子構造の断面図。
【図７】図６に示す処理に続く処理工程での図６の素子構造の断面図。
【図８】図７に示す処理に続く処理工程での図７の素子構造の断面図。
【図９】処理を行なう一の工程での本発明の第２の実施形態としての素子構造の断面図。
【図１０】図９に示す処理に続く処理工程での図９の素子構造の断面図。
【図１１】図１０に示す処理に続く処理工程での図１０の素子構造の断面図。
【図１２】図１１に示す処理に続く処理工程での図１１の素子構造の断面図。
【図１３】図１０に示す処理に続く処理工程での図１０の素子構造であって、本発明の第３の実施形態としての素子構造の断面図。
【図１４】図１３に示す処理に続く処理工程での図１３の素子構造の断面図。
【図１５】処理を行なう一の工程での本発明の第４の実施形態としての素子構造の断面図。
【図１６】図１５に示す処理に続く処理工程での図１５の素子構造の断面図。
【図１７】図１６に示す処理に続く処理工程での図１６の素子構造の断面図。
【図１８】図１７に示す処理に続く処理工程での図１７の素子構造の断面図。
【図１９】図１８に示す処理に続く処理工程での図１８の素子構造の断面図。
【図２０】図１９に示す処理に続く処理工程での図１９の素子構造の断面図。
【図２１】図２０に示す処理に続く処理工程での図２０の素子構造の断面図。
【図２２】図２１に示す処理に続く処理工程での図２１の素子構造の断面図。
【図２３】処理を行なう一の工程での本発明の第５の実施形態としての素子構造の断面図。
【図２４】図２３に示す処理に続く処理を行なう工程での図２３の素子構造の断面図。
【図２５】図２４に示す処理に続く処理を行なう工程での図２４の素子構造の断面図。
【図２６】図２５に示す処理に続く処理を行なう工程での図２５の素子構造の断面図。
【図２７】図２６に示す処理に続く処理を行なう工程での図２６の素子構造の断面図。
【図２８】図２７に示す処理に続く処理を行なう工程での図２７の素子構造の断面図。
【図２９】図２８に示す処理に続く処理を行なう工程での図２８の素子構造の断面図。
【図３０】処理を行なう一の工程での本発明の第６の実施形態としての素子構造の断面である。
【図３１】図３０に示す処理に続く処理工程での図３０の素子構造の断面図。
【図３２】図３１に示す処理に続く処理工程での図３１の素子構造の断面である。
【図３３】図３２に示す処理に続く処理工程での図３２の素子構造の断面である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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