(57)【要約】  本発明は、マルチトリガリング問題を低減しかつ回路のＥＳＤ性能を増大するために異なるフィンガまたはＳＣＲを結合する利点を有する、複数のＳＣＲフィンガ（ＳＣＲ）を有するシリコン制御整流器（ＳＣＲ）を有する静電放電（ＥＳＤ）保護回路を提供する。さらに、ブースト回路が導入されることができ、またはさらに、複数ＳＣＲが、共通ベースを通して固有に結合されることができる。
2008538259.tif 000002
【特許請求の範囲】
【請求項１】
静電放電（ＥＳＤ）保護回路であって、
複数のＳＣＲフィンガを有するシリコン制御整流器を備え、各ＳＣＲフィンガは、
低ドープされた第１の領域内に形成された少なくとも１つの分散された高ドープされた第１の領域と、低ドープされた第２の領域内に形成された少なくとも１つの分散された高ドープされた第２の領域と、
前記高ドープされた第２の領域で接続された少なくとも１つのブースト回路と、前記ＳＣＲフィンガにトリガ電流を供給するために前記低ドープされた第２の領域に結合された少なくとも１つの第１のトリガ・タップと、
各ＳＣＲフィンガの前記少なくとも１つの第１のトリガ・タップ間にそれぞれ結合される少なくとも１つの第１の低オーミック接続部とを備える回路。
【請求項２】
前記ブースト回路は、ダイオード、ＭＯＳ、抵抗器、コンデンサ、およびインダクタの少なくとも１つ備える請求項１に記載の回路。
【請求項３】
各ＳＣＲフィンガの前記少なくとも１つの高ドープされた第１の領域および保護された回路に結合された第１の電位と、各ＳＣＲフィンガの前記少なくとも１つの高ドープされた第２の領域に結合された第２の電位とをさらに備える請求項１に記載の回路。
【請求項４】
各ＳＣＲフィンガの前記低ドープされた第１の領域に結合された少なくとも１つの第２のトリガ・タップと、
各ＳＣＲフィンガの前記少なくとも１つの第２のトリガ・タップ間にそれぞれ結合された少なくとも１つの第２の低オーミック接続部とをさらに備える請求項１に記載の回路。
【請求項５】
前記高ドープされた第２の領域で接続された少なくとも第２のブースト回路をさらに備える請求項１に記載の回路。
【請求項６】
静電放電（ＥＳＤ）保護回路であって、
複数のＳＣＲフィンガを有するシリコン制御整流器を備え、各ＳＣＲフィンガは、各ＳＣＲフィンガにトリガ電流を供給するために各ＳＣＲフィンガに接続された少なくとも１つのトリガ・タップと、各ＳＣＲフィンガに接続された少なくとも１つのブースト回路とを含み、かつ
各ＳＣＲフィンガの前記少なくとも１つのトリガ・タップを共通のトリガリング電位に電気的に結合する少なくとも１つの低オーミック接続部を備える回路。
【請求項７】
前記ブースト回路は、前記トリガ電流が前記ブースト回路を通って流れるとき、前記トリガ・タップで追加の電圧降下を与える請求項６に記載の回路。
【請求項８】
前記ブースト回路は、ダイオード、ＭＯＳ、抵抗器、コンデンサ、およびインダクタの少なくとも１つ備える請求項６に記載の回路。
【請求項９】
半導体集積回路（ＩＣ）における静電放電（ＥＳＤ）保護回路であって、前記ＥＳＤ保護回路は、
第１の電位に結合される少なくとも１つの第１のアノードと、第２の電位に結合される少なくとも１つの第１のカソードとを有する少なくとも第１のシリコン制御整流器と、
第３の電位に結合される少なくとも１つの第２のアノードと、第４の電位に結合される少なくとも１つの第２のカソードとを有する少なくとも第２のシリコン制御整流器とを備え、前記第１および第２のカソードは、少なくとも１つの高ドープされた第１の領域を有し、前記第１および第２のアノードは、少なくとも１つの高ドープされた第２の領域を有し、前記ＥＳＤ保護回路は、さらに、
前記第１のカソードの前記少なくとも１つの高ドープされた第１の領域に近接して配置される少なくとも１つの第１のトリガ・タップと、前記第２のカソードの前記少なくとも１つの高ドープされた第１の領域に近接して配置される少なくとも１つの第２のトリガ・タップと、
前記第１のトリガ・タップと前記第２のトリガ・タップとの間に結合される少なくとも１つの第１の低オーミック接続部とを備える回路。
【請求項１０】
前記第１の電位および前記第３の電位は、実質的に等しい値を有する請求項９に記載の回路。
【請求項１１】
前記第２の電位および前記第４の電位は、実質的に等しい値を有する請求項９に記載の回路。
【請求項１２】
前記第１の電位および前記第３の電位は、実質的に等しい値を有し、かつ前記第２の電位および前記第４の電位は、実質的に等しい値を有する請求項９に記載の回路。
【請求項１３】
前記第１のアノードの前記少なくとも１つの高ドープされた第２の領域に近接して配置される少なくとも１つの第３のトリガ・タップと、
前記第２のアノードの前記少なくとも１つの高ドープされた第２の領域に近接して配置される少なくとも１つの第４のトリガ・タップと、
前記第３のトリガ・タップと前記第４のトリガ・タップとの間に結合された少なくとも１つの第２の低オーミック接続部とをさらに備える請求項９に記載の回路。
【請求項１４】
前記少なくとも１つの第１および第２のトリガ・タップに結合される第１の外部オンチップ・トリガリング・デバイスをさらに備える請求項９に記載の回路。
【請求項１５】
前記少なくとも１つの第３および第４のトリガ・タップに結合される第２の外部オンチップ・トリガリング・デバイスをさらに備える請求項９に記載の回路。
【請求項１６】
半導体集積回路（ＩＣ）における静電放電（ＥＳＤ）保護回路であって、前記ＥＳＤ保護回路は、
第１の電位に結合される少なくとも１つの第１のアノードと、第２の電位に結合される少なくとも１つの第１のカソードとを有する少なくとも第１のシリコン制御整流器と、
前記第１の電位に結合される少なくとも１つの第２のアノードと、前記第２の電位に結合される少なくとも１つの第２のカソードとを有する少なくとも第２のシリコン制御整流器とを備え、前記第１および第２のカソードは、少なくとも１つの高ドープされた第１の領域を有し、前記第１および第２のアノードは、少なくとも１つの高ドープされた第２の領域を有し、前記ＥＳＤ保護回路は、さらに、
前記第１のカソードの前記高ドープされた第１の領域で接続される少なくとも１つの第１のブースト回路、および前記第２のカソードの前記高ドープされた第１の領域で接続される少なくとも１つの第２のブースト回路と、
前記第１のカソードの前記少なくとも１つの高ドープされた第１の領域に近接して配置される少なくとも１つの第１のトリガ・タップと、
前記第２のカソードの前記少なくとも１つの高ドープされた第１の領域に近接して配置される少なくとも１つの第２のトリガ・タップと、
前記第１のトリガ・タップと前記第２のトリガ・タップとの間に結合される少なくとも１つの第１の低オーミック接続部とを備える回路。
【請求項１７】
前記第１および第２のブースト回路は、ダイオード、ＭＯＳ、抵抗器、コンデンサ、およびインダクタの少なくとも１つ備える請求項１６に記載の回路。
【請求項１８】
半導体集積回路（ＩＣ）における静電放電（ＥＳＤ）保護回路であって、前記ＥＳＤ保護回路は、
第１の電位に結合される少なくとも１つの第１のアノードと、第２の電位に結合される少なくとも１つの第１のカソードとを有する少なくとも第１のシリコン制御整流器と、
前記第１の電位に結合される少なくとも１つの第２のアノードと、前記第２の電位に結合される少なくとも１つの第２のカソードとを有する少なくとも第２のシリコン制御整流器とを備え、前記第１および第２のカソードは、少なくとも１つの高ドープされた第１の領域を有し、前記第１および第２のアノードは、少なくとも１つの高ドープされた第２の領域を有し、前記ＥＳＤ保護回路は、さらに、
前記第１のアノードの前記高ドープされた第２の領域で接続される少なくとも１つの第１のブースト回路、および前記第２のアノードの前記高ドープされた第２の領域で接続される少なくとも１つの第２のブースト回路と、前記第１のアノードの前記少なくとも１つの高ドープされた第２の領域に近接して配置される少なくとも１つの第１のトリガ・タップと、
前記第２のアノードの前記少なくとも１つの高ドープされた第２の領域に近接して配置される少なくとも１つの第２のトリガ・タップとを備え、前記第１および第２のトリガ・タップは、低オーミック接続部にともに接続される回路。
【請求項１９】
前記第１および第２のブースト回路は、ダイオード、ＭＯＳ、抵抗器、コンデンサ、およびインダクタの少なくとも１つ備える請求項１８に記載の回路。
【請求項２０】
半導体集積回路（ＩＣ）における静電放電（ＥＳＤ）保護回路であって、前記ＥＳＤ保護回路は、
第１の電位に結合される少なくとも１つの第１のアノードと、第２の電位に結合される少なくとも１つの第１のカソードとを有する少なくとも第１のシリコン制御整流器と、
前記第１の電位に結合される少なくとも１つの第２のアノードと、前記第２の電位に結合される少なくとも１つの第２のカソードとを有する少なくとも第２のシリコン制御整流器とを備え、前記第１および第２のカソードは、少なくとも１つの高ドープされた第１の領域を有し、前記第１および第２のアノードは、少なくとも１つの高ドープされた第２の領域を有し、前記ＥＳＤ保護回路は、さらに、
前記第１のカソードの前記少なくとも１つの高ドープされた第１の領域に近接して配置される少なくとも１つの第１のトリガ・タップと、
前記第２のカソードの前記少なくとも１つの高ドープされた第１の領域に近接して配置される少なくとも１つの第２のトリガ・タップと、
前記第１および前記第２のトリガ・タップ間に接続される少なくとも１つのブースト回路とを備える回路。
【請求項２１】
前記ブースト回路は、ダイオード、ＭＯＳ、抵抗器、コンデンサ、およびインダクタの少なくとも１つ備える請求項２０に記載の回路。
【請求項２２】
半導体集積回路（ＩＣ）における静電放電（ＥＳＤ）保護回路であって、前記ＥＳＤ保護回路は、
第１の電位に結合される少なくとも１つの第１のアノードと、第２の電位に結合される少なくとも１つの第１のカソードとを有する少なくとも第１のシリコン制御整流器と、
前記第１の電位に結合される少なくとも１つの第２のアノードと、前記第２の電位に結合される少なくとも１つの第２のカソードとを有する少なくとも第２のシリコン制御整流器とを備え、前記第１および第２のカソードは、少なくとも１つの高ドープされた第１の領域を有し、前記第１および第２のアノードは、少なくとも１つの高ドープされた第２の領域を有し、前記ＥＳＤ保護回路は、さらに、
前記第１のアノードの前記少なくとも１つの高ドープされた第２の領域に近接して配置される少なくとも１つの第１のトリガ・タップと、
前記第２のアノードの前記少なくとも１つの高ドープされた第２の領域に近接して配置される少なくとも１つの第２のトリガ・タップと、
前記第１および前記第２のトリガ・タップ間に接続される少なくとも１つのブースト回路とを備える回路。
【請求項２３】
前記ブースト回路は、ダイオード、ＭＯＳ、抵抗器、コンデンサ、およびインダクタの少なくとも１つ備える請求項２２に記載の回路。
【請求項２４】
半導体集積回路（ＩＣ）における静電放電（ＥＳＤ）保護回路であって、前記ＥＳＤ保護回路は、
少なくとも第１のシリコン制御整流器（ＳＣＲ）を備え、前記第１のシリコン制御整流器は、第１の導電型とは反対の第２の導電型を有する第２の領域内に形成された前記第１の導電型を有する少なくとも１つの第１の領域と、第１の導電型を有する第４の領域に形成された第２の導電型を有する少なくとも１つの第３の領域とを含み、前記第１の領域は、第１の電位に結合され、前記第３の領域は、第２の電位に結合され、前記ＥＳＤ保護回路は、さらに、
少なくとも第２のシリコン制御整流器（ＳＣＲ）を備え、前記第２のシリコン制御整流器は、第２の導電型を有する第６の領域に形成された第１の導電型を有する少なくとも１つの第５の領域と、第１の導電型を有する第８の領域に形成された第２の導電型を有する少なくとも１つの第７の領域とを含み、前記第５の領域は、第３の電位に結合され、前記第７の領域は、第４の電位に結合される回路。
【請求項２５】
前記第１のＳＣＲの前記第２の領域は、前記第２のＳＣＲの前記第６の領域を有する１つの領域を形成する請求項２４に記載の回路。
【請求項２６】
前記第１のＳＣＲの前記第４の領域は、前記第２のＳＣＲの前記第８の領域を有する１つの領域を形成する請求項２４に記載の回路。
【請求項２７】
前記第１のＳＣＲの前記第４の領域は、前記第２のＳＣＲの前記第８の領域を有する１つの領域を形成する請求項２５に記載の回路。
【請求項２８】
前記第１のＳＣＲの前記第１の領域および前記第２のＳＣＲの前記第５の領域の少なくとも１つに配置される少なくとも１つのトリガ・タップをさらに備える請求項２４に記載の回路。
【請求項２９】
前記第１のＳＣＲの前記第２の領域および前記第２のＳＣＲの前記第６の領域の少なくとも１つに配置される少なくとも１つの第１のトリガ・タップをさらに備える請求項２４に記載の回路。
【請求項３０】
少なくとも１つの第１のトリガ・タップが、前記第１のＳＣＲの前記第４の領域および前記第２のＳＣＲの前記第８の領域の少なくとも１つに配置される請求項２４に記載の回路。
【請求項３１】
静電放電（ＥＳＤ）保護回路であって、
複数のＳＣＲフィンガを有するシリコン制御整流器であって、各ＳＣＲフィンガは、前記各ＳＣＲフィンガにトリガ電流を供給するために前記各ＳＣＲフィンガに接続された少なくとも１つのトリガ・タップを含む、シリコン制御整流器と、
前記各ＳＣＲフィンガの前記少なくとも１つのトリガ・タップを共通のトリガリング電位に電気的に結合され、それによって前記複数のＳＣＲフィンガを結合する少なくとも１つの低オーミック接続部とを備える回路。
【請求項３２】
静電放電（ＥＳＤ）保護回路であって、
第１のパワーと接地ラインとの間に結合される第１のクランプと、
第２のパワーと前記接地ラインとの間に結合される第２のクランプとを備え、前記第１および第２のクランプが、前記第１および第２のクランプの一方が、前記第１および第２のクランプの他方をトリガすることを可能にするためにともに結合される回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本特許出願は、その内容が参照によって本明細書に組み込まれる、２００５年３月３０日に出願された米国仮特許出願第６０／６６６４４５号の優先権を主張する。
本発明は、全体的に静電放電（ＥＳＤ）保護回路の分野に関し、より詳細には、集積回路（ＩＣ）の保護回路内のシリコン制御整流器（ＳＣＲ）構造のための改善に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）および他の半導体デバイスは、ＥＳＤイベントと接触することによって生成されることがある高電圧に非常に感受性がある。そのように、静電放電（ＥＳＤ）保護回路は、集積回路に不可欠である。ＥＳＤイベントは、一般に、高電位（典型的に数キロボルト）の放電の結果として生じ、かつ短い持続期間（典型的に１００ナノ秒）の大電流（数アンペア）のパルスをもたらす。ＥＳＤイベントは、説明として、ＩＣのリードとの人間の接触によって、または帯電した機械がＩＣの他のリードに放電されることによってＩＣ内で生成される。製品内に集積回路を設置する間に、これら静電放電は、ＩＣを破壊することがあり、したがってＩＣが被ることがある静電放電の散逸のための機構を提供することによって避けられることができる製品に対する高価な修理を必要とする。
【０００３】
これら過剰電圧状況に対して保護するために、シリコン制御整流器（ＳＣＲ）またはＭＯＳデバイスなどの保護デバイスが、高静電電位の放電によって作られる大電流のための放電経路を提供するために回路内に組み込まれる。ＥＳＤイベントの前に、保護デバイスは、非導電状態にある。ＥＳＤイベントが検出されると、保護デバイスは、接地へ電流をシャントするために導電状態に変化する。保護デバイスは、電圧が安全レベルに放電されるまで、この導電状態を維持する。
【０００４】
ＥＳＤ（静電放電）ストレスに対してＩＣ（集積回路）を保護するときに、従来のアプローチは、多数の独立してトリガされる配置されたパワー・クランプ（ＰＣ１からＰＣｎ）を使用することである。図１Ａは、４個の独立してトリガされるパワー・クランプＰＣ１  １２０、ＰＣ２  １２２、ＰＣ３  １２４、およびＰＣ４  １２６が使用される従来のアプローチの例示を示す。ＰＣ１  １２０およびＰＣ３  １２４は、Ｖｄｄ１２８パワー・パッド・セル内に配置され、ＰＣ２  １２２およびＰＣ４  １２６は、Ｖｓｓ１３０接地パッド・セル内に配置される。パワー・パッド・セルと接地パッド・セルとの間に、パワーおよび接地バスが、ある量のバス抵抗値ＲＶｄｄ１３２およびＲＶｓｓ１３４を有する。このアプローチを使用するとき、Ｉ／Ｏまたはコア要素上の電圧は、クランプ自体の特性に応じるだけでなく、この要素とクランプとの間のバス抵抗値にも応じる。通常、ＥＳＤ設計者は、ただ１つのクランプだけがトリガされ、このクランプが全ての電流を引き受ける、最悪の場合のシナリオを仮定する。どのクランプがトリガされ、かつどれだけ多くのクランプがトリガされるかを確実にすることができないので、これは、必要なアプローチである。しかしながら、このアプローチは、より小さい面積効率を導き、しばしば過剰寸法設定されまたは非現実的な大きなＥＳＤ保護デバイス・サイズを導く。特に、低減されたＥＳＤ設計ウインドウ、保護デバイスの抵抗値に対する増大された動力学、および活性シリコン・フィルムの低減された熱散逸特徴を有する技術において、より多くのクランプが確実にトリガする必要性は高い。
【０００５】
結合されていないクランプの従来のアプローチを使用するとき、複数のクランプのトリガリングは、関係Ｖｔ２／Ｖｔ１（ここでＶｔ２は故障電圧であり、Ｖｔ１はクランプのトリガ電圧である）、および個別クランプ間におけるバスの抵抗値に大きく依存する。例えば、図１Ａにおいて、Ｖｄｄ１  １２８ピンをＶｓｓ２  １３０に正にストレスすることを想像する。そのような場合、全ての４つのクランプは、理論的に同じトリガリングの機会を有する。
ＰＣ１  １２０が第１にトリガすることを仮定しよう。次いで、他のクランプにわたる電圧は、以下によって与えられる。
ＶＰＣ２＝ＶＰＣ１＋ＲＶｓｓ＊Ｉ
ＶＰＣ３＝ＶＰＣ１＋２＊ＲＶｓｓ＊Ｉ
ＶＰＣ４＝ＶＰＣ１＋３＊ＲＶｓｓ＊Ｉ
Ｉは電流であり、Ｖは電圧であり、＊は乗算符号であることに留意されたい。また、ＶＰＣ１、ＶＰＣ２、ＶＰＣ３、およびＶＰＣ４は、それぞれクランプ１、２、３、および４での電圧である。クランプＰＣ２  １２２、ＰＣ３  １２４、およびＰＣ４  １２６は、以下の電圧関係が真になるとき同様にトリガする。
ＶＰＣ２＞Ｖｔ１
ＶＰＣ３＞Ｖｔ１
ＶＰＣ４＞Ｖｔ１
【０００６】
接地パッドに最も近いクランプＰＣ４  １２６は、次にトリガするための最大の機会を有する。しかしながら、ＰＣ４  １２６および他のクランプがトリガするかどうかは、２つの要因に大きく依存する。第１に、Ｖｔ２がＶｔ１より大きいかどうか、第２に、異なるクランプ間のバス抵抗値の量に依存する。
【０００７】
次に、パワー・クランプＰＣ２  １２２が第１にトリガする他の場合（再び、Ｖｄｄ１からＶｓｓ２への正のストレス）を仮定しよう。他のクランプにわたる電圧は以下によって与えられる。
ＶＰＣ１＝ＶＰＣ２＋ＲＶｄｄ＊Ｉ
ＶＰＣ３＝ＶＰＣ２＋ＲＶｓｓ＊Ｉ
ＶＰＣ４＝ＶＰＣ２＋２＊ＲＶｓｓ＊Ｉ
クランプＰＣ１  １２０、ＰＣ３  １２４、およびＰＣ４  １２６は、また、以下の電圧関係が真になるとき同様にトリガする。
ＶＰＣ１＞Ｖｔ１
ＶＰＣ３＞Ｖｔ１
ＶＰＣ４＞Ｖｔ１
【０００８】
接地パッドに最も近いクランプＰＣ４  １２８は、次にトリガするための最大の機会を有する。しかしながら、ＰＣ４  １２６および他のクランプがトリガするかどうかは、２つの要因に大きく依存する。第１に、Ｖｔ２がＶｔ１より大きいかどうか、第２に、異なるクランプ間のバス抵抗値のサイズに依存する。
【０００９】
特に、Ｖｔ２＞Ｖｔ１であるとき、２つ以上のクランプが電流を引き受けることをより間違いなく仮定することができ、そのような場合、個別のクランプが寸法を小さくされることができる。しかしながら、多くの技術が、深いスナップバックを有し、かつＶｔ２＜Ｖｔ１を有するＥＳＤ保護デバイスを作る。そのような場合、複数のクランプが、ＥＳＤ放電電流を引き受けることを仮定することはできない。さらに、低熱散逸効率（低いＩｔ２）、高いＲｏｎ、および低減されたＥＳＤ設計ウインドウ（低減されたＧＯＸ降伏電圧）を特徴とする技術において、ＥＳＤを結合する要求は高い。そのような場合、複数クランプのトリガリングを確実にするために、複数クランプの同時のトリガリングを確実にするまたは開始する必要がある。
【特許文献１】米国仮特許出願第６０／６６６４４５号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この問題は、異なるクランプに制限されないが、多くの別個のフィンガからなる１つのクランプでも可能である。図１Ｂは、集積回路（図示せず）のための保護回路として作用する、従来の複数フィンガＳＣＲ  ＥＳＤ保護回路１００の概略図を示す。回路１００は、複数ＳＣＲフィンガを有し、３個のＳＣＲ「フィンガ」１０２、１０４、および１０６を有する図１Ｂに概略的に示される。各フィンガは、別個のクランプとして作用するが、１つの全体クランプとしてレイアウトされる。ＳＣＲ保護回路１００は、第１のトリガ・デバイス１０８、第１のＳＣＲ１０２（すなわち、「第１のフィンガ」）、第２のＳＣＲ１０４（すなわち、「第２のフィンガ」）、および第３のＳＣＲ１０６（すなわち、「第３のフィンガ」）を備える。第１のＳＣＲ１０２は、さらにＰＮＰトランジスタおよびＮＰＮトランジスタを備える。特に、第１のＳＣＲ１０２は、パッド（図示せず）および抵抗器１１４の一方側に接続されるアノード１０８を含む。抵抗器１１４は、ＳＣＲ１０２のＰＮＰトランジスタのベースで見られるＮウエル（または外部抵抗器）の抵抗値を表す。また、接地（図示せず）または抵抗器１１０の一方側に接続されるカソード１１２を含む。抵抗器１１０は、ＮＰＮトランジスタのベースで見られるＰウエル（または外部抵抗器）の抵抗値を表す。第２のＳＣＲ１０４および第３のＳＣＲ１０６は、第１のＳＣＲ１０２に関して記載される方式と全く同じ方式で形成される。ＳＣＲ１０２、１０４、１０６が、図１Ｂに示されるように並列に配置されるとき、マルチフィンガ・トリガリングは、潜在的な問題である。典型的な解決法は、それぞれ全てのアノード／Ｇ２、Ｇ１／カソード・ダイオードで見られる電圧降下が同一であるように、図１Ｂで見られるように、第１のトリガリング・デバイスＧ１  １１６および／または第２のトリガリング・デバイスＧ２  １１８に接続することである。しかしながら、ＳＣＲが、高い注入モードになるとき、構造は、Ｇ１およびＧ２タップが、もはやＮウエル／Ｐウエル接続部での電圧をもはや制御しないように、ＰＩＮダイオードのように作用する。これは、異なるＳＣＲのゲートを接続するマルチフィンガ・トリガリング解決法を効果的でなくする。したがって、強化されかつ信頼性があるトリガリング機構を有するマルチフィンガにされたＳＣＲ保護デバイスに関する必要性が当技術分野には存在する。
【００１１】
その基本的な形態でのＳＣＲは、アノード１３６およびカソード１３８とともに図１Ｃで従来技術として示される。それは、Ｐ＋、Ｎ−ウエル、Ｐ−基板、およびＮ＋によって形成されるＰＮＰＮ構造として考えられる。ＥＳＤに対してチップを保護するためにＳＣＲを使用するとき、１つのＳＣＲが、各可能な電流経路に必要である。図１Ｃに見られるように、各ＳＣＲは、実施するためにある面積を取る。多くの数のクランプ（各電流経路はそれ自体のクランプを必要とする）は、ＥＳＤ保護のために必要な面積を増大する。そのように、従来技術の欠点を解消するために、１つのクランプに異なるクランプを組み込み、かつまたこれらクランプを結合する必要が、当技術分野に存在する。
【課題を解決するための手段】
【００１２】
従来技術の関連する前述の欠点は、第１の電位に結合される少なくとも１つの第１のアノードと、第２の電位に結合される少なくとも１つの第１のカソードとを有する少なくともクランプを備える、静電放電（ＥＳＤ）保護回路の本発明の一実施形態によって解消される。第３の電位に結合される少なくとも１つの第２のアノードと、第４の電位に結合される少なくとも１つの第２のカソードとを有する少なくとも第２のクランプも含まれる。好ましい実施形態において、クランプは、ＳＣＲである。この場合、第１および第２のカソードは、少なくとも１つの高ドープされた第１の領域を有し、第１および第２のアノードは、少なくとも１つの高ドープされた第２の領域を有する。回路は、さらに、第１のカソードの高ドープされた第１の領域に近接して配置される少なくとも１つの第１のトリガ・タップと、第２のカソードの高ドープされた第１の領域に近接して配置される少なくとも１つの第２のトリガ・タップとを含む。さらに、少なくとも１つの第１の低オーミック接続部が、第１および第２のシリコン制御整流器を接続する第１および第２のトリガ・タップ間に結合される。
【００１３】
本発明の他の実施形態において、複数のＳＣＲフィンガを有するシリコン制御整流器（ＳＣＲ）を備える静電放電（ＥＳＤ）保護回路が提供される。各ＳＣＲフィンガは、アノードおよびカソードを含む。ブースト回路は、アノードまたはカソードに接続される。ＳＣＲは、少なくとも１つの第１のトリガ・タップを備える。さらに、少なくとも１つの第１の低オーミック接続部が、それぞれ各ＳＣＲフィンガの少なくとも１つのトリガ・タップ間に結合される。
【００１４】
本発明のさらに他の実施形態において、少なくとも第１のシリコン制御整流器を備える静電放電（ＥＳＤ）保護回路が、半導体集積回路に提供され、第１のシリコン制御整流器は、第１の導電型とは反対の第２の導電型を有する第２の領域内に形成された第１の導電型を有する少なくとも１つの第１の領域と、第１の導電型を有する第４の領域に形成された第２の導電型を有する少なくとも１つの第３の領域とを含み、前記第１の型の領域は、第１の電位に結合され、前記第３の導電要素は、第２の電位に結合される。回路は、さらに少なくとも第２のシリコン制御整流器を備え、第２のシリコン制御整流器は、第２の導電型を有する第６の領域に形成された第１の導電要素を有する少なくとも１つの第５の領域と、第１の導電型を有する第８の領域に形成された第２の導電要素を有する少なくとも１つの第７の領域とを含み、前記第５の導電要素は、第３の電位に結合され、前記第７の導電要素は、第４の電位に結合される。
【発明を実施するための最良の形態】
【００１５】
本発明の一実施形態において、マルチクランプ・トリガリングを確実にする新規な結合されたクランプ技法が示される。この実施形態の新規性は、金属ラインなどの低オーミック接続部を介して別個のクランプのトリガ・ゲートを結合すること、または好ましくは異なるクランプのトリガ・ゲートに同時にトリガリング信号を供給すること、または好ましくはクランプのネットワークのトリガリングを容易にするように、同一の活性ウエルにクランプのアノードおよび／またはカソードを作ることである。本発明は、ある１つのＥＳＤクランプがトリガするとき、それが、他のＥＳＤクランプまたは他のＥＳＤクランプのグループをイネーブルするまたはトリガする原理に関する。あるＩＣ保護スキームにおいて多数のＥＳＤクランプに本技法を適用するとき、全てのこれらクランプは、ほぼ同時にトリガし、したがってＩＣ全体上の電位差を制限する。これは、可能な限り高速にかつ効率的にＩＣ上のどこでも電圧降下を制限することが重要である、特にＣＤＭストレスに対するＥＳＤ保護戦略には非常に有利である。例えば、大きな電圧差が、ＣＤＭイベントの放電の間に蓄積されることができるように、２つの異なるパワー領域に関する容量がきわめて異なることがあるので、これは重要である。これら異なるパワー領域に関するパワー・クランプがともにトリガするなら、この問題はあまり重大でない。
【００１６】
図２を参照すると、本発明の総括的な表現が示され、同時のトリガリングを提供するためにＥＳＤクランプを相互接続するための異なる可能な構成図２００を例示する。互いをトリガするために相互接続される多数のクランプ（ｎ）２０２が存在する。アノードおよびカソード（図示せず）は、ノード１、ノード２、ノード３、およびノード４などのノード（ｎ）２０４に接続される。それらは、好ましくは、それぞれ図４Ａおよび図４Ｂに示されるように、異なる保護されたノード（ｎ）２０４および同一のノード（ｎ）２０４に接続される。したがって、クランプ２０２は、好ましくは、任意の可能なノード２０４間に接続されることができる。それらクランプ２０２は、別個のノード２０４または共通ノード２０４、あるいは両方の組合せを有することができる。１つのクランプ２０２がトリガするときはいつでも、それは、他のクランプ２０２に電圧または電流を与え、それは、トリガするために、それら他のクランプ２０２に接続される。原理的には、第１のクランプがトリガされると、電流の一部は、タップされかつ（電流）信号として使用され、または第２のクランプおよび任意の数の他のクランプをトリガすることを可能にする（電圧）信号に変換される。一例において、クランプは、異なるパワー領域のパワー・クランプである。いくつかの可能な実装形態が存在する。ＧＧＮＭＯＳベースのクランプの場合において、クランプはドミノ・トリガリングなどの強化されたマルチフィンガ・トリガリング技法とともに使用される様式で接続されることができる。ＳＣＲクランプの場合には、それらのトリガリング・ゲートＧ１またはＧ２は、ともに接続されることができる。これは、それらを金属ラインとハード・ワイヤリングすることによって、または同一のウエル内にＳＣＲクランプのアノードを配置することによって、または同一のウエル内にＳＣＲクランプのカソードを配置することによって行われることができる。これは、以下に詳細に記載されるように図３に示される。本発明は、概念を示すことだけを意味するこれら２つの場合に制限されない。
【００１７】
図３は、本発明の他の実施形態における強化された結合技法でＳＣＲクランプを接続するための異なる可能な構成図の例示的な概略図を示す。図３を参照すると、第１のＳＣＲクランプ３０２および第２のＳＣＲクランプ３０４を有する、ＥＳＤ保護回路３００が示される。ＳＣＲクランプ３０２は、回路のパッド（図示せず）に接続された第１の電位Ｖｄｄ３０８に結合された第１のアノード３０６、および好ましくは接地（図示せず）に接続された第２の電位Ｖｓｓ３１２に結合された第１のカソード３１０を含む。また、図３に示されるように、トリガリング・デバイス／要素（図示せず）に接続された第１のトリガ・タップＧ１ａ３１４は、第１のカソード３１０の近位に配置され、第３のトリガ・タップＧ２ａ３１６は、第１のアノード３０６の近位に配置される。さらに、第１の抵抗器Ｒｇ１ａ３１８は、第１のカソード３１０に並列に接続され、第２の抵抗器Ｒｇ２ａ３２０は、第１のアノード３０６に並列に接続される。同様に、ＳＣＲクランプ３０４は、Ｖｄｄ３０８に結合された第２のアノード３２２、およびＶｓｓ３１２に結合された第２のカソード３２４を含む。また、図５Ｂに示されるように、トリガリング・デバイス／要素（図示せず）に接続された第２のトリガ・タップＧ１ｂ３２６は、第２のカソード３２４の近位に配置され、第４のトリガ・タップＧ２ｂ３２８は、第２のアノード３２２の近位に配置される。図５Ｃは、第１のトリガ・タップＧ１ａ３１４の第３のトリガ・タップＧ２ａ３１６への接続、および第２のトリガ・タップＧ１ｂ３２６の第４のトリガ・タップＧ２ｂ３２８への接続を示す。
【００１８】
図３に示されるこの回路は、２つのクランプに制限されず、任意の数のクランプに適用されることができることに留意されたい。第１のトリガ・タップＧ１ａ３１４および第２のトリガ・タップＧ１ｂ３２６は、２つの別個のトリガ・タップとして示されているが、それらは、本質的に１つのトリガ・タップＧ１である。同様に、第３のトリガ・タップＧ２ａ３１６および第４のトリガ・タップＧ２ｂ３２８は、２つの別個のトリガ・タップとして示されているが、それらは、本質的に１つのトリガ・タップＧ２と考えられる。さらに、トリガ要素またはデバイスは、図３に描かれていないが、いずれのＳＣＲも、共用されるトリガ・ラインから離間したトリガ要素、すなわちトリガ・タップに結合された外部オンチップ・トリガリング・デバイスを有することができる。この一例は、多数のＧＧＮＭＯＳトリガされたＳＣＲクランプ（ＧＧＳＣＲ）であることができ、ここで、ＧＧＮＭＯＳは、Ｇ２タップといずれのまたはいくつかのＳＣＲの接地との間に接続され、任意のＳＣＲのＧ１タップは、任意の他のＳＣＲのＧ１に接続される。または、多数のＧＧＳＣＲクランプであることができ、ここで、ＧＧＮＭＯＳは、Ｇ２といずれのまたはいくつかのＳＣＲの接地との間に接続され、任意のＳＣＲのＧ２タップは、任意の他のＳＣＲのＧ２に接続される。
【００１９】
例えば、図３（ａ）を参照して、２つのＳＣＲデバイス３０２および３０４を考慮する。それぞれ両方のＳＣＲ３０２および３０４のトリガ・タップ／ゲートＧ１ａ３１４およびＧ１ｂ３２６は、ともに接続される。第１のＳＣＲクランプ３０２が、今やＥＳＤイベントによりトリガすると、ある電圧が、Ｇ１ａ３１４ノードで生じる。この電圧降下のために、ある電流が、第２のＳＣＲ３０４のＧ１ｂ３２６ノードに流れることが可能である。この電流は、このＳＣＲ３０４のＧ１ｂ３２６−カソード３２４ダイオードをフォワード・バイアスし、したがってそれをトリガする。Ｇ１ａ３１４−Ｇ１ｂ３２６接続部３３０が、低オーミック接続部、好ましくは金属ラインから製造されるなら、電流は、金属ラインを通って流れる。ＳＣＲが共用されるＰウエルを有するなら、Ｐウエルの第１のＳＣＲ３０２から生成されるキャリアは、他のＳＣＲ３０４もトリガする。この全ては、別法として、図３ｂに示されるのと同じ様式で低オーミック接続部３３０に、ＳＣＲのＧ２ゲートをともに接続することによって行われることもできることに留意されたい。さらに、他の代替実施形態において、ＳＣＲ３０２のＧ１ノードとＳＣＲ３０４のＧ２ノードの両方は、クランプのトリガリングを刺激するために、図３ｃに示されるように低オーミック接続部３３０に接続されることができる。この技法は、任意の数のＳＣＲに適用されることができる。
【００２０】
この技法で生じる可能性がある問題は、トリガされた要素によって蓄積される電圧は、隣接するデバイスをトリガするには十分には高くないことである。この場合、あるブースト回路は、概略図に挿入されることができる。このブースト回路は、トリガ電圧を増大させ、したがって他のＳＣＲをより容易にトリガする。ブースト回路は、トリガ電流がブースト回路を通って流れるとき、トリガ・タップでの追加の電圧降下を与える。以下に詳細に記載されるように、このブースト回路のいくつかの可能な実装形態が図４に示される。
【００２１】
図４を参照すると、本発明の代替実施形態における強化されたマルチフィンガ技法を有する図３のＳＣＲクランプを接続するための異なる可能な構成図の例示的な概略図を示す。図４（ａ）において、第１のブースト回路４０２ａは、第１のＳＣＲ３０２の第１のカソード３１０と直列に接続され、第２のブースト回路４０２ｂは、第２のＳＣＲ３０４の第２のカソード３２４と直列に接続される。第１のＳＣＲ３０２がトリガすると、ブースト回路４０２ａは、それにわたるある電圧降下を有し、したがってノードＧ１ａ３１４上の電圧を有効に増大する。この増大された電圧は、他のＳＣＲ３０４のトリガリングを容易にする。代わりに、図６（ｂ）に示されるように、１つのブースト回路４０２だけが、Ｇ１ａ３１４−Ｇ１ｂ３２６と直列に接続される。この回路は、１つのＳＣＲ３０２または３０４からの信号を増幅し、それぞれ他のＳＣＲ３０４または３０２をブーストする。この増幅器は、単一方向で動作し、かつ両方向で動作するように構成されることができる。図示されていないが、さらに多くの実装形態が可能であり、例えば、ブースト回路４０２が、Ｖｄｄラインならびに各ＳＣＲ３０２および３０４のアノードと直列に接続される実装形態が可能であることに留意されたい。
【００２２】
図４（ａ）の可能な実際の実装形態は、本発明の図５の代替実施形態として見出されることができる。ブースト回路４０２は、ここで、図６Ａに示されるようなダイオード４０４、または図６Ｂに示されるようなダイオード４０４の列である。ＳＣＲ３０２または３０４が非活性（高い抵抗状態）であるとき、電流は、その直列ダイオード（１つまたは複数）４０４を通って流れず、したがって、ダイオード４０４（１つまたは複数）にわたる電圧降下は存在しない。ＳＣＲ３０２または３０４が活性（低い抵抗状態）であるとき、大きなＥＳＤ電流が、ＳＣＲおよびその直列ダイオード４０４を通って流れる。この場合、全てのダイオード４０４は、ほぼ１Ｖだけ蓄積する。Ｇ１接続ライン上の電圧は、１Ｖ＊直列ダイオードの数だけブーストされる（すなわち、直列ダイオードの数が乗算された１Ｖ）。この状態は、他のＳＣＲのトリガリングを容易にする。回路全体の性能を調整するために、ダイオードの数が変更されることができる。
【００２３】
当業者は、このブースト回路４０２は、ＭＯＳ、抵抗器、コンデンサ、インダクタ、または抵抗値を有する任意の他のデバイスなどの１つのデバイスを備えることもできることも理解する。また各ブースト回路４０２は、好ましくは、ＳＣＲフィンガの１つだけ、または２つ以上のＳＣＲフィンガの任意の可能な組合せに含まれることができる。
【００２４】
複数のクランプを結合すること（上述のように）が、好ましくは、例えばクランプの同時のトリガリングをシミュレートするために複数ＳＣＲフィンガで使用されることができることに留意されるべきである。本発明の他の実施形態において、トリガリングの問題は、本明細書で以降に記載されるようにマルチフィンガＳＣＲ  ＥＳＤ保護回路によって提供される異なるクランプだけではなく、１つのクランプ内にあることが示される。
【００２５】
図６は、集積回路（図示せず）のための保護回路として動作する本発明のマルチフィンガＳＣＲ  ＥＳＤ保護回路６００の実施形態を例示的な概略図を示す。図１Ｂと同様に、ＳＣＲ回路６００は、複数のＳＣＲフィンガを備え、３つのＳＣＲ「フィンガ」１０２、１０４、および１０６を有して図６に例示的に示される。ＳＣＲ保護回路６００は、第１のＳＣＲ１０２（すなわち、「第１のフィンガ」）、第２のＳＣＲ１０４（すなわち、「第２のフィンガ」）、および第３のＳＣＲ１０６（すなわち、「第３のフィンガ」）を備える。第１のＳＣＲ１０２は、さらに、ＰＮＰトランジスタおよびＮＰＮトランジスタを備える。特に、第１のＳＣＲ１０２は、少なくとも１つのアノード１０８を含み、当技術分野で知られているように、第１の低ドープされた領域に形成され、１つの分散された高ドープされた第１の領域である。アノード１０８は、第１の電位、好ましくはパッド（図示せず）、および抵抗器Ｒ１  １１４の一方側に接続される。抵抗器Ｒ１  １１４は、ＳＣＲ１０２のＰＮＰトランジスタのベースで見られるＮ−ウエルの抵抗値（または外部抵抗値）を示す。また、当技術分野で知られているように、少なくとも１つのカソード１１２が含まれ、第２の低ドープされた領域に形成され、分散された高ドープされた第２の領域である。カソード１１２は、第２の電位、好ましくは接地（図示せず）、および抵抗器Ｒ２  １１０の一方側に接続される。抵抗器Ｒ２  １１０は、ＮＰＮトランジスタ１０６のベースで見られるＰ−ウエルの抵抗値（または外部抵抗値）を示す。さらに、回路６００は、図６に示されるように、カソード１１２、または別法としてアノード１０８に接続されるブースト回路６０２を備える。ブースト回路は、トリガ電流がブースト回路を通って流れるとき、トリガ・タップ（図６における１１６または１１８）での追加の電圧降下を与え、それによって、以下に詳細に記載されるように、全てのＳＣＲフィンガ１０２での電圧を増大する。図６のブースト回路６０２は、好ましくは、図７のマルチフィンガＳＣＲ  ＥＳＤ保護回路７００の代替実施形態に示されるように、１つまたは複数のダイオード７０２であって良い。当業者は、このブースト回路６０２は、ＭＯＳ、抵抗器、コンデンサ、インダクタ、または抵抗値を有する任意の他のデバイスなどの１つのデバイスを備えることもできることも理解する。第２のＳＣＲ１０４および第３のＳＣＲ１０６は、第１のＳＣＲ１０２に関して記載された方式と全く同じ方式で形成される。
【００２６】
図６に示されるように、ノードＧ１  １１６によって示される第１のトリガリング・デバイス（図示せず）が、電流を各ＳＣＲフィンガ１０２、１０４、１０６に供給するためにカソード１１２に接続される。あるいは、それぞれ全てのアノード／Ｇ２、Ｇ１／カソード・ダイオードによって見られる電圧降下が同一であるように、アノード１０８に接続されるノードＧ２  １１８によって示される第２のトリガリング・デバイスが含まれることができる。ブースト回路６０２がカソード１１２に接続される図６を参照する。このシナリオの場合、Ｇ１ノード１１６は、接地に対してより高くされる。したがって、Ｇ１カソード電圧における変動は、比較的より小さい。Ｇ１ノード１１６は、より高くされるので、電流は、全てのカソードにわたって均一に分散される。換言すれば、ＳＣＲフィンガ１０２のカソード１１２でのブースト回路６０２を通って流れる電流は、トリガするために全ての他のＳＣＲフィンガ１０４および１０６にわたってより均一に分散される十分な電圧を蓄積する。また、Ｇ１ノード１１６がより高い電位を有するとき、より多くの電流が、Ｒ１  １１０抵抗器を通って流れる。より多くの電流が、Ｒ１  １１０抵抗器を通って流れるので、より少ない電流が、最初にＳＣＲのカソードを通って流れる。これは、他のフィンガをトリガするためのより長い時間を与え、マルチフィンガ・トリガリング問題を和らげる。本明細書に示されていないが、Ｇ２接続部１１８も作られることができることに留意されたい。全ての当業者は、第１の電位（図示せず）とアノード１０８との間にブースト状回路６０２を追加することによってＧ２  １１８をより低くすることによって、類似する効果を与えることを理解する。
【００２７】
各ブースト回路６０２は、好ましくは、１つだけのＳＣＲフィンガ、または２つ以上のＳＣＲフィンガの任意の可能な組合せで含まれることができることに留意することは重要である。
【００２８】
本発明のさらなる実施形態において、ＳＣＲ動作に基づくＥＳＤ保護のための図８Ａにおいて断面図で示される構造８００が提案される。それは、チップ（図示せず）の任意のピンに配置されることができる。構造８００は、基本的に、好ましくは少なくとも２つのアノード８０２および８０４、または少なくとも２つのカソード８０６および８０８を有するＳＣＲである。目的は、固有のＳＣＲの１つがトリガされるなら、全てのＳＣＲ寄生は、同一のウエルを共有するので（全ての寄生バイポーラのベースは、ウエル抵抗値によって接続される）、構造における他のＳＣＲは、同様にトリガする傾向があることである。この挙動は、ＣＤＭストレスに関して特に望まれる。この利点とは別に、保護構造は、また、同時にいくつかの電流経路に沿ったＥＳＤストレスに対してチップを保護することができる要素である。例えば、入力ピン（図示せず）を保護するために、そのような構造を配置することは、チップを第１の電位Ｖｄｄ５０８に入力からのストレスだけでなく、第２の電位Ｖｓｓ５１２への入力からのストレスも保護することができる。従来の解決法を用いた場合、２つの要素（各電流経路ごとに１つの要素）が、この保護を達成するために必要とされた。
【００２９】
別法として、ＳＣＲ構造８００の総括的な断面は、３つのアノード８０２、８０４、および８１０と、３つのカソード８０６、８０８、および８１２とともに図８Ｂに示される。固有または寄生ＳＣＲは、図８Ａを参照して以下により詳細に記載されるように、破線で示される。アノードおよびカソードの数は、３つである必要はないことに留意されたい。アノードおよびカソードの数は、等しい必要はない。例えば、２つのアノードおよび１つのカソードであり得る、または１つのアノードおよび４つのカソード、または任意の数の組合せが可能であり得る。
【００３０】
本発明の所望の動作を確実にするために、追加の要素は、同様に追加されることができる。これは、限定されず、本発明による直列のダイオードなどの保持電圧を変更するトリガ要素または構造を含む。
【００３１】
図８Ａに戻って参照すると、本発明の他の実施形態が示される。構造８００は、Ｐ−基板８０７内の２つのＮ＋領域８０５に隣接して配置される、同一のＮ−ウエル８０３内の２つのＰ＋領域８０１からなる。この構造は、３つの固有ＳＣＲを作る、４つの寄生バイポーラ、すなわちバイポーラ１  ８１４、バイポーラ２  ８１６、バイポーラ３  ８１８、およびバイポーラ４  ８２０を備える。第１のＳＣＲは、寄生バイポーラ２  ８１６および寄生バイポーラ４  ８２０によって作られ、かつＶｄｄ５０８とＶｓｓ５１２との間に存在する。第２のＳＣＲは、Ｖｄｄ５０８とＰＡＤ８４０との間で寄生バイポーラ２  ８１６および寄生バイポーラ１  ８１４によって作られるＳＣＲである。ＰＡＤ８４０は、ＩＯピン（図示せず）のボンディング・パッドを表す。第３のＳＣＲは、ＰＡＤ８４０とＶｓｓ５１２との間で寄生バイポーラ３  ８１８および寄生バイポーラ４  ８２０によって作られるＳＣＲである。第２のＳＣＲおよび第３のＳＣＲの両方は、ここでローカル・クランプとして作用する。
【００３２】
本構造の利点は、３つのＳＣＲのうちの１つがトリガされるとき、電流がアノードに供給されるなら、他のＳＣＲが同様にトリガすることができることである。異なるＳＣＲのトリガ速度のために、Ｎ＋領域８０５およびＰ＋領域８０１の配置が非常に重要である。図８Ａに示されるように、両方のＮ＋領域８０５をＮ−ウエル８０３の一方側に配置することができ、またはウエルの各側に１つのＮ＋領域８０５を配置することができる。両方の解決法は、トリガ速度、導電状態の間の抵抗値、およびトリガ電圧などの他の要因で異なる。当業者は、どのように、それから最適なＥＳＤ性能を得る様に構造を設計するかを知っている。
【００３３】
より高い保持電圧を作るために、保持ダイオードを構造に追加することを望むとき、これは、多くの異なる方式で可能である。図９は、保持ダイオード９０２の追加を有する図８Ａからの構造の概略図９００を示す。保持ダイオード９０２を追加することが図９Ａに示される。３つの可能な各ＥＳＤ経路９０４が、直列の２つの保持ダイオード９０２を有する可能な例が図９Ｂに示される。３つの経路９０４が、図９Ｂにおいて破線で示される。図９の保護構造は、図８Ａからの保護構造を表し、２つのアノード８０２および８０４と、２つのカソード８０６および８０８とを有するＳＣＲからなる。図９は、１つの構成を示すが、多くの異なる構成が可能である。例えば、Ｖｄｄ５０８からＶｓｓ５１２への経路は、２つの保持ダイオード９０２を有することができる一方、Ｖｄｄ５０８からＩＯ９０６への経路、およびＩＯ９０６からＶｓｓ５１２への経路は、好ましくはダイオードを有さないことができる。この場合、ＩＯ９０６ラインでの反平行ダイオードは、除外されることができる。
【００３４】
本発明のさらに他の実施形態において、図１０に示されるＳＣＲ構造１０００の断面図が示される。それは、寄生要素のために出力ドライバに固有な本発明を有することによって作られる。２つのアノードおよび２つのカソードを有するＳＣＲ構造１０００は、出力ドライバに作られる。構造１０００は、ドライバに対して完全に固有である。このドライバのレイアウトは、構造の最適動作のために変更されることができる。ドライバ段からのＮＭＯＳ１００２およびＰＭＯＳ１００４の両方は、ＳＣＲを作る。２つのＭＯＳトランジスタ１００２と１００４との間における、各Ｐ＋ガードバンド１００３およびＮ＋ガードバンド１００５バンドの側部を取り除くことによって、容易にラッチできる構造が作られる。構造は、ＰＭＯＳ１００４のドレインおよびソースによって形成される２つのアノード、ならびにＮＭＯＳ１００２のドレインおよびソースによって形成される２つのカソードを有する。出力ＰＡＤ１００８とＶｓｓ５１２との間のＳＣＲが作られ、アノードとしてＰＭＯＳのドレインを使用する。Ｖｄｄ５０８と出力ＰＡＤ１００８との間の他のＳＣＲは、ＮＭＯＳカソードのドレインを使用する。この実施形態は、したがって、ＥＳＤ保護構造を作るために、出力バッファに複数のアノードおよびカソードを有するＳＣＲの意図した作製を示し、このＥＳＤ保護構造は、Ｖｄｄ５０８とＶｓｓ５１２との間のパワー・クランプとして、かつ出力パッドのためのローカルＥＳＤ保護として同時に作用する。
【００３５】
従来技術において、全てのこれら寄生ＳＣＲは、ＬＵ（ラッチアップ）に関する問題として見られた。本発明において、ＥＳＤ保護を作ることは一方式である。チップの通常な動作の間に、このＳＣＲを使用して任意のＬＵ問題を避けるために、２つのアプローチが使用されることができる。第１に、ＶｄｄとＶｓｓとの間の寄生ＳＣＲの保持電圧は、通常のＶｄｄ電圧より高いことができる。１Ｖ６５ｎｍＣＭＯＳなどのＬＶ技術のために、これは容易に達成される。なぜなら、第２に、トリガ電流は、ラッチアップ電流（Ｉｌａｔｃｈ）より上に増大されることができるからである。これは、Ｖｄｄ接続部に対するＧ２（Ｎ−ウエル内のＮ＋）、およびＶＳＳ接続部に対するＧ１（Ｐ−ウエル内のＰ＋）を低オーミックにすることによって行われることができる。換言すれば、Ｎ−ウエルおよび／またはＰ−ウエルにおけるバルク・タイは、ウエル抵抗値を低くするために良好に配置される必要がある。
【００３６】
ＶｄｄからＶｓｓへ固有ＳＣＲのＥＳＤ能力を改善するために、ドレイン／ソース領域は、ＮＭＯＳおよびＰＭＯＳドライバの両方に関して交換されることができる。これは、固有ＳＣＲの長さアノード／カソード（ＬＡＣ）間隔を低減し、したがってその速度を改善する。ＬＡＣは、アノードとカソードとの間の距離である。これは、ＶｄｄとＰＡＤとの間、およびＰＡＤとＶｓｓとの間のＳＣＲの性能にも影響することに留意されたい。
【００３７】
本来のＳＣＲのトリガリングは、トリガ回路１１０２を図１１の回路１１００に示されるＭＯＳデバイスのバルク・タイに追加することによって行われることができる。図１１Ａは、ゲートＧ２  １１０４を介してＰＭＯＳにトリガ回路１１０２を追加することを示し、図１１Ｂは、ゲートＧ１  １１０６を介してＮＭＯＳにトリガ回路１１０２を追加することを示す。図１２において、トリガ回路１１０２は、好ましくは４つのダイオード１２０２からなる。しかしながら、一般に、このトリガ回路１１０２は、受動要素（ダイオード、抵抗器、インダクタンス、容量など）および／または能動要素（ＭＯＳデバイス、ＳＣＲＳなど）の両方の任意の要素からなることができる。図１２Ａは、４つのダイオード１１０８を有する図１１Ａのトリガ回路１１０２を含む可能な実装形態を示す。図１２Ｂは、４つのダイオード１１０８を有する図１１Ｂのトリガ回路１１０２を含む。図１２Ａの抵抗値Ｒ２および図１２Ｂの抵抗値Ｒ１は、好ましくは、固有または外部的に追加されることができる。これら抵抗値の値は、ＳＣＲのトリガ電流を決定する。これら抵抗値を小さくすることは、クランプのラッチアップ免疫性を増大する。
【００３８】
本発明のさらに他の実施形態が図１３に見られることができる。図１３は、２つのアノード１３０２および１３０４と、２つのカソード１３０６および１３０８とを有する、ＳＣＲ１３００からなる断面図を示す。それは、２つのパワー領域を有するチップ（図示せず）で使用される。第１の領域は、第１の電位Ｖｄｄ１  １３１０および第２の電位Ｖｓｓ１  １３１６のノードで接続される。第２の領域は、第３の電位Ｖｄｄ２  １３１４および第４の電位Ｖｓｓ２  １３１６のノードで接続される。それぞれ第１の電位Ｖｄｄ１  １３１０および第３の電位Ｖｄｄ２  １３１４は、等しい値を有し、好ましくは回路（図示せず）のパッドに接続される。それぞれ第２の電位Ｖｓｓ１  １３１２および第４の電位Ｖｓｓ２  １３１６は、等しい値を有し、好ましくは接地（図示せず）に接続される。パワー・クランプが１つの領域で作動されるとき、他の領域でのパワー・クランプが、電流がそこを流れるとき同様にトリガする傾向がある。
【００３９】
例えば、これは、電荷デバイス・モデル（ＣＤＭ）イベントに関して特に有利である。ＣＤＭは、ある種のＥＳＤストレスをシミュレートするために使用されるモデルとして当技術分野で知られている。チップ上の異なるパワー領域は、ほとんど異なる容量を有する。これは、ＣＤＭの間に、１つの領域が他の領域より速く放電することができることを意味する。そのような状態は、チップ上のパワー領域間で大きすぎる電圧差を生じる可能性があり得る。本発明を使用して、全ての領域のＶｄｄおよびＶｓｓラインは、密にともにクランプされることができ、それら間の大きすぎる電圧差を妨げる。
【００４０】
保持ダイオードは、あるパワー領域のためのパワー・クランプの保持電圧を増大することが望ましいときに、Ｖｄｄ１  １３１０および／またはＶｄｄ２  １３１４端子と直列に追加されることができる。これは、各パワー領域に関して独立して行われることができる。本発明が、図１３に示されるように２つのパワー領域を有する実施形態を示していても、それは、３つ以上のパワー領域を有するチップに適用されることもできる。
【００４１】
本発明のさらに他の実施形態は、図１４の断面図１４００で示されるように、ＳＣＲのトリガリングのためのトリガリング・スキームを含む。構造をトリガすることは、Ｎ−ウエルを通して電流を送ることによって生じることができる。これを行うことを可能にするために、Ｎ＋領域は、Ｎ−ウエルに追加される。トリガリング・スキームは、新たに作られたＮ−ウエル接続部からＶｓｓ５１２へ直列に接続される２つのダイオード１４０２および１４０４の列を含む。これは、従来のＳＣＲのダイオード・トリガリング・スキームに同様である。電圧Ｖｄｄ５０８−Ｖｓｓ５１２が約３Ｖに到達するとき、ダイオード１４０２および１４０４は、導電され、電流は、Ｐ＋／Ｎ−ダイオードおよび２つの外部ダイオードを通して、Ｖｄｄ５０８からＶｓｓ５１２へ流れる。これは、図１４における破線「１」によって示される。電流が流れ始める電圧は、トリガ・ダイオードの数に応じる。トリガ電流は、Ｎ−ウエルにおける寄生トランジスタのベースをフォワード・バイアスし、これによって、Ｖｄｄ５０８とＶｓｓ５１２との間のＳＣＲをオンにする。トリガリングは、図１４における破線「２」によって示されるように、Ｖｓｓ５１２に関するＰＡＤ８４０上の過剰電圧により生じることもある。同様のトリガ機構は、ここで適用され、Ｎ−ウエルにおける他の寄生ＰＮＰだけが、今やフォワード・バイアスされる。Ｐ−基板は、基板ノイズなどによって望ましくないトリガリングを妨げるために、抵抗器１４０６によってＶｓｓ５１２に接続される。抵抗器は、回路のトリガ速度に影響を有することに留意されたい。低オーミック抵抗器は、トリガリングを遅くする。
【００４２】
図１４のこれらトリガリング経路の概略図は、図１５Ａで示される。２つの可能なトリガ経路は、「１」および「２」によって示される破線で表される。数は、図１４で示されるように同一のトリガ経路を参照する。図１５Ｂは、本発明の代替実施形態としてのトリガ・スキームの変形形態である。トリガ・ダイオード１５０２だけが、ここで、本発明のＮ−ウエルとＰ−ウエルとの間に追加される。今や３つの可能なトリガ経路が存在する。第１のトリガ経路は、Ｖｄｄ５０８とＶｓｓ５１２との間の過剰電圧のためであり、図１５Ａと同様に「１」で示される。第２のトリガ経路は、「２」で示され、電流は、ここで、図１５Ａと同様にＰＡＤ８４０とＶｓｓ５１２との間の過剰電圧のため流れる。「３」で示される追加の第３のトリガ経路は、電流を伝導し、かつＶｄｄ５０８とＰＡＤ５１２との間の過剰電圧のため構造をトリガし始める。
【００４３】
本発明の教示を組み込む様々な実施形態が、本明細書に詳細に示されかつ記載されるが、当業者は、本発明の精神および範囲から逸脱せずにこれら教示をさらに組み込む多くの他の様々な実施形態を容易に考え出すことができる。
【図面の簡単な説明】
【００４４】
【図１Ａ】結合されないＥＳＤ保護クランプの従来技術の伝統的なアプローチの例示である。
【図１Ｂ】従来技術のマルチフィンガＳＣＲ  ＥＳＤ保護回路の概略図である。
【図１Ｃ】従来技術のＳＣＲの断面図のレイアウトである。
【図２】本発明の他の実施形態におけるＥＳＤクランプを相互接続するための異なる可能な構成図の例示的な概略図である。
【図３】本発明の他の実施形態における強化された結合技法でＳＣＲクランプを接続するための異なる可能な構成図の例示的な概略図である。
【図４】本発明の代替実施形態における図３を参照する強化された結合技法でＳＣＲクランプを接続するための異なる可能な構成図の例示的な概略図である。
【図５】本発明の図４を参照する代替実施形態の例示的な概略図である。
【図６】本発明のマルチフィンガＳＣＲ  ＥＳＤ保護回路の一実施形態の例示的な概略図である。
【図７】本発明の図６を参照する代替実施形態の例示的な概略図である。
【図８Ａ】本発明の一実施形態によるＥＳＤ保護のための構造の例示的な断面図である。
【図８Ｂ】本発明の代替実施形態によるＥＳＤ保護のための構造の例示的な断面図である。
【図９Ａ】本発明の図８Ａを参照する代替実施形態の例示的な概略図である。
【図９Ｂ】本発明の図８Ａを参照する代替実施形態の例示的な概略図である。
【図１０】本発明の他の実施形態によるＥＳＤ保護のためのＳＣＲの例示的な断面図である。
【図１１Ａ】本発明の代替実施形態によるＥＳＤ保護のためのＳＣＲの例示的な回路図である。
【図１１Ｂ】本発明の代替実施形態によるＥＳＤ保護のためのＳＣＲの例示的な回路図である。
【図１２Ａ】図１１Ａおよび図１１Ｂをそれぞれ参照する代替実施形態の例示的な回路図である。
【図１２Ｂ】図１１Ａおよび図１１Ｂをそれぞれ参照する代替実施形態の例示的な回路図である。
【図１３】本発明の他の実施形態によるＥＳＤ保護のためのＳＣＲの例示的な断面図である。
【図１４】本発明の他の実施形態によるＥＳＤ保護のためのＳＣＲの例示的な断面図である。
【図１５Ａ】本発明の図１４を参照する代替実施形態の例示的な回路図である。
【図１５Ｂ】本発明の図１４を参照する代替実施形態の例示的な回路図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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