(57)【要約】【課題】パワー半導体デバイスの製造を容易にする。【解決手段】  ソースフィールド電極（３０）と、このソースフィールド電極（３０）のそれぞれの側面に隣接する少なくとも１つの絶縁ゲート電極（２４、２６）を備え、絶縁ソースフィールド電極（３０）とゲート電極とが、共通するトレンチ（１０）内に配置されているパワー半導体デバイス、およびこのデバイスを製造するための方法である。【選択図】図１
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【特許請求の範囲】
【請求項１】
一つの導電タイプの共通導電領域、および別の導電タイプのベース領域を有し、かつ第１表面を備える半導体本体と、
前記第１表面から、前記ベース領域を通って、前記共通導電領域まで延びる、少なくとも２つの対向する側壁および底部を備えるトレンチと、
前記側壁のうちの一方に隣接する第１ゲート絶縁部と、
絶縁部第１ゲート絶縁部に隣接するとともに、前記ベース領域に広がる第１ゲート電極と、前記側壁のうちの他方に隣接する第２ゲート絶縁部と、
前記第２ゲート絶縁部に隣接するとともに、前記ベース領域に広がる第２ゲート電極と、
第１部分および第２部分を有するソースフィールド電極
とを備え、前記ソースフィールド電極のうちの前記第１部分は、前記第１ゲート電極と第２ゲート電極との間に配置され、絶縁本体により、これら第１ゲート電極および第２ゲート電極から絶縁されており、かつ前記ソースフィールド電極の第２部分は、前記第１部分およびゲート電極の下方に配置されており、
更に前記トレンチの各側壁に隣接するソース領域と、
前記ソースフィールド電極および前記ソース領域に電気的に接続されたソース接点とを備えるパワー半導体デバイス。  
【請求項２】
前記ソース接点と第１ゲート電極との間に介在された第１絶縁キャップと、前記ソース接点と前記第２ゲート電極との間に介在された第２絶縁キャップとを更に備え、前記ソースフィールド電極は、前記第１絶縁キャップと第２絶縁キャップとの間に配置されている、請求項１記載の半導体デバイス。
【請求項３】
前記ソースフィールド電極は、前記半導体本体のトレンチから延びるとともに、前記第１表面の上方へ延びている、請求項１記載の半導体デバイス。
【請求項４】
前記ソースフィールド電極の第２部分と、前記トレンチの側壁および底部との間に配置された底部絶縁本体を更に含む、請求項１記載の半導体デバイス。
【請求項５】
前記底部絶縁本体は、前記ゲート絶縁部よりも厚くなっている、請求項４記載の半導体デバイス。
【請求項６】
前記絶縁本体は、双方のゲート電極の下方に配置されている、請求項５記載の半導体デバイス。
【請求項７】
前記ソースフィールド電極は、導電性ポリシリコンから構成されている、請求項１記載の半導体デバイス。  
【請求項８】
前記ゲート電極は、導電性ポリシリコンから構成されている、請求項１記載の半導体デバイス。  
【請求項９】
前記半導体本体は、エピタキシャルシリコンから構成されている、請求項１記載の半導体デバイス。
【請求項１０】
前記エピタキシャルシリコンは、シリコン基板の上に構成されており、前記シリコン基板にオーミック接続されたドレイン接点を更に含む、請求項９記載の半導体デバイス。
【請求項１１】
少なくとも１つのアクティーブセルを含むアクティーブエリアを備え、前記アクティーブセルは、少なくとも１つのソース領域と、このソース領域に接続されたソース接点電極と、前記ソース接点に電気的に接続されたソースフィールド電極と、前記ソースフィールド電極およびベース領域のうちの一方の側に隣接する絶縁ゲート電極とを備え、前記ソースフィールド電極は、前記絶縁ゲート電極の深さよりも深く、かつ、前記絶縁ゲート電極の高さよりも高くまで延び、前記ソースフィールド電極と絶縁ゲート電極とは、共通するトレンチ内に存在する、ＭＯＳゲートが設けられているパワー半導体デバイス。
【請求項１２】
前記共通トレンチ内に位置し、前記ソースフィールド電極および前記ベース領域のうちの別の側に隣接する別の絶縁ゲート電極を更に含む、請求項１１記載のデバイス。
【請求項１３】
絶縁された各ゲート電極は、それぞれの電極を有し、これらの電極は、互いに電気的に接続されている、請求項１２記載のデバイス。
【請求項１４】
前記ソースフィールド電極の底部に隣接する絶縁本体を更に備える、請求項１１記載のデバイス。
【請求項１５】
前記共通トレンチは、半導体本体内に構成されており、前記半導体本体の頂部表面から前記半導体本体内のドリフト領域まで延び、前記ソースフィールド電極は、前記半導体本体の頂部表面よりも上方まで延びている、請求項１１記載のデバイス。
【請求項１６】
ターミネーション構造部を有する前記アクティーブ領域に隣接するターミネーションエリアを更に備え、前記ターミネンション構造部は、前記アクティーブエリアに隣接するターミネンショントレンチを含む、請求項１１記載のデバイス。    
【請求項１７】
前記絶縁ゲート電極は、導電性ゲート電極を備え、更に、前記ゲート電極に電気的に接続されたゲートバスおよびゲート接点を含む、請求項１１記載のデバイス。
【請求項１８】
ドレイン接点を更に含む、請求項１１記載のデバイス。
【請求項１９】
前記絶縁ゲート電極は、絶縁ソース領域の上に延びる絶縁キャップを含む、請求項１１記載のデバイス。
【請求項２０】
各絶縁ゲート電極は、それぞれ絶縁キャップを備え、前記絶縁ソースフィールド電極は、前記絶縁キャップよりも上方まで延びている、請求項１２記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体デバイスに関し、より詳細には、ＭＯＳゲートが設けられているパワー半導体デバイスに関する。
【背景技術】
【０００２】
ブレークダウン電圧と作動抵抗（オン時の抵抗、すなわちＲｄｓｏｎ）は、パワー半導体の重要な特性である。パワー半導体デバイスのＲｄｓｏｎとブレークダウン電圧とは、逆の関係にある。すなわち、一方の特性を改善すると、他方の特性に悪影響が及ぶ。
【０００３】
この問題を解決するために、米国特許第5,998,833号は、逆電圧状態のもとで、共通導通領域を結合させ、デバイスのブレーク電圧を改善するよう、ゲート電極と同じトレンチ内に埋め込まれた電極を配置したトレンチタイプのパワー半導体を提案している。これにより、ブレーク電圧に悪影響を与えることなく、共通導電領域の効率を改善することができる。
【０００４】
前記米国特許第5,998,833号に示されている埋め込まれた電極は、離れているデバイスのソース接点に接続されており、これによって、デバイスのスイッチング速度が制限されている。更にこの米国特許に示されているデバイスは、少なくとも１回の追加マスキングステップを必要とすることがある。
【０００５】
米国特許第6,649,975号および米国特許第6,710,403号は、ソース接点に電気的に接続されたフィールド電極をサポートするために、ゲートトレンチよりも深いトレンチを含むパワー半導体デバイスを開示している。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
米国特許第6,649,975号および同第6,710,403号に示されているデバイスは、フィールド電極を収容するトレンチを構成するための追加マスクステップを必要とし、そのため、製造コストが高くなる。更に、この余分なトレンチは、セルのピッチを大きくするので、セルの密度を低下させるが、これは好ましくないことである。
【課題を解決するための手段】
【０００７】
本発明によるＭＯＳゲートが設けられたパワー半導体デバイスは、少なくとも１つのゲート電極と、同じトレンチ内に配置されたソースフィールド電極とを有し、このソースフィールド電極は、スイッチング速度を速くするために、局部的に（すなわち、各ユニットセル内で）接続されている。
【０００８】
本発明の好ましい一実施例に係わるデバイスは、
少なくとも１つのアクティーブセルを含むアクティーブエリアを備え、前記アクティーブセルは、少なくとも１つのソース領域と、このソース領域に接続されたソース接点電極と、前記ソース接点に電気的に接続されたソースフィールド電極と、前記ソースフィールド電極およびベース領域のうちの一方の側に隣接する絶縁ゲート電極とを備え、前記ソースフィールド電極は、前記絶縁ゲート電極の深さよりも深く、前記絶縁ゲート電極の高さよりも高くまで延び、前記ソースフィールド電極と絶縁ゲート電極とは、共通するトレンチ内に存在する。
【０００９】
本発明に係わるデバイスは、Ｒｄｓｏｎが低く、ブレークダウン電圧が高く、Ｑｇｄが極めて低く、Ｑｇｄ／Ｑｇｓ比が極めて低い。
【００１０】
添付図面を参照し、本発明の次の説明から、本発明の上記以外の特徴および利点が明らかとなると思う。
【発明を実施するための最良の形態】
【００１１】
図１に示す、本発明の好ましい一実施例にかかわるパワー半導体デバイスは、トレンチタイプのＭＯＳＦＥＴであり、このＭＯＳＦＥＴは、そのアクティーブエリア内で、半導体本体５６内に設けられたトレンチ１０を備えている。このトレンチは、半導体本体５６の頂部１４からソース領域１６およびベース領域１８を通って、ドリフト領域２０内まで延びている。
【００１２】
本発明の一実施例に係わるデバイスは、トレンチ１０の側壁に隣接し、ベース領域１８へ広がる第１ゲート電極２２と、トレンチ１０の反対側の側壁に隣接し、ベース領域１８へ広がる第２ゲート電極２４と、ベース領域１８と第１ゲート電極２２との間に介在された第１ゲート絶縁部２６と、第２ゲート電極２４とベース領域１８との間に介在された第２ゲート絶縁部２８と、第１ゲート電極２０と第２ゲート電極２４との間に配置された第１部分、および第１ゲート電極２２および第２ゲート電極２４の下方に配置された第２部分を有するソースフィールド電極３０とを備えている。
【００１３】
第１ゲート電極２２と第２ゲート電極２４とは、共に付勢できるが、ソースフィールド電極３８から絶縁されるように、互いに電気的に接続されている。より詳細に説明すれば、ソースフィールド電極３０の第１部分は、絶縁本体３２により、それぞれ第１ゲート電極２２および第２ゲート電極２４から絶縁されるとともに、底部絶縁本体３４によりドリフト領域２０から絶縁されており、底部絶縁本体３４は、第１ゲート絶縁部２６および第２ゲート絶縁部２８よりも厚いことが好ましい。底部絶縁本体３４は、第１ゲート電極２２および第２ゲート電極２４の下方まで延びていることが好ましい。
【００１４】
このデバイスは、ソース領域１６に電気的に接続されたソース接点３６と、ソースフィールド電極３０と、ベース領域１８内に設けられた高導電性接点領域３８を更に備えている。ゲート電極２４、２６をソース接点３６から絶縁するために、ソース接点３６と第１ゲート電極２２との間に、第１絶縁キャップ３０が介在され、ソース接点３６と第２ゲート電極２４との間に、第２絶縁キャップキャップ４２が介在されている。
【００１５】
したがって、本発明に係わるデバイスは、２つの絶縁されたゲート電極と、ソース接点に電気的に接続されるとともに、２つのゲート電極の間に配置され、これらのゲート電極よりも下方まで延びるソースフィールド電極とを有している。
【００１６】
本発明の好ましい実施例では、ソースフィールド電極３０の第１部分は、トレンチ１０から外側に、かつ半導体本体５６の表面１４の上方に延びている。半導体本体５６のトレンチ１０から外側へ、かつ表面１４の上に、キャップ４０、４２が延びていてもよいことに留意されたい。
【００１７】
半導体本体５６は、半導体基板５８、例えばシリコン基板の上にエピタキシャル形成されたシリコンから構成することが好ましい。好ましい実施例は、更にドレイン接点４３を含み、この接点は、基板５８にオーミック接触し、よって、ソース接点３６とドレイン接点４３との間を垂直方向に導通することが可能となっている。
【００１８】
当業者であれば容易に分かるように、ソース領域１６は、ドリフト領域２０および基板５８と同じ導電タイプ、例えばＮタイプとされるが、ベース領域１８および高導電タイプの接点領域３８は、別の導電タイプ、例えばＰタイプとされる。更に、好ましい実施例では、第１ゲート電極２２および第２ゲート電極２４、並びにソースフィールド電極３０は、導電性ポリシリコンから構成され、ゲート絶縁部２６、２８、絶縁部キャップ４０、４２、絶縁本体３２および底部絶縁本体３４は、二酸化シリコンから構成されている。
【００１９】
上に説明した特徴は、本発明によるデバイスのアクティーブエリア内のデバイスのうちの単一のアクティーブセルにも存在する。本発明に係わるデバイスは、簡潔にするために図示を省略してある、アクティーブエリア内の複数のアクティーブセルを含んでいる。
【００２０】
本発明の好ましい実施例に係わるデバイスは、アクティーブエリアを囲むターミネーションエリア内に配置されたターミネーション構造部を含んでいる。好ましい実施例におけるこのターミネーション構造部は、ターミネーショントレンチ４４と、このターミネーショントレンチ４４内に配置されたフィールド酸化膜４６とを有し、このフィールド酸化膜は、少なくともアクティーブエリアおよびターミネーショントレンチ４４の底部に隣接し、ターミネーショントレンチ４４の双方の側壁およびその底部に隣接していることが好ましい。
【００２１】
フィールド酸化膜４４に隣接するように、ターミネーションフィールドプレート４７が配置されている。このターミネーションフィールドプレート４７は、導電性ポリシリコンから構成することが好ましく、このターミネーションフィールドプレート４７は、ソース接点３６に接続されている。
【００２２】
図１には、ゲート接点４８も示されている。このゲート接点４８は、ゲートランナー５０に接続されており、ゲートランナーは、次にゲート電極２２、２４に接続されている。より詳細に説明すれば、ゲートランナー５０は、ターミネーショントレンチ４４内に配置された第２ゲート電極に電気的に接続され、同じように、アクティーブエリア内のすべてのゲート電極２２、２４にも、電気的に接続されている。このゲートランナー５０は、導電性ポリシリコンから構成し、厚い絶縁本体５２の上に載っていることが好ましい。
【００２３】
好ましい実施例では、ソース接点３６、ドレイン接点４２、およびゲート接点４８は、適当な金属、例えばアルミまたはアルミシリコンから構成されている。
【００２４】
次に、図２Ａ〜図２Ｎを参照して、本発明に係わるデバイスを製造するための方法について説明する。
【００２５】
まず図２Ａを参照する。半導体本体５６の上に、パッド酸化膜５４を成長させる。半導体本体５６は、１つの導電タイプ、例えばＮタイプのエピタキシャルシリコンであることが好ましく、半導体基板５８の上に成長させる。一方、半導体基板５８は、同じ導電タイプであるが、低い抵抗率（より高いドーパント濃度）のシリコン基板であることが好ましい。次に、パッド酸化膜５４の上に、（酸化抑制材料である）窒化シリコン（Ｓi3０4の層６０をデポジットする。
【００２６】
次に図２Ｂを参照する。半導体本体５６の上にトレンチマスクを形成するように、Ｓｉ3Ｎ4の層６０およびパッド酸化膜５４をパターン形成し、エッチングステップにおいて、半導体本体５６内にターミネーショントレンチ４４およびトレンチ１０を構成する。図示していないが、このステップ中、にデバイスのアクティーブエリア内に複数のトレンチ１０を形成する。その後、ターミネーショントレンチ４４、およびトレンチ１０の側壁および底部上に犠牲酸化膜を成長させ、エッチングし、次に、ターミネーショントレンチ４４およびトレンチ１０の側壁および底部の上に、パッド酸化膜を成長させ、図２Ｃに示す構造体を得る。
【００２７】
次に、図２Ｄを参照する。図２Ｃに示された構造体の上に、ポリシリコン膜６２をデポジットする。その後、ポリシリコン膜６２を酸化し、図２Ｅに示すように、この二酸化シリコン膜６４（ＳｉＯ2）を形成する。この酸化膜６４は、トレンチ１０およびターミネーショントレンチ４４を完全に満たしているわけではなく、双方のトレンチ内に、スペース６５が残っていることに留意すべきである。
【００２８】
次に、図２Ｆに示すように、それぞれの各スペース６５内に、導電性ポリシリコン本体６６を形成する。ポリシリコンをデポジットし、このポリシリコンをドーピングし、次にドーピングされたポリシリコンをエッチングし、本体６６を構成するか、またはその場所でドーピングする（すなわち、ポリシリコンをデポジットしながらドーピングする）ことにより、ポリシリコン本体６６を形成する。その後、酸化膜６４を除き、図２Ｇに示すように、ターミネーショントレンチ４４内に、底部酸化膜４５およびフィールド酸化膜４６を形成する。
【００２９】
次に図２Ｈを参照する。底部酸化膜３４およびフィールド酸化膜４６の上方に延びる導電性ポリシリコン本体６６の露出した部分を酸化し、ターミネーションフィールドプレート４７およびソースフィールド電極３４の上に、絶縁本体３２を形成する。この酸化ステップ中に、トレンチ１０およびターミネーショントレンチ４４の側壁の露出した部分も酸化され、ゲート絶縁部２６、２８を形成させる。
【００３０】
次に、ゲート電極２２、２４およびゲートランナー３０を形成するためのポリシリコンをデポジットし、デポジット後、またはデポジット中に（すなわち現場でのドーピング中に）、ドーパントを打ち込むことにより、導電性にする。
【００３１】
その後、好ましくはフォトリソグラフィを使って、デポジットされたポリシリコンを選択的に除去し、図２Ｉに示すように、ゲート電極２２、２４およびゲートバス５０を構成する。
【００３２】
次に、図２Ｉに示す構造部の上に、低密度酸化物、例えばＴＯＳまたは同等物をデポジットし、ゲート電極２２、２４上に絶縁キャップ４０、４２、並びにゲート接点４８により、ゲートランナー５０にアクセスするための開口部を構成するように選択的にエッチングする。
【００３３】
次に、図２Ｊに示すように、ソースフィールド電極３０の頂部部分を露出させるべく、ソースフィールド電極３０の頂部表面から、酸化膜を除去する
【００３４】
次に、アクティーブエリアからＳｉ3Ｎ4の膜６０を除去し、ベース領域８８を形成し、ドリフト領域２０を構成するように、チャンネルドーパントを打ち込み、ドライブする。ターミネーショントレンチ４４を越えて、チャンネルドーパントを打ち込むことがないようにすることが好ましい。
【００３５】
その後、ソースマスクを塗布し、アクティーブエリアからパッド酸化膜５４をエッチングし、ベース領域１８を露出させ、図２Ｌに示すように、ソース打ち込み領域４８を形成するよう、ソースドーパントを打ち込む。
【００３６】
次に、図２Ｍを参照する。絶縁キャップ４０、４２に隣接し、ソース打ち込み領域４８の上に延びるように、酸化スペーサを形成する。次に、ベース領域１８の一部を除去し、その内部にリセス７０を形成する。半導体本体５６の頂部表面は、ソース打ち込み領域６８の頂部表面１４となり、図２Ｍに示すように、ソースフィールド電極３０は、表面１４よりも上方に立ち上がっていることに留意すべきである。
【００３７】
次に、ソース打ち込み領域４８内のソースの打ち込みを、拡散ドライブでドライブし、ソース領域１６を形成する。その後、リセス７０の底部において、ベース領域１８と同じ導電タイプのドーパントを打ち込み、図２Ｎに示すように、ドーパントをアクティベートして、高導電タイプの接点領域３８を形成させる。
【００３８】
最後に、ソース接点３６およびゲート接点４８を構成するように、頂部金属膜をデポジットし、パターン形成し、ドレイン接点４３を形成するように底部金属膜をデポジットし、図１に示すような本発明に係わるデバイスを得る。
【００３９】
本明細書に示された好ましい実施例は、パワーＭＯＳＦＥＴである。しかしながら、本発明の要旨から逸脱することなく、他のパワーデバイス、ＩＧＢＴ、ＡＣＣＵＦＥＴおよび同等物も、本明細書に開示した原理に係わるデバイスとすることができる。
【００４０】
以上、本発明の特定の実施例を参照して、本発明について説明したが、当業者には、上記以外の多くの変形例および変更例、並びに他の用途も明らかであると思う。したがって、本発明は、本明細書に示した特定の開示によって限定されるものではなく、特許請求の範囲のみによって限定されるものである。
【００４１】
関連出願
本願は、「深いソースポリ電極を有するトレンチＦＥＴおよびその製造プロセス」を発明の名称とし、２００５年６月２４日に出願された米国仮特許出願第60/582,898号の権利に基づくものであり、この米国仮特許出願の内容を参考例として援用する。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施例に係わる半導体デバイスの略断面図である。
【図２Ａ】本発明に係わるデバイスを製造するための方法の結果として得られる中間構造体の１つを示す略図である。
【図２Ｂ】本発明に係わるデバイスを製造するための方法の結果として得られる中間構造体の１つを示す略図である。
【図２Ｃ】本発明に係わるデバイスを製造するための方法により得られた中間構造体の１つを示す略図である。
【図２Ｄ】本発明に係わるデバイスを製造するための方法により得られた中間構造体の１つを示す略図である。
【図２Ｅ】本発明に係わるデバイスを製造するための方法により得られた中間構造体の１つを示す略図である。
【図２Ｆ】本発明に係わるデバイスを製造するための方法により得られた中間構造体の１つを示す略図である。
【図２Ｇ】本発明に係わるデバイスを製造するための方法により得られた中間構造体の１つを示す略図である。
【図２Ｈ】本発明に係わるデバイスを製造するための方法により得られた中間構造体の１つを示す略図である。
【図２Ｉ】本発明に係わるデバイスを製造するための方法により得られた中間構造体の１つを示す略図である。
【図２Ｊ】本発明に係わるデバイスを製造するための方法により得られた中間構造体の１つを示す略図である。
【図２Ｋ】本発明に係わるデバイスを製造するための方法により得られた中間構造体の１つを示す略図である。
【図２Ｌ】本発明に係わるデバイスを製造するための方法により得られた中間構造体の１つを示す略図である。
【図２Ｍ】本発明に係わるデバイスを製造するための方法により得られた中間構造体の１つを示す略図である。
【図２Ｎ】本発明に係わるデバイスを製造するための方法により得られた中間構造体の１つを示す略図である。
【符号の説明】
【００４３】
１０    トレンチ
１４    頂部
１６    ソース領域
１８    ベース領域
２０    ドリフト領域
２２    第１ゲート電極
２４    第２ゲート電極
２６    第１ゲート絶縁部
２８    第２ゲート絶縁部
３０    ソースフィールド電極
３２    絶縁本体
３４    底部絶縁本体
３６    ソース接点
３８    ソースフィールド電極
４０    第１絶縁キャップ
４２    第２絶縁キャップ
４３    ドレイン接点
４４    ターミネーショントレンチ
４６    フィールド酸化膜
４７    ターミネーションフィールドプレート
４８    ゲート接点
５０    ゲートランナー
５６    半導体本体
５８    基板
６０    Ｓｉ３Ｎ４層
６２    ポリシリコン膜
６４    酸化膜  ６５    スペース
６６    ポリシリコン本体
６８    埋め込み領域
７０    リセス
【図１】
2008504697.tif 000003
【図２Ａ】
2008504697.tif 000004
【図２Ｂ】
2008504697.tif 000005
【図２Ｃ】
2008504697.tif 000006
【図２Ｄ】
2008504697.tif 000007
【図２Ｅ】
2008504697.tif 000008
【図２Ｆ】
2008504697.tif 000009
【図２Ｇ】
2008504697.tif 000010
【図２Ｈ】
2008504697.tif 000011
【図２Ｉ】
2008504697.tif 000012
【図２Ｊ】
2008504697.tif 000013
【図２Ｋ】
2008504697.tif 000014
【図２Ｌ】
2008504697.tif 000015
【図２Ｍ】
2008504697.tif 000016
【図２Ｎ】
2008504697.tif 000017
【手続補正書】
【提出日】平成19年2月8日(2007.2.8)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008504697.tif 000018
【図２Ａ】
2008504697.tif 000019
【図２Ｂ】
2008504697.tif 000020
【図２Ｃ】
2008504697.tif 000021
【図２Ｄ】
2008504697.tif 000022
【図２Ｅ】
2008504697.tif 000023
【図２Ｆ】
2008504697.tif 000024
【図２Ｇ】
2008504697.tif 000025
【図２Ｈ】
2008504697.tif 000026
【図２Ｉ】
2008504697.tif 000027
【図２Ｊ】
2008504697.tif 000028
【図２Ｋ】
2008504697.tif 000029
【図２Ｌ】
2008504697.tif 000030
【図２Ｍ】
2008504697.tif 000031
【図２Ｎ】
2008504697.tif 000032
【国際調査報告】
2008504697.tif 000033