(57)【要約】  データ変換器でデジタル信号を処理するシステムが開示される。このシステムは、符号付きバイナリデータを受け取り、符号付き指標データを供給する指標エンコーダを含む。符号付き指標データは、正指標データおよび負指標データを含む。このシステムはまた、正指標データに応答して正入力データを受け取り、負指標データに応答して負入力データを受け取るシャッフラを含む。このシステムはまた、シャッフラから出力データを受け取り、復号化データをアナログ出力ステージに供給するデコーダを含む。
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【特許請求の範囲】
【請求項１】
データ変換器でデジタル信号を処理するシステムであって、
符号付きバイナリデータを受け取り、符号付き指標データを供給する指標エンコーダであって、前記符号付き指標データが正指標データおよび負指標データを含む指標エンコーダと、
前記正指標データに応答して正入力データを受け取り、前記負指標データに応答して負入力データを受け取るシャッフラと、
前記シャッフラから出力データを受け取り、復号化データをアナログ出力ステージに供給するデコーダと
を備えることを特徴とするシステム。
【請求項２】
請求項１に記載のシステムであって、前記指標エンコーダと前記シャッフラとの間に置かれた正データバレルシフタと、前記指標エンコーダと前記シャッフラとの間に置かれた負バレルシフタとをさらに含むことを特徴とするシステム。
【請求項３】
請求項１に記載のシステムであって、前記指標エンコーダが、正指標データを供給する正出力データノードと、負指標データを供給する負出力ノードとを含むことを特徴とするシステム。
【請求項４】
請求項１に記載のシステムであって、前記シャッフラが複数のシャッフラセルを含み、各シャッフラセルは、２対の入力を受け取り、２対の出力を供給し、前記出力の対の一方の出力が当該シャッフラセルとは別のシャッフラセルに結合され、前記出力の対の他方の出力がさらに別のシャッフラセルに結合されることを特徴とするシステム。
【請求項５】
請求項４に記載のシステムであって、前記シャッフラが４対のデータ入力を受け取り、４対のデータ出力を供給することを特徴とするシステム。
【請求項６】
請求項４に記載のシステムであって、それぞれの前記シャッフラセルが１対の正指標データ入力端子と、１対の負指標データ入力端子と、１対の正指標データ出力端子と、１対の負指標データ出力端子と、クロック信号端子と、リセット信号端子とを含むことを特徴とするシステム。
【請求項７】
請求項１に記載のシステムであって、前記シャッフラが、正出力、または負出力、またはゼロ出力のいずれか１つを供給するトライレベル論理出力ドライバを含むことを特徴とするシステム。
【請求項８】
請求項７に記載のシステムであって、それぞれの前記シャッフラセルがフリップフロップを含むことを特徴とするシステム。
【請求項９】
データ変換器でデジタル信号を処理するシステムであって、
符号付きバイナリデータを受け取り、符号付き指標データを供給する指標エンコーダと、
前記符号付き指標データを受け取り、正状態出力、または負状態出力、またはゼロ状態出力のいずれか１つをトライレベル論理出力として供給するシャッフラと、
前記シャッフラから出力データを受け取り、復号化データをアナログ出力ステージに供給するデコーダと
を備えることを特徴とするシステム。
【請求項１０】
請求項９に記載のシステムであって、前記符号付き指標データが正指標データおよび負指標データを含むことを特徴とするシステム。
【請求項１１】
請求項９に記載のシステムであって、前記指標エンコーダと前記シャッフラとの間に置かれた正データバレルシフタと、前記指標エンコーダと前記シャッフラとの間に置かれた負バレルシフタとをさらに含むことを特徴とするシステム。
【請求項１２】
請求項９に記載のシステムであって、前記シャッフラが複数のシャッフラセルを含み、各シャッフラセルは、２対の入力を受け取り、２対の出力を供給し、前記出力の対の一方の出力が当該シャッフラセルとは別の第２シャッフラセルに結合され、前記出力の対の他方の出力がさらに別の第３シャッフラセルに結合されることを特徴とするシステム。
【請求項１３】
請求項１２に記載のシステムであって、前記シャッフラが４対のデータ入力を受け取り、４対のデータ出力を供給することを特徴とするシステム。
【請求項１４】
請求項１２に記載のシステムであって、それぞれの前記シャッフラセルが１対の正指標データ入力端子と、１対の負指標データ入力端子と、１対の正指標データ出力端子と、１対の負指標データ出力端子と、クロック信号端子と、リセット信号端子とを含むことを特徴とするシステム。
【請求項１５】
請求項９に記載のシステムであって、前記シャッフラが、前記ゼロ状態出力が前記シャッフラによって供給されるときに電流源が基準電圧に結合されることを実現することを特徴とするシステム。
【請求項１６】
データ変換器でデジタル信号を処理する方法であって、
指標エンコーダで符号付きバイナリデータを受け取るステップと、
符号付き指標データを供給するステップと、
シャッフラで前記符号付き指標データを受け取るステップと、
正状態出力、または負状態出力、またはゼロ状態出力のいずれか１つをトライレベル論理出力として供給するステップと、
デコーダで前記シャッフラから出力データを受け取るステップと、
復号化データをアナログ出力ステージに供給するステップと
を含むことを特徴とする方法。
【請求項１７】
請求項１６に記載の方法であって、トライレベル論理出力を供給する前記ステップが、電流源が基準電圧に結合されるときにゼロ状態出力を供給することを含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にはシグマデルタノイズ整形型の混合信号変換器に関し、より詳細には、一様重み付け素子を使用する混合信号デジタル−アナログ変換器に関する。
【背景技術】
【０００２】
シグマデルタデジタル−アナログ変換器（ＤＡＣ）は、従来型ナイキスト変換器と比べて比較的低コストで高解像度および低ひずみを達成する手段を提供する。典型的な複数ビットノイズ整形オーバサンプリングＤＡＣでは、デジタル入力がまずオーバサンプリング比（ＯＳＲ）だけアップサンプリングされ、帯域外イメージを抑制するようにフィルタされる。次いで、シグマデルタ変調器が使用されてワード幅が管理可能なサイズに低減され、同時に、帯域内ノイズがより高い周波数域に整形される。バイナリ−指標エンコーダが使用されて、バイナリデータが指標コードデータに変換される。例えば、米国特許第５４０４１４２号は、量子化ノイズ整形ワードがまず指標コードに変換されるデータ指向スクランブリング技法を開示している。次いで、データ指向シャッフラが使用されて、出力ステージの素子のグループが動的に選択される。選択された素子の数は、アクティブな指標コードの数に等しい。次いでアナログ出力ステージが、シャッフラの決定に従って、選択された素子のグループをオンにすることにより、シャッフラの出力をアナログ量に変換する。
【０００３】
先行技術指標コードＤＡＣは、電流ステアリング区間と、ＢＩＴ信号およびその反転信号であるＢＩＴＢ信号を制御するＤＡＣセルドライバを含むＩ−Ｖ変換器とを含む。ＢＩＴ信号とＢＩＴＢ信号の交差点がコモンモード電圧より上のあるＶgsとなるように設計することにより、ＤＡＣセル出力波形内のシンボル間干渉（ＩＳＩ）が最小限に抑えられる。Ｖgsは、各ＤＡＣスイッチが出力電流の半分を導通しているときのＤＡＣスイッチのゲート−ソース電圧となるように定義される。
【０００４】
現実のデバイスは不完全であるため、電流セルは厳密には整合しない。この不整合問題の結果、再構築されるアナログ信号内に高調波ひずみおよびノイズが生じる。したがって、変換器の性能は、こうした素子の整合によって制限される。市販のシリコンプロセスが提供できるのは、較正またはトリミングなしで最大１２ビットの整合だけである。
【０００５】
この素子不整合は十分に研究されており、不整合誤差をスペクトル整形ノイズに変換する方法が提案されている。不整合誤差を帯域外周波数領域に整形することにより、変換器の信号対雑音比（ＳＮＲ）およびダイナミックレンジ（ＤＮＲ）が著しく改善される。こうした方法では、シャッフラ（スクランブラと呼ばれることもある）が使用されて、経時的に各素子が均等に使用されるようにあらゆるデジタル入力コードについて素子のグループが動的に選択される。このことは、素子のあらゆる対の差の第１積分がゼロであり、したがって１次ノイズ整形シグマデルタ変換器と同等であることを示唆する。唯一の違いは、通常のシグマデルタ変換器では、振幅誤差がノイズ整形されるのに対して、データシャッフラでは、素子の使用量の誤差がノイズ整形されることである。先行技術のバタフライスタイルシャッフラの一例が米国特許第６６１４３７７号で開示されている。しかし、従来型指標コード電流ステアリングＤＡＣの欠点は、熱雑音性能である。具体的には、データがゼロであるとき、スイッチング電流源の半数が１つの加算接合に接続され、他の半数はＩ−Ｖ変換器の他の加算接合に接続される。さらに、上端電流源が常に加算接合に接続される。電流源はＤＡＣ出力での主要なノイズ源であり、変換器のＳＮＲを決定する。
【０００６】
上述のノイズ問題を受けない別の従来型ＤＡＣアーキテクチャは、ビット０から１５のそれぞれについて１対の電流源（正または負）を含むトライレベル論理指標電流ステアリングＤＡＣを含む。３つの異なる方式で電流源の各対を加算接合に接続することができるので、各対は、電荷の正の量、負の量に寄与することがあり、または全く寄与しないことがある。データがゼロであるとき、すべての電流源がバッファ増幅器に接続され、その適切なドレイン電圧が維持される。したがって、変換器の主なノイズ源は今やＩ−Ｖ増幅器からであり、設計により、それは電流源のノイズよりもずっと小さい。したがって、ＳＮＲが著しく改善される。しかし、このアーキテクチャに伴う難点は、上記で論じた素子不整合がやはり生じる可能性があることである。先行技術の素子シャッフラは、「１」と「０」をシャッフルすることができるだけであるので、このアーキテクチャでは機能しない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、素子不整合をさらに低減する改良型のシグマデルタノイズ整形ＤＡＣが求められている。
【課題を解決するための手段】
【０００８】
一実施形態によれば、本発明は、データ変換器でデジタル信号を処理するシステムを提供する。このシステムは、符号付きバイナリデータを受け取り、符号付き指標データを供給する指標エンコーダを含む。符号付き指標データは、正指標データおよび負指標データを含む。このシステムはまた、正指標データに応答して正入力データを受け取り、負指標データに応答して負入力データを受け取るシャッフラを含む。このシステムはまた、シャッフラから出力データを受け取り、復号化データをアナログ出力ステージに供給するデコーダを含む。
【０００９】
別の実施形態によれば、本発明は、指標エンコーダ、シャッフラ、およびデコーダを含むデータ変換器でデジタル信号を処理するシステムを提供する。指標エンコーダは、符号付きバイナリデータを受け取り、符号付き指標データを供給するためのものである。シャッフラは、符号付き指標データを受け取り、正状態出力、または負状態出力、またはゼロ状態出力のいずれか１つをトライレベル論理出力として供給する。デコーダは、シャッフラから出力データを受け取り、復号化データをアナログ出力ステージに供給するためのものである。
【００１０】
別の実施形態によれば、本発明は、データ変換器内のデジタル信号を処理する方法であって、指標エンコーダで符号付きバイナリデータを受け取るステップと、符号付き指標データを供給するステップと、シャッフラで符号付き指標データを受け取るステップと、正状態出力、または負状態出力、またはゼロ状態出力のいずれか１つをトライレベル論理出力として供給するステップと、デコーダでシャッフラから出力データを受け取るステップと、復号化データをアナログ出力ステージに供給するステップとを含む方法を提供する。
【００１１】
添付の図面を参照すると、以下の説明をさらに理解することができる。図面は例示のために示したものに過ぎない。
【発明を実施するための最良の形態】
【００１２】
本発明は、「＋１」、「０」、および「−１」、すなわちトライレベル論理データを処理することのできるシャッフラを提供し、具体的には、出力波形中のＩＳＩを最小限に抑えるようにＢＩＴ、ＢＩＴＢ、およびＺＥＲＯを駆動する３つの信号を生成することのできるＤＡＣセルドライバを提供する。
【００１３】
本発明は、トライレベル論理指標（または符号付き指標）エンコーダ、シャッフラ、制御論理デコーダ、およびＤＡＣセルドライバを提供する。トライレベル論理指標エンコーダの機能は、符号付きバイナリデータを符号付き指標コードに符号化することである。制御論理デコーダの機能は、シャッフラの出力を出力ステージ用の制御信号に復号化することである。シャッフラの機能は、不整合誤差を帯域外周波数領域に整形することである。図１に、本発明の一実施形態によるシステム１０のブロック図を示す。
【００１４】
図１に示すように、符号付きバイナリデータが符号付きバイナリ指標エンコーダ１２で受信され、符号付きバイナリ指標エンコーダ１２は、符号付き指標データを、正データ用のランダムバレルシフタ１４と、負データ用のランダムバレルシフタ１６の両方に供給する。ランダムバレルシフタ１４および１６のそれぞれの出力がトライレベル論理シャッフラ１８に供給され、シャッフラ１８で出力される符号付きシャッフル後指標データが制御論理デコーダ２０に供給され、制御論理デコーダ２０は制御信号をＤＡＣに供給する。
【００１５】
素子ｕiの不整合誤差は、素子の実際の値とすべての素子の平均値との差と定義される。具体的には、Ｎ素子指標ＤＡＣでは、素子ｕiの誤差は次式で示される。
【数１】
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【００１６】
データが「＋１」となるごとに、素子ｕiが選択され、出力に寄与する誤差は＋ｅiとなる。データが「−１」となるごとに、素子ｕiが選択され、出力に寄与する誤差は−ｅiとなる。データがゼロであるとき、特定のクロックサイクル中に素子ｕiが寄与する誤差はゼロである。
【００１７】
シャッフラは２つの機能を有する。第１に、シャッフラは、各素子の誤差の平均寄与がゼロとなるように素子を選択する。第２に、他のすべての素子と比較した各素子の平均使用量が均等に保たれる。第１の機能は、本発明の一実施形態によるシャッフラセルによって達成され、第２の機能はシャッフラ全体のバタフライ接続によって達成される。素子の使用量をデータ指向の方式でシャッフルすることにより、不整合誤差がノイズに変換され、帯域外周波数領域に整形される。
【００１８】
本発明はまた、乱数発生器で制御される２つのバレルシフタを提供する。これらのバレルシフタは、アイドルトーンがシャッフラセルで生成されないように、シャッフラのデジタル入力信号を逆相関させるように働く。図２Ａ、２Ｂ、および２Ｃに、データが３であり、シフトがそれぞれ０、２、および６であるときの、３ビットランダムバレルシフタの動作を示す。例えば、図２Ａでは、データは、２２で示されるようにコード３であり、擬似乱数発生器によって生成されるシフト制御は０であり、データは底部の３ビットを占有する。シフト制御が０より大きいとき、データは、対応する位置の数（例えば、図２Ｂおよび２Ｃの２４および２６で示されるように、２または６）だけ上方にシフトされ、図２Ｃに示されるように、必要なら循環する。
【００１９】
図３に、例示のためにコードの記述的描写がその中で与えられた３ビット符号付き指標論理エンコーダ３０を示す。入力データは、符号付きバイナリデータ（符号ビットデータ［２］および大きさビットデータ［１］ならびにゼロビットデータ［０］を含む）であり、一方出力データは、符号付き指標データ（ｐｏｓ＿ｏｕｔ［０］、ｐｏｓ＿ｏｕｔ［１］、ｐｏｓ＿ｏｕｔ［２］、ｎｅｇ＿ｏｕｔ［０］、ｎｅｇ＿ｏｕｔ［１］、ｎｅｇ＿ｏｕｔ［２］、およびｎｅｇ＿ｏｕｔ［３］を含む）である。３２のコードで示されるように、正出力および負出力がまず０（ゼロ）出力に初期化され、次いで、３４および３６でそれぞれ示されるように、入力データ値に応じて、正出力ビットまたは負出力ビットが１にアサートされる。正出力と負出力が共にアサートされるケースは不正な状態を表すので、そのケースは決してない。
【００２０】
図４に、本発明の一実施形態によるシャッフラセル４０の概略図を示す。シャッフラセル４０は、クロック入力信号と、入力４６および４８でそれぞれｃｕｒｒｅｎｔ＿ｓｔａｔｅ＿ａ信号およびｃｕｒｒｅｎｔ＿ｓｔａｔｅ＿ｂ信号とを受け取るＤフリップフロップ４２および４４を含む。フリップフロップ４２および４４のそれぞれのＱ出力は、図示される他方のフリップフロップにおけるＱ反転信号出力と共に、それぞれＮＯＲゲート５０および５２に供給される。フリップフロップ４２のＱ出力はｎｅｘｔ＿ｓｔａｔｅ＿ａを供給し、フリップフロップ４４のＱ出力はｎｅｘｔ＿ｓｔａｔｅ＿ｂを供給する。ＮＯＲゲート５０の出力は、ａ＿ｉｎ＿ｐｏｓデータと共に排他的論理和（ＸＯＲ）ゲート５４に供給され、ＮＯＲゲート５２の出力は、ａ＿ｉｎ＿ｎｅｇデータと共にＸＯＲゲート５６に供給される。ＸＯＲゲート５４の出力は、ｂ＿ｉｎ＿ｐｏｓデータと共にＸＯＲゲート５８に供給され、ＸＯＲゲート５６の出力は、ｂ＿ｉｎ＿ｎｅｇデータと共にＸＯＲゲート６０に供給される。ＸＯＲゲート５８の出力は、ＡＮＤゲート６２とＮＡＮＤゲート６４の両方に供給される。ＸＯＲゲート６０の出力はＡＮＤゲート６６に供給され、ＮＡＮＤゲート６４にも供給される。ＮＡＮＤゲート６４の出力は、ＡＮＤゲート６２および６６の両方の入力に供給される。ＡＮＤゲート６２および６６の出力は、それぞれフリップフロップ４２および４４のＤ入力４６および４８に供給される。
【００２１】
正回路および負回路に対するａ／ｂ等化が、加算器７０、７２、７４、および７６によって実現される。具体的には、ＸＯＲゲート５４の出力がｓｗａｐ＿ｐｏｓ信号を加算器７０および７２のクロック信号に供給し、ＸＯＲゲート５６がｓｗａｐ＿ｎｅｇ信号を加算器７４および７６のクロック信号に供給する。
【００２２】
シャッフラセル４０の動作は以下の通りである。クロックの立上り時、状態変数ｓｔａｔｅ＿ａおよびｓｔａｔｅ＿ｂが更新される。変数ｓｔａｔｅ＿ａは、２つの正出力のどちらが以前に使用されたかを記録し、変数ｓｔａｔｅ＿ｂは、２つの負出力のどちらが以前に使用されたかを記録する。具体的には、ｓｔａｔｅ＿ａが１である場合、ａ＿ｏｕｔ＿ｐｏｓが以前に使用されたものである。同様に、ｓｔａｔｅ＿ｂが１である場合、ａ＿ｏｕｔ＿ｎｅｇが以前に使用されたものである。ｓｔａｔｅ＿ａとｓｔａｔｅ＿ｂが共に１であるとき、ａ＿ｏｕｔ＿ｐｏｓおよびａ＿ｏｕｔ＿ｎｅｇが共に以前に使用されたことを示し、このことは、ａ＿ｏｕｔ＿ｐｏｓおよびａ＿ｏｕｔ＿ｎｅｇに接続された素子の寄与する誤差が平均され、ゼロに等しいことを意味する。
【００２３】
図４のシャッフラセル４０に関する論理回路の有効な値についての真理表が図５の８０に示されている。合計６４個の組合せの入力が存在するが、いくつかの組合せは、共に同時に１となる正入力と負入力を有し、またはｓｔａｔｅ＿ａおよびｓｔａｔｅ＿ｂが共に同時に１に等しくなるので、その組合せは許されない。有効な入力可能な組合せが８２で示され、有効な出力可能な組合せが８４で示されている。
【００２４】
図６に、８本の入力線を受け、８本の出力線を生成する３ビットトライレベル論理シャッフラを示す。セルは、図示するようにデータ線の対がクロスカップル型であるバタフライ接続を使用する。具体的には、回路は、入力データｎｅｇ＿ｉｎ［３］、ｐｏｓ＿ｉｎ［３］、ｎｅｇ＿ｉｎ［２］、およびｐｏｓ＿ｉｎ［２］を受け取るスワップセル９０を含む。スワップセル９２は、入力データｎｅｇ＿ｉｎ［１］、ｐｏｓ＿ｉｎ［１］、ｎｅｇ＿ｉｎ［０］、およびｐｏｓ＿ｉｎ［０］を受け取る。セル９０からのａ＿ｏｕｔ＿ｎｅｇデータおよびａ＿ｏｕｔ＿ｐｏｓデータが、セル９４のａ＿ｉｎ＿ｎｅｇ入力およびａ＿ｉｎ＿ｐｏｓ入力に直接転送され、セル９０からのｂ＿ｏｕｔ＿ｎｅｇデータおよびｂ＿ｏｕｔ＿ｐｏｓデータがセル９６のａ＿ｉｎ＿ｎｅｇ入力およびａ＿ｉｎ＿ｐｏｓ入力まで横断する。セル９２からのａ＿ｏｕｔ＿ｎｅｇデータおよびａ＿ｏｕｔ＿ｐｏｓデータが、セル９４のｂ＿ｉｎ＿ｎｅｇおよびｂ＿ｉｎ＿ｐｏｓ入力まで横断し、セル９２からのｂ＿ｏｕｔ＿ｎｅｇデータおよびｂ＿ｏｕｔ＿ｐｏｓデータが、セル９６のｂ＿ｉｎ＿ｎｅｇ入力およびｂ＿ｉｎ＿ｐｏｓ入力に直接転送される。
【００２５】
図７に、８対の入力を受け取り、８対の出力を生成する４ビットトライレベル論理シャッフラ回路を示す。回路は、図６の回路に関して上記で論じたのと同様に機能するスワップセル１００、１０２、１０８、および１１０を含む。回路はまた、やはり図６に関して上記で論じたのと同様に機能するセル１０４、１０６、１１２、および１１４を含む。図７の回路では第２ステージも設けられ、ｂ＿ｏｕｔ＿ｎｅｇデータおよびｂ＿ｏｕｔ＿ｐｏｓデータがそれぞれセル１１６、１１８、１２０、および１２２に直接供給されるが、ａ＿ｏｕｔ＿ｎｅｇデータおよびａ＿ｏｕｔ＿ｐｏｓデータが横断する。具体的には、セル１０８のａ＿ｏｕｔ＿ｎｅｇデータおよびａ＿ｏｕｔ＿ｐｏｓデータが、セル１２０のａ＿ｉｎ＿ｎｅｇデータ入力およびａ＿ｉｎ＿ｐｏｓデータ入力まで横断し、セル１１０のａ＿ｏｕｔ＿ｎｅｇデータおよびａ＿ｏｕｔ＿ｐｏｓデータが、セル１２２のａ＿ｉｎ＿ｎｅｇデータ入力およびａ＿ｉｎ＿ｐｏｓデータ入力まで横断し、セル１１２のａ＿ｏｕｔ＿ｎｅｇデータおよびａ＿ｏｕｔ＿ｐｏｓデータがセル１１６のａ＿ｉｎ＿ｎｅｇデータ入力およびａ＿ｉｎ＿ｐｏｓデータ入力まで横断し、セル１１４のａ＿ｏｕｔ＿ｎｅｇデータおよびａ＿ｏｕｔ＿ｐｏｓデータがセル１１８のａ＿ｉｎ＿ｎｅｇデータ入力およびａ＿ｉｎ＿ｐｏｓデータ入力まで横断する。各シャッフラが４つの出力を有するので、したがって２対のプッシュプル電流セルに接続される。
【００２６】
図８に、増幅器１３２、正電流源１３４と、負電流源１３６と、図示されるようにＢＩＴ＿ＰＭＯＳ出力、ＢＩＴＢ＿ＰＭＯＳ出力、ＢＩＴＢ＿ＮＭＯＳ出力、およびＢＩＴ＿ＭＯＳ出力を供給するのに使用されるスイッチ１３８、１４０、１４２、１４４、１４６、および１４８とを含む、本発明の一実施形態によるＤＡＣセル１３０を示す。
【００２７】
図９に、ＮＯＲゲートベースの設計を使用する、本発明の一実施形態によるＤＡＣセル１５０を示す。具体的には、回路１５０は、ＮＯＲゲート１５２、１６０、１６２、および１６４、ならびにバッファ１５４、１５６、１５８、１６８、１７２、および１７６、ならびに反転器１６６、１７０、および１７４を含む。図１０に、ＮＡＮＤゲートベースの設計を使用する、本発明の別の実施形態によるＤＡＣセル１８０を示す。具体的には、回路１８０は、ＮＯＲゲート１８２、ＮＡＮＤゲート１９０、１９２、および１９４、ならびにバッファ１８４、１８６、１８８、１９６、２００、２０４、ならびに反転器１９８、２０２、および２０６を含む。
【００２８】
図１１に、本発明の一実施形態のトライレベル論理データ指向シャッフラによる２次４ビットＤＡＣの出力のスペクトルプロットを示す。ＤＡＣは、不整合誤差０．５％ｒｍｓを有する１６個の単位素子を有する。図１１は、２１０で２次ノイズ整形からの４０ｄＢ／ｄｅｃを示し、２１２で素子不整合ノイズ整形からの２０ｄＢ／ｄｅｃを示す。図１２に、同一の変換器の−６０ｄＢＦＳ出力を示す。具体的には、図１２は、２１４で−１００から−５０ｄＢＦＳを示し、２１６でピークを示し、２２０で素子不整合を有するシミュレーション結果を示し、２１８で素子不整合のない理想的な結果を示す。図１１および１２はどちらも、シャッフラのノイズ整形効果をスペクトルプロットの２０ｄＢ／ｄｅｃの傾きとして示す。
【００２９】
したがって、様々な実施形態では、本発明は、符号付きバイナリデータ入力から符号付き指標データ出力を生成する方法であって、一方が正入力データに応答し、一方が負入力データに応答する２つの指標データ出力を生成するステップを含む方法を提供する。別の実施形態では、本発明は、正および負指標データグループを事前ランダム化する方法を提供し、擬似乱数を生成するステップと、擬似乱数を使用して２つのバレルシフタを制御し、バレルシフタ内の指標データワードの位置をシフトするステップとをさらに含むことができる。
【００３０】
別の実施形態では、本発明は、符号付き指標データがシャッフラに入る前に符号付き指標データをグループ化する方法であって、正指標データを２つのグループとして対にするステップと、負指標データを２つのグループとして対にするステップとを含む方法を提供する。
【００３１】
別の実施形態によれば、本発明は、符号付き指標データをシャッフルする方法であって、シャッフラセルを生成するステップと、前の状態変数および電流入力に基づいて、状態変数、および前記シャッフラセル内のスワップ制御信号を生成するステップと、シャッフラセルの入力を出力に直接接続するステップと、スワップ制御信号の値に従って、入力を出力に接続する前に入力をスワップするステップとを含む方法を提供する。
【００３２】
別の実施形態によれば、本発明は、１対の正指標データ入力端子と、１対の負指標データ入力端子と、１対の正指標データ出力端子と、１対の負指標データ出力端子と、クロック信号端子と、リセット信号端子とを含む符号付き指標データシャッフラセルを提供する。
【００３３】
別の実施形態によれば、本発明はさらに、以前のシャッフラセルの正出力対を次のシャッフラセルの正入力対に接続することができること、および以前のシャッフラセルの負出力対を次のシャッフラセルの負入力対に接続することができることを実現し、どちらの接続も、上記で論じたバタフライスタイル接続に従う。
【００３４】
別の実施形態によれば、本発明は、シャッフラの出力を復号化する方法であって、正入力および負入力から新しい制御信号を生成するステップであって、どちらの入力もＬＯＷであるときに制御信号がアサートされるステップと、制御信号を１対のスイッチに接続するステップと、正入力を１対のスイッチに接続するステップと、負入力を１対のスイッチに接続するステップとを含む方法を提供する。
【００３５】
さらに別の実施形態によれば、本発明は、電流源のドレイン電圧を既知のレベルに保持する方法であって、入力制御信号が共にゼロであるときに電流源を基準電圧バッファ出力に接続するステップを含む方法を提供する。
【００３６】
本発明の精神および範囲から逸脱することなく、上記で開示した実施形態に対して多数の変形を行えることを当業者は理解されよう。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態によるシステムの機能ブロック図の例示的図である。
【図２Ａ】本発明の一実施形態による３ビットバレルシフタの例示的機能図である。
【図２Ｂ】本発明の一実施形態による３ビットバレルシフタの例示的機能図である。
【図２Ｃ】本発明の一実施形態による３ビットバレルシフタの例示的機能図である。
【図３】本発明の一実施形態による３ビット符号付き指標論理エンコーダの例示的機能図である。
【図４】本発明の一実施形態にようトライレベル論理シャッフリングセルの例示的図である。
【図５】本発明の一実施形態によるシャッフリングセルについての例示的真理表である。
【図６】本発明の一実施形態による３ビットトライレベル論理シャッフラの例示的図である。
【図７】本発明の別の実施形態による４ビットトライレベル論理シャッフラの例示的図である。
【図８】本発明の一実施形態によるＤＡＣセルの例示的図である。
【図９】本発明の一実施形態によるＮＯＲゲートベースのＤＡＣセルドライバの例示的図である。
【図１０】本発明の別の実施形態によるＮＡＮＤゲートベースのＤＡＣセルドライバの例示的図である。
【図１１】０．５％の素子不整合を有する４ビット２次ＤＡＣに関するシミュレーションの例示的グラフ表現である。
【図１２】−６０ｄＢＦＳ入力を有する図１１のシミュレーションの例示的グラフ表現である。
【図１】
2008538483.tif 000004
【図２Ａ】
2008538483.tif 000005
【図２Ｂ】
2008538483.tif 000006
【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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