(57)【要約】  アレイデバイスに対するトランジスタ回路が、電気的に並列に接続され、かつ共通基板に提供される複数の薄膜トランジスタを有する。そのトランジスタは、少なくとも２行のトランジスタ201、202、203、として基板上に配置され、第１及び第２の行におけるそのトランジスタのソースライン30は異なる幅を持ち、第１及び第２の行におけるそのトランジスタのドレインライン32は異なる幅を持つ。すべてのソース30は一緒に接続され、すべてのドレイン32は一緒に接続される。ソース接続は幅広なソースラインの端部に与えられ、ドレイン接続は幅広なドレインラインの端部に与えられる。これは、レイアウト領域及び幅広なチャネルのTFTのピッチを減らすソース及びドレインレイアウトを提供する。一方、高電流密度が原因によるソース及びドレイン端子／ラインでの劣化を防ぐ。そのレイアウトは、本質的に、順に並列に接続される小さな並列TFTのグループを有する。
2008527704.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１行のトランジスタ回路を有するトランジスタ回路のアレイを有するアレイデバイスであって、各トランジスタ回路が、電気的に並列に接続され、及び共通の基板上に提供される複数の薄膜トランジスタを有し、前記トランジスタは、前記基板上に少なくとも２行のトランジスタとして配置され、第１及び第２の行における前記トランジスタのソースラインが、異なる幅を持ち、前記第１及び第２の行における前記トランジスタのドレインラインは、異なる幅を持ち、すべてのソースが一緒に接続され、すべてのドレインは一緒に接続され、ソース接続が前記幅広なソースラインの端部に与えられ、ドレイン接続は前記幅広なドレインラインの端部に与えられる、アレイデバイス。
【請求項２】
一の行における前記トランジスタが、それぞれ同じチャネル長及びチャネル幅を持ち、前記チャネル幅は、前記行方向に垂直である、請求項１に記載のデバイス。
【請求項３】
前記第１及び第２の行のトランジスタにおける一の行が、前記第１及び第２の行のトランジスタにおける他の行より狭いソース及びドレインラインを持つ、請求項１又は２に記載のデバイス。
【請求項４】
前記一の行におけるトランジスタが、前記他の行におけるトランジスタよりも多い、請求項３に記載のデバイス。
【請求項５】
前記一の行におけるトランジスタが、前記他の行におけるトランジスタの２倍ある、請求項４に記載のデバイス。
【請求項６】
前記一の行におけるトランジスタが、第１のチャネル幅及び第１のチャネル長を持ち、前記他の行におけるトランジスタは、より大きな第２のチャネル幅及び前記第１のチャネル長を持つ、請求項３、４又は５に記載のデバイス。
【請求項７】
前記ソース及びドレイン接続が共に、前記トランジスタ回路のトップ又はボトムにある、請求項３乃至６のいずれか一項に記載のデバイス。
【請求項８】
各回路がM行のトランジスタを有し、m番目の行はk x 2(m-1)個のトランジスタを持つ、請求項７に記載のデバイス。
【請求項９】
それぞれ1、2及び4個のトランジスタを備える３行のトランジスタが存在するよう、M=3、n=1及びk=1とする、請求項８に記載のデバイス。
【請求項１０】
各回路が2M行のトランジスタを有し、トップM行においては、m番目の行がk x 2(m-1)個のトランジスタを持ち、ボトムM行においては、m番目の行がk x 2(M-m)個のトランジスタを持つ、請求項７に記載のデバイス。
【請求項１１】
それぞれ1、2及び4個のトランジスタを備えるトップ３行のトランジスタと、それぞれ4、2及び1個のトランジスタを備えるボトム３行のトランジスタとが存在するよう、M=3、n=1及びk=1とする、請求項１０に記載のデバイス。
【請求項１２】
前記トランジスタ回路が、前記トップ及びボトムにソース及びドレイン接続を具備する、請求項１０又は１１に記載のデバイス。
【請求項１３】
前記第１及び第２の行のトランジスタの一の行における前記トランジスタが、前記第１及び第２の行のトランジスタの他の行における前記トランジスタと比べて、より幅広なソースラインと、より狭いドレインラインとを持つ、請求項１又は２に記載のデバイス。
【請求項１４】
各行に同数のトランジスタが存在する、請求項１３に記載のデバイス。
【請求項１５】
各トランジスタ回路が、４つのトランジスタの２行を有する、請求項１４に記載のデバイス。
【請求項１６】
各行における前記トランジスタが、同じチャネル幅及びチャネル長を持つ、請求項１３、１４又は１５に記載のデバイス。
【請求項１７】
前記ソース及びドレイン接続の一方が、前記トランジスタ回路の前記トップにあり、前記ソース及びドレイン接続の他方は、前記トランジスタ回路の前記ボトムにある、請求項１３乃至１６のいずれか一項に記載のデバイス。
【請求項１８】
トランジスタのトップ及びボトム行がn個のトランジスタを持ち、トランジスタの１つ又は複数の中間行は2n個のトランジスタを持つ、請求項１３に記載のデバイス。
【請求項１９】
各トランジスタ回路が、2個のトランジスタのトップ及びボトムと、4個のトランジスタの２つの中間行とを有する、請求項１８に記載のデバイス。
【請求項２０】
前記中間行における前記トランジスタが、チャネル長は同じだが、前記トップ及びボトム行における前記トランジスタより短いチャネル幅を持つ、請求項１９に記載のデバイス。
【請求項２１】
いずれかの行における前記トランジスタの前記チャネル幅が同じであり、前記チャネル幅は、前記行における前記トランジスタのための前記ソース及びドレインライン幅を考慮して、前記ソース又はドレインラインにおける最大電流密度を提供するよう選択される、請求項１乃至２０のいずれかに記載のデバイス。
【請求項２２】
各回路が実質的に方形の基板領域を占める、請求項１乃至２１のいずれかに記載のデバイス。
【請求項２３】
前記方形の幅が20 - 200μmの範囲にある、請求項２２に記載のデバイス。
【請求項２４】
前記トランジスタがLTPSトランジスタを有する、請求項１乃至２３のいずれかに記載のデバイス。
【請求項２５】
インクジェットプリントヘッドを有し、各回路がインクジェットプリントヘッドのプリントノズルを制御するためのものである、請求項１乃至２４のいずれかに記載のデバイス。
【請求項２６】
前記トランジスタ回路が、２層金属薄膜処理を用いて作られる、請求項１乃至２５のいずれかに記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタのアレイを用いるデバイスに関し、特に、利用可能な空間が、隣接トランジスタ又はトランジスタ回路間に小さなピッチを必要とするデバイスに関する。
【背景技術】
【０００２】
斯かるタイプのアレイデバイスは、トランジスタ(又はトランジスタベースの回路)の２次元配列又は斯かるトランジスタ若しくはトランジスタ回路の１次元配列(ライン)を持つことができる。後者の場合、例えば、制御信号又はピクセルリード／ライトデータを提供する２次元ピクセルアレイのエッジに沿って配置される回路に適用することができる。
【０００３】
多くの低温多結晶シリコン(LTPS)回路は、大きな負荷を駆動するのに非常に幅広なチャネルを伴う薄膜トランジスタ(TFT)のアレイの使用を必要とする。斯かる回路の例は、アクティブマトリクス液晶ディスプレイ(AMLCD)における列駆動出力段、AMLCDのためのチャージポンプ回路におけるTFT、又は高出力抵抗素子を駆動するのにTFTが使用される又はLTPS回路である。
【０００４】
後者のタイプの用途の例は、サーマル・インクジェット・プリントヘッドである。この場合、熱膨張の結果として小さなノズルアレイを通ることを強制されるわずかな量のインクを熱するのに薄膜トランジスタが使用される。レジスタがTFTを介して切り替えられる。そして、高出力が要求されることから、十分な電流を供給するようTFTは非常に幅広なチャネルを持たなければならない。これは特に、従来のシリコンウェア技術ではなくLTPS(低温多結晶)に基づかれるサーマル・インクジェット・プリントヘッドに当てはまる。なぜなら、LTPS技術においては、減じられた移動性(mobility)、より高い閾値電圧及びより長いチャネルを補償すべく、幅広なチャネルが必要だからである。
【０００５】
LTPSベースのサーマル・インクジェット・プリントヘッドにおけるTFTの切り替えは、数百マイクロメータから数センチメータまでの次元のチャネル幅を通常必要とする。そのサイズゆえ、それらを回路に適合させ、かつそれらを周辺電子機器に接続することは困難である。多くのプリント用途に対して、プリントノズルピッチは、十から数百マイクロメータの次元であり、大きな駆動トランジスタアレイがこのピッチに適合されなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
トランジスタ回路の線形アレイにおいては、ピッチ方向に垂直な十分な空間を取ることができ、これは、大きなトランジスタチャネル幅を収容するのに使用されることができる。しかしながら、これだけでは、所望のトランジスタ電流駆動特性が実現されることを必ずしも可能にするわけではない。
【０００７】
多くのLTPSアレイプロセスは、２つの金属層のみを用いる。一方は、ゲート金属として機能し、他方は、ポリシリコンソース及びドレイン領域へ接続し、かつインターコネクト金属として機能する。２層金属処理において、TFTを横切るルーティングは不可能である。このことは、第３の金属を必要とすることになるが、ルーティング目的で第３の金属層を導入することの不都合点は、それが処理の複雑さとコストとを増すことになり、歩留まりを悪くする点にある。結果として、２層金属処理において、それらを小さなピッチに適合させる必要があるとき、幅広チャネルTFTのソース及びドレインラインにおける電流密度は非常に高いものになる可能性がある。高い電流密度は、自己加熱又はエレクトロマイグレーションによる劣化をもたらす可能性がある。エレクトロマイグレーション又は自己加熱がTFTを破壊するので、所与のピッチに対して、超えられることができない最大チャネル幅が存在する。
【０００８】
更に、非常に幅広なチャネルに対して、ソース及びドレイン供給ラインの直列抵抗が、TFTオン抵抗に匹敵することになる。
【課題を解決するための手段】
【０００９】
本発明によれば、少なくとも１つのトランジスタ回路の行を有するトランジスタ回路のアレイを有するアレイデバイスが供給される。各トランジスタ回路は、電気的に並列に接続され、かつ共通基板に与えられる複数の薄膜トランジスタを有する。そのトランジスタは、少なくとも２行のトランジスタとしてその基板上に配置される。第１及び第２の行におけるトランジスタのソースラインは、異なる幅を持ち、第１及び第２の行におけるトランジスタのドレインラインは、異なる幅を持つ。すべてのソースが一緒に接続され、すべてのドレインが一緒に接続される。ソース接続がその幅広なソースラインの端部に与えられ、ドレイン接続はその幅広なドレインラインの端部に与えられる。
【００１０】
このレイアウトは、レイアウト領域と幅広なチャネルのTFTのピッチとを減らすソース及びドレインレイアウトを提供する。一方、高い電流密度が原因によるソース及びドレイン端子／ラインにおける劣化が防止される。そのレイアウトは本質的に、順に並列に接続される小さな並列TFTのグループを有する。
【００１１】
ソース及びドレインラインは異なる幅を持ち、及びその接続は幅広なラインに対してなされるので、ソース及びドレインラインの幅は、回路レイアウトのその部分において生じる電流密度に適合される。こうして基板の異なる領域を横切るようにライン幅を最適化することにより、基板領域の使用が改善される。例えば、より多くのトランジスタが、トランジスタがより狭いソース及びドレイン端子を持つ領域に適合されることができる。
【００１２】
本発明のレイアウトは、ソース及びドレインラインにおける低電流密度の結果として、自己加熱とエレクトロマイグレーションにより誘起される(induced)TFT劣化を防止することができる。幅広なチャネルを備えるTFTは、特定のアレイピッチに適合されることができるか、又は代替的に、固定のチャネル幅に対して、アレイピッチを短く減らすことができる。
【００１３】
LTPSサーマル・インクジェット・プリンティングに対して、前者は、ノズルあたりの出力をより高いものとすることを可能にする。そのことは、コントラスト比と印刷測度(スループット)とを改善する。一方、ノズルピッチの減少が一層高解像度での印刷を可能にするので、後者は改善された画像品質へとつながる。
【００１４】
レイアウト領域のより効率的な使用は、回路コストも減らすことができる。
【００１５】
AMLCDの列駆動出力段における提案されたレイアウトの使用は、より精細なピクセルピッチと減じられたレイアウト領域とを可能にする。前者は、光学画像品質を改善し、後者は、より小さなディスプレイマージンを与え、コストを削減する。
【００１６】
一方の行におけるトランジスタは、同じチャネル長とチャネル幅とをそれぞれ持つことができる。そのチャネル幅は、行方向に垂直である。
【００１７】
あるタイプの構成において、トランジスタの第１及び第２のうち一方の行は、他方の行より狭いソース及びドレインラインを持つ。すると、その一方の行には他方の行より多くのトランジスタ、例えば２倍のトランジスタが存在することができる。
【００１８】
その一方の行におけるトランジスタは、第１のチャネル幅及び第１のチャネル長を持つことができ、その他方の行におけるトランジスタは、より大きな第２のチャネル幅及び第１のチャネル長と同じチャネル長を持つ。このようにして、特に、接続部に面するチャネル幅の端部にて、ソース又はドレインラインにおける電流密度が所定の量に達するよう、トランジスタの各行に対するチャネル幅が最適化されることができる。その所定量は、ソース及びドレイン幅を考慮した場合の最大許容電流密度に近いものである。
【００１９】
ソース及びドレイン接続は、共にこの構成におけるトランジスタ回路のトップ又はボトムにあり、結果としてピラミッドタイプの構造を生じさせる。
【００２０】
例えば、各回路は、M行のトランジスタを有し、m番目の行はk x 2(m-1)のトランジスタを持つ。例えば、１個、２個、４個のトランジスタを備える３行のトランジスタとなる。
【００２１】
これらの構成の２つが、背中合わせに提供されることができる。その結果、各回路は、2M行のトランジスタを有し、m番目の行がk x 2(m-1)のトランジスタを持つトップM行と、m番目の行がk x 2(M-m)のトランジスタを持つボトムM行となる。例えば、１個、２個、４個、４個、２個、１個のトランジスタを備える６行のトランジスタとなる。この場合、トランジスタ回路は、トップ及びボトムにソース及びドレイン接続を具備する。
【００２２】
別の構成においては、トランジスタの第１及び第２の一方の行におけるトランジスタが、他方の行におけるトランジスタと比べて、より幅広なソースとよりナロー(narrow)なドレインとを持つことができる。これは、ソース及びドレインラインが、反対の意味で幅が先細になる配置を規定し、従って、その構造におけるいずれかの行で組み合わせて同じ空間を占めることができる。すると、各行に同じ数のトランジスタが存在することができる。例えば、４つのトランジスタの２行とすることができる。
【００２３】
すると、各行におけるトランジスタは、同じチャネル幅及びチャネル長を持つことができる。
【００２４】
この構成は、ソース及びドレイン接続の一方がトランジスタ回路のトップにあることを必要とし、ソース及びドレイン接続の他方がトランジスタ回路のボトムにあることを必要とする。
【００２５】
すべての行が同じ数のトランジスタを持つ代わりに、トランジスタのトップ及びボトムの行が、同じ数(n)のトランジスタを持つことができ、１つ又は複数の中間のトランジスタの行は、2nのトランジスタを持つことができる。例えば、トップ及びボトムの行は２個のトランジスタで、２つの中間行は４個のトランジスタとすることができる。
【００２６】
中間行におけるトランジスタは、同じチャネル長を持つことができるが、トップ及びボトムの行におけるトランジスタより短いチャネル幅を持つ。
【００２７】
すべての実施形態において、いずれかの行におけるトランジスタのチャネル幅は、同じである。そのチャネル幅は、その行におけるトランジスタに対するソース及びドレインライン幅を考慮して、ソース又はドレインラインにおける最大電流密度を提供するよう選択される。
【００２８】
その回路は、実質的に方形の基板領域を占めることができる。その方形の幅は、回路間の利用可能なピッチに基づき選択される。方形の幅は、20-200μmの範囲にあり、(結合されたチャネル幅に対応する)その高さは、より大きく、例えば、センチメータの次元とすることができる。
【００２９】
本発明は、例えば、各回路がインクジェット・プリントヘッド・ノズルを制御するようなインクジェット・プリントヘッドに適用されることができる。
【００３０】
そのトランジスタ回路は、２層金属薄膜処理を用いて製造されることができる。
【発明を実施するための最良の形態】
【００３１】
本発明の例示が、対応する図面を参照し、以下詳細に説明されることになる。
【００３２】
本発明は、トランジスタ回路レイアウトに関する。そこでは、ワイドチャネル(wide-channel)TFTが必要とされ、それは、小さなアレイピッチに適合されることが必要とされる。小さなアレイピッチの必要性は、多くの異なるデバイスにて生じ、本発明は、薄膜トランジスタ回路のアレイとして形成されるいずれのデバイスに対しても適用されることができる。
【００３３】
図１は、それぞれプリンタノズル１２を持つプリントヘッド回路１０の線形アレイを有するインクジェット・プリントヘッドを概略的に示す。図１は、従来同様、各プリントヘッド回路が、ヒータ要素１６を備える薄膜トランジスタを直列に有することを示す。ヒータ要素は、ノズルにおいてインクの気化をもたらし、かつインク滴の排出をもたらすのに使用されるチャンバ(chamber)を熱する。
【００３４】
この実施例におけるノズル間のピッチは、通常20-200μmであり、例えば、42 μmである。トランジスタチャネル幅は、通常そのピッチに垂直に方向付けられ、より短いチャネル長が、ピッチの方向にある。短いピッチは、ソース及びドレインラインと、端子とを規定するトラックの幅に関し制限を課す。これらの制限は、絶縁破壊特性に影響を与え、従って、トランジスタの電流運搬能力に影響を与える。大きな空間が(ピッチに垂直な)チャネル幅のために利用可能であるが、所望の特性を備えるトランジスタをデザインするに当たり困難が生じる。
【００３５】
本発明は、方形基板領域に適合することができ、かつ電気的に並列に接続される複数の薄膜トランジスタを持つトランジスタ回路を提供する。そのトランジスタは、異なる寸法のソース及びドレインラインを備える行(特に、ソース及びドレインライン端子とソース及びドレインが外部信号に接続される基板の端への導電経路とを規定するトラック)として、その基板領域の使用が電流運搬能力に関して最適化されるよう、基板に配置される。
【００３６】
図２から図５は、本発明の実施例を示す。その幅は細部を見ることができるよう拡大されており、その意味で図は正確ではないことを理解されたい。例えば、図２に示されるビアは、実際は正方形であるが、横方向に伸びた状態で描かれている。
【００３７】
図２は、ピラミッドタイプのTFTレイアウトの形式で、本発明による回路レイアウトの第１の実施例を示す。
【００３８】
この実施例において、トランジスタの３つの行２０１、２０２、２０３が存在する。トップの行においては、連続する半導体領域２２が存在し、トランジスタはデザインルールを破ることなくできるだけ近接して一緒に詰められる。隣接するTFTは、同じソース及びドレイン接点を共有する。トップの行２０１には４つのトランジスタが存在し、高ドープ半導体領域２４が斜線で示され、一方チャネル２６(それは勿論ゲートと位置が揃う)は斜線なしで示される。
【００３９】
これらのトランジスタが近接して詰められることは、それらが狭いソース及びドレイン端子及びラインを持たなければならないことを意味する。すべてのトランジスタのソースは一緒に接続され、すべてのトランジスタのドレインは一緒に接続される。
【００４０】
第２の行２０２は、２つのトランジスタを持ち、第３の行２０３は、１つのトランジスタを持つ。すべてのトランジスタは同じチャネル長を持つが、異なる行は、異なるチャネル幅(つまり、行の高さ)を持つ。
【００４１】
第２の行ではより密集していない詰め方がされており、このことが、より幅広なソース及びドレインラインを可能にする。第３の行ではもっと密集していない詰め方となり、更に幅広なソース及びドレインラインを可能にする。
【００４２】
ソースラインは３０として示され、ドレインラインは３２として示される。最も幅広な、つまり図２に示されるレイアウトのボトムにあるラインに対して、外部接続が作られる。
【００４３】
ゲート端子はトップにあり、ゲートラインは３４として示される。
【００４４】
レイアウトは、およそ方形であり、その幅は、TFT回路のピッチを表わす。ソース及びドレインラインをボトムにある端子に向かって下方に辿ると、これらのラインに存在する電流密度は増加する(なぜなら、電荷の集積があるからである)。TFTチャネル幅は、ソース及びドレインラインのそのまさにボトムにある電流密度が、それ以上だとエレクトロマイグレーション、自己誘導過熱、又は劣化をもたらす可能性のある他のいずれかの効果が致命的になる最大許容電流密度に達するよう調整される。これは、TFTの各行により占有されることができる空間を最大化する。各行におけるTFTが、デザインルールが許容するよう密集して詰められることで、各行は、全体のレイアウト領域に対するTFTチャネル領域の最大比を持つ。
【００４５】
所与のソース及びドレインライン特性及び厚さに対する最大電流密度は通常実験的に確立される。ソース及びドレインラインのボトムで流れる集積電流は、TFT電気パラメタと駆動条件とに依存し、その値は、例えばこのタイプのトランジスタに対するLTPS TFTモデルといった適切なモデルを用いるシミュレーションを介して、又は実験的に確立されることができる。
【００４６】
第１の行のソース及びドレインラインは、並列に接続されるTFTの数を犠牲にして、より幅広なソース及びドレインラインを持つTFTの第２の行に接続される。いずれかのクロスオーバが、ゲート金属層を用いて実現されることができる。例えば、リンク３６は、第２の行の中間ドレイン領域３２とトップ行の左外側ドレイン領域との間の経路を提供する。リンク３７も同じ目的のためにある。
【００４７】
ここでもTFT幅が、このグループにあるソース及びドレインラインのボトムにある電流密度が、それ以上だと劣化が始まる最大値に達するよう、第２の行に対して調整される。所望の全体TFTチャネル幅に達するまで、並列なTFTの数が減らされた更なるグループが追加される。
【００４８】
この幅と所与のピッチとに基づき、最終的なグループは図２に示される例にあるように、１つのTFTのみからなることができる。
【００４９】
リンク３８も第３の行におけるソース３０から第２の行の右側にあるソースへの経路を提供する。第３の行からのゲートは、ソース／ドレイン金属の部分を用いてこのリンク３８を超えて通過する。
【００５０】
その構成は、２つの金属層のみを用いて、つまり、ソース／ドレイン金属と、ゲート金属とを用いて実現されることができ、クロスオーバは、クロスオーバ・インシュレータとしてゲート誘電体を用いて形成されることができることが理解されることができる。
【００５１】
各ピッチに対して、最大の全体TFT回路幅が存在することになり、この幅は、ただ１つのTFTからなる最終行における２つのソース及びドレインラインのボトムが、その最大電流密度に達するとき達せられる。
【００５２】
上述された原理は、以下に説明される他のすべての実施形態にもあてはまる。このため、追加的な実施形態はいくらか省略された形で説明されることになる。
【００５３】
図３は、並列に接続されるが、背中合わせの態様で基板上に配置され、結果として電流駆動能力が２倍になる、図２の２つのTFT回路４０を示す。図２におけるトップ及びボトムのソース及びドレイン端子は共に、電流がTFT回路の中央から離れてルーティングされる(routed away)ことを保証するため、外部供給ラインに接続されなければならない。ゲート接続は、この場合、トップ又はボトム(又はその両方)にある。
【００５４】
図４は、ソース及びドレイン接続がレイアウトの反対側に配置されるTFTレイアウトを示す。
【００５５】
ソース５０は、レイアウトのボトム端にあり、ドレイン５２はトップにある。ソース及びドレイン金属は、同じ層で同一の条件下で組み立てられ規定される。ポリシリコンアイランドとソース及びドレインドープ領域とは、明確さのため省略される。
【００５６】
トランジスタ回路のこの実施例は、トランジスタの行を２つだけ持ち、一方の行のトランジスタは、他方の行のトランジスタよりソースラインは幅広だが、ドレインライン幅がより狭い。従って組み合わされたソース及びドレイン幅は一定であり、各行において同じ数のトランジスタが存在する。
【００５７】
図４において、４つのトランジスタの２つの行が存在し、すべてのトランジスタは同じチャネル幅及び同じチャネル長を持つ。ここでもすべてのトランジスタは、電気的に並列に接続されている。
【００５８】
ボトムでのソース接続５０とトップでのドレイン５２とを用いて、ソースラインにおける電流は、トップからボトムへソースラインを下るにつれ増加する。同様に、ドレイン電流もドレインラインに沿って反対向きに辿ると増加する。
【００５９】
値aは、その個別のドレインラインにおける電流密度が最大になるTFT１及び４のトップ端でこれらのラインの劣化を防止するため十分に低い電流密度を維持するのに必要な、ボトム行におけるTFT１及び４のドレインラインの最小幅を表す。ボトム行における中央ドレインラインが２つのTFT(TFT２及び３)により共有されるので、その幅が2aへ２倍にされる。
【００６０】
トップ行におけるドレインラインは、両方のTFTグループからドレイン電流貢献を収容するため、ボトム行におけるそれらより２倍幅広である。同じ理由から、ボトム行におけるTFT１及び２と、TFT３及び４とにより共有されるソースラインは、トップ行における対応するラインより２倍幅広である。このレイアウトを用いて、両方の行におけるすべてのソース及びドレインラインの組み合わされた幅は等しく、12aとなる。
【００６１】
ソース及びドレイン接続が両方トップ又はボトムに配置されると、そのソース及びドレインラインの組み合わされた幅は、最も幅広なソース及びドレインラインを持つTFT行内で16aとならなければならなくなり、一方最も幅が狭いラインを持つTFT行において8aとなることになることが容易に理解されることができる。
【００６２】
従って、ソース及びドレイン接続がそれぞれ反対側にあるレイアウトでは、組み合わされたライン幅が16aから12aへと33%分を減ることになり、かなりのピッチ削減となる。図４におけるレイアウトの追加的な利点は、TFTの最大電流密度が常にソース及びドレインラインの反対側で発生することである。例えば、ボトム行におけるTFT１のソース電流は、TFTのボトム端で最大となるが、ドレイン電流は、トップ端で最大になる。ソース及びドレイン接続が同一の側にあるとき、ソース及びドレイン電流は同じ端で最高になり、それは結果として、自己加熱による増加された劣化を生じさせる可能性がある。
【００６３】
ポリシリコンアイランド及びインプラントを含む完全なレイアウトは、図５に示される。図５は、５つの半導体アイランド６０を示す。
【００６４】
図４におけるレイアウトは、レイアウトの中央からボトム及びトップへ進むとき、より多数のTFT行をより少ない数のTFTに接続することにより、より幅広なチャネルを持つTFTに対して拡張されることができる。これは、集積電流を収容するよう、ボトム及びトップ領域におけるソース及びドレインラインのために利用可能な空間をより多くすることを提供する。
【００６５】
図６は、この構成の概略的な例示である。そこには４つのTFTを備える２行のTFTが存在する。そして、２つの中間行、行２及び３が存在する。十分に低い電流密度を維持するために、これらの行における各TFTが、ソース及びドレインライン幅aを必要とすることになり、そのソース及びドレインライン幅は、図６のレイアウトに対して説明されることになる。
【００６６】
２つの追加的なTFT行(トップ及びボトム行、つまり行１及び４)が、２つのTFTにそれぞれ並列に接続され、そのチャネル幅(図における高さの寸法)は、行２及び３におけるTFTのそれの２倍である。トップ行は、外部ドレイン接続を提供し、ボトム行は、ソース接続を提供する。
【００６７】
明確さのため、行間でのソース及びドレイン接続は、矢印で置き換えられる。
【００６８】
図６における数字は、ライン幅を示す。
【００６９】
行４におけるドラインライン幅は、幅2Wの２つのTFTにより共有されるため、4aでなければならない。するとこのラインは、行３において幅が2と1/3 a、3と1/3 a及び2と1/3 aのラインに分岐され、行２において3と1/3 a、5と1/3 a及び3と1/3 aにまで広がり、行１において幅16aの１つのラインに結合する。
【００７０】
行１における２つのソースライン幅は、それらが幅2Wの一つのTFTに対処するので、2aである。ソースライン幅は、行２、３及び４においてそれぞれ4a、6a及び8aまで増大する。
【００７１】
すべてのソース及びドレインライン幅の合計は、すべての行において20aである。非常に幅広なTFTに対して、図５に示されるのと同様のレイアウトが使用されることができるが、２つの中間行におけるTFTの数が増え、トップ及びボトムで一つのTFTに減らされ、より多くの中間層を持つことになる。
【００７２】
本発明によるレイアウトの多数の実施例が上述されてきた。上述の議論から、本発明の原理を用いて他の多くのレイアウトが可能であることを理解されたい。
【００７３】
本発明の特定の用途が一つだけ示されてきた(図１)が、他の幾つかの用途が述べられており、TFT又はTFT回路が利用可能なピッチが限られた条件でアレイ状に取り付けられる必要のあるより多くの用途が存在する。
【００７４】
本発明は、大きいトランジスタチャネル幅がしばしば必要とされるようなLTPS技術に特に有益である。しかし、本発明はこの技術に限定されるものではない。本発明は、限られた空間にTFTチャネル幅の高い密度を実現するためのソース及びドレイン金属層の使用の最適化を提供し、他の技術に対して適用されることができる。
【００７５】
様々な他の修正が、当業者には明らかであろう。
【図面の簡単な説明】
【００７６】
【図１】既知のインクジェット・プリントヘッド・レイアウトを示す図である。
【図２】例えば、図１のデバイスのインクジェット・プリントヘッド・ノズルの１つを制御する、本発明のトランジスタ回路レイアウトの第１の例を示す図である。
【図３】本発明のトランジスタ回路レイアウトの第２の例を示す図である。
【図４】本発明のトランジスタ回路レイアウトの第３の例を示す図である。
【図５】第３の例を詳細に示す図である。
【図６】本発明のトランジスタ回路レイアウトの第４の例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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