(57)【要約】ＰＣＩ  Ｅｘｐｒｅｓｓをサポートする装置および方法を開示する。物理層は、ＰＣＩ  Ｅｘｐｒｅｓｓ互換通信媒体からデータを受信するためのＰＣＩ  Ｅｘｐｒｅｓｓインターフェイスを有する。データはパケット形式である。パケット内で受信されたＣＲＣ値およびシーケンス番号を検査するデータリンク層が開示される。パケットをデータリンク層から受信し、処理するトランザクション層が開示される。トランザクション層は、データリンク層と並列にパケットデータの少なくとも一部を処理する。
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【特許請求の範囲】
【請求項１】
高速シリアルインタフェース内のパケット処理方法であって、
複数の層の、前記高速シリアルインタフェースのリンクを構成する第１層でパケットを受信し、
前記複数の層でパケットを処理し、
前記複数の層の一つの層に関する前記パケットのエラー検査と並列に、前記複数の層の他の層に関する前記パケットのエラー検査を実行する、
ことを特徴とする方法。
【請求項２】
請求項１に記載の方法であって、ＰＣＩ  Ｅｘｐｒｅｓｓ標準規格に準拠することを特徴とする方法。
【請求項３】
請求項１または２に記載の方法であって、前記複数の層が、物理層、データリンク層およびトランザクション層を具えることを特徴とする方法。
【請求項４】
請求項３に記載の方法であって、前記並列に実行されるエラー検査が、前記データリンク層および前記トランザクション層のエラー検査であることを特徴とする方法。
【請求項５】
請求項１〜４のいずれかに記載方法であって、一つの層に関する前記パケットのエラー検査は、
前記パケットのＣＲＣフィールドを前記パケットの計算されたＣＲＣと比較し、
前記パケットのシーケンス番号を前記パケットの予想されるシーケンス番号と比較し、
前記パケットのＣＲＣフィールドと前記パケットの計算されたＣＲＣとの前記比較に応じて、および、前記パケットのシーケンス番号と前記パケットの予想されるシーケンス番号との前記比較に応じて、第１のステータス値を前記他の層に提供する、
ことを特徴とする方法。
【請求項６】
請求項５に記載の方法であって、
前記他の層に関する前記パケットのエラー検査の実行に応じて、前記他の層に第２のステータス値を供給し、
前記第１のステータス値および前記第２のステータス値のうちの少なくとも一つが前記パケット内のエラーを表すとき、前記パケットを廃棄する、
ことを特徴とする方法。
【請求項７】
請求項６に記載の方法であって、
前記第１のステータス値および前記第２のステータス値のいずれもが前記パケット内のエラーを表さないとき、前記パケットをホストデバイスに転送することを特徴とする方法。
【請求項８】
請求項５に記載の方法であって、
前記第１のステータス値が前記パケット内のエラーを表すとき、前記他の層を、前記パケットを受信する前の状態に戻すことを特徴とする方法。
【請求項９】
請求項１〜８のいずれかに記載の方法であって、
前記パケットの少なく一部を前記他の層に転送する前に、前記パケットの一部を当該層内に位置するＦＩＦＯメモリによって処理することを特徴とする方法。
【請求項１０】
請求項１〜９のいずれかに記載の方法であって、
前記パケットの全体を当該層の前記メモリ内に同時に格納することがないことを特徴とする方法。
【請求項１１】
高速シリアルインタフェース内のパケット処理方法であって、
複数の層の、前記高速シリアルインタフェースのリンクを構成する第１層でパケットを受信し、
第１の期間中に、前記複数の層の第２層に関する前記パケットのエラー検査を実行し、
第２の期間中に、前記パケットの少なくとも一部を前記複数の層の第３層に送信し、前記第２の期間の少なくとも一部は、前記第１の期間に重複している、
ことを特徴とする方法。
【請求項１２】
請求項１１に記載の方法であって、
第３の期間中に、前記複数の層の前記第３層に関する前記パケットのエラー検査を実行し、前記第３の期間の少なくとも一部は、前記第１の期間および前記第２の期間に重複している、
ことを特徴とする方法。
【請求項１３】
パケットデータを複数の層を経て送受信するためのパケット処理装置を具える装置であって、前記パケット処理装置は、
第１の期間中に、前記パケットの、最大受信パケットサイズより小さい少なくとも第１の部分を格納するための、前記複数の層の第２層内に位置する第１のパケットメモリと、
同じ第１の期間中に、前記パケットの少なくとも一部を格納するための、前記複数の層の第３層内に位置する第２のパケットメモリと、
を具えることを特徴とする装置。
【請求項１４】
パケットを構成するデータを、ＰＣＩ  Ｅｘｐｒｅｓｓコンパチブル通信媒体から受信するためのＰＣＩ  Ｅｘｐｒｅｓｓインターフェイスを構成する物理層と、
前記パケット内のＣＲＣおよびシーケンス番号を検査するためのデータリンク層と、
前記データリンク層から前記パケットを受信し、前記データリンク層と並列に、前記パケットの少なくとも一部を処理するためのトランザクション層と、
を具えることを特徴とする装置。
【請求項１５】
請求項１４に記載の装置であって、
前記データリンク層および前記トランザクション層の各々は記憶領域を具え、前記データリンク層内の記憶領域は、前記データリンク層で受信されるパケットの全体より小さい一部分を格納することを特徴とする装置。
【請求項１６】
請求項１４または１５に記載の装置であって、
前記データリンク層と前記トランザクション層との間で、現在のパケットの有効性を表すデータを通信するための通信回路を具えることを特徴とする装置。
【請求項１７】
請求項１４〜１６のいずれかに記載の装置であって、
前記トランザクション層は、前記データリンク層から現在のパケットが無効であることを示す信号を受信すると、前記トランザクション層を、現在のパケットを処理する前のトランザクション層の状態に戻すための回路を具えることを特徴とする装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアルバス上のパケット伝送、特にＰＣＩ  Ｅｘｐｒｅｓｓバス内のパケット伝送のレイテンシを減少することに関するものである。
【背景技術】
【０００２】
ＰＣＩエクスプレスバスは、コンピューターシステムおよび他の電子デバイスのデータを転送するために近年開発された高速相互接続である。ＰＣＩ  ２．２またはＰＣＩ−Ｘを含む既存のＰＣＩバスは、現在のプロセッサに必要な増加したＩ／Ｏ帯域幅についていくことができない。ＰＣＩ  Ｅｘｐｒｅｓｓは、現在のソフトウェアアプリケーション（例えばプラットフォーム・ハードウェアおよびＩ／Ｏサブシステム上のビデオ・オン・デマンドおよびオーディオ・リディストリビューション）による高い要求を扱う。
【０００３】
更に、ＰＣＩ  Ｅｘｐｒｅｓｓは、全データが設定速度で送信される単一のパラレルデータバスでないという点で、以前のＰＣＩバスと異なる。むしろ、ＰＣＩ  Ｅｘｐｒｅｓｓは、ポイント・ツー・ポイント接続の、個々にクロックされるシリアル「レーン」の集合であり、各レーンはデータをアップストリームおよびダウンストリームに運ぶための２対のデータラインから成る。この双方向シリアル接続は、データをパケットで送信する。パケットはＰＣＩ  Ｅｘｐｒｅｓｓ１．０ａ仕様書で文書化されている所定のタイプおよび構造を有する。
【０００４】
さらに、ＰＣＩ  Ｅｘｐｒｅｓｓアーキテクチャは、３つのプロトコル層を具える。これらの各層内で、ＰＣＩ  Ｅｘｐｒｅｓｓパケットの処理における指定された役割が実行される。３つの層は、トランザクション層、データリンク層および物理層からなる。第１層は、シリアルビットストリームへの／からの、シンボルのエンコーディングおよびデコーディングが実行される物理層である。このプロセスは、フレーミング・シンボルを、データリンク層から受信したパケットの前後に追加することによって実行される。この追加データは、シリアルリンクを経て伝送されるデータを明らかにするために物理層内で使われる。
【０００５】
第２層は、高水準機能およびデータ完全性が扱われるデータリンク層を構成する。データリンク層内では、パケット伝送前に、追加の情報が各パケットの前後に追加され、このデータが受信時に検査される。この情報は巡回冗長検査（ＣＲＣ）およびシーケンス番号を含む。ＣＲＣは発生した任意のビットエラーを検出するためであり、シーケンス番号は、パケットが失われていないことを検査できるように、送信されるパケットの順番を示す。
【０００６】
代表的なＰＣＩ  Ｅｘｐｒｅｓｓバスにおいて、データリンク層内のパケットのシーケンス番号は、パケットヘッダの最初の２バイトを受信すると検査できるが、トランザクション層パケットの全バイトを用いてＣＲＣ値を計算するので、全パケットが受信されるまでＣＲＣは検査できない。一旦全パケットが受信されると、計算されたＣＲＣはパケットに存在するＣＲＣと比較される。ＣＲＣが一致し、シーケンス番号が次の予想されるシーケンス番号である場合、パケットはエラーなしで受信されたことが分かる。次に、パケットはさらなる確認のためにトランザクション層に送信される。
【０００７】
ＰＣＩ  Ｅｘｐｒｅｓｓアーキテクチャの第３層はトランザクション層を構成する。トランザクション層内では、パケットのエンコーディングおよびデコーディングが実行される。データリンク層からパケットを受信すると、さらなる高水準検査がパケット自体に実行される。これらは、有効な、あるいは許容されたパケットタイプか、適正なトラフィック・クラスか、および適正長さのエンコーディングかに関する複数の検査を具える。従来、パケットタイプは、ホストデバイスに転送される前に、トランザクション層内で検査される。この方法では、実際のパケット長がパケットヘッダ内にエンコードされた長さに一致すること、および、パケットヘッダ内のダイジェストフィールドがパケットの終わりにあるダイジェストに対応することを確認するために、パケット全体がバッファされる。
【０００８】
パケットを受信するための上記のプロトコルの１つの制限は、各パケットがＣＲＣ検査を実行するためにデータリンク層内で完全にバッファされ、長さ検査を実行するためにトランザクション層内で完全にバッファされるということである。従って、その結果、ここで記載したトランザクション層およびデータリンク層内のパケット・レイテンシは、全パケットをバッファするために必要な時間の少なくとも２倍になる。２つのバッファを利用する上記の方法は、さらに、各バッファがデータリンク層およびトランザクション層の各層の最大許容可能なパケットサイズに少なくとも足りるメモリを有し、サイズおよび設計コストの増加をまねく不利がある。
【０００９】
パケット処理のレイテンシを減少する１つの方法は、アマガイ等によってカナダの特許公開公報２２８３９９９号に記載されている。それに記載されるパケット処理方法では、パケットデータは複数の層で交換され、第２層および第３層に関する各パケットの一部がマルチポート共有メモリ内に格納される方法である。次に、マルチポート共有メモリは、第２層および第３層の各々によって互いに妨害しない方法でアクセスされる。残念なことに、上記の方法は、マルチポートＲＡＭを使用する複雑性およびオーバーヘッドを含むという制限を有する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
レイテンシの減少をサポートする、ＰＣＩ  Ｅｘｐｒｅｓｓバス内のパケットの受信およびエラー検査の方法を提供することは有利である。
【課題を解決するための手段】
【００１１】
本発明は、高速シリアルインタフェース内のパケット処理方法であって、複数の層の、前記高速シリアルインタフェースのリンクを構成する第１層でパケットを受信し、前記複数の層でパケットを処理し、前記複数の層の一つの層に関する前記パケットのエラー検査と並列に、前記複数の層の他の層に関する前記パケットのエラー検査を実行する、ことを特徴とする方法を提供し、この方法は有用であることが見出された。
【００１２】
本発明によれば、高速シリアルインタフェース内のパケット処理方法であって、複数の層の、前記高速シリアルインタフェースのリンクを構成する第１層でパケットを受信し、第１の期間中に、前記複数の層の第２層に関する前記パケットのエラー検査を実行し、第２の期間中に、前記パケットの少なくとも一部を前記複数の層の第３層に送信し、前記第２の期間の少なくとも一部は、前記第１の期間に重複している、
ことを特徴とする方法が提供される。
【００１３】
本発明の他の態様によれば、パケットデータを複数の層を経て送受信するパケット処理装置を具える装置が提供され、前記パケット処理装置は、第１の期間中に、前記パケットの、最大受信パケットサイズより小さい少なくとも第１の部分を格納するための、前記複数の層の第２層内に位置する第１のパケットメモリと、同じ第１の期間に、前記パケットの少なくとも一部を格納するための、前記複数の層の第３層内に位置する第２のパケットメモリと、を具えることを特徴とする。
【００１４】
本発明によれば、パケットを構成するデータをＰＣＩ  Ｅｘｐｒｅｓｓコンパチブル通信媒体から受信するためのＰＣＩ  Ｅｘｐｒｅｓｓインターフェイスを構成する物理層と、前記パケット内のＣＲＣおよびシーケンス番号を検査するためのデータリンク層と、前記データリンク層から前記パケットを受信し、前記データリンク層と並列に、前記パケットの少なくとも一部を処理するためのトランザクション層と、を具えることを特徴とする装置が提供される。
【発明を実施するための最良の形態】
【００１５】
本発明の実施例を、以下の図面とともに記載する。
【００１６】
図１は、物理層、データリンク層およびトランザクション層の各々の間でパケットを送受信する方法の流れ図を示す。図１に示したように、ＰＣＩ  Ｅｘｐｒｅｓｓは、送信及び受信データパスの両方を含む双方向プロトコルである。例えば、受信パスでは、パケットがＰＣＩ  Ｅｘｐｒｅｓｓシリアルリンクから受信され、物理層、データリンク層およびトランザクション層に渡される。上述したように、物理層内では、シリアルビットストリームへの／からの、シンボルのエンコーディングおよびデコーディングが処理され、データリンク層内では、全データの完全性が検査される。さらに、トランザクション層内では、パケットが検査され、パケットのエンコーディングおよびデコーディングが、パケットがホストデバイスに転送される前に実行される。
【００１７】
図２Ａ、２Ｂおよび２Ｃは、受信したパケット200がＰＣＩ  Ｅｘｐｒｅｓｓデバイスの層を通ってどのように動くかについて説明している一般的な従来技術のプロセスを示す。これらの図に示すように、パケット200の一部分は、ホストデバイスへの途中で各層で消費される。図２Ａは、物理層202で受信される際のパケット200を示す。物理層202内では、受信されたデータストリームのスタート・パケット・フレーミング・シンボル218およびエンド・パケットフレーミング・シンボル208が認識される。これらのフレーミング・シンボルは取り除かれ、フレーミング・シンボル間のデータは更なる処理のためのデータリンク層204に渡される。
【００１８】
図２Ｂは、パケット情報がデータリンク層204に渡される際のプロセスの簡略化した流れ図である。上述したように、データリンク層204内では、全体のデータ完全性が、パケット・シーケンス番号216が次の予想されるシーケンス番号に一致することを検査することによって、そして、パケットヘッダのバイトおよびパケットのデータ部分からＣＲＣ値を計算することによって検査される。データリンク層204内では、パケットの終わりに位置するパケットＣＲＣ210が、データ完全性を確認するために、計算されたＣＲＣ値と比較される。シーケンス番号216が予想されたシーケンス番号に一致し、パケットのＣＲＣ210が計算されたＣＲＣに一致する場合、シーケンス番号216およびＣＲＣ210のフィールドは、パケット200から取り除かれ、続いて、パケットのヘッダ214およびデータ212部分が更なる処理のためのトランザクション層206へ送信される。図２Ｃは、パケット情報がトランザクション層206によって受信されるプロセスを示す。ここで、トランザクション層内では、少なくともパケット長検査を含む検査が続行される。
【００１９】
図３は、ＰＣＩ  Ｅｘｐｒｅｓｓデバイスのトランザクション層301およびデータリンク層302内で実行される、パケット検査およびバッファリングの従来の方法を示す。図２Ａ〜２Ｃ-につき説明したように、トランザクション層301およびデータリンク層302内では、予め定められたパケット検査が独立に実行され、各検査はパケットバッファ304および306を使用する。ここで、各バッファのサイズは、少なくとも最大サイズのパケットに等しい。さらに、全てのデータリンク層の検査は、パケットがトランザクション層301に送信される前に、バッファされたパケットを使用して実行される。この結果、各層内のパケット検査に関するＰＣＩ  Ｅｘｐｒｅｓｓ規則のために、トランザクション層301の検査とデータリンク層302の検査がシリアルになる。この規則は、データリンク層302によって破損したと検出されたパケットがトランザクション層301に関連する状態またはレジスタに影響を及ぼしてはならないことを示す。
【００２０】
それゆえ、各パケットは、ＣＲＣ検査308を実行するためにデータリンク層302内に完全にバッファされ、少なくとも長さ検査312を実行するためにトランザクション層301内で完全にバッファされるので、トランザクション層およびデータリンク層内のパケット・レイテンシは、パケット全体をバッファするのに必要な時間の少なくとも２倍である。
【００２１】
それゆえ、上述したこの方法では、トランザクション層およびデータリンク層の両方で、各々が受信したパケットごとにバッファリングすることになるので、不利である。この結果、パケット・レイテンシは全パケットサイズの増加とともに線形に増加する。例えば、厳密なリアルタイム要求のないシステムでは、この増加したレイテンシは許容できるが、ＰＣＩ  Ｅｘｐｒｅｓｓリンクを介するデータへの高速アクセスを必要とするシステムでは、レイテンシは最小化されることが好ましい。更に、上記の方法では、最大許容パケットサイズに等しいバッファがデータリンク層302およびトランザクション層301の両方に存在し、所要記憶領域が２倍になる。この記憶領域の増加は、設計実装においてサイズおよびコストを増加する。
【００２２】
図４Ａおよび４Ｂは、従来技術に従う、ＰＣＩ  Ｅｘｐｒｅｓｓのデータリンク層416およびトランザクション層418を通るパケット伝送のプロセス400および401を示す。これらの図は、上述した図３の記載と整合している。図４Ａに示す入力パケット406は、パケットがデータリンク層のメモリ402に格納されるとき、そのＣＲＣが検査される。ＣＲＣが検査された後、次に、図４Ｂに示すように、パケットはトランザクション層418の記憶領域404に転送される。この方法では、パケット406がトランザクション層418で受信されると、受信されたパケット406の内容は全フィールドが正しい値を有することを確認するために検査される。従って、パケットは、次の層に渡される前に、データリンク層416およびトランザクション層418の各々において完全にバッファされる。
【００２３】
図４Ｃは、本発明の一実施例による、ＰＣＩ  Ｅｘｐｒｅｓｓパケットを受信するプロセス403を示す。本実施例によれば、図に示されているように、受信したパケット414の小部分が非常に小さいデータリンク層メモリ410を経由してトランザクション層メモリ412に渡される。従って、データリンク層426およびトランザクション層428のパケット検査は、前の層に関するパケット検査の完了を待たずに、同時に実行される。さらに、全パケットの一部だけがデータリンク層426のメモリに格納される。本実施例によれば、図４Ｃに示すパケット検査は、データリンク層426に関するものとして、ＣＲＣおよびシーケンス番号の検査を、トランザクション層428に関するものとして、少なくとも、パケット長の検査および複数の有効パケットタイプの検査を含む。図５にさらに示されるように、トランザクション層の検査と並列にデータリンク層の検査を実行することによって、トランザクション層428およびデータリンク層426の各層内で各々受信したパケット414を二重にバッファリングする必要がなくなる。
【００２４】
例えば、本実施例によれば、受信したパケット414のレイテンシは、基礎を成すアーキテクチャに応じて、約５０％減少する。このレイテンシの減少はシステム全体にわたる消費電力の減少をもたらす。例えば、プロセッサがＰＣＩ  Ｅｘｐｒｅｓｓリンク全体にわたって処理の完了を待っている場合、より速い応答時間、すなわち減少したレイテンシによって、処理が完了するとすぐに、プロセッサがローパワー状態に戻ることができる。このローパワー要求は、エネルギーコストの削減および電池部品コストの削減につながる。
【００２５】
更に、本発明の実施は、図４Ａおよび４Ｂに示される従来技術の機能と等価な機能を実行するために、従来技術と比較して使用する論理回路が減少する。例えば、代表的なＰＣＩ  Ｅｘｐｒｅｓｓコア内で本発明を実施すると、改善は、全領域において、約２〜５％の減少になる。最終結果は、シリコン面積の減少という形のコスト削減になる。また、必要な論理回路が減少するので、製造不良が減少し、ＩＣの歩留まりが上昇する。さらに、論理回路が減少すると、一般的に、同じ機能を維持するのに必要なパワーが減少する。
【００２６】
図５は、本発明の一実施例による、データ完全性の並列検査方法を示し、上述した図４Ｃの記載と整合している。図５につき説明すると、各入力パケットは、追加のレイテンシまたはバッファリングなしでデータリンク層502を通過し、トランザクション層504に送信される。シーケンス番号およびＣＲＣ検査の全てが、トランザクション層504へのパケット転送を遅延させずに、データリンク層502内で実行される。その結果、トランザクション層504内で、必要なトランザクション層パケットの検査が、データリンク層502のパケット検査と並列に実行される。
【００２７】
本発明のこの実施例によれば、データリンク層502の全検査が完了すると、データリンク層502はトランザクション層504にステータス値510を送信する。ステータス値510は、受信したパケットのシーケンス番号が予想されたシーケンス番号に一致し、かつ、データリンク層502内で受信されたパケットの計算されたＣＲＣがパケット内に存在するＣＲＣフィールドと等しい場合、「ＤＬ  Ｇｏｏｄ」である。逆に、ステータス値510は、受信したパケットのシーケンス番号が予想されたシーケンス番号に一致しない場合、あるいは、受信したパケットの計算されたＣＲＣがパケット内のＣＲＣフィールドの値と一致しない場合、「ＤＬ  Ｂａｄ」である。次に、ステータス値510はトランザクション層504に送信される。
【００２８】
次に、この情報は、トランザクション層504の検査と合成され、トランザクション層504内のバッファ514を制御する。例えば、ステータス値「510」が「ＤＬ  Ｂａｄ」であるとき及び／又は上述の複数のトランザクション層の検査がトランザクション層のパケットエラーを示すとき、パケットは層502または504のいずれかで不適切と決められ、パケットは廃棄される。
【００２９】
しかし、場合によっては、データリンク層502の遅延したパケット検査は、潜在的に破損したパケットがトランザクション層504に転送可能となる。従来のＰＣＩ  Ｅｘｐｒｅｓｓ仕様書は、パケットが下層（例えばデータリンク層）によって不適切と決められる場合、そのパケットは、上層（例えばトランザクション層）によってさらに検出されたり、記録されてはならないと定めている。それゆえ、本実施例によれば、最小量の追加論理回路がトランザクション層504に追加され、他層で検出されたエラーを有するパケットを無視する。例えば、データ検査は部分的に並列に実行されるが、エラーが検出されると、トランザクション層504内のパケットが消去され、トランザクション層504内のレジスタ等は、パケット受信前の値に戻される。このことは、データリンク層502からの検査結果が受信されるまで、レジスタが変化しないことを確実にすることによって達成される。代案として、このことは、レジスタ値のプッシュおよびポップによって達成される。
【００３０】
当業者は、本明細書に記載の本発明の実施例は、ＰＣＩ  Ｅｘｐｒｅｓｓリンクを実装する複数のデバイス内で、および、ルート、エンドポイント、スイッチおよびブリッジ構成のような複数の構成内で、本発明の使用を明らかにサポートすることを認識するであろう。例えば、ＰＣＩ  Ｅｘｐｒｅｓｓリンクを、パーソナルコンピュータ、ノートブック・コンピュータ、テレビ、セットトップボックス、衛星受信機、プリンタおよびスキャナのような、比較的高帯域の接続が必要な複数のアプリケーションで用いることができる。
【００３１】
本発明の精神あるいは範囲から逸脱することなく、多数の他の実施例が考えられる。
【図面の簡単な説明】
【００３２】
【図１】従来技術に従うパケットの送受信パスを示す。
【図２】（ａ）は物理層でパケットを受信する従来技術のプロセスを示す回路図であり、（ｂ）はデータリンク層でパケットを受信する従来技術のプロセスを示す回路図であり、（ｃ）はトランザクション層でパケットを受信する従来技術のプロセスを示す回路図である。
【図３】ＰＣＩ  Ｅｘｐｒｅｓｓデバイスのための、トランザクション層30およびデータリンク層302内のパケット検査の従来の方法を示す概略図である。
【図４】（ａ）は従来技術に従うＰＣＩ  Ｅｘｐｒｅｓｓのデータリンク層によるパケット伝送のプロセスを示し、（ｂ）は従来技術に従うＰＣＩ  Ｅｘｐｒｅｓｓのトランザクション層によるパケット伝送のプロセスを示し、（ｃ）は、本発明の一実施例によるＰＣＩ  Ｅｘｐｒｅｓｓのデータリンク層およびトランザクション層によるパケット伝送のプロセスを示す。
【図５】本発明の一実施例による、データ完全性の並列検査方法を示す。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
2008544389.tif 000009
【国際調査報告】
2008544389.tif 000010
2008544389.tif 000011
2008544389.tif 000012