(57)【要約】シングルチップは、基板と、少なくとも１つの磁気抵抗メモリ層とを有する。基板は、下地メモリ及び制御回路を有する。磁気抵抗メモリ層は、基板上に位置し、制御回路により制御された複数の磁気抵抗ランダムアクセスメモリセルを有する。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
下地メモリ及び制御回路を含む基板と、
前記制御回路により制御された複数の磁気抵抗ランダムアクセスメモリセルを含み、前記基板上の少なくとも１つの磁気抵抗メモリ層と、を含む磁気抵抗メモリを有するシングルチップ。
【請求項２】
前記下地メモリは、揮発性又は不揮発性メモリである請求項１記載のシングルチップ。
【請求項３】
前記揮発性メモリは、ＤＲＡＭ又はＳＲＡＭである請求項２記載のシングルチップ。
【請求項４】
前記不揮発性メモリは、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ又はＦｅＲＡＭである請求項２記載のシングルチップ。
【請求項５】
前記基板は、マイクロプロセッサ、ＲＦＩＤ回路又はＡＳＩＣ回路をさらに含む請求項１記載のシングルチップ。
【請求項６】
前記制御回路は、前記マイクロプロセッサ、前記ＲＦＩＤ回路又は前記ＡＳＩＣ回路の中に一部が内蔵された複数の電子素子を含む請求項５記載のシングルチップ。
【請求項７】
前記制御回路は、複数の電子素子を含む請求項１記載のシングルチップ。
【請求項８】
前記電子素子の一部は、前記基板の領域中に位置する請求項７記載のシングルチップ。
【請求項９】
前記磁気抵抗メモリ層は、複数の積層を含む請求項１記載のシングルチップ。
【請求項１０】
前記基板は、シリコン又はＧａＡｓである請求項１記載のシングルチップ。
【請求項１１】
複数の論理回路及び制御回路を含む基板と、
前記制御回路により制御された複数の磁気抵抗ランダムアクセスメモリセルを含み、前記基板上の少なくとも１つの磁気抵抗メモリ層と、を含む磁気抵抗メモリを有するシングルチップ。
【請求項１２】
前記基板は、揮発性又は不揮発性メモリをさらに含む請求項１１記載のシングルチップ。
【請求項１３】
前記揮発性は、ＤＲＡＭ又はＳＲＡＭである請求項１２記載のシングルチップ。
【請求項１４】
前記不揮発性は、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ又はＦｅＲＡＭである請求項１２記載のシングルチップ。
【請求項１５】
前記論理回路は、マイクロプロセッサ、ＲＦＩＤ回路又はＡＳＩＣ回路を含む請求項１１記載のシングルチップ。
【請求項１６】
前記制御回路は、複数の電子素子を含む請求項１１記載のシングルチップ。
【請求項１７】
前記電子素子の一部は、前記論理回路の中に内蔵される請求項１６記載のシングルチップ。
【請求項１８】
前記電子素子の一部は、前記基板の領域中に位置する請求項１６記載のシングルチップ。
【請求項１９】
前記磁気抵抗メモリ層は、複数の積層を含む請求項１１記載のシングルチップ。
【請求項２０】
前記基板は、シリコン又はＧａＡｓである請求項１１記載のシングルチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シングルチップに関する。より詳細には、本発明は磁気抵抗メモリを有するシングルチップに関する。
【背景技術】
【０００２】
半導体技術の発展に伴い、ＳＯＣ（Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）製品は広く使用されてきている。ＳＯＣは、一般に論理回路と、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ又はＦｅＲＯＭなどの内蔵不揮発性メモリとを有する。図１は、従来のＳＯＣチップの概略図である。図１に示すように、ＳＯＣチップ１００は、論理回路１０２及び内蔵メモリ１０４を有する。論理回路１０２は、マイクロプロセッサ１１２及びメモリの制御回路１２２を含む。ＳＯＣチップ１００の中において、内蔵メモリ１０４は、論理回路と同一平面上に配置され、異なる機能のために一種類以上を有してもよい。例えば、内蔵メモリ１０４は、ＲＯＭ１１４、ＲＡＭ１２４及びフラッシュメモリ１３４を含んでもよい。
【０００３】
一般に、論理回路１０２はｐ型基板上に配置され、内蔵メモリ１０４はｐ型基板の中のｎ型ウェル上に配置される。従来の製造工程は、ｐ型基板中にｎ型ウェルを形成する追加工程が必要であった。さらに、内蔵メモリ１０４は、一般に論理回路１０２に隣接した箇所にレイアウトされるため、貴重なシリコン領域が占有された。例えば、ＳＯＣ上の内蔵メモリ１０４は、一般にダイサイズの２０〜７０％を占有する。従って、従来のＳＯＣチップは、収率が非常に低く、ウエハ１枚当たりのＳＯＣチップ数が少ないため、コストが高かった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そのため、本発明の目的は、ＲＯＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、ＤＲＡＭ、フラッシュメモリ又はその他の内蔵メモリなどの内蔵揮発性メモリ及び／又は不揮発性メモリが必要な内蔵メモリアプリケーションを支配する磁気抵抗メモリを有するシングルチップを提供することにある。
【課題を解決するための手段】
【０００５】
本発明の好適な一実施形態によると、シングルチップは、基板及び少なくとも１つの磁気抵抗メモリ層を含む。基板は、下地メモリ及び制御回路を含む。磁気抵抗メモリ層は、基板上に配置され、制御回路により制御された複数の磁気抵抗ランダムアクセスメモリセルを含む。
【０００６】
本発明のもう一つの実施形態は、論理回路を有する基板上に磁気抵抗メモリ層がある磁気抵抗メモリを有するシングルチップを提供する。シングルチップは、製造工程が簡単で、チップサイズが小さく、メモリサイズが大きいため、製造コストを低減させることができる。
【０００７】
本発明のさらにもう一つの実施形態によると、シングルチップが基板及び少なくとも１つの磁気抵抗メモリ層を含む。基板は、複数の論理回路及び制御回路を含む。磁気抵抗メモリ層は、基板上に配置され、制御回路により制御された複数の磁気抵抗ランダムアクセスメモリセルを含む。
【０００８】
上述した一般の説明と以下の詳細な説明とは例であり、本発明をさらに説明するためのものである。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を基にして本発明の好適な実施形態を詳細に説明する。図面及び説明で使用されている同様又は類似の構成要素は、同じ符号が用いられている。
【００１０】
磁気抵抗ランダムアクセスメモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＭＲＡＭ）は、一種の高速プログラムかつ高密度な不揮発性メモリである。ＭＲＡＭアーキテクチャは、複数のＭＲＡＭセルと、ワード線とビット線との交点とを含む。ＭＲＡＭセルは、非磁性層により分離された２つの強磁性層を含む。情報は、２つの強磁性層中で磁化ベクトルの方向に保存される。
【００１１】
２つの強磁性層の磁化ベクトルが実質上同じ方向を向いているとき、２つの強磁性層間の非磁性層の抵抗は最小値を示す。一方、２つの強磁性層の磁化ベクトルが実質上反対の方向を向いているとき、２つの強磁性層間の非磁性層の抵抗は最大値を示す。従って、抵抗中の変化検知により、ＭＲＡＭセルの中に情報が保存されるようになる。特に、１Ｋｂ、６４Ｋｂ又は１Ｍｂ以上の内蔵ＭＲＡＭは、スタンドアローンのＭＲＡＭ  ＩＣに類似した機能を有する。
【００１２】
図２Ａは、本発明の好適な一実施形態による概略図である。シングルチップ２００は、基板２０２及び磁気抵抗メモリ層２０４を含む。基板２０２は、下地メモリ２１４及び制御回路２１２を含む。磁気抵抗メモリ層２０４は、基板２０２上に配置され、複数のＭＲＡＭセル（図示せず）を含む。制御回路２１２は、下地磁気抵抗メモリ層２０４のＭＲＡＭセルを制御するために、基板２０２中に位置する。
【００１３】
基板２０２は、シリコン、ＧａＡｓ又は半導体技術で用いられるその他の材料からなり、その上にはＣＭＯＳ又はバイポーラが含まれる。下地メモリ２１４は、揮発性メモリ、不揮発性メモリ又はそれら両方である。例えば、揮発性メモリは、ＤＲＡＭ又はＳＲＡＭであり、不揮発性メモリは、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ又はＦｅＲＡＭである。ＭＲＡＭは、ＳＲＡＭと同じ速度であり、フラッシュメモリと同様に不揮発性であり、ＤＲＡＭと同様に高密度であるため、下地メモリ２１４が下地磁気抵抗メモリ層２０４と連携し、シングルチップ２００中に相補と優れたメモリ機能を提供するようにしてもよい。
【００１４】
基板２０２は、マイクロプロセッサ、ＲＦＩＤ回路又はＡＳＩＣ回路などの論理回路２１６をさらに含む。２つの実施例を用いて、論理回路２１６、下地磁気抵抗メモリ層２０４のＭＲＡＭ及び下地メモリ２１４の間の機能相互作用を説明する。２つの実施例において、論理回路２１６は、マイクロプロセッサ、ＲＦＩＤ回路又はＡＳＩＣ回路であり、図２Ｂ及び図２Ｃにおいてプロセッサと表示されている。
【００１５】
図２Ｂは、第１実施例による機能ブロック図を示す。図２Ｂに示すように、プロセッサ２１６ａ、下地メモリ２１４ａ、ＭＲＡＭ２０４ａ及びインタフェースユニット２１８ａは、アドレス、制御及びデータ線により電気的に接続されている。ＭＲＡＭ２０４ａは、システム開始情報（ｓｙｓｔｅｍ  ｉｎｉｔｉａｔｉｏｎ  ｉｎｆｏｒｍａｔｉｏｎ）を保存するために使用される。この構成により、制御命令が更新され、製品が設計された後に修正することができる。さらに、電力が供給されなくなると、シングルチップ中に記憶されたデータが保存され、シングルチップが中に装着された製品はインスタントブート（ｉｎｓｔａｎｔ−ｂｏｏｔ）を行うことができる。つまり、電源をオンすると、製品は直ちに使用することができる。
【００１６】
下地メモリ２１４ａ及びＭＲＡＭ２０４ａを使用すると、プロセッサ２１６ａに対して同様又は異なる機能を提供することができる。例えば、下地メモリ２１４ａが低速で記憶容量の大きい不揮発性メモリであるとき、ＭＲＡＭ２０４は、下地メモリ２１４ａの記憶バッファにすることができる。或いは、下地メモリ２１４ａが揮発性ＳＲＡＭであるとき、ＭＲＡＭ２０４ａは持続性のある不揮発性メモリにすることができる。さらに、下地メモリ２１４ａとＭＲＡＭ２０４ａの機能を類似のものにし、ユーザにより調整することができる。
【００１７】
図２Ｃは、第２実施例による機能ブロック図を示す。図２Ｃに示すように、プロセッサ２１６ｂ、ＭＲＡＭ２０４ｂ及びインタフェースユニット２１８ｂは、アドレス、制御及びデータ線により電気的に接続されている。第２実施例は、ＭＲＡＭ技術の発展と改良に伴い、ＭＲＡＭ２０４ｂだけがシステムメモリソース（ｓｙｓｔｅｍ  ｍｅｍｏｒｙ  ｓｏｕｒｃｅ）である場合を説明する。ＭＲＡＭ２０４ｂの速度、設計及びパワーが改良されて要求に合致する場合、ＭＲＡＭ２０４ｂは、第１実施例で用いられる下地メモリ２１４ａを完全に代替することができる。そのため、ＭＲＡＭ２０４ｂの高速で不揮発性の特長を得るため、特殊なプロセッサのタイプ又は機能が開発されてもよい。
【００１８】
図２Ａの制御回路２１２は、磁気抵抗メモリ層２０４のセルを制御するための複数の電子素子を含む。１つのトランジスタには、一般に３２ビット以上のＭＲＡＭが必要となる。そのため、トランジスタ及びＭＲＡＭセルからなる回路の形成には、金属層が２層又は３層だけが必要となり、製造工程が簡略化される。
【００１９】
さらに、電子素子は、基板２０２の領域内に位置してもよい。或いは、電子素子の一部又は全てを、マイクロプロセッサ、ＲＦＩＤ回路又はＡＳＩＣ回路などの論理回路２１６中へ内蔵してもよい。つまり、制御回路２１２の電子素子は、特定領域へ物理的に集中させたり基板２０２上へ分布させたりしてもよい。言い換えれば、制御回路２１２の電子素子は、単独でＭＲＡＭだけのために準備したり、基板２０２のその他の回路と共有したりしてもよい。
【００２０】
図３は、論理回路２１６中に電子素子が内蔵された好適な一実施形態による概略図を示す。図３に示すように、トランジスタ３０６は、下地磁気抵抗メモリ層２０４の中の３２ビット以上のＭＲＡＭが必要となる。トランジスタ３０４は、センス電流源（ｓｅｎｓｅ  ｃｕｒｒｅｎｔ  ｓｏｕｒｃｅ）と電気的に接続され、トランジスタ３０２は、センスコラム選択（ｓｅｎｓｅ  ｃｏｌｕｍｎ  ｓｅｌｅｃｔ）と電気的に接続される。これらのトランジスタ３０２，３０４，３０６は、ＭＲＡＭコントローラのみに用いる電子素子にしてもよいし、或いは基板２０２上に位置するその他のメモリ及び／又はその他の論理回路に用いてもよい。その上、センスコラム選択及びセンス電流源は、設計の違いに応じて単独又は一緒に用いてもよい。
【００２１】
本発明のもう一つの実施形態によると、図２Ａの磁気抵抗メモリ層２０４は、メモリサイズを大きくするために１層以上含んでもよい。図４は、磁気抵抗メモリ層が１層以上を含む好適な一実施形態の概略図を示す。
【００２２】
図４に示すように、磁気抵抗メモリ層２０４は、基板２０２の頂面上に配置されている。さらに詳細には、磁気抵抗メモリ層２０４は、少なくとも２つの層４０４を含む。この好適な実施形態において、層４０４はビアを有するバックエンド工程により積層される。複数の積層を有するこのアーキテクチャは、高密度を得ることができるため、非常に高い収率を達成することができる。
【００２３】
例えば、図２Ａと同様に、基板２０２は、下地メモリ２１４、論理回路２１６及び制御回路２１２を含む。下地メモリ２１４は、スマートバーチャルメモリＮＡＮＤフラッシュアダプター（ｓｍａｒｔ  ｖｉｒｔｕａｌ  ｍｅｍｏｒｙ  ＮＡＮＤ  ＦＬＡＳＨ  ａｄａｐｔｅｒ）を有するＰＳＲＡＭ又はＬｐＳｄｒａｍなどのＤＲＡＭベースメモリでもよい。ＧＭＲ  ＭＲＡＭ技術においてよく知られるように、ＭＲＡＭは、ビアにより下地メモリ２１４と積層することができる。
【００２４】
ウエハ１枚当たりのＭＲＡＭ積層にかかるコストがほぼ固定されているため、ＮＡＮＤ  ＦＬＡＳＨアクセス特性、ＦＡＴ、ＦＣＢ及びライト・ヒストリー・スタティスティック（ｗｒｉｔｅ  ｈｉｓｔｏｒｙ  ｓｔａｔｉｓｔｉｃ）は、最適化されてＭＲＡＭ中に保存され、携帯式メモリ上のＮＡＮＤフラッシュアクセスもまたＭＲＡＭの１０１５よりも大きな耐久性に頼ることにより信頼性が高まる。そのため、メモリ密度及びマイクロプロセッサなどの論理回路２１６を快適化することにより、全ての携帯式メモリ市場において、ＭＲＡＭ応用の全ての長所を提供することができる。
【００２５】
以上をまとめると、好適な実施形態によるシングルチップには以下の長所がある。
【００２６】
１．シングルチップ中にその他のメモリが組み込まれていない場合、ｎ型基板を省略することができる。ｎ型基板が必要なその他の内蔵メモリと比べ、ＭＲＡＭは、メモリ制御回路などの論理回路を含むｐ型基板の頂面上に位置する金属層からなる。工程数が低減され、チップ製造の複雑度が低減されるため、高収率及び低コストを達成することができる。
【００２７】
２．シングルチップは、製造サイクルが短い。バックエンド工程を利用してチップの論理回路中にＭＲＡＭ制御回路が組み込まれる場合、製造を準備する最中、ＭＲＡＭ層を完全に形成するための付加期間が３日よりも短い。サイクル時間の短縮は、チップにかかるオーバーヘッドコストを大幅に低減させ、工程における作業量を減らし、顧客へのリードタイムを短縮し、スループットを増大させることができる。
【００２８】
３．必要なシリコン領域が最小である。基板の頂面上にＭＲＡＭセルが積層される一方、ＭＲＡＭ制御回路は、基板の論理回路中に組み込まれる。得られたＳＯＣのフットプリントが小さい場合、より多くのチップをシングルウエハ上にパッケージすることができる。そのため、内蔵されたメモリが利用できる空間を最大化することができる。
【００２９】
４．積み重ね可能なＭＲＡＭ層を容易に完成することができる。記憶容量を増やすために、基板上に１層よりも多い層を有するＭＲＡＭ層を加え、より多くのＭＲＡＭセルを含むようにしてもよい。ＳＯＣは、一般に高い記憶密度が必要であり、ダイ空間を犠牲にせずに、付加的に層を加えることができる。そのため、最小のコストにより記憶密度を向上させることができる。
【００３０】
５．ＭＲＡＭは、揮発性や不揮発性メモリであるその他のメモリを代替することができる。ＭＲＡＭは、揮発性メモリの高速読み書き特性と不揮発性メモリの不揮発性特性とを結合する。内蔵ＭＲＡＭは、従来のＳＯＣに用いられたその他全ての内蔵されたメモリ型を代替するために使用することができる。１つのＭＲＡＭを使用すると、メモリ管理が簡略化され、設計及び製造の両方にかかるコストを低減させることができる。
【００３１】
６．ＭＲＡＭは、ＣＭＯＳ、バイポーラ、ＧａＡｓ又はその他半導体工程に適合する様々な工程に応用することができる。
【００３２】
当該分野の技術を熟知するものが理解できるように、本発明の構造は、本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明の特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。
【図面の簡単な説明】
【００３３】
【図１】従来のＳＯＣチップの概略図である。
【図２Ａ】本発明の好適な一実施形態の概略図を示す。
【図２Ｂ】第１実施例による機能ブロック図を示す。
【図２Ｃ】第２実施例による機能ブロック図を示す。
【図３】論理回路中に電子素子が内蔵された好適な一実施形態の概略図を示す。
【図４】磁気抵抗メモリが１層よりも多い層を含む好適な一実施形態の概略図を示す。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【国際調査報告】
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