(57)【要約】  インクジェット印刷ヘッドは、各々がそれぞれの印刷ヘッドノズルに付随している印刷ヘッドヒータ回路のアレイを有する。各ヒータ回路は、電源ライン（Ｖｓ、ＧＮＤ）間に直列に接続されたヒータ構成（１２）及びヒータ構成（１２）を流れる電流を駆動する駆動トランジスタ（１０）を有する。ヒータ構成（１２）は複数のダイオード素子（１６）を直列に有する。ダイオード素子は、必要な加熱をもたらす内在抵抗を有するが、ダイオード素子での電圧降下により、オフ状態にあるときにトランジスタにかかる電圧を低減することができる。これはトランジスタの小型化を可能にし、且つ／或いは、より高い供給電圧が使用されることを可能にする。
2008526560.tif 000002
【特許請求の範囲】
【請求項１】
各印刷ヘッドヒータ回路がそれぞれの印刷ヘッドノズルに付随している印刷ヘッドヒータ回路アレイを有するインクジェット印刷ヘッドであって、前記ヒータ回路の各々はヒータ構成及び該ヒータ構成を流れる電流を駆動する駆動トランジスタを有し、前記ヒータ構成及び前記駆動トランジスタは電源ライン間に直列に接続されており、前記ヒータ構成は複数のダイオード素子を直列に有する、印刷ヘッド。
【請求項２】
前記駆動トランジスタはポリシリコンの薄膜トランジスタを有する、請求項１に記載の印刷ヘッド。
【請求項３】
前記ヒータ構成はポリシリコン層から形成されたダイオードを有する、請求項２に記載の印刷ヘッド。
【請求項４】
前記ヒータ構成は、前記駆動トランジスタのソース、ドレイン及びチャネルを形成するのと同一のポリシリコン層から形成されたダイオードを有する、請求項３に記載の印刷ヘッド。
【請求項５】
前記ダイオード素子は、共通のポリシリコン層から形成されたｐ型及びｎ型接合を有する横型ｐ−ｎ接合ダイオードを有する、請求項１乃至４の何れかに記載の印刷ヘッド。
【請求項６】
前記駆動トランジスタは電界緩和ドープト領域を有し、且つ前記電界緩和領域と前記ダイオードの前記ｎ型領域とを規定するために、前記ポリシリコン層に同一のドーピングが適用される、請求項５に記載の印刷ヘッド。
【請求項７】
ｎ型トランジスタ及びｐ型トランジスタを有する制御回路が前記印刷ヘッドヒータ回路と同一の基板に設けられ、且つ前記ｐ型ダイオード素子の端子を規定するためと前記制御回路の前記ｐ型トランジスタのためとに、前記ポリシリコン層に同一のドーピングが適用される、請求項５に記載の印刷ヘッド。
【請求項８】
前記駆動トランジスタは、共通基板及び誘電体層スタックの上に設けられ且つ前記基板から順番に：
ポリシリコン層；
ゲート誘電体層；
ゲート導電体層；
層間誘電体層；及び
第２の金属層によって規定されたソース及びドレイン接続；
を有する、請求項１乃至７の何れかに記載の印刷ヘッド。
【請求項９】
前記印刷ヘッドヒータ回路の各々は前記ヒータ構成の上方にヒータチャンバを有し、前記ヒータチャンバは、前記ダイオード素子を規定する前記ポリシリコン層、前記ゲート誘電体層、前記層間誘電体層、及び更なる誘電体層の上方に設けられている、請求項８に記載の印刷ヘッド。
【請求項１０】
前記チャンバはチャンバ壁及びその上に位置するオリフィス板によって形状を規定されている、請求項９に記載の印刷ヘッド。
【請求項１１】
前記ダイオード素子は極性を交互にして配置されている、請求項１乃至１０の何れかに記載の印刷ヘッド。
【請求項１２】
前記ダイオード素子群のｎ型領域及びｐ型領域の抵抗の合計は前記駆動トランジスタのオン抵抗より大きい、請求項１乃至１１の何れかに記載の印刷ヘッド。
【請求項１３】
前記ダイオード素子群のｎ型領域及びｐ型領域の抵抗の合計は前記駆動トランジスタのオン抵抗の１０倍より大きい、請求項１２に記載の印刷ヘッド。
【請求項１４】
インクジェット印刷ヘッド用の、共通基板上に設けられた印刷ヘッドヒータ回路のアレイを製造する方法であって：
前記共通基板上に誘電体層を設ける工程；
前記誘電体層上に非晶質シリコン層を堆積する工程；
多結晶シリコン部分を形成するように前記非晶質シリコン層を処理する工程；
前記多結晶シリコン部分内にソース、ゲート及びドレインのトランジスタ領域を規定し且つｐ−ｎ接合ダイオードのｎ型領域及びｐ型領域を規定するように、複数のドーピング処理を行う工程；
ドーピングされた前記多結晶シリコン層上にゲート誘電体層を設ける工程；
前記ゲート誘電体層上にゲート導電体層を設け、該ゲート導電体層から少なくともゲート端子を規定する工程；及び
更なる誘電体層を設ける工程；
を有する方法。
【請求項１５】
前記印刷ヘッド回路の各々は、複数のｐ−ｎダイオード素子を直列に有するヒータ構成、及び該ヒータ構成を流れる電流を駆動する駆動トランジスタとして定められる、請求項１４に記載の方法。
【請求項１６】
ソース及びドレイン接続を規定するように前記更なる誘電体層上に第２の金属層を設ける工程、を更に有する請求項１４又は１５に記載の方法。
【請求項１７】
複数のドーピング処理を行う前記工程は更に、前記ドレインのトランジスタ領域に隣接する電界緩和領域を規定する、請求項１４乃至１６の何れか一項に記載の方法。
【請求項１８】
前記電界緩和領域と前記ダイオードの前記ｎ型領域とを規定するために同一のドーピング処理が使用される、請求項１７に記載の方法。
【請求項１９】
ｎ型トランジスタ及びｐ型トランジスタを有する制御回路が同一基板上に設けられ、且つ前記ダイオードの前記ｐ型領域を規定するためと前記制御回路の前記ｐ型トランジスタのためとに、同一のドーピング処理が使用される、請求項１４乃至１８の何れか一項に記載の方法。
【請求項２０】
前記更なる誘電体層の上方に別の誘電体層及びヒータチャンバを形成することを更に有する請求項１４乃至１９の何れか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サーマルインクジェット印刷ヘッドに関し、特に、個々の印刷ノズルに付随する駆動回路に関する。
【背景技術】
【０００２】
サーマルインクジェット印刷は、広く用いられている印刷技術である。典型的なインクジェットプリンタは少なくとも１つの印刷カートリッジを含んでおり、そのカートリッジ内でインクの微小な液滴が形成され、紙又はその他の何らかの印刷媒体に向けて、その媒体上に画像を形成するように吐出される。印刷媒体に最も近接しているカートリッジの部分は、しばしば、印刷ヘッドと呼ばれている。印刷ヘッドは、極めて小さいノズルのアレイがドリルで開けられたオリフィス板を含んでいる。各ノズルに隣接して、液滴形成に先立ってインクが貯蔵されるインクチャンバがある。
【０００３】
各インクチャンバは、オーム薄膜抵抗の形態であることが多い熱トランスデューサを備えている。インクの吐出はチャンバに貯蔵されたインクを急速に加熱することによって行われる。インク蒸気の急激な膨張により、チャンバ内のインクの一部がノズルを通って液滴の形態にさせられる。気泡の崩壊がチャンバ内に真空部を作り出し、その結果、全てのチャンバが流体的に連通しているカートリッジ内のインク貯蔵庫からのインクで、チャンバが再充填される。補充されたインクによって抵抗、チャンバ壁及びノズルは冷却され、これらはこの再充填及び冷却によって、次の抵抗加熱が行われるときに次の液滴が形成されるように準備される。
【０００４】
ＣＭＯＳシリコンウェハ技術に基づく従来のサーマルインクジェット印刷ヘッドにおいては、熱トランスデューサは薄膜の形態でシリコン基板上に堆積され、また、使用される抵抗材料は典型的に金属合金であった。
【０００５】
図１は、既知の印刷ヘッドの第１の例を概略的に示しており、薄膜抵抗性ヒータ２を具備するノズル１とそれを駆動するトランジスタ４が例示されている。この例においては、トランジスタは従来からのシリコンＩＣプロセスを用いてウェハ６上に作製されている。
【０００６】
抵抗材料とインクとの間での化学反応を防止するため、熱トランスデューサ及びその金属端子は少なくとも１つの不活性で耐熱性の保護層で覆われている。この保護層はしばしば窒化シリコンから成る。液滴吐出後に再充填されるときにチャンバに流入するインクによる衝撃の結果として生じ得る保護層及び抵抗層への機械的損傷を抑制するため、保護層の頂部にキャビテーション層が堆積されていてもよい。
【０００７】
熱トランスデューサの一方の端子は供給電圧に接続され、他方の端子は駆動トランジスタのドレインに接続されている。駆動トランジスタのソースは共通接地に接続されている。各ノズルへの印刷データはトランジスタのゲートにて利用可能にされ、それにより、熱トランスデューサは印刷されるべきデータに応じた特定のシーケンスでオン状態とオフ状態との間で切り替わる。駆動トランジスタは熱トランスデューサに隣接しており、この熱トランスデューサと同一の基板上に作製されている。
【０００８】
駆動トランジスタを形成するには多数の異なる技術が使用可能である。トランジスタのチャネルは、オン状態でのチャネル抵抗が熱トランスデューサの抵抗と比較して小さくなるように、十分に広くなければならない。これにより、オン状態では外部供給電圧がほぼ完全に熱トランスデューサで電圧降下し、それによりトランジスタのエネルギー損失が最小化されることが保証される。オフ状態では、供給電圧はほぼ完全にトランジスタのチャネルで電圧降下する。インクチャンバに隣接するトランジスタの熱消散によるインクの有意な温度上昇を防止するため、この電圧でのトランジスタのリーク電流が十分に小さいことが重要である。
【０００９】
高い印刷スループット及び高い印刷解像度を実現させるため、最新の印刷ヘッドは典型的に、数百というノズル数と２０−２００μｍというノズルピッチとを有している。大きいノズル数と小さいピッチとの組み合わせは、外部の論理回路を用いてスイッチングトランジスタを個々にアドレスすることを非現実的にしている。何故なら、これは各ノズルに１つのコンタクトパッド必要とするからである。故に、最新の印刷ヘッドは論理回路を印刷ヘッド基板に内蔵しており、この論理回路はスイッチングトランジスタと同一プロセスにて作製されている。一体化された論理回路は単一のシリアル印刷データ入力を有しており、それにより外部コンタクトパッドの数が劇的に削減されている。
【００１０】
非常に大きいノズル数を有する先端的な印刷ヘッドに関して、多結晶シリコン（ポリＳｉ）の薄膜トランジスタ（ＴＦＴ）技術が提案されている。
【００１１】
ポリＳｉの印刷ヘッドにおいては、ポリＳｉアイランドによりチャネル、ソース、ドレイン及び電界緩和領域が設けられる。それらは、化学的気相堆積（ＣＶＤ）により基板上に非晶質シリコン（ａ−Ｓｉ）を堆積した後、ドーパントのイオン注入と、レーザを用いたａ−Ｓｉの結晶化又はこの分野で既知のその他の結晶化技術とを行うことによって形成される。基板はＴＦＴの一部ではなく単に機械的支持を提供するだけであるので、例えばガラス、プラスチック箔又は鋼箔などの広範囲の基板材料が使用可能である。
【００１２】
ゲート酸化膜及びゲート金属がポリＳｉアイランドの頂部に作製される。誘電体層により隔てられた更なる金属層が堆積され、ソース、ドレイン及びゲートに接続し且つ信号線及び電力線の経路を印刷ヘッド内に定めるように、フォトリソグラフィによって形状を定められる。
【００１３】
熱トランスデューサは同様にポリＳｉアイランドから成り、好適なプロセスフローにおいては、このトランスデューサはＴＦＴ用のポリＳｉアイランドと同一の処理工程を用いて作製される。熱トランスデューサを規定するようにポリＳｉアイランドの中心部に低ドーズ領域がイオン注入され、一方、熱トランスデューサに接続する導電性配線が２つの高ドーズ領域によって規定される。
【００１４】
現行の大量生産設備においては、ポリＳｉ技術は０．５−２ｍ２の大きさを有する大型の長方形基板を用いている。これにより、非常に幅広のノズルアレイ、具体的には、典型的な印刷媒体（Ａ４又はＢ４の紙）の幅に等しい幅を有するノズルアレイ、を有する印刷ヘッドの生産が可能にされている。ページ幅の印刷ヘッドの主な利点は、オフィス用途で使用されている現行のインクジェットプリンタにおいてのように印刷カートリッジを移動させることに対して、その必要性が排除されることである。別の利点は印刷スループットが向上されることである。従来の印刷ヘッドは、円形で小さいシリコンウェハ上に作製されるため、従来技術はページ幅の印刷ヘッドの生産を実現することができない。
【００１５】
ＳｉウェハＣＭＯＳ技術に基づく従来の吐出チャンバ設計においては、導電性配線は抵抗層の頂部に規定されて、熱トランスデューサへの２つの接続を提供している。故に、従来設計は、２つの金属配線が終端する位置で吐出チャンバ層内に２つの急な段差を有している。これらの段差は印刷時の持続的な温度サイクルにより、また液滴吐出後にチャンバにインクが再充填されることにより生じるモーメントにより劣化する傾向にあることは、インクジェット印刷の分野で周知である。ポリＳｉプロセスにおいては、熱トランスデューサ及びその端子は同一のポリＳｉ層に作製され、共平面構造をもたらす。これは歩留まりを改善するとともに、より薄い保護層及びキャビテーション層の使用を可能にし、ひいては、液滴形成に必要なエネルギーを低減する。
【００１６】
サーマルインクジェット印刷へのポリＳｉ技術の使用は、既に概説されたようにページ幅での印刷を可能にするとともに吐出チャンバの歩留まりを改善するので非常に魅力的であるが、ポリＳｉ技術の導入はまた、ポリＳｉのＴＦＴの高いオン抵抗に関連する大きな欠点をも有している。
【００１７】
吐出用トランジスタの幅はノズルピッチ（２０−２００μｍ）と比較して非常に大きくなければならない。これには２つの主な理由がある。第１に、液滴形成に必要な電力はノズル当たり２Ｗもの大きさになり得るが、これは十分に大きい電流を供給するためにオン抵抗が低くなければならないことを意味する。第２に、電圧がほぼ完全に熱トランスデューサで降下することを確保するために、トランジスタのオン抵抗は熱トランスデューサの抵抗の１０％未満であるべきである。
【００１８】
サーマルインクジェット印刷に伴う主な技術的課題の１つは、非常に幅広の吐出用トランジスタを小さいノズルピッチに適応させることである。これは特に、吐出用トランジスタが従来のシリコンウェハ上でのＣＭＯＳ技術ではなくポリＳｉ技術で形成される印刷ヘッドの場合に当てはまる。何故なら、ポリＳｉのＴＦＴは一層高い閾値電圧を有し、一層長いチャネルを必要とし、また一層低い移動度を有するからである。故に、ポリＳｉのＴＦＴはチャネル幅当たり、従来のＣＭＯＳトランジスタより小さいオン電流を供給する。１Ｗのノズルパワーと２０Ｖの供給電圧とが熱トランスデューサに印加される場合、典型的なＴＦＴパラメータ（チャネル長４μｍ、閾値電圧２Ｖ、移動度１５０ｃｍ２／Ｖｓ、及びゲート電圧１５Ｖ）に対して、チャネル幅は数ｍｍ程度となる。さらに、ポリＳｉ技術における最小形状サイズは、より大きい設計ルール（特に最小のスペース及びコンタクトホールサイズ）に起因して、より大きいものである。
【００１９】
必要とされるチャネル幅を狭くする一手法は供給電圧を増大させることである。電力を一定に維持するため、熱トランスデューサの抵抗も同様に増大されなければならないが、このことは、より狭い幅を有するＴＦＴはそのオン抵抗が熱トランスデューサの抵抗と比較して依然として小さいことを十分に保証するものであることを意味する。電力一定の場合にはヒータの抵抗は供給電圧とともに二次関数的に増減するので、必要とされるトランジスタの幅は電圧の２乗の逆数で減少する。故に、この電圧を増大させることは、トランジスタが小さいノズルピッチに適合することを確保するのに非常に効果的な手法である。
【００２０】
しかしながら、この電圧を増大させることはＴＦＴの大きさを縮小する一方で、ＴＦＴの寿命を短縮させてしまう。なぜなら、より高い電圧はアバランシェ、ホットキャリア効果及び自己発熱によってトランジスタの劣化を生じさせるからである。これは特に、全電圧がＴＦＴのチャネルで降下するオフ状態にて当てはまる。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明は、個々の印刷ノズルに付随した駆動回路を有するサーマルインクジェット印刷ヘッドを提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明に従って提供される、各印刷ヘッドヒータ回路がそれぞれの印刷ヘッドノズルに付随している印刷ヘッドヒータ回路アレイを有するインクジェット印刷ヘッドにあっては、ヒータ回路の各々はヒータ構成、及びヒータ構成を流れる電流を駆動する駆動トランジスタを有し、ヒータ構成及び駆動トランジスタは電源ライン間に直列に接続されており、ヒータ構成は複数のダイオード素子を直列に有する。
【００２３】
ダイオード素子は、必要な加熱をもたらす内在抵抗を有するが、ダイオード素子での電圧降下により、オフ状態にあるときにトランジスタにかかる電圧を低減することができる。これはトランジスタの小型化を可能にし、且つ／或いは、より高い供給電圧が使用されることを可能にする。
【００２４】
駆動トランジスタは好ましくはポリシリコンの薄膜トランジスタを有し、ヒータ構成はポリシリコン層から形成されたダイオードを有する。これにより、トランジスタに既に必要とされているのと同一の処理工程によってヒータを形成することが可能になる。
【００２５】
ダイオード素子は好ましくは、共通のポリシリコン層から形成されたｐ型及びｎ型接合を有する横型ｐ−ｎ接合ダイオードを有する。
【００２６】
また、本発明に従って提供される、インクジェット印刷ヘッド用の、共通基板上に設けられた印刷ヘッドヒータ回路のアレイを製造する方法は：
前記共通基板上に誘電体層を設ける工程；
前記誘電体層上に非晶質シリコン層を堆積する工程；
多結晶シリコン部分を形成するように前記非晶質シリコン層を処理する工程；
前記多結晶シリコン部分内にソース、ゲート及びドレインのトランジスタ領域を規定し且つｐ−ｎ接合ダイオードのｎ型領域及びｐ型領域を規定するように、複数のドーピング処理を行う工程；
ドーピングされた前記多結晶シリコン層上にゲート誘電体層を設ける工程；
前記ゲート誘電体層上にゲート導電体層を設け、該ゲート導電体層から少なくともゲート端子を規定する工程；及び
更なる誘電体層を設ける工程；
を有する。
【００２７】
トランジスタの電界緩和領域を規定するために、ｎ型のｐ−ｎ接合ダイオード領域のためと同一のドーピング処理が使用され得る。
【００２８】
また、ｐ型のｐ−ｎ接合ダイオード領域と、制御回路のｐ型トランジスタのソース及びドレイン領域との双方を規定するために、別の１つのドーピング処理が使用され得る。
【００２９】
これらの手段により、本発明は追加の処理工程を用いることなく、あるいは最小限の追加の処理工程を用いて実現されることが可能である。
【発明を実施するための最良の形態】
【００３０】
添付の図面を参照しながら本発明の実施形態について詳細に説明する。
【００３１】
図２は、本発明に係る個々のヒータ回路の概略的な回路図を示している。このヒータ回路は薄膜トランジスタ（ＴＦＴ）１０及び加熱構成１２を有している。本発明は、直列接続された複数のダイオード素子の形態をしたヒータ素子１２を使用している。好適な実施形態において、一連のダイオード１６は交互に順バイアス及び逆バイアスで動作する。隣接するダイオード１６の何れの対の間にも抵抗１４が示されており、またこの直列体の各端部にも抵抗が設けられている。しかしながら、以下にて説明される好適な実施形態においては、これらの抵抗は個別の素子ではなくダイオード特性に含まれる部分である。
【００３２】
具体的には、また、より詳細に後述されるように、ダイオードはポリＳｉアイランドから形成される。ｐｎ接合はその降伏電圧が十分に低くなるように設計されており、その結果、ＴＦＴ１０がオン状態であるかオフ状態であるかに関係なく、所与の供給電圧にて全ての逆バイアスダイオードが降伏領域で動作する。さらに、全てのｐ領域及びｎ領域の注入ドーズ量及び寸法は、それらの抵抗の合計がＴＦＴ１０のオン抵抗より遙かに高く（例えば、少なくとも１０倍高く）なるように選定されている。
【００３３】
これらのダイオードは、例えば、抵抗性の横型薄膜ダイオードとし得る。
【００３４】
熱トランスデューサを切り替えるＴＦＴがオフ状態にあるとき、外部供給電圧の有意部分はダイオードの接合部で降下することが可能であり、このことはＴＦＴのチャネルへの電圧が低減されることを意味する。故に、ＴＦＴの安定性を落とすことなく、より高い供給電圧Ｖｓを使用することが可能になる。その結果、ＴＦＴの幅は縮小可能であり、それにより、高解像度プリンタ用に小さいノズルピッチを有する印刷ヘッドを設計することが容易にされる。
【００３５】
本発明の好適な一実施形態において、吐出用ＴＦＴ１０は、基板上に堆積されたポリＳｉアイランド内に規定されたチャネル、ソース、ドレイン及び電界緩和領域として実現される。ポリＳｉアイランドの頂部にはゲート酸化膜及びゲート電極が存在する。ソースは共通接地ＧＮＤに接続されており、ドレインはそれに近接し且つＴＦＴ１０と同一の基板上に位置するヒータ構成１２の一方の端子に接続されている。熱トランスデューサの第２の端子は外部供給電源Ｖｓに接続されている。印刷データをＴＦＴのゲートに利用可能にするため、論理回路（図示せず）が同一基板上に作製される。
【００３６】
ＴＦＴと同様に、ヒータ構成１２はポリＳｉアイランドから成っている。このアイランド内に標準的なフォトリソグラフィを用いたイオン注入によって横型のｐ−ｎ接合及びｎ−ｐ接合が形成される。ｐ領域及びｎ領域は、ポリＳｉアイランドがｐｎダイオード及びｎｐダイオードが交互になり、一方の端子がＴＦＴのドレインに接続され且つ他方の端子が供給電圧に接続された直列接続に相当するように規定される。各ｎ領域及びｐ領域は、該領域の注入ドーズ量及び寸法に応じた抵抗を有する。
【００３７】
最初にこの回路の動作について説明し、その後で、薄膜処理技術を用いた回路の製造法の一例を示す。
【００３８】
先ず、オン状態にある回路の動作を説明する。供給電圧Ｖｓが十分高く且つ注入電流が大きい場合、各ダイオード接合での電圧降下はそのｐ領域及びｎ領域まで延在し、これらの抵抗領域でのオーム性の電圧降下を生じさせる。接合自体での電圧降下は僅かとなる。抵抗領域での電圧降下が所望の熱消散を生じさせ、（従来のように）インクの気化と液滴の吐出とが引き起こされる。
【００３９】
次に、オフ状態にある回路の動作を説明する。従来設計のように単一且つ一様な抵抗性ポリＳｉ領域の形態をしたヒータが使用される場合、ドレインの電圧は外部供給電圧に等しくなる。しかし、図２の回路におけるＴＦＴドレインの電圧は、逆バイアスで動作するダイオードの降伏電圧と順方向に動作する各ダイオードに関する付加的な小さい電圧（ダイオード当たり約０．２−０．７Ｖ）との和だけ低減される。
【００４０】
この降伏電圧は典型的に２−１０Ｖの範囲内であり、供給電圧は２０−７０Ｖの範囲内である。ダイオードのポリシリコンアイランドの幅及び長さは１０μｍから数十μｍである。
【００４１】
故に、図２の回路はホットキャリア劣化によるオフ状態でのＴＦＴ劣化の虞を生じさせることなく、より高い供給電圧での動作を可能にする。より高い供給電圧は、熱トランスデューサ全体の抵抗が増大され得ることを意味し、ＴＦＴのチャネル幅を狭くすることを可能にする。電力一定の場合には熱トランスデューサの抵抗は供給電圧とともに二次曲線的に増減するので、必要とされるＴＦＴの幅は電圧の２乗の逆数で減少する。故に、ポリＳｉの熱トランスデューサ用アイランドにダイオード構造を導入することは、吐出用ＴＦＴが高解像度インクジェット印刷に要求される小さいノズルピッチに適合することを確保するのに非常に効果的な手法である。
【００４２】
本発明の他の魅力的な特徴は、ダイオード構造の形成に特有な何らかの更なる処理工程を必要とすることなく実現され得ることである。熱トランスデューサのためのポリＳｉアイランドは、ＴＦＴアイランドのための処理工程と同じ処理工程を用いて形成可能であり、本発明の好適な一実施形態においては、ダイオード熱トランスデューサがＴＦＴのソース、ドレイン又は電界緩和領域と同一のｎ型イオン注入及びｐ型イオン注入を用いるように、プロセスフローが最適化される。
【００４３】
図３乃至５は本発明の好適な一実施形態のプロセスフローを示している。この実施形態は、電界緩和領域がゲートによって完全に重なられている非自己整合式のｎ型ＴＦＴ技術に基づくものである。図３乃至５は製造プロセスにおいて進展する段階群を示しており、簡単にするため、別図面に現れている造形部への参照符号は、通常、繰り返さないこととする。
【００４４】
ポリＳｉプロセスにおいて、基板３０は単にポリＳｉ回路の機械的支持を提供する。従来のＳｉウェハプロセスと異なり、基板はトランジスタの如何なる部分をも形成しない。故に、ガラス、プラスチック箔又は金属箔のような範囲の基板が使用可能である。ディスプレー用途のポリＳｉ大量生産プロセスにおいては、典型的に０．４ｍｍの厚さと０．５ｍ２と２ｍ２との間の大きさとを有するガラスシートが使用される。
【００４５】
典型的にＳｉＮｘの頂部のＳｉＯｘである誘電体層のスタック３２が基板上に堆積され、典型的に２０−１００ｎｍの厚さを有するａ−Ｓｉ層３４が続けられる。
【００４６】
ａ−Ｓｉ膜の水素含有量が、典型的に４００℃での熱アニールによって典型的に３％まで低減される。誘電体スタック３２の窒化物層は、基板３０からの成分（例えば、ボロン、リン、ナトリウム）の堆積層３４、特にＴＦＴを形成するポリＳｉアイランド、への拡散を防止する。ＴＦＴチャネル内の不純物はＴＦＴの電気特性に影響を及ぼすことになる。具体的には、ボロン及びリンは閾値電圧をずらすことになる。ＳｉＮｘ及びＳｉＯｘから成る好適な二重層は基板へのピンホール密度を低減する。
【００４７】
フォトレジストがａ−Ｓｉ層の頂部にスピン塗布され、ヒータ構成のためのアイランド３８と吐出用ＴＦＴのためのアイランド３６とを形成するようにフォトリソグラフィによってａ−Ｓｉ層内に形状が規定される。印刷データを吐出用ＴＦＴのゲートに分配するために同一基板上に論理回路が集積されるが、その論理回路に必要な更なるｎ型若しくはｐ型ＴＦＴ、抵抗、キャパシタ、ＭＯＳキャパシタ又は導電性配線も規定される。これら更なる論理回路及びそれを形成するために使用されるプロセスは従来のものとすることができ、これら回路とその構成要素は図示されていない。
【００４８】
ａ−Ｓｉの造形部は、例えばＳＦ６／ＨＣＬ／Ｏ２混合ガスを用いた反応性イオンエッチングによってドライエッチング可能であるが、この分野の当業者にはその他のエッチング技術も利用可能である。
【００４９】
アイランドの規定後、ＴＦＴはその閾値電圧を調整するために、典型的に１−３×１０１２ｃｍ−２の低ドーズボロン注入を必要とする。しかしながら、汚染が低レベルである場合、この工程は省略されてもよい。ｎ型及びｐ型ＴＦＴの閾値電圧を最適化するのに必要なドーパント濃度は同一でなくてもよい。その場合、パターン化されたイオン注入に加えて全面イオン注入が適用される。
【００５０】
吐出用ＴＦＴ並びに集積された論理回路の何らかのｎチャネル及びｐチャネルＴＦＴのソース、ドレイン及び電界緩和領域や、抵抗及びそれの２つの端子や、何らかのキャパシタ、ＭＯＳキャパシタ、又は論理回路が使用し得るドープされたポリＳｉから成る導電性配線のため、更なるマスク規定及びイオン注入が必要である。
【００５１】
ＴＦＴの電界緩和領域４０はＴＦＴの劣化を防止するために３×１０１２と３×１０１３ｃｍ−２との間（典型的に９×１０１２ｃｍ−２）のリンドーズを必要とし、また、ソース４２及びドレイン４４のドーズ量は典型的に１０１５ｃｍ−２である。
【００５２】
ｐチャネルデバイスのソース及びドレイン領域には、イオン注入種としてボロンを用いて同じドーズ量が必要である。
【００５３】
本発明の好適な一実施形態において、ポリＳｉヒータ構成の導電性配線と、そのダイオードを形成するｎ領域及びｐ領域とは、ポリＳｉのＴＦＴに必要とされるイオン注入工程の内の３つを共有する。このことの利点は、熱トランスデューサには追加の処理工程は不要であるということであり、それにより、プロセスフローが大いに簡単化され、製造歩留まりが向上させる。理想的には、この導電性配線にはｎ型ＴＦＴのソース及びドレインと同一の高ドーズのリン注入が行われる。（他の例では、ｐ型ＴＦＴ用の高ドーズのボロン注入が用いられてもよいが、通常は、結果として得られるシート抵抗は対応するｎ型イオン注入よりも高くなるという欠点を有する。）
急峻なダイオード接合を生成するため、ダイオード領域全体にわたり、且つ導電性配線まで延在するかそれを完全に含むかの何れかである領域が低ドーズのｎ型領域として、電界緩和領域４０と同一の処理工程でイオン注入される。これは、ｎ型ダイオード接合に必要なドーピングを定める。
【００５４】
論理回路のｐ型ＴＦＴのソース及びドレインのための高ドーズのボロン注入の際、ｐ領域３８２及び３８４を生成するために、熱トランスデューサの領域３８１、３８３及び３８５、並びに導電性配線はフォトレジストで覆われる。ｎ型ＴＦＴのための高ドーズのリン注入の際には、ヒータ構成の導電性配線を生成するために、全てのダイオードがフォトレジストで覆われる。
【００５５】
故に、使用されるドーピング処理は３つ存在する。低ドーズのｎ型ドーピングは、ｎ型ＴＦＴ内の電界緩和領域とダイオードのｎ型領域とのために使用される。高ドーズのリンドーピングは、ｎ型ＴＦＴのソース及びドレインと熱トランスデューサの導電性端子とのために使用され、高ドーズのボロンドーピングは、ダイオードのｐ型領域とｐ型ＴＦＴのソース及びドレインとのために使用される。
【００５６】
プロセスフローの詳細と、ＴＦＴ及びダイオードに要求される電気特性とに応じて、ＴＦＴとヒータ構成とは、回路性能と印刷品質とを落とさずして、同一のイオン注入工程を共有できないことがある。
【００５７】
この場合、少なくとも１つの更なるイオン注入及びフォトリソグラフィック工程がプロセスに導入され得る。また、一部の印刷用途では、全てのダイオードが同一のｎ及びｐの注入ドーズを有することができないことがある。この場合には、少なくとも１つの更なるイオン注入工程が導入されてもよい。
【００５８】
図３乃至５に概略的に示された実施形態は、順バイアスされる２つと逆バイアスされる２つの、４つのダイオードを使用するものである。直列接続されるダイオードの数はポリＳｉプロセスフローの詳細と印刷用途とに依存する。４つのダイオードの使用は例示のためだけであり、その数は降伏電圧に依存し、好ましくは２と１０との間の範囲である。
【００５９】
ダイオード数は２つの理由から、好ましくは偶数である。第１に、高ドーズのリンは高ドーズのボロンより低いシート抵抗をもたらすので、ヒータの導電性端子の双方にとって前者（リン）が好ましい。これは偶数個のダイオードに相当する奇数個のダイオード領域を必要とする。これはまた、双方のイオン注入種が同様の濃度を有する高ドーズであると、好ましい特性を有する横型ダイオードが形成されず、プロセスアーチファクトを生じさせ得るので、このように双方が高ドーズである接合を有することを回避している。導電性配線に隣接する高ドーズのボロン領域はこのような接合を形成してしまう。故に、図３乃至５に示されるように、ヒータ端子に隣接するイオン注入は、電界緩和領域４０に使用される低ドーズのイオン注入である。
【００６０】
イオン注入工程、レジスト除去及び表面洗浄の後、イオン注されたａ−Ｓｉアイランドは、典型的に３００ｍＪ／ｃｍ２のエネルギー密度を有するエキシマレーザビーム、又はレーザ結晶化に適した他の何らかのレーザビームを用いてポリＳｉアイランドに変化させられる。他の例では、例えば金属誘起レーザ結晶化又はシーケンシャル横方向凝固などの、この分野で知られた他の結晶化技術が用いられ得る。
【００６１】
図４はゲート酸化膜５０を示している。その厚さは２０ｎｍと１５０ｎｍとの間の範囲としてもよく、また、ＣＶＤにより堆積された後に、結晶化Ｓｉアイランドの徹底的な表面洗浄が行われてもよい。この酸化膜はまた、吐出用チャンバ内の保護層としても機能する。ゲート酸化膜５０の頂部にはゲート金属５２が堆積される。２００−３００ｎｍの典型的な厚さを有するアルミニウム合金がゲート金属として用いられてもよく、また、ゲート金属の形状はドライ又はウェットエッチングを用いて規定され得る。続く工程にて、ゲート金属の頂部に層間誘電体５４がＣＶＤによって堆積される。ＳｉＮｘが用いられてもよく、また、ゲート金属が２００−３００ｎｍのときの典型的な厚さは５００ｎｍである。この層はまた、吐出用チャンバ内の保護層としても機能する。
【００６２】
ソース及びドレイン、熱トランスデューサの端子、並びにゲート金属へのコンタクトホールがウェット又はドライエッチング技術によって開けられる。これは、ゲート金属に接続するための誘電体層５４のエッチングと、ソース、ドレイン及び抵抗の端子に接続するための誘電体５４及びゲート酸化膜５０のエッチングとを必要とする。ゲート金属への接続は図示されていない。
【００６３】
プロセスの詳細に応じて、ゲート金属へのコンタクトを開けるために、イオン注入されたポリＳｉへのコンタクト窓を開けるために使用されるのとは異なる技術が必要とされることがあり得る。
【００６４】
第２の金属層が堆積され、フォトリソグラフィとウェット又はドライエッチングとによって導電性配線へと形状を規定される。
【００６５】
図５は、ソース／ドレイン金属５６の頂部に堆積された誘電体層６０を示している。誘電体層６０は、更なる（第３の）金属層６２が経路設定のために使用されることを可能にする。この誘電体層６０はまた、吐出用チャンバ６４の保護及びキャビテーション層としても機能する。ソース／ドレイン金属の頂部で終了するように、この層にコンタクトホールがドライ又はウェットエッチングによって開けられる。第３の金属層が堆積され、吐出用ＴＦＴのソース４２とヒータ構成の一方の端子とに接続するようにフォトリソグラフィによって形状が定められる。この金属はまた、一体化された論理回路内の高階層の経路設定にも使用される。
【００６６】
図５に示される最後の処理工程にて、吐出用チャンバ壁の材料７０が堆積され、加熱抵抗が吐出用チャンバ内に位置するように壁の形状が規定される。チャンバの頂部にオリフィス板７２が接合される。
【００６７】
図５にて完了した図示された実施形態は、単一のゲート重なり電界緩和領域４０をドレインに有する非自己整合式のＴＦＴプロセスに基づくものである。他の実施形態においては、ゲートに重なられているか隣接しているかの何れかである単一又は一連の電界緩和領域を有する自己整合プロセスが用いられてもよい。スペーサ技術の使用により、完全なる自己整合プロセスの組立が可能である。小さいノズルピッチの場合、より高い最大動作電圧のため、ゲート重なり電界緩和を有する構造が好ましい。
【００６８】
以上、単一の好適実施形態について詳細に説明するとともに、幾つかの可能な代替実施形態について具体的に言及してきた。しかしながら、当業者に明らかであるように、本発明は数多くの更なる手法で実施され得るものである。
【００６９】
本発明は、加熱素子を形成するためにダイオードを使用することに特に向けられている。しかしながら、インクジェット印刷ヘッド回路における特定のトランジスタ設計とその使用もまた、本発明の一部を形成するものであり、トランジスタ設計は既知のものであると解釈されるべきではない。
【図面の簡単な説明】
【００７０】
【図１】シリコンウェハ上に製造された既知の印刷ヘッド回路を示す図である。
【図２】本発明に係る印刷ヘッド回路を示す図である。
【図３】本発明に係る印刷ヘッドを製造するために使用されるプロセスを示す図である。
【図４】本発明に係る印刷ヘッドを製造するために使用されるプロセスを示す図である。
【図５】本発明に係る印刷ヘッドを製造するために使用されるプロセスを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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