(57)【要約】  入力及び／又は出力ピンを有するコアと、前記入力及び／又は出力ピンのうちの選択されたピンに対して接続され且つプリント回路基板（ＰＣＢ）の電源及びグランド接続領域（ＭＺ１）にそれぞれ接続された少なくとも一つの電源接続パッド（ＰＰ）及び一つのグランド接続パッド（ＧＰ）とを有するデジタル及び／又はアナログ集積回路（Ｓ１）と、前記デジタル及び／又はアナログ集積回路（Ｓ１）上に配置された受動集積基板（Ｓ２）とを備える集積回路組立体（ＩＣＡ）であって、前記受動集積基板（Ｓ２）は、ｉ）入力されるグランド電圧及び電源電圧が供給されるべき前記グランド接続パッド（ＧＰ）及び電源接続パッド（ＰＰ）に対してそれぞれ接続される少なくとも第１及び第２の入力領域と、ｉｉ）選択された前記コアの入力及び／又は出力ピンに対して接続される入力及び／又は出力領域と、ｉｉｉ）前記第１及び第２の入力領域に接続され且つ前記入力されるグランド電圧及び電源電圧から定められる選択されたグランド電圧及び電源電圧を前記基板の前記入力及び／又は出力領域に供給するように構成されている受動集積回路（ＰＩＣ）と、を備える集積回路組立体（ＩＣＡ）。
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【特許請求の範囲】
【請求項１】
入力及び／又は出力ピンを有するコアと、前記入力及び／又は出力ピンのうちの選択されたピンに対して接続され且つプリント回路基板の電源接続領域及びグランド接続領域にそれぞれ接続するように構成されている少なくとも一つの電源接続パッド及び一つのグランド接続パッドとを有するデジタル及び／又はアナログ集積回路を備える集積回路組立体であって、前記デジタル及び／又はアナログ集積回路上に配置された受動集積基板を備え、前記受動集積基板は、ｉ）入力されるグランド電圧及び電源電圧が供給されるべき前記グランド接続パッド及び電源接続パッドに対してそれぞれ接続される少なくとも第１及び第２の入力領域と、ｉｉ）選択された前記コアの入力及び／又は出力ピンに対して接続される入力及び／又は出力領域と、ｉｉｉ）前記第１及び第２の入力領域に接続され且つ前記入力されるグランド電圧及び電源電圧から定められる選択されたグランド電圧及び電源電圧を前記基板の前記入力及び／又は出力領域に供給するように構成されている受動集積回路と、を備えることを特徴とする集積回路組立体。
【請求項２】
前記受動集積基板は、前記デジタル及び／又はアナログ集積回路上に反転状態で配置されることを特徴とする請求項１に記載の集積回路組立体。
【請求項３】
前記受動集積回路は、少なくとも一つのキャパシタ手段を備えることを特徴とする請求項１又は２に記載の集積回路組立体。
【請求項４】
前記受動集積回路は、選択された各グランド電圧の画定のために設けられる第１の回路と、選択された各電源電圧の画定のために設けられる第２の回路と、前記第１の回路を前記第２の回路に対して接続して異なる選択された電源電圧を切り離すデカップリングキャパシタ手段とを備えることを特徴とする請求項１乃至３のいずれか一項に記載の集積回路組立体。
【請求項５】
前記受動集積回路は、二つの前記入力及び／又は出力領域間に接続される少なくとも一つの浮遊キャパシタ手段を備えることを特徴とする請求項１乃至４のいずれか一項に記載の集積回路組立体。
【請求項６】
前記受動集積基板は、半絶縁性材料又は半導体からなることを特徴とする請求項１乃至５のいずれか一項に記載の集積回路組立体。
【請求項７】
前記受動集積基板はシリコンからなり、前記キャパシタ手段及び／又は前記デカップリングキャパシタ手段及び／又は各浮遊キャパシタ手段は、誘電体がコーティングされ且つ電極に接続されたポア又はトレンチからなることを特徴とする請求項６に記載の集積回路組立体。
【請求項８】
前記キャパシタ手段及び／又は前記デカップリングキャパシタ手段及び／又は各浮遊キャパシタ手段は、高い誘電率を有する平面構造であることを特徴とする請求項６に記載の集積回路組立体。
【請求項９】
前記デジタル及び／又はアナログ集積回路は、前記選択されたコアの入力及び／又は出力ピンと前記グランド接続パッド及び電源接続パッドとに対してそれぞれ接続されたマイクロパッドを備えるとともに、前記デジタル及び／又はアナログ集積回路と前記受動集積基板との間に挿入され且つ前記第１及び第２の入力領域及び前記入力及び／又は出力領域をそれぞれ対応するマイクロパッドに対して接続する導電マイクロボールを備えることを特徴とする請求項１乃至８のいずれか一項に記載の集積回路組立体。
【請求項１０】
前記デジタル及び／又はアナログ集積回路は中間基板上に配置され、前記中間基板は、前記電源接続パッド及びグランド接続パッドに対して接続される第１の中間接続領域と、ビアを介して前記第１の中間接続領域に接続され且つ導電ボールを介して前記電源接続領域及びグランド接続領域に接続される第２の中間接続領域とを備えることを特徴とする請求項１乃至９のいずれか一項に記載の集積回路組立体。
【請求項１１】
プリント回路基板を備え、前記プリント回路基板は、前記電源接続パッド及びグランド接続パッドを画定し且つ前記導電ボールに接続される第１の主接続領域と、ビアを介して前記第１の主接続領域に対して接続される第２の主接続領域とを備えることを特徴とする請求項１０に記載の集積回路組立体。
【請求項１２】
前記受動集積基板上に配置され且つ少なくとも前記電源接続領域及びグランド接続領域を画定する第１の主接続領域とビアを介して前記第１の主接続領域に対して接続される第２の主接続領域とを備えるプリント回路基板を備え、前記第１の主接続領域はそれぞれ、導電ボールを介して、少なくとも前記デジタル及び／又はアナログ集積回路の前記電源接続パッド及びグランド接続パッドに対して接続されることを特徴とする請求項１乃至９のいずれか一項に記載の集積回路組立体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の分野に関し、より正確には、プリント回路基板（ＰＣＢ）に対するデジタル及び／又はアナログ集積回路の接続に関する。
【背景技術】
【０００２】
当業者に知られているように、集積回路（ＩＣ）のデータ処理コアは、一般に、集積パッドリングを協働して形成する（接続）パッドにより取り囲まれている。パッドは、集積回路の外部から信号を受け且つコアの入力ピン（又は端子）のうちの一つを介して上記信号をコアへ送り、及び／又は、コアの出力ピン（又は端子）のうちの一つを介して信号をコアから出力させるセルである。そのため、いわゆる「入力パッド」がそれぞれ少なくとも一つのコア入力ピンに接続され、いわゆる「出力ピン」がそれぞれ少なくとも一つのコア出力ピンに接続されるとともに、いわゆる「双方向パッド」がそれぞれ少なくとも一つのコア入力／出力ピン及び出力イネーブルピンに対して接続される。
【０００３】
デジタル及び／又はアナログＩＣのコアは、ますます多くの入力及び／又は出力（Ｉ／Ｏ）ピンを備えている。これらのコアを取り囲むパッドの数も増大している。システムオンチップは、多くの場合、数百個のＩ／Ｏパッドを備える。
【０００４】
また、デジタル及び／又はアナログＩＣには、プリント回路基板（ＰＣＢ）によって、場合によりボール・グリッド・アレイ（ＢＧＡ）構造にあっては導電ボール及び中間基板により、信号、電源電圧、グランド電圧が供給される。ＰＣＢ、少なくとも一つのデジタル及び／又はアナログＩＣ、場合によりＢＧＡ構造の中間基板は、協働してＩＣパッケージ又は組立体（ａｓｓｅｍｂｌｙ：アセンブリ）を形成する。そのような組立体又はパッケージは、特に、特許文献である米国特許出願公開公報第ＵＳ２００１／００１５４９７号（特許文献１）に開示されている。
【０００５】
中間基板、又は、ＩＣのそれぞれのパッケージのＰＣＢのリードフレーム若しくは接続領域に対するＩＣのワイヤボンディング若しくはバンピング等の相互接続技術は、ＩＣのコア係数よりも小さい係数でしか縮小されておらず、従って、パッドリング上のＩ／Ｏパッドをあまり小型化することができない。
【０００６】
その結果、今日、Ｉ／Ｏパッドは、回路の大部分を占有しており、時として、パッドリングの空間密集により実際のデジタル及び／又はアナログコアのサイズさえも決定してしまう。その結果、回路は、「パッド限界（ｌｉｍｉｔｅｄ：リミテッド）」と言われている。
【０００７】
また、専用のルーティング（ｒｏｕｔｉｎｇ：ルート割当）によるデジタル及び／又はアナログＩＣにわたる配電は、ＩＣを占有する面積が増大している。これは、電力消費量が論理係数の幾何学的配置よりも小さい係数だけ減少するからである。実際に、０．０９０μｍＣＭＯＳプロセス設計中のルーティングエリア及びＩ／Ｏパッドリングエリアの付加は、デジタル及び／又はアナログＩＣの面積全体の半分にまで及び得る。従って、高価な従来の半導体技術は、今日、他の周辺技術の限界に起因して、パワールーティング及びＩ／Ｏパッドレイアウト等の些細な目的のために半ば使用されている。
【０００８】
更に、デジタル用途は電力供給を安定させる必要があり、また、同時に、デジタルＩＣ中の多くの回路ブロックは、干渉及びクロストークを防止し且つノイズに対する免疫を高めるために、それら自体のグランド電圧若しくは電源電圧又はデカップリング回路を必要とする。
【０００９】
これらの必要条件は、専用のキャパシタを用いた周波数スペクトル全体にわたる完全なデカップリングに起因して得られることがある。これらのデカップリングキャパシタは、主に誘導型の寄生接続をもたらす。インダクタ及び対応するデカップリングキャパシタは、いくつかの共振周波数を発生させるＬＣ回路を構成する。これらのＬＣ回路は、ローパスフィルタとしての機能を果たすため、それらの回路を、対象の総ての周波数範囲をカバーする一つの外部ＬＣ回路へと組み合わせることができない。従って、内部デカップリングキャパシタ（数ｐＦ）は、概して、非常に高い周波数のデカップリングを可能にすべくデジタルＩＣへと形成され、一方、第１（通常、１０ｐＦ乃至１ｎＦ）及び第２（通常、１０ｎＦ乃至１００ｎＦ）の外部デカップリングキャパシタは、中波及び長波のそれぞれのデカップリングを可能にすべくＰＣＢ上に設けられる。この構成により、デジタルＩＣ上の空き領域のサイズは依然として減少させられる。
【００１０】
また、デジタルＩＣは、電力を消費するとともに、慎重に放散される必要がある熱を生成する。今日、従来技術のＩＣ組立体又はパッケージにおいて、放熱は最適ではない。
【特許文献１】米国特許出願公開公報第ＵＳ２００１／００１５４９７号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そのため、この発明の目的は、上記状況の少なくとも一部を改善することである。
【課題を解決するための手段】
【００１２】
この目的のため、本発明は、入力及び／又は出力ピンを有するコアと、それらの入力及び／又は出力ピンのうちの選択されたピンに対して接続され且つプリント回路基板（ＰＣＢ）の電源接続領域及びグランド接続領域にそれぞれ接続するように構成されている少なくとも一つの電源接続パッド及び一つのグランド接続パッドとを有するデジタル及び／又はアナログ集積回路を備える集積回路組立体を提供する。
【００１３】
この集積回路組立体は、上記デジタル及び／又はアナログ集積回路上に配置された受動集積基板を備え、上記受動集積基板は、入力されるグランド電圧及び電源電圧が供給されるべき上記グランド接続パッド及び電源接続パッドに対してそれぞれ接続される少なくとも第１及び第２の入力領域と、選択された上記コアの入力及び／又は出力ピンに対して接続される入力及び／又は出力領域と、上記第１及び第２の入力領域に接続され且つ上記入力されるグランド電圧及び電源電圧から定められる選択されたグランド電圧及び電源電圧を上記基板の上記入力及び／又は出力領域に供給するように構成されている受動集積回路と、を備えることを特徴とする。
【００１４】
本発明に係る集積回路組立体は、独立して又は組み合わせて特に考慮される付加的な特徴を包含し得る。
【００１５】
即ち、その受動集積基板は、上記デジタル及び／又はアナログ集積回路上に反転状態で配置されていてもよい。
【００１６】
また、その受動集積回路は、一つ又は複数のキャパシタ手段を備えていてもよい。
【００１７】
また、その受動集積回路は、選択された各グランド電圧の画定のために設けられる第１の回路と、選択された各電源電圧の画定のために設けられる第２の回路と、上記第１の回路と上記第２の回路との間を接続して異なる選択された電源電圧を切り離すデカップリングキャパシタ手段とを備えていてもよい。
【００１８】
また、その受動集積回路は、二つの上記入力及び／又は出力領域間に接続される少なくとも一つの浮遊キャパシタ手段を備えていてもよい。
【００１９】
また、その受動集積基板は、半絶縁性材料又は半導体からなるものとしてもよい。
【００２０】
その受動集積基板は、シリコンからなるものとしてもよい。その場合、各キャパシタ手段及び／又は各デカップリングキャパシタ手段及び／又は各浮遊キャパシタ手段は、誘電体がコーティングされ且つ電極に接続されたポア（孔）又はトレンチ（溝）からなるものとしてもよい。
【００２１】
又は、各キャパシタ手段及び／又は各デカップリングキャパシタ手段及び／又は各浮遊キャパシタ手段は、高い誘電率を有する平面構造であるものとしてもよい。
【００２２】
また、そのデジタル及び／又はアナログ集積回路は、上記選択されたコアの入力及び／又は出力ピンと上記グランド接続パッド及び電源接続パッドとに対してそれぞれ接続されたマイクロパッドを備えるものとしてもよい。その場合、上記デジタル及び／又はアナログ集積回路と上記受動集積基板との間に挿入され且つ上記第１及び第２の入力領域及び上記入力及び／又は出力領域をそれぞれ対応するマイクロパッドに対して接続する導電マイクロボールを備えるものとしてもよい。
【００２３】
また、そのデジタル及び／又はアナログ集積回路は中間基板上に配置され、上記中間基板は、上記電源接続パッド及びグランド接続パッドに対して接続される第１の中間接続領域と、ビアを介して上記第１の中間接続領域に接続され且つ導電ボールを介して上記電源接続領域及びグランド接続領域に接続される第２の中間接続領域とをさらに備えるものとしてもよい。
【００２４】
また、プリント回路基板を備え、上記プリント回路基板は、上記電源接続パッド及びグランド接続パッドを画定し且つ上記導電ボールに接続される第１の主接続領域と、ビアを介して上記第１の主接続領域に対して接続される第２の主接続領域とを備えるものとしてもよい。
【００２５】
又は、上記受動集積基板上に配置され且つ少なくとも上記電源接続領域及びグランド接続領域を画定する第１の主接続領域とビアを介して上記第１の主接続領域に対して接続される第２の主接続領域とを備えるプリント回路基板を備え、上記第１の主接続領域はそれぞれ、少なくとも上記デジタル及び／又はアナログ集積回路の上記電源接続パッド及びグランド接続パッドに対して導電ボールを介して接続されるものとしてもよい。
【００２６】
本発明の他の特徴及び利点は、以下の詳細な明細書及び添付図面を検討すれば明らかになる。
【００２７】
添付図面は、本発明を完結する役割を果たすだけでなく、必要であれば、その定義に寄与する。
【発明を実施するための最良の形態】
【００２８】
最初に図１乃至図３を参照して、本発明に係る集積回路組立体（又はパッケージ）ＩＣＡの第１の実施例について説明する。
【００２９】
以下の説明では、集積回路組立体ＩＣＡが、携帯電話、例えばＧＳＭ／ＧＰＲＳ又はＵＭＴＳ携帯電話等のモバイル電子機器を対象にしたものであるとみなされる。しかし、本発明が、このタイプの電子機器に限定されないことに留意することは重要である。実際に、本発明は、デジタル及び／又はアナログ集積回路を備える任意のタイプの電子機器に適用され得る。
【００３０】
図１に示されるように、本発明に係る集積回路組立体ＩＣＡは、少なくともデジタル及び／又はアナログ集積回路Ｓ１と、デジタル及び／又はアナログ集積回路Ｓ１上に反転状態で配置された受動集積基板Ｓ２とを備える。
【００３１】
図２に示されるように、デジタル及び／又はアナログ集積回路Ｓ１は、少なくとも一つの集積電源接続パッドＰＰ（図１）と一つの集積グランド接続パッドＧＰと一つの信号接続パッドＳＰとによって少なくとも部分的に取り囲まれたデジタル及び／又はアナログ（チップ）コアＣＣを備える。チップコアＣＣは、データ（又は信号）処理のために設けられ、処理されるべき入力信号（又はデータ）を受信し及び／又は処理された出力信号（又はデータ）を供給するために多数の入力及び／又は出力ピン（又は端子）ＩＯＰを備える。通常、図示のように、チップコアＣＣは、電源接続パッドＰＰ、グランド接続パッドＧＰ、信号接続パッドＳＰを含む多数の入力及び／又は出力パッドＰを備える集積パッドリングによって取り囲まれている。
【００３２】
接続パッドＰ、ＰＰ、ＳＰ又はＧＰには、図示しない「内部」接続部（又は経路若しくはライン）によって直接的に、又は、受動集積基板Ｓ２によって間接的に、各コア入力及び／又は出力ピンＩＯＰが接続される。接続パッドＰに対して直接に接続されない各コア入力及び／又は出力ピンＩＯＰの先端には、集積マイクロパッドＭＰが形成される。
【００３３】
図１及び図２に示されるように、電源接続パッドＰＰ、グランド接続パッドＧＰ、及び、信号接続パッドＳＰは、ＣＸＰ、ＣＸＧ、ＣＸＳと称される「内部」接続部（又は経路若しくはライン）にも接続されているが、これらの接続部は、集積マイクロパッドＭＰで終端している。
【００３４】
図３に示されるように、受動集積基板Ｓ２は、少なくとも第１の入力領域Ｚ１及び第２の入力領域Ｚ２と、入力及び／又は出力領域Ｚ３乃至Ｚ７とを有する。これらの領域Ｚ１乃至Ｚ７は、デジタル及び／又はアナログ集積回路Ｓ１に形成された集積マイクロパッドＭＰに類似する集積マイクロパッドである。
【００３５】
第１の入力領域Ｚ１は、受動集積基板Ｓ２に形成された受動集積回路ＰＩＣの入力に接続されるとともに、好ましくは内部接続部ＣＸＧの先端に形成される集積マイクロパッドＭＰ上に配置された導電バンプ（又はマイクロボール）ＭＢによってグランド接続パッドＧＰに接続さる（図４）。
【００３６】
第２の入力領域Ｚ２は、受動集積回路ＰＩＣの他の入力に接続されるとともに、好ましくは内部接続部ＣＸＰの先端に形成される集積マイクロパッドＭＰ上に配置された他の導電バンプ（又はマイクロボール）ＭＢによって電源接続パッドＰＰに接続されている。
【００３７】
入力及び／又は出力領域Ｚ３は、好ましくは内部接続部ＣＸＳの先端に形成される集積マイクロパッドＭＰ上に配置された他の導電バンプ（又はマイクロボール）ＭＢによって信号接続パッドＳＰに接続されている。この領域Ｚ３は、受動集積基板Ｓ２に必ずしも形成される必要はない。これは、信号接続パッドＳＰが、内部接続部ＣＸＳを介して対応するコア信号入力及び／又は出力ピンに対して直接に接続されてもよいからである。また、受動集積回路ＰＩＣは、信号ルーティング（ｒｏｕｔｉｎｇ：ルート割当）のために設けられた部品を備えてもよい。この場合、入力及び／又は出力領域Ｚ３は、信号ルーティングのために設けられた受動集積回路ＰＩＣの上記部品に対しても接続される。
【００３８】
他の入力及び／又は出力領域Ｚ４乃至Ｚ７はそれぞれ、対応する集積マイクロパッドＭＰ上に配置された他の導電バンプ（又はマイクロボール）ＭＢを介して集積マイクロパッドＭＰで終端するコア入力及び／又は出力ピンＩＯＰ（図２参照）に対して接続される。
【００３９】
受動集積回路ＰＩＣは、少なくともデジタル及び／又はアナログ集積回路Ｓ１のグランド接続パッドＧＰによって供給されるグランド電圧、並びに、デジタル及び／又はアナログ集積回路Ｓ１の電源接続パッドＰＰによって供給される電源電圧をルート割当を行い、（入力）グランド電圧及び電源電圧から定められる選択されたグランド電圧及び電源電圧を少なくとも基板入力及び／又は出力領域Ｚ４乃至Ｚ７に対して供給するように構成されている。そのような構成を用いて、いくつかの選択されたコア入力及び／又は出力ピンＩＯＰは、上記デジタル及び／又はアナログ集積回路Ｓ１上に何等かの場所を空け渡す結果となるデジタル及び／又はアナログ集積回路Ｓ１のそれぞれの対応する接続パッドＰへの接続を伴うことなく、給電されてもよい。
【００４０】
受動集積基板Ｓ２によって給電されるコア入力及び／又は出力ピンＩＯＰの数が重要であるため、空け渡される場所はなおさら重要である。処理されるべき信号の少なくとも一部をデジタル及び／又はアナログ集積回路Ｓ１のいくつかの専用の入力及び／又は出力ピンＩＯＰへとルーティングするため、及び／又は、コアＣＣによって処理された信号の少なくとも一部を一つ以上の信号接続パッドへとルーティングするために受動集積基板Ｓ２が使用され得ることに留意すべきである。
【００４１】
受動集積回路ＰＩＣは、少なくともグランド電圧及び電源電圧を非常に限られた電圧降下をもってルート割当を行う大きい高導電性金属ラインを備えてもよい。同様に、デジタル及び／又はアナログ集積回路Ｓ１上に場所を空け渡して、「内部」接続部ＣＸＧ、ＣＸＳ及びＣＸＰが、非常に限られた電圧降下を伴う大きい高導電性金属ラインであってもよい。
【００４２】
図１乃至図３に示される実施の形態の非限定的な例において、受動集積回路ＰＩＣは、その第１の領域Ｚ１に供給するグランド電圧から定められる三つの異なるグランド電圧を、その領域のうちの三つ（Ｚ４、Ｚ７、Ｚ８）に対して出力するようになっている。
【００４３】
この目的のため、受動集積回路ＰＩＣは、第１の領域Ｚ１及び出力領域Ｚ４、Ｚ７、Ｚ８と並列に接続され且つキャパシタ手段Ｃ１、Ｃ２、Ｃ３をそれぞれ備える三つの分岐部（又は第１の回路）を備える。
【００４４】
これらのキャパシタ手段Ｃ１、Ｃ２、Ｃ３は、中波及び長波デカップリングのためにこれまでに使用されていた従来の外部デカップリングキャパシタに取って代わる。この構成は、デジタル及び／又はアナログ集積回路Ｓ１に対して（入力）グランド電圧及び電源電圧を供給するプリント回路基板（ＰＣＢ）上に何等かの場所を空け渡す。
【００４５】
図１乃至図３に示される実施の形態の非限定的な例において、受動集積回路ＰＩＣは、その第２の領域Ｚ２に供給する電源電圧を、その領域のうちの二つ（Ｚ５及びＺ６）に対して出力するように構成されている。
【００４６】
この目的のため、受動集積回路ＰＩＣは、第２の領域Ｚ２、並びに、出力領域Ｚ５及びＺ６と並列に接続される二つの分岐部（又は第２の回路）を備える。
【００４７】
図３に示されるように、受動集積回路ＰＩＣは、領域Ｚ５、Ｚ６に対して出力される電源電圧を切り離すために第１の回路と第２の回路との間を接続するデカップリングキャパシタ手段ＤＣを備えてもよい。
【００４８】
デカップリングキャパシタ手段ＤＣは、高周波デカップリングのためにこれまでに使用されていた従来の内部デカップリングキャパシタに取って代わる。この構成は、デジタル及び／又はアナログ集積回路Ｓ１上に何等かの場所を空け渡す。
【００４９】
キャパシタ手段Ｃ１、Ｃ２、Ｃ３及びデカップリングキャパシタ手段ＤＣのタイプは、受動集積基板Ｓ２を形成する材料によって決まる。
【００５０】
例えば、受動集積基板Ｓ２は、半絶縁性材料又は半導体からなっていてもよい。
【００５１】
シリコン材料は、誘電体がコーティングされて電極に接続されるときにキャパシタ手段（Ｃ１、Ｃ２、Ｃ３及びＤＣ）を形成し得る孔又は溝の製造を可能にするために有益である。
【００５２】
しかし、高い誘電率（Ｋ）を有する平面構造をなすキャパシタ手段（Ｃ１、Ｃ２、Ｃ３及びＤＣ）を形成することもできる。
【００５３】
三つのタイプの「内蔵」キャパシタ手段を用いると、組立体ＩＣＡは、キャパシタ手段及び受動集積基板Ｓ２とデジタル及び／又はアナログ集積回路Ｓ１との間での寄生誘電効果が無い。実際に、誘電効果は、半導体産業におけるほとんどの用途の周波数範囲を優に上回る非常に高い周波数（２０乃至４０ＧＨｚを十分に超える）で現われる。
【００５４】
シリコン基板におけるポア（孔：ｐｏｒｅ）（又はトレンチ（溝））キャパシタの非常に低い直列インダクタンスに起因して、インダクタンスは無視できる。その結果、キャパシタＣ１乃至Ｃ３及びＤＣを一つのキャパシタ群に組み合わせて、組立体ＩＣＡを更に簡略化することができる。
【００５５】
対象の周波数範囲に応じてデカップリング機能を最適化するため、二つのキャパシタ間で、即ち、オンチップのキャパシタとオフチップのキャパシタとの間で、デカップリングキャパシタＤＣを分割することができる。また、これは、寄生インダクタンスが実質的に無いバンプ（又はマイクロボール）ＭＢを用いて受動集積基板Ｓ２とデジタル及び／又はアナログ集積回路Ｓ１（内蔵デカップリングキャパシタ）との間の接続が行われるため、可能である。
【００５６】
デジタル及び／又はアナログ集積回路Ｓ１上に反転されたシリコン基板Ｓ２は、それが熱拡散器としての機能を果たすため、有益である。従って、パッケージ（又は組立体）回路の熱抵抗が低減され、それにより、デジタル及び／又はアナログ集積回路Ｓ１の性能が向上し、パッケージの複雑さが減少する。
【００５７】
図１乃至図３に示される実施の形態の非限定的な例において、受動集積基板Ｓ２は、一つのタイプのグランド電圧と一つのタイプの電源電圧とについてルート割当を行うための受動集積回路ＰＩＣを一つだけ備える。しかしながら、受動集積基板Ｓ２は、必要に応じて、いくつかのタイプのグランド電圧といくつかのタイプの電源電圧とについてルート割当を行うためのいくつかの受動集積回路を備えてもよい。また、受動集積回路Ｓ２は、二つの入力及び／又は出力領域間（例えば、Ｚ２とＺ７との間、又は、Ｚ２とＺ８との間）に接続される少なくとも一つの浮遊キャパシタを備えてもよい。
【００５８】
図１に示されるように、デジタル及び／又はアナログ集積回路Ｓ１は、プリント回路基板ＰＣＢとの間に導電ボールを挟み込んだ状態でプリント回路基板ＰＣＢ上に配置された中間基板Ｓ３自体の上に配置されてもよい。そのような組立体は、当業者によりボール・グリッド・アレイ（ＢＧＡ）と称されているものを構成する。
【００５９】
この場合、中間基板Ｓ３は、その上面に配置され且つ接続パッドＰに接続されるとともに導電ワイヤ（又はリードフレーム）ＣＷを介して電源接続パッドＰＰとグランド接続パッドＧＰと信号接続パッドＳＰとに対してそれぞれ接続された第１の中間接続領域ＩＺ１を備える。また、中間基板は、その下面に配置され且つビアＶ１を介して第１の中間接続領域ＩＺ１に対して接続された第２の中間接続領域（図示せず）も備える。
【００６０】
プリント回路基板ＰＣＢは、その上面に配置され且つ導電ボールＢを介して中間基板Ｓ３の第２の中間接続領域に対してそれぞれ接続された第１の主接続領域ＭＺ１を備える。これらの第１の主接続領域ＭＺ１は、特に、デジタル及び／又はアナログ集積回路Ｓ１の電源接続パッドＰＰ、グランド接続パッドＧＰ及び信号接続パッドＳＰのそれぞれによって給電される電源接続領域、グランド接続領域、信号接続領域を画定する。
【００６１】
また、プリント回路基板ＰＣＢは、その下面に配置され且つビアＶ２を介して第１の主接続領域ＭＺ１に対してそれぞれ接続された第２の主接続領域（図示せず）も備える。
【００６２】
デジタル及び／又はアナログ集積回路Ｓ１は、ＣＭＯＳ技術又はＢｉ−ＣＭＯＳ技術で実現されることが好ましい。
【００６３】
図４に示される変形例において、プリント回路基板ＰＣＢは、受動集積基板Ｓ２上に直接に配置されてもよい（あるいは、逆に、受動集積基板Ｓ２（その上にデジタル及び／又はアナログ集積回路Ｓ１が配置されている）がプリント回路基板ＰＣＢ上に直接に配置されてもよい）。そのような組立体は、当業者によりウェーハ・レベル・パッケージ（ＷＬＰ）と称されているものを構成する。
【００６４】
プリント回路基板ＰＣＢは、（上記受動集積基板Ｓ２に対向する）第１の面上に配置され且つ導電ボールＢを介してデジタル及び／又はアナログ集積回路Ｓ１の電源接続パッドＰＰ、グランド接続パッドＧＰ及び信号接続パッドＳＰにそれぞれ接続された第１の主接続領域ＭＺ１を備える。これらの第１の主接続領域ＭＺ１は、特に、電源接続領域、グランド接続領域、信号接続領域を画定する。
【００６５】
また、プリント回路基板ＰＣＢは、（上記第１の面と反対側の）第２の面上に配置され且つビアＶ２を介して第１の主接続領域ＭＺ１にそれぞれ接続された第２の主接続領域ＭＺ２も備える。
【００６６】
デジタル及び／又はアナログ集積回路上において反転される受動集積基板を使用することにより、本発明は、デジタル及び／又はアナログ集積回路の様々な部品へと主電源ライン及びグランドラインのルート割当を行うことができる。デジタル及び／又はアナログ集積回路のパッドリングには非常にわずかな量の電源及びグランドＩ／Ｏパッドしか残らないため、多くの空間が空け渡される。この空け渡された空間により、非常に複雑な（多くのパッドを有する）デジタル及び／又はアナログ集積回路を使用することができ、又は、小型のＢＧＡを使用することができる。
【００６７】
本発明は、単なる一例として上述した集積回路組立体（又はパッケージ）の実施の形態に限定されず、特許請求の範囲内で当業者によって考慮され得る総ての他の実施の形態を含む。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る集積回路組立体の一部の第１の実施例を概略的に示す斜視図である。
【図２】図１に示される集積回路組立体のデジタル及び／又はアナログ集積回路を概略的に示す斜視図である。
【図３】図１に示される集積回路組立体の受動集積基板を概略的に示す斜視図である。
【図４】本発明に係る集積回路組立体の一部の第２の実施例を概略的に示す斜視図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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