(57)【要約】  縦型半導体デバイス、たとえばトレンチゲートＭＯＳＦＥＴパワートランジスタ（１）が、一導電型ドリフト領域（１２）を有し、このドリフト領域（１２）が、デバイスのブレークダウン電圧を増大させるための電荷補償用の互いに間隔をあけた縦型の逆導電型カラム（３０）を含む。ドリフト領域（１２）内のトレンチ（２０）の側壁上だけに絶縁材料（３１）が設けられ、トレンチ（２０）の下端から逆導電型材料がエピタキシャル成長させられる。側壁絶縁材料（３１）の存在は、ドレイン・ドリフト材料を横切る電荷補償カラム内のどんな欠陥をも防ぎ、したがってこれはデバイス（１）内のあらゆる過剰なリーク電流を防ぐ。また絶縁材料（３１）は、トレンチ側壁上でのエピタキシャル成長も防ぎ、したがって電荷補償の精度を減少させることになるボイドのトレンチ内での形成を実質的に防ぐ。この方法によるエピタキシャル成長は、うまく制御されることができ、主要上面（１０ａ）よりも下の上方高さ（２１）で停止されてもよい。したがって、補償カラム（３０）より上にある同じトレンチ（２０）内に、たとえば２０個のトレンチゲート２２、２３が形成されてもよい。
2008511982.tif 000002
【特許請求の範囲】
【請求項１】
デバイスの主要上面と主要下面との間を縦方向に順電流が流れるように構成される半導体デバイスを製造する方法であって、前記デバイスが一導電型材料からなるドリフト領域を有し、前記ドリフト領域が、前記デバイスの逆ブレークダウン電圧を増大させるための電荷補償を提供する互いに間隔をあけた縦型の逆導電型材料カラムを含み、前記方法が前記主要上面から前記一導電型ドリフト領域材料に縦型トレンチをエッチングすること、その後、前記互いに間隔をあけた逆導電型カラム用に前記トレンチ内に材料を設けることを含み、前記方法が、前記エッチングされたトレンチの側壁上に絶縁材料を設けること、および、その後前記逆導電型材料を前記トレンチの下端から上端に向かってエピタキシャル成長させることを含む方法。
【請求項２】
前記デバイスが縦型絶縁ゲート電界効果パワートランジスタであり、前記ドリフト領域がドレイン・ドリフト領域である、請求項１に記載の方法。
【請求項３】
前記トランジスタが縦型トレンチゲートＭＯＳＦＥＴであり、前記トレンチ内での前記逆導電型材料の前記エピタキシャル成長が、前記トレンチの前記上端よりも下の上方高さで停止され、次いで前記上方高さよりも上にある前記トレンチ側壁から前記絶縁材料が取り除かれ、次いで前記上方高さよりも上にある前記トレンチ内にゲート絶縁材料および導電性ゲート材料が設けられ、前記上方高さよりも上にチャネル適合領域およびソース領域が設けられる、請求項２に記載の方法。
【請求項４】
前記ゲート絶縁材料および前記導電性ゲート材料が設けられた後、前記チャネル適合領域および前記ソース領域が設けられる、請求項３に記載の方法。
【請求項５】
前記トランジスタが縦型プレーナゲートＭＯＳＦＥＴであり、前記主要上面上に、前記一導電型ドレイン・ドリフト材料に隣接し、またチャネル適合領域およびソース領域に隣接するプレーナゲートが設けられ、前記トレンチに隣接する前記ドレイン・ドリフト領域と前記チャネル適合領域との接合部の高さまで、電荷補償に必要な導電率で前記エピタキシャル成長材料が前記トレンチ内に設けられ、前記高さから前記主要上面まで、導電率がより高い材料が前記トレンチ内に設けられる、請求項２に記載の方法。
【請求項６】
電荷補償に適した前記逆導電型材料の前記トレンチ内での前記エピタキシャル成長が、前記主要上面まで継続され、次いで、前記接合部高さよりも上にある前記トレンチ内の前記エピタキシャル成長材料が、前記導電率がより高い材料に変換される、請求項５に記載の方法。
【請求項７】
電荷補償に適した前記逆導電型材料の前記トレンチ内での前記エピタキシャル成長が、前記接合部高さで停止され、次いで、前記トレンチが、前記導電率がより高い材料で前記主要上面まで充填される、請求項５に記載の方法。
【請求項８】
前記トレンチが前記主要上面まで充填される前に、前記接合部高さよりも上にある前記トレンチ側壁から前記絶縁材料が取り除かれる、請求項７に記載の方法。
【請求項９】
前記プレーナゲートとの少なくとも部分的な自己整合によって、前記プレーナゲートの後に前記チャネル適合領域および前記ソース領域が設けられる、請求項５から８のいずれか一項に記載の方法。
【請求項１０】
請求項１から９のいずれか一項に記載の方法によって製造された半導体デバイス。
【請求項１１】
デバイスの主要上面と主要下面との間を縦方向に順電流が流れるように構成される半導体デバイスであって、前記デバイスが一導電型材料からなるドリフト領域を有し、前記ドリフト領域が、前記デバイスの逆ブレークダウン電圧を増大させるための電荷補償を提供する互いに間隔をあけた縦型の逆導電型材料カラムを含み、前記一導電型ドリフト領域材料内に縦型トレンチがあり、前記トレンチの側壁上に前記トレンチの下端から延在する絶縁材料があり、前記トレンチの前記絶縁材料内側の領域を充填し、前記互いに間隔をあけた逆導電型カラムを提供するエピタキシャル材料がある半導体デバイス。
【請求項１２】
前記デバイスが縦型絶縁ゲート電界効果パワートランジスタであり、前記ドリフト領域がドレイン・ドリフト領域である、請求項１１に記載のデバイス。
【請求項１３】
前記トランジスタが縦型トレンチゲートＭＯＳＦＥＴであり、前記トレンチの前記側壁上の前記絶縁材料および前記絶縁材料内側の前記領域を充填する前記エピタキシャル材料が共に、前記主要上面より下の上方高さまで延在し、ゲート絶縁材料および導電性ゲート材料が前記上方高さよりも上にある前記トレンチ内にあり、チャネル適合領域およびソース領域が前記上方高さよりも上にある、請求項１２に記載のトランジスタ。
【請求項１４】
前記トランジスタが縦型プレーナゲートＭＯＳＦＥＴであり、前記一導電型ドレイン・ドリフト材料に隣接し、またチャネル適合領域およびソース領域に隣接するプレーナゲートが前記主要上面上にあり、前記トレンチに隣接する前記ドレイン・ドリフト領域と前記チャネル適合領域との接合部の高さまで、電荷補償に必要な導電率で前記エピタキシャル材料が前記トレンチ内にあり、前記高さから前記主要上面まで、導電率がより高い材料が前記トレンチ内にある、請求項１２に記載のトランジスタ。
【請求項１５】
前記トレンチ側壁上の前記絶縁材料が、前記接合部高さまでしか延在していない、請求項１４に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型半導体デバイスおよびそのようなデバイスの製造方法に関する。
【０００２】
特に、本発明は、デバイスの主要上面と主要下面との間を縦方向に順電流が流れるように構成される半導体デバイスであって、一導電型材料からなるドリフト領域を有する半導体デバイスに関する。本発明に関連する特に重要であるこのようなデバイスは、ドリフト領域がドレイン・ドリフト領域である縦型絶縁ゲート電界効果パワートランジスタであるが、本発明はバイポーラトランジスタやダイオードなど他の縦型半導体デバイスにも適用可能である。
【背景技術】
【０００３】
従来では、これらのデバイスの逆ブレークダウン電圧は、ドーパント濃度を減少させ、ドリフト領域の寸法を増大させることによって増大させることができる。しかしながら、これにより所望の逆ブレークダウン電圧の約２乗に比例してデバイスのオン抵抗も増大する。
【０００４】
縦型絶縁ゲート電界効果パワートランジスタにおけるこの問題は、トランジスタの逆ブレークダウン電圧を増大させるための電荷補償を提供する互いに間隔をあけた縦型の逆導電型材料カラムをドレイン・ドリフト領域に含ませることによって対処されることが知られている。すなわち、一導電型の順電流ドレイン・ドリフト材料の所与のドーピングレベルでは、トランジスタに逆バイアスがかけられた場合のその材料における単位面積当たりの空間電荷が、逆導電型材料カラムにおける単位面積当たりの空間電荷によって実質的に補償される、または平衡が保たれ、ブレークダウン電圧は、逆導電型カラムのない従来のトランジスタでのブレークダウン電圧より高くなる。また、これは、トランジスタの所与の所望のブレークダウン電圧では、一導電型材料のドーピングレベルはドレイン・ドリフト領域の所与の深さでより高くなり、したがってトランジスタのオン抵抗が従来のトランジスタよりも低くなり得ることも意味する。これらの電荷補償／平衡トランジスタにおけるドレイン・ドリフト領域の深さを増大させることによるブレークダウン電圧の増大は、２乗比例ではなく線形比例でオン抵抗を増大させる。
【０００５】
このタイプの電荷補償／電荷平衡トランジスタ、ならびに上記に対応するその特性についての説明の初期の開示は、米国特許第４７５４３１０号（弊社参照番号ＰＨＢ３２７４０）に見られる。この米国特許では、電荷平衡構造は、一導電型ドレイン・ドリフト領域内にトレンチをエッチングし、その後、逆導電型材料をエピタキシャル成長させてこれらのトレンチを充填することによって形成されることができることが提案されている。
【０００６】
現在は超接合（ＳＪ）デバイスまたはマルチＲＥＳＵＲＦデバイスの別名でも知られているこのタイプの電荷補償パワートランジスタのより最近の開示は、Ｇ．Ｄｅｂｏｄｙらによる論文、Ｐｒｏｃ．ＩＥＤＭ，６８３−６８５頁（１９９８年）にある。この論文は、マルチエピタキシャル成長および注入のプロセスを用いて、すなわち、ｎ−ドープのエピタキシャル層の堆積とｐ−アイランドの注入とを交互にすることで逆導電型電荷補償カラムを形成することを提案している。エピタキシャル・ステップの回数が多すぎず、コストもかかりすぎないようにする場合は、ｐ−アイランドを組み合わせることが、ピッチ寸法が大きいことを意味する横方向の拡散に伴う高いサーマルバジェット（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）を必要とし、したがって、これらのトランジスタのより高い電圧範囲（約４００ボルトよりも高い）への適用を制限する。
【０００７】
さらに最近では、エッチングされたトレンチをエピタキシャルに充填することによって逆導電型カラムを形成するための米国特許第４７５４３１０号における提案に戻る提案がなされている。良好な電荷補償を提供するために、逆導電型カラム用のトレンチは深く、すなわちドレイン・ドリフト領域の深さの大部分またはすべてを通じて延在すべきである。またこれらのトレンチは、デバイスの占める面積をできるだけ小さくするために、またできるだけピッチ寸法を小さくするために幅も狭くすべきである。ピッチ寸法をより小さくすると、ドリフト領域のドーピング濃度がより高い電荷補償を得ることが可能となり、その結果デバイスのオン抵抗がより低くなる。また、ドリフト領域のドーピング濃度がより高い場合にピッチ寸法をより小さくすると、より低いブレークダウン電圧範囲（約２０ボルトの下限まで）にあってもよい電荷補償のあるデバイスを製造することが可能となる。
【０００８】
電荷補償カラム用の深くて幅の狭い（アスペクト比が高い）トレンチをエピタキシャルに充填するこの方法の問題は、欠陥のない充填をどのように実現するか、またボイドのない充填をどのように実現するかである。既述の欠陥はエッチングされたトレンチの表面内にあり、したがって２つの導電型材料の境界にあり、またエピタキシャル充填材料中に延在している。これらの欠陥は、過剰なリーク電流を許容してしまうことがある。既述のボイドは、トレンチの下端からのエピタキシャル成長がトレンチの側壁からの成長と同時に起こることよって引き起こされ、この側壁の成長は、トレンチが充填される前にトレンチの上端で合流してしまう。これらのボイドは、電荷平衡の精度を下げる。また、一度ボイドが存在すると、後に続くエッチング・プロセスのステップ中に広げられ、ことによると、たとえば電荷平衡を損ねることになる導電性材料で充填される恐れがある。さらに、トレンチ形状の小さな変化が、トレンチの側壁からの成長によってもたらされるボイドのトレンチ内での位置に大きな影響を与える可能性があることが実験によってわかった。したがって、トレンチ内でのこれらボイドの位置は、単一のウエハ上の異なる場所の間で変化する可能性があり、これは再現性の問題を生じる恐れがある。Ｓ．Ｙａｍａｕｃｈｉ等による論文、ＩＳＰＳＤ，１３３−１３６頁［２００２年］は、欠陥を低減するためのトレンチのプレＨ２アニール、第１のエピタキシャル成長、第１の成長がボイドを形成したトレンチの上端を開くためのＨＣＬによるエッチング、ボイドを充填するための第２のエピタキシャル成長、およびポストＨ２アニールを含む複雑な多段階プロセスを提案している。このプロセスにおけるこれら複数のステップは、高いサーマルバジェットを必要とし、これは、実現可能なドーピング・プロファイルおよびセル寸法を制限する。Ｍ．Ｒｕｂらによる論文、ＩＳＰＳＤ，２０３−２０６頁［２００３年］は、電荷補償が各トレンチ内で局所的に規定されるようにトレンチが第１の薄いｎ型エピタキシャル層と第２の薄いｐ型エピタキシャル層の両層を含む構造を提案している。エッチングされたトレンチのボイドのないエピタキシャルな充填はウエハ全体に均一には分散していないことを実験が示しているといわれているので、この代替構造は推奨される。この構造では、薄い層のエピタキシャル成長速度が均一でない場合、電荷補償が大きく影響されることになると我々は考えている。
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明の第１の態様によれば、デバイスの主要上面と主要下面との間を縦方向に順電流が流れるように構成される半導体デバイスを製造する方法であって、前記デバイスが一導電型材料からなるドリフト領域を有し、前記ドリフト領域が、前記デバイスの逆ブレークダウン電圧を増大させるための電荷補償を提供する互いに間隔をあけた縦型の逆導電型材料カラムを含み、前記方法が前記主要上面から前記一導電型ドリフト領域材料に縦型トレンチをエッチングすること、その後、前記互いに間隔をあけた逆導電型カラム用に前記トレンチ内に材料を設けることを含み、前記方法が前記エッチングされたトレンチの側壁上に絶縁材料を設けること、および、その後前記逆導電型材料を前記トレンチの下端から上端に向かってエピタキシャル成長させることを含む方法が提供される。
【００１０】
トレンチ側壁上の絶縁材料の存在は、一導電型ドレイン・ドリフト材料を横切る逆導電型材料内のどんな欠陥をも防ぎ、したがってこれは過剰なリーク電流を防ぐ。
【００１１】
トレンチの内側でのエピタキシャル成長は、上に定義されている本発明の方法では、下端から上端に向かって行われ、絶縁材料が存在するトレンチの側壁上では行われないため、どのようにボイドのない充填を実現するのかという上述の問題が実質的に解決される。また、この充填方法はトレンチの正確な形状に対する感度があまり高くないため、このボイドのない充填はウエハのほぼ全域にわたって実現されるはずであり、したがってより高い歩留まりの許容できるトランジスタを提供するものであると考えられる。
【００１２】
上に定義されている本発明の方法は、Ｙａｍａｕｃｈｉの論文に提案されている方法よりも複雑ではなく、そのような高いサーマルバジェットを必要としない。また、Ｒｕｂの論文に提案されている方法と比較して、上に定義されている本発明の方法の利点は、エピタキシャル成長速度が一定でない場合に、余分な材料が成長させられ、次いで、（たとえば化学的機械研磨を用いて）取り除かれてもよいことである。
【００１３】
特に重要な本発明の方法の適用は、デバイスが縦型絶縁ゲート電界効果パワートランジスタであり、ドリフト領域がドレイン・ドリフト領域である場合である。
【００１４】
トレンチの下端から上端に向かう本発明によるエピタキシャル成長の範囲は、うまく制御されることができ、これによりトランジスタ製造におけるさらなる加工ステップを簡略化することができる。したがって、トランジスタが縦型トレンチゲートＭＯＳＦＥＴである本発明による好ましい方法では、トレンチ内での逆導電型材料のエピタキシャル成長が、トレンチの上端よりも下の上方高さで停止され、次いで前記上方高さよりも上にあるトレンチ側壁から絶縁材料が取り除かれ、次いで前記上方高さよりも上にあるトレンチ内にゲート絶縁材料および導電性ゲート材料が設けられ、前記上方高さよりも上にチャネル適合領域およびソース領域が設けられてもよい。好ましくは、ゲート絶縁材料および導電性ゲート材料が設けられた後、チャネル適合領域およびソース領域が設けられる。
【００１５】
本発明の方法の縦型絶縁ゲート電界効果パワートランジスタへの別の好ましい適用では、トランジスタが縦型プレーナゲートＭＯＳＦＥＴであり、前記主要上面上に、前記一導電型ドレイン・ドリフト材料に隣接し、またチャネル適合領域およびソース領域に隣接するプレーナゲートが設けられ、トレンチに隣接するドレイン・ドリフト領域とチャネル適合領域との接合部の高さまで、電荷補償に必要な導電率でエピタキシャル成長材料がトレンチ内に設けられ、その高さから主要上面まで、導電率がより高い材料がトレンチ内に設けられる。電荷補償に適した逆導電型材料のトレンチ内でのエピタキシャル成長が、主要上面まで継続され、次いで、前記接合部高さよりも上にあるトレンチ内のエピタキシャル成長材料が、前記より高い導電率に変換されてもよい。あるいは、電荷補償に適した逆導電型材料のトレンチ内でのエピタキシャル成長が、接合部高さで停止され、次いで、トレンチが、前記導電率がより高い材料で主要上面まで充填されてもよい。この場合、トレンチが主要上面まで充填される前に、接合部高さよりも上にあるトレンチ側壁から前記絶縁材料が取り除かれてもよい。好ましくは、プレーナゲートとの少なくとも部分的な自己整合によって、プレーナゲートの後にチャネル適合領域およびソース領域が提供される。
【００１６】
本発明の第２の態様によれば、デバイスの主要上面と主要下面との間を縦方向に順電流が流れるように構成される半導体デバイスであって、デバイスが一導電型材料からなるドリフト領域を有し、このドリフト領域が、デバイスの逆ブレークダウン電圧を増大させるための電荷補償を提供する互いに間隔をあけた縦型の逆導電型材料カラムを含み、一導電型ドリフト領域材料内に縦型トレンチがあり、トレンチの側壁上にトレンチの下端から延在する絶縁材料があり、前記絶縁材料内の前記トレンチの領域を充填し、互いに間隔をあけた逆導電型カラムを提供するエピタキシャル材料がある半導体デバイスが提供される。トレンチ側壁上の絶縁材料は、逆導電型エピタキシャル材料中のどんな欠陥も一導電型ドレイン・ドリフト材料から隔離し、したがってこれは過剰なリーク電流を防ぐ。
【００１７】
本発明のこの態様の好ましい適用では、このデバイスが縦型絶縁ゲート電界効果パワートランジスタであり、ドリフト領域がドレイン・ドリフト領域である。このようなトランジスタの１つは、トレンチの側壁上の絶縁材料および絶縁材料内側の領域を充填するエピタキシャル材料が共に、前記主要上面より下の上方高さまで延在し、ゲート絶縁材料および導電性ゲート材料が前記上方高さよりも上にあるトレンチ内にあり、チャネル適合領域およびソース領域が前記上方高さよりも上にある縦型トレンチゲートＭＯＳＦＥＴでよい。このような別のトランジスタは、前記一導電型ドレイン・ドリフト材料に隣接し、またチャネル適合領域およびソース領域に隣接するプレーナゲートが前記主要上面上にあり、トレンチに隣接するドレイン・ドリフト領域とチャネル適合領域との接合部の高さまで、電荷補償に必要な導電率でエピタキシャル成長材料がトレンチ内にあり、その高さから主要上面まで、導電率がより高い材料がトレンチ内にある縦型プレーナゲートＭＯＳＦＥＴでよい。このプレーナゲート・トランジスタでは、トレンチ側壁上の絶縁材料が、接合部高さまでしか延在していなくてもよい。
【００１８】
トレンチ側壁上に絶縁材料を有するトレンチの下端から上端までの選択的エピタキシャル成長それ自体は、縦型デバイスのドリフト領域における電荷補償カラム以外への適用では半導体技術ですでに知られている。米国特許第５３８４２８０（東芝）は、異なる集積回路、たとえばＤＲＡＭ間に隔離トレンチを形成することに関するものであり、半導体本体内のこれら隔離トレンチの幅は異なり、たとえば幅０．２ミクロンと幅１．０ミクロンのトレンチが各々深さ０．５ミクロンである。このようなトレンチに酸化物−窒化物側壁を設け、次いでこれらトレンチ内にエピタキシャル・シリコンを選択的に成長させることが提案されている。これらの酸化物−窒化物側壁が、トレンチの外側にある集積回路間の所要の隔離を提供するが、トレンチ内のエピタキシャル・シリコンが、残りのシリコン基板に圧力を加えることはない。米国特許第６５５５８９１号（ＩＢＭ）は、ＢｉＣＭＯＳデバイスおよびＳＯＩ構造の埋め込み酸化物層よりも深く延在するバイポーラトランジスタの設け方に関するものである。ＢＯＸ層を貫通してトレンチをエッチングし、シリコンの酸化物または窒化物あるいはシリコンの酸化物−窒化物でトレンチ側壁を絶縁し、トレンチ内にシリコンをエピタキシャル成長させることが提案されている。このトレンチの幅は、トレンチ内に形成されるデバイス、たとえばＤＲＡＭセルに応じてミクロンからミリメートルの範囲でよく、これらのデバイスは、トレンチの外側にあるＳＯＩ内に形成されているＦＥＴからトレンチ側壁で絶縁されている。
【００１９】
ここで、本発明による縦型半導体デバイスおよびこれらのデバイスを製造する方法の諸実施形態が、添付図面を参照しながら例として説明される。
【発明を実施するための最良の形態】
【００２０】
ここで図１を参照すると、トレンチゲートＭＯＳＦＥＴ型の縦型絶縁ゲート電界効果パワートランジスタ半導体デバイス１が示されている。このデバイス１は、単結晶シリコン半導体本体１０を備え、デバイス本体１０の主要な上面１０ａと下面１０ｂとの間を縦方向に順電流が流れるように構成されている。本体１０は、一導電型（ｎ＋）の基板ドレイン領域１１およびその一導電型（ｎ）のドレイン・ドリフト領域１２を有する。ドリフト領域１２は、デバイス１の逆ブレークダウン電圧を増大させるための電荷補償に必要な導電率で、互いに間隔をあけた縦型の逆導電型（ｐ）材料カラム３０を含む。ドリフト領域材料１２内には縦型トレンチ２０があり、これらのトレンチ２０は、ドレイン基板１１と主要上面１０ａとの間に延在する。トレンチ２０の側壁上の絶縁材料３１がトレンチ２０の底面から延在し、また、エピタキシャル材料が絶縁材料３１の内側の領域を充填し、互いに間隔をあけた逆導電型カラム３０を提供する。絶縁材料３１およびエピタキシャル材料３０は共に、主要上面１０ａより下の上方高さ２１まで延在する。ゲート絶縁材料２２および導電性ゲート材料２３、好ましくは高濃度ドープ多結晶シリコンが、上方高さ２１より上のトレンチ２０内にあり、ｐ型チャネル適合領域１５およびソース領域１６が上方高さ２１より上にある。
【００２１】
デバイス１は、共通のドレイン領域１１を共有する電気的に並列なトランジスタセルを数多く有する。図１は、セル用の周辺トレンチゲート２２、２３の２つのセクションを有する１つのトランジスタセルの横範囲（セルピッチ）ＴＣ１を示す。適切なゲート電位をデバイス１のオン状態である導電性ゲート材料２３に印加すると、トレンチゲートに隣接する各セル内のｐ型領域１５に縦方向の伝導チャネル１５ａが形成され、それにより、環状のソース領域１６から伝導チャネル１５ａを通り、ドリフト領域１２を縦方向に貫通してドレイン領域１１へと各トランジスタセルＴＣ１に順電流が流れる。絶縁領域１７が、トレンチゲート２２、２３を覆って設けられる。ソース・メタライゼーション１８が絶縁領域１７を覆って設けられる。ゲート２３との電気接続部（図示しない）は、トランジスタセル領域の外に設けられる。ドレイン・メタライゼーション１９が、ドレイン基板１１の下に設けられる。
【００２２】
トランジスタ１の逆ブレークダウン電圧およびオン抵抗に対するｐ型電荷補償カラム３０の機能および利点は、従来技術に関して上で説明した。デバイス１では、トレンチ２０の側壁上の絶縁材料３１が、ｐ型エピタキシャル材料３０中のどんな欠陥をもｎ型ドレイン・ドリフト材料１２から隔離し、したがってこれは過剰なリーク電流を示す。チャネル適合領域１５とドリフト領域１２との接合部は、電荷補償カラム３０の上端より少し上でトレンチゲートに隣接していなければならない。材料３０の上端は、ＲＥＳＵＲＦ効果を高めるソース電気接続部（図示しない）に接続されている。
【００２３】
ここで図２を参照すると、プレーナゲートＭＯＳＦＥＴ型の縦型絶縁ゲート電界効果パワートランジスタ半導体デバイス２が示されている。デバイス２は、主要な上面および下面１０ａ、１０ｂを有する半導体本体１０と、一導電型（ｎ＋）の基板ドレイン領域１１と、その一導電型（ｎ）のドレイン・ドリフト領域１２とを、ドリフト領域１２が上面１０ａまで延在することを除いて図１のデバイス１と同様に備える。ドリフト領域材料１２内には縦型トレンチ２０があり、これらのトレンチ２０は、ドレイン基板１１と上面１０ａとの間に延在する。トレンチ２０の側壁上の絶縁材料３１１が、トレンチ２０の下端から延在し、また、逆導電型（ｐ）エピタキシャル材料が、トレンチ２０に隣接するドレイン・ドリフト領域１２とチャネル適合領域１５１との接合部の高さ２１１まで絶縁材料３１１の内側の領域を、電荷補償に必要な導電率で充填し、ドリフト領域１２に含まれる互いに間隔をあけた縦型の電荷補償カラム３０１を図１のデバイス１と同様に提供する。電荷補償材料３０１よりも高い導電率を有する材料３０２が、高さ２１１から主要上面１０ａまでの絶縁材料３１１内側のトレンチ２０内にある。材料３０２は、材料３０１よりも高濃度でドープされたエピタキシャル・シリコン、すなわち多結晶シリコンでよい。
【００２４】
デバイス２は、共通のドレイン領域１１を共有する電気的に並列なトランジスタセルを数多く有する。図２は、セルＴＣ２用の、また隣接するセル用の周辺プレーナゲート構造１３、１４を有する１つのトランジスタセルの横範囲（セルピッチ）ＴＣ２を示す。各プレーナゲート構造は、主要上面１０ａ上にプレーナゲート絶縁層１３を有し、その上に導電性ゲート材料１４を有する。
【００２５】
ドレイン・ドリフト領域１１は、隣接するトランジスタセルの周辺領域１２ａにおける主要上面１０ａまで延在する。各トランジスタセルの周辺ドレイン・ドリフト領域１２ａ内、および電荷補償カラム３０１の一方の側に、ｐ型チャネル適合領域１５１およびｎ型ソース領域１６１がある。したがって、表面１０ａ上のプレーナゲート１３、１４はドレイン・ドリフト材料１２に隣接し、またチャネル適合領域１５１およびｎ型ソース領域１６１に隣接する。適切なゲート電位をデバイス２のオン状態である導電性ゲート材料１４に印加すると、プレーナゲート１３、１４に隣接するｐ型領域１５１に横方向の伝導チャネル１５１ａが形成され、それにより、ソース領域１６１から横方向に伝導チャネル１５１ａを貫通して周辺ドレイン・ドリフト領域１２ａへ、その後ドレイン・ドリフト領域１２ａおよび１２を縦方向に貫通して基板ドレイン領域１１へと各セルＴＣ２内に順電流が流れる。プレーナゲート１３、１４を覆う絶縁領域１７、ソース・メタライゼーション１８、導電性ゲート材料１４との電気接続部（図示しない）およびドレイン・メタライゼーション１９は、図１のデバイス１と同様に設けられる。
【００２６】
ここで図３を参照すると、トレンチ２０の側壁上の絶縁材料３１１が接合部高さ２１１までしか延在しないという点で図２に示されるトランジスタ２とは異なるプレーナゲートＭＯＳＦＥＴパワートランジスタ３が示されている。
【００２７】
図３のデバイス３では、材料３０２がソース１６１およびチャネル適合１５１領域の側面と直接接続されている。この構造の利点は、ソース・メタライゼーション１８が、主要上面１０ａで材料３０２を介するだけで領域１６１および１５１と接続され得ること、すなわち、トレンチ２０がゲート１４を覆う絶縁材料１７に隣接し得ることであり、その結果、ゲート１４が互いにより近接し、図２のデバイス２と比べてピッチ寸法がより小さくなり得る。
【００２８】
図２および３のデバイス２および３について、トレンチ２０の側壁上の絶縁物３１１を有するｐ型の電荷補償カラム３０１の機能および利点は、図１のデバイス１のカラム３０および側壁絶縁物３１の上述した機能および利点とほぼ同じである。
【００２９】
図２および３のプレーナゲートＭＯＳＦＥＴデバイス２および３において、トレンチ２０に隣接するチャネル適合領域１５１とドリフト領域１２との接合部の高さ２１１より上にあるトレンチ２０内に導電率がより高い材料３０２を有する理由は、ＲＥＳＵＲＦ効果を高める、すなわち、電荷補償カラムによって提供されるデバイスの逆ブレークダウン電圧の増大を促進するためである。理想的な電荷補償では、電荷補償カラム３０１の上端の電位が、チャネル適合領域１５１とドリフト領域１２との接合部の高さ２１１の電位と同じであるはずである。これに関連して、米国特許第６６０５８６２号（弊社参照番号ＰＨＮＬ０１０１３７）は、半絶縁材料の抵抗経路によって提供されるトレンチ形状領域を有するＲＥＳＵＲＦデバイスを記載しており、抵抗経路に沿った電圧降下の開始がチャネル適合領域とドレイン・ドリフト領域との接合部の深さと近接して整合している場合に、ブレークダウン電圧の増大に対してドレイン・ドリフト領域内の電界分布がどのように改善されるのかが説明されている。ＲＥＳＵＲＦ効果を得るために電荷補償カラムを用いる本発明の場合、約１００ボルトよりも高く最大約６００ボルトまでの中電圧および高電圧デバイスでは、深さ最大約３０ミクロンの深いドリフト領域１２を通してチャネル適合領域１５１とドレイン領域１１との間で電圧降下が起こるが、ソース・メタライゼーション１８から高さ２１１までのトレンチ２０内での電圧降下が少しだけであることは、トレンチ内の高さ２１１での電位をドリフト領域１２の上端の電位と等しくするのを助ける際に依然として有利となる。この少しの電圧降下は、導電率がより高い材料３０２によって実現される。約１００ボルトよりも低い低電圧デバイスでは、２０ボルトで深さ約１ミクロンまでの比較的浅いドリフト領域１２を通してチャネル適合領域１５１とドレイン領域１１との間で電圧降下が起こるが、トレンチ内の高さ２１１での電位をドリフト領域１２の上端の電位と等しくするためには、ソース・メタライゼーション１８から高さ２１１までのトレンチ２０内で起こる電圧降下が少しだけ、すなわち、ドリフト領域１２内での電圧降下のうちのほんの少しの割合だけであることが特に重要となり、したがって導電率がより高い材料３０２の存在が特に重要となる。最適なＲＥＳＵＲＦを得るためには、ドリフト領域１２および電荷補償カラム３０１中のドーパントのドーズ量は、約１ｅ１２ｃｍ−２とすべきである。領域３０２のドーピング濃度は、この材料中での電圧降下を制限するためにできるだけ高く、たとえば約１ｅ１２ｃｍ−３とすべきである。
【００３０】
本発明の範囲内での電荷補償カラムの構成の可能な変形形態は下記を含む。図１のトレンチゲートＭＯＳＦＥＴデバイス１の構成は、たとえば１００ボルトを下回るより低い電圧のトランジスタにおけるより小さいセルピッチでは有利である。しかしながら、セルピッチがより大きいトレンチゲートＭＯＳＦＥＴでは、トレンチゲートデバイス１が、トレンチゲート２２、２３の下ではなくトランジスタセルＴＣ１の中心領域に電荷補償カラム３０、３１を有していてもよい。セルピッチがより大きいトレンチゲートＭＯＳＦＥＴにおけるこのような中心領域の電荷補償カラムは、上面１０ａまで延在することができる。とはいえ、特により低電圧のトレンチゲートＭＯＳＦＥＴでは、図２および３のプレーナゲートＭＯＳＦＥＴ２および３に示される電荷補償カラム３０１およびそれより上部領域の導電率がより高い材料３０２と同様に、これら中心領域の電荷補償カラムが、ドレイン・ドリフト領域１２とチャネル適合領域１５との接合部の高さまでトレンチ内で延在し、導電率がより高い材料が、その高さから主要上面１０ａまでトレンチ２０内に設けられることが有利なはずである。図２および３のプレーナゲートＭＯＳＦＥＴでは、特により高電圧のデバイスでは、本発明の範囲内で上部領域の導電率がより高い材料３０２が省略されてもよい。
【００３１】
ここで図４および５を参照すると、本発明による方法におけるステップが示されており、これらのステップは、図１のトレンチゲート・トランジスタと図２および３のプレーナゲート・トランジスタとの製造に共通である。最初に、ドレイン領域を形成するためのｎ+導電型基板１１からなる単結晶シリコン半導体本体１０が設けられ、基板１１上に、ドレイン・ドリフト領域を形成するためのｎ導電型エピタキシャル層１２が成長させられる。層１２の上端はトランジスタの主要上面１０ａを形成することになり、基板１１の下端はトランジスタの主要下面１０ｂを形成することになる。厚いハードマスク４０、たとえば酸化珪素が上面１０ａ上に設けられ、このマスクによって提供されるウインドウが、上面１０ａからドリフト領域材料１２へと深い縦型トレンチ２０を異方性エッチングするために使用される。トレンチ２０は、好ましくは層１２の全深さを通じて基板１１にまで延在する。実験では、このようなトレンチを幅１．５ミクロン、深さ１２ミクロンでエッチングした。これらのトレンチ２０は、トランジスタの所要逆ブレークダウン電圧２０ボルトごとに約１ミクロンの深さ、すなわち、６００ボルトのデバイスでは最高約３０ミクロンの深さとなる。次いで、図４に示されるように、薄い、たとえば４０ｎｍの絶縁材料層３１、３１１が、たとえば酸化珪素を堆積または成長させることによって、トレンチ２０の内側のトレンチ下端およびトレンチ側壁上に設けられる。次いで、トレンチ下端の酸化物を取り除くために異方性酸化物ドライエッチングが行われ、図５に示されるように、エッチングされたトレンチ２０の側壁上にだけ設けられた酸化物絶縁材料３１、３１１を残す。次いで、図６および７に示されるように、ｐ導電型材料３０、３０１が、トレンチ２０の下端から上端に向かってエピタキシャル成長させられる。
【００３２】
実験では、この本体上の自然酸化物を取り除くために、図５に示される半導体本体が洗浄し、その後１０５０℃でそのままでベークを行った。次いで、ＴＣＳ（トリクロロシラン）をシリコンガス前駆体として、また水素を前駆体ガスとして用い、温度１０５０℃、全圧４０Ｔｏｒｒでエピタキシャル成長が行われた。プロセスを最適化することなしに、１ミクロン毎分よりも高速の成長速度が得られ、また良好な酸化物に対する選択性が得られた、すなわち、側壁層３１、３１１上でのシリコンのエピタキシャル成長が実質的になかった。上述の１２ミクロンのトレンチを充填するための堆積時間は約５分であった。この側壁絶縁材料は、ドレイン・ドリフト材料を横切る電荷補償カラム内のどんな欠陥をも防ぎ、したがってこれはあらゆるリーク電流が過剰となることを防ぐ。
【００３３】
トレンチの内側でのエピタキシャル成長は、下端から上端に向かって行われ、絶縁材料が存在するトレンチの側壁上では行われないため、ほぼボイドのないトレンチ充填が実現される。また、この充填方法はトレンチの正確な形状に対する感度があまり高くないため、このボイドのない充填はウエハのほぼ全域にわたって実現されるはずであり、したがってより高い歩留まりの許容できるトランジスタを提供するものであると考えられる。
【００３４】
トレンチ内側のシリコンの高さは、本発明による上述の方法におけるエピタキシ・プロセス中のシリコン成長時間を適合させることによって、うまく制御されることができる。これにより、半導体デバイス製造におけるさらなる加工を簡略化することができる。
【００３５】
図６は、図１のトレンチゲートＭＯＳＦＥＴデバイス１ならびに図２および３のプレーナゲートＭＯＳＦＥＴデバイス２および３について、ｐ導電型材料３０、３０１のエピタキシャル成長がトレンチ２０の上端より下の上方高さ２１、２１１で停止されることを示す。
【００３６】
図１のデバイス１を製造する際の次のステップは、上方高さ２１より上にあるトレンチ側壁から側壁絶縁材料３１を取り除くことである。次いで、図１に示されるようなゲート絶縁材料２２が、酸化珪素を成長させることによって上方高さ２１よりも上にあるトレンチ２０内に設けられ、次いで、ハードマスク４０の除去後、導電性ゲート材料２３がドープ多結晶シリコンを堆積させることによって設けられ、主要上面１０ａに対して平坦化される。図１に示されるチャネル適合領域１５およびソース領域１６は、好ましくはゲート絶縁材料２２および導電性ゲート材料２３が設けられた後に注入およびアニールによって設けられる。これは、チャネル適合領域およびソース領域が、サーマルバジェットで有利なトレンチゲートの深さに比べると、容易に所要の深さに調整されることができるため好ましい。あるいは、チャネル適合領域と、おそらくソース領域も、トレンチ２０をエッチングする前に形成されてもよく、次いで、エピタキシャル成長の上方高さ２１が、チャネル適合領域と比較してトレンチゲートを所要の深さで提供するために調整されてもよい。次いで、デバイス１は、トレンチゲート２２、２３を覆う絶縁領域１７を設け、その後ソース・メタライゼーション１８、ゲート・メタライゼーション（図示せず）およびドレイン・メタライゼーション１９を設けることによって完成される。
【００３７】
図２のデバイス２では、材料３０１のエピタキシャル成長を高さ２１１で停止した後、側壁絶縁物３１１は定位置に残り、導電率がより高い材料３０２でトレンチ２０が充填される。この充填は、より高濃度でドープされたシリコンをさらにエピタキシャル成長させることによって、あるいは、多結晶シリコンでもよいより高濃度でドープされた材料を堆積させることによって行われるものでよい。次いで、ハードマスク４０の除去後の、図２のデバイス２を製造する際のステップは次のとおりである。上面１０ａ上に、酸化珪素を成長させることによってゲート絶縁材料が層として設けられ、次いで、導電性ゲート材料層がドープ多結晶シリコンとして堆積され、次いでプレーナゲート１３、１４を設けるためにこれら２つの層がパターニングされる。チャネル適合領域１５１およびソース領域１６１は、注入およびアニールによって設けられるが、好ましくはプレーナゲート１３、１４を形成した後、さらに好ましくはこれらプレーナゲートとの少なくとも部分的な自己整合によって設けられる。次いで、デバイス２は、プレーナゲート１３、１４を覆う絶縁領域１７を設け、その後ソース・メタライゼーション１８、ゲート・メタライゼーション（図示せず）およびドレイン・メタライゼーション１９を設けることによって完成される。
【００３８】
図７は、図２のプレーナゲートＭＯＳＦＥＴデバイス２について、ｐ導電型材料３０１のエピタキシャル成長がトレンチ２０の上端まで継続されてもよいことを示す。次いで、高さ２１１より上にある材料３０１が、注入によって導電率がより高い材料３０２に変換される。
【００３９】
図３のプレーナゲートＭＯＳＦＥＴデバイス３では、図６に示されるように高さ２１１で材料３０１のエピタキシャル成長を停止した後、高さ２１１より上にある側壁絶縁物３１１が取り除かれる。ハードマスク４０の除去後、次いでトレンチ２０の上部が、導電率がより高い材料３０２で充填される。この充填ステップは、たとえば多結晶シリコンを堆積させることによって、あるいは、たとえばボロンがドープされたシリコンをエピタキシャル成長させることによって、材料３０１の上に、またトレンチ２０の側面上に行われるものでよい。次いで、図２のデバイス２について説明されたのと同様に、デバイス３が完成される。
【図面の簡単な説明】
【００４０】
【図１】本発明によるトレンチゲートＭＯＳＦＥＴ型の縦型絶縁ゲート電界効果パワートランジスタの一部分を示す概略断面図である。
【図２】本発明によるプレーナゲートＭＯＳＦＥＴ型の縦型絶縁ゲート電界効果パワートランジスタの一部分を示す概略断面図である。
【図３】本発明によるプレーナゲートＭＯＳＦＥＴ型の別の縦型絶縁ゲート電界効果パワートランジスタの一部分を示す概略断面図である。
【図４】本発明による、縦型絶縁ゲート電界効果パワートランジスタを製造する方法におけるステップを示す図であり、これらステップは図１、２および３のトランジスタの製造に共通である。
【図５】本発明による、縦型絶縁ゲート電界効果パワートランジスタを製造する方法におけるステップを示す図であり、これらステップは図１、２および３のトランジスタの製造に共通である。
【図６】図１および３のトランジスタを製造する方法における、図４および５に示されるステップに続くステップを示す図である。
【図７】図２のトランジスタを製造する方法における、図４および５に示されるステップに続くステップを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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