(57)【要約】  一以上のフルブリッジインバータ（１０１，１０２）の出力を制御する制御装置（７０１）を開示する。制御装置（７０１）は、フルブリッジインバータ（１０１，１０２）からの出力のスイッチングのタイミングをスタガリングさせることによって電磁放射の量を低減する。これは、出力が同期パルスを中心に対称になるように出力を同期させることにより達成される。
2008544729.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のフルブリッジインバータを制御するコントローラであって、前記第１及び第２のフルブリッジインバータからの出力のスイッチングのタイミングをスタガリングする制御手段を具えることを特徴とするコントローラ。
【請求項２】
前記制御手段は、前記第１及び第２のインバータの出力を受信同期パルス列内の同期パルス上の一点を中心に対称になるように制御することによって前記スイッチングのタイミングをスタガリングするように動作することを特徴とする請求項１記載のコントローラ。
【請求項３】
フルブリッジインバータを制御するコントローラであって、同期パルス列を受信する手段と、前記フルブリッジインバータの出力を前記同期パルス列内の同期パルス上の一点を中心に対称になるように制御する制御手段とを具えることを特徴とするコントローラ。
【請求項４】
前記受信同期パルス列の周波数の整数倍の周波数を有する周期信号を発生する発振器を具えることを特徴とする請求項２又は３記載のコントローラ。
【請求項５】
前記制御手段は、前記フルブリッジインバータの出力が前記発生される周期信号上の同一点を中心に対称なパルスとなるように構成されていることを特徴とする請求項４記載のコントローラ。
【請求項６】
前記発振器により発生される前期周期信号がＶ字形信号であり、前記周期信号上の同一点は前記Ｖ字形信号の最小値又は最大値であることを特徴とする請求項５記載のコントローラ。
【請求項７】
前記発振器により発生される前記周期信号はのこぎり波信号であり、前記周期信号上の同一点は前記のこぎり波信号の傾斜エッジ上の一点であることを特徴とする請求項５記載のコントローラ。
【請求項８】
前記周期信号に従ってパルス列を発生する同期ロジックを具えることを特徴とする請求項４−７のいずれかに記載のコントローラ。
【請求項９】
前記同期ロジックは、前記同期パルス列を受信し、前記周期信号を前記受信同期パルス列又は最高周波数を有する前記発生されるパルス列に同期させるように動作することを特徴とする請求項８記載のコントローラ。
【請求項１０】
制御信号を発生する制御電圧発生手段を具え、前記インバータからの出力パルスの幅を前記制御信号の値に応じて決定することを特徴とする請求項４−９のいずれかに記載のコントローラ。
【請求項１１】
前記インバータからの出力パルスの幅は、前記周期信号が前記制御信号より小さくなることで決まることを特徴とする請求項１０記載のコントローラ。
【請求項１２】
前記インバータは共振負荷に接続され、前記制御手段は前記負荷の電力要求に応じて前記出力パルスを発生することを特徴とする請求項３−１２のいずれかに記載のコントローラ。
【請求項１３】
前記制御手段は、前記フルブリッジインバータからの出力を連続するパルスの同一点に同期させるとともに該同一点を中心に対称にするように構成されていることを特徴とする請求項２−１２のいずれかに記載のコントローラ。
【請求項１４】
請求項１−１３のいずれかに記載の第１および第２のコントローラを具えるデバイスであって、同期パルスが前記第１および第２のコントローラに共通であることを特徴とするデバイス。
【請求項１５】
請求項２又は３に従う第２のコントローラと通信する請求項８に従う第１のコントローラを有するデバイスであって、前記第１のコントローラが前記第２のコントローラにより使用される同期パルスを発生することを特徴とするデバイス。
【請求項１６】
プリント回路基盤に接続可能な少なくとも１つのピンと、
請求項１―１３のいずれかに記載のコントローラと、
を具えることを特徴とする半導体集積回路。
【請求項１７】
バックライトと、
ピクセルアレイと、
前記バックライトに制御のために接続された請求項１６記載の半導体集積回路と、
を具えるディスプレイパネル。
【請求項１８】
第１及び第２のフルブリッジインバータを制御する方法であって、前記第１及び第２のフルブリッジインバータからの出力のスイッチングのタイミングをスタガリングすることを特徴とする制御方法。
【請求項１９】
フルブリッジインバータを制御する方法であって、同期パルス列を受信し、前記フルブリッジインバータの出力を前記同期パルス列内の同期パルス上の一点を中心に対称になるように制御することを特徴とする制御方法。
【請求項２０】
フルブリッジインバータのアレイを制御するインバータコントローラの制御装置であって、
第１及び第２のフルブリッジインバータの出力を制御する第１及び第２のフルブリッジインバータコントローラを具え、
前記第１及び第２のフルブリッジインバータコントローラは、それぞれ前記第１及び第２のフルブリッジインバータコントローラのための第１及び第２の同期信号を発生するよう動作する同期手段を具え、前記第１及び第２のフルブリッジインバータコントローラが、それぞれ前記第１及び第２のフルブリッジインバータの出力を前記第１及び第２の同期信号上の同時点を中心に対称になるように制御するよう構成されていることを特徴とする制御装置。
【請求項２１】
前記第１及び第２のフルブリッジインバータコントローラが、第１及び第２の制御信号をそれぞれ発生する第１及び第２の制御電圧発生手段を具え、前記第１及び第２のフルブリッジインバータからの第１及び第２の出力パルスの幅が前記第１及び第２の制御信号の値に応じて決定されることを特徴とする請求項２０記載の制御装置。
【請求項２２】
前記第１及び第２の出力パルスの幅は、前記第１及び第２の同期信号が前記第１及び第２の制御信号より低くなる持続時間により決まることを特徴とする請求項２１記載の制御装置。
【請求項２３】
前記同期手段は、Ｖ字形の第１及び第２の同期信号を発生するように動作することを特徴とする請求項２０−２２のいずれかに記載の制御装置。
【請求項２４】
前記同時点は前記第１及び第２の同期信号の最小値又は最大値であることを特徴とする請求項２−２３のいずれかに記載の制御装置。
【請求項２５】
前記同期手段は、同期パルス列を受信し、前記第１及び第２の同期信号を前記同期パルス列に同期させるように動作することを特徴とする請求項２０−２４のいずれかに記載の制御装置。
【請求項２６】
前記同期手段は、前記同期パルス列の周波数の２倍の周波数を有する第１及び第２の同期信号を発生するように動作することを特徴とする請求項２５記載の制御装置。
【請求項２７】
前記第１及び第２のフルブリッジインバータは第１及び第２の共振負荷に接続されていることを特徴とする請求項２０−２６のいずれかに記載の制御装置。
【請求項２８】
前記コントローラは、前記第１及び第２の共振負荷の電力要求に応じて前記第１及び第２の出力パルスを発生するように動作することを特徴とする請求項２７記載の制御装置。
【請求項２９】
プリント回路基盤に接続可能な少なくとも１つのピンと、
請求項２０−２８のいずれかに記載の制御装置と、
を具えることを特徴とする半導体集積回路。
【請求項３０】
バックライトと、
ピクセルアレイと、
前記バックライトに制御のために接続された請求項２９記載の半導体集積回路と、
を具えるディスプレイパネル。
【請求項３１】
第１及び第２のフルブリッジインバータからの第１及び第２の出力パルスを制御する方法であって、
前記第１及び第２のフルブリッジインバータコントローラのための第１及び第２の同期信号を発生させ、
前記第１及び第２の出力パルスを前記第１及び第２の同期信号上の同時点を中心に対称になるように制御することを特徴とする制御方法。
【請求項３２】
第１及び第２の制御信号をそれぞれ発生し、前記第１及び第２の出力パルスの幅を前記第１及び第２の制御信号の値に応じて決定することを特徴とする請求項３１記載の制御方法。
【請求項３３】
フルブリッジインバータを制御するコントローラであって、Ｖ字形同期信号を発生する発信手段と、前記フルブリッジインバータの出力が前記同期信号上の一点を中心に対称になるように制御する制御手段とを具えることを特徴とするコントローラ。
【請求項３４】
前記第１及び第２のフルブリッジインバータの各々は第１及び第２のハーフブリッジインバータを具え、前記コントローラは前記フルブリッジインバータからの出力を前記第１及び第２のハーフブリッジインバータ間の位相差に従って発生するように動作することを特徴とする請求項２０−２８のいずれかに記載の制御デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一以上のフルブリッジインバータの出力を制御する制御装置に関する。
【背景技術】
【０００２】
ディスプレイパネル（例えばＬＣＤディスプレイ）に使用されるバックライトは複数のランプからなる。バックライトは一以上のフルブリッジインバータにより制御され、各インバータは一以上のランプを制御する。代表的な個別のフルブリッジインバータ１０及びランプ配置が図１に示されている。
【０００３】
代表的なフルブリッジインバータ１０は第１のハーフブリッジ１３と、第２のハーフブリッジ１７とを具え、コントローラ２６で制御される。コントローラ２６は２つ以上のフルブリッジを制御することもできる。
【０００４】
第１のハーフブリッジ１３は第１トランジスタ１２と第２トランジスタ１４とから成る。第２のハーフブリッジインバータ１７は第３トランジスタ１６と第４トランジスタ１８とから成る。第１トランジスタ１２、第２トランジスタ１４、第３トランジスタ１６及び第４トランジスタ１８はスイッチングトランジスタである。コントローラ２６は第１、第２、第３及び第４トランジスタ１２、１４、１６、１８のスイッチングを制御する。
【０００５】
同期（ＳＹＮＣ）パルス列が外部発振器（図１に示されてない）によりコントローラ２６へ供給される。ＳＹＮＣパルス列の周波数は、ＬＣＤディスプレイの駆動信号と干渉しないようにディスプレイの製造業者により決定され、一般に５０ｋＨｚである。バックライト内の全てのインバータを正しい周波数で動作させるために、ＳＹＮＣパルスを複数のフルブリッジをそれらの関連する負荷に応じて制御する複数の同様のフルブリッジインバータコントローラに供給してこともできる。
【０００６】
フルブリッジの出力は共振負荷１１に接続され、負荷１１は変成器２２の一次巻線に直列に接続されたＤＣ阻止キャパシタ２０を具える。図には示されていないが、寄生キャパシタンス及びインダクタンスも存在することは当業者が知るところである。変成器２２の二次巻線は共振キャパシタ２７と、本例ではランプ２４とに接続され、このランプは冷陰極けい光ランプ（ＣＣＦＬ）であるが、他のランプを使用してもよい。ランプ２４を流れる電流が抵抗２９で検知される。他の電流検知方法を使用してもよい。抵抗２９の端子電圧（電流を表す）がコントローラ２６に供給される。この電圧はコントローラ２６に直接供給される。代案として、検知電圧のＤＣ表現をコントローラ２６に供給してもよい。
【０００７】
上述したように、コントローラ２６は複数のランプ２４を制御するために使用できる。この場合には、ランプ２４の平均電流を導出し、コントローラ２６に帰還する。しかし、理解を容易にするために、単一ランプのみを使用する場合について説明する。
【０００８】
図２及び図３を参照して、図１のフルブリッジインバータ１０と負荷１１の動作を説明する。図２に示すように、ＳＹＮＣパルス列３０５（図３）が帰還制御ユニット２６６に供給される。ＳＹＮＣパルス列３０５の周波数は固定である。ＳＹＮＣパルス列３０５内の最初のＳＹＮＣパルス３０２に応答して、第１のハーフブリッジドライバ２６２が帰還コントローラ２６６により制御され、第１のハーフブリッジの出力（ＶHB1）がハイになるように第１トランジスタ１２及び第２トランジスタ１４を駆動する。第２ハーフブリッジはこのときロウに駆動されているため、フルブリッジインバータの出力（ＶFB）はハイ３０６になる。帰還コントローラ２６６は第１のハーフブリッジ１３の出力がハイになる時刻を知っている。
【０００９】
ランプ２４で使用される電流の振幅は信号ＶLにより示される。実際には、当業者に理解されるように、信号ＶLはランプ２４を流れる一般に正弦波状の電流の任意の表現とすることができる。ＶLが帰還コントローラ２６６に供給される。ＳＹＮＣパルス列３０５の周波数（従ってフルブリッジインバータ１０のスイッチング周波数）は一定であるので、ランプ２４に供給される電流の振幅はフルブリッジから出力されるパルスの幅により制御される。従って、ランプ２４への電流を増大するには出力パルスの幅が増大される。帰還コントローラ２２６は電圧ＶLにより示される電流に応じてパルス幅を決定する。
【００１０】
フルブリッジインバータ１０からの正出力パルスの幅は、第１及び第２のハーフブリッジ１３，１７のハイ出力の間の位相差に等しい。換言すれば、帰還コントローラ２２６は、第１及び第２のハーフブリッジ１３及び１７を、これらがハイになる時刻の時間差がフルブリッジインバータからの出力パルスの所要の幅と同一になるように制御する。従って、帰還コントローラ２６６は第１のハーフブリッジ１３がハイになる時刻を知っているので、第２ハーフブリッジ１７からの出力がハイなるべき時刻を決定する。第２のハーフブリッジドライブユニット２６４も同様の制御を行う。
【００１１】
第２のハーフブリッジからの出力（ＶHB2）をハイにするために、第２ハーフブリッジドライバ２６４は第３トランジスタ１６及び第４トランジスタ１８を同様に制御する。従って、図３の点３０１に示すように、第１及び第２の両ハーフブリッジ１３及び１７からの出力がハイになるときフルブリッジの出力（ＶFB）は零になる。
【００１２】
しかし、フルブリッジインバータ１０からの出力（ＶFB）が負になるとき、第１のハーフブリッジ１３の出力（ＶHB1）が（SYNCパルス列３０５内の第２のSYNCパルス３０３に応答して）ロウになり、第２のハーフブリッジ１７の出力（ＶHB2）がハイになる。この場合も、フルブリッジからの負出力パルスの幅はランプ２４により要求される電流に応じて決定される。
【００１３】
第１及び第２のハーフブリッジからの出力（ＶHB1及びＶHB2）がともにロウのとき、フルブリッジからの出力は零になる。
【００１４】
時には、複数のフルブリッジインバータを設け、各インバータでバックライト内の一以上のランプ２４を駆動する必要がある。各フルブリッジインバータ１０からの出力の周波数を同一にするために、インバータ内の各コントローラにSYNC信号３０５が供給される。
【００１５】
負荷を具えたインバータ（関連するコントローラを含む）のアレイを図４に示す。同期（SYNC）パルス列３０５が、図１及び図２のコントローラ２６に相当する第１及び第２の既知のフルブリッジインバータコントローラ２６１及び２６２に供給される。SYNCパルス列３０５は外部ソース４０７により発生される。このパルス列は第１の既知のフルブリッジインバータコントローラ２６１及び第２の既知のフルブリッジインバータコントローラ２６２に供給される。第１の既知のフルブリッジインバータコントローラ２６１は第１共振負荷１１１に接続された第１フルブリッジインバータ１０１に接続され、第２の既知のフルブリッジインバータコントローラ２６２は第１共振負荷１１２に接続された第１フルブリッジインバータ１０２に接続される。これらの構成は図１につき記載した構成と同一である。
【００１６】
図４のインバータのタイミング図を図５に示す。SYNCパルス列３０５が第１及び第２の既知のフルブリッジインバータコントローラ２６１，２６２の両方に供給され、第１及び第２のフルブリッジインバータからの出力の周波数は同一である。しかし、図に示されるように、両出力の周波数は同一であるが、第１及び第２の既知のフルブリッジインバータ１０１，１０２のそれぞれの出力５０２，５０４間に位相差５０６が存在する。これは、第１及び第２のフルブリッジインバータの出力の一方のスイッチングエッジはSYNCパルス列３０５に同期するが、他方のエッジは制御ループにより決定され、各インバータ及び／又はランプに使用される構成要素のトレランスのために互いに一致しない可能性があるためである。
【００１７】
この位相差は不均一なバックライト照明を生じる。更に、第１及び第２のフルブリッジインバータの立上りエッジが同期するので、これらのインバータによる妨害が同時に発生し、インバータの電磁放射を増大し得る。
【００１８】
加えて、上述の構成は、SYNCパルス列３０５が第１及び第２のフルブリッジインバータ１０１，１０２からの信号出力の周波数を設定するが、第１及び第２のフルブリッジインバータコントローラ２６１，２６２のためのSYNCパルス列に有用な位相情報が存在しない欠点を有する。その結果として、第１及び第２のフルブリッジインバータからの出力が１８０°の位相を生じ、即ち、ロウを送るべきときハイが送られ、ハイを送るべきときロウが送られることが起こりえる。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は、これらの問題を解決することにある。
【課題を解決するための手段】
【００２０】
本発明の一つの態様では、第１及び第２のフルブリッジインバータを制御するコントローラが提供され、このコントローラは、前記第１及び第２のフルブリッジインバータからの出力のスイッチングのタイミングをスタガリングする制御手段を具える。第１及び第２のインバータからの出力のタイミングをスタガリングすることによって、妨害、従って電磁放射の量が低減される。
【００２１】
一実施例では、前記制御手段は、前記第１及び第２のインバータの出力を受信同期パルス列内の同期パルス上の一点を中心にほぼ対称になるように制御することによって前記スイッチングのタイミングをスタガリングするよう動作する。この一点はパルス列内の連続するパルス上の同一点とすることができる。
【００２２】
本発明の他の態様では、フルブリッジインバータを制御するコントローラが提供され、このコントローラは、同期パルス列を受信する手段と、前記フルブリッジインバータの出力を前記同期パルス列内の同期パルス上の一点を中心にほぼ対称になるように制御する制御手段とを具える。
【００２３】
一実施例では、前記コントローラは受信同期パルス列の周波数の整数倍の周波数を有する周期信号を発生する発振器を具える。この場合、前記制御手段は、フルブリッジインバータの出力が記発生される周期信号の同一周期点を中心に対称なパルスとなるように構成することができる。
【００２４】
前記発振器は、発生される周期信号がＶ字形信号となるように構成され、前記発生される周期信号上の同一周期点は前記Ｖ字形信号の最小値又は最大値とすることができる。また、前記発振器は、発生される前記周期信号がのこぎり波信号となるように構成し、前記発生される周期信号上の同一周期点は前記のこぎり波信号の傾斜エッジ上に位置させることもできる。
【００２５】
別の実施例では、前記コントローラは発生される周期信号に従ってパルス列を発生する同期ロジックを具える。この場合には、前記同期ロジックは、前記同期パルス列を受信し、前記発生される周期信号を前記受信同期パルス列又は最高周波数を有する前記発生されるパルス列に同期させるように動作するものとし得る。
【００２６】
前記コントローラは、制御信号を発生する制御電圧発生手段を具え、前記インバータからの出力パルスの幅を前記制御信号の値に応じて決定するものとし得る。この場合には、インバータからの出力パルスの幅を前記制御信号より小さい前記発生される周期信号により決めることができる。
【００２７】
前記インバータは共振負荷に接続され、前記制御手段は前記負荷の電力要求に応じて前記出力パルスを発生するよう動作するものとし得る。
【００２８】
本発明の他の態様では、上述した特徴の一部又は全部を有する第１および第２のコントローラを具えるデバイスが提供され、このデバイスでは、同期パルスを前記第１および第２のコントローラに共通とする。
【００２９】
本発明のさらに他の態様では、プリント回路基盤に接続可能な少なくとも１つのピンと、上述した特徴の一部又は全部を有するコントローラとを具える半導体集積回路が提供される。
【００３０】
本発明のさらに他の態様では、バックライトと、ピクセルアレイと、前記バックライトに制御のために接続された上記の半導体集積回路とを具えるディスプレイパネルが提供される。
【００３１】
本発明のさらに他の態様では、第１及び第２のフルブリッジインバータを制御する方法であって、前記第１及び第２のフルブリッジインバータからの出力のスイッチングのタイミングをスタガリングする方法が提供される。
【００３２】
一実施例では、前記スイッチングのタイミングのスタガリングは、前記第１及び第２のインバータの出力を受信同期パルス列の同期パルス上の一点を中心にほぼ対称になるように制御することにより達成する。
【００３３】
本発明のさらに他の態様では、フルブリッジインバータを制御する方法であって、同期パルス列を受信し、前記フルブリッジインバータの出力を前記同期パルス列内の連続するパルス上の一点を中心にほぼ対称になるように制御する方法が提供される。このパルス上の一点は連続するパルス上の同一点又は異なる点とすることができる。
【００３４】
前記方法の一実施例では、受信同期パルスの周波数の整数倍の周波数を有する周期信号を発生する。この場合には、前記方法は、フルブリッジインバータから、発生される周期信号上の同一周期点を中心に対称な出力パルスを発生させる。
【００３５】
この場合には、発生される周期信号をＶ字形信号とし、前記発生される周期信号の周期点はＶ字形信号のほぼ最大値又は最小値とすることができる。また、発生される周期信号はのこぎり波信号とし、発生される周期信号上の周期点はのこぎり波信号の傾斜エッジ上に位置させることもできる。
【００３６】
前記方法の他の実施例では、発生される周期信号に従ってパルス列を発生させる。この場合には、前記方法は、同期パルス列を受信し、発生される周期信号を受信同期パルス列又は最高周波数を有する前記発生されるパルス列に同期させる。
【００３７】
前記方法の他の実施例では、制御信号を発生し、インバータからの出力パルスの幅を前記制御信号の値に応じて決定する。この場合には、インバータからの出力パルスの幅は前記周期信号が前記制御信号より小さくなることで決まる。
【００３８】
本発明のさらに他の態様では、フルブリッジインバータのアレイを制御するインバータコントローラの制御装置が提供され、この制御装置は、第１及び第２のフルブリッジインバータの出力を制御する第１及び第２のフルブリッジインバータコントローラを具え、前記第１及び第２のフルブリッジインバータコントローラは、それぞれ前記第１及び第２のフルブリッジインバータコントローラのための第１及び第２の同期信号を発生するよう動作する同期手段を具え、前記第１及び第２のフルブリッジインバータコントローラが、それぞれ前記第１及び第２のフルブリッジインバータの出力を前記第１及び第２の同期信号上のほぼ同時の点を中心にほぼ対称になるように制御するよう構成されている。
【００３９】
一実施例では、前記第１及び第２のフルブリッジインバータコントローラは、第１及び第２の制御信号をそれぞれ発生する第１及び第２の制御電圧発生手段を具え、前記第１及び第２のフルブリッジインバータからの第１及び第２の出力パルスの幅が前記第１及び第２の制御信号の値に応じて決定される。この場合には、第１及び第２の出力パルスの持続時間は、前記第１及び第２の同期信号が前記第１及び第２の制御信号より小さくなる持続時間により決まる。
【００４０】
他の実施例では、前記同期手段は、Ｖ字形の第１及び第２の同期信号を発生するように動作する。この場合には、前記同時点は前記第１及び第２の同期信号の最小値又は最大値とする。
【００４１】
さらに他の実施例では、前記同期手段は、同期パルス列を受信し、前記第１及び第２の同期信号を前記同期パルス列に同期させるように動作する。この場合には、前記同期手段は、前記同期パルス列の周波数の２倍の周波数を有する第１及び第２の同期信号を発生するように動作するものとし得る。
【００４２】
さらに他の実施例では、前記第１及び第２のフルブリッジインバータは第１及び第２の共振負荷に接続される。この場合には、前記コントローラは、前記第１及び第２の共振負荷の電力要求に応じて前記第１及び第２の出力パルスを発生するように動作するものとし得る。
【００４３】
本発明のさらに他の態様では、第１及び第２のフルブリッジインバータを制御するコントローラであって、前記第１及び第２の鶴ブリッジインバータからの出力のスイッチングをスタガリングする手段を具えるコントローラが提供される。
【００４４】
一実施例では、前記スタガリング手段は、前記第１及び第２のインバータの出力が同期パルス列内の同期パルス上の一点を中心に対称になるように制御することによって前記出力のスイッチングをスタガリングするように動作する。
【００４５】
本発明の実施例をほんの一例として図６−図１３を参照して以下に説明する。
【発明を実施するための最良の形態】
【００４６】
図６及び図９につき説明すると、第１のフルブリッジインバータ１０１及び第２のフルブリッジインバータ１０２はそれぞれ第１及び第２のフルブリッジインバータコントローラ７０１，７０２を含む。第１及び第２のフルブリッジインバータ１０１，１０２内の第１及び第２のフルブリッジは先に説明したフルブリッジと同一の構成を有するので、ここでは説明しない。第１及び第２のフルブリッジインバータ１０１，１０２は第１及び第２の共振負荷１１１，１１２にも接続され、これらの負荷は一以上のＣＣＦＬ（破線で示す）を具えることができる。第１及び第２の共振負荷も先に説明したものと同一であるから、ここでは説明しない。
【００４７】
同期（ＳＹＮＣ）パルス列３０５が電圧レールＶＤＣとバイアス抵抗（図示せず）との間に位置するスイッチングトランジスタ（図示せず）により発生される。バイアス抵抗はスイッチングトランジスタのエミッタとグラウンドとの間に接続される。スイッチングトランジスタのベースは適切の周波数で発振するクロックに接続される。従って、クロックと同一の周波数を有するＳＹＮＣパルス列３０５が発生される。しかし、ＳＹＮＣパルス列３０５を発生する他の方法も可能であり、同期パルス列発生器は、略して、外部ソース４０６で表している。
【００４８】
ＳＹＮＣパルス列３０５は第１及び第２のフルブリッジインバータコントローラ７０１，７０２に供給される。第１のフルブリッジインバータコントローラ７０１の詳細な構成及び機能を図７を参照して説明する。第２のフルブリッジインバータコントローラ７０２の構成及び機能は第１のフルブリッジインバータコントローラ７０１の構成及び機能と同一である点に留意されたい。
【００４９】
ＳＹＮＣパルス列３０５（図６の外部ソース４０６により発生される）はピン７０６に現れ、位相ロックループ７２５（ＰＬＬ）の入力に供給される。位相ロックループ７２５は、フィルタ７１５を経て電圧制御発振器（ＶＣＯ）７２０に接続された位相周波数検出器７１０を具える。ＶＣＯ７２０の一つの出力は位相周波数検出器７１０の入力に帰還され、この検出器７１０がＳＹＮＣパルス列３０５の周波数をＶＣＯ７２０の発振周波数と比較する。ＳＹＮＣパルス列３０５が供給されない場合、ＶＣＯ７２０は最低発振周波数で発振することが理解される。このため、ＳＹＮＣパルス列３０５の周波数はこの最低発振周波数より大きくすべきである。
【００５０】
この比較に応答して、誤差信号が位相周波数検出器７１０により発生され、この誤差信号が電圧制御発振器ＶＣＯ７２０で使用するためにフィルタ７１５で積分される。更に、フィルタ７１５は位相ロックループ７２５の帰還ループを安定にする。誤差信号は同期パルス列３０５の位相とＶＣＯの出力の位相との間の差を表す。フィルタ７１５の出力はＶＣＯ７２０の発振周波数を表す。
【００５１】
フィルタ７１５の出力はＶＣＯ７２０の入力に供給され、その発振周波数を増減する。従って、ＶＣＯ７２０はＳＹＮＣパルス列３０５と同一の周波数で発振し始める。この発振はＳＹＮＣパルス列３０５と同相で行われる。
【００５２】
ＶＣＯ７２０の他の出力は、ＶＣＯ７２０からの出力がＳＹＮＣパルス列３０５に位相及び周波数ロックされているときに、ＳＹＮＣパルス列３０５の周波数の２倍の周波数を有するＶ字形波形８１０である。しかし、当業者に認識されるように、他の倍数周波数及び波形も考えられる。
【００５３】
好適実施例では、Ｖ字形発振波形は２つの電圧レベル（例えば１ボルトと３ボルト）の間を移動し、Ｖ字形波形８１０の最低値はＳＹＮＣパルス列３０５のパルスの前縁と一致する（同時）。ＶＣＯ７２０の出力の周波数はＳＹＮＣパルス列３０５の周波数及び位相にロックされる（本例ではＶ字形波形の最低値と一致する）ので、ＶＣＯ７２０からの出力は同期パルスの前縁を中心に対称になる。これは、フルブリッジインバータ１０１からの出力が同期パルスの前縁を中心に対称になることを保証する。Ｖ字形波形の最小点が好ましいが、フルブリッジインバータの出力がＳＹＮＣパルス列３０５のパルス上の任意の点を中心に対称である限り、本発明の利点は実現される。例えば、Ｖ字形波形の代わりに、同期パルス３０５は正弦波の零点に同期させてもよい。
【００５４】
上述したように、V字形波形８１０は、例えば図１０に示す他の形状の波形と置き換えることができ、この場合には、第１のフルブリッジインバータからの出力パルス８２２ａは周期的のこぎり波信号８２０ａの傾斜上の同一の周期点に同期させ、のこぎり波信号はＳＹＮＣパルス列３０５に周波数ロックされるのみとする。この場合には、Ｖ字形波形はのこぎり波形と置き換えられ、その位相はＳＹＮＣパルス列に対して、フルブリッジ出力のパルス幅の半分に対応する範囲内の量だけシフトされる。
【００５５】
図７に戻り説明すると、位相周波数検出器７１０からの誤差信号は同期ロジック７０５にも供給され、これが論理スイッチ７２６のゲートを制御する。論理スイッチ７２６は好ましくはＭＯＳＦＥＴであり、同期ロジック７０５の制御の下でピン７０６を論理レベルハイにスイッチする。従って、以上ではＳＹＮＣパルス列３０５はピン７０６に入力として供給されるものとして説明してきたが、ピン７０６は出力として使用することもできる。ピン７０６は後述する本発明の第２の実施例では出力として使用される。ピン７０６は、一フルブリッジ周波数周期中に入力パルスがない場合にのみ論理ハイにパルス駆動され、ＶＣＯ２０は最低発振周波数になる。
【００５６】
ピン７０６を論理ハイにパルス駆動する間、同期ロジックは、他の、外部から与えられる、パルス（パルス列）をピン７０６で聴取する。パルス列は第１の実施例のようにＳＹＮＣパルス列３０５により供給してもよいし、後述する第２の実施例に従って動作する別のコントローラにより供給してもよい。パルス列からのパルスがピン７０６で聴取される場合、同期ロジック７０５はパルス駆動をディセーブルし、ＶＣＯ７２０はパルス列に同期する。これは、同期ロジック７０５がピン７０６をパルス駆動している間にピン７０６にパルス列からのパルスが受信される場合、受信パルス列はＶＣＯ７２０の最低発振周波数より高い周波数であるからである。第２のコントローラは、そのＶＣＯがその最低周波数である場合にのみピン７０６をパルス駆動するため、中間パルスを供給する第２のコントローラは周波数を減少できない。従って、第１のコントローラの周波数の増大により同期が達成される。
【００５７】
同期ロジック７０５は、ピンをハイにパルス駆動した後にピン７０６の聴取を遅延するため、同期ロジック７０５はたった今発生されたパルスを聴取することはない。
【００５８】
ＶＣＯ７２０からの出力（同期パルス列３０５と位相及び周波数の双方でロックされている）は比較ユニット７２７に供給される。比較ユニット７２７には制御電圧発生器７３５からの出力も供給される。比較ユニット７２７からの出力はハーフブリッジドライブコントローラ７４５に供給される。ハーフブリッジドライブコントローラ７４５にはＶＣＯ７２０からの他の信号も供給される。ＶＣＯ７２０は、後に説明するように、ＳＹＮＣパルス列３０５に従って極性情報をハーフブリッジドライブコントローラ７４５に供給する。上述したように、第１及び第２のハーフブリッジ２６２，２６４はハーフブリッジドライブコントローラ７４５の出力信号に従ってスイッチングされる。
【００５９】
図８につき説明すると、制御電圧発生器７３５は、共振負荷１１１により使用された電流を表す電圧ＶLに従って制御電圧８１５を発生する。従って、負荷１１１で使われる電流が増大すると、制御電圧８１５は増大する。共振負荷１１１で使われた電流は従来技術について述べたと同一の方法で決定される。比較ユニット７２７はＶ字形波形８１０を制御電圧８５０と比較し、これらの２つの波形から第１のフルブリッジインバータ１０１からの出力の所要のパルス幅を決定して負荷１１１の所与の出力電流を達成する。制御電圧８１５は、フルブリッジインバータ１０１のスイッチング周波数の２倍に等しいＶ字形波形の周波数で適切なパルス幅を与えるＤＣ電圧である。従って、正の出力パルスは同期パルスと一致するので、同期パルスによって極性情報が第１のフルブリッジ出力に与えられる。従って、フルブリッジ出力信号は等しい正及び負のパルス幅を有し、同期パルス列と同一の周波数を有する。
【００６０】
比較ユニット７２７はＶ字形波形信号８１０の値を制御電圧８１５と比較する。図８に見られるように、Ｖ字形波形信号８１０の値が制御電圧８１５以上であるとき、第１のフルブリッジインバータからの出力（ＶFB1）８１２は零である。従って、この場合には、比較ユニット７２７はコントローラ７４５に制御信号を供給し、第1のフルブリッジインバータからの出力が低くなるようにコントローラ７４５が第１及び第２ドライブユニット２６２及び２６４を制御する。
【００６１】
Ｖ字形波形信号８１０の値が制御電圧８１５より低いとき、比較ユニット７２７はハーフブドライバコントローラ７４５を制御して、第1のフルブリッジインバータの出力（ＶFB1）８１２が交互にハイ（正）又はロウ(負)になるように第１のハーフブリッジドライブユニット２６２及び第２のハーフブリッジドライブユニット２６４をスイッチする。極性はＶＣＯ７２０からの信号の極性により制御される。Ｖ字形波形信号８１０の値が制御電圧８１５より低い間、第１のフルブリッジインバータの出力はハイかロウのいずれかである。
【００６２】
従って、上述の構成によれば、Ｖ字形波形の位相（及び周波数）が位相ロックループ７２５を用いて同期パルスにロックされるので、フルブリッジインバータ１０１の出力は同期パルス列３０５の同期パルスを中心に対称になる。
【００６３】
以上、フルブリッジインバータコントローラ７０１について説明したが、第２のフルブリッジインバータコントローラ７０２にも同一の特徴が存在する。そのため、Ｖ字形波形８２０及び第２のフルブリッジインバータ１０２からの出力８２２（ＶFB2）が図８に示されている。同様に、制御電圧８２５が第２のフルブリッジインバータコントローラ７０２内で発生される。図８から明らかなように、第１及び第２のフルブリッジインバータコントローラ７０１，７０２で発生されるＶ字形波形の最小点は同時となる。それゆえに、両Ｖ字形波形は同期パルス列３０５のパルスの前縁に同期される。更に、第１及び第２のフルブリッジインバータからの出力パルスは同期パルス列３０５のパルスと同期されるとともに該パルスを中心に対称になる。
【００６４】
同期パルス列３０５は第１及び第２のフルブリッジコントローラの両方に供給され、両Ｖ字形波形が同期パルス列３０５に同期されるので、Ｖ字形波形信号８１０及び８２０の供給は、第１のフルブリッジインバータ１０１及び第２のフルブリッジインバータ１０２からの出力が同期パルス列３０５のパルスの前縁を中心に対称になるとともにこの前縁に同期化されることを保証する。これは、先に述べたように構成要素及びランプトレランスによる第１及び第２のフルブリッジインバータの出力間のパルス幅の差がこれらの出力間の位相差を生じることはないことを意味する。
【００６５】
以上、同期パルスの前縁にロックする場合について説明したが、フルブリッジインバータからの出力パルスが同期パルス列３０５のその点を中心に対称となる限り、同期パルスの後縁又は中点のような他の点にロックさせてもよい点に注意されたい。更に、たとえ出力が完全に対称な点にロックされなくても、同等の利点が達成されることが予想される。
【００６６】
本発明の第２の実施例を図１１に示す。この実施例では、第１及び第２のフルブリッジインバータが互いに同期し、外部ＳＹＮＣパルスを必要としない。従って、外部ＳＹＮＣパルス列３０５をピン７０６に供給する代わりに、第１及び第２のフルブリッジインバータコントローラのピン７０６を互いに接続する。
【００６７】
上述したように、第１及び第２のフルブリッジインバータコントローラの各々のＶＣＯ７２０は、外部パルス列が供給されないとき、その最低発振周波数で発振する。通常、製造交差及び負荷の差のために、第１及び第２のフルブリッジインバータコントローラのＶＣＯ７２０の最低発振周波数は互いに相違する。
【００６８】
例えば、第１のコントローラの最低発振周波数が第２のコントローラの最低発振周波数より高いものと仮定する。第１及び第２のコントローラのピン７０６が互いに接続されているとき、第１のコントローラ７０１のＶＣＯ７２０がその最低発振周波数で発振する場合に第１のコントローラ７０１の同期ロジック７０５がピン７０６にパルス列を置き、同様に第２のコントローラ７０２のＶＣＯ７２０がその最低周波数で発振する場合に第２のコントローラ７０２の同期ロジックがピン７０６にパルス列を置く。両コントローラ７０１及び７０２の両ピン７０６のドライバ（トランジスタ７２６と定電流源７２９とからなる）はワイヤドＯＲゲートを構成する。こうして、両コントローラはそれらの間で互いのパルスを見ることができる。
【００６９】
パルスをピンへ置く間、それぞれのコントローラ内の同期ロジック７０５はピン７０６で他のパルスを聴取する。従って、第２のコントローラ７０２内の同期ロジック７０５は連続するパルスの間に第１のコントローラ７０１からのパルス出力を聴取する。逆に、第２のコントローラ７０２内のＶＣＯ２０が第１のコントローラ７０１内のＶＣＯ７２０より低い周波数で発振する場合、第１のコントローラ７０１内の同期ロジック７０５はピン７０６に供給される連続するパルスの間に第２のコントローラ７０２からのパルス出力を聴取しない。従って、第１のコントローラ７０１はその最低発振周波数で発振し続けるべきことを知るが、第２のコントローラ７０２は第１のコントローラ７０１により供給されるパルスに同期すべきことを知る。
【００７０】
以上、２つのインバータコントローラについて説明したが、本発明は任意の数のインバータコントローラに適用可能である。上述の発明は特定用途向け集積回路（ＡＳＩＣ）に実装するのが好ましい。しかし、プログラマブルゲートアレイ（ＰＧＡ）及び他の実施形態、例えばディスプレイ信号処理システム又はコンピュータプログラムも考えられる。
【００７１】
図１２は本発明によるコントローラが設けられた半導体デバイス１２００を示す。半導体デバイス１２００はプリント回路基板１２１０にマウントできる少なくとも１つの脚部１２２０を有することは当業者の知るところである。図１２は、半導体デバイス１２００はスルーホール部品（脚挿入でＰＣＢに固定）であるが、好ましいパッケージとして少なくとも一つの脚部がＰＣＢの一側面に固着される表面実装デバイス（ＳＭＤ）もある。
【００７２】
図１３は半導体デバイス１２００が実装されたテレビジョンディスプレイパネルを示す。テレビジョン１３００は背面に一以上のランプ２４からなるバックライトが取り付けられたピクセルアレイ１３１０からなる。ランプ２４は図１２の半導体デバイス１２００に接続されたフルブリッジインバータにより制御される。半導体デバイス１２００を含むフルブリッジインバータはパネルの外部に取り付けることもできる。テレビジョンディスプレイパネルについて述べたが、ディスプレイは背面照明を必要とするＰＣモニタディスプレイ又は任意のディスプレイパネル又は他のアプリケーションとすることもできる。
【００７３】
添付の特許請求の範囲は特定の特徴の組合せについて記載しているが、ここに明示的に又は暗示的に開示したいかなる新規な特徴又は特徴の如何なる組合せも、それが何れかの請求項に記載された発明と同一であるか否かにかかわらず、本発明が解決する技術的課題と同じ課題の一部又は前部を解決するか否かにかかわらず、本発明の開示の範囲に含まれるものと解されるべきである。本出願人は、ここに、この出願又はこの出願から継続された出願が手続に継続中に、前記の特徴及び／又は前記の特徴の組合せについて新しい請求項を提出することがあり得ることを明記する。
【図面の簡単な説明】
【００７４】
【図１】コントローラを含む既知のフルブリッジインバータを示す。
【図２】図１のフルブリッジインバータを制御するコントローラを示す。
【図３】図１のフルブリッジインバータを構成する各ハーフブリッジからの波形を示す。
【図４】既知のフルブリッジインバータアレイを示す。
【図５】図４のフルブリッジインバータアレイからの波形を示す。
【図６】本発明の第１の実施例によるフルブリッジインバータアレイを示す。
【図７】図６のアレイ内の第１のインバータのコントローラを示す。
【図８】図６のフルブロックインバータアレイからの波形を示す。
【図９】図６のアレイに使用されるフルブリッジインバータを示す。
【図１０】図９のフルブリッジインバータからの代替波形例を示す。
【図１１】本発明の第２の実施例によるフルブリッジインバータアレイを示す。
【図１２】本発明によるコントローラが設けられた半導体デバイスを示す。
【図１３】図１２の半導体デバイスを含むテレビジョン(ディスプレイ)パネルを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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