(57)【要約】  記憶領域内の半導体基板上に不揮発性メモリ装置を製造する方法であって、不揮発性メモリ装置が第１の半導体層と電荷捕捉層と導電層とを備え、電荷捕捉層が第１の半導体層と導電層との間の中間層であり、電荷捕捉層が少なくとも第１の絶縁層を備え、この方法が、第１の半導体層を有する基板を準備し、電荷捕捉層を堆積させ、導電層を堆積させ、少なくとも２つの不揮発性メモリ・セルを形成するためにセル・スタックをパターン化し、それら少なくとも２つの不揮発性メモリ・セルの間に浅いトレンチ分離を形成することを備える。
2008513991.tif 000002
【特許請求の範囲】
【請求項１】
記憶領域内の半導体基板上に不揮発性メモリ装置を製造する方法であって、前記不揮発性メモリ装置が第１の半導体層と電荷捕捉層と導電層とを備え、前記電荷捕捉層が前記第１の半導体層と前記導電層との間の中間層であり、前記電荷捕捉層が少なくとも第１の絶縁層を備え、
前記第１の半導体層を有する前記基板を準備し、
前記電荷捕捉層を堆積させ、
前記導電層を堆積させ、
少なくとも２つの不揮発性メモリ・セルを形成するために前記セル・スタックをパターン化し、
前記少なくとも２つの不揮発性メモリ・セルの間に浅いトレンチ分離を形成することを備える方法。
【請求項２】
前記少なくとも２つの不揮発性メモリ・セルの複数の側壁に保護層を形成することをさらに備え、更なる処理工程中に前記複数の側壁の又はその近くの前記第１の絶縁層の厚さの局所的変化を防止するために前記保護層が配置される、記憶領域内の半導体基板上に請求項１に記載の不揮発性メモリ装置を製造する方法。
【請求項３】
前記保護層がプラズマ窒化物形成プロセス又は窒素注入プロセスによって形成される窒素過剰層である、記憶領域内の半導体基板上に請求項２に記載の不揮発性メモリ装置を製造する方法。
【請求項４】
前記保護層が薄い窒化シリコン層の堆積とその後のスペーサ・エッチング・プロセスとによって形成されるスペーサである、記憶領域内の半導体基板上に請求項２に記載の不揮発性メモリ装置を製造する方法。
【請求項５】
前記スペーサが前記第１の半導体層の表面に沿ってスペーサ厚さを有し、前記浅いトレンチ分離を形成する前記工程が前記少なくとも２つの不揮発性メモリ・セルの間に複数のトレンチの形成を備え、前記複数のトレンチが前記半導体基板中に複数のトレンチ壁を備え、
前記複数のトレンチ壁上に二酸化シリコンライナを得るために前記複数のトレンチ壁を熱酸化することをさらに備え、前記二酸化シリコンライナが前記第１の半導体層の表面に沿ってライナ厚さを有し、前記ライナ厚さが前記スペーサ厚さにほぼ等しくなるように前記熱酸化が行われる、記憶領域内の半導体基板上に請求項３又は４に記載の不揮発性メモリ装置を製造する方法。
【請求項６】
前記半導体基板が論理領域をさらに備え、
前記論理領域上に複数の構成要素を形成することをさらに備え、その間、前記メモリ・セルが前記保護層によって保護される、記憶領域内の半導体基板上に先行する請求項のいずれか一項に記載の不揮発性メモリ装置を製造する方法。
【請求項７】
前記複数のトレンチを誘電材料で充填し、
前記誘電材料を平坦化し、
接続層を堆積させ、
前記複数の不揮発性メモリ・セル上に複数の第１の導電性ラインを設けるために前記接続層をパターン化し、
メタライゼーション・パターンとパシベーション層とを設けることをさらに備える、記憶領域内の半導体基板上に先行する請求項のいずれか一項に記載の不揮発性メモリ装置を製造する方法。
【請求項８】
前記接続層の前記パターン化が前記論理領域の前記複数の構成要素上に複数の第２の導電性ラインを設けることも備える、記憶領域内の半導体基板上に請求項７に記載の不揮発性メモリ装置を製造する方法。
【請求項９】
前記電荷捕捉層がＯＮＯスタックである、記憶領域内に半導体基板上に先行する請求項のいずれか一項に記載の不揮発性メモリ装置を製造する方法。
【請求項１０】
第１の半導体層と電荷捕捉層と導電層とから成るセル・スタックを備える不揮発性メモリ装置であって、前記電荷捕捉スタックが前記第１の半導体層と前記導電層との間の中間層であり、前記電荷捕捉層が少なくとも第１の絶縁層を備え、前記セル・スタックが少なくとも２つの不揮発性メモリ・セルを形成するようにパターン化され、浅いトレンチ分離が前記少なくとも２つの不揮発性メモリ・セルの間に設けられる不揮発性メモリ装置。
【請求項１１】
少なくとも請求項１０に記載の不揮発性メモリ装置を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１のプリアンブルに定義されるような不揮発性メモリ装置を製造する方法に関する。さらに、本発明はそのような不揮発性メモリ装置に関する。さらに、本発明は、少なくとも１つのそのような不揮発性メモリ装置を備える集積回路に関する。
【背景技術】
【０００２】
ＳＯＮＯＳメモリ装置は、半導体（シリコン）・酸化物（シリコン）・窒化物（シリコン）・酸化物半導体から成るスタックに積み重ねられた不揮発性メモリ・セルを備え、スタックのＯＮＯ部分は連続した約２ｎｍの厚さの第１の二酸化シリコン層と、約６ｎｍの窒化シリコン層と、約８ｎｍの第２の二酸化シリコン層とから成る。第１の二酸化シリコン層は半導体（基板）層に設けられる。第２の二酸化シリコン上に更なる半導体層（例えばポリシリコン）が存在する。
【０００３】
ＳＯＮＯＳ装置のメモリ機能は電荷を捕捉するためのＯＮＯスタックの機能に基づいており、電荷は長期間保持され得る。さらに、ＯＮＯスタック中の電荷の存在は電荷注入効果及びトンネル効果によって比較的容易に操作することができ、このタイプのメモリ・セルの比較的容易な書き込み及び消去を可能とする。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、書き込み動作及び消去動作は個々の二酸化シリコン及び窒化シリコン層の厚さの変化、特に第１の二酸化シリコン層の厚さの変化に影響されやすく、それは約０．２ｎｍの層厚の変化でもＳＯＮＯＳメモリ・セルの書き込み特性及び消去特性に既に深刻に影響することがあるからである。
【０００５】
従来技術では、ＵＳ６４０３４８６が個々のＳＯＮＯＳメモリ・セルを互いに対して分離するための浅いトレンチ分離（ＳＴＩ）の使用を開示している。図１及び２を参照しながら説明されるように、フローティングゲート・フラッシュメモリ・セルと実質的に同一である非自己整合ＳＴＩ領域形成のそのような方法は、ＳＯＮＯＳメモリ・セルの動作に悪影響を及ぼすことがある。
【０００６】
図１は従来技術によるＳＯＮＯＳメモリ・セルの断面を概略的に示す。シリコン基板領域１は浅いトレンチ分離領域ＳＴＩによって近接のメモリ・セル（図示せず）から電気的に分離される。Ｓｉ領域及びＳＴＩ領域は、第１の二酸化シリコン層ＳＤ１と窒化シリコン層ＳＮと第２の二酸化シリコン層ＳＤ２とを備えるＯＮＯ層スタック２によって覆われる。ＯＮＯスタック上にポリＳｉ層３が存在する。ＳＯＮＯＳメモリ・セルの構造はフローティングゲート・フラッシュメモリ・セルのレイアウトに非常によく似ている。
【０００７】
製造プロセスにおいて、Ｓｉ領域１とＯＮＯ層２との界面近くのチャネル領域４の丸い端部は、熱酸化によって第１の二酸化シリコン層ＳＤ１を形成するために形成される。熱酸化プロセスはＳｉ領域１の結晶方位に応じて異なる成長速度を示す。従って、ＳＴＩ領域の近くの第１の二酸化シリコン層ＳＤ１の厚さはＳｉ領域１の中央上部の第１の二酸化シリコン層ＳＤ１の厚さと異なる。図１ａは第１の二酸化シリコン層ＳＤ１の厚さの変化をより詳細に示す。
【０００８】
フラッシュメモリでは、第１の二酸化シリコンのそのような厚さ変化は、それがフラッシュメモリ・セルのデータ（電荷）保持を改善するので利点と考えられる。しかし、ＳＯＮＯＳメモリ・セルでは、第１の二酸化シリコン層ＳＤ１の厚さのそのような変化はＳＯＮＯＳセルの電子特性に影響する。
【０００９】
電荷がポリＳｉに蓄積され、均一なポテンシャルが生成される標準フラッシュメモリの状況とは対照的に、窒化シリコン層ＳＮに蓄積された電荷は局在化されるようになることに留意されたい。
【００１０】
図２に従来技術のＳＯＮＯＳメモリ・セルの書き込み前後の電流−電圧特性が示される。
【００１１】
図２は、初期状態の、すなわち書き込み及び消去が一度もされていない（又は少なくとも長期間されていない）ＳＯＮＯＳメモリ・セルにおけるメモリ・セルの制御ゲート電圧に応じたソース・ドレイン電流の第１の曲線Ｃ１を示す。さらに、書き込み後のＳＯＮＯＳメモリ・セルにおけるメモリ・セルの制御ゲート電圧に応じたソース−ドレイン電流の第２の曲線Ｃ２が示される。書き込みは当技術分野で知られているような設定、すなわち約１０ｍｓの間ゲートに＋１２Ｖのパルスを印加することを備える。
【００１２】
結果についての明確な観察では、図２に示されている実験で使用されたＳＯＮＯＳメモリ・セルは２０μｍの幅及び０．２μｍのチャネル長を有する。
【００１３】
図２では、さらに、２つの矢印Ａ１及びＡ２が示され、窒化シリコン層ＳＮに蓄積された電荷の局在化によってもたらされる読取り動作の作用を示す。
【００１４】
第１の矢印Ａ１は、比較的厚い第１の二酸化シリコン層ＳＤ１、即ち、端部領域を有するＳＯＮＯＳメモリ・セルの部分に対応する、第１のトランジスタ・タイプの読出し電流の寄与を示す。第２の矢印Ａ２は、比較的薄い第１の二酸化シリコン層ＳＤ１すなわちチャネル領域４を有するＳＯＮＯＳメモリ・セルの第２の部分に対応する、第２のトランジスタ・タイプの読出し電流の寄与を示す。
【００１５】
従って、要約すると、前述の熱酸化プロセスにより、第１の二酸化シリコン層ＳＤ１の厚さの局所的変化が、並列に接続された第１のトランジスタと第２のトランジスタとから成る回路を概略的に備えるＳＯＮＯＳメモリ・セルをもたらす。この回路は、比較的低い閾値をもつ第１の矢印Ａ１によって示されるような「端部」トランジスタと、比較的高い閾値をもつ第２の矢印Ａ２によって示されるような「中間」トランジスタとを備える。
【００１６】
当業者は、図２に示された振舞いがＯＮＯスタックを備えたメモリ・セルの動作に悪影響を及ぼすであろうことを理解されよう。
【００１７】
従って、本発明の目的は第１の二酸化シリコン層の変化を低減させる不揮発性メモリ装置を記憶領域内の半導体基板上に製造する方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明は、記憶領域内の半導体基板上に不揮発性メモリ装置を製造する方法であって、前記不揮発性メモリ装置が第１の半導体層と電荷捕捉層と導電層とを備え、前記電荷捕捉層が前記第１の半導体層と前記導電層との間の中間層であり、前記電荷捕捉層が少なくとも第１の絶縁層を備え、前記第１の半導体層を有する前記基板を準備し、前記電荷捕捉層を堆積させ、前記導電層を堆積させ、少なくとも２つの不揮発性メモリ・セルを形成するために前記セル・スタックをパターン化し、前記少なくとも２つの不揮発性メモリ・セルの間に浅いトレンチ分離を形成することを備える方法に関する。
【００１９】
有利には、この方法はＳＯＮＯＳメモリ装置などのＯＮＯスタックを備えたメモリ装置の第１の二酸化シリコン層の厚さの変化を効果的に低減させる浅いトレンチ形成の最適化を提供する。従って、そのような方法によって製作されたＳＯＮＯＳメモリ装置は従来技術のＳＯＮＯＳメモリ装置よりも良好な電子特性を有する。
【００２０】
さらに、本発明は、第１の半導体層と、電荷捕捉層と、導電層とから成るセル・スタックを備える不揮発性メモリ装置であって、前記電荷捕捉スタックが前記第１の半導体層と前記導電層との間の中間層であり、前記電荷捕捉層が少なくとも第１の絶縁層を備え、前記セル・スタックが少なくとも２つの不揮発性メモリ・セルを形成するようにパターン化され、浅いトレンチ分離が前記少なくとも２つの不揮発性メモリ・セルの間に設けられる不揮発性メモリ装置に関する。
【００２１】
さらに、本発明は、前述のようなＳＯＮＯＳ不揮発性メモリ装置を備える半導体装置に関する。
【００２２】
本発明は、それの例示的実施形態が示されるいくつかの図面を参照しながら以下により詳細に説明される。それらは全く例示的目的だけを意図されており、特許請求の範囲によって定義される発明の概念を限定しないことを意図されている。
【発明を実施するための最良の形態】
【００２３】
本発明を教示する目的で、本発明の方法及び装置の好ましい実施形態が以下で説明される。本発明の他の代替及び等価な実施形態を本発明の真の趣旨から逸脱することなく考案し、実行に移すことができ、本発明の範囲は添付の特許請求の範囲によってのみ限定されることが当業者には理解されるであろう。
【００２４】
同じ参照符号によって示される物体は先行する図に示された同一の物体に関連する。
【００２５】
図３は、製造中の第１段階における、本発明によるＳＯＮＯＳメモリ・セルを備えるマイクロ電子装置の断面を概略的に示す。
【００２６】
半導体基板１上に、論理領域Ａ及び記憶領域Ｂを備えるマイクロ電子装置１００が形成される。
【００２７】
論理領域Ａは論理回路を構成する装置構成要素を備えることになり、記憶領域Ｂはメモリ回路（例えばメモリ・アレイ）を構成するＳＯＮＯＳメモリ・セル２０などの装置構成要素を備えることになる。
【００２８】
論理領域Ａは垂直の破線によって基板１の単一の領域として概略的に示される。記憶領域Ｂは、更なる垂直の破線によって基板１の第２の単一の領域として概略的に示される。論理領域Ａと記憶領域Ｂとの間に更なる領域（図示せず）が存在してもよく、それは記憶領域Ｂと論理領域Ａとをインターフェイスするための更なる装置構成要素又は回路を含んでもよい。
【００２９】
そのようなマイクロ電子装置１００の製造の第１段階中に以下の工程が行われる。
【００３０】
半導体基板１は第１の半導体層を備える。半導体基板１の第１の半導体層の表面上に犠牲酸化物１０が形成される。
【００３１】
次に、当技術分野で知られているように、回路Ａ及びＢ（及び他のもの）の装置構成要素用の活性領域（図示せず）がイオン注入によって画定される。
【００３２】
続いて、犠牲酸化物１０は記憶領域Ｂから取り除かれ、（少なくとも）論理領域Ａ上には残される。
【００３３】
次に、記憶領域Ｂに電荷捕捉層１２が堆積される。そのような電荷捕捉層は少なくとも第１の絶縁層、例えば二酸化シリコン層を備える。例えば、電荷捕捉層１２は、第１の絶縁層上に窒化シリコン層と第２の二酸化シリコン層とを備える酸化物−窒化物−酸化物スタック（ＯＮＯスタック）としてもよい。本発明は、電荷捕捉層として例示的なＯＮＯスタックについて以下に説明されるが、少なくとも第１の絶縁層を備える他の電荷捕捉層も同様に適用されてもよいことに留意されたい。
【００３４】
第１の二酸化シリコン層は好ましくは熱酸化によって又は二酸化シリコンの堆積によって形成される。通常、第１の二酸化シリコン層は約１．５〜３ｎｍ、通常２ｎｍの厚さを有する。厚さ及び可能な形成方法は共に当業者によく知られている。
【００３５】
窒化シリコン層はＬＰＣＶＤ（低圧化学蒸着法）プロセス又は他の適切な堆積プロセスによって形成されてもよい。窒化シリコン層の厚さは約４〜８ｎｍの範囲内、通常６ｎｍである。
【００３６】
第２の二酸化シリコン層はＨＴＯ（高温酸化物）若しくはＴＥＯＳ（テトラエチルオルトシリケート）などのＬＰＣＶＤプロセス、又は他の適切な堆積技術によって形成されてもよい。第２の二酸化シリコン層は約４〜１２ｎｍの範囲内、通常８ｎｍの厚さを有する。
【００３７】
更なる工程において、ポリＳｉ層１４がＬＰＣＶＤプロセスによって堆積される。厚さは約３０〜１００ｎｍの範囲内、通常５０ｎｍである。
【００３８】
ポリＳｉ層の代わりに、通常、導電層が制御ゲートを形成するのに使用されてもよいことに留意されたい。
【００３９】
次に、第１の薄い二酸化シリコン層とそれに続く窒化シリコン層とを備えるマスキング層１６が堆積される。厚さは薄い二酸化シリコン層では約５〜２０ｎｍの範囲内、通常１０ｎｍである。窒化シリコンキャップ層では、厚さは約５０〜１５０ｎｍの範囲内、通常１００ｎｍである。
【００４０】
次に、レジストパターンを塗布した後、個別のライン形状のＳＯＮＯＳメモリ・セル２０を形成するためにドライ・エッチング・プロセスが行われる。このようにして、第１の半導体層（すなわちＳｉ基板１）と、二酸化シリコン−窒化シリコン−二酸化シリコンの電荷捕捉スタック１２と、第２の半導体層（すなわちポリＳｉ層１４）とから成るセル・スタックが形成される。
【００４１】
論理領域Ａでは、ＯＮＯ１２とポリＳｉ１４と窒化物１６とから成るスタックが取り除かれる。
【００４２】
図３において、ライン形状のＳＯＮＯＳメモリ・セル２０の長手方向は図の平面に垂直である。
【００４３】
本発明の方法は、従来技術の方法で生じるような第１の二酸化シリコン層の変化の問題を同様に解決する２つの好ましい実施形態を提供する。
【００４４】
製造方法の第１の実施形態が図４、５、及び６を参照しながら説明される。この方法の第２の実施形態が図７を参照しながら説明される。
【００４５】
図４は、第２段階中における、製造方法の第１の実施形態によるマイクロ電子装置１００の断面を概略的に示す。
【００４６】
後続の工程で、薄い窒化シリコン層がＬＰＣＶＤプロセスによって堆積される。薄い窒化シリコン層の厚さは約５〜５０ｎｍである。
【００４７】
次に、スペーサ・エッチングが薄い窒化シリコン層に行われて、ＳＯＮＯＳメモリ・セル２０の側壁２１上に窒化物スペーサ２２が形成される。スペーサ・エッチング方法（すなわち異方性エッチング）の例は当業者によく知られている。
【００４８】
次に、装置構成要素が論理領域Ａ上に形成されることになる。そのような装置構成要素はＭＯＳＦＥＴ装置３０を備え、それの処理は例として上述されている。
【００４９】
この目的のために、犠牲酸化物は例えば希釈ＨＦ中のウエット・エッチングによって論理領域Ａから除去される。ＯＮＯ層１２はＨＦ酸化物エッチングに耐えるようにスペーサによって保護される。
【００５０】
次に、ゲート酸化物２４がよく知られている熱酸化プロセスによって論理領域Ａ上に成長される。ＯＮＯ層中の「バード・ビーク」の形成もまたスペーサ２２によって有利に防止されていることに留意されたい。
【００５１】
ゲート酸化物２４の形成後、ポリＳｉ層２６が堆積される。ＭＯＳＦＥＴのポリＳｉ層２６がＬＰＣＶＤ又は当技術分野で知られている他の適切な堆積技術によって成長される。
【００５２】
次に、キャップ層２８が堆積される。キャップ層２８は窒化シリコン、シリコン酸化窒化物（ＳｉＯＮ）、又はＯＮＯスタックを備えてもよい。好ましくは、薄い二酸化シリコン層（図示せず）の堆積がキャップ層２８の堆積に先行する。場合によってはキャップ層２８の形成は省略されてもよい。
【００５３】
通常、ＭＯＳＦＥＴのポリＳｉ層２６はＳＯＮＯＳメモリ・セル２０のポリＳｉ層１４の厚さに匹敵する厚さを有する。
【００５４】
次に、マスキング及びドライ・エッチングの工程が行われ、論理領域Ａ上にＭＯＳＦＥＴ３０が画定される。
【００５５】
好ましくは、Ｓｉ１表面に起こり得る損傷を防止するために、ドライ・エッチングの工程において、露出される領域の停止層としてゲート酸化物層２４が使用される。次に、露出される領域のゲート酸化物層がウエット・エッチングの工程によって除去される。
【００５６】
図５は第３段階中におけるマイクロ電子装置の断面を概略的に示す。
【００５７】
後続の工程において、ＳＯＮＯＳメモリ・セル２０とＭＯＳＦＥＴ３０との分離が浅いトレンチ分離を形成することによって達成される。
【００５８】
まず、マスキング層として窒化物キャップ層１６、２２、及び２８を使用するドライ・エッチング・プロセスによってトレンチがエッチングされる。窒化物キャップ層１６、２２、及び／又は２８によって覆われていない半導体表面領域は全て、トレンチ３４が生ずることになる。前に画定された活性領域（図示せず）は依然として窒化物キャップ層によって覆われていることに留意されたい。
【００５９】
トレンチは約２００〜４００ｎｍの深さにエッチングされる。しかし、深さは例えばマイクロ電子装置１００の設計仕様に応じて変わってもよい。
【００６０】
次に、クリーニングのため及びトレンチ・エッチング・プロセスによって損傷されたＳｉを除去するためにトレンチ表面に対してウエット・エッチングが行われる。
【００６１】
続いて、トレンチ３４の今や露出したＳｉ表面３５がライナ酸化プロセスにさらされ、トレンチ壁中に（拡散によって）二酸化シリコンライナ３６が成長させられる。ライナ酸化プロセスは本発明にとって重要である。二酸化シリコンライナ３６の厚さは、Ｓｉ基板１とのインターフェイスに沿って比較されるとき、窒化シリコンスペーサ２２の最大厚さと実質的に等しくなければならない。ライナ酸化プロセスはポリＳｉゲート（図６に図示せず）上にも酸化物層を形成することがあるが、これはここで説明されるような処理工程に悪影響を及ぼさず、ポリＳｉゲート上の酸化物層により、処理工程の根本的な変更が必要になることはないことに留意されたい。
【００６２】
ＲＴＯ（高速熱酸化）、高温ドライ酸化、又は高温ウエット酸化プロセスによってライナ酸化プロセスが行われてもよい。
【００６３】
図６は第１の実施形態による本発明のＳＯＮＯＳメモリ・セルの一部の断面を概略的に示す。図６には、ＳＯＮＯＳメモリ・セル２０のコーナー部分がライナ酸化プロセスの特性を詳細に説明するために示されている。
【００６４】
ＳＯＮＯＳメモリ・セル２０のその部分は、ＯＮＯスタック１２の一部と、窒化シリコンスペーサ２２底部と、ＯＮＯスタック１２下部のＳｉ１の一部と、ＯＮＯスタック１２上部のポリＳｉ層１４の一部と、トレンチ３４の一部と、二酸化シリコンライナ３６の一部とを示す。
【００６５】
ＯＮＯスタック１２には個々の層が見られ（図４を参照しながら）、それらは半導体Ｓｉ基板１とインターフェイスする第１の二酸化シリコン層ＳｉＯ−１、次いで第１の二酸化シリコン層ＳｉＯ−１上部の窒化シリコン層ＳｉＮ、次に窒化シリコン層ＳｉＮ上部の第２の二酸化シリコン層ＳｉＯ−２である。
【００６６】
スペーサ技術の前述の適用によって、ＯＮＯ層ＳｉＯ−１、ＳｉＮ、及びＳｉＯ−２の各々は、ＳＯＮＯＳメモリ・セル２０の幅方向に（及び長さ方向に）一定の厚さを有する。従って、従来技術の第１の二酸化シリコン層の厚さの局所的変化の問題は解決される。しかし、以下に説明されるように、二酸化シリコンライナ３６の厚さＴＬはＳｉ基板１とのインターフェイスに沿ったスペーサ２２の厚さＴＳに対して注意深く調整されなければならない。
【００６７】
二酸化シリコンライナ３６の厚さＴＬがスペーサ２２の厚さＴＳよりも十分薄い場合、スペーサ２２下部にいくらかの自由なＳｉが残ることになる。この自由なＳｉはチャネル領域４と平行して（図面の平面に垂直に）余分な抵抗を形成することになる。
【００６８】
二酸化シリコンライナ３６の厚さＴＬがスペーサ２２の厚さＴＳよりも十分大きい場合、二酸化シリコンライナ３６は第１の二酸化シリコン層ＳｉＯ−１下部に拡大することになる。二酸化シリコンライナ３６のこの拡大は、第１の二酸化シリコン層ＳｉＯ−１の厚さの局所的変化を生み出し、再び、従来技術の問題、すなわちＳＯＮＯＳメモリ・セル２０の電子的特性の局所的変化を引き起こすことになる。
【００６９】
図７は、第２の段階中における、製造方法の第２の実施形態によるマイクロ電子装置１００の断面を概略的に示す。
【００７０】
先行の図中と同じ参照符号を有する要素は同じ要素に関連する。
【００７１】
記憶領域ＢにＳＯＮＯＳメモリ・セル２０を形成した後、図４を参照しながら説明されたものと同様の方法で、保護層２３（窒素過剰又は窒素詰め層）がＳＯＮＯＳメモリ・セル２０の側壁２１上に形成される。保護層２３はプラズマ窒化物形成プロセス又は窒素注入プロセスによって形成される。両方のプロセスは当業者によく知られている。
【００７２】
マイクロ電子装置１００の更なる処理の間に側壁２１に第１の（及び第２の）二酸化シリコン層ＳｉＯ−１、ＳｉＯ−２がさらに成長するのを保護層２３が防止することができる。
【００７３】
更なる実施形態では、記憶領域ＢにＳＯＮＯＳメモリ・セル２０を形成した後、第２の実施形態について図４を参照しながら説明されたのと同様の方法で、基板内に更なるシリコン・エッチングが行われることに留意されたい。深さは１０〜５０ｎｍの範囲内、通常３０ｎｍである。これにより、ＳＴＩトレンチ３４のエッチング後にライナ酸化が可能になる。次に、プラズマ窒化物形成プロセス又は窒素注入プロセスが行われる。保護層２３が今ではトレンチ壁にも存在し、チャネル領域４に近いトレンチ上部の酸化を防止する。さらに、保護層２３はライナ酸化物をＯＮＯ層から分離したままにする。しかし、ライナ酸化物は（接合）漏洩を防止するためにトレンチ下部に依然として存在している。
【００７４】
任意選択で、第１の実施形態では図４に示されるようなＳＯＮＯＳメモリ・セル２０の形成後に更なるＳｉエッチングを行うこともできることも考えられる。
【００７５】
次に、ＭＯＳＦＥＴ３０などの論理領域Ａの構成要素を形成することができるが、一方、第１及び第２の二酸化シリコン層は実質的にそのままである。論理領域Ａの構成要素の形成は前述のように行われる。
【００７６】
図８は、実施形態の各々による製造中の更なる段階でのマイクロ電子装置の断面を概略的に示す。図８ではメタライゼーション工程までのマイクロ電子装置１００の完了が示される。
【００７７】
まず、トレンチ充填プロセスが行われる。トレンチ３４はＰＥＣＶＤプロセスによってＳＴＩ／ＨＤＰ酸化物で充填され、浅いトレンチ分離ＳＴＩが形成される。好ましくは、マイクロ電子装置は第１の実施形態による方法によって形成される。
【００７８】
窒素過剰保護層２３を適用する第２の実施形態の場合には、ＳＴＩ／ＨＤＰ酸化物でトレンチ３４を充填する前にトレンチ３４の側壁３５が清浄化される。
【００７９】
ＨＤＰ酸化物の代わりに他の誘電体材料が適用されてもよいことにさらに留意されたい。
【００８０】
次に、停止層として窒化物キャップ層１６、２８が使用されるプレ−ナ化プロセスが行われる。
【００８１】
次に、任意選択で、ＳＴＩ／ＨＤＰ酸化物がＨＦ浸漬液にさらされ、窒化物キャップ層１６、２８の表面レベルを基準としてＨＤＰ酸化物の表面レベルが下げられる。
【００８２】
続いて、窒化物キャップ層１６、２８がウエット・エッチング・プロセスによって除去される。この場合、窒化シリコン層１６、２８の堆積直前に堆積された薄い二酸化シリコン層が停止層として有利に機能することがある。
【００８３】
ＳＴＩ／ＨＤＰ酸化物層と窒化シリコン層とについてウエット・エッチング除去工程の順序が逆にされてもよいが、酸化物層及び／又は窒化物層の機械的ストレスがあり得るために結果に多少悪く影響することがあることに留意されたい。
【００８４】
さらに、ＳＯＮＯＳメモリ・セル２０のポリＳｉ層１４及びＭＯＳＦＥＴ３０のポリＳｉ層２６が清浄化される。
【００８５】
次にポリＳｉ接続層が堆積される。当業者に知られているように、他の適切な導電性材料が適用されてもよい。
【００８６】
マスキング及びエッチングによって、記憶領域Ｂ上に第１のポリＳｉライン４０、そして、論理領域Ａ上に第２のポリＳｉライン４２が形成される。第２の二酸化シリコン層ＳｉＯ−２はポリＳｉエッチング・プロセス用の停止層として機能することがある。必要ならば、第２の二酸化シリコン層ＳｉＯ―２はウエット・エッチング、例えばＨＦ浸漬によって除去される。（窒化物層は例えばリン酸によって除去することができ、第１のシリコン酸化物層は短時間のＨＦ浸漬によって除去することができる。或いは、全てのＯＮＯスタックはポリＳｉエッチングの後にドライ・エッチングによって除去することができる。）
第１のポリＳｉライン４０はＳＯＮＯＳメモリ・セル２０上にワード線を形成する。第２のポリＳｉライン４２はＭＯＳＦＥＴ３０のゲート２４、２６上に接続を形成するために必要とされることがある。
【００８７】
図９はマイクロ電子装置の平面図を概略的に示す。
【００８８】
記憶領域Ｂに、例として４つのＳＯＮＯＳメモリ・セル２０が示されている。トレンチＳＴＩが垂直方向に延び、ビット線（図示せず）を組み込むことができる領域５０を分離する。
【００８９】
第１のポリＳｉライン４０が水平方向に延び、ＳＯＮＯＳメモリ・セル２０を横切る。
【００９０】
論理領域Ａに、単一の第２のポリＳｉライン４２が示され、ＭＯＳＦＥＴ３０を横切る。ライン６０は、垂直方向に、同方向に延びる２つの平行なトレンチＳＴＩの間を延びる。
【００９１】
当業者に知られている更なる処理がマイクロ電子装置１００を完成するために行われてもよい。第１、第２のポリＳｉライン４０、４２上にスペーサを形成するための標準プロセスが適用される。ソース領域とドレイン領域とは前に画定された活性領域上に形成される。その後、ソース領域、ドレイン領域、及びゲート領域のシリサイド化が行われ、その後、例えばパシベーション層の堆積、バイアの形成、及びメタライゼーションが続けられてもよい。
【００９２】
図３では、処理は論理領域Ａ上に犠牲層１０を形成することによって開始され、それは後で記憶領域Ｂから除去されることに留意されたい。除去後、ＯＮＯスタックが形成される。しかし、形成の順序が逆にされ、まず基板１上にＯＮＯスタック１２を形成し、引き続いて論理領域ＡからＯＮＯスタック１２を除去した後、論理領域Ａ上に犠牲層を形成してもよい。これは、特に窒化シリコン層に対して比較的複雑である、ＯＮＯスタックに対して更なるエッチングを含む。しかしながら、ＯＮＯスタック除去後、ゲート酸化物が成長されてもよい。次に、１つのポリＳｉの堆積と１つのキャップ層の堆積とが必要となる。記憶領域Ｂのゲートと論理領域Ａのゲートとは同時に画定されることができる。連続的に窒化物スペーサ２２が形成される。ここで、更なるマスクが（スペーサ２２用の）窒化シリコン層を論理領域Ａから除去するために必要とされる。再び、窒化シリコンのこの除去はウエット・エッチングによって行うことができる。
【００９３】
さらに、スペーサ形成の最適化はＳＯＮＯＳタイプの不揮発性メモリを備えるスタンドアロン・メモリでも使用することができる。
【００９４】
さらに、スタンドアロン・メモリについては更なる単純化が可能であり、スペーサが省略されてもよい場合、トレンチ３４に二酸化シリコンライナ３５を形成するための熱酸化は必要とされない。セル・スタック１２、１４、１６のエッチング直後に、トレンチ３４がエッチングされ、ＳＴＩ／ＨＤＰ酸化物で充填されることができる。埋込みメモリについても、（接合）漏洩が重要でないか、又は、それがライナ酸化物の形成を省略するほど十分に低い場合、この単純化は可能となることがある。
【００９５】
さらに、記憶領域Ｂで使用されるトレンチ深さが論理領域Ａで使用されるトレンチ深さと異なることが考えられる。これは、キャップ層２８の堆積後にＭＯＳＦＥＴ３０上に更なるマスクを設けることにより達成されてもよい。この更なるマスクは論理領域Ａ上で保護層として機能する。次に、記憶領域Ｂのトレンチ３４は第１の深さにエッチングされる。次に、論理領域Ａ上の更なるマスクが除去され（取り去られ）、トレンチのエッチングが第２の深さまで続けられる。記憶領域Ｂでは第１の深さと第２の深さとのトレンチ・エッチングが累積され、その合計深さは、ちょうど第２の深さに等しい、論理領域Ａのトレンチの深さよりも大きい深さになる。
【００９６】
ＣＭＯＳ用途では、論理領域Ａに比較的浅いトレンチ（記憶領域Ｂにおいてよりも論理領域Ａにおいて浅い深さをもつ）を有する選択肢が有利なことがある。論理領域Ａでは、トレンチ幅は記憶領域Ｂのトレンチ幅と比較して比較的小さくてもよい。従って、記憶領域と論理領域との両方において一定のトレンチ深さの場合、論理領域のトレンチのアスペクト比は記憶領域のものよりも高い。その場合、ＨＤＰ酸化物で論理領域のトレンチを充填するのは記憶領域のトレンチに対するよりも困難となることがある。
【図面の簡単な説明】
【００９７】
【図１】従来技術によるＳＯＮＯＳメモリ・セルの断面を概略的に示す図である。
【図２】従来技術のＳＯＮＯＳメモリ・セルの書き込み動作前後の電流―電圧特性図である。
【図３】製造中の第１段階における、本発明によるＳＯＮＯＳメモリ・セルを備えるマイクロ電子装置の断面を概略的に示す図である。
【図４】第２段階中における、製造方法の第１の実施形態によるマイクロ電子装置の断面を概略的に示す図である。
【図５】第３段階中におけるマイクロ電子装置の断面を概略的に示す図である。
【図６】第１の実施形態による本発明のＳＯＮＯＳメモリ・セルの一部の断面を概略的に示す図である。
【図７】第２の段階中における、製造方法の第２の実施形態によるマイクロ電子装置１００の断面を概略的に示す図である。
【図８】更なる段階中におけるマイクロ電子装置の断面を概略的に示す図である。
【図９】マイクロ電子装置の概略的な平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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