(57)【要約】  電子装置（ＩＣＤ）は、集積回路（ＡＩＣ）とキャパシタンス素子（ＰＩＣ）とを備えている。集積回路（ＡＩＣ）には、複数の回路接点対（ＣＩ）が設けられている。キャパシタンス素子（ＰＩＣ）には、複数のキャパシタンス接点対（ＣＣ）が設けられている。キャパシタンス接点対（ＣＣ）の少なくとも一部のそれぞれの間にはキャパシタンスが存在する。複数のキャパシタンス接点対（ＣＣ）は、複数の回路接点対（ＣＩ）と対向する。キャパシタンス接点対（ＣＣ）の少なくとも一部は、回路接点対（ＣＩ）の少なくとも一部に対して、対ごとに電気的に結合される。
2008507147.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路接点対が設けられた集積回路と、
複数のキャパシタンス接点対が設けられ、前記キャパシタンス接点対の少なくとも一部のそれぞれの間にキャパシタンスが存在し、前記複数のキャパシタンス接点対が前記複数の回路接点対と対向し、前記キャパシタンス接点対の少なくとも一部が前記回路接点対の少なくとも一部に対して対ごとに電気的に結合されている、キャパシタンス素子と、
を備えていることを特徴とする電子装置。
【請求項２】
前記キャパシタンス接点対は、前記キャパシタンス素子の表面領域に亘ってほぼ均一に分布させられていることを特徴とする請求項１に記載の電子装置。
【請求項３】
前記集積回路は、アナログ回路から分離した論理回路を備え、前記回路接点対は、前記論理回路のみに接続されていることを特徴とする請求項１に記載の電子装置。
【請求項４】
前記回路接点対は、前記集積回路の表面領域を占有しており、前記表面領域は、略矩形の形状を有していることを特徴とする請求項１乃至３のいずれか一項に記載の電子装置。
【請求項５】
前記キャパシタンス素子は、前記キャパシタンス接点対の間でキャパシタンスを構成する一対の電極を備え、前記一対の電極は、前記キャパシタンス接点対が占有する前記表面領域に対して略垂直であることを特徴とする請求項１に記載の電子装置。
【請求項６】
前記キャパシタンス素子は、前記集積回路内の前記論理回路と協働するメモリ回路を更に備える装置の一部であることを特徴とする請求項１に記載の電子装置。
【請求項７】
前記キャパシタンス素子は、前記集積回路のためのキャリアとしての機能を果たし且つ外部ボードに結合するための接点パッドが設けられるインターポーザ装置の一部であることを特徴とする請求項１に記載の電子装置。
【請求項８】
信号処理装置であって、請求項１に記載の電子装置と、前記電子装置を前記信号処理装置の他の部品に対して結合する基板とを備えていることを特徴とする信号処理装置。
【請求項９】
複数の回路接点対を有する集積回路と、
複数のキャパシタンス接点対が設けられ、前記キャパシタンス接点対の少なくとも一部のそれぞれの間にキャパシタンスが存在する、キャパシタンス素子と、
に基づいて電子装置を製造する方法であって、
前記複数のキャパシタンス接点対が前記複数の回路接点対と対向させられる位置決めステップと、
前記キャパシタンス接点対の少なくとも一部が前記回路接点対の少なくとも一部に対して対ごとに電気的に結合される結合ステップと、
を含むことを特徴とする方法。
【請求項１０】
複数のキャパシタンス接点対が設けられ、前記キャパシタンス接点対の少なくとも一部のそれぞれの間にキャパシタンスが存在し、前記接点対が集積回路の回路接点対に対して対ごとに電気的に接続されるように構成されていることを特徴とするキャパシタンス素子。
【請求項１１】
複数の回路接点対が設けられ、前記回路接点対は、キャパシタンス素子のキャパシタンス接点対であって、少なくとも一部の前記キャパシタンス接点対のそれぞれの間にキャパシタンスが存在する前記キャパシタンス素子の前記キャパシタンス接点対に対して、対ごとに結合されるように構成されていることを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、集積回路及びキャパシタンス素子を備える電子装置に関する。電子装置は、例えば、アナログ信号処理回路及びデジタル信号処理回路を有する信号プロセッサを構成し得る。本発明の他の態様は、そのような電子装置、そのような電子装置を備える信号処理機器、集積回路及びキャパシタンスそれ自体の製造方法に関する。
【背景技術】
【０００２】
集積回路は、例えばデジタル集積回路における電源デカップリング（減結合）のために一つ以上のいわゆるデカップリングキャパシタンスを必要とする場合がある。デカップリングキャパシタンスは、集積回路の不良を引き起こすことがある比較的強い寄生信号の発生を防止する。デカップリングキャパシタンスは、例えば一般的に平面である集積回路の形態と同様の形態を有している場合がある。国際ジャーナル  マイクロ回路及び電子パッケージング（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｊｏｕｒｎａｌ  Ｍｉｃｒｏｃｉｒｃｕｉｔｓ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃ  Ｐａｃｋａｇｉｎｇ）、（２４（３）（２００１）第１８２頁−第１９６頁）において発表されたＦ．ルーズブーム（Ｆ．Ｒｏｏｚｅｂｏｏｍ）らによる論文「集積ＲＦデカップリングのための高密度、低損失ＭＯＳキャパシタ（Ｈｉｇｈ  ｄｅｎｓｉｔｙ，Ｌｏｗ−Ｌｏｓｓ  ＭＯＳ  ｃａｐａｃｉｔｏｒｓ  ｆｏｒ  Ｉｎｔｅｇｒａｔｅｄ  ＲＦ  Ｄｅｃｏｕｐｌｉｎｇ）」（非特許文献１）は、デカップリングキャパシタンスについて記載している。デカップリングキャパシタンスは、６インチマクロポーラス（マクロ孔質：ｍａｃｒｏｐｏｒｏｕｓ）シリコンウェーハ中に製造された高密度ＭＯＳキャパシタによって形成される。
【０００３】
また、米国特許第６，２２２，２６０号（特許文献１）は、デカップリングキャパシタが集積回路と対向する構造における集積回路とデジタル回路及びデカップリングキャパシタとの組み合わせを開示している。
【特許文献１】米国特許第６，２２２，２６０号公報
【非特許文献１】Ｆ．ルーズブーム（Ｆ．Ｒｏｏｚｅｂｏｏｍ）ら著、「集積ＲＦデカップリングのための高密度、低損失ＭＯＳキャパシタ（Ｈｉｇｈ  ｄｅｎｓｉｔｙ，Ｌｏｗ−Ｌｏｓｓ  ＭＯＳ  ｃａｐａｃｉｔｏｒｓ  ｆｏｒ  Ｉｎｔｅｇｒａｔｅｄ  ＲＦ  Ｄｅｃｏｕｐｌｉｎｇ）」、国際ジャーナル  マイクロ回路及び電子パッケージング（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｊｏｕｒｎａｌ  Ｍｉｃｒｏｃｉｒｃｕｉｔｓ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃ  Ｐａｃｋａｇｉｎｇ）、２４（３）（２００１）、第１８２頁−第１９６頁
【発明の開示】
【発明が解決しようとする課題、及び、課題を解決するための手段】
【０００４】
本発明の一態様において、電子装置は、集積回路とキャパシタンス素子とを備えている。集積回路には複数の回路接点対が設けられている。キャパシタンス素子には複数のキャパシタンス接点対が設けられている。キャパシタンス接点対の少なくとも一部のそれぞれの間にはキャパシタンスが存在する。複数のキャパシタンス接点対は複数の回路接点対と対向する。キャパシタンス接点対の少なくとも一部は、回路接点対の少なくとも一部に対して、対ごとに電気的に結合される。
【０００５】
本発明は以下の態様を考慮する。集積回路は、概して、例えば論理ゲート、ドライバ又は増幅器等の比較的多くのサブ回路を備えている。各サブ回路は、集積回路内の異なる場所を占有している。サブ回路の高周波動作は、サブ回路をデカップリングキャパシタンスに対して結合する電気経路に依存している。この電気経路のインピーダンスが低ければ低いほど、サブ回路の高周波動作が良好になる。電気経路は、それが比較的短い場合若しくは比較的幅広い場合又はその両方である場合に、比較的低いインピーダンスを有する。電気経路は、デカップリングキャパシタンスに対して比較的近接したサブ回路においては比較的短い。しかしながら、デカップリングキャパシタンスから比較的離隔して位置する一つ以上のサブ回路が存在する場合がある。そのようなサブ回路においては、十分に低いインピーダンスを有するように、電気経路を比較的幅広に形成することができる。しかしながら、比較的幅広い電気経路はかなりの大きさの表面積を必要とし、そのような大きさの表面積は、集積回路内において常に利用できるとは限らず、また、比較的コストがかかる。
【０００６】
前述した本発明の態様において、集積回路は、その間にキャパシタンスが存在するキャパシタンス接点対と対向する様々な回路接点対を有している。回路接点対及びキャパシタンス接点対は、対ごとに電気的に結合される。従って、容量素子（キャパシタンス素子）の個々のキャパシタンスは、小さな面積で集積回路に対して個別に結合される。その結果、集積回路内には、デカップリングの目的で使用できるキャパシタンスに対して比較的近接した比較的多くのサブ回路が存在する。従って、サブ回路をデカップリングキャパシタンスに対して結合する電気経路は、比較的短い平均長を有することができる。これにより、集積回路は、満足な高周波動作を有することができる。結合は、はんだ接続を使用して、特にはんだバンプを用いて行われることが好ましい。はんだ材料としては、鉛又はスズ系の従来のはんだを使用することができるが、金、銅等の金属を使用することもできる。特に、Ｓｎ又はＩｎ合金系の浸漬はんだ付け層を含み且つ銅、ニッケル等のアンダーバンプメタライゼーション上に設けられたバンプを用いると、良好な結果が得られた。そのようなバンプは、１０ミクロン未満までの非常に高いピッチをもって設けることができる。容量素子と集積回路との間の距離が小さいという事実は問題にならない。その理由は、これらの両方が少なくとも匹敵する熱膨張係数を持つ一つの半導体基板を有しているからである。
【０００７】
特定の実施の形態において、集積回路は、アナログ回路とメモリ回路と論理回路とを備えており、また、キャパシタンスは、論理回路のみに対して結合される。容量素子は、論理回路の全領域を被覆していることが好ましい。
【０００８】
適当な実施の形態においては、前述した論文に開示されたトレンチキャパシタが使用される。トレンチキャパシタは非常に小さい表面積を有している。また、キャパシタの上端に結合パッドが直接に設けられてもよいことが分かった。このようにして、集積回路に対する接続のための非常に密度が高いバンプ配列を設けることができる。低オーム接続及び結合を行うため、集積回路には、垂直投影で見てトランジスタとの実質的な重なり部分を有する接点パッドが設けられる。そのようなレイアウトは、それ自体、「ボンドパッド・オン・アクティブ（ｂｏｎｄ  ｐａｄｓ  ｏｎ  ａｃｔｉｖｅ）」レイアウトとして知られている。バンプの接着においては明らかに不要であるが、ここでは、集積回路の保護層の上端に結合パッドが存在することが好ましい。
【０００９】
最も適当な実施の形態において、キャパシタンス接点対は、容量素子の表面領域に亘ってほぼ均一に分布されている。その結果、トレンチキャパシタの最も効率的な分布及び使用により、結果として得られる構造体は、チェスボードパターンの入力及び出力を有する。一般に、入力は信号パッド（Ｖｓｓ）であり、出力はグランド（接地）パッド（Ｖｄｄ）である。理解されるように、集積回路と容量素子との間のバンプは、同じパターンを有する。このレイアウトにおいて、バンプの配列は、伝送回線型の同軸構造を有するとともに、非常に低い寄生インピーダンスを有する。
【００１０】
集積回路から分離した容量素子には、デカップリングキャパシタの一部だけが設けられていることが好ましい。容量素子には、３０乃至６０％のキャパシタンスが存在することが適当であり、約５０％のキャパシタンスが存在することが好適である。
【００１１】
容量素子は、様々な方法で、即ち、分離した素子として又はキャリア若しくは他の装置の一部として、集積回路と組み合わせて設けることができる。
【００１２】
第１の実施の形態において、容量素子は、集積回路の表面積よりも小さい表面積を有している。その後、容量素子は、従来の方法での電子装置のパッケージングの前に、集積回路の上端に配置される。この実施の形態において、論理回路の形状は可能な限り矩形であるべきであり、また、任意の他の回路、例えばアナログ回路及びメモリが存在する場合には、これらは他の領域で設計されなければならない。これらの回路は、論理回路の有効充填比を減少させ、それにより、更に大きく更に高価な容量素子が必要になる。異なるタイプの回路を分離するには、従来のデジタル集積回路の構成を修正する必要がある。
【００１３】
他の実施の形態において、容量素子は、インターポーザ（ｉｎｔｅｒｐｏｓｅｒ）の一部を形成し、また、集積回路のためのキャリアであってもよい。このとき、このキャリアは、集積回路を越えて側方に延在するとともに、抵抗や相互接続部等の更なる機能を備えることが適切である。この場合、キャパシタンス及び個々の接続部は、好ましくはやはり、論理回路の領域に限定される。
【００１４】
更なる実施の形態においては、分離したチップ内に容量素子だけでなくメモリも存在する。メモリのコストの低減を考慮するとともに、積層ダイ構成の使用を考慮すると、メモリ回路を論理回路から分離するとともに、それを後に論理回路とともに組み立てられる分離した装置に設置する傾向がある。トレンチキャパシタはメモリでの使用に同様に適しているため、メモリをデカップリングキャパシタと一体化させて一つの装置にすることができる。
【００１５】
本発明の他の利点は、以下の態様に関連する。本発明に係る電子装置の集積回路とキャパシタンス素子とは、それらが組み立てられる前に分離して製造することができる。従って、集積回路は、集積回路にとって費用効率が高い技術を使用して製造することができる。キャパシタンス素子は、キャパシタンス素子にとって費用効率が高い技術を使用して製造することができる。例えば、集積回路は、標準的な技術を使用して製造することができ、一方、キャパシタンス素子は、前述した論文に記載された技術に従って製造することができる。この手法は、デカップリングキャパシタンスを備える集積回路を製造するために比較的複雑な技術が使用される手法と比較して費用効率が高い。これらの理由から、本発明によれば、費用効率を向上させることができる。
【００１６】
以下、図面を参照しながら、本発明のこれらの態様及び他の態様について更に詳細に説明する。
【発明を実施するための最良の形態】
【００１７】
図１は、テレビジョン・セットＴＶを示している。テレビジョン・セットＴＶは、受信器ＲＥＣと表示装置ＤＰＬとを備えている。受信器ＲＥＣは、プリント回路基板ＰＣＢを備えており、プリント回路基板ＰＣＢ上には、集積回路装置ＩＣＤ及び他の部品が実装されている。集積回路装置ＩＣＤは、無線周波数入力信号ＲＦからビデオ信号を得るＶＩＤ信号処理チェーンの一部を形成している。表示装置ＤＰＬは、ビデオ信号ＶＩＤを表示する。
【００１８】
図２は、集積回路装置ＩＣＤを示している。図２は、集積回路装置ＩＣＤの概略断面図である。集積回路装置ＩＣＤは、リードフレームＬＦＲ上に実装された能動集積回路ＡＩＣ及び受動集積回路ＰＩＣを備えている。モールド部品ＭＬＤは、能動集積回路ＡＩＣ及び受動集積回路ＰＩＣを被覆して機械的な保護を行っている。リードフレームＬＦＲは、受動集積回路ＰＩＣがその上に実装されるダイパッドＤＰＤを備えている。リードフレームＬＦＲは、集積回路装置ＩＣＤを他の部品に対して電気的に結合するための様々な導線ＬＤを更に備えている。信号グランド導線ＬＤ１及び供給電圧導線ＬＤ２は、集積回路装置ＩＣＤを信号グランドＧＮＤ及び供給電圧ＶＣＣのそれぞれに対して結合する。
【００１９】
能動集積回路ＡＩＣは、論理回路ＬＧＣと、メモリ回路ＭＥＭと、供給電圧パッドＶＰと、信号グランドパッドＧＰと、信号グランドパッドＧＰに対して結合される導電シールドＳＨＤとを備えている。はんだ接続部ＳＣ１は、信号グランドパッドＧＰをリードフレームＬＦＲの信号グランド導線ＬＤ１に対して電気的に結合する。他のはんだ接続部ＳＣ２は、供給電圧パッドＶＰをリードフレームＬＦＲの供給電圧導線ＬＤ２に対して電気的に結合する。従って、論理回路ＬＧＣ及びメモリ回路ＭＥＭは、例えば図１に示されるプリント回路基板ＰＣＢ上に存在する供給電圧ラインを介して外部電源から供給電圧ＶＣＣを受けることができる。論理回路ＬＧＣは、例えばデジタルテレビジョン信号を処理するように構成されていてもよい。その目的のため、論理回路ＬＧＣは、メモリ回路ＭＥＭと協働するものとするとよい。例えば、デジタルテレビジョン信号のサンプルがメモリ回路ＭＥＭ内に一時的に記憶されてもよい。
【００２０】
能動集積回路ＡＩＣは、能動集積回路ＡＩＣの表面領域Ｓｌｇｃを占める複数の回路接点対ＣＩ１，．．．，ＣＩ５を備えている。能動集積回路ＡＩＣを表面領域Ｓｌｇｃの方向で見ると、論理回路ＬＧＣは、表面領域Ｓｌｇｃの下側、従って、回路接点対ＣＩの下側に位置している。回路接点対ＣＩは、論理回路ＬＧＣに対して電気的に結合されている。例えば、各回路接点対ＣＩは、論理回路ＬＧＣの一部を形成する異なるサブ回路に対して結合されていてもよい。回路接点対ＣＩは、それが結合されるサブ回路に対して物理的に近接されていることが好ましい。図示の回路接点対ＣＩは、黒色の正方形によって表される回路接点を有しており、他の回路接点は、白色の正方形によって表されている。回路接点対ＣＩの黒色の正方形は、例えば、サブ回路の信号グランド経路に対して結合されてもよい。回路接点対ＣＩの白色の正方形は、同じサブ回路の供給電圧経路に結合されてもよい。
【００２１】
受動集積回路ＰＩＣは、受動集積回路ＰＩＣの表面領域Ｓｃａｐを占める複数のキャパシタンス接点対ＣＣ１，．．．，ＣＣ５を備えている。キャパシタンス接点対ＣＣは、回路接点対ＣＩと対向している。バンプ接続部ＢＵは、キャパシタンス接点対ＣＣを回路接点対ＣＩに対して対ごとに電気的に結合する。キャパシタンスは、各キャパシタンス接点対ＣＣ間に存在する。また、キャパシタンス接点対ＣＣ間に存在するキャパシタンスは、キャパシタンス接点対が電気的に結合される回路接点対ＣＩ間にも存在する。従って、キャパシタンスは、回路接点対ＣＩが結合されるサブ回路のためのデカップリングキャパシタンスを形成してもよい。例えば、キャパシタンスは、供給電圧経路と関与する信号グランド経路との間でデカップリングキャパシタンスを構成してもよい。従って、サブ回路は、それ自体のデカップリングキャパシタンスを有することができ、更に、デカップリングキャパシタンスを相対的に近接させることができる。
【００２２】
図３は、能動集積回路ＡＩＣを示している。図３は、能動集積回路ＡＩＣの上側から見た平面図である。図３の断面ラインＡ−Ｂは、図２に示される断面図の位置を示している。図３は、能動集積回路ＡＩＣの一部を形成する、供給電圧パッドＶＰ、信号グランドパッドＧＰ、メモリ回路ＭＥＭ、論理回路ＬＧＣを示している。また、図３は、能動集積回路ＡＩＣがアナログ回路ＡＮＡを備えていることを示している。アナログ回路ＡＮＡは、例えば、アナログビデオ信号をデジタルビデオ信号へ変換するためにアナログ−デジタル変換器を含んでいてもよい。能動集積回路ＡＩＣ内の各回路は、異なる領域を占有する。
【００２３】
図３は、能動集積回路ＡＩＣが図２に示される回路接点対に加えて更なる回路接点対ＣＩを備えていることを示している。回路接点対ＣＩは、論理回路ＬＧＣが占有する領域のほぼ全体に亘って存在する。即ち、回路接点対ＣＩが占める表面領域Ｓｌｇｃは、能動集積回路ＡＩＣ内で論理回路ＬＧＣが占有する領域と一致する。また、図３は、回路接点対ＣＩが占める表面領域Ｓｌｇｃが略矩形状をなしていることを更に示している。従って、図２に示されるキャパシタンス接点対ＣＣが占有する受動集積回路ＰＩＣの表面領域Ｓｃａｐは、略矩形状を有していてもよく、また、同じサイズを有していてもよい。従って、長さ及び幅に関する受動集積回路ＰＩＣのサイズは、回路接点対ＣＩが占有する表面領域Ｓｌｇｃにほぼ対応しているものとするとよい。これは費用効率が高い。
【００２４】
図４は、費用効率があまり高くない比較的大きい受動集積回路を必要とする代替的な能動集積回路ＡＩＣ’を示している。代替的な能動集積回路ＡＩＣ’は、一つの代替的な論理回路ＬＧＣ’と、二つの代替的なメモリ回路ＭＡＭ１’，ＭＥＭ２’と、一つの代替的なアナログ回路ＡＮＡ’と、表面領域Ｓｌｇｃ’を占有する複数の回路接点対ＣＩ’とを備えている。回路接点対ＣＩが占有する表面領域Ｓｌｇｃ’は、代替的な論理回路ＬＧＣ’が占有する領域とほぼ一致している。
【００２５】
図４は、回路接点対ＣＩ’が占有する表面領域Ｓｌｇｃ’を被覆することができる最も小さい可能な矩形ＳＲＣＴを示している。矩形の受動集積回路は、少なくとも、長さ及び幅に関して最も小さい可能な矩形ＳＲＣＴのサイズを有している必要がある。この矩形の受動集積回路ＰＩＣがキャパシタンス接点対でほぼ満たされる主面を有していると仮定する。比較的少ない割合だけを回路接点対ＣＩ’と電気的に結合させることができる。実際には、二つの代替的なメモリ回路ＭＡＭ１’，ＭＥＭ２’及び代替的なアナログ回路ＡＮＡ’と対向する矩形受動集積回路の表面領域は効果的に使用されない。従って、回路接点対ＣＩが占有する表面領域Ｓｌｇｃは、図３に示されるような略矩形状をなしていることが有利である。また、結合される必要がある回路も略矩形状をなし且つ回路接点対とほぼ同じ領域を占有することが有利である。これにより、受動集積回路のキャパシタンスを比較的短い電気経路を介して能動集積回路内のサブ回路に対して結合させることができ、それにより、満足な高周波動作に寄与することができる。
【００２６】
図５は、受動集積回路ＰＩＣを示している。図５は、受動集積回路ＰＩＣの一部の概略断面図である。図５は、図２にも示される表面領域Ｓｃａｐ上のキャパシタンス接点対ＣＣを示している。受動集積回路ＰＩＣは、一対の電極ＥＬＩ，ＥＬＯを備えており、電極ＥＬＩ，ＥＬＯ間には誘電体材料ＤＬＣが存在している。内側電極ＥＬＩは、黒色の正方形によって表されるキャパシタンス接点に対して電気的に結合されている。外側電極ＥＬＯは、白色の正方形によって表されるキャパシタンス接点に対して電気的に結合されている。一対の電極ＥＬＩ，ＥＬＯは、キャパシタンス接点対ＣＣが占有する表面領域Ｓｃａｐに対して略垂直である。従って、単位表面積当たり比較的高いキャパシタンスを得ることができる。デカップリングの目的のために一般に必要とされる比較的大きなキャパシタンスを得るためには、比較的小さい表面積で十分である。図５に示される受動集積回路ＰＩＣは、例えば前述した論文に記載された技術を使用して製造されてもよい。
【００２７】
図２に示される集積回路装置ＩＣＤは、様々な異なる方法で製造することができる。例えば、能動集積回路ＡＩＣは、従来の技術に従って製造されてもよく、一方、受動集積回路ＰＩＣは、例えば前述した論文に記載された技術等の特定の技術に従って分離して製造されてもよい。受動集積回路ＰＩＣは、リードフレームＬＦＲのダイパッドＤＰＤに対して固定されてもよい。その後、能動集積回路ＡＩＣは、回路接点対ＣＩが受動集積回路ＰＩＣのキャパシタンス接点対ＣＣと対向するように位置決めされる。その後、能動集積回路ＡＩＣは、受動集積回路ＰＩＣ及びリードフレームＬＦＲに対して固定される。これは、例えば、回路接点対ＣＩ、信号グランドパッドＧＰ及び供給電圧パッドＶＰ上に存在するはんだ球を加熱することにより行うことができる。回路接点対ＣＩ上に存在するはんだ球は、リフローして、図２に示されるバンプ接続部ＢＵを形成する。
【００２８】
他の方法においては、最初に受動集積回路ＰＩＣが能動集積回路ＡＩＣに対して固定され、それにより、キャパシタンス接点対ＣＣが回路接点対ＣＩと対向する集積回路アセンブリが得られる。キャパシタンス接点対ＣＣ及び回路接点対ＣＩは、対ごとに、互いに電気的に結合される。その後、集積回路アセンブリは、リードフレームＬＦＲ上に実装される。
【００２９】
図面に関する以上の詳細な説明は、以下の特徴を示している。電子装置（ＩＣＤ）は、集積回路（能動集積回路ＡＩＣ）とキャパシタンス素子（受動集積ＰＩＣ）とを備えている。集積回路（ＡＩＣ）には、複数の回路接点対（ＣＩ）が設けられている。キャパシタンス素子（ＰＩＣ）には、複数のキャパシタンス接点対（ＣＣ）が設けられている。キャパシタンスは、キャパシタンス接点対（ＣＣ）の少なくとも一部のそれぞれの間に存在している。複数のキャパシタンス接点対（ＣＣ）は、複数の回路接点対（ＣＩ）と対向している。キャパシタンス接点対（ＣＣ）の少なくとも一部は、回路接点対（ＣＩ）の少なくとも一部に対して、対ごとに電気的に結合される。これにより、集積回路は、満足な高周波動作を有することができる。
【００３０】
前述した詳細な説明は、以下の任意の特徴を更に示している。キャパシタンス接点対（ＣＣ）は、キャパシタンス素子（ＰＩＣ）の表面領域（Ｓｃａｐ）の全体に亘ってほぼ均一に分布させられている。また、これは、満足な高周波動作に寄与する。
【００３１】
前述した詳細な説明は、以下の任意の特徴を更に示している。回路接点対（ＣＩ）は、集積回路（ＡＩＣ）の表面領域（Ｓｌｇｃ）を占有している。この表面領域（Ｓｌｇｃ）は、略矩形である形状を有している。これにより費用効率を向上させることができる。
【００３２】
前述した詳細な説明は、以下の任意の特徴を示している。キャパシタンス素子（ＰＩＣ）は、キャパシタンス接点対（ＣＣ）間のキャパシタンスを構成する一対の電極（ＥＬＩ，ＥＬＯ）を備えている。一対の電極（ＥＬＩ，ＥＬＯ）は、キャパシタンス接点対（ＣＣ）が占有する表面領域（Ｓｃａｐ）に対して略垂直である。これにより、キャパシタンス素子は、単位表面当たり比較的大きいキャパシタンスを有することができ、これにより、満足な高周波動作に更に寄与することができる。
【００３３】
前述した特徴は、多くの異なる方法で実施することができる。これを例示するため、いくつかの他の手段を簡単に示す。必ずしも各回路接点対を各キャパシタンス接点対に対して結合する必要はない。例えば、図２を参照して、回路接点対ＣＩ５がキャパシタンス接点対ＣＣ５に対して電気的に結合されなかったと仮定する。集積回路装置ＩＣＤは、満足な高周波動作を依然として有することができる。図２を参照すると、導電シールドＳＨＤは一般に満足な高周波動作に寄与するが、導電シールドＳＨＤは、コストを低減するために省かれてもよい。図２を参照すると、フリップチップ技術に従って能動集積回路ＡＣＩがリードフレームＬＦＲ上に実装され、それにより、満足な高周波動作に寄与しているが、例えばワイヤボンディング等の異なる実装技術が使用されてもよい。尚、本発明に係る電子装置は、任意のタイプの信号処理装置において適用されてもよい。図１に示されるテレビジョン・セットは単なる一例である。電子装置は、例えば、高速データを処理するためのコンピュータ又はデジタル信号プロセッサにおいて適用されてもよい。
【００３４】
ハードウェア若しくはソフトウェア又はこれらの両方のアイテムにより機能を実施する方法は多数ある。この点において、図面は非常に概略的であり、各図面は本発明の一つの可能な単なる実施の形態を表している。従って、図面は異なる機能を異なるブロックとして示しているが、これは、ハードウェア又はソフトウェアの単品がいくつかの機能を実行することを決して排除するものではない。また、ハードウェア又はソフトウェアのアイテムの集合体が一つの機能を実行することを排除するものでもない。
【００３５】
以上の見解は、図面に関する詳細な説明が本発明を限定するものではないことを明示するものである。添付の請求項の範囲内に入る多くの代替案が存在する。請求項中の任意の参照符号は、請求項を限定するものと解釈されるべきではない。用語「備える、含む（ｃｏｍｐｒｉｓｉｎｇ）」は、請求項に記載された要素又はステップ以外の要素又はステップの存在を排除するものではない。要素又はステップに先行する用語「一つの（ａ，ａｎ）」は、そのような要素又はステップの複数の存在を排除するものではない。
【図面の簡単な説明】
【００３６】
【図１】テレビジョン・セットを示すブロック図である。
【図２】テレビジョン・セットの集積回路装置を示す断面図である。
【図３】集積回路装置の能動集積回路を示す平面図である。
【図４】他の能動集積回路を示す平面図である。
【図５】集積回路装置の受動集積回路を示す断面図である。
【図１】
2008507147.tif 000003
【図２】
2008507147.tif 000004
【図３】
2008507147.tif 000005
【図４】
2008507147.tif 000006
【図５】
2008507147.tif 000007
【国際調査報告】
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