(57)【要約】データ処理システムは、データ処理用の少なくとも１つの処理ユニット（ＰＵ）と、この少なくとも１つの処理ユニット（ＰＵ）の処理を複数のブレークポイントに基づいてデバッグするデバッグ手段（ＤＭ）とを有する。このデバッグ手段（ＤＭ）は、前記複数のブレークポイントの１つに対するベースアドレスを記憶する第１レジスタ（ＢＡＲ）を有し、このデバッグ手段（ＤＭ）が、前記少なくとも１つの処理ユニット（ＰＵ）の処理のデバッグを、第１ブレークポイントレジスタ、すなわち、ベースアドレスレジスタ内に記憶されたベースアドレスに基づいて開始させるようにする。次のブレークポイントを得るためのオフセット値を記憶する第２ブレークポイントレジスタ（ＯＲ）を設ける。又、第１ブレークポイントレジスタに記憶されたベースアドレスと、第２ブレークポイントレジスタに記憶されたオフセット値とに基づいて、ブレークポイント状態を繰り返し計算して、第１ブレークポイントレジスタに記憶されたベースアドレスを更新する論理演算ユニット（ＬＡＵ）を設ける。
2008529148.tif 000002
【特許請求の範囲】
【請求項１】
アプリケーションを処理する少なくとも１つの処理ユニット（ＰＵ）と、
この少なくとも１つの処理ユニット（ＰＵ）が行う処理を、複数のブレークポイントに基づいてデバッグするデバッガ手段（ＤＭ）と
を具えるデータ処理システムであって、前記デバッガ手段（ＤＭ）が、
前記複数のブレークポイントのうちの１つに対するベースアドレスを記憶する第１ブレークポイントレジスタ（ＢＡＲ）であって、前記デバッガ手段（ＤＭ）が、この第１ブレークポイントレジスタ（ＢＡＲ）に記憶されたベースアドレスに基づいて、前記少なくとも１つの処理ユニット（ＰＵ）が行う処理のデバッグを開始するようにする第１ブレークポイントレジスタ（ＢＡＲ）と、
ブレークポイントに対するベースアドレスからのオフセット値を記憶する第２ブレークポイントレジスタ（ＯＲ）と、
前記第１ブレークポイントレジスタ（ＢＡＲ）に記憶されたベースアドレスと、前記第２ブレークポイントレジスタ（ＯＲ）に記憶されたオフセット値とに基づいてブレークポイント状態を繰り返し検出し、これに応じて前記第１ブレークポイントレジスタ（ＢＡＲ）に記憶されたベースアドレスを更新する論理演算ユニット（ＬＡＵ）と
を有するようにしたデータ処理システム。
【請求項２】
請求項１に記載のデータ処理システムにおいて、このデータ処理システムが更に、前記少なくとも１つの処理ユニット（ＰＵ）により処理されるアプリケーションと関連する所定の大きさを有するＦＩＦＯとして作用するメモリ（ＭＥＭ）を有し、前記論理演算ユニット（ＬＡＵ）が、前記第１ブレークポイントレジスタ（ＢＡＲ）の内容と前記第２ブレークポイントレジスタ（ＯＲ）の内容とを加算する加算器（ＡＤＤ）と、ＦＩＦＯの大きさに対するこの加算器（ＡＤＤ）の出力に関するモジュロ演算を実行するモジュロ演算ユニット（ＭＯＵ）とを有し、モジュロ演算の結果が、前記第１ブレークポイントレジスタ（ＢＡＲ）における更新すべき次のベースアドレスに相当するようにしたデータ処理システム。
【請求項３】
アプリケーションを処理する少なくとも１つの処理ユニット（ＰＵ）を有するデータ処理システムにおけるデバッグ方法であって、
前記少なくとも１つの処理ユニット（ＰＵ）が行う処理を複数のブレークポイントに基づいてデバッグする工程と、
前記複数のブレークポイントのうちの１つに対するベースアドレスを記憶する工程であって、前記少なくとも１つの処理ユニット（ＰＵ）が行う処理をデバッグする工程がこの記憶されるベースアドレスに基づいて開始されるようにする工程と、
ブレークポイントに対するオフセット値を記憶する工程と、
後続のブレークポイント状態を、記憶されたベースアドレスと、記憶されたオフセット値と、論理演算処理とに基づいて繰り返し検出する工程と、
これに応じて、記憶されたベースアドレスを更新する工程と
を具えるデバッグ方法。
【請求項４】
アプリケーションを処理する少なくとも１つの処理ユニット（ＰＵ）と、
この少なくとも１つの処理ユニット（ＰＵ）が行う処理を、複数のブレークポイントに基づいてデバッグするデバッガ手段（ＤＭ）と
を具える電子装置であって、前記デバッガ手段（ＤＭ）が、
前記複数のブレークポイントのうちの１つに対するベースアドレスを記憶する第１ブレークポイントレジスタ（ＢＡＲ）であって、前記デバッガ手段（ＤＭ）が、この第１ブレークポイントレジスタ（ＢＡＲ）に記憶されたベースアドレスに基づいて、前記少なくとも１つの処理ユニット（ＰＵ）が行う処理のデバッグを開始するようにする第１ブレークポイントレジスタ（ＢＡＲ）と、
ブレークポイントに対するベースアドレスからのオフセット値を記憶する第２ブレークポイントレジスタ（ＯＲ）と、
前記第１ブレークポイントレジスタ（ＢＡＲ）に記憶されたベースアドレスと、前記第２ブレークポイントレジスタ（ＯＲ）に記憶されたオフセット値とに基づいてブレークポイント状態を繰り返し検出し、これに応じて前記第１ブレークポイントレジスタ（ＢＡＲ）に記憶されたベースアドレスを更新する論理演算ユニット（ＬＡＵ）と
を有するようにした電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の処理ユニットとデバッグ手段とを具えるデータ処理システム及びデータ処理システムにおけるデバッグ方法に関するものである。
【背景技術】
【０００２】
マルチコアアーキテクチュアに基づく最近のシステムオンチップ（ＳｏＣ）では、システム全体をデバッグするのに用いられる時間により、開発時間が著しく影響を受ける。従って、システムオンチップのデバッグ能力を改善することにより、開発時間が低減させるであろう。又、複雑なアプリケーションにおいて生じるおそれのあるバグを容易に見いだしうるようになり、従って、時間の浪費が少なくなる。現在では、デバッグ条件に対応するために、アーキテクチュア全体にブレークポイントレジスタが導入されている。ブレークポイントは、プログラムの実行が停止され、実行中のプロセッサの制御がデバッガに切換えられるプログラム中の位置とみなしうる。デバッガは、代表的に、ブレークポイントの種類に応じてプログラムの実行を停止させる。従って、特定のラインに到達した場合や、特定のメモリ位置が書き込まれるか又は読み出された場合や、特定の状況に達した場合等に実行を停止させることができる。ハードウエアでは、これらのブレークポイントを、データや命令に対するブレークポイントレジスタとして構成しうる。これらのブレークポイントレジスタは、適切なブレークポイントを設定するのに必要なデータ、アドレス又は命令でプログラミングしうる。プログラムが開始され、実行されると、システムの実行がブレークポイントに遭遇した際に、デバッガがトラップを発生する作用をする。その後、バグに対する可能な原因又はその他の何らかの重要なイベント（現象）に遭遇するように、プロセッサ資源の状態を観察及び解析する。換言すれば、デバッガはプログラミングされたブレークポイントに対応する一次イベントの発生、例えば、プログラミングされたデータブレークポイントレジスタとデータバスのデータ内容との間の一致を表わす。
【０００３】
米国特許第 6,757,846号は、マルチバスブレークポイントステッピング法に関するものである。この場合、マルチバスにおけるバスイベントを検出しうるブレークポイントユニットが設けられている。このブレークポイントユニットはそもそも、マルチバスから選択されたバスにおける特定のバスイベントの検出を中断するようにプログラミングされている。特定のバスイベントが一旦検出されると、装置は幾つかの可能な凍結状態のうちの１つに入り込む。この場合、ブレークポイントユニットは、手動で新たなバスイベントを検出するようにプログラミングする必要があり、このことは、多くの場合望ましくないものである。
【０００４】
米国特許第 6,192,427号明細書にはデータ処理装置が開示されており、このデータ処理装置は、当該データ処理装置により現在処理しているデータの流れに対しＲＡＭの一部を入力バッファとして用いるものである。ＲＡＭは、データに対する第１領域と、ブレークポイントに対する第２領域とに分けられている。第２領域には、第１領域におけるデータに基づいて必要なアドレスがローディングされる。ソフトウエアルーチンが第２領域からアドレスを選択し、このアドレスをブレークポイントレジスタに入れる。比較器は、アドレスの一致が生じると常に、ブレークポイントのファイヤリングを決定する。この手法の主たる欠点は、静的解析を行うことにより必要なアドレス／イベントを識別し、これらを予め記憶しておく必要があるということと、ブレークポイントアドレスを収容しうるメモリが物理的に制限されるということである。
【０００５】
メディア又はストリーミング処理では、特定のタスクに対する命令の個数が制限され、これらの命令がしばしば繰り返され、これにより、このようなシステムオンチップのデバッグ中追加の問題を生ぜしめる。従って、デバッグの目的の場合、ブレークポイントを挿入することにより、ｘ個の命令毎にそれぞれの命令の繰り返し自体を観察し、命令が実行される度にシステム全体の状態を解析するのが望ましい。デバッグの目的では、更に、異なる瞬時に異なるアドレス位置に記憶される一組のデータがアクセスされるかどうかや、如何にしてアクセスされるかを観察するのが望ましい。複数のデータアドレス又は命令アドレスに対するブレークポイントのファイヤリングは、最初のブレークポイントに当たった後に手動でブレークポイントレジスタを新たなアドレス及び値の双方又は何れか一方で再プログラミングすることにより可能にすることができる。しかし、この場合、デバッグにかなり多くの時間を要する。一方、一連のブレークポイントを複数のブレークポイントレジスタに静的にプログラミングすることができ、これには如何なる再プログラミングも必要としないが、あまりにも多くのブレークポイントレジスタを必要とし、この解決策は実現不可能であるか、良くても費用が大きくかかるものとなる。
【０００６】
従って、本発明の目的は、一組の所定の多くのブレークポイントを収容するために、ブレークポイントレジスタを自己更新しうるデータ処理システム及びデバッグ方法を提供することにある。
【０００７】
この本発明の目的は、請求項１に記載したデータ処理システム、請求項３に記載のデバッグ方法及び請求項４に記載の電子装置により達成される。
【０００８】
従って、データ処理用の少なくとも１つの処理ユニットと、この少なくとも１つの処理ユニットが行う処理を、複数のブレークポイントに基づいてデバッグするデバッガ手段と
を具えるデータ処理システムを提供する。デバッガ手段は、前記複数のブレークポイントのうちの１つに対するベースアドレスを記憶する第１ブレークポイントレジスタ、すなわち、ベースアドレスレジスタを有し、このデバッガ手段が、この第１ブレークポイントレジスタに記憶されたベースアドレスに基づいて、前記少なくとも１つの処理ユニットが行う処理のデバッグを開始するようにする。又、後続のブレークポイントを得るためのオフセット値を記憶する第２ブレークポイントレジスタを設ける。更に、前記第１ブレークポイントレジスタに記憶されたベースアドレスと、前記第２ブレークポイントレジスタに記憶されたオフセット値とに基づいてブレークポイント状態を繰り返し計算し、前記第１ブレークポイントレジスタに記憶されたベースアドレスを更新する論理演算ユニットを設ける。
【０００９】
このようにすることにより、ブレークポイントの発生後に新たなアドレス及び値の双方又は何れか一方でブレークポイントレジスタを手動で再プログラミングする必要なくして、繰り返される命令／データの発生が検出される。更に、ブレークポイントレジスタは再使用される為、あらゆるユーザ定義のブレークポイントを収容するブレークポイントレジスタの個数は極めて少なくて足り、これによりデバッグ基盤の遂行が廉価になる。
【００１０】
本発明の観点によれば、データ処理システムが更に、メモリと、このメモリにマッピングされたＦＩＦＯを有する処理システムで実行されるアプリケーションとを有する。論理演算ユニットは、前記第１ブレークポイントレジスタの内容と前記第２ブレークポイントレジスタの内容とを加算する加算器と、ＦＩＦＯの大きさに対するこの加算器の出力に関するモジュロ演算を実行するモジュロ演算ユニットとを有し、モジュロ演算の結果が、前記第１ブレークポイントレジスタにおける更新すべき次のベースアドレスに相当するようにする。
【００１１】
本発明は、データ処理用の少なくとも１つの処理ユニットを有するデータ処理システムにおけるデバッグ方法にも関するものである。この少なくとも１つの処理ユニットの処理は、複数のブレークポイントに基づいて検出する。これら複数のブレークポイントのうちの１つに対するベースアドレスを記憶させ、前記少なくとも１つの処理ユニットの処理のデバッグを、記憶されたベースアドレスに基づいて開始させるようにする。ブレークポイントに対するオフセット値も記憶させる。後続のブレークポイント状態は、記憶されたベースアドレスと、記憶されたオフセット値とに基づいて繰り返し検出し、これに応じて、記憶されたベースアドレスを更新する。
【００１２】
本発明は更に、データ処理用の少なくとも１つの処理ユニットと、この少なくとも１つの処理ユニットが行う処理を、複数のブレークポイントに基づいてデバッグするデバッガ手段とを具える電子装置にも関するものである。このデバッガ手段は、前記複数のブレークポイントのうちの１つに対するベースアドレスを記憶する第１ブレークポイントレジスタであって、前記デバッガ手段が、この第１ブレークポイントレジスタに記憶されたベースアドレスに基づいて、前記少なくとも１つの処理ユニットが行う処理のデバッグを開始するようにする当該第１ブレークポイントレジスタ、すなわち、ベースアドレスレジスタを具える。後続のブレークポイントを得るためのオフセット値を記憶する第２ブレークポイントレジスタをも設ける。又、前記第１ブレークポイントレジスタに記憶されたベースアドレスと、前記第２ブレークポイントレジスタに記憶されたオフセット値とに基づいてブレークポイント状態を繰り返し計算し、これに応じて前記第１ブレークポイントレジスタに記憶されたベースアドレスを更新する論理演算ユニットを設ける。
【００１３】
本発明は、繰り返し処理を行うデータ処理環境におけるブレークポイントレジスタの自動更新を実行する着想に基づくものである。ハードウエアのブレークポイントの発生に対する規則は、オフラインで、すなわち、予め決定される。すなわち、この状態では、データ処理システムにおける処理をデバッグの目的のために停止させる必要がある。この規則は、繰り返し発生の繰り返しパターンに対応するベースアドレス及びオフセット値にモデリングする。ブレークポイントレジスタの更新を制御して、次の、すなわち、新たなハードウエアブレークポイント状態を決定又は発生させるのに、論理ユニットを用いる。
【００１４】
本発明の上述した観点及びその他の観点は、以下の実施例に関する説明から明らかとなるであろう。
【００１５】
第１実施例によるデータ処理システムのアーキテクチャは、特にマルチコアアーキテクチャに関して処理するメディア又はストリーミングに対するシステムオンチップに関するものである。システムオンチップにおける少なくともある種の通信はＦＩＦＯに基づくようにするのが好ましい。すなわち、（例えば、共有メモリにマッピングされた）ＦＩＦＯを用いて複数のデータパケットを記憶する。デバッグの目的では、ｘ個の命令当たり繰り返される各命令が監視され、その命令の実行後に、システム全体の状態が解析される。更に、デバッグは、異なる瞬時に異なるアドレス位置に記憶される一組のデータをアクセスしたか否かや、如何にしてアクセスしたかを監視するために実行することができる。
【００１６】
図１は、複数の処理ユニットＰＵ（図面には１つのみの処理ユニットを示してある）を有する本発明の第１実施例によるデータ処理システム内のデバッグ手段ＤＭを示すブロック線図である。このデバッグ手段ＤＭは、ベースアドレスレジスタＢＡＲと、オフセットレジスタＯＲと、論理演算ユニットＬＡＵとを有する。ベースアドレスレジスタＢＡＲは、命令に対するベースアドレス及びデータアドレスの双方又は何れか一方を記憶するのに用いられる。オフセットレジスタＯＲは、ベースアドレスレジスタＢＡＲに記憶されたベースアドレスに対するオフセット値を記憶するのに用いられる。論理演算ユニットＬＡＵは、ベースアドレスレジスタＢＡＲに記憶されたアドレスとオフセットレジスタＯＲに記憶されたオフセット値とを加算する加算器ＡＤＤと、モジュロ演算ユニットＭＯＵとを具えている。この論理演算ユニットＬＡＵは、ブレークポイントの条件を検出するとともに、ベースアドレスレジスタＢＡＲを更新し、これに続いてオフセットレジスタＯＲを用いてその後の新たなブレークポイントを決定する。
【００１７】
デバッグ手段ＤＭは、単に論理演算ユニットＬＡＵを有するベースアドレスレジスタＢＡＲ及びオフセットレジスタＯＲに基づいて特定の命令及びデータの双方又は何れか一方を検出するために、幾つかのハードウエアのブレークポイントを利用しうるようにする。ベースアドレスレジスタＢＡＲは、それぞれの命令及びデータの双方又は何れか一方が最初に発生するアドレスをプログラミングするのに用いられる。オフセットレジスタＯＲは、ベースアドレスと、これと同じ命令及びデータの双方又は何れか一方を有する次のアドレスとの間のオフセット値をプログラミングするのに用いられる。すなわち、オフセットレジスタＯＲにおける値は、繰り返しパターンに相当する。従って、繰り返しの、すなわち、周期的な処理の場合には２つのレジスタで充分である。
【００１８】
次に、本発明の第１実施例を、離散コサイン変換（ＤＣＴ）に対する一処理方法に基づいて説明する。ＤＣＴのタスクは、マクロブロックパケットヘッダを読み取り、このヘッダを解析し、パーサー出力に基づいてマクロブロックデータパケットを読み取り、読み取ったデータに基づいてＤＣＴ係数を計算し、これらの係数を出力することにより実行される。この場合、システム挙動の一例として、マクロブロックヘッダを読み取るタイミングを検査する。この際、マクロブロックヘッダを読み取る瞬時にブレークポイントを挿入することができる。ループアンローリング技術を用いずに、命令をコンパイルした場合には、マクロブロックヘッダを読み取る命令のアドレスは変化せず、その特定のアドレスを命令ブレークポイントレジスタに記憶しうるようになる。従って、マクロブロックヘッダを読み取る命令が処理されると直ちに、処理が中断する。しかし、コンパイラが実際にループアンローリング技術を用いる場合には、それぞれの読み取り命令のアドレスが変化し、読み取り命令が、ループアンローリングの程度に応じて異なるアドレスを有しうるようになる。換言すると、１つの特定の命令が複数のアドレスを有しうる。従来技術によれば、ヘッダ読み取り命令が生じた際に常にＤＣＴ係数の処理を中断させる必要がある場合に、種々のループ内で読み取り命令の異なるアドレスをプログラミングするのに、多数の命令ブレークポイントレジスタが必要である。必要とするブレークポイントレジスタの個数は、コンパイル時間中のループアンローリングの程度に依存する。従って、このような命令の実行を検出するのに、追加のブレークポイントレジスタが必要となり、ハードウエアに要する費用が増大する。
【００１９】
図２は、本発明の第２実施例による循環バッファ又はＦＩＦＯバッファを示す線図である。この場合、特定のデータの発生を検出するハードウエアのブレークポイントを自己更新する場合につき本発明の原理を説明する。この第２実施例は、第１実施例と同じアーキテクチャ及び原理に基づいている。ＦＩＦＯバッファは代表的に、バイトで表して２の累乗の大きさ、すなわち、６４、１２８、２５６等を有する。一方、処理用のデータパケットは、ＦＩＦＯバッファの大きさを必ずしもデータパケットの大きさの整数倍にする必要のないようないかなる大きさにもすることができる。図２によるＦＩＦＯバッファの大きさは１２８バイトで、データパケットの大きさは５０バイトである。データパケットの最初の２バイトは、ヘッダ区分Ｈ１，Ｈ２に属する。第１データパケットＤ１と、第２データパケットＤ２と、第３データパケットＤ３の一部とを、１つのＦＩＦＯバッファ内に収容することができる。ブレークポイントは、システムの状態を解析するために、ヘッダ区分Ｈ１，Ｈ２がアクセスされる際に挿入する必要がある。ヘッダ区分Ｈ１，Ｈ２が位置０及び１；５０及び５１；１００及び１０１等に生じる為、従来技術によるブレークポイントレジスタの使用は極めて面倒である。これらの数及び大きさは単に説明のために述べただけであり、本発明の実施例を制限するものではない。
【００２０】
しかし、本発明の第２実施例によれば、ヘッダ区分Ｈ１，Ｈ２に対するアクセスの検出を、図１によるベースアドレスレジスタＢＡＲ、オフセットレジスタＯＲ及び論理演算ユニットＬＡＵを用いて実行する。この場合、ベースアドレスレジスタＢＡＲを最初に０に設定し、オフセットレジスタＯＲを５０、すなわち、データパケットの大きさ、従って、ヘッダの繰り返しパターンを表す値に設定する。次に、ＦＩＦＯバッファの大きさに対する、ベースアドレスレジスタＢＡＲ及びオフセットレジスタＯＲからのアドレスの（加算器ＡＤＤにより加算された）合計に関するモジュロ演算が、モジュロ演算ユニットＭＯＵにより実行される。その出力を用いてベースアドレスレジスタＢＡＲを更新する。データパケットＤ１、Ｄ２、Ｄ３の大きさ及びＦＩＦＯバッファの大きさの為に、後続のアドレスはＦＩＦＯバッファの大きさに対するベースアドレス及びオフセット値の加算のモジュロに該当しうる。しかし、本発明の原理は、データパケットの大きさの正確な整数倍に相当する大きさを有するＦＩＦＯバッファにも適用しうる。
【００２１】
本発明の第３実施例によれば、図１による本発明の原理及びアーキテキチュアを命令のブレークポイントに適用しうる。この場合、演算ユニットＬＡＵにより、サーキュラカウンタのように、ループアンローリングの程度に応じて、オフセットレジスタＯＲの内容をベースアドレスレジスタＢＡＲの内容に加える。一例として、ループアンローリングの程度が４であるものとする。ベースアドレスレジスタＢＡＲに記憶されたベースアドレスは０ｘ１００であり、オフセット値は０ｘ２０である。続いて生じるベースアドレスは、０ｘ１００＋０ｘ２０，０ｘ１２０＋０ｘ２０，０ｘ１４０＋０ｘ２０，０ｘ１６０＋０ｘ２０→０ｘ１００（以下同様）である。従って、０ｘ１００，０ｘ１２０，０ｘ１４０，０ｘ１６０における命令が実行された際に、ブレークポイントが生じる。従来技術によるデバッグ方法では、デバッグの為に４つのブレークポイントレジスタが必要である。しかし、本発明の第３実施例によるデバッガは、同じ命令の順次のアドレスをオフセット値に基づいて計算するのに、単にベースアドレスレジスタＢＡＲと、オフセットレジスタＯＲと、演算ユニットＬＡＵとを必要とするだけである。更新されたアドレスはベースアドレスレジスタＢＡＲに記憶され、従って、ブレークポイントとして設定される。
【００２２】
本発明によるデバッガ手段ＤＭは特に、メディア又はストリーミング分野で通常見られるようにループアンローリングの程度が高い場合に有利である。その理由は、必要とするレジスタの個数がループアンローリングに依存しない為である。
【００２３】
モジュロ演算ユニットＭＯＵと加算器ＡＤＤとを有する論理演算ユニットＬＡＵにつき本発明の第１、第２及び第３実施例を説明したが、論理演算ユニットＬＡＵは第１論理演算処理及び第２論理演算処理により実現することもできる。更新されたベースアドレスレジスタＢＡＲは、ベースアドレスレジスタＢＡＲ及びオフセットレジスタＯＲの第１論理演算処理の結果に対する第２論理演算処理に相当する。
【００２４】
本発明の上述した原理は、データ処理システムの代わりに電子装置により実施することもできる。
【００２５】
上述した実施例は本発明を限定するものではなく、当業者は特許請求の範囲に記載した技術範囲を逸脱することなく、多くの変形例を設計することができることに注意すべきである。装置に関する特許請求の範囲では、列挙した手段の幾つかを１つの同一のハードウエアで構成することができるものである。ある手段を互いに異なる従属請求項に述べているという単なる事実は、これらの手段を組み合わせて有利に用いることができないということを意味するものではない。
【００２６】
更に、特許請求の範囲で括弧内に記載した如何なる符号も本発明を制限するものではない。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明の第１実施例によるデータ処理システム内のデバッグ手段を示すブロック線図である。
【図２】図２は、本発明の第２実施例によりデータを入れるＦＩＦＯバッファを示す線図である。
【図１】
2008529148.tif 000003
【図２】
2008529148.tif 000004
【国際調査報告】
2008529148.tif 000005
2008529148.tif 000006
2008529148.tif 000007