(57)【要約】  電界トランジスタが、複数のセル（６）に分割され、第１のトランジスタ・セル（８）に接続された第１のゲート・ライン（２０）及び第２のトランジスタ・セル（１０）に接続された別の第２のゲート・ライン（２２）を含む。通常の飽和動作状態では、駆動回路は全てのセル（６）を駆動するために使用されるが、線形動作状態では、第２のセル（１０）だけを駆動するために使用されて、線形動作状態で使用されるセル数を減少させる。
2008507841.tif 000002
【特許請求の範囲】
【請求項１】
第１の主要表面を有する半導体基板と、
前記基板に渡って配置された複数の類似のトランジスタ・セルとを備え、絶縁ゲート、ソース及びドレインを有するＦＥＴを各トランジスタ・セルが含み、
前記複数のセルが第１と第２の複数のセルに分割されて、前記第１の複数のセルが前記第２の複数のセルより多く存在し、
第１のゲート・ラインが前記第１の複数のセルに接続され、分離した第２のゲート・ラインが前記第２の複数のセルに接続され、
線形動作状態において、前記第２の複数のセルをオンにするが前記第１の複数のセルはオンにしないために、前記第１のゲート・ラインから前記第２のゲート・ラインを分離して駆動するための手段を備える電界効果トランジスタ回路。
【請求項２】
前記複数のセルが平行な複数のストライプ状に配され、前記第２の複数のセルが前記第１の複数のセルと互いにかみ合わせられている前記各請求項のいずれか一項に記載の電界効果トランジスタ。
【請求項３】
前記第１のゲート・ラインが前記複数のストライプを横切って横方向に延び、そして、前記複数のストライプに沿って縦に延びて前記第１の複数のセルの前記複数のゲートに接続する第１の複数のゲート・フィンガに接続され、前記第２のゲート・ラインが前記複数のストライプを横切って横方向に延び、前記複数のストライプに沿って縦に延びて前記第２の複数のセルの前記複数のゲートに接続する第２の複数のゲート・フィンガを有する、ゲート・パターンをさらに備える請求項２に記載の電界効果トランジスタ。
【請求項４】
前記第２のゲート・ラインが前記ゲート・パターンの中央に沿って延び、前記第１のゲート・ラインが前記ゲート・パターンの周辺に渡って延びる請求項３に記載の電界効果トランジスタ。
【請求項５】
前記第１のゲート・ラインに接続された第１のゲート・パッドと前記第２のゲート・ラインに接続されて分離した第２のゲート・パッドとを備える前記各請求項のいずれか一項に記載の電界効果トランジスタ。
【請求項６】
前記第２の複数のセルが前記第１の主要表面上にほぼ均一に分配される前記各請求項のいずれか一項に記載の電界効果トランジスタ。
【請求項７】
線形動作状態において、前記第１及び第２の複数のゲート・ラインを異なる複数の電圧で駆動して、前記線形動作状態において、前記第２の複数のセルをオンにするが前記第１の複数のセルはオンにしないような態様とされる少なくとも１つの回路要素を更に備える前記各請求項のいずれか一項に記載の電界効果トランジスタ。
【請求項８】
前記第２のゲート・ラインに接続され、その結果、前記第２の複数のセルの前記複数のゲートに接続されるが前記第１の複数のセルの前記複数のゲートには接続されない電圧クランプ回路を前記少なくとも１つの回路要素が含む請求項７に記載の電界効果トランジスタ。
【請求項９】
前記第２のゲート・ラインと前記第２の複数のセルとのドレインの間に前記電圧クランプ回路が接続される請求項８に記載の電界効果トランジスタ。
【請求項１０】
前記第２の複数のセルの数が前記複数のセルの合計数の１％から５０％である前記各請求項のいずれか一項に記載の電界効果トランジスタ。
【請求項１１】
第１の主要表面を画定する半導体基板と、前記基板に渡って配置される複数のトランジスタ・セルとを含み、絶縁ゲート、ソース及びドレインを有するＦＥＴを前記各トランジスタ・セルが含み、前記複数のセルが第１の複数のセルと第２の複数のセルに分割され、前記第１の複数のセルが前記第２の複数のセルより多く存在する電界効果トランジスタの動作方法であって、
全ての前記複数のセルの、全ての前記複数のゲートを駆動して前記複数のセルをオンにすることにより、通常の動作状態において、前記電界効果トランジスタを駆動し、
前記第１の複数のセルをオフにしたままで前記第２の複数のセルが線形動作状態になるように駆動することにより、前記複数のトランジスタが完全にはオンにされない線形動作状態において前記電界効果トランジスタを駆動することを含む動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート電界効果トランジスタ及びその使用方法に関する。
【背景技術】
【０００２】
パワー酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、完全にオン又は完全にオフであるスイッチとして一般に使用される。しかし、ＭＯＳＦＥＴは、オンにして、一般にダイナミック・クランプ回路を使用して、線形領域動作の一部として電力を吸収させることによりＭＯＳＦＥＴに過電圧スパイクから自己保護させるために、又は、短期間、電流を安全な状態に切り換える決定が下されるには十分に長い期間、電流を制限するために、線形領域内の動作でも使用され得る。
【０００３】
他の諸回路も、線形モードにおける動作を必要とする。例えば、扇風機のモータなど多くの簡単なモータがこの方法で制御される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
現今のパワーＭＯＳＦＥＴ、特にトレンチＭＯＳＦＥＴ及び垂直２重拡散型ＭＯＳＦＥＴ（ＶＤＭＯＳ）が線形領域内で動作させられると問題が生じる。現今のデバイスは、一般に小さなセル・ピッチ（＜１０μｍ）を有し、これらのデバイスは熱暴走の影響を受けやすい。
【０００５】
小型デバイスにおける熱暴走の理由は、臨界電流密度ＪＣの存在であり、電流密度は、臨界電流密度ＪＣより高いと温度上昇に伴って低下するが、臨界電流密度ＪＣより低いと温度上昇に伴って増加する。ＦＥＴが臨界電流密度ＪＣ未満で動作させられた場合、温度の小増加が電流密度を高め、これが温度の増加を引き起こし、さらに高い電流密度、すなわち熱暴走を引き起こす。
【０００６】
臨界電流密度ＪＣの値は、２つの対抗する効果によって決定される。第１に、温度上昇につれてチャネルの抵抗が増加する。これは、温度上昇に伴って電流密度を低下させる。第２に、温度上昇につれてＭＯＳＦＥＴの閾値電圧が低下する。ＭＯＳＦＥＴが堅固なオン状態にされているときは、閾値電圧のこの変化は問題とならない。しかし、線形の領域内では、低下した閾値電圧により実効ゲート電圧が変化し、そのために温度上昇に伴って電流密度が増加する。利得の増加につれて、第２の効果が相対的により重要になる。現今のＭＯＳＦＥＴは、単位面積当りで高いゲート幅の値を有し、第２の効果が支配的な電流で、即ち臨界電流密度ＪＣより低い電流密度で動作させられる。
【０００７】
このことは、現今のパワーＭＯＳＦＥＴが熱暴走の影響を受けやすいことを意味し、その結果としてデバイスの故障に繋がる恐れがある。
【０００８】
当業者なら理解されるように、この問題はシリコン上で酸化物を使用するデバイスに限定されず、あらゆるパワーＦＥＴに生じる可能性がある。
【０００９】
従って、この問題が緩和されるＦＥＴの設計が必要である。
【課題を解決するための手段】
【００１０】
本発明によれば、絶縁ゲート電界効果トランジスタが、請求項１によって提供される。
【００１１】
このようにセルを接続することによって、前記ＦＥＴが線形動作状態で使用されるとき、前記第２のセルだけ動作して前記第１のセルが動作しないようにデバイスを駆動することが可能である。そのとき、電流は第２のセルだけを通過する。従って、電流密度はより高くなる。このように、前記ＦＥＴは、臨界電流密度ＪＣより高いか、又は、ＪＣに近いがＪＣ未満でない電流密度で動作し、熱暴走の可能性を減少させることができる。
【００１２】
本発明者は、複数タイプのセルに関する従来技術文献即ちＵＳ２００３／０２３０７６６  Ａ１を認識しているが、その文献では全てのセルが並列接続されるようであるのに対して、本発明は、別々のゲート・ラインに沿って別々に駆動されるセルを使用する。
【００１３】
好ましくは、セルは全てほぼ同一である。
【００１４】
本発明は、個別のＭＯＳＦＥＴ又はＩＣの電力部へ組み込まれてもよい。
【００１５】
好ましい実施形態では、前記複数のセルが平行な複数のストライプ状に配され、前記第２の複数のセルが前記第１の複数のセルと互いにかみ合わせられ。
【００１６】
特に好都合な態様では、前記第１のゲート・ラインが前記複数のストライプを横切って横方向に延び、そして、前記複数のストライプに沿って縦に延びて前記第１の複数のセルの前記複数のゲートに接続する第１の複数のゲート・フィンガに接続され、前記第２のゲート・ラインが前記複数のストライプを横切って横方向に延び、前記複数のストライプに沿って縦に延びて前記第２の複数のセルの前記複数のゲートに接続する第２の複数のゲート・フィンガを有する、ゲート・パターンをさらに備える。
【００１７】
好ましい実施形態では、前記第２のゲート・ラインが前記ゲート・パターンの中央に沿って延び、前記第１のゲート・ラインが前記ゲート・パターンの周辺に渡って延びる。
【００１８】
特に好ましい態様では、前記第２のセルだけを線形動作状態で駆動するための少なくとも１つの駆動回路要素が提供される。一般に、全てのセルが飽和動作状態で駆動されることになる。
【００１９】
完全な駆動回路は、ＭＯＳＦＥＴチップ上に部分的に又は完全に実現されるか或いは分離して実現され得る。従って、チップ上に一体化された１つ又は複数の駆動回路要素が存在してもよく、これらは駆動回路全体の単なる一部又は全てでもよい。
【００２０】
パワーＭＯＳＦＥＴの製造技術の当業者なら、これらの構成要素がポリシリコンでよいゲート金属被覆内に容易に製作されることを理解するであろう。別の態様では、より複雑な回路構成又は別の回路構成が、線形動作のコンタクトとなる、例えば外部電圧クランプ回路に接続される。
【００２１】
好ましくは、前記第２のセルは前記第１のセルの中に一様に分配されるため、これらのセル内の電流によって引き起こされる如何なる温度上昇も同様に分布される。
【００２２】
これらのセルはストライプでよい。ストライプの終端でセルを全て接続することができるので、ストライプを２つの組に接続するのは特に簡単である。さらに、ストライプのゲートは、必要に応じてゲート金属被覆の単独層だけを使用して接続され得る。
【００２３】
代わりになるべきものとして、正方形、六角形、又は、どんな形状のセルも使用され得る。
【００２４】
好ましい実施形態では、必要とされる第２のセルの数は、セルの合計数の１％から５０％までの範囲である。セル・ピッチが小さくなるほど、正の温度係数を回復するのに必要な比率がより極端になる。
【００２５】
本発明は、別の態様において、上記の電界効果トランジスタの動作方法にも関する。本方法は、全ての前記複数のセルの、全ての前記複数のゲートを駆動して前記複数のセルをオンにすることにより、通常の動作状態において、前記電界効果トランジスタを駆動し、前記第１の複数のセルをオフにしたままで前記第２の複数のセルが線形動作状態になるように駆動することにより、前記複数のトランジスタが完全にはオンにされない線形動作状態において前記電界効果トランジスタを駆動することを含む。
【００２６】
本発明のよりよい理解のために、一実施形態が、単に例として添付図面を参照しながら説明されるであろう。
【発明を実施するための最良の形態】
【００２７】
可能なレイアウトの一例が図１に示される。ＦＥＴの各部が別々に駆動され得るように、これは別々のゲート・ボンド・パッドを含む。
【００２８】
図１を参照すると、半導体基板２は、その上部表面として第１の主要表面４を有する。複数のセル６が第１の主要表面４上のストライプ内に画定される。セル６は通常のセル８と線形動作セル１０に区分され、点線で区分して示される。
【００２９】
各セル６は、ゲート３２、ソース３４及びドレイン３６を有する電界効果トランジスタを含む（図２、図３）。第１のセル８は、半導体本体内の第２のセル１０とほぼ同じであり、図１に示されるように、それらのゲート接続によって識別される。背面のドレイン接続及び前面のソース接続も、全てのセルに与えられることになっていることが、当業者には理解されるであろう。明瞭化のために、これらは図１に示されていない。
【００３０】
セルのゲートがゲート金属被覆内のゲート・パターン５８を形成する。第１のセル８のゲートに接続するべく第１のゲート・ライン２０を介して第１のゲート・パッド５０が接続される。第２のゲート・パッド５２が、第２のゲート・ライン４０を介して、第２のセル１０のゲートに接続される。第２のゲート・ライン４０が、第２のゲート・ライン４０からゲート・パターン５８の端部へ延びる第２のゲート・フィンガ５６を有するゲート・パターン５８の中心を下って延びることが図から注目されるであろう。第１のゲート・ライン２０は、ゲート・パターン５８の周辺を回って延び、第１のゲート・ライン２０からゲート・パターン５８の中心へ延びる第１のゲート・フィンガ５４を有する。第２のゲート・フィンガ５６は、第１のゲート・フィンガ５４と互いにかみ合わせられる。
【００３１】
図１のかみ合わせられるゲート・パターン５８が、基板の上に複数回にわたって繰り返され得ることを、当業者なら理解するであろう。
【００３２】
図１に示されない駆動回路が、第１及び第２のゲート・ライン２０、４０を駆動することに使用され、従って、第１及び第２のセル６のゲート３２を駆動するために使用され得る。駆動回路は、線形動作状態では第２のセル１０だけを駆動し、通常の飽和動作状態ではセル６を全て駆動するために使用され得る。駆動回路は外部のものでよく、又は内部のものでよい。
【００３３】
線形動作の動作モードでは、第２のセル１０だけが使用される。従って、これらのセル内の電流密度は、仮にセルが全て使用されたとするときのものよりはるかに高い。この増加された電流密度が臨界電流密度ＪＣを上回るような態様とされることができ、従って、温度係数は正ではなくて負である。このようにして熱暴走が回避される。一方、この臨界電流密度が実現されなくても、熱暴走の影響は低減され得る。
【００３４】
第１の主要表面４上に第２のセル１０を均一に分配することによって、完成したデバイスの温度の上昇は均一であり、それによってホットスポットにおける問題を回避している。
【００３５】
内部駆動回路を含む諸実施形態が、今、説明される。それらは、図１と同じゲート・パターンを使用することができ、ゲート・パッド５０、５２は別の回路に接続されて必要な動作を実現する。
【００３６】
図２に、誘導性負荷４２及びダイナミック・クランプを有するローサイド回路で、このデバイスを使用する方法の例が与えられている。図２に示される特定のローサイド・スイッチの配置では、単一の基板２上の集積回路が点線内の諸構成要素によって表されている。
【００３７】
単一の外部ゲート接点１４が、それぞれ第１のゲート・ライン２０及び第２のゲート・ライン４０に接続された第１の抵抗２２及び第２の抵抗２４を介して、２つのゲートに接続される。回路の各部のＲＣ時定数を同じに保つために、第１のセル８の数と第２のセル１０の数に対して逆比となる抵抗値を第１の抵抗２２と第２の抵抗２４とが各々有する。
【００３８】
共通のドレイン接点１２が基板の背面に接続され、その結果、各電界効果トランジスタ３０のドレイン３６に並列に接続される。
【００３９】
各電界効果トランジスタ３０のソース３４に共通のソース接点１６が並列に接続される。
【００４０】
第２のゲート・ライン４０と共通ドレイン１２の間に、この例では、背中合わせのツェナー・ダイオードを備える回路要素２８が接続されてダイナミック・クランプを形成する。
【００４１】
使用時、図２に示されるように、電圧源４６がクランプ接点２６に接続され、且つ誘導性負荷４２を介して共通のドレイン１２に接続される。従って、この回路はローサイド・スイッチである。ゲート駆動回路４８が共通のゲート接点２０に接続される。
【００４２】
通常動作では、トランジスタ３０は完全にオンにされ、セル６は全て動作する。
【００４３】
しかし、ゲートがオフにされるとき、誘導性負荷４２がドレイン１２を強制的にプラスにする。ツェナー・ダイオード２８の降伏電圧を超えると、第２のセル１０をオンではあるが飽和ではない状態、即ち、線形動作状態にしておく電圧に第２のセルのゲートが保たれ、その一方で第１のセル８がオフされる。次いで、誘導性負荷４２のエネルギーが第２のセル１０に放散する。第２のセル１０が高電流密度を有して熱暴走を回避する一方で、装置の上の第２のセル１０の広がりが、電流が密になるのを防ぎ、生じた熱を装置上に均一に分散させる。
【００４４】
図３は、第３の実施形態、この例では線形動作に適するハイサイド・スイッチを示す。図２と類似の構成要素には図２のものと同じ参照数字が与えられ、また、類似の構成要素の説明は繰り返されない。
【００４５】
この実施形態では、第１のゲート・パッド５０と第２のゲート・パッド５２とを両者間で０．５Ｖから１Ｖの電圧で駆動するために接続されているゲート駆動回路７０に、単一の外部ゲート接点１４が接続される。従って、第２のセル１０が最初にオンになり、ＭＯＳＦＥＴが飽和するまで、大部分の電流を受け取る。次いで、ゲートが飽和点を超えて駆動されるので、ＭＯＳＦＥＴ領域は全て使われ始め、１０ボルトのゲートでの抵抗は最適値の数パーセント以内にある。この実施形態は、電流制限用途に特に有効である。
【００４６】
図４は、パワーＭＯＳＦＥＴチップ２上に容易に組み込まれ得る適当なゲート駆動回路７０を示す。外部ゲート接点１４が抵抗６４を介してアース４４に接続され、第２のゲート接点パッド５２にも直接接続される。一対のツェナー・ダイオード６０、６２が、第２のゲート接点パッド５２と第１のゲート接点パッド５０との間に、逆極性且つ並列に接続される。抵抗６６が第１のゲート接点パッドをアースに接続する。
【００４７】
パワーＦＥＴが線形モードで使用されるところならどこでも、本発明は使用され得る。例えば、モータ制御回路では、線形動作セルのゲート向けに別々のゲート接点が使用され得て、その接点だけが制御ループに接続されてモータを駆動する。パワーＦＥＴを完全にオンにさせることが必要とされるときのみ、これら通常のセルがオンにされる。
【００４８】
本開示を読むことから、他の変形形態及び変更形態は本分野の当業者に明白であろう。そのような変形形態及び変更形態は、半導体デバイス及び回路の設計、製造及び使用で既知の等価物及び他の特徴を含むことがあり、本明細書に記述した特徴に加えて、又はその代わりに使用され得る。本出願では、特許請求の範囲が特定の特徴の組合せになっているが、開示の範囲は、本明細書に明示的に又は暗示的に開示された、どんな目新しい特徴も、又は特徴のどんな目新しい組合せも、又はそのあらゆる一般化したものも、それが、本発明が緩和するのと同じ技術的課題のいずれか又は全てを緩和しても緩和しなくても、また含むことが理解されるべきである。本出願人は、本出願又はそこから導出されるあらゆる更なる出願の遂行の間に、あらゆるそのような特徴及び／又はそのような特徴の組合せに対して新規の特許請求の範囲が作られ得ることを、ここに通告する。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態による電界効果トランジスタの上面図である。
【図２】本発明の第２の実施形態による電界効果トランジスタの回路図である。
【図３】本発明の第３の実施形態による電界効果トランジスタの回路図である。
【図４】本発明の第３の実施形態の詳細を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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