(57)【要約】  強誘電またはエレクトレットコンデンサの形態をしたメモリセルを備えたパッシーブなマトリックスの、アドレス指定可能な強誘電またはエレクトレットメモリアレイにおける、メモリセルを読み出すための方法において、電荷測定を開始するためにメモリセルのビットラインに接続されている検出手段を附勢し、第１電荷の値を記録し、その後、メモリセルにスイッチング電圧を印加し、第２の電荷の値を記録する。第２電荷の値から第１電荷の値を減算することにより、読み出された値を得る。本発明にかかわる方法を実施するための検出デバイスは、積分回路（７１５）を備えた第１増幅ステージ（Ａ１）と、前記第１増幅ステージに続き、積分回路（７２５）を備えた第２増幅ステージ（Ａ２）と、前記第１増幅ステージ（Ａ１）の出力（７１６）と、第２増幅ステージ（Ａ２）の入力（７２２）との間に接続されたサンプリングコンデンサ（７２０）とを備える。
2008513929.tif 000002
【特許請求の範囲】
【請求項１】
エレクトレットまたは強誘電コンデンサの形態をしたメモリセルを備えたパッシーブなマトリックスのアドレス指定可能な強誘電またはエレクトレットメモリアレイ内のメモリセルを読み出す方法であって、前記メモリセルが、それぞれの並列な電極の第１の組と第２の組の交点に位置しており、前記第１の組が、ワードライン（ＷＬ）を形成し、前記第２の組が、ビットライン（ＢＬ）を形成し、前記ワードラインと前記ビットラインが、駆動手段に接続されており、前記ビットラインが、前記ビットライン内を流れる電荷を測定するための検出手段に対する接続部を有し、前記検出手段が、前記データ、一般に二進の「１」または二進の「０」に対応する電流応答を検出するようになっている、メモリセルを読み出す方法において、
ａ）前記メモリセルの前記ビットラインに接続された前記検出手段を附勢することにより、電荷の測定をスタートするステップと、
ｂ）前記測定から得られた第１の値を記録するステップと、
ｃ）所定の組の読み出し電圧レベルを使って前記電極を駆動することにより、前記メモリセルにスイッチング能力を有する電圧を印加するステップと、
ｄ）前記電荷の測定からの第２の値を記録し、この第２の記録された値から前記第１の記録された値を減算し、読み出された値を形成するステップとを備えた、メモリセルを読み出すための方法。
【請求項２】
スイッチング能力を有しない別の所定の組の読み出し電圧レベルを使って電極をドライブしながら、前記ワードライン、前記ビットラインおよび前記検出手段をプリチャージする別のステップを特徴とする、請求項１記載の方法。
【請求項３】
前記読み出された値と基準値とを比較し、前記読み出された値によって示されたロジック状態を決定するための別のステップを特徴とする、請求項１記載の方法。
【請求項４】
エレクトレットまたは強誘電コンデンサの形態をしたメモリセルを含むパッシーブマトリックスメモリに記憶されたデータを読み出すために検出デバイスを使用し、前記メモリセルが、それぞれの並列な電極の第１の組と第２の組の交点に位置しており、前記第１の組が、ワードライン（ＷＬ）を形成し、前記第２の組が、ビットライン（ＢＬ）を形成し、前記ワードラインと前記ビットラインが、駆動手段に接続されており、前記ビットラインが、前記ビットライン内を流れる電荷を測定するための検出手段に対する接続部を有し、前記検出手段が、前記データ、一般に二進の「１」または二進の「０」に対応する電流応答を検出するようになっており、前記検出デバイスが、第１利得および第１バンド幅の第１増幅器から成る積分回路を有する第１増幅ステージ（Ａ１）を備え、請求項１記載の方法を実行するための検出デバイスにおいて、
前記検出デバイスが、前記第１増幅ステージに続く第２増幅ステージ（Ａ２）を備え、前記第２増幅ステージが、第２利得および第２バンド幅の第２増幅器と、前記第１増幅ステージの出力と前記第２増幅器の入力との間に接続されたサンプリングコンデンサとを備えることを特徴とする、請求項１記載の方法を実行するための検出デバイス。
【請求項５】
前記第２利得が、前記第１利得よりも大幅に小さいことを特徴とする、請求項４記載の検出デバイス。
【請求項６】
前記第２バンド幅が、前記第１バンド幅よりも狭いことを特徴とする、請求項４記載の検出デバイス。
【請求項７】
前記第１増幅器のステージと前記第２増幅器のステージとは、構造がマッチングしていることを特徴とする、請求項４記載の検出デバイス。
【請求項８】
前記第２増幅器の出力とサンプリングコンデンサに接続された第２増幅器の入力との間に接続されたスイッチを特徴とする、請求項４記載の検出デバイス。
【請求項９】
前記第１増幅器のステージが、積分回路を備えることを特徴とする、請求項４記載の検出デバイス。
【請求項１０】
前記第１増幅器の反転入力には前記パッシーブマトリックスのビットラインが接続されており、前記第１増幅器の非反転入力には、平均的なロジック「０」またはロジック「１」の応答を示す信号を有する基準ノードが接続されていることを特徴とする、請求項４記載の検出デバイス。
【請求項１１】
前記第１増幅器と前記第２増幅器が、差分入力および出力を有することを特徴とする、請求項４記載の検出デバイス。
【請求項１２】
疑似差分増幅器を使用することを特徴とする、請求項４記載の検出デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エレクトレットまたは強誘電コンデンサの形態をしたメモリセルを備えたパッシーブなマトリックスのアドレス指定可能な強誘電またはエレクトレットメモリアレイ内のメモリセルを読み出す方法であって、前記メモリセルが、それぞれの並列な電極の第１の組と第２の組の交点に位置しており、前記第１の組が、ワードライン（ＷＬ）を形成し、前記第２の組が、ビットライン（ＢＬ）を形成し、前記ワードラインと前記ビットラインが、駆動手段に接続されており、前記ビットラインが、前記ビットライン内を流れる電荷を測定するための検出手段に対する接続部を有し、前記検出手段が、前記データ、一般に二進の「１」または二進の「０」に対応する電流応答を検出するようになっている、メモリセルを読み出す方法に関する。
【０００２】
本発明は、エレクトレットまたは強誘電コンデンサの形態をしたメモリセルを含むパッシーブマトリックスメモリに記憶されたデータを読み出すために検出デバイスを使用し、前記メモリセルが、それぞれの並列な電極の第１の組と第２の組の交点に位置しており、前記第１の組が、ワードライン（ＷＬ）を形成し、前記第２の組が、ビットライン（ＢＬ）を形成し、前記ワードラインと前記ビットラインが、駆動手段に接続されており、前記ビットラインが、前記ビットライン内を流れる電荷を測定するための検出手段に対する接続部を有し、前記検出手段が、前記データ、一般に二進の「１」または二進の「０」に対応する電流応答を検出するようになっており、前記検出デバイスが、第１利得および第１バンド幅の第１増幅器から成る積分回路を有する第１増幅ステージ（Ａ１）を備えた、本発明の方法を実行するための検出デバイスにも関する。
【背景技術】
【０００３】
近年、情報の各ビットが電気的に分極可能な材料から構成された局部的なボリューム素子での分極状態として記憶される不揮発性データ記憶デバイスが実証されている。この種の材料はエレクトレットまたは強誘電材料と称される。これら強誘電材料は、正式にはサブクラスのエレクトレット材料であり、正の永久分極状態または負の永久分極状態のいずれかに分極できる。適当な極性の電界を加えることにより、更に分極状態の切り換えを誘導できる。外部から加えられる電界がなくても、この材料はその分極状態を維持できるので、不揮発性が得られる。分極状態の１つは、ロジック１および他のロジック「０」と見なされる。このような現象はメモリセルによって利用されており、これらメモリセルには通常、メモリ材料に電圧を加えることができる少なくとも２つの別個の電極に関連し、強誘電またはエレクトレット材料、少なくともメモリ材料が設けられている。
【０００４】
これらメモリ材料は、２つの別個の電極（一方の電極はビットラインと称され、他方の電極はワードラインと称される）の交点に位置するメモリ材料の一部にメモリセルが構成されたアレイとして一般に配置されている。多数のビットラインとワードラインとが互いに交差する結果、メモリアレイ、すなわち各ビットラインおよびワードラインに沿っていくつかのメモリセルが位置するメモリマトリックスが得られる。この種のメモリマトリックスはアクティーブタイプであるか、またはパッシーブタイプのいずれかである。アクティーブマトリックスでは、アクティーブ素子、例えば個々のメモリセルにリンクされたトランジスタが存在するが、他方、パッシーブマトリックスに配置されたメモリデバイスではかかる素子は存在しない。パッシーブマトリックスは製造が簡単であり、高集積密度が可能であるが、互いに電気的にアイソレートせず、共通する電極を共用するセルに関連し、異なるタイプの外乱が生じるという欠点がある。次の説明では、パッシーブマトリックスメモリを主題とする。
【０００５】
パッシーブマトリックスメモリデバイスでは、メモリセル全体にわたる電圧を設定し、制御できるよう、ビットラインおよびワードラインの双方に接続された電圧ドライバが一般に存在する。一般にビットラインに接続された検出増幅器の形態をした検出手段が、解放された電荷を検出し、記録するために、読み出し時に使用される。すなわちメモリセルの読み出し時に検出されるのは、ビットラインの電流である。電極電圧はパルスプロトコルとしても知られるタイミング図に定められ、表示されるが、このタイミング図は、電極上の電位を示すと共に、例えば書き込みおよび読み出し中に、時間に対してこれら電位がどのように変化するかを示す。
【０００６】
読み出し時にメモリセルから解放される比較的小さい信号の電流に起因する、過去の主な問題は、スニーク電流としても知られるマスキング電流の影響を少なくし、どのロジック状態が表示されているかを読み出し値から良好に決定できるよう、信号強度および信号の質を改善することであった。
【０００７】
スニーク電流に対するいくつかの対策が提案されているが、これら提案の多くは組み合わせて使用できる。読み出し中のスニーク電流を低減する１つの方法は、ワードラインに沿ったすべてのセルが同時にスイッチング電流を受信し、よってパラレルにすべてのセルを読み出すような、いわゆるフル行読み出しパルスプロトコルを使用することである。これによって、読み出されないセル全体にわたり、すなわちアドレス指定されないセル全体にわたり、ゼロの部分的電圧を達成することが可能となる。この場合のアドレス指定されないセルは、他のワードライン内のセルを基準とする。本願出願人による国際公開特許出願第ＷＯ０３／０４６９２３号には、フル行読み出しのためのパルスプロトコルが開示されている。
【０００８】
スニーク電流の問題は、信頼できる読み出し信号を提供するために、タイミング図に関連し、検出デバイスを配置し、作動させる異なる方法によっても解決される。知られている１つの方法は「デュアル読み出し、デュアル検出」方法であり、この方法は、例えば本願出願人のノルウェー特許第 号内の適当な検出デバイスと共に開示されている。本願出願人による国際特許出願第２００４／０８６４０６号における疑似差分検出増幅器を使用することに関連して開示されているような、検出デバイス内で効率的な電荷基準および適応形検出増幅器を使用することにより、更に信号対ノイズ比を改善できる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
要約すれば、一部を上記のように参考とした、対応するタイプのパッシーブマトリックスメモリからの読み出し値におけるノイズを低減する種々の方法が存在する。スニーク電流の影響を低減し、スニーク電流が読み出し中の主要なノイズ発生源となっているシステムで使用するための、従来の提案例に主に焦点を合わせた。しかしながら、主なノイズ発生源としてのスニーク電流を除去すると、特にパッシーブメモリデバイスからの読み出し値での信号対ノイズ比を更に改善することがまだ重要である場合、他のノイズ発生源を検討し、処理しなければならない。
【００１０】
これら他のノイズ発生源は、特に、メモリのサイズが、増加し、アレイ内の何百万個かのメモリセルを含むようなパッシーブマトリックスのアドレス可能な強誘電メモリにおける寄生結合および前記セルのうちの数千個へパラレルにアクセスすることに主に起因する、浮遊容量およびスニーク電流の効果を減少させるために、電圧パルスプロトコルを印加することによって減少できない大きなノイズ発生源を含む。同じように解決すべきことは、検出サンプリング手段、例えばアドレス指定されたメモリセルと検出増幅器とを接続するビットライン内を流れる検出された電流または電荷を積分し、増幅するのに使用されるセンス増幅器で発生するノイズを低減または解消することである。かかるノイズとして、サンプリングノイズ、すなわち検出増幅器および関連する回路によって生じる熱ノイズ、およびオフセットノイズ、すなわちサンプリングステップで生じる電圧偏差を挙げることができる。検出サンプリング回路によって生じるノイズは、従来技術ではわずかにしか認識されていない。それにもかかわらず、かかるノイズは、強誘電、すなわちエレクトレットメモリからの読み出し時のビットエラーレートに大きな影響を与え得る。
【００１１】
従って、本発明の主な目的は、パッシーブマトリックスアドレス指定可能な強誘電またはエレクトレットメモリからの読み出し値における信号対ノイズ比を改善することである。より詳細には、主な目的は、検出デバイスのサンプリングノイズおよび電圧ノイズ（オフセットノイズ）を低減することであり、最後に、本発明の別の目的は、特に検出サンプリング動作中に生じるノイズを低減または解消できる検出デバイスを提供することにある。
【課題を解決するための手段】
【００１２】
上記目的だけでなく、それ以外の特徴および利点は、請求項１に記載の本発明に係わる方法および請求項４記載の本発明に係わるデバイスによって実現できる。
【００１３】
以下、添付図面を参照し、本発明についてより詳細に説明する。
【実施例】
【００１４】
好ましい実施例を参照し、本発明について説明する前に、特に強誘電およびエレクトレット材料のヒステリシス並びに対応するパッシーブなマトリックスによりアドレス指定可能なデバイスの構造を参照しながら、全般的なバックグラウンドについて簡単に検討する。
【００１５】
図１を参照する。ヒステリシス曲線１００を有する材料、一般に強誘電材料またはエレクトレット材料は、保持電界を越える電界を受けると、その分極方向を変える。便宜上、Ｘ軸線に沿った電界ではなく、電圧でヒステリシス曲線を示す。保持電界強度ＥＣを材料層の厚みで乗算することにより、保持電圧ＶＣを計算する。交点、すなわちメモリセルが公称スイッチング電圧ＶＳを受けるときにはいつも、飽和分極ＰＳが生じる。電界が一旦除かれると、分極は２つの残留分極状態ＰＲ１０１および−ＰＲ１０２のうちの１つに戻る。残留分極状態のうちの１つは、一般に記憶されたロジック「０」を示すが、他の分極状態は記憶されたロジック「１」を示すので、不揮発性メモリ機能が得られる。
【００１６】
図２ａは、直角に交差する電極ラインのマトリックスを示す。標準的な用語と一致させるために、この後、水平（行）電極ラインをワードライン２００（略語ＷＬ）と称し、垂直（列）電極ラインをビットライン２１０（略語ＢＬ）と称す。ワードラインとビットラインの交点に設けられる対応するタイプのメモリ材料は、一般にビットライン電極およびワードライン電極の２つの層の間の強誘電またはエレクトレット材料の薄膜層として設けられる。ドライブ検出動作中、選択されたワードライン２０１およびビットライン２１１が附勢され、電位差が公称スイッチング電圧ＶＳに等しくなるよう、所定の組の電位にセットされる。アクティーブビットラインとアクティーブワードラインの交点には、作動によってアドレス指定されるメモリセルが位置する。セル内の所定の分極方向を定める（書き込み）か、またはプリセットされた分極方向をモニタ（読み出し）するかのいずれかを行うためには、アドレス指定されたセルをスイッチングするのに十分高い電圧が必要である。同時に、当座はアドレス指定されないセル２２０で交差する多数のワードライン２００およびビットライン２１０は、これらセル２２０での外乱電圧を最小に維持するように電圧を制御しなければならない。これら電極の間に位置する強誘電材料の層は、図２ｂに示されるように強誘電コンデンサ２２１のように機能する。読み出し時に、公知の極性の公称スイッチング電圧がアドレス指定されたセルに印加される。この結果、以前、セル内に記憶（設定）されていたいずれかのロジック値、すなわち分極状態に応じ、当該メモリセルの分極スイッチング、すなわちフリップ動作が生じる。このような分極がスイッチングされる結果、スイッチングされない時よりも多くの電荷が解放されることになり、この電荷の解放は、アドレス指定されたセルと交差するビットライン内に流れる電荷がどこで検出され、測定されるかを検出するのに使用される。
【００１７】
上記メモリセルの構造は、一般にパッシーブマトリックスと称される。「パッシーブ」なる用語は、マトリックス内のメモリセルにアクティーブ素子が全くリンクされていないことを意味する。上記タイプのパッシーブな構造によって製造が簡単となり、クロスポイント、すなわちメモリセルの密度が高くなる。強誘電またはエレクトレット材料製のメモリセルにおける一般的な問題は、メモリセルをスイッチングすることから解放される電流が比較的少ないことである。これによって信号はノイズの影響を受け易くなる。例えば０．０６２５μｍ２の面積を有するメモリセルから解放される電荷は、一般に２０ｆＣの大きさである。信号電流が比較的小さいことは、特にアドレス指定されないメモリセルからの影響に起因する、パッシーブマトリックスに配置されたメモリセルの問題となっている。アドレス指定されるメモリセルは、乱れとノイズを生じさせる例えば数千個の他のメモリセルと、ビットラインおよびワードラインとを共用できる。アドレス指定されないメモリセルは、作動中に部分的電圧およびいわゆる外乱電圧を受信し、これによっていわゆるスニーク電流、すなわち望ましくないリンガー電流を生じさせ、これら電流はビットラインで加算され、アドレス指定されたセルからの電流応答をマスクすることが有り得る。
【００１８】
代表的なパッシーブマトリックスのアドレス指定可能なメモリデバイスの全機能および構造を一般的な態様で検討することが有効である。
【００１９】
図３は、本発明に適した代表的なパッシーブマトリックスのアドレス指定可能なメモリデバイスの構造および機能素子を簡略にされたブロック図で示す。メモリマクロ３１０は、メモリアレイ３００と、行（ワードライン）および列（ビットライン）デコーダ３０２；３０１と、検出手段３０３と、データラッチ３０４とから成る。メモリアレイ３００は、ワードライン２００とビットライン２１０のマトリックスを含む。行デコーダ３０２および列デコーダ３０１は、検出手段３０３により検出を実行している間、メモリセルのアドレスをデコードする。データの一部またはすべてがメモリ制御ロジック３２０に転送されるまで、データラッチ３０４はデータをホールドする。メモリ制御ロジックはいくつかのメモリマクロ３１０を制御できる。メモリ制御ロジック３２０のモジュールは、メモリマクロ３１０に対するデジタルインターフェースを構成すると共に、メモリアレイ３００の読み出しおよび書き込みを制御するようになっている。
【００２０】
対応するタイプのパッシーブマトリックスのアドレス指定可能なメモリと共に使用するための、主要な読み出し方法のうちの１つは、これまで主に、いわゆるデュアル読み出し原理に基づいていた。マトリックスにおけるビットライン内のメモリセルでのデュアル読み出しは、次のように簡単に説明できる。ビットラインおよびワードラインはセルスイッチング能力を有することなく、いわゆるプリチャージ電圧レベルを受信する。電荷の検出がスタートすると、電圧レベルがプリチャージ状態から読み出し状態にシフトするので、読み出すべきメモリセルに対してスイッチング能力を有する読み出し電圧が印加される。第１の読み出し値が記録、一般にサンプリングされる。この後で電圧レベルは一般にプリチャージ状態に復帰し、検出手段がリセットされ、次にこの手順が繰り返される結果、第２の読み出し値が得られる。第１の読み出しは、所定の読み出し電圧の曲線によって与えられる方向にアドレス指定されたメモリセルが既にスイッチングされることを保証するので、第２の読み出し値は決して分極のスイッチングから解放される電荷を含まない。第１の値から第２の値を減算することによって、読み出し値が形成され、この読み出し値は、読み出しセルのロジック状態を決定するのに使用される。当然ながら、この意図は、信号内の望ましくない寄与分、すなわち２つの読み出しの間に同じとなるスニーク電流を減算時に相殺し、読み出しセルから解放された電荷だけを示す読み出し値を残すことである。しかしながら実際には、読み出し値に関連するある程度の不確実性が常に存在する。すなわち双方の読み出し値内にスニーク電流の寄与分が存在し、この寄与分は完全には相殺できないか、または前の動作からのリンガースニーク電流の非線形性が存在し得る。更に、解放された電荷量は一般にメモリのアドレス履歴に依存し、従って読み出し値によってどの論理値が表示されているかを判断するに当たり、ある種の可変基準スレッショルドレベルを使用しなければならないことが多い。
【００２１】
図４は、デュアル読み出しを実現するために使用できる検出手段の基本的な機能コンポーネントを示す。図４の読み出しデバイスは第１増幅ステージＡ１、すなわち積分回路を構成し、この積分回路は増幅器４１５、好ましくは反転入力４１１および出力４１６との間にフィードバックコンデンサ４１４を備えた検出増幅器から成る。このフィードバックコンデンサ４１４は、積分モードと電圧フォロワーモードとの間で増幅器をスイッチングするために並列に使用されるスイッチ４１３を有する。増幅器の反転入力４１１にはビットラインＢＬが接続されており、非反転入力４１２には所定の基準電圧ＲＥＦが印加されている。積分器からの第１読み出し値および第２読み出し値は、それぞれ第１サンプルホールド回路４２１および第２サンプルホールド回路４２２に記憶される。サンプルホールド回路４２１に記憶された読み出し値は、比較回路４２５の非反転入力４２３へ送られ、一方、サンプルホールド回路４２２に記憶された読み出し値はコンパレータの反転入力４２４へ送られる。コンパレータはこれら２つの読み出し値を比較し、読み出し値を示すデータ出力信号Ｄｏｕｔを発生する。次にこのＤｏｕｔ値はロジック値を発生するのに使用され、このロジック値はラッチを介し、メモリデバイスの他の部分、すなわちメモリコントローラで利用できるようにされる。
【００２２】
図４におけるデバイスは、デュアル読み出しのために他の方法も実現でき、このデュアル読み出しは図に示されたデバイス以外の他のデバイスによっても実現できることに留意すべきである。しかしながら、対応するタイプの最も公知の読み出しデバイスは、積分回路、一般に積分モードの検出増幅器を活用する。積分器は一般に閉状態でフィードバックコンデンサをバイパスし、増幅器を電圧フォロワーにするスイッチを使用して附勢／除勢される。
【００２３】
次に図５は、対応するタイプのパッシーブマトリックスにおけるメモリセルの代表的な読み出しの第１部分の間の、積分／検出増幅器の出力における代表的な信号の挙動を示す。この出力は、図４におけるデバイスのノード４１６に対応する。デュアル読み出しの場合、図５における信号の挙動は、第１読み出し値を記録すべきときまでの状況しか示していない。この信号レベルは、出力が０電圧でスタートし、次に負のフィードバックに起因し、負の数で増加するように正規化されている。時間ｔ１の前、例えばｔ０において、電極に電圧レベルが加えられる結果、メモリセル全体にプリチャージ電圧が加えられ、スイッチング能力を有するセル電圧は存在しない。プリチャージの際に、読み出されないセルに対するセル電圧は、読み出しセル電圧をその後印加する間の電圧と同じとなる。時間ｔ１で、電荷測定がスタートする。図４に示されたデバイスを使用する場合、このことはスイッチ４１３が開とされ、積分がスタートすることを意味する。検出すべき信号の性質および小サイズに起因し、増幅器４１５は比較的大きい増幅率および広いバンド幅を有していなければならない。これによる副次的な作用は、増幅器４１５の入力上のノイズが同じように増幅され、その結果、図５内のポイントｔ１における信号挙動の予測できない振幅の急な変化として示されるような信号対ノイズの劣化が生じる。一般に生じることは、増幅器４１５からのオフセットおよび熱ノイズと共に、スイッチ４１３からの熱ノイズがビットライン内の容量によりサンプリングされ、次に増幅されること（ｋＴ／Ｃノイズとしても知られる）である。予測できない振幅に起因し、このことから生じるノイズは、従来のデュアル読み出し方法によっては補償できない。しかしながら、デュアル読み出しを使用する従来の状況では、主な問題はスニーク電流から生じるノイズであり、これら状況では、オフセットおよび熱ノイズの上記寄与分はマイナーなことで、無視できると見なされてきた。ｔ１とｔ３との間（ｔ３より後との間）の信号の傾きは、実際の限界に起因する、生じ得る漏れを示す。時間ｔ３において、読み出しレベル信号が印加される。すなわち読み出すべきセルは、スイッチング能力によって電圧を受信する。このことは、ワードラインを附勢することによって達成でき、ワードラインを附勢すると、ワードラインの電圧が上昇するので、特定のワードライン内のすべてのセルが同時にスイッチング電圧を受信すること、すなわちこの特定のワードライン内のすべてのセルが「フル行読み出し」に従ってアドレス指定され、パラレルに読み出されることを意味する。電荷測定デバイスに結合されているビットライン内のセルが、スイッチング能力を有するパルスを受信すると、２つのシナリオが起こり得る。スイッチング能力を有するパルスがセルを反対方向にスイッチングし、その状態に保持し、その結果、図５における時間ｔ３後の曲線の下方部分によって示される比較的大きい電荷の解放が生じるか、またはその結果、図５における時間ｔ３の後の曲線の上方部分によって示される電荷のわずかな解放により、セルはスイッチングされないかのいずれかである。どちらのケースが生じたか判断するために、ポイントｔ３の後、例えばｔ４において信号を一般にサンプリングする。デュアル読み出しでは、この信号は第１読み出し値を示し、この読み出し値は、図４においてサンプルホールド回路４２１または４２２の一方に記憶される。ポイントｔ４におけるサンプリングされた値は、ｔ１において寄与するノイズを含むことになることに留意すべきである。
【００２４】
本発明者たちは、一部のケースにおいて読み出された値の範囲を定めるファクタは、本願の冒頭に記載した予測できないサンプリングおよび検出増幅器のオフセットノイズであり、その結果、上記のように図５においてｔ３で信号の変動が生じることを発見した。検出増幅器が図５におけるｔ１においてプリチャージモードから積分モードに変わったときにサンプリングノイズが発生する。このサンプリングノイズは、検出増幅器自身およびリセットノイズによって発生される熱ノイズであり、ビットライン容量によってサンプリングされ、図５においてｔ２で示されるノイズ出力を発生する。ここで、検出増幅器は、積分モードに変化し、ｔ３においてメモリセルにスイッチング電界が印加される。メモリセルと検出増幅器とを接合するビットライン内に流れる電荷が検出され、検出増幅器によって積分される。次に、この積分された出力信号は、図５におけるｔ４において、例えばデータラインへラッチされる。メモリセルにスイッチング電圧が印加されないときでも、検出増幅器内にいわゆるオフセットノイズが発生し、このノイズは出力における可変ノイズ電圧として生じる。ｋＴ／Ｃノイズとも称されるサンプリングノイズおよびオフセットの双方は、検出積分回路の信号対ノイズ比を劣化させ、これらノイズおよびオフセットは次にメモリデバイスのビットエラーレート（ＢＥＲ）を増加させ得る。従って、予測不能なノイズは信号対ノイズ比を制限し、よって読み出し値がどのロジック値を示しているかの判断を複雑にしてしまう。本発明者たちはこれらケースにおいて、公知のデュアル読み出し方法ではなく、「デュアルサンプリング」方法を利用することにより、信号対ノイズ比を改善できることを発見した。デュアルサンプリング方法では、電荷の測定を開始した後、すなわち積分をスタートした後であって、かつスイッチング能力を有する読み出しパルスを印加する前に、最初のサンプルを取り込み、スイッチング能力を有する読み出し電圧を印加した後に第２のサンプルを取り込む。再び図５を参照すると、このことは、ポイントｔ１とｔ３との間のｔ２において、第１サンプルを取り込み、ｔ４にて（すなわちデュアル読み出しにおける第１サンプルのポイントにおいて）第２サンプルを取り込むことである。デュアルサンプル方法では、ｔ２において予測不能なオフセットの寄与分がサンプリングされ、この寄与分はｔ３において取り込まれたサンプルから引かれるので、ノイズが低減された読み出し値が得られる。デュアルサンプル方法は、スニーク電流の寄与分が支配的でないときに使用することが好ましい。しかしながらこの方法は、デュアル読み出しにおける読み出しの各々に、デュアルサンプルを適用する、すなわちデュアルサンプルがオフセットおよび熱ノイズを低減しながら、デュアル読み出しが主にスニーク電流からのノイズの寄与分を主に低減する「デュアル読み出しデュアルサンプル」方法と組み合わせることができる。
【００２５】
図６は、本発明に係わる検出デバイスで使用するためのデュアルサンプル方法の好ましい実施例を示す。第１ステップ６０１では、メモリセルのパッシーブマトリックスにプリチャージ読み出しレベル電圧を印加し、スイッチ能力を有する受信するセルはない。この後で、６０３にて電荷測定をスタートし、次に電荷測定からの第１の値の記録を実行し、すなわち第１サンプルを取り込むステップ６０３を実行する。次のステップ６０４では、読み出すべきセルにスイッチング能力を有する読み出し電圧を印加するように電圧レベルをシフトする。次にステップ６０５にて、電荷測定から第２の値を記録する。すなわち第２のサンプルを取り込む。次に、第２の記録された値から第１の記録された値を引くことにより、ステップ６０６で読み出し値を形成する。当然ながらこの結果、信号対ノイズ比が改善された読み出し値が得られる。
【００２６】
図４に示された、増幅ステージＡ１である検出デバイスを使用して、デュアルサンプル方法を実行することもできることに留意すべきである。しかしながら単一ステージの、広バンド幅および広利得増幅器、例えば図４内の増幅器４１５からの出力を直接サンプリングすると、デュアルサンプル方法にもかかわらず、読み出し信号内に高レベルのノイズが生じ得る。本発明は、第１増幅ステージ（Ａ１）の後に第２増幅ステージ（Ａ２）を挿入することにより、デュアルサンプル方法を実施する、より良好な方法を教示するものである。第２ステージにおける増幅器は、第１ステージにおける増幅器と整合しているが、バンド幅が狭く、利得はより低くなっている。一般に第１ステージが１０００のレジメ内の利得を有する場合、第２ステージは一般に１０のレジメ内の利得を有する。
【００２７】
図７は、デュアルサンプルを実施するための読み出しデバイスの好ましい実施例を回路図として示す。第１増幅ステージＡ１は、反転入力７１１と出力７１６との間にフィードバックコンデンサ７１４を有する増幅器７１５、好ましくは検出増幅器から成る。フィードバックコンデンサ７１４は増幅器を積分モードと電圧フォロワーモードの間で切り換えるよう、パラレルに使用されるスイッチ７１３を有する。増幅器の反転入力７１４には、ビットラインＢＬが接続され、非反転入力７１３には所定の基準電圧ＲＥＦが印加されている。第２増幅ステージＡ１には、第１ステージの出力７１６が結合されており、サンプリングコンデンサ７２１には第１増幅器の入力が接続されている。このコンデンサは増幅器７２５の非反転入力７２２に直列となっている。増幅器７２５は、第１ステージの増幅器７１５に対して、より低い利得および狭いバンド幅を有し、更に２つの増幅ステージＡ１およびＡ２は、ノイズを低レベルに維持するように、当技術分野で知られている設計に従って構造が一致していることが好ましい。第２ステージ増幅器７２５の反転入力７２３は、増幅器７２５の出力７２６に接続されており、第２ステージ増幅器の反転入力７２２は、スイッチ７２４を介して出力７２６に接続されている。スイッチ７２４が閉じられると、非反転入力７２２と出力７２５および読み出し値を示すデータ出力信号Ｄｏｕｔとの接続が形成される。
【００２８】
以前考慮したような予測できないノイズオフセットは、第１増幅ステージのスイッチ７１３が開にされ、積分をスタートするまで、第２ステージのスイッチ７２４を閉じ続けることによって、サンプリングコンデンサ７２１によりサンプリングされる。この後で、第２ステージのスイッチ７２４を閉じることにより、予測不能なオフセットをキャンセルでき、これにより第２ステージの増幅器の出力７２６上の、すなわち第２ステージＡ２の出力上の予測不能なノイズ出力をゼロにする。スイッチ能力を有する読み出し電圧が読み出すべきセルに印加されるように、その後の電圧レベルがシフトされると、形成される出力値Ｄｏｕｔはデュアルサンプル方法に従ってノイズから緩和される。
【００２９】
本発明は、従来技術から知られている、いわゆる疑似差分増幅器を使用することを適用することに特に関心がある。疑似差分方法では、ロジック０およびロジック１を示す基準セルからの平均値を形成し、この値は読み出し信号と直接比較される適用された基準スレッショルドレベルを構成する。この比較の結果、正または負の値が増幅され、一般に差分出力を有する増幅器を使って表示される。
【００３０】
図８は、従来技術から知られるような疑似差分演算増幅器と共に、特に使用するようになっている、本発明にかかわる読み出しデバイスの好ましい実施例の別の回路図を示す。第１増幅ステージＡ１は、差分入力および出力を有する増幅器８１５から成る。反転入力８１１と非反転出力８１７との間には、フィードバックコンデンサ８１４が接続されており、フィードバックコンデンサ８１４は、増幅器８１５を積分モードと電圧フォロワーモードとの間でスイッチングするためにパラレルに使用されるスイッチ８１３を有する。この差分方法に起因し、非反転入力８１２と反転出力８１８との間に同様なスイッチ８１６を接続する方法もある。スイッチ８１６は一般に、スイッチ８１３とパラレルに制御され、作動される。増幅器の反転入力８１１には、ビットラインＢＬが接続され、非反転入力８１２には電荷基準信号ＣＨＲＥＦが印加される。この電荷基準信号はロジック０とロジック１を示す信号の平均値を表示することが好ましい。本タイプのメモリで使用するための疑似差分増幅器の従来の開示に従えば、ＣＨＲＥＦ信号は一般に基準ビットラインから生じ、これら基準ビットラインに接続された基準増幅器によって発生される。第１増幅ステージＡ１の非反転出力８１７および反転出力８１８は、それぞれサンプリングコンデンサ８２１および８２２に接続されている。更に、差分増幅器８２６の反転入力にはサンプリングコンデンサ８２１が接続されており、差分増幅器８２６の非反転入力８２４にはコンデンサ８２２が接続されている。第２ステージの増幅器８２６は、反転入力８２３と非反転出力８２８の間に接続されたスイッチ８２５および非反転入力８２４と反転出力８２９との間に接続された別のスイッチ８２７を有する。これら２つの第２ステージのスイッチ８２５、８２７は、一般に同時にパラレルに制御され、作動される。開状態にあるとき、これらスイッチは出力を入力から分離するが、閉状態では出力を入力に接続し、フィードバックカップリングを生じさせる。正の出力８２８および負の出力８２９にはそれぞれデータ出力信号＋Ｄｏｕｔおよび−Ｄｏｕｔが形成される。これら値の差は読み出し値を示す。
【００３１】
第１ステージのスイッチ８１４；８１６および第２ステージのスイッチ８２５；８２７が設けられている理由は、当然ながら図７におけるそれらの対応する部分７１３および７１４が設けられている理由と同じであり、代表的な使用法となっている。すなわち第１増幅器のステージのスイッチ８１３；８１６が、積分をスタートするためにオープンとされるまで、第２ステージのスイッチ８２５；８２７を閉じ続けることにより、サンプリングコンデンサ８２１および８２２により、予想不能なノイズオフセットをサンプリングしている。この後で、第２ステージのスイッチを閉じることにより、予測不能なオフセットをキャンセルし、これによって第２ステージの増幅器の出力８２８；８２９上、すなわち第２ステージＡ２の出力上の予想不能なノイズオフセットをゼロにすることができる。その後、スイッチング能力を有する読み出し電圧が、読み出すべきセルに加えられるように、その後、電圧レベルをシフトすると、デュアルサンプル原理に従い、ノイズから出力値＋Ｄｏｕｔおよび−Ｄｏｕｔが緩和される。
【００３２】
疑似差分方法および電荷基準の使用は、読み出し値におけるロジック０とロジック１の区別を容易にする。ロジック状態のうちの１つは、＋Ｄｏｕｔおよび−Ｄｏｕｔの間の負の差によって示され、他のロジック状態は正の差によって示される。これによって、例えば安定した読み出しロジック値を提供するのに、読み出しデバイスに従うラッチの設計を簡単にできる。
【００３３】
第１ステージと同じような理由から、第２ステージＡ２からも、ある程度の予測不能なノイズ寄与分が生じるが、第２ステージの増幅器の低い利得および狭いバンド幅に起因し、かつ２つの増幅ステージの間の適当なマッチング／デザインにより、このノイズは第１ステージＡ１からのノイズよりもかなり低いレベルに維持できる。
【００３４】
図９は、デュアルサンプルを使用する状況における信号の挙動例を示し、この状況は、図５を再び参照することにより従来の状況と比較すべきである。図９における信号は、第２増幅ステージの出力に対応する。すなわち、図７におけるＤｏｕｔか、または図８における＋Ｄｏｕｔと−Ｄｏｕｔとの差に対応する。この信号レベルは、ゼロ電圧で出力がスタートし、次に負の番号と共に増加するように正規化されている。時間ｔ１より前、例えばｔ０において、電極に電圧レベルが加えられる結果、メモリセルにプリチャージ電圧が加えられ、スイッチング能力を有するセル電圧がなくなる。プリチャージに際し、読み出すべきでないセルに加えられるセル電圧は、一般に読み出されたセル電圧のその後の印加中の電圧と同じとなる。時間ｔ１において検出がスタートする。図７に示されるようなデバイスを使用することは、スイッチ７１３を開にし、第２ステージのスイッチ７２４が開のままとなっている間に積分がスタートする。これによって増幅器７１５からの熱ノイズおよびオフセットと共に、スイッチ７１３からの熱ノイズが信号内に生じるのが防止され、代わりにサンプリングコンデンサ７２１により予測不能なノイズオフセットがサンプリングされる。コンデンサ７２１が所望する値のノイズをサンプリングすると、第２ステージのスイッチ７２４は時間ｔ２で閉じられる。ｔ２における小さい信号低下として示されているように、これから別の予測不能なオフセットが続くが、ｔ１における図４内の前の状況と比較して、かなり小さい。時間ｔ４では、読み出すべきセルはスイッチング能力を有する電圧を受信し、応答は図４の状況に類似する。すなわち読み出されるセル内に分極スイッチが存在するかどうかに応じ、２つの信号路が可能となる。しかしながら、信号出力内のノイズは少なくなるので、時間ｔ４で読み出される値はロジック状態の、より信頼性のある測定値を示す。
【００３５】
以上で、発明を詳細にし、当業者が使用できるようにするために、複数の実施例および例について説明した。特定の引用は特許請求の範囲に記載したものを除き、本発明の範囲を限定するものと見なすべきではない。
【図面の簡単な説明】
【００３６】
【図１】適当なメモリ材料のヒステリシス略曲線を示す。
【図２ａ】マトリックスに配置されたワードライン電極とビットライン電極の原理図である。
【図２ｂ】ワードライン電極とビットライン電極の交点に位置する強誘電またはエレクトレットコンデンサの形態をしたメモリセルの基本図である。
【図３】代表的なパッシーブなマトリックスのアドレス指定可能なメモリデバイスにおける構造および機能要素の基本ブロック図である。
【図４】従来技術から知られているような、検出デバイスの回路図である。
【図５】公知の方法に従って従来技術の検出デバイスを作動させるときの、信号の挙動の一例を示すグラフである。
【図６】本発明にかかわる方法の好ましい一実施例のフローチャートである。
【図７】本発明にかかわる検出デバイスの好ましい一実施例の回路図である。
【図８】本発明にかかわる検出デバイスの好ましい別の実施例の回路図である。
【図９】本発明に従って検出デバイスが作動するときの、信号対ノイズ比が改善された、信号の挙動の一例を示すグラフである。
【図１】
2008513929.tif 000003
【図２ａ】
2008513929.tif 000004
【図２ｂ】
2008513929.tif 000005
【図３】
2008513929.tif 000006
【図４】
2008513929.tif 000007
【図５】
2008513929.tif 000008
【図６】
2008513929.tif 000009
【図７】
2008513929.tif 000010
【図８】
2008513929.tif 000011
【図９】
2008513929.tif 000012
【手続補正書】
【提出日】平成18年2月24日(2006.2.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
エレクトレットまたは強誘電コンデンサの形態をしたメモリセルを備えた、パッシーブなマトリックスのアドレス指定可能な強誘電またはエレクトレットメモリアレイにおけるメモリセルを読み出す方法であって、前記メモリセルが第１の組と第２の組のそれぞれのパラレルな電極の交点に位置しており、前記第１の組が、ワードライン（ＷＬ）を形成し、前記第２の組が、ビットライン（ＢＬ）を形成し、前記ワードラインと前記ビットラインとが駆動手段に接続されており、前記ビットラインがこれらビットラインを流れる電荷を測定するための検出手段への接続を有し、前記検出手段が、データ、一般には二進の「１」または二進の「０」に対応する電荷応答を検出し、隣接する連続的なタイムインターバルで実行されるメモリセルを読み出す方法において、
ａ）第１の時間インターバルにおいて、読み出すメモリセルにゼロまたは非スイッチング電位差を印加するステップと、
ｂ）前記第１タイムインターバルの終了時に前記ビットラインに接続された検出手段を附勢することにより、電荷の測定を開始するステップと、
ｃ）第２の時間インターバルにおいて、検出されたノイズ信号を積分するステップと、
ｄ）前記第２の時間インターバルにおいて、積分されたノイズ信号を記録するステップと、
ｅ）前記第２時間インターバルの終了時に、前記メモリセルのワードラインおよびビットラインにそれぞれ所定の組の駆動電圧を印加することによりメモリセルにスイッチング電位差を印加するステップと、
ｆ）第３時間インターバルにおいて、前記印加したスイッチング電位差に対する電荷応答信号を記録するステップと、
ｇ）前記記録された電荷応答信号から、記録されたノイズ信号を減算すると共に、前記メモリセルの設定されたロジックステートを表示する読み出し電荷値を発生するステップとを備えることを特徴とする、メモリセルを読み出す方法。
【請求項２】
エレクトレットまたは強誘電コンデンサの形態をしたメモリセルを備えた、パッシーブなマトリックスのアドレス指定可能な強誘電またはエレクトレットメモリアレイにおけるメモリセルを読み出す方法であって、前記メモリセルが第１の組と第２の組のそれぞれのパラレルな電極の交点に位置しており、前記第１の組のがワードライン（ＷＬ）を形成し、前記第２の組ガビットライン（ＢＬ）を形成し、前記ワードラインと前記ビットラインとが駆動手段に接続されており、前記ビットラインがこれらビットラインを流れる電荷を測定するための検出手段への接続を有し、前記検出手段が、データ、一般には二進の「１」または二進の「０」に対応する電荷応答を検出し、隣接する連続的なタイムインターバルで実行されるメモリセルを読み出す方法において、
ａ）第１の時間インターバルにおいて、読み出すメモリセルにゼロまたは非スイッチング電位差を印加するステップと、
ｂ）前記第１タイムインターバルの終了時に前記ビットラインに接続された検出手段を附勢することにより、電荷の測定を開始するステップと、
ｃ）第２の時間インターバルにおいて、ノイズの値を得るために検出されたノイズ信号を積分し、サンプリングするステップと、
ｄ）第３の時間インターバルの終了時に、前記メモリセルのワードラインおよびビットラインにそれぞれ所定の組の駆動電圧を印加することによりメモリセルにスイッチング電位差を印加するステップと、
ｅ）第４時間インターバルにおいて、電荷応答値を得るよう前記印加したスイッチング電位差に対する電荷応答信号をサンプリングするステップと、
ｆ）前記サンプリングされた電荷応答値から、前記サンプリングされたノイズ信号を減算すると共に、前記メモリセルの設定されたロジックステートを表示する読み出し電荷値を発生するステップとを備えることを特徴とする、メモリセルを読み出す方法。
【請求項３】
すべてのメモリセルが非スイッチング電位差を受けるように、前記第１の時間インターバルにおいて、メモリアレイのワードラインおよびビットラインだけでなく、読み出すべきメモリセルのビットラインに接続された検出手段もプリチャージするステップ、および前記電荷測定の間中、読み出す選択をしないすべてのメモリセルを非スイッチング電位差に維持するステップとを特徴とする、請求項１または２記載の方法。
【請求項４】
電荷測定の間中、電荷測定中に読み出ししないすべてのメモリセルをゼロ電位に維持することを特徴とする、請求項１または２記載の方法。
【請求項５】
読み出しメモリセルのロジック状態を決定するために、前記読み出された電荷の値と基準電荷の値とを比較することを特徴とする、請求項１または２記載の方法。
【請求項６】
エレクトレットまたは強誘電コンデンサの形態をしたメモリセルを含むパッシーブマトリックスメモリに記憶されたデータを読み出すために検出デバイスを使用し、前記メモリセルが、それぞれの並列な電極の第１の組と第２の組の交点に位置しており、前記第１の組が、ワードライン（ＷＬ）を形成し、前記第２の組が、ビットライン（ＢＬ）を形成し、前記ワードラインと前記ビットラインが、駆動手段に接続されており、前記ビットラインが、前記ビットライン内を流れる電荷を測定するための検出手段に対する接続部を有し、前記検出手段が、前記データ、一般に二進の「１」または二進の「０」に対応する電流応答を検出するようになっており、前記検出デバイスが、第１利得および第１バンド幅の第１増幅器から成る積分回路を有する第１増幅ステージ（Ａ１）を備え、請求項１記載の方法を実行するための検出デバイスにおいて、
前記検出デバイスが、前記第１増幅ステージに続く第２増幅ステージ（Ａ２）を備え、前記第２増幅ステージが、第２利得および第２バンド幅の第２増幅器と、前記第１増幅ステージの出力と前記第２増幅器の入力との間に接続されたサンプリングコンデンサとを備えることを特徴とする、請求項２記載の方法を実行するための検出デバイス。
【請求項７】
前記第２増幅器の第２利得が、前記第１増幅器の第１利得よりも大幅に小さいことを特徴とする、請求項６記載の検出デバイス。
【請求項８】
前記第２増幅器の第２バンド幅が、前記第１増幅器の第１バンド幅よりも狭いことを特徴とする、請求項６記載の検出デバイス。
【請求項９】
前記第１増幅器のステージと前記第２増幅器のステージとは、構造がマッチングしていることを特徴とする、請求項６記載の検出デバイス。
【請求項１０】
前記第２増幅器の出力とサンプリングコンデンサに接続された第２増幅器の入力との間に接続されたスイッチを特徴とする、請求項６記載の検出デバイス。
【請求項１１】
前記第１増幅器のステージが、積分回路を備えることを特徴とする、請求項６記載の検出デバイス。
【請求項１２】
前記第１増幅器の反転入力には前記パッシーブマトリックスのビットラインが接続されており、前記第１増幅器の非反転入力には、平均的なロジック「０」またはロジック「１」の応答を示す信号を有する基準ノードが接続されていることを特徴とする、請求項６記載の検出デバイス。
【請求項１３】
前記第１増幅器と前記第２増幅器が、差分入力および出力を有することを特徴とする、請求項６記載の検出デバイス。
【請求項１４】
疑似差分増幅器を使用することを特徴とする、請求項６記載の検出デバイス。
【手続補正書】
【提出日】平成18年12月18日(2006.12.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
エレクトレットまたは強誘電コンデンサの形態をしたメモリセルを備えた、パッシーブなマトリックスのアドレス指定可能な強誘電またはエレクトレットメモリアレイにおけるメモリセルを読み出す方法であって、前記メモリセルが第１の組と第２の組のそれぞれのパラレルな電極の交点に位置しており、前記第１の組が、ワードライン（ＷＬ）を形成し、前記第２の組が、ビットライン（ＢＬ）を形成し、前記ワードラインと前記ビットラインとが駆動手段に接続されており、前記ビットラインがこれらビットラインを流れる電荷を測定するための検出手段への接続を有し、読み出し動作時の前記検出手段が、データ、一般には二進の「１」または二進の「０」に対応する電荷応答信号を検出し、隣接する連続的なタイムインターバルで実行されるメモリセルを読み出す方法において、
ａ）第１の時間インターバルにおいて、読み出すメモリセルにゼロまたは非スイッチング電位差を印加するステップと、
ｂ）前記第１タイムインターバルの終了時に前記ビットラインに接続された検出手段を附勢することにより、電荷の測定を開始し、積分を開始するステップと、
ｃ）第２の時間インターバルにおいて、前記検出手段を附勢した結果、得られたノイズ信号を積分し、サンプリングするステップと、
ｄ）第３時間インターバルの終了時に、前記メモリセルのワードラインおよびビットラインにそれぞれ所定の組の駆動電圧を印加することによりメモリセルにスイッチング電位差を印加するステップと、
ｅ）第4時間インターバルにおいて、前記印加したスイッチング電位差に対する電荷応答信号を積分し、サンプリングするステップと、
ｆ）前記サンプリングされた電荷応答信号から、サンプリングされたノイズ信号を減算すると共に、前記メモリセルの設定されたロジックステートを表示する読み出し電荷値を発生するステップとを備えることを特徴とする、メモリセルを読み出す方法。
【請求項２】
ステップc)において、サンプリングコンデンサを用いてノイズ信号をサンプリングすることを特徴とする請求項１記載の方法。
【請求項３】
すべてのメモリセルが非スイッチング電位差を受けるように、前記第１の時間インターバルにおいて、メモリアレイのワードラインおよびビットラインだけでなく、読み出すべきメモリセルのビットラインに接続された検出手段もプリチャージするステップ、および前記電荷測定の間中、読み出す選択をしないすべてのメモリセルを非スイッチング電位差に維持するステップとを特徴とする、請求項１または２記載の方法。
【請求項４】
読み出しメモリセルのロジック状態を決定するために、前記読み出された電荷の値と基準電荷の値とを比較することを特徴とする、請求項１または２記載の方法。
【請求項５】
エレクトレットまたは強誘電コンデンサの形態をしたメモリセルを含むパッシーブマトリックスメモリに記憶されたデータを読み出すために検出デバイスを使用し、前記メモリセルが、それぞれの並列な電極の第１の組と第２の組の交点に位置しており、前記第１の組が、ワードライン（ＷＬ）を形成し、前記第２の組が、ビットライン（ＢＬ）を形成し、前記ワードラインと前記ビットラインが、駆動手段に接続されており、前記ビットラインが、前記ビットライン内を流れる電荷を測定するための検出手段に対する接続部を有し、前記検出手段が、前記データ、一般に二進の「１」または二進の「０」に対応する電流応答を検出するようになっており、前記検出デバイスが、第１利得および第１バンド幅の第１増幅器から成る積分回路を有する第１増幅ステージ（Ａ１）を備え、請求項１記載の方法を実行するための検出デバイスにおいて、
前記検出デバイスが、前記第１増幅ステージに続く第２増幅ステージ（Ａ２）を備え、前記第２増幅ステージが、第２利得および第２バンド幅の第２増幅器を備え、
前記第２増幅器の第２利得が、前記第１増幅器の第１利得よりも大幅に小さく、前記第２増幅器の第２バンド幅が、前記第１増幅器の第１バンド幅よりも狭く、前記第２増幅ステージが、更に前記第１増幅ステージの出力と前記第２増幅器の入力との間に接続されたサンプリングコンデンサとを備えることを特徴とする、請求項２記載の方法を実行するための検出デバイス。
【請求項６】
前記第１増幅器のステージと前記第２増幅器のステージとは、構造がマッチングしていることを特徴とする、請求項５記載の検出デバイス。
【請求項７】
前記第２増幅器の出力とサンプリングコンデンサに接続された第２増幅器の入力との間に接続されたスイッチを特徴とする、請求項５記載の検出デバイス。
【請求項８】
前記第１増幅器の反転入力には前記パッシーブマトリックスのビットラインが接続されており、前記第１増幅器の非反転入力には、平均的なロジック「０」またはロジック「１」の応答を示す信号を有する基準ノードが接続されていることを特徴とする、請求項５記載の検出デバイス。
【請求項９】
前記第１増幅器と前記第２増幅器が差分入力および出力を有することを特徴とする、請求項５記載の検出デバイス。
【請求項１０】
疑似差分増幅器を使用することを特徴とする、請求項５記載の検出デバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エレクトレットまたは強誘電コンデンサの形態をしたメモリセルを備えたパッシーブなマトリックスのアドレス指定可能な強誘電またはエレクトレットメモリアレイ内のメモリセルを読み出す方法であって、前記メモリセルが、それぞれの並列な電極の第１の組と第２の組の交点に位置しており、前記第１の組が、ワードライン（ＷＬ）を形成し、前記第２の組が、ビットライン（ＢＬ）を形成し、前記ワードラインと前記ビットラインが、駆動手段に接続されており、前記ビットラインが、前記ビットライン内を流れる電荷を測定するための検出手段に対する接続部を有し、読み出し動作時の前記検出手段が、前記データ、一般に二進の「１」または二進の「０」に対応する電流応答信号または電荷応答を検出するようになっている、メモリセルを読み出す方法に関する。
【０００２】
本発明は、エレクトレットまたは強誘電コンデンサの形態をしたメモリセルを含むパッシーブマトリックスメモリに記憶されたデータを読み出すために検出デバイスを使用し、前記メモリセルが、それぞれの並列な電極の第１の組と第２の組の交点に位置しており、前記第１の組が、ワードライン（ＷＬ）を形成し、前記第２の組が、ビットライン（ＢＬ）を形成し、前記ワードラインと前記ビットラインが、駆動手段に接続されており、前記ビットラインが、前記ビットライン内を流れる電荷を測定するための検出手段に対する接続部を有し、前記検出手段が、前記データ、一般に二進の「１」または二進の「０」に対応する電流応答を検出するようになっており、前記検出デバイスが、第１利得および第１バンド幅の第１増幅器から成る積分回路を有する第１増幅ステージ（Ａ１）を備え、本発明に係る方法の一実施例を実行するための検出デバイスにも関する。
【背景技術】
【０００３】
近年、情報の各ビットが電気的に分極可能な材料から構成された局部的なボリューム素子での分極状態として記憶される不揮発性データ記憶デバイスが実証されている。この種の材料はエレクトレットまたは強誘電材料と称される。これら強誘電材料は、正式にはサブクラスのエレクトレット材料であり、正の永久分極状態または負の永久分極状態のいずれかに分極できる。適当な極性の電界を加えることにより、更に分極状態の切り換えを誘導できる。外部から加えられる電界がなくても、この材料はその分極状態を維持できるので、不揮発性が得られる。分極状態の１つは、ロジック１および他のロジック「０」と見なされる。このような現象はメモリセルによって利用されており、これらメモリセルには通常、メモリ材料に電圧を加えることができる少なくとも２つの別個の電極に関連し、強誘電またはエレクトレット材料、少なくともメモリ材料が設けられている。
【０００４】
これらメモリ材料は、２つの別個の電極（一方の電極はビットラインと称され、他方の電極はワードラインと称される）の交点に位置するメモリ材料の一部にメモリセルが構成されたアレイとして一般に配置されている。多数のビットラインとワードラインとが互いに交差する結果、メモリアレイ、すなわち各ビットラインおよびワードラインに沿っていくつかのメモリセルが位置するメモリマトリックスが得られる。この種のメモリマトリックスはアクティーブタイプであるか、またはパッシーブタイプのいずれかである。アクティーブマトリックスでは、アクティーブ素子、例えば個々のメモリセルにリンクされたトランジスタが存在するが、他方、パッシーブマトリックスに配置されたメモリデバイスではかかる素子は存在しない。パッシーブマトリックスは製造が簡単であり、高集積密度が可能であるが、互いに電気的にアイソレートせず、共通する電極を共用するセルに関連し、異なるタイプの外乱が生じるという欠点がある。次の説明では、パッシーブマトリックスメモリを主題とする。
【０００５】
パッシーブマトリックスメモリデバイスでは、メモリセル全体にわたる電圧を設定し、制御できるよう、ビットラインおよびワードラインの双方に接続された電圧ドライバが一般に存在する。一般にビットラインに接続された検出増幅器の形態をした検出手段が、解放された電荷を検出し、記録するために、読み出し時に使用される。すなわちメモリセルの読み出し時に検出されるのは、ビットラインの電流である。電極電圧はパルスプロトコルとしても知られるタイミング図に定められ、表示されるが、このタイミング図は、電極上の電位を示すと共に、例えば書き込みおよび読み出し中に、時間に対してこれら電位がどのように変化するかを示す。
【０００６】
読み出し時にメモリセルから解放される比較的小さい信号の電流に起因する、過去の主な問題は、スニーク電流としても知られるマスキング電流の影響を少なくし、どのロジック状態が表示されているかを読み出し値から良好に決定できるよう、信号強度および信号の質を改善することであった。
【０００７】
スニーク電流に対するいくつかの対策が提案されているが、これら提案の多くは組み合わせて使用できる。読み出し中のスニーク電流を低減する１つの方法は、ワードラインに沿ったすべてのセルが同時にスイッチング電流を受信し、よってパラレルにすべてのセルを読み出すような、いわゆるフル行読み出しパルスプロトコルを使用することである。これによって、読み出されないセル全体にわたり、すなわちアドレス指定されないセル全体にわたり、ゼロまたは部分的電圧差を達成することが可能となる。この場合のアドレス指定されないセルは、他のワードライン内のセルを基準とする。本願出願人による国際公開特許出願第ＷＯ０３／０４６９２３号には、フル行読み出しのためのパルスプロトコルが開示されている。
【０００８】
スニーク電流の問題は、信頼できる読み出し信号を提供するために、タイミング図に関連し、検出デバイスを配置し、作動させる異なる方法によっても解決される。知られている１つの方法は「デュアル読み出し」方法であり、この方法は、例えば本願出願人のノルウェー特許第 号内の適当な検出デバイスと共に開示されている。本願出願人による国際特許出願第２００４／０８６４０６号における疑似差分検出増幅器を使用することに関連して開示されているような、検出デバイス内で効率的な電荷基準および適応形検出増幅器を使用することにより、更に信号対ノイズ比を改善できる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
要約すれば、一部を上記のように参考とした、対応するタイプのパッシーブマトリックスメモリからの読み出し値におけるノイズを低減する種々の方法が存在する。スニーク電流の影響を低減し、スニーク電流が読み出し中の主要なノイズ発生源となっているシステムで使用するための、従来の提案例に主に焦点を合わせた。しかしながら、主なノイズ発生源としてのスニーク電流を除去すると、特にパッシーブメモリデバイスからの読み出し値での信号対ノイズ比を更に改善することがまだ重要である場合、他のノイズ発生源を検討し、処理しなければならない。
【００１０】
これら他のノイズ発生源は、特に、メモリのサイズが、増加し、アレイ内の何百万個かのメモリセルを含むようなパッシーブマトリックスのアドレス可能な強誘電メモリにおける寄生結合および前記セルのうちの数千個へパラレルにアクセスすることに主に起因する、浮遊容量およびスニーク電流の効果を減少させるために、電圧パルスプロトコルを印加することによって減少できない大きなノイズ発生源を含む。同じように解決すべきことは、検出サンプリング手段、例えばアドレス指定されたメモリセルと検出増幅器とを接続するビットライン内を流れる検出された電流または電荷を積分し、増幅するのに使用されるセンス増幅器で発生するノイズを低減または解消することである。かかるノイズとして、サンプリングノイズ、すなわち検出増幅器および関連する回路によって生じる熱ノイズ、およびオフセットノイズ、すなわちサンプリングステップで生じる電圧偏差を挙げることができる。検出サンプリング回路によって生じるノイズは、従来技術ではわずかにしか認識されていない。それにもかかわらず、かかるノイズは、強誘電、すなわちエレクトレットメモリからの読み出し時のビットエラーレートに大きな影響を与え得る。
【００１１】
従って、本発明の主な目的は、パッシーブマトリックスアドレス指定可能な強誘電またはエレクトレットメモリからの読み出し値における信号対ノイズ比を改善することである。より詳細には、主な目的は、検出デバイスのサンプリングノイズおよび電圧ノイズ（オフセットノイズ）を低減することであり、最後に、本発明の別の目的は、特に検出サンプリング動作中に生じるノイズを低減または解消できる検出デバイスを提供することにある。
【課題を解決するための手段】
【００１２】
上記目的だけでなくそれ以外の特徴および利点は、
ａ）第１の時間インターバルにおいて、読み出すメモリセルにゼロまたは非スイッチング電位差を印加するステップと、
ｂ）前記第１タイムインターバルの終了時に前記ビットラインに接続された検出手段を附勢することにより、電荷の測定を開始し、積分を開始するステップと、
ｃ）第２の時間インターバルにおいて、前記検出手段を附勢した結果、ノイズ信号を積分し、サンプリングするステップと、
ｄ）第３時間インターバルの終了時に、前記メモリセルのワードラインおよびビットラインにそれぞれ所定の組の駆動電圧を印加することによりメモリセルにスイッチング電位差を印加するステップと、
ｅ）第４時間インターバルにおいて、前記印加したスイッチング電位差に対する電荷応答信号を積分し、サンプリングするステップと、
ｆ）前記サンプリングされた電荷応答信号から、サンプリングされたノイズ信号を減算すると共に、前記メモリセルの設定されたロジックステートを表示する読み出し電荷値を発生するステップとを備えることを特徴とする、本発明に係わる方法により実現される。
最後に同じ目的だけでなく上記以外の特徴および利点は、前記第１増幅ステージに続く第２増幅ステージ（Ａ２）を備え、前記第２増幅ステージが、前記第１増幅器の第１利得および第１バンドと異なる第２利得および第２バンド幅の第２増幅器を備え、前記第２増幅器の第２利得が、前記第１増幅器の第１利得よりも大幅に小さく、前記第２増幅器の第２バンド幅が、前記第１増幅器の第１バンド幅よりも狭く、前記第２増幅ステージが、更に前記第１増幅ステージの出力と前記第２増幅器の入力との間に接続されたサンプリングコンデンサとを備えることを特徴とする、本発明に係わる検出デバイスによっても実現される。
上記以外の他の特徴および利点は、請求項２〜４記載の本発明に係わる方法および請求項６〜１０記載の本発明に係わるデバイスによって実現できる。
【００１３】
以下、添付図面を参照し、本発明についてより詳細に説明する。
【実施例】
【００１４】
好ましい実施例を参照し、本発明について説明する前に、特に強誘電およびエレクトレット材料のヒステリシス並びに対応するパッシーブなマトリックスによりアドレス指定可能なデバイスの構造を参照しながら、全般的なバックグラウンドについて簡単に検討する。
【００１５】
図１を参照する。ヒステリシス曲線１００を有する材料、一般に強誘電材料またはエレクトレット材料は、保持電界を越える電界を受けると、その分極方向を変える。便宜上、Ｘ軸線に沿った電界ではなく、電圧でヒステリシス曲線を示す。保持電界強度ＥＣを材料層の厚みで乗算することにより、保持電圧ＶＣを計算する。交点、すなわちメモリセルが公称スイッチング電圧ＶＳを受けるときにはいつも、飽和分極ＰＳが生じる。電界が一旦除かれると、分極は２つの残留分極状態ＰＲ１０１および−ＰＲ１０２のうちの１つに戻る。残留分極状態のうちの１つは、一般に記憶されたロジック「０」を示すが、他の分極状態は記憶されたロジック「１」を示すので、不揮発性メモリ機能が得られる。
【００１６】
図２ａは、直角に交差する電極ラインのマトリックスを示す。標準的な用語と一致させるために、この後、水平（行）電極ラインをワードライン２００（略語ＷＬ）と称し、垂直（列）電極ラインをビットライン２１０（略語ＢＬ）と称す。ワードラインとビットラインの交点に設けられる対応するタイプのメモリ材料は、一般にビットライン電極およびワードライン電極の２つの層の間の強誘電またはエレクトレット材料の薄膜層として設けられる。ドライブ検出動作中、選択されたワードライン２０１およびビットライン２１１が附勢され、電位差が公称スイッチング電圧ＶＳに等しくなるよう、所定の組の電位にセットされる。アクティーブビットラインとアクティーブワードラインの交点には、作動によってアドレス指定されるメモリセルが位置する。セル内の所定の分極方向を定める（書き込み）か、またはプリセットされた分極方向をモニタ（読み出し）するかのいずれかを行うためには、アドレス指定されたセルをスイッチングするのに十分高い電圧が必要である。同時に、当座はアドレス指定されないセル２２０で交差する多数のワードライン２００およびビットライン２１０は、これらセル２２０での外乱電圧を最小に維持するように電圧を制御しなければならない。これら電極の間に位置する強誘電材料の層は、図２ｂに示されるように強誘電コンデンサ２２１のように機能する。読み出し時に、公知の極性の公称スイッチング電圧がアドレス指定されたセルに印加される。この結果、以前、セル内に記憶（設定）されていたいずれかのロジック値、すなわち分極状態に応じ、当該メモリセルの分極スイッチング、すなわちフリップ動作が生じる。このような分極がスイッチングされる結果、スイッチングされない時よりも多くの電荷が解放されることになり、この電荷の解放は、アドレス指定されたセルと交差するビットライン内に流れる電荷がどこで検出され、測定されるかを検出するのに使用される。
【００１７】
上記メモリセルの構造は、一般にパッシーブマトリックスと称される。「パッシーブ」なる用語は、マトリックス内のメモリセルにアクティーブ素子が全くリンクされていないことを意味する。上記タイプのパッシーブな構造によって製造が簡単となり、クロスポイント、すなわちメモリセルの密度が高くなる。強誘電またはエレクトレット材料製のメモリセルにおける一般的な問題は、メモリセルをスイッチングすることから解放される電流が比較的少ないことである。これによって信号はノイズの影響を受け易くなる。例えば０．０６２５μｍ２の面積を有するメモリセルから解放される電荷は、一般に２０ｆＣの大きさである。信号電流が比較的小さいことは、特にアドレス指定されないメモリセルからの影響に起因する、パッシーブマトリックスに配置されたメモリセルの問題となっている。アドレス指定されるメモリセルは、乱れとノイズを生じさせる例えば数千個の他のメモリセルと、ビットラインおよびワードラインとを共用できる。アドレス指定されないメモリセルは、作動中に部分的電圧およびいわゆる外乱電圧を受信し、これによっていわゆるスニーク電流、すなわち望ましくないリンガー電流を生じさせ、これら電流はビットラインで加算され、アドレス指定されたセルからの電流応答をマスクすることが有り得る。
【００１８】
代表的なパッシーブマトリックスのアドレス指定可能なメモリデバイスの全機能および構造を一般的な態様で検討することが有効である。
【００１９】
図３は、本発明に適した代表的なパッシーブマトリックスのアドレス指定可能なメモリデバイスの構造および機能素子を簡略にされたブロック図で示す。メモリマクロ３１０は、メモリアレイ３００と、行（ワードライン）および列（ビットライン）デコーダ３０２；３０１と、検出手段３０３と、データラッチ３０４とから成る。メモリアレイ３００は、ワードライン２００とビットライン２１０のマトリックスを含む。行デコーダ３０２および列デコーダ３０１は、検出手段３０３により検出を実行している間、メモリセルのアドレスをデコードする。データの一部またはすべてがメモリ制御ロジック３２０に転送されるまで、データラッチ３０４はデータをホールドする。メモリ制御ロジックはいくつかのメモリマクロ３１０を制御できる。メモリ制御ロジック３２０のモジュールは、メモリマクロ３１０に対するデジタルインターフェースを構成すると共に、メモリアレイ３００の読み出しおよび書き込みを制御するようになっている。
【００２０】
対応するタイプのパッシーブマトリックスのアドレス指定可能なメモリと共に使用するための、主要な読み出し方法のうちの１つは、これまで主に、いわゆるデュアル読み出し原理に基づいていた。マトリックスにおけるビットライン内のメモリセルでのデュアル読み出しは、次のように簡単に説明できる。ビットラインおよびワードラインはセルスイッチング能力を有することなく、いわゆるプリチャージ電圧レベルを受信する。電荷の検出がスタートすると、電圧レベルがプリチャージ状態から読み出し状態にシフトするので、読み出すべきメモリセルに対してスイッチング能力を有する読み出し電圧が印加される。第１の読み出し値が記録、一般にサンプリングされる。この後で電圧レベルは一般にプリチャージ状態に復帰し、検出手段がリセットされ、次にこの手順が繰り返される結果、第２の読み出し値が得られる。第１の読み出しは、所定の読み出し電圧の曲線によって与えられる方向にアドレス指定されたメモリセルが既にスイッチングされることを保証するので、第２の読み出し値は決して分極のスイッチングから解放される電荷を含まない。第１の値から第２の値を減算することによって、読み出し値が形成され、この読み出し値は、読み出しセルのロジック状態を決定するのに使用される。当然ながら、この意図は、信号内の望ましくない寄与分、すなわち２つの読み出しの間に同じとなるスニーク電流を減算時に相殺し、読み出しセルから解放された電荷だけを示す読み出し値を残すことである。しかしながら実際には、読み出し値に関連するある程度の不確実性が常に存在する。すなわち双方の読み出し値内にスニーク電流の寄与分が存在し、この寄与分は完全には相殺できないか、または前の動作からのリンガースニーク電流の非線形性が存在し得る。更に、解放された電荷量は一般にメモリのアドレス履歴に依存し、従って読み出し値によってどの論理値が表示されているかを判断するに当たり、ある種の可変基準スレッショルドレベルを使用しなければならないことが多い。
【００２１】
図４は、デュアル読み出しを実現するために使用できる検出手段の基本的な機能コンポーネントを示す。図４の読み出しデバイスは第１増幅ステージＡ１、すなわち積分回路を構成し、この積分回路は増幅器４１５、好ましくは反転入力４１１および出力４１６との間にフィードバックコンデンサ４１４を備えた検出増幅器から成る。このフィードバックコンデンサ４１４は、積分モードと電圧フォロワーモードとの間で増幅器をスイッチングするために並列に使用されるスイッチ４１３を有する。増幅器の反転入力４１１にはビットラインＢＬが接続されており、非反転入力４１２には所定の基準電圧ＲＥＦが印加されている。積分器からの第１読み出し値および第２読み出し値は、それぞれ第１サンプルホールド回路４２１および第２サンプルホールド回路４２２に記憶される。サンプルホールド回路４２１に記憶された読み出し値は、比較回路４２５の非反転入力４２３へ送られ、一方、サンプルホールド回路４２２に記憶された読み出し値はコンパレータの反転入力４２４へ送られる。コンパレータはこれら２つの読み出し値を比較し、読み出し値を示すデータ出力信号Ｄｏｕｔを発生する。次にこのＤｏｕｔ値はロジック値を発生するのに使用され、このロジック値はラッチを介し、メモリデバイスの他の部分、すなわちメモリコントローラで利用できるようにされる。
【００２２】
図４におけるデバイスは、デュアル読み出しのために他の方法も実現でき、このデュアル読み出しは図に示されたデバイス以外の他のデバイスによっても実現できることに留意すべきである。しかしながら、対応するタイプの最も公知の読み出しデバイスは、積分回路、一般に積分モードの検出増幅器を活用する。積分器は一般に閉状態でフィードバックコンデンサをバイパスし、増幅器を電圧フォロワーにするスイッチを使用して附勢／除勢される。
【００２３】
次に図５は、対応するタイプのパッシーブマトリックスにおけるメモリセルの代表的な読み出しの第１部分の間の、積分／検出増幅器の出力における代表的な信号の挙動を示す。この出力は、図４におけるデバイスのノード４１６に対応する。デュアル読み出しの場合、図５における信号の挙動は、第１読み出し値を記録すべきときまでの状況しか示していない。この信号レベルは、出力が０電圧でスタートし、次に負のフィードバックに起因し、負の数で増加するように正規化されている。時間ｔ１の前、例えばｔ０において、電極に電圧レベルが加えられる結果、メモリセル全体にプリチャージ電圧が加えられ、スイッチング能力を有するセル電圧は存在しない。プリチャージの際に、読み出されないセルに対するセル電圧は、読み出しセル電圧をその後印加する間の電圧と同じとなる。時間ｔ１で、電荷測定がスタートする。図４に示されたデバイスを使用する場合、このことはスイッチ４１３が開とされ、積分がスタートすることを意味する。検出すべき信号の性質および小サイズに起因し、増幅器４１５は比較的大きい増幅率および広いバンド幅を有していなければならない。これによる副次的な作用は、増幅器４１５の入力上のノイズが同じように増幅され、その結果、図５内のポイントｔ１における信号挙動の予測できない振幅の急な変化として示されるような信号対ノイズの劣化が生じる。一般に生じることは、増幅器４１５からのオフセットおよび熱ノイズと共に、スイッチ４１３からの熱ノイズがビットライン内の容量によりサンプリングされ、次に増幅されること（ｋＴ／Ｃノイズとしても知られる）である。予測できない振幅に起因し、このことから生じるノイズは、従来のデュアル読み出し方法によっては補償できない。しかしながら、デュアル読み出しを使用する従来の状況では、主な問題はスニーク電流から生じるノイズであり、これら状況では、オフセットおよび熱ノイズの上記寄与分はマイナーなことで、無視できると見なされてきた。ｔ１とｔ３との間（ｔ３より後との間）の信号の傾きは、実際の限界に起因する、生じ得る漏れを示す。時間ｔ３において、読み出しレベル信号が印加される。すなわち読み出すべきセルは、スイッチング能力によって電圧を受信する。このことは、ワードラインを附勢することによって達成でき、ワードラインを附勢すると、ワードラインの電圧が上昇するので、特定のワードライン内のすべてのセルが同時にスイッチング電圧を受信すること、すなわちこの特定のワードライン内のすべてのセルが「フル行読み出し」に従ってアドレス指定され、パラレルに読み出されることを意味する。電荷測定デバイスに結合されているビットライン内のセルが、スイッチング能力を有するパルスを受信すると、２つのシナリオが起こり得る。スイッチング能力を有するパルスがセルを反対方向にスイッチングし、その状態に保持し、その結果、図５における時間ｔ３後の曲線の下方部分によって示される比較的大きい電荷の解放が生じるか、またはその結果、図５における時間ｔ３の後の曲線の上方部分によって示される電荷のわずかな解放により、セルはスイッチングされないかのいずれかである。どちらのケースが生じたか判断するために、ポイントｔ３の後、例えばｔ４において信号を一般にサンプリングする。デュアル読み出しでは、この信号は第１読み出し値を示し、この読み出し値は、図４においてサンプルホールド回路４２１または４２２の一方に記憶される。ポイントｔ４におけるサンプリングされた値は、ｔ１において寄与するノイズを含むことになることに留意すべきである。
【００２４】
本発明者たちは、一部のケースにおいて読み出された値の範囲を定めるファクタは、本願の冒頭に記載した予測できないサンプリングおよび検出増幅器のオフセットノイズであり、その結果、上記のように図５においてｔ３で信号の変動が生じることを発見した。検出増幅器が図５におけるｔ１においてプリチャージモードから積分モードに変わったときにサンプリングノイズが発生する。このサンプリングノイズは、検出増幅器自身およびリセットノイズによって発生される熱ノイズであり、ビットライン容量によってサンプリングされ、図５においてｔ２で示されるノイズ出力を発生する。ここで、検出増幅器は、積分モードに変化し、ｔ３においてメモリセルにスイッチング電界が印加される。メモリセルと検出増幅器とを接合するビットライン内に流れる電荷が検出され、検出増幅器によって積分される。次に、この積分された出力信号は、図５におけるｔ４において、例えばデータラインへラッチされる。メモリセルにスイッチング電圧が印加されないときでも、検出増幅器内にいわゆるオフセットノイズが発生し、このノイズは出力における可変ノイズ電圧として生じる。ｋＴ／Ｃノイズとも称されるサンプリングノイズおよびオフセットの双方は、検出積分回路の信号対ノイズ比を劣化させ、これらノイズおよびオフセットは次にメモリデバイスのビットエラーレート（ＢＥＲ）を増加させ得る。従って、予測不能なノイズは信号対ノイズ比を制限し、よって読み出し値がどのロジック値を示しているかの判断を複雑にしてしまう。本発明者たちはこれらケースにおいて、公知のデュアル読み出し方法ではなく、「デュアルサンプリング」方法を利用することにより、信号対ノイズ比を改善できることを発見した。デュアルサンプリング方法では、電荷の測定を開始した後、すなわち積分をスタートした後であって、かつスイッチング能力を有する読み出しパルスを印加する前に、最初のサンプルを取り込み、スイッチング能力を有する読み出し電圧を印加した後に第２のサンプルを取り込む。再び図５を参照すると、このことは、ポイントｔ１とｔ３との間のｔ２において、第１サンプルを取り込み、ｔ４にて（すなわちデュアル読み出しにおける第１サンプルのポイントにおいて）第２サンプルを取り込むことである。デュアルサンプル方法では、ｔ２において予測不能なオフセットの寄与分がサンプリングされ、この寄与分はｔ３において取り込まれたサンプルから引かれるので、ノイズが低減された読み出し値が得られる。デュアルサンプル方法は、スニーク電流の寄与分が支配的でないときに使用することが好ましい。しかしながらこの方法は、デュアル読み出しにおける読み出しの各々に、デュアルサンプルを適用する、すなわちデュアルサンプルがオフセットおよび熱ノイズを低減しながら、デュアル読み出しが主にスニーク電流からのノイズの寄与分を主に低減する「デュアル読み出しデュアルサンプル」方法と組み合わせることができる。
【００２５】
図６は、本発明に係わる検出デバイスで使用するためのデュアルサンプル方法の好ましい実施例を示す。第１ステップ６０１では、メモリセルのパッシーブマトリックスにプリチャージ読み出しレベル電圧を印加し、スイッチ能力を有する受信するセルはない。この後で、６０３にて電荷測定をスタートし、次に電荷測定からの第１の値の記録を実行し、すなわち第１サンプルを取り込むステップ６０３を実行する。次のステップ６０４では、読み出すべきセルにスイッチング能力を有する読み出し電圧を印加するように電圧レベルをシフトする。次にステップ６０５にて、電荷測定から第２の値を記録する。すなわち第２のサンプルを取り込む。次に、第２の記録された値から第１の記録された値を引くことにより、ステップ６０６で読み出し値を形成する。当然ながらこの結果、信号対ノイズ比が改善された読み出し値が得られる。
【００２６】
図４に示された、増幅ステージＡ１である検出デバイスを使用して、デュアルサンプル方法を実行することもできることに留意すべきである。しかしながら単一ステージの、広バンド幅および広利得増幅器、例えば図４内の増幅器４１５からの出力を直接サンプリングすると、デュアルサンプル方法にもかかわらず、読み出し信号内に高レベルのノイズが生じ得る。本発明は、第１増幅ステージ（Ａ１）の後に第２増幅ステージ（Ａ２）を挿入することにより、デュアルサンプル方法を実施する、より良好な方法を教示するものである。第２ステージにおける増幅器は、第１ステージにおける増幅器と整合しているが、バンド幅が狭く、利得はより低くなっている。一般に第１ステージが１０００のレジメ内の利得を有する場合、第２ステージは一般に１０のレジメ内の利得を有する。
【００２７】
図７は、デュアルサンプルを実施するための読み出しデバイスの好ましい実施例を回路図として示す。第１増幅ステージＡ１は、反転入力７１１と出力７１６との間にフィードバックコンデンサ７１４を有する増幅器７１５、好ましくは検出増幅器から成る。フィードバックコンデンサ７１４は増幅器を積分モードと電圧フォロワーモードの間で切り換えるよう、パラレルに使用されるスイッチ７１３を有する。増幅器の反転入力７１４には、ビットラインＢＬが接続され、非反転入力７１３には所定の基準電圧ＲＥＦが印加されている。第２増幅ステージＡ１には、第１ステージの出力７１６が結合されており、サンプリングコンデンサ７２１には第１増幅器の入力が接続されている。このコンデンサは増幅器７２５の非反転入力７２２に直列となっている。増幅器７２５は、第１ステージの増幅器７１５に対して、より低い利得および狭いバンド幅を有し、更に２つの増幅ステージＡ１およびＡ２は、ノイズを低レベルに維持するように、当技術分野で知られている設計に従って構造が一致していることが好ましい。第２ステージ増幅器７２５の反転入力７２３は、増幅器７２５の出力７２６に接続されており、第２ステージ増幅器の反転入力７２２は、スイッチ７２４を介して出力７２６に接続されている。スイッチ７２４が閉じられると、非反転入力７２２と出力７２５および読み出し値を示すデータ出力信号Ｄｏｕｔとの接続が形成される。
【００２８】
以前考慮したような予測できないノイズオフセットは、第１増幅ステージのスイッチ７１３が開にされ、積分をスタートするまで、第２ステージのスイッチ７２４を閉じ続けることによって、サンプリングコンデンサ７２１によりサンプリングされる。この後で、第２ステージのスイッチ７２４を閉じることにより、予測不能なオフセットをキャンセルでき、これにより第２ステージの増幅器の出力７２６上の、すなわち第２ステージＡ２の出力上の予測不能なノイズ出力をゼロにする。スイッチ能力を有する読み出し電圧が読み出すべきセルに印加されるように、その後の電圧レベルがシフトされると、形成される出力値Ｄｏｕｔはデュアルサンプル方法に従ってノイズから緩和される。
【００２９】
本発明は、従来技術から知られている、いわゆる疑似差分増幅器を使用することを適用することに特に関心がある。疑似差分方法では、ロジック０およびロジック１を示す基準セルからの平均値を形成し、この値は読み出し信号と直接比較される適用された基準スレッショルドレベルを構成する。この比較の結果、正または負の値が増幅され、一般に差分出力を有する増幅器を使って表示される。
【００３０】
図８は、従来技術から知られるような疑似差分演算増幅器と共に、特に使用するようになっている、本発明にかかわる読み出しデバイスの好ましい実施例の別の回路図を示す。第１増幅ステージＡ１は、差分入力および出力を有する増幅器８１５から成る。反転入力８１１と非反転出力８１７との間には、フィードバックコンデンサ８１４が接続されており、フィードバックコンデンサ８１４は、増幅器８１５を積分モードと電圧フォロワーモードとの間でスイッチングするためにパラレルに使用されるスイッチ８１３を有する。この差分方法に起因し、非反転入力８１２と反転出力８１８との間に同様なスイッチ８１６を接続する方法もある。スイッチ８１６は一般に、スイッチ８１３とパラレルに制御され、作動される。増幅器の反転入力８１１には、ビットラインＢＬが接続され、非反転入力８１２には電荷基準信号ＣＨＲＥＦが印加される。この電荷基準信号はロジック０とロジック１を示す信号の平均値を表示することが好ましい。本タイプのメモリで使用するための疑似差分増幅器の従来の開示に従えば、ＣＨＲＥＦ信号は一般に基準ビットラインから生じ、これら基準ビットラインに接続された基準増幅器によって発生される。第１増幅ステージＡ１の非反転出力８１７および反転出力８１８は、それぞれサンプリングコンデンサ８２１および８２２に接続されている。更に、差分増幅器８２６の反転入力にはサンプリングコンデンサ８２１が接続されており、差分増幅器８２６の非反転入力８２４にはコンデンサ８２２が接続されている。第２ステージの増幅器８２６は、反転入力８２３と非反転出力８２８の間に接続されたスイッチ８２５および非反転入力８２４と反転出力８２９との間に接続された別のスイッチ８２７を有する。これら２つの第２ステージのスイッチ８２５、８２７は、一般に同時にパラレルに制御され、作動される。開状態にあるとき、これらスイッチは出力を入力から分離するが、閉状態では出力を入力に接続し、フィードバックカップリングを生じさせる。正の出力８２８および負の出力８２９にはそれぞれデータ出力信号＋Ｄｏｕｔおよび−Ｄｏｕｔが形成される。これら値の差は読み出し値を示す。
【００３１】
第１ステージのスイッチ８１４；８１６および第２ステージのスイッチ８２５；８２７が設けられている理由は、当然ながら図７におけるそれらの対応する部分７１３および７１４が設けられている理由と同じであり、代表的な使用法となっている。すなわち第１増幅器のステージのスイッチ８１３；８１６が、積分をスタートするためにオープンとされるまで、第２ステージのスイッチ８２５；８２７を閉じ続けることにより、サンプリングコンデンサ８２１および８２２により、予想不能なノイズオフセットをサンプリングしている。この後で、第２ステージのスイッチを閉じることにより、予測不能なオフセットをキャンセルし、これによって第２ステージの増幅器の出力８２８；８２９上、すなわち第２ステージＡ２の出力上の予想不能なノイズオフセットをゼロにすることができる。その後、スイッチング能力を有する読み出し電圧が、読み出すべきセルに加えられるように、その後、電圧レベルをシフトすると、デュアルサンプル原理に従い、ノイズから出力値＋Ｄｏｕｔおよび−Ｄｏｕｔが緩和される。
【００３２】
疑似差分方法および電荷基準の使用は、読み出し値におけるロジック０とロジック１の区別を容易にする。ロジック状態のうちの１つは、＋Ｄｏｕｔおよび−Ｄｏｕｔの間の負の差によって示され、他のロジック状態は正の差によって示される。これによって、例えば安定した読み出しロジック値を提供するのに、読み出しデバイスに従うラッチの設計を簡単にできる。
【００３３】
第１ステージと同じような理由から、第２ステージＡ２からも、ある程度の予測不能なノイズ寄与分が生じるが、第２ステージの増幅器の低い利得および狭いバンド幅に起因し、かつ２つの増幅ステージの間の適当なマッチング／デザインにより、このノイズは第１ステージＡ１からのノイズよりもかなり低いレベルに維持できる。
【００３４】
図９は、デュアルサンプルを使用する状況における信号の挙動例を示し、この状況は、図５を再び参照することにより従来の状況と比較すべきである。図９における信号は、第２増幅ステージの出力に対応する。すなわち、図７におけるＤｏｕｔか、または図８における＋Ｄｏｕｔと−Ｄｏｕｔとの差に対応する。この信号レベルは、ゼロ電圧で出力がスタートし、次に負の番号と共に増加するように正規化されている。時間ｔ１より前、例えばｔ０において、電極に電圧レベルが加えられる結果、メモリセルにプリチャージ電圧が加えられ、スイッチング能力を有するセル電圧がなくなる。プリチャージに際し、読み出すべきでないセルに加えられるセル電圧は、一般に読み出されたセル電圧のその後の印加中の電圧と同じとなる。時間ｔ１において検出がスタートする。図７に示されるようなデバイスを使用することは、スイッチ７１３を開にし、第２ステージのスイッチ７２４が開のままとなっている間に積分がスタートする。これによって増幅器７１５からの熱ノイズおよびオフセットと共に、スイッチ７１３からの熱ノイズが信号内に生じるのが防止され、代わりにサンプリングコンデンサ７２１により予測不能なノイズオフセットがサンプリングされる。コンデンサ７２１が所望する値のノイズをサンプリングすると、第２ステージのスイッチ７２４は時間ｔ２で閉じられる。ｔ２における小さい信号低下として示されているように、これから別の予測不能なオフセットが続くが、ｔ１における図５内の前の状況と比較して、かなり小さい。時間ｔ３では、読み出すべきセルはスイッチング能力を有する電圧を受信し、応答は図５の状況に類似する。すなわち読み出されるセル内に分極スイッチが存在するかどうかに応じ、２つの信号路が可能となる。しかしながら、信号出力内のノイズは少なくなるので、時間ｔ４で読み出される値はロジック状態の、より信頼性のある測定値を示す。
【００３５】
以上で、発明を詳細にし、当業者が使用できるようにするために、複数の実施例および例について説明した。特定の引用は特許請求の範囲に記載したものを除き、本発明の範囲を限定するものと見なすべきではない。
【図面の簡単な説明】
【００３６】
【図１】適当なメモリ材料のヒステリシス略曲線を示す。
【図２ａ】マトリックスに配置されたワードライン電極とビットライン電極の原理図である。
【図２ｂ】ワードライン電極とビットライン電極の交点に位置する強誘電またはエレクトレットコンデンサの形態をしたメモリセルの基本図である。
【図３】代表的なパッシーブなマトリックスのアドレス指定可能なメモリデバイスにおける構造および機能要素の基本ブロック図である。
【図４】従来技術から知られているような、検出デバイスの回路図である。
【図５】公知の方法に従って従来技術の検出デバイスを作動させるときの、信号の挙動の一例を示すグラフである。
【図６】本発明にかかわる方法の好ましい一実施例のフローチャートである。
【図７】本発明にかかわる検出デバイスの好ましい一実施例の回路図である。
【図８】本発明にかかわる検出デバイスの好ましい別の実施例の回路図である。
【図９】本発明に従って検出デバイスが作動するときの、信号対ノイズ比が改善された、信号の挙動の一例を示すグラフである。
【国際調査報告】
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