(57)【要約】  相変化抵抗体デバイスは、相変化材料（ＰＣＭ）を有し、このＰＣＭによって、ＰＣＭ内部で相転移が起こり、接点電極とのインタフェースでは相転移が起きない。ＰＣＭの製造を容易にするために、細長いライン構造（２１０，２１５）を、その側面で導電性の電極部（２００，２４０）によって囲み、ＣＭＯＳのバックエンドプロセスで形成する。代替方法としては、電極なしで直接他の回路部分と結合してこのデバイスを形成するものがある。いずれの場合においても、ＰＣＭのラインは、スペーサをハードマスクとして利用して縮小した寸法で形成した、一定の直径または断面積を有する。第１の接点電極および第２の接点電極を、ＰＣＭの「一次元的な」層により電気的に接続する。ＰＣＭの一次元的な層と第１接点電極および第２接点電極との間の接触抵抗は、上述のラインの中心部分または中間部分の抵抗よりも低い。
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【特許請求の範囲】
【請求項１】
第１相と第２相との間で変化する相変化材料を備えた抵抗体を有する電気デバイスにおいて、前記抵抗体は前記相変化材料が前記第１相であるときには第１電気抵抗を有し、前記相変化材料が前記第２相であるときには、前記第１電気抵抗とは異なる第２電気抵抗を有し、前記相変化材料は第１の接点領域と第２の接点領域との間における導電性の経路を構成し、前記接点領域とは異なり、前記第１の接点領域における電流密度および前記第２の接点領域における電流密度よりも高い電流密度を提供し、前記抵抗体はその長さ方向に沿って断面積がほぼ一定の細長い形状を有する構成としたことを特徴とする電気デバイス。
【請求項２】
請求項１に記載の電気デバイスにおいて、前記相変化材料の抵抗体を、選択デバイス上に配置したことを特徴とする電気デバイス。
【請求項３】
請求項２に記載の電気デバイスにおいて、前記第１または前記第２の接点領域を前記選択デバイスに結合するバイアを設けたことを特徴とする電気デバイス。
【請求項４】
請求項１〜３のいずれか一項に記載の電気デバイスにおいて、前記第１または第２の接点領域に接点電極を配置したことを特徴とする電気デバイス。
【請求項５】
請求項３〜４のいずれか一項に記載の電気デバイスにおいて、前記抵抗体を、前記選択デバイスの平坦化された頂面に形成したことを特徴とする電気デバイス。
【請求項６】
請求項３〜５のいずれか一項に記載の電気デバイスにおいて、前記接点領域を、誘電層に埋設したことを特徴とする電気デバイス。
【請求項７】
前請求項１〜６のいずれか一項に記載の電気デバイスにおいて、前記第１および第２の接点領域を、それぞれ前記抵抗体の２個以上の面にわたり延在させたことを特徴とする電気デバイス。
【請求項８】
前請求項１〜７のいずれか一項に記載の電気デバイスにおいて、前記第１および第２の接点領域を、前記抵抗体の両側の端部を包囲するよう設けたことを特徴とする電気デバイス。
【請求項９】
プログラム可能なデバイスにおいて、
‐セルのアレイであって、各セルがそれぞれのプログラム可能素子およびそれぞれの選択デバイスを有し、請求項１に記載の前記抵抗体がプログラム可能な子をなす該セルアレイと、
‐各セルに対して、それぞれの選択デバイスに接続した対応する選択ラインを経て個別にアクセス可能とする選択ラインのグリッドと
を備えたことを特徴とするプログラム可能デバイス。
【請求項１０】
請求項９に記載のプログラム可能なデバイスにおいて、前記デバイスをメモリとしたことを特徴とするプログラム可能デバイス。
【請求項１１】
請求項１０に記載のプログラム可能なデバイスにおいて、
‐前記選択デバイスは、第１メイン電極領域、第２メイン電極領域、および、制御電極領域を有するトランジスタを備え、
‐前記選択ラインのグリッドは、Ｎ本の第１選択ライン、Ｍ本の第２選択ラインおよび出力ラインを備え、各プログラム可能素子の前記抵抗体により、前記対応するトランジスタの前記第１電極領域および第２電極領域から選択した第１の領域を前記出力ラインに電気的に結合し、前記第１電極領域および第２電極領域から選択した前記対応するトランジスタの第２の領域を、前記第１の領域との接続がない状態にし、前記Ｎ本の第１選択ラインのうち１本に電気的に接続し、前記制御電極領域を、前記Ｍ本の第２選択ラインの１本に電気的に接続するようにしたことを特徴とするプログラム可能デバイス。
【請求項１２】
請求項１１に記載のプログラム可能なデバイスにおいて、前記トランジスタを金属酸化物半導体電界効果トランジスタ（ＭＯＳ−ＦＥＴ）とし、前記第１電極領域をソース領域とし、前記第２電極領域をドレイン領域とし、前記制御電極領域をゲート領域としたことを特徴とするプログラム可能デバイス。
【請求項１３】
請求項１１に記載のプログラム可能なデバイスにおいて、 前記トランジスタをバイポーラトランジスタとし、前記第１電極領域をエミッタ領域とし、前記第２電極領域をコレクタ領域とし、前記制御電極領域をベース領域としたことを特徴とするプログラム可能デバイス。
【請求項１４】
第１相と第２相との間で変化可能な相変化材料を備えた抵抗体を有する電気デバイスであって、前記抵抗体は前記相変化材料が前記第１相であるときには第１電気抵抗を有し、前記相変化材料が前記第２相であるときには、前記第１電気抵抗とは異なる第２電気抵抗を有するものとした該電気デバイスを製造する方法において、
平坦な表面上に前記相変化材料の層をパターン形成することによって、導電性経路を構成する相変化材料の構造体を形成するステップを有することを特徴とする電気デバイスの製造方法。
【請求項１５】
第１相と第２相との間で変化可能な相変化材料を備えた抵抗体を有する電気デバイスであって、前記抵抗体は前記相変化材料が前記第１相であるときには第１電気抵抗を有し、前記相変化材料が前記第２相であるときは、前記第１電気抵抗とは異なる第２電気抵抗を有するものとした該電気デバイスを製造する方法において、
第１接点領域と第２接点領域との間に導電性経路を構成する相変化材料の構造体を形成し、前記導電性経路の断面積が前記第１接点領域および前記第２接点領域よりも小さい断面積となり、また前記相変化材料の構造体のすべての部分を同一の態様に形成するステップを有することを特徴とする電気デバイスの製造方法。
【請求項１６】
請求項１５に記載の電気デバイスの製造方法において、さらに、双方の接点領域のための電極を形成するステップを有することを特徴とする電気デバイスの製造方法。
【請求項１７】
請求項１５または１６に記載の電気デバイスの製造方法において、前記抵抗体を形成する前に頂面を平坦化するステップをさらに有することを特徴とする電気デバイスの製造方法。
【請求項１８】
請求項１４〜１７のいずれか一項に記載の電気デバイスの製造方法において、抵抗体材料の層を形成し、その後、前記抵抗体の位置に端縁を有する犠牲層を形成し、前記端縁にスペーサとしてのハードマスクを形成し、前記犠牲層を除去し、前記スペーサとしてのハードマスクによりマスクされた部分以外の前記抵抗体材料を除去することによって、前記抵抗体を形成するステップをさらに有することを特徴とする電気デバイスの製造方法。
【請求項１９】
請求項１５〜１８のいずれか一項に記載の電気デバイスの製造方法において、前記抵抗体の両端部を包囲するように、前記抵抗体上に電極の頂部層を形成するステップをさらに有することを特徴とする電気デバイスの製造方法。
【請求項２０】
請求項１〜１３のいずれか一項に記載のデバイスを有する集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化材料を備えた抵抗体を有する電気デバイスに関し、またこのデバイスに関連する集積回路および対応する製造方法、ならびに、プログラム可能な素子として抵抗体を含むロジックデバイスまたはメモリデバイスなどのプログラム可能デバイスに関する。
【背景技術】
【０００２】
既知のプログラム可能デバイスには、例えば、プログラム可能論理デバイス、およびプログラム可能メモリがある。それらは、論理デバイス間の経路もしくは接続を変更するヒューズまたはアンチヒューズを用いた技術、または、例えば、材料の状態を変化させる技術に基づく。いずれの場合でも、デバイスは、反復プログラミング可能か、または、１回のみプログラム可能かに分類される。それらはまた、電源から切断されたときに、状態を失うか否かにより、不揮発性か揮発性かに分類することもできる。既知の不揮発性メモリとしては、フラッシュメモリ、ＦｅＲＡＭ、ＭＲＡＭ、および、相変化メモリのようなプログラム可能な抵抗デバイスがある。
【０００３】
相変化メモリの一つの例としては、熱的にプログラム可能な抵抗特性を有する材料に基づくメモリがある（例えば、非特許文献１参照。）。異なる振幅の電流パルスを１つの電極から他の電極に通過させ、抵抗加熱を使用してプログラム可能な材料を高抵抗のアモルファス状態から低抵抗結晶状態に変化させ、また、その逆も行うようにする。抵抗性電極または抵抗層のような抵抗材料が、プログラム可能な材料のできるだけ近くに位置する熱源として使用される。
【０００４】
相変化材料は、材料が概してよりアモルファス（非晶質）である（より無秩序な）第１構造状態と、材料がより結晶質の（より秩序ある）第２構造状態との間でプログラムをすることができる。用語「アモルファス（非晶質）」は、単結晶よりも比較的構造的に秩序のない状態、ないしは、より無秩序な状態を意味し、高電気抵抗性などの、検出可能な特性を有する。用語「結晶質」は、アモルファスよりも比較的構造的により秩序のある状態を意味し、アモルファス状態よりもより低い電気抵抗性を有している。用語「結晶質」は、結晶相または大部分が結晶相であることに言及し、また、用語「アモルファス」は、非晶相または大部分が非晶相であることに言及するのに用いる。
【０００５】
相変化材料層は、高抵抗のアモルファス（非晶質）状態と低抵抗の結晶質状態との間で相を可逆的に変化可能なカルコゲニド材料により構成することができる。この材料は、電流を通過させることによって、非晶質の状態または結晶質状態に変化させて、抵抗値を制御することができる。例えば、データを格納（ＳＥＴ）するときは、相変化材料層を非晶質状態から結晶質状態に変化させ、これによって、低い抵抗値を得るようにする。データを消去（ＲＥＳＥＴ）しようとするときは、上述の相変化材料層を、結晶質状態から非晶質状態に変化させ、高い抵抗値を得るようにする。抵抗値の違いを読み出して、この層をメモリとして使用する。高い抵抗状態は、例えば、論理「１」データビットを表し、低い抵抗状態は、例えば、論理「０」データビットを表すことができる。
【０００６】
初期の相変化材料は、局所的な構造的秩序の変化に基づくものであった。構造的秩序の変化は、一般的に、材料内の特定核種の原子移動を伴うものであった。このような非晶質と結晶質状態との間における原子移動により、比較的高い、通常は約１マイクロジュールの範囲のプログラミングエネルギーを生ずるものであった。これによって、アドレスライン、および素子間の絶縁のために、高電流を流すことが必要であった。プログラミングエネルギー要求を減らすために、種々の構成が試されてきた。米国特許出願公開第２００２／０００１１３７４号明細書（特許文献１）には、各セルのために複数電極を使用することを記載している。メモリ材料の組成を適切に選択することにより、エネルギーを減らすことが米国特許５１６６７５８号明細書（特許文献２）に記載されている。国際特許出願。米国特許第６５４５９０３号明細書（特許文献３）には、接点電極として相変化材料の上下に接点プラグを使用して、ＣＭＯＳ周辺回路からメモリセルをプログラムしたりまたは消去したりすることを記載している。
【０００７】
米国特許出願公開第２００４／０１２６９２５号明細書（特許文献４）は、カルコゲニド・メモリデバイスの接点の実現可能な最小寸法はリソグラフィツールによって制限されることを説明している。接点寸法は、孔の直径により決定されるものであり、フォトリトグラフィの形状寸法エラーの自乗とともに変化し、また、エッチングバイアスの変動度の自乗とともに変化する。このように、孔の直径が減少するにつれてその孔のアスペクト比が増加するので、縮小露光カバー範囲（ステップカバレージ）もまた問題となる。このことは、生産率低下、信頼性低下、サイクル耐久性低下を招くことになる。この文献は、ＣＭＯＳにより制御されたメモリデバイスの下側電極部分に、相変化材料に対する側壁接点を形成することを記載している。このことは、側壁接点の寸法が底部電極層の断面寸法であることを意味する。電極層は、この接点における相変化材料より狭い。
【０００８】
米国特許出願公開第２００４／００４３１３７号明細書（特許文献５）は、相変化材料を多層構造上に堆積させることによる、側壁接点の他の事例を示す。米国特許出願公開第２００４／０１１３１９２号明細書（特許文献６）は、メモリ材料に近接するテーパ付き形状の接点を使用する相変化メモリについて記載している。米国特許出願公開第２００４／０１１３２３２号明細書（特許文献７）は、底部および側面で１個の電極に接触し、また頂部で他の電極に接触する相変化材料を有する相変化メモリについて記載している。頂部電極は、電流の消費を減らすためにリソグラフィの線幅を下回る直径を有する開口を通して接触をしている。接触面積を減らすためにスペーサを用いることができる。
【０００９】
国際公開第２００４／０５７６１８号（特許文献８）は、アモルファス（非晶質）相のような比較的導電率が低い相に遷移するために、十分に強い電流で加熱すると、相変化材料が溶解することを説明する。相変化材料は、その後冷却して、よりアモルファス（非晶質の）状態となる。比較的高い導電率を有する相への遷移を誘発するときに、加熱は、初期的に、低い導電率の反作用を受け、これによって、相変化材料に流れる電流を制限する。十分高い電圧、すなわち、いわゆる閾値電圧より高い電圧を抵抗体に印加することによって、相変化材料中に電気的な破壊を局所的に誘発することができ、これが局所的に高い電流密度に繋がると信じられている。この時、これに対応する加熱が、相変化材料の温度をその結晶化温度以上に上昇させるのに十分であり、それによって、非晶質相から結晶質相への相転移を可能にする。しかしながら、第１相と第２相との間を繰り返し切り替えると、電気デバイスの寿命または耐久性が制限される。これは、相変化材料が最小断面積部分で溶解するためであり、この最小断面積部分は抵抗加熱素子と接触する開孔に位置する。このインタフェース（境界面）、すなわちこの接点領域における、相変化の繰り返しおよび対応する高い電流密度により、材料劣化を生じ、これはとくに、相変化材料がＴｅのような比較的反応性の高い原子を含む場合に顕著となる。国際公開第２００４／０５７６１８号（特許文献８）は、接点領域を減らすのではなく、むしろ増やすことによる異なる解決方法を提案している。相変化材料は、第１接点領域と第２接点領域との間における導電性経路を構成し、この導電性経路の断面を第１および第２の接点領域の双方よりも小さく、そのため、導電性経路の最小断面積は相変化材料の十分内側に位置する。これは、最も高い電流密度部分が、寿命を延ばすよう、接点領域から遠ざけられることを意味する。
【特許文献１】米国特許出願公開第２００２／０００１１３７４号明細書
【特許文献２】米国特許第５１６６７５８号明細書
【特許文献３】米国特許第６５４５９０３号明細書
【特許文献４】米国特許出願公開第２００４／０１２６９２５号明細書
【特許文献５】米国特許出願公開第２００４／００４３１３７号明細書
【特許文献６】米国特許出願公開第２００４／０１１３１９２号明細書
【特許文献７】米国特許出願公開第２００４／０１１３２３２号明細書
【特許文献８】国際公開第２００４／０５７６１８号
【非特許文献１】ＩＥＤＭ２００３議事録、第２５５頁、Ｓ．ライ氏による記事「相変化メモリの電流状態およびその将来（S. Lai, "Current status of the phase change memory and its future", Proc. IEDM 2003, p. 255）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、相変化材料を備えた抵抗体を有する改良された電気デバイス、関連する集積回路、および、ロジック（論理）デバイスまたはメモリデバイスなどのプログラム可能なデバイス、ならびに、対応する製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の第１の発明によれば、第１相と第２相との間で変化する相変化材料を備えた抵抗体を有する電気デバイスにおいて、前記抵抗体は前記相変化材料が前記第１相であるときには第１電気抵抗を有し、前記相変化材料が前記第２相であるときは、前記第１電気抵抗とは異なる第２電気抵抗を有し、前記相変化材料は第１の接点領域と第２の接点領域との間における導電性の経路を構成し、前記接点領域とは異なり、前記第１の接点領域における電流密度および前記第２の接点領域における電流密度よりも高い電流密度を提供し、前記抵抗体はその長さ方向に沿って断面積がほぼ一定の細長い形状を有する構成としたことを特徴とする電気デバイスを提供する。
【発明の効果】
【００１２】
この構成によれば、形状の異なる部分ごとに個別の処理を必要とする、より複雑な形状について要求されるのと比較して、製造を簡素化するのに役立つ。
【００１３】
本発明の第２の発明によれば、第１相と第２相との間で変化可能な相変化材料を備えた抵抗体を有する電気デバイスであって、前記抵抗体は相変化材料が第１相であるときには第１電気抵抗を有し、前記相変化材料が第２相であるときは、前記第１電気抵抗とは異なる第２電気抵抗を有するものとした該電気デバイスを製造する方法において、第１接点領域と第２接点領域との間に導電性経路を構成する相変化材料の構造体を形成し、前記導電性経路の断面積が前記第１接点領域および前記第２接点領域よりも小さい断面積となり、また前記相変化材料による構造体のすべての部分を同一の態様に形成するステップを有することを特徴とする電気デバイスの製造方法を提供する。
【００１４】
この構成によれば、相変化材料の接点領域を敷設するために、また接点領域の間に相変化材料の極めて狭い細条を生成するために、個別の処理ステップを使用する場合と比較して、製造ステップを省くことができる。
【００１５】
本発明の他の発明は、第１および第２のデバイス発明に対応する製造方法を含む。
【発明を実施するための最良の形態】
【００１６】
従属請求項の付加的な特徴として、相変化材料の抵抗体を、トランジスタデバイス、例えばＭＯＳデバイス、ＢＩＣＭＯＳデバイス、バイポーラデバイスなどの選択デバイスの上に配置する。これは、例えば抵抗体を選択するのに使用できる。他の同様な追加の特徴は、例えばＭＯＳデバイスまたは上述の他のデバイスなどの選択デバイスに第１または第２の接点領域を結合するバイアである。
【００１７】
また、他の追加の特徴は、第１または第２の接点領域に配置する接点電極である。これは接触抵抗を減らすのに役立つが、接点電極を省略する場合には製造を簡素化できる。
【００１８】
バイアを使用して、第１および／または第２の接点領域を選択ラインに接続することもできる。このようなバイアは、ＰＣＭラインには接触せずに、ＰＣＭラインに隣接または後続するように、加工処理する。この構成の利点は、バイアを形成する際に、ＰＣＭ材料をエッチングする必要がない点、または、エッチングプロセスをＰＣＭのところで停止する必要がない点である。ＰＣＭを接点電極として使用することができる。好ましくは、他の電極材料の頂部に、ＰＣＭを接点材料として使用することができる。代案として、接点電極をＰＣＭラインの下側に配置することができ、または、接点電極をＰＣＭの側面上方および側面に配置することができる。
【００１９】
他の付加的特徴は、ＭＯＳデバイスの平坦化した表面上に、抵抗体を形成することである。このことは、例えば、段差上に抵抗体を形成することに比較して、より容易に、そして、信頼性高く抵抗体を形成することができる。
【００２０】
他の付加的特徴としては、第１および第２の接点領域が、それぞれ抵抗体の２個以上の面にわたり延在させることである。これは、抵抗体の寸法に対する接触面積の比率を高めるのに役に立ち、そのため、集積の密度を改善する。
【００２１】
他の付加的特徴は、第１および第２の接点領域を、抵抗体の両側端部を包囲するように配置することである。ここでも、やはり、抵抗体の寸法に対する接触面積の比率を高めるのに役に立ち、そのため、集積の密度を改善する。
【００２２】
他の付加的特徴は、抵抗体が長さ方向に沿ってほぼ一定の断面積を有する細長い形状をしていることである。
【００２３】
方法についての付加的な特徴は、双方の接点領域用の電極を形成するステップである。
もう1つの同様な付加的ステップは、抵抗体を形成する前に頂面を平坦化するステップである。
【００２４】
他の付加的ステップは、抵抗体材料の層を形成し、その後、この抵抗体の位置に端縁を有する犠牲層を形成し、この端縁にスペーサとしてのハードマスクを形成し、この犠牲層を除去し、スペーサとしてのハードマスクによってマスクされた部分以外の部分の抵抗体材料を除去することによって抵抗体を形成ステップである。こうすることによって、別の方法で実際に行われているよりも、抵抗体の形状をより細くすることが可能になる。
【００２５】
他のステップは、抵抗体の端部を包囲するように、抵抗体上に電極頂部層を形成するステップである。これは、接点領域の表面積を増加させる。
【００２６】
本発明の他の発明によれば、上述のデバイスを有する集積回路を提供する。本発明はまた、プログラム可能な論理デバイスおよびプログラム可能なメモリを含むプログラム可能なデバイスも提供する。抵抗体の抵抗値の変化を使用し、ロジック（論理）デバイス間の経路、または接続を変更することができる。本発明によって得られるデバイスとしては、反復プログラミング可能なまたは１回のみプログラム可能なデバイス、ならびに例えば相変化メモリなどのプログラム可能な抵抗デバイスなどの不揮発性のデバイスがある。
【００２７】
本発明によるそのようなデバイスの例としては、セルを備え、各セルが選択手段を有しアドレスラインと接続可能な、メモリデバイスがある。
【００２８】
付加的な特徴のいずれも、共に組み合わせることが可能であり、また、任意の実施形態と組み合わせることができる。当業者にとって、特に他の従来技術を上回る他の利点は明らかである。本発明の特許請求の範囲から逸脱することなく、多数の変更および修正を行うことができる。従って、本発明の実施例は単に例示であって、本発明の範囲を制限することを意図したものではないと、明確に理解されたい。
【実施例】
【００２９】
以下に、本発明をどのように実施するかについて、全て本発明の実施例を示す添付図面を参照しつつ説明する。
【００３０】
本発明を具体的な実施例について特定の図面を参照して説明するが、本発明はそれによっては制限されず、請求項によってのみ制限される。記載した図面は、線図的に示したものであり、発明を制限するものではない。図において、説明のために、いくつかの要素の寸法は誇張されており、縮尺通りには描かれていない。「備える（comprising）」の用語が、本記述および請求項の中で使用されている部分については、他の要素やステップが存在することを除外するものではない。単数形名詞に言及する際に、「ａ」，「ａｎ」あるいは「ｔｈｅ」などの不定冠詞または定冠詞を使用していても、そのことは、何か他のことを特に述べていない限り、その名詞が複数であることも含む。
【００３１】
本発明のいかなる実施例においても、抵抗素子は、好ましくは細長い抵抗素子であり、例えば、細条形状をしている。これら細条は、図面において線図的に示す。このような細長い素子は、最も長い寸法の方向と平行な方向を長手方向とする。
【００３２】
いくつかの実施例は、国際公開第ＷＯ２００４／０５７６１８号に記載の構成に基づいており、第１接点領域におけるジュール加熱および／または第２接点領域におけるジュール加熱が、それぞれ、電流密度の高い相変化材料部分の内部におけるジュール加熱よりも小さい。このことは、第１接点領域および／または第２接点領域における相変化材料と他の材料との間の相互作用を減らし、耐久性を改善することに繋がる。他の利点は、主に相変化を生ずる位置において、電力が消費される、すなわち熱に変換されて、消散することである。相変化を生じない位置での電力消費を減らすことによって、相転移を誘発するために必要な総電力が減少する。このことは、より大きな相変化材料（ＰＣＭ）の領域に接続しているＰＣＭの細いラインを作ることに基づいて実現する。電極は、これらのより大きな領域に接触する。低電力によるスイッチングのため、このラインの実効的断面積は、できる限り小さくすべきである。
【００３３】
この種のライン構造の利点は、最高の電流密度と最高の抵抗値とが、ＰＣＭライン内に存在することである。電極とＰＣＭとインタフェースは、比較的低い電流密度および低い抵抗値（温度が低く、電力損失も少ない特性）を有する。この構造の他の利点は、ＰＣＭラインのスイッチング部分（溶融部分）の熱絶縁が比較的良好なことである。
【００３４】
図１および図３〜２４に示す種々の変更例がある、本発明の様々な実施例は、ライン構造の相変化材料を有する相変化デバイスを示しており、このライン構造は、ＣＭＯＳバックエンドプロセスのような半導体製造工程において、随意的に、側面のうち少なくとも１個の側面、例えば、その側方側面および／または頂面および底面で、導電性の電極部分によって包囲する。図２０および図２１に示す実施例は、例えばＣＭＯＳバックエンドプロセスのような半導体プロセスにおける、電極のない相変化材料のライン構造を有するデバイスを示す。本発明およびその実施例は、ＭＯＳプロセスおよびＭＯＳトランジスタに限定するものではない。例えば、本発明により、選択デバイスとして製造するトランジスタは、例えばバイポーラトランジスタなど、任意の適切なタイプのトランジスタとすることができる。
【００３５】
いずれの場合においても、断面を有する相変化材料（ＰＣＭ）の層がある。ＰＣＭ材料は、好ましくは細長い形状、例えば細条状またはストライプ状である。相変化材料はライン形状とすることができ、このラインの断面はほぼ一定であるが、この断面一定性はそれほど重要ではない。その理由は、熱拡散はラインに沿う多少の変化を補償することができるからである。３０％までの断面変動は許容できる。最小断面部分は、接点領域の近傍または上方よりも、好ましくは、よりラインの中心に存在させるべきである。また、メモリ内の全てのラインは、多少なりとも同一の電気抵抗を有し、同一のプログラミング電力を必要とするのが好ましい。全てのラインについて、有効断面積が同一であることが好ましい。これら実施例は、相変化材料の層を有する電気デバイスの製造方法をも示し、ここで相転移は接点電極とのインタフェース（境界面）ではなく、相変化材料の内部で発生する。相変化は、ＰＣＭ自体内で電極材料から離れて起こる。また、本発明は、ハードマスクとしてスペーサを用いることにより、縮小した寸法で相変化材料を形成することによって、製造性を向上することができる。
【００３６】
これらの実施例において、第１接点電極２００および第２接点電極２０２は、ＰＣＭの「一次元的な」ストライプ２１５により電気的に接続する。ＰＣＭ層から形成されるＰＣＭストライプ２１５の寸法は、幅５〜１００ｎｍ（好ましくは２０〜５０ｎｍ）、ＰＣＭ層の高さまたは厚み３〜３０ｎｍ（好ましくは５〜１５ｎｍ）とすることができる。相変化材料２１０の一次元的な層と第１接点電極２００および第２接点電極２０２との間の接触抵抗は、ライン２１５の中心または中間部分の抵抗よりも低い。第１接点電極２００および／または第２接点電極２０２は、好ましくはその頂面上に、相変化材料２１０の層を備える。これは、ＰＣＭのストライプ２１０と接点電極２００、２０２との間の接触抵抗が低くできるという利点がある。
【００３７】
第２の接点電極２０２は、障壁層と同様に、接点孔の内側に堆積することができる。この場合、好ましくは、第１電極２００もまた、対称性のためにこの種の障壁層を有する。しかし、この第１電極２００は、第２電極２０２のように頂部に接点孔を必要としない。
【００３８】
本発明は、相変化デバイス、例えばプログラム可能な論理デバイスおよびプログラム可能なメモリを含むプログラム可能なデバイスの製造方法を提供する。例えば、論理デバイスは、相変化材料の抵抗の変化を利用して論理デバイス間の経路または接続を変化させる点で本発明の範囲内に含まれる。このようなデバイスは、反復プログラム可能、または１回限定プログラム可能とすることができる。本発明による他のデバイスは、不揮発性であるものとして説明できる。したがって、本発明は、例えば相変化メモリなどのメモリを提供する。
【００３９】
本発明の実施例として、ＣＭＯＳバックエンドプロセスのような半導体プロセスで製造したメモリセルを、本発明の実施例として図１〜図２７につき説明する。製造の種々の段階における、図１および図３〜図２４に示す電気デバイスは、サブストレート１０１上のトランジスタ１４０のような選択デバイスを有する。トランジスタ１４０は、ＭＯＳデバイス、またはバイポーラもしくはＢＩＣＭＯＳトランジスタのような任意の他の適当な選択デバイスとすることができる。本発明の任意の実施例によれば、このサブストレート１０１は、例えば、単結晶のｐ型にドープしたシリコン半導体ウェーハを備えることができる。用語「サブストレート」は、使用する任意の下層の材料、または、デバイス、回路、エピタキシャル層をその上に形成する材料を意味する。他の変更した実施例において、この「サブストレート」は、例えばドーピングしたケイ素、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン（ＧａＡｓＰ）、リン化インジウム（ＩｎＰ）、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）サブストレートなどの半導体サブストレートとすることができる。「サブストレート」は、半導体サブストレート部分に加え、例えば、ＳｉＯ２やＳｉ３Ｎ４層のような絶縁層とすることができる。このように、用語「サブストレート」は、ガラス、プラスチック、セラミック、シリコン・オン・ガラス、シリコン・オン・サファイアのサブストレートをも含む。「サブストレート」の用語は、このように、一般に、関心の持たれる層または部分の下側に存在する層用素子を規定するために用いられる。デバイスは、メモリセルアレイの一部を形成し、各メモリセルはそれぞれのメモリ素子およびそれぞれの選択デバイスを備える。各メモリセルは、個別にアドレス可能とすることができる。それぞれの選択デバイスに接続した対応の選択ラインを介して、各メモリセルに個別にアクセスできるように、選択ラインのグリッドを設けることができ、このことは国際公開ＷＯ２００４／０５７６１８により詳細に記載されている。
【００４０】
図１および図３〜図２４に示した実施例において、選択デバイスは、金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）、例えばＮＭＯＳトランジスタを有する。しかし、本発明は、ＮＭＯＳ選択デバイスには限定するものではない。ＭＯＳＦＥＴは、例えば、ｎ型にドープしたソース領域１７２などの第１導電率を有する第１メイン電極領域と、例えば、ｎ型にドープしたドレイン領域１７３などの第２導電率を有する第２メイン電極領域と、例えば、ゲート領域１７４などの制御電極領域とを有する。選択デバイスがバイポーラトランジスタの場合は、ソース、ドレインおよびゲートは、それぞれ、エミッタ、コレクタおよびベースである。
【００４１】
一例として、ＭＯＳトランジスタ１４０として説明すると、ソース領域１７２およびドレイン領域１７３は、１個以上のｎ型にドープした材料の領域、例えば低濃度にドープしたｎ−型部分および高濃度にドープしたｎ＋部分を有することができる。ｎ型にドープしたソース領域１７２およびドレイン領域１７３は、チャネル領域１６０によって分離する。ゲート領域１７４は、チャネル領域１６０の上方に形成し、チャネル領域１６０を経てソース領域１７２からドレイン領域１７３に流入する電流の流れを制御する。ゲート領域１７４は、好ましくは、導電層、例えば多結晶シリコンまたは金属の層を備える。ゲート領域１７４は、ゲート誘電層１８０によってチャネル領域１６０から分離する。
【００４２】
代表的なメモリアレイのための選択ライングリッドは、Ｎ本の第１選択ラインおよびＭ本の第２選択ライン、並びに、出力ラインを備える。各メモリ素子の抵抗体は、第１メイン電極領域および第２メイン電極領域のうちの一方、すなわち、例えばＭＯＳＦＥＴなどの対応する選択デバイスのソース領域１７２またはドレイン領域１７３を、出力ラインに電気的に接続する。対応する選択デバイスの第１メイン電極領域および第２メイン電極領域のうちの他方、例えばＭＯＳＦＥＴにおける上記のドレイン領域１７３およびソース領域１７２から選択した電極領域であって、第１メイン電極領域と接触していない電極領域を、Ｎ本の第１選択ラインのうち１個に電気的に接続する。制御電極、例えばゲート領域１７４は、Ｍ本の第２選択ラインのうち１個に電気的に接続する。選択ラインは、通常は、ライン選択デバイスおよび行選択デバイスにそれぞれ接続し、ならびに、読み出し／書き込み回路（図示せず）にも接続する。
【００４３】
ゲート領域１７４およびドレイン領域１７３は、金属シリサイド（金属ケイ化物）、例えばタングステンシリサイドやコバルトまたはニッケルシリサイドより成る接触（コンタクト）層を接点として設けることができ、またゲート領域１７４とドレイン領域１７３とを選択ラインに電気的に接続するための、例えばＴｉ／ＴｉＮバリアを有するタングステンなどのタングステンプラグのような金属プラグの形式としたバイア１２２を設けることができる。選択ラインは、導電材料、例えばアルミニウムまたは銅などの金属から形成する。ソース領域１７２には、例えば（上記で選択した）金属シリサイドなどの接触（コンタクト）層、および例えばタングステンなどの金属プラグを設ける。
【００４４】
デバイスを製造する方法において、通常は、まず、ＭＯＳ選択デバイスまたはこれに類似する選択デバイスのアレイを形成し、その後、例えば標準的なＩＣ技術を使用して、抵抗体を、また次に選択ラインのグリッドを形成する。他のシーケンスも可能である。選択デバイス１４０、例えばトランジスタ、選択ラインおよびバイアを、二酸化珪素などの誘電材料１２３内に埋め込むことによって、それぞれを相互に絶縁する。好ましくは、露出したバイアを有する表面を、任意の適切な技術、例えば、化学および機械的（ケミカルメカニカル）ポリシング（ＣＭＰ）、により研磨し、図１に示すような、比較的滑らかでかつ比較的平坦な表面を得る。図２は、他の実施例を示し、この場合、抵抗体を金属ライン１２５の上方に形成し、この金属ラインは選択ラインまたは、他の相互接続ラインとすることもできる。この場合、単に１個のバイアのみが、金属ラインに接触する。このため、バイアは、個別の金属配線に接続される。
【００４５】
つぎに、接点電極２００，２０２、およびＰＣＭ２１０のＰＣＭライン２１５に形成する抵抗体２１１を製造する処理ステップを説明する。誘電体１２３（例えばＳｉＯ２）の頂面に、導電性の電極材料（例えばＴｉＮ，ＴａＮ，ＴａＳｉＮ，ＴｉＷ）の層を堆積して、パターン形成し、エッチングを行う。相変化メモリセルが、選択デバイスの第２メイン電極、例えば、ＭＯＳトランジスタなどの選択デバイスのドレイン１７３との接続を必要とすると仮定するならば、図３（頂面図）および図４（縦断面図）において線図的に示した状況となる。これは、２個の電極２００，２０２を示し、一方の電極（２００）は、ドレイン１７３に接続し、他方の電極（２０２）は接続しないことを示す。選択肢（オプション）として、ソース‐プラグ１２２に接点の役割を課することもできる。この場合、全てのプラグ１２２が同一方法で形成するので、これは、この処理プロセスをより容易にすることができる。
【００４６】
他の選択肢としては、まず誘電層１８３（例えばＳｉＯ２）を堆積させ、接点孔のエッチングを行い、これらの孔を電極材料で充填して接点電極２００，２０２を形成し、これらの電極２００，２０２の頂部を露出させた状態のまま表面を平坦化するために、ＣＭＰステップのような研磨ステップを行うものがある。この選択肢を、図５および図６に線図的に示す。その他の点では、図６に示す特徴は、図４の実施例と同様である。これらの付加的処理ステップの利点は、それらがＰＣＭを堆積させる前に、より平坦な表面を生成することができるということである。ＰＣＭラインを画定することは、より容易となる。
【００４７】
電極を画定した後、ＰＣＭを堆積して、抵抗体２１１（図７〜１０に示す層２１０）を形成する。この層の厚さは、最終的なＰＣＭライン２１５の高さを規定する。このＰＣＭの頂面に、任意に追加の材料を形成することができ、ＰＣＭラインに沿った平行なヒータ（国際特許出願ＷＯ２００４／０５７６７６を参照）としての導電性材料（例えば、ＴｉＮ、ＴａＮ、ＴａＳｉＮ、ＴｉＷなどの金属層）または、その後の過程で行うドライエッチングに対して、ＰＣＭ（および／または、もし存在するならば平行するヒータ）を保護する保護層を形成できる。
【００４８】
つぎに、犠牲層２２０（例えばＳｉＯ２，Ｓｉ３Ｎ４）を堆積させ、エッチングを行い、この犠牲層２２０内の段差が電極２００，２０２と重なるようにする。この後、例えばＳｉ３Ｎ４、Ｓｉ２Ｏ２、ＳｉＣ，ＴｉＷなどの２０ｎｍの薄膜層を堆積させ、例えばＲＩＥエッチング（反応性イオンエッチング）により、異方性エッチングを行い、犠牲層２２０の側壁にスペーサ２３０を形成する。これらのスペーサ２３０は、ＰＣＭライン２１５を規定するハードマスクとして機能する。スペーサ２３０は、図７（頂面図）および図８（縦断面図）に示すように、パターン形成した犠牲層２２０の部分の外側に形成される。図９および１０に示す代案的実施例は、犠牲層２２０のエッチングされた部分の内側にスペーサ２３０を形成するものである。これは、犠牲層２２０がどのようにパターン形成されているかに依存する（図７〜１０参照）。
【００４９】
犠牲層２２０を選択的にエッチングした後に、ＰＣＭ層２１０、および、平行ヒータおよび／または所望の保護のための任意の追加的な材料を、スペーサ２３０をマスクとして使用し、例えばＲＩＥエッチングなどの異方性エッチングを行う。ＰＣＭ層２１０の頂面におけるスペーサ２３０を使用して、犠牲層２２０の箱形または孔状の矩形の輪郭に沿って、ＰＣＭ層２１０を狭いライン２１５にパターン形成する（図１１および図１２）。これらのライン２１５の幅は、スペーサ幅によって画定される。
【００５０】
その後、ハードマスクとしてのスペーサ２３０は、エッチングにより除去され、さらに別のマスクによって、電極２００、２０２の間にＰＣＭライン２１５のみが残るように、ＰＣＭライン２１５をエッチングする。ＰＣＭライン２１５は、電極２００、２０２にオーバーラップする。この処理段階における結果を、図１３（頂面図）および図１４（縦断面図）に示す。
【００５１】
この処理の次のステップは、誘電体２２５（例えば、ＳｉＯ２，Ｓｉ３Ｎ４，ＳｉＣ）を堆積し、ＰＣＭライン２１５を絶縁することである。その後、孔を絶縁層２２５にエッチングし、これら孔を電極２００、２０２の頂面における絶縁層に開口させる。このエッチングに対してＰＣＭ層２１０およびＰＣＭライン２１５を保護するために、（上述した）ＰＣＭ層の頂面における保護層が仮に存在し、この保護層がＴｉＷのような金属層でないならば、有用である。保護層が金属である場合、好ましくは、ＰＣＭライン２１５を絶縁する前に取り除く。または、誘電体の孔をエッチングした後に、この保護層を取り除くことができる。接点孔間の距離は、ＰＣＭライン２１５における有効部分の長さを規定する。
【００５２】
随意的に、接点孔のいくつかを電極２００、２０２におけるいずれかの位置に配置し、ＰＣＭライン２１５の頂面における孔が開口しない構成とすることもできる。このため、例えば、電極２００、２０２がより矩形の場合、接点孔はＰＣＭライン２１５のすぐ脇の電極２００、２０２上に位置させることができる。このようにすると、（図１７のように）ＰＣＭライン２１５がもはや電極材料によって完全に包囲されないために、電極２００、２０２とＰＣＭライン２１５との間の接触抵抗が一層高くなるという欠点がある。
【００５３】
つぎに、電極材料（または、ＴｉＮ、ＴａＮ、ＴａＳｉＮ、ＴｉＷのような他の導電層）の第２層２４０を堆積し、例えばＣＭＰステップにより研磨して、絶縁層２２５と同じ高さとする。これを、図１５および図１６に示す。ＰＣＭライン２１５および電極２００、２０２によって形成した抵抗体の三次元的斜視図を図１７示す。
【００５４】
上述の処理ステップの利点は、ＰＣＭライン２１５と電極２００、２０２との間を良好に接続することにある。電極２００、２０２の位置で、ＰＣＭライン２１５は電極２００、２０２の導電性材料に接触し、または随意的に包囲されて接触しており、これにより比較的低い接触抵抗を有する。これは、電極−ＰＣＭインタフェース（境界面）で、ＰＣＭライン２１５が溶融することを回避するのに役立つ。
【００５５】
次のステップでは、誘電体２２８、例えばＳｉＯ２、を堆積させ、標準的な銅ダマシンプロセスを実行して、ＰＣＭライン２１５およびこれこのＰＣＭライン２１５から形成される抵抗体２１１を、相互接続（図２３に最も良く示す）のようなより上部の層に繋ぐためのバイア１２４（図１９参照）を設ける。バイポーラトランジスタを選択デバイスとして使用する場合、選択ラインは、通常はエミッタおよびベースに接続し、抵抗体はコレクタに接続する。抵抗体の他端は、出力回路（図示せず）に接続する。
【００５６】
本発明の実施例としては、上述の実施例に対して変更を加えた方法のステップと、デバイス構造とをも含む。第１に、１つの選択肢は、ＰＣＭライン２１５に接触する接点電極材料を設けないことである。例えば、１つの代案として、このプロセスからＰＣＭライン２１５の周りに電極を形成する全ての処理ステップを省き、ＰＣＭライン２１５を直接バイア（１２２および／または１２４）に接続する。このことを、図２０および図２１に示す。利点は、処理ステップがより少なく済むことだが、欠点は、ＰＣＭラインが対称的に接続されず、ＰＣＭラインの左側にあるバイアの接触抵抗が、右側のそれとは異なるために、制御不能な温度挙動を誘発する危険が増加することである。
【００５７】
他の選択肢は、（図１４に示すように）ＰＣＭライン２１５の下方にのみ接点材料を設けることである。さらに、他の方法は、ＰＣＭライン２１５の上方にのみ接点材料を設けること、または、他の実施例においては、（図１６に線図的に示すように）下方および頂面の双方に接点材料を設け、必ずしも図１７に示すように周り全体には設けないことである。
【００５８】
本発明の上述の実施例における抵抗体２１１のために使用する相変化材料２１０は、任意の適切な材料とすることができる。例えば、ある一つの実施例において、相変化材料は、Ｓｂ１−ｃＭｃの組成を有し、ここで、ｃは、０．０５＜ｃ＜０．６１、ＭはＧｅ，Ｉｎ，Ａｇ，Ｇａ，Ｔｅ，ＺｎおよびＳｎのグループから選択した１個以上の元素とすることができる。この組成を有する相変化材料を含む電気デバイス（ただし、これ自体は本発明の新規性および進歩性を含まない）が、欧州特許出願第０３１００５８３．８．号に記載されている。好ましくは、ｃは、０．０５＜ｃ＜０．５を満たすものとする。さらにより好ましくは、ｃは、０．１０＜ｃ＜０．５を満たすものとする。有利な相変化材料のグループは、ＧｅおよびＧａ以外に１以上の元素Ｍを有し、その密度は合計で２５原子％より小さく、および／または、全体で３０原子％より少ないＧｅおよび／またはＧａを含む。Ｇｅ、およびＧａの濃度を全体で２０原子％以上含み、ＩｎおよびＳｎから選択した１以上の元素の濃度が合計で５原子％〜２０原子％の間であるとき、相変化材料は、比較的高い結晶化速度を有し、同時に、比較的高いアモルファス相の安定性を有する。Ｇｅ−Ｓｂ−Ｔｅ材料を使用することもできる。
【００５９】
ある一つの実施例において、相変化材料は化学式ＳｂａＴｅｂＸ１００−（ａ＋ｂ）の組成を有し、ここでａ、ｂおよび１００−（ａ＋ｂ）は、原子百分率（％）を示し、１＜ａ／ｂ＜８、および４＜１００−（ａ＋ｂ）＜２２を満たし、ＸはＧｅ，Ｉｎ，Ａｇ，ＧａおよびＺｎから選択した１個以上の元素とする。多くの他の実施例も可能である。相変化材料は、日本応用物理学ジャーナルの２００１年第４０号、第１５９２〜１５９７頁におけるＨ．Ｊ．ボルグ氏らによる記事「高い開孔率および青波長記録のための相変化媒体（"Phase-change media for high-numerical-aperture and blue-wavelength recording" by H. J. Borg et al., Japanese Journal of Applied Physics, volume 40, pages 1592-1597, 2001）」に記載されたように、スパッタリングによって堆積させることができる。
【００６０】
従って、上述のように、デバイスおよび製造法は、図２２に線図的に示すようにラインとして実装される相変化材料を有する相変化デバイスとして実装されるプログラム可能なデバイスにつき説明される。この構成において、ＰＣＭは、２つの接点２００、２０２間に挟まれた細いラインとなる。ライン２１５の形式の相変化材料は、２つの接点領域間に抵抗体２１１を形成するが、接点領域２００、２０２までは延びない。この抵抗体２１１は、２つの相の間で切り替え可能であり、それによって、抵抗値を変更することができる。
【００６１】
プログラム可能なデバイスはセルを有するメモリとすることができ、各メモリセルはＰＣＭ層のためのラインの概念（line concept）に基づく抵抗体を有する。しかしながら、本発明は、メモリに限定するものではない。
【００６２】
本発明の実施例によるメモリセルを線図的に図２３、図２４に示す。２個のトランジスタ１４０は、共通の第１メイン電極領域、例えば接地したソース領域１７２を有し、それぞれは第２メイン電極領域、例えばドレイン領域１７３を有する。各々のドレイン領域は、ＰＣＭライン２１５に接触している接点材料２００にバイア１２２を介して接続する。ＰＣＭライン２１５の中心は、他の接点材料２０２と接触する。バイア１２４は、ＰＣＭラインの中心をビットライン１７６に接触させる。各トランジスタ１４０も、制御電極領域、例えばワードライン１７８に接続しているゲート領域１７４を有する。頂面図を図２４に示すが、この図からビットライン１７６に接触する上方のバイアは、必ずしもＰＣＭ材料とは直接的に接触せず、ＰＣＭ材料の側方に位置する接点材料２０２のみに接触していることが分かる。このことは、随意的に選択可能である。
【００６３】
平坦な表面上に形成した相変化材料のラインを使用することで、少ない回数の付加的マスク処理のみを用いて、ライン寸法の分布とこれに関連したセルのパラメータをより均一にすることができる。これらのデバイスおよび方法は、平坦な水平表面に堆積したＰＣＭ材料（例えば１〜１０ナノメートル）の薄膜層を直接エッチングすることに基づくものである。このように、結果として生じるセルは、浅いトレンチに堆積したＰＣＭの異方性エッチングによって形成されたセルとは明確に異なる。最小のＲＥＳＥＴ電力は、異なる誘電環境についてのＰＣＭラインにおける断面積の平方根関数として、算出されてきた。低いＲＥＳＥＴ電力を得るために、ＰＣＭ導線の断面積を小さくすることが必要であることがわかる。また、周囲の誘電体の熱伝導率が低いことによって良好な熱絶縁が可能になることは、ＲＥＳＥＴ電力を低下させるために有益である。可逆性のアモルファス−結晶遷移を示すＰＣＭ薄膜は、例えば１〜１０ｎｍの範囲において、代表的には厚さ約２〜５ｎｍである。３〜５ｎｍ程度の薄膜に、データを光学的に記録してきた。本発明の技術により得られた極細のレジストライン（１０〜３０ｎｍ）を使用してＲＩＥエッチングによって、そのような薄膜（１〜１０ｎｍ）を構築して、（２ｘ１０）〜（１０ｘ３０）ｎｍ＝４．５〜１７ｎｍの範囲の断面を得ることができる。計算によれば、本発明は、ＲＥＳＥＴ電力が１００ｍＷを大幅に下回るという効果を有する。
【００６４】
本発明は、ＰＣＭのエッチング用のマスクを形成するための種々の方法を含む。その例としては以下のものがある。すなわち、
１． 上述したように、スペーサをハードマスクとして使用する。スペーサは、窒素化合物のような材料とすることができる。
または
２．光学的技術および／または特殊なレジスト／ハードマスクトリミング技術および／またはレジスト・オーバーベイク技術によって形成した狭いＣＤ（微少寸法）（５〜４０ｎｍ）を有するレジスト／ハードマスクを使用する。
【００６５】
この種の方法の特別な具体例は、以下の通りである。
１）ＰＣＭライン２１５を、（上述のように）水平かつ薄いＰＣＭ層を直接的に構築することにより形成する。
２）位相シフト（移相）マスク（交互堆積）によってレジストラインを形成する。
３）バイナリイメージングまたは位相シフト（移相）マスキングの後にレジスト／ハードマスクのＣＤ縮小技術によってレジスト／ハードマスクラインを形成する。ＣＤ縮小技術は、以下のようなものである。
ａ）レジストおよび／またはハードマスクのトリミングを行う（ハードマスクは、例えばＴＥＯＳまたは非晶質炭素である）。
ｂ）レジストのオーバーベイクを行う。
ｃ）レジストおよび／またはハードマスクのトリミングと組み合わせて、レジストのオーバーベイクを行う。
【００６６】
ＰＣＭの狭いラインパターンを設けるために、マスクを）トリミングする方法の詳細なステップを、図２５〜図２７に示す。
【００６７】
図２５において、初期状態は、反射防止コーティング１８４を塗布した、通常のリソグラフィによりパターン化したレジスト１８２であり、このコーティングは、例えば非晶質炭素層など先進的なパターン形成用フィルム（ＡＰＦ）にオーバーレイ（積層）する。層１８８は、最終的にパターン形成すべき材料、例えばＰＣＭであり、上述の層を備えたサブストレート１８９上にオーバーレイする。第１ステップにおいて、レジスト１８２を、例えばレジストをオーバーベイクすることによってトリミングして、その幅を減少する。次のステップにおいて、反射防止コーティング１８４を、マスクとしてレジストを使用して、エッチングを行い除去する。その後、ＡＰＦ層１８６をエッチングし、ＰＣＭ材料にエッチングを行うための狭いハードマスクを残す。このエッチングにおいて、レジスト材料を取り除くことができる。
【００６８】
図２６において、初期状態は、反射防止コーティング１８４を塗布した通常のリソグラフィによりパターン形成したレジスト１８２であり、このコーティングは、図２５に示すように、例えば非晶質炭素層など先進的なパターン形成用フィルム（ＡＰＦ）１８６にオーバーレイする。層１８８は、最終的にパターン形成すべき材料、例えばＰＣＭであり、上述の層を含むサブストレート１８９上にオーバーレイする。第１ステップにおいて、レジスト１８２は、例えばレジストをオーバーベイクすることによってトリミングして、幅を減少する。次のステップにおいて、反射防止コーティング１８４およびＡＰＦを、レジストをマスクとして使用して、エッチングにより除去し、狭いハードマスクを形成する。その後、この狭いハードマスクを用いて、ＰＣＭ材料１８８をエッチングする。
【００６９】
図２７において、初期状態は、反射防止コーティング１８４を塗布した通常のリソグラフィによりパターン形成したレジスト１８２であり、このコーティングはＴＥＯＳフィルム１８６にオーバーレイする。層１８８は、最終的にパターン形成すべき材料、例えばＰＣＭであり、上述の層を含むサブストレート１８９上にオーバーレイする。第１ステップにおいて、反射防止コーティング１８４を、マスクとしてレジストを使用して、エッチングにより除去する。次のステップにおいて、レジスト１８２を、例えばこのレジストをオーバーベイクすることによってトリミングして、幅を減少する。その後、ＴＥＯＳ層１８６に、エッチングを行い、随意的にトリミングを行い、ＰＣＭ材料をエッチングするための狭いハードマスクを更に残す。それから、レジスト材料を取り除き、１回以上のステップによってＰＣＭ層をエッチングして取り除く。最後に、ハードマスク１８６の残りを除去する。
【００７０】
特許請求の範囲内で本発明のデバイスおよび方法の双方の変更例を想定することもできる。
【図面の簡単な説明】
【００７１】
【図１】ＭＯＳトランジスタに接続しているバイアの断面を示す説明図である。
【図２】金属ラインに接続しているバイアの横断面である。
【図３】電極区画を示す頂面図である。
【図４】電極区画を示す縦断面図である。
【図５】ＣＭＰステップを使用する電極区画を示す頂面図である。
【図６】ＣＭＰステップを使用する電極区画を示す縦断面図である。
【図７】スペーサによるハードマスク区画を示す頂面図である。
【図８】スペーサによるハードマスク区画を示す断面図である。
【図９】スペーサによるハードマスク区画を示す頂面図である。
【図１０】スペーサによるハードマスク区画を示す断面図である。
【図１１】スペーサによるハードマスクの下側に位置するＰＣＭラインの頂面図である。
【図１２】スペーサによるハードマスクの下側に位置するＰＣＭラインの断面図である。
【図１３】２個の電極上に位置するＰＣＭラインの頂面図である。
【図１４】２個の電極上に位置するＰＣＭラインの断面図である。
【図１５】２個の電極間に位置するＰＣＭラインの頂面図である。
【図１６】２個の電極間に位置するＰＣＭラインの断面図である。
【図１７】２個の電極間のＰＣＭラインを三次的に見た斜視図である。
【図１８】銅のバイアに接続したＰＣＭの頂面図である。
【図１９】銅のバイアに接続したＰＣＭの縦断面図である。
【図２０】電極なしでＰＣＭを銅のバイアに接続した他の実施例の頂面図である。
【図２１】電極なしでＰＣＭを銅のバイアに接続した他の実施例の断面図である。
【図２２】２個の接点領域間に形成されるＰＣＭラインの線図的構成図である。
【図２３】メモリセルの線図的断面図である
【図２４】図２３のメモリセルの頂面図である
【図２５】本発明のＰＣＭライン構造を形成するのに有用な細線を製造する代替方法を示す図である。
【図２６】本発明のＰＣＭライン構造を形成するのに有用な細線を製造する代替方法を示す図である。
【図２７】本発明のＰＣＭライン構造を形成するのに有用な細線を製造する代替方法を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
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