(57)【要約】半導体ウェハ上に形成されるデバイスをテストするプローブヘッド（１２）は、複数のプローブＤＵＴ（テスト中のデバイス）アレイ（１６）を含む。テスト中の各デバイスは、各対応するプローブＤＵＴアレイ（１６）のプローブ（１８、２０）と圧力接触へと押し付けられるパッドを含む。プローブアレイパターンは、湾入、突起、島および開口部のような不連続性を有し、これらの不連続性は、プローブ（１８、２０）がパッドと接触するとき、少なくとも１つのデバイスと相対する。
2008527328.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハ上に形成されたデバイスをテストする接触器であって、
該接触器は、該デバイス上に形成されるパッドと接触するプローブアレイを備え、
該プローブアレイは、該プローブアレイの開口部の周りに配置された連続的なＤＵＴアレイを含み、
該開口部は、該プローブが該パッドに接触するとき、少なくとも１つのデバイスの上にある、接触器。
【請求項２】
前記プローブアレイは、前記ＤＵＴアレイに、少なくとも１つの追加的な開口部を含み、該追加的な開口部は、該プローブアレイが前記パッドと接触するとき、少なくとも１つのデバイスと相対する、請求項１に記載の接触器。
【請求項３】
前記連続的なＤＵＴアレイは、概ね環状のパターンを形成する、請求項１に記載の接触器。
【請求項４】
前記ＤＵＴアレイの前記開口部は、４つのＤＵＴアレイと境する、請求項１に記載の接触器。
【請求項５】
半導体ウェハ上で、実質的に均一なグリッドに配置されるデバイスをテストするプローブヘッドであって、該プローブヘッドは、
ＤＵＴアレイに形成された複数のプローブであって、該複数のプローブは、実質的に、該デバイスのグリッドと同じ構成を有するグリッドに配置される、複数のプローブと、
該ＤＵＴアレイに形成された空間であって、該空間は、該プローブが該デバイスにタッチするとき、少なくとも１つのデバイスと相対する、空間と
を備える、プローブヘッド。
【請求項６】
前記プローブヘッドは、少なくとも１つの追加的な空間を含み、該追加的な空間は、前記プローブが前記デバイスとタッチするとき、少なくとも１つのデバイスと相対する、請求項５に記載のプローブヘッド。
【請求項７】
前記ＤＵＴアレイは、概ね環状のパターンを形成する、請求項５に記載のプローブヘッド。
【請求項８】
前記空間は、４つのＤＵＴアレイと境する、請求項５に記載のプローブヘッド。
【請求項９】
半導体ウェハ上に形成されるデバイスをテストする装置であって、実質的に環状のパターンに配置されたプローブＤＵＴアレイを備える、装置。
【請求項１０】
前記環状のパターンは、開口部を含み、該パターンは、少なくとも１つの追加的な開口部を含む、請求項９に記載の装置。
【請求項１１】
半導体ウェハ上に形成されるデバイスをテストする装置であって、
該装置は、少なくとも１つの開口部を含むパターンに配置されたプローブＤＵＴアレイを備え、
該少なくとも１つの開口部は、プローブＤＵＴアレイがない該パターンの周囲内に含まれる、装置。
【請求項１２】
前記プローブアレイパターンは、少なくとも１つの追加的な開口部を含み、
該追加的な開口部は、プローブＤＵＴアレイがない該パターンの周囲内に含まれる、請求項１１に記載の装置。
【請求項１３】
前記パターンは、概ね環状である、請求項１１に記載の装置。
【請求項１４】
前記開口部は、４つのＤＵＴアレイと境する、請求項１１に記載の装置。
【請求項１５】
半導体ウェハ上に形成されたデバイスをテストする装置であって、
該装置は、パターンに配置されたプローブＤＵＴアレイを備え、
該パターンは、少なくとも１つの局所的な不連続性を有する周囲を有する、装置。
【請求項１６】
前記局所的な不連続性は、少なくとも１つのＤＵＴアレイの隆起である、請求項１５に記載の装置。
【請求項１７】
前記隆起は、単一のＤＵＴアレイによって形成される、請求項１６に記載の装置。
【請求項１８】
前記隆起は、最小幅を有し、該周囲から外向きに、該最小幅の２倍よりも長く延びる、請求項１６に記載の装置。
【請求項１９】
前記周囲は、少なくとも１つの追加的な隆起を含む、請求項１６に記載の装置。
【請求項２０】
前記局所的な不連続性は、少なくとも１つのＤＵＴアレイの湾入である、請求項１５に記載の装置。
【請求項２１】
前記湾入は、単一のＤＵＴアレイによって形成される、請求項２０に記載の装置。
【請求項２２】
前記湾入は、最小幅を有し、該周囲から内向きに、該最小幅の２倍よりも長く延びる、請求項２０に記載の装置。
【請求項２３】
前記周囲は、少なくとも１つの追加的な湾入を含む、請求項２０に記載の装置。
【請求項２４】
前記パターンは、対称的である、請求項１５に記載の装置。
【請求項２５】
前記パターンは、実質的に平行四辺形の形状である、請求項２４に記載の装置。
【請求項２６】
前記パターンは、実質的に菱形の形状である、請求項２５に記載の装置。
【請求項２７】
半導体ウェハ上で、実質的に平行な水平線と平行な垂直線とを形成するパターンに配置されたデバイスをテストする装置であって、
該装置は、対称的なパターンに配置されたプローブＤＵＴアレイを備え、
該パターンは、該プローブＤＵＴアレイが該デバイスにタッチするとき、デバイスの該線のいずれとも平行でない少なくとも１つの周囲を有する、装置。
【請求項２８】
前記パターンは、実質的に平行四辺形の形状である、請求項２７に記載の装置。
【請求項２９】
前記パターンは、実質的に菱形の形状である、請求項２８に記載の装置。
【請求項３０】
ウェハ上の半導体デバイスをテストする方法であって、該方法は、
プローブのアレイを提供するステップであって、該プローブのアレイは、該プローブのアレイに少なくとも１つの不連続性を有する、ステップと、
テストされるべき該半導体デバイスの第一の部分が、該プローブの一部によって接触され、該デバイスの第二の部分が、該プローブによって接触されないが、位置的に該少なくとも１つの不連続性と相対するように、該アレイを該ウェハと接触させるステップと、
該ウェハを該プローブのアレイとの接触しないように移動させるステップと、
該ウェハを該プローブのアレイに対してラテラルに移動させるステップと、
該デバイスの該第二の部分の少なくとも一部が、該プローブの一部によって接触されるように、該アレイを該ウェハと接触させるステップと
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は、半導体ウェハ上のデバイスをテストするプローブヘッドアレイに関する。
【背景技術】
【０００２】
（関連技術の説明）
マイクロプロセッサ、ＤＲＡＭ、およびフラッシュメモリのような半導体デバイスは、半導体ウェハ上に、周知の方法で作成される。ウェハのサイズと、そのウェハの上に形成される各デバイスのサイズとに依存して、１枚のウェハ上に、わずかに数個のデバイスが存在することも、あるいは千個を超えるデバイスが存在することもあり得る。これらのデバイスは、典型的には、互いに同一であり得、それぞれが、その表面に複数の導電性のパッドを含む。これらの導電性のパッドは、電源への接続と、入力信号、出力信号、制御信号などのようなデバイスへの他の接続とのためである。
【０００３】
ウェハ上のデバイスをテストして、どのデバイスが完全に機能し、それゆえ、パッケージングして、販売するのに適しているか、どのデバイスが機能しない、あるいは部分的に機能し、それゆえ、パッケージングするのに適していないかを判断することは望ましい。この目的のために、ウェハ上にデバイスが依然としてある間に、ウェハテスタは、デバイスに電力と入力信号とを付与し、所定のテストルーチンの間、出力をモニタする。
【０００４】
各テスト中のデバイス（ＤＵＴ）は、他のデバイスと実質的に同一であるので、複数の同一のプローブＤＵＴアレイがある。各プローブＤＵＴアレイは、対応するＤＵＴ上のパッドの個々のパッドへのディスクリートな圧力接続を形成するプローブを含む。
【０００５】
これらのプローブＤＵＴアレイは、ウェハプローブカードの一部である１つのプローブヘッドまたは複数のプローブヘッド上に装着される単一のプローブアレイを構成する。ウェハプローブカードは、典型的に、複数のチャネルを含み、プローブヘッド上の各ＤＵＴアレイに対する１つのチャネルである。その結果、複数のＤＵＴアレイは、同時に、ウェハ上の複数のＤＵＴと同時に接触する。
【０００６】
同時にテストされ得るＤＵＴが多ければ多いほど、ウェハ全体が、より早くテストされ得ることは、明らかである。しかし、ＤＵＴアレイと接続され得るテスタチャネルの数には、制限がある。一部のテスタは、多くのチャネル（例えば、１２８のチャネル）を含むが、その一方で、テストされるべきウェハ上には、数百のＤＵＴがあり得る。テストプロセスは、連続的に、プローブＤＵＴアレイをＤＵＴの第一の対応するセット上のパッドと圧力接触（すなわち、１回目の「タッチダウン」）させること、テストを実行すること、ＤＵＴからプローブをリフトすること、ウェハに対してプローブを動かすこと、プローブをＤＵＴの別のセット上のパッドと接触（すなわち、２回目の「タッチダウン」）させること、追加ＤＵＴをテストすることを含む。このプロセスは、ウェハ上の全てのＤＵＴがテストされるまで繰り返される。
【０００７】
上述されたテストプロセスは、テスト期間中のテスト設備のコストと結び付いているので、時間に対して非常に敏感である。換言すれば、テストがスピードアップされ得る場合、最終半導体デバイスの製造コストもまた削減され得る。したがって、ウェハ当たりのプローブアレイのタッチダウン回数、ＤＵＴ当たりの複数回のプローブのタッチダウン、およびタッチダウン間のステッピング距離を最小化することが望ましい。ウェハ上へのタッチダウンの総回数は、プローブヘッド上にあるＤＵＴアレイの数（これが、順に、しばしば、テスト設備が有するチャネルの数の関数である）、ウェハ上のＤＵＴの数、およびウェハＤＵＴとＤＵＴアレイとの相対的な構成の関数である。各テストルーチンは、ランニング時間を要するので、タッチダウンの総回数を少なくすると、ウェハに対するテスト時間を短縮できる。タッチダウンは、典型的には、ローエンド（ｌｏｗ  ｅｎｄ）における１回または２回から、ハイエンド（ｈｉｇｈ  ｅｎｄ）における約９回まで変動し得る。
【０００８】
複数回のＤＵＴタッチダウンが起こるのは、プローブＤＵＴアレイが特定のＤＵＴと２回以上接触されるときである。言い換えれば、既にテストされたＤＵＴとプローブＤＵＴアレイとの間の一部が、その２回目および引き続くタッチダウンで、ウェハに対して押し付けられる（ｕｒｇｅｄ）とき、重なり合うことがあり得る。各ＤＵＴに対するタッチダウンの回数は、できるだけ少なくすること、好ましくは１回にすることが望ましい。なぜなら、プローブがコンタクトパッドに対して押し付けられるとき、パッドは、スクラビングされるからである。スクラビングが繰り返されると、ＤＵＴが適切にパッケージされ得ないほど、パッドに損傷を与え得る。完全に機能的なＤＵＴに損傷を与えることは、テストプロセスにとって、望ましくないことは明らかである。さらに、タッチダウンの回数が減少するにつれて、テスト効率が向上する。
【０００９】
最後に、ステッピング距離（タッチダウンとタッチダウンとの間のプローブアレイとウェハとの相対的な横方向の（ｌａｔｅｒａｌ）動きの量）を最小化することも、また望ましい。このようにすることで、ウェハ上の全てのＤＵＴを完全にテストするのに要する時間をさらに短縮する。ウェハごとのタッチダウン、複数回のタッチダウン、およびステッピング距離は、図面を参照して、より詳細に記載される。
【００１０】
プローブヘッドにとって、ウェハごとのタッチダウンの回数を減らすこと、ＤＵＴごとの複数回のタッチダウンを減らすこと、およびステッピング距離を短くすることを提供することは有利である。
【発明の開示】
【課題を解決するための手段】
【００１１】
（好ましい実施形態の詳細な説明）
ここで、図１および図２を参照すると、プローブヘッド１２を含むプローブカード１０が、図１の１０に概略的に示される。プローブカード１０は、従来技術のプローブヘッドを運ぶためにも、本発明に従って作成されるプローブヘッドを運ぶためにも、使用され得る。プローブヘッドは、プローブアレイ１４を含む。プローブアレイ１４は、複数のプローブＤＵＴアレイから構成され、このプローブＤＵＴアレイは、プローブＤＵＴアレイ１６のように、プローブアレイ１４の中に形成された正方形で模式的に示される。
【００１２】
プローブＤＵＴアレイ１６のようなプローブＤＵＴアレイのそれぞれは、図２のプローブ１８、２０のようなプローブのパターンを含む。図２のプローブは、プローブＤＵＴアレイ１６内のプローブの一部分のみを構成する。ＤＵＴアレイ１６のような各ＤＵＴアレイは、図２に示されるプローブのようなプローブを６０〜８０個以上含み得る。テストされるべきウェハは、各ＤＵＴ上のパッド構成を含め、互いに同一のＤＵＴを典型的には含むので、プローブアレイ１４を構成するプローブＤＵＴアレイも、また、それぞれ互いに同一である。プローブのそれぞれは、プローブ１８上のチップ２２およびプローブ２０上のチップ２４のようなチップを含む。以下にすぐ記載されるように、ウェハのテスト中、プローブアレイ１４内のプローブは、ウェハと相対するように置かれ、チップ２２、２４のようなプローブチップが、ウェハ上のＤＵＴ上の対応するパッドに接触するまで、プローブヘッドとウェハとは、一緒に移動する。これらのプローブは、本明細書にて、参考として援用される米国特許第５，９７４，６６２号に記載されるように製造されることが好ましい。
【００１３】
プローブアレイ１４は、スペーストランスフォーマ２６上に装着される。スペーストランスフォーマは、多層セラミック基板を備える。この基板は、テスト中の各ＤＵＴに電力を印加するために、各プローブＤＵＴアレイ内の適切なプローブに接続された接地面および電源面を含む。アレイ内のこれらのプローブは、スペーストランスフォーマ内の層の異なる層を介して、円形プリント回路基板２８上のコンタクト（不可視）に接続される。当分野で公知のように、この接続は、スペーストランスフォーマ２６と回路基板２８との間に配置されたインターポーザを介してなされ得る。このような接続は、数千もあり得る。プリント回路基板２８上のこのコンタクトは、プローブＤＵＴアレイ１６のような各プローブＤＵＴアレイをテスタ（図示せず）上のチャネルを構成するコンタクトに接続するために使用される。各ウェハ上のＤＵＴ構成は、幾つかの異なる要因（例えば、異なるメーカ、異なる製品、異なるテスタ、異なるウェハサイズなど）によって、変動し得る。その結果、プローブヘッドは、これらの要因から生じるウェハＤＵＴパターンに従うように設計されなくてはならない。ウェハプローバのテスト設定のより詳細な説明は、本明細書にて、参考として援用される米国特許公開第２００４／０１３０３１２号に見出され得る。
【００１４】
ここで、図３〜図５を参照すると、従来技術のプローブアレイ構成３０が、斜線によって示される。プローブアレイ３０は、図１のスペーストランスフォーマ２６上に形成されるプローブアレイ１４と同じように、スペーストランスフォーマ（図３には図示せず）上に形成される。プローブアレイ３０によって形成される形状内に含まれる正方形のそれぞれは、プローブＤＵＴアレイ３１のような異なるプローブＤＵＴアレイに対応し、これらのプローブＤＵＴアレイの全てが一緒になって、プローブアレイ３０を構成する。プローブアレイ３０には、全部で２０５個のプローブＤＵＴアレイがある。図４および図５の半導体ウェハ上のＤＵＴの配置は、ＤＵＴパターン３２を含む太線内の正方形によって模式的に示される。ここで、ＤＵＴパターン３２内の正方形のそれぞれは、ウェハ上に形成された異なるＤＵＴに対応する。ＤＵＴパターン３２を含むウェハ周囲の円形形状は、図面には示されない。図４から分かるように、幾つかのプローブＤＵＴアレイは、ウェハ上の対応する幾つかのＤＵＴに登録される。しかし、ＤＵＴの多くは、対応するＤＵＴアレイに登録されない。さらに、プローブＤＵＴアレイ３４および幾つかのプローブＤＵＴアレイ３６のようなプローブＤＵＴアレイの一部は、ＤＵＴパターン３２の外に拡がり、したがって、ＤＵＴと相対さない。プローブアレイ３０内には、全部で２０５個のプローブＤＵＴアレイがあり、ウェハ上のＤＵＴパターン３２内には、全部で２９０個ある。
【００１５】
図３に示される構成を有する従来技術のプローブヘッドを動作するためには、プローブヘッドおよびウェハは、最初は、図４に示されるように互いに相対的に位置され、ＤＵＴアレイ上のプローブは、パターン３２内のＤＵＴ上の対応するパッドと相対する。ウェハおよびプローブは、ＤＵＴ上のパッドと接触するまで、互いに向かって動かされる。各ＤＵＴは、適切なプローブから電力を供給され、所定のテストプログラムが、ＤＵＴアレイと相対するパターン３２内のＤＵＴのそれぞれで、同時に実行される。様々な入力信号が、ＤＵＴに供給され、ＤＵＴの出力は、そのＤＵＴが設計されたように機能していることを確認するために、モニタされる。テストプログラムが実行し、どのＤＵＴが完全に機能しており、どのＤＵＴが利用され得ないかの判断がなされた後、プローブヘッドとウェハとは、互いから離れ、プローブヘッドは、図５の位置に、ステッピングされる（すなわち、ウェハと相対的にラテラルに動かされる）。プローブアレイ３０とウェハとは、次いで、アレイのプローブチップが、ＤＵＴ上の対応するパッドに対して圧力接触するように、互いに接触するように動かされる。電力が再び印加され、同じテスト手順が実行され、これによって、アレイ上の残っているＤＵＴをテストする。図４と図５とを比較して分かるように、ウェハの中央位置の幾つかのＤＵＴは、２回のタッチダウンの間、これらのＤＵＴに対して、プローブを押し付ける。この例において、１回のタッチダウンでウェハ上の全てのＤＵＴに接触するような大きなプローブヘッドアレイが作成されない理由は、テスタチャネルの数が十分にないこと、（図１に示される）スペーストランスフォーマ２６の製造にサイズ限界があること、およびスペーストランスフォーマ２６を（図２に示される）プローブ１８、２０で密にするときの歩留まり問題（ｙｉｅｌｄ  ｐｒｏｂｌｅｍ）を含む。この特定の場合において、現在利用可能なスペーストランスフォーマ２６は、十分に大きくないので、図４に示されるウェハの下から３つの行は、接触され得ない。
【００１６】
図６のグラフィカル表示は、プローブＤＵＴアレイから１回の接触すなわちタッチダウンを受けるＤＵＴの数と、２回のタッチダウンを受けるＤＵＴの数とを定量化する。ＤＵＴパターン３２内の正方形によって示される各ＤＵＴは、数字１または２のいずれかを含む。数字１を有するＤＵＴは、図４および図５に示されるようなプローブアレイ３０を適用した結果として、１回のみのタッチダウンを受けたのに対し、数字２を有するＤＵＴは、２回のタッチダウンを受けた。
【００１７】
図６の行３８、４０、４２の数は、それぞれ０回、１回、および２回のタッチダウンを有するＤＵＴの数を示す。
【００１８】
まず、テストされないＤＵＴを残すことは望ましくないので、ＤＵＴのいずれもが、０回のタッチダウンを有さない。例えば、左から５列目を見て分かるように、２回のタッチダウンの行に７があり、１回のタッチダウンの行に１１がある。数字７は、この数字７の上の列で、２回のタッチダウンのＤＵＴの数を合計して導出された。同様に、数字１１は、同じ列のＤＵＴから、１回のタッチダウンの数を合計して導出された。そして、他の列の数字のそれぞれも、同様にして導出された。この結果、行４２にあるタッチダウンの全ての合計は、１０７であり、すなわち、ウェハ上の１０７のＤＵＴが２回のタッチダウンを受けた。同様に、行４０の数の合計は、１８３であり、すなわち、１８３個のＤＵＴが１回のタッチダウンを受けた。１０７と１８３との合計は、２９０であり、これは、ウェハ上のＤＵＴの総数である。
【００１９】
簡単に言えば、２０５個のプローブＤＵＴアレイは、２回のウェハタッチダウンで、ウェハ上の全てのＤＵＴをテストし、このとき、２９０個のＤＵＴのうちの１０７個のＤＵＴが、２回のタッチダウンを受ける。
【００２０】
ここで、図７〜図１０に移ると、別の従来技術のプローブアレイ構成１１が、斜線によって示される。図３〜図５と同じ模式表示が、図７〜図１０に使用される。換言すれば、プローブアレイ１１は、スペーストランスフォーマ（図７〜図１０に図示せず）上に形成され、図８および図９のプローブアレイ１１によって形成される形状内に含まれる正方形のそれぞれは、異なるプローブＤＵＴアレイに対応し、プローブＤＵＴアレイの全てが一緒になって、プローブＤＵＴアレイ１１を構成する。
【００２１】
同様に、図８および図９の半導体ウェハ上のＤＵＴの配置は、ＤＵＴパターンを含む太線内の正方形によって模式的に示される。ここで、太線内のＤＵＴパターン内の正方形のそれぞれは、ウェハ上に形成された異なるＤＵＴに対応する。図８および図９の双方から分かるように、幾つかのプローブＤＵＴアレイは、ウェハ上の対応する幾つかのＤＵＴに登録される。しかし、ＤＵＴの多くは、対応するＤＵＴアレイに登録されない。さらに、プローブＤＵＴアレイの一部は、プローブＤＵＴパターンの外に拡がり、したがって、ＤＵＴと相対さない。
【００２２】
図７に示される構成を有する従来技術のプローブヘッドを動作するためには、プローブヘッドおよびウェハは、最初は、図８に示されるように互いに相対的に位置され、ＤＵＴアレイ上のプローブは、対応するＤＵＴパッドと相対する。ウェハおよびプローブは、パッドと接触するまで、互いに向かって動かされる。テストは、上述のように進み、テストが終了すると、プローブヘッドとウェハとは、互いから離れ、プローブヘッドは、図９の位置に、ステッピングされる。プローブアレイ１１とウェハとは、次いで、別のテストのラウンドのために、互いに接触するように動かされる。
【００２３】
図８および図９に示されるプローブアレイ１１のタッチダウンは、図１０の長方形１３によって表わされる。ここで、数字１、２は、図８および図９のタッチダウンをそれぞれ示す。図１０は、ウェハ上のＤＵＴ全てのテストを完了するのに要する追加的なタッチダウンのそれぞれを模式的に示す。例えば、長方形１３内のＤＵＴの全てをテストするタッチダウン１、２の後、プローブヘッドは、図１０の長方形１５で模式的に示される位置３にステッピングされる。プローブヘッドは、再び、テストのために、ＤＵＴと接触する。その後、プローブアレイとウェハとは、互いから離れ、プローブヘッドは、図８と図９との間における１行ステップ（ｏｎｅ−ｒｏｗ  ｓｔｅｐ）と同様に、ＤＵＴの１つ下の行にステッピングされ、長方形１５内のＤＵＴの全てのテストを完了する。
【００２４】
プローブアレイ１１は、数字５、６を有する長方形に、再びステッピングされ、５回目および６回目のタッチダウンおよびテストは、その長方形内のＤＵＴの全てで完了する。追加的なステッピングおよびテストは、ＤＵＴの全てがテストされるまで、図１０の長方形に示されているように行われる。図１０に示されるように、これは、全部で１４回のタッチダウンを要求する。
【００２５】
図８および図９から少し拡大したバージョンのウェハ上のＤＵＴパターンが、各ＤＵＴが受けるタッチダウンの回数とともに、図１１に示される。図から分かるように、記載されたステッピングパターンが使用されるとき、プローブアレイ１１の有利な特徴は、各ＤＵＴが、テスト中に、１回のみのタッチダウンを受けることである。一方、合計１４回のタッチダウンが、ウェハ上のＤＵＴを全てテストするために要求される。この結果、全てのＤＵＴをテストするのに、比較的長い時間を要する。
【００２６】
ここで、図１２〜図１５に移ると、別の従来技術のプローブアレイ１７が、図７〜図１０と同じ模式表示を用いて示される。図７〜図１０は、行飛ばし（ｓｋｉｐｐｅｄ−ｒｏｗ）のアプローチと考えられ得る一方で、図１２〜図１５は、同様のアプローチを、列を飛ばして用いることを包含する。例えば、ウェハＤＵＴ上への１回目のタッチダウンは、図１３に示され、２回目のタッチダウンは、図１４に示される。図１３から図１４へのステップは、ＤＵＴの１列分の横方向のシフトを含む。ステップ１、２は、長方形１９で図１５に模式的に示される。図１５から分かるように、プローブアレイの追加的なステッピングは、まず、タッチダウン３に、次いで、１列分の横方向のシフトでタッチダウン４に、次いで、タッチダウン５に、別の横方向のシフトなどであり、これにより、ウェハ上のＤＵＴの全てをテストする。図１５に示されるように、このアプローチは、合計１６回のタッチダウンを要求する。
【００２７】
ここで、図１６に移ると、少し拡大したバージョンのウェハ上のＤＵＴパターンが、各ＤＵＴ上へのタッチダウンの数とともに示される。行飛ばしプローブアレイと同様に、各ＤＵＴは、１回のみのタッチダウンを受ける。しかし、合計で１６回のタッチダウンが、ウェハ上の全ての４９４個のＤＵＴを全てテストするために要求される。再び、この結果、全てのＤＵＴをテストするのに、比較的長い時間を要する。
【００２８】
ここで、図１７〜図２２に移ると、別の従来技術のプローブアレイ２１およびテスト方法が、これらの図に示される。前述の従来技術の記載と同じ模式表示が、図１７〜図２２に用いられる。ここに示されるのは、チェッカー盤（ｃｈｅｃｋｅｒｂｏａｒｄ）アプローチとして考えられ得る。図１８〜図２１から分かるように、プローブアレイ２１は、図１８に示される第一の位置の上に、タッチダウンする。その後、プローブアレイ１１内の各ＤＵＴアレイが、１回目のタッチダウンでテストされたＤＵＴに隣接するＤＵＴの上となるように、右にステップする。次いで、２回目のタッチダウンから３回目のタッチダウンに、図１９から図２０に進み、それぞれプローブアレイ２１は、ＤＵＴ１つ分とＤＵＴアレイ１つ分、下にステッピングする。最終的に、図２１において、プローブアレイは、左に１列ステッピングする。
【００２９】
図２２を参照すると、長方形２３は、図１８〜図２１の４回のタッチダウンの全てを示す。全部で４回のタッチダウンと、そのそれぞれのタッチダウンの後のテストを完了すると、その結果、長方形２３内のＤＵＴの全てがテストされる。
【００３０】
プローブアレイ２１は、次いで、５回目、６回目、７回目、および８回目のタッチダウンのために、隣接する長方形にステッピングする。これらのタッチダウンは、図１８〜図２０に示されたタッチダウンと同様であるので、その結果、その長方形内の全てのＤＵＴをテストする。テストは、図２２の下側の２つの長方形のそれぞれに続き、全部で１６回のタッチダウンに至り、これによって、ウェハ上の全てのＤＵＴのテストを終える。図２３において、前述の２つの実施形態と同様、ＤＵＴの全てがテストされ、これらは、１回のみのタッチダウンを受ける。しかし、ここでも、多数回、すなわち１６回のタッチダウンがあり、そのウェハに対して、長いテスト時間を要する。
【００３１】
ここで、図２４〜図２６に移ると、本発明に従って作成されたプローブアレイ２５が、これらの図に示される。プローブアレイ２５は、ウェハにタッチする６４個のＤＵＴアレイを含む。このウェハは、行飛ばし、列飛ばし、およびチェッカー盤の従来技術のプローブで示されたのと同じ数で同じ構成のＤＵＴを有する。図２６の菱形すなわちダイヤモンド状の各パターンは、パターン２７のように、プローブアレイ２５の異なるタッチダウンを示す。図２６から分かるように、タッチダウンは、パターン２７のように対応するように番号付けされたパターンによって示され、合計で９回のタッチダウンが、ウェハ上のＤＵＴのそれぞれをテストするために要求される。図２７に示されるように、ＤＵＴのそれぞれは、１回のみのタッチダウンを受ける。しかし、タッチダウンの合計回数は、９回のみであり、上述された行飛ばし、列飛ばし、またはチェッカー盤の従来技術のプローブアレイのいずれよりも少ない。図２７に示されるウェハにおいて、８つのＤＵＴアレイ×８つのＤＵＴアレイ（合計６４個のＤＵＴアレイ）を備える正方形アレイ（図示せず）は、図２７のウェハ上のＤＵＴの全てをテストするのに、１２回のタッチダウンを要し、４つのＤＵＴアレイ×１６個のＤＵＴアレイ（これも合計６４個）の長方形アレイ（図示せず）は、テストを完了するのに、１１回のタッチダウンを要する。
【００３２】
ここで、図２８に移ると、プローブアレイ４４は、複数のプローブＤＵＴアレイを含み、これもまた、本発明に従って作成される。前述のプローブアレイと同様に、プローブアレイ４４は、図１に示されるスペーストランスフォーマ上に形成される。プローブアレイ４４は、図４〜図６と同じＤＵＴパターン（すなわち、同じ構成に位置する同じ数のＤＵＴ、つまりＤＵＴパターン３２）を有するウェハ上のＤＵＴに適用される。しかしながら、プローブアレイ４４の構成は、特に、結果として開口部４６がある点において異なる。
【００３３】
従来技術のプローブヘッドの場合と同様、ウェハ上のＤＵＴパターン３２内のＤＵＴは、２回のタッチダウンで全てテストされ、その１回目が、図２９に示され、その２回目が図３０に示される。図２９および図３０の双方から分かるように、双方のタッチダウンにおいて、２つのＤＵＴアレイが、パターン３２の外側にある。ＤＵＴアレイが、境界の外側にあるとき、そのアレイは、ＤＵＴと相対さず、それゆえ、使用されない。図４および図５から分かるように、１回目のタッチダウンにおいて、全部で４つのＤＵＴが、２回目のタッチダウンにおいて、３つのＤＵＴが、境界の外側にある。
【００３４】
さらに、図３１の模式図から分かるように、従来技術の図６の図よりも、２回のタッチダウンを受けるＤＵＴの数は、かなり少ない。そして、これは、より少ない数のＤＵＴアレイによって行われる。プローブアレイ３０においては、２０５個のＤＵＴアレイがあるのに比べ、プローブアレイ４４においては、１６１個のＤＵＴアレイがある。その結果、より少ないテスタチャネルが利用され、より少ないＤＵＴアレイが各タッチダウンで利用され、そして、より少ないＤＵＴが２回のタッチダウンを受ける。これらの改善によって、効率が向上し、複数回のタッチダウンから生じる損傷の可能性も少なくなる。
【００３５】
ここで、図３２〜図３５に移ると、別のプローブアレイ４８が、本発明に従って作成され、これもまた、ＤＵＴパターン３２で使用するためである。しかし、プローブアレイ４４が１６１個のＤＵＴアレイを有するのに比べ、プローブヘッド４８は、１３３個のＤＵＴアレイのみを有し、３回のタッチダウンを必要とする。ＤＵＴアレイの３回のタッチダウンのそれぞれの位置を示す３回のタッチダウンと、半導体ウェハ上のＤＵＴとは、図３３、図３４、および図３５に、順に示される。図３６から分かるように、４つのＤＵＴのみが３回のタッチダウンを受け、７５個のＤＵＴが２回のタッチダウンを受け、２１１個のＤＵＴが１回のタッチダウンを受けて、全２９０個のＤＵＴがテストされる。プローブアレイ４８は、ウェハごとのタッチダウンの回数が増え、４つのＤＵＴが３回のタッチダウンを受ける結果となるが、それでもなお、テスタチャネルの数が１６１未満であるという制約があるとき、最適な解決策となり得る。
【００３６】
ここで、図３７〜図４０に移ると、プローブアレイ５０が、本発明に従って作成される。このプローブアレイは、上述されたＤＵＴパターンとは異なる数のＤＵＴおよび異なる構成を有するウェハで使用するために設計される。プローブアレイ５０が全部で８５個のＤＵＴアレイを含むのに対し、ＤＵＴパターン５２は、全部で１６９個のＤＵＴを含む。図３８〜図４０に示される３つのウェハタッチダウンは、ＤＵＴパターン５２内のＤＵＴのそれぞれをテストするために使用される。図４１から分かるように、３回のタッチダウンが用いられるが、どのＤＵＴも３回のタッチダウンを受けず、わずか３１個のＤＵＴが２回のタッチダウンを受け、１３８個のＤＵＴは、１回のタッチダウンのみしか受けない。
【００３７】
図４２〜図４４において、別のプローブアレイ５４（これも本発明に従って作成された）が、図３８〜図４１に示されるのと同じＤＵＴパターン５２をテストするために使用される。ここで、しかしながら、プローブアレイ５４には、合計９５個のＤＵＴアレイがある。追加的な数個のＤＵＴアレイは、ウェハへのタッチダウンが２回のみで、ＤＵＴパターン５２内の全てのＤＵＴをテストすることが可能にし、図４３および図４４に示される。これは、プローブアレイ５０によって使用され、図３８〜図４０に示された３回のタッチダウンと対照的である。ＤＵＴアレイの数を追加すると、図４５において、ＤＵＴパターン５２内の６つのＤＵＴのみが２回のタッチダウンを受け、残りのＤＵＴは、１回のみのタッチダウンを受ける。これらの結果は、同じＤＵＴ構成に対してプローブアレイ５０によって得られた結果より優れているが、プローブアレイ５０は、８５個のＤＵＴアレイのみを含み、したがって、テスタチャネルの数のような制約があって、９５個のＤＵＴアレイを含むプローブアレイ５４のようなプローブアレイの使用が妨げられる場合、これが最適な解決策になり得ることを想起されたい。
【００３８】
要約すると、以上に開示されたプローブパターンによって、ウェハごとのタッチダウンの回数が少なくなり、ＤＵＴごとの複数回のタッチダウンの数が減り、要求されるテスタチャネルの数を少なくし、タッチダウンとタッチダウンとの間のステッピング距離を短くすることができ、これらによって、コストを削減し、処理時間を短縮し、テストされる半導体ダイの品質を向上させることができる。本発明の一局面において、進歩性のあるパターンは、開口部、湾入、突起、および島のような１つ以上の不連続性の組み合わせとして、考えられ得る。例えば、開口部４６および湾入５６は、図２８に示され、突起５８は、図３２に示され、島６０は、図４２に示される。図２８に示されるパターン４４の最上部にある２つのＤＵＴアレイ６２は、概ね楕円形状のパターン４４の弓形部分を単に埋めているだけであるので、これらは突起として考慮されない。むしろ、突起および湾入によって意味されるのは、パターンの周囲の全体的な形状からの局部的不連続または逸脱である。
【００３９】
他の有利なパターン（図示せず）は、複数の島を含み得、この島のそれぞれは、主たる周囲またはコヒーレントな周囲を全プローブヘッドパターン内に有さず、それらの島の１つ以上はそれらの島自身に開口部、湾入および／または突起を有する多数のＤＵＴアレイを有する複数の島を含み得る。
【００４０】
本発明の別の局面において、平行四辺形または他の対称的パターンのような対称的なパターンは、半導体ウェハ上のＤＵＴの水平線または垂直線のいずれとも平行でない線に並んだＤＵＴアレイを含み得る。
【００４１】
図示されたパターンは、本明細書に参考としてその全体を援用される米国特許第５，８０６，１８１号に記載されたようなマルチプローブヘッドから作成され得ることを認識することは重要である。また、プローブカードまたはウェハ接触器を作成する他の方法（タングステン針、座屈梁（ｂｕｃｋｌｉｎｇ  ｂｅａｍ）すなわち「コブラ（ｃｏｂｒａ）」状のコンタクト、ＭＥＭｓ構造、膜プローブ、あるいは他の適切な構造の使用を含む）が、同様のメリットを有する同様のパターンに配置され得る場合もある。このパターンは、シリコンウェハ上の電子ダイをテストするプローブヘッドで使用することに限定されず、「バーンイン」またはテストのような任意の目的で、デバイスと繰り返し接触をするコンタクトのアレイを有する任意の接触器に適用され得る。
【００４２】
本発明の原理は、本発明の好ましい実施形態に記載され、図示されてきたが、本発明は、そのような原理から逸脱することなく、配置および詳細に改変がなされ得ることは、明らかなはずである。以下の請求項の精神および範囲の中に入る全ての改変および変更の全てを発明者らは請求する。
【図面の簡単な説明】
【００４３】
【図１】図１は、プローブカードの斜視図であり、該プローブカードは、該プローブカード上に装着されたプローブヘッドを有する。
【図２】図２は、図１のプローブヘッド上のプローブＤＵＴアレイの一部分を特に拡大した図である。
【図３】図３は、プローブヘッド上のプローブＤＵＴアレイの従来技術の構成の模式図である。
【図４】図４は、複数のＤＵＴを有するウェハ上への１回目のタッチダウンの間における図３のプローブＤＵＴアレイを示し、各ＤＵＴは、そのウェハ上のＤＵＴの周囲を示す太線内の正方形によって模式的に示される。
【図５】図５は、図４と同様の図であり、２回目のタッチダウンの間におけるプローブＤＵＴアレイを示す。
【図６】図６は、図４および図５に示されるＤＵＴ構成の拡大バージョンであり、ＤＵＴごとのタッチダウンの回数を示す。
【図７】図７は、プローブヘッド上のプローブＤＵＴアレイの別の従来技術の構成の模式図である。
【図８】図８は、複数のＤＵＴを有するウェハ上への１回目のタッチダウンの間における図７のプローブＤＵＴアレイを示し、各ＤＵＴは、そのウェハ上のＤＵＴの周囲を示す太線内の正方形によって、模式的に示される。
【図９】図９は、図８と同様の図であり、２回目のタッチダウンの間におけるプローブＤＵＴアレイを示す。
【図１０】図１０は、ウェハ上のＤＵＴの全てをテストするのに要するタッチダウンの総回数を示す模式図である。
【図１１】図１１は、図８および図９に示されるＤＵＴ構成の拡大バージョンであり、ＤＵＴごとのタッチダウンの回数を示す。
【図１２】図１２は、プローブヘッド上のプローブＤＵＴアレイの別の従来技術の構成の模式図である。
【図１３】図１３は、複数のＤＵＴを有するウェハ上への１回目のタッチダウンの間における図１２のプローブＤＵＴアレイを示し、各ＤＵＴは、そのウェハ上のＤＵＴの周囲を示す太線内の正方形によって、模式的に示される。
【図１４】図１４は、図１３と同様の図であり、２回目のタッチダウンの間におけるプローブＤＵＴアレイを示す。
【図１５】図１５は、ウェハ上のＤＵＴの全てをテストするのに要するタッチダウンの総回数を示す模式図である。
【図１６】図１６は、図１３および図１４に示されるＤＵＴ構成の拡大バージョンであり、ＤＵＴごとのタッチダウンの回数を示す。
【図１７】図１７は、プローブヘッド上のプローブＤＵＴアレイの別の従来技術の構成の模式図である。
【図１８】図１８は、複数のＤＵＴを有するウェハ上への１回目のタッチダウンの間における図１７のプローブＤＵＴアレイを示し、各ＤＵＴは、そのウェハ上のＤＵＴの周囲を示す太線内の正方形によって、模式的に示される。
【図１９】図１９は、図１８と同様の図であり、２回目のタッチダウンの間におけるプローブＤＵＴアレイを示す。
【図２０】図２０は、図１８および図１９と同様の図であり、３回目のタッチダウンの間におけるプローブＤＵＴアレイを示す。
【図２１】図２１は、図１８〜図２０と同様の図であり、４回目のタッチダウンの間におけるプローブＤＵＴアレイを示す。
【図２２】図２２は、ウェハ上のＤＵＴの全てをテストするのに要するタッチダウンの総回数を示す模式図である。
【図２３】図２３は、図１８〜図２１に示されるＤＵＴ構成の拡大バージョンであり、ＤＵＴごとのタッチダウンの回数を示す。
【図２４】図２４は、本発明に従って作成されたプローブヘッド上のプローブＤＵＴアレイの模式図である。
【図２５】図２５は、複数のＤＵＴを有するウェハ上への１回目のタッチダウンの間における図２４のプローブＤＵＴアレイを示し、各ＤＵＴは、そのウェハ上のＤＵＴの周囲を示す太線内の正方形によって模式的に示される。
【図２６】図２６は、ウェハ上のＤＵＴの全てをテストするのに要するタッチダウンの総回数を示す模式図である。
【図２７】図２７は、図２５に示されるＤＵＴ構成の拡大バージョンであり、ＤＵＴごとのタッチダウンの回数を示す。
【図２８】図２８は、本発明の第二の実施形態に従って作成されたプローブヘッド上のプローブＤＵＴアレイの模式図である。
【図２９】図２９は、複数のＤＵＴを有するウェハ上への１回目のタッチダウンの間における図２８のプローブＤＵＴアレイを示し、各ＤＵＴは、そのウェハ上のＤＵＴの周囲を示す太線内の正方形によって模式的に示される。
【図３０】図３０は、図２９と同様の図であり、２回目のタッチダウンの間におけるプローブＤＵＴアレイを示す。
【図３１】図３１は、図２９および図３０に示されるＤＵＴ構成の拡大バージョンであり、ＤＵＴごとのタッチダウンの回数を示す。
【図３２】図３２は、本発明の第三の実施形態に従って作成されたプローブヘッド上のプローブＤＵＴアレイの模式図である。
【図３３】図３３は、複数のＤＵＴを有するウェハ上への１回目のタッチダウンの間における図３２のプローブＤＵＴアレイを示し、各ＤＵＴは、そのウェハ上のＤＵＴの周囲を示す太線内の正方形によって模式的に示される。
【図３４】図３４は、図３３と同様の図であり、２回目のタッチダウンの間におけるプローブＤＵＴアレイを示す。
【図３５】図３５は、図３３および図３４と同様の図であり、３回目のタッチダウンの間におけるプローブＤＵＴアレイを示す。
【図３６】図３６は、図３３〜図３５に示されるＤＵＴ構成の拡大バージョンであり、ＤＵＴごとのタッチダウンの回数を示す。
【図３７】図３７は、本発明の第四の実施形態に従って作成されたプローブヘッド上のプローブＤＵＴアレイの模式図である。
【図３８】図３８は、複数のＤＵＴを有するウェハ上への１回目のタッチダウンの間における図３７のプローブＤＵＴアレイを示し、各ＤＵＴは、そのウェハ上のＤＵＴの周囲を示す太線内の正方形によって模式的に示される。
【図３９】図３９は、図３８と同様の図であり、２回目のタッチダウンの間におけるプローブＤＵＴアレイを示す。
【図４０】図４０は、図３８および図３９と同様の図であり、３回目のタッチダウンの間におけるプローブＤＵＴアレイを示す。
【図４１】図４１は、図３８〜図４０に示されるＤＵＴ構成の拡大バージョンであり、ＤＵＴごとのタッチダウンの回数を示す。
【図４２】図４２は、本発明の第五の実施形態に従って作成されたプローブヘッド上のプローブＤＵＴアレイの模式図である。
【図４３】図４３は、複数のＤＵＴを有するウェハ上への１回目のタッチダウンの間における図４２のプローブＤＵＴアレイを示し、各ＤＵＴは、そのウェハ上のＤＵＴの周囲を示す太線内の正方形によって模式的に示される。
【図４４】図４４は、図４３と同様の図であり、２回目のタッチダウンの間におけるプローブＤＵＴアレイを示す。
【図４５】図４５は、図４３および図４４に示されるＤＵＴ構成の拡大バージョンであり、ＤＵＴごとのタッチダウンの回数を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【国際調査報告】
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