(57)【要約】  集積空間光変調器を製造する方法。該方法は、ボンディング表面を含む第１の基板を提供するステップと、デバイス基板を処理して少なくとも１つの電極層を形成するステップであって、該電極層が複数の電極を含むステップと、該電極層上にスタンドオフ層を堆積するステップとを含んでいる。該方法はさらに、該スタンドオフ層からスタンドオフ構造を形成するステップと、該第１の基板の該ボンディング表面を該デバイス基板の該スタンドオフ構造に接合するステップとを含んでいる。具体的な実施形態では、該方法はさらに、スタンドオフ層を堆積する該ステップの後に、該スタンドオフ層の化学的機械的研磨を実行して該スタンドオフ層の上部表面を平坦化するステップを含んでいる。【選択図】  図３Ｆ
2008527426.tif 000002
【特許請求の範囲】
【請求項１】
集積空間光変調器を製造する方法であって、
ボンディング表面を含む第１の基板を提供するステップと、
デバイス基板を処理して、少なくとも１つの電極層を形成するステップであり、前記電極層が複数の電極を含んでいるステップと、
前記電極層にスタンドオフ層を堆積するステップと、
前記スタンドオフ層からスタンドオフ構造を形成するステップと、
前記第１の基板の前記ボンディング表面を前記デバイス基板上の前記スタンドオフ構造に接合するステップと、
を備える方法。
【請求項２】
スタンドオフ層を堆積する前記ステップの後、前記スタンドオフ層の化学的機械的研磨を実行して、前記スタンドオフ層の上部表面を平坦化するステップをさらに備える、請求項１に記載の方法。
【請求項３】
前記第１の基板がシリコンオンインシュレーター基板である、請求項１に記載の方法。
【請求項４】
前記スタンドオフ層が、酸化シリコン、窒化シリコン、酸窒化シリコン、多結晶シリコン、アモルファスシリコンおよび低温多結晶シリコンからなる群より選択される材料から製造される、請求項１に記載の方法。
【請求項５】
前記スタンドオフ構造が熱的絶縁性である、請求項４に記載の方法。
【請求項６】
前記スタンドオフ構造が電気的絶縁性である、請求項４に記載の方法。
【請求項７】
前記スタンドオフ層が低温堆積プロセスを使用して堆積される、請求項４に記載の方法。
【請求項８】
前記低温堆積プロセスが、４００℃未満の温度で実行される堆積プロセスである、請求項７に記載の方法。
【請求項９】
前記デバイス基板がＣＭＯＳ回路を備える、請求項７に記載の方法。
【請求項１０】
前記スタンドオフ構造が０．５μｍ〜２．５μｍの高さを有する、請求項１に記載の方法。
【請求項１１】
前記形成ステップが、前記スタンドオフ層をエッチングして、前記スタンドオフ構造を形成する工程を備える、請求項１に記載の方法。
【請求項１２】
前記接合ステップが、１ｃｍ未満の耐性要件の整列プロセスを使用して実行される、請求項１に記載の方法。
【請求項１３】
前記接合ステップが、室温で共有結合を形成する工程を備える、請求項１２に記載の方法。
【請求項１４】
前記接合ステップが、プラズマ活性化プロセスおよび室温共有結合プロセスを備える、請求項１３に記載の方法。
【請求項１５】
集積空間光変調器を製造する方法であって、
ボンディング表面を含む第１の基板を提供するステップと、
複数の電極を含む第２の基板を提供するステップと、
前記第２の基板にスタンドオフ層を堆積するステップと、
前記スタンドオフ層からスタンドオフ構造を形成するステップと、
前記第１の基板の前記ボンディング表面を前記第２の基板の前記スタンドオフ構造に接合するステップと、
前記第１の基板を薄厚化するステップと、
前記第１の基板をパターニングして、マスクを形成するステップと、
前記第１の基板から複数の可動性構造を形成するステップであり、前記可動性構造のうちの少なくとも１つが前記複数の電極のうちの少なくとも１つと整列されるステップとを備える方法。
【請求項１６】
前記第１の基板を薄厚化する前記ステップが、第１のシリコン層および埋め込み酸化膜層を除去して、第２の半透明シリコン層を暴露する工程を備える、請求項１５に記載の方法。
【請求項１７】
前記第１の基板をパターニングして、エッチングマスクを形成する前記ステップが、前記第２の半透明シリコン層を介して前記第２の基板をイメージングして、前記複数の可動性構造のうちの前記少なくとも１つを、前記複数の電極のうちの少なくとも１つに整列させる工程を備える、請求項１６に記載の方法。
【請求項１８】
集積空間光変調器のアレイであって、
デバイス基板に結合された電極層であって、複数の電極および少なくとも１つの整列マークを含む電極層と、
３次元スタンドオフ構造であって、前記デバイス基板に平行な平面において画成される側部領域と、前記デバイス基板に結合された底部領域と、前記底部領域に対向する上部領域とを有する３次元スタンドオフ構造と、
前記スタンドオフ構造の前記上部領域に結合された半透明シリコン層と
を備え、
前記半透明シリコン層が、
前記スタンドオフ構造の前記上部領域に結合されたヒンジサポート領域と、
前記ヒンジサポート領域に結合された複数のヒンジと、
前記半透明シリコン層を介して前記少なくとも１つの整列マークをイメージングすることによって、前記少なくとも１つの整列マークに対して整列された複数の可動性部材とを備える、集積空間光変調器のアレイ。
【請求項１９】
前記スタンドオフ構造が４００℃未満の温度で堆積された層から製造され、前記層が、酸化シリコン、窒化シリコン、酸窒化シリコン、多結晶シリコン、アモルファスシリコンおよび多結晶シリコンからなる群より選択される、請求項１８に記載の集積空間光変調器のアレイ。
【請求項２０】
前記層が、堆積後に化学的機械的研磨プロセスを使用して研磨される、請求項１９に記載の集積空間光変調器のアレイ。
【発明の詳細な説明】
【発明の背景】
【０００１】
[0001]本発明は、概して半導体処理技術に関する。より具体的には、本発明は、集積空間光変調器を形成する方法および構造を含む。単なる例証として、本発明は、ボンディング基板構造にあるスタンドオフ構造を形成する方法に適用されてきた。この方法および構造は、アクチュエータ、センサ、検出器およびディスプレイコンポーネントなどの他の用途にも適用可能である。
【０００２】
[0002]空間光変調器（ＳＬＭ）は、光学情報処理、投影ディスプレイ、ビデオおよびグラフィックスモニタ、およびテレビのエリアで多数の用途を有している。反射型ＳＬＭは、入射光を空間パターンで変調して、電気または光学入力に対応する画像を反射させるデバイスである。入射光は位相、強度、偏光あるいは偏向方向において変調されてもよい。反射型ＳＬＭは通常、入射光を反射することができるアドレス可能ピクチャ要素（画素）の１または２次元アレイからなる。ソース画素データはまず関連制御回路によって処理されてから、一度に１フレームずつ画素アレイにロードされる。
【０００３】
[0003]ＳＬＭを製造するのに使用される製造プロセスは様々である。製造プロセスの一部では、複数の基板がボンディングされて、ＳＬＭ構造を形成する。これらの製造プロセスの一部は、ボンディング前にミクロン程度の耐性による基板の整列を必要とし、これは時間がかかりかつ高価なプロセスである場合がある。
【０００４】
[0004]従って、当分野において、集積ＳＬＭ用の方法および構造の改良の必要性がある。
【発明の概要】
【０００５】
[0005]本発明に従って、半導体処理技術が提供される。より具体的には、本発明は、集積空間光変調器を形成する方法および構造を含んでいる。単なる例証として、本発明は、ボンディング基板構造にあるスタンドオフ構造を形成する方法に適用されてきた。該方法および構造は、アクチュエータ、センサ、検出器およびディスプレイコンポーネントなどの他の用途にも適用可能である。
【０００６】
[0006]本発明の特定の実施形態では、集積空間光変調器を製造する方法が提供される。該方法は、ボンディング表面を含む第１の基板を提供するステップと、デバイス基板を処理して少なくとも１つの電極層を形成するステップであって、該電極層が複数の電極を含むステップと、スタンドオフ層を該電極層上に堆積するステップとを備えている。該方法はまた、該スタンドオフ層からスタンドオフ構造を形成するステップと、該第１の基板の該ボンディング表面を該デバイス基板上の該スタンドオフ構造に接合させるステップとを備えている。
【０００７】
[0007]本発明の別の特定の実施形態では、集積空間光変調器を製造する方法が提供される。該方法は、ボンディング表面を含む第１の基板を提供するステップと、複数の電極を含む第２の基板を提供するステップと、該第２の基板上にスタンドオフ層を堆積するステップとを備えている。該方法はまた、該スタンドオフ層からスタンドオフ構造を形成するステップと、該第１の基板の該ボンディング表面を該第２の基板上の該スタンドオフ構造に接合するステップと、該第１の基板を薄厚化するステップとを備えている。該方法はさらに、該第１の基板をパターニングして、マスクを形成するステップと、該第１の基板から複数の可動性構造を形成するステップとを備えており、該可動性構造のうちの少なくとも１つは該複数の電極のうちの少なくとも１つと整列されている。
【０００８】
[0008]本発明のさらに別の特定の実施形態では、集積空間光変調器アレイが提供される。該集積空間光変調器アレイは、デバイス基板に結合された電極層であって、複数の電極および少なくとも１つの整列マークを含む電極層と、３次元スタンドオフ構造であって、該デバイス基板に平行な平面において画成された側部領域、該デバイス基板に結合された底部領域、および該底部領域に対向する上部領域を有するスタンドオフ構造とを備えている。該装置はさらに、該スタンドオフ構造の該上部領域に結合された半透明シリコン層であって、該スタンドオフ構造の該上部領域に結合されたヒンジサポート領域を備える半透明シリコン層と、該ヒンジサポート領域に結合された複数のヒンジと、該半透明シリコン層を介して該少なくとも１つの整列マークをイメージングすることによって該少なくとも１つの整列マークに対して整列されている複数の可動性部材とを備えている。
【０００９】
[0009]多数の利点が、従来技術に対する本発明を使用して達成される。例えば、本発明に従った実施形態において、該基板ボンディングプロセス中に使用される該整列耐性は大きく緩和される。さらに、一実施形態で使用される複合基板の寸法は低減されて、コストを削減し、かつ層の均一性を改良することができる。この層均一性の増大は、例えば該複合基板にあるマイクロミラー層の厚さに拡張する。加えて、本発明の実施形態に従って製造されたスタンドオフはボンディング表面の表面粗さを削減することによって、ボンド強度の増大をもたらす。実施形態に応じて、これらの利点のうちの１つ以上が存在することがある。これらおよび他の利点について本明細書を通じてより具体的に後述されている。
【００１０】
[0010]本発明の種々の追加目的、特徴および利点について、後述の詳細な説明および添付の図面を参照してより完全に認識可能である。
【特定の実施形態の説明】
【００１１】
[0016]本発明に従って、半導体処理技術が提供される。より具体的には、本発明は、集積空間光変調器を形成する方法および構造を含んでいる。単なる例証として、本発明は、ボンド基板構造にあるスタンドオフ構造を形成する方法に適用されてきた。この方法および構造は、アクチュエータ、センサ、検出器およびディスプレイコンポーネントなどの他の用途にも適用可能である。
【００１２】
[0017]図１は、ウェーハボンディング前の従来のシリコンオンインシュレーター（ＳＯＩ）基板構造および電極基板の簡略概略側面図である。一部の用途では、ＳＯＩ基板１００が処理されて、層１１４から形成された複数の偏向デバイス（図示せず）を含む。偏向デバイスは、可動性ミラーなどのミラー構造であってもよい。このようなミラー構造は、空間光変調器などを形成するマイクロミラーアレイなどのディスプレイデバイスに使用可能である。図面に図示されているように、層１１０はシリコンであり、層１１２は埋め込み酸化膜であり、層１１４は単結晶シリコンである。他の同様の基板材料、例えば多結晶シリコンやアモルファスシリコンが、他の実施形態で層１１０〜１１４を形成するのに使用される。
【００１３】
[0018]ＳＯＩ基板の層１１４は、半導体処理技術を使用して処理されてサポート部材１１６を形成し、これは層１１４の表面から延びている。当業者に周知のマスキングおよびエッチングプロセスが、サポート部材１１６を形成するために利用される。通常のプロセスでは、エッチングステップの深さ１３０はサポート部材の高さを画成するのに対して、マスキング層の横方向寸法はサポート部材の２次元プロファイルを画成する。表面１３２の表面形態はエッチングプロセスの関数であり、通常は、平滑な表面に均一なエッチング深さを提供するように選択される。サポート部材１１６は図面には１次元でのみで図示されているが、通常サポート部材１１６によって囲まれている凹状領域１１８を画成する２次元構造を形成する。単結晶シリコンの層から製造されるサポート部材はある程度の機械的剛性を複合構造に提供し、発達した半導体処理技術を使用して処理される。
【００１４】
[0019]電極基板１０５は、示されているように、複数の電極デバイス１２２を有する集積回路デバイスであってもよい。集積回路デバイスは、電極（図示せず）の各々に結合されたドライブデバイスを含むことができる。一用途において、ドライブデバイスは、複数の電極デバイス１２２の形成前の処理ステップ（図示せず）で製造されたＣＭＯＳ回路を含んでいる。ドライブデバイスは、電圧を電極に印加してＳＯＩ基板構造にある選択ミラーデバイスを起動させるために使用可能である。好ましくは、電極基板構造は、シリコンウェーハや他の同様の基板材料を使用して作られる。ＳＯＩおよび電極基板構造の両方に関する詳細は共同所有され、かつ参照として本明細書に組み込まれている、２００４年１月１３日に出願された米国特許出願第１０／７５６，９３６号に見ることができる。
【００１５】
[0020]一部の用途では、基板１００および１０５は接合されて、複合基板構造を形成する。ウェーハボンディング技術は、基板を接合して、機械的ボンドを形成するために利用される。基板１００の下部表面から延びるサポート部材１１６は、場所１２０において、電極基板の上部表面にボンディングされる。例えば、シリコンから製造されたサポート部材は、シリコン電極基板の上部表面にあるシリコンエリアにボンディングされる場合に密封シールを形成することがある。凹状領域１１８は、ボンディングプロセス後に、電極１２２の上方にキャビティを形成することになる。ボンディング後、基板１００は、化学的機械的研磨（ＣＭＰ）、研削、エッチバック、これらの組み合わせなどを使用して薄厚化される。一用途では、埋め込み酸化膜層１１２は薄厚化プロセス中にエッチストップ層を提供する。層１１４の暴露後、ミラー構造は上記のように層１１４においてパターニングおよび製造される。
【００１６】
[0021]図１に図示されるように、２つの基板はウェーハボンディング前に整列される。電極へのサポート部材の整列は、領域１１８上方に形成されたミラーと電極１２２の正しい空間的関係を保証するように制御される。さらに、電極基板上のボンディングエリア１２０へのサポート部材１１６の整列は、サポート部材が、例えば電極ではなく電極基板のシリコン材料との所望の接触をなすことを保証するように制御される。ウェーハ整列技術は発達していたが、処理ステップの追加、処理コストの増大およびスループットの低下を伴うことがある。
【００１７】
[0022]図２は、本発明の実施形態に従った集積スペーサー構造を具備する第１の基板およびデバイス基板の簡略概略側面図である。図面に図示されているように、第１の基板はＳＯＩ基板２００であり、多数の層を含んでいる。一実施形態では、ＳＯＩ基板は、シリコン層（２１０）と、埋め込み酸化膜層（２１２）と、追加のシリコン層（２１４）とを含む多層基板である。具体的な実施形態では、シリコン層２１０および２１４は単結晶シリコン層であるが、このことは本発明には必要ではない。本発明に従った代替実施形態は、多結晶シリコン層、アモルファスシリコン層、および他の適切な基板層を含んでいる。埋め込み酸化膜層は、本発明の一実施形態ではエッチストップとして作用し、ここでは基板２００は、基板２０５へのボンディング後に層２１０および２１２の除去によって薄厚化される。本発明の一部の実施形態では、シリコン担持層２１４は、図１に図示されているシリコン層１１４と比較して厚さが低減されることがある。
【００１８】
[0023]図２に図示され、かつより完全に後述されるように、スタンドオフ構造２２０は、層２１４から形成されるのではなく、デバイス基板２０５の一部として製造される。その結果、層２１４の厚さは一部の実施形態では低減され、ＳＯＩ基板のコストを低減することができる。さらに、層２１４の厚さが削減されると、層の均一性は増大されることがあり、本発明の一部の実施形態に従って層２１４に製造されたマイクロミラーの均一性の増大をもたらすことになる。加えて、基板２０５上に集積構造としてスタンドオフ構造を形成することは、図１に図示されるように、サポート部材１１６を形成するために使用されるエッチングステップの除去を可能にする。図１を参照すると、表面１３２の形態は、エッチングプロセスによって画成されるのではなく、ＳＯＩ基板を製造するのに使用されるプロセスの関数である。従って、研磨および仕上げステップは、エッチングプロセスによって通常生成されるよりも平滑な層２１４の表面を提供するために使用されてもよい。
【００１９】
[0024]デバイス基板２０５は多数の層を含んでおり、このうちの選択された少数のみが図２に図示されている。図面に図示されている層は電極２２２ａおよび２２２ｂを含んでいる。一実施形態では、電極２２２ａは第１の方向のマイクロミラーの傾斜を制御するように適合された電極であり、電極２２２ｂは、第１の方向に対向する第２の方向のマイクロミラーの傾斜を制御するように適合された電極である。当業者には明らかであるように、追加金属、絶縁体およびビア層ならびに他のデバイスが通常基板２０５に製造される。本発明の一部の実施形態では、これらの追加層およびデバイスは、電極２２２の形成前の処理ステップで製造され、かつ電極を駆動するために利用されるＣＭＯＳ回路を含んでいる。具体的な実施形態では、電極２２２を含む層に伴ってこれらの層は、標準ＣＭＯＳプロセスを使用して製造される。
【００２０】
[0025]一実施形態でマイクロミラーが形成される、電極２２２と層２１４間の垂直間隙を提供するために、スタンドオフ構造２２０は基板２０５の表面に形成される。本発明に従った実施形態では、スタンドオフ構造は所定の寸法を有している。本発明の実施形態では、スタンドオフ構造の高さは１．９μｍである。代替的に、この高さは、他の実施形態では約０．５μｍ〜２．５μｍに及ぶ。当然、この高さは具体的な用途に左右されることになる。加えて、スタンドオフ構造の横方向寸法は所定である。図２に図示された実施形態では、スタンドオフ構造は０．５μｍの横方向幅を有しており、図面の平面に延びる２次元パターンに形成される。代替実施形態では、スタンドオフ構造の横方向幅は約０．２５μｍ〜約１．０μｍに及ぶ。
【００２１】
[0026]一部の実施形態のスタンドオフ構造の寸法は、層２１４に形成されたマイクロミラーの寸法と関連して画成される。例えば、特定の実施形態では、起動状態でのマイクロミラーの傾斜角度は１２°である。従って、マイクロミラーが回転するマイクロミラーとヒンジとの関係に伴って、マイクロミラーの幅、長さおよび深さは、スタンドオフ構造寸法の判断において入力として使用されてもよい。単なる例証として、コーナからコーナにわたる対角ヒンジを具備する正方形のマイクロミラーについて、マイクロミラーの中央からマイクロミラーのコーナまでの距離は直角三角形の斜辺を画成する。１２°の傾斜角度は直角三角形の底辺と斜辺の間の角度を画成する。従って、マイクロミラーが起動状態にある場合にマイクロミラーのコーナおよび基板２０５が接触されるスタンドオフ構造の最小高さを算出することができる。当然、他のデバイス特徴に伴って基板２０５の表面の上方に延びる電極は、算出プロセスおよび生成される結果に影響を与える。
【００２２】
[0027]図２に図示されるように、スタンドオフ構造は酸化シリコン（ＳｉｘＯｙ）から製造されるが、このことは本発明には必要ではない。他の適切な材料が本発明の範囲内で使用されてもよい。例えば、窒化シリコン（ＳｉｘＮｙ）から製造されたスタンドオフは代替実施形態で利用される。さらに別の実施形態では、酸窒化シリコン（ＳｉＯＮ）がスタンドオフ構造を製造するのに使用される。さらに、アモルファス多結晶シリコンを含む多結晶シリコン材料が、本発明に従ったさらに別の代替実施形態で利用される。層２１４との強力ボンドの形成、基板２０５への良好な接着および機械的剛性を含む適切な特徴を具備する材料はＳｉｘＯｙ材料に対する受容可能な置換物である。
【００２３】
[0028]さらに、本発明の一部の実施形態では、スタンドオフ構造が製造される１つまたは複数の層を堆積するために使用されるプロセスがデバイス基板にある構造に関して実行される。例えば、これらの高温体積プロセスは金属にダメージを与えたり、ＣＭＯＳ回路と関連した接合の拡散をもたらしたりするため、一部のＣＭＯＳ回路は高温堆積プロセスを実行することによって悪影響を被ることがある。従って、本発明の具体的な実施形態では、５００℃未満の温度で実行されるプロセスなどの低温堆積、パターニングおよびエッチングプロセスが、スタンドオフ構造が製造される層を形成するために使用される。別の特定の実施形態では、４００℃未満で実行される堆積、パターニングおよびエッチングプロセスが、スタンドオフ構造が製造される層を形成するために使用される。
【００２４】
[0029]図３Ａ〜３Ｅは、本発明の実施形態に従ったプロセスフローの簡略概略図である。図３Ａに図示されているように、基板２０５は上記のように提供および処理される。初期の処理ステップは通常ＣＭＯＳ回路の形成を含んでいる。デバイス基板の製造プロセスのさらなる詳細は、同時係属かつ共同所有の２００４年１月１３日に出願された米国特許出願第１０／７５６，９２３号に提供されており、これは参照として本明細書に組み込まれている。電極２２２ａおよび２２２ｂは通常、金属層の堆積および／またはパターニングによって形成される。電極の形成後、厚さｔ１の層３１０が基板２０５に堆積される。層３１０は本発明の特定の実施形態では二酸化シリコン（ＳｉＯ２）であるが、上記のように、このことは本発明には必要とされていない。他の適切な材料が本発明の範囲内で使用されてもよい。例えば、層３１０は、代替実施形態では窒化シリコン（Ｓｉ３Ｎ４）または酸窒化シリコン（ＳｉＯＮ）の層の堆積によって形成される。さらに、アモルファス多結晶シリコンを含む多結晶シリコン材料が、本発明に従ったさらに別の代替実施形態において、層３１０を形成するために堆積される。
【００２５】
[0030]堆積された層３１０は、最初に堆積されたような所定の厚さｔ１を有している。特定の実施形態では、厚さｔ１は２．６μｍである。他の実施形態では、厚さは約１．０μｍ〜約３．０μｍに及ぶ。当然、厚さは具体的な用途に左右されることになる。図３Ａに図示されているように、堆積された層３１０の上部表面３１２は図３Ａにおいては基板２０５にわたって均一であり、平らな表面をもたらす。しかしながら、堆積後の平らな表面というのは本発明では必要とされていない。具体的な堆積プロセスにおいて、電極２２２のパターニングされた性質は、層３１０の厚さが横方向位置の関数として変化することをもたらし、全体的に平坦ではない上部表面３１２を生成する。
【００２６】
[0031]堆積された層３１０の上部表面３１２を平坦化するために、任意のＣＭＰステップが本発明の実施形態において実行される。ＣＭＰプロセスによって生成された結果は図３Ａの破線３１４と、図３Ａおよび３Ｂの厚さｔ２で図示されている。線３１４の上にあるスタンドオフ材料はＣＭＰプロセス中に除去されて、厚さｔ２の、高度に研磨および平坦化された層３１６をもたらす。具体的な実施形態では、平坦化された表面３１４の二乗平均平方根（ＲＭＳ）粗さは約５Å以下である。後述されるように、ＣＭＰプロセス中に生成された極めて平滑な表面は、デバイス基板への複合基板のボンディングを容易にする。本発明の実施形態では、ＣＭＰプロセス後のスタンドオフ構造の高さｔ２は約１．９μｍである。代替的に、この高さは、他の実施形態では約０．５μｍ〜約２．５μｍに及ぶ。当然、この高さは具体的な用途に左右されることになる。
【００２７】
[0032]図３Ｂは、フォトレジスト層が堆積およびパターニングされて、スタンドオフ層３１６の表面３１４上にエッチングマスク３２０を形成するフォトリソグラフィプロセスを図示している。図面に図示されているように、スタンドオフ層は厚さｔ２に平坦化および薄厚化されて、表面３１４をスタンドオフ層の上部表面として提供する。フォトリソグラフィプロセスは既知であり、また当業者に明らかであるように、エッチングマスク３２０の寸法はフォトリソグラフィ中にしっかりと制御されてもよい。エッチングマスク３２０は、スタンドオフ材料をエッチングするのに使用されるエッチングプロセスに対して抵抗力のある任意の適切な材料から形成されてもよい。特定の実施形態では、ＡｌやＴｉＮなどの金属のエッチングマスクが利用される。エッチングマスク３２０は図３Ｂに１次元で図示されているが、２次元パターンが表面３１４に形成されて所望の形状のスタンドオフ領域を生成してもよいことは当業者には明らかであろう。単なる例証として、図３Ｇは、スタンドオフ領域に可能な２次元パターンの簡略上面図を図示している。
【００２８】
[0033]図３Ｃは、エッチングプロセス後の基板２０５およびパターニング済みスタンドオフ領域３３０を図示している。図面に図示されているように、スタンドオフ層３１６の一部分はエッチングプロセス中に除去されており、スタンドオフ領域３３０の形成をもたらす。スタンドオフ領域３３０の横方向寸法は、エッチングマスク３２０の形状およびエッチングプロセスの関数である。図面に図示されているように、線３３８に沿ったスタンドオフ領域の中心間距離は１３．５μｍである。正方形のマイクロミラーについて、中心間距離は線３３８に直交する方向において同じである。当然、矩形のマイクロミラーについては、直交する方向の間隔は変化することがある。加えて、電極２２２と関連したマイクロミラーはスタンドオフ領域の中心間距離よりも短い寸法を有することになり、マイクロミラーは電極にある電気信号に応答して移動することができる。
【００２９】
[0034]スタンドオフ領域が酸化シリコン、窒化シリコンまたは酸窒化シリコンあるいはこれらの組み合わせから製造される本発明の実施形態は、スタンドオフ領域材料の電気的および熱的特性に基づいた利点を提供する。例えば、とりわけこれらの材料は高度の電気絶縁性を提供して、デバイス基板をミラー層２１４から電気的に絶縁させる。さらに、熱的絶縁性などの、スタンドオフ層を堆積するのに使用される材料の熱特性は一部の実施形態によって提供される。単なる例証として、層２１４に製造されたマイクロミラーによって吸収された光はマイクロミラーの温度を増大させることがある。従って、例えば、熱絶縁スタンドオフ領域は、マイクロミラーからデバイス基板への熱の伝導を低減することになる。アモルファス多結晶シリコンを含む多結晶シリコン材料などの他の適切なスタンドオフ領域材料は、代替実施形態において利点を提供する電気的および熱的特性によって特徴付けられる。
【００３０】
[0035]図３Ｃに図示されるように、スタンドオフ領域３３０を画成するために等方性エッチングが使用されてきた。エッチングプロファイルは所定の厚さのスタンドオフ領域の垂直壁を画成する。図において、スタンドオフ領域の横方向厚さ３３９は０．５μｍである。他の実施形態では、スタンドオフ領域の厚さは約０．２５μｍ〜約１μｍに変化する。当業者には明らかであるように、空間光変調器の充填比は、スタンドオフ領域の厚さの関数である。電極２２２間に堆積された酸化膜層３３２の上部表面３３６のディシング（ｄｉｓｈｉｎｇ）が図面に図示されているが、このことは本発明には必要とされていない。加えて、スタンドオフ領域３３０に隣接する酸化膜３３４のディシングが図面に図示されているが、この効果はエッチングプロセスの関数である。電極２２２の上部表面で終了するエッチングプロセスは、電極の同時暴露および基板２０５の表面のパッシベーションをもたらす代替プロセスで使用される。さらに別の実施形態では、エッチングプロセスは電極層の暴露前に終了されて、スタンドオフ層３１６はスタンドオフ領域３３０の形態の機械的サポートのみならず、基板２０５上の電極に対するさらなるパッシベーション利点をも提供することができる。
【００３１】
[0036]上述のように、本発明の一部の実施形態では、スタンドオフ構造が製造される１つまたは複数の層を堆積、パターニングおよびエッチングするのに使用されるプロセスは低温で実行される。例えば、これらの処理ステップは、ＣＭＯＳ回路などのスタンドオフ構造の形成前にデバイス基板にある構造に対して実行されてもよい。一部のＣＭＯＳ回路は高温堆積プロセスを実行することによって悪影響を被ることがあり、このことは金属結合ＣＭＯＳトランジスタにダメージを与えたり、ＣＭＯＳ回路と関連した接合の拡散をもたらしたりすることがあるため、低温堆積プロセスが本発明の一部の実施形態に従って利用される。さらに、本発明の具体的な実施形態では、５００℃未満の温度で実行されるプロセスなどの低温堆積、パターニングおよびエッチングプロセスが、スタンドオフ構造が製造される１つまたは複数の層を形成するのに使用される。別の特定の実施形態では、４００℃未満で実行される堆積、パターニングおよびエッチングプロセスが、スタンドオフ構造が製造される層を形成するために使用される。当業者は、低温プロセスの範囲内の変形、修正および代替例を認識するであろう。
【００３２】
[0037]図３Ｄは、ＳＯＩ基板を基板２０５にボンディングして複合基板構造を形成するプロセスステップを図示している。図示されているように、エッチングマスクが除去されて、ＳＯＩ基板およびデバイス基板が層２１４の表面３４０およびスタンドオフ構造３３０の上部表面３１４を介してボンディングされてキャビティ３５６を形成する。ボンディングは様々な技術を使用して生じ得る。特定の実施形態では、ボンディングは室温共有結合プロセスを使用して生じる。面の各々は、例えばプラズマ活性によって、あるいはウェット処理によって洗浄および活性化される。活性化された表面は相互に接触させられて接着動作を引き起こす。一部のボンディングプロセスにおいては、機械力が各基板構造に提供されて面を押圧する。層２１４がシリコンであり、かつスタンドオフ領域が酸化シリコンである実施形態においては、シリコン担持ボンドが２つの面の間に作成される。代替実施形態では、酸化膜層がボンディング前に表面３４０に形成されて、酸素−酸素結合界面を提供する。スタンドオフ構造が形成される層の上部表面３１４は一実施形態ではＣＭＰプロセスによって研磨されるのに対して、層２１４のボンディング表面も研磨されて、共有結合プロセスに対して導電性の極めて平滑な表面を提供する。当然、当業者は多数の他の変形、修正および代替例を認識するであろう。
【００３３】
[0038]スタンドオフ領域および電極は基板２０５上に形成されるため、ウェーハボンディングプロセスの整列耐性は、図１に図示された構造を使用する耐性と比較して大きく緩和されている。例えば、本発明の一部の実施形態では、接合前に２つの基板を整列させる耐性要件は１ｃｍ未満である。ミリメートル程度の耐性要件は従って、図１に図示された構造のミクロン程度の耐性要件とは反対に、本発明の実施形態を通じて使用可能である。
【００３４】
[0039]図３Ｅは、ＳＯＩ基板の層２１０および２１２を除去するプロセスステップを図示している。図示されているように、基板を接合してボンディングまたは複合基板構造を形成した後に、層２１０および２１２は除去されて層２１４を暴露する。埋め込み酸化膜層２１２は本発明の一実施形態においてエッチングストップとして作用し、ここでは、ＳＯＩ基板はウェーハボンディング後に層２１０および２１２の除去によって薄厚化される。プラズマアッシングが、埋め込み酸化膜層２１２を除去して、層２１４を暴露するために、一部の実施形態で使用される。層２１０および２１２の除去は、本発明の代替実施形態ではＣＭＰプロセスを使用して実行される。当業者は多数の変形、修正および代替例を認識するであろう。薄厚化プロセス後、層２１４は暴露されて、層２１４におけるマイクロミラーの形成に対してこの層を使用可能にする。
【００３５】
[0040]図３Ｆは、ＳＯＩ基板の層２１４においてマイクロミラーを形成するプロセスステップを図示している。層２１４のパターニングおよびエッチングはマイクロミラー３５０の製造をもたらす。図面に図示されているように、通常ミラー３５０はキャビティ３５６の上方に形成されて、電極２２２ａおよび２２２ｂに対して位置決めされて、電極にある電気信号を介するミラーの制御を容易にする。従って、層２１４から形成されたマイクロミラーのパターニングおよびエッチングをデバイス基板上にある電極に整列させることが望ましい。具体的な実施形態では、シリコン層２１４の厚さは、シリコン層が光学スペクトルの可視領域で半透明であるレベルに低減される。例えば、シリコン層２１４の厚さが０．３μｍに低減される場合、デバイス基板は層２１４を介してイメージングされることがある。従って、ヒンジ３５４および間隙開口３５２の形成に対する層２１４のパターンングは、デバイス基板２０５の上部表面にある整列マークをイメージングすることによって実行される。
【００３６】
[0041]図３Ｆに図示されるように、ヒンジは破線３５４によって図示されている。ヒンジサポート領域３７０はシリコン層２１４にあり、スタンドオフ構造３３０にボンディングされている。一例として、図面に図示されているヒンジは、図面に図示されているマイクロミラー構造３５０の縁に直交して整列されたねじりバネヒンジである。これらのヒンジは、矢印３５８によって表される方向のデバイス基板に向けてマイクロミラーの右側を移動させる。代替実施形態では、ヒンジはマイクロミラーの一方のコーナから別のコーナへと対角線状に形成されて、マイクロミラーが他の軸を中心に回転できるようにする。対角ヒンジを含むマイクロミラーヒンジ設計の例は、共同所有され、かつ参照として本明細書に組み込まれている、２００４年１月１３日に出願された米国特許出願第１０／７５６，９３６号に見られる。これらの実施形態では、層２１４は、ヒンジおよびマイクロミラーの具体的な形状に応じて開口３５２およびヒンジ３５４を形成するためにパターニングおよびエッチングされる。
【００３７】
[0042]図３Ｇは、本発明の実施形態に従ったスタンドオフ領域３３０の簡略上面図である。図３Ｇは一定縮尺で描かれていないが、スタンドオフ領域の一般的特徴を図示している。具体的には、スタンドオフ領域３３０およびキャビティ３５６の寸法は図面においてほぼ等しいサイズで図示されているが、このことは本発明では必要とされていない。図面に図示されているように、スタンドオフ領域の上部３１４は、上から見る場合に２次元ワッフルパックパターンを形成する。層２１４は明確にするためにこの図には表されていない。通常、この構造と関連したマイクロミラーはねじりバネヒンジを具備する正方形のマイクロミラーである。スタンドオフ領域の幅は、光学用途に対して十分な充填比を提供する一方で、ヒンジサポート領域３７０にサポートを提供するように選択される。さらに、隣接するセクションの中心間距離、個々のマイクロミラーとスタンドオフ領域間の横方向間隙、および他の形状設計パラメータは、光学的および機械的システム目的に従って選択される。
【００３８】
[0043]図４は、本発明の一実施形態に従って集積ＳＬＭを製造する方法を図示する簡略フローチャートである。プロセスフロー４００は、ステップ４０２で第１の基板を提供することを含んでいる。特定の実施形態では、第１の基板は、埋め込み酸化膜層を囲む単結晶シリコン層を具備する多層ＳＯＩ基板である。ステップ４０４において、デバイス基板が処理されて、少なくとも１つの電極層を形成する。追加の層が本発明の一部の実施形態では形成され、電極層は処理ステップによって画成された最終層である。電極の形状および構造は、第１の基板の少なくとも１つの層に製造されたミラーと相関するように選択される。一部の実施形態では、デバイス基板に形成された層は、相互接続配線およびビア形成を含む標準ＣＭＯＳプロセスを使用して画成された層を含む。
【００３９】
[0044]ステップ４０６において、スタンドオフ層はデバイス基板の電極層上に堆積される。特定の実施形態では、スタンドオフ層は上記のように酸化シリコン層である。窒化シリコン、アモルファスシリコンおよび低温多結晶シリコンを含む他のスタンドオフ層材料が代替実施形態で利用される。本発明の実施形態においては、スタンドオフ層の形成は、例えば５００℃未満の温度の低温堆積プロセスを使用して実行される。本発明の具体的な実施形態では、スタンドオフ層は、４００℃未満の温度で実行される堆積プロセスを使用して形成される。これらの実施形態では、スタンドオフ層の堆積および処理は、デバイス基板に事前に製造された回路に悪影響を与えない。スタンドオフ層の厚さは所定の厚さである。一実施形態では、ヒ素堆積されたスタンドオフ層の厚さは約２．０μｍである。代替実施形態では、この厚さは約０．５μｍ〜約５．０μｍに及ぶ。
【００４０】
[0045]ステップ４０８において、フォトレジスト層がスタンドオフ層上に堆積される。フォトレジスト層はステップ４１０でパターニングされて、後続の処理ステップはエッチングマスクを形成するために使用される。エッチングマスクの形成は当業者には明らかである。ステップ４１２において、エッチングマスクは、スタンドオフ層の選択された部分をエッチングしてスタンドオフ構造を形成するのに使用される。具体的な実施形態では、エッチングプロセスは、電極層が暴露される場合に終了される。他の実施形態では、エッチングプロセスは、デバイス基板にある電極の暴露前に終了されて、パッシベーション層を電極に提供する。スタンドオフ構造の横方向形状はステップ４１２で使用されるエッチングプロセスの関数である。一実施形態では、垂直な側壁を提供する異方性エッチングが使用される。別の実施形態では、異方性（ドライ）および等方性（ウェット）エッチングの組み合わせが使用されて、エッチングプロセスが終了される場合に化学的エッチング表面と組み合わされたスタンドオフ表面の大部分にわたって垂直な側壁を提供する。
【００４１】
[0046]ステップ４１４において、第１の基板のボンディング表面は、デバイス基板に配置されたスタンドオフ構造に接合される。上述のように、様々なウェーハボンディング技術が本発明の実施形態では用いられる。具体的な実施形態では、ボンディングプロセスは、スタンドオフ構造と第１の基板のボンディング表面との間の界面で密封ボンドを形成する室温共有結合プロセスである。
【００４２】
[0047]図４に図示されている特定のステップが本発明の一実施形態に従った具体的なプロセスフローを提供することが理解されるべきである。他のステップシーケンスもまた代替実施形態に従って実行されてもよい。例えば、本発明の代替実施形態は、上記概説された処理ステップを異なる順序で実行してもよい。例えば、基板が処理される順序が変化されてもよく、この場合はデバイス基板は第１の基板の前に処理される。さらに、図４に図示されている個々のステップは、個々のステップに適した種々のシーケンスで実行されてもよい複数のサブステップを含んでもよい。例えば、ステップ４０４において、デバイス基板に形成されたデバイスは、本発明の範囲内の種々のシーケンスで画成されてもよい複数のデバイス特徴を含むことがある。さらにまた、追加の処理ステップが具体的な用途に応じて追加または除去されてもよい。当業者は多数の変形、修正および代替例を認識するであろう。
【００４３】
[0048]図５は、本発明の別の実施形態に従って集積ＳＬＭを製造する方法を図示する簡略フローチャートである。プロセスフロー５００は、ステップ５０２で第１の基板を提供することを含んでいる。特定の実施形態では、第１の基板は、埋め込み酸化膜層を囲むシリコン層を具備する多層ＳＯＩ基板である。一部の実施形態では、シリコン層は単結晶シリコン層であるが、このことは本発明には必要とされていない。ステップ５０４において、デバイス基板は、少なくとも１つの電極層を形成するために処理される。追加の層が本発明の一部の実施形態では形成されて、この場合の電極層は処理ステップによって画成される最終層である。電極の形状および構造は、第１の基板の少なくとも１つの層において製造されるミラーと相関するように選択される。
【００４４】
[0049]ステップ５０６において、スタンドオフ層が、デバイス基板の電極層上に堆積される。特定の実施形態では、スタンドオフ層は上記のようにシリコン酸化膜であるが、このことは本発明には必要とされていない。窒化シリコン、アモルファスシリコンおよび多結晶シリコンを含む他のスタンドオフ層材料が代替実施形態では利用される。一部の実施形態では、これらの層の組み合わせが堆積されて、複合多層スタンドオフ構造を形成する。スタンドオフ層の厚さは所定の厚さである。図５のプロセスフローによって図示されている実施形態では、スタンドオフ層の厚さは、スタンドオフ構造の最終的な高さよりも大きくなるように選択される。本実施形態では、スタンドオフ層の厚さは約３．０μｍである。
【００４５】
[0050]ステップ５０８において、ＣＭＰプロセスが、ヒ素堆積スタンドオフ層の厚さを低減して、スタンドオフ層に均一な上部表面を生成するために実行される。一実施形態では、ＣＭＰプロセスが完了された後、スタンドオフ層の上部表面のＲＭＳ粗さは約５Åである。上記のように、ＣＭＰプロセスはスタンドオフ構造の極めて平滑なボンディング表面をもたらし、後のステップで形成されるボンドを高める。特定の実施形態では、ＣＭＰプロセスはスタンドオフ層の上部を除去して、厚さ約１．９μｍのスタンドオフ層をもたらす。
【００４６】
[0051]ステップ５１０において、フォトレジスト層がスタンドオフ層上に堆積される。フォトレジスト層はステップ５１２でパターニングされて、後続の処理ステップは、エッチングマスクを形成するために使用される。エッチングマスクの形成は当業者には明らかである。ステップ５１４において、エッチングマスクは、スタンドオフ層をエッチングしてスタンドオフ構造を形成するために使用される。エッチングマスクは、エッチングプロセス中にスタンドオフ構造の研磨済み表面を保護する。具体的な実施形態では、電極層が暴露される場合にエッチングプロセスは終了される。他の実施形態では、エッチングプロセスは、デバイス基板上にある電極の暴露前に終了されて、電極にパッシベーション層を提供する。スタンドオフ構造の横方向形状は、ステップ５１４で使用されるエッチングプロセスの関数である。一実施形態では、垂直な側壁を提供する異方性エッチングが使用される。別の実施形態では、異方性（ドライ）および等方性（ウェット）エッチングの組み合わせが使用されて、エッチングプロセスが終了される場合に化学的エッチング表面と組み合わされたスタンドオフ構造の大部分にわたって垂直な側壁を提供する。
【００４７】
[0052]ステップ５１６において、第１の基板のボンディング表面は、デバイス基板に配置されたスタンドオフ構造に接合される。上述のように、本発明の実施形態においては、室温共有結合を含む様々なウェーハボンディング技術が用いられる。
【００４８】
[0053]本明細書に説明された実施形態は例示目的にすぎず、これに関する種々の修正および変更が当業者に提案されることになり、また添付の請求項の用途および範囲の主旨および範囲内に含まれることもまた理解されるべきである。
【図面の簡単な説明】
【００４９】
【図１】ウェーハボンディング前の従来のＳＯＩ基板および電極基板の簡略概略側面図である。
【図２】本発明の実施形態に従った集積スペーサー構造を具備するＳＯＩ基板およびデバイス基板の簡略概略側面図である。
【図３Ａ】本発明の実施形態に従ったプロセスフローの簡略概略図である。
【図３Ｂ】本発明の実施形態に従ったプロセスフローの簡略概略図である。
【図３Ｃ】本発明の実施形態に従ったプロセスフローの簡略概略図である。
【図３Ｄ】本発明の実施形態に従ったプロセスフローの簡略概略図である。
【図３Ｅ】本発明の実施形態に従ったプロセスフローの簡略概略図である。
【図３Ｆ】本発明の実施形態に従ったプロセスフローの簡略概略図である。
【図３Ｇ】本発明の実施形態に従ったプロセスフローの簡略概略図である。
【図４】本発明の実施形態に従った集積ＳＬＭ製造方法を図示する簡略フローチャートである。
【図５】本発明の別の実施形態に従った集積ＳＬＭ製造方法を図示する簡略フローチャートである。
【符号の説明】
【００５０】
１００…ＳＯＩ基板、１０５…電極基板、１１２…層、１１４…層、１１６…サポート部材、１１８…凹状領域、１２０…ボンディングエリア、１２２…電極デバイス、１３２…表面、２００…基板、２０５…基板、２１０…シリコン層、２１２…埋め込み酸化膜層、２１４…シリコン層、２２０…スタンドオフ構造、２２２…電極、３１０…層、３１２…上部表面、３１４…破線、３１６…スタンドオフ層、３２０…エッチングマスク、３３０…スタンドオフ領域、３３２…酸化膜層、３３４…酸化膜、３３６…上部表面、３４０…表面、３５０…マイクロミラー構造、３５２…開口、３５４…ヒンジ、３５６…キャビティ、３７０…ヒンジサポート領域。
【図１】
2008527426.tif 000003
【図２】
2008527426.tif 000004
【図３Ａ】
2008527426.tif 000005
【図３Ｂ】
2008527426.tif 000006
【図３Ｃ】
2008527426.tif 000007
【図３Ｄ】
2008527426.tif 000008
【図３Ｅ】
2008527426.tif 000009
【図３Ｆ】
2008527426.tif 000010
【図３Ｇ】
2008527426.tif 000011
【図４】
2008527426.tif 000012
【図５】
2008527426.tif 000013
【手続補正書】
【提出日】平成19年9月4日(2007.9.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積空間光変調器を製造する方法であって、
ボンディング表面を含む第１の基板を提供するステップと、
デバイス基板を処理して、少なくとも１つの電極層を形成するステップであり、前記電極層が複数の電極を含む、ステップと、
前記電極層上にスタンドオフ層を堆積するステップと、
前記スタンドオフ層からスタンドオフ構造を形成するステップであり、前記スタンドオフ構造が、ストリップ状に配列された複数の第１のスタンドオフ領域およびストリップ状に配列された複数の第２のスタンドオフ領域を含むアレイとして空間的に提供され、前記第２のスタンドオフ領域が前記第１のスタンドオフ領域と交差して前記アレイを形成する、ステップと、
前記第１の基板の前記ボンディング表面を前記デバイス基板上の前記スタンドオフ構造に接合するステップと、
前記第１の基板をパターニングして、マスクを形成するステップと、
前記第１の基板から複数の可動性構造を形成するステップであり、前記可動性構造のうちの少なくとも１つが、前記複数の電極のうちの少なくとも１つと整列され、かつ前記スタンドオフ構造に対して回転するように構成されている、ステップ
とを備える方法。
【請求項２】
前記電極層上にスタンドオフ層を堆積するステップが、
前記スタンドオフ層の第１の部分を堆積する工程と、
前記スタンドオフ層の第２の部分を堆積することによって多層スタンドオフ構造を形成する工程とを備える、請求項１に記載の方法。
【請求項３】
前記スタンドオフ層の前記第１の部分または前記スタンドオフ層の前記第２の部分のうちの少なくとも一方が酸化シリコン層または窒化シリコン層を備える、請求項２に記載の方法。
【請求項４】
前記第１の基板がシリコンオンインシュレーター基板を備えており、
前記第１の基板をパターニングして、マスクを形成する前に前記シリコンオンインシュレーター基板を薄厚化するステップをさらに備える、請求項１に記載の方法。
【請求項５】
スタンドオフ層を堆積する前記ステップの後に、前記スタンドオフ層の化学的機械的研磨を実行するステップをさらに備える、請求項１に記載の方法。
【請求項６】
前記デバイス基板がＣＭＯＳ回路を備える、請求項１に記載の方法。
【請求項７】
スタンドオフ層を堆積するステップが、４００℃未満の堆積温度によって特徴付けられる低温堆積プロセスを使用する工程を備える、請求項６に記載の方法。
【請求項８】
前記スタンドオフ構造が０．５μｍ〜２．５μｍの高さを有する、請求項１に記載の方法。
【請求項９】
前記第１の基板の前記ボンディング表面を前記デバイス基板の前記スタンドオフ構造に接合するステップが、共有結合のうちの少なくとも１つを室温またはプラズマ活性化プロセスを使用して形成する工程を備える、請求項１に記載の方法。
【請求項１０】
前記スタンドオフ層が、酸化シリコン層または窒化シリコン層のうちの少なくとも一方を備える、請求項１に記載の方法。
【国際調査報告】
2008527426.tif 000014
2008527426.tif 000015
2008527426.tif 000016