(57)【要約】  電荷結合素子（ＣＣＤ）などにおいて、メモリ効果の発生を回避するために、処理段を分割化およびパイプライン化することによって電荷サンプルからある一定の電荷量を加算または減算する回路に関する。減算などの動作は複数段に分割されて、各段は、所望の除去量である全体電荷量の一部のみの除去を担う。各減算パイプライン段は所望の全体電荷量を除去するために協同して動作する。一実施形態では、各連続する減算段は前段よりも少ない電荷量を除去する。その結果、従来の電荷減算方法に比べて、より高周波数での動作に加えて、除去される電荷量のより優れた正確性が達成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の処理段を備えた電荷処理装置であって、
前記各段が、
入力電荷パケットと電荷の差の量を示す信号とを受け取って、この電荷の差を前記入力電荷パケットに適用する、電荷処理回路と、
前記電荷処理回路の結果を保持して次の電荷処理回路にこの結果を供給することによって、複数の電荷処理回路が直列パイプラインに配置される、保持レジスタとを備え、
入力電荷に適用される電荷の差の量を所定量よりも多く処理することによるメモリ効果を、いずれの電荷処理回路にも、複数の処理段のいずれもが生じさせない、電荷処理装置。
【請求項２】
請求項１において、前記処理段の数が２よりも多い、電荷処理装置。
【請求項３】
請求項１において、前記複数の処理段によって処理される電荷の差の量の全体が、最初の段に供給される入力電荷量の８０％よりも多い、電荷処理装置。
【請求項４】
請求項１において、前記電荷処理回路が、電荷処理にワイヤ転送切換キャパシタ回路構成を用いる、電荷処理装置。
【請求項５】
請求項１において、前記電荷の差の量が負の量であることによって、電荷減算器である、電荷処理装置。
【請求項６】
請求項１において、前記電荷の差の量が正の量であることによって、電荷加算器である、電荷処理装置。
【請求項７】
請求項１において、前記パイプラインの連続する段に適用される前記電荷の差の量が、直前の段において適用される前記電荷の差の量よりも小さい、電荷処理装置。
【請求項８】
請求項１において、連続する電荷パケットから除去される前記電荷の量が等しいことにより、電荷パケットシーケンスにおける複数のパケットに対して一定の電荷量を処理する、電荷処理装置。
【請求項９】
請求項１において、前記電荷の差の量が時間変化する量であることによって、連続する電荷パケットが異なる電荷量で処理される、電荷処理装置。
【請求項１０】
請求項５において、前記処理段が放電ノードを用いてキャパシタを放電して、電荷減算を実現する、電荷処理装置。
【請求項１１】
請求項６において、前記処理段がキャパシタによる再充電動作を利用して、電荷加算を実現する、電荷処理装置。
【請求項１２】
請求項１において、一対の並列な電荷処理パイプラインが電荷パケット対を処理し、この電荷パケット対が一対の電荷パケットの構成要素の電荷である、電荷処理装置。
【請求項１３】
請求項１において、連続する信号電荷が対になった電荷パケットであり、対のうちの第１電荷パケットの後に第２電荷パケットが順に続き、この電荷対に電荷の差の量が繰り返し適用される、電荷処理装置。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、2004年6月21日出願の米国特許出願第10/872,820号の継続出願である。上記出願の全内容は参照により本明細書に引用したものとする。
【技術分野】
【０００２】
本発明は、例えば電荷結合素子（ＣＣＤ）に使用されるような、所定の電荷サンプルから一定量の電荷を減じる回路に関する。
【背景技術】
【０００３】
電荷結合素子（ＣＣＤ）は、今日、ディジタルカメラ、携帯電話、無線データネットワーク機器、ＭＰ３プレーヤーのようなオーディオ装置、ディジタルビデオディスク（ＤＶＤ）プレーヤーのようなビデオ装置、ハイビジョンディジタルテレビ（ＨＤＴＶ）機器、およびその他多くの製品などの、一般消費者向け装置において広く使用されている。ＣＣＤをベースとした回路では、信号は電荷パケットまたは差分電荷パケット対として表される。
【０００４】
ＣＣＤ装置自体は、分離した電荷パケットを記憶および移動させる基本機能を提供する。当技術分野では、記憶されたパケットに演算および他の操作を実行する各種の回路が公知である。例えば、電荷パケットは、合算（結合）、２つまたはそれ以上の部分に分割、条件によって１つの回路経路または別の経路に誘導、破壊的または非破壊的な検出などなされる。これらの回路を利用することによって、ＣＣＤを多数の信号処理タスクに極めて容易に適合させることができる。
【０００５】
実現が比較的難しいことが立証されている数学演算は減算である。減算の各種の方法が従来の公報および／または特許に記載されている。例えば、Edwards、NPらに交付され、International Business Machines社に譲渡された、米国特許第4,239,983号は、２つの最初の電荷量の差を表す電気量を取得する回路を開示している。この特許出願に記載されている方法においては、一対のＣＣＤ入力シフトレジスタが、それぞれ、フローティングゲートモードで動作する、少なくとも１つのポテンシャル井戸を含む。２つの空間的に分離した電荷パケットが一対のレジスタに順番に入出力される。その後、２つのフローティングゲートの電極の出力は共通ノードで結合されて調整される。調整された出力は２つの最初の電荷パケット間の差を表す。
【０００６】
Fossum，E.R.による論文「線形および小型の電荷結合電荷パケット・ディファレンサ／レプリケータ（A linear and compact charge coupled charge packet differencer/replicator）」（IEEE Trans. Electron Devices、Vol.31、No.12、1280-1287頁、1984年12月）および「電荷ドメイン信号処理においてＣＣＤ−ＢＶＤ構造を使用する電荷パケットのワイヤ転送（Wire transfer of charge packets using a CCD- BVD structure for a charge domain signal processing）」（IEEE Trans. Electron Devices、Vol.38、No.2、291-298頁、1991年2月）は、一定量の電荷を電荷パケットから除去することによって電荷減算するさらに別の方法を記載している。しかし、これらの回路は、非線形性であり、雑音の影響を受けやすく、動作速度が遅いといったさまざまな不利な点を有する。
【０００７】
従来技術はまた、キャパシタに蓄積された電圧を利用して電荷を減算する別の方法を含む。この方法は２つの信号電荷パケットの直接減算を提供しないが、信号（または電圧として導入される一定値）は減算される電荷量を決定することができる。この回路では、Fossumによる上述の論文に記載されている装置に類似する、いわゆる「ワイヤ転送」装置が使用される。しかし、この改良された方法においては、キャパシタおよび切換電圧ノードをワイヤ転送装置と共に使用して、電荷減算を実行する。
【０００８】
この方法は電荷減算の他の方法に比べて、以下の理由によるいくつかの利点を有する。
（１）減算されるまたは加算される値に関して線形性が優れている。
（２）減算対象の開始電荷パケット値に関して優れた線形性を得ることができる。
（３）この方法を組み込むＣＣＤ信号処理素子と同一速度で作用する。
（４）ほとんど雑音を発生しない。
（５）減算または加算の処理中、１つのＣＣＤセグメントから隣接しないＣＣＤセグメントに電荷を転送するのに使用できる。
【発明の開示】
【０００９】
このように、当技術分野においては、ワイヤ転送装置および電圧切換キャパシタを用いる電荷減算回路は公知である。しかし、減算される電荷量が入力電荷の大部分（例えば、８０％もしくは９０％またはこれ以上大きい）を構成する場合、「メモリ効果」がこれらの回路で観察される。すなわち、前の入力値が後続サンプルに対して減算される実際の電荷量に顕著な影響を与える。これは、高い動作周波数の連続クロックサイクルで極めて正確に電荷量を減算することが期待される回路においては、極めて望ましくない。
【００１０】
本発明は、ワイヤ転送、切換キャパシタ式の装置を用いて電荷の減算または加算を行う公知技術の延長である。本発明の好ましい実施形態においては、電荷処理回路はパイプライン式であって、数個の連続する段において所望の電荷量の減算または加算を可能にする。
【００１１】
例えば、減算の実行の場合には、複数の電荷減算段が設けられる。各段は、除去電荷の全体量の比較的少ない一部分（少なくとも、メモリ効果の発生を防止するのに十分小さい量）を減算する。好ましくは、各減算段の結果は、次の減算段への転送の準備ができるまで、例えばＣＣＤ保持レジスタによって、一時的に蓄えられる。一連の減算段を組み合わせることで、所望の電荷量の全体を除去することができる。その結果、いずれの段もメモリ効果を発生せず、さらに全体としてもメモリ効果を発生せずに、所望の電荷量を減算することができる。これは、減算電荷量が８０％、９０％または入力電荷の大部分である場合であっても、達成できる。
【００１２】
好ましい一実施形態においては、減算は少なくとも２つの段を用いるパイプライン処理である。しかし、２つの段よりも多い段への拡張は簡単であり、高い周波数動作が要求される設計において、または入力電荷の比較的大きな割合分（例えば入力量の＞９０％）の減算が要求される場合において、一般に利用される。
【００１３】
一実施形態では、電荷減算量はパイプラインの連続する段に対して除々に小さくなるように選択される。
【００１４】
本発明の前述および他の目的、特徴および利点は、添付図面に示される、本発明の好ましい実施形態の以下の詳細な説明から明らかになるであろう。図面においては、同一参照符号は異なる図面であっても同一部分を指す。図面は必ずしも縮尺どおりでなく、本発明の原理を説明することに重点を置いている。
【発明を実施するための最良の形態】
【００１５】
本発明は、電荷結合素子（ＣＣＤ）における所定の電荷サンプルから正確な電荷量を減算するように構成できる回路である。本発明の主要機能は、高い動作周波数でサンプル化される入力電荷の任意の値から電荷量を減算する能力であり、減算される電荷量が入力電荷サンプルの極めて大きい割合分（９０％よりも多い）を占める場合であっても減算できる能力である。電荷減算の従来方法とは異なり、本発明は減算される電荷の値に関するメモリ効果に悩むことはない。減算動作は２つまたはそれ以上の段に分割され、各段は除去される全体電荷の一部のみを除去する。各減算段が組み合わさって、全体電荷の所望の値を除去する。好ましい実施形態では、連続する各減算段は、相当の少ない電荷量を除去する。本発明は、除去される電荷量の優れた正確性を提供するのみでなく、従来の公知の電荷減算回路に比べて高い周波数で動作できる。
【００１６】
次に、図１を参照して、本発明が電荷減算機能体１０として実現される場合、この電荷減算機能体１０は２つまたはそれ以上の電荷減算段、２０−１、２０−２、…２０−ｎを備える。典型的な第１電荷減算段２０−１は、左側からの入力電荷、および除去される電荷量ΔＱ１を示す電圧を受け取る。所望の電荷量を除去した後、出力ＣＣＤ保持レジスタ３０−１が、段２０−１の減算の結果を記憶する。
【００１７】
段２０−２といった後続の減算段は第１の減算段２０−１と同様に動作する。ただし、段２０−２は異なる電荷量ΔＱ２を除去し、ＣＣＤ保持レジスタ３０−２は第２減算段２０−２の結果を記憶するために使用される。
【００１８】
最終的に、ｎ番目の減算段２０−ｎが、その段の電荷量ΔＱｎを除去して、出力保持レジスタ３０−ｎに最終的な結果を生成する。
【００１９】
除去される全体電荷量ΔＱｄは、ΔＱｄ＝ΔＱ１＋ΔＱ２＋…＋ΔＱｎに等しい。
【００２０】
好ましい実施形態においては、連続する減算段２０−２，…２０−ｎは、直前の段よりも少ない電荷量を除去する。例えば、１００ｆＣ（フェムト・クーロン）入力電荷から９３．６ｆＣ、すなわち９３．６％を除去する実施例においては、これらの段を以下のように構成できる。
【００２１】
ΔＱ１＝６０ｆＣ＝６０％ＱＩ１
ΔＱ２＝２４ｆＣ＝６０％ＱＩ２
ΔＱ３＝９．６ｆＣ＝６０％ＱＩ３
したがって、
ΔＱｄ＝６０ｆＣ＋２４ｆＣ＋９．６ｆＣ＝９３．６ｆＣ＝９３．６％ＱＩ１
【００２２】
最終結果は、入力電荷のほぼ９３．６％の除去である。この結果は、個々の減算段２０−１、２０−２、…２０−ｎのいずれもが、全体入力電荷の約６０％よりも多く除去する必要なく得られる。任意の特定の減算段２０が扱わなければならない電荷サンプルの除去量をこのように抑えることによって、正確に除去する能力に悪影響を及ぼす深刻なメモリ効果を回避することができる。すなわち、後続のサンプルに対して減算される電荷量における多くの誤差はもはや発生しない。
【００２３】
次に、ワイヤ転送装置およびストレージキャパシタを使用する減算段の１つにおける動作について説明する。当然のことながら、その他の電荷減算回路も利用できる。
【００２４】
図２は、減算段２０−１およびレジスタ３０−１のより詳細な図である。
【００２５】
図３Ａ〜図３Ｇは、一連の期間における段２０−１の各電極の下のチャネル電位（表面電位）レベルを示している。
【００２６】
図４は、先の説明により示されているゲート電圧の波形を示している。図３Ａ〜図３Ｇにより表されている例は、参照のために図４に示され、Ｔ３Ａ−Ｔ３Ｇとして記されている。
【００２７】
なお、図２の装置要素の表示ならびに図３の電荷および電位の表示は、ＣＣＤを用いた設計に慣れている当業者にはよく知られている形式である。また、図および以下の付随する説明は表面チャネル、オーバーラップゲート、Ｎ−チャネルＣＣＤ処理を仮定しているが、本発明は他の種類のＣＣＤに等しく適用可能である。このような他の種類は、埋め込みチャネル型ＣＣＤ、他のゲート設計を備えるＣＣＤ、ＰチャネルＣＣＤ、ショットキー障壁ＣＣＤなどを含む。カスコード設計といったさらに複雑な設計もまた本発明において使用できる。さらに、示されているもの以外のクロッキング方式を用いて、減算段を実現することもできる。
【００２８】
図２は左側から始まり、そこにはクロック電圧Ｖ１、Ｖ２およびＶ３によってそれぞれ駆動される３つの連続するＣＣＤゲート１０１、１０２および１０３が示されている。これらのゲートは、図２の左側に入力電荷サンプルを供給するＣＣＤシフトレジスタから連続していると仮定される。減算段２０に使用されるクロッキング方式では、偶数のゲートはいわゆる蓄積ゲートであり、奇数のゲートはいわゆる障壁ゲートである。
【００２９】
ゲート１０３に続いて、拡散領域１０４、別のクロック電圧Ｖ４によって駆動されるゲート１０５および第２の拡散領域１０６が存在する。拡散領域１０６は一定の電圧Ｖ８に維持されている。
【００３０】
図の右側は減算段２０の第２部分およびこの第２部分の電位レベルを示す。この第２部分は、左側部分の構成要素と共通基板の別の領域に配置されてもよい。
【００３１】
減算段２０のこの第２部分は第３の拡散領域１０８を含み、この拡散領域１０８に、ＣＣＤゲート１０９、１１０、１１１、１１２および１１３が続く。
【００３２】
保持レジスタ３０はゲート１０９および１１０から成り、それぞれクロック電圧Ｖ５およびＶ６によって駆動される。ゲート１１１、１１２および１１３はクロックＶ１、Ｖ２およびＶ３によって駆動される。
【００３３】
装置の第２部分すなわち右側の部分は、ここでは「ワイヤ」と称される接続体１０７によって、第１部分（左部分）に接続される。ここで、接続体１０７は、金属または他の導体から作製される。ワイヤは２つの拡散領域１０４および１０８を連結する。
【００３４】
また、キャパシタ１１４がワイヤ１０７のノードＡに接続され、切換電圧Ｖ７によって駆動される。キャパシタ１１４は左フローティングであり、その電位は以下に説明するようにして得られる。なお、ワイヤ１０７およびノードＡによって、拡散領域１０４と１０８の電位は常に等しい。したがって、拡散領域１０４と１０８との間に不均衡を生じさせる全ての傾向は、ワイヤ１０７を通る電流によって是正される。
【００３５】
以下の説明は各種ゲートおよび拡散領域の下の「表面電位」に言及する。これらの電位は図３Ａに記されており、これらは明確化のために図３Ｂ〜図３Ｇにおいて（符号を付していないが）等しく適用可能である。以下の説明はまた、信号電荷として電子を想定しているため、ゲート電圧における正の変化は表面電位における負の変化をもたらす。拡散領域１０４、１０６および１０８の表面電位は、外部接続点において負の電圧が取り込まれる。したがって、表面電位の負の値が大きくなるほど電荷蓄積能力が大きくなるという意味では、電位図は逆になっている。一般に、装置における電荷パケットフローは図の左から右に発生する。
【００３６】
なお、以下の説明に併せて図４の電圧図を参照するのが有効である。図４における時間は、図３Ａ〜図３Ｇのそれぞれにより示される状態に対応する。例えば、図４のＴ３Ａは図３Ａの電荷状態図を生成する電圧Ｖ１〜Ｖ７の状態に対応し、図４のＴ３Ｂは図３Ｂにおける電荷の状態に対応する一連の電圧であり、図３Ｃ〜図３Ｇについても同様である。
【００３７】
装置の最初の状態は図３Ａに示されている。電荷パケットはゲート１０２および１１２の下に保持されている。ゲート１０２の下の電荷パケットは、減算段２０への入力電荷として使用され、ゲート１１２の下の電荷パケットは出力電荷である。この出力電荷は、図１を参照して説明した対応する保持レジスタ３０によって保持される電荷となる。
【００３８】
拡散領域１０４および１０８の電位は、ワイヤ接続１０７を通してこれらの拡散領域からの電荷を、障壁ゲート１０５を超えて、ドレインとして作用する拡散領域１０６に流すことによって設定される。この流れは矢印の電流１２１として記されている。図３Ａに示されているこの処理の終了時において、電流１２１はごく僅かな値つまり無視できる値に減少し、拡散領域１０４および１０８の電位は、電圧Ｖ４によって設定されるゲート１０５の下の表面電位で安定する。
【００３９】
図３Ｂはゲート電圧Ｖ１、Ｖ３、Ｖ４、Ｖ５、Ｖ６および減算制御電圧Ｖ７における第１の変化から生じる電位を示している。この変化は上方向または下方向の矢印よって示される。Ｖ５はＶ４が図３Ａにおいて有した値を取り、これにより図３Ｂにおける表面電位Φ１０９が図３Ａの電位Φ１０５（ほぼ−２ボルト）に等しくなる。図３Ａから図３Ｂへの変化の間、信号電流は流れない。ΔＶ７、すなわちＶ７の正の変化は拡散領域１０４および１０８の表面電位における負の変化をもたらす。
【００４０】
図３Ｃは、次の動作段階の開始を示す。Ｖ２は負に傾斜して、表面電位Φ１０２およびΦ１１２を正に駆動する。この結果、図３Ｃに示されているとおり、電流１２２が、ゲート１０３の障壁を越えて流れて拡散領域１０４の表面電位を上昇させ始める。ワイヤ１０７を通る伝導によって、この電流の一部１２２ａが拡散領域１０８に向かって前方に移動する。その結果、２つの拡散領域１０４と１０８を同一電位に維持する。図３Ｃに示されているとおり、拡散領域の電位は図３Ａの状態に戻る値にはまだ到達せず、そのため、ゲート１０９の障壁を越えて流れる電流は生じない。
【００４１】
図３Ｄに示されている次の状態の間、Ｖ２はさらに負に傾斜し続ける（例えば、図４を参照）。拡散領域１０４および１０８の電位は、電荷がゲート１０９の障壁を越えて流れるだけ十分高く上昇し、この結果、電流１２３が生じる。また、ゲート１１２下の電位が十分に上昇して、電流１２４がゲート１１３の障壁を越えて流れ始める。電流１２４は信号電荷をゲート１１２からＣＣＤ信号処理回路の後続部分に移送する。この処理回路は、本発明の場合には、減算段２０の特定部分に接続されたＣＣＤ保持レジスタ３０の１つである。
【００４２】
図３Ｅは図３Ｄから始まる段階の完了を示している。蓄積ゲート１２２の下にあった電荷は移動して図３Ｅの示している部分の外に出ている。蓄積ゲート１０２の下にあった電荷は拡散範囲１０４および１０８に流れ込んでいる。この蓄積ゲート１０２の下にあった電荷の一部は、ゲート１０９の障壁を越えて、蓄積ゲート１１０に図３Ｄの電流１２３として運ばれて続けている。図３Ａの電流１２１と同様に、電流１２３もごく僅かな値つまり無視できる値にまで減少する。この図のΦ１０９が図３ＡのΦ１０５と等しいならば、拡散領域１０４および１０８の電位、すなわちノードＡの電圧は図３Ａの値に戻る。このようにノードＡの電圧が図３Ａの値に戻るためには、キャパシタ１１４が電荷量ΔＱ＝Ｃ・ΔＶ７によって充電されなければならない。したがって、ゲート１１０の下に発生する電荷パケットは、ゲート１０２の下の最初のパケットからこの電荷量ΔＱを減じたものとなる。ただし、Ｃはキャパシタ１１４の静電容量である。
【００４３】
図３Ｆは、図示されているとおり、クロック電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４およびＶ５の変化結果を示している。これらの電圧は図３Ａの状態の値に戻っている。したがって、この変化の間は、信号電荷の転送は発生しない。
【００４４】
図３Ｇは次の電荷転送段階を示す。Ｖ６およびＶ７は負に傾斜して、表面電位Φ１１０、Φ１０４およびΦ１０８に正の傾斜をもたらす。新しい入力電荷を導入する電流１２５および出力電荷を移送する電流１２７は通常のＣＣＤ転送形式で流れる。電流１２６はゲート１０５の障壁を越えて拡散領域１０４からドレイン１０６に電荷を移送する。電流１２６ａはワイヤ１０７を通して拡散領域１０８から拡散領域１０４に流れて、拡散領域１０４，１０８を等しい電位に維持する。したがって、電流１２６および１２６ａが、前の信号電荷パケットから減算された電荷ΔＱの排出となる。この段階の完了時には、装置は図３Ａに示されている最初の状態に戻り、ゲート１０２の下の最初の電荷はゲート１１２の下にあり、ΔＱにより減少されていることになる。
【００４５】
減算段２０の１つのサイクルにおいて減算される電荷はΔＱ＝ＣΔＶ７であり、ここでΔＶ７は図３Ａと図３Ｂとの間の電圧Ｖ７の変化である。この電圧変化ΔＶ７が一定であれば、減算される電荷ΔＱもまた同様に連続パケットにおいて一定である。したがって、電荷シーケンスにおけるすべてのパケットから一定量の電荷を除去することとなる。この事例は重要であり、例えば、対象とする信号電荷が全体のパケットサイズの一部のみである場合、バックグラウンド電荷の一部を除去する点に関して重要である。差分電荷パケットとして示されている信号（以下参照）に対して、この一定減算がコモンモード電荷部分を除去する。
【００４６】
除去されるこのような電荷量（ΔＶ７に比例する）は、回路１０の用途に応じて、さまざまな方法で決定できる。これは、電荷量に対するフィードバックまたはフィードフォワードによる調整を含む。
【００４７】
他の用途では、減算される電荷は第２信号を表す時間変化量であってもよい。このような信号は、ΔＶ７が適切に制御される限り、Ｖ７の高レベルまたは低レベルのいずれか一方または両方に適用できる。
【００４８】
ここに示されている波形の電位の図は電荷の加算の場合に対しても適用できる。図では詳細に示されていないが、基本的に、電荷の減算ではなく加算の場合、電圧Ｖ７の符号は逆になり、図３Ｆ、図３Ｇおよび図３ＨのノードＡの放電動作が再充電動作となる。
【００４９】
上述の説明は信号電荷パケットの単一ストリームを仮定している。しかし、多くの用途においては、対になった電荷パケットが使用されて、一対の電荷パケットの構成要素間の電荷の差として信号が表される。この方法は、例えば、符号化された（正および負）信号の値の表示を可能にする。電荷パケット対が単一ＣＣＤレジスタで連続的に移動される場合、ここに記載されている方法はΔＶ７を繰り返すことによって直接適用可能である。この結果、同一ΔＱが対の各構成要素から除去される（または加えられる）。
【００５０】
電荷パケット対が並列なＣＣＤレジスタの対を移動される場合、ここに記載されている方法を使用できる。この例では、図２に示されている装置の構造が、差分対の２つのＣＣＤレジスタのそれぞれに対して１つのコピーを用いることで、二重になっている。Ｖ７はキャパシタ１１４に等価な２つのキャパシタを介して２つのレジスタに供給される。キャパシタが等しい場合、減算または加算される電荷ΔＱもまた等しい。
【００５１】
本発明を好ましい実施形態を参照して詳細に示し、説明してきたが、当業者であれば、添付の特許請求の範囲に含まれる本発明の範囲から逸脱することなく、形態および細部にさまざまな変更を実施できることは理解されるであろう。
【図面の簡単な説明】
【００５２】
【図１】ワイヤ転送減算段の詳細な図である。
【図２】本発明の電荷減算回路の具体化の概略図である。
【図３Ａ】ワイヤ転送減算段の動作を示す図であって、一連の電荷電位の変化の最初の状態を示す図である。
【図３Ｂ】ワイヤ転送減算段の動作を示す図であって、図３Ａの次の状態を示す図である。
【図３Ｃ】ワイヤ転送減算段の動作を示す図であって、図３Ｂの次の状態を示す図である。
【図３Ｄ】ワイヤ転送減算段の動作を示す図であって、図３Ｃの次の状態を示す図である。
【図３Ｅ】ワイヤ転送減算段の動作を示す図であって、図３Ｄの次の状態を示す図である。
【図３Ｆ】ワイヤ転送減算段の動作を示す図であって、図３Ｅの次の状態を示す図である。
【図３Ｇ】ワイヤ転送減算段の動作を示す図であって、図３Ｆの次の状態を示す図である。
【図４】図２の減算段の各ノードに加えられる電圧を示すタイミング図である。
【符号の説明】
【００５３】
２０  電荷処理回路
３０  保持レジスタ
【図１】
2008504602.tif 000003
【図２】
2008504602.tif 000004
【図３Ａ】
2008504602.tif 000005
【図３Ｂ】
2008504602.tif 000006
【図３Ｃ】
2008504602.tif 000007
【図３Ｄ】
2008504602.tif 000008
【図３Ｅ】
2008504602.tif 000009
【図３Ｆ】
2008504602.tif 000010
【図３Ｇ】
2008504602.tif 000011
【図４】
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【国際調査報告】
2008504602.tif 000013