(57)【要約】【課題】  論理アレイとメモリ・アレイとの両方を含む被試験電圧アイランドを有するＩＣの最小作動電圧を判定するための自己試験システム及び方法を提供すること。【解決手段】  性能／電力要件による最小作動電圧を判定するためのソリューションは、広い範囲の実際の使用に有効となる。このソリューションは、ＢＩＳＴ回路（５０）により、アプリケーション性能を維持しながら適用条件下での電力消費を動的に減らすためのテストフロー法を含む。適用条件下で、データ／状況情報を維持するのに依然として充分な、最低限のスタンバイ／超低電力レベルにまで電力消費を動的に減らすためのテストフロー法がさらに提供される。１つの可能性のある用途は、ＡＳＩＣ（特定用途向け集積回路）上の特定の回路群への電圧供給（２５）を制御することに関するものである。これらの回路は、電圧アイランド（２０）として共にグループ分けされ、れらは、同じチップ上の他の回路が受け取る電圧供給とは異なる電圧供給（２５）を受け取ることになる。同じソリューションは、マイクロプロセッサの一部（例えばキャッシュ論理制御）に適用することができる【選択図】      図１
2008545120.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの最小作動電圧を動的に変化させるためのシステムであって、
特定のアプリケーションに従って作動する回路を有する被試験電圧アイランド（ＶＩＵＴ）と、
前記電圧アイランドの回路にソース電圧を供給する調整電圧供給部と、
前記電圧アイランドへのソース電圧レベルを設定するための制御手段と、
前記被試験電圧アイランドに作動的に結合され、前記回路を試験してＢＩＳＴ試験をパスするのに前記電圧アイランドによって要求される最低作動電圧を判定し、前記最低作動電圧を表す制御信号を生成する、ビルト・イン・セルフ・テスト（ＢＩＳＴ）試験手段と、
を備え、前記制御手段が、前記制御信号に応答して、前記電圧アイランドへの電圧レベルを前記最低作動電圧に設定する、システム。
【請求項２】
前記電圧アイランドにおける前記被試験回路が論理回路を含む、請求項１に記載のシステム。
【請求項３】
前記電圧アイランドにおける前記被試験回路がメモリ・アレイ回路を含む、請求項１に記載のシステム。
【請求項４】
前記ＢＩＳＴ試験が、前記ＶＩＵＴ回路を所定の速度で試験し、前記ＢＩＳＴ試験をパスするかどうかを判定し、前記電圧アイランドの回路に印加される前記ソース電圧をそれに応答して低減するための制御信号を前記制御手段に発行するための繰返しプロセスを含み、前記繰返しプロセスがＢＩＳＴ試験の不合格が発生するまで繰り返される、請求項１に記載のシステム。
【請求項５】
前記制御手段が、前記電圧アイランドへのソース電圧レベルを設定するためのデジタル−アナログ変換器（ＤＡＣ）を含み、前記ＤＡＣ変換器が、前記ＢＩＳＴ制御信号に応答して、前記電圧アイランドに印加される前記ソース電圧を調節する、請求項４に記載のシステム。
【請求項６】
前記制御手段が、前記ソース電圧レベルを、最低作動電圧に安全マージン電圧を含む所定の電圧量を加えたレベルに設定することを可能にする手段を含む、請求項５に記載のシステム。
【請求項７】
前記被試験回路が、特定用途向け集積回路（ＡＳＩＣ）を含み、前記ＶＩＵＴ回路を所定の速度で試験するための前記ＢＩＳＴ試験が、前記回路をアプリケーション速度で試験することを含む、請求項４に記載のシステム。
【請求項８】
前記被試験回路がスタンバイ作動モードを含み、前記ＶＩＵＴ回路を所定の速度で試験するための前記ＢＩＳＴ試験が、前記回路を、データ情報を維持する能力を依然として与えながら最低限の最小電力レベルが印加されるような低速度で試験することを含む、請求項４に記載のシステム。
【請求項９】
作動条件の変化を検出したときに前記試験ＢＩＳＴをトリガして前記ＶＩＵＴ回路を試験するための手段をさらに備えた、請求項４に記載のシステム。
【請求項１０】
前記作動条件の変化が電圧又は温度における大きな変化を含む、請求項９に記載のシステム。
【請求項１１】
前記ＶＩＵＴ回路の作動状況を設定するのに用いられる前記制御信号を格納するためのメモリ記憶手段をさらに備え、前記メモリ記憶手段が、プログラム可能ヒューズ装置又はラッチ装置の１つまたは複数を含む、請求項１に記載のシステム。
【請求項１２】
半導体チップの最小作動電圧を動的に変化させるための方法であって、
ビルト・イン・セルフ・テスト（ＢＩＳＴ）試験デバイスを用いて、特定のアプリケーションに従って作動する回路を有する電圧アイランド（ＶＩ）を試験するステップであって、前記ＢＩＳＴ試験手段が、前記被試験電圧アイランドに作動的に結合され、前記回路を試験してＢＩＳＴ試験をパスするのに前記電圧アイランドによって要求される最低作動電圧を判定する、ステップと、
前記最低作動電圧を表す制御信号を生成するステップと、
生成された前記制御信号に基づいて、前記回路の最小作動電圧が与えられるように、前記ＶＩに印加される電力供給電圧を調節するステップと、
を含む方法。
【請求項１３】
前記ＢＩＳＴ試験手段が、
ａ）前記ＶＩ回路を所定の速度で試験するステップと、
ｂ）前記ＢＩＳＴ試験をパスするかどうかを判定し、それに応答して前記電圧アイランドの回路に適用される前記ソース電圧を低減させるように適合された制御手段に、制御信号を発行するステップと、
ｃ）ＢＩＳＴ試験の不合格が発生するまで前記ステップａ）−ｂ）を繰り返すステップと、
を含む繰返しプロセスを実行する、請求項１２に記載の方法。
【請求項１４】
前記制御手段が、前記電圧アイランドへのソース電圧を設定するための手段を含み、前記判定するステップｂ）が、各々の繰返しにおいて、前記発行されたＢＩＳＴ制御信号に応答して、前記電圧アイランドに適用される前記ソース電圧を調節するステップを含む、請求項１３に記載の方法。
【請求項１５】
前記制御手段が、各々の繰返しにおいて前記ソース電圧レベルを調節することを可能にするデジタル−アナログ変換器（ＤＡＣ）手段を含む、請求項１４に記載の方法。
【請求項１６】
前記ソース電圧レベルが、最低作動電圧に安全マージン電圧を含む所定の電圧量を加えたレベルに調節される、請求項１４に記載の方法。
【請求項１７】
前記ＶＩ被試験回路が特定用途向け集積回路（ＡＳＩＣ）を含み、前記ＶＩ回路を所定の速度で試験するための前記ＢＩＳＴが、前記ＡＳＩＣ回路を、前記ソース電圧レベルが実行中のアプリケーションについての性能及びデータ保全性を維持することが可能な最低作動電圧に調節されるアプリケーション速度で試験する、請求項１４に記載の方法。
【請求項１８】
前記ＶＩ被試験回路がスタンバイ作動モードを含み、前記ＶＩ回路を所定の速度で試験するための前記ＢＩＳＴ試験が、データ情報を維持する能力を依然として与えながら最低限の最小電力レベルが印加されるような低速度で前記回路を試験することを含む、請求項１４に記載の方法。
【請求項１９】
前記ＶＩ回路の前記ＢＩＳＴ試験が、作動条件の変化を検出したときに開始される、請求項１４に記載の方法。
【請求項２０】
前記作動条件の変化が作動電圧又は温度における変化を含む、請求項１９に記載の方法。
【請求項２１】
前記ＢＩＳＴをトリガする前記ステップの前に、前記アプリケーションによって用いられる任意の重要データ又は状況情報を格納するステップと、前記電圧源をリセットして前記ＶＩ回路に最高電圧設定が印加されるようにするステップとを含む、請求項１９に記載の方法。
【請求項２２】
特定のアプリケーションに従って作動する回路を有する集積回路（ＩＣ）の性能特性を判定するための方法であって、
前記ＩＣの作動モードを検出するステップと、
検出された作動モードに応答して、前記回路を試験してＢＩＳＴ試験をパスするのに前記ＩＣ回路によって要求される最低作動電圧値を判定するために前記ＩＣ回路に作動的に結合されているＢＩＳＴ試験回路を用いて、前記ＩＣを試験するステップと、
前記作動モードについての前記最低作動電圧値を表す制御信号を生成するステップと、
前記ＩＣに関連づけられたメモリ装置に前記制御信号を格納するステップと、
を含む方法。
【請求項２３】
前記格納された制御信号に基づいて、前記作動モードに従う前記ＩＣ回路についての最小作動電圧が与えられるように、前記ＩＣ回路に印加される電力供給電圧を調節するステップをさらに含む、請求項２２に記載の方法。
【請求項２４】
前記最小作動電圧値が、安全マージン電圧を含む所定の電圧量に加えて、最低作動電圧値を含む、請求項２３に記載の方法。
【請求項２５】
前記ＩＣの前記作動モードが、アプリケーション速度作動設定を含み、前記ＢＩＳＴ試験回路が、前記アプリケーション速度作動に対応する速度で前記ＩＣを試験する、請求項２２に記載の方法。
【請求項２６】
前記ＩＣの前記作動モードが、スタンバイ作動モードを含み、前記ＢＩＳＴ試験回路が、超低速作動に対応する速度で前記ＩＣを試験する、請求項２２に記載の方法。
【請求項２７】
作動モードの変化を検出する前記ステップが、前記ＩＣの作動環境の変化を検出することを含む、請求項２２に記載の方法。
【請求項２８】
特定のアプリケーションに従って作動する回路を有する集積回路（ＩＣ）の性能特性を判定するためのシステムであって、
前記ＩＣの作動モードを検出するための手段と、
前記ＩＣを試験するためのＢＩＳＴ試験回路手段であって、前記被試験電圧アイランドに作動的に結合され、前記回路を試験してＢＩＳＴ試験をパスするのに前記ＩＣ回路によって要求される最低作動電圧値を判定し、さらに、前記作動モードについての前記最低作動電圧を表す制御信号を生成する、ＢＩＳＴ試験回路手段と、
前記制御信号を格納するための前記ＩＣ回路に関連づけられた手段と、
を備えたシステム。
【請求項２９】
前記格納された制御信号に基づいて、特定の作動モードに従う前記ＩＣ回路についての最小作動電圧が与えられるように、前記ＩＣ回路に印加される電力供給電圧を調節する手段をさらに備えた、請求項２８に記載のシステム。
【請求項３０】
前記最小作動電圧値が、安全マージン電圧を含む所定の電圧量に加えて、最低作動電圧値を含む、請求項２９に記載のシステム。
【請求項３１】
前記ＩＣの前記作動モードが、アプリケーション速度作動設定又はスタンバイ作動モードの１つを含み、前記試験回路手段が、アプリケーション速度作動モードにおいて試験するときは前記アプリケーション速度で、又はスタンバイ作動モードにおいて試験するときは超低速作動速度で、前記ＩＣをそれぞれ試験する、請求項２９に記載のシステム。
【請求項３２】
前記格納手段が、前記制御信号を格納するように適合された１つ又は複数のプログラム可能ヒューズ装置又はラッチ装置を含む、請求項２８に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路に関し、より詳細には、ＩＣの最小作動電圧を判定し、ＩＣの最小作動電圧を動的に変化させるためのシステム及び方法に関する。
【背景技術】
【０００２】
電力消費は、デバイスによって消費される電力と放散される熱との両方を最小にするために、ますます重要になってきている。ディープ・サブミクロン技術における電力消費の重要な要素は、漏れ電流に帰する電力である。漏れは、回路によって使用される電圧を低減させて、回路の電力消費を実質的に低減させることによって、実質的に減らすことができる。
【０００３】
これまでの設計は、性能を維持するために電圧供給の調節をサポートしていたが、ほとんどの設計は、電力を低減させるためにクロックサイクル周波数を単純に低下させるものである。さらに、種々の電圧／クロック周波数の設定値は、チップごとに個別に決定されるものではない。
【０００４】
Ｂｅｒｔｉｎ他（ＩＢＭ）の特許文献１は、電力管理ユニットが、異なる機能ユニットの閾値電圧を制御して回路の電力性能作動を最適化させる、インテリジェント電力管理を有する集積回路を教示している。デコード・ユニットと論理ユニットとの両方に結合された状況テーブルが、特定の命令のために必要な機能ユニットを電力状況と比較して、機能ユニットが最適な電力レベルにあるかどうかを判定する。最適な電力状況にある場合、コマンドは続行され、そうでない場合、ストールが実行されるか又はプロセス速度が修正されるかのどちらかである。
【０００５】
関連特許である、Ｄｅａｎ他の特許文献２は、電力制御命令がユーザによって定義される命令コマンドに埋め込まれ、それらが電力管理システムによって使用されて種々の機能ユニットの電力消費を最適化させる、電力を低減させるためのプログラム可能な集積回路の作動方法を教示している。
【０００６】
特許文献３は、計算システムの最小作動電圧を判定し選択するための１つの方法を教示している。
【０００７】
特許文献４は、可変のデータ受信装置電圧基準を用いるＡＣビルト・イン・セルフ・テスト（ＢＩＳＴ）の使用を開示している。
【０００８】
特許文献５は、より低い作動電圧で作動する半導体ＳＲＡＭメモリ回路を説明している。
【０００９】
非特許文献１は、ＡＳＩＣ設計のための電圧アイランドの使用、特に、結果として実質的なデバイス電力の節約をもたらす、ＡＳＩＣ設計における多数の供給電圧を使用可能にする方法を説明している。
【００１０】
【特許文献１】米国特許第６，３４５，３６２号。
【特許文献２】米国特許第６，４７７，６５４号。
【特許文献３】米国特許第５，０８６，５０１号。
【特許文献４】米国特許第６，７５７，８５７号。
【特許文献５】米国特許出願公開第２００３／０２２３２７６号。
【非特許文献１】Ruchir Ruri他著、「Pushing ASIC Performance in PowerEnvelope」。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
論理アレイとメモリ・アレイとの両方を含む被試験電圧アイランドを有するＩＣの最小作動電圧を判定するための自己試験システム及び方法を提供することが非常に望ましい。
本発明の目的は、アプリケーション速度での性能を依然として維持しながら、半導体回路の電力消費を低減させるために、供給電圧を低減させるシステム及び方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明によれば、電力消費を通常のアプリケーション速度における性能設定よりもさらに低減させるために、付加的なより低い電力モードも作成される。
【００１３】
本発明によれば、設計における全ての要素についての正確な供給電圧（チップ上のデバイス間の変動を考慮に入れている）を判定するために、ビルト・イン・セルフ・テスト（ＢＩＳＴ）回路が用いられる。これは、特定の性能設定値を達成し、又はスタンバイの間のデータ保全性を維持することのいずれかに必要な、さらに精密な供給電圧設定をもたらす。
【００１４】
本発明によれば、ＢＩＳＴ回路は、チップごとに供給電圧設定を判定するように動作することができる。より低電圧でより高性能を達成することができるチップはまた、より多くの漏れを生じる傾向がある。漏れは、低下させた電圧でチップの回路を作動させることによって、所望の性能を依然として維持しながら減少させることができる。性能を低下させることができるチップは、所望の速度で機能するために上昇された電圧を必要とすることになり、漏れを生じる傾向が少ない。これらのチップの性能は、チップの回路を上昇された電圧で作動させることによって、低い漏れを依然として維持しながら改善することができる。供給電圧設定を個別に調整することで、より多くのチップが、要求される電力目標及び性能目標の両方に適合できるようになる。ＢＩＳＴ試験は、電圧アイランド（ＶＩ）の当該回路における事実上全てのデバイスを試験するので、電圧供給は、本質的に、チップごとにＶＩ内の最低の性能のデバイスの要件に合うように調整される。
【００１５】
ＢＩＳＴはまた、状態が変化したときに動的に、又は電源投入時のいずれかのときにシステム内で実行することができる。これは、供給電圧が現在の環境に合わせられること、そして、結果として性能の低下をもたらす寿命末期（end of life)効果を考慮に入れることを可能にする。
【００１６】
本発明の１つの態様によれば、半導体チップの最小作動電圧を動的に変化させるためのシステム及び方法が提供され、この方法は、
特定のアプリケーションに従って作動する回路を有する被試験電圧アイランド（ＶＩＵＴ）を試験するためのビルト・イン・セルフ・テスト（ＢＩＳＴ）試験手段であって、被試験電圧アイランドに作動的に結合され、回路を試験してＢＩＳＴ試験をパスするのに電圧アイランドによって要求される最低作動電圧を判定する、ＢＩＳＴ試験手段を提供するステップと、
最低作動電圧を表す制御信号を生成するステップと、
生成された制御信号に基づいて、回路の最小作動電圧が与えられるように、ＶＩＵＴに適用される電力供給電圧を調節するステップと、
を含む。
【００１７】
本発明のさらに別の態様によれば、特定のアプリケーションに従って作動する回路を有する集積回路（ＩＣ）の性能特性を判定するためのシステム及び方法が提供され、この方法は、
ＩＣの作動モードを検出するステップと、
検出された作動モードに応答して、回路を試験してＢＩＳＴ試験をパスするのにＩＣ回路によって要求される最低作動電圧値を判定するためにＩＣ回路に作動的に結合されたＢＩＳＴ試験回路を用いて、ＩＣを試験するステップと、
その作動モードについての最低作動電圧値を表す制御信号を生成するステップと、
ＩＣに関連づけられたメモリ装置に制御信号を格納するステップと、
を含む。
【００１８】
性能／電力要件による最小作動電圧を判定するためのソリューションは、広い範囲の実用に対して有効となるという利点がある。１つの可能な用途は、ＡＳＩＣ（特定用途向け集積回路）上の特定の回路群への電圧供給を制御することに関するものである。これらの回路は、電圧アイランドとして互いにグループ分けされ、それらは同じチップ上の他の回路が受け取る電圧供給とは異なる電圧供給を受け取ることになる。同じソリューションを、メモリ・アレイ、又はマイクロプロセッサの一部（例えばキャッシュ論理回路）に適用することもできる。
【００１９】
本発明の目的、特徴及び利点は、以下の詳細な説明を添付の図面と併せて見ると、当業者には明らかとなるであろう。
【発明を実施するための最良の形態】
【００２０】
図１は、本発明に係るシステム１０のブロック図である。図１に示されるように、システム１０は、ゲート・トランジスタ２６を通るＶｄｄとして描かれた電圧供給源２５を有する被試験電圧アイランド（「ＶＩＵＴ」）ブロック２０を含む。試験入力／出力信号ライン３０は、電圧アイランド回路の作動可能要素を、（論理ＢＩＳＴ）ＬＢＩＳＴ作動モード及び／又は（アレイＢＩＳＴ）ＡＢＩＳＴ作動モードに合わせられたビルト・イン・セルフ・テスト（ＢＩＳＴ）回路５０に接続する。図２に関連して詳細に説明されるように、ＢＩＳＴは、論理及び／又はメモリ・アレイの性能試験をアプリケーション速度で実行し、制御信号５５を出力し、それがデジタル−アナログ変換器（ＤＡＣ）デバイス６０に入力される。ＤＡＣ６０は、アナログ基準信号７０を出力し、それがバンドギャップ基準回路７５に入力され、そこで基準電圧８０が発生する。基準電圧８０は、演算増幅器デバイス９０及びトランジスタ・デバイス２６を含む電圧供給調節装置に入力される。演算増幅器デバイス９０は、基準電圧８０を現在の作動電力供給電圧Ｖｄｄと比較してフィードバック制御信号９５を生成し、これが、それに応じてトランジスタ・デバイス２６、例えばｐＦＥＴを通じてＶｄｄ供給電圧を調節及び調整する。
【００２１】
図１には単一のＢＩＳＴデバイス５０が示されているが、電圧アイランドにおける回路が同様の性質のものであれば、それは多数のＶＩＵＴを制御するのに用いられてもよいことを理解されたい（ＳＲＡＭ  ＢＩＳＴは、典型的には、ＤＲＡＭ  ＢＩＳＴ又は論理ＢＩＳＴと比べて、異なる構造を有し、異なる試験刺激の組をもたらす）。論理デバイスとメモリ・デバイスとの組み合わせを含む電圧アイランドは、電圧アイランドの構成要素を刺激し、アイランドにおける全ての回路の合格／不合格状況を判定するために、共に動作する多数のＢＩＳＴタイプを必要とする。不合格を報告する最初のＢＩＳＴが、試験を中止させ、保護帯域をＤＡＣ値に付加させる。
【００２２】
さらに、バンドギャップ基準回路７５は、理想的にはプロセス、温度又は電圧で変化しない、一定の出力電圧８０を生成することが理解される。これは、例えば、２つの異なるサイズのダイオード（異なる電流密度を有するダイオード）に、単一の入力電流を供給することによって達成され、これらのダイオードは異なる電流密度を維持するのに必要な異なる電圧をそれらの両端間で生じることになる。２つのダイオードの両端間の電圧の間の差が、内部基準電圧を発生させる。結果として得られる内部基準電圧の温度依存性を除去するために、種々の回路を用いることができる。このバンドギャップ基準回路７５への入力は電流７０であり、出力は、プロセス／電圧／温度で変化しない最終基準電圧８０である。
【００２３】
したがって、図１に描かれた本発明のシステムによれば、ＤＡＣ６０は、ＢＩＳＴにおけるカウンタ（又は多数のＢＩＳＴ間で共有されるカウンタ）によって制御されるデジタル制御ワードを、アナログ信号（典型的には特定の大きさの電流）に変換する。アナログ信号は、バンドギャップ基準回路７５が生成する基準電圧を調節するのに用いられる。基準回路の出力が変化するのに伴って、演算増幅器／ｐＦＥＴデバイス（一緒になって電圧調節装置として機能する）が、電圧アイランド２０への電圧供給を調節する。
【００２４】
もう１つの方法として、バンドギャップ基準回路７５が、静的入力電流から静的電圧出力信号を生成し、ＢＩＳＴのデジタル出力は、この基準回路出力電圧を単にトリムして、演算増幅器／調節装置を駆動する新しい基準電圧を生成することができる。この構成は図示されていないが、当業者の十分に可能な範囲内である。
【００２５】
図２は、ＢＩＳＴによりアプリケーション性能を維持しながら、適用条件下で電力消費を動的に減少させるためのテストフロー法１００を図示する図である。図２に示されるように、作動環境における変化（例えば電圧又は温度における大きな変化）を検出するステップを表す第１ステップ１０３が描かれている。公知のように、温度及び／又は電圧変化を検出するための、任意の数の回路を採用することができる。今日のマイクロプロセッサの多くは、電圧を所定の範囲内に動的に調節するために、これらのタイプの回路を使用している。電圧範囲は、マイクロプロセッサが自動化された方式でチップごとに実際の不合格電圧レベルを判定することができないため、普通は固定されている。それゆえ、本発明は、必要であればチップ上の実際の不合格電圧レベルを判定するが、しかしさらに、電力を最小にし、回路性能を最大にし、又はチップの通常の作動の間のあらゆる時点で格納されたデータをただ維持するために必要な電圧を判定することが可能な方法を実行するシステムを提供する。ＢＩＳＴがチップの環境の変化によってトリガされる理由は、これらの変化が現在の最小作動電圧を無効になるようさせることがあるためである。ＢＩＳＴは、これらの基準の１つを満たすのに必要な最小作動電圧を動的に調節してこれらの環境の変化に反応するために実行される必要があり、これを実行しなければ、周囲環境が変化すると、電力は最小とならないことがあり、性能は最大とならないことがあり、又は格納されたデータは維持されないことがある。しかしながら、最小作動電圧が動的に再判定されるようにするために、任意の他のトリガを用いることもできることが理解される。例えば、タイマーは、特定の時間量又は特定のクロックサイクル数が経過した後で、同じ方法をトリガすることができ、チップ外からの外部割込みを用いることができる。
【００２６】
こうした作動環境の変化を検出すると、ステップ１０７に示されるように、システムは、コントローラへの割り込みを生成し、任意の重要データ／状況情報の格納を開始する。この情報は、ＶＩＵＴブロックの外部に格納されることが好ましい。次に、ステップ１１０に示されるように、ＤＡＣデバイス６０は、「０」に、又は、その最高設定における電圧供給アイランド（ＶＩＵＴ２０）への電圧（Ｖｄｄ）入力に対応する初期設定にリセットされる。次に、ステップ１１３に示されるように、さらなるステップが特定のアプリケーション速度で論理アレイ及び／又はメモリ・アレイのＢＩＳＴ試験を開始し、ステップ１１５において、ＢＩＳＴ試験をパスしたかどうかについての判定がなされる。ステップ１１５においてＢＩＳＴ試験をパスしたことが判定された場合には、プロセスは、ステップ１１８に進み、ＤＡＣを増分してＶＩＵＴブロックに印加される電圧を効果的に低下させる。次に、プロセスはステップ１１３に戻り、再びＢＩＳＴを試験論理アレイ及び／又はメモリ・アレイに特定のアプリケーション速度で適用する。これらの一連のステップ１１３、１１５及び１１８は、ＢＩＳＴ試験が不合格になるまで繰り返され、不合格になった時点でプロセスがステップ１２０に進み、ＶＩＵＴへの供給電圧を最低作動電圧に所定の安全マージンを加えた電圧に設定することを可能にする減分である、保護帯域量だけ、ＤＡＣを減分する。その後、図２のステップ１２３に示されるように、前に格納されたデータ／状況情報がリロードされ、システムは（作動速度での）通常モードに再び入る。
【００２７】
ここで言及される、アプリケーション「速度」は、本発明のソリューションを適用するときの特定の例ごとに変化することを理解されたい。例えば、本発明によれば、マイクロプロセッサ・キャッシュについては、電圧は、マルチＧＨｚ周波数範囲内の作動を可能にするように調節されることができる。高性能ＡＳＩＣについては、電圧は、典型的には、３００ＭＨｚから１ＧＨｚ付近の作動を可能にするように調節される（これは、ＡＳＩＣが目的としている用途に応じて広く変化するであろう）。低電力用途（例えば携帯電話）に向けられたＡＳＩＣについては、電圧は電力消費を最小にするために低くされる。
【００２８】
さらに、典型的なＤＡＣ（デジタル−アナログ変換器）は、ＢＩＳＴから、例えばＢＩＳＴ自己試験論理によって制御されるバイナリ・カウンタの出力から、入力を受け取ることが理解される。（例えば１．２Ｖの公称電圧のときに）「ｘ」ＭＨｚの幾つかの目標性能を依然として維持しながら作動電圧を最小にしようとする用途については、ＤＡＣを駆動するのに６ビット・カウンタを用いることができる（６４ステップの入力範囲を与えることになるので）。したがって、１ステップの増分／減分は、ＤＡＣが公称値に対して０．５％付近の電圧の変化を生成することをもたらし、３８４ｍＶを超える作動電圧を調節することを可能にする。ＤＡＣによって制御されるときの作動範囲は、（１．２Ｖの公称電圧を依然として包含する３８４ｍＶの全理想範囲について）おそらく１．２９６Ｖから０．９１２Ｖとなるであろう。
【００２９】
さらに、保護帯域量は、各々のアプリケーションごとに変化することを理解されたい。ＢＩＳＴ自己試験論理は、ＳＲＡＭ、ＤＲＡＭ又は通常論理への電圧を調節していてもよい。ＳＲＡＭは、標準論理ラッチと比べたＤＲＡＭと比べて、異なる電圧保護帯域要件を有してもよい。アプリケーションの期待電圧供給ノイズもまた、正しい保護帯域を判定するのに重要なものとなるであろう。アプリケーションが５０ｍＶのオーダーの電圧供給ノイズ事象を経験することが予期される場合（ノイズ事象が電圧供給をその理想レベルの５０ｍＶ下に「ドループ」させる場合）、保護帯域は、これを考慮に入れるべきである。上記のＤＡＣの例では、公称作動電圧の５％のオーダーの保護帯域が適切となる。不合格電圧を表す６ビット・バイナリ値が見出される。５％の保護帯域がとられ（カウンタは電圧を増加させるために１０ステップ調節される）、不合格電圧を６０ｍＶ上回る保護帯域を与える。
【００３０】
したがって、実際のＤＡＣ仕様は、各々のアプリケーションごとにおそらくもっと変化するはずである。上記の値は、典型的な１．２Ｖ  ＡＳＩＣアプリケーションについて単に見込まれる理想的な設計点であり、真のＤＡＣは決して完全に直線ではないことが理解される（例えば、全てのステップは正確に６ｍＶとはならない）。
【００３１】
図３は、依然としてデータ／状況情報を維持しながら、適用条件下で最低限のスタンバイ／超低電力レベルまで電力消費を動的に減少させるためのテストフロー法を示す図である。図３に示されるように、ＶＩＵＴブロックの外部の記憶手段によって、スタンバイ状態に入る前に、システムによって維持される任意の重要データ／状況情報を格納するステップを表す、第１ステップ１２５が描かれている。その後、ステップ１２８において、ＤＡＣブロック６０が、例えば「０」に、又は、ＶＩＵＴへの電圧をその最高設定に効果的に設定することになる所定の設定にリセットされる。次に、実際のＢＩＳＴ試験論理ステップ及び／又はＢＩＳＴメモリ・アレイ試験であるステップ１３１が非常に遅い速度で行われる。次に、ステップ１３５において、その低速度でＢＩＳＴ試験をパスしたかどうかについての判定がなされる。ステップ１３５においてＢＩＳＴ試験をパスしたことが判定された場合には、プロセスは、ステップ１３８に進み、ＤＡＣを増分してＶＩＵＴブロックに印加される電圧を効果的に低下させる。次に、プロセスはステップ１３１に戻り、再びＢＩＳＴ試験論理及び／又はメモリ・アレイを非常に低い速度で適用する。これらの一連のステップ１３１、１３５、及び１３８は、ＢＩＳＴ試験が不合格になるまで繰り返され、不合格になった時点でプロセスがステップ１４０に進み、ＶＩＵＴへの供給電圧を最低作動電圧に所定の安全マージンを加えた電圧に設定することを可能にする減分である保護帯域量だけ、ＤＡＣを減分する。その後、図３のステップ１４３に示されるように、前に格納されたデータ／状況情報がリロードされ、システムがスタンバイ／超低電力モード（無作動又は超低速度作動）に再び入る。この電圧レベルは、スタンバイ・モードに用いられた場合、電圧アイランドにおけるメモリ及び／又はラッチが依然としてデータを維持することを可能にする最低電圧供給となる。この電圧レベルは、超低電力モードに用いられた場合、回路が依然として超低速度で機能的に作動することを可能にする最低電圧供給となる。
【００３２】
図４は、製造試験中に、ＢＩＳＴにより、アプリケーション性能を維持する状態での最小電力消費と、スタンバイ／超低電力についての（データ／状況情報を維持する状態での）最小電力消費との両方を判定するためのテストフロー法を示す図である。試験で判定され不揮発性メモリ（ヒューズなど）に格納された値は、電圧アイランド（ＶＩ）電圧供給を、アプリケーション速度での作動設定とスタンバイ／超低電力作動設定との間で直ちに切り替えて、システム内でＢＩＳＴを実行する必要性を減らす。図４の第１ステップ１５０に示されるように、アプリケーション条件に外部バイアスを適用する、すなわち、最高電力アプリケーション条件に外部電圧／温度をバイアスするステップが描かれている。次に、ステップ１５３において、ＤＡＣブロック６０が、例えば「０」に、又は、ＶＩＵＴへの電圧をその最高設定に効果的に設定することになる所定の設定にリセットされる。次に、ステップ１５５に示されるように、ＢＩＳＴ試験論理及び／又はメモリ・アレイ試験がアプリケーション速度で行われる。次に、ステップ１５８において、アプリケーション速度でＢＩＳＴ試験をパスしたかどうかについての判定がなされる。ステップ１５８においてＢＩＳＴ試験をパスしたことが判定された場合には、プロセスは、ステップ１６０に進み、ＤＡＣを増分してＶＩＵＴブロックに印加される電圧を効果的に減少させる。次に、プロセスはステップ１５５に戻り、再びＢＩＳＴ試験論理及び／又はメモリ・アレイをアプリケーション速度で適用する。これらの一連のステップ１５５、１５８、及び１６０は、ＢＩＳＴ試験が不合格になるまで繰り返され、不合格になった時点でプロセスがステップ１６３に進み、ＶＩＵＴへの供給電圧を最低作動電圧に所定の安全マージンを加えた電圧に設定することを可能にする減分である保護帯域量だけ、ＤＡＣを減分する。その後、ステップ１６５において、ＤＡＣ設定が制御ワードとしてヒューズ装置に格納されてデフォルト設定として機能し、それにより、その後、格納されたヒューズ装置設定に基づいて、その速度での作動についての対応するデフォルト電圧がＶＩに印加される。図４のステップ１７０に続くと、このステップは、超低速度でＢＩＳＴ試験論理及び／又はメモリ・アレイ試験を行うステップを表す。次に、ステップ１７３において、低速度でＢＩＳＴ試験をパスしたかどうかについての判定がなされる。ステップ１７３においてＢＩＳＴ試験をパスしたことが判定された場合には、プロセスは、ステップ１７５に進み、ＤＡＣを増分してＶＩＵＴブロックに印加される電圧を効果的に減少させる。次に、プロセスはステップ１７０に戻り、再びＢＩＳＴ試験論理及び／又はメモリ・アレイを超低速度で適用する。これらの一連のステップ１７０、１７３、及び１７５は、ＢＩＳＴ試験が不合格になるまで繰り返され、不合格になった時点でプロセスがステップ１７８に進み、ＶＩＵＴへの供給電圧を最低作動電圧に所定の安全マージンを加えた電圧に設定することを可能にする減分である保護帯域量だけ、ＤＡＣを減分する。その後、ステップ１８０において、ＤＡＣ設定が制御ワードとしてヒューズ装置に格納されて、その後、ＶＩへのデフォルト・スタンバイ／超低電力電圧設定を与えるものとして機能する。
【００３３】
図５は、電源投入時にＢＩＳＴにより、アプリケーション性能を維持する状態での最小電力消費と、スタンバイ／超低電力についての（データ／状況情報を維持する状態での）最小電力消費との両方を判定するためのテストフロー法を示す図である。次に、ラッチされた値が用いられ、ＶＩ電圧供給を、アプリケーション速度での作動設定とスタンバイ／超低電力作動設定との間で直ちに切り替えて、ＢＩＳＴを動的に実行する必要性を減らす。図５の第１ステップ１８２に示されるように、本発明に係るＢＩＳＴ自己試験回路と共に用いられる集積回路チップに電力を適用するステップが描かれている。次に、ステップ１８３において、ＤＡＣブロック６０が、例えば「０」に、又は、ＶＩＵＴへの電圧をその最高設定に効果的に設定することになる所定の設定にリセットされる。次に、ステップ１８５に示されるように、ＢＩＳＴ試験論理及び／又はメモリ・アレイ試験がアプリケーション速度で行われる。次に、ステップ１８８において、アプリケーション速度でＢＩＳＴ試験をパスしたかどうかについての判定がなされる。ステップ１８８においてＢＩＳＴ試験をパスしたことが判定された場合には、プロセスは、ステップ１９０に進み、ＤＡＣを増分してＶＩＵＴブロックに印加される電圧を効果的に減少させる。次に、プロセスはステップ１８５に戻り、再びＢＩＳＴ試験論理及び／又はメモリ・アレイをアプリケーション速度で適用する。これらの一連のステップ１８５、１８８、及び１９０は、ＢＩＳＴ試験が不合格になるまで繰り返され、不合格になった時点でプロセスがステップ１９２に進み、ＶＩＵＴへの供給電圧を最低作動電圧に所定の安全マージンを加えた電圧に設定することを可能にする減分である保護帯域量だけ、ＤＡＣを減分する。その後、ステップ１９３において、ＤＡＣ設定が制御ワードとして１つ又はそれ以上のラッチ装置に格納されてデフォルト設定として機能し、それにより、その後、格納されたラッチ設定に基づいて、その速度での作動についての対応するデフォルト電圧がＶＩに印加される。
【００３４】
図５のステップ１９５に続くと、このステップは、超低速度でＢＩＳＴ試験論理及び／又はメモリ・アレイ試験を行うステップを表す。次に、ステップ１９８において、低速度でＢＩＳＴ試験をパスしたかどうかについての判定がなされる。ステップ１９８においてＢＩＳＴ試験をパスしたことが判定された場合には、プロセスは、ステップ２００に進み、ＤＡＣを増分してＶＩＵＴブロックに印加される電圧を効果的に減少させる。次に、プロセスはステップ１９５に戻り、再びＢＩＳＴ試験論理及び／又はメモリ・アレイを超低速度で適用する。これらの一連のステップ１９５、１９８、及び２００は、ＢＩＳＴ試験が不合格になるまで繰り返され、不合格になった時点でプロセスがステップ２０３に進み、ＶＩＵＴへの供給電圧を最低作動電圧に所定の安全マージンを加えた電圧に設定することを可能にする減分である保護帯域量だけ、ＤＡＣを減分する。その後、ステップ２０５において、ＤＡＣ設定が制御ワードとしてラッチ装置に格納されて、その後、ラッチに格納された情報に基づいて、ＶＩについてのデフォルト・スタンバイ／超低電力電圧設定を与えるものとして機能する。
【００３５】
本発明によれば、ヒューズその他の不揮発性メモリ（例えばフラッシュ・メモリ）は、チップの電源が切られるときにＤＡＣ設定を保存するために用いられ、一方、ラッチその他の揮発性メモリ（例えばＳＲＡＭ／ＤＲＡＭ）は、チップの電源が入れられる間に設定を保存するために用いられることを理解されたい。典型的な設計は、これらの方法の組み合わせを用いることができる。特定の状況の下での正しい作動のために必要なＤＡＣ設定を格納するための揮発性／不揮発性の方法は、ＢＩＳＴエンジンの内部に、ＢＩＳＴエンジンの外部に、又はチップの外部に配置することができる。
【００３６】
図２−図５に示された方法に描かれた本発明の種々の実施形態は、最大性能を維持するのに必要な最低電圧供給又はデータを維持するのに必要な最低電圧供給を判定することによって電力を減少させるための方法を表すことに留意されたい。実際は、製造試験時に又は電力投入時に動的に計算することができる他の可能な設定がいくつでも存在する。これらの設定は、上昇した電力消費を伴う、通常を上回るアプリケーション速度性能を与える高性能モード、又はもっと低減された電力消費でやや減少されたアプリケーション速度性能をもたらすことができる種々の中域の電圧を含むことができる。したがって、本発明のシステム及び方法は、種々の電圧／性能レベルについての１つ又は両方或いは複数の制御ワードを導出してもよく、実装される記憶装置、例えばメモリ、ヒューズ又はラッチがそれらの全てを格納することが意図されている。
【００３７】
したがって、ＢＩＳＴ制御された電圧アイランドを備えたチップを用いるデバイスは、高性能モード（十分な供給電力が利用可能−例えばプラグが接続されたノートブック・コンピュータ）、通常性能モード、低性能モード（低減された供給電力が利用可能−すぐに再充電される必要があるノートブック・コンピュータ・バッテリ）、及びスタンバイ・モード（最小の供給電力が利用可能−ほぼ完全に消耗しているノートブック・コンピュータ・バッテリ）を有する。
【００３８】
この同じＢＩＳＴ制御電圧調整技術は、内蔵メモリに対して特に大きな利点があり得る。ＢＩＳＴは、イールドを最大にし、電力を最小にし、性能を依然として維持するように電圧を調整するために用いることができる。説明された同じ方法を、アプリケーション速度で動作するイールド可能メモリ（幾つかの弱いメモリ・セルは、より高い電圧の下でよりロバストな形で作動する）を生み出す最低作動電圧を判定するために用いてもよい。プロセスの改善のせいで、弱いセルがより少数であり、又はより速い性能を有するメモリに大しては、電圧を低減させることができ、それが電力を減少させることになる。
【００３９】
図２−図５に関して提示されたこの同じ技術は、メモリが、各々が個別に調整される供給電圧を受け取るセル・ブロックを含むときに、さらに有利となるように用いることができる。ＢＩＳＴは、最良のイールド／電力／性能のトレードオフが得られるように、各々の個々のブロックの電圧アイランドへの供給電圧を調整することができる。単一メモリが実際にほとんどのチップ幅デバイス変動を含むのに十分なチップ面積を包含することができる点まで、内蔵メモリがより大きくなってきているので、メモリを、より小さい局所化されたデバイス変動を受けることになる小部分にセグメント化し、各々のセグメントを電圧アイランドに配置し、ＢＩＳＴを介してそのアイランドへの供給を調整することは、より魅力的なものとなる。
【００４０】
本発明の好ましい実施形態となると考えられる事象が図示され説明されたが、もちろん、形態又は細部における種々の改変及び変更が本発明の精神から逸脱することなく容易になされることを理解されたい。したがって、本発明は、説明及び図示された形態そのものに限定されるのではなく、添付の特許請求の範囲内に入る全ての改変をカバーするように構成されることが意図される。
【図面の簡単な説明】
【００４１】
【図１】本発明に係るシステム１０のブロック図である。
【図２】ＢＩＳＴにより、アプリケーション性能を維持しながら、適用条件下で電力消費を動的に低減させるためのテストフロー法１００を図示する図である。
【図３】依然としてデータ／状況情報を維持しながら、適用条件下で最低限のスタンバイ／超低電力レベルまで電力消費を動的に低減させるためのテストフロー法を示す図である。
【図４】製造試験中に、ＢＩＳＴにより、アプリケーション性能を維持する状態での最小電力消費と、スタンバイ／超低電力についての（データ／状況情報を維持する状態での）最小電力消費との両方を判定するためのテストフロー法を示す図である。
【図５】電源投入時に、ＢＩＳＴにより、アプリケーション性能を維持する状態での最小電力消費と、スタンバイ／超低電力についての（データ／状況情報を維持する状態での）最小電力消費との両方を判定するためのテストフロー法を示す図である。
【符号の説明】
【００４２】
１０：システム
２０：被試験電圧アイランド・ブロック
２５：電圧供給源
２６：ゲート・トランジスタ
３０：試験入力／出力信号ライン
５０：ビルト・イン・セルフ・テスト（ＢＩＳＴ）回路
５５：ＤＡＣ制御
６０：ＤＡＣ
７０：ＤＡＣ基準出力
７５：バンドギャップ基準回路
８０：基準電圧
９０：演算増幅器デバイス
９５：フィードバック制御信号
【図１】
2008545120.tif 000003
【図２】
2008545120.tif 000004
【図３】
2008545120.tif 000005
【図４】
2008545120.tif 000006
【図５】
2008545120.tif 000007
【国際調査報告】
2008545120.tif 000008
2008545120.tif 000009
2008545120.tif 000010