(57)【要約】  アナログデジタル変換器（ＡＤＣ）とともに使用する誤差補正回路は、第１のスイッチと、並列に構成され、第１のスイッチに結合されている第２のスイッチ、および補正コンデンサとを具備している。第２のスイッチは接地にも結合され、補正コンデンサは基準電圧にも結合され、第１のスイッチはＡＤＣの保持モード中にアクティブであるように構成され、第２のスイッチはＡＤＣのサンプリングフェーズ中にアクティブであるように構成されている。【選択図】      図４
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【特許請求の範囲】
【請求項１】
アナログデジタル変換器（ＡＤＣ）とともに使用する誤差補正回路において、
第１のスイッチと、
並列に構成され、第１のスイッチに結合されている第２のスイッチおよび補正コンデンサとを具備し、
第２のスイッチは接地にも結合され、補正コンデンサは基準電圧にも結合され、
第１のスイッチはＡＤＣの保持モード中にアクティブであるように構成され、第２のスイッチはＡＤＣのサンプリングフェーズ中にアクティブであるように構成されている誤差補正回路。
【請求項２】
アナログデジタル変換器（ＡＤＣ）において、
サンプルホールド回路と、
サンプルホールド回路に結合されている比較器と、
サンプルホールド回路と比較器とに結合されている誤差補正回路とを具備し、
誤差補正回路は、
第１のスイッチと、
並列に構成され、第１のスイッチに結合されている第２のスイッチおよび補正コンデンサとを備え、
第２のスイッチは接地にも結合され、補正コンデンサは基準電圧にも結合され、
第１のスイッチはＡＤＣの保持モード中にアクティブであるように構成され、第２のスイッチはＡＤＣのサンプリングフェーズ中にアクティブであるように構成されているアナログデジタル変換器（ＡＤＣ）。
【請求項３】
サンプルホールドコンデンサを備えているアナログデジタル変換器（ＡＤＣ）とともに使用する誤差補正回路において、
補正キャパシタンス手段と、
補正キャパシタンス手段に結合されているスイッチング手段とを具備し、
スイッチング手段は、ＡＤＣのサンプリングフェーズ中に補正キャパシタンス手段を放電するように構成され、ＡＤＣの補正キャパシタンス手段とサンプルホールドコンデンサとの間で共有する充電を可能にするように構成されている誤差補正回路。
【請求項４】
アナログデジタル変換器（ＡＤＣ）において、
サンプルホールドスイッチング手段とサンプルホールドキャパシタンス手段とを備えるサンプルホールド手段と、
比較手段と、
サンプルホールド手段と比較手段とに結合されている誤差補正手段とを具備し、
誤差補正手段は、
補正キャパシタンス手段と、
補正キャパシタンス手段に結合されているスイッチング手段とを備え、
スイッチング手段は、補正キャパシタンス手段に結合され、ＡＤＣのサンプリングフェーズ中に補正キャパシタンス手段を放電するように構成され、補正キャパシタンス手段とサンプルホールドキャパシタンス手段との間で共有する充電を可能にするように構成されているアナログデジタル変換器。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、「利得およびオフセット誤差補正方法」と題された２００５年６月１６日に出願された米国仮特許出願第６０／６９１，９６４号の利益を主張しており、この米国特許出願は本願の譲受人に譲渡され、参照により明確にここに組み込まれている。
【分野】
【０００２】
本開示は、一般的に、利得誤差補正に関する。さらに詳細に述べると、本開示は、アナログデジタル変換器（ＡＤＣ）のような、離散時間回路におけるオフセットおよび利得誤差補正に関する。
【関連技術の説明】
【０００３】
一般的に、あらゆるＡＤＣには、ゼロコードにおける系統的なオフセット誤差と、フルスケールのコードにおける系統的な利得誤差とがある。これらの誤差は、系統的であるので、ＡＤＣの量産前の初回のテストの後に較正することができる。
【０００４】
かつては、補正コードを含んでいるルックアップテーブルを使用することによって、または補正された二度のサンプリングを用いることによって、このような誤差は補正されていた。これらの方法は、より多くの回路を伴って、より多くの電力を必要とする。ワイヤレス電話機、ＰＤＡまたはラップトップコンピュータのような、より小さいバッテリー駆動環境においてＡＤＣは利用されているので、バッテリーの持続時間を保つように、回路の最小化および電力の節約がより重要である。
【０００５】
したがって、オフセット誤差を補正するための改善されたシステムを提供することが効果的である。
【概要】
【０００６】
利得誤差を補正するシステムおよび方法が開示されており、このシステムおよび方法は、コンデンサ間で共有する充電を含んでいる。
【０００７】
特定の実施形態において、利得誤差を補正するシステムおよび方法は、システムの電源を並列にオンにすることによって、サンプリングフェーズ中に補正コンデンサを放電することを含む。そして、保持フェーズ中に、サンプルホールドコンデンサと補正コンデンサとの間の共有充電となるように、補正コンデンサをサンプルホールドコンデンサに接続している。
【０００８】
１つの特定の実施形態では、アナログデジタル変換器（ＡＤＣ）とともに使用する誤差補正回路は、第１のスイッチと、並列に構成され、第１のスイッチに結合されている第２のスイッチおよび補正コンデンサとを具備している。第２のスイッチは接地にも結合され、補正コンデンサは基準電圧にも結合され、第１のスイッチはＡＤＣの保持モード中にアクティブであるように構成され、第２のスイッチはＡＤＣのサンプリングフェーズ中にアクティブであるように構成されている。
【０００９】
ここで開示した１つ以上の実施形態の効果は、高い消費電力がない効率的な利得誤差補正を含む。
【００１０】
本開示の他の観点、効果および特徴は、以下のセクション、図面の簡単な説明、詳細な説明および特許請求の範囲を含む出願全体を見た後に明らかになるであろう。
【００１１】
ここで説明した実施形態の観点とそれに伴う効果は、添付図面に関連して詳細な説明を参照することにより、より容易に明らかになるであろう。
【詳細な説明】
【００１２】
図１は、先行技術のＳＡＲ−ＡＤＣ１００を示している。ＡＤＣ１００は、入力ｍｕｘ１１０を通して、サンプルホールド回路１２０上へのアナログ入力信号をサンプリングする。そして、（デジタルアナログ変換器（ＤＡＣ）１７０からの）基準電圧とサンプル化された入力信号との間の比較が比較器１３０によって実行される。比較器１３０の出力はラッチ１４０上に送られ、ラッチ１４０は、ラッチされた信号を逐次近似レジスタ１６０に提供する。逐次近似レジスタ１６０は、デジタルインターフェイス１５０の一部分であってもよい。デジタルインターフェイス１５０が、結果として生じたデジタルビットを出力する。比較器１３０の比較結果に基づいて、新しい基準電圧がＤＡＣ１７０によって生成され、第２のビットを発生させるために第２の比較が実行される。この動作は、所望のビットのすべてが獲得されるまで続く。選択信号１５１を入力ｍｕｘ１１０に提供することによって、および保持信号１５２をサンプルホールド回路１２０に提供することによって、デジタルインターフェイス１５０がこの動作を制御する。また、デジタルインターフェイス１５０は、比較信号１６１と、比較器クロック１６２と、ラッチクロック１６３とを発生させる逐次近似レジスタ１６０を具備していてもよい。（比較器１３０に基準電圧を提供するために）比較信号１６１がＤＡＣ１７０に与えられる。比較器クロック１６２は、比較器１３０のタイミングをとるために使用され、ラッチクロック１６３はラッチ１４０のタイミングをとるために使用される。
【００１３】
図２において、図１のＳＡＲ−ＡＤＣによって発生される入力電圧および基準電圧が示されている。実線２００はサンプリングされた入力電圧を表しており、そして、破線２１０は基準電圧を表している。図２に示されているように、最下位のビットに向けて最上位のビットから始まる順番で、すべてのビットが獲得されるまで図１のＳＡＲ−ＡＤＣからビットが抽出される。このグラフで表しているように、ＶＤＤはフルスケール電圧であり、Ｖｇｎｄはゼロスケールの電圧である。
【００１４】
再び、図１を参照すると、（比較器１３０、ＤＡＣ１７０、およびサンプルホールド回路１２０）のような、オフセットおよび利得誤差の直接的な一因となるさまざまな素子がある。誤差の根本的な原因は、比較器１３０上での不整合と、サンプルホールド回路１２０スイッチの電荷注入と、ＤＡＣ１７０からサンプルホールド回路１２０への基準結合（はね返りノイズ）と、ＤＡＣ１７０上の寄生素子とに分類することができる。これらの誤差は系統的であり、システムの特徴付け後に較正することができる。
【００１５】
図３において、変換されたコードに対するオフセット誤差および利得誤差の影響の例を図示しているグラフが示されている。見て分かるように、線３００は、変換されたコードが入力信号と整合しているＡＤＣの理想出力を表している。オフセット誤差が理想線をシフトさせる。このことは線３１０によって表されている。線３２０によって表されているように、利得誤差が線の勾配における変化を生じさせる。これらのタイプの誤差のうちの一方または双方の誤差が存在する。
【００１６】
図４を参照すると、サンプルホールド回路４２０とともに利得誤差補正回路４３０の例示的な実施形態が示されている。
【００１７】
サンプルホールド回路４２０は、サンプルホールドスイッチ４２２およびサンプルホールドコンデンサ４２５（Ｃｓｈ）を具備している。サンプルホールド回路４２０の他のコンポーネントは示されていない。サンプルホールド回路４２０の出力は、誤差補正回路４３０に与えられる。サンプルホールドスイッチ４２２は、例えば、ＣＭＯＳスイッチであってもよいが、サンプリング動作を制御する。一般的に、Φ１がアクティブハイであるとき、サンプルホールドスイッチ４２２はアクティブであり（閉じられており）、サンプルホールドコンデンサ４２５の上部プレートおよび誤差補正回路４３０の補正コンデンサ４３５に入力信号が送られる。サンプルホールドスイッチ４２２が開いているとき、サンプリング動作は完了しており、保持動作が開始する。サンプルホールドコンデンサ４２５は、複数の単位サイズのコンデンサ（Ｃｕ）、例えば、２００のＣｕから構成されていてもよい。
【００１８】
利得誤差補正回路４３０は、第１のスイッチ４４０と、第２のスイッチ４４５と、補正コンデンサ４３５（Ｃｃｏｒｒ）とを具備している。示しているように、サンプルホールド回路４２０の出力は、第１のスイッチ４４０に結合されている。Φ２がアクティブハイであるとき第１のスイッチ４４０がアクティブ化されているので、保持動作は進行中である。第１のスイッチ４４０は、第２のスイッチ４４５および補正コンデンサ４３５の並列配列にも結合されている。Φ１がアクティブハイであるとき第２のスイッチ４４５がアクティブ化されているので、サンプリング動作が進行中である。補正コンデンサ４３５の下の方のプレートは、基準電圧Ｖｘに結合されている。
【００１９】
補正コンデンサ４３５は、第２のスイッチ４４５をアクティブ化することによってＡＤＣのサンプリングフェーズ中に放電される。保持フェーズ中、補正コンデンサ４３５は、第１のスイッチ４４０を通して、サンプルホールドコンデンサ４２５に接続されている。このことは、サンプルホールドコンデンサ４２５と補正コンデンサ４３５との間の共有充電という結果になるだろう。上部プレートにおける最終の電圧は、Ｖｓａｍｐｌｅｄ＝ＶＩＮ*Ｃｓｈ／（Ｃｓｈ＋Ｃｃｏｒｒ）となるだろう。誤差補正回路４３０は、入力電圧によって乗算化された係数を取り入れるので、利得誤差を効率的に相殺することができる。このことが望ましい場合に、Ｃｃｏｒｒと並列の（示されていない）コンデンサをスイッチングすること、またはＶｘにおける電圧を変えることのいずれかによって、Ｃｃｏｒｒの実効値はプログラム可能になる。
【００２０】
図５は、図４の誤差補正回路を備えているＡＤＣの例示的な実施形態を図示している。ＡＤＣ５００の素子は、図１のＡＤＣ１００の素子に類似しているが、誤差補正回路４３０がサンプルホールド回路１２０と比較器１３０との間に含まれている。
【００２１】
ここで開示した構造の構成では、ここで記述したシステムおよび方法はＡＤＣ内の利得誤差を補正する方法を提供している。このようなことにより、利得誤差補正に対する必要性がなくなる。
【００２２】
開示した実施形態の先の説明は、当業者が本開示を作り、または使用できるように提供されている。これらの実施形態に対するさまざまな修正は、当業者に容易に明らかになるであろう。また、ここで規定されている一般的な原理は、本開示の範囲の精神を逸脱することなく、他の実施形態に適用されてもよい。したがって、本開示は、ここに示した実施形態に限定されることを意図しているものではないが、特許請求の範囲によって規定されている、原理および新規な特徴と矛盾しない最も広範囲に一致させるべきである。
【図面の簡単な説明】
【００２３】
【図１】図１は、先行技術の例示的な逐次近似レジスタＡＤＣ（ＳＡＲ−ＡＤＣ）の一般的な図である。
【図２】図２は、先行技術のＳＡＲ−ＡＤＣの例示的な動作を図示している図である。
【図３】図３は、先行技術のＳＡＲ−ＡＤＣによって発生される例示的なオフセット誤差および利得誤差を図示している図である。
【図４】図４は、利得誤差補正回路の例示的な実施形態を図示している図である。
【図５】図５は、図４の利得誤差補正回路を備えているＡＤＣの例示的な実施形態を図示している図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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