(57)【要約】  周波数分割回路は、一対のマルチステート回路（ＭＳＣＡ，ＭＳＣＢ）を備える。各マルチステート回路は、状態（ＳＡ（１），・・，ＳＡ（Ｎ）；ＳＢ（１），・・，ＳＢ（Ｎ））のサイクルを通してスイッチすることができる。一方のマルチステート回路（ＭＳＣＡ）は、入力信号（ＯＳ）の立ち上がりエッジ（Ｅｒ）に応じて次の状態にスイッチする。他方のマルチステート回路（ＭＳＣＢ）は、入力信号（ＯＳ）の立ち下がりエッジ（Ｅｆ）に応じて次の状態にスイッチする。各マルチステート回路（ＭＳＣＡ，ＭＳＣＢ）は、少なくとも１つの状態（ＳＡ（１），ＳＢ（１））を有し、この状態では、マルチステート回路が、他方のマルチステート回路（ＭＳＣＢ，ＭＳＣＡ）を抑制して、他方のマルチステート回路が次の状態にスイッチすることを防止する。
2008510339.tif 000002
【特許請求の範囲】
【請求項１】
一対のマルチステート回路を備え、
各マルチステート回路は、状態のサイクルを通してスイッチすることができ、
一方のマルチステート回路は、入力信号の立ち上がりエッジに応じて次の状態にスイッチするように構成されており、
他方のマルチステート回路は、前記入力信号の立ち下がりエッジに応じて次の状態にスイッチするように構成されており、
各マルチステート回路は、前記マルチステート回路が、他方のマルチステート回路を抑制して、他方のマルチステート回路が次の状態にスイッチすることを防止する、少なくとも１つの状態を有する、
ことを特徴とする周波数分割回路。
【請求項２】
前記周波数分割回路は、各マルチステート回路から出力信号を受信するように結合された出力回路を備え、
前記出力回路は、前記マルチステート回路のそれぞれの出力信号から、処理された出力信号を得るように構成されている、ことを特徴とする請求項１に記載の周波数分割回路。
【請求項３】
前記出力回路は、データ入力と、クロック入力と、出力と、反転出力とを、それぞれが有する第１および第２のラッチ回路を備え、
前記第１のラッチ回路の前記クロック入力は、一方のマルチステート回路の出力信号を受信するように結合されており、
前記第２のラッチ回路の前記クロック入力は、他方のマルチステート回路の出力信号を受信するように結合されており、
前記第１のラッチ回路の前記データ入力は、前記第２のラッチ回路の前記反転出力に結合されており、
前記第２のラッチ回路の前記データ入力は、前記第１のラッチ回路の前記出力に結合されている、ことを特徴とする請求項２に記載の周波数分割回路。
【請求項４】
前記出力回路は、ロジックゲート回路を備える、ことを特徴とする請求項２に記載の周波数分割回路。
【請求項５】
各マルチステート回路は、スイッチ制御入力を有し、前記スイッチ制御入力に抑制信号が存在する場合に状態を変化させないように構成されたスイッチ可能なラッチ回路を備える、ことを特徴とする請求項１に記載の周波数分割回路。
【請求項６】
各マルチステート回路は、差動信号を受信および供給するように構成された差動対を備える、ことを特徴とする請求項１に記載の周波数分割回路。
【請求項７】
一対のマルチステート回路を使用する周波数分割方法であって、
一方のマルチステート回路が、状態のサイクルを通してスイッチし、前記一方のマルチステート回路は、入力信号の立ち上がりエッジに応じて次の状態にスイッチし、前記一方のマルチステート回路は、他方のマルチステート回路が状態を変えることを防止する、少なくとも１つの状態を有する、立ち上がりエッジ状態スイッチングステップと、
前記他方のマルチステート回路が、状態のサイクルを通してスイッチし、前記他方のマルチステート回路は、前記入力信号の立ち下がりエッジに応じて次の状態にスイッチし、前記他方のマルチステート回路は、前記一方のマルチステート回路が状態を変えることを防止する、少なくとも１つの状態を有する、立ち下がりエッジ状態スイッチングステップと、
を備えることを特徴とする方法。
【請求項８】
請求項１に記載の周波数分割回路を備える信号処理装置であって、
前記周波数分割回路の前記入力信号を構成するオシレータ信号を供給するためのオシレータ回路と、
前記一対のマルチステート回路からミキサ信号を得るためのミキサドライバ回路と、
処理されるべき信号を、前記ミキサ信号と混合するためのミキサ回路と、
をさらに備えることを特徴とする信号処理装置。
【請求項９】
請求項８に記載の信号処理装置と、前記信号処理システムが前記入力信号から得た情報をレンダリングするための情報レンダリングデバイスとを備える、ことを特徴とする情報レンダリング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、周波数分割回路に関する。本発明の他の態様は、周波数分割の方法および周波数分割回路を備える信号処理装置に関する。信号処理装置は、例えば、音声、映像、またはデータあるいはこれらの任意の組合せの形態の情報を搬送する無線周波数信号を処理するためのレシーバであってもよい。本発明のさらに他の態様は、このような信号処理装置を備える情報レンダリング装置に関する。情報レンダリング装置は、例えば、映像表示セットであってもよい。
【発明の背景】
【０００２】
米国特許第４，８６６，７４１号は、３／２周波数分割器を記載している。周波数分割器は、２つのＤフリップフロップを備える。各Ｄフリップフロップは、Ｄ入力と、クロック入力と、Ｑ出力と、Ｑ否定出力とを有する。一方のフリップフロップは、そのクロック入力において、入力信号を受信し、他方のフリップフロップは、そのクロック入力において、入力信号を反転したものを受信する。ＯＲゲートの形態のロジック回路が、各フリップフロップのＱ否定出力に反応する。ロジック回路は、少なくとも１つのフリップフロップのＱ否定出力がロー状態信号を供給する場合に、ロー状態信号を各フリップフロップのＤ入力に供給する。ロジック回路は、各フリップフロップのＱ否定出力がハイ状態信号を供給する場合に、ハイ状態信号を各フリップフロップのＤ入力に供給する。ＡＮＤ回路の形態のさらなるロジック回路が、各フリップフロップのＱ出力に反応し、出力信号を供給する。出力信号は、入力信号の周波数の２／３倍である周波数を有する。
【発明の概要】
【０００３】
本発明の目的は、所与の周波数での電力消費の削減を可能にすること、および／または同一の電力消費でのより高い周波数を可能にすることである。本発明は、独立請求項により定義される。従属請求項は、有利な実施形態を定義する。
【０００４】
本発明の態様によると、周波数分割回路は、以下の特徴を供える。周波数分割回路は、一対のマルチステート回路を備え、各マルチステート回路は、状態のサイクルを通してスイッチすることができる。一方のマルチステート回路は、入力信号の立ち上がりエッジに応じて、次の状態にスイッチする。他方のマルチステート回路は、入力信号の立ち下がりエッジに応じて、次の状態にスイッチする。各マルチステート回路は、マルチステート回路が、他方のマルチステート回路を抑制して、他方のマルチステート回路が次の状態にスイッチすることを防止する、少なくとも１つの状態を有している。
【０００５】
本発明は、次の態様も考慮に入れる。周波数分割器は、典型的には、例えば１つまたは複数のフリップフロップ回路により構成されるマルチステート回路を備える。マルチステート回路は、連続する立ち上がりエッジと、連続する立ち下がりエッジとを有する入力信号を受信する。マルチステート回路は、１つの状態から他の状態に、立ち上がりエッジまたは立ち下がりエッジに応じてスイッチしてもよい。出力回路が、マルチステート回路から出力信号を得る。例えば、出力信号は、１つまたは複数の状態のためのローレベルを有してもよく、これに対して、出力信号は、１つまたは複数の異なる状態のためのハイレベルを有してもよい。よって、出力信号は、入力信号の周波数の約数である周波数を有する。
【０００６】
上述した従来技術の３／２周波数分割器では、各フリップフロップは、２ステート回路を構成する。立ち上がりエッジが生じると、１つのフリップフロップが、次の状態が何であるかについて、いわば決定を行なう。他のフリップフロップは、そのような決定を、立ち下がりエッジが生じたときに行なう。次の状態についての各決定は、関係するフリップフロップのＤ入力に存在するフィードバック信号に基づく。フィードバック信号は、各フリップフロップのＱ出力での信号に依存する。従って、各決定のために、各フリップフロップの状態を評価し、その状態から、所望の新たな状態を得なければならない。特定の時間を要するこの評価および決定プロセスは、高周波数の制限を課し、この制限を超えると、周波数はもはや正しく分割されない。基本的に、評価および決定のプロセスを加速することが、このプロセスに用いられるロジック回路の速度を上げることにより可能であり、このロジック回路は、３／２周波数分割器では、ＯＲゲートである。しかしながら、このような速度増加は、通常、より高い電力消費の犠牲をともなう。その結果、従来技術の３／２周波数分割器は、比較的高い周波数を分割するために、比較的大きな電力を消費する必要がある。
【０００７】
本発明の上述の態様によると、各マルチステート回路は、状態のサイクルを通してスイッチし、かつ少なくとも１つの状態を有し、この状態では、マルチステート回路が、他方のマルチステート回路を抑制して、他方のマルチステート回路が次の状態にスイッチすることを防止する。
【０００８】
よって、動作の原理は、マルチステート回路が、時折、次の状態にスイッチすることを防止されることである。次の状態は、定義としては、状態のサイクルによって定義される。よって、次の状態が何であるかを決定するための評価および決定プロセスはない。本発明に係る抑制動作は、所与の電力消費に対して、従来技術の評価および決定プロセスよりも、著しく高速にすることができる。その結果、本発明は、所与の電力消費に対するより高い周波数制限を可能にする。逆に、本発明は、所与の周波数に対する電力消費の削減を可能にする。
【０００９】
本発明のこれらおよび他の態様は、以下に図面を参照してより詳細に説明される。
【詳細な説明】
【００１０】
図１は、レシーバＲＥＣと、表示装置ＤＰＬとを備える、画像表示セットＶＤＳを示している。レシーバＲＥＣは、無線周波数信号ＲＦを受信し、これに応じて、映像信号ＶＩＤを供給する。表示装置ＤＰＬは、映像信号ＶＩＤを表示する。
【００１１】
レシーバＲＥＣは、フロントエンド回路ＦＥＣと、周波数変換回路ＦＣＶと、バックエンド回路ＢＥＣと、制御回路ＣＴＲＬと、を備える。フロントエンド回路ＦＥＣは、無線周波数信号ＲＦをフィルタリングおよび増幅し、周波数変換入力信号ＦＩを得る。周波数変換回路ＦＣＶは、周波数変換を行い、中間周波数信号ＩＦを得る。中間周波数信号ＩＦは、周波数変換入力信号ＦＩの周波数シフトされたバージョンであり、よって、無線周波数信号ＲＦの周波数シフトされたバージョンである。バックエンド回路ＢＥＣは、中間周波数信号ＩＦの周波数スペクトルの特定部分を選択する。バックエンド回路ＢＥＣは、周波数スペクトルの特定部分を処理し、表示装置ＤＰＬに表示される映像信号ＶＩＤを得る。
【００１２】
図２は、周波数変換回路ＦＣＶを示している。周波数変換回路ＦＣＶは、オシレータ回路ＯＳＣと、一対のマルチステート回路ＭＳＣＡ，ＭＳＣＢと、直交位相生成回路ＱＧＣと、ミキサ回路ＭＩＸと、を備える。マルチステート回路ＭＳＣＡは、Ｎを整数とすると、Ｎ個の異なる状態ＳＡ（１），・・，ＳＡ（Ｎ）のサイクルを通してスイッチすることができる。マルチステート回路ＭＳＣＢも、Ｎの異なる状態ＳＢ（１），・・，ＳＢ（Ｎ）のサイクルを通してスイッチすることができる。図２において、円は状態を示す。
【００１３】
マルチステート回路ＭＳＣＡおよびマルチステート回路ＭＳＣＢは、それぞれ、イネーブル信号ＥＡおよびＥＢを供給する。イネーブル信号ＥＡは、マルチステート回路ＭＳＣＡの状態に依存するバイナリ値を有する。バイナリ値は、関係する状態を表す円で示されている。これに応じて、図２は、イネーブル信号ＥＡが、状態ＳＡ（Ｎ）を除く全ての状態に対して‘０’（ゼロ）であることを示している。状態ＳＡ（Ｎ）においては、イネーブル信号は‘１’（イチ）である。同じことが、マルチステート回路ＭＳＣＢにも当てはまり、状態ＳＢ（Ｎ）においてはイネーブル信号ＥＢが‘１’であり、他の全ての状態では、‘０’である。図２は、マルチステート回路ＭＳＣＢが供給するイネーブル信号ＥＢを、マルチステート回路ＭＳＣＡが受信することを、さらに示している。マルチステート回路ＭＳＣＢは、マルチステート回路ＭＳＣＡが供給するイネーブル信号ＥＡを受信する。
【００１４】
周波数変換回路ＦＣＶは、以下のように動作する。オシレータ回路ＯＳＣが、立ち上がりエッジＥｒと立ち下がりエッジＥｆとを備えるオシレータ信号ＯＳを生成する。マルチステート回路ＭＳＣＡは、立ち上がりエッジＥｒに反応し、これに対してマルチステート回路ＭＳＣＢは、立ち下がりエッジＥｆに反応する。マルチステート回路ＭＳＣＡは、立ち上がりエッジＥｒが生じた際に、イネーブル信号ＥＢが‘１’である場合に限り、現在の状態から次の状態にスイッチする。同様に、マルチステート回路ＭＳＣＢは、立ち下がりエッジＥｆが生じた際に、イネーブル信号ＥＡが‘１’である場合に限り、現在の状態から次の状態にスイッチする。よって、各マルチステート回路は、他のマルチステート回路が供給するイネーブル信号が‘０’である場合、次の状態にスイッチすることを防止される。よって、一対のマルチステート回路ＭＳＣＡ，ＭＳＣＢは、一対の周波数分割信号ＤＯＡ，ＤＯＢを供給し、これらは互いに、特定の位相関係Δφを有する。各周波数分割信号は、オシレータ信号ＯＳの周波数の２Ｎ−１分の１の周波数を有する。例えば、各マルチステート回路が、４状態のサイクルを有すると仮定する。この場合、各周波数分割信号は、オシレータ信号ＯＳ周波数の１／７（Ｎ＝４；２Ｎ−１＝７）である周波数を有する。
【００１５】
直交位相生成回路ＱＧＣは、４つの直交ミキサ信号ＭＩ＋，ＭＱ＋，ＭＩ−，ＭＱ−の組を、一対の周波数分割信号から得る。４つの直交ミキサ信号ＭＩ＋，ＭＱ＋，ＭＩ−，ＭＱ−の組は、０°，９０°，１８０°，および２７０°の位相関係を有する。直交ミキサ信号ＭＩ＋，ＭＱ＋，ＭＩ−，およびＭＱ−は、それぞれ、０°，９０°，１８０°，および２７０°の位相条件と関連付けることができる。実際においては、４直交ミキサ信号ＭＩ＋，ＭＱ＋，ＭＩ−，ＭＱ−の組は、正または負の周波数のいずれかを有することができる方向性信号を構成する。
【００１６】
ミキサ回路ＭＩＸは、周波数変換入力信号ＦＩを、４つの直交ミキサ信号ＭＩ＋，ＭＱ＋，ＭＩ−，ＭＱ−の組と混合する。これにより、中間周波数信号ＩＦが得られる。ミキサ回路ＭＩＸは、好ましくは、例えば、ＩＳＳＣＣ２００３、セッション２５、ＲＦインフォテインメント（Infotainment）、論文２５．３における、ジャン・バン・シンダーレン（Jan van Sinderen）らの文献“集積化ＲＦおよびＩＦ選択性を有する４８−８６０ＭＨｚデジタルケーブルチューナＩＣ（a 48-860MHz digital cable tuner IC with integrated RF and IF selectivity）”に述べられるような、二重直交アーキテクチャを有する。このようなミキサ回路は、いわゆる画像周波数における不用な信号を十分に抑制することを可能にする。
【００１７】
図３、図６、および図９は、それぞれ、３，５，および７の周波数分割比を提供するマルチステート回路の様々な対を示している。上述したように、一対の２ステート回路は、３の周波数分割比を提供し、これは図３に示されている。一対の３ステート回路は、５の周波数分割比を提供し、これは図６に示されている。一対の４ステート回路は、７の周波数分割比を提供し、これは図９に示されている。
【００１８】
図３は、３の周波数分割比を提供する一対のマルチステート回路ＭＳＣＡ３，ＭＳＣＢ３を示している。数字３は、参照符号において、関係する周波数分割比を示すために用いられる。例えば、図２に示される参照符号ＤＯＡおよびＤＯＢに、数字３が付加されて、周波数分割信号がオシレータ信号ＯＳの３分の１の周波数を有することを示している。
【００１９】
マルチステート回路ＭＳＣＡ３は、フリップフロップ回路ＤＦ３１と、アンドゲートＡＮ３１とを備える。マルチステート回路ＭＳＣＢ３は、フリップフロップ回路ＤＦ３２と、アンドゲートＡＮ３２と、インバータＩＮＶ３とを備える。各フリップフロップ回路ＤＦは、“ｄ”タイプのものであり、データ入力Ｄと、クロック入力Ｃｌｋと、出力Ｑと、反転出力Ｑ−とを有する。各フリップフロップ回路ＤＦは、クロック入力における立ち上がりエッジに反応する。インバータＩＮＶ３は、オシレータ信号ＯＳの立ち下がりエッジを、立ち上がりエッジに変換する。
【００２０】
アンドゲートＡＮ３１，ＡＮ３２は、それぞれ、イネーブル信号ＥＢ３，ＥＡ３の制御下でスイッチするように動作するとみなすことができる。フリップフロップ回路ＤＦ３１は、イネーブル信号ＥＢ３が‘１’の場合に、オシレータ信号ＯＳを受信する。よって、フリップフロップ回路ＤＦ３１は、オシレータ信号ＯＳの立ち上がりエッジに反応する。対照的に、フリップフロップ回路ＤＦ３１は、イネーブル信号ＥＢ３が‘０’の場合はオシレータ信号ＯＳに反応しない。同様に、フリップフロップ回路ＤＦ３２は、イネーブル信号ＥＡ３が‘１’の場合に、オシレータ信号ＯＳを受信する。よって、インバータＩＮＶ３により、フリップフロップ回路ＤＦ３２は、オシレータ信号ＯＳの立ち下がりエッジに反応する。フリップフロップ回路ＤＦ３２は、イネーブル信号ＥＡ３が‘０’の場合はオシレータ信号ＯＳに反応しない。
【００２１】
図４Ａおよび図４Ｂは、それぞれ、マルチステート回路ＭＳＣＡ３およびＭＳＣＢ３の動作を示す状態図である。図４Ａは、マルチステート回路ＭＳＣＡ３が、２つの状態、状態ＳＡ１３および状態ＳＡ２３のサイクルを通してスイッチできることを示している。状態ＳＡ１３では、フリップフロップ回路ＤＦ３１の出力Ｑは、‘１’を供給し、イネーブル信号ＥＡ３は、‘０’である。状態ＳＡ２３では、フリップフロップ回路ＤＦ３２の出力Ｑは、‘０’を供給し、イネーブル信号ＥＡ３は‘１’である。イネーブル信号ＥＢ３が、‘１’であると仮定する。この場合、マルチステート回路ＭＳＣＡ３は、オシレータ信号の立ち上がりエッジＥｒ（ｉ）に応じて状態ＳＡ１３からＳＡ２３にスイッチする。マルチステート回路ＭＳＣＡ３は、続く立ち上がりエッジＥｒ（ｉ＋１）に応じて、状態ＳＡ２３からＳＡ１３にスイッチバックする。
【００２２】
図４Ｂは、マルチステート回路ＭＳＣＢ３が、同様のやり方で動作することを示している。マルチステート回路ＭＳＣＢ３は、２つの状態、状態ＳＢ１３および状態ＳＢ２３のサイクルを通してスイッチすることができる。状態ＳＢ１３では、フリップフロップ回路ＤＦ３２の出力Ｑは、‘１’を供給し、イネーブル信号ＥＢ３は、‘０’である。状態ＳＢ２３では、フリップフロップ回路ＤＦ３２の出力Ｑは、‘０’を供給し、イネーブル信号ＥＢ３は‘１’である。
【００２３】
違いは、マルチステート回路ＭＳＣＢ３が、オシレータ信号の立ち下がりエッジに反応し、これに対して、マルチステート回路ＭＳＣＡ３が、立ち上がりエッジに反応することである。イネーブル信号ＥＡ３が、‘１’であると仮定する。この場合、マルチステート回路ＭＳＣＢ３は、立ち下がりエッジＥｆ（ｉ）に応じて状態ＳＢ１３から状態ＳＢ２３にスイッチする。マルチステート回路ＭＳＣＢ３は、続く立ち下がりエッジＥｆ（ｉ＋１）に応じて状態ＳＢ２３から状態ＳＢ１３にスイッチバックする。
【００２４】
図５は、一対のマルチステート回路ＭＳＣＡ３およびＭＳＣＢ３の動作を示すタイミング図である。図５は、上から下に、オシレータ信号ＯＳと、マルチステート回路ＭＳＣＡ３の状態と、マルチステート回路ＭＳＣＢ３の状態と、イネーブル信号ＥＡ３と、イネーブル信号ＥＢ３と、周波数分割信号ＤＯＡ３と、周波数分割信号ＤＯＢ３とを示している。オシレータ信号ＯＳは、連続する立ち上がりエッジＥｒ１，・・，Ｅｒ９と、連続する立ち下がりエッジＥｆ１，・・，Ｅｆ９とを備える。立ち上がりエッジＥｒ１において、マルチステート回路ＭＳＣＡ３は、状態ＳＡ１３にスイッチする。この状態では、イネーブル信号ＥＡ３は‘０’である。その結果、マルチステート回路ＭＳＣＢ３は、立ち下がりエッジＥｆ１が生じた際に状態を変えることができず、状態ＳＢ２３のままとなる。立ち上がりエッジＥｒ２において、マルチステート回路ＭＳＣＡ３は、状態ＳＡ１３から状態ＳＡ２３にスイッチする。この状態では、イネーブル信号ＥＡ３は、‘１’である。その結果、マルチステート回路ＭＳＣＢ３は、立ち下がりエッジＥｆ２が生じると、状態ＳＢ２３から状態ＳＢ１３にスイッチすることができる。状態ＳＢ１３では、イネーブル信号ＥＢ３は、‘０’である。その結果、マルチステート回路ＭＳＣＡ３は、立ち上がりエッジＥｒ３が生じた際に状態を変えることができず、状態ＳＡ２３のままとなる。図５は、このプロセスが続くことを示している。マルチステート回路ＭＳＣＡ３が状態ＳＡ１３にある場合、この状態ではイネーブル信号ＥＡ３は ‘０’であるため、マルチステート回路ＭＳＣＢ３は状態を変えることができない。逆に、マルチステート回路ＭＳＣＢ３が状態ＳＢ１３にある場合、この状態ではイネーブル信号ＥＢ３は‘０’であるため、マルチステート回路ＭＳＣＡ３は状態を変えることができない。
【００２５】
図６は、５の周波数分割比を提供する一対のマルチステート回路ＭＳＣＡ５，ＭＳＣＢ５を示している。数字５は、参照符号において、関係する周波数分割比を示すために用いられる。例えば、図２に示される参照符号ＤＯＡおよびＤＯＢに、数字５が付加されて、周波数分割信号がオシレータ信号ＯＳの５分の１の周波数を有することを示している。
【００２６】
マルチステート回路ＭＳＣＡ５は、２つのフリップフロップ回路ＤＦ５１およびＤＦ５３と、ナンドゲートＮＡ５１と、アンドゲートＡＮ５１と、を備える。マルチステート回路ＭＳＣＢ５は、２つのフリップフロップ回路ＤＦ５２およびＤＦ５４と、ナンドゲートＮＡ５２と、アンドゲートＡＮ５２と、インバータＩＮＶ５とを備える。フリップフロップ回路ＤＦは、図３のものと同様である。インバータＩＮＶ５は、オシレータ信号ＯＳの立ち下がりエッジを、立ち上がりエッジに変換する。
【００２７】
アンドゲートＡＮ５１，ＡＮ５２は、それぞれ、イネーブル信号ＥＢ５，ＥＡ５の制御下でスイッチするように動作するとみなすことができる。フリップフロップ回路ＤＦ５１およびＤＦ５３は、イネーブル信号ＥＢ５が‘１’の場合に、オシレータ信号ＯＳを受信する。よって、フリップフロップ回路ＤＦ５１およびＤＦ５３は、オシレータ信号ＯＳの立ち上がりエッジに反応する。対照的に、フリップフロップ回路ＤＦ５１およびＤＦ５３は、イネーブル信号ＥＢ５が‘０’の場合はオシレータ信号ＯＳに反応しない。同様に、フリップフロップ回路ＤＦ５２およびＤＦ５４は、イネーブル信号ＥＡ５が‘１’の場合に、オシレータ信号ＯＳを受信する。よって、インバータＩＮＶ５により、フリップフロップ回路ＤＦ５２およびＤＦ５４は、オシレータ信号ＯＳの立ち下がりエッジに反応する。フリップフロップ回路ＤＦ５２およびＤＦ５４は、イネーブル信号ＥＢ５が‘０’の場合はオシレータ信号ＯＳに反応しない。
【００２８】
図７Ａおよび７Ｂは、それぞれ、マルチステート回路ＭＳＣＡ５およびＭＳＣＢ５の動作を示す状態図である。図７Ａは、マルチステート回路ＭＳＣＡ５が、３つの状態、状態ＳＡ１５、状態ＳＡ２５および状態ＳＡ３５のサイクルを通してスイッチできることを示している。状態ＳＡ１５では、フリップフロップ回路ＤＦ５１およびＤＦ５３のそれぞれの出力Ｑは、‘１’を供給する。イネーブル信号ＥＡ５は、‘０’である。状態ＳＡ２５では、フリップフロップ回路ＤＦ５１の出力Ｑは、‘０’を供給し、これに対して、フリップフロップ回路ＤＦ５３の出力Ｑは、‘１’を供給する。イネーブル信号ＥＡ５は、まだ‘０’である。状態ＳＡ３５では、フリップフロップ回路ＤＦ５１の出力Ｑは、‘１’を供給し、これに対して、フリップフロップ回路ＤＦ５３の出力Ｑは、‘０’を供給する。イネーブル信号ＥＡ５は、ここで、‘１’となる。イネーブル信号ＥＢ５が、‘１’であると仮定する。この場合、マルチステート回路ＭＳＣＡ５は、オシレータ信号の立ち上がりエッジＥｒ（ｉ）に応じて状態ＳＡ１５からＳＡ２５にスイッチする。マルチステート回路ＭＳＣＡ５は、続く立ち上がりエッジＥｒ（ｉ＋１）に応じて、状態ＳＡ２５からＳＡ３５にスイッチする。マルチステート回路ＭＳＣＡ５は、さらに続く立ち上がりエッジＥｒ（ｉ＋２）に応じて、状態ＳＡ３５からＳＡ１５にスイッチバックする。
【００２９】
図７Ｂは、マルチステート回路ＭＳＣＢ５が、同様のやり方で動作することを示している。マルチステート回路ＭＳＣＢ５は、３つの状態、状態ＳＢ１５、状態ＳＢ２５および状態ＳＢ３５のサイクルを通してスイッチすることができる。状態ＳＢ１５では、フリップフロップ回路ＤＦ５２およびＤＦ５４のそれぞれの出力Ｑは、‘１’を供給し、イネーブル信号ＥＢ５は、‘０’である。状態ＳＢ２５では、フリップフロップ回路ＤＦ５２の出力Ｑは、‘０’を供給し、これに対して、フリップフロップ回路ＤＦ５４の出力Ｑは、‘１’を供給する。イネーブル信号ＥＢ５は、まだ‘０’である。状態ＳＢ３５では、フリップフロップ回路ＤＦ５２の出力Ｑは、‘１’を供給し、これに対して、フリップフロップ回路ＤＦ５４の出力Ｑは、‘０’を供給する。イネーブル信号ＥＢ５は、ここで、‘１’となる。
【００３０】
違いは、マルチステート回路ＭＳＣＢ７が、オシレータ信号の立ち下がりエッジに反応し、これに対して、マルチステート回路ＭＳＣＡ７が、立ち上がりエッジに反応することである。イネーブル信号ＥＡ５が、‘１’であると仮定する。この場合、マルチステート回路ＭＳＣＢ５は、立ち下がりエッジＥｆ（ｉ）に応じて状態ＳＢ１５から状態ＳＢ２５にスイッチする。マルチステート回路ＭＳＣＢ５は、続く立ち下がりエッジＥｆ（ｉ＋１）に応じて状態ＳＢ２５から状態ＳＢ３５にスイッチする。マルチステート回路ＭＳＣＢ５は、さらに続く立ち下がりエッジＥｆ（ｉ＋２）に応じて状態ＳＢ３５から状態ＳＢ１５にスイッチバックする。
【００３１】
図８は、一対のマルチステート回路ＭＳＣＡ５およびＭＳＣＢ５の動作を示すタイミング図である。図８は、上から下に、オシレータ信号ＯＳと、マルチステート回路ＭＳＣＡ５の状態と、マルチステート回路ＭＳＣＢ５の状態と、イネーブル信号ＥＡ５と、イネーブル信号ＥＢ５と、周波数分割信号ＤＯＡ５と、周波数分割信号ＤＯＢ５とを示している。オシレータ信号ＯＳは、連続する立ち上がりエッジＥｒ１，・・，Ｅｒ９と、連続する立ち下がりエッジＥｆ１，・・，Ｅｆ９とを備える。立ち上がりエッジＥｒ１において、マルチステート回路ＭＳＣＡ５は、状態ＳＡ１５にスイッチする。この状態では、イネーブル信号ＥＡ５は‘０’である。その結果、マルチステート回路ＭＳＣＢ５は、立ち下がりエッジＥｆ１が生じた際に状態を変えることができず、状態ＳＢ３５のままとなる。立ち上がりエッジＥｒ２において、マルチステート回路ＭＳＣＡ５は、状態ＳＡ１５から状態ＳＡ２５にスイッチする。この状態では、イネーブル信号ＥＡ５は、まだ‘０’である。その結果、マルチステート回路ＭＳＣＢ５は、立ち下がりエッジＥｆ２が生じた際にまだ状態を変えることができず、まだ状態ＳＢ３５のままとなる。
【００３２】
立ち上がりエッジＥｒ３において、マルチステート回路ＭＳＣＡ５は、状態ＳＡ２５から状態ＳＡ３５にスイッチする。この状態では、イネーブル信号ＥＡ５は、‘１’である。その結果、マルチステート回路ＭＳＣＢ５は、ここで、立ち下がりエッジＥｆ３が生じた際に、状態ＳＢ３５から状態ＳＢ１５にスイッチすることができる。状態ＳＢ１５では、イネーブル信号ＥＢ５は‘０’である。その結果、マルチステート回路ＭＳＣＡ５は、立ち上がりエッジＥｒ４が生じた際に状態を変えることができず、状態ＳＡ３５のままとなる。立ち下がりエッジＥｆ４において、マルチステート回路ＭＳＣＢ５は、状態ＳＢ１５から状態ＳＢ２５にスイッチする。この状態では、イネーブル信号ＥＢ５は、まだ‘０’である。その結果、マルチステート回路ＭＳＣＡ５は、立ち上がりエッジＥｒ５が生じた際にまだ状態を変えることができず、状態ＳＢ３５のままとなる。立ち下がりエッジＥｆ５において、マルチステート回路ＭＳＣＢ５は、状態ＳＢ２５から状態ＳＢ３５にスイッチする。この状態では、イネーブル信号ＥＢ５は、‘１’である。その結果、マルチステート回路ＭＳＣＡ５は、ここで、立ち上がりエッジＥｒ６が生じた際に、状態ＳＡ３５から状態ＳＡ１５にスイッチすることができる。図８は、このプロセスが継続することを示している。マルチステート回路ＭＳＣＡ５が状態ＳＡ１５またはＳＡ２５にある場合、マルチステート回路ＭＳＣＢ５は、イネーブル信号ＥＡ５がこれらの状態では‘０’であるため、状態を変えることができない。逆に、マルチステート回路ＭＳＣＢ５が状態ＳＢ１５またはＳＢ２５にある場合、マルチステート回路ＭＳＣＡ５は、イネーブル信号ＥＢ５がこれらの状態では‘０’であるため、状態を変えることができない。
【００３３】
図９は、７の周波数分割比を提供する一対のマルチステート回路ＭＳＣＡ７，ＭＳＣＢ７を示している。数字７は、参照符号において、関係する周波数分割比を示すために用いられる。例えば、図２に示される参照符号ＤＯＡおよびＤＯＢに、数字７が付加されて、周波数分割信号がオシレータ信号ＯＳの７分の１の周波数を有することを示している。
【００３４】
マルチステート回路ＭＳＣＡ７は、２つのフリップフロップ回路ＤＦ７１およびＤＦ７３と、２つのアンドゲートＡＮ７１およびＡＮ７３と、を備える。マルチステート回路ＭＳＣＢ７は、２つのフリップフロップ回路ＤＦ７２およびＤＦ７４と、２つのアンドゲートＡＮ７２およびＡＮ７４と、インバータＩＮＶ７とを備える。フリップフロップ回路ＤＦは、図３のものと同様である。インバータＩＮＶ７は、オシレータ信号ＯＳの立ち下がりエッジを、立ち上がりエッジに変換する。
【００３５】
アンドゲートＡＮ７１，ＡＮ７２は、それぞれ、イネーブル信号ＥＢ７，ＥＡ７の制御下でスイッチするように動作するとみなすことができる。フリップフロップ回路ＤＦ７１およびＤＦ７３は、イネーブル信号ＥＢ７が‘１’の場合に、オシレータ信号ＯＳを受信する。よって、フリップフロップ回路ＤＦ７１およびＤＦ７３は、オシレータ信号ＯＳの立ち上がりエッジに反応する。対照的に、フリップフロップ回路ＤＦ７１およびＤＦ７３は、イネーブル信号ＥＢ７が‘０’の場合はオシレータ信号ＯＳに反応しない。同様に、フリップフロップ回路ＤＦ７２およびＤＦ７４は、イネーブル信号ＥＡ７が‘１’の場合に、オシレータ信号ＯＳを受信する。よって、インバータＩＮＶ７により、フリップフロップ回路ＤＦ７２およびＤＦ７４は、オシレータ信号ＯＳの立ち下がりエッジに反応する。フリップフロップ回路ＤＦ７２およびＤＦ７４は、イネーブル信号ＥＢ７が‘０’の場合はオシレータ信号ＯＳに反応しない。
【００３６】
図１０Ａおよび１０Ｂは、それぞれ、マルチステート回路ＭＳＣＡ７およびＭＳＣＢ７の動作を示す状態図である。図１０Ａは、マルチステート回路ＭＳＣＡ７が、４つの状態、状態ＳＡ１７、状態ＳＡ２７、状態ＳＡ３７および状態ＳＡ４７のサイクルを通してスイッチできることを示している。状態ＳＡ１７では、フリップフロップ回路ＤＦ７１の出力Ｑは、‘１’を供給し、これに対して、フリップフロップ回路ＤＦ７３の出力Ｑは、‘０’を供給する。イネーブル信号ＥＡ７は、‘０’である。状態ＳＡ２７では、フリップフロップ回路ＤＦ７１およびＤＦ７３のそれぞれの出力Ｑは、‘１’を供給する。イネーブル信号ＥＡ７は、まだ‘０’である。状態ＳＡ３７では、フリップフロップ回路ＤＦ７１の出力Ｑは、‘０’を供給し、これに対して、フリップフロップ回路ＤＦ７３の出力Ｑは、‘１’を供給する。イネーブル信号ＥＡ７は、まだ‘０’である。状態ＳＡ４７では、フリップフロップ回路ＤＦ７１およびＤＦ７３のそれぞれの出力Ｑは、‘０’を供給する。イネーブル信号ＥＡ７は、ここで‘１’となる。イネーブル信号ＥＢ７が、‘１’であると仮定する。この場合、マルチステート回路ＭＳＣＡ７は、オシレータ信号の一連の立ち上がりエッジＥｒ（ｉ），Ｅｒ（ｉ＋１），Ｅｒ（ｉ＋２），およびＥｒ（ｉ＋３）にそれぞれ応じて状態ＳＡ１７からＳＡ２７、次いでＳＡ３７、次いでＳＡ４７にスイッチする。マルチステート回路ＭＳＣＡ５は、オシレータ信号の続く立ち上がりエッジＥｒ（ｉ＋１）に応じて、状態ＳＡ２５からＳＡ３５にそれぞれスイッチする。
【００３７】
図１０Ｂは、マルチステート回路ＭＳＣＢ７が、同様のやり方で動作することを示している。マルチステート回路ＭＳＣＢ７は、４つの状態、状態ＳＢ１７、状態ＳＢ２７、状態ＳＢ３７および状態ＳＢ４７のサイクルを通してスイッチすることができる。状態ＳＢ１７では、フリップフロップ回路ＤＦ７１の出力Ｑは、‘１’を供給し、これに対して、フリップフロップ回路ＤＦ７３の出力Ｑは、‘０’を供給する。イネーブル信号ＥＢ７は、‘０’である。状態ＳＢ２７では、フリップフロップ回路ＤＦ７１およびＤＦ７３の出力Ｑは、‘１’を供給する。イネーブル信号ＥＢ７は、まだ‘０’である。状態ＳＢ３７では、フリップフロップ回路ＤＦ７１の出力Ｑは、‘０’を供給し、これに対して、フリップフロップ回路ＤＦ７３の出力Ｑは、‘１’を供給する。イネーブル信号ＥＢ７は、まだ‘０’である。状態ＳＢ４７では、フリップフロップ回路ＤＦ７１およびＤＦ７３のそれぞれの出力Ｑは、‘１’を供給する。イネーブル信号ＥＢ７は、ここで、‘１’となる。
【００３８】
違いは、マルチステート回路ＭＳＣＢ７が、オシレータ信号の立ち下がりエッジに反応し、これに対して、マルチステート回路ＭＳＣＡ７が、立ち上がりエッジに反応することである。イネーブル信号ＥＡ７が、‘１’であると仮定する。この場合、マルチステート回路ＭＳＣＢ７は、オシレータ信号の一連の立ち下がりエッジＥｆ（ｉ），Ｅｆ（ｉ＋１），Ｅｆ（ｉ＋２），およびＥｆ（ｉ＋３）それぞれに応じて状態ＳＢ１７からＳＢ２７、次いでＳＢ３７、次いでＳＢ４７にスイッチする。
【００３９】
図１１は、一対のマルチステート回路ＭＳＣＡ７およびＭＳＣＢ７の動作を示すタイミング図である。図１１は、上から下に、オシレータ信号ＯＳと、マルチステート回路ＭＳＣＡ７の状態と、マルチステート回路ＭＳＣＢ７の状態と、イネーブル信号ＥＡ７と、イネーブル信号ＥＢ７と、周波数分割信号ＤＯＡ７と、周波数分割信号ＤＯＢ７とを示している。オシレータ信号ＯＳは、連続する立ち上がりエッジＥｒ１，・・，Ｅｒ９と、連続する立ち下がりエッジＥｆ１，・・，Ｅｆ９とを備える。立ち上がりエッジＥｒ１において、マルチステート回路ＭＳＣＡ７は、状態ＳＡ１７にスイッチする。この状態では、イネーブル信号ＥＡ７は‘０’である。その結果、マルチステート回路ＭＳＣＢ７は、立ち下がりエッジＥｆ１が生じた際に状態を変えることができず、状態ＳＢ４７のままとなる。立ち上がりエッジＥｒ２において、マルチステート回路ＭＳＣＡ７は、状態ＳＡ１７から状態ＳＡ２７にスイッチする。この状態では、イネーブル信号ＥＡ７は、まだ‘０’である。その結果、マルチステート回路ＭＳＣＢ７は、立ち下がりエッジＥｆ２が生じた際にまだ状態を変えることができず、まだ状態ＳＢ４７のままとなる。立ち上がりエッジＥｒ３において、マルチステート回路ＭＳＣＡ７は、状態ＳＡ２７から状態ＳＡ３７にスイッチする。この状態では、イネーブル信号ＥＡ７は、まだ‘０’である。その結果、マルチステート回路ＭＳＣＢ７は、立ち下がりエッジＥｆ３が生じた際にまだ状態を変えることができず、まだ状態ＳＢ４７のままとなる。
【００４０】
立ち上がりエッジＥｒ４において、マルチステート回路ＭＳＣＡ７は、状態ＳＡ３７から状態ＳＡ４７にスイッチする。この状態では、イネーブル信号ＥＡ７は、‘１’である。その結果、マルチステート回路ＭＳＣＢ７は、ここで、立ち下がりエッジＥｆ４が生じた際に、状態ＳＢ４７から状態ＳＢ１７にスイッチすることができる。状態ＳＢ１７では、イネーブル信号ＥＢ７は‘０’である。その結果、マルチステート回路ＭＳＣＡ７は、立ち上がりエッジＥｒ５が生じた際に状態を変えることができず、状態ＳＡ４７のままとなる。立ち下がりエッジＥｒ５において、マルチステート回路ＭＳＣＢ７は、状態ＳＢ１７から状態ＳＢ２７にスイッチする。この状態では、イネーブル信号ＥＢ７は、まだ‘０’である。その結果、マルチステート回路ＭＳＣＡ７は、立ち上がりエッジＥｒ６が生じた際にまだ状態を変えることができず、状態ＳＢ４７のままとなる。立ち下がりエッジＥｆ６において、マルチステート回路ＭＳＣＢ７は、状態ＳＢ２７から状態ＳＢ３７にスイッチする。この状態では、イネーブル信号ＥＢ７は、まだ‘０’である。その結果、マルチステート回路ＭＳＣＡ７は、立ち下がりエッジＥｆ６が生じた際にまだ状態を変えることができず、まだ状態ＳＢ４７のままとなる。立ち下がりエッジＥｆ７において、マルチステート回路ＭＳＣＢ７は、状態ＳＢ３７から状態ＳＢ４７にスイッチする。この状態では、イネーブル信号ＥＢ７は、‘１’である。その結果、マルチステート回路ＭＳＣＡ７は、ここで、立ち上がりエッジＥｒ８が生じた際に、状態ＳＡ３７から状態ＳＡ１７にスイッチすることができる。図８は、このプロセスが継続することを示している。マルチステート回路ＭＳＣＡ７が状態ＳＡ１７，ＳＡ２７またはＳＡ３７にある場合、マルチステート回路ＭＳＣＢ７は、イネーブル信号ＥＡ７がこれらの状態では‘０’であるため、状態を変えることができない。逆に、マルチステート回路ＭＳＣＢ７が状態ＳＢ１７，ＳＢ２７またはＳＢ３７にある場合、マルチステート回路ＭＳＣＡ７は、イネーブル信号ＥＢ７がこれらの状態では‘０’であるため、状態を変えることができない。
【００４１】
図１２は、７の周波数分割比を提供する代わりの一対のマルチステート回路ＭＳＣＡ７ａ，ＭＳＣＢ７ｂを示している。代わりの一対のマルチステート回路は、図９に示される一対のマルチステート回路ＭＳＣＡ７，ＭＳＣＢ７と同じ要素を備えている。対応する要素は、同様の参照符号を有し、文字“ａ”が、図１２の各要素の参照符号に付加されている。
【００４２】
要素が結合されるやり方に、違いがある。図１２に示される代わりの一対のマルチステート回路においては、フリップフロップ回路ＤＦ５３ａのクロック入力Ｃｌｋは、フリップフロップ回路ＤＦ５１ａの出力Ｑに結合され、これに対して、図９に示される一対のマルチステート回路ＭＳＣＡ，ＭＳＣＢでは、フリップフロップ回路ＤＦ５３のクロック入力Ｃｌｋは、アンドゲートＡＮ５１を介してオシレータ信号ＯＳを受信する。図１２に示される代わりの一対のマルチステート回路において、各フリップフロップ回路のデータ入力Ｄは、このフリップフロップ回路の反転出力Ｑ−に結合される。対照的に、図９に示される一対のマルチステート回路ＭＳＣＡ７，ＭＳＣＢ７においては、フリップフロップ回路ＤＦ７１およびＤＦ７２のデータ入力Ｄは、それぞれ、フリップフロップ回路ＤＦ７３およびＤＦ７４の反転出力Ｑ−に結合される。フリップフロップ回路ＤＦ７３およびＤＦ７４のデータ入力Ｄは、それぞれ、フリップフロップ回路ＤＦ７１およびＤＦ７２の出力Ｑに結合される。
【００４３】
図１２に示される代わりの一対のマルチステート回路は、図９に示される一対のマルチステート回路ＭＳＣＡ，ＭＳＣＢと機能的に同等である。図９に示される実施形態は、同期の実施とみなすことができるが、これに対して、図１２に示される実施形態は、非同期の実施とみなすことができる。
【００４４】
図１３は、図２に示される周波数変換回路ＦＣＶの一部を形成する直交位相生成回路ＱＧＣを示している。直交位相生成回路ＱＧＣは、“ｄ”型の２つのラッチ回路ＤＬ１およびＤＬ２を備える。各ラッチ回路ＤＬは、データ入力ｄと、出力ｑと、反転出力ｑ−と、三角形で表されるクロック入力とを有する。ラッチ回路ＤＬ１のデータ入力ｄは、ラッチ回路ＤＬ２の反転出力ｑ−に結合される。ラッチ回路ＤＬ２のデータ入力ｄは、ラッチ回路ＤＬ１の出力ｑに結合される。ラッチ回路ＤＬ１は、そのクロック入力にて、周波数分割信号ＤＯＡを受信する。ラッチ回路ＤＬ１は、そのクロック入力にて、他の周波数分割信号ＤＯＢを受信する。図３〜図１１に関連して以下に述べられる実施形態においては、周波数分割信号ＤＯＡおよびＤＯＢは、互いに対して１８０°位相シフトされていることに留意すべきである。
【００４５】
ラッチ回路ＤＬ１およびＤＬ２のそれぞれの出力ｑは、それぞれ、直交ミキサ信号ＭＩ＋およびＭＱ＋を供給する。ラッチ回路ＤＬ１およびＤＬ２のそれぞれの反転出力ｑ−は、それぞれ、直交ミキサ信号ＭＱ−およびＭＩ−を供給する。直交ミキサ信号は、マルチステート回路が供給する周波数分割信号ＤＯＡおよびＤＯＢの周波数の半分である周波数を有する。すなわち、直交位相生成回路ＱＧＣは、２による周波数分割を提供する。
【００４６】
図１４は、図３に示されている一対のマルチステート回路ＭＳＣＡ，ＭＳＣＢと、図１３に示されている直交位相生成回路ＱＧＣとの組み合わせを示している。組合せは、３つのスイッチＳＷ１，ＳＷ２，およびＳＷ３を備える。各スイッチは、図１４に示される位置と、反対の位置の、２つの位置を有する。
【００４７】
各スイッチが、図１４で示されているような位置にあると仮定する。この場合、マルチステート回路ＭＳＣＡは、３による周波数分割を提供しており、周波数分割信号ＤＯＡ２／３の周波数は、オシレータ信号ＯＳの周波数の半分である。直交ミキサ信号ＭＩ＋，ＭＱ＋，ＭＩ−、ＭＱ−の周波数は、オシレータ信号ＯＳの周波数の４分の１となる。ここで、各スイッチが、反対の位置にあると仮定する。この場合、マルチステート回路ＭＳＣＡは、３による周波数分割を提供する。周波数分割信号ＤＯＡ２／３の周波数は、オシレータ信号ＯＳの周波数の３分の１である。直交ミキサ信号ＭＩ＋，ＭＱ＋，ＭＩ−，ＭＱ−の周波数は、オシレータ信号ＯＳの周波数の６分の１である。その結果、図１４に示される組合せは、比較的少ない追加の要素によって、異なる周波数分割比を提供することができる。
【００４８】
図１５は、図３に示されている一対のマルチステート回路ＭＳＣＡ，ＭＳＣＢと組み合わせることができる出力回路を示している。出力回路は、エクスオアゲートＥＸＯＲを備える。エクスオアゲートＥＸＯＲの一方の出力は、周波数分割信号ＤＯＡ３を受信し、他方の入力は、周波数分割信号ＤＯＡ３を受信する。エクスオアゲートＥＸＯＲの出力は、周波数がオシレータ信号ＯＳの周波数の３分の２である信号を供給する。すなわち、図１５に示される出力回路と、図３に示される一対のマルチステート回路ＭＳＣＡ，ＭＳＣＢとの組合せは、１．５による周波数分割を提供する。
【００４９】
図１６は、図３に示される一対のマルチステート回路ＭＳＣＡ３，ＭＳＣＢ３と同等の一対のマルチステート回路ＭＳＣＡ３ａ，ＭＳＣＢ３ｂを示している。マルチステート回路ＭＳＣＡは、スイッチされたフリップフロップ回路ＤＦＳ３１を備える。マルチステート回路ＭＳＣは、スイッチされたフリップフロップ回路ＤＦＳ３２と、インバータＩＮＶ３０とを備える。フリップフロップ回路ＤＦＳ３１は、２つの“ｄ”型のラッチ回路ＤＬ３１およびＤＬ３３と、スイッチＳＷ１１とを備える。フリップフロップ回路ＤＦＳ３２も、同様であり、２つの“ｄ”型のラッチ回路ＤＬ３２およびＤＬ３４と、スイッチＳＷ１２とを備える。各ラッチ回路ＤＬは、データ入力ｄと、出力ｑと、反転出力ｑ−と、三角形として表されているクロック入力とを有する。ラッチ回路ＤＬ３３およびＤＬ３４は、それぞれのクロック入力が、‘０’である信号レベルを受信した際にロックされ、これに対して、ラッチ回路ＤＬ３１およびＤＬ３２は、それぞれのクロック入力が、‘１’である信号レベルを受信した際にロックされる。この違いは、ラッチ回路ＤＬ３１およびＤＬ３２のそれぞれのクロック入力の前で、円で示されている。
【００５０】
スイッチＳＷ１１およびＳＷ１２は、それぞれ、図３に示されるアンドゲートＡＮ３１およびＡＮ３２と機能的に同等である。各スイッチは、開位置と閉位置との間でスイッチできる。ラッチ回路ＤＬ３３およびＤＬ３４は、スイッチＳＷ１１およびＳＷ１２がそれぞれ閉位置ある場合に、オシレータ信号ＯＳに反応する。ラッチ回路ＤＬ３３は、オシレータ信号ＯＳが、‘１’であるレベルを有する場合に、アンロックされる。ラッチ回路ＤＬ３４は、オシレータ信号ＯＳが、‘０’であるレベルを有する場合に、アンロックされる。対照的に、ラッチ回路ＤＬ３３およびＤＬ３４は、スイッチＳＷ１１およびＳＷ１２がそれぞれ開位置にある場合に、常にロックされる。ラッチ回路ＤＬ３３およびＤＬ３４は、もはやオシレータ信号ＯＳに反応しない。ラッチ回路ＤＬ３４の反転出力ｑ−は、スイッチＳＷ１１を制御する。スイッチＳＷ１１は、反転出力ｑ−が‘０’を供給する場合に、開位置にあり、これに対して、反転出力ｑ−が‘１’を供給する場合に、閉位置にある。ラッチ回路ＤＬ３３の反転出力ｑ−は、スイッチＳＷ１２を同様のやり方で制御する。
【００５１】
図１６に示される実施形態は、図３に示される実施形態よりも、同等の周波数でさらに低い電力消費を可能にする。この利点は、状態変化のイネーブリングまたはディセーブリングが、マルチステート回路を構成するフリップフロップ回路に埋め込まれていることによる。この埋め込みは、遅延を減少させる。
【００５２】
図１７は、スイッチされたラッチ回路ＤＬＳのトランジスタ実施を示している。スイッチされたラッチ回路ＤＬＳは、図１６に示されるスイッチＳＷ１１とラッチ回路ＤＬ３３との組合せと機能的に同等である。スイッチされたラッチ回路ＤＬＳは、差動データ入力ｄｄと、差動出力ｑｄと、差動クロック入力ｃｌｋｄと、スイッチ制御入力ｓｗｃとを有する。スイッチされたラッチ回路ＤＬＳは、様々なトランジスタＱ１，・・，Ｑ７と、電流源ＩＴと、２つの抵抗器Ｒ１，Ｒ２とを備える。１つの状態において、トランジスタＱ６は導通しており、これに対して、トランジスタＱ７は導通していない。他の状態において、トランジスタＱ７は導通しており、これに対して、トランジスタＱ６は導通していない。
【００５３】
電流源ＩＴは、トランジスタＱ１，Ｑ２，およびＱ３の間で分割されるテール電流を供給する。テール電流は、トランジスタＱ３のベースが十分に低い場合に、実質的に、このトランジスタを流れない。テール電流は、差動クロック入力ｃｌｋｄにて受信される信号に応じて、トランジスタＱ１またはトランジスタＱ２のどちらか、または両方を流れる。この場合、スイッチされたラッチ回路ＤＬＳは、状態を変えることができる。しかしながら、スイッチされたラッチ回路ＤＬＳは、トランジスタＱ３のベースにおける電圧が十分に高い場合に、状態を変えることが防止され、よって、テール電流が、このトランジスタを実質的に流れる。この場合、テール電流は、トランジスタＱ１を実質的に流れず、トランジスタＱ１は、いわばドライである。結果としては、トランジスタＱ４およびＱ５で形成される差動対が、スイッチオフされる。これは、差動データ入力ｄｄに存在する信号が、スイッチされたラッチ回路ＤＬＳに対して何らかの効果を持つことを防止する。スイッチされたラッチ回路ＤＬＳは、その現在の状態にロックされる。
【００５４】
図１６に示される一対のマルチステート回路ＭＳＣＡ３ａ，ＭＳＣＢ３ｂは、図１７に示されるスイッチされたラッチ回路ＤＬＳに基づいて実施することができる。スイッチＳＷ１１とラッチ回路ＤＬ３３の組合せは、図１７に示されるスイッチされたラッチ回路ＤＬＳの形態で実施することができる。反転回路を加えて、スイッチ制御入力ｓｗｃにおける電圧が、ラッチ回路ＤＬ３４の反転出力ｑ−が‘０’である場合にハイであり、逆も同様となるようにすべきである。同様のやり方で、スイッチＳＷ１２とラッチ回路ＤＬ３４の組合せを、図１７に示されるスイッチされたラッチ回路ＤＬＳの形態で実施することができる。図１６におけるラッチ回路ＤＬ３１およびＤＬ３２は、図１７に示されているスイッチされたラッチ回路ＤＬＳの形態でも実施することができる。しかしながら、トランジスタＱ３は、省略してもよい。さらなる回路を用いて、信号のＤＣ成分を修正してもよい。このような回路は、一般に、レベルシフト回路と呼ばれる。例えば、１つまたは複数のレベルシフト回路を用いて、図１７に示される差動クロック入力ｃｌｋｄにて印加される信号が、スイッチ制御入力ｓｗｃにおいて印加される信号に対して適切なＤＣレベルを有することを確実にしてもよい。差動クロック入力ｃｌｋｄにおいて印加される信号は、図１６に示されているオシレータ信号ＯＳから得られる。スイッチ制御入力にて印加される信号は、図１６に示されているラッチ回路ＤＬ３３またはＤＬ３４の反転出力ｑから得られる。
【００５５】
信号および回路が差動形態にあることは、有利である。このようにすると、信号を反転することが比較的容易である。差動信号は、２つの成分を有する。１つの成分を他の成分で置き換えること、およびその逆を行なうことで、差動信号の反転バージョンを得るためには十分である。これは、単に配線の問題であり、回路は必要でない。例えば、図１６に示されるインバータＩＮＶ３１は、オシレータ信号ＯＳが差動形態にある場合は、回路である必要はない。同じことが、他の実施形態に示されているインバータにも当てはまる。
【００５６】
図面を参照した上の詳細な説明は、次の特徴を示す。周波数分割回路は、一対のマルチステート回路（ＭＳＣＡ，ＭＳＣＢ）を備える。各マルチステート回路（ＭＳＣＡ，ＭＳＣＢ）は、状態（ＳＡ（１），・・，ＳＡ（Ｎ）；ＳＢ（１），・・，ＳＢ（Ｎ））のサイクルを通してスイッチすることができる。一方のマルチステート回路（ＭＳＣＡ）は、入力信号（オシレータ信号ＯＳ）の立ち上がりエッジ（Ｅｒ）に応じて、次の状態にスイッチする。他方のマルチステート回路（ＭＳＣＢ）は、入力信号（ＯＳ）の立ち下がりエッジ（Ｅｆ）に応じて、次の状態にスイッチする。各マルチステート回路（ＭＳＣＡ，ＭＳＣＢ）は、少なくとも１つの状態（ＳＡ（１），ＳＢ（１））を有し、この状態では、マルチステート回路が、他方のマルチステート回路（ＭＳＣＢ，ＭＳＣＡ）を抑制して、他方のマルチステート回路（ＭＳＣＢ，ＭＳＣＡ）が次の状態にスイッチすることを防止する。
【００５７】
上の詳細な説明は、さらに、以下の選択的な特徴を示す。
【００５８】
―周波数分割回路は、出力回路（図１３に示される直交位相生成回路ＱＧＣまたは図１５に示されるエクスオアゲート）を備える。出力回路は、各マルチステート回路（ＭＳＣＡ，ＭＳＣＢ）から出力信号（周波数分割信号ＤＯＡ，ＤＯＢ）を受信する。出力回路は、マルチステート回路のそれぞれの出力信号から、処理された出力信号（直交ミキサ信号ＭＩ＋，ＭＱ＋，ＭＩ−，ＭＱ−，または信号Ｆｏｓ÷３／２）を得る。これらの特徴の利点は、多種多様な出力信号の生成が可能なことである。
【００５９】
―出力回路（図１３に示される直交位相生成回路ＱＧＣの形態をとる）は、第１および第２のラッチ回路（ＤＬ１，ＤＬ２）を備える。各ラッチ回路（ＤＬ１，ＤＬ２）は、データ入力（ｄ）と、クロック入力（＞）と、出力（ｑ）と、反転出力（ｑ−）とを有する。第１のラッチ回路（ＤＬ１）のクロック入力（＞）は、一方のマルチステート回路（ＭＳＣＡ）の出力信号（ＤＯＡ）を受信する。第２のラッチ回路（ＤＬ２）のクロック入力（＞）は、他方のマルチステート回路（ＭＳＣＢ）の出力信号（ＤＯＢ）を受信する。第１のラッチ回路（ＤＬ１）のデータ入力（ｄ）は、第２のラッチ回路（ＤＬ２）の反転出力（ｑ−）に結合される。第２のラッチ回路（ＤＬ２）のデータ入力（ｄ）は、第１のラッチ回路（ＤＬ１）の出力（ｄ）に結合される。これらの特徴の利点は、直交信号の組の生成が可能なことである。このような信号は、直交ミキサ回路に印加された場合に、良好な画像抑制を可能にする。
【００６０】
―出力回路（図１５に示されるエクスオアゲートＥＸＯＲの形態をとる）は、ロジックゲート回路（エクスオアゲートＥＸＯＲ）を備える。この特性の利点は、整数でない分割比を得ることが可能なことである。
【００６１】
―各マルチステート回路は、スイッチ制御入力（入力ｓｗｃ）を有するスイッチ可能なラッチ回路（図１７に示されるＤＬＳ）を備える。スイッチ可能なラッチ回路（ＤＬＳ）は、スイッチ制御入力に抑制信号が存在する場合に状態を変化させない（図１７において、抑制信号は、実質的にテール電流をトランジスタＱ３に流れさせる信号に対応する）。これらの特徴の利点は、さらに低い電力消費またはさらに高い周波数での動作、あるいは両方を達成することが可能なことである。
【００６２】
―各マルチステート回路は、差動信号（差動入力信号ｄｄ，ｃｌｋｄおよびｑｄでの差動出力信号）を受信および供給する差動対（図１７に示されるＱ１−Ｑ２，Ｑ４−Ｑ５）を備える。これらの特徴の利点は、信号の反転に、ほんのわずかな回路を必要とするか、あるいは全く必要としないことである。
【００６３】
上述の特徴は、多数の異なるやり方で実施することができる。これを示すために、いくつかの代替案を、簡単に述べる。それを通して一方のマルチステート回路がスイッチされる状態のサイクルは、それを通して他方のマルチステート回路がスイッチされる状態のサイクルと異なってもよい。完全な対称性は、必要ではない。従って、マルチステート回路のそれぞれの出力信号の間で、本明細書で示された例とは異なる位相関係を生成することが可能である。マルチステート回路は、任意の種類のフリップフロップ回路を備えてもよい。例えば、ＪＫフリップフロップ回路を用いて、マルチステート回路を実施することができる。一対のマルチステート回路と組み合わせることができる、多数の異なる出力回路が存在する。例えば、出力回路は、エクスオアゲート以外のゲートを備えてもよい。
【００６４】
機能は、ハードウェアまたはソフトウェア、あるいは両方のアイテムによって実施することが可能である。この観点から、図面は概略的なものであり、それぞれ、本発明の１つの可能な実施形態を単に表しているに過ぎない。よって、図面は異なる機能を異なるブロックとして示しているが、これは決して、ハードウェアまたはソフトウェアの単一のアイテムが様々な機能を実行することを除外しない。これは、ハードウェアまたはソフトウェアあるいは両方のアイテムの組立て品が、１つの機能を実行することも、除外しない。
【００６５】
上述した見解は、図面を参照する詳細な説明が、本発明を限定するよりもむしろ例示することを証明している。添付の特許請求の範囲に含まれる、多数の代替案が存在する。請求項のどの参照符号も、請求項の限定として解釈されるべきではない。“備える”という語は、請求項に列記されているもの以外の要素またはステップの存在を除外しない。要素またはステップに先行する“１つの（“ａ”または“ａｎ”）”という語は、複数のこのような要素またはステップの存在を除外しない。
【図面の簡単な説明】
【００６６】
【図１】図１は、映像表示セットを示すブロック図である。
【図２】図２は、映像表示セットの一部を形成する周波数変換回路を示すブロック図である。
【図３】図３は、周波数変換回路のための一対の２ステート回路を示す回路図である。
【図４】図４Ａおよび図４Ｂは、一対の２ステート回路の動作を示す状態図である。
【図５】図５は、一対の２ステート回路の動作を示す時間図である。
【図６】図６は、周波数変換回路のための一対の３ステート回路を示す回路図である。
【図７】図７Ａおよび図７Ｂは、一対の３ステート回路の動作を示す状態図である。
【図８】図８は、一対の３ステート回路の動作を示す時間図である。
【図９】図９は、周波数変換回路のための一対の４ステート回路を示す回路図である。
【図１０】図１０Ａおよび図１０Ｂは、一対の４ステート回路の動作を示す状態図である。
【図１１】図１１は、一対の４ステート回路の動作を示す時間図である。
【図１２】図１２は、周波数変換回路のための代わりの一対の４ステート回路を示す回路図である。
【図１３】図１３は、周波数変換回路のための直交位相生成回路を示す回路図である。
【図１４】図１４は、一対の２ステート回路と直交位相生成回路の組み合わせを示している。
【図１５】図１５は、一対のマルチステート回路のための出力回路を示している。
【図１６】図１６は、埋め込まれたスイッチを有する一対の２ステート回路を示している。
【図１７】図１７は、スイッチ可能なラッチ回路を示している。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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