(57)【要約】半導体製造プロセスにおいて隆起したソースおよびドレイン領域（２６、４８）を形成する方法は、ダブルディスポーザブルスペーサ（２０、２４、４０、４６）を用いる。第１と第２のディスポーザブルスペーサ（２０、２４・４０、４６）との間に堆積酸化物（２２、４２）が供給され、より大きな第２のディスポーザブルスペーサ（２４、４６）をドライエッチングする間にゲート電極（１４、３４）、第１のディスポーザブルスペーサ（２０、４０）、およびキャップ層（１６、３６）を保護する役割を果たす。これにより、マウスイヤーの形成が阻止される一方で、第２のディスポーザブルスペーサ（２４、４６）の使用により、ハローイオン注入におけるシャドー効果が回避される。
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【特許請求の範囲】
【請求項１】
基板１０、３０上にゲート電極１４、３４を形成するステップと、
前記ゲート電極１４、３４の各サイドウォール上にダブルディスポーザブルスペーサ２０、２４・４０、４６を形成するステップと、
前記基板１０、３０上に隆起したソース／ドレイン領域２６、４８を形成するステップと、
前記ダブルディスポーザブルスペーサ２０、２４・４０、４６を除去するステップと、を含む隆起したソースおよびドレイン領域を形成する方法。
【請求項２】
前記ダブルディスポーザブルスペーサ２０、２４・４０、４６を形成する前に前記ゲート電極１４上にキャップ１６、３６を形成するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記ダブルディスポーザブルスペーサ２０、２４・４０、４６を形成するステップは、前記ゲート電極１４上に第１の窒化物スペーサ２０、４０を形成するステップを含む、請求項２記載の方法。
【請求項４】
前記ダブルディスポーザブルスペーサ２０、２４・４０、４６を形成するステップは、前記第１窒化物スペーサ２０、４０上に酸化物ライナ２２、４２を形成するステップを含む、請求項３記載の方法。
【請求項５】
前記ダブルディスポーザブルスペーサ２０、２４・４０、４６を形成するステップは、前記酸化物ライナ２２上に第２窒化物スペーサ２４、４６を形成するステップを含む、請求項４記載の方法。
【請求項６】
前記第１窒化物スペーサ４０を形成する前に前記キャップ３６上にハードマスク３８を形成するステップをさらに含む、請求項５記載の方法。
【請求項７】
前記第１窒化物スペーサ４０を形成するステップは、前記ゲート電極３４の前記サイドウォールに直接接触し、前記ハードマスク３８および前記キャップ３６を覆う窒化物層４０を形成するステップを含む、請求項６記載の方法。
【請求項８】
前記ゲート電極１４の前記サイドウォールに直接接触する酸化物層１８を形成するステップと、前記酸化物層１８上に前記第１窒化物スペーサ２０を形成するステップとをさらに含む、請求項５記載の方法。
【請求項９】
前記ダブルディスポーザブルスペーサ２０、２４を除去するステップは、前記第１および第２窒化物スペーサ２０、２４、前記酸化物層１８、前記酸化物ライナ２２、および前記キャップ１６を除去するために、一連の窒化物および酸化物エッチを行うステップを含む、請求項８記載の方法。
【請求項１０】
前記ダブルディスポーザブルスペーサ４０、４６を除去するステップは、前記第１および第２窒化物スペーサ４０、４６、前記酸化物ライナ４２、前記ハードマスク３８および前記キャップ３６を除去するために、一連の窒化物および酸化物エッチを行うステップを含む、請求項７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造分野に関し、より詳細には、隆起したソースおよびドレイン領域を有する半導体デバイスの形成技術に関する。
【背景技術】
【０００２】
近年、ディープサブミクロン相補型金属酸化膜半導体（ＣＭＯＳ）は、超大規模集積回路（ＵＬＳＩ）デバイスの主要な技術である。この２０年以上にわたり、ＣＭＯＳトランジスタのサイズを縮小し集積回路（ＩＣ）上のトランジスタ密度を増加させることが、超小型電子技術産業の主要な目的となっている。ＵＬＳＩ回路は、ドレインおよびソース領域の間に配置される半導体ゲートを有するＣＭＯＳ電界効果トランジスタ（ＦＥＴｓ）を含むことができる。
ドレインおよびソース領域は一般的に、Ｐ型のドーパント（ホウ素）またはＮ型ドーパント（リン）で高濃度ドープされる。ドレインおよびソース領域は一般に、トランジスタの性能を向上させるべく部分的にゲートの下に配置される浅いソースおよびドレイン拡張領域を含んでいる。浅いソースおよびドレイン拡張部は、ＮチャネルおよびＰチャネルトランジスタ双方のトランジスタ性能を低下させる短チャネル効果に対する耐性を得るのに役立つ。短チャネル効果は、スレショルド電圧（しきい値電圧）のロールオフおよびドレイン電極から誘起される電位障壁低下を引き起こす場合がある。 
よって、トランジスタがより小さくなるにつれて、浅いソースおよびドレイン拡張部、および短チャネル効果の制御は、特に重要となる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＩＣ上に配置されたトランジスタのサイズが縮小するにつれて、浅くて非常に浅いソース／ドレイン拡張部を有するトランジスタの製造は、より難しいものとなる。例えば、小さなトランジスタは、接合深さが３０ナノメータ（ｎｍ）未満の、非常に浅いソースおよびドレイン拡張部を必要とする可能性がある。従来の製造技術を使用して、接合深さが３０ｎｍ未満のソースおよびドレイン拡張部を形成することは非常に困難である。イオン注入中にバルク半導体基板中に生成された点欠陥が、ドーパントをより容易に拡散させる（ＴＥＤ：transient enhanced diffusion）場合があるので、従来のイオン注入技術は、浅いソースおよびドレイン拡張部を維持することが難しい。この拡散は多くの場合、バルク半導体基板中の下方へとソースおよびドレイン拡張部を拡張する。さらに、従来のイオン注入および拡散ドーパント技術は、ＩＣ上のトランジスタが短チャネル効果を受けやすくしてしまい、この結果、基板中に深く広がるドーパントプロファイルのテール分布が生じる。
【０００４】
これらの問題を解決するために、ソースおよびドレインコンタクトへの接続をそれほど困難なものとしないように、選択的なシリコン・エピタキシャル成長（ＳＥＧ）によって、ソースおよびドレイン領域を隆起することができる。隆起したソースおよびドレイン領域は、コンタクト・シリサイド化プロセスのためのさらなる材料を提供し、深いソース／ドレイン接合抵抗およびソース／ドレイン直列抵抗を低くする。ディスポーザブルスペーサを使用した、隆起したソース／ドレインプロセスが用いられているが、このようなプロセスは、寸法が６５ｎｍ技術ノード以下に縮小していることから、適切ではない。図１６ａ〜１６ｃおよび図１７ａ〜１７ｄに、これらのアプローチについてのいくつかの懸念事項を示す。
【０００５】
図１６ａにおいて、ゲート電極７２は基板７０上に設けられる。窒化シリコンキャップ７４は、選択的エピタキシャル成長（ＳＥＧ）プロセスにおいて、所望しないシリコン成長からポリシリコンゲート電極７２を保護する役割を果たす。ＳＥＧプロセスは窒化シリコンに対して選択的である。この結果、シリコンはＳＥＧプロセスの間、ゲート電極７２の上部に成長しない。
【０００６】
酸化物ライナ７６を形成するために、ＴＥＯＳなどの酸化物やＬＴＯ酸化物が使用される。酸化物ライナ７６の形成後、例えば窒化シリコンから側壁スペーサ７８ペアが形成される。窒化シリコンスペーサ７８は一般的に、窒化シリコン層を堆積することで形成され、この後、ドライエッチングが行われる。
【０００７】
ＳＥＧプロセスの前に、ＨＦウエットエッチなどのウエットエッチを行い、酸化物ライナ７６の酸化物を除去する必要がある。酸化物を除去しなければならないのは、エピタキシャルシリコンがシリコンの表面上だけに成長するからである。基板７０上に酸化物ライナ７６があることで、エピタキシャルシリコンの成長が妨げられ、さらに、隆起したソース／ドレインの形成を妨げることになる。
【０００８】
酸化物ライナ７６は窒化物キャップ層７４と窒化物スペーサ７８との間にあるので、ＨＦウェットエッチの間にキャビティをエッチングすることができる。このキャビティはポリシリコンゲート電極７２に到達してもよい。ＴＥＯＳやＥＴＯはＨＦにおいて急速にエッチするので、ポリシリコンゲート電極７２の左上と右下を露出する可能性は高い。ポリシリコンゲート電極７２の下部が露出された結果、隆起したソース／ドレイン８０を形成すると、図１６ｂに示しているように、ネズミの耳のようなイヤー形状８２となる。このようなイヤー８２は非常に望ましくない。
【０００９】
図１６を参照すると、ディスポーザブル窒化物スペーサ７８は、ハロー注入および拡張部注入ができるように、除去される。しかし、このイヤー８２が実質的なブロックとなり、適切な注入が阻止されてしまう。よって、デバイスは使用不可能となるか、少なくとも部分的損傷を受ける。
【００１０】
隆起したソース／ドレインを形成する別の方法では、堆積した酸化物ライナを使用せずに、熱成長した酸化物を使用する。しかし、このアプローチがスケーラブルでないことは容易に理解できるであろう。その理由は、窒化物スペーサエッチを行えば薄膜窒化物キャップは残らず、一方で、薄膜窒化物スペーサはハローイオン注入プロセスに対してシャドー効果をもたらすからである。
【００１１】
図１７ａから１７ｄを参照すると、基板９０上にゲート電極９２が形成される。ポリシリコンゲート電極９２の上部に窒化物キャップ９４が形成される。酸化物ライナ９６は熱成長し、窒化シリコンキャップ９４を覆わない。熱成長した酸化物９６上にディスポーザブルサイドウォールスペーサ９８が形成される。
【００１２】
図１７ｂに、望ましいプロセスで隆起したソース／ドレインを形成した後の図１７ａの構造を示す。しかし、キャップ層９４の上部はスペーサエッチプロセスにおいて部分的にエッチングされているので、キャップ層９４は望むほど縮小されない。キャップ層の窒化物の損失は、スペーサエッチプロセスのオーバーエッチに関連する。窒化物キャップが損失した結果を図１７ｃに示す。ここでは、”マウスイヤー”１０２が形成される。この図において、窒化物スペーサ９８は窒化物除去エッチプロセスにより除去される。マウスイヤー１０２が妨げとなって、満足のいくようなハロー注入プロセスの実現が阻止されてしまう。
キャップ９４をより厚くするための別の方法として、キャップ９４を薄いままにしておき、各スペーサを９８をさらに狭くすることが挙げられる。このようにする理由は、窒化物スペーサの除去がオーバーエッチを招いて、ポリシリコンゲート電極９２の上部をＳＥＧプロセスの前に露出しないようにするためである。しかし、図１７Ｄに示しているように、薄膜窒化物スペーサを使用することで、ポリシリコンゲート電極９２と隆起したソースドレイン領域１００との間に不十分な間隔が形成される。一般的に高く傾いた状態で行われるハロー注入は、隆起したソースドレイン１００が招くシャドー効果により、効果的に実現され得ないであろう。換言すれば、隆起したソース／ドレインのエッジ部分はポリシリコンゲート電極１２のサイドウォールに非常に近い。
【課題を解決するための手段】
【００１３】
小さな寸法へスケーラブルであり、ソース／ドレイン拡張部に対する適切な注入とハロー注入とを可能にするディスポーザブルスペーサプロセスを使用して、隆起したソース／ドレインを形成する方法が求められている。このような必要性およびその他の必要性は、隆起したソース／ドレイン領域を形成する方法を提供する本発明の実施形態によって満たされ、基板上にゲート電極を形成するステップと、ゲート電極の各サイドウォール上にダブルディスポーザブルスペーサを形成するステップと、を含む。隆起したソース／ドレイン領域は基板上に形成され、この後、ダブルディスポーザブルスペーサが除去される方法が提供される。
【００１４】
先に述べた必要性はまた、半導体の配置を形成する方法を提供する本発明の他の実施形態によっても満たされる。そのような方法は、ゲート電極上に第１のディスポーザブルスペーサを形成するステップと、第１のディスポーザブルスペーサ上に第２のディスポーザブルスペーサを形成するステップと、を含む。隆起したソース／ドレイン領域が形成され、第１および第２ディスポーザブルスペーサが除去される。前述の特徴およびその他の特徴、態様、および本発明の利点は、添付の図面と併せて本発明の以下の詳細な説明からさらに明らかになるであろう。
【発明を実施するための最良の形態】
【００１５】
本発明が扱い処理する課題は、半導体デバイスにおいて隆起したソース／ドレイン領域を形成することに関連し、これには、隆起したソース／ドレインを生成する従来のプロセスによって生じるハロー注入およびソース／ドレイン拡張部注入に関連する課題を含む。特に、本発明は、第１のスペーサペアがＳＥＧプロセスの間にポリシリコンゲートを露出から保護している状態で、ダブルディスポーザブルスペーサを使用することでスケーラビリティを与える。これによりマウスイヤーの形成が阻止され、さらに、幅広い窒化シリコンのサイドウォールスペーサを許容しつつ、窒化シリコンキャップ層を薄いままに保つことができる。
幅広いサイドウォールスペーサにより、ディスポーザブルスペーサのエッチし除去した後、隆起したソース／ドレインを、ポリシリコンゲート電極の側部から十分かつ調整可能な距離に引き離すことができる。ポリシリコンゲート上にマウスイヤーの形成やその他のシリコンの成長を阻止するのと同様、このように引き離すことで、ソース／ドレイン拡張部の形成およびハロー注入に対してスムーズなイオン注入が可能となる。
【００１６】
図１〜６は、本発明のある実施形態に従う半導体製造プロセスのシーケンシャルステップを示している。半導体ウェハは、概略断面図において示されている。図１において、バルクシリコン基板、シリコン−オン−インシュレータ基板などの基板１０上にゲート電極１４が形成される。ゲート電極１４は、酸化物、high k材料などの適切なゲート絶縁材料で形成されたゲート絶縁層１２を含む。ポリシリコンゲート電極１４上にはキャップ層１６が形成される。キャップ層１６は、選択的エピタキシャル成長（ＳＥＧ）プロセスにおいて、ゲート電極１４の表面を保護することになる適切な材料で形成されてもよい。適切な材料の例としては、例えば窒化シリコンが挙げられる。
本発明は、ポリシリコンゲート電極１４上に厚いキャップ層を形成する必要のない方法を提供することから、キャップ層１６は相対的に薄く形成されてもよい。この例示的方法において、キャップ層１６は例えば５ｎｍ〜３０ｎｍの間に形成されてもよく、ある特定の実施形態では、キャップ層１６は約２０ｎｍである。ポリシリコンゲート電極１４とキャップ層１６とは、ＣＶＤ堆積などの従来の技術を施し、その後、ポリシリコンゲート電極１４とキャップ層１６とをパターニングおよびエッチングして形成されてもよい。
【００１７】
図２は酸化物層１８と第１のディスポーザブルスペーサ２０とを連続して形成した後の図１の構造を示す。酸化物層１８は、ゲート電極１４のサイドウォールに直接接触する。例示の実施形態では、酸化物層１８は熱的に成長する。したがって、酸化物層１８は、窒化物で形成されている場合、キャップ層１６上に形成しない。酸化物層１８は従来の方法で熱的に成長してもよい。厚みは約１０Åから約５０Åの間であってもよく、特定の実施形態では、約３５Åである。
【００１８】
酸化物層１８に熱成長した酸化物を形成後、第１のディスポーザブルスペーサがこの酸化物層１８上に形成される。例示の実施形態では、第１のディスポーザブルスペーサ２０は例えば窒化物で形成される。ディスポーザブルスペーサ２０はオフセットスペーサとみなしてもよく、例えば５〜１０ｎｍなど、相対的に薄く形成されてもよい。第１のディスポーザブルスペーサ２０を形成するために、薄膜窒化物層の堆積や異方性エッチを含む従来のスペーサ形成プロセスを用いてもよい。
【００１９】
酸化物層１８上に第１のディスポーザブルスペーサ２０を形成した後、図３に示すように、相対的に厚い酸化物ライナ２２が堆積される。例えば、この酸化物ライナの厚みは約７０〜約８０Åであってもよい。しかし、本発明から逸脱することなく、その他の厚みを用いてもよい。
【００２０】
オフセットスペーサ２０は非常に薄いので、エッチプロセスは酸化物層１８の熱的に成長した酸化物上に停止できる。これにより、ポリシリコンゲート電極１４はＳＥＧエピタキシャルプロセスに対して自動的に完全に分離される。スペーサエッチ前の窒化物層２０は非常に薄いので、オーバーエッチを最小に抑えることができ、この結果、エッチング直前にゲート電極１２の上部に存在する窒化物スペーサ層下の窒化物シリコンキャップ層１６の消費が最小に抑えられる。
スペーサ２０の厚みは、６５ｎｍ以下などの非常に小さな技術ノードに必要なプロセスウインドウを許容する。第１のディスポーザブルスペーサ２０の形成においては、キャップ層の窒化物はほとんど消費されないので、キャップ層１６はかなり薄くすることができる。これにより６５ｎｍ技術ノードをＬポリ（Lpoly）３０ｎｍで狭いゲートのゲートパターニングすることができる。これらの懸念事項を打開するために、ダブルディスポーザブルスペーサ配置が供給される。
【００２１】
図３において、第２のディスポーザブルスペーサ２４が酸化物ライナ２２上に形成される。この第２のディスポーザブルスペーサ２４は、例えば窒化シリコンから形成され、窒化物層の堆積やエッチングなどの従来の方法で形成されてもよい。窒化物キャップ層１６は保護されているので、窒化物キャップ層１６は相対的に薄い状態のままであってもよく、一方で、第２のディスポーザブルスペーサ２４は、隆起したソース／ドレインとポリシリコンゲート電極１４の側部との間に十分なスペースを設けることができるように、幅広い状態のままであってもよい。
【００２２】
第２のディスポーザブルスペーサ２４の形成後、酸化物ライナ２２は従来の酸化物エッチでエッチされ、これにより図４のような構造となる。このエッチは、基板１０の表面から酸化物ライナ２２と酸化物層１８とを除去するという効果がある。
【００２３】
基板１０の表面から酸化物ライナ２２と酸化物層１８とを除去した後、図５に示すように、隆起したソース／ドレイン領域２６を生成するために選択的エピタキシャル成長プロセスが行われる。このＳＥＧプロセスは、例えば従来のものであってもよい。このプロセスの間、第１のディスポーザブルスペーサ２０と窒化物キャップ層１６とはポリシリコンゲート電極１４にシリコンが成長するのを妨げる。同時に、相対的に幅広いスペーサ２４は、隆起したソース／ドレイン領域２６のエッジ部分とポリシリコンゲート電極１４との間に十分に離れた距離を設ける。
【００２４】
次に、図６の構造を生成するために、一連の、窒化物および酸化物エッチが行われる。例えば、ダブルディスポーザブルスペーサ２０、２４を除去するために、混合熱リン酸ウエットエッチを、また、酸化物層１８、２２を除去するために、ＥＤＦウェットエッチを用いることができる。この相対的に広い空き領域は、ダブルディスポーザブルスペーサ２０、２４を用いることで生成され、後の形成プロセスで発生するおそれのある、（高い傾斜を用いた）ハローイオン注入においてのシャドー効果を回避する。
第１のディスポーザブルスペーサ２０はすでにポリシリコンゲート電極１４を十分に分離しているので、先行技術で形成されたような、マウスイヤーのような形状が生成されるおそれはない。第２のディスポーザブルスペーサの寸法は、キャップ層１６の寸法に関係なく調整可能である。これにより、ハロー注入のシャドーイング効果に関連する問題点が解決される。同時に、第１のディスポーザブルスペーサセットは、マウスイヤーに関連した問題点を解決する。隆起したソース／ドレインを形成した後、半導体デバイスの形成を完了するために従来のプロセスを用いてもよい。図７〜図１５は、半導体デバイスにおいて隆起したソース／ドレインを形成する本発明の他の実施形態のシーケンシャルステップを示している。
【００２５】
図７において、ゲート電極３４は、ゲート絶縁膜３２が形成された状態で基板３０上に形成されている。ゲート電極３４は、ある実施形態ではポリシリコンゲート電極である。ポリシリコンゲート電極３４上には、例えば、窒化物シリコンで形成されたキャップ層３６が形成される。キャップ層３６は、図１〜６の実施形態のように、薄く生成されてもよい。第１の記載した実施形態とは違って、キャップ３６の上部にはハードマスク３８が形成される。ハードマスクは、キャップ３６とは異なる適切な材料から生成されてもよい。例えば、適切なハードマスク材料は、酸化シリコンなどであってもよい。しかし、本発明の範囲から逸脱することなく、その他の適切な材料を使用してもよい。
図１の実施形態に関連して先に説明したような、図７に示すスタックを生成するために、従来の方法を使用してもよい。図８は、図７のスタック上に窒化物シリコン層４０を形成した後の図７の構造を示している。以下にさらに明らかになるように、窒化物シリコン層４０は、第１のディスポーザブルスペーサとしての役割を担う。厚みが例えば約５〜２０ｎｍであり、ある実施形態では約１０ｎｍの値をとる薄膜窒化物層４０は、従来の方法で形成してもよい。窒化物層４０はゲート電極３４の側部を覆い、さらに、キャップ３６とハードマスク３８とを覆う。
【００２６】
薄膜窒化物シリコン層４０を堆積後、酸化物ライナ４２が堆積される。この酸化物ライナ４２は、例えば高温酸化物である。適切な厚みは、例えば具体的には約３〜１０ｎｍであり、ある実施形態では約５ｎｍである。この高温酸化物を形成するために、従来の方法を用いてもよい。この構造を図９に示す。
【００２７】
図１０に、窒化物シリコン（例えば、Ｓｉ３Ｎ４）で形成されたスペーサ層４４を堆積した後の配置を示す。スペーサ４４は先述の層４０、４２よりも相対的に厚い。スペーサ層４４の厚みの例としては、例えば、５０ｎｍであり、例えば約２０ｎｍから約１００ｎｍの範囲の値をとることができる。
【００２８】
スペーサ層４４の堆積後、スペーサ４４の窒化シリコンから第２のディスポーザブルスペーサ４６を生成するために、従来のエッチングプロセスが行われる。使用されるエッチ化学物質は優先的に窒化物をエッチするが、実質的に酸化物をエッチしない。よって、このステップでは、酸化物ライナ４２は残される。第２のディスポーザブルスペーサ４６は、所望の幅を設けるように調整可能である。したがって、形成される隆起したソース／ドレイン領域とポリシリコンゲート電極３４の側部との間に所望の距離間隔を実現することができる。この構造を図１１に示す。
【００２９】
図１２において、酸化物ライナ４２の酸化物を除去するためにウェットエッチが行われる。次に、基板３０の表面から窒化物４０の薄膜層を除去するために、窒化物エッチが行われる。この時点で、ハードマスク３８は相対的に薄い窒化物キャップ層３６を保護し、ポリシリコンゲート電極３４のサイドウォール上の酸化物と窒化物を組合せることでマウスイヤーが形成されずに済む。基板３０は現在、第２のディスポーザブルスペーサ４６の外側に露出されている。
【００３０】
図１３は、隆起したソース／ドレイン４８を生成する選択的エピタキシャル成長（ＳＥＧ）プロセス後の図１２の構造を示す。従来のＳＥＧプロセスは、隆起したソース／ドレイン４８を生成するために行われる。サイドウォールとポリシリコンゲート電極３４の上部を保しているので、この領域にマウスイヤーは形成されずに済む。次に、窒化物エッチが実行される。このエッチの結果を図１４に示す。窒化物エッチにより第２のディスポーザブルスペーサ４６が除去される。この後（図１５に示しているように）エッチングステップが行われ、酸化物ライナ４２の残留物およびハードマスクに含まれる酸化物などの酸化物が除去される。
酸化物を除去した後、窒化物キャップ層３６と第１のディスポーザブルスペーサ４０とが窒化物エッチングによって除去される。これにより、先の図６の実施形態で図示した構造と同じ構造が残る。さらに、ポリシリコンゲート電極のサイドウォールに非常に近い、隆起したソース／ドレインによって生成されるマウスイヤーやシャドー効果のいずれかによる望ましくない注入ブロッキングについて気にすることなく、ソース／ドレイン拡張部注入やハロー注入などの半導体デバイスの処理を行ってもよい。よって、本発明は、６５ｎｍ以上の技術と同様に、６５ｎｍ以下の技術において使用できる、隆起したソース／ドレインを形成するための、生産価値のある方法を提供する。これは、ソース／ドレイン拡張部注入およびハロー注入を含む半導体デバイスの後続の処理を含まずに実現される。
【００３１】
本発明を詳細に記載すると共に図示してきたが、これらは単なる実例および例であり、制限的なものではなく、本発明の範囲は、添付された請求項の用語よってのみ制限されるものとして、明白に理解される。
【図面の簡単な説明】
【００３２】
【図１】本発明のある実施形態に従う様々なシーケンシャルプロセスステップにおける半導体ウェハの一部の概略断面図である。
【図２】本発明のある実施形態に従う様々なシーケンシャルプロセスステップにおける半導体ウェハの一部の概略断面図である。
【図３】本発明のある実施形態に従う様々なシーケンシャルプロセスステップにおける半導体ウェハの一部の概略断面図である。
【図４】本発明のある実施形態に従う様々なシーケンシャルプロセスステップにおける半導体ウェハの一部の概略断面図である。
【図５】本発明のある実施形態に従う様々なシーケンシャルプロセスステップにおける半導体ウェハの一部の概略断面図である。
【図６】本発明のある実施形態に従う様々なシーケンシャルプロセスステップにおける半導体ウェハの一部の概略断面図である。
【図７】本発明の別の実施形態に従う隆起したソース／ドレイン領域を形成するプロセスにおけるシーケンシャルステップの説明図である。
【図８】本発明の別の実施形態に従う隆起したソース／ドレイン領域を形成するプロセスにおけるシーケンシャルステップの説明図である。
【図９】本発明の別の実施形態に従う隆起したソース／ドレイン領域を形成するプロセスにおけるシーケンシャルステップの説明図である。
【図１０】本発明の別の実施形態に従う隆起したソース／ドレイン領域を形成するプロセスにおけるシーケンシャルステップの説明図である。
【図１１】本発明の別の実施形態に従う隆起したソース／ドレイン領域を形成するプロセスにおけるシーケンシャルステップの説明図である。
【図１２】本発明の別の実施形態に従う隆起したソース／ドレイン領域を形成するプロセスにおけるシーケンシャルステップの説明図である。
【図１３】本発明の別の実施形態に従う隆起したソース／ドレイン領域を形成するプロセスにおけるシーケンシャルステップの説明図である。
【図１４】本発明の別の実施形態に従う隆起したソース／ドレイン領域を形成するプロセスにおけるシーケンシャルステップの説明図である。
【図１５】本発明の別の実施形態に従う隆起したソース／ドレイン領域を形成するプロセスにおけるシーケンシャルステップの説明図である。
【図１６ａ】隆起したソース／ドレイン領域を形成するためにディスポーザブルスペーサを用いた先行技術の方法を示した説明図である。
【図１６ｂ】隆起したソース／ドレイン領域を形成するためにディスポーザブルスペーサを用いた先行技術の方法を示した説明図である。
【図１６ｃ】隆起したソース／ドレイン領域を形成するためにディスポーザブルスペーサを用いた先行技術の方法を示した説明図である。
【図１７ａ】ディスポーザブルスペーサを使用して隆起したソース／ドレイン領域を形成する別の先行技術を示した説明図である。
【図１７ｂ】ディスポーザブルスペーサを使用して隆起したソース／ドレイン領域を形成する別の先行技術を示した説明図である。
【図１７ｃ】ディスポーザブルスペーサを使用して隆起したソース／ドレイン領域を形成する別の先行技術を示した説明図である。
【図１７ｄ】ディスポーザブルスペーサを使用して隆起したソース／ドレイン領域を形成する別の先行技術を示した説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６ａ】
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【図１６ｂ】
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【図１６ｃ】
2008544487.tif 000020
【図１７ａ】
2008544487.tif 000021
【図１７ｂ】
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【図１７ｃ】
2008544487.tif 000023
【図１７ｄ】
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【手続補正書】
【提出日】平成19年4月5日(2007.4.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板１０、３０上にゲート電極１４、３４を形成するステップと、
第１窒化物スペーサ２０、４０と第２窒化物スペーサ４０、４６を含み、酸化物ライナ２２、４２によって前記第１窒化物スペーサから分離されたダブルディスポーザブルスペーサ２０、２４・４０、４６を前記ゲート電極１４、３４の各サイドウォール上に形成するステップと、
前記基板１０、３０上に隆起したソース／ドレイン領域２６、４８を形成するステップと、
前記ダブルディスポーザブルスペーサ２０、２４・４０、４６を除去するステップと、を含む隆起したソースおよびドレイン領域を形成する方法。
【請求項２】
前記ダブルディスポーザブルスペーサ２０、２４・４０、４６を形成する前に前記ゲート電極１４上にキャップ１６、３６を形成するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記ダブルディスポーザブルスペーサ２０、２４・４０、４６を形成するステップは、前記ゲート電極１４上に第１の窒化物スペーサ２０、４０を形成するステップを含む、請求項２記載の方法。
【請求項４】
前記ダブルディスポーザブルスペーサ２０、２４・４０、４６を形成するステップは、前記第１窒化物スペーサ２０、４０上に酸化物ライナ２２、４２を形成するステップを含む、請求項３記載の方法。
【請求項５】
前記ダブルディスポーザブルスペーサ２０、２４・４０、４６を形成するステップは、前記酸化物ライナ２２上に第２窒化物スペーサ２４、４６を形成するステップを含む、請求項４記載の方法。
【請求項６】
前記第１窒化物スペーサ４０を形成する前に前記キャップ３６上にハードマスク３８を形成するステップをさらに含む、請求項５記載の方法。
【請求項７】
前記第１窒化物スペーサ４０を形成するステップは、前記ゲート電極３４の前記サイドウォールに直接接触し、前記ハードマスク３８および前記キャップ３６を覆う窒化物層４０を形成するステップを含む、請求項６記載の方法。
【請求項８】
前記ゲート電極１４の前記サイドウォールに直接接触する酸化物層１８を形成するステップと、前記酸化物層１８上に前記第１窒化物スペーサ２０を形成するステップとをさらに含む、請求項５記載の方法。
【請求項９】
前記ダブルディスポーザブルスペーサ２０、２４を除去するステップは、前記第１および第２窒化物スペーサ２０、２４、前記酸化物層１８、前記酸化物ライナ２２、および前記キャップ１６を除去するために、一連の窒化物および酸化物エッチを行うステップを含む、請求項８記載の方法。
【請求項１０】
前記ダブルディスポーザブルスペーサ４０、４６を除去するステップは、前記第１および第２窒化物スペーサ４０、４６、前記酸化物ライナ４２、前記ハードマスク３８および前記キャップ３６を除去するために、一連の窒化物および酸化物エッチを行うステップを含む、請求項７記載の方法。
【国際調査報告】
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