(57)【要約】【課題】  可変周波数帯域フィルタを組み入れた集積型ＴＶ信号受信用チューナを提供する。【解決手段】  帯域フィルタのバンクを含み、入力ＲＦ信号を受けるように接続され、帯域選択ずみの出力信号を生ずる帯域選択フィルタを含むＴＶ信号受信用チューナ回路を提供する。上記帯域フィルタの各々は、一体化プレーナスパイラルインダクタから成るインダクタと、このインダクタに接続されてＬＣ共振回路を構成する可変容量キャパシタとを含む。さらに、このチューナ回路は、上記帯域選択ずみの出力信号対応の入力信号を受けて、所定の周波数の周波数変換ずみの出力信号を生ずるように接続した周波数変換回路を含む。上記一体化プレーナスパイラルインダクタは単一の金属スパイラルでも複数の金属スパイラルでも構成できる。複数スパイラル構成の場合は、内向きスパイラルパターンの第１の金属スパイラルと、外向きスパイラルパターンの第２の金属スパイラルにより、高インダクタンスおよび低直列抵抗を有し低い周波数域でも高いＱ値を有する一体化プレーナスパイラルインダクタを構成できる。【選択図】図３Ａ
2008511204.tif 000002
【特許請求の範囲】
【請求項１】
第１の送信周波数スペクトラムを有する入力ＲＦ信号を受信する同調回路であって、
前記入力ＲＦ信号を受けて帯域選択ずみの出力信号を生ずるように接続した帯域選択フィルタであって、複数の帯域フィルタ、すなわち一体化プレーナスパイラルインダクタとして形成されたインダクタと可変容量キャパシタとから成るＬＣ共振回路を各々が含む複数の帯域フィルタから成る帯域選択フィルタと、
前記帯域選択フィルタからの帯域選択ずみ出力に対応する入力信号を受けて所定の周波数の周波数変換ずみ出力信号を生ずるように接続した周波数変換回路と
を含む同調回路。
【請求項２】
前記同調回路を単一の集積回路として形成した請求項１記載の同調回路。
【請求項３】
前記帯域選択フィルタから前記帯域選択ずみの出力信号を受けて増幅ずみの出力信号を生ずるように接続した可変利得増幅器
をさらに含み、
前記周波数変換回路を、前記可変利得増幅器からの前記増幅ずみの出力信号を前記入力信号として受けるように接続した
請求項１記載の同調回路。
【請求項４】
前記周波数変換回路が、
前記帯域選択ずみの出力信号に対応する入力信号を受けるように接続され、前記入力信号について影像消去動作を行い、影像消去ずみの出力信号を生ずるノッチフィルタと、
前記影像消去ずみの出力信号を前記ノッチフィルタから受け、その影像消去ずみの出力信号について周波数変換を行い所定の周波数の周波数変換ずみ出力信号を生ずるミキサ回路であって、その周波数変換の制御のための位相同期ループに接続したミキサ回路と
を含む請求項１記載の同調回路。
【請求項５】
前記周波数変換回路が、
前記帯域選択ずみの出力信号に対応する前記入力信号を受けるように接続され、その入力信号について影像消去フィルタ処理および周波数変換を行って前記所定周波数の前記周波数変換ずみの出力信号を生ずる影像消去ミキサ
を含む請求項１記載の同調回路。
【請求項６】
前記周波数変換回路が、
前記帯域選択ずみの出力信号に対応する前記入力信号を受けるように接続され、影像消去フィルタ処理および周波数変換を行って出力信号を生ずる直角成分ミキサであって、前記周波数変換を制御するように位相同期ループに接続した直角成分ミキサと、
前記直角成分ミキサの前記出力信号を受けるように接続され、前記所定の周波数の前記周波数変換ずみの出力信号を生ずる多相フィルタと
を含む請求項５記載の同調回路。
【請求項７】
前記周波数変換回路が、
前記帯域選択ずみの出力信号に対応する前記入力信号を受けるように接続され、第１の出力信号を生ずる第１の多相フィルタと、
前記第１の出力信号を受けるように接続され、影像消去フィルタ処理および周波数変換を行って第２の出力信号を生ずる二重直角成分ミキサであって、前記周波数変換を制御する位相同期ループに接続した二重直角成分ミキサと、
前記第２の出力信号を受けるように接続され、前記所定の周波数の前記周波数変換ずみの出力信号を生ずる第２の多相フィルタと
を含む請求項５記載の同調回路。
【請求項８】
前記帯域選択フィルタが、
前記入力ＲＦ信号を受けるように接続した入力ノードおよび第１の出力信号を送出する出力ノードを有する第１の可変利得増幅器と、
前記第１の可変利得増幅器の前記出力ノードと第１のノード、すなわち前記帯域選択フィルタの前記帯域選択ずみの出力信号を送出する前記第１のノードとの間に互いに並列に接続した複数の帯域フィルタであって、前記第１の送信信号スペクトラムの周波数範囲全体を前記複数のフィルタで選択できるように前記第１の送信信号スペクトラムの互いに異なるスペクトラム部分をそれぞれ選択するように配置された複数の帯域フィルタ、すなわち各々が、
前記第１の可変利得増幅器と前記第２のノードとの間に接続した第１のスイッチと、
前記第２のノードと第１の電圧の供給源との間に互いに並列に接続した複数の切換可能型接続のキャパシタであって、キャパシタとスイッチとの直列回路を各々が含む複数の切換可能型接続のキャパシタと、
前記第２のノードと第２の電圧の供給源との間に接続され、前記複数の切換可能型接続のキャパシタの容量と協動してＬＣ共振回路を形成するインダクタンスを備える一体化プレーナスパイラルインダクタから成るインダクタと、
前記第２のノードに接続した入力ノードおよび前記第１のノードに接続した出力ノードを備え、前記帯域選択ずみの出力信号を送出する利得１のバッファ回路と
を含む複数の帯域フィルタと
を含む請求項１記載の同調回路。
【請求項９】
前記第１のスイッチおよび前記複数の切換可能型接続のキャパシタの各々におけるスイッチがＮＭＯＳトランジスタまたはＰＭＯＳトランジスタをそれぞれ含む請求項８記載の同調回路。
【請求項１０】
前記帯域フィルタの各々が、前記複数の切換可能型接続のキャパシタにそれぞれ伴う複数の抵抗器であって、前記スイッチと前記複数の切換可能型接続のキャパシタの一つとの間のノードに接続した第１の端子と第３の電圧の供給源に接続した第２の端子とを各々が有する複数の抵抗器をさらに含む請求項９記載の同調回路。
【請求項１１】
前記一体化プレーナスパイラルインダクタが、選択可能なインダクタンスを有する一体化プレーナスパイラルインダクタ、すなわち、スパイラルインダクタの第１の端に第１の端子を有するとともに第２の端子を有し、前記スパイラルインダクタの第２の端を含む互いに異なる部分にそれぞれ接続され前記インダクタのインダクタンス選択用のスイッチをそれぞれ通じて前記第２の端子にそれぞれ接続される複数のタップを含む一体化プレーナスパイラルインダクタを含む請求項１記載の同調回路。
【請求項１２】
前記一体化プレーナスパイラルインダクタが、第１の端子としての外側端と第２の端子を構成するように接続した内側端とを有する単一スパイラル金属スパイラルインダクタであって、半導体基板上のひと組の金属層で構成される単一スパイラル金属スパイラルインダクタを含む請求項１記載の同調回路。
【請求項１３】
前記一体化プレーナスパイラルインダクタが第１の端子および第２の端子を備える形で半導体基板の中に形成され、前記インダクタが、
前記インダクタの前記第１の端子を構成する外側端を有し金属層の第１の組に形成されて互いに並列に接続される第１の金属スパイラルであって、前記スパイラルの中心にある内側端に向かって内向きに渦巻きを形成して前記内側端に達する第１の金属スパイラルと、
前記金属層の第２の組に形成されて互いに並列に接続されるとともに前記第１の金属スパイラルを跨いで形成される第２の金属スパイラルであって、そのスパイラルの中心に内側端を有し前記第１の金属スパイラルの内側端に金属インタコネクト経由で接続され、前記インダクタの第２の端子を構成する外側端に向かって外向きに渦巻きを形成する第２の金属スパイラルと、
前記第１の金属スパイラルと前記第２の金属スパイラルとの間に形成され、前記金属インタコネクト以外の部分で前記第１の金属スパイラルを前記第２の金属スパイラルから分離する誘電体層と
を含む請求項１記載の同調回路。
【請求項１４】
前記第１の金属スパイラルおよび前記第２の金属スパイラルの各々が円形または八角形の形状を備える請求項１３記載の同調回路。
【請求項１５】
前記第１の金属スパイラルおよび前記第２の金属スパイラルの各々が正方形または長方形の形状を備える請求項１３記載の同調回路。
【請求項１６】
前記金属層の前記第１および第２の組の各々の厚さが少なくとも２μｍである請求項１３記載の同調回路。
【請求項１７】
前記複数スパイラル一体化プレーナインダクタの形成に用いる前記金属層の前記第１の組および前記金属層の前記第２の組の各々が少なくとも５μｍのライン幅を有する請求項１３記載の同調回路。
【請求項１８】
前記一体化プレーナスパイラルインダクタが第１の端子および第２の端子を有し半導体基板内に形成した複数スパイラル一体化プレーナインダクタを含み、前記インダクタが、
誘電体層によりそれぞれ分離された金属層のそれぞれの組に各々が形成された複数の金属スパイラルであって、複数個の奇数番目の金属スパイラルおよび偶数番目の金属スパイラルを含む複数の金属スパイラル
を含み、
前記複数の奇数番目の金属スパイラルの各々が、外側端と内側端と前記外側端から前記内側端に向けて内向きのスパイラルパターンを有する内向きスパイラルパターンとを有し、
前記複数の偶数番目の金属スパイラルの各々が、外側端と内側端と前記内側端から前記外側端に向けて外向きのスパイラルパターンを有する外向きスパイラルパターンとを有し、
前記複数の金属スパイラルが前記インダクタを形成するように互いに直列に接続した奇数番目の金属スパイラルおよび偶数番目の金属スパイラルを交互に含み、前記奇数番目の金属スパイラルの内側端を次の偶数番目の金属スパイラルの内側端に接続し、偶数番目の金属スパイラルの前記外側端を次の奇数番目の金属スパイラルの前記外側端に接続した
請求項１記載の同調回路。
【請求項１９】
前記複数の帯域フィルタのうちの第１の帯域フィルタの前記インダクタが複数タップ一体化プレーナスパイラルインダクタを含み、前記第１の帯域フィルタが、複数の利得１のバッファ、すなわち前記第２のノードに接続した入力ノードおよび前記第１のノードに接続した出力ノードを有する第１の利得１のバッファ、および複数タップ一体化プレーナスパイラルインダクタのタップにそれぞれ接続した入力ノードおよび前記第１のノードに接続した出力ノードを有する第２以下の残余の利得１のバッファをさらに含む請求項８記載の同調回路。
【請求項２０】
前記複数の帯域フィルタの中の前記利得１のバッファを複数のグループに分け、一つのグループの中の前記利得１のバッファの前記出力ノードを互いに接続して利得１のバッファの第２の組の中のそれぞれの利得１のバッファの入力ノードに接続し、前記利得１のバッファの前記第２の組の前記出力ノードを前記第１のノードに接続した請求項８記載の同調回路。
【請求項２１】
第１の送信周波数スペクトラムを有する入力ＲＦ信号に同調するテレビジョンチューナ用帯域フィルタバンクであって、
前記入力ＲＦ信号を受けるように接続した入力ノードと第１の出力信号を送出する出力ノードとを有する第１の可変利得増幅器と、
前記第１の可変利得増幅器の前記出力ノードと第１のノード、すなわち前記帯域フィルタバンクの帯域選択ずみ出力信号を送出する第１のノードとの間に互いに並列に接続され、前記第１の送信周波数スペクトラム全体の周波数範囲を複数の帯域フィルタで選択できるように前記第１の送信周波数スペクトラムの互いに異なる部分を選択する形で各々が配置されている前記複数の帯域フィルタ
とを含み、前記帯域フィルタの各々が、
前記第１の可変利得増幅器の出力ノードと第２のノードとの間に接続した第１のスイッチと、
前記第２のノードと第１の電圧の供給源との間に互いに並列に接続した複数の切換可能型接続のキャパシタであって、各々が前記第２のノードと前記第１の電圧の供給源との間に直列に接続したキャパシタとスイッチとで構成される複数の切換可能型接続のキャパシタと、
前記第２のノードと第２の電圧の供給源との間に接続した一体化プレーナスパイラルインダクタであって、前記複数の切換可能型接続のキャパシタの容量と協動してＬＣ共振器を構成する一体化プレーナスパイラルインダクタと、
前記第２のノードに接続した入力ノードと前記第１のノードに接続されて前記帯域選択ずみの出力信号を送出する出力ノードとを有する利得１のバッファと
を含む帯域フィルタバンク。
【請求項２２】
前記第１のスイッチおよび前記複数の切換可能型接続のキャパシタの各々におけるスイッチがＮＭＯＳトランジスタまたはＰＭＯＳトランジスタをそれぞれ含む請求項２１記載の帯域フィルタバンク。
【請求項２３】
前記帯域フィルタの各々が、前記複数の切換可能型接続のキャパシタにそれぞれ伴う複数の抵抗器であって、前記スイッチと前記複数の切換可能型接続のキャパシタの一つとの間のノードに接続した第１の端子と第３の電圧の供給源に接続した第２の端子とを各々が有する複数の抵抗器をさらに含む請求項２１記載の帯域フィルタバンク。
【請求項２４】
前記一体化プレーナスパイラルインダクタが、選択可能なインダクタンスを有する一体化プレーナスパイラルインダクタ、すなわち、スパイラルインダクタの第１の端に第１の端子を有するとともに第２の端子を有し、前記スパイラルインダクタの第２の端を含む互いに異なる部分にそれぞれ接続され前記インダクタのインダクタンス選択用のスイッチをそれぞれ通じて前記第２の端子にそれぞれ接続される複数のタップを含む一体化プレーナスパイラルインダクタを含む請求項２１記載の帯域フィルタバンク。
【請求項２５】
前記一体化プレーナスパイラルインダクタが、第１の端子としての外側端と第２の端子を構成するように接続した内側端とを有する単一スパイラル金属スパイラルインダクタであって、半導体基板上のひと組の金属層を用いて構成される単一スパイラル金属スパイラルインダクタを含む請求項２１記載の帯域フィルタバンク。
【請求項２６】
前記一体化プレーナスパイラルインダクタが第１の端子および第２の端子を備える形で半導体基板の中に形成された複数スパイラル一体化プレーナスパイラルインダクタを含み、前記インダクタが、
前記インダクタの前記第１の端子を構成する外側端を有し金属層の第１の組に形成した第１の金属スパイラルであって、前記スパイラルの中心にある内側端に向かって内向きに渦巻きを形成して前記内側端に達する第１の金属スパイラルと、
前記金属層の第２の組に形成されるとともに前記第１の金属スパイラルを跨いで形成される第２の金属スパイラルであって、そのスパイラルの中心に内側端を有し前記第１の金属スパイラルの内側端に金属インタコネクト経由で接続され、前記インダクタの第２の端子を構成する外側端に向かって外向きに渦巻きを形成する第２の金属スパイラルと、
前記第１の金属スパイラルと前記第２の金属スパイラルとの間に形成され、前記金属インタコネクト以外の部分で前記第１の金属スパイラルを前記第２の金属スパイラルから分離する誘電体層と
を含む請求項２１記載の帯域フィルタバンク。
【請求項２７】
前記第１の金属スパイラルおよび前記第２の金属スパイラルの各々が円形または八角形の形状を備える請求項２６記載の帯域フィルタバンク。
【請求項２８】
前記第１の金属スパイラルおよび前記第２の金属スパイラルの各々が正方形または長方形の形状を備える請求項２６記載の帯域フィルタバンク。
【請求項２９】
前記複数一体化層の形成に用いる前記金属層の前記第１の組および前記金属層の前記第２の組の各々が少なくとも３μｍの厚さを有する請求項２６記載の帯域フィルタバンク。
【請求項３０】
前記複数スパイラル一体化プレーナスパイラルインダクタの形成に用いる前記金属層の前記第１の組および前記金属層の前記第２の組の各々が少なくとも５μｍのライン幅を有する請求項２６記載の帯域フィルタバンク。
【請求項３１】
前記一体化プレーナスパイラルインダクタが第１の端子および第２の端子を有し半導体基板内に形成した複数スパイラル一体化プレーナスパイラルインダクタを含み、前記インダクタが、
誘電体層によりそれぞれ分離された金属層のそれぞれの組に各々が形成された複数の金属スパイラルであって、複数個の奇数番目の金属スパイラルおよび偶数番目の金属スパイラルを含む複数個の金属スパイラル
を含み、
前記複数の奇数番目の金属スパイラルの各々が、外側端と内側端と前記外側端から前記内側端への内向きスパイラルパターンとを有し、
前記複数の偶数番目の金属スパイラルの各々が、外側端と内側端と前記内側端から前記外側端への外向きスパイラルパターンとを有し、
前記複数の金属スパイラルが前記インダクタを形成するように互いに直列に接続した奇数番目の金属スパイラルおよび偶数番目の金属スパイラルを交互に含み、前記奇数番目の金属スパイラルの内側端を次の偶数番目の金属スパイラルの内側端に接続し、偶数番目の金属スパイラルの前記外側端を次の奇数番目の金属スパイラルの前記外側端に接続した
請求項２１記載の帯域フィルタバンク。
【請求項３２】
前記複数の帯域フィルタのうちの第１の帯域フィルタのインダクタが低い周波数域での動作に適したインダクタンスを有する請求項２１記載の帯域フィルタバンク。
【請求項３３】
前記低い周波数域が５００ＭＨｚ以下の周波数を含む請求項３２記載の帯域フィルタバンク。
【請求項３４】
前記複数の帯域フィルタのうちの第１の帯域フィルタの前記インダクタが複数タップ一体化プレーナスパイラルインダクタを含み、前記第１の帯域フィルタが、複数の利得１のバッファ、すなわち前記第２のノードに接続した入力ノードおよび前記第１のノードに接続した出力ノードを有する第１の利得１のバッファ、および複数タップ一体化プレーナスパイラルインダクタのタップにそれぞれ接続した入力ノードおよび前記第１のノードに接続した出力ノードを各々が有する第２以下の残余の利得１のバッファをさらに含む請求項２１記載の帯域フィルタバンク。
【請求項３５】
前記複数の帯域フィルタの中の前記利得１のバッファを複数のグループに分け、一つのグループの中の前記利得１のバッファの前記出力ノードを互いに接続して利得１のバッファの第２の組の中のそれぞれの利得１のバッファの入力ノードに接続し、前記利得１のバッファの前記第２の組の前記出力ノードを前記第１のノードに接続した請求項２１記載の帯域フィルタバンク。
【請求項３６】
入力ＲＦ信号をフィルタ処理する帯域フィルタであって、
前記入力ＲＦ信号を受けるように接続した入力ノードと第１の出力信号を送出する出力ノードとを有する第１の可変利得増幅器と、
前記第１の可変利得増幅器の前記出力ノードと第１のノードと前記フィルタ処理ずみの出力信号を送出する第１のノードとの間に接続した帯域フィルタ
とを含み、前記帯域フィルタが、
前記第１の可変利得増幅器の前記出力ノードと第２のノードとの間に接続した第１のスイッチと、
前記第２のノードと第１の電圧の供給源との間に互いに並列に接続した複数の切換可能型接続のキャパシタであって、各々が前記第２のノードと前記第１の電圧の供給源との間に直列に接続したキャパシタとスイッチとで構成される複数の切換可能型接続のキャパシタと、
前記第２のノードと第２の電圧の供給源との間に接続した一体化プレーナスパイラルインダクタであって、前記複数の切換可能型接続のキャパシタの容量と協動してＬＣ共振器を構成する一体化プレーナスパイラルインダクタと、
前記第２のノードに接続した入力ノードと前記第１のノードに接続した出力ノードとを有し前記フィルタ処理ずみの出力信号を送出する利得１のバッファと
を含む帯域フィルタ。
【請求項３７】
前記第１のスイッチおよび前記複数の切換可能型接続のキャパシタの各々におけるスイッチがＮＭＯＳトランジスタまたはＰＭＯＳトランジスタをそれぞれ含む請求項３６記載の帯域フィルタ。
【請求項３８】
前記複数の切換可能型接続のキャパシタにそれぞれ伴う複数の抵抗器であって、前記スイッチと前記複数の切換可能型接続のキャパシタとの間のノードに接続した第１の端子と第３の電圧の供給源に接続した第２の端子とを各々が有する複数の抵抗器をさらに含む請求項３６記載の帯域フィルタ。
【請求項３９】
前記一体化プレーナスパイラルインダクタが、選択可能なインダクタンスを有する一体化プレーナスパイラルインダクタ、すなわち、スパイラルインダクタの第１の端に第１の端子を有するとともに第２の端子を有し、前記スパイラルインダクタの第２の端を含む互いに異なる部分にそれぞれ接続され前記インダクタのインダクタンス選択用のスイッチをそれぞれ通じて前記第２の端子にそれぞれ接続される複数のタップを含む請求項３６記載の帯域フィルタ。
【請求項４０】
前記一体化プレーナスパイラルインダクタが、第１の端子としての外側端と第２の端子を構成するように接続した内側端とを有する単一層金属スパイラル、すなわち、半導体基板上にひと組の金属層を用いて構成される単一層金属スパイラルを含む請求項３６記載の帯域フィルタ。
【請求項４１】
前記一体化プレーナスパイラルインダクタが第１の端子および第２の端子を有し半導体基板内に形成した複数スパイラル一体化プレーナスパイラルインダクタを含み、前記インダクタが、
誘電体層によりそれぞれ分離された金属層のそれぞれの組に各々が形成された複数の金属スパイラルであって、複数個の奇数番目の金属スパイラルおよび偶数番目の金属スパイラルを含む複数個の金属スパイラル
を含み、
前記複数の奇数番目の金属スパイラルの各々が、外側端と内側端と前記外側端から前記内側端への内向きスパイラルパターンとを有し、
前記複数の偶数番目の金属スパイラルの各々が、外側端と内側端と前記内側端から前記外側端への外向きスパイラルパターンとを有し、
前記複数の金属スパイラルが前記インダクタを形成するように互いに直列に接続した奇数番目の金属スパイラルおよび偶数番目の金属スパイラルを交互に含み、前記奇数番目の金属スパイラルの内側端を次の偶数番目の金属スパイラルの内側端に接続し、偶数番目の金属スパイラルの前記外側端を次の奇数番目の金属スパイラルの前記外側端に接続した
請求項３６記載の帯域フィルタ。
【請求項４２】
前記帯域フィルタの前記インダクタが複数タップ一体化プレーナスパイラルインダクタを含み、前記第１の帯域フィルタが、複数の利得１のバッファ、すなわち前記第２のノードに接続した入力ノードおよび前記第１のノードに接続した出力ノードを有する第１の利得１のバッファ、および複数タップ一体化プレーナスパイラルインダクタのタップにそれぞれ接続した入力ノードおよび前記第１のノードに接続した出力ノードを各々が有する第２以下の残余の利得１のバッファをさらに含む請求項３６記載の帯域フィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はテレビジョン信号受信機に関し、より詳しくいうと、この発明は集積化した帯域選択フィルタ付きのテレビジョン信号受信機に関する。
【背景技術】
【０００２】
テレビジョン受像機（ＴＶ）やビデオレコーダは、地上波放送テレビジョン信号、ケーブルテレビジョン信号または衛星放送テレビジョン信号を受信し、表示または録画に適合したテレビジョン信号の形に信号処理するテレビジョン信号受信機（またはテレビジョン受信機）を備える。テレビジョン信号は多様な標準方式に準拠してアナログフォーマットまたはディジタルフォーマットで送信される。
【０００３】
テレビジョン受信機の動作には二つの主要部分がある。まず、テレビジョン受信機は無線周波数（ＲＦ）の入来テレビジョン信号を受信してその入来ＲＦ信号を中間周波数（ＩＦ）信号に変換する。次に、受信機はそのＩＦ信号をビデオベースバンド信号およびオーディオベースバンド信号に変換する。これらのベースバンド信号を適切なビデオデコーダおよびオーディオデコーダに加えて表示用ビデオ信号（例えばＲＧＢ）および音声信号を生ずる。そのために、テレビジョン受信機は、通常、ＩＦ信号発生のための周波数変換動作を行うチューナモジュールを備える。また、テレビジョン受像機は、そのＩＦ信号をビデオベースバンド信号およびオーディオベースバンド信号に変換するチャネルフィルタおよび復調器を備える。
【０００４】
テレビジョン受信機の中のチューナモジュールはＲＦコネクタからの入力ＲＦ信号を受けてそのＲＦ信号を一段または二段周波数変換によりＩＦ信号に変換する。この周波数変換は、通常は、一段または二段スーパーへテロダイン周波数変換で行う。図１はテレビジョン受信機用の慣用のチューナモジュールの概略的ブロック図である。図１を参照すると、このチューナモジュール１０は送信信号スペクトラム全体から別々の周波数帯域を選択する帯域選択フィルタ１４を備える。帯域選択フィルタ１４は、通常は、予め割り当てられた複数の周波数帯域にそれぞれ同調した帯域フィルタ（１４ａ、１４ｂおよび１４ｃ）のバンクを用いて構成する。それら帯域フィルタ（１４ａ、１４ｂおよび１４ｃ）を対応の可変利得増幅器２４にそれぞれ接続し、対応のノッチフィルタ２６にそれぞれ接続して複数の信号経路を形成する。
【０００５】
ここに図解した事例では、送信信号スペクトラムを三つの周波数帯域、すなわち、４００−７００ＭＨｚのＵＨＦ帯などの高い周波数帯域、２００−４００ＭＨｚのＶＨＦ帯などの中程度の周波数帯域、および５０−２００ＭＨｚ程度の低い周波数帯域に分けている。これら三つの帯域フィルタを用い、それぞれの周波数帯域のノッチフィルタを含む三つの信号経路をチューナモジュール１０の中に形成する。これら三つの信号経路からの選択ずみ・フィルタ処理ずみのＲＦ信号を集積回路１６，すなわちミキサ回路、発振器および位相同期ループ（ＰＬＬ）回路を含む集積回路１６に加える。ミキサ回路は、通常は、上記三つの信号経路でそれぞれ発生した選択ずみ・フィルタ処理ずみＲＦ信号の各々に対して設けてある。集積回路１６は上記帯域選択ずみの信号をＩＦ信号の形に信号処理する。
【０００６】
慣用のチューナモジュールでは、特定の周波数帯域のＲＦ信号の信号処理のために個別の帯域フィルタおよび個別のノッチフィルタを配置しているので、ＲＦ信号送信スペクトラム全体の信号処理には、複数の帯域フィルタおよび複数のノッチフィルタを用いる必要がある。図２は、図１のチューナモジュールの中の帯域選択フィルタを構成するのに使うことができる慣用の帯域フィルタ１４の回路図である。上記周波数帯の各々に個別の帯域フィルタを必要とする理由は、その帯域フィルタの形成のための部品（ＬＣタンク回路やバラクタダイオードなど）の回路定数が高い周波数領域と低い周波数領域とで大きく異なるからである。したがって、複数の個別の可変周波数ＬＣタンク回路が全周波数帯域での同調の達成のために必要になる。ノッチフィルタについても同様であり、したがって、互いに異なる周波数帯域について複数の個別のノッチフィルタを備える。
【０００７】
慣用のＴＶ受信機では、周波数帯域選択用の帯域フィルタは通常は個別部品を用いて構成し、チューナモジュールの他の回路とは一体化しない。帯域フィルタ一体化に対する主な障害は、一体化すべきインダクタのＱの値が大きくないことである。一体化したインダクタの大部分は低いＱ値を有し、低周波数域では極端に低い。したがって、現在市販されている一体型インダクタの多くは、同調用には不適である。すなわち、それら一体型インダクタの動作周波数帯域はごく限られ、同調達成に広い動作帯域を要するからである。例えば、８００ＭＨｚでＱ値を高くすることは比較的容易であるが、慣用の一体型インダクタ構成により２００ＭＨｚで受容可能なＱ値を達成することは極めて難しい。同調用に適した一体型インダクタにするには、実現不可能なほどにその一体型インダクタを大きくしなければならない。
【０００８】
ＴＶ受信機のチューナモジュールの完全一体化に対するもう一つの障害は、影像消去用のノッチフィルタである。帯域フィルタ回路の一体化を困難にする上述の理由と同様の理由で、集積回路の中にノッチフィルタを形成することは困難である。すなわち、一体化すべきインダクタのＱ値を高くすることができないからである。ノッチフィルタの帯域消去特性を、影像消去のための５０ｄＢ程度まで十分に深い消去特性にするには、Ｑ値が２０よりもずっと大きい高品質ＬＣタンク回路を必要とする。したがって、ノッチフィルタを集積回路にとり込むことは実際的でないことが多い。
【０００９】
ＴＶ受信システムによっては、送信周波数スペクトラム全体を一つの集積回路に導いて帯域選択フィルタによることなく信号処理を行うものもある。この手法では前置増幅器およびミキサを含むフロントエンド全体が上記スペクトラム全体の全電力を処理できる必要があり、したがって十分な直線性の確保のためには所要消費電力が大きくなるので好ましくない。
【００１０】
【特許文献１】ＵＳＰ  ６  ５３５  ７２２
【特許文献２】ＵＳＰ  ６  ７１４  ７７６
【特許文献３】ＥＰ  １  ４１６  ６４２
【特許文献４】ＵＳＰ  ６  ２３６  ８４７
【特許文献５】ＥＰ  １  ２９６  ４５６
【特許文献６】ＦＲ  ２  ６１２  ０１７
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明の目的は、チューナモジュールをとり込んだ完全一体化型半導体集積回路を含むテレビジョン信号受信機を提供することである。
【課題を解決するための手段】
【００１２】
この発明の一つの実施例によると、第１の送信周波数スペクトラムを有する入力ＲＦ信号を受信するチューナ回路は、その入力ＲＦ信号を受けて帯域選択ずみの出力信号を生ずる帯域フィルタバンクを有する帯域選択フィルタを備える。これら帯域フィルタの各々は、ＬＣ共振回路を構成する可変容量キャパシタおよびインダクタ、すなわち一体化したプレーナスパイラルインダクタから成るインダクタを含む。また、上記チューナ回路は、上記帯域選択ずみ出力信号に対応する入力信号を受けて所定周波数の周波変換出力を生ずるように接続した周波数変換回路をさらに含む。一つの実施例では、このチューナ回路を単一の半導体集積回路として形成する。
【００１３】
上記一体化プレーナスパイラルインダクタは単一のスパイラルまたは複数の互いに重ね合わせたスパイラルを用いて形成することができる。重ね合わせ型の構成では、内向きスパイラルパターンの第１の金属スパイラルと、外向きスパイラルパターンの第２の金属スパイラルとを用いて、高インピーダンスおよび低直列抵抗並びに低周波数における高いＱ値を有するインダクタを形成する。
【００１４】
この発明の一つの実施例によると、複数スパイラルの一体型プレーナインダクタは第１の端子および第２の端子を備え、半導体基板の中に形成する。このインダクタは、金属層の第１の組に形成した第１の金属スパイラルと、前記第１の組とは分離した金属層の第２の組に形成した第２の金属スパイラルとによって構成する。上記第１の金属スパイラルは内向きのスパイラルパターンを備え、第２の金属パターンは外向きスパイラルパターンを備え、これら二つの金属スパイラルをそれらスパイラルの中心で金属相互接続手段により互いに接続する。インダクタの上記第１および第２の端子は金属スパイラルの周辺沿いに形成する。
【００１５】
この発明のもう一つの側面によると、第１の送信周波数スペクトラムを有する入力ＲＦ信号に同調するチューナのための帯域フィルタバンクは、上記入力ＲＦ信号を受けるように接続した入力ノードと第１の出力信号取り出し用の出力ノードとを備える第１の可変利得増幅器と、上記第１の可変利得増幅器の上記出力ノードおよび第１のノードすなわち帯域フィルタバンクの帯域選択ずみ出力信号取り出し用の第１のノードの間に互いに並列に接続した複数の帯域フィルタとを含む。上記第１の可変利得増幅器の出力信号はひと組のイネーブルスイッチ経由で帯域フィルタの一つに選択的に加えられる。各帯域フィルタは、上記第１の送信周波数スペクトラム互いに異なる部分を選択するように配置され、複数の帯域フィルタでその第１の送信周波数スペクトラム全体の周波数範囲を選択できるようにしてある。一つの実施例では、各帯域フィルタは、上記第１の可変増幅器の出力ノードと第２のノードとの間に接続した第１のスイッチと、その第２のノードと第１の電圧源との間に互いに並列に接続され各々がキャパシタおよびスイッチの直列回路から成る複数の選択的接続可能な並列接続キャパシタと、上記第２のノードと第２の電圧源との間に接続され一体化プレーナスパイラルインダクタから成るインダクタとを含む。上記インダクタのインダクタンスと、上記複数の選択的接続可能なキャパシタのもたらす静電容量とによりＬＣ共振回路を構成する。帯域フィルタの各々は、上記第２のノードに接続した入力ノードと、上記帯域選択ずみの出力信号取り出し用の上記第１のノードに接続した出力ノードとを有する利得１のバッファをさらに含む。一つの実施例では、利得１のバッファは三状態バッファ、すなわちフィルタバンクの中の帯域フィルタ一つだけが上記第１のノードに帯域選択ずみの出力信号を供給するようにオフ状態に切換え可能な三状態バッファで構成する。
【００１６】
代わりの実施例では、上記第１のスイッチと、上記複数の選択的接続可能なキャパシタの各々のスイッチとをＮＭＯＳトランジスタまたはＰＭＯＳトランジスタで構成する。
【発明の効果】
【００１７】
この発明によると、比較的低い周波数領域でも低下しないＱ値を備え、小型で十分なインダクタンス値を備えるインダクタを含む帯域フィルタの採用により、チューナモジュールを半導体集積回路化し小型化したテレビジョン信号受信機が得られる。
【発明を実施するための最良の形態】
【００１８】
この発明の原理によると、テレビジョン受信機は、一体化した帯域選択フィルタを組み入れたチューナ回路を含む。一つの実施例では、上記一体化した帯域選択フィルタを、単一スパイラルまたは複数スパイラル一体化プレーナインダクタから成る一体化したインダクタを組み入れた一体化帯域フィルタのバンクを用いて具体化する。この一体化プレーナスパイラルインダクタ構成を用いることにより、インダクタンスが十分に大きく（例えば１００ｎＨ以上の）直列抵抗の小さい一体化インダクタを実用的寸法を保つ形で形成できる。その結果、低い周波数領域でも高いＱ値を備える一体化インダクタを慣用の製造プロセスと共通の工程により形成できる。この発明の一体化帯域選択を用いることにより、上記帯域選択フィルタを含むチューナ回路を単一の集積回路上に全部一体化した集積回路化ＴＶ受信機を実現できる。また、この一体化チューナ回路をＴＶ受信機の他の回路と組み合わせて単一チップＴＶ受信システムを構成できる。
【００１９】
この発明の一つの側面によると、一体化プレーナスパイラルインダクタを用いて帯域フィルタのバンクを形成し、その帯域フィルタのバンクを集積回路と一体化することができる。すなわち、この一体化帯域フィルタのバンクを帯域選択フィルタとして用いることによって、集積化チューナ回路（「チューナＩＣ」）を形成することができる。図３Ａ乃至図３Ｃはこの発明による一体化帯域選択フィルタを用いて構成できるＴＶ受信機用一体化チューナ回路の互いに別々の実施例を示す。これら図３Ａ乃至図３Ｃにおいては、説明の便宜のために同一の構成要素は同一の参照数字で示してある。
【００２０】
チューナＩＣ（１００Ａ、１００Ｂ、１００Ｃ）は入来ＲＦ信号を受けるようにＲＦコネクタ１０２に接続され、端子１２０にＩＦ信号出力を生ずる。このチューナＩＣは、一体化帯域フィルタ（ＢＰＦ）のバンクを用いて形成した一体化帯域選択フィルタ１０４を含む。上記一体化ＢＰＦのバンクは送信周波数全範囲を受けて、特定の周波数帯域の中の入来ＲＦ信号に同調するように動作し、帯域選択ずみのＲＦ信号を可変利得増幅器１０６に加える。これら可変利得増幅器１０６は帯域選択フィルタ内のＬＣタンク回路における信号損失を補償する。次に、これら増幅回路の出力信号を影像消去および周波数変換のためにチューナＩＣ内の回路に加えてＩＦ信号を生ずる。チューナＩＣの形成に一体化帯域選択フィルタを用いた場合は、帯域選択ずみの信号の信号処理に単一の信号経路を用いることができ、複数の信号経路は不要になる。すなわち、上記ＢＰＦバンクからの複数の出力信号は単一の可変利得増幅器１０６に加える。単一の影像消去・周波数変換回路があればよいことになる。したがって、チューナ回路は著しく単純化できる。
【００２１】
図３Ａ乃至図３Ｃに示すとおり、チューナ回路の一体化はいくつかのやり方で達成できる。図３Ａを参照すると、影像消去のためにノッチフィルタ１０８を備える。周波数変換して最終ＩＦ信号を生ずるようにミキサ１０９および位相同期回路１１０を備える。上述のとおり、十分な影像消去特性を備えるノッチフィルタはＱ値の大きい一体化インダクタを要する。ＩＦ周波数が低い場合は、十分に大きい一体化インダクタの形成は困難であろう。しかし、ＩＦ周波数が高い場合は、ノッチフィルタの具体化は容易である。
【００２２】
図３ＢはチューナＩＣの代替的実施例を示す。図３Ｂでは、影像消去は影像消去ミキサを用いて具体化できる。この図の例では、影像消去は、直角成分ミキサとその次段の多相フィルタ１１４とによって行う。所望のＩＦ周波数を生ずるようにミキサ１１２に位相同期ループ１１０を接続する。影像消去ミキサを用いた場合はノッチフィルタは不要になり、一体化チューナＩＣをより実現しやすくなる。チューナＩＣ１００Ｂの影像消去特性は通常３０ｄＢ以上とすることができる。しかし、この特性値は微調整および較正によりさらに高い値にすることができる。
【００２３】
次に、図３Ｃは微調整および較正なしに５０ｄＢ以上の影像消去を達成できるチューナＩＣの他の例を示す。図３Ｃを参照すると、チューナＩＣ１００Ｃは、二重直角ミキサ１１８と、このミキサ１１８の前段および後段にそれぞれ配置した二つの多相フィルタ１１６および１１９とを備える。所望のＩＦ周波数を生ずるように、ミキサ１１８には位相同期ループ１１０を接続する。
【００２４】
上述の図３Ａ乃至３ＣはＴＶ受信機用の一体化チューナ回路の例を図解したものである。これらの図に示したチューナＩＣの構成は例示のためのものであって、当業者に明らかなとおり、これら回路構成には発明の範囲を逸脱することなく多様な変形が可能である。例えば、これらの図３Ａ乃至図３Ｃに示したチューナＩＣ１００Ａ、１００Ｂおよび１００Ｃの各々は帯域フィルタバンク１０４の出力に接続した可変利得増幅器１０６を備えているが、この増幅器１０６の使用はオプションであって図３Ａ乃至図３ＣのチューナＩＣから除去することもできる。すなわち、帯域フィルタバンクの出力をノッチフィルタ１０８，ミキサ１１２，または多層フィルタなど後段の回路素子に直接に供給することもできる。また、増幅器１０６は、当業者に明らかなとおり、所要の信号増幅用およびバッファ用としてこのチューナ回路の上記以外の回路部分に設けることもできる。
【００２５】
図３Ａ乃至図３ＣのチューナＩＣの著しい特徴は周波数帯域選択に一体化帯域選択フィルタ１０４を用いていることである。この発明の実施例によると、この帯域選択フィルタ１０４は、送信周波数スペクトラム全体の中の一部帯域に同調をとるためのＬＣタンク回路を形成する一体化インダクタを各々が含む複数の一体化帯域フィルタ（ＢＰＦ）のバンクを用いて形成する。図４はこの発明の一つの実施例による一体化帯域フィルタのバンクの回路図を示す。この一体化帯域フィルタのバンクは図３Ａ乃至図３Ｃの一体化帯域選択フィルタの形成に用いることができる。
【００２６】
図４を参照すると、帯域フィルタバンク２００は、入来ＲＦ信号を受けるためのＲＦ入力コネクタに接続した可変利得増幅器２０２を含む。また、この帯域フィルタバンク２００は可変利得増幅器２０２の出力端子と出力ノード２１０との間に互いに並列に接続した複数の帯域フィルタＢＰＦ−Ａ乃至ＢＰＦ−Ｚを含む。帯域フィルタバンク２００の出力ノード２１０には帯域選択ずみの信号が供給され、この信号はチューナＩＣの可変利得増幅器（チューナＩＣ１００Ａ、１００Ｂおよび１００Ｃの可変利得増幅器１０６など）に加えられる。動作の際には、この可変利得増幅器は入来ＲＦ信号を受けて、上記帯域フィルタにそれぞれ接続されたイネーブルスイッチＳＡ乃至ＳＺ経由で帯域フィルタＢＰＦ−Ａ乃至ＢＰＦ−Ｚの一つに選択的に出力電流を供給する。
【００２７】
帯域フィルタＢＰＦ−Ａ乃至ＢＰＦ−Ｚは、構成部品の回路定数（容量およびインダクタンス）が各フィルタの選択対象周波数に適合させてある以外は、互いに同じように構成してある。概括的にいうと、帯域フィルタバンク２００は、特定周波数範囲の選択のためのインダクタンスを各々が有する一体化した複数のインダクタのバンクを含む。その一体化したインダクタのバンクを対応のコンデンサバンクに接続してＬＣ共振回路を構成し、帯域通過フィルタ機能を実現する。
【００２８】
帯域フィルタＢＰＦ−Ａを参照してこの一体化帯域フィルタの構成を述べる。帯域フィルタＢＰＦ−Ａでは可変利得増幅器２０２の出力ノードとノード２０６Ａとの間にイネーブルスイッチＳＡを接続してある。このイネーブルスイッチＳＡは、フィルタＢＰＦ−Ａへの制御信号の印加によりオン状態にする。フィルタＢＰＦ−Ａは、ノード２０６Ａと第１の電圧Ｖ１供給源との間に対応のスイッチＳ１Ａ乃至ＳｎＡをそれぞれ経由して互いに並列に切換可能な形で接続したキャパシタＣ１Ａ乃至ＣｎＡのバンクを含む。制御信号をスイッチＳ１Ａ乃至ＳｎＡに印加し、ノード２０６Ａで見た容量を被選択キャパシタで定めるようにする。スイッチＳ１Ａ乃至ＳｎＡが開いている場合は、そのスイッチ対応のキャパシタは電圧Ｖ１供給源に接続されず、ノード２０６Ａで見た容量に何ら寄与しない。
【００２９】
次に、フィルタＢＰＦ−Ａはノード２０６Ａと電圧Ｖ２供給源との間に挿入した一体化インダクタＬ１Ａを含む。インダクタＬ１Ａのインダクタンスと被選択キャパシタＣ１Ａ乃至ＣｎＡで定まる総容量とにより、入来ＲＦ信号から所望の周波数帯域を選択するＬＣ共振回路を形成する。利得１のバッファ２０４Ａ（フォロワとも呼ぶ）の入力端子は帯域フィルタバンク２００の出力ノード２１０に接続してある。利得１のバッファ２０４Ａは、ＬＣタンク回路の各々を出力ノード２１０から分離して、次段の回路（可変利得増幅器１０６など）の入力ノードに上記帯域フィルタのＬＣタンク回路の可変インピーダンスの影響が及ばないようにする。
【００３０】
帯域フィルタＢＰＦ−Ｂ乃至ＢＰＦ−ＺもフィルタＢＰＦ−Ａについて上に述べたと同様に構成する。この発明の一体化インダクタ組み込み帯域フィルタはバラクタダイオードの利用の有無の点で従来の帯域フィルタよりも有利である。すなわち、帯域フィルタの各々が、切換可能な形で接続したキャパシタのバンクと特定の周波数帯域の選択のための互いに異なるインダクタンス値を有する一体化インダクタとを含む。与えられた周波数帯の選択機能を具体化するために任意の数の帯域フィルタを用いることができる。例えば、ケーブルテレビジョン信号の送信周波数スペクトラム全体にわたって連続したフィルタリング機能をもたらす十分な数の帯域フィルタでこの帯域フィルタバンクを構成することができる。
【００３１】
この実施例では、帯域フィルタの各々の中の利得１のバッファは選択可能なバッファ（または三状態バッファ）で構成し、制御信号の印加によりオフに切換え可能にして、利得１のバッファ２０４Ａ乃至２０４Ｚのうちの一つだけが各時点で活性化されるようにしてある。より詳細に述べると、この利得１のバッファの制御に用いる制御信号は各帯域フィルタのイネーブルスイッチ制御用の制御信号と同じ信号である。したがって、各時点で一つの帯域フィルタ部の活性化のためにイネーブルスイッチ一つだけを活性化し、その被選択帯域フィルタに伴う利得１のバッファだけを活性化して出力信号を通過させるようにする。したがって、利得１のバッファ２０４Ａ乃至２０４Ｚは帯域フィルタの各々を次段回路（可変利得増幅器１０６など）から減結合し、ＬＣタンク回路からの信号を次段回路の単一入力端子に多重化するように作用する。利得１のバッファ２０４Ａ乃至２０４Ｚの利用はオプションであり、帯域フィルタバンク２００の接続先の次段回路が複数の選択可能な入力端子を有する場合は不要である。その場合は、上記複数の選択可能な入力端子が減結合および多重化機能をもたらし、帯域フィルタバンク２００の中の帯域フィルタＢＰＦ−Ａ乃至ＢＰＦ−Ｚの各々に利得１のバッファを設ける必要はなくなる。
【００３２】
帯域フィルタバンク２００における電圧Ｖ１およびＶ２は任意の直流電圧とすることができる。また、イネーブルスイッチ（ＳＡ、ＳＢ、・・・、ＳＺ）およびキャパシタスイッチ（Ｓ１Ａ−ＳｎＡ、Ｓ１Ｂ−ＳｎＢ、・・・）は、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、伝達ゲートなど任意のスイッチ回路で実現できる。図５はこの発明の代替的実施例による帯域フィルタバンク３００の回路図である。図５は図４の帯域フィルタバンクを、スイッチとしてＮＭＯＳトランジスタを用いて構成した例を示す。図５に示した実施例では、電圧Ｖ１は接地電圧であり、電圧Ｖ２は上記回路に適切なバイアスを与える正極性の電源電圧である。
【００３３】
各帯域フィルタの中のキャパシタ切換用スイッチ（Ｓ１Ａ−Ｓｎ１，Ｓ１Ｂ−ＳｎＢ，・・・）としてＭＯＳトランジスタを用いた場合は、フィルタ回路の性能を、各ＭＯＳトランジスタのドレーンを図８に示すとおり抵抗器経由で電圧Ｖ３に接続することによって、高めることができる。図８を参照すると、抵抗器Ｒ１ＡをＮＭＯＳトランジスタＳ１Ａのドレーン端子に接続するとともにそのドレーン端子をキャパシタＣ１Ａにも接続してある。抵抗器Ｒ１Ａのもう一つの端子は電圧Ｖ３供給源に接続してある。図８に切換可能な形で接続したキャパシタ回路の一つの具体化の例を示したものであり、この発明の帯域フィルタバンクにおいて切換可能な形で接続したキャパシタ回路の各々に、図８は示したとおり一方の端子を電圧Ｖ３供給源に接続した抵抗器を併せ備え得ることは理解されよう。
【００３４】
上記抵抗器の抵抗値は、ＬＣタンク回路のＱ値を大幅に低下させることがないように、十分に大きくしなければならない。通常は１００ｋオーム以上の抵抗器を用いることができる。この抵抗器は、ＭＯＳトランジスタがオフ状態にあるとき、このＭＯＳトランジスタのドレーンジャンクション容量を最小にするように選んだ電圧Ｖ３に、このトランジスタのドレーン端子をバイアスする。この作用を実現するためには、ＮＭＯＳトランジスタでキャパシタスイッチを構成した場合は電圧Ｖ３をトランジスタのバルク電圧に対してできるだけ高くしなければならない。それらスイッチをＰＭＯＳで構成した場合はトランジスタのバルク電圧に対してできるだけ小さく選ぶ必要がある。このバイアス手法により、タンク容量の最小値を下げ、それによってタンク回路による同調周波範囲をより高い周波数のほうに広げる。また、ＭＯＳトランジスタのジャンクション容量は非直線を帯び、同調をとった信号に歪を生じさせ得るが、各ＭＯＳトランジスタのドレーンジャンクション容量値を低減し、ドレーンに逆バイアス電圧最大値で逆バイアスをかけることにより、上記歪を抑えることができる。
【００３５】
帯域フィルタバンク２００においては、ＬＣタンク回路のインピーダンスはＬＣタンク回路の並列キャパシタンスに大きく左右され、したがって共振周波数に大きく左右される。また、フロントエンド回路の利得は同調周波数とともに変動し、ＬＣタンク回路同調範囲の高い周波数域で高くなる。同調周波数の変動に伴う利得変動は、インダクタの直列抵抗が周波数に対して比較的一定になる低い周波数域タンク回路でとくに著しい。高い周波数域のタンク回路では、高い周波数域で直列抵抗を高める表皮効果のために、利得変動は通常より小さい。低周波数域タンク回路のインダクタに一つまたはいくつかの中間タップを図９に示すとおり追加することによって、上記利得変動を補正し安定化することができる。インダクタの各タップをそのタップ対応の利得１バッファまたは可変利得増幅器に接続するのである。インダクタの所要のタップは所望の利得に対応させて選択できる。
【００３６】
図９の帯域フィルタバンクでは、非常に多数の利得１バッファを出力ノード９１０に接続する結果になり得る。用途によっては、この出力ノードにおける容量性負荷が大きすぎることもあり得る。その場合は、図１０に示すような縦続接続した選択可能な利得１バッファを用いることができる。図１０の回路では利得１バッファの第１段１０１０を設け、その第１段の利得１バッファの各々を対応の帯域フィルタ回路に接続する。利得１バッファの第１段１０１０を複数のグループ（１０１０ａ、１０１０ｂおよび１０１０ｃ）に分け、第２段１０２０の利得１バッファ（１０２０ａ、１０２０ｂまたは１０２０ｃ）にそれぞれ接続する。このようにして、帯域フィルタバンクの出力ノードに接続した利得１バッファの総数を減らす。
【００３７】
この発明の一つの実施例によると、一体化インダクタＬ１Ａ乃至Ｌ１Ｚのバンクは一体化したプレーナスパイラルインダクタを用いて構成する。一体化インダクタは周知であるが、それら一体化インダクタを同調回路に応用することには制約があった。すなわち、従来の一体型インダクタは狭帯域信号の用途だけに適していたからである。同調回路への応用は、広い信号帯域幅にわたって動作できるインダクタを必要とするからである。また、従来の一体化インダクタのＱ値はごく低いことが多く、とくに低い周波数域でＱ値がごく小さくなることが多かった。
【００３８】
この発明の一つの実施例によると、低い周波数でもＱ値が大きくインダクタンス値も大きく直列抵抗値が小さくなるように、一体化プレーナスパイラルインダクタを形成する。この発明の一体化プレーナスパイラルインダクタは、インダクタンス値が大きい場合（例えば１００ｎＨ以上）でも、実用的な寸法で具体化できる。また、この発明の一体化プレーナスパイラルインダクタは、単一スパイラルインダクタ構成でも複数スパイラルインダクタ構成でも形成できる。図６はこの発明の一つの実施例による単一スパイラル一体化プレーナインダクタの上面図であり、図７はこの発明の一つの実施例による複数スパイラル一体化プレーナインダクタの上面図である。
【００３９】
図６を参照すると、単一スパイラル一体化プレーナインダクタ６００は、二つの端子６０２および６０４をそれぞれ形成する二つの端部を有する金属スパイラル６０６を構成する金属層の第１の組を用いて形成する。インダクタ６００外側端部６０２は入力端子と表示してある。この実施例では、金属スパイラル６０６の内側端部は、別個の金属層に設けた金属ライン経由で入力端子６０２の近傍の出力端子６０４に接続してある。上記内側端部を出力端子６０４に接続する金属ラインはもちろん金属スパイラル６０６から電気的に分離されており、この金属スパイラルと上記金属ラインとの間の接続には任意の慣用のバイアホール構造を用いることができる。
【００４０】
インダクタ６００の巻数によってそのインダクタのインダクタンス値が定まる。巻数が多いほどインダクタンス値は大きくなるが、インダクタ６００の形成のための所要プレーナ面積も大きくなる。大きいインダクタンス値を得るのに単一スパイラルプレーナインダクタを用いることは望ましくない場合がある。大きいプレーナインダクタ構造には大きい基板寄生容量がつきものであるからである。この発明のもう一つの側面によると、インダクタンスの大きいインダクタを小さい面積に形成し、それによって寄生容量を減らしＱ値を大きくするように、複数スパイラル一体化プレーナインダクタを形成する。
【００４１】
図７を参照すると、誘電体層（図示してない）で互いに分離された二組の金属層を用いて複数スパイラル一体化プレーナインダクタ７００を形成する。金属層の第１の組は第１の金属スパイラル７０６の形成に用い、金属層の第２の組は第２の金属スパイラル７０８の形成に用いる。第２の金属スパイラル７０８は第１の金属スパイラル７０６の上にそのスパイラル７０６を覆って形成する。第２の金属スパイラル７０８は誘電体層によって第１の金属スパイラル７０６から分離する。一体化インダクタ７００の二つの端子を入力ノード７０２および出力ノード７０４として図示してある。金属スパイラル７０６と金属スパイラル７０８とは直列接続されており、インダクタ７００のインダクタンス値はこれらスパイラル７０６および７０８の合計巻数で定まる。
【００４２】
この一体化インダクタ７００の著しい特徴は第１および第２の金属スパイラルのスパイラルの向きである。より詳細に述べると、第１の金属スパイラル７０６はスパイラル周縁部の外側端部（入力ノード７０２）からスパイラル中心部の内側端部（中心ノード７１０）に向かって内向きに渦巻きを形成する。中心ノード７１０は金属層の第１の組を金属層の第２の組に接続する金属インターコネクトバイアホール構造である。次に、第２の金属スパイラル７０８は中心ノード７１０からスパイラル周縁部の外側ノード７０４に向かって外向きに渦巻きを形成する。このようにして、第１の金属スパイラル７０６と第２の金属スパイラル７０８とをインダクタの二つの端子の間で直列接続し、互いに重ね合わせて形成して適切な大きさのインダクタンス値を備えるようにする。インダクタ７００は、低い周波数域（５００ＭＨｚ以下）、とくに２００ＭＨｚ程度の低い周波数域で動作するのに十分大きいインダクタンス値を実現するのに使うことができる。同じ寸法の従来の一体化インダクタに比べて、インダクタ７００は４倍のインダクタンス値を実現できる。
【００４３】
この発明の一体化インダクタを形成する内向きおよび外向き渦巻きは金属ラインのクロスオーバーを全く必要としないのでとくに有利である。この発明のインダクタ７００インダクタの二つの端子が金属スパイラルの周縁部に形成してあり、したがってそれら二つのインダクタ端子の形成のために金属スパイラルを跨ぐ金属ラインを設ける必要がないのである。
【００４４】
二つのプレーナスパイラルインダクタを互いに重ね合わせて形成することによって、インダクタンス値の大きいインダクタの実現に要する総面積を大幅に削減する。一つの実施例では、同じ大きさのインダクタンス値を有する単一スパイラルインダクタの所要面積の四分の一で複数スパイラルインダクタを形成することができる。基板表面に形成する金属スパイラルは一つだけであるので、インダクタ７００の寄生容量は同一インダクタンス値の単一スパイラルプレーナインダクタに比べて著しく小さくなる。
【００４５】
これらの一体化インダクタ６００および７００を慣用の半導体製造プロセスによる金属層を用いて形成する場合は、スパイラル形成のための金属層に伴うインダクタ直列抵抗を減らすことが重要である。この実施例では、一体化プレーナインダクタ６００および７００を、上記製造プロセスにおける標準的な金属層よりも厚く幅広い金属層を用いて形成する。一つの実施例では、これらインダクタ６００および７００の形成に用いる金属層の第１および第２の組は、上記金属線の直列抵抗を受容可能なレベルに抑えるために厚さ３μｍおよびライン幅５乃至１０μｍとしてある。これら金属層の組の各々は、製造プロセスで二つ以上の層を重ね合わせて形成し、金属スパイラル層の合計の厚さが大きくなるようにすることもできる。
【００４６】
図６および図７においては、上記金属スパイラルを円形に形成してある。この円形状の構成は例示のための構成であってこの形状への限定を意図するものではない。上記以外の実施例では、金属スパイラルを正方形、長方形、八角形などの適当な形状にして形成することができる。また、インダクタ７００は二つの金属スパイラルだけで形成してあるが、他の実施例では、互いに重ね合わせた複数の金属スパイラルで形成することもできる。基本的には、金属スパイラルの各対はスパイラルの周縁部に外側端を有しスパイラルの中心部に内側端を有する。奇数番目のスパイラルは外側端から内側端に向けて内向き渦巻きを有し、偶数番目のスパイラルは内側端から外側端に向けて外向き渦巻きを有する。これら交互にある偶数番目および奇数番目のスパイラルを直列に接続することによって、比較的小さいシリコン面積で任意のインダクタンス値のインダクタを形成できる。より詳細に述べると、上述の重ね合わせ金属スパイラルは次の手順で形成する。すなわち、まず、第１の奇数番目のスパイラルの内側端を第１の偶数番目スパイラルの内側端に接続し、第１の偶数番目のスパイラルの外側端を第２の奇数番目のスパイラルの外側端に接続し、以下同様とする。偶数個の金属スパイラルを用いた場合は、インダクタの二つの端子を、金属クロスオーバーを不要にするように、常にスパイラルの周縁部に設ける。例えば、奇数番目−偶数番目金属スパイラル対の入力ノードを出力ノード７０４に接続する。このように形成してあるので、金属スパイラルの第１の対の入力ノード７０２および金属スパイラルの第２の対の出力ノードがこの一体化インダクタの二つの端子を構成する。このようにして、四つの金属スパイラルを有するインダクタを形成する。
【００４７】
上述の一体化プレーナスパイラルインダクタは、複数スパイラル構成にすると、インダクタンス値が大きく、直列抵抗が小さく、寄生容量の小さい一体化インダクタを構成して集積回路内に形成することができる。すなわち、上述の一体化プレーナスパイラルインダクタは、同調用集積回路の中でＱ値の高いインダクタを形成するのに使用できる。
【００４８】
この発明のもう一つの側面によると、この発明の一体化帯域選択フィルタを用いて集積化ＴＶ受信機を構成する。一つの実施例では、集積化ＴＶ受信機はＲＦ入力端子と、一体化帯域選択フィルタと、入力ＲＦ信号を第１ＩＦ信号に変換する周波数変換回路とを備える。この集積化ＴＶ受信機には、上記第１ＩＦ信号を所定の周波数の第２ＩＦ信号に変換する第２の周波数変換回路をさらに備えることができる。代わりに上記第１ＩＦ信号をディジタル信号に変換するＡ−Ｄ変換器を設けることもできる。その場合は、ディジタル化第１ＩＦ信号以降の信号処理はディジタル領域で行う。この集積化ＴＶ受信機はモノリシック半導体基板上に形成して単一チップＴＶ受信システムとすることもできる。
【００４９】
上述の説明ではチューナＩＣをＴＶ受信機用として述べてきた。すなわち、そのチューナＩＣでＲＦ信号を受け、中間周波数のＩＦ信号を当業者に明らかなとおり生ずるものとして説明した。しかし、この発明のチューナＩＣはＴＶ信号以外の入来ＲＦ信号の受信にも利用できる。概括的にいうと、この発明のチューナＩＣは任意のＲＦ入力信号を受けて帯域選択ずみ・周波数変換ずみの信号を出力信号として生ずるのに用いることができる。また、図４および図５の帯域フィルタバンクはこの発明のチューナ回路における帯域選択に用いるものとして説明したが、この帯域フィルタバンクは入力ＲＦ信号の特定の周波数への同調に用いることもできる。さらに、この帯域フィルタバンクを互いに並列に接続した複数の帯域フィルタを含むものとして説明したが、単一の帯域フィルタだけでフィルタバンクを形成できるのはもちろんである。
【００５０】
上述のとおり、対象の送信周波数スペクトラム全体への同調のために互いに並列に接続した複数の帯域フィルタを用いて帯域フィルタバンクを形成できる。フィルタバンク形成に用いるこれら帯域フィルタの数はインダクタのインダクタンス値を選択的に変更できる場合は減らすことができる。図１１はこの発明の一つの実施例による可変インダクタンス型単一スパイラル一体化プレーナインダクタの上面図である。図１１を参照すると、第１のタップを金属スパイラルの内側端に設け、第２のタップを金属スパイラルの中間点に設ける。それら二つのタップを出力端子１１０４に接続するのに第１および第２のスイッチＳＬＡおよびＳＬＢを設ける。これらスイッチの一方を選択することによって、インダクタ全体のインダクタンスかその一部のインダクタンスかを選択する。代わりに、複数のインダクタンスを可能にするようにタップひと組とスイッチひと組とを設けることもできる。このインダクタンス選択可能なインダクタの構成は単一インダクタ構成にも複数インダクタ構成にも用いることができる。このインダクタンス選択可能なインダクタ構成は、インダクタの共振周波数およびＱ値に関する特性を著しく劣化させることなくスイッチを追加できる低周波数域の帯域フィルタバンクにとくに有用である。
【００５１】
上述の詳細な説明はこの発明の特定の実施例の説明のためのものであって限定を意図するものではない。この発明の範囲内で多様な改変および変形が可能である。この発明は特許請求の範囲に定義したとおりである。
【産業上の利用可能性】
【００５２】
ＴＶ信号受信装置の小型化および集積回路化に利用できる。
【図面の簡単な説明】
【００５３】
【図１】テレビジョン受信機用の慣用のチューナモジュールの概略図。
【図２】図１のチューナモジュールの中に帯域選択フィルタを形成するのに利用できる慣用の帯域フィルタの回路図。
【図３Ａ】この発明による一体型帯域選択フィルタを用いて形成できるＴＶ受信機用の一体型チューナ回路の一つの実施例。
【図３Ｂ】この発明による一体型帯域選択フィルタを用いて形成できるＴＶ受信機用の一体型チューナ回路の一つの実施例。
【図３Ｃ】この発明による一体型帯域選択フィルタを用いて形成できるＴＶ受信機用の一体型チューナ回路の一つの実施例。
【図４】この発明の一つの実施例による一体型帯域フィルタのバンクの回路図。
【図５】この発明の代替的実施例による帯域フィルタのバンクの回路図。
【図６】この発明の一つの実施例による単一スパイラル一体化プレーナインダクタの上面図。
【図７】この発明の一つの実施例による複数スパイラル一体化プレーナインダクタの上面図。
【図８】この発明の一つの実施例による図５の帯域フィルタに組込みできる選択的接続可能なキャパシタの回路図。
【図９】この発明の代替的実施例によるマルチタップ一体化プレーナインダクタ組込み帯域フィルタの回路図。
【図１０】この発明の帯域フィルタバンクにおいて出力ノードの容量負荷軽減に用い得る縦続接続バッファの回路図。
【図１１】この発明の一つの実施例による選択可能なインダクタンス付きの単一スパイラル一体化プレーナインダクタの上面図。
【符号の説明】
【００５４】
１０        チューナモジュール
１２        ＲＦ信号入力端子
１４        帯域選択フィルタ
１４Ａ−１４Ｃ    帯域通過フィルタ
１６        集積回路（ミキサ、発振器、ＰＬＬ）
２４        可変利得増幅器
２６        ノッチ（帯域消去）フィルタ
１００Ａ，１００Ｂ，１００Ｃ    チューナＩＣ
２００，３００，９００          帯域フィルタバンク
６００      単一スパイラル一体化プレーナインダクタ
７００      複数スパイラル一体化プレーナインダクタ
１１００    可変インダクタンス型単一スパイラル一体化プレーナインダクタ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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