(57)【要約】回路の電源バス（４２）又は接地バス（４４）に沿って配置された電流制限器（４６、４８）を含むＣＭＯＳ回路（４０）が提供される。電流制限器（４６、４８）は、ＣＭＯＳ回路（４０）のラッチアップを阻止するように構成される。より具体的には、電流制限器（４６、４８）は、寄生ｐｎｐｎダイオード構造体の接合を逆バイアスに維持するように構成される。回路の電源バスに沿って配置された電流制限器を含まない第１のＣＭＯＳ回路内に配置されたｐｎｐｎダイオードの電流−電圧プロットを生成する段階を含む方法も提供される。更に、本方法は、第２のＣＭＯＳ回路を通る電流が保持電流レベルを超えないように、電流−電圧プロットから保持電流レベルを求めて、第１のＣＭＯＳ回路と同様の設計仕様を有する第２のＣＭＯＳ回路の電源バスに沿って配置するように電流制限器の大きさを定める段階とを含む。【選択図】図３
2008504736.tif 000002
【特許請求の範囲】
【請求項１】
１組の相補型電界効果（ＣＭＯＳ）トランジスタと、
前記１組のＣＭＯＳトランジスタに結合された電源バス及び接地バスと、
前記接地バス及び電源バスの１つに沿って配置された電流制限器と、
を備え、
前記電流制限器は、前記ＣＭＯＳトランジスタのラッチアップを阻止するように構成され、前記電流制限器は、固定抵抗とパスゲートトランジスタとからなるグループから選択されることを特徴とするマイクロエレクトロニクス回路。
【請求項２】
前記１組の相補型電界効果（ＣＭＯＳ）トランジスタは、メモリセルのアレイ内に配置され、前記電流制限器は、前記メモリセルのサブセットに電力を供給するように構成された前記電源バスのセグメントに沿って配置されることを特徴とする請求項１に記載のマイクロエレクトロニクス回路。
【請求項３】
前記メモリセルのサブセットは、前記メモリセルの単一の列又は行であることを特徴とする請求項２に記載のマイクロエレクトロニクス回路。
【請求項４】
前記メモリセルのサブセットは、前記メモリセルの複数の列と複数の行内に配置された前記メモリセルのブロックであることを特徴とする請求項３に記載のマイクロエレクトロニクス回路。
【請求項５】
前記電流制限器は、電源バス上に供給される電流を前記回路のトリガー電流レベルよりも低いレベルにまで制限するように構成されることを特徴とする請求項１に記載のマイクロエレクトロニクス回路。
【請求項６】
前記ＣＭＯＳトランジスタ内のラッチアップの阻止を助けるために、前記接地バス及び前記電源バスの１つに沿って配置された別の電流制限器を更に備えることを特徴とする請求項１に記載のマイクロエレクトロニクス回路。
【請求項７】
電源バスと接地バスとの間に介在された寄生ｐｎｐｎダイオード構造体と、
前記接地バス及び前記電源バスの少なくとも１つに沿って配置された１つ又はそれ以上の抵抗と、
前記接地バス及び前記電源バスの少なくとも１つに沿って配置された１つ又はそれ以上のパスゲートトランジスタと、
を備え、
前記１つ又はそれ以上の抵抗及び前記１つ又はそれ以上のパスゲートトランジスタが、前記寄生ｐｎｐｎダイオード構造体の接合を逆バイアスに維持するように集合的に構成されていることを特徴とする集積回路。
【請求項８】
前記寄生ｐｎｐｎダイオード構造体がメモリセルのアレイ内に配置され、前記１つ又はそれ以上の抵抗及び前記１つ又はそれ以上のパスゲートトランジスタの少なくとも１つが、前記メモリセルの各々に電力を供給するように構成された前記電源バス及び前記接地ラインバスの１つのセグメントに沿って配置されていることを特徴とする請求項７に記載の集積回路。
【請求項９】
前記寄生ｐｎｐｎダイオード構造体がメモリセルのアレイ内に配置され、前記１つ又はそれ以上の抵抗及び前記１つ又はそれ以上のパスゲートトランジスタの少なくとも１つが、前記メモリセルのサブセットに電力を供給するように構成された前記電源バス及び前記接地ラインバスの１つのセグメントに沿って配置されていることを特徴とする請求項７に記載の集積回路。
【請求項１０】
電源バスと接地バスとの間に介在されたメモリセルのアレイであって、複数の前記メモリセルが１組の相補型電界効果（ＣＭＯＳ）トランジスタを構成するメモリセルのアレイと、
前記ＣＭＯＳトランジスタのラッチアップを阻止するように構成された第１の電流制限器と、
を備え、
前記第１の電流制限器は、前記メモリセルの各々に電流フローを誘起するように構成された前記接地バス及び前記電源バスの１つのベース部分に沿って配置されていることを特徴とするマイクロエレクトロニクス回路。
【請求項１１】
ＣＭＯＳトランジスタのラッチアップを阻止するように構成された第２の電流制限器を更に備え、前記第２の電流制限器は、全てよりも少ない前記メモリセルに電流フローを誘起するように構成された前記接地バス及び前記電源バスの１つの分岐部分に沿って配置されていることを特徴とする請求項１０に記載のマイクロエレクトロニクス回路。
【請求項１２】
前記第１及び第２の電流制限器は、固定抵抗とパスゲートトランジスタとからなるグループから選択されることを特徴とする請求項１１に記載のマイクロエレクトロニクス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路に関し、より具体的には、ラッチアップがない又はラッチアップから免れるように構成された相補型金属酸化膜半導体（ＣＭＯＳ）メモリ回路に関する。
【背景技術】
【０００２】
以下の説明及び例は、単に背景的情報として与えられる。
ＣＭＯＳ技術を使用する集積回路半導体デバイスは本質的に、ｐチャンネル金属酸化膜半導体（ＰＭＯＳ）デバイスとｎチャンネル金属酸化膜半導体（ＮＭＯＳ）デバイスの構造中に寄生バイポーラｐｎｐとｎｐｎトランジスタを含む。例えば、ｎ型ウェルＣＭＯＳ回路の構造では、ＰＭＯＳデバイスのソース／ドレン領域がエミッタとして機能し、ＰＭＯＳデバイスのｎ型ウェルがベースとして機能し、ｐドープされた基板がコレクタとして機能するときに、寄生ｐｎｐバイポーラトランジスタが形成される場合がある。更に、寄生ｎｐｎバイポーラトランジスタは、ＮＭＯＳデバイスのソース／ドレン領域がエミッタとして機能し、ＮＭＯＳデバイスの基板結合がベースとして機能し、ＰＭＯＳデバイスのｎ型ウェルがコレクタとして機能するときに形成される場合がある。寄生バイポーラトランジスタは、ＰＭＯＳデバイスのｎ型ウェル（ｎｐｎバイポーラトランジスタのコレクタとｐｎｐバイポーラトランジスタのベースとしての役割を果たす）を介し、ｐドープされた基板（ｐｎｐバイポーラトランジスタのコレクタとｎｐｎバイポーラトランジスタのベースとしての役割を果たす）を介して接続されるので、トランジスタは、電気的に相互作用してシリコン制御整流器（ＳＣＲ）に相当するｐｎｐｎダイオード構造体を形成する。
【０００３】
ＣＭＯＳ回路内にＳＣＲを形成することに関する欠点は、これにより電源バス間に低抵抗経路が形成される可能があることであり、その結果、回路に大電流が流れる恐れがあることである。場合によっては、回路を通る電流は、１つ又はそれ以上のメモリセルがスイッチングできない状態になるレベルまで増幅される可能性がある。特に、ＳＣＲのアノードとカソードの両端のブレークオーバ電圧又はトリガー電圧を超える内部電圧は、回路のバイポーラトランジスタ内の接合を順方向にバイアスさせる可能性がある。その結果、ＳＣＲは、結果として大電流が生じる可能性のある低インピーダンス状態に入る。場合によっては、回路に最小限の保持電流が供給される可能性が、この低インピーダンス状態が永続的に維持される恐れがある。その結果、回路のメモリセルは、スイッチングが制約され、データが失われる可能性がある。このような状態にあるＳＣＲは、一般に、ラッチアップされていると呼ばれ、従って、回路をこのような状態にする現象を一般に「ラッチアップ」と呼ぶ。
【０００４】
デバイスの外形寸法は引き続き減少し且つデバイス密度は増大し、ラッチアップ現象は更に一般化している。特に、より近接したＮＭＯＳとＰＭＯＳデバイスは、互いに関連して製造され、ｎｐｎｐダイオード構造内で生成される接合を順方向にバイアスするのに必要なブレークダウン電圧と、回路をこのような状態に維持するのに必要な最小保持電流が小さくなる。従って、ＣＭＯＳ回路のラッチアップを制御する種々の手法が提案されており、マイクロエレクトロニクス製造産業で使用されている。例えば、ＣＭＯＳ回路のラッチアップを制御する１つの方法は、ウェルと基板抵抗をそれぞれ減少させるために回路内へのウェル及び／又は基板タップの組込みを伴う。このような手法の恩恵を得るために、タップは一般に、メモリアレイの各セル内に製造される。その結果好ましくないことに、セルサイズは増大し、メモリセル密度を増大させようとする目的が損なわれる。更に、コンタクトの製造は、例えばマスク位置合わせなどの回路の加工パラメータに影響を受けやすいものになる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＣＭＯＳ回路のラッチアップを制御するためにマイクロエレクトロニクス産業で使用される別の手法は、回路の基板内に様々なドーピングプロファイルを有する低抵抗のウェル領域を形成することを含む。このような手法は、ＣＭＯＳ回路の寄生バイポーラトランジスタの電流利得の積を減少させ、デバイスのアクティブな接合への少数のキャリア注入を抑制するのに使用される。しかしながら、低抵抗ウェル領域の形成は、より高い接合キャパシタンスを誘起する。これは、望ましくないことに、デバイスの動作しきい値電圧が高くなる可能性がある。より高いしきい値電圧は、回路速度の低下につながり、回路内の処理速度を高める産業目的に反する。更に、低抵抗のウェル領域の形成は、ラッチアップ形成を完全に排除することにならない。加えて、ウェル領域の製造が、例えばマスク位置合わせや加工温度などの回路の加工パラメータに影響されやすい。特に、回路内のウェル領域の配置は、基板とマスクの正確な位置合わせに直接左右される。ウェル領域の配置ずれは、デバイスの機能性に悪影響を及ぼし、場合によっては、デバイスの動作不良の原因となる。更に、垂直方向と水平方向へのドーパントの拡散が、温度と共に変動する可能性があり、低抵抗のウェルの有効性に影響を及ぼす。その上、ウェル領域を形成するためのドーパントの活性化には熱プロセスを伴い、デバイスの全サーマルバジェットに対して追加の制約となる。
【０００６】
従って、ＣＭＯＳ回路のラッチアップを阻止する他の方法を開発することは有利であろう。特に、メモリのセルサイズを増大させず、プロセス変動に対する影響を受けにくく、ＣＭＯＳ回路の機能性に影響を及ぼさないラッチアップ阻止手法を開発することが有益であろう。
【課題を解決するための手段】
【０００７】
上記に概説した問題の大部分は、回路内でのラッチアップを阻止するように構成された回路の電源バス及び／又は接地バスに沿って配置された１つ又はそれ以上の電流制限器を有するＣＭＯＳ回路によって解決することができる。より詳細には、１つ又はそれ以上の電流制限器は、回路内の寄生ｐｎｐｎダイオード構造体の接合を逆バイアスに維持し、回路内のラッチアップを阻止することができるように構成される。より詳細には、１つ又はそれ以上の電流制限器は、寄生ｐｎｐｎダイオード構造体の端部接合が、該寄生ｐｎｐｎダイオード構造体の中間接合部を順方向にバイアスするのに十分に、又は十分強力に順方向バイアスを達成するのを阻止するように構成させることができる。電源バスに沿って配置された電流制限器は、抵抗又はｐチャンネル電界効果トランジスタパスゲートを含む。或いは、接地バスに沿って配置された電流制限器は、抵抗又はｎチャンネル電界効果トランジスタパスゲートを含む。いずれの場合も、１つ又はそれ以上の電流制限器は、回路上での高エネルギー放射によって引き起こされるラッチアップを阻止するように特に構成される。詳細には、１つ又はそれ以上の電流制限器は、アルファ粒子及び／又は宇宙線によって引き起こされるラッチアップを阻止するように構成される。追加的又は代替的に、１つ又はそれ以上の電流制限器は、回路内の電流注入欠陥によって引き起こされるラッチアップを阻止するように構成される。更に、１つ又はそれ以上の電流制限器は、ＣＭＯＳ回路に対する過度の基板電流によって引き起こされるラッチアップを阻止するように構成される。
【０００８】
場合によっては、１つ又はそれ以上の電流制限器を、アレイ内の全てのメモリセルに電力を供給するように構成された電源バスのセグメントに沿って配置することができる。追加的又は代替的に、１つ又はそれ以上の電流制限器を、メモリセルのサブセットに電力を供給するように構成された電源バスのセグメントに沿って配置することができる。例えば、１つ又はそれ以上の電流制限器は、メモリセルの単一の列又は行に電力を供給するように構成された電源バスのセグメントに沿って配置される。別の実施態様では、１つ又はそれ以上の電流制限器を、メモリセルの複数の列及び複数の行の内部に配置されたメモリセルのブロックに電力を供給するように構成された電源バスのセグメントに沿って配置することができる。更に別の事例では、１つ又はそれ以上の電流制限器を、上述の回路の接地バスの部分に沿って配置することができる。
【０００９】
１つ又はそれ以上の電流制限器をＣＭＯＳ回路内でのラッチアップを阻止するような大きさにする方法もまたここで企図される。詳細には、回路の電源バスに沿って配置された電流制限器を含まない第１のＣＭＯＳ回路内に配置されたｐｎｐｎダイオード構造体の電流−電圧（Ｉ−Ｖ）プロットを生成する段階を含む方法が提供される。本方法は更に、Ｉ−Ｖプロットから保持電流レベルを求め、第１のＣＭＯＳ回路と同様の設計仕様を有する第２のＣＭＯＳ回路の電源バス又は接地バスに沿って配置されることになる電流制限器の大きさを定める段階を含む。詳細には、本方法は、第２のＣＭＯＳ回路を通る電流が保持電流レベルを超えないように電流制限器の大きさを定める段階を含む。幾つかの実施態様では、本方法は更に、ｐｎｐｎダイオード構造体のＩ−Ｖプロットからトリガー電流を求め、第２のＣＭＯＳ回路を通る電流がトリガー電流レベルを超えないように第２のＣＭＯＳ回路の電源バスに沿って配置されることになる電流制限器の大きさを定める段階を含む。従って、大きさを定める段階は、保持電流レベルを下回るレベル、幾つかの実施態様ではトリガー電流よりも低いレベルでｐｎｐｎダイオードの電流−電圧プロットと交差する電流−電圧特性の電流制限器を選定する段階を含む。
【００１０】
本明細書で説明されたＣＭＯＳ回路及び方法を提供する利点が幾つか存在する。詳細には、ラッチアップから免がれる、或いはラッチアップがないＣＭＯＳ回路を製造することができる。結果として、ＣＭＯＳ回路の信頼性を改善することができる。更に、ＣＭＯＳ回路の電源バスに沿った１つ又はそれ以上の電流制限器を含むことは、回路の書き込み及び読み取り動作に影響を及ぼさないので、従って、電流制限器を組み込むことで回路の回路シミュレーションモデルが変更されることがない。更に、電流制限器の形成は、製造のばらつきにあまり影響されない。結果として、ＣＭＯＳ回路内へ電流制限器を組み込むことは、デバイスの機能性に有意な変動を引き起こすことがない。ＣＭＯＳ回路を備えた１つ又はそれ以上の電流制限器を組み込む別の利点は、過度の基板電流によって引き起こされるシングルイベントラッチアップ（ＳＥＬ）を完全に排除し、これによりデバイスの信頼性を高めることができる点である。
【発明を実施するための最良の形態】
【００１１】
本発明の他の目的及び利点は、以下の詳細な説明を読み、添付図面を参照すると明らかになるであろう。
【００１２】
本発明は、種々の修正及び代替形態を含むことができると共に、その特定の実施形態が図面において例証として示され、本明細書で詳細に説明される。しかしながら、図面及びこれに対する詳細な説明は、開示された特定の形態に本発明を限定するものではなく、逆に、その意図は、添付の請求項によって定義された本発明の精神及び範囲内にある全ての修正形態、均等物及び代替形態を保護するものと理解されるべきである。
【００１３】
図面を参照すると、電源バス及び／又は接地バスに沿って配置された電流制限器を有するＣＭＯＳ回路の例示的な実施形態が示されている。特に、図１は、ＣＭＯＳ回路１０の電源バス１２に沿って形成された抵抗ＲLを示す。図１ｂは、ＣＭＯＳ回路２０の電源バス２２に沿って形成されたｐチャンネルパスゲートトランジスタ２６を示す。接地バス３４に沿って電流制限器３６を有するＣＭＯＳ回路３０が図２に示され、図３に示されたＣＭＯＳ回路４０は、電源バス４２と接地バス４４に沿ってそれぞれ配置された電流制限器４６、４８を含む。回路の各々は、含まれる電流制限器の配置とタイプに特に関して以下により詳細に説明される。電流制限器に加えて、図１ａ−３に示されたＣＭＯＳ回路は、それぞれウェル領域の寄生抵抗と呼ばれる寄生抵抗ＲWとＲSと、回路内にＰＭＯＳ及びＮＭＯＳトランジスタの相補セットを形成するのに使用される基板とを含む。
【００１４】
図１ａ−３に示されるように、ＣＭＯＳ回路は、寄生バイポーラトランジスタＰＮＰとＮＰＮを含む。寄生バイポーラトランジスタは、回路内でＰＭＯＳトランジスタとＮＭＯＳトランジスタの相補セットを製造するのに使用される多拡散の結果である。上述のように、寄生ＰＮＰバイポーラトランジスタは、ｐチャンネルトランジスタのソース／ドレン領域がエミッタとして機能し、ＰＭＯＳトランジスタのｎ型ウェルがベースとして機能し、ｐ型ドープされた基板がコレクタとして機能するときに、ｎ型ウェルＣＭＯＳ回路内に形成される。更に、寄生ＮＰＮバイポーラトランジスタは、ｎチャンネルトランジスタのソース／ドレン領域がエミッタとして機能し、ｎチャンネルトランジスタの基板結合がベースとして機能し、ｐチャンネルトランジスタのｎ型ウェルがコレクタとして機能するときに、ｎ型ウェルＣＭＯＳ回路内に形成される。寄生バイポーラトランジスタのｎ型とｐ型領域は、ｐ型ウェルがＰＮＰトランジスタのコレクタとして、及びＮＰＮトランジスタのベースとして機能する点で、ｐ型ウェルＣＭＯＳ回路と僅かに異なる。このような回路のｎドープされた基板は、ＮＰＮトランジスタ用のコレクタとして、ＰＮＰトランジスタ用のベースとして機能する。ｎ型ウェルＣＭＯＳ回路の場合、ＰＭＯＳ及びＮＭＯＳデバイスの各々のソースとドレン領域は、それぞれＰＮＰトランジスタとＮＰＮトランジスタ用のエミッタとしての役目を果たす。
【００１５】
図示されてないが、ＰＮＰバイポーラトランジスタ及びＮＰＮバイポーラトランジスタと抵抗ＲW及びＲSの回路は、ＣＭＯＳ回路１０、２０、３０、４０内の複数のデバイスの１つであり、高電圧源ＶCCと低電圧源ＶSSとの間のメモリセルアレイを表す。結果として、回路１０、２０、３０、４０内に含まれる電流制限器は、図１ａ−３に示される回路ＰＮＰバイポーラトランジスタ及びＮＰＮバイポーラトランジスタと抵抗ＲW及びＲSだけではなく、全体のメモリアレイを通る電流を制限するのに使用することができる。しかしながら、別の実施形態では、電流制限器は、複数の列及び行内にあるメモリセルのアレイ或いはブロックの列又は行のような、アレイ内のメモリセルのサブセットを通る電流だけを制限するように配置することができる。
【００１６】
寄生バイポーラトランジスタの併合領域から形成されたｐｎｐｎダイオード構造が図４に示される。このような構造体は、ＰＮＰトランジスタ及びＮＰＮトランジスタのベース領域とコレクタ領域が接続されているので、ＣＭＯＳ回路１０、２０、３０、４０の各々の内部に形成される。共用領域は、図４にｎ1及びｐ1として表される。ラッチアップの現象を更に説明する試みで、図４に示されたｐｎｐｎダイオード構造体が、ｐｎｐｎ構造体の例示的な電流−電圧（Ｉ−Ｖ）プロットを表す図６ａ、６ｂと共に検討される。図６ａと６ｂの相違は、それぞれ抵抗とｐチャンネルパスゲートトランジスタに対するＩ−Ｖ特性を含むことである。ｐｎｐｎダイオード構造体のＩ−ＶプロットでこのようなＩ−Ｖ特性を使用することは、図５に関連して以下により詳細に説明される。しかしながら、抵抗とｐチャンネルパスゲートトランジスタに対するＩ−Ｖ特性の説明がない場合のｐｎｐｎダイオード構造体のＩ−Ｖ特性の説明は、ＣＭＯＳ回路内のラッチアップに関して説明する図４と組み合わせて検討される。
【００１７】
図４に示されるように、ｐｎｐｎダイオード構造体は、図１ａ−３で電圧源ＶCC及びＶSSとして表されるアノードとカソードとの間に挿入される。更に、３つの接合部Ｊ1、Ｊ2、Ｊ3は、図４に示されるｐｎｐｎダイオード構造体内に形成される。ｐｎｐｎダイオード構造体を流れる電流が極めて小さいときには、デバイスは、「オフ」、「順方向ブロッキング」、又は「高インピーダンス」状態として言及される。このような状態では、Ｊ1とＪ3接合は順方向に弱くバイアスされ、接合Ｊ2は逆方向に弱くバイアスされる。このような状態でのＩ−Ｖ特性は、図６ａ、６ｂに示されるｐｎｐｎダイオードのＩ−Ｖプロットの第１の部分で表される。特に、電圧の増加に伴って電流がゼロ電流から安定的に増加することを示すプロット部分は、デバイスの「オフ」状態を表している。
【００１８】
「弱く」バイアスされた接合という言及は一般に、接合の組込電圧又は電位よりも低いバイアスを有する接合を意味する。反対に「強く」バイアスされた接合という言及は、接合の組込電圧又は電位よりも高いバイアスの接合を意味する。例えば、幾つかのアプリケーションでは、弱く順方向にバイアスされた接合は、約０．７Ｖよりも低い電圧でバイアスされた接合を意味し、強く順方向にバイアスされた接合は、約０．７Ｖよりも高い電圧でバイアスされた接合を意味する。しかしながら、弱く順方向にバイアスされた接合と強く順方向にバイアスされた接合とを区別する電圧レベルは、接合を構成するデバイスの設計仕様に応じて小さく又は大きくすることができる。更に、弱く順方向にバイアスされた接合と強く順方向にバイアスされた接合とを区別する電圧レベルは、順方向にバイアスされた接合の電圧レベルとは異なる様にすることができる。場合によっては、強くバイアスされた接合は、以下により詳細に説明されるように、ｐｎｐｎダイオード構造体の２つの端部接合がダイオード構造体の中間接合部を順方向にバイアスする程度に十分に順方向バイアスされた場合のように、隣接する弱くバイアスされた接合のバイアス作用に十分に影響を及ぼす程度の強さにすることができる。
【００１９】
図６ａ、図６ｂに示されるように、Ｉ−Ｖ特性の部分がトリガーポイントと呼ばれるポイントに到達すると、電圧が低下し始める。トリガーポイントは、ＶtrigとＩtrigとして図６ａ、６ｂに示され、それぞれ電圧トリガーポイントと電流トリガーポイントと呼ばれる。このようなポイントでは、再生バイポーラ作用に起因して、接合部Ｊ1、Ｊ3は強く順方向にバイアスされ、ここでは、ｎｐｎコレクタの一部がｐｎｐのベース電流になり、該ベース電流がｐｎｐバイポーラトランジスタによって更に増幅されて、結果としてより高いｐｎｐコレクタ電流を生じる。より高いｐｎｐコレクタ電流の一部がｎｐｎベース電流となり、これが次にｎｐｎバイポーラトランジスタによって増幅されて、結果としてより高いｎｐｎコレクタ電流を生じる。ｐｎｐとｎｐｎのコレクタ電流の逐次増加は、接合部の順方向バイアス作用を本質的に増大させる。
【００２０】
トリガーポイントの後では、デバイスは負性微分抵抗（すなわち、電流の僅かな上昇で電圧が急激に減少する）を示す。Ｉ−Ｖ特性のこのような部分の間では、デバイスは、「オフ」状態から「オン」状態に切り替わり、これはまた、「低インピーダンス」又は「順方向導電作用」状態と呼ばれる。更に、接合部Ｊ2は、図４の領域ｐ2が領域ｎ1よりも高電位であるので、逆方向バイアスから順方向バイアスに変わる。ｐｎｐｎダイオード構造体が完全に「オン」状態に遷移されると、電流は急激に上昇し、電圧は僅かに上昇する。このような変化が起きるＩ−Ｖプロットのポイントは保持レベルとして言及され、それぞれ電流及び電圧レベルに関し図６ａと６ｂにＩhold及びＶholdとして示される。回路が保持レベルを超える電流を供給できる場合、デバイスは、トリガー電流源が除去された場合でもこのような状態にラッチされたままとなる。ＣＭＯＳ回路内のラッチアップは、限定ではないが、端子過電圧ストレス、過渡変位電流、中性子又はα線のような電離放射線を含む、様々な作用によって引き起こされる可能性がある。本明細書で説明される回路は、ラッチアップのこのような原因を低減又は排除するように構成される。特に、本明細書で説明された回路は、ｐｎｐｎダイオード構造体の接合部が逆方向にバイアスされて保持されることができるように、回路の電源バスと接地バスの少なくとも１つに沿った電流制限器を含む。
【００２１】
図１ａ−３に戻ると、回路の電源バス又は接地バスに沿って配置された電流制限器を備えるＣＭＯＳ回路の例示的な実施形態が示される。特に図１ａと１ｂは、ＣＭＯＳ回路の電源バスに沿って電流制限器が配置された実施形態を示す。図１ａは、ＣＭＯＳ回路１０の電源バス１２に沿って形成された抵抗ＲLを示し、図１ｂは、ＣＭＯＳ回路２０の電源バス２２に沿って形成されたｐチャンネルパスゲートトランジスタ２６を示す。本明細書で使用される「パスゲートトランジスタ」は、一般的に回路の電源に直接結合されていないソース端子とドレン端子の１つ又は両方を有するトランジスタを意味する。代替的に述べると、パスゲートトランジスタは、回路の電源に直接結合されたソース端子とドレン端子が１つだけ又は全く無いトランジスタを意味する。このように、パスゲートトランジスタは一般に、間接的に結合された電源の電位に決して到達しないソース端子とドレイン端子の少なくとも１つを有するトランジスタを意味する。例えば、回路２０のｐチャンネルのパスゲートトランジスタ２６は、電圧源ＶCCに直接結合された１つのノードと電圧源ＶSSに直接結合されない別のノードとを有する。或いは、以下に図２、３を参照して説明されるように、回路の接地バスに沿って配置されたｎチャンネルパスゲートトランジスタは、電圧源ＶSSに直接結合されたノードと電圧源ＶCCに直接結合されない別のノードとを有する。更に別の事例では、本明細書で説明された回路のｐチャンネルとｎチャンネルのパスゲートトランジスタは、電圧源ＶCC又はＶSSに直接結合されたソースとドレンのノードのいずれも有することができない。
【００２２】
回路１０、２０にそれぞれ含まれる抵抗とｐチャンネルパスゲートトランジスタは、それぞれの回路を介して引き込まれた電流量が回路内のｐｎｐｎダイオード構造体の保持電流レベルを下回るレベルまで低下させるように、電源バス１２、２２から電流を取り出す役割を果たす。幾つかの実施形態では、本明細書で説明された回路は、回路の電源バス及び／又は接地バス上に１つよりも多い電流制限器を含む。従って、幾つかの実施形態では、ＣＭＯＳ回路１０は、電源バス１２に沿って配置された複数の抵抗を含む。更に、ＣＭＯＳ回路２０は、場合によっては電源バス１２に沿って配置された複数のｐチャンネルパスゲートトランジスタを含むことができる。更に別の実施形態では、ＣＭＯＳ回路１０及び／又は２０は、これらの電源バスに沿って配置されたｐチャンネルパスゲートトランジスタと抵抗との組み合わせを含むことができる。
【００２３】
図２、３は、ＣＭＯＳ回路が回路の接地バスに沿った電流制限器を含む代替的実施形態を示す。特に、図２は、接地バス３４に沿って配置された電流制限器３６を有するＣＭＯＳ回路３０を示す。このような実施形態では、ＣＭＯＳ回路３０の電源３２は、電流制限器をなくすことができる。しかしながら別の実施形態では、本明細書で説明された回路は、回路の電源バスと接地バスの両方に沿った電流制限器を含むことができる。例えば、図３は、それぞれ電源バス４２と接地バス４４に沿って配置された電流制限器４６、４８を含むＣＭＯＳ回路４０を示す。図２、３の電流制限器３６、４６、４８は、電流制限器のあらゆるタイプ、数、又は組み合わせを回路のバス上に配置することができることを示すブロックとして図示されている。特に、図２、３の電流制限器３６、４８は、１つ又はそれ以上の抵抗、及び／又は１つ又はそれ以上のｎチャンネルパスゲートトランジスタを含むことができ、電流制限器４６は、１つ又はそれ以上の抵抗、及び／又は１つ又はそれ以上のｐチャンネルパスゲートトランジスタを含むことができる。
【００２４】
一般に、図１ａ−３を参照して説明されたＣＭＯＳ回路は、この電源バス及び／又は接地バスのいずれかの部分に沿って配置された電流制限器を有する。例えば、１つ又はそれ以上の電流制限器は、回路内の全てのデバイスに電力を供給するように構成された電源バスの部分に沿って配置されてもよい。より具体的には、１つ又はそれ以上の電流制限器は、回路のメモリアレイ内の全てのメモリセルに電力を供給するように構成された高電圧源ＶCCに近接する電源バスの部分に沿って配置される。別の実施形態では、１つ又はそれ以上の電流制限器は、回路内のメモリセルのサブセットに電流を供給する電源バスの部分に沿って追加的に又は代替的に配置される。例えば、電流制限器の１つ又はそれ以上は、ＣＭＯＳトランジスタのメモリアレイの単一の列又は行に電流を供給する電源バスの部分に沿って配置される。追加的に、又は代替的に、１つ又はそれ以上の電流制限器は、複数の列と行に位置するメモリセルのブロックに電流を供給するように構成された電源バスの部分に沿って配置される。メモリセルのサブセットに電力を供給する電源バスの部分は、回路内の全てのデバイスに電流を供給する高電圧源ＶCCに近接する電源バスの部分から分割された部分とすることができる。
【００２５】
メモリアレイの１つ又は２つの列及び／又は行に電流を供給する電源バスの部分に沿って電流制限器を配置する１つの利点は、冗長性回復メモリアレイの信頼度の低下が軽減されることである。メモリアレイ内の冗長性は、不良とみなされる生産物の行と列に対する代替品として使用することができるスペアの行と列の生成を伴う。不良の列又は行をスペアの列又は行で置き換えることを可能にする物理的なエンコーディングを制御するために、メモリアレイ内に追加回路も設けられている。行の冗長性の回復の概念は、不良のビットライン又はワードラインを良品のビットライン又はワードラインとそれぞれ置き換えることを伴う。回復されるべき列又は行は、物理的に置き換えられるのではなく、論理的に置き換えられる。特に、列又は行のアドレスが呼び出されるときは、常にそのアドレスは既知の不良の列又は行のアドレスと比較される。アドレスの比較が一致すると、交換用のビットライン又はワードラインが不良のビットライン又はワードラインの代わりにファイアされる。
【００２６】
上述のように、従来型のメモリアレイ回路内のラッチアップを阻止する方法は、メモリアレイの各メモリセル内にウェル領域又はコンタクトを組み込むことである。ウェル領域又はコンタクトの製造はプロセスに影響されやすいので、アレイ内のラッチアップの可能性は、メモリセル毎に変動する。その結果、冗長性によりメモリアレイを回復する場合には信頼性のリスクが存在する。本明細書で説明された回路は、好ましくは、メモリセル内でのラッチアップの可能性を排除し、或いは少なくともラッチアップの可能性がアレイ全体で実質的に同等であるように低下させる。その結果、冗長性回復メモリセルの信頼性の低下が軽減される。アレイの全ての１つ又は２つの列又は行に対してスペアの列と行を含む電流制限器を有する実施形態は、冗長性が回復されたメモリセルの信頼性の低下を特に軽減することができる。
【００２７】
接地バスラインは、回路内の複数のデバイスを通る電流を誘起する負電源として役目を果たすために格子パターンで構成される場合が多い。結果として、１つ又はそれ以上の電流制限器は、接地バスのいずれかの部分に沿って配置することができ、回路内のラッチアップを阻止することに関し、電流制限器が接地バスの別の部分に沿って配置された場合と実質的に同じ作用を有する。しかしながら、接地ラインが格子パターンで配置されていない実施形態では、接地ラインに沿った電流制限器の配置は、場合によっては回路内のデバイスのサブセットを通る電流を制限するのに特有のものとなる可能性がある。いずれの場合でも、１つ又はそれ以上の電流制限器は、追加的に又は代替的に、回路内の全てのデバイスを通る電流が制限されるように、低電圧源ＶSSに近接した接地ラインの部分に沿って配置することができる。
【００２８】
上述のように、本明細書で説明された回路は、１つ又はそれ以上の電流制限器を含むことができる。とりわけ、回路は、電源バス又は接地バスの同じ部分に沿って配置された１つ又はそれ以上の電流制限器を含む。別の実施形態では、回路は、電源バス及び／又は接地バスの複数の異なる部分に沿って配置された１つ又はそれ以上の電流制限器を含むことができる。更に、回路の電源バス及び／又は接地バスに沿って複数の電流制限器が配置された実施形態では、含まれる電流制限器は、同じ又は異なるサイズにすることができる。詳細には、電流制限器は、同じ電流量又は異なる電流量を制限するように構成することができる。場合によっては、電流制限器の数、サイズ、配置は、回路の異なる部分に対して最適化することができる。
【００２９】
上述のように図６ａと６ｂは、ｐｎｐｎダイオード構造体のＩ−Ｖ特性を示すのに加え、抵抗とパスゲートトランジスタのそれぞれのＩ−Ｖ特性を示す。このようなラインを用いて、ラッチアップが回路内で阻止されるように電流制限器の大きさを定めることができる。代替的に述べるように、相互に関連するｐｎｐｎダイオード構造体と抵抗及び／又はパスゲートトランジスタのＩ−Ｖ特性は、ｐｎｐｎダイオード構造体の接合が逆バイアスで維持されるのに十分な電流制限器で回路を設計することができる。このようにして電流制限器は、メモリセル内のラッチアップを阻止するように「構成」されているものとして言及することができる。このような設計プロセスを概説する方法のフローチャートが、図５に示され、図６ａ、６ｂと関連して検討される。図５に示されるように、本方法はブロック５０を含み、ここでは、回路の電源バスに沿って配置された電流制限器を含まないＣＭＯＳ回路内に配置されたｐｎｐｎ構造体のＩ−Ｖプロットが生成される。ｐｎｐｎ構造体のＩ−Ｖプロットは、配置されるデバイスの設計特性に応じて僅かに変わる可能性があるが、トリガーポイントと保持ポイントなどの基本的な形状及び関心ポイントは、実質的に同じままである。従って、図６ａ、６ｂに関連して上述されたｐｎｐｎ構造体のＩ−Ｖ特性は、ブロック５０で参照されたＩ−Ｖプロットと相関付けることができる。ブロック５０で参照されたＩ−Ｖプロットの形成は、好ましくは、シミュレーションプログラムによって行うことができ、或いはマニュアル手段によって行うこともできる。
【００３０】
図５に示されるように、本方法はブロック５２に進み、ブロック５０で生成されたＩ−Ｖプロットからｐｎｐｎダイオード構造体の保持電流レベルを求める。上述のように、保持電流レベルとは、トリガー電流が除去された後でも尚ラッチされている回路を保持するのに十分な電流レベルを意味する。このようなレベルは、図６ａ、６ｂにおいてＩholdと呼ばれる。本方法は、図５でブロック５４に進み、ここでは、ブロック５０で参照されたＩ−Ｖプロットを生成するのに使用されたＣＭＯＳ回路としての同様の設計仕様を有する第２のＣＭＯＳ回路の電源バスに沿って配置される電流制限器は、第２のＣＭＯＳ回路を通る電流が回路内のｐｎｐｎダイオード構造体の保持電流レベルを超えないような大きさにされる。このような段階は、保持電流レベルを下回るレベルでｐｎｐｎダイオード構造体のＩ−Ｖプロットと交わるＩ−Ｖ特性を有する電流制限器を選択する段階を含む。この選択は、例示的な電流制限器のＩ−Ｖ特性をプロットし、ラインが保持電流レベルを下回るレベルでｐｎｐｎダイオード構造体の電流−電圧プロットを交差するかどうかを判定することによって行うことができる。このようなプロットは、シミュレーションプログラムを使用して行うことができ、或いは手動で行ってもよい。ＣＭＯＳデバイスの電源バスに沿って複数の電流制限器が配置された実施形態では、電流制限器の組み合わせを表すＩ−Ｖ特性は、ｐｎｐｎダイオード構造体のＩ−Ｖ特性と共にプロットすることができる。このようにして、電流制限器は、デバイスの組み合わせのＩ−Ｖ特性がｐｎｐｎダイオード構造体の電流−電圧プロットを保持電流レベルを下回るレベルで交差するような大きさにすることができる。
【００３１】
場合によっては、本方法は、第２のＣＭＯＳ回路の電源バスに沿って配置されることになる電流制限器を第２のＣＭＯＳ回路を通る電流がｐｎｐｎダイオード構造体のＩ−Ｖプロットのトリガー電流レベルを超えないような大きさにする段階を含む。このような段階は、図６ａ、６ｂに示されるように、トリガー電流レベルを下回るレベルでｐｎｐｎダイオード構造体のＩ−Ｖプロットと交差するＩ−Ｖ特性を有する電流制限器を選択する段階を含む。保持電流レベルを下回るレベルでｐｎｐｎダイオード構造体のＩ−Ｖプロットと交差するＩ−Ｖ特性を有する電流制限器を選択する段階と同様に、トリガー電流レベルを下回るレベルでｐｎｐｎダイオード構造体のＩ−Ｖプロットと交差するＩ−Ｖ特性を有する電流制限器の選択は、単一の電流制限器又は複数の電流制限器の大きさを定める段階を含む。
【００３２】
本発明がメモリセルのサイズを大きくすることなくラッチアップを阻止するように構成されたＣＭＯＳ回路を提供するものと考えられることは、本開示の利益を受ける当業者には理解されるであろう。本発明の種々の態様の別の修正及び代替の実施形態は、本明細書の観点から当業者には明白であろう。例えば、本明細書で説明された回路及び方法は、ＣＭＯＳトランジスタを含むあらゆるメモリデバイスにも組み込むことができる。更に、本明細書で説明された回路は、メモリセルでのラッチアップを軽減及び／又は排除するどのような他の方法をも含むことができる。詳細には、本明細書で説明された回路は、メモリセル内でのラッチアップの現象を阻止するためにウェル領域及び／又は基板並びにウェルコンタクトを追加的に含むことができる。添付の請求項は、このような全ての修正及び変更を包含するように解釈するものとし、従って、明細書及び図面は、限定的な意味ではなく例証とみなすべきである。
【図面の簡単な説明】
【００３３】
【図１ａ】回路の電源バスに沿って形成された抵抗を有するＣＭＯＳ回路の一部の例示的な回路図である。
【図１ｂ】回路の電源バスに沿って形成されたｐチャンネル抵抗パスゲートを有するＣＭＯＳ回路の一部の例示的な回路図である。
【図２】回路の接地バスに沿って形成された１つ又はそれ以上の電流制限器を有するＣＭＯＳ回路の一部の例示的な回路図である。
【図３】回路の電源バスと接地バスの両方に沿って形成された１つ又はそれ以上の電流制限器を有するＣＭＯＳ回路の一部の例示的な回路図である。
【図４】ｐｎｐｎダイオード構造体の例示的な構造を示す図である。
【図５】回路内のラッチアップを阻止するためにＣＭＯＳ回路内の電流制限器の大きさを定める方法のフローチャートである。
【図６ａ】ｐｎｐｎダイオード構造体及び抵抗のＩ−Ｖプロットを含むグラフである。
【図６ｂ】ｐｎｐｎダイオード構造体及びパスゲートトランジスタのＩ−Ｖプロットを含むグラフである。
【符号の説明】
【００３４】
４０  ＣＭＯＳ回路、４２  電源バス、４４  接地バス、４６、４８  電流制限器
【図１ａ】
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【図１ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【国際調査報告】
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