(57)【要約】【課題】  ＣＭＯＳデバイスの自己形成金属シリサイド化ゲートを提供すること。【解決手段】  シリサイドが自己形成され（すなわち、別個の金属／シリコン反応ステップを必要とせずに形成され）、シリコン材料のＣＭＰ又はエッチ・バックを必要としない、金属シリサイド・ゲートをＦＥＴデバイスに形成するためのプロセス。第１のシリコン材料層（３）（ポリシリコン又はアモルファス・シリコン）が、ゲート誘電体（２）の上に形成され、次いで、金属層（４）が第１のシリコン材料層（３）の上に形成され、金属層（４）の上に第２のシリコン材料層（５）が形成される。その後、ソース／ドレイン活性化アニールのような高温（７００℃より高い）処理ステップが実施され、このステップは、金属層（４）の金属を第１のシリコン材料層（１３）におけるシリコン材料と反応させることにより、ゲート誘電体（２）の上にシリサイド層（３０）を形成するのに有効である。第２の高温処理ステップ（ソース／ドレインのシリサイド化のような）を実施することができ、これは第２のシリコン材料層（５）におけるシリコン材料から第２のシリサイド層（５０）を形成するのに有効である。シリサイド層の厚さは、高温処理において、第１のシリコン材料層の実質的にすべて及び第２のシリコン材料層の少なくとも一部が、シリサイド材料で置き換えられるような厚さである。従って、完全シリサイド化ゲート構造体を生成することができる。【選択図】      図６
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【特許請求の範囲】
【請求項１】
少なくとも１つの高温プロセスを含むＦＥＴデバイスの製造プロセスにおいて、基板（１）上にゲート誘電体（２）を有するシリサイド化ゲート構造体（１００）を形成するための方法であって、
前記ゲート誘電体（２）の上に第１のシリコン材料層（３）を形成するステップと、
前記第１のシリコン材料層（３）の上に金属層（４）を形成するステップと、
前記金属層（４）の上に第２のシリコン材料層（５）を形成するステップと、
前記形成ステップの後で前記高温プロセスを実施するステップと、
を含み、前記高温プロセスが、前記金属を前記第１のシリコン材料層（３）における前記シリコン材料と反応させることにより、前記ゲート誘電体（２）に接触する第１のシリサイド層（３０）を形成するのに有効であり、前記第１のシリコン材料層（３）における前記シリコン材料が、前記第１のシリサイド層（３０）におけるシリサイド材料で置き換えられる、方法。
【請求項２】
前記第１のシリコン材料層（３）、前記金属層（４）及び前記第２のシリコン材料層（５）の厚さが、前記高温プロセスの結果として、前記第１のシリコン材料層（３）の実質的にすべて及び前記第２のシリコン材料層（５）の少なくとも一部が前記金属層（４）と反応して、前記シリサイド層（３０）を形成するように、形成される、請求項１に記載の方法。
【請求項３】
前記高温プロセスが約７００℃より高い温度で実施される、請求項１に記載の方法。
【請求項４】
前記高温プロセスが前記ＦＥＴデバイスのソース及びドレイン部分（４０）のアニール・プロセスである、請求項１に記載の方法。
【請求項５】
前記第１のシリコン材料層（３）における前記シリコン材料がポリシリコン及びアモルファス・シリコンの一方あり、前記第２のシリコン材料層（５）における前記シリコン材料がポリシリコン及びアモルファス・シリコンの一方である、請求項１に記載の方法。
【請求項６】
前記金属層（４）金属が、Ｗ、Ｔｉ、Ｐｔ、Ｔａ、Ｎｂ、Ｈｆ及びＭｏから構成される群から選択される、請求項１に記載の方法。
【請求項７】
前記高温プロセスが第１の高温プロセス及び第２の高温プロセスを含んでおり、前記第２の高温プロセスが前記第１の高温処理ステップの後で実施され、
前記第２の高温プロセスが、前記第２のシリコン材料層（５）における前記シリコン材料から第２のシリサイド層（５０）を形成するのに有効であり、前記第２のシリサイド層（５０）が前記第１のシリサイド層（３０）の上に重なり、それと接触している、請求項１に記載の方法。
【請求項８】
前記第２の高温プロセスが、前記ＦＥＴデバイスのソース及びドレイン部分（４０）のシリサイド化プロセスであり、前記ソース及びドレイン部分（４０）に形成されたシリサイドが前記第２のシリサイド層（５０）における材料と同じである、請求項７に記載の方法。
【請求項９】
前記第１の高温プロセス及び前記第２の高温プロセスが、前記第１のシリコン材料層（３）及び前記第２のシリコン材料層（５）における前記シリコン材料の実質的にすべてをシリサイド材料で置き換える、請求項７に記載の方法。
【請求項１０】
前記高温プロセスが第１の高温プロセス及び第２の高温プロセスを含んでおり、前記第２の高温プロセスが前記第１の高温処理ステップの後で実施され、
前記第２の高温プロセスが、前記第２のシリコン材料層（５）における前記シリコン材料から第２のシリサイド層（５０）を形成するのに有効であり、前記第２のシリサイド層（５０）が前記第２のシリコン材料層（５）の残存部分（５５）の上に重なる、請求項１に記載の方法。
【請求項１１】
前記第２の高温プロセスが前記ＦＥＴデバイスのソース及びドレイン部分（４０）のシリサイド化プロセスであり、シリサイド化されたソース及びドレイン部分（４１）に形成されたシリサイドが前記第２のシリサイド層（５０）における材料と同じである、請求項１０に記載の方法。
【請求項１２】
前記第２の高温プロセスが約７００℃より高い温度で実施される、請求項１０に記載の方法。
【請求項１３】
ＦＥＴデバイスの製造プロセスにおいて、基板上（１）にゲート誘電体（２）を有するシリサイド化ゲート構造体（１００）を形成するための方法であって、
前記ゲート誘電体（２）の上に第１のシリコン材料層（３）を形成するステップと、
前記第１のシリコン材料層（３）の上に金属層（４）を形成するステップと、
前記金属層（４）の上に第２のシリコン材料層（５）を形成するステップと、
前記金属層（４）を前記第１のシリコン材料層（３）における前記シリコン材料と反応させることにより、第１のシリサイド層（３０）を前記ゲート誘電体（２）の上に形成するように第１の高温プロセスを実施するステップと、
前記第１のシリサイド層（３０）の上に第２のシリサイド層（５０）を形成するように第２の高温プロセス・ステップを実施するステップと、
を含み、前記第１のシリコン材料の層（３）及び前記第２のシリコン材料の層（５）の実質的にすべてが、前記第１及び第２の高温プロセスの結果として反応して、シリサイド化ゲート構造体（１００）を形成する、方法。
【請求項１４】
前記第１の高温プロセス及び第２の高温プロセス・ステップが約７００℃より高い温度で実施される、請求項１３に記載の方法。
【請求項１５】
前記第１の高温プロセスが前記ＦＥＴデバイスのソース及びドレイン部分（４１）のアニール・プロセスである、請求項１３に記載の方法。
【請求項１６】
前記第２の高温プロセスが前記ＦＥＴデバイスのソース及びドレイン部分（４１）のシリサイド化プロセスである、請求項１３に記載の方法。
【請求項１７】
前記金属層（４）の金属が、Ｗ、Ｔｉ、Ｐｔ、Ｔａ、Ｎｂ、Ｈｆ及びＭｏから構成される群から選択される、請求項１３に記載の方法。
【請求項１８】
前記第１のシリコン材料層（３）における前記シリコン材料がポリシリコン及びアモルファス・シリコンの一方であり、前記第２のシリコン材料層（５）における前記シリコン材料がポリシリコン及びアモルファス・シリコンの一方である、請求項１３に記載の方法。
【請求項１９】
前記第１の高温プロセスの結果として、シリサイド層（３１）が前記ゲート誘電体（２）と接触するシリコン材料の残存層（３３）の上に重なり、
前記第２の高温プロセスの結果として、前記シリコン材料が反応して、前記ゲート誘電体（２）と接触するシリサイド層（３０）を形成する、請求項１３に記載の方法。
【請求項２０】
ＦＥＴデバイスのゲート構造体であって、
基板（１）の上のゲート誘電体（２）と、
前記ゲート誘電体（２）の上に重なり、それと接触する第１のシリサイド層（３０）と、
前記第１のシリサイド層（３０）の上に重なる第２のシリサイド層（５０）と、
を含み、
前記第２の層（５０）が前記ＦＥＴデバイスのソース及びドレイン領域（４１）におけるシリサイドと同じ材料であり、
前記第１のシリサイドが金属シリサイドであり、前記金属シリサイドの金属がＷ、Ｔｉ、Ｐｔ、Ｔａ、Ｎｂ、Ｈｆ及びＭｏから構成される群から選択される、
ＦＥＴデバイスのゲート構造体（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造に関し、具体的には、相補的金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴデバイスの製造に関する。より具体的には、本発明は、これらのデバイスにおける金属シリサイド化ゲートの形成に関する。
本発明は、半導体製造分野において実用性を有する。
【背景技術】
【０００２】
電子デバイス素子の継続的なサイズ縮小は、デバイス性能に問題を提起し、これは新しい材料及び製造技術を用いて対処されなければならない。これらの問題は、高性能ＣＭＯＳデバイスのゲート構造体の場合に、特に深刻である。一般的なＣＭＯＳゲート構造体が、図１に概略的に示される。ゲート構造体１００（多くの場合、ゲート・スタックと呼ばれる）が、基板１の表面上に製造され、これは一般に半導体ウェハ（例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、並びに、埋込絶縁体上の半導体）である。ソース及びドレイン領域２２、２３が、ウェハの表面付近に形成される。ゲート構造体１００には、誘電体層１１２の上に重なる導電性素子１１０（一般にポリシリコンであり、ＰＦＥＴ及びＮＦＥＴにおいて、それぞれｐ＋ドープ及びｎ＋ドープされたもの）が含まれる。現在のデバイスでは、ゲート誘電体の酸化物厚さは２ｎｍ未満に減少している。同時に線幅が減少されて、ゲート構造体１００の横方向領域が今では６５ｎｍ以下の範囲内である。
【０００３】
今日のゲート誘電体厚さにおいては、ゲートが作動し、電荷のない領域がポリシリコン／誘電体のインターフェース（図１のインターフェース１１２ａ）に形成されるときに発生するポリシリコン空乏の影響を最小にすることが望ましい。この空乏領域の出現は、ゲートの静電容量を低下させ、従って、電気的厚さが増加されて、デバイス性能が低下する。ポリシリコンの空乏領域を取り除くことができる場合には、漏れ電流の実質的な増加なしで、電気的誘電体厚さを減らすことができる。このことは、ゲート誘電体１１２の厚さをさらに減らすことなく、改善されたデバイス性能を可能にする。
【０００４】
従って、いくつかの利点を得ることができるため、ゲート構造体からポリシリコンを取り除く（又は、少なくともゲート誘電体との接触からポリシリコンを取り除く）ことが望ましい。ポリシリコン空乏の影響をなくすことにより、ゲート誘電体の有効電気的厚さが減る。ポリシリコンとゲート誘電体材料との間の相互作用は回避され、これは次いで、ホウ素浸透に関する問題を回避することができる。このことは、消費電力の少ない迅速なデバイスをもたらすことができる。ポリシリコンを他の材料で置き換えることは、さらに、高ｋゲート誘電体と互換性があるゲート・スタックの新しい設計を可能にすることができる。
【０００５】
最近では、ポリシリコン・ゲート導体を金属シリサイド・ゲート電極で置き換えることに、大きな関心が寄せられている。一般に、シリサイド化ゲートの形成には、金属層を、ゲート誘電体と接触している、下にあるシリコン層（ポリシリコン又はアモルファス・シリコン）と反応させることを含む。従来のポリシリコン・ゲートの製造と比較すると、相当な数の付加的なプロセス・ステップが必要になる。さらに、一般的なシリサイド・ゲートの製造スキームには、ポリシリコン層の化学的機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）又はエッチ・バックが必要である。これらのプロセスは、多くの場合、ポリシリコンの厚さにおいて（ウェハ全体に）十分な一様性をもたらすことができない。このことは、次いで、低品質シリサイド化ゲート及び歩留まりの低いデバイスをもたらす。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、付加的なステップの数を最小限とし、従来の製造技術に関わる非一様性の問題を回避する金属シリサイド化ゲート構造体の製造プロセスが必要である。
【課題を解決するための手段】
【０００７】
本発明は、金属シリサイド化ゲート構造体が自己形成される（すなわち、別個の金属／シリコン反応ステップを必要とせずに形成される）プロセスを提供することによって、上述の必要性に対処する。ポリシリコンのＣＭＰ又はエッチ・バックは必要なく、従来のポリシリコン・ゲート・プロセスと比較すると、付加的なステップが１つだけ用いられる。本発明の第１の態様によれば、このことは、ゲート誘電体の上に第１のシリコン材料層（ポリシリコンであってもよいし又はアモルファス・シリコンであってもよい）を形成するステップと、第１のシリコン材料層の上に金属層を形成するステップと、次いで、金属層の上に第２のシリコン材料層を形成するステップと、によって行われる。これらの層が形成された後で、少なくとも１つの高温（＞７００℃）処理ステップが実施され、このステップは、金属層を第１のシリコン材料層におけるシリコンと反応させることにより、ゲート誘電体の上に第１のシリサイド層を形成するのに有効である。第１のシリサイド層の厚さは、第１の高温処理ステップにおいて、第１のシリコン材料層の少なくとも一部及び第２のシリコン材料層の少なくとも一部が金属層と反応して、第１のシリサイド層を形成するような厚さである。第２のシリコン材料層におけるシリコンから第２のシリサイド層を形成するのに有効な第２の高温処理ステップを実施することができ、第２のシリサイド層は、第１のシリサイド層の上に重なり、それと接触する。高温プロセスの結果として、第１のシリコン材料層におけるシリコンの実質的にすべてが、シリサイド材料で置き換えられる。
【０００８】
本発明の一実施形態においては、第１の高温処理ステップは、ＦＥＴデバイスのソース及びドレイン部分のアニール・ステップであり、或いは、このステップは、後に続く処理で実施される他の高温アニール・ステップのいずれかとすることができる。第２の高温処理ステップは、ＦＥＴデバイスのソース及びドレイン部分のシリサイド化プロセスである。金属は、Ｗ、Ｔｉ、Ｐｔ、Ｔａ、Ｎｂ、Ｈｆ及びＭｏの１つとすることができる。第１、第２のシリコン材料層のシリコンの実質的にすべてが反応し、シリサイド材料を形成して、完全シリサイド化ゲート構造体が生成される。
【０００９】
本発明の別の実施形態においては、第１の高温処理ステップの後で実施される第２の高温処理ステップは、第２のシリコン材料層におけるシリコン材料から第２のシリサイド層を形成するのに有効であり、この第２のシリサイド層は、第２のシリコン材料層におけるシリコンの残存部分の上に重なる。
【００１０】
本発明の第２の態様によれば、基板上のゲート誘電体と、ゲート誘電体の上に重なり、それと接触する第１のシリサイド層と、第１のシリサイド層の上に重なる第２のシリサイド層と、を含むＦＥＴデバイスのシリサイド化ゲート構造体が提供される。第２のシリサイド層は、ＦＥＴのソース及びドレイン領域におけるシリサイドと同じ材料である。ゲート構造体は、完全にシリサイド化することができる（すわなち、ゲート誘電体の上に重なる材料は、本質的に、第１及び第２のシリサイド層におけるシリサイドから構成することができる）。或いは、ゲート構造体は、第１のシリサイド層と第２のシリサイド層との間に第３のシリコン層を含むことができる。
【発明を実施するための最良の形態】
【００１１】
以下の説明においては、シリサイド化ゲート構造体の形成開始までは、従来のＣＭＯＳ製造技術が用いられることが仮定される。図２は、ゲートを形成するのに用いられる堆積ステップの順序を示す。最初に、ゲート誘電体層２が基板１の上に形成される。基板１は、バルク半導体のウェハ（Ｓｉ、Ｇｅ、ＳｉＧｅ及び同様なもの）であってもよいし、又は、絶縁体上の半導体材料（酸化物、窒化物、酸窒化物及び同様なもの）であってもよい。ゲート誘電体２は、酸化物、酸窒化物、高ｋ材料、ＨｆＯ２及び同様なものとすることができる。薄いシリコン材料層（第１のシリコン材料層）３がゲート誘電体層２の上に堆積され、次いで金属層４がその上に堆積される。本実施形態においては、シリコン材料層３はポリシリコンであるが、この材料はアモルファス・シリコンであってもよい。金属層４は、熱的に安定したシリサイドを有する金属であるように選択され、このシリサイドは高温（＞７００℃）での反応によって形成され、この必要条件を満たす金属には、Ｗ、Ｔｉ、Ｐｔ、Ｔａ、Ｎｂ、Ｈｆ及びＭｏが含まれる。シリコン材料層３及び金属層４の厚さは、シリコン材料層３におけるシリコン材料が、後で実施される高温プロセス中に完全にシリサイド化されることを保証するように選択される。さらに、シリコン材料層３におけるシリコンは、後で形成されるシリサイドが、製造されるデバイスの種類（例えばＰＦＥＴ又はＮＦＥＴ）に適した動作機能を有するように、金属層４の堆積前にドープすることができる。
【００１２】
別のシリコン材料層５（第２のシリコン材料層、本実施形態ではポリシリコンであるが、或いはアモルファス・シリコン）が、金属層４の上部に堆積される。本発明の本実施形態においては、従来のゲート製造プロセスと比較すると、１つの追加的な堆積ステップ、すなわち、シリコン材料層３，５が単一層ではなく２つの層として堆積されるステップが実施されることが理解されるであろう。
【００１３】
次いで、基板１はフォトレジスト１０を用いてパターン形成され、シリコン材料層３から別のシリコン材料層５までが、ゲート構造体を定めるようにエッチングされる。これらのエッチング・プロセスの結果は、図３に示される。次いで、スペーサ２５並びにソース及びドレイン領域４０を含むゲート構造体を生成するように、当該技術分野において既知の技術を用いて、さらに別のプロセス・ステップが実施される。この時点で用いられる一般的なプロセスは、ソース及びドレインに対する高温活性化アニールである。このアニール・ステップにおいては、金属層４が下にあるシリコン材料層３と反応して、シリサイド層３０（例えば、ＷＳｉｘ、ＴｉＳｉｘ、ＰｔＳｉｘ、ＴａＳｉｘ、ＮｂＳｉｘ、ＨｆＳｉｘ、ＭｏＳｉｘ）を生成する。上述のように、本実施形態においては、シリコン層３及び金属層４の厚さはシリコン材料、層３におけるシリコン材料が完全にシリサイド化される（すなわち、シリコン材料層３がシリサイド層３０に置き換えられる）ように選択される。従って、図４に示されるように、シリサイド層３０は、ゲート誘電体２に接触しており、別のシリコン材料層５からの未反応シリコン材料がシリサイド層３０の上にある。
【００１４】
別の形態として、１つより多い高温プロセスが用いられる場合には、第１の高温プロセス（例えば活性化アニール）において、シリコン材料層３におけるすべてのシリコン材料を金属層４における金属と反応させない（シリコン材料層３が完全にシリサイド化されない）ようにすることが可能である。具体的には、このことは、第１の高温プロセスの熱量に限りがある場合に当て嵌まるとすることができる。この場合においては、図５に示されるように、第１の高温プロセス後で、シリコン材料の残存層３３がゲート誘電体２の上に重なり、シリサイド層３１は、シリサイドの金属リッチ相である。第２の高温プロセス（詳細は以下に論じる）においては、残像層３３におけるシリコン材料が反応されて、シリサイド材料（層３０と同じ材料）を形成し、シリコン材料層３は、第２の高温プロセス後で完全にシリサイド化される。
【００１５】
次いで、金属（例えばＮｉ、Ｃｏ、Ｔｉ、Ｐｔ及び同様なもの）が、ＦＥＴ構造体の上に堆積されて、その金属が、別のシリコン層５におけるシリコン材料、並びに、ソース／ドレイン領域４０と接触するようになる。次いで、（当該技術分野において既知の）さらに別のシリサイド形成プロセスが実施されて、ソース及びドレイン領域４０に導電性シリサイド領域４１を形成する。この同じプロセスは、ゲート上部におけるシリコンを金属と反応させて、ゲートの上方部分にシリサイド領域５０を形成する（さらに、残存層３３における残存シリコン材料がある場合には、シリサイドに変換する）。結果として得られる構造体が図６に示される。従って、ソース／ドレイン領域４１及びゲート領域５０におけるシリサイド材料は同じであり、ゲートの下方部分のシリサイド層３０は、ゲート領域５０と同じ材料であってもよいし又は異なる材料であってもよい。（さらに、（下方）シリサイド層３０と（上方）シリサイド層５０との間に、シリサイド材料の混合物をもつ遷移層があってもよい。）従って、ゲート構造体に最初に堆積されたシリコンは、シリサイド材料で置き換えられ、すなわち、ゲート構造体は完全にシリサイド化されたと言える。従来のＣＭＯＳ製造プロセスと比較すると、完全シリサイド化ゲートは、堆積プロセス・ステップを１つだけ加えることによって生成され、ポリシリコン層のＣＭＰ又はエッチング・プロセスは必要としないことが理解される。さらに、ゲート材料のシリサイド化は、後に続く高温プロセスの結果として生じ、ゲートにシリサイド層を形成するために、別個のプロセスを必要とすることはない。
【００１６】
本発明の代替的な実施形態においては、別のシリコン材料層５の厚さは、シリサイド３０の上に重なるシリコン材料が、ソース／ドレインのシリサイド化プロセス中に、完全にシリサイドに変換されないように選択される。従って、ゲート誘電体２の上には、シリサイド層３０、シリコン層５５及びシリサイド層５０（ソース／ドレイン領域４１と同じシリサイド材料）の３つのゲート材料が存在することになる。この構造体は図７に示される。
【００１７】
上述のように、本発明のゲート製造プロセスは従来のプロセスより単純であり、自己位置合わせシリサイド・ゲート導体の自動形成を可能にする。
【００１８】
本発明は、特定の好ましい実施形態と併せて説明されたが、多くの代替的手法、修正及び変形を、本発明の範囲及び精神から逸脱することなく行うことができることが当業者には明らかであろう。従って、本発明は、本発明の範囲及び精神並びに添付の特許請求の範囲に含まれる、こうしたすべての代替的手法、修正及び変形を包含することが意図される。
【産業上の利用可能性】
【００１９】
本発明は、半導体製造分野において実用性を有し、通信、電子技術、医療機器、航空宇宙用途及び同様なもの含むすべての種類の用途における、すべての大規模集積回路チップに適用できるという利点がある。
【図面の簡単な説明】
【００２０】
【図１】ポリシリコン・ゲート導体を含む従来のＣＭＯＳ構造体を概略的に示す。
【図２】本発明の実施形態による、基板上への誘電体層、シリコン材料層、及び金属層の堆積を示す。
【図３】本発明の実施形態による、ソース及びドレイン領域が形成される前のゲート構造体を示す。
【図４】本発明の実施形態による、ゲート誘電体に接触するシリサイド層が形成された後のゲート構造体を示す。
【図５】本発明の代替的な実施形態による、２つの高温プロセスの第１のものにおいてシリサイド層が形成された後のゲート構造体を示す。
【図６】本発明の実施形態による、完成されたシリサイド化ゲート構造体をソース及びドレイン領域と併せて示す。
【図７】本発明の代替的な実施形態による、完成されたシリサイド化ゲート構造体をソース及びドレイン領域と併せて示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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