(57)【要約】他ビットで、プログラマブルな、モジュール式デジタル分周器は、入力周波数をｍビットの整数除数で除算し、出力周波数を生成する。整数除数は各出力クロックの終了時に、除数入力によって、フリップフロップ段の数ｍを再初期化する。各除数ビットは、クロック出力によって制御されるそれぞれのデータマルチプレクサを通じて、Ｄ入力へとゲートされる。実行／初期化モードコントローラは入力周波数を受信し、除算された出力周波数を生成し、再初期化のタイミングを制御する。
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【特許請求の範囲】
【請求項１】
入力周波数をｍビットの整数除数によって除算し、除算された出力周波数を生成する、他ビットの、プログラマブルな、モジュール式デジタル分周器であって、
フリップフロップ段の数ｍは、各出力クロックが完了する際の除数入力によって再初期化され、
各除数ビットは、クロック出力によって制御されるそれぞれのデータマルチプレクサを通じて、メモリ素子へとゲートされ、
実行／初期化モードコントローラが備えられ、前記入力周波数を受信し、除算された出力周波数を生成し、前記再初期化のタイミングを制御することを特徴とする、分周器。
【請求項２】
他ビットの、プログラマブル分周器であって：
分周器クロック入力を有し、分周器クロック出力を生成する実行／初期化モードコントローラと；
リング状に構成され、それぞれがクロック入力、Ｄ入力、及びＱ入力を有するｍ個の複数フリップフロップ段と；
前記分周器クロック出力によって、それぞれのフリップフロップ段のＤ入力に、Ｑ出力か、除数ビット入力のいずれかを交互にゲートすべくつなげる、対応するｍ個の複数データセレクタと；
前記分周器クロック出力によって、それぞれのフリップフロップ段のクロック入力に、前記分周器クロック入力か、先行段のＱ出力のいずれかを交互にゲートすべくつなげる、対応するｍ個の複数クロックセレクタと；
を備えることを特徴とする、プログラマブル分周器。
【請求項３】
前記分周器クロック出力に同期する５０％のデューティサイクル出力をさらに有する、
請求項２記載の分周器。
【請求項４】
前記分周器クロック出力によって制御され、かつ前記分周器クロック入力によってトリガされる、５０％のデューティサイクル出力を供給する出力ラッチをさらに備える、請求項２記載の分周器。
【請求項５】
前記ｍ個の複数フリップフロップ段のそれぞれ１つ、及び対応する前記ｍ個の複数データ、及び対応する前記ｍ個の複数クロックセレクタは、ｍ個のモジュールに構成され、各モジュールは、前記実行／初期化モードコントローラに、出力サイクルの完了に対する組合わせ信号を生成する、請求項２記載の分周器。
【請求項６】
前記ｍ段の複数フリップフロップ段のそれぞれ１つ、及び対応する前記ｍ個の複数データ、及び対応する前記ｍ個の複数クロックセレクタは、奇数ビット又は偶数ビット段としての使用に応じて２つのタイプでｍ個のモジュールに構成され、各モジュールは、前記実行／初期化モードコントローラに、１つのゲート伝播遅延コントリビューションのみを有する、出力サイクルの完了に対する組み合わせ信号を生成する、請求項２記載の分周器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子デジタル回路、特に、他ビットのプログラマブル分周器に関する。
【背景技術】
【０００２】
デジタル分周器は、コンピュータ及び通信回路において使用され、基準発振器からの様々な用途のクロックを合成する。デジタル分周器は、クロック信号“ｃｋｉ”を入力として受け、新しいクロック信号“ｃｋｏ”を出力する。ｃｋｏの周波数は、ｃｋｉの周波数をある整数で除算したものである。このような分周器は、固定除数ｄｉｖｉｄｅ−ｂｙ−ｎとして、又はプログラマブル除数ｄｉｖｉｄｅ−ｂｙ−ｍとして論理回路にて実装できる。
【０００３】
同期タイプの分周器及びカウンタは、全てのメモリ素子を１つのクロックで並列にクロックする。プログラマブルデジタル分周器は、有限状態マシン（ＦＳＭ）、例えばペンと紙によって、又はシノプシス社のＤｅｓｉｇｎ  Ｃｏｍｐｉｌｅｒのような論理合成ツールを用いて実装できる。直接デジタル合成（ＤＤＳ）はその他の方法であり、入力ｃｋｉによってクロックされる累算器を使用する。各入力クロックサイクルの間、この累算器は固定整数Ｐをその内容に加える。数Ｐは、各Ｎ個の入力クロックサイクルの終了時に、累算器がオーバーフローするように選択できる。従って、このオーバーフロー出力は、分周器の出力“ｃｋｏ”として機能する。
【０００４】
非同期タイプの分周器及びカウンタは、クロックを用いて、一連のフリップフロップの第１段のフリップフロップをトリガし、そして、先行する段のフリップフロップのＱ出力を用いて、後続段のフリップフロップをクロックする。例えば、リップルカウンタ、１０進カウンタ、及びアップ−ダウンカウンタは非同期技術を用いる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の直列入力、並列ロードカウンタは、次の入力クロックで非同期に新たなカウンタ値をロードする、別個のロード制御端を有している。完全な出力サイクルは保証されないため、出力周波数は結果として揺らぎ得る。
【課題を解決するための手段】
【０００６】
簡潔には、本発明の実施形態である他ビットの、プログラマブルな、モジュール式デジタル分周器は、入力周波数を、ｍビットの整数除数で除算し、出力周波数を生成する。この整数除数は、各出力クロックの終了時の除数入力によって、フリップフロップ段の数ｍを再初期化する。各除数ビットは、クロック出力によって制御されるそれぞれのデータマルチプレクサを通じ、Ｄ入力端子へとゲートされる。実行／初期化モードコントローラは、入力周波数を受け、除算された出力周波数を生成し、再初期化のタイミングを制御する。
【０００７】
本発明の利点は、プログラマブルデジタル分周器を提供することにある。
【０００８】
本発明の他の利点は、任意の整数除数入力に対し、５０％のデューティサイクル出力を備えるデジタル分周器を提供することにある。
【０００９】
さらに、本発明の他の利点は、ｍ個のモジュール式段を備える、ｍビットへと拡張できる分周器を提供することにある。
【００１０】
本発明の上記及び他の課題、特徴及び利点は、以下の、本発明の特定実施例の詳細な記載を考慮することにより、特に添付図面と併せることによって、明らかとなるだろう。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明の実施形態である、３ビットのプログラマブル分周器を示し、ここで全体を参照符号１００にて総称する。分周器１００はクロック入力“ｃｋｉ”、クロック出力“ｃｋｏ”、並びにＭビット分周器入力ｄ２、ｄ１及びｄ０を有する。より多くの除数ビットによって、２〜２Ｍの範囲で整数除数が提供でき、例えば６ビットの除数ビットは、２〜６４の整数除数を提供する。
【００１２】
分周器１００は直接的な除数の符号化を用い、例えば３ビットの分周器１００に対する２進の除数ビットは、プログラマブル入力“ｄ２、ｄ１、及びｄ０”となる。より多くのビットによってより大きな除数が可能となる。当業者にとって、どのように図１の分周器１００を拡張して、より多くの計算段を備える、より多くの除数ビットに適応させるかは、明らかである。
【００１３】
分周器１００は、インバータ１０１〜１０５、ＯＲゲート１０６〜１７、マルチプレクサ１０８〜１１３、及び３つのメモリビット素子であるＤタイプフリップフロップ１１４〜１１７を備える、ＰＭＯＳ、ＮＭＯＳ、又はＣＭＯＳ技術のデジタル論理回路として実装する。マルチプレクサのデータ入力を“Ｄ０”及び“Ｄ１”とラベル付けする。データ入力選択信号は“Ｓ０”であり、データ出力は“Ｚ”である。従って、Ｓ０＝０に対してＺ＝Ｄ０、Ｓ０＝１に対してＺ＝Ｄ１である。Ｄタイプフリップフロップ１１４〜１１７の場合、ＣＰの立ち上がりエッジでは、Ｄ＝１に対してＱＮ＝０、Ｄ＝０に対してＱＮ＝１である。
【００１４】
入力クロック“ｃｋｉ”はインバータ１０５の入力につながり、Ｄタイプフリップフロップ１１４をクロックする。出力クロック“ｃｋｏ”はインバータ１０４からバッファされ、Ｄタイプフリップフロップ１１４のＱ出力によって生成される。ｄ２、ｄ１、及びｄ０の３ビットの除数入力はインバータ１０１〜１０３によってバッファされ、それぞれマルチプレクサ（ＭＸＤＯ）１０８、（ＭＸＤＩ）１１０、及び（ＭＸＤ２）１１２のデータ入力“Ｄ０”につながる。
【００１５】
ｃｋｏの論理状態に依存して、３ビットのメモリ素子であるＤタイプフリップフロップ１１４〜１１７は、ｃｋｏ＝１である“実行”モード、又はｃｋｏ＝０である“初期化”モードのどちらかで動作する。例えば、“実行”モードでは、これらはリップルダウンカウンタのように動作する。ＦＦ０（１１５）はｃｋｉによってクロックされ、ＦＦ１（１１６）はＦＦ０（１１５）の出力によってクロックされ、ＦＦ２（１１７）はＦＦ１（１１６）の出力によってクロックされる。結果的に、これらは全部で３つのＱ出力が零、例えばｑ０＝ｑ１＝ｑ２＝０となるようにリップルカウント（ｒｉｐｐｌｅ  ｃｏｕｎｔ）する。そして、“初期化”モードに入る。
【００１６】
次の“ｃｋｉ”の立ち下りエッジでは、ＦＦＮ１１４からの“ｑｎ”は論理１に立ち上がりし、全マルチプレクサ１０８〜１１３の“Ｓ０”入力における“ｃｋｏ”は論理０に降下する。そして、これらのマルチプレクサは全て、除数入力ｄ０、ｄ１、及びｄ２をフリップフロップ１１５〜１１７のＤ入力へと経路指定する。後続の“ｃｋｉ”の立ち上がりエッジの際、データ入力はデータ出力にラッチされ、例えばｑ０＝ｄ０、ｑ１＝ｄ１、及びｑ２＝ｄ２となる。
【００１７】
全ての除数入力ビットが零になることは禁じられているため、少なくとも１つのビットは論理１である。３つのｄ０〜ｄ２ビットの論理ＯＲは、常に論理１を、ＯＲゲート１０７の出力で生成する。これはＯＲゲート１０６を経て波及し、ＦＦＮ１１４のＤ入力を論理１にする。後続の“ｃｋｉ”の立ち下りエッジの際、ＦＦＮ１１４からのｑｎは論理０に戻り、“ｃｋｏ”は論理１に戻る。ＦＦ０〜ＦＦ２のメモリ素子フリップフロップ１１５〜１１７は、“実行”モードに戻り、これらはロードされた最新の除数をリップルカウントすることが出来る。
【００１８】
“実行”モード期間は、３つの除数入力ビットの状態に依存して、少なくとも１つの入力クロックサイクル、及び最大で７つの入力クロックサイクルに対して動作する。
【００１９】
図２は、除数ｄｉｖｉｄｅ−ｂｙ−３（ｄ２＝０、ｄ１＝１、ｄ０＝０）にプログラムされた分周器１００に対する一組の信号波形２００を表す。
【００２０】
３ビットのプログラマブル分周器をＭビットに拡張することは容易である。追加ビットｋ毎に、ＤタイプフリップフロップＦＦｋ、クロックマルチプレクサＭＸＣｋ、データマルチプレクサＭＸＤｋ、インバータＩｄｋ、及びＯＲゲートＯＲＱｋを含む段が追加される。
【００２１】
図３は、本発明の実施形態である、代表的な、３ビットの完全なモジュール式の分周器を表し、ここで全体を参照符号３００にて総称する。モジュール型分周器３００は、Ｄタイプフリップフロップ（ＦＦＮ）３０２、入力クロック“ｃｋｉ”を受信するインバータ３０４、及びＯＲゲート３０６を備える。Ｑ出力（ｑｎ）は出力クロック“ｃｋｏ”を供給するインバータ３０８につながる。
【００２２】
第１のモジュール３１０は２つの１ビットマルチプレクサ（ＭＸＤ０）３１１及び（ＭＸＣＯ）３１２を含む。これらのＺ出力はそれぞれＤタイプフリップフロップ３１３のＤ入力及びクロック入力につながる。Ｑ出力（ｑ０）は、もしあれば、次の段へのカウント信号を供給する。ＮＯＲゲート３１４は最終カウント信号（ｆｃ０）を供給する。除数ビット入力（ｄ０）は、マルチプレクサ３１１のＤ０入力の逆数（ｆ０）を出力する、インバータ３１５につながる。マルチプレクサによって用いられる “ｃｋｉ”及び“ｃｋｏ”信号入力の過剰なローディングを防ぐため、これらを次のモジュールに渡す前にバッファする。バッファ３１６は“ｃｋｉ”を受け取り、“ｃｋｉ＿ｂｕｆ０”を次のモジュールに送り出す。バッファ３１７は“ｃｋｏ”を受け取り、“ｃｋｏ＿ｂｕｆ０”を次の段に送り出す。
【００２３】
第２のモジュール３２０はモジュール３１０と同一であり、２つの１ビットマルチプレクサ（ＭＸＤ１）３２１及び（ＭＸＣ１）３２２を含む。これらのＺ出力はそれぞれＤタイプフリップフロップ（ＦＦ１）３２３のＤ入力及びクロック入力につながる。Ｑ出力（ｑ１）は、もしあれば、自身のカウントを次の段に供給する。ＯＲゲート３２４は最終カウント信号（ｆｃ１）を供給する。除数ビット入力（ｄ１）は、マルチプレクサ３２１のＤ０入力の逆数（ｆ１）を出力する、インバータ３２５につながる。バッファ３２６は先行するモジュールから“ｃｋｉ＿ｂｕｆ０”を受け取り、次のモジュールに対し“ｃｋｉ＿ｂｕｆ１”を生成する。バッファ３２７は“ｃｋｏ＿ｂｕｆ０”を受け取り、次のモジュールへ“ｃｋｏ＿ｂｕｆ１”を送り出す。
【００２４】
第３のモジュール３３０はモジュール３１０及び３２０と同一であり、２つの１ビットマルチプレクサ（ＭＸＤ２）３３１及び（ＭＸＣ２）３３２を含む。これらのＺ出力はそれぞれＤタイプフリップフロップ（ＦＦ２）３３３のＤ入力及びクロック入力につながる。Ｑ出力（ｑ２）は、もしあれば、次の段にカウントを供給する。ＯＲゲート３３４は、ＯＲゲート３３６及びＦＦＮ３０２に、リップルダウンする最終カウント信号（ｆｃ２）を供給する。除数ビット入力（ｄ２）は、マルチプレクサ３３１のＤ０入力の逆数（ｆ２）を出力する、インバータ３３５につながる。バッファ３３６は先行するモジュールから“ｃｋｉ＿ｂｕｆ１”を受け取り、“ｃｋｉ＿ｂｕｆ２”を任意の後続モジュールに対し送り出す。バッファ３３７は同様に先行するモジュール３２０から“ｃｋｏ＿ｂｕｆ１”を受け取り、“ｃｋｏ＿ｂｕｆ２”を送り出す。
【００２５】
“ｃｋｉ”及び“ｃｋｏ”信号が各段でバッファされない場合、分周器の拡張、例えば６ビットへの拡張は、基となる分周器のファンアウト制限を超過することになる。しかし、大型の構成用に常に十分に大きなバッファを含む場合には、これらは小型の構成の場合に比べ不必要に電力を消費することになる。各Ｍビットの構成は、従って、性能と電力消費との最適なバランスを見い出すために最適化を図る必要がある。
【００２６】
値Ｍに依存しないロードを達成するため、２つのインバータを各ビットブロックに加える。このモジュール式構成における各信号は分周器中のビットブロックの数に無関係のロードを有する。このようなモジュール式構成によって、設計者はトランジスタにおける単一のビットブロック及びレイアウトレベルの最適化が可能になり、そして簡易にＭ個のビットブロックをつないでＭビットのプログラマブル分周器を形成することが出来る。
【００２７】
図４は、本発明の実施形態である、代表的な、３ビットの完全なモジュール式の分周器を表し、ここで全体を参照符号４００にて総称する。これは分周器３００の性能は改善するが、代償として２つの種類のモジュール、奇数タイプと偶数タイプとが必要となる。モジュール式ドライバ４００は、Ｄタイプフリップフロップ（ＦＦＮ）４０２、入力クロック“ｃｋｉ”を受信するインバータ４０４、及びＮＡＮＤゲート４０６を備える。Ｑ出力（ｑｎ）は、出力クロック“ｃｋｏ”を供給するインバータ４０８につながる。
【００２８】
第１のモジュール４１０は偶数ビットタイプであり、２つの１ビットマルチプレクサ（ＭＸＤＯ）４１１及び（ＭＸＣＯ）４１２を含む。これらのＺ出力はそれぞれＤタイプフリップフロップ４１３のＤ入力及びクロック入力につながる。Ｑ出力（ｑ０）は、もしあれば、次の段にカウント信号を供給する。ＮＯＲゲート４１４は最終カウント信号（ｆｃ０）を供給する。除数ビット入力（ｄ０）は、マルチプレクサ４１１のＤ０入力の逆数（ｆ０）を出力する、インバータ４１５につながる。インバータ４１６は“ｃｋｉ”を受け取り、マルチプレクサ４１２のデータ入力（Ｄ０、Ｄ１）に対して“ｃｋｉ＿ｂｕｆ０”を生成する。インバータ４１７及び４１８は“ｃｋｏ”を受け取り、両マルチプレクサのセレクタ入力（Ｓ０）に対して“ｃｋｏ＿ｂｕｆ０ｉ”を生成する。
【００２９】
第２のモジュール４２０は、２つの１ビットマルチプレクサ（ＭＸＤ１）４２１及び（ＭＸＣ１）４２２を含む、奇数ビットタイプである。これらのＺ出力はそれぞれＤタイプフリップフロップ（ＦＦ１）４２３のＤ入力及びクロック入力につながる。Ｑ出力（ｑ１）は、もしあれば、次の段にカウント信号を供給する。ＮＡＮＤゲート４２４は最終カウント信号（ｆｃ１）を供給する。除数ビット入力（ｄ１）は、マルチプレクサ４２１のＤ０入力の逆数（ｆ１）を出力する、インバータ４２５につながる。インバータ４２６は“ｃｋｉ＿ｂｕｆ０”を受け取り、マルチプレクサ４２２のデータ入力（Ｄ０）に対して“ｃｋｉ＿ｂｕｆ１”を生成する。インバータ４２７は“ｃｋｏ＿ｂｕｆ０”を受け取り、両マルチプレクサ４２１及び４２２のセレクタ入力（Ｓ０）に対して“ｃｋｏ＿ｂｕｆ１”を生成する。
【００３０】
第３のモジュール４３０も偶数ビットタイプであり、２つの１ビットマルチプレクサ（ＭＸＤ２）４３１及び（ＭＸＣ２）４３２を含む。これらのＺ出力はそれぞれＤタイプフリップフロップ（ＦＦ２）４３３のＤ入力及びクロック入力につながる。Ｑ出力（ｑ２）は、もしあれば、次の段にカウント信号を供給する。ＮＯＲゲート４３４は最終カウント信号（ｆｃ２）を供給する。除数ビット入力（ｄ２）は、マルチプレクサ４３１のＤ０入力の逆数（ｆ２）を出力する、インバータ４３５につながる。インバータ４３６は“ｃｋｉ＿ｂｕｆ１”を受け取り、マルチプレクサ４３２のデータ入力（Ｄ０）に対して“ｃｋｉ＿ｂｕｆ２”を生成する。インバータ４３７及び４３８は先行する段４２０から“ｃｋｏ＿ｂｕｆ１”を受け取り、両マルチプレクサ４３１及び４３２のセレクタ入力（Ｓ０）に対して“ｃｋｏ＿ｂｕｆ２ｉ”を生成する。
【００３１】
追加的な除数ビットは、図４の例に示すような、追加的な奇数及び偶数タイプのモジュール式ビットブロックを加えることによって、調整できる。ｆｃ２、ｆｃ１、ｆｃ０を通るＦＦＮ４０２のＤ入力への累積伝播遅延が問題にならない場合には、奇数ビット又は偶数ビットのタイプにかかわらず、全ての段を同一にすることもできる。そうでなければ、特定のデジタル論理半導体技術が論理ゲート４０６、４１４、４２４及び４３４に用いられる。
【００３２】
分周器４００は、異なる奇数及び偶数タイプのモジュール式ビットブロックを使いて、全体の伝播遅延を減少させる。ＮＯＲゲート４１４、４３４は、偶数ビットブロックで使用され、ＮＡＮＤゲート４２４は、奇数ビットブロックで使用される。ＣＭＯＳ技術では、ＯＲゲートは２つの反転段を使用するため、２つの伝播遅延が課せされる。ＮＯＲ及びＮＡＮＤゲートは単一の反転段のみを備えるＣＭＯＳにて実装できる。結果的に、ＦＦＮ４０２のｑ０とＤ入力との間の伝播遅延は半分に削減されるため、プログラマブルな除算に対して、非常に高い“ｃｋｉ”入力周波数を容認することができる。
【００３３】
分周器１００、３００及び４００の“ｃｋｏ”出力は、５０％のデューティサイクルにはならない。５０％のデューティサイクル出力が重要である場合には、図５の分周器５００がその解を表す。
【００３４】
図５に、本発明の実施形態である、５０％のデューティサイクルの３ビットのプログラマブル分周器を示し、ここで全体を参照符号５００にて総称する。任意の除数入力ｄ０、ｄ１、ｄ２に対し、分周器５００は常に、Ｒ−Ｓフリップフロップ５０２の出力から、５０／５０デューティサイクルを備える“ｃｋｏ５０”を生成する。
【００３５】
分周器５００はさらに、Ｄタイプフリップフロップ５０４〜４０８、１ビットデータマルチプレクサ５１０〜５１６、ＯＲゲート５１８〜５２１、ＮＡＮＤゲート５２２、ＸＯＲゲート５２４〜５２７、ＡＮＤゲート５２８〜５３０、及びインバータ５３２〜５３７を備える。
【００３６】
ＦＦＮ５０５の“ｑｎ”出力はネゲートされて、インバータ５３７によりバッファされ、５０％ではないデューティサイクル“ｃｋｏ”を生成する。これは、ＦＦ０（５０６）、ＦＦ１（５０７）、及びＦＦ２（５０８）の周りをグループ化した３つのカウンタ段の実行／初期化モードを制御する。マルチプレクサＭＸＤ０（５１１）、ＭＸＣ０（５１２）、ＭＸＤ１（５１３）、ＭＸＣ１（５１４）、ＭＸＤ２（５１５）、及びＭＸＣ２（５１６）はトグルされ、次のクロックでのフリップフロップ５０６〜５０８への除数ｄ０〜ｄ２（ｆ１〜ｆ２）の読み込みか、又は先行する段からのオーバーフローカウントを可能にする。
【００３７】
“ｃｋｏ”信号は正確な出力周波数の除算値を有すが、必ずしも所望の５０％デューティサイクルではない。よって、ＮＡＮＤゲート５２２、ＸＯＲゲート５２４〜５２７、及びＡＮＤゲート５２８〜５３０によって形成される論理回路を、ｄ０〜ｄ２入力と組み合わせて使用し、Ｒ−Ｓラッチ５０２がいつトグルをクリアすべきかを決定する。“ｃｋｏ”信号、及びその反転形式“ｑｎ”、はマルチプレクサ５１０及びフリップフロップ５０４によって使用され、Ｒ―Ｓラッチ５０２をｄ０の状態によって設定する。他の組合わせ論理回路を使用して、同一の結果、例えば５０％のデューティサイクル“ｃｋｏ５０”を実現することも出来る。
【００３８】
図５を精査することにより、分周器５００の拡張構成は、当業者にとって明らかである。分周器５００実際上に任意のｍビットの除数を扱うように拡張することが出来る。
【００３９】
図６は分周器５００のプロトタイプ実装のテストにて主要な点で得られたいくつかの波形を示し、“ｃｋｏ５０”は５０％のデューティサイクルを備える出力を表す。
【００４０】
本発明の特定の実施形態を例示して記載したが、これらは本発明を限定するものではない。変更及び変形が当業者にとって明らかとなることは疑いの余地がなく、本発明は添付の特許請求の範囲によってのみ限定されることを意図している。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態である、３ビットのプログラマブル分周器の概略図である。
【図２】除数ｄｉｖｉｄｅ−ｂｙ−３に設定された、図１の分周器のプロトタイプ実装に対して測定された様々な主要波形を示す図である。
【図３】本発明の実施形態である、３ビットの、モジュール式プログラマブル分周器の概略図である。
【図４】本発明の他の実施形態である、３ビットの、モジュール式プログラマブル分周器の概略図である。
【図５】本発明の実施形態である、５０％のデューティサイクル出力を備える、３ビットのプログラマブル分周器の概略図である。
【図６】除数ｄｉｖｉｄｅ−ｂｙ−３に設定された、図４の分周器のプロトタイプ実装に対して測定された様々な主要波形を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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2008545320.tif 000010