(57)【要約】  【課題】  デバイス・チャネルに一軸性歪みを生成してキャリア移動度を向上させた半導体デバイスを提供する。  【解決手段】  本発明は、半導体デバイスのデバイス・チャネルに一軸性歪みを生成する半導体デバイスおよびその形成方法を提供する。一軸性歪みは、引張り性または圧縮性とすることができ、デバイス・チャネルに平行な方向である。一軸性歪みは、歪み誘発ライナ、歪み誘発ウェル、またはそれらの組み合わせによって、二軸性歪み基板表面において生成することができる。一軸性歪みは、歪み誘発ウェルおよび歪み誘発ライナの組み合わせによって、緩和基板において生成することも可能である。また、本発明は、歪み誘発分離領域によって二軸性歪みを増大させるための手段も提供する。更に、本発明が提供するＣＭＯＳデバイスにおいては、ＣＭＯＳ基板のデバイス領域を別個に処理して、圧縮性または引張り性の一軸性歪み半導体表面を提供する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体デバイスであって、
歪み誘発層の上の歪み半導体層を含む基板であって、前記歪み誘発層が前記歪み半導体層において二軸性歪みを生成する、基板と、
前記歪み半導体層のデバイス・チャネル部分の上のゲート導体を含む少なくとも１つのゲート領域であって、前記デバイス・チャネル部分が前記少なくとも１つのゲート導体に隣接したソース領域およびドレイン領域を分離する、ゲート領域と、
前記少なくとも１つのゲート領域上に位置する歪み誘発ライナであって、前記少なくとも１つのゲート領域の下にある前記歪み半導体層のデバイス・チャネル部分に対して一軸性歪みを生成する、歪み誘発ライナと、
を含む、半導体デバイス。
【請求項２】
前記歪み誘発ライナが、酸化物、ドーピングした酸化物、窒化物、Ａｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉＯ、またはそれらの組み合わせを含む、請求項１に記載の半導体デバイス。
【請求項３】
前記歪み誘発層が、原子重量パーセントで約５％から約５０％までの範囲の濃度でＧｅが存在するＳｉＧｅを含み、前記歪み半導体層において引張り力の下で前記二軸性歪みを生成し、前記歪み誘発ライナが引張り力の下にあり、前記歪み誘発ライナが前記歪み誘発層と共に前記デバイス・チャネルに平行な方向に引張り力のもとで前記一軸性歪みを与える、請求項２に記載の半導体デバイス。
【請求項４】
前記歪み誘発層が炭素をドーピングしたシリコンを含み、前記炭素が原子重量パーセントで約１％から約６％までの範囲の濃度で存在し、前記歪み半導体層において圧縮力の下で前記二軸性歪みを生成し、前記歪み誘発ライナが圧縮力の下にあり、前記歪み誘発ライナが前記歪み誘発層と共に前記デバイス・チャネルに平行な方向に圧縮力のもとで前記一軸性歪みを与える、請求項２に記載の半導体デバイス。
【請求項５】
本質的に引張り性の歪み誘電材料を含む分離領域を更に含み、前記本質的に引張り性の歪み誘電材料が前記歪み半導体層において引張り力の下で前記二軸性歪みを増大させる、請求項３に記載の半導体デバイス。
【請求項６】
本質的に圧縮性の歪み誘電材料を含む分離領域を更に含み、前記本質的に圧縮性の歪み誘電材料が前記歪み半導体層において圧縮力の下で前記二軸性歪みを増大させる、請求項４に記載の半導体デバイス。
【請求項７】
半導体デバイスであって、
歪み誘発層の上の歪み半導体層を含む基板であって、前記歪み誘発層が前記歪み半導体層において二軸性歪みを生成する、基板と、
前記基板の前記歪み半導体層のデバイス・チャネル部分の上のゲート導体を含む少なくとも１つのゲート領域であって、前記デバイス・チャネルがソース領域およびドレイン領域を分離する、ゲート領域と、
前記少なくとも１つのゲート領域に隣接した歪み誘発ウェルであって、前記歪み半導体層のデバイス・チャネル部分に対して一軸性歪みを生成する、歪み誘発ウェルと、
を含む、半導体デバイス。
【請求項８】
前記歪み誘発層が、約５％から約５０％までの範囲の濃度でＧｅが存在するＳｉＧｅを含み、前記歪み半導体層において引張り力の下で前記二軸性歪みを生成し、前記歪み誘発ウェルが、引張り力の下にある炭素をドーピングしたシリコンまたは炭素をドーピングしたシリコン・ゲルマニウムを含み、前記歪み誘発ウェルが前記歪み誘発層と共に前記デバイス・チャネルに平行な方向に引張り力のもとで前記一軸性歪みを与える、請求項７に記載の半導体デバイス。
【請求項９】
前記歪み誘発層が炭素をドーピングしたシリコンを含み、前記炭素が約１％から約６％までの範囲の濃度で存在し、前記歪み半導体層において圧縮力の下で前記二軸性歪みを生成し、前記歪み誘発ウェルがＳｉＧｅを含み、前記歪み誘発ウェルが前記歪み誘発層と共に前記デバイス・チャネルに平行な方向に圧縮力のもとで前記一軸性歪みを与える、請求項７に記載の半導体デバイス。
【請求項１０】
本質的に引張り性の歪み誘電材料を含む分離領域を更に含み、前記本質的に引張り性の歪み誘電材料が前記歪み半導体層において引張り力の下で前記二軸性歪みを増大させる、請求項８に記載の半導体デバイス。
【請求項１１】
本質的に圧縮性の歪み誘電材料を含む分離領域を更に含み、前記本質的に圧縮性の歪み誘電材料が前記歪み半導体層において圧縮力の下で前記二軸性歪みを増大させる、請求項９に記載の半導体デバイス。
【請求項１２】
半導体デバイスであって、
圧縮歪み半導体表面および引張り歪み半導体表面を含む基板であって、前記圧縮歪み半導体表面および引張り歪み半導体表面に二軸性の歪みがかかっている、基板と、
前記基板の前記圧縮歪み半導体層のデバイス・チャネル部分の上のゲート導体を含む、前記二軸性圧縮歪み半導体層の上の少なくとも１つのゲート領域と、
前記基板の前記引張り歪み半導体層のデバイス・チャネル部分の上のゲート導体を含む、前記引張り歪み半導体層の上の少なくとも１つのゲート領域と、
前記圧縮歪み半導体表面の上の前記少なくとも１つのゲート領域の上の圧縮歪み誘発ライナであって、前記圧縮歪み半導体表面の前記デバイス・チャネル部分に平行な方向に前記圧縮歪み半導体層において圧縮一軸性歪みを生成する、圧縮歪み誘発ライナと、
前記引張り歪み半導体層の上の前記少なくとも１つのゲート領域の上の引張り歪み誘発ライナであって、前記引張り歪み半導体層の前記デバイス・チャネル部分に平行な方向に前記引張り歪み半導体層において引張り一軸性歪みを生成する、引張り歪み誘発ライナと、
を含む、半導体デバイス。
【請求項１３】
前記圧縮歪み誘発ライナおよび前記引張り歪み誘発ライナが、酸化物、ドーピングした酸化物、窒化物、Ａｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉＯ、またはそれらの組み合わせを含む、請求項１２に記載の半導体デバイス。
【請求項１４】
前記基板の前記引張り歪み半導体層が、原子重量パーセントで約５％から約３０％までの範囲の濃度でＧｅが存在するＳｉＧｅを含む圧縮歪み誘発層の上に配置され、前記基板の前記圧縮歪み半導体層が、炭素をドーピングしたシリコンを含む引張り歪み誘発層の上に配置され、前記炭素が約０．５％から６％までの範囲の濃度で存在する、請求項１３に記載の半導体デバイス。
【請求項１５】
本質的に圧縮性の歪み誘電材料を含む、前記圧縮歪み半導体表面に当接する分離領域であって、前記圧縮歪み半導体表面において圧縮歪みを二軸的に増大させる、前記圧縮歪み半導体表面に当接する分離領域と、
本質的に圧縮性の歪み誘電材料を含む、前記二軸性引張り歪み半導体表面に当接する分離領域であって、二軸性歪みを圧縮力の下で増大させる、前記二軸性引張り歪み半導体表面に当接する分離領域と、
を更に含む、請求項１２に記載の半導体デバイス。
【請求項１６】
半導体デバイスであって、
圧縮歪み半導体表面および引張り歪み半導体表面を含む基板であって、前記圧縮歪み半導体表面および前記引張り歪み半導体表面に二軸性の歪みがかかっている、基板と、
前記基板の圧縮歪み半導体層のデバイス・チャネル部分の上のゲート導体を含む、前記圧縮歪み半導体層の上の少なくとも１つのゲート領域と、
前記基板の前記二軸性引張り歪み半導体層のデバイス・チャネル部分の上のゲート導体を含む、前記二軸性引張り歪み半導体層の上の少なくとも１つのゲート領域と、
前記二軸性圧縮歪み半導体表面の上の前記少なくとも１つのゲート領域に隣接した圧縮歪み誘発ウェルであって、前記圧縮歪み誘発ウェルが前記圧縮歪み半導体層において圧縮一軸性歪みを生成し、前記圧縮一軸性歪みが前記圧縮歪み半導体表面の前記デバイス・チャネル部分に平行な方向である、圧縮歪み誘発ウェルと、
前記引張り歪み半導体表面の上の前記少なくとも１つのゲート領域に隣接した引張り歪み誘発ウェルであって、前記引張り歪み誘発ウェルが前記引張り歪み半導体層において引張り一軸性歪みを生成し、前記引張り一軸性歪みが前記引張り歪み半導体表面の前記デバイス・チャネル部分に平行な方向である、引張り歪み誘発ウェルと、
を含む、半導体デバイス。
【請求項１７】
前記基板の前記引張り歪み半導体層が、原子重量パーセントで約５％から約３０％までの範囲の濃度でＧｅが存在するＳｉＧｅを含む圧縮歪み誘発層の上に配置され、前記基板の前記圧縮歪み半導体層が、炭素をドーピングしたシリコンを含む引張り歪み誘発層の上に配置され、前記炭素が約０．５％から６％までの範囲の濃度で存在する、請求項１６に記載の半導体デバイス。
【請求項１８】
前記圧縮歪み誘発ウェルがＳｉＧｅを含み、前記引張り歪み誘発ウェルが炭素をドーピングしたシリコンまたは炭素をドーピングしたシリコン・ゲルマニウムを含む、請求項１７に記載の半導体デバイス。
【請求項１９】
本質的に引張り性の歪み誘電材料を含む、前記圧縮歪み半導体表面に当接する分離領域であって、引張り二軸性歪みを引張り力の下で増大させる、前記圧縮歪み半導体表面に当接する分離領域と、
本質的に圧縮性の歪み誘電材料を含む、前記引張り歪み半導体表面に当接する分離領域であって、二軸性歪みを引張り力の下で増大させる、前記引張り歪み半導体表面に当接する分離領域と、
を更に含む、請求項１８に記載の半導体デバイス。
【請求項２０】
半導体デバイスであって、
半導体基板と、
前記半導体基板のデバイス・チャネル部分の上のゲート導体を含む少なくとも１つのゲート領域であって、前記デバイス・チャネル部分がソース領域およびドレイン領域を分離する、ゲート領域と、
前記少なくとも１つのゲート領域に隣接した歪み誘発ウェルと、
前記少なくとも１つのゲート領域上に位置する歪み誘発ライナであって、前記歪み誘発ライナおよび前記歪み誘発ウェルが、前記半導体基板において、前記デバイス・チャネルに平行な方向に一軸性歪みを生成する、歪み誘発ライナと、
を含む、半導体デバイス。
【請求項２１】
前記歪み誘発ライナが、酸化物、ドーピングした酸化物、窒化物、Ａｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、またはＨｆＳｉＯを含む、請求項２０に記載の半導体構造。
【請求項２２】
前記半導体基板が、約５％から約５０％までの範囲の濃度でＧｅが存在するＳｉＧｅを含んでいる下に位置する歪み誘発層によって誘発される二軸性引張り歪みを含み、前記歪み誘発ウェルが、炭素をドーピングしたシリコンまたは炭素をドーピングしたシリコン・ゲルマニウムを含み、一軸性歪みが引張り力の下にある、請求項２１に記載の半導体構造。
【請求項２３】
前記半導体基板が、炭素をドーピングしたシリコンを含んでいる下に位置する歪み誘発ライナによって誘発される二軸性圧縮歪みを含み、前記炭素が約１％から６％までの範囲の濃度で存在し、前記歪み誘発ウェルがＳｉＧｅを含み、一軸性歪みが圧縮力の下にある、請求項２１に記載の半導体構造。
【請求項２４】
前記半導体基板が、Ｓｉ、歪みＳｉ、Ｓｉ1-yＣy、Ｓｉ1-x-yＧｅxＣy、Ｓｉ1-xＧｅx、Ｓｉ合金、Ｇｅ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、シリコン・オン・インシュレータ（ＳＯＩ）、またはＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板を含む緩和結晶構造を有する、請求項２０に記載の半導体構造。
【請求項２５】
前記歪み誘発ライナおよび前記歪み誘発ウェルが内部引張り歪みを有し、前記歪み誘発ウェルが炭素をドーピングしたシリコンまたは炭素をドーピングしたシリコン・ゲルマニウムを含み、前記歪み誘発ライナが前記歪み誘発ウェルと共に、前記半導体基板の前記デバイス・チャネル部分に平行な引張り一軸性歪みを生成する、請求項２４に記載の半導体デバイス。
【請求項２６】
前記歪み誘発ライナおよび前記歪み誘発ウェルが内部圧縮歪みを含み、前記歪み誘発ウェルがＳｉＧｅを含み、一軸性歪みが圧縮力の下にある、請求項２４に記載の半導体デバイス。
【請求項２７】
半導体デバイスであって、
二軸性歪み半導体表面を有する第１のデバイス領域および緩和半導体表面を有する第２のデバイス領域を含む基板と、
前記二軸性歪み半導体表面のデバイス・チャネル部分の上のゲート導体を含む、前記二軸性歪み半導体表面の上の少なくとも１つのゲート領域と、
前記緩和半導体表面のデバイス・チャネル部分の上のゲート導体を含む、前記緩和半導体表面の上の少なくとも１つのゲート領域と、
前記緩和半導体表面の上の前記少なくとも１つのゲート領域の上および前記二軸性歪み半導体表面の上の前記少なくとも１つのゲート領域の上の歪み誘発ライナと、
前記緩和半導体表面の上の前記少なくとも１つのゲート領域に隣接した歪み誘発ウェルであって、前記歪み誘発ウェルが前記歪み誘発ライナと共に、前記第２のデバイス領域において前記緩和半導体表面の前記デバイス・チャネル部分に平行な方向に一軸性歪みを生成し、前記二軸性歪み半導体表面が前記歪み誘発ライナと共に、前記第１のデバイス領域において前記二軸性半導体表面の前記デバイス・チャネル部分に平行な前記方向に一軸性歪みを生成する、歪み誘発ウェルと、
を含む、半導体デバイス。
【請求項２８】
前記歪み誘発ウェルが前記第１のデバイス領域および前記第２のデバイス領域に存在する、請求項２７に記載の半導体デバイス。    
【請求項２９】
半導体デバイスであって、
二軸性歪み半導体表面を有する第１のデバイス領域および緩和半導体表面を有する第２のデバイス領域を含む基板と、
前記二軸性歪み半導体表面のデバイス・チャネル部分の上のゲート導体を含む、前記二軸性歪み半導体表面の上の少なくとも１つのゲート領域と、
前記緩和半導体表面のデバイス・チャネル部分の上のゲート導体を含む、前記緩和半導体表面の上の少なくとも１つのゲート領域と、
前記緩和半導体表面の上の前記少なくとも１つのゲート領域に隣接し、更に、前記二軸性歪み半導体表面の上の前記少なくとも１つのゲート領域に隣接した歪み誘発ウェルと、
前記緩和半導体表面の上の前記少なくとも１つのゲート領域の上の歪み誘発ライナであって、前記歪み誘発ライナが前記歪み誘発ウェルと共に、前記第２のデバイス領域において前記緩和半導体表面の前記デバイス・チャネル部分に平行な方向に一軸性歪みを生成し、前記二軸性歪み半導体表面が前記歪み誘発ウェルと共に、前記第１のデバイス領域において前記二軸性半導体表面の前記デバイス・チャネル部分に平行な前記方向に一軸性歪みを生成する、歪み誘発ライナと、
を含む、半導体デバイス。
【請求項３０】
半導体構造を設ける方法であって、
少なくとも１つの歪み半導体表面を有する基板を設けるステップであって、前記少なくとも１つの歪み半導体表面が第１の方向および第２の方向に大きさが等しい内部歪みを有し、前記第１の方向が同一平面内にあって前記第２の方向に垂直である、ステップと、
前記少なくとも１つの歪み半導体表面の上に少なくとも１つの半導体デバイスを生成するステップであって、前記少なくとも１つの半導体デバイスが前記半導体表面のデバイス・チャネル部分の上のゲート導体を含み、前記デバイス・チャネルがソース領域およびドレイン領域を分離する、ステップと、
前記少なくとも１つのゲート領域の上に歪み誘発ライナを形成するステップであって、前記歪み誘発ライナが前記少なくとも１つの半導体表面において前記デバイス・チャネルに平行な方向に一軸性歪みを生成し、前記第１の方向の前記歪みの大きさが前記第２の方向とは異なる、ステップと、
を含む、方法。
【請求項３１】
前記少なくとも１つの歪み半導体層を有する前記基板を設けるステップが、ＳｉＧｅ層の上にある引張り歪みエピタキシャル成長半導体層を設けるステップを含み、前記ＳｉＧｅ層が約５％から約３０％までの範囲の濃度で存在するＧｅを有し、
前記歪み誘発ライナが、圧縮応力または引張り応力を生成する条件の下で化学気相付着を用いて堆積した酸化物、窒化物、ドーピングした酸化物、またはそれらの組み合わせを含む、請求項３０に記載の方法。
【請求項３２】
前記少なくとも１つの歪み半導体層を有する前記基板を設けるステップが、炭素をドーピングしたシリコン層の上にある圧縮歪みエピタキシャル成長半導体層を設けるステップを含み、炭素を有する前記炭素をドーピングしたシリコン層が約０．５％から６％までの範囲の濃度で存在し、
前記歪み誘発ライナが、圧縮応力または引張り応力を生成する条件の下で化学気相付着を用いて堆積した酸化物、窒化物、ドーピングした酸化物、またはそれらの組み合わせを含む、請求項３０に記載の方法。
【請求項３３】
半導体構造を設ける方法であって、
少なくとも１つの歪み半導体表面を有する基板を設けるステップであって、前記少なくとも１つの歪み半導体表面が第１の方向および第２の方向に大きさが等しい内部歪みを有し、前記第１の方向が同一平面内にあって前記第２の方向に垂直である、ステップと、
前記少なくとも１つの歪み半導体表面の上に少なくとも１つの半導体デバイスを生成するステップであって、前記少なくとも１つの半導体デバイスが前記半導体表面のデバイス・チャネル部分の上のゲート導体を含み、前記デバイス・チャネルがソース領域およびドレイン領域を分離する、ステップと、
前記少なくとも１つのゲート領域に隣接して歪み誘発ウェルを形成するステップであって、前記歪み誘発ウェルが前記少なくとも１つの歪み半導体表面において前記デバイス・チャネルに平行な方向に一軸性歪みを生成し、前記第１の方向の前記歪みの大きさが前記第２の方向とは異なる、ステップと、
を含む、方法。
【請求項３４】
前記歪み誘発ウェルを形成するステップが、前記歪み成長半導体表面の表面をエッチングしてくぼみを設け、前記くぼみ内に歪み誘発材料を含むシリコンをエピタキシャル成長させるステップを含み、
約０．５％から６％までの範囲の濃度で炭素をドーピングした前記くぼみ内のシリコンが、引張り歪み誘発ウェルを提供し、約５％から約５０％までの範囲の濃度でＧｅが存在する前記くぼみ内のシリコン・ゲルマニウムが圧縮歪み誘発ウェルを提供する、請求項３３に記載の方法。
【請求項３５】
前記エッチングを形成するステップが、方向性および非方向性エッチングを含むエッチング・プロセスを含み、前記くぼみが前記少なくとも１つのゲート領域に隣接したスペーサをアンダーカットする、請求項３４に記載の方法。
【請求項３６】
半導体構造を設けるステップであって、
緩和基板を設けるステップと、
前記緩和基板の上に少なくとも１つの半導体デバイスを生成するステップであって、前記少なくとも１つの半導体デバイスが、前記半導体表面のデバイス・チャネル部分の上のゲート導体を含み、前記デバイス・チャネルがソース領域およびドレイン領域を分離する、ステップと、
前記デバイス・チャネルに隣接した歪み誘発ウェルを形成するステップと、
前記少なくとも１つのゲート領域の上に歪み誘発ライナを形成するステップであって、前記歪み誘発ライナおよび前記歪み誘発ウェルが前記デバイス・チャネルにおいて一軸性歪みを与える、ステップと、
を含む、方法。
【請求項３７】
半導体構造を設ける方法であって、
第１のデバイス領域および第２のデバイス領域を有する基板を設けるステップと、
前記第１のデバイス領域および前記第２のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも１つの半導体デバイスを生成するステップと、
前記第１のデバイス領域および第２のデバイス領域において一軸性歪みを生成するステップであって、前記一軸性歪みが前記第１のデバイス領域および前記第２のデバイス領域の前記デバイス・チャネルに平行な方向である、ステップと、
を含む、方法。
【請求項３８】
前記第１のデバイス領域および前記第２のデバイス領域における前記一軸性歪みが引張り性または圧縮性であり、前記第１のデバイス領域における前記一軸性歪みが前記第２のデバイス領域と同一または異なる、請求項３７に記載の方法。
【請求項３９】
前記第１のデバイス領域および前記第２のデバイス領域において一軸性歪みを生成するステップが、更に、
前記第１のデバイス領域および前記第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって、この構造が、前記少なくとも１つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスの上の歪み誘発ライナの第１の組み合わせ、前記少なくとも１つの半導体デバイスの下にある前記二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスに隣接した歪み誘発ウェルを含む第２の組み合わせ、前記少なくとも１つの半導体デバイスの下にある前記二軸性歪み半導体表面、前記少なくとも１つの半導体デバイスの上の歪み誘発ライナ、および、前記少なくとも１つの半導体デバイスに隣接した歪み誘発ウェルを含む第３の組み合わせ、または、前記少なくとも１つの半導体デバイスの下にある緩和基板、緩和表面上の前記少なくとも１つの半導体デバイスの上の前記歪み誘発ライナ、および、前記少なくとも１つの半導体デバイスに隣接した前記歪み誘発ウェルを含む第４の組み合わせを含み、前記第１のデバイス領域における前記歪み誘発構造の組み合わせが前記第２のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる、ステップを含む、請求項３８に記載の方法。
【請求項４０】
前記第１のデバイス領域における前記一軸性歪みが引張り力の下にあり、少なくとも１つのｎＦＥＴを含み、前記第２のデバイス領域が圧縮力の下にあり、少なくとも１つのｐＦＥＴを含む、請求項３７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子およびホールの移動度を高めた半導体デバイスに関し、更に具体的には、電子およびホールの移動度を高めたシリコン（Ｓｉ）含有層を含む半導体デバイスに関する。また、本発明は、かかる半導体デバイスを形成するための方法を提供する。
【背景技術】
【０００２】
３０年以上の間、シリコン金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal oxide semiconductor field effect transistor）の小型化が進み、世界中の半導体業界を引っ張っている。何十年もの間、絶えず続いているスケーリング（scaling）に対して様々な画期的な手法が予想されてきたが、多くの挑戦があったにもかかわらず、革新の歴史はムーアの法則を維持している。しかしながら、今日、金属酸化膜半導体トランジスタが従来のスケーリングの限界に達し始めているという徴候が増えている。相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal oxide semiconductor）の絶え間ないスケーリングに対する短期間および長期間の挑戦を簡潔に要約したものは、InternationalTechnology Roadmap for Semiconductors（ＩＴＲＳ）の２００２年最新版の「Grand Challenges」セクションに見ることができる。デバイス、材料、回路、およびシステムの極めて詳細な検討は、Proc. IEEE、Vol.89、No. 3（２００１年３月）、半導体技術の限界に関する特別号に見ることができる。
【０００３】
絶えず続いているスケーリングによって、ＭＯＳＦＥＴの性能、従ってＣＭＯＳの性能を改善することはますます難しくなっているので、スケーリングなしで性能を改善するための方法が重要になっている。これを行うための１つの方法は、キャリア（電子あるいはホールまたはその両方）の移動度を高めることである。キャリア移動度の向上は、例えば、Ｓｉ格子に適切な歪みを導入することによって得ることができる。
【０００４】
歪みの適用は、シリコン（Ｓｉ）含有物質の格子寸法を変化させる。格子寸法を変化させることによって、材料の電子バンド構造も変化する。この変化は、真性半導体においてはごくわずかであり、結果として抵抗に小さい変化が生じる場合がある。しかしながら、半導体材料にドーピングを行って、すなわちｎ−型として、更に部分的にイオン化すると、エネルギ・バンドの極めて小さな変化が、不純物レベルおよびバンド・エッジ間のエネルギ差に大きな割合の変化を生じる可能性がある。この結果、キャリア輸送特性が変化するが、これは場合によっては著しく大きい変化である場合がある。更に、物理的な応力（引張りまたは圧縮）を用いることによって、Ｓｉ含有基板上に製造したデバイスの性能を高めることができる。
【非特許文献１】International Technology Roadmap for Semiconductors（ＩＴＲＳ）、２００２年最新版の「Grand Challenges」セクション
【非特許文献２】Proc. IEEE、Vol.89、No. 3（２００１年３月）、半導体技術の限界に関する特別号
【非特許文献３】K Rim、p. 98、VLSI 2002
【非特許文献４】B. Lee、IEDM 2002
【非特許文献５】S. Takagi等、p. 03-57、IEDM 2003
【非特許文献６】K. Rim等、p. 3-49、IEDM 2003
【非特許文献７】Q. Xiang等、VLSI 2003
【非特許文献８】J. R. Hwang等、VLSI 2003
【非特許文献９】T. Sanuki等、IEDM 2003
【発明の開示】
【発明が解決しようとする課題】
【０００５】
デバイス・チャネルに沿った圧縮歪みは、ｐ−型電界効果トランジスタ（ｐＦＥＴ）の駆動電流を増大させ、ｎ−型電界効果トランジスタ（ｎＦＥＴ）の駆動電流を低減させる。デバイス・チャネルに沿った引張り歪みは、ｎＦＥＴの駆動電流を増大させ、ｐＦＥＴの駆動電流を低減させる。
【０００６】
緩和ＳｉＧｅバッファ層または緩和ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）上の歪みシリコンでは、ｎＦＥＴ（K Rim、p. 98、VLSI 2002、B. Lee、IEDM2002）およびｐＦＥＴ（K Rim等、p. 98、VLSI 2002）デバイスの双方について駆動電流が高くなることが実証されている。ＳＧＯＩ基板上の歪みシリコンまたはインシュレータの直接上にある歪みシリコン（ＳＳＤＯＩ：strained silicon directly on insulator）を有することが、短チャネル効果を低減させ、ＳｉＧｅにおけるＡｓ拡散の増大等のようないくつかのプロセス関連問題を減少させることができる（S. Takagi等、p. 03-57、IEDM2003；K. Rim等、p. 3-49、IEDM2003）としても、デバイスが極めて短いチャネル寸法まで小型化すると、駆動電流の向上は小さくなり始める（Q. Xiang等、VLSI2003；J. R. Hwang等、VLSI2003）。「極めて短いチャネル」という言葉は、約５０ｎｍ未満の長さを有するデバイス・チャネルを示す。
【０００７】
極めて短いチャネルのデバイスにおける駆動電流の低減は、ソース／ドレイン直列抵抗の結果として生じ、移動度の劣化は、強いハロ・ドーピング、速度飽和、および自己加熱によるチャネル・ドーピングの増大によると考えられる。
【０００８】
更に、緩和ＳｉＧｅ上にエピタキシャル成長させた歪みＳｉ等の二軸性引張り歪みの場合、ｐＦＥＴデバイスのホール移動度が著しく向上するのは、デバイス・チャネルが高い（＞１％）歪みの下にある場合のみであるが、これは結晶欠陥を生じやすいという欠点がある。更に、緩和ＳｉＧｅの上にエピタキシャル成長させたＳｉの格子不整合によって生じる歪みは、浅いトレンチ・アイソレーション領域によって誘発される応力によって減じられるが、浅いトレンチ・アイソレーション領域の効果が特に顕著であるのは、ゲート・エッジからソース／ドレイン領域の端部までの寸法が約５００ｎｍ以下であるデバイスの場合である（T. Sanuki等、IEDM2003）。
【０００９】
半導体デバイスのスケーリングを更に進めるためには、基板内に生成される歪みレベルを制御し、生成可能な歪みを増大させるための新しい方法を開発する必要がある。絶え間ないスケーリングによって歪みシリコンの向上を維持するためには、シリコン含有層内で歪みの量を維持または増大させなければならない。ｐＦＥＴデバイスにおいてキャリア移動度を高めるために、更に革新が必要とされている。
【課題を解決するための手段】
【００１０】
本発明が提供する歪みｎＦＥＴデバイスにおいては、デバイス・チャネルに平行な方向に引張り一軸性歪みがかかっているデバイス・チャネルにおいて、キャリア移動度を向上させている。また、本発明が提供する歪みｐＦＥＴデバイスにおいては、デバイス・チャネルに平行な方向にデバイスにかかっている圧縮一軸性歪みによって、キャリア移動度を向上させている。本発明は、更に、同一基板上にｐＦＥＴおよびｎＦＥＴデバイスを含むＣＭＯＳ構造を提供する。ｐＦＥＴデバイスのデバイス・チャネルは一軸性圧縮歪みの下にあり、ｎＦＥＴデバイスのデバイス・チャネルは一軸性引張り歪みの下にあり、双方ともデバイス・チャネルに平行な方向である。
【００１１】
本発明において、前述のことを達成するため、半導体表面上にトランジスタを形成する。半導体表面は、二軸性引張り歪みを有し、ＳｉＧｅ層の上にエピタキシャル成長させるか、または、二軸性圧縮歪みを有し、炭素をドーピングしたシリコン層の上にエピタキシャル成長させる。次いで、デバイス・チャネルに一軸性の引張りまたは圧縮歪みを誘発する。一軸性の引張りまたは圧縮歪みは、トランジスタあるいはデバイス・チャネルに当接する歪み誘発ウェルまたはその両方の上に位置する歪み誘発誘電ライナによって生成される。
【００１２】
本発明の別の態様は、半導体構造である。この構造において、二軸性歪みデバイス・チャネルに隣接した歪み誘発ウェルは、デバイス・チャネルに平行な一軸性圧縮歪みまたは一軸性引張り歪みを誘発する。
【００１３】
本発明の別の態様は、上述の半導体構造を形成する方法である。この方法は、基板のデバイス・チャネル部分内に一軸性歪みを与える応力誘発ライナあるいは歪み誘発ウェルまたはその両方を含む。
【００１４】
本発明の別の態様は、半導体層内の二軸性歪みを増大させる方法である。半導体層内の二軸性歪みは、本質的に圧縮性または引張り性の誘電フィル材料を有するアクティブ・デバイス領域を取り囲む分離領域を形成することによって、圧縮力または引張り力の下で増大させることができる。本発明の方法に従って、歪み誘発ライナの代わりに、または歪み誘発ライナと組み合わせて、少なくとも１つのゲート領域に隣接した１組の歪み誘発ウェルを形成することによって、一軸性歪みを誘発することができる。
【００１５】
また、本発明は、緩和基板上に形成した半導体デバイスのキャリア移動度を向上させる。トランジスタの上に配置した歪み誘発ライナおよびデバイス・チャネルに隣接して配置した歪み誘発ウェルの組み合わせによって、トランジスタのデバイス・チャネルに平行な一軸性歪みを与える。
【００１６】
本発明の別の態様は、ｎＦＥＴおよびｐＦＥＴデバイスを含む相補型金属酸化膜半導体（ＣＭＯＳ）構造である。この構造において、デバイスは、二軸性歪み半導体表面あるいは緩和半導体表面またはその両方を有する基板上に形成することができる。広義には、緩和半導体表面および二軸性歪み半導体表面の双方を有する基板上に形成したＣＭＯＳ構造を設けるための１つの方法は、第１のデバイス領域および第２のデバイス領域を有する基板を設けるステップと、前記第１のデバイス領域および前記第２のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも１つの半導体デバイスを生成するステップと、前記第１のデバイス領域および第２のデバイス領域において一軸性歪みを生成するステップと、を含み、前記一軸性歪みが前記第１のデバイス領域および前記第２のデバイス領域の前記デバイス・チャネルに平行な方向である。第１のデバイス領域は二軸性歪み半導体表面を含むことができ、第２のデバイス領域は緩和半導体表面を含むことができる。
【００１７】
本発明によれば、第１のデバイス領域および第２のデバイス領域において一軸性歪みを生成するステップが、更に、第１のデバイス領域および第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップを含む。第１のデバイス領域は、二軸性歪み半導体表面および少なくとも１つの半導体デバイスの上の歪み誘発ライナ、二軸性歪み半導体表面および少なくとも１つの半導体デバイスに隣接した歪み誘発ウェル、またはそれらの組み合わせを含むことができる。第２のデバイス領域は、緩和半導体表面、少なくとも１つの半導体デバイスの上の歪み誘発ライナ、および少なくとも１つの半導体デバイスに隣接した歪み誘発ウェルを含むことができる。
【発明を実施するための最良の形態】
【００１８】
本発明は、ｐＦＥＴおよびｎＦＥＴデバイスを含むＣＭＯＳ構造を提供する。各デバイス・タイプのデバイス・チャネルにおける単位格子の対称性は３つの方向に分解することができ、各方向の格子寸法（定数）は少なくとも０．０５％異なる。デバイス・チャネルにおける格子の方向は、チャネル面に平行（ｘ方向）、チャネル面に垂直（ｙ方向）、およびチャネル面から外れている（ｚ方向）を含む。
【００１９】
本発明は、更に、歪みシリコンｎＦＥＴを提供する。このｎＦＥＴにおいては、ｎＦＥＴデバイス・チャネルに平行な格子定数がｎＦＥＴデバイス・チャネルに垂直な格子定数よりも大きく、この格子定数の差はデバイス・チャネルに平行な引張り一軸性歪みによって引き起こされる。また、本発明は、歪みシリコンｐＦＥＴを提供する。このｐＦＥＴにおいては、ｐＦＥＴデバイス・チャネルに垂直な格子定数がｐＦＥＴデバイス・チャネルに平行な格子定数よりも大きく、この格子定数の差はデバイス・チャネルに平行な圧縮一軸性歪みによって引き起こされる。本発明は、更に、緩和基板表面上のｐＦＥＴデバイスあるいはｎＦＥＴデバイスまたはその両方を提供する。このデバイスにおいては、歪み誘発ライナおよび歪み誘発ウェルの組み合わせによって、ｐＦＥＴデバイスあるいはｎＦＥＴデバイスまたはその両方のデバイス・チャネル部分に平行な一軸性歪みが生成される。
【００２０】
ここで、本発明について、本出願に添付する図面を参照して、更に詳細に論じる。添付図面において、同様の要素あるいは対応する要素またはその両方は、同様の参照番号によって示す。図面においては、単一のゲート領域を図示し説明する。この例示にもかかわらず、本発明は、単一のゲート領域を含む構造に限定されない。むしろ、複数のかかるゲート領域が考えられる。
【００２１】
図１を参照すると、本発明の一実施形態において、ｎ−型電界効果トランジスタ（ｎＦＥＴ）２０が設けられ、多層スタック１０のデバイス・チャネル１２において一軸性引張り歪みを有する。一軸性引張り歪みは、デバイス・チャネル１２の長さに平行な方向である。デバイス・チャネル１２の長さは、デバイスのソース領域およびドレイン領域１３、１４の拡張部７を分離する。ｎＦＥＴ２０のデバイス・チャネル１２内の一軸性引張り歪みは、二軸性引張り歪み半導体層１５および引張り歪み誘発ライナ２５の組み合わせによって生成される。ゲート領域５は、ゲート誘電体２の上のゲート導体３を含む。
【００２２】
二軸性引張り歪み半導体層１５は、ＳｉＧｅ歪み誘発層１７の上にシリコンをエピタキシャル成長させることによって形成する。二軸性引張り歪みは、格子定数がシリコンのものより大きい材料で形成される表面上に成長させたエピタキシャル・シリコンにおいて誘発される。ゲルマニウムの格子定数は、シリコンのものより約４．２パーセント大きく、ＳｉＧｅ合金の格子定数は、そのゲルマニウム濃度に対して線形である。この結果、５０原子パーセントのゲルマニウムを含むＳｉＧｅ合金の格子定数は、シリコンの格子定数よりも約２．１倍大きい。かかるＳｉＧｅ歪み誘発層１７上にＳｉをエピタキシャル成長させると、Ｓｉ層には二軸性引張り歪みがかかり、下にあるＳｉＧｅ歪み誘発層１７は実質的に、完全にまたは部分的に、歪みがかからない、すなわち緩和されている。
【００２３】
「二軸性引張り」という言葉は、ｎＦＥＴデバイス・チャネル１２に平行な第１の方向およびｎＦＥＴデバイス・チャネル１２に垂直な第２の方向に引張り歪みが生成されることを示す。第１の方向の歪みの大きさは、第２の方向の歪みの大きさに等しい。
【００２４】
引張り歪み誘発ライナ２５は、好ましくはＳｉ3Ｎ4を含み、ゲート領域５の上、および、ゲート領域５に隣接した二軸性引張り歪み半導体層１５の露出した表面の上に配置される。引張り歪み誘発ライナ２５は、二軸性引張り歪み半導体層１５と共に、約１００ＭＰａから約３０００ＭＰａまでの範囲でデバイス・チャネル１２に対する一軸性引張り歪みを生成する。デバイス・チャネル１２に対する一軸性歪みの方向は、デバイス・チャネル１２の長さに平行である。
【００２５】
引張り歪み誘発ライナ２５を形成する前に、デバイス・チャネル１２には二軸性引張り歪みがかかっており、デバイス・チャネル１２に垂直な方向に生成される歪みの大きさは、デバイス・チャネル１２に平行な方向に生成される歪みに等しい。引張り歪み誘発ライナ２５の適用によって、デバイス・チャネル１２に平行な方向（ｘ方向）に一軸性歪みが生じ、デバイス・チャネル１２に平行な引張り歪みの大きさは、デバイス・チャネル１２に垂直な引張り歪みの大きさよりも大きい。更に、デバイス・チャネル１２に沿ったｎＦＥＴデバイス２０内の格子定数は、デバイス・チャネル１２を横断する格子定数よりも大きい。
【００２６】
更に図１を参照すると、本発明の別の実施形態において、各ソース領域およびドレイン領域１３、１４において、デバイス・チャネル１２に隣接して、引張り歪み誘発ウェル３０が配置されている。引張り歪み誘発ウェル３０は、炭素をドーピングしたシリコン（Ｓｉ：Ｃ）または炭素をドーピングしたシリコン・ゲルマニウム（ＳｉＧｅ：Ｃ）を含む。本質的に引張り性の（intrinsically tensile）Ｓｉ：Ｃを含む引張り歪み誘発ウェル３０は、二軸性引張り歪み半導体層１５のくぼんだ部分の上にエピタキシャル成長させることができる。「本質的に引張り性のＳｉ：Ｃ層」という言葉は、Ｓｉ：Ｃ層が内部引張り歪みのもとにあることを示し、この引張り歪みは、Ｓｉ：Ｃの小さい方の格子寸法とＳｉ：Ｃが上にエピタキシャル成長されている層の大きい方の格子寸法との間の格子不整合によって生成される。引張り歪み誘発ウェル３０によって、ｎＦＥＴデバイス・チャネル１２内において、デバイス・チャネル１２に平行な方向に、一軸性引張り歪みが生成される。
【００２７】
一実施形態において、引張り歪み誘発ライナ２５を設ける場合に、引張り歪み誘発ウェル３０を省略することができる。本発明の別の実施形態では、引張り歪み誘発ウェル３０を設ける場合に、引張り歪み誘発ライナ２５を省略することができる。更に別の実施形態では、引張り歪み誘発ウェル３０および引張り歪み誘発ライナ２５の双方を用いる。ここで、本発明のｎＦＥＴ２０を形成するための方法について、更に詳細に説明する。
【００２８】
第１のプロセス・ステップにおいて、二軸性引張り歪み半導体層１５を含む多層スタック１０を設ける。多層スタック１０は、ＳｉＧｅ上の引張り歪みＳｉ、インシュレータ上のＳｉＧｅ上の歪みＳｉ（ＳＳＧＯＩ）、またはインシュレータの直接上にある引張り歪みＳｉ（ＳＳＤＯＩ）を含むことができる。好適な実施形態において、多層スタック１０は、ＳｉＧｅ歪み誘発層１７の上にシリコン含有二軸性引張り歪み半導体層１５を有する歪みＳＳＧＯＩを含む。
【００２９】
第１のプロセス・ステップにおいて、Ｓｉ含有基板９の上にＳｉＧｅ歪み誘発層１７を形成する。「Ｓｉ含有層」という言葉は、本明細書中では、シリコンを含む材料を示すために用いる。Ｓｉ含有材料の説明のための例は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、ポリシリコンすなわちｐｏｌｙＳｉ、エピタキシャル・シリコンすなわちｅｐｉ−Ｓｉ、アモルファスＳｉすなわちａ：Ｓｉ、ＳＯＩ、およびそれらの多層を含むが、これらに限定されない。ＳｉＧｅ歪み誘発層１７とＳｉ含有基板９との間に、任意の絶縁層を配置しても良い。
【００３０】
エピタキシャル成長プロセスを用いて、または、化学気相付着（ＣＶＤ）等の堆積プロセスによって、Ｓｉ含有基板９全体の上に、ＳｉＧｅ歪み誘発層１７を形成する。ＳｉＧｅ歪み誘発層１７のＧｅ含有量は通常、原子重量％で５％から５０％までの範囲であり、もっと典型的なのは１０％から２０％である。通常、ＳｉＧｅ歪み誘発層１７は、約１０ｎｍから約１００ｎｍまでの範囲の厚さに成長させることができる。
【００３１】
次いで、ＳｉＧｅ層１７の上に、二軸性引張り歪み半導体層１５を形成する。二軸性引張り歪み半導体層１５は、エピタキシャル成長させたＳｉ含有材料を含み、これは、下にあるＳｉＧｅ層１７の格子寸法よりも小さい格子寸法を有する。二軸性引張り歪み半導体層１５は、その臨界厚さ未満の厚さに成長させることができる。通常、二軸性引張り歪み半導体層１５は、約１０ｎｍから約１００ｎｍまでの範囲の厚さに成長させることができる。
【００３２】
あるいは、二軸性引張り歪み半導体層１５は、絶縁層の上に直接形成して、インシュレータの直接上にある歪みシリコン（ＳＳＤＯＩ）基板を設けることも可能である。この実施形態では、エピタキシャルＳｉを含む二軸性引張り歪み半導体層１５を、ＳｉＧｅ表面を有するウエハ上に成長させる。次いで、熱ボンディング等のボンディング方法を用いて、二軸性引張り歪み半導体層１５を支持基板の誘電層に接合する。ボンディングの後、歪みＳｉＧｅ表面を有するウエハおよび歪みＳｉ層の上のＳｉＧｅ層を、スマート・カットおよびエッチングを含むプロセスを用いて除去して、誘電層に直接接合された二軸性引張り歪み半導体層２６を得る。少なくとも二軸性引張り歪み半導体層１５を有する絶縁体基板１０５の直接上にある歪みＳｉの形成に関するこれ以上の詳細な説明は、「STRAINED Si ON INSULATOR STRUCTURES」と題する共に譲渡された（co-assigned）米国特許第６，６０３，１５６号に与えられている。この特許は、その全体が引用により本願にも含まれるものとする。
【００３３】
二軸性引張り歪み半導体層１５を有する多層構造１０を形成した後、従来のＭＯＳＦＥＴ処理ステップを用いてｎＦＥＴデバイス２０を形成する。このステップは、従来のゲート酸化前洗浄およびゲート誘電体２の形成、ゲート電極３の形成およびパターニング、ゲート再酸化、ソースおよびドレイン拡張部７の形成、堆積およびエッチングによる側壁スペーサ４の形成、ならびにソースおよびドレイン１３、１４の形成を含むが、これらに限定されない。
【００３４】
次のプロセス・ステップにおいて、少なくともゲート領域５の上およびゲート領域５に隣接した二軸性引張り歪み半導体層１５の露出表面の上に、引張り歪み誘発ライナ２５を堆積する。引張り歪み誘発ライナ２５は、二軸性引張り歪み半導体層１５と共に、ｎＦＥＴデバイスのデバイス・チャネル１２内に、デバイス・チャネル１２に平行な方向を有する一軸性引張り歪みを生成する。引張り歪み誘発ライナ２５は、窒化物、酸化物、ドーピングした酸化物を含むことができ、例えば、リン酸ホウ素シリケート・ガラス、Ａｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉＯ、半導体処理に共通する他の誘電材料、またはそれらのいずれかの組み合わせである。引張り歪み誘発ライナ２５は、約１０ｎｍから約５００ｎｍまでの範囲の厚さを有することができ、好ましくは約５０ｎｍである。引張り歪み誘発ライナ２５は、プラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）または急速熱化学気相付着（ＲＴＣＶＤ）によって堆積することができる。
【００３５】
好ましくは、引張り歪み誘発ライナ２５はＳｉ3Ｎ4等の窒化物を含む。堆積プロセスのプロセス条件は、堆積した層内に本質的な引張り歪みを与えるように選択する。例えば、プラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）は、本質的な引張り歪みを有する窒化物応力誘発ライナを提供することができる。ＰＥＣＶＤによって堆積された窒化物応力誘発ライナの応力状態は、堆積条件を変更して堆積チャンバ内の反応速度を変えることによって制御することができる。更に具体的には、ＳｉＨ4／Ｎ2／Ｈｅガス流量、圧力、ＲＦ電力、および電極ギャップ等の堆積条件を変更することによって、堆積した窒化物歪み誘発ライナの応力状態を設定可能である。
【００３６】
別の例では、急速熱化学気相付着（ＲＴＣＶＤ）によって、内部引張り歪みを有する窒化物引張り歪み誘発ライナ２５を提供することができる。ＲＴＣＶＤによって堆積した窒化物引張り歪み誘発ライナ２５内に生成される内部引張り歪みの大きさは、堆積条件を変更することによって制御することができる。更に具体的には、前駆物質の組成、前駆物質の流量、および温度等の堆積条件を変更することによって、窒化物引張り歪み誘発ライナ２５内の引張り歪みの大きさを設定可能である。
【００３７】
本発明の別の実施形態において、ｎＦＥＴデバイス２０を形成した後、引張り歪み誘発ライナ２５を堆積する前に、引張り歪み誘発ウェル３０を形成することができる。第１のプロセス・ステップにおいて、ソース領域およびドレイン領域１３、１４を配置した二軸性引張り歪み半導体層１５の部分内に、くぼみを形成する。くぼみは、フォトリソグラフィおよびエッチングを用いて形成可能である。具体的には、好ましくはパターニングしたフォトレジストを含むエッチング・マスクを、ゲート領域に隣接した二軸性引張り歪み半導体層１５の部分を除いた構造全体の表面上に形成する。次いで、方向性（異方性）エッチングによって、ソース領域およびドレイン領域１３、１４の上にある二軸性引張り歪み半導体層１５の表面に、ゲート領域５が配置されている表面から約１０ｎｍから約３００ｎｍまでの深さまで、くぼみを形成する。
【００３８】
好適な実施形態において、引張り歪み誘発ウェル３０は、ゲート領域５においてゲート電極３に当接する側壁スペーサ４の下に延出する。引張り歪み誘発ウェル３０をデバイス・チャネル１２に近付けて配置することで、デバイス・チャネル１２に沿って生成される歪みが増大する。引張り歪み誘発ウェル３０は、デバイス・チャネル１２にごく近接するように配置することも可能であり、この場合、第１の方向性（異方性）エッチングの後に非方向性（等方性）エッチングを含むエッチング・プロセスを用いる。非方向性エッチングによって、側壁スペーサ４をアンダーカットして、デバイス・チャネル１２に延出するくぼみを得る。
【００３９】
次のプロセス・ステップにおいて、ソース領域およびドレイン領域１３、１４の上に重なるように、二軸性引張り歪み半導体層１５のくぼんだ表面の上に、炭素をドーピングしたシリコン（Ｓｉ：Ｃ）をエピタキシャル成長させて、引張り歪み誘発ウェル３０を形成する。エピタキシャル成長させたＳｉ：Ｃには、内部引張り歪み（本質的な引張り歪みとも呼ぶ）がかかっており、この引張り歪みは、エピタキシャル成長させたＳｉ：Ｃの小さい方の格子寸法とＳｉ：Ｃを上にエピタキシャル成長した二軸性引張り歪み半導体層１５のくぼんだ表面の大きい方の格子寸法との間の格子不整合によって生成される。引張り歪み誘発ウェル３０は、ｎＦＥＴデバイス２０のデバイス・チャネル１２内に、デバイス・チャネル１２に平行な方向を有する一軸性引張り歪みを生成する。Ｓｉ：Ｃが好ましいが、デバイス・チャネル１２内に一軸性引張り歪みが生成される限り、Ｓｉ、本質的に引張り性の窒化物および酸化物等、いずれかの本質的に引張り性の材料を用いることができる。
【００４０】
本発明の別の実施形態においては、次いで、本質的に引張り性の誘電フィルを含む引張り歪み誘発分離領域５０を形成する。本質的に引張り性の誘電フィルは、二軸性引張り歪み半導体層１５内の歪みの大きさを約０．０５％から約１％増大させる。分離領域５０を形成するには、最初に反応性イオン・エッチング等の方向性エッチング・プロセスを用いてトレンチをエッチングする。トレンチ形成の後、化学気相付着によって堆積した窒化物または酸化物等、本質的な引張り歪みを有する誘電体をトレンチに充填する。本質的に引張り性の誘電フィルを生成するための堆積条件は、引張り歪み誘電ライナ２５を形成するための先に開示した堆積条件と同様である。化学−機械研磨（ＣＭＰ：chemical-mechanical polishing）等の従来の平坦化プロセスを任意に用いて、平坦な構造を設けることができる。
【００４１】
図２を参照すると、本発明の別の実施形態において、基板１０のデバイス・チャネル１２に一軸性圧縮歪みを有するｐ−型電界効果トランジスタ（ｐＦＥＴ）４５が設けられている。一軸性圧縮歪みは、デバイス・チャネル１２の長さに平行な方向である。この実施形態において、一軸性圧縮歪みは、二軸性引張り歪み半導体層１５および圧縮歪み誘発ライナ５５の組み合わせによって生成される。
【００４２】
図１を参照して上述した二軸性引張り歪み半導体層１５と同様に、ＳｉＧｅ歪み誘発層１７の上に、二軸性引張り歪み半導体層１５をエピタキシャル成長させる。二軸性引張り歪み半導体層１５は、ＳｉＧｅ歪み誘発層１７の上に成長させたエピタキシャル・シリコンを含むことができ、ＳｉＧｅ歪み誘発層１７のＧｅ濃度は５％よりも大きい。
【００４３】
再び図２を参照すると、圧縮歪み誘発ライナ５５は、好ましくはＳｉ3Ｎ4を含み、ゲート領域５およびゲート領域５に隣接した二軸性引張り歪み半導体層１５の露出した表面の上に配置されている。圧縮歪み誘発ライナ５５は、二軸性引張り歪み半導体層１５と共に、約１００ＭＰａから約２０００ＭＰａまでの範囲の一軸性圧縮歪みをデバイス・チャネル１２に対して生成する。この一軸性歪みの方向は、デバイス・チャネル１２の長さに平行である。
【００４４】
圧縮歪み誘発ライナ５５を形成する前に、デバイス・チャネル１２には二軸性引張り歪みがかかっている。デバイス・チャネル１２に垂直な方向に生成される引張り歪みの大きさは、デバイス・チャネル１２に平行な方向に生成される引張り歪みに等しい。圧縮歪み誘発ライナ５５の適用によって、デバイス・チャネル１２に平行な方向に一軸性圧縮歪みが生成される。従って、デバイス・チャネル１２を横断するｐＦＥＴデバイス４５内の格子定数は、デバイス・チャネル１２に沿った格子定数よりも大きい。
【００４５】
なお図２を参照すると、本発明の別の実施形態において、各ソース領域およびドレイン領域１３および１４において、デバイス・チャネル１２に隣接して、圧縮歪み誘発ウェル６０が配置されている。本質的に圧縮性のＳｉＧｅを含む圧縮歪み誘発ウェル６０は、二軸性引張り歪み半導体層１５のくぼんだ部分の上にエピタキシャル成長させることができる。「本質的に圧縮性のＳｉＧｅ層」という言葉は、ＳｉＧｅ層が本質的な圧縮歪み（本質的な圧縮歪みとも言う）のもとにあることを示し、この圧縮歪みは、ＳｉＧｅの大きい方の格子寸法と、ＳｉＧｅを上にエピタキシャル成長した層の小さい方の格子寸法との間の格子不整合によって生成される。圧縮歪み誘発ウェル６０は、デバイス・チャネル１２内に一軸性圧縮歪みを生成する。デバイス・チャネル１２内の一軸性圧縮歪みは、デバイス・チャネルにごく近接するように圧縮歪み誘発ウェル６０を配置することによって増大させることができる。好適な一実施形態において、圧縮歪み誘発ウェル６０は、ゲート領域５においてゲート電極３に当接する側壁スペーサ４の下に延出する。
【００４６】
ここで、本発明のｐＦＥＴ４５を形成するための方法について説明する。第１のプロセス・ステップにおいて、二軸性引張り歪み半導体層１５を有する多層構造１０を設ける。一実施形態において、多層構造１０は、ＳｉＧｅ歪み誘発層１７の上にある二軸性引張り歪み半導体層１５を含み、ＳｉＧｅ歪み誘発層１７はＳｉ含有基板９の上に形成されている。Ｓｉ含有基板９およびＳｉＧｅ層１７は、図１を参照して上述したＳｉ含有基板９およびＳｉＧｅ層１７と同様である。
【００４７】
多層構造１０の形成後、従来のプロセスを用いてｐＦＥＴデバイス４５を形成する。ｐＦＥＴデバイス４５は、図１を参照して前述したようなｎＦＥＴデバイス２０を生成するためのものと同様のＭＯＳＦＥＴプロセスを用いて形成するが、ソース領域１３およびドレイン領域１４をｐ−型でドーピングする点が異なる。
【００４８】
図２に戻ると、次のプロセス・ステップにおいて、少なくとも、ゲート領域５の上およびゲート領域５に隣接した二軸性引張り歪み半導体層１５の露出した表面の上に、圧縮歪み誘発ライナ５５を堆積する。圧縮歪み誘発ライナ５５は、窒化物、酸化物、ドーピングした酸化物を含むことができ、例えば、リン酸ホウ素シリケート・ガラス、Ａｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉＯ、半導体処理に共通する他の誘電材料、またはそれらのいずれかの組み合わせである。圧縮歪み誘発ライナ５５は、約１０ｎｍから約１００ｎｍまでの範囲の厚さを有することができ、好ましくは約５０ｎｍである。圧縮歪み誘発ライナ５５は、プラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）によって堆積することができる。
【００４９】
好ましくは、圧縮歪み誘発ライナ５５はＳｉ3Ｎ4等の窒化物を含む。堆積プロセスのプロセス条件は、堆積した層内に本質的な圧縮歪みを与えるように選択する。例えば、プラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）は、圧縮内部歪みを有する窒化物歪み誘発ライナを提供することができる。堆積した窒化物歪み誘発ライナの応力状態は、堆積条件を変更して堆積チャンバ内の反応速度を変えることによって設定することができる。堆積条件は、ＳｉＨ4／Ｎ2／Ｈｅガス流量、圧力、ＲＦ電力、および電極ギャップ等を含む。
【００５０】
本発明の別の実施形態において、ｐＦＥＴデバイス４５を形成した後、圧縮歪み誘発ライナ５５を堆積する前に、ＳｉＧｅ圧縮歪み誘発ウェル６０を形成することができる。第１のプロセス・ステップにおいて、ソース領域およびドレイン領域１３、１４を配置した、ゲート領域に隣接した二軸性引張り歪み半導体層１５の部分内に、くぼみを形成する。このくぼみは、フォトリソグラフィおよびエッチングを用いて形成することができる。具体的には、好ましくはパターニングしたフォトレジストを含むエッチング・マスクを、ゲート領域に隣接した二軸性引張り歪み半導体層１５の部分を除いた構造全体の表面上に形成する。次いで、方向性エッチング・プロセスによって、ソースおよびドレイン領域１３、１４の上にある二軸性引張り歪み半導体層１５の表面に、ゲート領域５が配置されている表面から約１０ｎｍから約３００ｎｍまでの深さまで、くぼみを形成する。好適な実施形態では、圧縮歪み誘発ウェル６０は、デバイス・チャネルにごく近接するように配置することも可能であり、この場合、第１の方向性（異方性）エッチングの後に非方向性（等方性）エッチングを行うエッチング・プロセスを用いる。非方向性エッチングは、側壁スペーサ４をアンダーカットして、デバイス・チャネル１２に延出するくぼみを得る。圧縮歪み誘発ウェル６０をデバイス・チャネル１２に近付けて配置することで、デバイス・チャネル１２に沿って生成される歪みが増大する。
【００５１】
次のプロセス・ステップにおいて、ソース領域１３およびドレイン領域１４の上に重なるように、二軸性引張り歪み半導体層１５のくぼんだ表面上にＳｉＧｅをエピタキシャル成長させて、圧縮歪み誘発ウェル６０を形成する。エピタキシャル成長させたＳｉＧｅには、内部圧縮歪み（固有の圧縮歪みとも言う）がかかっており、この圧縮歪みは、エピタキシャル成長させたＳｉＧｅの大きい方の格子寸法と、ＳｉＧｅを上にエピタキシャル成長した二軸性引張り歪み半導体層１５のくぼんだ表面の小さい方の格子寸法との間の格子不整合によって生成される。圧縮歪み誘発ウェル６０は、ｐＦＥＴデバイス４５のデバイス・チャネル１２内に、デバイス・チャネル１２に平行な方向を有する一軸性圧縮歪みを生成する。
【００５２】
一実施形態において、圧縮歪み誘発ライナ５５を設ける場合、圧縮歪み誘発ウェル６０を省略することができる。本発明の別の実施形態では、圧縮歪み誘発ウェル６０を設ける場合、圧縮歪み誘発ライナ５５を省略することができる。
【００５３】
本発明の別の実施形態においては、本質的に圧縮性の誘電フィルを含む圧縮歪み誘発分離領域６５を形成する。本質的に圧縮性の誘電フィルは、二軸性引張り歪み半導体層１５の歪みの大きさを約０．０５％から約１％増大させる。圧縮歪み誘発分離領域６５を形成するには、まず、反応性イオン・エッチング等の方向性エッチング・プロセスを用いて、トレンチをエッチングする。トレンチ形成の後、化学気相付着によって堆積される窒化物または酸化物等、固有の圧縮歪みを有する誘電体を、トレンチに充填する。圧縮歪み誘発誘電フィルを生成するための堆積条件は、圧縮歪み誘電ライナ５５を形成するための先に論じた堆積条件と同様である。
【００５４】
図３を参照すると、本発明の別の実施形態において、基板１０（ａ）のデバイス・チャネル１２に一軸性圧縮歪みを有するｐＦＥＴ７５を設ける。圧縮一軸性歪みは、デバイス・チャネル１２の長さに平行な方向である。この実施形態において、一軸性圧縮歪みは、二軸性圧縮歪み半導体層２６および圧縮歪み誘発ライナ５５の組み合わせによって生成される。
【００５５】
二軸性圧縮歪み半導体層２６は、炭素をドーピングしたシリコン（Ｓｉ：Ｃ）歪み誘発層１８の上に成長させたエピタキシャル・シリコンである。二軸性圧縮歪みは、シリコンのものよりも格子定数が小さい材料によって形成した表面上に成長させたエピタキシャル・シリコンにおいて誘発される。炭素の格子定数は、シリコンのものよりも小さい。かかるＳｉ：Ｃ歪み誘発層１８上にＳｉをエピタキシャル成長させると、Ｓｉ層には二軸性圧縮歪みがかかり、下にあるＳｉ：Ｃ歪み誘発層１８には実質的に歪みがかからない、すなわち緩和されている。「二軸性に圧縮」という言葉は、デバイス・チャネル１２に平行な第１の方向およびデバイス・チャネル１２に垂直な第２の方向に圧縮歪みが生成されることを示す。第１の方向の歪みの大きさは、第２の方向の歪みの大きさに等しい。
【００５６】
圧縮歪み誘発ライナ５５は、図２を参照して上述した圧縮歪み誘発ライナと同様であり、好ましくはＳｉ3Ｎ4を含む。図３に戻ると、圧縮歪み誘発ライナ５５は、ゲート領域５の上およびゲート領域５に隣接した二軸性圧縮歪み半導体層２６の露出した表面の上に配置されている。
【００５７】
圧縮歪み誘発ライナ５５は、デバイス・チャネル１２に対して、約１００ＭＰａから約２０００ＭＰａまでの範囲の一軸性圧縮歪みを生成する。この一軸性歪みの方向は、デバイス・チャネル１２の長さに平行である。
【００５８】
圧縮歪み誘発ライナ５５を形成する前に、デバイス・チャネル１２には二軸性圧縮歪みがかかっている。デバイス・チャネル１２に垂直な方向に生成される歪みの大きさは、デバイス・チャネル１２に平行な方向に生成される歪みに等しい。圧縮歪み誘発ライナ５５の適用によって、デバイス・チャネル１２に平行な方向に一軸性歪みが生成される。デバイス・チャネル１２に垂直な圧縮歪みの大きさは、デバイス・チャネル１２に平行な圧縮歪みの大きさよりも小さい。更に、デバイス・チャネル１２に垂直なｐＦＥＴデバイス７５内の格子定数は、デバイス・チャネル１２に沿った格子定数よりも大きい。
【００５９】
なお図３を参照すると、本発明の別の実施形態において、デバイス・チャネル１２に隣接して、ＳｉＧｅ圧縮歪み誘発ウェル６０が配置されている。本質的に圧縮性のＳｉＧｅを含む圧縮歪み誘発ウェル６０は、二軸性圧縮歪み半導体層２６のくぼんだ部分の上にエピタキシャル成長させることができ、図２を参照して記載したＳｉＧｅ圧縮歪み誘発ウェル６０と同様である。好ましくは、圧縮歪み誘発ウェル６０は、ゲート領域５においてゲート電極３と当接する側壁スペーサ４の下に延出する。
【００６０】
ここで、本発明のｐＦＥＴ７５を形成するための方法について更に詳しく説明する。第１のプロセス・ステップにおいて、Ｓｉ：Ｃ歪み誘発層１８の上に二軸性圧縮歪み半導体層２６を有する多層構造１０（ａ）を設ける。Ｓｉ：Ｃ歪み誘発層１８は、Ｓｉ含有基板９の上に形成されている。図３に示すＳｉ含有基板９は、図１を参照して上述したＳｉ含有基板９と同様である。
【００６１】
エピタキシャル成長プロセスを用いて、Ｓｉ含有基板９全体の上にＳｉ：Ｃ歪み誘発層１８を形成する。Ｓｉ：Ｃ歪み誘発層１８のＣ含有量は、原子％で約６％未満であり、好ましくは０．５％から４％までの範囲である。通常、Ｓｉ：Ｃ歪み誘発層１８は、約１０ｎｍから約１００ｎｍまでの範囲の厚さに成長させることができる。
【００６２】
次いで、Ｓｉ：Ｃ歪み誘発層１８の上に二軸性圧縮歪み半導体層２６を形成する。二軸性圧縮歪み半導体層２６は、下にあるＳｉ：Ｃ層１８の格子寸法よりも大きい格子寸法を有するエピタキシャル成長させたＳｉ含有材料を含む。二軸性圧縮歪み半導体層２６は、その臨界厚さ未満の厚さに成長させることができる。通常、二軸性圧縮歪み半導体層２６は、約１０ｎｍから約１００ｎｍまでの範囲の厚さに成長させることができる。
【００６３】
あるいは、二軸性圧縮歪み半導体層２６は、絶縁層の上に直接形成して、インシュレータの直接上にある歪みシリコン（ＳＳＤＯＩ）基板を設けることができる。この実施形態では、エピタキシャルＳｉを含む圧縮歪み半導体層２６を、Ｓｉ：Ｃ表面を有する処理ウエハの上に成長させる。次いで、圧縮歪み半導体層２６を、熱ボンディング等のボンディング方法を用いて、支持基板の誘電層にボンディングする。ボンディングの後、Ｓｉ：Ｃ表面を有する処理ウエハを、スマート・カットおよびエッチングを用いて除去して、誘電層に直接ボンディングした二軸性圧縮歪み半導体層２６を得る。
【００６４】
多層構造１０（ａ）を形成した後、図２を参照して述べたように、二軸性圧縮歪み半導体層２６の上にｐＦＥＴデバイス７５を形成する。
【００６５】
図３に戻ると、次のプロセス・ステップにおいて、少なくともゲート領域５の上およびゲート領域５に隣接した二軸性圧縮歪み半導体層２６の露出した表面の上に、圧縮歪み誘発ライナ５５を堆積する。圧縮歪み誘発ライナ５５は、図２を参照して上述した圧縮歪み誘発ライナと同様である。
【００６６】
好ましくは、圧縮歪み誘発ライナ５５はＳｉ3Ｎ4等の窒化物を含む。堆積プロセスのプロセス条件は、堆積した層内に固有圧縮歪みを提供するように選択する。例えば、プラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）は、圧縮内部応力を有する窒化物応力誘発ライナを提供することができる。堆積した窒化物応力誘発ライナの応力状態は、堆積条件を変更して堆積チャンバ内の反応速度を変えることによって設定することができる。堆積条件は、ＳｉＨ4／Ｎ2／Ｈｅガス流量、圧力、ＲＦ電力、および電極ギャップを含む。
【００６７】
次いで、図２に示した実施形態と同様に、図３に示すように、好ましくは本質的に圧縮性のＳｉＧｅを含む圧縮歪み誘発ウェル６０、および、好ましくは本質的に圧縮性の誘電フィルを含む圧縮歪み誘発分離領域６５を形成することができる。好ましくは、圧縮歪み誘発ウェル６０は、ゲート領域５においてゲート電極３に当接する側壁スペーサ４の下に延出する。
【００６８】
図４を参照すると、本発明の別の実施形態では、同一の基板１００の上に、図１に示すような本発明のｎＦＥＴデバイス２０および図２に示すような本発明のｐＦＥＴデバイス４５を組み込んだＣＭＯＳ構造を提供する。各ｎＦＥＴデバイス２０は、デバイス・チャネル２０を有し、ｎＦＥＴデバイス・チャネル１２に平行な方向の格子定数は、ｎＦＥＴデバイス・チャネル１２に垂直な方向の格子定数よりも大きく、この格子定数の差は引張り一軸性歪みによって誘発される。各ｐＦＥＴ４５は、デバイス・チャネル１２を有し、ｐＦＥＴデバイス・チャネル１２に垂直な方向の格子定数は、ｐＦＥＴデバイス・チャネル１２に平行な方向の格子定数よりも大きく、この格子定数の差は圧縮一軸性歪みによって誘発される。図４に示すＣＭＯＳ構造は、ｎＦＥＴデバイス２０およびｐＦＥＴデバイス４５を生成するための上述した方法を用いて形成される。
【００６９】
更に具体的には、まず、図１を参照して上述したように、ＳｉＧｅ歪み誘発層１７の上に重なるように形成した二軸性引張り歪み半導体層１５を含む多層構造１００を設ける。次いで、基板１００のｎＦＥＴデバイス領域１２０内にｎＦＥＴデバイス２０を形成し、基板１００のｐＦＥＴデバイス領域１４０内にｐＦＥＴデバイス４５を形成する。ｎＦＥＴデバイス領域１２０は、分離領域７０によってｐＦＥＴデバイス領域から分離している。前述の実施形態と同様に、本質的に圧縮性または本質低に引張り性の誘電フィルを分離領域７０に充填することによって、ｐＦＥＴデバイス領域１４０およびｎＦＥＴデバイス領域１２０内に生成された二軸性歪みを増大させることができる。
【００７０】
次いで、従来のブロック・マスクを用いて、ｐＦＥＴデバイス領域１４０およびｎＦＥＴデバイス領域１２０を選択的に処理する。例えば、ｐＦＥＴデバイス領域１４０の上に第１のブロック・マスクを形成して、ｎＦＥＴデバイス領域１２０は露出させたままとする。次いで、ｎＦＥＴデバイス領域１２０を処理して、図１を参照して上述したように、ｎＦＥＴデバイス２０、引張り歪み誘発ライナ２５、および引張り歪み誘発ウェル３０を生成する。ｎＦＥＴデバイス領域１２０およびｐＦＥＴデバイス領域１４０は、分離領域７０によって分離している。本質的に引張り性または本質的に圧縮性の誘電フィル材料によって、ｎＦＥＴまたはｐＦＥＴデバイス領域１２０、１４０内の二軸性歪みを増大させることができる。
【００７１】
次いで、第１のブロック・マスクを除去し、ｎＦＥＴデバイス領域１２０の上に第２のブロック・マスクを形成して、ｐＦＥＴデバイス領域１４０は露出させたままとする。ｐＦＥＴデバイス領域１４０を処理して、図２を参照して上述したように、ｐＦＥＴデバイス４５、圧縮歪み誘発ライナ５５、および圧縮歪み誘発ウェル６０を生成する。次いで、第２のブロック・マスクを除去する。
【００７２】
図５を参照すると、本発明の別の実施形態では、同一の基板上に、図１に示すｎＦＥＴデバイス２０および図３に示すｐＦＥＴデバイス７５を組み込んだＣＭＯＳ構造を提供する。図５に示すＣＭＯＳ構造は、同一の基板１０５上において、ｎＦＥＴ電流駆動を向上させると共にｐＦＥＴ電流駆動を改善する。
【００７３】
図５に示すＣＭＯＳ構造は、図１に示すようなｎＦＥＴデバイス２０および図３に示すようなｐＦＥＴデバイス７５を生成するための上述の方法を用いて形成する。ブロック・マスクを用いて、ｎＦＥＴデバイス２０およびｐＦＥＴデバイス７５が形成されているＣＭＯＳ構造の部分を選択的に処理する。
【００７４】
まず、少なくとも、ｐＦＥＴデバイス領域１４０においてＳｉ：Ｃ歪み誘発層１８の上にある二軸性圧縮歪み半導体層２６およびｎＦＥＴデバイス領域１２０においてＳｉＧｅ歪み誘発層１７の上にある二軸性引張り歪み圧縮層１５を有する歪みＳｉ基板１０５を設ける。歪みＳｉ基板１０５は、堆積、エピタキシャル成長、フォトリソグラフィ、およびエッチングを用いて形成することができる。圧縮歪み半導体層２６および引張り歪み半導体層１５を含む二軸性歪みＳｉ基板１０５の形成についての更に詳細な説明は、２００４年６月３日に出願された「STAINED Si ON MULTIPLE MATERIALS FOR BULK OR SOI SUBSTRATE」と題する共に譲渡された米国特許出願第１０／８５９，７３６号に与えられている。この出願は、引用によりその全体が本願にも含まれるものとする。
【００７５】
次のプロセス・ステップにおいて、ｐＦＥＴデバイス領域１４０の上に第１のブロック・マスクを形成して、ｎＦＥＴデバイス領域１２０における二軸性引張り歪み半導体層１５は露出させたままとする。二軸性引張り歪み半導体層１５を処理して、引張り歪み誘発ライナ２５および引張り歪み誘発ウェル３０を含むｎＦＥＴデバイス２０を設ける。ここで、ｎＦＥＴデバイス・チャネル１２内に引張り一軸性歪みが生成される。図１を参照して上述した方法に従って、ｎＦＥＴデバイス２０を処理する。
【００７６】
ｎＦＥＴデバイス２０の形成後、第１のブロック・マスクを剥がして二軸性圧縮歪み半導体層２６を露出させ、第２のブロック・マスクを、二軸性引張り歪み半導体層１５に配置したｎＦＥＴデバイス２０の上に形成する。二軸性圧縮歪み半導体層２６を処理して、圧縮歪み誘発ライナ５５および圧縮歪み誘発ウェル６０を含むｐＦＥＴデバイス７５を設ける。ここで、ｐＦＥＴデバイス７５のデバイス・チャネル１２内に一軸性圧縮歪みが生成される。図３を参照して上述した方法に従って、ｐＦＥＴデバイス７５を処理する。
【００７７】
図６を参照すると、本発明の別の実施形態では、ｎ−型の電界効果トランジスタ（ｎＦＥＴ）２０を設ける。これは、緩和基板８５のデバイス・チャネル１２の部分に一軸性引張り歪みを有する。この一軸性引張り歪みは、デバイス・チャネル１２の長さに平行な方向である。ｎＦＥＴデバイス２０のデバイス・チャネル１２に沿った一軸性引張り歪みは、引張り歪み誘発ライナ２５および引張り歪み誘発ウェル３０の組み合わせによって生成される。
【００７８】
「緩和基板（relaxed substrate）」という言葉は、内部歪みを有しない基板を表し、この場合、チャネル面に平行な方向（ｘ方向）、チャネル面に垂直な方向（ｙ方向）、およびチャネル面から外れた方向（ｚ方向）の格子定数は同一である。緩和基板８５は、Ｓｉ、歪みＳｉ、Ｓｉ1-yＣy、Ｓｉ1-x-yＧｅxＣy、Ｓｉ1-xＧｅx、Ｓｉ合金、Ｇｅ、Ｇｅ合金、ＧｅＡｓ、ＩｎＡｓ、ＩｎＰ、ならびに他のＩＩＩ−ＶおよびＩＩ−ＶＩ半導体を含むがこれらには限定されないいずれかの半導体材料を含むことができる。また、緩和基板８５は、シリコン・オン・インシュレータ基板（ＳＯＩ）またはＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板とすることも可能である。緩和基板８５の厚さは、本発明において重要でない。好ましくは、緩和基板８５はＳｉ含有材料を含む。
【００７９】
引張り歪み誘発ライナ２５は、好ましくはＳｉ3Ｎ4を含み、ゲート領域５の上およびゲート領域５に隣接した緩和基板８５の露出した表面の上に配置される。引張り歪み誘発ライナ２５は、窒化物、酸化物、ドーピングした酸化物を含むことができ、例えば、リン酸ホウ素シリケート・ガラス、Ａｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉＯ、半導体処理に共通する他の誘電材料、またはそれらのいずれかの組み合わせである。引張り歪み誘発ライナ２５は、約１０ｎｍから約５００ｎｍまでの範囲の厚さを有することができ、好ましくは約５０ｎｍである。引張り歪み誘発ライナ２５は、プラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）または急速熱化学気相付着（ＲＴＣＶＤ）によって堆積することができる。
【００８０】
好ましくは、引張り誘発ライナ２５はＳｉ3Ｎ4等の窒化物を含む。堆積プロセスのプロセス条件は、堆積した層内に本質的な引張り歪みを与えるように選択する。例えば、プラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）は、本質的な引張り歪みを有する窒化物応力誘発ライナを提供することができる。ＰＥＣＶＤによって堆積された窒化物応力誘発ライナの応力状態は、堆積条件を変更して堆積チャンバ内の反応速度を変えることによって制御することができる。更に具体的には、ＳｉＨ4／Ｎ2／Ｈｅガス流量、圧力、ＲＦ電力、および電極ギャップ等の堆積条件を変更することによって、堆積した窒化物歪み誘発ライナの応力状態を設定可能である。別の例では、急速熱化学気相付着（ＲＴＣＶＤ）が、内部引張り歪みを有する窒化物引張り歪み誘発ライナ２５を提供することができる。ＲＴＣＶＤによって堆積した窒化物引張り歪み誘発ライナ２５内に生成される内部引張り歪みの大きさは、堆積条件を変更することによって制御可能である。更に具体的には、窒化物引張り歪み誘発ライナ２５内の引張り歪みの大きさは、前駆物質の組成、前駆物質の流量、および温度等の堆積条件を変更することによって設定することができる。
【００８１】
引張り歪み誘発ウェル３０は、各ソース領域およびドレイン領域１３、１４においてデバイス・チャネル１２に隣接して配置する。引張り歪み誘発ウェル３０は、炭素をドーピングしたシリコン（Ｓｉ：Ｃ）または炭素をドーピングしたシリコン・ゲルマニウム（ＳｉＧｅ：Ｃ）を含むことができる。本質的に引張り性のＳｉ：Ｃを含む引張り歪み誘発ウェル３０を、緩和基板８５のくぼんだ部分の上にエピタキシャル成長させることができる。
【００８２】
引張り歪み誘発ウェル３０は、引張り歪み誘発ライナ２５と共に、ｎＦＥＴデバイス・チャネル１２内で、デバイス・チャネル１２に平行な方向に一軸性引張り歪みを生成する。引張り歪み誘発ライナ２５および引張り誘発ウェル３０の組み合わせは、デバイス・チャネル１２に対して、約１００ＭＰａから約２０００ＭＰａまでの範囲の一軸性圧縮歪みを生成する。一軸性歪みの方向は、デバイス・チャネル１２の長さに平行である。図１に示す構造を形成するための方法を、図６に示す構造を設けるために適用可能であるが、図６に示した構造を形成する方法は緩和基板８５を含むことが、前述の実施形態の歪み基板とは異なる。
【００８３】
図７を参照すると、本発明の別の実施形態では、ｐ−型電界効果トランジスタ（ｐＦＥＴ）４５を設ける。これは、緩和基板８５のデバイス・チャネル１２の部分に一軸性圧縮歪みを有する。この一軸性圧縮歪みは、デバイス・チャネル１２の長さに平行な方向である。圧縮歪み誘発ライナ５５は、圧縮歪み誘発ウェル６０と共に、緩和基板８５のデバイス・チャネル１２の部分に沿って圧縮一軸性歪みを生成する。デバイス・チャネルに平行な一軸性圧縮歪みは、ｐＦＥＴデバイス４５においてキャリア移動度の向上をもたらす。
【００８４】
緩和基板８５は、図６に示す緩和基板と同様である。圧縮歪み誘発ライナ５５を圧縮歪み誘発ウェル６０と共に用いることで、デバイス・チャネル１２に平行な方向に一軸性圧縮歪みが生成される。従って、デバイス・チャネル１２を横断するｐＦＥＴデバイス４５内の格子定数は、デバイス・チャネル１２に沿った格子定数よりも大きい。
【００８５】
圧縮歪み誘発ライナ５５は、窒化物、酸化物、ドーピングした酸化物を含むことができ、例えば、リン酸ホウ素シリケート・ガラス、Ａｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、ＨｆＳｉＯ、半導体処理に共通する他の誘電材料、またはそれらのいずれかの組み合わせである。圧縮歪み誘発ライナ５５は、約１０ｎｍから約１００までの範囲の厚さを有することができ、好ましくは約５０ｎｍである。圧縮歪み誘発ライナ５５は、プラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）によって堆積することができる。
【００８６】
好ましくは、圧縮歪み誘発ライナ５５はＳｉ3Ｎ4等の窒化物を含む。堆積プロセスのプロセス条件は、堆積した層内に本質的な引張り歪みを与えるように選択する。例えば、プラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）は、圧縮内部応力を有する窒化物応力誘発ライナを提供することができる。堆積された窒化物応力誘発ライナの応力状態は、堆積条件を変更して堆積チャンバ内の反応速度を変えることによって設定することができる。堆積条件は、ＳｉＨ4／Ｎ2／Ｈｅガス流量、圧力、ＲＦ電力、および電極ギャップを含む。
【００８７】
圧縮歪み誘発ウェル６０は、各ソース領域およびドレイン領域１３、１４においてデバイス・チャネル１２に隣接して配置されている。圧縮歪み誘発ウェル６０は、ＳｉＧｅを含むことができる。本質的に圧縮性のＳｉＧｅを含む圧縮歪み誘発ウェル６０は、緩和基板８５のくぼんだ部分の上にエピタキシャル成長させることができる。
【００８８】
圧縮歪み誘発ライナ５５および圧縮歪み誘発ウェル６０の組み合わせは、デバイス・チャネル１２に対して、約１００ＭＰａから約２０００ＭＰａの範囲の一軸性圧縮歪みを生成する。一軸性圧縮歪みの方向は、デバイス・チャネル１２の長さに平行である。図２に示す構造を形成するための方法を、図７に示した構造を設けるために適用可能であるが、図７に示した構造を形成する方法は緩和基板８５を含む点が異なる。
【００８９】
図８を参照すると、本発明の別の実施形態において提供されるＣＭＯＳ構造は、緩和基板領域１５０におけるデバイス・チャネル１２に沿った一軸性歪みを有する少なくとも１つの電界効果トランジスタ（ＦＥＴ）１５１、および、二軸性歪み基板領域１６０におけるデバイス・チャネル１２に沿った一軸性歪みを有する少なくとも１つのＦＥＴ１４９を組み込んでいる。
【００９０】
緩和基板領域１５０における一軸性歪みは、ＦＥＴ１５１の最上部の歪み誘発ライナ１５２およびＦＥＴ１５１に隣接した歪み誘発ウェル１５３の組み合わせによって与えられる。歪み誘発ライナ１５２および歪み誘発ウェル１５３を処理して、図６を参照して上述したように、緩和半導体表面８５のデバイス・チャネル１２に対して引張り歪みを誘発することができ、または、図７を参照して上述したように、緩和半導体表面８５のデバイス・チャネル１２に対して圧縮歪みを誘発することができる。
【００９１】
二軸性歪み基板領域１６０における一軸性歪みは、デバイス・チャネル１２の下にある歪み誘発層１５５および歪み誘発ライナ１６１あるいは歪み誘発ウェル１５４またはその両方の組み合わせによって与えられる。二軸性歪み基板領域１６０内の歪み誘発層１５５は、炭素をドーピングしたシリコン（Ｓｉ：Ｃ）または炭素をドーピングしたシリコン・ゲルマニウム（ＳｉＧｅ：Ｃ）を含むことができ、図３を参照して上述したように、圧縮二軸性歪み半導体表面を提供するか、または、図１および図２を参照して上述したように、引張り二軸性歪み半導体表面を提供することができる。本質的に引張り歪みまたは本質的に圧縮歪みの誘電フィルを含む分離領域１７０は、二軸性引張り基板領域１６０内に生成される二軸性歪みを増大させることができる。
【００９２】
二軸性歪み基板領域１６０内の歪み誘発ウェル１５４は、シリコン・ゲルマニウム（ＳｉＧｅ）を含むことができ、これによって、図２および図３を参照して上述したように、二軸性歪み基板領域１６０のデバイス・チャネルに圧縮一軸性歪みを与える。また、歪み誘発ウェル１５４は、炭素をドーピングしたシリコン（Ｓｉ：Ｃ）または炭素をドーピングしたシリコン・ゲルマニウム（ＳｉＧｅ：Ｃ）を含むことができ、これによって、図１を参照して上述したように、二軸性歪み基板領域１６０のデバイス・チャネル１２に引張り一軸性歪みを与える。二軸性歪み基板領域１６０において、ＦＥＴ１４９の最上部に歪み誘発ライナ１６１を形成して、図１から図３を参照して上述したように、二軸性歪み基板領域１６０のデバイス・チャネルに引張りまたは圧縮の一軸性歪みを与えることができる。
【００９３】
図８に示すＣＭＯＳ構造は、図７に示すＣＭＯＳ構造を設けるために用いた方法と同様の方法を用いて形成することができるが、緩和基板領域１５０に歪み誘発層が存在しない点が異なる。あるいは、歪み誘発層の上にある半導体表面をその臨界厚さよりも大きい厚さに成長させる場合には、緩和基板領域１５０に歪み誘発層が存在することも可能である。
【００９４】
以下の実施例は、本発明を更に例示するため、および、そこから得ることができるいくつかの利点を実証するために与える。実施例は、例示の目的のためのみに与える。従って、本発明は以下に示す実施例に限定されるわけではない。
【００９５】
実施例１
二軸性歪みＳＧＯＩ基板の上の圧縮または引張り誘電キャッピング層の形成
【００９６】
この実施例では、誘電キャッピング層（圧縮または引張り歪み誘発層）を用いて、ＦＥＴチャネルに沿った一軸性歪みを導入することによって、駆動電流を向上させた。かかる誘電キャッピング層をＳＧＯＩ  ＦＥＴの上に堆積すると、二軸性引張り歪みおよびもっと小さい一軸性引張りまたは圧縮応力の組み合わせに応じて、格子構造が歪んだ。図９（ａ）は、二軸性引張り歪みＳｉを概略的に示し、長手方向（チャネルに平行なｘ方向）の格子寸法は、横方向（同一面にあり、デバイス・チャネルに垂直なｙ方向）の格子寸法および垂直方向（チャネル面から外れたｚ方向）の格子寸法に等しかった。図９（ｂ）は、図９（ａ）に示す二軸性引張り歪みＳｉ基板の格子対称性を、チャネルに沿った一軸性引張り歪みを重畳させて示し、結果として、横方向の格子寸法および垂直方向の格子寸法よりも長手方向の格子寸法の方が大きい。図９（ｃ）は、図９（ａ）に示す二軸性引張り歪みＳｉ基板の格子対称性を、チャネルに沿った一軸性圧縮歪みを重畳させて示し、結果として、長手方向の格子寸法および垂直方向の格子寸法よりも横方向の格子寸法の方が大きい。
【００９７】
デバイスを製造する際、応力誘発誘電キャッピング層（歪み誘発ライナ）を、３００ｎｍ直径の熱混合極薄ＳＧＯＩ基板上に配した。基板は、Ｇｅモル分率［Ｇｅ］および厚さにおいて、ウエハ全体にわたって優れた均一性を見せた（［Ｇｅ］の標準偏差は３００ｎｍ直径の基板全体で０．１８％であり、基板の厚さの標準偏差は３００ｎｍ直径の基板全体で０．８５％であった）。基板の上に、５５ｎｍのチャネル長を有するＦＥＴ（ｎ−型およびｐ−型）を設けた。次いで、ＦＥＴの上に、引張り性または圧縮性の誘電キャッピング層（歪み誘発ライナ）を形成した。
【００９８】
図１０は、引張り歪み誘発誘電キャッピング層を重ねた、長手方向（デバイス・チャネルに平行な方向）の引張り歪みを有するｎＦＥＴデバイス２００、および、圧縮歪み誘発誘電キャッピング層を重ねた、長手方向（デバイス・チャネルに平行な方向）の圧縮歪みを有するｎＦＥＴデバイス２５０についてのＩON対ＩOFF測定値を示す。ｎＦＥＴデバイスに１．０Ｖの供給電源を印加して、図１０に示すＩON対ＩOFFデータを得た。一軸性引張りによって、歪みＳｉ  ｎＦＥＴデバイスの電流駆動が更に向上した。図１０は、誘電キャッピング層を圧縮歪み誘発誘電キャッピング層から引張り歪み誘発誘電キャッピング層へと変更して、ＳＧＯＩ  ｎＦＥＴでは駆動電流において約１０％の向上が得られることを示す。
【００９９】
図１１を参照すると、引張り歪み誘発誘電キャッピング層を重ねた、長手方向（デバイス・チャネルに平行な方向）の引張り歪みを有するｐＦＥＴデバイス３００、および、圧縮歪み誘発誘電キャッピング層を重ねた、長手方向（デバイス・チャネルに平行な方向）の圧縮歪みを有するｐＦＥＴデバイス３５０についてのＩON対ＩOFFを測定した。ｐＦＥＴデバイスに０．９Ｖの供給電源を印加して、図１１に示すＩON対ＩOFFデータを得た。一軸性圧縮によって、歪みＳｉ  ｐＦＥＴデバイスの電流駆動が更に向上する。図１１は、誘電キャッピング層を引張り歪み誘発誘電キャッピング層から圧縮歪み誘発誘電キャッピング層へと変更して、ＳＧＯＩ  ｐＦＥＴでは駆動電流において約５％の向上が得られることを示す。
【０１００】
本発明について、その好適な実施形態に関連付けて具体的に図示し説明したが、本発明の精神および範囲から逸脱することなく形態および詳細事項について前述の変更および他の変更を実行可能であることは、当業者には理解されよう。従って、本発明は、説明し例示した形態および詳細事項に厳密に限定されるのではなく、特許請求の範囲内に包含されることが意図される。
【図面の簡単な説明】
【０１０１】
【図１】本発明の半導体デバイスの一実施形態の図（断面図）であり、一軸性引張り歪みを有するｎＦＥＴデバイス・チャネルを含み、この一軸性引張り歪みはデバイス・チャネルに平行な方向である。
【図２】本発明の半導体デバイスの別の実施形態の図（断面図）であり、ＳｉＧｅ層の上の一軸性圧縮歪みを有するｐＦＥＴデバイス・チャネルを含み、この一軸性圧縮歪みはデバイス・チャネルに平行な方向である。
【図３】本発明の半導体デバイスの別の実施形態の図（断面図）であり、Ｓｉ：Ｃ層の上の一軸性圧縮歪みを有するｐＦＥＴデバイス・チャネルを含み、この一軸性圧縮歪みはデバイス・チャネルに平行な方向である。
【図４】本発明のＣＭＯＳ構造の一実施形態の図（断面図）であり、図１に示したｎＦＥＴおよび図２に示したｐＦＥＴを含む。
【図５】本発明のＣＭＯＳ構造の一実施形態の図（断面図）であり、図１に示したｎＦＥＴおよび図３に示したｐＦＥＴを含む。
【図６】本発明の半導体デバイスの別の実施形態の図（断面図）であり、緩和半導体基板の上に形成した一軸性圧縮歪みを有するｎＦＥＴデバイス・チャネルを含む。
【図７】本発明の半導体デバイスの別の実施形態の図（断面図）であり、緩和半導体基板の上に形成した一軸性引張り歪みを有するｐＦＥＴデバイス・チャネルを含む。
【図８】本発明のＣＭＯＳ構造の一実施形態の図（断面図）であり、緩和基板領域および二軸性歪み半導体領域を含む。
【図９】格子寸法と、デバイス・チャネルに平行な圧縮および引張りの一軸性歪みとの間の関係を示す図である。
【図１０】格子寸法と、デバイス・チャネルに平行な圧縮および引張りの一軸性歪みとの間の関係を示す図である。
【図１１】格子寸法と、デバイス・チャネルに平行な圧縮および引張りの一軸性歪みとの間の関係を示す図である。
【図１２】引張り歪み誘発および圧縮歪み誘発誘電層（引張り歪み誘発および圧縮歪み誘発ライナ）を有するｎＦＥＴについてのＩOFF対ＩONのグラフである。
【図１３】引張り歪み誘発および圧縮歪み誘発誘電層（引張り歪み誘発および圧縮歪み誘発ライナ）を有するｐＦＥＴについてのＩOFF対ＩONのグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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